(57)【要約】【課題】  全体の回路面積を小さく抑えることができる半導体装置を提供する。【解決手段】  半導体装置１は、第１半導体基板１０と、第２半導体基板５０と、外部出力端子９１と、第１ＥＳＤ保護回路２２と、Ｉ／Ｏ第４パッド５２と、第２ＥＳＤ保護回路４２とを備える。外部出力端子９１は、外部へ信号を出力する。第１ＥＳＤ保護回路２２は、第１半導体基板１０に形成されている。第１ＥＳＤ保護回路２２は、外部出力端子９１に接続されている。Ｉ／Ｏ第４パッド５２は、第２半導体基板５０に形成されている。第２ＥＳＤ保護回路４２は、第１半導体基板１０に形成されている。第２ＥＳＤ保護回路４２は、Ｉ／Ｏ第４パッド５２に接続されている。第２ＥＳＤ保護回路４２の耐圧ＷＶ２は、第１ＥＳＤ保護回路２２の耐圧ＷＶ１よりも小さい。【選択図】      図１
2007173443.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体基板と、
第２半導体基板と、
外部から信号が入力される、あるいは、外部へ信号を出力する外部端子と、
前記第１半導体基板に形成されており、前記外部端子に接続された第１ＥＳＤ保護回路と、
前記第２半導体基板に形成された第１出力端子と、
前記第１半導体基板に形成されており、前記第１出力端子に接続された第２ＥＳＤ保護回路と、
を備え、
前記第２ＥＳＤ保護回路の耐圧は、前記第１ＥＳＤ保護回路の耐圧よりも小さい、
半導体装置。
【請求項２】
前記第１ＥＳＤ保護回路は、
グランド側へバイパス接続された複数のＮ型第１トランジスタと、
電源電圧側へバイパス接続された複数のＰ型第１トランジスタと、
を有し、
前記第２ＥＳＤ保護回路は、
グランド側へバイパス接続された複数のＮ型第２トランジスタと、
電源電圧側へバイパス接続された複数のＰ型第２トランジスタと、
を有し、
前記第２ＥＳＤ保護回路における前記複数のＮ型第２トランジスタのゲートの数の合計であるＮ型第２ゲート数は、前記第１ＥＳＤ保護回路における前記複数のＮ型第１トランジスタのゲートの数の合計であるＮ型第１ゲート数よりも少なく、
前記第２ＥＳＤ保護回路における前記複数のＰ型第２トランジスタのゲートの数の合計であるＰ型第２ゲート数は、前記第１ＥＳＤ保護回路における前記複数のＰ型第１トランジスタのゲートの数の合計であるＰ型第１ゲート数よりも少ない、
請求項１に記載の半導体装置。
【請求項３】
前記第１ＥＳＤ保護回路は、
グランド側へバイパス接続された複数のＮ型第１トランジスタと、
電源電圧側へバイパス接続された複数のＰ型第１トランジスタと、
を有し、
前記第２ＥＳＤ保護回路は、
グランド側へバイパス接続された複数のＮ型第２トランジスタと、
電源電圧側へバイパス接続された複数のＰ型第２トランジスタと、
を有し、
前記第２ＥＳＤ保護回路における前記複数のＮ型第２トランジスタのゲート幅であるＮ型第２ゲート幅は、前記第１ＥＳＤ保護回路における前記複数のＮ型第１トランジスタのゲート幅であるＮ型第１ゲート幅よりも小さく、
前記第２ＥＳＤ保護回路における前記複数のＰ型第２トランジスタのゲート幅であるＰ型第２ゲート幅は、前記第１ＥＳＤ保護回路における前記複数のＰ型第１トランジスタのゲート幅であるＰ型第１ゲート幅よりも小さい、
請求項１に記載の半導体装置。
【請求項４】
第１半導体チップと、
第２半導体チップと、
外部から信号が入力される、あるいは、外部へ信号を出力する外部端子と、
を備え、
前記第１半導体チップには、
前記外部端子に接続された第１パッドと、
前記第１パッドに接続された第１ＥＳＤ保護回路と、
前記第２半導体チップに接続された第２パッドと、
前記第２パッドに接続された第２ＥＳＤ保護回路と、
が形成され、
前記第２ＥＳＤ保護回路の保護能力は、前記第１ＥＳＤ保護回路の保護能力よりも小さい、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来から、ＥＳＤ保護回路を備えた半導体装置が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２４６５５５（第１−３頁、第１−５図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１の技術では、Ｎ型ＭＯＳ及びＰ型ＭＯＳを有するＥＳＤ保護回路が示されている。しかし、特許文献１の技術では、マルチチップモジュールに適用された場合に、外部入力端子に接続されたＥＳＤ保護回路の耐圧（保護能力）も、チップ間のインターフェースに接続されたＥＳＤ保護回路の耐圧（保護能力）も同じになるように形成される傾向にある。これにより、必要以上に全体の回路面積が大きくなる傾向にある。
【０００４】
本発明の課題は、全体の回路面積を小さく抑えることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
第１発明に係る半導体装置は、第１半導体基板と、第２半導体基板と、外部端子と、第１ＥＳＤ保護回路と、第１出力端子と、第２ＥＳＤ保護回路とを備える。外部端子には、外部から信号が入力される。あるいは、外部端子は、外部へ信号を出力する。第１ＥＳＤ保護回路は、第１半導体基板に形成されている。第１ＥＳＤ保護回路は、外部端子に接続されている。第１出力端子は、第２半導体基板に形成されている。第２ＥＳＤ保護回路は、第１半導体基板に形成されている。第２ＥＳＤ保護回路は、第１出力端子に接続されている。第２ＥＳＤ保護回路の耐圧は、第１ＥＳＤ保護回路の耐圧よりも小さい。
【０００６】
この半導体装置では、第２ＥＳＤ保護回路の耐圧は、第１ＥＳＤ保護回路の耐圧よりも小さい。これにより、第２ＥＳＤ保護回路のゲート数を第１ＥＳＤ保護回路のゲート数より少なくすることができる。あるいは、第２ＥＳＤ保護回路のゲート幅を第１ＥＳＤ保護回路のゲート幅より小さくすることができる。
【０００７】
このように、第２ＥＳＤ保護回路の面積を第１ＥＳＤ保護回路の面積より小さくすることができるので、全体の回路面積を小さく抑えることができる。
【０００８】
第４発明に係る半導体装置は、第１半導体チップと、第２半導体チップと、外部端子とを備える。外部端子には、外部から信号が入力される。あるいは、外部端子は、外部へ信号を出力する。第１半導体チップには、第１パッドと、第１ＥＳＤ保護回路と、第２パッドと、第２ＥＳＤ保護回路とが形成されている。第１パッドは、外部端子に接続されている。第１ＥＳＤ保護回路は、第１パッドに接続されている。第２パッドは、第２半導体チップに接続されている。第２ＥＳＤ保護回路は、第２パッドに接続されている。第２ＥＳＤ保護回路の保護能力は、第１ＥＳＤ保護回路の保護能力よりも小さい。
【０００９】
この半導体装置では、第２ＥＳＤ保護回路の保護能力は、第１ＥＳＤ保護回路の保護能力よりも小さい。これにより、第２ＥＳＤ保護回路のゲート数を第１ＥＳＤ保護回路のゲート数より少なくすることができる。あるいは、第２ＥＳＤ保護回路のゲート幅を第１ＥＳＤ保護回路のゲート幅より小さくすることができる。
【００１０】
このように、第２ＥＳＤ保護回路の面積を第１ＥＳＤ保護回路の面積より小さくすることができるので、全体の回路面積を小さく抑えることができる。
【発明の効果】
【００１１】
第１発明に係る半導体装置では、第２ＥＳＤ保護回路の面積を第１ＥＳＤ保護回路の面積より小さくすることができるので、全体の回路面積を小さく抑えることができる。
【００１２】
第４発明に係る半導体装置では、第２ＥＳＤ保護回路の面積を第１ＥＳＤ保護回路の面積より小さくすることができるので、全体の回路面積を小さく抑えることができる。
【発明を実施するための最良の形態】
【００１３】
＜第１実施形態＞
本発明の第１実施形態に係る半導体装置の回路構成を図１に示す。
【００１４】
（半導体装置の概略構成）
半導体装置１は、主として、第１半導体基板１０，第２半導体基板５０，第１外部出力端子９１及び第２外部入力端子９２を備える。
【００１５】
第１半導体基板１０には、主として、Ｉ／Ｏ第１パッド１１，Ｉ／Ｏ第２パッド１２，Ｉ／Ｏバッファー第１回路２０，Ｉ／Ｏバッファー第２回路４０及び第１内部回路３０が形成されている。Ｉ／Ｏ第１パッド１１は、ボンディングワイヤ等を介して第１外部出力端子９１に接続されており、第１半導体基板１０の上にパターン形成された配線を介してＩ／Ｏバッファー第１回路２０に接続されている。
【００１６】
Ｉ／Ｏバッファー第１回路２０は、主として、駆動バッファー回路２１と第１ＥＳＤ保護回路２２とを有する。駆動バッファー回路２１は、Ｉ／Ｏ第１パッド１１及び第１内部回路３０に直列に接続されている。一方、第１ＥＳＤ保護回路２２は、Ｉ／Ｏ第１パッド１１及び第１内部回路３０が接続された配線に対してバイパス接続されている。
【００１７】
第１内部回路３０は、Ｉ／Ｏバッファー第１回路２０だけでなくＩ／Ｏバッファー第２回路４０にも接続されている。Ｉ／Ｏバッファー第２回路４０は、主として、駆動バッファー回路４１と第２ＥＳＤ保護回路４２とを有する。駆動バッファー回路４１は、Ｉ／Ｏ第２パッド１２及び第１内部回路３０に直列に接続されている。一方、第２ＥＳＤ保護回路４２は、Ｉ／Ｏ第２パッド１２及び第１内部回路３０が接続された配線に対してバイパス接続されている。
【００１８】
Ｉ／Ｏ第２パッド１２は、第１半導体基板１０の上にパターン形成された配線を介してＩ／Ｏバッファー第２回路４０に接続されている。また、Ｉ／Ｏ第２パッド１２は、ボンディングワイヤ等を介して、第２半導体基板５０に形成された後述のＩ／Ｏ第４パッド５２に接続されている。
【００１９】
第２半導体基板５０には、主として、Ｉ／Ｏ第３パッド５１，Ｉ／Ｏ第４パッド５２，Ｉ／Ｏバッファー第３回路６０，Ｉ／Ｏバッファー第４回路８０及び第２内部回路７０が形成されている。これらの具体的な構成は第１半導体基板１０と同様である。
【００２０】
（半導体装置の概略動作）
第１外部出力端子９１は、外部へ信号を出力する。この第１外部出力端子９１には、第１半導体基板１０が実装される工程、第１内部回路３０などがテストされる工程、人体によるハンドリング時などにおいて、サージ（以下、第１サージとする）が混入することがある。第１サージがボンディングワイヤ等及びＩ／Ｏ第１パッド１１を介してＩ／Ｏバッファー第１回路２０に入力されると、駆動バッファー回路２１が部分的に破壊されるなど駆動バッファー回路２１がダメージを受けるおそれがある。
【００２１】
それに対して、Ｉ／Ｏバッファー第１回路２０の第１ＥＳＤ保護回路２２は、第１サージをバイパス的に逃がす。これにより、第１サージが駆動バッファー回路２１に入力されることは防がれている。
【００２２】
一方、Ｉ／Ｏ第４パッド５２には、組み立て工程（ワイヤーボンディング工程）などにおいて、サージ（以下、第２サージとする）が混入することがある。第２サージがボンディングワイヤ等、Ｉ／Ｏ第２パッド１２を介してＩ／Ｏバッファー第２回路４０に入力されると、駆動バッファー回路４１が部分的に破壊されるなど駆動バッファー回路４１がダメージを受けるおそれがある。
【００２３】
それに対して、Ｉ／Ｏバッファー第２回路４０の第２ＥＳＤ保護回路４２は、第２サージをバイパス的に逃がす。これにより、第２サージが駆動バッファー回路４１に入力されることは防がれている。
【００２４】
ここで、第１サージの電圧の絶対値の最大値Ｖ１と、第２サージの電圧の絶対値の最大値Ｖ２とを比較すると、
Ｖ２＜＜Ｖ１                                                        （１）
となる傾向にある。これにより、第２ＥＳＤ保護回路４２の耐圧をＷＶ２とし、第１ＥＳＤ保護回路２２の耐圧をＷＶ１とすると、
ＷＶ２≒ＷＶ１×（１／４〜１／８）                                  （２）
とすることができるようになっている。なお、第１ＥＳＤ保護回路２２及び第２ＥＳＤ保護回路４２は、その耐圧で保護能力が表される。
【００２５】
（第１ＥＳＤ保護回路及び第２ＥＳＤ保護回路の詳細構成）
第１ＥＳＤ保護回路の回路構成を図２（ａ）に示し、その構成要素のレイアウトを図３に示す。第２ＥＳＤ保護回路の回路構成を図２（ｂ）に示し、その構成要素のレイアウトを図４に示す。図３及び図４では、ドレイン電極がＤで示され、ゲート電極がＧで示され、ソース電極がＳで示されている。
【００２６】
第１ＥＳＤ保護回路２２は、図２（ａ）に示すように、主として、複数のＮ型第１トランジスタＴＲ２２Ｎと、複数のＰ型第１トランジスタＴＲ２２Ｐとを有する。
【００２７】
複数のＮ型第１トランジスタＴＲ２２Ｎは、Ｉ／Ｏ第１パッド１１及び駆動バッファー回路２１が接続された配線に対してＧＮＤ側へバイパス接続されている。具体的には、複数のＮ型第１トランジスタＴＲ２２Ｎ（ＴＲ２２Ｎ１〜ＴＲ２２Ｎ８）は、図３に示すように、Ｉ／Ｏ第１パッド１１及び駆動バッファー回路２１が接続された配線に対してＧＮＤ側へ並列にバイパス接続されている。複数のＰ型第１トランジスタＴＲ２２Ｐは、Ｉ／Ｏ第１パッド１１及び駆動バッファー回路２１が接続された配線に対してＶＤＤ側へバイパス接続されている。複数のＰ型第１トランジスタＴＲ２２Ｐの具体的な構成も図３と同様である。
【００２８】
ここで、Ｎ型第１ゲート数は、「８」である。Ｎ型第１ゲート数は、第１ＥＳＤ保護回路２２における複数のＮ型第１トランジスタＴＲ２２Ｎのゲートの数の合計である。また、Ｐ型第１ゲート数は、「８」である。Ｐ型第１ゲート数は、第１ＥＳＤ保護回路２２における複数のＰ型第１トランジスタＴＲ２２Ｐのゲートの数の合計である。
【００２９】
一方、第２ＥＳＤ保護回路４２は、図２（ｂ）に示すように、主として、複数のＮ型第２トランジスタＴＲ４２Ｎと、複数のＰ型第２トランジスタＴＲ４２Ｐとを有する。
【００３０】
複数のＮ型第２トランジスタＴＲ４２Ｎは、Ｉ／Ｏ第２パッド１２及び駆動バッファー回路４１が接続された配線に対してＧＮＤ側へバイパス接続されている。具体的には、複数のＮ型第１トランジスタＴＲ４２Ｎ（ＴＲ４２Ｎ１，ＴＲ４２Ｎ２）は、図４に示すように、Ｉ／Ｏ第１パッド１１及び駆動バッファー回路２１が接続された配線に対してＧＮＤ側へ並列にバイパス接続されている。複数のＰ型第２トランジスタＴＲ４２Ｐは、Ｉ／Ｏ第２パッド１２及び駆動バッファー回路４１が接続された配線に対してＶＤＤ側へバイパス接続されている。複数のＰ型第２トランジスタＴＲ４２Ｐの具体的な構成も図４と同様である。
【００３１】
ここで、Ｎ型第２ゲート数は、「２」である。Ｎ型第２ゲート数は、第２ＥＳＤ保護回路４２におけるＮ型第２トランジスタＴＲ４２Ｎ１のゲートの数の合計である。また、Ｐ型第２ゲート数は、「２」である。Ｐ型第２ゲート数は、第２ＥＳＤ保護回路４２におけるＰ型第２トランジスタＴＲ４２Ｐ１のゲートの数の合計である。
【００３２】
Ｎ型第２ゲート数とＮ型第１ゲート数とを比較すると、Ｎ型第２ゲート数は、Ｎ型第１ゲート数より少なくなっている。具体的には、Ｎ型第２ゲート数は、Ｎ型第１ゲート数の１／４になっている。また、Ｐ型第２ゲート数とＰ型第１ゲート数とを比較すると、Ｐ型第２ゲート数は、Ｐ型第１ゲート数より少なくなっている。具体的には、Ｐ型第２ゲート数は、Ｐ型第１ゲート数の１／４になっている。これらの構成は式（２）を満たしている。
【００３３】
（第１ＥＳＤ保護回路及び第２ＥＳＤ保護回路の詳細動作）
図２（ａ）に示すＩ／Ｏ第１パッド１１に供給された信号に第１サージが混入していた場合、第１サージは、Ｉ／Ｏ第１パッド１１から接続点Ｐ２２に伝達される。
【００３４】
第１サージがプラス側に大きな電圧を有している場合、第１サージは、接続点Ｐ２２から、複数のＮ型第１トランジスタＴＲ２２Ｎを経由してＧＮＤ側へ逃がされる。
【００３５】
第１サージがマイナス側に大きな電圧を有している場合、第１サージは、接続点Ｐ２２から、複数のＰ型第１トランジスタＴＲ２２Ｐを経由してＶＤＤ側へ逃がされる。
【００３６】
一方、図２（ｂ）に示すＩ／Ｏ第２パッド１２に供給された信号に第２サージが混入していた場合、第２サージは、Ｉ／Ｏ第２パッド１２から接続点Ｐ４２に伝達される。
【００３７】
第２サージがプラス側に大きな電圧を有している場合、第２サージは、接続点Ｐ４２から、Ｎ型第２トランジスタＴＲ４２Ｎを経由してＧＮＤ側へ逃がされる。
【００３８】
第２サージがマイナス側に大きな電圧を有している場合、第２サージは、接続点Ｐ４２から、Ｐ型第２トランジスタＴＲ４２Ｐを経由してＶＤＤ側へ逃がされる。
【００３９】
ここで、第１サージの電圧の絶対値の最大値Ｖ１と、第２サージの電圧の絶対値の最大値Ｖ２とが式（１）に示す関係にあるが、第２ＥＳＤ保護回路４２の耐圧をＷＶ２と第１ＥＳＤ保護回路２２の耐圧をＷＶ１とが式（２）に示す関係にあるので、第１ＥＳＤ保護回路２２が破壊されることなく第１サージが逃がされるとともに、第２ＥＳＤ保護回路４２が破壊されることなく第２サージが逃がされるようになっている。
【００４０】
（半導体装置に関する特徴）
（１）
ここでは、第２ＥＳＤ保護回路４２の耐圧（保護能力）ＷＶ２は、第１ＥＳＤ保護回路２２の耐圧（保護能力）ＷＶ１よりも小さい。これにより、第２ＥＳＤ保護回路４２のゲート数が第１ＥＳＤ保護回路２２のゲート数より少なくなっている。
【００４１】
このように、第２ＥＳＤ保護回路４２の面積が第１ＥＳＤ保護回路２２の面積より小さく（約１／４に）なっているので、全体の回路面積を小さく抑えることができるようになっている。
【００４２】
（２）
ここでは、Ｎ型第２ゲート数は、Ｎ型第１ゲート数よりも少ない。また、Ｐ型第２ゲート数は、Ｐ型第１ゲート数よりも少ない。これらにより、全体の回路面積を小さく抑えることが容易になっている。
【００４３】
（第１実施形態の変形例）
第２ＥＳＤ保護回路４２の耐圧ＷＶ２は、第１ＥＳＤ保護回路２２の耐圧ＷＶ１の１／４〜１／８であってもよい。
【００４４】
＜第２実施形態＞
本発明の第２実施形態に係る半導体装置の回路構成を図５に示す。第１ＥＳＤ保護回路の回路構成を図６（ａ）に示し、その構成要素のレイアウトを図７に示す。第２ＥＳＤ保護回路の回路構成を図６（ｂ）に示し、その構成要素のレイアウトを図８に示す。図７及び図８では、ドレイン電極がＤで示され、ゲート電極がＧで示され、ソース電極がＳで示されている。
【００４５】
半導体装置１００は、基本的な構成は第１実施形態と同様であるが、第１半導体基板１０の代わりに第１半導体基板１１０が備えられている点と、第２半導体基板５０の代わりに第１半導体基板１５０が備えられている点とで、第１実施形態と異なる。
【００４６】
第１半導体基板１１０には、Ｉ／Ｏバッファー第２回路４０の代わりにＩ／Ｏバッファー第２回路１４０が形成されている。Ｉ／Ｏバッファー第２回路１４０は、第２ＥＳＤ保護回路４２の代わりに第２ＥＳＤ保護回路１４２を有する。
【００４７】
第２ＥＳＤ保護回路１４２は、図６（ｂ）及び図８に示すように、複数のＮ型第２トランジスタＴＲ４２Ｎ（ＴＲ４２Ｎ１，ＴＲ４２Ｎ２）の代わりに複数のＮ型第２トランジスタＴＲ１４２Ｎ（ＴＲ１４２Ｎ１〜ＴＲ１４２Ｎ８）を有し、複数のＰ型第２トランジスタＴＲ４２Ｐの代わりに複数のＰ型第２トランジスタＴＲ１４２Ｐを有する。なお、第１ＥＳＤ保護回路２２の構成は、図６（ａ）及び図７に示すように、第１実施形態と同様である。
【００４８】
ここで、Ｎ型第２ゲート数は、「８」である。また、Ｐ型第２ゲート数は、「８」である。
【００４９】
Ｎ型第２ゲート数とＮ型第１ゲート数とを比較すると、Ｎ型第２ゲート数は、Ｎ型第１ゲート数と等しくなっている。また、Ｐ型第２ゲート数とＰ型第１ゲート数とを比較すると、Ｐ型第２ゲート数は、Ｐ型第１ゲート数と等しくなっている。
【００５０】
一方、Ｎ型第２ゲート幅ＧＷ２（図８参照）は、Ｎ型第１ゲート幅ＧＷ１（図７参照）より小さい。ここで、Ｎ型第２ゲート幅ＧＷ２は、第２ＥＳＤ保護回路１４２における複数のＮ型第２トランジスタＴＲ１４２Ｎ（ＴＲ１４２Ｎ１〜ＴＲ１４２Ｎ８）のゲート幅である。Ｎ型第１ゲート幅ＧＷ１は、第１ＥＳＤ保護回路２２における複数のＮ型第１トランジスタＴＲ２２Ｎ（ＴＲ２２Ｎ１〜ＴＲ２２Ｎ８）のゲート幅である。具体的には、Ｎ型第２ゲート幅ＧＷ２（図８参照）は、Ｎ型第１ゲート幅ＧＷ１（図７参照）の１／４になっている。同様に、Ｐ型第２ゲート幅は、Ｐ型第１ゲート幅の１／４になっている。ここで、Ｐ型第２ゲート幅は、第２ＥＳＤ保護回路１４２における複数のＰ型第２トランジスタＴＲ１４２Ｐのゲート幅である。Ｐ型第１ゲート幅は、第１ＥＳＤ保護回路２２における複数のＰ型第１トランジスタＴＲ２２Ｐのゲート幅である。これらの構成は式（２）を満たしている。
【００５１】
第２ＥＳＤ保護回路１４２の面積が第１ＥＳＤ保護回路２２の面積より小さく（約１／４に）なっている点は、第１実施形態と同様である。したがって、このような半導体装置１００によっても全体の回路面積を小さく抑えることができるようになっている。
【００５２】
また、Ｎ型第２ゲート幅ＧＷ２は、Ｎ型第１ゲート幅ＧＷ１よりも小さい。また、Ｐ型第２ゲート幅は、Ｐ型第１ゲート幅よりも小さい。これらにより、全体の回路面積を小さく抑えることが容易になっている。
【産業上の利用可能性】
【００５３】
本発明に係る半導体装置は、全体の回路面積を小さく抑えることができるという効果を有し、半導体装置等として有用である。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態に係る半導体装置の回路構成図。
【図２】本発明の第１実施形態における第１ＥＳＤ保護回路及び第２ＥＳＤ保護回路の回路構成図。
【図３】本発明の第１実施形態におけるＮ型第１トランジスタのレイアウト図。
【図４】本発明の第１実施形態におけるＮ型第２トランジスタのレイアウト図。
【図５】本発明の第２実施形態に係る半導体装置の回路構成図。
【図６】本発明の第２実施形態における第１ＥＳＤ保護回路及び第２ＥＳＤ保護回路の回路構成図。
【図７】本発明の第２実施形態におけるＮ型第１トランジスタのレイアウト図。
【図８】本発明の第２実施形態におけるＮ型第２トランジスタのレイアウト図。
【符号の説明】
【００５５】
１，１００  半導体装置
１０，１１０  第１半導体基板
２２  第１ＥＳＤ保護回路
４２，１４２  第２ＥＳＤ保護回路
５０，１５０  第２半導体基板
９１  第１外部入力端子
【図１】
2007173443.tif 000003
【図２】
2007173443.tif 000004
【図３】
2007173443.tif 000005
【図４】
2007173443.tif 000006
【図５】
2007173443.tif 000007
【図６】
2007173443.tif 000008
【図７】
2007173443.tif 000009
【図８】
2007173443.tif 000010