(57)【要約】【課題】不揮発性半導体記憶装置において、複数の不揮発性メモリデバイスの並列動作率を向上すること。【解決手段】内部共通バスＩｎｔ＿Ｂｕｓを介してのメモリコントローラＭｅｍｏ＿Ｃｎｔと１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の間のデータ転送Ｔ６〜Ｔ９の間Ｔ７〜Ｔ８に、このデータ転送を中断する。中断期間Ｔ７〜Ｔ８に、Ｉｎｔ＿Ｂｕｓを介してＭｅｍｏ＿Ｃｎｔから他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮへ内部読み出し動作コマンドＩｎｔ＿Ｒｄ＿ＣＭＤを転送する。Ｍｅｍｏ＿ＤｖＮでの不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０から内部バッフアメモリＢｕｆｆｅｒ０への内部読み出し動作Ｉｎｔ＿Ｒｄ＿Ｏｐｅと並列に、Ｍｅｍｏ＿ＣｎｔとＭｅｍｏ＿Ｄｖ０との間のデータ転送Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａが可能となる。【選択図】図６
2007213179.tif 000002
【特許請求の範囲】
【請求項１】
メモリコントローラと、複数の不揮発性メモリデバイスと、前記メモリコントローラと前記複数の不揮発性メモリデバイスとの間に接続された内部共有バスとを含み、
前記複数の不揮発性メモリデバイスはそれぞれ、内部不揮発性メモリアレーと、前記内部不揮発性メモリアレーへ書き込まれる内部書き込みデータを格納する一方、前記内部不揮発性メモリアレーから読み出された内部読み出しデータを格納する内部バッファメモリとを含み、
ホストからの指示に応答して、前記メモリコントローラは複数の不揮発性メモリデバイスから１つの不揮発性メモリデバイスを選択して、前記メモリコントローラは前記内部共有バスを介してこの選択された前記１つの不揮発性メモリデバイスへ前記ホストからの前記指示に対応するコマンドとアドレスとのアクセスデータを転送し、
前記１つの不揮発性メモリデバイスと前記メモリコントローラとの間の前記内部共有バスを介しての前記ホストからの前記指示に基づくユーザーデータの転送の完了の前に、前記メモリコントローラは前記１つの不揮発性メモリデバイスの選択を中断する一方、前記複数の不揮発性メモリデバイスの他の不揮発性メモリデバイスを選択して、前記メモリコントローラは、前記内部共有バスを介して選択された前記他の不揮発性メモリデバイスへ前記他の不揮発性メモリデバイスの内部不揮発性メモリアレーと前記他の不揮発性メモリデバイスの内部バッファメモリとの間の内部データ転送のためのコマンドとアドレスとのアクセスデータを転送して、選択された前記他の不揮発性メモリデバイスは、前記内部データ転送のための前記コマンドと前記アドレスとの前記アクセスデータに応答して、前記内部不揮発性メモリアレーと前記内部バッファメモリとの間の前記内部データ転送を実行し、
前記内部データ転送の間に、前記メモリコントローラは前記１つの不揮発性メモリデバイスの選択を再開し、前記選択の再開によって、前記１つの不揮発性メモリデバイスと前記メモリコントローラとの間の前記内部共有バスを介しての前記ホストからの指示に基づくユーザーデータの転送を実行する不揮発性半導体記憶装置。
【請求項２】
前記メモリコントローラと前記複数の不揮発性メモリデバイスとの間に接続された複数の選択信号線を更に含み、
前記複数の選択信号線の１つの選択信号線を介して前記メモリコントローラは前記複数の不揮発性メモリデバイスから前記１つの不揮発性メモリデバイスを選択し、
前記複数の選択信号線の他の１つの選択信号線を介して前記メモリコントローラは前記複数の不揮発性メモリデバイスから前記他の１つの不揮発性メモリデバイスを選択する請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリコントローラと前記複数の不揮発性メモリデバイスとの間に接続された複数のレディー／ビジー信号線を更に含み、
前記複数のレディー／ビジー信号線の１つのレディー／ビジー信号線のレディー状態およびビジー状態から前記メモリコントローラは前記１つの選択信号線を介しての前記１つの不揮発性メモリデバイスの選択が可能か否かを判別して、
前記複数のレディー／ビジー信号線の他の１つのレディー／ビジー信号線のレディー状態およびビジー状態から前記メモリコントローラは前記他の１つの選択信号線を介しての前記他の１つの不揮発性メモリデバイスの選択が可能か否かを判別する請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数の不揮発性メモリデバイスからの複数のレディー／ビジー信号線が一本の共通レディー／ビジー信号線に共通接続され、
前記メモリコントローラが前記複数の不揮発性メモリデバイスのステータスレジスタの内容を定期的にチェックすることにより、前記内部共通バスを介して前記複数の不揮発性メモリデバイスのいずれの不揮発性メモリデバイスが選択可能であるかを判断する請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリコントローラは、前記ホストからの書き込み指示により連続する２つの新規書き込みユーザーデータを前記複数の不揮発性メモリデバイスから選択された前記１つの不揮発性メモリデバイスと前記他の１つの不揮発性メモリデバイスとに書き込むインターリーブ書き込み技術をサポートするものであり、前記ホストからの前記書き込み指示に応答して前記メモリコントローラから前記内部共通バスを介して前記１つの不揮発性メモリデバイスの内部バッファメモリに連続する２つの新規書き込みユーザーデータのうちの最初の書き込みユーザーデータが転送され、前記１つの不揮発性メモリデバイスの内部バッファメモリから内部不揮発性メモリアレーへの内部書き込み動作の期間において前記内部共通バスを介して前記メモリコントローラから前記他の１つの不揮発性メモリデバイスの内部バッファメモリに前記連続する２つの新規書き込みユーザーデータのうちの後続の書き込みユーザーデータが転送されることにより、前記１つの不揮発性メモリデバイスの前記内部書き込み動作と前記内部共通バスを介しての前記他の１つの不揮発性メモリデバイスへの前記後続の書き込みユーザーデータのデータ転送とが並列に実行される請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリコントローラは、前記ホストからの書き込み指示により連続する２つの新規書き込みユーザーデータを前記複数の不揮発性メモリデバイスから選択された前記１つの不揮発性メモリデバイスと前記他の１つの不揮発性メモリデバイスとに書き込むインターリーブ書き込み技術をサポートするものであり、前記ホストからの前記書き込み指示に応答して前記メモリコントローラから前記内部共通バスを介して前記１つの不揮発性メモリデバイスの内部バッファメモリに連続する２つの新規書き込みユーザーデータのうちの最初の書き込みユーザーデータが転送され、前記１つの不揮発性メモリデバイスの内部バッファメモリから内部不揮発性メモリアレーへの内部書き込み動作の期間において前記内部共通バスを介して前記メモリコントローラから前記他の１つの不揮発性メモリデバイスの内部バッファメモリに前記連続する２つの新規書き込みユーザーデータのうちの後続の書き込みユーザーデータが転送されることにより、前記１つの不揮発性メモリデバイスの前記内部書き込み動作と前記内部共通バスを介しての前記他の１つの不揮発性メモリデバイスへの前記後続の書き込みユーザーデータのデータ転送とが並列に実行される請求項３に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリコントローラは、前記ホストからの書き込み指示により連続する２つの新規書き込みユーザーデータを前記複数の不揮発性メモリデバイスから選択された前記１つの不揮発性メモリデバイスと前記他の１つの不揮発性メモリデバイスとに書き込むインターリーブ書き込み技術をサポートするものであり、前記ホストからの前記書き込み指示に応答して前記メモリコントローラから前記内部共通バスを介して前記１つの不揮発性メモリデバイスの内部バッファメモリに連続する２つの新規書き込みユーザーデータのうちの最初の書き込みユーザーデータが転送され、前記１つの不揮発性メモリデバイスの内部バッファメモリから内部不揮発性メモリアレーへの内部書き込み動作の期間において前記内部共通バスを介して前記メモリコントローラから前記他の１つの不揮発性メモリデバイスの内部バッファメモリに前記連続する２つの新規書き込みユーザーデータのうちの後続の書き込みユーザーデータが転送されることにより、前記１つの不揮発性メモリデバイスの前記内部書き込み動作と前記内部共通バスを介しての前記他の１つの不揮発性メモリデバイスへの前記後続の書き込みユーザーデータのデータ転送とが並列に実行される請求項４に記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリコントローラは前記ホストからの同一の論理アドレスを用いた複数の書き込み処理に際して異なる物理アドレスをアドレス変換により生成して、不揮発性半導体記憶装置内部の実際の書き込みは前記異なる物理アドレスを用いて実行することによりウェアレベリングと書き込み処理時の古い物理アドレスの古いデータの保存との少なくとも一方を可能とし、前記書き込み処理時の新しい物理アドレスの新しいデータが保存された際には前記古い物理アドレスの前記古いデータを消去するガーベージ・コレクションを前記メモリコントローラが実行する請求項１から請求項５までのいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
メモリコントローラと、複数の不揮発性メモリデバイスと、前記メモリコントローラと前記複数の不揮発性メモリデバイスとの間に接続された内部共有バスとを含み、
前記複数の不揮発性メモリデバイスはそれぞれ、内部不揮発性メモリアレーと、前記内部不揮発性メモリアレーへ書き込まれる内部書き込みデータを格納する一方、前記内部不揮発性メモリアレーから読み出された内部読み出しデータを格納する内部バッファメモリとを含み、
ホストからの指示に応答して前記メモリコントローラは前記複数の不揮発性メモリデバイスから１つの不揮発性メモリデバイスを選択して、前記メモリコントローラは選択された前記１つの不揮発性メモリデバイスへ書き込みコマンドと書き込み物理アドレスの転送を開始して、
前記１つの不揮発性メモリデバイスへの前記書き込みコマンドと前記書き込み物理アドレスの前記転送の開始の後、前記１つの不揮発性メモリデバイスの内部バッファメモリへの書き込みデータの転送の完了に先立って、前記メモリコントローラは前記１つの不揮発性メモリデバイスの選択を中断する一方、前記複数の不揮発性メモリデバイスから他の１つの不揮発性メモリデバイスを選択して、前記メモリコントローラは前記内部共有バスを介して選択された前記他の１つの不揮発性メモリデバイスへ内部読み出しコマンドと内部読み出し物理アドレスの転送を開始して、選択された前記他の１つの不揮発性メモリデバイスでは、前記内部読み出しコマンドと前記内部読み出しアドレスとに応答して前記内部不揮発性メモリアレーから前記内部バッファメモリへの前記内部読み出し動作が開始され、
前記他の１つの不揮発性メモリデバイスでの前記内部読み出し動作の開始の後、前記メモリコントローラは前記他の１つの不揮発性メモリデバイスの選択を中断する一方、前記１つの不揮発性メモリデバイスの選択を再開して、前記１つの不揮発性メモリデバイスの選択の再開の後、前記メモリコントローラは前記内部共有バスを介して前記１つの不揮発性メモリデバイスの前記内部バッファメモリへの書き込みデータの転送を開始して、前記メモリコントローラから前記内部共有バスを介しての前記１つの不揮発性メモリデバイスの前記内部バッファメモリへの前記書き込みデータの前記転送と、前記他の１つの不揮発性メモリデバイスでの前記内部不揮発性メモリアレーから前記内部バッファメモリへの前記内部読み出し動作とが並列に実行される不揮発性半導体記憶装置。
【請求項１０】
前記メモリコントローラと前記複数の不揮発性メモリデバイスとの間に接続された複数の選択信号線を更に含み、
前記複数の選択信号線の１つの選択信号線を介して前記メモリコントローラは前記複数の不揮発性メモリデバイスから前記１つの不揮発性メモリデバイスを選択し、
前記複数の選択信号線の他の１つの選択信号線を介して前記メモリコントローラは前記複数の不揮発性メモリデバイスから前記他の１つの不揮発性メモリデバイスを選択する請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記メモリコントローラと前記複数の不揮発性メモリデバイスとの間に接続された複数のレディー／ビジー信号線を更に含み、
前記複数のレディー／ビジー信号線の１つのレディー／ビジー信号線のレディー状態およびビジー状態から前記メモリコントローラは前記１つの選択信号線を介しての前記１つの不揮発性メモリデバイスの選択が可能か否かを判別して、
前記複数のレディー／ビジー信号線の他の１つのレディー／ビジー信号線のレディー状態およびビジー状態から前記メモリコントローラは前記他の１つの選択信号線を介しての前記他の１つの不揮発性メモリデバイスの選択が可能か否かを判別する請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記複数の不揮発性メモリデバイスからの複数のレディー／ビジー信号線が一本の共通レディー／ビジー信号線に共通接続され、
前記メモリコントローラが前記複数の不揮発性メモリデバイスのステータスレジスタの内容を定期的にチェックすることにより、前記内部共通バスを介して前記複数の不揮発性メモリデバイスのいずれの不揮発性メモリデバイスが選択可能であるかを判断する請求項１０に記載の不揮発性半導体記憶装置。
【請求項１３】
前記メモリコントローラは、前記ホストからの書き込み指示により連続する２つの新規書き込みユーザーデータを前記複数の不揮発性メモリデバイスから選択された前記１つの不揮発性メモリデバイスと前記他の１つの不揮発性メモリデバイスとに書き込むインターリーブ書き込み技術をサポートするものであり、前記ホストからの前記書き込み指示に応答して前記メモリコントローラから前記内部共通バスを介して前記１つの不揮発性メモリデバイスの内部バッファメモリに連続する２つの新規書き込みユーザーデータのうちの最初の書き込みユーザーデータが転送され、前記１つの不揮発性メモリデバイスの内部バッファメモリから内部不揮発性メモリアレーへの内部書き込み動作の期間において前記内部共通バスを介して前記メモリコントローラから前記他の１つの不揮発性メモリデバイスの内部バッファメモリに前記連続する２つの新規書き込みユーザーデータのうちの後続の書き込みユーザーデータが転送されることにより、前記１つの不揮発性メモリデバイスの前記内部書き込み動作と前記内部共通バスを介しての前記他の１つの不揮発性メモリデバイスへの前記後続の書き込みユーザーデータのデータ転送とが並列に実行される請求項１０に記載の不揮発性半導体記憶装置。
【請求項１４】
前記メモリコントローラは、前記ホストからの書き込み指示により連続する２つの新規書き込みユーザーデータを前記複数の不揮発性メモリデバイスから選択された前記１つの不揮発性メモリデバイスと前記他の１つの不揮発性メモリデバイスとに書き込むインターリーブ書き込み技術をサポートするものであり、前記ホストからの前記書き込み指示に応答して前記メモリコントローラから前記内部共通バスを介して前記１つの不揮発性メモリデバイスの内部バッファメモリに連続する２つの新規書き込みユーザーデータのうちの最初の書き込みユーザーデータが転送され、前記１つの不揮発性メモリデバイスの内部バッファメモリから内部不揮発性メモリアレーへの内部書き込み動作の期間において前記内部共通バスを介して前記メモリコントローラから前記他の１つの不揮発性メモリデバイスの内部バッファメモリに前記連続する２つの新規書き込みユーザーデータのうちの後続の書き込みユーザーデータが転送されることにより、前記１つの不揮発性メモリデバイスの前記内部書き込み動作と前記内部共通バスを介しての前記他の１つの不揮発性メモリデバイスへの前記後続の書き込みユーザーデータのデータ転送とが並列に実行される請求項１１に記載の不揮発性半導体記憶装置。
【請求項１５】
前記メモリコントローラは、前記ホストからの書き込み指示により連続する２つの新規書き込みユーザーデータを前記複数の不揮発性メモリデバイスから選択された前記１つの不揮発性メモリデバイスと前記他の１つの不揮発性メモリデバイスとに書き込むインターリーブ書き込み技術をサポートするものであり、前記ホストからの前記書き込み指示に応答して前記メモリコントローラから前記内部共通バスを介して前記１つの不揮発性メモリデバイスの内部バッファメモリに連続する２つの新規書き込みユーザーデータのうちの最初の書き込みユーザーデータが転送され、前記１つの不揮発性メモリデバイスの内部バッファメモリから内部不揮発性メモリアレーへの内部書き込み動作の期間において前記内部共通バスを介して前記メモリコントローラから前記他の１つの不揮発性メモリデバイスの内部バッファメモリに前記連続する２つの新規書き込みユーザーデータのうちの後続の書き込みユーザーデータが転送されることにより、前記１つの不揮発性メモリデバイスの前記内部書き込み動作と前記内部共通バスを介しての前記他の１つの不揮発性メモリデバイスへの前記後続の書き込みユーザーデータのデータ転送とが並列に実行される請求項１２に記載の不揮発性半導体記憶装置。
【請求項１６】
前記メモリコントローラは前記ホストからの同一の論理アドレスを用いた複数の書き込み処理のそれぞれの処理に際して異なる物理アドレスをアドレス変換により生成して、不揮発性半導体記憶装置内部の実際の書き込みは前記異なる物理アドレスを用いて実行することによりウェアレベリングと書き込み処理時の古い物理アドレスの古いデータの保存との少なくとも一方を可能とし、前記書き込み処理時の新しい物理アドレスの新しいデータが保存された際には前記古い物理アドレスの前記古いデータを消去するガーベージ・コレクションを前記メモリコントローラが実行する請求項９から請求項１５までのいずれかに記載の不揮発性半導体記憶装置。
【請求項１７】
メモリコントローラと、複数の不揮発性メモリデバイスと、前記メモリコントローラと前記複数の不揮発性メモリデバイスとの間に接続された内部共有バスとを含み、
前記複数の不揮発性メモリデバイスはそれぞれ、内部不揮発性メモリアレーと、前記内部不揮発性メモリアレーへ書き込まれる内部書き込みデータを格納する一方、前記内部不揮発性メモリアレーから読み出された内部読み出しデータを格納する内部バッファメモリとを含み、
ホストから要求された書き込み指示と伴に受信された論理アドレスが、前記複数の不揮発性メモリデバイスに過去書き込まれた物理アドレスに対応する過去の論理アドレスのいずれとも不一致となることに応答して前記メモリコントローラは前記ホストからの前記書き込み指示により連続する２つの新規書き込みユーザーデータを、前記複数の不揮発性メモリデバイスから選択された１つの不揮発性メモリデバイスと選択された他の１つの不揮発性メモリデバイスとに前記内部共通バスを介して、２つの時間帯にて時分割で転送して、その後、選択された前記１つの不揮発性メモリデバイスと選択された前記他の１つの不揮発性メモリデバイスとでは各内部バッファメモリから各内部不揮発性メモリアレーへの各新規書き込みユーザーデータの内部書き込み動作が実行され、
ホストから要求された書き込み指示と伴に受信された論理アドレスが、前記複数の不揮発性メモリデバイスに過去書き込まれた物理アドレスに対応する過去の論理アドレスのいずれか１つと一致することに応答して前記メモリコントローラは、一致した論理アドレスに対応する古い物理アドレスを持つ前記複数の不揮発性メモリデバイスの領域に書き込まれたデータを前記ホストから要求された前記書き込み指示により更新されるデータと非更新となるデータとに区別するものであり、更新されるデータに関しては、前記一致した論理アドレスに対応する新しい物理アドレスを持つ前記複数の不揮発性メモリデバイスのいずれかの不揮発性メモリデバイスでは当該いずれかの不揮発性メモリデバイスの内部バッファメモリを介して前記いずれかの不揮発性メモリデバイスの内部不揮発性メモリアレーへホストからの更新データが書き込まれ、前記ホストからの前記更新データの前記いずれかの不揮発性メモリデバイスへのデータ転送と時間的に並列に、前記非更新となるデータに関しての前記一致した論理アドレスに対応する古い物理アドレスを持つ前記複数の不揮発性メモリデバイスのいずれかの不揮発性メモリデバイスの領域に書き込まれたデータがいずれかの内部バッファメモリに内部読み出しされ、その後、前記いずれかの内部バッファメモリに内部読み出しされた前記非更新データは、前記いずれかの不揮発性メモリデバイスのいずれかの内部不揮発性メモリアレーへ内部書き込みされる不揮発性半導体記憶装置。
【請求項１８】
前記メモリコントローラと前記複数の不揮発性メモリデバイスとの間に接続された複数の選択信号線を更に含み、
前記複数の選択信号線の１つの選択信号線を介して前記メモリコントローラは前記複数の不揮発性メモリデバイスから前記１つの不揮発性メモリデバイスを選択し、
前記複数の選択信号線の他の１つの選択信号線を介して前記メモリコントローラは前記複数の不揮発性メモリデバイスから前記他の１つの不揮発性メモリデバイスを選択する請求項１７に記載の不揮発性半導体記憶装置。
【請求項１９】
前記メモリコントローラと前記複数の不揮発性メモリデバイスとの間に接続された複数のレディー／ビジー信号線を更に含み、
前記複数のレディー／ビジー信号線の１つのレディー／ビジー信号線のレディー状態およびビジー状態から前記メモリコントローラは前記１つの選択信号線を介しての前記１つの不揮発性メモリデバイスの選択が可能か否かを判別して、
前記複数のレディー／ビジー信号線の他の１つのレディー／ビジー信号線のレディー状態およびビジー状態から前記メモリコントローラは前記他の１つの選択信号線を介しての前記他の１つの不揮発性メモリデバイスの選択が可能か否かを判別する請求項１８に記載の不揮発性半導体記憶装置。
【請求項２０】
前記複数の不揮発性メモリデバイスからの複数のレディー／ビジー信号線が一本の共通レディー／ビジー信号線に共通接続され、
前記メモリコントローラが前記複数の不揮発性メモリデバイスのステータスレジスタの内容を定期的にチェックすることにより、前記内部共通バスを介して前記複数の不揮発性メモリデバイスのいずれの不揮発性メモリデバイスが選択可能であるかを判断する請求項１８に記載の不揮発性半導体記憶装置。
【請求項２１】
前記メモリコントローラは前記ホストからの同一の論理アドレスを用いた複数の書き込み処理のそれぞれの処理に際して異なる物理アドレスをアドレス変換により生成して、不揮発性半導体記憶装置内部の実際の書き込みは前記異なる物理アドレスを用いて実行することによりウェアレベリングと書き込み処理時の古い物理アドレスの古いデータの保存との少なくとも一方を可能とし、前記書き込み処理時の新しい物理アドレスの新しいデータが保存された際には前記古い物理アドレスの前記古いデータを消去するガーベージ・コレクションを前記メモリコントローラが実行する請求項１７から請求項２０までのいずれかに記載の不揮発性半導体記憶装置。
【請求項２２】
メモリコントローラと、複数の不揮発性メモリデバイスと、前記メモリコントローラと前記複数の不揮発性メモリデバイスとの間に接続された内部共有バスとを含み、
前記複数の不揮発性メモリデバイスはそれぞれ、内部不揮発性メモリアレーと、前記内部不揮発性メモリアレーへ書き込まれる内部書き込みデータを格納する一方、前記内部不揮発性メモリアレーから読み出された内部読み出しデータを格納する内部バッファメモリとを含み、
前記複数の不揮発性メモリデバイスのいずれか１つの不揮発性メモリデバイスの内部不揮発性メモリアレーに格納済みのデータを書き換えするホストからの指示に応答して前記メモリコントローラは前記１つの不揮発性メモリデバイスへ前記内部共有バスを介してデータ更新ためのコマンドおよびアドレスを転送した後、前記メモリコントローラは前記複数の不揮発性メモリデバイスの他の１つの不揮発性メモリデバイスに前記他の１つの不揮発性メモリデバイスの内部不揮発性メモリアレーに格納済みの前記データ更新の対象でないデータを前記他の１つの不揮発性メモリデバイスの内部バッファメモリに読み出すためのコマンドおよびアドレスを転送して、
その後、前記メモリコントローラが前記内部共有バスを介して前記データ更新ための更新データを前記１つの不揮発性メモリデバイスの内部バッファメモリへ転送するのと時間的に並列に、前記他の１つの不揮発性メモリデバイスでは前記データ更新の対象でない前記データを前記内部バッファメモリへ読み出す内部読み出し動作が実行される不揮発性半導体記憶装置。
【請求項２３】
前記１つの不揮発性メモリデバイスでは前記内部バッファメモリへ転送された前記更新データを前記内部不揮発性メモリアレーで前記データ更新の前に前記格納済みのデータを格納していた古い物理アドレスと異なる新しい物理アドレスに書き込む内部書き込み動作が実行され、
前記メモリコントローラから前記内部共有バスを介して前記他の１つの不揮発性メモリデバイスへ転送される内部書き込みのコマンドとアドレスとに応答して前記他の１つの不揮発性メモリデバイスでは前記内部バッファメモリへ読み出された前記データ更新の対象でない前記データを前記内部不揮発性メモリアレーで前記データ更新の前に前記データ更新の対象でない前記データを格納していた古い物理アドレスと異なる新しい物理アドレスに書き込む内部書き込み動作が実行される請求項２２に記載の不揮発性半導体記憶装置。
【請求項２４】
前記１つの不揮発性メモリデバイスの前記内部不揮発性メモリアレーで前記データ更新の前に前記格納済みの前記データを格納していた前記古い物理アドレスと前記他の１つの不揮発性メモリデバイスの前記内部不揮発性メモリアレーで前記データ更新の対象でない前記データを格納していた前記古い物理アドレスとに対応する前記ホストからの論理アドレスと同一の論理アドレスが前記格納済みの前記データを書き換えする前記ホストからの前記指示と伴に前記メモリコントローラが受信して、
前記データを書き換えする前記ホストからの前記指示と伴に受信された前記同一の論理アドレスに応答して前記メモリコントローラは前記１つの不揮発性メモリデバイスの前記新しい物理アドレスと前記他の１つの不揮発性メモリデバイスの前記新しい物理アドレスとをアドレス変換により生成する請求項２３に記載の不揮発性半導体記憶装置。
【請求項２５】
前記１つの不揮発性メモリデバイスの前記古い物理アドレスと前記１つの不揮発性メモリデバイスの前記新しい物理アドレスとは前記１つの不揮発性メモリデバイスの前記内部不揮発性メモリアレーでそれぞれ異なる消去ブロックに配置され、
前記他の１つの不揮発性メモリデバイスの前記古い物理アドレスと前記他の１つの不揮発性メモリデバイスの前記新しい物理アドレスとは前記他の１つの不揮発性メモリデバイスの前記内部不揮発性メモリアレーでそれぞれ異なる消去ブロックに配置された請求項２４に記載の不揮発性半導体記憶装置。
【請求項２６】
前記メモリコントローラは、前記ホストからの書き込み指示により連続する２つの新規書き込みユーザーデータを前記複数の不揮発性メモリデバイスから選択された前記１つの不揮発性メモリデバイスと前記他の１つの不揮発性メモリデバイスとに書き込むインターリーブ書き込み技術をサポートするものであり、前記ホストからの前記書き込み指示に応答して前記メモリコントローラから前記内部共通バスを介して前記１つの不揮発性メモリデバイスの内部バッファメモリに連続する２つの新規書き込みユーザーデータのうちの最初の書き込みユーザーデータが転送され、前記１つの不揮発性メモリデバイスの内部バッファメモリから内部不揮発性メモリアレーへの内部書き込み動作の期間において前記内部共通バスを介して前記メモリコントローラから前記他の１つの不揮発性メモリデバイスの内部バッファメモリに前記連続する２つの新規書き込みユーザーデータのうちの後続の書き込みユーザーデータが転送されることにより、前記１つの不揮発性メモリデバイスの前記内部書き込み動作と前記内部共通バスを介しての前記他の１つの不揮発性メモリデバイスへの前記後続の書き込みユーザーデータのデータ転送とが並列に実行される請求項２２から請求項２５までのいずれかに記載の不揮発性半導体記憶装置。
【請求項２７】
メモリコントローラと、複数の不揮発性メモリデバイスと、前記メモリコントローラと前記複数の不揮発性メモリデバイスとの間に接続された内部共有バスとを含み、
前記メモリコントローラは、前記内部共有バスを介して前記複数の不揮発性メモリデバイスへの所定の周波数でのデータ転送を実行し、
前記メモリコントローラは、前記複数の不揮発性メモリデバイスから選択された少なくとも２つの不揮発性メモリデバイスを前記所定の周波数よりも低い周波数を持ち、位相の異なる少なくとも２つの選択信号によって交互にアクセスする不揮発性半導体記憶装置。
【請求項２８】
前記２つの選択信号の周波数は前記所定の周波数の略半分の周波数であり、前記２つの選択信号の位相は略逆位相である請求項２７に記載の不揮発性半導体記憶装置。
【請求項２９】
前記メモリコントローラは、前記複数の不揮発性メモリデバイスから選択されＬ個（Ｌ＞２）の不揮発性メモリデバイスを前記所定の周波数の１／Ｌの低い周波数を持ち、互いに位相が２π／Ｌ異なるＬ個の選択信号によってシーケンシャルにアクセスする請求項２７に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、不揮発性メモリを高速アクセスするのに有益な技術に関する。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性メモリは書き込み回数（ライト・サイクル）が有限回数（一般的には１０万回程度）である等の理由から、ウェアレベリングが採用される。このウェアレベリングにより、ファイルシステム中の空間での不揮発性メモリのセクターの書き込みによる疲弊度と消去ブロックの消去による疲弊度とが均一化され、不揮発性半導体記憶装置の局所的な疲弊による短命化を回避できる。このウェアレベリングのインプリメンテーションのために、ホストから不揮発性メモリへの同一の論理アドレスを用いた書き込み処理に際して異なる物理アドレスをアドレス変換により生成して、不揮発性メモリへの実際の書き込みは異なる物理アドレスを用いて実行される。同一の論理アドレスから異なる物理アドレスへのアドレスマッピングによりウェアレベリングが実現されるだけでなく、書き込み処理時の電源遮断に対しても古い物理アドレスの古いデータを残すことが可能となる。例えば、ホスト機器のスロットにリムーバブルに挿入されるフラッシュメモリカードにおいては、比較的低速の書き込み時間の間にフラッシュメモリカードがホスト機器のスロットから引き抜かれると言う操作がエンドユーザーにより行われることがある。この操作により、不揮発性メモリへの同一の物理アドレスでのデータ書き込みが終了する前に電源遮断が行われるので、同一の物理アドレスの最新データが消失するだけでなく、同一の物理アドレスの古いデータも消失する危険がある。これを回避するためホストからの不揮発性メモリへの同一の論理アドレスを用いた書き込み処理に際して異なる物理アドレスを用いることによって、同一の物理アドレスの最新データが消失するとしても、古い物理アドレスの古いデータを確実に保存することが可能となる。書き込み処理時の電源遮断の対策や、ファイルシステムの空間での不揮発性メモリの疲弊度の均一化と言う意味で、同一の論理アドレスから異なる物理アドレスへのアドレスマッピングは現在、重要な技術となっている。新しい物理アドレスに新しいデータが保存されると古い物理アドレスの古いデータは不要となるばかりか、古いデータはファイルシステムのゴミとなる。ファイルシステムの有効記憶容量を確保するために、ガーベージ・コレクションと言う古いデータの消去処理により古い物理アドレスのメモリ領域を次回の書き込みに再利用可能とする処理も行われる。
【０００３】
また、フラッシュメモリ等の不揮発性メモリは書き込み速度が低速と言う問題を解決するために、一度に複数のフラッシュデバイスをアクセスするインターリーブ書き込み技術も提案されている。このインターリーブ書き込み技術では、ホストからの書き込み指示に応答して、メモリコントローラから内部共通バスを介して１つの不揮発性メモリデバイスの内部バッファメモリに最初の書き込みデータが転送される。従って、１つの不揮発性メモリデバイスの内部バッファメモリから内部不揮発性メモリアレーへの内部書き込み動作が開始され、この内部書き込みの期間を利用して内部共通バスを介してメモリコントローラから他の１つの不揮発性メモリデバイスの内部バッファメモリに次の書き込みデータが転送される。このようにして、１つの不揮発性メモリデバイスの内部書き込み動作と内部共通バスを介しての他の１つの不揮発性メモリデバイスへの書き込みデータのデータ転送とが並列に実行されて、ホストからのデータ書き込みに際して書き込み速度を向上することができる。
【０００４】
下記の非特許文献１には、上記の同一の論理アドレスから異なる物理アドレスへのアドレスマッピング、ガーベージ・コレクション、インターリーブ書き込み技術が紹介されている。また、下記の特許文献１、特許文献２、特許文献３には、一度に複数のフラッシュデバイスをアクセスするインターリーブ書き込み技術が開示されている。
【０００５】
更に、下記の特許文献４には、大きな消去ブロックの不揮発性半導体メモリによる磁気ディスク・エミュレーションに際して、ブートレコードとファイル・アロケーション・テーブル（ＦＡＴ）とルート・ディレクトリーとをシステム領域に含むＭＳ−ＤＯＳオペレーティングシステムを不揮発性半導体メモリに構築することが開示されている。尚、ＭＳ−ＤＯＳは、Ｍｉｃｒｏｓｏｆｔ  Ｄｉｓｋ  Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍの略称である。このために、磁気ディスクの論理クラスターを不揮発性半導体メモリのファイル構造の物理セクターにマッピングするクラスター・マッピング・テーブルが構築される。尚、論理クラスターは磁気ディスクにて論理的にアドレス可能な最小の記憶単位であり、３．５インチディスクの場合には、論理クラスターは５１２バイトの１つの物理セクターに対応している。また、ファイル・アロケーション・テーブル（ＦＡＴ）は１つのファイルを構成する複数のクラスターがどのようにリンクされているかを示すチェーン形式の記録を含んでおり、更に、ルート・ディレクトリーは、ファイル名と、１つのファイルを形成する複数のクラスターのスタート・クラスター番号と、ファイル・サイズ等とを含んでいる。論理クラスターをファイル構造の物理セクターにマッピングするクラスター・マッピング・テーブルは、外部の論理アドレスとファイル構造の物理セクターとをリンクするものである。尚、下記の特許文献１、特許文献２、特許文献３、特許文献４に対応する米国特許は、それぞれ米国特許  第６，１４５，０５０号  明細書、米国特許  第５，５１９，８４７号  明細書、米国特許  第５，５９２，４１５号  明細書、第５，６３０，０９３号  明細書である。
【０００６】
【特許文献１】特開平６−４３９９号  公報
【特許文献２】特開平７−１４１２４７号  公報
【特許文献３】特開平８−６９６９８号  公報
【特許文献４】特開平５−２４１７４１号  公報
【非特許文献１】Ａｍｉｒ  Ｆｒｉｅｄｍａｎ，“Ｄｉｓｋ  Ｅｍｕｌａｔｉｏｎ  Ｕｓｉｎｇ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”，１９９３  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｅｖｉｅｗ，  ２２−２４  Ｊｕｎｅ  １９９３，  ＰＰ．６１〜６５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明に先立って、本発明者等はインターリーブ書き込み技術をサポートするメモリコントローラと複数のフラッシュデバイスとを内蔵するフラッシュメモリカードの検討を行った。
【０００８】
このフラッシュメモリカードは、メモリコントローラと、複数の不揮発性メモリデバイスと、メモリコントローラと複数の不揮発性メモリデバイスに接続された内部共有バスとを含む。フラッシュメモリカードに内蔵されインターリーブ書き込み技術をサポートするメモリコントローラは、内部共有バスを介して複数の不揮発性メモリデバイスの１つの不揮発性メモリデバイスへ書き込みコマンドと、書き込み物理アドレスと、書き込みデータとを含むデータ転送を行う。しかし、このデータ転送が一度開始されると、内部共有バスを介してページと呼ばれる書き込みデータ単位の転送が終了するまで、メモリコントローラはフラッシュメモリカードの内部共有バスを占有する。
【０００９】
一方、ウェアレベリングもしくは書き込み処理時の電源遮断の対策を実現するために、ホストからの不揮発性メモリへの同一の論理アドレスを用いた書き込み処理に際して同一の論理アドレスから異なる物理アドレスへのアドレスマッピングを行うことが必要である。このためには１つの不揮発性メモリデバイスの新しい物理アドレスへホストからの更新データを書き込むだけでなく、ホストにより更新されない非更新データを他の１つの不揮発性メモリデバイスの古い物理アドレスから新しい物理アドレスにコピーすることが必要である。このコピーには、他の１つの不揮発性メモリデバイスの古い物理アドレスからの非更新データを読み出し、この読み出した非更新データを他の１つの不揮発性メモリデバイスの新しい物理アドレスへ書き込むことが必要となる。しかし、ホストからのデータ書き込み速度を向上するためにインターリーブ書き込み技術が採用されているので、内部共有バスは１つの不揮発性メモリデバイスへのページと呼ばれる書き込みデータ単位の転送のために占有され、メモリコントローラが他の用途のために内部共有バスを使用できない。そのため、この期間ではメモリコントローラは、他の１つの不揮発性メモリデバイスの古い物理アドレスからの非更新データを読み出すための非更新データの読み出しコマンドを他の１つの不揮発性メモリデバイスに発行することができない。その結果、１つの不揮発性メモリデバイスへの更新データの転送が完了した後に他の１つの不揮発性メモリデバイスに非更新データの読み出しコマンドを発行しなければならない。その結果、１つの不揮発性メモリデバイスへの更新データの転送が完了するまで他の１つの不揮発性メモリデバイスではアイドル状態が続き、複数の不揮発性メモリデバイスの並列動作率が低下すると言う問題が本発明者等による検討によって明らかとされた。フラッシュメモリカード内部でメモリコントローラと複数の不揮発性メモリデバイスとの間を複数の内部占有バスで接続すれば、この問題は解決できる。しかし、メモリコントローラの外部端子数の増加と、フラッシュメモリカードの基板面積の増加を引き起こすので、複数の内部占有バスは現実的な解決方法ではない。
【００１０】
従って、本発明は、上記のような本発明者等による検討結果を基にしてなされたものである。従って、本発明の目的とするところは、メモリコントローラと複数の不揮発性メモリデバイスとの間が内部共有バスで接続された不揮発性半導体記憶装置において、複数の不揮発性メモリデバイスの並列動作率を向上することにある。また、本発明のより具体的な目的は、ホストからの不揮発性メモリへの同一の論理アドレスを用いた書き込み処理に際して同一の論理アドレスから異なる物理アドレスへのアドレスマッピングを行うに際して、１つの不揮発性メモリデバイスの新しい物理アドレスへの更新データを書き込む処理と、他の１つの不揮発性メモリデバイスの古い物理アドレスからの非更新データを読み出す処理とを高速化することにある。
本発明のその他の目的は、メモリコントローラの外部端子数の増加と、不揮発性半導体記憶装置の基板面積の増加とを回避することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１３】
すなわち、第１の本発明のひとつの形態による不揮発性半導体記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）と、複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）とを含む。不揮発性半導体記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）と複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）との間に接続された内部共有バス（Ｉｎｔ＿Ｂｕｓ）を含む。複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）はそれぞれ、内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮ）と、内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮ）へ書き込まれる内部書き込みデータを格納する一方、内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮ）から読み出された内部読み出しデータを格納する内部バッファメモリ（Ｂｕｆｆｅｒ０…ＢｕｆｆｅｒＮ）とを含む（図１、図２参照）。
【００１４】
ホストからの指示に応答して、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）から１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）を選択する。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は内部共有バス（Ｉｎｔ＿Ｂｕｓ）を介してこの選択された１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）へホストからの指示に対応するコマンドとアドレスとのアクセスデータを転送する（図６のＴ６〜Ｔ７参照）。１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）とメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）との間の内部共有バス（Ｉｎｔ＿Ｂｕｓ）を介してのホストからの指示に基づくユーザーデータの転送（Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａ；図６のＴ８〜Ｔ９参照）の完了の前に、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の選択を中断する一方、他の不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）を選択する（図６のＴ７〜Ｔ８参照）。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は、内部共有バス（Ｉｎｔ＿Ｂｕｓ）を介してこの選択された他の不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）へ内部不揮発性メモリアレー（Ｍｅｍｏ＿ＡｒｙＮ）と内部バッファメモリ（ＢｕｆｆｅｒＮ）との間の内部データ転送のためのコマンドとアドレスとのアクセスデータ（Ｄａｔａ＿Ｔｒ＿Ｒｄ＿ＣＭＤ＆Ａｄｄ）を転送する（図６のＴ７〜Ｔ８参照）。選択された他の不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）は、この内部データ転送のためのコマンドとアドレスとのアクセスデータ（Ｄａｔａ＿Ｔｒ＿Ｒｄ＿ＣＭＤ＆Ａｄｄ）に応答して、内部不揮発性メモリアレー（Ｍｅｍｏ＿ＡｒｙＮ）と内部バッファメモリ（ＢｕｆｆｅｒＮ）との間の内部データ転送（Ｉｎｔ＿Ｒｄ＿Ｏｐｅ）を実行する（図６のＴ８〜Ｔ９参照）。この内部データ転送（Ｉｎｔ＿Ｒｄ＿Ｏｐｅ）の間では、内部共有バス（Ｉｎｔ＿Ｂｕｓ）は選択された他の不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）によって占有されていない。従って、この内部データ転送の間に、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の選択を再開する。この選択の再開によって、１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）とメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）との間の内部共有バス（Ｉｎｔ＿Ｂｕｓ）を介してのホストからの指示に基づくユーザーデータの転送（Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａ）が実行される（図６のＴ８〜Ｔ９参照）。
【００１５】
第１の本発明の前記ひとつの形態の手段によれば、他の不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）での内部データ転送（Ｉｎｔ＿Ｒｄ＿Ｏｐｅ）と、１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）とメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）との間の内部共有バス（Ｉｎｔ＿Ｂｕｓ）を介してのホストからの指示に基づくデータの転送（Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａ）とが並列に実行される（図６のＴ８〜Ｔ９参照）。その結果、メモリコントローラと複数の不揮発性メモリデバイスとの間が内部共有バスで接続された不揮発性半導体記憶装置において、複数の不揮発性メモリデバイスの並列動作率を向上することができる（図１、図６参照）。
【００１６】
また、第１の本発明のひとつの具体的な形態では、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）と複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）との間に接続された複数の選択信号線（／ＣＥ０、／ＣＥＮ）を更に含む。複数の選択信号線（／ＣＥ０、／ＣＥＮ）の１つの選択信号線（／ＣＥ０）を介してメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）から１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）を選択し、複数の選択信号線の他の１つの選択信号線（／ＣＥＮ）を介してメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）から他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）を選択する（図１参照）。
【００１７】
また、第１の本発明のひとつの具体的な形態では、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）と複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）との間に接続された複数のレディー／ビジー信号線（Ｒ／Ｂ０…Ｒ／ＢＮ）を更に含む。複数のレディー／ビジー信号線（Ｒ／Ｂ０…Ｒ／ＢＮ）の１つのレディー／ビジー信号線（Ｒ／Ｂ０）のレディー状態およびビジー状態からメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は１つの選択信号線（ＣＥ０）を介しての１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の選択が可能か否かを判別して、複数のレディー／ビジー信号線（Ｒ／Ｂ０…Ｒ／ＢＮ）の他の１つのレディー／ビジー信号線（Ｒ／ＢＮ）のレディー状態およびビジー状態からメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は他の１つの選択信号線（ＣＥＮ）を介しての他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）の選択が可能か否かを判別する（図１参照）。
【００１８】
また、第１の本発明のひとつの具体的な形態では、複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）からの複数のレディー／ビジー信号線（Ｒ／Ｂ０…Ｒ／ＢＮ）が一本の共通レディー／ビジー信号線（Ｗｉｒｅｄ＿ＯＲ＿Ｒ／Ｂ）に共通接続される。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）が複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）のステータスレジスタの内容を定期的にチェックすることにより、内部共通バス（Ｉｎｔ＿Ｂｕｓ）を介して複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）のいずれの不揮発性メモリデバイスが選択可能であるかを判断する（図７参照）。
【００１９】
また、第１の本発明のひとつの具体的な形態では、メモリコントローラは、ホストからの書き込み指示により連続する２つの新規書き込みユーザーデータ（Ｄａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３、Ｄａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７）を複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）から選択された１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）と他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）とに書き込むインターリーブ書き込み技術をサポートするものである。ホストからの書き込み指示に応答してメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）から内部共通バス（Ｉｎｔ＿Ｂｕｓ）を介して１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の内部バッファメモリ（Ｂｕｆｆｅｒ０）に、連続する２つの新規書き込みユーザーデータ（Ｄａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３、Ｄａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７）のうちの最初の書き込みユーザーデータ（Ｄａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３）が転送される。１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の内部バッファメモリ（Ｂｕｆｆｅｒ０）から内部不揮発性メモリアレーへ（Ｍｅｍｏ＿Ａｒｙ０）への最初の書き込みユーザーデータ（Ｄａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３）の内部書き込み動作の期間において、内部共通バス（Ｉｎｔ＿Ｂｕｓ）を介してメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）から他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）の内部バッファメモリ（ＢｕｆｆｅｒＮ）に連続する２つの新規書き込みユーザーデータ（Ｄａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３、Ｄａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７）のうちの後続の書き込みユーザーデータ（Ｄａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７）が転送される。その結果、１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）での内部書き込み動作（Ｉｎｔ＿Ｗｒ＿Ｏｐｅ）と、内部共通バス（Ｉｎｔ＿Ｂｕｓ）を介しての他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）への後続の書き込みユーザーデータ（Ｄａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７）のデータ転送（Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａ）とが並列に実行される（図２、図３参照）。
【００２０】
また、第１の本発明のひとつの具体的な形態では、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）はホストからの同一の論理アドレスを用いた複数の書き込み処理に際して異なる物理アドレス（ＥＢ０、ＥＢＬ）をアドレス変換により生成して、不揮発性半導体記憶装置内部の実際の書き込みは異なる物理アドレス（ＥＢ０、ＥＢＬ）を用いて実行することによりウェアレベリングと書き込み処理時の古い物理アドレスの古いデータの保存との少なくとも一方を可能とする。書き込み処理時の新しい物理アドレス（ＥＢＬ）の新しいデータ（Ｄａｔａ＿ＰＤ００´…Ｄａｔａ＿ＰＤ０３´）が保存された際には古い物理アドレス（ＥＢ０）の古いデータ（Ｄａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３）を消去するガーベージ・コレクションを前記メモリコントローラが実行する（図１参照）。
【００２１】
第１の本発明のひとつの他の具体的な形態による不揮発性半導体記憶装置（Ｍｅｍｏ＿Ｃｒｄ）では、ホストからの指示に応答して、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）から１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）を選択する。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は、この選択された１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）へ書き込みコマンド（Ｐｒ＿ＣＭＤ）と書き込み物理アドレス（Ａｄｄ＿ＰＤＯＯ´…Ａｄｄ＿ＰＤ０３´）の転送を開始する（図６のＴ６〜Ｔ７参照）。１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）への書き込みコマンド（Ｐｒ＿ＣＭＤ）と書き込み物理アドレス（Ａｄｄ＿ＰＤＯＯ´…Ａｄｄ＿ＰＤ０３´）の転送の開始の後、１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の内部バッファメモリ（Ｂｕｆｆｅｒ０）への書き込みデータ（Ｄａｔａ＿ＰＤ００´…Ｄａｔａ＿ＰＤ０３´）の転送（Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａ；図６のＴ８〜Ｔ９参照）の完了に先立って、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の選択を中断する一方、他の不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）を選択する。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は、内部共有バス（Ｉｎｔ＿Ｂｕｓ）を介してこの選択された他の不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）へ読み出しコマンド（Ｉｎｔ＿Ｒｄ＿ＣＭＤ）と読み出し物理アドレス（Ａｄｄ＿ＰＤＯ４…Ａｄｄ＿ＰＤ０７）の転送を開始する（図６のＴ７〜Ｔ８参照）。この選択された他の不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）では、読み出しコマンド（Ｉｎｔ＿Ｒｄ＿ＣＭＤ）と読み出しアドレス（Ａｄｄ＿ＰＤＯ４…Ａｄｄ＿ＰＤ０７）とに応答して内部不揮発性メモリアレー（Ｍｅｍｏ＿ＡｒｙＮ）から内部バッファメモリ（ＢｕｆｆｅｒＮ）への内部読み出し動作が開始される（図６のＴ８〜Ｔ９参照）。他の不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）での内部読み出し動作の開始の後、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は他の不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）の選択を中断する一方、１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の選択を再開する。１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の選択の再開の後、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は内部共有バス（Ｉｎｔ＿Ｂｕｓ）を介して１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の内部バッファメモリ（Ｂｕｆｆｅｒ０）への書き込みデータ（Ｄａｔａ＿ＰＤ００´…Ｄａｔａ＿ＰＤ０３´）の転送を開始する（図６のＴ８〜Ｔ９参照）。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）から内部共有バス（Ｉｎｔ＿Ｂｕｓ）を介しての１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の内部バッファメモリ（Ｂｕｆｆｅｒ０）への書き込みデータ（Ｄａｔａ＿ＰＤ００´…Ｄａｔａ＿ＰＤ０３´）の転送（Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａ）と、他の不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）での内部不揮発性メモリアレー（Ｍｅｍｏ＿ＡｒｙＮ）から内部バッファメモリ（ＢｕｆｆｅｒＮ）への内部読み出し動作（Ｉｎｔ＿Ｒｄ＿���ｐｅ）とが並列に実行される（図１、図２、図６のＴ８〜Ｔ９参照）。
【００２２】
第１の本発明の前記ひとつの具体的な形態の手段によれば、ホストからの不揮発性メモリへの同一の論理アドレスを用いた書き込み処理に際して同一の論理アドレスから異なる物理アドレスへのアドレスマッピングを行うに際して、１つの不揮発性メモリデバイスの新しい物理アドレスへの更新データを書き込むためのデータ転送処理（Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａ）と、他の１つの不揮発性メモリデバイスの古い物理アドレスからの非更新データを内部読み出しする処理（Ｉｎｔ＿Ｒｄ＿Ｏｐｅ）とを高速化することができる（図６のＴ８〜Ｔ９参照）。
【００２３】
さらに、第１の本発明の他のひとつの形態による不揮発性半導体記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）と、複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）とを含む。不揮発性半導体記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）と複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）との間に接続された内部共有バス（Ｉｎｔ＿Ｂｕｓ）を含む。複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）はそれぞれ、内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮ）と、内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮ）へ書き込まれる内部書き込みデータを格納する一方、内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮ）から読み出された内部読み出しデータを格納する内部バッファメモリ（Ｂｕｆｆｅｒ０…ＢｕｆｆｅｒＮ）とを含む（図１、図２参照）。
【００２４】
ホストから要求された書き込み指示と伴に受信された論理アドレスが、複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）に過去書き込まれた物理アドレスに対応する過去の論理アドレスのいずれとも不一致となることにメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）が応答する。すなわち、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）はホストからの書き込み指示により連続する２つの新規書き込みユーザーデータ（Ｄａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３、Ｄａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７）を、複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）から選択された１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）と選択された他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）とに、内部共通バス（Ｉｎｔ＿Ｂｕｓ）を介して、２つの時間帯にて時分割で転送する。その後、選択された１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）と選択された他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）とでは各内部バッファメモリ（Ｂｕｆｆｅｒ０…ＢｕｆｆｅｒＮ）から各内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮ）への各新規書き込みユーザーデータ（Ｄａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３、Ｄａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７）の内部書き込み動作（Ｉｎｔ＿Ｗｒ＿Ｏｐｅ）が実行される（図２、図３参照）。
【００２５】
一方、ホストから要求された書き込み指示と伴に受信された論理アドレスが、複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）に過去書き込まれた物理アドレスに対応する過去の論理アドレスのいずれか１つと一致することにメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）が応答する。すなわち、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は、一致した論理アドレスに対応する古い物理アドレス（ＥＢ０）を持つ複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）の領域に書き込まれたデータをホストから要求された書き込み指示により更新されるデータ（ＰＤ００…ＰＤ０３）と非更新となるデータ（ＰＤ０４…ＰＤ０７）とに区別する。更新されるデータ（ＰＤ００…ＰＤ０３）に関しては、一致した論理アドレスに対応する新しい物理アドレス（ＥＢＬ）を持つ複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）のいずれかの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）ではその内部バッファメモリ（Ｂｕｆｆｅｒ０…ＢｕｆｆｅｒＮ）を介してその内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮ）へホストからの更新データ（ＰＤ００´…ＰＤ０３´）が書き込まれる。このホストからの更新データ（ＰＤ００´…ＰＤ０３´）のいずれかの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）へのデータ転送（Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａ）と時間的に並列に、非更新となるデータ（ＰＤ０４…ＰＤ０７）に関しての一致した論理アドレスに対応する古い物理アドレス（ＥＢ０）を持つ複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）の他のいずれかの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）の領域に書き込まれたデータ（ＰＤ０４…ＰＤ０７）がその内部バッファメモリ（Ｂｕｆｆｅｒ０…ＢｕｆｆｅｒＮ）に内部読み出しされる。その後、この内部バッファメモリ（Ｂｕｆｆｅｒ０…ＢｕｆｆｅｒＮ）に内部読み出しされた非更新データ（ＰＤ０４…ＰＤ０７）は、この不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）の内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮ）へ内部書き込みされる（図４、図６参照）。
【００２６】
さらに、第１の本発明の他のひとつの形態による不揮発性半導体記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）と、複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）と、内部共有バス（Ｉｎｔ＿Ｂｕｓ）とを含む。
【００２７】
複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）はそれぞれ、内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮ）と、内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮ）へ書き込まれる内部書き込みデータを格納する一方、内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮ）から読み出された内部読み出しデータを格納する内部バッファメモリ（Ｂｕｆｆｅｒ０…ＢｕｆｆｅｒＮ）とを含む。
【００２８】
複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）のいずれか１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０）に格納済みのデータ（ＰＤ００…ＰＤ０３）を書き換えするホスト（Ｈｏｓｔ）からの指示に応答してメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）へ内部共有バス（Ｉｎｔ＿Ｂｕｓ）を介してデータ更新するためのコマンドおよびアドレス（Ｐｒ＿ＣＭＤ、Ａｄｄ＿ＰＤ００´…Ａｄｄ＿ＰＤ０３´）を転送する。その後、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）の他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）に対してこの他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）の内部不揮発性メモリアレー（Ｍｅｍｏ＿ＡｒｙＮ）に格納済みのデータ更新の対象でないデータ（ＰＤ０４…ＰＤ０７）を他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）の内部バッファメモリ（ＢｕｆｆｅｒＮ）に読み出すためのコマンドおよびアドレス（Ｉｎｔ＿Ｒｄ＿ＣＭＤ、Ａｄｄ＿ＰＤ０４…Ａｄｄ＿ＰＤ０７、Ｉｎｉ＿Ｒｄ＿ＣＭＤ）を転送する。
【００２９】
その後、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）が内部共有バス（Ｉｎｔ＿Ｂｕｓ）を介してデータ更新のための更新データ（ＰＤ００´…ＰＤ０３´）を１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の内部バッファメモリ（Ｂｕｆｆｅｒ０）へ転送するのと時間的に並列に、他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）ではデータ更新の対象でないデータ（ＰＤ０４…ＰＤ０７）を内部バッファメモリ（ＢｕｆｆｅｒＮ）へ読み出す内部読み出し動作（Ｉｎｔ＿Ｒｄ＿Ｏｐｅ）が実行される（図１、図２、図６のＴ８〜Ｔ９参照）。
【００３０】
さらに、第１の本発明の他のひとつの具体的な形態による不揮発性半導体記憶装置（Ｍｅｍｏ＿Ｃｒｄ）では、１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）では内部バッファメモリ（Ｂｕｆｆｅｒ０）へ転送された更新データ（ＰＤ００´…ＰＤ０３´）を内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０）に格納済みの更新前データ（ＰＤ００…ＰＤ０３）を格納している物理アドレス（ＥＢＯ）と異なる新しい物理アドレス（ＥＢＬ）に書き込む内部書き込み動作（Ｉｎｔ＿Ｗｒ＿Ｏｐｅ）が実行される。メモリコントローラ（ＭｅｍＯ＿Ｃｎｔ）から内部共有バス（Ｉｎｔ＿Ｂｕｓ）を介して他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）へ転送される内部書き込みのコマンド（Ｉｎｔ＿Ｐｒ＿ＣＭＤ）とアドレス（Ａｄｄ＿ＰＤ０４…Ａｄｄ＿ＰＤ０７）とに応答して、他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）では内部バッファメモリ（ＢｕｆｆｅｒＮ）へデータ更新の対象でないデータ（ＰＤ０４…ＰＤ０７）を読み出し、この内部不揮発性メモリアレー（Ｍｅｍｏ＿ＡｒｙＮ）でデータ更新の対象でないデータ（ＰＤ０４…ＰＤ０７）を格納していた古い物理アドレス（ＥＢ０）と異なる新しい物理アドレス（ＥＢＬ）に内部バッファメモリ（ＢｕｆｆｅｒＮ）からデータ更新の対象でないデータ（ＰＤ０４…ＰＤ０７）を書き込むと言う内部書き込み動作（Ｉｎｔ＿Ｗｒ＿Ｏｐｅ）が実行される。
【００３１】
さらに、第１の本発明の他のひとつの具体的な形態による不揮発性半導体記憶装置（Ｍｅｍｏ＿Ｃｒｄ）では、格納済みのデータ（ＰＤ００…ＰＤ０３）を書き換えするホスト（Ｈｏｓｔ）からの指示と伴に論理アドレスをメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）が受信する。この論理アドレスは、１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０）でデータ更新の前に格納済みのデータ（ＰＤ００…ＰＤ０３）を格納している物理アドレス（ＥＢ０）と他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）の内部不揮発性メモリアレーＭｅｍｏ＿ＡｒｙＮ）でデータ更新の対象でないデータ（ＰＤ０４…ＰＤ０７）を格納している物理アドレス（ＥＢ０）とに対応するホストからの論理アドレスと同一である。
【００３２】
データを書き換えするホストからの指示と伴に受信された同一の論理アドレスに応答してメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の新しい物理アドレス（ＥＢＬ）と他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）の新しい物理アドレス（ＥＢＬ）とをアドレス変換により生成する。
【００３３】
さらに、第１の本発明の他のひとつの具体的な形態による不揮発性半導体記憶装置（Ｍｅｍｏ＿Ｃｒｄ）では、１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の古い物理アドレスと１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の新しい物理アドレスとは１つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０）の内部不揮発性メモリアレー（Ｍｅｍｏ＿Ａｒｙ０）でそれぞれ異なる消去ブロック（ＥＢ０、ＥＢＬ）に配置されている。また、他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）の古い物理アドレスと他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）の新しい物理アドレスとは他の１つの不揮発性メモリデバイス（Ｍｅｍｏ＿ＤｖＮ）の内部不揮発性メモリアレー（Ｍｅｍｏ＿ＡｒｙＮ）でそれぞれ異なる消去ブロックに配置されている（ＥＢ０、ＥＢＬ）。
【００３４】
更に、第２の本発明のひとつの形態による不揮発性半導体記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）と、複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）とを含む。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は、内部共有バス（Ｉｎｔ＿Ｂｕｓ）を介して複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）への所定の周波数でのデータ転送を実行する。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は、複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮ）から選択された少なくとも２つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０、Ｍｅｍｏ＿ＤｖＮ）を所定の周波数よりも低い周波数を持ち、位相の異なる少なくとも２つの選択信号（／ＣＥ０、／ＣＥＮ）によって交互にアクセスする（図８、図９参照）。
【００３５】
第２の本発明の前記ひとつの形態の手段によれば、位相の異なる少なくとも２つの選択信号（／ＣＥ０、／ＣＥＮ）によって２つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０、Ｍｅｍｏ＿ＤｖＮ）が交互にアクセスされ、２つの不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０、Ｍｅｍｏ＿ＤｖＮ）は低い周波数にて並列動作する。その結果、メモリコントローラと複数の不揮発性メモリデバイスとが内部共有バスで接続された不揮発性半導体記憶装置において、複数の不揮発性メモリデバイスの並列動作率を向上することができる。
【００３６】
また、第２の本発明のひとつの具体的な形態による不揮発性半導体記憶装置（Ｍｅｍｏ＿Ｃｒｄ）では、２つの選択信号（／ＣＥ０、／ＣＥＮ）の周波数は所定の周波数の略半分の周波数であり、２つの選択信号（／ＣＥ０、／ＣＥＮ）の位相は略逆位相である。
【００３７】
また、第２の本発明の他の具体的な形態による不揮発性半導体記憶装置（Ｍｅｍｏ＿Ｃｒｄ）では、複数の不揮発性メモリデバイス（Ｍｅｍｏ＿Ｄｖ０、Ｍｅｍｏ＿ＤｖＮ）から選択されたＬ個（Ｌ＞２）の不揮発性メモリデバイスを前記所定の周波数の１／Ｌの低い周波数を持ち、位相が２π／Ｌづつ異なるＬ個の選択信号（／ＣＥ０…／ＣＥＬ−１）によってシーケンシャルにアクセスする。
【発明の効果】
【００３８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００３９】
すなわち、本発明によれば、メモリコントローラと複数の不揮発性メモリデバイスとの間が内部共有バスで接続された不揮発性半導体記憶装置において、複数の不揮発性メモリデバイスの並列動作率を向上することができる。
【発明を実施するための最良の形態】
【００４０】
≪フラッシュメモリカードの構成≫
図１は、第１の本発明のひとつの実施形態によるフラッシュメモリカードＭｅｍｏ＿Ｃｒｄの構成を示す図である。フラッシュメモリカードＭｅｍｏ＿Ｃｒｄは、標準的な外部バスＥｘｔ＿Ｂｕｓを介してホスト機器Ｈｏｓｔのスロットにリムーバブルに挿入される。ホスト機器Ｈｏｓｔは、例えばパーソナルコンピュータ、パーソナルディジタルアシスト（ＰＤＡ）、ディジタルスチールカメラ、ディジタルムービーカメラ、携帯電話端末等の電子機器である。フラッシュメモリカードＭｅｍｏ＿Ｃｒｄは、メモリコントローラＭｅｍｏ＿Ｃｎｔと、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮとを含む。不揮発性半導体記憶装置Ｍｅｍｏ＿Ｃｒｄは、更にメモリコントローラＭｅｍｏ＿Ｃｎｔと複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮとの間に接続された内部共有バスＩｎｔ＿Ｂｕｓを含む。複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮはそれぞれ、内部不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮと、内部不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮへ書き込まれる書き込みデータを格納する一方、内部不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮから読み出された読み出しデータを格納する内部バッファメモリＢｕｆｆｅｒ０…ＢｕｆｆｅｒＮとを含む。
【００４１】
メモリコントローラＭｅｍｏ＿Ｃｎｔは、標準的な外部バスＥｘｔ＿Ｂｕｓを介してホスト機器Ｈｏｓｔのスロットにリムーバブルに接続されるホストインターフェースＨｏｓｔ＿Ｉｎｔを含み、ホストインターフェースＨｏｓｔ＿Ｉｎｔはホスト機器Ｈｏｓｔからデータ書き込み、データ読み出し、データ消去の種々の指示を受信する。ホストインターフェースＨｏｓｔ＿Ｉｎｔにて受信された指示に基づき、メモリコントローラＭｅｍｏ＿Ｃｎｔは、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮのデータ書き込み、データ読み出し、データ消去の動作を制御する。ホスト機器Ｈｏｓｔからの書き込みデータは、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮへ書き込まれる前に、メモリコントローラＭｅｍｏ＿ＣｎｔのバッファメモリＢｕｆｆｅｒＲＡＭに一時的に格納される。また、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮから読み出された読み出しデータはホスト機器Ｈｏｓｔへ転送される前に、メモリコントローラＭｅｍｏ＿ＣｎｔのバッファメモリＢｕｆｆｅｒＲＡＭに一時的に格納される。バッファメモリＢｕｆｆｅｒＲＡＭに一時的に格納された書き込みデータは、バッファメモリ制御部Ｂｕｆｆｅｒ＿Ｃｎｔを介して制御ユニットＣｎｔ＿Ｕｎｉｔにより読み出されて、最終的には複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮに格納される。複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮから読み出された読み出しデータは制御ユニットＣｎｔ＿Ｕｎｉｔを介してＥＣＣ制御部ＥＣＣに転送されて、読み出しデータの誤り検出と誤り訂正とが実行される。メモリコントローラＭｅｍｏ＿Ｃｎｔ内部のホストインターフェースＨｏｓｔ＿Ｉｎｔ、バッファメモリＢｕｆｆｅｒＲＡＭ、バッファメモリ制御部Ｂｕｆｆｅｒ＿Ｃｎｔ、ＥＣＣ制御部ＥＣＣ、制御ユニットＣｎｔ＿ＵｎｉｔはマイクロコントローラユニットＭＣＵにより制御される。バッファメモリＢｕｆｆｅｒＲＡＭは、メモリコントローラＭｅｍｏ＿Ｃｎｔから複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮへのインターリーブ書き込みの際のデータ保持に使用され、ＥＣＣ制御部ＥＣＣによる読み出しデータの誤り検出と誤り訂正の際のデータ保持にも使用される。また、ウェアレベリングもしくは書き込み処理時の電源遮断対策のため、ホストからの同一の論理アドレスから異なる物理アドレスがアドレス変換により生成される。同一の論理アドレスに対応する古い物理アドレスから最新の物理アドレスの履歴が複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの管理データ領域に格納される。フラッシュメモリカードＭｅｍｏ＿Ｃｒｄがホスト機器Ｈｏｓｔのスロットに挿入されること等によるフラッシュメモリカードＭｅｍｏ＿Ｃｒｄのシステム起動時に、同一の論理アドレスに対応する最新の物理アドレスの関係を示すアドレス変換テーブルが不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの管理データ領域からバッファメモリＢｕｆｆｅｒＲＡＭへコピーされる。同一の論理アドレスに対応する最新データを高速にアクセスするために、メモリコントローラＭｅｍｏ＿ＣｎｔのバッファメモリＢｕｆｆｅｒＲＡＭへコピーされたアドレス変換テーブルが、有効に機能する。システム起動後のシステム稼働中に物理アドレスが更に最新の値に更新される場合は、この最新の物理アドレス値を不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの管理データ領域に格納するとともに、バッファメモリＢｕｆｆｅｒＲＡＭへコピーすることが推奨される。尚、ホスト機器Ｈｏｓｔから特定の論理アドレスＬＡ１による書き込み指示がメモリコントローラＭｅｍｏ＿ＣｎｔのホストインターフェースＨｏｓｔ＿Ｉｎｔにより受信されると、メモリコントローラＭｅｍｏ＿Ｃｎｔの制御ユニットＣｎｔ＿Ｕｎｉｔは例えば乱数生成によって特定の論理アドレスＬＡ１に対応する物理アドレスＰＡ１を生成する。この生成された物理アドレスＰＡ１を用いることにより、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮへの書き込みをトライする。書き込みが成功すれば、特定の論理アドレスＬＡ１と物理アドレスＰＡ１とのアドレス変換情報が複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの管理データ領域に格納される。尚、書き込みが失敗すれば、この物理アドレスＰＡ１によりアクセスされる複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの書き込み領域は、有効データが書き込み済みか、もしくは無効データが書き込まれているが未消去状態であり、書き込み不可能な状態となっている。従って、再度乱数が生成されて、先の値と異なる物理アドレスＰＡ１が生成される。この再生成された異なる物理アドレスＰＡ１により複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮへの書き込みをトライする。書き込みが成功するまで、異なる物理アドレスＰＡ１が再生成され、最終的には書き込みが成功して、特定の論理アドレスＬＡ１と最終的な物理アドレスＰＡ１とのアドレス変換情報が複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの管理データ領域に格納される。特定の論理アドレスＬＡ１と同一の論理アドレスＬＡ２（＝ＬＡ１）による書き込み指示がメモリコントローラＭｅｍｏ＿ＣｎｔのホストインターフェースＨｏｓｔ＿Ｉｎｔにより再度受信されると、メモリコントローラＭｅｍｏ＿Ｃｎｔの制御ユニットＣｎｔ＿Ｕｎｉｔは複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの管理データ領域に格納されたアドレス変換情報から特定の論理アドレスＬＡ１に対応していた先の物理アドレスＰＡ１の値を読み出す。この読み出された先の物理アドレスＰＡ１の値に例えば新規に生成された乱数を加算する等のアドレス再計算により、先の物理アドレスＰＡ１の値と異なる値を持つ物理アドレスＰＡ２が生成される。この生成された物理アドレスＰＡ２を用いることにより、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮへの書き込みをトライする。書き込みが成功するまで、異なる値の物理アドレスＰＡ２が再生成され、最終的には書き込みが成功して、同一の論理アドレスＬＡ２（＝ＬＡ１）と最終的な物理アドレスＰＡ２とのアドレス変換情報が複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの管理データ領域に格納される。以上のアドレス計算により、同一論理アドレスに対応する異なる物理アドレスによる書き込みが可能となり、ウェアレベリングもしくは書き込み処理時の古い物理アドレスの古いデータの保存との少なくとも一方が可能となる。更に、以上のような論理アドレスから物理アドレスへのアドレス変換によって同一論理アドレスに対応する新しい物理アドレスへ新しいデータが格納された場合には、適切な時期に古い物理アドレスの古いデータを消去するガーベージ・コレクションの処理を複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮが行うように、メモリコントローラＭｅｍｏ＿Ｃｎｔが構成されている。
【００４２】
図１に示すように、フラッシュメモリカードＭｅｍｏ＿Ｃｒｄの内部では、メモリコントローラＭｅｍｏ＿Ｃｎｔと複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮとの間には内部共有バスＩｎｔ＿Ｂｕｓと、チップ選択信号線ＣＥ０…ＣＥＮと、レディー／ビジィー信号線Ｒ／Ｂ０…Ｒ／ＢＮとが配置されている。内部共有バスＩｎｔ＿Ｂｕｓと、チップ選択信号線ＣＥ０…ＣＥＮと、レディー／ビジィー信号線Ｒ／Ｂ０…Ｒ／ＢＮとは、メモリコントローラＭｅｍｏ＿Ｃｎｔと複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮとに接続されている。
【００４３】
複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮはそれぞれ、内部不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮと、内部不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮへ書き込まれる内部書き込みデータを格納する一方、内部不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮから読み出された内部読み出しデータを格納する内部バッファメモリＢｕｆｆｅｒ０…ＢｕｆｆｅｒＮとを含む。Ｎ個の不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの代表としての不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ０は、不揮発性記憶アレーＭｅｍｏ＿Ａｒｙ０と周辺回路Ｐｅｒ＿Ｃｉｒ０とを含む。不揮発性記憶アレーＭｅｍｏ＿Ａｒｙ０は、良く知られているように複数の不揮発性メモリセルが行方向と列方向とに配列されたものである。不揮発性メモリセルは例えばフラッシュメモリセルであり、フラッシュメモリセルは行方向に配置されたワード線に接続された制御ゲートと、列方向に配置されたビット線に接続されたドレインと、列方向に配置された接地線に接続されたソースとを有するＭＯＳトランジスタにより構成される。ＭＯＳトランジスタの制御ゲートの直下には、周囲から電気的に絶縁された不揮発性記憶ノードとしてのフローティングゲートが形成されている。フローティングゲートへの電子の注入によってフラッシュメモリセルとしてのＭＯＳトランジスタへのプログラムが行われ、フローティングゲートの蓄積電子の中和によって消去が行われる。不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ０の周辺回路Ｐｅｒ＿Ｃｉｒ０は、メモリコントローラＭｅｍｏ＿Ｃｎｔからの読み出しコマンド、プログラムコマンド、消去コマンドに応答して、不揮発性記憶アレーＭｅｍｏ＿Ａｒｙ０を行方向と列方向とにアクセスする。また、周辺回路Ｐｅｒ＿Ｃｉｒ０はチャージポンプ回路を含み、チャージポンプ回路はホスト機器Ｈｏｓｔから供給された電源電圧の昇圧により昇圧電圧を生成する。チャージポンプ回路から生成された昇圧電圧は、プログラム用高電圧と消去用高電圧として周辺回路Ｐｅｒ＿Ｃｉｒ０の内部の読み出し／プログラム／消去回路へ供給される。他の不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿ＤｖＮも、不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ０と同様に構成されている。
【００４４】
メモリコントローラＭｅｍｏ＿Ｃｎｔが内部共有バスＩｎｔ＿Ｂｕｓを介して複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮをアクセスするには、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮに対応するチップイネーブル信号／ＣＥ０…／ＣＥＮをイネーブル状態である例えばローレベルに設定することが必要である。その前に、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮに対応するレディー／ビジィー信号線Ｒ／Ｂ０…Ｒ／ＢＮがレディー状態である例えばローレベルとなっていることがメモリコントローラＭｅｍｏ＿Ｃｎｔにより確認される。従って、内部共有バスＩｎｔ＿Ｂｕｓを介してアクセスされるべき不揮発性メモリデバイスがレディー状態であることが確認されると、アクセスされるべき不揮発性メモリデバイスに対応するチップイネーブル信号がローレベルのイネーブル状態に設定され、アクセスされるべき不揮発性メモリデバイスへの内部共有バスＩｎｔ＿Ｂｕｓを介してのアクセスが開始される。内部共有バスＩｎｔ＿Ｂｕｓを介してのアクセスが開始されると、アクセス中の不揮発性メモリデバイスに対応するレディー／ビジィー信号はビジィー状態である例えばハイレベルとなる。内部共有バスＩｎｔ＿Ｂｕｓを介してのアクセスが終了すると、アクセスが終了した不揮発性メモリデバイスに対応するレディー／ビジィー信号はレディー状態である例えばローレベルに復帰する。
【００４５】
≪フラッシュメモリカードのインターリーブ書き込み動作≫
図２と図３とは、図１に示したフラッシュメモリカードＭｅｍｏ＿ＣｒｄのメモリコントローラＭｅｍｏ＿Ｃｎｔが、所謂インターリーブ書き込み技術をサポートすることを示すものである。ホストからの書き込み速度を向上するこのインターリーブ書き込みによって、ホストから連続する２つのユーザーデータを複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮに書き込むことが可能なのは、次の場合である。すなわち、ホスト機器から要求された書き込み指示と伴に受信された論理アドレスが、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮに過去書き込まれた物理アドレスに対応する過去の論理アドレスのいずれとも不一致となることである。この不一致が複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの管理データ領域に格納されたアドレス変換情報から確認されると、メモリコントローラＭｅｍｏ＿Ｃｎｔは下記のようなインターリーブ書き込みの処理を開始する。尚、ホストから連続する２つのユーザーデータと伴に受信される論理アドレスは、連続する２つのユーザーデータに共通の論理アドレスである場合と、連続する２つのユーザーデータでそれぞれ異なる２つの論理アドレスである場合とがある。いずれにしても、共通の論理アドレス、もしくは異なる２つの論理アドレスが、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮに過去書き込まれた物理アドレスに対応する過去の論理アドレスのいずれとも不一致の場合に、インターリーブ書き込みの処理が実行される。
【００４６】
このインターリーブ書き込み技術では、ホストからの書き込み指示により連続する２つの新規書き込みユーザーデータＤａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３、Ｄａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７が、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮから選択された１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０と選択された他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮとに、内部共通バスＩｎｔ＿Ｂｕｓを介して、２つの時間帯にて時分割で転送される。まず、ホストからの書き込み指示に応答して図３の時刻Ｔ１から時刻Ｔ３までの間にメモリコントローラＭｅｍｏ＿Ｃｎｔから内部共通バスＩｎｔ＿Ｂｕｓを介して１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の内部バッファメモリＢｕｆｆｅｒ０に連続する２つの新規書き込みユーザーデータＤａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３、Ｄａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７のうちの最初の書き込みユーザーデータＤａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３が書き込みコマンドＰｒ＿ＣＭＤと書き込み物理アドレスＡｄｄ＿ＰＤ００…Ａｄｄ＿ＰＤ０３とともに転送される。より厳密に言えば、時刻Ｔ１から時刻Ｔ２までの間にメモリコントローラＭｅｍｏ＿Ｃｎｔから１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０へ書き込みコマンドＰｒ＿ＣＭＤと書き込み物理アドレスＡｄｄ＿ＰＤ００…Ａｄｄ＿ＰＤ０３とが転送され、時刻Ｔ２から時刻Ｔ３までの間にメモリコントローラＭｅｍｏ＿Ｃｎｔから１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０へ最初の書き込みユーザーデータＤａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３と書き込み開始コマンドＩｎｉ＿Ｗｒ＿ＣＭＤとが転送される。次に図３の時刻Ｔ３から時刻Ｔ５の間に１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の内部バッファメモリＢｕｆｆｅｒ０から内部不揮発性メモリアレーへＭｅｍｏ＿Ａｒｙ０への最初の書き込みユーザーデータＤａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３の内部書き込み動作Ｉｎｔ＿Ｗｒ＿Ｏｐｅが実行される。この内部書き込み動作Ｉｎｔ＿Ｗｒ＿Ｏｐｅの期間と平行して、内部共通バスＩｎｔ＿Ｂｕｓを介してメモリコントローラＭｅｍｏ＿Ｃｎｔから他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの内部バッファメモリＢｕｆｆｅｒＮに連続する２つの新規書き込みユーザーデータＤａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３、Ｄａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７のうちの後続の書き込みユーザーデータＤａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７が転送される。より厳密に言えば、時刻Ｔ３から時刻Ｔ４までの間にメモリコントローラＭｅｍｏ＿Ｃｎｔから他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮへ書き込みコマンドＰｒ＿ＣＭＤと書き込み物理アドレスＡｄｄ＿ＰＤ０４…Ａｄｄ＿ＰＤ０７とが転送され、時刻Ｔ４から時刻Ｔ５までの間にメモリコントローラＭｅｍｏ＿Ｃｎｔから他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮへ後続の書き込みユーザーデータＤａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７と書き込み開始コマンドＩｎｉ＿Ｗｒ＿ＣＭＤとが転送される。その結果、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０での時刻Ｔ３からの最初の書き込みユーザーデータＤａｔａ＿ＰＤ００…Ｄａｔａ＿ＰＤ０３の内部書き込み動作Ｉｎｔ＿Ｗｒ＿Ｏｐｅと、時刻Ｔ３からの内部共通バスＩｎｔ＿Ｂｕｓを介しての他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮへの後続の書き込みユーザーデータＤａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７に関するアクセスデータＰｒ＿ＣＭＤ、Ａｄｄ＿ＰＤ０４…Ａｄｄ＿ＰＤ０７、Ｄａｔａ＿ＰＤ０４…Ｄａｔａ＿ＰＤ０７、Ｉｎｉ＿Ｗｒ＿ＣＭＤのデータ転送Ｄａｔａ＿Ｔｒ＿ＣＭＤ＆Ａｄｄ＆Ｄａｔａが並列に実行される。このインターリーブ書き込み技術により、ホストから連続する２つの新規書き込みユーザーデータのデータ書き込みに際して書き込み速度を向上することができる。この高速のインターリーブ書き込み動作は、画像データや音楽データ等のマルチメディア情報を、フラッシュメモリカードＭｅｍｏ＿Ｃｒｄに格納する際に極めて有効となる。
【００４７】
≪フラッシュメモリカードの異なる物理アドレスへのマッピング動作≫
図４は、図１に示したフラッシュメモリカードＭｅｍｏ＿Ｃｒｄがウェアレベリングもしくは書き込み処理時の電源遮断の対策のために、ホストからの同一の論理アドレスで異なる物理アドレスにマッピングを行うアドレス変換の動作を説明する図である。ウェアレベリングもしくは書き込み処理時の電源遮断の対策のために、ホストからの同一の論理アドレスで異なる物理アドレスにマッピングを行うのは、次の場合である。すなわち、ホスト機器から要求された書き込み指示と伴に受信された論理アドレスが、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮに過去書き込まれた物理アドレスに対応する過去の論理アドレスのいずれかと一致することである。この一致が複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの管理データ領域に格納されたアドレス変換情報から確認されると、メモリコントローラＭｅｍｏ＿Ｃｎｔは下記のような同一の論理アドレスで異なる物理アドレスへのマッピングの処理を開始する。
【００４８】
すなわち、同図に示すように、同一の論理アドレスに対応する古い物理アドレスである１つの消去スーパーブロックＥＢ０に含まれる複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの複数のページ領域ＰＤ００…ＰＤ０３、ＰＤ０８…ＰＤ１１、ＰＤ０４…ＰＤ０７、ＰＤ１２…ＰＤ１５には既にホストからの同一の論理アドレスによるユーザーデータが格納された状態となっている。この状態から、複数のページ領域ＰＤ００…ＰＤ０３、ＰＤ０８…ＰＤ１１、ＰＤ０４…ＰＤ０７、ＰＤ１２…ＰＤ１５のうちのページ領域ＰＤ００…ＰＤ０３のデータだけを部分的に更新する処理が、ホストから要求された場合を想定する。また、同図に示すように、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮはそれぞれ不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮと、内部不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮへ書き込まれる書き込みデータを格納する一方、内部不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮから読み出された読み出しデータを格納する内部バッファメモリＢｕｆｆｅｒ０…ＢｕｆｆｅｒＮとを含む。複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮの複数のページ領域ＰＤ００…ＰＤ０３、ＰＤ０４…ＰＤ０７、ＰＤ０８…ＰＤ１１、ＰＤ１２…ＰＤ１５をリンクした１つの消去スーパーブロックＥＢ０が存在している。すなわち、１つ目の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０の複数のページ領域ＰＤ００…ＰＤ０３、ＰＤ０８…ＰＤ１１からなる消去ブロックと、２つ目の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ１の不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ１（図示せず）の複数のページ領域からなる消去ブロックと、以下同様に（Ｎ−１）番目の不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの不揮発性メモリアレーＭｅｍｏ＿ＡｒｙＮの複数のページ領域ＰＤ０４…ＰＤ０７、ＰＤ１２…ＰＤ１５からなる消去ブロックとはリンクされることにより、１つの消去スーパーブロックＥＢ０が構成されている。このように、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮの複数の消去ブロックをリンクした１つの消去スーパーブロックＥＢ０は、メモリコントローラＭｅｍｏ＿Ｃｎｔによる複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの消去動作の管理単位となっている。１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０の複数のページ領域ＰＤ００…ＰＤ０３、ＰＤ０８…ＰＤ１１はそれぞれ５１２バイトのユーザーデータ領域と１６バイトの管理データ領域とにより構成されている。従って、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０では、書き込み単位は５１２バイトのユーザーデータ領域と１６バイトの管理データ領域との合計５２８バイトの各ページ領域となっている。１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０での消去単位である１つの消去ブロックは、それぞれ５２８バイトの複数のページ領域ＰＤ００…ＰＤ０３、ＰＤ０８…ＰＤ１１で、合計５２８×８＝４２２４バイトとなっている。しかし、メモリコントローラＭｅｍｏ＿Ｃｎｔは、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮの複数のページ領域をリンクする１つの消去スーパーブロックＥＢ０を単位として消去動作を管理している。既にホストからの特定の論理アドレスによるユーザーデータが格納された複数のページ領域ＰＤ００…ＰＤ０３、ＰＤ０８…ＰＤ１１、ＰＤ０４…ＰＤ０７、ＰＤ１２…ＰＤ１５のうちのページ領域ＰＤ００…ＰＤ０３のデータだけを部分的に更新する処理が、ホストから要求された場合を想定する。この場合には、ホストからの同一の論理アドレスに対応する古い物理アドレスが１つの消去スーパーブロックＥＢ０であり、ホストからの同一の論理アドレスに対応する新しい物理アドレスが別の１つの消去スーパーブロックＥＢＬであり、同一の論理アドレスに対応する物理アドレスのマッピングの変更が必要となる。このためには１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の新しい物理アドレスである別の１つの消去スーパーブロックＥＢＬへホストからの更新データＰＤ００´…ＰＤ０３´を、内部バッファメモリＢｕｆｆｅｒ０を介して、書き込むことが必要である。これだけではなく、ホストにより更新されない非更新データＰＤ０４…ＰＤ０７、ＰＤ１２…ＰＤ１５を他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの古い物理アドレスである１つの消去スーパーブロックＥＢ０から新しい物理アドレスである別の１つの消去スーパーブロックＥＢＬに内部バッファメモリＢｕｆｆｅｒＮを介してコピーすることも必要である。尚、別の１つの消去スーパーブロックＥＢＬは既に消去済みで、何時でもデータ書き込みに利用できる状態となっている。同様にホストにより更新されない非更新データＰＤ０８…ＰＤ１１も、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の古い物理アドレスである１つの消去スーパーブロックＥＢ０から新しい物理アドレスである別の１つの消去スーパーブロックＥＢＬに内部バッファメモリＢｕｆｆｅｒ０を介してコピーすることが必要である。新しい物理アドレスである別の１つの消去スーパーブロックＥＢＬ中に、内部バッファメモリＢｕｆｆｅｒ０…ＢｕｆｆｅｒＮを介して更新データＰＤ００´…ＰＤ０３´と非更新データＰＤ０４…ＰＤ０７、ＰＤ０８…ＰＤ１１、ＰＤ１２…ＰＤ１５が無事に格納されると、システム起動の際もしくはその後の適切なタイミングで古い物理アドレスである１つの消去スーパーブロックＥＢ０の不要な古いデータＰＤ００…ＰＤ０３、ＰＤ０４…ＰＤ０７、ＰＤ０８…ＰＤ１１、ＰＤ１２…ＰＤ１５を消去するためのガーベージ・コレクションが実行される。その結果、古い物理アドレスである１つの消去スーパーブロックＥＢ０は次回の書き込みに再利用されることができる。
【００４９】
図５は、冒頭で述べた本発明に先立って本発明者等により検討されたメモリコントローラが図４で示した同一の論理アドレスに対応する物理アドレスのマッピングの変更の処理を説明する波形図である。このメモリコントローラは、図２と図３とを用いて説明したインターリーブ書き込み技術をサポートしている。まず、このメモリコントローラは、内部共有バスを介して複数の不揮発性メモリデバイスの１つの不揮発性メモリデバイスへ書き込みコマンドと、書き込み物理アドレスと、書き込みデータとを含むデータ転送を行う。しかし、このデータ転送が一度開始されると、４ページ（５２８×４＝２１１２バイト）の書き込みデータ単位の転送が終了するまで、メモリコントローラはフラッシュメモリカードの内部共有バスを占有する。従って、同図の時刻Ｔ１から時刻Ｔ３まで、メモリコントローラは、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０を選択するためにチップ選択信号／ＣＥ０をイネーブル状態であるローレベルに設定する。時刻Ｔ１から時刻Ｔ２まで、メモリコントローラは、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の新しい物理アドレスである別の１つの消去スーパーブロックＥＢＬへホストからの更新データＰＤ００´…ＰＤ０３´を書き込むための書き込みコマンドＰｒ＿ＣＭＤと書き込みアドレスＡｄｄ＿ＰＤ００´…Ａｄｄ＿ＰＤ０３´とを、内部共通バスＩｎｔ＿Ｂｕｓに出力する。内部共通バスＩｎｔ＿Ｂｕｓを介して転送された書き込みコマンドＰｒ＿ＣＭＤと書き込みアドレスＡｄｄ＿ＰＤ００´…Ａｄｄ＿ＰＤ０３´とは、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０のコマンドラッチとアドレスラッチにそれぞれラッチされる。更に、メモリコントローラは同図の時刻Ｔ２から時刻Ｔ３まで、ホストからの４ページ（２１１２バイト）の更新データＤａｔａ＿ＰＤ００´…Ｄａｔａ＿ＰＤ０３´を内部共通バスＩｎｔ＿Ｂｕｓに出力する。内部共通バスＩｎｔ＿Ｂｕｓを介して転送された書き込み更新データＤａｔａ＿ＰＤ００´…Ｄａｔａ＿ＰＤ０３´は、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の内部バッファメモリＢｕｆｆｅｒ０にラッチされる。時刻Ｔ３までに内部共通バスＩｎｔ＿Ｂｕｓを介してのメモリコントローラから１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の内部バッファメモリＢｕｆｆｅｒ０への４ページの書き込みデータ単位の転送が終了すると、時刻Ｔ３からコマンドラッチとアドレスラッチと内部バッファメモリＢｕｆｆｅｒ０とを使用する１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０での４ページの書き込みデータの内部書き込み動作Ｉｎｔ＿Ｗｒ＿Ｏｐｅが開始される。一方、時刻Ｔ３でのローレベル（レディー状態）のレディー／ビジィー信号線Ｒ／Ｂは、内部共通バスＩｎｔ＿Ｂｕｓが解放されていることをメモリコントローラへ通知する。時刻Ｔ３から他の不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮを選択するために、メモリコントローラは、チップ選択信号／ＣＥＮをイネーブル状態であるローレベルに設定する。この状態で、メモリコントローラは、古い物理アドレスである１つの消去スーパーブロックＥＢ０からの非更新データＰＤ０４…ＰＤ０７を読み出すための内部読み出しコマンドＩｎｔ＿Ｒｄ＿ＣＭ��と内部読み出しアドレスＡｄｄ＿ＰＤ０４…Ａｄｄ＿ＰＤ０７とを、内部共通バスＩｎｔ＿Ｂｕｓに出力する。内部共通バスＩｎｔ＿Ｂｕｓを介して転送された内部読み出しコマンドＩｎｔ＿Ｒｄ＿ＣＭＤと内部読み出しアドレスＡｄｄ＿ＰＤ０４…Ａｄｄ＿ＰＤ０７とは、他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのコマンドラッチとアドレスラッチにそれぞれラッチされる。時刻Ｔ４までに内部共通バスＩｎｔ＿Ｂｕｓを介してのメモリコントローラから他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのコマンドラッチとアドレスラッチへの内部読み出しコマンドと内部読み出しアドレスとのデータ転送が終了すると、時刻Ｔ４から他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮでのコマンドラッチとアドレスラッチとを使用する内部読み出し動作Ｉｎｔ＿Ｒｄ＿Ｏｐｅが開始される。時刻Ｔ５までで他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの古い物理アドレスである１つの消去スーパーブロックＥＢ０から内部バッファメモリＢｕｆｆｅｒＮへの内部読み出し動作Ｉｎｔ＿Ｒｄ＿Ｏｐｅが終了して、初めて時刻Ｔ５以降よりこの内部バッファメモリＢｕｆｆｅｒＮから他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの新しい物理アドレスである他の１つの消去スーパーブロックＥＢＬへの非更新データＰＤ０４…ＰＤ０７の内部書き込みＩｎｔ＿Ｗｒ＿Ｏｐｅが可能となる。
【００５０】
図５の波形図では、各隣接した２つの時刻の間の時間は、本発明者等により下記のように見積もられた。
【００５１】
時刻Ｔ１から時刻Ｔ２：    ０．２μＳｅｃ
時刻Ｔ２から時刻Ｔ３：  ７０μＳｅｃ
時刻Ｔ３から時刻Ｔ４：    ０．２μＳｅｃ
時刻Ｔ４から時刻Ｔ５：１００μＳｅｃ
従って、図５に示した同一の論理アドレスに対応する物理アドレスのマッピングの変更処理では、他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの新しい物理アドレスである他の１つの消去スーパーブロックＥＢＬへの非更新データＰＤ０４…ＰＤ０７の内部書き込みＩｎｔ＿Ｗｒ＿Ｏｐｅが可能となるためには、時刻Ｔ１から時刻Ｔ５まで略１７０μＳｅｃの時間経過を待たなければならない。従って、他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの新しい物理アドレスである他の１つの消去スーパーブロックＥＢＬへの非更新データＰＤ０４…ＰＤ０７の内部書き込みＩｎｔ＿Ｗｒ＿Ｏｐｅが約１００μＳｅｃ必要ならば、時刻Ｔ１から他の１つの消去スーパーブロックＥＢＬへの非更新データＰＤ０４…ＰＤ０７の内部書き込みＩｎｔ＿Ｗｒ＿Ｏｐｅの終了時刻Ｔ６まで、略２７０μＳｅｃの時間が経過する。
【００５２】
図６は、図１に示した本発明のひとつの実施形態によるフラッシュメモリカードＭｅｍｏ＿Ｃｒｄが図４で示した同一の論理アドレスに対応する物理アドレスのマッピングの変更の処理を説明する波形図である。尚、図６の本発明のひとつの実施形態によるフラッシュメモリカードＭｅｍｏ＿ＣｒｄのメモリコントローラＭｅｍｏ＿Ｃｎｔも、図２と図３とを用いて説明したインターリーブ書き込み技術をサポートしている。しかし、図６の本発明のひとつの実施形態によるフラッシュメモリカードＭｅｍｏ＿ＣｒｄのメモリコントローラＭｅｍｏ＿Ｃｎｔは、図４の同一の論理アドレスに対応する物理アドレスのマッピングの変更処理に際して１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０への書き込み処理が必要であると判断するともに、他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮからの内部読み出し処理と内部書き込み処理が必要であると判断する。
【００５３】
まず、同図の時刻Ｔ６の以前では１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０のレディー・ビジー信号Ｒ／Ｂ０がローレベルのレディー状態であることから、メモリコントローラは１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０を選択するためにチップ選択信号／ＣＥ０をイネーブル状態であるローレベルに設定する。従って、同図の時刻Ｔ６から時刻Ｔ７まで、メモリコントローラは、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の新しい物理アドレスである別の１つの消去スーパーブロックＥＢＬへホストからの更新データＰＤ００´…ＰＤ０３´を書き込むための書き込みコマンドＰｒ＿ＣＭＤと書き込みアドレスＡｄｄ＿ＰＤ００´…Ａｄｄ＿ＰＤ０３´とを、内部共通バスＩｎｔ＿Ｂｕｓに出力する。内部共通バスＩｎｔ＿Ｂｕｓを介して転送された書き込みコマンドＰｒ＿ＣＭＤと書き込みアドレスＡｄｄ＿ＰＤ００´…Ａｄｄ＿ＰＤ０３´とは、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０のコマンドラッチとアドレスラッチにそれぞれラッチされる。時刻Ｔ７までに１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０のコマンドラッチとアドレスラッチとに書き込みコマンドＰｒ＿ＣＭＤと書き込みアドレスＡｄｄ＿ＰＤ００´…Ａｄｄ＿ＰＤ０３´とのラッチが完了する。時刻Ｔ７の以前では他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのレディー・ビジー信号Ｒ／ＢＮがローレベルのレディー状態であることから、メモリコントローラは他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮを選択するためにチップ選択信号／ＣＥＮをイネーブル状態であるローレベルに設定する。従って、時刻Ｔ７から時刻Ｔ８まで、メモリコントローラは、古い物理アドレスである１つの消去スーパーブロックＥＢ０からの非更新データＰＤ０４…ＰＤ０７を読み出すための内部読み出しコマンドＩｎｔ＿Ｒｄ＿ＣＭＤと内部読み出しアドレスＡｄｄ＿ＰＤ０４…Ａｄｄ＿ＰＤ０７と内部読み出し開始コマンドＩｎｉ＿Ｒｄ＿ＣＭＤとを、内部共通バスＩｎｔ＿Ｂｕｓに出力する。内部共通バスＩｎｔ＿Ｂｕｓを介して転送された内部読み出しコマンドＩｎｔ＿Ｒｄ＿ＣＭＤ、内部読み出し開始コマンドＩｎｉ＿Ｒｄ＿ＣＭＤと内部読み出しアドレスＡｄｄ＿ＰＤ０４…Ａｄｄ＿ＰＤ０７とは、他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのコマンドラッチとアドレスラッチにそれぞれラッチされる。時刻Ｔ８までに内部共通バスＩｎｔ＿Ｂｕｓを介してのメモリコントローラから他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのコマンドラッチとアドレスラッチへの内部読み出しコマンド、内部読み出し開始コマンドと内部読み出しアドレスとのデータ転送が終了すると、時刻Ｔ８から他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮでのコマンドラッチとアドレスラッチとを使用する内部読み出し動作Ｉｎｔ＿Ｒｄ＿Ｏｐｅが開始される。時刻Ｔ８以降では、メモリコントローラは他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮを非選択とするためにチップ選択信号／ＣＥＮをディスイネーブル状態であるハイレベルに設定する。時刻Ｔ９までに、他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの古い物理アドレスである１つの消去スーパーブロックＥＢ０から内部バッ��ァメモリＢｕｆｆｅｒＮへの内部読み出し動作Ｉｎｔ＿Ｒｄ＿Ｏｐｅが終了する。一方、時刻Ｔ８以降では、メモリコントローラは１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの選択を再開するためにチップ選択信号／ＣＥＮをディスイネーブル状態であるハイレベルからイネーブル状態であるローレベルに変更する。更に、メモリコントローラは同図の時刻Ｔ８から時刻Ｔ９まで、ホストからの更新データＤａｔａ＿ＰＤ００´…Ｄａｔａ＿ＰＤ０３´と書き込み開始コマンドＩｎｉ＿Ｗｒ＿ＣＭＤとを内部共通バスＩｎｔ＿Ｂｕｓに出力する。内部共通バスＩｎｔ＿Ｂｕｓを介して転送された書き込み更新データＤａｔａ＿ＰＤ００´…Ｄａｔａ＿ＰＤ０３´と書き込み開始コマンドＩｎｉ＿Ｗｒ＿ＣＭＤとは、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の内部バッファメモリＢｕｆｆｅｒ０とコマンドラッチとにそれぞれラッチされる。遅くとも時刻Ｔ９までに内部共通バスＩｎｔ＿Ｂｕｓを介してのメモリコントローラから１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の内部バッファメモリＢｕｆｆｅｒ０への４ページの書き込みデータ単位の転送Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａが終了すると、時刻Ｔ９以降からコマンドラッチとアドレスラッチと内部バッファメモリＢｕｆｆｅｒ０とを使用する１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０での４ページの書き込みデータの内部書き込み動作Ｉｎｔ＿Ｗｒ＿Ｏｐｅが開始される。
【００５４】
図６の波形図では、各隣接した２つの時刻の間の時間は、本発明者等により下記のように見積もられた。
【００５５】
時刻Ｔ６から時刻Ｔ７：    ０．２μＳｅｃ
時刻Ｔ７から時刻Ｔ８：    ０．２μＳｅｃ
時刻Ｔ８から時刻Ｔ９：    １００μＳｅｃ（他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮでの４ページの書き込みデータの内部読み出し動作Ｉｎｔ＿Ｒｄ＿Ｏｐｅ）
尚、時刻Ｔ８から時刻Ｔ９の間で、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の内部バッファメモリＢｕｆｆｅｒ０への４ページの書き込みデータ単位の転送Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａのために７０μＳｅｃ処理時間が必要とされている。しかし、略７０μＳｅｃの１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０への４ページの書き込みデータ単位の転送Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａの処理時間ではなく、略１００μＳｅｃの他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮでの４ページの書き込みデータの内部読み出し動作Ｉｎｔ＿Ｒｄ＿Ｏｐｅの処理時間により時刻Ｔ８から時刻Ｔ９までの時間経過が決定されている。時刻Ｔ９から時刻Ｔ９´の期間に他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮを選択するために、メモリコントローラは他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのチップ選択信号／ＣＥＮをイネーブル状態であるローレベルに設定する。この間に、メモリコントローラは内部バッファメモリＢｕｆｆｅｒＮから他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの新しい物理アドレスである他の１つの消去スーパーブロックＥＢＬへの非更新データＰＤ０４…ＰＤ０７の内部書き込みＩｎｔ＿Ｗｒ＿Ｏｐｅのための内部書き込みコマンドＩｎｔ＿Ｐｒ＿ＣＭＤと内部書き込みアドレスＡｄｄ＿ＰＤ０４…Ａｄｄ＿ＰＤ０７と内部書き込み開始コマンドＩｎｉ＿Ｐｒ＿ＣＭＤとを内部バスＩｎｔ＿Ｂｕｓに出力することができる。
【００５６】
従って、図６に示した同一の論理アドレスに対応する物理アドレスのマッピングの変更処理では、他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの新しい物理アドレスである他の１つの消去スーパーブロックＥＢＬへの非更新データＰＤ０４…ＰＤ０７の内部書き込みＩｎｔ＿Ｗｒ＿Ｏｐｅが可能となるためには、時刻Ｔ６から時刻Ｔ９´までの略１００μＳｅｃの時間経過を待つだけとなる。従って、他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの新しい物理アドレスである他の１つの消去スーパーブロックＥＢＬへの非更新データＰＤ０４…ＰＤ０７の内部書き込みＩｎｔ＿Ｗｒ＿Ｏｐｅの処理が約１００μＳｅｃ必要ならば、時刻Ｔ６から他の１つの消去スーパーブロックＥＢＬへの非更新データＰＤ０４…ＰＤ０７の内部書き込みＩｎｔ＿Ｗｒ＿Ｏｐｅの終了時刻Ｔ１０まで、略２００μＳｅｃの時間が経過するだけとなる。
【００５７】
図６に示した物理アドレスのマッピングの高速の変更処理は、ワードプロセッシング・ソフトウェア、表計算・ソフトウェア、描画・ソフトウェア等で作成された同一のディジタル・コンテンツを頻繁に更新して、更新されたディジタル・コンテンツを、フラッシュメモリカードＭｅｍｏ＿Ｃｒｄに格納する際に極めて有効となる。
【００５８】
≪その他の実施形態によるフラッシュメモリカード≫
図７は、第１の本発明のその他の実施形態によるフラッシュメモリカードＭｅｍｏ＿Ｃｒｄの構成を示す図である。同図のフラッシュメモリカードＭｅｍｏ＿Ｃｒｄが図１に示した第１の本発明のひとつの実施形態によるフラッシュメモリカードＭｅｍｏ＿Ｃｒｄと相違する点を説明する。図７に示した実施形態では、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの複数のレディー／ビジー信号線Ｒ／Ｂ０…Ｒ／ＢＮは一本のワイヤードＯＲ接続のレディー／ビジー信号線Ｗｉｒｅｄ＿ＯＲ＿Ｒ／Ｂに共通接続されている。従って、図７に示した実施形態においても、図６の時刻Ｔ６からから時刻Ｔ７まで、メモリコントローラは、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の新しい物理アドレスである別の１つの消去スーパーブロックＥＢＬへホストからの更新データＰＤ００´…ＰＤ０３´を書き込むための書き込みコマンドＰｒ＿ＣＭＤと書き込みアドレスＡｄｄ＿ＰＤ００´…Ａｄｄ＿ＰＤ０３´とを、内部共通バスＩｎｔ＿Ｂｕｓに出力する。内部共通バスＩｎｔ＿Ｂｕｓを介して転送された書き込みコマンドＰｒ＿ＣＭＤと書き込みアドレスＡｄｄ＿ＰＤ００´…Ａｄｄ＿ＰＤ０３´とは、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０のコマンドラッチとアドレスラッチにそれぞれラッチされる。時刻Ｔ７までに１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０のコマンドラッチとアドレスラッチへの書き込みコマンドＰｒ＿ＣＭＤと書き込みアドレスＡｄｄ＿ＰＤ００´…Ａｄｄ＿ＰＤ０３´とのラッチが完了する。このコマンドのラッチとアドレスのラッチが時刻Ｔ７で完了すると、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０のステータスレジスタはビジー状態からレディー状態となる。時刻Ｔ７以前では他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮは内部共有バスＩｎｔ＿Ｂｕｓを介してメモリコントローラＭｅｍｏ＿Ｃｎｔによりアクセスされていないので、他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのステータスレジスタもレディー状態となっている。メモリコントローラＭｅｍｏ＿Ｃｎｔは時刻Ｔ６から１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０への書き込むための書き込みコマンドＰｒ＿ＣＭＤと書き込みアドレスＡｄｄ＿ＰＤ００´…Ａｄｄ＿ＰＤ０３´とを内部共通バスＩｎｔ＿Ｂｕｓに出力した後に、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０のステータスレジスタがビジー状態からレディー状態に変化していないかを定期的にチェックする。時刻Ｔ７で１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０のステータスレジスタがビジー状態からレディー状態に変化したことと、時刻Ｔ７で他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのステータスレジスタもレディー状態となっていることが、メモリコントローラＭｅｍｏ＿Ｃｎｔにより判断される。すると、時刻Ｔ７以降にメモリコントローラＭｅｍｏ＿Ｃｎｔは他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮへ非更新データＰＤ０４…ＰＤ０７を読み出すための内部読み出しコマンドＩｎｔ＿Ｒｄ＿ＣＭＤと内部読み出しアドレスＡｄｄ＿ＰＤ０４…Ａｄｄ＿ＰＤ０７とを、内部共通バスＩｎｔ＿Ｂｕｓに出力する。内部共通バスＩｎｔ＿Ｂｕｓを介して転送さ���た内部読み出しコマンドＩｎｔ＿Ｒｄ＿ＣＭＤと内部読み出しアドレスＡｄｄ＿ＰＤ０４…Ａｄｄ＿ＰＤ０７とは、他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのコマンドラッチとアドレスラッチにそれぞれラッチされる。このコマンドのラッチとアドレスのラッチが時刻Ｔ８で完了すると、他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのステータスレジスタはビジー状態からレディー状態となる。メモリコントローラＭｅｍｏ＿Ｃｎｔは時刻Ｔ７から他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮへの内部読み出しコマンドＩｎｔ＿Ｒｄ＿ＣＭＤと内部読み出しアドレスＡｄｄ＿ＰＤ０４…Ａｄｄ＿ＰＤ０７とを内部共通バスＩｎｔ＿Ｂｕｓに出力した後に、他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのステータスレジスタがビジー状態からレディー状態に変化していないかを定期的にチェックする。時刻Ｔ８で他の１つの不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのステータスレジスタがビジー状態からレディー状態に変化したことと、時刻Ｔ８で１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０のステータスレジスタもレディー状態となっていることが、メモリコントローラＭｅｍｏ＿Ｃｎｔにより判断される。すると、時刻Ｔ８以降にメモリコントローラＭｅｍｏ＿Ｃｎｔは１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０へのホストからの更新データＤａｔａ＿ＰＤ００´…Ｄａｔａ＿ＰＤ０３´を内部共通バスＩｎｔ＿Ｂｕｓに出力する。内部共通バスＩｎｔ＿Ｂｕｓを介して転送された書き込み更新データＤａｔａ＿ＰＤ００´…Ｄａｔａ＿ＰＤ０３´は、１つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の内部バッファメモリＢｕｆｆｅｒ０にラッチされる。以上のようにして、複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの複数のレディー／ビジー信号線Ｒ／Ｂ０…Ｒ／ＢＮが一本のワイヤードＯＲ接続のレディー／ビジー信号線Ｗｉｒｅｄ＿ＯＲ＿Ｒ／Ｂに共通接続されても、メモリコントローラＭｅｍｏ＿Ｃｎｔが複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮのステータスレジスタの内容を定期的にチェックすることにより、内部共通バスＩｎｔ＿Ｂｕｓを介して複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮのいずれの不揮発性メモリデバイスが選択可能であるかを判断することが可能となる。
【００５９】
図８は第２の本発明のひとつの実施形態によるフラッシュメモリカードＭｅｍｏ＿Ｃｒｄの構成を示す図である。同図のフラッシュメモリカードＭｅｍｏ＿Ｃｒｄが図１に示した第１の本発明のひとつの実施形態によるフラッシュメモリカードＭｅｍｏ＿Ｃｒｄと相違する点を説明する。
【００６０】
図８に示した第２の本発明のひとつの実施形態では、メモリコントローラＭｅｍｏ＿Ｃｎｔは、図９に示した内部共有バスＩｎｔ＿Ｂｕｓの波形図に示すように内部共有バスＩｎｔ＿Ｂｕｓを介して複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮへ所定の周波数でデータ転送を実行する。メモリコントローラＭｅｍｏ＿Ｃｎｔから内部共有バスＩｎｔ＿Ｂｕｓに転送されるデータの所定の周波数は比較的高周波となっている。従って、メモリコントローラＭｅｍｏ＿Ｃｎｔからのライトイネーブル／リードイネーブル信号ＷＥ／ＲＥも、比較的高周波となっている。ここで、ライトイネーブル／リードイネーブル信号ＷＥ／ＲＥは、例えばハイレベルはライトイネーブル状態を示し、ローレベルはリードイネーブル状態を示している。しかし、メモリコントローラＭｅｍｏ＿Ｃｎｔが複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮから選択された少なくとも２つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０、Ｍｅｍｏ＿ＤｖＮを選択する２つのチップ選択信号／ＣＥ０、／ＣＥＮは所定の周波数よりも低い周波数を持っており、比較的低い周波数となっている。また、２つのチップ選択信号／ＣＥ０、／ＣＥＮの位相が異なっており、選択された少なくとも２つの不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０、Ｍｅｍｏ＿ＤｖＮは２つのチップ選択信号／ＣＥ０、／ＣＥＮにより交互に選択される。従って、チップ選択信号によって選択された不揮発性メモリデバイスがメモリコントローラＭｅｍｏ＿Ｃｎｔによりアクセスされる。従って、図９で不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０を選択するチップ選択信号／ＣＥ０のローレベルの期間と不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮを選択するチップ選択信号／ＣＥＮのローレベルの期間とが交互になっている。
【００６１】
不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０を選択するチップ選択信号／ＣＥ０がハイレベルからローレベルに変化するタイミングでハイレベルのライトイネーブル／リードイネーブル信号ＷＥ／ＲＥがサンプリングされるので、不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０は書き込み動作を実行する。従って、不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０を選択するチップ選択信号／ＣＥ０のローレベルの期間にメモリコントローラＭｅｍｏ＿Ｃｎｔから内部バスＩｎｔ＿Ｂｕｓへ出力されたデータＤａ０、Ｄａ１、Ｄａ２、Ｄａ３…Ｄａ８、Ｄａ９が不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０に書き込まれる。
【００６２】
不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮを選択するチップ選択信号／ＣＥＮがハイレベルからローレベルに変化するタイミングでハイレベルのライトイネーブル／リードイネーブル信号ＷＥ／ＲＥがサンプリングされるので、不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮも同様に書き込み動作を実行する。不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮを選択するチップ選択信号／ＣＥＮのローベルの期間にメモリコントローラＭｅｍｏ＿Ｃｎｔはアドレスラッチイネーブル信号ＡＬＥをハイレベルに設定し、コマンドラッチイネーブル信号ＣＬＥをハイレベルに設定しているので、メモリコントローラＭｅｍｏ＿Ｃｎｔから内部バスＩｎｔ＿Ｂｕｓへ転送されたカラムアドレス信号ＣＡ０、ＣＡ１とローアドレス信号ＲＡ０、ＲＡ１と書き込みコマンドＣｍｄ１とが不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮのアドレスラッチとコマンドラッチにそれぞれラッチされる。従って、このカラムアドレス信号ＣＡ０、ＣＡ１とローアドレス信号ＲＡ０、ＲＡ１とに従って、チップ選択信号／ＣＥＮのローベルの期間に内部バスＩｎｔ＿Ｂｕｓへ出力されたデータＸ、Ｘ、Ｄｂ０、Ｄｂ１、Ｄｂ２が不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの不揮発性メモリアレーＭｅｍｏ＿ＡｒｙＮに書き込まれる。
【００６３】
データＤａ０、Ｄａ１、Ｄａ２、Ｄａ３…Ｄａ８、Ｄａ９の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０の不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０への書き込みの処理とデータＸ、Ｘ、Ｄｂ０、Ｄｂ１、Ｄｂ２の不揮発性メモリデバイスＭｅｍｏ＿ＤｖＮの不揮発性メモリアレーＭｅｍｏ＿ＡｒｙＮへの書き込みの処理とが並列に実行されることができる。その結果、メモリコントローラと複数の不揮発性メモリデバイスとの間が内部共有バスで接続された不揮発性半導体記憶装置において、複数の不揮発性メモリデバイスの並列動作率を向上することができる。
【００６４】
また、図８の変形実施形態として、Ｎ個の複数の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮから選択されたＬ個（Ｌ＞２）の不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＬ−１を所定の周波数の１／Ｌの低い周波数を持ち、互いの位相が２π／Ｌ異なるＬ個の選択信号／ＣＥ０…／ＣＥＬ−１によってシーケンシャルにアクセスすることができる。Ｎ個の一例はＮ＝８であり、Ｌ個の一例はＬ＝４である。この場合には、４個の選択信号／ＣＥ０、／ＣＥ１、／ＣＥ２、／ＣＥ３の周波数は所定周波数の１／４であり、４個の選択信号／ＣＥ０、／ＣＥ１、／ＣＥ２、／ＣＥ３の互いの位相はπ／２異なるものとなる。
【００６５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６６】
例えば、本発明のフラッシュメモリカードはホスト機器にリムーバブルに挿入されるだけではなく、携帯電話端末等の電子機器に固定的に組み込まれる不揮発性半導体記憶装置としても利用できる。この組み込み式の不揮発性半導体記憶装置で、書き込み処理中にエンドユーザーが電子機器の電源を不用意に遮断したとしても、古い物理アドレスの古いデータを確実に保存することができる。
【００６７】
また、不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮは複数の不揮発性メモリバンクで構成されることも可能である。この時には、不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの内部バッファメモリＢｕｆｆｅｒ０…ＢｕｆｆｅｒＮも複数の内部バッファメモリバンクとすることが推奨される。
【００６８】
さらに、不揮発性メモリデバイスＭｅｍｏ＿Ｄｖ０…Ｍｅｍｏ＿ＤｖＮの不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０…Ｍｅｍｏ＿ＡｒｙＮの不揮発性メモリセルはフローティングゲートを有するフラッシュメモリセルの他に、制御ゲート直下のゲート窒化膜とゲート酸化膜との界面トラップ準位に電子を捕獲する不揮発性メモリセルとすることも可能である。また、相変化メモリやＭＲＡＭなどの不揮発性半導体メモリにも、本発明は適用可能である。
【図面の簡単な説明】
【００６９】
【図１】図１は、第１の本発明のひとつの実施形態によるフラッシュメモリカードの構成を示す図である。
【図２】図２は、図１に示したフラッシュメモリカードのメモリコントローラが、インターリーブ書き込み技術をサポートすることを示すものである。
【図３】図３は、図１に示したフラッシュメモリカードのメモリコントローラが、所謂インターリーブ書き込み技術をサポートすることを示すものである。
【図４】図４は、図１に示したフラッシュメモリカードがウェアレベリングもしくは書き込み処理時の電源遮断の対策のために、ホストからの同一の論理アドレスで異なる物理アドレスにマッピングを行うアドレス変換の動作を説明する図である。
【図５】図５は、本発明に先立って本発明者等により検討されたメモリコントローラが図４で示した同一の論理アドレスに対応する物理アドレスのマッピングの変更の処理を説明する波形図である。
【図６】図６は、図１に示した本発明のひとつの実施形態によるフラッシュメモリカードが図４で示した同一の論理アドレスに対応する物理アドレスのマッピングの変更の処理を説明する波形図である。
【図７】図７は、第１の本発明のその他の実施形態によるフラッシュメモリカードの構成を示す図である。
【図８】図８は第２の本発明のひとつの実施形態によるフラッシュメモリカードの構成を示す図である。
【図９】図９は、第２の本発明のひとつの実施形態によるフラッシュメモリカードの動作を説明する図である。
【符号の説明】
【００７０】
Ｍｅｍｏ＿Ｃｒｄ  不揮発性半導体記憶装置
Ｍｅｍｏ＿Ｃｎｔ  メモリコントローラ
Ｉｎｔ＿Ｂｕｓ  内部共通バス
／ＣＥ０  チップ選択信号
／ＣＥＮ  チップ選択信号
Ｒ／Ｂ０  レディー／ビジー信号
Ｒ／ＢＮ  レディー／ビジー信号
Ｍｅｍｏ＿Ｄｖ０  不揮発性メモリデバイス
Ｍｅｍｏ＿ＤｖＮ  不揮発性メモリデバイス
Ｍｅｍｏ＿Ａｒｙ０  不揮発性メモリアレー
Ｍｅｍｏ＿ＡｒｙＮ  不揮発性メモリアレー
Ｂｕｆｆｅｒ０  内部バッファメモリ
ＢｕｆｆｅｒＮ  内部バッファメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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