(57)【要約】【課題】一部のゲート絶縁膜に高誘電率膜を用いている半導体装置において、より簡略して形成することが半導体装置を提供する。【解決手段】第一の領域と第二の領域とを有する半導体装置において、第一の領域（コア部１００）には、第一のゲート電極４、第二のゲート電極５および高誘電率ゲート絶縁膜３が形成されている。第一のゲート電極４と第二のゲート電極５とは、組成比が相違する。高誘電率ゲート絶縁膜３の上には、第一のゲート電極４と第二のゲート電極５が形成されている。また、第二の領域（Ｉ／Ｏ部２００）には、第三のゲート電極７、第四のゲート電極８およびＳｉＯＮ膜６またはＳｉＯ2膜が形成されている。第三のゲート電極７と第四のゲート電極８とは、注入されている不純物元素の種類および／または濃度が異なる。また、ＳｉＯＮ膜６またはＳｉＯ2膜上には、第三のゲート電極７と第四のゲート電極８が形成されている。【選択図】図５
2007288048.tif 000002
【特許請求の範囲】
【請求項１】
第一の領域と第二の領域とを備えており、
第一の領域には、
所定の金属元素と他の元素とが第一の比率で組成された第一の物質から成る第一のゲート電極と、
前記所定の金属元素と前記他の元素とが第二の比率で組成された第二の物質から成る第二のゲート電極と、
前記第一のゲート電極と半導体基板との間、および前記第二のゲート電極と前記半導体基板との間に形成されており、前記第一のゲート電極または前記第二のゲート電極と接触しており、ＳｉＯＮが有する誘電率よりも高い誘電率を有する高誘電率ゲート絶縁膜とが、形成されており、
前記第二の領域には、
第一の不純物元素が第一の濃度で含有されている、第三のゲート電極と、
第二の不純物元素が前記第一の濃度で含有されている、または、前記第一の不純物元素が第二の濃度で含有されている、または、前記第二の不純物元素が前記第二の濃度で含有されている、第四のゲート電極と、
前記第三のゲート電極と前記半導体基板との間、および前記第四のゲート電極と前記半導体基板との間に形成されており、前記第三のゲート電極または前記第四のゲート電極と接触しており、ＳｉＯＮ膜またはＳｉＯ2膜から成るゲート絶縁膜とが、形成されている、
ことを特徴とする半導体装置。
【請求項２】
前記第一の領域は、コア部であり、
前記第二の領域は、Ｉ／Ｏ部である、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｉ／Ｏ部において、
前記ゲート絶縁膜と前記半導体基板との間には、前記高誘電率ゲート絶縁膜が形成されている、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第一、第二、第三および第四のゲート電極は、
金属シリサイドより成る、
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第一のゲート電極および前記第二のゲート電極には、
所定の導電型を有する不純物元素は、含有されていない、
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記高誘電率ゲート絶縁膜は、
ＨｆＳｉＯＮから構成されている、
ことを特徴とする請求項１または請求項３に記載の半導体装置。
【請求項７】
前記第三のゲート電極および前記第四のゲート電極は、
ポリシリコン膜と金属シリサイド膜とが当該順に積層された構造である、
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に係る発明であり、特に、複数のゲート電極構造を有する半導体装置に関する。
【背景技術】
【０００２】
現在の一般的なＣＭＯＳデバイスでは、半導体装置内部で複数の動作電圧を使い分けている（つまり、半導体装置内部で動作電圧が相違する）。そして、当該動作電圧の相違は、複数種類のゲート電極構造を一の半導体装置内部に形成することにより、実現されている（つまり、一の半導体装置内部に、閾値電圧の異なる複数のトランジスタが形成されている）。
【０００３】
たとえば、ゲート絶縁膜厚を変化させたり、チャネルドープを変化させたりすることにより、一の半導体装置内部に複数種類のゲート構造が形成される（たとえば、非特許文献１）。
【０００４】
なお、現在量産されているＣＭＯＳデバイスでは、ゲート絶縁膜として、シリコン酸化膜やシリコン酸窒化膜等が広く用いられている。また、ゲート電極として、ｐ型もしくはｎ型のポリシリコンが広く用いられている。
【０００５】
【非特許文献１】岸野  正剛、小柳  光正著、「電子材料シリーズ  ＶＬＳＩデバイスの物理」、丸善株式会社発行、ｐｐ１１５−１２１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、デバイスの更なる微細化が進み、ゲート電極等を含むトランジスタの微細化も不可避と成ってきている。当該トランジスタの微細化に伴い、ゲート絶縁膜も薄膜化してきた。しかし、ゲート絶縁膜の物理的な膜厚の薄膜化だけで、当該所定の領域におけるトランジスタの微細化に対応することは限界が近づきつつある。
【０００７】
そこで、ゲート絶縁膜に高誘電率膜（ｈｉｇｈ−ｋ膜であり、ＳｉＯＮ膜が有する誘電率よりも高い誘電率を有する膜である）を採用する構造が盛んに研究されつつある。また、高誘電率膜から成るゲート絶縁膜を有するゲート電極構造を含む複数のゲート電極構造を形成することにより、一の半導体装置内で複数の閾値電圧を使い分けされる必要がある。そして、当該構造の半導体装置をより簡易な工程により形成することが望ましい。
【０００８】
そこで、本発明は、たとえば一の半導体装置内で複数の閾値電圧を使い分けするために、高誘電率膜から成るゲート絶縁膜を有するゲート電極構造を含む複数のゲート電極構造を有しており、当該構成をより簡易な工程により形成することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置は、第一の領域と第二の領域とを備えており、第一の領域には、所定の金属元素と他の元素とが第一の比率で組成された第一の物質から成る第一のゲート電極と、前記所定の金属元素と前記他の元素とが第二の比率で組成された第二の物質から成る第二のゲート電極と、前記第一のゲート電極と半導体基板との間、および前記第二のゲート電極と前記半導体基板との間に形成されており、前記第一のゲート電極または前記第二のゲート電極と接触しており、ＳｉＯＮが有する誘電率よりも高い誘電率を有する高誘電率ゲート絶縁膜とが、形成されており、前記第二の領域には、第一の不純物元素が第一の濃度で含有されている、第三のゲート電極と、第二の不純物元素が前記第一の濃度で含有されている、または、前記第一の不純物元素が第二の濃度で含有されている、または、前記第二の不純物元素が前記第二の濃度で含有されている、第四のゲート電極と、前記第三のゲート電極と前記半導体基板との間、および前記第四のゲート電極と前記半導体基板との間に形成されており、前記第三のゲート電極または前記第四のゲート電極と接触しており、ＳｉＯＮ膜またはＳｉＯ2膜から成るゲート絶縁膜とが、形成されている。
【発明の効果】
【００１０】
本発明の請求項１に記載の半導体装置は、第一の領域と第二の領域とを備えており、第一の領域には、所定の金属元素と他の元素とが第一の比率で組成された第一の物質から成る第一のゲート電極と、前記所定の金属元素と前記他の元素とが第二の比率で組成された第二の物質から成る第二のゲート電極と、前記第一のゲート電極と半導体基板との間、および前記第二のゲート電極と前記半導体基板との間に形成されており、前記第一のゲート電極または前記第二のゲート電極と接触しており、ＳｉＯＮが有する誘電率よりも高い誘電率を有する高誘電率ゲート絶縁膜とが、形成されており、前記第二の領域には、第一の不純物元素が第一の濃度で含有されている、第三のゲート電極と、第二の不純物元素が前記第一の濃度で含有されている、または、前記第一の不純物元素が第二の濃度で含有されている、または、前記第二の不純物元素が前記第二の濃度で含有されている、第四のゲート電極と、前記第三のゲート電極と前記半導体基板との間、および前記第四のゲート電極と前記半導体基板との間に形成されており、前記第三のゲート電極または前記第四のゲート電極と接触しており、ＳｉＯＮ膜またはＳｉＯ2膜から成るゲート絶縁膜とが、形成されている。たとえば、ゲート電極構造の微細化の要請のより強い領域に高誘電率ゲート絶縁膜を用いて、そうでない領域にはＳｉＯＮ膜またはＳｉＯ2膜を用いたとする。当該構成において、請求項１に係わる半導体装置を適用することにより、メタル材料をトランジスタの異なる閾値電圧の数だけ、デポ等する必要がなくなる。したがって、複数の異なる閾値電圧で動作するトランジスタを有する半導体装置を、より簡易な工程により製造することができる。
【発明を実施するための最良の形態】
【００１１】
ゲート絶縁膜として採用される高誘電率膜（ｈｉｇｈ−ｋ膜であり、ＳｉＯＮ膜が有する誘電率よりも高い誘電率を有する膜である）として、たとえばＨｆ化合物が最も実用化に近い材料であると考えられる。ここで、Ｈｆ化合物として、ＨｆＯ2、ＨｆＳｉＯ、ＨｆＳｉＯＮまたはＨｆＡｌＳｉＯＮ等がある。
【００１２】
しかし、ゲート絶縁膜としてＨｆ化合物等の高誘電率膜を採用し、当該ゲート絶縁膜と接するゲート電極としてｎ，ｐ型ポリシリコンを採用した場合、Ｆｅｒｍｉ  Ｌｅｖｅｌ  Ｐｉｎｎｉｎｇと呼ばれる現象が起こる。そして、当該現象により、トランジスタの閾値電圧の調整が困難になる（たとえば、Ｃ．Ｈｏｂｂｓ  ｅｔ  ａｌ．，ＶＬＳＩ  Ｓｙｍｐ．Ｔｅｃｈ．Ｄｉｇ．，（２００３）９）。
【００１３】
そこで、ゲート絶縁膜としてＨｆ化合物等の高誘電率膜を採用する場合には、当該ゲート絶縁膜と接するゲート電極として導電材料（金属・合金・金属化合物等）を用いることが望ましい（つまり、メタルゲート構造）。これにより、Ｆｅｒｍｉ  Ｌｅｖｅｌ  Ｐｉｎｎｉｎｇ現象を抑制できるだけでなく、電極の空乏化現象も抑制できる。
【００１４】
ところで、半導体装置において、たとえばコア部とＩ／Ｏ部とを比較した場合、コア部の方がゲート電極構造の微細化が必要である。したがって、一の半導体装置においてより微細化が必要な領域には、ゲート絶縁膜として高誘電率膜を採用し、当該ゲート電極と接するゲート電極として導電材料を用いたメタルゲート電極構造を形成する。なお、一の半導体装置においてあまり微細化が必要でない領域には、ゲート絶縁膜としてＳｉＯＮ膜またはＳｉＯ2膜を採用した、ゲート電極構造を形成する。
【００１５】
また、上述の通り、通常一の半導体装置において、トランジスタの閾値電圧が使い分けられている。
【００１６】
したがって、上記ゲート電極構造を有する半導体装置においても、トランジスタの閾値電圧が使い分ける必要がある。
【００１７】
ここで、ゲート絶縁膜としてＳｉＯＮ膜またはＳｉＯ2膜を採用した場合には、当該ゲート絶縁膜と接触するゲート電極に注入する不純物元素の相違、または当該不純物元素の濃度の相違を利用する。これにより、一の半導体装置内において、相互に閾値電圧の異なるトランジスタを形成することができる。
【００１８】
これに対して、ゲート絶縁膜として高誘電率膜を採用した場合には、一の半導体装置内において相互に閾値電圧の異なるトランジスタを形成する方法として、当該ゲート絶縁膜と接触するゲート電極を構成する導電材料（メタル材料）の相違を利用することが考えられる。これは、ゲート絶縁膜（高誘電率膜）の種類、およびゲート電極（メタル材料）の種類が決定すると、実効仕事関数が決定するからである。
【００１９】
しかし、上記のように、ゲート電極を構成するメタル材料を複数種類使い分けた場合には、半導体装置の製造工程が複雑化する。これは、トランジスタの閾値電圧の値が異なる数だけ、異なる種類のメタル材料を使い分けする必要があり、各メタル材料毎にデポ、エッチング等の処理が必要となるからである。
【００２０】
したがって、製造工程の簡易化の観点から、ゲート絶縁膜として高誘電率膜を採用した場合には、一の半導体装置内において相互に閾値電圧の異なるトランジスタを形成する方法として、他の方法が要請される。
【００２１】
ここで、発明者らは、以下に示す興味深い測定結果に着目した。
【００２２】
図１は、ゲート絶縁膜として高誘電率膜を採用した場合における、実効仕事関数とゲート電極を構成する所定の物質の相構造（組成）との関係を示す、実験結果図である。また、図２は、ゲート絶縁膜として高誘電率膜を採用した場合における、実効仕事関数とゲート電極に注入される不純物元素との関係を示す、実験結果図である。
【００２３】
ここで、図１において、縦軸は容量（μＦ／ｃｍ2）であり、横軸はゲート電圧（Ｖ）である。また、ゲート絶縁膜はＨｆＳｉＯＮであり、ゲート電極はノンドープのニッケルシリサイドである。また、図２において、縦軸は容量（μＦ／ｃｍ2）であり、横軸はゲート電圧（Ｖ）である。また、ゲート絶縁膜はＨｆＳｉＯＮであり、ゲート電極はニッケルシリサイドである。
【００２４】
図１から分かるように、ニッケルシリサイドの相構造（組成）が異なると、トランジスタの実効仕事関数が変化する（たとえば、ＮｉＳｉの実効仕事関数は４．５４ｅＶ、Ｎｉ2Ｓｉの実効仕事関数は４．６３ｅＶ、Ｎｉ31Ｓｉ12の実効仕事関数は４．７９ｅＶ、Ｎｉ3Ｓｉの実効仕事関数は４．８９ｅＶ）。
【００２５】
なお、相構造（組成）以外の条件（構造）が同じであれば、トランジスタの閾値電圧は、実効仕事関数のみに依存する。したがって、後述するように、相構造（組成）以外の条件（構造）が同じであれば、上記のように高誘電率ゲート絶縁膜上に形成されるゲート電極の相構造（組成）が異なれば、トランジスタの閾値電圧も相互に相違する。
【００２６】
これに対して、図２から分かるように、ゲート電極に注入される所定の導電型を有する不純物元素を変化させたとしても、実効仕事関数（つまり、相構造（組成）以外の条件（構造）が同じであれば、トランジスタの閾値電圧）は、変化しない。
【００２７】
ここで、図２には、ノンドープの場合、Ｂ（ボロン）を２Ｅ１５の濃度で注入した場合、Ａｓ（砒素）を５Ｅ１５の濃度で注入した場合、Ｐ（リン）を５Ｅ１５の濃度でドープした場合における、各Ｃ−Ｖカーブが示されている。ゲート電極がノンドープの場合、実効仕事関数は４．５３ｅＶである。また、ゲート電極に各不純物元素が注入された場合、実効仕事関数は４．５２ｅＶである。
【００２８】
上記実験結果を含む一連の実験の結果、発明者らは、次のような結論を得ることができた。
【００２９】
つまり、ゲート絶縁膜として高誘電率膜を採用した場合、当該ゲート絶縁膜と接触するゲート電極の構成材料（メタル材料）の相構造（組成）を変化させることにより、複数種類の閾値電圧を有するトランジスタを一の半導体装置内に形成することができる。ここで、相構造を変化させる以外他のトランジスタ構造は、同じである。
【００３０】
より具体的に、ＳｉＯＮ膜が有する誘電率よりも高い誘電率を有する高誘電率ゲート絶縁膜を有するゲート電極構造において、当該高誘電率ゲート絶縁膜と接触する第一のゲート電極が、所定の金属元素と他の元素とが第一の比率で組成された第一の物質から構成されており、当該高誘電率ゲート絶縁膜と接触する第二のゲート電極が、所定の金属元素と他の元素とが第二の比率（第一の比率と異なる）で組成された第二の物質から構成されているとする。上述から分かるように、ゲート電極構造において相構造（組成）が異なっている。
【００３１】
当該場合には、第一のゲート電極を有するトランジスタと、第二のゲート電極を有するトランジスタとの間において、閾値電圧が相違する。なお、上述したように、相構造（組成）以外の条件（構造）は同じである。
【００３２】
また、発明者らは、以下に示す興味深い測定結果にも着目した。
【００３３】
図３は、ゲート電極と接触しているゲート絶縁膜としてＳｉＯＮ膜を採用した場合における、実効仕事関数とゲート電極を構成する所定の物質の相構造（組成）との関係を示す、実験結果図である。また、図４は、ゲート電極と接触しているゲート絶縁膜としてＳｉＯＮ膜を採用した場合における、実効仕事関数とゲート電極に注入される不純物元素との関係を示す、実験結果図である。
【００３４】
ここで、図３において、縦軸は容量（μＦ／ｃｍ2）であり、横軸はゲート電圧（Ｖ）である。また、ゲート絶縁膜はＳｉＯＮであり、ゲート電極はノンドープのニッケルシリサイドである。また、図４において、縦軸は容量（μＦ／ｃｍ2）であり、横軸はゲート電圧（Ｖ）である。また、ゲート絶縁膜はＳｉＯＮであり、ゲート電極はニッケルシリサイドである。
【００３５】
図３から分かるように、ニッケルシリサイドの相構造（組成）が変化しても、実効仕事関数はほとんど変化しない（たとえば、ＮｉＳｉの実効仕事関数は４．６９ｅＶ、Ｎｉ2Ｓｉの実効仕事関数は４．７１ｅＶ、Ｎｉ31Ｓｉ12の実効仕事関数は４．７３ｅＶ、Ｎｉ3Ｓｉの実効仕事関数は４．７４ｅＶ）。
【００３６】
これに対して、図４から分かるように、ゲート電極に注入される所定の導電型を有する不純物元素を変化させると、実効仕事関数は変化する（たとえば、Ｐ（濃度５ｅ１５）が注入されたＮｉＳｉから成るゲート電極の実効仕事関数は４．４０ｅＶ、Ａｓ（濃度５ｅ１５）が注入されたＮｉＳｉから成るゲート電極の実効仕事関数は４．４２ｅＶ、ノンドープのＮｉＳｉから成るゲート電極の実効仕事関数は４．７０ｅＶ、Ｂ（濃度１ｅ１６）が注入されたＮｉＳｉから成るゲート電極の実効仕事関数は４．８２ｅＶ）。
【００３７】
なお、ゲート電極以外のトランジスタ構造が同じであれば、上述の通り、トランジスタの閾値電圧は、ゲート電極材料により決まる実効仕事関数のみに依存する。また、上記と同じ傾向の実験結果が、ゲート絶縁膜としてＳｉＯ2膜を採用した場合にも得られた。
【００３８】
上記実験結果を含む一連の実験の結果、発明者らは、次のような結論も得ることができた。
【００３９】
つまり、ゲート電極と接触しているゲート絶縁膜としてＳｉＯＮ膜またはＳｉＯ2膜を採用した場合、当該ゲート電極の構成材料（メタル材料）の相構造（組成）を変化させたとしてもトランジスタの閾値電圧には影響を及ぼさない。ところが、当該ゲート電極に注入される所定の導電型を有する不純物元素を変化させることにより、複数種類の閾値電圧を有するトランジスタを一の半導体装置内に形成することができる。ここで、他のトランジスタの構成要素の構造は同じである。
【００４０】
より具体的に、ゲート電極と接触しているゲート絶縁膜がＳｉＯＮ膜またはＳｉＯ2膜であるゲート電極構造において、当該ゲート絶縁膜と接触する第三のゲート電極には、第一の不純物元素が第一の濃度で含有されており、当該ゲート絶縁膜と接触する第四のゲート電極には、第二の不純物元素が前記第一の濃度で含有されている、または第一の不純物元素が第一の濃度と異なる第二の濃度で含有されている、または第二の不純物濃度が上記第二の濃度で含有されているとする。
【００４１】
当該場合には、第三のゲート電極を有するトランジスタと、第四のゲート電極を有するトランジスタとの間において、閾値電圧が相違する。ここで、上述の通り、他のトランジスタ構成要素の構造は同じである。
【００４２】
したがって、以下の各実施の形態では、上記実験結果からの結論に基づいて、以下の構成から成る半導体装置について言及する。
【００４３】
つまり、たとえば比較的にゲート絶縁膜の薄膜化（たとえば、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）の減少）が要求される領域（第一の領域と把握できる）では、ゲート絶縁膜として高誘電率膜を採用する。そして、当該第一の領域に形成されるゲート電極構造において、高誘電率ゲート絶縁膜と接触するゲート電極の相構造（組成）を変化させる。これにより、上記第一の領域において、相互のトランジスタの閾値電圧を変化させる。なお、当該第一の領域に形成される当該ゲート電極構造において、ゲート電極に所定の導電型を有する不純物イオンを注入したとしても、トランジスタの閾値電圧は変化しない。また、上述の通り、第一の領域に形成されているトランジスタにおいて、他のトランジスタ構成要素の構成は同じである。
【００４４】
また、たとえば比較的ゲート絶縁膜の薄膜化（たとえば、ＥＯＴの減少）が要求されない領域（第二の領域と把握できる）では、ゲート電極と接触するゲート絶縁膜としてＳｉＯＮ膜またはＳｉＯ2膜を採用する。そして、当該第二の領域に形成されるゲート電極構造において、ゲート電極に注入する所定の導電型を有する不純物元素の種類または／および濃度を変化させる。これにより、上記第二の領域において、相互のトランジスタの閾値電圧を変化させる。なお、当該第二の領域に形成される当該ゲート電極構造において、ゲート電極を構成するメタル材料の相構造（組成）を変化させたとしても、トランジスタの閾値電圧は変化しない。また、上述の通り、第二の領域に形成されているトランジスタにおいて、他のトランジスタ構成要素の構成は同じである。
【００４５】
したがって、本発明に係わる半導体装置は、以下の特徴を有している。
【００４６】
つまり、当該半導体装置は、上記第一の領域および上記第二の領域を有している。さらに、第一の領域に形成されるゲート電極構造では、高誘電率である高誘電率ゲート絶縁膜が形成されており、当該高誘電率ゲート絶縁膜に接触しているゲート電極に着目すると、２種類以上の相構造（組成）を有している。また、第二の領域に形成されるゲート電極構造では、ゲート電極に接触しているゲート絶縁膜は、ＳｉＯＮ膜またはＳｉＯ2膜であり、ゲート電極に着目すると、注入されている不純物元素の種類および／または濃度が異なるものが存在する。
【００４７】
このように、上記構成の半導体装置を採用することにより、高誘電率ゲート絶縁膜を有しており、異なる閾値電圧を有するトランジスタを形成するために、複数種類のメタル材料をデポ、エッチング等する必要がなくなる（つまり、複数種類のメタル材料の使い分けが必要となくなる）。
【００４８】
したがって、高誘電率ゲート絶縁膜を有しており、かつ異なる閾値電圧を有する複数のトランジスタが形成される半導体装置を製造するに際して、製造工程の簡略化を図ることができる。
【００４９】
なお、本発明に係わる半導体装置では、異なる閾値電圧を有するトランジスタを形成するために、第一の領域では、高誘電率ゲート絶縁膜上に形成されるゲート電極の相構造（組成）を変化させるだけである（つまり、当該ゲート電極の構成物質は変化せず、構成比率を変化させるだけでである）。また、第二の領域では、ＳｉＯＮ膜またはＳｉＯ2膜から成るゲート絶縁膜上に形成されるゲート電極の所定の導電型を有する不純物元素の種類・濃度を変化させるだけである。
【００５０】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００５１】
＜実施の形態１＞
図５は、本実施の形態に係わる半導体装置の要部構成を示す断面図である。図５に示すように、本実施の形態に係わる半導体装置は、コア部１００とＩ／Ｏ部２００とを有する。ここで、コア部１００は、比較的ゲート絶縁膜の薄膜化（たとえば、ＥＯＴの減少）の要請が強い領域であり、第一の領域と把握できる。また、Ｉ／Ｏ部２００は、比較的ゲート絶縁膜の薄膜化（たとえば、ＥＯＴの減少）の要請が弱い領域であり、第二の領域と把握できる。
【００５２】
図５に示すように、シリコン基板等の半導体基板１の表面内には、素子を電気的に分離するために、複数の素子分離膜２が形成されている。また、半導体基板１上には、複数のゲート電極構造が形成されている。
【００５３】
第一のゲート電極構造５０および第二のゲート電極構造５１は、コア部１００に形成されている。また、第三のゲート電極構造５２および第四のゲート電極構造５３は、Ｉ／Ｏ部２００に形成されている。
【００５４】
ここで、第一のゲート電極構造５０を有するトランジスタおよび第三のゲート電極構造５２を有するトランジスタは、ＮＭＯＳトランジスタである。また、第二のゲート電極構造５１を有するトランジスタおよび第三のゲート電極構造５３を有するトランジスタは、ＰＭＯＳトランジスタである。
【００５５】
第一のゲート電極構造５０および第二のゲート電極構造５１は共に、高誘電率であるゲート絶縁膜（つまり、ＳｉＯＮが有する誘電率よりも高い誘電率を有するゲート絶縁膜であり、以下高誘電率ゲート絶縁膜３と称する）を備えている。そして、当該高誘電率ゲート絶縁膜３上には、直接接触するように以下の構成のゲート電極４，５が形成されている。
【００５６】
つまり、第一のゲート電極構造５０を構成するゲート電極４および第二のゲート電極構造５１を構成するゲート電極５は、共に、Ｎｉ（金属元素と把握できる）とＳｉ（他の元素と把握できる）とから成る。しかし、ゲート電極４とゲート電極５において、相構造（組成）が異なる。つまり、ゲート電極４はＮｉＳｉ（ニッケル：シリコン＝１：１である組成比率）から構成されており、ゲート電極５は、Ｎｉ3Ｓｉ（ニッケル：シリコン＝３：１である組成比率）から構成されている。
【００５７】
これに対して、第三のゲート電極構造５２および第四のゲート電極構造５３は共に、高誘電率ゲート絶縁膜３とＳｉＯＮ膜（またはＳｉＯ2膜。以下、ＳｉＯＮ膜の場合に限定して話を進める）６とが当該順に積層されたゲート絶縁膜を備えている。そして、ＳｉＯＮゲート絶縁膜６上には、直接接触するように以下の構成のゲート電極７，８が形成されている。
【００５８】
つまり、第三のゲート電極構造５２を構成するゲート電極７および第四のゲート電極構造５３を構成するゲート電極８は、共に、所定の導電型を有する不純物元素が注入されている。しかし、ゲート電極７とゲート電極８において、不純物元素の種類および／または濃度が異なる。
【００５９】
ここで、本実施の形態では、ゲート電極４，５，７，８は、金属シリサイドで構成されている。
【００６０】
なお、各ゲート電極構造５０〜５３の側面には、サイドウォール膜１０が形成されている。また、断面視における各ゲート電極構造５０〜５３間の半導体基板１上には、シリサイド膜１１と層間絶縁膜１２とが当該順に形成されている。また、断面視において各ゲート電極５０〜５３の脇の半導体基板１表面内には、不純物拡散領域１３が形成されている。
【００６１】
次に、図５に示した半導体装置の製造方法について、工程断面図を用いて詳細に説明する。
【００６２】
まず、コア部（第一の領域）１００およびＩ／Ｏ部（第二の領域）２００を有する、シリコン基板等の半導体基板１を用意する。そして、図６に示すように、当該半導体基板１内に、ウエル（図示せず）および素子分離膜２を形成する。
【００６３】
次に、図７に示すように、半導体基板１上に、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）膜１５を成膜する。ここで、当該ＨｆＳｉＯＮ膜１５の誘電率は、シリコンオキシナイトライド（ＳｉＯＮ）が有する誘電率よりも高い（つまり、ＨｆＳｉＯＮ膜１５は、高誘電率膜である）。さらに、図８に示すように、ＨｆＳｉＯＮ膜１５上に、ＳｉＯＮ膜１６を成膜する。
【００６４】
次に、ＳｉＯＮ膜１６に対して、写真製版技術およびエッチング技術を施す。これにより、図９に示すように、コア部１００のＳｉＯＮ膜１６を除去する。つまり、Ｉ／Ｏ部２００のみにＳｉＯＮ膜１６を残存させる。
【００６５】
次に、図９に示した半導体基板１の上方に、ポリシリコン膜１７およびシリコン窒化（ＳｉＮ）膜１８を、当該順に成膜する。したがって、図１０に示すように、コア部１００では、ＨｆＳｉＯＮ膜１５上に、ポリシリコン膜１７およびＳｉＮ膜１８が、当該順に形成される。また、図１０に示すように、Ｉ／Ｏ部２００では、ＳｉＯＮ膜１６上に、ポリシリコン膜１７およびＳｉＮ膜１８が、当該順に形成される。ここで、ポリシリコン膜１７の膜厚は、１２０ｎｍ程度である。
【００６６】
次に、所定の領域のポリシリコン膜１７に対して、所定の導電型を有する不純物元素を所望の濃度で注入する。ここで、本実施の形態では、ゲート電極構造５０およびゲート電極構造５２が形成される領域のポリシリコン膜１７には、Ａｓ（砒素）またはＰ（リン）が注入される。また、ゲート電極構造５１およびゲート電極構造５３が形成される領域のポリシリコン１７には、Ｂ（ボロン）が注入される。
【００６７】
さらに、当該イオン注入後、ＨｆＳｉＯＮ膜１５、ＳｉＯＮ膜１６、ポリシリコン膜１７およびＳｉＮ膜１８に対して、写真製版技術およびエッチング処理を施す。これにより、図１１に示すように、ゲート電極構造５０〜５３を形成する。ここで、上記工程から明らかなように現時点では、各ゲート電極構造５０〜５３は、以下の構成を有する。
【００６８】
つまり、ゲート電極構造５０は、ＨｆＳｉＯＮ膜から成る高誘電率ゲート絶縁膜３および、ＡｓまたはＰが注入されたポリシリコン膜から成るゲート電極４から構成されている。また、ゲート電極構造５１は、ＨｆＳｉＯＮ膜から成る高誘電率ゲート絶縁膜３および、Ｂが注入されたポリシリコン膜から成るゲート電極５から構成されている。
【００６９】
また、ゲート電極構造５２は、ＨｆＳｉＯＮ膜（高誘電率ゲート絶縁膜３）とＳｉＯＮゲート絶縁膜６とが当該順に積層されて成るゲート絶縁膜および、ＡｓまたはＰが注入されたポリシリコン膜から成るゲート電極７から構成されている。また、ゲート電極構造５３は、ＨｆＳｉＯＮ膜（高誘電率ゲート絶縁膜３）とＳｉＯＮゲート絶縁膜６とが当該順に積層されて成るゲート絶縁膜および、Ｂが注入されたポリシリコン膜から成るゲート電極８から構成されている。
【００７０】
なお、各ゲート電極構造５０〜５３において、ゲート電極４，５，７，８上には、ＳｉＮ膜１８が形成されている（図１１参照）。
【００７１】
さて製造工程に話を戻し、次に、後述するサイドウォール膜１０の形成を行う前に、ゲート電極構造５０〜５３をマスクとして用いて、半導体基板１の表面内に、所定の導電型を有する不純物元素を所望の濃度で注入する。これにより、図１１に示すように、ゲート電極構造５０〜５３の両脇の半導体基板１表面内に、第一のエクステンション領域１９が各々形成される。
【００７２】
次に、ゲート電極構造５０〜５３を覆うように、半導体基板１上に、ＳｉＮ膜を形成する。そして、当該ＳｉＮ膜に対して、異方性エッチング処理を施す。これにより、図１２に示すように、各ゲート電極構造５０〜５３の側面に、サイドウォール膜１０が形成される。
【００７３】
次に、側面においてサイドウォール膜１０が形成されたゲート電極構造５０〜５３をマスクとして用いて、半導体基板１の表面内に、所定の導電型を有する不純物元素を所望の濃度で注入する。これにより、図１２に示すように、ゲート電極構造５０〜５３の両脇の半導体基板１表面内に、第二のエクステンション領域２０が各々形成される。なお、第一のエクステンション領域１９と第二のエクステンション領域２０とにより、不純物拡散領域（ソース・ドレイン領域とも把握できる）１３が形成される。なお、当該不純物拡散領域１３は、熱処理を施すことにより活性化される。
【００７４】
その後、露出していている半導体基板１の上面をシリサイド化させる。これにより、図１３に示すように、半導体基板１の上面にＮｉシリサイド等のシリサイド層１１が形成される。より具体的には、シリサイド層１１は、不純物拡散領域（ソース・ドレイン領域とも把握できる）１３上に形成される。
【００７５】
以上までの工程により、半導体基板１上には、複数のトランジスタが形成される。
【００７６】
以降では、コア部１００に形成されているトランジスタの閾値電圧を調整する工程について説明する。
【００７７】
次に、各ゲート電極構造５０〜５３を覆うように、シリサイド層１１上に層間絶縁膜１２を成膜する（図１４参照）。
【００７８】
次に、図１４に示した製造途中の半導体装置に対して、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を施す。これにより、層間絶縁膜１２を上部を部分的に除去し、図１５に示すように、層間絶縁膜１２の上面から、各ゲート電極構造５０〜５３の上部に形成されているＳｉＮ膜１８を露出させる。
【００７９】
次に、コア部１００に形成されているゲート電極構造５１（ＰＭＯＳトランジスタ）の上部に存するＳｉＮ膜１８に対して、写真製版技術およびエッチング処理を施す。これにより、当該ゲート電極構造５１の上部に存するＳｉＮ膜１８を除去する。さらに、当該ゲート電極構造５１を構成するゲート電極５（当該ゲート電極５は、現段階ではポリシリコンから構成されている）に対して、エッチング処理を施す。これにより、当該ゲート電極５の膜厚を２／３程度減少させる（つまり、１２０ｎｍ程度の膜厚を有していたゲート電極５を、４０ｎｍ程度まで減膜する）。
【００８０】
当該工程までが施された半導体装置を、図１６に示す。
【００８１】
次に、他のゲート電極構造５０，５２，５３上に存するＳｉＮ膜１８も、上記と同様に除去する。その後、各ゲート電極構造５０〜５３の上部を充填するように、層間絶縁膜１２上に、Ｎｉ膜２３を成膜する。なお、当該Ｎｉ膜２３の膜厚は、１５０ｎｍ程度である。当該工程までが施された半導体装置を、図１７に示す。
【００８２】
ここで、図１７に示すように、各ゲート電極構造５０〜５３の上部が凹んでいる。したがって、図１７の断面図に示すように、当該凹みに起因して、各ゲート電極構造５０〜５３の上方のＮｉ膜２３も凹む。
【００８３】
次に、図１７に示した半導体装置に対してＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理を施すことにより、各ゲート電極４，５，７，８をシリサイド化させる（つまり、ゲート電極４，５，７，８を金属シリサイドとする）。
【００８４】
ここで、ポリシリコン（ゲート電極）とＮｉ膜との膜厚比を変化させることにより、Ｎｉシリサイドの相構造（組成）が異なる。当該膜厚比とＮｉシリサイドの相構造との関係を示す実験結果（より具体的に、Ｘ線回折法によるＮｉシリサイドの結晶構造の評価結果）を、図１８，１９，２０各々に示す。
【００８５】
図１８〜２０において各々、縦軸は強度（ｃｐｓ）を示しており、横軸は２θ（回折角）／ωを示している。また、図１８〜２０の試料は、シリコン基板上にＳｉＯ2膜を１００ｎｍ形成し、当該ＳｉＯ2膜上に以下に示す比率でポリシリコンとＮｉとを当該順に積層した後、ＲＴＡ処理によりシリサイド化させたものである。ここで、全ての試料は、同一熱処理条件で、ＲＴＡ処理が施された。
【００８６】
なお、図１８の試料では、Ｎｉ／ポリシリコン＝５０ｎｍ／１２０ｎｍの膜厚比率で、ポリシリコンおよびＮｉを形成した。図１９の試料では、Ｎｉ／ポリシリコン＝１００ｎｍ／１２０ｎｍの膜厚比率で、ポリシリコンおよびＮｉを形成した。図２０の試料では、Ｎｉ／ポリシリコン＝２００ｎｍ／１２０ｎｍの膜厚比率で、ポリシリコンおよびＮｉを形成した。
【００８７】
また、図１８〜２０中の「黒い三角印」は、ＮｉＳｉの回折ピークが現れると予想される位置である。また、「黒い菱形印」は、Ｎｉ3Ｓｉ2の回折ピークが現れると予想される位置である。また、「黒い四角印」は、Ｎｉ31Ｓｉ12の回折ピークが現れると予想される位置である。
【００８８】
図１８を見ると、Ｘ線の回折ピーク位置は、「黒い三角印」の位置とほぼ一致している。これにより、図１８の試料（つまり、Ｎｉ／ポリシリコン＝５０ｎｍ／１２０ｎｍの膜厚比率でポリシリコン、Ｎｉを成膜した後、ＲＴＡ処理によりシリサイド化された試料）は、ＮｉＳｉ（つまり、Ｎｉ：Ｓｉ＝１：１の組成比）であると判断できる。
【００８９】
また、図１９を見ると、Ｘ線の回折ピーク位置は、「黒い菱形印」の位置とほぼ一致している。これにより、図１９の試料（つまり、Ｎｉ／ポリシリコン＝１００ｎｍ／１２０ｎｍの膜厚比率でポリシリコン、Ｎｉを成膜した後、ＲＴＡ処理によりシリサイド化された試料）は、Ｎｉ3Ｓｉ2（つまり、Ｎｉ：Ｓｉ＝３：２の組成比）であると判断できる。
【００９０】
また、図２０を見ると、Ｘ線の回折ピーク位置は、「黒い四角印」の位置とほぼ一致している。これにより、図２０の試料（つまり、Ｎｉ／ポリシリコン＝２００ｎｍ／１２０ｎｍの膜厚比率でポリシリコン、Ｎｉを成膜した後、ＲＴＡ処理によりシリサイド化された試料）は、Ｎｉ31Ｓｉ12（つまり、Ｎｉ：Ｓｉ＝３１：１２の組成比）であると判断できる。
【００９１】
以上の実験結果からも分かるように、ポリシリコンとＮｉ（シリサイド化させるための金属）との膜厚比を変化させることにより、Ｎｉシリサイド（金属シリサイド）の相構造（組成）を変化させることができる。
【００９２】
本実施の形態に係わる半導体装置の製造工程に話を戻すと、以下の方法を実施することにより、ＮｉＳｉから成るゲート電極４，７，８、およびＮｉ3Ｓｉから成るゲート電極５を形成することができる。
【００９３】
まず、上述の工程からも分かるように、ゲート電極４，７，８の膜厚は１２０ｎｍ程度であり、ゲート電極５の膜厚は４０ｎｍ程度である。また、ゲート電極４，５，７，８上のＮｉ膜２３の膜厚は１５０ｎｍ程度である。このことから分かるように、ゲート電極４，７，８（ポリシリコン膜）とＮｉ膜２３との膜厚比と、ゲート電極５（ポリシリコン膜）とＮｉ膜２３との膜厚比は、異なる。
【００９４】
当該構成において、一回目の熱処理として、３４０℃、２４０秒のＲＴＡ処理を行う。その後、混酸過水（リン酸：硝酸：酢酸：水過酸化水素水＝４０：１：２：３：１．３の体積比を有する溶液）を用いて、シリサイド化していない未反応のＮｉ膜２３を除去する。その後、二回目の熱処理として、５００℃、９０秒のＲＴＡ処理を行う。
【００９５】
つまり、一回目の熱処理で、ゲート電極４，７，８において部分的にシリサイド化させた（ゲート電極５では、ほとんどフルシリサイド化されている）後、選択的にＮｉ膜２３を除去した後、二回目の熱処理で、全ゲート電極４，５，７，８をフルシリサイド化させる。
【００９６】
以上の方法を実施することにより、ゲート電極構造５０では、ＮｉＳｉ（つまり、Ｎｉ：Ｓｉ＝１：１の組成比率）のシリサイド化されたゲート電極４が形成される。また、ゲート電極構造５１では、Ｎｉ3Ｓｉ（つまり、Ｎｉ：Ｓｉ＝３：１の組成比率）のシリサイド化されたゲート電極５が形成される。また、ゲート電極構造５２では、ＮｉＳｉ（つまり、Ｎｉ：Ｓｉ＝１：１の組成比率）のシリサイド化されたゲート電極７が形成される。また、ゲート電極構造５３では、ＮｉＳｉ（つまり、Ｎｉ：Ｓｉ＝１：１の組成比率）のシリサイド化されたゲート電極８が形成される。
【００９７】
なお、高誘電率ゲート絶縁膜３上に直接形成されているゲート電極４，５は、上述の通り、各々異なる相構造（組成比）を有する。したがって、上記で考察したように、ゲート電極構造５０を有するトランジスタと、ゲート電極構造５１を有するトランジスタとの間において、閾値電圧が異なる。
【００９８】
ここで、コア部１００に形成されているゲート電極構造５１上に存するＳｉＮ膜１８を除去し、当該ゲート電極構造５１を構成するポリシリコン（ゲート電極５）を減じする際に、Ｉ／Ｏ部２００に形成されているゲート電極構造５２，５３上に存するＳｉＮ膜を除去し、当該ゲート電極構造５２，５３を構成するポリシリコン（ゲート電極７，８）を減ずる処理を同時に実施しても良い。
【００９９】
この場合、シリサイド化されたゲート電極７，８の相構造（組成）は、ＮｉＳｉのものと異なり、Ｎｉ3Ｓｉとなる。しかし、上記考察したように、ＳｉＯＮゲート絶縁膜６上に直接形成されているゲート電極７，８の相構造（組成）が変化したとしても、トランジスタの閾値電圧はさほど変化しない。
【０１００】
上記の一連の工程より、図５に示した半導体装置が完成する。
【０１０１】
以上のように、たとえば、よりゲート絶縁膜の薄膜化が要請される領域（たとえば、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）の薄さがより要求される領域）では、高誘電率ゲート絶縁膜を採用し、そうでない領域（たとえば、ＥＯＴの薄さがあまり要求されていない領域）ではＳｉＯＮ（またはＳｉＯ2）膜をゲート絶縁膜として採用したとする。
【０１０２】
当該場合では、当該高誘電率ゲート絶縁膜（たとえばＨｆＳｉＯＮ膜等）上に、直接形成されるゲート電極の相構造（組成）を変化させることにより、当該高誘電率ゲート絶縁膜を有するトランジスタの閾値電圧を変化させることができる。一方、ＳｉＯＮ（またはＳｉＯ2）膜上に、直接形成されるゲート電極に注入される不純物元素の種類（および／または濃度）を変化させることにより、当該ＳｉＯＮ膜等から成るゲート絶縁膜を有するトランジスタの閾値電圧を変化させることができる。
【０１０３】
なお、当該高誘電率ゲート絶縁膜（たとえばＨｆＳｉＯＮ膜等）上に、直接形成されるゲート電極の所定の導電型を有する不純物元素の種類（および／または種類）を変化させたとしても、当該高誘電率ゲート絶縁膜を有するトランジスタの閾値電圧は変化しない。
【０１０４】
また、たとえば上記では、高誘電率ゲート絶縁膜３とゲート電極７，８との間に、ＳｉＯＮゲート絶縁膜６が介在している。したがって、ＳｉＯＮゲート絶縁膜６上に、直接形成されるゲート電極７，８の相構造（組成）が変化したとしても、当該ＳｉＯＮゲート絶縁膜６を有するトランジスタの閾値電圧は変化しない。
【０１０５】
ここで、高誘電率ゲート絶縁膜上に直接形成されるゲート電極の相構造（組成）を変化させた場合と、ＳｉＯＮ（またはＳｉＯ2）膜上に直接形成されるゲート電極に注入される所定の導電型を有する不純物元素の種類（および／または濃度）を変化させた場合とを比較すると、後者の方がより精度良くトランジスタの閾値電圧の制御幅が広い。
【０１０６】
したがって、微細化の観点および閾値電圧の調整の観点から、コア部１００では、高誘電率ゲート絶縁膜３を形成し、当該高誘電率ゲート絶縁膜３上に直接形成されるゲート電極４，５の相構造（組成）を変化させ、Ｉ／Ｏ部２００では、ＳｉＯＮゲート絶縁膜６を形成し、当該ＳｉＯＮゲート絶縁膜６上に直接形成されるゲート電極７，８に注入される所定の導電型を有する不純物元素の種類（および／または濃度）を変化させた構造は、より望まれるものである。
【０１０７】
なお、通常、Ｉ／Ｏ部２００に形成されるトランジスタの動作電圧の方が、コア部１００に形成されるトランジスタの動作電圧よりも高い。
【０１０８】
したがって、上記のようにＩ／Ｏ部２００に形成されるゲート絶縁膜を、高誘電率ゲート絶縁膜３とＳｉＯＮゲート絶縁膜６との積層膜とすることにより、よりＩ／Ｏ部２００における耐圧性を増すことができる。
【０１０９】
また、ゲート電極４，５，７，８は、金属シリサイドで構成する必要は無く、たとえば、合金等で構成しても良い。
【０１１０】
しかし、ゲート電極４，５，７，８を金属シリサイドで構成することにより、本実施の形態に係わる半導体装置の製造プロセスが、現状の半導体装置のプロセス（つまり、ポリシリコンから成るゲート電極を形成するプロセス）と整合性を持たせることができる。つまり、現状の半導体装置のプロセスに大幅の変更を加えること無く、本実施の形態に係わる半導体装置を製造することができる。
【０１１１】
また、ゲート電極４，５，７，８を金属シリサイドで構成した場合、異なる相構造（組成比）の金属シリサイドを容易に形成することができる。つまり、ポリシリコンとＮｉ等の金属との膜厚比を調整するだけで、金属シリサイドの相構造（組成比）を変化させることができる。
【０１１２】
＜実施の形態２＞
実施の形態１では、ゲート電極の相構造（組成）を変化させることにより閾値電圧も変化させている場合における、当該ゲート電極においても、所定の導電型を有する不純物元素の注入を行っていた。たとえば、コア部１００に着目すると、ゲート電極４，５は、相構造（組成）を変化させることにより、当該ゲート電極４，５を構成要素として含むトランジスタの閾値電圧も変化させている。そして、ゲート電極４には、Ａｓ、Ｐ等の不純物元素を注入し、ゲート電極５には、Ｂ等の不純物元素が注入されている。
【０１１３】
本実施の形態に係わる半導体装置では、ゲート電極の相構造（組成）を変化させることにより閾値電圧を変化させている場合における、当該ゲート電極（第一のゲート電極および第二のゲート電極と把握できる）には、所定の導電型を有する不純物元素の注入を行わないことを特徴とする。つまり、ゲート電極の相構造（組成）を変化させることにより閾値電圧を変化させている場合における、当該ゲート電極は、ノンドープであることを特徴とする。
【０１１４】
本実施の形態に係わる半導体装置は、たとえば、図５において、ゲート電極４、５は、各々ノンドープである。それ以外の構成は、実施の形態１に係わる半導体装置と同じであるので、ここでの説明は省略する。
【０１１５】
以下、本実施の形態に係わる半導体装置の製造方法を、工程断面図を用いて具体的に説明する。ここで、図６から図１０までの工程は、実施の形態１で説明した工程と同じである。
【０１１６】
次に、図２１に示すように、Ｉ／Ｏ部２００において、後述するゲート電極構造５２が形成される領域上方に開口部を有するレジスト２６を、ＳｉＮ膜１８上に形成する。そして、当該レジスト２６をマスクとして用いて、ポリシリコン膜１７に、ＰまたはＡｓの不純物元素を所望の濃度で注入する。当該注入処理の結果、図２１に示すように、ポリシリコン膜１７において、第一の不純物注入領域２７が形成される。
【０１１７】
次に、レジスト膜２６を除去する。その後、図２２に示すように、Ｉ／Ｏ部２００において、後述するゲート電極構造５３が形成される領域上方に開口部を有するレジスト２８を、ＳｉＮ膜１８上に形成する。そして、当該レジスト２８をマスクとして用いて、ポリシリコン膜１７に、Ｂを所望の濃度で注入する。当該注入処理の結果、図２２に示すように、ポリシリコン膜１７において、第二の不純物注入領域２９が形成される。
【０１１８】
図２１，２２に用いて説明した工程からも分かるように、ポリシリコン膜１７への所定の導電型を有する不純物元素の注入は、Ｉ／Ｏ部２００のみに行い、コア部１００には行わない。つまり、ゲート電極の相構造（組成）を変化させることにより、閾値電圧を変化させる領域には、ポリシリコン膜１７への所定の導電型を有する不純物元素の注入処理は、行わない。
【０１１９】
レジスト膜２８を除去した後、実施の形態１で説明した図１１以降の工程を実施する。これにより、図２３に示す構造の半導体装置が完成する。
【０１２０】
図５と図２３とを比較する分かるように、外見上の形態は、実施の形態１に係わる半導体装置と実施の形態２に係わる半導体装置とは、ほぼ同じである。
【０１２１】
ただし、上記工程からも分かるように、本実施の形態に係わる半導体装置（図２３）では、ゲート電極構造５０を構成するゲート電極３０には、不純物元素の注入が行われていない。また、ゲート電極構造５１を構成するゲート電極３１には、所定の導電型を有する不純物元素の注入が行われていない。つまり、ゲート電極３０，３１は、共にノンドープである。
【０１２２】
なお、ゲート電極構造５２を構成するゲート電極７およびゲート電極構造５３を構成するゲート電極８には、実施の形態１と同様に、所定の導電型を有する不純物元素の注入が行われている。また、ゲート電極３０，３１以外の構成は、実施の形態１に係わる半導体装置の構成と同じである。
【０１２３】
以上のように、本実施の形態に係わる半導体装置では、ゲート電極３０，３１の相構造（組成）を変化させることによりトランジスタの閾値電圧を変化させている、当該ゲート電極３０，３１（第一のゲート電極および第二のゲート電極と把握できる）には、所定の導電型を有する不純物元素の注入を行わない。つまり、ゲート電極３０，３１は、ノンドープである。
【０１２４】
したがって、ゲート電極３０，３１の相構造（組成）を変化させることにより閾値電圧の制御を行っている領域（上記では、コア領域２００）において、ゲート電極３０，３１のフルシリサイド化を容易に行うことができる（つまり、シリサイド化の制御が容易となる）。
【０１２５】
これは、一般的に、ノンドープのポリシリコンに比べ、所定の導電型を有する不純物元素を注入されたポリシリコンは、シリサイド化が抑制される傾向にあるからである（つまり、シリサイド化の制御が難しいからである）。
【０１２６】
＜実施の形態３＞
実施の形態１に係わる半導体装置では、全てのゲート電極４，５，７，８をフルシリサイドさせていた。
【０１２７】
これに対して、本実施の形態に係わる半導体装置では、ゲート電極に不純物元素を注入することによりトランジスタの閾値電圧を変化させている、当該ゲート電極（ＳｉＯＮ膜またはＳｉＯ2膜上に形成されているゲート電極であり、第三のゲート電極および第四のゲート電極と把握できる）は、フルシリサイド化しない。
【０１２８】
つまり、本実施の形態に係わる半導体装置では、ＳｉＯＮ膜またはＳｉＯ2膜上に直接形成されているゲート電極は、ポリシリコン膜と金属シリサイド膜とが当該順に積層された積層構造である。ここで、当該ゲート電極（ポリシリコン膜および金属シリサイド膜共に）には、種類および／または濃度の異なる不純物元素が注入されており、これにより、当該ゲート電極を有するトランジスタの閾値電圧を変化させている。
【０１２９】
図２４は、本実施の形態に係わる半導体装置の要部構成を示す断面図である。
【０１３０】
Ｉ／Ｏ部２００に形成されているゲート電極構造５２，５３に着目すると、ゲート電極構造５２，５３は各々、以下の構成を有している。
【０１３１】
半導体基板１の所定の箇所には、ＨｆＳｉＯＮ膜から成る高誘電率ゲート絶縁膜３とＳｉＯＮゲート絶縁膜６とが当該順に積層されたゲート絶縁膜が、各々形成されている。ＳｉＯＮゲート絶縁膜６上には、ポリシリコン膜３６ａ，３７ａとＮｉシリサイド膜３６ｂ，３７ｂとが当該順に積層されてたゲート電極３６，３７が形成されている。
【０１３２】
ここで、ゲート電極構造５２において、ポリシリコン膜３６ａには、Ａｓ、Ｐが注入されている。また、Ｎｉシリサイド膜３６ｂはＮｉＳｉの相構造（組成）であり、同じくＡｓ，Ｐが注入されている。また、ゲート電極構造５３において、ポリシリコン膜３７ａには、Ｂが注入されている。また、Ｎｉシリサイド膜３７ｂはＮｉＳｉの相構造（組成）であり、同じくＢが注入されている。
【０１３３】
これに対して、コア部１００に形成されているゲート電極構造５０，５１に着目すると、実施の形態１で説明したそれらと構成は、ほぼ同じである。しかし、ゲート電極の膜厚等が各々、実施の形態１のそれらと異なる。つまり、本実施の形態では、ゲート電極構造５０，５１は各々、以下の構成を有している。
【０１３４】
半導体基板１の所定の箇所には、ＨｆＳｉＯＮ膜から成る高誘電率ゲート絶縁膜３が各々形成されている。当該高誘電率ゲート絶縁膜３上には、Ｎｉシリサイドから成るゲート電極４０，４１が形成されている。
【０１３５】
ここで、ゲート電極構造５０において、ゲート電極４０はノンドープであり、ＮｉＳｉの相構造（組成）である。また、ゲート電極構造５１において、ゲート電極４１はノンドープであり、Ｎｉ3Ｓｉの相構造（組成）である。また、ゲート電極４１の膜厚は、ゲート電極４０の膜厚よりも薄い。
【０１３６】
以下、本実施の形態に係わる半導体装置の製造方法を、工程断面図を用いて具体的に説明する。ここで、図６から図１５までの工程は、実施の形態１で説明した工程と同じである。なお、本実施の形態では、コア部１００に形成されるゲート電極４０，４１は、ノンドープである。したがって、図６〜１５までの工程において、実施の形態２で説明した工程（図２１，２２）を採用する。
【０１３７】
よって、一部に実施の形態２に係わる工程を採用した図６〜１５までの工程を施すことにより、本実施の形態では、図２５に示す構造が形成される。
【０１３８】
ここで、図２５の構成では、ゲート電極構造５０のポリシリコン膜４２および、ゲート電極構造５１のポリシリコン膜４３は、共にノンドープである。なお、ゲート電極構造５２のポリシリコン膜３６ａには、ＡｓまたはＰが注入されている。また、ゲート電極構造５３のポリシリコン膜３７ａには、Ｂが注入されている。なお、上記以外の構成は、図２５と図１５とで同じである。
【０１３９】
次に、コア部１００に形成されているゲート電極構造５１において、ポリシリコン膜４３上に形成されているＳｉＮ膜１８に対して、写真製版技術およびエッチング処理を施す。これにより、当該ポリシリコン膜４３上に形成されているＳｉＮ膜１８のみを除去する。その後、当該ポリシリコン膜４３に対してエッチング処理を施す。これにより、図２６に示すように、ポリシリコン膜４３の膜厚を１／３程除去する。
【０１４０】
ここで、各ポリシリコン膜４２，４２，３６ａ，３７ａ等の初期の膜厚は、１２０ｎｍ程度である。したがって、当該ポリシリコン膜４３に対するエッチング処理により、ポリシリコン膜４３は、８０ｎｍ程度の膜厚となる。
【０１４１】
次に、コア部１００に形成されているゲート電極構造５０において、ポリシリコン膜４２上に形成されているＳｉＮ膜１８に対して、写真製版技術およびエッチング処理を施す。これにより、当該ポリシリコン膜４２上に形成されているＳｉＮ膜１８のみを除去する。
【０１４２】
次に、当該ポリシリコン膜４２およびポリシリコン膜４３に対してエッチング処理を施す。これにより、図２７に示すように、ポリシリコン膜４２，４３の膜厚を減少させる。ここで、当該エッチング処理により、ポリシリコン膜４２の膜厚を１／２程度除去し、当該減少分程度ポリシリコン膜４３も除去する。したがって、ポリシリコン膜４３の膜厚は、初期の膜厚の１／６程度となる。
【０１４３】
つまり、当該ポリシリコン膜４２，４３に対するエッチング処理により、ポリシリコン膜４２は、６０ｎｍ程度の膜厚となり、ポリシリコン膜４３は、２０ｎｍ程度の膜厚となる。
【０１４４】
次に、Ｉ／Ｏ部２００に形成されているゲート電極構造５２，５３において、ポリシリコン膜３６ａ，３７ａ上に形成されているＳｉＮ膜１８に対して、写真製版技術およびエッチング処理を施す。これにより、当該ポリシリコン膜３６ａ，３７ａ上に形成されているＳｉＮ膜１８を除去する。
【０１４５】
ここまでの工程により、各ポリシリコン膜４２，４３，３６ａ，３７ａの膜厚比は、次の通りである。つまり、ポリシリコン膜４２：ポリシリコン膜４３：ポリシリコン膜３６ａ：ポリシリコン膜３７ａ＝６０ｎｍ：２０ｎｍ：１２０ｎｍ：１２０ｎｍ＝３：１：６：６、である。
【０１４６】
さて次に、各ゲート電極構造５０〜５３の上部を充填するように、層間絶縁膜１２上に、Ｎｉ膜２３を成膜する（図２８参照）。ここで、当該Ｎｉ膜２３の膜厚は、７５ｎｍ程度である。
【０１４７】
次に、各ポリシリコン膜４２，４３，３６ａ，３７ａをシリサイド化させる。ここで、実施の形態１でも説明したように、ポリシリコンとＮｉ（シリサイド化させるための金属）との膜厚比を変化させることにより、Ｎｉシリサイド（金属シリサイド）の相構造（組成）を変化させることができる。
【０１４８】
本実施の形態に係わる半導体装置の製造工程に話を戻すと、以下の方法を実施することにより、ＮｉＳｉから成るゲート電極４０、一部にＮｉシリサイド膜３６ｂ，３７ｂ（当該Ｎｉシリサイド膜３６ｂ，３７ｂは、ＳｉＮｉの組成である）を有するゲート電極３６，３７、およびＮｉ3Ｓｉから成るゲート電極４１を形成することができる。
【０１４９】
まず、上述の工程からも分かるように、各ポリシリコン膜４２，４３，３６ａ，３７ａの膜厚は、ポリシリコン膜４２：ポリシリコン膜４３：ポリシリコン膜３６ａ：ポリシリコン膜３７ａ＝６０ｎｍ：２０ｎｍ：１２０ｎｍ：１２０ｎｍである。また、各ポリシリコン膜４２，４３，３６ａ，３７ａ上のＮｉ膜２３の膜厚は７５ｎｍ程度である。このことから分かるように、各ポリシリコン膜４２，４３，３６ａ，３７ａの膜厚とＮｉ膜２３との膜厚比は、各々異なる（ポリシリコン膜３６ａとＮｉ膜２３の膜厚比と、ポリシリコン膜３７ａとＮｉ膜２３との膜厚比は、同じである）。
【０１５０】
当該構成において、一回目の熱処理として、３４０℃、６０秒のＲＴＡ処理を行う。その後、混酸過水（リン酸：硝酸：酢酸：水過酸化水素水＝４０：１：２：３：１．３の体積比を有する溶液）を用いて、シリサイド化していない未反応のＮｉ膜２３を除去する。その後、二回目の熱処理として、５００℃、９０秒のＲＴＡ処理を行う。
【０１５１】
つまり、一回目の熱処理で、ポリシリコン膜４２，３６ａ，３７ａにおいて部分的にシリサイド化させた（ポリシリコン膜４３では、ほとんどフルシリサイド化されている）後、選択的にＮｉ膜２３を除去した後、二回目の熱処理で、ポリシリコン膜４２をフルシリサイド化させる（ポリシリコン膜３６ａ，３７ａにおいては、フルシリサイド化されておらず、ゲート絶縁膜側（ＳｉＯＮゲート絶縁膜６側）においてポリシリコンが残存する）。
【０１５２】
以上の方法を実施することにより、ゲート電極構造５０では、ＮｉＳｉ（つまり、Ｎｉ：Ｓｉ＝１：１の組成比率）のフルシリサイド化されたゲート電極４０が形成される。また、ゲート電極構造５１では、Ｎｉ3Ｓｉ（つまり、Ｎｉ：Ｓｉ＝３：１の組成比率）のフルシリサイド化されたゲート電極４１が形成される（図２４参照）。
【０１５３】
また、ゲート電極構造５２では、Ｎｉシリサイド膜３６ｂ（つまり、ＮｉＳｉ膜であり、Ｎｉ：Ｓｉ＝１：１の組成比率）とポリシリコン３６ａとから成るゲート電極３６が形成される。また、ゲート電極構造５３では、Ｎｉシリサイド膜３７ｂ（つまり、ＮｉＳｉ膜であり、Ｎｉ：Ｓｉ＝１：１の組成比率）とポリシリコン３７ａとから成るゲート電極３７が形成される（図２４参照）。
【０１５４】
上記の一連の工程より、図２４に示した半導体装置が完成する。
【０１５５】
以上のように、本実施の形態に係わる半導体装置では、ＳｉＯＮゲート絶縁膜６（上記議論により、ＳｉＯ2膜から成るゲート絶縁膜も同様）上に直接形成されているゲート電極３６，３７は、ポリシリコン膜３６ａ，３７ａと金属シリサイド膜３６ｂ，３７ｂとが当該順に積層された積層構造である。
【０１５６】
つまり、所定の導電型を有する不純物元素の注入によりトランジスタの閾値電圧の調整（制御）を行っている領域（Ｉ／Ｏ部２００）に形成されているゲート電極は、ＳｉＯＮ膜またはＳｉＯ2膜上において上記積層構造（金属シリサイド／ポリシリコン）を有している。
【０１５７】
このように、ＳｉＯＮ膜またはＳｉＯ2膜上に直接、所定の導電型を有する不純物元素が注入されているポリシリコン膜３６ａ，３７ａを形成している構成を採用した場合には、ＳｉＯＮ膜またはＳｉＯ2膜上に直接、所定の導電型を有する不純物元素が注入されている金属シリサイド膜が形成されている構成を採用した場合（実施の形態１，２のようにゲート電極７，８をフルシリサイド化させた場合）よりも、実効仕事関数（両構成において他の構成が同じ場合には、閾値電圧）の調整（制御）を容易に行うことができる。さらに、実効仕事関数をより大きな幅の範囲内で調整（制御）することができる。
【０１５８】
なお、本実施の形態３では、コア部１００に形成されているゲート電極４０，４１は、ノンドープであった。しかし、ゲート電極４０，４１に、所定の導電型を有する不純物元素が注入されていても良い。ただし、実施の形態１でも述べたように、当該コア部１００においては、ゲート電極４０，４１への不純物元素の注入は、トランジスタの閾値電圧の変化には影響を及ぼさない。ここで、当該場合においても、コア部におけるポリシリコン膜４２，４３フルシリサイド化前に、当該ポリシリコン膜４２，４３の高さを調整する必要がある。
【０１５９】
なお、上記各実施の形態では、高誘電率ゲート絶縁膜３として、ＨｆＳｉＯＮ膜を用いる場合に言及した。しかし、当該高誘電率ゲート絶縁膜として、誘電率がＳｉＯＮが有する誘電率よりも高いものであれば、他の絶縁膜でも上記各効果（たとえば、高誘電率ゲート絶縁膜上に直接形成されるゲート電極の相構造（組成）を変化させると、閾値電圧が変化する等の効果）と同様な効果を奏することができる。
【０１６０】
また、上記各実施の形態では、ゲート電極として金属シリサイドを採用し、コア部１００（第一の領域）において、金属シリサイドの相構造（組成）を変化させることにより、閾値電圧の異なるトランジスタを一の半導体装置内に形成した。
【０１６１】
しかし、ゲート電極として金属シリサイドを用いる必要が無く、所定の金属元素と他の元素とから構成される物質（金属シリサイドを含む、金属、合金、化合物等）によりゲート電極を構成すれば良い。なお、所定の金属元素と他の元素との組成比率を変化させることにより、相互のトランジスタの閾値電圧を変化させることができる。
【０１６２】
たとえば、本発明と同様な効果を奏することができる金属シリサイド膜として、Ｎｉシリサイド膜の他に、白金シリサイド膜、タンタルシリサイド膜、ハフニウムシリサイド膜等がある。また、本発明と同様な効果を奏することができる合金膜として、Ｔａ，Ｈｆ，Ａｌ等のＮＭＯＳ向けの金属元素と、Ｒｕ，Ｗ，Ｉｒ，Ｒｅ等のＰＭＯＳ向けの金属元素とを組み合わせた合金がある。また、本発明と同様な効果を奏することができる化合物膜として、ＴｉＮ，ＷＮ，ＴａＮ，ＨｆＮ等のナイトライド系の化合物、ＴｉＳｉＮ，ＴａＳｉＮ，ＨｆＳｉＮ等のシリコンナイトライド系の化合物、およびＴａＣ等のカーバイド系の化合物等がある。
【０１６３】
上記いずれの例示においても、コア部１００において高誘電率ゲート絶縁膜３上に直接形成されているゲート電極は、所定の金属元素と他の元素（金属でも金属でなくても良い）とから構成されていることが分かる。なお、当該所定の金属と他の元素との組成比率を変化させることにより、当該コア部１００において、トランジスタの閾値電圧を変化させることができる。
【０１６４】
また、高誘電率ゲート絶縁膜３は、高誘電率膜単層であっても良い。また、ゲート絶縁膜の誘電率、トランジスタ特性およびゲートリーク特性等の観点から、たとえば高誘電率膜と他の絶縁膜とから成る複層であっても良い。
【０１６５】
ただし、当該複層の場合には、たとえばコア部１００においてゲート電極の相構造（組成）を変化させることにより閾値電圧を変化させる必要があるので、当該ゲート電極と接触する部分は、高誘電率膜である必要がある。
【図面の簡単な説明】
【０１６６】
【図１】高誘電率膜上に形成される金属シリサイド膜の相構造（組成）を変化させた場合に、実効仕事関数が変化する実験結果を示す図である。
【図２】高誘電率膜上に形成される金属シリサイド膜に注入される不純物元素の種類・濃度を変化させたとしても、実効仕事関数が変化しない実験結果を示す図である。
【図３】ＳｉＯＮ膜上に形成される金属シリサイド膜の相構造（組成）を変化させたとしても、実効仕事関数が変化しない実験結果を示す図である。
【図４】ＳｉＯＮ膜上に形成される金属シリサイド膜に注入される不純物元素の種類・濃度を変化させた場合に、実効仕事関数が変化する実験結果を示す図である。
【図５】実施の形態１に係わる半導体装置の要部構成を示す断面図である。
【図６】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図７】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図８】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図９】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１０】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１１】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１２】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１３】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１４】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１５】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１６】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１７】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１８】ポリシリコン膜と金属シリサイド膜との膜厚比を変化させることにより相構造（組成）が変化する一実験データを示す図である。
【図１９】ポリシリコン膜と金属シリサイド膜との膜厚比を変化させることにより相構造（組成）が変化する他の実験データを示す図である。
【図２０】ポリシリコン膜と金属シリサイド膜との膜厚比を変化させることにより相構造（組成）が変化する他の実験データを示す図である。
【図２１】実施の形態２に係わる半導体装置の製造方法を説明するための工程断面図である。
【図２２】実施の形態２に係わる半導体装置の製造方法を説明するための工程断面図である。
【図２３】実施の形態２に係わる半導体装置の要部構成を示す断面図である。
【図２４】実施の形態３に係わる半導体装置の要部構成を示す断面図である。
【図２５】実施の形態３に係わる半導体装置の製造方法を説明するための工程断面図である。
【図２６】実施の形態３に係わる半導体装置の製造方法を説明するための工程断面図である。
【図２７】実施の形態３に係わる半導体装置の製造方法を説明するための工程断面図である。
【図２８】実施の形態３に係わる半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【０１６７】
１  半導体基板、２  素子分離膜、３  高誘電率ゲート絶縁膜、４，５，７，８，３０，３１，３６，３７，４０，４１  ゲート電極、６  ＳｉＯＮゲート絶縁膜、１０  サイドウォール膜、１１  シリサイド膜、１２  層間絶縁膜、１３  不純物拡散領域、１５  ＨｆＳｉＯＮ膜、１６  ＳｉＯＮ膜、１７  ポリシリコン膜、１８  ＳｉＮ膜、２３  Ｎｉ膜、３５  ゲート絶縁膜、３６ａ，３７ａ  ポリシリコン膜、３６ａ，３６ｂ，４２，４３  金属シリサイド膜、５０，５１，５２，５３  ゲート電極構造、１００  コア部、２００  Ｉ／Ｏ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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