(57)【要約】【課題】コンタクトプラグ内のボイドの露出を防止し、強誘電体キャパシタを構成する容量下部電極の下にある拡散防止膜とコンタクトプラグとの接触面積を増加させ、強誘電体キャパシタの電気特性の劣化を防止する。【解決手段】半導体基板１１の上に形成された第１の層間絶縁膜１６と、第１の層間絶縁膜中に形成され、半導体基板１１に接続されたコンタクトプラグ１７と、コンタクトプラグ１７及び第１の層間絶縁膜１６の上に形成された導電性の拡散防止膜２１と、拡散防止膜２１の上に下から順に配置された、容量下部電極２２、容量絶縁膜２４及び容量上部電極２５を有する容量素子とを備え、コンタクトプラグ１７の上面の高さは、第１の層間絶縁膜１６の上面よりも高い。【選択図】図１
2007317742.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、前記半導体基板に接続されたコンタクトプラグと、
前記コンタクトプラグ及び前記層間絶縁膜の上に形成された導電性の拡散防止膜と、
前記拡散防止膜の上に下から順に配置された、下部電極、容量絶縁膜及び上部電極を有する容量素子とを備え、
前記コンタクトプラグの上面の高さは、前記層間絶縁膜の上面よりも高いことを特徴とする半導体装置。
【請求項２】
前記コンタクトプラグは内部にボイドを有しており、
前記ボイドは前記コンタクトプラグの上端部より下方に位置する請求項１記載の半導体装置。
【請求項３】
前記容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体であって、
チタン酸ジルコン鉛、チタン酸バリウムストロンチウムまたは五酸化タンタルのうちいずれか１つからなる請求項１記載の半導体装置。
【請求項４】
前記拡散防止膜は、チタン、タンタル、タングステン、アルミニウム若しくはこれらの合金、またはチタン、タンタル、タングステン、アルミニウム若しくはこれらの合金の窒化物からなる膜の単層膜または積層膜からなる請求項１記載の半導体装置。
【請求項５】
半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中にコンタクトホールを形成し、前記コンタクトホール内に導電材料を埋め込む工程と、
前記導電材料を埋め込む際に形成された前記コンタクトホール内のボイドの上方の前記導電材料以外を除去して、コンタクトプラグを形成する工程と、
前記層間絶縁膜の上に、前記コンタクトプラグと接続される導電性の拡散防止膜を形成する工程と、
前記拡散防止膜の上に、下から順に下部電極、容量絶縁膜、及び上部電極が配置された容量素子を形成する工程とを備えた半導体装置の製造方法。
【請求項６】
前記拡散防止膜を形成した後、前記拡散防止膜の表面を平坦化する工程をさらに含む請求項５に記載の半導体装置の製造方法。
【請求項７】
前記容量素子を形成する工程は、
前記下部電極を形成した後、前記半導体基板及び前記下部電極を覆う絶縁膜を形成する工程と、
前記下部電極の表面が露出するように前記絶縁膜を除去する工程とを含む請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図７は、例えば特許文献１に記載された、絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた従来の半導体装置の断面図である。半導体基板１０１の表面部には不純物拡散領域１０５が形成され、半導体基板１０１上における不純物拡散領域１０５間には、ゲート絶縁膜１０３を介してゲート電極１０４が形成されている。これら不純物拡散領域１０５及びゲート電極１０４によって電界効果型トランジスタが構成されている。１０２は素子分離層である。半導体基板１０１の上にはさらに、電界効果型トランジスタを覆うように第１の層間絶縁膜１０６が形成され、第１の層間絶縁膜１０６には、不純物拡散領域１０５と接続されたコンタクトホールが形成されている。コンタクトホール内には充填剤としてタングステン膜が形成され、コンタクトプラグ１０７が形成されている。
【０００３】
コンタクトプラグ１０７上を被覆して、第１の層間絶縁膜１０６の上には、拡散防止膜１０９が設けられている。拡散防止膜１０９の上には、容量下部電極１１０が設けられ、容量下部電極１１０の周囲の第１の層間絶縁膜１０６上には、第２の層間絶縁膜１１１が形成され、平坦化されて容量下部電極１１０の表面を露出させている。容量下部電極１１０の上には、容量下部電極１１０を覆うように、絶縁性金属酸化物からなる容量絶縁膜１１２が設けられ、容量絶縁膜１１２の上には、容量上部電極１１３が設けられている。
【０００４】
以下、上記構成を有する従来の半導体装置の製造方法について、図８（ａ）〜（ｃ）を参照しながら説明する。
【０００５】
まず、図８（ａ）に示すように、半導体基板１０１上にゲート絶縁膜１０３を介してゲート電極１０４を形成した後、半導体基板１０１の表面部に不純物拡散領域１０５を形成することにより、電界効果型トランジスタを形成する。１０２は素子分離層である。その後、半導体基板１０１の表面に電界効果型トランジスタを覆うように第１の層間絶縁膜１０６を堆積した後、第１の層間絶縁膜１０６にコンタクトホール１０６ａを形成し、コンタクトホール１０６ａ内にタングステン層を形成して、コンタクトホール１０６ａをタングステンで埋め込むことにより、不純物拡散領域１０５と接続されるコンタクトプラグ１０７を形成する。
【０００６】
次に、図８（ｂ）に示すように、コンタクトプラグ１０７の直上に拡散防止膜１０９を形成し、拡散防止膜１０９上に容量下部電極１１０を形成する。次に、図８（ｃ）示すように、容量下部電極１１０と第１の層間絶縁膜１０６の上に全面に亘って、第２の層間絶縁膜１１１を堆積し、ＣＭＰ法により、研磨して平坦化を行い容量下部電極１１０の表面を露出させる。さらに、容量下部電極１１０上に、絶縁性金属酸化物からなる容量絶縁膜１１２を形成し、その後、容量絶縁膜１１２上に容量上部電極１１３を形成する。
【０００７】
以上のような構成により、電界効果型トランジスタと強誘電体キャパシタとからなるスタック型メモリセルが得られる。
【特許文献１】特開２００１−２１７４００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＣＶＤ法により、コンタクトホール１０６ａ内にタングステン層を形成して、コンタクトホール１０６ａ内にタングステンを埋め込む際、タングステン層内にボイド１０８が形成される。このようなボイド１０８の存在は、以下に挙げるような問題を発生させる。
【０００９】
第１に、コンタクトプラグ１０７の上端部の表面には、ボイド１０８の影響で凹所が形成される。それにより、コンタクトプラグ１０７と、コンタクトプラグ１０７の上に形成される拡散防止膜１０９との接触面積が減少して、コンタクトプラグ１０７が高抵抗化してしまうという問題が発生する。
【００１０】
第２に、ボイド１０８の影響で形成された凹所により発生する非平坦部は、強誘電体キャパシタを構成している容量絶縁膜１１２の結晶性、粒子サイズ、膜の厚さ及び組成の均一さを低下させる。そのため、容量素子としての電気特性のばらつきを大きくさせるという問題が発生する。
【００１１】
第３に、コンタクトプラグ１０７の上端部の表面に形成される凹所のため、凹所の直上に形成される拡散防止膜１０９の結晶性が低下し、水素に対するバリア性が劣化する。
【００１２】
そこで、上記の問題を解決するために、例えば、特許文献１に開示された半導体装置及びその製造方法では、図９に示すように、ボイド１０８、及び当該凹所にＴｉＮ層１１４を充填する方法が用いられる。すなわち、図９（ａ）に示すように、コンタクトホール１０６ａ内にコンタクトプラグ１０７を形成した後、図９（ｂ）に示すようにボイド１０８内を埋め込んでＴｉＮ層１１４を形成する。さらに図９（ｃ）に示すように、例えば研磨処理によりＴｉＮ層１１４を平坦化し、その上に図９（ｄ）に示すように拡散バリア層１１５を形成する。
【００１３】
しかしながら、コンタクトホール１０６ａ内のタングステン層にあるボイド１０８の大きさ及び形状は、均一ではなく、それぞれ異なっている。従って、ＣＶＤ法によるＴｉＮ層１１４でボイド１０８を埋め込む際、タングステン層に存在する全てのボイド１０８に対して、ＴｉＮ層１１４を完全に充填することは困難である。
【００１４】
本発明は、上記課題に鑑みてなされたものであり、コンタクトプラグ内のボイドの露出を防止し、コンタクトプラグと強誘電体キャパシタとの接触面積を増加させることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の半導体装置は、半導体基板の上に形成された層間絶縁膜と、前記層間絶縁膜中に形成され、前記半導体基板に接続されたコンタクトプラグと、前記コンタクトプラグ及び前記層間絶縁膜の上に形成された導電性の拡散防止膜と、前記拡散防止膜の上に下から順に配置された、下部電極、容量絶縁膜及び上部電極を有する容量素子とを備え、前記コンタクトプラグの上面の高さは、前記層間絶縁膜の上面よりも高いことを特徴とする。
【００１６】
上記構成の半導体装置によれば、コンタクトプラグの上面の高さが層間絶縁膜の上面よりも高いことにより、コンタクトプラグは層間絶縁膜から突出しており、拡散防止膜との接触面積が増加しているため、安定なコンタクト抵抗を確保できる。
【００１７】
また、本発明の半導体装置の製造方法は、半導体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜中にコンタクトホールを形成し、前記コンタクトホール内に導電材料を埋め込む工程と、前記導電材料を埋め込む際に形成された前記コンタクトホール内のボイドの上方の前記導電材料以外を除去して、コンタクトプラグを形成する工程と、前記層間絶縁膜の上に、前記コンタクトプラグと接続される導電性の拡散防止膜を形成する工程と、前記拡散防止膜の上に、下から順に下部電極、容量絶縁膜、及び上部電極が配置された容量素子を形成する工程とを備える。
【００１８】
上記構成の半導体装置の製造方法によれば、コンタクトプラグを形成する工程において、コンタクトプラグ内のボイドがコンタクトプラグ上端部の表面で露出しない。このため、層間絶縁膜とコンタクトプラグを被覆して形成される拡散防止膜において、コンタクトプラグ直上の拡散防止膜の部分で生じる結晶性低下による水素バリア性の劣化を防止できる。また、コンタクトプラグの上端部の表面は、ボイドが露出しないため、凹所が形成されず、非平坦になることを防止できる。したがって、コンタクトプラグと層間絶縁膜の上に形成される強誘電体キャパシタを構成する容量絶縁膜の結晶性、粒子サイズ、膜の厚さ及び組成はより均一になり、容量素子としての電気特性の劣化を低減できる。さらに、コンタクトプラグが層間絶縁膜から突出して、拡散防止膜との接触面積を増やすことができるため、安定なコンタクト抵抗を実現できる。
【発明の効果】
【００１９】
本発明によれば、コンタクトプラグの上面を層間絶縁膜の上面よりも高くすることにより、コンタクトの低抵抗化を図った半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の半導体装置において、前記コンタクトプラグは内部にボイドを有しており、前記ボイドは前記コンタクトプラグの上端部より下方に位置する構成とすることができる。
【００２１】
それにより、コンタクトプラグ内にあるボイドは、コンタクトプラグの上端部の表面において露出しないため、凹所が形成されず、非平坦になることを防止できる。その結果、コンタクトプラグと層間絶縁膜の上に形成される強誘電体キャパシタを構成する容量絶縁膜の結晶性、粒子サイズ、膜の厚さ及び組成はより均一になり、容量素子としての電気特性の劣化を低減できる。さらに、コンタクトプラグの上端部の表面のボイド直上にある拡散防止膜の部分において、窒化チタンの結晶性が低下し、水素に対するバリア性が劣化することを防止できる。
【００２２】
また、上記構成の半導体装置において、前記容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体であって、チタン酸ジルコン鉛、チタン酸バリウムストロンチウムまたは五酸化タンタルのうちいずれか１つからなることが好ましい。
【００２３】
また、前記拡散防止膜は、チタン、タンタル、タングステン、アルミニウム若しくはこれらの合金、またはチタン、タンタル、タングステン、アルミニウム若しくはこれらの合金の窒化物からなる膜の単層膜または積層膜からなることが好ましい。
【００２４】
本発明の半導体装置の製造方法において、前記拡散防止膜を形成した後、前記拡散防止膜の表面を平坦化する工程をさらに含むことが好ましい。これによれば、拡散防止膜の表面の平坦性をさらに向上させることで、強誘電体キャパシタを構成する容量絶縁膜の結晶性、粒子サイズ、膜の厚さ及び組成はより均一になり、容量素子としての電気特性の劣化をより低減できる。
【００２５】
また、前記容量素子を形成する工程は、前記下部電極を形成した後、前記半導体基板及び前記下部電極を覆う絶縁膜を形成する工程と、前記下部電極の表面が露出するように前記絶縁膜を除去する工程とを含むことが好ましい。これにより、容量絶縁膜を下部電極と絶縁膜との上に形成することができため、容量絶縁膜の平坦性を向上させることができる。
【００２６】
以下に、本発明の各実施形態について、図面を参照して説明する。
【００２７】
（第１の実施形態）
本発明の第１の実施形態について、図１および図２を参照して説明する。図１は、本実施形態に係る半導体装置の断面図である。
【００２８】
図１に示すように、半導体基板１１の表面部には不純物拡散領域１５が形成され、半導体基板１１上における不純物拡散領域１５間には、ゲート絶縁膜１３を介してゲート電極１４が形成されており、これら不純物拡散領域１５及びゲート電極１４によって電界効果型トランジスタが構成されている。１２は素子分離層である。半導体基板１１の上にはさらに、電界効果型トランジスタを覆うように第１の層間絶縁膜１６が形成され、第１の層間絶縁膜１６には、不純物拡散領域１５と接続されたコンタクトホール１６ａが形成されている。コンタクトホール１６ａ内には充填剤としてタングステン膜が形成され、コンタクトプラグ１７が形成されている。
【００２９】
コンタクトプラグ１７上を被覆して、第１の層間絶縁膜１６の上には、窒化チタン膜からなる拡散防止膜２１が設けられている。拡散防止膜２１の上には、下層のイリジウム膜と上層の酸化イリジウム膜との積層膜からなる容量下部電極２２が設けられている。容量下部電極２２の周囲の第１の層間絶縁膜１６上には、酸化珪素からなる第２の層間絶縁膜２３が形成され、平坦化されて容量下部電極２２の表面を露出させている。
【００３０】
容量下部電極２２の上には、容量下部電極２２を覆うように、絶縁性金属酸化物としてビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-XＮｂX）Ｏ9等の強誘電体からなる容量絶縁膜２４が設けられている。容量絶縁膜２４の上には、容量上部電極２５が設けられている。
【００３１】
本実施形態の特徴として、コンタクトプラグ１７は、第１の層間絶縁膜１６から突出し、コンタクトプラグ１７中のボイド１８が、コンタクトプラグ１７の上端部２０の表面で露出しないように形成されている。また、拡散防止膜２１は、コンタクトプラグ１７を被覆して形成されている。
【００３２】
以上のようにして、容量下部電極２２、容量絶縁膜２４及び容量上部電極２５によってデータ記憶用の容量素子が構成されていると共に、容量素子と上述の電界効果型トランジスタによってメモリセルが構成されている。
【００３３】
以下に、上記構成を有する半導体装置の製造方法について説明する。図２（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３４】
まず、図２（ａ）に示すように、半導体基板１１の上にゲート絶縁膜１３を介してゲート電極１４を形成した後、半導体基板１１の上部に不純物拡散領域１５を形成して、これらの不純物拡散領域１５及びゲート電極１４からなる電界効果型トランジスタを形成する。次に、半導体基板１１の上に全面に亘って酸化珪素からなる第１の層間絶縁膜１６を形成した後、第１の層間絶縁膜１６にコンタクトホール１６ａを形成する。そして、ＣＶＤ法により、コンタクトホール１６ａ内と第１の層間絶縁膜１６の上に全面に亘って、導電材料であるタングステン膜１９を堆積する。
【００３５】
次に、図２（ｂ）に示すように、ＣＭＰ法により、タングステン膜１９を第１の層間絶縁膜１６の上に残すように研磨し、平坦化する。第１の層間絶縁膜１６上に残すタングステン膜１９の膜厚は、第１の層間絶縁膜１６上で約５０〜６０ｎｍの範囲とすることが好ましい。
【００３６】
次に、リソグラフィー工程を経て、例えばＲＩＥ（Reactive Ion Etching）法により、タングステン膜１９の一部をエッチングして、図２（ｃ）に示すように、第１の層間絶縁膜１６の上面から突出したコンタクトプラグ１７を形成する。
【００３７】
次に、第１の層間絶縁膜１６の上に全面に亘って、下から順に、窒化チタン膜、イリジウム膜及び酸化イリジウム膜を順次堆積した後、この膜をパターンニングすることにより、コンタクトプラグ１７の上端部２０と接続された窒化チタン膜からなる水素の拡散防止膜２１と、拡散防止膜２１の上にイリジウム膜及び酸化イリジウム膜からなる容量下部電極２２を形成する。
【００３８】
次に、容量下部電極２２と第１の層間絶縁膜１６の上に全面に亘って、酸化珪素からなる第２の層間絶縁膜２３を堆積し、ＣＭＰ法により研磨して平坦化を行い、容量下部電極２２の表面を露出させる。
【００３９】
次に、例えばスパッタリング法または有機ＣＶＤ法により、容量下部電極２２及び第２の層間絶縁膜の上に全面に亘って、下から順に、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-XＮｂX）Ｏ9等の強誘電体膜及び白金膜を堆積した後、当該積層膜をパターニングすることにより、強誘電体膜からなる容量絶縁膜２４と白金膜からなる容量上部電極２５を形成する。これにより、本実施形態に係る半導体装置が得られる。
【００４０】
本実施形態に係る半導体装置及びその製造方法によれば、タングステン膜１９を堆積した後、ＣＭＰ法により、第１の層間絶縁膜１６の上にタングステン膜１９を残すように研磨し、平坦化されたタングステン膜１９をパターニングして、コンタクトプラグ１７を形成する。これにより、コンタクトプラグ１７の上部が第１の層間絶縁膜１６から突き出した形状となる。そのため、コンタクトプラグ内のボイド１８がコンタクトプラグの上端部２０の表面で露出しない。
【００４１】
したがって、本実施形態によれば、第１の層間絶縁膜１６とコンタクトプラグ１７を被覆して形成される拡散防止膜２１において、コンタクトプラグ１７直上の拡散防止膜２１の部分で生じる結晶性低下による水素バリア性の劣化という問題を防止できる。
【００４２】
また、コンタクトプラグ上端部２０の表面に、ボイド１８が露出しないため、凹所が形成されることを防止できる。このため、コンタクトプラグ１７と第１の層間絶縁膜１６の上に形成される強誘電体キャパシタにおいて、強誘電体キャパシタを構成する容量絶縁膜の結晶性、粒子サイズ、膜の厚さ及び組成はより均一になり、容量素子としての電気特性の劣化を低減できる。
【００４３】
さらに、コンタクトプラグ１７は第１の層間絶縁膜１６から突出しており、拡散防止膜２１との接触面積を増やすことができるため、安定なコンタクト抵抗が得られる。
【００４４】
（第２の実施形態）
本発明の第２の実施形態について、図３および図４を参照して説明する。図３は、本実施形態に係る半導体装置の断面図である。図１および図２に示した第１の実施形態の要素と同様の要素については、共通の参照符号を付して、説明の繰り返しを省略する。
【００４５】
図３に示すように、本実施形態においても、コンタクトプラグ１７は第１の層間絶縁膜１６から突出しており、コンタクトプラグ１７のボイド１８がコンタクトプラグの上端部２０の表面に露出しないように形成されている。さらに、本実施形態の特徴としては、拡散防止膜２１の表面が平坦化されている。
【００４６】
以下に、上記構成を有する半導体装置の製造方法について説明する。図４（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００４７】
まず、図４（ａ）に示すように、突出したプラグコンタクト１７を形成する工程までは、第１の実施形態と同様である。次に、突出したプラグコンタクト１７を覆うように第１の層間絶縁膜１６の上に全面に亘って、窒化チタン膜２６を堆積する。
【００４８】
次に、図４（ｂ）に示すように、ＣＭＰ法により、窒化チタン膜２６を研磨し、平坦化する。
【００４９】
次に、リソグラフィー工程を経て、例えばＲＩＥ法により、窒化チタン膜２６をエッチングして、図４（ｃ）に示すように、平坦化された窒化チタン膜からなる、コンタクトプラグ１７の上端部と接続された拡散防止膜２１を形成する。
【００５０】
次いで、第１の層間絶縁膜１６の上に全面に亘って、イリジウム膜及び酸化イリジウム膜を順次堆積した後、これらの積層膜をパターンニングすることにより、図４（ｄ）に示すように、窒化チタン膜からなる拡散防止膜２１の上に、イリジウム膜及び酸化イリジウム膜からなる容量下部電極２２を形成する。
【００５１】
次に、容量下部電極２２と第１の層間絶縁膜１６の上に全面に亘って、酸化珪素からなる第２の層間絶縁膜２３を堆積し、ＣＭＰ法により研磨して平坦化を行い、容量下部電極２２の表面を露出させる。
【００５２】
次に、例えばスパッタリング法または有機ＣＶＤ法により、容量下部電極２２及び第２の層間絶縁膜の上に全面に亘って、下から順に、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-XＮｂX）Ｏ9等の強誘電体膜及び白金膜を堆積した後、該積層をパターニングすることにより、強誘電体膜からなる容量絶縁膜２４と白金膜からなる容量上部電極２５を形成する。これにより、本実施形態に係る半導体装置が得られる。
【００５３】
本実施形態に係る半導体装置及びその製造方法によれば、拡散防止膜２１の表面が平坦化されているため、拡散防止膜２１の結晶性、粒子サイズ、膜の厚さ及び組成はより均一になり、水素に対するバリア性の劣化が、第１の実施形態と比較してさらに低減できる。
【００５４】
（第３の実施形態）
本発明の第３の実施形態について、図５及び図６を参照して説明する。本実施形態は、第２の実施形態とは、容量下部電極の形状が相違する。すなわち、図５に示すように、拡散防止膜２１の表面が平坦であるとともに、さらに、拡散防止膜２１の上に形成された容量下部電極２２の表面も平坦である。
【００５５】
本実施形態に係る半導体装置の製造方法の各工程について、図６（ａ）〜（ｄ）に示す断面図を参照して説明する。
【００５６】
図６（ａ）に示すように、突出したコンタクトプラグ１７を覆うように窒化チタン膜２６を堆積し、ＣＭＰ法により、第１の層間絶縁膜１６及びコンタクトプラグ１７上の窒化チタン膜２６を残すように研磨し、平坦化するまでの工程は、第２の実施形態の製造方法と同じである。
【００５７】
次に、平坦化された窒化チタン膜２６上の全面に亘って、図６（ｂ）のようにイリジウム膜及び酸化イリジウム膜を順次堆積して積層膜２７を形成する。
【００５８】
次に、窒化チタン膜２６と、イリジウム膜及び酸化イリジウム膜の積層膜２７を、リソグラフィー工程を経て例えばＲＩＥ法により、同時にエッチングして、図６（ｃ）に示すように、窒化チタン膜からなる拡散防止膜２１、およびその上に設けられたイリジウム膜及び酸化イリジウム膜からなる容量下部電極２２を同時に形成する。
【００５９】
次に、図６（ｄ）に示すように、容量下部電極２２と第１の層間絶縁膜１６の上に全面に亘って、酸化珪素からなる第２の層間絶縁膜２３を堆積し、ＣＭＰ法により研磨して平坦化を行い、容量下部電極２２の表面を露出させる。
【００６０】
次に、例えばスパッタリング法または有機ＣＶＤ法により、容量下部電極２２及び第２の層間絶縁膜２３の上に全面に亘って、下から順に、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-XＮｂX）Ｏ9等の強誘電体膜及び白金膜を堆積した後、該積層をパターニングすることにより、強誘電体膜からなる容量絶縁膜２４と白金膜からなる容量上部電極２５を形成する。これにより、本実施形態に係る半導体装置が得られる。
【００６１】
本実施形態に係る半導体装置及びその製造方法によれば、拡散防止膜２１と容量下部電極２２を同時にパターニングして形成するため、量産性を高めることができる。
【００６２】
さらに、容量下部電極２２の上面は平坦で、且つ第２の層間絶縁膜２３の上面と面一であるため、容量下部電極２２の上に形成される強誘電体キャパシタにおいて、容量絶縁膜の結晶性、粒子サイズ、膜の厚さ及び組成の均一性が向上し、上述した他の実施形態に係る半導体装置よりも、容量素子の特性をより向上させることができる。
【００６３】
以上の各実施形態において、容量絶縁膜として、ビスマス層状ペロブスカイト構造を有する強誘電体膜または高誘電率膜等の絶縁性金属酸化物からなり、強誘電体、チタン酸ジルコン鉛、チタン酸バリウムストロンチウムまたは五酸化タンタルのうちいずれか１つを用いることができる。それにより、データ記憶用の容量素子を構成することができる。
【００６４】
また、拡散防止膜は、チタン、タンタル、タングステン、アルミニウム若しくはこれらの合金、またはチタン、タンタル、タングステン、アルミニウム若しくはこれらの合金の窒化物からなる膜を有する単層膜または積層膜により構成することができる。それらの膜は、膜質が緻密であって拡散が防止する機能が高いとともに、層間絶縁膜との密着性に優れている。
【００６５】
なお、半導体基板としては、ＧａＡｓ等の半導体基板、導電性領域が形成された半導体基板、またはドレイン領域若しくはソース領域およびゲート電極からなるトランジスタが形成されている半導体基板を用いることができる。
【産業上の利用可能性】
【００６６】
本発明に係る半導体装置およびその製造方法によれば、特性の良好な強誘電体キャパシタを形成することができ、例えば、電界効果型トランジスタと強誘電体キャパシタとからなるスタック型メモリセルの作製に有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係る半導体装置の要部断面図
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程断面図
【図３】本発明の第２の実施形態に係る半導体装置の要部断面図
【図４】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程断面図
【図５】本発明の第３の実施形態に係る半導体装置の要部断面図
【図６】（ａ）〜（ｅ）は本発明の第３の実施形態に係る半導体装置の製造方法の工程断面図
【図７】従来の半導体装置の要部断面図
【図８】（ａ）〜（ｄ）は従来の半導体装置の製造方法の工程断面図
【図９】（ａ）〜（ｃ）は従来の半導体装置の製造方法の工程断面図
【符号の説明】
【００６８】
１１，１０１  シリコン基板
１２，１０２  素子分離層
１３，１０３  ゲート酸化膜
１４，１０４  ゲート電極
１５，１０５  不純物拡散領域
１６，１０６  第１の層間絶縁膜
１６ａ，  １０６ａ  コンタクトホール
１７，１０７  コンタクトプラグ
１８，１０８  ボイド
１９  タングステン層
２０  コンタクトプラグ上端部
２１，１０９  拡散防止膜
２２，１１０  容量下部電極
２３，１１１  第２の層間絶縁膜
２４，１１２  容量絶縁膜
２５，１１３  容量上部電極
２６  窒化チタン膜
２７  イリジウム膜及び酸化イリジウム膜の積層膜
１１４  ＴｉＮ層
１１５  拡散バリア層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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