(57)【要約】【課題】  異物の発生を抑制しつつゲート絶縁膜の厚さを高精度に制御可能な半導体装置の製造方法を提供する。【解決手段】  以下の工程を含む。半導体基板上に、第１ゲート絶縁膜を形成する。第１ゲート絶縁膜の一部をレジスト膜により覆う。レジスト膜の表面を、より溶解しやすい状態へと改質する。第１ゲート絶縁膜のレジスト膜により覆われていない部分を除去する。溶液によってレジスト膜を溶解する。半導体基板上の第１ゲート絶縁膜を除去された部分に、第２ゲート絶縁膜を形成する。第１ゲート絶縁膜上、第２ゲート絶縁膜上、にゲート電極を形成する。半導体基板の表面に、ゲート電極を挟むソース／ドレイン拡散領域を形成する。【選択図】      図１
2007173623.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜の一部をレジスト膜により覆う工程と、
前記レジスト膜の表面を、より溶解しやすい状態へと改質する工程と、
前記第１ゲート絶縁膜の前記レジスト膜により覆われていない部分を除去する工程と、
溶液によって前記レジスト膜を溶解する工程と、
前記半導体基板上の前記第１ゲート絶縁膜を除去された部分に、第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上、前記第２ゲート絶縁膜上、にゲート電極を形成する工程と、
前記半導体基板の表面に、前記ゲート電極を挟むソース／ドレイン拡散領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記改質する工程が、オゾンまたは過酸化水素を含んだ溶液を前記レジスト膜の表面に掛ける工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に、第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜の一部をレジスト膜により覆う工程と、
前記第１ゲート絶縁膜の前記レジスト膜により覆われていない部分を除去する工程と、
溶液によって前記レジスト膜を溶解する工程と、
前記レジスト膜の残存している部分にアルカリ溶液処理を施す工程と、
前記半導体基板上の前記第１ゲート絶縁膜を除去された部分に、第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上、前記第２ゲート絶縁膜上、にゲート電極を形成する工程と、
前記半導体基板の表面に、前記ゲート電極を挟むソース／ドレイン拡散領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記アルカリ溶液処理を施す工程が、濃度０．０１％以下のコリン溶液を１０秒以下、前記レジスト膜の残存している部分に浸す工程か、濃度０．０１％以下のコリン溶液２０秒以下、前記レジスト膜の残存している部分に浸す工程、を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記レジストを溶解する溶液が硫酸であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造装置の製造方法に関し、例えば、膜厚の異なる複数のゲート絶縁膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程には、絶縁膜および導電膜等の膜を、所望の形状へと加工する工程が含まれる。この工程の際、加工対象の膜の上に、加工対象の膜に形成されるパタンに応じたパタンを有するマスク材が形成され、このマスク材を用いて加工対象の膜がエッチングされ、マスク材が除去される。マスク材としてフォトレジストが用いられた場合、マスク材の除去には、硫酸と過酸化水素水との混合液（ＳＰＭ）が、多く用いられる。
【０００３】
また、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に種々の特性を持たせるために、１つの半導体基板上に、膜厚が相互に異なる複数のゲート絶縁膜が形成されることがある。この場合、ある厚さの第１のゲート絶縁膜が半導体基板上に形成された後、第１のゲート絶縁膜の一部がレジストにより覆われた状態で、覆われていない部分が除去される。そして、レジストが、アッシングまたはＳＰＭ等により除去され、次いで、第１のゲート絶縁膜が除去された部分に、第２のゲート絶縁膜が形成される。この際、アッシング時の酸素やＳＰＭ中の過酸化水素が酸化剤となり、レジスト除去後の半導体基板の表面上に、厚さが０．８乃至２ｎｍ程度のケミカル酸化膜が形成されてしまう。
【０００４】
このようなケミカル酸化膜が形成されることにより、以下の問題が生じる。すなわち、形成されるゲート絶縁膜の厚さが１．５ｎｍ以上ならばケミカル酸化膜が形成されたままで熱酸化工程を経ることによっても、目的の厚さのゲートゲート絶縁膜を形成できる。しかしながら、ケミカル酸化膜が１ｎｍ以上形成されていると、高性能を得ることを目的とした１．２ｎｍ以下のゲート絶縁膜を形成することはできない。そこで、酸化力の少ないもしくはほとんどない、例えば硫酸によって、レジスト膜を除去することが行われる。
【０００５】
硫酸のみが用いられる場合、露光後のレジストのパタンのエッジは他の部分よりも硬化しており、酸化剤が入ってない溶液では除去しにくい。このため、レジストの一部、特にパタンのエッジに沿って線状のレジストが、ゲート絶縁膜上等に異物として残ってしまう。この状態でゲート絶縁膜上に、ゲート電極となるポリシリコン膜が形成されると、その異物を核とした異常成長が発生し、ポリシリコン膜内にも多くの異物が形成される。この異物は、ゲート電極へのコンタクトホール形成時に開口不良を引き起こしたり、ゲート絶縁膜とゲート電極との間のリーク電流を増加させたりする。この結果、半導体装置の歩留りが低下する。
【０００６】
また、最も薄い酸化膜を形成する前にＨＦ系の溶液によって、ケミカル酸化膜を除去することも考えられる。しかしながら、その際、既に形成済みのゲート絶縁膜（厚いゲート絶縁膜）がエッチングされてしまう。特に、ゲート絶縁膜中の欠陥部分で局所的にエッチングが早くなり、初期耐圧不良が発生する。
【０００７】
形成済みのゲート絶縁膜がエッチングされることを回避するために、形成済みのゲート絶縁膜（厚いゲート絶縁膜）をプラズマ窒化することにより、形成済みのゲート絶縁膜にＨＦ系エッチングに対する耐性を与える技術も提案されている（例えば特許文献１）。しかしながら、この場合でも、形成済みのゲート絶縁膜の厚さも多少は減少する。形成済みのゲート絶縁膜の厚さも５ｎｍ以下と薄くなっており、０．２ｎｍ程度の厚さの減少でも、その機能が劣化してしまう。
【特許文献１】特開2001-196464号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、異物の発生を抑制しつつゲート絶縁膜の厚さを高精度に制御可能な半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の第１の視点による半導体装置の製造方法は、半導体基板上に、第１ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜の一部をレジスト膜により覆う工程と、前記レジスト膜の表面を、より溶解しやすい状態へと改質する工程と、前記第１ゲート絶縁膜の前記レジスト膜により覆われていない部分を除去する工程と、溶液によって前記レジスト膜を溶解する工程と、前記半導体基板上の前記第１ゲート絶縁膜を除去された部分に、第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上、前記第２ゲート絶縁膜上、にゲート電極を形成する工程と、前記半導体基板の表面に、前記ゲート電極を挟むソース／ドレイン拡散領域を形成する工程と、を具備することを特徴とする。
【００１０】
本発明の第２の視点による半導体装置の製造方法は、半導体基板上に、第１ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜の一部をレジスト膜により覆う工程と、前記第１ゲート絶縁膜の前記レジスト膜により覆われていない部分を除去する工程と、溶液によって前記レジスト膜を溶解する工程と、前記レジスト膜の残存している部分にアルカリ処理を施す工程と、前記半導体基板上の前記第１ゲート絶縁膜を除去された部分に、第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上、前記第２ゲート絶縁膜上、にゲート電極を形成する工程と、前記半導体基板の表面に、前記ゲート電極を挟むソース／ドレイン拡散領域を形成する工程と、を具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、異物の発生を抑制しつつゲート絶縁膜の厚さを高精度に制御可能な半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１実施形態）
図１乃至図６は、本発明の第１実施形態に係る半導体装置の製造方法の各工程を順に示す断面図である。まず、図１に示すように、例えばシリコンからなる半導体基板１に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２が形成される。すなわち、半導体基板１上に、素子分離絶縁膜２の形成予定領域に開口を有するマスク材（図示せぬ）が形成され、このマスク材をマスクとして半導体基板１の表面が、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより除去されることにより、トレンチが形成される。次に、このトレンチの所定の高さまで、シリコン酸化膜等の絶縁膜が埋め込まれる。次に、マスク材が除去される。
【００１４】
次に、リソグラフィ工程およびイオン注入により、半導体基板１の表面の所定の領域に、ｐ型のウェル３が形成される。次に、ｐ型のウェル３の表面に、リソグラフィ工程およびイオン注入によりｎ型のウェル４が形成される。
【００１５】
次に、半導体基板１の表面上の全面に、例えば熱酸化により、ゲート絶縁膜１１が形成される。ここで形成されるゲート絶縁膜１１は、半導体装置の完成品が有する複数（例えば２種）のゲート絶縁膜のうち、厚い方の厚さを有し、例えば、２．５ｎｍ程度の厚さを有する。
【００１６】
次に、図２に示すように、ウェハ上の全面に、マスク材としてのフォトレジスト膜１２が、例えばＣＶＤ（Chemical Vapor Deposition）法により形成される。次に、レジスト膜１２に、リソグラフィ工程によって、開口１３が形成される。開口１３は、薄いゲート絶縁膜の形成予定領域に位置しており、開口１３においてゲート絶縁膜１１が露出している。
【００１７】
次に、図３に示すように、レジスト膜１２を改質（軟化）させる処理が行われる。この改質処理は、レジスト膜１２、特にそのうちのパタンエッジの部分を、酸化力の弱い溶液によっても除去できるように改質する処理として種々のものを用いることができる。
【００１８】
改質処理の一例として、改質処理対象の部分を酸化させる処理が行われる。より具体的には、例えばオゾンの水溶液または過酸化水素水（改質処理溶液）をレジスト膜１２に振り掛ける処理を行うことができる。また、イソプロピルアルコール（ＩＰＡ）雰囲気に曝すことによっても同様の効果を得られる。
【００１９】
改質処理の結果、レジスト膜１２の表面が変質し、変質部１３が形成される。変質部１３は、変質前よりもろくなっており、酸化力の弱い溶液によっても除去されやすくなっている。なお、レジスト膜１２を、酸化力の弱い溶液によっても除去されやすくすることは、レジスト膜１２の酸化を促すことと同じである。したがって、改質処理を過度に促進する条件で行うと、レジスト膜１２のパタン形状が変化してしまう。このため、後述のように、改質処理には、適切な条件が存在する。
【００２０】
次に、図４に示すように、レジスト膜１２をマスクとしたウェットエッチングによって、ゲート絶縁膜１１の露出している部分が除去される。このウェットエッチング時の薬液として、例えばバッファードフッ酸（ＮＨ4ＦとＨＦとの混合液）、希釈されたＨＦ（ＤＨＦ）を用いることができる。
【００２１】
次に、図５に示すように、枚葉処理装置において、溶液を用いてレジスト膜１２が除去される。この溶液として、レジスト膜１２を除去しつつ、半導体基板１を酸化させにくいものを用いることができる。より具体的には、高温の、硫酸を含んでいる溶液、より好ましくは、多少の混合物が入っていたとしても実質的に硫酸からなる溶液、を用いることができる。ここに例示した溶液以外にも、シンナーなどの有機溶剤など、シリコンの酸化を抑制しつつレジスト膜を除去できればあらゆる溶液を用いることができる。
【００２２】
次に、ここまでで得られる構造が、例えばＮ2とＯ2との混合ガスに曝される。この結果、露出している半導体基板１の表面に、１ｎｍのゲート絶縁膜１４が形成される。所望の極薄膜の酸化膜が形成できる条件であれば、他のガスによる雰囲気が用いられてもよい。次に、プラズマ窒化、アニールが行われることにより、ゲート絶縁膜１４が酸窒化膜へと変化する。
【００２３】
次に、図６に示すように、例えばＣＶＤ（Chemical Vapor Deposition）方によって、厚さが１５０ｎｍ程度のポリシリコン膜１５が形成される。
【００２４】
次に、図７に示すように、ポリシリコン膜１５が、例えばリソグラフィ工程およびＲＩＥ法等を用いてパターニングされることによりゲート電極２１が形成される。次に、リソグラフィ工程、イオン注入、ＣＶＤ法、熱処理工程等によって、ソース／ドレイン拡散領域２２が形成され、スペーサ２３が形成され、ソース／ドレイン拡散領域２２およびゲート電極２１の表面にシリサイド部２４が形成される。
【００２５】
次に、上記の実施形態の実施を含んだ実験結果について説明する。実験に当たり、以下に述べるサンプル１、２、３を作成した。
【００２６】
サンプル１は、図２までの工程後、図３のレジスト膜１２に対する改質処理を経ずに、図４、図５の工程を経て図６のようにポリシリコン膜１５が形成されることにより作製された。
【００２７】
サンプル２は、以下の工程に沿って形成された。まず、図１の工程後、図２に対応する工程でレジスト膜１２を形成せずに、ゲート絶縁膜１２全てが除去された。次に、サンプル１および後述のサンプル３と条件を揃えるために、図４の工程によって、レジスト膜１２除去用の溶液を用いた処理が行われ、露出している半導体基板１の表面上の全面にゲート絶縁膜１４が形成された。次に、ゲート絶縁膜１４上に、図６と同じ工程によって、ポリシリコン膜１５が形成された。
【００２８】
サンプル３は、上記の実施形態に沿って、図６まで行われることによって作製された。すなわち、サンプル３のレジスト膜１２には、図３の工程の改質処理が行われている。
【００２９】
以上のサンプル１乃至３の異物欠陥検査を行った。この結果について、図８乃至図１２を参照して説明する。図８、図９は、サンプル１の異物の観察結果を示している。図８は、ポリシリコン膜１５の形成前の状態を示している。図９は、異物を中心とした領域を示している。
【００３０】
また、図１０、図１１、図１２は、本発明の第１実施形態におけるサンプル１、サンプル２、サンプル３の異物検査の結果をそれぞれ示している。ここで、図１０乃至図１２は、０．１μｍ以上の異物の個数を計測した結果を示している。
【００３１】
図８に示すように、ゲート絶縁膜１１上に、レジスト膜１２のパタンエッジに対応する位置に線状の残渣物が形成されている。このため、ポリシリコン膜１５は、レジスト膜１２残渣物を核に異常成長している。この結果、図９に示すように、ポリシリコン膜１５の上面が平坦にならずに、レジスト残渣物を中心に凸状の部分が形成されてしまった。
【００３２】
このような、レジスト残渣物に起因したポリシリコン膜１５の異物の個数を計測したところ、サンプル１では、図１０に示すように、８９４個と非常に多かった。ここで、異物として、大きさが０．１μｍ以上のものを計数した。以下の、サンプル２、サンプル３での異物検査も同じ基準が用いられた。
【００３３】
一方、サンプル２では、図１１に示すように、異物の個数は１２４個と少なかった。サンプル２では、レジスト膜１２が形成されていない。したがって、サンプル２の異物は、レジスト残渣物ではなく他の要因に起因した異物ではないことが分かる。そして、サンプル１の異物のうち、この、他の要因による異物を除いたものが、レジスト残渣物を核とする異物であることが分かる。
【００３４】
さらに、サンプル３では、図１２に示すように、異物の個数は１５９と、サンプル２とほぼ同じ個数であった。すなわち、レジスト膜１２の改質処理によってレジスト膜１２の残渣物が形成されることが抑制され、レジスト膜１２を形成しない場合とほぼ同程度まで、異物が低減したことが示された。
【００３５】
次に、レジスト膜１２の改質処理の条件について、図１３乃至図１５を参照して説明する。図１３乃至図１５は、本発明の第１実施形態に係る処理の条件依存性を示している。図３の工程において、以下に述べるような種々の条件でレジスト膜１２の改質処理の評価を行った。
【００３６】
まず、１つ目の評価方法として、図２までの工程によって得られるウェハを回転させながら、オゾン濃度１．５、５、１０、１６ｐｐｍのオゾン水溶液を、１０、３０、６０、１２０秒に亘ってレジスト膜１２に振り掛けた。その後、ウェハを乾燥させ、レジスト膜１２を観察した。この結果を、図１３に示す。
【００３７】
図１３において、×は、レジスト膜１２の改質（酸化）が進みすぎたためにレジスト膜１２が溶解し、この結果、所望のパタンを有するレジスト膜１２を得られなかった条件であることを示す。すなわち、×の条件では、レジスト膜１２のパタンのエッジ位置が、改質処理前からずれてしてしまっている。
【００３８】
一方、○は、レジスト膜１２が所望のパタン形状を維持しつつ、レジスト膜１２が除去された際に、レジスト膜１２の残渣物が改質処理を行わない場合より少なくなる程度までレジスト膜１２を改質させる条件であったことを示す。
【００３９】
図１３に示すように、オゾン濃度１６ｐｐｍ以上、およびオゾン濃度１０ｐｐｍで処理時間１２０秒では、レジスト膜１２のパタン形状が改質処理前の形状から変形してしまった。
【００４０】
さらに、○が付された条件でレジスト膜１２を改質させ、図４乃至図７の工程によって、ゲート電極２１を形成した段階で、ゲート電極２１の欠陥を評価した。この結果、異物の数は激減しており、半導体装置の歩留りを上げることができた。なお、最適な条件は、１０ｐｐｍ以下のオゾン水を３０秒間振り掛けるものであった。
【００４１】
２つ目の評価方法として、半導体処理装置のチャンバ内のＩＰＡ濃度を、０．５、１、３、５、１０％まで変化させて得られたレジスト膜１２を観察した。この結果を、図１４に示す。図１４において、○および×の意味は、図１３における説明と同じである。
【００４２】
図１４に示すように、ＩＰＡ濃度５％以上では、レジスト膜１２が変形してしまった。また、○が付された条件でレジスト膜１２を改質させ、図１３に関する記載と同様に、ゲート電極２１の欠陥を評価した。この結果、異物の数が激減していることが確認された。
【００４３】
３つめの評価方法として、図２までの工程によって得られるウェハを回転させながら、過酸化水素濃度１．３．５、１０％の過酸化水素溶液を、溶液温度２５、４０、５０、７０℃でレジスト膜に振り掛けた。その後、ウェハを乾燥させ、レジスト膜１２を観察した。この結果を、図１５に示す。
【００４４】
図１５に示すように、温度５０℃以上では、濃度３．５、１０％で、不良の結果が得られた。温度７０℃以上では、濃度によらず、不良の結果が得られた。なお、１％であっても、枚葉処理装置の場合、ウェハの中央に溶液が吐出されるため、長時間処理を行うとレジスト膜１２の中央付近で著しい変化が観察された。
【００４５】
この後、○が付された条件でレジスト膜１２を改質させ、図１３に関する記載と同様に、ゲート電極２１の欠陥を評価した。この結果、異物の数が激減していることが確認された。
【００４６】
以上述べたように、図１３乃至図１５に示した評価結果から、レジスト膜１２を適切に改質処理することによって、レジスト膜１２が除去されやすくなることが示された。また、レジスト膜１２のパタン形状を変化させずに酸化力の弱い溶液でもレジスト膜１２が除去されやすくするには、適切な条件があることも示された。
【００４７】
なお、レジスト膜１２として、Ｉ線用レジスト、ＫｒＦ、ＡｒＦレジストなどを用いた場合でも、効果があることが確認されている。
【００４８】
本発明の第１実施形態に係る半導体装置の製造方法によれば、酸化力の弱い溶液を用いてレジスト膜１２を除去するに先立ち、レジスト膜１２がこのような溶液によっても除去されやすくなるように改質させる処理が施される。このため、酸化力の弱い溶液によっても、レジスト膜１２の多くが除去され、残渣物が低減する。このため、残渣物に起因した膜の形成不良が抑制される。
【００４９】
また、第１実施形態によれば、レジスト膜が除去されやすくなるので、酸化力の弱い溶液を用いて、レジスト残渣物の数を低く抑えつつレジスト除去工程を行うことができる。酸化力の弱い溶液が用いられるので、半導体基板１の表面に形成されるケミカル酸化膜は非常に薄く抑えられる。よって、所望の厚さのゲート絶縁膜を形成できる。
【００５０】
（第２実施形態）
第２実施形態では、レジスト膜１２を除去する工程の後、残存しているレジスト膜１２に対する処理が行われる。
【００５１】
まず、図２までと同じ工程が行われる。この後、図１６に示すように、例えば、８０°の硫酸溶液を３０秒間、ウェハに注ぐことによって、レジスト膜１２が除去される。このレジスト膜１２の除去の際に、ＳＰＭより酸化力の弱い硫酸溶液が用いられているので、レジスト膜の一部、典型例としてパタンエッジの部分が、除去されずに残存する。
【００５２】
この後、ウェハが純水による洗浄され、回転によって乾燥させられる。
【００５３】
次に、図１７に示すように、過酸化水素等の酸化剤が実質的に含まれていない、アンモニアまたはコリン等のアルカリ溶液によるアルカリ処理が、ウェハに対して行われる。このアルカリ処理によって、残存しているレジスト膜１２が浮き上がり、除去される。ただし、アルカリ溶液は、半導体基板１の表面をエッチングする機能を有するので、後述のように、適切な条件で行うことが必要である。
【００５４】
次に、例えばＨ2／Ｏ2／Ｎ2希釈のガスで７５０℃で酸化させることにより、図５と同様に、ゲート絶縁膜１４が形成される。またＲＴＯ（Reactive Thermal Oxidation）などのドライＯ2により短時間の処理でも所望の酸化膜厚を形成できる。その後、プラズマ窒化、アニールが行われることにより、ゲート絶縁膜１４が酸窒化膜へと変化する。
【００５５】
この後の工程は、第１実施形態と同じである。
【００５６】
次に、上記の実施形態を含んだ実験結果について説明する。実験に当たり、以下に述べるサンプル１、２、３を作成した。
【００５７】
サンプル１は、本実施形態の工程に沿って、図１７のアルカリ処理を行わずに、図６と同様にポリシリコン膜１５まで形成されることにより作製された。
【００５８】
サンプル２は、本実施形態の工程に沿って、図１７のアルカリ処理を経て、ポリシリコン膜１５まで形成されることにより作製された。
【００５９】
サンプル３は、本実施形態の工程に沿って、図１６の工程まで行われ、図１７のアルカリ処理の代わりにＨＣｌ系の溶液を用いて酸処理を施され、ポリシリコン膜１５まで形成されることにより作製された。
【００６０】
以上のサンプル１乃至３の異物欠陥検査を行った。この結果について、図１８乃至図２０を参照して説明する。図１８、図１９、図２０は、本発明の第２実施形態におけるサンプル１、サンプル２、サンプル３の異物検査の結果をそれぞれ示している。ここで、図１８乃至図２０は、０．１μｍ以上の異物の個数を計測した結果を示している。
【００６１】
図１８乃至図２０に示すように、サンプル１乃至サンプル３において、異物の数が、それぞれ１３５９、３０９、８０６という結果が得られた。このように、アルカリ処理を施されたサンプル２の異物が最も少なかった。すなわち、硫酸によるレジスト除去工程後、アルカリ処理を行わない場合（サンプル１）から異物数が減少することが示された。また、図２０から、硫酸によるレジスト除去後、酸処理をした場合、異物の数がむしろ増加し、アルカリ処理によって効果がもたらされることが分かった。
【００６２】
次に、アルカリ処理の条件について、図２１、図２２を参照して説明する。図２１、図２２は、本発明の第２実施形態に係る処理の条件依存性を示している。
【００６３】
条件の評価に当たって、図１７までの工程（硫酸によるレジスト膜１２の除去工程）によって得られるウェハを回転させながら、濃度０．１、０．０１、０．００１％のコリン溶液を、５、１０、１５、２０秒間に亘ってウェハに振り掛けた。この結果、何れの条件においても、上記のサンプル２と同様に、レジスト膜１２の残渣物（異物）は、アルカリ処理をしない場合より減少した。その後、半導体基板１の表面を観察した。この結果を、図２１に示す。
【００６４】
図２１において、×は、露出している半導体基板１の表面がエッチングされた条件であることを示す。一方、○の条件においては、半導体基板１の表面のエッチングは観察されなかった。
【００６５】
図２１に示すように、濃度０．１％では、処理時間によらず、半導体基板１の荒れが観察された。濃度０．０１％では、処理時間が１０秒以下であれば、半導体基板１の荒れは発生しなかった。また、濃度０．００１％では、処理時間が２０秒以下であれば、半導体基板１の表面の荒れは発生しないことが分かった。以上の評価結果から、アルカリ処理の際の溶液の濃度および処理時間に適切な条件があることが示された。
【００６６】
以上より、アルカリ処理時間が長かったり、濃度が高かったりすると、半導体基板１の表面がエッチングされ、かえって半導体装置の欠陥が発生してしまうことが分かった。
【００６７】
これに対して、過酸化水素のような酸化剤を入れることにより、半導体基板１の表面の荒れを回避することができることが知られている。しかしながら、酸化剤の混入によって、半導体基板１の表面にケミカル酸化膜が形成されてしまう。図２２は、硫酸によるレジスト膜１２の除去工程後、コリンと過酸化水素と水との混合溶液を用いてレジスト残渣物を除去した際に半導体基板１の表面に形成されるケミカル酸化膜の厚さと処理時間との関係を示している。図２２に示すように、アルカリ処理の際に用いられるアルカリ溶液に酸化剤が添加されると、短い処理時間であっても、０．５ｎｍ程度の厚さの酸化膜が形成された。この酸化膜は、背景技術の項に記載したように、所望の厚さの薄いゲート絶縁膜の形成の妨げとなる。
【００６８】
また、半導体基板１の表面の荒れを防ぐような界面活性剤を含んだコリンでも、酸化剤を含んでいる場合と同じ現象が発生することが確認されている。
【００６９】
本発明の第２実施形態に係る半導体装置の製造方法によれば、酸化力の弱い溶液を用いてレジスト膜１２を除去した後、ウェハに対して、レジスト膜１２が酸化剤を実質的に含まない溶液によってアルカリ処理が施される。このアルカリ処理によって、酸化力の弱い溶液による除去工程では除去されなかったレジスト膜１２が除去される。このため、残渣物が低減し、残渣物に起因した膜の形成不良が抑制される。
【００７０】
また、第２実施形態によれば、アルカリ処理によって、酸化力の弱い溶液のレジスト除去能力が補填される。このため、酸化力の弱い溶液を用いることによって半導体基板１の表面に形成されるケミカル酸化膜を非常に薄く抑えつつ、レジスト膜１２の残渣物に起因した膜の形成不良が抑制される。
【００７１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１実施形態に係る半導体装置の製造方法の一部の工程を示す断面図。
【図２】図１に続く工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】第１実施形態の実施において得られた実験結果を示す図。
【図９】第１実施形態の実施において得られた実験結果を示す図。
【図１０】第１実施形態の実施において得られた実験結果を示す図。
【図１１】第１実施形態の実施において得られた実験結果を示す図。
【図１２】第１実施形態の実施において得られた実験結果を示す図。
【図１３】第１実施形態に係る処理の条件依存性を示す図。
【図１４】第１実施形態に係る処理の条件依存性を示す図。
【図１５】第１実施形態に係る処理の条件依存性を示す図。
【図１６】本発明の第２実施形態に係る半導体装置の製造方法の一部の工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】第２実施形態の実施において得られた実験結果を示す図。
【図１９】第２実施形態の実施において得られた実験結果を示す図。
【図２０】第２実施形態の実施において得られた実験結果を示す図。
【図２１】第２実施形態に係る処理の条件依存性を示す図。
【図２２】第２実施形態に係る処理の条件依存性を示す図。
【符号の説明】
【００７３】
１…半導体基板、２…素子分離絶縁膜、３、４…ウェル、１１、１４…ゲート絶縁膜、１２…フォトレジスト膜、１３…開口、１５…ポリシリコン膜。
【図１】
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【図２】
2007173623.tif 000004
【図３】
2007173623.tif 000005
【図４】
2007173623.tif 000006
【図５】
2007173623.tif 000007
【図６】
2007173623.tif 000008
【図７】
2007173623.tif 000009
【図８】
2007173623.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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