(57)【要約】【課題】電荷注入効率を高め、少ない電流及び低い電圧での書込みを可能にする。【解決手段】制御電極３４は、第１導電型の半導体基板２０の一方の主表面上に絶縁膜３２を介して設けられている。一対の不純物拡散領域２４ａ、２４ｂは、半導体基板の表層領域の制御電極を挟む領域部分に形成されている。抵抗変化部２２は、半導体基板の表層領域の、制御電極の下側の領域部分と不純物拡散領域との間に形成されている。抵抗変化部は、第２導電型であり、不純物拡散領域よりも不純物濃度が低い。主電極は、半導体基板の不純物拡散領域上に設けられている。第１電荷蓄積部４０ａは、半導体基板上の、第１主電極３６ａと制御電極とによって挟まれる部分に設けられている。第２電荷蓄積部４０ｂは、半導体基板上の、第２主電極３６ｂと制御電極とによって挟まれる部分に設けられている。【選択図】図１
2007317694.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
該半導体基板の一方の主表面上に絶縁膜を介して設けられた制御電極と、
前記半導体基板の一方の主表面側の、表層領域の前記制御電極を挟む領域部分に形成された一対の不純物拡散領域であって、前記第１導電型とは異なる第２導電型の第１及び第２不純物拡散領域と、
前記表層領域の、前記制御電極の下側の領域部分と前記第１不純物拡散領域及び第２不純物拡散領域との間にそれぞれ形成された、前記第１及び第２不純物拡散領域よりも不純物濃度が低い第２導電型の第１及び第２抵抗変化部と、
前記半導体基板の前記第１及び第２不純物拡散領域上に設けられた第１主電極及び第２主電極と、
前記第１主電極及び前記制御電極間にこれらと隣接して設けられた第１電荷蓄積部と、
前記第２主電極及び前記制御電極間にこれらと隣接して設けられた第２電荷蓄積部と
を備えることを特徴とする半導体不揮発性メモリ。
【請求項２】
前記半導体基板に、平坦領域と、該平坦領域よりも上面の位置が高いステップ領域とが設定されており、
該ステップ領域の前記半導体基板上に、前記制御電極が前記絶縁膜を介して設けられており、
前記第１及び第２不純物拡散領域は、前記半導体基板の一方の主表面側の表層領域のうち、前記平坦領域の一部分に形成されており、
前記第１及び第２抵抗変化部は、前記半導体基板の表層領域のうち、前記平坦領域の前記第１及び第２不純物拡散領域に隣接する領域から、前記ステップ領域に設けられているステップ部の側面にわたって形成されている
ことを特徴とする請求項１に記載の半導体不揮発性メモリ。
【請求項３】
前記第１及び第２電荷蓄積部は、それぞれ第１シリコン酸化膜、シリコン窒化膜、第２シリコン酸化膜を順に積層して構成されており、
前記ステップ部の高さが、前記第１シリコン酸化膜及び前記シリコン窒化膜の厚さの和よりも大きいことを特徴とする請求項２に記載の半導体不揮発性メモリ。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体不揮発性メモリに情報を記録するに当り、
前記第１導電型がｐ型であってかつ前記第２導電型がｎ型の場合には、
前記制御電極に正の第１制御電圧を印加する過程と
前記第１主電極に前記第１制御電圧より大きい正の第１電圧を印加する過程と、
前記第２主電極を接地電位にする過程と
を行い、
前記第１導電型がｎ型であってかつ前記第２導電型がｐ型の場合には、
前記制御電極に負の第２制御電圧を印加する過程と
前記第１主電極に絶対値が前記第２制御電圧より大きい、負の第２電圧を印加する過程と、
前記第２主電極を接地電位にする過程と、
を行う
ことを特徴とする半導体不揮発性メモリへの情報記録方法。
【請求項５】
前記第１導電型がｐ型であってかつ前記第２導電型がｎ型の場合は、
前記第１制御電圧を３〜５Ｖの範囲内の電圧に設定し、及び
前記第１電圧を５〜１０Ｖの範囲内の電圧に設定する
ことを特徴とする請求項４に記載の半導体不揮発性メモリへの情報記録方法。
【請求項６】
第１導電型の半導体基板の一方の主表面上に絶縁膜を形成し、及び該絶縁膜上に制御電極を形成する工程と、
前記半導体基板の前記制御電極を挟む領域に第２導電型の不純物を注入して、不純物低濃度拡散層を形成する工程と、
前記半導体基板及び前記制御電極上に、第１シリコン酸化膜層、シリコン窒化膜層、第２シリコン酸化膜層を順次に積層して、積層体を形成する工程と、
前記積層体をエッチングにより加工して、電荷蓄積部を形成する工程と、
前記不純物低濃度拡散層の部分であって前記制御電極から離間した領域に、第２導電型の不純物を注入することにより、不純物拡散領域を形成し、かつ、前記半導体基板の一方の主表面側の表層領域のうち、前記制御電極の下側の領域及び前記不純物拡散領域間の前記不純物低濃度拡散層の部分を抵抗変化部とする工程と、
前記半導体基板の前記不純物拡散領域上に、主電極を形成する工程と
を備えることを特徴とする半導体不揮発性メモリの製造方法。
【請求項７】
第１導電型の半導体基板上に絶縁膜を形成し、及び該絶縁膜上に制御電極を形成する工程と、
前記半導体基板の制御電極非形成領域をトレンチエッチングして、前記半導体基板の一方の主表面上に台状のステップ部を形成する工程と、
前記半導体基板の前記制御電極を挟む領域に、トレンチの底面である平坦領域から前記ステップ部の側面にわたって第２導電型の不純物を注入して、不純物低濃度拡散層を形成する工程と、
前記半導体基板及び前記制御電極上に、第１シリコン酸化膜層、シリコン窒化膜層、第２シリコン酸化膜層を順次に積層して、積層体を形成する工程と、
前記積層体をエッチングにより加工して、電荷蓄積部を形成する工程と、
前記不純物低濃度拡散層の部分であって前記半導体基板の平坦領域の一部分に、第２導電型の不純物を注入することにより、不純物拡散領域を形成し、かつ、前記半導体基板の表層領域のうち、前記制御電極の下側の領域及び前記不純物拡散領域間の前記不純物低濃度拡散層の部分を抵抗変化部とする工程と、
前記半導体基板の前記不純物拡散領域上に、主電極を形成する工程と
を備えることを特徴とする半導体不揮発性メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体不揮発性メモリ、半導体不揮発性メモリへの情報の記録方法及び半導体不揮発性メモリの製造方法に関するものである。
【背景技術】
【０００２】
図７を参照して、従来の半導体不揮発性メモリについて説明する。図７は、従来の半導体不揮発性メモリについて説明するための図であり、半導体不揮発性メモリの概略的な断面図である。半導体不揮発性メモリを構成する基本セル（以下、メモリセルと称する。）２１０は、シリコン基板２２０に、ゲート酸化膜２３２及びゲート電極２３４を有するＭＯＳ型のトランジスタ（ＭＯＳＦＥＴ）と、ゲート電極２３４を挟む位置に、２つの電荷蓄積部、すなわち第１及び第２電荷蓄積部２４０ａ及び２４０ｂを備えている。
第１及び第２電荷蓄積部２４０ａ及び２４０ｂは、第１シリコン酸化膜２４１ａ及び２４１ｂと、シリコン窒化膜２４２ａ及び２４２ｂと、第２シリコン酸化膜２４３ａ及び２４３ｂとが順次に積層された、電荷を蓄積可能な積層構造（以下、ＯＮＯ積層絶縁膜と称する。）である。
【０００３】
メモリセル２１０は、第１及び第２電荷蓄積部２４０ａ及び２４０ｂのそれぞれに電子が蓄積されているか否かにより、シリコン基板２２０の表層領域のうち、第１及び第２電荷蓄積部２４０ａ及び２４０ｂの下側の領域部分中に設けられている第１及び第２抵抗変化部２２２ａ及び２２２ｂの抵抗を変化させて、“１”又は“０”のデータを区別する。例えば、第１電荷蓄積部２４０ａに電子が蓄積されている場合は、第１電荷蓄積部２４０ａの下側の第１抵抗変化部２２２ａの抵抗値が上昇する。このとき、第１主電極領域（例えばドレイン）２２４ａを接地電位とし、第２主電極領域（例えばソース）２２４ｂを正電位とすると、第１抵抗変化部２２２ａの抵抗値の上昇によりドレイン電流が低下する。一方、第１電荷蓄積部２４０ａに電子が蓄積されていない場合は、第１抵抗変化部２２２ａの抵抗値は上昇しないので、ドレイン電流は低下しない。
【０００４】
また、第２電荷蓄積部２４０ｂに蓄積される電荷の有無によって、第２電荷蓄積部２４０ｂの下側の第２抵抗変化部２２２ｂの抵抗値が変動した場合は、第２主電極領域（ソース）２２４ｂ付近に形成される空乏層により、ドレイン電流は影響を受けない。
【０００５】
ドレイン２２４ａとソース２２４ｂに印加する電圧値を入れ替えれば、第２電荷蓄積部２４０ｂに電子が蓄積されているか否かを区別できる。このように、１つのメモリセルに２ビットのデータが記憶可能である（例えば、特許文献１、２又は３参照）。
【特許文献１】特開２００４−５６０８９号公報
【特許文献２】特開２００４−３４９３０４号公報
【特許文献３】特開２００５−６４２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述の従来例の半導体不揮発性メモリでは、抵抗変化部で発生するホットエレクトロンを、ゲート電極とシリコン基板表面の間の電界（図７中、矢印ＩＶで示す。）により電荷蓄積部に注入することで、情報が書込まれる。この場合、シリコン基板表面からゲート電極に至る、電荷蓄積部の実効的な膜厚が厚いため、電界が高くならない。この結果、ホットエレクトロンの注入効率が高くならず、書込み時間が長くなってしまうという課題がある。さらに、書込み時間が長いことにより、書込み時に消費される電流が大きくなってしまう。
【０００７】
また、ホットエレクトロンの注入効率を高くするために、ゲート電極やドレイン電極に印加する電圧を高くすると、同一のシリコン基板に形成されている他のメモリセルがこの電圧の影響を受けて、不要なホットエレクトロンの注入が起こる恐れがある。
【０００８】
そこで、発明者が鋭意研究を行ったところ、電荷蓄積部に隣接して、ドレイン電極又はソース電極となるポリシリコン電極を形成して、電荷蓄積部がドレイン電極又はソース電極とゲート電極に挟まれる構成とすることによって、ドレイン電極又はソース電極を、抵抗変化部で発生するホットエレクトロンを電荷蓄積部へと注入させる電極とすることで、書込み効率を上昇させることが可能であることを見出した。
【０００９】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、電荷注入効率を高め、少ない電流及び低い電圧での書込みを可能にする半導体不揮発性メモリ、半導体不揮発性メモリへの書込み方法、及び半導体不揮発性メモリの製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上述した目的を達成するために、この発明の半導体不揮発性メモリは、半導体基板と、制御電極と、一対の第１及び第２不純物拡散領域と、第１及び第２抵抗変化部と、第１主電極及び第２主電極と、第１電荷蓄積部と、第２電荷蓄積部とを備えている。
【００１１】
制御電極は、第１導電型の半導体基板の一方の主表面上に絶縁膜を介して設けられている。一対の第１及び第２不純物拡散領域は、この半導体基板の一方の主表面側の表層領域の、制御電極を挟む領域部分に形成されていて、第１導電型とは異なる第２導電型の領域である。第１及び第２抵抗変化部は、上述の表層領域の、制御電極の下側の領域部分と第１不純物拡散領域及び第２不純物拡散領域との間にそれぞれ形成されている。第１及び第２抵抗変化部は、第２導電型であり、第１及び第２不純物拡散領域よりも不純物濃度が低い。第１主電極及び第２主電極は、半導体基板の第１及び第２不純物拡散領域上に設けられている。
【００１２】
第１電荷蓄積部は、第１主電極及び制御電極間に、これらに隣接して、設けられている。第２電荷蓄積部は、第２主電極及び制御電極間に、これらに隣接して、設けられている。
【発明の効果】
【００１３】
この発明の半導体不揮発性メモリによれば、第１及び第２主電極を、半導体基板上に電荷蓄積部に隣接させて設ける構成にすることにより、それぞれ第１及び第２電荷蓄積部へホットエレクトロンを注入するための電極としても用いることができる。このため、ホットエレクトロンは、半導体基板表面と第１及び第２主電極の間の電界により、第１及び第２電荷蓄積部に注入されることになる。この場合、半導体基板表面から第１及び第２主電極に至る、第１及び第２電荷蓄積部の実効的な膜厚が薄くなり、この結果、ホットエレクトロンの注入効率が上昇する。また、ホットエレクトロンの注入により情報を書き込むにあたり、この注入効率の上昇により、高い電圧が不要になり、及び、書込み時間を短縮することが可能になり、さらに、書込み電流が少なくなる。
【発明を実施するための最良の形態】
【００１４】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００１５】
（第１実施形態の半導体不揮発性メモリの構成）
図１を参照して、第１実施形態の半導体不揮発性メモリの構造について説明する。図１は、この発明の半導体不揮発性メモリについて説明するための概略的な断面図である。
【００１６】
半導体不揮発性メモリの１つのメモリセル１０は、第１導電型の半導体基板としてｐ型のシリコン基板２０と、制御電極であるゲート電極３４と、一対の第１及び第２不純物拡散領域２４ａ及び２４ｂと、第１及び第２抵抗変化部２２ａ及び２２ｂと、第１主電極３６ａ及び第２主電極３６ｂと、第１電荷蓄積部４０ａと、第２電荷蓄積部４０ｂとを備えている。すなわち、メモリセル１０は、絶縁膜であるゲート酸化膜３２、及びゲート電極３４を有するＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ）と、電荷を蓄積可能な一対の第１及び第２電荷蓄積部４０ａ及び４０ｂを備えている。
【００１７】
なお、以下の説明では、第１及び第２不純物拡散領域２４ａ及び２４ｂを代表して不純物拡散領域２４と称し、第１及び第２抵抗変化部２２ａ及び２２ｂを代表して抵抗変化部２２と称し、第１主電極３６ａ及び第２主電極３６ｂを代表して主電極３６と称し、第１及び第２電荷蓄積部４０ａ及び４０ｂを代表して電荷蓄積部４０と称することもある。
【００１８】
シリコン基板２０の一方の主表面側は、他方の主表面側からの高さが異なる２つの表面（これら表面を上面という。）を備えている。高さの低い方の上面を有する領域を平坦領域２５とし、また、平坦領域２５の上面よりも上面の位置が高い領域をステップ領域２７として設定している。これら平坦領域２５及びステップ領域２７は、一方向に沿って、交互に配列されて形成されている。シリコン基板２０の一方の主表面上の、ステップ領域２７には、平坦領域２５の上面から上方に突出した台状のステップ部２８が形成されている。このステップ部２８の形成は、例えば、シリコン基板２０の一方の主表面からトレンチエッチングを行って、平坦領域２５に対応するシリコン基板の部分を掘り下げて、主表面の位置を低くすることによって行われる。なお、ステップ部２８の平面的形状を矩形とすると、平坦領域２５の平面的形状も矩形となる。
【００１９】
ゲート電極３４は、ポリシリコンで形成され、シリコン基板２０のステップ部２８上に、ゲート酸化膜３２を介して設けられている。
【００２０】
一対の第１及び第２不純物拡散領域２４ａ及び２４ｂは、シリコン基板２０の一方の主表面側を平面的に見た場合に、ゲート電極３４を挟む位置の、シリコン基板２０の平坦領域に形成されている。不純物拡散領域２４は、シリコン基板２０の導電型とは異なる第２導電型の領域であり、ここでは、ｎ型の不純物が高濃度に拡散されている領域（ｎ＋領域）である。不純物拡散領域２４は、ＭＯＳＦＥＴの動作時には主電極領域、すなわちドレイン又はソースとして機能する。
【００２１】
シリコン基板２０の表層領域には、さらに、抵抗変化部２２が形成されている。第１抵抗変化部２２ａは、ゲート電極３４の下側の領域部分と、第１不純物拡散領域２４ａの間に、ＭＯＳＦＥＴのチャネル方向の全域にわたって、形成されている。また、第２抵抗変化部２２ｂは、ゲート電極３４の下側の領域部分と、第２不純物拡散領域２４ｂの間に、チャネル方向の全域にわたって、形成されている。これら抵抗変化部２２は、シリコン基板２０の一方の主表面側を平面的に見た場合に、それぞれゲート電極３４と、不純物拡散領域２４とに挟まれる位置に設けられている。すなわち、抵抗変化部２２は、不純物拡散領域２４の領域端からであって、平坦領域２５の表面領域部分及びステップ部２８の側面領域を通り、ステップ部２８の上面で終端する形態で形成されている。また、抵抗変化部２２には、不純物拡散領域２４と同じ導電型の不純物が注入されている。さらに、抵抗変化部２２は、不純物濃度が、不純物拡散領域２４よりも低い領域（ｎ−領域）であって、情報の記録を行う際に、ホットエレクトロンを発生させる領域である。なお、図中、抵抗変化部２２の層厚を不純物拡散領域２４の層厚と等しくした例を示しているが、この例に限定されず、例えば、不純物拡散領域２４の層厚を抵抗変化部２２の層厚よりも厚く形成しても良い。
【００２２】
シリコン基板２０の第１及び第２不純物拡散領域２４ａ及び２４ｂ上には、ポリシリコンの第１主電極３６ａ及び第２主電極３６ｂがそれぞれ形成されている。
【００２３】
さらに、第１電荷蓄積部４０ａは、シリコン基板２０上の、シリコン基板２０の一方の主表面側を平面的に見た場合に、第１主電極３６ａとゲート電極３４との間に挟まれて、かつ第１主電極３６ａ及びゲート電極３４のそれぞれに隣接、すなわち直接接して、チャネル方向の全域にわたって、設けられている。第１電荷蓄積部４０ａは、第１シリコン酸化膜４１ａ、シリコン窒化膜４２ａ、及び第２シリコン酸化膜４３ａが順次に主としてチャネル方向に積層された積層構造（以下、ＯＮＯ積層絶縁膜と称する。）である。
【００２４】
第１シリコン酸化膜４１ａは、シリコン基板２０の平坦領域２５上からステップ部２８、ゲート酸化膜３２及びゲート電極３４の側壁上にわたって、５〜１０ｎｍ程度の厚みで形成されている。シリコン窒化膜４２ａは、第１シリコン酸化膜４１ａと同様に、シリコン基板２０の平坦領域２５上からステップ部２８、ゲート酸化膜３２及びゲート電極３４の側壁上にわたって、第１シリコン酸化膜４１ａ上に、５〜１０ｎｍ程度の厚みで形成されている。第２シリコン酸化膜４３ａは、シリコン窒化膜４２ａ上に、第１主電極３６ａの側壁に接するように２〜１０ｎｍ程度の厚みで形成される。
【００２５】
第２電荷蓄積部４０ｂは、シリコン基板２０上の、シリコン基板２０の一方の主表面側を平面的に見た場合に、第２主電極３６ｂとゲート電極３４とによって挟まれる部分に、第２主電極３６ｂ及びゲート電極３４に隣接して、チャネル方向の全域にわたって、設けられている。第２電荷蓄積部４０ｂは、第１電荷蓄積部４０ａと同様にＯＮＯ積層絶縁膜で構成される。
【００２６】
電荷蓄積部４０に注入されたキャリアは、このＯＮＯ積層絶縁膜のうち、主としてシリコン窒化膜４２に蓄積される。尚、電荷蓄積部４０の材質及び構成は、メモリの用途に応じて任意好適に選択可能であり、第１シリコン酸化膜４１及び第２シリコン酸化膜４３の間に、シリコン窒化膜、酸化アルミニウム膜及び酸化ハフニウム膜の絶縁膜群から選ばれた一種又は二種以上の絶縁膜が挟まれた構造にすることができる。なお、抵抗変化部及び電荷蓄積部は、第１不純物拡散領域と第２不純物拡散領域のいずれか一方と、ゲート電極の間に設けた構成でも良い。しかし、抵抗変化部及び電荷蓄積部を、第１不純物拡散領域と第２不純物拡散領域の双方と、ゲート電極の間に設けることにより、１つのメモリセルについて２ビットの情報の書込みが可能になる。
【００２７】
ゲート電極３４と、電荷蓄積部４０と、及び主電極３６の上に、層間絶縁膜５０が形成されている。層間絶縁膜５０には、コンタクトプラグ５２が形成されている。このコンタクトプラグ５２は、コバルトサリサイド５１を介して、主電極３６と電気的に接続されている。また、コンタクトプラグ５２は、層間絶縁膜５０上に形成されたメタル配線５４と電気的に接続されている。
【００２８】
第１実施形態の半導体不揮発性メモリでは、シリコン基板に、平坦領域とステップ領域が設定され、ステップ領域に設けられている台状のステップ部上にゲート酸化膜及びゲート電極を備えている。ゲート電極の下側のシリコン基板のステップ部の側面と主電極とで、電荷蓄積部が挟まれる構成になっている。このステップ部の側面の領域には抵抗変化部が設けられている。このため、ステップ部の側面と主電極とで、電荷蓄積部に最短距離で電界を発生させることになり、電界が最大になる。すなわち、抵抗変化部で発生するホットエレクトロンの注入電界が高められるので、ホットエレクトロンの注入効率を上昇させることができる。この結果、ホットエレクトロンを注入するための電圧を高くする必要がなくなる。また、情報の書込み時間が短縮されるので、書込み時に消費される電流を少なくすることができる。
【００２９】
なお、電荷蓄積部４０の電界を最大にするためには、ステップ部の高さを少なくとも第１シリコン酸化膜４１及びシリコン窒化膜４２の厚さの和以上にするのが良い。この理由については後述する。第１シリコン酸化膜及びシリコン窒化膜の厚みをともに５ｎｍとする場合には、ステップ部の高さは、１０ｎｍ以上にするのが良い。なお、ステップ部の高さの上限値として、特に制限は無いが、平坦部を形成するためのエッチング処理の時間を考慮すると、５０ｎｍ以下にすることが好ましい。
【００３０】
また、一般に、ＯＮＯ構造を備える半導体不揮発性メモリでは、読出し時の電流変動を大きくするために、抵抗変化部のドレイン電流が流れる方向の実質的な距離を３０〜５０ｎｍ程度にする必要がある。このため、不純物拡散層を形成するためのサイドウォールとしても利用される電荷蓄積部が、３０〜５０ｎｍ程度の厚みで形成される。
【００３１】
これに対し、第１実施形態の半導体不揮発性メモリでは、抵抗変化部が平坦領域からステップ部の側壁にわたって形成されている。この構成によれば、抵抗変化部の実質的な距離がステップ部の高さの分だけ大きくなる。従って、抵抗変化部の平坦領域に形成される部分の距離を小さくすることができ、電荷蓄積部のドレイン電流が流れる方向の厚みを小さくすることができる。この結果、電荷蓄積部の膜厚が薄くなり、ホットエレクトロンの注入電界を高めることができる。
【００３２】
ここでは、第１導電型の半導体基板として、ｐ型のシリコン基板を用いる場合について説明したが、この例に何ら限定されるものではない。第１導電型の半導体基板として、ｎ型のシリコン基板にｐ型のウェルを備える構成としても良い。また、第１導電型をｎ型として、第２導電型をｐ型としても良い。
【００３３】
（第１実施形態の半導体不揮発性メモリへの情報の記録方法）
図２を参照して、第１実施形態の半導体不揮発性メモリについて、情報の記録方法を説明する。なお、ここで情報の記録とは、半導体不揮発性メモリが備える電荷蓄積部への電荷（例えば、ホットエレクトロン）を注入、保持することをいう。図２は、第１実施形態の半導体不揮発性メモリへの情報の記録方法を説明するための概略図である。
【００３４】
なお、以下の説明では、第１不純物拡散領域２４ａをドレインとし、第２不純物拡散領域２４ｂをソースとし、第１主電極３６ａをドレイン電極とし、及び、第２主電極３６ｂをソース電極と称することもある。
【００３５】
シリコン基板２０及びソース電極３６ｂの電位を接地電位（０Ｖ）とする。ゲート電極３４には、ゲート電圧として、キャリアを形成するのに充分な３〜５Ｖの範囲内の第１制御電圧が印加される。ドレイン電極３６ａには、ドレイン電圧として、第１制御電圧よりも高い５〜１０Ｖの範囲内の第１電圧を印加する。このドレイン電圧は、第１抵抗変化部２２ａでホットエレクトロンを発生するのに充分な値である。ドレイン電圧を、ゲート電圧よりも高い電圧にすると、ホットエレクトロンを電荷蓄積部に引き込むために、ドレイン電極とシリコン基板の間の電気力線（図中、矢印Ｉで示す。）を利用することができる。
【００３６】
ここで、ステップ部２８の高さを、少なくとも第１シリコン酸化膜４１ａ及びシリコン窒化膜４２ａの厚さの和以上にすると、ステップ部２８の側壁と、ドレイン電極３６ａにより、第１シリコン酸化膜４１ａ、シリコン窒化膜４２ａ及び第２シリコン酸化膜４３ａを平行平板状に挟み込むことができる（図中、ＩＩで示す部分）。
【００３７】
このように、電荷蓄積部４０ａがシリコン基板２０のステップ部２８とドレイン電極３６ａで挟む構成のメモリセルに対して、ドレイン電圧をゲート電圧よりも大きくすることで、シリコン基板２０の抵抗変化部２２ａとドレイン電極３６ａの間の電気力線が最短経路を通ることになり、電荷蓄積部の電界が最大になる。
【００３８】
なお、第１導電型の半導体基板としてｎ型のシリコン基板を用いたｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）を備える半導体不揮発性メモリの場合は、例えば、ゲート電圧として、ゲート電極３４に−３〜−５Ｖの範囲内の負の第２制御電圧を印加し、ドレイン電極３６ａにドレイン電圧として、絶対値が第２制御電圧より大きい、−５〜−１０Ｖの範囲内の負の第２電圧を印加すれば良い。
【００３９】
（第１実施形態の半導体不揮発性メモリの製造方法）
図３（Ａ）〜（Ｄ）、図４（Ａ）及び（Ｂ）、図５（Ａ）及び（Ｂ）を参照して、半導体不揮発性メモリの製造方法について説明する。図３（Ａ）〜（Ｄ）、図４（Ａ）及び（Ｂ）、図５（Ａ）及び（Ｂ）は、半導体不揮発性メモリの製造方法について説明するための工程図であり、それぞれ製造工程段階で得られた構造体の断面の切り口を示している。
【００４０】
第１実施形態の発明の半導体不揮発性メモリの製造方法は、順次に実行される以下の第１〜７の工程を備えている。
【００４１】
第１の工程では、第１導電型の半導体基板として、ｐ型のシリコン基板を用意し、シリコン基板上に、絶縁膜としてゲート酸化膜、及びゲート酸化膜上に制御電極であるゲート電極を形成する。なお、ｐ型のシリコン基板として、ｎ型の基板にｐ型のウェルを備えるシリコン基板を用いても良い。
【００４２】
この工程では、先ず、シリコン基板２０の平坦な、一方の主表面２１上に、シリコン酸化膜３１及びポリシリコン層を順次に積層する。シリコン酸化膜３１の形成は、例えば熱酸化を用い、ポリシリコン層の形成は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖｏｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて行うことができる。その後、ポリシリコン層上に、シリコン窒化膜を例えばＣＶＤ法を用いて形成する。フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜を、ポリシリコン層のゲート電極に対応する領域を覆い、他の領域を露出するシリコン窒化膜マスク７０に加工する。さらに、シリコン窒化膜マスク７０を用いたドライエッチングにより、ポリシリコン層を加工してゲート電極３４を形成する（図３（Ａ））。
【００４３】
次に、シリコン窒化膜マスク７０及びゲート電極３４をマスクとして用いたドライエッチングを行い、シリコン酸化膜３１を加工してゲート酸化膜３２を形成する。
【００４４】
第２の工程では、シリコン基板２０の一方の主表面２１に、台状のステップ部２８を形成する。
【００４５】
この工程では、シリコン窒化膜マスク７０及びゲート電極３４をマスクとして用いたトレンチエッチングを行って、シリコン基板２０の一方の主表面にトレンチ（溝）７２を形成する。トレンチ７２の底面は、主表面２１に平行な平坦面である。これらトレンチ７２は、一定幅で平行に形成される。なお、トレンチ７２を形成するためのエッチングは、任意好適な垂直方向からの異方性ドライエッチングで行うことができる。シリコン基板２０の、トレンチ７２が形成された領域部分を平坦領域２５と称し、ゲート電極３４の下側のエッチングされていない領域部分、すなわち台状のステップ部２８が形成された領域をステップ領域２７と称する。トレンチ７２の深さ、すなわちステップ部２８の平坦領域２５のシリコン基板２０の上面からの高さが、後の工程で形成されるＯＮＯ積層絶縁膜のシリコン窒化膜の位置よりも高い位置になるように形成されるのが良く、１０〜５０ｎｍ程度で形成される。
【００４６】
第３の工程では、シリコン基板２０の、一方の主表面側を平面的に見た場合にゲート電極３４を両側から挟む領域に、不純物低濃度拡散層２３をそれぞれ形成する。不純物低濃度拡散層２３は、シリコン基板２０の平坦領域２５の部分からステップ部２８の側面２８ａにわたって、かつそれぞれの表面２１及び２８ａから一定の厚みで形成される。ステップ部２８の側面２８ａの領域部分に不純物低濃度拡散層を形成するために、第２導電型としてｎ型の不純物が平坦部の鉛直方向から４５度傾けた方向から注入される。ここでは、不純物として砒素（Ａｓ）を１×１０１３個／ｃｍ２程度の濃度で注入する。このようにこれら不純物低濃度拡散層２３は、ステップ部２８の、トレンチ７２に露出する側面２８ａに沿って、ステップ部２８の頂面から下方に延在し、さらに、トレンチ７２の底面に沿って隣接するステップ部２８の側面２８ａへと延在している（図３（Ｂ））。
【００４７】
第４の工程では、シリコン基板２０上に、第１シリコン酸化膜層４５、シリコン窒化膜層４６、第２シリコン酸化膜層４７を順次に積層して、積層体４４を形成する。
【００４８】
この工程では、先ず、熱酸化により第１シリコン酸化膜層４５が形成される。第１シリコン酸化膜層４５は、シリコン基板２０の平坦領域２５上からステップ部２８、ゲート酸化膜３２及びゲート電極３４の側壁上、さらに、シリコン窒化膜マスク７０の側面及び上面にわたって形成される。次に、ＣＶＤ法により第１シリコン酸化膜層４５上にシリコン窒化膜層４６が形成される。その後、ＣＶＤ法によりシリコン窒化膜層４６上に第２シリコン酸化膜層４７が形成される（図３（Ｃ））。
【００４９】
第５の工程では、積層体４４を垂直方向からの異方性エッチングにより加工して電荷蓄積部４０を形成する。このエッチングでは、シリコン基板２０の平坦領域２５上、及びゲート電極３４上のシリコン窒化膜マスク７０の上面に形成された積層体４４の部分が除去され、ステップ部２８、ゲート酸化膜３２、ゲート電極３４及びシリコン窒化膜マスク７０の側壁上にわたって形成された、第１シリコン酸化膜４１、シリコン窒化膜４２及び第２シリコン酸化膜４３が、電荷蓄積部４０として残存する。
【００５０】
第６の工程では、第５の工程で積層体４４の部分が除去されて露出した、平坦領域２５のシリコン基板２０に不純物拡散領域２４を形成する。ここでは、例えば、不純物として、Ａｓを１×１０１５個／ｃｍ２程度の濃度で注入する。Ａｓの注入により、不純物低濃度拡散層２３の部分であって、平坦領域２５の部分に、不純物拡散領域２４が形成される。また、不純物低濃度拡散層２３の部分であって、不純物拡散領域２４が形成されていない領域部分が、抵抗変化部２２となる。
【００５１】
第７の工程では、シリコン基板２０の不純物拡散領域２４上に、主電極３６を形成する（図３（Ｄ））。
【００５２】
この工程では、ＣＶＤ法により、平坦部上の電荷蓄積部で挟まれる領域を埋め込むように、ポリシリコンを堆積させる。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、平坦化した後、ドライエッチングによりポリシリコンの高さを低くして主電極３６にする。この主電極３６は、ドレイン電極やソース電極として用いられる部分であるので、ゲート電極３４と短絡しない程度に低くする必要がある。
【００５３】
以上のようにして、シリコン基板２０上のチャネル方向の全域にわたって、ゲート電極３４と平行に電荷蓄積部４０及び主電極３６が形成される。
【００５４】
主電極３６を形成した後の、層間絶縁膜やコンタクトの形成は、従来周知の方法で行うことができる。
【００５５】
先ず、ＣＶＤ法により、シリコン酸化膜７５を形成する。その後、フォトリソグラフィにより、ゲート電極３４上の部分を露出させ、それ以外の部分を覆うレジストパターン７６を形成する（図４（Ａ））。
【００５６】
次に、レジストパターン７６を用いたドライエッチングにより、シリコン酸化膜７５のゲート電極３４上の部分を除去して、シリコン酸化膜マスク７８に加工する。
【００５７】
次に、アッシング及び洗浄を行って、レジストパターン７６を除去する。さらに、シリコン酸化膜マスク７８を用いた熱リン酸によるウェットエッチングを行って、ゲート電極３４上に形成されたシリコン窒化膜マスク７０を選択的に除去する（図４（Ｂ））。
【００５８】
次に、ドライエッチングによりシリコン酸化膜マスク７８を除去する。スパッタリングにより、ポリシリコン上にＣｏ／ＴｉＮ積層膜を形成した後、５００℃程度の熱処理を行ってポリシリコン上にコバルトサリサイド（ＣｏＳｉｘ）を形成する。ここで、シリコン酸化膜やシリコン窒化膜の部分では、サリサイド形成がされずに、Ｃｏのままになる。
【００５９】
従来周知のＡＰＭ（アンモニア、過酸化水素水及び水の混合液）とＳＰＭ（硫酸、過酸化水素水及び水の混合液）を用いた選択エッチングを行って、ゲート電極３４及び主電極３６上のコバルトサリサイド５１を残存させ、その他の部分のＣｏ／ＴｉＮ積層膜を除去する（図５（Ａ））。
【００６０】
次に、ＣＶＤ法により、シリコン酸化膜を堆積した後、ＣＭＰ技術により平坦化して層間絶縁膜を形成する。次に、フォトリソグラフィ及びドライエッチングにより、コンタクトホールを開口する。
【００６１】
その後、ＣＶＤ法によりコンタクトホール内にＷ／ＴｉＮを堆積した後、その後、ＣＭＰやエッチバックにより平坦化処理を行い、コンタクトプラグ５２を得る。
【００６２】
さらに、層間絶縁膜上に、スパッタ法によりＡｌ／ＴｉＮを堆積した後、フォトリソグラフィ及びドライエッチングによりメタル配線５４を形成する（図５（Ｂ））。
【００６３】
（第２実施形態の半導体不揮発性メモリ）
図６を参照して、第２実施形態の半導体不揮発性メモリについて説明する。図６は、第２実施形態の半導体不揮発性メモリについて説明するための概略的な断面の切り口を示す図である。
【００６４】
図１を参照して説明した、第１実施形態の半導体不揮発性メモリでは、シリコン基板２０の一方の主表面が平坦領域と、平坦領域よりも高い台状のステップ部を備えるステップ領域とが設定されていて、ゲート酸化膜３２及びゲート電極３４は、シリコン基板のステップ部上に形成されている。
【００６５】
これに対し、第２実施形態の半導体不揮発性メモリでは、一方の主表面にステップ部が形成されておらず、その表面が平坦に形成されている。シリコン基板１２０がステップ部を有さない点を除いては、第１実施形態の半導体不揮発性メモリと同様の構成であるので、重複する説明を省略する。
【００６６】
半導体不揮発性メモリの１つのメモリセル１１０は、第１導電型の半導体基板としてｐ型のシリコン基板１２０と、制御電極であるゲート電極１３４と、一対の第１及び第２不純物拡散領域１２４ａ及び１２４ｂと、第１及び第２抵抗変化部１２２ａ及び１２２ｂと、第１主電極１３６ａ及び第２主電極１３６ｂと、第１電荷蓄積部１４０ａと、第２電荷蓄積部１４０ｂとを備えている。すなわち、メモリセル１１０は、絶縁膜であるゲート酸化膜１３２、及びゲート電極１３４を有するＭＯＳＦＥＴと、電荷を蓄積可能な一対の第１及び第２電荷蓄積部１４０ａ及び１４０ｂを備えている。
【００６７】
シリコン基板１２０の第１及び第２不純物拡散領域１２４ａ及び１２４ｂ上には、それぞれポリシリコンの第１主電極１３６ａ及び第２主電極１３６ｂが形成されている。
【００６８】
第１及び第２電荷蓄積部１４０ａ及び１４０ｂは、第１実施形態と同様に、第１シリコン酸化膜１４１ａ、シリコン窒化膜１４２ａ、及び第２シリコン酸化膜１４３ａが順次に積層された積層構造である。
【００６９】
次に、第２実施形態の半導体不揮発性メモリについて、情報記録方法を説明する。なお、以下の説明では、第１不純物拡散領域１２４ａをドレインと称し、第２不純物拡散領域１２４ｂをソースと称し、第１主電極１３６ａをドレイン電極と称し、及び、第２主電極１３６ｂをソース電極と称することもある。
【００７０】
シリコン基板１２０及びソース電極１３６ｂの電位を接地電位（０Ｖ）とする。ゲート電極１３４には、ゲート電圧として、キャリアを形成するのに充分な３〜５Ｖの範囲内の第１制御電圧が印加される。ドレイン電極１３６ｂには、ドレイン電圧として、第１制御電圧よりも高い５〜１０Ｖの範囲内の第１電圧を印加する。このドレイン電圧は、第１抵抗変化部１２２ａでホットエレクトロンを発生するのに充分な値である。ドレイン電圧を、ゲート電圧よりも高い電圧にすると、ホットエレクトロンを電荷蓄積部に引き込むために、ドレイン電極とシリコン基板の間の電気力線（図中、矢印ＩＩＩで示す。）を利用することができる。
【００７１】
第２実施形態の半導体不揮発性メモリによれば、ホットエレクトロンを電荷蓄積部に注入するにあたり、ドレイン電極１３６ａに印加する第１電圧を、ゲート電極１３４に印加する第１制御電圧よりも大きくすることで、ドレイン電極１３６ａをキャリア注入の電極として用いることができる。この場合、ドレイン１２４ａに向かって移動するキャリアの運動エネルギーを、キャリアの注入に利用できるので、キャリアの注入効率が高まる。
【００７２】
第２実施形態の半導体不揮発性メモリの製造は、図３〜５を参照して説明した第１実施形態と同様に行うことができる。
【００７３】
なお、第２実施形態の半導体不揮発性メモリは、シリコン基板１２０の一方の主表面が平坦である、すなわち、台状のステップ部２８を備えない構成であるので、第２の工程を行わずに、第１の工程に引き続いて、第３の工程を行えば良い。
【００７４】
また、シリコン基板１２０がステップ部を備えないので、第３の工程での不純物の注入は、鉛直方向から行えば良い。
【００７５】
第２の工程と第３の工程以外の工程については、第１実施形態と同様なので、ここでは説明を省略する。
【図面の簡単な説明】
【００７６】
【図１】第１実施形態の半導体不揮発性メモリの概略的な断面図である。
【図２】第１実施形態の半導体不揮発性メモリへの情報記録方法を説明するための概略図である。
【図３】半導体不揮発性メモリの工程図（その１）である。
【図４】半導体不揮発性メモリの工程図（その２）である。
【図５】半導体不揮発性メモリの工程図（その３）である。
【図６】第２実施形態の半導体不揮発性メモリの概略的な断面図である。
【図７】従来の半導体不揮発性メモリの概略的な断面図である。
【符号の説明】
【００７７】
１０、１１０、２１０    メモリセル
２０、１２０、２２０    シリコン基板
２２ａ、１２２ａ、２２２ａ    第１抵抗変化部
２２ｂ、１２２ｂ、２２２ｂ    第２抵抗変化部
２３    不純物低濃度拡散層
２４ａ、１２４ａ    第１不純物拡散領域
２４ｂ、１２４ｂ    第２不純物拡散領域
２５    平坦領域
２７    ステップ領域
２８    ステップ部
３１    シリコン酸化膜
３２、１３２、２３２    ゲート酸化膜
３４、１３４、２３４    ゲート電極
３６ａ、１３６ａ    第１主電極（ドレイン電極）
３６ｂ、１３６ｂ    第２主電極（ソース電極）
４０、４０ａ、４０ｂ、２４０ａ、２４０ｂ    電荷蓄積部
４１、４１ａ、４１ｂ、１４１ａ、２４１ａ、２４１ｂ    第１シリコン酸化膜
４２、４２ａ、４２ｂ、１４２ａ、２４２ａ、２４２ｂ    シリコン窒化膜
４３、４３ａ、４３ｂ，１４３ａ、２４３ａ、２４３ｂ    第２シリコン酸化膜
４４    積層体
４５    第１シリコン酸化膜層
４６    シリコン窒化膜層
４７    第２シリコン酸化膜層
５０    層間絶縁膜
５１    コバルトサリサイド
５２    コンタクトプラグ
５４    メタル配線
７０    シリコン窒化膜マスク
７２    トレンチ
７５    シリコン酸化膜
７６    レジストパターン
７８    シリコン酸化膜マスク
１４０ａ    第１電荷蓄積部
１４０ｂ    第２電荷蓄積部
２２４ａ    第１主電極領域（ドレイン）
２２４ｂ    第２主電極領域（ソース）
【図１】
2007317694.tif 000003
【図２】
2007317694.tif 000004
【図３】
2007317694.tif 000005
【図４】
2007317694.tif 000006
【図５】
2007317694.tif 000007
【図６】
2007317694.tif 000008
【図７】
2007317694.tif 000009