(57)【要約】【課題】ＣＭＯＳヒューズの電荷保持特性の劣化を管理する。【解決手段】半導体基板２１の主面上に不揮発性記憶素子のフローティングゲート２７を形成した後、フローティングゲート２７を覆うように、半導体基板２１の主面上に窒化シリコン膜６０を形成する。次いで、窒化シリコン膜６０上に、第１層間絶縁膜３３となる酸化シリコン膜を形成した後、エッチング技術によって窒化シリコン膜６０の表面が露出するように、酸化シリコン膜に接続孔６１を形成する。窒化シリコン膜６０は、窒素／シリコンの組成比を１．４７以上として形成される。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に形成されたＣＭＯＳヒューズとを備えた半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上に前記ＣＭＯＳヒューズを構成する不揮発性記憶素子のフローティングゲートを形成する工程と、
（ｂ）前記フローティングゲートを覆うように、前記半導体基板の主面上に窒化シリコン膜を形成する工程と、
（ｃ）前記窒化シリコン膜上に、酸化シリコン膜を形成する工程と、
（ｄ）エッチング技術によって前記窒化シリコン膜の表面が露出するように、前記酸化シリコン膜に孔を形成する工程とを含み、
前記工程（ｂ）において、窒素／シリコンの組成比を１．４７以上として前記窒化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記工程（ｂ）において、ＳｉＨ４ガスおよびＮ２ガスを用いたプラズマＣＶＤ法によって、前記窒化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記工程（ｂ）において、屈折率が１．９以下の前記窒化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記窒化シリコン膜の膜質を、屈折率で管理することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記窒化シリコン膜の膜質を、膜厚で管理することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）から構成されるヒューズ（以下、ＣＭＯＳヒューズという）として用いる半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２０００−１４９５８８号公報（特許文献１）には、大規模集積回路の欠陥に対して救済効率を向上させるために、不揮発性記憶素子（不揮発性メモリ素子）の記憶情報を利用する技術が開示されている。
【０００３】
特開２００１−２２９６９０号公報（特許文献２）には、多層配線などを有する半導体集積回路において欠陥救済のコストを低減するために、一層目のポリシリコンをフローティング電極とした不揮発性記憶素子を用いてメモリアレイの欠陥を救済するためのアドレス等を記憶させる技術が開示されている。
【０００４】
特開２００１−２５７４４号公報（特許文献３）には、不揮発性記憶素子による長期の情報保持性能を向上させるために、異なる閾値電圧を持つことが可能な不揮発性記憶素子と、その不揮発性記憶素子が持つ閾値電圧に応じて異なる相互コンダクタンスを持つことが可能な読み出しトランジスタとを有する半導体集積回路に関する技術が開示されている。
【０００５】
特開２００１−３５８３１３号公報（特許文献４）には、スタティックラッチ形態に接続された不揮発性記憶回路による長期の情報保持性能を向上させるために、読み出し動作の指示に応答して不揮発性記憶回路にスタティックラッチ動作の動作電源を供給し、ラッチ動作の完了後に動作電源の供給を断つ技術が開示されている。
【０００６】
国際公開第００／４６８０９号パンフレット（特許文献５）には、不揮発性記憶素子の閾値電圧が高低閾値電圧状態から初期閾値電圧に漸近しても良いように、前記不揮発性記憶素子に対する情報読み出しのための選択電圧を初期閾値にほぼ等しくする技術が開示されている。
【特許文献１】特開２０００−１４９５８８号公報
【特許文献２】特開２００１−２２９６９０号公報
【特許文献３】特開２００１−２５７４４号公報
【特許文献４】特開２００１−３５８３１３号公報
【特許文献５】国際公開第００／４６８０９号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者らは、不揮発性記憶素子をＣＭＯＳ構造で構成するＣＭＯＳヒューズを備えた半導体装置について開発、検討を行っている。このＣＭＯＳヒューズは、ＣＭＯＳプロセスを利用して半導体集積回路と共に同一の半導体基板上に形成され、その半導体集積回路に欠陥が生じている場合に救済するものである。
【０００８】
本発明者らが検討した半導体装置は、例えば０．１３μｍ半導体プロセスによって形成される。図８は、本発明者らが検討した製造工程中の半導体装置を模式的に示す要部拡大断面図であって、ＣＭＯＳヒューズの断面構造が示されている。
【０００９】
図８に至るまでの製造工程を簡単に説明する。まず、半導体基板２１の主面上に、ゲート絶縁膜２６となる酸化シリコン膜およびフローティングゲート２７となる多結晶シリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術によって、ゲート加工を行い、フローティングゲート２７およびゲート絶縁膜２６を形成する。
【００１０】
続いて、半導体基板２１の表面にイオン注入し、フローティングゲート２７の側面に絶縁膜サイドスペーサ３０を形成した後、さらに半導体基板２１の表面にイオン注入し拡散層３１を形成する。
【００１１】
続いて、フローティングゲート２７を覆うように半導体基板２１の表面上に、順に窒化シリコン膜６０、酸化シリコン膜からなる第１層間絶縁膜３３を形成すると図８に示すようになる。その後、接続孔６１を形成するために、窒化シリコン膜６０をエッチングストッパー膜として層間絶縁膜３３をエッチングした後、接続孔６１の領域の窒化シリコン膜６０を除去する。
【００１２】
このように製造された半導体装置のＣＭＯＳヒューズにおいて、電荷保持特性（リテンション特性）の劣化に起因する読み出し不良が発生する問題が生じた。そこで、本発明者らが検討した結果、窒化シリコン膜６０を介してフローティングゲート２７からの電荷漏れによって、電荷保持特性の劣化が原因であることがわかった。
【００１３】
本発明の目的は、ＣＭＯＳヒューズの電荷保持特性の劣化を管理することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明は、半導体基板の主面に形成され、ＣＭＯＳ構造の不揮発性記憶素子とを備えた半導体装置の製造方法である。まず、前記半導体基板の主面上に前記不揮発性記憶素子のフローティングゲートを形成した後、前記フローティングゲートを覆うように、前記半導体基板の主面上に窒化シリコン膜を形成する。次いで、前記窒化シリコン膜上に、酸化シリコン膜を形成した後、エッチング技術によって前記窒化シリコン膜の表面が露出するように、前記酸化シリコン膜に孔を形成する。前記窒化シリコン膜は、窒素／シリコンの組成比を１．４７以上として形成されるものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
本発明によれば、ＣＭＯＳヒューズの電荷保持特性の劣化を管理することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１に、本発明に係るＣＭＯＳヒューズの一例の等価回路を示す。なお、本実施の形態１では、このＣＭＯＳヒューズは欠陥回路を救済するためのヒューズとして用いるものである。
【００２１】
図１に示される回路は、複数の不揮発性記憶素子ＰＭ１、ＰＭ２のフローティングゲートＶｆを、ＯＲ論理接続された複数の読み出しＭＩＳ（Metal Insulator Semiconductor）トランジスタＤＭ１、ＤＭ２のゲート電極として使用し、読み出し時に不揮発性記憶素子ＰＭ１、ＰＭ２のワード線ＰＷＬを回路の接地電位とする。
【００２２】
２つの不揮発性記憶素子ＰＭ１、ＰＭ２のフローティングゲートＶｆは、それぞれ直列接続されたｎチャンネル型の読み出しＭＩＳトランジスタＤＭ１、ＤＭ２のゲート電極として接続される。不揮発性記憶素子ＰＭ１、ＰＭ２が書き込みデータ線ＰＤＬと接続する接続点を便宜上ドレイン電極と称し、不揮発性記憶素子ＰＭ１、ＰＭ２がソース線Ｖｓｓと接続する接続点を便宜上ソース電極と称する。不揮発性記憶素子ＰＭ１、ＰＭ２のソース電極は読み出しＭＩＳトランジスタＤＭ１、ＤＭ２のソース電極に共にソース線Ｖｓｓを共有している。
【００２３】
不揮発性記憶素子ＰＭ１、ＰＭ２の書き込み時には、書き込みデータ線ＰＤＬを５Ｖ、書き込みワード線ＰＷＬを５Ｖとし、読み出しデータ線ＲＤＬ、読み出しワード線ＲＷＬ、ソース線Ｖｓｓをそれぞれ０Ｖにする。これにより、ドレイン電極で発生したホットエレクトロンがフローティングゲートＶｆに注入され、不揮発性記憶素子ＰＭ１、ＰＭ２の閾値電圧が高くされる。
【００２４】
不揮発性記憶素子ＰＭ１、ＰＭ２の消去時には、書き込みデータ線ＰＤＬ、書き込みワード線ＰＷＬ、読み出しデータ線ＲＤＬ、読み出しワード線ＲＷＬをそれぞれ０Ｖにし、ソース線Ｖｓｓを６Ｖにする。これにより、フローティングゲートＶｆからトンネル電流で電子がソース電極に引き抜かれ、不揮発性記憶素子ＰＭ１、ＰＭ２の閾値電圧が低下することとなる。
【００２５】
不揮発性記憶素子ＰＭ１、ＰＭ２の読み出し動作時には、読み出しデータ線ＲＤＬおよび読み出しワード線ＲＷＬを１．８Ｖ、書き込みデータ線ＰＤＬ、書き込みワード線ＰＷＬおよびソース線Ｖｓｓを共に０Ｖにする。読み出しワード線ＲＷＬをゲート電極に受けるｎチャンネル型選択ＭＩＳトランジスタＳＭは読み出しＭＩＳトランジスタＤＭ１を読み出しデータ線ＲＤＬに接続可能にする。読み出しデータ線ＲＤＬは、双方の読み出しＭＩＳトランジスタＤＭ１、ＤＭ２がオン状態であるときソース線Ｖｓｓに導通する。このように、読み出し時においては、書き込みデータ線ＰＤＬ、書き込みワード線ＰＷＬ、ソース線Ｖｓｓは共に回路の接地電位（０Ｖ）に固定される。なお、このときフローティングゲートに対する弱いホットエレクトロンの注入やトンネル電流による電子の注入はない。
【００２６】
図１の構造によれば、不揮発性記憶素子ＰＭ１、ＰＭ２のフローティングゲートＶｆが読み出しＭＩＳトランジスタＤＭ１、ＤＭ２のゲート電極になるから、読み出しＭＩＳトランジスタＤＭ１、ＤＭ２は、フローティングゲートＶｆの電子注入状態・電子放出状態、換言すれば書き込み状態・消去状態に応じたスイッチ状態若しくは相互コンダクタンスを採る。このような構造の本発明に係るヒューズは、不揮発性記憶素子から構成されるＣＭＯＳ構造のヒューズ（ＣＭＯＳヒューズ）である。
【００２７】
図２に、図１の回路構成を実現するためのデバイス構造を例示する。図２には、ＣＭＯＳヒューズが形成される領域が示されている。
【００２８】
このＣＭＯＳヒューズ領域内では、図１のフローティングゲートＶｆは、活性領域３の書き込みＭＩＳトランジスタのチャネル上および活性領域５の読み出しＭＩＳトランジスタＤＭ１、ＤＭ２のチャネル上にゲート絶縁膜を介して配置された導電層７によって形成されている。また、図１の不揮発性記憶素子ＰＭ１、ＰＭ２のコントロールゲートは、フローティングゲートＶｆから延在された活性領域４の下にゲート絶縁膜を介して配置された半導体領域１に形成されている。さらに、フローティングゲートＶｆと同一の導電層７から成る読み出しワード線８が形成されている。
【００２９】
なお、不揮発性記憶素子ＰＭ１、ＰＭ２のコントロールゲートに接続される書き込みワード線ＰＷＬと、書き込みＭＩＳトランジスタおよび読み出しＭＩＳトランジスタＤＭ１、ＤＭ２のソース領域が接続されたソース線Ｖｓｓは第１金属配線層、書き込みデータ線ＰＤＬは第２金属配線層、および読み出しデータ線ＲＤＬは第３金属配線層から構成される。また、図２中には、第１金属配線層に電気的に接続されるコンタクト９が示されている。
【００３０】
図３は、図２のＡ−Ａ’線の断面を示し、図４は、図２のＢ−Ｂ’線の断面を示す。第１導電型の半導体基板２１の表面領域に第２導電型の半導体領域２２が形成される。第１導電型の半導体領域２３内には素子分離領域２４で分離されゲート絶縁膜２６を備えた不揮発性記憶素子の書き込みＭＩＳトランジスタと、素子分離領域２４で分離されゲート絶縁膜２６と初期閾値電圧を調整するための第２導電型の不純物層２５を備えた読み出しＭＩＳトランジスタが形成される。
【００３１】
第２導電型の半導体領域２２、書き込みＭＩＳトランジスタ、および読み出しＭＩＳトランジスタの上部にはゲート絶縁膜２６を介してフローティングゲート２７（図２の導電層７）が配置され、第２導電型の半導体領域２２の表面領域には第２導電型の拡散層３１および第１導電型の拡散層３２が形成される。フローティングゲート２７、第２導電型の拡散層３１および第１導電型の拡散層３２の表面領域には金属シリサイド層２９が形成される。
【００３２】
また、フローティングゲート２７を覆うように窒化シリコン膜６０が、半導体基板２１の表面上に堆積されている。この窒化シリコン膜６０は、例えば酸化シリコン膜からなる第１層間絶縁膜３３に第１金属配線層３４と電気的に接続されるコンタクトの接続孔６１を形成するために、エッチングストッパーとして堆積されるものである。
【００３３】
フローティングゲート２７の周辺部には絶縁膜サイドスペーサ３０を備え、第１層間絶縁膜３３、第１金属配線層３４、第２層間絶縁膜３５、第２金属配線層３６、第３層間絶縁膜３７、第３金属配線層３８を備える。
【００３４】
ここで、本発明に係る半導体装置の製造方法について図４を参照して説明する。まず、例えば単結晶シリコンからなる半導体基板２１の主面にＮ型の半導体領域２２を形成した後、不揮発性記憶素子の領域を除いた半導体領域２２の表面側に素子分離領域２４を形成する。
【００３５】
続いて、半導体基板２１に熱処理を施して、半導体基板２１の主面上にゲート絶縁膜２６を形成し、さらに半導体基板２１の主面上に多結晶シリコンからなる導電層を堆積した後、フォトリソグラフィ技術およびエッチング技術によって、フローティングゲート２７を形成する。次いで、半導体基板２１の主面にイオン注入して拡散層３１、３２を形成した後、フローティングゲート２７および拡散層３１、３２の表面をシリサイド化することによって、金属シリサイド層２９を形成する。次いで、フローティングゲート２７の側壁に絶縁膜サイドスペーサ３０を形成する。
【００３６】
続いて、フローティングゲート２７を覆うように、半導体基板２１の主面上に窒化シリコン膜６０を堆積し、さらに酸化シリコン膜からなる第１層間絶縁膜３３を堆積した後、所定の領域の第１層間絶縁膜３３および窒化シリコン膜６０を除去して接続孔６１を形成する。
【００３７】
ここで、窒化シリコン膜６０の形成に関して具体的に説明する。この窒化シリコン膜６０は、プラズマＣＶＤ（Chemical Vapor Deposition）法によって形成されるものであって、窒素／シリコンの組成比が１．４７以上となるように形成される。その成膜条件は、例えば、ＳｉＨ４ガス流量を４０ｓｃｃｍ以上、Ｎ２ガス流量を４．０ｓｌｍ以上、チャンバーの圧力を３００〜７００Ｐａ、ＲＦパワーを３００〜６００Ｗおよび半導体基板２１の温度を３５０〜４００℃とする。
【００３８】
前述したように、半導体装置のＣＭＯＳヒューズについて本発明者らが検討した結果、電荷保持特性（リテンション特性）の劣化に起因する読み出し不良が発生する原因として、窒化シリコン膜６０を介してフローティングゲート２７からの電荷漏れによって、電荷保持特性が劣化することがわかった。したがって、電荷漏れを防止するために、窒化シリコン膜６０の窒素／シリコンの組成比を１．４７以上となるように制御して、窒化シリコン膜６０を形成している。
【００３９】
続いて、接続孔６１を埋め込み、第１層間絶縁膜３３上に第１金属配線層３４を形成し、その第１金属配線層３４を覆うように第２層間絶縁膜３５を堆積する。次いで、第２層間絶縁膜３５上に第２金属配線層３６を形成し、その第２金属配線層３６を覆うように第３層間絶縁膜３７を堆積した後、第３層間絶縁膜３７上に第３金属配線層３８を形成する。その後、例えば表面保護膜などを堆積することによってＣＭＯＳヒューズを備えた半導体装置が略完成する。
【００４０】
ここで、本発明に係るＣＭＯＳヒューズの電荷保持特性について図５を参照して説明する。図５は、窒化シリコン膜の屈折率−電荷保持特性の相関の一例を示す説明図である。なお、ＣＭＯＳヒューズには、窒素／シリコンの組成比を１．４７とした窒化シリコン膜を用いている。また、図５では、ＣＭＯＳヒューズに電荷を書き込み後、２５０℃程度のベーク処理をしたＣＭＯＳヒューズの時間経過をパラメータ（初期、５時間後、９９．５時間後）として示している。
【００４１】
図５に示すように、窒化シリコン膜の屈折率が１．９程度より大きくなると、ベーク処理をした経過時間に関わらず、閾値Ｖｔｈが低下して、ばらついてしまう。したがって、窒素／シリコンの組成比を１．４７とした窒化シリコン膜の膜質の管理規格として、屈折率を１．９以下とすることによって、電荷保持特性による不良品を排除することができる。すなわち、窒化シリコン膜の屈折率を管理することによって、ＣＭＯＳヒューズの電荷保持特性の劣化を管理することができる。
【００４２】
図６には本発明に係る半導体装置の一例であるメモリ回路を含む集積回路のチップ平面図が概略的に示されている。半導体装置であるシステムＬＳＩ４０は、半導体基板の周縁に多数のボンディングパッド等の外部接続電極４１が配置され、その内側に外部入出力回路（３．３ＶＩ／Ｆ）４２、アナログ入出力回路（アナログＩ／Ｏ）４３が設けられている。外部入出力回路４２およびアナログ入出力回路４３は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。
【００４３】
レベルシフタ４４は外部電源を１．８Ｖのような内部電源電圧に降圧する。このレベルシフタ４４の内側には、ダイナミック・ランダム・アクセス・メモリ４５、中央処理装置４６、キャッシュメモリ４７、ロジック回路４８、フェーズ・ロックド・ループ回路４９、アナログ・デジタル変換回路５０、およびデジタル・アナログ変換回路５１、ビルト・イン・セルフ・テスト回路５２を有する。また、符号５３で示されるヒューズは、前記図１〜図４に示した電気的に消去および書き込みが可能な不揮発性記憶素子を備えたＣＭＯＳヒューズである。
【００４４】
ダイナミック・ランダム・アクセス・メモリ４５、中央処理装置４６、ロジック回路４８、キャッシュメモリ４７、ビルト・イン・セルフ・テスト５２はレベルシフタ４４から供給される１．８Ｖのような内部電源電圧を動作電源として動作される。但し、ダイナミック・ランダム・アクセス・メモリ４５は内部電源電圧を昇圧してワード線選択レベルを形成し、ワードドライバなどの動作電源に用いる。ヒューズ５３はデータ読み出し動作では内部電源電圧を用いて動作するが、消去・書き込み動作には高電圧を要しする。この高電圧は、内部昇圧回路によって形成してもよい。
【００４５】
ヒューズ５３は、ダイナミック・ランダム・アクセス・メモリ４５の救済情報（欠陥メモリセルを冗長メモリセルに置き換える為の制御情報）の格納に利用され、また、キャッシュメモリ４７の救済情報の格納に利用され、ヒューズによる救済用プログラム回路に代えて搭載されている。ヒューズ５３は入力に対して出力の論理機能をその記憶情報が決定するプログラマブルロジック回路を構成する。例えばヒューズ５３は、アドレス信号の複数ビットに対して所定の論理演算を行って得られる結果を予めデータとして保持することにより、アドレス入力信号の論理値の組み合わせに応じた所定の論理演算結果を出力するロジック回路として機能される。
【００４６】
システムＬＳＩ４０は、単層ポリシリコンゲートプロセスによって単結晶シリコンのような１個の半導体基板上に形成された相補型のＭＩＳトランジスタを有し、ＭＩＳトランジスタのゲート酸化膜厚は２種類に分類される。すなわち、単層ゲート構造の不揮発性記憶素子におけるゲート酸化膜厚を、他の回路のＭＩＳトランジスタのゲート酸化膜厚と共通化することにより、システムＬＳＩの製造プロセスを複雑化しないことを優先させて、フラッシュメモリの不揮発性記憶素子にある程度長い情報保持性能を持たせることができる。
【００４７】
このようにヒューズ５３に、本発明に係る窒素／シリコンの組成比が１．４７以上の窒化シリコン膜から構成されるＣＭＯＳヒューズを適用することによって、その窒化シリコン膜からの電荷漏れを防止、すなわちＣＭＯＳヒューズの電荷保持特性不良を防止することができる。また、ＣＭＯＳヒューズの電荷保持特性不良を防止することによって、半導体装置の信頼性を向上することができる。
【００４８】
（実施の形態２）
前記実施の形態１では、窒化シリコン膜の屈折率を管理することによって、ＣＭＯＳヒューズの電荷保持特性の劣化を管理する場合について説明した。本実施の形態２では、窒化シリコン膜の膜厚を管理することによって、ＣＭＯＳヒューズの電荷保持特性の劣化を管理する場合について図７を参照して説明する。
【００４９】
図７は、窒化シリコン膜の膜厚−電荷保持特性の相関の一例を示す説明図である。なお、ＣＭＯＳヒューズには、窒素／シリコンの組成比を１．４７とした窒化シリコン膜を用いている。また、図７では、ＣＭＯＳヒューズに電荷を書き込み後、２５０℃程度のベーク処理をしたＣＭＯＳヒューズの時間経過をパラメータ（初期、５時間後、９９．５時間後）として示している。
【００５０】
図７に示すように、窒化シリコン膜の屈折率が４５ｎｍ程度より大きくなると、ベーク処理をした経過時間に関わらず、閾値Ｖｔｈが低下して、ばらついてしまう。したがって、窒素／シリコンの組成比を１．４７とした窒化シリコン膜の膜質の管理規格として、膜厚を４４ｎｍ以下とすることによって、電荷保持特性による不良品を排除することができる。すなわち、窒化シリコン膜の屈折率を管理することによって、ＣＭＯＳヒューズの電荷保持特性の劣化を管理することができる。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
例えば、前記実施の形態１では、システムＬＳＩのＣＭＯＳヒューズに適用した場合について説明したが、システムオンチップ（ＳｏＣ：System on a Chip）などに代表されるような集積度の高い大規模集積回路に搭載された回路を備えた半導体装置において不揮発性記憶素子で構成したＣＭＯＳヒューズに適用することができる。
【産業上の利用可能性】
【００５３】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００５４】
【図１】本発明に係るＣＭＯＳヒューズの一例を示す等価回路図である。
【図２】図１の回路構成を実現するためのデバイス構造を模式的に示す平面図である。
【図３】図２のＡ−Ａ’線を模式的に示す断面図である。
【図４】図２のＢ−Ｂ’線を模式的に示す断面図である。
【図５】本発明に係る窒化シリコン膜の屈折率−電荷保持特性の相関の一例を示す説明図である。
【図６】本発明に係る半導体装置の一例であるシステムＬＳＩを模式的に示すチップ平面図である。
【図７】本発明に係る窒化シリコン膜の膜厚−電荷保持特性の相関の一例を示す説明図である。
【図８】本発明者らが検討した製造工程中の半導体装置を模式的に示す要部拡大断面図である。
【符号の説明】
【００５５】
１、２  半導体領域
３、４、５  活性領域
７      導電層
８      読み出しワード線
９      コンタクト
２１    半導体基板
２２、２３  半導体領域
２４    素子分離領域
２５    不純物層
２６    ゲート絶縁膜
２７    フローティングゲート
２９    金属シリサイド層
３０    絶縁膜サイドスペーサ
３１、３２  拡散層
３３    第１層間絶縁膜
３４    第１金属配線層
３５    第２層間絶縁膜
３６    第２金属配線層
３７    第３層間絶縁膜
３８    第３金属配線層
４０    システムＬＳＩ
４１    外部接続電極
４２    外部入出力回路
４３    アナログ入出力回路
４４    レベルシフタ
４５    ダイナミック・ランダム・アクセス・メモリ
４６    中央処理装置
４７    キャッシュメモリ
４８    ロジック回路
４９    フェーズ・ロックド・ループ回路
５０    アナログ・デジタル変換回路
５１    デジタル・アナログ変換回路
５２    ビルト・イン・セルフ・テスト回路
５３    ヒューズ
６０    窒化シリコン膜
６１    接続孔
ＰＭ１、ＰＭ２  不揮発性記憶素子
Ｖｆ    フローティングゲート
ＤＭ１、ＤＭ２  読み出しＭＩＳトランジスタ
ＲＤＬ  読み出しデータ線
ＲＷＬ  読み出しワード線
ＰＤＬ  書き込みデータ線
ＰＷＬ  書き込みワード線
Ｖｓｓ  ソース線
ＳＭ    ｎチャンネル型選択ＭＩＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図８】
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【図５】
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【図７】
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