(57)【要約】【課題】ジッタを小さくする、ロックレンジを広くする、最高動作周波数を上げる及び消費電力を下げることを同時に満たすＤＬＬ回路を提供する。【解決手段】ｎ個（ｎは２以上の整数）の直列に接続された遅延素子を有し、１段目の遅延素子に同期基準信号が入力され、ｋ（ｋは１≦ｋ＜ｎをみたす整数）段目の遅延素子により遅延された前記同期基準信号がｋ段目の遅延素子より遅延量の大きいｋ＋１段目の遅延素子へそれぞれ出力される遅延回路２と、前記遅延素子がそれぞれ出力する遅延された前記同期基準信号のうちの１つを選択し出力する選択回路３と、選択回路３が出力する信号を所定時間遅延して出力する調整回路４と、前記同期基準信号及び調整回路４より出力される信号の位相を比較し、比較結果を出力する位相比較回路５と、前記比較結果が入力され、それに基づいて選択回路３の制御を行う制御回路６と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号を与えられて同期基準信号を生成して出力する入力回路と、
ｎ個（ｎは２以上の整数）の直列に接続された遅延素子を有し、１段目の遅延素子に前記同期基準信号が入力され、ｋ（ｋは１≦ｋ＜ｎをみたす整数）段目の遅延素子により遅延された前記同期基準信号がｋ＋１段目の遅延素子へそれぞれ出力される遅延回路と、
制御信号及び前記ｎ個の遅延素子がそれぞれ出力する遅延された前記同期基準信号が入力され、前記制御信号に基づき前記ｎ個の遅延素子がそれぞれ出力する遅延された前記同期基準信号のうちの１つの信号を選択し出力する選択回路と、
前記選択回路が出力する信号が入力され、所定時間遅延して出力する調整回路と、
前記同期基準信号及び前記調整回路より出力される信号が入力され、前記同期基準信号及び前記調整回路より出力される信号の位相を比較し、比較結果を出力する位相比較回路と、
前記比較結果が入力され、それに基づいて前記選択回路の制御を行う前記制御信号を出力する制御回路と、
を備え、
前記ｋ＋１段目の遅延素子はそれぞれ前記ｋ段目の遅延素子の有する遅延量よりも大きい遅延量を有することを特徴とするＤＬＬ回路。
【請求項２】
前記遅延素子は直列に接続された第１、第２のインバータ回路と、
前記第１のインバータ回路の出力端子と接地線の間に接続された第１のキャパシタと、
前記第２のインバータ回路の出力端子と前記接地線の間に接続され、前記第１のキャパシタと同容量の第２のキャパシタと、
を備え、
前記ｋ＋１段目の遅延素子が有するキャパシタの容量はそれぞれ前記ｋ段目の遅延素子が有するキャパシタの容量より大きいことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記ｋ段目の遅延素子が有する遅延量Ｔｋ及び前記ｋ＋１段目の遅延素子が有する遅延量Ｔｋ＋１はＴｋ＋１＝Ｔｋ×ａ（ａは１より大きい定数）となることを特徴とする請求項１に記載のＤＬＬ回路。
【請求項４】
入力信号を与えられて同期基準信号を生成して出力する入力回路と、
ｎ×ｍ個（ｎ、ｍは２以上の整数）の直列に接続された遅延素子を有し、１段目の遅延素子に前記同期基準信号が入力され、ｋ（ｋは１≦ｋ＜ｎ×ｍをみたす整数）段目の遅延素子により遅延された前記同期基準信号がｋ＋１段目の遅延素子へ出力される遅延回路と、
制御信号及び前記ｎ×ｍ個の遅延素子がそれぞれ出力する遅延された前記同期基準信号が入力され、前記制御信号に基づき前記ｎ×ｍ個の遅延素子がそれぞれ出力する遅延された前記同期基準信号のうちの１つの信号を選択し出力する選択回路と、
前記選択回路が出力する信号が入力され、所定時間遅延して出力する調整回路と、
前記同期基準信号及び前記調整回路より出力される信号が入力され、前記同期基準信号及び前記調整回路より出力される信号の位相を比較し、比較結果を出力する位相比較回路と、
前記比較結果が入力され、それに基づいて前記選択回路の制御を行う前記制御信号を出力する制御回路と、
を備え、
１段目〜ｎ段目の遅延素子がそれぞれ同じ遅延量を有し、
ｎ＋１段目〜２ｎ段目の遅延素子がそれぞれ同じかつ前記１段目〜ｎ段目の遅延素子の有する遅延量より大きい遅延量を有し、
（ｊ−１）×ｎ＋１段目〜ｊ×ｎ段目（ｊは２≦ｊ≦ｍを満たす整数）の遅延素子がそれぞれ同じかつ（ｊ−２）×ｎ＋１段目〜（ｊ−１）×ｎ段目の遅延素子の有する遅延量より大きい遅延量を有し、
（ｍ−１）×ｎ＋１段目〜ｍ×ｎ段目の遅延素子がそれぞれ同じかつ（ｍ−２）×ｎ＋１段目〜（ｍ−１）×ｎ段目の遅延素子の有する遅延量より大きい遅延量を有することを特徴とするＤＬＬ回路。
【請求項５】
前記遅延素子は直列に接続された第１、第２のインバータ回路と、
前記第１のインバータ回路の出力端子と接地線の間に接続された第１のキャパシタと、
前記第２のインバータ回路の出力端子と前記接地線の間に接続され、前記第１のキャパシタと同容量の第２のキャパシタと、
を備え、
１段目〜ｎ段目の遅延素子がそれぞれ同容量のキャパシタを有し、
ｎ＋１段目〜２ｎ段目の遅延素子がそれぞれ同じかつ前記１段目〜ｎ段目の遅延素子が有するキャパシタより容量の大きいキャパシタを有し、
（ｊ−１）×ｎ＋１段目〜ｊ×ｎ段目（ｊは２≦ｊ≦ｍを満たす整数）の遅延素子がそれぞれ同じかつ（ｊ−２）×ｎ＋１段目〜（ｊ−１）×ｎ段目の遅延素子が有するキャパシタより容量の大きいキャパシタを有し、
（ｍ−１）×ｎ＋１段目〜ｍ×ｎ段目の遅延素子がそれぞれ同じかつ（ｍ−２）×ｎ＋１段目〜（ｍ−１）×ｎ段目の遅延素子が有するキャパシタより容量の大きいキャパシタを有することを特徴とする請求項４に記載のＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ回路に関するものである。
【背景技術】
【０００２】
遅延ロックループ（Ｄｅｌａｙ―Ｌｏｃｋｅｄ  Ｌｏｏｐ、以下ＤＬＬ）回路は入力信号と出力信号との位相比較を行い、遅延の値を変え、入力信号と出力信号の位相を一致させる回路である。
【０００３】
ＤＬＬ回路は遅延回路、選択回路、位相比較回路、制御回路を有する。ＤＬＬ回路への入力信号は遅延回路および位相比較回路に入力される。遅延回路では、遅延時間の等しい複数の遅延素子が直列に接続されており、各遅延素子が遅延させた遅延信号を選択回路へ出力する。選択回路は制御回路からの制御信号に基づいて遅延回路から出力される複数の遅延信号の中から一つを選択し出力する。位相比較回路ではＤＬＬ入力信号及び選択回路から出力される信号がフィードバックされた信号が入力され、この２つの信号の位相を比較しその結果を制御回路へ出力する。制御回路はその結果に基づいて位相差が小さくなるような遅延信号を選択するよう選択回路へ制御信号を出力する。位相比較回路で位相差がない又は十分小さいと判定されるまでこの動作を繰り返し、ＤＬＬ回路の入力信号と出力信号との位相を合わせる。入力信号と出力信号との位相があわされた状態をロック状態という。
【０００４】
ＤＬＬ回路が入力信号の遅延時間を調整できる単位は遅延素子１つが有する遅延時間であり、位相が合わされたロック状態でも正確には最大で遅延素子１つが有する遅延時間分の差がある。このロック状態での入力信号と出力信号との位相差はジッタと呼ばれる。
【０００５】
ＤＬＬ回路にはジッタを小さくする、ロックレンジ（ＤＬＬ回路が位相を合わせることができる入力信号の周波数領域）を広くする、最高動作周波数を高くする、消費電力を低減することが要求される。ジッタは特に入力信号の周波数が高い場合に小さくすることが要求される。ジッタの大きさを決める要因の一つは遅延素子の有する遅延時間であり、遅延時間を小さくすればジッタを小さくすることができる。
【０００６】
ロックレンジは遅延回路の最小遅延時間と最大遅延時間に依存する。つまり最大遅延時間を大きくするほどロックレンジは広くなり、位相を合わせることの可能な入力信号の周波数の範囲が広がる。最大遅延時間は遅延素子の有する遅延時間及び遅延素子数によって決まる。最大遅延時間を大きくするためには、遅延素子の有する遅延時間を大きくするかまたは遅延素子数を増やすことになる。
【０００７】
最高動作周波数は制御回路と選択回路の回路規模によって決まる。回路規模が大きければ制御回路及び選択回路内の回路段数が多くなり、最高動作周波数は下がる。制御回路及び選択回路の回路規模は遅延回路が有する遅延素子数に依存し、遅延素子数が多くなると回路規模は大きくなり、遅延素子数が少なくなると回路規模は小さくなる。消費電力はＤＬＬ回路全体の面積に依存し、面積が大きくなれば消費電力も大きくなる。
【０００８】
このＤＬＬ回路で、入力信号の周波数が高い場合にジッタを小さくし、かつロックレンジを広くしようとすると、遅延素子の有する遅延時間を小さくし、かつ遅延素子数を増やさなければならなくなる。しかし遅延素子数が増えたことで制御回路、選択回路の回路規模が大きくなり最高動作周波数が低下する。また、回路面積が大きくなるので消費電力の増大を招くこととなる。
【０００９】
また、入力信号の周波数が高い場合にジッタを小さくし、かつ最高動作周波数を上げようとすると、遅延素子の有する遅延時間を小さくし、かつ遅延素子数を減らさなければならなくなる。しかし遅延時間を小さくし、遅延素子数を減らしたことで遅延回路の最大遅延時間が小さくなってしまい、ロックレンジが狭くなる。
【００１０】
また、ロックレンジを広くし、かつ最高動作周波数を上げようとすると、遅延素子数を減らし、かつ遅延素子の遅延時間を大きくしなければならなくなる。しかし遅延時間を大きくすることで、入力信号の周波数が高い場合にジッタの増加を招く。
【００１１】
ジッタを小さくするディジタルＤＬＬ回路が提案されている（特許文献１参照）。このＤＬＬ回路は、遅延量がゲート遅延単位で粗く変化可能な粗可変遅延回路と、遅延量がゲート遅延以下の単位で細かく変化可能な細可変遅延回路とを直列に接続して構成された可変遅延回路を有し、位相比較回路に入力される基準信号とフィードバック信号との位相差が大きい時には粗可変遅延回路の遅延量を変化させて遅延量を大きく調整し、位相差が小さいときには細可変遅延回路の遅延量を変化させて遅延量を小さく調整することでジッタを小さくし、かつロックするまでの時間を短くしている。
【００１２】
しかしこのディジタルＤＬＬ回路では、遅延の最大値を増加させる（ロックレンジを広くする）にあたり遅延素子の段数を増やすこととなり、ロックレンジを広くすること及び最高動作周波数を上げることを同時に満たすことができない。
【００１３】
上記のように、従来のＤＬＬ回路では、入力信号の周波数が高い場合においてジッタを小さくする、ロックレンジを広くする、最高動作周波数を上げる、消費電力を下げることを同時に満たすことができないという問題を有していた。
【特許文献１】特開平１１−８８１５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで本発明は、入力信号の周波数が高い場合においてジッタを小さくする、ロックレンジを広くする、最高動作周波数を上げる、消費電力を下げることを同時に満たすことができるＤＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様によるＤＬＬ回路は、入力信号を与えられて同期基準信号を生成して出力する入力回路と、ｎ個（ｎは２以上の整数）の直列に接続された遅延素子を有し、１段目の遅延素子に前記同期基準信号が入力され、ｋ（ｋは１≦ｋ＜ｎをみたす整数）段目の遅延素子により遅延された前記同期基準信号がｋ＋１段目の遅延素子へそれぞれ出力される遅延回路と、制御信号及び前記ｎ個の遅延素子がそれぞれ出力する遅延された前記同期基準信号が入力され、前記制御信号に基づき前記ｎ個の遅延素子がそれぞれ出力する遅延された前記同期基準信号のうちの１つの信号を選択し出力する選択回路と、前記選択回路が出力する信号が入力され、所定時間遅延して出力する調整回路と、前記同期基準信号及び前記調整回路より出力される信号が入力され、前記同期基準信号及び前記調整回路より出力される信号の位相を比較し、比較結果を出力する位相比較回路と、前記比較結果が入力され、それに基づいて前記選択回路の制御を行う前記制御信号を出力する制御回路と、を備え、前記ｋ＋１段目の遅延素子はそれぞれ前記ｋ段目の遅延素子の有する遅延量よりも大きい遅延量を有するものである。
【００１６】
また、本発明の一態様によるＤＬＬ回路は、入力信号を与えられて同期基準信号を生成して出力する入力回路と、ｎ×ｍ個（ｎ、ｍは２以上の整数）の直列に接続された遅延素子を有し、１段目の遅延素子に前記同期基準信号が入力され、ｋ（ｋは１≦ｋ＜ｎ×ｍをみたす整数）段目の遅延素子により遅延された前記同期基準信号がｋ＋１段目の遅延素子へ出力される遅延回路と、制御信号及び前記ｎ×ｍ個の遅延素子がそれぞれ出力する遅延された前記同期基準信号が入力され、前記制御信号に基づき前記ｎ×ｍ個の遅延素子がそれぞれ出力する遅延された前記同期基準信号のうちの１つの信号を選択し出力する選択回路と、前記選択回路が出力する信号が入力され、所定時間遅延して出力する調整回路と、前記同期基準信号及び前記調整回路より出力される信号が入力され、前記同期基準信号及び前記調整回路より出力される信号の位相を比較し、比較結果を出力する位相比較回路と、前記比較結果が入力され、それに基づいて前記選択回路の制御を行う前記制御信号を出力する制御回路と、を備え、１段目〜ｎ段目の遅延素子がそれぞれ同じ遅延量を有し、ｎ＋１段目〜２ｎ段目の遅延素子がそれぞれ同じかつ前記１段目〜ｎ段目の遅延素子の有する遅延量より大きい遅延量を有し、（ｊ−１）×ｎ＋１段目〜ｊ×ｎ段目（ｊは２≦ｊ≦ｍを満たす整数）の遅延素子がそれぞれ同じかつ（ｊ−２）×ｎ＋１段目〜（ｊ−１）×ｎ段目の遅延素子の有する遅延量より大きい遅延量を有し、（ｍ−１）×ｎ＋１段目〜ｍ×ｎ段目の遅延素子がそれぞれ同じかつ（ｍ−２）×ｎ＋１段目〜（ｍ−１）×ｎ段目の遅延素子の有する遅延量より大きい遅延量を有するものである。
【発明の効果】
【００１７】
本発明によれば、入力信号の周波数が高い場合においてジッタを小さくする、ロックレンジを広くする、最高動作周波数を上げる、消費電力を下げることを同時に満たすことができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明にかかるＤＤＬ回路の実施の形態を図面に基づいて説明する。
【００１９】
（第１の実施形態）図１に本発明の第１の実施形態によるＤＬＬ回路の概略構成を示す。ＤＬＬ回路は入力回路１、遅延回路２、選択回路３、タイミング調整回路４、位相比較回路５、制御回路６、ロジック回路７を備える。入力回路１は外部クロック信号等のＤＬＬ入力信号が入力され、同期基準信号を生成し、遅延回路２及び位相比較回路５へ出力する。
【００２０】
図２に遅延回路２の概略構成を示す。遅延回路２は直列に接続されたｎ段の遅延素子を備える。１段目の遅延素子２１に同期基準信号が入力され、遅延された同期基準信号が選択回路３及び２段目の遅延素子２２へ出力される。２段目の遅延素子２２により遅延された同期基準信号が選択回路３及び３段目の遅延素子２３へ出力される。同様にｋ−１段目（４≦ｋ≦ｎ）の遅延素子により遅延された同期基準信号が選択回路３及びｋ段目の遅延素子へ出力される。各遅延素子の有する遅延量は、第１の遅延素子２１が有する遅延量＜第２の遅延素子２２が有する遅延量＜第３の遅延素子２３が有する遅延量＜…＜第ｎ−１の遅延素子２５が有する遅延量＜第ｎの遅延素子２６が有する遅延量という関係になっている。
【００２１】
図３に遅延素子の概略構成を示す。遅延素子は２つのインバータ３１、３２及び２つの同容量のキャパシタ３３、３４を有する。インバータ３１、３２は直列に接続され、キャパシタ３３はインバータ３１の出力端子と接地線との間に接続され、キャパシタ３４はインバータ３２の出力端子と接地線との間に接続される。各遅延素子の有するキャパシタの容量は、第１の遅延素子２１が有するキャパシタの容量＜第２の遅延素子２２が有するキャパシタの容量＜第３の遅延素子２３が有するキャパシタの容量＜…＜第ｎ−１の遅延素子２５が有するキャパシタの容量＜第ｎの遅延素子２６が有するキャパシタの容量という関係になっている。つまり、各遅延素子の有する遅延量は、キャパシタの容量で調整される。
【００２２】
図１において、選択回路３はｎ個の遅延素子がそれぞれ出力する遅延された同期基準信号が入力され、制御回路６からの制御信号に基づき、そのうちの１つを選択し、出力する。この選択された信号をＤＬＬ出力信号とする。このＤＬＬ出力信号はＤＬＬ回路から外部へ出力されるにあたり、ロジック回路７を介して出力される。従って、実際にＤＬＬ回路から外部へ出力される信号はロジック回路７で遅延された信号となっている。そのため、ＤＬＬ出力信号をロジック回路７と同じ遅延量を有するタイミング調整回路４に入力し、外部へ出力されるＤＬＬ出力信号と同じだけ遅延させることで同期位置を調整した信号（同期対象信号）を位相比較回路へ出力する。位相比較回路５には入力回路１から出力される同期基準信号及びタイミング調整回路４から出力される同期対象信号が入力され、この２つの信号の位相を比較し、その比較結果を出力する。
【００２３】
制御回路６には比較結果が入力され、それに基づき同期基準信号と同期対象信号の位相差が小さくなるような遅延された同期基準信号を選択するよう選択回路３の制御を行う制御信号が出力される。この動作を位相比較回路５によって同期基準信号と同期対象信号の位相差が所定値以下と判定されるまで繰り返す。これにより、同期基準信号と同期対象信号の位相が合い、ＤＬＬ回路はロック状態になる。
【００２４】
遅延回路２の入力に近い位置に配置される遅延素子の遅延量を小さくし、入力から遠くなるに従って遅延素子の遅延量を大きくすることで、遅延量の小さい遅延素子のみで遅延回路を構成する場合よりもロックレンジを広くかつ遅延素子の数を少なくすることができる。遅延素子の数が少なくなることで遅延回路２、選択回路３、制御回路６の回路段数が減り回路面積を低減できるので、ＤＬＬ回路の消費電力が下がり、最高動作周波数が上がる。
【００２５】
また、同期基準信号（ＤＬＬ入力信号）の周波数が高い場合、位相を合わせるために必要な遅延時間は小さく、遅延回路２の入力に近い位置に配置される遅延量の小さい遅延素子から出力される同期基準信号が選択されるためジッタを小さくすることが出来る。従って、遅延量の大きい遅延素子のみで遅延回路を構成する場合よりも、周波数の高い同期基準信号に対してジッタを小さくすることができる。
【００２６】
例えば、１段目の遅延素子の遅延時間を８６ｐｓ（ｐは１０の−１２乗）、前段の遅延素子の遅延量より後段の遅延素子の遅延時間を３％大きく（後段の遅延素子の遅延時間＝前段の遅延素子の遅延時間×１．０３）し、ロックレンジを１８０〜６０ＭＨｚとする場合、遅延素子数は６４個となる。これに対し従来のように遅延素子の有する遅延時間をすべて等しく８６ｐｓとし、ロックレンジを１８０〜６０ＭＨｚにする場合、遅延素子は１２８個必要となる。
【００２７】
このように第１の実施形態によるＤＬＬ回路により、周波数の高い入力信号でのジッタを小さくする、ロックレンジを広くする、最高動作周波数の向上、回路面積の低減及び消費電力の低減を同時に満たすことができる。
【００２８】
（第２の実施形態）図４に本発明の第２の実施形態によるＤＬＬ回路の遅延回路の概略構成を示す。本実施形態によるＤＬＬ回路は上記第１の実施形態によるＤＬＬ回路と比較して遅延回路のみ異なる。
【００２９】
遅延回路はｎ個の直列接続された遅延素子を有する。１段目〜ｇ段目の遅延素子（グループ１）はそれぞれ遅延量Δ１を有する。ｇ＋１段目〜２ｇ段目の遅延素子（グループ２）はそれぞれ遅延量Δ２を有する。２ｇ＋１段目〜３ｇ段目の遅延素子（グループ３）はそれぞれ遅延量Δ３を有し、…、ｇ×（ｈ−１）＋１段目〜ｇ×ｈ（＝ｎ）段目の遅延素子（グループｈ）はそれぞれ遅延量Δｈを有する。ｇ、ｈはｇ×ｈ＝ｎ、１＜ｇ、ｈ＜ｎを満たす正の整数である。遅延量ΔはΔ１＜Δ２＜Δ３＜…＜Δｈ−１＜Δｈという関係にある。
【００３０】
遅延素子は概略構成が図３と同様のものを用いることが出来る。遅延素子は２つのインバータ及び２つの同容量のキャパシタを有する。インバータは直列に接続され、キャパシタはインバータの出力端子と接地線との間に接続される。１段目〜ｇ段目（グループ１）の遅延素子はそれぞれ容量Ｃ１のキャパシタを有する。ｇ＋１段目〜２ｇ段目の遅延素子（グループ２）はそれぞれ容量Ｃ２のキャパシタを有する。２ｇ＋１段目〜３ｇ段目の遅延素子（グループ３）はそれぞれ容量Ｃ３のャパシタを有し、…、ｇ×（ｈ−１）＋１段目〜ｇ×ｈ（＝ｎ）段目の遅延素子（グループｈ）はそれぞれ容量Ｃｈのキャパシタを有する。キャパシタ容量ＣはＣ１＜Ｃ２＜Ｃ３＜…＜Ｃｈという関係にある。つまり、各遅延素子の有する遅延量は、キャパシタの容量で調整される。
【００３１】
このように入力に近い位置に配置される遅延素子の遅延量を小さくし、入力から遠くなるに従って遅延素子の遅延量を大きくすることで、遅延量の小さい遅延素子のみで遅延回路を構成する場合よりもロックレンジを広くかつ遅延素子の数を少なくすることができ、回路面積を低減できる。また、ＤＬＬ回路の消費電力が下がり、最高動作周波数が上がる。また、遅延量の大きい遅延素子のみで遅延回路を構成する場合よりも、周波数の高い同期基準信号に対してジッタを小さくすることができる。さらに、第１の実施形態では容量が異なるキャパシタをｎ種類用いるが、本実施形態ではｈ（＜ｎ）種類でよくＤＬＬ回路の製造コストを抑えることができる。
【００３２】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。例えば、上記実施形態では遅延素子を２つのインバータ及び２つのキャパシタで構成したが、インバータの代わりに、２入力のうちの一つを電源線に接続したＮＡＮＤゲートで構成してもよい。また、キャパシタの代わりにＮＭＯＳトランジスタを用いる構成にしてもよい。また、第２の実施形態では各グループが有する遅延素子数を同じにしたが、異なっていてもよい。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態によるＤＬＬ回路の概略構成図である。
【図２】同第１の実施形態による遅延回路の概略構成図である。
【図３】同第１の実施形態による遅延素子の概略構成図である。
【図４】本発明の第２の実施形態による遅延回路の概略構成図である。
【符号の説明】
【００３４】
１  入力回路
２  遅延回路
３  選択回路
４  タイミング調整回路
５  位相比較回路
６  制御回路
２１〜２６  遅延素子
３１、３２  インバータ回路
３３、３４  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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