(57)【要約】【課題】回路構成を簡略化して、低消費電流で高速にかつ正確にデータ書込を行なうことのできる磁気メモリを提供する。【解決手段】データ書込時、デジット線ドライブ回路（２）により、選択デジット線（ＤＬ）に書込電流を供給し、その電流誘起磁界により、デジット線に結合されるメモリセルの自由層の磁化方向を、固定層と反対の方向に設定する。次いで、書込ドライブ回路からのビット線電流により、固定層の偏極スピンと同一方向の偏極スピン電子を自由層に注入し、データ“１”のみの書込を実行する。このスピン注入は、データ“１”を書込むメモリセルに対して並行して実行され、ビット線書込ドライブ回路は、常に一方方向にデータ書込電流を供給することが要求されるだけであり、書込ドライブ回路のレイアウト面積の低減および高速書込を実現することができる。【選択図】図２
2007109313.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が記憶データに従って抵抗値が設定される磁気抵抗効果素子を含む複数のメモリセル、
データ書込時、書込データの論理値にかかわらず、選択された領域のメモリセルに対して単一方向の磁界を印加するように単方向に磁界誘起用初期データ書込電流を流し、前記選択された領域のメモリセルの記憶データを初期値に設定する初期書込電流供給回路、および
前記データ書込時、前記選択された領域の選択メモリセルに対して書込データの論理値に応じて選択的に前記選択された領域のメモリセルに対して単一方向に電流を流してメモリセルの記憶データを前記初期値と異なる状態に設定するデータ書込電流供給回路を備える、不揮発性半導体記憶装置。
【請求項２】
前記磁気抵抗効果素子は、磁化方向が記憶データにかかわらず固定的に設定される固定層と、該記憶データに従って磁化方向が設定される自由層との積層構造を有し、
前記電流誘起磁界は、前記選択された領域のメモリセルの前記自由層の磁化方向を前記固定層の磁化方向と逆方向に設定する、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体記憶装置は、さらに、
各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルの磁気抵抗効果素子に接続する複数のビット線と、
各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの磁気抵抗効果素子に結合する複数のディジット線とを備え、
前記選択された領域は、前記複数のディジット線のうちの選択されたディジット線により規定され、
前記初期書込電流供給回路は、選択行のディジット線に、対応のメモリセルの磁気抵抗効果素子が高抵抗状態となる磁界を生成する電流を供給し、
前記データ書込電流供給回路は、選択列のビット線に、選択メモリセルが低抵抗状態となる電流が該選択メモリセルの磁気抵抗効果素子に流れるように、電流を供給する、請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記磁気抵抗効果素子は、注入電子のスピン方向を一定方向に設定するそのスピン方向が固定される注入用固定層と、磁化方向が記憶データに応じて設定される自由層と、前記自由層および前記注入用固定層との間に配置される非磁性体層と、前記自由層に関して前記注入用固定層と対向して配置されその磁化方向が記憶データにかかわらず固定される磁気固定層を含む積層構造を有し、
前記不揮発性半導体記憶装置は、さらに、
各々が各前記メモリセル行に対応して配置される複数のソース線と、
各々が各前記メモリセル行に対応して配置され、各々が選択時、対応の行のメモリセルの磁気抵抗効果素子を対応の行のソース線に結合する信号を伝達する複数のワード線を備え、
前記磁気抵抗効果素子を介して対応のビット線およびソース線の間に流れる電流により、前記自由層の磁化方向が設定される、請求項３記載の不揮発性半導体記憶装置。
【請求項５】
データ読出時、選択メモリセルに前記前記データ書込電流供給回路が供給する電流と逆方向に読出電流を供給する読出電流供給回路をさらに備える、請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記読出電流供給回路が供給する電流の大きさは、前記データ書込時に前記データ書込電流供給回路が供給するデータ書込電流よりも大きくかつメモリセルの磁気抵抗効果素子の磁化が反転する電流値よりも小さい、請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記不揮発性半導体記憶装置は、さらに、
各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルの磁気抵抗効果素子に接続する複数のビット線と、
各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの磁気抵抗効果素子に磁気的に結合する複数のディジット線と、
データ読出時、選択列のビット線に電流を流す読出電流供給回路を備え、
前記選択された領域は、前記複数のディジット線のうちの選択されたディジット線により規定され、
前記書込電流供給回路は、ビット線に単一方向にデータ書込電流を前記読出電流と逆方向に供給し、
前記初期書込電流供給回路は、
選択行のデジット線に前記初期データ書込電流を供給するデジット線ドライブ回路と、
前記選択された領域のビット線に前記書込電流供給回路が供給する電流と逆方向にアシスト電流を並行して供給する回路とを含む、請求項１記載の不揮発性半導体記憶装置。
【請求項８】
前記データ書込電流供給回路は、
前記データ書込電流供給時、選択列のビット線に書込データに応じて一方方向にデータ書込電流を供給する回路と、
前記データ書込電流供給時に、前記選択行のデジット線に前記初期データ書込時の初期データ書込電流と逆方向に電流を供給する回路とを含む、請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記初期書込電流供給時に前記ディジット線を流れる電流は、前記データ書込電流供給時に該ディジット線を流れる電流よりも大きい、請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
前記データ書込電流供給回路が供給するデータ書込電流は、前記初期データ書込電流供給回路が供給するアシスト電流よりも大きい、請求項８記載の不揮発性半導体記憶装置。
【請求項１１】
前記初期書込電流供給回路および前記書込電流供給回路がビット線に流す電流は互いに逆方向である、請求項８記載の不揮発性半導体記憶装置。
【請求項１２】
前記初期書込電流供給回路および前記データ書込電流供給回路がデジット線に供給する電流は逆方向である、請求項８記載の不揮発性半導体記憶装置。
【請求項１３】
各メモリセル行に対応して配置され、各々に対応のメモリセルが接続する複数のワード線と、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルの磁気抵抗効果素子が磁気的に結合接続される複数のディジット線とをさらに備え、各前記ディジット線に接続するメモリセルの数は、各前記ワード線に接続するメモリセルの数よりも大きくされ、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルの磁気抵抗効果素子が接続される複数のビット線をさらに備え、
前記初期書込電流供給回路は、前記デジット線に磁界誘起電流を供給し、
前記データ書込電流供給回路は、前記ビット線にデータ書込電流を供給する、請求項１記載の不揮発性半導体記憶装置。
【請求項１４】
前記初期書込電流により記憶データが並行して初期化されるメモリセルの数は、前記データ書込電流により記憶データが設定されるメモリセルの数よりも大きく、
前記データ書込電流供給回路は、所定数のメモリセル単位で前記データ書込電流を供給する、請求項１記載の不揮発性半導体記憶装置。
【請求項１５】
前記所定数よりも少ないメモリセルのデータを並行して読出す読出回路をさらに備える、請求項１３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、特に、磁気抵抗効果を利用する素子をデータ記憶に用いる磁気メモリ装置に関する。より特定的には、この発明は、キャリアスピン注入により磁性体の磁化方向を制御する機構を利用するスピン注入型磁気メモリ装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用して情報を不揮発的に記憶する磁気メモリ装置（ＭＲＡＭ：マグネティック・ランダム・アクセス・メモリ）が知られている。このＭＲＡＭにおいては、メモリセルのデータ記憶部に、ＭＴＪ（磁気トンネリング接合：マグネティック・トンネリング・ジャンクション）素子またはＴＭＲ（トンネル磁気抵抗：マグネット・トンネリング・レジスタンス）素子を利用する。ＭＴＪ素子またはＴＭＲ素子は、２つの強磁性体層の間に、非磁性体のトンネリングバリア層が設けられる構造を有する。これらの２つの強磁性体層の磁化方向が同一の場合と反平行との場合で、強磁性体層を介して流れる電流に対する素子の抵抗値が異なる。このＭＴＪまたはＴＭＲ素子を流れる電流量の大小により、２値情報を記憶する。
【０００３】
このＭＴＪ素子またはＴＭＲ素子等の磁気抵抗素子において、２つの強磁性体層のうち一方の強磁性体層の磁化方向を固定的に設定し、他方の強磁性体層の磁化方向を記憶データに応じて設定する。磁化方向が固定的に設定される固定層と磁化方向が記憶データに応じて設定される自由層の磁化方向の平行／反平行状態に応じてデータを記憶する。
【０００４】
自由層において磁化方向を設定する場合、直交する方向に配列される書込ワード線（デジット線）および書込ビット線に電流を流す。メモリセルは、これらの書込ワード線（デジット線）および書込ビット線の交差部に配置される。これらの書込ワード線および書込ビット線の電流が誘起する磁界の合成磁界により、メモリセルの自由層の磁化方向を設定する。したがって、磁化反転を生じさせる有効磁界の発生のために比較的大きな電流が必要とされる。また、電流誘起磁界により、隣接メモリセルの磁気抵抗素子の自由層の磁化方向が反転するというディスターブが生じる可能性があり、セル間の距離を小さくすることができず、メモリセルサイズの微小化に対する障害となっている。
【０００５】
この非選択メモリセルへの誤書込の問題を解決することを意図する構成が、特許文献１（米国特許第６５４５９０６号明細書）および非特許文献１（“A 4-Mb 0.18-μm 1T1MTJ Toggle MRAM with Balanced Three Input Sensing Scheme and Locally Mirroed Unidirectional Write Drivers, ”T.W. Andre et al., IEEE, Journal of Solid-State Circuits, Vol.40, No.1, January 2005, pp.301-309）に開示されている。
【０００６】
これらの特許文献１および非特許文献１は、メモリセルのデータ書込方式として、同じ方法を開示する。すなわち、書込ワード線と書込ビット線の間に、メモリセルの磁気異方性軸が４５°をなすようにメモリセルの磁気抵抗素子を配置する。この磁気抵抗素子は、自由層、トンネルバリア層および固定層を有する。データ書込時、まず書込ワード線に電流を供給し、自由層の磁化方向を、書込ワード線電流が誘起する磁界の方向に整列させる。次に、この書込ワード線に電流を供給した状態で書込ビット線に電流を供給し、自由層の磁化方向を固定層の磁化方向と整列するように回転させる。次いで、書込ワード線電流への供給を停止し、書込ビット線のみに、電流を供給する。この状態においては、自由層の磁化方向がビット線電流の誘起磁界の方向に整列する。次いで、この書込ビット線電流の供給を停止すると、自由層の磁化方向が、最も近い安定状態に整列する。これらの一連の電流供給シーケンスにより、自由層の磁化方向が１８０°回転する。
【０００７】
メモリセルの自由層を、ＳＡＦ（シンセティック・アンチ・フェロマグネテイック）構造とし、２つの強磁性体層をスペーサ層で反強磁性結合させており、その自由層の磁化方向により、半選択状態（書込ワード線および書込ビット線の一方が選択される状態）において、自由層の磁化方向を安定に維持し、書込ディスターバンスが生じるのを抑制する。
【０００８】
この自由層の磁化方向を設定するために、電流誘起磁界を利用するため、比較的大きな電流が必要となる。このデータ書込時の電流消費をさらに低減し、かつ確実に選択メモリセルに対してのみ、データを書込むことを意図する構成が、特許文献２（特開２００３−１７７８２号公報）に示されている。
【０００９】
この特許文献２に示されるメモリセルは、キャリアスピン注入により、自由層の磁化方向を設定する。特許文献２に示される構成においては、自由層表面に対向して形成される２つの電極層を、反平行方向に磁化し、一方の電極から他方の電極に電流を供給する。これにより、電流の流れる方向に応じて、電極の磁化方向に応じたスピンを有する電子が自由層に注入される。自由層に注入される電子スピンが、自由層の自発分極電子スピンと相互作用して、この自由層の電子スピン方向を設定し、分極磁化方向を決定する。これにより、自由層の磁化方向を、固定層の磁化方向に対して平行方向または反平行方向に設定する。
【００１０】
この特許文献２に示される構成においては、選択メモリセルにおいてのみ、電流を流し、この電極による偏極スピン電子の注入により、自由層の磁化方向を設定する。これにより、磁界を電流により誘起する必要性をなくし、消費電流を低減し、また、非選択メモリセルに対して誤書込が生じるのを防止することを図る。
【００１１】
また、この電子スピン注入により、データの書込を行なう構成が、特許文献３（特開２００４−１７９４８３号公報）に示される。この特許文献３においては、メモリセルの配線数を低減するために、トンネル型磁気抵抗素子とスピン注入磁化反転層とを積層し、このスピン注入磁化反転層をＰＮダイオードを介してワード線に結合する。従ってメモリセルの磁気抵抗素子およびＰＮダイオードが直列につビット線とワード線との間に接続される。データ書込は、スピン注入により行ない、データの読出は磁気抵抗効果を利用して行なう。
【００１２】
また、特許文献４においては、電子スピン注入により自由層の磁化方向を設定する原理的構成が示されている（米国特許第５６９５８６４号明細書）。この特許文献４においては電子スピン注入により、注入電子が、自由層の電子と、スピン磁気交換作用により、スピン運動量を交換する原理を示し、このスピン分極した電流を自由層に供給することにより、自由層の磁化方向を設定することができることを開示する。
【特許文献１】米国特許第６５４５９０６号明細書
【特許文献２】特開２００３−１７７８２号公報
【特許文献３】特開２００４−１７９４８３号公報
【特許文献４】米国特許第５６９５８６４号明細書
【非特許文献１】“A 4-Mb 0.18-μm 1T1MTJ Toggle MRAM with Balanced Three Input Sensing Scheme and Locally Mirroed Unidirectional Write Drivers, ”T.W. Andre et al., IEEE, Journal of Solid-State Circuits, Vol.40, No.1, January 2005, pp.301-309
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献１および非特許文献１に示されるＭＲＡＭの場合、データ書込時、書込ビット線および書込ワード線には、一方向にのみ電流が流れる。したがって、書込電流を供給する回路の構成は簡略化することができるものの、書込ビット線および書込ワード線へ順次電流パルスを供給する必要があり、タイミング制御が複雑となる。またまた、書込ビット線および書込ワード線の一方が選択状態となる半選択状態のメモリセルの誤書込は、ＳＡＦ構造で自由層を形成することにより防止すること可能であものの、書込ビット線および書込ワード線を流れる電流が誘起する磁界により、メモリセルに対しデータの書込を行なっており、書込電流が大きく、消費電流が比較的大きい。従って、複数ビットのデータを並列に書込む場合、消費電流が増大し、多ビットデータを並列に書込むのが困難となり、各ビットを逐次書込むなどの処置が必要となり、応じて書込時間が長くなるという問題が生じる。
【００１４】
また、記憶データと反対のデータを書込むメモリセルに対してのみ、書込電流（書込ビット線電流および書込ワード線電流）を供給しており、データ書込前に、メモリセルの記憶データと書込データの一致／不一致を判定する必要があり、データ書込前に、選択メモリセルのデータを読出す必要があり、書込時間がこのため長くなる。
【００１５】
また、特許文献２から４に示されるメモリセル構造においては、偏極電子スピン注入により、磁気抵抗素子の自由層の磁化方向を設定している。従って、書込データに応じて注入電流の流れる方向が設定され、メモリセルに双方向に電流を流す書込電流供給回路が必要となる。従って、書込データに応じて書込電流の方向を設定するために、回路構成が複雑となりまた回路の面積も増大し、応じて、配線レイアウト面積が増大し、チップ面積を低減するのが困難である。
【００１６】
それゆえ、この発明の目的は、データ書込時の消費電流を低減することができかつ書込回路の構成を簡略化することのできる不揮発性半導体記憶装置を提供することである。
【００１７】
この発明の他の目的は、高集積化に適した書込回路構成を備える磁気記憶装置を提供することである。
【課題を解決するための手段】
【００１８】
この発明に係る不揮発性半導体記憶装置は、行列状に配列され、各々が記憶データに従って抵抗値が設定される磁気抵抗効果素子を含む複数のメモリセルと、データ書込時、書込データの論理値にかかわらず、選択された領域のメモリセルに対して単一方向の磁界を印加するように単方向磁界誘起電流を流し、該選択された領域のメモリセルの記憶データを初期値に設定する初期書込電流供給回路と、このデータ書込時、該選択された領域の選択メモリセルに対して書込データの論理値に応じて選択的に単一方向に電流を流してメモリセルの記憶データを初期値と異なる値に設定するデータ書込電流供給回路とを含む。
【発明の効果】
【００１９】
データ書込時において、初期値をメモリセルに書込んだ後、初期値と異なる論理値のデータを書込む方向にメモリセルに電流を供給する。したがって、書込データに応じてメモリセルに対して配置される第１および第２の信号線に双方向に電流を流す必要がなくなり、初期値データ書込時の電流供給および書込データに応じた書込時の電流供給をそれぞれ固定された方向に電流を流すことが要求されるだけであり、たとえば特許文献２に示されるように、同一信号線について書込データに応じて双方向にデータ電流を流す構成が不要となり、書込回路の構成が簡略化され、配線レイアウトが簡略化され、応じてチップ面積を削減することができる。
【００２０】
また、メモリセルの可変抵抗素子が、ビット線とデジット線（書込ワード線）との間に接続されるキャリアスピン誘起磁性体層を含む場合、複数のメモリセルへの初期値データの同時書込時には、デジット線電流およびスピン注入電流が消費されるだけであり、電流誘起磁界を利用する場合に比べて消費電流を低減することができる。
【００２１】
また、このキャリアスピン誘起磁性体層を可変磁気抵抗素子として利用する場合、データ書込時、デジット線およびビット線へ初期値データおよび書込データをそれぞれ書込む場合、単一方向の電流をそれぞれ供給することが要求されるだけであり（一方の電流供給時他方は接地される）書込回路を大幅に簡略化することができる。
【００２２】
また、デジット線電流誘起磁界によりメモリセル磁気抵抗素子を高抵抗状態に設定し、データ書込は低抵抗状態のデータに対応するメモリセルに対してスピン注入により行なうことにより、固定層と同一の方向の偏極スピン電子の注入を行うだけでよく、スピン注入電流量を小さくすることができ、多ビットデータの並列書込を実現することができる。
【発明を実施するための最良の形態】
【００２３】
［原理的構成］
図１は、この発明に従う不揮発性半導体記憶装置の全体の構成を概念的に示す図である。図１において、不揮発性半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１を含む。このメモリセルアレイ１においては、メモリセルＭＣの行に対応し、デジット線ＤＬ、ワード線ＷＬおよびＳＬが平行して配置され、またメモリセルＭＣの各列に対応してビット線ＢＬが配置される。図１において、１つのメモリセルＭＣに関連する部分を代表的に示す。
【００２４】
メモリセルＭＣは、その抵抗値が、記憶データに応じて設定される可変抵抗素子ＶＲと、ワード線ＷＬの信号電位に従って可変抵抗素子ＶＲをソース線ＳＬに接続するアクセストランジスタＡＴを含む。可変抵抗素子ＶＲは、たとえばＴＭＲ素子等の磁気抵抗素子で形成され、一方の電極がビット線ＢＬに接続され、他方の電極がアクセストランジスタＡＴに接続される。この可変抵抗素子ＶＲは、本発明においては、デジット線ＤＬの誘起磁界によりその自由層の磁化方向が設定され、また、ビット線ＢＬから供給される書込電流によるスピン注入により自由層の磁化方向が選択的に反転され、その抵抗値が設定される。ビット線ＢＬにはデータ書込時には、固定された一方方向のみに電流が流れる。データ読出時においては、図示しない、センス回路を含む読出回路からビット線読出電流が供給される。
【００２５】
この不揮発性半導体記憶装置は、さらに、データ書込時、選択行のデジット線ＤＬへ書込電流を供給するデジット線ドライブ回路２と、データ読出時、選択行のワード線ＷＬを選択状態へ駆動するワード線ドライブ回路３と、図示しないアドレス信号に従って、選択列のビット線ＢＬを選択する列選択回路４と、データ書込時、書込データを一時的に保持する書込データレジスタ８と、データ書込時、書込データレジスタ８に保持される書込データに従って列選択回路４により選択されたビット線を選択的に駆動するビット線書込ドライブ回路６と、選択行に配置されるソース線ＳＬを選択状態へ駆動するソース線ドライブ回路７を含む。
【００２６】
デジット線ドライブ回路２は、初期データ書込電流供給回路に対応し、データ書込モード時、選択行のデジット線ＤＬに、磁界を誘起する書込電流を一方方向に供給する。ビット線書込ドライブ回路６は、また、一方方向にのみ、選択列のビット線へ書込電流を供給する。したがって、書込データレジスタ８に保持される書込データのうち、このメモリセルＭＣの初期化値と異なる論理値のデータを書込むビット線に対してのみ、ビット線書込ドライブ回路６により一方方向に書込電流が供給される。したがって、ビット線書込ドライブ回路６は、双方向にビット線電流を駆動することは要求されず、その回路構成が簡略化される。
【００２７】
書込データレジスタ８は、書込時において書込データを保持することのできる回路であればよく、書込データをラッチする入力バッファ回路であってもよい。
【００２８】
図２は、図１に示す不揮発性半導体記憶装置のデータ書込シーケンスを模式的に示す図である。図２においては、１行のメモリセルＭＣ０−ＭＣｎの記憶データを示す。データ書込時、まず、初期フェーズにおいて、選択行のデジット線ＤＬに電流を供給し、この選択行のメモリセルＭＣ０−ＭＣｎの記憶データを初期値“０”を記憶する状態に設定する。次いでまたは並行して、書込データＤに従って、データ“１”を書込むメモリセルに対し、ビット線電流IｗｒＢＬを供給し、初期値“０”を記憶するメモリセル（ＭＣ１，ＭＣｉ）の記憶データを書込データに応じた論理値“１”に決定する。書込データＤが論理値“０”のメモリセル、ＭＣ０、ＭＣ２、ＭＣｎ−１およびＭＣｎに対しては、ビット線書込電流は供給されない。
【００２９】
ここで、データ“０”は、可変抵抗素子（磁気抵抗素子）ＶRにおいて、自由層および固定層の磁化方向が反平行な場合、すなわち、抵抗値の高い状態に対応する。
【００３０】
ビット線ＢＬにおいては、データ書込時、データ“１”を書込む方向にのみ、電流が流れる。したがって、このデータ書込時、初期値データ書込においてはデジット線電流が流れ、また書込データに応じた書込時においては、抵抗値が低い状態に対応するデータ“１”を書込むメモリセルに対し、スピン注入方式に従ってデータを書込む。したがって、多ビットデータを並行に書込む場合においても、ビット線電流は小さく（抵抗値が低い状態に設定するため、注入固定層の磁化と同一方向のスピン偏極電子を注入するため、注入固定層を介して効率的に電子を注入することができ、効率的に磁化反転を生じさせることができる）、また、磁気抵抗素子の磁化容易軸をデジット線電流誘起磁界と平行な方向に設定するなどの対策をとることにより、デジット線電流も小さくすることができ、消費電流を低減することができる。
【００３１】
ビット線電流によるデータ書込時においては、所定ビット単位で書込が実行され、１行のメモリセルＭＣ０−ＭＣｎに対して同時に並行にデータの書込が行なわれてもよく、また、外部の書込データのビット幅と同じビット幅単位でデータの書込が行なわれてもよい。スピン注入電による磁化反転であり、その電流量は小さく、多ビットデータ書込時の総計電流に応じて並列書込時のメモリセルの数が定められればよい。以下、具体的回路構成について説明する。
【００３２】
［実施の形態１］
図３は、この発明の実施の形態１に従う不揮発性半導体記憶装置のメモリセルの平面レイアウトを概略的に示す図である。図３においては、２行２列に配列されるメモリセルＭＣを示す。列方向（ビット線延在方向）において隣接する２ビットのメモリセルに対し、共通に活性領域ＡＧが設けられる。この活性領域上層に、可変抵抗素子として、ＴＭＲ素子が配置される。ＭＴＪ素子またはＧＭＲ（巨大磁気抵抗）素子が可変抵抗素子として用いられてもよいが、以下の実施の形態においては、可変抵抗素子として、誘起磁界による磁化反転が容易でありかつＭＲ比（磁気抵抗比）が大きく、またスピン注入による磁化方向設定も可能なＴＭＲ素子を基本構成として用いられるため、以下の説明においては、メモリセルの可変抵抗素子を、磁気抵抗効果素子ＴＭＲとして示す。この磁気抵抗効果素子ＴＭＲは、その磁化容易軸ＥＡＸの方向は、列延在方向に設定される（磁気抵抗効果素子の長軸方向）。
【００３３】
列方向に整列するメモリセルＭＣに対し、ビット線ＢＬ（ＢＬｏ、ＢＬｅ）がそれぞれ配設され、このビット線ＢＬ（ＢＬｏ、ＢＬｅ）は、対応の列のメモリセルＭＣの磁気抵抗効果素子ＴＭＲに電気的に接続される。
【００３４】
行方向に整列するメモリセルＭＣに対し、磁気抵抗効果素子ＴＭＲと対向してデジット線ＤＬ（ＤＬｏ，ＤＬｅ）が配設され、このデジット線ＤＬの下層にデジット線ＤＬと平行にワード線ＷＬ（ＷＬｏ，ＷＬｅ）が配設される。また、これらの２行に整列して配置されるメモリセルに共有されるように、デジット線ＤＬｏおよびＤＬｅの間に、ソース線ＳＬが、デジット線ＤＬおよびワード線と平行に配設される。
【００３５】
メモリセルＭＣのコンタクトＣＴ１およびＣＴ３により、へ対応の磁気抵抗効果素子ＴＭＲをそれぞれ活性領域ＡＧに接続し、中央部のコンタクトＣＴ２により、メモリセルの活性領域をソース線ＳＬに結合する。これらのコンタクトＣＴ１、ＣＴ２およびＣＴ３により、メモリセルのアクセストランジスタ（ＡＴ）に対する電気的接続が形成される。
【００３６】
図４は、図３に示す線４Ａ−４Ｂに沿った断面構造を概略的に示す図である。図４において、ビット線ＢＬｏが、磁気抵抗効果素子ＴＭＲと電気的に接続するように配設される。磁気抵抗効果素子ＴＭＲは、それぞれ対応の中間層ＩＬＹ（ＩＬＹｏ，ＩＬＹｅ）に電気的に接続される。中間層ＩＬＹｏ，ＩＬＹｅは、それぞれコンタクトＣＴ１およびＣＴ３を介して、基板領域ＳＵＢ表面に形成される不純物領域ＡＧ１およびＡＧ３にそれぞれ電気的に接続される。この不純物領域ＡＧ１およびＡＧ３の間に、不純物領域ＡＧ２が形成され、コンタクトＣＴ２を介してソース線ＳＬにこの不純物領域ＡＧ２が電気的に接続される。不純物領域ＡＧ１−ＡＧ３は、図３に示す活性領域ＡＧに形成される不純物領域である。
【００３７】
不純物領域ＡＧ１およびＡＧ２の間の基板領域ＳＵＢ表面上にワード線ＷＬｏが配設され、不純物領域ＡＧ２およびＡＧ３の間の基板領域ＳＵＢ上にワード線ＷＬｅが配設される。このワード線ＷＬｏおよびＷＬｅと整列して、その上層に、デジット線ＤＬｏおよびＤＬｅが配設される。デジット線ＤＬｏおよびＤＬｅは、中間層ＩＬＹｏおよびＩＬＹｅとは電気的に分離される。
【００３８】
デジット線ＤＬｏおよびＤＬｅに電流を一方方向に流したとき、磁界が誘起され、このデジット線電流誘起磁界により、磁気抵抗効果素子ＴＭＲの磁化方向を初期状態に設定する（この初期化時にはビット線電流は利用されない）。
【００３９】
図５は、図４に示す磁気抵抗効果素子ＴＭＲの断面構造をより詳細に示す図である。図５において、磁気抵抗効果素子ＴＭＲは、下層の中間層ＩＬＹに電気的に接続するバッファ層２０と、バッファ層２０上に形成される強磁性体層で構成され、磁気抵抗素子（ＴＭＲ素子）の固定層として機能するＴＭＲ用固定層２１と、このＴＭＲ用固定層２１上に形成される非磁性絶縁体層で形成されるトンネルバリア層２２と、トンネルバリア層２２上に形成される強磁性体層で形成される自由層２３と、自由層２３上に形成される非磁性体層２４と、非磁性体層２４上に形成される強磁性体層で形成されるスピン注入用固定層２５と、注入用固定層２５上に形成されるバッファ層２６を含む。バッファ層２６が、対応のビット線ＢＬに電気的に接続される。
【００４０】
固定層２１および２５は、その磁化方向が固定される。自由層２３の磁化容易軸は、対応のデジット線ＤＬが誘起する磁界と平行な方向である。スピン注入用固定層２５は、自由層２３への注入電子のスピンを、固定層２５の偏極スピンと同一方向に偏極したスピンを有する電子を通過させる。自由層２３に注入固定層２５を介して多数キャリア（電子）スピンを蓄積する（注入時にはバリア層２１により多数キャリアスピンが反射され自由そうに蓄積される）ことにより、自由層２３の電子スピンを注入固定層２５の偏極スピンと同一方向に設定して、自由層２３の磁化方向を注入固定層のそれと同一方向とする。
【００４１】
また、磁化方向を固定層と反平行に設定する場合には、バッファ層２０およびＴＭＲ用固定層２１を介して供給される電子（キャリア）のうち、注入用固定層２５と反対方向の偏極スピンを有する電子が非磁性体層２４により反射され、多数キャリアスピンは、注入用固定層２５を介して放出されるか、または、バリア層２１において反射され（固定層２１および２５が同一方向のスピン偏極を有する）、自由層２３にスピン注入用固定層２５（以下、単に注入用固定層２５と称す）と反対方向の偏極スピンを有する電子が蓄積され、自由層２２の磁化方向が、固定層２１および２５と反対方向に設定される。
【００４２】
従って、スピン中による自由層２３の磁化方向を設定するためには、設定磁化方向に応じて反対方向に電流を流す必要があり、従来は、この書込データに応じて、磁気抵抗素子に供給される電流を２方向のうちの一方に設定している。特に、自由層２３の磁化方向を注入用固定層２５の磁化方向と反対方向に設定する場合には、以下に具体的に説明するように、少数キャリアスピンの自由層２３への注入を行う必要があり、同一磁化方向設定時に比べて、多くの電流を供給する必要がある。
【００４３】
ＴＭＲ用固定層２１および注入層固定層２５の磁化方向は、図５に示すように互いに平行な方向に固定する。ビット線電流を利用するデータ書込時において供給される電流ＩｗｒＢＬは、バッファ層２０からバッファ層２６へ向かう方向であり、電子ｅは、バッファ層２６からバッファ層２０へ向かって流れる。このビット線書込電流ＩｗｒＢＬを供給した場合、電子ｅは、注入用固定層２５の偏極スピン電子と同じスピンを有する電子が、自由層２３へ供給される。この自由層２３の磁化方向が、したがって、注入用固定層２５と同一方向に設定される。この状態においては、自由層２３の磁化方向は、ＴＭＲ用固定層２１と同一の磁化方向となり、この磁気抵抗効果素子ＴＭＲの抵抗値が小さくなる。したがって、少量の電流を用いてスピン注入を行なうことにより、自由層２３の磁化方向を同一方向に設定することができ、データ書込時の消費電流を低減することができる（スピン注入電流は、磁界誘起電流よりも充分に小さい）。
【００４４】
すなわち、ビット線電流を、図５に示すビット線書込電流ＩｗｒＢＬと逆方向に流す場合、電子ｅが、バッファ層２０からバッファ層２６へ流れる。この場合、ＴＭＲ用固定層２１を介して供給される少数スピンにより、自由層２３の磁化方向が、固定層２１の磁化方向と反対方向に設定されるため、この自由層２３の磁化方向反転のために、多くの電流を供給する必要がある。本発明においては、自由層２３の磁化方向を固定層２１および２５と反対方向に設定する場合、デジット線ＤＬに電流を流し、その誘起磁界により磁化方向を設定しており、必要とされる電流はデジット線電流だけであり、複数ビット（１行のメモリセル）に対し一括してデータ書込を行なう場合でも、消費電流はデジット線電流だけであり、スピン注入電流を利用する場合に比べて、消費電流は大幅に低減することができる。
【００４５】
図６は、磁気抵抗効果素子ＴＭＲの初期化時の状態（データ書込時の初期化状態）を模式的に示す図である。メモリセルの記憶データを初期化する場合（初期データ書込のとき）、対応のデジット線ＤＬに電流を流し、磁界Ｈを誘起する。図６においては、このデジット線ＤＬを流れる電流により、反時計方向の磁界Ｈが誘起され、磁化容易軸が磁界Ｈと平行な自由層２３が、このデジット線電流誘起磁界Ｈと平行な磁化Ｍ１を有するように磁化され、磁気抵抗効果素子ＴＭＲは高抵抗状態に設定される。この場合、バッファ層２０とバッファ層２６の間には、書込電流を流すことは何ら要求されず、メモリセルにデータ“０”が書込まれる。
【００４６】
図７は、記憶データに応じて、この初期化データ“０”と反対の論理値“１”のデータを書込む状態を示す図である。この場合、バッファ層２０からバッファ層２６に向かって、磁気抵抗効果素子ＴＭＲにおいて書込電流ＩｗｒＢＬが流れるようにソース線ＳＬおよびビット線ＢＬを用いて電流を供給する。これにより、自由層２３には、注入用固定層２５と同じ偏極スピンを有する電子ｅが注入され、自由層２３が固定層２５および２１と同じ方向の磁化Ｍ２を有する状態に設定される。この状態は、初期化時と逆の状態であり、低抵抗状態であり、データ“１”が書込まれて記憶される。
【００４７】
このデータ“１”のスピン注入による書込時においては、注入用固定層２５の磁化方向と同じ磁化方向に、自由層２３が設定される。したがって、偏極スピンのうち多数スピンの電子ｅを用いて、自由層２３の磁化Ｍ２が設定され、高速にかつ低消費電流で、データ“１“の書込を行なうことができる。
【００４８】
［磁気抵抗効果素子の変更例］
図８は、メモリセルにおいて用いられる磁気抵抗効果素子ＴＭＲの構造の変更例を示す図である。この図８に示す磁気抵抗効果素子ＴＭＲにおいては、それぞれ強磁性体層で構成されるＴＭＲ用固定層２１および注入用固定層２５が、下部電極３１および上部電極３０に結合される。これらの固定層２１と自由層２３の間には、トンネル効果を有するトンネルバリア層２２が形成され、自由層２３と固定層２５の間には、スピン注入時の電子スピン反射層として機能する非磁性体層２４が設けられる。
【００４９】
図８に示す磁気抵抗効果素子ＴＭＲは、図６および図７に示す磁気抵抗効果素子ＴＭＲの構造と、バッファ層２０および２６が設けられていない点を除いて同じであり、対応する部分には同一参照番号を付す。この図８に示す磁気抵抗効果素子ＴＭＲの構造においても、自由層２３はスピン注入により、その磁化方向を設定することができ、またデジット線電流誘起磁界により、自由層２３の磁化方向を設定することができる。したがって、磁気抵抗効果素子ＴＭＲとしては、強磁性体層が固定層２１および２５ならびに自由層２３と３層設けられる３層構造を基本構造として用いることができる。これらの固定層２１および２５と自由層２３は、各々、複数層の強磁性体層で構成されてもよい。たとえば、固定層２１および２５は、各々、反強磁性結合される複数の強磁性体層で構成されてもよい。
【００５０】
［具体的回路構成］
図９は、この発明の実施の形態１に従う不揮発性半導体記憶装置のアレイの配置を概略的に示す図である。図９においては、それぞれが６４Ｋビットのメモリセルを有するサブメモリ回路ＭＫ０−ＭＫ１５が配置される。サブメモリ回路ＭＫ０−ＭＫ１５の各々は、６４Ｋビットのメモリセルアレイと、このメモリセルアレイの書込／読出を行なうための周辺回路とを含む。
【００５１】
サブメモリ回路ＭＫ０−ＭＫ７とサブメモリ回路ＭＫ８−ＭＫ１５の間に、中央制御回路３２および３４が配設される。中央制御回路３２および３４は、アドレスバス４８からのアドレス信号ＡＤＤおよびコントロールバス４６を介して与えられる書込／読出指示信号Ｒ／Ｗに従って、アドレス指定されたサブメモリ回路に対するアクセスを制御する。アドレスバス４８が、この中央制御回路３２および３４の間に配設される。図９においては、中央制御回路３２および３４の同一サイドにおいて隣接して配置されるサブメモリ回路（たとえばＭＫ８，ＭＫ９）に対し、メインワード線ＭＷＬが共通に配設され、メインワード線ＭＷＬが、中央制御回路３４に配設されるメインワード線ドライバ３６により駆動される状態を一例として示す。
【００５２】
メインワード線ドライバ３６は、アドレス信号ＡＤＤに含まれるサブメモリ回路指定アドレスおよびサブメモリ内行を指定するアドレス信号に従って選択行のメインワード線ＭＷＬを選択状態に駆動する。また、アドレスバス４８上のアドレス信号ＡＤＤに含まれるサブメモリ回路指示ビットに従って、ドライバ３８が、各対応のサブメモリ回路（図９においてはサブメモリ回路ＭＫ０）にサブメモリ回路選択信号を伝達する。このサブメモリ回路指定アドレスを伝達するドライブ回路３８は、サブメモリ回路ＭＫ２−ＭＫ１５に対しても、それぞれ設けられる。
【００５３】
サブメモリ回路ＭＫ２−ＭＫ７と中央制御回路３２の間に、読出データＱを伝達する読出データバスＱと書込データＤを伝達する書込データバスＤが配設される。この読出データバス４０および書込データバス４２は、サブメモリ回路ＭＫ０−ＭＫ１５により共有される。
【００５４】
１つのサブメモリ回路が、アドレスバス４８からのアドレス信号ＡＤＤにより指定され、指定されたサブメモリ回路において、データの書込または読出が実行される。メインワード線ＭＷＬが、２つのサブメモリ回路に対して共通に設けられているのは、内部書込／読出データのビット幅の拡張に備え、２つのサブメモリ回路に対して並行にデータアクセスを行なう構成に拡張可能とするため、およびデータ書込時のセクタの範囲の拡張を容易とするためである。
【００５５】
図１０は、図９に示すサブメモリ回路ＭＫ０−ＭＫ１５の構成を概略的に示す図である。図１０においては、１つのサブメモリ回路ＭＫｉ（ｉ＝１−１５）の構成を代表的に示す。
【００５６】
図１０において、サブメモリ回路ＭＫｉは、各々が行列状に配列されるメモリセルを有するローカルメモリアレイ１００を含む。ローカルメモリアレイ１００は、各々が同じ行および列数を有する２つのサブアレイ１００ｌおよび１００ｒに分割される。サブアレイ１００ｌにおいては、ワード線ＷＬＬ０−ＷＬＬ２５５が配設され、サブアレイ１００ｒにおいては、ワード線ＷＬＲ０−ＷＬＲ２５５が配設される。
【００５７】
ソース線ＳＬおよびデジット線ＤＬについては、サブアレイ１００ｌおよび１００ｒに共通に、メモリセル行それぞれに対応して、デジット線ＤＬ０−ＤＬ２５５およびソース線ＳＬ０−ＳＬ２５５が配設される。メモリセル列に対応して、サブアレイ１００ｌにおいて、ビット線ＢＬ０−ＢＬ１２７が配設され、また、サブアレイ１００ｒにおいてビット線ＢＬ１２８−ＢＬ２５５が配設される。
【００５８】
ローカルメモリアレイ１００においては、メモリセル（磁気抵抗効果素子ＴＭＲで示す）が、２５６行２５６列に配列され、６４Ｋビットのメモリセルを有する。
【００５９】
磁気抵抗効果素子ＴＭＲは、デジット線ＤＬを流れる電流が誘起する磁界が、その磁化容易軸と平行となるように、長軸方向が、ビット線延在方向に整列される。
【００６０】
サブメモリ回路ＭＫｉに対し、メインワード線ＭＷＬ０−ＭＷＬ２５５が配設される。メインワード線ＭＷＬ０−ＭＷＬ２５５は、サブアレイ１００ｌおよび１００ｒの各メモリセル行に対応して配設される。
【００６１】
サブアレイ１００ｌの外側に、左ワード線ドライブ回路１０３ｌ、左デジット線ドライブ回路１０２ｌおよび左ソース線ドライブ回路１０７が設けられ、また、サブアレイ１００ｒの外側に、右ワード線ドライブ回路１０３ｒおよび右ディジットドライブ回路１０２ｒが設けられる。
【００６２】
左ワード線ドライブ回路１０３ｌは、サブメモリ回路ＭＫｉを指定するサブメモリ回路選択信号ＢＡと、サブアレイ１００ｌおよび１００ｒの一方を指定するアレイ選択信号ＡＡとメインワード線ＭＷＬ０−ＭＷＬ２５５上の信号とに従って、選択サブアレイの選択行のワード線を選択状態へ駆動する。
【００６３】
左デジット線ドライブ回路１０２ｌは、書込／読出指示信号Ｒ／ＷＺとメインワード線ＭＷＬ０−ＭＷＬ２５５の信号とサブ回路選択信号ＢＡとに従ってデータ書込時、選択行のデジット線へメモリセルの記憶データの初期化用の電流を供給する。左デジット線ドライブ回路１０２ｌに対向して、右デジット線ドライブ回路１０２ｒが設けられている。この右デジット線ドライブ回路１０２ｒは、デジット線ＤＬ０−ＤＬ２５５を、固定電位に駆動する。したがって、この左デジット線ドライブ回路１０２ｌにより、右デジット線ドライブ回路１０２ｒに結合される固定電源と逆の電源に選択デジット線が結合されて、デジット線書込電流が初期化電流として流れる。
【００６４】
左ソース線ドライブ回路１０７は、ソース線ＳＬ０−ＳＬ２５５それぞれに対して設けられるソース線ドライバを含み、メインワード線ＭＷＬ０−ＭＷＬ２５５上の信号と書込／読出指示信号Ｒ／ＷＺに従って選択行のソース線を駆動する。この左ソース線ドライブ回路１０７に含まれるソース線ドライバは、データ書込時とデータ読出時とで異なる電圧レベルに選択行のソース線を駆動する（データ書込時と読出時とデビット線電流の方向を反対とする）。
【００６５】
サブメモリ回路ＭＫｉは、さらに、サブメモリ回路選択信号ＢＡとアレイ選択信号ＡＡと列アドレス信号ＣＡとに従ってアドレス指定された列を選択するローカル列選択回路１０４と、ローカル列選択回路１０４により選択された列に対しデータの書込／読出を行なうローカル書込／読出回路１１０を含む。
【００６６】
ローカル列選択回路１０４は、サブメモリ回路ＭＫｉの選択時、サブアレイ１００ｌおよび１００ｒの一方のサブアレイにおいて、たとえば３２ビットの複数列を同時に選択する。
【００６７】
ローカル書込／読出回路１１０は、この３２ビットの書込データＤ０−Ｄ３１を内部書込バス４２を介して受け、また、３２ビットの内部読出データＱ０−Ｑ３１を内部読出データバス４０に伝達する。メモリセルへのビット線電流によるデータ書込時、外部データと同一ビット幅の３２ビット単位でデータの書込が行なわれてもよく、また、６２ビット単位でデータの書込が行なわれてもよい。
【００６８】
図１に示す不揮発性半導体記憶装置の構成要素との対応において、ローカルメモリアレイ１００が、メモリセルアレイ１の１行を構成し、左ワード線ドライブ回路１０３ｌおよび右ワード線ドライブ回路１０３ｒが、ワード線ドライブ回路３の一部を構成し、列選択回路４の一部をローカル列選択回路１０４が構成する。ソース線ドライブ回路１０７が、図１に示すソース線ドライブ回路７の一部を構成する。ローカル列選択回路１０４が、図１に示す列選択回路４の一部を構成し、ローカル書込／読出回路１１０が、図１に示すビット線書込ドライブ回路６および書込データレジスタ５の一部を構成する。
【００６９】
図１１は、図１０に示すローカル列選択回路１０４およびローカル書込／読出回路１１０の具体的構成の一例を示す図である。
【００７０】
図１１において、ローカル列選択回路１０４においては、ビット線ＢＬ０−ＢＬ２５５の４本のビット線の組それぞれに対応して単位列群選択回路ＣＳＵが設けられる。この単位列群選択回路ＣＳＵ（ＣＳＵ０―３１）において４本の対応のビット線から１つのビット線を選択するために、サブアレイ１００ｌおよび１００ｒそれぞれに対して列選択線ＣＳＬ０−ＣＳＬ３が設けられる。この列選択線ＣＳＬ０−ＣＳＬ３は、図１１においては各列選択信号線の斜線の横の数字２で示すように、それぞれ２ビットの信号線であり、アレイアドレス信号ＡＡに従って、サブアレイ１００ｌおよび１００ｒの一方のサブアレイに対して設けられる列選択線ＣＳＬ０−ＣＳＬ３が、デコーダ１１７において有効状態（選択状態）に設定される。
【００７１】
単位列群選択回路ＣＳＵにおける４：１選択動作を行なうために、デコーダ１１７の出力信号に従って、列選択線ＣＳＬ０−ＣＳＬ３を駆動する列選択線ドライバ１１９が設けられる。デコーダ１１７は、アレイアドレス信号ＡＡと列アドレス信号ＣＡとサブメモリ選択信号ＢＡとに従って、列選択信号ＣＳＬ０―ＣＳＬ３に対する選択信号を生成する。具体的に、デコーダ１１７は、対応のサブメモリ回路の選択時、サブアレイ１００ｌおよび１００ｒの一方をアレイアドレス信号ＡＡに従って選択し、かつ列アドレス信号ＣＡに従って選択サブアレイに対する列選択信号ＣＳＬ０―ＣＳＬ３のうちの１つを、選択状態にする選択信号を生成する。ドライバ１１９が、このデコーダ１１７の出力信号に従って、列選択線ＣＳＬ０−ＣＳＬ３を選択状態へ駆動する。
【００７２】
メモリサブ回路においては、ローカルデータバス１１５が設けられ、外部データと同一のビット幅の３２ビットの書込／読出データを伝達する。単位列群選択回路ＣＳＵは、列選択線ＣＳＬ０−ＣＳＬ３それぞれの信号をゲートに受ける列選択ゲートＣＳＧ０−ＣＳＧ３を含む。選択信号ＣＳＬ０−ＣＳＬ３に従って単位列群選択回路ＣＳＵにおいて１つの列選択ゲートが導通し、対応のビット線群のうちの１つが、３２ビットのローカルデータバス１１５の対応のバス線に結合される。
【００７３】
サブアレイ１００ｌおよび１００ｒ各々に対して３２個の単位列群選択回路ＣＳＵ０−ＣＳＵ３１が設けられ、それぞれ、異なる内部データバス線に結合される。サブアレイ１００ｌおよび１００ｒの一方が選択状態とされるため（ワード線ＷＬがサブアレイ１００ｌおよび１００ｒ別々に設けられる）、選択サブアレイに対し３２ビットのデータの書込／読出が行なわれる。
【００７４】
このローカルデータバス１１５に対しては、書込データビットＤ０−Ｄ３１に従ってローカルデータバス１１５のバス線をそれぞれ駆動する書込ドライバ１２０含む書込回路１１０Ｗと、ローカルデータバス１１５のバス線それぞれに対して設けられるセンスアンプ１２２を含むローカル読出回路１１０Ｒとが設けられる。ローカル書込回路１１０Ｗおよびローカル読出回路１１０ｒが、図１０に示すローカル書込／読出回路１１０に対応し、３２ビットのデータＤ０−Ｄ３１およびＱ０−Ｑ３１が、それぞれ、図１０に示す書込データバス４２および読出データバス４０上を転送される。
【００７５】
図１２は、図１０に示すワード線ドライブ回路およびデジット線ドライブ回路およびソース線ドライブ回路と内部書込／読出回路の構成をより具体的に示す図である。
【００７６】
図１２において、ローカルメモリアレイ１００において、複数のメモリセルが行列状に配列される。図１２においては、１行に整列して配置されるメモリセルＭＣ０−ＭＣ２５５を代表的に示す。このメモリセルＭＣ０−ＭＣ２５５の各々は、対応のビット線ＢＬ０−ＢＬ２５５と対応のソース線ＳＬｎの間に直列に接続される磁気抵抗効果素子ＴＭＲおよびアクセストランジスタＡＴを含む。メモリセルＭＣ０−ＭＣ２５５に対して共通に、デジット線ＤＬｎおよびソース線ＳＬｎが配設される。１２８ビットのメモリセルＭＣ０−ＭＣ１２７（図示せず）に対してワード線ＷＬＬｎが共通に接続され、また、メモリセルＭＣ１２８（図示せず）からメモリセルＭＣ２５５の１２８ビットのメモリセルに対してワード線ＷＬＲｎが共通に接続される。
【００７７】
左側デジット線ドライブ回路１０２ｌは、書込／読出指示信号Ｒ／ＷＺとブロック選択信号とメインワード線ＭＷＬｎ上の信号とを受けるデジット線デコーダ１３４と、デジット線デコーダ１３４の出力信号に従ってデジット線ＤＬｎを接地ノードに結合するデジット線ドライバ１３６とを含む。
【００７８】
デジット線デコーダ１３４は、対応のアレイブロック（サブメモリ回路）が指定されたときにイネーブル状態とされ、対応のメインワード線ＭＷＬｎが選択状態にありかつ書込モードが読出／書込指示信号Ｒ／ＷＺにより指定されたときに、活性状態の信号（Ｈレベルの信号）を生成する。
【００７９】
デジット線ドライバ１３６は、デジット線デコーダ１３４からのＨレベルの信号に応答してデジット線ＤＬｎを接地ノードに結合するＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＮ１を含む。
【００８０】
右側デジット線ドライブ回路１０２ｒにおいては、単にデジット線ＤＬｎを電源ノード１４２に結合するドライバ１４０として配線が設けられる。この配線は、デジット線ＤＬ各々に対して配置され、各デジット線が右側デジット線ドライブ回路１０２ｒにおいて電源線に結合される。
【００８１】
したがって、デジット線ＤＬｎにおいては、デジット線ドライバ１３６により、常に右側デジット線ドライブ回路１０２ｒから左側デジット線ドライブ回路１０２ｌに向かって書込電流ＩｗｒＤＬが流れる。
【００８２】
ソース線ＳＬｎに対して設けられるソース線ドライブ回路１０７は、メインワード線ＭＷＬｎ上の信号と書込／読出指示信号Ｒ／ＷＺとサブメモリ回路選択信号とを受けるソース線デコーダ１３０と、ソース線デコーダ１３０の出力信号に従ってソース線ＳＬｎを電源電圧レベルまたは接地電圧レベルに駆動するソース線ドライバ１３２を含む。
【００８３】
ソース線デコーダ１３０は、サブメモリ回路選択信号ＢＡとメインワード線ＭＷＬｎがともに選択状態にありかつ読出／書込指示信号Ｒ／ＷＺがＬレベルにあり書込モードを指定するときには、Ｌレベルの信号を出力し、それ以外はＨレベルの信号を出力する。
【００８４】
ソース線ドライバ１３２は、ＰチャネルＭＯＳトランジスタＴＰ１とＮチャネルＭＯＳトランジスタＴＮ２とを含むＣＭＯＳインバータの構成を備える。したがって、ソース線デコーダ１３０が、データ書込モード時、Ｌレベルの信号を出力するときには、ソース線ＳＬｎへ電源電圧を供給し、それ以外は、ソース線ドライバ１３２は、対応のソース線ＳＬｎを接地電圧レベルに維持する。
【００８５】
ワード線ＷＬＬｎおよびＷＬＲｎには、それぞれ、右側ワード線ドライブ回路および左側ワード線ドライブ回路においてワード線ドライバが対応して設けられるが、図１２においては、図面を簡略化するため、このワード線ドライバの構成は示していない。データ読出時に、メインワード線ＭＷＬ上の信号とアレイ選択信号ＡＡとに従ってワード線が選択状態に駆動される。
【００８６】
ビット線ＢＬ０−ＢＬ２５５においては、ローカル列選択回路１０４により、２：１選択（サブメモリ回路選択）および４：１選択（単位ビット線群内の選択）が行なわれ、３２本のビット線が選択されてローカルデータバス１１５の３２ビットのバス線に結合される。ローカル読出回路１１０Ｒは、このローカルデータバス１１５の３２ビットのバス線それぞれに対して設けられるセンスアンプ１２２−０から１２２−３１を含み、ローカル書込回路１１０Ｗは、このローカルデータバス１１５の３２ビットのバス線それぞれに対して設けられる書込ドライブゲート１２０−０から１２０−３１を含む。
【００８７】
センスアンプ１２２−０から１２２−３１は、各々、読出電流を供給する読出電流源と、対応のローカルデータバス線の電流を検出するセンス回路を含む。センスアンプ１２２−０から１２２−３１に含まれる読出電流源により、データ読出時、図１２に示すように、ビット線から選択メモリセルを介してソース線ＳＬｎへ向かってビット線読出電流ＩｒｄＢＬが流れる。センスアンプ１２２−０から１２２−３１により、読出データビットＱ０−Ｑ３１がそれぞれ生成される。
【００８８】
書込ドライブゲート１２０−０から１２０−３１は、それぞれのゲートに対応の書込データビットＤ０−Ｄ３１を受けるＮチャネルＭＯＳトランジスタＮＴ３を含む。したがって、これらの書込ドライブゲート１２０−０から１２０−３１は、各々、対応のデータビットＤｉがＨレベル（“１”）のときに選択列のビット線を接地ノードへ結合し、対応の書込データビットがＬレベル（“０”）のときには、非導通状態を維持してビット線書込電流は供給しない。
【００８９】
したがって、書込データに応じてビット線電流を流す場合、常にビット線ＢＬ０−ＢＬ２５５には、ソース線から選択メモリセルを介して接地ノードへ向かう書込電流ＩｗｒＢＬが流れる。ビット線読出電流ＩｒｄＢＬは、ビット線書込電流ＩｗｒＢＬよりも大きくされるものの、ビット線読出電流ＩｒｄＢＬによりメモリセルの記憶データの反転が生じない電流レベルに設定される。
【００９０】
書込電流ＩｗｒＢＬおよび読出電流ＩｒｄＢＬが逆方向であり、特に、ビット線読出電流ＩｒｄＢＬが流れる方向は、メモリセルの磁気抵抗効果素子の自由層の磁化方向を固定層の磁化方向と反対方向に設定する方向である。この場合、スピン注入電流による磁化反転は、少数キャリアスピン（固定層の偏極スピンと反対方向のスピン）注入により実行されるため、自由層の磁化反転が生じるのは防止される（少数キャリアスピン注入による磁化反転を生じさせるためには大きな電流値が必要となるため）。
【００９１】
図１３は、この発明の実施の形態１に従う不揮発性半導体記憶装置のデータ書込／読出時の動作を示すタイミング図である。以下、図１３および図１２を参照して、この発明の実施の形態１に従う不揮発性半導体記憶装置のデータの書込／読出動作について説明する。
【００９２】
データの書込および読出をそれぞれ行なう書込サイクルおよび読出サイクルは、外部のクロック信号ＣＬＫにより規定される（外部のプロセッサが、クロック信号ＣＬＫに同期して動作する）。
【００９３】
時刻ｔ０において、クロック信号ＣＬＫの立上がりに従って書込サイクルが開始される（読出／書込指示信号Ｒ／ＷＺがＬレベルに設定される）。この書込サイクルにおいて、まず、時刻ｔ１において、デジット線ドライバ１３６のＭＯＳトランジスタＴＮ１が導通状態となり、デジット線ＤＬｎにおいて、右側デジット線ドライバ１４０から左側デジット線ドライバ１３６を介して接地ノードへデジット線書込電流ＩｗｒＤＬが流れる。これにより、デジット線ＤＬｎに対応して設けられる１行のメモリセルＭＣ０−ＭＣ２５５において磁気抵抗効果素子ＴＭＲの自由層がこのデジット線ＤＬｎの流れる電流ＩｗｒＤＬが誘起する磁界と平行な方向に磁化され、すなわち、固定層の磁化と反平行な方向に磁化される。
【００９４】
次に、ローカル列選択回路１０４において、列選択動作が行なわれ、選択列の３２ビットのビット線がローカルデータバス１１５に結合される。この状態において、書込ドライブゲート１２０−０から１２０−３１において、書込データビットＤ０−Ｄ３１のうち、データ“１”を書込む書込ドライブゲートが導通状態となり、選択列のビット線が接地ノードに結合される。
【００９５】
これと並行してまたはこの後、時刻ｔ２において、選択行のワード線ＷＬ（ＷＬＬｎまたはＷＬＲｎ）が選択状態へ駆動され、選択メモリセルのアクセストランジスタＡＴが導通し、選択された３２ビットのメモリセルＭＣにおいて磁気抵抗効果素子ＴＭＲが対応のビット線とソース線の間に接続される。ソース線ドライバ１３２においては、ソース線デコーダ１３０の出力信号（Ｌレベル）に従って、ソース線ドライブトランジスタＴＰ１が導通状態となり、ソース線ＳＬｎへ電源電圧が供給される。これにより、ソース線ＳＬｎからメモリセルを介して対応のビット線ＢＬ（３２ビットのビット線）にデータ“１”を書込むビット線に、ビット線書込電流ＩｗｒＢＬが流れる。データ“０”を書込むメモリセルに対しては、ビット線は、フローティング状態であり、電子の注入はほとんど生じず、メモリセルの磁気抵抗効果素子ＴＭＲの状態は変化しない。これにより、メモリセルにおける磁気抵抗効果素子の注入用固定層のスピン偏極電子と同一方向のスピン偏極を有する電子が自由層に注入され、その自由層の磁化が初期状態から反転する。
【００９６】
このデータ書込時、３２ビットのデータよりも多くのビットのデータを書込む場合、図１に示す書込データレジスタを用いて、ローカル列選択回路１０４において列選択信号を切換え３２ビット単位でデータの書込を実行し、最大２５６ビットのデータの書込において、データ“１”を書込むメモリセルが選択されるビット線に、ビット線書込電流ＩｗｒＢＬを供給する。
【００９７】
書込データレジスタの構成としては、３２ビット幅のＦＩＦＯが用いられてもよく、また、２５６ビット幅のシフトレジスタを用いて３２ビット単位で入力部および出力部を切替えて、３２ビット書込データを順次ラッチして、次いで書込時に３２ビット単位でラッチデータを順次書き込みドライブ回路に転送する構成が用いられてもよい。
【００９８】
これにより、メインワード線ＭＷＬｎにより選択されたメモリセル行の選択サブメモリ回路においてデータの書込が完了する。
【００９９】
時刻ｔ３において、読出サイクルが始まると、デジット線ＤＬｎは、データ読出時、デジット線ドライバ１３６は非導通状態であり、右側デジット線ドライバ１４０により電源電圧ＶＣＣレベルに固定され、電流は流れない。
【０１００】
時刻ｔ４においてワード線ＷＬが選択状態へ駆動され、選択行のメモリセルのアクセストランジスタＡＴが導通する。このときまた、ソース線デコーダ１３０により、読出モード時、選択行に対応するソース線においては、Ｈレベルの信号が出力され、ソース線ＳＬｎが、ソース線ドライバ１３２のＭＯＳトランジスタＴＮ２により接地電圧レベルに維持される。
【０１０１】
この読出時において、ローカル列選択回路１０４により列選択動作がワード線選択と並行して実行され、センスアンプ１２２−０から１２２−３１に含まれる電流源からの読出電流が選択された３２ビットのビット線に供給される。この読出電流ＩｒｄＢＬの大きさを、センスアンプ１２２−０から１２２−３１により検出することにより、メモリセルの記憶データが“０”であるか“１”であるかの判定が行なわれ、内部読出データＱ０−Ｑ３１が生成される。
【０１０２】
データ“０”をメモリセルが記憶している場合には、磁気抵抗効果素子ＴＭＲは、高抵抗状態であり、ビット線読出電流ＩｒｄＢＬの大きさは小さく、一方、メモリセルがデータ“１”を記憶している場合には、磁気抵抗効果素子ＴＭＲの抵抗値は小さく、大きな電流が流れ、コのビット線読出電流ＩｒｄＢＬの大小により、メモリセルの記憶データを２値判定する。これにより、３２ビット単位で内部のデータの読出を実行することができる。
【０１０３】
なお、内部データの書込／読出が３２ビット単位で行なわれており、この場合、外部のデータの入出力も、３２ビット単位で行なわれてもよく、また８ビット単位、１６ビット単位または６４ビット単位で実行されてもよい（内部でレジスタ回路を設けることにより、この内部データのビット幅と外部データのビット幅の調整を行なうことができる）。
【０１０４】
また、このワード線ＷＬの選択タイミングが、データ書込サイクル時、デジット線ＤＬを選択状態へ駆動してデジット線書込電流ＩｗｒＤＬを流すタイミングと同じタイミングであってもよい（図１３においては双方向矢印でこのワード線選択タイミングの設定可能な期間を示す）。
【０１０５】
メインワード線ＭＷＬを２つのメモリサブ回路で共有し、デジット線ＤＬおよびワード線ＷＬをメインワード線上の信号に基づいて選択する。これにより、サブメモリ回路それぞれに、メインワード線およびワード線を選択するロウデコード回路を配置する必要がなく、デコーダ回路の面積を低減でき、また配線レイアウトも簡略化することができ、高速動作が可能となる。
【０１０６】
図１４は、図１２に示すデジット線デコーダ１３４の構成の一例を示す図である。図１４において、デジット線デコーダ１３４は、読出／書込指示信号Ｒ／ＷＺと、メインワード線ＭＷＬ上の信号とサブメモリ回路選択信号ＢＡとを受ける３入力ゲート回路１３４ａを含む。この３入力ゲート回路１３４ａは、読出／書込指示信号Ｒ／ＷＺがＬレベルであり、データ書込を指示し、かつメインワード線ＭＷＬ上の信号がＨレベルでありかつサブメモリ回路選択信号ＢＡがＨレベルの選択状態を示すときに、Ｈレベルの信号を出力する。したがって、データ書込時、選択メインワード線に対応して配置される２つのサブメモリ回路のうち、１つのサブメモリ回路がブロックサブメモリ回路選択信号ＢＡにより指定されて、デジット線ドライバ１３６により、対応のデジット線ＤＬが接地ノードに結合されて、書込デジット線電流が流れる。
【０１０７】
データ読出時および非選択行においては、３入力ゲート回路１３４ａの出力信号はＬレベルであり、デジット線ドライバ１３６は非導通状態である。したがってデジット線ＤＬは、図１２に示す右側デジット線ドライバ１４０により電源電圧ＶＣＣレベルに維持される。
【０１０８】
なお、サブメモリ回路選択信号ＢＡは、アドレス信号に含まれるサブメモリ回路指定アドレスをデコードして生成される。図９に示すドライバ３８の出力信号により選択されたサブメモリ回路ブロックにおいてサブメモリ回路指定アドレスをデコードして生成され、また、１つのサブメモリ回路における１つのメモリアレイを指定するアドレスをデコードしてメモリアレイ選択信号ＡＡが生成される。
【０１０９】
図１５は、図１２に示すソース線デコーダ１３０の構成の一例を示す図である。図１５において、ソース線デコーダ１３０は、デジット線デコーダと出力信号の論理が異なる３入力ゲート回路１３０ａを含む。この３入力ゲート回路１３０ａは、読出／書込指示信号Ｒ／ＷＺがＬレベルでありデータ書込を示し、メインワード線ＭＷＬがＨレベルで選択状態にありかつサブメモリ回路選択信号ＢＡが対応のサブメモリ回路を指定するとき、Ｌレベルの信号を出力し、それ以外は、Ｈレベルの信号を出力する。
【０１１０】
ソース線ドライバ１３２は、ＣＭＯＳインバータで構成されており、従って、データ書込時、選択サブメモリ回路の選択行に対応して配置されるソース線ＳＬが、Ｈレベルに駆動され、それ以外、ソース線ＳＬはＬレベルに維持される。これにより、ビット線電流によるデータ書込時、ソース線からメモリセルを介してビット線へ電流を供給し、データ読出時、ビット線からメモリセルを介してソース線へ電流を流すことができる。
【０１１１】
図１６は、ワード線ＷＬ（ＷＬＬ，ＷＬＲ）を駆動するワード線駆動部の構成を概略的に示す図である。このワード線ＷＬは、ワード線ドライバ１４５により駆動される。サブメモリ回路のサブアレイに対してワード線に共通に、ワード線選択許可信号ＷＡを生成するワード線サブデコード回路１４７が設けられる。このワード線サブデコード回路１４７は、アレイ選択信号ＡＡとサブメモリ回路選択信号ＢＡを受ける２入力ＡＮＤ回路１４７ａと、読出／書込指示信号Ｒ／ＷＺに従って２入力ＡＮＤ回路１４７ａの出力信号の出力タイミングを調整してワード線選択許可信号ＷＡを生成するタイミング調整回路１４７ｂを含む。ワード線ドライバ１４５は、このメインワード線ＭＷＬ上の信号とワード線選択許可信号ＷＡとに従って対応のワード線ＷＬを選択状態へ駆動する。
【０１１２】
タイミング調整回路１４７ｂは、読出／書込指示信号Ｒ／ＷＺがＬレベルのときには、２入力ＡＮＤ回路１４７ａの出力信号の活性化タイミングを、デジット線選択タイミングに合わせて所定時間遅延するなどのタイミング調整を行ない、一方、読出／書込指示信号Ｒ／ＷＺがＨレベルでデータ読出を示すときには、２入力ＡＮＤ回路１４７ａの出力信号を、デジット線の選択タイミングと実質的に同じタイミングに設定する。このタイミング調整回路１４７ｂは、したがって、読出／書込指示信号Ｒ／ＷＺがＬレベルのときに遅延回路として機能しかつ読出／書込指示信号Ｒ／ＷＺがＨレベルのデータ読出時を示すときにはバッファ回路として機能する。タイミング調整回路１４７ｂは、例えば、読出／書込指示信号Ｒ／ＷＺがＬレベルのときに、ＡＮＤ回路１４７ａの出力信号の立上がりを遅延する立上がり遅延および／またはその立下がりを遅延する立下がり遅延回路で構成されてもよい。
【０１１３】
メインワード線ＭＷＬは、中央制御帯に含まれるローカル行デコード回路において、サブメモリ回路ブロック指定アドレス信号のデコード動作を行って、対応のサブメモリ回路ブロックが選択状態のときに、行アドレス信号に従ってアドレス指定された行に対応するメインワード線ＭＷＬを選択状態へ駆動する。
【０１１４】
図１４から図１６に示すように、デジット線ＤＬ、ワード線ＷＬおよびソース線ＳＬを駆動する回路は、メインワード線ＭＷＬ上の信号を回路活性化制御信号として受けている。したがって、サブメモリ回路個々に、行デコード回路を配置する必要がなく、２つのサブメモリ回路に対して共通にローカル行デコード回路を配置してメインワード線ＭＷＬを選択状態へ駆動することが要求されるだけである。したがって、サブメモリ回路それぞれにおいては、デジット線、ソース線およびワード線を駆動するドライブ回路を配置せず、かつデータ読出モードおよびメモリサブ回路選択信号を供給するだけでよく、配線レイアウトが簡略化され、また行選択に関する回路のレイアウト面積を低減することができる。
【０１１５】
図１７は、図１２に示すセンスアンプ１２２の構成の一例を概略的に示す図である。図１７において、センスアンプ１２２は、読出／書込指示信号Ｒ／ＷＺに従ってデータ読出時、定電流Ｉｒｅａｄを供給する読出電流源１２２ａと、データ読出時、読出／書込指示信号Ｒ／ＷＺに従って選択的に活性化され、この読出電流源１２２ａからの読出電流Ｉｒｅａｄが選択ビット線を介して流れるビット線読出電流ＩｒｄＢＬとの差の電流の大きさを検出して内部読出データＱを生成するセンス回路１２２ｂを含む。
【０１１６】
読出電流源１２２ａは、データ読出時、一定の大きさの電流を供給する回路構成であればよく、任意の定電流源回路を利用することができる。センス回路１２２ｂは、この読出電流Ｉｒｅａｄとビット線読出電流ＩｒｄＢＬの差の電流の大きさを検出する電流センス型センス回路であってもよく、また、この読出電流源１２２ａが供給する電流により生成されるビット線（ローカルデータバス線）の電圧を所定電圧と比較する電圧センス型センス回路の構成のいずれであってもよい。たとえば、センス回路１２２ｂとしては、この読出電流源の供給する差電流Ｉｒｅａｄ−ＩｒｄＢＬと基準電流とを比較する構成が用いられてもよい。
【０１１７】
この読出電流源１２２ａを利用することにより、書込時と逆の方向にビット線に対し読出電流を供給することができる。
【０１１８】
以上のように、この発明の実施の形態１に従えば、デジット線電流誘起磁界により、メモリセルの磁気抵抗効果素子の自由層を固定層と反対方向に設定した後、ビット線電流によるスピン注入を、固定層と同一のスピン方向の電子注入により行なっている。したがって、データ書込に必要とされる電流量を低減することができ、消費電力を低減することができる。たとえば、従来のＭＲＡＭにおける電流誘起磁場を利用してデータを書込む場合、データの書換には、必要な大きさの磁場を誘起するために、デジット線およびビット線それぞれにおいて約十数ｍＡの電流が必要である。したがって、３２ビットのデータの並列書込を行なう場合、十数ｍＡ（デジット線電流）と十数ｍＡ（約１５ｍＡ程度のビット電流）×３２＝約４００ｍＡが消費される。しかしながら、本実施の形態１に従えば、デジット線電流としては、デジット線電流のみを用いて自由層の磁化方向を設定するため、従来の磁場を利用する構成よりも２ないし３倍の大きさの電流が必要とされるものの、スピン注入電流は、１ビット線当たり約数ｍＡ（約１ｍＡ程度）であり、全体として、約８０ｍＡ程度の電流が消費されるだけであり、多ビットデータの並列書込時の消費電力を大幅に低減することができる。
【０１１９】
また、スピン注入を行なっていても、ビット線に双方向に書込データに応じた電流を供給する必要がなく、書込電流源およびその配線レイアウトを簡略化することができ、チップ面積を低減することができる。
【０１２０】
また、データ書込時に利用されるスピン注入電流が流れる方向は、自由層の磁化反転が生じやすい方向（固定層の偏極スピン電子と同じ方向のスピン偏極電子を自由層に注入する方向）のみであり、効率的にスピン注入を行なうことができ、逆方向のスピン注入による磁化反転に比べてスピン注入電流を低減することができる。
【０１２１】
また、データ書込時とデータ読出時とでは、ビット線電流の流れる向きが逆であり、データ読出時において供給されるビット線読出電流は、メモリセルの磁化反転の生じにくい方向であり、データ読出時の誤書込を防止することができ、読出ディスターバンスの問題を回避することができる。
【０１２２】
また、図１８に示すように、メインワード線ＭＷＬ、デジット線ＤＬ（ＤＬａ，ＤＬｂ）およびワード線ＷＬ（ＷＬａ，ＷＬＲａ，ＷＬＬｂ，ＷＬＲｂ）の階層構造を利用している。したがって、行選択は、メインワード線ｍＷＬ上の信号と、サブアレイ選択信号ＡＡ０およびＡＡ１と、メモリサブ回路選択信号ＢＡ０およびＢＡ１に基づいて行って、選択行の各信号線を選択状態へ駆動することができ、行選択系の回路構成を簡略化することができ（行デコード回路を各メモリサブ回路に配置する必要がない）、また、各信号線の活性化／非活性化タイミングの設定をメインワード線の信号に従って行なうことができ、タイミング調整が容易となる。
【０１２３】
また、このサブメモリ回路においては、デジット線ＤＬａまたはＤＬｂ単位で、メモリセルの記憶データの初期値の書込が実行される。１つのサブアレイのワード線ＷＬを選択状態として、書込データに応じたデータの書込が実行される。このワード線を選択状態２維持している場合、図１８に示すように、最大並列書込データ単位として、ワード線の接続するメモリセルと同一のビット数のデータ単位ＷＤｍａｘを並列に書込むことができ、また最小のデータ幅、すなわ外部書込データ（読出データ）と同じビット幅の最小データ単位ＷＤｍｉｎを用いてたとえばページモードでデータの書込が行なわれてもよい。また、最小単位のデータＷＤｍｉｎをレジスタ回路で順次保持し、最大並列書込単位ＷＤｍａｘで、データの書込が実行されてもよい。
【０１２４】
したがって、１つのサブメモリ回路において、２つのワード線に対して連続的にデータの書込を行なうことができ、フラッシュメモリのいわゆるセクタ消去のページ単位でのデータ書込を実現することができ、高速の書込を実現することができる（書込は、フラッシュメモリよりも高速であり、より高速のデータ書込を実現することができる）。
【０１２５】
また、図１８に示す同一行の２つのワード線ＷＬＬａおよびＷＬＲａに対し連続的にデータの書込を行なう場合、デジット線ＤＬａにおいてメモリセルの記憶データの初期化を行なった後、サブアレイ選択信号ＡＡ０およびＡＡ１を順次選択状態へ駆動し、必要なデータ単位で列選択を順次行なうことにより、ビット線電流によるデータの並列書込を、低消費電流で行なうことができる。
【０１２６】
［実施の形態２］
図１９は、この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を示す図である。この図１９に示す不揮発性半導体記憶装置の構成は、以下の点において、図１２に示す不揮発性半導体記憶装置とその構成が異なる。すなわち、左側デジット線ドライブ回路１０２ｌにおいて、デジット線ＤＬｎを２値駆動するでじっと線ドライブゲートが設けられる。このデジット線ドライブゲート１５２は、導通時デジット線ＤＬｎを接地ノードに結合するＮチャネルＭＯＳトランジスタＴＮ１と、導通時デジット線ＤＬｎを電源ノードに結合するＰチャネルＭＯＳトランジスタＴＰ５を含む。このデジット線ドライブゲート１５２のＭＯＳトランジスタＴＮ１およびＴＰ５は、デジット線デコーダ１５０によりその導通が制御される。
【０１２７】
また、右側デジット線ドライブ回路１０２ｒにおいては、デジット線ＤＬｎに対してデジット線ドライバ１４０が設けられる。このデジット線ドライバ１４０においては、デジット線を２値駆動するデジット線ドライブゲート１６２が設けられる。このデジット線ドライブゲート１６２は、導通時デジット線ＤＬｎを接地ノードに結合するＮチャネルＭＯＳトランジスタＴＮ１０と、導通時デジット線ＤＬｎを電源ノードに結合するＰチャネルＭＯＳトランジスタＴＰ１０とを含む。このデジット線ドライブゲート１６２のＭＯＳトランジスタＴＮ１０およびＭＯＳトランジスタＴＰ１０の導通は、デジット線デコーダ１６０により制御される。したがって、このデジット線ＤＬｎにおいては、データ書込時、双方向に電流ＩｗｒＤＬおよびＩｗｒＤＬＡが流れる。電流ＩｗｒＤＬＡは、ビット線電流によりデータの書込時にアシスト磁場を生成するための電流であり、その電流値は、書込磁場を生成する電流ＩｗｒＤＬよりも小さい。
【０１２８】
デジット線デコーダ１５０および１６０は、対応のメインワード線ＭＷＬｎ上の信号、サブメモリ選択信号ＢＡおよび読出／書込指示信号Ｒ／ＷＺに従って、対応のでジット線ドライブゲート１５２および１６２の導通を制御する。
【０１２９】
書込回路１１０Ｗの書込ドライブゲート１２０−０から１２０−３１各々は、制御信号線１７０上の信号に応答して、対応のローカルデータバス１１５のバス線を電源ノードに結合するＰチャネルＭＯＳトランジスタＴＰ７と、書込データビットＤ０−Ｄ３１に従って選択的に導通するＮチャネルＭＯＳトランジスタＴＮ３でそれぞれ構成される。この制御信号線１７０は、初期アシスト制御回路１７２により、その信号電位が調整される。書込ドライブゲート１２０−０から１２０−３１においてＭＯＳトランジスタＴＰ７の導通時、ビット線へは、ビット線からメモリセルを介してソース線方向へ電流ＩｗｒＢＬＡが流れる。初期データ書込時の磁場に対してアシスト磁場を生成する。
【０１３０】
この図１９に示す不揮発性半導体記憶装置の他の構成は、図１２に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３１】
デジット線ドライバ１５２および１６２において、ＭＯＳトランジスタＴＰ５およびＴＮ１０の電流駆動力は、ＭＯＳトランジスタＴＮ１おＴＰ１０の電流駆動力よりも小さくされる。したがって、デジット線書込電流ＩｗｒＤＬは、デジット線アシスト電流ＩｗｒＤＬＡよりも大きい。ＭＯＳトランジスタＴＰ５およびＴＮ１０の電流駆動力と、ＭＯＳトランジスタＴＮ１およびＴＰ１０の電流駆動力の差は、それぞれの素子のサイズ（ゲート幅とチャネル長の比）により調整されてもよく、また、そのゲート電位レベルに応じて設定されてもよい。
【０１３２】
また、書込ドライブゲート１２０―から１２０−３１においても、ＭＯＳトランジスタＴＰ７の電流駆動力は、ＭＯＳトランジスタＮＴ３の電流駆動力よりも小さくされる。この場合においても、ＭＯＳトランジスタＮＴ３およびＴＰ７の電流駆動力は、そのサイズにより調整されてもよく、また制御信号線１７０の電位レベルにより調整されてもよい。
【０１３３】
図２０は、この図１９に示す不揮発半導体記憶装置のデータの書込および読出時の動作を示す信号波形図である。以下、図２０を参照して、図１９に示す不揮発性半導体記憶装置のデータ書込および読出動作について説明する。
【０１３４】
時刻ｔ０において、クロック信号ＣＬＫの立上がりに従って、書込サイクルが始まる。この書込サイクルにおいて、まず、時刻ｔ１において、デジット線ドライブ回路１０２ｌおよび１０２ｒにより、デジット線ＤＬｎが駆動される。すなわち、デジット線ドライブゲート１６２においてＭＯＳトランジスタＴＰ１０が導通し、左側デジット線ドライブゲート１５２において、ＭＯＳトランジスタＴＮ１が導通する。これにより、デジット線ドライブゲート１６２からデジット線ドライブゲート１５２に向かってデジット線書込電流ＩｗｒＤＬが流れ、この電流ＩｗｒＤＬにより磁界が誘起され、メモリセルＭＣ０−ＭＣ２５５において、並行して、磁気抵抗効果素子ＴＭＲの自由層の磁化方向が、固定層と反対方向に駆動される。
【０１３５】
このデジット線書込電流ＩｗｒＤＬの供給と並行して、アシスト制御回路１７２が信号線１７０上のアシスト制御電圧ＣＶＡをローレベルに低下させる。このビット線書込アシスト電流ＩｗｒＢＬＡの供給時においては、書込データビットＤ０―Ｄ３１は、全てＬレベルの状態に維持される。応じて、書込ドライブゲート１２０−０から１２０−３１において、ＭＯＳトランジスタＴＰ７が導通し、ローカル列選択回路１０４を介して選択列のビット線書込アシスト電流ＩｗｒＢＬＡが供給される。
【０１３６】
このビット線書込アシスト電流ＩｗｒＢＬＡにより、デジット線書込電流ＩｗｒＤＬによる自由層の磁化がアシストされる。すなわち、ビット線書込アシスト電流ＩｗｒＢＬＡの供給時、ローカル列選択回路１０４による前列選択と並行して選択行のワード線ＷＬが選択状態に駆動される。これにより、ビット線書込アシスト電流ＩｗｒＢＬＡにより磁気抵抗効果素子ＴＭＲの注入用固定層の偏極スピンと反対方向の偏極スピンを有する少数スピンキャリアが自由層に注入され、該自由層の磁化を固定層と反対方向に設定する処理が促進される。このデジット線書込アシスト電流ＩｗｒＢＬＡは、磁場誘起の場合に要求されるよりも小電流であり、少数キャリアスピン注入により、デジット線書込電流誘起磁界による磁化反転のアシストを行なう。
【０１３７】
時刻ｔ２において、デジット線デコーダ１５０および１６０により、デジット線ＤＬを流れる電流の方向を反転する。すなわち、デジット線ドライブゲート１５２においてＭＯＳトランジスタＴＰ５を導通させ、また、デジット線ドライブゲート１６２においてＭＯＳトランジスタＴＮ１０を導通状態に駆動する。応じて、デジット線ドライブゲート１５２からデジット線ドライブゲート１６２へ電流ＩｗｒＤＬＡが流れる。このデジット線書込アシスト電流ＩｗｒＤＬＡは、デジット線書込電流ＩｗｒＤＬよりも小さな電流値であり、このアシスト電流ＩｗｒＤＬＡにより、デジット線ＤＬｎに接続されるメモリセルの磁気抵抗素子の自由層の磁化がすべて初期書込と反対の方向に反転するのを防止する。単に、データ“１”を書込む際の自由層の磁化反転をアシストする程度の磁場が生成される程度の大きさである。
【０１３８】
また、時刻ｔ２において、初期アシスト制御回路１７２が、制御信号線１７０上のアシスト制御電圧ＣＶＡを電源電圧レベルに設定し、書込ドライブゲート１２０−０〜１２０−３１において、ＭＯＳトランジスタＴＰ７をすべて非導通状態に設定する。初期値データ書込の期間、書込データビットＤ０−Ｄ３１はすべてＬレベルに固定され、ＭＯＳトランジスタＴＮ３は非導通状態にあるこの制御信号線１７０の電圧レベルの変化に応じて、書込データビットＤ０−Ｄ３１を、有効状態に設定し、データ“１”を書込むメモリセルが接続されるビット線を接地ノードに結合する。
【０１３９】
このとき、またソース線デコーダ１３０は、ソース線ドライブゲート１３２のＭＯＳトランジスタＴＰ１を導通状態として、ソース線ＳＬｎを電源ノードに結合する。選択ワード線ＷＬは選択状態にありまた、書込対象のビット線が接地ノードに接続されており、ソース線ＳＬｎからメモリセルを介してビット線に書込電流ＩｗｒＢＬが流れ、データ“１”を書込むメモリセルにおいて注入用固定層と同じ偏極スピンを有する多数キャリアスピンが注入されて、自由層の磁化方向が反転する。この操作においては、デジット線書込アシスト電流ＩｗｒＤＬＡの誘起磁界により、自由層の磁化反転が促進される。
【０１４０】
時刻ｔ３において、データの書込が完了し、デジット線デコーダ１５０および１６０の出力信号に従って、デジット線書込アシスト電流ＩｗｒＤＬＡの供給が停止され、デジット線ＤＬｎが、初期状態の電源電圧レベルに維持される。また、ワード線ＷＬＬｎ（またはＷＬＲｎ）が非選択状態へ駆動される。
【０１４１】
上述の説明においては、ビット線書込アシスト電流により少数キャリアスピンを注入している。しかしながら、データ書込時、デジット線書込電流ＩｗｒＤＬによる誘起初期磁界による磁化方向の初期設定時に、ビット線書込アシスト電流ＩｗｒＢＬＡにより小さな磁界を誘起することにより、自由層磁化困難軸方向の磁界を誘起して、デジット線書込電流誘起磁界との合成磁界により、磁気抵抗効果素子の初期設定を行っても良い。
【０１４２】
以上のように、メモリセルの初期値書込時にビット線書込アシスト電流により自由層の初期状態への移行を促進しており、高速でメモリセルの初期状態への設定を行うことができ、また、デジット線書込電流を低減することができる（デジット線誘起磁界の強度を小さくすることができるため）。
【０１４３】
また、データ“１”の書込時、デジット線アシスト電流ＩｗｒＤＬＡにより、スピン注入による自由層磁化反転を促進することができ、同様、データ書込に要する時間を短縮することができ、また、ビット線書込電流を低減することができる。
【０１４４】
この場合においても、データ書込に要する電流量は、実施の形態１における電流量の最大２倍程度であり（アシスト電流が、それぞれ、書込時の電流と同じ大きさの場合）、従来の誘起磁界によるデータ書込に比べても、消費電流は十分小さくすることができる。
【０１４５】
時刻ｔ４において、クロック信号ＣＬＫの立上がりに同期して、データ読出を行なう読出サイクルが始まる。この読出サイクルにおいて、時刻ｔ５において、選択行のワード線ＷＬを選択状態へ駆動する。また、ローカル列選択回路１０４により、列選択動作を行って、選択列のビット線をローカルデータバス１１５の対応のバス線に結合する。
【０１４６】
このデータ読出時、ソース線ＳＬｎは、ソース線ドライブゲート１３２のＭＯＳトランジスタＴＮ２により、接地電圧レベルに維持される。したがってローカル列選択回路１０９により選択されたビット線に、センスアンプ１２２−０〜１２２−３１からの読出電流によりビット線電流ＩｒｄＢＬが流れ、この電流に従って、データの読出が行なわれる。
【０１４７】
時刻ｔ６において、データ読出が完了すると、ワード線ＷＬが非選択状態へ駆動される。また、ローカル列選択回路１０４が列選択動作を完了し、ビット線とローカルデータバス１１５とが分離される。また、センスアンプ１２２―０から１２２―３１もセンス動作を停止する。
【０１４８】
センスアンプから供給されるビット線読出電流ＩｒｄＢＬは、ビット線書込電流ＩｗｒＢＬと逆方向であり、最大センスアンプの定電流源からの供給電流（Ｉｒｅａｄ）に等しく、センスアンプ電流源から供給される電流Ｉｒｅａｄの値は、少数キャリアスピン注入によるメモリセルの磁化方向の反転が生じるビット線書込電流ＩｗｒＢＬ（反転）の値よりも小さい電流値であるものの、多数キャリアスピン注入を行うビット線書込電流ＩｗｒＢＬよりも大きさ電流値である。
【０１４９】
このビット線読出電流ＩｒｄＢＬが流れる方向は、磁気抵抗効果素子に小数スピン注入を行なう方向であり、自由層の磁化反転は生じにくい方向であり、選択メモリセルの磁気抵抗効果素子ＴＭＲの固定層および自由層の磁化方向の関係を維持して、正確な読出を行なうことができる。
【０１５０】
図２１は、図１９に示すデジット線デコーダ１５０および１６０の構成の一例を示す図である。図２１において、ワード線ＷＬおよびＷＬＲを駆動するワード線ドライブゲート１５２および１６２の構成も合わせて示す。
【０１５１】
図２１において、サブメモリ回路に対し、共通に、読出／書込指示信号Ｒ／ＷＺに従ってサブメモリ回路選択信号ＢＡの活性化タイミングを調整するタイミング調整回路１７５が設けられる。このタイミング調整回路１７５の出力信号Ｓ０が、対応のサブメモリ回路に対して設けられるデジット線ドライバおよびワード線ドライバに共通に与えられる。このサブメモリ回路選択信号ＢＡは、メインワード線ＭＷＬを共有する２つのサブメモリ回路の一方を特定する。
【０１５２】
左側デジット線デコーダ１５０は、タイミング調整回路１７５の出力信号Ｓ０と読出／書込指示信号Ｒ／ＷＺと対応のメインワード線ＭＷＬ上の信号を受ける３入力ゲート回路１７２を含む。この３入力ゲート回路１７２は、タイミング調整回路１７５の出力信号Ｓ０がＬレベルでありかつ読出／書込指示信号Ｒ／ＷＺがＬレベルであり、かつメインワード線ＭＷＬ上の信号がＨレベルのときに、その出力信号Ｓ１をＨレベルに設定し、それ以外、出力信号Ｓ１はＬレベルに設定する。この左側デジット線デコーダ１５０の出力信号が、デジット線ドライブゲート１５２に含まれるＭＯＳトランジスタＴＰ５およびＴＮ１のゲートに共通に与えられる。
【０１５３】
右側デジット線ドライバ１６０は、タイミング調整回路１７５の出力信号Ｓ０と対応のメインワード線ＭＷＬ上の信号と読出／書込指示信号Ｒ／ＷＺを受ける３入力ゲート回路１７４を含む。この３入力ゲート回路１７４は、信号Ｓ０がＨレベルでありかつメインワード線ＭＷＬ上の信号がＨレベルでありかつ読出／書込指示信号Ｒ／ＷＺがＬレベルのときに、その出力信号Ｓ２をＨレベルに設定し、それ以外、その出力信号Ｓ２をＬレベルに設定する。
【０１５４】
右側デジット線デコーダ１６０の出力信号Ｓ２が、デジット線ドライブゲート１６２に含まれるＭＯＳトランジスタＴＰ１０およびＴＮ１０のゲートに共通に与えられる。ＭＯＳトランジスタＴＮ１０は、その電流駆動力が比較的小さくされ、一方、ＭＯＳトランジスタＴＮ１およびＴＰ１０はその電流駆動力は比較的大きくされる。
【０１５５】
ワード線ドライバ１８０は、対応のメインワード線ＭＷＬ上の信号とサブアレイ選択信号ＡＡ０を受ける２入力ゲート回路１８０ａを含む。ワード線ドライバ１８２は、サブアレイ選択信号ＡＡ１とメインワード線ＭＷＬ上の信号とを受ける２入力ゲート回路１８２ａを含む。サブアレイ選択信号ＡＡ０およびＡＡ１は、それぞれ、サブメモリ回路においてワード線ＷＬＬの含まれるサブアレイおよびワード線ＷＬＲが含まれるサブアレイを特定する。
【０１５６】
図２２は、図２１に示す回路の動作を示すタイミング図である。以下、図２２を参照して、この図２１に示す回路の動作について説明する。
【０１５７】
データ書込時、読出／書込指示信号Ｒ／ＷＺはＬレベルに設定される。対応のサブメモリ回路の選択時、サブメモリ回路選択信号ＢＡが選択状態のＨレベルへ駆動され、また、このとき、ワード線ＷＬＬが選択されるときには、サブアレイ選択信号ＡＡ０が選択状態へ駆動される。サブメモリ回路選択信号ＢＡの活性化と並行して、図示しない行アドレス信号に従ってメインワード線ＭＷＬが選択状態のＨレベルへ駆動される。この書込モード時においては、タイミング調整回路１７５は、読出／書込指示信号Ｒ／ＷＺに従ってその出力信号Ｓ０の活性化を遅らせる。この状態においては、メインワード線ＭＷＬが選択状態でありかつ読出／書込指示信号Ｒ／ＷＺがＬレベルであり、信号Ｓ０がＬレベルであるため、デジット線デコーダ１５０の出力信号Ｓ１がＨレベルとなり、デジット線ドライブゲート１５２において、ＭＯＳトランジスタＴＮ１がオン状態となる。一方、デジット線デコーダ１７４においては、タイミング調整回路１７５の出力信号Ｓ０がＬレベルであるため、その出力信号Ｓ２はＬレベルである。したがって、デジット線ドライブゲート１５２においてＭＯＳトランジスタＴＮ１が導通し、またデジット線ドライブゲート１６２においてＭＯＳトランジスタＴＰ１０が導通し、デジット線ＤＬに、デジット線ドライブゲート１６２からデジット線ドライブゲート１５２に向かう電流が流れる。
【０１５８】
また、この状態においては、メインワード線ＭＷＬ上の信号およびサブアレイ選択信号ＡＡ０は選択状態であり、ワード線ドライバ１８０の出力信号はＨレベルとなり、デジット線選択と同様のタイミングでワード線ＷＬＬが選択状態へ駆動される。
【０１５９】
タイミング調整回路１７５の出力信号Ｓ０がＨレベルとなると、左側デジット線デコーダ１５０の出力信号Ｓ１がＬレベルとなり、一方右側デジット線デコーダ１６０の出力信号Ｓ２がＨレベルとなる。応じて、デジット線ドライバ１５２においてＭＯＳトランジスタＴＰ５が導通し、またデジット線ドライバ１６２においてＭＯＳトランジスタＴＮ１０が導通し、デジット線ＤＬに、デジット線ドライバ１５２からデジット線ドライバ１６２へ向かって電流が流れる。この場合、ＭＯＳトランジスタＴＰ５およびＴＮ１０は電流駆動力が小さく、小さなデジット線電流が流れる。
【０１６０】
一方、制御信号Ｓ０がＨレベルに立上がっても、サブアレイ選択信号ＡＡ０およびメインワード線ＭＷＬの信号は変化しないため、ワード線ドライバ１８０によりワード線ＷＬＬは選択状態に維持される。
【０１６１】
一方、データ書込時において、アレイ選択信号ＡＡ１がＨレベルのときには、ワード線ドライバ１８２により、ワード線ＷＬＲが選択状態へ駆動される。デジット線ＤＬは、サブメモリ回路の２つのサブアレイに共通に設けられており、上で説明多動作と同様の動作がデジット線に対して実行される。すなわち、デジット線ＤＬには、最初は、デジット線ドライブゲート１５２からデジット線ドライブゲート１６２へ比較的大きな電流が流れ、ソース線電圧の切替え時、デジット線ＤＬに、デジット線ドライブゲート１５２からデジット線ドライブゲート１６２へ比較的小さな電流が流れる。これにより、いずれのサブアレイにおいても、ビット線書込電流により論理“１”のデータを書込むときに、デジット線ＤＬに、デジット線アシスト電流を流すことができる。
【０１６２】
図２３は、図１９に示す初期アシスト制御回路１７２の構成の一例を示す図である。図２３においては、書込ドライブゲート１２０−ｉの構成も合わせて示す。
【０１６３】
初期アシスト制御回路１７２は、サブメモリ回路選択信号ＢＡ０およびＢＡ１を受ける２入力ＯＲ回路１７２ｄと、読出／書込指示信号Ｒ／ＷＺに従って、データ書込サイクル時、ＯＲ回路１７２の出力信号の活性化のタイミングを所定期間遅延するタイミング調整回路１７２ｅと、読出／書込指示信号Ｒ／ＷＺとタイミング調整回路１７２eからの出力信号ＳＳ０を受けるゲート回路１７２ａと、ゲート回路１７２ａの出力信号と読出／書込指示信号Ｒ／ＷＺを受けて制御信号線１７０を駆動するＯＲ回路１７２ｂと、書込データビットＤｉとゲート回路１７２ａの出力信号を受けて、書込ドライブゲート１２０−ｉのＭＯＳトランジスタＴＮ３のゲートにその出力信号を与えるＡＮＤ回路１７２ｃを含む。
【０１６４】
ＯＲ回路１７２ｄは、対応のメモリブロックの２つのサブメモリ回路の１つが選択され、サブメモリ回路選択信号ＢＡ０およびＢＡ１の一方が選択状態とされるとＨレベルの信号を出力する。タイミング調整回路１７２ｅは、データ書込時には、図２１に示すタイミング調整回路１７５と同様の動作を行って、ＯＲ回路１７２ｅの出力信号の活性化を遅延してタイミング調整信号ＳＳ０を出力する。データ読出サイクル時には、タイミング調整回路１７２ｅは、その出力信号ＳＳ０をＬレベルに維持する。従って、タイミング調整回路１７２ｅは、データ書込サイクル時に立上がり遅延回路として機能し、かつデータ読出サイクル時には、その出力信号をＬレベルに維持する回路で構成される。
【０１６５】
ゲート回路１７２ａは、タイミング調整信号ＳＳ０がＨレベルであり、かつ読出／書込指示信号Ｒ／ＷＺがＬレベルのときにＨレベルの信号を出力する。したがって、データ読出時においては、ゲート回路１７２ａの出力信号はＬレベルであり、ＡＮＤ回路１７２ｃの出力信号Ｌレベルとなり、書込ドライブゲート１２０−ｉのＭＯＳトランジスタＴＮ３は非導通状態を維持する。また読出／書込指示信号Ｒ／ＷＺがＨレベルのとき、ＯＲ回路１７２ｂの出力信号はＨレベルであり、制御信号線１７０に結合されるＭＯＳトランジスタＴＰ７は非導通状態となる。したがって、書込ドライブゲート１２０−ｉは、データ読出時においては、出力ハイインピーダンス状態となり、ローカルデータバス線１１５ｉに対するデータ読出動作に対しては何ら影響は及ぼさない。
【０１６６】
データ書込時において、読出／書込指示信号Ｒ／ＷＺがＬレベルであり、ゲート回路１７２ａがバッファ回路として動作し、またＯＲ回路１７２ｂもバッファ回路として動作する。タイミング調整信号ＳＳ０は、ＯＲ回路１７２ｄの出力信号を読出／書込指示信号Ｒ／ＷＺに従ってタイミングを調整するタイミング調整回路１７２ｅから生成される。このタイミング調整回路１７２ｅは、図２１に示すタイミング調整回路１７５と同様の構成を有し、データ書込時、同様のタイミングで、タイミング調整信号Ｓ０およびＳＳ０を変化させる。サブメモリ回路選択信号ＢＡ０およびＢＡ１は、メインワード線を共有する２つのサブメモリ回路をそれぞれ特定する。したがって、メインワード線を共有するサブメモリ回路の一方が選択されたときには、サブメモリ回路選択信号ＢＡ０およびＢＡ１の一方が選択状態へ駆動される。データ書込時、タイミング調整回路１７２ｅにより、ＯＲ回路の出力信号を所定時間遅延してタイミング調整信号ＳＳ０が生成される。
【０１６７】
タイミング調整信号ＳＳ０がＬレベルのとき、タイミング調整信号Ｓ０もＬレベルであり、先に図２１および図２２を参照してデジット線ドライブゲートの動作に関連して説明したように、データ書込時においては、メインワード線が選択状態にあり、かつデジット線へ磁界誘起用の書込電流が供給される状態である。この状態においては、ゲート回路１７２ａの出力信号がＬレベルであり、ＯＲ回路１７２ｂからのＬレベルの出力信号に従って、書込ドライブゲート１２０−ｉにおいて、ＭＯＳトランジスタＴＰ７が導通し、ローカルデータバス線１１５ｉに、比較的小さな電流駆動力で、電流を供給する。応じて、ビット線に、アシスト電流が供給される。このとき、ＡＮＤ回路１７２ｃの出力信号はＬレベルであり、ＭＯＳトランジスタＴＮ３は非導通状態にある。
【０１６８】
一方、所定時間が経過し、タイミング調整信号ＳＳ０がＨレベルとなると、ゲート回路１７２ａの出力信号がＨレベルとなり、ＯＲ回路１７２ｂの出力信号がＨレベルとなる。応じて、制御信号線１７０に結合されるＭＯＳトランジスタＴＰ７が非導通状態となり、ビット線書込アシスト電流の供給が停止される。一方、ＡＮＤ回路１７０ｃがバッファ回路として動作し、書込データビットＤｉに従ってその出力信号がＨレベルまたはＬレベルに設定される。応じて、書込ドライブゲート１２０−ｉにおけるＭＯＳトランジスタＴＮ３が導通または非導通状態に設定される。データビットＤｉは、“１”のときには、Ｈレベルであり、ＭＯＳトランジスタＴＮ３が導通し、ローカルデータバス線１１５ｉが接地ノードへ結合され、ビット線書込電流が駆動される。ＭＯＳトランジスタＴＮ３の電流駆動力は比較的大きく（センスアンプに含まれる読出電流供給源の駆動電流よりも小さな電流を駆動する）、このように、スピン注入を行なう書込電流を供給することができる。
【０１６９】
なお、ソース線ＳＬも、データ書込時においてアシスト電流を供給しかつ書込電流をビット線に流す必要があり、制御信号Ｓ１またはＳ２に従って、ビット線アシスト電流駆動時には接地電圧レベル、ビット線書込電流を駆動するときには電源電圧レベルに設定される。図１５に示すソース線ドライバの構成において、デコーダ１３０に対して読出／書込指示信号Ｒ／ＷＺに代えて制御信号Ｓ２を与えることにより、ソース線ドライブ回路の構成は実現される。
【０１７０】
なお、実施の形態２においても、デジット線書込電流供給とビット線書込アシスト電流供給タイミングは、同一でなくても良く、その期間が重なっていればよい。また、ビット線書込電流供給とデジット線書込アシスト電流の供給タイミングは異なっていてもよく両者の供給期間が重なっていればよい。
【０１７１】
以上のように、この発明の実施の形態２に従えば、デジット線電流およびビット線電流を駆動してメモリセルの自由層の磁化を設定するときに、それぞれビット線およびデジット線にアシスト電流を供給しており、メモリセルの磁気抵抗効果素子の自由層の磁化設定に要する時間を短縮することができ、また、磁界誘起用のデジット線書込電流および多数キャリアスピン注入用のビット線書込電流を低減することが可能となる。
【産業上の利用可能性】
【０１７２】
この発明に係る不揮発性半導体記憶装置は、磁気抵抗効果素子を記憶素子として用い、スピン注入により、自由層の磁化を設定することのできる磁気メモリに対して適用することができ、チップ単体の磁気メモリおよび他のプロセッサなどの処理装置と同一チップ上に集積化されるシステムＬＳＩの構成要素の磁気メモリに対しても適用することができる。
【図面の簡単な説明】
【０１７３】
【図１】この発明に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２】この発明に従う不揮発性半導体記憶装置におけるデータ書込シーケンスを模式的に示す図である。
【図３】この発明の実施の形態１において用いられるメモリセルの平面レイアウトを概略的に示す図である。
【図４】図３に示す４Ａ−４Ｂに沿った断面構造を概略的に示す図である。
【図５】図３および図４に示す磁気抵抗効果素子の断面構造を概略的に示す図である。
【図６】図５に示す磁気抵抗効果素子の初期データ書込時の態様を概略的に示す図である。
【図７】この発明に従うデータ書込時の論理“１”のデータ書込時の態様を概略的に示す図である。
【図８】この発明において適用可能な磁気抵抗効果素子の変形例を概略的に示す図である。
【図９】この発明の実施の形態１に従う不揮発性半導体記憶装置の全体のチップレイアウトを概略的に示す図である。
【図１０】図９に示すサブメモリ回路の構成を概略的に示す図である。
【図１１】図１０に示すローカル列選択回路およびローカル書込／読出回路の構成を概略的に示す図である。
【図１２】図１０に示すメモリセルアレイ、ワード線ドライブ回路、デジット線ドライブ回路とローカル書込／読出回路の具体的な構成を示す図である。
【図１３】図１２に示す構成の動作を示すタイミング図である。
【図１４】図１２に示すデジット線デコードの構成の一例を示す図である。
【図１５】図１２に示すソース線デコードの構成の一例を示す図である。
【図１６】ワード線ドライバの構成の一例を示す図である。
【図１７】図１２に示すセンスアンプの構成を概略的に示す図である。
【図１８】この発明の実施の形態１における行系選択線の階層構造および並列書込データ単位の関係を概略的に示す図である。
【図１９】この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を示す図である。
【図２０】図１９に示す不揮発性半導体記憶装置の動作を示すタイミング図である。
【図２１】図１９に示すデジット線デコードの構成を、ワード線ドライバとともに示す図である。
【図２２】図２１に示す回路の動作を示す信号波形図である。
【図２３】図１９に示す初期アシスト制御回路の構成の一例を示す図である。
【符号の説明】
【０１７４】
１  メモリセルアレイ、２  デジット線ドライブ回路、３  ワード線ドライブ回路、４  列選択回路、８  書込データレジスタ、６  ビット線書込ドライブ回路、７  ソース線ドライブ回路、ＭＣ  メモリセル、ＴＭＲ  磁気抵抗効果素子、ＭＫ０−ＭＫ１５  サブメモリ回路、１００  ローカルメモリアレイ、１００ｌ，１００ｒ  サブメモリアレイ、１０２ｌ  左デジット線ドライブ回路、１０２ｒ  右デジット線ドライブ回路、１０３ｒ  右ワード線ドライブ回路、１０３ｌ  左ワード線ドライブ回路、１０７  左ソース線ドライブ回路、１０４  ローカル列選択回路、１１０  ローカル書込／読出回路、１４０  左ソース線ドライバ、１３４  デジット線デコーダ、１３６  左デジット線ドライバ、１３０  ソース線デコーダ、１３２  ソース線ドライバ、１２２−０〜１２２−３１  センスアンプ、１２０−０〜１２０−３１  書込ドライブゲート、１５０、１６０  デジット線デコーダ、１５２、１６２  デジット線ドライブゲート、１７２  初期アシスト制御回路。
【図１】
2007109313.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007109313.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2007109313.tif 000012
【図１１】
2007109313.tif 000013
【図１２】
2007109313.tif 000014
【図１３】
2007109313.tif 000015
【図１４】
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【図１５】
2007109313.tif 000017
【図１６】
2007109313.tif 000018
【図１７】
2007109313.tif 000019
【図１８】
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【図１９】
2007109313.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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