(57)【要約】【課題】２つの端子間に設けられた容量素子に絶縁破壊等の不良が生じ、それにより当該容量素子の電極間が導通状態となった場合、それら２つの端子間がショート（短絡）してしまう。【解決手段】半導体回路１は、容量素子１０、および短絡防止回路２０を備えている。容量素子１０は、端子９２（第１の端子）と端子９４（第２の端子）との間の経路中に設けられている。端子９２には、第１の電位が与えられる。一方の端子９４には、第１の電位よりも低い第２の電位が与えられる。端子９２と端子９４との間の経路中には、短絡防止回路２０も設けられている。この短絡防止回路２０は、容量素子１０と直列に接続されている。短絡防止回路２０は、容量素子１０の電極１２，１４間が絶縁状態のときに導通状態にあり、容量素子１０の電極１２，１４間が導通状態のときに絶縁状態にある。【選択図】図１
2007173339.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位が与えられる第１の端子と前記第１の電位よりも低い第２の電位が与えられる第２の端子との間に設けられた容量素子と、
前記容量素子と直列に設けられた短絡防止回路と、を備え、
前記短絡防止回路は、前記容量素子の電極間が絶縁状態のときに導通状態にあり、前記容量素子の前記電極間が導通状態のときに絶縁状態にあることを特徴とする半導体回路。
【請求項２】
請求項１に記載の半導体回路において、
前記短絡防止回路は、電界効果トランジスタを含んでいる半導体回路。
【請求項３】
請求項２に記載の半導体回路において、
前記電界効果トランジスタは、前記容量素子と前記第１の端子との間に設けられたＮチャネル型の電界効果トランジスタであり、
当該電界効果トランジスタは、ゲートが前記容量素子の前記第１の端子側の前記電極に接続され、且つウエルが前記第２の端子に接続されている半導体回路。
【請求項４】
請求項２に記載の半導体回路において、
前記電界効果トランジスタは、前記容量素子と前記第２の端子との間に設けられたＰチャネル型の電界効果トランジスタであり、
当該電界効果トランジスタは、ゲートが前記容量素子の前記第２の端子側の前記電極に接続され、且つウエルが前記第１の端子に接続されている半導体回路。
【請求項５】
請求項２乃至４いずれかに記載の半導体回路において、
前記短絡防止回路は、互いに並列に接続された複数の前記電界効果トランジスタを含む半導体回路。
【請求項６】
請求項１乃至５いずれかに記載の半導体回路において、
複数の前記容量素子が互いに並列に接続されている半導体回路。
【請求項７】
請求項１乃至６いずれかに記載の半導体回路において、
前記第１の端子と前記第２の端子との間には、互いに直列に接続された前記容量素子と前記短絡防止回路とからなる組が複数存在し、
当該複数の組は、互いに並列に設けられている半導体回路。
【請求項８】
請求項１乃至７いずれかに記載の半導体回路において、
前記第１および第２の電位は、それぞれ電源電位およびグランド電位である半導体回路。
【請求項９】
請求項１乃至８いずれかに記載の半導体回路において、
前記容量素子は、デカップリング容量素子である半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関する。
【背景技術】
【０００２】
インターネットの急速な普及により、ネットワークサーバ等のＩＴ関連デジタル機器に使用される半導体回路（例えばＬＳＩ）に対しては、さらなる高集積化および高周波数化が要求されている。
【０００３】
このような半導体回路においては、相異なる電位が与えられる２つの端子間に、容量素子が設けられることがある。例えば特許文献１に記載の半導体回路においては、電源電位が与えられる端子とグランド（ＧＮＤ）電位が与えられる端子との間に、容量素子が設けられている。この容量素子は、電源ノイズを吸収させるために設けられたデカップリング容量素子である。
【特許文献１】特開平５−４７８０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、２つの端子間に設けられた容量素子に絶縁破壊等の不良が生じ、それにより当該容量素子の電極間が導通状態となった場合、それら２つの端子間がショート（短絡）してしまう。例えば、上述した特許文献１の半導体回路の場合であれば、電源とＧＮＤと間がショートしてしまうことになる。
【課題を解決するための手段】
【０００５】
本発明による半導体回路は、第１の電位が与えられる第１の端子と上記第１の電位よりも低い第２の電位が与えられる第２の端子との間に設けられた容量素子と、上記容量素子と直列に設けられた短絡防止回路と、を備え、上記短絡防止回路は、上記容量素子の電極間が絶縁状態のときに導通状態にあり、上記容量素子の上記電極間が導通状態のときに絶縁状態にあることを特徴とする。
【０００６】
この半導体回路においては、短絡防止回路が設けられている。容量素子の電極間が正常状態すなわち絶縁状態にあるとき、この短絡防止回路は導通状態にある。一方で、上記電極間が不良状態すなわち導通状態になったときには、この短絡防止回路は絶縁状態となる。これにより、容量素子の電極間が導通状態になってしまった場合であっても、第１および第２の端子間がショートすることが防止される。
【発明の効果】
【０００７】
本発明によれば、信頼性に優れた半導体回路が実現される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しつつ、本発明による半導体回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【０００９】
（第１実施形態）
図１は、本発明による半導体回路の第１実施形態を示す回路図である。半導体回路１は、容量素子１０、および短絡防止回路２０を備えている。この半導体回路１は、例えば、ＬＳＩ等の半導体集積回路として製造される。
【００１０】
容量素子１０は、端子９２（第１の端子）と端子９４（第２の端子）との間の経路中に設けられている。端子９２には、第１の電位が与えられる。一方の端子９４には、第１の電位よりも低い第２の電位が与えられる。本実施形態において第１および第２の電位は、それぞれ電源電位（Ｖｄｄ）およびＧＮＤ電位である。この容量素子１０は、例えば、半導体回路１においてデカップリング容量素子（ＤＣＣ：decoupling capacitor）として機能する。
【００１１】
なお、容量素子１０としては、例えば、ＭＩＳ（Metal-Insulator-Semiconductor）型容量素子またはＭＩＭ（Metal-Insulator-Metal）型容量素子を用いることができる。ここで、ＭＩＳ型容量素子には、ＭＯＳ（Metal-Oxide-Semiconductor）型容量素子も含まれる。
【００１２】
端子９２と端子９４との間の経路中には、短絡防止回路２０も設けられている。この短絡防止回路２０は、容量素子１０と直列に接続されている。本実施形態において短絡防止回路２０は、１つの電界効果トランジスタ（ＦＥＴ）２２から構成されている。このＦＥＴ２２は、Ｎチャネル型であり、容量素子１０と端子９２との間に設けられている。具体的には、ＦＥＴ２２のソースが端子９２に接続され、ドレインが容量素子１０の電極１２に接続されている。電極１２は、容量素子１０の２つの電極１２，１４のうち、端子９２側の電極である。この電極１２には、ＦＥＴ２２のゲートも接続されている。また、ＦＥＴ２２のウエルは、端子９４に接続されている。
【００１３】
なお、ＦＥＴ２２のリーク電流は、容量素子１０のリーク電流よりも大きな値に設定されている。ＦＥＴ２２のリーク電流は、閾値電圧やトランジスタサイズ等を調整することにより、適当な値に設定することが可能である。
【００１４】
かかる構成の短絡防止回路２０は、容量素子１０の電極１２，１４間が絶縁状態のときに導通状態にあり、容量素子１０の電極１２，１４間が導通状態のときに絶縁状態にある。
【００１５】
図２〜図４を参照しつつ、半導体回路１の動作および効果について説明する。まず、容量素子１０の電極１２，１４間が正常状態すなわち絶縁状態にあるときの動作を説明する。端子９２および端子９４にそれぞれ電源電位およびＧＮＤ電位が与えられると、図２に示すように、ＦＥＴ２２のリーク電流が容量素子１０のリーク電流よりも大きいため、容量素子１０が充電される。これにより、接点Ａでの電位が電源電位に近づいて行く。これに伴い、ＦＥＴ２２のゲートの電位が電源電位付近となるため、ＦＥＴ２２が動作状態（オン状態）となり、端子９２と容量素子１０との間が導通状態となる。したがって、容量素子１０はＤＣＣとして動作することが可能である。
【００１６】
図３は、接点Ａでの電位の時間変化に関するシミュレーション結果を示すグラフである。グラフの縦軸は電圧（Ｖ）を表し、横軸は端子９２に電源電圧を印加し始めてからの時間（任意スケール）を表している。線Ｌ１が端子９２での電位変化を示し、線Ｌ２が接点Ａでの電位変化を示している。このグラフから、電源電圧を印加すると、接点Ａでの電位も電源電位と略同じ値になることがわかる。
【００１７】
なお、本シミュレーションにおいては、１３０ｎｍノードで用いられる標準的な仕様のＦＥＴをＦＥＴ２２として用いるとともに、電極面積が１０μｍ２（静電容量：Ｃ＝１．２３ｐＦ）の容量素子を容量素子１０として用いた。
【００１８】
次に、容量素子１０の電極１２，１４間が不良状態すなわち導通状態にあるときの動作を説明する。図４に示すように、容量素子１０がショート不良を起こした場合、すなわち電極１２と電極１４との間が導通状態となった場合には、接点Ａでの電位がＧＮＤ電位となる。これに伴い、ＦＥＴ２２のゲートの電位もＧＮＤ電位付近となるため、ＦＥＴ２２が非動作状態（オフ状態）となり、端子９２と容量素子１０（端子９４）との間が絶縁状態となる。これにより、端子９２と端子９４との間がショートすることが防止される。
【００１９】
このように、容量素子１０の電極１２，１４間が導通状態になってしまった場合であっても、端子９２と端子９４との間がショートすることが防止されるため、信頼性に優れた半導体回路１が実現されている。
【００２０】
また、短絡防止回路２０は、ＦＥＴ２２を含んで構成されている。これにより、簡単な回路構成で短絡防止回路２０を実現することができる。特に本実施形態において短絡防止回路２０は、１つのＦＥＴ２２から構成されているため、一層簡単な回路構成で実現されている。
【００２１】
ＦＥＴ２２は、容量素子１０と端子９２との間に設けられたＮチャネル型のＦＥＴであり、ゲートが容量素子１０の電極１２に接続されるとともにウエルが端子９４に接続されている。これにより、容量素子１０の状態（絶縁状態または導通状態）に応じて短絡防止回路２０の状態が変化するという回路機構を容易に実現することができる。
【００２２】
容量素子１０がＭＯＳ型である場合、半導体回路１中のＦＥＴの製造工程と容量素子１０の製造工程とを同時に実行することが可能である。これにより、少ない工程数で半導体回路１を製造することができる。また、この場合、容量絶縁膜を薄く形成し易いため、大きな容量値をもつ容量素子１０を得るのに適している。
【００２３】
容量素子１０がＤＣＣとして機能する場合、電源ノイズに強い半導体回路１が実現される。ところで、近年、半導体回路の微細化に伴い、電源の低電圧化が進んでいる。それゆえ、かかる低電圧電源の電圧変動を小さくすることの重要性が増している。電源の電圧変動を小さく抑えるにはＤＣＣの数を増やす必要があるため、ＤＣＣのショート不良に起因する半導体回路の故障頻度を低減するための対策が強く求められていた。
【００２４】
この点、半導体回路１によれば、ＤＣＣにショート不良が生じた場合であっても、上述のとおり、電源とＧＮＤとの間のショートを短絡防止回路２０により防止することができる。このため、ＤＣＣのショート不良が必ずしも半導体回路１の動作不良につながらない。よって、容量素子１０がＤＣＣである場合には、短絡防止回路２０が設けられた半導体回路１が特に有用となる。
【００２５】
また、ＤＣＣが設けられた半導体回路においては、一般に、ＤＣＣの数が他の容量素子の数よりも多い。したがって、容量素子１個あたりのショート不良発生確率がＤＣＣと他の容量素子とで等しいと仮定しても、ＤＣＣでショート不良が発生する確率の方が高い。このため、ＤＣＣのショート不良が半導体回路の動作不良につながるのを防ぐべく、ＤＣＣに短絡防止回路を設けることは重要である。
【００２６】
さらに、ＤＣＣの容量値が大きいほど、当該ＤＣＣによる電源ノイズの吸収効果が高くなる。したがって、容量値を大きくすべく、ＤＣＣの容量絶縁膜をできるだけ薄く設計することが好ましい。ところが、容量絶縁膜を薄くすると、絶縁破壊が起こり易くなってしまう。この点に鑑みても、ＤＣＣに短絡防止回路を設けることは重要である。換言すれば、短絡防止回路を設けることにより、半導体回路の信頼性を低下させることなく、電源ノイズの吸収効果を向上させることができる。
【００２７】
（第２実施形態）
図５は、本発明による半導体回路の第２実施形態を示す回路図である。半導体回路２は、容量素子１０、および短絡防止回路２０を備えている。容量素子１０の構成は、半導体回路１で説明したとおりである。
【００２８】
端子９２と端子９４との間の経路中に、互いに直列に接続された容量素子１０および短絡防止回路２０が設けられている。本実施形態において短絡防止回路２０は、１つのＦＥＴ２４から構成されている。このＦＥＴ２４は、Ｐチャネル型であり、容量素子１０と端子９４との間に設けられている。具体的には、ＦＥＴ２４のソースが容量素子１０の電極１４に接続され、ドレインが端子９４に接続されている。電極１４は、容量素子１０の２つの電極１２，１４のうち、端子９４側の電極である。この電極１４には、ＦＥＴ２４のゲートも接続されている。また、ＦＥＴ２４のウエルは、端子９２に接続されている。ＦＥＴ２４のリーク電流は、容量素子１０のリーク電流よりも大きな値に設定されている。
【００２９】
かかる構成の短絡防止回路２０は、容量素子１０の電極１２，１４間が絶縁状態のときに導通状態にあり、容量素子１０の電極１２，１４間が導通状態のときに絶縁状態にある。
【００３０】
図６および図７を参照しつつ、半導体回路２の動作および効果について説明する。まず、容量素子１０の電極１２，１４間が絶縁状態にあるときの動作を説明する。端子９２および端子９４にそれぞれ電源電位およびＧＮＤ電位が与えられると、図６に示すように、ＦＥＴ２４のリーク電流が容量素子１０のリーク電流よりも大きいため、容量素子１０が放電される。これにより、接点Ｂでの電位がＧＮＤ電位に近づいて行く。これに伴い、ＦＥＴ２４のゲートの電位がＧＮＤ電位付近となるため、ＦＥＴ２４が動作状態となり、端子９４と容量素子１０との間が導通状態となる。したがって、容量素子１０はＤＣＣとして動作することが可能である。
【００３１】
次に、容量素子１０の電極１２，１４間が導通状態にあるときの動作を説明する。図７に示すように、電極１２と電極１４との間が導通状態となった場合には、接点Ｂでの電位が電源電位となる。これに伴い、ＦＥＴ２４のゲートの電位も電源電位付近となるため、ＦＥＴ２４が非動作状態となり、端子９４と容量素子１０（端子９２）との間が絶縁状態となる。これにより、端子９２と端子９４との間がショートすることが防止される。
【００３２】
このように、容量素子１０の電極１２，１４間が導通状態になってしまった場合であっても、端子９２と端子９４との間がショートすることが防止されるため、信頼性に優れた半導体回路２が実現されている。
【００３３】
ＦＥＴ２４は、容量素子１０と端子９４との間に設けられたＰチャネル型のＦＥＴであり、ゲートが容量素子１０の電極１４に接続されるとともにウエルが端子９２に接続されている。これにより、容量素子１０の状態（絶縁状態または導通状態）に応じて短絡防止回路２０の状態が変化するという回路機構を容易に実現することができる。なお、半導体回路２のその他の効果は、上述した半導体回路１の効果と同様である。
【００３４】
本発明による半導体回路は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、図８に示すように、端子９２と端子９４との間には、互いに直列に接続された容量素子１０と短絡防止回路２０とからなる組（pair）が複数存在していてもよい。同図において、かかる組はｎ個（ｎ：２以上の整数）存在し、これらの組は互いに並列に設けられている。特にｎ＝２の場合を図９に示す。このように複数の容量素子１０の各々に短絡防止回路２０を設けることにより、容量素子１０のショート不良に起因する半導体回路の故障頻度を一層低減することができる。
【００３５】
また、図１０に示すように、複数の容量素子１０が互いに並列に接続されていてもよい。同図においては、ｎ個の容量素子１０が互いに並列に接続されている。特にｎ＝２の場合を図１１に示す。かかる構成により、複数の容量素子１０全体として、大きな容量値を得ることができる。この場合、同じ大きさの容量値を１つの容量素子１０で得る場合よりも、回路レイアウトの面で有利である。この点に関し、ＤＣＣは、一般に、機能セル（ロジックゲートセル）が配置されない空き領域を埋めるように配置される。したがって、面積の大きなＤＣＣを１つ作るよりも、面積の小さなＤＣＣを複数作ることの方が好ましいのである。
【００３６】
さらに、図１０および図１１に示した構成によれば、図８および図９に示した構成に比して、より信頼性の高い半導体回路を実現することができる。これについて詳細に説明するため、容量素子１つあたりの信頼度をＲＣとし、ＦＥＴ１つあたりの信頼度をＲＦとする。ここで、０<ＲＣ<１、０<ＲＦ<１である。このとき、図１１の回路全体の信頼度Ｒ１は、Ｒ１＝（１−ＲＦ）ＲＣ２＋ＲＦとなる。一方、図９の回路全体の信頼度Ｒ２は、Ｒ２＝（ＲＣ＋ＲＦ−ＲＣＲＦ）２となる。よって、Ｒ１−Ｒ２＝ＲＦ（１−ＲＦ）（ＲＣ−１）２>０である。この結果から、図１１の回路の方が、図９の回路よりも高い信頼度を有することがわかる。
【００３７】
また、図１２に示すように、短絡防止回路２０は、互いに並列に接続された複数のＦＥＴ２２を含んでいてもよい。同図において短絡防止回路２０は、ｎ個のＦＥＴ２２を含んでいる。特にｎ＝２の場合を図１３に示す。かかる構成により、複数のＦＥＴ２２全体としてのオン抵抗を小さくすることができる。これにより、容量素子１０の充放電を高速化することが可能である。なお、図１２および図１３においてはＦＥＴとしてＦＥＴ２２（図１参照）を用いた場合の例を示しているが、ＦＥＴとしてＦＥＴ２４（図５参照）を用いた場合にも同様に、短絡防止回路２０が複数のＦＥＴ２４を含んでいてもよい。
【００３８】
また、上記実施形態においては第１および第２の電位がそれぞれ電源電位およびＧＮＤ電位の場合を示した。しかし、第１の電位が第２の電位よりも高いという条件が満たされる限り、第１および第２の電位はその他の値であってもよい。
【００３９】
また、上記実施形態においては短絡防止回路がＦＥＴを含む例を示したが、短絡防止回路はバイポーラトランジスタまたはダイオード等を含んでいてもよい。
【図面の簡単な説明】
【００４０】
【図１】本発明による半導体回路の第１実施形態を示す回路図である。
【図２】図１の半導体回路の動作を説明するための回路図である。
【図３】図２の接点Ａでの電位の時間変化に関するシミュレーション結果を示すグラフである。
【図４】図１の半導体回路の動作を説明するための回路図である。
【図５】本発明による半導体回路の第２実施形態を示す回路図である。
【図６】図５の半導体回路の動作を説明するための回路図である。
【図７】図５の半導体回路の動作を説明するための回路図である。
【図８】変形例に係る半導体回路を示す回路図である。
【図９】変形例に係る半導体回路を示す回路図である。
【図１０】変形例に係る半導体回路を示す回路図である。
【図１１】変形例に係る半導体回路を示す回路図である。
【図１２】変形例に係る半導体回路を示す回路図である。
【図１３】変形例に係る半導体回路を示す回路図である。
【符号の説明】
【００４１】
１    半導体回路
２    半導体回路
１０    容量素子
１２    電極
１４    電極
２０    短絡防止回路
２２    ＦＥＴ
２４    ＦＥＴ
９２    端子
９４    端子
【図１】
2007173339.tif 000003
【図２】
2007173339.tif 000004
【図３】
2007173339.tif 000005
【図４】
2007173339.tif 000006
【図５】
2007173339.tif 000007
【図６】
2007173339.tif 000008
【図７】
2007173339.tif 000009
【図８】
2007173339.tif 000010
【図９】
2007173339.tif 000011
【図１０】
2007173339.tif 000012
【図１１】
2007173339.tif 000013
【図１２】
2007173339.tif 000014
【図１３】
2007173339.tif 000015