(57)【要約】【課題】ＳＯＩ領域とバルク領域との間でのクロストークノイズを低減しつつ、結晶欠陥の発生を防止できるようにした半導体装置及びその製造方法を提供する。【解決手段】ＳＯＩ領域とバルク領域とを半導体基板１に有する半導体装置であって、ＳＯＩ領域に形成されたＬＶ−ＭＯＳＦＥＴ１００と、バルク領域に形成されたＨＶ−ＭＯＳＦＥＴ２００との間が素子分離層３００によって隔てられており、素子分離層３００のＳＯＩ領域側はトレンチ構造を有し、素子分離層３００のバルク領域側がＬＯＣＯＳ構造を有する。このような構成であれば、ＬＶ−ＭＯＳＦＥＴ１００とＨＶ−ＭＯＳＦＥＴ２００との間の素子分離をトレンチ構造のみで行う場合と比べて、クロストークノイズを低減しつつ、素子分離層３００のトレンチ構造を浅くすることができる。【選択図】図９
2007305942.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ領域とバルク領域とを半導体基板に有する半導体装置であって、
前記ＳＯＩ領域に形成された第１素子と前記バルク領域に形成された第２素子との間が
、トレンチ構造の第１素子分離層及びＬＯＣＯＳ構造の第２素子分離層の両方によって隔
てられていることを特徴とする半導体装置。
【請求項２】
前記第１素子分離層と前記第２素子分離層とが隣接して一体となっていることを特徴と
する請求項１に記載の半導体装置。
【請求項３】
前記ＳＯＩ領域に形成された複数の前記第１素子と、前記バルク領域に形成された複数
の前記第２素子とを備え、
前記ＳＯＩ領域内の前記第１素子間はトレンチ構造の素子分離層のみによって隔てられ
、
前記バルク領域内の前記第２素子間はＬＯＣＯＳ構造の素子分離層のみによって隔てら
れていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
ＳＯＩ領域とバルク領域とを半導体基板に有する半導体装置の製造方法であって、
前記ＳＯＩ領域に形成された第１素子と前記バルク領域に形成された第２素子との間の
前記半導体基板に、トレンチ構造の第１素子分離層及びＬＯＣＯＳ構造の第２素子分離層
の両方を形成して当該第１素子と該第２素子とを隔てる工程、を含むことを特徴とする半
導体装置の製造方法。
【請求項５】
ＳＯＩ領域の半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層を貫通して前記半導体基板を露出させる第１溝
を形成する工程と、
前記第２半導体層を支持する絶縁層を前記第１溝内に形成する工程と、
前記絶縁層によって支持されている前記第２半導体層下から前記第１半導体層を露出さ
せる第２溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング
条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導
体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内を絶縁膜で埋め込む工程と、を含むことを特徴とする請求項４に記載の半
導体装置の製造方法。
【請求項６】
前記第１溝を形成する際に前記第１素子分離層用のトレンチを形成し、
前記第１溝内に前記絶縁層を形成する際に当該絶縁層で前記第１素子分離層用のトレン
チを埋め込む、ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１溝の一部を前記第１素子分離層用のトレンチに兼用する、ことを特徴とする請
求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＳＯＩ領域とバルク領域との間
でのクロストークノイズを低減しつつ、結晶欠陥の発生を防止できるようにした技術に関
する。
【背景技術】
【０００２】
例えば、特許文献１や非特許文献１には、半導体基板にＳＯＩ領域を選択的に形成する
方法が開示されている。このような方法を用いれば、ＭＯＳＦＥＴ、ＤＲＡＭメモリーや
バイポーラトランジスタなどのバルク構造を持つデバイス（以下、「バルク構造デバイス
」という。）と、ＳＯＩ構造を持つデバイス（以下、ＳＯＩデバイス）とを同一基板に混
載することができる。
【特許文献１】特開２００５−３５４０２４号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、バルク構造デバイスとＳＯＩデバイスとを同一基板に混載した半導体装置で
は、バルク構造デバイスとＳＯＩデバイスとが互いにクロストークノイズの影響を受け、
特性が安定しないという課題がある。特に、アナログ素子や極低電圧駆動のデジタル素子
はクロストークノイズの影響を受け易い。クロストークノイズを低減する方法としては、
バルク構造デバイスとＳＯＩデバイスとの間の半導体基板に深い溝（トレンチ）を設け、
当該トレンチ内を絶縁膜で埋め込むことで、バルク構造デバイスとＳＯＩデバイスとを素
子分離する方法がある。
しかしながら、半導体基板（例えば、Ｓｉ基板）に形成された深いトレンチ内にＳｉと熱
膨張係数の異なる強固な絶縁膜を形成した場合には、プロセスインテグレーションや実装
時に、熱的、あるいは、力学的ストレスが半導体基板に付加されてしまう。このようなス
トレスが大きいと、デバイスのアクティブ領域（ＳＯＩ層あるいはＳｉ基板）に結晶欠陥
が生じて、半導体装置の歩留まり低下や、信頼性劣化を招いてしまうおそれがある。
特に、ＳＯＩデバイスは、バルク構造デバイスと比べて素子サイズが小さく、素子分離領
域に対するアクティブ領域の面積比は小さい。このため、素子分離領域からアクティブ領
域へストレスが集中しやすく、ＳＯＩ層に結晶欠陥が発生してしまう可能性が高かった。
【０００４】
そこで、この発明はこのような事情に鑑みてなされたものであって、ＳＯＩ領域とバル
ク領域との間でのクロストークノイズを低減しつつ、結晶欠陥の発生を防止できるように
した半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１〕  上記目的を達成するために、発明１の半導体装置は、ＳＯＩ領域とバルク領
域とを半導体基板に有する半導体装置であって、前記ＳＯＩ領域に形成された第１素子と
前記バルク領域に形成された第２素子との間が、トレンチ構造の第１素子分離層及びＬＯ
ＣＯＳ構造の第２素子分離層の両方によって隔てられていることを特徴とするものである
。
【０００６】
ここで、「ＳＯＩ領域」とは、絶縁層の上に単結晶の半導体層が形成される（または、
形成された）領域のことである。単結晶半導体層の材料としては例えばシリコン（Ｓｉ）
を使用することが可能である。また、「バルク（Ｂｕｌｋ）領域」とはＳＯＩ構造を採ら
ない領域、即ち、絶縁層を介することなく、半導体基板に素子が直接形成される（または
、形成された）領域のことである。
【０００７】
発明１の半導体装置によれば、ＳＯＩ領域に形成された第１素子とバルク領域に形成さ
れた第２素子との間で、クロストークノイズを効果的に低減することができる。例えば、
ＳＯＩ領域に形成された第１素子が低電圧駆動デバイスで、バルク領域に形成された第２
素子が高電圧、高電流駆動デバイスの場合でも、高電圧、高電流駆動デバイスから低電圧
駆動デバイスへのノイズを大幅に低減でき、不具合の発生を防止することができる。
【０００８】
また、発明１の半導体装置によれば、第１素子分離層のトレンチ構造をそれほど深くし
なくてもクロストークノイズを低減することが可能となる。即ち、ＳＯＩ領域の第１素子
とバルク領域の第２素子との間の素子分離をトレンチ構造のみで行う場合と比べて、クロ
ストークノイズを低減しつつ、トレンチ構造を浅くすることができる。
トレンチ構造が深いほど半導体基板に生じるストレスが増大する傾向があるので、トレ
ンチ構造を浅くすることで、ＳＯＩ領域とバルク領域の境界付近の半導体基板に生じるス
トレスを軽減することができ、ＳＯＩ領域とバルク領域の両方で結晶欠陥の発生を防止す
ることができる。
【０００９】
〔発明２〕  発明２の半導体装置は、発明１の半導体装置において、前記第１素子分離層
と前記第２素子分離層とが隣接して一体となっていることを特徴とするものである。
このような構成であれば、半導体基板内で素子分離領域が占める面積の割合を必要最小
限に抑えることができるので、チップサイズの縮小化に寄与することができる。
【００１０】
〔発明３〕  発明３の半導体装置は、発明１又は発明２の半導体装置において、前記ＳＯ
Ｉ領域に形成された複数の前記第１素子と、前記バルク領域に形成された複数の前記第２
素子とを備え、前記ＳＯＩ領域内の前記第１素子間はトレンチ構造の素子分離層のみによ
って隔てられ、前記バルク領域内の前記第２素子間はＬＯＣＯＳ構造の素子分離層のみに
よって隔てられていることを特徴とするものである。
【００１１】
このような構成であれば、ＳＯＩ領域では素子分離層の絶縁膜の体積を少なくすること
ができるので、プロセスインテグレーションや実装時に半導体基板あるいはＳＯＩ層に付
加される熱的、あるいは、力学的ストレスを軽減することが可能である。また、ＳＯＩ領
域内で素子分離領域が占める面積の割合を低く抑えることができ、ＳＯＩ領域の素子高密
度化が可能である。
一方、バルク領域では半導体基板とＬＯＣＯＳ構造との界面（例えば、Ｓｉ／ＳｉＯ２
界面）がなだらかであるため、急峻な界面を持つトレンチ構造と比べて、電界強度耐性の
向上を図りつつ力学的ストレスの集中を緩和することできる。
【００１２】
〔発明４〕  発明４の半導体装置の製造方法は、ＳＯＩ領域とバルク領域とを半導体基板
に有する半導体装置の製造方法であって、前記ＳＯＩ領域に形成された第１素子と前記バ
ルク領域に形成された第２素子との間の前記半導体基板に、トレンチ構造の第１素子分離
層及びＬＯＣＯＳ構造の第２素子分離層の両方を形成して当該第１素子と該第２素子とを
隔てる工程、を含むことを特徴とするものである。
このような構成であれば、ＳＯＩ領域に形成された第１素子とバルク領域に形成された
第２素子との間で、クロストークノイズを効果的に低減することができる。また、クロス
トークノイズを低減しつつ、トレンチ構造を浅くすることができるので、ＳＯＩ領域とバ
ルク領域の境界付近の半導体基板に生じるストレスを軽減することができ、ＳＯＩ領域と
バルク領域の両方で結晶欠陥の発生を防止することができる。
【００１３】
〔発明５〕  発明５の半導体装置の製造方法は、発明４の半導体装置の製造方法において
、ＳＯＩ領域の半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第
２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層を貫通して前記半
導体基板を露出させる第１溝を形成する工程と、前記第２半導体層を支持する絶縁層を前
記第１溝内に形成する工程と、前記絶縁層によって支持されている前記第２半導体層下か
ら前記第１半導体層を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記
第１半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前
記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との
間に空洞部を形成する工程と、前記空洞部内を絶縁膜で埋め込む工程と、を含むことを特
徴とするものである。このような構成であれば、バルクの半導体基板にＳＯＩ領域を選択
的に形成することが可能である。
【００１４】
〔発明６〕  発明６の半導体装置の製造方法は、発明５の半導体装置の製造方法において
、前記第１溝を形成する際に前記第１素子分離層用のトレンチを形成し、前記第１溝内に
前記絶縁層を形成する際に当該絶縁層で前記第１素子分離層用のトレンチを埋め込む、こ
とを特徴とするものである。このような構成であれば、第１溝と第１素子分離層用のトレ
ンチとを別々に形成する場合と比べて、半導体装置の製造工程を短縮することができる。
【００１５】
〔発明７〕  発明７の半導体装置の製造方法は、発明６の半導体装置の製造方法において
、前記第１溝の一部を前記第１素子分離層用のトレンチに兼用する、ことを特徴とするも
のである。このような構成であれば、第１溝と第１素子分離用のトレンチとを別々に用意
する場合と比べて、半導体装置のチップサイズを小さくすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１〜図９は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
この実施の形態では、ＳＯＩ領域に低電圧駆動デバイス（ＬＶ−ＭＯＳＦＥＴ）を形成
し、バルク領域に高電圧、高電流駆動デバイス（ＨＶ−ＭＯＳＦＥＴ）形成し、これらＬ
Ｖ−ＭＯＳＦＥＴとＨＶ−ＭＯＳＦＥＴとの間に本発明特有の素子分離層を形成する場合
について説明する。
【００１７】
図１に示すように、まず始めに、単結晶の半導体基板（即ち、バルク基板）１を用意す
る。半導体基板１の材質は例えばシリコン（Ｓｉ）である。次に、半導体基板１上に酸化
防止膜３を形成する。この酸化防止膜３は、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏ
ｎ  ｏｆ  ｓｉｌｉｃｏｎ）膜５を形成する際にマスクとして使用するものである。この
酸化防止膜３は、例えば、下層がシリコン酸化膜、上層がシリコン窒化膜で構成されてい
る。下層のシリコン酸化膜は例えば熱酸化で、上層のシリコン窒化膜は例えばＣＶＤで形
成する。
【００１８】
次に、図１において、フォとリソグラフィ技術及びエッチング技術を用いて酸化防止膜
３をパターニングし、バルク領域内のＬＯＣＯＳ膜５を形成する領域（即ち、素子分離領
域）だけを酸化防止膜３下から露出させる。そして、半導体基板１に熱酸化して、バルク
領域にＬＯＣＯＳ膜５を形成する。その後、酸化防止膜３を取り除く。
次に、図２に示すように、半導体基板１の全面に例えばシリコン酸化膜１１を形成し、
その上にシリコン窒化膜１３を形成する。シリコン酸化膜１１及びシリコン窒化膜１３は
例えばＣＶＤで形成する。
【００１９】
次に、図２において、フォトリソグラフィー技術及びイオン注入技術を用いて、バルク
領域の半導体基板１にｎ型不純物を選択的にイオン注入する。そして、半導体基板１にア
ニール処理（即ち、ドライブイン）を施して、ｎウェル２１を形成する。続いて、フォト
リソグラフィー技術及びイオン注入技術を用いて、バルク領域のｎウェルにｐ型不純物を
選択的にイオン注入する。そして、半導体基板１にアニール処理（即ち、ドライブイン）
を施して、ｎウェル内にｐウェル２３を形成する。ｎ型不純物としては例えばリンを使用
し、ｐ型不純物としては例えばボロンを使用する。
【００２０】
次に、図３に示すように、ＨＶ（ｈｉｇｈ  ｖｏｌｔａｇｅ）トランジスタのソース又
はドレイン（以下、Ｓ／Ｄという。）を、ｎウェル２１とｐウェル２３とにそれぞれ形成
する。即ち、まず始めに、フォトリソグラフィー技術及びイオン注入技術を用いて、ｐウ
ェル２３にｎ型不純物を選択的にイオン注入する。そして、半導体基板１にアニール処理
（即ち、ドライブイン）を施して、ｐウェル２３にｎチャネルのＳ／Ｄ３３を形成する。
続いて、フォトリソグラフィー技術及びイオン注入技術を用いて、ｎウェル２１にｐ型不
純物を選択的にイオン注入する。そして、半導体基板１にアニール処理（即ち、ドライブ
イン）を施して、ｎウェル２１にｐチャネルのＳ／Ｄ３１を形成する。
【００２１】
次に、図３において、シリコン窒化膜１３をエッチングして除去し、さらに、シリコン
酸化膜１１を選択的にエッチングして、ＳＯＩ領域の半導体基板１表面を露出させる。こ
こで、バルク領域の半導体基板１上にはシリコン酸化膜１１を残しておく。さらに、ＳＯ
Ｉ領域の半導体基板１表面をエッチングして、ＳＯＩ領域とバルク領域との間で半導体基
板１表面に段差ｇ（図４参照。）を設けておく。その後、ＳＢＳＩ法を用いてＳＯＩ領域
の半導体基板１にＳＯＩ構造を形成する。
即ち、図４に示すように、ＳＯＩ領域の半導体基板１上だけにシリコンゲルマニウム（
ＳｉＧｅ）層５１と、シリコン（Ｓｉ）層５３を順次積層する。これらＳｉＧｅ層５１及
びＳｉ層５３は、例えば選択的エピタキシャル成長法で形成する。ＳｉＧｅ層５１及びＳ
ｉ層５３の膜厚は、例えば１〜２００ｎｍ程度とする。
【００２２】
次に、図４に示すように、半導体基板１の上方全面に下地酸化膜５５を形成し、その上
に酸化防止膜５７を形成する。下地酸化膜５５は例えばシリコン酸化膜であり、酸化防止
膜５７は例えばシリコン窒化膜である。これら下地酸化膜５５及び酸化防止膜５７は、例
えばＣＶＤで形成する。なお、酸化防止膜５７にシリコン窒化膜を使用した場合には、Ｓ
ｉ層５３の酸化防止だけでなく、ＣＭＰ（化学的機械研磨）による平坦化プロセスでスト
ッパー層として機能させることもできる。
【００２３】
次に、図５に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、Ｓ
ＯＩ領域の酸化防止膜５７、下地酸化膜５５、Ｓｉ層５３及びＳｉＧｅ層５１をパターニ
ングして半導体基板１の表面を露出させ、さらに、半導体基板１をエッチングして半導体
基板１の内部を底面とする第１のトレンチ溝ｈ１を形成する。図１０に示すように、ここ
では、トレンチ溝ｈ１の一部がＳＯＩ領域とバルク領域の境界に跨る形となるように、Ｓ
ＯＩ領域とバルク領域の境界付近のＬＯＣＯＳ膜もパターニングする。
【００２４】
次に、ＣＶＤなどの方法により基板全面が覆われるようにしてトレンチ溝ｈ１内に埋め
込まれた支持体６１を成膜する。基板全体を覆うように形成された支持体６１は、Ｓｉ層
５３の撓み等を抑制して、平坦性を保ったままＳｉ層５３を支持する必要がある。そのた
め、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。
また、支持体６１の材質としては、例えば、シリコン酸化膜などの絶縁体を用いる。
【００２５】
次に、フォトリソグラフィー技術及びエッチング技術を用いて、酸化防止膜５７、下地
酸化膜５５、Ｓｉ層５３及びＳｉＧｅ層５１をパターニングして半導体基板１の表面を露
出させ、さらに、半導体基板１をエッチングして半導体基板１の内部を底面とする第２の
トレンチ溝ｈ２（図１１参照。）を形成する。なお、トレンチ溝ｈ２の配置位置はＳｉ層
５３における素子分離領域の一部に対応させる。そして、図１１に示すように、トレンチ
溝ｈ２の向きは、例えば前に形成したトレンチ溝ｈ１の形成方向と平面視で概略直交する
方向とする。
【００２６】
次に、第２のトレンチ溝ｈ２を介してエッチングガスまたはエッチング液をＳｉＧｅ層
５１（図４参照。）に接触させることにより、ＳｉＧｅ層５１を選択的にエッチング除去
し、半導体基板１とＳｉ層５３（図４参照。）との間に空洞部Ｈを形成する。図１１の実
線矢印で示すように、このＳｉＧｅ層５１のエッチングはトレンチ溝ｈ２から水平方向に
進行する。
【００２７】
本実施の形態では、ＳｉＧｅ層５１のエッチング液として例えばフッ硝酸を用いる。フ
ッ硝酸を用いることで、半導体基板１及びＳｉ層５３のオーバーエッチングを抑制しつつ
、ＳｉＧｅ層５１を除去することが可能となる。なお、トレンチ溝ｈ１内には支持体６１
が設けられているので、図５においてＳｉＧｅ層５１が除去されてそこに空洞部ができた
際も、Ｓｉ層５３を半導体基板１上で支持することが可能である。
【００２８】
次に、図６に示すように、半導体基板１を熱酸化あるいはＣＶＤ処理して空洞部内に絶
縁膜７１を形成する。そして、ＣＶＤなどの方法により、基板全面に絶縁膜（図示せず）
を成膜して第２のトレンチ溝内を埋め込む。この絶縁膜の形成によって、絶縁膜７１によ
る空洞部の埋め込みも補完される。なお、絶縁膜７１は例えばシリコン酸化膜であり、Ｃ
ＶＤなどの方法により成膜される図示しない絶縁膜には、例えばシリコン酸化膜の他、シ
リコン窒化膜などを用いるようにしてもよい。
【００２９】
次に、図６において、例えばＣＭＰにより半導体基板１上方を平坦化して、図示しない
絶縁膜や支持体６１を酸化防止膜５７上から取り除く。上述したように、酸化防止膜５７
がシリコン窒化膜である場合には、酸化防止膜５７がＣＭＰによる平坦化プロセスのスト
ッパー層として機能する。次に、図７に示すように、酸化防止膜５７と下地酸化膜５５と
バルク領域のシリコン酸化膜１１とをエッチングして除去する。酸化防止膜５７がシリコ
ン窒化膜である場合にはエッチング液として例えば熱リン酸を使用し、下地酸化膜５５が
シリコン酸化膜である場合にはエッチング液として例えば希フッ酸を使用する。これによ
り、Ｓｉ層５３の表面及びバルク領域の半導体基板１表面が露出する。
【００３０】
次に、図８に示すように、半導体基板１を熱酸化することにより、Ｓｉ層５３の表面及
びバルク領域の半導体基板１表面に厚いゲート絶縁膜７３を形成する。次に、フォトリソ
グラフィー技術及びエッチング技術を用いて、ＳＯＩ領域に形成された厚い絶縁膜７３の
みを取り除いてＳｉ層５３表面を露出させる。そして、レジストパターンを除去し、洗浄
処理を行う。次に、半導体基板１を再び熱酸化して、ＳＯＩ領域のＳｉ層５３に薄いゲー
ト絶縁膜７５を形成する。
【００３１】
次に、ＣＶＤなどの方法により、ゲート絶縁膜７３、７５が形成された半導体基板１上
に例えば多結晶シリコン層を形成する。さらに、フォトリソグラフィー技術及びエッチン
グ技術を用いて多結晶シリコン層をパターニングすることによって、図９に示すように、
バルク領域の厚いゲート絶縁膜７３上にゲート電極８３を形成すると共に、ＳＯＩ領域の
薄いゲート絶縁膜７５上にゲート電極８５を形成する。
【００３２】
その後、フォトリソグラフィー技術及びイオン注入技術を用いて、ゲート電極８５の両
側のＳｉ層５３にＬＤＤ層を形成する。そして、ＣＶＤなどの方法により半導体基板１の
上方全面に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバッ
クすることにより、ゲート電極８３、８５の側壁にサイドウォール７７を形成する。さら
に、フォトリソグラフィー技術及びイオン注入技術を用いてＡｓ、Ｐ、Ｂなどの不純物を
Ｓｉ層５３内にイオン注入することにより、サイドウォール７７の側方にそれぞれ配置さ
れた高濃度不純物導入層からなるソース層及びドレイン層（Ｓ／Ｄ）８７をＳｉ層５３に
形成する。このとき、バルク領域のＳ／Ｄ３１、３３の上方はフォトレジストで覆われて
いるので、Ｓ／Ｄ３１、３３への不純物の導入は防がれる。このようにして、ＳＯＩ領域
に低電圧駆動デバイス（ＬＶ−ＭＯＳＦＥＴ）、バルク領域に高電圧、高電流駆動デバイ
ス（ＨＶ−ＭＯＳＦＥＴ）を混載した半導体装置を完成させる。
【００３３】
このように、本実施の形態によれば、ＳＯＩ領域に形成されたＬＶ−ＭＯＳＦＥＴ１０
０と、バルク領域に形成されたＨＶ−ＭＯＳＦＥＴ２００との間が素子分離層３００で隔
てられている。そして、この素子分離層３００のＳＯＩ領域側はトレンチ構造（即ち、ト
レンチ溝ｈ１に埋め込まれた支持体６１）となっており、バルク領域側はＬＯＣＯＳ構造
（即ち、ＬＯＣＯＳ膜５）となっている。このような構成であれば、ＳＯＩ領域に形成さ
れたＬＶ−ＭＯＳＦＥＴ１００とバルク領域に形成されたＨＶ−ＭＯＳＦＥＴ２００との
間でクロストークノイズを効果的に低減することができ、ＨＶ−ＭＯＳＦＥＴ２００から
ＬＶ−ＭＯＳＦＥＴ１００へのノイズを大幅に低減できるので、不具合の発生を防止する
ことができる。
【００３４】
また、本実施の形態によれば、素子分離層３００のＳＯＩ領域側のトレンチ構造をそれ
ほど深くしなくてもクロストークノイズを低減することが可能となる。これにより、ＳＯ
Ｉ領域とバルク領域の境界付近の半導体基板１に生じるストレスを軽減することができ、
ＳＯＩ領域とバルク領域の両方で結晶欠陥の発生を防止することができる。
【００３５】
さらに、図９に示したように、本実施の形態によれば、ＳＯＩ領域とバルク領域の境界
におけるバルク側およびバルク領域内の素子分離構造はＬＯＣＯＳ構造のみをとり、Ｓｉ
Ｏ２／Ｓｉ界面がなだらかであることから、ストレスの集中が緩和でき、バルク領域の半
導体基板には結晶欠陥がなく、良好な電気的特性を得ることができる。一方、ＳＯＩ領域
内の素子分離構造はトレンチ構造のみをとり、トレンチ溝ｈ１が絶縁膜（即ち、Ｂｏｘ層
）７１と同じ深さ、あるいは、Ｂｏｘ層７１以上の深さとなるように設定されている。こ
れにより、トレンチ溝ｈ１の底端のストレス集中が、Ｓｉ層５３（即ち、ＳＯＩ層）のア
クティブ領域で発生しないようにすることができ、結晶欠陥の無いＳＯＩ層を提供できる
。ＳＯＩ領域のＳＯＩ層とバルク領域の半導体基板、両方で結晶欠陥の発生を防止するこ
とができるので、半導体装置の歩留まり向上と信頼性の向上に大きく寄与することができ
る。
【００３６】
また、本実施の形態では、第１のトレンチ溝ｈ１の一部を素子分離層３００のＳＯＩ領
域側のトレンチに兼用し、第１のトレンチ溝ｈ１を形成すると同時に、素子分離層３００
のＳＯＩ領域側のトレンチを形成している。従って、半導体装置のチップサイズの縮小化
が可能であり、その製造工程の短縮化が可能である。
【００３７】
なお、本実施の形態では、ＳＯＩ領域のＬＶ−ＭＯＳＦＥＴ１００とバルク領域のＨＶ
−ＭＯＳＦＥＴ２００との間に、トレンチ構造とＬＯＣＯＳ構造とが隣接して一体となっ
た素子分離層３００を配置することについて説明した。トレンチ構造とＬＯＣＯＳ構造と
が隣接して一体となっていることで、半導体基板１内で素子分離領域が占める面積の割合
を必要最小限に抑えることが可能である。しかしながら、本発明では、素子分離層３００
のトレンチ構造とＬＯＣＯＳ構造とが必ずしも一体となっている必要はなく、例えば、ト
レンチ構造とＬＯＣＯＳ構造とが離間した状態で隣り合っていてもよい。このような構成
であっても、ＳＯＩ領域とバルク領域との間でのクロストークノイズを低減しつつ、ＳＯ
Ｉ層とバルク領域の半導体基板の結晶欠陥の発生を防止することが可能である。
【００３８】
この実施の形態では、ＬＶ−ＭＯＳＦＥＴ１００が本発明の「第１素子」に対応し、Ｈ
Ｖ−ＭＯＳＦＥＴ２００が本発明の「第２素子」に対応している。また、素子分離層３０
０のＳＯＩ領域側のトレンチ構造が本発明の「第１素子分離層」に対応し、素子分離層３
００のバルク領域側のＬＯＣＯＳ構造が本発明の「第２素子分離層」に対応している。さ
らに、ＳｉＧｅ層５１が本発明の「第１半導体層」に対応し、Ｓｉ層５３が本発明の「第
２半導体層」に対応している。また、トレンチ溝ｈ１が本発明の「第１溝」に対応し、ト
レンチ溝ｈ２が本発明の「第２溝」に対応している。さらに、支持体６１が本発明の「第
２半導体層を支持する絶縁層」に対応している。
【図面の簡単な説明】
【００３９】
【図１】実施の形態に係る半導体装置の製造方法を示す断面図（その１）。
【図２】実施の形態に係る半導体装置の製造方法を示す断面図（その２）。
【図３】実施の形態に係る半導体装置の製造方法を示す断面図（その３）。
【図４】実施の形態に係る半導体装置の製造方法を示す断面図（その４）。
【図５】実施の形態に係る半導体装置の製造方法を示す断面図（その５）。
【図６】実施の形態に係る半導体装置の製造方法を示す断面図（その６）。
【図７】実施の形態に係る半導体装置の製造方法を示す断面図（その７）。
【図８】実施の形態に係る半導体装置の製造方法を示す断面図（その８）。
【図９】実施の形態に係る半導体装置の製造方法を示す断面図（その９）。
【図１０】第１のトレンチ溝ｈ１の形成位置の一例を示す平面図。
【図１１】第２のトレンチ溝ｈ２の形成位置の一例を示す平面図。
【符号の説明】
【００４０】
１  半導体基板、３、５７  酸化防止膜、５  ＬＯＣＯＳ膜、１１  シリコン酸化膜、
１３  シリコン窒化膜、２１  ｎウェル、２３  ｐウェル、３１  （ｐチャネルの）Ｓ／
Ｄ、３３  （ｎチャネルの）Ｓ／Ｄ、５１  ＳｉＧｅ層、５３  Ｓｉ層、５５  下地酸化
膜、７１  絶縁膜、７３  （厚い）ゲート絶縁膜、７５  （薄い）ゲート絶縁膜、７７  
サイドウォール、８３、８５  ゲート電極、８７  （ＳＯＩ領域に形成された）Ｓ／Ｄ、
１００  ＬＶ−ＭＯＳＦＥＴ、２００  ＨＶ−ＭＯＳＦＥＴ、３００  素子分離層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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