(57)【要約】【課題】直流重畳特性の向上と交流損失の低減を図ることができ、しかも低背化が可能な構造を実現する。【解決手段】電気絶縁体である磁性層２２と内部導体パターン２０が交互に積層され前記内部導体パターンが順次接続されることで、電気絶縁体中で積層方向に重畳しながら螺旋状に周回するコイルが形成され、該コイルの両端がそれぞれ引出導体パターン２４を介して積層体チップ外表面に引き出され外部電極に接続される構造の積層インダクタである。ここでコイル内側での積層方向に垂直な内部磁路断面積をＳＩ、コイル端部外側での積層方向に平行な外部磁路断面積をＳＵ、積層体チップの積層方向に垂直な全断面積をＳＡとしたとき、０．５＜ＳＵ／ＳＩ≦１且つ０．２≦ＳＩ／ＳＡなる関係を満たすように設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電気絶縁体である磁性層と内部導体パターンが交互に積層され前記内部導体パターンを順次接続することで、電気絶縁体中で積層方向に重畳しながら螺旋状に周回するコイルが形成され、該コイルの両端がそれぞれ引出導体パターンを介して積層体チップ外表面に引き出され外部電極に接続される構造の積層インダクタにおいて、
コイル内側での積層方向に垂直な内部磁路断面積をＳＩ、コイル端部外側での積層方向に平行な外部磁路断面積をＳＵ、積層体チップの積層方向に垂直な全断面積をＳＡとしたとき、０．５＜ＳＵ／ＳＩ≦１且つ０．２≦ＳＩ／ＳＡなる関係を満たすようにしたことを特徴とする積層インダクタ。
【請求項２】
１層当たり１ターン以上で３ターン以下の内部導体パターンが積層されている請求項１記載の積層インダクタ。
【請求項３】
積層体チップを構成している電気絶縁体は、その大部分が磁性体からなり、内部導体パターンの層間に非磁性層が配置されている請求項１又は２記載の積層インダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層構造のチップインダクタに関し、更に詳しく述べると、内部導体パターン形状を最適化することにより直流重畳特性を向上させた積層インダクタに関するものである。この積層インダクタは、特にモバイル用途のパワー用インダクタに好適である。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータなどの電源回路に使用されるパワー用インダクタは、かつては磁気コアにコイルを巻線する構成が一般的であったが、近年の電源回路部品の小型化、薄型化の要望に沿い、積層構造のチップ部品が開発され実用化されている。積層型のパワー用インダクタはモバイル系の電源に使用されることが多く、小型とはいえＤＣ−ＤＣコンバータの構成部品の中では最も大きな部品である。これまでは１ｍｍ程度の高さのチップが多用されていたが、最近、０．８ｍｍあるいは０．５ｍｍというように、更なる低背化の要求が増加しつつある。
【０００３】
積層型のインダクタは、磁性体からなる電気絶縁体である磁性層と内部導体パターンが交互に積層され前記内部導体パターンを順次接続することで、電気絶縁体中で積層方向に重畳しながら螺旋状に周回するコイルが形成され、該コイルの両端がそれぞれ引出導体パターンを介して積層体チップ外表面に引き出され外部電極に接続される構造である。つまり、磁性体チップ中にコイルが埋設されている状態である。磁性層や内部導体パターンは、例えばスクリーン印刷の技法などを駆使して形成され積層される。このような積層インダクタは、コイルの周囲が磁性体で囲まれているため、磁気漏洩が少なく、比較的少ない巻数で必要なインダクタンスが得られる特徴があり、小型化、薄型化に適している。
【０００４】
ところで積層インダクタは、１層当たり１ターン未満（例えば１／２ターンあるいは３／４ターンなど）の内部導体パターンを積層し順次接続することでコイルを形成することが多い（例えば、特許文献１参照）。しかし、このような構成では、印刷回数が増加し、印刷層数が多くなるために、積層体チップを低背化しようとするとコイルの両端外側での磁性体が非常に薄くならざるを得ず、これにより直流重畳特性の劣化（磁性体の磁気飽和による急激なインダクタンスの低下）が引き起こされる。また、層数が増えることで内部導体パターン間を通る磁束が増加し、低ＤＣバアイアス時のインダクタンスの変化を急激にするため交流抵抗が高くなる。このことは、待機電流による損失が大きくなることを意味し、特にモバイル用途では大きな問題となる。
【０００５】
他方、チップインダクタとしては、１層に多重巻きすること（渦巻き形状）でコイルを形成する形式もある（例えば特許文献２参照）。この構造は、低背化できる利点がある反面、コイル内側の磁性体が少なくなるため、直流重畳特性の劣化が引き起こされ、パワー用インダクタには不向きである。
【特許文献１】特公平６−５６８１２号公報
【特許文献２】特開２０００−１１４０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、直流重畳特性の向上と交流損失の低減を図ることができ、しかも低背化が可能な、パワー用インダクタに適した構造を実現することである。
【課題を解決するための手段】
【０００７】
本発明は、電気絶縁体である磁性層と内部導体パターンが交互に積層され前記内部導体パターンを順次接続することで、電気絶縁体中で積層方向に重畳しながら螺旋状に周回するコイルが形成され、該コイルの両端がそれぞれ引出導体パターンを介して積層体チップ外表面に引き出され外部電極に接続される構造の積層インダクタにおいて、コイル内側での積層方向に垂直な内部磁路断面積をＳＩ、コイル端部外側での積層方向に平行な外部磁路断面積をＳＵ、積層体チップの積層方向に垂直な全断面積をＳＡとしたとき、０．５＜ＳＵ／ＳＩ≦１且つ０．２≦ＳＩ／ＳＡなる関係を満たすようにしたことを特徴とする積層インダクタである。
【０００８】
ここで内部導体パターンは、１層当たり１ターン未満としてもよいが、低背化のためには１層当たり１ターン以上で３ターン以下とするのがよい。また、積層体チップを構成している電気絶縁体は、その大部分が磁性体からなり、内部導体パターンの層間すべてに非磁性層を配置するのが好ましい。この積層インダクタは、特にＤＣ−ＤＣコンバータなどの電源回路に使用されるモバイル用途のパワー用インダクタに好適である。
【発明の効果】
【０００９】
本発明に係る積層インダクタは、積層体チップ内部のコイル形状を最適化したことにより、コイル内外の磁路バランスをとり、高バイアス側での直流重畳特性の向上を図ることができる。特に、１層当たりのターン数を１〜３にすると、優れた直流重畳特性を維持しつつ印刷回数の低減と低背化の両方を同時に達成することが可能となる。また、内部導体パターンの層間に非磁性層を配置する構造にすると、内部導体パターンを取り囲む微小磁路ループの発生を防止でき、低バイアス側での交流損失を低減できる。
【発明を実施するための最良の形態】
【００１０】
本発明に係る積層インダクタの一例を図１に示す。図１において、Ａは外観を、Ｂは上面から導体パターンを透視した状態を、Ｃは縦断面を、それぞれ示している。
【００１１】
この積層インダクタ１０は、ほぼ直方体状をなす表面実装型のチップ部品であり、殆ど全てが磁性体からなる材料中にコイルが埋設されており、そのコイル両端がチップ両端部に形成されている外部電極１２に電気的に接続されている構造である（図１のＡ参照）。
【００１２】
内部のコイル構造は、ほぼ環状の（１層当たり１ターンの）内部導体パターン２０と電気絶縁性の磁性層２２を、スクリーン印刷法などにより印刷し、交互に積層することにより形成される。内部導体パターン２０は、磁性層２２による磁性体中で、積層方向に重畳しながら螺旋状に周回するように順次接続されてコイルを形成する。内部導体パターン間の電気的な接続は、周知のビアホールなどを利用して行う。ここでは、内部導体パターンは、図１のＢに示すように、直角に屈曲しながら矩形状に巻回されている。コイルの両端は、それぞれ引出導体パターン２４を介して積層体チップ外表面の相対向する端面に引き出され、前記外部電極１２に接続されることになる。
【００１３】
本発明に係る積層インダクタでは、コイル内側での積層方向に垂直な内部磁路断面積をＳＩ（＝ｘ×ｙ）、コイル端部外側での積層方向に平行な外部磁路断面積をＳＵ（＝（ｘ＋ｙ）×２×ｚ）、積層体チップの積層方向に垂直な全断面積をＳＡ（＝Ｌ×Ｗ）としたとき、０．５＜ＳＵ／ＳＩ≦１であって、且つ０．２≦ＳＩ／ＳＡなる関係を満たすように設計する。ここで、ｘとｙはコイル内側磁路の縦横寸法、ｚはコイル端から積層体チップ表面までの積層方向長さ、ＬとＷは積層体チップの縦横寸法である。
【００１４】
図２は、その変形例であり、Ｂは要部の拡大図である。内部導体パターン２０の層とそれに対して間隔をおいて重なり合う別の内部導体パターン２０の層の間すべてが磁性層ではなく電気絶縁性の非磁性層２６になっている。このような非磁性層２６は、内部導体パターン２０とほぼ同じ環状（四角枠状）であり、該内部導体パターン２０よりも若干幅広とするのが好ましい。若干幅広なパターンにすることによって、内部導体パターン２０を印刷する際、導体ペーストの流れ込みによる短絡発生を防ぐことができ、且つ磁路断面の減少を可能な限り抑えることができる。なお、内部導体パターン２０の層の間すべてを非磁性層２６とするのが最も好ましいが、一部のみを非磁性層とする構成でもよい。
【００１５】
本発明に係る積層インダクタの他の例を図３に示す。これは、コイルを形成する内部導体パターンを１層当たりほぼ２ターンとした例である。製法などは、１ターンの場合と同様である。内部導体パターン２０と電気絶縁性の磁性層２２を、スクリーン印刷法などにより印刷し、交互に積層する。内部導体パターン２０は、磁性層２２による磁性体中で、積層方向に重畳しながら螺旋状に周回するように接続されてコイルを形成する。内部導体パターン間の電気的な接続は、周知のビアホールなどを利用して行う。コイルの両端は、それぞれ引出導体パターン２４を介して積層体チップ外表面の相対向する端面に引き出され、外部電極に接続されることになる。
【００１６】
この構造の場合も本発明では、前記コイル内側での積層方向に垂直な内部磁路断面積をＳＩ（＝ｘ×ｙ）、コイル端部外側での積層方向に平行な外部磁路断面積をＳＵ（＝（ｘ＋ｙ）×２×ｚ）、積層体チップの積層方向に垂直な全断面積をＳＡ（＝Ｌ×Ｗ）としたとき、０．５＜ＳＵ／ＳＩ≦１であって、且つ０．２≦ＳＩ／ＳＡなる関係を満たすように設計する。なお、ｘとｙは最も内側の内部導体パターンで囲まれるコイル内部磁路の縦横寸法である。
【００１７】
図４は、その変形例を示しており、Ｂは要部の拡大図である。内部導体パターン２０の層とそれに対して間隔をおいて重なり合う別の内部導体パターン２０の層の間すべてが磁性層ではなく電気絶縁性の非磁性層２６になっている。このような非磁性層２６は、２重に巻いた内部導体パターンを丁度覆うような（内部導体パターンによるコイルの最外周縁と最内周縁にほぼ一致する）四角枠状である。
【００１８】
内部導体パターンは、１層当たり１ターン未満でもよいが、上記のように１層当たり１ターン以上で３ターン以下とするのがよい。１層当たり１ターン未満の場合には、必要なインダクタンスを実現するために層数が多くなるため、高さ１ｍｍ以下の積層インダクタには不利となるし、他方、１層当たり３ターンを超えると、積層体チップの積層方向に垂直な全断面積を大きくできないので、コイル内部の磁路断面積が減少するため直流重畳特性向上の点で不利となるからである。
【００１９】
具体的に、外形寸法３．２ｍｍ×２．５ｍｍ×０．５ｍｍで、４．５ターンのコイルを形成した積層型のパワー用インダクタを例にとって説明する。内部導体パターン１層当たり１ターン未満の場合には、内部導体パターンは最少でも全５層となり、層間は４層となる。内部導体パターン１層当たり２．５ターンにすると、全２層でコイルが形成でき、層間は１層となる。両者において、直流抵抗が同じになるようにするには、後者では内部導体パターンの線幅が半減し、線間スペースを確保する分、印刷厚みで補う必要がある。例えば、前者の印刷厚みを２０μｍ、層間を１５μｍ、後者の印刷厚みを３５μｍ、層間を１５μｍとした場合、表１に示すような構造上の差が生じる。ここで、後者におけるコイル上下での磁性層の厚みの増大は、そのまま直流重畳特性の向上につながる。
【００２０】
【表１】
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【００２１】
また、図２あるいは図４に示すように、積層体チップの電気絶縁体は、その大部分を磁性体とし、内部導体パターンの層間すべてに非磁性層を配置する構成が好ましい。それによって内部導体パターンを取り囲む微小磁路ループの発生を防止し、交流損失の増加を抑制できるからである。
【実施例】
【００２２】
積層体チップの外形寸法を一定にし、その内部に埋設するコイル形状が異なる数種類の試料について直流重畳特性を求めた。以下、その結果について述べる。
【００２３】
（実施例１）
チップ外形寸法を全て２．５ｍｍ×２．０ｍｍ×０．５ｍｍ（Ｌ×Ｗ×Ｈ）とし、コイルの直流抵抗が一定になるように内部導体パターンを形成した。試料の種類は、表２に示す６種類である。試料ａ〜ｃは１層１ターン以下（具体的にはコの字型のほぼ３／４ターンのパターンを採用）であり、試料ｄ〜ｆは１層２ターンの場合である。それぞれコイル内側での積層方向に垂直な内部磁路断面積ＳＩ、及びコイル端部外側での積層方向に平行な外部磁路断面積ＳＵを変えている。なお、チップの積層方向のほぼ中央位置に非磁性層を挿入している。
【００２４】
【表２】
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【００２５】
これらの積層インダクタにおける直流重畳特性を図５に示す。図５のＡは、直流バイアスに対するインダクタンスの変化を表している。試料ａ，ｂ，ｄは直流重畳特性の劣化が大きく、試料ｃ，ｆは直流バイアス電流０Ａでのインダクタンス（Ｌ＠０Ａで表す）が大幅に低下している。ＳＩ／ＳＡに対するＬ＠０Ａの関係、及びＳＵ／ＳＩに対するインダクタンス３０％減での直流バイアス（Ｌ３０％減で表す）の関係をプロットしたのが図５のＢである。ＳＩ／ＳＡが０．２以下になるとＬ＠０Ａが急激に低下することが分かる。また、ＳＵ／ＳＩが０．５未満ではＬ３０％減が非常に小さくなることも分かる。
【００２６】
この結果から、チップ高さが０．５ｍｍというような低背型の場合には、１層１ターン以下では良好な直流重畳特性を発現させることが極めて難しいことが分かる。
【００２７】
（実施例２）
チップ外形寸法を全て２．５ｍｍ×２．０ｍｍ×１．０ｍｍ（Ｌ×Ｗ×Ｈ）とし、コイルの直流抵抗が一定になるように内部導体パターンを形成した。試料の種類は、表３に示す６種類である。試料ｇ〜ｉは１層１ターン以下（具体的にはコの字型のほぼ３／４ターンのパターンを採用）であり、試料ｊ〜ｌは１層２ターンの場合である。それぞれコイル内側での積層方向に垂直な内部磁路断面積ＳＩ、及びコイル端部外側での積層方向に平行な外部磁路断面積ＳＵを変えている。ここでも、チップの積層方向のほぼ中央位置に非磁性層を挿入している。
【００２８】
【表３】
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【００２９】
これらの積層インダクタにおいては、直流重畳特性を図６に示す。図６のＡは、直流バイアスに対するインダクタンスの変化を表している。試料ｊ，ｋ，ｌは直流バイアス電流０Ａでのインダクタンス（Ｌ＠０Ａで表す）が大幅に低下している。ＳＩ／ＳＡに対するＬ＠０Ａの関係、及びＳＵ／ＳＩに対するインダクタンス３０％減での直流バイアス（Ｌ３０％減で表す）の関係をプロットしたのが図６のＢである。ＳＩ／ＳＡが０．２以下になるとＬ＠０Ａが急激に低下することが分かる。
【００３０】
チップ高さが１．０ｍｍというように比較的高い場合には、１層１ターン以下でもある程度良好な直流重畳特性を発現させることが可能であることが分かる。しかし、試料ｇ，ｈ（いずれも１層１ターン以下）に比べて試料ｊ（１層２ターン）の方が直流重畳特性は良好である。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る積層インダクタの一例を示す説明図。
【図２】その変形例の縦断面図。
【図３】本発明に係る積層インダクタの他の例を示す説明図。
【図４】その変形例の縦断面図。
【図５】直流重畳特性の一例を示すグラフ。
【図６】直流重畳特性の他の例を示すグラフ。
【符号の説明】
【００３２】
１０  積層インダクタ
１２  外部電極
２０  内部導体パターン
２２  磁性層
２４  引出導体パターン
２６  非磁性層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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