(57)【要約】【課題】高いオン電流とソース／ドレイン拡散層における低い接合リーク電流を両立可能な半導体装置を提供する。【解決手段】半導体装置は、半導体基板１上に設けられたゲート絶縁膜３を含む。ゲート電極２１は、ゲート絶縁膜上に設けられ、第１部分を含む。第１部分は、半導体と金属との化合物からなり、下面がゲート絶縁膜に達する。第１部分内の金属元素の密度は第１値である。１対のソース／ドレイン拡散層１１は、ゲート電極の下方のチャネル領域を挟む。導電膜２３は、半導体基板のソース／ドレイン拡散層の部分に設けられ、半導体と金属との化合物からなる。導電膜内の金属元素の密度は、第１値より小さい第２値である。【選択図】      図１１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、半導体と金属との化合物からなり且つ下面が前記ゲート絶縁膜に達し且つ第１値の密度の金属元素を含有する第１部分を含む、ゲート電極と、
前記ゲート電極の下方のチャネル領域を挟む１対のソース／ドレイン拡散層と、
前記半導体基板の前記ソース／ドレイン拡散層の部分に設けられ、半導体と金属との化合物からなり、前記第１値より小さい第２値の密度の金属元素を含有する導電膜と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１部分が前記ゲート電極の全体に亘ることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１部分の厚さと前記導電膜の厚さとが異なることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に、ゲート絶縁膜および前記ゲート絶縁膜上に積層された半導体膜を形成する工程と、
前記半導体基板の表面に前記半導体膜の下方のチャネル領域を挟む１対のソース／ドレイン拡散層を形成する工程と、
前記ソース／ドレイン拡散層上に、前記半導体膜の上面に開口を有する被覆膜を形成する工程と、
前記半導体膜上に第１金属膜を形成する工程と、
前記半導体膜と前記第１金属膜とを加熱により反応させることにより、前記半導体膜の少なくも一部を下面が前記ゲート絶縁膜に接する第１化合物膜へと変化させる工程と、
前記被覆膜を除去する工程と、
前記ソース／ドレイン拡散層上に第２金属膜を形成する工程と、
前記半導体基板の前記ソース／ドレイン拡散層の部分と前記第２金属膜とを加熱により反応させることにより、前記半導体基板の前記ソース／ドレイン拡散層の部分を第２化合物膜へと変化させる工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２金属膜を形成する工程が、前記第２金属膜を前記第１化合物膜上に形成する工程を含み、
前記半導体基板の前記ソース／ドレイン拡散層の部分を第２化合物膜へと変化させる工程が、前記第１化合物膜と前記第２金属膜とを加熱により反応させることにより、前記第１化合物膜中の金属元素の密度を上昇させる工程を含む、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、サリサイド技術を用いて製造されるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に関する。
【背景技術】
【０００２】
シリコンからなるゲート電極および半導体基板の表面と、金属からなるコンタクトプラグと、の界面の低抵抗化を図るためのシリサイド技術が知られている。シリコン材料のシリサイド化したい部分に所定の金属を配置し、処理基板を熱処理することにいより、シリコンと金属が反応して、この部分がシリサイド化する。低抵抗化したい部分を、金属シリサイドとすることにより、金属シリサイドとコンタクトプラグ等の接触抵抗を低減できる。
【０００３】
また、シリサイド化したい部分以外の部分を絶縁膜等で覆い、シリサイド化したい部分に適当な金属材料を配置し、熱処理を行うことにより、所望の個所のみを自己整合的にシリサイド化するサリサイド技術が知られている。特に、ゲート電極の上面と、ソース／ドレイン拡散層が形成された半導体基板の表面を同時にシリサイド化することが、半導体製造工程の効率化から、多く行なわれる。
【０００４】
また、トランジスタのオン時の電流は高いことが望まれる。これを達成するための１つの方法として、ゲート電極とチャネル領域との距離を小さくすることが重要である。ゲート電極をポリシリコンで実現すると、その仕事関数に起因して、ゲート電極のチャネル領域と面する部分で大きな空乏領域が形成される。この結果、オン電流が小さくなる。ゲート電極の空乏化を回避するために、ゲート電極を全て金属化する試みがなされている。これを実現するために、ゲート電極を全てシリサイド化する要望が生じている。
【０００５】
上記のように、従来のサリサイド工程では、ゲート電極のシリサイド化と半導体基板のソース／ドレイン拡散層部分のシリサイド化が同じ工程で行なわれる。このため、ゲート電極の金属シリサイドの厚さと、ソース／ドレイン拡散層部分の金属シリサイドの厚さは、ゲート電極および基板の材料がともにシリコンであることから、ほぼ同じとなる。
【０００６】
このような事情の下でサリサイド工程を行うと、以下の問題が生じる。まず、ゲート電極を全てシリサイド化するには、処理基板に十分な熱量が加わるような条件で熱処理を行う必要がある。ゲート電極を全てシリサイド化するほどの熱量によって熱処理を行った場合、ソース／ドレイン拡散層部分でのシリサイド化した部分が、ソース／ドレイン拡散層の底に非常に近接する。この結果、シリサイド化した部分と半導体基板との間の接合リーク電流が増大する。
【０００７】
一方、ソース／ドレイン拡散層部分でのシリサイド化する部分の厚さに合わせた条件下で熱処理を行うと、ゲート電極全体をシリサイド化することができない。すなわち、高いオン電流を得られない。
【０００８】
特許文献１は、ゲート電極上のみに第１の金属膜を形成し、次いで、ゲート電極上の第１の金属膜上およびソース／ドレイン拡散層上に第２の金属膜を形成し、第１、第２金属膜を熱処理することによりゲート電極上およびソース／ドレイン拡散層上に同時にシリサイド膜を形成する技術を開示する。
【特許文献１】特開2001-15735号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、高いオン電流とソース／ドレイン拡散層における低い接合リーク電流を両立可能な半導体装置および半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、半導体と金属との化合物からなり且つ下面が前記ゲート絶縁膜に達し且つ第１値の密度の金属元素を含有する第１部分を含む、ゲート電極と、前記ゲート電極の下方のチャネル領域を挟む１対のソース／ドレイン拡散層と、前記半導体基板の前記ソース／ドレイン拡散層の部分に設けられ、半導体と金属との化合物からなり、前記第１値より小さい第２値の密度の金属元素を含有する導電膜と、を具備することを特徴とする。
【００１１】
本発明の第２の視点による半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜および前記ゲート絶縁膜上に積層された半導体膜を形成する工程と、前記半導体基板の表面に前記半導体膜の下方のチャネル領域を挟む１対のソース／ドレイン拡散層を形成する工程と、前記ソース／ドレイン拡散層上に、前記半導体膜の上面に開口を有する被覆膜を形成する工程と、前記半導体膜上に第１金属膜を形成する工程と、前記半導体膜と前記第１金属膜とを加熱により反応させることにより、前記半導体膜の少なくも一部を下面が前記ゲート絶縁膜に接する第１化合物膜へと変化させる工程と、前記被覆膜を除去する工程と、前記ソース／ドレイン拡散層上に第２金属膜を形成する工程と、前記半導体基板の前記ソース／ドレイン拡散層の部分と前記第２金属膜とを加熱により反応させることにより、前記半導体基板の前記ソース／ドレイン拡散層の部分を第２化合物膜へと変化させる工程と、を具備することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、高いオン電流とソース／ドレイン拡散層における低い接合リーク電流を両立可能な半導体装置および半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
図１乃至図１１は、本発明の一実施形態に係る半導体装置の製造方法中の工程を順に示す断面図である。
【００１５】
図１に示すように、シリコンからなる半導体基板１上に、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２が形成される。次に、半導体基板１のトランジスタのチャネル形成予定領域に、所望のトランジスタの閾値を得るためにイオンが注入され、次いでイオンの活性化等のためのアニールが行われる。
【００１６】
次に、例えば熱酸化法によって、半導体基板１の表面上に、ゲート絶縁膜３が形成される。ゲート絶縁膜３は、厚さが２ｎｍ程度のシリコン酸化膜からなる。次に、ゲート絶縁膜上に、例えば減圧ＣＶＤ（Chemical Vapor Deposition）法を用いて、ポリシリコン膜が堆積される。このポリシリコン膜４は、厚さが１００ｎｍ程度であり、ゲート電極の材料膜である。
【００１７】
次に、ポリシリコン膜４上に、ＣＶＤ法およびＲＩＥ（Reactive Ion Etching）等のリソグラフィー技術を用いて、フォトレジスト等からなるマスク材５が形成される。マスク材５は、ゲート電極の形成予定領域以外に開口を有する。次に、マスク材５をマスクとして、ポリシリコン膜４およびゲート絶縁膜３が、ＲＩＥ等の異方性エッチングによりパターニングされる。この結果、ゲート電極のパターンを有するポリシリコン膜４が形成される。
【００１８】
次に、図２に示すように、マスク材５が除去される。次に、ポリシリコン膜４をマスクとしてイオンが注入され、次いでイオンの活性化等のためのアニールが行われる。この結果、低濃度の浅いソース／ドレイン拡散層１１ａが形成される。注入されるイオンは、ソース／ドレイン拡散層１１ａがｎ型の場合は、例えばヒ素やリンが用いられ、ｐ型の場合は、例えば拡散層を形成するためには、ホウ素やフッ化ホウ素が用いられる。
【００１９】
次に、半導体基板１上の全面に、例えば減圧ＣＶＤ法を用いて、厚さが５０ｎｍ程度のシリコン窒化膜が堆積される。次に、例えばＲＩＥ法によって、シリコン窒化膜が加工されることにより、ポリシリコン膜４の側壁にスペーサ１２が形成される。
【００２０】
次に、図３に示すように、スペーサ１２およびポリシリコン膜４をマスクとして用いてイオンが注入され、次いでイオンの活性化等のためのアニールが行われる。この結果、高濃度の深いソース／ドレイン拡散層１１ｂが形成される。注入されるイオンは、ソース／ドレイン拡散層１１ａがｎ型の場合は、例えばヒ素やリンが用いられ、ｐ型の場合は、例えば拡散層を形成するためには、ホウ素やフッ化ホウ素が用いられる。
【００２１】
次に、図４に示すように、半導体基板１上の全面に、例えばＣＶＤ法により、厚さが３００ｎｍ程度のシリコン酸化膜からなる被覆膜１３が堆積される。この被覆膜１３によって、ポリシリコン膜４相互間の領域は埋め込まれる。
【００２２】
次に、図５に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法によって、被覆膜１３が、ポリシリコン膜４の上面が露出するまで平坦化される。
【００２３】
次に、ポリシリコン膜４が、以下の工程によってシリサイド化される。すなわち、まず、図６に示すように、ポリシリコン膜４の上面上および被覆膜１３の上面上に、例えば減圧ＰＶＤ（Physical Vapor Deposition）法または減圧スパッター法を用いて、シリサイド用の金属膜１４が堆積される。金属膜１４は、厚さが３０ｎｍ程度以下であり、例えば、ニッケル、コバルト、チタン、モリブデン、タングステン、ハフニウム、プラチナから構成される。
【００２４】
次に、図７に示すように、ここまでで得られた構造物が、例えばランプによって３００乃至４００℃程度で熱せられる。この結果、金属膜１４とポリシリコン膜４とが反応することにより、ポリシリコン膜４の上部がシリサイド化され、この部分がシリサイドゲート電極２１となる。
【００２５】
次に、図８に示すように、シリサイド化に寄与しなかった余剰の金属膜１４が、除去される。金属膜１４がニッケルの場合、例えば硫酸および過酸化水素水の混合液を用いて除去される。次に、ここまでで得られた構造物が、例えばランプによって、５００乃至８００℃程度で熱せられる。この結果、ポリシリコン膜４は全てシリサイド化されシリサイドからなるゲート電極２１が形成される。
【００２６】
ポリシリコン膜４は、典型例としては全てがシリサイド化される。しかしながら、これに限らず、ポリシリコン膜４の上面から反応が進行するシリサイド化部分（ゲート電極２１）の下面が、少なくともゲート絶縁膜３に達していればよい。この条件を満たすことにより、ゲート電極２１の、ゲート絶縁膜３と接する部分の空乏化が回避されるからである。このため、例えば、ゲート電極２１の側面等の一部に、ポリシリコン膜４が残存していてもよい。
【００２７】
次に、半導体基板１のソース／ドレイン拡散層１１の部分が、以下の工程によってシリサイド化される。すなわち、まず、図９に示すように、ゲート電極２１上、半導体基板１の表面上、素子分離絶縁膜２上、スペーサ１２上に、例えば、減圧ＰＶＤ法または減圧スパッター法を用いて、シリサイド用の金属膜２２が堆積される。金属膜２２は、厚さが１０ｎｍ程度以下であり、金属膜１４と同じく、例えば、ニッケル、コバルト、チタン、モリブデン、タングステン、ハフニウム、プラチナから構成される。
【００２８】
次に、図１０に示すように、ここまでで得られた構造物が、例えばランプによって３００乃至４００℃程度で熱せられる。この結果、金属膜２２と半導体基板１の表面のシリコンとが反応することにより、半導体基板１の表面にシリサイド膜２３が形成される。
【００２９】
次に、図１１に示すように、シリサイド化に寄与しなかった余剰の金属膜２２が除去される。金属膜２２がニッケルの場合、例えば硫酸および過酸化水素水の混合液を用いて除去される。次に、ここまでで得られた構造物が、例えばランプによって、５００乃至８００℃程度で熱せられる。この結果、シリサイド膜２２の形成が促進され、より大きなシリサイド膜２２が形成される。
【００３０】
図１０、図１１の工程で、半導体基板１の表面をシリサイド化する際に、金属膜２２とゲート電極２１との間のシリサイド化も進行し、ゲート電極２１中の金属元素（金属膜１４、２２を構成する金属元素）の密度が上昇する。このため、ゲート電極２１中の金属元素の密度は、シリサイド膜２３中の金属元素の密度より高い。したがって、ゲート電極２１の抵抗値は、１回のシリサイド工程により得られたシリサイドゲート電極の抵抗値より小さい利点を得られる。
【００３１】
この後、公知の方法によって、半導体基板１上の全面に層間絶縁膜（図示せぬ）が形成され、層間絶縁膜中にコンタクトプラグ（図示せぬ）、配線層（図示せぬ）が形成される。
【００３２】
本発明の一実施形態に係る半導体装置および半導体製造装置の製造方法によれば、半導体基板１の表面が被覆膜１３により覆われた状態でポリシリコン膜４の全体がシリサイド化され、次いで半導体基板１のソース／ドレイン拡散層１１の部分がシリサイド化される。このため、各シリサイド化工程の条件（熱量）を適切に制御することにより、ポリシリコン膜４のシリサイド化と半導体基板１のソース／ドレイン拡散層１１の部分のシリサイド化とを、それぞれに適切な条件で行うことができる。この結果、ポリシリコン膜４を必要に応じて全てシリサイド化するとともに、ソース／ドレイン拡散層１１における接合リーク電流を抑制可能な深さを有するシリサイド膜２３を形成できる。よって、高いオン電流とソース／ドレイン拡散層１１における低い接合リーク電流を両立可能な半導体装置および半導体装置の製造方法を提供できる。
【００３３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図。
【図２】図１に続く工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【符号の説明】
【００３５】
１…半導体基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４…ポリシリコン膜、５…マスク材、１１ａ、１１ｂ、１１…ソース／ドレイン拡散層、１２…スペーサ、１３…被覆膜、１４…金属膜、２１…ゲート電極、２２…金属膜、２３…シリサイド膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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