(57)【要約】      （修正有）【課題】ウエーハレベルパッケージ（ＷＬＰ）のための改善されたパッケージ分離方法を提供する。【解決手段】ダイシングされるスクライブ線をマーキングするためにウエーハの基板の裏面に溝パターンを有するフォトエポキシバッファ層を形成する工程、フォトエポキシ層中のマーキング溝に沿って基板をエッチングする工程、表面または裏面から機械的な力によりエッチング溝に沿ってウエーハを切断し、個別のＩＣパッケージに分離する工程からなる。これにより各々のパッケージのエッジの粗さを向上できるだけでなく、個片化工程の費用低減が図れる。【選択図】なし【特許請求の範囲】
【請求項１】
ウエーハレベルパッケージの基板上でＩＣパッケージを分離する方法であって、
前記基板の第１表面上にバッファ層を形成する工程と、該バッファ層は各々の前記ＩＣパッケージの一つを表す溝を有し；
該溝に沿って前記ウエーハレベルパッケージデバイスの前記基板をエッチングして開口を形成する工程と、
第２表面または前記第１表面から、機械的な力により切断線に沿って前記ＩＣパッケージを切断する工程と、を含むことを特徴とするＩＣパッケージ分離方法。
【請求項２】
前記バッファ層の材料は、フォトエポキシを含む請求項１記載の方法。
【請求項３】
前記切断を実行する前に前記開口にコア物質を充填する工程を更に含む請求項１記載の方法。
【請求項４】
前記エッチング工程は、湿式エッチング工程を含み、このためのエッチング液は、塩化第２鉄と、塩化第二銅と、過硫酸アンモニウムを含む請求項１記載の方法。
【請求項５】
前記エッチング工程において、前記基板層の材料は、シリコン、ガラス、アロイ４２、石英、または、セラミックを含む請求項１記載の方法。
【請求項６】
ウエーハレベルパッケージの基板上でＩＣパッケージを分離する方法であって、
前記基板の第１表面上にバッファ層を形成する工程と、該バッファ層は各々の前記パッケージの１つを表す溝を有し；
第２表面または前記第１表面から機械的な力により切断線に沿って前記パッケージを切断する工程と；
前記溝に沿って前記ウエーハレベルパッケージデバイスの前記基板をエッチングする工程と、を含むことを特徴とするＩＣパッケージ分離方法。
【請求項７】
前記バッファ層の材料は、フォトエポキシを含む請求項６記載の方法。
【請求項８】
前記エッチング工程は、湿式エッチング処理工程を含み、このためにエッチング液は塩化第２鉄と、塩化第二銅と、過硫酸アンモニウムを含む請求項６記載の方法。
【請求項９】
前記エッチング工程において、前記基板層の材料は、シリコン、ガラス、アロイ４２、石英、またはセラミックを含む請求項６記載の方法。
【請求項１０】
ダイの第１表面上に多数の電気連結部を有するダイと；
前記連結部に連結される多数の導電性ボールと；
前記ダイの第２表面上に付着する基板と；
前記ダイに隣接して前記基板上に形成される第１バッファ層と；
前記基板上に形成される第２バッファ層とを含み、
前記基板及び前記第２バッファ層は前記第１バッファ層に対して凹部を有することを特徴とする半導体装置パッケージ構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスパッケージングに関し、詳記すればパネルを別個のパッケージに分割するための半導体デバイスパッケージのダイシング方法に関する。
【背景技術】
【０００２】
電子部品産業において、集積回路（ＩＣ）は典型的には半導体基板上に構成され、チップとして知られており、通常的にはシリコンで製造される。シリコンチップは典型的にはより大きなパッケージ中に組立てられ、これがシリコンの入力／出力接点間で距離やピッチの効果的な拡張を与え、印刷回路板への付着に適合させることに役立ち、またＩＣを機械的及び環境的損傷から保護することに役立つ。
【０００３】
通常は、ＩＣはウエーハからダイシングされた後、１つずつパッケージされる。ウエーハレベルパッケージ（wafer level package：ＷＬＰ）または、チップスケールパッケージ（chip
scale package：ＣＳＰ）は、直接付着されたフリップチップデバイスに対する更に他の解決策を提供するために開発されたものであり、多数のダイスはパッケージされた後、個々のデバイスに分離される。鋸切りによるダイ分離、または、ダイシングは、半導体基板を個別的なダイに切断する工程である。ウエーハダイシング技法は、高効率と高歩留まり及び低費用などのようなパッケージに関する全ての要求事項を満足させるために急速に進歩してきた。
【０００４】
図１は、従来技術に係るウエーハ中の多数のフリップチップデバイス１００の側面図である。前記フリップチップ１００は、通常的に製造されるＩＣデバイス構造を有する、金属パッド１０６が備えられたダイ１０５を含む。前記ダイ１０５は接着剤層１０４を介して基板１０２に固着し、ダイ１０５は再分配層（redistribution layer：ＲＤＬ）トレース（trace）のような、多数の電気連結部１０８を有する。前記電気連結部１０８には、半田ボール１０７などのようなバンプが形成される。保護層１０９は、電気連結部１０８の一部を露出させてその上に半田ボール１０７の形成を許すように、電気連結部１０８を覆う。更に、基板１０２の底面にはバッファフィルム１０１が貼着される。
【０００５】
デバイス１００は、半田ボール１０７を有する表面から点線１１０に沿って鋸切りブレード切断により、互いにパネルの残りからも分離される。ダイシングブレードは、何か硬い材料から製造され、このようなブレードの種類には次のように市販のブレードがある：（１）焼結されたダイアモンドブレード、その中にダイアモンド粒子は、黄銅や銅などのような軟質金属中に融解されたり、または、粉末冶金処理法により混和される。（２）メッキされたダイアモンドブレード、その中でダイアモンド粒子は、電気メッキ処理過程により生成されたニッケルボンドに保持される。（３）樹脂ダイアモンドブレード、その中でダイアモンド粒子は、均質のマトリックスを形成するために樹脂に保持される。シリコンウエーハダイシングは、メッキされたダイアモンドブレードにより支配され、これがこの用途にはうまくいくことが判明した。
【０００６】
ウエーハ及びパネルの鋸切り切断は、従来の工業の標準であり、このような切断は欠点がある。鋸のブレードは時間の経過によって摩耗される。これはブレードが新しいものから連続して切断した際、不一致な切断品質として表れる。その結果、作業者はブレードがその有効寿命に到達した時を予見しなければならない。しかしながら、これは正確に予見できない。したがって、鋸のブレードはその有効寿命に到達する前に交替され、鋸のブレードの早期交替によって、必要以上に設備費が高まることになる。更に、鋸のブレードは鋸切り中の作業部材、特に作業部材の表面に、機械的応力をもたらす。このような応力により、鋸のブレードは超薄型半導体ウエーハのような非常に薄い作業部材の切断には使われることができない。マイクロ波、ハイブリッド回路、メモリーと、コンピュータ、防御用及び医療用電子製品などでの集積回路技術の使用が増加することによって、本技術分野では新しくて難しい問題点が生じた。
【０００７】
鋸を使用することによる更に他の欠点は、時間消耗的であるという点である。通常的にウエーハを処理するには、２時間乃至３時間かかる。これは製品の生産に影響を与えるだけでなく、ウエーハ及びパネルの処理コストに影響を与える。
【０００８】
鋸のブレードによるウエーハダイシングの更に他の欠点は、費用がかかるという点である。なぜならブレードは一般的なブレードでないので、一般的なナイフよりは、はるかに高価であるからである。一つのダイシングブレードに対する費用は約６０ドルであり、各々のダイシング機械はデザインによって一つ以上のブレードを有する。
【０００９】
鋸のブレードでウエーハをダイシングするには、更に欠点がある。各々のダイのダイシング鋸により切断されたエッジは粗い。切断処理工程は、錬砕処理工程及びカットオフ操作のように、研磨機械加工工程であるため、各々のダイのエッジは、通常は非常に粗くて砕けやすい。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述したような点を克服するために、本発明はＷＬＰのための改善されたパッケージ分離方法を提供する。
【００１１】
前述したような目的及びその他の目的を達成するために、本発明の目的による半導体デバイスパッケージダイシング方法とその製造方法を開示する。
【００１２】
本発明の半導体デバイスパッケージダイシング方法は、ダイシング鋸によるダイシングの後、各々のパッケージの粗いエッジを回避することができる。
【００１３】
本発明のダイシング方法は、ダイシング鋸を使用するので、高コストを回避することができ、パネルのダイシングの時間消耗的な問題点を回避することができる。
【課題を解決するための手段】
【００１４】
本発明は、ウエーハレベルパッケージのパッケージを分離する方法を提供する。この方法は、（ａ）各々のダイを表示する溝が備えられたバッファ層を基板の第１表面にプリントする工程と、（ｂ）ナイフなどのような機械的な力で切断線に沿ってウエーハレベルパッケージの第２面からパッケージを切断する工程と、（ｃ）前記溝に沿って、ウエーハレベルパッケージデバイスの基板を通してエッチングする工程とを含む。
【００１５】
前記バッファ層の材料は、フォトエポキシを含む。前記溝の深さはバッファ層の厚さと実質的に同一である。溝の幅は実質的に固定されている。前記エッチング工程は、湿式エッチング処理工程を含み、エッチング液は、塩化第２鉄と、塩化第二銅と、過硫酸アンモニウムとを含む。
【００１６】
エッチング工程の基板層の材料は、シリコン、ガラス、アロイ４２、石英、または、セラミックを含む。エッチング工程でのナイフは、アートデザイン用ナイフを含む。
【００１７】
更に他の特徴によれば、本発明は、半導体デバイスパッケージ構造体を開示する。このような構造体はダイの第１表面上に多数の電気接点が備えられたダイを含む。前記接点には、多数の導電性ボールが連結されている。基板はダイの第２表面に付着する。第１バッファ層は、ダイに隣接して基板上に形成される。第２バッファ層は、基板上に形成される。前記基板及び第２バッファ層は、第１バッファ層に対して凹部を有する。保護層中の凹部は、溝のおよそ半分の幅を有する。
【００１８】
バッファ層は、ダイスまたは基板の側部が外部物体と衝突した際、ダイスや基板が損傷することを防ぐ機能を達し得る。
【００１９】
本発明の上記目的とその他の特徴及び利点は、添付図面を参照した下記の詳細な説明によって、より明確になるであろう。 
【発明の効果】
【００２０】
本発明の他の側面によれば、本発明は、基板層２０２及び第２バッファ層２０１のエッジがバッファ層２０３への凹部を有する半導体デバイスパッケージ構造体を開示する。ダイ２１３の構造体は、図１に示す良く知られた技術による一般的なダイのダイシングとは相異する。一般的なダイシング鋸により切断されたダイ１１１の各々の層の幅は、実質的に同一である。ダイ１１１のエッジは、一般的な鋸切り効果により粗くなり得る。
【００２１】
したがって、本発明によれば、本発明の方法によりダイシングされた前述したような半導体デバイスパッケージ構造体は、一般的なダイシング方法により実行された一般的なデバイス構造体とは相異する。一般的なデバイス構造体のエッジは、全ての層が同時に切断されるので滑らかである。基板層及びバッファ層のエッジの内部には、凹部が存在する。このような特殊な構造体は、デバイスが本発明による方法によりダイシングされるかどうかを決定するのに使用することができる。
【発明を実施するための最良の形態】
【００２２】
下記に、半導体デバイス（集積回路などのような）、または、基板を製造するための方法及び構成を記載する。下記の説明において、本発明の完全な理解を与えるために多くの特定の詳細が記載されるが、本発明の範囲は、添付の請求範囲で特定されたこと以外は、何ら限定されない。
【００２３】
図２Ａにおいて、ウエーハ２００の部分は、金属パッド２０６を有する多数のチップ２０５と、プリント基板（図示していない）と電気的に結合されて形成された接点金属ボール２０７を含む。保護層２０９は、電気連結部２０８の一部を露出させてその上に接点金属ボール２０７が形成されるように、電気連結部２０８を覆う。
【００２４】
チップ２０５の裏側の表面は、接着剤層２０４を介して基板２０２上に直接固着し、第１バッファ層２０３はチップ２０５に隣接して基板２０２上に形成される。基板２０２の寸法は、チップ２０５の寸法より大きいということは注目すべきである。前記電気連結部２０８は、例えばスパッタリングにより形成されたＴｉ／Ｃｕ合金及び／または電気メッキにより形成されたＣｕ／Ｎｉ／Ａｕ合金などのような金属合金である。第１バッファ層２０３の材料は、シリコンゴム、シリコン樹脂、弾性ＰＵ、多孔性ＰＵ、アクリルゴム、青テープ、または、ＵＶテープなどのように弾性物質であるコア物質を含む。基板２０２は、シリコン、ガラス、アロイ４２、石英、または、セラミックを含むが、本発明はこれに限定されない。
【００２５】
一実施形態において、本発明によるダイシング方法の第１工程は、基板２０２の裏側に第２バッファ層２０１をプリントするものである。第２バッファ層２０１内の各々のチップ２０５間には溝２１０が配置されており、このような溝は、第１バッファ層２０３と大体一直線上にある。各々の溝２１０間の距離は、大体固定されており、ダイシングの後の各々のデバイスパッケージの大きさに依存する。各々の溝２１０の深さは、大体第２バッファ層２０１の厚さと同一である。第２バッファ層２０１の材料は、フォトエポキシを含む。
【００２６】
図２Ｂにおいて、本発明によるダイシング方法の第２工程は、バッファ層２０３中の切断線２１２に沿ってウエーハ２００を切断するものである。前記切断線２１２は、溝２１０のおよそ中央である。ダイシング工程は、半田ボールを有する側部から実行され得る。バッファ層２０３の材料は、アートデザイン用ナイフのようないかなる種類のナイフによっても容易に切断できるシリコンゴムを含む。
【００２７】
前述したように実行されたダイシング工程後、本発明によるウェーハのダイシングの第３工程は、溝２１０に沿って基板２０２をエッチングするものである。第２バッファ層２０１は、その内部に溝を有し、このような溝は各々のダイのスクライブ線を表す。バッファ層２０１は、ダイスの側部が横の外部物体と衝突した際、ダイの接触領域が少なくなることによって、ダイの側部損傷を減少させる機能を達し得る。
【００２８】
図２Ｃに示すように、基板２０２は、第２バッファ層２０１内の溝２１０に沿って湿式エッチング工程によりエッチングされる。エッチング液は、塩化第２鉄と、塩化第二銅と、過硫酸アンモニウムとを含む。そして基板２０２は、エッチングルート２１１により分離された部分に分割される。前記エッチングルート２１１は、第２バッファ層２０１内の溝２１０から第１バッファ層２０３に出発する。
【００２９】
図２Ｄに示すように、エッチングルート２１１と第１バッファ層２０３との間には基板２０２の小さな部分が残存し得る。一実施形態において、エッチングルート２１１と第１バッファ層２０３との間の残りの部分２１４の厚さは５０ｕｍより小さい。
【００３０】
第２工程及び第３工程は交換することができ、基板層のエッチング後、ウエーハ２００を多数の分離されたパッケージに切断することができる。一実施形態において、前記エッチングルート２１１は、図２Ｅに示すように、シリコンゴム、シリコン樹脂、弾性ＰＵ、多孔性ＰＵ、アクリルゴム、青テープ、または、ＵＶテープなどのように弾性物質であるコア物質が充填されている。切断は、ウエーハ２００のいずれの側から実行することもできる。
【００３１】
図２Ｆには本発明の更に他の実施形態が示されている。エッチング工程は切断工程前に実行される。基板２０２の残りの部分２１４は、５０ｕｍより小さく、コア物質２１３は、前記エッチングルート２１１に充填される。その後、ウエーハ２００のいずれかの側から切断が実行される。
【００３２】
本発明のダイシング工程後、パネルは個々のパッケージに分離され、本発明によれば、図３Ａ、３Ｂ，３Ｃ及び３Ｄに示すように、４種類のパッケージ構造体が提供される。図３Ａにおいて、基板２０２は全体がエッチングされて、基板２０２のエッジ及び第２バッファ層２０１に沿って凹部２１５が形成される。図３Ｂにおいて、前記凹部２１５にはコア物質２１３が充填される。図３Ｃにおいて、基板２０２は全体がエッチングされないので、残りの部分２１４はパッケージのエッジに沿って残ることになる。図３Ｄにおいて、基板２０２の残りの部分２１４と凹部２１５を有するパッケージは、エッジに沿ってコア物質２１３が充填される。
【００３３】
本発明は、特定の実施形態を説明し、記載したが、当業者であれば添付した請求範囲から外れない範囲で本発明に多様な変形がなされ得ることは明らかであろう。
【図面の簡単な説明】
【００３４】
【図１】従来技術によるファンアウトウエーハ（パネル）レベルパッケージの概略的な側面図である。
【図２Ａ】本発明による半導体ウエーハの概略図である。
【図２Ｂ】本発明による半導体ウエーハの概略図である。
【図２Ｃ】本発明による半導体ウエーハの概略図である。
【図２Ｄ】本発明の一実施形態による半導体ウエーハの概略図である。
【図２Ｅ】本発明の一実施形態による半導体ウエーハの概略図である。
【図２Ｆ】本発明の一実施形態による半導体ウエーハの概略図である。
【図３Ａ】本発明による個々の半導体デバイスパッケージ構造体の概略図である。
【図３Ｂ】本発明による個々の半導体デバイスパッケージ構造体の概略図である。
【図３Ｃ】本発明による個々の半導体デバイスパッケージ構造体の概略図である。
【図３Ｄ】本発明による個々の半導体デバイスパッケージ構造体の概略図である。
【符号の説明】
【００３５】
１０２、２０２    基板
１０５    ダイ
２００    ウエーハ
２０５    チップ
２０７    金属ボール
２１０    溝
２１２  切断線
【手続補正書】
【提出日】平成18年11月21日(2006.11.21)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】追加
【補正の内容】
【図１】
2007116141.tif 000002
【図２Ａ】
2007116141.tif 000003
【図２Ｂ】
2007116141.tif 000004
【図２Ｃ】
2007116141.tif 000005
【図２Ｄ】
2007116141.tif 000006
【図２Ｅ】
2007116141.tif 000007
【図２Ｆ】
2007116141.tif 000008
【図３Ａ】
2007116141.tif 000009
【図３Ｂ】
2007116141.tif 000010
【図３Ｃ】
2007116141.tif 000011
【図３Ｄ】
2007116141.tif 000012
【外国語明細書】
METHOD
FOR SEPARATING PACKAGE OF WLP
BACKGROUND OF THE
INVENTION
1. Field of the
Invention
This invention relates generally to semiconductor device packaging, and more
particularly to a dicing method of semiconductor devices package for dividing
the panel into discrete package.
2. Description of the
Prior Art
In
the electronic component world, integrated circuits (IC's) are typically
fabricated on a semiconductor substrate, known as a chip, and most commonly are
made of silicon. The silicon chip is typically assembled into a larger package,
which serves to provide effective enlargement of the distance or pitch between
input/output contacts of the silicon making it suitable for attachment to a
printed circuit board, and to protect the IC from mechanical and environmental
damage.
Conventionally,
ICs are packaged one by one after dicing from a wafer. A wafer level package (WLP)
or a chip scale package (CSP) was developed to provide an alternative solution
to directly attached flip chips devices, and plurality of dice are separated
into individual devices after they are packaged. Die separation, or dicing, by
sawing is the process of cutting a semiconductor substrate into its individual
die. Wafer dicing technology has progressed rapidly to satisfy every packaging
requirement, such as high throughput, high yield and low cost.
As shown in FIG. 1, it is a side view of plurality of flip chip devices 100 in a wafer according to prior art. The flip chip 100 includes a die 105 with metal pads 106 that typically has a conventionally fabricated IC device structure. The
die 105 is adhered on a substrate 102 through an adhesive layer 104, and the
die 105 has a plurality of electrical connections 108, such as redistribution
layer（RDL）trace. Bumps,
such as solder balls 107, are formed on the electrical connections 108. A
protection layer 109 covers the electrical connections 108 to expose a portion
of the electrical connections 108 for allowing the solder balls 107 formed
thereon. Moreover, a buffer film 101 is applied to the bottom surface of the
substrate 102.
Devices
100 are generally separated from each other and the rest of the panel by a saw
blade cutting along the dash line 110 from the surface having the solder balls
107. The dicing blade is usually made of some hard materials, there are some
kinds of blades available commercially: (1) sintered diamond blade, in which
diamond particles are fused into a soft metal such as brass or copper, or
incorporated by means of a powdered metallurgical process; (2) plated diamond
blade, in which diamond particles are held in a nickel bond produced by an
electroplating process; (3) resinoid diamond blade, in which diamond particles
are held in a resin to create a homogeneous matrix. Silicon wafer dicing is
dominated by the plated diamond blade, which has proved most successful for
this application.
While
saw cutting of wafers and panel is the conventional industry standard, there
remain drawbacks with such cutting. Saw blade wear over time. This results in
inconsistent cutting quality from when the blade is new and subsequent cutting
operations. Consequently, the operator must predict when the blade has reached
the end of its useful lifetime. This cannot be predicted accurately.
Accordingly, the saw blades may be changed before the end of their useful lives
resulting in higher equipment costs than necessary due to premature saw blade
replacement.  Moreover, saw blades introduce mechanical stresses in the
workpiece while sawing, especially at the surfaces of the workpiece. Due to
these stresses saw blade may not be used to cut very thin workpieces, such as
ultrathin semiconductor wafers. Increasing use of integrated circuits（IC’s） technology in
microwave and hybrid circuits, memories, computers, defense and medical
electronics has created new difficult problems for the industry.
The
other drawback of using saw is time consuming. It usually takes 2 to 3 hours to
process a wafer. It affects not only the throughput of products, but it is a
cost of processing a wafer and panel.
Another
drawback of dicing wafer with a saw blade is the costs. Because the blades are
no ordinary blades, they are more expensive than general knifes. It costs about
US$60 dollars for one dicing blade, and each dicing machine has more than one
blade depending on the design.
There
is still a drawback of dicing wafers with a saw blade. The edges cut by a
dicing saw of each die are rough. Because the cutting process is an abrasive
machining process similar to grinding and cutoff operations, the edges of each
die are usually very rough and easy chipping.
In
view of the aforementioned, the present invention provides an improved method of separating package for WLP to overcome the above drawback.
SUMMARY OF THE
INVENTION
To
achieve the foregoing and other objects and according to the purpose of the present
invention, a semiconductor device package dicing method for fabricating the
same are disclosed. 
The
dicing method of semiconductor device package of the present invention can avoid
the roughness on the edge of each package after dicing with a dicing saw.
The
dicing method of the present invention may avoid the high cost because of using
a dicing saw, and also avoid the time consuming matter of dicing a panel.
The
present invention provides a method for separating package of wafer level package.
The method comprises: (a) printing a buffer layer on the first surface of a substrate,
wherein the buffer layer has grooves denoting each die; (b) cutting
the package from the second surface of the wafer level package along a cutting
line with mechanical force such as a knife; and (c)
etching through the substrate of the wafer level package device along the
grooves.
Wherein
the material of the buffer layer includes photo epoxy. Wherein the depth of the grooves are substantially equal to the thickness of the buffer
layer. Wherein the width of the grooves are substantial fixing. Wherein the etching step includes wet etching process, and the etching
solution includes: ferric chloride, cupric chloride, and ammonium persulfate. Wherein the material of the substrate layer in the
etching step comprises silicon, glass, alloy 42, quartz or ceramic. Wherein the knife in the etching step
includes: an art-designing knife.
In
another aspect, the present invention discloses a semiconductor device package structure. The structure comprises a die having a
plurality of electrical contacts on a first surface of the die. A
plurality of conductive balls is coupled
to the contacts. A substrate is
adhered on a second surface of the die. A first buffer layer is formed on the
substrate and adjacent to the die. A second buffer layer is configured over the
substrate, wherein the substrate and the second buffer layer have recesses to
the first buffer layer. Wherein the
recesses in the protective layer are approximate the half widths of the
grooves.
The
buffer layer may reach the function to avoid the dice or substrate from
damaging when the side part of the dice or substrate collides with an external object.
BRIEF DESCRIPTION
OF THE DRAWINGS
The
above objects, and other features and advantages of the present invention will
become more apparent after reading the following detailed description when
taken in conjunction with the drawings, in which:
FIG. 1
is a diagrammatic side view of a fan-out wafer (panel) level package according
to the prior art.
FIG.
2A is a schematic diagram of a semiconductor wafer according to the present invention.
FIG.
2B is a schematic diagram of a semiconductor wafer according to the present
invention.
FIG.
2C is a schematic diagram of a semiconductor wafer according to the present invention.
FIG.
2D is a schematic diagram of a semiconductor wafer according to one embodiment
of the present invention.
FIG.
2E is a schematic diagram of a semiconductor wafer according to one embodiment
of the present invention.
FIG.
2F is a schematic diagram of a semiconductor wafer according to one embodiment of the present invention
FIG.
3A is a schematic diagram of an individual semiconductor device package structure according to the present invention.
FIG.
3B is a schematic diagram of an individual semiconductor device package
structure according to the present invention.
FIG.
3C is a schematic diagram of an individual semiconductor device package structure according to the present invention.
FIG.
3D is a schematic diagram of an individual semiconductor device package
structure according to the present invention.
DESCRIPTION OF
THE PREFERRED EMBODIMENT
Method and structure for manufacturing a semiconductor device（such as integrated circuit）or a substrate is described below. In the following
description, numerous specific
details are set forth in order to provide a thorough understanding of the
present invention, and the scope of
the present invention is expressly not limited expect as specified in the
accompanying claims. 
Referring
to FIG. 2A, a portion of wafer 200 comprises plurality of chip 205 with metal pads 206 and contact metal balls 207
formed thereon electrically coupling with a print circuit board （not shown）. A protection layer 209 covers the electrical connections
208 to expose a portion of the electrical connections 208 for allowing the contact metal balls 207 formed thereon.
A backside surface of the chip 205 is directly
adhered on a substrate 202 through an adhesive layer 204, and a first buffer
layer 203 is formed on the substrate 202 and adjacent to the chip 205. It
should be note that the dimension of the substrate 202 is larger than the one
of the chip 205. The electrical connections 208 are metal alloy, for example Ti/Cu alloy formed by sputtering and/or
Cu/Ni/Au alloy formed by electroplating.
The material of the first buffer layer 203 comprises core material, which is an elastic material, such as
silicone rubber, silicone resin, elastic PU, porous PU, acrylic rubber, blue
tape or UV tape.. The substrate 202
comprises but not limited to silicon,
glass, alloy 42, quartz or ceramic.
In
one embodiment, the first step of the dicing method according to the patent is
to print a second buffer layer 201 on the backside of substrate 202. There are grooves 210 that are located between
each chip 205 within the second buffer layer 201 and substantially aligned to
the first buffer layer 203. The distance between each groove 210 is substantially
fixed, and depends on the size of each device package after dicing. The depth
of each groove 210 is substantially equal to the thickness of the second buffer
layer 201. The material of the second
buffer layer 201 comprises photo epoxy.
Referring
to FIG. 2B, the second step of the dicing method according to the patent is: cutting the wafer 200 along cutting lines 212 in buffer layer 203. The cutting lines 212 are approximately in the center of the grooves 210. The dicing step can be performed from the side having solder balls.
The material of buffer layer 203 includes: silicon rubber, which can be easily cut
through by any kind of knifes, such as an art designing knife.
After
the dicing step performed above, the third step of dicing wafer according to the
patent is etching through the
substrate 202 along the grooves 210. And the second buffer layer 201 has
grooves within it, which indicate the scribe lines of each die. The buffer
layer 201 may reach the function to reduce the die from being lateral damage
due to less contact area of the die when the side part of the dice collides
with a lateral external object.
As
shown in FIG. 2C, the substrate 202 is etched by wet etching process along the grooves 210 within the second buffer layer 201. The etching solution comprises: ferric chloride, cupric chloride, and ammonium
persulfate. And the substrate 202
is divided into separated portions by the etching routes 211. The etching
routes 211 starts from the grooves 210 within the second buffer layer 201 to
the first buffer layer 203. 
There
can be a small portion of substrate 202 left between the etching routes 211 and
the first buffer layer 203, as shown in FIG. 2D. In one embodiment, the
thickness of the residue 214 between the etching routes 211 and the first
buffer layer 203 is less than 50um.
The
second step and the third step can be switched, that is etching the substrate
layer and then cutting the wafer 200 into plurality of separated packages. In
one embodiment, the etching routes 211 are filled with core material, which is
an elastic material, such as silicone rubber, silicone resin, elastic PU,
porous PU, acrylic rubber, blue tape or UV tape, as shown in FIG. 2E. The
cutting can be performed from either side of the wafer 200.
There
is still another embodiment according to the patent, as shown in FIG. 2F. The etching step is performed prior to the cutting step. The residue 214 of the substrate 202 is less than 50um, and core materials 213 is filled in the etching
route 211. Then the cutting is performed from either side of the wafer 200.
After
dicing process of the patent, the panel is separated into individual package,
and there are four kinds of package structures according to the patent, which
are shown in FIG. 3A, 3B, 3C and 3D respectively. In FIG. 3A, the substrate 202 is etched throughout and forming an recess 215 along the edge of the substrate 202 and the second buffer layer 201. In FIG. 3B, core material 213
is filled in the recess 215. In FIG. 3C, the substrate 202 is not etched throughout, therefore residue 214 is left along the edge of the package. In FIG.
3D, package with residue 214 of substrate 202 and the recess 215 is filled with
core material 213 along the edge. 
In
another aspect, the present invention discloses a semiconductor device package structure
wherein the edge of substrate layer
202 and the second buffer layer 201 may have recess to buffer layer 203. The
structure of die 213 is different from general dies dicing by well-known
technology as shown in FIG. 1. The width of each layers of the die 111 cut by
general dicing saw is substantial equal. And the edge of dies 111 may be rough
due to the general effect of sawing.
Hence,
according to the present invention, the aforementioned semiconductor device
package structure dicing by the method according to the patent is different
with general device structure performed by general dicing method. The edge of
general device structure is smooth because all layers are cut at the same time.
There is recess existing within the edge of substrate layer and the buffer
layer. And this special structure can be using to determine whether a device is
diced by the method according to the patent.
Although specific embodiments have been illustrated and described, it will be
obvious to those skilled in the art that various modifications may be made
without departing from what is intended to be limited solely by the appended
claims.
What is claimed is:
1.      A method for separating IC package on a
substrate of a wafer level package, comprising: 
forming
a buffer layer on the first surface of said substrate, wherein said buffer
layer has grooves denoting each one of said IC package;
etching
said substrate of said wafer level package device along said grooves, thereby
forming openings; and
cutting
said IC package along a cutting line by mechanical force from a second surface
or said first surface.
2.      The method in claim 1, wherein the material of said buffer layer includes photo epoxy. 
3.      The method in claim 1, further comprising
filling core material into said openings before performing said cutting.
4.      The method in claim 1, wherein said etching step includes wet etching process, wherein
an etching solution for said includes: ferric chloride, cupric chloride, and
ammonium persulfate. 
5.      The method in claim 1, wherein the material of
said substrate layer in said etching
step comprises silicon, glass, alloy 42, quartz or ceramic.
6. A method for
separating IC package on a substrate of a wafer level package, comprising: 
forming
a buffer layer on the first surface of said substrate, wherein said buffer
layer has grooves denoting each one of said package;
cutting
said package along a cutting line by mechanical force from a second surface or
said first surface; and
etching
through said substrate of said wafer level package device along said grooves .
7. The method in claim
6, wherein the material of said
buffer layer includes photo epoxy. 
8. The method in claim
6, wherein said etching step
includes wet etching process, wherein an etching solution for said includes:
ferric chloride, cupric chloride, and ammonium persulfate. 
9. The method in claim
6, wherein the material of said substrate layer in said etching step comprises silicon,
glass, alloy 42, quartz or ceramic.
10. A semiconductor
device package structure,
comprising:
a
die having a plurality of electrical connections on a first surface of said die;
a plurality of conductive balls coupled to said connections;
a
substrate adhered on a second surface of said die;
a
first buffer layer formed on said substrate and adjacent to said die; and
a
second buffer layer, wherein said second buffer layer is configured over said
substrate, wherein said substrate and said second buffer layer have recesses to
said first buffer layer.
METHOD FOR SEPARATING PACKAGE OF WLP
ABSTRACT OF THE
INVENTION
The
present invention provides a semiconductor device package singulation method.
The method comprises printing a photo epoxy layer on the back surface of a
substrate of a wafer for marking the scribe lines to be diced. Then etching is performed through the
substrate along the marks in the photo epoxy layer. Dicing the panel into individual package with a typical
art designing knife, the step not only avoids the roughness on the edge of each
die, but also decrease the cost of singulation process.
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