(57)【要約】【課題】本発明は、カソード電極とゲート電極の間に生じるリーク電流を低減することにより、高信頼性のスイッチング動作を実現する半導体素子およびその製造方法を提供することを目的とする。【解決手段】本発明の１つの態様による半導体素子は、所定の積層領域と非積層領域を含む第１の導電型の第１の半導体層と、前記第１の半導体層の前記積層領域上に積層された第２の導電型の第２の半導体層と、前記第１の半導体層の前記非積層領域上に形成された第１の電極層と、前記第２の半導体層上に形成された第２の電極層と、前記第１および第２の半導体層のそれぞれの表面を連続的に接続する傾斜面上に、前記第１および第２の電極層から離間して形成された絶縁層とを備え、前記絶縁層と前記第１の電極層の間および該絶縁層と前記第２の電極層の間の少なくとも一方に、凹部が形成されたことを特徴とする。【選択図】図１２
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【特許請求の範囲】
【請求項１】
所定の積層領域と非積層領域を含む第１の導電型の第１の半導体層と、
前記第１の半導体層の前記積層領域上に積層された第２の導電型の第２の半導体層と、
前記第１の半導体層の前記非積層領域上に形成された第１の電極層と、
前記第２の半導体層上に形成された第２の電極層と、
前記第１および第２の半導体層のそれぞれの表面を連続的に接続する傾斜面上に、前記第１および第２の電極層の少なくとも一方とは離間して形成された絶縁層とを備え、
前記絶縁層と前記第１の電極層の間および該絶縁層と前記第２の電極層の間の少なくとも一方に、凹部が形成されたことを特徴とする半導体素子。
【請求項２】
前記絶縁層と前記電極層とは１０μｍ以上離間していることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記凹部は、前記半導体層の表面に対して垂直な方向に１μｍ〜５μｍの深さを有することを特徴とする請求項１に記載の半導体素子。
【請求項４】
第１の導電型の第３の半導体層と、
前記第３の半導体層の裏面上に形成された第３の電極層と、
前記第３の半導体層の表面上に積層された第２の導電型の第４の半導体層とを備え、
前記第１の半導体層は、前記第４の半導体層上に積層されることを特徴とする請求項１に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートターンオフサイリスタ（ＧＴＯサイリスタ：Gate Turn-off Thyristor）およびゲート転流型サイリスタ（ＧＣＴサイリスタ：Gate Commutated Turn-off Thyristor）などの圧接型半導体装置に用いられる半導体素子に関する。
【背景技術】
【０００２】
近年のゲートターンオフサイリスタは、静止型無効電力発生装置（ＳＶＧ）、電力系統連携装置（ＢＴＢ）および製鉄圧延機のモータ駆動用インバータなどの高電圧・大電流を制御する大容量パワーエレクトロニクス機器の基幹部品として幅広く利用されている。
【０００３】
ゲートターンオフサイリスタは、ここでは詳細に図示しないが、一般のサイリスタと同様、ｐｎｐｎの４層構造を有し、島状にエッチングされた最上層のｎ型エミッタ層（ＮＥ層）の表面上に形成された複数のカソード電極と、最上層の直下にあるｐ型ベース層（ＰＢ層）の上に前記島状ＮＥ層を包囲するように形成されたゲート電極と、最下層のｐ型エミッタ層（ＰＥ層）の裏面上に形成されたアノード電極とを有する。
【０００４】
ゲートターンオフサイリスタは、通常のスイッチング動作時において、アノード電極とカソード電極の間に所定の電圧を印加した状態で複数のゲート電極に同時にパルス電流を流すことによりターンオンさせ、ターンオン後はゲート−カソード電極間に逆電流を流すことによりターンオフさせることができる（自己消弧機能）。
【０００５】
これまで数多くの文献において、さまざまなゲートターンオフサイリスタが提案されてきた。
【特許文献１】特開昭６２−１３６８７５号公報
【特許文献２】特開昭５５−０１５２０４号公報
【特許文献３】特開昭６３−１７３３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、互いに隣接して配置されるカソード電極とゲート電極の間で、何らかの理由により微少なリーク電流が生じると、ターンオフのタイミングが遅れ、ターンオンするために必要なゲートトリガ電流が増加することがある。その結果、ゲートターンオフサイリスタの期待された信頼性の高いスイッチング動作が得られないという問題が生じるおそれがある。
【０００７】
そこで本発明は、このような問題点に鑑みてなされたものであり、カソード電極とゲート電極の間に生じるリーク電流を低減することにより、高信頼性のスイッチング動作を実現する半導体素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の１つの態様による半導体素子は、所定の積層領域と非積層領域を含む第１の導電型の第１の半導体層と、前記第１の半導体層の前記積層領域上に積層された第２の導電型の第２の半導体層と、前記第１の半導体層の前記非積層領域上に形成された第１の電極層と、前記第２の半導体層上に形成された第２の電極層と、前記第１および第２の半導体層のそれぞれの表面を連続的に接続する傾斜面上に、前記第１および第２の電極層の少なくとも一方とは離間して形成された絶縁層とを備え、前記絶縁層と前記第１の電極層の間および該絶縁層と前記第２の電極層の間の少なくとも一方に、凹部が形成されたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、カソード電極とゲート電極の間に流れるリーク電流を抑制できる信頼性の高い半導体素子を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照して本発明に係る半導体素子およびこれを用いた圧接型半導体装置の実施の形態を説明する。実施の形態の説明において、理解を容易にするために方向を表す用語（例えば、「上方」および「下方」など）を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。
まず、本発明に係る実施の形態による半導体素子を含む圧接型半導体装置の概略的構成について説明した後、半導体素子の製造方法およびこれにより形成される詳細な半導体素子の積層構造について説明する。
【００１１】
図１は実施の形態による圧接型半導体装置１００の全体を示す断面図、図２は圧接型半導体装置１００に用いられる本発明に係る半導体素子１の平面図、図３は圧接型半導体装置１００に用いられる半導体素子１の製造方法を示すフローチャート、図４〜図１２は半導体素子１の製造方法の各工程を示す図２のＣ−Ｃ線から見た断面図である。
以下において、ＧＴＯサイリスタを一例にして圧接型半導体装置１００を説明するが、本発明に係る半導体素子１はゲート転流型サイリスタ（ＧＣＴサイリスタ）などの他の圧接型半導体装置にも適用することができる。
【００１２】
この実施の形態によるＧＴＯサイリスタ１００は、概略、図２に示すようなシリコンウエハ（シリコン基板）からなる円盤状の半導体素子１を有する。半導体素子１は、後に詳細説明するが、ｐｎｐｎの４層構造を有し、島状にエッチングされた最上層のｎ型エミッタ層（ＮＥ層）１０の表面上に形成された複数のカソード電極１２と、最上層の直下にあるｐ型ベース層（ＰＢ層）２０の上に前記島状ＮＥ層１０を包囲するように形成されたゲート電極２２（図１０）と、最下層のｐ型エミッタ層（ＰＥ層）４０の裏面上に形成されたアノード電極４２（図１）とを有する。これらのカソード電極１２は、その表面が均一な高さ（レベル）を有するように形成されている。また半導体素子１は、中心付近にゲート電極２２と一体に形成されたゲート中央部２３（図２）を有する。
【００１３】
図１に戻って、ＧＴＯサイリスタ１００は、半導体素子１の複数のカソード電極１２に係合するカソード歪緩衝板１１０と、カソード歪緩衝板１１０の上方に配設されたカソード端子１１２（および図示しないカソードフィン）と、半導体素子１のアノード電極４２に係合するアノード歪緩衝板１３０と、アノード歪緩衝板１３０の下方に配設されたアノード端子１３２（および図示しないアノードフィン）とを有する。カソード歪緩衝板１１０およびアノード歪緩衝板１３０は、モリブデンなどの金属からなる環状体からなり、カソード歪緩衝板１１０は、そのほぼ中央に貫通孔１１４を有する。
【００１４】
またＧＴＯサイリスタ１００は、カソード歪緩衝板１１０の貫通孔１１４内に配置され、半導体素子１のゲート中央部２３に係合するほぼ円柱体のゲート端子１１６を有する。ゲート端子１１６は、カソード歪緩衝板１１０と離間することにより絶縁され、付勢部材（ばね）１１８および絶縁性材料からなるマイカワッシャ１２０を介してカソード端子１１２に支持され、半導体素子１のゲート中央部２３に押圧（付勢）される。そしてゲート端子１１６は、外部制御回路（図示せず）からゲートリード１２２を介して制御信号を受け、半導体素子１のゲート電極２２にゲート信号を供給する。
【００１５】
さらにＧＴＯサイリスタ１００は、セラミックなどの絶縁性材料からなる中空円筒状の絶縁筒１２４と、円盤状にカソードフランジ１２８およびアノードフランジ１３８とを有する。カソードフランジ１２８およびアノードフランジ１３８は、半径方向の一端部付近で絶縁筒１２４の上端１２６および下端１３６に固着され、他端部でカソード端子１１２およびアノード端子１３２の側面にそれぞれ固着されている。また、半導体素子１の周縁部における耐圧特性を改善するために絶縁保護材１４０が設けられている。
【００１６】
こうして組み立てられた半導体素子１、カソード歪緩衝板１１０、アノード歪緩衝板１３０、カソード端子１１２、アノード端子１３２、ゲート端子１１６、ゲートリード１２２および絶縁保護材１４０は、絶縁筒１２４とカソードフランジ１２８およびアノードフランジ１３８により形成された空間内に配置され、この空間は不活性ガスで封止されている。
【００１７】
この圧接型半導体装置１００においては、カソード端子１１２およびアノード端子１３２を互いに対して圧接することにより、カソード歪緩衝板１１０と半導体素子１の複数のカソード電極１２の間、アノード歪緩衝板１３０と半導体素子１のアノード電極４２の間、およびゲート端子１１６と半導体素子１のゲート中央部２３の間を確実に電気的に接続することができる。
【００１８】
上記のように構成されたＧＴＯサイリスタ１００において、カソード端子１１２（半導体素子１の各カソード電極１２）およびアノード端子１３２（アノード電極４２）の間に電圧を印加した状態で、ゲートリード１２２を介して、ゲート端子１１６（ゲート電極２２）にゲート信号を供給することにより、半導体素子１のスイッチング動作が実現される。
【００１９】
図３のフローチャート、および図４〜図１２の断面図を参照しながら、半導体素子１の製造方法、これにより形成される半導体素子１の詳細な積層構造について以下説明する。
まず図４に示すようなｎ型の不純物がドープされたシリコン基板（シリコンウエハ）３０を用意する（図３のステップＳＴ０１）。この例ではウエハが結晶方位１００面のものを用いている。そしてｎ型シリコン基板３０の表面３２（上側主面）および裏面３４（下側主面）から不純物元素であるボロン（Ｂ）を注入した後、約１２５０℃で約１２０時間の熱処理を行う（ＳＴ０２）。こうして、図５に示すように、ｎ型シリコン基板（ｎ型ベース層：ＮＢ層）３０の表面側にｐ型ベース層（ＰＢ層）２０、裏面側にｐ型エミッタ層（ＰＥ層）４０を形成する。ＰＢ層２０およびＰＥ層４０の膜厚は、例えば約９０μｍである。
【００２０】
次に、不純物元素であるリン（Ｐ）をＰＢ層２０に注入した後、同様に約１２５０℃で約２５時間の熱処理を行い（ＳＴ０３）、図６に示すように、ＰＢ層２０の上にｎ型のエミッタ層（ＮＥ層）１０を形成する。ＮＥ層１０の膜厚は、例えば約２５μｍである。なお、このＮＥ層１０形成における熱処理の過程で、次のエッチングステップにおいてマスクパターンの材料として使用される酸化シリコン膜（図示せず）がＮＥ層１０の表面に形成されている。
【００２１】
図７に示すように、ＮＥ層１０を選択エッチングする（ＳＴ０４）。具体的には、まずＮＥ層１０の表面に形成された酸化シリコン膜をＮＥ層エッチングのためのマスクとするため、そのカソード電極１２の配置位置に対応する領域Ｒ１（カソード電極形成領域である積層領域）に通常の写真製版技術を用いてレジストを残し、例えば希フッ酸を用いて酸化シリコン膜を選択的にエッチングする。そしてレジストを除去した後、残った表面の酸化シリコン膜をマスクとし、約１０℃のフッ酸と硝酸の混合液（混合比４：５０）を用いて露出しているＮＥ層１０（ＰＢ層２０も含む）に対して約５分間エッチングを行う。このとき、領域Ｒ１（カソード電極形成領域である積層領域）におけるＮＥ層１０がエッチングされることなく残り、領域Ｒ２（ゲート電極形成領域である非積層領域）ではＮＥ層１０が完全にエッチングされて、その上面２４が露出する。こうしてＮＥ層１０の上面１４とＰＢ層２０の上面２４の間を連続的に接続する傾斜面１６を有する段差部１８が形成される。ＮＥ層１０の上面１４とＰＢ層２０の上面２４の間の上下方向の距離Ｌ（レベル差）は、例えば約３０μｍである。
【００２２】
ＮＥ層１０の上面１４とＰＢ層２０の上面２４の間を連続的に接続する傾斜面１６の上に、図８に示すような酸化シリコン（ＳｉＯ２）膜（パッシベーション膜）５０を形成する（ＳＴ０５）。（なお、以下の説明で用いる図８〜図１３および図１６〜図１７は、図７の破線の円で囲まれた部分を拡大した断面図であるが、これらの図面を分かりやすくするためにＮＢ層３０およびＰＥ層（最下層）４０を省略した。）
パッシベーション膜５０の形成ステップ（ＳＴ０５）において、シリコン基板の表面（すなわち、ＮＥ層１０およびＰＢ層２０のそれぞれの上面１４，２４）上全体に約２μｍの膜厚になる酸化シリコン（ＳｉＯ２）膜を形成し、通常の写真製版技術を用いて傾斜面１６の上だけにレジストをマスクとして残した後、希フッ酸（フッ酸：純水＝１：６）を用いてエッチングする。こうして、傾斜面１６上に形成されたパッシベーション膜５０を得る。
【００２３】
図９に示すように、シリコン基板の表面全体（すなわち、ＮＥ層１０、ＰＢ層２０、およびパッシベーション膜５０）上に、一般的なアルミスパッタ装置（図示せず）を用いてアルミニウム膜５５を蒸着する（ＳＴ０６）。アルミニウム膜５５の膜厚は、例えば約１０μｍである。
アルミニウム膜５５をスパッタ蒸着する際、高いエネルギを有するアルミニウム原子がＮＥ層１０およびＰＢ層２０内に浸透し、ＮＥ層１０およびＰＢ層２０のそれぞれの上面１４，２４付近で約１μｍの拡散深さを有するアルミニウム−シリコン合金層１５，２５が形成される。
【００２４】
続いて、通常の写真製版技術を用いて、半導体素子１のゲート電極２２およびカソード電極１２の配置位置に相当する領域をカバーするレジストをマスクとして残す。そして、このマスクを用い、アルミニウム膜５５をリン酸液に浸積し、減圧した状態で（約７０ｔｏｒｒ）約１５分間エッチングすることにより、図１０に示すカソード電極１２およびゲート電極２２を形成する（ＳＴ０７）。
【００２５】
このとき、本発明によれば、カソード電極１２およびゲート電極２２は、パッシベーション膜５０からそれぞれ間隔（幅）Ｗ１，Ｗ２だけ離間するように形成される。幅Ｗ１，Ｗ２は、例えば約１０μｍ〜約２０μｍであってもよい。ただしアルミニウム−シリコン合金層１５，２５は、アルミニウム膜５５をエッチングする際に除去されることはなく、パッシベーション膜５０に接触している。なお、カソード電極１２およびゲート電極２２の形成後、シリコン基板の裏面全体（すなわち、ＰＥ層４０）上には、シリコン基板表面と同様にアルミニウム膜がスパッタ蒸着され、アノード電極４２が形成されている。
【００２６】
さらに本発明に係る半導体素子１によれば、図１１に示すように、カソード電極１２とパッシベーション膜５０の間のＮＥ層１０に凹部６０が形成され、ゲート電極２２とパッシベーション膜５０の間のＰＢ層２０に凹部７０が形成されている。すなわち、この半導体素子１は、パッシベーション膜５０とカソード電極１２の間、およびパッシベーション膜５０とゲート電極２２の間に形成されたアルミニウム−シリコン合金層１５，２５を除去するように構成されている（ＳＴ０８）。図１１の凹部６０，７０を形成するために、ゲート電極２２、カソード電極１２、およびパッシベーション膜５０をマスクとして用い、ＮＥ層１０およびＰＢ層２０を常温のフッ酸と硝酸の混合液（混合比４：５０）で約２０秒間エッチングを行う。
【００２７】
このとき、ＮＥ層１０およびＰＢ層２０に形成された凹部６０，７０は、アルミニウム−シリコン合金層１５，２５を除去するためのものであるので、少なくとも約１μｍ以上の深さｄ１，ｄ２を有する。好適には、凹部６０，７０の深さｄ１，ｄ２は約３μｍ以上であることが好ましいが、約５μｍ以上であるときパッシベーション膜５０が剥離し得ることが確認されているので、約５μｍ未満にすることが好ましい。
【００２８】
最後に、図１２に示すように、ゲート電極２２を被うようにポリイミド層８０を形成し（ＳＴ０９）、本発明の半導体素子１を得る。
【００２９】
ここで、図１２に示す本発明に係る半導体素子１と、図１３に示す従来技術による半導体素子１の耐圧特性を比較説明する。図１３に示す従来技術による半導体素子１は、パッシベーション膜５０とカソード電極１２の間のＮＥ層１０、およびパッシベーション膜５０とゲート電極２２の間のＰＢ層２０に凹部６０，７０が形成されず、アルミニウム−シリコン合金層１５，２５がパッシベーション膜５０と接触している点を除き、本発明の半導体素子１と同様の積層構造を有する。
【００３０】
図１４および図１５は、本発明および従来技術による半導体素子のカソード電極１２およびゲート電極２２の間に逆電圧を印加したときに流れる逆電流（Ｖ−Ｉ特性）をプロットしたグラフである。
図１４のグラフから明らかなように、本発明における半導体素子では、所定の降伏電圧に達するまで、ゲート電極２２およびカソード電極１２の間に電流が流れることはなく（例えば、逆電圧が２５Ｖのとき逆電流は０ｍＡ）、極めて良好な耐圧特性が得られることを確認した。一方、図１５のグラフに示すように、従来技術の半導体素子（図１３）では、所定の降伏電圧に達する前にカソード電極１２およびゲート電極２２の間にリーク電流が流れることがあった（例えば、逆電圧が２５Ｖのとき逆電流は約２５ｍＡ）。
【００３１】
一般に、半導体と絶縁体の界面においては半導体の格子構造が不連続になるため、価電子帯と伝導帯の間に表面エネルギ準位が形成され、熱励起されたキャリアが表面エネルギ準位を介して伝導帯に移動することがあり、このときに生じる電流を表面リーク電流という。すなわち、この実施の形態において、パッシベーション膜５０とシリコン基板（ＮＥ層１０およびＰＢ層２０）の間の界面において表面エネルギ準位が形成される。
【００３２】
図１３に示す従来技術の半導体素子においては、パッシベーション膜５０がアルミニウム−シリコン合金層１５，２５に接触しているため、カソード電極１２およびゲート電極２２の間に電圧が印加されている間、キャリア（正孔５２および電子５４）がカソード電極１２およびゲート電極２２からアルミニウム−シリコン合金層１５，２５を介して表面エネルギ準位に常時供給される。その結果、図１３の半導体素子では、図１５のグラフに示すように、逆電圧を印加したとき、カソード電極１２およびゲート電極２２の間に表面エネルギ準位を介して表面リーク電流が流れる。これに対して、図１４に示す本発明の半導体素子１では、パッシベーション膜５０とカソード電極１２の間のＮＥ層１０、およびパッシベーション膜５０とゲート電極２２の間のＰＢ層２０に凹部６０，７０が形成されているので、カソード電極１２およびゲート電極２２からアルミニウム−シリコン合金層１５，２５を介して表面エネルギ準位にキャリア５２，５４が供給されることはない。こうして、本発明によれば、カソード電極１２およびゲート電極２２の間に表面リーク電流が流れることを防止することができる。
【００３３】
すなわち、本発明によれば、カソード電極１２およびゲート電極２２の間に表面リーク電流が流れないようにすることができるので、この半導体素子１の期待された（設計通りの）信頼性の高いスイッチング動作を実現することができる。ゲート電極２２およびカソード電極１２の間に順方向電圧を印加した場合も同様に、表面リーク電流が抑制されるので、順方向のゲートトリガ電流の不要な増大を防止することができる。
【００３４】
本発明の凹部６０，７０は、アルミニウム−シリコン合金層１５，２５を切断して、カソード電極１２およびゲート電極２２から表面エネルギ準位へのキャリア５２，５４の供給を防止して、表面リーク電流を遮断する目的を有するものである。したがって、本発明の半導体装置１は、上記目的を達成するために、図１６に示すようにパッシベーション膜５０とカソード電極１２の間のＮＥ層１０にのみ凹部６０を形成するか、あるいは図１７に示すように、パッシベーション膜５０とゲート電極２２の間のＰＢ層２０にのみ凹部７０を形成するように構成してもよい。
【００３５】
なお、上記説明ではｎ型シリコン基板を用いて半導体素子１を製造する方法について説明したが、異なる導電性型（ｐ型）を有するシリコン基板を原材料として用い、上記説明した半導体層の導電性型とは反対の層を形成してもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明に係る実施の形態の圧接型半導体装置の断面図である。
【図２】図１の圧接型半導体装置に用いられる半導体素子の平面図である。
【図３】図２の半導体素子の製造方法を示すフローチャートである。
【図４】図２の半導体素子の製造方法の１工程を示す断面図である。
【図５】図２の半導体素子の製造方法の１工程を示す断面図である。
【図６】図２の半導体素子の製造方法の１工程を示す断面図である。
【図７】図２の半導体素子の製造方法の１工程を示す断面図である。
【図８】図２の半導体素子の製造方法の１工程を示す断面図である。
【図９】図２の半導体素子の製造方法の１工程を示す断面図である。
【図１０】図２の半導体素子の製造方法の１工程を示す断面図である。
【図１１】図２の半導体素子の製造方法の１工程を示す断面図である。
【図１２】図２の半導体素子の製造方法の１工程を示す断面図である。
【図１３】従来技術による半導体素子の図１２と同様の断面図である。
【図１４】本発明に係る半導体素子の耐圧特性を示すグラフである。
【図１５】従来技術による半導体素子の耐圧特性を示すグラフである。
【図１６】本発明の変形例による半導体素子の図１２と同様の断面図である。
【図１７】本発明の変形例による半導体素子の図１２と同様の断面図である。
【符号の説明】
【００３７】
１：半導体素子、１０：ｎ型エミッタ層（ＮＥ層）、１２：カソード電極、１４：ＮＥ層の上面、１６：傾斜面、１５，２５：アルミニウム−シリコン合金層、２０：ｐ型ベース層（ＰＢ層）、２２：ゲート電極、２３：ゲート中央部、２４：ＰＢ層の上面、３０：ｎ型シリコン基板（ｎ型ベース層：ＮＢ層）、４０：ｐ型エミッタ層（ＰＥ層）、４２：アノード電極、５０：パッシベーション膜、５２，５４：キャリア（正孔および電子）、５５：アルミニウム膜、６０：ＮＥ層の凹部、７０：ＰＢ層に凹部、８０：ポリイミド層、１００：圧接型半導体装置（ＧＴＯサイリスタ）、１１０：カソード歪緩衝板、１１２：カソード端子、１１４：貫通孔、１１６：ゲート端子、１１８：付勢部材（ばね）、１２０：マイカワッシャ、１２２：ゲートリード、１２４：絶縁筒、１２６：上端、１２８：カソードフランジ、１３０：アノード歪緩衝板、１３２：アノード端子、１３６：下端、１３８：アノードフランジ、１４０：絶縁保護材。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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