(57)【要約】【課題】パネルに実装されるストリップフォーマットの数を増加させるとともにストリップフォーマット間の結合関係を一層向上させることのできる半導体パッケージ基板のストリップフォーマットを提供する。【解決手段】本発明の半導体パッケージ基板のストリップフォーマット１００は、半導体素子が実装されて外層回路パターンが形成されたパッケージ領域１１０と、パッケージ領域を取り囲むように形成されたダミー領域１２０とを含んでおり、片側側面のダミー領域には台形の突出部１３０と、台形に切欠された形状の湾曲部１４０とが連続して形成され、他方の側面のダミー領域には、台形の突出部１３０に対応する部分に台形に切欠された形状の湾曲部１５０が形成され、台形に切欠された形状の湾曲部１４０に対応する部分には台形の突出部１６０が形成されていることを特徴とする。【選択図】図３
2007288132.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が実装され、外層回路パターンが形成されたパッケージ領域及び前記パッケージ領域を取り囲むように形成されたダミー領域を含んで構成された半導体パッケージ基板のストリップフォーマットにおいて、
前記ストリップフォーマット間の結合関係を向上させるために、前記ダミー領域が所定の形状で形成されていることを特徴とする半導体パッケージ基板のストリップフォーマット。
【請求項２】
前記ダミー領域の形状は、前記ストリップフォーマットが互いに円滑に整合するように多様な形状の突出部及び湾曲部で形成されていることを特徴とする請求項１に記載の半導体パッケージ基板のストリップフォーマット。
【請求項３】
半導体素子が実装され、外層回路パターンが形成されたパッケージ領域及び前記パッケージ領域を取り囲むように形成され、当該ストリップフォーマット間の結合関係を向上させるように所定の形状で形成されたダミー領域を含んで構成された複数の半導体パッケージ基板のストリップフォーマットと、
前記複数の半導体パッケージ基板のストリップフォーマットが一定の配列で配置されるパネルと
を含んで構成されていることを特徴とするパネルアレイ。
【請求項４】
前記半導体パッケージ基板のストリップフォーマットのダミー領域の形状は、前記ストリップフォーマットが互いに円滑に整合するように多様な形状の突出部及び湾曲部で形成されていることを特徴とする請求項３に記載のパネルアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ基板のストリップフォーマット及びパネルアレイに係り、より詳しくは、半導体パッケージ基板のストリップフォーマットのダミー領域を所定の形状に形成することによって、半導体パッケージ基板のストリップフォーマットをパネル上に配列する場合に、パネルに実装されるパッケージ基板のストリップフォーマットの数をより増加させるようにした半導体パッケージ基板のストリップフォーマット及びパネルアレイに関するものである。
【背景技術】
【０００２】
従来、半導体パッケージ基板のストリップフォーマットは、図１に示すような構成を備えている。
【０００３】
従来の半導体パッケージ基板のストリップフォーマットの構成を図１に基づいて具体的に説明すると、半導体パッケージ基板のストリップフォーマット１０は、通常、半導体素子が実装される半導体素子実装部１１ａ及び外層回路パターン１１ｂを含む半導体パッケージ領域１１と、前記半導体パッケージ領域１１を取り囲んでいるダミー領域１２とから構成されている。
【０００４】
前述したような構成を備えた半導体パッケージ基板のストリップフォーマット１０は、通常その大きさが一定の規格に形成されている。よって、前述したような半導体パッケージ基板のストリップフォーマット１０をパネルに配列する場合には、一定の形態に配列され、さらに前記パネルが一定の規格で形成されているため、前記パネルに実装される前記半導体パッケージ基板の数も一定であることが分かる。
【０００５】
ここで、前記パネルに半導体パッケージ基板のストリップフォーマットを配列している状態を図２に示す。図２に基づいて説明すると、パネル２０上にそれぞれの半導体パッケージ基板のストリップフォーマット１０が一定に配列されていることが分かる。
【０００６】
すなわち、図２に示すように、パネル２０上に１０個の半導体パッケージ基板のストリップフォーマット１０が配置されていることが分かる。前述したように、前記半導体パッケージ基板のストリップフォーマット１０の形状及び前記パネル２０の形状は既に規格化されているので、前記パネル２０に実装される半導体パッケージ基板のストリップフォーマット１０の数は一定になるように設置されていることが分かる。
【０００７】
したがって、従来の半導体パッケージ基板の組立工程では、前述したように、前記半導体パッケージ基板のストリップフォーマット及びパネルの規格がいつも一定になっているため、前記パネルに実装される半導体パッケージ基板のストリップフォーマットの数を増加させようとする試みは行われなかった。しかし、半導体パッケージ基板の生産工程において、工程時間の短縮及び工程の効率向上がますます要求される趨勢に応じて、このような問題を解決する必要性が高まっている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は前述した問題点を解決するためになされたものであり、半導体パッケージ基板のストリップフォーマットのダミー領域を所定の形状に形成することによって、パネルに実装される半導体パッケージ基板の数をより増加させるようにしたことをその技術的特徴とする。
【０００９】
また、半導体パッケージ基板のストリップフォーマットのダミー領域を所定の形状に形成することによって、前記ストリップフォーマット間の結合関係を一層向上させることを他の技術的目的とする。
【課題を解決するための手段】
【００１０】
前述したような問題を解決するために、本発明の半導体パッケージ基板のストリップフォーマットは、半導体素子が実装され、外層回路パターンが形成されたパッケージ領域及び前記パッケージ領域を取り囲むように形成されたダミー領域を含んで構成された半導体パッケージ基板のストリップフォーマットにおいて、前記ストリップフォーマット間の結合関係を向上させるために、前記ダミー領域が所定の形状で形成されていることを特徴とする。
【００１１】
前記ダミー領域の形状は、前記ストリップフォーマットが互いに円滑に整合するように多様な形状の突出部及び湾曲部で形成されている。
【００１２】
また、本発明のパネルアレイは、半導体素子が実装され、外層回路パターンが形成されたパッケージ領域及び前記パッケージ領域を取り囲むように形成され、当該ストリップフォーマット間の結合関係を向上させるように所定の形状で形成されたダミー領域を含んで構成された複数の半導体パッケージ基板のストリップフォーマットと、前記複数の半導体パッケージ基板のストリップフォーマットが一定の配列で配置されるパネルとを含んで構成されていることを特徴とする。
【００１３】
前記半導体パッケージ基板のストリップフォーマットのダミー領域の形状は、前記ストリップフォーマットが互いに円滑に整合するように多様な形状の突出部及び湾曲部で形成されている。
【発明の効果】
【００１４】
前述したように、本発明の半導体パッケージ基板のストリップフォーマットでは、ダミー領域を所定の形状に形成したストリップフォーマットをパネル上に配列する場合、前記パネルに従来より多くの数のストリップフォーマットが配列できるので、半導体パッケージ基板の組立工程の効率を向上させることができるという利点がある。
【００１５】
また、前記ストリップフォーマットのダミー領域部分を所定の形状に形成することによって、ストリップフォーマット間の結合関係を向上させることができるという利点があり、これによって製造工程における誤差を最小化することができるという利点がある。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面に基づいて本発明を説明する。
【００１７】
図面において、図３は本発明に係るＰＢＧＡ半導体パッケージ基板のストリップフォーマットを示し、図４は前記ストリップフォーマットが結合している形状を示し、図５は本発明に係るＰＢＧＡ半導体パッケージ基板のストリップフォーマットがパネル上に設置されている状態を示し、図６〜図８は本発明の他の実施例に係るＣＳＰ半導体パッケージ基板を使用した例を示している。
【００１８】
本発明は、前述したように、パネル上に配列される半導体パッケージ基板のストリップフォーマットの数を増加させるための方法に関するものである。具体的には、前記半導体パッケージ基板のストリップフォーマットの周辺領域に備えられたダミー領域を、不必要な部分を最大限除去した所定の形状に形成することにより、前述した目的を達成することをその技術的特徴とする。一般に、前記ダミー領域は、半導体素子実装部に半導体素子が実装された後、マザーボードなどにパッケージ領域が実装される前に除去される部分であるという点を考慮し、このような技術的特徴を活用することによって本発明の前記目的を達成する。
【００１９】
前述したような技術的特徴を有する本発明の一実施例を、ＰＢＧＡ半導体パッケージ基板のストリップフォーマットを用いて具体的に説明する。図３は本発明に係る半導体パッケージ基板のストリップフォーマット１００を示すものである。これを具体的に説明すれば、本発明に係る半導体パッケージ基板のストリップフォーマット１００は、半導体素子実装部１１０ａ及び外層回路パターン１１０ｂを含むパッケージ領域１１０と、前記パッケージ領域１１０を取り囲むように銅パターンが形成されたダミー領域１２０とを含んで構成され、前記ダミー領域１２０は、湾曲部と突出部とを備えた所定の形状に形成されている。
【００２０】
ここで、パッケージ領域１１０は、半導体素子が半導体素子実装部１１０ａに実装されてパッケージングされた後に、ダミー領域１２０が除去された状態で、マザーボード（ｍｏｔｈｅｒ ｂｏａｒｄ）などに実装される領域である。また、パッケージ領域１１０は、外層回路パターン１１０ｂの外に内層回路パターン（図示せず）が形成されていることにより、半導体素子と電気的信号を送受信する。
【００２１】
半導体素子実装部１１０ａは半導体素子が実装される領域で、通常パッケージ領域１１０の中央部に形成される。ここで、半導体素子実装部１１０ａに実装される半導体素子は、外層回路パターン１１０ｂに形成されたワイヤボンディングパッド（ｗｉｒｅ ｂｏｎｄｉｎｇ ｐａｄ）またはソルダボールパッド（ｓｏｌｄｅｒ ｂａｌｌ ｐａｄ）と電気的に連結される。また、半導体素子実装部１１０ａに実装される半導体素子の放熱のために、半導体素子実装部１１０ａは伝導性物質（例えば、銅または金）で形成されていることが望ましい。
【００２２】
外層回路パターン１１０ｂは、半導体素子実装部１１０ａの周りに形成され、半導体素子実装部１１０ａに実装された半導体素子と電気的に連結するためのワイヤボンディングパッドまたはソルダボールパッドがソルダレジストパターン（図示せず）から露出している。
【００２３】
ダミー領域１２０は、半導体素子実装部１１０ａに半導体素子が実装された後、マザーボードなどにパッケージ領域１１０が実装される前に除去される部分で、パッケージ領域１１０を取り囲むように形成されている。本発明ではこのようなダミー領域１２０を所定の形状に形成し、ストリップフォーマット１００をパネル上に配列したときにストリップフォーマット１００間の結合関係が向上するようにしたことをその技術的特徴とする。これを具体的に説明すれば、前記ストリップフォーマット１００の両側面のうち、片側側面のダミー領域１２０には台形の突出部１３０と、台形に切欠された形状の湾曲部１４０とが連続して形成されており、他方の側面のダミー領域１２０には、これとは反対に、前記台形の突出部１３０に対応する部分に台形に切欠された形状の湾曲部１５０が形成され、前記台形に切欠された形状の湾曲部１４０に対応する部分には台形の突出部１６０が形成されている。すなわち、本発明の半導体パッケージ基板のストリップフォーマット１００では、片側側面のダミー領域１２０の凹凸の形状と、他方の側面のダミー領域１２０の形状が互いに噛み合うような形状に形成されていることにより、パネル上に配置できるストリップフォーマット１００の数を増加できるようにしたことを技術的特徴とする。前記実施例において、ダミー領域１２０の凹凸の形状を台形の突出部と台形の湾曲部とで形成しているが、これに限定されるものではなく、前記ストリップフォーマットの間の結合が円滑に整合して噛み合うような形状であればどのような形状であっても適用可能である。
【００２４】
前述したように形成された本発明に係る半導体パッケージ基板のストリップフォーマット１００が連結されている形状を図４に示す。同図を参照すれば、二つのストリップフォーマット１００は、それぞれダミー領域１２０に形成された突出部と湾曲部が互いに対応するように配置され、互いに整合するように配列されていることを確認することができる。すなわち、このように配列された前記半導体パッケージ基板のストリップフォーマット１００は、従来の半導体パッケージ基板のストリップフォーマットを配列した場合と比べ、ストリップフォーマットを連結していく方向の長さが減少していることを確認することができ、その配列における半導体パッケージ基板間の結合関係も一層安定していることが分かる。
【００２５】
一方、図５は本発明に係る半導体パッケージ基板のストリップフォーマット１００をパネル２００上に配列したパネルアレイを示すもので、前記パネル２００上には１２個の半導体パッケージ基板のストリップフォーマット１００が配列されていることを確認できる。すなわち、従来の半導体パッケージ基板のストリップフォーマットでは、同一規格のパネル上に１０個しか配列できなかったことと比較すれば、約２０％増加した数値であることが分かる。前記図面に示しているように、本発明に係る半導体パッケージ基板のストリップフォーマット１００は、突出部１３０と湾曲部１５０、突出部１６０と湾曲部１４０がそれぞれ互いに対応して噛み合うように配置されているので、前述したような本発明の目的を達成できることが分かる。
【００２６】
図６は本発明の他の実施例に係るＣＳＰ半導体パッケージ基板のストリップフォーマット３００を示すものである。これを具体的に説明すれば、本発明は、前記半導体パッケージ基板のストリップフォーマット３００の片側側面に形成されたダミー領域３１０に、長方形の湾曲部３２０と長方形の突出部３３０とを形成したことを技術的特徴とする。すなわち、前記ダミー領域３１０において、前記長方形の湾曲部３２０に相当する量だけのダミー領域を除去したものであることが分かる。
【００２７】
図７は、本発明の半導体パッケージ基板のストリップフォーマット３００が互いに連結されている形状を示すもので、本発明の一実施例によれば、本発明の半導体パッケージ基板のストリップフォーマット３００のダミー領域３１０では、ａが１．５ｍｍ、ｂが１５．５５８ｍｍ、ｃが８．７５８ｍｍに形成されていることが分かり、ストリップフォーマット３００全体の規格は２１２×６３．４２４であり、その大きさには変化がないことが分かる。すなわち、本発明に係る半導体パッケージ基板のストリップフォーマット３００は、そのダミー領域３１０を所定の形状に形成するだけで、本発明の前記目的を達成できることが分かる。
【００２８】
このように形成された本発明に係る半導体パッケージ基板のストリップフォーマット３００が、パネル２００上に配列されているパネルアレイを図８に示す。図８には１２個の半導体パッケージ基板のストリップフォーマット３００が設置されていることが分かる。この数も、従来の半導体パッケージ基板のストリップフォーマットの数に比べ、約２０％増加した数値であることが分かる。
【００２９】
一方、前記本発明の二つの実施例では、いずれも１２個の半導体パッケージ基板のストリップフォーマットがパネル上に備えられていることを確認することができるが、この数に限定されるものではなく、前記ダミー領域の形状変化に応じてその数を変えることができる。
【００３０】
以上のような説明は特定の実施例に係るもので、特許請求の範囲によって決められる本発明の思想及び領域から逸脱しない範囲内で多様な改造及び変化が可能であることは当業者であれば容易に分かるであろう。
【産業上の利用可能性】
【００３１】
本発明は、半導体パッケージ基板のストリップフォーマットのダミー領域を所定の形状に形成して、パネル上に実装される半導体パッケージ基板の数を増加させるとともに、ストリップフォーマット間の結合関係を一層向上させるパッケージ基板のストリップフォーマット及びその配列に適用可能である。
【図面の簡単な説明】
【００３２】
【図１】従来の半導体パッケージ基板のストリップフォーマットを示す斜視図である。
【図２】従来の半導体パッケージ基板のストリップフォーマットがパネル上に配列された状態を示す平面図である。
【図３】本発明の一実施例に係るストリップフォーマットを示す平面図である。
【図４】図３のストリップフォーマットが連結されている状態を示す平面図である。
【図５】図３のストリップフォーマットがパネル上に配列されている状態を示す平面図である。
【図６】本発明の他の実施例に係るストリップフォーマットを示す平面図である。
【図７】図６のストリップフォーマットが連結されている状態を示す平面図である。
【図８】図６のストリップフォーマットがパネル上に配列されている状態を示す平面図である。
【符号の説明】
【００３３】
１００    ＰＢＧＡ基板のストリップフォーマット
１１０    パッケージ領域
１１０ａ    半導体素子実装部
１１０ｂ    外層回路パターン
１２０    ダミー領域
１３０    台形の突出部
１４０    台形の湾曲部
２００    パネル
【図１】
2007288132.tif 000003
【図２】
2007288132.tif 000004
【図３】
2007288132.tif 000005
【図４】
2007288132.tif 000006
【図５】
2007288132.tif 000007
【図６】
2007288132.tif 000008
【図７】
2007288132.tif 000009
【図８】
2007288132.tif 000010