(57)【要約】【課題】電極の位置を面方向のみならず深さ方向にも高精度に制御し、耐圧、オン抵抗などの特性変動を抑えることが可能な化合物半導体装置の製造方法を提供する。【解決手段】化合物半導体基板１上に、第1のパターン１１ｄ及び第２のパターン１１ｆを形成する工程と、第１のパターン１１ｄと第２のパターン１１ｆ間に、第１の層間絶縁膜１２を形成する工程と、第１のパターン１１ｄを選択的に除去し、第１の開口部を形成する工程と、第１の開口部内に、第１の電極を形成する工程と、第２のパターン１１ｆを選択的に除去し、第２の開口部を形成する工程と、少なくとも第２の開口部内に、第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜上に第２の電極を形成する工程を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
化合物半導体基板上に、第1のパターン及び第２のパターンを形成する工程と、
前記第１のパターンと前記第２のパターン間に、第１の層間絶縁膜を形成する工程と、
前記第１のパターンを選択的に除去し、第１の開口部を形成する工程と、
前記第１の開口部内に、第１の電極を形成する工程と、
前記第２のパターンを選択的に除去し、第２の開口部を形成する工程と、
少なくとも前記第２の開口部内に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に第２の電極を形成する工程を備えることを特徴とする化合物半導体装置の製造方法。
【請求項２】
前記第1のパターン及び前記第２のパターンをマスクとして、前記化合物半導体基板の一部を除去する工程を備えることを特徴とする請求項１記載の化合物半導体装置の製造方法。
【請求項３】
前記第１の開口部を形成する工程において、前記第１のパターンを除去した後、露出した前記化合物半導体基板の一部を除去することを特徴とする請求項１又は２に記載の化合物半導体装置の製造方法。
【請求項４】
前記第２の開口部を形成する工程において、前記第２のパターンを除去した後、露出した前記化合物半導体基板の一部を除去することを特徴とする請求項１乃至３のいずれかに記載の化合物半導体装置の製造方法。
【請求項５】
前記第1のパターン及び第２のパターンを形成する工程と同時に第３のパターンと第４のパターンを形成する工程と、
前記第３のパターンと前記第４のパターンを選択的に除去して、第３の電極と第４の電極を形成する工程を備えることを特徴とする請求項１乃至４のいずれかに記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば高周波デバイスとして用いられるフィールドプレート電極を有する化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、インバータ回路やスイッチング素子の高機能化に伴い、ＨＥＭＴ（High Electron Mobility Transistor）、ＦＥＴ（Field Effect Transistor）といった高周波パワーデバイスにおいて、さらなる高周波化、高耐圧化が要求されている。
【０００３】
そこで、例えば数１００Ｖとなる高耐圧において安定してスイッチングを行うために、フィールドプレート構造が用いられている。これは、ドレイン−ゲート間にフィールドプレート電極を設け、このフィールドプレート電極により電界を制御するというもので、これにより、ゲート電極端部に集中するバイアス電界を緩和し、高耐圧を得ることができる（例えば特許文献１、２参照）。
【０００４】
このようなフィールドプレート構造において、ゲート−フィールドプレート間、フィールドプレートドレイン間の距離のみならず、フィールドプレート電極下の層間絶縁膜の厚さにより、耐圧、オン抵抗が変動してしまう。
【０００５】
従って、ゲート電極、フィールドプレート電極の形成には、高精度の位置制御が必要となる。通常、これら電極位置の制御精度は、露光装置のアライメント精度に依存し、ある程度の位置ズレが生じるが、素子の微細化に伴い、このズレの特性への影響が大きくなるという問題がある。
【０００６】
そこで、セルフアライン法によりゲート−フィールドプレート間の距離を制御することが試みられている（例えば非特許文献１参照）。しかしながら、ゲート−フィールドプレート間の距離の制御を行うに過ぎず、耐圧、オン抵抗といった特性の変動を抑えることは困難であるという問題がある。
【特許文献１】特開２００５−９３８６４号公報（［図１］など）
【特許文献２】特開２００５−１５９１１７号公報（［図1］、［００２０］〜［００２３］など）
【非特許文献１】A Field Plate Device by Self-Aligned Spacer Process, Ellen Lan et al., Motorola Inc., The International Conference on Compound Semiconductor Manuafacturing Technology Conference
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、電極の位置を面方向のみならず深さ方向にも高精度に制御し、耐圧、オン抵抗などの特性変動を抑えることが可能な化合物半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、化合物半導体基板上に、第1のパターン及び第２のパターンを形成する工程と、第１のパターンと前記第２のパターン間に、第１の層間絶縁膜を形成する工程と、第１のパターンを選択的に除去し、第１の開口部を形成する工程と、第１の開口部内に、第１の電極を形成する工程と、第２のパターンを選択的に除去し、第２の開口部を形成する工程と、少なくとも第２の開口部内に、第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜上に第２の電極を形成する工程を備えることを特徴とする化合物半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明の一実施態様によれば、化合物半導体装置の製造方法において、電極の位置を面方向のみならず深さ方向にも高精度に制御し、耐圧、オン抵抗などの特性変動を抑えることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施形態について、図を参照して説明する。
【００１１】
（実施形態１）
図１に本実施形態により形成される化合物半導体装置の断面図を示す。図に示すように、ＧａＡｓなどからなる化合物半導体基板１上に、ゲート電極２ｇ、ソース電極２ｓ、ドレイン電極２ｄが形成されており、ゲート電極２ｇとドレイン電極２ｄの間には、所定の膜厚の絶縁膜３を介してフィールドプレート電極２ｆが形成されている。そして、これら各電極間は、絶縁膜３により分離されている。
【００１２】
このような化合物半導体装置は、以下のようにして形成される。先ず、図２に示すように、化合物半導体基板１上にＳｉＯ２などからなる絶縁膜を形成し、通常のパターニング技術により、ゲート電極パターン１１ｇ、ソース電極パターン１１ｓ、ドレイン電極パターン１１ｄ及びフィールドプレートパターン１１ｆを形成する。
【００１３】
次いで、図３に示すように、全面に先に形成した電極パターンと選択比を取ることができる層間絶縁膜１２を形成する。電極パターンに上述のようにＳｉＯ２を用いた場合は、ＳｉＮなどを用いることができる。そして、図４に示すように、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて、各電極パターン１１ｇ、１１ｓ、１１ｄ、１１ｆ上の層間絶縁膜１２を除去することにより、各電極パターン１１ｇ、１１ｓ、１１ｄ、１１ｆ間に層間絶縁膜１２’を形成する。
【００１４】
次いで、図５に示すように、マスク材として例えばフォトレジストを塗布し、通常のパターニング技術によりパターニングを行い（フォトレジストパターン１３）、ソース電極パターン１１ｓ、ドレイン電極パターン１１ｄをドライエッチング法や、薄いフッ酸などを用いたウェットエッチング法により除去した後、イオン注入などを行い、ソース領域１４ｓ、ドレイン領域１４ｄを形成する。さらに、図６に示すように、ソース電極パターン１１ｓ、ドレイン電極パターン１１ｄが除去された開口部に、メタル膜を形成し、フォトレジストパターン１３を除去して、ソース電極２ｓ、ドレイン電極２ｄを形成する。
【００１５】
次いで、ゲート電極パターン１１ｇを、図７に示すように、フォトレジストを塗布し、通常のパターニング技術によりパターニングを行い（フォトレジストパターン１５）ドライエッチング法や、薄いフッ酸などを用いたウェットエッチング法により除去して、開口部１６ａを形成した後、図８に示すように、全面にメタル膜１７を形成し、フォトレジストパターン１５を除去して、リフトオフすることにより、ゲート電極２ｇを形成する。
【００１６】
次いで、フィールドプレート電極パターン１１ｆを、図９に示すように、フォトレジストを塗布し、通常のパターニング技術によりパターニングを行い（フォトレジストパターン１８）、ドライエッチング法や、薄いフッ酸などを用いたウェットエッチング法により除去して、開口部１６ｂを形成する。
【００１７】
そして、図１０に示すように、全面に例えばＳｉＮなどの層間絶縁膜１９を、フィールドプレート下に必要な膜厚となるように、ＣＶＤ（Chemical Vapor Deposition）法などにより形成する。
【００１８】
さらに、図１１に示すように、フォトレジストを塗布し、通常のパターニング技術によりパターニングを行い（フォトレジストパターン１７’）、例えば全面にメタル膜２０を形成し、フォトレジストパターン１７’を除去して、リフトオフすることにより、フィールドプレート電極２ｆを形成する。
【００１９】
次いで、全面にＳｉＮなどのパシベーション膜となる絶縁膜を形成することにより、図１に示すような化合物半導体装置が形成される。
【００２０】
このようにして形成された化合物半導体装置において、最初のパターニング時に、各電極パターンを形成し、これら電極パターンを除去したところにセルフアラインで電極を形成することから、各電極パターンを露出する際に若干のアライメント誤差があっても、各電極パターンは、選択的に除去されるため、最初のパターニング通りに電極を形成することができる。従って、ソース電極２ｓ、ドレイン電極２ｄ、ゲート電極２ｇ及びフィールドプレート電極２ｆを、ズレを生ずることなく、高い面内位置精度で形成することが可能となる。
【００２１】
また、フィールドプレート電極２ｆの高さ方向の位置も、開口部１６ｂ内に形成される層間絶縁膜１９の厚さを制御することにより、制御することが可能となる。尚、このとき、開口部１６ｂの壁面にも、同じ膜厚の層間絶縁膜１９が形成されるため、この膜厚を考慮して、ゲート電極パターン１１ｇ及びフィールドプレート電極パターン１１ｆを位置決め・形成する必要がある。
【００２２】
さらに、ゲート電極２ｇ、フィールドプレート電極２ｆを形成する際、夫々ゲート電極パターン１１ｇ、フィールドプレート電極パターン１１ｆを除去することにより、そのまま空気中に露出することなくゲート電極２ｇ、フィールドプレート電極２ｆを形成することできる。これにより、不純物などによる不具合を抑えることが可能となる。
【００２３】
本実施形態においては、化合物半導体基板１面上に各電極を形成したが、電極下にリセスを有していてもよい。例えば、図１２に示すように、ゲート電極２ｇ形成時に、ゲート電極パターン１１ｇを除去した後、そのまま化合物半導体基板１の一部をエッチングなどにより除去することにより、ゲート電極２ｇ下にリセス２１ａを有する構造を形成することもできる。また、図１３に示すように、フィールドプレート電極２ｆ形成時に、フィールドプレート電極パターン１１ｆを除去した後、そのまま化合物半導体基板１の一部をエッチングにより除去し、層間絶縁膜１９を形成することにより、フィールドプレート電極２ｆ下にリセス２１ｂを有する構造を形成することもできる。このように、高い面内位置精度で形成された電極を、さらに深さ方向にも制御することが可能となる。
【００２４】
このように、電極の位置を面方向のみならず深さ方向にも高精度に制御することができ、耐圧、オン抵抗などの特性変動を抑えることが可能となる。また、要求される特性に応じたソース−ドレイン領域間の電界制御を行なうことが可能となる。
【００２５】
（実施形態２）
図１４に本実施形態により形成される化合物半導体装置の断面図を示す。図に示すように、ＧａＡｓなどからなる化合物半導体基板１上に、ソース電極２２ｓ、が形成されており、ソース電極２２ｓ、ドレイン電極２２ｄ間には第1のリセス２３ａが形成されている。第1のリセス２３ａ内には、第２のリセス２３ｂが形成されており、この第２のリセス２３ｂ上にゲート電極２２ｇが形成されている。第1のリセス２３ａ内のゲート電極２２ｇとドレイン電極２２ｄの間には、所定の膜厚の絶縁膜２４を介してフィールドプレート電極２２ｆが形成されている。そして、各電極間は、絶縁膜２４により分離されている。
【００２６】
このような化合物半導体装置は、以下のようにして形成される。先ず、図１５に示すように、化合物半導体基板１上にＳｉＯ２などからなる絶縁膜を形成し、通常のパターニング技術により、ゲート電極パターン３１ｇ、ソース電極パターン３１ｓ、ドレイン電極パターン３１ｄ及びフィールドプレートパターン３１ｆを形成する。そして、図１６に示すように、各電極パターン３１ｇ、３１ｓ、３１ｄ、３１ｆをマスクとして化合物半導体基板１をエッチングすることにより、リセス３２を形成する。
【００２７】
次いで、図１７に示すように、全面に先に形成した電極パターンと選択比を取ることができる層間絶縁膜３３を形成する。電極パターンに上述のようにＳｉＯ２を用いた場合は、ＳｉＮなどを用いることができる。そして、図１８に示すように、ＣＭＰ法などを用いて、各電極パターン３１ｇ、３１ｓ、３１ｄ、３１ｆ上の層間絶縁膜３３を除去することにより、各電極パターン３１ｇ、３１ｓ、３１ｄ、３１ｆ間に層間絶縁膜３３’を形成する。
【００２８】
次いで、図１９に示すように、マスク材として例えばフォトレジストを塗布し、通常のパターニング技術によりパターニングを行い（フォトレジストパターン３４）、ソース電極パターン３１ｓ、ドレイン電極パターン３１ｄをドライエッチング法や、薄いフッ酸などを用いたウェットエッチング法により除去した後、ソース領域３５ｓ、ドレイン領域３５ｄを形成する。さらに、図２０に示すように、ソース電極パターン３１ｓ、ドレイン電極パターン３１ｄが除去された開口部に、メタル膜を形成し、フォトレジストパターン３４を除去して、ソース電極２２ｓ、ドレイン電極２２ｄを形成する。
【００２９】
次いで、ゲート電極パターン２１ｇを、図２１に示すように、フォトレジストを塗布し、通常のパターニング技術によりパターニングを行い（フォトレジストパターン３６）ドライエッチング法や、薄いフッ酸などを用いたウェットエッチング法により除去して、開口部３７を形成する。そして、図２２に示すように、そのまま化合物半導体基板１をエッチングすることにより、リセス３８を形成する。さらに、図２３に示すように、全面にメタル膜３９を形成し、フォトレジストパターン３６を除去して、リフトオフすることにより、ゲート電極２２ｇを形成する。
【００３０】
次いで、フィールドプレート電極パターン３１ｆを、図２４に示すように、フォトレジストを塗布し、通常のパターニング技術によりパターニングを行い（フォトレジストパターン４０）、ドライエッチング法や、薄いフッ酸などを用いたウェットエッチング法により除去して、開口部４１を形成する。そして、図２５に示すように、化合物半導体基板１をエッチングすることにより、リセス４２を形成する。
【００３１】
そして、図２６に示すように、全面に例えばＳｉＮなどの層間絶縁膜４３を、フィールドプレート下に必要な膜厚となるように、ＣＶＤ法などにより形成する。
【００３２】
さらに、図２７に示すように、フォトレジストを塗布し、通常のパターニング技術によりパターニングを行い（フォトレジストパターン４０’）、全面にメタル膜４４を形成し、フォトレジストパターン４０を除去して、リフトオフすることにより、フィールドプレート電極２２ｆを形成する。
【００３３】
次いで、全面にＳｉＮなどのパシベーション膜となる絶縁膜を形成することにより、図１４に示すような化合物半導体装置が形成される。
【００３４】
このようにして形成された化合物半導体装置において、実施形態１と同様に、最初のパターニング時に、各電極パターンを形成し、これら電極パターンを除去したところにセルフアラインで電極を形成することから、各電極パターンを露出する際に若干のアライメント誤差があっても、各電極パターンは、選択的に除去されるため、最初のパターニング通りに電極を形成することができる。従って、ソース電極２２ｓ、ドレイン電極２２ｄ、ゲート電極２２ｇ及びフィールドプレート電極２２ｆを、ズレを生ずることなく、高い面内位置精度で形成することが可能となる。
【００３５】
また、各電極パターン３１ｇ、３１ｓ、３１ｄ、３１ｆをマスクとしてエッチングにより化合物半導体基板１の一部を除去することにより、高い位置精度で第１のリセス２３ａを形成することができる。さらに、ゲート電極パターン３１ｇを除去した後、そのままエッチングにより化合物半導体基板１の一部を除去することにより、高い位置精度でゲート電極２２ｇ下部に第２のリセス２３ｂを形成することができる。
【００３６】
また、実施形態１と同様に、ゲート電極２２ｇ、フィールドプレート電極２２ｆを形成する際、ドライエッチングにより夫々ゲート電極パターン３１ｇ、フィールドプレート電極パターン３１ｆを除去することにより、そのまま空気中に露出することなくゲート電極２２ｇ、フィールドプレート電極２２ｆを形成することできる。これにより、不純物などによる不具合を抑えることが可能となる。
【００３７】
尚、リセスの深さは、本実施形態において形成したようにプラスの深さであっても、逆にマイナスの深さであっても、任意に設定することが可能である。例えば、図２８に示すように、各電極パターン３１ｇ、３１ｓ、３１ｄ、３１ｆをマスクとしてエッチングにより化合物半導体基板１の一部を除去することにより、深さＲ１のリセス４５ａを形成して、層間絶縁膜３３'を形成した後、フォトレジストパターン４６を形成して、図２９に示すように、ソース電極パターン３１ｓ、ドレイン電極パターン３１ｄを除去した後、そのまま化合物半導体基板１の一部を除去して、深さＲ２のリセス４５ｂをＲ１＞Ｒ２となるように形成した後、図３０に示すように、ソース電極２２ｓ、ドレイン電極２２ｄを形成することにより、深さＲ３となるソース電極２２ｓ、ドレイン電極２２ｄ間の第1のリセス４５ｃ内に、マイナスの深さとなる高さＲ１の第２のリセス４５ｄを形成することが可能となる。
【００３８】
また、このとき、図３１に示すように、フォトレジストパターン４６’を、ソース電極パターン３１ｓ、ドレイン電極パターン３１ｄが形成された領域まで形成することにより、第１のリセス４５ｃから所定の距離となるように、ソース電極２２ｓ、ドレイン電極２２ｄを形成することができる。
【００３９】
このように、電極の位置を面方向のみならず深さ方向にも高精度に制御することができ、耐圧、オン抵抗などの特性変動を抑えることが可能となる。また、要求される特性に応じたソース−ドレイン領域間の電界制御を行なうことが可能となる。
【００４０】
このような化合物半導体装置の製造方法は、ＨＥＭＴの他、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）や、ＭＯＳＦＥＴ（Metal oxide semiconductor field effect transistor）などのＦＥＴなどにおいて適用することが可能である。
【００４１】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一態様による化合物半導体装置の断面を示す図。
【図２】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図３】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図４】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図５】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図６】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図７】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図８】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図９】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図１０】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図１１】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図１２】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図１３】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図１４】本発明の一態様による化合物半導体装置の断面を示す図。
【図１５】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図１６】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図１７】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図１８】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図１９】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図２０】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図２１】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図２２】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図２３】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図２４】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図２５】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図２６】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図２７】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図２８】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図２９】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図３０】本発明の一態様における化合物半導体装置の製造工程を示す図。
【図３１】本発明の一態様における化合物半導体装置の製造工程を示す図。
【符号の説明】
【００４３】
１、２１…化合物半導体基板、２ｇ、２２ｇ…ゲート電極、２ｓ、２２ｓ…ソース電極、２ｄ、２２ｄ…ドレイン電極、２ｆ、２２ｆ…フィールドプレート電極、３、２４…絶縁膜、１２、１２’、１９、３３，３３’、４３、４６…層間絶縁膜、１１ｇ、３１ｇ、３１ｇ’…ゲート電極パターン、１１ｓ、３１ｓ、３１ｓ’…ソース電極パターン、１１ｄ、３１ｄ、３１ｄ’…ドレイン電極パターン、１１ｆ、３１ｆ、３１ｆ’…フィールドプレート電極パターン、１３、１５、１８、３４、３６、４０、４７、４７’…フォトレジストパターン、１４ｓ、３５ｓ…ソース領域、１４ｄ、３５ｄ…ドレイン領域、１７、２０、３９、４４…メタル膜、１６ａ、１６ｂ、３７、４１…開口部、２０ａ、２０ｂ、２３ａ、２３ｂ、３２、３８、４２、４５ａ、４５ｂ、４５ｃ、４５ｃ’、４５ｄ…リセス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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