(57)【要約】【課題】素子を過大電圧から保護するツェナーダイオードによって、余分な面積を必要としない半導体装置を実現する。【解決手段】ｐ型基層１０２と埋め込み絶縁層１０４と活性層１０６が積層されているＳＯＩ基板１００の活性層１０６の一部に素子領域１２２が形成されており、素子領域を一巡する素子領域分離用絶縁壁１２４が形成されている。素子領域分離用絶縁壁１２４は、活性層１０６の表面から埋め込み絶縁層１０４を貫通してｐ型基層１０２に至っている。素子領域分離用絶縁壁１２４の壁厚の内側に導体１３２が形成されており、導体１３２はｎ型領域１３０とｐ型基層１０２で形成されるツェナーダイオード１３１を介して接地される。【選択図】図４
2007305663.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型基層と埋め込み絶縁層と活性層が積層されているＳＯＩ基板の活性層の一部に素子領域が形成されている半導体装置であり、
活性層の表面から埋め込み絶縁層に達するとともに素子領域を一巡する閉ループに沿って伸びている素子領域分離用絶縁壁と、
その素子領域分離用絶縁壁の壁厚内に含まれるとともに活性層の表面から埋め込み絶縁層を貫通してｐ型基層に達する領域に形成されており、活性層の表面に臨む導体がｎ型領域を介してｐ型基層に接しているツェナーダイオード、
を備えていることを特徴とする半導体装置。
【請求項２】
前記ｎ型領域が、前記ｐ型基層内に形成されていることを特徴とする請求項１の半導体装置。
【請求項３】
前記導体が、前記素子領域分離用絶縁壁の壁厚内を伸びて素子領域を一巡していることを特徴とする請求項２の半導体装置。
【請求項４】
前記活性層の表面を覆う表面絶縁層と、
前記表面絶縁層を貫通して前記導体と電気的に接触する導体コンタクト
をさらに有することを特徴とする請求項３の半導体装置。
【請求項５】
前記導体が、金属又はｎ型ポリシリコンであることを特徴とする請求項４の半導体装置。
【請求項６】
ｐ型基層と埋め込み絶縁層と活性層が積層されているＳＯＩ基板の活性層の一部に素子領域が形成されている半導体装置の製造方法であって、
活性層の表面から埋め込み絶縁層に達するとともに素子領域を一巡する閉ループに沿って伸びており、少なくとも一部では埋め込み絶縁層を貫通してｐ型基層に達するトレンチを形成する工程と、
そのトレンチを画定する両側壁の各々に素子領域分離用絶縁壁を成長させる工程と、
トレンチの両側壁に成長した一対の素子領域分離用絶縁壁の間を活性層の表面からｐ型基層まで伸びる範囲に、ｐ型基層に接するｎ型領域と、そのｎ型領域に接するとともに活性層の表面に至る導体を形成する工程
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記一対の素子領域分離用絶縁壁の間から露出するｐ型基層にｎ型不純物を注入してから活性化処理することによってｎ型領域を形成する工程、
を備えていることを特徴とする請求項６の製造方法。
【請求項８】
前記一対の素子領域分離用絶縁壁の間にｎ型不純物を含む導体を充填した後に熱処理して前記ｎ型領域を形成する工程、
を備えていることを特徴とする請求項６の製造方法。
【請求項９】
前記素子領域分離用絶縁壁の形成工程後に、その工程でトレンチの底面に形成された絶縁層を除去する工程が付加されていることを特徴とする請求項７又は８の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。特に、ＳＯＩ基板を利用する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ（Silicon On Insulator）基板を利用して半導体装置を形成する技術が普及している。通常のＳＯＩ基板は、ｐ型基層と埋め込み絶縁層と活性層が積層された構造を備えており、その活性層内に半導体構造を形成する。
同一半導体基板内に、複数個の回路を形成する技術も普及している。この技術では、一つの回路の動作が、隣接する回路の動作に影響しないように、単位となる回路を一巡する絶縁壁を設けることによって、単位となる回路と回路の間を電気的に絶縁する。本明細書では、単位となる回路が形成されている領域を素子領域といい、素子領域を周囲から絶縁する絶縁壁を素子領域分離用絶縁壁という。
ＳＯＩの活性層の一部に素子領域を形成する場合は、活性層の表面から埋め込み絶縁層に達するとともに素子領域を一巡する閉ループに沿って伸びている素子領域分離用絶縁壁を形成する。
【０００３】
素子領域には、トランジスタ等の素子が作り込まれる。その素子に過大な電圧が印加されると、例えばゲート絶縁膜が破壊されること等によって、素子が破壊されることがある。あるいは、素子領域に過大な電圧が印加されると、活性層と基層を絶縁する埋め込み絶縁層が破壊されることがある。静電気現象によって、トランジスタ等の素子や素子領域に過大な電圧が印加される可能性がある。そこで、トランジスタ等を過大電圧から保護する回路が必要とされる。ツェナーダイオードを利用して保護回路を形成する技術が知られている。
【０００４】
ツェナーダイオードを利用する保護回路が特許文献１に開示されている。特許文献１の半導体装置は、図８に示すように、ｐ型基層２６４と埋め込み絶縁層２６２と活性層２６０が積層されているＳＯＩ基板２７０を利用している。なお図示の２１０は表面の絶縁層である。この半導体装置では、活性層２６０内にMOS型のトランジスタ２２０を形成している。すなわち、図示の２２２はｎ型のソース領域であり、２４４はp型のチャネル領域であり、２２６はｎ型のドレイン領域であり、２３４はゲート絶縁膜であり、２２４は内部ゲート電極である。
図示の２１２，２１４，２１６は、表面絶縁層２１０を貫通する導体であり、２１２はソース領域２２２とソース電極２０２を接続しており、２１４は内部ゲート電極２２４と外部ゲート電極２０４を接続しており、２１６はドレイン領域２２６とドレイン電極２０６を接続している。
図示の２５２、２５４は、素子領域分離用の絶縁壁であり、活性層２６０の表面から埋め込み絶縁層２６２に達するとともに素子領域を一巡する閉ループに沿って伸びている。
【０００５】
ソース領域２２２とソース電極２０２を接続している導体２１２は、埋め込み絶縁層２６２を貫通してｐ型基層２６４に達している。導体２１２が接する部分では、ｐ型基層２６４が局所的にｎ型化されている。図示の２６６は、ｎ型領域である。ｎ型領域２６６とｐ型基層２６４によって、ダイオード２６８が形成されている。ソース電極２０２は、ダイオード２６８を介して、ｐ型基層２６４に接続されており、ｐ型基層２６４は端子２７２で接地されている。
ｎ型領域２６６とｐ型基層２６４によって形成されるダイオード２６８の降伏電圧は、MOS型のトランジスタ２２０の動作電圧よりも高く、ソース電極２０２に正常な動作電圧が印加されている限り、ダイオード２６８は導通せず、MOS型トランジスタ２２０は正常に動作する。ソース電極２０２に過大な電圧が印加されると、ダイオード２６８が降伏し、それ以上の電圧がMOS型トランジスタ２２０に印加されることはない。ダイオード２６８の降伏電圧は、MOS型トランジスタ２２０が破壊する電圧、あるいは埋め込み絶縁層２６２が破壊する電圧よりも低く設定されている。ダイオード２６８は、所定の電圧が印加されると降伏するツェナーダイオードであり、MOS型トランジスタ２２０を過大な電圧から保護する。
【０００６】
【特許文献１】特開２００１−３０８３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１の半導体装置では、素子領域分離用絶縁壁２５２，２５４で取り囲まれている素子領域内に、保護用ツェナーダイオード２６８を形成している。この場合、素子領域の面積が増大することが避けられない。特許文献１の技術によれば、素子領域内に形成されているトランジスタ２２０等を過大電圧から保護することができるが、半導体装置が大型化してしまう問題を作り出す。
本発明は、上記の問題を解決するものであり、半導体装置の小型化に反しない態様で、素子領域あるいは素子領域に形成されている素子を過大な電圧から保護することができる半導体装置を提供する。また、その製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、ｐ型基層と埋め込み絶縁層と活性層が積層されているＳＯＩ基板の活性層の一部に素子領域が形成されている半導体装置に関する。本発明の半導体装置は、活性層の表面から埋め込み絶縁層に達するとともに素子領域を一巡する閉ループに沿って伸びている素子領域分離用絶縁壁と、ツェナーダイオードを備えている。そのツェナーダイオードは、素子領域分離用絶縁壁の壁厚内に含まれるとともに活性層の表面から埋め込み絶縁層を貫通してｐ型基層に達する領域に形成されており、活性層の表面に臨む導体がｎ型領域を介してｐ型基層に接している。
【０００９】
本発明の半導体装置の場合、素子領域あるいは素子領域内に形成されている素子に過大な電圧が印加されるような場合は、ツェナーダイオードが降伏するために、それ以上に過大な電圧が素子領域内に形成されている素子あるいは埋め込み絶縁層に印加されることがない。ツェナーダイオードが保護機能を実現する。しかも、そのツェナーダイオードが、元々必要な素子分離用絶縁壁の壁厚内に形成されるために、ツェナーダイオードのための専用スペースを確保する必要がなく、半導体装置の小型化に背くことがない。
【００１０】
ｎ型領域は、ｐ型基層と接する領域に形成してもよいし、ｐ型基層内に形成してもよい。後者の場合、ツェナーダイオードの製造工程を簡易化しやすい。
【００１１】
ツェナーダイオードに接続する導体は、素子領域を一巡していることが好ましい。この場合、前記導体は、素子領域分離用絶縁壁の壁厚内を伸びて素子領域を一巡する。
この場合、素子領域内の各所に過大電圧から保護する素子が存在する場合に、その素子と導体を接続しやすい。また、素子領域を一巡する導体がシールド効果を果たすことになり、ノイズの伝播を禁止しやすい。
【００１２】
通常の半導体装置は、活性層の表面を覆う表面絶縁層を備えていることが多い。この場合、表面絶縁層を貫通して導体と電気的に接触する導体コンタクトを確保することが好ましい。
この場合、過大電圧から保護する素子領域内に形成されている素子あるいは埋め込み絶縁層とツェナーダイオードを表面絶縁層（層間絶縁膜）の表面で接続することができる。配線作業が容易化される。
【００１３】
導体は、金属又はポリシリコンで形成することができる。
金属を用いて導体を形成する場合、抵抗率が小さい導体を得ることができる。金属に代えて、ポリシリコンで導体を形成することもできる。ポリシリコンを利用する場合、ｎ型のポリシリコンを利用すると、そのｎ型のポリシリコンからｎ型不純物をｐ型基層に拡散することができ、ｎ型領域を形成しやすい。ｎ型領域の形成工程を簡易化しやすい。
【００１４】
また本発明は、新規で有用な半導体装置の製造方法を提供する。本発明の製造方法は、ｐ型基層と埋め込み絶縁層と活性層が積層されているＳＯＩ基板を用い、その活性層の一部に素子領域が形成されている半導体装置を製造する。
本発明の製造方法では、活性層の表面から埋め込み絶縁層に達するとともに素子領域を一巡する閉ループに沿って伸びており、少なくとも一部では埋め込み絶縁層を貫通してｐ型基層に達するトレンチを形成する工程と、そのトレンチを画定する両側壁の各々に素子領域分離用絶縁壁を成長させる工程と、トレンチの両側壁に成長した一対の素子領域分離用絶縁壁の間を活性層の表面からｐ型基層まで伸びる範囲に、ｐ型基層に接するｎ型領域と、そのｎ型領域に接するとともに活性層の表面に至る導体を形成する工程を備えている。
【００１５】
本発明の製造方法によると、トレンチの両側壁に一対の素子領域分離用絶縁壁を形成した段階で、一対の素子領域分離用絶縁壁の間に間隔(空所)が形成される。この空所を利用して、ツェナーダイオードを形成することができる。素子領域内に形成されている素子あるいは埋め込み絶縁層を過大電圧から保護するツェナーダイオードを、素子領域分離用絶縁壁の壁厚内に形成することができる。
【００１６】
ｎ型領域を形成ために、トレンチの両サイドから伸びる一対の素子領域分離用絶縁壁の間から露出するｐ型基層にｎ型不純物を注入してから活性化処理することによってｎ型領域を形成してもよい。あるいは、トレンチの両サイドから伸びる一対の素子領域分離用絶縁壁の間にｎ型不純物を含む導体を充填した後に熱処理してｎ型領域を形成してもよい。
いずれの方法によっても、比較的簡単に、保護用ツェナーダイオードを形成することができる。
【００１７】
トレンチの壁に素子領域分離用絶縁壁を形成すると、トレンチの底面にまで絶縁壁が形成されることがある。この場合は、素子領域分離用絶縁壁の形成工程後に、その工程でトレンチの底面に形成された絶縁層を除去する工程を実施する。ｐ型基層あるいはｎ型領域をトレンチの底面に露出することができる。
【発明を実施するための最良の形態】
【００１８】
最初に、以下で説明する実施例の主要な特徴を列記する。
(特徴１)  少なくとも一部において、埋め込み絶縁層を貫通してｐ基層に至るトレンチを形成する。
(特徴１)  トレンチの側壁に絶縁壁を形成した後にトレンチの底面をエッチングし、少なくとも一部ては埋め込み絶縁層を除去してｐ基層を露出させる。
【実施例】
【００１９】
以下に本発明を適用した実施例を説明する。各実施例で共通する部分、又は機能が均等な部分に対しては、同じ番号を付して重複する説明を省略する。また、以下の図示及び説明は、半導体装置内の一つ素子について行うが、半導体装置内の全ての素子に対して共通的に適用される。
【００２０】
（第１実施例）
最初に第１実施例の半導体装置の製造方法を説明する。説明の便利のために、その製造工程を第１段階、第２段階、第３段階に大別する。以下、図面を参照しながら、各段階について説明する。
【００２１】
（第１段階）
図１は、第１実施例の半導体装置を製造する第１段階を示す模式図であり、図１（ａ）乃至図１（ｄ）は、第１段階の各工程を示す断面図である。図１（ａ）に示す工程では、ｐ型基層１０２を有するＳＯＩ基層１００を用意する。図１（ａ）に示すように、ＳＯＩ基板１００は、ｐ型基層１０２と、ｐ型基層１０２上に積層されている埋め込み絶縁層１０４と、埋め込み絶縁層１０４上に積層されている活性層１０６を備えている。このようなＳＯＩ基板１００は、例えば公知のＳＩＭＯＸ（Separation by Implanted Oxygen）法で形成される。
【００２２】
図１（ｂ）に示す工程では、活性層１０６の一部に形成されている（あるいはその後に形成される）素子領域１２２を一巡するトレンチ１２０を形成する。トレンチ１２０は、素子領域１２２を一巡する閉ループを描く。トレンチ１２０は、図１（ｂ）に示すように、活性層１０６の表面から埋め込み絶縁層１０４にまで達しており、隣接する活性層１０６間を絶縁する。閉ループ状のトレンチ１２０で取り囲まれている素子領域１２２は、島状領域となり、その形状とサイズは、島状領域内に形成する素子によって決められる。トレンチ１２０は、少なくともその一部では、埋め込み絶縁層１０４を貫通してｐ型基層１０２に達する。本実施例では、活性層１０６の表面から活性層１０６をドライエッチングすることによって、トレンチ１２０を形成する。トレンチの形成方法は、特別な方法に限定されるものではない。
【００２３】
次に、図１（ｃ）に示す工程ではＣＶＤ方法を実施し、トレンチ１２０の外側の側壁と内側の側壁の両者に素子領域分離用絶縁壁１２４を形成する。この段階では、トレンチ１２０の外側の側壁に成長する素子領域分離用絶縁壁１２４と、トレンチ１２０の内側の側壁に成長する素子領域分離用絶縁壁１２４の間に、間隔（あるいは空間）１２８が残されている状態でＣＶＤ方法を停止する。ＣＶＤ方法に代えて、熱酸化方法を実施し、トレンチ１２０の外側の側壁と内側の両者に酸化膜を形成してもよい。あるいは窒化物の絶縁壁を形成してもよい。
【００２４】
図１（ｃ）に示すように、素子領域分離用絶縁壁１２４を形成する際に、トレンチ１２０の底面にも絶縁膜１２６が形成され、ｐ型基層１０２が被覆されしまうことが多い。この場合、ドライエッチングすると、トレンチ１２０の側壁に形成された素子領域分離用絶縁壁１２４は残り、トレンチ１２０の底面に形成された絶縁膜１２６は除去することができる。
トレンチ底面をドライエッチングする場合、図１（ｂ）の段階で作成するトレンチ１２０の底面が、ｐ型基層１０２に達せず、埋め込み絶縁層１０４の深さに留まっていてもよい。トレンチ底面をドライエッチングする段階で、残った埋め込み絶縁層１０４をドライエッチングしてｐ型基層１０２を露出させることができるからである。
ｐ型基層１０２に達するトレンチ１２０を形成し、その後にトレンチ底面を覆うマスクを施し、その後に素子領域分離用絶縁壁１２４を形成し、その後にマスクを除去してｐ型基層１０２をトレンチ１２０の底面に露出させてもよい。
【００２５】
ｐ型基層１０２は、トレンチ１２０の底面の一部で露出しておればよく、底面の全部で露出する必要はない。後記するツェナーダイオードは、ｐ型基層１０２に接しておればよく、トレンチ１２０の底面の全部でｐ型基層１０２に接する必要はない。
【００２６】
図２（ａ）は、図１（ｃ）の段階の半導体装置の平面図である。図２（ａ）に示すように、素子領域１２２を一巡するトレンチ１２０の外側の側面と内側の側面に絶縁壁１２４，１２４が形成されており、両絶縁壁１２４の間隔１２８においてｐ型基層１０２が露出している。
活性層１０６に形成されるトレンチ１２０の数は一つに限られない。複数の素子領域１２２が存在する場合には、素子領域毎に一巡するトレンチ１２０が形成される。
【００２７】
図２（ａ）の場合、一対の絶縁壁１２４、１２４の間に確保されている間隔１２８（ここに、導体が充填される）は、素子領域１２２を一巡するように形成されているが、導体充填用空間１２８は、一対の絶縁壁１２４、１２４の間に確保されていればよく、素子領域１２２を一巡する必要はない。
例えば図２（ｂ）に示すように、素子領域１２２を一巡するトレンチ１２０の幅を局所的に変え、トレンチ１２０の幅が狭い領域では一対の絶縁壁１２４、１２４によってトレンチ１２０が充填されるまで絶縁壁の形成工程を継続するとともに、トレンチ１２０の幅が広い領域では一対の絶縁壁１２４、１２４の間に導体充填用空間１２８が残されている状態で絶縁壁の形成工程を停止することができる。
【００２８】
（第２段階）
次に、図面を参照しながら第１実施例の半導体装置を製造する第２段階を説明する。図３（ａ）と図３（ｂ）は、第２段階の各工程を示す断面図である。図３（ａ）に示す工程では、トレンチ１２０の底面において露出しているｐ型基層１０２に、ｎ型不純物（例えばリン）をイオン注入する。ｎ型不純物は、リンに限定されるものではなく、他のｎ型不純物であってもよい。ｎ型不純物の注入エネルギーをコントロールすることによって、ｎ型不純物をｐ型基層１０２の表面から所定の深さまでの範囲に注入することができる。
【００２９】
ｎ型不純物を打ち込んだ後に、熱処理することによって、図３（ａ）に示すように、ｐ型基層１０２の表面の一部に、ｎ型領域１３０を形成することができる。ｎ型領域１３０の不純物濃度は、注入するｎ型不純物の量を調整することによって自在に調整することができる。ここで、形成されるｎ型領域１３０の不純物濃度については、後に詳細に説明する。熱処理には、例えばＲＴＡ（Rapid thermal Anneal）法が適用されるが、特に限定されるものでははい。このようにして形成されるｎ型領域１３０とｐ型基層１０２が、ツェナーダイオードに形成する。このツェナーダイオードの機能について、後に詳細に説明する。
【００３０】
次に、図３（ｂ）に示すように、導体形成空間１２８にアルミなどの導体１３２を埋め込む。導体１３２は、一端がｎ型領域１３０に密着しており、他の一端が活性層１０６の表面に臨んで露出している。導体１３２は、延伸性が良く、抵抗率が小さいものが望ましく、アルミが好ましい。また、複数種類の金属を積層してもよい。導体１３２は、ツェナーダイオードのカソード電極として働く。
【００３１】
上記の製造方法によって、ＳＯＩ基板１００の活性層１０６の一部に素子領域１２２が形成されており、活性層１０６の表面から埋め込み絶縁層１０４に達するとともに素子領域１２２を一巡する閉ループに沿って伸びている素子領域分離用絶縁壁１２４と、ツェナーダイオード１３１が形成されている半導体装置が製造される。ツェナーダイオード１３１は、素子領域分離用絶縁壁１２４の壁厚内に含まれるとともに活性層１０６の表面から埋め込み絶縁層１０４を貫通してｐ型基層１０２に達する領域に形成されており、活性層１０６の表面に臨む導体１３２がｎ型領域１３０を介してｐ型基層１０２に接している。
【００３２】
（第２段階の第２実施例）
図４（ａ）と図４（ｂ）は、第２段階の第２実施例を示す断面図である。具体的には、図４（ａ）に示す工程で、一対の素子領域分離用絶縁壁１２４，１２４の間に残されている導体充填用空間１２８に、ｎ型不純物を高濃度に含むポリシリコン１３２を充填する。ここで、ｎ型のポリシリコン１３２は導体として働くことができる。次に、図４（ｂ）に示す工程において、半導体装置を熱処理することによって、ｎ型ポリシリコン１３２からｐ型基層１０２にｎ型不純物を熱拡散し、ｎ型領域１３０を形成する。このようにしても、ツェナーダイオード１３１を形成することができる。この場合に、ｎ型不純物をイオン注入する工程を省略することができ、製造工程を更に簡易化することができる。
【００３３】
（第２段階の第３実施例）
ｎ型領域１３０を、ｐ型基層１０２に接する領域に形成してもよい。図５（ａ）と図５（ｂ）は、第２段階の第３実施例を示す断面図である。具体的に、図５（ａ）に示す工程では、トレンチ１２０の底面で露出しているｐ型基層１０２の表面に、ｎ型領域１３０をエピタキシャル成長させる。次に、図５（ｂ）に示す工程で、ｎ型領域１３０と密接するように導体１３２を充填する。このようにしても、ツェナーダイオード１３１を形成することができる。
【００３４】
（第３段階）
上記の工程に先立って、各素子領域１２２内に素子を形成しておいてもよい。その逆に、先に素子領域分離用絶縁壁とツェナーダイオード１３１を形成し、その後に素子領域１２２内に素子を形成してもよい。素子領域１２２内に素子を形成するためには、既知の種々の技術を利用することができる。
【００３５】
ＳＯＩ基板１００に対する処理が完了すると、図６に示すように、活性層１０６の表面に絶縁膜１４０（層間絶縁膜）を形成する。次に、必要部位に貫通孔を空け、素子に対するコンタクト１４２と、ツェナーダイオード１３１に対する導体コンタクト１４４を形成する。導体コンタクト１４４と素子コンタクト１４２は、例えばＡｌで形成することができる。過大電圧から保護する必要がある素子に接続されている素子コンタクト１４２を、層間絶縁膜１４０の表面で導体コンタクト１４４に接続する。
【００３６】
次に、図６に示すように、ｐ型基層１０２の底面を例えばAｌ膜を覆うことによって、裏面電極１４６を形成する。裏面電極１４６は接地用であり、ツェナーダイオード１３１が降伏したときに流れる電流をアースする。
【００３７】
以下、前記の製造方法で得られた半導体装置について説明する。図７は、素子領域１２２に素子１８０（例えばトランジスタ）が形成されているとともに、保護用ツェナーダイオード１８２が形成されている半導体装置の等価回路を示す模式図である。図において、ツェナーダイオード１８２は、ｎ型領域１３０とｐ型基層１０２で形成される構造に相当し、配線１８６は導体１３２に相当し、接触箇所１８４は導体コンタクト１４４に相当し、接触箇所１７２、１７４、１７６は素子コンタクト１４２に相当し、配線１７８は裏面電極１４６と裏面電極１４６を接地する接地配線に相当する。
ツェナーダイオード１８２の降伏電圧は、素子領域１２２に形成されている素子１８０の動作電圧より高く、素子１８０の耐圧よりも低く設定されている。具体的に、ｎ型領域１３０を形成する工程において、ｎ型領域１３０に注入するｎ型不純物の種類と濃度をコントロールすることによって、ツェナーダイオード１３１の降伏電圧が所望の電圧に調整されている。
【００３８】
素子１８０が動作する場合、素子コンタクト１７２に動作電圧が印加される。この場合、ツェナーダイオード１８２にも動作電圧が印加されるが、その動作電圧はツェナーダイオード１８２の降伏電圧より小さいために、動作電圧がそのまま素子１８０に印加される。素子１８０が正常に動作するときは、ツェナーダイオード１８２が素子の動作に影響を与えることがない。
素子コンタクト１７２に過大な電圧が印加されることがある。この場合は、ツェナーダイオード１８０が降伏するために、素子コンタクト１７２に印加される電圧がツェナーダイオード１８０の降伏電圧を超えることがない。素子１８０に過大電圧が印加して素子１８０が破壊されることが防止される。
【００３９】
ＳＯＩ構造の半導体装置は、活性層に形成されている素子領域が絶縁膜によって包囲されているために、素子に生じる熱が埋め込み絶縁層の下に存在する基層１０２に伝熱しづらい。本発明の場合、導体１３２が埋め込み絶縁層１０４を貫通して基層１０２に達しているために、素子に生じる熱は導体１３２を介して基層１０２に効率的に伝熱される。
【００４０】
一つの素子領域に少なくとも一つのツェナーダイオード１３１が形成されていればよく、２以上のツェナーダイオード１３１が形成されていてもよい。接続することができない複数個の素子コンタクト１４２が存在する場合、各コンタクト毎にツェナーダイオードを形成すればよい。
【００４１】
上に述べたように、本発明の半導体装置は、素子領域内に形成する素子と並列するツェナーダイオードを備えている。そのツェナーダイオードによって、素子に過大な電圧が印加されることを阻止し、素子を保護する。しかも、そのツェナーダイオードは、元々必要とされる素子領域分離用絶縁壁の壁厚の範囲に形成されるために、ツェナーダイオードのための専用スペースを取る必要がなく、半導体装置の小型化に背くことがない。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００４３】
【図１】実施例の半導体装置を製造する第１段階を示す断面図である。
【図２】実施例の半導体装置を製造する第１段階を示す平面図である。
【図３】実施例の半導体装置を製造する第２段階を示す断面図である。
【図４】半導体装置を製造する第２段階の第２実施例を示す断面図である。
【図５】半導体装置を製造する第２段階の第３実施例を示す断面図である。
【図６】実施例の半導体装置を製造する第３段階を示す断面図である。
【図７】実施例の半導体装置の等価回路を示す模式図である。
【図８】従来の半導体装置を示す断面図である。
【符号の説明】
【００４４】
１００：ＳＯＩ基板
１０２：ｐ型基層
１０４：埋め込み絶縁層
１０６：活性層
１２０：トレンチ
１２２：素子領域
１２４：素子領域分離用絶縁壁
１２６：絶縁膜
１２８：導体充填用空間
１３０：ｎ型領域
１３２：導体
１４０：層間絶縁膜
１４２：素子コンタクト
１４４：導体コンタクト
１４６：裏面電極
【図１】
2007305663.tif 000003
【図２】
2007305663.tif 000004
【図３】
2007305663.tif 000005
【図４】
2007305663.tif 000006
【図５】
2007305663.tif 000007
【図６】
2007305663.tif 000008
【図７】
2007305663.tif 000009
【図８】
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