(57)【要約】【課題】ソース・ドレイン拡散層からゲート電極までの距離を長くすることなく、半導体基板上に高誘電体材料から成るゲート絶縁膜および金属から成るゲート電極を形成することができる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板１０に達しかつ側壁がシリコン窒化膜６０から成るトレンチ８０を半導体基板上の層間絶縁膜７０に形成し、シリコン窒化膜上にＨｆＳｉＯ膜を堆積することなく、トレンチの底面に露出した前記半導体基板上にＨｆＳｉＯ膜を堆積するように、２００℃〜２６０℃のもとでＨｆＳｉＯ膜から成るゲート絶縁膜９０を堆積し、トレンチ内に金属から成るゲート電極９５を充填することを具備する。【選択図】図５
2007116044.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に達しかつ側壁がシリコン窒化膜から成るトレンチを前記半導体基板上の層間絶縁膜に形成し、
前記シリコン窒化膜上にＨｆＳｉＯ膜を堆積することなく、前記トレンチの底面に露出した前記半導体基板上にＨｆＳｉＯ膜を堆積するように、２００℃〜２６０℃のもとでＨｆＳｉＯ膜から成るゲート絶縁膜を堆積し、
前記トレンチ内に金属から成るゲート電極を充填することを具備した半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜の堆積時における温度条件は、前記シリコン窒化膜および前記半導体基板のそれぞれの材料に起因する堆積遅延時間が相異する温度条件であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜は、ＭＯＣＶＤによって前記トレンチの底面に堆積されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記トレンチの形成前に、
前記ゲート電極が形成される前記半導体基板の領域にダミーゲートを形成し、
前記ダミーゲートをマスクとして不純物を前記半導体基板に導入することによってエクステンション層を形成し、
前記ダミーゲートを覆うように前記シリコン窒化膜から成る側壁保護膜の材料を前記半導体基板上に堆積し、
前記側壁保護膜の材料を異方性エッチングすることによって、前記ダミーゲートの側壁に前記側壁保護膜を形成し、
前記ダミーゲートおよび前記側壁保護膜を覆うように前記層間絶縁膜の材料を前記半導体基板上に堆積し、
前記層間絶縁膜を平坦化して前記ダミーゲートの上面を露出させることを具備し、
前記トレンチは前記ダミーゲートを除去することによって形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板に達しかつ側壁がシリコン窒化膜から成るトレンチを前記半導体基板上の層間絶縁膜に形成し、
前記トレンチの底面に露出する前記半導体基板の表面にシリコン酸化膜をゲート絶縁膜の一部として形成し、
前記シリコン窒化膜上にＨｆＳｉＯ膜を堆積することなく、前記シリコン酸化膜上にＨｆＳｉＯ膜を堆積するように、２００℃〜２６０℃のもとでＨｆＳｉＯ膜をゲート絶縁膜の一部として堆積し、
前記トレンチ内に金属から成るゲート電極を充填することを具備した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を微細化するために、ゲート絶縁膜としてＨｆＳｉＯＮなどの高誘電体膜を採用し、かつ、ゲート電極として金属を採用した、いわゆる、高誘電体／メタルゲートスタックトランジスタが開発されている。
【０００３】
金属から成るゲート電極は、ポリシリコンから成るゲート電極と異なり、加工が困難であり、かつ、耐熱性に乏しい等の問題を有する。これらの問題に対処するために、ダマシン法を利用したゲート電極の形成方法が提案されている。この方法では、まず、ダミーゲート電極を形成し、このダミーゲート電極をマスクとしてエクステンション層を形成する。その後、ダミーゲート電極を除去することによってトレンチを形成する。このトレンチ内にゲート絶縁膜および金属ゲート電極を埋め込む。
【０００４】
しかしながら、トレンチ内にゲート絶縁膜を堆積する際に、ゲート絶縁膜となる高誘電体材料は、トレンチの底面だけでなく、トレンチの側面にも堆積される。トレンチの側面にゲート絶縁膜が形成されると、ゲート電極の長さまたは幅が狭小化する。その結果、ソース・ドレイン拡散層（エクステンション層）からゲート電極までの距離が長くなってしまう。これにより、オン電流が低下する。また、ゲート電極の端部での電気力線の分布が変化するので、短チャネル効果によりＭＯＳＦＥＴが動作し難くなる。
【特許文献１】特開２００１−８５６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ゲート電極の長さまたは幅を狭小化することなく、半導体基板上に高誘電体材料から成るゲート絶縁膜および金属から成るゲート電極を形成することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板に達しかつ側壁がシリコン窒化膜から成るトレンチを前記半導体基板上の層間絶縁膜に形成し、前記シリコン窒化膜上にＨｆＳｉＯ膜を堆積することなく、前記トレンチの底面に露出した前記半導体基板上にＨｆＳｉＯ膜を堆積するように、２００℃〜２６０℃のもとでＨｆＳｉＯ膜から成るゲート絶縁膜を堆積し、前記トレンチ内に金属から成るゲート電極を充填することを具備する。
【０００７】
本発明に係る他の実施形態に従った半導体装置の製造方法は、半導体基板に達しかつ側壁がシリコン窒化膜から成るトレンチを前記半導体基板上の層間絶縁膜に形成し、前記トレンチの底面に露出する前記半導体基板の表面にシリコン酸化膜をゲート絶縁膜の一部として形成し、前記シリコン窒化膜上にＨｆＳｉＯ膜を堆積することなく、前記シリコン酸化膜上にＨｆＳｉＯ膜を堆積するように、２００℃〜２６０℃のもとでＨｆＳｉＯ膜をゲート絶縁膜の一部として堆積し、前記トレンチ内に金属から成るゲート電極を充填することを具備する。
【発明の効果】
【０００８】
本発明による半導体装置の製造方法は、ゲート電極の長さまたは幅を狭小化することなく、半導体基板上に高誘電体材料から成るゲート絶縁膜および金属から成るゲート電極を形成することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１から図６は、本発明に係る第１の実施形態に従った半導体装置の製造方法の流れを示す断面図である。
【００１１】
まず、半導体基板としてシリコン基板１０を用意する。既知の方法を用いてシリコン基板１０にＳＴＩ（Shallow Trench Isolation）２０を形成する。例えば、シリコン基板１０上にバッファ膜（図示せず）を形成し、バッファ膜上にマスク用のシリコン窒化膜（図示せず）を堆積する。次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いて、素子分離領域にあるシリコン窒化膜、バッファ膜およびシリコン基板１０をエッチングし、トレンチ（図示せず）を形成する。トレンチ内にシリコン酸化膜を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）等でこのシリコン酸化膜を平坦化する。さらに、シリコン酸化膜、シリコン窒化膜およびバッファ膜を除去することによってＳＴＩ２０が形成される。
【００１２】
次に、図１に示すように絶縁膜３０およびポリシリコン４０をＳＴＩ２０の間の素子形成領域に堆積する。
【００１３】
次に、図２に示すように、リソグラフィ技術およびＲＩＥを用いて、ゲート電極の形成領域にあるバッファ絶縁膜３０およびポリシリコン４０を残存させたまま、それ以外の領域にあるバッファ絶縁膜３０およびポリシリコン４０を除去する。このように、ゲート電極の形成領域に設けられたバッファ絶縁膜３０およびポリシリコン４０をダミーゲート４５とする。このダミーゲート４５の表面パターンは、後の工程で形成されるゲート電極と同じ表面パターンである。
【００１４】
次に、ダミーゲート４５をマスクとして用いて、不純物を半導体基板１０にイオン注入する。次に、シリコン基板１０を熱処理することによって、不純物の活性化およびシリコン基板１０の結晶欠陥の回復を行う。これにより、図２に示すようにエクステンション層５１が自己整合的に形成される。
【００１５】
次に、ダミーゲート４５を覆うように、シリコン窒化膜から成る側壁絶縁膜６０の材料をシリコン基板１０上に堆積する。さらに、側壁絶縁膜６０の材料上にＴＥＯＳにより絶縁膜（以下、ＴＥＯＳ膜という）を堆積する。側壁絶縁膜６０の材料およびＴＥＯＳ膜を異方性エッチングすることによって、図３に示すようにダミーゲート４５の側壁に側壁絶縁膜６０を形成する。
【００１６】
次に、ダミーゲート４５および側壁絶縁膜６０をマスクとして用いて、不純物を半導体基板１０にイオン注入する。次に、シリコン基板１０を熱処理することによって、不純物の活性化およびシリコン基板１０の結晶欠陥の回復を行う。これにより、図３に示すようにソース・ドレイン拡散層５０が自己整合的に形成される。次に、ソース・ドレイン拡散層５０上にシリサイドを形成してもよい。
【００１７】
次に、ダミーゲート４５および側壁絶縁膜６０を覆うように、ＴＥＯＳ膜から成る層間絶縁膜７０をシリコン基板１０上に堆積する。次にＣＭＰ等で平坦化することによって、ダミーゲート４５の上面を露出させる。これにより、図３に示す構造が得られる。
【００１８】
次に、ダミーゲート４５を除去する。これにより、図４に示すように、後の工程でゲート電極が形成される領域にトレンチ８０が形成される。トレンチ８０は層間絶縁膜７０を貫通してシリコン基板１０に達している。トレンチ８０の底面においてシリコン基板１０の表面が露出している。さらに、トレンチ８０の側壁は側壁絶縁膜６０から成る。続いて、必要に応じてチャネルイオン注入と活性化アニールを行う。これにより、チャネル領域における不純物濃度プロファイルが完成する。
【００１９】
次に、図５に示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、ＨｆＳｉＯ膜から成るゲート絶縁膜９０を堆積する。このとき、ＨｆＳｉＯ膜は、トレンチ８０の側壁、即ち、側壁絶縁膜６０上に堆積されることなく、半導体基板１０から成るトレンチ８０の底面に堆積される。このようにＨｆＳｉＯ膜を堆積するためには、従来のＭＯＣＶＤ法での処理温度よりも低い処理温度のもとで、ＨｆＳｉＯ膜を堆積する必要がある。図７（Ａ）および図７（Ｂ）を参照して、このＨｆＳｉＯ膜の堆積条件を説明する。
【００２０】
図７（Ａ）および図７（Ｂ）は、ＭＯＣＶＤ法を用いてＨｆＳｉＯ膜を堆積したときの堆積遅延時間とＨｆＳｉＯ膜の膜厚との関係を示すグラフである。堆積遅延時間は、堆積処理の開始時からＨｆＳｉＯ膜が実際に堆積され始める時点までの遅延時間を意味する。
【００２１】
例えば、５００℃以上の高い温度のもとでＨｆＳｉＯ膜を堆積すると、図７（Ａ）に示すように、下地の材料に関係なく、堆積遅延時間はゼロである。
【００２２】
一方、例えば、２６０℃以下の低い温度のもとでＨｆＳｉＯ膜を堆積すると、図７（Ｂ）に示すように堆積の下地となる材料に依存して、堆積遅延時間が観測される。例えば、下地の材料がシリコン窒化膜である場合、堆積遅延時間ＤＴＳｉＮは比較的長い。下地の材料がシリコン単結晶である場合、堆積遅延時間ＤＴＳｉはＤＴＳｉＮよりも短くなる。下地の材料がシリコン酸化膜である場合、堆積遅延時間ＤＴＳｉＯ２はＤＴＳｉよりもさらに短くなる。
【００２３】
図８は、ＭＯＣＶＤの処理温度とＨｆＳｉＯ膜の堆積遅延時間との関係を示すグラフである。図８を参照すると、ＨｆＳｉＯ膜を堆積するためには、２００℃以上の温度が必要であることが分かる。また、処理温度が２６０℃を超えると、堆積遅延時間がゼロ以下になることが分かる。よって、ＨｆＳｉＯ膜の堆積時における温度条件は、２００℃以上かつ２６０℃以下である必要がある。
【００２４】
この温度条件のもとで、実際の堆積時間ＤＴ０を遅延時間ＤＴＳｉとＤＴＳｉＮとの間に設定することによって、図５に示すように、ＨｆＳｉＯ膜から成るゲート絶縁膜９０は、シリコン窒化膜から成る側壁絶縁膜６０上に堆積されることなく、シリコン単結晶から成るトレンチ８０の底面に堆積される。図７（Ｂ）を参照すると、このときトレンチ８０の底面に堆積されるＨｆＳｉＯ膜の膜厚は、ＦＴ１である。また、ＨｆＳｉＯ膜は、ＴＥＯＳ膜から成る層間絶縁膜７０上にも堆積されるが、層間絶縁膜７０上には必ずしも堆積される必要は無い。
【００２５】
このＨｆＳｉＯ膜に、例えば、窒素プラズマやＮＨ３熱処理にて窒化処理を施し、その後、窒素、或いは酸素中で、例えば９００℃〜１１００℃の温度範囲で熱処理を行う。これにより、ＨｆＳｉＯ膜の結晶欠陥が減少し、ＨｆＳｉＯ膜が緻密化する。
【００２６】
ただし、ＨｆＳｉＯ膜の結晶欠陥がさほど問題とならない場合、上記窒化処理、上記熱処理、或いは、上記窒化処理と上記熱処理との両方の処理は必ずしも実行する必要はない。  
【００２７】
次に、図６に示すように、ゲート電極９５の材料として金属を堆積する。これにより、金属がトレンチ８０の内部に充填される。さらに、ＣＭＰ等を用いてこの金属を研磨することによって、トレンチ８０内に充填されたゲート電極９５が形成される。
【００２８】
その後、従来と同様の工程を経て、層間絶縁膜、コンタクトホールおよび配線を形成する。これにより、半導体装置が完成する。
【００２９】
本実施形態では、ダマシン法を利用してゲート用のトレンチ８０を形成した。しかし、トレンチ８０は、リソグラフィ技術およびＲＩＥを用いて層間絶縁膜をパターニングすることによって形成されてもよい。この場合、例えば、層間絶縁膜７０としてシリコン窒化膜を用いる。これにより、側壁絶縁膜６０を形成する必要が無くなる。層間絶縁膜７０としてシリコン窒化膜を用いた場合、層間絶縁膜７０は、シリコン酸化膜等をハードマスクとして用いてＲＩＥでエッチングする。また、層間絶縁膜７０とシリコン基板１０との間に保護膜を設けることが好ましい。この保護膜はシリコン酸化膜でよい。
【００３０】
本実施形態では、２００℃以上かつ２６０℃以下という従来の堆積温度よりも低い温度でＨｆＳｉＯ膜を堆積する。これにより、ＨｆＳｉＯ膜がトレンチ８０の側壁に堆積されないので、ゲート電極９５のゲート長またはゲート幅が狭小化することなく、本来のゲート電極９５のゲート長またはゲート幅を維持することができる。その結果、エクステンション層５１からゲート電極９５までの距離は短く維持され、オン電流の低下および短チャネル効果を抑制することができる。
【００３１】
（第２の実施形態）
図９から図１１は、本発明に係る第２の実施形態に従った半導体装置の製造方法の流れを示す断面図である。第２の実施形態は、ゲート絶縁膜の一部にシリコン酸化膜９８を設けている点で第１の実施形態と異なる。第２の実施形態による半導体装置の製造方法は、図１から図４まで第１の実施形態と同様であるので、その説明を省略する。
【００３２】
次に、図９に示すように、シリコン基板１０上にゲート絶縁膜の一部としてシリコン酸化膜９８を形成する。シリコン酸化膜９８は、シリコン基板を酸素雰囲気中で加熱することによって酸化すればよい。しかし、側壁絶縁膜６０のシリコン窒化膜を酸化しない限り、シリコン酸化膜９８の形成方法は限定しない。よって、シリコン酸化膜９８の形成方法は、例えば、ラジカル酸化、ブラズマ酸化、化学酸化等の酸化方法であってもよい。
【００３３】
次に、図７（Ｂ）に示す堆積条件でＨｆＳｉＯ膜を堆積する。このとき、堆積時間ＤＴ０は、ＤＴＳｉＯ２とＤＴＳｉＮとの間に設定される。これにより、図１０に示すように、ＨｆＳｉＯ膜は、側壁絶縁膜６０上に堆積されることなく、シリコン酸化膜９８上に堆積される。ＨｆＳｉＯ膜の堆積膜厚は、ＦＴ１よりも厚くＦＴ２となる。第２の実施形態において、ゲート絶縁膜は、ＨｆＳｉＯ膜９０およびシリコン酸化膜９８から成る。よって、ゲート絶縁膜の厚みは、ＨｆＳｉＯ膜９０およびシリコン酸化膜９８の各厚みの和になる。
【００３４】
このＨｆＳｉＯ膜に、例えば、窒素プラズマやＮＨ３熱処理にて窒化処理を施し、その後、窒素、或いは酸素中で、例えば９００℃〜１１００℃の温度範囲で熱処理を行う。
【００３５】
ただし、上記窒化処理、上記熱処理、或いは、上記窒化処理と上記熱処理との両方の処理は必ずしも不可欠なものではない。
【００３６】
次に、図１１に示すように、ゲート電極９５の材料として金属を堆積する。その後、第１の実施形態と同様の工程を経て半導体装置が完成する。
【００３７】
図７（Ｂ）を参照して分かるように、同じ堆積条件のもとでは、ＨｆＳｉＯ膜は、シリコン上よりもシリコン酸化膜上に厚く堆積される。よって、第２の実施形態は、ＨｆＳｉＯ膜を第１の実施形態よりも厚く形成することができる。
【００３８】
下地の材料がシリコンである場合よりもシリコン酸化膜である場合の方が、より短時間に同じ膜厚のＨｆＳｉＯ膜を堆積することができる。
【００３９】
また、実際の堆積時間ＤＴ０の設定可能範囲は、第１の実施形態ではＤＴＳｉからＤＴＳｉＮまでであるが、第２の実施形態ではＤＴＳｉＯ２からＤＴＳｉＮまでと比較的広い。
【００４０】
さらに、第２の実施形態は、第１の実施形態と同様の効果を有する。
【００４１】
本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。例えば、第１および第２の実施形態において、シリコン基板１０に代えてＳＯＩ（Silicon On Insulator）基板を半導体基板として用いてもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図。
【図２】図１に続く、半導体装置の製造方法を示す断面図。
【図３】図２に続く、半導体装置の製造方法を示す断面図。
【図４】図３に続く、半導体装置の製造方法を示す断面図。
【図５】図４に続く、半導体装置の製造方法を示す断面図。
【図６】図５に続く、半導体装置の製造方法を示す断面図。
【図７】ＭＯＣＶＤ法を用いてＨｆＳｉＯ膜を堆積したときの堆積遅延時間とＨｆＳｉＯ膜の膜厚との関係を示すグラフ。
【図８】ＭＯＣＶＤの処理温度とＨｆＳｉＯ膜の堆積遅延時間との関係を示すグラフ。
【図９】本発明に係る第２の実施形態に従った半導体装置の製造方法の流れを示す断面図。
【図１０】図９に続く、半導体装置の製造方法の流れを示す断面図。
【図１１】図１０に続く、半導体装置の製造方法の流れを示す断面図。
【符号の説明】
【００４３】
１０  半導体基板
２０  ＳＴＩ
４５  ダミーゲート
５０  ソース・ドレイン拡散層
５１  エクステンション層
６０  側壁絶縁膜
７０  層間絶縁膜
８０  トレンチ
９０  ゲート絶縁膜
９５  ゲート電極
９８  シリコン酸化膜
【図１】
2007116044.tif 000003
【図２】
2007116044.tif 000004
【図３】
2007116044.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007116044.tif 000009
【図８】
2007116044.tif 000010
【図９】
2007116044.tif 000011
【図１０】
2007116044.tif 000012
【図１１】
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