(57)【要約】【課題】電荷保持膜端部の構造安定性を向上してメモリ特性劣化を軽減し更なる微細化を可能とするとともに、電荷保持膜への工程中チャージングの蓄積を抑制する。【解決手段】半導体基板100中に形成されたソースまたはドレインとして機能する一対の拡散層と、一対の拡散層間における半導体基板上に形成された電荷捕獲機能を有するゲート絶縁膜104と、ゲート絶縁膜上に形成されたゲート電極とで構成されたメモリセルからなる不揮発性半導体記憶装置である。メモリセルのゲート絶縁膜は端部まで全体が平坦に形成されており、隣接するメモリセルの各ゲート絶縁膜の端面の下端まで接するように、隣接するメモリセル間にビット線絶縁膜111が形成されている。このビット線絶縁膜は、各ゲート絶縁膜に接する端部が厚く、中央部が薄く形成されている。【選択図】図１
2007207971.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に形成されたソースまたはドレインとして機能する一対の拡散層と、前記一対の拡散層間における前記半導体基板上に形成された電荷捕獲機能を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とで構成されたメモリセルからなる不揮発性半導体記憶装置であって、
隣接する前記メモリセルの各ゲート絶縁膜の端面の下端まで接するように、前記隣接するメモリセル間にビット線絶縁膜が形成され、前記ビット線絶縁膜は、前記各ゲート絶縁膜に接する端部が厚く、中央部が薄く形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ゲート絶縁膜は、下層より順にシリコン酸化膜、電荷捕獲機能を有するシリコン窒化膜、シリコン酸化膜からなる積層膜で形成されている請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数の前記メモリセルが行列状に配置されることでメモリセルアレイを形成し、
前記メモリセルアレイにおいて行方向に並ぶ前記メモリセルの拡散層が共通に接続されることで埋め込みビット線を形成し、
前記メモリセルアレイにおいて列方向に並ぶ前記メモリセルのゲート電極が共通に接続されることでワード線を形成している請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に、下層より順に酸化膜、電荷捕獲機能を有するシリコン窒化膜、シリコン酸化膜が積層されたゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に、下層より順にエッチストップ層、ビット線加工膜を形成する工程と、
前記ビット線加工膜、エッチストップ層およびゲート絶縁膜を選択的に除去してビット線形成領域を開口する工程と、
前記開口部を含む前記半導体基板上にビット線絶縁膜を形成する工程と、
前記開口部から前記ビット線絶縁膜を介して前記半導体基板中の表面近傍に不純物を導入し、複数の埋め込みビット線を形成する工程と、
前記ビット線形成領域を開口するようにパターニングされた前記ビット線加工膜間における前記ビット線絶縁膜上に埋め込み膜を形成する工程と、
前記埋め込み膜をマスクとして前記ビット線絶縁膜における露出した領域および前記ビット線加工膜を、前記エッチストップ層が露出するまでエッチング除去する工程と、
前記埋め込み膜および前記エッチストップ層を除去して、隣接する前記ゲート絶縁膜間に前記ビット線絶縁膜を残存させる工程と、
前記埋め込み膜および前記エッチストップ層が除去された前記半導体基板上の全面にゲート電極形成膜を形成する工程と、
前記ゲート電極形成膜を選択的に除去してワード線を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項５】
前記埋め込み膜をマスクとして前記ビット線絶縁膜における露出した領域および前記ビット線加工膜を、前記エッチストップ層が露出するまでエッチング除去する工程において、前記ビット線絶縁膜における露出した領域と前記ビット線加工膜とをそれぞれ別々の除去工程でエッチング除去することを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
半導体基板上に、下層より順にシリコン酸化膜、電荷捕獲機能を有するシリコン窒化膜、シリコン酸化膜が積層されたゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にビット線加工膜を形成する工程と、
前記ビット線加工膜およびゲート絶縁膜を選択的に除去してビット線形成領域を開口する工程と、
前記開口部を含む前記半導体基板上にビット線絶縁膜を形成する工程と、
前記開口部から前記ビット線絶縁膜を介して前記半導体基板中の表面近傍に不純物を導入し、複数の埋め込みビット線を形成する工程と、
前記ビット線形成領域を開口するようにパターニングされた前記ビット線加工膜間における前記ビット線絶縁膜上を含む前記半導体基板上の全面に埋め込み膜を形成する工程と、
前記埋め込み膜、ビット線加工膜および前記ビット線絶縁膜を同時に所定の高さまでＣＭＰ研磨法を用いて除去する工程と、
露出した前記埋め込み膜および前記ビット線加工膜の残存部分を除去して、隣接する前記ゲート絶縁膜間に前記ビット線絶縁膜を残存させる工程と、
前記埋め込み膜および前記ビット線加工膜が除去された前記半導体基板上の全面にゲート電極形成膜を形成する工程と、
前記ゲート電極形成膜を選択的に除去してワード線を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項７】
前記埋め込み膜とビット線加工膜とが同一材料からなることを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記ゲート絶縁膜を形成する工程と、前記ビット線加工膜を形成する工程との間にエッチストップ層を形成する工程を含み、
露出した前記埋め込み膜および前記ビット線加工膜の残存する膜を除去して、隣接する前記ゲート絶縁膜間に前記ビット線絶縁膜を残存させる工程において、前記エッチストップ層も除去することを特徴とする請求項６または７記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
半導体基板上に、下層より順にシリコン酸化膜、電荷捕獲機能を有するシリコン窒化膜、シリコン酸化膜が積層されたゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にビット線加工膜を形成する工程と、
前記ビット線加工膜およびゲート絶縁膜を選択的に除去してビット線形成領域を開口する工程と、
前記開口部を含む前記半導体基板上にビット線絶縁膜を形成する工程と、
前記開口部から前記ビット線絶縁膜を介して前記半導体基板中の表面近傍に不純物を導入し、複数の埋め込みビット線を形成する工程と、
前記ビット線形成領域を開口するようにパターニングされた前記ビット線加工膜間における前記ビット線絶縁膜上を含む前記半導体基板上の全面に塗布式埋め込み膜を形成する工程と、
前記塗布式埋め込み膜、ビット線加工膜および前記ビット線絶縁膜を同時に所定の高さまでエッチバック法を用いて除去する工程と、
露出した前記塗布式埋め込み膜および前記ビット線加工膜の残存部分を除去して、隣接する前記ゲート絶縁膜間に前記ビット線絶縁膜を残存させる工程と、
前記埋め込み膜および前記ビット線加工膜が除去された前記半導体基板上の全面にゲート電極形成膜を形成する工程と、
前記ゲート電極形成膜を選択的に除去してワード線を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記塗布式埋め込み膜として、フォトレジストあるいはＡＲＣ（Anti Reflection Coating）膜を用いることを特徴とする請求項９記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
隣接する前記ゲート絶縁膜間に前記ビット線絶縁膜を残存させる工程と前記ゲート電極形成膜を形成する工程との間に、前記ゲート絶縁膜上に絶縁膜を形成する工程をさらに含むことを特徴とする請求項４，５，６，７，８，９または１０記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、特に、埋め込みビット線構造の不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体基板表層に形成された不純物拡散層をビット線（埋め込みビット線）とし、半導体基板上に形成されたゲート絶縁膜に電荷をトラップしてデータを記憶し、このゲート絶縁膜上に形成され、ビット線と直交するようにワード線が形成されてなる不揮発性半導体記憶装置が知られている。
【０００３】
以下、従来の埋め込みビット線構造の不揮発性半導体記憶装置の製造方法について、図２０〜２２を参照しながら説明する（例えば、特許文献１参照）。なお、図２０（ａ）、図２１（ａ）、図２２（ａ）、はそれぞれメモリの平面概略図を、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）はそれぞれ図２０（ａ）、図２１（ａ）、図２２（ａ）のＡ−Ａ’面の断面概略図を、図２０（ｃ）、図２１（ｃ）、図２２（ｃ）はそれぞれ図２０（ａ）、図２１（ａ）、図２２（ａ）のＢ−Ｂ’面の断面概略図を示している。
【０００４】
まず、図２０（ａ）〜（ｃ）で示すように、半導体基板１０上に下層のシリコン酸化膜１１、中層のシリコン窒化膜１２、上層のシリコン酸化膜１３よりなるＯＮＯ積層膜１４を形成し、ＯＮＯ積層膜１４上に、ビット線領域に開口を有する第１のマスクパターン１５を形成し、第１のマスクパターン１５を用いて、下層のシリコン酸化膜１１が露出するまでエッチングする。
【０００５】
次に、図２１（ａ）〜（ｃ）で示すように、不純物が下層のシリコン酸化膜１１を通過する条件で、半導体基板１０の表層にイオン注入し、第１のマスクパターン１５を除去した後、不純物活性化アニールすることで、埋め込みビット線１６を形成する。その後、熱酸化法により、下層のシリコン酸化膜１１はビット線１６中の不純物の影響によって増速酸化され、下層のビット線シリコン酸化膜１７を形成する。その後、ゲート電極材料膜１８を形成し、ゲート方向に開口を有する第２のマスクパターン１９を形成する。
【０００６】
次に、図２２（ａ）〜（ｃ）で示すように、第２のマスクパターン１９をマスクとして、ゲート電極材料膜１８をエッチングし、埋め込みビット線１６と交差し、絶縁膜として設けられたビット線シリコン酸化膜１７を介してゲート電極として機能するワード線２０を形成する。
【０００７】
この後、図示していないが、層間絶縁膜やコンタクト、各種配線等の形成工程を経て不揮発性半導体記憶装置が完成する。
【特許文献１】特開２００３−２４３５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、不揮発性半導体記憶装置の小型化、微細化、高速化、そして高信頼性化が求められているが、上記の不揮発性半導体記憶装置は、ビット線とワード線とを絶縁分離する絶縁膜として機能するビット線絶縁膜を、熱酸化法を用いて形成しているために、ビット線絶縁膜形成時に発生するバーズビークによって電荷をトラップする領域（メモリ領域）である電荷保持膜の端部が押し上げられ、メモリ特性劣化が起こりやすく、また、同時にビット線絶縁膜は横方向に広がるため、微細化の妨げになるという課題を有している。
【０００９】
したがって、本発明の目的は、上記課題に鑑みてなされたものであり、電荷保持膜端部の構造安定性を向上してメモリ特性劣化を軽減し更なる微細化を可能とするとともに、電荷保持膜への工程中チャージングの蓄積を抑制できる不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明の請求項１記載の不揮発性半導体記憶装置は、半導体基板中に形成されたソースまたはドレインとして機能する一対の拡散層と、一対の拡散層間における半導体基板上に形成された電荷捕獲機能を有するゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とで構成されたメモリセルからなる不揮発性半導体記憶装置であって、隣接するメモリセルの各ゲート絶縁膜の端面の下端まで接するように、隣接するメモリセル間にビット線絶縁膜が形成され、ビット線絶縁膜は、各ゲート絶縁膜に接する端部が厚く、中央部が薄く形成されている。
【００１１】
請求項２記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、ゲート絶縁膜は、下層より順にシリコン酸化膜、電荷捕獲機能を有するシリコン窒化膜、シリコン酸化膜からなる積層膜で形成されている。
【００１２】
請求項３記載の不揮発性半導体記憶装置は、請求項１または２記載の不揮発性半導体記憶装置において、複数のメモリセルが行列状に配置されることでメモリセルアレイを形成し、メモリセルアレイにおいて行方向に並ぶメモリセルの拡散層が共通に接続されることで埋め込みビット線を形成し、メモリセルアレイにおいて列方向に並ぶメモリセルのゲート電極が共通に接続されることでワード線を形成している。
【００１３】
請求項４記載の不揮発性半導体記憶装置の製造方法は、半導体基板上に、下層より順に酸化膜、電荷捕獲機能を有するシリコン窒化膜、シリコン酸化膜が積層されたゲート絶縁膜を形成する工程と、ゲート絶縁膜に、下層より順にエッチストップ層、ビット線加工膜を形成する工程と、ビット線加工膜、エッチストップ層およびゲート絶縁膜を選択的に除去してビット線形成領域を開口する工程と、開口部を含む半導体基板上にビット線絶縁膜を形成する工程と、開口部からビット線絶縁膜を介して半導体基板中の表面近傍に不純物を導入し、複数の埋め込みビット線を形成する工程と、ビット線形成領域を開口するようにパターニングされたビット線加工膜間におけるビット線絶縁膜上に埋め込み膜を形成する工程と、埋め込み膜をマスクとしてビット線絶縁膜における露出した領域およびビット線加工膜を、エッチストップ層が露出するまでエッチング除去する工程と、埋め込み膜およびエッチストップ層を除去して、隣接するゲート絶縁膜間にビット線絶縁膜を残存させる工程と、埋め込み膜およびエッチストップ層が除去された半導体基板上の全面にゲート電極形成膜を形成する工程と、ゲート電極形成膜を選択的に除去してワード線を形成する工程とを含む。
【００１４】
請求項５記載の不揮発性半導体記憶装置の製造方法は、請求項４記載の不揮発性半導体記憶装置の製造方法において、埋め込み膜をマスクとしてビット線絶縁膜における露出した領域およびビット線加工膜を、エッチストップ層が露出するまでエッチング除去する工程において、ビット線絶縁膜における露出した領域とビット線加工膜とをそれぞれ別々の除去工程でエッチング除去する。
【００１５】
請求項６記載の不揮発性半導体記憶装置の製造方法は、半導体基板上に、下層より順にシリコン酸化膜、電荷捕獲機能を有するシリコン窒化膜、シリコン酸化膜が積層されたゲート絶縁膜を形成する工程と、ゲート絶縁膜上にビット線加工膜を形成する工程と、ビット線加工膜およびゲート絶縁膜を選択的に除去してビット線形成領域を開口する工程と、開口部を含む半導体基板上にビット線絶縁膜を形成する工程と、開口部からビット線絶縁膜を介して半導体基板中の表面近傍に不純物を導入し、複数の埋め込みビット線を形成する工程と、ビット線形成領域を開口するようにパターニングされたビット線加工膜間におけるビット線絶縁膜上を含む半導体基板上の全面に埋め込み膜を形成する工程と、埋め込み膜、ビット線加工膜およびビット線絶縁膜を同時に所定の高さまでＣＭＰ研磨法を用いて除去する工程と、露出した埋め込み膜およびビット線加工膜の残存部分を除去して、隣接するゲート絶縁膜間にビット線絶縁膜を残存させる工程と、埋め込み膜およびビット線加工膜が除去された半導体基板上の全面にゲート電極形成膜を形成する工程と、ゲート電極形成膜を選択的に除去してワード線を形成する工程とを含む。
【００１６】
請求項７記載の不揮発性半導体記憶装置の製造方法は、請求項６記載の不揮発性半導体記憶装置の製造方法において、埋め込み膜とビット線加工膜とが同一材料からなる。
【００１７】
請求項８記載の不揮発性半導体記憶装置の製造方法は、請求項６または７記載の不揮発性半導体記憶装置の製造方法において、ゲート絶縁膜を形成する工程と、ビット線加工膜を形成する工程との間にエッチストップ層を形成する工程を含み、露出した埋め込み膜およびビット線加工膜の残存する膜を除去して、隣接するゲート絶縁膜間にビット線絶縁膜を残存させる工程において、エッチストップ層も除去する。
【００１８】
請求項９記載の不揮発性半導体記憶装置の製造方法は、半導体基板上に、下層より順にシリコン酸化膜、電荷捕獲機能を有するシリコン窒化膜、シリコン酸化膜が積層されたゲート絶縁膜を形成する工程と、ゲート絶縁膜上にビット線加工膜を形成する工程と、ビット線加工膜およびゲート絶縁膜を選択的に除去してビット線形成領域を開口する工程と、開口部を含む半導体基板上にビット線絶縁膜を形成する工程と、開口部からビット線絶縁膜を介して半導体基板中の表面近傍に不純物を導入し、複数の埋め込みビット線を形成する工程と、ビット線形成領域を開口するようにパターニングされたビット線加工膜間におけるビット線絶縁膜上を含む半導体基板上の全面に塗布式埋め込み膜を形成する工程と、塗布式埋め込み膜、ビット線加工膜およびビット線絶縁膜を同時に所定の高さまでエッチバック法を用いて除去する工程と、露出した塗布式埋め込み膜およびビット線加工膜の残存部分を除去して、隣接するゲート絶縁膜間にビット線絶縁膜を残存させる工程と、埋め込み膜およびビット線加工膜が除去された半導体基板上の全面にゲート電極形成膜を形成する工程と、ゲート電極形成膜を選択的に除去してワード線を形成する工程とを含む。
【００１９】
請求項１０記載の不揮発性半導体記憶装置の製造方法は、請求項９記載の不揮発性半導体記憶装置の製造方法において、塗布式埋め込み膜として、フォトレジストあるいはＡＲＣ（Anti Reflection Coating）膜を用いる。
【００２０】
請求項１１記載の不揮発性半導体記憶装置の製造方法は、請求項４，５，６，７，８，９または１０記載の不揮発性半導体記憶装置の製造方法において、隣接するゲート絶縁膜間にビット線絶縁膜を残存させる工程とゲート電極形成膜を形成する工程との間に、ゲート絶縁膜上に絶縁膜を形成する工程をさらに含む。
【発明の効果】
【００２１】
本発明の請求項１記載の不揮発性半導体記憶装置によれば、隣接するメモリセルの各ゲート絶縁膜の端面の下端まで接するように、隣接するメモリセル間にビット線絶縁膜が形成され、ビット線絶縁膜は、各ゲート絶縁膜に接する端部が厚く、中央部が薄く形成されているので、ビット線絶縁膜は堆積膜であり熱酸化膜により形成されていないことがわかる。このため、ビット線絶縁膜を熱酸化法を用いて形成した場合に発生するバーズビークによって電荷保持膜の端部が押し上げられることがなく、メモリセルの電荷捕獲機能を有するゲート絶縁膜は端部まで全体が平坦に形成される。その結果、メモリ特性劣化を抑制し、更なる微細化が可能となる。さらに、ビット線絶縁膜中央部の膜厚が端部より薄く形成されるため、ビット線絶縁膜の耐圧を電荷保持膜の耐圧よりも低い耐圧にすることができる。これによって、工程中で発生する不要電荷のチャージングをビット線絶縁膜から基板へ抜き去ることができるため、電荷保持膜への工程中チャージングの蓄積を抑制できる。
【００２２】
請求項２では、請求項１記載の不揮発性半導体記憶装置において、ゲート絶縁膜は、下層より順にシリコン酸化膜、電荷捕獲機能を有するシリコン窒化膜、シリコン酸化膜からなる積層膜で形成されていることが好ましい。また請求項３では、請求項１または２記載の不揮発性半導体記憶装置において、複数のメモリセルが行列状に配置されることでメモリセルアレイを形成し、メモリセルアレイにおいて行方向に並ぶメモリセルの拡散層が共通に接続されることで埋め込みビット線を形成し、メモリセルアレイにおいて列方向に並ぶメモリセルのゲート電極が共通に接続されることでワード線を形成していることが好ましい。これにより、半導体基板表層に形成された不純物拡散層をビット線（埋め込みビット線）とし、半導体基板上に形成されたゲート絶縁膜に電荷をトラップしてデータを記憶し、このゲート絶縁膜上に形成され、ビット線と直交するようにワード線が形成されてなる埋め込みビット線構造の不揮発性半導体記憶装置を実現できる。
【００２３】
本発明の請求項４記載の不揮発性半導体記憶装置の製造方法によれば、ビット線形成領域を開口するようにパターニングされたビット線加工膜間におけるビット線絶縁膜上に埋め込み膜を形成する工程と、埋め込み膜をマスクとしてビット線絶縁膜における露出した領域およびビット線加工膜を、エッチストップ層が露出するまでエッチング除去する工程と、埋め込み膜およびエッチストップ層を除去して、隣接するゲート絶縁膜間にビット線絶縁膜を残存させる工程とを行うので、ビット線絶縁膜を熱酸化法を用いないで堆積膜により形成することかできる。このため、ゲート絶縁膜である電荷保持膜端部が酸化膜により押し上げられることなく、平坦な電荷保持膜を形成することができる。その結果、メモリ特性劣化を抑制し、更なる微細化が可能となる。さらに、ビット線絶縁膜中央部の膜厚が端部より薄く形成されるため、電荷保持膜への工程中チャージングの蓄積を抑制できる。
【００２４】
請求項５では、請求項４記載の不揮発性半導体記憶装置の製造方法において、埋め込み膜をマスクとしてビット線絶縁膜における露出した領域およびビット線加工膜を、エッチストップ層が露出するまでエッチング除去する工程において、ビット線絶縁膜における露出した領域とビット線加工膜とをそれぞれ別々の除去工程でエッチング除去することが好ましい。これにより、ビット線加工膜とビット線保護膜をエッチングレートの異なる膜質により構成しても、両者を異なるエッチング工程により除去することができる。
【００２５】
本発明の請求項６記載の不揮発性半導体記憶装置の製造方法によれば、ビット線形成領域を開口するようにパターニングされたビット線加工膜間におけるビット線絶縁膜上を含む半導体基板上の全面に埋め込み膜を形成する工程と、埋め込み膜、ビット線加工膜およびビット線絶縁膜を同時に所定の高さまでＣＭＰ研磨法を用いて除去する工程と、露出した埋め込み膜およびビット線加工膜の残存部分を除去して、隣接するゲート絶縁膜間にビット線絶縁膜を残存させる工程とを行うので、この製造方法においてもビット線絶縁膜を熱酸化法を用いないで堆積膜により形成することかできる。このため、ゲート絶縁膜である電荷保持膜端部が酸化膜により押し上げられることなく、平坦な電荷保持膜を形成することができる。その結果、メモリ特性劣化を抑制し、更なる微細化が可能となる。さらに、ビット線絶縁膜中央部の膜厚が端部より薄く形成されるため、電荷保持膜への工程中チャージングの蓄積を抑制できる。
【００２６】
請求項７では、請求項６記載の不揮発性半導体記憶装置の製造方法において、埋め込み膜とビット線加工膜とが同一材料からなることが好ましい。これにより、埋め込み膜とビット線加工膜を同時に除去でき、工程簡略化を実現できる。
【００２７】
請求項８では、請求項６または７記載の不揮発性半導体記憶装置の製造方法において、ゲート絶縁膜を形成する工程と、ビット線加工膜を形成する工程との間にエッチストップ層を形成する工程を含み、露出した埋め込み膜およびビット線加工膜の残存する膜を除去して、隣接するゲート絶縁膜間にビット線絶縁膜を残存させる工程において、エッチストップ層も除去することが好ましい。この場合、ビット線加工膜の下部にエッチストップ層が存在することでビット線加工膜のエッチング制御性が高くなる。また、ビット線絶縁膜に対して選択性を持つエッチング条件で、エッチストップ層も除去することができる。
【００２８】
本発明の請求項９記載の不揮発性半導体記憶装置の製造方法によれば、ビット線形成領域を開口するようにパターニングされたビット線加工膜間におけるビット線絶縁膜上を含む半導体基板上の全面に塗布式埋め込み膜を形成する工程と、塗布式埋め込み膜、ビット線加工膜およびビット線絶縁膜を同時に所定の高さまでエッチバック法を用いて除去する工程と、露出した塗布式埋め込み膜およびビット線加工膜の残存部分を除去して、隣接するゲート絶縁膜間にビット線絶縁膜を残存させる工程とを行うので、この製造方法においてもビット線絶縁膜を熱酸化法を用いないで堆積膜により形成することかできる。このため、ゲート絶縁膜である電荷保持膜端部が酸化膜により押し上げられることなく、平坦な電荷保持膜を形成することができる。その結果、メモリ特性劣化を抑制し、更なる微細化が可能となる。さらに、ビット線絶縁膜中央部の膜厚が端部より薄く形成されるため、電荷保持膜への工程中チャージングの蓄積を抑制できる。
【００２９】
請求項１０では、請求項９記載の不揮発性半導体記憶装置の製造方法において、塗布式埋め込み膜として、フォトレジストあるいはＡＲＣ（Anti Reflection Coating）膜を用いることが好ましい。これにより、微細化に伴うビット線加工膜間の埋め込み領域のアスペクト比増加に対しても均一に埋め込むことができ、更なる微細化を実現することができる。
【００３０】
請求項１１では、請求項４，５，６，７，８，９または１０記載の不揮発性半導体記憶装置の製造方法において、隣接するゲート絶縁膜間にビット線絶縁膜を残存させる工程とゲート電極形成膜を形成する工程との間に、ゲート絶縁膜上に絶縁膜を形成する工程をさらに含むことが好ましい。これにより、ゲート絶縁膜の膜厚を厚くすることができ、絶縁膜としての耐圧をより確保することができる。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る不揮発性半導体記憶装置について図１（ａ）〜（ｃ）を参照しながら説明する。尚、図１（ａ）はメモリの平面概略図を示し、図１（ｂ）は図１（ａ）におけるＡ−Ａ’線の断面概略図を、図１（ｃ）は図１（ａ）におけるＢ−Ｂ’線の断面概略図をそれぞれ示している。
【００３２】
図１（ａ）〜（ｃ）に示すように、この不揮発性半導体記憶装置は、半導体基板１００中に形成されたソースまたはドレインとして機能する一対の拡散層と、一対の拡散層間における半導体基板１００上に形成された電荷捕獲機能を有するゲート絶縁膜１０４と、ゲート絶縁膜１０４上に形成されたゲート電極とで構成されたメモリセルからなる。また、複数のメモリセルが行列状に配置されることでメモリセルアレイを形成し、メモリセルアレイにおいて行方向に並ぶメモリセルの拡散層が共通に接続されることで埋め込みビット線１０９を形成し、メモリセルアレイにおいて列方向に並ぶメモリセルのゲート電極が共通に接続されることでワード線１１２を形成している。また、隣接するメモリセルの各ゲート絶縁膜１０４の端面の下端まで接するように、隣接するメモリセル間にビット線絶縁膜１１１が形成されている。このビット線絶縁膜１１１は、各ゲート絶縁膜１０４に接する端部が厚く、中央部が薄く形成されている。
【００３３】
この場合、半導体基板１００の上に例えば膜厚７ｎｍの下層のシリコン酸化膜１０１、膜厚１０ｎｍの中層のシリコン窒化膜１０２、及び膜厚１０ｎｍの上層のシリコン酸化膜１０３を有するＯＮＯ積層膜１０４が形成されている。また半導体基板１００の表面所定領域には不純物拡散層よりなり、メモリトランジスタのソース領域又はドレイン領域として機能するビット線１０９が形成されている。このビット線１０９上には端部が中央部より厚いビット線絶縁膜１１１が形成されており、端部まで平坦なＯＮＯ積層膜１０４と隣接している。またビット線１０９と交差するようにワード線１１２が形成されている。
【００３４】
以下、本実施形態に係る不揮発性半導体記憶装置の製造方法について、図２〜図７を参照しながら説明する。尚、図２〜図７における各図（ａ）はそれぞれメモリの平面概略図を、各図（ｂ）はそれぞれ各図（ａ）のＡ−Ａ’面の断面概略図を、各図（ｃ）はそれぞれ各図（ａ）のＢ−Ｂ’面の断面概略図を示している。
【００３５】
まず図２（ａ）〜（ｃ）で示すように、半導体基板１００において熱酸化法により７ｎｍの厚さを持つ下層のシリコン酸化膜１０１を形成した後、公知の減圧ＣＶＤ(Chemical Vapor Deposition)法により、膜厚が１０ｎｍの中層のシリコン窒化膜１０２、そして膜厚が１０ｎｍの上層のシリコン酸化膜１０３を順次堆積し、ＯＮＯ積層膜１０４を形成する。その後、ＯＮＯ積層膜１０４上に、エッチストップ層としてＣＶＤ法により３０ｎｍのＳｉＮ膜１０５、及びビット線加工膜として１１０ｎｍのＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜１０６を形成し、公知のリソグラフィ技術を用いて、ビット線領域に開口を有する第３のマスクパターン１０７を形成する。
【００３６】
次に、図３（ａ）〜（ｃ）で示すように、第３のマスクパターン１０７をマスクにしてビット線加工膜１０６、エッチストップ層１０５及び、ＯＮＯ積層膜１０４を選択的にエッチング除去してビット線形成領域を開口し、第３のマスクパターン１０７を灰化処理等により除去した後、開口部を含む半導体基板１００上に公知の減圧ＣＶＤ法にて注入保護膜（ビット線絶縁膜）として３０ｎｍのＨＴＯ膜１０８を形成する。
【００３７】
次に、図４（ａ）〜（ｃ）で示すように、開口部からビット線絶縁膜１０８を介して半導体基板１００中の表面近傍に不純物を導入し、複数の埋め込みビット線を形成する。例えばポケット注入としてボロンイオンを加速電圧５０ｋｅＶ、ドーズ量：３×１０１３/ｃｍ２、ソースドレイン注入としてヒ素イオンを加速電圧２０ｋｅＶ、ドーズ量：２×１０１５/ｃｍ２で注入し、窒素雰囲気中における例えば９００℃の温度下で６０分間の熱処理を施すことで、メモリトランジスタのソース領域及びドレイン領域となるビット線１０９を形成し、そしてパターニングされたビット線加工膜１０６間におけるビット線絶縁膜１０８上に埋め込み膜１１０を形成する。
【００３８】
ここで、埋め込み膜１１０に例えばフォトレジストやＡＲＣ(Anti Reflection Coating)膜のような塗布膜を用いることで、微細化に伴うビット線加工膜１０６間の埋め込み領域のアスペクト比増加に対しても均一に埋め込むことができ、更なる微細化を実現できる。
【００３９】
次に、図５（ａ）〜（ｃ）で示すように、埋め込み膜１１０をマスクにして前記エッチストップ層１０５が露出するまでビット線加工膜１０６、注入保護膜（ビット線絶縁膜）１０８における露出した領域を同時にエッチング除去し、ビット線絶縁膜として機能するＨＴＯ膜１１１を埋め込み膜１１０下部に形成する。
【００４０】
また、ビット線加工膜１０６、注入保護膜（ビット線絶縁膜）１０８のエッチングは公知のウェットエッチ技術、ドライエッチ技術のどちらか、あるいは両者を併合して除去しても良い。またビット線加工膜１０６と注入保護膜（ビット線絶縁膜）１０８をエッチングレートの異なる膜質により構成することで、両者を異なるエッチング工程により除去しても良い。
【００４１】
ここで、注入保護膜（ビット線絶縁膜）１０８は下部にエッチストップ層１０５が存在しないためビット線加工膜１０６のエッチング制御性に比べ低いが、両者を異なるエッチング工程により除去することで、エッチストップ層１０５の無い場合における注入保護膜（ビット線絶縁膜）１０８のエッチング制御性を上げることも可能である。
【００４２】
次に、図６（ａ）〜（ｃ）で示すように、埋め込み膜１１０及び、エッチストップ層１０５をエッチング除去して、隣接するゲート絶縁膜間にビット線絶縁膜１１１を残存させる。
【００４３】
ここで、埋め込み膜１１０及び、エッチストップ層１０５を除去した後、上層シリコン酸化膜１０３とビット線絶縁膜１１１上に公知のＣＶＤ法により、例えば１０ｎｍのシリコン酸化膜を形成すればビット線絶縁膜１１１の膜厚を厚くすることができ、絶縁膜としての耐圧をより確保することもできる。
【００４４】
また、本実施形態の製造方法によれば、ビット線絶縁膜１１１の膜厚を中央部が端部よりも薄くなるように形成できるため、ビット線絶縁膜１１１の耐圧をＯＮＯ積層膜１０４の耐圧よりもやや低い耐圧にすることができる。これによって工程中で発生する不要電荷のチャージングをビット線絶縁膜１１１から基板へ抜き去ることができるため、ＯＮＯ積層膜１０４への不要電荷のチャージングを抑制することができる。
【００４５】
次に、図７（ａ）〜（ｃ）で示すように、基板上に例えばＰｏｌｙ−Ｓｉからなるゲート電極形成膜を形成し、公知のフォトリソグラフィ技術によりフォトマスク（図示せず）を形成し、パターニングしてワード線１１２を形成する。
【００４６】
その後、図示および工程説明は省略するが、金属配線形成工程、保護膜形成工程及びボンディングパッド形成工程を行なって不揮発性半導体記憶装置として完成する。
【００４７】
上記したように、本実施形態では、ビット線絶縁膜を熱酸化法ではなく、上記のようにＨＴＯデポジット膜とすることでビット線絶縁膜端部でのバーズビークの発生を抑えることができ、電荷保持膜として機能する容量膜の端部が押し上げられることなく、メモリ特性劣化を抑制することができると同時に、バーズビークの横への広がりを抑制することができることで更なる微細化を実現することができる。
（第２の実施形態）
本発明の第２の実施形態に係る不揮発性半導体記憶装置は、第１の実施形態における不揮発性半導体記憶装置と構造が同一であるため、その説明は省略する。
【００４８】
以下、本実施形態に係る不揮発性半導体記憶装置の製造方法について、図８〜図１３を参照しながら説明する。尚、図８〜図１３における各図（ａ）はそれぞれメモリの平面概略図を、各図（ｂ）はそれぞれ各図（ａ）のＡ−Ａ’面の断面概略図を、各図（ｃ）はそれぞれ各図（ａ）のＢ−Ｂ’面の断面概略図を示している。
【００４９】
まず図８（ａ）〜（ｃ）で示すように、半導体基板２００において熱酸化法により７ｎｍの厚さを持つ下層のシリコン酸化膜２０１を形成した後、公知の減圧ＣＶＤ(Chemical Vapor Deposition)法により、膜厚が１０ｎｍの中層のシリコン窒化膜２０２、そして膜厚が１０ｎｍの上層のシリコン酸化膜２０３を順次堆積し、ＯＮＯ積層膜２０４を形成する。その後、ＯＮＯ積層膜２０４上にビット線加工膜として機能する１４０ｎｍのＨＴＯ膜２０５を形成し、公知のリソグラフィ技術を用いて、ビット線領域に開口を有する第４のマスクパターン２０６を形成する。
【００５０】
ここで、ＯＮＯ積層膜２０４を形成する工程と、ビット線加工膜２０５を形成する工程の間に例えばＳｉＮ膜のようなエッチストップ層を形成しても良い。
【００５１】
次に、図９（ａ）〜（ｃ）で示すように、第４のマスクパターン２０６をマスクにして、ビット線加工膜２０５、ＯＮＯ積層膜２０４を選択的にエッチング除去してビット線形成領域を開口し、第４のマスクパターン２０６を灰化処理等により除去した後、公知の減圧ＣＶＤ法にて注入保護膜（ビット線絶縁膜）としてＨＴＯ膜２０７を形成する。
【００５２】
次に、図１０（ａ）〜（ｃ）で示すように、開口部からビット線絶縁膜２０７を介して半導体基板２００中の表面近傍に不純物を導入し、複数の埋め込みビット線を形成する。例えばポケット注入としてボロンイオンを加速電圧５０ｋｅＶ、ドーズ量：３×１０１３/ｃｍ２、ソースドレイン注入としてヒ素イオンを加速電圧２０ｋｅＶ、ドーズ量：２×１０１５/ｃｍ２で注入し、窒素雰囲気中における例えば９００℃の温度下で６０分間の熱処理を施すことで、メモリトランジスタのソース領域及びドレイン領域となるビット線２０８を形成した後、ビット線加工膜と同一材料からなる埋め込み膜２０９を形成する。
【００５３】
次に、図１１（ａ）〜（ｃ）で示すように、埋め込み膜２０９、注入保護膜（ビット線絶縁膜）２０７、ビット線加工膜２０５を所定の高さまでＣＭＰ（Chemical Mechanical Polish）研磨する。
【００５４】
次に、図１２（ａ）〜（ｃ）で示すように、露出した埋め込み膜２０９及び、ビット線加工膜２０５の残存部分を同時にエッチング除去することで、隣接するゲート絶縁膜間にビット線絶縁膜２１０が形成される。
【００５５】
ここで、埋め込み膜２０９をビット線加工膜２０５とは同一材料からなる膜であるため同時に除去でき、工程簡略化を実現できる。
【００５６】
ここで、注入保護膜（ビット線絶縁膜）２０７に対して例えば選択性を持つエッチング条件で埋め込み膜２０９及び、ビット線加工膜２０５を同時に除去することで注入保護膜（ビット線絶縁膜）２０７のエッチング制御性を向上することもできる。
【００５７】
また、ゲート絶縁膜を形成する工程と、ビット線加工膜を形成する工程との間にエッチストップ層を形成する工程を有する場合、エッチストップ層も除去することが好ましい。
【００５８】
ここで、埋め込み膜２０９及び、ビット線加工膜２０５を除去した後、上層シリコン酸化膜２０３とビット線絶縁膜２１０上に公知のＣＶＤ法により、例えば１０ｎｍのシリコン酸化膜を形成すればビット線絶縁膜２１０の膜厚を厚くすることができ、絶縁膜としての耐圧をより確保することもできる。
【００５９】
また、本実施形態の製造方法によれば、ビット線絶縁膜２１０の膜厚を中央部が端部よりも薄くなるように形成できるため、ビット線絶縁膜２１０の耐圧をＯＮＯ積層膜２０４の耐圧よりもやや低い耐圧にすることができる。これによって工程中で発生する不要電荷のチャージングをビット線絶縁膜２１０から基板へ抜き去ることができるため、ＯＮＯ積層膜２０４への不要電荷のチャージングを抑制することができる。
【００６０】
そして図１３（ａ）〜（ｃ）で示すように、基板上に例えばＰｏｌｙ−Ｓｉからなるゲート電極形成膜を形成し、公知のフォトリソグラフィ技術によりフォトマスク（図示せず）を形成し、パターニングしてワード線２１１を形成する。
【００６１】
ここで、ビット線絶縁膜２０７を熱酸化法ではなく、前記のようにＨＴＯデポジット膜とすることでバーズビークの発生を抑えることができ、電荷保持膜として機能する前記容量膜２０２の端部が押し上げられることなく、メモリ特性劣化を抑制することができると同時に、更なる微細化を実現することができる。
【００６２】
その後、図示および工程説明は省略するが、金属配線形成工程、保護膜形成工程及びボンディングパッド形成工程を行なって不揮発性半導体記憶装置として完成する。
【００６３】
上記したように、本実施形態では、ビット線絶縁膜を熱酸化法ではなく、上記のようにＨＴＯデポジット膜とすることでビット線絶縁膜端部でのバーズビークの発生を抑えることができ、電荷保持膜として機能する容量膜の端部が押し上げられることなく、メモリ特性劣化を抑制することができると同時に、バーズビークの横への広がりを抑制することができることで更なる微細化を実現することができる。
（第３の実施形態）
本発明の第３の実施形態に係る不揮発性半導体記憶装置は、第１の実施形態における不揮発性半導体記憶装置と構造が同一であるため、その説明は省略する。
【００６４】
以下、本実施形態に係る不揮発性半導体記憶装置の製造方法について、図１４〜図１９を参照しながら説明する。尚、図１４〜図１９における各図（ａ）はそれぞれメモリの平面概略図を、各図（ｂ）はそれぞれ各図（ａ）のＡ−Ａ’面の断面概略図を、各図（ｃ）はそれぞれ各図（ａ）のＢ−Ｂ’面の断面概略図を示している。
【００６５】
まず図１４（ａ）〜（ｃ）で示すように、半導体基板３００において熱酸化法により７ｎｍの厚さを持つ下層のシリコン酸化膜３０１を形成した後、公知の減圧ＣＶＤ(Chemical Vapor Deposition)法により、膜厚が１０ｎｍの中層のシリコン窒化膜３０２、そして膜厚が１０ｎｍの上層のシリコン酸化膜３０３を順次堆積し、ＯＮＯ積層膜３０４を形成する。その後、ＯＮＯ積層膜３０４上にビット線加工膜として機能する１４０ｎｍのＨＴＯ膜３０５を形成し、公知のリソグラフィ技術を用いて、ビット線領域に開口を有する第４のマスクパターン３０６を形成する。
【００６６】
ここで、ＯＮＯ積層膜３０４を形成する工程と、ビット線加工膜３０６を形成する工程の間に例えばＳｉＮ膜のようなエッチストップ層を形成しても良い。
【００６７】
次に、図１５（ａ）〜（ｃ）で示すように、前記第４のマスクパターン３０６をマスクにして、ビット線加工膜３０５、ＯＮＯ積層膜３０４を選択的にエッチング除去してビット線形成領域を開口し、第４のマスクパターン３０６を灰化処理等により除去し、公知の減圧ＣＶＤ法にて注入保護膜（ビット線絶縁膜）としてＨＴＯ膜３０７を形成する。
【００６８】
次に、図１６（ａ）〜（ｃ）で示すように、開口部からビット線絶縁膜３０７を介して半導体基板３００中の表面近傍に不純物を導入し、複数の埋め込みビット線を形成する。例えばポケット注入としてボロンイオンを加速電圧５０ｋｅＶ、ドーズ量：３×１０１３/ｃｍ２、ソースドレイン注入としてヒ素イオンを加速電圧２０ｋｅＶ、ドーズ量：２×１０１５/ｃｍ２で注入し、窒素雰囲気中における例えば９００℃の温度下で６０分間の熱処理を施すことで、メモリトランジスタのソース領域及びドレイン領域となるビット線３０８を形成した後、塗布式埋め込み膜３０９を形成する。
【００６９】
ここで、塗布式埋め込み膜は例えばフォトレジストやＡＲＣ(Anti Reflection Coating)膜のような塗布膜のことで、微細化に伴うビット線加工膜２０５間の埋め込み領域のアスペクト比増加に対しても均一に埋め込むことができ、更なる微細化を実現することができる。
【００７０】
次に、図１７（ａ）〜（ｃ）で示すように、塗布式埋め込み膜３０９、注入保護膜（ビット線絶縁膜）３０７、ビット線加工膜３０５を所定の高さまでエッチバック除去する。
【００７１】
次に、図１８（ａ）〜（ｃ）で示すように、露出した塗布式埋め込み膜３０９及び、ビット線加工膜３０５の残存部分をエッチング除去することで、隣接するゲート絶縁膜間にビット線絶縁膜３１０が形成される。
【００７２】
ここで、ビット線加工膜３０５を注入保護膜（ビット線絶縁膜）３０７に対して例えば選択性を持つエッチング条件で除去することにより、注入保護膜（ビット線絶縁膜）のエッチング制御性を向上することができる。
【００７３】
また、ゲート絶縁膜を形成する工程と、ビット線加工膜を形成する工程との間にエッチストップ層を形成する工程を有する場合、エッチストップ層も除去することが好ましい。
【００７４】
ここで、塗布式埋め込み膜３０９及び、ビット線加工膜３０５を除去した後、上層シリコン酸化膜３０３とビット線絶縁膜３１０上に公知のＣＶＤ法により、例えば１０ｎｍのシリコン酸化膜を形成すればビット線絶縁膜３１０の膜厚を厚くすることができ、絶縁膜としての耐圧をより確保することもできる。
【００７５】
また、本実施形態の製造方法によれば、ビット線絶縁膜３１０の膜厚を中央部が端部よりも薄くなるように形成できるため、ビット線絶縁膜３１０の耐圧をＯＮＯ積層膜３０４の耐圧よりもやや低い耐圧にすることができる。これによって工程中で発生する不要電荷のチャージングをビット線絶縁膜３１０から基板へ抜き去ることができるため、ＯＮＯ積層膜３０４への不要電荷のチャージングを抑制することができる。
【００７６】
次に、図１９（ａ）〜（ｃ）で示すように、基板上に例えばＰｏｌｙ−Ｓｉからなるゲート電極形成膜を形成し、公知のフォトリソグラフィ技術によりフォトマスク（図示せず）を形成し、パターニングしてワード線３１１を形成する。
【００７７】
その後、図示および工程説明は省略するが、金属配線形成工程、保護膜形成工程及びボンディングパッド形成工程を行なって不揮発性半導体記憶装置として完成する。
【００７８】
上記したように、本実施形態では、ビット線絶縁膜を熱酸化法ではなく、上記のようにＨＴＯデポジット膜とすることでビット線絶縁膜端部でのバーズビークの発生を抑えることができ、電荷保持膜として機能する容量膜の端部が押し上げられることなく、メモリ特性劣化を抑制することができると同時に、バーズビークの横への広がりを抑制することができることで更なる微細化を実現することができる。
【産業上の利用可能性】
【００７９】
本発明の不揮発性半導体記憶装置およびその製法方法は、電荷保持膜端部が押し上げられることなく、平坦な電荷保持膜を形成することができ、メモリ特性劣化を抑制するとともに、更なる微細化が可能になり、また、ビット線絶縁膜中央部の膜厚が端部より薄く形成されるため、電荷保持膜への工程中チャージングの蓄積を抑制できるものであり、特に、埋め込みビット線構造の不揮発性半導体記憶装置およびその製造方法に有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１〜第３の実施形態の不揮発性半導体記憶装置の断面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図６】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図７】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図８】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図９】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図１０】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図１１】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図１２】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図１３】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図１４】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図１５】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図１６】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図１７】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図１８】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図１９】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法の工程断面図である。
【図２０】従来例の不揮発性半導体記憶装置の製造方法の工程断面図である。
【図２１】従来例の不揮発性半導体記憶装置の製造方法の工程断面図である。
【図２２】従来例の不揮発性半導体記憶装置の製造方法の工程断面図である。
【符号の説明】
【００８１】
１０  半導体基板
１１  下層のシリコン酸化膜
１２  中層のシリコン窒化膜
１３  上層のシリコン酸化膜
１４  ＯＮＯ積層膜
１５  第１のマスクパターン
１６  ビット線
１７  増速酸化された下層のシリコン酸化膜
１８  ゲート電極材料膜
１９  第２のマスクパターン
２０  ワード線
１００  半導体基板
１０１  下層のシリコン酸化膜
１０２  中層のシリコン窒化膜
１０３  上層のシリコン酸化膜
１０４  ＯＮＯ積層膜
１０５  エッチストップ層
１０６  ビット線加工膜
１０７  第３のマスクパターン
１０８  注入保護膜（ビット線絶縁膜）
１０９  ビット線
１１０  埋め込み膜
１１１  ビット線絶縁膜
１１２  ワード線
２００  半導体基板
２０１  下層のシリコン酸化膜
２０２  中層のシリコン窒化膜
２０３  上層のシリコン酸化膜
２０４  ＯＮＯ積層膜
２０５  ビット線加工膜
２０６  第４のマスクパターン
２０７  注入保護膜（ビット線絶縁膜）
２０８  ビット線
２０９  ビット線加工膜と同膜種の埋め込み膜
２１０  ビット線絶縁膜
２１１  ワード線
３０１  下層のシリコン酸化膜
３０２  中層のシリコン窒化膜
３０３  上層のシリコン酸化膜
３０４  ＯＮＯ積層膜
３０５  ビット線加工膜
３０６  第４のマスクパターン
３０７  注入保護膜（ビット線絶縁膜）
３０８  ビット線
３０９  塗布式埋め込み膜
３１０  ビット線絶縁膜
３１１  ワード線
【図１】
2007207971.tif 000003
【図２】
2007207971.tif 000004
【図３】
2007207971.tif 000005
【図４】
2007207971.tif 000006
【図５】
2007207971.tif 000007
【図６】
2007207971.tif 000008
【図７】
2007207971.tif 000009
【図８】
2007207971.tif 000010
【図９】
2007207971.tif 000011
【図１０】
2007207971.tif 000012
【図１１】
2007207971.tif 000013
【図１２】
2007207971.tif 000014
【図１３】
2007207971.tif 000015
【図１４】
2007207971.tif 000016
【図１５】
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【図１６】
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【図１７】
2007207971.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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