(57)【要約】【課題】  狭いしきい値分布幅を実現できる不揮発性半導体メモリを有した半導体集積回路装置を提供する。【解決手段】  複数のブロックを有するメモリセルアレイと、メモリセルアレイに配置された、電荷蓄積層を有する第１の不揮発性半導体メモリセルと、第１の不揮発性半導体メモリセルに隣接してメモリセルアレイに配置された、電荷蓄積層を有する第２の不揮発性半導体メモリセルと、を備え、第１の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、第２の不揮発性半導体メモリセルに対して通常データ書き込みを行い、第２の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、第１の不揮発性半導体メモリセルに対して追加データ書き込みを行う。【選択図】      図１０
2007207333.tif 000002
【特許請求の範囲】
【請求項１】
複数のブロックを有するメモリセルアレイと、
前記メモリセルアレイに配置された、電荷蓄積層を有する第１の不揮発性半導体メモリセルと、
前記第１の不揮発性半導体メモリセルに隣接して前記メモリセルアレイに配置された、電荷蓄積層を有する第２の不揮発性半導体メモリセルと、を備え、
前記第１の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第２の不揮発性半導体メモリセルに対して通常データ書き込みを行い、
前記第２の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第１の不揮発性半導体メモリセルに対して追加データ書き込みを行うことを特徴とする半導体集積回路装置。
【請求項２】
複数のページを含むブロックを複数有するメモリセルアレイと、
電荷蓄積層を有し、前記メモリセルアレイに配置された第１の不揮発性半導体メモリセルと、
電荷蓄積層を有し、前記メモリセルアレイに前記第１の不揮発性半導体メモリセルに隣接して配置された第２の不揮発性半導体メモリセルと、
電荷蓄積層を有し、前記メモリセルアレイに前記第１の不揮発性半導体メモリセルに隣接して配置された第３の不揮発性半導体メモリセルと、
電荷蓄積層を有し、前記メモリセルアレイに前記第２の不揮発性半導体メモリセルに隣接して配置された第４の不揮発性半導体メモリセルと、
ビット線方向に沿って延びる第１のビット線と、
前記ビット線方向に沿って延びる第２のビット線と、
前記ビット線方向と交差するワード線方向に沿って延びる第１のワード線と、
前記ワード線方向に沿って延びる第２のワード線と、を備え、
前記第１の不揮発性半導体メモリセルの電荷蓄積層は前記第１ワード線に容量結合し、前記第１の不揮発性半導体メモリセルの電流通路の一端は、前記第３の不揮発性半導体メモリセルの電流通路の一端に接続され、
前記第２の不揮発性半導体メモリセルの電荷蓄積層は前記第１ワード線に容量結合し、前記第２の不揮発性半導体メモリセルの電流通路の一端は、前記第４の不揮発性半導体メモリセルの電流通路の一端に接続され、
前記第３の不揮発性半導体メモリセルの電荷蓄積層は前記第２ワード線に容量結合し、前記第３の不揮発性半導体メモリセルの電流通路の他端は、前記第１のビット線に電気的に接続され、
前記第４の不揮発性半導体メモリセルの電荷蓄積層は前記第２ワード線に容量結合し、前記第４の不揮発性半導体メモリセルの電流通路の他端は、前記第２のビット線に電気的に接続され、
前記第１の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第２の不揮発性半導体メモリセルに対して通常データ書き込みを行い、
前記第２の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第３の不揮発性半導体メモリセルに対して通常データの書き込みを行い、
前記第３の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第１の不揮発性半導体メモリセルに対して追加データ書き込みを行うことを特徴とする半導体集積回路装置。
【請求項３】
前記追加データ書き込みは、前記複数のブロックのうち、１つのブロックの書き込みが終了した後、又は前記複数のページのうち、１つのページの書き込みが終了した後に行うことを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項４】
前記追加データ書き込みは、前記第２の不揮発性半導体メモリに書き込まれたデータに応じて前記第１の不揮発性半導体メモリのしきい値をシフトするケースと、前記しきい値のシフトを抑制するケースとの双方があることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項５】
前記第１の不揮発性半導体メモリセルが記憶するデータが３値以上であるとき、
前記追加データ書き込みにおけるベリファイ読み出しは、前記第１の不揮発性半導体メモリセルの電流通路の一端に電気的に接続されるビット線をプリチャージした状態で、前記第１の不揮発性半導体メモリセルのゲートに接続されるワード線に、前記３値以上のデータのレベルに応じた２つ以上のベリファイ電圧を順次与えることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に係わり、特に、データの書き換えが可能な不揮発性半導体メモリを備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
データ書き換えが可能な不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、その記憶容量は、益々増大する傾向にある。
【０００３】
記憶容量の増加の増大に伴ってメモリセルの微細化がすすむと、今までは現れにくかった現象、例えば、隣接したセルの浮遊ゲートの電位に起因するしきい値変動等の現象が現れるようになってきた。このしきい値変動は、近接効果と呼ばれる。
【０００４】
近接効果は、データ書き込み済みのメモリセルのしきい値を変動させる。これは、しきい値分布幅を狭くしようとする際の弊害となる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、狭いしきい値分布幅を実現できる不揮発性半導体メモリを有した半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の第１態様に係る半導体集積回路装置は、複数のブロックを有するメモリセルアレイと、前記メモリセルアレイに配置された、電荷蓄積層を有する第１の不揮発性半導体メモリセルと、前記第１の不揮発性半導体メモリセルに隣接して前記メモリセルアレイに配置された、電荷蓄積層を有する第２の不揮発性半導体メモリセルと、を備え、前記第１の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第２の不揮発性半導体メモリセルに対して通常データ書き込みを行い、前記第２の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第１の不揮発性半導体メモリセルに対して追加データ書き込みを行う。
【０００７】
この発明の第２態様に係る半導体集積回路装置は、複数のページを含むブロックを複数有するメモリセルアレイと、電荷蓄積層を有し、前記メモリセルアレイに配置された第１の不揮発性半導体メモリセルと、電荷蓄積層を有し、前記メモリセルアレイに前記第１の不揮発性半導体メモリセルに隣接して配置された第２の不揮発性半導体メモリセルと、電荷蓄積層を有し、前記メモリセルアレイに前記第１の不揮発性半導体メモリセルに隣接して配置された第３の不揮発性半導体メモリセルと、電荷蓄積層を有し、前記メモリセルアレイに前記第２の不揮発性半導体メモリセルに隣接して配置された第４の不揮発性半導体メモリセルと、ビット線方向に沿って延びる第１のビット線と、前記ビット線方向に沿って延びる第２のビット線と、前記ビット線方向と交差するワード線方向に沿って延びる第１のワード線と、前記ワード線方向に沿って延びる第２のワード線と、を備え、前記第１の不揮発性半導体メモリセルの電荷蓄積層は前記第１ワード線に容量結合し、前記第１の不揮発性半導体メモリセルの電流通路の一端は、前記第３の不揮発性半導体メモリセルの電流通路の一端に接続され、前記第２の不揮発性半導体メモリセルの電荷蓄積層は前記第１ワード線に容量結合し、前記第２の不揮発性半導体メモリセルの電流通路の一端は、前記第４の不揮発性半導体メモリセルの電流通路の一端に接続され、前記第３の不揮発性半導体メモリセルの電荷蓄積層は前記第２ワード線に容量結合し、前記第３の不揮発性半導体メモリセルの電流通路の他端は、前記第１のビット線に電気的に接続され、前記第４の不揮発性半導体メモリセルの電荷蓄積層は前記第２ワード線に容量結合し、前記第４の不揮発性半導体メモリセルの電流通路の他端は、前記第２のビット線に電気的に接続され、前記第１の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第２の不揮発性半導体メモリセルに対して通常データ書き込みを行い、前記第２の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第３の不揮発性半導体メモリセルに対して通常データの書き込みを行い、前記第３の不揮発性半導体メモリセルに対して通常データ書き込みを行った後、前記第１の不揮発性半導体メモリセルに対して追加データ書き込みを行う。
【発明の効果】
【０００８】
この発明によれば、狭いしきい値分布幅を実現できる不揮発性半導体メモリを有した半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
実施形態の説明に先立ち、近接効果について簡単に説明する。
【００１０】
不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、データをページ毎に書き込む。つまり、１つのページに対する書き込みが終わると、次のページの書き込みに移る。ページはワード線単位で設定されることが一般的である。例えば、ワード線ＷＬ１に接続されたメモリセルＭＣ１にデータを書き込むと（図１Ａ参照）、次に、ワード線ＷＬ２に接続されたメモリセルＭＣ２にデータを書き込む（図１Ｂ参照）。
【００１１】
ここで、メモリセルＭＣ２にデータ“０”を書き込む、と仮定する。データ“０”を書き込むと、メモリセルＭＣ２の電荷蓄積層、例えば、浮遊ゲートＦＧ２には電子ｅ−が注入され、浮遊ゲートＦＧ２の電位が下がる。浮遊ゲートＦＧ２は、ビット線方向に沿ってメモリセルＭＣ１の浮遊ゲートＦＧ１と絶縁物を介して隣接する（図２参照）。浮遊ゲートＦＧ２は、メモリセルＭＣ１の浮遊ゲートＦＧ１と寄生容量Ｃｆｆを介して結合する。浮遊ゲートＦＧ２の電位が下がると、浮遊ゲートＦＧ１は浮遊ゲートＦＧ２と容量結合し、浮遊ゲートＦＧ１の電位が下がる。メモリセルＭＣ１は、書き込み済みである。書き込み済みのメモリセルＭＣ１の浮遊ゲートＦＧ１の電位が下がる、ということは、書き込み済みのメモリセルＭＣ１のしきい値Ｖｔｈが変化した、ということである。これが近接効果である。近接効果を受ける前のメモリセルのしきい値分布Ｄｗを図３Ａに、近接効果を受けた後のしきい値分布Ｄｗ´を図３Ｂに示す。
【００１２】
図３Ａ、及び図３Ｂに示すように、近接効果は、書き込み済みメモリセルのしきい値分布幅Ｄｗを、分布幅Ｄｗ´に拡大させる。これは、しきい値分布を狙い通りの範囲内に制御することを難くする。
【００１３】
近接効果は、ビット線方向に隣接するメモリセル間において発生するばかりでなく、ワード線方向に隣接するメモリセル間においても発生する。例えば、データ書き込みを、偶数ビット線ＢＬｅ、奇数ビット線ＢＬｏで交互に行う方式のＮＡＮＤ型フラッシュメモリである（図４参照）。この方式のＮＡＮＤ型フラッシュメモリは、ワード線方向に隣接するメモリセル間において近接効果が発生する。
【００１４】
メモリセルの微細化とともに、１個のメモリセルに３値以上の情報を記憶させる、いわゆる多値化も進展しつつある。多値ＮＡＮＤ型フラッシュメモリは、二値ＮＡＮＤ型フラッシュメモリに比較してしきい値分布幅が狭い。このため、そのしきい値の制御は、二値ＮＡＮＤ型フラッシュメモリに比較して繊細である。
【００１５】
近接効果の影響は二値ＮＡＮＤ型フラッシュメモリも受けるが、多値ＮＡＮＤ型フラッシュメモリはより顕著に受けやすい。例えば、４値ＮＡＮＤ型フラッシュメモリは、中間電圧Ｖｐａｓｓと０Ｖとの間に、３つ以上のしきい値分布を形成しなければならない。このため、しきい値分布幅を狭くせざるを得ない。
【００１６】
以下、この発明の実施形態を、図面を参照して説明する。なお、図面においては、同一の部分については同一の参照符号を付す。
【００１７】
（第１実施形態）
本例では、半導体集積回路装置の一例として、不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリを示す。本例では、３値以上の情報を１個のメモリセルに記憶させる多値ＮＡＮＤ型フラッシュメモリを示すが、この発明の実施形態は多値ＮＡＮＤ型フラッシュメモリに限られるものではない。多値の一例は、４値である。４値ＮＡＮＤ型フラッシュメモリのしきい値分布の一例を図５に示す。
【００１８】
図５に示すように、一例に係るしきい値分布には、しきい値の低い方から高い方に向かって、順にＡ、Ｂ、Ｃ、Ｄの４つの分布がある。４つの分布は、読み出し電圧ＶＡ、ＶＢ、ＶＣの３つを境にして分かれる。しきい値が最も低い分布Ａは消去状態であり、読み出し電圧ＶＡよりも低い位置にある。読み出し電圧ＶＡの一例は０Ｖである。本例では、分布Ａは負の値をとる。分布Ａは、例えば、データ“１１”に対応する。分布Ｂは書き込み状態であり、読み出し電圧ＶＡよりも高く、かつ、読み出し電圧ＶＢよりも低い位置にある。分布Ｂは、例えば、データ“１０”に対応する。分布Ｃも書き込み状態であり、読み出し電圧ＶＢよりも高く、かつ、読み出し電圧ＶＣよりも低い位置にある。分布Ｃは、例えば、データ“００”に対応する。分布Ｄも書き込み状態であり、読み出し電圧ＶＣよりも高く中間電圧Ｖｐａｓｓよりも低い位置にある。分布Ｄは、例えば、データ“０１”に対応する。中間電圧Ｖｐａｓｓは、読み出し電圧ＶＣよりも高く、かつ、書き込み電圧Ｖｐｇｍよりも低い電圧である。
【００１９】
本例のデータ書き込みは下位ビット、上位ビットの順で行なう。
【００２０】
まず、書き込みデータの下位ビットが“０”ならば、メモリセルの浮遊ゲートに電子を注入し、しきい値を、分布Ａ（消去状態）から分布Ｂにシフトする。反対に“１”ならば、メモリセルの浮遊ゲートに電子が注入されることを抑制し、分布Ａを維持する。これで、メモリセルのしきい値の分布は、データ“１１”（消去状態）の分布Ａと、データ“１０”の分布Ｂとに分かれる（図５、参照符号（Ｉ）参照）。
【００２１】
次に、書き込みデータの上位ビットが“０”ならば、メモリセルの浮遊ゲートに電子を注入し、しきい値を、分布Ａから分布Ｄ、及び分布Ｂから分布Ｃにシフトする。反対に“１”ならば、メモリセルの浮遊ゲートに電子が注入されることを抑制し、分布Ａ、及び分布Ｂを維持する。これで、メモリセルのしきい値の分布は、データ“１１”（消去状態）の分布Ａ、データ“１０”の分布Ｂ、データ“００”の分布Ｃ、及びデータ“０１”の分布Ｄに分かれる（図５、参照符号（ＩＩ）参照）。
【００２２】
なお、本明細書においては、データ“１０”を低位レベルデータ、データ“００”、“０１”を上位レベルデータと呼ぶ。
【００２３】
（第１例）
図６は、この発明の第１実施形態に係る半導体集積回路装置の第１例を示す回路図である。本例は、ビット線方向に隣接するメモリセル間で、近接効果を受ける例に関する。
【００２４】
図６に示すように、ワード線ＷＬ１に接続されたメモリセル（…、ＭＣ１ｎ−１、ＭＣ１ｎ、ＭＣ１ｎ＋１、…）はデータ書き込み済みであり、次に、ワード線ＷＬ２に接続されたメモリセル（…、ＭＣ２ｎ−１、ＭＣ２ｎ、ＭＣ２ｎ＋１、…）に、データを書き込む。この動作を説明する。
【００２５】
なお、本例において、読み出し動作、及び消去動作は、例えば、従来の動作と同じで良い。従って、本例では書き込み動作のみを説明する。
【００２６】
（書き込み動作）
まず、ワード線ＷＬ１に接続されたメモリセル（…、ＭＣ１ｎ−１、ＭＣ１ｎ、ＭＣ１ｎ＋１、…）に、データ“１１”、データ“１０”、データ“００”、データ“０１”を書き込む。具体的な一例は、上述した通り、書き込みデータに従って、まず、低位レベルデータ“１０”を書き込み、続いて上位レベルデータ“００”、“０１”を書き込む。
【００２７】
次に、ワード線ＷＬ２に接続されたメモリセル（…、ＭＣ２ｎ−１、ＭＣ２ｎ、ＭＣ２ｎ＋１、…）に、ワード線ＷＬ１の場合と同様に、低位レベルデータ“１０”を書き込み、続いて上位レベルデータ“００”、“０１”を書き込む。この書き込みによって、ワード線ＷＬ１に接続されたメモリセル（…、ＭＣ１ｎ−１、ＭＣ１ｎ、ＭＣ１ｎ＋１、…）は、近接効果を受ける。
【００２８】
そこで、本例では、メモリセル（…、ＭＣ１ｎ−１、ＭＣ１ｎ、ＭＣ１ｎ＋１、…）に対して追加書き込みを行う。追加書き込みによってメモリセル（…、ＭＣ１ｎ−１、ＭＣ１ｎ、ＭＣ１ｎ＋１、…）の浮遊ゲートに電子が注入され、そのしきい値が上昇する。これにより、近接効果を受けて拡大してしまったしきい値分布幅を、再度狭くなるように補正することができる。
【００２９】
追加書き込みを用いた書き込み動作の一例を以下に説明する。
【００３０】
図７は、ベリファイ電圧の設定の一例を示す図である。
【００３１】
図７に示すように、この一例では、書き込みの後に追加書き込みを行うことを考慮し、ベリファイ電圧に、書き込み用ベリファイ電圧ＶＶと、追加書き込み用ベリファイ電圧ＶＶ＊との２種類を設定する。なお、追加書き込みの前に行う書き込みを、以下通常書き込みと呼び、通常書き込みの際のベリファイ電圧を、通常書き込み用ベリファイ電圧ＶＶと呼ぶ。本例では、通常書き込み用ベリファイ電圧ＶＶとして、分布Ｂの下限を規定するベリファイ電圧ＶＶＡ、分布Ｃの下限を規定するベリファイ電圧ＶＶＢ、及び分布Ｄの下限を規定するＶＶＣが設定される。また、追加書き込み用ベリファイ電圧ＶＶ＊として、ベリファイ電圧ＶＶＡ＊、ＶＶＢ＊、及びＶＶＣ＊が設定される。ベリファイ電圧ＶＶＡ＊は追加書き込み後の分布Ｂの下限を規定し、同様に、ベリファイ電圧ＶＶＢ＊は追加書き込み後の分布Ｃの下限を、ベリファイ電圧ＶＶＣ＊は追加書き込み後の分布Ｃの下限を規定する。
【００３２】
本例では、通常書き込み用ベリファイ電圧ＶＶは、追加書き込み用ベリファイ電圧ＶＶ＊よりも低く設定される。通常書き込みでは、通常書き込み用ベリファイ電圧ＶＶＡ、ＶＶＢ、及びＶＶＣを使用してベリファイ読み出しが行われる。追加書き込みでは、追加書き込み用ベリファイ電圧ＶＶＡ＊、ＶＶＢ＊、及びＶＶＣ＊を使用してベリファイ読み出しが行われる。通常書き込み後（近接効果を受ける前）のしきい値分布の例を図８に、近接効果を受けた後のしきい値分布の例を図９に、追加書き込み後（近接効果補正後）のしきい値分布の例を図１０に示す。
【００３３】
このように第１実施形態に係る半導体集積回路装置によれば、通常書き込みの後、近接効果を受けたメモリセルに対して追加書き込みを行う。これにより、近接効果を受けて拡大したしきい値分布幅Ｄｗ´が、再度狭まるように、しきい値分布幅を補正することができる（Ｄｗ＊Ｂ＜Ｄｗ´Ｂ、Ｄｗ＊Ｃ＜Ｄｗ´Ｃ、Ｄｗ＊Ｄ＜Ｄｗ´Ｄ）。従って、狭いしきい値分布幅を実現できる不揮発性半導体メモリを有した半導体集積回路装置を提供できる。
【００３４】
（第２例）
第２例は、ワード線方向に隣接するメモリセル間で、近接効果を受ける例に関する。
【００３５】
図１１は、この発明の第１実施形態に係る半導体集積回路装置の第２例を示す回路図である。
【００３６】
図１１に示すように、ワード線ＷＬに接続され、かつ、偶数ビット線（ＢＬｅ）に接続されたメモリセル（…、ＭＣｅｎ、ＭＣｅｎ＋１、…）はデータ書き込み済みであり、次に、ワード線ＷＬに接続され、かつ、奇数ビット線（ＢＬｏ）に接続されたメモリセル（…、ＭＣｏｎ、ＭＣｏｎ＋１、…）に、データを書き込む。この動作を説明する。
【００３７】
なお、本例においても、読み出し動作、及び消去動作は、例えば、従来の動作と同じで良い。従って、本例では書き込み動作のみを説明する。
【００３８】
（書き込み動作）
まず、ワード線ＷＬに接続され、かつ、偶数ビット線ＢＬｅ（…、ＢＬｅｎ、ＢＬｅｎ＋１、…）に接続されたメモリセルＭＣｅ（…、ＭＣｅｎ、ＭＣｅｎ＋１、…）に、第１実施形態と同様に、書き込みデータに従って、低位レベルデータ“１０”を書き込み、続いて上位レベルデータ“００”、“０１”を書き込む。
【００３９】
次に、ワード線ＷＬに接続され、かつ、奇数ビット線ＢＬｏ（…、ＢＬｏｎ、ＢＬｏｎ＋１、…）に接続されたメモリセルＭＣｏ（…、ＭＣｏｎ、ＭＣｏｎ＋１、…）に、書き込みデータに従って、低位レベルデータ“１０”を書き込み、続いて上位レベルデータ“００”、“０１”を書き込む。この書き込みによって、メモリセルＭＣｅ（…、ＭＣｅｎ、ＭＣｅｎ＋１、…）は、近接効果を受ける。
【００４０】
本例では、メモリセルＭＣｅ（…、ＭＣｅｎ、ＭＣｅｎ＋１、…）に対して追加書き込みを行う。追加書き込みによってメモリセルＭＣｅ（…、ＭＣｅｎ、ＭＣｅｎ＋１、…）の浮遊ゲートに電子が注入され、そのしきい値が上昇する。
【００４１】
なお、第２例における通常書き込み用ベリファイ電圧ＶＶ、及び追加書き込み用ベリファイ電圧ＶＶ＊の設定は、第１実施形態と同様で良い。
【００４２】
第２例に係る半導体集積回路装置においても、通常書き込みの後、近接効果を受けたメモリセルに対して追加書き込みを行うので、近接効果を受けて拡大したしきい値分布幅を、再度狭くなるように補正することができる。従って、第１例と同様に、狭いしきい値分布幅を実現できる不揮発性半導体メモリを有した半導体集積回路装置を提供できる。
【００４３】
（第３例）
本例は、ビット線方向に隣接するメモリセル間、及びワード線方向に隣接するメモリセル間でそれぞれにおいて、近接効果を受ける例に関する。
【００４４】
図１２、図１３は、この発明の第１実施形態に係る半導体集積回路装置の第３例を示す回路図である。
【００４５】
まず、図１２に示すように、ワード線ＷＬ１に接続され、かつ、偶数ビット線（ＢＬｅ）に接続されたメモリセル（…、ＭＣ１ｅｎ、ＭＣ１ｅｎ＋１、…）はデータ書き込み済みであり、次に、ワード線ＷＬ１に接続され、かつ、奇数ビット線（ＢＬｏ）に接続されたメモリセル（…、ＭＣ１ｏｎ、ＭＣ１ｏｎ＋１、…）に、データを書き込む。次に、図１３に示すように、ワード線ＷＬ２に接続され、かつ、偶数ビット線（ＢＬｅ）に接続されたメモリセル（…、ＭＣ２ｅｎ、ＭＣ２ｅｎ＋１、…）に、データを書き込む。この動作を説明する。
【００４６】
なお、本例において、読み出し動作、及び消去動作は、例えば、従来の動作と同じで良い。従って、本例では書き込み動作のみを説明する。
【００４７】
（書き込み動作）
まず、図１２に示すように、ワード線ＷＬ１に接続され、かつ、偶数ビット線ＢＬｅ（…、ＢＬｅｎ、ＢＬｅｎ＋１、…）に接続されたメモリセルＭＣ１ｅ（…、ＭＣ１ｅｎ、ＭＣ１ｅｎ＋１、…）に、第１実施形態と同様に、書き込みデータに従って、低位レベルデータ“１０”を書き込み、続いて上位レベルデータ“００”、“０１”を書き込む。
【００４８】
次に、ワード線ＷＬ１に接続され、かつ、奇数ビット線ＢＬｏ（…、ＢＬｏｎ、ＢＬｏｎ＋１、…）に接続されたメモリセルＭＣ１ｏ（…、ＭＣ１ｏｎ、ＭＣ１ｏｎ＋１、…）に、書き込みデータに従って、低位レベルデータ“１０”を書き込み、続いて上位レベルデータ“００”、“０１”を書き込む。この書き込みによって、メモリセルＭＣ１ｅ（…、ＭＣ１ｅｎ、ＭＣ１ｅｎ＋１、…）は、第１回目の近接効果を受ける。
【００４９】
次に、図１３に示すように、ワード線ＷＬ２に接続され、かつ、偶数ビット線ＢＬｅ（…、ＢＬｅｎ、ＢＬｅｎ＋１、…）に接続されたメモリセルＭＣ２ｅ（…、ＭＣ２ｅｎ、ＭＣ２ｅｎ＋１、…）に、第１実施形態と同様に、書き込みデータに従って、低位レベルデータ“１０”を書き込み、続いて上位レベルデータ“００”、“０１”を書き込む。この書き込みによって、メモリセルＭＣ１ｅ（…、ＭＣ１ｅｎ、ＭＣ１ｅｎ＋１、…）は、第２回目の近接効果を受ける。
【００５０】
本例では、メモリセルＭＣ１ｅ（…、ＭＣ１ｅｎ、ＭＣ１ｅｎ＋１、…）に対して追加書き込みを行う。追加書き込みによってメモリセルＭＣ１ｅ（…、ＭＣ１ｅｎ、ＭＣ１ｅｎ＋１、…）の浮遊ゲートに電子が注入され、そのしきい値が上昇する。
【００５１】
なお、第３実施形態における通常書き込み用ベリファイ電圧ＶＶ、及び追加書き込み用ベリファイ電圧ＶＶ＊の設定は、第１実施形態と同様で良い。
【００５２】
第３実施形態に係る半導体集積回路装置においても、通常書き込みの後、近接効果を受けたメモリセルに対して追加書き込みを行うので、近接効果を受けて拡大したしきい値分布幅を、再度狭くなるように補正することができる。従って、第１例、第２例と同様に、狭いしきい値分布幅を実現できる不揮発性半導体メモリを有した半導体集積回路装置を提供できる。
【００５３】
（第２実施形態）
第２実施形態は、追加書き込みを開始するタイミングに関する例である。
【００５４】
図１４はＮＡＮＤ型フラッシュメモリの概略的な構成を示すブロック図である。
【００５５】
図１４に示すように、半導体集積回路チップ１には、Ｉ／Ｏバッファ３、ページバッファ５、メモリセルアレイ７、及びロウデコーダ９が配置される。なお、図１４は概略的な構成の一例であり、基本的なデータの入力経路、及びデータの出力経路のみを示す。このため、図１４においては、コマンドをデコードするコマンドデコーダやメモリのステータスを保持するステータスレジスタ、制御回路等は省略する。
【００５６】
Ｉ／Ｏバッファ３は、チップ１とチップ１の外にある外部電子機器との電気的接点である。例えば、書き込みデータは、外部電子機器からＩ／Ｏバッファ３を介してチップ１に入力される。また、読み出しデータは、チップ１からＩ／Ｏバッファを介して外部電子機器に出力される。Ｉ／Ｏバッファ３は、内部データ線を介してページバッファ５に電気的に接続される。
【００５７】
ページバッファ５は、メモリセルアレイ７に書き込む書き込みデータを、１ページ分保持する回路である。また、メモリセルアレイ７から読み出した読み出しデータを、１ページ分保持する回路である。このため、ページバッファ５は、その内部に、データを一時的に保持するデータキャッシュと呼ばれる回路を含む。データキャッシュの一例はラッチ回路であり、ラッチ回路は１ページ分の読み出しデータ、あるいは１ページ分の書き込みデータをラッチする。ページバッファ５は、ビット線を介してメモリセルアレイ７に電気的に接続される。
【００５８】
図１５は、メモリセルアレイの一例を示す図である。
【００５９】
図１５に示すように、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ７は複数のブロックを含む。本例では、メモリセルアレイ１は２０４８個のブロックＮｏ．０００１〜Ｎｏ．２０４８を含む。ブロックは、例えば、データ消去の最小単位を構成する。図１６に、ブロックの一等価回路例を示す。
【００６０】
図１６に示すように、１個のブロックＮｏ．ｉは複数のＮＡＮＤ型メモリセルユニットを含む。本例においては、１個のブロックＮｏ．ｉは１６８９６個のＮＡＮＤ型メモリユニットを含む。ＮＡＮＤ型メモリセルユニットは、直列に接続された複数の不揮発性半導体メモリセルＭＣを含む。本例においては、ＮＡＮＤ型メモリセルユニットは３２個のメモリセルＭＣを含む。３２個のメモリセルＭＣは、ドレイン側ブロック選択トランジスタＳＴＤとソース側ブロック選択トランジスタＳＴＳとの間に直列に接続される。ＮＡＮＤ型メモリセルユニットの一端は、選択トランジスタＳＴＤを介してビット線ＢＬに接続される。ＮＡＮＤ型メモリセルユニットの他端は、選択トランジスタＳＴＳを介して共通ソース線ＣＥＬＳＲＣに接続される。選択トランジスタＳＴＤのゲートはドレイン側ブロック選択ゲート線ＳＧＤに接続される。選択トランジスタＳＴＳのゲートはソース側ブロック選択ゲート線ＳＧＳに接続される。メモリセルＭＣのゲート（制御ゲート）はワード線ＷＬに接続される。ブロック選択線ＳＧＤ、ＳＧＳ、ワード線ＷＬはロウデコーダ９のロウデコード回路ＲＤに接続される。ロウデコード回路ＲＤは、ロウアドレスをデコードし、ブロック選択線ＳＧＤ、ＳＧＳ、ワード線ＷＬを選択する。
【００６１】
本例では、１本のワード線ＷＬに接続される１６８９６個のメモリセルＭＣに対して、データの読み出し、及び書き込みが同時に行われる。１つのメモリセルＭＣが１ビットのデータを記憶する場合（２値メモリ）、１６８９６個のメモリセルＭＣが集まってページという単位を構成する。ページは、例えば、データの読み出し、及び書き込みの最小単位を構成する。１つのメモリセルＭＣが２ビットのデータを記憶する場合（４値メモリ）、１６８９６個のメモリセルは２ページ分のデータを記憶する。
【００６２】
追加データ書き込みは、複数のブロックのうち、１つのブロックの書き込みが終了した後に行っても良く、複数のページのうち、１つのページの書き込みが終了した後に行っても良い。以下、書き込み動作の例のいくつかを説明する。
【００６３】
（第１例）
本例は、１つのブロックへの通常書き込みが終わった後に、追加書き込みする例である。
【００６４】
図１７は、第２実施形態の第１例に係る書き込み方法の一手順例を示す図である。
【００６５】
集積回路が書き込みコマンドを受けると、集積回路の制御回路系には書き込み開始フラグが立つ。本例では、書き込み開始フラグが立つと、書き込み動作以外の動作は禁止される。
【００６６】
＜通常書き込み動作＞
書き込み開始フラグが立つと、通常書き込み動作が始まる。本例における通常書き込み動作の手順は以下の通りである。
【００６７】
図１７に示すように、書き込みデータ、例えば、１ページ分の書き込みデータを、ページバッファ内のデータキャッシュにロードする（Ｄａｔａ→Ｃａｃｈｅ）。次いで、ロードされたデータを、データキャッシュにラッチする（Ｃａｃｈｅ→Ｌａｔｃｈ）。次いで、指定されたページに、ラッチされたデータに従ってデータを書き込む（Ｌａｔｃｈ→Ｐｒｏｇ）。
【００６８】
１ページ分の書き込みが終了したら、次の１ページ分の書き込みに移り、上記通常書き込み動作を繰り返す。本例ではブロックのうち、最もソース線に近い側のページから、ドレイン側に向かって、１つのブロックの通常書き込みが終わるまで繰り返す。１つのブロックの通常書き込みが終わると、制御回路系に書き込み終了フラグが立つ。書き込み終了フラグが立つと、今度は追加書き込み開始フラグが立つ。
【００６９】
＜追加書き込み動作＞
追加書き込み開始フラグが立つと、追加書き込み動作が始まる。本例における追加書き込み動作の手順は以下の通りである。
【００７０】
図１７に示すように、通常書き込みが終わったブロックからデータを読み出す。本例では、最もソース線に近いページ（本例ではワード線ＷＬ１のページ）からデータを読み出す。続いて、次のページ（本例ではワード線ＷＬ２のページ）からデータを読み出す（ＲＥＡＤ）。次いで、ワード線ＷＬ１のページデータと、ワード線ＷＬ２のページデータとを比較して、ワード線ＷＬ１のページデータに対して与える追加書き込み量、本例では、しきい値補正量を決める（補正量計算）。しきい値補正量は、ワード線ＷＬ１に接続されるメモリセルＭＣ毎に、一つ一つ決められる。次いで、決まったしきい値補正量に基いて、ワード線ＷＬ１に接続されるメモリセルＭＣにデータを追加書き込みし、しきい値を補正する（補正書込み）。
【００７１】
ワード線ＷＬ１のページデータへの追加書き込みが終わったら、上記追加書き込み動作を繰り返す。つまり、次のページ（本例ではワード線ＷＬ３のページ）からデータを読み出す。このワード線ＷＬ３のページデータと、先に読み出したワード線ＷＬ２のページデータとを比較して、ワード線ＷＬ２のページデータに対して与える追加書き込み量、本例では、しきい値補正量を決める。このような追加書き込み動作を、ワード線ＷＬ３１のページデータへの追加書き込みが終わるまで繰り返す。さらに、本例では、ワード線ＷＬ３２のページデータにも追加書き込みする。最後に通常書き込みされたワード線ＷＬ３２のページデータは近接効果を受けない。近接効果を受けないページデータは、追加書き込みする必要は無い。しかし、近接効果を受けないページデータにも追加書込みすると、近接効果を受けないページデータと近接効果を受けるページデータとのしきい値差を縮めることができる。図１８Ａに近接効果を受けないセルのしきい値分布を、図１８Ｂに近接効果を受けるセルのしきい値分布を示す。図１８Ａに示すように、近接効果を受けないセルに追加書込みすると、そのしきい値分布は、近接効果を受けるセル（追加書込みするセル）のしきい値とほぼ同じにできる。この結果、図１８Ｃに示すように、しきい値分布幅Ｄｗ＊Ｂ、Ｄｗ＊Ｃ、Ｄｗ＊Ｄは狭くすることができる。参考例として、図１９Ａ〜図１９Ｃに、近接効果を受けないセルには、追加書込みをしないケースを示す。このケースは、特に、図１９Ｃに示すように、近接効果を受けないセルに追加書込みをしないために、しきい値分布幅Ｄｗ＊Ｂ、Ｄｗ＊Ｃ、Ｄｗ＊Ｄは、図１８Ｃに示す本例に比較して、広くなる。
【００７２】
１つのブロックの追加書き込みが終わると、追加書き込み終了フラグが立つ。
【００７３】
第１例によれば、近接効果を受けていないページデータへも追加書き込みするので、特に、図１８Ｃに示すように、しきい値分布幅Ｄｗ＊Ｂ、Ｄｗ＊Ｃ、Ｄｗ＊Ｄを縮めることができる。しきい値分布幅Ｄｗ＊Ｂ、Ｄｗ＊Ｃ、Ｄｗ＊Ｄが縮まると、例えば、データが別のデータに変化し難くなる等の利点を得ることができ、データ保持に関する信頼性が向上する。
【００７４】
狭いしきい値分布幅を得る手法として、パスライト書き込みが知られている（参考文献：特開２００３−１９６９８８）。パスライト書き込みは、メモリセルのしきい値が、所定の書き込みレベルに近づいてきたら、ワード線のステップアップ電圧幅を小さくする。パスライト書き込みは、ステップアップ電圧幅を小さくし、書き込みパルス１回当たりのしきい値シフト量を小さくすることで、所定の書き込みレベルにソフトにランディングさせる。パスライト書き込みによれば、狭いしきい値分布幅を得ることができる。しかし、より狭いしきい値分布幅を得るには、ステップアップ電圧幅を、より小さくしなければならない。パスライト書き込みだけを用いると、書き込みパルス印加回数が増え、データ書き込み時間が長くなりやすい。
【００７５】
対して、第１例によれば、追加書き込みすることで、狭いしきい値分布幅を得る。第１例は、パスライト書き込みに比較すれば、データ書き込み時間を短くすることができる。もちろん、第１例は、パスライト書き込みと併用することもできる。併用した場合においても、パスライト書き込みだけを用いた書き込みに比較すれば、データ書き込み時間を短くすることができる。
【００７６】
さらに、第１例は、追加書き込み開始フラグが立つと、追加書き込みが始まる。追加書き込み開始フラグが立っている間は、追加書き込み以外の動作を禁止することができる。追加書き込み以外の動作を禁止することで、誤った追加書き込みの可能性が低減される。
【００７７】
さらに、第１例は、追加書き込みが終わると、追加書き込み終了フラグが立つ。追加書き込み終了フラグを検知することで、追加書き込みが完全に終わったか否かの判断も可能である。追加書き込み以外の動作は、追加書き込み終了フラグが立った後に為されれば良い。
【００７８】
（第２例）
第２例は、第１例と同様に、１つのブロックへの通常書き込みが終わった後に、追加書き込みする例である。特に、異なるところは、データキャッシュとは別系統で、追加書き込み量を計算する計算回路と、計算された追加書き込み量を記憶する回路とを持つことである。以下、第２例を、異なる部分を中心に説明する。
【００７９】
＜通常書き込み動作＞
図２０に示すように、書き込みデータ、例えば、最初の１ページ分の書き込みデータを、ページバッファ内のデータキャッシュにロードする（Ｄａｔａ→Ｃａｃｈｅ）。このロードと同時に、最初の１ページ分の書き込みデータを、追加書き込み量を計算する計算回路にロードする（補正量計算）。最初にロードされる書込みデータは、ワード線ＷＬ１のページデータである。計算回路は、補正量計算をしない。次いで、ロードされた書込みデータを、データキャッシュにラッチし、ラッチされたデータに従って、ワード線ＷＬ１のページにデータを書き込む（Ｃａｃｈｅ→Ｌａｔｃｈ→Ｐｒｏｇ．）。
【００８０】
１ページ分の書き込みが終わると、次の１ページ分のデータを書き込む。上述の動作と同様に、次の１ページ分の書き込みデータを、データキャッシュ、及び計算回路にロードする。計算回路は、先にロードされたワード線ＷＬ１のページデータと、今回ロードされたワード線ＷＬ２のページデータとを比較して、ワード線ＷＬ１のページデータに対して与える追加書き込み量、本例では、しきい値補正量を決める（補正量計算）。決まったしきい値補正量は、補正量記憶回路に記憶する（補正量記憶（１ブロック分））。
【００８１】
上記通常書き込み、及び上記補正量計算／補正量記憶動作を、１ブロック分終わるまで繰り返す。
【００８２】
＜追加書き込み動作＞
１ブロックの書き込みが終わると、追加書き込みを始める。補正量記憶回路に記憶されたしきい値補正量に従って、本例ではソース線に最も近いワード線ＷＬ１から、ビット線に最も近いワード線ＷＬ３２に向かって、順次追加書き込みする。１ブロック分の追加書き込みが終わると、次のブロックがあれば、次のブロックに対する上記通常書き込み動作、及び本追加書き込み動作を繰り返す。
【００８３】
第２例によれば、第１例と同様の効果が得られるとともに、補正量計算を、通常書き込みとパラレルに実行するので、第１例に比較して書き込み時間を短縮できる。
【００８４】
（第３例）
本例は、第１例に係る動作を、ページ毎に実行する例である。
【００８５】
図２１に示すように、第１例に係る動作は、ページ毎に実行することが可能である。
【００８６】
（第４例）
本例は、第２例に係る動作を、ページ毎に実行する例である。
【００８７】
図２２に示すように、第２例に係る動作は、ページ毎に実行することが可能である。
【００８８】
（第５例）
図２３に示すように、第５例は、ビット線を、偶数ビット線と奇数ビット線とに分けた例である。第２実施形態の第１例〜第４例に係る動作は、１本のワード線に複数のページを持たせたＮＡＮＤ型フラッシュメモリにも適用することができる。
【００８９】
（第３実施形態）
近接効果に起因するしきい値の変動量は、厳密に述べるならば、隣接するメモリセルに書き込まれたデータに応じて変わる。
【００９０】
第３実施形態は、隣接したメモリセルに書き込まれたデータに応じて、追加書き込みするか否かを判断する手法に関する。
【００９１】
（第１例）
本例は、ワード線方向に沿って隣接するメモリセル間において、近接効果が発生する例である。本例は、ワード線方向に沿って隣接するメモリセル間において近接効果を補正し、ビット線方向に沿って隣接するメモリセル間においては上記近接効果を補正しない。
【００９２】
図２４に示すように、ワード線ＷＬ２に接続される３個のメモリセルＭＣ２ｏ１、ＭＣ２ｅ２、ＭＣ２ｏ２にデータを書き込むことを想定する。メモリセルＭＣ２ｏ１、ＭＣ２ｏ２はそれぞれ、ワード線ＷＬ２と奇数ビット線ＢＬ２ｏ１、及びワード線ＷＬ２と奇数ビット線ＢＬ２ｏ２とに接続され、メモリセルＭＣ２ｅ２はワード線ＷＬ２と偶数ビット線ＢＬｅ２とに接続される。書き込みの順序は、メモリセルＭＣ２ｅ２にデータを書き込んだ後（I、II）、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２にデータを書き込む（III、IV）。この場合、メモリセルＭＣ２ｅ２が近接効果を受けるモードとして、４つのケースがある（ケース１〜ケース４）。以下、ケース１〜ケース４について順次説明する。
【００９３】
＜ケース１＞
図２５に示すように、ケース１は、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２の双方に、“００”レベル、又は“０１”レベルが書き込まれるケースである。“００”レベル、又は“０１”レベルへの書き込みを、本明細書では“上位書き込み”と呼ぶ。対して、“１０”レベルへの書き込みは“下位書き込み”と呼ぶ。
【００９４】
ケース１は、メモリセルＭＣ２ｏ１、及びＭＣ２ｏ２の双方に上位書き込みをするので、メモリセルＭＣ２ｏ１、及びＭＣ２ｏ２の双方の浮遊ゲートに対して、“１０”レベルよりも多くの電子が注入される。ケース１は、メモリセルＭＣ２ｏ１の浮遊ゲート電位、及びＭＣ２ｏ２の浮遊ゲート電位の双方が非常に低くなる。メモリセルＭＣ２ｅ２に対する近接効果の影響は第１例においては最も大きい。メモリセルＭＣ２ｅ２の浮遊ゲート電位は、低い方向に大きくシフトする。電位が、低い方向に大きくシフトするケースは、本明細書では“シフト量大”と呼ぶ。
【００９５】
ケース１は“シフト量大”であるので、メモリセルＭＣ２ｅ２には追加書き込み（近接効果を補正する書き込み）をしない。追加書き込みをしない、ということは、追加書き込み時に、しきい値のシフトを抑制する、ということである。
【００９６】
メモリセルＭＣ２ｏ１、ＭＣ２ｏ２の書き込みレベルを判定するには、ブロック書き込み終了後、“１０”レベルと“００”レベルとの間に設定された追加書き込み判定レベルをワード線ＷＬ２に与え、データを読み出せば良い。あるいはメモリセルＭＣ２ｏ１、ＭＣ２ｏ２にデータを書き込んだ際に、例えば、記憶回路に、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２に対して上位レベルを書き込んだか否かを判別する情報を記憶させれば良い。記憶回路は、例えば、メモリセルアレイとは別に設けられたラッチ回路で良い。上位レベルを書き込んだか否かを判別する情報は、例えば、ページラッチにロードされた書き込みデータ、あるいはＩ／Ｏバッファに入力された書き込みデータから得れば良い。例えば、書き込みデータの上位ビットが“０”であるか、“１”であるかをラッチ回路に記憶させる。“１０”レベルは、上位ビットが“１”である。対して、“００”レベル、及び“０１”レベルは、上位ビットが“０”である。
【００９７】
＜ケース２＞
図２６に示すように、ケース２は、“１０”レベルがメモリセルＭＣ２ｏ１に書き込まれ、“００”レベル、又は“０１”レベルがメモリセルＭＣ２ｏ２に書き込まれるケースである。つまり、ケース２は、メモリセルＭＣ２ｏ１、及びＭＣ２ｏ２に、上位書き込みと下位書き込みとが行われるケースである。
【００９８】
ケース２は、メモリセルＭＣ２ｏ１、及びＭＣ２ｏの双方が上位書き込みされるケース１に比較して、メモリセルＭＣ２ｅ２の浮遊ゲート電位のシフト量はやや小さい。本明細書では“シフト量中”と呼ぶ。
【００９９】
ケース２は“シフト量中”であるので、メモリセルＭＣ２ｅ２には追加書き込みをする。追加書き込みは、ケース１に示した“シフト量大”のケースと同様のしきい値レベルとなるように行われる。追加書き込みの際のベリファイレベルは、通常書き込みの際のベリファイレベルよりも、ケース１の近接効果分だけ高くする。近接効果の量は、メモリセルの構造に依存する。追加書き込み量を、どの位にするかについては、メモリセルの構造毎に適宜決められれば良い。
【０１００】
＜ケース３＞
図２７に示すように、ケース３は、ケース２と同様に、一方のメモリセルが上位書込みされ、もう一方のメモリセルが下位書き込みされるケースである。ケース３がケース２と異なるところは、メモリセルＭＣ２ｏ１に“０１”レベルが書き込まれ、メモリセルＭＣ２ｏ２に“００”レベルが書き込まれることである。
【０１０１】
ケース３は“シフト量中”であるので、ケース２と同様に、メモリセルＭＣ２ｅ２には追加書き込みをする。
【０１０２】
＜ケース４＞
図２８に示すように、ケース４は、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２の双方に、“１０”レベルが書き込まれるケースである。
【０１０３】
ケース４は、メモリセルＭＣ２ｏ１、及びＭＣ２ｏ２の双方に下位書き込みをする。ケース４は、ケース１〜ケース３に比較して近接効果の影響が最も小さくなる。即ち、４つのケースの中で、メモリセルＭＣ２ｅ２に対する近接効果の影響が最も小さい。ケース４は、メモリセルＭＣ２ｅ２の浮遊ゲート電位のシフト量が非常に小さいか、あるいは全くシフトしない。本明細書では“シフト量小”と呼ぶ。
【０１０４】
ケース４は“シフト量小”であるので、メモリセルＭＣ２ｅ２には追加書き込みをする。追加書き込みは、ケース１に示した“シフト量大”のケースと同様のしきい値レベルとなるように行われる。
【０１０５】
（第２例）
本例は、ビット線方向に隣接するメモリセル間において、近接効果が発生する例である。本例は、ビット線方向に沿って隣接するメモリセル間において近接効果を補正し、ワード線方向に沿って隣接するメモリセル間においては上記近接効果を補正しない。
【０１０６】
図２９に示すように、ワード線ＷＬ２に接続される３個のメモリセルＭＣ２ｅ１、ＭＣ２ｏ１、ＭＣ２ｅ２、ワード線ＷＬ３に接続される１個のメモリセルＭＣ３ｏ１にデータを書き込むことを想定する。メモリセルＭＣ２ｅ１、ＭＣ２ｅ２はそれぞれ、ワード線ＷＬ２と偶数ビット線ＢＬｅ１、及びワード線ＷＬ２と偶数ビット線ＢＬｅ２とに接続され、メモリセルＭＣ２ｏ１、ＭＣ３ｏ１はそれぞれ、ワード線ＷＬ２と奇数ビット線ＢＬｏ１、及びワード線ＷＬ３と奇数ビット線ＢＬｏ１とに接続される。書き込みの順序は、メモリセルＭＣ２ｏ１にデータを書き込んだ後（I、II）、メモリセルＭＣ２ｅ１、ＭＣ２ｅ２にデータを書き込む（III、IV）。この後、メモリセルＭＣ３ｏ１にデータを書き込む（V、VI）。この場合、メモリセルＭＣ２ｏ１が近接効果を受けるモードとして、２つのケースがある（ケース１、及びケース２）
＜ケース１＞
図３０に示すように、ケース１は、メモリセルＭＣ３ｏ１に、“００”レベル、又は“０１”レベルが書き込まれるケースである。
【０１０７】
ケース１は、メモリセルＭＣ３ｏ１に上位書き込みをするので、メモリセルＭＣ２ｏ１は、近接効果の影響を大きく受ける。本第２例においては、ケース１が最も近接効果の影響が大きい。いわば“シフト量大”である。
【０１０８】
ケース１は“シフト量大”であるので、メモリセルＭＣ２ｏ１には、追加書き込みをしない。
【０１０９】
＜ケース２＞
図３１に示すように、ケース２は、メモリセルＭＣ３ｏ１に“１０”レベルが書き込まれるケースである。
【０１１０】
ケース２はメモリセルＭＣ３ｏ１に下位書き込みをするので、メモリセルＭＣ２ｏ１が受ける近接効果の影響は小さい。いわば“シフト量小”である。
【０１１１】
ケース２は“シフト量小”であるので、メモリセルＭＣ２ｏ１には、追加書き込みをする。追加書き込みは、ケース１に示した“シフト量大”のケースと同様のしきい値レベルとなるように行われる。
【０１１２】
（第３例）
本例は、ワード線方向に隣接するメモリセル間、及びビット線方向に隣接するメモリセル間の双方において、近接効果が発生する例である。本例は、ワード線方向に沿って隣接するメモリセル間、ビット線方向に沿って隣接するメモリセル間の双方で近接効果を補正する。
【０１１３】
図３２に示すように、ワード線ＷＬ２に接続される３個のメモリセルＭＣ２ｏ１、ＭＣ２ｅ２、ＭＣ２ｏ２、ワード線ＷＬ３に接続される１個のメモリセルＭＣ３ｅ２にデータを書き込むことを想定する。メモリセルＭＣ２ｏ１、ＭＣ２ｏ２はそれぞれ、ワード線ＷＬ２と奇数ビット線ＢＬｏ１、及びワード線ＷＬ２と奇数ビット線ＢＬｏ２とに接続され、メモリセルＭＣ２ｅ２、ＭＣ３ｅ２はそれぞれ、ワード線ＷＬ２と偶数ビット線ＢＬｅ２、及びワード線ＷＬ３と偶数ビット線ＢＬｅ２とに接続される。書き込みの順序は、メモリセルＭＣ２ｅ２にデータを書き込んだ後（I、II）、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２にデータを書き込む（III、IV）。この後、メモリセルＭＣ３ｅ２にデータを書き込む（V、VI）。この場合、メモリセルＭＣ２ｅ２が近接効果を受けるモードとして、８つのケースがある（ケース１〜ケース８）
＜ケース１＞
図３０に示すように、ケース１は、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２、ＭＣ３ｅ２に、“００”レベル、又は“０１”レベルが書き込まれるケースである。
【０１１４】
ケース１は、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２、ＭＣ３ｅ２の全てに上位書き込みをするので、メモリセルＭＣ２ｅ２は、近接効果の影響を大きく受ける。本第３例においては、ケース１が最も近接効果の影響が大きい。“シフト量大”である。
【０１１５】
ケース１は“シフト量大”であるので、メモリセルＭＣ２ｅ２には、追加書き込みをしない。
【０１１６】
＜ケース２＞
図３４に示すように、ケース２は、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２に“００”レベル、又は“０１”レベルが書き込まれ、メモリセルＭＣ３ｅ２に“１０”レベルが書き込まれるケースである。
【０１１７】
ケース２は、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２に上位書き込みし、メモリセルＭＣ３ｅ２に下位書き込みする。ケース２は、ケース１に比較して、ややシフト量が小さくなる。“シフト量中”である。
【０１１８】
ケース２は“シフト量中”であるので、メモリセルＭＣ２ｅ２には、追加書き込みをする。追加書き込みは、ケース１に示した“シフト量大”のケースと同様のしきい値レベルとなるように行われる。
【０１１９】
＜ケース３＞
図３５に示すように、ケース３は、メモリセルＭＣ２ｏ１に“１０”レベルが書き込まれ、メモリセルＭＣ２ｏ２、ＭＣ３ｅ２に“００”レベル、又は“０１”レベルが書き込まれケースである。
【０１２０】
ケース３は、メモリセルＭＣ２ｏ１に下位書き込みし、メモリセルＭＣ２ｏ２、ＭＣ３ｅ２に上位書き込みする。ケース３は、ケース１に比較して、ややシフト量が小さくなる。“シフト量中”である。
【０１２１】
ケース３は“シフト量中”であるので、メモリセルＭＣ２ｅ２には、追加書き込みをする。
【０１２２】
＜ケース４＞
図３６に示すように、ケース４がケース３と異なるところは、メモリセルＭＣ３ｅ２に“１０”レベルが書き込まれるところである。それ以外はケース３と同様である。
【０１２３】
ケース４はメモリセルＭＣ３ｅ２が下位書き込みされるので、ケース３に比較して、ややシフト量が小さくなるが、“シフト量中”と考えて良い。
【０１２４】
ケース４は“シフト量中”であるので、メモリセルＭＣ２ｅ２には、追加書き込みをする。
【０１２５】
＜ケース５＞
図３７に示すように、ケース５がケース３と異なるところは、メモリセルＭＣ２ｏ１に“００”レベル、又は“０１”が書き込まれ、メモリセルＭＣ２ｏ２に“１０”レベルが書き込まれるところである。ケース５は、ケース３と同様に“シフト量中”である。
【０１２６】
ケース５は“シフト量中”であるので、メモリセルＭＣ２ｅ２には、追加書き込みをする。
【０１２７】
＜ケース６＞
図３８に示すように、ケース６がケース４と異なるところは、メモリセルＭＣ２ｏ１に“００”レベル、又は“０１”が書き込まれ、メモリセルＭＣ２ｏ２に“１０”レベルが書き込まれるところである。ケース６は、ケース４と同様に“シフト量中”である。
【０１２８】
ケース６は“シフト量中”であるので、メモリセルＭＣ２ｅ２には、追加書き込みをする。
【０１２９】
＜ケース７＞
図３９に示すように、ケース７は、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２に“１０”レベルが書き込まれ、メモリセルＭＣ３ｏ２に“００”レベル、又は“０１”レベルが書き込まれるケースである。
【０１３０】
ケース７は、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２に下位書き込みし、メモリセルＭＣ３ｅ２に上位書き込みする。ケース７は、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２の双方が下位書き込みされるので、ケース５に比較して、ややシフト量が小さくなるが、“シフト量中”と考えて良い。
【０１３１】
ケース７は“シフト量中”であるので、メモリセルＭＣ２ｅ２には、追加書き込みをする。
【０１３２】
＜ケース８＞
図４０に示すように、ケース８がケース７と異なるところは、メモリセルＭＣ３ｅ２に“１０”レベルが書き込まれるところである。
【０１３３】
ケース８は、メモリセルＭＣ２ｏ１、ＭＣ２ｏ２、ＭＣ３ｅ２の全てに下位書き込みをするので、メモリセルＭＣ２ｅ２は、近接効果の影響が小さい。本第３例においては、ケース８が最も近接効果の影響が小さい。“シフト量小”である。
【０１３４】
ケース８は“シフト量小”であるので、メモリセルＭＣ２ｅ２には、追加書き込みをする。
【０１３５】
第３実施形態によれば、最もしきい値がシフトするケースに合わせてしきい値を補正するので、近接効果が生じた場合でも、狭いしきい値分布幅を得ることができる。
【０１３６】
（第４実施形態）
追加書き込みのベリファイ読み出しに関する例である。
【０１３７】
追加書き込みを行う場合、下流に隣接するセルに保存されているデータを読み出す必要がある。通常の読み出し動作では、指定ページに保存されているデータが判別できれば良いため、偶数ページを読み出すか、奇数ページを読み出すかで２回あるいは１回の読み出し動作を行うが、４つのしきい値レベルのどこにあるかまでの判別は行わない。そのため、指定されるアドレスにより必要なベリファイ順位が異なるため、ビット線のプリチャージ、セル電流による放電、ビット線電位のリカバリは、一組の動作として行う必要がある。
【０１３８】
本例の追加書き込み時の読み出しは、セルに保存されているしきい値順位を判別する必要があるため、同一セルに記録される偶数ページ、及び奇数ページを必ず連続して読み出す。
【０１３９】
これは、セルのしきい値レベルを低い順に読み出すことにより、ビット線のプリチャージ、ビット線のリカバリにかかる時間と電流とを抑制することができる。以下に、具体的な操作方法を説明する。
【０１４０】
図４１は、ＮＡＮＤ型ユニットセルが配置されたメモリセルアレイの一部を示す図である。
【０１４１】
図４１において、セルI、II、III、IVのセルのしきい値電圧Ｖｔｈを、図４２に示すように、Ａ、Ｂ、Ｃ、Ｄに設定する。セルＩ〜IVからのデータの読み出しは、低いしきい値レベルから読み出す。この手順は、ビット線プリチャージ→Ｖｔｈ１読み出し→Ｖｔｈ２読み出し→Ｖｔｈ３読み出し→リカバリ操作を考える。このとき、セル電流により放電されずに残留したビット線電荷を、次の読み出し時のプリチャージ電荷として再利用する。さらに、セル電流が一度流れており、Ｖｔｈ順位が判定されたセルでは、ビット線をプリチャージしない。以上の一連の操作による、各セルに流れる電流の変化のイメージを図４３に示す。
【０１４２】
読み出し動作時のプリチャージ電荷及び放電電流は、各動作に悪影響を及ぼすノイズとなる。従来は、読み出し時の放電電流により、通常、ソース線電位が上昇し、それが消失するまでにはある時間を要する。よって、これによるノイズの影響を回避する目的で、発生電位の消失が完了するまで、次の動作をストップさせるので、結局、連続動作において、時間遅延が起きてしまうのが現状である。
【０１４３】
本例にかかる追加書き込み時の読み出し動作では、しきい値電圧Ｖｔｈが判定されたセルのプリチャージが不要であることから、プリチャージ電荷によるノイズの悪影響を従来法に比べて、そのセル分減ずることができる。
【０１４４】
同時に、放電電流も低減されることから、それに起因したソース電位変化も、従来の読み出し方式より抑えることができ、発生電位の消失時間が短縮され、結果的により高速動作を実現し得る。
【０１４５】
以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１４６】
また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
【０１４７】
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【０１４８】
また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＡＮＤ型、ＮＯＲ型等、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【０１４９】
【図１】図１Ａ及び図１Ｂはメモリセルへのデータ書き込みを示す図
【図２】図２はメモリセルのビット線方向に沿った断面図
【図３】図３Ａは近接効果を受ける前のしきい値分布を示す図、図３Ｂは近接効果を受けた後のしきい値分布を示す図
【図４】図４はメモリセルへのデータ書き込みを示す図
【図５】図５はメモリセルのしきい値分布を示す図
【図６】図６はこの発明の第１実施形態に係る半導体集積回路装置の第１例を示す回路図
【図７】図７はベリファイ電圧の設定の一例を示す図
【図８】図８は近接効果を受ける前のしきい値分布を示す図
【図９】図９は近接効果を受けた後のしきい値分布を示す図
【図１０】図１０は追加書き込み後のしきい値分布を示す図
【図１１】図１１はこの発明の第１実施形態に係る半導体集積回路装置の第２例を示す回路図
【図１２】図１２はこの発明の第１実施形態に係る半導体集積回路装置の第３例を示す回路図
【図１３】図１３はこの発明の第１実施形態に係る半導体集積回路装置の第３例を示す回路図
【図１４】図１４はＮＡＮＤ型フラッシュメモリの概略的な構成を示すブロック図
【図１５】図１５はメモリセルアレイの一例を示す図
【図１６】図１６はブロックの一例を示す等価回路図
【図１７】図１７はこの発明の第２実施形態に係る書き込み方法の第１例を示す図
【図１８】図１８Ａ〜図１８Ｃはこの発明の第２実施形態に係る動作方法を用いて得たしきい値分布を示す図
【図１９】図１９Ａ〜図１９Ｃはこの発明の第２実施形態の参考例に係る動作方法を用いて得たしきい値分布を示す図
【図２０】図２０はこの発明の第２実施形態に係る書き込み方法の第２例を示す図
【図２１】図２１はこの発明の第２実施形態に係る書き込み方法の第３例を示す図
【図２２】図２２はこの発明の第２実施形態に係る書き込み方法の第４例を示す図
【図２３】図２３はブロックの他例を示す等価回路図
【図２４】図２４はこの発明の第３実施形態に係る書き込み方法の第１例を示す図
【図２５】図２５は第３実施形態に係る書き込み方法の第１例に従ったしきい値分布の変化（ケース１）を示す図
【図２６】図２６は第３実施形態に係る書き込み方法の第１例に従ったしきい値分布の変化（ケース２）を示す図
【図２７】図２７は第３実施形態に係る書き込み方法の第１例に従ったしきい値分布の変化（ケース３）を示す図
【図２８】図２８は第３実施形態に係る書き込み方法の第１例に従ったしきい値分布の変化（ケース４）を示す図
【図２９】図２９はこの発明の第３実施形態に係る書き込み方法の第２例を示す図
【図３０】図３０は第３実施形態に係る書き込み方法の第２例に従ったしきい値分布の変化（ケース１）を示す図
【図３１】図３１は第３実施形態に係る書き込み方法の第２例に従ったしきい値分布の変化（ケース２）を示す図
【図３２】図３２はこの発明の第３実施形態に係る書き込み方法の第３例を示す図
【図３３】図３３は第３実施形態に係る書き込み方法の第３例に従ったしきい値分布の変化（ケース１）を示す図
【図３４】図３４は第３実施形態に係る書き込み方法の第３例に従ったしきい値分布の変化（ケース２）を示す図
【図３５】図３５は第３実施形態に係る書き込み方法の第３例に従ったしきい値分布の変化（ケース３）を示す図
【図３６】図３６は第３実施形態に係る書き込み方法の第３例に従ったしきい値分布の変化（ケース４）を示す図
【図３７】図３７は第３実施形態に係る書き込み方法の第３例に従ったしきい値分布の変化（ケース５）を示す図
【図３８】図３８は第３実施形態に係る書き込み方法の第３例に従ったしきい値分布の変化（ケース６）を示す図
【図３９】図３９は第３実施形態に係る書き込み方法の第３例に従ったしきい値分布の変化（ケース７）を示す図
【図４０】図４０は第３実施形態に係る書き込み方法の第３例に従ったしきい値分布の変化（ケース８）を示す図
【図４１】図４１はＮＡＮＤ型ユニットセルが配置されたメモリセルアレイの一部を示す図
【図４２】図４２はしきい値分布を示す図
【図４３】図４３はセルに流れる電流の変化のイメージを示す図
【符号の説明】
【０１５０】
７…メモリセルアレイ、ＭＣ…不揮発性半導体メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＦＧ…浮遊ゲート（電荷蓄積層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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