(57)【要約】【課題】デュアルダマシン法を用いた金属配線の形成において、ビア加工後及び配線溝加工後の洗浄におけるビア底のＣｕ配線の溶解を防止する。【解決手段】基板上に形成された配線１上にエッチストッパー膜２を形成し、エッチストッパー膜上に絶縁膜３を形成する。次に、第１のマスク４を用いたエッチングにより、絶縁膜にエッチストッパー膜に達する開口部５を形成する。エッチストッパー膜における開口部に露出した領域に生じたピンホール６を堆積物７で埋め込んだ後、堆積物が埋め込まれピンホールが露出した開口部に対して、洗浄液を用いて洗浄を行う。次に、第２のマスク１０を用いたエッチングにより、配線溝１１を形成した後、配線溝及びエッチストッパー膜に達する開口部に対して洗浄液を用いて洗浄する。次に、エッチストッパー膜における開口部に露出した領域を堆積物が埋め込まれたピンホールとともにエッチングにより除去し、配線を露出する。【選択図】図１
2007288053.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された配線上にエッチストッパー膜を形成する工程と、
前記エッチストッパー膜上に絶縁膜を形成する工程と、
第１のマスクを用いたエッチングにより、前記絶縁膜の所定位置に前記エッチストッパー膜に達する開口部を形成する工程と、
前記エッチストッパー膜における前記開口部に露出した領域に生じたピンホールを堆積物で埋め込む工程と、
前記堆積物が埋め込まれたピンホールが露出した前記開口部に対して洗浄液を用いて洗浄を行う工程と、
前記エッチストッパー膜における前記開口部に露出した領域を前記堆積物が埋め込まれたピンホールとともにエッチングにより除去し、前記配線を露出する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記配線を露出する工程の前に、第２のマスクを用いたエッチングにより、前記開口部上を覆う配線溝を形成し、
前記配線を露出する工程の後に、前記開口部内および前記配線溝内を金属材料で埋め込み、前記開口部内にビアを形成すると共に前記配線溝内に上層配線を形成する工程をさらに備えた請求項１に記載の半導体装置の製造方法。
【請求項３】
前記開口部を形成する工程と前記ピンホールを堆積物で埋め込む工程との間に、前記配線における前記ピンホールによって表面が露出した領域に対して水素ガスによる還元処理を行なう工程をさらに備え、
前記ピンホールを堆積物で埋め込む工程では、前記ピンホールを選択成長させた金属を堆積物として埋め込む請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記選択成長させた金属は、ＣＶＤ法を用いて選択成長させた金属である請求項３に記載の半導体装置の製造方法。
【請求項５】
前記選択成長させた金属は、Ｗ、ＡｌまたはＣｕのうちいずれかの材料を含む請求項４に記載の半導体装置の製造方法。
【請求項６】
前記選択成長させた金属は、無電解めっき法を用いて選択成長させた金属である請求項３に記載の半導体装置の製造方法。
【請求項７】
前記選択成長させた金属は、Ｗ材料を含む請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ピンホールを堆積物で埋め込む工程は、
前記開口部内に金属膜を堆積する工程と、
前記堆積した金属膜のうち前記ピンホール内を除く部分を除去する工程を含む請求項１または２に記載の半導体装置の製造方法。
【請求項９】
前記金属膜は、ＴｉＮ、ＴａＮ、Ｔａ、Ｔｉ、ＷまたはＡｌのうちいずれかの材料を含む請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ピンホールを堆積物で埋め込む工程は、
前記開口部内に金属膜を堆積する工程と、
前記堆積した金属膜のうち前記ピンホール内を除く部分を酸化する工程と、
前記酸化した金属膜を、前記洗浄液によって除去する工程を含む請求項１または２に記載の半導体装置の製造方法。
【請求項１１】
前記金属膜は、Ｗ、Ｍｏ、Ｃｕ、ＣｏまたはＮｉのうちいずれかの材料を含む請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ピンホールを堆積物で埋め込む工程では、前記開口部内に膜厚が１０ｎｍ以下の金属薄膜を形成することにより埋め込む請求項１または２に記載の半導体装置の製造方法。
【請求項１３】
前記金属薄膜は、ＴａＮ、ＴｉＮまたはＷのうちいずれかの材料を含む請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記ピンホールを堆積物で埋め込む工程は、
前記開口部内にＳｉを含む化合物の絶縁材料を堆積する工程と、
前記堆積したＳｉを含む化合物の絶縁材料のうち前記ピンホール内を除く部分を除去する工程を含む請求項１または２に記載の半導体装置の製造方法。
【請求項１５】
前記Ｓｉを含む化合物は、ＣＶＤ法により堆積されたシリコン酸化膜または低誘電率膜である請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ピンホールを堆積物で埋め込む工程は、
疎水基を有する脂質を分散させた展開液に前記基板を浸漬した後、不要な展開液を除去する工程と、
前記ピンホール内に前記展開液が残留した状態で前記展開液の溶媒を蒸発させ、前記ピンホール内に疎水性高分子を形成する工程を含む請求項１または２に記載の半導体装置の製造方法。
【請求項１７】
前記ピンホールを堆積物で埋め込む工程は、
前記開口部内にレジストを埋め込む工程と、
前記開口部内に埋め込まれたレジストのうちピンホール内を除く部分を除去する工程と、
前記ピンホール内に埋め込まれたレジストを熱硬化する工程を含む請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に、半導体基板上にデュアルダマシン法により金属配線を形成する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の微細化、高集積化が著しく進んでいる。微細化を進めていくにしたがって、トランジスタの動作による遅延時間は短縮できるが、配線抵抗や寄生容量が増加するため、配線遅延時間の短縮は困難になる。配線遅延時間を短縮するための対策として、配線抵抗を低減させるために、従来のアルミニウムに代わる配線の材料として、より抵抗率の低い銅が採用されている。また、寄生容量を低減するために、層間絶縁膜等の材料として低誘電率絶縁膜が採用されている。
【０００３】
銅を用いて配線を形成する際には、絶縁膜にホールパターンやトレンチパターンを形成した後に銅を埋め込むデュアルダマシン法により配線を形成するプロセスが一般的である。
図８にデュアルダマシン法を用いた従来の半導体装置の製造方法を説明する（例えば、特許文献１参照）。
【０００４】
まず、図８（ａ）に示すように、半導体基板１００上に素子（図示せず）を形成後、Ｃｕ配線１０１、エッチストッパー膜１０２、層間絶縁膜１０３を形成し、さらに、層間絶縁膜１０３上にフォトリソグラフィー技術によりレジストパターン１０４を形成する。
【０００５】
次に、図８（ｂ）に示すように、レジストパターン１０４をマスクとして層間絶縁膜１０３をエッチングし、エッチストッパー膜１０２に達するビア開口部１０５を形成する。なお、図８（ｂ）以降の図においては、半導体基板１００の図示を省略する。
【０００６】
次に、図８（ｃ）に示すように、洗浄液を用いてレジストパターン１０４、及びドライエッチングガスなどに起因する堆積ポリマー１０６を除去する。
【０００７】
次に、図８（ｄ）に示すように、ビア開口部１０５を充填材１０７で埋め込む。その後、フォトリソグラフィー技術によりレジストパターン１０８を形成する。
【０００８】
次に、図８（ｅ）に示すように、レジストパターン１０８をマスクとして層間絶縁膜１０３をエッチングし、配線溝１０９を形成する。
【０００９】
次に、図８（ｆ）に示すように、洗浄液を用いて充填材１０７、レジストパターン１０８、及びドライエッチングガスなどに起因する堆積ポリマー１１０を除去する。
【００１０】
次に、図８（ｇ）に示すように、ビア底に露出したエッチストッパー膜１０２をエッチングし、Ｃｕ配線１０１を露出させる。
【００１１】
次に、図示しないが、ビア開口部１０５及び配線溝１０９を配線物質で満たして配線を完成させる。
【００１２】
上述のように、デュアルダマシン法を用いて銅配線を形成する従来の半導体装置の製造方法では、ビア開口部１０５及び配線溝１０９の加工後において、洗浄液によりレジスト及び堆積ポリマーの除去を行っている。
【特許文献１】特開２００３−０３１６６０号公報
【特許文献２】特開２００１−２３０２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述の特許文献１のような従来のデュアルダマシン法を用いた配線の形成方法では、図９に示すようにビア加工時の加工ばらつきにより、エッチストッパー膜１０２中に偶発的にピンホール１１１が生じることがある。このピンホール１１１が生じると、その後の洗浄工程（ビア加工後洗浄、配線溝加工後洗浄）で、ピンホール部ではピンホール中に残留する洗浄液のエッチャント成分が原因となってＣｕ配線１０１の溶解が発生する。
【００１４】
一般的に、洗浄液はＣｕの溶解性を抑えた洗浄液を使用するが、レジスト及び堆積ポリマーを除去するためにエッチャント成分を若干量含んでおり、これがＣｕ配線１０１の露出したピンホール中に残留すると、Ｃｕ配線１０１が溶解する。
【００１５】
また、一般に、洗浄液による処理後には水洗浄により洗浄液の除去を行っているが、ビア底部では水流が弱いために洗浄液の置換効率が悪いことが知られている（例えば、特許文献２参照）。さらに、ピンホール中では置換効率が悪化するため、洗浄液の残留が生じる。
【００１６】
本発明は、上記課題に鑑みてなされたものであり、デュアルダマシン法を用いた金属配線の形成において、ビア加工後及び配線溝加工後の洗浄におけるビア底のＣｕ配線の溶解を防止し、デバイス不良を抑制する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本発明の半導体装置の製造方法は、基板上に形成された配線上にエッチストッパー膜を形成する工程と、前記エッチストッパー膜上に絶縁膜を形成する工程と、第１のマスクを用いたエッチングにより、前記絶縁膜の所定位置に前記エッチストッパー膜に達する開口部を形成する工程と、前記エッチストッパー膜における前記開口部に露出した領域に生じたピンホールを堆積物で埋め込む工程と、前記堆積物が埋め込まれたピンホールが露出した前記開口部に対して洗浄液を用いて洗浄を行う工程と、前記エッチストッパー膜における前記開口部に露出した領域を前記堆積物が埋め込まれたピンホールとともにエッチングにより除去し、前記配線を露出する工程とを備えている。
【発明の効果】
【００１８】
上記構成の本発明の半導体装置の製造方法によれば、ビア加工時の加工ばらつきによりエッチングストッパー膜にピンホールが生じた場合にも、ピンホールを堆積物で埋め込むことにより後の洗浄工程でピンホールに洗浄液が侵入することが抑制され、ビア底のＣｕ配線の溶解を防止することができるとともに、より除去性能の高い薬液を使用することができ、その結果、半導体装置の歩留りを向上させることができる。
【発明を実施するための最良の形態】
【００１９】
上記構成の本発明の半導体装置の製造方法において、前記配線を露出する工程の前に、第２のマスクを用いたエッチングにより、前記開口部上を覆う配線溝を形成し、前記配線を露出する工程の後に、前記開口部内および前記配線溝内を金属材料で埋め込み、前記開口部内にビアを形成すると共に前記配線溝内に上層配線を形成する工程をさらに備えることができる。
【００２０】
また、前記開口部を形成する工程と前記ピンホールを堆積物で埋め込む工程との間に、前記配線における前記ピンホールによって表面が露出した領域に対して水素ガスによる還元処理を行なう工程をさらに備え、前記ピンホールを堆積物で埋め込む工程では、前記ピンホールを選択成長させた金属を堆積物として埋め込むようにすることができる。
【００２１】
前記選択成長させた金属は、ＣＶＤ法を用いて選択成長させた金属とすることができる。
【００２２】
その場合、前記選択成長させた金属は、Ｗ、ＡｌまたはＣｕのうちいずれかの材料を含む金属とすることが好ましい。
【００２３】
あるいは、前記選択成長させた金属は、無電解めっき法を用いて選択成長させた金属とすることができる。
【００２４】
その場合、前記選択成長させた金属は、Ｗ材料を含む金属とすることが好ましい。
【００２５】
また、本発明の半導体装置の製造方法において、前記ピンホールを堆積物で埋め込む工程は、前記開口部内に金属膜を堆積する工程と、前記堆積した金属膜のうち前記ピンホール内を除く部分を除去する工程を含むことができる。
【００２６】
その場合、前記金属膜は、ＴｉＮ、ＴａＮ、Ｔａ、Ｔｉ、ＷまたはＡｌのうちいずれかの材料を含むことが好ましい。
【００２７】
また、前記ピンホールを堆積物で埋め込む工程は、前記開口部内に金属膜を堆積する工程と、前記堆積した金属膜のうち前記ピンホール内を除く部分を酸化する工程と、前記酸化した金属膜を、前記洗浄液によって除去する工程を含むことができる。
【００２８】
その場合、前記金属膜は、Ｗ、Ｍｏ、Ｃｕ、ＣｏまたはＮｉのうちいずれかの材料を含むことが好ましい。
【００２９】
また、前記ピンホールを堆積物で埋め込む工程では、前記開口部内に膜厚が１０ｎｍ以下の金属薄膜を形成することにより埋め込むことができる。
【００３０】
その場合、前記金属薄膜は、ＴａＮ、ＴｉＮまたはＷのうちいずれかの材料を含むことが好ましい。
【００３１】
また、前記ピンホールを堆積物で埋め込む工程は、前記開口部内にＳｉを含む化合物の絶縁材料を堆積する工程と、前記堆積したＳｉを含む化合物の絶縁材料のうち前記ピンホール内を除く部分を除去する工程を含むことができる。
【００３２】
その場合、前記Ｓｉを含む化合物は、ＣＶＤ法により堆積されたシリコン酸化膜または低誘電率膜であることが好ましい。
【００３３】
また、前記ピンホールを堆積物で埋め込む工程は、疎水基を有する脂質を分散させた展開液に前記基板を浸漬した後、不要な展開液を除去する工程と、前記ピンホール内に前記展開液が残留した状態で前記展開液の溶媒を蒸発させ、前記ピンホール内に疎水性高分子を形成する工程を含むことができる。
【００３４】
また、前記ピンホールを堆積物で埋め込む工程は、前記開口部内にレジストを埋め込む工程と、前記開口部内に埋め込まれたレジストのうちピンホール内を除く部分を除去する工程と、前記ピンホール内に埋め込まれたレジストを熱硬化する工程を含むことができる。
【００３５】
上記したいずれの半導体装置の製造方法によっても、ピンホールが埋め込められると、最終的にビア底のエッチストッパー膜をエッチングする工程まではピンホールは埋め込められた状態を維持する。従って、ビア加工工程からビア底のエッチストッパー膜をエッチングする工程に及ぶ工程間での洗浄、すなわち、ビア加工後及び配線溝加工後の洗浄において洗浄液がピンホールに浸入しないため、ビア底の配線Ｃｕの溶解を防止できる。
【００３６】
また、ビア加工後、配線溝加工後の洗浄においては、ドライエッチングガスなどに起因する堆積ポリマーだけでなく、マスクパターンとして用いたレジストや充填材を除去する必要があるため、除去性の高い洗浄液を用いる必要がある。ところが、除去性を高めるため、例えば、エッチャント成分の濃度を高めたり、酸化還元電位を大きくすると、洗浄液のＣｕの溶解性も大きくなるという懸念がある。しかしながら、上記したいずれの半導体装置の製造方法によっても、ビア加工後及び配線溝加工後の洗浄においてピンホールが埋め込まれており、洗浄液がＣｕ配線に接触することはないため、より除去性の大きな洗浄液を使用することが可能となる。
【００３７】
以下、図面を参照しながら本発明の実施の形態について、詳細に説明する。なお、図中において、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００３８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【００３９】
まず、図１（ａ）に示すように、基板上に素子（いずれも図示せず）を形成した後、下層配線であるＣｕ配線１、エッチストッパー膜２、及びＳｉＯＣ等のｌｏｗ−ｋ材料を含む層間絶縁膜３を形成し、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン４を形成する。
【００４０】
次に、図１（ｂ）に示すように、レジストパターン４をマスクとして層間絶縁膜３をエッチングし、エッチストッパー膜２に達するビア開口部５を形成する。８は、ドライエッチングガスなどに起因する堆積ポリマーを示す。この時、図３（ｃ）に示すように、エッチストッパー膜２には加工時のばらつきにより、偶発的にピンホール６が生じる。
【００４１】
次に、図１（ｄ）に示すように、開口部５内のプリクリーンを行った後、Ｗ、ＡｌあるいはＣｕをピンホール６に選択成長させる。ここで、プリクリーンは、例えば、水素を１００ｃｃ／ｍｉｎ程度導入し、圧力を５００Ｐａから２０００Ｐａの範囲としてピンホール６底に露出したＣｕ表面の還元処理を行う。また、選択成長させる金属は、例えば、ＣＶＤ法を用いて選択成長させたＷを用いる。具体的には、反応ガスとしてＷＦ6とＨ2を用い、基板温度が２００℃から３５０℃の範囲で、ガス圧力を０．１Ｔｏｒｒ程度とし、５秒〜２０秒の範囲で成長させる。上記のＣＶＤ法を用いた成長方法では、非常に短い成膜時間で金属を成長させることが可能である。上述の処理により、Ｃｕ配線１が露出したピンホール６内にのみタングステン７が成長してこのピンホール６を埋め込む。
【００４２】
次に、図１（ｅ）に示すように、例えばフッ化物イオン濃度が１０重量％以下である洗浄液を用いて、レジストパターン４及び堆積ポリマー８を除去する。このとき、ピンホール６内は選択成長させたタングステン７（選択成長させた金属）により埋め込まれているため、洗浄液はピンホール内には浸入しない。
【００４３】
次に、図１（ｆ）に示すように、ビア開口部５を充填材９で埋め込んだ後、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン１０を形成する。
【００４４】
次に、図１（ｇ）に示すように、レジストパターン１０をマスクとして層間絶縁膜３をエッチングし、配線溝１１を形成する。
【００４５】
次に、図１（ｈ）に示すように、洗浄液を用いて、レジストパターン１０、充填材９及び堆積ポリマー１２を除去する。このとき、ピンホール６内は選択成長させたタングステン７により埋め込まれているため、洗浄液はピンホール内には浸入しない。
【００４６】
次に、図１（ｉ）に示すように、ビア底に露出したエッチストッパー膜２をエッチングし、下部配線であるＣｕ配線１を露出させる。その後、図示しないが、ビア開口部５及び配線溝１１を配線物質で埋め込んで配線を完成させる。
【００４７】
以上、説明したように、本実施形態ではエッチストッパー膜２に達するビア開口部５を形成した後に、エッチストッパー膜２に生じたピンホール６を選択成長させたタングステン７（選択成長させた金属）により埋め込むことにより、その後の洗浄時に洗浄液がピンホール６に浸入しない。したがって、エッチストッパー膜２にピンホール６が生じた場合にも下部配線であるＣｕ配線１の溶解を防止できる。
【００４８】
なお、本実施形態では、ピンホールを埋める方法として金属の選択成長法を用いているため、ピンホールが発生していない箇所では金属は成長しない。このため、エッチストッパー膜上に金属が残留し、エッチストッパー膜除去時の弊害になる等の問題は発生しない。また、選択成長させた金属はエッチストッパー膜を除去する工程で除去されるため、選択成長させた金属を除去するための特別の工程（例えばエッチバック等）を必要とせず、工程数も少なく比較的容易に目的を達成することが可能である。また、上記の特別の工程を用いる場合には、エッチストッパー膜、層間絶縁膜、Ｃｕ配線へのダメージ性が懸念されるため、本実施形態はこの点においても好ましいものである。
【００４９】
（第１の実施形態の変形例）
本変形例の半導体装置の製造方法の概要は、上記した第１の実施形態と同様である。本変形例では、金属を成長させる方法として、ＣＶＤ法ではなく無電解めっき法を用いる点が、上記した第１の実施形態とは相違する。
【００５０】
第１の実施形態における図１（ｄ）に示す処理のうち、ピンホール６により露出したＣｕ配線に対して水素ガスによる還元処理（プリクリーン）を行った後、本変形例では無電解めっき法を用いて選択成長させた金属でピンホール６内を埋める。例えば、Ｗを用いる場合は、ＣｏＷＰ、ＣｏＷＢなどを用いた一般的な無電解メッキ法により、液温２５℃〜１００℃で、膜厚１０〜３０ｎｍの条件で金属膜を成長させる。
【００５１】
上記の無電解めっき法を用いた場合、上記した第１の実施形態で用いたＣＶＤ法に比べると長時間の成膜時間が必要となる。すなわち、第１の実施形態におけるＣＶＤ法を用いた場合は５秒〜２０秒で処理完了するが、本変形例では１０分〜１００分の処理時間を要する。しかしながら、無電解めっき法では成膜時間を精度良く制御することができ、所望の膜厚の金属をピンホール内に制御性よく形成することが可能である。
【００５２】
また、第１の実施形態のようにＣＶＤ法を用いた場合、反応ガスとして、一般にＷＦ6等のフッ素を含むガスを使用するため、成膜初期にＣｕ配線の表面層が極微量ではあるが腐食される懸念がある。これに対して、本変形例では、成膜時にＣｕ配線を腐食することなく金属を成長させることが可能である。
【００５３】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【００５４】
まず、図２（ａ）に示すように、基板上に素子（いずれも図示せず）を形成した後、下層配線であるＣｕ配線１、エッチストッパー膜２、及びＳｉＯＣ等のｌｏｗ−ｋ材料を含む層間絶縁膜３を形成し、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン４を形成する。
【００５５】
次に、図２（ｂ）に示すように、レジストパターン４をマスクとして層間絶縁膜３をエッチングし、エッチストッパー膜２に達するビア開口部５を形成する。この時、図２（ｃ）に示すように、エッチストッパー膜２には加工時のばらつきにより、偶発的にピンホール６が生じる。
【００５６】
次に、図２（ｄ）に示すように、ＴｉＮ、Ｔｉ、Ｔａ、Ａｌ或いはＷのいずれかの金属膜を開口部５内に堆積し、ピンホール６をこの金属材料で埋め込む。例えば、窒化チタンを堆積する場合は、ＭＯ−ＣＶＤ法により原料ガスとしてＴＤＭＡＴを使用し、３００℃〜４００℃の成膜温度で５ｎｍ〜１５ｎｍ堆積させ、窒化チタン膜１３を形成する。
【００５７】
次に、図２（ｅ）に示すように、堆積させた窒化チタン膜１３（金属膜）のうちピンホールを除く部分を、エッチバックにより除去する。例えば、ＩＣＰ（Inductive Coupling Plasma）エッチング方式により、エッチングガスにＣｌ2＝５０ｍｌ／ｍｉｎを用い、圧力５ｍＴｏｒｒ、高周波電力３００Ｗの条件でエッチバックを行う。これにより、ピンホール６のみが窒化チタン膜１３で埋まった状態となる。
【００５８】
次に、図２（ｆ）に示すように、例えばフッ化物イオン濃度が１０重量％以下である洗浄液を用いて、レジストパターン４及び堆積ポリマー８を除去する。このとき、ピンホール６内は堆積された窒化チタン膜１３により埋め込まれているため、洗浄液はピンホール内には浸入しない。
【００５９】
次に、図２（ｇ）に示すように、ビア開口部５を充填材９で埋め込んだ後、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン１０を形成する。
【００６０】
次に、図２（ｈ）に示すように、レジストパターン１０をマスクとして層間絶縁膜３をエッチングし、配線溝１１を形成する。
【００６１】
次に、図２（ｉ）に示すように、洗浄液を用いて、レジストパターン１０、充填材９及び堆積ポリマー１２を除去する。このとき、ピンホール６内は堆積された窒化チタン膜１３により埋め込まれているため、洗浄液はピンホール内には浸入しない。
【００６２】
次に、図２（ｊ）に示すように、ビア底に露出したエッチストッパー膜２をエッチングし、下部配線であるＣｕ配線１を露出させる。その後、図示しないが、ビア開口部５及び配線溝１１を配線物質で埋め込んで配線を完成させる。
【００６３】
以上、説明したように、本実施形態ではエッチストッパー膜２に達するビア開口部５を形成した後に、エッチストッパー膜２に生じたピンホール６をエッチバックで残存させた窒化チタン膜１３（金属膜）により埋め込むことにより、その後の洗浄時に洗浄液がピンホール６に侵入しない。したがって、エッチストッパー膜２にピンホール６が生じた場合にも下部配線であるＣｕ配線１の溶解を防止できる。
【００６４】
なお、第１の実施形態では、ピンホールに金属を選択成長する際に露出したＣｕ配線の界面が清浄である必要があるが、本実施形態では、Ｃｕ配線の界面状態によらず、ピンホールを埋める金属膜を形成することが可能である。
【００６５】
本発明の他のいくつかの実施形態に記載した金属膜をピンホールに埋め込む手法では、埋め込みに用いる金属膜の種類や成膜方法が限定される。しかしながら、本実施形態に係る金属膜をピンホールに埋め込む手法を用いた場合には、エッチバックによって不要部分の金属膜を除去するため、金属膜の種類や成膜方法が限定されることがない。その結果、より洗浄液への耐性の優れた金属を選択することが可能である。
【００６６】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【００６７】
まず、図３（ａ）に示すように、基板上に素子（いずれも図示せず）を形成した後、下層配線であるＣｕ配線１、エッチストッパー膜２、及びＳｉＯＣ等のｌｏｗ−ｋ材料を含む層間絶縁膜３を形成し、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン４を形成する。
【００６８】
次に、図３（ｂ）に示すように、レジストパターン４をマスクとして層間絶縁膜３をエッチングし、エッチストッパー膜２に達するビア開口部５を形成する。この時、図３（ｃ）に示すように、エッチストッパー膜２には加工時のばらつきにより、偶発的にピンホール６が生じる。
【００６９】
次に、図３（ｄ）に示すように、Ｗ、Ｍｏ、Ｃｕ、Ｃｏ或いはＮｉのいずれかの金属膜を開口部５内に堆積し、ピンホール６をこの金属材料で埋め込む。例えば、タングステンを用いる場合は、スパッタ法を用いて印加バイアスを１０ｋＷ、ガス圧力を１００ｍＴｏｒｒ以下、成膜温度０℃以下の条件で、タングステン膜１４を５ｎｍ〜１５ｎｍの範囲で成膜する。
【００７０】
次に、図３（ｅ）に示すように、Ｏ2プラズマによる灰化処理を行い、成膜したタングステン膜１４（金属膜）を酸化させる。例えば、圧力１００Ｐａ、高周波電力５５０Ｗの条件で２００秒〜３００秒の灰化処理を行う。このような酸化処理を行なうと、ピンホール６内を除く部分は酸化され、酸化されたタングステン１５となるとともに、ピンホール６内部のみが酸化していないタングステン膜１４で埋め込まれた状態となる。これは、金属の酸化は、酸素が金属表面に供給されることにより進行するが、ピンホール内部に形成された金属には酸素が供給されないためである。
【００７１】
次に、図３（ｆ）に示すように、例えばフッ化物イオン濃度が１０重量％以下である洗浄液を用いて、酸化されたタングステン１５、レジストパターン４および堆積ポリマー８を除去する。ここで、タングステンはフッ化物を含む洗浄液でほとんどエッチング除去されない一方、タングステンの酸化物はフッ化物を含む洗浄液で容易にかつ制御性良く除去が可能である。また、このとき、ピンホール６内は酸化されていないタングステン膜１４により埋め込まれているため、洗浄液はピンホール内には浸入しない。
【００７２】
次に、図３（ｇ）に示すように、ビア開口部５を充填材９で埋め込んだ後、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン１０を形成する。
【００７３】
次に、図３（ｈ）に示すように、レジストパターン１０をマスクとして層間絶縁膜３をエッチングし、配線溝１１を形成する。
【００７４】
次に、図３（ｉ）に示すように、洗浄液を用いて、レジストパターン１０、充填材９及び堆積ポリマー１２を除去する。このとき、ピンホール６内は酸化されていないタングステン膜１４により埋め込まれているため、洗浄液はピンホール内には浸入しない。
【００７５】
次に、図３（ｊ）に示すように、ビア底に露出したエッチストッパー膜２をエッチングし、下部配線であるＣｕ配線１を露出させる。その後、図示しないが、ビア開口部５及び配線溝１１を配線物質で埋め込んで配線を完成させる。
【００７６】
以上、説明したように、本実施形態ではエッチストッパー膜２に達するビア開口部５を形成した後に、エッチストッパー膜２に生じたピンホール６をタングステン膜１４（金属膜）で埋め込み、表面に露出したタングステン膜１４を酸化することによってピンホール６内部のみに酸化されていないタングステン膜１４が埋め込まれた状態とし、さらにフッ化物を含む洗浄液により、表面の酸化されたタングステン１５を除去し、ピンホール６のみがタングステン膜１４で埋め込まれた状態とする。これにより、その後の洗浄時に洗浄液がピンホール６に侵入しない。したがって、エッチストッパー膜２にピンホール６が生じた場合にも下部配線であるＣｕ配線１の溶解を防止できる。
【００７７】
なお、本実施形態においても、第２の実施形態と同様、Ｃｕ配線の界面状態によらず、ピンホールを埋める金属膜を形成することが可能である。
【００７８】
また、第２の実施形態では、形成した金属膜のうちピンホールを除く部分をエッチバックにより除去するため、エッチバックによるエッチストッパー膜へのダメージ性が懸念されるが、本実施形態では金属膜を酸化しそれを洗浄液で除去するため、エッチストッパー膜へのダメージ性の懸念がない。
【００７９】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【００８０】
まず、図４（ａ）に示すように、基板上に素子（いずれも図示せず）を形成した後、下層配線であるＣｕ配線１、エッチストッパー膜２、及びＳｉＯＣ等のｌｏｗ−ｋ材料を含む層間絶縁膜３を形成し、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン４を形成する。
次に、図４（ｂ）に示すように、レジストパターン４をマスクとして層間絶縁膜３をエッチングし、エッチストッパー膜２に達するビア開口部５を形成する。この時、図４（ｃ）に示すように、エッチストッパー膜２には加工時のばらつきにより、偶発的にピンホール６が生じる。
【００８１】
次に、図４（ｄ）に示すように、膜厚１０ｎｍ以下のＴａＮ、ＴｉＮ或いはＷからなる金属薄膜を堆積し、ピンホール６を埋め込む。例えば、ＡＬＤ−ＴａＮを用いる場合は、原料ガスにＰＤＭＡＴを用い、キャリアガスにＨｅを用い、反応ガスにＮＨ3を用いて成膜温度２００℃〜５００℃の条件で、ＡＬＤ−ＴａＮ膜１６を３ｎｍ〜１０ｎｍ成膜する。
【００８２】
次に、図４（ｅ）に示すように、例えばフッ化物イオン濃度が１０重量％以下である洗浄液を用いて、レジストパターン４及び堆積ポリマー８を除去する。このとき、ピンホール６内は堆積されたＡＬＤ−ＴａＮ膜１６（金属薄膜）で埋め込まれているため、洗浄液はピンホール６内には浸入しない。
【００８３】
次に、図４（ｆ）に示すように、ビア開口部５を充填材９で埋め込んだ後、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン１０を形成する。
【００８４】
次に、図４（ｇ）に示すように、レジストパターン１０をマスクとして層間絶縁膜３をエッチングし、配線溝１１を形成する。
【００８５】
次に、図４（ｈ）に示すように、洗浄液を用いて、レジストパターン１０、充填材９及び堆積ポリマー１２を除去する。このとき、ピンホール６内は堆積されたＡＬＤ−ＴａＮ膜１６で埋め込まれているため、洗浄液はピンホール６内には浸入しない。
【００８６】
次に、図４（ｉ）に示すように、ビア底に露出したエッチストッパー膜２をエッチングし、下部配線であるＣｕ配線１を露出させる。その後、図示しないが、ビア開口部５及び配線溝１１を配線物質で埋め込んで配線を完成させる。
【００８７】
本実施形態では、第２および第３の実施形態と異なり、ＡＬＤ−ＴａＮ膜１６を形成した後に、ピンホールに埋め込まれた部分のＡＬＤ−ＴａＮ膜１６以外のＡＬＤ−ＴａＮ膜１６の除去を行わない。その結果、図４（ｅ）に示すように、洗浄後もＡＬＤ−ＴａＮ膜１６が開口部５内に残留している。しかし、この残留したＡＬＤ−ＴａＮ膜１６は、配線溝の形成工程である図４（ｇ）及びエッチストッパー膜の除去工程である図４（ｉ）におけるエッチング時に除去され、最終的にはその残渣はなくなる。
【００８８】
以上、説明したように、本実施形態では、エッチストッパー膜２に達するビア開口部５を形成した後に、エッチストッパー膜２に生じたピンホール６をＡＬＤ−ＴａＮ膜１６（金属薄膜）で埋め込むことにより、その後の洗浄時に洗浄液がピンホール６に侵入しない。したがって、エッチストッパー膜２にピンホール６が生じた場合にも下部配線であるＣｕ配線１の溶解を防止できる。
【００８９】
なお、第１の実施形態では、ピンホールに金属を選択成長する際に露出したＣｕ配線の界面が清浄である必要があるが、本実施形態では、Ｃｕ配線の界面状態によらず、ピンホールを埋める金属膜を形成することが可能である。
【００９０】
また、本実施形態では、形成した金属薄膜をエッチバック等により除去する工程を必要としない。それゆえ、例えばエッチバック等によるエッチストッパー膜、層間絶縁膜、Ｃｕ配線へのダメージ性の懸念がない。
【００９１】
さらに、本実施形態においてＡＬＤ法により金属薄膜を成膜する場合には、成膜時間の制御により所定の厚さの金属薄膜をばらつきなく形成することが可能である。
【００９２】
また、ピンホールの大きさはビア加工時の条件等に依存するが、本実施形態においてＡＬＤ法により金属薄膜を成膜する場合は、埋め込み性がよく、より微小なピンホールでも制御よく埋め込むことが可能である。
【００９３】
（第５の実施形態）
図５は、本発明の第５の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【００９４】
まず、図５（ａ）に示すように、基板上に素子（いずれも図示せず）を形成した後、下層配線であるＣｕ配線１、エッチストッパー膜２、及びＳｉＯＣ等のｌｏｗ−ｋ材料を含む層間絶縁膜３を形成し、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン４を形成する。
【００９５】
次に、図５（ｂ）に示すように、レジストパターン４をマスクとして層間絶縁膜３をエッチングし、エッチストッパー膜２に達するビア開口部５を形成する。この時、図５（ｃ）に示すように、エッチストッパー膜２には加工時のばらつきにより、偶発的にピンホール６が生じる。
【００９６】
次に、図５（ｄ）に示すように、Ｓｉを含む化合物の絶縁材料からなる堆積物を成膜し、ピンホール６を絶縁材料で埋め込む。例えば、Ｓｉを含む化合物の絶縁材料としてシリコン酸化膜を用いる場合は、ＳＡ−ＣＶＤ法を用い４００度の成膜温度で、ＳｉＯ2膜（シリコン酸化膜）１７を５ｎｍ〜１５ｎｍ堆積させる。
【００９７】
次に、図５（ｅ）に示すように、堆積させたＳｉＯ2膜１７（Ｓｉを含む化合物）のピンホール部を除く部分をエッチバックにより除去する。一例として、エッチングガスにＣＦ4＝１００ｍｌ／ｍｉｎ、Ｎ2＝１００ｍｌ／ｍｉｎを用いてエッチバックを行う。この結果、ピンホール６のみがＳｉＯ2膜１７で埋め込まれた状態となる。
【００９８】
次に、図５（ｆ）に示すように、例えばフッ化物イオン濃度が１０重量％以下である洗浄液を用いて、レジストパターン４及び堆積ポリマー８を除去する。このとき、ピンホール６内はＳｉＯ2膜１７で埋め込まれているため、洗浄液はピンホール６内には浸入しない。
【００９９】
次に、図５（ｇ）に示すように、ビア開口部５を充填材９で埋め込んだ後、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン１０を形成する。
【０１００】
次に、図５（ｈ）に示すように、レジストパターン１０をマスクとして層間絶縁膜３をエッチングし、配線溝１１を形成する。
【０１０１】
次に、図５（ｉ）に示すように、洗浄液を用いて、レジストパターン１０、充填材９及び堆積ポリマー１２を除去する。このとき、ピンホール６内はＳｉＯ2膜１７で埋め込まれているため、洗浄液はピンホール６内には浸入しない。
【０１０２】
次に、図５（ｊ）に示すように、ビア底に露出したエッチストッパー膜２をエッチングし、下部配線であるＣｕ配線１を露出させる。その後、図示しないが、ビア開口部５及び配線溝１１を配線物質で埋め込んで配線を完成させる。
【０１０３】
以上、説明したように、本実施形態ではＳｉＯ2膜１７（Ｓｉを含む化合物）でピンホール６を埋め込み、エッチバックによってピンホール６のみにＳｉＯ2膜１７が埋め込まれた状態とする。そのため、その後の洗浄で洗浄液はピンホール６に侵入しない。したがって、エッチストッパー膜２にピンホール６が生じた場合にも下部配線であるＣｕ配線１の溶解を防止できる。
【０１０４】
なお、上記の第１〜第４の実施形態のように、ピンホールを埋め込む材料として金属を用いた場合には、用いる金属の材質や量によっては配線溝形成工程及びエッチストッパー膜除去工程でのエッチングで金属が残留する可能性がある。その場合、エッチング条件の調整により、用いる金属と層間絶縁膜及びエッチストッパー膜との選択性を調整する必要がある。
【０１０５】
しかしながら、本実施形態のように、ピンホールを埋め込む材料としてシリコン酸化膜等の絶縁材料を用いた場合には、絶縁材料が残留する可能性は低い。これは、エッチストッパー膜のエッチングにおいて、金属膜よりも絶縁膜のほうがエッチング性が高いためである。
【０１０６】
また、本実施形態では、Ｃｕ配線の界面状態によらずピンホールを埋める絶縁材料を形成することが可能である。
【０１０７】
さらに、本実施形態では、堆積した絶縁材料のうちピンホールを除く部分をエッチバックにより除去する手法を用いている。ここで、エッチバックにより除去可能な絶縁材料の種類は多く、一例に示したＳｉＯ2膜以外の多種の絶縁材料、例えば低誘電率膜等を選択することも可能である。それゆえ、本実施形態では、ピンホールを埋める絶縁膜の種類や成膜方法が限定されることはなく、例えば、より容易に成膜できる膜種やより埋め込み性のよい成膜方法を選択することが可能である。
【０１０８】
（第５の実施形態の変形例）
本変形例の半導体装置の製造方法の概要は、上記した第５の実施形態と同様であるが、本変形例では、絶縁材量としてシリコン酸化膜ではなくｌｏｗ−ｋ膜を用いる。
【０１０９】
ｌｏｗ−ｋ膜として、例えばＳｉＯＣ膜を堆積する場合、平行平板型プラズマＣＶＤ装置を用い、メチルシランを原料とし、印加バイアスを１００Ｗ〜５００Ｗ、成膜温度３００℃〜４００℃の条件で、膜厚５ｎｍ〜１５ｎｍ堆積させてピンホールを埋める。このようにしてｌｏｗ−ｋ膜を形成後、第５の実施形態と同様に、堆積したｌｏｗ−ｋ膜のうちピンホールを除く部分を除去するためのエッチバックを行う。
【０１１０】
一般に、エッチバックにおいては、エッチバック条件によって除去膜のエッチング特性がばらつき、一部が除去されずに残留する可能性がある。例えば、後述の第６の実施形態のように、ピンホールを埋め込む絶縁材料としてＳｉＯ2膜を用いた場合、上記したようにＳｉＯ2膜の残留の可能性は低いのであるが、もし、ＳｉＯ2膜の一部がビア開口部の側壁に残留すると、微量ではあるが配線間容量の上昇を招く懸念がある。
【０１１１】
しかしながら、本変形例では、ピンホールを埋める材料として低誘電率膜（ｌｏｗ−ｋ膜）を用いるため、ｌｏｗ−ｋ膜の一部がビア開口部の側壁に残留したとしても、配線間容量が上昇する懸念はない。このことは、特に層間絶縁膜により低誘電率である膜種を用いた、より配線間容量が小さく高性能な半導体装置を製造する場合において有効である。
【０１１２】
（第６の実施形態）
図６は、本発明の第６の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【０１１３】
まず、図６（ａ）に示すように、基板上に素子（いずれも図示せず）を形成した後、下層配線であるＣｕ配線１、エッチストッパー膜２、及びＳｉＯＣ等のｌｏｗ−ｋ材料を含む層間絶縁膜３を形成し、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン４を形成する。
【０１１４】
次に、図６（ｂ）に示すように、レジストパターン４をマスクとして層間絶縁膜３をエッチングし、エッチストッパー膜２に達するビア開口部５を形成する。この時、図６（ｃ）に示すように、エッチストッパー膜２には加工時のばらつきにより、偶発的にピンホール６が生じる。
【０１１５】
次に、図６（ｄ）に示すように、ピンホール６を疎水性高分子１８で埋める。疎水性高分子１８を形成する方法としては、例えば、フルオロアルキル鎖を疎水基として有する脂質を１０-4〜１０-3ｍｏｌ／Ｌの濃度で分散させた展開液を用いる。この展開液中に半導体装置全体を浸したあと、半導体装置を引き上げ、２００〜５００回転／分で５秒〜１０秒間展開液を振り切る。ここで、上記処理後は、ピンホール中には展開液が残留している。次に、静置させた状態で溶媒を室温、定圧下で蒸発させると、図６（ｄ）に示すように、ピンホール中に疎水性高分子１８が形成される。
【０１１６】
次に、図６（ｅ）に示すように、例えばフッ化物イオン濃度が１０重量％以下である洗浄液を用いて、レジストパターン４及び堆積ポリマー８を除去する。このとき、ピンホール６内は疎水性高分子１８で埋め込まれているため、洗浄液はピンホール６内には浸入しない。
【０１１７】
次に、図６（ｆ）に示すように、ビア開口部５を充填材９で埋め込んだ後、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン１０を形成する。
【０１１８】
次に、図６（ｇ）に示すように、レジストパターン１０をマスクとして層間絶縁膜３をエッチングし、配線溝１１を形成する。
【０１１９】
次に、図６（ｈ）に示すように、洗浄液を用いて、レジストパターン１０、充填材９及び堆積ポリマー１２を除去する。このとき、ピンホール６内は疎水性高分子１８で埋め込まれているため、洗浄液はピンホール６内には浸入しない。
【０１２０】
次に、図６（ｉ）に示すように、ビア底に露出したエッチストッパー膜２をエッチングし、下部配線であるＣｕ配線１を露出させる。その後、図示しないが、ビア開口部５及び配線溝１１を配線物質で埋め込んで配線を完成させる。
【０１２１】
なお、本実施形態の方法によって疎水性高分子を形成した場合、振り切り後に展開液が若干量残留することにより、ビア底のエッチストッパー膜２上にも若干量の疎水性高分子１８が形成されることがあるが、その後の洗浄やエッチングで自然に消滅し、エッチストッパー膜のエッチング後にはピンホール部も含めて完全に除去された状態になる。
【０１２２】
また、本実施形態では、Ｃｕ配線の界面状態によらず、疎水性高分子でピンホールを埋めることが可能である。
【０１２３】
また、本実施形態では、形成した疎水性高分子を除去する工程を必要とせず、除去工程によるエッチストッパー膜、層間絶縁膜等へのダメージ性の懸念がない。
【０１２４】
（第７の実施形態）
図７は、本発明の第７の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。
【０１２５】
まず、図７（ａ）に示すように、基板上に素子（いずれも図示せず）を形成した後、下層配線であるＣｕ配線１、エッチストッパー膜２、及びＳｉＯＣ等のｌｏｗ−ｋ材料を含む層間絶縁膜３を形成し、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン４を形成する。
【０１２６】
次に、図７（ｂ）に示すように、レジストパターン４をマスクとして層間絶縁膜３をエッチングし、エッチストッパー膜２に達するビア開口部５を形成する。この時、図７（ｃ）に示すように、エッチストッパー膜２には加工時のばらつきにより、偶発的にピンホール６が生じる。
【０１２７】
次に、図７（ｄ）に示すように、開口部５内を完全に埋め込むと共にレジストパターン４上を覆うフォトレジスト１９を堆積し、ピンホール６をフォトレジスト１９で埋め込む。例えば、フォトレジスト１９としてＡｒＦレジストをビア底から８００ｎｍ〜１０００ｎｍの厚さで塗布する。
【０１２８】
次に、図７（ｅ）に示すように、塗布したフォトレジスト１９のうちピンホール部を除く部分およびレジストパターン４全体をＯ2プラズマエッチングによりエッチバックする。例えば、圧力１０Ｐａ、高周波電力２００Ｗ〜５００Ｗの条件で１０００秒〜１２００秒の範囲でエッチバックを行う。次に、温度３００度〜４００度で１００秒以上の熱硬化処理を行う。この結果、ピンホール６内に残留したフォトレジスト１９は硬化したフォトレジスト２０に変質し、ピンホール６内はこの硬化したフォトレジスト２０が埋め込まれた状態となる。また、上記の熱処理により堆積ポリマーも硬化して硬化した堆積ポリマー２１となる。
【０１２９】
次に、図７（ｆ）に示すように、まず、灰化処理及びフッ化物を含む洗浄液により硬化した堆積ポリマー２１を除去する。この時、硬化した堆積ポリマー２１は洗浄液に含まれるエッチャント成分によるリフトオフ効果により、剥離されるが、一方、ピンホール６中の硬化したフォトレジスト２０は、除去されることはない。これは、表面部２２及びビア開口部の側壁２３は洗浄液との接触によりリフトオフ効果が働くが、一方、ピンホール６は硬化したフォトレジスト２０が埋め込まれていることにより、洗浄液がピンホール中には浸入しないことによる。
【０１３０】
次に、図７（ｇ）に示すように、ビア開口部５を充填材９で埋め込んだ後、層間絶縁膜３上にフォトリソグラフィー技術によりレジストパターン１０を形成する。
【０１３１】
次に、図７（ｈ）に示すように、レジストパターン１０をマスクとして層間絶縁膜３をエッチングし、配線溝１１を形成する。
【０１３２】
次に、図７（ｉ）に示すように、洗浄液を用いて、レジストパターン１０、充填材９及び堆積ポリマー１２を除去する。このとき、ピンホール６内は硬化したフォトレジスト２０で埋め込まれているため、洗浄液はピンホール６内には浸入しない。
【０１３３】
次に、図７（ｊ）に示すように、ビア底に露出したエッチストッパー膜２をエッチングし、下部配線であるＣｕ配線１を露出させる。その後、図示しないが、ビア開口部５及び配線溝１１を配線物質で埋め込んで配線を完成させる。
【０１３４】
以上、説明したように、本実施形態では、硬化したフォトレジスト２０でピンホール６を埋め込み、エッチバックにより、ピンホール６のみに硬化したフォトレジスト３０が埋め込まれた状態とする。そのため、その後の洗浄で洗浄液はピンホール６に侵入しない。したがって、エッチストッパー膜２にピンホール６が生じた場合にも下部配線であるＣｕ配線１の溶解を防止できる。
【０１３５】
なお、本実施形態では、Ｃｕ配線の界面状態によらず、フォトレジストでピンホールを埋めることが可能である。
【０１３６】
以上のとおり、本発明の実施形態は、エッチストッパー膜における開口部に露出した領域に生じたピンホールを、適切な堆積物で埋め込んでから後の洗浄工程を行うことが特徴である。したがって、新規に材料、設備を必要とせず、通常の半導体装置の製造方法において用いている材料、設備を用いて比較的容易に行うことができる。例えば、ピンホールを埋める堆積物が加工工程でマスクパターンとして使用する従来のレジストと同様またはそれに近い性質の材料であってもよい。
【産業上の利用可能性】
【０１３７】
本発明の半導体装置の製造方法は、ビア加工後及び配線溝加工後の洗浄におけるビア底のＣｕ配線の溶解を防止できるものであり、特に、半導体基板上にデュアルダマシン法により金属配線を形成する半導体装置の製造方法において有用である。
【図面の簡単な説明】
【０１３８】
【図１】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
【図２】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。
【図３】本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
【図４】本発明の実施の形態４による半導体装置の製造方法を説明するための工程断面図である。
【図５】本発明の実施の形態５による半導体装置の製造方法を説明するための工程断面図である。
【図６】本発明の実施の形態６による半導体装置の製造方法を説明するための工程断面図である。
【図７】本発明の実施の形態７による半導体装置の製造方法を説明するための工程断面図である。
【図８】従来の半導体装置の製造方法を説明するための工程断面図である。
【図９】従来の製造方法におけるエッチストッパー膜にピンホールが生じた際のＣｕ配線の消失について説明するための工程断面図である。
【符号の説明】
【０１３９】
１  Ｃｕ配線
２  エッチストッパー膜
３  層間絶縁膜
４  レジストパターン（ビア加工用）
５  ビア開口部
６  ピンホール
７  タングステン（選択成長させた金属）
８  堆積ポリマー
９  充填材
１０  レジストパターン（トレンチ加工用）
１１  配線溝（トレンチ）
１２  堆積ポリマー
１３  窒化チタン膜（金属膜）
１４  タングステン膜（金属膜）
１５  酸化されたタングステン
１６  ＡＬＤ−ＴａＮ膜（金属薄膜）
１７  シリコン酸化膜（シリコンを含む化合物）
１８  疎水性高分子
１９  フォトレジスト
２０  硬化したフォトレジスト
２１  硬化した堆積ポリマー
２２  表面部
２３  ビア開口部の側壁
１００  半導体基板
１０１  Ｃｕ配線
１０２  エッチストッパー膜
１０３  層間絶縁膜
１０４  レジストパターン（ビア加工用）
１０５  ビア開口部
１０６  堆積ポリマー
１０７  充填材
１０８  レジストパターン（トレンチ加工用）
１０９  配線溝（トレンチ）
１１０  堆積ポリマー
１１１  ピンホール
【図１】
2007288053.tif 000003
【図２】
2007288053.tif 000004
【図３】
2007288053.tif 000005
【図４】
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【図５】
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【図６】
2007288053.tif 000008
【図７】
2007288053.tif 000009
【図８】
2007288053.tif 000010
【図９】
2007288053.tif 000011