(57)【要約】【課題】半導体装置の高品質・高信頼化、及び半導体装置の生産効率の向上を実現可能な応力解析方法を提供する。【解決手段】分割部が、チップ内を複数の解析エリアに分割するステップ（Ｓ１０）と、複合物性値導出部が、複数の解析エリア毎の配線構造データに基づいて、複数の解析エリアのそれぞれについて、その解析エリアに含まれる複数の材料の物性値を複合した複合物性値を導出するステップ（Ｓ１１，Ｓ１２）と、応力解析部が、各解析エリアを要素とする有限要素法の３次元モデルを作成し、各要素に複合物性値を当てはめ、応力解析を行うステップ（Ｓ１３，Ｓ１４）とを含む。【選択図】      図９
2007213269.tif 000002
【特許請求の範囲】
【請求項１】
分割部が、チップ内を複数の解析エリアに分割するステップと、
複合物性値導出部が、前記複数の解析エリア毎の配線構造データに基づいて、前記複数の解析エリアのそれぞれについて、該解析エリアに含まれる複数の材料の物性値を複合した複合物性値を導出するステップと、
応力解析部が、各解析エリアを要素とする有限要素法の３次元モデルを作成し、該各要素に前記複合物性値を当てはめ、応力解析を行うステップ
とを含むことを特徴とする応力解析方法。
【請求項２】
分割部が、チップ内を複数の解析エリアに分割するステップと、
複合物性値導出部が、前記複数の解析エリア毎の配線構造データに基づいて、前記複数の解析エリアのそれぞれについて、該解析エリアに含まれる複数の材料の物性値を複合した複合物性値を導出するステップと、
応力解析部が、各解析エリアを要素とする有限要素法の３次元モデルを作成し、該各要素に前記複合物性値を当てはめ、応力解析を行うステップと、
危険領域抽出部が、前記応力解析の結果として得られた応力値に基づいて、前記複数の解析エリアから危険領域を抽出するステップと、
ダミーメタル配置部が、前記危険領域にダミーメタルを配置するステップと、
ＣＡＤデータ作成部が、前記ダミーメタルを配置した前記チップのＣＡＤデータを作成するステップ
とを含むことを特徴とする配線構造設計方法。
【請求項３】
前記ダミーメタルを配置した前記チップのＣＡＤデータを用いて、前記応力解析とは異なる負荷に対する応力解析を行うステップを更に含むことを特徴とする請求項２に記載の配線構造設計方法。
【請求項４】
分割部が、チップ内を複数の解析エリアに分割する命令と、
複合物性値導出部が、前記複数の解析エリア毎の配線構造データに基づいて、前記複数の解析エリアのそれぞれについて、該解析エリアに含まれる複数の材料の物性値を複合した複合物性値を導出する命令と、
応力解析部が、各解析エリアを要素とする有限要素法の３次元モデルを作成し、該各要素に前記複合物性値を当てはめ、応力解析を行う命令
とをコンピュータに実行させることを特徴とするプログラム。
【請求項５】
チップ内を複数の解析エリアに分割し、前記複数の解析エリア毎の配線構造データに基づいて、前記複数の解析エリアのそれぞれについて、該解析エリアに含まれる複数の材料の物性値を複合した複合物性値を導出し、各解析エリアを要素とする有限要素法の３次元モデルを作成し、該各要素に前記複合物性値を当てはめ、応力解析を行い、前記応力解析の結果として得られた応力値に基づいて、前記複数の解析エリアにおける危険領域の有無を判定する工程であって、前記危険領域が有ると判定された場合は、前記危険領域にダミーメタルを配置したうえで、前記ダミーメタルの配置された配線構造データに基づいて再度、前記チップ内が分割された複数の解析エリアにおける危険領域の有無を判定する工程と、
前記チップ内に前記危険領域が無いと判定された配線構造データに従って半導体装置の配線構造を形成する工程
とを具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造の高信頼化に関し、特に応力解析方法、配線構造設計方法、プログラム及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩをはじめとする半導体装置の高速化のため、配線抵抗の低抵抗化や、層間絶縁膜の低誘電率化等が進められている。例えば、配線の材料が、アルミニウム（Ａｌ）から銅（Ｃｕ）へ移行している。また、層間絶縁膜としても、単純なシリコン酸化膜（ＳｉＯ2膜）から、フッ素をドープしたＳｉＯ2膜、或いは有機成分を含むＳｉＯ2膜をはじめとする低誘電率膜（ｌｏｗ−ｋ膜）の採用が図られている。
【０００３】
低誘電率膜は、その材料の密度を低下させたり、材料中の極性を排除したりすること等により形成する。例えば、材料の密度の低下を図るために、材料の多孔質化（ポーラス化）が一般的に行われる。低誘電率膜は、膜密度が低いので、ヤング率等の機械的物性値が一般的に低い。即ち、低誘電率膜は、その材料自体の強度が弱い。更に、低誘電率膜は、膜中の誘電率を下げるために極性の低い膜構造を有している。このため、低誘電率膜同士、或いは低誘電率膜と他の膜とを積層した積層膜の積層界面における密着強度が弱い。例えば、低誘電率膜にビアホールや配線用溝等を加工形成する際に用いるガスの浸透や、加工プロセス等によって膜の材料が変質する。以上のように、低誘電率膜の材料自体の機械的強度が劣化したり、低誘電率膜を含む積層膜の界面における密着強度が劣化したりするおそれがある。
【０００４】
これら低誘電率膜の膜強度の弱さや、低誘電率膜を含む積層膜の界面における密着強度の弱さは、特に半導体装置の配線を多層構造に形成する多層化プロセスにおいて大きな障害となっている。この障害を克服するために、低誘電率膜内にダミー配線を補強材として配置することで、信頼性向上が図られている（例えば、特許文献１参照。）。
【０００５】
ダミー配線の配置については、計算機を用いた応力解析により、ダミー配線の形状や配置位置を決定する手法が知られている。応力解析を用いたダミーメタル配置の手法では、一つのビア周辺、一つのパッド周辺等の局所的（ローカル）な部分での応力解析を行い、応力解析の結果に応じたダミー形状を、チップ全体に配置していた。
【０００６】
ここで、チップ全体を見た場合、チップ内には、配線被覆率の高い密集パターン、孤立配線、或いはパターンの存在しないスペース部等の、配線被覆率や配線形状の異なる様々な領域が、そのチップの配線デザインに基づいて配置されている。配線被覆率や配線形状の異なる領域の境界部、つまり異なるパターン同士の境界やパターンとスペースの境界部においては、パターン配置のデザインに起因した応力集中が発生する。このため、パターン境界部での剥れやクラック等の不良を引き起こす場合がある。
【０００７】
しかしながら、従来のローカルな応力解析においては、チップ単位のパターン配置デザインに起因した応力集中を導出することはできない。また、従来の応力解析手法に基づいて、チップ全体をビア一つまで忠実にモデル化すると、総メッシュ数は数百億のオーダーになり、膨大な計算時間を要する。
【０００８】
以上のように、従来のダミー配線の配置手法では、ローカルな応力解析を行っているので、チップ全体のパターン配置デザインに起因した応力を考慮した解析を効率よく行うことができない。そのため、効果的なダミー配置を実現することができず、熱工程や、ボンディングやプロービング等の外部応力を加える工程において、パターン境界部に致命的な欠陥が生じるおそれが非常に高い。したがって、半導体装置及びその製造プロセスにおいて致命的な不具合が生じるおそれが非常に高い。即ち、半導体装置の性能や品質等が低下し、半導体装置の信頼性が低下するおそれがある。それとともに、不良な半導体装置が製造されて半導体装置の歩留まりが低下し、半導体装置の生産効率が低下するおそれがある。
【特許文献１】特開２００３−１６７９２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、半導体装置の高品質・高信頼化、及び半導体装置の生産効率の向上を実現可能な応力解析方法、配線構造設計方法、プログラム及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１０】
本願発明の一態様によれば、（イ）分割部が、チップ内を複数の解析エリアに分割するステップと、（ロ）複合物性値導出部が、複数の解析エリア毎の配線構造データに基づいて、複数の解析エリアのそれぞれについて、解析エリアに含まれる複数の材料の物性値を複合した複合物性値を導出するステップと、（ハ）応力解析部が、各解析エリアを要素とする有限要素法の３次元モデルを作成し、各要素に複合物性値を当てはめ、応力解析を行うステップとを含む応力解析方法が提供される。
【００１１】
本願発明の他の態様によれば、（イ）分割部が、チップ内を複数の解析エリアに分割するステップと、（ロ）複合物性値導出部が、複数の解析エリア毎の配線構造データに基づいて、複数の解析エリアのそれぞれについて、解析エリアに含まれる複数の材料の物性値を複合した複合物性値を導出するステップと、（ハ）応力解析部が、各解析エリアを要素とする有限要素法の３次元モデルを作成し、各要素に複合物性値を当てはめ、応力解析を行うステップと、（ニ）危険領域抽出部が、応力解析の結果として得られた応力値に基づいて、複数の解析エリアから危険領域を抽出するステップと、（ホ）ダミーメタル配置部が、危険領域にダミーメタルを配置するステップと、（ヘ）ＣＡＤデータ作成部が、ダミーメタルを配置したチップのＣＡＤデータを作成するステップとを含む配線構造設計方法が提供される。
【００１２】
本願発明の更に他の態様によれば、（イ）分割部が、チップ内を複数の解析エリアに分割する命令と、（ロ）複合物性値導出部が、複数の解析エリア毎の配線構造データに基づいて、複数の解析エリアのそれぞれについて、解析エリアに含まれる複数の材料の物性値を複合した複合物性値を導出する命令と、（ハ）応力解析部が、各解析エリアを要素とする有限要素法の３次元モデルを作成し、各要素に複合物性値を当てはめ、応力解析を行う命令とをコンピュータに実行させるプログラムが提供される。
【００１３】
本願発明の更に他の態様によれば、（イ）チップ内を複数の解析エリアに分割し、複数の解析エリア毎の配線構造データに基づいて、複数の解析エリアのそれぞれについて、解析エリアに含まれる複数の材料の物性値を複合した複合物性値を導出し、各解析エリアを要素とする有限要素法の３次元モデルを作成し、各要素に複合物性値を当てはめ、応力解析を行い、応力解析の結果として得られた応力値に基づいて、複数の解析エリアにおける危険領域の有無を判定する工程であって、危険領域が有ると判定された場合は、危険領域にダミーメタルを配置したうえで、ダミーメタルの配置された配線構造データに基づいて再度、チップ内が分割された複数の解析エリアにおける危険領域の有無を判定する工程と、（ロ）チップ内に危険領域が無いと判定された配線構造データに従って半導体装置の配線構造を形成する工程とを具備する半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、半導体装置の高品質・高信頼化、及び半導体装置の生産効率の向上を実現可能な応力解析方法、配線構造設計方法、プログラム及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１６】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１７】
本発明の実施の形態に係る半導体装置製造システムは、図１に示すように、中央演算処理装置（ＣＰＵ）１、データ記憶装置２、処理装置３１，３２，３３，…，３ｎ、測定装置４、主記憶装置６、入力装置７及び出力装置８を備える。ＣＰＵ１、データ記憶装置２、処理装置３１，３２，３３，…，３ｎ、測定装置４、主記憶装置６、入力装置７及び出力装置８は、バス９やインターネット、ＬＡＮ、無線ＬＡＮ等の通信ネットワークを介して互いに接続されている。通信ネットワークにより、遠隔地からでも適切な情報を得ることができ、更にリアルタイムな情報を得ることができる。
【００１８】
処理装置３１，３２，３３，…，３ｎには、例えば、イオン注入装置、不純物拡散装置、ＳｉＯ2膜を形成する熱酸化装置、ＳｉＯ2膜、燐ガラス（ＰＳＧ）膜、硼素ガラス（ＢＳＧ）膜、硼素燐ガラス（ＢＰＳＧ）膜、シリコン窒化膜（Ｓｉ3Ｎ4膜）、ポリシリコン膜等を堆積する化学的気相堆積（ＣＶＤ）装置、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等をリフロー（メルト）する熱処理装置、ＣＶＤ酸化膜等をデンシファイする熱処理装置、シリサイド膜等を形成する熱処理装置、金属配線層を堆積するスパッタリング装置、真空蒸着装置、更に金属配線層をメッキにより形成するメッキ処理装置、半導体基板の表面を研磨する化学的・機械的研磨（ＣＭＰ）装置、半導体基板表面をエッチングするドライ又はウエットエッチング装置、レジスト除去や溶液による洗浄をする洗浄装置、フォトリソグラフィ処理関連のスピンコート装置（スピンナー）、ステッパー等の露光装置、ダイシング装置、ダイシングされたチップ状の半導体装置の電極をリードフレームに接続するボンディング装置等様々な半導体製造装置が含まれる。
【００１９】
更に、純水処理装置やガスの純化装置等の付帯設備が、半導体製造装置に含まれていても良い。又、これらの半導体製造装置は、バッチ式装置あるいは枚葉式装置のいずれにも適用可能である。後述するすべての実施の形態についても同様にバッチ式装置あるいは枚葉式装置を適用しても良い。
【００２０】
測定装置４は、破壊クライテリア測定等の種々の測定・検査を行うことができる装置である。測定装置４としては、例えば、光学顕微鏡、走査型電子顕微鏡（ＳＥＭ）、レーザ顕微鏡又は原子間力顕微鏡（ＡＦＭ）等の顕微鏡や、アニール実験用の電気炉、ナノインデンター試験用のナノインデンター、及びプロービング試験用のプローブ等が使用可能である。
【００２１】
データ記憶装置２は、ＣＡＤデータを記憶するＣＡＤデータ記憶部２１、様々な荷重に対して、それぞれ絶縁膜破壊等の不良が起こる破壊クライテリアを記憶するクライテリア記憶部２２、半導体装置に用いられる様々な絶縁膜材料、配線材料等におけるヤング率、線膨張係数等の材料物性値をデータベース化している材料物性値記憶部２３、及び様々な形状、被覆率のダミーメタル構造を集めてデータベース化しているダミーメタル構造記憶部２４を備える。
【００２２】
ＣＰＵ１は、分割部１０、複合物性値導出部１１、応力解析部１２、危険領域抽出部１３、判断部１４、ダミーメタル配置部１５、及びＣＡＤデータ作成部１６を備える。
【００２３】
分割部１０は、ＣＡＤデータ記憶部２１から対象となるチップのデータを読み出して、チップを複数の領域（解析エリア）に分割する。分割部１０は、例えば図２に示すように、平面サイズ２２ｍｍ×１９ｍｍのチップ１００を２００μｍ×２００μｍの正方形の領域（解析エリア）１０１に分割する。この場合、総解析エリア数は１０４５０個となる。
【００２４】
図１に示した複合物性値導出部１１は、ＣＡＤデータ記憶部２１からチップ１００内の配線構造に係るＣＡＤデータを読み出して、配線被覆率や、配線幅、配線長等の配線構造データを抽出する。複合物性値導出部１１は、例えば、図３に示すような配線層Ｍ１における配線構造データを抽出する。配線層Ｍ１は、例えば、厚さ９０ｎｍの銅（Ｃｕ）の第１の配線１１３と、厚さ１０ｎｍのチタン（Ｔｉ）の第２の配線（バリアメタル層）１１４との積層構造である。また、第１の配線１１３及び第２の配線１１４の間は、層間絶縁膜が配置されている。層間絶縁膜は、例えば、厚さ５０ｎｍの第１の絶縁膜（ポリメチルシロキサン膜）１１１と、厚さ５０ｎｍの第２の絶縁膜（ＳｉＯ2膜）１１２との積層構造である。
【００２５】
更に、複合物性値導出部１１は、抽出した配線構造データに基づいて、複合則を用いて、複数の解析エリア１０１のそれぞれにおいて、その解析エリア１０１に含まれる複数の材料の物性値を複合した複合物性値を導出する。このとき、複合物性値導出部１１は、材料物性値記憶部２３から材料物性値を抽出して使用する。例えば、複合物性値として、式（１）及び（２）で、解析エリア１０１の複合ヤング率、及び複合線膨張係数がそれぞれ表される。
【００２６】
ＥC＝ＥM×Ｒ＋ＥILD×（１−Ｒ）    …（１）
αC＝αM×Ｒ＋αILD×（１−Ｒ）    …（２）
ここで、ＥC；複合ヤング率、ＥM；配線材料のヤング率、ＥILD；層間絶縁膜材料のヤング率、αC；複合線膨張係数、αM；配線材料の線膨張係数、αILD；層間絶縁膜材料の線膨張係数、Ｒ；解析エリア１０１内における配線被覆率である。また、配線、或いは層間絶縁膜が、２つ以上の材料を含んでいる場合には、式（３），（４），（５）及び（６）を適用する。
【数１】
2007213269.tif 000003
【００２７】
ここで、ＥMi；配線を構成する第ｉ番目の材料のヤング率、ＥILDi；層間絶縁膜を構成する第ｉ番目の材料のヤング率、αMi；配線を構成する第ｉ番目の材料の線膨張係数、αILDi；層間絶縁膜を構成する第ｉ番目の材料の線膨張係数、ＲMi；配線を構成する第ｉ番目の材料の体積比、ＲILDi；層間絶縁膜を構成する第ｉ番目の材料の体積比である（ｉは正の整数）。
【００２８】
式（１）〜（６）で、解析エリア１０１内における配線被覆率（Ｒ）は概数で表しても良い。例えば、配線被覆率０％以上５％未満を概数Ｒ＝０％と表し、５％以上１５％未満を概数Ｒ＝１０％と、１５％以上２５％未満を概数Ｒ＝２０％と、２５％以上３５％未満を概数Ｒ＝３０％と、３５％以上４５％未満を概数Ｒ＝４０％と、４５％以上５５％未満を概数Ｒ＝５０％と、５５％以上６５％未満を概数Ｒ＝６０％と、６５％以上７５％未満を概数Ｒ＝７０％と、７５％以上８５％未満を概数Ｒ＝８０％と、８５％以上９５％未満を概数Ｒ＝９０％と、そして９５％以上を概数Ｒ＝１００％と表して、１１種類の複合物性値でモデルを記述してもよい。
【００２９】
第１の配線１１３の材料であるＣｕは、ヤング率；１５０ＧＰａ、線膨張係数；１６×１０-6である。第２の配線１１４の材料であるＴｉは、ヤング率；１８０ＧＰａ、線膨張係数；７×１０-6である。第１の絶縁膜１１１のポリメチルシロキサン膜は、ヤング率；４ＧＰａ、線膨張係数；６０×１０-6である。第２の絶縁膜１１２のＳｉＯ2膜は、ヤング率；６０ＧＰａ、線膨張係数；１×１０-6である。
【００３０】
本発明の実施の形態では、第１の配線１１３に比べ第２の配線１１４の体積が十分小さいことから、配線材料のヤング率及び線膨張係数は、第１の配線１１３のＣｕの値をそれぞれ用いた。勿論、第２の配線１１４のＴｉの物性値を省略せず、第１の配線１１３と第２の配線１１４の体積比を用いて式（３）〜（６）より配線材料のヤング率及び線膨張係数を導出して解析に使用してもよい。
【００３１】
一方、絶縁膜材料については、第１の絶縁膜１１１と第２の絶縁膜１１２の体積比を用いて、式（４）より絶縁膜材料のヤング率は３２ＧＰａ、式（６）より線膨張係数は３１×１０-6となる。これらの値を式（１）及び（２）に代入することにより、例えば配線被覆率５０％の解析エリア１０１の複合物性値は、複合ヤング率ＥC＝９１ＧＰａ、複合線膨張係数αC＝２４×１０-6となる。
【００３２】
なお、複合物性値としては、ヤング率、線膨張係数以外も存在し、所望の材料物性値を抽出して使用すれば良い。特に、本発明の実施の形態における応力解析に関係するものとしては、ポアソン比が挙げられる。ただし、ポアソン比は材料による依存性が小さいため、本発明の実施の形態ではポアソン比はすべての材料について０．３と仮定する。勿論、ポアソン比についても複合ヤング率、複合線膨張係数を導出する手法にしたがって、複合物性値を導出し解析に用いても良い。また、ヤング率、線膨張係数、ポアソン比以外の物性値についても、同様の方法を用いて複合物性値を導出し、解析に使用することができる。
【００３３】
図１に示した応力解析部１２は、各解析エリアを要素とする有限要素法の３次元モデルを作成し、前記各要素に複合物性値導出部１１により式（１）、（２）を用いて導出した複合物性値（複合ヤング率ＥC、複合線膨張係数αC）を当てはめ、チップ１００全体の有限要素法の３次元モデル（有限要素モデル）を作成する。
【００３４】
例えば、図４に示すように平面サイズ２２ｍｍ×１９ｍｍ、厚さは配線層Ｍ１の厚さと同じ１００ｎｍ、面内方向に２００μｍ×２００μｍのサイズの要素１０４に分割した有限要素モデル１０３を作成する。一つの要素１０４を一つの解析エリアとして、それぞれ対応する複合物性値を各要素（解析エリア）１０４に当てはめる。
【００３５】
図４では、２５％おきの概数で表した配線被覆率を用い、各配線被覆率の概数から導出された物性値をそれぞれ複合物性値ａ，ｂ，ｃ，ｄ，ｅとして示している。即ち、０％以上１２．５％未満を概数Ｒ＝０％とし、これから導出された物性値を複合物性値ａとして示し、１２．５％以上３７．５％未満を概数Ｒ＝２５％とし、これから導出された物性値を複合物性値ｂとして示し、３７．５％以上６２．５％未満を概数Ｒ＝５０％とし、これから導出された物性値を複合物性値ｃとして示し、６２．５％以上８７．５％未満を概数Ｒ＝７５％とし、これから導出された物性値を複合物性値ｄとして示し、８７．５％以上を概数Ｒ＝１００％とし、これから導出された物性値を複合物性値ｅとして示して、５つの複合物性値でモデルを記述する。この配線層Ｍ１のモデルを、図示を省略したＳｉ基板のモデル上に積層することで、Ｓｉ基板上に配線層Ｍ１が存在するチップ１００全体の有限要素モデル１０３を完成させる。
【００３６】
更に、応力解析部１２は、有限要素モデル１０３に対し、チップ１００に種々の荷重を加えた場合の応力解析を行う。例えば、室温から４５０℃まで昇温することによりチップ１００に熱加重を加えた場合の応力解析を行う。式（１）〜（６）に示すような複合則を用いた手法で作成した有限要素モデル１０３の要素数は約２万、一方、従来の手法で配線形状、絶縁膜形状を忠実にモデル化した場合には、チップ１００全体で要素数は約数百億となる。有限要素法において、計算時間は要素数の２乗〜３乗に比例して増加すると考えられることから、複合則を用いて作成した有限要素モデル１０３を用いることにより、計算時間を格段に短縮することが可能となる。
【００３７】
図１に示した危険領域抽出部１３は、クライテリア記憶部２２から、熱荷重印加時における所望の絶縁膜の破壊クライテリアを抽出する。クライテリア記憶部２２には、様々な荷重に対して、それぞれ絶縁膜破壊等の不良が起こる破壊クライテリアの値を集められている。絶縁膜のクラック等の破壊や、金属配線のボイド、ヒロック等の塑性変形等には、その現象が起こるための応力閾値（破壊クライテリア）が存在する。この破壊クライテリアは、材料と破壊モードによって固有の値を持つ。例えば、ＳｉＯ2膜に垂直荷重を印加してクラックが発生するときには、ＳｉＯ2膜に生じる引張り応力が４ＧＰａを超えるとクラックが発生する。或いは、シリコン窒化膜とＳｉＯ2膜の界面剥れが生じるためには、破壊力学パラメータの一つであるエネルギー解放率の値が８Ｊ／ｍ2を超えなければならない。また、Ｃｕ配線において４００℃で塑性変形が起こるためには、ミーゼスの応力が降伏条件である２００ＭＰａを超える必要がある。これらの破壊クライテリアの値は、材料と破壊モードが同一であれば、形状や構造の違いには依存せず略一定である。つまり、一つの試料を作成し、破壊クライテリアの測定を行い、所望の材料、所望の破壊モードに対する破壊クライテリアを決定すれば、例えば配線幅や膜厚、多層構造等が異なる他の試料においても、材料、破壊モードが同一であれば、同じ破壊クライテリアを用いることができる。ＬＳＩで用いられる材料、プロセス中に想定される破壊モードについて、破壊クライテリアを測定し、データベース化しておくことで、様々な形状・多層構造を有する半導体装置について、危険領域の抽出が可能になる。
【００３８】
破壊クライテリアの測定は、所望の配線構造、多層構造を持つ半導体装置を作成し、加速試験等によって不良を発生させ、破壊クライテリアを決定する手法を用いてもよいし、「破壊クライテリアは、材料と破壊モードによって固有の値を持つ」という性質を利用し、簡素化した構造の試料を作成し、所望の不良を模擬する評価手法を用いて、破壊クライテリアを決定してもよい。例えば、熱工程時にビア部に生じる熱応力により、ビア側壁に接する絶縁膜にクラックが生じる不良の場合は、所望の絶縁膜、配線材料を用いて、少なくとも一つのビアとそれに接続する上下配線を有する試料を作成すればよい。
【００３９】
例えば、破壊クライテリア測定の一例として、熱工程時にビア部に生じる熱応力により、ビア側壁に接する絶縁膜にクラックが生じる不良に対する破壊クライテリア測定を説明する。図５は、破壊クライテリア測定のために作成されたビア数１０００個のビアチェーン試料の構造を示している。図５に示されるように、Ｓｉ基板１２０上にシリコン酸化膜１２１、ポリメチルシロキサン膜１２２ａ、シリコン酸化膜１２２ｂを順次形成し、ポリメチルシロキサン膜１２２ａとシリコン酸化膜１２２ｂ中に下層配線層１２３を形成する。下層配線層１２３は、図中は省略しているがバリアメタルとしてＴａを用い、導電材料としてＣｕを用いた。シリコン酸化膜１２２ｂ及び下層配線層１２３上に、プラズマＣＶＤ法でシリコン窒化膜１２４、ポリメチルシロキサン膜１２５、シリコン酸化膜１２６を順次形成する。シリコン窒化膜１２４、ポリメチルシロキサン膜１２５、シリコン酸化膜１２６に下層配線層１２３と接続するビアホールが形成される。ポリメチルシロキサン膜１２５、シリコン酸化膜１２６のビアホールを含む領域に配線溝が形成される。バリアメタルとしてのＴａと導電材料としてのＣｕを用いて、ビアホール及び配線溝内にビアプラグ１２７及び上層配線層１２８を埋め込み形成して、ビアチェーンが作成される。ビアチェーン上に積層保護膜としてプラズマＣＶＤ法で形成されるシリコン窒化膜１２９ａおよびシリコン酸化膜１２９ｂが配設される。この試料について、電気炉を用いてアニール実験を行う。１５０℃〜４５０℃の範囲で温度を振り、フォーミングガス中６０分のアニールを行う。アニール後にビア部の絶縁膜破壊の有無を、光学顕微鏡を用いて観察する。この結果、４００℃、４５０℃において、アニール後に絶縁膜破壊が観察される。一方、応力解析部１２が、アニール実験を行った試料の構造を模擬した有限要素モデルを作成し、有限要素モデルを用いて４５０℃までの昇温時の応力解析を行う。応力解析の結果として得られた４００℃でのビア側壁部の絶縁膜に生じる応力値が、ポリメチルシロキサン膜における熱応力起因のクラック発生時の破壊クライテリアとなる。
【００４０】
更に、危険領域抽出部１３は、応力解析部１２による応力解析の結果（応力値）と、抽出された破壊クライテリアとを、すべての解析エリア１０１について比較し、応力値が破壊クライテリアより大きい解析エリア１０１を、熱荷重を加えた場合に不良が起こる可能性の高い「危険領域」として抽出する。例えば、図４に示した有限要素モデル１０３における４５０℃までの応力解析の結果と、クライテリア記憶部２２から抽出した熱応力起因の破壊クライテリアとを、すべての解析エリア１０１について比較する。
【００４１】
ここで、抽出した危険領域について、更にズーミング解析を行ってもよい。ズーミング解析とは、粗い要素分割で作成された要素の一部を抽出して、抽出した要素だけを更に詳細な要素分割によりモデル化し解析する手法である。粗い要素分割での解析結果を、詳細な要素分割での解析時に境界条件として反映させることができるため、少ない要素数で効率よく、且つ高精度の解析を行うことができる。
【００４２】
ズーミング解析では、例えば、図４に示した２００μｍ×２００μｍの要素分割による応力解析から得られた危険領域を中心に５ｍｍ×５ｍｍの領域を抽出し、５０μｍ×５０μｍの要素分割による解析を行う。分割部１０が、危険領域を中心に抽出した５ｍｍ×５ｍｍの領域（ズーミング領域）を５０μｍ×５０μｍの領域（解析エリア）に分割する。総領域数は１００００個となる。複合物性値導出部１１が、ＣＡＤデータ記憶部２１に格納されたＣＡＤデータからズーミング領域における配線構造データを抽出し、配線構造データに基づいて、解析エリア毎に、複合則を用いて複合物性値を導出する。応力解析部１２が、各解析エリアを要素とする有限要素法の３次元モデルを作成し、各複合物性値をそれぞれ対応する各要素に当てはめ、チップ全体の有限要素モデルを作成し、得られた有限要素モデルについて、室温から４５０℃まで昇温して、ズーミング領域の応力解析を行う。危険領域抽出部１３が、応力解析部１２による応力解析の結果（応力値）と、クライテリア記憶部２２から抽出した熱応力起因の破壊クライテリアとを、すべての解析エリアについて比較し、応力値が破壊クライテリアより大きい解析エリアを危険領域として抽出する。こうして抽出された危険領域は、２００μｍ×２００μｍの要素分割による解析で抽出された危険領域よりも詳細で、より高精度な結果が得られる。
【００４３】
また、ズーミング解析は複数回繰り返してもよい。例えば、５０μｍ×５０μｍの要素分割によるズーミング解析より得られた危険領域を中心に、更に１ｍｍ×１ｍｍの領域を抽出し、１０μｍ×１０μｍの要素分割によるズーミング解析を行ってもよい。総領域数はこの場合も１００００個である。この２度目のズーミング解析における有限要素モデル１０５を図６に示す。有限要素モデル１０５は、解析エリア１０６に分割されている。応力解析部１２が１度目のズーミング解析の場合と同様にして応力解析を行い、危険領域抽出部１３が、図６に示した有限要素モデル１０５について、図７に示すように、応力値が破壊クライテリアより大きい解析エリア１０６を危険領域として抽出する。
【００４４】
なお、はじめに行った２００μｍ×２００μｍの要素分割によるチップ１００全体の応力解析の際に、危険領域が複数抽出された場合には、それぞれの危険領域に対してズーミング解析を行う。このようにズーミング解析を複数回繰り返すことにより、要素数を増やすことなく、詳細な解析が可能となる。最終的には複合則を用いない、つまりビア一つ、配線１本までＣＡＤデータに忠実に再現した有限要素モデルに到達するまでズーミング解析を繰り返してもよい。
【００４５】
図１に示した判断部１４は、危険領域抽出部１３により抽出された危険領域の有無を判断する。危険領域が存在する場合にはこのチップ１００を不良品とし、危険領域が存在しない場合にはチップ１００の配線構造を良品とする。
【００４６】
ダミーメタル配置部１５は、ダミーメタル構造記憶部２４に格納された様々な形状、サイズ、被覆率をそれぞれ有するダミーメタル構造から、一つのダミーメタル構造を選択する。ダミーメタル構造記憶部２４は、例えば図８（ａ）に示すドット状のダミーメタル構造１３１、図８（ｂ）に示す十字状のダミーメタル構造１３２、図８（ｃ）に示すＬ字状のダミーメタル構造１３３、図８（ｄ）に示すＴ字状のダミーメタル構造１３４を格納している。さらに、それぞれの構造について柱状のビアを有する構造、ビア層トレンチを有する構造等も格納している。
【００４７】
ダミーメタル配置部１５は、例えば図８（ａ）に示したドット形状のダミーメタル構造１３１を選択する。更に、ダミーメタル配置部１５は、選択したダミーメタル構造１３１を、危険領域抽出部１３により抽出された危険領域に配置する。ダミーメタル構造記憶部２４よりダミーメタル構造を選択する際には、計算機等を用いて無作為に選択しても良いが、所望の破壊モードに対する耐性、プロセスの簡便性等から、優先順位の高いダミーメタル構造を複数予め選択し、グループ化しておき、そのグループ内のダミーメタル構造を優先的に選択してもよい。このデータベース内でのダミーメタル構造のグループ化を行うことにより、より短時間で解析を終了させることが可能になる。
【００４８】
図１に示したＣＡＤデータ作成部１６は、ダミーメタル配置後の配線構造に係る新たなＣＡＤデータを作成する。新たなＣＡＤデータを出発点に、解析を再度行い、危険領域を抽出する。再び危険領域が存在した場合には、ダミーメタル構造記憶部２４から他のダミーメタル構造、例えばダミーメタル構造１３２を選択して、ダミーメタル構造１３１と置き換え、ダミーメタル構造１３２配置後の配線構造に係るＣＡＤデータを作成し、解析を再度行う。これを危険領域が消失するまで繰り返す。
【００４９】
入力装置７としては、例えばキーボード、マウス、光学式文字読取装置（ＯＣＲ）等の認識装置、イメージスキャナ等の図形入力装置、音声入力装置等の特殊入力装置が使用可能である。出力装置８としては、液晶ディスプレイ、ブラウン管（ＣＲＴ）ディスプレイ等の表示装置や、インクジェットプリンタ、レーザプリンタ等の印刷装置等を用いることができる。
【００５０】
主記憶装置６には、ＲＯＭ及びＲＡＭが組み込まれている。ＲＯＭは、ＣＰＵ１において実行されるプログラムを格納しているプログラム記憶装置等として機能する（プログラムの詳細は後述する。）。ＲＡＭは、ＣＰＵ１におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。主記憶装置６としては、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスクや磁気テープ等が採用可能である。
【００５１】
次に、本発明の実施の形態に係る応力解析方法を含む配線構造設計方法を、図９のフローチャートを参照しながら説明する。
【００５２】
（イ）ステップＳ１０において、分割部１０は、図２に示すように、対象となるチップ１００を、１０〜２００μｍの複数の領域（解析エリア）１０１に分割する。
【００５３】
（ロ）ステップＳ１１において、複合物性値導出部１１は、ＣＡＤデータ記憶部２１に記憶されたチップ１００内の配線構造に係るＣＡＤデータから、配線被覆率や、配線幅、配線長等の配線構造データを抽出する。ステップＳ１２において、複合物性値導出部１１は、配線構造データに基づいて、式（１）〜（６）に示すような複合則を用いて、各解析エリア１０１のそれぞれについて、その解析エリア１０１に含まれる複数の材料の物性値を複合した複合物性値を導出する。このとき、材料物性値記憶部２３から所望の材料物性値を抽出して適宜利用する。
【００５４】
（ハ）ステップＳ１３において、応力解析部１２は、各解析エリア１０１を要素とする有限要素法の３次元モデルを作成し、導出した複合物性値をそれぞれ対応する各要素に当てはめ、図４に示すように、チップ１００全体の有限要素モデル１０３を作成する。ステップＳ１４において、応力解析部１２は、作成された有限要素モデル１０３に対し、熱荷重を加えた場合の応力解析を行う。
【００５５】
（ニ）ステップＳ１５において、測定装置４を用いた実測定等により、チップ１００内の不良の破壊クライテリアを導出する。なお、破壊クライテリアは、クライテリア記憶部２２に予め記憶されていても良く、必要に応じて随時、測定装置４を用いて実測定しても良い。ステップＳ１６において、危険領域抽出部１３は、クライテリア記憶部２２に格納された、様々な荷重に対する破壊クライテリアの値から、熱荷重印加時における所望の絶縁膜の破壊クライテリアを抽出する。更に、危険領域抽出部１３は、応力解析部１２による応力解析の結果として得られた応力値と、抽出された破壊クライテリアとを比較し、図７に示すように、応力値が破壊クライテリアよりも大きい解析エリア１０６を危険領域として抽出する。
【００５６】
（ホ）ステップＳ１７において、判断部１４は、危険領域抽出部１３により抽出された危険領域の有無を判断する。危険領域が抽出されないと判断された場合には、チップ１００の配線構造を良品と判断し、処理を完了する。一方、危険領域が抽出されたと判断した場合には、チップ１００の配線構造を不良品と判断し、ステップＳ１８に進む。
【００５７】
（ヘ）ステップＳ１８において、ダミーメタル配置部１５は、ダミーメタル構造記憶部２４に記憶されたダミーメタル構造から最適なダミーメタル構造を選択して、選択したダミーメタルを危険領域抽出部１３により抽出された危険領域に配置する。
【００５８】
（ト）ステップＳ１９において、ＣＡＤデータ作成部１６は、ダミーメタル配置後の配線構造に係るＣＡＤデータを作成する。ステップＳ１０に戻り、ダミーメタル配置後の構造に係るＣＡＤデータに対して応力解析を行う。この結果と破壊クライテリアを比較し、危険領域の抽出を行う。ここで危険領域が存在しない場合は、このダミーメタル配置により、チップ１００の配線構造は良品となり、解析は終了する。一方、危険領域が存在した場合には、ダミーメタル構造記憶部２４より他のダミーメタルを配置し、再び一連の解析を行う。このように、ステップＳ１０〜Ｓ１４、Ｓ１６〜Ｓ１９の手順を、危険領域が消失するまで繰り返す。
【００５９】
実際にダミーメタルの形状、被覆率、配置を変化させた試料を作成し、実際にアニール実験を行って、最も効果的なダミーメタル配置を決定するという手法を用いてダミーメタルの最適化を行うと、数ヶ月の時間とマスクとロット作成のコストを要する。また、計算機を用いた応力解析を用いて最適化を行う場合にも、従来の複合則を用いないモデル化の手法を用いると、チップ全体を解析するためには要素数が数百億のオーダーとなり、膨大な計算時間を要する。一方、計算時間を短縮するためにチップ内の局所的な部分のみを解析する場合には、チップ全体のパターン配置デザインに起因した応力解析を行うことはできない。
【００６０】
これに対して、本発明の実施の形態に係る応力解析方法を含む配線構造設計方法によれば、熱荷重に対する絶縁膜破壊不良を抑制するために効果的なダミーメタル配置の最適化に要する時間、コストをともに大幅に削減し、かつ、チップ全体のパターン配置デザインに起因した応力を考慮した解析を効率よく行うことが可能となる。さらに、本発明の実施の形態に係る応力解析方法を含む配線構造設計方法によれば、ボンディングやプロービング等の外部応力を加える工程においても、パターン境界部に生じる致命的な欠陥を抑制するためのダミーメタル配置の最適化に要する時間、コストをともに大幅に削減し、かつ、チップ全体のパターン配置デザインに起因した応力を考慮した解析を効率よく行うことが可能となる。この結果、半導体装置及びその製造プロセスにおいて生じる致命的な不具合を抑制できる。即ち、半導体装置の高性能化、高品質化、半導体装置の信頼性の向上を実現できる。それとともに、半導体装置の歩留まりを高め、半導体装置の生産効率を向上することができる。
【００６１】
なお、危険領域の存在しないダミーメタルが一つ導出された後も解析を終了せず、更に解析を繰り返すことによって、危険領域の存在しないダミーメタルを複数導出することもできる。その場合には、実際にダミーメタルとして使用する構造として、導出されたダミーメタルの中からどの構造を選択しても良い。また、導出されたダミーメタルの中から、他の条件を満たすように、実際に使用するダミーメタルを選択してもよい。例えば、設計やプロセスの簡便性を考慮してダミーメタルを選択する場合には、ビアが無く、よりダミーメタルの被覆率が低い構造が選択される。このように、ダミーメタル構造記憶部２４内でのグループ化の際に、設計やプロセスの簡便性等、高信頼化以外の目的にも考慮してグループ化を行うことにより、より短時間で効率よく、実用性の高いダミーメタルを得ることができる。
【００６２】
また、図９に示した一連の手順、即ち：（イ）分割部１０が、チップ内を複数の解析エリアに分割する命令；（ロ）複合物性値導出部１１が、複数の解析エリア毎の配線構造データに基づいて、複数の解析エリアのそれぞれについて、その解析エリアに含まれる複数の材料の物性値を複合した複合物性値を導出する命令；（ハ）応力解析部１２が、各解析エリアを要素とする有限要素法の３次元モデルを作成し、各要素に複合物性値を当てはめ、応力解析を行う命令；（ニ）危険領域抽出部１３が、応力解析の結果として得られた応力値に基づいて、複数の解析エリアから危険領域を抽出する命令；（ホ）ダミーメタル配置部１５が、危険領域にダミーメタルを配置する命令；（ヘ）ＣＡＤデータ作成部１６が、ダミーメタルを配置したチップのＣＡＤデータを作成する命令等は、図９と等価なアルゴリズムのプログラムにより、図１に示したＣＰＵ１を制御して実行出来る。このプログラムは主記憶装置６等に記憶させればよい。また、このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体を主記憶装置６に読み込ませることにより、本発明の実施の形態の一連の手順を実行することができる。ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等のプログラムを記録することができるような媒体等を意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ、及びＭＯディスク等が「コンピュータ読取り可能な記録媒体」に含まれる。
【００６３】
次に、ダミーメタル配置の最適化を行う一例を説明する。本発明の実施の形態では、２２ｍｍ×１９ｍｍのサイズのチップにおいて、所望の配線構造を有する一つの配線層について、室温から４５０℃までの熱荷重を付加した場合の不良発生を抑制する場合を説明する。
【００６４】
図４に示した有限要素モデルについて４５０℃までの応力解析の結果より抽出した危険領域に、ダミーメタルを配置する。ダミーメタル構造記憶部２４内に、優先順位の高いダミーメタルとして、１μｍ×１μｍのドット形状で被覆率を変化させた複数のダミーメタルをグループ化する。このグループ内より、はじめに被覆率１０％のダミーメタルを危険領域に配置する。
【００６５】
ＣＡＤデータ作成部１６が、１０％被覆率ダミーメタル配置後の配線構造に係るＣＡＤデータを作成する。複合物性値導出部１１が、この１０％被覆率ダミーメタルを配置後のＣＡＤデータから、１０％被覆率ダミーメタル配置後の配線構造データを抽出し、抽出した配線構造データに基づいて、複合則を用いて複合物性値を導出する。応力解析部１２が、各解析エリアを要素とした有限要素法の３次元モデルを作成し、各要素に複合物性値を当てはめたチップ全体の有限要素モデルを作成し、室温から４５０℃まで昇温して応力解析を行う。危険領域抽出部１３が、応力解析部１２による応力解析の結果と、クライテリア記憶部２２から抽出した熱応力起因の破壊クライテリアとを、すべての解析エリア１０１について比較し、応力値が破壊クライテリアより大きい解析エリア１０１を危険領域として抽出する。
【００６６】
図４に示した有限要素モデル１０３を、ズーミング解析した結果得られた有限要素モデル１０５（図６）において、１０％被覆率ダミーメタル配置後の解析結果より抽出された危険領域を図１０に示す。図７に示したダミーメタル配置前の危険領域と比較すると、領域数は減少したが、まだ危険領域が存在しているのが分かる。
【００６７】
ダミーメタル配置部１５が、ダミーメタル構造記憶部２４内にグループ化した１μｍ×１μｍのドット形状のダミーメタルグループより、被覆率２０％のダミーメタルを選択し、被覆率１０％のダミーメタルと置き換えて配置する。ＣＡＤデータ作成部１６が、被覆率２０％のダミーメタルを配置後の配線構造に係るＣＡＤデータを作成する。複合物性値導出部１１が、２０％被覆率ダミーメタル配置後のＣＡＤデータから、２０％被覆率ダミーメタル配置後の配線層Ｍ１における配線構造データを抽出し、抽出した配線構造データに基づいて、複合則を用いて複合物性値を導出する。応力解析部１２が、各解析エリアを要素とした有限要素法の３次元モデルを作成し、各要素に複合物性値を当てはめたチップ全体の有限要素モデルを作成し、作成された有限要素モデルを用いて室温から４５０℃まで昇温して応力解析を行う。危険領域抽出部１３が、応力解析部１２による応力解析の結果と、クライテリア記憶部２２から抽出した熱応力起因の破壊クライテリアとを、すべての解析エリアについて比較し、応力値が破壊クライテリアより大きい解析エリアを危険領域として抽出する。この結果、被覆率２０％ダミーメタルを配置した場合は、危険領域が存在しない。
【００６８】
この結果を検証するために、図４に示したような有限要素モデルで表された配線構造を有するチップと、この配線構造における危険領域に１μｍ×１μｍのドット形状のダミーメタルを被覆率１０％で配置したチップ、被覆率２０％で配置したチップの３つのチップを実際に作成し、電気炉によるアニール実験を行った。１５０℃〜４５０℃の範囲で温度を振り、フォーミングガス中６０分のアニールを行った。アニール後に絶縁膜破壊の有無を、光学顕微鏡を用いて観察した。この結果、ダミーメタル無し、ダミーメタルの被覆率１０％のチップでは、４００℃、４５０℃でのアニール後に絶縁膜破壊が観察されたのに対し、ダミーメタルの被覆率２０％のチップでは、すべての温度でアニール後の絶縁膜破壊は観察されなかった。
【００６９】
次に、本発明の実施の形態に係る半導体装置の製造方法を、図１１のフローチャートを参照しながら説明する。なお、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００７０】
（イ）ステップＳ１００において、プロセスシミュレーション、リソグラフィシミュレーション、デバイスシミュレーション、及び回路シミュレーションが行われ、レイアウトデータ（ＣＡＤデータ）を生成する。ここで、図９に示したステップＳ１０〜Ｓ１９の配線構造設計の手順と同様に、応力解析、及びダミーメタル配置を行い、最適なＣＡＤデータを作成する。
【００７１】
（ロ）ステップＳ２００において、ステップＳ１００で生成されたＣＡＤデータの設計パターンに対してマスクデータを生成する。マスクデータに基づいてマスクパターンがマスク基板に形成され、フォトマスクが作製される。なお、フォトマスクはＬＳＩの製造工程の各段階に対応した各層分作製されてフォトマスクのセットが用意される。
【００７２】
（ハ）ステップＳ３００のチップ製造工程では、ステップＳ３０１の前工程及びステップＳ３０４の後工程が実施される。ステップＳ３０１の前工程では、ステップＳ３０２のフロントエンド工程（基板工程）及びステップＳ３０３のバックエンド工程（表面配線工程）が実施される。ステップＳ３０２におけるフロントエンド工程においては、例えばステップＳ３１０における酸化工程、ステップＳ３１１におけるレジスト塗布工程、ステップＳ３１２におけるフォトリソグラフィ工程、ステップＳ３１３におけるステップＳ３１２で形成したマスクを用いた選択的なイオン注入工程及びステップＳ３１４における熱処理工程等が実施される。ステップＳ３１３，Ｓ３１４の代わりに、ステップＳ３１２で形成したマスクを用いた選択的なエッチングがされる場合もある。ステップＳ３０２はこのような選択的なイオン注入や選択的なエッチング等の種々のウェハ処理工程が繰り返して実施される。一連の工程が終了すると、ステップＳ３０３へ進む。
【００７３】
（ニ）ステップＳ３０３においては、基板表面に対して配線処理が施されるバックエンド工程が実施される。バックエンド工程では、ステップＳ３１５における化学気相成長（ＣＶＤ）工程、ステップＳ３１６におけるレジスト塗布工程、ステップＳ３１７におけるフォトリソグラフィ工程、ステップＳ３１８におけるステップＳ３１７で形成したマスクを用いた選択的なエッチング工程、ステップＳ３１９におけるステップＳ３１８で形成したビアホールやダマシン溝への金属堆積工程等の種々のウェハ処理工程が繰り返し実施される。一連の工程により多層配線構造が完成したら、ステップＳ３０４へ進む。
【００７４】
（ホ）ステップＳ３０１に示した前工程が完了すれば、ステップＳ３０４において、所定のチップサイズに分割され、パッケージング材料にマウントされ、チップ上の電極パッドとリードフレームのリードとの接続等のパッケージ組み立ての工程が実施される。ステップＳ４００において、半導体装置の検査を経て半導体装置が完成され、ステップＳ５００において出荷される。
【００７５】
本発明の実施の形態に係る半導体装置の製造方法によれば、設計工程において、チップ全体のパターン配置デザインに起因した応力を考慮した解析を効率よく行うことができる。そのため、効果的なダミーメタル配置を実現可能となり、熱工程や、ボンディングやプロービング等の外部応力を加える工程においても、パターン境界部に生じる致命的な欠陥を抑制することができる。したがって、半導体装置及びその製造プロセスにおいて生じる致命的な不具合を抑制できる。即ち、半導体装置の高性能化、高品質化、半導体装置の信頼性の向上を実現できる。それとともに、半導体装置の歩留まりを高め、半導体装置の生産効率を向上することができる。
【００７６】
（第１の変形例）
本発明の実施の形態の第１の変形例において、破壊クライテリア測定の他の一例として、プロービング工程やボンディング工程等で、パッドへの垂直応力印加時に、パッド下の絶縁膜にクラックが生じる不良に対する破壊クライテリア測定を説明する。この不良は低誘電率膜を層間絶縁膜として用いた多層構造を有する半導体装置において、最上層パッド下のＳｉＯ2膜にクラックが発生する不良であるが、破壊クライテリア測定時には、必ずしも多層構造の試料を作成する必要はない。少なくとも１層の配線層とその上層に破壊クライテリアの測定を行うＳｉＯ2膜を有する試料を作成すればよい。ＳｉＯ2膜上部にＡｌパッドを作成してもよいし、場合によってはＡｌパッドを作成しなくても破壊クライテリアの測定は可能である。作成した試料のパッドに、針荷重を１ｇ重、３ｇ重、５ｇ重、７ｇ重と変化させてプロービング実験を行う。プロービング後、パッドをウェット処理によってエッチングし、パッド下の絶縁膜を光顕観察することにより、クラックの有無を観察する。この結果、針荷重５ｇ重と７ｇ重においてクラックが観察された。一方、図１に示した応力解析部１２が、プロービング実験を行った試料と同様の構造の有限要素モデルを作成し、作成した有限要素モデルを用いて、パッドにプロービングにより垂直荷重を印加した場合の応力解析を行う。応力解析の結果として得られた、針荷重５ｇ重の際にＳｉＯ2膜に生じる応力値を、ＳｉＯ2膜における垂直荷重印加時の絶縁膜破壊の破壊クライテリアとする。
【００７７】
なお、垂直荷重印加時の絶縁膜破壊の破壊クライテリア測定にはナノインデンター試験を用いることもできる。ナノインデンター試験では、作成した試料について、ナノインデンターを用いて連続的に荷重を増加させながら、押し込み距離−荷重曲線を測定する。この場合の試料にはパッドが無くてもよく、その場合はＳｉＯ2膜の上面に荷重を印加する。クラックが発生すると押し込み距離−荷重曲線に変曲点が現れるので、そのときの荷重（破壊荷重）を記録する。一方、応力解析部１２が、ナノインデンター測定を行った試料と同構造の有限要素モデルを作成し、作成した有限要素モデルを用いて、ナノインデンター試験を模擬する応力解析を行う。ナノインデンター試験で得られた破壊荷重を印加した場合の応力解析の結果より、そのときのＳｉＯ2膜に生じる応力値を求め、その値をＳｉＯ2膜における垂直荷重印加時の絶縁膜破壊の破壊クライテリアとする。ナノインデンター試験では、印加荷重を連続的に変化させることができるため、プロービング試験よりも高精度に破壊クライテリアを測定することができる。
【００７８】
更に、破壊クライテリア測定の他の一例として、ＣＭＰ時の界面剥れに対する破壊クライテリア測定を説明する。所望の絶縁膜構造で少なくとも１層の配線層を有する試料を作成する。ＣＭＰ時の負荷を変化させたＣＭＰ実験を行い、剥れの有無を観察することで破壊クライテリア測定を行ってもよいが、４点曲げ試験（４Ｐｏｉｎｔ−Ｂｅｎｄｉｎｇ；４ＰＢ）を用いて破壊クライテリア測定を行ってもよい。４ＰＢ試験では、印加荷重を連続的に変化させることができるため、ＣＭＰ実験よりも高精度に破壊クライテリアを測定することができる。また、４ＰＢ試験で破壊クライテリアを測定する際には、用いる試料に配線を作成せず、所望の絶縁膜のみの積層試料でも良い。例えば、ビア層にＳｉＯ2膜、配線層にポリメチルシロキサン膜、配線材料にＣｕ、バリアメタルとしてＴａを用いた半導体装置の場合、ＣＭＰ時の剥れはＳｉＯ2膜とポリメチルシロキサン膜の界面で発生する。そこで、Ｓｉ基板上にＳｉＯ2膜とポリメチルシロキサン膜の界面を少なくとも１層有する試料を作成し、４ＰＢ試験を行う。試験結果より、ＳｉＯ2膜とポリメチルシロキサン膜の界面剥れの破壊クライテリアを得ることができる。
【００７９】
更に、破壊クライテリア測定の他の一例として、パッケージング時のチップ端からの界面剥れに対する破壊クライテリア測定について説明する。同じ界面剥れ不良であっても、せん断荷重の寄与が大きいＣＭＰ時の界面剥れと、パッケージングの際の封止樹脂との線膨張係数差から生じる熱応力起因の剥れとでは、破壊モードが異なるため破壊クライテリアは同一ではない。パッケージング時の界面剥れの破壊クライテリア測定には、エポキシ樹脂との線膨張係数差から生じる熱応力を利用して剥れ試験を行うｍ−ＥＬＴ法が適している。Ｓｉ基板上にＳｉＯ2膜とポリメチルシロキサン膜の界面を少なくとも１層有する試料を作成し、ｍ−ＥＬＴ試験を行った。試験結果より、ＳｉＯ2膜とポリメチルシロキサン膜における熱応力起因の界面剥れの破壊クライテリアを得ることができる。
【００８０】
なお、絶縁膜材料、配線材料以外の他の材料についても、同様の方法で破壊クライテリアを測定することができる。また、上述した以外の他の測定方法を用いて破壊クライテリアを測定しても良い。測定した破壊クライテリアを集めてデータベース化する。
【００８１】
本発明の実施の形態の第１の変形例によれば、種々の手法を用いた破壊クライテリア測定により、所望の配線構造に対して、種々の条件の加重・負荷を付加した場合の破壊クライテリアを得ることができる。
【００８２】
（第２の変形例）
本発明の実施の形態の第２の変形例として、多層化に伴い発生する不良に対するダミーメタルの最適化について説明する。単層構造では不良が観察されない構造であっても、多層化することにより、ビア接続部等で不良が観察される場合がある。室温から４５０℃までの熱荷重を付加した場合の不良発生を抑制するために、ダミーメタル配置の最適化を行う。
【００８３】
本発明の実施の形態の第２の変形例では、図１２に示すように、配線層Ｍ１，Ｍ２、及び配線層Ｍ１，Ｍ２を接続するビア層Ｖ２を有し、所望の配線構造を有する多層構造のチップを対象とする。即ち、配線層Ｍ１が埋め込み形成された層間絶縁膜１４３ａ、エッチングストップ膜１４３ｂ、ビア層Ｖ２が埋め込み形成された層間絶縁膜１４３ｃ、配線層Ｍ２が埋め込み形成された層間絶縁膜１４３ｄが順次積層されている。配線層Ｍ１の配線１４１と、配線層Ｍ２の配線１４４とは、ビア１４２で接続されている。チップの平面サイズは２２ｍｍ×１９ｍｍである。
【００８４】
図１に示した分割部１０が、２２ｍｍ×１９ｍｍのチップをＭ１、Ｖ２、Ｍ２それぞれの層毎に２００μｍ×２００μｍの解析エリアに分割する。複合物性値導出部１１が、チップ内の配線構造に係るＣＡＤデータから、配線層Ｍ１、ビア層Ｖ２及び配線層Ｍ２における配線構造データを抽出し、抽出した配線構造データに基づいて、解析エリア１０１毎に、複合則を用いて複合物性値を導出する。応力解析部１２が、有限要素法の３次元モデルを作成し、各複合物性値を対応する各要素に当てはめ、図示を省略したＳｉ基板のモデル上に、配線層Ｍ１、ビア層Ｖ２、配線層Ｍ２のモデルを順次積層した、チップ全体の有限要素モデルを完成させる。得られた有限要素モデルについて、室温から４５０℃まで昇温して応力解析を行う。
【００８５】
危険領域抽出部１３が、クライテリア記憶部２２から熱応力起因の破壊クライテリアを抽出し、４５０℃までの応力解析の結果（応力値）と、抽出した熱応力起因の破壊クライテリアとを、すべての解析エリアについて比較し、応力値が破壊クライテリアより大きい解析エリアを危険領域として抽出する。ここで、抽出した危険領域について、更にズーミング解析を行ってもよい。本発明の実施の形態の第２の変形例では、ズーミング解析を繰り返すことによって、最終的には、複合則を用いない、つまりビア一つ、配線１本まで忠実に再現した有限要素モデルによる応力解析まで、詳細化を行う。この結果、危険領域はビア１４２と配線１４１、１４４との接続部周辺に発生していた。
【００８６】
判断部１４が、危険領域抽出部１３により抽出された危険領域の有無を判断する。ダミーメタル配置部１５は、ダミーメタル構造記憶部２４に格納された複数のダミーメタル構造から一つのダミーメタル構造を選択し、選択したダミーメタル構造を危険領域抽出部１３により抽出された危険領域に配置する。ここでは、ダミーメタル構造記憶部２４内に、優先順位の高いダミーメタルとして、１μｍ×１μｍのドット形状を配線層Ｍ１，Ｍ２に配置したダミーメタル、及びその配線層Ｍ１、Ｍ２のドット形状を少なくとも一つのビアで接続した構造をグループ化する。グループ内より、順番にダミーメタルを危険領域に配置する。ステップＳ１０〜Ｓ１９の一連の解析を、危険領域が消失するまで繰り返し、ダミーメタルの最適化を行った。この結果、被覆率４０％、サイズ１μｍ×１μｍ、ビアの無いドット形状のダミーメタルが選択された。
【００８７】
この結果を検証するために、本発明の実施の形態で解析を行った配線構造について、ダミーメタル配置前のチップと、危険領域に最適化されたダミーメタルを配置したチップを、それぞれ実際に作成し、電気炉によるアニール実験を行った。１５０℃〜４５０℃の範囲で温度を振り、フォーミングガス中６０分のアニールを行った。アニール後に絶縁膜破壊の有無を、光学顕微鏡を用いて観察した。この結果、ダミーメタル無しのチップでは、４００℃、４５０℃でのアニール後にビア部で絶縁膜破壊が観察されたのに対し、最適化されたダミーメタルを危険領域に配置したチップにおいては、すべての温度でアニール後の不良は観察されなかった。
【００８８】
以上説明したように、本発明の実施の形態の第２の変形例によれば、多層配線構造の熱荷重に対する絶縁膜破壊不良を抑制するために効果的なダミーメタル配置の最適化を、効率よく行うことが可能となる。この結果、品質、性能、及び信頼性が高く、且つ、生産性が高い半導体装置を得ることができる。
【００８９】
（第３の変形例）
本発明の実施の形態の第３の変形例として、外部荷重を印加した場合の不良に対するダミーメタルの最適化を行う手法について説明する。プロービング時にパッドに外部荷重が印加された場合に、パッド下で発生する絶縁膜破壊を抑制するために、ダミーメタル配置の最適化を行う。
【００９０】
本発明の実施の形態の第３の変形例では、図１３に示すように、配線層Ｍ１〜Ｍ６までそれぞれ所望の配線構造をもち、更に配線層Ｍ６の上層にＡｌパッド１５１，１５２を含むＡｌパッド層を有するチップを対象とする。チップの平面サイズは、２２ｍｍ×１９ｍｍである。
【００９１】
図１に示した分割部１０が、２２ｍｍ×１９ｍｍのチップを、配線層Ｍ１〜Ｍ６、Ａｌパッド層毎に２００μｍ×２００μｍの正方形の領域（解析エリア）に分割する。複合物性値導出部１１が、チップ内の配線構造に係るＣＡＤデータから、配線層Ｍ１〜Ｍ６、Ａｌパッド層における配線構造データを抽出し、抽出した配線構造データに基づいて、解析エリア毎に、複合則を用いて複合物性値を導出する。
【００９２】
応力解析部１２が、有限要素法の３次元モデルを作成し、各複合物性値を対応する各要素に当てはめ、図示を省略したＳｉ基板のモデル上に、配線層Ｍ１〜Ｍ６、及びＡｌパッド層のモデルを順次積層した、チップ全体の有限要素モデルを完成させる。更に、応力解析部１２が、有限要素モデル内の、荷重を印加するパッドを有するエリアに、プロービング時の針荷重を想定して、１〜７ｇ重の外部荷重を加え応力解析を行う。実際のプロービング時には、約１００μｍ×１００μｍのサイズのパッド表面へ、数１０μｍの直径を有するプローブによって荷重印加が行われる。パッドサイズが解析エリア１０１のサイズよりも小さいため、例えば、荷重が印加される要素表面に一様に荷重を印加する。
【００９３】
危険領域抽出部１３が、応力解析部１２による応力解析の結果（応力値）と、クライテリア記憶部２２から抽出した垂直応力起因の破壊クライテリアとを、すべての解析エリアについて比較し、応力値が破壊クライテリアより大きい解析エリアを危険領域として抽出する。例えば、Ａｌパッド１５１，１５２を有するエリア直下において危険領域が観察される。ここで、抽出した危険領域について、更にズーミング解析を行う。解析エリアサイズ５０μｍ×５０μｍ、更には解析エリアサイズ１０μｍ×１０μｍまでズーミングを繰り返す。解析エリアサイズ１０μｍ×１０μｍにおいては、解析エリアがＡｌパッド１５１，１５２のサイズよりも十分小さくなり、要素表面への一様な荷重印加ではなく、プロービング時を模擬した局所的な荷重印加が可能になる。
【００９４】
本発明の実施の形態の第３の変形例では、解析エリアサイズ１０μｍ×１０μｍのズーミング解析においては、直径３０μｍの円筒形プローブで、パッド中央部に荷重を印加して応力解析を行った。更にズーミング解析を繰り返すことによって、最終的には、複合則を用いない、つまりビア一つ、配線１本まで忠実に再現した有限要素モデルによる応力解析まで、モデルの詳細化を行ってもよい。解析の結果、危険領域が、パッド直下の絶縁膜部に観察される。
【００９５】
ダミーメタル配置部１５が、危険領域抽出部１３により抽出した危険領域にダミーメタルを配置する。ダミーメタル構造記憶部２４内に、優先順位の高いダミーメタルをグループ化する。本発明の実施の形態の第３の変形例では、図１４（ａ）に示すドット形状の配線１６１、図１４（ｂ）に示すドット形状の配線１６２，１６３を少なくとも一つの柱状のビア１６４で接続した構造、図１４（ｃ）に示すドット形状の配線１６５，１６６を少なくとも一つのビア層トレンチ１６７で接続した構造、図１４（ｄ）に示す並列した配線１６７によるＬ／Ｓ構造、図１４（ｅ）に示すＬ／Ｓ構造における上下配線１６８，１６９の交点を少なくとも一つの柱状のビア１７０で接続した構造、図１４（ｆ）に示す網目状配線１７１の構造、図１４（ｇ）に示す網目状配線における上下配線１７２，１７３を少なくとも一つの柱状のビア１７４で接続した構造、図１４（ｈ）に示す網目状配線における上下配線１７５，１７６を少なくとも一つのビア層トレンチ１７７で接続した構造をグループ化する。グループ内より、順番にダミーメタルを危険領域に配置し、一連の解析を、危険領域が消失するまで繰り返し、ダミーメタルの最適化を行った。解析の結果、危険領域が消失するダミーメタルは複数存在したが、設計・プロセスの簡便性をも考慮して、被覆率４０％、サイズ１μｍ×１μｍのビア無しドット形状が選択された。
【００９６】
本発明の実施の形態の第３の変形例で解析を行った配線構造について、ダミーメタル配置前のチップと、危険領域に最適化されたダミーメタルを配置したチップを、それぞれ実際に作成し、プロービング実験を行った。プロービング後に絶縁膜破壊の有無を、光学顕微鏡を用いて観察する。この結果、ダミーメタル無しのチップでは、プロービング後にＡｌパッド下部で絶縁膜破壊が観察された。これに対し、最適化されたダミーメタルを危険領域に配置したチップにおいては、不良は観察されなかった。
【００９７】
以上説明したように、本発明の実施の形態の第３の変形例によれば、多層配線構造の垂直荷重に対する絶縁膜破壊不良を抑制するために効果的なダミーメタル配置の最適化を、効率よく行うことが可能となる。この結果、品質、性能、及び信頼性が高く、且つ、生産性が高い半導体装置を得ることができる。
【００９８】
（第４の変形例）
本発明の実施の形態の第４の変形例として、複数の工程を経る多層配線構造において、いずれの工程における負荷に対しても十分な耐性を有するように、ダミーメタルを最適化する方法について説明する。熱工程における熱荷重による絶縁膜破壊やそれに伴うショート不良、プロービング・ボンディング工程における垂直荷重によるパッド下の絶縁膜破壊、パッケージング工程における界面剥離、ＣＭＰ工程におけるせん断荷重印加時の膜剥れ等のすべての不良発生を抑制するために、ダミーメタル配置の最適化を行う。
【００９９】
本発明の実施の形態の第４の変形例では、図１３に示すように、配線層Ｍ１〜Ｍ６までそれぞれ所望の配線構造をもち、配線層Ｍ６の上層にＡｌパッド１５１，１５２を含むＡｌパッド層を有するチップを対象とする。チップの平面サイズは、２２ｍｍ×１９ｍｍである。
【０１００】
図１５に示すステップＳ２１において、分割部１０が、２２ｍｍ×１９ｍｍのチップを配線層Ｍ１〜Ｍ６、Ａｌパッド層毎に２００μｍ×２００μｍの解析エリアに分割する。複合物性値導出部１１が、チップ内の配線構造に係るＣＡＤデータから、配線層Ｍ１〜Ｍ６層及びＡｌパッド層における配線構造データを抽出し、抽出した配線構造データに基づいて、解析エリア毎に、複合則を用いて複合物性値を導出する。応力解析部１２が、有限要素法の３次元モデルを作成し、各複合物性値を対応する各要素に当てはめ、図示を省略したＳｉ基板のモデル上に、配線層Ｍ１〜Ｍ６、及びＡｌパッド層のモデルを順次積層した、チップ全体の有限要素モデルを完成させる。得られた有限要素モデルについて、はじめにシンター工程における不良抑制を目的としたダミーメタル最適化を行う。応力解析部１２が、シンター工程を模擬して、室温から４００℃まで昇降温して応力解析を行う。危険領域抽出部１３が、応力解析部１２による応力解析の結果と、クライテリア記憶部２２から抽出した熱応力起因の破壊クライテリアとを、すべての解析エリアについて比較し、応力値が破壊クライテリアより大きい解析エリアを危険領域として抽出する。ここで、抽出した危険領域について、更にズーミング解析を行ってもよい。本発明の実施の形態の第４の変形例で解析を行った構造の内、配線層Ｍ１について抽出されたシンター工程における危険領域の一部を図１６に危険領域Ａとして示す。危険領域Ａは、配線被覆率が異なる領域の境界部で、特に配線被覆率差が大きい部分に存在する。ダミーメタル配置部１５が、危険領域抽出部１３により抽出した危険領域にダミーメタルを配置する。図９に示したステップＳ１０〜Ｓ１９の一連の解析を、危険領域が消失するまで繰り返し、ダミーメタルの最適化を行った。例えば、被覆率４０％、サイズ０．３μｍ×０．３μｍのドット形状のダミーメタルが選択される。ＣＡＤデータ作成部１６が、危険領域Ａに最適化したダミーメタルを配置した構造に係るＣＡＤデータを作成する。
【０１０１】
ステップＳ２２において、危険領域Ａへのダミーメタル配置後のＣＡＤデータについて、プロービング工程における不良抑制を目的としたダミーメタル最適化を行う。応力解析部１２が、危険領域Ａへのダミーメタル配置後のＣＡＤデータに基づいて危険領域Ａへのダミーメタル配置後の有限要素モデルを作成する。応力解析部１２が、プロービング工程を模擬した応力解析を行う。危険領域抽出部１３が、応力解析部１２による応力解析の結果と、クライテリア記憶部２２から抽出した垂直荷重印加時の破壊クライテリアとを、すべての解析エリアについて比較する。応力値が破壊クライテリアより大きい解析エリアを危険領域として抽出する。ここで、抽出した危険領域について、更にズーミング解析を行ってもよい。本発明の実施の形態で抽出されたプロービング工程における危険領域の一部を図１６に危険領域Ｂとして示す。危険領域Ｂは、Ａｌパッド１５１，１５２直下の絶縁膜部に存在する。ダミーメタル配置部１５が、抽出した危険領域にダミーメタルを配置する。図９に示したステップＳ１０〜Ｓ１９の一連の解析を、危険領域が消失するまで繰り返し、ダミーメタルの最適化を行った。例えば、被覆率４０％、サイズ１．０μｍ×１．０μｍのドット形状のダミーメタルが選択される。ＣＡＤデータ作成部１６が、危険領域Ａ及びＢに最適化したダミーメタルをそれぞれ配置した構造に係るＣＡＤデータを作成する。
【０１０２】
ステップＳ２３において、危険領域Ａ，Ｂへのダミーメタル配置後のＣＡＤデータについて、パッケージング工程後のＴＣＴ試験時における絶縁膜界面剥れ不良の抑制を目的としたダミーメタル最適化を行う。応力解析部１２が、危険領域Ａ，Ｂへのダミーメタル配置後のＣＡＤデータに基づいて、危険領域Ａ，Ｂへのダミーメタル配置後のチップの有限要素モデルを作成する。応力解析部１２が、パッケージング後のＴＣＴ試験を模擬し、作成したチップ全体のモデル上を樹脂でコーティングした有限要素モデルを作成し、−５５℃〜１２５℃の熱サイクルを加えたときの応力解析を行う。危険領域抽出部１３が、応力解析部１２による応力解析の結果と、クライテリア記憶部２２から抽出した熱サイクル印加時の界面剥れの破壊クライテリアとを、すべての解析エリアについて比較する。応力値が破壊クライテリアより大きい解析エリアを危険領域として抽出する。ここで、抽出した危険領域について、更にズーミング解析を行ってもよい。本発明の実施の形態で抽出されたパッケージング工程後のＴＣＴ試験時における危険領域の一部を図１６に危険領域Ｃとして示す。危険領域Ｃは、チップ端部に存在する。抽出した危険領域Ｃにダミーメタルを配置する。図９に示したステップＳ１０〜Ｓ１９の一連の解析を、危険領域が消失するまで繰り返し、ダミーメタルの最適化を行った。例えば、被覆率２５％、配線サイズ１．０μｍのビア層トレンチを持つ網目状配線形状のダミーメタルが選択される。危険領域Ａ，Ｂ及びＣに最適化したダミーメタルをそれぞれ配置した構造に係るＣＡＤデータを作成する。
【０１０３】
ステップＳ２４において、危険領域Ａ，Ｂ，Ｃへのダミーメタル配置後のＣＡＤデータについて、ＣＭＰ工程における絶縁膜界面剥れ不良の抑制を目的としたダミーメタル最適化を行う。応力解析部１２が、危険領域Ａ，Ｂ，Ｃへのダミーメタル配置後のＣＡＤデータに基づいて、危険領域Ａ，Ｂ，Ｃへのダミーメタル配置後のチップの有限要素モデルを作成する。応力解析部１２が、ＣＭＰ工程を模擬した荷重を印加した場合の応力解析を行う。危険領域抽出部１３が、応力解析部１２による応力解析の結果と、クライテリア記憶部２２から抽出したせん断荷重印加時の界面剥れの破壊クライテリアとを、すべての解析エリアについて比較する。応力値が破壊クライテリアより大きい解析エリアを危険領域として抽出する。ここで、抽出した危険領域について、更にズーミング解析を行ってもよい。ＣＭＰ工程における危険領域の一部を図１６に危険領域Ｄとして示す。危険領域Ｄは、被覆率が２０％以下と低い領域が比較的広い面積をもっている部分に存在する。抽出した危険領域Ｄにダミーメタルを配置する。図９に示したステップＳ１０〜Ｓ１９の一連の解析を、危険領域が消失するまで繰り返し、ダミーメタルの最適化を行う。例えば、被覆率２５％、サイズ１．０μｍ×１．０μｍのドット形状のダミーメタルが選択される。危険領域Ａ，Ｂ，Ｃ，Ｄに最適化したダミーメタルをそれぞれ配置し、ダミーメタルの最適化を終了する。
【０１０４】
この結果を検証するために、最適化したダミーメタルを配置した試料を実際に作成した。各配線層Ｍ１〜Ｍ６におけるＣＭＰ工程、アニール、シンター等の試料作成時のすべての熱工程、試料作成後のＡｌパッド１５１，１５２へのプロービング工程、パッケージング工程後のＴＣＴ試験、いずれの工程においても不良は発生しなかった。
【０１０５】
以上説明したように、本発明の実施の形態の第４の変形例によれば、種々の工程における互いに異なる負荷に対する応力解析を順に行い、ダミーメタルの最適化を行うことにより、複数の工程を経る多層配線構造において、いずれの工程における負荷に対しても十分な耐性を有するダミーメタルの最適化を効率よく行うことが可能となる。この結果、品質、性能、及び信頼性が高く、且つ、生産性が高い半導体装置を得ることができる。
【０１０６】
また、本発明の実施の形態の第４の変形例では、図１５に示すようにダミーメタル配置の最適化を、熱工程、プロービング工程、パッケージング工程、ＣＭＰ工程の順に行った。これは、抽出される危険領域の面積が小さいと予測される順に行っている。危険領域の面積が小さい順に解析を行うことにより、解析時間を短くすることができるだけでなく、最適化後のダミーメタルがより簡素化され、設計・プロセスへの負荷が低いダミーメタルを得ることが可能になる。このように、複数の工程について解析を連続して行う場合に、解析の順序を指定することにより、より短時間で効率よく、信頼性の高いダミーメタルを得ることができる。
【０１０７】
（その他の実施の形態）
このように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施の形態に係る半導体装置製造システムの一例を示すブロック図である。
【図２】本発明の実施の形態に係るチップデータの一例を示す概略図である。
【図３】本発明の実施の形態のチップの配線層の一例を示す断面図である。
【図４】本発明の実施の形態の解析エリアサイズ２００μｍ×２００μｍにおける有限要素モデルの一例を示す概略図である。
【図５】本発明の実施の形態に係るクライテリア測定を説明するための構造の一例を示す断面図である。
【図６】本発明の実施の形態の解析エリアサイズ１０μｍ×１０μｍにおけるズーミング解析モデルの一例を示す概略図である。
【図７】本発明の実施の形態に係る図６に示した有限要素モデルにおけるダミーメタル配置前の危険領域の一例を示す概略図である。
【図８】図８（ａ）〜図８（ｄ）は、本発明の実施の形態に係るダミーメタル構造の一例を示す概略図である。
【図９】本発明の実施の形態に係る配線構造設計方法の一例を説明するためのフローチャート（アルゴリズム）である。
【図１０】本発明の実施の形態に係る図６に示した有限要素モデルにおける１０％被覆率ダミーメタル配置後の危険領域の一例を示す概略図である。
【図１１】本発明の実施の形態に係る半導体装置の製造方法の一例を説明するためのフローチャートである。
【図１２】本発明の実施の形態の第２の変形例に係るクライテリア測定の他の一例を説明するための構造の断面図である。
【図１３】本発明の実施の形態の第３の変形例に係るクライテリア測定の更に他の一例を説明するための構造の断面図である。
【図１４】図１４（ａ）〜図１４（ｈ）は、本発明の実施の形態の第３の変形例に係るダミーメタル構造の一例を示す概略図である。
【図１５】本発明の実施の形態の第４の変形例に係る配線構造設計方法の一例を説明するためのフローチャート（アルゴリズム）である。
【図１６】本発明の実施の形態の第４の変形例に係る危険領域の一例を示す概略図である。
【符号の説明】
【０１０９】
１…中央演算処理装置（ＣＰＵ）
２…データ記憶装置
４…測定装置
６…主記憶装置
７…入力装置
８…出力装置
９…バス
１０…分割部
１１…複合物性値導出部
１２…応力解析部
１３…危険領域抽出部
１４…判断部
１５…ダミーメタル配置部
１６…ＣＡＤデータ作成部
２１…ＣＡＤデータ記憶部
２２…クライテリア記憶部
２３…材料物性値記憶部
２４…ダミーメタル構造記憶部
３１，３２，３３，・・・，３ｎ…処理装置
１００…チップ
１０１，１０６…解析エリア
１０３，１０５…有限要素モデル
１０４…要素（解析エリア）
【図１】
2007213269.tif 000004
【図２】
2007213269.tif 000005
【図３】
2007213269.tif 000006
【図５】
2007213269.tif 000007
【図８】
2007213269.tif 000008
【図９】
2007213269.tif 000009
【図１１】
2007213269.tif 000010
【図１２】
2007213269.tif 000011
【図１３】
2007213269.tif 000012
【図１４】
2007213269.tif 000013
【図１５】
2007213269.tif 000014
【図４】
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【図６】
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【図７】
2007213269.tif 000017
【図１０】
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【図１６】
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