(57)【要約】【課題】  多値のデータに対してメモリセルの閾値を確実にプログラムの行いたい所定の範囲に設定することができ、データの書き込みおよび読み出しに対する信頼性が高い半導体記憶装置を提供することを目的とする。【解決手段】  本発明に係わる書き込み、またはイレース状態を検証する検証回路は、第１のリファレンスセルとメモリセルの閾値電圧を比較する第１のセンスアンプと、第２のリファレンスセルとメモリセルの閾値電圧を比較する第２のセンスアンプとを有し、前記第１のセンスアンプと前記第２のセンスアンプに入力される電位差の違いによる前記２つのセンスアンプの応答速度を比較する比較手段を有する。【選択図】  図1
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【特許請求の範囲】
【請求項１】
半導体記憶装置の多値型メモリセルの書き込み、またはイレース状態を検証する検証回路であって、第１のリファレンスセルとメモリセルの閾値電圧を比較する第１のセンスアンプと、第２のリファレンスセルとメモリセルの閾値電圧を比較する第２のセンスアンプとを有することを特徴とする検証回路。
【請求項２】
前記第１のセンスアンプと前記第２のセンスアンプを同時に活性化する手段を有することを特徴とする請求項１に記載の検証回路。
【請求項３】
前記第１のセンスアンプと前記第２のセンスアンプに入力される電位差の違いによる前記２つのセンスアンプの応答速度を比較する比較手段を有することを特徴とする請求項１または２に記載の検証回路。
【請求項４】
前記リファレンスセルは読み出し時のリファレンスセルを兼用していることを特徴とする請求項１〜３のいずれか一項に記載の検証回路。
【請求項５】
請求項１〜４のいずれか一項に記載の検証回路を備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関するものであり、特に1つのセルで多値情報を記憶する多値型半導体記憶装置におけるプログラムベリファイ（検証）、またはイレースベリファイ方法に関する。
【背景技術】
【０００２】
従来、最も一般的なフラッシュメモリとして、例えば、ＥＴＯＸ（ＥＰＲＯＭ  Ｔｈｉｎ  Ｏｘｉｄｅ、米国インテル社の登録商標）型フラッシュメモリがある。
【０００３】
図３は、ＥＴＯＸ型フラッシュメモリのメモリセルを構成するメモリセルトランジスタの模式的な断面図である。図３に示すように、ソース３０、ドレイン３１間のチャネル領域上に、トンネル酸化膜３２を介して電荷蓄積領域となるフローティングゲート３３が形成され、さらに、層間絶縁膜３４を介して、制御ゲート３５が形成されている。
【０００４】
次に、このＥＴＯＸ型のフラッシュメモリセルの動作原理について述べる。メモリセルへのプログラム（書き込み）時は、制御ゲート３５にＶｐｐ（例えば９Ｖ）、ソース３０に基準電圧Ｖｓｓ（例えば０Ｖ）、ドレイン３１にＶｄｐ（例えば５Ｖ）の電圧を印加する。これにより、ソース３０、ドレイン３１間のチャネル領域では、多くの電流が流れ、ドレイン３１近傍の電界が高い部分で、ホットエレクトロンが発生し、フローティングゲート３３に電子が注入され、閾値電圧が上昇する。
【０００５】
また、プログラムがなされたメモリセルのイレース (消去)時では、制御ゲート３５にＶｎｎ（例えば−９Ｖ）、ソース３０にＶｐｅ（例えば６Ｖ）を印加し、ドレイン３１をオープンまたはフローティング状態にして、ソース３０近傍でフローティングゲート３３からトンネル酸化膜３２を介して電子を引き抜くことで、閾値電圧を低下させる。
【０００６】
実際のフラッシュメモリでは、メモリセルは単体ではなく、図４に示すように、複数のメモリセルがアレイ状に配列されメモリセルアレイが構成されている。ワード線(ＷＬ０〜ＷＬｎ−１)には複数（図４ではｎ個）のフラッシュメモリセルの制御ゲートが接続され、ビット線(ＢＬ０〜ＢＬｍ−１)には複数（図４ではｍ個）のフラッシュメモリセルのドレインが接続される。図４の場合、メモリセルアレイはｎ×ｍ個のフラッシュメモリセルから構成される。
【０００７】
このように複数のメモリセルからなるメモリセルアレイでは、異なる閾値電圧を持つメモリセルが複数混在し得るため、これらの閾値電圧はメモリセルの個数分の分布を有することになる。
【０００８】
これらの閾値電圧状態を図５に示す。図５は上述のフラッシュメモリセルが複数配置されたメモリセルアレイに関して各メモリセルの閾値電圧の分布を示したものであり、横軸はメモリセルの閾値電圧、縦軸は横軸で示される閾値電圧を有するメモリセルアレイ内のメモリセルの数を示している。図５では、例えば、閾値電圧が高い５Ｖ以上の分布（閾値電圧範囲）がプログラム状態（そのときのデータ“０”とする）のメモリセルを現しており、閾値電圧が低い３Ｖ以下の分布（閾値電圧範囲）がイレース状態（そのときのデータ“１”とする）のメモリセルを現している。このように、フラッシュメモリセルの閾値電圧が図５に示す２つの閾値電圧範囲の何れかに属することになれば、１つのフラッシュメモリセルによって２つの状態（記憶状態）を識別できることが分かる。
【０００９】
このようなメモリセルの記憶状態の読み出しは、制御ゲートにＶｇｖ（例えば５V）、ドレインにＶｄｒ（例えば１V）を印加することにより、メモリセルに流れる電流値と図５に示した上記２つの閾値電圧の中間の閾値電圧RRに調整されたリファレンスセルを準備し、そのリファレンスセルに流れる電流値を比較することにより行われる。
また、ＥＴＯＸ型フラッシュメモリのプログラム動作シーケンスにおいて、所望の閾値電圧範囲内に閾値電圧が変化したか否か、つまり正常にプログラムがなされたか否かを検証する読み出しステップとして、制御ゲートにＶｇｖ（例えば５Ｖ）、ドレインにＶｄｖ（例えば１Ｖ）を印加してデータを読み出し、所定の基準電圧と比較するプログラムベリファイが行われる。
【００１０】
また、ＥＴＯＸ型フラッシュメモリにおいて、フローティングゲートに注入される電荷量によって、図６に示した閾値電圧範囲を３領域以上設けることにより１つのメモリセルで１ビット（２値）より大きい多値記憶を実現することができる。図６は４値メモリの閾値電圧の分布を示したものであり、横軸はメモリセルの閾値電圧、縦軸は横軸で示される閾値電圧を有するメモリセルアレイ内のメモリセルの数を示している。閾値電圧の低い方から順に、２ビットの記憶状態“１１”、“１０”、“０１”、“００”を割り当てる。データ“１１”がイレース状態で、他のデータ“１０”、“０１”、“００”はプログラム状態である。
【００１１】
３値以上のデータを設定する多値化の方法として閾値電圧範囲の低い状態から高い状態へ向かって書き込みとベリファイを繰り返し実行する、随時書き込み方法が一般的である。
【００１２】
このとき、ウエハテスト時に、ベリファイ用に用いるリファレンスセルの閾値電圧を読み出し用に用いるリファレンスセルの閾値電圧と異なる閾値電圧に設定することにより、十分な読み出しマージンを確保する方法が特許文献１、２に開示されている。
【００１３】
以下に、ベリファイ動作及び上記読み出し動作時のマージンが確保される様子を図6、７を用いて説明する。今、図６に示すように、読み出し時に用いるリファレンスセルの閾値電圧をＲＲＬ、ＲＲＭ、ＲＲＨ、プログラムベリファイ時に用いるリファレンスセルの閾値電圧をＶＲＬ、ＶＲＭ、ＶＲＨ、イレースベリファイ時に用いるリファレンスセルの閾値電圧をＶＲＥ、過消去されたメモリセルがないかどうかのチェックを行うために用いるリファレンスセルの閾値電圧をＶＯＥに設定したとする。
【００１４】
図７は従来の半導体記憶装置のベリファイ回路を示すブロック図であり、電流負荷回路１０a、１０ｂ、メインロウデコーダー１１、メインカラムデコーダー１２、メインメモリアレイ１３、リファレンスロウデコーダー１４、リファレンスカラムデコーダー１５、リファレンスセルアレイ１６、センスアンプ１７等を備えて構成される。尚、リファレンスセルアレイ１６は図６に示した閾値電圧ＲＲＬ、ＲＲＭ、ＲＲＨ、ＶＲＬ、ＶＲＭ、ＶＲＨ、ＶＲＥ、ＶＯＥに設定されたリファレンスセル１６a、１６ｂ、１６ｃ、１６ｄ、１６e、１６ｆ、１６ｇ、１６ｈにより構成される。
【００１５】
図７におけるベリファイ回路内には、メインメモリアレイ１３からメインカラムデコーダー１２、メインロウデコーダー１１により選択されたベリファイが行われるメモリセルのドレインに電圧を与えてメモリセルに流れる電流を得る電流負荷回路１０aと、リファレンスセルアレイ１６からリファレンスカラムデコーダー１５、リファレンスロウデコーダー１４により選択されたリファレンスセルのドレインに電圧を与えて、リファレンスセルに流れる電流を得る電流負荷回路１０ｂとを備えている。メモリセルのドレインと電流負荷回路との間にはビット線ＢＬが接続されており、リファレンスセルのドレインと電流負荷回路との間にはリファレンス線ＲＬが接続されている。さらに、ビット線ＢＬはセンスアンプ１７の反転入力端子（−）、リファレンス線ＲＬはセンスアンプ１７の非反転入力端子（＋）に接続されている。そして、センスアンプ１７は非反転入力端子（＋）、反転入力端子（−）に入力された電位差を出力ノードＳＯＵＴに増幅して出力する構成となっている。
【００１６】
今、データ“１０”にプログラムを行う場合を例に説明する。この時ベリファイ動作では、リファレンスカラムデコーダー１５、リファレンスロウデコーダー１４により閾値電圧ＶＲＬに設定されたリファレンスセル１６ｄが選択され、リファレンス線ＲＬに接続される。今、図示しないプログラムパルス印加回路によりメモリセルにプログラムパルスを印加後、メモリセルの閾値電圧が閾値電圧ＶＲＬより低い場合、メモリセルに流れる電流は、リファレンスセル１６ｄに流れる電流より多くなり、ビット線ＢＬの電位はリファレンス線ＲＬの電位より高くなり、その電位差をセンスアンプ１７にて増幅して出力ノードＳＯＵＴに“Ｌ”レベルを出力する。この時、再度プログラムパルスが印加される。プログラムパルス印加後、再びベリファイ動作が行われる。この一連の動作がメモリセルの閾値電圧が閾値電圧VRLを超える（センスアンプの出力ノードＳＯＵＴに“Ｈ”レベルが出力される）まで行われる。このことにより、プログラムを終了したメモリセルは必ず閾値電圧ＶＲＬを超えていることになる。
【００１７】
次に、データ“１０”を読み出す場合、リファレンスカラムデコーダー１５、リファレンスロウデコーダー１４により選択される閾値電圧ＲＲＬに設定されたリファレンスセル１６aを用いて行うので、読み出しが行われるメモリセルとリファレンスセル１６aとは最低（ＶＲＬ−ＲＲＬ）の閾値電圧差が出来ることになる。
【００１８】
同様に、データ“０１”、“００”にプログラムを行いたい場合、それぞれベリファイ動作時には閾値電圧ＶＲＭ、ＶＲＨに設定されたリファレンスセル１６e、１６ｆ、読み出し時には閾値電圧ＲＲＭ、ＲＲＨに設定されたリファレンスセル１６ｂ、１６ｃが用いられるので、読み出しが行われるメモリセルとリファレンスセルとは最低（ＶＲＭ−ＲＲＭ）、（ＶＲＨ−ＲＲＨ）の閾値電圧差が出来ることになる。
【００１９】
また、イレース動作を行う場合（データ“１１”）、ベリファイ動作時には閾値電圧VREに設定されたリファレンスセル１６ｄ、読み出し時には閾値電圧RRLに設定されたリファレンスセル１６aが用いられるので、メモリセルとリファレンスセル１６aは最低（ＲＲＬ−ＶＲＥ）の閾値電圧差が出来ることになる。
【００２０】
一般に、センスアンプ１７に入力される２つの電圧差が大きいほど高速かつ安定的に読み出すことが出来る。したがって、読み出し用、ベリファイ用に別々の閾値電圧に設定したリファレンスセルを準備することにより、上記で説明したように、いずれのデータを読み出す場合でも、それぞれ最低（ＶＲＬ−ＲＲＬ）、（ＶＲＭ−ＲＲＭ）、（ＶＲＨ−ＲＲＨ）、（ＲＲＬ−ＶＲＥ）の閾値電圧差が得られることとなり、センスアンプ１７に入力される２つの電位差を大きくすることが出来る。このことにより、メモリセルのデータを安定的に読み出すことが出来ることとなる。
【特許文献１】特開昭５９−１０４７９６号公報
【特許文献２】特開２００２−１００１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上記ベリファイ手法では、メモリセルの閾値電圧がプログラムを行いたい所定の閾値電圧領域に近づくに従い、メモリセルの閾値電圧とリファレンスセルとの閾値電圧差が小さくなり、小振幅のセンス動作が必要となるため、ノイズの影響が受けやすく、また、センスアンプ１７の不感帯により閾値電圧領域の範囲が広くなるという問題があった。
【００２２】
上記問題に鑑みてなされたもので、その目的は、本発明は多値のデータに対してメモリセルの閾値を確実にプログラムの行いたい所定の範囲に設定することができ、データの書き込みおよび読み出しに対する信頼性が高い半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するため本発明に係わる書き込み、またはイレース状態を検証する検証回路は、第１のリファレンスセルとメモリセルの閾値電圧を比較する第１のセンスアンプと、第２のリファレンスセルとメモリセルの閾値電圧を比較する第２のセンスアンプとを有することを特徴とする
【００２４】
また、前記第１のセンスアンプと前記第２のセンスアンプを同時に活性化する手段を有することを特徴とする。
【００２５】
また、前記第１のセンスアンプと前記第２のセンスアンプに入力される電位差の違いによる前記２つのセンスアンプの応答速度を比較する比較手段を有することを特徴とする
【００２６】
さらに、好ましくは、前記リファレンスセルは読み出し時のリファレンスセルを兼用していることを特徴とする。
【発明の効果】
【００２７】
以下の実施例の説明により、本発明は多値のデータに対してメモリセルの閾値を確実に所定の範囲に設定することができ、データの書き込みおよび読み出しに対する信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２８】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００２９】
図1は本発明の一実施形態である半導体記憶装置の実施形態を示すブロック図である。本発明装置は電流負荷回路１０a、１０ｂ、１０ｃ、メインロウデコーダー１１、メインカラムデコーダー１２、メインメモリアレイ１３、リファレンスロウデコーダー１４、リファレンスカラムデコーダー１５、リファレンスセルアレイ１６、センスアンプ１７a、１７ｂ、インバーター１８、トランスファーゲート１９等を備えて構成される。
【００３０】
図1におけるベリファイ回路内には、メインメモリアレイ１３からメインカラムデコーダー１２、メインロウデコーダー１１により選択されたベリファイが行われるメモリセルのドレインに電圧を与えてメモリセルに流れる電流を得る電流負荷回路１０aと、リファレンスセルアレイ１６からリファレンスカラムデコーダー１５、リファレンスロウデコーダー１４により選択された２つのリファレンスセルのドレインに電圧を与えて、リファレンスセルに流れる電流を得る電流負荷回路１０ｂ、１０ｃとを備えている。メモリセルのドレインと電流負荷回路１０aとの間にはビット線ＢＬが接続されており、リファレンスセルのドレインと電流負荷回路１０ｂ、１０ｃとの間にはリファレンス線ＲＬ１、ＲＬ２が接続されている。さらに、ビット線ＢＬはセンスアンプ１７aの反転入力端子（−）、センスアンプ１７ｂの非反転入力端子(＋)に接続されている。また、リファレンス線ＲＬ１はセンスアンプ１７aの非反転入力端子（＋）、リファレンス線ＲＬ２はセンスアンプ１７ｂの反転入力端子（−）に接続されている。
【００３１】
そして、センスアンプ１７a、１７ｂは非反転入力端子（＋）、反転入力端子（−）に入力された電位差を増幅してセンスアンプ１７aの出力ノードＳＯＵＴ１、センスアンプ１７ｂの出力ノードＳＯＵＴ２に出力し、トランスファーゲート１９を通して、ベリファイ結果を出力ノードＶＯＵＴに出力する構成となっている。
【００３２】
次に、図1におけるベリファイ動作についてデータ“１０”（図４の“１０”領域）に対してプログラムする時を例に説明する。
【００３３】
今、センスアンプ１７a、１７ｂに入力されるリセット信号ｒｓｔを有効にすることによりリセット状態の時は、センスアンプ１７a、１７ｂは出力ノードＳＯＵＴ１、ＳＯＵＴ２に“Ｌ”レベルを出力し、トランスファーゲート１９がオンすることにより、出力ノードＶＯＵＴに“Ｌ”レベルを出力する設定とする。このとき、リファレンスカラムデコーダー１５、リファレンスロウデコーダー１４により、リファレンスセルアレイ１６の中から閾値電圧ＲＲＬに設定されたリファレンスセル１６a、ＲＲＭに設定されたリファレンスセル１６ｂが選択され、リファレンスセル１６aはリファレンス線ＲＬ２、リファレンスセル１６ｂはリファレンス線ＲＬ１に接続される。
【００３４】
まず、上記プログラム動作原理で説明したように、閾値電圧範囲の低い状態から高い状態へ向かって書き込みとベリファイを繰り返すことにより、メモリセルの閾値電圧を上げていき、所定の閾値範囲（図６の“１０”領域）にはいるようにプログラムしていく。
【００３５】
今、プログラムパルスを印加し、メモリセルの閾値電圧を上昇させたことにより、メモリセルの閾値電圧が図２の(a)の位置にある時、このとき、メインメモリの閾値電圧は、リファレンスセル１６a、１６ｂの閾値電圧より低いので、ビット線ＢＬの電位はリファレンス線ＲＬ１、ＲＬ２の電位より高くなる。次に、リセット信号ｒｓｔを無効にすることによりセンスアンプ１７a、１７ｂを同時に活性化させ、センスアンプ１７a、１７ｂの非反転入力端子（＋）、反転入力端子（−）に入力される電位差を増幅し“Ｈ”レベルをセンスアンプ１７aの出力ノードＳＯＵＴ１に、“Ｌ”レベルをセンスアンプ１７ｂの出力ノードＳＯＵＴ２に出力させる。このとき、トランスファーゲート１９はオフ状態なので、ノードＶＯＵＴはリセット時の時のまま“Ｌ”レベルを出力する。このような状態の時、さらに書き込み動作を続ける。
【００３６】
書き込み動作を続け、メモリセルの閾値が図２の(b)の位置にあるとき、メモリセルとリファレンスセル１６a、メモリセルとリファレンスセル１６ｂの閾値電圧差では、メモリセルとリファレンスセル１６ｂとの閾値電圧差の方が大きいのでセンスアンプ１７aの出力ノードＳＯＵＴ１にセンスアンプ１７ｂの出力ノードＳＯＵＴ２より早く“Ｈ”レベルが出力されるためトランスファーゲート１９がオフし、センスアンプ１７ｂの出力ノードＳＯＵＴ２が“Ｈ”レベルに変化しても、ノードＶＯＵＴは“Ｌ”レベルのままである。このような状態の時、さらに書き込み動作を続ける。
【００３７】
書き込み動作を続け、メモリセルの閾値が図２の(c)の位置にあるとき、メモリセルとリファレンスセル１６a、メモリセルとリファレンスセル１６ｂの閾値電圧差では、メモリセルとリファレンスセル１６ｂとの閾値電圧差の方が大きくなるのでセンスアンプ１７ｂの出力ノードＳＯＵＴ２にセンスアンプ１７aの出力ノードＳＯＵＴ１より早く“Ｈ”レベルが出力されるため、センスアンプ１７ｂの出力ノードＳＯＵＴ２が“Ｈ”レベルになるまでの間トランスファーゲート１９がオンし、ノードＶＯＵＴは“Ｈ”レベルに変化するこのような状態の時、書き込み動作を終了する。
【００３８】
以上から、センスアンプ１７aの非反転入力端子（＋）に入力されるリファレンス線ＲＬ１、反転入力端子（−）に入力されるビット線ＢＬの電位差、センスアンプ１７ｂの非反転入力端子（＋）に入力されるビット線ＢＬ、反転入力端子（−）に入力されるリファレンス線ＲＬ１電位差の違いによるセンスアンプ１７a、センスアンプ１７ｂの応答速度の違いにより、ノードＶＯＵＴのレベルの変化を感知することにより、メモリセルの閾値電圧の位置をリファレンスセル１６a、１６ｂの閾値電圧ＲＲＬとＲＲＭの中間より少し高い位置に揃えることができる。このことにより、小振幅のセンス動作が不要となり、リファレンスメモリとメモリセルの閾値差を十分確保することができ、データの読み出し及び書き込みに対する信頼性を確保することができる。
【００３９】
同様に、データ“０１”に対してプログラムする時は、リファレンスセルアレイ１６の中から閾値電圧ＲＲＭ、ＲＲＨに設定されたリファレンス１６ｂ、１６ｃが選択され、リファレンスセル１６ｂはリファレンス線ＲＬ２、リファレンスセル１６ｃはリファレンス線ＲＬ１に接続され、上記で説明したように書き込み、ベリファイを繰り返し、ノードＶＯＵＴが“Ｈ”レベルに変化すれば、書き込み動作を終了する。
【００４０】
このことから、メモリセルの閾値電圧の位置をリファレンスセル１６ｂ、１６ｃの閾値電圧ＲＲＭとＲＲＨの中間より少し高い位置に揃えることができる。このことにより、小振幅のセンス動作が不要となり、リファレンスメモリとメモリセルの閾値差を十分確保することができ、データの読み出し及び書き込みに対する信頼性を確保することができる。
【００４１】
また、データ“００”に対してプログラムする時は、メモリセルの閾値電圧の範囲はデータ“１０”、“０１”のように各ステートに挟まれていないので、メモリセルの閾値電圧を閾値電圧ＲＲＨと十分閾値差がとれるよう書き込みを行えば良いため、従来の方法でも良いし、新たに図６の閾値電圧ＶＯＰに設定したリファレンスセルを準備し、本発明の方法で行っても良い。
【００４２】
また、イレースを行うときも、メモリセルの閾値電圧の範囲はデータ“１０”、“０１”のように各ステートに挟まれていないので、従来の方法でも良いし、過消去されたセルがないかどうかのチェックを行うために用いる閾値電圧ＶＯＥに設定したリファレンスセル１６ｈを利用して、本発明の方法で行っても良い。
【００４３】
以上の実施例の説明により、本発明は小振幅のセンス動作が不要となり、多値のデータに対してメモリセルの閾値を確実に所定の範囲に設定することができ、データの書き込みおよび読み出しに対する信頼性を向上させることができる。
【００４４】
また、本実施例では、読み出し時に用いるリファレンスセルとベリファイ時に用いるリファレンスセルを兼用することが出来、上記テスト時におけるリファレンスセルの閾値電圧の設定時間を短縮することが出来る。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態の不揮発性半導体記憶装置のベリファイ回路を示すブロック図である。
【図２】本発明の一実施形態を説明するための閾値電圧の分布を示す図である。
【図３】ＥＴＯＸ型フラッシュメモリのメモリセルの模式的な断面図である。
【図４】メモリセルアレイ構成を示す等価回路図である。
【図５】２値フラッシュメモリの閾値電圧の分布を示す図である。
【図６】４値フラッシュメモリの閾値電圧の分布及びリファレンスセルの閾値電圧との関係を示す図である。
【図７】従来の不揮発性半導体記憶装置のベリファイ回路を示すブロック図である。
【符号の説明】
【００４６】
１０a、１０ｂ、１０ｃ          電流負荷回路
１１                           メインロウデコーダー
１２                           メインカラムデコーダー
１３                           メインメモリアレイ
１４                           リファレンスロウデコーダー
１５                           リファレンスカラムデコーダー
１６                           リファレンスセルアレイ
１７a、１７ｂ                  センスアンプ
１８                           インバーター
１９                           トランスファーゲート
ＢＬ                           ビット線
ＲＬ１、ＲＬ２                 リファレンス線
ＳＯＵＴ１、ＳＯＵＴ２         センスアンプの出力ノード
ＶＯＵＴ                       出力ノード
ｒｓｔ                         リセット信号
【図１】
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【図２】
2007213719.tif 000004
【図３】
2007213719.tif 000005
【図４】
2007213719.tif 000006
【図５】
2007213719.tif 000007
【図６】
2007213719.tif 000008
【図７】
2007213719.tif 000009