(57)【要約】【課題】内部に搭載したＰＬＬが生成したクロック信号で内部回路を駆動するＬＳＩにおいて、ＰＬＬの動作を外部より停止させる場合、出力クロック信号の波形を崩し、内部回路の安定動作を保証できない可能性がある。【解決手段】ＰＬＬ２１の動作を停止させる場合は、第１のフリップフロップ２２により、ＰＬＬ２１より出力されるクロック信号ＣＬＫに同期させてＰＬＬ２１を停止させる。ＰＬＬ２１の動作を復帰させる場合は、第２のフリップフロップ２３により、クロック信号ＣＬＫを使用せずに外部制御信号であるライトイネーブル信号ＷＥにて復帰させる。【選択図】図１
2007288303.tif 000002
【特許請求の範囲】
【請求項１】
動作の停止及び復帰を制御できるクロック信号発生回路と、
入力された信号を記憶するタイミングを前記クロック信号発生回路より発生したクロック信号により決定する第１の記憶素子と、
入力された信号を記憶するタイミングを前記クロック信号発生回路より発生したクロック信号によらず決定する第２の記憶素子と、
前記第１の記憶素子と前記第２の記憶素子との出力信号を前記クロック信号発生回路の動作状況に応じて選択し、前記クロック信号発生回路の動作制御信号として前記クロック信号発生回路に接続する制御回路とを備えたことを特徴とする発振制御回路。
【請求項２】
請求項１記載の発振制御回路において、
前記第２の記憶素子は、入力された信号を記憶するタイミングを、前記クロック信号発生回路への基準クロック信号により決定する場合と、前記クロック信号発生回路より発生したクロック信号に同期していない外部制御信号により決定する場合との選択が可能であることを特徴とする発振制御回路。
【請求項３】
請求項１記載の発振制御回路において、
前記制御回路の出力信号と、前記制御回路の出力信号以外の信号とのいずれかを選択し、前記クロック信号発生回路の動作制御信号として前記クロック信号発生回路に接続するセレクタを更に備えたことを特徴とする発振制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振制御回路に関し、特に同期クロック信号の発生・分配を行うＬＳＩ中の発振制御回路に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ回路を用いたマイクロプロセッサ用ＬＳＩでは、内部の各ＣＭＯＳ回路にクロック信号を分配し、クロック信号のタイミングに合わせて動作を行う。このクロック信号は一般的に、ＬＳＩ内部で生成して内部ＣＭＯＳ回路に分配する場合と、水晶発振子等を利用して外部で生成し、ＬＳＩに入力した後、ＬＳＩ内部にて位相同期ループ回路（以下、ＰＬＬという。）により周波数の逓倍や位相同期等を行い、内部ＣＭＯＳ回路にクロック信号を分配する場合とがある。
【０００３】
ＰＬＬを使用して内部ＣＭＯＳ回路にクロック信号を分配する場合、消費電流削減のため、ＬＳＩ外部よりＰＬＬの動作を操作する必要がある場合がある。
【０００４】
ある従来技術によれば、ＰＬＬとＤＬＬとを組み合わせたクロック信号発生回路を有する発振回路と、周波数制御レジスタとスタンバイ制御レジスタとを有するクロック制御回路と、タイマ制御レジスタを有するタイマ回路とをＬＳＩ内に設ける。そして、クロック制御回路からのクロックスタンバイ信号に応じて発振回路内のクロック信号発生回路の動作を停止したり、クロック信号の出力を停止したりという制御を行う。タイマ回路は、スタンバイ状態からアクティブ状態への復帰時に、発振回路が生成し始めたクロック信号を用いて時間をカウントし、クロック安定時間が経過した時点でスタンバイ状態を解除する（特許文献１参照）。
【特許文献１】特開２０００−３３９０５５号公報（図１３〜図２５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＰＬＬの出力クロック信号に同期していない外部制御信号により当該ＰＬＬを停止させる場合、ＰＬＬの構成によっては外部制御信号により停止された瞬間にＰＬＬより出力されるクロック信号が固定され、出力クロック信号のデューティ比が崩れ、ハザード状の波形が発生する可能性がある。具体的な例としては、ＰＬＬ停止時に出力されるクロック信号が“Ｈ”固定されるものとすると、ＰＬＬを停止させた時点の出力クロック信号が“Ｌ”であった場合、当該クロック信号の１周期を待たずして“Ｈ”状態に遷移し、クロック信号のデューティ比が崩れる。これにより、ハザード状の波形が内部ＣＭＯＳ回路に分配され、誤動作を発生させる可能性が生じる。
【０００６】
本発明の目的は、内部回路の誤動作を未然に防止できる発振制御回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明は、ＰＬＬの出力クロック信号に同期して当該ＰＬＬの動作を停止させ、ＰＬＬが動作を停止している状態においてはクロック信号が存在しない状態でＰＬＬを動作開始させる構成を採用したものである。
【０００８】
具体的に説明すると、本発明に係る発振制御回路は、動作の停止及び復帰を制御できるクロック信号発生回路（ＰＬＬ）と、入力された信号を記憶するタイミングを前記クロック信号発生回路より発生したクロック信号により決定する第１の記憶素子と、入力された信号を記憶するタイミングを前記クロック信号発生回路より発生したクロック信号によらず決定する第２の記憶素子と、前記第１の記憶素子と前記第２の記憶素子との出力信号を前記クロック信号発生回路の動作状況に応じて選択し、前記クロック信号発生回路の動作制御信号として前記クロック信号発生回路に接続する制御回路とを備えた構成を採用したものである。
【発明の効果】
【０００９】
上記構成でＰＬＬ動作の停止及び復帰を制御することにより、ＰＬＬの出力クロック信号にハザードが乗ることなく当該ＰＬＬの動作を停止させることが可能となり、安定動作を保証できる。また、ＰＬＬよりクロック信号が出力されていない状態でＬＳＩ外部よりＰＬＬを復帰させることが可能となり、ＬＳＩ制御をより容易にすることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図１及び図２に基づいて説明する。
【００１１】
図１は、本発明に係る発振制御回路を搭載したＬＳＩの構成を示している。図１に示したＬＳＩ１０は、内部ＣＭＯＳ回路１１と、この内部ＣＭＯＳ回路１１へのクロック信号ＣＬＫの供給及び停止が可能な発振制御回路２０とを備えている。発振制御回路２０は、クロック信号発生回路であるＰＬＬ２１と、各々記憶素子である第１、第２及び第３のフリップフロップ（ＦＦ）２２，２３，２４と、アドレスデコーダ２５と、ＯＲ回路２６と、第１及び第２のＡＮＤ回路２７，２８と、第１、第２及び第３のセレクタ３１，３２，３３とを有している。
【００１２】
図１のＬＳＩ１０には、外部から選択信号ＳＥＬと、基準クロック信号ＲＣＬＫと、ハードリセット信号ＲＳＴと、データ信号ＤＡＴＡと、アドレス信号ＡＤＲＳと、ライトイネーブル信号ＷＥと、チップセレクト信号ＣＳとが供給される。基準クロック信号ＲＣＬＫは、ＰＬＬ２１のクロック入力端子に接続されるとともに、第１及び第３のセレクタ３１，３３に入力される。ＰＬＬ２１は、基準クロック信号ＲＣＬＫを逓倍させ、内部ＣＭＯＳ回路１１に出力クロック信号ＣＬＫを供給する。ハードリセット信号ＲＳＴは、ＬＳＩ１０の内部をリセット状態にする信号である。ここでは、ＲＳＴの“Ｌ”状態でリセット、“Ｈ”状態でリセット解除状態とする。データ信号ＤＡＴＡに“Ｈ”を入力した際にはＰＬＬ２１を停止させ、“Ｌ”を入力した際にはＰＬＬ２１を復帰（動作）させるものとする。アドレス信号ＡＤＲＳは、第１及び第２のＦＦ２２，２３に割り振られたアドレスを入力する経路である。第１及び第２のＦＦ２２，２３に割り振られるアドレスは同じアドレスでよい。このアドレス信号ＡＤＲＳは、アドレスデコーダ２５によってデコードされた後に、第１及び第２のＦＦ２２，２３へのアクセス許可信号となる。ライトイネーブル信号ＷＥは第２のＦＦ２３へのアクセスタイミングを決定する信号で、第１のセレクタ３１を介して第２のＦＦ２３のクロック入力端子に接続される。第１のＦＦ２２はＰＬＬ２１の停止・動作状態を保持するレジスタを構成し、ＰＬＬ２１より出力されるクロック信号ＣＬＫによって駆動される。第２のＦＦ２３もＰＬＬ２１の停止・動作状態を保持するレジスタを構成し、第１のセレクタ３１を介してクロック入力端子にライトイネーブル信号ＷＥが接続され、ライトイネーブル信号ＷＥによってアクセスタイミングが決定されている。第３のＦＦ２４は、第２のＦＦ２３の出力がデータ入力端子に接続され、出力が第１のＡＮＤ回路２７を経由して第２のＦＦ２３のリセット端子に接続されている。また、ＰＬＬ２１より出力されるクロック信号ＣＬＫによって第３のＦＦ２４を駆動している。ＰＬＬ２１は、第２のＡＮＤ回路２８及び第２のセレクタ３２を介して、第１及び第２のＦＦ２２，２３の出力をＰＯＷＤ端子に受け取り、基準クロック信号ＲＣＬＫを所定の逓倍数に逓倍し、逓倍したクロック信号を出力クロック信号ＣＬＫとして、第３のセレクタ３３を介して内部ＣＭＯＳ回路１１へ供給する。また、ＰＯＷＤ端子よりクロック出力の動作・停止を制御でき、第１及び第２のＦＦ２２，２３を介して、ＬＳＩ１０の外部より制御される。本実施形態では、ＰＯＷＤ端子への信号が“Ｈ”状態においてＰＬＬ停止、“Ｌ”状態においてＰＬＬ動作とする。また、ＰＬＬ２１より出力されるクロック信号ＣＬＫは、ＰＬＬ２１が停止した際にはＰＬＬ２１のＰＯＷＤ端子が“Ｈ”状態に遷移したタイミングで“Ｈ”状態に固定される。
【００１３】
初めに、第１のセレクタ３１がライトイネーブル信号ＷＥを、第２のセレクタ３２が第２のＡＮＤ回路２８の出力を、第３のセレクタ３３がＰＬＬ２１の出力をそれぞれ選択しているものとして、発振制御回路２０の動作を説明する。以下、図１中に示したノードＮ１〜Ｎ８の信号を用いて説明する。
【００１４】
まず、リセット状態について説明する。本実施形態では、リセット状態においてＰＬＬ２１を停止させるものとする。ハードリセット信号ＲＳＴを“Ｌ”状態とした場合、第１及び第２のＦＦ２２，２３の出力は“Ｈ”状態にセットされ、Ｎ５及びＮ３がそれぞれ“Ｈ”状態となるため、第２のＡＮＤ回路２８を介してＮ６が“Ｈ”状態となり、ＰＯＷＤ端子に“Ｈ”が入力されてＰＬＬ２１は停止状態となる。また、第３のＦＦ２４においては、リセット状態では“Ｈ”にセットされ、Ｎ７は“Ｈ”状態となる。
【００１５】
次に、ＰＬＬ２１の停止状態から動作状態への遷移について説明する。ハードリセット信号ＲＳＴを“Ｌ”状態から“Ｈ”状態に遷移させることにより、第１、第２及び第３のＦＦ２２，２３，２４の各々のリセット状態を解除する。次にライトイネーブル信号ＷＥと、アドレス信号ＡＤＲＳと、データ信号ＤＡＴＡとを外部より入力し、第２のＦＦ２３にアクセスする。入力するデータ信号ＤＡＴＡは、本実施形態においては“Ｌ”状態とし、ＰＬＬ２１を動作させる意図を持つ。このデータ信号ＤＡＴＡは、ＰＬＬ２１がクロック信号ＣＬＫを出力するまで“Ｌ”状態を保持する。図２に、アクセス波形例を示す。図２の時刻ｔにおけるライトイネーブル信号ＷＥの波形の立ち上がりにより、入力されているデータ信号ＤＡＴＡを第２のＦＦ２３がラッチし、Ｎ３に伝達させる。入力されたデータ信号ＤＡＴＡの状態は“Ｌ”であるため、Ｎ３も“Ｌ”状態となる。この状態を第２のＡＮＤ回路２８が受け、Ｎ６は“Ｌ”状態となり、ＰＬＬ２１のＰＯＷＤ端子に入力される。“Ｌ”状態を入力されたＰＬＬ２１は前述のとおり動作を開始する。
【００１６】
この際、第２のＦＦ２３はライトイネーブル信号ＷＥをクロック入力端子に入力されていることで、駆動するクロック信号がない状態でもデータ信号ＤＡＴＡを保持することができる。また、クロック駆動タイプのＦＦを使用してライトイネーブル信号ＷＥを入力していることで、アクセスタイミングを限定でき、回路の安定動作を実現している。
【００１７】
第２のＦＦ２３の出力が“Ｌ”状態になったことで、Ｎ３が“Ｌ”状態となり、ＰＬＬ２１が動作し始め、クロック出力端子よりクロック信号ＣＬＫを出力し始める。Ｎ３が入力されている第３のＦＦ２４はクロック信号ＣＬＫを受けて、Ｎ３の“Ｌ”状態をＮ７に伝播させる。伝播されたＮ７は第１のＡＮＤ回路２７に入力され、Ｎ２は“Ｌ”状態となる。これを受けて、第２のＦＦ２３はリセットがかかった状態となり、Ｎ３は“Ｈ”状態に戻る。更に、Ｎ３が“Ｈ”状態に遷移したことを受けて、第３のＦＦ２４は“Ｈ”状態をラッチし、Ｎ７の状態を“Ｈ”に変化させる。これを受けた第１のＡＮＤ回路２７はハードリセット信号ＲＳＴが“Ｈ”状態であることから、Ｎ２を“Ｈ”状態に遷移させ、第２のＦＦ２３はクロック信号ＣＬＫの１サイクル後にリセット状態から解除される。
【００１８】
一方、第１のＦＦ２２の周辺回路においては、Ｎ６が“Ｌ”状態になり、また、データ信号ＤＡＴＡが“Ｌ”状態に保持されていることから、ＯＲ回路２６に入力される信号が両方とも“Ｌ”状態となり、ＯＲ回路２６はＮ４に“Ｌ”状態を伝播させる。これを第１のＦＦ２２が受け、ＰＬＬ２１よりクロック信号ＣＬＫが出力されると、第１のＦＦ２２はＮ４の“Ｌ”状態を保持し、Ｎ５に“Ｌ”状態を伝播させる。これにより、第２のＡＮＤ回路２８への入力信号はＮ３が“Ｌ”状態、Ｎ５が“Ｈ”状態であったのに対し、ＰＬＬ２１が起動して、クロック信号ＣＬＫが出力し始めた段階でＮ３が“Ｈ”状態、Ｎ５が“Ｌ”状態となり、Ｎ６は“Ｌ”状態を保持し続ける。この状態でＰＬＬ２１より出力するクロック信号ＣＬＫが所望の周波数に収束するまで待機すると、内部ＣＭＯＳ回路１１へ所望の周波数のクロック信号を供給することができる。
【００１９】
なお、Ｎ５の第２のＡＮＤ回路２８までの状態伝播時間をＮ３の第２のＡＮＤ回路２８までの状態伝播時間より短くすると、ＰＬＬ２１のＰＯＷＤ端子へのＮ６にハザードが乗らず、安定動作を実現できる。
【００２０】
次に、ＰＬＬ２１の動作状態から停止状態への遷移について説明する。ＰＬＬ２１が出力クロック信号ＣＬＫを内部ＣＭＯＳ回路１１と、第１及び第３のＦＦ２２，２４とに供給している状態において、アドレス信号ＡＤＲＳ及びデータ信号ＤＡＴＡを外部より入力する。入力されるアドレス信号ＡＤＲＳは前述の第１及び第２のＦＦ２２，２３に割り振られたアドレスを表し、また入力されるデータ信号ＤＡＴＡは本実施形態では“Ｈ”状態に設定する。データ信号ＤＡＴＡが“Ｈ”状態に設定されたことにより、ＯＲ回路２６はこれを受けてＮ４を“Ｈ”状態に遷移させる。第１のＦＦ２２は、このＮ４の“Ｈ”状態を出力クロック信号ＣＬＫの立ち上がりタイミングによって保持し、これをＮ５に“Ｈ”状態として伝播させる。一方、Ｎ３は前述のとおり“Ｈ”状態を保持しているため、第２のＡＮＤ回路２８においては入力信号が双方とも“Ｈ”状態となり、Ｎ６に“Ｈ”状態を伝播させる。以上の動作より、ＰＯＷＤ端子に“Ｈ”を入力し、ＰＬＬ２１を停止させる。
【００２１】
この際、第１のＦＦ２２からノードＮ５、第２のＡＮＤ回路２８及びノードＮ６までの状態遷移時間をＰＬＬ２１が出力するクロック信号ＣＬＫの最高周波数の周期の２分の１以内に設計することが必要である。これにより、クロック信号ＣＬＫが“Ｈ”状態を保持している間にＰＬＬ２１を停止することができ、結果として、ＰＬＬ２１より出力されるクロック信号ＣＬＫのデューティ比を崩すことなく、当該クロック信号ＣＬＫを“Ｈ”状態に固定することができる。
【００２２】
ここで、注目すべき点は、Ｎ６の状態遷移のタイミングが出力クロック信号ＣＬＫの立ち上がりに同期している点であり、結果としてＰＬＬ２１を停止させるタイミングが出力クロック信号ＣＬＫに同期する。これにより、ＰＬＬ２１の停止の際は、常に出力クロック信号ＣＬＫが“Ｈ”状態の間に“Ｈ”状態に固定でき、出力クロック信号ＣＬＫのデューティ比を崩すことなく、安定してＰＬＬ２１を停止させることができる。
【００２３】
一方、第２及び第３のＦＦ２３，２４の周辺回路においては、動作前と変化することなく、Ｎ３、Ｎ２ともに“Ｈ”状態を保持し続ける。この状況はハードリセット信号ＲＳＴを“Ｌ”にした状況と同じであり、ＰＬＬ２１を停止状態より動作状態に遷移させる際には、前述の動作内容と同じとなる。
【００２４】
さて、第１のセレクタ３１は基準クロック信号ＲＣＬＫとライトイネーブル信号ＷＥとのいずれかを選択信号ＳＥＬで選択するセレクタであり、この第１のセレクタ３１の出力Ｎ８が第２のＦＦ２３のクロック入力端子に接続されている。したがって、第２のＦＦ２３への入力が第１のセレクタ３１によって選択可能である。これにより、テストモード等、第２のＦＦ２３を検査する際に、基準クロック信号ＲＣＬＫの端子を介して外部より直接クロック信号を第２のＦＦ２３へ入力することができ、第２のＦＦ２３をスキャンパス試験の対象とすることができる。
【００２５】
また、第２のセレクタ３２にはノードＮ６の信号と、例えば“Ｈ”状態の信号とを入力し、その出力をＰＬＬ２１のＰＯＷＤ端子に入力している。したがって、第１及び第２のＦＦ２２，２３の出力信号を選択信号ＳＥＬにより無効化することができる。この形態をとることにより、選択信号ＳＥＬにより、ＰＬＬ２１のＰＯＷＤ端子に入力する信号状態を、例えば“Ｈ”に固定するか、Ｎ６を入力するかの選択が可能となる。
【００２６】
また、第３のセレクタ３３において、ＰＬＬ２１から出力されるクロック信号ＣＬＫと、基準クロック信号ＲＣＬＫとのいずれかを選択できるようにすることで、外部より内部ＣＭＯＳ回路１１に直接クロック信号を供給する場合、ＰＬＬ２１を強制的に停止させることが可能となり、ＰＬＬ２１の消費電流を削減することが可能となる。
【産業上の利用可能性】
【００２７】
本発明に係る発振制御回路は、ＰＬＬにより内部回路のクロック信号を供給されるＬＳＩ全てに対し有効である。特に消費電力を抑えたい携帯機器に搭載されるＬＳＩにおいては効果が大きい。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る発振制御回路を搭載したＬＳＩの回路図である。
【図２】図１のＬＳＩのレジスタ設定タイミングを示す波形図である。
【符号の説明】
【００２９】
１０  ＬＳＩ
１１  内部ＣＭＯＳ回路
２０  発振制御回路
２１  ＰＬＬ（クロック信号発生回路）
２２〜２４  フリップフロップ（記憶素子）
２５  アドレスデコーダ
２６  ＯＲ回路
２７，２８  ＡＮＤ回路
３１〜３３  セレクタ
ＡＤＲＳ  アドレス信号
ＣＬＫ  （出力）クロック信号
ＣＳ  チップセレクト信号
ＤＡＴＡ  データ信号
ＲＣＬＫ  基準クロック信号
ＲＳＴ  ハードリセット信号
ＳＥＬ  選択信号
ＷＥ  ライトイネーブル信号（外部制御信号）
【図１】
2007288303.tif 000003
【図２】
2007288303.tif 000004