(57)【要約】      （修正有）【課題】相互接続システムの周波数応答を実質上改善し、それによって高周波信号の歪み及び減衰を減少させる相互接続システムを提供すること。【解決手段】ボンドワイヤ６０及びパッケージピン６４のような誘導性導体を介して、プリント回路板（PCB）５０上に設けられている別個の集積回路（IC）５４のボンドパッド５２と、PCB表面の導体パターン６８との間で高周波信号を伝達する形式の相互接続システムの周波数応答を最適化する方法に関する。相互接続システムを改良するために、導体パターン６８にキャパシタンスが付加され、導体にインダクタンスが付加され、導体パターン６８に付加されたキャパシタンス及び導体のインダクタンスが他方に対して適切な寸法に形成され、他の相互接続システムのインピーダンスを変化させて周波数応答が整合されている相互接続システムのインピーダンスが最適化される。【選択図】図４
2007173858.tif 000002
【特許請求の範囲】
【請求項１】
プリント回路基板（ＰＣＢ）の上面に実装された集積回路のノードを外部回路に導電的に連結するための相互接続システムであって、該ノードが第１のキャパシタンスを有し、該ＰＣＢが下面も有し、該相互接続システムは、
該ＰＣＢ上に形成されていて該ＰＣＢの該上面の下で垂直にスペーシングされているトレースと、
第１のインダクタンスを有する導体と、
該ＰＣＢの該上面にて終わるバイアであって、該ＰＣＢ内で垂直に該トレースまで延びる導電性経路を提供し、第２のキャパシタンスおよび第２のインダクタンスを有する、バイアと
を備えており、
該導体が該ノードを該バイアに連結し、
該第２のキャパシタンスが、該第２のキャパシタンス、該第１のインダクタンス、該第２のインダクタンスおよび該第１のキャパシタンス間の関係を満たすような寸法である、相互接続システム。
【請求項２】
前記第２のキャパシタンスが、前記相互接続システムの周波数応答特性を実質上最適化するような寸法である、請求項１に記載の相互接続システム。
【請求項３】
前記周波数応答特性が、最大通過帯域幅、通過帯域の最高の平坦性および最大通過帯域能のうちの１つである、請求項２に記載の相互接続システム。
【請求項４】
前記第２のキャパシタンスが、前記相互接続システムが多極バターワースフィルタとして実質上機能するような寸法である、請求項１に記載の相互接続システム。
【請求項５】
前記第２のキャパシタンスが、前記相互接続システムが多極チェビシェフフィルタとして実質上機能するような寸法である、請求項１に記載の相互接続システム。
【請求項６】
前記トレースが、前記ＰＣＢの前記下面に常駐する、請求項１に記載の相互接続システム。
【請求項７】
前記トレースが、前記ＰＣＢの前記上面と前記下面との間で垂直にスペーシングされている、請求項１に記載の相互接続システム。
【請求項８】
前記バイアが、
前記ＰＣＢ内で垂直に延びる導電性コラムと、
該導電性コラムに連結されていて該ＰＣＢの前記下面に実装されている導電性下部環状リングと、
該ＰＣＢの前記上面に実装されていて該コラムに連結されている導電性上部環状リングであって、前記導体が取り付けられている、導電性上部環状リングと
を含む、請求項１に記載の相互接続システム。
【請求項９】
プリント回路基板（ＰＣＢ）の上面に実装されている第１の集積回路（ＩＣ）の第１のノードを該ＰＣＢの該上面に実装されている第２のＩＣの第２のノードに連結するための相互接続システムであって、該ＰＣＢが下面も有し、該第１のノードが第１のキャパシタンスを有し、該第２のノードが第２のキャパシタンスを有し、該相互接続システムが、
該ＰＣＢの該上面にて終わる第１のバイアであって、該ＰＣＢ内で垂直に延びる導電性経路を提供し、第３のキャパシタンスおよび第３のインダクタンスを有する、第１のバイアと、
該ＰＣＢの該上面にて終わる第２のバイアであって、該ＰＣＢ内で垂直に延びる導電性経路を提供し、第４のキャパシタンスおよび第４のインダクタンスを有する、第２のバイアと、
該第１のバイアを該第２のバイアに連結するトレースであって、該ＰＣＢ上に形成され、該ＰＣＢの該上面の下で垂直にスペーシングされている、トレースと、
第１のインダクタンスを有していて該第１のノードを該第１のバイアに連結する第１の導体と、
第２のインダクタンスを有していて該第２のバイアを該第２のノードに連結する第２の導体と
を備えており、
該第３および第４のキャパシタンスの寸法が、該第１、第２、第３および第４のキャパシタンスと、該第１、第２、第３および第４のインダクタンスとの間の関係を満たすように選ばれる、相互接続システム。
【請求項１０】
前記第３および第４のキャパシタンスが、前記相互接続システムの周波数応答特性を実質上最適化するような寸法である、請求項９に記載の相互接続システム。
【請求項１１】
前記周波数応答特性が、最大通過帯域幅、通過帯域の最高の平坦性、および最大通過帯域能のうちの１つである、請求項１０に記載の相互接続システム。
【請求項１２】
前記第３および第４のキャパシタンスが、前記相互接続システムが多極バターワースフィルタとして実質上機能するような寸法である、請求項９に記載の相互接続システム。
【請求項１３】
前記第３および第４のキャパシタンスが、前記相互接続システムが多極チェビシェフフィルタとして実質上機能するような寸法である、請求項９に記載の相互接続システム。
【請求項１４】
前記トレースが、前記ＰＣＢの前記下面に駐在する、請求項９に記載の相互接続システム。
【請求項１５】
前記トレースが、前記ＰＣＢの前記面と前記下面の間で垂直にスペーシングされている、請求項９に記載の相互接続システム。
【請求項１６】
前記第１のバイアが、
前記ＰＣＢ内で垂直に延びる導電性コラムと、
該導電性コラムに連結されていて該ＰＣＢの前記下面に実装されている導電性下部環状リングと、
該ＰＣＢの前記上面に実装されていて該導電性コラムに連結されている導電性上部環状リングであって、前記第１の導体が取り付けられている、導電性上部環状リングと
を含む、請求項９に記載の相互接続システム。
【請求項１７】
前記第２のバイアが、
前記ＰＣＢ内で垂直に延びる導電性コラムと、
該導電性コラムに連結されていて該ＰＣＢの前記下面に実装されている導電性下部環状リングと、
該ＰＣＢの前記上面に実装されていて該導電性コラムに連結されている導電性上部環状リングであって、前記第２の導体が取り付けられている、導電性上部環状リングと
を含む、請求項１６に記載の相互接続システム。
【請求項１８】
プリント回路基板（ＰＣＢ）の上面に実装された集積回路のノードを外部回路に連結する方法であって、該ノードが第１のキャパシタンスを有し、該ＰＣＢが下面も有し、該方法は、
ａ．該ＰＣＢ上にトレースであって、該ＰＣＢの該上面の下で垂直にスペーシングされているトレースを形成するステップと、
ｂ．第１のインダクタンスを有する導体を提供するステップと、
ｃ．該ＰＣＢの該上面にて終わるバイアを設計および提供し、該ＰＣＢ内で該トレースまで垂直に延びる導電性経路を提供するステップであって、該バイアが第２のキャパシタンスおよび第２のインダクタンスを有する、ステップと
を包含し、
該導体が該ノードを該バイアに連結し、
該第２のキャパシタンスの寸法が、該ステップｃにて該バイアを設計する場合に、該第１のキャパシタンス、該第１のインダクタンスおよび該第２のインダクタンスに対して選択される、方法。
【請求項１９】
前記第２のキャパシタンスが前記導体および前記バイアを含む相互接続システムの周波数応答特性を実質上最適化するように、該第２のキャパシタンスが、前記ステップｃにて該バイアを設計する場合にバイアキャパシタンスの範囲から選択される、請求項１８に記載の方法。
【請求項２０】
前記周波数応答特性が、最大通過帯域幅、通過帯域の最高の平坦性および最大通過帯域能のうちの１つである、請求項１９に記載の方法。
【請求項２１】
前記第２のキャパシタンスが、前記導体および前記バイアを含む相互接続システムが多極バターワースフィルタとして実質上機能するような寸法である、請求項１８に記載の方法。
【請求項２２】
前記第２のキャパシタンスが、前記導体および前記バイアを含む相互接続システムが多極チェビシェフフィルタとして実質上機能するような寸法である、請求項１８に記載の方法。
【請求項２３】
前記トレースが、前記ＰＣＢの前記下面に常駐する、請求項１８に記載の方法。
【請求項２４】
前記トレースが、前記ＰＣＢの前記上面と前記下面の間で垂直にスペーシングされている、請求項１８に記載の方法。
【請求項２５】
前記ステップｃにて設計されたバイアが、
前記ＰＣＢ内で垂直に延びる導電性コラムと、
該導電性コラムに連結されていて該ＰＣＢの前記下面に実装されている導電性下部環状リングと、
該ＰＣＢの前記上面に実装されていて該導電性コラムに連結されている導電性上部環状リングであって、前記導体が取り付けられている、導電性上部環状リングと
を含む、請求項１８に記載の方法。
【請求項２６】
プリント回路基板（ＰＣＢ）の上面に実装されている第１の集積回路（ＩＣ）の第１のノードを該ＰＣＢの該上面に実装されている第２のＩＣの第２のノードに連結する方法であって、該第１のノードが第１のキャパシタンスを有し、該第２のノードが第２のキャパシタンスを有し、該ＰＣＢが下面も有し、該方法は、
ａ．該ＰＣＢの該上面にて終わる第１のバイアを設計および提供し、該ＰＣＢ内で垂直に延びる導電性経路を提供するステップであって、該第１のバイアが、第３のキャパシタンスおよび第２のインダクタンスを有する、ステップと、
ｂ．該ＰＣＢの該上面にて終わる第２のバイアを設計および提供し、該ＰＣＢ内で垂直に延びる導電性経路を提供するステップであって、該第２のバイアが、第４のキャパシタンスおよび第３のインダクタンスを有する、ステップと、
ｃ．該ＰＣＢの該上面の下で垂直にスペーシングされているトレースを提供するステップであって、該トレースが該第１のバイアおよび該第２のバイアを連結する、ステップと、
ｄ．第１のインダクタンスを有していて該第１のノードを該第１のバイアに連結する第１の導体を提供するステップと、
ｅ．第４のインダクタンスを有していて該第２のバイアを該第２のノードに連結する第２の導体を提供するステップと
を包含し、
該第３および第４のキャパシタンスが、該第１、第２、第３および第４のキャパシタンスと、該第１、第２、第３および第４のインダクタンスとの間の関係を満たすように寸法決めされている、方法。
【請求項２７】
前記第３および第４のキャパシタンスが、前記第１および第２の導体と、前記第１および第２のバイアと、前記トレースとを含む相互接続システムの周波数応答特性を実質上最適化するように、該第３および第４のキャパシタンスの寸法が、前記ステップｂおよびｃにて該バイアを設計する場合にバイアキャパシタンスの範囲から選択される、請求項２６に記載の方法。
【請求項２８】
前記周波数応答特性が、最大通過帯域幅、通過帯域の最高の平坦性および最大通過帯域能のうちの１つである、請求項２７に記載の方法。
【請求項２９】
前記ステップａおよびｂにて設計された前記第１および第２のバイアの前記第３および第４のキャパシタンスが、前記第１および第２の導体と、前記第１および第２のバイアと、前記トレースとが多極バターワースフィルタとして実質上機能するような寸法である、請求項２６に記載の方法。
【請求項３０】
前記ステップｂおよびｃにて設計された前記第１および第２のバイアの前記第３および第４のキャパシタンスが、前記第１および第２の導体と、前記第１および第２のバイアと、前記トレースとが多極チェビシェフフィルタとして実質上機能するような寸法である、請求項２６に記載の方法。
【請求項３１】
前記トレースが、前記ＰＣＢの前記下面に実装されている、請求項２６に記載の方法。
【請求項３２】
前記トレースが、前記ＰＣＢの前記上面と前記下面との間で垂直にスペーシングされている、請求項２６に記載の方法。
【請求項３３】
前記ステップｂにて設計された第１のバイアが、
前記ＰＣＢ内で垂直に延びる導電性コラムと、
該導電性コラムに連結されていて該ＰＣＢの前記下面に実装されている導電性下部環状リングと、
該ＰＣＢの前記上面に実装されていて該導電性コラムに連結されている導電性上部環状リングであって、前記第１の導体が取り付けられている、導電性上部環状リングと
を含む、請求項２６に記載の方法。
【請求項３４】
前記ステップｂにて設計された第２のバイアが、
前記ＰＣＢ内で垂直に延びる導電性コラムと、
該導電性コラムに連結されていて該ＰＣＢの前記下面に実装されている導電性下部環状リングと、
該ＰＣＢの前記上面に実装されていて該導電性コラムに連結されている導電性上部環状リングであって、前記第２の導体が取り付けられている、導電性上部環状リングと
を含む、請求項３３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、回路板に設けられている集積回路を相互接続するためのシ
ステムに関する。より詳細には、本発明は、フィルタを設け、インピーダンス整
合作用をもたらす相互接続システムに関する。
【背景技術】
【０００２】
外部回路と通信する集積回路（IC）の各ノードは、そのICチップ表面のボンド
パッドに連結されている。典型的に、パッケージされたICにおいて、ボンドワイ
ヤは、ICチップを取り囲むパッケージから延伸する導体ピンにボンドパッドを接
続する。プリント回路板（PCB）にICが載置されると、パッケージピンが、PCB表
面のマイクロストリップPCB導体パターンに半田付けされる。PCB設けられた１以
上の他のICのボンドパッドがPCBの導体パターンに接続されると、ボンドパッド
、ボンドワイヤ、パッケージピン、PCB導体パターンは、複数のICのノード間で
信号を伝達する相互接続システムを形成する。
【０００３】
高周波用途において、相互接続システムは信号を減衰し、歪ませることがある
。相互接続システムにより生じる信号の減衰及び歪みの量を減少させるための従
来の試みは、相互接続システムのキャパシタンスを分路し、直列インダクタンス
を最小にしてきた。インダクタンスの多くは、ボンドワイヤ及びパッケージピン
に由来し、このようなインダクタンスは、ボンドワイヤ及びパッケージピンをで
きる限り短く保つことにより最小化することができる。ボンドパッドのキャパシ
タンスは、ボンドパッドの表面積を最小化することにより、ある程度減少させる
ことができる。PCB導体パターンのキャパシタンスは、PCB導体パターンの寸法、
接地面からの距離、回路板を形成する絶縁材料の誘電特性を含む回路板の物理的
特性を適切に選択することにより減少させることができる。回路板を垂直に貫通
し、PCBの種々の層のPCB導体パターンに相互接続する導体、バイアがPCB導体パ
ターンにおいてキャパシタンスの源となることがある。しばしば設計者は、バイ
アが相互接続システムに相当なキャパシタンスを付加することがあるので、高周
波用途において、バイアの使用を避けている。バイアの使用を避けることができ
ない場合、典型的には、設計者は、バイアの構造を、そのキャパシタンスを最小
にするような構造とする。ボンドワイヤ及びパッケージピンのインダクタンス、
ボンドパッド及びPCBのキャパシタンスを最小とすることにより、バンド幅を広
げ、周波数応答を平坦にし、信号の歪みを減少させることができるが、相互接続
システムのインダクタンス及びキャパシタンスを完全に排除することはできない
。したがって、信号の周波数が十分に高い場合には、ある程度の信号の歪み及び
減衰は避けられない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
相互接続システムの周波数応答を実質上改善し、それによって高周波信号の歪
み及び減衰を減少させることが必要とされている。
【課題を解決するための手段】
【０００５】
本発明は、プリント回路板（PCB）に設けられている集積回路（IC）を相互接
続するための従来のシステムを改良するものである。従来の相互接続システムは
、ICがPCB導体パターンを介して他のICと通信できるように、（典型的にはボン
ドワイヤ及びパッケージピンである）導体を使用して、各IC表面のボンドパッド
とPCB上のPCB導体パターンを接続する。ボンドワイヤ及びパッケージピンのイン
ダクタンス、ボンドパッド及びPCB導体パターンのキャパシタンス、パッドに接
続されるICデバイスのインピーダンス、PCB導体パターンのインピーダンスは、
信号がICボンドパッド間を通過する際、相互接続システムに、信号の歪み、反射
、減衰を生じさせる。
【０００６】
本発明によれば、相互接続システムは、IC間を通過する信号の特性に対して最
適化されているフィルタ機能をもたらすように相互接続システムが適応されるこ
とにより改良される。この相互接続システムは、例えば回路板のPCB導体パター
ンにキャパシタンスを付加することにより、及びボンドワイヤインダクタンス、
ICパッドキャパシタンス、もう一方に対する付加的な回路板のキャパシタンスを
適切に調整することにより、フィルタ機能をもたらすように適応される。構成要
素の値は、相互接続システムの周波数応答の特性と適切に釣り合うように調節さ
れる。例えば、ICの通信が、歪みを回避することが最も重要である低周波数のア
ナログ信号を使用して行われる場合、「最適」周波数応答は、狭いが、最大限平
坦な通過帯域を有する。あるいは他の場合のように、ICの通信が高周波数のデジ
タル信号を介して行われる場合には、最適周波数応答は最大限に広い通過帯域を
有する。キャパシタンスを最小とするのではなく、回路板のPCB導体パターンに
キャパシタンスを付加することによって、並びに相互接続システムの他の構成要
素のインピーダンスに対するキャパシタンスを調節することによって、相互接続
システムの周波数応答の相当な改善が達成される。
【０００７】
本発明の目的によれば、プリント回路板に設けられている集積回路を相互接続
するためのシステムが提供され、そのシステムでは、相互接続システムの周波数
応答が、IC間を通過する信号の特性に対して最適化される。
【０００８】
この明細書の終わりの部分は、本発明の主題に注目し、明瞭に特許請求する。
しかしながら、当業者は、同様の参照用の特徴が同様の構成要素を参照する添付
の図面を考慮して本明細書の残りの部分を読むことにより、本発明の構成及び操
作の方法をともに最も良く理解し、本発明のさらなる利点及び目的を理解するで
あろう。
【発明を実施するための最良の形態】
【０００９】
従来技術の相互接続システム
本発明は、プリント回路板に設けられている集積回路間で信号を伝達する従来
技術の相互接続システムに改良を加えるものである。図１は、従来技術の相互接
続システムの単純化された垂直断面を示す。このシステムは、一対の集積回路（
IC）12、14が設けられているプリント回路板（PCB）10を含む。IC12は、ICパッ
ケージ18内に収容される集積回路チップ16を含む。チップ16の表面のボンドパッ
ド20が、チップ16に入り及び／又はチップ16から出る信号に対する入力／出力（
I/O）端子として機能する。典型的なICは、幾つかのボンドパッドを含むが、単
純化するために、図１ではただ１つのみを示す。ボンドワイヤ22が、パッケージ
18から外側に延伸する導体ピン24にボンドパッド20を連結する。ピン24は、典型
的には、PCB10の表面のマイクロストリップPCB導体パターン26に半田付けされ
ている。ボンドワイヤ22及びピン24はともに、ボンドパッド20及びPCB導体パタ
ーン26の間で信号を伝達する経路を形成する。IC14のボンドパッド28が、ボン
ドワイヤ27及びパッケージピン29を介して同様の方法でマイクロストリップPCB
導体パターン26に接続されると、IC12、14はPCB導体パターン26を介して、もう
一方に信号を送信することが可能となる。またPCB回路板10は、誘電体材料の層
間に導体接地面30及び導体電力面32を含み、PCB10の隅から隅まで接地され、電
力が供給される。
【００１０】
図２は、図１のPCB10、IC12、14、これらを相互接続する種々の構造をモデ
ル化した等価回路図である。IC12は、抵抗R1を介して信号を送信する理想化さ
れた信号源40としてモデル化される。ドライバーのキャパシタンス及びボンドパ
ッド20に接続されている幾つかの静電放電（ESD）保護装置を含む、ボンドパッ
ドにおける接地に対するキャパシタンスは、単一のキャパシタC1としてモデル化
される。ボンドワイヤ22及びパッケージピン24は、より高い信号周波数において
概ね誘導的である伝送線を形成する。したがって、ボンドワイヤ22及びパッケー
ジピン24は、単一のインダクタL1としてモデル化される。IC14は、ボンドパッ
ド28に接続されている入力インピーダンスR2を有する理想化された単一のレシー
バ42としてモデル化される。幾つかのドライバーのキャパシタンス、ESD、パッ
ド28に接続されている他のデバイスを含むボンドパッド28におけるキャパシタン
スは、キャパシタC2としてとしてモデル化される。ボンドワイヤ27及び29のイン
ダクタンスは、単一のインダクタL2としてモデル化される。導体パターン26は、
一連の特性インピーダンスZ0を有するマイクロストリップ伝送線としてモデル化
される。
【００１１】
キャパシタC1、C2、インダクタL1、L2、レジスタR1、R2、インピーダンスZ0に
より形成される回路は、ドライバ40とレシーバ42の間を通過する信号を実質上減
衰し、歪ませる反応性インピーダンスを有する。高周波用途において、信号の歪
みと減衰の量を減少させようとする従来の試みは、ボンドワイヤのインダクタン
スL1、L2、及びキャパシタンスC1、C2を最小化することを意図する。インダクタ
ンスL1、L2は、ボンドワイヤ20、27及びパッケージピン24、29をできる限り小さ
く保つことにより最小化される。キャパシタンスC1、C2は、ボンドパッド20及び
28をできる限り小さく保つことにより最小化される。
【００１２】
以下の表１は、高周波用途において典型的である図２の従来技術による等価回
路の相互接続システムの種々の構成要素のインピーダンス値を挙げる。
【００１３】
【表１】
2007173858.tif 000003
【００１４】
図３は、構成要素が表１に示される値に設定された場合の、図１及び２の従来
技術による相互接続システムの周波数応答特性を示す図である。相互接続システ
ムに対して所望される周波数応答特性はその用途に依存する。例えば、相互接続
システムがわずかな歪み又はノイズを含むアナログ信号を伝達する場合、通過帯
域が予想最高周波数信号を通過するのに必要とされる幅であること、通過帯域が
信号の歪みを回避可能とするように平坦であること、拒絶帯の全ての領域が、高
周波ノイズを阻止するように最大の減衰を有することが通常は望ましい。図２の
相互接続システムを使用して、３GHzを超える成分を有するアナログ信号を伝達
することを望むと仮定する。おおよそ２GHzの通過帯域が用途に対して十分に広
くはないことに先ず注意しなければならない。また通過帯域が１GHzと２GHzの
間で特に平坦ではないことに注意しなければならない。したがって、この相互接
続システムは、２GHzを超える周波数の信号成分を著しく減衰し、１GHzを超え
る周波数成分を有する信号を歪ませる。また拒絶帯が２GHzを超える幾つかの周
波数で大きなピークを有し、したがってそれらの周波数でノイズを十分に減衰す
ることができないということに注意しなければならない。
【００１５】
改良された相互接続システム
図４は、一方のIC54のボンドパッド52を他方のIC58のボンドパッド56に相互
接続するための、本発明による改良された相互接続システムを実施するPCB50を
図解する。ボンドワイヤ60及び62は、パッド52及び56をパッケージピン64及び66
に接続し、さらにこれらのパッケージピンは、PCB50の上面のPCB導体パターン
に半田付けされている。導体バイア70がPCB50を貫通し、ピン64とPCB導体パタ
ーン68の間の接触点付近でPCB導体パターン68に接触する。同様に、バイア72はP
CB50を貫通し、ピン66の接触点付近でPCB導体パターン68に接触する。
【００１６】
図５は、本発明による図４の相互接続システムの等価回路を示す。IC54内の
ドライバ80がインピーダンスR1を介してパッド52に接続され、IC58内の入力イ
ンピーダンスR2を有するレシーバに接続される。ボンドワイヤ60及びパッケージ
ピン64は、インダクタンスL1としてモデル化され、一方ボンドワイヤ62及びパッ
ケージピン66は、インダクタンスL2としてモデル化される。パッド52及び56のキ
ャパシタンスは、図５において、キャパシタC1及びC2であることが明らかであり
、PCB導体パターン68のインピーダンスは特性インピーダンスZ0であることが明
らかである。バイア60及び72が主たる容量であるために、これらのキャパシタン
スは、図５において、キャパシタC1VIA及びC2VIAであることが明らかである。
【００１７】
図５の相互接続システムは、図２の従来技術によるシステムと位相幾何学的に
同様であるが、インピーダンスZ0の両端に分路コンデンサC1VIA及びC2VIAを付加
した点で異なる。バイア70及び72は、PCB導体パターン68をPCB50の他の層の導
体パターンに接続するのに都合よく使用することができるが、バイア70及び72の
主たる機能は、PCB導体パターン68に比較的大きな分路キャパシタンスC1VIA及び
C2VIAを付加することである。したがって、本発明によれば、バイア70及び72（
又はキャパシタンスの何らかの好適な源）が、バイアがPCB導体パターン68をPCB
50の他の層の導体パターンに接続するのに使用されるか否かに関わらず、PCB導
体パターン68に付加される。
【００１８】
従来の実施されている相互接続システムによれば、周波数応答は、主に導体パ
ターンへのバイアのような容量性構成要素の接続を避けることによって、導体パ
ターン68における分路キャパシタンスを最小にすることにより、主に導体60、62
、64、66をできる限り短く保つことによって、一連のインダクタンスL1及びL2最
小とすることにより、最適化されている。しかしながら、本発明によれば、シス
テムの周波数応答は、導体パターン68にキャパシタンスC1VIA及びC2VIAを付加す
ることにより、及び／又はインダクタンスL1及びL2をそれらの最低レベルよりも
高い値に増大させることにより実際に改善され、これらのL1、L2、C1VIA、C2VIA
の値は、相互接続システムの他のC1、C2、R1、R2、Z0に対して適切に調節される
。
【００１９】
各バイア70及び72のキャパシタンスC1VIA及びC2VIAは、バイアとPCB58の接地
面88及び電力面90の間の容量結合から生じ、バイアと面88、90の間の距離を変化
させることによって制御することができる。詳細には、バイア70が貫通する面88
及び90の孔92の寸法を小さく（又は大きく）することによって、バイア70のキャ
パシタンスC1VIAを増大（又は減少）させることができる。バイア72のキャパシ
タンスC2VIAも同様の方法で、調節することができる。L1及びL2の大きさは、ボ
ンドワイヤ60及び62の長さを長く、パッケージピン64及び66の長さを長くするこ
とによって、又はボンドワイヤ60及び62と直列に誘導性構成要素を付加すること
によって大きくすることができる。
【００２０】
表２は、図２に示される従来技術の等価回路の相互接続システムの構成要素の
値と、本発明によって調節された、図５に示される改良された相互接続システム
の構成要素の値を比較する。
【００２１】
【表２】
2007173858.tif 000004
【００２２】
Z0、R1及びR2、C1及びC2に対する構成要素の値はICに固有のものであり、説明
を目的として、従来技術と改良された相互接続システム双方に対して同様の値で
あるよう仮定している。しかしながら、改良された相互接続システムは、付加的
なキャパシタンスC1VIA及びC2VIAを含む。また、図２の従来技術の相互接続シス
テムでは１nHであるインダクタンスL1及びL2の値を図５の改良された相互接続
システムでは、３nHに増大させている。
【００２３】
図６は、本発明による図５の相互接続システムの周波数応答を示し、この相互
接続システムの種々の構成要素は、表２の「本発明」の列により示される値に設
定されている。図６に示される特定の場合には、L1、L2、C1VIA、C2VIAの値は、
R1、R2、C1、C2、Z0の所定の値に対して最大の通過帯域能となるように選択され
ている。本願では、相互接続システムの通過帯域（０〜３GHz）の種々の信号周
波数によって伝達される信号電力の平均量が最大であるとき、通過帯域能が最大
であるという。これは、図５の他の構成要素の所定の値に対して、L1、L2、C1VI
A、C2VIAの値が、０GHzと３GHzの間における通過帯域の周波数応答曲線の下側
の領域を最大化するように決められるということを意味する。一方で、L1、L2、
C1VIA、C2VIAの適切な値を画定するために、従来の回路シミュレータを使用して
、図５の回路をシミュレートする。これは、図６と同様の周波数応答のプロット
を示す。通過帯域能を最大とするL1、L2、C1VIA、C2VIAの値は、それらの値を繰
り返し調節し、周波数応答を測定することによって画定することができる。
【００２４】
図６は、改良された相互接続システムの帯域幅が、図３に示されるような、従
来技術によるシステムの２GHzの帯域幅よりも相当に広いおおよそ３GHzである
ことを示す。また通過帯域が図６では比較的平坦であり、図３の場合よりも図６
の場合の方が拒絶帯の落ち込みがより急激であり、図６の拒絶帯はより少ないス
パイクを有するということに注目される。図６に示される周波数応答は、３GHz
の通過帯域が必要とされる用途において、図３の周波数応答を改善する。したが
って、この場合、相互接続システムの周波数特性の通過帯域能の特性は、従来技
術で実施されるように、PCB導体パターンに単に最小のキャパシタンスを与え、
かつ一連のインダクタンスL1及びL2を最小とすることにより最適化されるのでは
なく、PCB導体パターンに適切に調整された付加的なキャパシタンスC1VIA及びC2
VIAを与え、かつそれらの最低レベルを超える値にL1及びL2を適切に増大させる
ことによって最適化される。
【００２５】
バターワースフィルタ及チェビシェフフィルタ
相互接続システムの周波数応答が多くの特性を有し、その「最適」周波数応答
が用途に依存するということが理解される。したがって、付加的なPCBキャパシ
タンスC1VIA、C2VIA及びインダクタンスL1、L2は適切な値に調節されなければな
らないが、この値は、周波数応答及びインピーダンス特性が特定の用途に対して
最も重要であるということによる。図６の例では、L1、L2、C1VIA、C2VIAは通過
帯域を最大とするように選択される。しかしながら、他のL1、L2、C1VIA、C2VIA
の値が相互接続システムの他の特性を最適化することができる。例えば、相互接
続システムがわずかに歪んだ低周波数のアナログ信号を伝達し、その帯域幅がそ
れほど重要ではない場合、相互接続システムの周波数応答はできるだけわずかな
量のリップルしか有さない「最大限に平坦な」通過帯域を有することが望ましい
。
【００２６】
多極フィルタとして図５に示されるような相互接続システムの等価回路を考察
することは有益である。C1、C2及び相互接続システムの他の構成要素に対してC1
VIA、C2VIA、L1、L2を適切に調節することによって、相互接続システムは、例え
ば、周知の、最大限に周波数応答を平坦化する多極「バターワース」フィルタの
ように機能するよう形成される。
【００２７】
他の用途では、最適な周波数応答は、帯域幅、許容される通過帯域リップル、
拒絶帯減衰の間のトレードオフである。したがって、C1VIA、C2VIA、L1、L2の値
は、相互接続システムが公知の多極チェビシェフフィルタの形態として機能する
ように選択され得る。フィルタの周波数応答特性の１以上の組合せを最適化する
ような構成要素の値に対する適切な選択を含む多極バターワースフィルタ及びチ
ェビシェフフィルタの設計は、当業者には周知である。例えば、Prentice-Hall
社により1982年に刊行されたW.H.Haywardによる書籍「Introduction  to  Radio
Frequency  Design」の59〜68頁を参照されたい。そして、これは参照として
本発明に組み込まれる。
【００２８】
他の構成要素の調節
また他の構成要素R1、R2、Z0、C1、C2の値を適宜調節することによって、図５
の相互接続システムの周波数応答をさらに最適化することができる。しかしなが
ら、実際には、R1、R2、Z0の値は、IC及びPCB製造者によって、高周波用途では
典型的に50Ωに規格化されている。キャパシタンスC1及びC2は調節可能である
が、結局はIC製造者によって、典型的にはそれらは最小のC1及びC2となるように
努力される。したがって、バイアのキャパシタンスC1VIA及びC2VIA又は導体パタ
ーンに接続される分路キャパシタンスの他の源、及び一連のインダクタンスL1及
びL2は、上述されたような方法で都合良く調節され得る図５の相互接続システム
の構成要素に過ぎない。しかしながら、図５の相互接続システムの、可能な箇所
の、幾つかの又は全ての構成要素の値を、その周波数応答を最適化するために調
節することができ、構成要素の値をより広い範囲で調節することができるとすれ
ば、周波数応答をより高いレベルでの最適化が達成され得るということが理解さ
れなければならない。
【００２９】
インピーダンスの整合
ドライバの出力インピーダンスR1、レシーバの入力インピーダンスR2、導体パ
ターンのインピーダンスZ0は、典型的には、同じ値（例えば50Ω）に設定され
、システムの周波数応答を低下させる信号反射が防がれる。しかしながら、本発
明によれば、L1、L2、C1VIA、C2VIAを適切に調節することによって、インピーダ
ンスの不整合を補償することができるので、R1＝R2＝Z0とする必要はない。例え
ば、上記した書籍「Introduction  to  Radio  Frequency  Design」の59〜68頁は、
R1、R2、Z0が異なる場合にでさえも、いかにして他のフィルタ構成要素の値を調
節して、バターワースフィルタ及びチェビシェフフィルタの周波数応答機能を達
成するかを説明している。
【００３０】
調節可能PCBキャパシタンスの他の源
図４の相互接続システムにおいて、必須の付加的なPCBキャパシタンスは、適
切な寸法のバイア70及び72を設けることによって得られる。これは、大多数のPC
B製造者がPCBに適切な寸法のバイアを付加することができるため、このようなキ
ャパシタンスを設けるのに都合の良いかつ安価な方法である。バイアを使用して
、このキャパシタンスを設けることによって、他のPCB層のPCB導体パターン（図
４には示されない）のような、PCB導体パターンに信号を伝えることができると
いう付加的な利益が備わり、それによって柔軟性が付加され、設計者が高周波用
PCBを設計することが可能となる。しかしながら、必須のPCBキャパシタンスが、
バイア70及び72を使用することによって、都合良く達成され得るとともに、この
ような付加的なキャパシタンスは、他の方法によって、例えばPCB導体パターン6
8と接地面88の間で適切な寸法の別個のキャパシタを接続することによって設け
ることができるということが理解されなければならない。
【００３１】
上記において本発明の好適な実施例を開示したが、当業者は、より広い局面に
おいて、本願発明から逸脱することなく、好適実施例に多くの変更を加えること
ができる。例えば、好適実施例において、相互接続システムはボンドワイヤ22及
び27、パッケージピン24及び29を使用して、ICのノード12及び14をPCB導体パタ
ーン26に接続しているが、誘導性導体の他の形式、例えばスプリングワイヤのよ
うなもので、集積回路のノードをPCB導体パターンに接続することができる。ま
た本発明の相互接続システムは、集積回路以外の相互接続回路に使用することも
できる。以下の添付の特許請求の範囲が、本発明の本当の範囲及び精神に含まれ
るこのような変更の全てに及ぶように意図されている。
【図面の簡単な説明】
【００３２】
【図１】一対の集積回路が設けられている従来技術によるプリント回路板の部分を示す単純化された垂直断面図である。
【図２】図１に示すIC及びこれらのICを相互接続した従来技術による回路をモデル化した等価回路を示す図である。
【図３】図１及び２の従来技術の相互接続システムの周波数応答特性を示す図である。
【図４】集積回路が本発明により相互接続されている一対の集積回路が設けられているプリント回路板の部分を示す単純化された垂直断面図である。
【図５】図４のIC及びこれらのICを相互接続した回路をモデル化した等価回路を示す図である。
【図６】図４及び５の相互接続システムの周波数応答特性を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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