(57)【要約】【課題】窒化物半導体を用いたＨＥＭＴにおいて、ＧａＮキャップ層を設けたエピタキシャル構造を用いる場合に、耐圧の低下などの問題を伴うことなく接触抵抗を低減する。【解決手段】半導体装置は、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１）からなる層を含むチャネル層１の上側にＡｌzＧａ1-zＮ（０≦ｚ≦１）からなる層を含む電子供給層２、およびＧａＮキャップ層３が形成され、バンドギャップが「チャネル層１＜電子供給層２」となる構成であり、チャネル層１と電子供給層２とがヘテロ接合されている窒化物半導体を用いたヘテロ接合ＨＥＭＴであって、ゲート電極１０形成領域以外の一部の領域に不純物濃度が１×１０18ｃｍ-3以上となるｎ型領域４が、チャネル層１に達する深さまで形成され、ｎ型領域４の一部を覆うようにソース電極６、ドレイン電極７が形成されている。【選択図】図８
2007317794.tif 000002
【特許請求の範囲】
【請求項１】
ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１）からなる層を含むチャネル層の上側にＡｌzＧａ1-zＮ（０≦ｚ≦１）からなる層を含むキャリア供給層が形成され、さらにその上側にＧａＮキャップ層が形成され、前記チャネル層のバンドギャップが前記キャリア供給層のバンドギャップより小さくなるようなｘ，ｙ，ｚの構成であり、前記チャネル層と前記キャリア供給層とがヘテロ接合されている窒化物半導体を用いたヘテロ接合電界効果型トランジスタにおいて、
ゲート電極形成領域以外の少なくとも一部の領域に選択的に不純物濃度が１×１０18ｃｍ-3以上となるｎ型領域が形成され、前記ｎ型領域の少なくとも一部に接触するようにソース電極およびドレイン電極が形成された、半導体装置。
【請求項２】
ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１）からなる層を含むチャネル層の上側にＡｌzＧａ1-zＮ（０≦ｚ≦１）からなる層を含むキャリア供給層が形成され、さらにその上側にＧａＮキャップ層が形成され、前記チャネル層のバンドギャップが前記キャリア供給層のバンドギャップより小さくなるようなｘ，ｙ，ｚの構成であり、前記チャネル層と前記キャリア供給層とがヘテロ接合されている窒化物半導体を用いたヘテロ接合電界効果型トランジスタにおいて、
ゲート電極形成領域以外の少なくとも一部の領域に選択的に不純物濃度が１×１０18ｃｍ-3以上となるｎ型領域が、前記チャネル層に達する深さまで形成され、前記ｎ型領域の一部を覆うようにソース電極およびドレイン電極が形成された、半導体装置。
【請求項３】
上方から見て前記ｎ型領域の全部または一部に対応する領域にわたって前記ＧａＮキャップ層が除去されており、前記ｎ型領域は、深さ方向に関して前記キャリア供給層から前記チャネル層までの不純物濃度が１×１０18ｃｍ-3以上となっている、請求項１または２に記載の半導体装置。
【請求項４】
前記ドレイン電極は前記ｎ型領域の上方だけでなく前記ゲート電極側に向かって延在している、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
請求項１または２に記載の半導体装置を製造するための製造方法であって、
ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１）からなる層を含むチャネル層の上側にＡｌzＧａ1-zＮ（０≦ｚ≦１）からなる層を含むキャリア供給層が形成され、さらにその上側にＧａＮキャップ層が形成され、前記チャネル層と前記キャリア供給層と前記ＧａＮキャップ層とがこの順にヘテロ接合されている構造体に対して、
上方から見た一部の領域に選択的にイオンを注入する注入工程と、
前記注入工程を終えた前記構造体を熱処理する熱処理工程と、
前記一部の領域を覆うようにソース電極およびドレイン電極を形成する電極形成工程とを含む、半導体装置の製造方法。
【請求項６】
前記注入工程は、Ｏ，Ｃ，Ｓｉ，Ｓ，Ｇｅ，Ｓｅ，Ｓｎ，ＴｅおよびＰｂからなる群から選択されたいずれかのイオンを３０ｋｅＶ以上１００ｋｅＶ以下の加速エネルギー、１×１０14ｃｍ-2以上の濃度で注入する工程であり、前記熱処理工程は１０５０℃以上１２００℃以下で熱処理を行なう、請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。特に、窒化物半導体を用いた電界効果型トランジスタ（高電子移動度トランジスタ：ＨＥＭＴ）に関するものであり、特に良好なオーミック特性を得るためのものである。
【背景技術】
【０００２】
窒化物半導体を用いたＨＥＭＴは、高破壊電界でかつ高電子移動度という特長を有するため、高周波かつ高出力で動作するデバイスとして期待されている。従来のＨＥＭＴでは、窒化物半導体ＡｌxＧａ1-xＮ（０＜ｘ＜１）からなる電子供給層の上にショットキー特性を有するゲート電極としての金属層が形成される。このようなゲート電極構造では、半導体と金属との接合における障壁高さが低いので、ゲート電極から電子供給層に電子が移動してしまい、その結果、ゲートリーク電流が流れやすかった。
【０００３】
そこで、ゲートリーク電流が流れるのを防止するために、ＡｌxＧａ1-xＮからなる電子供給層とゲート電極の間にＡｌxＧａ1-xＮより分極の小さいＧａＮ層を挿入することで実効的に障壁高さを改善する試みがなされている。このような試みは、たとえば技術論文である下記非特許文献１に記載されている。
【非特許文献１】吉川俊英他、「Surface-Charge-Controlled構造を用いたAlGaN/GaN Power HEMT」、社団法人  電子情報通信学会、信学技報ＥＤ２００２−９５  ＬＱＥ２００２−７０  第８９〜９２頁
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記非特許文献１の技術においては、ＡｌxＧａ1-xＮからなる電子供給層の上にＧａＮからなる層を「ＧａＮキャップ層」として形成することで、ゲートリーク電流の問題は改善された。
【０００５】
しかし、上記非特許文献１の技術に従ってＧａＮキャップ層を設けた場合、このＧａＮキャップ層とソース／ドレイン電極との間では、低接触抵抗を必要とするにもかかわらず良好なオーミック接触が得られていない。そのため、非特許文献１ではオーミック特性を改善するためにＧａＮキャップ層にドーピングを施し、オーミック特性を向上させている。しかし、ＧａＮキャップ層の不純物濃度を増加させるとＡｌxＧａ1-xＮからなる電子供給層との間の障壁高さが低下し、ゲートリーク電流が増加するという新たな問題が生じてしまう。
【０００６】
そこで、本発明は、ゲートリーク電流を低減するためのＧａＮキャップ層を設けたエピタキシャル構造を用いる場合に、耐圧の低下、ゲートリーク電流の増加などのような問題を伴うことなく接触抵抗を低減することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に基づく半導体装置は、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１）からなる層を含むチャネル層の上側にＡｌzＧａ1-zＮ（０≦ｚ≦１）からなる層を含むキャリア供給層が形成され、さらにその上側にＧａＮキャップ層が形成され、上記チャネル層のバンドギャップが上記キャリア供給層のバンドギャップより小さくなるようなｘ，ｙ，ｚの構成であり、上記チャネル層と上記キャリア供給層とがヘテロ接合されている窒化物半導体を用いたヘテロ接合電界効果型トランジスタにおいて、
ゲート電極形成領域以外の少なくとも一部の領域に選択的に不純物濃度が１×１０18ｃｍ-3以上となるｎ型領域が形成され、上記ｎ型領域の一部に接触するようにソース電極およびドレイン電極が形成されている。
【発明の効果】
【０００８】
本発明によれば、耐圧、ゲートリーク電流特性を損なうことなく接触抵抗を低減することができる。
【発明を実施するための最良の形態】
【０００９】
（実施の形態１）
（製造方法）
本発明に基づく実施の形態１における半導体装置の製造方法について説明する。ここで製造の対象とする半導体装置は、ＩＩＩ族窒化物半導体ヘテロ接合型電界効果トランジスタである。
【００１０】
本実施の形態における半導体装置の製造方法は、後述の実施の形態２で示す半導体装置を製造するための製造方法であって、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１）からなる層を含むチャネル層の上側にＡｌzＧａ1-zＮ（０≦ｚ≦１）からなる層を含むキャリア供給層が形成され、さらにその上側にＧａＮキャップ層が形成され、前記チャネル層と前記キャリア供給層と前記ＧａＮキャップ層とがこの順にヘテロ接合されている構造体に対して、上方から見た一部の領域に選択的にイオンを注入する注入工程と、前記注入工程を終えた前記構造体を熱処理する熱処理工程と、前記一部の領域を覆うようにソース電極およびドレイン電極を形成する電極形成工程とを含む。
【００１１】
さらに、好ましくは、前記注入工程は、Ｏ，Ｃ，Ｓｉ，Ｓ，Ｇｅ，Ｓｅ，Ｓｎ，ＴｅおよびＰｂからなる群から選択されたいずれかのイオンを３０ｋｅＶ以上１００ｋｅＶ以下の加速エネルギー、１×１０14ｃｍ-2以上の濃度で注入する工程であり、前記熱処理工程は１０５０℃以上１２００℃以下で熱処理を行なう。
【００１２】
上述のような本実施の形態における半導体装置の製造方法について、以下に図１〜図８を参照して詳しく説明する。
【００１３】
まず、図１に示すように、サファイア、ＳｉＣ、Ｓｉ、ＧａＮなどからなる基板１１を用意する。ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシャル成長法）などを用いて、図２に示すように、基板１１の主表面にチャネル層１とこの上側に積み重なる電子供給層２を形成し、さらにその上側にＧａＮキャップ層３を形成する。ただし、チャネル層１はＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１）からなるものとする。電子供給層２はキャリア供給層として形成されるものであり、ＡｌzＧａ1-zＮ（０≦ｚ≦１）からなるものとする。
【００１４】
チャネル層１の厚さは電子が流れる程度の厚さ(５０〜３０００ｎｍ）があればよく、不純物濃度も問わない。また、電子供給層２としては、チャネル層１よりバンドギャップ幅が広いものを用いる。たとえばチャネル層１と電子供給層２との組み合わせはＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮなどが考えられる。電子供給層２の厚さは格子緩和しない程度の厚さ（５〜５０ｎｍ）であればよい。電子供給層２の不純物濃度は高耐圧とするために１×１０18ｃｍ-3未満とする。ここで不純物はｎ型である。なお、窒化物半導体では故意に不純物を導入しない場合（ノンドープ）であっても、成長炉や雰囲気ガス中から不純物が半導体中に入り、ｎ型となる。このため、結晶成長においてノンドープであっても実際の不純物濃度が１×１０18ｃｍ-3未満であれば本発明を適用できる。
【００１５】
ＧａＮキャップ層３の膜厚はトランジスタの相互コンダクタンスをあまり下げないためにはＡｌzＧａ1-zＮからなる電子供給層２の膜厚より薄いことが望ましい。また、ＧａＮキャップ層３の不純物濃度は不純物によるリーク電流を抑制するために５×１０18ｃｍ-3以下とすることが望ましい。不純物の種類はｎ型を示すものであればＯ、Ｃ、Ｓｉ、Ｓ、Ｇｅ、Ｓｅ、Ｓｎ、Ｔｅ、Ｐｂなどの不純物や窒素原子の空孔などであってよい。ＧａＮキャップ層３の場合も電子供給層２の場合と同様にノンドープであっても実際の不純物濃度が５×１０18ｃｍ-3以下であれば本発明を適用できる。電子供給層２およびＧａＮキャップ層３の不純物濃度に関して最も好ましいのは、ドーピングを施さず、できるだけ低濃度のものを用いることである。
【００１６】
電子供給層２の表面にレジスト層を形成する。このレジスト層に対して写真製版を行ない、図３に示すように、ｎ型領域形成予定領域５以外の領域を覆うようにレジストパターン８を形成する。このレジストパターンは次工程で行なうイオン注入のためのマスクである。レジスト層の厚みは１〜６μｍ程度であればよい。すなわち、イオンが電子供給層２に達しない厚さであればよい。注入されたイオンを遮断できればよいのでレジスト層は酸化膜などの膜であってもよい。また、電子供給層２上に１０〜１００ｎｍ程度の厚みの窒化膜、酸化膜などを形成した後、レジストパターンを形成してもよい。この窒化膜、酸化膜などはイオン注入時、イオンにより電子供給層２を構成する原子（Ａｌ，Ｇａ、Ｎなど）が真空中に跳ね飛ばされるのを抑制する。その後、イオン注入装置を用い、図４に示すように、電界加速したイオン９を照射することでイオン注入を行なう。
【００１７】
照射するイオンは、ｎ型不純物である原子であればよい。具体的にはＯ、Ｃ、Ｓｉ、Ｓ、Ｇｅ、Ｓｅ、Ｓｎ、Ｔｅ、Ｐｂなどであるが、不純物準位の浅いＳｉまたはＧｅが望ましい。さらにＭｎ、Ｍｇ、Ｃｕ、Ｂｅなどのｐ型不純物を同時にイオン注入することでｎ型不純物の電気的活性化の度合いを高めてもよい。イオン注入の加速エネルギー、注入濃度はソース電極およびドレイン電極が接触する半導体の表面の不純物濃度が１×１０18ｃｍ-3以上となるように設定すればよく、その表面からチャネル層１に達するまでの間の不純物濃度が１×１０18ｃｍ-3以上となるように設定すればさらによい。このような不純物濃度を実現するために留意すべきイオン注入の加速エネルギー、注入濃度の詳細については実施の形態２で後述する。
【００１８】
この後、レジストパターン８を剥離し、注入したイオン９の活性化を行なうため、熱処理を行なう。この熱処理は、注入されたイオンと結晶構成原子とを置換させるため、および、イオン注入で生じたダメージを回復させるために行なわれる。このため、１０００℃以上の温度で５秒以上処理することが望ましい。また、雰囲気は表面から窒素原子が抜けるのを防止するために窒素ガス、アンモニアガスなどのような窒素が含まれたガス中で行なうことが望ましい。さらに表面から窒素原子が抜けるのを防止するために窒化膜、酸化膜、窒化アルミニウムなどで表面を被った後に熱処理を行なってもよい。いずれにしてもこの熱処理によって、図５に示すようにｎ型領域４が形成される。
【００１９】
次に、レジスト層を再度形成し、写真製版を行ない、図６に示すように、ソース・ドレイン電極の形成予定領域以外を覆うようにレジストパターン１２を形成する。オーミック金属（たとえばＴｉとＡｌの積層膜、Ｔｉ、Ａｌ、Ｐｔ、Ａｕの積層膜など）を蒸着した後、レジストパターン１２を除去する。こうすることで、図７に示すようにソース電極６およびドレイン電極７を形成する。この方法はいわゆるリフトオフ法である。
【００２０】
この後、同様な方法で、図８に示すようにゲート電極１０を形成する。ゲート電極１０は、ｎ型窒化物半導体とショットキー接合を形成する金属であればよい。したがって、ゲート電極１０は、たとえば、Ｐｔ、Ｎｉなどのような仕事関数の高い金属からなるものであってもよい。ゲート電極１０は、シリサイドからなるものであってもよい。ゲート電極１０は、ＷＮなどの窒化金属からなるものであってもよい。ゲート電極１０は、窒化物半導体としてのＧａＮキャップ層３とショットキー接合を構成している。
【００２１】
ゲート電極１０を形成するためにはリフトオフ法を用いることができる。また、ゲート電極１０の形成は、ゲート電極１０の材料となる金属層を全面に蒸着した後、ゲート電極となる部分のみをレジストパターンで被い、その他の部分をエッチングで除去する方法によってよい。本実施の形態ではソース・ドレイン電極を形成した後、ゲート電極を形成する方法を説明したが、ゲート電極を形成後、ソース・ドレイン電極を形成する方法としても本発明の効果は失われない。また、ゲート電極と、ソース・ドレイン電極とを同じ金属で形成する場合、ゲート電極とソース・ドレイン電極とを同時に形成してもよい。
【００２２】
こうして、図８に示すような半導体装置を得ることができる。これはＩＩＩ族窒化物半導体ヘテロ接合型電界効果トランジスタである。
【００２３】
（作用・効果）
本実施の形態における半導体装置の製造方法では、ゲート電極の下にはＧａＮキャップ層３が形成されて実効的に高い障壁を有し、ソース・ドレイン電極下は不純物濃度が１×１０18ｃｍ-3以上の高濃度領域を形成することが可能である。また、ゲート電極の下の電子供給層２の不純物濃度は１×１０18ｃｍ-3未満である。したがって、実施の形態２で説明するような作用・効果を奏する半導体装置を得ることができる。
【００２４】
実施の形態１では、本発明に基づく半導体装置そのものに関わる部分の製造方法について説明した。実際には図８に示す半導体装置の構造に対してさらに素子分離、保護膜形成、配線、めっき（エアーブリッジ）などのプロセスを経て増幅器が作製される。
【００２５】
（実施の形態２）
（構成）
図８を参照して、本発明に基づく実施の形態２における半導体装置について説明する。
【００２６】
図８に示すように、この半導体装置は、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１）からなる層を含むチャネル層１の上側にＡｌzＧａ1-zＮ（０≦ｚ≦１）からなる層を含むキャリア供給層としての電子供給層２が形成され、さらにその上側にＧａＮキャップ層３が形成され、チャネル層１のバンドギャップが電子供給層２のバンドギャップより小さくなるようなｘ，ｙ，ｚの構成であり、チャネル層１と電子供給層２とがヘテロ接合されている窒化物半導体を用いたヘテロ接合電界効果型トランジスタにおいて、上方から見たゲート電極形成領域以外の少なくとも一部の領域に選択的に不純物濃度が１×１０18ｃｍ-3以上となるｎ型領域４が、チャネル層１に達する深さまで形成され、上方から見てｎ型領域４の一部を覆うようにソース電極６およびドレイン電極７が形成されたものである。
【００２７】
（作用・効果）
本実施の形態における半導体装置によれば、耐圧、ゲートリーク電流特性を損なうことなく接触抵抗を低減することができる。以下により詳しく説明する。
【００２８】
（ＧａＮキャップ層）
まず、ＧａＮキャップ層３の意義について説明する。比較のために、従来のＨＥＭＴの一例としてＧａＮ層の上にＡｌＧａＮ層を載せた積層構造からなるＨＥＭＴを例にとり、ＡｌＧａＮ層の上側にＧａＮキャップ層３がある場合とない場合とでの伝導体エネルギー構造の違いを図９に示す。横軸はＧａＮ層の下端からの距離を示す。線８１はＧａＮキャップ層３ありの場合、線８２はＧａＮキャップ層３なしの場合をそれぞれ示す。
【００２９】
電子供給層２の上にＧａＮキャップ層３を設けることでＧａＮキャップ層３は空乏化するため、ＧａＮキャップ層３のない場合に比べてゲート電極下では実効的な障壁高さが著しく増加し、リーク電流が小さいといった良好なゲート特性が得られる。しかし一方、この高い障壁はソース電極およびドレイン電極下においても同じく存在するために、電極金属をＧａＮキャップ層３に接触させても良好なオーミック特性は得られない。
【００３０】
そこで、本実施の形態では、図８に示すように上方から見たゲート電極１０形成領域以外の領域に選択的に不純物濃度が１×１０18ｃｍ-3以上となるｎ型領域４を、深さ方向に関するＧａＮキャップ層３からチャネル層１までの領域に形成し、平面的に見てこのｎ型領域４の一部の領域を覆うようにソース電極６およびドレイン電極７を形成している。
【００３１】
ｎ型領域４のｎ型不純物としてはＯ、Ｃ、Ｓｉ、Ｓ、Ｇｅ、Ｓｅ、Ｓｎ、Ｔｅ、Ｐｂなどや構成元素である窒素の空孔でもよく、その濃度を１×１０18ｃｍ-3以上に形成することが必要である。これによりソース電極６およびドレイン電極７と直接接触する半導体層の不純物濃度が１×１０18ｃｍ-3以上と高くなるため、ソース電極６およびドレイン電極７とこれらの電極の直下の半導体層との接触抵抗が低くなり、かつこれらの電極からチャネル層１までの抵抗も低くすることができる。すなわち、ゲートリーク電流を低減するためのＧａＮキャップ構造を用いたＩＩＩ族窒化物半導体ヘテロ接合型電界効果トランジスタにおいて、ソース電極６およびドレイン電極７からチャネル層１までの間に生ずる寄生抵抗を低減することが可能となる。
【００３２】
（注入条件と不純物濃度）
次に、注入条件と不純物濃度について発明者らが検討した内容を説明する。
【００３３】
図８の半導体装置を模して、ＧａＮキャップ層３の厚さを５ｎｍ、ＡｌzＧａ1-zＮ（０≦ｚ≦１）からなる電子供給層２の厚さを３５ｎｍ、チャネル層１がＧａＮ層であって厚さが２μｍのエピタキシャル構造を仮定し、その表面に窒化膜を厚さ３０ｎｍだけ堆積した試料を用意した。この試料に、Ｓｉイオンを注入濃度１×１０14ｃｍ-2で注入したときのＳｉの深さ方向の分布をモンテカルロ計算で求めた結果を図１０に示す。
【００３４】
ＧａＮキャップ層３と電子供給層２の一部分だけでも１×１０18ｃｍ-3以上の不純物濃度となるためには加速エネルギーが２００ｋｅＶ以下であればよい。加速エネルギーをさらに減少させることで表面近傍の不純物濃度が増加する。なお、トランジスタ駆動時、電子はチャネル層１と電子供給層２との界面を走行する。ソース・ドレイン電極からこの界面までの抵抗を低減するためにはＧａＮキャップ層３の表面からこの界面までの不純物濃度を１×１０18ｃｍ-3以上とすることが望ましい。図１０から判断すれば、注入濃度１×１０14ｃｍ-2の場合、その加速エネルギーが３０ｋｅＶ以上１００ｋｅＶ以下の範囲であればＧａＮキャップ層３の表面からチャネル層１と電子供給層２との界面までの不純物濃度を１×１０18ｃｍ-3以上とすることができる。
【００３５】
また、ＧａＮキャップ層３の不純物濃度が１×１０18ｃｍ-3以上であれば、加速エネルギーを３０ｋｅＶ以上１５０ｋｅＶ以下の範囲とすることで電子供給層２の不純物濃度を１×１０18ｃｍ-3以上となり、同様な効果が得られる。
【００３６】
ＧａＮキャップ層３および電子供給層２の厚さが変わると不純物分布も変わるが、注入濃度と表面不純物濃度が比例することに着目すれば、上記前提条件以外でも適宜注入条件を設定することができる。
【００３７】
次に、Ｓｉ以外のイオンを注入した場合について図１１を用いて説明する。図１１は、ＧａＮキャップ層３の厚さを５ｎｍ、ＡｌzＧａ1-zＮ（０≦ｚ≦１）からなる電子供給層２の厚さを３５ｎｍ、チャネル層１がＧａＮ層であって厚さが２μｍのエピタキシャル構造を仮定し、注入濃度が１×１０14ｃｍ-2、加速エネルギーが５０ｋｅＶでＣ、Ｇｅ、Ｓｎ、Ｐｂのイオンをそれぞれ注入した場合の深さ方向の不純物分布をモンテカルロ計算で求めた結果である。比較のためＳｉイオンの場合の結果も併せて表示した。ｎ型不純物となる原子としては先にＯ、Ｃ、Ｓｉ、Ｓ、Ｇｅ、Ｓｅ、Ｓｎ、Ｔｅ、Ｐｂなどを挙げたが、同じ条件で注入したイオンの分布は、注入した原子の質量に依存するため、質量数の近い原子に関しては省略し、Ｃ、Ｇｅ、Ｓｎ、Ｐｂの間で比較をした。質量数が増加すると、不純物の分布は図１０で示したグラフにおいてあたかも加速エネルギーを減少させたかのように浅くなる。そのため、Ｓｉで得られたのと同様の分布を得るには、Ｓｉより重い原子の場合は加速エネルギーを増加させ、軽い原子の場合は加速エネルギーを減少させ、それに併せて注入量もこの結果を用いて適時決定することになる。Ｏ、Ｃ、Ｓｉ、Ｓ、Ｇｅ、Ｓｅ、Ｓｎ、Ｔｅ、Ｐｂなどを、注入エネルギーが３０〜１００ｋｅＶ、注入濃度が１×１０14ｃｍ-2の注入条件で注入すると、半導体表面での不純物濃度は１×１０18ｃｍ-3以上となるので接触抵抗を低減する効果がある。Ｏ、Ｃ、Ｓｉ、Ｓ、Ｇｅ、Ｓｅ、Ｓｎ、Ｔｅ、Ｐｂなどのｎ型不純物となる原子の中では、不純物準位の浅いＳｉまたはＧｅがｎ型不純物として望ましく、またＳｉとＧｅとでは質量数も近いため、たとえばエピタキシャル構造を上述のように決めた場合には、最良の加速エネルギーは３０〜１００ｋｅＶとなり、注入量は１×１０14ｃｍ-2以上が望ましいことになる。
【００３８】
（熱処理温度）
発明者らは、実施の形態１で説明した半導体装置の製造方法を実際に実施し、確認を行なった。まず、基板１１としてのＳｉＣ基板上にチャネル層１としてＧａＮ層を２０００〜３０００ｎｍ、電子供給層２としてノンドープＡｌＧａＮ層を２０〜３５ｎｍ（Ａｌ組成０．２〜０．２５）だけ形成し、さらにその上側にＧａＮギャップ層３を１〜５０ｎｍ形成した。次に、図３、図４に示した工程を用いてＳｉイオンを１×１０15ｃｍ-2、５０ｋｅＶの条件で注入した。さらに図５に示したように窒素ガス雰囲気で熱処理を行なった。この熱処理は１０００〜１２００℃で５分間行なった。図１２に接触抵抗の熱処理温度依存性を示す。
【００３９】
図１２のグラフから接触抵抗を１×１０-6Ω・ｃｍ2以下にするためには１０５０℃以上１２００℃以下で熱処理を行なうことが望ましいことがわかった。また、図１０を用いて既に説明したように、低い接触抵抗を得るには、電極金属と接触する半導体層のキャリア濃度は１×１０18ｃｍ-3以上とすることが望ましい。仮に、活性化率を１００％と仮定すると図１０で仮定したエピタキシャル構造では、電極金属と接触する半導体層内の不純物濃度が１×１０18ｃｍ-3以上となる注入量は、１×１０14ｃｍ-2以上となる。また、注入量を増やすことで、キャリア密度が増加するため、電極金属と接触する半導体層内の不純物濃度を１×１０18ｃｍ-3以上とするには、１×１０14ｃｍ-2以上の注入量で注入を行なうことが望ましい。
【００４０】
（実施の形態３）
実施の形態１，２では、上方から見たゲート電極１０形成領域以外の領域に選択的に不純物濃度が１×１０18ｃｍ-3以上となるｎ型領域４を、深さ方向に関してＧａＮキャップ層３からチャネル層１までの領域に形成する例について述べてきた。
【００４１】
（構成）
本発明に基づく半導体装置では、ソース電極６およびドレイン電極７と接触する半導体層の不純物濃度が高ければ接触抵抗は低減できるのであって、ソース電極６およびドレイン電極７と接触する領域においてはＧａＮキャップ層３はなくてもよい。ＧａＮキャップ層３の下側の電子供給層２の一部に選択的に形成されたｎ型領域４に対して直接、ソース電極６およびドレイン電極７を接触した構造の半導体装置としても実施の形態２に示した半導体装置と同様の効果が得られる。すなわち、本発明では、ＧａＮキャップ層３の有無にかかわらず、ソース電極６およびドレイン電極７に接触する半導体層のｎ型不純物濃度が１×１０18ｃｍ-3以上でありさえすれば効果は得られる。
【００４２】
そこで、本発明に基づく実施の形態３における半導体装置としては、図１３〜図１５に示すように、ＧａＮキャップ層３内のｎ型領域の全部または一部を除去し、その下にあるｎ型不純物濃度が１×１０18ｃｍ-3以上のＡｌzＧａ1-zＮ（０≦ｚ≦１）からなる電子供給層２を露出させ、ソース電極６およびドレイン電極７が直接電子供給層２に接する構造とした。このような構造でも同じ効果が得られる。
【００４３】
このときＧａＮキャップ層３に設けられる開口領域は、図１６に示すようにｎ型領域４と同じ広さであってもよい。図１７に示すようにｎ型領域４より狭くなっていてもよい。図１６、図１７はソース電極６およびドレイン電極７の形成前の状態を示す断面図である。またソース電極６およびドレイン電極７の大きさは、図１３に示すように、開口領域と同じであってもよく、図１４に示すように開口領域より拡がっていてもよく、図１５に示すように開口領域より狭くなっていてもよい。
【００４４】
結論としては、本実施の形態における半導体装置は、基本的に実施の形態２に示した半導体装置の構成を備えているが、さらに追加的に備える特徴として、上方から見て前記ｎ型領域の全部または一部に対応する領域にわたって前記ＧａＮキャップ層が除去されており、前記ｎ型領域は、深さ方向に関して前記キャリア供給層から前記チャネル層までの不純物濃度が１×１０18ｃｍ-3以上となっている。
【００４５】
（製造方法）
この半導体装置を得るための製造方法について説明する。実施の形態１で説明したように、ｎ型領域４をイオン注入および熱処理によって形成し、図１８に示す構造を得る。電子供給層２とチャネル層１との界面と、ソース電極６およびドレイン電極７との間の抵抗を低減するには、注入の条件を電子供給層２の不純物濃度が１×１０18ｃｍ-3以上となるようにすればよい。ＧａＮキャップ層３内のｎ型領域の全部または一部をエッチング除去して図１６または図１７に示す構造を得る。その後で、ソース電極６およびドレイン電極７を形成し、図１３、図１４または図１５に示す構造を得る。
【００４６】
イオン注入後に、ＧａＮキャップ層３内のｎ型領域４の全部または一部をエッチング除去し、その後で活性化のための熱処理によってｎ型不純物層を形成し、ソース・ドレイン電極を形成してもよい。あるいは、図１９に示すように、ＧａＮキャップ層３内で後工程によってｎ型領域が形成される予定の領域の全部または一部に対するエッチングをまず行ない、次いでイオン注入をし、活性化のための熱処理によって図１６、図１７に示すｎ型不純物層を形成し、その後で図１３、図１４または図１５に示すようにソース電極６およびドレイン電極７を形成してもよい。
【００４７】
除去方法は、写真製版を用いて除去予定領域以外がレジストパターンで覆われるようにレジストパターンを形成し、このレジストパターンをマスクとしてエッチングによって除去するという方法が利用可能である。このエッチングはドライエッチングであってもウェットエッチングであってもよい。エッチングのマスクにはレジストパターンの代わりに酸化膜や窒化膜を用いてもよい。
【００４８】
（実施の形態４）
（構成）
図２０、図２１を参照して、本発明に基づく実施の形態４における半導体装置について説明する。この半導体装置は、基本的に実施の形態２に示した半導体装置の構成を備えているが、さらに追加的に備える特徴として、図２０に示すようにドレイン電極７はｎ型領域４の上方だけでなくゲート電極１０側に向かって延在している。図２１には本実施の形態における半導体装置の変形例を示す。
【００４９】
（作用・効果）
本実施の形態における半導体装置においても、実施の形態１〜３で述べてきた接触抵抗の低減効果が同じように得られる。さらにドレイン電極７がｎ型領域４の上方だけでなくゲート電極１０側に向かって延在するように形成されているので、ｎ型領域４以外のＧａＮキャップ層３上に存在するドレイン電極７がフィールドプレートとしても働き、耐圧向上の効果が得られる。このことについて以下説明する。
【００５０】
実施の形態３では、ソース電極６およびドレイン電極７の下方に相当する領域のＧａＮキャップ層３をエッチング除去した例について説明をした。実施の形態４と実施の形態３の考え方を両方併用することもできる。すなわち、図２１に示すように、ＧａＮキャップ層３を一部除去して開口領域を設けた構造において、この開口領域を介してドレイン電極７が電子供給層２に接しており、このドレイン電極７が開口領域の外側にまで延在してＧａＮキャップ層３上をゲート電極１０に向かって延びた形としてもよい。このような構成であってもドレイン電極７はフィールドプレートとして働くので、耐圧を向上する効果が得られる。
【００５１】
この半導体装置を得るための製造方法は、実施の形態１および３で説明したものと基本的に同様であり、ドレイン電極７の形状が異なるに過ぎない。したがって、ソース・ドレイン電極形成時の写真製版で形成されるレジストパターンの開口部を、ゲート電極側に延びた形とし、電極金属の蒸着、リフトオフにより形成することができる。
【００５２】
また、リフトオフ法以外のソース・ドレイン電極作製法としては、電極金属を全面に、蒸着やスパッタで堆積し、写真製版を用いて残したい電極部分だけにレジストを残し、不要な金属領域をエッチングによって除去してもよい。
【００５３】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【００５４】
【図１】本発明に基づく実施の形態１における半導体装置の製造方法の第１の工程の説明図である。
【図２】本発明に基づく実施の形態１における半導体装置の製造方法の第２の工程の説明図である。
【図３】本発明に基づく実施の形態１における半導体装置の製造方法の第３の工程の説明図である。
【図４】本発明に基づく実施の形態１における半導体装置の製造方法の第４の工程の説明図である。
【図５】本発明に基づく実施の形態１における半導体装置の製造方法の第５の工程の説明図である。
【図６】本発明に基づく実施の形態１における半導体装置の製造方法の第６の工程の説明図である。
【図７】本発明に基づく実施の形態１における半導体装置の製造方法の第７の工程の説明図である。
【図８】本発明に基づく実施の形態１における半導体装置の製造方法の第８の工程の説明図であると同時に、本発明に基づく実施の形態２における半導体装置の断面図である。
【図９】本発明に基づく実施の形態２においてＡｌＧａＮ層の上側にＧａＮキャップ層がある場合とない場合とでの伝導体エネルギー構造の違いを示すグラフである。
【図１０】本発明に基づく実施の形態２においてＳｉイオンを注入したときの深さ方向の分布をモンテカルロ計算で求めた結果を示すグラフである。
【図１１】本発明に基づく実施の形態２においてＳｉ以外のイオンを注入したときの深さ方向の分布をモンテカルロ計算で求めた結果を示すグラフである。
【図１２】本発明に基づく実施の形態２において接触抵抗の熱処理温度依存性を示すグラフである。
【図１３】本発明に基づく実施の形態３における半導体装置の第１の例の断面図である。
【図１４】本発明に基づく実施の形態３における半導体装置の第２の例の断面図である。
【図１５】本発明に基づく実施の形態３における半導体装置の第３の例の断面図である。
【図１６】本発明に基づく実施の形態３における半導体装置の製造途中の第１の例の断面図である。
【図１７】本発明に基づく実施の形態３における半導体装置の製造途中の第２の例の断面図である。
【図１８】本発明に基づく実施の形態３における半導体装置の製造方法の第１の説明図である。
【図１９】本発明に基づく実施の形態３における半導体装置の製造方法の第２の説明図である。
【図２０】本発明に基づく実施の形態４における半導体装置の第１の例の断面図である。
【図２１】本発明に基づく実施の形態４における半導体装置の第２の例の断面図である。
【符号の説明】
【００５５】
１  チャネル層、２  電子供給層、３  ＧａＮキャップ層、４  ｎ型領域、５  ｎ型領域形成予定領域、６  ソース電極、７  ドレイン電極、８，１２  レジストパターン、９  イオン、１０  ゲート電極、１１  基板、８１，８２  線。
【図１】
2007317794.tif 000003
【図２】
2007317794.tif 000004
【図３】
2007317794.tif 000005
【図４】
2007317794.tif 000006
【図５】
2007317794.tif 000007
【図６】
2007317794.tif 000008
【図７】
2007317794.tif 000009
【図８】
2007317794.tif 000010
【図９】
2007317794.tif 000011
【図１０】
2007317794.tif 000012
【図１１】
2007317794.tif 000013
【図１２】
2007317794.tif 000014
【図１３】
2007317794.tif 000015
【図１４】
2007317794.tif 000016
【図１５】
2007317794.tif 000017
【図１６】
2007317794.tif 000018
【図１７】
2007317794.tif 000019
【図１８】
2007317794.tif 000020
【図１９】
2007317794.tif 000021
【図２０】
2007317794.tif 000022
【図２１】
2007317794.tif 000023