(57)【要約】【課題】ノーマリーオフ型を実現するために、高いショットキー障壁を有し、かつ寄生抵抗の増大を抑制する電界効果トランジスタおよびその製造方法を提供する。【解決手段】サファイア基板101上にアンドープGaN層102およびn型AlGaN層103がエピタキシャル成長により順に形成されている。アンドープGaN層102上部には二次元電子ガスが発生しており、アンドープGaN層102上部は電界効果トランジスタのチャネル層として機能する。n型AlGaN層103上の一部にはn型InN層104が形成されており、n型InN層104上にはNi/Pt/Au電極106が形成されている。またn型AlGaN層103上にはTi/Al電極105が形成されている。  以上の構成によれば、従来の電界効果トランジスタでは不可能であった高いショットキー障壁を形成できるので、ノーマリーオフ型の電界効果トランジスタを実現することが可能となる。【選択図】図１
2007207820.tif 000002
【特許請求の範囲】
【請求項１】
第一の半導体層と、前記第一の半導体層の主面と接する第二の半導体層と、前記第二の半導体層の主面上に選択的に形成され、且つ前記第二の半導体層の主面と接する第三の半導体層と、前記第三の半導体層に接するゲート電極と、前記第一の半導体層又は前記第二の半導体層に接するソース電極及びドレイン電極とを有し、禁制帯幅が前記第三の半導体層、前記第一の半導体層、前記第二の半導体層の順に大きくなっていることを特徴とする、電界効果トランジスタ。
【請求項２】
前記第二の半導体層と前記第三の半導体層の伝導帯下端におけるエネルギー差が1.5eV以上であることを特徴とする、請求項１記載の電界効果トランジスタ。
【請求項３】
前記電界効果トランジスタがノーマリーオフ型であることを特徴とする、請求項１又は２記載の電界効果トランジスタ。
【請求項４】
前記電界効果トランジスタが窒化物半導体により構成されており、前記第三の半導体層にIn、前記第二の半導体層にAlを含むことを特徴とする、請求項３記載の電界効果トランジスタ。
【請求項５】
前記第二の半導体層がAlGaNから成り、前記第三の半導体層がInxGa1-xN(0.5≦x≦1)であることを特徴とする、請求項３記載の電界効果トランジスタ。
【請求項６】
前記第二の半導体層がGaN又はAlNから成り、前記第三の半導体層がInNから成ることを特徴とする、請求項３記載の電界効果トランジスタ。
【請求項７】
前記第一及び第二の半導体層におけるシートキャリア濃度が2×1011cm-2以下であることを特徴とする、請求項１から６の何れか１つに記載の電界効果トランジスタ。
【請求項８】
禁制帯幅が第三の半導体層、第一の半導体層、第二の半導体層の順に大きくなっており、基板上に前記基板と接する前記第一の半導体層と、前記第一の半導体層の主面上に前記第一の半導体層の主面と接する第二の半導体層と、前記第二の半導体層の主面上に前記第二の半導体層の主面と接する第三の半導体層とを順に形成する工程と、前記第三の半導体層を選択的に除去する工程と、前記第一の半導体層又は前記第二の半導体層と接するソース電極およびドレイン電極を形成する工程と、前記ソース電極と前記ドレイン電極の間に前記第三の半導体層と接するゲート電極を形成する工程を有することを特徴とする、電界効果トランジスタ製造方法。
【請求項９】
禁制帯幅が第三の半導体層、第一の半導体層、第二の半導体層の順に大きくなっており、基板上に前記基板と接する前記第一の半導体層と、前記第一の半導体層の主面上に前記第一の半導体層の主面と接する前記第二の半導体層と、前記第一の半導体層又は前記第二の半導体層と接するソース電極及びドレイン電極とを順に形成する工程と、前記第二の半導体層の主面上にマスク層を形成する工程と、前記マスク層の一部を除去し前記第二の半導体層を露出させる工程と、前記第二の半導体層の主面上の前記露出部分に前記第二の半導体層の主面と接する前記第三の半導体層を形成する工程と、前記ソース電極と前記ドレイン電極の間に前記第三の半導体層と接するゲート電極を形成する工程とを有することを特徴とする、電界効果トランジスタ製造方法。
【請求項１０】
前記マスク層の厚さが、前記第三の半導体層の厚さよりも大きいことを特徴とする、請求項９に記載の電界効果トランジスタ製造方法。
【請求項１１】
前記ソース電極およびドレイン電極を形成した後に熱処理を施す工程を含み、前記熱処理が前記第三の半導体層に影響を与えないことを特徴とする、請求項８記載の電界効果トランジスタ製造方法。
【請求項１２】
前記第一の半導体層および前記第二の半導体層を有機金属化学的気相堆積法により形成し、前記第三の半導体層を分子線エピタキシー法により形成することを特徴とする、請求項８から１０の何れか１つに記載の電界効果トランジスタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高出力スイッチングトランジスタ等として利用可能な電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
GaNに代表されるIII-V族窒化物化合物半導体(InxAlyGa1-x-yN(0<x<1,0<y<1)、以下InAlGaNと表記)は広い禁制帯幅(例えばGaNは室温で3.4eV)を有し、絶縁破壊電界、飽和電子速度も非常に大きいため、高出力電子デバイス用材料として注目されている。GaN層上にAlGaN層を積層したヘテロ接合構造(以下AlGaN/GaNヘテロ構造と称する)においては、特に(0001)面上では強い分極電界によりGaN層中のヘテロ接合界面近傍に電子が高濃度に蓄積し、いわゆる二次元電子ガスが形成され、例えばアンドープのAlGaN/GaNヘテロ構造において1×1013cm-2以上のシートキャリア濃度が得られることが大きな特徴である。
【０００３】
図１２は従来から知られているAlGaN/GaNヘテロ構造を有する電界効果トランジスタ（HFET : Heterojunction Field Effect Transistor）である（非特許文献１参照）。サファイア基板1001上にアンドープGaN層1002及びn型AlGaN層1003がエピタキシャル成長により順に形成されている。アンドープGaN層1002上部には二次元電子ガスが発生しており、アンドープGaN層1002上部は電界効果トランジスタのチャネル層として機能する。n型AlGaN層1003上にはゲート電極としてNi/Pt/Au電極1006、ソース電極及びドレイン電極としてTi/Al電極1005が形成されている。
【０００４】
このHFETを高耐圧パワーデバイスに応用することを考えた場合、停電時に回路が破壊されないよう、ゲートに電圧を印加しない状態では電流が流れない、いわゆるノーマリーオフ型であることが強く望まれる。ヘテロ界面近傍に発生する二次元電子ガス中の電子密度nsは以下の式で表される(非特許文献２参照)。
【０００５】
【数１】
2007207820.tif 000003
【０００６】
ここでNPは電子供給層中の分極電荷の面密度、qは素電荷量、ε0は真空の誘電率、εSは電子供給層の誘電率、dSは電子供給層の膜厚、φSはゲート電極のショットキー障壁高さ、EFはフェルミ準位、ΔECはAlGaN/GaN界面における伝導帯のバンド不連続である。一方、GaN系HFETにおいて電流が流れ始める電圧（しきい値電圧）VPは、式(1)のnsが0となる時に印加されている電圧と等しいことから以下の式で表される。
【０００７】
【数２】
2007207820.tif 000004
【０００８】
従来のAlGaN/GaN HFETにおいて、それぞれの値は電子供給層であるAlGaN中のAl組成は25%、dSは25nm程度であり、この場合の分極によるシートキャリア濃度がO. Ambacherらにより計算されており（非特許文献参照）、φS=1eV、ΔEC=0.34eVとした場合しきい値電圧VP=-3.3V程度でノーマリーオン型となる。
【非特許文献１】IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.48, NO.3, MARCH 2001 pp.517-523
【非特許文献２】Journal of Applied Physics vol.85 No.6 pp.3222-3233 1999.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述のAlGaN/GaN HFETにおいてノーマリーオフ型を実現するためには式(2)より、高いショットキー障壁を形成することが有効である。図３にしきい値電圧[V]とショットキー障壁高さ[eV]の関係を示す（図３は、しきい値電圧が0より大きい場合ノーマリーオフ型、しきい値電圧が0より小さい場合ノーマリーオン型であることを示している。）。ここでは非特許文献にて示されたAlGaN膜厚とシートキャリア濃度の関係を用いた。従来のAlGaN/GaN HFETにおいて得られているショットキー障壁高さは約1eVであり、AlGaN層を薄層化してノーマリーオフ型の実現を図る場合、前記AlGaN/GaN HFETではAlGaN層を3.8nmまで薄くする必要がある。しかし、電子供給層であるAlGaN層を3.8nmまで薄層化すると、二次元電子ガス中の電子密度（シートキャリア濃度）は2×108cm-2とノーマリーオン型と比較して5桁程度減少してしまい、寄生抵抗が著しく増大してしまうという問題がある。またAl組成を小さくしてノーマリーオフ型の実現を図る場合も同様に電子密度の低下を招き、寄生抵抗の増大を引き起こす問題がある。以上のことより、寄生抵抗の増大を抑制しつつノーマリーオフ型を実現するためには、より高いショットキー障壁の形成が必要不可欠である。
【００１０】
本発明は上記課題を解決するもので、ゲート電極と電子供給層の間に、電子供給層よりも大きな電子親和力を有する半導体材料を配置することにより、従来の金属ゲート電極では実現できなかった高いショットキー障壁を形成し、より寄生抵抗が小さいノーマリーオフ型の電界効果トランジスタを実現することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明の請求項１記載の電界効果トランジスタは、第一の半導体層と、前記第一の半導体層の主面と接する第二の半導体層と、前記第二の半導体層の主面上に選択的に形成され、且つ前記第二の半導体層の主面と接する第三の半導体層と、前記第三の半導体層に接するゲート電極と、前記第一の半導体層又は前記第二の半導体層に接するソース電極及びドレイン電極とを有し、禁制帯幅が前記第三の半導体層、前記第一の半導体層、前記第二の半導体層の順に大きくなっていることを特徴として構成される。この構成によれば、高いショットキー障壁を形成することができるので、ノーマリーオフ型の電界効果トランジスタを実現することが可能である。
【００１２】
本発明の請求項２記載の電界効果トランジスタは、さらに前記第二の半導体層と前記第三の半導体層の伝導帯下端におけるエネルギー差が1.5eV以上であることが好ましい。この好ましい構成によれば、高いショットキー障壁を形成することができるので、ノーマリーオフ型の電界効果トランジスタを実現することが可能である。
【００１３】
本発明の請求項３記載の電界効果トランジスタは、さらに前記電界効果トランジスタがノーマリーオフ型であることが好ましい。この好ましい構成によれば、ゲート電極に電圧を印加しない状態では電流が流れない電界効果トランジスタを実現することが可能である。
【００１４】
本発明の請求項４記載の電界効果トランジスタは、さらに前記電界効果トランジスタが窒化物半導体により構成されており、前記第三の半導体層にIn、前記第二の半導体層にAlを含むことにより構成されることが好ましい。この好ましい構成によれば、高いショットキー障壁を形成することができるので、ノーマリーオフ型の電界効果トランジスタを実現することが可能である。
【００１５】
本発明の請求項５記載の電界効果トランジスタは、さらに前記第二の半導体層がAlGaNから成り、前記第三の半導体層がInxGa1-xN(0.5≦x≦1)であることが好ましい。この好ましい構成によれば、高いショットキー障壁を形成することができるので、ノーマリーオフ型の電界効果トランジスタを実現することが可能である。
【００１６】
本発明の請求項６記載の電界効果トランジスタは、さらに前記第二の半導体層がGaN又はAlNから成り、前記第三の半導体層がInNから成ることが好ましい。この好ましい構成によれば、高いショットキー障壁を形成することができるので、ノーマリーオフ型の電界効果トランジスタを実現することが可能である。
【００１７】
本発明の請求項７記載の電界効果トランジスタは、さらに前記第一及び第二の半導体層におけるシートキャリア濃度が2×1011cm-2以下であることが好ましい。この好ましい構成によれば、しきい値電圧が正となるので、ノーマリーオフ型の電界効果トランジスタを実現することが可能である。
【００１８】
本発明の請求項８記載の電界効果トランジスタ製造方法は、禁制帯幅が第三の半導体層、第一の半導体層、第二の半導体層の順に大きくなっており、基板上に前記基板と接する前記第一の半導体層と、前記第一の半導体層の主面上に前記第一の半導体層の主面と接する第二の半導体層と、前記第二の半導体層の主面上に前記第二の半導体層の主面と接する第三の半導体層とを順に形成する工程と、前記第三の半導体層を選択的に除去する工程と、前記第一の半導体層又は前記第二の半導体層と接するソース電極およびドレイン電極を形成する工程と、前記ソース電極と前記ドレイン電極の間に前記第三の半導体層と接するゲート電極を形成する工程を有することを特徴として構成される。この構成によれば、高いショットキー障壁を形成し、ノーマリーオフ型の電界効果トランジスタを実現することが可能である。
【００１９】
本発明の請求項９記載の電界効果トランジスタ製造方法は、禁制帯幅が第三の半導体層、第一の半導体層、第二の半導体層の順に大きくなっており、基板上に前記基板と接する前記第一の半導体層と、前記第一の半導体層の主面上に前記第一の半導体層の主面と接する前記第二の半導体層と、前記第一の半導体層又は前記第二の半導体層と接するソース電極及びドレイン電極とを順に形成する工程と、前記第二の半導体層の主面上にマスク層を形成する工程と、前記マスク層の一部を除去し前記第二の半導体層を露出させる工程と、前記第二の半導体層の主面上の前記露出部分に前記第二の半導体層の主面と接する前記第三の半導体層を形成する工程と、前記ソース電極と前記ドレイン電極の間に前記第三の半導体層と接するゲート電極を形成する工程とを有することを特徴として構成される。この構成によれば、高いショットキー障壁を形成し、ノーマリーオフ型の電界効果トランジスタを実現することが可能である。
【００２０】
本発明の請求項１０記載の電界効果トランジスタ製造方法は、さらに前記マスク層の厚さが、前記第三の半導体層の厚さよりも大きいことが好ましい。この好ましい構成によれば、前記ゲート電極が前記マスク層の上に形成されるのを防止できるため、寄生抵抗の小さいノーマリーオフ型の電界効果トランジスタの形成が可能である。
【００２１】
本発明の請求項１１記載の電界効果トランジスタ製造方法は、さらに前記ソース電極およびドレイン電極を形成した後に熱処理を施す工程を含み、前記熱処理が前記第三の半導体層に影響を与えないことが好ましい。この好ましい構成によれば、前記第三の半導体層の結晶性を劣化させることがなくなるので、寄生抵抗の小さいノーマリーオフ型の電界効果トランジスタを実現することが可能である。
【００２２】
本発明の請求項１２記載の電界効果トランジスタ製造方法は、さらに前記第一の半導体層および前記第二の半導体層を有機金属化学的気相堆積法により形成し、前記第三の半導体層を分子線エピタキシー法により形成することが好ましい。この好ましい構成によれば、前記第三の半導体層のキャリア密度を大きくすることができるので、寄生抵抗の小さいノーマリーオフ型の電界効果トランジスタを実現することが可能である。
【発明の効果】
【００２３】
本発明により、高いショットキー障壁が実現され、より寄生抵抗が小さいノーマリーオフ型の電界効果トランジスタを実現することが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の一実施形態を図面に基づきながら説明する。
【００２５】
（第１の実施形態）
（デバイス構成）
図１は本発明の第１の実施形態における電界効果トランジスタの断面を示す構成図である。
【００２６】
図１において、サファイア基板101上に接するようにアンドープGaN層102(膜厚:2.5μm)、アンドープGaN層102上に接するようにn型AlGaN層103(膜厚:15nm)がエピタキシャル成長により順に形成されており、n型AlGaN層103上に接するようにn型InN層104(膜厚:50nm, キャリア密度:1×1019cm-3以上)、n型InN層104上に接するようにゲート電極であるNi/Pt/Au電極106が形成されている。
【００２７】
アンドープGaN層102上部には二次元電子ガスが発生しており、アンドープGaN層102上部は電界効果トランジスタのチャネル層として機能する。またn型AlGaN層103上に接するようにソース電極及びドレイン電極としてTi/Al電極105が形成されている。
【００２８】
禁制帯幅の異なる二つの半導体のΔECは概ね一般的には次式で表される。
【００２９】
【数３】
2007207820.tif 000005
【００３０】
ここでEG1およびEG2はそれぞれの半導体の禁制帯幅である。図４に本発明のAlGaN/GaN HFET のゲート部分にInN層を形成した時のバンドダイアグラムを示す。Al0.26Ga0.74NとInNの禁制帯幅はそれぞれ3.93eVおよび0.78eVであるので、上式からΔECは2.2eVとなる。本構造においてはこのInN/AlGaNヘテロ界面におけるΔECがショットキー障壁として機能する。
【００３１】
従来の金属層と化合物半導体層であるAl0.26Ga0.74Nとの接合では、Al0.26Ga0.74N表面に生じる表面準位が影響して表面近傍におけるフェルミ準位が固定されるため、金属層の仕事関数をいくら大きくしても、ショットキー障壁高さは大きくすることができず、ショットキー障壁の高さは1eV程度であった。しかし、本発明では、金属層とAl0.26Ga0.74Nとの間に、禁制帯幅の小さいn型InN層を挟んで接合させることにより、Al0.26Ga0.74Nを金属層と直接接触させない（Al0.26Ga0.74Nを露出させない）ことで表面準位の形成を抑制し、InNとAl0.26Ga0.74Nの伝導帯不連続をショットキー障壁として用いることにより、2.2eVのショットキー障壁として機能する構成を得ることに成功した。本発明は、金属層と化合物半導体層（Al0.26Ga0.74Nに限らない。）との間に、禁制帯幅の小さい半導体層（n型InN層に限らない。）を挟んで接合することで、前記化合物半導体層と前記金属層が直接接触しないようにし、前記化合物半導体層に生じる表面準位の形成を抑制して、高いショットキー障壁を形成できる点が重要である。ゲート電極である金属層と電子供給層である化合物半導体層との間に高いショットキー障壁として機能する構成を形成することで、より寄生抵抗が小さいノーマリーオフ型HFETを実現することができる。
【００３２】
図５に本実施形態におけるHFET(n型AlGaN層103の厚さは15nm程度)の電流電圧特性と従来のHFET（n型AlGaN層1003の厚さは25nm程度）の電流電圧特性(横軸はゲート電圧(V),縦軸はドレイン電流(A/mm))を示す。なお、ソース・ドレイン間電圧は5Vである。従来のHFETではゲート電圧が0Vにおいて既に電流が流れているのに対し、本実施形態におけるHFETでは正のゲート電圧を印加することにより初めて電流が流れ始める特性が得られている。このように従来のHFETはノーマリーオン型、本実施形態のHFETはノーマリーオフ型であることが確認できる。
【００３３】
なお、図３によりショットキー障壁が1.5eVより大きいとn型AlGaN層103の膜厚を極端に薄くする必要がなくなることから、図１のHFETにおいて、n型InN層104の代わりに例えばInxGa1-xNを用いても、0.5≦x≦1の範囲ではΔEcは約1.5eVよりも大きくなり、高いショットキー障壁を実現することが可能となる。
【００３４】
また、図１のHFETにおいて、アンドープGaN層102の代わりにInGaN層、且つn型AlGaN層103の代わりにGaN層を用いても良い。
【００３５】
また、図１のHFETにおいて、n型AlGaN層103の代わりにAlN層を用いても良い。
【００３６】
なお、ここで図６は式(1)および式(2)から求めた、電界効果トランジスタのしきい値電圧とシートキャリア濃度の関係を示した図である。約2.5×1011cm-2でしきい値電圧が0Vとなっていることから、シートキャリア濃度が2×1011cm-2以下であれば正のしきい値電圧を実現することが可能である。図１のHFETは、アンドープGaN層102上部にある二次元電子ガス中の電子密度(シートキャリア濃度)が2×1011cm-2以下であるため、しきい値電圧が正となり、ノーマリーオフ型の電界効果トランジスタを実現できることがわかる。
【００３７】
（HFETの製造方法）
図１に示す電界効果トランジスタは、以下の方法により製造される。当該電界効果トランジスタの製造方法を図７に示す。
【００３８】
ここでは例えばサファイア基板101(0001)面上に有機金属化学的気相堆積法(Metal Organic Chemical Vapor Deposition：MOCVD)により、アンドープGaN層102、n型AlGaN層103、n型InN層104をエピタキシャル成長により順に形成する(図７(a))。アンドープGaN層102、n型AlGaN層103、n型InN層104の膜厚は、それぞれ2.5μm、15nm、50nmであり、n型層はSiH4ガスを用いてSiドープされている。
【００３９】
次にn型InN層104上にn型InN層104と接するようにフォトレジストをストライプ状に形成する。ストライプの幅は約1μmである。このフォトレジストを利用し、例えばCl2ガス又はBCl3ガスを用いた誘導結合プラズマ (Induced Coupled Plasma：ICP)エッチングによりn型InN層104を選択的に除去してn型AlGaN層103を露出する(図７(b))。
【００４０】
次にn型AlGaN層103上にソース・ドレインオーミック電極としてTi/Al電極105を、例えば電子ビーム蒸着とリフトオフにより形成する。続いてTi/Al電極105のコンタクト抵抗低減のため、例えば450〜600℃、N2雰囲気中で熱処理を行う(図７(c))。
【００４１】
次にゲート電極としてNi/Pt/Au電極106を、例えば電子ビーム蒸着とリフトオフによりn型InN層104上にのみ形成する(図７(d))。これにより図１に示す電界効果トランジスタを製造することができる。
【００４２】
なお、n型InN層104は500〜700℃で形成するが、この温度よりも、その後Ti/Al電極105のコンタクト抵抗低減のために行う熱処理の温度を低くすることで、n型InN層104の結晶性が劣化させることがなくなるので、寄生抵抗の小さいノーマリーオフ型の電界効果トランジスタを実現することが可能となる。
【００４３】
本実施形態における電界効果トランジスタの製造方法により、n型AlGaN層103をNi/Pt/Au電極106と直接接触させないことで、n型AlGaN層103に生じる表面準位の形成を抑制し、高いショットキー障壁が実現され、寄生抵抗の小さいノーマリーオフ型の電界効果トランジスタを実現することが可能となる。
【００４４】
（第１の実施形態の変形例）
（デバイス構成）
図２は本発明の第１の実施形態の変形例における電界効果トランジスタの断面を示す構成図である。
【００４５】
図２のように、サファイア基板101上に接するようにアンドープGaN層102、アンドープGaN層102上に接するようにn型AlGaN層103及びTi/Al電極105、n型AlGaN層103上に接するようにn型InN層104、n型InN104上に接するようにゲート電極であるNi/Pt/Au電極106が形成されていても、図１のHFETと同様の特性及び効果を得ることができる。
【００４６】
（HFETの製造方法）
図２に示す電界効果トランジスタは、以下の方法により製造される。当該電界効果トランジスタの製造方法を図８に示す。ここでは例えばサファイア基板101(0001)面上に有機金属化学的気相堆積法(Metal Organic Chemical Vapor Deposition：MOCVD)により、アンドープGaN層102、n型AlGaN層103、n型InN層104をエピタキシャル成長により順に形成する(図８(a))。アンドープGaN層102、n型AlGaN層103、n型InN層104の膜厚は、それぞれ2.5μm,15nm,50nmであり、n型層はSiH4ガスを用いてSiドープされている。
【００４７】
次にn型InN層104上にn型InN層104と接するようにフォトレジストをストライプ状に形成する。ストライプの幅は約1μmである。このフォトレジストを利用し、例えばCl2ガスを用いた誘導結合プラズマ (Induced Coupled Plasma：ICP)エッチングによりn型InN層104を選択的に除去してn型AlGaN層103を露出する(図８(b))。
【００４８】
続いて露出したn型AlGaN層103上の一部に開口部を有する形でフォトレジストを形成する。このフォトレジストを利用し、例えばCl2ガスを用いた誘導結合プラズマ (Induced Coupled Plasma：ICP)エッチングによりn型AlGaN層103を選択的に除去してアンドープGaN層102を露出する(図８(c))。次に露出したアンドープGaN層102上にソース・ドレインオーミック電極としてTi/Al電極105を、例えば電子ビーム蒸着とリフトオフにより形成する。続いてTi/Al電極105のコンタクト抵抗低減のため、例えば450〜600℃、N2雰囲気中で熱処理を行う(図８(d))。次にゲート電極としてNi/Pt/Au電極106を、例えば電子ビーム蒸着とリフトオフによりn型InN層104上にのみ形成する(図８(e))。これにより図２に示す電界効果トランジスタを製造することができる。
【００４９】
（第２の実施形態）
（デバイス構成）
図９は本発明の第２の実施形態における電界効果トランジスタの断面を示す構成図である。
【００５０】
図９に示す電界効果トランジスタは、図１に示す電界効果トランジスタの構成に加えて、n型AlGaN層103上において、n型InN層104がある部分を除いた一部にSiN膜107が形成されており、図１のHFETと同様の特性及び効果を得ることができる。
【００５１】
（HFETの製造方法）
図９に示す電界効果トランジスタは、以下に示す方法により製造される。当該電界効果トランジスタの製造方法を図１１に示す。
【００５２】
ここでは例えばサファイア基板101(0001)面上に有機金属化学的気相堆積法(Metal Organic Chemical Vapor Deposition：MOCVD)により、アンドープGaN層102、n型AlGaN層103をエピタキシャル成長により順に形成する(図１１(a))。アンドープGaN層102、n型AlGaN層103の膜厚は、それぞれ2.5μm、15nmであり、n型層はSiH4ガスを用いてSiドープされている。
【００５３】
次にn型AlGaN層103上にソース・ドレインオーミック電極としてTi/Al電極105を、例えば電子ビーム蒸着とリフトオフにより形成する。続いて例えばプラズマ活性型化学的気相堆積法(Plasma activated Chemical Vapor Deposition:PCVD)によりSiN膜107を約300nm堆積する(図１１(b))。
【００５４】
次にSiN膜107上に、ソース電極とドレイン電極に挟まれた領域にストライプ状の開口部を有する形でフォトレジストを形成する。ストライプの幅は約1μmである。このフォトレジストを利用し、例えばCF4ガスを用いたICPエッチングによりSiN膜107を選択的に除去してn型AlGaN層103を露出する(図１１(c))。
【００５５】
次にSiN膜107をマスク層として利用し、露出したn型AlGaN層103から成長が始まる形で、例えば分子線エピタキシー(Molecular Beam Epitaxy：MBE)により、n型InN層104を約50nm形成（再成長）する。この時、n型InN層104の成長と同時にTi/Al電極105のコンタクト抵抗低減のための熱処理(500〜600℃)が行われる(図１１(d))。
【００５６】
次にゲート電極としてNi/Pt/Au電極106を、例えば電子ビーム蒸着とリフトオフによりn型InN層104上にのみ形成する(図１１(e))。
【００５７】
次にSiN膜107上に、Ti/Al電極105上方に開口部を有する形でフォトレジストを形成し、このフォトレジストを利用し、例えばCF4ガスを用いた反応性イオンエッチング(Reactive Ion Etching:RIE)によりTi/Al電極105を露出する(図１１(f))。これにより図１に示す電界効果トランジスタを製造することができる。
【００５８】
なお、マスク層として用いるSiN膜107の厚さが、n型InN層104の厚さよりも大きいため、前記ゲート電極が前記マスク層の上に形成されることが防止され、寄生抵抗の小さいノーマリーオフ型の電界効果トランジスタの形成が可能である。また、マスク層としてSiN膜107の代わりにSiO2膜を用いても良い。
【００５９】
第２の実施形態の製造方法によれば、ゲート部分のみ選択的にn型InN層104を形成する際、ドライエッチングを用いることがないのでn型AlGaN層103にダメージを与えることがなく、寄生抵抗の小さいノーマリーオフ型の電界効果トランジスタを実現することが可能となる。
【００６０】
（第２の実施形態の変形例）
（デバイス構成）
図１０は本発明の第２の実施形態の変形例における電界効果トランジスタの断面を示す構成図である。
【００６１】
図１０に示す電界効果トランジスタは、図９に示す電界効果トランジスタの構成と比較して、n型AlGaN層103を選択的に除去した部分に、Ti/Al電極105がアンドープGaN層102に接して形成されている点のみが異なり、図１のHFETと同様の特性及び効果を得ることができる。
【００６２】
（HFETの製造方法）
図１０に示す電界効果トランジスタは、図１１に示す工程に加え、図１１に示す工程においてソース・ドレインオーミック電極としてTi/Al電極105を形成する前に、図８に示した方法と同様の方法によってn型AlGaN層103を選択的に除去してアンドープGaN層102を露出し、その後アンドープGaN層102が露出した部分に露出したアンドープGaN層102上にソース・ドレインオーミック電極としてTi/Al電極105を形成することによって製造することができる。
【００６３】
なお、以上の実施形態で用いたサファイア基板はいかなる面方位でも良く、また例えば(0001)面等の代表面からオフアングルのついた面方位であっても良い。基板はSiC、ZnO、ZrB2、Si、GaAs、GaP、InP、LiGaO2、LiAlO2あるいはこれらの混晶などであっても良い。ここで示した電界効果トランジスタ構造エピタキシャル成長層は所望のデバイス特性が実現できる限りはいかなる組成比、あるいはいかなる多層構造を含んでも良く、その結晶成長方法はMOCVDでなく、例えば分子線エピタキシー(Molecular Beam Epitaxy：MBE)あるいはハイドライド気相成長法(Hydride Vapor Phase Epitaxy：HVPE)による層を含む形でも良い。前記電界効果トランジスタ構造のエピタキシャル成長層はAs、PなどのV族元素あるいはBなどのIII族元素を構成元素として含んでいても良い。またGaN系半導体に関わらず、GaAs系、InP系半導体を用いても良い。
【産業上の利用可能性】
【００６４】
本発明にかかる電界効果トランジスタは、民生機器の電源回路等で用いられる高出力スイッチングトランジスタとして有用である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態に係るHFETの断面図
【図２】同実施形態の変形例に係るHFETの断面図
【図３】しきい値電圧とショットキー障壁高さとの関係を示す図
【図４】InNショットキーHFETのバンドダイアグラムを示す図
【図５】ノーマリーオン・オフFETのI-V特性を示す図
【図６】しきい値電圧とシートキャリア濃度の関係を示す図
【図７】本発明の第１の実施形態に係るHFETの製造工程を示す断面図
【図８】同実施形態の変形例に係るHFETの製造工程を示す断面図
【図９】本発明の第２の実施形態に係るHFETの断面図
【図１０】同実施形態の変形例に係るHFETの断面図
【図１１】本発明の第２の実施形態に係るHFETの製造工程を示す断面図
【図１２】従来のAlGaN/GaN HFETを示す断面図
【符号の説明】
【００６６】
101  サファイア基板
102  アンドープGaN層
103  n型AlGaN層
104  n型InN層
105  Ti/Al電極
106  Ni/Pt/Au電極
107  SiN膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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