(57)【要約】      （修正有）【課題】容量性および／または抵抗性Ｄ／ＡおよびＡ／Ｄコンバータにおいて、単調性を確保する。【解決手段】パイプライン型アナログ／デジタルコンバータ（ＡＤＣ）が、入力電圧信号を受信する第１のステージ手段であって、入力部および出力部を有する増幅器と、並列接続され、入力部と選択的に通信する第１の端部と第２の端部とを含むＮ個の容量と、第１のフェーズ中にＮ個の容量の第２の端部を電圧入力部と、第２のフェーズ中にＮ個の容量の第２の端部のうち１個を増幅器の出力部と、第２のフェーズ中にＮ個の容量の第２の端部のうち他の端部を電圧基準および基準電位の一方と、選択的に接続するＮ個のスイッチと、を含む、アナログ／デジタルコンバータ（ＡＤＣ）を備える第１のステージを備えている。【選択図】図１２Ａ
2007074707.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧信号を受信する第１のステージであって、
入力部および出力部を有する増幅器と、
並列接続されたＮ個の容量であって、前記入力部と選択的に通じる第１の端部と、第２の端部と、を含む該Ｎ個の容量と、
第１のフェーズ中に前記Ｎ個の容量の前記第２の端部を電圧入力に、第２のフェーズ中に前記Ｎ個の容量の前記第２の端部のうち一つを前記増幅器の前記出力部に、前記第２のフェーズ中に前記Ｎ個の容量の前記第２の端部のうち他の端部を電圧基準および基準電位の一方に、選択的に接続するＮ個のスイッチと、
を含むアナログ／デジタルコンバータを有する該第１のステージと、
前記増幅器の前記出力部に通じる第２のステージと、
を備える、パイプライン型アナログ／デジタルコンバータ。
【請求項２】
前記第１のフェーズがサンプリングフェーズであり、前記第２のフェーズが残差増幅フェーズである、請求項１に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項３】
前記入力電圧が、ゼロと、前記Ｎ個の容量のうち第１の容量を前記Ｎ個の容量の合計により除した第１の比との間にある場合、前記第２のフェーズ中に、前記Ｎ個の容量のうち前記第１の容量が前記増幅器の前記出力部に接続され、前記Ｎ個の容量のうち他の容量が前記基準電位に接続される、請求項１に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項４】
前記入力電圧が、前記第１の比と、前記Ｎ個の容量のうち前記第１の容量および第２の容量の合計を前記Ｎ個の容量の合計により除した第２の比との間にある場合、前記第２のフェーズ中に、前記Ｎ個の容量のうち前記第１の容量が前記電圧基準に接続され、前記Ｎ個の容量のうち前記第２の容量が前記増幅器の前記出力部に接続され、前記Ｎ個の容量のうち他の容量が前記基準電位に接続される、請求項３に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項５】
前記入力電圧が、前記第２の比と、前記Ｎ個の容量のうち前記第１の容量、前記第２の容量および第３の容量の合計を前記Ｎ個の容量の合計により除した第３の比との間にある場合、前記第２のフェーズ中に、前記Ｎ個の容量のうち前記第１および前記第２の容量が前記電圧基準に接続され、前記Ｎ個の容量のうち前記第３の容量が前記増幅器の前記出力部に接続され、前記Ｎ個の容量のうち他の容量が前記基準電位に接続される、請求項４に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項６】
前記Ｎ個の容量の容量値が実質的に等しい、請求項１に記載のパイプライン型アナログ／デジタルコンバータ。
【請求項７】
パイプライン型アナログ／デジタルコンバータにおける残電圧を生成する方法であって、
第１のステージと第２のステージとを提供するステップであって、前記第１のステージは電圧入力を受け、且つ、Ｎ個の容量を含む容量性アナログ／デジタルコンバータを含む、該ステップと、
第１のフェーズ中に前記Ｎ個の容量の第２の端部を電圧入力に選択的に接続するステップと、
第２のフェーズ中に前記Ｎ個の容量の前記第２の端部のうち一つを前記増幅器の出力部に選択的に接続するステップと、
前記第２のフェーズ中に前記Ｎ個の容量の前記第２の端部のうち他の端部を電圧基準および基準電位の一方に選択的に接続するステップと、
前記Ｎ個の容量の前記第１の端部を増幅器入力部に選択的に接続するステップと、
増幅器出力部を前記第２のステージに接続するステップと、
を含む方法。
【請求項８】
前記第１のフェーズがサンプリングフェーズであり、前記第２のフェーズが残差増幅フェーズである、請求項７に記載の方法。
【請求項９】
前記入力電圧が、ゼロと前記Ｎ個の容量のうち第１の容量を前記Ｎ個の容量の合計により除した第１の比との間にある場合、前記第２のフェーズ中に、前記Ｎ個の容量のうち前記第１の容量を前記増幅器の前記出力部に、前記Ｎ個の容量のうち他の容量を前記基準電位に、選択的に接続するステップを更に備える、請求項７に記載の方法。
【請求項１０】
前記入力電圧が、前記第１の比と、前記Ｎ個の容量のうち前記第１の容量および第２の容量の合計を前記Ｎ個の容量の合計により除した第２の比との間にある場合、前記第２のフェーズ中に、前記Ｎ個の容量のうち前記第１の容量を前記電圧基準に、前記Ｎ個の容量のうち前記第２の容量を前記増幅器の前記出力部に、前記Ｎ個の容量のうち他の容量を前記基準電位に、選択的に接続するステップを更に備える、請求項９に記載の方法。
【請求項１１】
前記入力電圧が、前記第２の比と、前記Ｎ個の容量のうち前記第１の容量、前記第２の容量および第３の容量の合計を前記Ｎ個の容量の合計により除した第３の比との間にある場合、前記第２のフェーズ中に、前記Ｎ個の容量のうち前記第１および前記第２の容量を前記電圧基準に、前記Ｎ個の容量のうち前記第３の容量を前記増幅器の前記出力部に、前記Ｎ個の容量のうち他の容量を前記基準電位に、選択的に接続するステップを更に備える、請求項１０に記載の方法。
【請求項１２】
前記Ｎ個の容量の容量値が実質的に等しくなるように選択するステップを更に備える、請求項７に記載の方法。
【発明の詳細な説明】
【関連出願との相互参照】
【０００１】
[0001]本願は、２００５年９月８日に出願された米国仮出願第６０／７１５，０７８号の利益を主張するものであり、この仮出願は、その全体を参照として本明細書に組み入れられる。
【発明の分野】
【０００２】
[0002]本発明は、デジタル／アナログ（Ｄ／Ａ）およびアナログ／デジタル（Ａ／Ｄ）コンバータに関し、より詳細には、容量性および／または抵抗性Ｄ／ＡおよびＡ／Ｄコンバータに関する。
【発明の背景】
【０００３】
[0003]デジタル／アナログ（Ｄ／Ａ）コンバータは、選択的に切り換えられてデジタル信号をアナログ信号に変換するコンデンサのアレイを含むことができる。しかしながら、コンデンサ間の不整合がＤ／Ａコンバータを非単調化する可能性がある。Ｄ／Ａコンバータにおける単調性とは、コンバータへのデジタル入力が全範囲にわたって増加するとき、一変換ステップと次の変換ステップの間でアナログ出力が決して減少しないことを指す。言い換えれば、単調性コンバータにおいては変換特性の勾配が負になることがない。
【０００４】
[0004]ここで図１Ａを参照すると、Ｄ／Ａコンバータ１０が示されている。Ｄ／Ａコンバータ１０は、バイナリコンバータアレイ１４と、スイッチ１６および１８と、オペアンプ（ｏｐａｍｐ）２０と、ｏｐａｍｐ２０とともにフィードバック構成中にあるコンデンサＣｆとを含んでいる。アレイ１４中の各コンデンサが異なる値を有している。より詳細には、アレイ１４中の各コンデンサが前のコンデンサの値の２倍となっている。スイッチＳＷは、アレイ１４中のコンデンサを電圧基準と接地等の基準電位との間で選択的に切り換える。
【０００５】
[0005]使用において、Ｄ／Ａコンバータ１０はサンプリングおよび積分ステージを有する。サンプリングステージでは、スイッチ１６を閉として、スイッチにより決定されたように選択されたコンバータを電圧標準まで充電する。積分フェーズでは、スイッチ１６を開としてアナログ出力を生成する。例えば、４ビットアレイは、第１すなわち最上位ビット（ＭＳＢ）のスイッチと最下位ビット（ＬＳＢ）スイッチを閉として電圧標準の９／１６を表すことができる。
【０００６】
[0006]次に図１Ｂを参照すると、Ｄ／Ａコンバータの非単調性出力が示されている。例えば、一変換ステップから次の変換ステップまでに、図１Ｂに示すように４４でアナログ出力が減少を示す。非単調性出力はコンデンサの不整合が原因の可能性がある。例えば、コンデンサ２Ｎ−１Ｃが２Ｎ−２Ｃ＋２Ｎ−３Ｃ＋…＋２Ｃ＋Ｃとは異なることもある。理想的には、２Ｎ−１Ｃ−（２Ｎ−２Ｃ＋２Ｎ−３Ｃ＋…＋２Ｃ＋Ｃ）＝Ｃである。言い換えれば、ＭＳＢコンデンサと残りのコンデンサ間の差が、最小すなわちＬＳＢコンデンサと等しくなるべきである。
【０００７】
[0007]次に図２を参照すると、リニアコンデンサアレイ５４を含むＤ／Ａコンバータ５０が示されている。リニアコンデンサアレイ５４は、電圧基準と接地等の基準電位との間で選択的に切り換えられる２Ｎ−１個のコンデンサを含んでいる。リニアコンデンサアレイ５４は本質的に単調性であるが、必要とされるスイッチの数はビット分解能とともに指数関数的に増加する。例えば、１６ビットデジタル／アナログコンバータは、２16−１対のスイッチを含むことになるが、これは非実用的であろう。
【発明の概要】
【０００８】
[0008]デジタル／アナログコンバータ（ＤＡＣ）が、並列接続され、第１の端部と第２の端部を有し、Ｎが１より大きい整数であるＮ個の第１の容量と、Ｎ個の第１の容量の第２の端部のうち選択された１個を共通ノードと選択的に接続し、Ｎ個の第１の容量の第２の端部のうち選択されない端部を電圧基準および基準電位の一方と接続する、Ｎ個の第１のスイッチとを備える容量性ＤＡＣを備えている。Ｎ個の第１の容量の容量値はほぼ等しい。第２のＤＡＣが共通ノードと通信する。
【０００９】
[0009]デジタル／アナログコンバータ（ＤＡＣ）が、デジタル信号をアナログ信号に変換する第１の変換手段であって、並列接続され、第１の端部と第２の端部を有し、Ｎが１より大きい整数である容量を提供するＮ個の第１の容量手段と、Ｎ個の第１の容量手段の第２の端部のうち１個を共通ノードと選択的に接続し、第２の端部のうち他の端部を電圧基準および基準電位の一方と接続する、Ｎ個の第１の切り換え手段とを備える第１の変換手段を備えている。Ｎ個の第１の容量手段の容量値はほぼ等しい。第２の変換手段がデジタル信号をアナログ信号に変換し、共通ノードと通信する。
【００１０】
[0010]デジタル／アナログコンバータ（ＤＡＣ）を提供する方法が、第１の容量性ＤＡＣのＮ個の第１の容量を並列で接続するステップを備え、Ｎ個の第１の容量が第１の端部と第２の端部を有し、Ｎが１より大きい整数であり、Ｎ個の第１の容量の容量値がほぼ等しい。この方法は、Ｎ個の第１の容量の第２の端部のうち選択された１個を共通ノードと選択的に接続するステップと、第２の端部のうち他の端部を電圧基準および基準電位の一方と選択的に接続するステップと、第２のＤＡＣを共通ノードと接続するステップとを含んでいる。
【００１１】
[0011]パイプライン型アナログ／デジタルコンバータ（ＡＤＣ）が、入力電圧信号を受信する第１のステージ手段であって、入力部および出力部を有する増幅器と、並列接続され、入力部と選択的に通信する第１の端部と第２の端部とを含むＮ個の容量と、第１のフェーズ中にＮ個の容量の第２の端部を電圧入力部と、第２のフェーズ中にＮ個の容量の第２の端部のうち１個を増幅器の出力部と、第２のフェーズ中にＮ個の容量の第２の端部のうち他の端部を電圧基準および基準電位の一方と、選択的に接続するＮ個のスイッチと、を含む、アナログ／デジタルコンバータ（ＡＤＣ）を備える第１のステージを備えている。第２のステージが増幅器の出力部と通信する。
【００１２】
[0012]他の特徴では、第１のフェーズがサンプリングフェーズであり、第２のフェーズが残差増幅フェーズである。入力電圧が、ゼロと、Ｎ個の容量のうち第１の容量をＮ個の容量の合計により除した第１の比との間にある場合、第２のフェーズ中に、Ｎ個の容量のうち第１の容量が増幅器の出力部と接続され、Ｎ個の容量のうち他の容量が基準電位と接続される。入力電圧が、第１の比と、Ｎ個の容量のうち第１の容量および第２の容量の合計をＮ個の容量の合計により除した第２の比との間にある場合、第２のフェーズ中に、Ｎ個の容量のうち第１の容量が電圧基準と接続され、Ｎ個の容量のうち第２の容量が増幅器の出力部と接続され、Ｎ個の容量のうち他の容量が基準電位と接続される。入力電圧が、第２の比と、Ｎ個の容量のうち第１の容量、第２の容量および第３の容量の合計をＮ個の容量の合計により除した第３の比との間にある場合、第２のフェーズ中に、Ｎ個の容量のうち第１および第２の容量が電圧基準と接続され、Ｎ個の容量のうち第３の容量が増幅器の出力部と接続され、Ｎ個の容量のうち他の容量が基準電位と接続される。
【００１３】
[0013]パイプライン型アナログ／デジタルコンバータ（ＡＤＣ）が、入力電圧信号を受信する第１のステージ手段であって、入力部および出力部を有する増幅用増幅手段と、並列接続され、入力部と選択的に通信する第１の端部と第２の端部とを含んだ、容量を提供するＮ個の容量手段と、第１のフェーズ中にＮ個の容量手段の第２の端部を電圧入力部と、第２のフェーズ中にＮ個の容量手段の第２の端部のうち１個を増幅器の出力部と、第２のフェーズ中にＮ個の容量手段の第２の端部のうち他の端部を電圧基準および基準電位の一方と、選択的に接続するＮ個の切り換え手段とを含む、信号を変換する変換手段を備える第１のステージ手段と、第１のステージ手段の増幅手段の出力部と通信する第２のステージ手段と、を備えている。
【００１４】
[0014]他の特徴では、第１のフェーズがサンプリングフェーズであり、第２のフェーズが残差増幅フェーズである。入力電圧が、ゼロと、Ｎ個の容量のうち第１の容量をＮ個の容量の合計により除した第１の比との間にある場合、第２のフェーズ中に、Ｎ個の切り換え手段がＮ個の容量のうち第１の容量を増幅器の出力部と、Ｎ個の容量のうち他の容量を基準電位と接続する。入力電圧が、第１の比と、Ｎ個の容量のうち第１の容量および第２の容量の合計をＮ個の容量の合計により除した第２の比との間にある場合、第２のフェーズ中に、Ｎ個の切り換え手段がＮ個の容量のうち第１の容量を電圧基準と、Ｎ個の容量のうち第２の容量を増幅器の出力部と、Ｎ個の容量のうち他の容量を基準電位と接続する。入力電圧が、第２の比と、Ｎ個の容量のうち第１の容量、第２の容量および第３の容量の合計をＮ個の容量の合計により除した第３の比との間にある場合、第２のフェーズ中に、Ｎ個の切り換え手段がＮ個の容量のうち第１および第２の容量を電圧基準と、Ｎ個の容量のうち第３の容量を増幅器の出力部と、Ｎ個の容量のうち他の容量を基準電位と接続する。
【００１５】
[0015]パイプライン型アナログ／デジタルコンバータ（ＡＤＣ）内の残電圧を生成する方法が、電圧入力を受信し、Ｎ個の容量を含む容量性ＡＤＣを含む第１のステージと第２のステージとを設けるステップと、第１のフェーズ中にＮ個の容量の第２の端部を電圧入力部と選択的に接続するステップと、第２のフェーズ中にＮ個の容量の第２の端部のうち１個を増幅器の出力部と選択的に接続するステップと、第２のフェーズ中にＮ個の容量の第２の端部のうち他の端部を電圧基準および基準電位の一方と選択的に接続するステップと、第２のフェーズ中にＮ個の容量の第１の端部を増幅器入力部と選択的に接続し、増幅器出力部を第２のステージと接続するステップとを備えている。
【００１６】
[0016]他の特徴では、第１のフェーズがサンプリングフェーズであり、第２のフェーズが残差増幅フェーズである。この方法は、入力電圧が、ゼロと、Ｎ個の容量のうち第１の容量をＮ個の容量の合計により除した第１の比との間にある場合、第２のフェーズ中に、Ｎ個の容量のうち第１の容量を増幅器の出力部と、Ｎ個の容量のうち他の容量を基準電位と選択的に接続するステップをさらに備えている。この方法は、入力電圧が、第１の比と、Ｎ個の容量のうち第１の容量および第２の容量の合計をＮ個の容量の合計により除した第２の比との間にある場合、第２のフェーズ中に、Ｎ個の容量のうち第１の容量を電圧基準と、Ｎ個の容量のうち第２の容量を増幅器の出力部と、Ｎ個の容量のうち他の容量を基準電位と選択的に接続するステップをさらに備えている。この方法は、入力電圧が、第２の比と、Ｎ個の容量のうち第１の容量、第２の容量および第３の容量の合計をＮ個の容量の合計により除した第３の比との間にある場合、第２のフェーズ中に、Ｎ個の容量のうち第１および第２の容量を電圧基準と、Ｎ個の容量のうち第３の容量を増幅器の出力部と、Ｎ個の容量のうち他の容量を基準電位と選択的に接続するステップをさらに備えている。
【００１７】
[0017]デジタル／アナログコンバータ（ＤＡＣ）が、直列で互いに接続され、Ｘが１より大きい整数であるＸ個の容量性ＤＡＣを備えている。Ｘ個の容量性ＤＡＣのそれぞれが、Ｍが１よりも大きい整数であるＭ個のスイッチと、信号入力部と、信号出力部と、Ｍ個のスイッチとそれぞれ通信し、第１および第２の端部およびほぼ等しい容量値を有するＭ個の容量とを備えている。Ｍ個のスイッチが、Ｍ個の容量の第１の端部を信号出力部に選択的に接続する。Ｍ個のスイッチが、Ｍ個の容量のうち選択された１個の第２の端部を信号入力部と接続する。第１のＤＡＣが、Ｘ個の容量性ＤＡＣのうち１個の信号入力部と通信する信号出力部を有している。
【００１８】
[0018]他の特徴では、増幅器が入力部および出力部を有している。フィードバック容量が増幅器の入力部および出力部と通信する。Ｘ個のＤＡＣのうち別の１個の第１のフェーズ中に、Ｘ個のＤＡＣのうち別の１個のＭ個の容量の第１の端部が基準電位と通信する。Ｘ個のＤＡＣのうち別の１個の第２のフェーズ中に、増幅器の入力部がＸ個のＤＡＣのうち別の１個のＭ個の容量の第１の端部と選択的に通信する。
【００１９】
[0019]他の特徴では、増幅器が入力部および出力部を有している。Ｘ個のＤＡＣのうち別の１個の第１のフェーズ中に、Ｘ個のＤＡＣのうち別の１個のＭ個の容量の第１の端部が基準電位と通信する。Ｘ個のＤＡＣのうち別の１個の第２のフェーズ中に、増幅器の入力部がＸ個のＤＡＣのうち別の１個のＭ個の容量の第１の端部と選択的に通信する。Ｘ個のＤＡＣのうち別の１個の第２のフェーズ中に、Ｘ個のＤＡＣのうち別の１個のＭ個の容量の第２の端部が増幅器の出力部と通信する。第１のＤＡＣが、Ｙがゼロより大きい整数であるＹ個の抵抗性ＤＡＣを備えている。
【００２０】
[0020]他の特徴では、Ｙ個の抵抗性ＤＡＣの少なくとも１個が、信号出力部と、電圧基準と基準電位の間に直列接続されたＮ個の抵抗と、Ｎ個の抵抗のうち選択された抵抗と基準電位の間にあるＮ個のノードと、Ｙ個の抵抗性ＤＡＣのうち１個の信号出力部をＮ個のノードのうち１個と選択的に接続するＮ個の第２のスイッチとを備えている。制御モジュールが、Ｘ個の容量性ＤＡＣおよび第１のＤＡＣを制御するための切り換え信号を選択的に生成する。
【００２１】
[0021]他の特徴では、逐次近似アナログ／デジタルコンバータが上記ＤＡＣを備えている。この逐次近似アナログ／デジタルコンバータが、Ｘ個の容量性ＤＡＣのうち１個と選択的に通信する入力部を有する増幅器を備えている。逐次近似モジュールが増幅器の出力部と通信する。復号化モジュールが、逐次近似モジュールの出力部と通信し、Ｘ個の容量性ＤＡＣおよび第１のＤＡＣ用の切り換え信号を選択的に生成する。
【００２２】
[0022]他の特徴では、第１のＤＡＣが容量性ＤＡＣを備えている。容量性ＤＡＣが、信号出力部と、入力部および信号出力部と通信する出力部を有する増幅器とを備えている。Ｍ個の第２の容量が、並列接続され、第１の端部と第２の端部を有している。容量性ＤＡＣの第１のフェーズ中に第１の端部が基準電位と選択的に通信する。容量性ＤＡＣの第２のフェーズ中に第１の端部が増幅器の入力部と選択的に通信する。Ｍ個の第２のスイッチが、容量性ＤＡＣの第１のフェーズ中にＭ個の第２の容量の第２の端部を電圧基準および基準電位の一方と選択的に接続し、容量性ＤＡＣの第２のフェーズ中にＭ個の第２の容量の第２の端部を出力部と選択的に接続する。
【００２３】
[0023]デジタル／アナログコンバータ（ＤＡＣ）が、直列で互いに接続され、Ｘが１より大きい整数である、デジタル信号をアナログ信号に変換するＸ個の容量性変換手段を備えている。Ｘ個の容量性変換手段のそれぞれが、Ｍが１よりも大きい整数である切り換え用のＭ個の切り換え手段を備えている。容量を提供するＭ個の容量手段が、Ｍ個の切り換え手段とそれぞれ通信し、第１および第２の端部ならびにほぼ等しい容量値を有している。Ｍ個の切り換え手段が、Ｍ個の容量手段の第１の端部を信号出力部に選択的に接続する。Ｍ個の切り換え手段が、Ｍ個の容量手段のうち選択された１個の第２の端部を信号入力部と接続する。第１の変換手段が、デジタル信号をアナログ信号に変換し、Ｘ個の容量性変換手段のうち１個の信号入力部と通信する信号出力部を有している。
【００２４】
[0024]他の特徴では、増幅用の増幅手段が入力部および出力部を有している。フィードバック容量手段が、容量を提供し、増幅手段の入力部および出力部と通信する。Ｘ個の変換手段のうち別の１個の第１のフェーズ中に、Ｘ個の変換手段のうち別の１個のＭ個の容量手段の第１の端部が基準電位と通信する。Ｘ個の変換手段のうち別の１個の第２のフェーズ中に、増幅手段の入力部が、Ｘ個の変換手段のうち別の１個のＭ個の容量手段の第１の端部と選択的に通信する。
【００２５】
[0025]他の特徴では、増幅用増幅手段が入力部および出力部を有している。Ｘ個の変換手段のうち別の１個の第１のフェーズ中に、Ｘ個の変換手段のうち別の１個のＭ個の容量手段の第１の端部が基準電位と通信する。Ｘ個の変換手段のうち別の１個の第２のフェーズ中に、増幅手段の入力部がＸ個の変換手段のうち別の１個のＭ個の容量手段の第１の端部と選択的に通信する。Ｘ個の変換手段のうち別の１個の第２のフェーズ中に、Ｘ個の変換手段のうち別の１個のＭ個の容量手段の第２の端部が増幅手段の出力部と通信する。第１のＤＡＣが、Ｙがゼロより大きい整数である、デジタル信号をアナログ信号に変換するＹ個の抵抗性変換手段を備えている。
【００２６】
[0026]他の特徴では、Ｙ個の抵抗性変換手段の少なくとも１個が、信号出力部と、電圧基準と基準電位の間に直列接続された、抵抗を提供するＮ個の抵抗手段を備えている。Ｎ個の抵抗手段のうち選択された抵抗と基準電位の間にＮ個のノードが配置されている。Ｎ個の第２の切り換え手段が、Ｙ個の抵抗性変換手段のうち１個の信号出力部をＮ個のノードのうち１個と選択的に接続する。制御手段が、Ｘ個の容量性変換手段および第１のＤＡＣを制御するための切り換え信号を選択的に生成する。
【００２７】
[0027]他の特徴では、逐次近似アナログ／デジタルコンバータが上記ＤＡＣを備えている。この逐次近似アナログ／デジタルコンバータが、Ｘ個の容量性ＤＡＣのうち１個と選択的に通信する入力部を有する増幅用増幅手段と、増幅手段の出力部と通信する逐次近似用近似手段とを備えている。復号化手段が、Ｘ個の容量性ＤＡＣおよび第１のＤＡＣ用の切り換え信号を選択的に生成する、逐次近似モジュールの出力部と通信する。
【００２８】
[0028]他の特徴では、第１のＤＡＣがデジタル信号をアナログ信号に変換する容量性変換手段を備えている。容量性変換手段は、信号出力部と、入力部および信号出力部と通信する出力部を有する増幅用増幅手段とを備えている。Ｍ個の第２の容量手段が、容量を提供し、並列接続され、第１の端部と第２の端部を有している。容量性ＤＡＣの第１のフェーズ中に第１の端部が基準電位と選択的に通信する。容量性ＤＡＣの第２のフェーズ中に第１の端部が増幅手段の入力部と選択的に通信する。Ｍ個の第２の切り換え手段が、容量性ＤＡＣの第１のフェーズ中にＭ個の第２の容量手段の第２の端部を電圧基準および基準電位の一方と選択的に接続し、容量性ＤＡＣの第２のフェーズ中にＭ個の第２の容量手段の第２の端部を出力部と選択的に接続する。
【００２９】
[0029]デジタル／アナログコンバータ（ＤＡＣ）の動作方法が、Ｘが１より大きい整数であるＸ個の容量性ＤＡＣであって、それぞれが第１および第２の端部ならびにほぼ等しい容量値を有するＭ個の容量を備えるＸ個の容量性ＤＡＣを直列に接続するステップと、Ｍ個の容量の第１の端部を信号出力部に選択的に接続するステップと、Ｍ個の容量のうち選択された１個の第２の端部を信号入力部と接続するステップと、第１のＤＡＣの信号出力部をＸ個の容量性ＤＡＣのうち１個の信号入力部と接続するステップとを備えている。
【００３０】
[0030]他の特徴では、この方法が、入力部および出力部を有する増幅器と、増幅器の入力部および出力部と通信するフィードバック容量とを設けるステップを備えている。この方法は、Ｘ個のＤＡＣのうち別の１個の第１のフェーズ中に、Ｘ個のＤＡＣのうち別の１個のＭ個の容量の第１の端部を基準電位と接続するステップを含んでいる。この方法は、Ｘ個のＤＡＣのうち別の１個の第２のフェーズ中に、増幅器の入力部をＸ個のＤＡＣのうち別の１個のＭ個の容量の第１の端部と選択的に接続するステップを備えている。
【００３１】
[0031]他の特徴では、この方法が、入力部および出力部を有する増幅器を設けるステップと、Ｘ個のＤＡＣのうち別の１個の第１のフェーズ中に、Ｘ個のＤＡＣのうち別の１個のＭ個の容量の第１の端部を基準電位と選択的に接続するステップと、Ｘ個のＤＡＣのうち別の１個の第２のフェーズ中に、増幅器の入力部をＸ個のＤＡＣのうち別の１個のＭ個の容量の第１の端部と選択的に接続するステップと、Ｘ個のＤＡＣのうち別の１個の第２のフェーズ中に、Ｘ個のＤＡＣのうち別の１個のＭ個の容量の第２の端部を増幅器の出力部と選択的に接続するステップとを備えている。
【００３２】
[0032]他の特徴では、第１のＤＡＣが、Ｙがゼロより大きい整数であるＹ個の抵抗性ＤＡＣを備えている。この方法が、Ｘ個の容量性ＤＡＣおよび第１のＤＡＣを制御するための切り換え信号を選択的に生成するステップを備えている。この方法が、Ｘ個の容量性ＤＡＣを用いてアナログ入力信号を逐次近似するステップを備えている。第１のＤＡＣが容量性ＤＡＣを備えている。
【００３３】
[0033]本発明の利用可能性のさらなる領域が以下の詳細な説明から明らかとなる。詳細な説明および特定の例は、本発明の好ましい実施形態を示すものであるが、単なる例示目的であり、本発明の範囲を限定する意図はないことを理解されたい。
【好ましい実施形態の詳細な説明】
【００３４】
[0034]本発明は詳細な説明および添付の図面からより十分に理解されたい。
【００３５】
[0078]以下の好ましい実施形態の説明は本質的に単なる例示であり、本発明、その出願、利用を限定する意図は全く無い。明確化のために、図面中で類似の要素を識別するために同一の参照番号が用いられる。本明細書で、モジュール、回路および／またはデバイスの用語は、特定用途向け集積回路（ＡＳＩＣ）、電子回路、１つ以上のソフトウェアまたはファームウェアプログラムを実行するプロセッサ（共有、専用、またはグループ）およびメモリ、組み合わせ論理回路、および／または他の記載された機能性を提供する適当なコンポーネントを指す。本明細書で、Ａ、Ｂ、およびＣの少なくとも１つというフレーズは、非排他的論理ｏｒを用いて論理（ＡｏｒＢｏｒＣ）を意味すると解釈されるべきである。方法内のステップは、本発明の原理を変更することなく異なる順序で実行できることを理解されたい。
【００３６】
[0079]ここで図３Ａおよび３Ｂを参照すると、容量性−抵抗性Ｄ／Ａコンバータ１００、１００−１および１００−２が示されている。簡単にするために、Ｎ＝４ビットの例を図３Ａ〜３Ｃに示した。当業者には、Ｎが他のビット数に設定可能であることが理解されたい。様々な型の出力回路１０２を用いることができる。所望される機能に応じて追加接続部１０４（切り換え可能または不可能な接続部のいずれでもよい）を用いることもできる。例えば、図３Ｂでは、ＤＡＣ１００−１がサンプリング積分構成中に示されており、図３Ｃでは、ＤＡＣ１００−２がサンプルホールド構成中に示されている。
【００３７】
[0080]本例では、２個の最上位ビット（ＭＳＢ）が容量部１１０に割り当てられ、２個の最下位ビット（ＬＳＢ）が容量部１２０に割り当てられている。以下の図面では、コンデンサＣｆが点線で示されて、サンプルホールド構成とサンプリング積分構成の両方を表している。
【００３８】
[0081]容量部１１０は、コンデンサＣ１、Ｃ２、Ｃ３およびＣ４を含んでいる。好ましい実施形態では、コンデンサＣ１、Ｃ２、Ｃ３およびＣ４が略等しい容量値を有している。コンデンサはほぼ同じ容量値を有してもよく、言い換えればＣ１＝Ｃ２＝Ｃ３＝Ｃ４であってもよい。以下でさらに述べるように、コンデンサは、電圧基準Ｖｒｅｆと、接地等の基準電位と、抵抗部１２０および容量部１１０間の共通ノード１３０との間で、スイッチＳＷ４ＭＳＢ、ＳＷ３ＭＳＢ、ＳＷ２ＭＳＢ、およびＳＷ１ＭＳＢ（総称してスイッチＳＷＭ）により選択的に切り換えられる。
【００３９】
[0082]容量部１１０は、抵抗Ｒ１、Ｒ２、Ｒ３およびＲ４を含んでいる。好ましい実施形態では、抵抗Ｒ１、Ｒ２、Ｒ３およびＲ４がほぼ等しい抵抗値を有する。抵抗は同じ抵抗値を有してもよく、言い換えればＲ１＝Ｒ２＝Ｒ３＝Ｒ４であってもよい。以下でさらに述べるように、抵抗は、Ｖｒｅｆと、接地等の基準電位との間に直列で接続されている。抵抗間のノードは、スイッチＳＷ４ＬＳＢ、ＳＷ３ＬＳＢ、ＳＷ２ＬＳＢ、およびＳＷ１ＬＳＢ（総称してスイッチＳＷＬ）により選択され、共通ノード１３０と接続されて分圧器を作り出す。
【００４０】
[0083]サンプリング積分回路については上述した。サンプルホールド構成では、容量部１１０の第２フェーズ中にコンデンサＣ１、Ｃ２、Ｃ３およびＣ４の第２の端部が増幅器の出力部に切り換えられる。フィードバックコンデンサＣｆを省略してもよい。
【００４１】
[0084]ここで図４Ａを参照すると、第１のデジタル値（００１１）についてのサンプリングフェーズ中の図３ＢのＤ／Ａコンバータが示されている。最初に、スイッチ１６を閉、スイッチ１８を開として、コンデンサＣ２、Ｃ３およびＣ４をそれぞれのスイッチにより基準電位（接地電位でもよい）に切り換える。コンデンサＣ１を共通ノードと接続する。容量部１１０は、所望のバイナリ値が００００と００１１の間にある場合にこの構成となる。抵抗スイッチＳＷ４ＬＳＢ、ＳＷ３ＬＳＢ、ＳＷ２ＬＳＢ、およびＳＷ１ＬＳＢの１個を閉として分圧器を作り出す。図４Ａに示す例では、スイッチＳＷ４ＬＳＢを閉として
【数１】
2007074707.tif 000003
を与える。ＶＲＤＡＣＣ１と等しいコンデンサＣ１上に電荷が蓄積される。ここで、ＶＲＤＡＣは抵抗部１２０により与えられる電圧である。
【００４２】
[0085]次に図４Ｂを参照すると、第１のデジタル値（００１１）についての積分フェーズ中の図３ＢのＤ／Ａコンバータが示されている。このフェーズでは、スイッチ１６を開、スイッチ１８を閉として、この電圧値を増幅器２０に印加する。電荷等価アプローチを用いることにより、スイッチ１６および１８の位置変更前の全電荷がスイッチ１６および１８の位置変更後の全電荷に等しくなる。
Ｑｒ＝ＶＣｆ＝ＶＲＤＡＣＣ１；
Ｖ＝ＶＲＤＡＣＣ１／Ｃｆ
Ｃｆの値はＣ１、Ｃ２、Ｃ３およびＣ４と等しく設定することも可能であるし、またはＣ１、Ｃ２、Ｃ３およびＣ４と等しくなく出力電圧の倍率変更に使用することが可能である。上記の例では、
【数２】
2007074707.tif 000004
である。分かるように、この値は、スイッチＳＷ１ＬＳＢ、ＳＷ２ＬＳＢまたはＳＷ３ＬＳＢをそれぞれ選択することにより、ＶＲＤＡＣ＝０、
【数３】
2007074707.tif 000005
または
【数４】
2007074707.tif 000006
にも調整可能である。倍率変更は、Ｃｆの値をＣ１、Ｃ２、Ｃ３およびＣ４に対して調整することによって実行可能である。例えば、Ｃｆ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４の場合、出力は本例の０〜４Ｖｒｅｆ付近よりも０〜Ｖｒｅｆ付近の範囲となる。
【００４３】
[0086]次に図４Ｃを参照すると、図３Ｂの例示的なコンバータについての真理値表が示されている。本例では、他の値を倍率変更のために用いることができるが、ＣｆはＣ１、Ｃ２、Ｃ３およびＣ４に等しい。次に図４Ｄを参照すると、図３Ｃの例示的なコンバータについての真理値表が示されている。
【００４４】
[0087]次に図５を参照すると、第２のデジタル値（０１１１）についての積分フェーズ中の図３ＢのＤ／Ａコンバータが示されている。最初に、スイッチ１６を閉、スイッチ１８を開として、コンデンサＣ３およびＣ４をそれぞれのスイッチにより基準電位（接地電位でもよい）に切り換える。コンデンサＣ２を共通ノード１３０と接続し、コンデンサＣ１をＶｒｅｆと接続する。容量部１１０は、所望のバイナリ値が０１００と０１１１の間にある場合にこの構成となる。抵抗スイッチＳＷ４ＬＳＢ、ＳＷ３ＬＳＢ、ＳＷ２ＬＳＢ、およびＳＷ１ＬＳＢの１個を閉として分圧器を作り出す。図５に示す例では、スイッチＳＷ４ＬＳＢを閉として
【数５】
2007074707.tif 000007
を与える。ＶＲＤＡＣＣ２と等しいコンデンサＣ２上に電荷が蓄積される。ここで、ＶＲＤＡＣは抵抗部により与えられる電圧である。ＶｒｅｆＣ１と等しいコンデンサＣ１上にも電荷が蓄積される。
【００４５】
[0088]第２のデジタル値（０１１１）についての積分フェーズ中、スイッチ１６を開、スイッチ１８を閉として、この電圧値を増幅器２０に印加する。電荷等価アプローチを用いることにより、スイッチ１６および１８の位置変更前の全電荷がスイッチ１６および１８の位置変更後の全電荷に等しくなる。
Ｑｒ＝ＶＣｆ＝ＶＲＤＡＣＣ２＋ＶｒｅｆＣ１；
Ｖ＝ＶＲＤＡＣＣ２／Ｃｆ＋ＶｒｅｆＣ１／Ｃｆ
Ｃｆの値はＣ１、Ｃ２、Ｃ３およびＣ４と等しく設定することも可能であるし、またはＣ１、Ｃ２、Ｃ３およびＣ４と等しくなく出力電圧の倍率変更に使用することが可能である。Ｃｆ、Ｃ１およびＣ２が同じ場合、Ｖ＝ＶＲＤＡＣ＋Ｖｒｅｆである。
【００４６】
[0089]次に図６を参照すると、第３のデジタル値（１０１１）についての積分フェーズ中の図３ＢのＤ／Ａコンバータが示されている。最初に、スイッチ１６を閉、スイッチ１８を開として、コンデンサＣ４をそれぞれのスイッチにより基準電位（接地電位でもよい）に切り換える。コンデンサＣ３を共通ノード１３０と接続し、コンデンサＣ１およびＣ２をＶｒｅｆと接続する。容量部１１０は、所望のバイナリ値が１０００と１０１１の間にある場合にこの構成となる。抵抗スイッチＳＷ４ＬＳＢ、ＳＷ３ＬＳＢ、ＳＷ２ＬＳＢ、およびＳＷ１ＬＳＢの１個を閉として分圧器を作り出す。図６に示す例では、スイッチＳＷ４ＬＳＢを閉として
【数６】
2007074707.tif 000008
を与える。ＶＲＤＡＣＣ３と等しいコンデンサＣ３上に電荷が蓄積される。ここで、ＶＲＤＡＣは抵抗部により与えられる電圧である。Ｖｒｅｆ（Ｃ１＋Ｃ２）と等しいコンデンサＣ１およびＣ２上にも電荷が蓄積される。
【００４７】
[0090]第３のデジタル値（１０１１）についての積分フェーズ中、スイッチ１６を開、スイッチ１８を閉として、この電圧値を増幅器２０に印加する。電荷等価アプローチを用いることにより、スイッチ１６および１８の位置変更前の全電荷がスイッチ１６および１８の位置変更後の全電荷に等しくなる。
Ｑｒ＝ＶＣｆ＝ＶＲＤＡＣＣ３＋Ｖｒｅｆ（Ｃ１＋Ｃ２）；
Ｖ＝ＶＲＤＡＣＣ３／Ｃｆ＋Ｖｒｅｆ（Ｃ１＋Ｃ２）／Ｃｆ
Ｃｆの値はＣ１、Ｃ２、Ｃ３およびＣ４と等しく設定することも可能であるし、またはＣ１、Ｃ２、Ｃ３およびＣ４と等しくなく出力電圧の倍率変更に使用することが可能である。Ｃｆ、Ｃ１、Ｃ２およびＣ３が同じ場合、Ｖ＝ＶＲＤＡＣ＋２Ｖｒｅｆである。
【００４８】
[0091]次に図７を参照すると、第３のデジタル値（１１１１）についての積分フェーズ中の図３ＢのＤ／Ａコンバータが示されている。最初に、スイッチ１６を閉、スイッチ１８を開とする。コンデンサＣ４を共通ノード１３０と接続し、コンデンサＣ１、Ｃ２およびＣ３をＶｒｅｆと接続する。容量部１１０は、所望のバイナリ値が１１００と１１１１の間にある場合にこの構成となる。抵抗スイッチＳＷ４ＬＳＢ、ＳＷ３ＬＳＢ、ＳＷ２ＬＳＢ、およびＳＷ１ＬＳＢの１個を閉として分圧器を作り出す。図７に示す例では、スイッチＳＷ４ＬＳＢを閉として
【数７】
2007074707.tif 000009
を与える。ＶＲＤＡＣＣ４と等しいコンデンサＣ４上に電荷が蓄積される。ここで、ＶＲＤＡＣは抵抗部により与えられる電圧である。Ｖｒｅｆ（Ｃ１＋Ｃ２＋Ｃ３）と等しいコンデンサＣ１、Ｃ２およびＣ３上に電荷が蓄積される。
【００４９】
[0092]第４のデジタル値（１１１１）についての積分フェーズ中、スイッチ１６を開、スイッチ１８を閉として、この電圧値を増幅器２０に印加する。電荷等価アプローチを用いることにより、スイッチ１６および１８の位置変更前の全電荷がスイッチ１６および１８の位置変更後の全電荷に等しくなる。
Ｑｒ＝ＶＣｆ＝ＶＲＤＡＣＣ４＋Ｖｒｅｆ（Ｃ１＋Ｃ２＋Ｃ３）；
Ｖ＝ＶＲＤＡＣＣ４／Ｃｆ＋Ｖｒｅｆ（Ｃ１＋Ｃ２＋Ｃ３）／Ｃｆ
Ｃｆの値はＣ１、Ｃ２、Ｃ３およびＣ４と等しく設定することも可能であるし、またはＣ１、Ｃ２、Ｃ３およびＣ４と等しくなく出力電圧の倍率変更に使用することが可能である。Ｃｆ、Ｃ１、Ｃ２、Ｃ３およびＣ４が同じ場合、Ｖ＝ＶＲＤＡＣ＋３Ｖｒｅｆである。
【００５０】
[0093]次に図８Ａおよび８Ｂを参照すると、本発明によるネスト化セグメント化容量性−容量性Ｄ／Ａコンバータ１０８が示されている。図８Ａには、出力回路１０２が示されている。図８Ｂには、例示的なサンプリング積分構成が示されている。容量部１１０は上述のように動作する。明確にするために、コンデンサＣ１、Ｃ２、Ｃ３およびＣ４をＣ１Ｍ、Ｃ２Ｍ、Ｃ３ＭおよびＣ４Ｍと改称している。第２の容量部１５０は、２個の最下位ビットに関連付けられており、コンデンサＣ１Ｌ、Ｃ２Ｌ、Ｃ３ＬおよびＣ４Ｌを含んでいる。ＬＳＢ容量部１５０により与えられる電圧は、ＶＣＤＡＣである。以下に述べるように、第２の容量部１５０もサンプリング積分フェーズを有している。
【００５１】
[0094]次に図８Ｃおよび８Ｄを参照すると、
【数８】
2007074707.tif 000010
についてのサンプリングフェーズ中の図８ＢのＤ／Ａコンバータの等価回路が示されている。サンプリングフェーズ中、スイッチ１５２を閉としてコンデンサＣ４Ｌ、Ｃ３ＬおよびＣ２Ｌを接地等の基準電位と接続する。コンデンサＣ１ＬをＶｒｅｆまで帯電する。ＶｒｅｆＣ１Ｌと等しいコンデンサＣ１Ｌ上に電荷が蓄積される。
【００５２】
[0095]積分フェーズ中、スイッチ１５２を開として、コンデンサＣ４Ｌ、Ｃ３Ｌ、Ｃ２ＬおよびＣ１Ｌをフィードバックで接続する。スイッチ１５２開前の全電荷がスイッチ１５２の閉後の全電荷と同じになる。したがって：
Ｑｒ＝ＶＣｒ＝ＶｒｅｆＣ１Ｌ＝Ｖ（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ＋Ｃ４Ｌ）；
Ｖ＝ＶｒｅｆＣ１Ｌ／（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ＋Ｃ４Ｌ）
Ｃ１Ｌ、Ｃ２Ｌ、Ｃ３ＬおよびＣ４Ｌが等しいとすると、
【数９】
2007074707.tif 000011
となる。
【００５３】
[0096]次に図８Ｅを参照すると、
【数１０】
2007074707.tif 000012
についてのサンプリングフェーズ中の図８ＢのＤ／Ａコンバータの等価回路が示されている。サンプリングフェーズ中、スイッチ１５２を閉としてコンデンサＣ４ＬおよびＣ３Ｌを接地等の基準電位と接続する。コンデンサＣ１ＬおよびＣ２ＬをＶｒｅｆまで帯電する。Ｖｒｅｆ（Ｃ１Ｌ＋Ｃ２Ｌ）と等しいコンデンサＣ１ＬおよびＣ２Ｌ上に電荷が蓄積される。
【００５４】
[0097]積分フェーズ中、スイッチ１５２を開として、コンデンサＣ４Ｌ、Ｃ３Ｌ、Ｃ２ＬおよびＣ１Ｌをフィードバックで接続する。スイッチ１５２を開く前の全電荷がスイッチ１５２の閉後の全電荷と同じになる。したがって：
Ｑｒ＝ＶＣｒ＝Ｖｒｅｆ（Ｃ１Ｌ＋Ｃ２Ｌ）＝Ｖ（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ＋Ｃ４Ｌ）；
Ｖ＝Ｖｒｅｆ（Ｃ１Ｌ＋Ｃ２Ｌ）／（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ＋Ｃ４Ｌ）
Ｃ１Ｌ、Ｃ２Ｌ、Ｃ３ＬおよびＣ４Ｌが等しいとすると、
【数１１】
2007074707.tif 000013
となる。
【００５５】
[0098]次に図８Ｆを参照すると、
【数１２】
2007074707.tif 000014
についてのサンプリングフェーズ中の図８ＢのＤ／Ａコンバータの等価回路が示されている。サンプリングフェーズ中、スイッチ１５２を閉としてコンデンサＣ４Ｌを接地等の基準電位と接続する。コンデンサＣ１Ｌ、Ｃ２ＬおよびＣ３ＬをＶｒｅｆまで帯電する。Ｖｒｅｆ（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ）と等しいコンデンサＣ１Ｌ、Ｃ２ＬおよびＣ３Ｌ上に電荷が蓄積される。
【００５６】
[0099]積分フェーズ中、スイッチ１５２を開として、コンデンサＣ４Ｌ、Ｃ３Ｌ、Ｃ２ＬおよびＣ１Ｌをフィードバックで接続する。スイッチ１５２開前の全電荷がスイッチ１５２の閉後の全電荷と同じになる。したがって：
Ｑｒ＝ＶＣｒ＝Ｖｒｅｆ（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ）＝Ｖ（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ＋Ｃ４Ｌ）；
Ｖ＝Ｖｒｅｆ（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ）／（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ＋Ｃ４Ｌ）
Ｃ１Ｌ、Ｃ２Ｌ、Ｃ３ＬおよびＣ４Ｌが等しいとすると、
【数１３】
2007074707.tif 000015
となる。
【００５７】
[0100]次に図８Ｇを参照すると、ＶＣＤＡＣ＝Ｖｒｅｆについてのサンプリングフェーズ中の図８ＢのＤ／Ａコンバータの等価回路が示されている。この値が次のＭＳＢを用いることにより既に得られるので、この位置に関連付けられたスイッチを省略してもよい。この場合、コンデンサの１個を常に接地してもよい。スイッチを用いる場合、サンプリングフェーズ中、スイッチ１５２を閉としてコンデンサＣ１Ｌ、Ｃ２Ｌ、Ｃ３ＬおよびＣ４ＬをＶｒｅｆまで帯電する。Ｖｒｅｆ（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ＋Ｃ４Ｌ）と等しいコンデンサＣ１Ｌ、Ｃ２Ｌ、Ｃ３ＬおよびＣ４Ｌ上に電荷が蓄積される。
【００５８】
[0101]積分フェーズ中、スイッチ１５２を開として、コンデンサＣ４Ｌ、Ｃ３Ｌ、Ｃ２ＬおよびＣ１Ｌをフィードバックで接続する。スイッチ１５２開前の全電荷がスイッチ１５２の閉後の全電荷と同じになる。したがって：
Ｑｒ＝ＶＣｒ＝Ｖｒｅｆ（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ＋Ｃ４Ｌ）
＝Ｖ（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ＋Ｃ４Ｌ）；
Ｖ＝Ｖｒｅｆ（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ＋Ｃ４Ｌ）／（Ｃ１Ｌ＋Ｃ２Ｌ＋Ｃ３Ｌ＋Ｃ４Ｌ）
【００５９】
[0102]Ｃ１Ｌ、Ｃ２Ｌ、Ｃ３ＬおよびＣ４Ｌが等しいとすると、Ｖ＝Ｖｒｅｆとなる。
【００６０】
[0103]次に図８Ｈおよび８Ｉを参照すると、ＬＳＢおよびＭＳＢ容量部についてのサンプリングおよび積分フェーズ用の重なり無し有りタイミングチャートが示されている。図８Ｈに示すように、サンプリングおよび積分フェーズのタイミングが重ならないようにできる。あるいは、図８Ｉに示すように、ＬＳＢ容量部のサンプリングフェーズを完全におよび／または部分的にＭＳＢ容量部の積分フェーズと重ねることもできる。
【００６１】
[0104]次に図８Ｊを参照すると、Ｄ／Ａコンバータの真理値表が示されている。分かるように、ＬＳＢスイッチをＭＳＢ積分フェーズ中にフィードバックでおよび／またはアースと接続可能であり、および／または本明細書中で述べたような次のＬＳＢサンプリングフェーズを開始可能である。
【００６２】
[0105]次に図９Ａ〜９Ｄを参照すると、追加の容量性および／または抵抗性ＤＡＣ部を追加することができる。図９Ａには、Ｎステージ容量性Ｄ／Ａコンバータ１７０が示されている。コンバータ１７０には、容量部ＢＧ１、ＢＧ２、…、およびＢＧＸが含まれており、これらはＬＳＢ、次のＬＳＢ、…、およびＭＳＢ群と関連付けられている。例えば、６ビットの例は容量部ＢＧ１、ＢＧ２、およびＢＧ３を含むことが可能である。各容量部が、図示ならびに上述したように４個のコンデンサを含んでもよい。容量部のそれぞれが、上記ならびに下記に述べるように重なり無しおよび／または有りとすることができるサンプリングおよび積分ステージを含んでいる。
【００６３】
[0106]図９Ｂには、Ｎステージ容量性−抵抗性Ｄ／Ａコンバータ１８０が示されている。上述のように、最後のステージの１つ以上が抵抗部である。本例では、Ｘ−Ｙ個の容量部およびＹ個の抵抗部があり、ここでＸおよびＹはゼロより大きい整数である。抵抗部が用いられる場合、最後の容量ステージおよび最終の抵抗ステージについてのサンプリングおよび積分フェーズは、上述したように同じにできる。図９Ｃには、例示的なタイミングチャートが、追加の容量ステージについての重なり無しサンプリングおよび積分フェーズを示している。図９Ｄには、追加の容量ステージについての完全におよび／または部分的に重なるサンプリングおよび積分フェーズを示す、例示的なタイミングチャートが示されている。
【００６４】
[0107]図１０を参照すると、逐次近似Ａ／Ｄコンバータ２００が示されている。コンバータ２００は、以下にさらに述べるデジタルビットを解決するための論理を含む逐次近似レジスタ（ＳＡＲ）２０４またはモジュールを含んでいる。ＳＡＲ２０４の出力は、ＳＡＲの出力のＭＳＢに基づいて、スイッチＳＷ４ＭＳＢ、ＳＷ３ＭＳＢ、ＳＷ２ＭＳＢ、およびＳＷ１ＭＳＢと通信しスイッチを制御する修正温度計デコーダ２１０を含むことができるデコーダモジュール２０９への入力である。ＳＡＲ２０４の出力は、ＳＡＲ２０４の出力のＬＳＢに基づいて、スイッチＳＷ４ＬＳＢ、ＳＷ３ＬＳＢ、ＳＷ２ＬＳＢ、およびＳＷ１ＬＳＢと通信しスイッチを制御する温度計デコーダ２２０への入力である。
【００６５】
[0108]取得中、スイッチ１６を接地する。コンデンサの端部はスイッチＳＷＭＳＢによってＶｉｎと接続する。Ｖｉｎ取得後、スイッチ１６を開とし、コンデンサをスイッチＳＷＭＳＢによりＶｉｎから切断する。コンデンサアレイをＶｉｎに基づく電圧で帯電する。次に、コンデンサをスイッチＳＷＭＳＢにより接地し、共通端子を負から−Ｖｉｎと等しい電圧にする。
【００６６】
[0109]バイナリ探索アルゴリズムの第１のステップとして、上述の通り１／２Ｖｒｅｆを与えるように容量および抵抗部を構成する。言い換えれば、Ｃ４Ｍを共通ノードと接続し、Ｃ３Ｍ、Ｃ２ＭおよびＣ１ＭをＶｒｅｆと接続し、スイッチＳＷ１ＬＳＢを閉じる。例えば、Ｖｉｎが３／４Ｖｒｅｆに等しい場合、共通端子は（−３／４Ｖｒｅｆ＋１／２Ｖｒｅｆ）＝−１／４Ｖｒｅｆとされる。この電圧を接地電位と比較すると、比較器２０の出力はＶｉｎが１／２Ｖｒｅｆよりも大きいことを意味する論理値「１」となる。Ｖｉｎが１／４Ｖｒｅｆに等しい場合、共通電圧は（−１／４Ｖｒｅｆ＋１／２Ｖｒｅｆ）＝＋１／４Ｖｒｅｆとなり、比較器２０の出力は論理値「０」となる。このプロセスは、全てのビットが解決されるまで、比較器出力の値に応じて次のＭＳＢまたはＬＳＢについて継続される。容量性−抵抗性実施が示されたが、容量性−容量性、Ｎステージ容量性またはＮステージ抵抗性実施についても意図されている。
【００６７】
[0110]次に図１１Ａを参照すると、パイプライン型Ａ／Ｄコンバータ２５０が示されている。コンバータ２５０は、直列にカスケード接続された複数のステージ２５２−１、２５２−２、２５２−３（総称して２５２）を含んでいる。一連のＡ／Ｄコンバータステージ２５２のそれぞれが、前のステージからのアナログ出力信号をサンプリングおよび保持するサンプルホールドモジュール２５４と、保持されたアナログ信号を変換する低分解能Ａ／Ｄサブコンバータモジュール２５６と、得られたデジタル出力をアナログ表現に変換し返す低分解能Ｄ／Ａサブコンバータモジュール２５８と、差分モジュール２６０と、残差を増幅するアナログ中間差動アンプモジュール２６２とを含んでいる。残差は、保持されたアナログ信号と再構成されたアナログ信号との差分である。
【００６８】
[0111]パイプライン型Ｄ／Ａコンバータ２５０の第１のステージ２５２−１は最新のアナログ入力サンプルに基づいて動作し、第２のステージ２５２−２は前の入力サンプルの増幅された残差に基づいて動作する。動作の同時並行性により、一ステージにかかる時間によってのみ決定される変換スピードが得られる。
【００６９】
[0112]次に図１１Ｂ〜１１Ｄを参照すると、理想および非理想残電圧が示されている。図１１Ｂには、理想残電圧が示されている。入力がＡ／Ｄサブコンバータモジュール２５２の第１の決定レベルまで達すると、サブコンバータモジュールの出力が、Ｄ／Ａサブコンバータの出力をその次の高いレベルへと切り換えるその次の高いレベルコードへと切り換わる。その結果、増幅された残差がゼロまで落ちる。
【００７０】
[0113]しかしながら、実施においては、コンポーネントが理想的でなく不均一が生じてしまう。図１１Ｃでは、残電圧が一定量理想値を超えている。図１１Ｄでは、残電圧が不定量理想値を超えている。
【００７１】
[0114]次に図１２を参照すると、本発明による低変動の残電圧を生成するアナログ／デジタルコンバータ３００が示されている。コンデンサＣ１、Ｃ２、Ｃ３およびＣ４が接地等の基準電位であるＶｉｎと、電圧基準Ｖｒｅｆと、オペアンプ２０の出力と選択的に接続される。いくつかの実施では、Ｃ１、Ｃ２、Ｃ３およびＣ４がほぼ等しい容量値を有する。
【００７２】
[0115]次に図１２Ｂ〜１２Ｄを参照すると、図１２Ａのアナログ／デジタルコンバータがさらに示されている。図１２Ｂのサンプリングフェーズでは、スイッチ１６を閉とし、コンデンサをＶｉｎと接続する。０と
【数１４】
2007074707.tif 000016
（図１２Ｄの「Ａ」）の間のＶｉｎについての図１２Ｂの残差増幅ステージでは、スイッチ１６を開とし、コンデンサＣ１をフィードバック構成で接続する。コンデンサＣ２、Ｃ３およびＣ４を基準電位と接続する。真理値表を図１２Ｄに示す。
【００７３】
[0116]次に図１３を参照すると、
【数１５】
2007074707.tif 000017
と
【数１６】
2007074707.tif 000018
（図１２Ｄの「Ｂ」）の間のＶｉｎについての残差増幅ステージでは、スイッチ１６を開とし、コンデンサＣ２をフィードバック構成で接続し、コンデンサＣ１をＶｒｅｆと接続する。コンデンサＣ３およびＣ４を基準電位と接続する。
【００７４】
[0117]次に図１４を参照すると、
【数１７】
2007074707.tif 000019
と
【数１８】
2007074707.tif 000020
（図１２Ｄの「Ｃ」）の間のＶｉｎについての残差増幅ステージでは、スイッチ１６を開とし、コンデンサＣ３をフィードバック構成で接続し、コンデンサＣ１およびＣ２をＶｒｅｆと接続する。コンデンサＣ４を基準電位と接続する。
【００７５】
[0118]次に図１５および１６を参照すると、
【数１９】
2007074707.tif 000021
とＶｒｅｆ（図１２Ｄの「Ｄ」）の間のＶｉｎについての残差増幅ステージでは、スイッチ１６を開とし、コンデンサＣ４をフィードバック構成で接続し、コンデンサＣ１、Ｃ２およびＣ３をＶｒｅｆと接続する。残差増幅中にフィードバックコンデンサとして別のコンデンサを用いるので、残ゲインがコンデンサの不整合を完璧に追従可能であることに留意されたい。ここで、残電圧は図１６に示したようになっている。不定の中間ゲインとほぼ一定の最大残電圧がある。
【００７６】
[0119]次に図１７Ａ〜１７Ｇを参照すると、本発明の種々の例示的な実施が示されている。ここで図１７Ａを参照すると、本発明はハードディスクドライブ４００内のＤ／ＡまたはＡ／Ｄコンバータで実施可能である。いくつかの実施では、ＨＤＤ４００内の信号処理および／または制御回路４０２および／または他の回路（図示せず）が、データの処理、符号化および／または暗号化、計算、および／または磁気記憶媒体４０６に出力される、および／または、そこから受信されるデータの初期化を行うことができる。
【００７７】
[0120]ＨＤＤ４００は、コンピュータ等のホストデバイス（図示せず）、携帯情報端末、携帯電話、メディアまたはＭＰ３プレーヤー等のモバイルコンピューティングデバイス、および／または他のデバイスと１つ以上の有線または無線通信リンク４０８を介して通信することもできる。ＨＤＤ４００は、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ等の低待ち時間不揮発性メモリ、読み出し専用メモリ（ＲＯＭ）、および／または他の適当な電子データ記憶装置等のメモリ４０９と接続することもできる。
【００７８】
[0121]次に図１７Ｂを参照すると、本発明はデジタル多用途ディスク（ＤＶＤ）ドライブ４１０内のＤ／ＡまたはＡ／Ｄコンバータで実施可能である。ＤＶＤ４１０内の信号処理および／または制御回路４１２および／または他の回路（図示せず）が、データの処理、符号化および／または暗号化、計算、および／または光学記憶媒体４１６から読み出されるデータおよび／または、そこに書き込まれるデータの初期化を行うことができる。いくつかの実施では、ＤＶＤ４１０内の信号処理および／または制御回路４１２および／または他の回路（図示せず）が、符号化および／または複号化および／またはＤＶＤドライブに関連付けられた他の信号処理機能等の他の機能を行うことも可能である。
【００７９】
[0122]ＤＶＤドライブ４１０は、コンピュータ、テレビまたは他のデバイス等の出力デバイス（図示せず）と１つ以上の有線または無線通信リンク４１７を介して通信することもできる。ＤＶＤ４１０は、不揮発性方式でデータを記憶した大量データ記憶装置４１８と通信することもできる。この大量データ記憶装置４１８にはハードディスクドライブ（ＨＤＤ）も含まれてもよい。ＨＤＤは図１７Ａに示す構成を有してもよい。このＨＤＤは、およそ１．８インチより小径の１枚以上のプラッタを含むミニＨＤＤであってもよい。ＤＶＤ４１０は、ＲＡＭ、ＲＯＭ、フラッシュメモリ等の低待ち時間不揮発性メモリおよび／または他の適当な電子データ記憶装置等のメモリ４１９と接続することもできる。
【００８０】
[0123]次に図１７Ｃを参照すると、本発明は高精細度テレビ（ＨＤＴＶ）４２０内のＤ／ＡまたはＡ／Ｄコンバータで実施可能である。ＨＤＴＶ４２０は、有線または無線フォーマットでＨＤＴＶ入力信号を受信してディスプレイ４２６用のＨＤＴＶ出力信号を生成する。いくつかの実施では、ＨＤＴＶ４２０内の信号処理回路および／または制御回路４２２および／または他の回路（図示せず）が、符号化および／または暗号化、計算、データの初期化および／または必要とされる他のタイプのＨＤＴＶ処理を行うことも可能である。
【００８１】
[0124]ＨＤＴＶ４２０は、光学および／または磁気記憶装置等の不揮発性方式でデータを記憶した大量データ記憶装置４２７と通信することもできる。少なくとも１個のＨＤＤが図１７Ａに示す構成を有してもよく、および／または少なくとも１個のＤＶＤが図１７Ｂに示す構成を有してもよい。このＨＤＤは、およそ１．８インチより小径の１枚以上のプラッタを含むミニＨＤＤであってもよい。ＨＤＴＶ４２０は、ＲＡＭ、ＲＯＭ、フラッシュメモリ等の低待ち時間不揮発性メモリおよび／または他の適当な電子データ記憶装置等のメモリ４２８と接続することもできる。ＨＤＴＶ４２０は、ＷＬＡＮネットワークインターフェース４２９を介してＷＬＡＮとの接続をサポートすることもできる。
【００８２】
[0125]次に図１７Ｄを参照すると、本発明は車両４３０の制御システム、ＷＬＡＮインターフェース、車両制御システムの大量データ記憶装置および／または電源４３３内のＤ／ＡまたはＡ／Ｄコンバータを実施、および／またはそこで実施することもできる。いくつかの実施では、本発明は、温度センサ、圧力センサ、回転センサ、気流センサおよび／または他の適当なセンサ等の１個または複数のセンサから入力を受信し、および／またはエンジン動作パラメータ、トランスミッション動作パラメータ、および／または他の制御信号等の１個または複数の出力制御信号を生成するパワートレイン制御システム４３２を実施する。
【００８３】
[0126]本発明は、車両４３０の他の制御システム４４０でも実施することができる。制御システム４４０は、同様に、入力センサ４４２から信号を受信し、および／または１個または複数の出力デバイス４４４に出力制御信号を出力することができる。いくつかの実施では、制御システム４４０が、アンチロックブレーキシステム（ＡＢＳ）、ナビゲーションシステム、テレマティックスシステム、車両テレマティックスシステム、車線逸脱システム、適応走行制御システム、ステレオ、ＤＶＤ、コンパクトディスク等の車両エンターテインメントシステム等の一部となり得る。さらに他の実施が意図されている。
【００８４】
[0127]パワートレイン制御システム４３２は、不揮発性方式でデータを記憶した大量データ記憶装置４４６と通信することもできる。大量データ記憶装置４４６には、例えばハードディスクドライブＨＤＤおよび／またはＤＶＤ等の光学および／または磁気記憶装置が含まれてもよい。少なくとも１個のＨＤＤが図１７Ａに示す構成を有してもよく、および／または少なくとも１個のＤＶＤが図１７Ｂに示す構成を有してもよい。このＨＤＤは、およそ１．８インチより小径の１枚以上のプラッタを含むミニＨＤＤであってもよい。パワートレイン制御システム４３２は、ＲＡＭ、ＲＯＭ、フラッシュメモリ等の低待ち時間不揮発性メモリおよび／または他の適当な電子データ記憶装置等のメモリ４４７と接続することもできる。パワートレイン制御システム４３２は、ＷＬＡＮネットワークインターフェース４４８を介してＷＬＡＮとの接続をサポートすることもできる。制御システム４４０は、大量データ記憶装置、メモリおよび／またはＷＬＡＮインターフェース（全て図示せず）を含んでもよい。
【００８５】
[0128]次に図１７Ｅを参照すると、本発明は、携帯電話アンテナ４５１を含み得る携帯電話４５０内のＤ／ＡまたはＡ／Ｄコンバータで実施可能である。いくつかの実施では、携帯電話４５０がマイク４５６、スピーカーおよび／または音声出力ジャック等の音声出力部４５８、ディスプレイ４６０および／またはキーパッド、ポインティングデバイス、音声作動および／または他の入力デバイス等の入力デバイス４６２を含んでいる。携帯電話４５０内の信号処理および／または制御回路４５２および／または他の回路（図示せず）が、データの処理、符号化および／または暗号化、計算、データの初期化および／または他の携帯電話機能を行うことが可能である。
【００８６】
[0129]携帯電話４５０は、例えばハードディスクドライブＨＤＤおよび／またはＤＶＤ等の光学および／または磁気記憶装置等の不揮発性方式でデータを記憶した大量データ記憶装置４６４と通信することもできる。少なくとも１個のＨＤＤが図１７Ａに示す構成を有してもよく、および／または少なくとも１個のＤＶＤが図１７Ｂに示す構成を有してもよい。このＨＤＤは、およそ１．８インチより小径の１枚以上のプラッタを含むミニＨＤＤであってもよい。携帯電話４５０は、ＲＡＭ、ＲＯＭ、フラッシュメモリ等の低待ち時間不揮発性メモリおよび／または他の適当な電子データ記憶装置等のメモリ４６６と接続することもできる。携帯電話４５０は、ＷＬＡＮネットワークインターフェース４２９を介してＷＬＡＮとの接続をサポートすることもできる。
【００８７】
[0130]次に図１７Ｆを参照すると、本発明はセットトップボックス４８０内のＤ／ＡまたはＡ／Ｄコンバータで実施可能である。セットトップボックス４８０は、ブロードバンドソース等のソースから信号を受信し、テレビおよび／またはモニタおよび／または他のビデオおよび／または音声出力デバイス等のディスプレイ４８８に適した、標準および／または高精細度音声／ビデオ信号を出力する。セットトップボックス４８０の信号処理回路および／または制御回路４８４および／または他の回路（図示せず）が、データの処理、符号化および／または暗号化、計算、データの初期化および／または他のセットトップボックス機能を行うことができる。
【００８８】
[0131]セットトップボックス４８０は、不揮発性方式でデータを記憶した大量データ記憶装置４９０と通信することもできる。大量データ記憶装置４９０には、例えばハードディスクドライブＨＤＤおよび／またはＤＶＤ等の光学および／または磁気記憶装置が含まれてもよい。少なくとも１個のＨＤＤが図１７Ａに示す構成を有してもよく、および／または少なくとも１個のＤＶＤが図１７Ｂに示す構成を有してもよい。このＨＤＤは、およそ１．８インチより小径の１枚以上のプラッタを含むミニＨＤＤであってもよい。セットトップボックス４８０は、ＲＡＭ、ＲＯＭ、フラッシュメモリ等の低待ち時間不揮発性メモリおよび／または他の適当な電子データ記憶装置等のメモリ４９４と接続することもできる。セットトップボックス４８０は、ＷＬＡＮネットワークインターフェース４４８を介してＷＬＡＮとの接続をサポートすることもできる。
【００８９】
[0132]次に図１７Ｇを参照すると、本発明はメディアプレーヤー５００内のＤ／ＡまたはＡ／Ｄコンバータで実施可能である。いくつかの実施では、メディアプレーヤー５００が、ディスプレイ５０７および／またはキーパッド、タッチパッド等のユーザー入力部５０８を含んでいる。いくつかの実施では、メディアプレーヤー５００が、通常メニュー、ドロップダウンメニュー、アイコンおよび／またはポイントアンドクリックインターフェースを使用するグラフィカルユーザーインターフェース（ＧＵＩ）をディスプレイ５０７および／またはユーザー入力部５０８を介して使用することができる。メディアプレーヤー５００は、スピーカーおよび／または音声出力ジャック等の音声出力部５０３をさらに含んでいる。メディアプレーヤー５００の信号処理回路および／または制御回路５０４および／または他の回路（図示せず）が、データの処理、符号化および／または暗号化、計算、データの初期化および／または他のメディアプレーヤー機能を行うことも可能である。
【００９０】
[0133]メディアプレーヤー５００は、不揮発性方式で圧縮音声および／またはビデオコンテンツ等のデータを記憶した大量データ記憶装置５１０と通信することもできる。いくつかの実施では、圧縮音声ファイルがＭＰ３フォーマットまたは他の適当な圧縮音声および／またはビデオフォーマットに準拠したファイルを含んでいる。大量データ記憶装置には、例えばハードディスクドライブＨＤＤおよび／またはＤＶＤ等の光学および／または磁気記憶装置が含まれてもよい。少なくとも１個のＨＤＤが図１７Ａに示す構成を有してもよく、および／または少なくとも１個のＤＶＤが図１７Ｂに示す構成を有してもよい。このＨＤＤは、およそ１．８インチより小径の１枚以上のプラッタを含むミニＨＤＤであってもよい。メディアプレーヤー５００は、ＲＡＭ、ＲＯＭ、フラッシュメモリ等の低待ち時間不揮発性メモリおよび／または他の適当な電子データ記憶装置等のメモリ５１４と接続することもできる。メディアプレーヤー５００は、ＷＬＡＮネットワークインターフェース５１５を介してＷＬＡＮとの接続をサポートすることもできる。上述のもの以外にさらに他の実施が意図されている。
【００９１】
[0134]当業者は、上述の説明からあらゆる形式で本発明の広範な教示が実施可能であることを理解されたい。したがって、本発明はその特定の例に関連して説明されてきたが、本発明の真の範囲はそのように限定されるべきではない。図面、明細書、および特許請求の範囲の検討により、当業者には他の変形が明らかとなるからである。
【図面の簡単な説明】
【００９２】
【図１Ａ】従来技術によるバイナリコンデンサアレイＤ／Ａコンバータの電気回路図である。
【図１Ｂ】Ｄ／Ａコンバータのグラフである。
【図２】従来技術によるリニアコンデンサアレイＤ／Ａコンバータの電気回路図である。
【図３Ａ】例示的な構成における容量性−抵抗性Ｄ／Ａコンバータの電気回路図である。
【図３Ｂ】例示的な構成における容量性−抵抗性Ｄ／Ａコンバータの電気回路図である。
【図３Ｃ】例示的な構成における容量性−抵抗性Ｄ／Ａコンバータの電気回路図である。
【図４Ａ】第１のデジタル値についてのサンプリングフェーズ中の図３ＢのＤ／Ａコンバータを示す図である。
【図４Ｂ】第１のデジタル値についての積分フェーズ中の図３ＢのＤ／Ａコンバータを示す図である。
【図４Ｃ】図３Ｂの回路についての例示的な真理値表である。
【図４Ｄ】図３Ｃの回路についての例示的な真理値表である。
【図５】第２のデジタル値についてのサンプリングフェーズ中の図３ＢのＤ／Ａコンバータを示す図である。
【図６】第３のデジタル値についてのサンプリングフェーズ中の図３ＢのＤ／Ａコンバータを示す図である。
【図７】第４のデジタル値についてのサンプリングフェーズ中の図３ＢのＤ／Ａコンバータを示す図である。
【図８Ａ】容量性−容量性Ｄ／Ａコンバータの電気回路図である。
【図８Ｂ】サンプリング積分構成における容量性−容量性Ｄ／Ａコンバータの電気回路図である。
【図８Ｃ】第１のデジタル値についてのサンプリングフェーズ中の図８ＢのＤ／Ａコンバータを示す図である。
【図８Ｄ】第１のデジタル値についての積分フェーズ中の図８ＢのＤ／Ａコンバータを示す図である。
【図８Ｅ】第２のデジタル値についてのサンプリングフェーズ中の図８ＢのＤ／Ａコンバータを示す図である。
【図８Ｆ】第３のデジタル値についてのサンプリングフェーズ中の図８ＢのＤ／Ａコンバータを示す図である。
【図８Ｇ】第４のデジタル値についてのサンプリングフェーズ中の図８ＢのＤ／Ａコンバータを示す図である。
【図８Ｈ】ＬＳＢおよびＭＳＢ部についてのサンプリングおよび積分フェーズを示す例示的なタイミングチャートである。
【図８Ｉ】ＬＳＢおよびＭＳＢ部についてのサンプリングおよび積分フェーズを示す例示的なタイミングチャートである。
【図８Ｊ】図８ＢのＤ／Ａコンバータについての例示的な真理値表である。
【図９Ａ】Ｎステージ容量性Ｄ／Ａコンバータを示す図である。
【図９Ｂ】Ｎステージ容量性−抵抗性Ｄ／Ａコンバータを示す図である。
【図９Ｃ】追加ステージについての重なり無しサンプリングおよび積分フェーズを示す例示的なタイミングチャートである。
【図９Ｄ】追加ステージについての重なり有りサンプリングおよび積分フェーズを示す例示的なタイミングチャートである。
【図１０】本発明による逐次近似Ａ／Ｄコンバータの電気回路図である。
【図１１Ａ】本発明によるパイプライン型Ａ／Ｄコンバータの電気回路図である。
【図１１Ｂ】理想残電圧を示す図である。
【図１１Ｃ】非理想残電圧を示す図である。
【図１１Ｄ】非理想残電圧を示す図である。
【図１２Ａ】本発明による理想残電圧を生成するＡ／Ｄコンバータを示す図である。
【図１２Ｂ】サンプリングフェーズでの図１２ＡのＡ／Ｄコンバータを示す図である。
【図１２Ｃ】第１の電圧入力値についての残差増幅ステージでの図１２ＡのＡ／Ｄコンバータを示す図である。
【図１２Ｄ】図１２ＡのＤ／Ａコンバータについての例示的な真理値表である。
【図１３】第２の電圧入力値についての残差増幅ステージでの図１２ＡのＡ／Ｄコンバータを示す図である。
【図１４】第３の電圧入力値についての残差増幅ステージでの図１２ＡのＡ／Ｄコンバータを示す図である。
【図１５】第４の電圧入力値についての残差増幅ステージでの図１２ＡのＡ／Ｄコンバータを示す図である。
【図１６】図１２Ａの回路の不定中間ゲインおよび理想残電圧を示すグラフである。
【図１７Ａ】ハードディスクドライブの機能ブロック図である。
【図１７Ｂ】デジタル多用途ディスク（ＤＶＤ）の機能ブロック図である。
【図１７Ｃ】高精細度テレビの機能ブロック図である。
【図１７Ｄ】車両制御システムの機能ブロック図である。
【図１７Ｅ】携帯電話の機能ブロック図である。
【図１７Ｆ】セットトップボックスの機能ブロック図である。
【図１７Ｇ】メディアプレーヤーの機能ブロック図である。
【符号の説明】
【００９３】
１００，１００−１，１００−２…容量性−抵抗性Ｄ／Ａコンバータ、１０２…出力回路、１０８…容量性−容量性Ｄ／Ａコンバータ、１１０，１２０，１５０…容量部、１３０…共通ノード、１６，１８，１５２…スイッチ、２０…増幅器、１７０…Ｎステージ容量性Ｄ／Ａコンバータ、１８０…Ｎステージ容量性−抵抗性Ｄ／Ａコンバータ、２００…逐次近似Ａ／Ｄコンバータ、２０４…逐次近似レジスタ（ＳＡＲ）またはモジュール、２１０，２２０…温度計デコーダ、２５０…パイプライン型Ａ／Ｄコンバータ、２５２…ステージ、４０２，４１２，４８４，５０４…制御回路。
【図１Ａ】
2007074707.tif 000022
【図１Ｂ】
2007074707.tif 000023
【図２】
2007074707.tif 000024
【図３Ａ】
2007074707.tif 000025
【図３Ｂ】
2007074707.tif 000026
【図３Ｃ】
2007074707.tif 000027
【図４Ａ】
2007074707.tif 000028
【図４Ｂ】
2007074707.tif 000029
【図４Ｃ】
2007074707.tif 000030
【図４Ｄ】
2007074707.tif 000031
【図５】
2007074707.tif 000032
【図６】
2007074707.tif 000033
【図７】
2007074707.tif 000034
【図８Ａ】
2007074707.tif 000035
【図８Ｂ】
2007074707.tif 000036
【図８Ｃ】
2007074707.tif 000037
【図８Ｄ】
2007074707.tif 000038
【図８Ｅ】
2007074707.tif 000039
【図８Ｆ】
2007074707.tif 000040
【図８Ｇ】
2007074707.tif 000041
【図８Ｈ】
2007074707.tif 000042
【図８Ｉ】
2007074707.tif 000043
【図８Ｊ】
2007074707.tif 000044
【図９Ａ】
2007074707.tif 000045
【図９Ｂ】
2007074707.tif 000046
【図９Ｃ】
2007074707.tif 000047
【図９Ｄ】
2007074707.tif 000048
【図１０】
2007074707.tif 000049
【図１１Ａ】
2007074707.tif 000050
【図１１Ｂ】
2007074707.tif 000051
【図１１Ｃ】
2007074707.tif 000052
【図１１Ｄ】
2007074707.tif 000053
【図１２Ａ】
2007074707.tif 000054
【図１２Ｂ】
2007074707.tif 000055
【図１２Ｃ】
2007074707.tif 000056
【図１２Ｄ】
2007074707.tif 000057
【図１３】
2007074707.tif 000058
【図１４】
2007074707.tif 000059
【図１５】
2007074707.tif 000060
【図１６】
2007074707.tif 000061
【図１７Ａ】
2007074707.tif 000062
【図１７Ｂ】
2007074707.tif 000063
【図１７Ｃ】
2007074707.tif 000064
【図１７Ｄ】
2007074707.tif 000065
【図１７Ｅ】
2007074707.tif 000066
【図１７Ｆ】
2007074707.tif 000067
【図１７Ｇ】
2007074707.tif 000068
【外国語明細書】
2007074707000001.pdf