(57)【要約】【課題】書込み特性の低下及びオフリーク電流の増大を起こすことなく、セルサイズを縮小する。【解決手段】不揮発性メモリは、ドレイン領域２２及びソース領域２４と、コントロールゲート３０とを備えている。ドレイン領域及びソース領域は、共通の半導体基板に互いに平行に延在して形成されていて、ソース抵抗をドレイン抵抗よりも高くしてある。コントロールゲートは、半導体基板上に、ドレイン領域及びソース領域と直交する方向に延在して設けられている。ドレイン領域及びソース領域の、コントロールゲートの延在方向と平行な方向のドレイン幅及びソース幅それぞれの中心間距離ＤＣをドレイン及びソース間距離とするとき、ドレイン及びソース間距離を、ドレイン抵抗及びソース抵抗を等しくしたときのドレイン及びソース間距離よりも短くしてある。【選択図】図３
2007109752.tif 000002
【特許請求の範囲】
【請求項１】
共通の半導体基板に形成され、互いに平行に延在するドレイン領域及びソース領域と、
前記半導体基板上に設けられ、前記ドレイン領域及びソース領域と直交する方向に延在するコントロールゲートとを備え、
ソース抵抗がドレイン抵抗よりも高く、
前記ドレイン領域及びソース領域の、前記コントロールゲートの延在方向と平行な方向のドレイン幅及びソース幅それぞれの中心間距離をドレイン及びソース間距離とするとき、
該ドレイン及びソース間距離が、前記ドレイン抵抗及び前記ソース抵抗を等しくしたときのドレイン及びソース間距離よりも短いことを特徴とする不揮発性メモリ。
【請求項２】
前記ソース幅が前記ドレイン幅よりも狭いことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】
前記ソース領域の不純物濃度が前記ドレイン領域の不純物濃度よりも低いことを特徴とする請求項１に記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、拡散層ビットライン構造の不揮発性メモリに関するものである。
【背景技術】
【０００２】
拡散層ビットライン構造の不揮発性メモリ、すなわち、ソース領域又はドレイン領域として形成される不純物拡散層をビットラインとして用いる不揮発性メモリは、一般にビットラインとコントロールゲートを直交したレイアウトにより、メモリセルアレイとして構成される（例えば、特許文献１参照）。
【０００３】
図５を参照して、特許文献１に記載された従来の拡散層ビットライン構造の不揮発性メモリについて説明する。図５（Ａ）及び（Ｂ）は、従来の拡散層ビットライン構造の不揮発性メモリを説明するための模式図である。図５（Ａ）は上面から見た概略平面図であり、図５（Ｂ）は、図５（Ａ）のＡ−Ａ線に沿った面で切った概略拡大断面図である。
【０００４】
半導体基板２１０に、不純物拡散層２２０がストライプ状に設けられていて、これらの不純物拡散層２２０は、ビットラインとして機能する。コントロールゲート２３０は、各不純物拡散層２２０の長手方向と直交する方向に、ストライプ状に設けられている。
【０００５】
不純物拡散層２２０は、コントロールゲート２３０の長手方向に沿って、交互に、ドレイン領域２２２及びソース領域２２４として機能する。１組のドレイン領域２２２及びソース領域２２４と、１つのコントロールゲート２３０とで、不揮発性メモリの１つのメモリセル（図５（Ａ）中、破線Ｉで示す部分）が構成される。
【０００６】
不揮発性メモリの１つのメモリセルは、１つのフローティングゲート２４０を備えている。フローティングゲート２４０は、ドレイン領域２２２とソース領域２２４間の半導体基板２１０上に、フローティングゲート絶縁膜２４５を介して設けられている。また、コントロールゲート２３０は、フローティングゲート２４０上に、コントロールゲート絶縁膜２３５を介して、又は、半導体基板２１０上に層間絶縁膜２５０を介して設けられている。
【特許文献１】特開平６−１９６７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図５を参照して説明した、従来例の不揮発性メモリでは、１つのメモリセルの面積は、ドレイン領域２２２及びソース領域２２４の幅と、ドレイン領域２２２及びソース領域２２４の間隔と、コントロールゲート２３０の幅及び間隔とで決定される。この従来の不揮発性メモリでは、例えば、ドレイン領域２２２の幅ＷＤ及びソース領域２２４の幅ＷＳを共に０．１４μｍとし、ドレイン領域２２２及びソース領域２２４の間隔、すなわち、ドレイン領域２２２及びソース領域２２４の対向端間の間隔ＤＤＳを０．１４μｍとしている。また、コントロールゲート２３０の幅ＷＧ及び間隔ＤＧは、いずれも０．１４μｍである。この場合、ソース抵抗及びドレイン抵抗は、ドレイン領域２２２及びソース領域２２４の幅と、不純物拡散層の不純物濃度に依存して定まり、１０ｋΩ程度である。ここで、ソース抵抗及びドレイン抵抗は、それぞれ、ドレイン領域２２２及びソース領域２２４の長手方向の両端間の電気抵抗としている。
【０００８】
メモリセルの面積を縮小するために、ソース領域及びドレイン領域として機能する不純物拡散層の幅を狭くすると、ビットラインの抵抗が増加し、不揮発性メモリの書込み特性に影響を与える。ここで、不揮発性メモリの書込みとは、フローティングゲートへのホットエレクトロンの注入をいう。また、不揮発性メモリの書込み特性とは、書込み前後のしきい値電圧Ｖｔの差ΔＶｔで評価される。
【０００９】
図１は、不揮発性メモリの書込み特性のソース抵抗とドレイン抵抗の和に対する依存性を示す図である。図１では横軸にソース抵抗とドレイン抵抗の和（ｋΩ）を取って示し、縦軸に、不揮発性メモリの書込み特性として、書込みの前後におけるしきい値電圧の差ΔＶｔ（Ｖ）を取って示している。なお、従来の不揮発性メモリでは、ソース領域及びドレイン領域を入れ替えて用いることができるように、両者の電気抵抗などの特性を同一にしている。
【００１０】
ソース抵抗及びドレイン抵抗の和が増加すると、４０ｋΩまでは、しきい値電圧の差ΔＶｔは、３．７Ｖから３．９Ｖ程度の範囲でほぼ一定である。しかし、ソース抵抗及びドレイン抵抗の和が６０ｋΩに達すると、しきい値電圧の差ΔＶｔは１．８Ｖ程度まで急激に低下する。すなわち、ソース抵抗及びドレイン抵抗の和が６０ｋΩに達すると、不揮発性メモリの書込み特性が劣化する。
【００１１】
一方、不純物拡散層の幅を狭くした状態で、ソース抵抗及びドレイン抵抗を低減させるために、不純物拡散層の不純物濃度を高くすることが考えられる。しかしながら、不純物濃度を高くすると、シート抵抗が低下し、シート抵抗が５００（Ω／□）以下になると、オフリーク電流が増大してしまう。このため、不純物濃度を高くすることによるソース抵抗及びドレイン抵抗の低減には限界がある。
【００１２】
そこで、この出願に係る発明者が、鋭意研究を行ったところ、ドレイン抵抗が上昇すると書込み特性が劣化するが、ソース抵抗が上昇しても書込み特性が劣化しないことを見出した。
【００１３】
図２は、不揮発性メモリの書込み特性のドレイン抵抗に対する依存性を示す図である。ここでは、ソース抵抗とドレイン抵抗の和を一定とし、その一定値を４０ｋΩとしている。図２では、横軸として、下軸にドレイン抵抗（ｋΩ）を取って示し、上軸にソース抵抗（ｋΩ）を取って示している。ドレイン抵抗とソース抵抗の和を一定としているので、ドレイン抵抗が増大すると、ソース抵抗が減少し、逆に、ドレイン抵抗が減少すると、ソース抵抗が増大する。また、縦軸は、不揮発性メモリの書込み特性として、書き込みの前後におけるしきい値電圧の差ΔＶｔ（Ｖ）を示している。ここでは、書込み時にゲート、ソース領域及びドレイン領域に印加する電圧をそれぞれ、８Ｖ、０Ｖ及び４．５Ｖとしている。
【００１４】
図２に示されるように、ドレイン抵抗が増加しても２０ｋΩまでは、しきい値電圧の差ΔＶｔは３．７から３．９Ｖの範囲でほぼ一定である。ドレイン抵抗がさらに増加して、３０ｋΩに達すると、ソース抵抗とドレイン抵抗の和が４０ｋΩであっても、しきい値電圧の差ΔＶｔは１．５Ｖ程度に低下する。すなわち、ドレイン抵抗が２０ｋΩより大きくなり、３０ｋΩに達すると書込み特性が劣化する。一方、ドレイン抵抗が低下し、１０ｋΩ以下になった場合、ソース抵抗は３０ｋΩを超えているが、書込み特性の劣化は見られない。
【００１５】
この発明は、上述の、ソース抵抗及びドレイン抵抗の和が増加したときに、拡散層ビットライン構造の不揮発性メモリの書込み特性が低下するという問題点に鑑みてなされたものであり、この発明の目的は、メモリセルの書込み特性の低下及びオフリーク電流の増大を起こすことなく、メモリセルの面積を縮小する不揮発性メモリを提供することにある。
【課題を解決するための手段】
【００１６】
上述した目的を達成するために、この発明の拡散層ビットライン構造の不揮発性メモリは、ドレイン領域及びソース領域と、コントロールゲートとを備えている。
【００１７】
ドレイン領域及びソース領域は、共通の半導体基板に互いに平行に延在して形成されていて、ソース抵抗をドレイン抵抗よりも高くしてある。コントロールゲートは、半導体基板上にドレイン領域及びソース領域と直交する方向に延在して設けられている。
【００１８】
ドレイン領域及びソース領域の、コントロールゲートの延在方向と平行な方向のドレイン幅及びソース幅それぞれの中心間距離をドレイン及びソース間距離とするとき、ドレイン及びソース間距離を、ドレイン抵抗及びソース抵抗を等しくしたときのドレイン及びソース間距離よりも短くしてある。
【発明の効果】
【００１９】
この発明の拡散層ビットライン構造の不揮発性メモリによれば、ゲート長方向と平行な方向にとった、ドレイン幅及びソース幅の中心間距離を、ドレイン抵抗とソース抵抗を等しくしたときのドレイン幅及びソース幅の中心間距離よりも短く構成したので、メモリセルの面積が縮小される。
【発明を実施するための最良の形態】
【００２０】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００２１】
（第１実施形態）
図３を参照して、第１実施形態の拡散層ビットライン構造の不揮発性メモリについて説明する。図３（Ａ）及び（Ｂ）は、第１実施形態の拡散層ビットライン構造の不揮発性メモリを説明するための模式図である。図３（Ａ）は上面から見た概略平面図であり、図３（Ｂ）は、図３（Ａ）のＡ−Ａ線に沿った面で切った概略拡大断面図である。
【００２２】
ドレイン領域２２及びソース領域２４は、半導体基板１０に、不純物拡散層２０で互いに平行に延在して形成されている。これら不純物拡散層２０がビットラインとして用いられる。コントロールゲート３０は、半導体基板１０上にドレイン領域２２及びソース領域２４の長手方向と直交する方向に延在して、ストライプ状に設けられている。
【００２３】
１組のドレイン領域２２及びソース領域２４と、１つのコントロールゲート３０とで、不揮発性メモリの１つのメモリセル（図３（Ａ）中、破線Ｉで示す部分）が構成される。第１実施形態の拡散層ビットライン構造の不揮発性メモリは、メモリセルがアレイ状に配置されて構成されている。
【００２４】
不揮発性メモリの１つのメモリセルは、１つのフローティングゲート４０を備えている。フローティングゲート４０は、ドレイン領域２２とソース領域２４の間の半導体基板１０上に、フローティングゲート絶縁膜４５を介して設けられている。また、コントロールゲート３０は、フローティングゲート４０上に、コントロールゲート絶縁膜３５を介して、又は、半導体基板１０上に層間絶縁膜５０を介して設けられている。ここで、これらドレイン領域２２及びソース領域２４の、これらに直交するコントロールゲート３０の延在方向、すなわち、チャネル方向に沿った幅を、ドレイン幅及びソース幅と称する。
【００２５】
第１実施形態の不揮発性メモリでは、ドレイン領域２２のドレイン幅ＷＤを０．１４μｍとし、ソース領域２４のソース幅ＷＳを０．０６μｍとしている。この場合、ドレイン領域２２とソース領域２４の不純物濃度を等しく形成すると、ドレイン領域２２の長手方向の両端間の電気抵抗（以下、単にドレイン抵抗と称する。）よりも、ソース領域２４の長手方向の両端間の電気抵抗（以下、単にソース抵抗と称する。）が高くなる。このとき、ソース領域２４のソース幅ＷＳが狭く形成されているので、ドレイン領域２２のチャネル方向の中心（図中、仮想中心線２３で示す。）とソース領域２４のチャネル方向の中心（図中、仮想中心線２５で示す。）の間の距離、すなわち、コントロールゲート３０の長手方向のドレイン幅ＷＤとソース幅ＷＳのそれぞれの中心間距離ＤＣが、図５を参照して説明した、従来のドレイン抵抗及びソース抵抗を等しくした不揮発性メモリに比べて短くなる。なお、以下の説明では、ドレイン幅ＷＤとソース幅ＷＳそれぞれの中心間距離ＤＣを、ドレイン及びソース間距離と称する。ここでは、隣接するドレイン領域２２及びソース領域２４の対向する端縁間の間隔ＤＤＳを０．１４μｍとしている。また、コントロールゲート３０の幅ＷＧ及び間隙、すなわち、隣接する２つのコントロールゲートの対向する端縁間の間隔ＤＧは、いずれも０．１４μｍとしている。
【００２６】
この第１実施形態のメモリセルの構造では、１つのメモリセルの面積は、０．２８μｍ×０．２４μｍ＝０．０６７２μｍ２になる。これに対し、従来のメモリセルの構造では、１つのメモリセルの面積は、０．２８μｍ×０．２８μｍ＝０．０７８４μｍ２である。すなわち、第１実施形態のメモリセルでは、従来のメモリセルに比べて、１つのメモリセルの面積を１５％程度縮小することができる。
【００２７】
ドレイン領域２２とソース領域２４として機能する不純物拡散層２０の不純物濃度を、図５を参照して説明した従来の不揮発性メモリと等しくすると、ドレイン抵抗は１０ｋΩ程度であるが、ソース抵抗は２５ｋΩ程度になる。この場合、ドレイン抵抗とソース抵抗の和は３５ｋΩであり、ドレイン抵抗が１０ｋΩであるので、図１及び図２に示されるように、書込み特性は劣化しない。
【００２８】
なお、図１に示したようにソース抵抗及びドレイン抵抗の和が４０ｋΩに達するまでは、書込み特性の劣化は起こらない。従って、図５に示す従来構造のように、ドレイン領域及びソース領域のシート抵抗を等しくしたまま、ソース領域及びドレイン領域の幅を半分にして、ソース抵抗及びドレイン抵抗をともに２０ｋΩにすることも、原理的には可能である。しかしながら、メモリセル全体のサイズは設計値とほぼ等しくできるものの、形成された個々の不純物拡散層の幅ＷＳ及びＷＤは、設計値に対して、最大で０．０２μｍ程度の誤差が生じる場合がある。そのため、不純物拡散層（図５中符号２２０で示す部分）の幅の設計値を、従来の半分の０．０７μｍにすると、形成された不純物拡散層２２０の幅は、０．０５μｍ程度になり、抵抗値が２０ｋΩよりもさらに大きくなる恐れがある。図２に示したように、ソース抵抗が２０ｋΩよりも大きくなった場合では、書込み特性は、ほとんど影響を受けないが、ドレイン抵抗が２０ｋΩよりも大きくなると、書込み特性が劣化する恐れがある。
【００２９】
これに対して、第１実施形態の構造の場合、ドレイン領域２２のドレイン幅ＷＤとソース領域２４のソース幅ＷＳが設計値に対して変動して、０．１６μｍと０．０４μｍ程度になった場合は、ソース抵抗は増加するが、ドレイン抵抗は減少するので、書込み特性は劣化しない。一方、ドレイン領域２２の幅とソース領域２４の幅が設計値に対して変動して、０．１２μｍと０．０８μｍ程度になった場合は、ソース抵抗は減少するが、ドレイン抵抗は増加する。しかし、ドレイン抵抗は増加しても２０ｋΩを超えないので、書込み特性は劣化しない。
【００３０】
（第２実施形態）
図４を参照して、第２実施形態の拡散層ビットライン構造の不揮発性メモリについて説明する。図４（Ａ）及び（Ｂ）は、第２実施形態の拡散層ビットライン構造の不揮発性メモリを説明するための模式図である。図４（Ａ）は上面から見た概略平面図であり、図４（Ｂ）は、図４（Ａ）のＡ−Ａ線に沿った面で切った概略拡大断面図である。
【００３１】
ドレイン領域１２２及びソース領域１２４は、半導体基板１１０に、不純物拡散層１２０で互いに平行に延在して形成されている。これら不純物拡散層１２０がビットラインとして用いられる。コントロールゲート１３０は、半導体基板１１０上にドレイン領域１２２及びソース領域１２４の長手方向と直交する方向に延在して、ストライプ状に設けられている。
【００３２】
１組のドレイン領域１２２及びソース領域１２４と、１つのコントロールゲート１３０とで、不揮発性メモリの１つのメモリセル（図４（Ａ）中、破線Ｉで示す部分）が構成される。第２実施形態の拡散層ビットライン構造の不揮発性メモリは、メモリセルがアレイ状に配置されて構成されている。
【００３３】
不揮発性メモリの１つのメモリセルは、１つのフローティングゲート１４０を備えている。フローティングゲート１４０は、ドレイン領域１２２とソース領域１２４の間の半導体基板１１０上に、フローティングゲート絶縁膜１４５を介して設けられている。また、コントロールゲート１３０は、フローティングゲート１４０上に、コントロールゲート絶縁膜１３５を介して、又は、半導体基板１１０上に層間絶縁膜１５０を介して設けられている。
【００３４】
図２を参照して説明したように、ソース抵抗が高くても書き込み特性は劣化しない。そこで、ソース領域として機能する不純物拡散層の不純物濃度を低くすることができる。不純物濃度を低くすると、ソース領域及びドレイン領域間のシート抵抗が大きくなり、オフリーク電流に対して、マージンが拡大する。例えば、ドレイン領域１２２のドレイン幅ＷＤ及びソース領域１２４のソース幅ＷＳを共に０．１４μｍとした場合に、ソース領域１２４として機能する不純物拡散層の不純物濃度を、ドレイン領域１２２として機能する不純物拡散層の不純物濃度よりも低くして、ドレイン抵抗を１０ｋΩとし、ソース抵抗を２５ｋΩとすれば、隣接するドレイン領域１２２及びソース領域１２４の対向する端縁間の間隔ＤＤＳを０．１０μｍ程度にまで縮小させることができる。
【００３５】
このとき、ドレイン領域１２２及びソース領域１２４の間隔が狭くなるので、ドレイン領域１２２のチャネル方向の中心（図中、仮想中心線１２３で示す。）とソース領域１２４のチャネル方向の中心（図中、仮想中心線１２５で示す。）の間の距離、すなわち、コントロールゲート１３０の長手方向でのドレイン幅ＷＤ及びソース幅ＷＳのそれぞれの中心間距離ＤＣが、図５を参照して説明した、従来の不揮発性メモリに比べて短くなる。また、コントロールゲート１３０の幅ＷＧ及び間隙ＤＧについては、いずれも０．１４μｍとしている。
【００３６】
この第２実施形態のセル構造では、１つのメモリセルの面積は、０．２８μｍ×０．２４μｍ＝０．０６７２μｍ２となる。これに対し、従来のメモリセルの構造では、１つのメモリセルの面積は、０．２８μｍ×０．２８μｍ＝０．０７８４μｍ２である。すなわち、第２実施形態のメモリセルでは、従来のメモリセルに比べて、１つのメモリセルの面積を１５％程度縮小することができる。
【図面の簡単な説明】
【００３７】
【図１】しきい値電圧の差ΔＶｔのソース抵抗及びドレイン抵抗の和に対する依存性を示す図である。
【図２】しきい値電圧の差ΔＶｔのドレイン抵抗に対する依存性を示す図である。
【図３】第１実施形態の不揮発性メモリの構成例を示す概略図である。
【図４】第２実施形態の不揮発性メモリの構成例を示す概略図である。
【図５】従来の不揮発性メモリの構成例を示す概略図である。
【符号の説明】
【００３８】
１０、１１０、２１０    半導体基板
２０、１２０、２２０    不純物拡散層
２２、１２２、２２２    ドレイン領域
２４、１２４、２２４    ソース領域
３０、１３０、２３０    コントロールゲート
３５、１３５、２３５    コントロールゲート絶縁膜
４０、１４０、２４０    フローティングゲート
４５、１４５、２４５    フローティングゲート絶縁膜
５０、１５０、２５０    層間絶縁膜
【図１】
2007109752.tif 000003
【図２】
2007109752.tif 000004
【図３】
2007109752.tif 000005
【図４】
2007109752.tif 000006
【図５】
2007109752.tif 000007