(57)【要約】【課題】メタル配線、コンタクトのバラツキ要因による電圧分圧比の精度の劣化を回避すると共に、曲げ応力の耐力を低下させることなく精度を向上させたラダー抵抗を形成した半導体装置を提供すること。【解決手段】半導体基板上に形成されるラダー抵抗を有する半導体装置において、このラダー抵抗は、並設された複数の長手状の抵抗部と、この抵抗部の長手方向に所定間隔で、抵抗部間をそれぞれ接続する複数の接続部と、接続部ごとの電圧を取り出すために設けられた複数の電圧取出部とを備えた。そして、抵抗部を電流パスに設定し、接続部を電流パスとならないようにした。【選択図】図２
2007109912.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるラダー抵抗を有する半導体装置において、
前記ラダー抵抗は、
並設された複数の長手状の抵抗部と、
前記抵抗部の長手方向に所定間隔で、前記抵抗部間をそれぞれ接続する複数の接続部と、
前記接続部ごとの電圧を取り出すために設けられた複数の電圧取出部と、を備えたことを特徴とする半導体装置。
【請求項２】
前記抵抗部及び前記接続部は、前記半導体基板上に形成した同一のポリシリサイド層からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗部の長手方向に略直交する方向に位置する前記接続部に設けた前記電圧取出部同士を接続したことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
アナログデータからデジタルデータへの変換又はデジタルデータからアナログデータへの変換を行うコンバータ回路を半導体基板上に形成した半導体装置において、
前記コンバータ回路は、ラダー抵抗を有し、
前記ラダー抵抗は、
並設された複数の長手状の抵抗部と、
前記抵抗部の長手方向に所定間隔で、前記抵抗部間をそれぞれ接続する複数の接続部と、
前記接続部ごとの電圧を取り出すために設けられた複数の電圧取出部と、を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデータからデジタルデータへの変換を行うアナログ／デジタルコンバータ回路（以下、「Ａ／Ｄコンバータ回路」という。）やデジタルデータからアナログデータへの変換を行うデジタル／アナログコンバータ回路（以下、「Ｄ／Ａコンバータ回路」という。）に使用されるラダー抵抗を半導体基板上に形成した半導体装置に関する。
【背景技術】
【０００２】
従来からＡ／Ｄコンバータ回路やＤ／Ａコンバータ回路などにおいては、複数の基準電圧や参照電圧を発生するために複数の抵抗を直列配列したラダー抵抗が用いられている。そして、近年の集積化技術の発達に伴い、半導体プロセスによってラダー抵抗を含むＡ／Ｄコンバータ回路やＤ／Ａコンバータ回路が形成された半導体装置が製造されている。
【０００３】
このように半導体プロセスで製造される従来のラダー抵抗は、図４に示すように、電流パスにメタル配線、コンタクト、抵抗素子が直列的に複数接続された構造で形成されている。すなわち、このラダー抵抗は、図５に示すように、メタル配線、コンタクト、抵抗素子からなる単位抵抗（＝２×Ｒｍ＋２×Ｒｃ＋Ｒp）を直列的に接続することによって構成されていた。そして、複数の基準電圧や参照電圧を単位抵抗間の間から取り出していた。このような構成のラダー抵抗によって複数の基準電圧や参照電圧を生成する場合、メタル配線、コンタクト、抵抗素子のバラツキ要因により、電圧分圧比の精度が決まることになる。
【０００４】
したがって、上記のラダー抵抗では、メタル配線、コンタクト、抵抗素子のバラツキ要因により、電圧分圧比の精度が劣化してしまうことになる。
【０００５】
そこで、電圧分圧比の精度を向上させるために、特許文献１においては、図６に示すように、メタル配線、コンタクトのバラツキ要因による電圧分圧比の精度の劣化を回避すべく、実質的な電流パスとなる領域を回避して、メタル配線、コンタクトを設けたラダー抵抗が開示されている。
【特許文献１】特開平５−２８４０３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年、Ａ／Ｄコンバータ回路やＤ／Ａコンバータ回路の分解能の向上が要求されてきており、それに伴い、さらなる電圧分圧比の精度の向上が求められている。
【０００７】
上述の特許文献１においても、メタル配線、コンタクトのバラツキ要因による電圧分圧比の精度の劣化を回避することができるが、さらに電圧分圧比の精度の向上のためには、抵抗素子部分での抵抗値の精度向上が必要となる。
【０００８】
抵抗素子部分での抵抗値の精度を向上するための方法として、抵抗素子の面積を大きくする方法が考えられるが、抵抗素子の面積が大きくなると抵抗素子の曲げ応力に対する耐力が弱くなってしまう。
【０００９】
そこで、本発明は、メタル配線、コンタクトのバラツキ要因による電圧分圧比の精度の劣化を回避すると共に、曲げ応力の耐力を低下させることなく抵抗値の精度を向上させたラダー抵抗を形成した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
そこで、請求項１に記載の発明は、半導体基板上に形成されるラダー抵抗を有する半導体装置において、前記ラダー抵抗は、並設された複数の長手状の抵抗部と、前記抵抗部の長手方向に所定間隔で、前記抵抗部間をそれぞれ接続する複数の接続部と、前記接続部ごとの電圧を取り出すために設けられた複数の電圧取出部とを備えたことを特徴とする。
【００１１】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記抵抗部及び前記接続部は、前記半導体基板上に形成した同一のポリシリサイド層からなることを特徴とする。
【００１２】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記抵抗部の長手方向に略直交する方向に位置する前記接続部に設けた前記電圧取出部同士を接続したことを特徴とする。
【００１３】
また、請求項４に記載の発明は、アナログデータからデジタルデータへの変換又はデジタルデータからアナログデータへの変換を行うコンバータ回路を半導体基板上に形成した半導体装置において、前記コンバータ回路は、ラダー抵抗を有し、前記ラダー抵抗は、並設された複数の長手状の抵抗部と、前記抵抗部の長手方向に所定間隔で、前記抵抗部間をそれぞれ接続する複数の接続部と、前記接続部ごとの電圧を取り出すために設けられた複数の電圧取出部とを備えたことを特徴とする。
【発明の効果】
【００１４】
請求項１に記載の発明によれば、電圧取出部を電流パスとなる抵抗部ではなく、抵抗部間を接続する接続部に設けるようにしたので、メタル配線、コンタクトのバラツキ要因による電圧分圧比の精度の劣化を回避することができる。しかも、単位抵抗を複数の抵抗部により形成するようにしているため、曲げ応力への耐力を向上させることができると共に抵抗値の精度を向上させることができる。
【００１５】
また、請求項２に記載の発明によれば、抵抗部と接続部とを同一のポリシリサイド層で形成するようにしたため、半導体基板上に抵抗部と接続部とを同一工程で形成することができる。
【００１６】
また、請求項３に記載の発明によれば、３以上の抵抗部を用いるときに、これら抵抗部間を接続するために接続部を複数設け、この複数の接続部にそれぞれ設けた電圧取出部同士を接続するようにしたため、複数の接続部に電圧取出部を一つしか設けない構成に比べ、電圧取出口が多数あるため電圧取出口の低抵抗化が可能となる。
【００１７】
また、請求項４に記載の発明によれば、Ａ／Ｄコンバータ回路又はＤ／Ａコンバータ回路を形成した半導体装置において、Ａ／Ｄコンバータ回路又はＤ／Ａコンバータ回路に用いられるラダー抵抗の電圧取出部を電流パスとなる抵抗部ではなく、抵抗部間を接続する接続部に設けるようにしたので、メタル配線、コンタクトのバラツキ要因による電圧分圧比の精度の劣化を回避することができる。しかも、単位抵抗を複数の抵抗部により形成するようにしているため、曲げ応力への耐力を向上させることができると共に抵抗値の精度を向上させることができる。さらに、複数の抵抗部を並列接続し、同時に電圧取出口を多数設けることにより電圧取出口の低抵抗化を図ることができ、Ａ／Ｄコンバータ回路やＤ／Ａコンバータ回路において参照電圧や基準電圧のセットリング時間が短くなり、高速動作が可能となる。
【発明を実施するための最良の形態】
【００１８】
本実施形態における半導体装置は、ラダー抵抗を参照電圧や基準電圧として使用するＡ／Ｄコンバータ回路やＤ／Ａコンバータ回路を半導体基板上に形成した半導体装置である。
【００１９】
ラダー抵抗を参照電圧として用いるＡ／Ｄコンバータ回路には、フラッシュ方式Ａ／Ｄコンバータ回路やサブレンジング方式Ａ／Ｄコンバータ回路などが含まれる。また、ラダー抵抗を基準電圧として用いるＤ／Ａコンバータ回路には、抵抗ラダー方式Ｄ／Ａコンバータ回路などが含まれる。
【００２０】
そして、半導体基板上に形成されるＡ／Ｄコンバータ回路やＤ／Ａコンバータ回路にはラダー抵抗が含まれ、このラダー抵抗は、並設された複数の長手状の抵抗部とこの抵抗部の長手方向に所定間隔で、抵抗部間をそれぞれ接続する複数の接続部と、接続部ごとの電圧を取り出すために設けられた複数の電圧取出部とを備えている。
【００２１】
より具体的には、本実施形態におけるラダー抵抗は、電流パスとなる長手状の抵抗部をその長手方向と交差する方向に複数並設し、この抵抗部の長手方向に所定の間隔（たとえば、等間隔）をおいて、抵抗部間を接続部によって接続することによりこの接続部が電流パスにならないようにしている。
【００２２】
すなわち、並設された複数の長手状の抵抗部と複数の接続部とにより格子状構造とすることにより、抵抗部の長手方向に電圧を印加したときに、抵抗部が電流パスとなり、接続部は電流パスとならないように構成し、この接続部に電圧取出部を設けている。ここで、接続部が電流パスとならないのは、隣接する抵抗部と接続される接続部の両端が、抵抗部の長手方向に電圧を印加したときに、その電位が同一或いは略同一となる位置となるためであり、接続部には電流が流れない、或いは流れても無視できる程度の電流しか流れない。
【００２３】
このように電圧取出部を電流パスとなる抵抗部ではなく、抵抗部間を接続する接続部に設けるようにしたので、メタル配線、コンタクトのバラツキ要因による電圧分圧比の精度の劣化を回避することができる。
【００２４】
しかも、単位抵抗をそれぞれ離隔した複数の抵抗部により形成するようにしているため、曲げ応力への耐力を向上させることができると共に抵抗値の精度を向上させることができる。
【００２５】
ここで、複数の抵抗部は、それぞれ同一形状とし、複数の抵抗部における長手方向の両端部がそれぞれ長手方向と交差する直線上に間隔を空けて位置するように配置することが望ましい。このように配置することにより、抵抗部の長手方向に所定間隔で、抵抗部の長手方向と交差する直線上に抵抗部間を接続する接続部を設けることができる。ここで、この交差方向を抵抗部の長手方向に略直交する方向とすれば、ラダー抵抗を略長方形状或いは略正方形状に配置することができる。
【００２６】
また、抵抗部及び接続部を同一のポリシリサイド層により形成している。このように抵抗部と接続部とを同一のポリシリサイド層で形成することとしているため、半導体基板上に抵抗部と接続部とを同一工程で形成することができる。
【００２７】
すなわち、半導体基板上にポリシリサイド層を形成した後、レジストマスクを用いてこのポリシリサイド層をパターンニングすることにより、抵抗部及び接続部を半導体基板上に同時に形成することができる。
【００２８】
また、３つ以上の抵抗部から構成されるような場合には、所定間隔で、抵抗部の長手方向に略直交する方向に位置する接続部に電圧取出部をそれぞれ設け、この電圧取出部間を接続する。すなわち、抵抗部の長手方向に略直交する方向に位置する接続部に設けた電圧取出部同士を接続する。
【００２９】
このように、３つ以上の抵抗部から構成されるような場合には、複数の電圧取出部を接続するようにしたため、複数の接続部に電圧取出部を一つしか設けない構成にくらべ、電圧取出口が多数あるため電圧取出口の低抵抗化が可能となる。
【００３０】
以下、本実施形態におけるＡ／Ｄコンバータ回路を形成した半導体装置について、図面を参照してさらに具体的に説明する。図１はＡ／Ｄコンバータ回路の概略構成を示す図、図２は半導体基板上に形成されたラダー抵抗の構成を示す図である。
【００３１】
図１に示すように、Ａ／Ｄコンバータ回路は、複数の抵抗Ｒａを直列に設け、各抵抗Ｒａの端部の電圧（以下、「参照電圧」ともいう。）Ｖ１〜Ｖ４をそれぞれ取り出すための参照電圧取出部（以下、「タップ」又は「電圧取出部」ともいう。）を複数有するラダー抵抗１と、ラダー抵抗１における各参照電圧Ｖ１〜Ｖ４と入力されるアナログデータとをそれぞれ比較するコンパレータ２ａ〜２ｄと、各コンパレータ２ａ〜２ｄから出力される信号をデジタルデータに符号化するエンコーダ３とから構成される。
【００３２】
ここで、ラダー抵抗１の両端には、それぞれ基準電圧ＶＲＴとＶＴＢとが印加されることにより、各抵抗Ｒａの両端にはそれぞれ（ＶＲＴ−ＶＲＢ）／４Ｒの電圧が発生する。また、参照電圧Ｖ１＝３（ＶＲＴ−ＶＲＢ）／４Ｒ＋ＶＲＢ、参照電圧Ｖ２＝２（ＶＲＴ−ＶＲＢ）／４Ｒ＋ＶＲＢ、参照電圧Ｖ３＝（ＶＲＴ−ＶＲＢ）／４Ｒ＋ＶＲＢ、参照電圧Ｖ４＝ＶＲＢとなる。
【００３３】
そして、コンパレータ２ａで参照電圧Ｖ１とアナログデータが、コンパレータ２ｂで参照電圧Ｖ２とアナログデータが、コンパレータ２ｃで参照電圧Ｖ３とアナログデータが、コンパレータ２ｄで参照電圧Ｖ４とアナログデータがそれぞれ比較され、その結果に基づいてデジタルデータがエンコーダ３によって生成される。このように、Ａ／Ｄコンバータ回路によって、アナログデータの電圧レベルに応じたデジタルデータが生成される。
【００３４】
たとえば、アナログデータの電圧Ｖａが、２（ＶＲＴ−ＶＲＢ）／４Ｒ＋ＶＲＢ＜Ｖａ＜３（ＶＲＴ−ＶＲＢ）／４Ｒ＋ＶＲＢの範囲にある場合、コンパレータ２ａはＬｏｗレベルの信号が出力され、コンパレータ２ｂ〜２ｄからはそれぞれＨｉｇｈレベルの信号が出力される。そして、この信号を受信して、エンコーダ３によりデジタルデータが生成される。
【００３５】
次に、半導体基板上に形成されるラダー抵抗１について、図２を参照してさらに具体的に説明する。
【００３６】
ラダー抵抗１は、半導体基板上にポリシリサイド層を形成した後、レジストマスクを用いてパターンニングして、図２に示すように、格子状構造のポリシリサイドを形成している。
【００３７】
この格子状構造のポリシリサイドは、複数の抵抗部１０ａ〜１０ｄと、複数の接続部１１ａ１〜１１ａ３，１１ｂ１〜１１ｂ３，１１ｃ１〜１１ｃ３，１１ｄ１〜１１ｄ３とからなる。
【００３８】
なお、以下、接続部１１ａ１〜１１ａ３，１１ｂ１〜１１ｂ３，１１ｃ１〜１１ｃ３，１１ｄ１〜１１ｄ３のいずれか又は全ての接続部を示す場合には、便宜上、接続部１１という場合があるものとし、また抵抗部１０ａ〜１０ｄのいずれか又は全ての抵抗部を示す場合には、便宜上、抵抗部１０ということがあるものとする。
【００３９】
抵抗部１０は、ラダー抵抗１の各抵抗Ｒａの構成要素となる領域であり、抵抗部１０の長手方向に電圧が印加されたときに電流パスとなる領域である。また、抵抗部１０ａ〜１０ｄは、図２に示すように、所定間隔をもって並設されており、複数の抵抗部１０ａ〜１０ｄにおける長手方向の両端部がそれぞれ長手方向と直交する直線上に位置するように配置されている。さらに、複数の抵抗部１０ａ〜１０ｄは、それぞれ長手状の同一形状に形成されている。
【００４０】
また、接続部１１は、図２に示すように、抵抗部１０の長手方向に等間隔Ｄをもって、隣接する抵抗部１０間を接続する。すなわち、接続部１１は、抵抗部１０ａと１０ｂとの間、抵抗部１０ｂと１０ｃとの間、抵抗部１０ｃと１０ｄとの間にそれぞれ所定間隔Ｄをもって複数設けられている。
【００４１】
また、各接続部１１ａ１〜１１ａ３，１１ｂ１〜１１ｂ３，１１ｃ１〜１１ｃ３，１１ｄ１〜１１ｄ３は、それぞれ各コンタクト１２ａ１〜１２ａ３，１２ｂ１〜１２ｂ３，１２ｃ１〜１２ｃ３，１２ｄ１〜１２ｄ３を介して各電圧取出部１３ａ１〜１３ａ３、１３ｂ１〜１３ｂ３、１３ｃ１〜１３ｃ３、１３ｄ１〜１３ｄ３に接続されており、この電圧取出部は、メタル配線によって形成される。なお、以下、電圧取出部１３ａ１〜１３ａ３、１３ｂ１〜１３ｂ３、１３ｃ１〜１３ｃ３、１３ｄ１〜１３ｄのいずれか又は全ての電圧取出部を示す場合には、便宜上、電圧取出部１３ということがあるものとする。
【００４２】
また、抵抗部１０の長手方向と直交する方向線上に位置する接続部１１に接続された電圧取出部１３は互いに接続されている。すなわち、電圧取出部１３ａ１〜１３ａは互いに接続され、同様に、電圧取出部１３ｂ１〜１３ｂ３、電圧取出部１３ｃ１〜１３ｃ３、電圧取出部１３ｄ１〜１３ｄ３はそれぞれ互いに接続される。
【００４３】
このようにラダー抵抗１の単位抵抗である抵抗Ｒａは、Ｄの長さからなる抵抗部１０ａ〜１０ｄの領域が接続部１１によって並列に接続された構造となっている。たとえば、図２中の単位抵抗Ｒは、Ｄの長さからなる抵抗部１０ａ〜１０ｄの領域がその一端を接続部１１ｂ１〜１１ｂ３によって接続され、他端を接続部１１ｃ１〜１１ｃ３によって接続されている。そして、各接続部１１ｂ１〜１１ｂ３はそれぞれコンタクト１２ｂ１〜１３ｂ３を介して、各電圧取出部１３ｂ１〜１３ｂ３に接続され、各接続部１１ｃ１〜１１ｃ３はそれぞれコンタクト１２ｃ１〜１２ｃ３を介して、各電圧取出部１３ｃ１〜１３ｃ３に接続される。
【００４４】
なお、上述のラダー抵抗１は次のような工程により半導体基板上に形成される。すなわち、上述のように半導体基板上にパターンニングされたポリシリサイド層を形成する。そして、このポリシリサイド層上に絶縁層１４を形成する。次に、この絶縁層１４において接続部１１上にそれぞれ開口部を形成する。そして、この開口部にメタルを充填することにより接続部１１にそれぞれ電圧取出部１３を設ける。また、電流パスの方向と直交する方向で隣接する電圧取出部１３はそれぞれメタル配線により接続される。
【００４５】
以上のように、本実施形態における半導体装置は、電圧取出部を電流パスとなる抵抗部ではなく、抵抗部間を接続する接続部に設けるようにしたので、メタル配線、コンタクトのバラツキ要因による電圧分圧比の精度の劣化を回避することができる。しかも、単位抵抗をそれぞれ複数の抵抗部により形成するようにしているため、曲げ応力への耐力を向上させることができると共に抵抗値の精度を向上させることができる。また、複数の抵抗部を並列接続し、同時に電圧取出口を多数設けることにより電圧取出口の低抵抗化を図ることができ、Ａ／Ｄコンバータ回路において参照電圧のセットリング時間が短くなり、高速動作が可能となる。
【００４６】
なお、本実施形態においては、抵抗部と接続部とを同一のポリシリサイド層に形成するようにしたが、抵抗部と接続部とを別の層で接続するようにしてもよい。また、図６に示すようなラダー抵抗を複数並設し、各ラダー抵抗の長手方向と略直交する電圧取出口（電圧取出部）同士を接続することようにしてもよい。
【００４７】
また、Ｄ／Ａコンバータ回路についても上述のＡ／Ｄコンバータ回路と同様に高精度かつ応力緩和された上述のラダー抵抗１を適用することができる。以下、Ｄ／Ａコンバータ回路を形成した半導体装置について、図面を参照してさらに具体的に説明する。図３はＤ／Ａコンバータ回路の概略構成を示す図である。
【００４８】
Ｄ／Ａコンバータ回路は、複数の抵抗Ｒａを直列に設け、各抵抗Ｒａの端部の電圧Ｖ１〜Ｖ４を基準電圧としてそれぞれ取り出すための電圧取出部を複数有するラダー抵抗１と、ラダー抵抗１における基準電圧Ｖ１〜Ｖ４のうちいずれかを選択するスイッチ部４とから構成されており、このスイッチ部４は図示しない制御部によって制御される。
【００４９】
ここで、ラダー抵抗１の両端には、それぞれ基準電圧ＶＲＴとＶＴＢとが印加されることにより、各抵抗Ｒａの両端にはそれぞれ（ＶＲＴ−ＶＲＢ）／４Ｒの電圧が発生する。また、基準電圧Ｖ１＝３（ＶＲＴ−ＶＲＢ）／４Ｒ＋ＶＲＢ、基準電圧Ｖ２＝２（ＶＲＴ−ＶＲＢ）／４Ｒ＋ＶＲＢ、基準電圧Ｖ３＝（ＶＲＴ−ＶＲＢ）／４Ｒ＋ＶＲＢ、基準電圧Ｖ４＝ＶＲＢとなる。そして、制御部は、スイッチ部４を制御して、これら基準電圧Ｖ１〜Ｖ４のうちいずれかをアナログデータとして出力する。
【００５０】
このように本実施形態におけるＤ／Ａコンバータ回路では、図２に示すようなラダー抵抗１を基準圧生成手段として用いることにより、メタル配線、コンタクトのバラツキ要因による電圧分圧比の精度の劣化を回避することができると共に、曲げ応力への耐力を向上させることができ、しかも抵抗値の精度を向上させることができる。さらに、複数の抵抗部を並列接続し、同時に電圧取出口を多数設けることにより電圧取出口の低抵抗化を図ることができ、Ｄ／Ａコンバータ回路において基準電圧のセットリング時間が短くなり、高速動作が可能となる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態におけるＡ／Ｄコンバータ回路の構成を示す図である。
【図２】図１のＡ／Ｄコンバータ回路が有するラダー抵抗の構成を示す図である。
【図３】本発明の一実施形態におけるＤ／Ａコンバータ回路の構成を示す図である。
【図４】半導体基板上に設けられた従来のラダー抵抗の構造を示す図である。
【図５】図４のラダー抵抗の構造を示す図である。
【図６】半導体基板上に設けられた従来のラダー抵抗の構造を示す図である。
【符号の説明】
【００５２】
１  ラダー抵抗
２  コンパレータ
３  エンコーダ
１０  抵抗部
１１  接続部
１２  コンタクト
１３  メタル配線
【図１】
2007109912.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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