(57)【要約】      （修正有）【課題】フラッシュメモリ素子の製造方法に関するものであり、タングステンシリサイド膜の抵抗を減少させながらタングステンシリサイド膜とポリシリコン膜との界面特性を向上させること、タングステンシリサイド膜内のフッ素による誘電体膜の劣化を防止することができるフラッシュメモリ素子の製造方法を提供する。【解決手段】半導体基板１１の上部にトンネル酸化膜１２及び第１ポリシリコン膜１３を形成した後、パターニングする段階と、全体構造の上部に誘電体膜１４、第２ポリシリコン膜１５及びタングステンシリサイド膜１６を形成する段階と、酸化工程を実施して上記タングステンシリサイド膜１６内の剰余シリコンを上記タングステンシリサイド膜１６の上部の表面に移動させた後、酸化させて酸化膜１７を形成する段階と、上記酸化膜１７を除去する段階とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上部にトンネル酸化膜及び第１ポリシリコン膜を形成した後、パターニングする段階と、
全体構造の上部に誘電体膜、第２ポリシリコン膜及びタングステンシリサイド膜を形成する段階と、
酸化工程を実施して上記タングステンシリサイド膜内の剰余シリコンを上記タングステンシリサイド膜の上部の表面に移動させた後、酸化させて酸化膜を形成する段階と、
上記酸化膜を除去する段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
上記タングステンシリサイド膜は、シラン(SiH4)またはDCS(SiH2Cl2)とWF6をソースガスとする低圧化学気相蒸着(LPCVD)方式により形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
上記タングステンシリサイド膜は、タングステンとシリコンの比率が1:2.2〜1:2.8の範囲で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
上記タングステンシリサイド膜は、上記シラン(SiH4)と上記WF6をソースガスとして350℃〜500℃の温度で形成することを特徴とする請求項１または請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項５】
上記タングステンシリサイド膜は、DCS(SiH2Cl2)とWF6をソースガスとして500℃〜600℃の温度で形成することを特徴とする請求項１または請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項６】
上記タングステンシリサイド膜は、タングステン比率が高い第１タングステンシリサイド膜を蒸着した後、シリコン比率が高い第2タングステンシリサイド膜を蒸着して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
上記タングステンシリサイド膜は、スパッタ方式で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
上記酸化工程は、700℃〜1000℃の温度とH2O/H2の雰囲気で上記タングステンシリサイド膜内のタングステンの酸化を防止する選択的湿式酸化工程を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
上記選択的湿式酸化工程は、700℃〜900℃の温度で湿式酸化工程を実施した後、温度を1000℃〜1200℃に上昇させ、窒素系列のガス雰囲気またはアルゴン系列のガス雰囲気で熱処理工程を実施することを特徴とする請求項８に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
上記酸化工程は、700℃〜1200℃の温度とO2ガスの雰囲気で実施する乾式酸化工程を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
上記の乾式酸化工程は、酸化速度を遅らせるために窒素系列のガスまたはアルゴン系列のガスをさらに流入させて実施することを特徴とする請求項１０に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
上記酸化工程は、700℃〜1200℃の温度とO2/H2の雰囲気で実施するラジカル酸化工程を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
上記酸化膜は、HFまたはBOEを用いて除去することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法（Method of manufacturing a flash memory device）に関するものであり、特にタングステンシリサイド膜の抵抗を減少させながらタングステンシリサイド膜とポリシリコン膜との界面特性を向上させることができるフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
既存のNOR型フラッシュメモリ素子は、プログラム速度に多くの制約があった。これに代えてファウラー-ノルドハイム(Fowler-Nordheim;FN)トンネルリング現象を用いてフローティングゲートに電子を注入することによりデータプログラムを行い、大容量及び高い集積度を提供するNAND型フラッシュメモリ素子が提案された。
【０００３】
NAND型フラッシュメモリ素子は、多数のセルブロックで構成され、一つのセルブロックはデータを格納するための多数のセルが直列連結されて一つのストリングを構成する多数のセルストリング、セルストリングとドレイン及びセルストリングとソースとの間にそれぞれ形成されたドレイン選択トランジスタ及びソース選択トランジスタで構成される。ここで、NAND型フラッシュメモリ素子のセルは、半導体基板上の所定の領域に素子分離膜を形成した後、半導体基板の上部の所定の領域にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されたゲートを形成し、ゲートの両側に接合部を形成して構成される。ここで、フローティングゲートはポリシリコン膜を利用して形成し、コントロールゲートはポリシリコン膜とタングステンシリサイド膜を積層して形成する。
【０００４】
ところが、半導体素子の集積度が向上し、ライン線幅が減少することにより配線抵抗が非常に増加する問題がもたらされる。これにより、これまで適用されてきたタングステンシリサイドの代わりに抵抗を減少させるタングステン電極の開発が進行しており、一部は適用中である。しかし、タングステン電極の場合、タングステン酸化の問題により後続工程上の困難と電気的特性の安定的確保が不十分な段階である。また、現在適用中のタングステンシリサイドの場合は、集積度向上により低い抵抗が要求されているが、線幅の減少により抵抗が増加する問題を内包している。
【０００５】
現在、タングステンシリサイドのこのような問題により、蒸着後、高温熱工程を実施して抵抗を減少させることを適用中であるが、これも、限界があり、今後、素子に持続的な適用は困難であるのが現状である。そして、抵抗を減少させるために高温熱工程を実施する場合、タングステンシリサイドと1次電極であるポリシリコン界面の特性が非常に不良になる。これは、蒸着時に非晶質状態のタングステンシリサイドが熱工程により結晶化され、グレインサイズが大きくなる。また、タングステンシリサイド(WSix)の蒸着時に、タングステン(W)とシリコン(Si)の比率(x)が2.3〜2.6で膜が形成されるが、熱工程によりこの比率は2に近くなり、これにより剰余シリコンが1次電極であるポリシリコンとタングステンシリサイドの界面に移動して界面特性をさらに不良にする。これにより、ゲートエッチングによるラインパターニング時に不良をもたらす。従って、熱処理をゲートパターニング後に実施している。ところが、パターニング後、熱処理を実施する場合、タングステンシリサイド上にハードマスク膜が蒸着されていてタングステンシリサイド内のフッ素がゲート誘電体膜側に拡散される可能性が高くなる。これにより、ゲート誘電体膜の電気的特性が劣化する問題を抱えている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、タングステンシリサイド膜の抵抗を減少させ、タングステンシリサイド膜とポリシリコン膜との界面特性を向上させるフラッシュメモリ素子の製造方法を提供することにある。
【０００７】
上述した目的を達成するため、本発明ではタングステンシリサイド膜を蒸着した後、高温で湿式及び乾式酸化工程を実施してタングステンシリサイド膜内の剰余シリコンをタングステンシリサイド膜の上部表面に誘導し、酸化させてポリシリコン膜との界面に移動する剰余シリコンを減少させることにより界面特性を改善し、高温熱処理によるタングステンシリサイドの抵抗を減少させることができる。また、剰余シリコンを酸化させて除去することにより、窒素雰囲気で熱処理を実施することに比べてタングステンシリサイド膜内のタングステン比率を高めて抵抗を減少させることができる。そして、剰余シリコンを除去することにより、除去される厚さだけをタングステンシリサイド膜の蒸着時に増加させてポリシリコン膜とタングステンシリサイド膜の総厚さを増加させることができ、さらに抵抗を減少させることができる。従って、ポリシリコンとの界面特性が良好になり、ゲートエッチング時の不良を防止することができる。そして、タングステンシリサイド膜を蒸着した後、直ちに熱処理を実施することができ、タングステンシリサイド膜内のフッ素が誘電体膜でなく外部に抜け出す確率が高くなることによりフッ素による誘電体膜の劣化を防止することができる。
【課題を解決するための手段】
【０００８】
本発明の一実施例によるフラッシュメモリ素子の製造方法は、半導体基板の上部にトンネル酸化膜及び第１ポリシリコン膜を形成した後パターニングする段階と、全体構造の上部に誘電体膜、第２ポリシリコン膜及びタングステンシリサイド膜を形成する段階と、酸化工程を実施して上記タングステンシリサイド膜内の剰余シリコンを上記タングステンシリサイド膜の上部の表面に移動させた後、酸化させて酸化膜を形成する段階と、上記酸化膜を除去する段階とを含む。
【０００９】
上記タングステンシリサイド膜はシラン(SiH4)またはDCS(SiH2Cl2)とWF6をソースガスとする低圧化学気相蒸着(LPCVD)方式で形成する。
【００１０】
上記タングステンシリサイド膜は、タングステンとシリコンの比率が1:2.2〜1:2.8の範囲で形成する。
【００１１】
上記タングステンシリサイド膜は、上記シラン(SiH4)と上記WF6をソースガスとして350℃〜500℃の温度で形成する。
【００１２】
上記タングステンシリサイド膜は、DCS(SiH2Cl2)とWF6をソースガスとして500℃〜600℃の温度で形成する。
【００１３】
上記タングステンシリサイド膜は、タングステン比率が高い第１タングステンシリサイド膜を蒸着した後、シリコン比率が高い第２タングステンシリサイド膜を蒸着して形成する。
【００１４】
上記タングステンシリサイド膜は、スパッタ方式で形成する。
【００１５】
上記酸化工程は、700℃〜1000℃の温度とH2O/H2の雰囲気で上記タングステンシリサイド膜内のタングステンの酸化を防止する選択的湿式酸化工程を含む。
【００１６】
上記選択的湿式酸化工程は、700℃〜900℃の温度で湿式酸化工程を実施した後、温度を1000℃〜1200℃に上昇させて窒素系列のガス雰囲気またはアルゴン系列のガス雰囲気で熱処理工程を実施する。
【００１７】
上記酸化工程は、700℃〜1200℃の温度とO2ガスの雰囲気で実施する乾式酸化工程を含む。
【００１８】
上記乾式酸化工程は、酸化速度を遅らせるために窒素系列のガスまたはアルゴン系列のガスをさらに流入させて実施する。
【００１９】
上記酸化工程は、700℃〜1200℃の温度とO2/H2の雰囲気で実施するラジカル酸化工程を含む。
【００２０】
上記酸化膜は、HFまたはBOE（Buffered Oxide Etchant)を用いて除去する。
【発明の効果】
【００２１】
上述した通り、本発明によれば、タングステンシリサイド膜を形成した後、湿式酸化工程または乾式酸化工程によりタングステンシリサイド膜の抵抗を減少させながらタングステンシリサイド膜とポリシリコン膜との界面特性を向上させることができ、ゲートエッチング時の不良を防止することができ、ゲートライン間の干渉電荷を減らすことができるため、素子の電気的特性を向上させることができ、タングステンシリサイド膜を蒸着した後、直ちに熱処理を実施することができ、タングステンシリサイド膜内のフッ素が誘電体膜でなく外部に抜け出す確率が高くなり、フッ素による誘電体膜の劣化を防止することができる。また、既存の工程と装備を応用して工程を実施することができ、開発期間の短縮及び投資減少の効果がある。
【発明を実施するための最良の形態】
【００２２】
以下、添付した図面を参照し、本発明の実施例を詳細に説明する。
【００２３】
図１（ａ）〜図１（ｃ）は、本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するために順序的に示した素子の断面図である。
【００２４】
図１（ａ）を参照すれば、半導体基板11の上部にトンネル酸化膜12及び第１ポリシリコン膜13を形成した後、パターニングする。第１ポリシリコン膜13は、以後、フローティングゲートに作用するものであり、STI(ShallowTrench Isolation)方式により素子分離膜を形成した後に形成するか、またはSA-STI(Self Aligned Shallow TrenchIsolation)方式によりトンネル酸化膜12と第１ポリシリコン膜13を形成した後、これらをパターニングすると共に素子分離膜を形成し、第１ポリシリコン膜13の上部に他のポリシリコン膜を形成して形成することができる。また、SAFG(SelfAligned Floating Gate)方式により素子分離膜により孤立するように形成することができる。そして、第１ポリシリコン膜13の上部に（全体構造上の上部に）誘電体膜14を形成し、誘電体膜14の上部に第２ポリシリコン膜15及びタングステンシリサイド膜16を形成する。ここで、タングステンシリサイド膜16は、シラン(SiH4)またはDCS(SiH2Cl2)とWF6をソースガスとする低圧化学気相蒸着(LPCVD)方式により形成し、タングステンシリサイド膜16のタングステンとシリコンの比率は1:2.2〜1:2.8の範囲とする。この時、シラン(SiH4)とWF6をソースガスとする場合、350℃〜500℃の温度でタングステンシリサイド膜16を形成し、DCS(SiH2Cl2)とWF6をソースガスとする場合、500℃〜600℃の温度でタングステンシリサイド膜16を形成する。また、第２ポリシリコン膜15とタングステンシリサイド膜16の界面特性を改善させるためにタングステンシリサイド膜16の組成を二重で形成することも可能である。即ち、第２ポリシリコン膜15の上部にタングステン比率が高い第１タングステンシリサイド膜を蒸着して形成した後、シリコン比率が高い第２タングステンシリサイド膜を蒸着して形成することも可能である。一方、タングステンシリサイド膜16はスパッタ方式で形成することができる。
【００２５】
図１（ｂ）を参照すれば、タングステンシリサイド膜16を形成した後、湿式酸化工程、乾式酸化工程またはラジカル酸化工程を実施する。湿式酸化工程は、700℃〜1000℃の温度とH2O/H2の雰囲気でタングステンシリサイド膜16内のタングステンの酸化を防止する選択的酸化工程を実施する。また、700℃〜900℃以下の温度で選択的湿式酸化工程を実施した後、温度を1000℃〜1200℃に上昇させ、窒素系列のガス雰囲気またはアルゴン系列のガス雰囲気で追加熱処理工程を実施することができる。これは、湿式酸化による剰余シリコンを減少させた後、高温熱処理によりタングステンシリサイド膜16のグレインを追加成長させて抵抗を減少させるためである。一方、乾式酸化工程は、700℃〜1200℃の温度とO2ガスの雰囲気で実施する。この時、窒素系列のガスまたはアルゴン系列のガスを流入させて酸化速度を遅らせることができる。また、ラジカル酸化工程は、700℃〜1200℃の温度でH2/O2のガス雰囲気を用いて実施する。
【００２６】
タングステンシリサイド膜16を形成した後、酸化工程を実施すれば、タングステンシリサイド膜16内の剰余シリコンがタングステンシリサイド膜16の上部の表面に移動され、酸化して酸化膜17が形成されながら第２ポリシリコン膜15とタングステンシリサイド膜16の厚さの和が減少することにより、タングステンシリサイド膜16の厚さ増加マージンが生じる。即ち、同一厚さのタングステンシリサイド膜16を適用する場合、コントロールゲートの総厚さが減少してゲートライン間の干渉電荷を減らすことができ、抵抗をさらに減少させるためにタングステンシリサイド膜16の厚さを増加させて形成した後、酸化工程により剰余シリコンを除去してコントロールゲートの総厚さが増加しないようにすることができる。
【００２７】
図１（ｃ）を参照すれば、HF及びBOE（Buffered Oxide Etchant)等を用いて酸化膜17を除去する。以後、コントロールゲートマスクを用いた写真及びエッチング工程によりタングステンシリサイド膜16からトンネル酸化膜12までの所定領域をエッチングしてフローティングゲートとコントロールゲートが積層されたゲート電極を形成する。
【産業上の利用可能性】
【００２８】
本発明の活用例として、フラッシュメモリ素子の製造方法に適用出来、特にタングステンシリサイド膜の抵抗を減少させながらタングステンシリサイド膜とポリシリコン膜との界面特性を向上させることができるフラッシュメモリ素子の製造方法に適用出来る。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するために順序的に示した素子の断面図。
【符号の説明】
【００３０】
11…半導体基板
12…トンネル酸化膜
13…第１ポリシリコン膜
14…誘電体膜
15…第２ポリシリコン膜
16…タングステンシリサイド膜
17…酸化膜
【図１】
2007173762.tif 000003