(57)【要約】      （修正有）【課題】アクセス時間の高速化を実現しつつ消費電力の増加を防ぎ、かつ配線数も削減してチップ面積の増加を抑制することができる半導体記憶装置を提供する。【解決手段】単一の読出しグローバルビット線を複数のローカルビット線で共有して読み出し動作を行なう。第１のビット線と第２のビット線とに接続された複数のメモリセル、第１のビット線と書き込み信号線と階層プリチャージ制御信号線に接続された読み書き回路からなる複数の階層化アレーと、階層化アレーに接続され主読み出し信号線に接続された統合回路からなる統合階層アレーを形成し、前記第２のビット線と書き込み信号線と主読み出し信号線とを、前記複数の統合階層アレーで共有するように形成する。【選択図】図１
2007213732.tif 000002
【特許請求の範囲】
【請求項１】
第１のビット線と第２のビット線とに接続された複数のメモリセル、
および前記第１のビット線と書き込み信号線と階層プリチャージ制御信号線とに接続された読み書き回路からなる複数の階層アレーと、
前記複数の階層アレーに接続されかつ主読み出し信号線に接続された統合回路とを有する統合階層アレーを複数形成し、
複数の前記第２のビット線と複数の前記書き込み信号線と前記主読み出し信号線とを、
前記複数の統合階層アレーで共有するように形成した
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記読み書き回路は、
前記第１のビット線と前記階層プリチャージ制御信号線とに接続された階層プリチャージトランジスタを有し、
前記階層プリチャージ制御信号線を通じて前記階層プリチャージトランジスタを制御する階層プリチャージ制御回路と、
個々の前記第２のビット線と前記主読み出し信号線とにそれぞれ接続された複数の第２プリチャージトランジスタを有する第２プリチャージ回路とを備えた
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記階層プリチャージトランジスタは、
前記第２プリチャージトランジスタよりもサイズが小さい
ことを特徴とする半導体記憶装置。
【請求項４】
請求項２または請求項３に記載の半導体記憶装置において、
前記階層プリチャージ制御回路は、
カラムデコード信号線に接続され、ロウデコーダ側に配置した
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１から請求項４のいずれかに記載の半導体記憶装置において、
前記統合回路を、
論理回路を用いて構成した
ことを特徴とする半導体記憶装置。
【請求項６】
請求項２から請求項４のいずれかに記載の半導体記憶装置において、
前記統合回路は、
前記階層アレーの出力をプリチャージする統合プリチャージトランジスタを備え、
前記階層プリチャージ制御回路は、
統合プリチャージ制御信号線を通じて前記統合プリチャージトランジスタを制御する統合プリチャージ制御回路を備えた
ことを特徴とする半導体記憶装置。
【請求項７】
請求項２から請求項６のいずれかに記載の半導体記憶装置において、
前記読み書き回路は、
前記第１のビット線がゲートに接続されたＰｃｈトランジスタと、
前記書き込み信号線がゲートに接続されたＮｃｈトランジスタと、
前記階層プリチャージ制御回路からの階層プリチャージ制御信号線がゲートに接続されたＰｃｈトランジスタとを備えた
ことを特徴とする半導体記憶装置。
【請求項８】
請求項６または請求項７に記載の半導体記憶装置において、
前記統合プリチャージ制御回路は、
複数の前記統合プリチャージトランジスタを同時に停止するように構成した
ことを特徴とする半導体記憶装置。
【請求項９】
請求項２から請求項８のいずれかに記載の半導体記憶装置において、
前記主読み出し信号線に接続された読み出しデータ制御回路を備えた
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項２から請求項９のいずれかに記載の半導体記憶装置において、
前記統合回路は、
書き込み時にデータを転送しないための第１スイッチを備えた
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項２から請求項１０のいずれかに記載の半導体記憶装置において、
前記読み書き回路は、
書き込み時にデータを転送しないための第２スイッチを備えた
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項２から請求項１１のいずれかに記載の半導体記憶装置において、
前記階層プリチャージ制御回路の前記統合プリチャージ制御回路には、
ワード線起動信号線を接続した
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビット線を分割してアクセス時間を高速化する半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、プロセス世代が進むに連れて、メモリの読み出し速度に関する要求も大きくなっている。更に、プロセスの微細化によるトランジスタ特性、特にメモリセルの電流能力のバラツキのため、従来のセンスアンプ方式の読み出しでは、メモリセルによるビット線の電荷引き抜きに時間がかかり、アクセス時間が遅くなる傾向にある。
【０００３】
ここで、メモリセルアレーを分割することによりビット線容量を小さくして、アクセス時間を高速化する技術に着目すると、これまでにも様々な技術が開示されているが、例えば、メモリセルアレーを分割して、階層センスアンプで増幅して読み出す技術では、階層部での回路規模が大きくなり、半導体チップにおけるマクロの面積に多大な影響を与える。
【０００４】
また、他の従来技術（例えば、特許文献１および特許文献２を参照）として、階層部でグローバルの読み出し信号線を用いて読み出す技術も開示されている。
さらに、他の従来技術（例えば、特許文献３を参照）として、複数のビット線のデータを１本のグローバルビット線に乗せ変えて出力する技術も開示されている。
【特許文献１】特開２００５−２５８５９号公報
【特許文献２】特許第２７４４１４４号
【特許文献３】特許第３４５２４９７号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら上記のような従来の半導体記憶装置において、ビット線毎にグローバルビット線を必要とする構成では、ビット線数に対応して多数の配線が必要となり、これら多数の配線は、システムＬＳＩ上へ混載されるメモリなどを構成する際に、面積増加の抑制という点で特に大きな制約となっている。
【０００６】
一方、配線数を削減するために複数のビット線のデータをスイッチで１本のグローバルビット線に乗せ変えて出力する技術では、このスイッチング動作が必要なために、微細化プロセスのトランジスタバラつきを吸収するほどには高速化を図ることはできない。
【０００７】
また、ビット線、グローバルビット線毎にプリチャージ動作が行なわれるために、特にビット線毎にグローバルビット線を設ける場合には消費電力も増大する。
本発明は、上記従来の問題点を解決するもので、アクセス時間の高速化を実現しつつ消費電力の増加を防ぎ、かつ配線数も削減してチップ面積の増加を抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明の請求項１に記載の半導体記憶装置は、第１のビット線と第２のビット線とに接続された複数のメモリセル、および前記第１のビット線と書き込み信号線と階層プリチャージ制御信号線とに接続された読み書き回路からなる複数の階層アレーと、前記複数の階層アレーに接続されかつ主読み出し信号線に接続された統合回路とを有する統合階層アレーを複数形成し、複数の前記第２のビット線と複数の前記書き込み信号線と前記主読み出し信号線とを、前記複数の統合階層アレーで共有するように形成したことを特徴とする。
【０００９】
以上により、高速化を実現すると同時に、配線数を削減するという作用効果を有する。
また、本発明の請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、前記読み書き回路は、前記第１のビット線と前記階層プリチャージ制御信号線とに接続された階層プリチャージトランジスタを有し、前記階層プリチャージ制御信号線を通じて前記階層プリチャージトランジスタを制御する階層プリチャージ制御回路と、個々の前記第２のビット線と前記主読み出し信号線とにそれぞれ接続された複数の第２プリチャージトランジスタを有する第２プリチャージ回路とを備えたことを特徴とする。
【００１０】
以上により、階層読み出しでの更なる高速化を実現するという作用効果を有する。
また、本発明の請求項３に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置において、前記階層プリチャージトランジスタは、前記第２プリチャージトランジスタよりもサイズが小さいことを特徴とする。
【００１１】
以上により、高速化を実現すると同時に、配線数を削減してさらに面積を削減するという作用効果を有する。
また、本発明の請求項４に記載の半導体記憶装置は、請求項２または請求項３に記載の半導体記憶装置において、前記階層プリチャージ制御回路は、カラムデコード信号線に接続され、ロウデコーダ側に配置したことを特徴とする。
【００１２】
以上により、高速化を実現すると同時に配線数を削減し、さらに面積増加を抑制するという作用効果を有する。
また、本発明の請求項５に記載の半導体記憶装置は、請求項１から請求項４のいずれかに記載の半導体記憶装置において、前記統合回路を、論理回路を用いて構成したことを特徴とする。
【００１３】
以上により、複雑な制御なしに高速化を実現すると同時に、配線数を削減するという作用効果を有する。
また、本発明の請求項６に記載の半導体記憶装置は、請求項２から請求項４のいずれかに記載の半導体記憶装置において、前記統合回路は、前記階層アレーの出力をプリチャージする統合プリチャージトランジスタを備え、前記階層プリチャージ制御回路は、統合プリチャージ制御信号線を通じて前記統合プリチャージトランジスタを制御する統合プリチャージ制御回路を備えたことを特徴とする。
【００１４】
以上により、更なる高速化を実現するという作用効果を有する。
また、本発明の請求項７に記載の半導体記憶装置は、請求項２から請求項６のいずれかに記載の半導体記憶装置において、前記読み書き回路は、前記第１のビット線がゲートに接続されたＰｃｈトランジスタと、前記書き込み信号線がゲートに接続されたＮｃｈトランジスタと、前記階層プリチャージ制御回路からの階層プリチャージ制御信号線がゲートに接続されたＰｃｈトランジスタとを備えたことを特徴とする。
【００１５】
以上により、高速化を実現すると同時に配線数を削減し、さらに面積を削減するという作用効果を有する。
また、本発明の請求項８に記載の半導体記憶装置は、請求項６または請求項７に記載の半導体記憶装置において、前記統合プリチャージ制御回路は、複数の前記統合プリチャージトランジスタを同時に停止するように構成したことを特徴とする。
【００１６】
以上により、論理回路の複雑化なしに高速化を実現すると同時に、配線数を削減するという作用効果を有する。
また、本発明の請求項９に記載の半導体記憶装置は、請求項２から請求項８のいずれかに記載の半導体記憶装置において、前記主読み出し信号線に接続された読み出しデータ制御回路を備えたことを特徴とする。
【００１７】
以上により、読み出し動作時以外は出力データを変更せずに高速化を実現すると同時に、配線数を削減するという作用効果を有する。
また、本発明の請求項１０に記載の半導体記憶装置は、請求項２から請求項９のいずれかに記載の半導体記憶装置において、前記統合回路は、書き込み時にデータを転送しないための第１スイッチを備えたことを特徴とする。
【００１８】
以上により、書き込み時に書き込むデータを読み出さずに高速化を実現すると同時に、配線数を削減して消費電力の増加も抑えるという作用効果を有する。
また、本発明の請求項１１に記載の半導体記憶装置は、請求項２から請求項１０のいずれかに記載の半導体記憶装置において、前記読み書き回路は、書き込み時にデータを転送しないための第２スイッチを備えたことを特徴とする。
【００１９】
以上により、高速化を実現すると同時に配線数を削減し、更なる消費電力の増加も防ぐという作用効果を有する。
また、本発明の請求項１２に記載の半導体記憶装置は、請求項２から請求項１１のいずれかに記載の半導体記憶装置において、前記階層プリチャージ制御回路の前記統合プリチャージ制御回路には、ワード線起動信号線を接続したことを特徴とする。
【００２０】
以上により、階層プリチャージ制御回路と統合プリチャージ制御回路は、ワード線に同期した動作を実現させることで更なる高速化を実現すると同時に、配線数を削減し、更なる消費電力の増加も防ぎ、内部の制御信号の複雑化を防ぐという作用効果を有する。
【発明の効果】
【００２１】
以上のように本発明によれば、ビット線を分割することにより読み出しの高速化を可能にするとともに、主読み出し信号線を統合することにより配線数の削減を可能にすることができる。
【００２２】
そのため、アクセス時間の高速化を実現しつつ配線数も削減することができ、消費電力の増加を防ぎ、かつ内部の制御信号の複雑化を防止するとともにチップ面積の増加を抑制することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を示す半導体記憶装置について、図面を参照しながら具体的に説明する。
なお、各実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。ここでは４カラムのデータを１つの主読み出し信号線で読み出す構成について説明するが、他のカラム構成での主読み出し信号線への統合も同様である。また、階層アレー内のワード線やビット線、統合アレーや階層プリチャージ回路の数は、本実施の形態の数に限るものではない。
（実施の形態１）
本発明の実施の形態１の半導体記憶装置を説明する。
【００２４】
図１は本実施の形態１の半導体記憶装置における第１の統合階層アレーの詳細構成を示す回路図である。図１において、１はメモリセル、２は読み書き回路、３は階層アレー、４は統合回路、５は統合階層アレー、ＬＢＬ１は複数のメモリセル１に接続される一方のビット線、ＢＬ０〜ＢＬ３は複数のメモリセル１に接続される他方のビット線、ＷＢＬ０〜ＷＢＬ３は書き込み信号線、ＧＲＥは主読み出し信号線、ＷＬ０〜ＷＬ３１はワード線、ＰＧ００〜ＰＧ０３は階層プリチャージ制御信号線、ＰＨ０は統合回路に接続される統合プリチャージ制御信号線、ＴＮ１、ＴＮ２はＮｃｈトランジスタ、ＴＮ３は統合プリチャージトランジスタ、ＴＰ１は階層プリチャージトランジスタ、ＴＰ２はＰｃｈトランジスタである。
【００２５】
図２は本実施の形態１の半導体記憶装置における階層プリチャージ制御回路の詳細構成を示す回路図である。図２において、６は統合プリチャージ制御回路、ＣＡＤ１０〜ＣＡＤ１３はカラムデコード信号線、ＲＡＤ０〜ＲＡＤ７はロウプリデコード信号線、ｍｃｌｋはワード線起動信号線、１１１〜１１７はインバータ、１２１、１２２はトランスファーゲートである。
【００２６】
図３は本実施の形態１の半導体記憶装置における読み書きプリチャージ回路の詳細構成を示す回路図である。図３において、７は第２プリチャージ回路、８はデータ書き込み回路、９は読み出しデータ制御回路、ＰＣＧは第２プリチャージ制御信号線、ＲＥは読み出し動作起動信号線、ＷＤは書き込みデータ線、ＮＷＤはＷＤの反転書き込みデータ線、ＧＲＥＸは読み出し信号線、１０２、１０３はＮＡＮＤ回路、１０４はＡＮＤ回路、１１８、１１９、１２０、１２１はインバータ、ＴＮ４はＮｃｈトランジスタ、ＴＰ６は第２プリチャージトランジスタである。
【００２７】
図４は本実施の形態１の半導体記憶装置におけるメモリマクロの概略図である。図４において、５は統合階層アレー、Ｈ２は階層プリチャージ制御回路、ＲＷＰ１は読み書きプリチャージ回路、ＷＥは書き込み動作起動信号線、ＷＬ０〜ＷＬ２５５はワード線、ＰＧ００〜ＰＧ７３は階層プリチャージ制御信号線、ＰＨ０〜ＰＨ７は統合プリチャージ制御信号線である。
【００２８】
図５は本実施の形態１の半導体記憶装置におけるメモリセルの構成を示す回路図である。図５において、ＭＴＰ１は負荷トランジスタ、ＭＴＮ１は駆動トランジスタ、ＡＴ１はアクセストランジスタである。
【００２９】
図４に示すごとく、統合階層アレー（５）は行列状に配置され、統合階層アレー（５）とロウデコーダとは対応するワード線（ＷＬ０〜ＷＬ２５５）で接続され、統合階層アレー（５）と階層プリチャージ制御回路（Ｈ２）とは対応する階層プリチャージ制御信号線（ＰＧ００〜ＰＧ７３）および統合プリチャージ制御信号線（ＰＨ０〜ＰＨ７）で接続され、ロウデコーダとコントロール回路とはロウプリデコード信号線（ＲＡＤｎ）とワード線起動信号線（ｍｃｌｋ）とで接続され、階層プリチャージ制御回路（Ｈ２）とコントロール回路とはカラムデコード信号線（ＣＡＤ１０〜ＣＡＤ１３）とロウプリデコード信号線（ＲＡＤｎ）とワード線起動信号線（ｍｃｌｋ）とで接続され、統合階層アレー（５）と読み書きプリチャージ回路（ＲＷＰ１）とは複数のメモリセル（１）に接続される他方のビット線（ＢＬ０〜ＢＬ３）と書き込み信号線（ＷＢＬ０〜ＷＢＬ３）と主読み出し信号線（ＧＲＥ）とで接続され、読み書きプリチャージ回路（ＲＷＰ１）とＩＯ回路とは書き込みデータ線（ＷＤ）とＷＤの反転書き込みデータ線（ＮＷＤ）と読み出し信号線（ＧＲＥＸ）とで接続され、読み書きプリチャージ回路（ＲＷＰ１）とコントロール回路とはカラムデコード信号線（ＣＡＤ１０〜ＣＡＤ１３）と第２プリチャージ制御信号線（ＰＣＧ）と読み出し動作起動信号線（ＲＥ）とで接続され、ＩＯ回路とコントロール回路とは書き込み動作起動信号線（ＷＥ）で接続される。
【００３０】
図１に示すごとく、複数のメモリセル（１）は、一方のビット線（ＬＢＬ１）と接続され、一方のビット線（ＬＢＬ１）は読み書き回路（２）と接続され階層アレー（３）を構成する。また、各階層アレー（３）内部の複数のメモリセル（１）は対応する他方のビット線（ＢＬ０〜ＢＬ３）と接続され、各階層アレー（３）内部の読み書き回路（２）は対応する階層プリチャージ制御信号線（ＰＧ００〜ＰＧ０３）と対応する書き込み信号線（ＷＢＬ０〜ＷＢＬ３）と統合回路（４）とに接続され、統合回路（４）は主読み出し信号線（ＧＲＥ）と接続される。
【００３１】
同図において、各メモリセル（１）は、図５に示すように、２つの負荷トランジスタ（ＭＴＰ１）と２つの駆動トランジスタ（ＭＴＮ１）と２つのアクセストランジスタ（ＡＴ１）との６つのトランジスタから構成される。
【００３２】
ここで、図１に示す階層プリチャージトランジスタ（ＴＰ１）は、図３に示す第２プリチャージトランジスタ（ＴＰ６）よりもトランジスタサイズが小さい。
以上のように構成された本実施の形態１の半導体記憶装置について、その動作を主に図１および図４を参照して以下に説明する。
【００３３】
スタンバイ状態において、各階層アレー（３）内の一方のビット線（ＬＢＬ１）と対応する他方のビット線（ＢＬ０〜ＢＬ３）は所定電位にプリチャージされる。読み書き回路（２）の出力はディスチャージされており、主読み出し信号線（ＧＲＥ）は所定電位にプリチャージされている。また、各書き込み信号線（ＷＢＬ０〜ＷＢＬ３）は“Ｌ”レベルとなっている。
【００３４】
次に、ビット線（ＢＬ０）およびワード線（ＷＬ０）が接続されたメモリセル（１）が選択された場合の読み出し書き込み動作を説明する。
読み出し時は、まず、外部信号を受けて、図示せざるコントロール回路は以下を出力する。カラムデコード信号線（ＣＡＤ１０）が“Ｈ”となり、ワード線（ＷＬ０）を選択するためロウプリデコード信号線（ＲＡＤｎ）のうちいくつかが“Ｈ”レベルとなり、読み出し動作起動信号線（ＲＥ）が“Ｈ”レベルとなり、ワード線起動信号線（ｍｃｌｋ）が“Ｈ”レベルとなり、第２プリチャージ制御信号線（ＰＣＧ）が“Ｈ”レベルとなる。
【００３５】
次に、ワード線（ＷＬ０）が“Ｈ”レベルとなると、階層プリチャージ制御信号線（ＰＧ００）も同じタイミングで“Ｈ”レベルとなり、ビット線（ＢＬ０）に対応する一方のビット線（ＬＢＬ１）のみがプリチャージ解除される。このとき、他方のビット線（ＢＬ０〜ＢＬ３）はすべてプリチャージ解除される。また、ワード線（ＷＬ０）が接続される統合階層アレーを含む複数個の統合階層アレー（５）において図２に示す統合プリチャージ制御回路（６）が“Ｌ”レベルを出力し、読み書き回路（２）の出力はロープリチャージが解除される。
【００３６】
ここで、メモリセル（１）内のデータが一方のビット線（ＬＢＬ１）に転送される。この際、メモリセル（１）のデータが“Ｌ”の場合は、ビット線（ＬＢＬ１）からメモリセル（１）に対して電流が流れてビット線（ＬＢＬ１）がディスチャージされて、読み書き回路（２）から“Ｈ”レベルが出力され、その出力を受けて統合回路（４）が主読み出し信号線（ＧＲＥ）を“Ｌ”レベルに引き抜く。
【００３７】
このとき、同一ワード線上に接続される選択されないメモリセルのデータが“Ｌ”であっても、プリチャージが解除されていないので、選択されないメモリセルに接続される一方のビット線（ＬＢＬ１）はプリチャージされたままで、選択されないメモリセルのデータが読み出されることはない。
【００３８】
一方、メモリセル（１）のデータが“Ｈ”の場合は、ビット線（ＬＢＬ１）からメモリセル（１）に対して電流が流れないので、一方のビット線（ＬＢＬ１）のデータはプリチャージされたままで、読み書き回路（２）の出力は“Ｌ”レベルのままで、統合回路（４）は主読み出し信号線（ＧＲＥ）を“Ｌ”レベルに引き抜くことはない。
【００３９】
これら主読み出し信号線（ＧＲＥ）のデータを受けて、図３に示す読み出しデータ制御回路（９）がデータを転送して、図示せざるＩＯ回路内部でラッチして外部へ出力する。
書き込み時は、まず、外部信号を受けて、図示せざるコントロール回路は以下を出力する。カラムデコード信号線（ＣＡＤ１０）が“Ｈ”となり、ワード線（ＷＬ０）を選択するためロウプリデコード信号線（ＲＡＤｎ）のうちいくつかが“Ｈ”レベルとなり、書き込み動作起動信号線（ＷＥ）が“Ｈ”レベルとなり、ワード線起動信号線（ｍｃｌｋ）が“Ｈ”レベルとなり、第２プリチャージ制御信号線（ＰＣＧ）が“Ｈ”レベルとなる。
【００４０】
次に、書き込み動作起動信号線（ＷＥ）の書き込み動作起動信を受けて、図示せざるＩＯ回路内部の入力データラッチ回路が書き込みデータ線（ＷＤ）が“Ｈ”レベルになり、その反転データ線（ＮＷＤ）が“Ｌ”レベルとなる。これらの信号線の各信号を受けて、ビット線（ＢＬ０）は“Ｈ”レベルのままで、書き込み信号線（ＷＢＬ０）は“Ｈ”レベルとなる。
【００４１】
次に、ワード線（ＷＬ０）が“Ｈ”レベルとなると、階層プリチャージ制御信号線（ＰＧ００）も同じタイミングで“Ｈ”レベルとなり、他方のビット線（ＢＬ０〜ＢＬ３）のうち選択された他方のビット線（ＢＬ０）のみがプリチャージ解除され、対応する一方のビット線（ＬＢＬ１）のみがプリチャージ解除される。また、読み書き回路（２）の出力はロープリチャージが解除される。
【００４２】
選択された書き込み信号線（ＷＢＬ０）が“Ｈ”レベルなので読み書き回路（２）は“Ｌ”を出力し、選択された一方のビット線（ＬＢＬ１）を通して、メモリセル（１）に“Ｌ”を書き込む。書き込みデータ線（ＷＤ）が“Ｌ”レベルになり、その反転データ線（ＮＷＤ）が“Ｈ”レベルとなる場合は、ビット線（ＢＬ０）を通して“Ｌ”レベルが書き込まれ、対応する一方のビット線（ＬＢＬ１）は“Ｈ”のままで、メモリセル（１）にデータを書き込む。
【００４３】
以上のように、本実施の形態１の半導体記憶装置においては、ビット線を分割して読み出しの高速化を実現した上に、主読み出し信号線を統合することで、配線数の削減を図り、トランジスタサイズの最適化などで面積の削減も行うことが可能であり、その実用的効果は大きい。
（実施の形態２）
本発明の実施の形態２の半導体記憶装置を説明する。
【００４４】
図６は本実施の形態２の半導体記憶装置における第２の統合階層アレーの構成を示す回路図である。図６において、１３は統合回路、１０１は４入力ＮＡＮＤ回路である。本実施の形態２において、読み出しデータは４入力ＮＡＮＤ（１０１）に入力されるので、図２に示す統合プリチャージ制御回路（６）が不要となる。他の構成は実施の形態１の場合と同様である。
【００４５】
選択されたカラムアドレスのビット線（ＢＬ０）のみプリチャージが解除され、読み出されデータがＬの場合は４入力ＮＡＮＤ（１０１）が“Ｈ”レベルを出力し、読み出されデータがＨの場合は４入力ＮＡＮＤ（１０１）が“Ｌ”レベルを出力する。
【００４６】
この構成により、複雑な統合プリチャージの制御が不要で、面積削減の効果もあり、実施の形態１と同様にビット線を分割して読み出しの高速化を実現した上に、主読み出し信号線を統合することで、配線数の削減を図り、トランジスタサイズの最適化などで面積の削減も行うことが可能であり、その実用的効果は大きい。
（実施の形態３）
本発明の実施の形態３の半導体記憶装置を説明する。
【００４７】
図７は本実施の形態３の半導体記憶装置における第２の統合回路の構成を示す回路図である。図７において、１４は第２の統合回路、ＴＰ４はＰｃｈトランジスタであり、他の構成は実施の形態１の場合と同様である。
【００４８】
Ｐｃｈトランジスタ（ＴＰ４）は、書き込み動作起動信号線（ＷＥ）の書き込み動作起動信号を受けてデータの転送を停止するＰｃｈトランジスタであり、書き込み時に選択された一方のビット線（ＬＢＬ１）に“Ｌ”が書き込まれ、図１に示す読み書き回路（２）の読み出しトランジスタ（ＴＰ１）が“Ｈ”を出力しても、この“Ｈ”データを転送しないため、主読み出し信号線（ＧＲＥ）が“Ｌ”に反転するのを防ぐ。
【００４９】
これにより、書き込みサイクル後のプリチャージ動作での主読み出し信号線へのプリチャージを削減でき、実施の形態１と同様にビット線を分割して読み出しの高速化を実現した上に、主読み出し信号線を統合することで、配線数の削減を図り、トランジスタサイズの最適化などで面積の削減も行うことが可能であり、その実用的効果は大きい。
（実施の形態４）
本発明の実施の形態４の半導体記憶装置を説明する。
【００５０】
図８は本実施の形態４の半導体記憶装置における第２の読み書き回路の構成を示す回路図である。図８において、１５は第２の読み書き回路、ＴＰ５はＰｃｈトランジスタであり、他の構成は実施の形態１の場合と同様である。
【００５１】
Ｐｃｈトランジスタ（ＴＰ５）は、書き込み動作起動信号線（ＷＥ）の書き込み動作起動信号を受けてデータの転送を停止するＰｃｈトランジスタであり、書き込み時に選択された一方のビット線（ＬＢＬ１）に“Ｌ”が書き込まれても、読み出しトランジスタ（ＴＰ１）にデータを転送しないので、主読み出し信号線（ＧＲＥ）が“Ｌ”に反転するのを防ぐ。
【００５２】
これにより、書き込みサイクル後のプリチャージ動作での主読み出し信号線へのプリチャージを削減でき、実施の形態１と同様にビット線を分割して読み出しの高速化を実現した上に、主読み出し信号線を統合することで、配線数の削減を図り、トランジスタサイズの最適化などで面積の削減も行うことが可能であり、その実用的効果は大きい。
【産業上の利用可能性】
【００５３】
本発明の半導体記憶装置は、アクセス時間の高速化を実現しつつ消費電力の増加を防ぎ、かつ配線数も削減してトランジスタサイズの最適化などで面積の削減も行うことができるもので、システムＬＳＩのメモリに対する要求を満足するために有用である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１の半導体記憶装置における第１の統合階層アレーの構成を示す回路図
【図２】同実施の形態１の半導体記憶装置における階層プリチャージ制御回路の構成を示す回路図
【図３】同実施の形態１の半導体記憶装置における読み書きプリチャージ回路の構成を示す回路図
【図４】同実施の形態１の半導体記憶装置におけるメモリマクロの概略図
【図５】同実施の形態１の半導体記憶装置におけるメモリセルの構成を示す回路図
【図６】本発明の実施の形態２の半導体記憶装置における第２の統合階層アレーの構成を示す回路図
【図７】本発明の実施の形態３の半導体記憶装置における第２の統合回路の構成を示す回路図
【図８】本発明の実施の形態４の半導体記憶装置における第２の読み書き回路の構成を示す回路図
【符号の説明】
【００５５】
１    メモリセル
２    読み書き回路
３    階層アレー
４    統合回路
５    統合階層アレー
６    統合プリチャージ制御回路
７    第２プリチャージ回路
８    データ書き込み回路
９    読み出しデータ制御回路
１３    統合回路
１４    第２の統合回路
１５    第２の読み書き回路
Ｈ２    階層プリチャージ制御回路
ＲＷＰ１    読み書きプリチャージ回路
ＬＢＬ１    （一方の）ビット線
ＢＬ０〜ＢＬ３    （複数のメモリセルに接続される他方の）ビット線
ＷＢＬ０〜ＷＢＬ３    書き込み信号線
ＧＲＥ    主読み出し信号線
ＴＮ１、ＴＮ２    Ｎｃｈトランジスタ
ＴＮ３    統合プリチャージトランジスタ
ＴＮ４    Ｎｃｈトランジスタ
ＴＰ１    階層プリチャージトランジスタ
ＴＰ２    Ｐｃｈトランジスタ
ＴＰ４    Ｐｃｈトランジスタ
ＴＰ５    Ｐｃｈトランジスタ
ＴＰ６    第２プリチャージトランジスタ
１０１    ４入力ＮＡＮＤ回路
１０２、１０３    ＮＡＮＤ回路
１０４    ＡＮＤ回路
１１１〜１２０    インバータ
１２１、１２２    トランスファーゲート
ＭＴＰ１    負荷トランジスタ
ＭＴＮ１    駆動トランジスタ
ＡＴ１    アクセストランジスタ
ＣＡＤ１０〜ＣＡＤ１３    カラムデコード信号線
ＲＡＤ０〜ＲＡＤ７    ロウプリデコード信号線
ｍｃｌｋ    ワード線起動信号線
ＰＣＧ    第２プリチャージ制御信号線
ＲＥ    読み出し動作起動信号線
ＷＤ    書き込みデータ線
ＮＷＤ    （ＷＤの）反転書き込みデータ線
ＧＲＥＸ    読み出し信号線
ＷＥ    書き込み動作起動信号線
ＷＬ０〜ＷＬ２５５    ワード線
ＰＧ００〜ＰＧ７３    階層プリチャージ制御信号線
ＰＨ０〜ＰＨ７    統合プリチャージ制御信号線
【図１】
2007213732.tif 000003
【図２】
2007213732.tif 000004
【図３】
2007213732.tif 000005
【図４】
2007213732.tif 000006
【図５】
2007213732.tif 000007
【図６】
2007213732.tif 000008
【図７】
2007213732.tif 000009
【図８】
2007213732.tif 000010