(57)【要約】【課題】  停電時の揮発性メモリのデータ保持時間をできるだけ長くなるように、かつ安価に回路を構成する。また、揮発性メモリとメモリコントローラ間の動作マージンを向上させる。【解決手段】  メモリコントローラへの参照電圧供給を、メモリへ常時供給する参照電圧と同一の電源をＯＮ／ＯＦＦすることで行う。またＯＮ／ＯＦＦの方法はメモリへの参照電圧をボルテージフォロアでインピーダンス変換し、ボルテージフォロアの電源を接続／切断することにより行う。【選択図】  図３
2007109156.tif 000002
【特許請求の範囲】
【請求項１】
インターフェース信号の入力レベルを外部入力参照電圧によって判定する揮発性記憶手段と、前記揮発性記憶手段を制御し前記揮発性記憶手段とのインターフェース信号の入力レベルを外部入力参照電圧によって判定する制御手段と、前記揮発性記憶手段に参照電圧を供給する第１電源手段と、前記制御手段に参照電圧を供給する第２電源手段と、少なくとも前記揮発性記憶手段と前記制御手段に電源供給する第３電源手段と、前記第３電源が動作していない時に前記揮発性記憶手段に電源供給するための第４電源手段を有するメモリシステムにおいて、
前記第１電源手段は前記第３電源手段或いは前記第４電源手段の動作時は常に電源供給し、前記第２電源手段は前記第３電源手段の動作時のみ電源供給することを特徴とするメモリシステム。
【請求項２】
請求項１のメモリシステムにおいて、前記第２電源手段は前記第１電源手段の供給する電源をスイッチにより接続／切断し、電源供給するか否かを切り替えることを特徴とするメモリシステム。
【請求項３】
請求項２のメモリシステムにおいて、前記第２電源手段は前記第１電源手段の供給する電源をインピーダンス変換するためのボルテージフォロアを含み、ボルテージフォロアの電源を接続／切断することにより、電源供給するか否かを切り替えることを特徴とするメモリシステム。
【請求項４】
請求項１〜請求項３のいずれかのメモリシステムが有する機能に加えて、前記第３電源の電圧レベルを検出して第１信号及び第２信号の第１状態或いは第２状態を出力する電圧検出手段を有するメモリシステムにおいて、前記電圧検出手段は前記第３電源の電圧上昇を検出したとき、一定時間遅れて前記第１信号を前記第１状態とし、前記第３電源の電圧下降を検出したとき、直ちに前記第１信号を前記第２状態とする。また、前記電圧検出手段は前記第１信号を前記第１状態としてから一定時間後に前記第２信号を前記第１状態とし、前記第１信号を前記第２状態としてから一定時間後に前記第２信号を前記第２状態とする。そして前記第２信号が前記第１状態にあるとき、前記第３電源手段が前記揮発性記憶手段に電源供給し、前記第２信号が前記第２状態にあるとき、前記第４電源手段が前記揮発性記憶手段に電源供給することを特徴とするメモリシステム。
【請求項５】
請求項４のメモリシステムが有する機能に加えて、前記制御手段は前記第１信号の前記第２状態によって前記揮発性記憶手段を低消費電力モードとし、前記第２信号の前記第１状態によって前記揮発性記憶手段を通常消費電力モードとすることを特徴とするメモリシステム。
【請求項６】
請求項１〜請求項５のいずれかのメモリシステムが有する機能に加えて、前記制御手段と前記揮発性記憶手段間のインターフェース信号を終端するための終端電圧を供給する第５電源手段と、終端するための終端抵抗を有するメモリシステムにおいて、前記第２信号が前記第１状態にあるとき、前記第５電源手段は電源供給し、前記第２信号が前記第２状態にあるとき、前記第５電源手段は電源供給しないことを特徴とするメモリシステム。
【請求項７】
請求項１〜請求項６のいずれかのメモリシステムが有する揮発性記憶手段はＤＤＲシンクロナスＤＲＡＭであることを特徴とするメモリシステム。
【請求項８】
請求項１〜請求項６のいずれかのメモリシステムが有する揮発性記憶手段はＤＤＲIIシンクロナスＤＲＡＭであることを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の基準電圧用外部端子への基準電圧印加を制御する回路構成に関する。
【背景技術】
【０００２】
例えばファクシミリ装置等の画像受信を行う装置において、受信画像のプリントアウトが完了するまで画像をＤＲＡＭに蓄積する一方、停電や故障による電源ＯＦＦに備えてＤＲＡＭ電源を２次電池や大容量コンデンサでバックアップする方法が知られている。このようなシステムでは、停電時に装置自体への電源供給が断たれると、電源断の発生開始を検出しＤＲＡＭをセルフリフレッシュモードに切り替えると同時に、ＤＲＡＭ電源を２次電池や大容量コンデンサに切り替える。これにより停電時、２次電池や大容量コンデンサの蓄電量に応じた時間だけ、受信画像をＤＲＡＭに保持することができる。
【０００３】
ここで２次電池や大容量コンデンサの端子間電圧は負荷に接続していると時間とともに放電してしまい、ＤＲＡＭの保証電圧範囲に収めることが難しい。このため一般的に２次電池や大容量コンデンサをそのままＤＲＡＭ電源とするのではなく、昇降圧型ＤＣ−ＤＣコンバータによってＤＲＡＭが要求する電圧に昇降圧する方法が用いられる。停電時のＤＲＡＭでの画像保持時間を長時間化するためには、これらＤＣ−ＤＣコンバータからの流出電流、及びコンバータ内部におけるリーク電流をできるだけ抑えることが必須である。
【０００４】
さて次に半導体素子、例えばＳＳＴＬ_２(stub series terminated transceiver logic for 2.5V)をデータ伝送方式として採用するＤＤＲ−ＳＤＲＡＭ（Doubule DataRate-SDRAM）を使用し、また停電時の電源として前記ＤＣ−ＤＣコンバータを使用したシステムを例とし、前記ＤＣ−ＤＣコンバータの流出電流削減方法について説明する。
【０００５】
ＤＤＲ−ＳＤＲＡＭは低消費電力モードとしてセルフリフレッシュモードを備える。本モードを維持することで半導体の消費電流を動作時の１／１００〜１／５０以下に削減しながらデータ保持することが可能であり、前記ＤＣ−ＤＣコンバータの流出電流削減方法として非常に有効な方法である。本モードを導入するためにはＤＲＡＭコントローラからＤＤＲ−ＳＤＲＡＭに対しセルフリフレッシュ開始コマンドを送出し、また本モードを抜けるにはセルフリフレッシュ終了コマンドを送出する。ここでセルフリフレッシュモード導入後にセルフリフレッシュモードを維持するためには、ＳＳＴＬ_２インターフェースで規定された信号であり、ＤＤＲ−ＳＤＲＡＭコントローラから出力されてＤＤＲ−ＳＤＲＡＭに入力されるＣＫＥ信号をＬレベルに維持し続ければよい。ここで図１にＳＳＴＬ_２インターフェース接続回路例を示す。ＳＳＴＬ_２インターフェースとは、動作周波数の高速化にともなって生じるノイズや反射による信号の劣化を解消するためにＪＥＤＥＣで制定されたものである。回路例において１はＤＤＲ−ＳＤＲＡＭコントローラを含むメインコントローラであって、ＳＳＴＬ_２インターフェース用バッファ１２１を含む。２はＤＤＲ−ＳＤＲＡＭ、３０１、３０２はＤＤＲ−ＳＤＲＡＭコントローラとＤＤＲ−ＳＤＲＡＭ２間のインピーダンスを制御するための抵抗である。１４はＳＳＴＬ_２インターフェースの各信号を終端抵抗３０３を介して終端するための終端電源である。この終端電源の電圧は１．２５Ｖであり、各信号を抵抗終端して伝送系の反射と振幅を抑えるために用いられる。この他にＳＳＴＬ_２インターフェースではＤＤＲ−ＳＤＲＡＭコントローラとＤＤＲ−ＳＤＲＡＭの双方に参照電圧１．２５Ｖを入力し、各信号のレベル検出時の参照用として用いられることを特徴とする。
【０００６】
参照電圧を用いて各信号のレベル検出を行う方法としては例えば特開平１０−２０９７４に示すような方法がある。
【０００７】
さて、ＤＤＲ−ＳＤＲＡＭをセルフリフレッシュモードで維持するためには、前述のごとくＣＫＥ信号をＬレベルに維持し続けること、及びＣＫＥ信号のＬレベルを確定させるために参照電圧に規定電圧を供給すること、ＤＤＲ−ＳＤＲＡＭの電源端子に電源供給を続けることが必要である。これら用件が実現されていれば、ＤＤＲ−ＳＤＲＡＭコントローラの電源電圧及び参照電圧、前述の終端電圧の印加は特に必要無い。
【０００８】
次に、ＤＤＲ−ＳＤＲＡＭコントローラとＤＤＲ−ＳＤＲＡＭ間の電圧規定及びタイミング規定について説明する。ＤＤＲ−ＳＤＲＡＭコントローラからＤＤＲ−ＳＤＲＡＭへの出力信号レベルはＤＤＲコントローラの電源電圧及び出力信号ラインが終端される終端電圧ＶＴＴにより決定される。ＤＤＲ−ＳＤＲＡＭコントローラからＤＤＲ−ＳＤＲＡＭに入力された信号はＤＤＲ−ＳＤＲＡＭの参照電圧端子に印加された参照電圧ＶＲＥＦ（Ｍ）を用いてレベル判定される。同様にＤＤＲ−ＳＤＲＡＭからＤＤＲ−ＳＤＲＡＭコントローラに出力される信号レベルはＤＤＲ−ＳＤＲＡＭの電源電圧と出力信号ラインが終端される終端電圧ＶＴＴにより決定される。ＤＤＲ−ＳＤＲＡＭからＤＤＲ−ＳＤＲＡＭコントローラに入力された信号はＤＤＲ−ＳＤＲＡＭコントローラの参照電圧端子ＣＶＲＥＦに印加された参照電圧ＶＲＥＦ（Ｃ）を用いてレベル判定される。また、ＤＤＲ−ＳＤＲＡＭ及びＤＤＲ−ＳＤＲＡＭコントローラの電気的タイミング規定について、出力信号に関しては出力信号が終端される終端電圧にて、入力信号に関しては入力側デバイスに印加される参照電圧で規定されるのが一般的である。
【０００９】
すなわち終端電圧ＶＴＴ、ＤＤＲ−ＳＤＲＡＭの参照電圧ＶＲＥＦ（Ｍ）、ＤＤＲ−ＳＤＲＡＭコントローラの参照電圧ＶＲＥＦ（Ｃ）が全くイコールであることが、動作マージンを確保する上で最も望ましい。
【００１０】
これを実現するために、参照電圧及び終端電圧の電圧供給方法として、例えばナショナルセミコンダクター社のＤＤＲターミネーションレギュレータＬＰ２９９６等を使用する方法が知られている。同ＩＣのブロック図を図２に示す。
【００１１】
図に示すようにＩＣ内部は、電源電圧２．５Ｖから終端電圧ＶＴＴ＝１．２５Ｖを生成すリニアレギュレータと、電源電圧２．５Ｖを抵抗分圧で１／２にし、ボルデージフォロアで低インピーダンスに変換して参照電圧ＶＲＥＦ＝１．２５Ｖを生成する参照電圧生成回路から構成される。ＳＳＴＬ_２で規定される各信号をこのＩＣで生成された終端電圧で抵抗終端するとともに、ＤＤＲ−ＳＤＲＡＭの参照電圧端子及びＤＤＲ−ＳＤＲＡＭコントローラの参照電圧端子にこのＩＣで生成された参照電圧を供給することで、安定的な電圧供給が可能となる。
【００１２】
又、別の従来例としては、停電時にメモリ及びコントローラへの電源供給をバックアップ電源にする、特許文献２をあげることが出来る。
【特許文献１】特開平１０−２０９７４号公報
【特許文献２】特開２００４−１１０３７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ここで停電の継続時間は様々であり長時間に及ぶこともある。２次電池や大容量コンデンサのコストやサイズを考慮すると、ＤＤＲ−ＳＤＲＡＭのデータ保持を無限に行うことは難しい。
【００１４】
このためＤＣ−ＤＣコンバータからの流出電流をできるだけ抑える必要があり、前述したようにＤＤＲ−ＳＤＲＡＭコントローラへの電源電圧及び参照電圧、及び信号ラインを終端する終端電圧の印加は行わず、ＤＤＲ−ＳＤＲＡＭへの電源電圧及び参照電圧の印加のみを行うことが必要となる。
【００１５】
上記動作を実現するために、前述のＤＤＲターミネーションレギュレータＩＣではシャットダウン端子を設け、その端子に入力された信号レベルによってＶＴＴ出力をハイインピーダンスにするか否かを切り替えることができる。一方、同ＩＣでは参照電圧は前記のシャットダウン端子に入力された信号レベルに依存せず、同ＩＣの電源電圧のみに連動してその電圧出力が行われてしまう。これらの動作によって、終端電圧を装置の動作時にはＯＮ、停電時にはＯＦＦ、またＤＤＲ−ＳＤＲＡＭの参照電圧を装置の動作時及び停電時ともＯＮすることができ所望の動作を得られるが、ＤＤＲ−ＳＤＲＡＭコントローラの参照電圧は装置の動作時及び停電時ともＯＮとなってしまう。
【００１６】
ＤＤＲ−ＳＤＲＡＭコントローラは停電時には電源ＯＦＦとなるので、電源ＯＦＦかつ参照電圧ＯＮという状態となり、ＤＤＲ−ＳＤＲＡＭコントローラの非破壊保証を得られないばかりでなく、その際に発生するリーク電流によって２次電池や大容量コンデンサが急速に消耗し、ＤＤＲ−ＳＤＲＡＭのデータ保持時間が短くなってしまう恐れがある。
【００１７】
本発明は、停電や故障時にＤＤＲ−ＳＤＲＡＭコントローラへの参照電圧を停止する回路を安価に構成するとともに、ＤＤＲ−ＳＤＲＡＭの参照電圧ＶＲＥＦ（Ｍ）とＤＤＲ−ＳＤＲＡＭコントローラの参照電圧ＶＲＥＦ（Ｃ）がほぼイコールとし、ＳＳＴＬ_２インターフェースの動作マージンを確保することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、以下の手段を設ける。本システムでは、インターフェース信号の入力レベルを外部入力参照電圧によって判定する揮発性記憶手段と、前記揮発性記憶手段を制御し前記揮発性記憶手段とのインターフェース信号の入力レベルを外部入力参照電圧によって判定する制御手段と、前記揮発性記憶手段に参照電圧を供給する第１電源手段と、前記制御手段に参照電圧を供給する第２電源手段と、少なくとも前記揮発性記憶手段と前記制御手段に電源供給する第３電源手段と、前記第３電源が動作していない時に前記揮発性記憶手段に電源供給するための第４電源手段を設け、前記第１電源手段は前記第３電源手段或いは前記第４電源手段の動作時は常に電源供給し、前記第２電源手段は前記第３電源手段の動作時のみ電源供給する。
【００１９】
また、前記第２電源手段は前記第１電源手段の供給する電源をスイッチにより接続／切断し、電源供給するか否かを切り替える。
【００２０】
また、前記第２電源手段は前記第１電源手段の供給する電源をインピーダンス変換するためのボルテージフォロアを含み、ボルテージフォロアの電源を接続／切断することにより、電源供給するか否かを切り替える。
【００２１】
また、前記第３電源の電圧レベルを検出して第１信号及び第２信号の第１状態或いは第２状態を出力する電圧検出手段を設け、前記電圧検出手段は前記第３電源の電圧上昇を検出したとき、一定時間遅れて前記第１信号を前記第１状態とし、前記第３電源の電圧下降を検出したとき、直ちに前記第１信号を前記第２状態とする。また、前記電圧検出手段は前記第１信号を前記第１状態としてから一定時間後に前記第２信号を前記第１状態とし、前記第１信号を前記第２状態としてから一定時間後に前記第２信号を前記第２状態とする。そして前記第２信号が前記第１状態にあるとき、前記第３電源手段が前記揮発性記憶手段に電源供給し、前記第２信号が前記第２状態にあるとき、前記第４電源手段が前記揮発性記憶手段に電源供給する。
【００２２】
また、前記制御手段は前記第１信号の前記第２状態によって前記揮発性記憶手段を低消費電力モードとし、前記第２信号の前記第１状態によって前記揮発性記憶手段を通常消費電力モードとする。
【００２３】
また、前記制御手段と前記揮発性記憶手段間のインターフェース信号を終端するための終端電圧を供給する第５電源手段と、終端するための終端抵抗を設け、前記第２信号が前記第１状態にあるとき、前記第５電源手段は電源供給し、前記第２信号が前記第２状態にあるとき、前記第５電源手段は電源供給しない。
【発明の効果】
【００２４】
本システムでは、インターフェース信号の入力レベルを外部入力参照電圧によって判定する揮発性記憶手段と、前記揮発性記憶手段を制御し前記揮発性記憶手段とのインターフェース信号の入力レベルを外部入力参照電圧によって判定する制御手段と、前記揮発性記憶手段に参照電圧を供給する第１電源手段と、前記制御手段に参照電圧を供給する第２電源手段と、少なくとも前記揮発性記憶手段と前記制御手段に電源供給する第３電源手段と、前記第３電源が動作していない時に前記揮発性記憶手段に電源供給するための第４電源手段を設け、前記第１電源手段は前記第３電源手段或いは前記第４電源手段の動作時は常に電源供給し、前記第２電源手段は前記第３電源手段の動作時のみ電源供給する。
【００２５】
これにより前記制御手段に前記第３電源が供給されていないとき、前記第２電源は前記制御手段に参照電圧を供給しないので、停電時にメモリデータ保持を行う際の不要な漏れ電流が少なくなる。
【００２６】
また、前記第２電源手段は前記第１電源手段の供給する電源をスイッチにより接続／切断し、電源供給するか否かを切り替えるようにしたので、前記制御手段と前記揮発性記憶手段に供給される参照電圧が同一となり、インターフェース信号のレベル判定及びタイミングマージン確保が容易となる。
【００２７】
また、前記第２電源手段は前記第１電源手段の供給する電源をインピーダンス変換するためのボルテージフォロアを含み、ボルテージフォロアの電源を接続／切断することにより、電源供給するか否かを切り替えるようにしたので、直接参照電圧をＦＥＴでＯＮ／ＯＦＦする場合に必要となる負電源回路を用いなくてもよく、少ない部品で安価に回路構成することができる。
【００２８】
また、前記第３電源の電圧レベルを検出して第１信号及び第２信号の第１状態或いは第２状態を出力する電圧検出手段を設け、前記電圧検出手段は前記第３電源の電圧上昇を検出したとき、一定時間遅れて前記第１信号を前記第１状態とし、前記第３電源の電圧下降を検出したとき、直ちに前記第１信号を前記第２状態とする。また、前記電圧検出手段は前記第１信号を前記第１状態としてから一定時間後に前記第２信号を前記第１状態とし、前記第１信号を前記第２状態としてから一定時間後に前記第２信号を前記第２状態とする。そして前記第２信号が前記第１状態にあるとき、前記第３電源手段が前記揮発性記憶手段に電源供給し、前記第２信号が前記第２状態にあるとき、前記第４電源手段が前記揮発性記憶手段に電源供給するようにしたので、前記揮発性記憶手段の要求する電源電圧規定を満たして電源供給を続けることができる。
【００２９】
また、前記制御手段は前記第１信号の前記第２状態によって前記揮発性記憶手段を低消費電力モードとし、前記第２信号の前記第１状態によって前記揮発性記憶手段を通常消費電力モードとしたので、前記第４電源すなわちバッテリーや大容量コンデンサで前記不揮発性記憶手段のデータ保持を行う際の消費電流を大幅に削減することができる。
【００３０】
また、前記制御手段と前記揮発性記憶手段間のインターフェース信号を終端するための終端電圧を供給する第５電源手段と、終端するための終端抵抗を設け、前記第２信号が前記第１状態にあるとき、前記第５電源手段は電源供給し、前記第２信号が前記第２状態にあるとき、前記第５電源手段は電源供給しないようにしたので、前記第４電源すなわちバッテリーや大容量コンデンサで前記不揮発性記憶手段のデータ保持を行う際の消費電流を大幅に削減することができる。
【発明を実施するための最良の形態】
【００３１】
本発明の実施例について説明する。
【００３２】
図３は本発明の構成を含む画像処理装置である。
【００３３】
１はＤＤＲ−ＳＤＲＡＭコントローラ等の周辺回路及びＣＰＵを含むメインコントローラであり、画像処理装置全体を制御する。システムバス７を介して後述するＲＯＭ３やモデム４を制御し、またメモリバス６を介してＳＳＴＬ_２インターフェースの規定に従って後述するＤＤＲ−ＳＤＲＡＭ２を制御する。加えて、装置電源停電時の停電制御を実施する。
【００３４】
２は画像バッファ及び画像メモリ等に使用されるＤＲＡＭであり、本実施例ではＤＤＲ−ＳＤＤＲＡＭにて構成される。画像読み取り部で読み取った画像の格納、画像記録部でプリントアウトするための画像の格納、ＦＡＸ送受信データとしての画像の格納等を行う。
【００３５】
３はメインコントローラ１内部のＣＰＵの動作のためのインストラクション群等のプログラムコード、オペレーティングシステム（ＯＳ）プログラムコード、初期値データ、テーブルデータなどを格納したＲＯＭである。
【００３６】
４はＰＳＴＮ回線・ＩＳＤＮ回線等の通信網に接続してＧ３およびＧ４のプロトコルにて通信制御を行うためのモデムである。
【００３７】
８は画像読取用のＣＣＤセンサであって、ＣＣＤセンサで画像を読み取って得られたアナログビデオデータはアナログフロントエンド（ＡＦＥ）部９にてＡ／Ｄ変換され、デジタルデータとしてメインコントローラ１に入力される。
【００３８】
１０は画像記録部であり、ＣＣＤセンサ８で読み取った画像をプリントしてコピー動作を行ったり、モデム４を介して得られたＦＡＸ受信画像をプリントするために用いられる。１３は画像処理装置全体の電源供給を行うためのシステム電源である。
【００３９】
１１はＤＲＡＭ２用のＤＲＡＭ電源であって、２次電池や大容量キャパシター等のバックアップ電源を含む。停電時は前記のバックアップ電源から電源を供給し、通常時はシステム電源１から電源供給するよう制御する。ＤＤＲ−ＳＤＲＡＭシステムの場合、＋２．５Ｖを出力する。本電源出力は後述する第１ＲＥＦ電源１２にも供給される。
【００４０】
１２はＤＲＡＭ電源１１が出力する＋２．５ＶからＤＲＡＭ２に供給するための参照電圧１．２５Ｖを生成する第１ＲＥＦ電源である。この第１ＲＥＦ電源１２の出力は後述する第２ＲＥＦ電源１５にも供給される。
【００４１】
１４はＤＲＡＭ２とメインコントローラ間のインターフェースであるＳＳＴＬ_２で規定される各信号を抵抗を介して接続するためのＶＴ電源（終端電源）である。本電圧は通常１．２５Ｖであり、停電時には電源供給を停止し、通常動作時は電源供給するよう制御される。
【００４２】
１５は第２ＲＥＦ電源であり、第１ＲＥＦ電源から入力された参照電圧をメインコントローラ１に出力する。なお、停電時には電源供給を停止し、通常動作時は電源供給するよう制御される。
【００４３】
１６はＲＥＳＥＴ回路であり、システム電源１３を監視してユーザの電源ＯＦＦ或いは停電事故によって電源断が発生したことを検出する。また、ユーザの電源ＯＮ或いは停電事故復旧によって電源断から電源接続状態に遷移したことを検出する。
【００４４】
ここで、ＲＥＳＥＴ回路１６は２種類の信号ＸＲＥＳＥＴとＸＰＲＥ＿ＲＥＳＥＴを出力する。ＸＲＥＳＥＴ信号はＸＰＲＥ＿ＲＥＳＥＴ信号をディレイさせたものである。これら信号の関係を図４及び図５に示す。
【００４５】
図４は電源ＯＦＦによってＤＲＡＭ電源をバックアップを行う場合のシステム電源立ち下がりシーケンス図である。電源がＯＦＦされてリセット要因が発生すると、まずＸＰＲＥ＿ＲＥＳＥＴが発行される。ＸＰＲＥ＿ＲＥＳＥＴ信号が発行されるとメインコントローラ１はＤＤＲ−ＳＤＲＡＭ２をセルフリフレッシュモードに移行するべく、ＳＳＴＴＬ＿２で規定されるＣＫＥ信号をＨレベルからＬレベルに遷移する。ＤＤＲ−ＳＤＲＡＭ２はＣＫＥのＬレベルを認識するとセルフリフレッシュモードに移行し、低消費電力状態に遷移する。ここで、ＸＲＥＳＥＴ信号はＸＰＲＥ＿ＲＥＳＥＴ信号に対し遅延するよう構成されており、ＤＤＲ−ＳＤＲＡＭ２がセルフリフレッシュモードに移行した後に発行されるようタイミング規定されている。またＸＲＥＳＥＴ信号はメインコントローラ１へ供給されるＩＯ電源３．３Ｖと、コア電源１．５Ｖ、メインコントローラ１内部のＤＤＲ−ＳＤＲＡＭコントローラ２へ供給される２．５Ｖが電圧規定範囲から外れる前にアサートされるよう規定されている。また、このＸＲＥＳＥＴ信号のアサートと同タイミングにて、ＤＲＡＭ電源１１はＤＤＲ−ＳＤＲＡＭ用の電源をシステム電源１３が供給するものから内部のバックアップ電源に切り替えるよう制御する。すなわち図３で示すＡＣＴＩＶＥ信号はこのＸＲＥＳＥＴ信号と同一タイミング信号である。ここで、一般的にＤＤＲ−ＳＤＲＡＭコントローラ等のＩＣが出力する出力レベルの状態はＤＤＲ−ＳＤＲＡＭコントローラの電源が規定電圧範囲内である場合にのみ確定し、規定電圧範囲外である場合には不定となる。メインコントローラ１が出力するＣＫＥ信号も同様である。一方、前述のようにＤＤＲ−ＳＤＲＡＭ２のセルフリフレッシュ状態を維持するためにはセルフリフレッシュモード移行後のＣＫＥ信号をＬレベルに保持する必要がある。この方法について図６を用いて説明する。
【００４６】
図６はメインコントローラ１とＤＤＲ−ＳＤＲＡＭ２間のＳＳＴＬ＿２で規定されたＣＫＥ信号のインターフェース回路である。１２１はメインコントローラ１内のＣＫＥ出力バッファである。３０１，３０２はメインコントローラ１とＤＤＲ−ＳＤＲＡＭ２間のインピーダンスを調整するための抵抗である。１４はＣＫＥ信号を終端抵抗３０３を介して終端するための終端電源である。６０１はＰチャンネルのＦＥＴであって、ＸＲＥＳＥＴ信号と同タイミングで動作するＡＣＴＩＶＥ信号がＨレベルのときにＯＦＦ、ＡＣＴＩＶＥ信号がＬレベルの時にＯＮとなる。ここで、ＦＥＴ６０１は抵抗６０２を介してＣＫＥ信号に接続されており、ＡＣＴＩＶＥ信号のＨレベルの時にはＦＥＴ６０１はＣＫＥ信号に対して若干の容量成分となり、ＡＣＴＩＶＥ信号のＬレベルの時にはＦＥＴ６０１はＣＫＥ信号とＧＮＤ間のインピーダンスを低くする役割を果たす。
【００４７】
すなわち、装置電源がＯＮであることによりＸＲＥＳＥＴ信号がＨレベルである場合は、メインコントローラ１が出力するＣＫＥレベルがそのままＤＤＲ−ＳＤＲＡＭ２に入力される。また、装置電源がＯＦＦとなってＸＲＥＳＥＴ信号がＬレベルとなった場合は、メインコントローラ１が出力するＣＫＥが強制的にＬレベルになり、ＤＤＲ−ＳＤＲＡＭ２に入力される。これらにより、メインコントローラ１の電源が規定電圧範囲外であっても、ＤＤＲ−ＳＤＲＡＭ２に入力されるＣＫＥ信号はＬレベルを保証することができ、ＤＤＲ−ＳＤＲＡＭ２のセルフリフレッシュ状態は保持される。
【００４８】
さて、図５は電源ＯＦＦ時にＤＤＲ−ＳＤＲＡＭ２を電源バックアップしてデータ保持している場合のシステム電源立ち上がりシーケンス図である。電源がＯＮされてシステム電源１３の出力する電源電圧が規定電圧範囲内まで立ち上がる。ＸＰＲＥ＿ＲＥＳＥＴ、ＸＲＥＳＥＴの両信号は初期はアサート状態であり、同電源電圧が規定電圧範囲内になったあと規定時間が経過するとディスアサート状態となる。ここで厳密にはＸＰＲＥ＿ＲＥＳＥＴ信号が先にアサートからディスアサートに遷移し、続いてＸＲＥＳＥＴ信号がアサートからディスアサートに遷移する。ＸＲＥＳＥＴ信号がディスアサートされると、ＤＲＡＭ電源１１はＤＤＲ−ＳＤＲＡＭ２用の電源を内部のバックアップ電源からシステム電源１３が供給するものに切り替えるよう制御する。また同時にＸＲＥＳＥＴ信号のディスアサートによりＣＫＥ信号はメインコントローラ１の出力が反映されるようになる。ここで、メインコントローラ１の動作はＸＲＥＳＥＴのディスアサートにより開始され、動作開始直後はＣＫＥ出力としてＬレベルを出力する。そして動作開始一定時間後にメインコントローラ１はＤＤＲ−ＳＤＲＡＭ２にセルフリフレッシュ解除コマンドを送出し、これによりＣＫＥ信号のＨレベルを出力する。これによってメインコントローラ１はＤＤＲ−ＳＤＲＡＭ２に対しデータのリードライトが可能となる。
【００４９】
図７はＤＤＲ−ＳＤＲＡＭコントローラへの参照電圧を供給するための第２参照電源１５の詳細である。
【００５０】
１２はＤＤＲ−ＳＤＲＡＭへ供給する参照電圧用の第１参照電源である。７０５は第１参照電源１２の出力電圧をインピーダンス変換するためのボルテージフォロアを構成するオペアンプである。７０１はシステム電源１３が出力する＋３．３Ｖ電源７０４をオペアンプ７０５の電源として供給するか否かを切り替えるためのＰチャンネルＦＥＴである。
【００５１】
７０２はＸＲＥＳＥＴ信号と同一タイミングでアサートされるアクティブ信号論理を反転させるためのインバータである。７０３はインバータ７０２出力のプルアップ抵抗であるとともに、インバータ７０２の出力インピーダンスが高抵抗の場合にＦＥＴ７０１のゲート−ソース間を同電位にしてＦＥＴ７０１をＯＦＦさせるための抵抗である。本回路により、ＡＣＴＩＶＥ信号のＨレベルすなわちＸＲＥＳＥＴ信号のＨレベルの時にはＦＥＴ７０１のゲート電位は０Ｖに近づき、Ｇ−Ｓ間電位がＦＥＴ固有のＯＮ電圧を超えるためＦＥＴがＯＮする。ＡＣＴＩＶＥ信号のＬレベルすなわちＸＲＥＳＥＴ信号のＬレベルの時にはＦＥＴ７０１のゲート電位は＋３．３Ｖ電源７０４に近づき、Ｇ−Ｓ間電位が同電位となるためＦＥＴがＯＦＦとなる。ここで、第１参照電源の出力電圧をＦＥＴで直接ＯＮ／ＯＦＦする方法もあるが、ＦＥＴをＯＮさせるためにはソース電圧１．２５Ｖに対してゲートをＦＥＴ固有の電圧以上低くする必要があるが電位０ＶではＦＥＴを十分ＯＮさせることができないのでゲート電位に負電圧を用いる必要があり、コスト対応上不利である。図８はボルテージフォロアを構成するオペアンプ７０５の内部回路である。停電時にＸＲＥＳＥＴがアサートされている場合、オペアンプの電源供給が無いにもかかわらずオペアンプの＋入力には参照電圧＋１．２５Ｖ入力され続けるが、各部に破壊電位の発生は無く、またリーク電流もほぼ無い。また、停電時にＸＲＥＳＥＴがディスアサートされて、オペアンプの電源供給がある場合、＋入力部に入力される参照電圧＋１．２５Ｖを低インピーダンスでＤＤＲ−ＳＤＲＡＭコントローラーを含むメインコントローラ１に供給する。これによりメインコントローラ１の参照電圧入力バッファのインピーダンスに依存せず、正確な参照電圧を供給できる。
【００５２】
図９はＤＤＲ−ＳＤＲＡＭへのバックアップ電源切替回路１１の詳細例である。
【００５３】
８０８はシステム電源１３の供給する＋３．３Ｖであり、バックアップ電源用としての２次電池或いは大容量キャパシター８０１を充電するための電源である。＋３．３Ｖ電源は抵抗８０３によって８０１の充電電流を抑えるとともに、ダイオード８０２によってバックアップ用電源からの電流逆流を抑える。バックアップ電源８０１の出力電圧は昇圧型ＤＣ−ＤＣコンバータ８０４により＋２．５Ｖまで昇圧される。一方、８０９はシステム電源１３の供給する＋２．５Ｖであり、ＤＲＡＭ動作時の電流元として使用される。８０７はＡＣＴＩＶＥ信号論理を反転させるためのインバータである。８０５はＰチャンネル型のＦＥＴであって、ＸＲＥＳＥＴ信号と同論理同タイミングで動作するＡＣＴＩＶＥ信号がＨレベルである場合、すなわちシステム電源ＯＦＦ時にＯＮ、ＡＣＴＩＶＥ信号がＬレベルである場合、すなわちシステム電源ＯＮ時にＯＦＦとなる。８０６もＰチャンネル型のＦＥＴであって、ＸＲＥＳＥＴ信号と同論理同タイミングで動作するＡＣＴＩＶＥ信号がＬレベルである場合、すなわちシステム電源ＯＦＦ時にＯＮ、ＡＣＴＩＶＥ信号がＨレベルである場合、すなわちシステム電源ＯＮ時にＯＦＦとなる。以上によりＸＲＥＳＥＴ信号のアサート期間中はＦＥＴ８０５がＯＮ、ＦＥＴ８０６がＯＦＦするのでバックアップ電源８０１がＤＤＲ−ＳＤＲＡＭに印加され、ＸＲＥＳＥＴ信号のディスアサート期間中はＦＥＴ８０５がＯＦＦ、ＦＥＴ８０６がＯＮするのでシステムバックアップ電源から供給される＋２．５Ｖ電源８０９がＤＤＲ−ＳＤＲＡＭに印加される。
【図面の簡単な説明】
【００５４】
【図１】従来技術のおけるＳＳＴＬ_２インターフェース回路の説明図
【図２】ＳＳＴＬ_２の終端電源及び参照電圧の供給回路例
【図３】本発明の構成を含む画像処理装置
【図４】本発明の実施例における電源立ち下がりシーケンス例
【図５】本発明の実施例における停電時ＤＤＲ−ＳＤＲＡＭ電源バックアップ実施時の電源立ち上がりシーケンス例
【図６】本発明の実施例におけるＳＳＴＬ＿２インターフェース上のＣＫＥ信号回路例
【図７】本発明の実施例におけるＤＤＲ−ＳＤＲＡＭコントローラへの参照電圧印加回路例
【図８】本発明の実施例における参照電圧印加回路内でボルテージフォロアを構成するオペアンプの内部回路例
【図９】本発明の実施例におけるＤＤＲ−ＳＤＲＡＭへのバックアップ電源切替回路例
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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