(57)【要約】【課題】電源電圧の変動による信号振幅のバラツキを補正可能な振幅調整回路を提供する。【解決手段】振幅調整回路１２に、入力信号を受ける差動回路の入力回路４１と、入力回路４１に入力された信号を差動で出力する出力回路４１と、電源電圧等による入力信号の振幅の変動を調整する第１の調整回路４３と、素子のバラツキによる入力信号の振幅の変動を調整する第２の調整回路４４と、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
Ｇｍ−ＣフィルタのＧｍ値を一定に制御するチューニング電圧の生成回路であるチューニング回路において、該チューニング回路に供給する基準クロック信号の振幅を調整する振幅調整回路であって、
前記基準クロック信号が入力される入力回路と、
該基準クロック信号の振幅を調整した出力信号を生成して前記チューニング回路に出力する回路であって、該出力信号を制御する制御電流に応じて前記基準クロック信号の振幅を調整して出力信号を生成する出力回路と、
電源電圧の上昇に応じて前記制御電流を小さくし、電源電圧の低下に応じて前記制御電流を大きくする第１の調整回路と、
を備える振幅調整回路。
【請求項２】
前記第１の調整回路は、
温度の上昇に応じて前記制御電流を大きくし、温度の低下に応じて前記制御電流を小さくする、
ことを特徴とする請求項１に記載の振幅調整回路。
【請求項３】
前記出力回路は、前記基準クロック信号の高周波数成分を減衰するローパスフィルタを構成する抵抗の近傍に配置された１又は２以上の抵抗からなる第２の調整回路を有し、該抵抗に前記制御電流が流れることによって生じる電圧降下の変動に応じて前記基準クロック信号の振幅を調整する、
ことを特徴とする請求項２に記載の振幅調整回路。
【請求項４】
Ｇｍ−ＣフィルタのＧｍ値を一定に制御するチューニング電圧の生成回路であるチューニング回路において、該チューニング回路に供給する基準クロック信号の振幅を調整する振幅調整回路であって、
前記基準クロック信号が入力される入力回路と、
該基準クロック信号の振幅を調整した出力信号を生成して前記チューニング回路に出力する回路であって、該出力信号を制御する制御電流を、前記基準クロック信号の高周波数成分を減衰するローパスフィルタを構成する抵抗の近傍に配置された１又は２以上の抵抗に流すことによって生じる電圧降下の変動に応じて前記基準クロック信号の振幅を調整した出力信号を生成する出力回路と、
電源電圧の上昇に応じて前記制御電流を小さくし、電源電圧の低下に応じて前記制御電流を大きくし、温度の上昇に応じて前記制御電流を大きくし、温度の低下に応じて前記制御電流を小さくする制御電流調整回路と、
を備える振幅調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック発生回路等から出力される信号の振幅を調整する振幅調整回路に関する。
【背景技術】
【０００２】
近年、製造技術の発達等によってラジオ用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）回路の小型化、１チップ化が進んでいる。ラジオ用ＩＣ回路等を１チップ化する場合、フィルタ回路等を構成するインダクタには等価なＩＣ回路が使用される。
【０００３】
例えば、ＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ  Ｆｒｅｑｕｅｎｃｙ）信号から希望の信号を抽出する時に使用するＢＰＦ（Ｂａｎｄ  Ｐａｓｓ  Ｆｉｌｔｅｒ）には、ＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ  Ｔｒａｎｃｅｃｏｎｄｕｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）で構成するＧｍ−Ｃフィルタが使用される。
【０００４】
図５は、フィルタ回路の実施形態について説明する図である。
基準クロック発生回路１１は、水晶発振器、ＰＬＬ回路及びＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）で構成されるクロック発生回路である。
【０００５】
チューニング回路１３は、基準クロック発生回路１１が生成するクロック信号を基準に、フィルタ回路１４を構成するＯＴＡのＧｍ値（相互インダクタンス値）を一定にするようにチューニング電圧を生成してフィルタ回路１４に出力する。
【０００６】
フィルタ回路１４は、ＯＴＡで構成するＧｍ−Ｃフィルタによって実現されたアクティブフィルタである。ＯＴＡのＧｍ値は、チューニング回路１３が生成するチューニング電圧によって一定に制御される。その結果、フィルタ特性が一定に保たれる。
【０００７】
しかし、電源電圧等により、基準クロック発生回路１１が出力するクロック信号の振幅にバラツキが生じると、チューニング回路１３が生成するチューニング電圧にもバラツキが生じる。その結果、フィルタ回路１４を構成するＯＴＡのＧｍ値が変動し、一定したフィルタ特性を得ることができなくなるという問題があった。
【０００８】
特許文献１は、クロックの振幅レベルを受信妨害が生じることのない程度の必要最低限の適正レベルに維持する表示制御回路について開示されている。
特許文献２は、ＰＬＬ回路の内部クロック−内部入力バッファ間のパスに内部クロック振幅変換回路を設けて内部クロックの振幅を外部クロックの振幅に合わせることによって、外部クロックと内部クロックとの差を無くすことが可能なＰＬＬ回路について開示されている。
【特許文献１】特開平０８−１８６７７８号公報
【特許文献２】特開平０９−１０２７３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、電源電圧の変動による信号振幅のバラツキを補正可能な振幅調整回路を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明に係る振幅調整回路は、Ｇｍ−ＣフィルタのＧｍ値を一定に制御するチューニング電圧の発生回路であるチューニング回路において、該チューニング回路に供給する基準クロック信号の振幅を調整する振幅調整回路であって、前記基準クロック信号が入力される入力回路と、該基準クロック信号の振幅を調整した出力信号を生成して前記チューニング回路に出力する回路であって、該出力信号を制御する制御電流に応じて前記基準クロック信号の振幅を調整して出力信号を生成する出力回路と、電源電圧の上昇に応じて前記制御電流を小さくし、電源電圧の低下に応じて前記制御電流を大きくする第１の調整回路と、を備える。
【００１１】
本発明によると、電源電圧が上昇すると、第１の調整回路によって制御電流が小さくなるので、出力回路が出力する基準クロック信号の振幅も小さくなる。また、電源電圧が低下すると、第１の調整回路によって制御電流が大きくなるので、出力回路が出力する基準クロック信号の振幅も大きくなる。
【００１２】
その結果、電源電圧が変動した場合であっても、基準クロック信号の振幅を一定に保つことが可能となる効果を奏する。
【発明の効果】
【００１３】
以上のように、本発明によると、電源電圧の変動による信号振幅のバラツキを補正可能な振幅調整回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図１〜図４に基づいて説明する。なお、本実施形態に係る振幅調整回路は、ｐチャンネルとｎチャンネルＭＯＳトランジスタを製造できるＣＭＯＳプロセスにより半導体回路基盤上に成形される。
【００１５】
図１は、本発明に係る実施例の概要を説明する図である。
図１に示す基準クロック発生回路１１、チューニング回路１３及びフィルタ回路１４は、図５に示した回路である。
【００１６】
すなわち、基準クロック発生回路１１は、水晶発振器、ＰＬＬ回路及びＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）で構成されるクロック発生回路であり、チューニング回路１３は、基準クロック発生回路１１が生成するクロック信号（以下、「基準クロック信号」という）を基準に、フィルタ回路１４を構成するＯＴＡのＧｍ値を一定にするようにチューニング電圧を生成する回路である。また、フィルタ回路１４は、ＯＴＡで構成するＧｍ−Ｃフィルタによって実現されたアクティブフィルタである。
【００１７】
さらに、本実施例では、基準クロック発生回路１１とチューニング回路１３との間に振幅調整回路１２が備わる。
振幅調整回路１２は、基準クロック発生回路１１から出力される基準クロック信号の振幅を一定に制御してチューニング回路１３に出力する回路である。すなわち、振幅調整回路１２は、電源電圧や温度変化、製造時の素子（例えば、基準クロック発生回路１１内のＬＰＦを構成する抵抗）のバラツキ等による振幅の変動を一定に調整してチューニング回路に出力する。
【００１８】
以上に説明した各回路の具体的な構成例を以下に説明する。
図２は、基準クロック発生回路１１の構成例を示す図である。
図２に示す基準クロック発生回路１１は、水晶発振子を共振器に用いて基準信号を生成する水晶発振器１１ａと、基準信号から所望の基準クロック信号を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１１ｂと、ＰＬＬ回路１１ｂが生成した基準クロック信号から高調波成分を取り除くＬＰＦ１１ｃと、を備えている。
【００１９】
ＰＬＬ回路１１ｂには、水晶発振器１１ａで得られる発信周波数を例えば６３９ｋＨｚに分周した基準信号が入力される。そして、ＰＬＬ回路１１ｂは、この基準信号に同期した基準クロック信号を生成してＬＰＦ１１ｃに出力する。
【００２０】
ＬＰＦ１１ｃは、ＰＬＬ回路１１ｂの出力信号に含まれる高調波成分（例えば、基準信号の２倍の周波数：１２７８ｋＨｚなど）を減衰し、振幅調整回路１２に出力する。
図３は、チューニング回路１３及びフィルタ回路１４の構成例を示す図である。
【００２１】
図３に示すチューニング回路１３は、入力信号が入力される入力アンプ１３ａと、入力アンプ１３ａに接続されるアンプ１３ｂと、アンプ１３ｂと並列に接続される基準ＯＴＡ１３ｃと、基準ＯＴＡ１３ｃに入力される信号に対してオールパスフィルタを構成する２つのキャパシタＣ１と、アンプ１３ｂと基準ＯＴＡ１３ｃとに接続される混合機１３ｄと、混合機１３ｄに接続されるＬＰＦ１３ｅと、ＬＰＦ１３ｅに接続されて基準ＯＴＡ１３ｃとフィルタ回路１４にチューニング電圧を供給するアンプ１３ｆと、を備えている。
【００２２】
チューニング回路１３に入力される基準クロック信号は、入力アンプ１３ａ及びアンプ１３ｂを介して所定のレベルに増幅される。同時に、基準クロック信号は、キャパシタＣ１で構成するオートパスフィルタによって９０°位相を進ませられるとともに基準ＯＴＡ１３ｃで所定のレベルに増幅される。
【００２３】
そして、アンプ１３ｂを介して得られる入力信号と、基準ＯＴＡ１３ｃを介して得られる入力信号と、が混合機１３ｄで混合されて偶数倍の周波数信号が抽出される。さらに、ＬＰＦ１３ｅを介すことによって直流成分が抽出される。
【００２４】
この抽出された直流成分は、アンプ１３ｆで所定のレベルに増幅されて基準ＯＴＡ１３ｃやフィルタ回路１４を構成するＯＴＡ１４ａ〜１４ｄに供給される。
図３に示すフィルタ回路１４は、ＯＴＡ１４ａ〜１４ｄとキャパシタＣＬとで構成された等価インダクタンス回路と、キャパシタＣ２と、で構成されるバンドパスフィルタの構成例を示している。
【００２５】
等価インダクタンス回路は、ＯＴＡ１４ａと、入力端子をＯＴＡ１４ａの出力端子と接続し出力端子をＯＴＡ１４ａの入力端子と接続するＯＴＡ１４ｂと、ＯＴＡ１４ａの出力端子と接続されたキャパシタＣＬと、キャパシタＣＬに入力端子を接続したＯＴＡ１４ｃと、入力端子をＯＴＡ１４ｃと接続し出力端子をＯＴＡ１４ｃの入力端子と接続するＯＴＡ１４ｄと、で構成され、入力電圧に比例したリニア特性を持つＯＴＡ出力電流によってキャパシタＣＬを充電する積分動作を行うことによりインダクタＬ１と等価な特性を実現する。
【００２６】
また、チューニング回路１３が生成するチューニング電圧は、基準ＯＴＡ１３ｃと、ＯＴＡ１４ａ〜１４ｄと、に与えられ、各ＯＴＡのＧｍ値が一定に制御される。その結果、フィルタ回路１４のフィルタ特性が一定に保たれることとなる。
【００２７】
図４は、本実施例に係る振幅調整回路１２の構成例を示す図である。
図４に示す振幅調整回路１２は、入力信号を受ける差動回路の入力回路４１と、入力回路４１に入力された信号を差動で出力する出力回路４１と、電源電圧等による入力信号の振幅の変動を調整する第１の調整回路４３と、素子のバラツキによる入力信号の振幅の変動を調整する第２の調整回路４４と、を備えている。
【００２８】
入力回路４１は、ｎ型ＭＯＳトランジスタＱ１〜Ｑ３で構成する差動回路である。振幅調整回路１２の入力端子は、ＭＯＳトランジスタＱ１及びＱ２のゲート端子と接続されている。また、ＭＯＳトランジスタＱ１及びＱ２のソース端子はＭＯＳトランジスタＱ３のドレイン端子と接続され、ＭＯＳトランジスタＱ１及びＱ２のドレイン端子は出力回路４２と接続される。
【００２９】
出力回路４２は、ｐ型ＭＯＳトランジスタＱ４及びＱ５と、ｎ型ＭＯＳトランジスタＱ６及びＱ７と、２つの抵抗Ｒ２と、で構成されている出力回路である。
ＭＯＳトランジスタＱ４のソース端子は電源と接続され、ＭＯＳトランジスタＱ４のドレイン端子はＭＯＳトランジスタＱ６のドレイン端子と接続されている。また、ＭＯＳトランジスタＱ６のソース端子は、抵抗Ｒ２を介してグランドに接続されている。
【００３０】
同様に、ＭＯＳトランジスタＱ５のソース端子は電源と接続され、ＭＯＳトランジスタＱ５のドレイン端子はＭＯＳトランジスタＱ７のドレイン端子と接続されている。また、ＭＯＳトランジスタＱ７のソース端子は、抵抗Ｒ２を介してグランドに接続されている。
【００３１】
第１の調整回路４３は、ｐ型ＭＯＳトランジスタＱ８〜１０と、ｎ型ＭＯＳトランジスタＱ１１〜Ｑ１４と、電流源Ｊと、抵抗Ｒ１と、で構成されている。
ＭＯＳトランジスタＱ８は、ソース端子が電源に接続され、ドレイン端子が抵抗Ｒ１を介してグランドに接続されている。
【００３２】
ＭＯＳトランジスタＱ９〜Ｑ１３は、直列に接続されたＭＯＳトランジスタＱ９及びＱ１１と、直列に接続されたＭＯＳトランジスタＱ１０及びＱ１２と、が並列に接続されて差動回路を構成している。
【００３３】
また、ＭＯＳトランジスタＱ９及びＱ１０のソース端子は電源と接続され、ＭＯＳトランジスタＱ１１及びＱ１２のソース端子はＭＯＳトランジスタＱ１３のドレイン端子と接続されている。ＭＯＳトランジスタＱ１３のソース端子は、グランドに接続されている。
【００３４】
さらに、ＭＯＳトランジスタＱ８とＱ９、Ｑ１０とＱ１５とＱ４とＱ５、Ｑ１２とＱ１６とＱ６とＱ７、はそれぞれカレントミラーを構成している。
ＭＯＳトランジスタＱ１４は、ドレイン端子が電流源Ｊと接続され、ソース端子がグランドに接続されている。そして、ＭＯＳトランジスタＱ１３とＱ１４とはカレントミラーを構成している。
【００３５】
なお、電流源Ｊは、電源電圧の変動に依存しない電流源である。また、電流源Ｊは、内部に有する抵抗に依存した正の電流特性を備える。例えば、製造時のバラツキによって抵抗が大きくなると電流Ｉ２も大きくなり、抵抗が小さくなると電流Ｉ１も小さくなる。また、電流源Ｊが有する抵抗は、チューニング回路１３に備わるＬＰＦ１１ｃの近傍に配置されている。
【００３６】
第２の調整回路４４は、出力回路４２のＭＯＳトランジスタＱ６及びＱ７にそれぞれ直列に接続された抵抗Ｒ２で構成される。抵抗Ｒ２は、チューニング回路１３に備わるＬＰＦ１１ｃの近傍に配置されている抵抗である。
【００３７】
以上の構成において、定常時では、入力端子に基準クロック信号（差動信号）が入力されると、入力回路４１は差動信号を出力回路４２に出力する。そして、出力端子から当該差動信号が出力される。
【００３８】
以下に示す３つの場合における振幅調整回路１２の動作について説明する。
（１）電源電圧が変動した場合
以下、電源電圧が変動して高くなった場合について説明するが、電源電圧が変動して低くなった場合も同様に動作するので説明は省略する。
【００３９】
電源電圧が変動して高くなると、振幅調整回路１２に入力される基準クロック信号の振幅も大きくなる。したがって、入力回路４１から出力回路４２に出力される差動信号の振幅も大きくなる。
【００４０】
一方、電源電圧Ｖｄｄが高くなると、ＭＯＳトランジスタＱ８のゲート−ドレイン間電圧Ｖｇｄが高くなる。Ｖｇｄが高くなると、ＭＯＳトランジスタＱ８のソース−ドレイン間を流れる電流Ｉ１が大きくなる。ＭＯＳトランジスタＱ８とＱ９とはカレントミラーを構成しているので、ＭＯＳトランジスタＱ９のソース−ドレイン間を流れる電流Ｉ１も大きくなる。
【００４１】
ここで、ＭＯＳトランジスタＱ９のソース−ドレイン間を流れる電流Ｉ１と、ＭＯＳトランジスタＱ１３のドレイン−ソース間を流れる電流Ｉ２と、ＭＯＳトランジスタＱ１０のソース−ドレイン間を流れる電流Ｉ３と、は次式の関係にある。
【００４２】
Ｉ３  ＝  Ｉ２  −  Ｉ１              ・・・  （１）
ここで、電流源Ｊは電源電圧の変動に依存しない電流源であるので、ＭＯＳトランジスタＱ１４のドレイン−ソース間を流れる電流Ｉ２は一定である。したがって、ＭＯＳトランジスタＱ１４とカレントミラーを構成するＭＯＳトランジスタＱ１３のドレイン−ソース間を流れる電流Ｉ２も一定である。
【００４３】
したがって、式（１）から電流Ｉ１が大きくなると、電流Ｉ３は小さくなることがわかる。
ＭＯＳトランジスタＱ１０とＱ１５とＱ４とＱ５、ＭＯＳトランジスタＱ１２とＱ１６とＱ６とＱ７、はそれぞれカレントミラーを構成するので、出力回路４２におけるＭＯＳトランジスタＱ４のソース−ドレイン間を流れる電流Ｉ３と、ＭＯＳトランジスタＱ５のソース−ドレイン間を流れる電流Ｉ３は、小さくなる。
【００４４】
その結果、抵抗Ｒ２での電圧降下が小さくなるので出力端子から出力される基準クロック信号の振幅も小さくなる。
したがって、電源電圧の変動によって振幅調整回路１２に入力される基準クロック信号の振幅が変動しても、その変動分を調整して基準クロック信号の振幅を一定に制御することが可能となる。
（２）温度変化により回路特性が変動した場合
以下、温度が変化して高くなった場合についての動作を説明するが、温度が変化して低くなった場合も同様に動作するので説明は省略する。
【００４５】
一般にＭＯＳトランジスタは、温度が高くなるとゲインが小さくなる温度特性を有している。したがって、温度が高くなると、チューニング回路１３を構成するＭＯＳトランジスタの出力が小さくなる。すなわち、チューニング電圧が低下する。
【００４６】
一方、温度が高くなると、ＭＯＳトランジスタＱ８のＧｍ値が低下してゲート−ソース間電圧Ｖｇｓ及びドレイン−ソース間電圧Ｖｄｓが高くなるので、ＭＯＳトランジスタＱ８のソース−ドレイン間を流れる電流Ｉ１が小さくなる。ＭＯＳトランジスタＱ８とＱ９とはカレントミラーを構成しているので、ＭＯＳトランジスタＱ９のソース−ドレイン間を流れる電流Ｉ１も小さくなる。
【００４７】
ここで、ＭＯＳトランジスタＱ９のソース−ドレイン間を流れる電流Ｉ１と、ＭＯＳトランジスタＱ１３のドレイン−ソース間を流れる電流Ｉ２と、ＭＯＳトランジスタＱ１０のソース−ドレイン間を流れる電流Ｉ３と、は式（１）の関係にある。
【００４８】
したがって、電流Ｉ１が小さくなると、電流Ｉ３は大きくなる。
ＭＯＳトランジスタＱ１０とＱ１５とＱ４とＱ５、ＭＯＳトランジスタＱ１２とＱ１６とＱ６とＱ７、はそれぞれカレントミラーを構成するので、出力回路４２におけるＭＯＳトランジスタＱ４のソース−ドレイン間を流れる電流Ｉ３と、ＭＯＳトランジスタＱ５のソース−ドレイン間を流れる電流Ｉ３は、大きくなる。
【００４９】
その結果、抵抗Ｒ２での電圧降下が大きくなるので出力端子から出力される基準クロック信号、すなわちチューニング回路１３に入力される基準クロック信号の振幅が大きくなるので、チューニング回路１３が出力するチューニング電圧が高くなる。
【００５０】
したがって、温度の変化によってチューニング回路１３の出力ゲインが低下しても、振幅調整回路１２は、その低下分を調整するように振幅の大きい基準クロック信号を生成してチューニング回路１３に出力するので、チューニング電圧の低下を防止することが可能となる。
（３）回路素子に製造時のバラツキが生じた場合
回路素子は、製造時にバラツキが生じる場合がある。以下、製造時のバラツキによってＬＰＦ１１ｃを構成する抵抗が大きくなった場合について説明するが、製造時のバラツキによってＬＰＦ１１ｃを構成する抵抗が小さくなった場合も同様の動作をするので説明は省略する。
【００５１】
基準クロック発生回路１１は、図２で示したように内部でＬＰＦ１１ｃ使用されている。ＬＰＦ１１ｃは抵抗とキャパシタとで構成されるので、抵抗が大きくなると、カットオフ周波数ｆｃ（＝１／２πＲＣ）が小さくなる。
【００５２】
その結果、所望のカットオフ周波数成分まで減衰してしまうために基準クロック発生回路１１から出力される基準クロック信号、すなわち振幅調整回路１２に入力される基準クロック信号の振幅は小さくなる。
【００５３】
一方、第２の調整回路４４における抵抗Ｒ２は、チューニング回路１３に備わるＬＰＦ１１ｃを構成する抵抗の近傍に配置されている抵抗なので、ＬＰＦ１１ｃを構成する抵抗と同じようにバラツキが生じる。したがって、製造時のバラツキによってＬＰＦ１１ｃの抵抗が大きくなると、第２の調整回路４４を構成する抵抗Ｒ２も同様に大きくなる。
【００５４】
第２の調整回路４４において、抵抗Ｒ２が大きくなると抵抗Ｒ２での電圧降下が大きくなるので出力端子から出力される基準クロック信号の振幅が大きくなる。
さらに、電流源Ｊを構成する抵抗も、チューニング回路１３に備わるＬＰＦ１１ｃを構成する抵抗の近傍に配置されているので、ＬＰＦ１１ｃを構成する抵抗と同じようにバラツキが生じる。したがって、製造時のバラツキによってＬＰＦ１１ｃの抵抗が大きくなると、電流源Ｊを構成する抵抗も同様に大きくなる。
【００５５】
そして、電流源Ｊは抵抗に依存する正の電流特性を備えているので、電流源Ｊを構成する抵抗が大きくなると、電流Ｉ２も大きくなる。
ここで、ＭＯＳトランジスタＱ９のソース−ドレイン間を流れる電流Ｉ１と、ＭＯＳトランジスタＱ１３のドレイン−ソース間を流れる電流Ｉ２と、ＭＯＳトランジスタＱ１０のソース−ドレイン間を流れる電流Ｉ３と、は式（１）の関係にあるので、電流Ｉ２が大きくなると、電流Ｉ３も大きくなる。
【００５６】
そして、ＭＯＳトランジスタＱ１０とＱ１５とＱ４とＱ５、ＭＯＳトランジスタＱ１２とＱ１６とＱ６とＱ７、はそれぞれカレントミラーを構成するので、出力回路４２におけるＭＯＳトランジスタＱ４のソース−ドレイン間を流れる電流Ｉ３と、ＭＯＳトランジスタＱ５のソース−ドレイン間を流れる電流Ｉ３が、大きくなる。
【００５７】
第２の調整回路４４において、電流Ｉ３が大きくなると抵抗Ｒ２での電圧降下が大きくなるので出力端子から出力される基準クロック信号の振幅が大きくなる。
したがって、製造時のバラツキによって振幅調整回路１２に入力される基準クロック信号の振幅が変動しても、その変動分を調整して基準クロック信号の振幅を一定に制御することが可能となる。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る実施例の概要を説明する図である。
【図２】本発明の実施例に係る基準クロック発生回路の構成例を示す図である。
【図３】本発明の実施例に係るチューニング回路及びフィルタ回路の構成例を示す図である。
【図４】本発明の実施例に係る振幅調整回路の構成例を示す図である。
【図５】フィルタ回路の実施形態について説明する図である。
【符号の説明】
【００５９】
１１      ・・・  基準クロック発生回路
１２      ・・・  振幅調整回路
１３      ・・・  チューニング回路
１４      ・・・  フィルタ回路
４１      ・・・  入力回路
４２      ・・・  出力回路
４３      ・・・  第１の調整回路
４４      ・・・  第２の調整回路
【図１】
2007282032.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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