(57)【要約】【課題】  本発明によれば、リーク電流の発生が抑制された半導体集積回路装置及びその製造方法を提供することができる。【解決手段】  半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板内に前記第１のゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、前記第１の不純物領域に接続されたコンタクトと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板内に前記ゲート電極に対して自己整合的に形成された第２の不純物拡散領域と、前記第２のゲート電極と前記第２の不純物拡散領域とに共通に接続されたシェアドコンタクトと、を有する半導体集積回路装置において、前記第２のゲート絶縁膜の誘電率は、前記第１のゲート絶縁膜の誘電率に比べて大きいことを特徴とする半導体集積回路装置。【選択図】  図３
2007116070.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記半導体基板内に前記第１のゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、
前記第１の不純物領域に接続されたコンタクトと、
前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記半導体基板内に前記ゲート電極に対して自己整合的に形成された第２の不純物拡散領域と、
前記第２のゲート電極と前記第２の不純物拡散領域とに共通に接続されたシェアドコンタクトと、
を有する半導体集積回路装置において、
前記第２のゲート絶縁膜の誘電率は、前記第１のゲート絶縁膜の誘電率に比べて大きいことを特徴とする半導体集積回路装置。
【請求項２】
半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記半導体基板内に前記第１のゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、
前記第１の不純物領域に接続されたコンタクトと、
前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記半導体基板内に前記ゲート電極に対して自己整合的に形成された第２の不純物拡散領域と、
前記第２のゲート電極と前記第２の不純物拡散領域とに共通に接続されたシェアドコンタクトと、
を有する半導体集積回路装置において、
前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜に比べて膜厚が厚いことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来より、ＳＲＡＭ等の半導体集積回路装置においては、シェアドコンタクトを用いて半導体基板と、ゲート電極とを接続している。一例として、ＳＲＡＭでは、シェアドコンタクト形成部の素子形成領域（ＡＡ：アクティブエリア）とゲート配線（ＧＣ：ゲートコネクト）とは重ならないように配置され素子形成領域に不完全な接合が形成されることによる接合リークを避ける配置となっている。
【０００３】
一方、素子形成領域とゲート配線の距離はゲート側壁厚さ（幅）とリソグラフィーの合わせズレ公差を盛り込む必要があるため、シェアドコンタクト部の面積増大を招きＳＲＡＭセルの微細化を妨げていた。
【０００４】
この問題を回避するために、素子形成領域とゲート配線とを重ねた配置とし、素子形成領域―ゲート配線の合わせズレの問題を回避した場合には、ゲート絶縁膜を介したリーク電流がシェアドコンタクト部に生じる。
【０００５】
ＭＯＳＦＥＴの微細化によりゲート絶縁膜は薄くなっており、ＭＯＳＦＥＴのIoffと同等もしくはそれを上回るリーク電流が流れる。従って素子形成領域とゲート配線とを重ねるレイアウトの場合、ＳＲＡＭセル内でインバータが形成される箇所、ＭＯＳＦＥＴとシェアドコンタクト部の３箇所にてリーク電流が生じ待機電流の増加を招く。
【特許文献１】特開2000-269319号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、リーク電流の発生を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体集積回路装置は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板内に前記第１のゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、前記第１の不純物領域に接続されたコンタクトと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板内に前記ゲート電極に対して自己整合的に形成された第２の不純物拡散領域と、前記第２のゲート電極と前記第２の不純物拡散領域とに共通に接続されたシェアドコンタクトと、を有する半導体集積回路装置において、前記第２のゲート絶縁膜の誘電率は、前記第１のゲート絶縁膜の誘電率に比べて大きいことを特徴としている。
【０００８】
また、本発明の一態様の半導体集積回路装置は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板内に前記第１のゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、前記第１の不純物領域に接続されたコンタクトと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板内に前記ゲート電極に対して自己整合的に形成された第２の不純物拡散領域と、前記第２のゲート電極と前記第２の不純物拡散領域とに共通に接続されたシェアドコンタクトと、を有する半導体集積回路装置において、前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜に比べて膜厚が厚いことを特徴としている。
【発明の効果】
【０００９】
本発明によれば、リーク電流の発生が抑制された半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【００１１】
本発明の実施例１に係る半導体集積回路装置を図１乃至図５を用いて説明する。図１は、本発明の実施例１に係るＣＭＯＳ（相補性絶縁ゲート）型のスタティック型メモリセルのエリアを有するＣＭＯＳ型のＳＲＡＭにおける１個のメモリセルの等価回路を示している。
【００１２】
図１に示すメモリセルにおいて、駆動用の第１のＮＭＯＳトランジスタＴＮ１及び負荷用の第１のＰＭＯＳトランジスタＴＰ１からなる第１のＣＭＯＳインバータと、駆動用の第２のＮＭＯＳトランジスタＴＮ２及び負荷用の第２のＰＭＯＳトランジスタＴＰ２からなる第２のＣＭＯＳインバータとは、それぞれの入力ノードｎ１、ｎ２と出力ノードｎ２、ｎ１とが交差接続されている。
【００１３】
そして、上記２個のＣＭＯＳインバータの各出力ノードｎ２、ｎ１はそれぞれ対応して転送ゲート用のＮＭＯＳトランジスタＴＮ３、ＴＮ４を介して一対のビット線ＢＬ、／ＢＬに接続されており、上記一対の転送ゲート用トランジスタＴＮ３、ＴＮ４の各ゲートはワード線ＷＬに共通に接続されている。
【００１４】
なお、図１中、トランジスタＴＮ１、ＴＰ１の各ゲートとトランジスタＴＮ２、ＴＰ２の各ドレインとは、第１のゲート接続配線１により接続されている。
【００１５】
同様に、トランジスタＴＮ２、ＴＰ２の各ゲートとトランジスタＴＮ１、ＴＰ１の各ドレインとを接続する第２のゲート接続配線２により接続されている。
【００１６】
次に、図１に等価回路図を示したＳＲＡＭセルのレイアウト図を概略的に示す。図２は、本実施例１に係るＳＲＡＭセルのレイアウト図である。
【００１７】
図２にメモリセル１００を示す。メモリセル１００は、ＴＮ１及びＴＮ３が形成される第１のnMOS領域１０、ＴＰ１及びＴＰ２が形成されるpMOS領域２０、ＴＮ２及びＴＮ４が形成される第２のnMOS領域３０の領域を有している。
【００１８】
nMOS領域１０、pMOS領域２０及び第２のnMOS領域３０内には、素子形成領域（アクティブエリア）が設けられ、ソース領域、ドレイン領域が形成されている。
【００１９】
第１のnMOS領域１０は、素子形成領域（ＡＡ：アクティブエリア）１９が設けられ、この素子形成領域１９内にソース領域・ドレイン領域等が形成され、コンタクト１１、１２、１３、１４が設けられている。コンタクト１１は、ＴＮ３のソース領域と接続され、ＢＬに接続される。コンタクト１２は、ＴＮ１のドレイン領域とＴＮ３のドレイン領域とに共通に接続されている。コンタクト１３は、ＴＮ１のソース領域と接続され、VSSが供給される。コンタクト１４は、第１のゲート配線１００を介してＴＮ３のゲート電極と接続され、ＷＬに接続される。
【００２０】
pMOS領域２０は、素子形成領域（ＡＡ：アクティブエリア）２８及び２９が形成され、コンタクト２１、２２及び第１のシェアドコンタクト２３、第２のシェアドコンタクト２４とが設けられている。コンタクト２１は、ＴＰ１のソース領域と接続され、ＶＣＣが供給される。コンタクト２２は、ＴＰ２のソース領域と接続され、ＶＣＣが供給される。シェアドコンタクト２３は、ＴＰ１のドレイン領域と、第４のゲート配線１０４とに同じ電位を供給するために設けられたコンタクトである。シェアドコンタクト２４は、ＴＰ２のドレイン領域と、第３のゲート配線１０３とに同じ電位を供給されるために設けられる。
【００２１】
第２のnMOS領域３０は、素子形成領域（ＡＡ：アクティブエリア）３９が形成され、コンタクト３１，３２，３３，３４が設けられている。コンタクト３１は、ＴＮ４のソース領域と接続され、／ＢＬに接続される。コンタクト３２は、ＴＮ４のドレイン領域と、ＴＮ２のドレイン領域とに共通に接続されている。コンタクト３３は、ＴＮ２のドレイン領域と接続され、Ｖｓｓが供給される。コンタクト３４は、第２のゲート配線１０２を介してＴＮ４のゲート電極と接続され、ＷＬに接続される。
【００２２】
このようにして、本実施例に係る半導体集積回路装置のレイアウトパターンが形成されている。
【００２３】
次に、本実施例１に係る半導体集積回路装置の断面図を用いて、本実施例に係る半導体集積回路装置の構造を説明する。図３のb−b’断面図である。
【００２４】
半導体基板５０には、素子形成領域２８と、素子分離領域（ＳＴＩ）８０が設けられている。素子形成領域には、第１のpMOSＴＰ１と、シェアドコンタクト２３により接続されている半導体基板内の不純物領域と、ゲート電極とを有している。
【００２５】
ここで、コンタクト２１により上層配線と接続される不純物領域に対応するゲート電極を第１のゲート電極５４a、シェアドコンタクトにより上層配線と接続される不純物領域に対応するゲート電極を第２のゲート電極５４bとする。
【００２６】
また、第１のゲート電極５４aが形成される素子形成領域を第１の領域２０１、第２のゲート電極５４bが形成される素子形成領域を第２の領域２０２とする。
【００２７】
第１のゲート電極５４aは、ポリシリコン５２及びシリサイド５３からなり、半導体基板５０上に第１のゲート絶縁膜５１aを介して設けられている。また、第２のゲート電極５４bは、ポリシリコン５２及びシリサイド５３からなり、半導体基板５０上に第１のゲート絶縁膜５１aを介して設けられている。なお、シリサイド５３としては、Ｃｏシリサイド、Ｔｉシリサイド、Ｎｉシリサイドなどである。
【００２８】
ここで、第１のゲート絶縁膜５１aと第２のゲート絶縁膜５１bとでは、その性質を異にする。第２のゲート絶縁膜５１bは、第１のゲート絶縁膜５１aに比べて、膜厚が厚い。これは、第１のゲート絶縁膜５１aは、ＳＲＡＭの動作速度を上昇させるために、ゲート絶縁膜を薄くするなどする必要があるのに対して、第２のゲート絶縁膜５１bは、第２のゲート電極５４bとその直下の半導体基板５０とを絶縁するために設けられているものである。しかし、第２のゲート絶縁膜５１bの膜厚を第１のゲート絶縁膜５１aと同じ膜厚とすると、半導体基板５０から、第２のゲート電極５４にリーク電流が生じてしまう。
【００２９】
そのリーク電流の発生を抑制するために、第２のゲート絶縁膜５１bの膜厚を第１のゲート絶縁膜５１aの膜厚に比べて厚くしている。
【００３０】
また、第１及び第２のゲート電極５４a、５４bの側部であって、半導体基板５０上には、第１及び第２のゲート電極５４a、５４bのそれぞれに対して自己整合的にゲート側壁５５が設けられている。このゲート側壁５５は、ＳｉＯ２／ＳｉＮ／ＳｉＯ２の３層の絶縁膜から構成されている。
【００３１】
そして、半導体基板５０内には、第１及び第２のゲート電極５４a、５４bに対して自己整合的に、エクステンション領域５６、不純物領域５７及びシリサイド５８からなるソース領域５９及びドレイン領域６０が形成されている。シリサイド５８も、シリサイド５３と同様に、Ｃｏシリサイド、Ｔｉシリサイド、Ｎｉシリサイドなどである。
【００３２】
ここで、第２のゲート電極５４bのうち、第１のゲート電極５４aと隣接しないほうの不純物領域には、ＳＴＩが設けられている。
【００３３】
ソース領域５９上には、バリアメタル６１を介してコンタクト２１が、ＴＥＯＳ等の層間絶縁膜６２内に埋め込まれて形成されている。バリアメタル６１としては、Ｔｉ-ＴｉＮの積層のバリアメタルである。コンタクト２１としては、Ｗなどである。
【００３４】
一方、ドレイン領域６０上には、バリアメタル６１を介してシェアドコンタクト２３が、ＳｉＯ２等の層間絶縁膜６２内に埋め込まれて形成されている。そして、シェアドコンタクト２３は、第２のゲート電極５４bとドレイン領域６０とを共通に接続している。このシェアドコンタクト２３により、ゲート電極５４bとＴＰ１のドレイン領域とが、電気的に接続される。
【００３５】
また、半導体基板５０上、ゲート電極５４a上、ゲート側壁５５上には、ＳｉＮ６３が設けられている。このＳｉＮ６３は、コンタクト開口時のエッチングストッパとして用い、シリサイドがエッチングされることを抑制する目的で設けられている。
【００３６】
このようにして、本実施例１に係る半導体集積回路装置は構成されている。
【００３７】
本実施例では、ゲート電極と半導体基板とに共通接続されるシェアドコンタクトと接続されるゲート電極下のゲート絶縁膜の膜厚を、コンタクトで半導体基板と接続されるＭＯＳＦＥＴのゲート絶縁膜の膜厚よりも大きくしているので、シェアドコンタクトでのリーク電流の発生を抑制することが可能となる。
【００３８】
また、リーク電流を低減するために、膜厚を大きくする以外にも、シェアドコンタクト下のゲート絶縁膜を、コンタクトのＭＯＳＦＥＴのゲート絶縁膜に比べて誘電率の大きな膜を設けるなどしても良い。
【００３９】
次に、本実施例に係る半導体集積回路の製造方法を図４乃至図６を参照して説明する。図４乃至図６は、図２のb-b’断面図における断面での工程断面図である。
【００４０】
まず、図４（a）に示すように、素子分離領域半導体基板５０上に、素子分離領域８０を形成した後、熱酸化により、３０ÅのＳｉＯ２を形成する。
【００４１】
次に、図４（ｂ）に示すように、第２の領域２０２にレジストを形成し、フッ化アンモニウム等によりウエットエッチングし、第１の領域２０１のＳｉＯ２を除去する。続いて、レジストを除去する。
【００４２】
次に、図４（ｃ）に示すように、熱酸化により、第１の領域２０１及び第２の領域２０２にＳｉＯ２を形成する。これにより、第１の領域２０１には、１９Åの第１のゲート酸化膜５１aが形成され、第２の領域２０２には、３０Åの第２のゲート絶縁膜５１bが形成される。
【００４３】
次に、図４（ｄ）に示すように、第１の領域２０１及び第２の領域２０２にポリシリコンを１７５０Å堆積させる。
【００４４】
次に、図５（a）に示すように、レジストパターン（図示しない）を形成した後、ドライエッチングにより、ポリシリコン５２a及びポリシリコン５２bを形成する。
【００４５】
次に、図５（ｂ）に示すように、半導体基板５０内にイオン注入をし、エクステンション領域５６を形成する。
【００４６】
次に、図５（ｃ）に示すように、第１の領域２０１及び第２の領域２０２の全面にＳｉＯ２を２００Å、ＳｉＮを２００Å、ＳｉＯ２を４００ÅをそれぞれＣＶＤ法によりこの順に堆積させた後、ドライエッチングによりエッチバックし、ポリシリコン５２aポリシリコン５２bの側部にゲート側壁５５を形成する。続いて、露出した部分の半導体基板５０にイオン注入及びアニールをすることにより、後のソース領域、ドレイン領域となる不純物領域５７を形成する。
【００４７】
次に、図６（a）に示すように、第１の領域２０１及び第２の領域２０２にＰＶＤ法により、Ｎｉを形成し、アニールをすることにより、ポリシリコン５２a及びポリシリコン５２b上にシリサイド５３a及びシリサイド５３bを形成する。これにより、ポリシリコン５２a及びシリサイド５３aからなるゲート電極５４a、ポリシリコン５２b及びシリサイド５３bからなるゲート電極５４bを形成する。続いて、未反応のＮｉをＳＨにより除去する。
【００４８】
その後、第１の領域２０１及び第２の領域２０２の全面にＣＶＤ法によりＳｉＮ６３及び層間絶縁膜となるＳｉＯ２６２を形成する。
【００４９】
次に、図６（b）に示すように、リソグラフィー技術により、マスクパターンを形成した後、ドライエッチングをすることより、コンタクトを形成するためのコンタクトホール（コンタクト用コンタクトホール）７１及びシェアドコンタクトを形成するためのコンタクトホール（シェアドコンタクト用コンタクトホール）７２を形成する。
【００５０】
その後、Ｔｉ-ＴｉＮをＰＶＤ法により形成し、コンタクト材となるＷをＣＶＤ法で形成し、コンタクト用コンタクトホール７１及びシェアドコンタクト用コンタクトホール７２を埋め込んだ後、ＣＭＰ法により、余分なＴｉ-ＴｉＮ及びＷを除去する。これにより、コンタクト２１及びシェアドコンタクト２３が形成される。
【００５１】
このように、シェアドコンタクトと接続されるゲート電極下のゲート絶縁膜の膜厚を、コンタクトと接続されるＭＯＳＦＥＴのゲート絶縁膜の膜厚よりも厚くしているので、シェアドコンタクトが形成される領域下のゲート絶縁膜でのリーク電流を低減することが可能となる。
【００５２】
本発明によれば、リーク電流の発生が抑制された半導体集積回路装置を提供することができる。
【００５３】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等がもちろん可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施例１に係る半導体集積回路装置の等価回路図。
【図２】本発明の実施例１に係る半導体集積回路装置の平面レイアウト図。
【図３】図２のb-b’断面図。
【図４】本発明の実施例１に係る半導体集積回路装置の製造方法１。
【図５】本発明の実施例１に係る半導体集積回路装置の製造方法２。
【図６】本発明の実施例１に係る半導体集積回路装置の製造方法３。
【符号の説明】
【００５５】
１  第１のゲート接続配線
２  第２のゲート接続配線
１０  第１のnMOS領域
１１、１２、１３、１４  コンタクト
１９  素子形成領域（ＡＡ：アクティブエリア）
２０  pMOS領域
２１、２２  コンタクト
２３  第１のシェアドコンタクト
２４  第２のシェアドコンタクト
２８、２９  素子形成領域（ＡＡ：アクティブエリア）
３０  第２のnMOS領域
３１，３２，３３，３４  コンタクト
３９  素子形成領域（ＡＡ：アクティブエリア）
５０  半導体基板
５１a  第１のゲート絶縁膜
５１b  第２のゲート絶縁膜
５２、５２a、５２b  ポリシリコン
５３、５３a、５３b  シリサイド
５４a  第１のゲート電極
５４b  第２のゲート電極
５５  ゲート側壁
５６  エクステンション領域
５７  不純物領域
５８  シリサイド
５９  ソース領域
６０  ドレイン領域
６１  バリアメタル
６２  層間絶縁膜（ＳｉＯ２）
６３  ＳｉＮ
７１  コンタクト用コンタクトホール
７２  シェアドコンタクト用コンタクトホール
８０  素子分離領域（ＳＴＩ）
１００  メモリセル
１０１  第１のゲート配線
１０２  第２のゲート配線
１０３  第３のゲート配線
１０４  第４のゲート配線
２０１  第１の領域
２０２  第２の領域
ＴＮ１  駆動用の第１のＮＭＯＳトランジスタ
ＴＰ１  負荷用の第１のＰＭＯＳトランジスタ
ＴＮ２  駆動用の第２のＮＭＯＳトランジスタ
ＴＰ２  負荷用の第２のＰＭＯＳトランジスタ
ＴＮ３、ＴＮ４  転送ゲート用のＮＭＯＳトランジスタ
ＷＬ  ワード線
ＢＬ、／ＢＬ  ビット線
【図１】
2007116070.tif 000003
【図２】
2007116070.tif 000004
【図３】
2007116070.tif 000005
【図４】
2007116070.tif 000006
【図５】
2007116070.tif 000007
【図６】
2007116070.tif 000008