(57)【要約】    【課題】  基板のフェルミ準位の影響を低減することができる半導体素子を提供する。    【解決手段】  半導体基板１の一方の面上に、この半導体基板１と同じ半導体材料を使用しドーパントの種類又は濃度を変えて緩衝層２を形成する。そして、緩衝層２上に夫々局所的に半導体層３ａ及び３ｂを形成し、この半導体層３ａ及び３ｂの対向する端部上及びこれらの間に、半導体基板１と同じ半導体材料を使用し、半導体層３ａ及び３ｂよりもドーパント濃度が低いチャネル層４を形成する。その際、緩衝層２の厚さＤ（ｎｍ）を、半導体基板１のフェルミ準位とチャネル層４のフェルミ準位との差Ｖ（ｅＶ）、半導体基板１の有効ドナーの濃度又は有効アクセプタの濃度ＮＳ（ｍ−３）、緩衝層２の有効ドナーの濃度又は有効アクセプタの濃度ＮＢ（ｍ−３）、チャネル長Ｌ（ｍ）、素電荷ｅ、緩衝層２の比誘電率εＢ、真空の誘電率をε０から求められる下記数式の範囲内とする。2007109812.tif 000009【選択図】    図１
2007109812.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板の一方の面上に前記半導体基板と同じ半導体材料により形成され前記半導体基板とドーパントの種類又は濃度が異なる緩衝層と、前記緩衝層上に夫々局所的に形成された第１及び第２の半導体層と、前記半導体基板と同じ半導体材料により形成され前記第１及び第２の半導体層よりもドーパント濃度が低く前記第１及び第２の半導体層間のチャネル領域となる第３の半導体層と、を有し、前記半導体基板のフェルミ準位と前記第３の半導体層のフェルミ準位との差をＶ（ｅＶ）とし、前記半導体基板の導電形がｎ形のときはその有効ドナーの濃度を、ｐ形のときはその有効アクセプタの濃度をＮＳ（ｍ−３）とし、前記緩衝層の導電形がｎ形のときはその有効ドナーの濃度を、ｐ形のときはその有効アクセプタの濃度をＮＢ（ｍ−３）とし、前記第１及び第２の半導体層間の長さであるチャネル長をＬ（ｍ）とし、素電荷をｅとし、前記緩衝層の比誘電率をεＢとし、真空の誘電率をε０としたとき、前記緩衝層の厚さＤ（ｎｍ）が下記数式により表される範囲内であることを特徴とする半導体素子。
2007109812.tif 000008
【請求項２】
前記緩衝層における有効ドナー又は有効アクセプタの濃度ＮＢ（ｍ−３）は、前記半導体基板における有効ドナー又は有効アクセプタの濃度ＮＳ（ｍ−３）の１／２よりも少なく、且つ前記第３の半導体層における有効ドナーの濃度又は有効アクセプタの濃度ＮＣ（ｍ−３）の１０倍よりも少ないことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記緩衝層は、その導電形が前記半導体基板の導電形と異なることを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記半導体基板、前記緩衝層及び前記第３の半導体層は、ダイヤモンド、窒化アルミニウム、窒化ホウ素、窒化バリウム、窒化インジウム、炭化珪素、酸化チタン及び酸化スズからなる群から選択された少なくとも１種の半導体材料により形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子。
【請求項５】
前記半導体基板の導電形がｎ形であり、前記緩衝層並びに前記第１及び第２の半導体層の導電形がｐ形であり、前記第３の半導体層が真性半導体又はドーパンド濃度が５×１０−１７ｃｍ−３以下のｐ形半導体により形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体素子。
【請求項６】
前記半導体基板の導電形がｐ形であり、前記緩衝層並びに前記第１及び第２の半導体層の導電形がｎ形であり、前記第３の半導体層が真性半導体又はドーパンド濃度が５×１０−１７ｃｍ−３以下のｎ形半導体により形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体素子。
【請求項７】
電界効果トランジスタ又はダイオードであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、発光ダイオード及び各種センサ等として使用される半導体素子に関する。
【背景技術】
【０００２】
ダイヤモンドは、熱伝導率が２０Ｗ／ｃｍ・Ｋ、バンドギャップが５．４７ｅＶ、飽和電子移動度が２０００ｃｍ２／Ｖ・ｓ、ホール移動度が２１００ｃｍ２／Ｖ・ｓと、デバイス特性が優れており、高温及び放射線等に晒される過酷な環境下でも動作する電子デバイス、ハイパワーデバイス及び高周波デバイス等への応用が期待されている。
【０００３】
従来、ダイヤモンド薄膜を使用した電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）の一構造として、ゲート電極と動作層であるチャネル層との間に絶縁層を挿入した絶縁ゲート型電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor；ＭＩＳＦＥＴ）が提案されている（特許文献１参照）。図５は特許文献１に記載のＭＩＳＦＥＴを示す断面図である。図５に示すように、特許文献１に記載のＭＩＳＦＥＴ１００は、絶縁性ダイヤモンド単結晶基板１０１上に半導体ダイヤモンド層１０２が形成され、この半導体ダイヤモンド層１０２上に局所的に絶縁層１０３が形成されている。そして、半導体ダイヤモンド層１０２上には、絶縁層１０３を挟んでソース電極１０４及びドレイン電極１０５が形成されており、絶縁性層上にはゲート電極１０６が形成されている。
【０００４】
また、従来、チャネル層に高抵抗ダイヤモンド層を使用した構造のＦＥＴも提案されている（特許文献２参照）。図６は特許文献２に記載のＦＥＴを模式的に示す図である。図６に示すように、特許文献２に記載のＦＥＴ１１０は、ソース電極１１４に接触した半導体ダイヤモンド層１１１と、ドレイン電極１１６に接触し、半導体ダイヤモンド層１１１と同一導電形の半導体ダイヤモンド層１１３との間に、高抵抗ダイヤモンド層１１２が形成されており、この高抵抗ダイヤモンド層１１２に接触するようにゲート電極１１５が形成されている。このＦＥＴ１１０においては、ソース電極１１４からドレイン電極１１６に到達するキャリアは、半導体ダイヤモンド層１１１、高抵抗ダイヤモンド層１１２及び半導体ダイヤモンド層１１３をこの順に流れる。そして、ゲート電極１１５に印加する電圧ＶＧを変化させることにより、高抵抗ダイヤモンド層１１２のポテンシャルを変化させ、ソース電極１１４が接触する半導体ダイヤモンド層１１１から高抵抗ダイヤモンド層１１２へのキャリア注入量を制御することができる。
【０００５】
このような構造のＦＥＴにおいて、ソース及びドレインとなる１対の半導体ダイヤモンド層がｐ形ダイヤモンドにより形成され、チャネルとなる高抵抗ダイヤモンド層が高純度なダイヤモンドにより形成されている構造のものを、ｐ−ｉ−ｐ型ＦＥＴという。なお、このｐ−ｉ−ｐ型ＦＥＴにおける「ｉ」は「真性（intrinsic）半導体」を示している。
【０００６】
更に、高抵抗ダイヤモンド層を、キャリア濃度が１×１０１５ｃｍ−３以下のｐ形ダイヤモンドにより形成したＦＥＴ（特許文献３参照）、並びに、ソース領域及びドレイン領域となる１対のｐ形半導体領域間に形成されたギャップ上に、チャネル領域となる第３の半導体領域を形成したＦＥＴも提案されている（特許文献４参照）。また、この特許文献４には、低抵抗の基板を使用し、基板に電荷の経路を設けてもよいことが開示されている。
【０００７】
なお、上述したｐ−ｉ−ｐ型ＦＥＴにおいては、ゲート電極がオンのとき、電荷はｐ層からチャネル領域であるｉ層に注入され、ソース・ドレイン間に電流が流れる。
【０００８】
【特許文献１】特開平１−１５８７７４号公報
【特許文献２】特許第３２７３９８５号公報
【特許文献３】特開２００２−７６３６９号公報
【特許文献４】特開２００２−５７１６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前述の従来の技術には以下に示す問題点がある。従来のＦＥＴにおいては、一般に、チャネル層にはアクセプタ又はドナーとなるドーパントが１×１０１５乃至１×１０１８ｃｍ−３程度ドーピングされているため、基板のフェルミ準位による影響は少なかったが、前述したｐ−ｉ−ｐ型ＦＥＴにおいては、従来のＦＥＴに比べてチャネル層中のドーパント濃度が低いため、基板のフェルミ準位の影響が無視できない程大きくなるという問題点がある。
【００１０】
例えば、チャネル層と基板とが接触する構造のＦＥＴでは、高抵抗基板を使用した場合、チャネル層の導電形と基板の導電形が異なる場合及び導電形はチャネル層と同じであるがドーパントの種類が大きく異なる基板を使用した場合等には、基板とチャネル層との間でバンドギャップ内のフェルミ準位が０．５ｅＶ以上と大幅に異なることがある。このような場合には、基板のフェルミ準位のチャネル層に対する影響は更に大きくななり、その結果、チャネル層のコンダクタンスが小さくなる。チャネル層のコンダクタンスが小さくなると、ＦＥＴがオフのときの漏れ電流を小さくするには好都合であるが、オンのときにゲート電極に大きなバイアスを印加しなければならないため、相互コンダクタンスが小さくなる。
【００１１】
本発明はかかる問題点に鑑みてなされたものであって、基板のフェルミ準位の影響を低減することができる半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体素子は、半導体基板と、この半導体基板の一方の面上に前記半導体基板と同じ半導体材料により形成され前記半導体基板とドーパントの種類又は濃度が異なる緩衝層と、前記緩衝層上に夫々局所的に形成された第１及び第２の半導体層と、前記半導体基板と同じ半導体材料により形成され前記第１及び第２の半導体層よりもドーパント濃度が低く前記第１及び第２の半導体層間のチャネル領域となる第３の半導体層と、を有し、前記半導体基板のフェルミ準位と前記第３の半導体層のフェルミ準位との差をＶ（ｅＶ）とし、前記半導体基板の導電形がｎ形のときはその有効ドナーの濃度を、ｐ形のときはその有効アクセプタの濃度をＮＳ（ｍ−３）とし、前記緩衝層の導電形がｎ形のときはその有効ドナーの濃度を、ｐ形のときはその有効アクセプタの濃度をＮＢ（ｍ−３）とし、前記第１及び第２の半導体層間の長さであるチャネル長をＬ（ｍ）とし、素電荷をｅとし、前記緩衝層の比誘電率をεＢとし、真空の誘電率をε０としたとき、前記緩衝層の厚さＤ（ｎｍ）が下記数式１により表される範囲内であることを特徴とする。
【００１３】
【数１】
2007109812.tif 000003
【００１４】
本発明においては、半導体基板とチャネルとなる第３の半導体層との間に緩衝層を設け、この緩衝層の厚さＤを上記数式１に示す範囲内としているため、半導体基板のフェルミ準位と第３の半導体層のフェルミ準位との相互作用を抑制し、チャネル層である第３の半導体層のフェルミ準位を最適な位置にすることができる。なお、上記数式１において、素電荷ｅは１．６０×１０−１９Ｃであり、真空の誘電率ε０は０．８８５４×１０−１１Ｆ／ｍである。
【００１５】
前記緩衝層における有効ドナー又は有効アクセプタの濃度ＮＢ（ｍ−３）を、前記半導体基板における有効ドナー又は有効アクセプタの濃度ＮＳ（ｍ−３）の１／２よりも少なく、且つ前記第３の半導体層における有効ドナーの濃度又は有効アクセプタの濃度ＮＣ（ｍ−３）の１０倍よりも少なくしてもよい。これにより、緩衝層の厚さを実用的な範囲とし、膜厚のばらつきによる相互コンダクタンスの低下を防止することができる。
【００１６】
また、前記緩衝層は、その導電形が前記半導体基板の導電形と異なっていてもよい。これにより、フェルミ準位の相互作用の抑制効果をより向上させることができる。
【００１７】
更に、前記半導体基板、前記緩衝層及び前記第３の半導体層は、ダイヤモンド、窒化アルミニウム、窒化ホウ素、窒化バリウム、窒化インジウム、炭化珪素、酸化チタン及び酸化スズからなる群から選択された少なくとも１種の半導体材料により形成することができる。これらのワイドバンドギャップ半導体を使用すると、より高い効果が得られる。
【００１８】
更にまた、前記半導体基板の導電形がｎ形である場合、前記緩衝層並びに前記第１及び第２の半導体層の導電形をｐ形とし、前記第３の半導体層を真性半導体若しくはドーパンド濃度が５×１０−１７ｃｍ−３以下のｐ形半導体により形成してもよい。又は、前記半導体基板の導電形がｐ形である場合、前記緩衝層並びに前記第１及び第２の半導体層の導電形をｎ形とし、前記第３の半導体層を真性半導体又はドーパンド濃度が５×１０−１７ｃｍ−３以下のｎ形半導体により形成することもできる。このように、前記第３の半導体層を真性半導体若しくはドーパンド濃度が５×１０−１７ｃｍ−３以下の半導体により形成した場合に、より高い効果が得られる。
【００１９】
更にまた、この半導体素子は、例えば、電界効果トランジスタ又はダイオードである。
【発明の効果】
【００２０】
本発明によれば、半導体基板と第３の半導体層との間に緩衝層を設け、この緩衝層の厚さを適正化しているため、半導体基板のフェルミ準位とチャネル層である第３の半導体層のフェルミ準位との相互作用を抑制することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態に係る半導体素子について、添付の図面を参照して具体的に説明する。本発明者等は上述の問題点を解決するため、鋭意実験研究を行った結果、チャネル層のフェルミ準位と基板のフェルミ準位との相互作用による問題点は、以下に示す要因により生じることを見出した。チャネル層のフェルミ準位と基板のフェルミ準位とが異なっていると、チャネル層と基板との界面付近には、フェルミ準位の遷移層が形成される。この遷移層では、チャネル層のフェルミ準位がバンドギャップ中央方向へ押しやられて、フェルミ準位が深くなり、キャリア空乏状態となる。
【００２２】
チャネル層の厚さが厚い場合は、基板から遠ざかるに従いフェルミ準位は徐々にチャネル層固有の位置に近づくが、一般にチャネル層は１０乃至２００ｎｍと薄いため、チャネル層全体が基板のフェルミ準位の影響を受け、場合によってはチャネル層全体が空乏化してしまうこともある。そして、前述のｐ−ｉ−ｐ型ＦＥＴ等の場合は、チャネル層のフェルミ準位が深いと、チャネル層への電荷注入におけるポテンシャル障壁が高くなり、電荷が注入されにくくなるため、コンダクタンスが低下する。
【００２３】
このような問題点は、フェルミ準位がチャネル層と同じか、又は略同程度である基板を使用することにより防止することができるが、そうすると、電荷が基板を通過しやすくなるため、オフのときの漏れ電流が増加し、オフのときに無駄な電流を消費してしまうという新たな問題が発生する。
【００２４】
なお、基板とチャネル層とが同じ導電形である場合は、基板のフェルミ準位とチャネル層のフェルミ準位との相互作用は殆どないか、あっても極僅かである。これは、これらのフェルミ準位の位置がバンドギャップの中央を境にして同じ側、即ち、導電形がｎ形であるならば伝導帯側、ｐ形であるならば価電子帯側に位置し、ドーパントが同じである場合はその位置が同じとなり、ドーパントが異なる場合でもその位置は殆ど変わらないからである。しかしながら、基板及びチャネル層をバンドギャップが大きい半導体により形成した場合は、導電形が同じであってもドーパントが異なると、フェルミ準位の差が例えば１ｅＶ以上にある場合があり、更に、基板とチャネル層との導電形が異なる場合には、フェルミ準位の差が数ｅＶ以上になることがある。
【００２５】
そこで、本実施形態の半導体素子においては、チャネル層と基板との間に緩衝層を形成し、チャネル層のフェルミ準位と基板のフェルミ準位との相互作用を抑制している。図１は本実施形態の半導体素子を示す断面図である。図１に示すように、本実施形態の半導体素子１０は、ｐ−ｉ−ｐ−型又はｎ−ｉ−ｎ型の構造のＦＥＴ又はダイオードであり、半導体基板１の一方の面上に、この半導体基板１と同じ半導体材料からなり、半導体基板１とはドーパントの種類又は濃度が異なる緩衝層２が形成されている。また、この緩衝層２上には、ソース及びドレインとなる第１及び第２の半導体層である半導体層３ａ及び３ｂが夫々局所的に形成されており、半導体層３ａ及び３ｂの相互に対向する端部上及びこれらの間には、半導体基板１と同じ半導体材料からなり、半導体層３ａ及び３ｂよりもドーパント濃度が低い第３の半導体層であるチャネル層４が形成されている。更に、半導体層３ａ及び３ｂにおけるチャネル層４が形成されていない領域上には、夫々ソース電極５及びドレイン電極６が形成されている。更にまた、ソース電極５及びドレイン電極６の相互に対向する端部及びチャネル層４を覆うように絶縁層７が形成されており、この絶縁層７におけるチャネル層４の直上域にはゲート電極８が形成されている。そして、この半導体素子１０においては、チャネル層４における半導体層３ａ及び３ｂに挟まれた領域がチャネルとなる。
【００２６】
本実施形態の半導体素子１０における半導体基板１、緩衝層２及びチャネル層４は、何れも同じ物質か、又は同類の物質により形成されている。これらを形成する物質としては、ワイドギャップ半導体であることが好ましく、例えば、ダイヤモンド、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）、窒化バリウム（ＢａＮ）、窒化インジウム（ＩｎＮ）、炭化珪素（ＳｉＣ）又はこれらの混晶、酸化チタン（ＴｉＯ２）、ＴｉＯ２に金属元素を添加した化合物、酸化スズ（ＳｎＯ２）及びＳｎＯ２に金属元素を添加した化合物等が挙げられる。
【００２７】
また、本実施形態の半導体素子１０は、チャネル層４が高純度半導体又は低濃度にドーパントがドープされた半導体により形成されていることが好ましい。即ち、ｐ−ｉ−ｐ型半導体素子又はｎ−ｉ−ｎ型半導体素子であることが好ましい。そして、その構造がｐ−ｉ−ｐ型である場合は、半導体基板１の導電形をｎ型とし、緩衝層２及びチャネル層４の導電形をｐ型とし、例えばチャネル層４（ｉ領域）が、５×１０−１７ｃｍ−３未満と極微量のｐ形ドーパントを含んでいるときは、半導体層３ａ及び３ｂはそれよりもｐ形ドーパント濃度を高くすればよい。一方、その構造がｎ−ｉ−ｎ型である場合は、半導体基板１の導電形をｐ型とし、緩衝層２及びチャネル層４の導電形をｎ型とする。
【００２８】
更に、本実施形態の半導体素子１０における緩衝層２の厚さ、及びその導電形がｎ形のときの有効ドナー濃度又はその導電形がｐ形のときの有効アクセプタ濃度は、フェルミ準位に影響されて変化するチャネル層４のフェルミ準位を補償できる程度とする。具体的には、緩衝層２の厚さをＤ（ｎｍ）、半導体基板１のフェルミ準位とチャネル層４のフェルミ準位との差をＶ（ｅＶ）、半導体基板１がｎ形のときはその有効ドナーの濃度を、ｐ形のときはその有効アクセプタの濃度をＮＳ（ｍ−３）、緩衝層２がｎ形のときはその有効ドナーの濃度を、ｐ形のときはその有効アクセプタの濃度をＮＢ（ｍ−３）、半導体層３ａ及び半導体層３ｂ間の長さ、即ち、チャネル長をＬ（ｍ）としたとき、下記数式２により表されるＡの値が２乃至１５になるようにする。
【００２９】
【数２】
2007109812.tif 000004
【００３０】
なお、上記数式２における有効アクセプタ濃度及び有効ドナー濃度は、補償分を含まない濃度とし、例えば、ドナー及びアクセプタの両方が存在し、これらが共に１価である場合は、それらの濃度の差とする。また、ｅは素電荷（１．６０×１０１９Ｃ）であり、εＢは緩衝層の比誘電率、ε０は真空の誘電率（０．８８５４×１０−１１Ｆ／ｍ）である。
【００３１】
上記数式２により表されるＡの値が２未満であると、オフ時の漏れ電流が１ｍＡ／ｍｍを超え、それに伴いいわゆる待機電力が実用的とはいえない程度に大きくなってしまう。一方、Ａの値が１５を超えると、相互コンダクタンスは一般的に実用的とされている２００ｍＳ／ｍｍを下回ってしまう。また、Ａの値は、５以上１５以下とすることが好ましく、これにより、相互コンダクタンスを２５０ｍＳ／ｍｍ以上とすることができる。このとき、漏れ電流も５０μＡ／ｍｍ以下となり、実用上問題のないレベルとなる。
【００３２】
従って、本実施形態の半導体素子１０においては、緩衝層２の厚さＤを下記数式３により表される範囲する。
【００３３】
【数３】
2007109812.tif 000005
【００３４】
また、緩衝層２の厚さＤは、下記数式４により表される範囲とすることがより好ましい。
【００３５】
【数４】
2007109812.tif 000006
【００３６】
なお、緩衝層２における有効ドナー又は有効アクセプタの濃度ＮＢが、半導体基板１における有効ドナー又は有効アクセプタの濃度ＮＳの１／２以上の場合、緩衝層２の厚さを極めて薄くし、更にその厚さを厳密に調節しなければならなくなる。例えば、ＮＢ≧（１／２）×ＮＳの範囲では、緩衝層２の厚さＤが、上記数式３の範囲よりも少しでも厚くなると、半導体層３ａと半導体層３ｂとの間を流れるキャリアが、チャネル層４よりも緩衝層２を流れるようになり、その結果、相互コンダクタンスが小さくなってしまう。同様に、本実施形態の半導体素子１０においては、緩衝層２における有効ドナー又は有効アクセプタの濃度ＮＢが、チャネル層４の有効ドナー又は有効アクセプタの濃度ＮＣの１０倍以上である場合、緩衝層２の厚さを厳密に調節しなければならなくなり、緩衝層２の厚さＤが、上記数式３の範囲よりも少しでも厚くなると、半導体層３ａと半導体層３ｂとの間を流れるキャリアが、チャネル層４よりも緩衝層２を流れるようになる。しかしながら、極めて薄い緩衝層２の厚さを厳密に調節することは技術的に困難である。よって、本実施形態の半導体素子１０においては、緩衝層２における有効ドナー又は有効アクセプタの濃度ＮＢを、半導体基板１における有効ドナー又は有効アクセプタの濃度ＮＳの１／２よりも少なく、且つチャネル層４の有効ドナーの濃度（ｎ形のとき）又は有効アクセプタの濃度（ｐ形のとき）を示すＮＣ（ｍ−３）の１０倍よりも少なくなるようにする。
【００３７】
なお、本実施形態の半導体素子１０を構成する各層に添加されるｎ形ドーパント（ドナー）としては、半導体の種類により異なり、その中で任意に選択することができる。例えば、ダイヤモンド及び炭化硅素等のＩＶ属半導体の場合には、窒素の他に、リン、砒素、アンチモン、硫黄、酸素等のＶ属又はＶＩ属元素が挙げられる。また、窒化アルミニウム、窒化ホウ素、窒化バリウム、窒化インジウム等のIII−Ｖ属半導体の場合には、ＶＩ属元素が挙げられる。場合によってはＶ属元素もｎ形ドーパントとなる。酸化チタン、酸化スズ等の酸化金属半導体では、インジウム等の構成金属より価数が１小さい元素等がｎ形ドーパントとなりやすい。ｐ形ドーパントとしては、例えばダイヤモンド及び炭化硅素等のＩＶ属半導体の場合には、ホウ素の他に、アルミニウム、ガリウム、インジウム等のIII属元素が挙げられる。窒化アルミニウム、窒化ホウ素、窒化バリウム、窒化インジウム等のIII−Ｖ属半導体の場合には、II属元素が挙げられる。場合によっては、Ｖ属元素もｐ形ドーパントとなる。酸化チタン、酸化スズ等の酸化金属半導体では、インジウム等の構成金属より価数が１大きい元素等がｐ形ドーパントとなりやすい。
【００３８】
本実施形態の半導体素子１０においては、半導体基板１とチャネル層４との間に緩衝層２を設け、緩衝層２の厚さとドーピング量とを適正化し、緩衝層２の厚さＤを上記数式３に示す範囲内としているため、半導体基板１のフェルミ準位とチャネル層４のフェルミ準位との相互作用を抑制し、チャネル層のフェルミ準位を最適な位置にすることができる。その結果、オフ時の漏れ電流を低くすることができると共に、オン時の電流が多くすることができる。
【００３９】
また、本実施形態の半導体素子１０は、半導体基板１の導電形と緩衝層２の導電形とを逆にすることにより、これらの間に生じるフェルミ準位の相互作用を抑制する効果を向上させることができる。
【００４０】
なお、上述した効果は、半導体素子を形成している材料の種類にかかわらず得られるが、特に、半導体基板１及びチャネル層４がワイドバンドギャップ半導体により形成されている場合、及びチャネル層４が高純度半導体又は低濃度ドープ半導体により形成されている場合に、大きな効果が得られる。
【実施例】
【００４１】
以下、ダイヤモンド薄膜を使用した電界効果トランジスタを例に、本発明の実施例の効果について、本発明の範囲から外れる比較例と比較して説明する。本実施例においては、以下に示す方法で、半導体基板１の有効ドナーの濃度ＮＳ（ｍ−３）、緩衝層２の厚さ及び有効アクセプタの濃度ＮＢ（ｍ−３）、チャネル層の長さＬ（μｍ）及び有効アクセプタの濃度ＮＣ（ｍ−３）が夫々異なり、図１に示す構造のｐ−ｉ−ｐ型ＦＥＴを作製した。先ず、半導体基板１として、表面が（１００）面であり、ｎ型半導体である高圧合成単結晶ダイヤモンド基板を使用した。この高圧合成単結晶ダイヤモンド基板の赤外線吸収法により測定した孤立置換窒素濃度は１×１０１８乃至３×１０１９ｃｍ−３であった。なお、本実施例で使用した高圧合成単結晶ダイヤモンド基板では、アクセプタとなるホウ素の濃度がドナーとなる窒素の濃度の１／１０未満であったため、前述の孤立置換窒素濃度を有効ドナー濃度とした。
【００４２】
そして、この高圧合成単結晶ダイヤモンド基板上に、緩衝層２として、マイクロ波プラズマＣＶＤ法により低濃度にＢをドープしたダイヤモンド膜を５０乃至２００ｎｍの厚さで形成した。その際の成膜条件は、２．４５ＧＨｚのマイクロ波ＣＶＤ装置を使用し、反応ガスには水素、メタン０．３乃至０．５体積％及びジボラン０．１乃至２ｐｐｍの混合ガスを使用し、反応容器内の圧力を６．６ｋＰａ（５０Ｔｏｒｒ）、基板温度を７５０乃至８００℃とした。これにより得られた低濃度Ｂドープダイヤモンド膜は、ＳＩＭＳにより測定したＢ素濃度が１×１０１６乃至５×１０１７ｃｍ−３であった。なお、この低濃度Ｂドープダイヤモンド膜では、ホール効果の測定により求めた補償比が１／１０未満であったため、ＳＩＭＳにより測定したホウ素濃度を有効アクセプタ濃度とした。
【００４３】
次に、この低濃度Ｂドープダイヤモンド膜上にアルミナ膜を蒸着した後、リソグラフィ技術によって、幅が０．１乃至１．０μｍの線形状のパターンを形成した。そして、マイクロ波プラズマＣＶＤ法により、高濃度にＢをドープしたダイヤモンド膜を５０ｎｍの厚さで形成した後、アルミナ膜を除去し、Ｂ高濃度ドープダイヤモンド膜からなり、その間隔が０．２μｍである１対のｐ形半導体層３ａ及び３ｂを形成した。その際の成膜条件は、２．４５ＧＨｚのマイクロ波ＣＶＤ装置を使用し、反応ガスには水素、メタン０．３乃至０．５体積％及びジボラン０．０１乃至０．０５体積％の混合ガスを使用し、反応容器内の圧力を６．６ｋＰａ（５０Ｔｏｒｒ）、基板温度を７５０乃至８００℃とした。これにより得られた高濃度Ｂドープダイヤモンド膜は、二次イオン分析法（ＳＩＭＳ；secondary ion mass spectroscopy）により測定したＢ濃度が１×１０２０乃至５×１０２０ｃｍ−３であった。なお、この高濃度Ｂドープダイヤモンド膜では、ホール効果の測定により求めた補償比が１／１０未満であったため、ＳＩＭＳにより測定したＢ濃度を有効アクセプタ濃度とした。
【００４４】
次に、ｐ形半導体層３ａ及び３ｂ間の間隙及びこれらの相互に対向する端部上に、チャネル層４（ｉ領域）として、低濃度Ｂドープダイヤモンド膜を５０ｎｍの厚さで成膜した。その際、反応ガスにおけるジボラン濃度を０．１乃至２ｐｐｍとし、それ以外の成膜条件及びパターン形成方法は、前述のｐ形半導体層３ａ及び３ｂと同様にした。これにより得られた低濃度Ｂドープダイヤモンド膜は、ＳＩＭＳにより測定したＢ素濃度が１×１０１６乃至５×１０１７ｃｍ−３であった。なお、この低濃度Ｂドープダイヤモンド膜では、ホール効果の測定により求めた補償比が１／１０未満であったため、ＳＩＭＳにより測定したホウ素濃度を有効アクセプタ濃度とした。
【００４５】
次に、ｐ形半導体層３ａ及び３ｂ上に夫々スパッタ法により白金電極を形成し、これらを夫々ソース電極５及びドレイン電極６とした。そして、絶縁層７として、蒸着法により、チャネル層４の全体を覆うように厚さ５０ｎｍのアルミナ膜を蒸着した。その後、蒸着法により、アルミナ膜の低濃度Ｂドープダイヤモンド膜の直上域上に、ゲート電極８として金膜を形成し、実施例１乃至１４及び比較例１乃至５のｐ−ｉ−ｐ型ＦＥＴを作製した。
【００４６】
図２は本発明の比較例６のＦＥＴを示す断面図である。更に、図２に示すように、緩衝層を設けず、高圧合成単結晶ダイヤモンド基板１１上に、高濃度Ｂドープダイヤモンド膜からなるｐ形半導体層１３ａ及び１３ｂ、並びに低濃度Ｂドープダイヤモンド膜からなるチャネル層１４を形成した。その後、ｐ形半導体層１３ａ及び１３ｂ上に夫々スパッタ法により白金電極を形成し、これらをソース電極１５及びドレイン電極１６とした。そして、蒸着法により、絶縁層１７となるアルミナ膜を蒸着した後、ゲート電極１８として金膜を形成して、比較例６のｐ−ｉ−ｐ型ＦＥＴ２０を作製した。この比較例６のＦＥＴ２０における上記以外の構成、製造方法及び製造条件は前述の実施例及び比較例と同じにした。
【００４７】
次に、実施例１乃至１４及び比較例１乃至６のＦＥＴの各電極に電位を印加したところ、いずれも典型的なＦＥＴ動作を示した。そして、緩衝層を設けていない比較例６のＦＥＴでは、ドレイン電圧が−１４Ｖ、ゲート電圧が−１０Ｖであるとき、規格化相互コンダクタンスが１乃至９ｍＳ／ｍｍとなった。また、基板とチャネル層との間に緩衝層を設けた実施例１乃至１４及び比較例１乃至５のＦＥＴにおけるＡの値、オフ時の規格化漏れ電流及び規格化相互コンダクタンスを下記表１に示す。なお、下記表１に示す規格化漏れ電流は、ゲート電圧を０Ｖ、ドレイン電圧を３０Ｖとしたときの値であり、規格化相互コンダクタンスは、ゲート電圧を−１０Ｖ、ドレイン電圧を−１４Ｖとしたときの値である。また、下記表１には各ＦＥＴにおける基板の有効ドナーの濃度ＮＳ（ｍ−３）、緩衝層の厚さ及び有効アクセプタの濃度ＮＢ（ｍ−３）、並びにチャネル層の長さＬ（μｍ）及び有効アクセプタの濃度ＮＣ（ｍ−３）を併せて示す。また、図３は横軸にＡをとり、縦軸に漏れ電流をとって、Ａの値と漏れ電流との関係を示すグラフ図であり、図４は横軸にＡをとり、縦軸に相互コンダクタンスをとって、Ａの値と相互コンダクタンスとの関係を示すグラフ図である。
【００４８】
【表１】
2007109812.tif 000007
【００４９】
上記表１、図３及び図４に示すように、Ａの値が２乃至１５の範囲内である実施例１乃至１４のＦＥＴは、相互コンダクタンスが２００ｍＳ／ｍｍ以上と高く、更に、Ａの値を５以上とした実施例１、２、４、５、７、９、１１乃至１４のＦＥＴは漏れ電流が５０μＡ／ｍｍ以下かつ相互コンダクタンスが２５０ｍＳ／ｍｍ以上となり、優れたトランジスタ特性を示した。一方、Ａの値が１５を超えている比較例１乃至５のＦＥＴは、相互コンダクタンスが１９０ｍＳ／ｍｍ以下と低く、特に、緩衝層２の厚さが０．１ｎｍと薄い比較例５のＦＥＴでは、緩衝層２を設けていない比較例６のＦＥＴと同等の特性しか得られなかった。また、比較例６はＡの値が２未満であるので、漏れ電流が１００００μＡ／ｍｍと大きく、相互コンダクタンスが１６０ｍＳ／ｍｍと低かった。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態の半導体素子を示す断面図である。
【図２】本発明の比較例６の半導体素子を示す断面図である。
【図３】横軸にＡをとり、縦軸に漏れ電流をとって、Ａの値と漏れ電流との関係を示すグラフ図である。
【図４】横軸にＡをとり、縦軸に相互コンダクタンスをとって、Ａの値と相互コンダクタンスとの関係を示すグラフ図である。
【図５】特許文献１に記載のＭＩＳＦＥＴを示す断面図である。
【図６】特許文献２に記載のＦＥＴを示す断面図である。
【符号の説明】
【００５１】
１；半導体基板
２；緩衝層
３ａ、３ｂ、１３ａ、１３ｂ；半導体層
４、１４；チャネル層
５、１５、１０４、１１４；ソース電極
６、１６、１０５、１１６；ドレイン電極
７、１７、１０３；絶縁層
８、１８、１０６、１１５；ゲート電極
１０；半導体素子
１１；高圧合成単結晶ダイヤモンド基板
２０、１００、１１０；ＦＥＴ
１０１；絶縁性ダイヤモンド単結晶基板
１０２、１１１、１１３；半導体ダイヤモンド層
１１２；高抵抗ダイヤモンド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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