(57)【要約】【課題】ＢＩＳＴ時の不良の検出効率を向上可能な半導体記憶装置を提供する。【解決手段】複数のメモリセルを備えるメモリセルアレイ１０と、メモリセルアレイ１０のページ毎に“０”と“１”を含むテストパターンを書き込み複数のメモリセルをテストするＢＩＳＴ回路６０と、テストパターンに応じてページ毎に複数のメモリセルから読み出された複数のデータを保持するセンスアンプ２と、センスアンプ２に保持された複数のデータを一括検知し、検知結果をＢＩＳＴ回路６０に出力する検知回路１を備える。【選択図】      図１
2007207319.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルアレイのページ毎に“０”と“１”を含むテストパターンを書き込み前記複数のメモリセルをテストするＢＩＳＴ回路と、
前記テストパターンに応じて前記ページ毎に前記複数のメモリセルから読み出された複数のデータを保持するセンスアンプと、
前記センスアンプに保持された前記複数のデータを一括検知し、検知結果を前記ＢＩＳＴ回路に出力する検知回路
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記検知回路は、前記複数のデータをページ単位又はバイト単位で一括検知することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＢＩＳＴ回路は、前記検知結果に基づいて、前記複数のデータがすべて一致しないときに不良と判定することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記検知回路は、
前記センスアンプに接続され、前記メモリセルアレイの偶数カラムアドレスのバイト単位の前記データを選択する偶数カラム選択部と、
前記センスアンプに接続され、前記メモリセルアレイの奇数カラムアドレスのバイト単位の前記データの反転データを選択する奇数カラム選択部と、
前記偶数カラム選択部及び前記奇数カラム選択部が並列接続され、前記偶数カラムアドレスのバイト単位のデータ、及び前記奇数カラムアドレスのバイト単位のデータを一括検知するインバータ
とを備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記検知回路は、バイト単位の前記データを互いに比較する比較回路を備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に組み込み自己テスト（Built-In Self Test、以下、「ＢＩＳＴ」という。）回路を有する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一つであるＮＡＮＤフラッシュメモリでは、製品により５１２バイト又は２ｋバイトからなるページを単位として書き込み及び読み出し動作を行っている。ページ単位の動作を可能にするため、各ビット線に１つずつ接続されたセンスアンプは、メモリセルから読み出されたデータを一時的に保持するデータレジスタを兼ねている（例えば、特許文献１参照。）。
【０００３】
ＮＡＮＤフラッシュメモリでは、製品の内部で決められたシーケンスにしたがって自動的にメモリセルの不良を検知するＢＩＳＴ回路を内蔵している。ＢＩＳＴシーケンスでは、ビット線リークテスト、ビット線オープンテスト、データ消去、Ａｌｌ“０”データ書き込み及び読み出し、並びにＡｌｌ“１”データ書き込み及び読み出しの各テスト（ＢＩＳＴ）をシーケンスにしたがい自動的に行い、メモリセルアレイ部の不良を検知する。
【０００４】
Ａｌｌ“０”データ書き込み及び読み出し、並びにＡｌｌ“１”データ書き込み及び読み出しのテストでは、Ａｌｌ“０”又はＡｌｌ“１”のテストパターンをメモリセルに書き込んだ後、ページ単位でデータをセンスアンプに読み出し、データがすべて一致しない場合には読み出し不良として検知する。
【０００５】
しかし、従来のＢＩＳＴ回路を用いてメモリセルアレイ部の不良を検出するＢＩＳＴでは、期待値がＡｌｌ“０”又はＡｌｌ“１”のテストパターンでしか不良を検出できなかった。このため、不良の検出効率が低かった。
【特許文献１】特許第２６４７３２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ＢＩＳＴ時の不良の検出効率を向上可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、（イ）複数のメモリセルを備えるメモリセルアレイと、（ロ）メモリセルアレイのページ毎に“０”と“１”を含むテストパターンを書き込み複数のメモリセルをテストするＢＩＳＴ回路と、（ハ）テストパターンに応じてページ毎に複数のメモリセルから読み出された複数のデータを保持するセンスアンプと、（ニ）センスアンプに保持された複数のデータを一括検知し、検知結果をＢＩＳＴ回路に出力する検知回路とを備える半導体記憶装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ＢＩＳＴ時の不良の検出効率を向上可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置は、図１に示すように、複数のメモリセルを備えるメモリセルアレイ１０と、メモリセルアレイ１０のページ毎に“０”と“１”を含むテストパターンを書き込み複数のメモリセルをテストするＢＩＳＴ回路６０と、テストパターンに応じてページ毎に複数のメモリセルから読み出された複数のデータを保持するセンスアンプ２と、センスアンプ２に保持された複数のデータを一括検知し、検知結果をＢＩＳＴ回路６０に出力する検知回路１を備えるＮＡＮＤフラッシュメモリである。
【００１１】
ＮＡＮＤフラッシュメモリでは、５１２バイト（製品によっては２ｋバイト）からなるページを単位として、書き込み及び読み出し動作を行っている。メモリセルアレイ１０は、図２に示すように、メモリセルユニットＭＵ０，ＭＵ１，・・・・・，ＭＵ（ｎ−１）を備える（ｎは整数）。メモリセルユニットＭＵ０は、直列接続された複数のメモリセルＭ０〜Ｍ１５と、複数のメモリセルＭ０〜Ｍ１５の両端にそれぞれ接続された２つの選択トランジスタＳＧ１，ＳＧ２を備える。複数のメモリセルＭ０〜Ｍ１５のゲート電極がそれぞれワード線ＷＬ０〜ＷＬ１５の一部となる。メモリセルユニットＭＵ０の他のメモリセルユニットＭＵ１〜ＭＵ（ｎ−１）も、メモリセルユニットＭＵ０と同様な構造である。
【００１２】
各メモリセルユニットＭＵ０〜ＭＵ（ｎ−１）は、選択トランジスタＳＧ２を介して共通のソース線ＳＬに接続される。各メモリセルユニットＭＵ０〜ＭＵ（ｎ−１）は、選択トランジスタＳＧ１を介して複数のビット線ＢＬ１〜ＢＬ（ｎ−１）にそれぞれ接続される。また、メモリセルユニットＭＵ０〜ＭＵ（ｎ−１）のそれぞれの列方向にも図示を省略した多数のメモリセルユニットが配置されている。例えば、共通のワード線ＷＬ１に接続された同一行方向の複数のメモリセルにより、ページ１００が構成される。
【００１３】
図１に示すように、メモリセルアレイ１０は、センスアンプ２及びロウデコーダ４に接続されている。センスアンプ２は、検知回路１、入力回路７、差動増幅回路５、及びカラムデコーダ３に接続されている。差動増幅回路５は出力回路８に接続されている。入力回路７及び出力回路８は、入出力（Ｉ／Ｏ）バッファ９に接続されている。ロウデコーダ４及びカラムデコーダ３はアドレスバッファ１２に接続されている。入力回路７は、コマンドバッファ１１に接続され、コマンドバッファ１１は制御回路６に接続されている。制御回路６は、センスアンプ２、カラムデコーダ３、ロウデコーダ４及び昇圧回路１４が接続されている。
【００１４】
コマンドバッファ１１は、入力回路７からコマンドデータを入力して制御回路６に伝達する。制御回路６は、コマンドバッファ１１からのコマンドデータをデコードして各種制御信号を出力する。制御回路６から出力される制御信号によって、センスアンプ２、ロウデコーダ４、Ｉ／Ｏバッファ９、カラムデコーダ３、アドレスバッファ１２などの動作が制御される。昇圧回路１４は、データの書き込み時及び消去時に高電圧及び中間電圧を発生し、ロウデコーダ４やメモリセルアレイ１０に供給する。
【００１５】
アドレスバッファ１２は、入力回路７からのロウアドレス信号及びカラムアドレス信号をラッチして、ロウアドレス信号をロウデコーダ４に供給し、カラムアドレス信号をカラムデコーダ３に供給する。ロウデコーダ４は、アドレスバッファ１２からのロウアドレス信号によって、メモリセルアレイ１０内の１ページ分のメモリセルが同時に選択されるように、メモリセルアレイ１０内のワード線ＷＬ０〜ＷＬ１５及び選択ゲート線ＳＧＤ，ＳＧＳを選択駆動する。カラムデコーダ３は、アドレスバッファ１２からのカラムアドレス信号によって、複数のビット線ＢＬ１〜ＢＬ（ｎ−１）を選択駆動する。
【００１６】
ＢＩＳＴ回路６０は、例えば図３に示すように、ＢＩＳＴ制御回路６１、ＢＩＳＴ制御回路６１にそれぞれ接続されたパターン生成器６２、アドレス生成器６３、制御信号生成器６４及びレジスタ６５を備える。ＢＩＳＴ制御回路６１は、パターン生成器６２、アドレス生成器６３、制御信号生成器６４及びレジスタ６５のそれぞれを制御して必要な信号を順次生成させる。
【００１７】
パターン生成器６２は、ＢＩＳＴで使用するテストパターンＴＰを生成し、センスアンプ２を介してメモリセルアレイ１０に出力する。アドレス生成器６３は、テストパターンＴＰを書き込むメモリセルアレイ１０のアドレスを指定するメモリアドレスデータＡＤ、及びインクリメント信号ＩＮＣを生成し、カラムデコーダ３及びロウデコーダ４に出力する。制御信号生成器６４は、ＢＩＳＴ動作を制御するための制御信号ＥＮを生成してセンスアンプ２に出力する。更に、制御信号生成器６４は、検知回路１を制御するための選択信号ＤＥＴＥＣＴ１＿ｅ，ＤＥＴＥＣＴ１＿ｏ，ＤＥＴＥＣＴ０＿ｅ，ＤＥＴＥＣＴ０＿ｏ等を生成し、検知回路１に出力する。レジスタ６５は、検知回路１からの検知結果ＲＥＳＵＬＴを取り込んで、ＢＩＳＴ結果ＯＵＴを外部出力端子６６へ出力する。
【００１８】
センスアンプ２は、図４に示すように、ページ動作を可能にするため、各ビット線ＢＬi，ＢＬi+1，・・・・・に１つずつ接続された複数のラッチ回路２０，２１，・・・・・を備える（ｉは偶数）。ラッチ回路２０，２１，・・・・・はフリップフロップであり、信号同期式の２つのインバータＩＮＶ１，ＩＮＶ２をそれぞれ備える。
【００１９】
メモリセルアレイ１０からのデータ読み出し時には、ラッチ回路２０，２１，・・・・・は、ビット線ＢＬi，ＢＬi+1，・・・・・を介してページ単位で読み出されるデータを一時的に保持する。ここで、メモリセルに“０”が書き込まれているときには、データＮ１＿ｎとして“１”が読み出され、反転データＮ０＿ｎとして“０”が読み出される。他方、メモリセルに“１”が書き込まれているときには、データＮ１＿ｎとして“０”が読み出され、反転データＮ０＿ｎとして“１”が読み出される。センスアンプ２で保持されているデータのうち、カラムデコーダ３の出力に応じて選択されたデータが入出力線ＩＯＳＡ−ｉ，／ＩＯＳＡ−ｉ，ＩＯＳＡ−ｉ＋１，／ＩＯＳＡ−ｉ＋１，・・・・・に読み出され、入出力線ＩＯＳＡ−ｉ，／ＩＯＳＡ−ｉ，ＩＯＳＡ−ｉ＋１，／ＩＯＳＡ−ｉ＋１，・・・・・のデータが反転されてＩ／Ｏバッファ９からメモリ外部に読み出される。例えば、メモリセルに“０”が書き込まれているときには、データＮ１＿ｎとして“１”が入出力線ＩＯＳＡ−ｉに読み出され、入出力線ＩＯＳＡ−ｉのデータ“１”が反転されて読み出しデータ“０”としてメモリ外部に読み出される。
【００２０】
メモリセルアレイ１０に対するデータ書き込み時には、メモリ外部からＩ／Ｏバッファ９を介して書き込みデータを供給する。書き込みデータは、入力回路７から入出力線ＩＯＳＡ−ｉ，／ＩＯＳＡ−ｉ，ＩＯＳＡ−ｉ＋１，／ＩＯＳＡ−ｉ＋１，・・・・・を経由して伝播し、カラムデコーダ３の出力に応じて選択されたラッチ回路２０，２１，・・・・・で一時的に保持され、ビット線ＢＬi，ＢＬi+1，・・・・・を介してメモリセルアレイ１０に供給される。読み出し系と書き込み系は互いに別系統であり、メモリ外部から供給された書き込みデータが“０”であれば、データＮ１＿ｎも“０”であり、メモリセルに“０”が書き込まれる。
【００２１】
カラムデコーダ３は、ラッチ回路２０，２１，・・・・・の２つのノードと入出力線ＩＯＳＡ−ｉ，／ＩＯＳＡ−ｉ，ＩＯＳＡ−ｉ＋１，／ＩＯＳＡ−ｉ＋１，・・・・・との間にそれぞれ接続した転送トランジスタＱ３１，Ｑ３２を備える。転送トランジスタＱ３１，Ｑ３２は、アドレスバッファ１２からのカラム選択信号ＣＳＬｎ等に応じて、ラッチ回路２０，２１，・・・・・からのデータＮ１＿ｎ及び反転データＮ０＿ｎを入出力線ＩＯＳＡ−ｉ，／ＩＯＳＡ−ｉ，ＩＯＳＡ−ｉ＋１，／ＩＯＳＡ−ｉ＋１，・・・・・にそれぞれ転送する。
【００２２】
検知回路１は、センスアンプ２に読み出されたデータをページ単位で一括検知する。検知回路１は、図５に示すように、バイト単位の偶数カラムアドレスＣ０，Ｃ２，Ｃ４，・・・・・のビット線に接続した偶数カラム選択部１０ｅ，１１ｅ，１２ｅ，・・・・・と、奇数カラムアドレスＣ１，Ｃ３，Ｃ５，・・・・・のビット線に接続した奇数カラム選択部１０ｏ，１１ｏ，１２ｏ，・・・・・と、偶数カラム選択部１０ｅ，１１ｅ，１２ｅ，・・・・・及び奇数カラム選択部１０ｏ，１１ｏ，１２ｏ，・・・・・のノードが並列接続（ワイヤードＯＲ接続）された一本の配線ＤＳＥＮＳＥに接続したＮＯＴゲート（インバータ）１０１と、インバータ１０１に接続された検知結果保持回路１０２を備える。
【００２３】
偶数カラム選択部１０ｅは、図４に示すように、偶数のビット線ＢＬiにセンスアンプ２を介して接続された偶数ビット線選択部１０１ｅ、及び奇数のビット線ＢＬi+1にセンスアンプ２を介して接続された奇数ビット線選択部１０１ｏを備える。偶数ビット線選択部１０１ｅは、トランジスタＱｅ１〜Ｑｅ４を備える。トランジスタＱｅ１は、配線ＤＳＥＮＳＥに一端が接続され、ＢＩＳＴ回路６０からの選択信号ＤＥＴＥＣＴ１＿ｅにより制御される。トランジスタＱｅ２は、ラッチ回路２０のノードにゲートが接続され、トランジスタＱｅ１の他端に一端が接続され且つ他端が接地されている。トランジスタＱｅ３は、配線ＤＳＥＮＳＥに一端が接続され、ＢＩＳＴ回路６０からの選択信号ＤＥＴＥＣＴ０＿ｅにより制御される。トランジスタＱｅ４は、ラッチ回路２０の他方のノードにゲートが接続され、トランジスタＱｅ３の他端に一端が接続され且つ他端が接地されている。奇数ビット線選択部１０１ｏは、トランジスタＱｅ１〜Ｑｅ４と同様のトランジスタＱｏ１〜Ｑｏ４を備える。
【００２４】
偶数カラム選択部１０ｅの偶数ビット線選択部１０１ｅ及び奇数ビット線選択部１０１ｏは、選択信号ＤＥＴＥＣＴ１＿ｅに応じて、データＮ１＿ｎを選択的に読み出し、選択信号ＤＥＴＥＣＴ０＿ｅに応じて、反転データＮ０＿ｎを選択的に読み出す。偶数カラムアドレスＣ０，Ｃ２，Ｃ４，・・・・・のメモリセルから期待値を“１”としてデータを読み出す場合には、選択信号ＤＥＴＥＣＴ１＿ｅをイネーブルとする。また、偶数カラムアドレスＣ０，Ｃ２，Ｃ４，・・・・・のメモリセルから期待値を“０”としてデータを読み出す場合には、選択信号ＤＥＴＥＣＴ０＿ｅをイネーブルとする。
【００２５】
一方、奇数カラム選択部１０ｏは、図６に示すように、偶数のビット線ＢＬi+jにセンスアンプ２を介して接続された偶数ビット線選択部１０２ｅ、及び偶数のビット線ＢＬi+j+1にセンスアンプ２を介して接続された奇数ビット線選択部１０２ｏを備える（ｊは偶数）。偶数ビット線選択部１０２ｅは、トランジスタＱｅ５〜Ｑｅ８を備える。トランジスタＱｅ５は、配線ＤＳＥＮＳＥに一端が接続され、ＢＩＳＴ回路６０からの選択信号ＤＥＴＥＣＴ１＿ｏにより制御される。トランジスタＱｅ６は、ラッチ回路２０のノードにゲートが接続され、トランジスタＱｅ５の他端に一端が接続され且つ他端が接地されている。トランジスタＱｅ７は、配線ＤＳＥＮＳＥに一端が接続され、ＢＩＳＴ回路６０からの選択信号ＤＥＴＥＣＴ０＿ｏにより制御される。トランジスタＱｅ８は、ラッチ回路２０の他方のノードにゲートが接続され、トランジスタＱｅ７の他端に一端が接続され且つ他端が接地されている。奇数ビット線選択部１０２ｏは、トランジスタＱｅ５〜Ｑｅ８と同様のトランジスタＱｏ５〜Ｑｏ８を備える。
【００２６】
奇数カラム選択部１０ｅの偶数ビット線選択部１０２ｅ及び奇数ビット線選択部１０２ｏは、選択信号ＤＥＴＥＣＴ１＿ｏに応じて、データＮ１＿ｎを選択的に読み出し、選択信号ＤＥＴＥＣＴ０＿ｏに応じて、反転データＮ０＿ｎを選択的に読み出す。奇数カラムアドレスＣ１，Ｃ３，Ｃ５，・・・・・のメモリセルから期待値を“１”としてデータを読み出す場合には、選択信号ＤＥＴＥＣＴ０＿ｏをイネーブルとする。奇数カラムアドレスＣ１，Ｃ３，Ｃ５，・・・・・のメモリセルから期待値を“０”としてデータを読み出す場合には、選択信号ＤＥＴＥＣＴ１＿ｏをイネーブルとする。
【００２７】
なお、図４に偶数カラム選択部１０ｅ、図６に偶数カラム選択部１０ｏの一例をそれぞれ示したが、図５に示した偶数カラム選択部１１ｅ，１２ｅ，・・・・・及び奇数カラム選択部１０ｏ，１１ｏ，１２ｏ，・・・・・もそれぞれ同様の構成である。
【００２８】
インバータ１０１は、ページ内のデータすべてが一致していれば読み出しがパスしたと判定し、ページ内のデータが不一致ならば読み出し不良（フェイル）と判定し、パス又はフェイルを示す検知結果ＲＥＳＵＬＴを出力する。検知結果保持回路１０２は、外部クロック信号ＣＬＯＣＫに同期して、インバータ１０１からの検知結果ＲＥＳＵＬＴを保持し、図１に示したＢＩＳＴ回路６０に出力する。
【００２９】
図４に示した偶数カラム選択部１０ｏの偶数ビット線選択部１０１ｅ及び奇数ビット線選択部１０１ｏと、図６に示した奇数カラム選択部１０ｅの偶数ビット線選択部１０２ｅ及び奇数ビット線選択部１０２ｏとは、選択信号ＤＥＴＥＣＴ１＿ｅ，ＤＥＴＥＣＴ０＿ｅ及び選択信号ＤＥＴＥＣＴ１＿ｏ，ＤＥＴＥＣＴ０＿ｏにそれぞれ基づいて、互いに異なるデータＮ１＿ｎ及び反転データＮ０＿ｎをそれぞれ選択することができる。このため、同一ページの奇数カラムアドレスＣ１，Ｃ３，Ｃ５，・・・・・と偶数カラムアドレスＣ０，Ｃ２，Ｃ４，・・・・・でテストパターンが“０”と“１”で異なる場合でも、互いに異なるデータＮ１＿ｎ及び反転データＮ０＿ｎを選択することができる。
【００３０】
したがって、ＢＩＳＴで使用するテストパターンとしては、図７に一例を示すようなチェッカーボードパターンが使用可能である。チェッカーボードパターンは、不良の検知能力を高めるために、物理的に隣接したメモリセルやビット線あるいはワード線の干渉をチェックするためのパターンである。横軸はカラムアドレスＣ０〜Ｃ５を示し、縦軸はページＰ０〜Ｐ５を示し、テストパターンは１６進数で表記されている。バイト単位でデータが反転するように、同一ページＰ０〜Ｐ５の偶数カラムアドレスＣ０，Ｃ２，Ｃ４のバイト内には“ＦＦ（１１１１１１１１）”が書き込まれ、奇数カラムアドレスＣ１，Ｃ３，Ｃ５の“００（００００００００）”が書き込まれる。また、同一カラムアドレスＣ０〜Ｃ５においてページＰ１〜Ｐ５毎にデータが反転している。
【００３１】
次に、本発明の第１の実施の形態に係る不良検知方法（ＢＩＳＴ方法）を、図８のタイミングチャートを参照しながら説明する。
【００３２】
時刻Ｔ10においては、図３に示したパターン生成器６２により、図７に示したテストパターンＴＰを生成し、入出力線ＩＯＳＡ−ｉ，／ＩＯＳＡ−ｉ，ＩＯＳＡ−ｉ＋１，／ＩＯＳＡ−ｉ＋１，・・・・・を介して、メモリセルアレイ１０のメモリセルにページ単位で、テストパターンＴＰとして、偶数カラムアドレスＣ０，Ｃ２，Ｃ４，・・・・・のメモリセルに“ＦＦ（１１１１１１１１）”が書き込まれ、奇数カラムのメモリセルに“００（００００００００）”が書き込まれているものとする。
【００３３】
時刻Ｔ11〜Ｔ12において、プリチャージ信号／ＰＲＥＣＨＡＲＧＥが印加されてトランジスタＱ１０が導通し、配線ＤＳＥＮＳＥがプリチャージされる。時刻Ｔ13〜Ｔ14において、制御信号ＥＮが入力されて図４及び図６に示したトランジスタＱ２１，２２，・・・・・が導通し、テストパターンＴＰに応じたメモリセルアレイ１０からのデータがページ単位でセンスアンプ２に読み出される。読み出されたデータは、ビット線ＢＬi，ＢＬi+1，・・・・・を介してラッチ回路２０，２１，・・・・・に一時保持される。
【００３４】
偶数カラムアドレスＣ０，Ｃ２，Ｃ４，・・・・・のメモリセルから期待値を“１”としてデータを読み出す場合には、選択信号ＤＥＴＥＣＴ１＿ｅをイネーブルとする。図４に示した偶数カラム選択部１０ｅにおいて、偶数ビット線選択部１０１ｅ及び奇数ビット線選択部１０１ｏは、選択信号ＤＥＴＥＣＴ１＿ｅに基づいて、ラッチ回路２０，２１，・・・・・からデータＮ１＿ｎを選択的に読み出す。なお、偶数カラムアドレスＣ０，Ｃ２，Ｃ４，・・・・・のメモリセルから期待値を“０”としてデータを読み出す場合には、選択信号ＤＥＴＥＣＴ０＿ｅをイネーブルとすれば良い。
【００３５】
期待値を“１”として選択信号ＤＥＴＥＣＴ１＿ｅをイネーブルとしたとき、テスト対象のメモリセルの書き込み及び読み出しが正常に行われ、メモリセルから読み出したデータが期待値と等しければ、読み出されたデータＮ１＿ｎは“０”である。データＮ１＿ｎが“０”であるため、トランジスタＱｅ２がオン動作せず、プリチャージされた配線ＤＳＥＮＳＥの電圧がハイ（“Ｈ”）レベルに保持される。
【００３６】
一方、期待値を“１”として選択信号ＤＥＴＥＣＴ１＿ｅをイネーブルとしたとき、テスト対象のメモリセルの書き込み及び読み出しが正常に行われず、メモリセルから読み出したデータが期待値と異なれば、読み出されたデータＮ１＿ｎは“１”となる。データＮ１＿ｎが“１”であるため、トランジスタＱｅ２がオン動作し、プリチャージされた配線ＤＳＥＮＳＥの電圧がロー（“Ｌ”）レベルに引き抜かれる。
【００３７】
また、奇数カラムアドレスＣ１，Ｃ３，Ｃ５，・・・・・のメモリセルから期待値を“０”としてデータを読み出す場合には、選択信号ＤＥＴＥＣＴ０＿ｏをイネーブルとする。図６に示した奇数カラム選択部１０ｏにおいて、偶数ビット線選択部１０２ｅ及び奇数ビット線選択部１０２ｏは、選択信号ＤＥＴＥＣＴ０＿ｏに基づいて、ラッチ回路２０，２１，・・・・・から反転データＮ０＿ｎを選択的に読み出す。なお、奇数カラムアドレスＣ１，Ｃ３，Ｃ５，・・・・・のメモリセルから期待値を“１”としてデータを読み出す場合には、選択信号ＤＥＴＥＣＴ１＿ｏをイネーブルとすれば良い。
【００３８】
期待値を“０”として選択信号ＤＥＴＥＣＴ０＿ｏをイネーブルとしたとき、テスト対象のメモリセルの書き込み及び読み出しが正常に行われ、メモリセルから読み出したデータが期待値と等しければ、読み出された反転データＮ０＿ｎは“０”である。データＮ１＿ｎが“０”であるため、トランジスタＱｅ８がオン動作せず、プリチャージされた配線ＤＳＥＮＳＥの電圧が“Ｈ”レベルに保持される。
【００３９】
一方、期待値を“０”として選択信号ＤＥＴＥＣＴ０＿ｏをイネーブルとしたとき、テスト対象のメモリセルの書き込み及び読み出しが正常に行われず、メモリセルから読み出したデータが期待値と異なれば、読み出された反転データＮ０＿ｎは“１”となる。反転データＮ１＿ｎが“１”であるため、トランジスタＱｅ８がオン動作し、プリチャージされた配線ＤＳＥＮＳＥの電圧が“Ｌ”レベルに引き抜かれる。
【００４０】
ここで、複数の偶数カラム選択部１０ｅ，１１ｅ，１２ｅ，・・・・・及び奇数カラム選択部１０ｏ，１１ｏ，１２ｏ，・・・・・のそれぞれの偶数ビット線選択部１０１ｅ，１０２ｅ，・・・・・、及び奇数ビット線選択部１０１ｏ，１０２ｏ，・・・・・が、配線ＤＳＥＮＳＥに並列接続されているため、読み出されたデータのうち１つでも期待値と異なれば、配線ＤＳＥＮＳＥの電位は“Ｌ”レベルとなる。
【００４１】
時刻Ｔ15〜Ｔ16において、外部クロック信号ＣＬＯＣＫが検知結果保持回路１０２に入力される。時刻Ｔ16において、インバータ１０１は、配線ＤＳＥＮＳＥの電位が“Ｈ”レベルを保持していれば、読み出しがパスしたことを示す“Ｌ”レベルを検知結果ＲＥＳＵＬＴとして出力し、配線ＤＳＥＮＳＥの電位が“Ｌ”レベルであれば、読み出し不良を示す“Ｈ”レベルを検知結果ＲＥＳＵＬＴとして出力する。
【００４２】
検知結果保持回路１０２は、外部クロック信号ＣＬＯＣＫに同期して、インバータ１０１からの検知結果ＲＥＳＵＬＴを保持・出力する。図３に示したＢＩＳＴ回路６０のレジスタ６５は、検知結果ＲＥＳＵＬＴを取り込んで、ＢＩＳＴ結果ＯＵＴを外部に出力する。
【００４３】
なお、ＢＩＳＴでは、外部クロック信号ＣＬＯＣＫに応じてシフト動作し、ページ単位で順次テストパターンの書き込み及び読み出しデータの検出・判定が行われる。偶数カラムアドレスＣ０，Ｃ２，Ｃ４，・・・・・のメモリセルに“００（００００００００）”が書き込まれ、奇数カラムアドレスＣ１，Ｃ３，Ｃ５，・・・・・のメモリセルに“ＦＦ（１１１１１１１１）”が書き込まれている場合では、選択信号ＤＥＴＥＣＴ０＿ｅ，ＤＥＴＥＣＴ１＿ｏをイネーブルとすれば良い。
【００４４】
ここで、本発明の第１の実施の形態の比較例を説明する。比較例に係る検知回路１ｘは、図９に示すように、偶数カラム選択部１０ｅにおいて、偶数ビット線選択部１０１ｅ及び奇数ビット線選択部１０１ｏが２つの選択信号ＤＥＴＥＣＴ１，ＤＥＴＥＣＴ０により制御される点が、図４に示した偶数カラム選択部１０ｅと異なる。比較例に係る図示を省略する奇数カラム選択部も、図９に示した偶数カラム選択部１０ｅと同様に、偶数ビット線選択部及び奇数ビット線選択部が選択信号ＤＥＴＥＣＴ１，ＤＥＴＥＣＴ０により制御される。
【００４５】
即ち、図９に示した比較例では、偶数カラム選択部１０ｅと図示を省略した奇数カラム選択部とが同一の２つの選択信号ＤＥＴＥＣＴ１，ＤＥＴＥＣＴ０により制御されるので、偶数カラム選択部１０ｅと奇数カラム選択部とで同一のデータＮ１＿ｎ又は反転データＮ０＿ｎしか選択できない。このため、Ａｌｌ“０”又はＡｌｌ“１”のテストパターンしか使用できない。
【００４６】
これに対して、本発明の第１の実施の形態によれば、偶数カラム選択部１０ｅ，１１ｅ，１２ｅ，・・・・・と奇数カラム選択部１０ｏ，１１ｏ，１２ｏ，・・・・・とが、別々の選択信号ＤＥＴＥＣＴ１＿ｅ，ＤＥＴＥＣＴ０＿ｅ及び選択信号ＤＥＴＥＣＴ１＿ｏ，ＤＥＴＥＣＴ０＿ｏによりそれぞれ制御される。このため、偶数カラム選択部１０ｅ，１１ｅ，１２ｅ，・・・・・と奇数カラム選択部１０ｏ，１１ｏ，１２ｏ，・・・・・とで異なるデータＮ１＿ｎ及び反転データＮ０＿ｎを選択することができる。このため、Ａｌｌ“１”又はＡｌｌ“０”のテストパターンのみならず、図７に示すようなチェッカーボードパターン等のページ単位で異なるテストパターンを用いて一括検知するＢＩＳＴを行うことができる。このため、Ａｌｌ“０”又は“１”のテストパターンを用いてＢＩＳＴを行うときよりも、故障の検出効率の高いテストを行うことが可能となる。
【００４７】
なお、カラムデコーダ３においてカラム選択信号ＣＳＬｎ，ＣＳＬｍを選択的にイネーブルとすることにより、データを選択的に検知しても良い。この結果、ページ内のメモリセルの一部に対して選択的に故障検出することも可能となる。
【００４８】
（変形例）
本発明の第１の実施の形態の変形例として、図４に示した検知回路１の他の一例として図１０に示すような検知回路１ｙを説明する。検知回路１ｙの偶数カラム選択部１０ｅは、偶数ビット線ＢＬiに接続された偶数ビット線選択部１０１ｅと、奇数ビット線ＢＬi+1に接続された奇数ビット線選択部１０１ｏを備える。ここで、同一バイト内において、偶数ビット線選択部１０１ｅが選択信号ＤＥＴＥＣＴ１＿ｅ，ＤＥＴＥＣＴ０＿ｅにより制御され、奇数ビット線選択部１０１ｏが選択信号ＤＥＴＥＣＴ１＿ｏ，ＤＥＴＥＣＴ０＿ｏにより制御される点が、図４に示した偶数カラム選択部１０ｅと異なる。奇数カラム選択部１０ｏも、図１０に示した偶数カラム選択部１０ｅと同様の構成である。
【００４９】
偶数ビット線選択部１０１ｅは、選択信号ＤＥＴＥＣＴ１＿ｅに応じて、データＮ１＿ｎを選択的に読み出し、選択信号ＤＥＴＥＣＴ０＿ｅに応じて、反転データＮ０＿ｎを選択的に読み出す。偶数ビット線ＢＬiのメモリセルから期待値を“１”としてデータを読み出す場合には、選択信号ＤＥＴＥＣＴ１＿ｅをイネーブルとし、偶数ビット線ＢＬiのメモリセルから期待値を“０”としてデータを読み出す場合には、選択信号ＤＥＴＥＣＴ０＿ｅをイネーブルとする。
【００５０】
奇数ビット線選択部１０１ｏは、選択信号ＤＥＴＥＣＴ１＿ｏに応じて、データＮ１＿ｎを選択的に読み出し、選択信号ＤＥＴＥＣＴ０＿ｏに応じて、反転データＮ０＿ｎを選択的に読み出す。奇数ビット線ＢＬi+1のメモリセルから期待値を“１”としてデータを読み出す場合には、選択信号ＤＥＴＥＣＴ１＿ｏをイネーブルとし、奇数ビット線ＢＬi+1のメモリセルから期待値を“０”としてデータを読み出す場合には、選択信号ＤＥＴＥＣＴ０＿ｏをイネーブルとする。
【００５１】
このように、同一バイト内でも互いに異なるデータＮ１＿ｎ及び反転データＮ０＿ｎを選択することができる。このため、隣接するビット同士で異なるテストパターンを使用しても、不良を一括検知できる。したがって、図１１に示すようなビット単位のチェッカーボードパターンをテストパターンとして使用することができる。
【００５２】
図１１に横軸はカラムアドレスＣ０〜Ｃ５を示し、縦軸はページＰ０〜Ｐ５を示し、テストパターンは１６進数で表記されている。図１１に示したチェッカーボードパターンでは、同一ページＰ０〜Ｐ５内でビット単位でデータが反転している。また、同一カラムアドレスＣ０〜Ｃ５においてページＰ１〜Ｐ５毎にデータが反転している。例えば、ページＰ０，Ｐ２，Ｐ４において、全カラムアドレスＣ０〜Ｃ５のバイトのそれぞれには“ＡＡ（１０１０１０１０）”が書き込まれ、ページＰ１，Ｐ３，Ｐ５において、全カラムアドレスＣ０〜Ｃ５のバイトのそれぞれには“５５（０１０１０１０１）”が書き込まれる。
【００５３】
本発明の第１の実施の形態に係る変形例によれば、図１１に示したビット単位のチェッカーボードパターン等のバイト内で隣接するビット間で異なるテストパターンを使用することができ、隣接するビット線の干渉に起因する不良を効率良くテストすることができる。
【００５４】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置は、図１２に示すように、差動増幅回路５の出力側に検知回路１ｚを備える。差動増幅回路５は、入力回路７からの入出力線ＩＯＳＡ−ｉ，／ＩＯＳＡ−ｉ，ＩＯＳＡ−ｉ＋１，／ＩＯＳＡ−ｉ＋１に接続されている複数の差動増幅器５０〜５７を備える。複数の差動増幅器５０〜５７は、読み出されたデータＮ１＿ｎと反転データＮ０＿ｎの電圧差を増幅してＩＯＩ信号線Ｉ／Ｏ−０〜Ｉ／Ｏ−７から出力する。
【００５５】
出力回路８は、差動増幅器５０〜５７のそれぞれにＩＯＩ信号線Ｉ／Ｏ−０〜Ｉ／Ｏ−７を介して接続された複数の出力部８０〜８７を備える。出力部８０〜８７は、外部クロック／ＲＥに同期してＩＯＩ信号線Ｉ／Ｏ−０〜Ｉ／Ｏ−７からのデータを保持し、保持していたデータをＩ／Ｏバッファ９に出力する。
【００５６】
検知回路１ｚは、ＩＯＩ信号線Ｉ／Ｏ−０〜Ｉ／Ｏ−７からのデータを一括検知する。検知回路１ｚは、複数の差動増幅器５０〜５７の出力側にＩＯＩ信号線Ｉ／Ｏ−０〜Ｉ／Ｏ−７を介して接続された比較回路１５と、比較回路１５に接続された比較結果保持回路１６を備える。比較回路１５は、インクリメント信号ＩＮＣに同期してＩＯＩ信号線Ｉ／Ｏ−０〜Ｉ／Ｏ−７からのデータを比較して比較結果を出力する。比較回路１５は、図１３に示すように、バイト内の８本のＩＯＩ信号線に接続された排他的論理和（ＥＸＯＲ）ゲート１５１と、ＥＸＯＲゲート１５１に接続された論理和（ＯＲ）ゲート１５２を備える。ＥＸＯＲゲート１５１は、バイト内のデータがすべて一致しているときにパスを示す“Ｈ”レベルを出力し、不一致のときに読み出し不良を示す“Ｌ”レベルを比較結果（検知結果）ＲＥＳＵＬＴとして出力する。ＯＲゲート１５２は、インクリメント信号ＩＮＣに同期してＥＸＯＲゲート１５１からの比較結果ＲＥＳＵＬＴを出力する。
【００５７】
図１２に示した比較結果保持回路１６は、インクリメント信号ＩＮＣに同期して比較結果を順次取り込み、取り込んだ比較結果をＢＩＳＴ回路６０に伝達する。バイト内のデータが一致しないカラムアドレスが存在した場合には、比較結果保持回路１６に不良として記憶される。
【００５８】
他の構成は、図１に示した半導体記憶装置と実質的に同様であるので、重複した説明を省略する。なお、図１２には１バイトに対応する１つの検知回路１ｚを示したが、実際には検知回路と同様の各バイトに対応する複数の検知回路を備えていて良い。
【００５９】
本発明の第２の実施の形態においては、テストパターンとして、図１４に示すようなダイアゴナルパターンを使用可能である。横軸はカラムアドレスＣ０〜Ｃ５を示し、縦軸はページＰ０〜Ｐ５を示し、１６進数表記している。ダイアゴナルパターンは、アドレシングが正しく行われていることを確認するためのパターンである。
【００６０】
次に、本発明の第２の実施の形態に係る一括検知方法（ＢＩＳＴ方法）を説明する。図３に示したパターン生成器６２から、入出力線ＩＯＳＡ−ｉ，／ＩＯＳＡ−ｉ，ＩＯＳＡ−ｉ＋１，／ＩＯＳＡ−ｉ＋１を介して図１４に示したダイアゴナルパターンがページ単位で書き込まれているとする。第２の実施の形態においては、インクリメント信号ＩＮＣに同期して、カラムアドレスをインクリメントしながら、ラッチ回路２０，２１，・・・・・からデータＮ１＿ｎ又は反転データＮ０＿ｎがＩＯＩ信号線Ｉ／Ｏ−０〜Ｉ／Ｏ−７に読み出される。制御信号ＥＮをゲートに印加してトランジスタＱ２１，Ｑ２２を導通し、ビット線ＢＬi，ＢＬi+1，・・・・・を介してデータがセンスアンプ２に読み出される。読み出されたデータは、ラッチ回路２０，２１，・・・・・に保持される。アドレスバッファ１２からカラム選択信号ＣＳＬｎをゲートに入力してトランジスタＱ３１，Ｑ３２が導通し、ラッチ回路２０，２１，・・・・・により保持されたデータＮ１＿ｎ及び反転データＮ０＿１が入出力線ＩＯＳＡ−ｉ，／ＩＯＳＡ−ｉ，ＩＯＳＡ−ｉ＋１，／ＩＯＳＡ−ｉ＋１に伝達される。
【００６１】
差動増幅器５０〜５７は、データＮ１＿ｎと反転データＮ０＿ｎの電位差を増幅してＩＯＩ信号線Ｉ／Ｏ−０〜Ｉ／Ｏ−７へ出力する。ＥＸＯＲゲート１５１は、バイト単位のＩＯＩ信号線Ｉ／Ｏ−０〜Ｉ／Ｏ−７からデータを入力して、バイト内のデータがすべて一致するときはパスと判定し、比較結果として“Ｌ”レベルを出力する。一方、不一致のデータがあるときは、読み出し不良（フェイル）と判定し、比較結果として“Ｈ”レベルを出力する。ＯＲゲート１５２は、インクリメント信号ＩＮＣに同期して、比較結果ＲＥＳＵＬＴを出力する。比較結果ＲＥＳＵＬＴはＢＩＳＴ回路６０に入力されて、外部に出力される。
【００６２】
本発明の第２の実施の形態によれば、チェッカーボードパターンだけでなく、バイト内のデータが同じであれば、ダイアゴナルパターンや、更にはカラムアドレスとページアドレスとは関係のないランダムパターンであっても、ＢＩＳＴ回路６０で不良を検知できる。
【００６３】
（第１の変形例）
本発明の第２の実施の形態の第１の変形例として、図１３に示した比較回路１５の代わりに、図１５に示すように、比較回路１５ｘが、バイトの前半データＩ／Ｏ−０〜Ｉ／Ｏ−３と後半データＩ／Ｏ−４〜Ｉ／Ｏ−７にそれぞれ接続された２つのＥＸＯＲゲート１５１ｘ，１５１ｙと、ＥＸＯＲゲート１５１ｘ，１５１ｙにそれぞれ接続されたＯＲゲート１５２ｘ，１５２ｙを備えていても良い。
【００６４】
ＥＸＯＲゲート１５１ｘは、バイトの前半ビットのデータがすべて一致すれば“Ｈ”レベルを出力し、不一致ならば“Ｌ”レベルを出力する。ＯＲゲート１５２ｘは、インクリメント信号ＩＮＣに同期して、ＥＸＯＲゲート１５１ｘからの比較結果ＲＥＳＵＬＴ１を出力する。
【００６５】
ＥＸＯＲゲート１５１ｙは、バイトの後半ビットのデータがすべて一致すれば“Ｈ”レベルを出力し、不一致ならば“Ｌ”レベルを出力する。ＯＲゲート１５２ｙは、インクリメント信号ＩＮＣに同期してＥＸＯＲゲート１５１ｙからの比較結果ＲＥＳＵＬＴ２を出力する。
【００６６】
図１５に示した比較回路１５ｘを用いれば、同一バイト内の前後半のビットで個別にデータを一括検知するので、テストパターンをバイト内の前半ビットと後半ビットで分けて設定することができる。このため、テストの自由度をあげ、不良の検出効率を向上することができる。
【００６７】
（第２の変形例）
本発明の第２の実施の形態の第２の変形例として、図１３に示した比較回路１５の代わりに、図１６に示すように、比較回路１５ｙが、バイト内の奇数Ｉ／Ｏ−１，３，５，７及び偶数Ｉ／Ｏ−０，２，４，６に接続された２つのＥＸＯＲゲート１５１ｘ，１５１ｙと、ＥＸＯＲゲート１５１ｘ，１５１ｙにそれぞれ接続されたＯＲゲートを有しても良い。
【００６８】
ＥＸＯＲゲート１５１ｘは、同一バイトの偶数ビットのデータがすべて一致すれば“Ｈ”レベルを出力し、不一致ならば“Ｌ”レベルを出力する。ＯＲゲート１５２ｘは、インクリメント信号ＩＮＣに同期して、ＥＸＯＲゲート１５１ｘからの比較結果ＲＥＳＵＬＴ１を出力する。
【００６９】
ＥＸＯＲゲート１５１ｙは、同一バイトの奇数ビットのデータが“０”ですべて一致すれば“Ｈ”レベルを出力し、不一致ならば“Ｌ”レベルを出力する。ＯＲゲート１５２ｙは、インクリメント信号ＩＮＣに同期して、ＥＸＯＲゲート１５１ｙからの比較結果ＲＥＳＵＬＴ２を出力する。
【００７０】
図１６に示した比較回路を用いれば、同一バイト内の偶数ビットと奇数ビットで個別にデータを一括検知することができるので、テストパターンをバイト内の偶数ビットと奇数ビットで分けて設定することができる。このため、テストの自由度をあげ、不良の検出効率を向上することができる。
【００７１】
（その他の実施の形態）
以上のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、ＢＩＳＴで使用するテストパターンは外部から自動テストパターン生成回路（ＡＴＰＧ）等により生成しても良い。また、半導体記憶装置が外部クロック信号ＣＬＯＣＫの代わりとなるクロックを生成するクロック生成回路を備えていても良い。また、検知回路１がページ単位でデータを一括検知する例を示したが、複数個の検知回路を用いてバイト単位で検知しても良い。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲はの説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施の形態に係る半導体記憶装置（ＮＡＮＤフラッシュメモリ）の一例を示すブロック図である。
【図２】本発明の第１の実施の形態に係るメモリセルアレイの一例を示す回路図である。
【図３】本発明の第１の実施の形態に係るＢＩＳＴ回路の一例を示すブロック図である。
【図４】本発明の第１の実施の形態に係るセンスアンプ、カラムデコーダ及び検知回路の一部の一例を示すブロック図である。
【図５】本発明の第１の実施の形態に係るセンスアンプ、カラムデコーダ及び検知回路の一部の他の一例を示すブロック図である。
【図６】本発明の第１の実施の形態に係るセンスアンプ、カラムデコーダ及び検知回路の一部の更に他の一例である。
【図７】本発明の第１の実施の形態に係るバイト単位のチェッカーボードパターンの一例を示す概略図である。
【図８】本発明の第１の実施の形態に係るＢＩＳＴ方法の一例を示すタイミングチャートである。
【図９】本発明の第１の実施の形態の比較例に係る検知回路の一例を示すブロック図である。
【図１０】本発明の第１の実施の形態の変形例に係る検知回路の一例を示すブロック図である。
【図１１】本発明の第１の実施の形態に係るビット単位のチェッカーボードパターンの一例を示す概略図である。
【図１２】本発明の第２の実施の形態に係る差動増幅回路、センスアンプ、カラムデコーダ及び検知回路の一部の一例を示すブロック図である。
【図１３】本発明の第２の実施の形態に係る比較回路の一例を示す回路図である。
【図１４】本発明の第１の実施の形態に係るダイアゴナルパターンの一例を示す概略図である。
【図１５】本発明の第２の実施の形態の第１の変形例に係る比較回路の一例を示す回路図である。
【図１６】本発明の第２の実施の形態に係る第２の変形例に係る比較回路の一例を示す回路図である。
【符号の説明】
【００７３】
１，１ｘ，１ｙ，１ｚ…検知回路
２…入力回路
３…カラムデコーダ
４…ロウデコーダ
５…差動増幅回路
６…制御回路
７…入力回路
８…出力回路
９…入出力（Ｉ／Ｏ）バッファ
１０…メモリセルアレイ
１０ｅ，１１ｅ，１２ｅ，…偶数カラム選択部
１０ｏ，１１ｏ，１２ｏ，…奇数カラム選択部
１１…コマンドバッファ
１２…アドレスバッファ
１４…昇圧回路
１５，１５ｘ，１５ｙ…比較回路
１６…比較結果保持回路
２０，２１，…ラッチ回路
５０〜５７…差動増幅器
６０…ＢＩＳＴ回路
６１…ＢＩＳＴ制御回路
６２…パターン生成器
６３…アドレス生成器
６４…制御信号生成器
６５…判定器
６６…外部出力端子
８０〜８７…出力部
１００…ページ
１０１ｅ，１０１ｅ…偶数ビット線選択部
１０１ｏ，１０２ｏ…奇数ビット線選択部
【図１】
2007207319.tif 000003
【図２】
2007207319.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2007207319.tif 000012
【図１１】
2007207319.tif 000013
【図１２】
2007207319.tif 000014
【図１３】
2007207319.tif 000015
【図１４】
2007207319.tif 000016
【図１５】
2007207319.tif 000017
【図１６】
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