(57)【要約】【課題】ＣＭＩＳＦＥＴを有する半導体装置の性能を向上させる。【解決手段】ＳＯＩ基板４の半導体層３のｐ型ウエル１１に、ｎＭＩＳＦＥＴＱｎ１のソース・ドレインとしてのｎ＋型半導体領域２４が形成され、半導体層３のｎ型ウエル１２にｐＭＩＳＦＥＴＱｐ１のソース・ドレインとしてｐ＋型半導体領域２５が形成され、ｐ型ウエル１１およびｎ型ウエル１２上にゲート絶縁膜１３ａ，１３ｂを介してゲート電極１６ａ，１６ｂが形成されている。半導体層３の全面上に、ゲート電極１６ａ，１６ｂを覆うように、半導体層３に引っ張り応力を与える絶縁膜３１が形成されている。ＳＯＩ基板４の絶縁層２の上面２ａからｎ＋型半導体領域２４の上面２７ａまでの厚みは、絶縁層２の上面２ａからｐ＋型半導体領域２５の上面２７ｂまでの厚みよりも薄く、ｎＭＩＳＦＥＴＱｎ１が形成された領域では、半導体層３が下に凸の向きに湾曲している。【選択図】図２
2007173356.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１電界効果トランジスタと第２導電型の第２電界効果トランジスタとを含む半導体装置であって、
半導体基板と、
前記半導体基板の主面上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された第１半導体領域と、
前記半導体層に形成された第２半導体領域と、
前記第１半導体領域上に第１ゲート絶縁膜を介して形成された、前記第１電界効果トランジスタの第１ゲート電極と、
前記第２半導体領域上に第２ゲート絶縁膜を介して形成された、前記第２電界効果トランジスタの第２ゲート電極と、
前記半導体層に形成され、前記第１電界効果トランジスタのソース・ドレインとして機能する第１導電型の第３半導体領域と、
前記半導体層に形成され、前記第２電界効果トランジスタのソース・ドレインとして機能する第２導電型の第４半導体領域と、
を有し、
前記絶縁層の上面から前記第３半導体領域の上面までの厚みが、前記絶縁層の上面から前記第４半導体領域の上面までの厚みよりも薄いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板、前記絶縁層および前記半導体層によってＳＯＩ基板が構成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
少なくとも前記第１電界効果トランジスタが形成された領域の前記半導体層上に、前記第１ゲート電極および前記第３半導体領域を覆うように形成された第１絶縁膜を更に有し、
前記第１絶縁膜は、前記半導体層に対して引っ張り応力を与える絶縁膜であることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１絶縁膜は、熱ＣＶＤ法で形成した窒化シリコン膜であることを特徴とする半導体装置。
【請求項６】
請求項３記載の半導体装置において、
前記第１電界効果トランジスタを形成した領域では、前記半導体層が下に凸の向きに湾曲していることを特徴とする半導体装置。
【請求項７】
請求項３記載の半導体装置において、
前記第１電界効果トランジスタが形成された領域と前記第２電界効果トランジスタが形成された領域の前記半導体層上に、前記第１および第２ゲート電極と前記第３および第４半導体領域を覆うように、前記第１絶縁膜が形成されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２電界効果トランジスタが形成された領域では、前記第１絶縁膜にイオン注入されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第２電界効果トランジスタが形成され領域では、前記第１絶縁膜にゲルマニウムがイオン注入されていることを特徴とする半導体装置。
【請求項１０】
請求項３記載の半導体装置において、
前記第１絶縁膜は、前記第１電界効果トランジスタが形成された領域の前記半導体層上に、前記第１ゲート電極および前記第３半導体領域を覆うように形成されており、
前記第２電界効果トランジスタが形成された領域の前記半導体層上に、前記第２ゲート電極および前記第４半導体領域を覆うように形成された第２絶縁膜を更に有し、
前記第２絶縁膜は、前記半導体層に対して圧縮応力を与える絶縁膜であることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１絶縁膜は、熱ＣＶＤ法で形成した窒化シリコン膜であり、
前記第２絶縁膜は、プラズマＣＶＤ法で形成した窒化シリコン膜であることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記第２ゲート電極の上面上に形成された第１金属シリサイド膜を更に有することを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第２ゲート電極の側壁上に形成された側壁絶縁膜を更に有し、
前記第１金属シリサイド膜は、前記第２ゲート電極の上面上から前記側壁絶縁膜の側面上まで延在するように形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第３および第４半導体領域上と前記第１ゲート電極の上面上に、前記第１金属シリサイド膜と同種の金属シリサイド膜が形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記絶縁層の上面から前記第３半導体領域の上面までの厚みが、前記絶縁層の上面から前記第４半導体領域の上面までの厚みよりも、１０ｎｍ以上薄いことを特徴とする半導体装置。
【請求項１６】
絶縁層および前記絶縁層上に形成された半導体層を有するＳＯＩ基板と、
前記半導体層に形成された第１導電型の第１電界効果トランジスタおよび第２導電型の第２電界効果トランジスタと、
前記半導体層上に、少なくとも前記第１電界効果トランジスタを覆うように形成された第１絶縁膜と、
を有し、
前記第１絶縁膜は、前記半導体層に対して引っ張り応力を与える絶縁膜であり、
前記第１電界効果トランジスタのソース・ドレイン領域における前記半導体層の厚みが、前記第２電界効果トランジスタのソース・ドレイン領域における前記半導体層の厚みよりも薄いことを特徴とする半導体装置。
【請求項１７】
第１導電型の第１電界効果トランジスタと第２導電型の第２電界効果トランジスタとを含む半導体装置の製造方法であって、
（ａ）絶縁層および前記絶縁層上に形成された半導体層を有するＳＯＩ基板を準備する工程と、
（ｂ）前記半導体層上に第１ゲート絶縁膜と第２ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上に前記第１電界効果トランジスタの第１ゲート電極を形成し、前記第２ゲート絶縁膜上に前記第２電界効果トランジスタの第２ゲート電極を形成する工程と、
（ｄ）前記半導体層に前記第１電界効果トランジスタのソース・ドレインとして機能する第１導電型の第３半導体領域を形成し、前記半導体層に前記第２電界効果トランジスタのソース・ドレインとして機能する第２導電型の第４半導体領域を形成する工程と、
（ｅ）前記第３半導体領域の上部を除去する工程と、
（ｆ）前記半導体層上に、前記第１および第２ゲート電極を覆うように、前記半導体層に対して引っ張り応力を与える第１絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第３半導体領域の上部を除去して、前記絶縁層の上面から前記第３半導体領域の上面までの厚みを、前記絶縁層の上面から前記第４半導体領域の上面までの厚みよりも薄くすることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、
前記（ｃ）工程の後で前記（ｄ）工程の前に、
（ｃ１）前記第１および第２ゲート電極の側壁上に側壁絶縁膜を形成する工程、
を有し、
前記（ｅ）工程の後で前記（ｆ）工程の前に、
（ｅ１）前記半導体層上に前記第１および第２ゲート電極および前記側壁絶縁膜を覆うようにシリコン膜を形成する工程と、
（ｅ２）前記シリコン膜上に金属膜を形成する工程と、
（ｅ３）前記金属膜と前記シリコン膜とを反応させて、金属シリサイド膜を形成する工程と、
を有し、
前記（ｃ１）工程では、側面に凹部を有する前記側壁絶縁膜が形成され、
前記（ｅ１）工程では、前記側壁絶縁膜の前記側面の前記凹部上には前記シリコン膜が形成されないことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、
前記（ｆ）工程の後、
（ｇ）前記第２電界効果トランジスタを形成する領域の前記第１絶縁膜にイオン注入を行う工程、
を更に有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＣＭＩＳＦＥＴを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板のｐ型ウエルおよびｎ型ウエル上にゲート絶縁膜を介してｎチャネル型ＭＩＳＦＥＴ用およびｐチャネル型ＭＩＳＦＥＴ用のゲート電極をそれぞれ形成し、ｐ型ウエルおよびｎ型ウエルにｎチャネル型ＭＩＳＦＥＴ用およびｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域をそれぞれ形成してから、層間絶縁膜を形成して、ＣＭＩＳＦＥＴが形成される。
【０００３】
特開２００５−５７３０１号公報（特許文献１）には、ｎチャネル型電界効果トランジスタのゲート電極を覆う応力制御膜に、膜応力が引張応力側の膜を用い、ｐチャネル型電界効果トランジスタのゲート電極を覆う応力制御膜に、膜応力が、ｎチャネル型電界効果トランジスタの応力制御膜より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流を向上させる技術が記載されている。
【０００４】
特開２００１−２４４４６８号公報（特許文献２）には、ＰＭＯＳ部分をＬＯＣＯＳにより素子分離領域を形成し、ＮＭＯＳ部分をトレンチにより素子分離領域を形成することにより、ＮＭＯＳとＰＭＯＳにかかる応力を変える構造を形成する技術が記載されている。
【０００５】
特開２０００−２４３８５４号公報（特許文献３）には、ＮＭＯＳ部分のチャネル領域はＳｉＧｅ層の上に形成されたＳｉ層を用いて引っ張り応力がかかるようにして、ＰＭＯＳ部分のチャネル領域はＳｉ層の上に形成されたＳｉＧｅ層を用いて圧縮応力がかかるようにしてＣＭＯＳを形成する技術が記載されている。
【０００６】
特開２００２−９３９２１号公報（特許文献４）には、ＮＭＯＳは多結晶シリコンを加工してゲート電極を形成し、ＰＭＯＳはアモルファスシリコンを多結晶に変換した後にゲート電極を形成することによりＰＭＯＳには圧縮応力をＮＭＯＳには引っ張り応力を生じる構造を形成する技術が記載されている。
【０００７】
特開２００５−２１６９８５号公報（特許文献５）には、ＮＭＯＳ領域はＳｉＧｅ層の上に形成したＳｉチャネルを用いて、ＰＭＯＳ領域はＳｉＣ層の上に形成したＳｉチャネルを用いて形成してＮＭＯＳには引っ張り応力をＰＭＯＳには圧縮応力がかかるようにした構造を形成する技術が記載されている。
【特許文献１】特開２００５−５７３０１号公報
【特許文献２】特開２００１−２４４４６８号公報
【特許文献３】特開２０００−２４３８５４号公報
【特許文献４】特開２００２−９３９２１号公報
【特許文献５】特開２００５−２１６９８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者の検討によれば、次のことが分かった。
【０００９】
ＣＭＩＳＦＥＴを有する半導体装置の高集積化には、ゲート長の縮小が必要となるが、ゲート長の縮小に伴いオン電流（ドレイン電流）が低下するという問題が生じてきている。このため、オン電流以外の要因で高速化を実現するため、ＳＯＩ基板上にＣＭＩＳＦＥＴを形成することが考えられ、それによって、ソース・ドレインとウエル領域間の寄生容量を低減し、高速化を図ることができる。
【００１０】
一方、オン電流を増加させるため、ＣＭＩＳＦＥＴのチャネル形成領域（チャネル部）に歪みを形成する技術も重要となってきている。ＭＩＳＦＥＴに応力を印加してＭＩＳＦＥＴのチャネル形成領域を構成するシリコンの結晶格子に歪みを生じさせることで、ＭＩＳＦＥＴのオン電流（ドレイン電流）を増加させることができる。例えば、ＣＭＩＳＦＥＴを形成してから、ｎチャネル型ＭＩＳＦＥＴ上とｐチャネル型ＭＩＳＦＥＴ上とに異なった材質の絶縁膜を形成し、ｎチャネル型ＭＩＳＦＥＴ上とｐチャネル型ＭＩＳＦＥＴにそれぞれ引っ張り応力と圧縮応力とを発生させれば、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方のオン電流を向上させることができる。
【００１１】
このため、ＣＭＩＳＦＥＴを有する半導体装置の微細化や高集積化を図る場合、例えばゲート長が５０ｎｍ以内のＣＭＩＳＦＥＴでは、これら２つの技術を組み合わせて、ＳＯＩ基板上にＣＭＩＳＦＥＴを形成し、ｎチャネル型ＭＩＳＦＥＴ上とｐチャネル型ＭＩＳＦＥＴ上とに異なる応力を有する絶縁膜をそれぞれ形成することが考えられる。
【００１２】
しかしながら、微細化および高集積化の要件として、ゲート長の縮小も要求されるが、隣り合うゲート電極間の間隔（スペース）も縮小させる必要がある。隣り合うゲート電極間の間隔が縮小されると、隣り合うゲート電極間が上記応力を有する絶縁膜で埋まってしまい、隣り合うゲート電極間にコンタクトホールを上手く開口できないという問題が生じてしまう。コンタクトホールを的確に形成してＭＩＳＦＥＴのソースまたはドレイン領域と、それに接続すべきプラグとの間の電気的接続の信頼性を高めるには、上記応力を有する絶縁膜を薄くすることが望ましいが、薄くしてしまうとＭＩＳＦＥＴのチャネル形成領域に歪みを形成するのに十分な応力を上記応力を有する絶縁膜によって形成できないという問題が生じてしまう。これは、ＭＩＳＦＥＴのオン電流（ドレイン電流）を低下させ、ＭＩＳＦＥＴを有する半導体装置の性能を低下させる。
【００１３】
また、ｎチャネル型ＭＩＳＦＥＴ上とｐチャネル型ＭＩＳＦＥＴ上とに異なった材質の絶縁膜を形成して、ｎチャネル型ＭＩＳＦＥＴ上とｐチャネル型ＭＩＳＦＥＴに発生させる応力を制御する場合、絶縁膜の堆積および加工を２回繰り返すことになり、半導体装置の製造工程数が増加してしまう。
【００１４】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１５】
また、本発明の他の目的は、半導体装置の微細化を可能とする技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明は、半導体基板の主面上に絶縁層を介して形成された半導体層に、第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタを形成し、前記絶縁層の上面から前記第１導電型の電界効果トランジスタのソース・ドレイン領域の上面までの厚みを、前記絶縁層の上面から前記第２導電型の電界効果トランジスタのソース・ドレイン領域の上面までの厚みよりも薄くしたものである。
【００１９】
また、本発明は、ＳＯＩ基板の半導体層に第１導電型の第１電界効果トランジスタおよび第２導電型の第２電界効果トランジスタが形成され、前記半導体層に対して引っ張り応力を与える第１絶縁膜が前記半導体層上に少なくとも前記第１電界効果トランジスタを覆うように形成され、前記第１電界効果トランジスタのソース・ドレイン領域における前記半導体層の厚みが前記第２電界効果トランジスタのソース・ドレイン領域における前記半導体層の厚みよりも薄いものである。
【００２０】
また、本発明は、絶縁層および前記絶縁層上の半導体層を有するＳＯＩ基板の前記半導体層に、第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタを形成する際に、第１導電型の電界効果トランジスタのソース・ドレイン領域の上部を除去して、前記絶縁層の上面から前記第１導電型の電界効果トランジスタのソース・ドレイン領域の上面までの厚みを、前記絶縁層の上面から前記第２導電型の電界効果トランジスタのソース・ドレイン領域の上面までの厚みよりも薄くするものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
半導体装置の性能を向上できる。
【００２３】
また、半導体装置の微細化が可能になる。
【発明を実施するための最良の形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２７】
（実施の形態１）
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
【００２８】
本実施の形態の半導体装置は、ｎチャネル型（第１導電型）の電界効果トランジスタ、ここではｎチャネル型のＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型電界効果トランジスタ）であるｎＭＩＳＦＥＴＱｎ１と、ｐチャネル型（第２導電型）の電界効果トランジスタ、ここではｐチャネル型のＭＩＳＦＥＴであるｐＭＩＳＦＥＴＱｐ１とを有する（含む）半導体装置である。すなわち、本実施の形態の半導体装置は、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置である。
【００２９】
図１および図２は、本発明の一実施の形態の半導体装置の要部断面図である。なお、図１は、コンタクトホール３３およびプラグ３４を横切る断面に対応し、図２はコンタクトホール３３およびプラグ３４を横切らない断面に対応する。
【００３０】
図１および図２に示される本実施の形態の半導体装置は、ＳＯＩ（Silicon On Insulator）基板４を用いて製造した半導体装置である。本実施の形態の半導体装置が形成されたＳＯＩ基板４は、ｎチャネル型のＭＩＳＦＥＴ（以下ｎＭＩＳＦＥＴという）Ｑｎ１が形成されたｎＭＩＳＦＥＴ形成領域４Ａと、ｐチャネル型のＭＩＳＦＥＴ（以下ｐＭＩＳＦＥＴという）Ｑｐ１が形成されたｐＭＩＳＦＥＴ形成領域４Ｂとを有している。
【００３１】
図１および図２に示されるように、単結晶シリコンなどからなる半導体基板（以下、単に基板という）１の主面上には、酸化シリコンなどからなる絶縁層（絶縁体層、ＢＯＸ（Buried Oxide）層）２が形成されており、絶縁層２の上面（半導体基板１に接する側とは逆側の主面）２ａ上に単結晶シリコンからなる半導体層（ＳＯＩ（Silicon On Insulator）層）３が形成されている。これら基板１、絶縁層２および半導体層３により、ＳＯＩ基板４が形成されている。すなわち、ＳＯＩ基板４は、絶縁層２上に形成された半導体層３を有するＳＯＩ基板であり、ＳＯＩ層である半導体層３にｎＭＩＳＦＥＴＱｎ１とｐＭＩＳＦＥＴＱｐ１が形成されている。半導体層３の厚みは、例えば、およそ３０ｎｍかそれ以下程度である。
【００３２】
ＳＯＩ基板４の半導体層３には、素子分離溝７に埋め込まれた絶縁体（例えば酸化シリコン）からなる素子分離領域９が形成されている。素子分離溝７の底部は絶縁層２に到達しているので、素子分離領域９の底部は絶縁層２に接続している。素子分離領域９によって、ｎＭＩＳＦＥＴ形成領域４Ａの半導体層３と、ｐＭＩＳＦＥＴ形成領域４Ｂの半導体層３とが、それぞれ他の領域から電気的に分離（絶縁）されている。
【００３３】
ｎＭＩＳＦＥＴ形成領域４Ａにおいて、ＳＯＩ基板４の半導体層３にｐ型ウエル（ｐ型半導体領域、第１半導体領域）１１が形成され、ｐＭＩＳＦＥＴ形成領域４Ｂにおいて、ＳＯＩ基板４の半導体層３にｎ型ウエル（ｎ型半導体領域、第２半導体領域）１２が形成されている。すなわち、ｎＭＩＳＦＥＴ形成領域４Ａの半導体層３は、ホウ素（Ｂ）などのｐ型（第２導電型）の不純物をイオン注入してｐ型ウエル１１とされ、ｐＭＩＳＦＥＴ形成領域４Ｂの半導体層３は、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型（第１導電型）の不純物をイオン注入してｎ型ウエル１２とされている。
【００３４】
ｎＭＩＳＦＥＴ形成領域４Ａにおいて、ｐ型ウエル１１上に、酸化シリコンなどからなるゲート絶縁膜１３ａを介して、ｎＭＩＳＦＥＴＱｎ１のゲート電極１６ａが形成され、ｐＭＩＳＦＥＴ形成領域４Ｂにおいて、ｎ型ウエル１２上に、酸化シリコンなどからなるゲート絶縁膜１３ｂを介して、ｐＭＩＳＦＥＴＱｐ１のゲート電極１６ｂが形成されている。ゲート電極１６ａ，１６ｂは、例えば、不純物を導入した低抵抗の多結晶シリコン膜（ドープトポリシリコン膜）などからなる。ゲート電極１６ａの下部のｐ型ウエル１１は、ｎＭＩＳＦＥＴＱｎ１のチャネルが形成される領域（チャネル形成領域）となり、ゲート電極１６ｂの下部のｎ型ウエル１２は、ｐＭＩＳＦＥＴＱｐ１のチャネルが形成される領域（チャネル形成領域）となる。
【００３５】
各ゲート電極１６ａ，１６ｂの両側壁上には、窒化シリコンなどの絶縁体（絶縁膜）からなるオフセットスペーサ（側壁絶縁膜）１７を介して、酸化シリコンなどの絶縁体（絶縁膜）からなるサイドウォールスペーサ（側壁絶縁膜）２３が形成されている。サイドウォールスペーサ２３は、ゲート電極１６ａ，１６ｂの側壁上に形成された側壁絶縁膜として機能するが、サイドウォールスペーサ２３とオフセットスペーサ１７とを合わせたものを、ゲート電極１６ａ，１６ｂの側壁上に形成された側壁絶縁膜とみなすこともできる。
【００３６】
ｎＭＩＳＦＥＴ形成領域４Ａの半導体層３において、半導体層３の内部のチャネル形成領域を挟んで互いに離間する領域に、（一対の）ｎ−型半導体領域（イクステンション）２１が形成され、ｎ−型半導体領域２１の外側（チャネル形成領域から離れる側）に、ｎ−型半導体領域２１よりも不純物濃度が高い、ソース・ドレイン用の（一対の）ｎ＋型半導体領域（第１導電型の第３半導体領域）２４が形成されている。ｎ−型半導体領域２１は、半導体層３において、ゲート電極１６ａの側壁上のオフセットスペーサ１７に対して自己整合で形成されており、チャネル形成領域に接する位置に形成されている。ｎ＋型半導体領域２４は、半導体層３において、ゲート電極１６ａの側壁上のサイドウォールスペーサ２３に対して自己整合で形成されており、ｎ−型半導体領域２１の分だけチャネル形成領域から離間しｎ−型半導体領域２１に接する位置に形成されている。ｎ＋型半導体領域２４がｎＭＩＳＦＥＴＱｎ１のソース・ドレイン領域（ソースまたはドレイン領域）として機能するが、ｎ−型半導体領域２１とｎ＋型半導体領域２４を合わせたものをｎＭＩＳＦＥＴＱｎ１のソース・ドレイン領域とみなすこともできる。従って、ｎＭＩＳＦＥＴＱｎ１のソースおよびドレイン領域は、それぞれｎ−型半導体領域２１とｎ−型半導体領域２１よりも不純物濃度が高いｎ＋型半導体領域２４とを有しており、ＬＤＤ（Lightly Doped Drain）構造を備えている。
【００３７】
ｐＭＩＳＦＥＴ形成領域４Ｂの半導体層３において、半導体層３の内部のチャネル形成領域を挟んで互いに離間する領域に、（一対の）ｐ−型半導体領域（イクステンション）２２が形成され、ｐ−型半導体領域２２の外側（チャネル形成領域から離れる側）に、ｐ−型半導体領域２２よりも不純物濃度が高い、ソース・ドレイン用の（一対の）ｐ＋型半導体領域（第２導電型の第４半導体領域）２５が形成されている。ｐ−型半導体領域２２は、半導体層３において、ゲート電極１６ｂの側壁上のオフセットスペーサ１７に対して自己整合で形成されており、チャネル形成領域に接する位置に形成されている。ｐ＋型半導体領域２５は、半導体層３において、ゲート電極１６ｂの側壁上のサイドウォールスペーサ２３に対して自己整合で形成されており、ｐ−型半導体領域２２の分だけチャネル形成領域から離間しｐ−型半導体領域２２に接する位置に形成されている。ｐ＋型半導体領域２５がｐＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（ソースまたはドレイン領域）として機能するが、ｐ−型半導体領域２２とｐ＋型半導体領域２５を合わせたものをｐＭＩＳＦＥＴＱｐ１のソース・ドレイン領域とみなすこともできる。従って、ｐＭＩＳＦＥＴＱｐ１のソースおよびドレイン領域は、それぞれｐ−型半導体領域２２とｐ−型半導体領域２２よりも不純物濃度が高いｐ＋型半導体領域２５とを有しており、ＬＤＤ（Lightly Doped Drain）構造を備えている。
【００３８】
このように、ｎＭＩＳＦＥＴ形成領域４Ａの半導体層３に、ｐ型ウエル１１、ｎ−型半導体領域２１およびｎ＋型半導体領域２４が形成され、ｐ型ウエル１１上にゲート絶縁膜１３ａを介してゲート電極１６ａが形成されている。また、ｐＭＩＳＦＥＴ形成領域４Ｂの半導体層３に、ｎ型ウエル１２、ｐ−型半導体領域２２およびｐ＋型半導体領域２５が形成され、ｎ型ウエル１２上にゲート絶縁膜１３ｂを介してゲート電極１６ｂが形成されている。これにより、ＳＯＩ基板４のｎＭＩＳＦＥＴ形成領域４Ａにおける半導体層３に、ｎＭＩＳＦＥＴＱｎ１（ｎチャネル型の第１電界効果トランジスタ）が形成され、ＳＯＩ基板４のｐＭＩＳＦＥＴ形成領域４Ｂにおける半導体層３に、ｐＭＩＳＦＥＴＱｐ１（ｐチャネル型の第２電界効果トランジスタ）が形成されている。
【００３９】
本実施の形態では、ＳＯＩ基板４の半導体層３（シリコン層）にｐ型ウエル１１、ｎ型ウエル１２、ｐ−型半導体領域２２、ｎ−型半導体領域２１、ｎ＋型半導体領域２４およびｐ＋型半導体領域２５が形成されているが、半導体層３（シリコン層）の厚み（絶縁層２上のシリコン部分の厚み）が、ｐ＋型半導体領域２５よりもｎ＋型半導体領域２４で薄くなっている。換言すれば、半導体層３の厚みがｎ＋型半導体領域２４で局所的に薄くなっており、絶縁層２の上面２ａからｎ＋型半導体領域２４の上面２７ａまでの厚み（ＳＯＩ基板４の主面に垂直な方向の厚みまたは距離）ｔ１が、絶縁層２の上面２ａからｐ＋型半導体領域２５の上面２７ｂまでの厚み（ＳＯＩ基板４の主面に垂直な方向の厚みまたは距離）ｔ２よりも薄く（小さく）なっている（ｔ１＜ｔ２）。すなわち、ＳＯＩ基板４の半導体層３にｎＭＩＳＦＥＴＱｎ１とｐＭＩＳＦＥＴＱｐ１が形成されているが、ｎＭＩＳＦＥＴＱｎ１のソース・ドレイン領域（ｎ＋型半導体領域２４）における半導体層３の厚み（上記厚みｔ１に相当）が、ｐＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（ｐ＋型半導体領域２５）における半導体層３の厚み（上記厚みｔ２に相当）よりも薄くなっている。このため、ｐ＋型半導体領域２５の上面２７ｂに比べて、ｎ＋型半導体領域２４の上面２７ａは、ＳＯＩ基板４の絶縁層２側に後退している（近づいている）。なお、ｎ＋型半導体領域２４の上面２７ａは、ｎ＋型半導体領域２４のうち、サイドウォールスペーサ２３の下に位置しない領域（サイドウォールスペーサ２３よりも外側の領域）の上面であり、また、ｎ＋型半導体領域２４における半導体層３の上面にも対応する。ｐ＋型半導体領域２５の上面２７ｂは、ｐ＋型半導体領域２５のうち、サイドウォールスペーサ２３の下に位置しない領域（サイドウォールスペーサ２３よりも外側の領域）の上面であり、また、ｐ＋型半導体領域２５における半導体層３の上面にも対応する。
【００４０】
ＳＯＩ基板４（の半導体層３）の主面の全面上に、ｎ＋型半導体領域２４、ｐ＋型半導体領域２５およびゲート電極１６ａ，１６ｂを覆うように、絶縁膜３１が形成されている。絶縁膜３１は、半導体層３に対して引っ張り応力を与える絶縁膜である。すなわち、半導体層３上の絶縁膜３１により、半導体層３に引っ張り応力が作用している（与えられている）。
【００４１】
絶縁膜３１は、少なくともｎＭＩＳＦＥＴ形成領域４Ａの半導体層３上に形成する必要があるが、本実施の形態のように、ｎＭＩＳＦＥＴ形成領域４ＡおよびｐＭＩＳＦＥＴ形成領域４Ｂの半導体層３上に絶縁膜３１を形成すれば、すなわちＳＯＩ基板４の半導体層３の全面上に絶縁膜３１を形成すれば、より好ましい。これにより、ＳＯＩ基板４上に堆積した絶縁膜３１を加工する必要がなくなり、半導体装置の製造工程数を低減できる。
【００４２】
絶縁膜３１は、窒化シリコン膜であることが好ましく、熱ＣＶＤ（ＣＶＤ：Chemical Vapor Deposition、化学気相成長）法により形成した窒化シリコン膜であれば、より好ましい。シリコン層（ｐ型ウエル１１、ｎ型ウエル１２、ｎ＋型半導体領域２４およびｐ＋型半導体領域２５を含む半導体層３）上に熱ＣＶＤ法で堆積した窒化シリコン膜（絶縁膜３１）は、そのシリコン層（半導体層３）に対して引っ張り応力を与える（作用させる）ことができる。
【００４３】
上記のように半導体層３の厚みがｎ＋型半導体領域２４で局所的に薄くなっているので、絶縁膜３１によって半導体層３に引っ張り応力が作用することで、半導体層３のうち、厚みが薄い部分（すなわちｎ＋型半導体領域２４）に引っ張り応力が集中して、ｎＭＩＳＦＥＴ形成領域４Ａでは半導体層３が下に凸の向きに湾曲した状態となっている。一方、ｐＭＩＳＦＥＴ形成領域４Ｂでは、ｐ＋型半導体領域２５を含む半導体層３の厚みが厚いことから、絶縁膜３１による引っ張り応力が作用しても、半導体層３が湾曲するのが防止されている。
【００４４】
絶縁膜３１上には、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）３２が形成されている。絶縁膜３２の膜厚は、絶縁膜３１の膜厚よりも厚く、層間絶縁膜として機能することができる。絶縁膜３２の上面は平坦化されている。
【００４５】
ｎ＋型半導体領域２４（ソース、ドレイン）、ｐ＋型半導体領域２５（ソース、ドレイン）およびゲート電極１６の上部などに、絶縁膜３１，３２を貫通するように、コンタクトホール（開口部、孔）３３が形成されている。コンタクトホール３３の底部では、ｎ＋型半導体領域２４、ｐ＋型半導体領域２５またはゲート電極１６などが露出されている。
【００４６】
コンタクトホール３３内には、プラグ（導電体部、埋込導体）３４が埋め込まれている。プラグ３４は、例えば、コンタクトホール３３の底部および側壁上のバリア膜（例えば窒化チタン膜）３４ａと、コンタクトホール３３内を埋める主導体膜であるタングステン膜３４ｂとにより形成されている。プラグ３４が埋め込まれた絶縁膜３２上には、配線３５が形成されている。配線３５は、例えば、下から順に形成されたチタン膜３５ａ、窒化チタン膜３５ｂ、アルミニウム膜３５ｃ、チタン膜３５ｄおよび窒化チタン膜３５ｅの積層膜などからなる。アルミニウム膜３５ｃは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。配線３５はプラグ３４を介して、ｎＭＩＳＦＥＴＱｎ１のソースまたはドレイン用のｎ＋型半導体領域２４やゲート電極１６ａ、あるいはｐＭＩＳＦＥＴＱｐ１のソースまたはドレイン用のｐ＋型半導体領域２５やゲート電極１６ｂなどと電気的に接続されている。配線３５は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。絶縁膜３２上に更に層間絶縁膜や上層の配線層などが形成されているが、ここではその図示および説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
【００４７】
次に、本実施の形態の半導体装置の製造方法について説明する。
【００４８】
図３〜図１４は、本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【００４９】
まず、図３に示されるように、単結晶シリコン（例えばｐ型の単結晶シリコン）などからなる基板（半導体基板）１と、基板１の主面上に形成された酸化シリコンなどからなる絶縁層２と、絶縁層２の上面２ａ上に形成された単結晶シリコン（例えばｐ型の単結晶シリコン）からなる半導体層３とを有するＳＯＩ基板４を準備する。ＳＯＩ基板４は、種々の手法を用いて製造することができ、例えば、２枚の半導体基板（半導体ウエハ）を貼り合わせて研磨することにより製造することができる。他の手法、例えばスマートカット（Ｓｍａｒｔ  Ｃｕｔ）プロセスなどを用いてＳＯＩ基板４を製造することもできる。半導体層３の厚み（ＳＯＩ基板４の主面に垂直な方向の厚み）は、例えば、およそ３０ｎｍかそれ以下程度とすることができる。
【００５０】
次に、図４に示されるように、ＳＯＩ基板４（半導体層３）の主面上に、酸化シリコン膜などからなる絶縁膜５を形成し、絶縁膜５上に、窒化シリコンなどからなる絶縁膜６を形成する。それから、フォトリソグラフィ法を用いて絶縁膜６をドライエッチングし、絶縁膜６をハードマスクとして絶縁膜５および半導体層３をドライエッチングすることにより、ＳＯＩ基板４（半導体層３）の主面に絶縁層２に達する素子分離溝７を形成する。
【００５１】
次に、図５に示されるように、熱酸化法などを用いて素子分離溝７内を酸化して素子分離溝の内壁上に酸化シリコン膜８ａを形成してから、絶縁膜６上に素子分離溝７を埋めるように絶縁膜（例えば酸化シリコン膜）８を形成する。それから、ＣＭＰ（ＣＭＰ：Chemical Mechanical Polishing、化学機械研磨）法などを用いて余分な絶縁膜８を除去し、素子分離溝７内に絶縁膜８を埋め込む（残す）ことにより、酸化シリコンなどの絶縁体（ここでは酸化シリコン膜８ａおよび絶縁膜８）からなる素子分離領域９を形成する。その後、絶縁膜６をエッチングなどにより除去する。
【００５２】
次に、図６に示されるように、ｎＭＩＳＦＥＴ形成領域４Ａにおける半導体層３に、ｐ型ウエル１１を形成し、ｐＭＩＳＦＥＴ形成領域４Ｂにおける半導体層３に、ｎ型ウエル１２を形成する。ｐ型ウエル１１は、例えばホウ素（Ｂ）などのｐ型の不純物をｎＭＩＳＦＥＴ形成領域４Ａの半導体層３にイオン注入することなどによって形成することができ、ｎ型ウエル１２は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をｐＭＩＳＦＥＴ形成領域４Ｂの半導体層３にイオン注入することなどによって形成することができる。
【００５３】
次に、図７に示されるように、絶縁膜５を除去して半導体層３（ｐ型ウエル１１およびｎ型ウエル１２）の表面を清浄化した後、半導体層３（ｐ型ウエル１１およびｎ型ウエル１２）の表面にゲート絶縁膜（ゲート絶縁膜用の絶縁膜）１３を形成する。ゲート絶縁膜１３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができ、その膜厚は、例えば１．５ｎｍ程度とすることができる。また、ゲート絶縁膜１３を酸窒化シリコン膜により形成することもできる。また、ゲート絶縁膜１３を、いわゆるｈｉｇｈ−ｋ絶縁膜（高誘電率膜）により形成することも可能である。
【００５４】
次に、ＳＯＩ基板４（の半導体層３）の主面上に（すなわちゲート絶縁膜１３上に）、導電膜（導体膜、導電性膜）１４および絶縁膜１５を順に形成する。導電膜１４はゲート電極形成用の導電膜であり、絶縁膜１５はゲート電極加工時のハードマスク用の絶縁膜である。導電膜１４は、例えば低抵抗の多結晶シリコン膜（不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）により形成することができ、その膜厚は、例えば１００ｎｍ程度とすることができる。絶縁膜１５は、例えば酸化シリコン膜または窒化シリコン膜などにより形成することができ、その膜厚は、例えば５０ｎｍ程度とすることができる。
【００５５】
次に、図８に示されるように、絶縁膜１５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１５をエッチング（ドライエッチング）してパターニングする。フォトレジストパターンを除去した後、パターニングされた絶縁膜１５をエッチングマスク（ハードマスク）として用いて、導電膜１４をエッチング（ドライエッチング）してパターニングする。これにより、パターニングされた導電膜１４からなるゲート電極１６がゲート絶縁膜１３上に形成される。なお、ゲート電極１６のうち、ｐ型ウエル１１上にゲート絶縁膜１３を介して形成されたゲート電極１６ａが、ｎ型ＭＩＳＦＥＴＱｎ１用のゲート電極１６ａとなり、ゲート電極１６のうち、ｎ型ウエル１２上にゲート絶縁膜１３を介して形成されたゲート電極１６ｂが、ｐＭＩＳＦＥＴＱｐ１用のゲート電極１６ｂとなる。また、ゲート絶縁膜１３のうち、ゲート電極１６ａの下のゲート絶縁膜１３ａが、ｎ型ＭＩＳＦＥＴＱｎ１用のゲート絶縁膜１３ａとなり、ゲート絶縁膜１３のうち、ゲート電極１６ｂの下のゲート絶縁膜１３ｂが、ｐ型ＭＩＳＦＥＴＱｐ１用のゲート絶縁膜１３ｂとなる。
【００５６】
次に、図９に示されるように、絶縁膜１５をウェットエッチングなどにより除去する。それから、例えば熱酸化処理などを行うことにより、ゲート絶縁膜１３を修復するとともに、ゲート電極１６ａ，１６ｂの露出表面上に薄い酸化シリコン膜（図示せず）を形成する。この薄い酸化シリコン膜の膜厚は、例えば２ｎｍ程度である。
【００５７】
次に、ＳＯＩ基板４の主面の全面に、ゲート電極１６ａ，１６ｂを覆うように、窒化シリコンなどからなる絶縁膜（オフセットスペーサ１７形成用の絶縁膜）をＣＶＤ法などにより堆積し、この絶縁膜（窒化シリコン膜）をエッチバック（異方性エッチング）して、ゲート電極１６ａ，１６ｂの側壁上に絶縁膜を残し、他の領域の絶縁膜を除去する。これにより、ゲート電極１６ａ，１６ｂの側壁上にオフセットスペーサ１７を形成する。また、上記のように、ゲート電極１６ａ，１６ｂの露出表面上に薄い酸化シリコン膜（図示せず）を形成した後に、窒化シリコン膜を形成した場合は、オフセットスペーサ１７はその薄い酸化シリコン膜とその上の窒化シリコン膜とからなる。オフセットスペーサ１７の幅（ゲート長方向の厚み）は、例えば１０ｎｍ程度とすることができる。
【００５８】
次に、ｐ型ウエル１１のゲート電極１６ａおよびオフセットスペーサ１７の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル１１にｎ−型半導体領域２１を形成し、ｎ型ウエル１２のゲート電極１６ｂおよびオフセットスペーサ１７の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｎ型ウエル１２にｐ−型半導体領域２２を形成する。ｎ−型半導体領域２１およびｐ−型半導体領域２２は、ゲート電極１６ａ，１６ｂの側壁上のオフセットスペーサ１７に対して自己整合して形成されるが、オフセットスペーサ１７の形成を省略することも可能であり、この場合、ｎ−型半導体領域２１およびｐ−型半導体領域２２は、ゲート電極１６ａ，１６ｂに対して自己整合して形成される。
【００５９】
次に、図１０に示されるように、ＳＯＩ基板４の主面上に、ゲート電極１６ａ，１６ｂおよびオフセットスペーサ１７を覆うように、酸化シリコン膜などの絶縁膜（サイドウォールスペーサ２３形成用の絶縁膜）を堆積し、この絶縁膜をエッチバック（異方性エッチング）してゲート電極１６ａ，１６ｂの側壁上に絶縁膜（サイドウォールスペーサ２３）を残し、他の領域の絶縁膜を除去する。これにより、ゲート電極１６ａ，１６ｂの側壁上に、オフセットスペーサ１７を介して、サイドウォールスペーサ２３を形成する。サイドウォールスペーサ２３の幅（ゲート長方向の厚み）は、例えば５０ｎｍ程度とすることができる。
【００６０】
次に、サイドウォールスペーサ２３をイオン注入阻止マスクとして用いて、ｐ型ウエル１１のゲート電極１６ａ、オフセットスペーサ１７およびサイドウォールスペーサ２３の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、サイドウォールスペーサ２３に自己整合してｎ＋型半導体領域２４をｐ型ウエル１１に形成する。また、サイドウォールスペーサ２３をイオン注入阻止マスクとして用いて、ｎ型ウエル１２のゲート電極１６ｂ、オフセットスペーサ１７およびサイドウォールスペーサ２３の両側の領域にホウ素（Ｂ）などのｎ型の不純物をイオン注入することにより、サイドウォールスペーサ２３に自己整合してｐ＋型半導体領域２５をｎ型ウエル１２に形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。
【００６１】
次に、図１１に示されるように、ｎ＋型半導体領域２４の上部を除去する（以下この工程をステップＳ１と称する）。ステップＳ１では、例えばウェットエッチングなどにより、ｎ＋型半導体領域２４の上部を除去することができる。これにより、ｎ＋型半導体領域２４の上面２７ａが絶縁層２側に後退する。この際、ｎ＋型半導体領域２４に比べてｐ＋型半導体領域２５の上部が除去されないようにする。すなわち、ステップＳ１では、ｎ＋型半導体領域２４の除去量（エッチング量）がｐ＋型半導体領域２５の除去量（エッチング量）よりも大きくなるようにする。これにより、ｐ型ウエル１１、ｎ型ウエル１２、ｎ＋型半導体領域２４およびｐ＋型半導体領域２５を含む半導体層３（シリコン層）の厚み（絶縁層２上のシリコン部分の厚み）が、ｐ＋型半導体領域２５よりもｎ＋型半導体領域２４で薄くなる。換言すれば、絶縁層２の上面２ａからｎ＋型半導体領域２４の上面２７ａまでの厚み（ＳＯＩ基板４の主面に垂直な方向の厚みまたは距離）ｔ１が、絶縁層２の上面２ａからｐ＋型半導体領域２５の上面２７ｂまでの厚み（ＳＯＩ基板４の主面に垂直な方向の厚みまたは距離）ｔ２よりも薄く（小さく）なる（ｔ１＜ｔ２）。また、ｎ＋型半導体領域２４の厚み（ＳＯＩ基板４の主面に垂直な方向の厚み）は、ｐ＋型半導体領域２５の厚み（ＳＯＩ基板４の主面に垂直な方向の厚み）よりも薄くなる。これを実現するために、例えば、ステップＳ１では、フォトレジスト膜（図示せず）でｐ＋型半導体領域２５を含むｐＭＩＳＦＥＴ形成領域４Ｂを覆い、ｎ＋型半導体領域２４を含むｎＭＩＳＦＥＴ形成領域４Ａを露出した状態で、ウェットエッチングを行うことで、ｐ＋型半導体領域２５が除去（エッチング）されることなくｎ＋型半導体領域２４の上部だけを除去（エッチング）することができる。これにより、ｎ＋型半導体領域２４の上部が除去されて浅い溝２６が形成される。
【００６２】
上記ステップＳ１では、ｎ＋型半導体領域２４の上部を除去（エッチング）するための除去液（エッチング液）に、過酸化水素とアンモニアの混合液を用いれば、より好ましい。
【００６３】
上記除去液（過酸化水素とアンモニアの混合液）を用いた場合、ｐ型不純物をドープ（導入）したシリコン層（ｐ＋型半導体領域２５はこれに相当する）に比べて、ｎ型不純物をドープしたシリコン層（ｎ＋型半導体領域２４はこれに相当する）の方が、エッチングされ易い。上記のように半導体層３は単結晶のシリコン層からなるので、ｐ＋型半導体領域２５はｐ型不純物をドープしたシリコン層であり、ｎ＋型半導体領域２４はｎ型不純物をドープしたシリコン層である。このため、上記ステップＳ１において、ｐＭＩＳＦＥＴ形成領域４Ｂを覆う上記フォトレジスト膜を用いることなく、ｎＭＩＳＦＥＴ形成領域４ＡおよびｐＭＩＳＦＥＴ形成領域４Ｂの両方を露出した状態で上記除去液を用いたウェットエッチングを行うこともでき、この場合も、ｐ＋型半導体領域２５のエッチング（除去）量よりもｎ＋型半導体領域２４のエッチング（除去）量を大きくすることができる。
【００６４】
また、上記ステップＳ１を次のようにして行うこともできる。プラズマ酸化によりシリコン層（半導体層３）の上面を酸化する場合、ｐ型不純物をドープ（導入）したシリコン層（ｐ＋型半導体領域２５）に比べて、ｎ型不純物をドープしたシリコン層（ｎ＋型半導体領域２４）の方が酸化され易く、シリコン層の上面に形成される酸化シリコン膜の厚みは、ｐ型不純物をドープしたシリコン層に比べて、ｎ型不純物をドープしたシリコン層の方が厚くなる傾向にある。このことを利用し、上記ステップＳ１の第１段階として、まずプラズマ酸化を用いてｎ＋型半導体領域２４およびｐ＋型半導体領域２５の上面２７ａ，２７ｂを酸化して酸化シリコン膜を形成する。この第１段階では、ｐ＋型半導体領域２５に比べて、ｎ＋型半導体領域２４の方が酸化され易く、ｎ＋型半導体領域２４の上面２７ａに形成される酸化シリコン膜の厚みが、ｐ＋型半導体領域２５の上面２７ｂに形成される酸化シリコン膜の厚みよりも厚くなる。このため、上記第１段階よりも前（プラズマ酸化の前）のｎ＋型半導体領域２４とｐ＋型半導体領域２５の厚みが同じであった場合、上記第１段階後（プラズマ酸化後）のｎ＋型半導体領域２４の厚みは、酸化量が多かった分だけ、ｐ＋型半導体領域２５の厚みよりも薄くなる。その後、プラズマ酸化により形成したこの酸化シリコン膜を、上記ステップＳ１の第２段階として、フッ酸などを用いたウェットエッチングにより除去すれば、この第２段階の酸化シリコン膜の除去（ウェットエッチング）工程後のｎ＋型半導体領域２４の厚みは、ｐ＋型半導体領域２５の厚みよりも薄くなる。また、上記ステップＳ１の第１段階の酸化プラズマ処理は、ｎ＋型半導体領域２４やｐ＋型半導体領域２５を形成するためのイオン注入の際にイオン注入阻止マスクとして使用したフォトレジスト層を除去するための酸素プラズマによるアッシング処理の際に、同時に行うことも可能であり、これにより、製造工程数を低減できる。
【００６５】
ステップＳ１の後、図１２に示されるように、ＳＯＩ基板４（の半導体層３）の主面の全面上に、ｎ＋型半導体領域２４、ｐ＋型半導体領域２５およびゲート電極１６ａ，１６ｂを覆うように、絶縁膜３１を形成（堆積）する。絶縁膜３１の膜厚（堆積膜厚）は、例えば４０ｎｍ程度とすることができる。
【００６６】
絶縁膜３１は、半導体層３に対して引っ張り応力を与える膜であり、好ましくは、熱ＣＶＤ法により形成した窒化シリコン膜である。絶縁膜３１を熱ＣＶＤ法で堆積した窒化シリコン膜とすることで、その上に絶縁膜３１を堆積した半導体層３に対して引っ張り応力を作用させる（与える）ことができる。
【００６７】
上記のようにステップＳ１でｎ＋型半導体領域２４の上部を除去することで、半導体層３の厚みをｎ＋型半導体領域２４で他の領域よりも薄くしているので、絶縁膜３１によって半導体層３に引っ張り応力が作用すると、半導体層３のうち、厚みが薄い部分（すなわちｎ＋型半導体領域２４）に応力が集中して、図１２に示されるように、ｎＭＩＳＦＥＴ形成領域４Ａでは半導体層３が下に凸の向きに湾曲する。一方、ｐＭＩＳＦＥＴ形成領域４Ｂでは、半導体層３の厚みが厚いことにより、半導体層３の湾曲は防止される。
【００６８】
次に、図１３に示されるように、絶縁膜３１上に、絶縁膜（層間絶縁膜）３２を形成する。絶縁膜３２は、例えば酸化シリコン膜などからなり、ＣＶＤ法などにより形成することができる。絶縁膜３２の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜３２の表面を平坦化する。
【００６９】
次に、図１４に示されるように、フォトリソグラフィ法を用いて絶縁膜３２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３２，３１をドライエッチングすることにより、ｎ＋型半導体領域２４（ソース、ドレイン）、ｐ＋型半導体領域２５（ソース、ドレイン）およびゲート電極１６ａ，１６ｂの上部などにコンタクトホール（開口部）３３を形成する。この際、まず絶縁膜３１をエッチングストッパ膜として用いて絶縁膜３２をドライエッチングして絶縁膜３２にコンタクトホール３３を形成し、それからコンタクトホール３３の底部で絶縁膜３１をドライエッチングすることにより、絶縁膜３１，３２を貫通するコンタクトホール３３を形成することができる。これにより、コンタクトホール３３の形成のためのドライエッチング工程で、半導体層３（ｎ＋型半導体領域２４やｐ＋型半導体領域２５）がダメージを受けるのを防止することができる。なお、図１４は、上記図１と同様、コンタクトホール３３およびプラグ３４を横切る断面である。
【００７０】
次に、コンタクトホール３３内にプラグ３４を形成する。プラグ３４を形成するには、例えば、コンタクトホール３３の内部を含む絶縁膜３２上にバリア膜（例えば窒化チタン膜）３４ａを形成した後、タングステン膜３４ｂをＣＶＤ法などによってバリア膜３４ａ上にコンタクトホール３３を埋めるように形成する。それから、絶縁膜３２上の不要なタングステン膜３４ｂおよびバリア膜３４ａをＣＭＰ法またはエッチバック法などによって除去し、コンタクトホール３３内にバリア膜３４ａおよびタングステン膜３４ｂを残すことにより、コンタクトホール３３内に埋め込まれたバリア膜３４ａおよびタングステン膜３４ｂからなるプラグ３４を形成することができる。
【００７１】
次に、プラグ３４が埋め込まれた絶縁膜３２上に、配線３５を形成する。例えば、チタン膜３５ａ、窒化チタン膜３５ｂ、アルミニウム膜３５ｃ、チタン膜３５ｄおよび窒化チタン膜３５ｅをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線３５を形成することができる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。
【００７２】
次に、本実施の形態の効果について、より詳細に説明する。
【００７３】
ｎチャネル型の電界効果トランジスタ（ＭＩＳＦＥＴ）とｐチャネル型の電界効果トランジスタ（ＭＩＳＦＥＴ）では、チャネルを流れるオン電流（ドレイン電流）の応力依存性が異なる。すなわち、シリコン層上に形成した電界効果トランジスタに対して応力負荷をかけた場合、ｎチャネル型の電界効果トランジスタでは、引っ張り応力によりオン電流（ドレイン電流）が増加するのに対して、ｐチャネル型の電界効果トランジスタでは、引っ張り応力によりオン電流（ドレイン電流）が減少し、圧縮応力によりオン電流（ドレイン電流）が増加する傾向にある。
【００７４】
本実施の形態では、上記のように、ＳＯＩ基板４（の半導体層３）の主面上に、ｎ＋型半導体領域２４、ｐ＋型半導体領域２５およびゲート電極１６ａ，１６ｂを覆うように、半導体層３に対して引っ張り応力を与え得る絶縁膜３１を形成している。この絶縁膜３１により、半導体層３には、引っ張り応力が作用する。
【００７５】
半導体層３は、ＳＯＩ基板４のＳＯＩ層であり、半導体層３の全体の厚みは、所望の膜厚に制御することができる。半導体層３の膜厚が薄いと、半導体層３に引っ張り応力が作用したときに、半導体層３が湾曲しやすく、半導体層３の膜厚が厚いと、半導体層３は湾曲しにくい。また、半導体層３に作用する引っ張り応力が大きいと、半導体層３は湾曲しやすく、半導体層３に作用する引っ張り応力が小さいと、半導体層３は湾曲しにくい。このため、絶縁膜３１により半導体層３に引っ張り応力を作用させ、半導体層３の膜厚を制御することで、半導体層３を局所的に湾曲させ、半導体層３の結晶格子に引っ張り方向の歪み（引っ張り歪み）を生じさせることが可能である。
【００７６】
絶縁膜３１による引っ張り応力は、ｎＭＩＳＦＥＴ形成領域４ＡとｐＭＩＳＦＥＴ形成領域４Ｂの両方で生じ得るが、本実施の形態では、上記のように、半導体層３の厚みがｐ＋型半導体領域２５よりもｎ＋型半導体領域２４で局所的に薄くなっている。すなわち、ＳＯＩ基板４の絶縁層２の上面２ａからｎ＋型半導体領域２４の上面２７ａまでの厚みｔ１（ｎ＋型半導体領域２４における半導体層３の厚みに相当）が、ＳＯＩ基板４の絶縁層２の上面２ａからｐ＋型半導体領域２５の上面２７ｂまでの厚みｔ２（ｐ＋型半導体領域２５における半導体層３の厚みに相当）よりも薄くなっている（ｔ１＜ｔ２）。半導体層３の厚みが局所的に薄くなった状態で、半導体層３に対して引っ張り応力を与える絶縁膜３１を形成すると、半導体層３のうち、厚みが薄い部分（すなわちｎ＋型半導体領域２４）に引っ張り応力が集中し、ｎＭＩＳＦＥＴ形成領域４Ａで半導体層３が下に凸の向きに湾曲した状態となる。すなわち、ｎＭＩＳＦＥＴ形成領域４Ａでは、ｎ＋型半導体領域２４における半導体層３の厚みが薄いことから、絶縁膜３１による引っ張り応力によって半導体層３が下に凸の方向に湾曲するように作用し、半導体層３の結晶格子に引っ張り方向の歪み（引っ張り歪み）が生じる。
【００７７】
一方、ｐＭＩＳＦＥＴ形成領域４Ｂでは、ｐ＋型半導体領域２５における半導体層３の厚みが厚いことから、応力による湾曲が生じにくく、絶縁膜３１による引っ張り応力が作用しても、半導体層３が湾曲するのを抑制または防止することができ、半導体層３の結晶格子に引っ張り方向の歪み（引っ張り歪み）が生じるのを抑制または防止できる。従って、ｎＭＩＳＦＥＴ形成領域４Ａでは、半導体層３が下に凸の方向に湾曲し、ｐＭＩＳＦＥＴ形成領域４Ｂでは、半導体層３が湾曲するのを抑制または防止することができる。
【００７８】
このため、ｎＭＩＳＦＥＴ形成領域４Ａでは、半導体層３が下に凸の方向に湾曲して、ゲート電極１６ａの下のチャネル形成領域に引っ張り歪が形成され、ｎＭＩＳＦＥＴＱｎ１のチャネル形成領域を構成するシリコンの結晶格子が引っ張り方向に歪んで、面間隔が広がるように作用する。従って、電子の移動度が増加するなどして、ｎＭＩＳＦＥＴＱｎ１のチャネルを流れるオン電流（ドレイン電流）を増加させることができる。また、ＳＯＩ基板４の絶縁層２は圧縮応力の膜であり、これもｎＭＩＳＦＥＴＱｎ１のチャネル形成領域の引っ張り歪の形成を促進するように作用し、ｎＭＩＳＦＥＴＱｎ１のオン電流を増加させる。
【００７９】
一方、本実施の形態とは異なり、ｎＭＩＳＦＥＴ形成領域４Ａと同様にｐＭＩＳＦＥＴ形成領域４Ｂでも半導体層３が下に凸の方向に湾曲した場合、ゲート電極１６ｂの下のチャネル形成領域にも引っ張り歪が形成されてしまい、ｐＭＩＳＦＥＴＱｐ１のチャネル形成領域を構成するシリコンの結晶格子が引っ張り方向に歪んで面間隔が広がるように作用する。これは、ｐＭＩＳＦＥＴＱｐ１に対してオン電流（ドレイン電流）を低下させるように作用する。
【００８０】
それに対して、本実施の形態では、ｎＭＩＳＦＥＴ形成領域４Ａでは、ｎ＋型半導体領域２４における半導体層３の厚みを薄くして、絶縁膜３１による引っ張り応力で半導体層３を下に凸の方向に湾曲させるが、ｐＭＩＳＦＥＴ形成領域４Ｂでは、ｐ＋型半導体領域２５における半導体層３の厚み（厚みｔ２に対応）を厚くして、絶縁膜３１による引っ張り応力が作用しても、半導体層３が湾曲するのを抑制または防止している。このため、ｐＭＩＳＦＥＴ形成領域４Ｂでは、ｎＭＩＳＦＥＴ形成領域４Ａとは異なり、半導体層３はほとんど湾曲しておらず、ゲート電極１６ｂの下のチャネル形成領域には引っ張り歪が形成されないので、ｐＭＩＳＦＥＴＱｐ１のチャネル形成領域を構成するシリコンの結晶格子が引っ張り方向に歪む（面間隔が広がる）のを抑制または防止することができる。これにより、ｐＭＩＳＦＥＴＱｐ１のオン電流を低下するのを防止することができる。
【００８１】
従って、本実施の形態では、ｎＭＩＳＦＥＴ形成領域４Ａでは、ｎＭＩＳＦＥＴＱｎ１のチャネル形成領域に引っ張り歪を生じさせて、ｎＭＩＳＦＥＴＱｎ１のオン電流（ドレイン電流）を増加させることができ、ｐＭＩＳＦＥＴ形成領域４Ｂでは、ｐＭＩＳＦＥＴＱｐ１のチャネル形成領域に引っ張り歪が生じるのを抑制または防止することで、ｐＭＩＳＦＥＴＱｐ１のオン電流（ドレイン電流）の低下を防止することができる。これにより、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを備えた半導体装置、すなわちＣＭＩＳＦＥＴを備えた半導体装置において、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの両方で高いオン電流を両立させることができ、全体としての特性を向上させることができる。
【００８２】
また、ｎ＋型半導体領域２４での半導体層３の厚み（厚みｔ１に対応）が、ｐ＋型半導体領域２５での半導体層３の厚み（厚みｔ２に対応）よりも、１０ｎｍ以上薄ければ（小さければ）、より好ましい。すなわち、ＳＯＩ基板４の絶縁層２の上面２ａからｎ＋型半導体領域２４の上面２７ａまでの厚みｔ１が、ＳＯＩ基板４の絶縁層２の上面２ａからｐ＋型半導体領域２５の上面２７ｂまでの厚みｔ２よりも、１０ｎｍ以上薄ければ（小さければ）、より好ましい（ｔ１≦ｔ２−１０ｎｍ）。これにより、ｎＭＩＳＦＥＴ形成領域４Ａでは、絶縁膜３１による引っ張り応力によって半導体層３を下に凸の方向に的確に湾曲させることができるとともに、ｐＭＩＳＦＥＴ形成領域４Ｂでは、半導体層３が湾曲するのを的確に抑制または防止でき、ｎＭＩＳＦＥＴＱｎ１とｐＭＩＳＦＥＴＱｐ１の高いオン電流をより的確に実現できる。
【００８３】
また、本実施の形態とは異なり、ＳＯＩ基板を用いずに、一般的なシリコン単結晶の半導体基板を用いた場合、半導体基板の厚みを局所的に調整してから引っ張り応力を与える膜（絶縁膜３１）を半導体基板上に形成しても、シリコン層を構成する半導体基板全体の厚みが厚いため、本実施の形態のようなｎＭＩＳＦＥＴ形成領域でのみのシリコン層の湾曲を実現できない。
【００８４】
本実施の形態では、ＳＯＩ基板４を用いているので、半導体層３の一部（すなわちｎ＋型半導体領域２４の上部）をエッチングにより除去して半導体層３の厚みを局所的に調整することで、絶縁膜３１の応力による半導体層３の湾曲が局所的に生じることが可能な程度に、半導体層３の初期厚みを設定することができる。このため、半導体層３をｎＭＩＳＦＥＴ形成領域４Ａでだけ湾曲させることが可能になる。また、本実施の形態では、ＳＯＩ基板４を用いて、ＣＭＩＳＦＥＴを備えた半導体装置を製造しているので、ソース・ドレインとウエル領域間の寄生容量を低減することができる。このため、ＣＭＩＳＦＥを有する半導体装置の性能を向上でき、例えば高速化を図ることができる。これは、以下の実施の形態２〜４についても同様である。
【００８５】
また、ＳＯＩ基板４の絶縁層２は半導体層３における引っ張り歪みの形成を促進するように作用するので、ＳＯＩ基板４を用いたことにより、ｎＭＩＳＦＥＴＱｎ１のチャネル形成領域の引っ張り歪みを大きくでき、ｎＭＩＳＦＥＴＱｎ１のオン電流を向上させることができる。ｐＭＩＳＦＥＴ形成領域４Ｂでは、半導体層３の厚みが厚いため、ＳＯＩ基板４を用いても、ｐＭＩＳＦＥＴＱｐ１のチャネル領域に引っ張り歪みが生じるのを抑制または防止できる。
【００８６】
また、本実施の形態では、半導体層３の厚みを局所的に調節することで、ｎＭＩＳＦＥＴＱｎ１とｐＭＩＳＦＥＴＱｐ１のチャネル形成領域の歪みを制御している。このため、たとえ絶縁膜３１の厚みを薄くして半導体層３に作用する引っ張り応力が小さくなったとしても、その分ｎＭＩＳＦＥＴ形成領域４Ａでｎ＋型半導体領域２４の上部を除去して半導体層３の厚みを薄くすれば、ｎＭＩＳＦＥＴＱｎ１のチャネル形成領域に引っ張り歪みを形成することができる。このため、本実施の形態では、絶縁膜３１を薄膜化しても、ｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１のチャネル形成領域の歪みを制御できるので、絶縁膜３１の薄膜化が可能である。微細化や高集積化のために隣り合うゲート電極間の間隔（スペース）を縮小させた場合、応力制御用の絶縁膜（ここでは絶縁膜３１）の膜厚が厚いと、隣り合うゲート電極間が応力制御用の絶縁膜で埋まってしまい、隣り合う（近接する）ゲート電極間にコンタクトホール３３を上手く形成できない可能性が生じてしまう。本実施の形態では、上記のように応力制御用の絶縁膜である絶縁膜３１の薄膜化が可能であるので、微細化や高集積化のために隣り合うゲート電極間の間隔を縮小させても、その分、絶縁膜３１を薄くすることで、隣り合うゲート電極間が絶縁膜３１で埋まるのを防止でき、隣り合う（近接する）ゲート電極間にコンタクトホール３３を的確に形成することができる。このため、半導体装置の微細化や高集積化が可能になる。また、コンタクトホール３３に埋め込まれたプラグ３４とソースまたはドレイン領域との電気的接続の信頼性を向上でき、半導体装置の製造歩留まりを向上することが可能となる。
【００８７】
また、本実施の形態では、絶縁膜３１を応力制御用の絶縁膜としてだけではなく、コンタクトホール３３形成時のエッチングストッパ膜として用いることもできる。すなわち、応力制御用の絶縁膜３１上に層間絶縁膜としての絶縁膜３２を形成し、コンタクトホール３３形成のための絶縁膜３２のドライエッチングの際に、応力制御用の絶縁膜３１をエッチングストッパ膜として用い、それから、コンタクトホール３３の底部で絶縁膜３１をドライエッチングすることにより、絶縁膜３１，３２を貫通するコンタクトホール３３を形成している。このため、コンタクトホール３３の形成のためのドライエッチング工程で、半導体層３（ｎ＋型半導体領域２４やｐ＋型半導体領域２５）が過剰にエッチングされてダメージを受けるのを防止することができる。また、絶縁膜３１を窒化シリコン膜により形成すれば、応力制御膜だけでなく、上記エッチングストッパ膜の機能を絶縁膜３１に的確に持たせることができるので、より好ましい。また、絶縁膜３１を熱ＣＶＤ法により形成した窒化シリコン膜とすれば、上記のように、絶縁膜３１によりｎＭＩＳＦＥＴＱｎ１へ引っ張り応力を作用させてｎＭＩＳＦＥＴＱｎ１のオン電流を増加させることができるとともに、上記エッチングストッパ膜の機能を絶縁膜３１に的確に持たせることができるので、更に好ましい。
【００８８】
また、チャネル形成領域に引っ張り歪みを形成する必要があるのは、ｎＭＩＳＦＥＴであり、ｐＭＩＳＦＥＴには引っ張り応力を作用させる必要はない。このため、絶縁膜３１は、少なくともｎＭＩＳＦＥＴＱｎ１（すなわちゲート電極１６ａおよびｎ＋型半導体領域２４）を覆うようにｎＭＩＳＦＥＴ形成領域４Ａの半導体層３上に形成する。これにより、ｎＭＩＳＦＥＴＱｎ１のチャネル形成領域に引っ張り歪みを形成でき、ｎＭＩＳＦＥＴＱｎ１のオン電流を向上させることができる。
【００８９】
しかしながら、本実施の形態のように、ｎＭＩＳＦＥＴ形成領域４ＡだけでなくｐＭＩＳＦＥＴ形成領域４Ｂの半導体層３上にも絶縁膜３１を形成すれば、すなわちＳＯＩ基板４の半導体層３の全面上にｎＭＩＳＦＥＴＱｎ１（すなわちゲート電極１６ａおよびｎ＋型半導体領域２４）とｐＭＩＳＦＥＴＱｐ１（すなわちゲート電極１６ｂおよびｐ＋型半導体領域２５）を覆うように絶縁膜３１を形成すれば、より好ましい。これにより、ＳＯＩ基板４上に堆積した絶縁膜３１を加工する必要がないので、半導体装置の製造工程数を低減できる。また、ｎＭＩＳＦＥＴ形成領域４ＡだけでなくｐＭＩＳＦＥＴ形成領域４Ｂの半導体層３上にも絶縁膜３１を形成すれば、上記のようにコンタクトホール３３形成のための絶縁膜３２のドライエッチング工程で、ｎＭＩＳＦＥＴ形成領域４ＡとｐＭＩＳＦＥＴ形成領域４Ｂの両方で絶縁膜３１をエッチングストッパ膜として使用することができる。このため、ｎＭＩＳＦＥＴ形成領域４ＡだけでなくｐＭＩＳＦＥＴ形成領域４Ｂでも、コンタクトホール３３を的確に形成することが可能になる。
【００９０】
また、本実施の形態とは異なり、絶縁膜３１を全面に形成する代わりに、ｎＭＩＳＦＥＴ形成領域４Ａに引っ張り応力を発生させる絶縁膜を形成し、ｐＭＩＳＦＥＴ形成領域４Ｂに圧縮応力を発生させる絶縁膜を形成する場合、ｎＭＩＳＦＥＴ形成領域４ＡとｐＭＩＳＦＥＴ形成領域４Ｂに異なる絶縁膜を選択的に形成する必要があるため、絶縁膜の堆積および加工を２回繰り返すことになり、半導体装置の製造工程数が増加してしまう。それに対して、本実施の形態では、応力制御膜としては絶縁膜３１だけを形成し、半導体層３の厚みを局所的に調節することで、ｎＭＩＳＦＥＴＱｎ１とｐＭＩＳＦＥＴＱｐ１のチャネル形成領域の歪みを制御している。このため、ｎＭＩＳＦＥＴ形成領域４ＡとｐＭＩＳＦＥＴ形成領域４Ｂに応力制御膜として同じ絶縁膜３１を形成することができるので、半導体装置の製造工程数を低減できる。
【００９１】
（実施の形態２）
図１５および図１６は、本発明の他の実施の形態である半導体装置の要部断面図であり、上記実施の形態１の図１および図２にそれぞれ対応するものである。
【００９２】
本実施の形態では、図１５および図１６に示されるように、上記実施の形態１と同様、基板１、絶縁層２および半導体層３からなるＳＯＩ基板４に、素子分離溝７、素子分離領域９、ｐ型ウエル１１、ｎ型ウエル１２、ゲート絶縁膜１３ａ，１３ｂ、ゲート電極１６ａ，１６ｂおよびオフセットスペーサ１７が形成されている。これらの構成は上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。
【００９３】
本実施の形態では、ゲート電極１６ａ，１６ｂの両側壁上には、オフセットスペーサ１７を介して絶縁体からなるサイドウォールスペーサ（側壁絶縁膜）２３ａが形成されている。サイドウォールスペーサ２３ａの側面４１の下部には、ゲート電極１６ａ，１６ｂ側に後退した部分である凹部（窪み部、段差部、溝部、後退部）４２が形成されている。なお、サイドウォールスペーサ２３ａの側面４１は、ゲート電極１６ａ，１６ｂおよびオフセットスペーサ１７側とは逆側の側面、すなわちゲート電極１６ａ，１６ｂやオフセットスペーサ１７とは対向しない側の側面である。
【００９４】
サイドウォールスペーサ２３ａはゲート電極１６ａ，１６ｂ側の絶縁膜４３と、絶縁膜４３上の絶縁膜４４とを有している。絶縁膜４３は、酸化シリコン膜などからなり、絶縁膜４４は、窒化シリコン膜などからなる。ゲート電極１６ａ，１６ｂの側壁の下部上の位置には絶縁膜４４が形成されておらず、絶縁膜４３の下部が絶縁膜４４の側面よりもゲート電極１６ａ，１６ｂ側に後退し、絶縁膜４４と半導体層３との間の少なくとも一部に絶縁膜４３が無いことにより、凹部４２が形成されている。なお、絶縁膜４３は、オフセットスペーサ１７に接して形成されているが、オフセットスペーサ１７が不要の場合は、オフセットスペーサ１７の形成を省略し、絶縁膜４３は、ゲート電極１６ａ，１６ｂの側壁に接して形成される。
【００９５】
また、図１５および図１６に示されるように、上記実施の形態１と同様、ｎＭＩＳＦＥＴ形成領域４Ａの半導体層３（ｐ型ウエル１１）内には、ｎ−型半導体領域２１およびｎ＋型半導体領域２４が形成され、ｐＭＩＳＦＥＴ形成領域４Ｂの半導体層３（ｎ型ウエル１２）内には、ｐ−型半導体領域２２およびｐ＋型半導体領域２５が形成されている。ｎ＋型半導体領域２４（およびｎ−型半導体領域２１）により、ｎＭＩＳＦＥＴＱｎ１のソース・ドレイン領域が形成され、ｐ＋型半導体領域２５（およびｎ−型半導体領域２２）により、ｐＭＩＳＦＥＴＱｐ１のソース・ドレイン領域が形成される。
【００９６】
また、本実施の形態においても、上記実施の形態１と同様に、ｐ型ウエル１１、ｎ型ウエル１２、ｎ＋型半導体領域２４およびｐ＋型半導体領域２５を含む半導体層３（シリコン層）の厚み（絶縁層２上のシリコン部分の厚み）が、ｐ＋型半導体領域２５よりもｎ＋型半導体領域２４で薄くなっている。換言すれば、半導体層３の厚みがｎ＋型半導体領域２４で局所的に薄くなっており、絶縁層２の上面２ａからｎ＋型半導体領域２４の上面２７ａまでの厚みｔ１が、絶縁層２の上面２ａからｐ＋型半導体領域２５の上面２７ｂまでの厚みｔ２よりも薄く（小さく）なっている。
【００９７】
本実施の形態では、ゲート電極１６ａ，１６ｂ、ｎ＋型半導体領域２４およびｐ＋型半導体領域２５上に、それぞれ金属シリサイド膜（金属シリサイド層、例えばニッケルシリサイド膜）４７が形成されており、金属シリサイド膜４７により、ｎ＋型半導体領域２４およびｐ＋型半導体領域２５などの拡散抵抗やコンタクト抵抗を低抵抗化することができる。金属シリサイド膜４７のうち、ゲート電極１６ａ上に形成された金属シリサイド膜４７が、金属シリサイド膜４７ａであり、ゲート電極１６ｂ上に形成された金属シリサイド膜４７が、金属シリサイド膜４７ｂである。また、金属シリサイド膜４７のうち、ｎ＋型半導体領域２４上に形成された金属シリサイド膜４７が、金属シリサイド膜４７ｃであり、ｐ＋型半導体領域２５上に形成された金属シリサイド膜４７が、金属シリサイド膜４７ｄである。金属シリサイド膜４７ａ，４７ｂ，４７ｃ，４７ｄは、同種の金属シリサイドにより構成されている。
【００９８】
図１５および図１６に示されるように、金属シリサイド膜４７のうちの金属シリサイド膜４７ａ，４７ｂは、ゲート電極１６ａ，１６ｂの上面上だけでなく、各ゲート電極１６ａ，１６ｂの両側のサイドウォールスペーサ２３ａの側面（側壁）４１のうちの凹部４２よりも上部の領域上にも連続的に延在している。すなわち、ゲート電極１６ａ，１６ｂ（の上面）上に形成された金属シリサイド膜４７ａ，４７ｂは、サイドウォールスペーサ２３ａの側面４１のうちの凹部４２よりも上部の領域に延在している。従って、金属シリサイド膜４７ａ，４７ｂは、ゲート電極１６ａ，１６ｂの上面上からサイドウォールスペーサ２３ａの側面４１上まで延在している。
【００９９】
金属シリサイド膜４７ｃ，４７ｄは、ＳＯＩ基板４の半導体層３に形成されたｎ＋型半導体領域２４およびｐ＋型半導体領域２５の上に形成されており、ＳＯＩ基板４の半導体層３内には金属シリサイド膜４７は形成されていない。すなわち、ＳＯＩ基板４の半導体層３は金属シリサイド化されておらず、ｎ＋型半導体領域２４およびｐ＋型半導体領域２５内には金属シリサイド膜４７ｃ，４７ｄを構成する金属元素は拡散されていない。各ゲート電極１６ａ，１６ｂの両側のサイドウォールスペーサ２３ａの側面４１の凹部４２上には金属シリサイド膜４７（４７ａ，４７ｂ，４７ｃ，４７ｄ）は形成されておらず、それによって、金属シリサイド膜４７ａと金属シリサイド膜４７ｃとは絶縁され、金属シリサイド膜４７ｂと金属シリサイド膜４７ｄとは絶縁されている。
【０１００】
また、上記実施の形態１と同様に、本実施の形態においても、ＳＯＩ基板４の主面上には、ｎ＋型半導体領域２４（上の金属シリサイド膜４７ｃ）、ｐ＋型半導体領域２５（上の金属シリサイド膜４７ｄ）、ゲート電極１６ａ，１６ｂ（上の金属シリサイド膜４７ａ，４７ｂ）を覆うように絶縁膜３１が形成されている。絶縁膜３１の材料、形成法および機能については、上記実施の形態１と同様であるので、ここではその説明は省略する。更に、上記実施の形態１と同様に、本実施の形態においても、絶縁膜３１上に絶縁膜３２が形成され、絶縁膜３１，３２にコンタクトホール３３が形成され、コンタクトホール３３内にプラグ３４が形成され、プラグ３４が埋め込まれた絶縁膜３２上に、配線３５が形成されている。
【０１０１】
次に、本実施の形態の半導体装置の製造方法について説明する。
【０１０２】
図１７〜図２３は、本実施の形態の半導体装置の製造工程中の要部断面図である。図９の工程までは、上記実施の形態１と同様であるのでここではその説明は省略し、図９に続く工程について説明する。
【０１０３】
上記実施の形態１と同様にして図９の構造を得た後、図１７に示されるように、ＳＯＩ基板４の主面上に、ゲート電極１６ａ，１６ｂを覆うように、絶縁膜４３，４４を順に形成する。絶縁膜４３と絶縁膜４４とは異なる材質の絶縁膜（エッチング速度が異なり得る絶縁膜）からなる。例えば、絶縁膜４３は酸化シリコン膜などからなり、ＣＶＤ法などにより形成することができ、また、絶縁膜４４は窒化シリコン膜などからなり、ＣＶＤ法などにより形成することができる。下層側の絶縁膜４３の膜厚（堆積膜厚）は、後述するシリコン膜４５の膜厚（堆積膜厚）よりも厚いことが、好ましい。
【０１０４】
次に、図１８に示されるように、絶縁膜４４を反応性イオンエッチングのような異方性のドライエッチングでエッチバックする。この際、絶縁膜４４のエッチング速度が絶縁膜４３のエッチング速度よりも大きくなるような条件でエッチングを行い、絶縁膜４３はエッチングストッパ膜として機能させることができる。それから、露出した絶縁膜４３をフッ酸水溶液などを用いてウェットエッチングして除去する。この際、絶縁膜４３のエッチング速度が絶縁膜４４のエッチング速度よりも大きくなるような条件でエッチングを行う。これにより、ゲート電極１６ａ，１６ｂの側壁上に、オフセットスペーサ１７を介して、絶縁膜４３，４４からなるサイドウォールスペーサ２３ａが形成され、サイドウォールスペーサ２３ａ以外の絶縁膜４３，４４は除去される。
【０１０５】
絶縁膜４３のウェットエッチングの際には、ウェットエッチングは等方的に作用するので、サイドウォールスペーサ２３ａを構成する絶縁膜４４の下方の絶縁膜４３もエッチング（サイドエッチング）されて除去される。このため、サイドウォールスペーサ２３ａの側面４１の下部には、ゲート電極１６ａ，１６ｂ側に後退した部分である凹部４２が形成される。すなわち、ゲート電極１６ａ，１６ｂ側の絶縁膜４３と絶縁膜４３上の絶縁膜４４とからなるサイドウォールスペーサ２３ａにおいて、ゲート電極１６ａ，１６ｂの側壁の下部上の位置には絶縁膜４４が形成されておらず、絶縁膜４４と半導体層３との間の少なくとも一部に絶縁膜４３が無い（エッチングにより絶縁膜４３が除去された）ことにより、凹部４２が形成される。
【０１０６】
次に、上記実施の形態１と同様に、サイドウォールスペーサ２３ａをイオン注入阻止マスクとして用いて、ｐ型ウエル１１のゲート電極１６ａ、オフセットスペーサ１７およびサイドウォールスペーサ２３ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、サイドウォールスペーサ２３ａに整合してｐ型ウエル１１にｎ＋型半導体領域２４を形成する。また、サイドウォールスペーサ２３ａをイオン注入阻止マスクとして用いて、ｎ型ウエル１２のゲート電極１６ｂ、オフセットスペーサ１７およびサイドウォールスペーサ２３ａの両側の領域にホウ素（Ｂ）などのｎ型の不純物をイオン注入することにより、サイドウォールスペーサ２３ａに整合してｎ型ウエル１２にｐ＋型半導体領域２５を形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。
【０１０７】
次に、図１９に示されるように、上記実施の形態１と同様のステップＳ１工程を行って、ｎ＋型半導体領域２４の上部を除去する。このステップＳ１の工程は、上記実施の形態１とほぼ同様にして行うことができるので、ここではその説明は省略する。これにより、上記実施の形態１と同様に、本実施の形態においても、絶縁層２の上面２ａからｎ＋型半導体領域２４の上面２７ａまでの厚み（ＳＯＩ基板４の主面に垂直な方向の厚みまたは距離）ｔ１が、絶縁層２の上面２ａからｐ＋型半導体領域２５の上面２７ｂまでの厚み（ＳＯＩ基板４の主面に垂直な方向の厚みまたは距離）ｔ２よりも薄く（小さく）なる（ｔ１＜ｔ２）。
【０１０８】
次に、本実施の形態では、図２０に示されるように、ゲート電極１６ａ，１６ｂの上面とｎ＋型半導体領域２４の表面とｐ＋型半導体領域２５の表面とが露出した状態で、ゲート電極１６の上面とｎ＋型半導体領域２４およびｐ＋型半導体領域２５の表面を含むＳＯＩ基板４の主面上に、シリコン膜４５を形成する。すなわち、ＳＯＩ基板４上に、ゲート電極１６ａ，１６ｂおよびサイドウォールスペーサ２３ａを覆うように、シリコン膜４５を形成する。この際、スパッタリング法などを用いることで、ＳＯＩ基板４の主面上にシリコン膜４５を異方的に形成（堆積）する。これにより、素子分離領域９上、ｎ＋型半導体領域２４上、ｐ＋型半導体領域２５上、ゲート電極１６ａ，１６ｂの上面上およびサイドウォールスペーサ２３ａの側面４１上にシリコン膜４５が形成されるが、シリコン膜４５を異方的に形成したことにより、サイドウォールスペーサ２３ａの側面４１の凹部４２上にはシリコン膜４５は形成されない。
【０１０９】
また、絶縁膜４３の膜厚（堆積膜厚）をシリコン膜４５の膜厚（堆積膜厚）よりも厚くすることで、サイドウォールスペーサ２３ａの側面４１のうちの凹部４２よりも上部の領域上に形成されたシリコン膜４５とｎ＋型半導体領域２４およびｐ＋型半導体領域２５上に形成されたシリコン膜４５とが繋がって一体化してしまうのを防止できる。これにより、後で形成される金属シリサイド膜４７ａ，４７ｂと金属シリサイド膜４７ｃ，４７ｄとをより確実に絶縁（分離）することが可能となる。
【０１１０】
次に、図２１に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、シリコン膜４５のうちの、素子分離領域９上に位置する部分を除去する。
【０１１１】
次に、ＳＯＩ基板４の主面上に、すなわちシリコン膜４５上に、ニッケル膜などからなる金属膜４６を形成する。それから、図２２に示されるように、ＳＯＩ基板４を熱処理することによって、金属膜４６とシリコン膜４５とを反応させて、金属シリサイド膜４７（例えばニッケルシリサイド膜）を形成する。その後、ウェットエッチングなどにより、未反応の金属膜４６を除去する。これにより、図２２に示されるように、ｎ＋型半導体領域２４上、ｐ＋型半導体領域２５上、ゲート電極１６ａ，１６ｂの上面上およびサイドウォールスペーサ２３ａの側面４１上に金属シリサイド膜４７が形成されるが、サイドウォールスペーサ２３ａの側面４１の凹部４２上には、シリコン膜４５が無かったので金属シリサイド膜４７は形成されない。
【０１１２】
その後の工程は、上記実施の形態１とほぼ同様である。すなわち、上記実施の形態１と同様にして、図２３に示されるように、ＳＯＩ基板４の主面上にゲート電極１６ａ，１６ｂを覆うように絶縁膜３１を形成する。絶縁膜３１の材料、形成法および機能については、上記実施の形態１と同様であるので、ここではその説明は省略する。更に、上記実施の形態１と同様にして、上記図１４および図１５に示されるように、絶縁膜３１上に絶縁膜３２を形成し、絶縁膜３１，３２にコンタクトホール３３を形成し、コンタクトホール３３内にプラグ３４を形成し、プラグ３４が埋め込まれた絶縁膜３２上に配線３５を形成する。
【０１１３】
次に、本実施の形態の効果について、より詳細に説明する。
【０１１４】
本実施の形態では、ｐＭＩＳＦＥＴＱｐ１のゲート電極１６ｂ上に金属シリサイド膜４７ｂが形成されているが、この金属シリサイド膜４７ｂは、ゲート電極１６ｂ上だけでなく、ゲート電極１６ｂの上面上からサイドウォールスペーサ２３ａの側面（側壁）４１上まで延在しているので、金属シリサイド膜４７ｂの形成面積は大きい。金属シリサイド膜４７ｂは、金属元素を構成元素として含んでおり、その比重は大きく、また、上記のように形成面積が大きいので、金属シリサイド膜４７ｂの重量が重くなる。従って、金属シリサイド膜４７ｂによって、ｐＭＩＳＦＥＴＱｐ１のゲート電極１６ｂの下部のチャネル形成領域（半導体層３、ｎ型ウエル１２）に圧縮応力が印加されて圧縮歪みが形成される。
【０１１５】
本実施の形態とは異なり、金属シリサイド膜４７ｂがゲート電極１６ｂ上に形成されているが、サイドウォールスペーサ（側壁絶縁膜）の側面上には形成されていなかった場合、金属シリサイド膜４７ｂの形成面積が小さく、重量が軽くなるので、金属シリサイド膜４７ｂによるｐＭＩＳＦＥＴＱｐ１のチャネル形成領域には圧縮応力がほとんど印加されず、圧縮歪みは十分には形成されない。それに対して、本実施の形態では、ゲート電極１６ｂの上面上だけでなく、ゲート電極１６ｂの横にも（すなわちサイドウォールスペーサ２３ａの側面４１上にも）金属シリサイド膜４７ｂを形成しているので、金属シリサイド膜４７ｂが重くなり、この重い金属シリサイド膜４７ｂによってゲート電極１６ｂを介してｐＭＩＳＦＥＴＱｐ１のチャネル形成領域に圧縮応力を作用させることができる。
【０１１６】
ｐチャネル型の電界効果トランジスタでは、引っ張り応力によりドレイン電流が減少するが、圧縮応力によりドレイン電流が増加する傾向にある。このため、ｐＭＩＳＦＥＴＱｐ１では、金属シリサイド膜４７ｂの重みによってｐＭＩＳＦＥＴＱｐ１のチャネル形成領域に圧縮応力が与えられ、ｐＭＩＳＦＥＴＱｐ１のチャネルを流れるオン電流（ドレイン電流）を、より増加させることができる。また、ｐＭＩＳＦＥＴ形成領域４Ｂにも絶縁膜３１が形成されているが、上記実施の形態１と同様にｐＭＩＳＦＥＴ形成領域４Ｂでは半導体層３の厚みが厚いことで絶縁膜３１による引っ張り応力を抑制できる。このため、ｐＭＩＳＦＥＴ形成領域４Ｂでは、主として金属シリサイド膜４７ｂによる圧縮応力を作用させることができ、ｐＭＩＳＦＥＴＱｐ１のオン電流（ドレイン電流）を、より増加させることができる。
【０１１７】
一方、ｎＭＩＳＦＥＴＱｎ１のゲート電極１６ａ上にも、金属シリサイド膜４７ａが形成されているが、本実施の形態においても、上記実施の形態１と同様に、半導体層３の厚みがｐ＋型半導体領域２５よりもｎ＋型半導体領域２４で局所的に薄くなっている。すなわち、ＳＯＩ基板４の絶縁層２の上面２ａからｎ＋型半導体領域２４の上面２７ａまでの厚み（距離）ｔ１が、ＳＯＩ基板４の絶縁層２の上面２ａからｐ＋型半導体領域２５の上面２７ｂまでの厚み（距離）ｔ２よりも薄く（小さく）なっている（ｔ１＜ｔ２）。このため、ｎＭＩＳＦＥＴ形成領域４Ａでは、たとえゲート電極１６ａ上の金属シリサイド膜４７ａの重みにより圧縮応力が作用したとしても、ｎ＋型半導体領域２４における半導体層３の厚みが薄いことから、絶縁膜３１による引っ張り応力で半導体層３が下に凸の方向に湾曲させられ、半導体層３の結晶格子に引っ張り歪みを生じさせることができる。従って、ｎＭＩＳＦＥＴＱｎ１のオン電流（ドレイン電流）が低下するのを防止し、オン電流を向上させることができる。
【０１１８】
このように、ｎＭＩＳＦＥＴ形成領域４Ａでは、半導体層３を局所的に薄くしたことにより、絶縁膜３１による引っ張り応力を効かせ、ｐＭＩＳＦＥＴ形成領域４Ｂでは、金属シリサイド膜４７ｂによる圧縮応力を効かせることができ、ｎＭＩＳＦＥＴＱｎ１とｐＭＩＳＦＥＴＱｐ１の両方のオン電流（ドレイン電流）を向上させることができる。これにより、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを備えた半導体装置、すなわちＣＭＩＳＦＥＴを備えた半導体装置において、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの両方で高いオン電流を両立させることができ、全体としての特性を向上させることができる。
【０１１９】
すなわち、本実施の形態では、上記実施の形態１の構成に、更に金属シリサイド膜４７（特に金属シリサイド膜４７ｂ）を有する構成としたことにより、上記実施の形態１の効果に加えて、ｐＭＩＳＦＥＴＱｐ１のオン電流を更に向上させることができるという効果を得ることができる。
【０１２０】
また、金属シリサイド膜４７ａ，４７ｂと金属シリサイド膜４７ｃ，４７ｄとは、サイドウォールスペーサ２３ａの側面４１の下部の凹部４２において、金属シリサイド膜４７が形成されていないことにより、電気的に絶縁される。これにより、金属シリサイド膜４７ａ，４７ｂと金属シリサイド膜４７ｃ，４７ｄとが短絡するのを防止することができる。
【０１２１】
また、本実施の形態では、ＳＯＩ基板４を用いており、半導体層３の厚みは一般的な半導体基板よりも薄い。このため、ＳＯＩ基板を用いてＭＩＳＦＥＴを形成する場合、ソース・ドレインの深さ（接合深さ）は浅くなりやすい。このため、一般的なサリサイド技術を適用した場合、金属の拡散による接合リークが発生する可能性がある。
【０１２２】
本実施の形態では、ＳＯＩ基板４上に形成したシリコン膜４５を金属膜４６と反応させて金属シリサイド膜４７を形成しているので、金属シリサイド膜４７ｃ，４７ｄは、ＳＯＩ基板４の半導体層３に形成されたｎ＋型半導体領域２４およびｐ＋型半導体領域２５上に形成されており、半導体層３内には金属シリサイド膜４７ｃ，４７ｄは形成されていない。このため、ｎ＋型半導体領域２４およびｐ＋型半導体領域２５内に金属シリサイド膜４７を構成する金属元素が拡散されるのを抑制または防止でき、金属の拡散による接合リークの発生を防止することができる。従って、ＳＯＩ基板４を用いたことによりｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１のソース・ドレインの深さ（接合深さ）が浅かったとしても、接合リークを防止することができ、半導体装置の性能を向上できる。例えば、ＣＭＩＳＦＥＴを有する半導体装置の待機時の消費電力を低減できる。
【０１２３】
また、本実施の形態では、半導体層３の厚みを局所的に調節し、更にゲート電極１６ｂ上に金属シリサイド膜４７ｂを形成することで、ｎＭＩＳＦＥＴＱｎ１とｐＭＩＳＦＥＴＱｐ１のチャネル形成領域の歪みを制御している。このため、たとえ絶縁膜３１の厚みを薄くして半導体層３に作用する引っ張り応力が小さくなったとしても、その分ｎＭＩＳＦＥＴ形成領域４Ａでｎ＋型半導体領域２４の上部を除去して半導体層３の厚みを薄くすれば、ｎＭＩＳＦＥＴＱｎ１のチャネル形成領域に引っ張り歪みを形成することができる。また、ｐＭＩＳＦＥＴ形成領域４Ｂに圧縮応力用の絶縁膜を形成せずとも、金属シリサイド膜４７ｂによってｐＭＩＳＦＥＴＱｐ１のチャネル形成領域に圧縮歪みを形成することができる。このため、本実施の形態では、絶縁膜３１を薄膜化しても、ｎＭＩＳＦＥＴＱｎ１およびｐＭＩＳＦＥＴＱｐ１のチャネル形成領域の歪みを制御できるので、絶縁膜３１の薄膜化が可能である。応力制御用の絶縁膜（ここでは絶縁膜３１）の膜厚が厚いと、微細化や高集積化のために隣り合うゲート電極間の間隔（スペース）を縮小させた場合、隣り合うゲート電極間が応力制御用の絶縁膜で埋まってしまい、隣り合う（近接する）ゲート電極間にコンタクトホール３３を上手く形成できない可能性が生じてしまう。本実施の形態では、上記のように応力制御用の絶縁膜３１の薄膜化が可能であるので、微細化や高集積化のために隣り合うゲート電極間の間隔を縮小させても、隣り合うゲート電極間が絶縁膜３１で埋まるのを防止でき、隣り合う（近接する）ゲート電極間にコンタクトホール３３を的確に形成することができる。このため、半導体装置の微細化や高集積化が可能になる。また、コンタクトホール３３に埋め込まれたプラグ３４とソースまたはドレイン領域との電気的接続の信頼性を向上でき、半導体装置の製造歩留まりを向上することが可能となる。
【０１２４】
（実施の形態３）
図２４は、本実施の形態の半導体装置の製造工程中の要部断面図である。図２３の工程までは、上記実施の形態２と同様であるのでここではその説明は省略し、図２３に続く工程について説明する。
【０１２５】
上記実施の形態２と同様にして図２３の構造を得た後、図２４に示されるように、ｎＭＩＳＦＥＴ形成領域４Ａを覆い、ｐＭＩＳＦＥＴ形成領域４Ｂを露出するようなフォトレジスト膜５１を絶縁膜３１上に形成する。それから、フォトレジスト膜５１をイオン注入阻止マスクとして用いて、ｐＭＩＳＦＥＴ形成領域４Ｂの絶縁膜３１に対してイオン注入５２を行う。図２４では、イオン注入５２を矢印で模式的に示してある。イオン注入５２により、絶縁膜３１の組成を変形させて、絶縁膜３１が半導体層３に対して作用させている引っ張り応力を減少させることができる。イオン注入５２では、Ｇｅ（ゲルマニウム）などの重い元素をイオン注入することが好ましく、これにより、絶縁膜３１の引っ張り応力の減少効果を高めることができる。また、ｐＭＩＳＦＥＴ形成領域４Ｂでは絶縁膜３１にイオン注入されて引っ張り応力が減少するが、ｎＭＩＳＦＥＴ形成領域４Ａはフォトレジスト膜５１で覆われているので、ｎＭＩＳＦＥＴ形成領域４Ａでは、絶縁膜３１に対してイオン注入５２が行われず、引っ張り応力が減少しない。イオン注入５２を行った後、フォトレジスト膜５１を除去する。
【０１２６】
その後の工程は、上記実施の形態１，２とほぼ同様である。すなわち、上記実施の形態１，２と同様にして、絶縁膜３１上に絶縁膜３２を形成し、絶縁膜３１，３２にコンタクトホール３３を形成し、コンタクトホール３３内にプラグ３４を形成し、プラグ３４が埋め込まれた絶縁膜３２上に配線３５を形成する。
【０１２７】
本実施の形態でも、上記実施の形態１，２とほぼ同様の効果を得ることができる。
【０１２８】
更に本実施の形態では、ｐＭＩＳＦＥＴ形成領域４Ｂの絶縁膜３１にイオン注入５２を行っている。このため、ｐＭＩＳＦＥＴ形成領域４Ｂでは、絶縁膜３１による引っ張り応力を減少させることができ、ｐＭＩＳＦＥＴＱｐ１のチャネル形成領域に引っ張り方向の歪みが形成されるのをより的確に防止でき、ｐＭＩＳＦＥＴＱｐ１のオン電流（ドレイン電流）をより的確に向上させることができる。一方、ｎＭＩＳＦＥＴ形成領域４Ａの絶縁膜３１に対してはイオン注入を行っていないので、ｎＭＩＳＦＥＴ形成領域４Ａでは、絶縁膜３１による引っ張り応力を維持できる。このため、絶縁膜３１によりｎＭＩＳＦＥＴＱｎ１のチャネル形成領域に引っ張り方向の歪みが形成され、ｎＭＩＳＦＥＴＱｎ１のオン電流（ドレイン電流）を向上させることができる。これにより、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを備えた半導体装置、すなわちＣＭＩＳＦＥＴを備えた半導体装置において、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの両方でより高いオン電流を両立させることができ、全体としての特性をより向上させることができる。
【０１２９】
また、本実施の形態では、上記実施の形態２においてｐＭＩＳＦＥＴ形成領域４Ｂの絶縁膜３１にイオン注入５２を行った場合について図示しているが、本実施の形態を上記実施の形態１に適用することもできる。すなわち、上記実施の形態１において、本実施の形態と同様にｐＭＩＳＦＥＴ形成領域４Ｂの絶縁膜３１に対してイオン注入５２を行うこともできる。
【０１３０】
（実施の形態４）
図２５および図２６は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態２の図１５および図１６にそれぞれ対応するものである。
【０１３１】
上記実施の形態１〜３では、ｎＭＩＳＦＥＴ形成領域４ＡおよびｐＭＩＳＦＥＴ形成領域４Ｂの両方の領域で、半導体層３に引っ張り応力を与え得る膜である絶縁膜３１が半導体層３上にゲート電極１６ａ，１６ｂ、ｎ＋型半導体領域２４およびｐ＋型半導体領域２５を覆うように形成されていた。
【０１３２】
それに対して、本実施の形態の半導体装置では、図２５および図２６に示されるように、ｎＭＩＳＦＥＴ形成領域４Ａでは、半導体層３に対して引っ張り応力を与える絶縁膜３１が半導体層３上にゲート電極１６ａおよびｎ＋型半導体領域２４を覆うように形成されているが、ｐＭＩＳＦＥＴ形成領域４Ｂでは、絶縁膜３１は形成されておらず、絶縁膜３１の代わりに絶縁膜６１が形成されている。絶縁膜６１は、半導体層３に対して圧縮応力を与える膜である。すなわち、ｐＭＩＳＦＥＴ形成領域４Ｂでは、半導体層３に対して圧縮応力を与える絶縁膜６１が、半導体層３上にゲート電極１６ｂおよびｐ＋型半導体領域２５を覆うように形成されている。他の構成は、上記実施の形態１，２とほぼ同様であるので、ここではその説明は省略する。
【０１３３】
次に、本実施の形態の半導体装置の製造方法について説明する。
【０１３４】
図２７および図２８は、本実施の形態の半導体装置の製造工程中の要部断面図である。図２３の工程までは、上記実施の形態２と同様であるのでここではその説明は省略し、図２３に続く工程について説明する。
【０１３５】
上記実施の形態２と同様にして図２３の構造を得た後、図２７に示されるように、ｎＭＩＳＦＥＴ形成領域４Ａを覆い、ｐＭＩＳＦＥＴ形成領域４Ｂを露出するようなフォトレジスト膜（図示せず）を絶縁膜３１上に形成し、このフォトレジスト膜をエッチングマスクとして絶縁膜３１をドライエッチングすることにより、ｐＭＩＳＦＥＴ形成領域４Ｂの絶縁膜３１を除去し、ｎＭＩＳＦＥＴ形成領域４Ａの絶縁膜３１を残す。その後、フォトレジスト膜を除去する。
【０１３６】
次に、図２８に示されるように、ＳＯＩ基板４の主面の全面上に、絶縁膜３１およびゲート電極１６ｂを覆うように絶縁膜６１を形成する。それから、ｐＭＩＳＦＥＴ形成領域４Ｂを覆い、ｎＭＩＳＦＥＴ形成領域４Ａを露出するようなフォトレジスト膜（図示せず）を絶縁膜３１上に形成し、このフォトレジスト膜をエッチングマスクとして絶縁膜６１をドライエッチングすることにより、ｎＭＩＳＦＥＴ形成領域４Ａの絶縁膜６１を除去し、ｐＭＩＳＦＥＴ形成領域４Ｂの絶縁膜６１を残す。また、このドライエッチング工程では、ｎＭＩＳＦＥＴ形成領域４Ａの絶縁膜３１を除去せずに残存させる。その後、フォトレジスト膜を除去する。
【０１３７】
絶縁膜６１は、半導体層３に対して圧縮応力を与える膜であり、好ましくは、プラズマＣＶＤ法により形成した窒化シリコン膜である。シリコン層（ｐ型ウエル１１、ｎ型ウエル１２、ｎ＋型半導体領域２４およびｐ＋型半導体領域２５を含む半導体層３）上にプラズマＣＶＤ法で堆積した窒化シリコン膜（絶縁膜６１）は、そのシリコン層（半導体層３）に対して圧縮応力を与える（作用させる）ことができる。ｐＭＩＳＦＥＴ形成領域４Ｂの半導体層３上に絶縁膜６１を形成したことにより、ｐＭＩＳＦＥＴ形成領域４Ｂでは、半導体層３に圧縮応力が作用する。
【０１３８】
その後の工程は、上記実施の形態２とほぼ同様である。すなわち、上記実施の形態１，２と同様にして、上記図２５および図２６に示されるように、絶縁膜３１，６１上に絶縁膜３２を形成し、絶縁膜３１，３２，６１にコンタクトホール３３を形成し、コンタクトホール３３内にプラグ３４を形成し、プラグ３４が埋め込まれた絶縁膜３２上に配線３５を形成する。
【０１３９】
次に、本実施の形態の効果について、より詳細に説明する。
【０１４０】
上記のように、本実施の形態の半導体装置では、ｎＭＩＳＦＥＴ形成領域４Ａでは、半導体層３に引っ張り応力を与え得る膜である絶縁膜３１が半導体層３上にｎＭＩＳＦＥＴＱｎ１（すなわちゲート電極１６ａおよびｎ＋型半導体領域２４）を覆うように形成されている。そして、ｐＭＩＳＦＥＴ形成領域４Ｂでは、半導体層３に圧縮応力を与え得る膜である絶縁膜６１が半導体層３上にｐＭＩＳＦＥＴＱｐ１（すなわちゲート電極１６ｂおよびｐ＋型半導体領域２５）を覆うように形成されている。
【０１４１】
ｐＭＩＳＦＥＴ形成領域４Ｂでは、半導体層３に圧縮応力を与え得る膜である絶縁膜６１が形成されているので、ｐＭＩＳＦＥＴ形成領域４Ｂでは、引っ張り応力が印加されずに、絶縁膜６１によって半導体層３に圧縮応力が与えられ、ｐＭＩＳＦＥＴＱｐ１のチャネル形成領域に圧縮歪みが形成される。更に、上記実施の形態２と同様、金属シリサイド膜４７ｂによって、ｐＭＩＳＦＥＴＱｐ１のチャネル形成領域に圧縮応力が印加されて圧縮歪みが形成される。この絶縁膜６１の圧縮応力と金属シリサイド膜４７ｂの圧縮応力とにより、ｐＭＩＳＦＥＴＱｐ１のチャネルを流れるオン電流（ドレイン電流）を、より増加させることができる。
【０１４２】
また、ｎＭＩＳＦＥＴ形成領域４Ａでは、半導体層３に引っ張り応力を与え得る膜である絶縁膜３１が形成され、しかも、半導体層３の厚みがｐ＋型半導体領域２５よりもｎ＋型半導体領域２４で局所的に薄くなっている。すなわち、本実施の形態においても、上記実施の形態１，２と同様に、ＳＯＩ基板４の絶縁層２の上面２ａからｎ＋型半導体領域２４の上面までの厚みｔ１が、ＳＯＩ基板４の絶縁層２の上面２ａからｐ＋型半導体領域２５の上面までの厚みｔ２よりも薄く（小さく）なっている（ｔ１＜ｔ２）。このため、ｎＭＩＳＦＥＴ形成領域４Ａでは、たとえゲート電極１６ａ上の金属シリサイド膜４７ａの重みにより圧縮応力が作用したとしても、ｎ＋型半導体領域２４における半導体層３の厚みが薄いことから、絶縁膜３１による引っ張り応力で半導体層３が下に凸の方向に湾曲させられ、半導体層３の結晶格子に引っ張り歪みを生じさせることができる。従って、ｎＭＩＳＦＥＴＱｎ１のオン電流（ドレイン電流）が低下するのを防止し、オン電流を向上させることができる。
【０１４３】
このように、ｎＭＩＳＦＥＴ形成領域４Ａでは、半導体層３をｎ＋型半導体領域２４で薄くしたことにより、絶縁膜３１による引っ張り応力を効かせ、ｐＭＩＳＦＥＴ形成領域４Ｂでは、金属シリサイド膜４７ｂによる圧縮応力と絶縁膜６１による圧縮応力とを作用させることができ、ｎＭＩＳＦＥＴＱｎ１とｐＭＩＳＦＥＴＱｐ１の両方のオン電流（ドレイン電流）を向上させることができる。これにより、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴを備えた半導体装置、すなわちＣＭＩＳＦＥＴを備えた半導体装置において、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴの両方でより高いオン電流を両立させることができ、全体としての特性をより向上させることができる。
【０１４４】
また、本実施の形態では、上記実施の形態２においてｐＭＩＳＦＥＴ形成領域４Ｂで絶縁膜３１の代わりに絶縁膜６１に形成した場合について図示および説明しているが、本実施の形態を上記実施の形態１に適用することもできる。すなわち、上記実施の形態１において、本実施の形態と同様にｐＭＩＳＦＥＴ形成領域４Ｂで絶縁膜３１の代わりに絶縁膜６１を形成することもできる。
【０１４５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１４６】
本発明は、ＣＭＩＳＦＥＴを有する半導体装置およびその製造方法などに適用して好適なものである。
【図面の簡単な説明】
【０１４７】
【図１】本発明の一実施の形態の半導体装置の要部断面図である。
【図２】本発明の一実施の形態の半導体装置の要部断面図である。
【図３】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】本発明の他の実施の形態の半導体装置の要部断面図である。
【図１６】本発明の他の実施の形態の半導体装置の要部断面図である。
【図１７】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図２５】本発明の他の実施の形態の半導体装置の要部断面図である。
【図２６】本発明の他の実施の形態の半導体装置の要部断面図である。
【図２７】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【０１４８】
１  基板
２  絶縁層
３  半導体層
４  ＳＯＩ基板
４Ａ  ｎＭＩＳＦＥＴ形成領域
４Ｂ  ｐＭＩＳＦＥＴ形成領域
５  絶縁膜
６  絶縁膜
７  素子分離溝
８  絶縁膜
８ａ  酸化シリコン膜
９  素子分離領域
１１  ｐ型ウエル
１２  ｎ型ウエル
１３  ゲート絶縁膜
１４  導電膜
１６，１６ａ，１６ｂ  ゲート電極
１７  オフセットスペーサ
２１  ｎ−型半導体領域
２２  ｐ−型半導体領域
２３，２３ａ  サイドウォールスペーサ
２４  ｎ＋型半導体領域
２５  ｐ＋型半導体領域
２６  溝
３１  絶縁膜
３２  絶縁膜
３３  コンタクトホール
３４  プラグ
３４ａ  バリア膜
３４ｂ  タングステン膜
３５  配線
３５ａ  チタン膜
３５ｂ  窒化チタン膜
３５ｃ  アルミニウム膜
３５ｄ  チタン膜
３５ｅ  窒化チタン膜
４１  側面
４２  凹部
４３  絶縁膜
４４  絶縁膜
４５  シリコン膜
４６  金属膜
４７，４７ａ，４７ｂ，４７ｃ，４７ｄ  金属シリサイド膜
５１  フォトレジスト膜
５２  イオン注入
６１  絶縁膜
Ｑｎ１  ｎＭＩＳＦＥＴ（ｎチャネル型のＭＩＳＦＥＴ）
Ｑｐ１  ｐＭＩＳＦＥＴ（ｐチャネル型のＭＩＳＦＥＴ）
ｔ１，ｔ２  厚み
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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