(57)【要約】【課題】本発明は、半導体集積回路上及びスクライブ領域上を覆うパッシベーション膜を備えた半導体装置の製造装置に関し、パッシベーション膜に起因する半導体基板の反りを低減することを課題とする。【解決手段】スクライブ領域Ｂ上に設けられたパッシベーション膜１３に、複数の回路形成領域Ａを囲むように格子状の溝４７を形成した。【選択図】図９
2007173325.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体集積回路と、
前記半導体集積回路が形成される複数の回路形成領域と、該複数の回路形成領域の外周を囲むように設けられたスクライブ領域とを有する半導体基板と、
前記複数の半導体集積回路及びスクライブ領域を覆うパッシベーション膜とを備えた半導体装置の製造法方法であって、
前記複数の半導体集積回路を形成する半導体集積回路形成工程と、
前記パッシベーション膜を形成するパッシベーション膜形成工程と、
前記スクライブ領域上に設けられた前記パッシベーション膜に溝を形成する溝形成工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記パッシベーション膜は、前記複数の半導体集積回路に設けられた電極パッドを露出する開口部を有し、
前記溝は、エッチングにより前記開口部と同時に形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記溝は、前記パッシベーション膜を貫通することを特徴とする請求項１または２記載の半導体装置の製造法方法。
【請求項４】
前記パッシベーション膜は、窒化膜であることを特徴とする請求項１ないし３のうち、いずれか一項記載の半導体装置の製造法方法。
【請求項５】
前記溝は、前記複数の半導体集積回路を囲むように形成することを特徴とする請求項１ないし４のうち、いずれか一項記載の半導体装置の製造法方法。
【請求項６】
前記溝は、前記スクライブ領域に設けられる電気特性評価用パターン及びアライメントマークの配設位置よりも前記半導体集積回路側に形成することを特徴とする請求項１ないし５のうち、いずれか一項記載の半導体装置の製造法方法。
【請求項７】
前記溝形成工程後に、前記スクライブ領域に対応する前記半導体基板を切断する切断工程をさらに有し、
前記切断工程は、前記スクライブ領域に対応する前記半導体基板を切断しつつ、前記溝間に配置された前記パッシベーション膜を除去することを特徴とする請求項１ないし６のうち、いずれか一項記載の半導体装置の製造法方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に半導体集積回路及びスクライブ領域上を覆うパッシベーション膜を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置は、半導体基板と、半導体基板上に形成された半導体集積回路と、パッシベーション膜とを有する。半導体集積回路は、その最上層に外部接続端子となる電極パッドと、電極パッドと電気的に接続された配線とを有する。パッシベーション膜は、電極パッドを露出した状態で、半導体集積回路及びスクライブ領域上を覆うように設けられている。パッシベーション膜は、半導体集積回路（特に最上層に形成された配線）を水分等から保護するための保護膜である（図１８参照）。
【０００３】
図１８は、従来の半導体装置の断面図である。図１８において、Ｈは半導体集積回路１０２が形成される半導体基板１０１上の領域（以下、「回路形成領域Ｈ」とする）、Ｉはスクライブ領域（以下、「スクライブ領域Ｉ」とする）をそれぞれ示している。
【０００４】
図１８を参照するに、半導体装置１００は、半導体基板１０１と、半導体集積回路１０２と、パッシベーション膜１０３とを有する。
【０００５】
半導体基板１０１は、薄板化された基板である。半導体基板１０１は、半導体集積回路１０２が形成される回路形成領域Ｈと、回路形成領域Ｈを囲むスクライブ領域Ｉとを有する。半導体基板１０１の厚さＪ１は、例えば、３００μｍとすることができる。
【０００６】
半導体集積回路１０２は、３層配線構造とされており、半導体基板１０１の回路形成領域Ｈに設けられており、拡散層１０５と、ゲート電極１０６と、絶縁層１０８〜１１０と、第１の配線パターン１１２Ａ，１１２Ｂと、第２の配線パターン１１３Ａ，１１３Ｂと、第３の配線パターン１１４Ａ，１１４Ｂとを有する。
【０００７】
拡散層１０５は、半導体基板１０１の表面１０１Ａ側に設けられている。ゲート電極１０６は、半導体基板１０１上に設けられている。絶縁層１０８〜１１０は、拡散層１０５及びゲート電極１０６が形成された半導体基板１０１上に絶縁層１０８、絶縁層１０９、絶縁層１１０の順に積層されている。
【０００８】
第１の配線パターン１１２Ａは、絶縁膜１０８上に設けられている。第１の配線パターン１１２Ａは、拡散層１０５上に位置する絶縁膜１０８を貫通しており、拡散層１０５と電気的に接続されている。第１の配線パターン１１２Ｂは、絶縁膜１０８上に設けられている。第１の配線パターン１１２Ｂは、ゲート電極１０６上に位置する絶縁膜１０８を貫通しており、ゲート電極１０６と電気的に接続されている。
【０００９】
第２の配線パターン１１３Ａは、第１の配線パターン１１２Ａ上に位置する絶縁膜１０９を貫通するように絶縁膜１０９上に設けられている。第２の配線パターン１１３Ａは、第１の配線パターン１１２Ａ上に位置する絶縁膜１０９を貫通しており、第１の配線パターン１１２Ａと電気的に接続されている。第２の配線パターン１１３Ｂは、第１の配線パターン１１２Ｂ上に位置する絶縁膜１０９を貫通するように絶縁膜１０９上に設けられている。第２の配線パターン１１３Ｂは、第１の配線パターン１１２Ｂと電気的に接続されている。
【００１０】
第３の配線パターン１１４Ａは、第２の配線パターン１１３Ａ上に位置する絶縁膜１１０を貫通するように絶縁膜１１０上に設けられている。第３の配線パターン１１４Ａは、電極パッド１１６と電気的に接続されている。第３の配線パターン１１４Ｂは、第２の配線パターン１１３Ｂ上に位置する絶縁膜１１０を貫通するように絶縁膜１１０上に設けられている。第３の配線パターン１１４Ｂは、電極パッド１１７と電気的に接続されている。
【００１１】
電極パッド１１６，１１７は、半導体装置１００の外部接続端子となるパッドであり、絶縁膜１１０上に設けられている。電極パッド１１６は、第３の配線パターン１１４Ａと電気的に接続されている。電極パッド１１７は、第３の配線パターン１１４Ｂと電気的に接続されている。
【００１２】
パッシベーション膜１０３は、半導体集積回路１０２及びスクライブ領域Ｉ上を覆うように設けられている。パッシベーション膜１０３は、電極パッド１１６を露出する開口部１０３Ａと、電極パッド１１７を露出する開口部１０３Ｂとを有する。パッシベーション膜１０３は、第３の配線パターン１１４Ａ，１１４Ｂを保護するための膜である。パッシベーション膜１０３としては、耐湿性に優れた窒化膜が用いられる。パッシベーション膜の厚さは、例えば、１μｍ〜２μｍ程度とすることができる。
【００１３】
図１９は、複数の半導体装置が製造される半導体基板の平面図である。図１９において、Ｋはダイサーにより切断される半導体基板１０１の切断位置（以下、「切断位置Ｋ」とする）を示している。
【００１４】
図１９を参照するに、半導体基板１０１−１は、半導体集積回路１０２が形成される複数の回路形成領域Ｈと、複数の回路形成領域Ｈの外周を囲むスクライブ領域Ｉとを有する。スクライブ領域Ｉには、電気特性評価用パターン（ＴＥＧ）やアライメントマーク等（共に図示せず）が形成されている。半導体基板１０１−１には、複数の半導体装置１００が製造される。
【００１５】
図２０〜図２４は、従来の半導体装置の製造工程を示す図である。図２０〜図２４において、図１８に示す半導体装置１００と同一構成部分には同一符号を付す。
【００１６】
図２０〜図２４を参照して、図１９に示す半導体基板１０１−１に複数の半導体装置１００を製造する場合を例に挙げて、半導体装置１００の製造方法について説明する。
【００１７】
始めに、図２０に示す工程では、半導体基板１０１の複数の回路形成領域Ｈに半導体集積回路１０２を形成する。この段階では、まだ半導体基板１０１−１は薄板化されていない。薄板化前の半導体基板１０１−１の厚さＪ２は、例えば、７００μｍとすることができる。
【００１８】
次いで、図２１に示す工程では、図２０に示した構造体上を覆うようにパッシベーション膜１０３を形成する。パッシベーション膜１０３としては、耐湿性に優れた窒化膜が用いられる。
【００１９】
次いで、図２２に示す工程では、パッシベーション膜１０３を異方性エッチングして電極パッド１１６を露出する開口部１０３Ａと、電極パッド１１７を露出する開口部１０３Ｂとを形成する。
【００２０】
次いで、図２３に示す工程では、半導体基板１０１−１の裏面１０１−１Ｂ側から半導体基板１０１−１を薄板化する。薄板化後の半導体基板１０１−１の厚さＪ１は、例えば、３００μｍとすることができる。
【００２１】
次いで、図２４に示す工程では、切断位置Ｋに対応する半導体基板１０１−１を切断する。これにより、複数の半導体装置１００を製造される。なお、図１８に示した半導体基板１００は、半導体基板１０１−１が個片化されたものである（例えば、特許文献１参照。）。
【特許文献１】特開平６−５３２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、従来の半導体装置１００では、図２０に示した構造体上を覆うようにパッシベーション膜１０３として膜応力の大きい窒化膜を設けていたため、窒化膜の影響により半導体基板１０１−１に反りが発生してしまうという問題があった。
【００２３】
また、半導体基板１０１−１に反りが発生した場合、搬送装置による半導体基板１０１−１の搬送ミス（例えば、半導体基板１０１−１の落下）や、半導体集積回路製造用装置及び検査装置における半導体基板１０１−１の吸着ミス等が発生してしまうという問題があった。
【００２４】
このような問題は、半導体基板１０１−１の薄板化後の工程（洗浄工程や検査工程等）や、配線パターンの積層数の多い（例えば、３層以上）半導体装置において顕著であった。
【００２５】
そこで、本発明は上記の点に鑑みてなされたものであり、パッシベーション膜に起因する半導体基板の反りを低減することのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明の一観点によれば、複数の半導体集積回路（１２）と、前記半導体集積回路（１２）が形成される複数の回路形成領域（Ａ）と、該複数の回路形成領域（Ａ）の外周を囲むように設けられたスクライブ領域（Ｂ）とを有する半導体基板（１１−１）と、前記複数の半導体集積回路（１２）及びスクライブ領域（Ｂ）を覆うパッシベーション膜（１３）とを備えた半導体装置（１０）の製造法方法であって、前記複数の半導体集積回路（１２）を形成する半導体集積回路形成工程と、前記パッシベーション膜（１３）を形成するパッシベーション膜形成工程と、前記スクライブ領域（Ｂ）上に設けられた前記パッシベーション膜（１３）に溝（４７）を形成する溝形成工程とを含むことを特徴とする半導体装置（１０）の製造方法が提供される。
【００２７】
本発明によれば、スクライブ領域（Ｂ）上に設けられたパッシベーション膜（１３）に溝（４７）を形成することにより、パッシベーション膜（１３）が複数のエリアに分割されてパッシベーション膜（１３）の膜応力が緩和されるため、パッシベーション膜（１３）に起因する半導体基板（１１−１）の反りを低減することができる。
【００２８】
なお、上記参照符号は、あくまでも参考であり、これによって、本願発明が図示の態様に限定されるものではない。
【発明の効果】
【００２９】
本発明は、パッシベーション膜に起因する半導体基板の反りを低減することができる。
【発明を実施するための最良の形態】
【００３０】
次に、図面に基づいて本発明の実施の形態を説明する。
【００３１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。図１において、Ａは半導体集積回路１２が形成される領域（以下、「回路形成領域Ａ」とする）、Ｂは回路形成領域Ａの外周を囲むように配置されたスクライブ領域（以下、「スクライブ領域Ｂ」とする）をそれぞれ示している。
【００３２】
図１を参照するに、半導体装置１０は、半導体基板１１と、半導体集積回路１２と、パッシベーション膜１３とを有する。
【００３３】
半導体基板１１は、半導体集積回路１２を形成するための基板であり、薄板化されている。半導体基板１１の厚さＭ１は、例えば、３００μｍとすることができる。半導体基板１１としては、例えば、Ｓｉ基板やＧａ−Ａｓ基板を用いることができる。
【００３４】
半導体集積回路１２は、回路形成領域Ａに対応する半導体基板１１に設けられている。半導体集積回路１２は、３層配線構造とされており、ウェル拡散領域１４と、ドレイン領域１５と、ソース領域１６と、素子分離膜１８と、ゲート酸化膜１９と、ゲート電極２１と、絶縁膜２２，２９，３６と、第１の配線パターン２５，２７と、第２の配線パターン３４，３５と、第３の配線パターン４１，４３と、電極パッド４２，４４とを有する。
【００３５】
ウェル拡散領域１４は、半導体基板１１の表面１１Ａ側に位置する半導体基板１１に設けられている。ウェル拡散領域１４の上面は、半導体基板１１の表面１１Ａと略面一とされている。また、ウェル拡散領域１４間は、素子分離膜１８により分離されている。
【００３６】
ドレイン領域１５は、ウェル拡散領域１４の中央付近に設けられている。ドレイン領域１５の上面は、ウェル拡散領域１４の上面と略面一とされている。ドレイン領域１５は、ウェル拡散領域１４よりも深さの浅い拡散層である。
【００３７】
ソース領域１６は、ドレイン領域１５から離間したウェル拡散領域１４に設けられている。ソース領域１６の上面は、ウェル拡散領域１４の上面と略面一とされている。ソース領域１６は、ウェル拡散領域１４よりも深さの浅い拡散層である。
【００３８】
素子分離膜１８は、ウェル拡散領域１４間を絶縁するように半導体基板１１の表面１１Ａ側に設けられている。素子分離膜１８としては、例えば、酸化膜を用いることができる。
【００３９】
ゲート酸化膜１９は、ドレイン領域１５とソース領域１６との間に位置する半導体基板１１上に設けられている。ゲート電極２１は、ゲート酸化膜１９上に設けられている。ゲート電極２１としては、例えば、ゲート酸化膜１９上に、Poly-Si、WSiの順に積層したPoly-Si／WSi積層膜を用いることができる。
【００４０】
絶縁膜２２は、半導体基板１１の表面１１Ａ、ドレイン領域１５、ソース領域１６、素子分離膜１８、及びゲート電極２１を覆うように設けられている。絶縁膜２２は、貫通孔２３，２４を有する。貫通孔２３は、ドレイン領域１５を露出している。貫通孔２４は、ゲート電極２１の上面を露出している。
【００４１】
第１の配線パターン２５は、絶縁膜２２の上面２２Ａ及び貫通孔２３に設けられている。第１の配線パターン２５は、ドレイン領域１５と電気的に接続されている。第１の配線パターン２７は、絶縁膜２２の上面２２Ａ及び貫通孔２４に設けられている。第１の配線パターン２７は、ゲート電極２１と電気的に接続されている。
【００４２】
絶縁膜２９は、絶縁膜２２上及び第１の配線パターン２５，２７を覆うように設けられている。絶縁膜２９は、第１の配線パターン２５の上面を露出する貫通孔３１と、第１の配線パターン２７の上面を露出する貫通孔３２とを有する。
【００４３】
第２の配線パターン３４は、絶縁膜２９の上面２９Ａ及び貫通孔３１に設けられている。第２の配線パターン３４は、第１の配線パターン２５と電気的に接続されている。第２の配線パターン３５は、絶縁膜２９の上面２９Ａ及び貫通孔３２に設けられている。第２の配線パターン３５は、第１の配線パターン２７と電気的に接続されている。
【００４４】
絶縁膜３６は、絶縁膜２９上及び第２の配線パターン３４，３５を覆うように設けられている。絶縁膜３６は、第２の配線パターン３４の上面を露出する貫通孔３８と、第２の配線パターン３５の上面を露出する貫通孔３９とを有する。
【００４５】
第３の配線パターン４１は、絶縁膜３６の上面３６Ａ及び貫通孔３８に設けられている。第３の配線パターン４１は、第２の配線パターン３４と電気的に接続されている。第３の配線パターン４３は、絶縁膜３６の上面３６Ａ及び貫通孔３９に設けられている。第３の配線パターン４３は、第２の配線パターン３５と電気的に接続されている。
【００４６】
電極パッド４２は、絶縁膜３６上に設けられている。電極パッド４２は、第３の配線パターン４１と電気的に接続されている。これにより、電極パッド４２は、ドレイン領域１５と電気的に接続される。電極パッド４４は、絶縁膜３６上に設けられている。電極パッド４４は、第３の配線パターン４３と電気的に接続されている。これにより、電極パッド４４は、ゲート電極２１と電気的に接続される。電極パッド４２，４４は、半導体集積回路１２をインタポーザやマザーボード等の基板に対して電気的に接続するためのパッドである。電極パッド４２，４４は、例えば、ワイヤやスタッドバンプ等を介して、インタポーザやマザーボード等の基板に設けられた配線と電気的に接続される。
【００４７】
図２は、図１に示した半導体装置の平面図である。
【００４８】
図１及び図２を参照して、パッシベーション膜１３について説明する。
【００４９】
パッシベーション膜１３は、絶縁膜３６上及び第３の配線パターン４１，４３を覆うように設けられており、開口部４６Ａ，４６Ｂと、溝４７とを有する。
【００５０】
開口部４６Ａは、電極パッド４２上に位置するパッシベーション膜１３に形成されており、電極パッド４２の上面を露出している。開口部４６Ｂは、電極パッド４４上に位置するパッシベーション膜１３に形成されており、電極パッド４４の上面を露出している。
【００５１】
溝４７は、スクライブ領域Ｂに設けられる電気特性評価用パターン及びアライメントマーク（共に図示せず）の配設位置（図４に示すパターン形成領域Ｆに相当する）よりも半導体集積回路１２側に形成されたスクライブ領域Ｂのパッシベーション膜１３に形成されている。溝４７は、パッシベーション膜１３を貫通しており、回路形成領域Ａを囲むよう格子状に形成されている。回路形成領域Ａから溝４７までの距離Ｃ１は、例えば、数μｍ程度とすることができる。また、溝４７の幅Ｄ１は、例えば、１μｍ〜１０μｍとすることができる。
【００５２】
パッシベーション膜１３としては、例えば、耐湿性に優れた窒化膜を用いるとよい。窒化膜は、膜応力の大きい膜である。
【００５３】
図３は、複数の半導体装置が製造される半導体基板の平面図である。図３において、Ｅはダイサーが半導体基板１１−１を切断する位置（以下、「切断位置Ｅ」とする）を示している。
【００５４】
図３を参照するに、半導体基板１１−１は、半導体集積回路１２が形成される複数の回路形成領域Ａと、回路形成領域Ａの外周を囲むスクライブ領域Ｂとを有する。スクライブ領域Ｂには、電気特性評価用パターン（ＴＥＧ）やアライメントマーク等（共に図示せず）のパターンが形成されている。半導体装置１０は、図３に示すような半導体基板１１−１に複数の半導体集積回路１２を形成後、ダイサーにより切断位置Ｅに対応する半導体基板１１−１を切断することで製造される。なお、半導体基板１１−１は、半導体集積回路１２を形成する前の段階では薄板化されていない。
【００５５】
図４〜図１０は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図であり、図１１は、図６に示す構造体を平面視した図である。また、図１２は、図８に示す構造体を平面視した図である。図４〜図１２において、図１及び図２に示した半導体装置１０と同一構成部分には同一符号を付す。また、図４〜図１２において、Ｆは電気特性評価用パターン（ＴＥＧ）やアライメントマーク等（共に図示せず）のパターンが形成される領域（以下、「パターン形成領域Ｆ」とする）を示している。また、パターン形成領域Ｆは、スクライブ領域Ｂの中央付近に配置されている。
【００５６】
図４〜図１２を参照して、図３に示した半導体基板１１−１に複数の半導体装置１０を製造する場合を例に挙げて、本発明の第１の実施の形態に係る半導体装置１０の製造方法について説明する。
【００５７】
始めに、図４に示す工程では、周知の技術により、半導体基板１１−１の複数の回路形成領域Ａに半導体集積回路１２を形成する（半導体集積回路形成工程）。このとき、スクライブ領域Ｂのパターン形成領域Ｆに対応する半導体基板１１−１には、電気特性評価用パターン（ＴＥＧ）やアライメントマーク等（共に図示せず）のパターンが形成される。
【００５８】
半導体基板１１−１としては、例えば、Ｓｉウエハを用いることができる。薄板化前の半導体基板１１−１の厚さＭ２は、例えば、６２５μｍとすることができる。
【００５９】
次いで、図５に示す工程では、図４に示した構造体上を覆うようにパッシベーション膜１３を形成する（パッシベーション膜形成工程）。これにより、複数の半導体集積回路１２上及びスクライブ領域Ｂに対応する絶縁膜３６上は、パッシベーション膜１３で覆われる。
【００６０】
具体的には、例えば、ＣＶＤ法により、図４に示した構造体上を覆うようにパッシベーション膜１３として窒化膜を形成する。パッシベーション膜１３の厚さは、例えば、０．５μｍ〜２μｍとすることができる。
【００６１】
次いで、図６に示す工程では、パッシベーション膜１３上に開口部５１Ａ〜５１Ｃを有したレジスト膜５１を形成する。開口部５１Ａ〜５１Ｃは、パッシベーション膜１３を露出している。開口部５１Ａは、パッシベーション膜１３に形成される開口部４６Ａの形成位置に対応している。開口部５１Ｂは、パッシベーション膜１３に形成される開口部４６Ｂの形成位置に対応している。
【００６２】
図６及び図１１に示すように、開口部５１Ｃは、回路形成領域Ａとパターン形成領域Ｆとの間のスクライブ領域Ｂに位置するレジスト膜５１に形成されている。開口部５１Ｃは、パッシベーション膜１３に形成される溝４７の形成位置に対応しており、複数の回路形成領域Ａをそれぞれ囲む格子状とされている。回路形成領域Ａから開口部５１Ｃまでの距離Ｃ２は、例えば、数μｍとすることができる。また、開口部５１Ｃの幅Ｄ２は、例えば、２μｍ〜１０μｍとすることができる。
【００６３】
次いで、図７に示す工程では、レジスト膜５１をマスクとして、パッシベーション膜１３をエッチングして、溝４７と、電極パッド４２，４４を露出する開口部４６Ａ，４６Ｂとを同時に形成する（溝形成工程）。
【００６４】
溝４７は、回路形成領域Ａとパターン形成領域Ｆとの間のスクライブ領域Ｂに位置するパッシベーション膜１３を貫通しており、複数の回路形成領域Ａを囲む格子状とされている。エッチングとしては、例えば、異方性エッチングを用いることができる。また、異方性エッチングとしては、例えば、ドライエッチングを用いることができる。溝４７の幅Ｄ１は、開口部５１Ｃの幅Ｄ２と略等しく、例えば、２μｍ〜１０μｍとすることができる。
【００６５】
このように、スクライブ領域Ｂに位置するパッシベーション膜１３に、パッシベーション膜１３を貫通すると共に、複数の回路形成領域Ａを囲む格子状の溝４７を形成することにより、パッシベーション膜１３が複数のエリアに分割されてパッシベーション膜１３の膜応力が小さくなるため、半導体基板１１−１の反りを低減することができる。
【００６６】
これにより、搬送装置による半導体基板１１−１の搬送ミス（例えば、半導体基板１１−１の落下）や、半導体集積回路製造用装置及び検査装置における半導体基板１１−１の吸着ミス等を抑制することができる。
【００６７】
また、溝４７をパターン形成領域Ｆと回路形成領域Ａとの間のスクライブ領域Ｂに位置するパッシベーション膜１３に形成することにより、溝４７が障害となることなく、露光装置でのアライメントや電気特性評価用パターンのテストを正常に行うことができる。
【００６８】
さらに、エッチングにより、溝４７を従来から形成されていた電極パッド４２，４４を露出する開口部４６Ａ，４６Ｂと同時に形成することにより、製造工程数を増加させることなく、溝４７を形成することができる。
【００６９】
次いで、図８に示す工程では、レジスト膜５１を除去する（図１２参照）。図１２は、図８に示す構造体の平面図である。
【００７０】
次いで、図９に示す工程では、半導体基板１１−１の裏面１１−１Ｂ側から半導体基板１１−１を薄板化する。具体的には、例えば、バックサイドグラインダーや裏面研磨装置等を用いて、半導体基板１１−１の薄板化を行なう。薄板化後の半導体基板１１−１の厚さＭ１は、例えば、３００μｍとすることができる。
【００７１】
次いで、図１０に示す工程では、ダイサー５３により切断位置Ｅに対応する半導体基板１１−１を切断する。これにより、複数の半導体装置１０が製造される。
【００７２】
本実施の形態の半導体装置の製造方法によれば、スクライブ領域Ｂに位置するパッシベーション膜１３に複数の回路形成領域Ａを囲む格子状の溝４７を形成することにより、パッシベーション膜１３が複数のエリアに分割されてパッシベーション膜１３の膜応力が小さくなるため、半導体基板１１−１の反りを低減することができる。これにより、搬送装置による半導体基板１１−１の搬送ミス（例えば、半導体基板１１−１の落下）や、半導体集積回路製造用装置及び検査装置における半導体基板１１−１の吸着ミス等を抑制することができる。
【００７３】
なお、本実施の形態では、パッシベーション膜１３を貫通するように溝４７を形成する場合を例に挙げて説明したが、絶縁膜３６を露出しない程度に溝４７を形成した場合でも本実施の形態と同様な効果を得ることができる。
【００７４】
また、パッシベーション膜１３に形成される開口部４６Ａ，４６Ｂと溝４７とを別々に形成してもよい。
【００７５】
さらに、溝４７の形状は、本実施の形態（図１２に示す溝４７の形状）に限定されない。例えば、図１３に示すような形状の溝５５をパッシベーション膜１３に形成してもよい。また、溝４７は、必ずしも複数の回路形成領域Ａを囲むように設ける必要はない。例えば、一方向のみに延在する溝をパッシベーション膜１３に複数設けた場合でもパッシベーション膜１３の膜応力を小さくすることが可能である。
【００７６】
図１３は、パッシベーション膜に形成する溝の他の例を示す平面図である。図１３において、図１２に示す構造体と同一構成部分には同一符号を付す。
【００７７】
図１３に示すように、パッシベーション膜１３に複数の額縁状（平面視した際の形状）の溝５５を設けてもよい。溝５５は、回路形成領域Ａ毎に設けられており、回路形成領域Ａを囲んでいる。
【００７８】
このような複数の溝５５をパッシベーション膜１３に設けた場合も本実施の形態と同様な効果を得ることができる。溝５５の幅Ｄ３は、例えば、２μｍ〜１０μｍとすることができる。
【００７９】
図１４は、パッシベーション膜の溝の有無と半導体基板の反りの関係を示す図である。
【００８０】
ここで、パッシベーション膜の溝の有無が半導体基板の反りに及ぼす影響を確認するための評価を行なった。評価用サンプルとしては、厚さを変えた複数の半導体基板１１−１，１０１−１上に３層配線構造の半導体集積回路１０２，１２を形成した構造体を用いた。また、パッシベーション膜１３に溝４７を有する構造体（図９に示す構造体、以下、「第１の実施の形態の構造体」とする）は、図４〜図９に示す工程により製造し、パッシベーション膜１０３に溝４７が無い構造体（図２３に示す構造体、以下、「従来の構造体」とする）は、図２０〜図２３に示す工程により製造した。また、評価条件として、半導体装置１０，１００のサイズ３ｍｍ□、溝４７の幅Ｄ１を２μｍ、パッシベーション膜１３，１０３の厚さを１μｍとした。
【００８１】
図１４に示すように、半導体基板１１−１，１０１−１の反りの測定結果から、第１の実施の形態の構造体の半導体基板１１−１は、従来の構造体の半導体基板１０１−１よりも反りが小さくなることが確認できた。
【００８２】
（第２の実施の形態）
図１５は、本発明の第２の実施の形態に係る半導体装置の断面図であり、図１６は、図１５に示す半導体装置の平面図である。図１５及び図１６において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００８３】
図１５及び図１６を参照するに、半導体装置６０は、第１の実施の形態の半導体装置１０に設けられた溝４７の代わりに切欠き部６１を設けた以外は、半導体装置１０と同様に構成されている。
【００８４】
切欠き部６１は、パッシベーション膜１３の外周を囲むように設けられている。切欠き部６１は、パッシベーション膜１３の外周面１３Ａと絶縁膜３６の上面３６Ａとにより構成されている。切欠き部６１の幅Ｄ４は、例えば、２μｍ〜１０μｍとすることができる。
【００８５】
図１７は、第２の実施の形態に係る半導体装置の製造工程を示す図である。図１７において、第２の実施の形態の半導体装置６０と同一構成部分には同一符号を付す。
【００８６】
次に、第２の実施の形態に係る半導体装置６０の製造方法について説明する。始めに、第１の実施の形態で説明した図４〜図９に示す工程により、図９に示す構造体を形成する。次いで、図１７に示す工程では、図１０に示したダイサー５３よりも幅広のダイサー６３により、図９に示す構造体の切断位置Ｅに対応する半導体基板１１−１を切断して、溝４７間に位置するパッシベーション膜１３を除去する（切断工程）。
【００８７】
これにより、回路形成領域Ａを囲むように設けられた溝４７が変形して切欠き部６１になると共に、複数の半導体装置６０が製造される。ダイサー６３としては、溝４７間に位置するパッシベーション膜１３を除去可能な切断幅Ｇを有するものを用いる。
【００８８】
本実施の形態の半導体装置の製造方法によれば、切断位置Ｅに対応する半導体基板１１−１を切断する際、幅広のダイサー６３により溝４７間に位置するパッシベーション膜１３を除去するため、絶縁膜３６の外周付近に幅が狭く、破損する恐れのあるパターン（第１の実施の形態の半導体装置１０の溝４７の外側に設けられたパッシベーション膜１３）が形成されることを防止できる。
【００８９】
なお、本実施の形態の半導体装置６０の製造方法は、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。
【００９０】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００９１】
本発明は、パッシベーション膜に起因する半導体基板の反りを低減することのできる半導体装置の製造方法に適用可能である。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２】図１に示した半導体装置の平面図である。
【図３】複数の半導体装置が製造される半導体基板の平面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【図１１】図６に示す構造体を平面視した図である。
【図１２】図８に示す構造体を平面視した図である。
【図１３】パッシベーション膜に形成する溝の他の例を示す平面図である。
【図１４】図１４は、パッシベーション膜の溝の有無と半導体基板の反りの関係を示す図である。
【図１５】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図１６】図１５に示す半導体装置の平面図である。
【図１７】第２の実施の形態に係る半導体装置の製造工程を示す図である。
【図１８】従来の半導体装置の断面図である。
【図１９】複数の半導体装置が製造される半導体基板の平面図である。
【図２０】従来の半導体装置の製造工程を示す図（その１）である。
【図２１】従来の半導体装置の製造工程を示す図（その２）である。
【図２２】従来の半導体装置の製造工程を示す図（その３）である。
【図２３】従来の半導体装置の製造工程を示す図（その４）である。
【図２４】従来の半導体装置の製造工程を示す図（その５）である。
【符号の説明】
【００９３】
１０，６０  半導体装置
１１，１１−１  半導体基板
１１Ａ  表面
１１Ｂ，１１−１Ｂ  裏面
１２  半導体集積回路
１３  パッシベーション膜
１３Ａ  外周面
１４  ウェル拡散領域
１５  ドレイン領域
１６  ソース領域
１８  素子分離膜
１９  ゲート酸化膜
２１  ゲート電極
２２，２９，３６  絶縁膜
２２Ａ，２９Ａ，３６Ａ  上面
２３，２４，３１，３２，３８，３９  貫通孔
２５，２７  第１の配線パターン
３４，３５  第２の配線パターン
４１，４３  第３の配線パターン
４２，４４  電極パッド
４６Ａ，４６Ｂ，５１Ａ〜５１Ｃ  開口部
４７，５５  溝
５１  レジスト膜
５３，６３  ダイサー
６１  切欠き部
Ａ  回路形成領域
Ｂ  スクライブ領域
Ｃ１，Ｃ２  距離
Ｄ１〜Ｄ４  幅
Ｅ  切断位置
Ｆ  パターン形成領域
Ｇ  切断幅
Ｍ１，Ｍ２  厚さ
【図１】
2007173325.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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