(57)【要約】【課題】複数の内部電源発生回路を備えた半導体集積回路装置のパッド数を削減する。【解決手段】半導体集積回路装置は、同一チップ上に、複数のメモリ１１ａ〜１１ｄ、メモリ１１ａ〜１１ｄに共通の電源電圧を供給する複数の内部電源回路１２ａ、１２ｂ、メモリ１１ａ〜１１ｄと上記内部電源回路１２ａ、１２ｂとを互いに接続する共通電源配線１７と、共通電源配線に接続された外部パッド１４とを備える。内部電源回路１２ａ、１２ｂは、電源制御信号ＴＥＳＴＶＰＰＩＮによって、電源電圧を供給するかどうかが制御されるようになっている。外部パッド１４から、共通電源配線１７の電圧のモニタや共通電源配線１７への電圧の印加が行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一チップ上に、複数の回路ブロックと、上記複数の回路ブロックに共通の電源電圧を供給する複数の内部電源回路とを備えた半導体集積回路装置であって、
上記複数の回路ブロックと上記複数の内部電源回路とを互いに接続する共通電源配線と、
上記共通電源配線に接続された外部パッドとを備え、
上記各内部電源回路は、所定の電源制御信号によって、上記電源電圧を供給するか否かが制御されるように構成されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１の半導体集積回路装置であって、
上記電源制御信号による制御は、上記複数の回路ブロックの少なくとも１つがテストモードである場合に行われることを特徴とする半導体集積回路装置。
【請求項３】
請求項２の半導体集積回路装置であって、さらに、
上記各回路ブロックにそれぞれ対応して設けられており、当該回路ブロックを上記テストモードにするときＨレベルになる回路ブロックテスト制御信号と、上記電源電圧の供給停止を指示するときＨレベルになる電源供給停止指示信号との論理積をそれぞれ出力する複数のＡＮＤ回路と、
上記各ＡＮＤ回路から出力された論理積の論理和を上記電源制御信号として出力するＯＲ回路とを備えていることを特徴とする半導体集積回路装置。
【請求項４】
請求項２の半導体集積回路装置であって、さらに、
上記各回路ブロックをそれぞれ上記テストモードにするときＨレベルになる複数の回路ブロックテスト制御信号の論理和を出力するＯＲ回路と、
上記論理和と上記電源電圧の供給停止を指示する電源供給停止指示信号との論理積を上記電源制御信号として出力するＡＮＤ回路とを備えていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１の半導体集積回路装置であって、
上記内部電源回路は、上記電源電圧を供給しない場合、出力をハイインピーダンス状態にするように構成されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１の半導体集積回路装置であって、
上記各回路ブロックはメモリであり、かつ、同一チップ上に、上記メモリとは別に、論理回路ブロックを備え、
上記内部電源回路から上記メモリに供給される共通の電源電圧は、上記論理回路ブロックに供給される電源電圧以上の電圧であることを特徴とする半導体集積回路装置。
【請求項７】
同一チップ上に、複数の回路ブロックと、上記複数の回路ブロックに共通の電源電圧を供給する複数の内部電源回路とを備えた半導体集積回路装置であって、
上記複数の回路ブロックと上記複数の内部電源回路とを互いに接続する共通電源配線と、
上記共通電源配線に接続された外部パッドと、
上記各回路ブロックおよび上記各内部電源回路にそれぞれ対応して設けられており、モード設定制御信号をそれぞれ保持する複数のモードレジスタとを備え、
上記複数のモードレジスタは、それぞれ、対応する回路ブロックまたは内部電源回路を選択することを示すマクロ選択入力信号が入力されている場合に、保持するモード設定制御信号を、共通のテスト入力信号に応じた値に更新し、
上記複数の回路ブロックおよび上記複数の内部電源回路は、それぞれ、対応する上記モードレジスタに保持されたモード設定制御信号に応じたモードで動作することを特徴とする半導体集積回路装置。
【請求項８】
請求項７の半導体集積回路装置であって、
テストモード時に、上記マクロ選択入力信号によって、上記複数の内部電源回路と上記複数の回路ブロックのうちの１つまたは複数が選択されることを特徴とする半導体集積回路装置。
【請求項９】
請求項８の半導体集積回路装置であって、  
上記複数の内部電源回路は、それぞれ、供給する電源電圧のレベルをトリミングする機能を有していることを特徴とする半導体集積回路装置。
【請求項１０】
同一チップ上に、複数の回路ブロックと、上記複数の回路ブロックに共通の電源電圧を供給する複数の内部電源回路とを備えた半導体集積回路装置であって、
上記複数の回路ブロックと上記複数の内部電源回路とを互いに接続する共通電源配線と、
上記共通電源配線に接続された外部パッドと、
上記各回路ブロックに対応してそれぞれ設けられ、モード設定制御信号を保持する複数の回路ブロック用モードレジスタと、
上記複数の内部電源回路に共有されており、モード設定制御信号を保持する内部電源回路用モードレジスタとを備え、
上記複数の回路ブロック用モードレジスタは、それぞれ、対応する回路ブロックを選択することを示すマクロ選択入力信号が入力されている場合に、保持するモード設定制御信号を、共通のテスト入力信号に応じた値に更新し、
上記複数の回路ブロックは、それぞれ、対応する上記回路ブロック用モードレジスタに保持されたモード設定制御信号に応じたモードで動作し、
上記複数の内部電源回路は、それぞれ、当該内部電源回路を選択することを示すマクロ選択入力信号が入力されている場合に、上記内部電源回路用モードレジスタによって保持されたモード設定制御信号に応じたモードで動作することを特徴とする半導体集積回路装置。
【請求項１１】
同一チップ上に、複数の回路ブロックと、上記複数の回路ブロックに共通の電源電圧を供給する複数の内部電源回路とを備えた半導体集積回路装置であって、
上記複数の回路ブロックと上記複数の内部電源回路とを互いに接続する共通電源配線と、
上記共通電源配線に接続された外部パッドと、
上記各内部電源回路にそれぞれ対応して設けられ、モード設定制御信号と当該内部電源回路を選択するか否かを示す選択信号とをそれぞれ保持する複数のモードレジスタとを備え、
上記複数の内部電源回路は、それぞれ、対応する上記モードレジスタに保持された選択信号が、当該内部電源回路を選択することを示している場合に、対応する上記モードレジスタに保持されたモード設定制御信号に応じたモードで動作することを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１の半導体集積回路装置であって、
上記複数のモードレジスタは、それぞれ、当該モードレジスタに対応する上記内部電源回路を選択するか否かを示す選択信号に加え、上記複数の内部電源回路のうち当該モードレジスタに対応する上記内部電源回路以外の各内部電源回路を選択するか否かを示す選択信号を保持することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばデジタル家電製品に搭載される、ダイナミックランダムアクセスメモリ等が搭載された半導体集積回路装置に関するものである。
【背景技術】
【０００２】
システムＬＳＩは、価格競争が激しいデジタル家電製品等に搭載されるものが多いため、チップコストの削減要望が強く、パッド数を削減する必要性が高い。しかしながら、近年の半導体プロセスの微細化の加速に伴い、システムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の半導体集積回路装置に必要とされるパッド数は、ロジック回路の規模の増大、およびアナログ回路やメモリ回路の混載によって増大している。
【０００３】
中でも特に、システムＬＳＩに搭載されるメモリの容量や数量がデジタル家電製品の高機能、高性能化に伴って増大しているため、メモリの検査に必要となるパッド数が増大している。したがって、メモリの検査に使用されるパッド、例えば、ダイナミックランダムアクセスメモリ等に内部電源回路から供給される内部電源電圧をモニタするためのパッドを削減することは急務である。
【０００４】
そこで、モニター用の外部パッドを削減するための手段として、特許文献１に示すように、メモリに電源電圧を供給するための複数の内部電源発生回路を備えた半導体集積回路装置において、モニター用パッドに接続される内部電源発生回路がスイッチによって切り替えられる技術が知られている。
【０００５】
なお、特許文献２には、１つの内部電源回路が出力する内部電源電圧が複数のメモリに共有されることによって、チップ面積が削減される技術について記載されている。
【特許文献１】特開２００４−１８６４３５号公報
【特許文献２】特開２００５−２５９２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のように、複数の内部電源発生回路を備えた半導体集積回路装置は、電源電圧のモニタや外部電圧の印加に用いられるパッドを内部電源発生回路毎に備えたり、特許文献１に示される半導体集積回路装置のようにスイッチを備える必要があった。
【０００７】
本発明は、上記の点に鑑み、複数の内部電源発生回路を備えた半導体集積回路装置のパッド数を削減することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、請求項１の発明は、
同一チップ上に、複数の回路ブロックと、上記複数の回路ブロックに共通の電源電圧を供給する複数の内部電源回路とを備えた半導体集積回路装置であって、
上記複数の回路ブロックと上記複数の内部電源回路とを互いに接続する共通電源配線と、
上記共通電源配線に接続された外部パッドとを備え、
上記各内部電源回路は、所定の電源制御信号によって、上記電源電圧を供給するか否かが制御されるように構成されていることを特徴とする。
【０００９】
これにより、複数の内部電源回路から複数の回路ブロックに供給される電源電圧を、共通電源配線に接続された１つの外部パッドによってモニタできる。
【００１０】
請求項２の発明は、
請求項１の半導体集積回路装置であって、
上記電源制御信号による制御は、上記複数の回路ブロックの少なくとも１つがテストモードである場合に行われることを特徴とする。
【００１１】
これにより、テストモード時に、内部電源回路が電源電圧を供給するかどうかが制御される。
【００１２】
請求項３の発明は、
請求項２の半導体集積回路装置であって、さらに、
上記各回路ブロックにそれぞれ対応して設けられており、当該回路ブロックを上記テストモードにするときＨレベルになる回路ブロックテスト制御信号と、上記電源電圧の供給停止を指示するときＨレベルになる電源供給停止指示信号との論理積をそれぞれ出力する複数のＡＮＤ回路と、
上記各ＡＮＤ回路から出力された論理積の論理和を上記電源制御信号として出力するＯＲ回路とを備えていることを特徴とする。
【００１３】
請求項４の発明は、
請求項２の半導体集積回路装置であって、さらに、
上記各回路ブロックをそれぞれ上記テストモードにするときＨレベルになる複数の回路ブロックテスト制御信号の論理和を出力するＯＲ回路と、
上記論理和と上記電源電圧の供給停止を指示する電源供給停止指示信号との論理積を上記電源制御信号として出力するＡＮＤ回路とを備えていることを特徴とする。
【００１４】
これらにより、回路ブロックテスト制御信号と電源供給停止指示信号によって、内部電源回路が電源電圧を供給するかどうかが容易に制御される。
【００１５】
請求項５の発明は、
請求項１の半導体集積回路装置であって、
上記内部電源回路は、上記電源電圧を供給しない場合、出力をハイインピーダンス状態にするように構成されていることを特徴とする。
【００１６】
これにより、外部パッドから共通電源配線に電圧を容易に印加できる。
【００１７】
請求項６の発明は、
請求項１の半導体集積回路装置であって、
上記各回路ブロックはメモリであり、かつ、同一チップ上に、上記メモリとは別に、論理回路ブロックを備え、
上記内部電源回路から上記メモリに供給される共通の電源電圧は、上記論理回路ブロックに供給される電源電圧以上の電圧であることを特徴とする。
【００１８】
請求項７の発明は、
同一チップ上に、複数の回路ブロックと、上記複数の回路ブロックに共通の電源電圧を供給する複数の内部電源回路とを備えた半導体集積回路装置であって、
上記複数の回路ブロックと上記複数の内部電源回路とを互いに接続する共通電源配線と、
上記共通電源配線に接続された外部パッドと、
上記各回路ブロックおよび上記各内部電源回路にそれぞれ対応して設けられており、モード設定制御信号をそれぞれ保持する複数のモードレジスタとを備え、
上記複数のモードレジスタは、それぞれ、対応する回路ブロックまたは内部電源回路を選択することを示すマクロ選択入力信号が入力されている場合に、保持するモード設定制御信号を、共通のテスト入力信号に応じた値に更新し、
上記複数の回路ブロックおよび上記複数の内部電源回路は、それぞれ、対応する上記モードレジスタに保持されたモード設定制御信号に応じたモードで動作することを特徴とする。
【００１９】
これにより、マクロ選択入力信号によって選択された内部電源回路は、テスト入力信号に応じた値に更新されたモード設定制御信号に応じたモードで動作する。したがって、マクロ選択入力信号によって一部の内部電源回路が選択されるようにすることにより、一部の内部電源回路を、電源電圧を供給するモードにし、他の内部電源回路を、電源電圧を供給しないモードにすること等が可能である。よって、内部電源回路をテストするための回路設計、回路の検査、および回路の評価が容易になる。
【００２０】
請求項８の発明は、
請求項７の半導体集積回路装置であって、
テストモード時に、上記マクロ選択入力信号によって、上記複数の内部電源回路と上記複数の回路ブロックのうちの１つまたは複数が選択されることを特徴とする。
【００２１】
これにより、共通のテスト入力信号に応じた値で動作させる内部電源回路と回路ブロックを、マクロ選択入力信号によって、１つまたは複数、選択できる。
【００２２】
請求項９の発明は、
請求項８の半導体集積回路装置であって、  
上記複数の内部電源回路は、それぞれ、供給する電源電圧のレベルをトリミングする機能を有していることを特徴とする。
【００２３】
これにより、内部電源回路によって供給される電源電圧のレベルをトリミングすることが可能になる。
【００２４】
請求項１０の発明は、
同一チップ上に、複数の回路ブロックと、上記複数の回路ブロックに共通の電源電圧を供給する複数の内部電源回路とを備えた半導体集積回路装置であって、
上記複数の回路ブロックと上記複数の内部電源回路とを互いに接続する共通電源配線と、
上記共通電源配線に接続された外部パッドと、
上記各回路ブロックに対応してそれぞれ設けられ、モード設定制御信号を保持する複数の回路ブロック用モードレジスタと、
上記複数の内部電源回路に共有されており、モード設定制御信号を保持する内部電源回路用モードレジスタとを備え、
上記複数の回路ブロック用モードレジスタは、それぞれ、対応する回路ブロックを選択することを示すマクロ選択入力信号が入力されている場合に、保持するモード設定制御信号を、共通のテスト入力信号に応じた値に更新し、
上記複数の回路ブロックは、それぞれ、対応する上記回路ブロック用モードレジスタに保持されたモード設定制御信号に応じたモードで動作し、
上記複数の内部電源回路は、それぞれ、当該内部電源回路を選択することを示すマクロ選択入力信号が入力されている場合に、上記内部電源回路用モードレジスタによって保持されたモード設定制御信号に応じたモードで動作することを特徴とする。
【００２５】
これにより、マクロ選択入力信号によって選択された内部電源回路は、内部電源回路用モードレジスタによって保持されたモード設定制御信号に応じたモードで動作する。したがって、マクロ選択入力信号によって一部の内部電源回路が選択されるようにすることにより、一部の内部電源回路を、電源電圧を供給するモードにし、他の内部電源回路を、電源電圧を供給しないモードにすること等が可能である。よって、内部電源回路をテストするための回路設計、回路の検査、および回路の評価が容易になる。
【００２６】
請求項１１の発明は、
同一チップ上に、複数の回路ブロックと、上記複数の回路ブロックに共通の電源電圧を供給する複数の内部電源回路とを備えた半導体集積回路装置であって、
上記複数の回路ブロックと上記複数の内部電源回路とを互いに接続する共通電源配線と、
上記共通電源配線に接続された外部パッドと、
上記各内部電源回路にそれぞれ対応して設けられ、モード設定制御信号と当該内部電源回路を選択するか否かを示す選択信号とをそれぞれ保持する複数のモードレジスタとを備え、
上記複数の内部電源回路は、それぞれ、対応する上記モードレジスタに保持された選択信号が、当該内部電源回路を選択することを示している場合に、対応する上記モードレジスタに保持されたモード設定制御信号に応じたモードで動作することを特徴とする。
【００２７】
これにより、選択信号によって選択された内部電源回路は、モードレジスタに保持されたモード設定制御信号に応じたモードで動作する。したがって、選択信号によって一部の内部電源回路が選択されるようにすることにより、一部の内部電源回路を、電源電圧を供給するモードにし、他の内部電源回路を、電源電圧を供給しないモードにすること等が可能である。よって、内部電源回路をテストするための回路設計、回路の検査、および回路の評価が容易になる。
【００２８】
請求項１２の発明は、
請求項１１の半導体集積回路装置であって、
上記複数のモードレジスタは、それぞれ、当該モードレジスタに対応する上記内部電源回路を選択するか否かを示す選択信号に加え、上記複数の内部電源回路のうち当該モードレジスタに対応する上記内部電源回路以外の各内部電源回路を選択するか否かを示す選択信号を保持することを特徴とする。
【００２９】
これにより、複数の内部電源回路に対応する選択信号を各モードレジスタが保持するので、複数のモードレジスタの回路構成を同じにできる。したがって、モードレジスタの設計工数を削減することが容易になる。
【発明の効果】
【００３０】
本発明によると、複数の内部電源発生回路を備えた半導体集積回路装置のパッド数を削減できる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００３２】
《実施形態１》
図１は、本発明の実施形態１に係る半導体集積回路装置の主要構成を示すブロック図である。同図に示すように、半導体集積回路装置は、メモリ１１ａ〜１１ｄ（複数の回路ブロック）、内部電源回路１２ａ、１２ｂ、ＯＲ回路１３（論理和回路）、および外部パッド１４を備えている。また、半導体集積回路装置は、さらに、図示しない論理回路ブロックを備えている。また、半導体集積回路装置は、１チップのシステムＬＳＩで構成されている。
【００３３】
メモリ１１ａ〜１１ｄには、各メモリをテスト状態（テストモード）にするメモリ選択入力信号ＴＥＳＴＩＮ（回路ブロックテスト制御信号）と内部電源回路１２ａ、１２ｂに電源電圧の供給停止を指示する電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴとがそれぞれ入力されるようになっている。電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴがＨ（Ｈｉｇｈ）レベルの場合、内部電源回路１２ａ、１２ｂは電源電圧の供給を停止した状態となり、電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴがＬ（Ｌｏｗ）レベルの場合、内部電源回路１２ａ、１２ｂは電源電圧を供給する状態となる。ここで、メモリ選択入力信号ＴＥＳＴＩＮは、各メモリ１１ａ〜１１ｄに対応する個別の信号であり、電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴは、メモリ１１ａ〜１１ｄに共通の信号である。そして、メモリ１１ａ〜１１ｄは、モードレジスタ１５ａ〜１５ｄを備えている。モードレジスタ１５ａ〜１５ｄは、それぞれ、メモリ選択入力信号ＴＥＳＴＩＮと電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴとの論理積を、信号ＴＥＳＴＶＰＰとして出力するＡＮＤ回路１６ａ〜１６ｄを含んでいる。また、モードレジスタ１５ａ〜１５ｄから出力された信号ＴＥＳＴＶＰＰは、メモリ１１ａ〜１１ｄの外部に出力される。メモリ選択入力信号ＴＥＳＴＩＮ、および電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴは、例えば、外部パッド１４以外の図示しない外部パッド等から入力されるように構成される。電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴは、外部パッド１４によって内部電源回路１２ａ、１２ｂの出力がモニタされる場合はＬレベル、外部パッド１４によってメモリ１１ａ〜１１ｄに電源電圧が印加される場合はＨレベルにされる。また、メモリ１１ａ〜１１ｄは、それぞれメモリ選択入力信号ＴＥＳＴＩＮによってテスト状態にされている場合には動作するが、そうでない場合はスタンバイ状態になるようになっている。なお、メモリ１１ａ〜１１ｄの種類は、ダイナミックランダムアクセスメモリである。
【００３４】
内部電源回路１２ａ、１２ｂは、共通の電源制御信号ＴＥＳＴＶＰＰＩＮによって、メモリ１１ａ〜１１ｄに共通の電源電圧ＶＰＰを供給するか否かが制御されるようになっている。例えば、電源制御信号ＴＥＳＴＶＰＰＩＮがＬレベルの場合は、メモリ１１ａ〜１１ｄに共通の電源電圧ＶＰＰを供給し、電源制御信号ＴＥＳＴＶＰＰＩＮがＨレベルの場合は、出力をハイインピーダンス状態にするようになっている。また、内部電源回路１２ａ、１２ｂは、出力電圧の電圧トリミングが可能である。
【００３５】
上記のように構成されたメモリ１１ａ〜１１ｄおよび内部電源回路１２ａ、１２ｂは、共通電源配線１７によって互いに接続されている。
【００３６】
ＯＲ回路１３は、各メモリ１１ａ〜１１ｄから出力される内部電源回路１２ａ、１２ｂを制御するための信号ＴＥＳＴＶＰＰの論理和を、電源制御信号ＴＥＳＴＶＰＰＩＮとして出力する。電源制御信号ＴＥＳＴＶＰＰＩＮは、内部電源回路１２ａ、１２ｂに、共通の制御信号として入力される。
【００３７】
図示しない論理回路ブロックは、外部パッド１４以外の外部パッドから直接入力される電源電圧で動作するようになっている。例えば、内部電源回路１２ａ、１２ｂからメモリ１１ａ〜１１ｄに供給される電源電圧ＶＰＰは、論理回路ブロックに供給される電源電圧と等しい電圧、または論理回路ブロックに供給される電源電圧より高い電圧（論理回路ブロックに供給される電源電圧以上の電圧）となるように構成される。
【００３８】
次に、上記のように構成された半導体集積回路装置の動作について説明する。
【００３９】
まず、半導体集積回路装置の検査時（テストモード時）に、メモリ選択入力信号ＴＥＳＴＩＮによってメモリ１１ａだけがテスト状態にされ、外部パッド１４によって内部電源回路１２ａ、１２ｂの出力がモニタされる場合の動作について説明する。この場合、電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴはＬレベルなので、メモリ１１ａのＡＮＤ回路１６ａによって出力される電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴとメモリ選択入力信号ＴＥＳＴＩＮとの論理積、すなわち信号ＴＥＳＴＶＰＰは、Ｌレベルとなる。そして、Ｌレベルの信号ＴＥＳＴＶＰＰがモードレジスタ１５ａから出力され、メモリ１１ａの外部に出力される。また、このとき、メモリ１１ｂ〜１１ｄから出力される信号ＴＥＳＴＶＰＰもＬレベルとなっている。メモリ１１ａ〜１１ｄから出力された信号ＴＥＳＴＶＰＰは、ＯＲ回路１３に入力され、ＯＲ回路１３によって、内部電源回路１２ａ、１２ｂ両方にＬレベルの電源制御信号ＴＥＳＴＶＰＰＩＮが入力される。これにより、内部電源回路１２ａ、１２ｂ両方が、電源電圧ＶＰＰを供給する状態（活性状態）となり、メモリ１１ａ〜１１ｄに電源電圧ＶＰＰを供給する。そして、電源電圧ＶＰＰが出力される共通電源配線１７に接続された外部パッド１４からメモリテスタによって共通電源配線１７の電圧がモニタされる。なお、このとき内部電源回路１２ａと内部電源回路１２ｂは、それぞれ単独で電源電圧を出力した場合の電源電圧が等しくなるように構成されることが理想的であるが、プロセスのばらつきなどによってそれらが異なる場合、共通電源配線１７の電圧は目標電圧が高い方の内部電源回路が出力する電源電圧となり、目標電圧が低い方の内部電源回路の出力はハイインピーダンス状態になる。
【００４０】
なお、ここではメモリ１１ａだけがテスト状態にされる場合について説明したが、メモリ１１ａ〜１１ｄのうちの複数のメモリがメモリ選択入力信号ＴＥＳＴＩＮによってテスト状態にされる場合でも、同様に共通電源配線１７の電圧をモニタすることができる。
【００４１】
ここで、共通電源配線１７の電圧を所望の電圧に調整する方法としては、電圧モニタによって得られる電圧が所望の電圧になるように、内部電源回路１２ａ、１２ｂの両方に対して同じ電圧トリミングを行う方法がある。例えば、共通電源配線１７の電圧が所望の電圧より０．２Ｖ低かった場合に、内部電源回路１２ａ、１２ｂの両方に対して、目標電圧を０．２Ｖ高くするような電圧トリミングを行うことによって、共通電源配線１７の電圧を所望の電圧に調整することができる。ただし、このように両方の内部電源回路１２ａ、１２ｂに対して同じ電圧トリミングが行われる場合、トリミング前にプロセスのばらつきなどによって内部電源回路１２ａ、１２ｂの目標電圧が異なっており、目標電圧が低い方の内部電源回路の出力がハイインピーダンス状態になっていた場合は、トリミング後も、目標電圧が低い方の内部電源回路の出力はハイインピーダンス状態になる。
【００４２】
また、内部電源回路１２ａ、１２ｂのいずれか一方の出力電圧を調整する方法としては、調整対象ではない方の内部電源回路の目標電圧を電圧トリミング等により一時的に下げた状態で、共通電源配線１７の電圧をモニタし、調整対象の内部電源回路の出力電圧を調整する方法がある。調整対象ではない方の内部電源回路は、その目標電圧が下げられることにより、出力がハイインピーダンス状態になる。よって、共通電源配線１７の電圧は調整対象の内部電源回路の出力電圧となる。したがって、この状態で共通電源配線１７の電圧、すなわち調整対象の内部電源回路の出力電圧をモニタすることにより、モニタ対象の内部電源回路の出力電圧を電圧トリミング等によって調整できる。また、さらにモニタ対象の内部電源回路を切り替えて同様のモニタおよび調整を行うことによって、内部電源回路１２ａ、１２ｂ両方の出力電圧を調整できる。
【００４３】
また、上記の方法で、内部電源回路１２ａ、１２ｂ両方の出力電圧が互いに等しい所望の電圧になるように片方ずつ調整されることによって、メモリの動作により電流が消費される場合に、２つの（複数の）内部電源回路１２ａ、１２ｂが同じ電流供給特性を有するため、設計時に想定した電圧変動に対して、理想的な電流供給を実現できる。
【００４４】
次に、半導体集積回路装置の検査時（テストモード時）に、メモリ選択入力信号ＴＥＳＴＩＮによってメモリ１１ａだけがテスト状態にされ、外部パッド１４からメモリ１１ａに電源電圧が外部印加される場合の半導体集積回路装置の動作について説明する。この場合、電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴはＨレベルなので、メモリ１１ａのＡＮＤ回路１６ａによって出力される電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴとメモリ選択入力信号ＴＥＳＴＩＮの論理積、すなわち信号ＴＥＳＴＶＰＰは、Ｈレベルとなる。そして、Ｈレベルの信号ＴＥＳＴＶＰＰがモードレジスタ１５ａから出力され、メモリ１１ａの外部に出力される。また、このとき、メモリ１１ｂ〜１１ｄから出力される信号ＴＥＳＴＶＰＰはＬレベルとなっている。メモリ１１ａ〜１１ｄから出力された信号ＴＥＳＴＶＰＰは、ＯＲ回路１３に入力され、ＯＲ回路１３によって、内部電源回路１２ａ、１２ｂ両方にＨレベルの電源制御信号ＴＥＳＴＶＰＰＩＮが入力される。これにより、内部電源回路１２ａ、１２ｂ両方の出力（電圧出力端子）がハイインピーダンス状態になる（内部電源回路１２ａ、１２ｂが非活性状態になる）。そして、外部パッド１４からメモリ１１ａに所定の電圧が印加される。このとき、メモリ１１ｂ〜１１ｄはスタンバイ状態のため、電流が消費されることはなく、検査上問題は発生しない。
【００４５】
上記のように、半導体集積回路装置の検査時に、メモリ選択入力信号ＴＥＳＴＩＮによってメモリ１１ａ〜１１ｄの動作が制御され、さらに、メモリ選択入力信号ＴＥＳＴＩＮと電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴとによって内部電源回路１２ａ、１２ｂの動作が制御される。したがって、電源配線の電圧モニタ、電圧の調整（設定）、および電圧の印加を外部パッド１４から容易に行うことができる。
【００４６】
なお、ここではメモリ１１ａだけに外部パッド１４から電圧が印加される場合について説明したが、メモリ１１ａ〜１１ｄのうちの複数のメモリをメモリ選択入力信号ＴＥＳＴＩＮによってテスト状態にすることによって、複数のメモリに電圧を印加することもできる。
【００４７】
このように、本実施形態の半導体集積回路装置によれば、複数の内部電源回路１２ａ、１２ｂによって１つの外部パッド１４が共有されることにより、電源配線の電圧モニタ等に用いられる外部パッドが削減される。したがって、システムＬＳＩに多数のメモリが搭載された場合にも、駆動能力維持のために多数の内部電源回路が搭載されることによる外部パッドの数の増大が防止される。
【００４８】
また、本実施形態の半導体集積回路装置においては、ＴＥＳＴＶＰＰＩＮがＨレベルの場合は、内部電源回路１２ａ、１２ｂの出力がハイインピーダンス状態になるように構成されているので、テスト時を考慮して共通電源配線１７と各内部電源回路１２ａ、１２ｂとの間にスイッチ等の回路を設ける必要がない。したがって、スイッチ等の回路を設計する必要がない分、設計期間の短縮になる。
【００４９】
さらに、複数の内部電源回路１２ａ、１２ｂによって１つの外部パッド１４が共有されることは、特に、メモリ動作時に消費される電流が大きい回路のパッド数削減に有効な手段である。すなわち、メモリ動作時に消費される電流が大きい回路では、一般に、内部電源回路が多く備えられるので、本発明のように外部パッドが共有される場合の方が、内部電源回路毎に外部パッドが備えられるようにした場合よりも外部パッドの数が大分少なくなる。複数の内部電源回路１２ａ、１２ｂが、例えば、同一チップに混載されたロジック回路に使用する電圧レベルと同じ電圧もしくはメモリ動作に使う前記電圧レベルより昇圧された電圧を発生する内部電源回路である場合も、外部パッドの共有によって外部パッドが削減できることはいうまでもない。
【００５０】
なお、メモリ１１ａ〜１１ｄの種類は、ダイナミックランダムアクセスメモリに限らず、システムＬＳＩに複数搭載されるメモリであればその他の種類のメモリであってもよい。
【００５１】
また、本実施形態においては、メモリ選択入力信号ＴＥＳＴＩＮと電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴとの論理積を出力するＡＮＤ回路１６ａ〜１６ｄと、それら論理積の論理和を出力するＯＲ回路１３によって電源制御信号ＴＥＳＴＶＰＰＩＮが生成されるように構成されていたが、電源制御信号ＴＥＳＴＶＰＰＩＮを生成する回路の構成はこれに限らない。例えば、各メモリのメモリ選択入力信号ＴＥＳＴＩＮの論理和を出力するＯＲ回路、およびその論理和、すなわちＯＲ回路の出力と電源供給停止指示信号ＴＥＳＴＶＰＰＣＮＴとの論理積を電源制御信号ＴＥＳＴＶＰＰＩＮとして出力するＡＮＤ回路によって電源制御信号ＴＥＳＴＶＰＰＩＮが生成される構成であってもよい。
【００５２】
《実施形態２》
図２は、本発明の実施形態２に係る半導体集積回路装置の主要構成を示すブロック図である。同図に示すように、本実施形態の半導体集積回路装置は、メモリ２１ａ〜２１ｄ（複数の回路ブロック）、内部電源回路２２ａ、２２ｂ、および外部パッド１４を備えている。また、メモリ２１ａ〜２１ｄ、および内部電源回路２２ａ、２２ｂの内部に、モードレジスタ２５ａ〜２５ｆを備えている。また、この半導体集積回路装置は、さらに、図示しない論理回路ブロックを備えている。また、この半導体集積回路装置は、１チップのシステムＬＳＩで構成されている。
【００５３】
メモリ２１ａ〜２１ｄ、および内部電源回路２２ａ、２２ｂには、各メモリ２１ａ〜２１ｄ、および各内部電源回路２２ａ、２２ｂに対応する個別のマクロ選択入力信号ＰＣＳ１〜ＰＣＳ６が入力される。また、メモリ２１ａ〜２１ｄ、および内部電源回路２２ａ、２２ｂには、メモリ２１ａ〜２１ｄ、および内部電源回路２２ａ、２２ｂに共通のテスト入力信号ＰＴＥＳＴおよびテスト入力クロック信号ＰＴＣＫが入力される。
【００５４】
各メモリ２１ａ〜２１ｄは、対応するモードレジスタ２５ａ〜２５ｄによって生成（保持）されたモード設定制御信号Ｍ１〜Ｍｎによって、テスト状態とスタンバイ状態とに制御される。なお、本明細書では、この２つのモードについてしか触れていないが、メモリ２１ａ〜２１ｄが、モード設定制御信号Ｍ１〜Ｍｎによって制御されることにより、より多種のモードの動作を行うようにしてもよい。
【００５５】
また、内部電源回路２２ａ、２２ｂは、それぞれ、対応するモードレジスタ２５ｅ、２５ｆによって生成（保持）されたモード設定制御信号Ｍ１〜Ｍｎによって、メモリ２１ａ〜２１ｄに内部電源電圧ＶＰＰを供給するか、または、出力をハイインピーダンス状態（Ｈｉ−Ｚ状態）にするかどうかが制御される。なお、本明細書では、この２つのモードについてしか触れていないが、内部電源回路２２ａ、２２ｂが、モード設定制御信号Ｍ１〜Ｍｎによって制御されることにより、より多種のモードの動作を行うようにしてもよい。また、内部電源回路２２ａ、２２ｂは、出力電圧の電圧トリミングが可能である。
【００５６】
つまり、メモリ２１ａ〜２１ｄ、および内部電源回路２２ａ、２２ｂは、それぞれ、モード設定制御信号Ｍ１〜Ｍｎに応じたモードで動作する。
【００５７】
モードレジスタ２５ａ〜２５ｆは、それぞれ、対応するメモリ２１ａ〜２１ｄ、または内部電源回路２２ａ、２２ｂに対してモード設定を行う機能を有する。具体的には、図３に示すように、複数のＤフリップフロップ２６、およびＡＮＤ回路２７を備えている。各モードレジスタ２５ａ〜２５ｆには、テスト入力信号ＰＴＥＳＴ、マクロ選択入力信号ＰＣＳ１〜ＰＣＳ６、およびテスト入力クロック信号ＰＴＣＫが入力される。そして、各モードレジスタ２５ａ〜２５ｆは、入力されるこれらの信号に基づいて、モード設定制御信号Ｍ１〜Ｍｎを生成するようになっている。各モードレジスタは、対応するマクロ選択入力信号ＰＣＳ１〜ＰＣＳ６がＨレベルの場合に、保持するモード設定制御信号Ｍ１〜Ｍｎが、テスト入力信号ＰＴＥＳＴに応じた値に更新される。マクロ選択入力信号ＰＣＳ１〜ＰＣＳ６によって選択されたすべてのメモリ２１ａ〜２１ｄ、および内部電源回路２２ａ、２２ｂにおいて、モード設定制御信号Ｍ１〜Ｍｎが、メモリ２１ａ〜２１ｄ、および内部電源回路２２ａ、２２ｂで共通のテスト入力信号ＰＴＥＳＴによって活性化される。
【００５８】
このように、機能が違うメモリ２１ａ〜２１ｄ、および内部電源回路２２ａ、２２ｂのモードが、共通の機能を有するモードレジスタ２５ａ〜２５ｆによって設定される。したがって、テスト時に、選択された回路ブロックと内部電源回路とで違うテストモードが、あるモード設定信号によって設定されること等によるテスト動作不具合が起こらない。
【００５９】
モードレジスタ２５ａ〜２５ｆを同じ構成にすることによって、モードレジスタの設計工数を短縮できる。しかし、モードレジスタの回路面積削減等のために、同じ機能を有するが回路構成の異なるモードレジスタを用いてもよい。
【００６０】
マクロ選択入力信号ＰＣＳ１〜ＰＣＳ６は、対応する内部電源回路２２ａ、２２ｂ、またはメモリ２１ａ〜２１ｄを選択（特定）する場合にはＨレベル（活性化状態）にされ、対応する内部電源回路２２ａ、２２ｂ、またはメモリ２１ａ〜２１ｄを選択（特定）しない場合にはＬレベルにされる。
【００６１】
以上のように構成された半導体集積回路装置において、内部電源回路２２ｂによって供給（発生）される内部電源電圧ＶＰＰのレベルがモニタされ、所望の電圧レベルに設定される時の回路動作について説明する。
【００６２】
このとき、各モードレジスタ２５ａ〜２５ｆには、内部電源回路２２ａ、２２ｂのいずれかを非活性状態にするモード、すなわち、内部電源回路２２ａ、２２ｂのいずれかからメモリ２１ａ〜２１ｄへの出力をハイインピーダンス状態にするモードを示すテスト入力信号ＰＴＥＳＴが、テスト入力クロック信号ＰＴＣＫに同期して１ビットずつシリアルに入力される。また、このとき同時に、マクロ選択入力信号ＰＣＳ５がＨレベルにされるので、モードレジスタ２５ｅにおいて、テスト入力クロック信号ＰＴＣＫがＤフリップフロップ２６にクロック信号として入力される。これにより、所定クロック周期分の時間の経過後、テスト入力信号ＰＴＥＳＴの信号値が、モード設定制御信号Ｍ１〜Ｍｎとして、パラレルに出力される。このモード設定制御信号Ｍ１〜Ｍｎに応じて、内部電源回路２２ａからメモリ２１ａ〜２１ｄへの出力がハイインピーダンス状態になる。この状態において、外部パッド１４には、内部電源回路２２ｂで生成された内部電源電圧ＶＰＰが出力されるので、この内部電源電圧ＶＰＰのレベルを、モニターすることによって所望の電圧レベルに設定できる。
【００６３】
このように、複数の内部電源回路がそれぞれモードレジスタを備え、個々の内部電源回路のモードが、内部電源回路を特定するためのマクロ選択入力信号と複数の各内部電源回路に共通に接続されたテスト入力信号とによって個別に制御される。したがって、パッド数削減効果を得られるとともに、特に、プロセスのばらつき等が原因で、内部電源回路毎に異なる内部電源電圧ＶＰＰが生成されている場合に、テスト入力信号によってモードを設定することにより、すべての内部電源回路によって生成される内部電源電圧ＶＰＰを所望の同じ電圧に設定できる。これによって、例えば、通常動作時にメモリ２１ａ〜２１ｄを動作させるために内部電源回路２２ａおよび内部電源回路２２ｂによって生成される内部電源電圧ＶＰＰの電圧レベルを、プロセスのばらつき等のばらつき要因に関わらず同じにできる。したがって、供給される内部電源電圧を設計値通りにでき、信頼性の高いＬＳＩを製造できる。
【００６４】
また、システムＬＳＩ内で、内部電源回路に関するテスト用回路を、配線を接続するだけの容易な設計によって設計できるため、テスト用回路設計工数を大幅に軽減することができる。
【００６５】
また、本実施形態の半導体集積回路装置では、テスト時に、内部電源電圧ＶＰＰを供給する内部電源回路の数が、テスト入力信号によって設定されるテストモードに応じて変更されるようになっている。したがって、内部電源電圧ＶＰＰを供給する内部電源回路の数をテスト入力信号によって変更することにより、動作するメモリ２１ａ〜２１ｄの数に応じた必要な内部電源回路数の評価等を容易にできる。したがって、最適な内部電源回路数を実デバイスを使って決定できる。
【００６６】
また、メモリ２１ａ〜２１ｄは、内部電源回路２２ａ、２２ｂをテストするモード等、メモリ２１ａ〜２１ｄをテストモードにする必要のないモード等においては、あるモード設定制御信号が活性化される等しても、モード設定制御信号によってモード設定されないようになっている。
【００６７】
また、テストモード時に、マクロ選択入力信号ＰＣＳ１〜ＰＣＳ６によって、メモリ２１ａ〜２１ｄと内部電源回路２２ａ、２２ｂのうちの１つまたは複数が選択されるようになっている。すなわち、マクロ選択入力信号ＰＣＳ１〜ＰＣＳ６のうち、Ｈレベルにされるのは、１つであってもよいし、複数のマクロ選択入力信号のどのような組合せであってもよい。
【００６８】
このように、メモリ２１ａ〜２１ｄと内部電源回路２２ａ、２２ｂのうちの一部をシステムＬＳＩの中の回路マクロとして任意に選択できるようになっているので、テストモードにされるメモリ２１ａ〜２１ｄの数と内部電源電圧ＶＰＰを供給する内部電源回路２２ａ、２２ｂの数との関係の評価を容易に行える。
【００６９】
また、内部電源回路２２ａ、２２ｂは、それぞれ、供給する内部電源電圧ＶＰＰのレベルをトリミングする機能を有している。このように、共通の電圧レベルに設定された内部電源電圧ＶＰＰで通常動作を行わせるためにフューズ（ｆｕｓｅ）等によってトリミングする機能を内部電源回路２２ａ、２２ｂに設けることによって、プロセスばらつき等のばらつき要因の影響が解消されたＬＳＩを製造できる。
【００７０】
《実施形態３》
図４は、本発明の実施形態３に係る半導体集積回路装置の主要構成を示すブロック図である。同図に示すように、本実施形態の半導体集積回路装置は、モードレジスタ３１（内部電源回路用モードレジスタ）を備え、内部電源回路２２ａ、２２ｂに代えて、内部電源回路３２ａ、３２ｂを備えている点で、実施形態２の半導体集積回路装置と異なっている。また、この半導体集積回路装置は、実施形態２の半導体集積回路装置と同様に、さらに、図示しない論理回路ブロックを備え、１チップのシステムＬＳＩで構成されている。
【００７１】
モードレジスタ３１は、モードレジスタ２５ａ〜２５ｄ（回路ブロック用モードレジスタ）と同様に、図３に示されるような回路構成を有する。しかし、モードレジスタ３１は、そのＡＮＤ回路２７のマクロ選択入力信号用の入力端子の電圧がＨレベルに固定される点で、モードレジスタ２５ａ〜２５ｄと異なっている。モードレジスタ３１は、モード設定制御信号Ｍ１〜Ｍｎに応じて、内部電源回路制御信号ＰＶＰＰＣＮＴを出力する。内部電源回路制御信号ＰＶＰＰＣＮＴは、内部電源回路３２ａ、３２ｂをハイインピーダンス状態にする場合にＨレベルになり（活性化され）、そうでない場合にはＬレベルになる。
【００７２】
また、内部電源回路３２ａ、３２ｂは、それぞれ、対応するマクロ選択入力信号ＰＣＳ５、ＰＣＳ６がＨレベルの場合に、モードレジスタ３１によって保持されたモード設定制御信号Ｍ１〜Ｍｎに応じたモードで動作する。具体的な構成としては、内部電源回路３２ａ、３２ｂは、内部に制御回路３５ａ、３５ｂを備えている。制御回路３５ａ、３５ｂは、それぞれ、モードレジスタ３１によって出力された内部電源回路制御信号ＰＶＰＰＣＮＴと対応するマクロ選択入力信号ＰＣＳ５、ＰＣＳ６との論理積を信号ＰＶＰＰとして出力するＡＮＤ回路を備えている。内部電源回路３２ａ、３２ｂは、対応する制御回路３５ａ、３５ｂのＡＮＤ回路によって出力された信号ＰＶＰＰがＨレベルの場合には、出力をハイインピーダンス状態にし、Ｌレベルの場合には、メモリ２１ａ〜２１ｄに内部電源電圧ＶＰＰを供給する。
【００７３】
以上のように構成された半導体集積回路装置において、内部電源回路３２ｂによって供給（発生）される内部電源電圧ＶＰＰのレベルがモニタされ、所望の電圧レベルに設定される時の回路動作について説明する。
【００７４】
このとき、内部電源回路３２ａ、３２ｂのいずれかを非活性状態にするモード、すなわち、内部電源回路３２ａ、３２ｂのいずれかからメモリ２１ａ〜２１ｄへの出力をハイインピーダンス状態にするモードを示すテスト入力信号ＰＴＥＳＴが、テスト入力クロック信号ＰＴＣＫに同期して、モードレジスタ２５ａ〜２５ｄ、３１にシリアルに入力される。このテスト入力信号ＰＴＥＳＴがモードレジスタ３１に入力されることにより、モードレジスタ３１において、内部電源回路３２ａ、３２ｂをハイインピーダンス状態にするための内部電源回路制御信号ＰＶＰＰＣＮＴがＨレベルになる。また、このとき同時に、マクロ選択入力信号ＰＣＳ５がＨレベルにされるので、制御回路３５ａのＡＮＤ回路によって出力される信号ＰＶＰＰがＨレベルになる。これにより、内部電源回路３２ａの出力がハイインピーダンス状態となる。この状態において、外部パッド１４には、内部電源回路３２ｂで生成された内部電源電圧ＶＰＰが出力されるので、この内部電源電圧ＶＰＰのレベルを、モニターすることによって所望の電圧レベルに設定できる。このように、複数の内部電源回路３２ａ、３２ｂを制御するために、１つのモードレジスタ３１が共通に使用されるので、モードレジスタの面積オーバーヘッドを削減でき、システムＬＳＩの面積を削減できる。
【００７５】
なお、さらに、メモリ２１ａ〜２１ｄに対応するモードレジスタ２５ａ〜２５ｄとモードレジスタ３１を１つに共通化してもよい。この場合には、モードレジスタの面積削減効果と、テスト設計時にモードレジスタからの出力信号等を通過させる配線を配置する領域のオーバーヘッドとを鑑みて面積優位な設計を行えばよい。
【００７６】
《実施形態４》
図５は、本発明の実施形態４に係る半導体集積回路装置の主要構成を示すブロック図である。同図に示すように、本実施形態の半導体集積回路装置は、内部電源回路２２ａ、２２ｂに代えて、内部電源回路４２ａ、４２ｂを備えている点で、実施形態２の半導体集積回路装置と異なっている。また、この半導体集積回路装置は、実施形態２の半導体集積回路装置と同様に、さらに、図示しない論理回路ブロックを備え、１チップのシステムＬＳＩで構成されている。
【００７７】
内部電源回路４２ａ、４２ｂは、モードレジスタ制御回路４５ａ、４５ｂを備えている。
【００７８】
モードレジスタ制御回路４５ａ、４５ｂは、図６に示すように、それぞれ、モードレジスタ４６と制御回路４８を備えている。モードレジスタ４６は、複数のＤフリップフロップ４７を備えている。制御回路４８は、ＡＮＤ回路を備え、回路制御信号を出力する。
【００７９】
内部電源回路４２ａ、４２ｂは、それぞれ、対応するモードレジスタ制御回路４５ａ、４５ｂによって出力される回路制御信号がＨレベルの場合には、出力をハイインピーダンス状態（Ｈｉ−Ｚ状態）にし、回路制御信号がＬレベルの場合には、メモリ２１ａ〜２１ｄに内部電源電圧ＶＰＰを供給する。
【００８０】
以上のように構成された半導体集積回路装置において、内部電源回路４２ｂによって供給（発生）される内部電源電圧ＶＰＰのレベルがモニタされ、所望の電圧レベルに設定される時の回路動作について説明する。
【００８１】
このとき、内部電源回路４２ａ、４２ｂのいずれかを非活性状態にするモード、すなわち、内部電源回路２２ａ、２２ｂのいずれかからメモリ２１ａ〜２１ｄへの出力をハイインピーダンス状態にするモードを示すテスト入力信号ＰＴＥＳＴ、内部電源回路２２ａを選択するか否かを示すマクロ選択入力信号ＰＣＳ５、および内部電源回路２２ａを選択するか否かを示すマクロ選択入力信号ＰＣＳ６が、一連のシリアル信号として、テスト入力クロック信号ＰＴＣＫに同期して、モードレジスタ制御回路４５ａ、４５ｂに１ビットずつ入力される。このとき、マクロ選択入力信号ＰＣＳ５がＨレベルにされている。したがって、これらの入力信号により、モードレジスタ制御回路４５ａ、４５ｂから出力されるモード設定出力信号Ｍｎとマクロ選択出力信号ＰＣＳＰ１がＨレベルになる。これにより、内部電源回路４２ａにおいては、回路制御信号がＨレベル（活性化状態）となり、内部電源回路４２ａの出力がハイインピーダンス状態になる。一方、モードレジスタ制御回路４５ｂ内では、制御回路４８にＬレベルのマクロ選択出力信号ＰＣＳＰ２が入力されているので、内部電源回路４２ｂは前記テストモードにならず、内部電源電圧ＶＰＰを出力する。このように、内部電源回路４２ａ、４２ｂは、それぞれ、対応するモードレジスタ４６に保持されたマクロ選択出力信号ＰＣＳＰ１、ＰＣＳＰ２（選択信号）が、その内部電源回路４２ａ、４２ｂを選択することを示している場合に、そのモードレジスタ４６に保持されたモード設定制御信号に応じたモードで動作する。
【００８２】
このように、本実施形態の半導体集積回路装置では、内部電源回路４２ａ、４２ｂを選択するマクロ選択入力信号が、テスト入力信号と連続するシリアル信号として入力されるので、マクロ選択入力信号用の配線を設ける必要がない。したがって、内部電源回路に接続される配線数が削減されるので、テスト用回路の設計がより容易になり、ＬＳＩの面積の削減が可能になる。
【００８３】
また、内部電源回路４２ａ、４２ｂを選択するマクロ選択入力信号ＰＣＳ５、ＰＣＳ６が、テスト信号ＰＴＥＳＴと同じ入力経路で内部電源回路４２ａ、４２ｂに入力され、内部電源回路４２ａ、４２ｂは、それぞれ、別個の信号経路で、マクロ選択出力信号ＰＣＳＰ１、ＰＣＳＰ２を出力する。そして、各内部電源回路４２ａ、４２ｂには、当該内部電源回路４２ａ、４２ｂから出力されたマクロ選択出力信号ＰＣＳＰ１、ＰＣＳＰ２のうち、当該内部電源回路４２ａ、４２ｂを選択する一方だけが入力され、制御回路４８内のＡＮＤ回路に入力される。
【００８４】
このように、モードレジスタ制御回路４５ａ、４５ｂを含む２つの内部電源回路４２ａ、４２ｂは、いずれも、マクロ選択入力信号ＰＣＳ５、ＰＣＳ６の両方を保持し、互いに同じ回路構成を有する回路ブロック（マクロ）となる。したがって、システムＬＳＩのテスト用回路の設計としては、１種類の内部電源回路を設計し、必要な配線を内部電源回路４２ａ、４２ｂの外部端子に接続すればよくなるので、内部電源回路４２ａ、４２ｂのマクロ設計工数を削減できる。また、マクロ選択入力信号ＰＣＳ５、ＰＣＳ６用の信号線をチップ内に引き回す必要がなくなるので、配線面積を削減できる。
【００８５】
以上のように、上記実施形態１〜４においては、内部電源回路が２つ、メモリが４つの例について説明したが、内部電源回路やメモリがどのような個数の場合でも１つの外部パッドによって電圧モニタや電圧の印加を行うことができる。したがって、システムＬＳＩに搭載されるメモリの個数に応じて内部電源回路の個数を変更することが容易にできる。
【００８６】
また、複数の内部電源回路から複数のメモリではなく複数の論理回路ブロックに電源電圧が供給される構成においても本発明を適用できる。例えば、メモリ１１ａ〜１１ｄに代えて４つの論理回路ブロックに内部電源回路１２ａ、１２ｂから電源電圧が供給されるようにしても、パッド削減の効果を得ることができる。つまり、本発明の効果を得るためには、複数の回路ブロックに複数の内部電源回路から共通の電源電圧が供給される構成であればよい。
【産業上の利用可能性】
【００８７】
本発明に係る半導体集積回路装置は、複数の内部電源発生回路を備えた半導体集積回路装置のパッド数を削減できるという効果を有し、例えば、デジタル家電製品等に搭載される、ダイナミックランダムアクセスメモリ等が搭載された半導体集積回路装置等として有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施形態１に係る半導体集積回路装置の主要構成を示すブロック図である。
【図２】本発明の実施形態２に係る半導体集積回路装置の主要構成を示すブロック図である。
【図３】同、モードレジスタ２５ａ〜２５ｆの構成を示すブロック図である。
【図４】本発明の実施形態３に係る半導体集積回路装置の主要構成を示すブロック図である。
【図５】本発明の実施形態４に係る半導体集積回路装置の主要構成を示すブロック図である。
【図６】同、モードレジスタ制御回路４５ａ、４５ｂの構成を示すブロック図である。
【符号の説明】
【００８９】
１１ａ〜１１ｄ  メモリ
１２ａ、１２ｂ  内部電源回路
１３      ＯＲ回路
１４      外部パッド
１５ａ〜１５ｄ  モードレジスタ
１６ａ〜１６ｄ  ＡＮＤ回路
１７      共通電源配線
２１ａ〜２１ｄ  メモリ
２２ａ、２２ｂ  内部電源回路
２５ａ〜２５ｆ  モードレジスタ
２６      Ｄフリップフロップ
２７      ＡＮＤ回路
３１      モードレジスタ
３２ａ、３２ｂ  内部電源回路
３５ａ、３５ｂ  制御回路
４２ａ、４２ｂ  内部電源回路
４５ａ、４５ｂ  モードレジスタ制御回路
４６      モードレジスタ
４７      Ｄフリップフロップ
４８      制御回路
【図１】
2007317345.tif 000003
【図２】
2007317345.tif 000004
【図３】
2007317345.tif 000005
【図４】
2007317345.tif 000006
【図５】
2007317345.tif 000007
【図６】
2007317345.tif 000008