(57)【要約】【課題】  簡易な構成によって広範囲の測定レンジと容易な測定操作を実現した高精度の電流検出回路を提供する。【解決手段】  第１ＦＥＴのドレイン・ソース間を被検出電流の電流路とし被検出電流による第１ＦＥＴのドレイン・ソース間電圧に基づき被検出電流を測定する電流検出回路が、定電流をドレイン・ソース間に供給される第２ＦＥＴと、第２ＦＥＴのドレイン・ソース間電圧が常に一定電圧となるように第２ＦＥＴのソース・ゲート間に対して必要な電圧を印加するべく所定の制御電圧を発生するネガティブフィードバック制御手段と、発生した制御電圧を第１ＦＥＴのゲートに対して印加する。【選択図】  図１
2007010372.tif 000002
【特許請求の範囲】
【請求項１】
第１ＦＥＴのドレイン・ソース間またはソース・ドレイン間を被検出電流の電流路とし前記被検出電流による前記第１ＦＥＴのドレイン・ソース間またはソース・ドレイン間の電圧降下に基づき前記被検出電流を測定する電流検出回路において、
定電流源からの定電流をドレイン・ソース間またはソース・ドレイン間に供給される第２ＦＥＴと、
前記第２ＦＥＴのドレイン・ソース間またはソース・ドレイン間の電圧が常に一定電圧となるように前記第２ＦＥＴのソース・ゲート間またはドレイン・ゲート間に対して必要な電圧を印加するべく所定の制御電圧を発生するネガティブフィードバック制御手段とを有し、かつ
前記ネガティブフィードバック制御手段の発生する前記制御電圧を前記第１ＦＥＴのソース・ゲート間またはドレイン・ゲート間に対して印加することを特徴とする電流検出回路。
【請求項２】
前記ネガティブフィードバック制御手段が、前記第２ＦＥＴのドレイン・ソース間またはソース・ドレイン間の電圧が常に基準電圧と等しくなるように前記第２ＦＥＴのソース・ゲート間またはドレイン・ゲート間に対して必要な電圧を印加することを特徴とする請求項１に記載の電流検出回路。
【請求項３】
前記第１ＦＥＴと前記第２ＦＥＴとが同一温度特性を有することを特徴とする請求項１または２に記載の電流検出回路。
【請求項４】
前記第１ＦＥＴと前記第２ＦＥＴとは環境温度結合されていることを特徴とする請求項１〜３のいずれかに記載の電流検出回路。
【請求項５】
前記ネガティブフィードバック制御手段の発生する前記制御電圧を分圧する第１レンジ切替回路を有し、該第１レンジ切替回路により分圧された電圧を前記第２ＦＥＴのゲートに対して印加することを特徴とする請求項１〜４のいずれかに記載の電流検出回路。
【請求項６】
前記第１レンジ切替回路が複数の分圧値の中からいずれかを選択する手段を具備することを特徴とする請求項５に記載の電流検出回路。
【請求項７】
前記定電流源からの定電流の値を変更する手段を具備する第２レンジ切替回路を有することを特徴とする請求項１〜６のいずれかに記載の電流検出回路。
【請求項８】
前記第１ＦＥＴ及び前記第２ＦＥＴの各々のドレインを電位基準ラインへ接続したことを特徴とする請求項１〜７のいずれかに記載の電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力回路や電子機器等の電気回路に流れる電流を検出する電流検出回路に関し、特に直流及び交流の双方について高精度かつ広い測定レンジでの電流検出を実現する電流検出回路に関する。
【背景技術】
【０００２】
電気回路に流れる電流の検出方法として、シャント抵抗器の両端の電圧降下を測定する方法が知られている。シャント抵抗器を用いる場合は、被検出電流Ｉと抵抗Ｒの積である電圧Ｖを検出することで被検出電流Ｉを測定する。この方式によるマルチテスタ等では、例えば、異なる値の抵抗Ｒをスイッチで切り替えることにより被検出電流の大小に対応する。
【０００３】
また、カレントトランスを利用する方法、ホール素子を利用する方法等もある。
【０００４】
さらに、特許文献１及び２では、被検出電流をＦＥＴ(Field Effect Transisor)のドレイン・ソース間に流し、ＦＥＴのドレイン・ソース間の電圧降下Ｖｄを測定することにより被検出電流を測定する方法を開示している。これは、ＦＥＴのドレイン・ソース間のオン抵抗Ｒｄがドレイン電流Ｉｄに対してほぼ一定であるという特性を利用したものである。この原理は、次式(1)の通りである。
Ｉｄ＝Ｖｄ／Ｒｄ        ・・・(1)
Ｉｄ：ドレイン・ソース間電流（被検出電流）
Ｖｄ：ドレイン・ソース間電圧
Ｒｄ：ドレイン・ソース間オン抵抗
【０００５】
上記のＦＥＴ方式では、ゲート電圧によりオン抵抗Ｒｄを所定値に設定する。従って、被検出電流の大きさに応じて測定に適した出力電圧が得られるオン抵抗Ｒｄとするためにゲート電圧を設定する。よって、ゲート電圧により被検出電流の大小に対応できる。
【特許文献１】特開平６−２０１７３８号公報
【特許文献２】特開平７−１９８７５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の電流検出方法はいずれも測定レンジに制限があり、例えば１μＡ〜１００Ａといった広範囲の電流を１つの回路で測定可能なものは実現されていない。
【０００７】
シャント抵抗器を用いる場合は、十分大きな電流であれば高い精度で電流Ｉを測定することができるが、微小電流の測定時には電圧Ｖが小さくなり、高精度の電流測定は困難となる。また、電流Ｉが大きくなると、シャント抵抗器で発生する損失Ｉ２Ｒが大きくなるために測定レンジが制限されることとなる。さらに、マルチテスタ等では、大電流を測定する場合はスイッチ接点の電流容量の制限や接触抵抗の影響があるため、大電流測定用にスイッチ接点のない専用の端子を備えている。従って、大電流測定の場合には専用の端子に接続し替える操作が必要となり煩雑である。
【０００８】
カレントトランスやホール素子を利用する方法は、電流が発生する磁界の強さに基づいて電流計測するため、大きな電流領域では出力電圧の飽和により、また小さな電流領域では測定精度によって測定レンジが制限されることとなる。
【０００９】
ＦＥＴのドレイン・ソース間電圧Ｖｄによって電流を測定する方法では、ＦＥＴの特性により大電流領域でオン抵抗Ｒｄが一定領域ではなくなることにより測定レンジが制限され、小さな電流領域では測定精度によって測定レンジが制限されることとなる。  
【００１０】
また、ＦＥＴ方式では、測定精度を高めるためには、ドレイン・ソース間のオン抵抗Ｒｄを高精度に設定しなければならないが、オン抵抗Ｒｄを決定するゲート電圧をどのように高精度に設定しても、オン抵抗Ｒｄは一意に決定されない。これは、個々のＦＥＴ特性にばらつきがあることに起因しており、ゲート電圧の精度を高めることによってはオン抵抗Ｒｄの高精度化は達成できない。
【００１１】
さらに、ドレイン・ソース間のオン抵抗Ｒｄの温度特性は正特性を有するため、同一ゲート電圧であっても温度によりオン抵抗Ｒｄは変化する。これらの要因から、ＦＥＴのドレイン・ソース間電圧Ｖｄによる電流検出方法の高精度化は困難であった。
【００１２】
斯かる現状に鑑み本発明は、簡易な構成によって広範囲の測定レンジと容易な測定操作を実現した高精度の電流検出回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するべく本発明は以下の構成を提供する。
（１）請求項１に係る電流検出回路は、第１ＦＥＴのドレイン・ソース間またはソース・ドレイン間を被検出電流の電流路とし前記被検出電流による前記第１ＦＥＴのドレイン・ソース間またはソース・ドレイン間の電圧降下に基づき前記被検出電流を測定する電流検出回路において、定電流源からの定電流をドレイン・ソース間またはソース・ドレイン間に供給される第２ＦＥＴと、前記第２ＦＥＴのドレイン・ソース間またはソース・ドレイン間の電圧が常に一定電圧となるように前記第２ＦＥＴのソース・ゲート間またはドレイン・ゲート間に対して必要な電圧を印加するべく所定の制御電圧を発生するネガティブフィードバック制御手段とを有し、かつ前記ネガティブフィードバック制御手段の発生する前記制御電圧を前記第１ＦＥＴのソース・ゲート間またはドレイン・ゲート間に対して印加することを特徴とする。
【００１４】
（２）請求項２に係る電流検出回路は、請求項１において、前記ネガティブフィードバック制御手段が、前記第２ＦＥＴのドレイン・ソース間またはソース・ドレイン間の電圧が常に基準電圧と等しくなるように前記第２ＦＥＴのソース・ゲート間またはドレイン・ゲート間に対して必要な電圧を印加することを特徴とする。
【００１５】
（３）請求項３に係る電流検出回路は、請求項１または２において、前記第１ＦＥＴと前記第２ＦＥＴとが同一温度特性を有することを特徴とする。
【００１６】
（４）請求項４に係る電流検出回路は、請求項１〜３のいずれかにおいて、前記第１ＦＥＴと前記第２ＦＥＴとは環境温度結合されていることを特徴とする。
【００１７】
（５）請求項５に係る電流検出回路は、請求項１〜４のいずれかにおいて、前記ネガティブフィードバック制御手段の発生する前記制御電圧を分圧する第１レンジ切替回路を有し、該第１レンジ切替回路により分圧された電圧を前記第２ＦＥＴのゲートに対して印加することを特徴とする。
【００１８】
（６）請求項６に係る電流検出回路は、請求項５において、前記第１レンジ切替回路が複数の分圧値の中からいずれかを選択する手段を具備することを特徴とする。
【００１９】
（７）請求項７に係る電流検出回路は、請求項１〜６のいずれかにおいて、前記定電流源からの定電流の値を変更する手段を具備する第２レンジ切替回路を有することを特徴とする。
【００２０】
（８）請求項８に係る電流検出回路は、請求項１〜７のいずれかにおいて、前記第１ＦＥＴ及び前記第２ＦＥＴの各々のドレインを電位基準ラインへ接続したことを特徴とする。
【発明の効果】
【００２１】
・請求項１に係る発明では、被検出電流を第１ＦＥＴのドレイン・ソース間(またはソース・ドレイン間)に流してドレイン・ソース間電圧(ソース・ドレイン間電圧)を測定することにより被検出電流の値を測定する電流検出回路において、第１ＦＥＴのドレイン・ソース間抵抗を常に一定に保持することができるように第２ＦＥＴとネガティブフィードバック手段とを具備する制御回路を設ける。この第２ＦＥＴは、ドレイン・ソース間(またはソース・ドレイン間)に定電流を供給されると同時にそのドレイン・ソース間(またはソース・ドレイン間)の電圧が常に一定電圧となるようにネガティブフィードバック制御手段によりゲート電圧を制御される。従って、第２ＦＥＴのドレイン・ソース間抵抗(またはソース・ドレイン間抵抗)は、定電流と一定電圧により決定される値に保持され、変動しない。このネガティブフィードバック制御手段の発生する制御電圧を第１ＦＥＴのソース・ゲート間(またはドレイン・ゲート間)に対して印加することにより、第１ＦＥＴのドレイン・ソース間抵抗(またはソース・ドレイン間抵抗)もまた常に一定の値となるように制御される。こうして、第１ＦＥＴのドレイン・ソース間抵抗は第２ＦＥＴのドレイン・ソース間抵抗が定まることにより一意的に定まり、第１ＦＥＴによる高精度の電流測定が実現される。
【００２２】
・請求項２に係る発明では、ネガティブフィードバック手段が第２ＦＥＴのドレイン・ソース間電圧(またはソース・ドレイン間電圧)が常に基準電圧と等しくなるようにゲート電圧を制御する。一定電圧を１つの基準電圧に固定することにより回路構成が簡易となる。
【００２３】
・請求項３に係る発明では、第１ＦＥＴと第２ＦＥＴが同一温度特性を有する。すなわち、第１ＦＥＴと第２ＦＥＴの各々における温度変化によるゲート電圧に対するドレイン・ソース間抵抗(またはソース・ドレイン間抵抗)の変化が一致する。この結果、温度変化により第２ＦＥＴのドレイン・ソース間抵抗が変動したとき第２ＦＥＴはネガティブフィードバック制御手段によりゲート電圧を変化させてドレイン・ソース間抵抗を当初の値に戻す。この制御により、第１ＦＥＴのゲート電圧も変化するが両ＦＥＴの温度特性が一致しているので第１ＦＥＴのドレイン・ソース間抵抗もまた当初の値に保持される。つまり、両ＦＥＴが補償しあうことにより、ドレイン・ソース間抵抗の温度変化を相殺することができる。
【００２４】
・請求項４に係る発明では、第１ＦＥＴと前記第２ＦＥＴとは環境温度結合されているため、両ＦＥＴの温度が常に環境温度と同一に保持されることにより、両ＦＥＴのドレイン・ソース間抵抗(またはソース・ドレイン間抵抗)の温度変化が相殺されることが確保される。
【００２５】
・請求項５に係る発明では、第１レンジ切替回路がネガティブフィードバック制御手段の発生する制御電圧を分圧して第２ＦＥＴのゲートに印加する。これにより、ネガティブフィードバック制御手段の発生する制御電圧を大きくすることができる。制御電圧が大きくなれば第１ＦＥＴのゲート電圧も大きくなり、第１ＦＥＴのドレイン・ソース間抵抗(またはソース・ドレイン間抵抗)を小さくすることができる。これにより、電流測定レンジを変えることができる。
【００２６】
・請求項６に係る発明では、第１レンジ切替回路において複数の分圧値の中からいずれかを選択することができ、これにより複数の電流測定レンジの中から所望するレンジを選択できる。よって、大電流から小電流まで幅広く測定することができる。
【００２７】
・請求項７に係る発明では、第２レンジ切替回路が第２ＦＥＴに供給する定電流の値を変更することができ、これによってもネガティブフィードバック制御手段の発生する制御電圧が変化することで、第１ＦＥＴのドレイン・ソース間抵抗(またはソース・ドレイン間抵抗)を変化させることができる。これにより、電流測定レンジを変えることができる。
【００２８】
・請求項８に係る発明では、第１ＦＥＴ及び第２ＦＥＴの各々のドレインを電位基準ラインへ接続することにより、両ＦＥＴのドレイン同士を強固に温度結合させることができ、第１ＦＥＴのソース・ドレイン間抵抗をよりいっそう安定化させることができ、より高精度の電流測定を実現できる。
【発明を実施するための最良の形態】
【００２９】
（１）動作原理の説明
(1-1)回路構成
図１は、本発明による電流検出回路の動作原理を示す回路図である。
本発明の電流検出回路の主要部は、被検出電流の電流路を構成するメインＦＥＴ回路と、メインＦＥＴのドレイン・ソース間抵抗を常に一定に保持するべく制御するサブＦＥＴ回路である。
【００３０】
メインＦＥＴ回路は、メインＦＥＴ(第１ＦＥＴ)を具備し、メインＦＥＴのドレインＤｍに接続されたＡ端子と、ソースＳmに接続されたＢ端子との間に被検出電流Ｙ(Ａ)が流れるように計測対象の外部機器等が接続される。被検出電流は、直流でも交流でもよく、正負いずれの極性でもよい。この被検出電流Ｙ(Ａ)はメインＦＥＴのドレイン電流Ｉｄｍに相当する。メインＦＥＴのソースＳｍは本回路の電位基準ラインへ接続されている。
【００３１】
サブＦＥＴ回路は、サブＦＥＴ(第２ＦＥＴ)と演算増幅器ＯＰ１とを具備する。サブＦＥＴのゲートＧｓとメインＦＥＴのゲートＧｍとは接続されており、この接続点と演算増幅器ＯＰ１の出力端子とが接続されている。従って、メインＦＥＴのゲートＧｍ及びサブＦＥＴのゲートＧｓに対しては、サブＦＥＴ回路により生成された所定の制御電圧Ｖ０１がゲート電圧Ｖｇｍとして印加されることとなる。サブＦＥＴのドレインＤｓは適宜の定電流源へ接続されており、定電流源から一定の値のドレイン電流Ｉｄｓが供給される。サブＦＥＴのソースＳｓは本回路の電位基準ラインへ接続されている。
【００３２】
演算増幅器ＯＰ１の非反転入力端子(＋)はサブＦＥＴのドレインＤｓと接続され、一方、反転入力端子(−)は基準電圧Ｖｒｅｆを印加される。基準電圧Ｖｒｅｆは、電位基準ラインに対する一定の電位を規定する。尚、演算増幅器ＯＰ１の利得は無限大とみなす。基準電圧Ｖｒｅｆの替わりに、反転入力端子(−)を常に一定の電位に保持する任意の回路を設けてもよい。
【００３３】
(1-2)動作説明
図１に示したサブＦＥＴ回路では、演算増幅器ＯＰ１の非反転入力端子(＋)の電位が、反転入力端子(−)に印加された基準電圧Ｖｒｅｆによる電位と常に等電位となるように演算増幅器ＯＰ１が自動調整（ネガティブフィードバック制御）を行う。すなわち、非反転入力端子(＋)に接続されたサブＦＥＴのドレイン・ソース間電圧Ｖｄｓ（以下「ドレイン電圧Ｖｄｓ」と称する）が、反転入力端子(−)に接続された基準電圧Ｖｒｅｆと常に等しくなるように、サブＦＥＴのゲートＧｓに対して必要なゲート電圧Ｖｇｓを印加するべく演算増幅器ＯＰ１が出力電圧Ｖｏ１を発生する。サブＦＥＴのドレイン・ソース間抵抗ＲｄｓはサブＦＥＴのゲート電圧Ｖｇｓにより決定される。尚、これはオン抵抗である。
【００３４】
サブＦＥＴのドレイン電流Ｉｄｓは定電流源から供給される一定の値の電流であるから、本回路の均衡状態では、次式(2)の通りサブＦＥＴのドレイン・ソース間抵抗Ｒｄｓは常に一定となる。
Ｒｄｓ＝Ｖｄｓ／Ｉｄｓ        ・・・(2)
Ｉｄｓ：サブＦＥＴのドレイン・ソース間電流
Ｖｄｓ（＝Ｖｒｅｆ）：サブＦＥＴのドレイン電圧
Ｒｄｓ：サブＦＥＴのドレイン・ソース間抵抗
【００３５】
さらに、サブＦＥＴ回路におけるネガティブフィードバック制御の制御電圧である演算増幅器ＯＰ１の出力電圧Ｖｏ１は、メインＦＥＴのゲートＧｍに対してそのまま印加される。これにより、メインＦＥＴのドレイン・ソース間抵抗Ｒｄｍもまた、サブＦＥＴ回路の自動調整機構により常に一定となるように制御されることとなる。こうして、メインＦＥＴのドレイン・ソース間抵抗ＲｄｍはサブＦＥＴのドレイン・ソース間抵抗Ｒｄｓが定まることにより一意的に定まり、極めて高精度に自動設定されることになる。
【００３６】
尚、メインＦＥＴを流れる被検出電流Ｙ(Ａ)と、メインＦＥＴのドレイン・ソース間電圧Ｖｄｍ（以下「ドレイン電圧Ｖｄｍ」と称する）との関係は、次式(3)の通りとなる。
Ｙ(Ａ)＝Ｖｄｍ／Ｒｄｍ      ・・・(3)
Ｙ(Ａ)（＝Ｉｄｍ）：被検出電流（メインＦＥＴのドレイン電流）
Ｖｄｍ：メインＦＥＴのドレイン電圧
Ｒｄｍ：メインＦＥＴのドレイン・ソース間抵抗
【００３７】
式(3)の通り、被検出電流Ｙ(Ａ)は、メインＦＥＴのドレイン電圧Ｖｄｍに比例する。従って、メインＦＥＴのドレイン電圧Ｖｄｍを出力として検出することにより、被検出電流Ｙ(Ａ)の電流値を測定できることとなる。尚、実際の測定においては、本回路の出力電圧と被検出電流との関係を予め計測しておきば、本回路に測定対象を接続して出力電圧を測定することで被検出電流を知ることできる。
【００３８】
図１の回路図において、メインＦＥＴのドレインＤｍは、抵抗Ｒ３を介して演算増幅器ＯＰ２の非反転入力端子(＋)へ接続されている。演算増幅器ＯＰ２の反転入力端子(−)と出力との間には抵抗Ｒ４が帰還抵抗として接続され、反転入力端子(−)は抵抗Ｒ５を介して本回路の電位基準ラインへ接続されている。
【００３９】
よって、演算増幅器ＯＰ２は、１＋Ｒ４／Ｒ５の利得をもつ非反転増幅器として機能し、非反転入力端子(＋)に入力されたメインＦＥＴのドレイン電圧Ｖｄｍを増幅する。この結果、演算増幅器ＯＰ２の出力端子において被検出電流Ｙ(Ａ)に比例する出力電圧Ｖｏ２が得られる。
【００４０】
ここで、図１の回路図を参照して、サブＦＥＴ回路によるネガティブフィードバック制御の過渡状態における動作をさらに詳細に説明する。
【００４１】
仮に、環境温度や各ＦＥＴに流れる電流による発熱により温度が高くなった場合、各ＦＥＴのドレイン・ソース間抵抗Ｒｄｍ、Ｒｄｓは増大する方向に変化する。サブＦＥＴのドレイン電流Ｉｄｓは定電流で一定であるから、ドレイン電圧Ｖｄｓが高くなる。すると演算増幅器ＯＰ１の非反転入力端子(＋)の電位が反転入力端子(−)の基準電圧Ｖｒｅｆより高くなる。この結果、演算増幅器ＯＰ１の出力電圧Ｖｏ１が高くなり、両ＦＥＴのゲートＧｍ、Ｇｓに印加されるゲート電圧Ｖｇｍ、Ｖｇｓが高くなる。一般的なＦＥＴの特性として、ゲート電圧が高くなるとドレイン・ソース間抵抗は小さくなる傾向がある。
【００４２】
従って、両ＦＥＴのドレイン・ソース間抵抗Ｒｄｍ、Ｒｄｓは小さくなり、よってドレイン電圧Ｖｄｍ、Ｖｄｓは下がり、再び基準電圧Ｖｒｅｆと等しくなるように制御される。こうして、ドレイン・ソース間抵抗Ｒｄｍ、Ｒｄｓは当初の値に戻り、均衡する。尚、均衡状態が破れてネガティブフィードバック制御により再び均衡状態となるまでの時間は、電流計測に全く支障ない程度であり瞬時と考えてよい。
【００４３】
温度が低くなった場合は、逆の制御がなされる。このように、サブＦＥＴのドレインソース間抵抗Ｒｄｓが変動すると、演算増幅器ＯＰ１はその変動を元に戻すような制御電圧Ｖｏ１を発生してその制御電圧により両ＦＥＴのゲート電圧Ｖｇｍ、Ｖｇｓを調整するネガティブフィードバック制御を行う。これにより、両ＦＥＴのドレイン・ソース間抵抗Ｒｄｍ、Ｒｄｓが常に一定に保持されることとなる。
【００４４】
本発明におけるメインＦＥＴとサブＦＥＴの特性は、メインＦＥＴが大電流用サブＦＥＴが小電流用であることを除き同一特性である。すなわち、少なくともゲート電圧の変化に対するドレイン・ソース間抵抗の変化の割合が同じであり、さらにゲート電圧の変化に対するドレイン・ソース間抵抗の変化の割合の温度特性が同じであることが好適である。
【００４５】
尚、両ＦＥＴの温度特性を補償するために、メインＦＥＴとサブＦＥＴの温度環境を結合することが好適である。例えば、熱伝導性のよい共通基板上に両ＦＥＴを隣接させて設置する。これにより、メインＦＥＴとサブＦＥＴの温度環境を一致させることができるため、温度変化に対してもＦＥＴ同士でそれぞれのドレイン・ソース間抵抗Ｒｄｍ、Ｒｄｓの変化を相殺し合うことができる。
【００４６】
（２）第１の実施形態
(2-1)回路構成
(2-1-1)概要
図２は、本発明による電流検出回路の第１実施形態を示す回路図である。
図２の電流検出回路の主要部は、図１に示した動作原理の回路と同様に、被検出電流の電流路を構成するメインＦＥＴ回路と、メインＦＥＴのドレイン・ソース間抵抗を常に一定に保持するべく制御するサブＦＥＴ回路である。
【００４７】
さらにサブＦＥＴ回路は、演算増幅器ＯＰ１の出力電圧Ｖｏ１から生成されるサブＦＥＴのゲート電圧Ｖｇｓの大きさを調整することにより被検出電流の測定レンジを切り替える第１レンジ切替回路と、サブＦＥＴのドレイン電流Ｉｄｓである定電流の値を調整することにより被検出電流の測定レンジを切り替える第２レンジ切替回路とを具備する。尚、第１レンジ切替回路と第２レンジ切替回路とは、必ずしも両方設ける必要はなくいずれか１つあれば足りる。
【００４８】
またさらに、メインＦＥＴのドレイン電圧Ｖｄｍを増幅する演算増幅器ＯＰ２による増幅回路（図１の回路と同じ）と、この増幅回路の出力電圧を入力として全波整流を行う全波整流回路とを有する。
以下、詳細に説明する。
【００４９】
(2-1-2)メインＦＥＴ回路の構成
メインＦＥＴ回路は、メインＦＥＴ(第１ＦＥＴ)を具備し、メインＦＥＴのドレインＤｍに接続されたＡ端子と、ソースＳｍに接続されたＢ端子との間に被検出電流Ｙ(Ａ)が流れるように計測対象の外部機器等（負荷電流路）が接続される。被検出電流は、直流でも交流でもよく、正負いずれの極性でもよい。従って、被検出電流はメインＦＥＴのドレイン電流Ｉｄｍに相当する。メインＦＥＴのソースＳｍは本回路の電位基準ラインへ接続されている。
【００５０】
メインＦＥＴのゲートＧｍには抵抗Ｒ１が接続され、抵抗Ｒ１を介してサブＦＥＴ回路により生成された所定の制御電圧Ｖｏ１が印加される。メインＦＥＴのドレインＤｍは、入力抵抗である抵抗Ｒ３を介して演算増幅器ＯＰ２の非反転入力端子(＋)と接続される。メインＦＥＴのソースＳｍは、本回路の電位基準ラインへ接続される。
【００５１】
さらに、メインＦＥＴのドレインＤｍとソースＳｍとの間には、互いに逆向きの２つのダイオードＤ３、Ｄ４と抵抗Ｒ８とが並列接続されている。ダイオードＤ３及びＤ４は、メインＦＥＴの導通が損なわれた場合に外部に接続された負荷のための電流路を確保する役割を果たす。またダイオードＤ３及びＤ４は、メインＦＥＴを保護するためにサージ電流を吸収する。ダイオードＤ３及びＤ４が並列接続されていることにより、メインＦＥＴのオンオフに関わらず０．６Ｖ未満の出力電圧での測定となる。抵抗Ｒ８は、感度最大の測定を行う場合に用いられる。抵抗Ｒ８を用いる場合の動作については後述する。
【００５２】
(2-1-3)サブＦＥＴ回路の構成
サブＦＥＴ回路は、サブＦＥＴ(第２ＦＥＴ)と演算増幅器ＯＰ１とを具備する。サブＦＥＴのゲートＧｓには抵抗Ｒ２が接続され、さらに抵抗Ｒ２と直列に接続された抵抗Ｒ１を介してメインＦＥＴのゲートＧｍと接続されている。抵抗Ｒ１と抵抗Ｒ２との間の接続点は、演算増幅器ＯＰ１の出力端子と接続される。
【００５３】
サブＦＥＴのゲートＧｓと本回路の電位基準ラインとの間には、複数の抵抗Ｒａ１〜Ｒａｎが並列に接続されている。そして、いずれかの抵抗を選択するための端子Ｐ１〜Ｐｎを切り替える切替スイッチＳＷ１が設けられている。抵抗Ｒ２と、選択された抵抗Ｒａ１〜Ｒａｎのいずれかとは直列に接続されており、その接続点の電位がサブＦＥＴのゲートＧｓの電位となる。従って、抵抗Ｒ２とこれらの抵抗Ｒａ１〜Ｒａｎとは、抵抗Ｒ２の一端に印加される演算増幅器ＯＰ１の出力電圧Ｖｏ１を一定の比率で分圧する分圧回路を構成する。すなわち、選択された抵抗Ｒａ１〜Ｒａｎにより決定される比率で演算増幅器ＯＰ１の出力電圧Ｖｏ１が分圧されてサブＦＥＴのゲート電圧Ｖｇｓとして印加されることとなる。尚、端子Ｐ０を選択した場合は、分圧回路がない図１の例と同じであり、演算増幅器ＯＰ１の出力電圧Ｖｏ１がそのままサブＦＥＴのゲート電圧Ｖｇｓとして印加される。
【００５４】
このようにしてサブＦＥＴのゲート電圧Ｖｇｓの大きさを調整することにより、メインＦＥＴのドレイン・ソース間抵抗Ｒｄｍを調整することができる。詳細動作については後述する。従って、複数の分圧値を選択可能なこの分圧回路は、本発明の電流検出回路の測定レンジを切り替えるための第１レンジ切替回路として働く。
【００５５】
サブＦＥＴのソースＳｓは、本回路の電位基準ラインへ接続される。
【００５６】
サブＦＥＴのドレインＤｓは切り替えスイッチＳＷ２へ接続されており、切替スイッチＳＷ２は、並列に接続された複数の抵抗Ｒｂ１〜Ｒｂｎのいずれかを選択することができる。複数の抵抗Ｒｂ１〜Ｒｂｎの一端は定電圧電源＋Ｖccへ接続されている。定電圧電源＋Ｖccと選択されたいずれかの抵抗とが一定の電流値の定電流源を構成する。この定電流源からの定電流がドレイン電流ＩｄｓとしてサブＦＥＴに供給される。このようにしてドレイン電流Ｉｄｓを調整することにより、サブＦＥＴのドレイン・ソース間抵抗Ｒｄｓを調整することができ、結果的にメインＦＥＴのドレイン・ソース間抵抗Ｒｄｍを調整することができる。詳細動作については後述する。従って、複数の電流値を選択可能なこの定電流回路は、本発明の電流検出回路の測定レンジを切り替えるための第２レンジ切替回路として働く。
【００５７】
サブＦＥＴ回路の演算増幅器ＯＰ１の非反転入力端子(＋)はサブＦＥＴのドレインＤｓと接続され、一方、反転入力端子(−)は基準電圧Ｖｒｅｆを印加される。そして演算増幅器ＯＰ１の出力端子は、前述の通り直列抵抗Ｒ１とＲ２の間の接続点と接続される。抵抗Ｒ１の他端はメインＦＥＴのゲートＧｍへ、抵抗Ｒ２の他端はサブＦＥＴのゲートＧｓへ接続されている。演算増幅器ＯＰ１の利得は無限大とみなす。
【００５８】
(2-1-4)メインＦＥＴオフ状態の構成
切替スイッチＳＷ１は、端子Ｑを選択することにより、メインＦＥＴのゲートＧｍを直接、本回路の電位基準ラインへ接続することができる。これによりメインＦＥＴをオフ状態とする。詳細動作については後述する。図示の例では、第１レンジ切替回路の切替スイッチＳＷ１の一部をこの接続用に用いているが、別に切替スイッチを設けてもよい。
【００５９】
(2-1-5)増幅回路の構成
メインＦＥＴのドレインＤｍは、入力抵抗となる抵抗Ｒ３を介して演算増幅器ＯＰ２の非反転入力端子(＋)と接続される。演算増幅器ＯＰ２の反転入力端子(−)と出力端子との間には抵抗Ｒ４が帰還抵抗として接続され、反転入力端子(−)は抵抗Ｒ５を介して本回路の電位基準ラインへ接続されている。演算増幅器ＯＰ２の出力は、出力端子ＯＵＴ１へ接続され、出力端子ＯＵＴ１からは被検出電流の波形に相当する信号が出力される。
【００６０】
(2-1-6)全波整流回路の構成
演算増幅器ＯＰ２の出力端子は、ダイオードＤ１のアノードと接続される。ダイオードＤ１のカソードは全波整流回路の出力端子ＯＵＴ２に接続される。
【００６１】
演算増幅器ＯＰ２の出力端子はまた、抵抗Ｒ６を介して演算増幅器ＯＰ３の反転入力端子(−)と接続される。演算増幅器ＯＰ３の反転入力端子(−)と出力端子との間には抵抗Ｒ７が帰還抵抗として接続される。ここで、全波整流の正負波形の増幅度を一致させるため、演算増幅器ＯＰ３では増幅は行わない。従って、利得１とするために抵抗Ｒ６と抵抗Ｒ７の値を等しくする。演算増幅器ＯＰ３の非反転入力端子(＋)は、本回路の電位基準ラインへ接続される。さらに、演算増幅器ＯＰ３の出力端子はダイオードＤ２のアノードと接続される。ダイオードＤ２のカソードは全波整流回路の出力端子ＯＵＴ２に接続される。
【００６２】
(2-2)動作説明
(2-2-1)サブＦＥＴ回路及び第１レンジ切替回路の動作
先ず、サブＦＥＴ回路における演算増幅器ＯＰ１によるネガティブフィードバック制御について説明する。基本的には、図１の動作原理を示す回路と同じである。
【００６３】
サブＦＥＴのドレイン電流Ｉｄｓは定電流であり、その値は次のように決定される。サブＦＥＴ回路の第２レンジ切替回路において例えば抵抗Ｒｂｎが選択されたとすると、定電圧電源Ｖccにより、サブＦＥＴには次式(4)のドレイン電流Ｉｄｓが定電流として供給されることとなる。
Ｉｄｓ＝Ｖcc／Ｒｂｎ    ・・・(4)
Ｉｄｓ：サブＦＥＴのドレイン電流(一定)
Ｖcc：定電圧電源
Ｒｂｎ：選択された抵抗
【００６４】
定電流であるドレイン電流Ｉｄｓが流れることにより、サブＦＥＴのドレインＤｓにドレイン電圧Ｖｄｓが発生する。このドレイン電圧Ｖｄｓは、利得無限大の演算増幅器ＯＰ１の非反転入力端子(＋)に入力される。演算増幅器ＯＰ１は、非反転入力端子(＋)の電位が反転入力端子(−)に接続された基準電圧Ｖｒｅｆによる電位と等しくないとき（任意に選択された電流制限抵抗Ｒｂｎを流れる電流により発生するサブＦＥＴのドレイン電圧Ｖｄｓは一般に基準電圧Ｖｒｅｆとは一致しない。）、出力電圧Ｖｏ１を発生する。演算増幅器ＯＰ１の出力電圧Ｖｏ１は、サブＦＥＴのドレイン電圧Ｖｄｓ＞基準電圧Ｖｒｅｆのとき、サブＦＥＴのドレイン電圧Ｖｄｓ＝基準電圧Ｖｒｅｆで均衡している状態で発生する演算増幅器ＯＰ１の出力電圧Ｖｏ１より大である。このため、この電圧Ｖｏ１は、サブＦＥＴのドレイン・ソース間抵抗Ｒｄｓを所定の値まで低下させ、Ｉｄｓ×Ｒｄｓ＝Ｖｄｓ＝基準電圧Ｖｒｅｆとなるように均衡させる。また逆に、サブＦＥＴのドレイン電圧Ｖｄｓ＜基準電圧Ｖｒｅｆのとき発生する演算増幅器ＯＰ１の出力電圧Ｖｏ１は、均衡状態で発生するＶｏ１より小である。よって、この出力電圧Ｖｏ１は、Ｒｄｓを所定の値まで上昇（抵抗値大）させるため、同様に、Ｉｄｓ×Ｒｄｓ＝Ｖｄｓ＝基準電圧Ｖｒｅｆとなるように均衡させる。いずれのときも、演算増幅器ＯＰ１の出力電圧Ｖｏ１は、メインＦＥＴとサブＦＥＴのゲートＧｍ、Ｇｓ同士を接続する直列抵抗Ｒ１とＲ２の間の接続点に印加される。
【００６５】
メインＦＥＴのゲートＧｍに対しては、抵抗Ｒ１を介して演算増幅器ＯＰ１の出力電圧Ｖｏ１がそのままゲート電圧Ｖｇｍとして印加される。一方、サブＦＥＴのゲートＧｓに対しては、第１レンジ切替回路の複数の抵抗Ｒａ１〜Ｒａｎのうち例えば抵抗Ｒａｎが選択されているとき次式(5)のゲート電圧Ｖｇｓが印加される。
Ｖｇｓ＝Ｖｏ１×(Ｒａｎ／(Ｒ２＋Ｒａｎ))  ・・・(5)
Ｖｇｓ：サブＦＥＴのゲート電圧
Ｖｏ１：演算増幅器ＯＰ１の出力電圧
Ｒ２：分圧用定抵抗
Ｒａｎ：分圧用選択抵抗
【００６６】
上式(5)中の値Ｒａｎ／(Ｒ２＋Ｒａｎ)により、演算増幅器ＯＰ１の発生した制御電圧Ｖｏ１が分圧される。従って、例えばＲａｎ／(Ｒ２＋Ｒａｎ)＝１／２の場合、演算増幅器ＯＰ１の出力電圧Ｖｏ１の１／２の電圧がゲート電圧ＶｇｓとしてサブＦＥＴのゲートＧｓに印加されることとなる。このゲート電圧ＶｇｓによりサブＦＥＴのドレイン・ソース間抵抗Ｒｄｓが決定されるが、サブＦＥＴには定電流Ｉｄｓが流れているため、Ｉｄｓ×Ｒｄｓであるドレイン電圧Ｖｄｓが再び演算増幅器ＯＰ１の非反転入力端子(＋)に入力される。こうして、演算増幅器ＯＰ１は、ドレイン電圧Ｖｄｓが基準電圧Ｖｒｅｆと等しくなるように出力電圧Ｖｏ１を発生するネガティブフィードバック制御を行う。
【００６７】
サブＦＥＴのドレイン電圧Ｖｄｓは、演算増幅器ＯＰ１の非反転入力端子(＋)と反転入力端子(−)の電位とが等電位になったときに均衡する。すなわち、ドレイン電圧Ｖｄｓが基準電圧Ｖｒｅｆに達したときに均衡し、その状態が保持される。このとき、サブＦＥＴのドレイン・ソース間抵抗Ｒｄｓは次式(6)の通り、常に一定の値に保持される。
Ｒｄｓ＝Ｖｄｓ／Ｉｄｓ（＝Ｖｒｅｆ／Ｉｄｓ）  ・・・(6)
Ｒｄｓ：サブＦＥＴのドレイン・ソース間抵抗
Ｖｄｓ：サブＦＥＴのドレイン電圧
Ｖｒｅｆ：演算増幅器ＯＰ１の反転入力端子基準電圧
Ｉｄｓ：サブＦＥＴのドレイン電流
【００６８】
次に、演算増幅器ＯＰ１によるネガティブフィードバック制御と、第１レンジ切替回路との関係をさらに詳細に説明する。一般的にＦＥＴのゲート電圧とドレイン・ソース間抵抗とは、厳密な反比例関係ではないが負の非線形の相関関係にある。大まかにいえば、ゲート電圧が高くなればドレイン・ソース間抵抗は小さくなり、ゲート電圧が低くなればドレイン・ソース間抵抗は大きくなる傾向がある。
【００６９】
従って、第１レンジ切替回路の抵抗を切り替えることによりサブＦＥＴのゲート電圧Ｖｇｓがより低い値に切り替わると、サブＦＥＴのドレイン・ソース間抵抗Ｒｄｓは大きくなる。これにより、Ｉｄｓ×Ｒｄｓであるドレイン電圧Ｖｄｓが基準電圧Ｖｒｅｆより高くなるため、演算増幅器ＯＰ１はドレイン電圧Ｖｄｓを低くするべくゲート電圧Ｖｇｓを高くするための出力電圧Ｖｏ１を発生する。こうして、より大きな出力電圧Ｖｏ１が発生し、メインＦＥＴに対してはそのままゲート電圧Ｖｇｍとして印加される。すなわち、メインＦＥＴのゲート電圧Ｖｇｍは、サブＦＥＴのゲート電圧Ｖｇｓを低くしようとするほど高くなる。このことは、メインＦＥＴのゲート電圧Ｖｇｍにより決定されるメインＦＥＴのドレイン・ソース間抵抗Ｒｄｍが小さくなることを意味する。一方、サブＦＥＴのゲート電圧Ｖｇｓはネガティブフィードバック制御により元の値に戻り、ドレイン・ソース間抵抗Ｒｄｓは一定値に保持される。
【００７０】
言い換えるならば、第１レンジ切替回路においてＲａｎ／(Ｒ２＋Ｒａｎ)の値が小さくなるほど、メインＦＥＴのゲート電圧Ｖｇｍは大きくなりドレイン・ソース間抵抗Ｒｄｍは小さくなる。逆に、Ｒａｎ／(Ｒ２＋Ｒａｎ)の値が大きくなるほど、メインＦＥＴのゲート電圧Ｖｇｍは小さくなりドレイン・ソース間抵抗Ｒｄｍは大きくなる。
【００７１】
例えば、仮に演算増幅器ＯＰ１の出力電圧Ｖｏ１が両ＦＥＴのゲート電圧Ｖｇｍ、Ｖｇｓとしてそのまま印加され(例えば、切替スイッチＳＷ１の端子Ｐ０が選択されている場合)、各々のドレイン・ソース間抵抗Ｒｄｍ、Ｒｄｓが１０Ωに保持されているとする。この均衡状態にあるとき、切替スイッチＳＷ１を所定の抵抗に切り替えてサブＦＥＴのゲート電圧Ｖｇｓを１／２に下げると、演算増幅器ＯＰ１によるネガティブフィードバック制御が働いてサブＦＥＴのゲート電圧Ｖｇｓを元に戻すため、サブＦＥＴのドレイン・ソース間抵抗Ｒｄｓは再び１０Ωに保持される。一方、このとき演算増幅器ＯＰ１の出力電圧Ｖｏ１は２倍となっているため、メインＦＥＴのゲート電圧Ｖｇｍも２倍となり、その結果メインＦＥＴのドレイン・ソース間抵抗Ｒｄｍは５Ωになる（もちろん、実際にはこのような正確な比例関係ではない）。
【００７２】
同様にして、例えば、第１レンジ切替回路のＲａｎ／(Ｒ２＋Ｒａｎ)が最小から最大まで８桁変化するとすれば、メインＦＥＴのドレイン・ソース間抵抗Ｒｄｍもまた最小から最大までほぼ８桁変化することになる。
【００７３】
以上述べた通り、演算増幅器ＯＰ１のネガティブフィードバック制御により、メインＦＥＴのドレイン・ソース間抵抗Ｒｄｍは常に一定に保持されることとなる。よって、被検出電流の電流路であるメインＦＥＴのドレイン電圧Ｖｄｍは、次式(7)の通りとなる。
Ｖｄｍ＝Ｉｄｍ×Ｒｄｍ  ・・・(7)
Ｖｄｍ：メインＦＥＴのドレイン電圧
Ｉｄｍ：メインＦＥＴのドレイン電流(被検出電流)
Ｒｄｍ：メインＦＥＴのドレイン・ソース間抵抗
【００７４】
従って、Ｖｄｍを計測し、Ｉｄｍ＝Ｖｄｍ／Ｒｄｍを計算することにより、被検出電流の値が得られる。上式(7)から明らかなように、メインＦＥＴのドレイン・ソース間抵抗Ｒｄｍが小さければ大きな被検出電流を測定できる。逆にドレイン・ソース間抵抗Ｒｄｍが大きければ小さい被検出電流を測定できる（高感度測定）。例えば、上記のように第１レンジ切替回路を用いてドレイン・ソース間抵抗Ｒｄｍを８桁変化させれば、１μＡ〜１００Ａの広範囲の測定レンジでの電流検出も可能となる。
【００７５】
(2-2-2)サブＦＥＴ回路及び第２レンジ切替回路の動作
次に、第２レンジ切替回路について説明する。上式(4)に示す通り、第２レンジ切替回路の抵抗Ｒｂ１〜Ｒｂｎを切り替えることにより、定電流であるドレイン電流Ｉｄｓの値が変わることとなる。演算増幅器ＯＰ１によるネガティブフィードバック制御により、これによってもメインＦＥＴのドレイン・ソース間抵抗Ｒｄｍを変えることができる。
【００７６】
第２レンジ切替回路を切り替えた場合の演算増幅器ＯＰ１によるフィードバック制御は、次の通りである。例えば、両ＦＥＴのドレイン・ソース間抵抗Ｒｄｍ、Ｒｄｓが一定値（例えば、１０Ω）に保持されているとする。この均衡状態にあるとき、切替スイッチＳＷ２により抵抗Ｒb1〜Ｒbnの中の大抵抗から小抵抗に切り替えると、ドレイン電流Ｉｄｓは大きくなる。この結果、サブＦＥＴのドレイン電圧Ｖｄｓが高くなる。これにより、演算増幅器ＯＰ１の出力電圧Ｖｏ１が高くなり、メインＦＥＴのゲート電圧Ｖｇｍも高くなる。これによりメインＦＥＴのドレイン・ソース間抵抗Ｒｄｍは小さくなり（例えば５Ωになり）、切替前より大きな被検出電流を計測できるレンジとなる。一方、サブＦＥＴのゲート電圧Ｖｇｓも高くなるためサブＦＥＴのドレイン・ソース間抵抗Ｒｄｓが小さくなり（例えば５Ωになり）、その結果ドレイン電圧Ｖｄｓが低くなるため基準電圧Ｖｒｅｆで均衡する。
【００７７】
逆に、抵抗Ｒｂ１〜Ｒｂｎの中の小抵抗から大抵抗に切り替えると、ドレインＩｄｓは小さくなりサブＦＥＴのドレイン電圧Ｖｄｓが低くなる。これにより、演算増幅器ＯＰ１の出力電圧Ｖｏ１が低くなり、メインＦＥＴのゲート電圧Ｖｇｍも低くなる。これによりメインＦＥＴのドレイン・ソース間抵抗Ｒｄｍは大きくなり、切替前より小さい被検出電流を計測できるレンジとなる。一方、サブＦＥＴのゲート電圧Ｖｇｓも低くなるためサブＦＥＴのドレイン・ソース間抵抗Ｒｄｓが大きくなり、その結果ドレイン電圧Ｖｄｓが高くなるため基準電圧Ｖｒｅｆで均衡する。
【００７８】
(2-2-3)メインＦＥＴオフ状態の動作
切替スイッチＳＷ１を端子Ｑへ接続した場合、メインＦＥＴのゲート電圧ＶｇｍがゼロとなるためメインＦＥＴはオフ状態となり、ドレイン・ソース間抵抗Ｒｄｍは無限大となる。このとき、被検出電流は抵抗Ｒ８を流れることとなり、抵抗Ｒ８両端の電圧降下による測定が行われる。抵抗Ｒ８を利用することにより測定感度最大の計測すなわち微少電流の計測が可能となる。尚、この状態のときは、サブＦＥＴ回路によるメインＦＥＴのゲート電圧制御は行われない。
【００７９】
(2-2-4)増幅回路の動作
図２の演算増幅器ＯＰ２は、図１と同じ構成であり、１＋Ｒ４／Ｒ５の利得をもつ非反転増幅器として機能する。よって、メインＦＥＴのドレイン電圧Ｖｄｍは演算増幅器ＯＰ２により増幅され、被検出電流に比例する出力電圧Ｖｏ２が出力端子ＯＵＴ１に出力される。この出力電圧波形は、被検出電流の波形と相似である。
【００８０】
(2-2-5)全波整流回路の動作
全波整流回路は、演算増幅器ＯＰ２の出力電圧Ｖｏ２を全波整流する。演算増幅器ＯＰ２の出力電圧Ｖｏ２が正の場合はダイオードＤ１がオンとなり、出力電圧Ｖｏ２の波形がそのまま出力端子ＯＵＴ２に出力される。このとき、演算増幅器ＯＰ３の反転入力端子(−)に入力した出力電圧Ｖｏ２は、負電圧として出力されるためダイオードＤ２はオフである。
【００８１】
出力電圧Ｖｏ２が負の場合はダイオードＤ１はオフとなる。このとき、利得１の演算増幅器ＯＰ３の反転入力端子(−)に入力した出力電圧Ｖo2は、同じ大きさで正電圧に極性反転して出力される。従って、ダイオードＤ２がオンとなり、出力電圧Ｖｏ２の反転波形が出力端子ＯＵＴ２に出力される。
【００８２】
こうして、出力端子ＯＵＴ２からは被検出電流の波形を全波整流した信号が出力される。出力端子ＯＵＴ２と本回路の電位基準ラインとの間に通常のテスター等の電圧計を接続すれば、直流電流値または交流電流の実効値を測定できる。また、この出力端子ＯＵＴ２と本回路の電位基準ラインとの間に平滑コンデンサを接続してテスター等の電圧計を接続すれば、交流電流計測時には電流のピーク値を測定できる。
【００８３】
（３）第２の実施形態
図３は、本発明による電流検出回路の第２実施形態を示す回路図である。
図３の回路は、図２に示した回路におけるメインＦＥＴ及びサブＦＥＴの各々のドレインＤｍ、ＤｓとソースＳｍ、Ｓｓを逆接続したものである。それ以外の回路構成及び動作については図２の回路と全く同じである。
【００８４】
図３に示した回路では、両ＦＥＴのドレインＤｍ、Ｄｓが本回路の電位基準ラインへ接続されている。すなわち、両ＦＥＴのドレインＤｍ、Ｄｓを電気的に共通接続することができるため回路上での温度結合を成立させやすい。さらに、例えば、両ＦＥＴを製造するにあたりドレインＤｍ、Ｄｓを共通とする単一素子として作製すればより強固な温度結合が実現される。
【００８５】
（４）電流検出回路の試験結果
図４Ａ及び図４Ｂは、図２に示した本発明の電流検出回路を用いて行った試験結果を示すグラフである。グラフ中の傾斜直線は、図２の回路における端子ＡＢ間を流れる被検出電流と出力端子ＯＵＴ１の出力電圧Ｖｏ２との関係を示している。グラフ中にはこれらの関係の線形性の目安として、各測定点における出力電圧と被検出電流の比率も示す。図４Ａは、フルレンジ１mAの測定レンジでの結果を示す。図４Ｂは、フルレンジ２０Ａの測定レンジでの結果を示す。図４ＢにはメインＦＥＴのドレイン電圧Ｖｄｍの測定結果も示す。いずれの結果でも出力電圧と被検出電流の比率が常に一定であり、良好な線形性が得られていることがわかる。
【図面の簡単な説明】
【００８６】
【図１】本発明による電流検出回路の動作原理を示す回路図である。
【図２】本発明による電流検出回路の第１実施形態を示す回路図である。
【図３】本発明による電流検出回路の第２実施形態を示す回路図である。
【図４Ａ】図２に示した本発明の電流検出回路を用いて行った試験結果を示すグラフである。
【図４Ｂ】図２に示した本発明の電流検出回路を用いて行った試験結果を示すグラフである。
【符号の説明】
【００８７】
Ｄｍ  メインＦＥＴのドレイン
Ｓｍ  メインＦＥＴのソース
Ｇｍ  メインＦＥＴのゲート
Ｖｄｍ  メインＦＥＴのドレイン・ソース間電圧
Ｖｇｍ  メインＦＥＴのゲート電圧
Ｉｄｍ  メインＦＥＴのドレイン電流
Ｄｓ  サブＦＥＴのドレイン
Ｓｓ  サブＦＥＴのソース
Ｇｓ  サブＦＥＴのゲート
Ｖｄｓ  サブＦＥＴのドレイン・ソース間電圧
Ｖｇｓ  サブＦＥＴのゲート電圧
Ｉｄｓ  サブＦＥＴのドレイン電流
【図１】
2007010372.tif 000003
【図２】
2007010372.tif 000004
【図３】
2007010372.tif 000005
【図４Ａ】
2007010372.tif 000006
【図４Ｂ】
2007010372.tif 000007