(57)【要約】【課題】応力印加膜の膜厚の増大が容易な半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置が，半導体基板，ゲート絶縁膜，ゲート電極，ゲート側壁絶縁膜，層間絶縁膜，配線層，層間接続部，応力印加膜と，を具備する。この応力印加膜は，半導体基板と層間絶縁膜との間に配置される第１の部分と，ゲート電極と層間絶縁膜との間に配置される第２の部分と，ゲート側壁絶縁膜と層間絶縁膜との間に配置される第３の部分と，貫通孔の内面と層間接続部との間に配置される第４の部分と，を有し，かつ半導体基板に応力を印加する。【選択図】図１
2007207816.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域と，ドレイン領域と，これらソース領域およびドレイン領域の間に配置されるチャネル領域と，を有する半導体基板と，
前記チャネル領域上に配置されるゲート絶縁膜と，
前記ゲート絶縁膜上に配置されるゲート電極と，
前記ゲート電極の側面上に配置されるゲート側壁絶縁膜と，
前記半導体基板，前記ゲート電極，およびゲート側壁絶縁膜を覆い，かつ前記ソース領域および前記ドレイン領域の少なくとも一方に配置される貫通孔を有する層間絶縁膜と，
前記層間絶縁膜上に配置される配線層と，
前記貫通孔内に配置され，かつ前記ソース領域およびドレイン領域の少なくとも一方と，前記配線層とを電気的に接続する層間接続部と，
前記半導体基板と前記層間絶縁膜との間に配置される第１の部分と，前記ゲート電極と前記層間絶縁膜との間に配置される第２の部分と，前記ゲート側壁絶縁膜と前記層間絶縁膜との間に配置される第３の部分と，前記貫通孔の内面と前記層間接続部との間に配置される第４の部分と，を有し，かつ前記半導体基板に応力を印加する応力印加膜と，
を具備することを特徴とする半導体装置。
【請求項２】
前記応力印加膜が，空隙を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記空隙が，前記ゲート側壁絶縁膜と前記層間接続部との間に配置される
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ゲート側壁絶縁膜の上部と前記層間接続部の側面との間の距離が，前記ゲート側壁絶縁膜の下部と前記層間接続部の側面との間の距離より小さい
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成するステップと，
前記ゲート絶縁膜上にゲート電極を形成するステップと，
前記ゲート電極の側面にゲート側壁絶縁膜を形成するステップと，
前記半導体基板への不純物の注入および拡散により，ソース領域と，ドレイン領域とを有する拡散層を形成するステップと，
前記ソース領域およびドレイン領域の少なくとも一方と電気的に接続される層間接続部を形成するステップと，
前記ソース領域上，前記ドレイン領域上，前記ゲート側壁絶縁膜上，および前記層間接続部の側面上に，前記半導体基板に応力を印加する応力印加膜を形成するステップと，
前記応力印加膜上に，層間絶縁膜を形成するステップと，
前記層間絶縁膜上に，前記層間接続部と電気的に接続される配線層を形成するステップと，
を具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記形成されるゲート電極の上部が，その下部より大きい
ことを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＦＥＴ等の半導体装置に要求される処理能力の増大に伴い，半導体装置の動作速度の高速化が図られている。
ここで，内部応力膜によって半導体装置のチャネル領域に応力を印加することでキャリアの移動度を大きくして，トランジスタの高速化を図る技術が公開されている（特許文献１参照）。
【特許文献１】特開２００５−５７３０１
【発明の開示】
【発明が解決しようとする課題】
【０００３】
チャネル領域に印加される応力が大きくなると，キャリアの移動度が大きくなる。この印加応力を大きくするために，内部応力膜の膜厚を厚くすることが考えられる。
しかしながら，半導体装置の微細化が進んでいることから，内部応力膜の膜厚を厚くことは必ずしも容易ではない。
上記に鑑み，本発明は応力印加膜の膜厚の増大が容易な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様に係る半導体装置は，ソース領域と，ドレイン領域と，これらソース領域およびドレイン領域の間に配置されるチャネル領域と，を有する半導体基板と，前記チャネル領域上に配置されるゲート絶縁膜と，前記ゲート絶縁膜上に配置されるゲート電極と，前記ゲート電極の側面上に配置されるゲート側壁絶縁膜と，前記半導体基板，前記ゲート電極，およびゲート側壁絶縁膜を覆い，かつ前記ソース領域および前記ドレイン領域の少なくとも一方に配置される貫通孔を有する層間絶縁膜と，前記層間絶縁膜上に配置される配線層と，前記貫通孔内に配置され，かつ前記ソース領域およびドレイン領域の少なくとも一方と，前記配線層とを電気的に接続する層間接続部と，前記半導体基板と前記層間絶縁膜との間に配置される第１の部分と，前記ゲート電極と前記層間絶縁膜との間に配置される第２の部分と，前記ゲート側壁絶縁膜と前記層間絶縁膜との間に配置される第３の部分と，前記貫通孔の内面と前記層間接続部の側面との間に配置される第４の部分と，を有し，かつ前記半導体基板に応力を印加する応力印加膜と，を具備することを特徴とする。
【０００５】
本発明の一態様に係る半導体装置の製造方法は，半導体基板上にゲート絶縁膜を形成するステップと，前記ゲート絶縁膜上にゲート電極を形成するステップと，前記ゲート電極の側面にゲート側壁絶縁膜を形成するステップと，前記半導体基板への不純物の注入および拡散により，ソース領域と，ドレイン領域とを有する拡散層を形成するステップと，前記ソース領域およびドレイン領域の少なくとも一方と電気的に接続される層間接続部を形成するステップと，前記ソース領域上，前記ドレイン領域上，前記ゲート側壁絶縁膜上，および前記層間接続部の側面上に，前記半導体基板に応力を印加する応力印加膜を形成するステップと，前記応力印加膜上に，層間絶縁膜を形成するステップと，前記層間絶縁膜上に，前記層間接続部と電気的に接続される配線層を形成するステップと，を具備することを特徴とする
【発明の効果】
【０００６】
本発明によれば，応力印加膜の膜厚の増大が容易な半導体装置および半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【０００７】
以下，図面を参照して，本発明の実施の形態を詳細に説明する。
（第１の実施の形態）
図１は，本発明の第１の実施形態に係る半導体装置の製造の手順を表すフロー図である。また，図２Ａ〜図２Ｈは図１に示す製造手順によって製造される半導体装置の一例を表す断面図である。
ここでは，半導体装置として，ＭＩＳ（Metal-Insulator−Semiconductor）電界効果トランジスタ（ＭＩＳ−ＦＥＴ）を例にとり，その製造方法を示している。
【０００８】
（１）ゲート１０２，拡散層１０３，側壁絶縁膜１０４，およびシリサイド膜１０５の形成（ステップＳ１１，および図２Ａ）
例えば，シリコンからなる半導体基板１０１にゲート１０２（ゲート絶縁膜１０２Ａ，ゲート電極１０２Ｂ），拡散層１０３，およびシリサイド膜１０５（１０５Ａ，１０５Ｂ）が形成される。例えば，以下の手順によって，ゲート１０２等を形成できる。
【０００９】
１）ゲート１０２の形成
・ゲート１０２の形成に先だって，半導体基板１０１にＳＴＩ（Shallow Trench Isolation）構造の素子分離領域が形成される。半導体基板１０１にトレンチを形成し，このトレンチの内部を，例えば，シリコン酸化膜で埋め込むことで，素子分離領域が形成される。半導体基板１０１に形成される複数のＭＩＳ−ＦＥＴを素子として分離するためである。なお，図２Ａ〜図２Ｈでは，見やすさのために，素子分離領域の図示を省略している。
【００１０】
・ゲート１０２（ゲート絶縁膜１０２Ａ，ゲート電極１０２Ｂ）が形成される。半導体基板１０１上にゲート絶縁膜１０２Ａのパターンが形成され，このゲート絶縁膜１０２Ａ上に，例えば，ポリシリコンからなり，厚さ約１５０ｎｍのゲート電極１０２Ｂのパターンが選択的に形成される。
【００１１】
２）拡散層１０３，側壁絶縁膜１０４の形成
拡散層１０３および側壁絶縁膜１０４が形成される。半導体基板１０１へのイオン注入および拡散により，ソース・ドレイン領域を含む拡散層１０３が形成される。具体的には，次のようにして，拡散層１０３および側壁絶縁膜１０４が形成される。
【００１２】
・ゲート１０２をマスクとして，半導体基板１０１に低不純物濃度の不純物イオンが注入され，拡散される（低不純物濃度の拡散層の形成）。
・半導体基板１０１に，絶縁膜，例えば，シリコン酸化膜が形成され，選択的に除去されることで，ゲート１０２の側壁に側壁絶縁膜１０４が形成される。この側壁絶縁膜１０４は，高不純物濃度の不純物イオンの注入のためのマスクとして用いられる。
・ゲート１０２及び側壁絶縁膜１０４をマスクとして，半導体基板１０１に高不純物濃度の不純物イオンが注入され，拡散される（高不純物濃度の拡散層の形成）。
【００１３】
以上の２度のイオン注入，拡散により，ソース・ドレイン領域を含む拡散層１０３が形成される。ゲート１０２をマスクとして，拡散層１０３が形成されることから，２つのソース・ドレイン領域の間のチャネル領域にゲート１０２が配置される。即ち，ソース，ドレイン，ゲートからなる複数のＭＩＳ−ＦＥＴが形成される。
【００１４】
３）シリサイド膜１０５の形成
半導体基板１０１上に金属膜，例えば，チタン薄膜が形成され，加熱されることで，金属と半導体（シリコン）が反応し，シリサイド膜１０５が形成される。ゲート電極１０２Ｂ上，およびソース・ドレイン領域上に，シリサイド膜１０５Ａ，１０５Ｂが形成される。側壁絶縁膜１０４上では，半導体基板１０１が露出していないことから，シリサイド膜１０５は形成されない。なお，未反応のチタン薄膜はエッチングにより選択的に除去される。
【００１５】
（２）コンタクト１０９の形成（ステップＳ１２，および図２Ｂ〜図２Ｆ）
次のように，半導体基板１０１上にコンタクト１０９（１０９Ａ，１０９Ｂ）が形成される。異なる層間での電気的接続のためである。コンタクト１０９は，後述のコンタクトホール１０８内に配置され，かつソース・ドレイン領域と，後述の上層配線層１１３とを電気的に接続する層間接続部として機能する。
【００１６】
１）ゲート電極１０２Ｂを含む半導体基板１０１の全面に，エッチング停止膜，例えば，膜厚Ｔ１１のシリコン窒化膜１０６が均一に形成される（図２Ｂ）。
このとき，シリコン窒化膜１０６の膜厚Ｔ１１（例えば，約２０ｎｍ）は，最小側壁間距離Ｄ１（例えば，約５０ｎｍ）の１／２より小さい（２＊Ｔ１１＜Ｄ１）。コンタクト１０９を夾んで対向するゲート電極１０２Ｂ間がシリコン窒化膜１０６で閉塞することを防止するためである。
なお，最小側壁間距離Ｄ１は，後に形成されるコンタクト１０９を夾んで対向するゲート電極１０２Ｂ（正確には，側壁絶縁膜１０４）間の距離の最小値である。
【００１７】
２）シリコン窒化膜１０６の上部に，例えば，シリコン酸化膜からなるダミー層間絶縁膜１０７が形成される。このダミー層間絶縁膜１０７を平坦化し，レジストパターンをマスクとしてダミー層間絶縁膜１０７及びシリコン窒化膜１０６をＲＩＥ（Reactive Ion Etching）等によりエッチングすることで，コンタクトホール１０８（１０８Ａ，１０８Ｂ）が形成（開口）される（図２Ｃ，図２Ｄ）。
【００１８】
ここで，２段階のエッチングにより，コンタクトホール（貫通孔）１０８が形成される。即ち，シリコン窒化膜１０６のエッチング速度に比べてダミー層間絶縁膜１０７のエッチング速度が大きい（ダミー層間絶縁膜１０７の選択比が高い）第１のエッチング条件で，ダミー層間絶縁膜１０７がエッチングされる。このとき，シリコン窒化膜１０６によって，一旦エッチングが停止される（図２Ｃ）。即ち，ダミー層間絶縁膜１０７のエッチングを停止させるエッチング停止層としてシリコン窒化膜１０６が用いられる。その後，エッチング条件を第２のエッチング条件に変更して，シリコン窒化膜１０６がエッチングされる（図２Ｄ）。
【００１９】
この結果，深さの異なるコンタクトホール１０８を一括して開口することが容易となる。例えば，ゲート電極１０２Ｂ上と，半導体基板１０１上（ソース・ドレイン領域上）とでは，コンタクト１０９の形成に必要なコンタクトホール１０８の深さが異なる（前者より後者の方が深い）。即ち，ダミー層間絶縁膜１０７の厚さが均一ではない。
ダミー層間絶縁膜１０７の厚さは不均一であるが，シリコン窒化膜１０６が第１のエッチングのエッチング停止層として機能する。このため，第１のエッチングにより，異なる厚さのダミー層間絶縁膜１０７に第１の貫通孔を形成することができる。
一方，シリコン窒化膜１０６の厚さは，例えば，半導体基板１０１上と，ゲート電極１０２Ｂ上とで，略均一である。このため，第２のエッチングにより，シリコン窒化膜１０６に第２の貫通孔を略同時に形成することができる。以上のようにして，第１，第２の貫通孔が結合されてなるコンタクトホール１０８が形成される。
【００２０】
ここで，以下の手法１〜３のように，シリコン窒化膜１０６のようなエッチング停止層を用いることなく，コンタクトホール１０８を形成することも可能である。
・手法１
深さの異なるコンタクトホール１０８それぞれを別のプロセスで形成する。
【００２１】
・手法２
シリコン窒化膜１０６のエッチング時に，コンタクトホール１０８の底に配置される部材（例えば，シリサイド膜１０５）がエッチングされ難いようにする。即ち，コンタクトホール１０８の底部とダミー層間絶縁膜１０７とでの選択比が大きく異なるようにする。
ダミー層間絶縁膜１０７は後に除去され，半導体装置の動作に直接関係するものでは無いので，その構成材料を比較的自由に選択できる。このため，例えば，シリサイド膜１０５よりエッチングレートが大幅に大きな材料をダミー層間絶縁膜１０７に利用することが可能となる。
また，コンタクトホール１０８の底に配置される部材と，エッチング条件の組み合わせによって，コンタクトホール１０８の底の部材とダミー層間絶縁膜１０７との選択比を調整することも可能である。
【００２２】
・手法３
ゲート電極１０２Ｂ上のシリサイド膜１０５Ａの膜厚を，半導体基板１０１上（ソース・ドレイン領域上）のシリサイド膜１０５Ｂより大きくする。
既述のように，ゲート電極１０２Ｂ上と，半導体基板１０１上（ソース・ドレイン領域上）とでは，コンタクト１０９の形成に必要なコンタクトホール１０８の深さが異なる（前者より後者の方が深い）。この深さの相違を見込んで，シリサイド膜１０５Ａの膜厚を厚くすることにより，コンタクトホール１０８の形成時のエッチングからゲート電極１０２Ｂ上を保護することができる。
シリサイド膜１０５Ａ，１０５Ｂの膜厚を異ならせるには，例えば，シリサイド膜１０５Ａ，１０５Ｂそれぞれを別個のプロセスで形成すればよい。
【００２３】
３）これらのコンタクトホール１０８に配線材料を埋め込むことで，コンタクト１０９を形成し（図２Ｅ），ダミー層間絶縁膜１０７を，例えば，ウェットエッチングにより除去する（図２Ｆ）。
【００２４】
（３）応力印加膜の形成（ステップＳ１３，および図２Ｇ）
シリコン窒化膜１０６とコンタクト１０９を覆うように，ストレスライナー（応力印加膜）として，例えば，約５０ｎｍのシリコン窒化膜１１０が形成される。エッチング停止層とストレスライナーとを略同一の材料とすると，これらの全体がストレスライナーとして機能する。即ち，シリコン窒化膜１０６は，エッチング停止層およびストレスライナーの双方として機能する。ここでは，シリコン窒化膜１０６，１１０の一体性を考慮して，これらの境界を破線で図示している。
【００２５】
なお，エッチング停止層とストレスライナーとを同一の材料で構成しなくても，これら全体をストレスライナーとして機能させることも可能である。即ち，エッチング停止層がストレスライナーと同一符号の応力（引っ張り応力または圧縮応力）を有していれば，ストレスライナーによる応力がエッチング停止層の応力によって打ち消されることなく，半導体基板１０１内での応力の増大が図れる。
【００２６】
このとき，ゲート電極１０２Ｂの側面の上部（正確には，側壁絶縁膜１０４の上部）でのシリコン窒化膜１１０の堆積速度が，ゲート電極１０２Ｂの側面の下部（正確には，側壁絶縁膜１０４の下部）でのシリコン窒化膜１１０の堆積速度より大きくなるような堆積条件を採用できる（このとき，半導体基板１０１上での堆積速度は，ゲート電極１０２Ｂの側面の上部での堆積速度より小さい）。このようにすることで，側壁絶縁膜１０４間または側壁絶縁膜１０４とコンタクト１０９間（以下，「側壁絶縁膜１０４間等」という）がシリコン窒化膜１１０で閉塞され，シリコン窒化膜１１０中に空隙１１１が形成される。
【００２７】
上述の堆積条件として，いわゆる供給律速を挙げることができる。供給律速は，膜の堆積速度の支配要因が膜の構成材料の供給量であることを意味し，表面反応律速（膜の堆積速度の支配要因が膜の表面での反応）と対比される。供給律速条件の下では，側壁絶縁膜１０４間等の上部から下部に向かうにつれて，成膜材料が消費され，堆積速度が低下することになる。
【００２８】
供給律速を実現するには，高温，高圧の条件下で成膜することが考えられる。例えば，ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）を用い，比較的高温，高圧の条件でシリコン窒化膜１１０を形成する。このようにすることで，側壁絶縁膜１０４の上部での堆積速度をその下部での堆積速度より大きくすることができる。
また，必ずしも供給律速に依らない手法として，プラズマＣＶＤを挙げることができる。プラズマＣＶＤでは，角張った形状への電界の集中等により，側壁絶縁膜１０４の上部での堆積速度をその下部での堆積速度より大きくすることができる。
【００２９】
（４）層間絶縁膜１１２および上層配線層１１３の形成（ステップＳ１４，および図２Ｈ）
シリコン窒化膜１１０を覆うように層間絶縁膜１１２が形成される。不要な層間絶縁膜１１２及びコンタクト１０９上部のシリコン窒化膜１１０をＣＭＰ（Chemical-Mechanical Polishing）により除去して平坦化し，その上部に上層配線層１１３が形成される。
【００３０】
シリコン窒化膜１１０は，第1の部分１１０（１）〜第４の部分１１０（４）に区分することができる。第1の部分１１０（１）は，半導体基板１０１と層間絶縁膜１１２との間に配置される。第２の部分１１０（２）は，ゲート電極１０２と層間絶縁膜１１２との間に配置される。第３の部分１１０（３）は，側壁絶縁膜１０４と層間絶縁膜１１２との間に配置される。第４の部分１１０（４）は，層間絶縁膜１１２の貫通孔の内面と層間接続部（コンタクト１０９）との間に配置される。
【００３１】
成膜後のシリコン窒化膜１０６，１１０は内部応力を有した状態で半導体基板１０１に付着されている（伸縮した状態で付着されている）。このため，シリコン窒化膜１０６，１１０によって，半導体基板１０１中のチャネル層に応力が印加される（シリコン窒化膜１０６，１１０がストレスライナー（応力印加膜）として機能する）。チャネル層の内部応力が増大されることで，キャリアの移動度が高まり，駆動電流が増大される。ここで，一般に，ストレスライナーが厚くなるほど，チャネル層にかかる内部応力が増大する。
【００３２】
ストレスライナー（応力印加膜）は，内部応力を有した状態で半導体基板１０１に付着され，半導体基板１０１に応力を印加する膜である。例えば，内部応力Ｆが０．５ＧＰａ以上（より好ましくは１ＧＰａ以上）の膜が応力印加膜として機能する。
なお，ストレスライナー等の膜の内部応力は，その膜が片側に形成された基板（例えば，シリコン基板）の反り量（曲率半径）およびその膜の膜厚から算出できる。即ち，ストレスライナー等の成膜時に，応力測定用の基板への成膜を行い，その基板を用いて応力を測定する。
【００３３】
図２Ｂおよび後述の比較例１，２に示すように，シリコン窒化膜１０６の膜厚には一定の制限が加わる。このため，シリコン窒化膜１０６のみを応力印加膜として用いたのでは，応力印加膜の膜厚が制限される。即ち，コンタクトホール１０８の開口時におけるＲＩＥによるダメージを防ぐため，シリコン窒化膜１０６の厚さＴ１１は，最小側壁間距離Ｄ１のほぼ半分以下に制限される。
しかし，コンタクト１０９形成後に形成されるシリコン窒化膜１１０においては，このような制限は課されない。よって最適なストレスライナーの膜厚がＴであれば，シリコン窒化膜１１０の膜厚Ｔ１２を（Ｔ−Ｔ１１）とすることが容易となる。
【００３４】
本実施形態では，コンタクト１０９形成時のダミー層間絶縁膜１０７のエッチング停止層として膜厚Ｔ１１のシリコン窒化膜１０６を用いる。また，コンタクト１０９の形成後にシリコン窒化膜１１０を形成する。この結果，ストレスライナーとして，シリコン窒化膜１０６，１１０の全体を用いることが可能となり，これらの膜厚の和（Ｔ１１＋Ｔ１２）がストレスライナーの実効的な膜厚となる。
【００３５】
また，本実施形態では，ゲート電極１０２Ｂ間のストレスライナー（シリコン窒化膜１１０）中に空隙１１１を形成し，応力の増大を図ることができる。ストレスライナーは，側壁絶縁膜１０４上および拡散層１０３上に配置されている。このため，図２Ｈに示すように，ストレスライナーの内部応力として，側壁絶縁膜１０４上での第１の応力Ｆ１（半導体基板１０１の鉛直方向への応力）および拡散層１０３上での第２の応力Ｆ２（半導体基板１０１の水平方向への応力）の２つがある。空隙１１１が存在すると，これら第１，第２の応力Ｆ１，Ｆ２が区分され（第１，第２の応力同士での打ち消し合いが防止され），これら第１，第２の応力Ｆ１，Ｆ２の合力Ｆ３が，半導体基板１０１中のチャネル層に印加される。この結果，チャネル層の内部応力がより増大される。
【００３６】
（比較例１）
図３は，本発明の比較例に係る半導体装置の製造の手順を表すフロー図である。ここでは，コンタクト５０９の形成後にストレスライナーが形成されない。図４Ａ〜図４Ｅは図３に示す製造方法に従って製造される半導体装置の一例を表す断面図である。
（１）ゲート５０２，拡散層５０３，側壁絶縁膜５０４，およびシリサイド膜５０５の形成（ステップＳ５１，および図４Ａ）
半導体基板５０１にゲート５０２（ゲート絶縁膜５０２Ａ，ゲート電極５０２Ｂ），拡散層５０３，およびシリサイド膜５０５（５０５Ａ，５０５Ｂ）が形成される。この手順は第1の実施形態と本質的に異なるものではないので，説明を省略する。
【００３７】
（２）応力印加膜の形成（ステップＳ２２，および図４Ｂ）
これら拡散層１０３及びゲート電極１０２Ｂを覆うシリコン窒化膜５０６が均一に形成される。シリコン窒化膜５０６は，応力印加膜およびエッチング停止層として機能する。
【００３８】
（３）コンタクト５０９の形成（ステップＳ２３，および図４Ｃ〜図４Ｅ）
次のように，半導体基板５０１上にコンタクト５０９（５０９Ａ，５０９Ｂ）が形成される。
１）シリコン窒化膜５０６の上部に，例えば，シリコン酸化膜からなる層間絶縁膜５０７が形成される。この層間絶縁膜５０７を平坦化し，レジストパターンをマスクとして層間絶縁膜５０７及びシリコン窒化膜１０６をエッチングすることで，コンタクトホール１０８が形成（開口）される（図４Ｃ，図４Ｄ）。
【００３９】
２）これらのコンタクトホール５０８に配線材料を埋め込むことで，コンタクト５０９を形成する（図４Ｅ）。
【００４０】
以上の比較例では，シリコン窒化膜５０６の膜厚Ｔ５１が最小側壁間距離Ｄ５のほぼ１／２よりも小さく（Ｔ５１＜Ｄ５／２），シリコン窒化膜５０６が側壁絶縁膜５０４間で閉塞しないことを前提としている。
【００４１】
（比較例２）
図４Ａ〜図４Ｈにも示されるように，同一の半導体基板５０１上に複数のゲート電極１０２Ｂが配置されたとき，これらのゲート電極５０２Ｂ間の距離は必ずしも一定とは限らない。即ち，ゲート電極５０２Ｂ間の距離が複数混在しているパターンレイアウトがあり得る。この場合，側壁絶縁膜１０４間の距離が広い箇所では，この前提が満たされ，側壁絶縁膜５０４間の距離が狭い箇所では，この前提が満たされない可能性がある。
【００４２】
以下に，この前提が満たされない場合に生じ得る弊害につき説明する。
図５Ａ〜図５Ｅは，図３に示す製造方法に従って製造される半導体装置の他の例を表す断面図であり，図４Ａ〜図４Ｅよりもシリコン窒化膜５０６が厚い半導体装置を表す。
【００４３】
ここでは，シリコン窒化膜５０６の膜厚Ｔ５２が最小側壁間距離Ｄ５のほぼ１／２よりも大きく（Ｔ５２＞Ｄ５／２），シリコン窒化膜５０６が側壁絶縁膜５０４間または側壁絶縁膜５０４とコンタクト５０９間（以下，「側壁絶縁膜５０４間等」という）で閉塞している。従い，図５Ａに示すように，閉塞した箇所での半導体基板５０１上のシリコン窒化膜５０６の膜厚Ｔ５３は，側壁絶縁膜５０４の垂直部分の高さＨと膜厚Ｔ５２との和に等しい（Ｔ５３＝Ｈ＋Ｔ５２）。
【００４４】
一方，シリコン窒化膜５０６の膜厚Ｔ５２より，側壁絶縁膜５０４間等の距離Ｄ５１の１／２が小さい（Ｔ５２＜Ｄ５１／２）箇所が存在する。即ち，この箇所ではシリコン窒化膜５０６は閉塞しない。
以上のように，図５Ａ〜図５Ｅでは，シリコン窒化膜５０６の厚さがＴ５１，Ｔ５２と不均一となっている。
【００４５】
既述のように，コンタクトホール５０８は２段階のエッチングによって形成される。即ち，ダミー層間絶縁膜５０７がエッチングされ，コンタクトホール１０８の底面にシリコン窒化膜５０６が露出されたときに，エッチングが停止される（図５Ｂ）。その後に，シリコン窒化膜５０６がエッチングされる。
【００４６】
ここで，シリコン窒化膜５０６の膜厚が均一でないため，シリコン窒化膜５０６のエッチング時にエッチングによるダメージが生じる可能性がある。即ち，厚さＴ５３の箇所より先に，厚さＴ５２の箇所でシリコン窒化膜５０６がエッチングされ，コンタクトホール５０８Ａが開口する（図５Ｃ）。
【００４７】
シリコン窒化膜５０６が深さＨさらにエッチングされたときに，シリコン窒化膜５０６の厚さＴ５３の箇所で，コンタクトホール５０８Ｂが開口される（図５Ｄ）。
この場合，先に開口したコンタクトホール５０８Ａの底部がＲＩＥによりダメージを受け続けることになる。この結果，ＲＩＥのエッチング条件によっては，コンタクトホール５０８Ａのシリコン窒化膜５０６の下部（例えば，半導体基板５０１，ゲート電極５０２Ｂ，素子分離領域）が過度にエッチングされる可能性がある（図５Ｅ）。
【００４８】
ＲＩＥによるダメージは，コンタクトホール１０８Ａの底部への異物の付着を招き，コンタクト１０９の界面が電気的に高抵抗となる原因となる。また，半導体基板５０１や素子分離領域のシリコン窒化膜５０６への過度のエッチングは，コンタクト５０９から半導体基板１０１中のウェル部分（拡散層５０３より下部の半導体基板１０１のバルク部分）へのリーク電流の原因となる。
【００４９】
上述のように，シリコン窒化膜５０６の膜厚Ｔ５２を最小側壁間距離Ｄ５のほぼ半分よりも大きくする（Ｔ５２＞Ｄ５／２）と，半導体装置の不良の原因となる。
以上のように，比較例１，２ではシリコン窒化膜５０６を最小側壁間距離Ｄ５のほぼ半分以上の厚さに形成することが困難である。このため，シリコン窒化膜５０６によって半導体基板５０１中のチャネル層に生じさせ得る内部応力が制限される。
【００５０】
（第１の実施形態と比較例との対比）
ストレスライナーを厚く形成すると，ゲート電極の間隔が狭い場所でストレスライナーが閉塞するため，半導体基板上でストレスライナーの膜厚が不均一になる。
【００５１】
比較例では，ストレスライナー（シリコン窒化膜５０６）の形成後に，コンタクト５０９を形成する。コンタクト５０９の形成に際して，ダミー層間絶縁膜５０７を形成し，ダミー層間絶縁膜５０７およびストレスライナーを貫通するコンタクトホール５０８を形成する。
このとき，ストレスライナーの膜厚の不均一のため，複数のコンタクトホール５０８の同時形成が困難である。この結果，コンタクトホール５０８の未開口によるコンタクト５０９の形成不良や，半導体基板５０１等の過剰なエッチングにより，半導体装置の性能の劣化が発生する可能性がある。
【００５２】
一方，第１の実施形態では，コンタクト１０９の形成後に，ストレスライナー（シリコン窒化膜１１０）を形成する。従い，シリコン窒化膜１１０の膜厚の不均一が，コンタクトホール１０８の形成に影響を及ぼさない。このため，上層配線層１１３からの深さが異なるコンタクトホール１０８の同時形成と，ストレスライナーの膜厚の増大とが両立可能となる。
【００５３】
また，ストレスライナーが空隙１１１を有することで，チャネル層に印加される応力がより増大される。即ち，空隙１１１によって，ストレスライナーの内部応力が半導体基板１０１の鉛直方向および水平方向の第１，第２の応力に区分される。これらの合力が半導体基板１０１中のチャネル層に印加されることで，チャネル層の内部応力の増大が図れる。
【００５４】
（第２の実施の形態）
図６Ａ〜図６Fは，本発明の第２の実施形態に係る製造方法に従って製造される半導体装置の一例を表す断面図である。このときの半導体装置の製造の手順の概要は，図１によって表される。
【００５５】
（１）ゲート２０２，拡散層２０３，側壁絶縁膜２０４，およびシリサイド膜２０５の形成（ステップＳ１１，および図６Ａ）
半導体基板１０１にゲート２０２（ゲート絶縁膜２０２Ａ，ゲート電極２０２Ｂ），拡散層１０３，側壁絶縁膜２０４，およびシリサイド膜２０５（２０５Ａ，２０５Ｂ）が形成される。
【００５６】
ここで，第1の実施形態と異なり，本実施形態では，ゲート２０２の上部での幅がその下部での幅に比べて大きい。このため，側壁絶縁膜２０４の外形につき，その上部の幅が下部の幅より大きい。これにより，側壁絶縁膜２０４間等がシリコン窒化膜２１０で閉塞され，側壁絶縁膜２０４間等のシリコン窒化膜２１０中に空隙２１１が形成され易くなる。例えば，シリコン窒化膜２１０が側壁絶縁膜２０４上に均一な膜厚で堆積された場合でも，側壁絶縁膜２０４の上部がシリコン窒化膜１１０で閉塞される。
【００５７】
１）ゲート２０２の形成
・ゲート２０２の形成に先だって，半導体基板１０１にＳＴＩ（Shallow Trench Isolation）構造の素子分離領域が形成される。
・ゲート２０２（ゲート絶縁膜２０２Ａ，ゲート電極２０２Ｂ）が形成される。半導体基板１０１上にゲート絶縁膜２０２Ａが形成され，このゲート絶縁膜２０２Ａ上に，例えば，ポリシリコンからなり，厚さが約１５０ｎｍのゲート電極２０２Ｂが選択的に形成される。
【００５８】
既述のように，ゲート２０２の上部は，その下部より幅広である。このような形状のゲート２０２は，例えば，ダミー膜の溝への埋め込みにより，作成できる。
・ゲート２０２の形成に先立って，ゲート形成用のダミー層を形成し，このダミー層をエッチングして，ゲート１０２の型となる溝（凹部）を形成する。この溝にゲート２０２の構成材料を埋め込み，ダミー膜を除去することで，ゲート２０２が形成される。
【００５９】
このとき，溝の形状をその上部（開口部）を下部（底部）より広くすることで，上部幅広のゲート２０２が形成できる。なお，上部ほど広い溝を形成するのは，等方的なエッチング条件を用いれば比較的容易である。
【００６０】
２）拡散層１０３，側壁絶縁膜２０４の形成
第1の実施形態と同様に，拡散層１０３および側壁絶縁膜２０４が形成される。この側壁絶縁膜２０４は，第1の実施形態に係る側壁絶縁膜１０４と実質的な相違はなく，その膜厚はほぼ均一となっている。
【００６１】
ここで，側壁絶縁膜２０４の上部での膜厚をその下部での膜厚より厚くしても良い。このようにすることで，ゲート２０２の上部を幅広としなくとも，側壁絶縁膜２０４の外形を上部幅広とすることができる。即ち，側壁絶縁膜２０４の外形を上部幅広とするためには，次の３つの何れを採用しても良い。
・ゲート２１０２の形状の制御（上部を下部より幅広とする）
・側壁絶縁膜２０４の形状の制御（上部での膜厚を下部での膜厚より厚くする）
・ゲート２０２，側壁絶縁膜２０４の双方の形状の制御
【００６２】
図６Ｇは，側壁絶縁膜３０４の形状を制御することで，側壁絶縁膜３０４の外形を上部幅広とした半導体装置の一例を示す断面図である。即ち，ゲート１０２の形状は第１の実施形態と同様とし，側壁絶縁膜３０４の形状を上部幅広としている。この図６Ａの半導体装置に換えて，図６Ｇの半導体装置を用いても，以下のステップＳ１３，Ｓ１４の工程を実行することができる。
【００６３】
３）シリサイド膜２０５の形成
第1の実施形態と同様に，ゲート電極２０２Ｂ上，およびソース・ドレイン領域上に，シリサイド膜２０５（２０５Ａ，２０５Ｂ）が形成される。
【００６４】
（２）コンタクトの形成（ステップＳ１２，および図６Ｂ〜図６D）
次のように，半導体基板１０１上にコンタクト２０９が形成される。
１）ゲート電極２０２Ｂを含む半導体基板１０１の全面に，エッチング停止膜，例えば，膜厚２０ｎｍの膜厚のシリコン窒化膜２０６が均一に形成される（図６Ｂ）。
２）シリコン窒化膜２０６の上部に，例えば，シリコン酸化膜からなるダミー層間絶縁膜２０７が形成される。このダミー層間絶縁膜２０７を平坦化し，レジストパターンをマスクとしてダミー層間絶縁膜２０７及びシリコン窒化膜２０６をＲＩＥ等によりエッチングすることで，コンタクトホール２０８が形成（開口）される（図６Ｃ）。
３）これらのコンタクトホール２０８に配線材料を埋め込むことで，コンタクト２０９を形成し，ダミー層間絶縁膜２０７を，例えば，ウェットエッチングにより除去する（図６Ｄ）。
【００６５】
（３）応力印加膜の形成（ステップＳ１３，および図６Ｅ）
シリコン窒化膜２０６とコンタクト２０９を覆うように，ストレスライナー（応力印加膜）として，例えば，シリコン窒化膜２１０がさらに５０ｎｍほど形成される。
このとき，シリコン窒化膜２１０を側壁絶縁膜２０４上に均一な膜厚で堆積することができる。シリコン窒化膜２１０を，例えば，表面反応律速で堆積すると，シリコン窒化膜２１０の膜厚の均一化が図れる。但し，シリコン窒化膜１１０を供給律速で堆積し，その膜厚が不均一となっても差し支えない。
側壁絶縁膜２０４間等がシリコン窒化膜２１０で閉塞され，シリコン窒化膜２１０中に空隙２１１が形成される。
【００６６】
（４）層間絶縁膜２１２および上層配線層２１３の形成（ステップＳ１４，および図６Ｆ）
シリコン窒化膜２１０を覆うように層間絶縁膜２１２が形成される。不要な層間絶縁膜２１２及びコンタクト２０９上部のシリコン窒化膜２１０をＣＭＰにより除去して平坦化し，その上部に上層配線層２１３が形成される。
【００６７】
（その他の実施形態）
本発明の実施形態は上記の実施形態に限られず拡張，変更可能であり，拡張，変更した実施形態も本発明の技術的範囲に含まれる。
（１）例えば，上記実施形態では，エッチング停止膜（シリコン窒化膜１０６）とストレスライナー（シリコン窒化膜１１０）を同一の材料で構成したが，これらを異なる材料で構成することも可能である。同一の構成材料としなくても，応力の正負が同位置であれば，エッチング停止膜とストレスライナーの全体をストレスライナーとして機能させることが可能である。また，これらの膜の構成材料は，必ずしも窒化シリコンである必要はない。
【００６８】
（２）例えば，次のように，ストレスライナーを１層のみで構成することができる。
・エッチング停止膜にストレスライナーとしての機能を持たせなくても良い。エッチング停止膜として，小さな内部応力あるいはストレスライナーと符号が逆の内部応力を有する膜を用いることができる。
・エッチング停止膜（シリコン窒化膜１０６）を用いることなく，コンタクト１０９を形成することができる。一例として，深さの異なるコンタクト１０９を別のプロセスで形成する。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態に係る半導体装置の製造の手順を表すフロー図である。
【図２Ａ】図１に示す製造手順によって製造される半導体装置の一例を表す断面図である。
【図２Ｂ】図１に示す製造手順によって製造される半導体装置の一例を表す断面図である。
【図２Ｃ】図１に示す製造手順によって製造される半導体装置の一例を表す断面図である。
【図２Ｄ】図１に示す製造手順によって製造される半導体装置の一例を表す断面図である。
【図２Ｅ】図１に示す製造手順によって製造される半導体装置の一例を表す断面図である。
【図２Ｆ】図１に示す製造手順によって製造される半導体装置の一例を表す断面図である。
【図２Ｇ】図１に示す製造手順によって製造される半導体装置の一例を表す断面図である。
【図２Ｈ】図１に示す製造手順によって製造される半導体装置の一例を表す断面図である。
【図３】本発明の比較例に係る半導体装置の製造の手順を表すフロー図である。
【図４Ａ】図３に示す製造方法に従って製造される半導体装置の一例を表す断面図である。
【図４Ｂ】図３に示す製造方法に従って製造される半導体装置の一例を表す断面図である。
【図４Ｃ】図３に示す製造方法に従って製造される半導体装置の一例を表す断面図である。
【図４Ｄ】図３に示す製造方法に従って製造される半導体装置の一例を表す断面図である。
【図４Ｅ】図３に示す製造方法に従って製造される半導体装置の一例を表す断面図である。
【図５Ａ】図３に示す製造方法に従って製造される半導体装置の他の例を表す断面図である。
【図５Ｂ】図３に示す製造方法に従って製造される半導体装置の他の例を表す断面図である。
【図５Ｃ】図３に示す製造方法に従って製造される半導体装置の他の例を表す断面図である。
【図５Ｄ】図３に示す製造方法に従って製造される半導体装置の他の例を表す断面図である。
【図５Ｅ】図３に示す製造方法に従って製造される半導体装置の他の例を表す断面図である。
【図６Ａ】本発明の第２の実施形態に係る製造方法に従って製造される半導体装置の一例を表す断面図である。
【図６Ｂ】本発明の第２の実施形態に係る製造方法に従って製造される半導体装置の一例を表す断面図である。
【図６Ｃ】本発明の第２の実施形態に係る製造方法に従って製造される半導体装置の一例を表す断面図である。
【図６Ｄ】本発明の第２の実施形態に係る製造方法に従って製造される半導体装置の一例を表す断面図である。
【図６Ｅ】本発明の第２の実施形態に係る製造方法に従って製造される半導体装置の一例を表す断面図である。
【図６Ｆ】本発明の第２の実施形態に係る製造方法に従って製造される半導体装置の一例を表す断面図である。
【図６Ｇ】本発明の第２の実施形態に係る製造方法に従って製造される半導体装置の一例を表す断面図である。
【符号の説明】
【００７０】
１０１…半導体基板，１０２…ゲート，１０２Ａ   ゲート絶縁膜，１０２Ｂ…ゲート電極，１０３…拡散層，１０４…側壁絶縁膜，１０５（１０５Ａ，１０５Ｂ）…シリサイド膜，１０６…シリコン窒化膜，１０７…ダミー層間絶縁膜，１０８（１０８Ａ，１０８Ｂ）…コンタクトホール，１０９（１０９Ａ，１０９Ｂ）…コンタクト，１１０…シリコン窒化膜，１１１…空隙，１１２…層間絶縁膜，１１３…上層配線層
【図１】
2007207816.tif 000003
【図２Ａ】
2007207816.tif 000004
【図２Ｂ】
2007207816.tif 000005
【図２Ｃ】
2007207816.tif 000006
【図２Ｄ】
2007207816.tif 000007
【図２Ｅ】
2007207816.tif 000008
【図２Ｆ】
2007207816.tif 000009
【図２Ｇ】
2007207816.tif 000010
【図２Ｈ】
2007207816.tif 000011
【図３】
2007207816.tif 000012
【図４Ａ】
2007207816.tif 000013
【図４Ｂ】
2007207816.tif 000014
【図４Ｃ】
2007207816.tif 000015
【図４Ｄ】
2007207816.tif 000016
【図４Ｅ】
2007207816.tif 000017
【図５Ａ】
2007207816.tif 000018
【図５Ｂ】
2007207816.tif 000019
【図５Ｃ】
2007207816.tif 000020
【図５Ｄ】
2007207816.tif 000021
【図５Ｅ】
2007207816.tif 000022
【図６Ａ】
2007207816.tif 000023
【図６Ｂ】
2007207816.tif 000024
【図６Ｃ】
2007207816.tif 000025
【図６Ｄ】
2007207816.tif 000026
【図６Ｅ】
2007207816.tif 000027
【図６Ｆ】
2007207816.tif 000028
【図６Ｇ】
2007207816.tif 000029