(57)【要約】【課題】各入力回路の位置に応じた適切な到達遅延時間を有する複数のクロックツリーを備えたことにより、動作周波数等の設計マージンが小さく、歩留まりの高い大規模半導体集積回路装置を提供することを目的とする。【解決手段】同期回路を動作させるための基本クロックを発生させる原発振器と、ＣＰＵやメモリや特定用途用に構成されたロジック等を指す機能ブロックと、原発振器１０で生成されるクロックを入力し、機能ブロックを駆動するクロックツリーと、機能ブロック間で情報の授受を行う非同期ＦＩＦＯ等で構成されるブロックである非同期Ｉ／Ｆブロック１５と、を備えて構成し、各機能ブロックのＬＳＩ上の位置に応じて、クロックツリーの到達遅延時間を適切に設定する。【選択図】図１
2007109773.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックを発生する原発振器と、前記原発振器の周波数で動作する２以上の機能ブロックと、前記原発振器のクロックを入力し、前記機能ブロックを駆動するクロックツリーと、を備えた大規模半導体集積回路装置であって、
前記機能ブロック間の情報伝達において、一方向もしくは双方向に情報の伝達を非同期で行うインターフェイス機能ブロックを備え、
各前記クロックツリーは、前記機能ブロックの前記大規模半導体集積回路装置上に位置に応じて、該機能ブロックを駆動するクロックの到達遅延時間を適切に設定するようにしたことを特徴とする大規模半導体集積回路装置。
【請求項２】
前記原発振器が前記大規模半導体集積回路装置の外部に設けられた場合において、前記原発振器が出力するクロック信号と接続する複数の端子を設け、
前記端子が、前記機能ブロックを駆動する前記クロックツリーの入力位置に近くなるようにしたことを特徴とする請求項１に記載の大規模半導体集積回路装置。
【請求項３】
前記機能ブロック間の情報伝達において、一方向もしくは双方向に情報の伝達を非同期で行うインターフェイス機能ブロックの代わりに、同期インターフェイス機能ブロックを備え、
前記同期インターフェイス機能ブロックの情報の伝達における出力側のクロックと入力側のクロックがＲＴＬ記述時においては同位相のクロックであり、レイアウト後には前記出力側のクロックもしくは入力側のクロックが、前記情報の伝達を行う信号の一部もしくは全部においてＲＴＬ記述時と異なる場合に、位相タイミング調整を行うＦ／Ｆを備えたことを特徴とする請求項１または請求項２に記載の大規模半導体集積回路装置。
【請求項４】
前記機能ブロック間の情報伝達において、一方向もしくは双方向に情報の伝達を非同期で行うインターフェイス機能ブロックの代わりに、同期インターフェイス機能ブロックを備え、
前記同期インターフェイス機能ブロックの情報の伝達における出力側のクロックと入力側のクロックがＲＴＬ記述時においては逆位相のクロックであり、レイアウト後には前記出力側のクロックもしくは入力側のクロックが、前記情報の伝達を行う信号の一部もしくは全部においてＲＴＬ記述時と異なる場合に、位相タイミング調整を行う調整回路（Ｆ／Ｆ）を備えたことを特徴とする請求項１または請求項２に記載の大規模半導体集積回路装置。
【請求項５】
各前記機能ブロックに対するリセット信号の発生後からの時間的に情報が同じである必要があり、発生されたリセット信号がＲＴＬ記述時とレイアウト後とでタイミングが異なる場合には、前記リセット信号に対して、リセット解除のタイミング調整を行う調整回路（Ｆ／Ｆ）を備えたことを特徴とする請求項１から請求項４のいずれか１項に記載の大規模半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模半導体集積回路装置に係り、特に、クロックツリーを用いた同期回路を備えた大規模半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、大規模半導体集積回路装置（以下、ＬＳＩと称する）は、微細化が進み、それに伴い、従来、複数のＬＳＩで構成されていたシステムが、１つのＬＳＩの中に前記複数のＬＳＩの機能を含めて構成されるようになってきた。
【０００３】
さらに、ＬＳＩの微細化に伴い、個々の処理回路の処理可能な動作スピードも上がり、従来の処理機能を増加させるために、ＬＳＩ全体の高速動作が要求されるようになってきている。
【０００４】
また、ＬＳＩの設計にあたって、設計及び検証の容易性から、外部の発振子や内部もしくは外部のＰＬＬから出力される基本クロックを入力するクロックツリーを用いた同期回路を採用するのが主流となっている。
【０００５】
このように、ＬＳＩが大規模化され、高速動作も要求されてきたことにより、原発振器より入力される基本クロックが上記同期回路を介して、ＬＳＩ内部の各入力素子であるフリップフロップ（以下、Ｆ／Ｆと呼ぶ）に到達する際に、その発生始点からの到達遅延時間が、原発振器の周期時間と同等もしくは超えるような状況となってきている。
【０００６】
図６は、７段のＢｕｆｆｅｒで構成されたクロック遅延回路を示す図であり、原発振器のクロックに対して遅延後のクロックの位相がほぼ同相となるようなモデルを示した図である。
【０００７】
図６に示す符号６０〜６６は、Ｂｕｆｆｅｒであり、符号６７は、Ｆ／Ｆである。Ｂｕｆｆｅｒ６０〜６６は、各部のＦ／Ｆに対する各クロックの同時性を満たすために挿入するものであり、同時性を持たせる回路モジュールの１つのモデルである。
【０００８】
図７は、同時性を持たせる回路モジュールのモデルのもとで生成される各クロックのタイミングチャートである。
【０００９】
図７の“始点”は原発振器のクロック波形に該当し、図６のＢｕｆｆｅｒ６０〜６６の出力に該当するクロック波形が“遅延１”〜“終点”に相当する。
【００１０】
今、図７の“始点”において発生したクロックＣＫ１Ｓは、Ｂｕｆｆｅｒ６０〜６６を通過しながら遅延して、“終点”に到達する。“終点”に到達したクロックＣＫ１Ｅは、各部のＦ／Ｆ６７を駆動することになる。この駆動により、電源に対して変動を与える。
【００１１】
この変動は、その時間に駆動される素子の数、各“終点”へのクロック到達時間のバラツキ、および電源インピーダンスに依存するリンギングによって、その大きさ、変動する時間が異なってくる。
【００１２】
次に、上記電源変動がＬＳＩの動作周波数に及ぼす影響について図７に示す期間７Ａに注目して説明する。
【００１３】
“終点”に到達したクロックＣＫ１Ｅが、各部のＦ／Ｆ６７を駆動したとき、図７に示す期間７Ａにおいて、Ｂｕｆｆｅｒ６０、６１、６２のトランジスタ（Ｂｕｆｆｅｒ出力が図６に示す遅延１、遅延２、遅延３に相当）は、スイッチング動作状態にあり、その動作点がアクティブ領域内にある。このため、Ｂｕｆｆｅｒ６０、６１、６２から出力されるクロックが、上記電源の変動を受けることになる。この電源変動を受けたクロックは、図７の“始点”において発生したクロックＣＫ２Ｓによるものであり、“終点”に到達したクロックＣＫ２Ｅにｊｉｔｔｅｒ（以下、ジッタと記載する）の形で現れる（最悪の場合はハザードとなる）。
【００１４】
各素子へのクロック到達時間のバラツキ、電源のインピーダンスについては、設計によって固定となり、全クロックに共通に与えられるが、駆動される素子からの影響は時間毎のクロック間で異なってくる。このジッタにより、図６のＦ／Ｆ６７が感じる瞬時周波数は、クロック発生源の発生周期をＴ（ｓｅｃ）、ジッタの大きさをｊ（ｓｅｃ）とすると１／（Ｔ±ｊ）となる。
【００１５】
したがって、このＬＳＩの必要な動作周波数は、１／Ｔより高く、最大１／（Ｔ−ｊ）の周波数となり、このＬＳＩは、最大１／（Ｔ−ｊ）の周波数で動作しなければならない。
【００１６】
図６、図７において７段のＢｕｆｆｅｒ６０〜６６の構成で説明したが、説明を簡単化するための構成例である。
【００１７】
また、クロックの到達遅延時間とクロック周期時間とを同じとしたが、これも簡単化するための例である。例えば、到達遅延時間＞クロック周期時間の場合では、２つ後のクロックに対して影響を与えることもあり得る。
【００１８】
このように、同時性を満たすために、原発振器から全てのＦ／Ｆへの到達時間を同一に近付ける必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上記説明したクロックツリーを用いた同期回路を搭載した従来のＬＳＩによれば、大規模化したＬＳＩの最も遠い（遅い）Ｆ／Ｆへの到達時間に合わせて全てのクロックツリーを配置し、配線する必要があった。
【００２０】
そのため、原発振器に近いブロックであっても増長なクロックツリーで構成される結果となり、設計マージンの増大、歩留まりの低下に繋がっていた。
【００２１】
そこで、本発明は、上記従来の問題点に鑑みてなされたものであって、各Ｆ／Ｆの位置に応じた到達遅延時間を有する複数のクロックツリーを備えたことにより、動作周波数等の設計マージンが小さく、歩留まりの高いＬＳＩを提供することを目的とするものである。
【課題を解決するための手段】
【００２２】
上記課題を解決するために、本発明に係る大規模半導体集積回路は、以下の特徴を備えている。
【００２３】
本発明に係る大規模半導体集積回路は、基準クロックを発生する原発振器と、前記原発振器の周波数で動作する２以上の機能ブロックと、前記原発振器のクロックを入力し、前記機能ブロックを駆動するクロックツリーと、を備えた大規模半導体集積回路装置であって、前記機能ブロック間の情報伝達において、一方向もしくは双方向に情報の伝達を非同期で行うインターフェイス機能ブロックを備え、各前記クロックツリーは、前記機能ブロックの前記大規模半導体集積回路装置上に位置に応じて、該機能ブロックを駆動するクロックの到達遅延時間を適切に設定するようにしたことを特徴とする。
【００２４】
また、本発明に係る大規模半導体集積回路は、前記原発振器が前記大規模半導体集積回路装置の外部に設けられた場合において、前記原発振器が出力するクロック信号と接続する複数の端子を設け、前記端子が、前記機能ブロックを駆動する前記クロックツリーの入力位置に近くなるようにしたことを特徴とする。
【００２５】
また、本発明に係る大規模半導体集積回路は、前記機能ブロック間の情報伝達において、一方向もしくは双方向に情報の伝達を非同期で行うインターフェイス機能ブロックの代わりに、同期インターフェイス機能ブロックを備え、前記同期インターフェイス機能ブロックの情報の伝達における出力側のクロックと入力側のクロックがＲＴＬ記述時においては同位相のクロックであり、レイアウト後には前記出力側のクロックもしくは入力側のクロックが、前記情報の伝達を行う信号の一部もしくは全部においてＲＴＬ記述時と異なる場合に、位相タイミング調整を行うＦ／Ｆを備えたことを特徴とする。
【００２６】
また、本発明に係る大規模半導体集積回路は、前記機能ブロック間の情報伝達において、一方向もしくは双方向に情報の伝達を非同期で行うインターフェイス機能ブロックの代わりに、同期インターフェイス機能ブロックを備え、前記同期インターフェイス機能ブロックの情報の伝達における出力側のクロックと入力側のクロックがＲＴＬ記述時においては逆位相のクロックであり、レイアウト後には前記出力側のクロックもしくは入力側のクロックが、前記情報の伝達を行う信号の一部もしくは全部においてＲＴＬ記述時と異なる場合に、位相タイミング調整を行う調整回路（Ｆ／Ｆ）を備えたことを特徴とする。
【００２７】
また、本発明に係る大規模半導体集積回路は、各前記機能ブロックに対するリセット信号の発生後からの時間的に情報が同じである必要があり、発生されたリセット信号がＲＴＬ記述時とレイアウト後とでタイミングが異なる場合には、前記リセット信号に対して、リセット解除のタイミング調整を行う調整回路（Ｆ／Ｆ）を備えたことを特徴とする。
【発明の効果】
【００２８】
以上説明したように、本発明によれば、機能ブロック毎にクロックツリーを設け、それぞれの配置される位置に対応して、到達遅延時間を適切に設定する構成としているため、増長な遅延をつける必要がなく最適なクロックツリーが作成可能となり、設計マージンの低減、歩留まりの向上が可能となる。
【００２９】
また、本発明によれば、本来の非同期回路とは異なり、各機能ブロック間のクロックツリー上の動作クロックは同一周波数であるため、検証、解析も容易に行うことが可能である。
【００３０】
また、１つのクロックツリーが満たすべき制約個数も低減されるため、収束性も改善できる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明に係るＬＳＩ（大規模半導体集積回路）について、図面を参照して詳細に説明する。
【００３２】
まず、図１を用いて、本発明のＬＳＩの概略構成、各要素の配置及び動作について説明する。
【００３３】
図１は、本発明に係るＬＳＩの概略構成を示すブロック図である。
【００３４】
図１に示すように、本発明に係るＬＳＩは、同期回路を動作させるための基本クロックを発生させる原発振器１０と、ＣＰＵやメモリや特定用途用に構成されたロジック等を指す機能ブロック１１，１３と、原発振器１０で生成されるクロックを入力し、機能ブロック１１，１３を駆動するクロックツリー１２，１４と、機能ブロック１１と機能ブロック１３の機能ブロック間で情報の授受を行う非同期ＦＩＦＯ等で構成されるブロックである非同期Ｉ／Ｆブロック１５と、を備えて構成される。
【００３５】
図１に示す原発振器１０は、例えば、水晶発振子やセラミック発振子やＰＬＬ等を指す。
【００３６】
なお、ＰＬＬについて言えば、ＬＳＩに内蔵されていても、外付けであってもかまわない。
【００３７】
また、クロックツリー１２、１４は、前記原発振器１０によって生成される基準クロックを入力し、各種クロックを発生し、この発生したクロックによって、機能ブロック１２，１４は、各処理動作を行う。
【００３８】
また、クロックツリー１２、１４は、機能ブロック１１、１３の動作を保証するためのクロックタイミングを調整する機能を備えている。
【００３９】
ここでは、原発振器１０のクロック信号を直接搬送するような構成となっているが、原発振器１０によって生成されるクロックを分周したものや、ＰＬＬ等によって周波数を変換したものや、ＤＬＬ等によってクロックの位相をずらしたものであっても良いものとする。
【００４０】
図２は、図１に示すＬＳＩ構成をＬＳＩ化した際のレイアウトの１例を示す図である。
【００４１】
符号２１は、本発明に係るＬＳＩであり、図１に示すブロック図のＬＳＩ化される部分である。
【００４２】
図２に示すように、原発振器２０をＬＳＩ２１の外部に図示したが、ＰＬＬ等の構成によりＬＳＩ内部に内蔵してもかまわないものとする。
【００４３】
原発振器２０は、図１に示す原発振器１０に相当する原発振器である。
【００４４】
機能ブロック１１は、図１に示した機能ブロックであり、図２に示すＬＳＩ２１上の領域２２に配置されている。
【００４５】
同様に、機能ブロック１４は、図１に示した機能ブロックであり、図２に示すＬＳＩ２１上の領域２３に配置されている。
【００４６】
符号２４は、ＬＳＩのＩ／Ｏバッファの１つを指す。また、符号２５は、クロックツリーの始点を表し、図６、図７の“始点”に相当する。図１に示すクロックツリー１２、クロックツリー１４及び非同期Ｉ／Ｆ部１５については、図２に図示していないが、図２に示すＬＳＩ２１の内部の空白部に配置されるものとする。もしくは、その一部が、機能ブロック１１，２３内に配置されるものとする。
【００４７】
背景技術において説明したように、従来の方法によれば、クロックの同時性を維持しなければならないので、クロックツリーの始点２５から機能ブロック１１、２３へのクロックの到達遅延時間は、ほぼ同じになるように設定される。
【００４８】
そして、物理的制約から、より距離の遠い機能ブロック１３の到達遅延時間値にあわせることになる。
【００４９】
したがって、図１のクロックツリー１２、１４は、クロックツリーの始点２５から同じだけの到達遅延時間値を有することになる。
【００５０】
図６、図７で説明したように、クロックの遅延時間値とクロックの周期時間とが同等近く、もしくはそれ以上になった場合、内部動作による電源変動によって生じるジッタを持ったクロックで動作する必要が生じ、上述したようにジッタの分だけ、動作周波数が高くなってしまう。
【００５１】
なお、ＰＬＬのようなリングオシレータを持った素子は、同様な構成となるが、独立したモジュールとして扱うことができ、ＰＬＬの電源と内部回路の電源を分離することで電源変動に対する対策を行うことが可能であるが、クロックツリーの場合の電源を分離することは膨大な面積を消費することになり、現実にはできない。
【００５２】
次に、本発明のＬＳＩが上記従来技術の問題点を克服した点について以下の実施例を基に詳細に説明する。
【００５３】
＜実施例１の説明＞
図１に示すように、機能ブロック１１，１３に対して、個別のクロックツリー１２，１４を張る際に、図２の例でいえば、機能ブロック１１に関しては距離的な制約が緩和され小さい遅延時間で配置配線可能となる。
【００５４】
従って、例えば、図２に示した従来例において、Ｂｕｆｆｅｒの段数を７段から４段に減らし、絶対的な到達遅延時間値を緩和することができる。
【００５５】
図３は、４段のＢｕｆｆｅｒモジュールのもとで生成される各クロックのタイミングチャートを示す図である。
【００５６】
図３に示す電源変動期間３Ａに、動作状態にあるのは始点のみであり、図７に例示したものと比較して少なくなる。図１の機能ブロック１３からの影響は変わらず受けることになるが、その電源変動に与えるエネルギーは、機能ブロック１３の動作素子からだけであり、図７に示すように機能ブロック１１及び機能ブロック１３の合計から受ける影響に比べて小さなものとなる。
【００５７】
従って、少なくとも図１の機能ブロック１１に対してはクロックのジッタは改善でき、設計マージンは小さくすることが可能となる。ＬＳＩプロセスからみると、機能ブロック１１が配置されるエリア２２に関しては、ジッタ改善分の周波数マージンが生じるのでスイッチングスピードの遅い特性となっても、動作可能と範囲となるので従来の手法と比較して歩留まりの向上が見込めることになる。
【００５８】
ここで、上記クロックツリー１２の構成要素であるＢｕｆｆｅｒの段数を４段とすることを可能にする構成要素が、図１に示す非同期Ｉ／Ｆ１５である。
【００５９】
すなわち、機能ブロック１１，１３間の相互データ伝送を行って相互情報交換がある場合では、従来では、同期Ｉ／Ｆ（各駆動クロックの位相が同相である）構成をとっていたため、クロックツリー１２のクロック到達遅延時間を、機能ブロック１３を駆動するクロックツリー１４のクロックの到達遅延時間に合わせざるを得ない。そのため、同期Ｉ／Ｆの代わりに、各クロックツリーの到達遅延時間が異なっていても、機能ブロックの相互間の情報交換を可能とする非同期Ｉ／Ｆ（厳密には、クロックの位相が異なる）１５を導入することにより、機能ブロックがＬＳＩ上の位置に対応して、各クロクツリーの到達遅延時間を適切に決定することが可能である。
【００６０】
図２に示すように、クロックの“始点”を１つとして説明したが、これは入力端子数等の制約がある場合であり、仮に端子制約が存在しないのであれば、図２のＩ／Ｏバッファ２６に、図２の原発振器２０の信号と同様のもの（始点２５）を入力し、図２の機能ブロック１３に対するクロックツリーの“始点”を別途設けることで、更なる改善が可能となる。
【００６１】
機能ブロック１３に対するクロックツリー１４の“始点”２６とした場合、機能ブロック２に対する距離的な制約が緩和され、機能ブロック１１に対する改善効果と同様な改善が機能ブロック１３についても可能となる。
【００６２】
ここで、機能ブロック１３のためのクロックツリーの始点を“始点”２６とする方法としては、ＬＳＩ２１の外部で接続する方法であっても良し、ＬＳＩ２１の内部に設け、内部の機能ブロックの動作から保護された電源に接続されたバッファを通過させる方法であっても良いものとする。
【００６３】
“始点”２５から“始点”２６の配線は、クロックツリーの構成には含まれないため、内部機能ブロックの素子の電源と別の保護された電源を使用することが可能となるので、電源分離は実現可能である。例えば、チップ外周部に搬送用のバッファを配置し、Ｉ／Ｏバッファより、内部機能ブロックの素子とは別の電源を供給することで可能になる。
【００６４】
＜実施例２の説明＞
以上、各クロクツリーの到達遅延時間を適切に決定する方法として、非同期Ｉ／Ｆブロック１５を設ける場合について説明したが、非同期回路の設計は複雑であり、規模も大きくなりやすい。
【００６５】
また、ブロック間のＩ／Ｆがストリームデータのような場合、データの連続性だけが重要であり、ブロック間の転送において遅延サイクルは問題とならないことが多い。
【００６６】
そこで、機能ブロック間のＩ／Ｆブロックの設計時（ＲＴＬ記述時）において、同期型のＩ／Ｆブロックとする構成について以下に説明する。
【００６７】
図４は、同期型Ｉ／Ｆブロックの構成例を示すブロック図である。
【００６８】
図４の信号ライン４０は、図１に示す機能ブロック１１の出力段から供給される信号群である。符号４２は、機能ブロック１１の出力段のＦ／Ｆである。
【００６９】
また、符号４４は、機能ブロック１１から機能ブロック１３への情報伝達時に必要な論理演算を行うゲートロジック素子である。これは各Ｆ／Ｆ間において必要に応じて個別に設けられるものであり、必要とされない場合は、単に、ワイヤーとして結合される。
【００７０】
一方、符号４４は、図１に示す機能ブロック１３の入力段Ｆ／Ｆであり、符号４６は、その出力信号である。
【００７１】
符号４１は、図１に示すクロックツリー１２が供給するクロックを表し、機能ブロック１１の動作クロックである。符号４５は、図１に示すクロッククロックツリー１４が供給するクロックを表し、機能ブロック１３の動作クロックである。
【００７２】
設計時（ＲＴＬ記述時）には、動作クロック４１と動作クロック４５には同一の周波数、同一の位相のクロックを定義し、設計の検証を行うが、レイアウト時には、２つのクロックは、同一の周波数ではあるが、位相に関しては不確定となる。
【００７３】
そこで、一旦、（レイアウト中の途中データも含む）レイアウトを実施した後、クロックの乗せ変えが発生するＦ／Ｆ４４の前段に、新たにＦ／Ｆを挿入し、動作クロック４１、動作クロック４５の遅延情報、およびゲートロジック４３のタイミング情報から、このＦ／Ｆを駆動するクロックを生成する。このＦ／Ｆを挿入することによって、タイミング制約を満たした後、最終的なレイアウトを行う。
【００７４】
図５は、タイミング制約を満たすＦ／Ｆの構成例を示すブロック図である。
【００７５】
図５に示す符号５２は、機能ブロック１３の入力段Ｆ／Ｆに相当し、機能ブロック１３の入力段である。符号４１は、図１に示すクロックツリー１２が供給するクロックを表し、機能ブロック１１の動作クロックである。符号５３は、図１に示すクロッククロックツリー１４が供給するクロックを表し、機能ブロック１３の動作クロックである。図５に示す符号５０は、上述したタイミング調整のために挿入されるＦ／Ｆである。
【００７６】
駆動するクロック（挿入クロック）５１は、動作クロック４１、動作クロック４５の遅延情報、およびゲートロジック４３のタイミング情報によって、機能ブロック１１の動作クロック４１、機能ブロック１１の動作クロック４１の反転及び機能ブロック１３の動作クロック４５の反転したものから選択する。この時、全てのＩ／Ｆ信号に対して同一の回路挿入である必要はなく、同一の遅延サイクルであればよいものとする。
【００７７】
また、同一の遅延サイクルとなるのであれば、挿入するＦ／Ｆ５０は、１段である必要はなく、２段以上の挿入を行っても良いものとする。
【００７８】
さらに、機能ブロック１１と機能ブロック１３でリセット後からの時間情報が同じである必要がある場合、図５のＦ／Ｆ５０の挿入状態に合わせて、機能ブロック１１もしくは機能ブロック１３のリセット解除用にリセット信号に対しても必要に応じてＦ／Ｆの挿入を行う。
【００７９】
図１において、機能ブロックを２つとしたが、場合によっては３つ以上であっても良いものとする。このとき、図１に示す非同期Ｉ／Ｆ１５は、設計当初から、非同期設計してもよく、レイアウト情報から同期設計してもよいものとし、その混在であってもよい。
【００８０】
このように、機能ブロック毎にクロックツリーを設け、それぞれの配置される位置に対応して、到達遅延時間を適切に設定する構成としているため、増長な遅延をつける必要がなく適切なクロックツリーが作成可能となり、設計マージンの低減、歩留まりの向上が可能となる。
【００８１】
尚、本発明に係る大規模半導体集積回路は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００８２】
【図１】本発明に係るＬＳＩの概略構成を示すブロック図である。
【図２】本発明に係るＬＳＩ構成をＬＳＩ化した際のレイアウトの１例を示す図である。
【図３】クロックツリー上のタイミングチャートである。
【図４】同期型Ｉ／Ｆの構成例を示すブロック図である。
【図５】タイミング制約を満たすＦ／Ｆの構成例を示すブロック図である。
【図６】７段のＢｕｆｆｅｒで構成されたクロック遅延回路を示す図であり、原発振器のクロックに対して遅延後のクロックの位相がほぼ同相となるようなモデルを示した図である。
【図７】タイミング制約を満たすＦ／Ｆの構成例を示すブロック図である。
【符号の説明】
【００８３】
１０、２０  原発振器
１１、１３  機能ブロック
１２、１４  クロックツリー
１５  非同期Ｉ／Ｆ
２１  ＬＳＩ
２２  機能ブロック１１のＬＳＩ上の領域
２３  機能ブロック１３のＬＳＩ上の領域
２４  Ｉ／Ｏ
２５、２６  原発振器２０の信号の始点
４０、４６  信号ライン
４１、４５、５３  動作クロック
４２、４４、５０、５２、６７  Ｆ／Ｆ
４３  ゲートロジック
５１  挿入クロック
６０〜６６  Ｂｕｆｆｅｒ
【図１】
2007109773.tif 000003
【図２】
2007109773.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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