(57)【要約】【課題】 最終出力データの電位レベルの遷移時にデータ出力ドライバの駆動力を増加させ、出力データが目標レベルにより速く達するようにする。【解決手段】出力イネーブル信号がイネーブルされるか否かにより、立ち上がりクロックのイネーブル区間では立ち上がりデータを、立ち下がりクロックのイネーブル区間では立ち下がりデータを各々駆動して、プルアップ信号とプルダウン信号とを出力するプリドライバと、プルアップ信号とプルダウン信号が入力され、最終出力データを生成して共通ノードに出力するメインドライバと、立ち上がりデータと立ち下がりデータとの論理値が異なる時にイネーブルされる補助駆動信号を生成する補助プリドライバと、補助駆動信号がイネーブルされるか否かにより、プルアップ信号とプルダウン信号が入力され、補助最終出力データを生成して共通ノードに出力する補助メインドライバとを含む。【選択図】図３
2007213773.tif 000002
【特許請求の範囲】
【請求項１】
出力イネーブル信号がイネーブルされるか否かにより、立ち上がりクロックのイネーブル区間では立ち上がりデータを、立ち下がりクロックのイネーブル区間では立ち下がりデータを各々駆動して、プルアップ信号とプルダウン信号とを出力するプリドライバと、
前記プルアップ信号と前記プルダウン信号とが入力され、最終出力データを生成して共通ノードに出力するメインドライバと、
前記立ち上がりデータ、前記立ち下がりデータ、前記立ち上がりクロック、前記立ち下がりクロック、及びパイプ出力制御信号の入力に対応して、前記立ち上がりデータと前記立ち下がりデータとの論理値が異なる時にイネーブルされる補助駆動信号を生成する補助プリドライバと、
前記補助駆動信号がイネーブルされるか否かにより、前記プルアップ信号と前記プルダウン信号とが入力され、補助最終出力データを生成して前記共通ノードに出力する補助メインドライバと、
を含むことを特徴とする半導体記憶装置のデータ出力回路。
【請求項２】
前記プリドライバは、
前記出力イネーブル信号の入力に対応して前記プリドライバを動作させるか否かを決定する出力イネーブル信号入力部と、
前記立ち上がりクロックの入力に対応して前記立ち上がりデータを第１ノードに伝送する第１スイッチ部と、
前記立ち下がりクロックの入力に対応して前記立ち下がりデータを前記第１ノードに伝送する第２スイッチ部と、
前記第１ノードに伝送される信号を駆動して前記プルアップ信号を生成するプルアップ信号生成部と、
前記立ち上がりクロックの入力に対応して前記立ち上がりデータを第２ノードに伝送する第３スイッチ部と、
前記立ち下がりクロックの入力に対応して前記立ち下がりデータを前記第２ノードに伝送する第４スイッチ部と、
前記第２ノードに伝送される信号を駆動して前記プルダウン信号を生成するプルダウン信号生成部と、
を含むことを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
【請求項３】
前記出力イネーブル信号入力部は、
前記出力イネーブル信号を反転させるインバータと、
ゲート端に前記インバータの出力信号が入力され、ドレーン端が前記第１ノードと接続し、ソース端にグラウンド電圧が印加される第１トランジスタと、
ゲート端に前記出力イネーブル信号が入力され、ソース端に駆動電圧が印加され、ドレーン端が前記第２ノードと接続する第２トランジスタと、
を含むことを特徴とする請求項２に記載の半導体記憶装置のデータ出力回路。
【請求項４】
前記第１スイッチ部は、前記立ち上がりクロックの制御により前記立ち上がりデータを前記第１ノードに伝送するパスゲートを含むことを特徴とする請求項２に記載の半導体記憶装置のデータ出力回路。
【請求項５】
前記第２スイッチ部は、前記立ち下がりクロックの制御により前記立ち下がりデータを前記第１ノードに伝送するパスゲートを含むことを特徴とする請求項２に記載の半導体記憶装置のデータ出力回路。
【請求項６】
前記プルアップ信号生成部は、前記第１ノードに伝送された信号を反転及び駆動するために直列接続する奇数のインバータを含むことを特徴とする請求項２に記載の半導体記憶装置のデータ出力回路。
【請求項７】
前記第３スイッチ部は、前記立ち上がりクロックの制御により前記立ち上がりデータを前記第２ノードに伝送するパスゲートを含むことを特徴とする請求項２に記載の半導体記憶装置のデータ出力回路。
【請求項８】
前記第４スイッチ部は、前記立ち下がりクロックの制御により前記立ち下がりデータを前記第２ノードに伝送するパスゲートを含むことを特徴とする請求項２に記載の半導体記憶装置のデータ出力回路。
【請求項９】
前記プルダウン信号生成部は、前記第２ノードに伝送された信号を反転及び駆動するために直列接続する奇数のインバータを含むことを特徴とする請求項２に記載の半導体記憶装置のデータ出力回路。
【請求項１０】
前記メインドライバは、
ゲート端に前記プルアップ信号が入力され、ソース端に駆動電圧が印加され、ドレーン端が出力ノードに接続する第１トランジスタと、
ゲート端に前記プルダウン信号が入力され、ソース端にグラウンド電圧が印加され、ドレーン端が前記出力ノードに接続する第２トランジスタと、
を含むことを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
【請求項１１】
前記補助プリドライバは、前記立ち上がりデータと前記立ち下がりデータとが等しい論理値を有するか否かを判別する比較部を含むことを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
【請求項１２】
前記補助プリドライバは、
前記立ち上がりクロックと前記パイプ出力制御信号との電位に応じて前記比較部の出力信号を通過させる第１スイッチ部と、
前記立ち上がりクロックと前記パイプ出力制御信号との電位に応じて駆動電圧を第１ノードに供給する第２スイッチ部と、
前記第１スイッチ部を通過した前記比較部の出力信号をラッチさせて一時格納し、反転した信号を前記第１ノードに伝送する第１ラッチ部と、
前記立ち下がりクロックと前記パイプ出力制御信号との電位に応じて前記比較部の出力信号を通過させる第３スイッチ部と、
前記立ち下がりクロックと前記パイプ出力制御信号との電位に応じて前記駆動電圧を第２ノードに供給する第４スイッチ部と、
前記第３スイッチ部を通過した前記比較部の出力信号をラッチさせて一時格納し、反転した信号を前記第２ノードに伝送する第２ラッチ部と、
前記第１ノードと前記第２ノードに印加された信号を組み合わせる信号組合部と、
前記信号組合部の出力信号を所定時間遅延させて前記補助駆動信号として出力する遅延部と、
をさらに含むことを特徴とする請求項１１に記載の半導体記憶装置のデータ出力回路。
【請求項１３】
前記比較部は、前記立ち上がりデータと前記立ち下がりデータとが異なる論理値であればローレベルの信号を出力し、等しい論理値であればハイレベルの信号を出力する排他的ノアゲートを含むことを特徴とする請求項１１に記載の半導体記憶装置のデータ出力回路。
【請求項１４】
前記第１スイッチ部は、
前記立ち上がりクロックと前記パイプ出力制御信号とが入力されるナンドゲートと、
前記ナンドゲートの出力信号を反転させる第１インバータと、
前記第１インバータと前記ナンドゲートの出力信号とが各ゲート端に入力され、前記ナンドゲートの出力信号がローレベルである時に前記比較部の出力信号を通過させるパスゲートと、
を含むことを特徴とする請求項１２に記載の半導体記憶装置のデータ出力回路。
【請求項１５】
前記第２スイッチ部は、ゲート端に前記第１インバータの出力信号が入力され、ソース端に前記駆動電圧が印加され、ドレーン端が前記第１ノードに接続するトランジスタを含むことを特徴とする請求項１４に記載の半導体記憶装置のデータ出力回路。
【請求項１６】
前記第１ラッチ部は、
前記パスゲートの出力信号を反転させて前記第１ノードに伝送する第２インバータと、
前記第２インバータとラッチ構造を形成する第３インバータと、
を含むことを特徴とする請求項１４に記載の半導体記憶装置のデータ出力回路。
【請求項１７】
前記第３スイッチ部は、前記立ち下がりクロックと前記パイプ出力制御信号とが入力されるナンドゲートと、
前記ナンドゲートの出力信号を反転させる第１インバータと、
前記第１インバータと前記ナンドゲートの出力信号とが各ゲート端に入力され、前記ナンドゲートの出力信号がローレベルである時に前記比較部の出力信号を通過させるパスゲートと、
を含むことを特徴とする請求項１２に記載の半導体記憶装置のデータ出力回路。
【請求項１８】
前記第４スイッチ部は、ゲート端に前記第１インバータの出力信号が入力され、ソース端に前記駆動電圧が印加され、ドレーン端が前記第２ノードに接続するトランジスタを含むことを特徴とする請求項１７に記載の半導体記憶装置のデータ出力回路。
【請求項１９】
前記第２ラッチ部は、
前記パスゲートの出力信号を反転させて前記第２ノードに伝送する第２インバータと、
前記第２インバータとラッチ構造を形成する第３インバータと、
を含むことを特徴とする請求項１７に記載の半導体記憶装置のデータ出力回路。
【請求項２０】
前記信号組合部は、前記第１ノードと前記第２ノードに各々伝送される信号が入力されるナンドゲートを含むことを特徴とする請求項１２に記載の半導体記憶装置のデータ出力回路。
【請求項２１】
前記補助メインドライバは、
前記補助駆動信号と前記プルアップ信号とが入力されるナンドゲートと、
前記補助駆動信号を反転させるインバータと、
前記インバータの出力信号と前記プルダウン信号とが入力されるノアゲートと、
ゲート端に前記ナンドゲートの出力信号が入力され、ソース端に駆動電圧が印加され、ドレーン端が出力ノードに接続する第１トランジスタと、
ゲート端に前記ノアゲートの出力信号が入力され、ソース端にグラウンド電圧が印加され、ドレーン端が前記出力ノードに接続する第２トランジスタと、
を含むことを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
【請求項２２】
前記立ち上がりデータと前記立ち下がりデータとは交互に１つずつイネーブルされて、前記プリドライバ及び前記補助プリドライバに伝送されることを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
【請求項２３】
前記駆動電圧は外部供給電源であることを特徴とする請求項３、１０、１２、２１のうちいずれか一項に記載の半導体記憶装置のデータ出力回路。
【請求項２４】
メインドライバから出力される最終出力データのレベル遷移を予め判別して、その判別結果に応じて補助駆動信号を発生させ、前記補助駆動信号がイネーブルされるか否かによって前記最終出力データとともに前記最終出力データと等しい論理値を有する補助最終出力データを出力することを特徴とする半導体記憶装置のデータ出力方法。
【請求項２５】
前記最終出力データのレベルが遷移するか否かは、立ち上がりデータと立ち下がりデータとを排他的ノアゲートに入力して電位レベルの同一性有無を把握することによって判別することを特徴とする請求項２４に記載の半導体記憶装置のデータ出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のデータ出力回路及び方法に関し、より詳しくは、最終出力データの電位レベルの遷移時にデータ出力ドライバの駆動力を増加させる半導体記憶装置のデータ出力回路及び方法に関するものである。
【背景技術】
【０００２】
一般的に、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  ＲＡＭ）のデータ入出力動作はクロックの立ち上がりエッジに同期して行われる。しかし、さらに進歩した形態のＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ）のデータ入出力動作はクロックの立ち上がりエッジのみならず立ち下がりエッジにも同期して行われており、一般的なＳＤＲＡＭに比べて２倍のデータ入出力速度を有する。したがって、ＤＤＲ  ＳＤＲＡＭのような高速度の半導体記憶装置は、データ出力動作を行う時にＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路から出力されるクロックの立ち上がりエッジタイムにイネーブルされるクロック（以下、立ち上がりクロック）と立ち下がりエッジタイムにイネーブルされるクロック（以下、立ち下がりクロック）を各々生成する。その後、前記立ち上がりクロックのイネーブルタイムに出力されるデータ（以下、立ち上がりデータ）と前記立ち下がりクロックのイネーブルタイムに出力されるデータ（以下、立ち下がりデータ）複数をパイプレジスタに格納して順次出力することによって高速度のデータ出力動作を行う。
【０００３】
これに類似する技術が米国特許公報ＵＳ７０５３６７９に開示されている。
以下、従来の技術に係るデータ出力回路について図１及び図２を参照して説明すると、次の通りである。
【０００４】
図１は、従来の技術に係る半導体記憶装置のデータ出力回路の構成を示すブロック図であり、４個のデータを出力するためのデータ出力回路を例に挙げて示している。
【０００５】
データ出力回路は、４個の入力データｄａｔａ＜０：３＞を同時に格納して順次イネーブルされる４個のパイプ出力制御信号ｐｏｕｔ＜０：３＞の入力に対応し、立ち上がりデータｒｄａｔａと立ち下がりデータｆｄａｔａとを交互に出力するパイプレジスタ１０と、出力イネーブル信号ｏｅのイネーブルされるか否かによって立ち上がりクロックｒｃｌｋのイネーブル区間に前記立ち上がりデータｒｄａｔａを、立ち下がりクロックｆｃｌｋのイネーブル区間に前記立ち下がりデータｆｄａｔａを各々駆動し、プルアップ信号ｐｌｌｕｐとプルダウン信号ｐｌｌｄｎとを出力するプリドライバ２０と、前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとの入力に対応して最終出力データｏｄａｔａを生成するメインドライバ３０とから構成される。
【０００６】
前記パイプレジスタ１０には前記４個の入力データｄａｔａ＜０：３＞が同時に格納される。その後、パイプ出力制御信号０  ｐｏｕｔ＜０＞がイネーブルされれば、立ち上がりデータ０  ｒｄａｔａ＜０＞が出力され、パイプ出力制御信号１  ｐｏｕｔ＜１＞がイネーブルされれば、立ち下がりデータ０  ｆｄａｔａ＜０＞が出力される。そして、パイプ出力制御信号２  ｐｏｕｔ＜２＞がイネーブルされれば、立ち上がりデータ１  ｒｄａｔａ＜１＞が出力され、パイプ出力制御信号３  ｐｏｕｔ＜３＞がイネーブルされれば、立ち下がりデータ１  ｆｄａｔａ＜１＞が出力される。
【０００７】
前記プリドライバ２０は、前記出力イネーブル信号ｏｅのイネーブル区間のみで前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａの駆動動作を行う。前記出力イネーブル信号ｏｅがディスエーブルされれば、前記プリドライバ２０から出力される前記プルアップ信号ｐｌｌｕｐはハイレベルに、前記プルダウン信号ｐｌｌｄｎはローレベルに固定され、前記立ち上がりデータｒｄａｔａ及び前記立ち下がりデータｆｄａｔａの影響を受けない。ところが、前記出力イネーブル信号ｏｅがイネーブルされれば、前記プリドライバ２０は、前記立ち上がりクロックｒｃｌｋのイネーブルタイムに前記立ち上がりデータｒｄａｔａを、前記立ち下がりクロックｆｃｌｋのイネーブルタイムに前記立ち下がりデータｆｄａｔａを各々駆動する。この時、前記パイプ出力制御信号０  ｐｏｕｔ＜０＞と前記パイプ出力制御信号２  ｐｏｕｔ＜２＞とは前記立ち上がりクロックｒｃｌｋから生成される信号であって、前記パイプ出力制御信号１  ｐｏｕｔ＜１＞と前記パイプ出力制御信号３  ｐｏｕｔ＜３＞とは前記立ち下がりクロックｆｃｌｋから生成される信号である。したがって、前記立ち上がりクロックｒｃｌｋと前記立ち下がりクロックｆｃｌｋとが交互にイネーブルされれば、前記立ち上がりデータ０  ｒｄａｔａ＜０＞、前記立ち下がりデータ０  ｆｄａｔａ＜０＞、前記立ち上がりデータ１  ｒｄａｔａ＜１＞、及び前記立ち下がりデータ１  ｆｄａｔａ＜１＞が順次駆動される。この時、出力される前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとは等しい論理値を有する。
【０００８】
前記メインドライバ３０から生成される前記最終出力データｏｄａｔａの電位は、前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとの電位レベルによって決められる。しかし、前記出力イネーブル信号ｏｅがディスエーブルされる時、前記プリドライバ２０からハイレベルの前記プルアップ信号ｐｌｌｕｐとローレベルの前記プルダウン信号ｐｌｌｄｎが前記メインドライバ３０に伝送した場合、前記最終出力データｏｄａｔａの電位レベルは浮動状態になって、データとして何の意味も有しない信号となる。
【０００９】
図２は、図１に示したデータ出力回路の動作を説明するためのタイミング図である。
図２に示すように、ＤＬＬクロックｄｌｌ＿ｃｌｋから生成された前記立ち上がりクロックｒｃｌｋと立ち下がりクロックｆｃｌｋによって順次イネーブルされる前記パイプ出力制御信号ｐｏｕｔ＜０：３＞を見ることができる。前記パイプ出力制御信号ｐｏｕｔ＜０：３＞が順次イネーブルされることにより、前記４個の入力データｄａｔａ＜０：３＞から前記立ち上がりデータ０  ｒｄａｔａ＜０＞、前記立ち下がりデータ０  ｆｄａｔａ＜０＞、前記立ち上がりデータ１  ｒｄａｔａ＜１＞、及び前記立ち下がりデータ１  ｆｄａｔａ＜１＞が各々生成される。その後、前記出力イネーブル信号ｏｅがイネーブルされれば、前記立ち上がりデータ０  ｒｄａｔａ＜０＞、前記立ち下がりデータ０  ｆｄａｔａ＜０＞、前記立ち上がりデータ１  ｒｄａｔａ＜１＞、及び前記立ち下がりデータ１  ｆｄａｔａ＜１＞から任意のレベルを有する前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとが各々生成される。その後、前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとは、前記最終出力データｏｄａｔａの論理値を定義する。
【００１０】
このように動作するデータ出力回路において、前記最終出力データｏｄａｔａの値の変化、すなわち電位レベルの遷移には一定時間が必要である。それは、前記データ出力回路の内部に存在するインピーダンスから起因する。前記データ出力回路が高速度で動作する場合は前記最終出力データｏｄａｔａのレベル遷移現象も更に高速度で行われなければならないが、前記インピーダンスは一定であるため前記最終出力データｏｄａｔａが目標レベルに正確に達しないなどの問題点がある。
【特許文献１】米国特許公報ＵＳ７０５３６７９
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、詳述した問題点を解決するために案出されたものであり、最終出力データの電位レベルの遷移時にデータ出力ドライバの駆動力を増加させ、出力データが目標レベルにより速く達するようにする半導体記憶装置のデータ出力回路及び方法を提供する。
【課題を解決するための手段】
【００１２】
上述の技術的課題を達成するための本発明の一態様に係る半導体記憶装置のデータ出力回路は、出力イネーブル信号がイネーブルされるか否かにより、立ち上がりクロックのイネーブル区間では立ち上がりデータを、立ち下がりクロックのイネーブル区間では立ち下がりデータを各々駆動して、プルアップ信号とプルダウン信号とを出力するプリドライバと、前記プルアップ信号と前記プルダウン信号が入力され、最終出力データを生成して共通ノードに出力するメインドライバと、前記立ち上がりデータ、前記立ち下がりデータ、前記立ち上がりクロック、前記立ち下がりクロック、及びパイプ出力制御信号の入力に対応して、前記立ち上がりデータと前記立ち下がりデータとの論理値が異なる時にイネーブルされる補助駆動信号を生成する補助プリドライバと、前記補助駆動信号がイネーブルされるか否かにより、前記プルアップ信号と前記プルダウン信号が入力され、補助最終出力データを生成して前記共通ノードに出力する補助メインドライバとを含むことを特徴とする。
【００１３】
本発明の他の態様に係る半導体記憶装置のデータ出力方法は、メインドライバから出力される最終出力データのレベル遷移を予め判別して、その判別結果に応じて補助駆動信号を発生させ、前記補助駆動信号がイネーブルされるか否かによって前記最終出力データとともに前記最終出力データと等しい論理値を有する補助最終出力データを出力することを特徴とする。
【発明の効果】
【００１４】
以上で説明した本発明の半導体記憶装置のデータ出力回路及び方法は、補助データ出力ドライバを備え、最終出力データの電位レベルの遷移時にのみ動作するようにすることによって、最終出力データの電位レベルの遷移時にデータ出力ドライバの駆動力を増加させ、出力データが目標レベルにより速く達するようにする効果がある。
【００１５】
本発明の半導体記憶装置のデータ出力回路及び方法は、高速度に動作する半導体記憶装置においても出力データが目標レベルに達しない誤動作を防止して、半導体記憶装置の動作性能を向上させられる。
【発明を実施するための最良の形態】
【００１６】
以下、添付された図面を参照して本発明の好ましい実施例についてより詳細に説明する。
図３は、本発明の一実施形態に係る半導体記憶装置のデータ出力回路の構成を示すブロック図であり、４個のデータを出力するためのデータ出力回路を例に挙げて示している。しかし、本発明が実現しようとするデータ出力回路は、図示したような４個のデータを出力するデータ出力回路の形態に限定されない。
【００１７】
図示したデータ出力回路は、４個の入力データｄａｔａ＜０：３＞を同時に格納して順次イネーブルされる４個のパイプ出力制御信号ｐｏｕｔ＜０：３＞の入力に対応して、立ち上がりデータｒｄａｔａと立ち下がりデータｆｄａｔａとを交互に出力するパイプレジスタ１０と、出力イネーブル信号ｏｅがイネーブルされるか否かにより、立ち上がりクロックｒｃｌｋのイネーブル区間に前記立ち上がりデータｒｄａｔａを、立ち下がりクロックｆｃｌｋのイネーブル区間に前記立ち下がりデータｆｄａｔａを各々駆動して、プルアップ信号ｐｌｌｕｐとプルダウン信号ｐｌｌｄｎとを出力するプリドライバ２０と、前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとが入力され、最終出力データｏｄａｔａを生成して共通ノードＮｃｍｎに出力するメインドライバ３０と、前記立ち上がりデータｒｄａｔａ、前記立ち下がりデータｆｄａｔａ、前記立ち上がりクロックｒｃｌｋ、前記立ち下がりクロックｆｃｌｋ、及び前記４個のパイプ出力制御信号ｐｏｕｔ＜０：３＞の入力に対応して、前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａとの論理値が異なる時にイネーブルされる補助駆動信号ａｓｄｒｖを生成する補助プリドライバ４０と、前記補助駆動信号ａｓｄｒｖがイネーブルされるか否かにより、前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとが入力され、補助最終出力データａｏｄａｔａを生成して前記共通ノードＮｃｍｎに出力する補助メインドライバ５０とから構成される。
【００１８】
前記パイプレジスタ１０には前記４個の入力データｄａｔａ＜０：３＞が同時に格納される。その後、パイプ出力制御信号０  ｐｏｕｔ＜０＞がイネーブルされれば、立ち上がりデータ０  ｒｄａｔａ＜０＞が出力され、パイプ出力制御信号１  ｐｏｕｔ＜１＞がイネーブルされれば、立ち下がりデータ０  ｆｄａｔａ＜０＞が出力される。そしてパイプ出力制御信号２  ｐｏｕｔ＜２＞がイネーブルされれば、立ち上がりデータ１  ｒｄａｔａ＜１＞が出力され、パイプ出力制御信号３  ｐｏｕｔ＜３＞がイネーブルされれば、立ち下がりデータ１  ｆｄａｔａ＜１＞が出力される。
【００１９】
前記プリドライバ２０は、前記出力イネーブル信号ｏｅのイネーブル区間のみで前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａの駆動動作を行う。前記出力イネーブル信号ｏｅがディスエーブルされれば、前記プリドライバ２０から出力される前記プルアップ信号ｐｌｌｕｐはハイレベルに、前記プルダウン信号ｐｌｌｄｎはローレベルに固定され、前記立ち上がりデータｒｄａｔａ及び前記立ち下がりデータｆｄａｔａの影響を受けない。しかし、前記出力イネーブル信号ｏｅがイネーブルされれば、前記プリドライバ２０は前記立ち上がりクロックｒｃｌｋのイネーブルタイムに前記立ち上がりデータｒｄａｔａを、前記立ち下がりクロックｆｃｌｋのイネーブルタイムに前記立ち下がりデータｆｄａｔａを各々駆動する。この時、前記パイプ出力制御信号０  ｐｏｕｔ＜０＞と前記パイプ出力制御信号２  ｐｏｕｔ＜２＞とは前記立ち上がりクロックｒｃｌｋから生成される信号であり、前記パイプ出力制御信号１  ｐｏｕｔ＜１＞と前記パイプ出力制御信号３  ｐｏｕｔ＜３＞とは前記立ち下がりクロックｆｃｌｋから生成される信号である。したがって、前記立ち上がりクロックｒｃｌｋと前記立ち下がりクロックｆｃｌｋとが交互にイネーブルされれば、前記立ち上がりデータ０  ｒｄａｔａ＜０＞、前記立ち下がりデータ０  ｆｄａｔａ＜０＞、前記立ち上がりデータ１  ｒｄａｔａ＜１＞、及び前記立ち下がりデータ１  ｆｄａｔａ＜１＞が順次駆動される。この時出力される前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとは等しい論理値を有する。
【００２０】
前記メインドライバ３０から生成される前記最終出力データｏｄａｔａの電位は、前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとの電位レベルによって決められる。しかし、前記出力イネーブル信号ｏｅがディスエーブルされる時、前記プリドライバ２０からハイレベルの前記プルアップ信号ｐｌｌｕｐとローレベルの前記プルダウン信号ｐｌｌｄｎとが前記メインドライバ３０に伝送されれば、前記最終出力データｏｄａｔａの電位レベルは浮動状態になって、データとして何の意味も有しない信号となる。
【００２１】
前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａとの論理値が異なるということは、前記最終出力データｏｄａｔａの電位レベルの変化を意味する。前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａとは前記プリドライバ２０に交互に入力されるためである。前記補助プリドライバ４０は、前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａとの論理値が異なれば、前記補助駆動信号ａｓｄｒｖをイネーブルさせて出力する。
【００２２】
そして前記補助メインドライバ５０は、前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとから補助最終出力データａｏｄａｔａを生成する。この時、前記補助駆動信号ａｓｄｒｖがイネーブルされた場合には、前記補助最終出力データａｏｄａｔａは前記メインドライバ３０から出力される前記最終出力データｏｄａｔａのような論理値を有するようになる。したがって、実質的に出力されるデータは前記最終出力データｏｄａｔａとともに前記補助最終出力データａｏｄａｔａによってその電位が決定され、これによって更に速いタイミングに該当論理値の電位に到達するようになる。その反面、前記補助駆動信号ａｓｄｒｖがディスエーブルされた場合には、前記補助最終出力データａｏｄａｔａの電位レベルは浮動状態になってデータとして何の意味も有しなくなる。
【００２３】
図４は、図３に示したプリドライバの詳細構成を示す回路図である。
前記プリドライバ２０は、前記出力イネーブル信号ｏｅの入力に対応して、前記プリドライバ２０を動作させるか否かを決める出力イネーブル信号入力部２１０と、前記立ち上がりクロックｒｃｌｋの入力に対応して、前記立ち上がりデータｒｄａｔａを第１ノードＮ１に伝送する第１スイッチ部２２０と、前記立ち下がりクロックｆｃｌｋの入力に対応して、前記立ち下がりデータｆｄａｔａを前記第１ノードＮ１に伝送する第２スイッチ部２３０と、前記第１ノードＮ１に伝送される信号を駆動して、前記プルアップ信号ｐｌｌｕｐを生成するプルアップ信号生成部２４０と、前記立ち上がりクロックｒｃｌｋの入力に対応して、前記立ち上がりデータｒｄａｔａを第２ノードＮ２に伝送する第３スイッチ部２５０と、前記立ち下がりクロックｆｃｌｋの入力に対応して、前記立ち下がりデータｆｄａｔａを前記第２ノードＮ２に伝送する第４スイッチ部２６０と、前記第２ノードＮ２に伝送される信号を駆動して、前記プルダウン信号ｐｌｌｄｎを生成するプルダウン信号生成部２７０とから構成される。
【００２４】
ここで前記出力イネーブル信号入力部２１０は、前記出力イネーブル信号ｏｅを反転させる第１インバータ２１２と、ゲート端に前記第１インバータ２１２の出力信号が入力され、ドレーン端が前記第１ノードＮ１と接続し、ソース端にグラウンド電圧ＶＳＳが印加される第１トランジスタ２１４と、ゲート端に前記出力イネーブル信号ｏｅが入力され、ソース端に第１駆動電圧Ｖｄｒｖ＿１が印加され、ドレーン端が前記第２ノードＮ２と接続する第２トランジスタ２１６とから構成される。
【００２５】
この時、前記第１駆動電圧Ｖｄｒｖ＿１は、前記プルアップ信号ｐｌｌｕｐ及び前記プルダウン信号ｐｌｌｄｎのハイレベルの電位を定義するための電圧であり、外部供給電源ＶＤＤ等によって実現可能であるがこれに限定されない。
【００２６】
そして前記第１スイッチ部２２０は、前記立ち上がりクロックｒｃｌｋを反転させる第２インバータ２２２と、前記立ち上がりクロックｒｃｌｋと前記第２インバータ２２２の出力信号が各ゲート端に入力され、前記立ち上がりクロックｒｃｌｋがハイレベルである時に前記立ち上がりデータｒｄａｔａを通過させる第１パスゲート２２４と、前記第１パスゲート２２４の出力信号を反転させて前記第１ノードＮ１に伝送する第３インバータ２２６とから構成される。
【００２７】
また、前記第２スイッチ部２３０は、前記立ち下がりクロックｆｃｌｋを反転させる第４インバータ２３２と、前記立ち下がりクロックｆｃｌｋと前記第４インバータ２３２の出力信号が各ゲート端に入力され、前記立ち下がりクロックｆｃｌｋがハイレベルである時に前記立ち下がりデータｆｄａｔａを通過させる第２パスゲート２３４と、前記第２パスゲート２３４の出力信号を反転させて前記第１ノードＮ１に伝送する第５インバータ２３６とから構成される。
【００２８】
一方、前記プルアップ信号生成部２４０は、前記第１ノードＮ１に伝送された信号を反転及び駆動するために直列接続する奇数のインバータで構成される。
【００２９】
前記第３スイッチ部２５０は、前記立ち上がりクロックｒｃｌｋを反転させる第６インバータ２５２と、前記立ち上がりクロックｒｃｌｋと前記第６インバータ２５２の出力信号が各ゲート端に入力され、前記立ち上がりクロックｒｃｌｋがハイレベルである時に前記立ち上がりデータｒｄａｔａを通過させる第３パスゲート２５４と、前記第３パスゲート２５４の出力信号を反転させて前記第２ノードＮ２に伝送する第７インバータ２５６とから構成される。
【００３０】
そして前記第４スイッチ部２６０は、前記立ち下がりクロックｆｃｌｋを反転させる第８インバータ２６２と、前記立ち下がりクロックｆｃｌｋと前記第８インバータ２６２の出力信号が各ゲート端に入力され、前記立ち下がりクロックｆｃｌｋがハイレベルである時に前記立ち下がりデータｆｄａｔａを通過させる第４パスゲート２６４と、前記第４パスゲート２６４の出力信号を反転させて前記第２ノードＮ２に伝送する第９インバータ２６６とから構成される。
【００３１】
最後に、前記プルダウン信号生成部２７０は、前記第２ノードＮ２に伝送された信号を反転及び駆動するために直列接続する奇数のインバータで構成される。
【００３２】
前記出力イネーブル信号ｏｅがディスエーブルされれば、前記出力イネーブル信号入力部２１０の前記第１及び第２トランジスタ２１４，２１６はターンオンする。したがって、前記第１ノードＮ１の電位レベルは前記グラウンド電圧ＶＳＳレベルになり、前記第２ノードＮ２の電位レベルは前記第１駆動電圧Ｖｄｒｖ＿１レベルになる。よって、前記プルアップ信号ｐｌｌｕｐはハイレベルの電位を有する信号になり、前記プルダウン信号ｐｌｌｄｎはローレベルの電位を有する信号となる。
【００３３】
しかし、前記出力イネーブル信号ｏｅがイネーブルされれば、前記第１及び第２トランジスタ２１４，２１６はターンオフし、前記第１ノードＮ１と第２ノードＮ２の電位レベルは前記第１〜第４スイッチ部２２０，２３０，２５０，２６０の出力信号に応じて決められる。
【００３４】
前記立ち上がりクロックｒｃｌｋがハイレベルの区間では、前記第１及び第３スイッチ部２２０，２５０の第１及び第３パスゲート２２４，２５４がターンオンし、前記立ち上がりデータｒｄａｔａが前記第３及び第７インバータ２２６，２５６によって各々反転して、前記第１ノードＮ１と前記第２ノードＮ２に各々伝送される。その後、前記第１ノードＮ１と前記第２ノードＮ２に伝送された信号は、前記プルアップ信号生成部２４０及び前記プルダウン信号生成部２７０で各々反転及び駆動されて、前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとして出力される。
【００３５】
その反面、前記立ち上がりクロックｒｃｌｋがローレベルになって前記立ち下がりクロックｆｃｌｋがハイレベルに上昇した区間では、前記第２及び第４スイッチ部２３０，２６０の第２及び第４パスゲート２３４，２６４がターンオンし、前記立ち下がりデータｆｄａｔａが前記第５及び第９インバータ２３６，２６６によって各々反転して、前記第１ノードＮ１と前記第２ノードＮ２に各々伝送される。その後、前記第１ノードＮ１と前記第２ノードＮ２に伝送された信号は、前記プルアップ信号生成部２４０及び前記プルダウン信号生成部２７０で各々反転及び駆動され、前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとして出力される。
【００３６】
図５は、図３に示したメインドライバの詳細構成を示す回路図である。
図５に示すように前記メインドライバ３０は、ゲート端に前記プルアップ信号ｐｌｌｕｐが入力され、ソース端に第２駆動電圧Ｖｄｒｖ＿２が印加され、ドレーン端が出力ノードＮｏｕｔに接続する第３トランジスタ３０２と、ゲート端に前記プルダウン信号ｐｌｌｄｎが入力され、ソース端に前記グラウンド電圧ＶＳＳが印加され、ドレーン端が前記出力ノードＮｏｕｔに接続する第４トランジスタ３０４とから構成される。
【００３７】
この時、前記第２駆動電圧Ｖｄｒｖ＿２は前記出力ノードＮｏｕｔを介して出力される前記最終出力データｏｄａｔａのハイレベルの電位を定義するための電圧であり、外部供給電源ＶＤＤ等によって実現可能であるがこれに限定されない。
【００３８】
前記プルアップ信号ｐｌｌｕｐがハイレベルで、前記プルダウン信号ｐｌｌｄｎがローレベルである時、すなわち前記プリドライバ２０に入力される前記出力イネーブル信号ｏｅがディスエーブルされた場合、前記第３及び第４トランジスタ３０２，３０４は共にターンオフする。したがって、前記出力ノードＮｏｕｔの電位レベルは浮動状態になって、前記最終出力データｏｄａｔａはデータとして何の意味を有しなくなる。
【００３９】
しかし、前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとがハイレベルである時には、前記第３トランジスタ３０２はターンオフし、前記第４トランジスタ３０４はターンオンする。よって、前記出力ノードＮｏｕｔの電位レベルは前記グラウンド電圧ＶＳＳレベルになって、前記最終出力データｏｄａｔａはローレベル値を有するデータとなる。
【００４０】
その反面、前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとがローレベルである時には、前記第３トランジスタ３０２はターンオンし、前記第４トランジスタ３０４はターンオフする。よって、前記出力ノードＮｏｕｔの電位レベルは前記第２駆動電圧Ｖｄｒｖ＿２レベルになって、前記最終出力データｏｄａｔａはハイレベル値を有するデータとなる。
【００４１】
図６は、図３に示した補助プリドライバの詳細構成を示す回路図である。
前記補助プリドライバ４０は、前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａとが等しい論理値を有するか否かを判別する比較部４１０と、前記立ち上がりクロックｒｃｌｋと前記パイプ出力制御信号０  ｐｏｕｔ＜０＞、及び前記パイプ出力制御信号２  ｐｏｕｔ＜２＞の電位に応じて前記比較部４１０の出力信号を通過させる第５スイッチ部４２０と、前記立ち上がりクロックｒｃｌｋと前記パイプ出力制御信号０  ｐｏｕｔ＜０＞、及び前記パイプ出力制御信号２  ｐｏｕｔ＜２＞の電位に応じて第３駆動電圧Ｖｄｒｖ＿３を第３ノードＮ３に供給する第６スイッチ部４３０と、前記第５スイッチ部４２０を通過した前記比較部４１０の出力信号をラッチさせて一時格納し、反転した信号を前記第３ノードＮ３に伝送する第１ラッチ部４４０と、前記立ち下がりクロックｆｃｌｋと前記パイプ出力制御信号１  ｐｏｕｔ＜１＞、及び前記パイプ出力制御信号３  ｐｏｕｔ＜３＞の電位に応じて前記比較部４１０の出力信号を通過させる第７スイッチ部４５０と、前記立ち下がりクロックｆｃｌｋと前記パイプ出力制御信号１  ｐｏｕｔ＜１＞、及び前記パイプ出力制御信号３  ｐｏｕｔ＜３＞の電位に応じて前記第３駆動電圧Ｖｄｒｖ＿３を第４ノードＮ４に供給する第８スイッチ部４６０と、前記第７スイッチ部４５０を通過した前記比較部４１０の出力信号をラッチさせて一時格納し、反転した信号を前記第４ノードＮ４に伝送する第２ラッチ部４７０と、前記第３ノードＮ３と前記第４ノードＮ４に印加された信号を組み合わせる信号組合部４８０と、前記信号組合部４８０の出力信号を所定時間遅延させて、前記補助駆動信号ａｓｄｒｖとして出力する遅延部４９０とから構成される。
【００４２】
ここで前記比較部４１０は、前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａとが異なる論理値であればローレベルの信号を出力し、等しい論理値であればハイレベルの信号を出力する排他的ノアゲート４１２と、前記排他的ノアゲート４１２の出力信号を反転させる第１０インバータ４１４とから構成される。
【００４３】
そして前記第５スイッチ部４２０は、前記立ち上がりクロックｒｃｌｋと前記パイプ出力制御信号０  ｐｏｕｔ＜０＞とが入力される第１ナンドゲート４２１と、前記第１ナンドゲート４２１の出力信号を反転させる第１１インバータ４２２と、前記立ち上がりクロックｒｃｌｋと前記パイプ出力制御信号２  ｐｏｕｔ＜２＞とが入力される第２ナンドゲート４２３と、前記第２ナンドゲート４２３の出力信号を反転させる第１２インバータ４２４と、前記第１１インバータ４２２と前記第１２インバータ４２４の出力信号が入力される第１ノアゲート４２５と、前記第１ノアゲート４２５の出力信号を反転させる第１３インバータ４２６と、前記第１３インバータ４２６と前記第１ノアゲート４２５の出力信号が各ゲート端に入力され、前記第１ノアゲート４２５の出力信号がローレベルである時に前記比較部４１０の出力信号を通過させる第５パスゲート４２７とから構成される。
【００４４】
また前記第６スイッチ部４３０は、ゲート端に前記第５スイッチ部４２０の前記第１３インバータ４２６の出力信号が入力され、ソース端に前記第３駆動電圧Ｖｄｒｖ＿３が印加され、ドレーン端が前記第３ノードＮ３に接続する第５トランジスタ４３２からなる。
【００４５】
そして前記第１ラッチ部４４０は、前記第５スイッチ部４２０の前記第５パスゲート４２７の出力信号を反転させて前記第３ノードＮ３に伝送する第１４インバータ４４２と、前記第１４インバータ４４２とラッチ構造を形成する第１５インバータ４４４とから構成される。
【００４６】
前記第７スイッチ部４５０は、前記立ち下がりクロックｆｃｌｋと前記パイプ出力制御信号１  ｐｏｕｔ＜１＞とが入力される第３ナンドゲート４５１と、前記第３ナンドゲート４５１の出力信号を反転させる第１６インバータ４５２と、前記立ち下がりクロックｆｃｌｋと前記パイプ出力制御信号３  ｐｏｕｔ＜３＞とが入力される第４ナンドゲート４５３と、前記第４ナンドゲート４５３の出力信号を反転させる第１７インバータ４５４と、前記第１６インバータ４５２と前記第１７インバータ４５４の出力信号が入力される第２ノアゲート４５５と、前記第２ノアゲート４５５の出力信号を反転させる第１８インバータ４５６と、前記第１８インバータ４５６と前記第２ノアゲート４５５の出力信号が各ゲート端に入力され、前記第２ノアゲート４５５の出力信号がローレベルである時に前記比較部４１０の出力信号を通過させる第６パスゲート４５７とから構成される。
【００４７】
そして前記第８スイッチ部４６０は、ゲート端に前記第７スイッチ部４５０の前記第１８インバータ４５６の出力信号が入力され、ソース端に前記第３駆動電圧Ｖｄｒｖ＿３が印加され、ドレーン端が前記第４ノードＮ４に接続する第６トランジスタ４６２からなる。
【００４８】
また前記第２ラッチ部４７０は、前記第７スイッチ部４５０の前記第６パスゲート４５７の出力信号を反転させて前記第４ノードＮ４に伝送する第１９インバータ４７２と、前記第１９インバータ４７２とラッチ構造を形成する第２０インバータ４７４とから構成される。
【００４９】
前記信号組合部４８０は、前記第３ノードＮ３と前記第４ノードＮ４に各々伝送される信号が入力される第５ナンドゲート４８２からなる。
【００５０】
この時、前記第３駆動電圧Ｖｄｒｖ＿３は前記遅延部４９０から出力される前記補助駆動信号ａｓｄｒｖの電位レベルを定義するための電圧であり、前記外部供給電源ＶＤＤによって実現可能であるがこれに限定されない。
【００５１】
前記立ち上がりクロックｒｃｌｋと前記パイプ出力制御信号０  ｐｏｕｔ＜０＞とが同時にイネーブルされた時、または前記立ち上がりクロックｒｃｌｋと前記パイプ出力制御信号２  ｐｏｕｔ＜２＞とが同時にイネーブルされた時は、前記第５スイッチ部４２０の前記第５パスゲート４２７はターンオンする。この時、前記立ち下がりクロックｆｃｌｋはディスエーブルされるため、前記第７スイッチ部４５０の前記第６パスゲート４５７はターンオフする。また、前記第６スイッチ部４３０の前記第５トランジスタ４３２はターンオフし、前記第８スイッチ部４６０の前記第６トランジスタ４６２はターンオンする。したがって、前記第４ノードＮ４には前記第３駆動電圧Ｖｄｒｖ＿３が印加される。
【００５２】
しかし、前記第３ノードＮ３に印加される電圧は、前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａとの論理値が等しいか否かによる影響を受ける。前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａとの論理値が等しければ、前記比較部４１０の前記排他的ノアゲート４１２からはハイレベルの信号が出力される。この信号は、前記第１０インバータ４１４と前記第１ラッチ部４４０の第１４インバータ４４２とを介して前記第３ノードＮ３に伝送されるため、前記第３ノードＮ３にはハイレベルの電圧が印加される。前記第３ノードＮ３と前記第４ノードＮ４に印加された電位レベルが共にハイレベルであるため、前記信号組合部４８０の前記第５ナンドゲート４８２の出力信号はローレベルになる。したがって、前記第５ナンドゲート４８２の出力信号から生成される前記補助駆動信号ａｓｄｒｖはローレベル、すなわちディスエーブルされる。
【００５３】
しかしこの場合、前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａとの論理値が異なれば、前記比較部４１０の前記排他的ノアゲート４１２からはローレベルの信号が出力される。この信号は、前記第１０インバータ４１４と前記第１ラッチ部４４０の第１４インバータ４４２とを介して前記第３ノードＮ３に伝送されるため、前記第３ノードＮ３にはローレベルの電圧が印加される。前記第３ノードＮ３に印加された電位レベルはローレベルで、前記第４ノードＮ４に印加された電位レベルはハイレベルであるため、前記信号組合部４８０の前記第５ナンドゲート４８２の出力信号はハイレベルになる。したがって、前記第５ナンドゲート４８２の出力信号から生成される前記補助駆動信号ａｓｄｒｖはハイレベル、すなわちイネーブルされる。
【００５４】
上記と同様に、前記立ち下がりクロックｆｃｌｋと前記パイプ出力制御信号１  ｐｏｕｔ＜１＞とが同時にイネーブルされた時、または前記立ち下がりクロックｆｃｌｋと前記パイプ出力制御信号３  ｐｏｕｔ＜３＞とが同時にイネーブルされた時は、前記第７スイッチ部４５０の前記第６パスゲート４５７はターンオンする。この時、前記立ち上がりクロックｒｃｌｋはディスエーブルされるため、前記第５スイッチ部４２０の前記第５パスゲート４２７はターンオフする。また、前記第８スイッチ部４６０の前記第６トランジスタ４６２はターンオフし、前記第６スイッチ部４３０の前記第５トランジスタ４３２はターンオンする。したがって、前記第３ノードＮ３には前記第３駆動電圧Ｖｄｒｖ＿３が印加される。
【００５５】
しかし前記第４ノードＮ４に印加される電圧は、前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａとの論理値が等しいか否かによる影響を受ける。前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａとの論理値が等しければ、前記比較部４１０の前記排他的ノアゲート４１２からはハイレベルの信号が出力される。この信号は、前記第１０インバータ４１４と前記第２ラッチ部４７０の第１９インバータ４７２を介して前記第４ノードＮ４に伝送されるため、前記第４ノードＮ４にはハイレベルの電圧が印加される。前記第３ノードＮ３と前記第４ノードＮ４に印加された電位レベルが共にハイレベルであるため、前記信号組合部４８０の前記第５ナンドゲート４８２の出力信号はローレベルになる。したがって、前記第５ナンドゲート４８２の出力信号から生成される前記補助駆動信号ａｓｄｒｖはローレベル、すなわちディスエーブルされる。
【００５６】
しかしこの場合、前記立ち上がりデータｒｄａｔａと前記立ち下がりデータｆｄａｔａとの論理値が異なれば、前記比較部４１０の前記排他的ノアゲート４１２からはローレベルの信号が出力される。この信号は、前記第１０インバータ４１４と前記第２ラッチ部４７０の第１９インバータ４７２を介して前記第４ノードＮ４に伝送されるため、前記第４ノードＮ４にはローレベルの電圧が印加される。前記第３ノードＮ３に印加された電位レベルはハイレベルで、前記第４ノードＮ４に印加された電位レベルはローレベルであるため、前記信号組合部４８０の前記第５ナンドゲート４８２の出力信号はハイレベルになる。したがって、前記第５ナンドゲート４８２の出力信号から生成される前記補助駆動信号ａｓｄｒｖはハイレベル、すなわちイネーブルされる。
【００５７】
前記遅延部４９０は、前記信号組合部４８０の出力信号と前記プリドライバ２０から出力される前記プルアップ信号ｐｌｌｕｐ、及び前記プルダウン信号ｐｌｌｄｎの出力タイミングが一致するように前記信号組合部４８０の出力信号を所定時間遅延させる。
【００５８】
図７は、図３に示した補助メインドライバの詳細構成を示す回路図である。
前記補助メインドライバ５０は、前記補助プリドライバ４０から出力される前記補助駆動信号ａｓｄｒｖと前記プリドライバ２０から出力される前記プルアップ信号ｐｌｌｕｐが入力される第６ナンドゲート５０１と、前記補助駆動信号ａｓｄｒｖを反転させる第２１インバータ５０２と、前記第２１インバータ５０２の出力信号と前記プリドライバ２０から出力される前記プルダウン信号ｐｌｌｄｎが入力される第３ノアゲート５０３と、ゲート端に前記第６ナンドゲート５０１の出力信号が入力され、ソース端に第４駆動電圧Ｖｄｒｖ＿４が印加され、ドレーン端が第５ノードＮ５に接続する第７トランジスタ５０４と、ゲート端に前記第３ノアゲート５０３の出力信号が入力され、ソース端に前記グラウンド電圧ＶＳＳが印加され、ドレーン端が前記第５ノードＮ５に接続する第８トランジスタ５０５と、前記第５ノードＮ５に印加される電圧を反転させて、前記補助最終出力データａｏｄａｔａとして出力する第２２インバータ５０６とから構成される。
【００５９】
この時、前記第４駆動電圧Ｖｄｒｖ＿４は前記第２２インバータ５０６を介して出力される前記補助最終出力データａｏｄａｔａのハイレベルの電位を定義するための電圧であり、外部供給電源ＶＤＤ等によって実現可能であるがこれに限定されない。
【００６０】
前記補助駆動信号ａｓｄｒｖがディスエーブルされれば、前記第７及び第８トランジスタ５０４，５０５はターンオフし、前記第５ノードＮ５の電位レベルは浮動状態となる。このような電位レベルが前記第２２インバータ５０６を介して前記補助最終出力データａｏｄａｔａになっても、データとして何の意味も有しない信号となる。
【００６１】
しかし、前記補助駆動信号ａｓｄｒｖがイネーブルされた状態で前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとがハイレベルであれば、前記第７及び第８トランジスタ５０４，５０５のゲート端には各々ローレベルの信号が入力される。したがって、前記第４ノードＮ４には前記第４駆動電圧Ｖｄｒｖ＿４が伝送されて印加され、前記第４ノードＮ４に印加された電圧は、再び前記第２２インバータ５０６を介して反転して、ローレベル値を有する前記補助最終出力データａｏｄａｔａとなる。
【００６２】
一方、前記補助駆動信号ａｓｄｒｖがイネーブルされた状態で前記プルアップ信号ｐｌｌｕｐと前記プルダウン信号ｐｌｌｄｎとがローレベルであれば、前記第７及び第８トランジスタ５０４，５０５のゲート端には各々ハイレベルの信号が入力される。したがって、前記第４ノードＮ４には前記グラウンド電圧ＶＳＳが伝送されて印加され、前記第４ノードＮ４に印加された電圧は、再び前記第２２インバータ５０６を介して反転して、ハイレベル値を有する前記補助最終出力データａｏｄａｔａとなる。
【００６３】
前記メインドライバ３０から出力される前記最終出力データｏｄａｔａと、前記補助メインドライバ５０から出力される前記補助最終出力データａｏｄａｔａとは常に等しい論理値を有する。よって、前記最終出力データｏｄａｔａがレベル遷移が行われる時、実質的に前記最終出力データｏｄａｔａとともに前記補助最終出力データａｏｄａｔａが出力されるため、より速く目標レベルに達することができる。
【００６４】
上述したように、データ出力回路の前記最終出力データｏｄａｔａの値の変化、すなわち電位レベルの遷移が生じる時には、予め前記補助プリドライバ４０と前記補助メインドライバ５０を駆動し、前記最終出力データｏｄａｔａとともに前記補助最終出力データａｏｄａｔａを出力することによってデータ出力ドライバの駆動力を向上させられる。したがって、高速度に動作する半導体記憶装置においても出力データが目標レベルに達しない誤動作が解決される。
【００６５】
上記のように、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるということを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。
【００６６】
本発明の範囲は、前記詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出されるすべての変更または変形された形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００６７】
【図１】従来の技術に係る半導体記憶装置のデータ出力回路の構成を示すブロック図である。
【図２】図１に示したデータ出力回路の動作を説明するためのタイミング図である。
【図３】本発明の一実施形態に係る半導体記憶装置のデータ出力回路の構成を示すブロック図である。
【図４】図３に示したプリドライバの詳細構成を示す回路図である。
【図５】図３に示したメインドライバの詳細構成を示す回路図である。
【図６】図３に示した補助プリドライバの詳細構成を示す回路図である。
【図７】図３に示した補助メインドライバの詳細構成を示した回路図である。
【符号の説明】
【００６８】
Ｎ１〜Ｎ５…第１〜第５ノード
Ｎｃｍｎ…共通ノード
Ｎｏｕｔ…出力ノード
ＶＤＤ…外部供給電源
ＶＳＳ…グラウンド電圧
Ｖｄｒｖ＿１〜４…第１〜第４駆動電圧
ａｏｄａｔａ…補助最終出力データ
ａｓｄｒｖ…補助駆動信号
ｄｌｌ＿ｃｌｋ…ＤＬＬクロック
ｏｄａｔａ…最終出力データ
ｏｅ…出力イネーブル信号
ｐｌｌｄｎ…プルダウン信号
ｐｌｌｕｐ…プルアップ信号
ｐｏｕｔ…パイプ出力制御信号
１０…パイプレジスタ
２０…プリドライバ
３０…メインドライバ
４０…補助プリドライバ
５０…補助メインドライバ
２１０…出力イネーブル信号入力部
２２０…第１スイッチ部
２３０…第２スイッチ部
２４０…プルアップ信号生成部
２５０…第３スイッチ部
２６０…第４スイッチ部
２７０…プルダウン信号生成部
４１０…比較部
４２０…第５スイッチ部
４３０…第６スイッチ部
４４０…第１ラッチ部
４５０…第７スイッチ部
４６０…第８スイッチ部
４７０…第２ラッチ部
４８０…信号組合部
４９０…遅延部
【図１】
2007213773.tif 000003
【図２】
2007213773.tif 000004
【図３】
2007213773.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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