(57)【要約】【課題】  従来よりも静電破壊耐圧を高くできる静電保護素子を提供する。【解決手段】  ビルトインポテンシャルがSiGeのバンドギャップとほぼ同じになるn型Siとp型SiGeのpn接合を用いた静電保護素子を静電気が印加される端子と静電気を放電する端子間に接続することにより、n型Siとp型Siのpn接合に比べてpn接合に電流が流れはじめる電圧であるON電圧を低くでき、静電気が印加されて端子間電圧がまだ低い場合でも静電気が放電しはじめるようにして、静電破壊耐圧を上げる効果を得る。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ｎ型Siとｐ型SiGeのｐｎ接合を有する静電保護素子を備え、静電気が印加される端子と静電気を放電する端子間に前記静電保護素子が直接接続されたことを特徴とする半導体装置。
【請求項２】
前記p型SiGeの領域にC（カーボン）を含むことを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記静電保護素子がSiGeバイポーラトランジスタであり、前記SiGeバイポーラトランジスタのエミッタまたはコレクタが前記ｎ型Siであり、ベースが前記ｐ型SiGeであることを特徴とする請求項1及び2に記載の半導体装置。
【請求項４】
前記静電保護素子が、ｎ型Siとｐ型SiGeのｐｎ接合ダイオードであることを特徴とする請求項1及び２に記載の半導体装置。
【請求項５】
前記静電保護素子は、前記ｎ型Siと前記ｐ型SiGeのｐｎ接合を複数段直列に接続したものであることを特徴とする請求項1及び2に記載の半導体装置。
【請求項６】
前記SiGeバイポーラトランジスタの、前記ｎ型Siであるエミッタと、コレクタと短絡したベースを、それぞれ静電気が印加される端子と、静電気を放電する端子間に直接接続されたことを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記SiGeバイポーラトランジスタの、前記ｎ型Siであるコレクタと、エミッタと短絡したベースをそれぞれ、静電気が印加される端子と、静電気を放電する端子間に直接接続されたことを特徴とする請求項３に記載の半導体装置。
【請求項８】
前記SiGeバイポーラトランジスタが、前記ｎ型Siであるエミッタ及びコレクタを備え、前記エミッタは静電気が印加される端子に、前記ベースは静電気を放電する端子に、前記コレクタは第２の静電気を放電する端子に直接接続されたことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電に起因する静電破壊を防ぐ半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化、高速化に伴い、半導体装置を取り扱う場合に生じる静電気放電（ＥＳＤ：Electro‐Static Discharge）による静電破壊現象が重要な問題となっている。素子の微細化や、高速ではあるが破壊しやすい半導体材料・構造の導入に伴い、半導体装置の破壊に至る静電破壊耐圧が低下するためである。高速な半導体材料・構造としては、SiGeをベース領域に用いてベース領域のバンドギャップをエミッタ領域のバンドギャップよりも小さくすることにより、エミッタの注入効率を高めて高周波特性を向上させたSiGeヘテロジャンクションバイポーラトランジスタがある。またGeによる格子歪を低減することや、B（ボロン）の拡散を抑制して浅い高濃度のベースが得られることを目的として、ベースのSiGeにC（カーボン）を添加したSiGe:Cヘテロジャンクションバイポーラトランジスタもある。
【０００３】
従来、ｎ型Siとp型Siによるｐｎ接合を有する静電保護素子が用いられてきた。特許文献1に開示されたnpnSiバイポーラトランジスタによる保護トランジスタを図11に示す。この保護トランジスタ105は、静電気破壊から保護しようとする端子102にエミッタが接続され、静電気を放電する端子103にベースとコレクタが短絡して接続されている。この例では保護される回路はベースが端子102に、エミッタが放電端子103に接続されたSiバイポーラトランジスタ104である。つまりSiバイポーラトランジスタ104のベース-エミッタ間に静電気が印加された場合の静電破壊保護を目的としたものである。npnSiバイポーラトランジスタでは、ベースに正の静電気が印加された場合ベース-エミッタ間に順方向電流が流れ破壊に至ることはまれである。しかし負の静電気が印加された場合、ベース-エミッタ間は逆方向バイアスとなり電流は流れず電圧が破壊限界を越えてしまう場合がある。ｎ型Siであるエミッタを端子102に接続し、p型Siであるベースを放電端子103に接続した保護トランジスタ105を設けることにより、負の静電気が印加された場合、保護トランジスタ105は順方向にバイアスされることになり、負電荷はエミッタ-ベース間を流れて放電し、バイポーラトランジスタは破壊から保護される。
【０００４】
図12はnpnSiバイポーラトランジスタ105の代わりにpnSiダイオード106を用いた例である。静電気破壊から保護しようとする端子102にはカソードを接続し、静電気を放電する端子103にアノードを接続している。カソードはｎ型Si、アノードはｐ型Siであるため、npnSiバイポーラの場合と同様に、バイポーラトランジスタ104を保護することができる。
【０００５】
また図13には特許文献2に開示されたSiGeバイポーラトランジスタを用いた静電保護素子の例を示す。保護される回路113の入出力パッド112に接続された外部ESD保護デバイス111、外部抵抗110、ESD保護回路107が直列に接続され、ESD保護回路107は内部抵抗109、内部キャパシタ108と、電源電圧VDD、VSSにそれぞれコレクタとエミッタを接続されたSiGeバイポーラトランジスタで構成されている。外部ESD保護デバイスはSiGeショットキダイオード、SiGeトランジスタ、SiGeバリスタ、またはSiGeダイオードから構成されている。
【０００６】
【特許文献１】特開平10-20056
【特許文献２】特開2002-313799
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、これらのSiのpn接合を用いた静電保護素子や、特許文献2に開示されたSiGeバイポーラトランジスタを用いた静電保護素子にはそれぞれ問題がある。
【０００８】
Siのpn接合を用いた静電保護素子の場合、図9のpn接合のバンド図に示すようにフェルミレベルは、n型では伝導帯下端に、p型では価電子帯上端にそれぞれ近接しているため、ビルトインポテンシャルはSiのバンドギャップで決定され、順方向に電圧を印加した場合に電流が流れ出すON電圧は1.1V以上となる。つまり保護しようとする端子に静電気が印加されても、ON電圧に達するまでは静電保護素子に電流が流れないため、静電破壊耐圧が低いという欠点がある。
【０００９】
また、特許文献1に開示されたSiGeバイポーラトランジスタを用いた静電保護素子の場合、外部抵抗110や内部抵抗109が放電経路に直列に接続されているため、保護しようとする端子に静電気が印加され電流が流れ始めると、抵抗に電圧降下が生じ、pn接合に十分な電圧が印加されず放電電流が少なくなり、やはり静電破壊耐圧が低いという欠点がある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、ｎ型Siとｐ型SiGeのｐｎ接合を有する静電保護素子を備え、静電気が印加される端子と静電気を放電する端子間に前記静電保護素子が直接接続されたことを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置は、図2のpn接合のバンド図に示すようにフェルミレベルは、n型Siでは伝導帯下端に、p型SiGeでは価電子帯上端にそれぞれ近接しているため、ビルトインポテンシャルはSiGeのバンドギャップで決定される。SiGeのバンドギャップは組成比により、SiとGeのそれぞれのバンドギャップ1.1Vと0.66Vの間で設計できるため、ON電圧はSiに比べて大幅に低減することが可能となる。すなわち保護しようとする端子に静電気が印加されると、Siに比較して早くにON電圧に達し、静電保護素子に電流が流れるため、静電破壊耐圧が高くなるという効果を有する。
【００１２】
また特許文献2に開示されたSiGeバイポーラトランジスタを用いた静電保護素子に比べても、外部抵抗や内部抵抗による電圧降下がなく、大きな放電電流を得るために十分な電圧がpn接合に印加され、静電破壊耐圧が高くなるという効果を有する。
【発明を実施するための最良の形態】
【００１３】
静電破壊耐圧を高くするという目的を、ｎ型Siとｐ型SiGeのｐｎ接合を有する静電保護素子を備えることにより実現した。
【実施例１】
【００１４】
本発明の第１の実施例を図1に示す。静電保護素子はベースにCを含んだSiGeバイポーラトランジスタであるSiGe:C バイポーラトランジスタ5でありエミッタ面積は10平方μmである、保護しようとする端子2にエミッタが接続され、静電気を放電する端子3にベースとコレクタが接続されている。本実施例においては保護される回路はベースが端子2に、エミッタが端子3に接続されたSiGe:Cバイポーラトランジスタ4であり、エミッタ面積は30平方μmである。静電保護素子SiGe:Cバイポーラトランジスタ5は、エミッタがｎ型Siであり、ベースがCを含んだｐ型SiGeである。ベース-エミッタ接合がｐｎ接合となり、エミッタとベースがそれぞれ端子2と端子3に直接に接続されている。
【００１５】
端子2に負の静電気が印加された場合、静電保護素子であるSiGe:Cバイポーラトランジスタ5のベース-エミッタ間は順方向バイアスとなり、負電荷はエミッタ-ベース間を流れ放電し、SiGe:Cバイポーラトランジスタ4は破壊から保護される。
【００１６】
本実施例の場合、図2に示すバンド図のビルトインポテンシャルはSiのpn接合のビルトインポテンシャルに比べて0.05V低い値が実験により確認されている。本実施例の回路についてマシンモデル法による静電破壊耐圧の測定を行った結果80Vの耐圧が得られ、保護素子を設けなかった場合の耐圧8Vに比べて10倍に向上したことを確認した。
【００１７】
またSiGe、あるいはSiGe:C結晶中ではBの拡散係数がSi結晶中よりも小さいため、pn接合付近でのB濃度を他の領域よりも低くすることが可能である。図3に本実施例の静電保護素子であるSiGe:Cバイポーラトランジスタのpn接合におけるn型不純物As(砒素)とp型不純物B(ボロン)の濃度分布を示す。本実施例ではSiGe:C内部のB濃度を4E19cm-3、pn接合付近でのB濃度を1E15 cm-3とすることができた。図10に通常のSi結晶でのn型不純物As(砒素)とp型不純物Bの濃度分布を示すが、pn接合付近でのB濃度はBの拡散により4E17cm-3以上になってしまう。従ってSiGe:Cでは通常のSi結晶に比較して、内部のB濃度は100倍、pn接合付近でのB濃度は100分の1に相当する。pn接合付近の濃度を下げることは、逆バイアス電圧が印加された場合の空乏層の厚さを広げることになり、pn接合の寄生容量を低減し、種々の高周波特性が向上するという効果が得られる。さらにベース内部のB濃度を上げることは、静電気を放電する際の抵抗を低減することになり、より放電がし易くなり静電破壊耐圧の向上につながるという効果が得られる。
【００１８】
本実施例では、静電保護素子であるSiGe:C バイポーラトランジスタ5の容量は100ｆFが得られ、同じ面積のSiバイポーラトランジスタの120fFに比べて20％近く低減することができた。また高周波特性としても、2GHｚにおける雑音指数が0.48ｄBと良好な特性を得ることができた。
【００１９】
図4には、保護される回路がSiGe:Cバイポーラトランジスタ4であり、エミッタとコレクタ間の静電破壊保護を目的とした例を示す。静電保護素子であるSiGe:Cバイポーラトランジスタ5はエミッタをSiGe:Cバイポーラトランジスタ4のコレクタに、ベースとコレクタは短絡してSiGe:Cバイポーラトランジスタ4のエミッタに接続されている。
【実施例２】
【００２０】
本発明の第2の実施例を図5に示す。静電保護素子は実施例1と同様のSiGe:C バイポーラトランジスタ6であるが、保護しようとする端子2にコレクタが接続され、静電気を放電する端子3にベースとエミッタが接続されている。ここではｎ型Siのコレクタと、Cを含んだｐ型SiGeであるベースがｐｎ接合を形成している。通常、上面側をエミッタとするバイポーラトランジスタでは、エミッタ-ベース接合よりコレクタ-ベース接合の方が接合面積を大きくすることができるため、本実施例では同じサイズのSiGe:C バイポーラトランジスタで、より大面積のpn接合を得ることができ、さらに静電破壊耐圧が向上するという利点がある。
【実施例３】
【００２１】
本発明の第3の実施例を図6に示す。静電保護素子は実施例1と同様のベース-コレクタを短絡したSiGe:C バイポーラトランジスタを2個直列に接続した素子7である。本実施例によれば、保護素子のON電圧は実施例1の場合の2倍となり静電破壊耐圧は低下するが、静電保護素子の寄生容量は半分になり、高周波特性の低下を抑制することができる。従って、要求される静電破壊耐圧に余裕がある場合には、より高性能な高周波特性を得ることができるという利点がある。静電破壊耐圧に余裕のある場合には、直列にするSiGe:C あるいはSiGeバイポーラトランジスタの数をさらに増やしてもよい。
【実施例４】
【００２２】
本発明の第4の実施例を図7に示す。静電保護素子であるSiGe:C バイポーラトランジスタ5のコレクタ、ベース、エミッタはそれぞれ、保護される回路SiGe:Cバイポーラトランジスタ4のコレクタ、エミッタ、ベースに接続されている。SiGe:Cバイポーラトランジスタ4のベースに静電気が印加された場合、静電保護素子であるSiGe:C バイポーラトランジスタ5のエミッタ-ベース接合を通してSiGe:Cバイポーラトランジスタ4のエミッタ側に放電されるだけではなく、SiGe:C バイポーラトランジスタ5のコレクタ-エミッタ間がブレークダウンし、SiGe:Cバイポーラトランジスタ4のコレクタ側へも放電される。本実施例では、ベース-エミッタ間に加えて、ベース-コレクタ間の静電破壊にたいしても保護できるという利点がある。
【実施例５】
【００２３】
本発明の第5の実施例を図8に示す。静電保護素子はｎ型Siとｐ型SiGeのｐｎ接合ダイオード8である。本実施例では、2端子素子であるダイオードとしたため、3端子素子であるSiGeバイポーラトランジスタと比べて構造が単純になり、素子面積をより小さくできるなどの利点がある。
【産業上の利用可能性】
【００２４】
携帯電話端末など、高周波特性と高い静電破壊耐圧がともに求められる半導体装置に適用できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施例の回路図。
【図２】本発明の第1の実施例のSiGe:Cバイポーラトランジスタのｐｎ接合バンド図。
【図３】本発明の第1の実施例のSiGe:Cバイポーラトランジスタのｐｎ接合における不純物濃度分布図。
【図４】本発明の第1の実施例でベース-コレクタ間に静電保護素子を設けた場合の回路図。
【図５】本発明の第2の実施例の回路図。
【図６】本発明の第3の実施例の回路図。
【図７】本発明の第4の実施例の回路図。
【図８】本発明の第5の実施例の回路図。
【図９】従来技術のSiバイポーラトランジスタのｐｎ接合バンド図。
【図１０】従来技術のSiバイポーラトランジスタのｐｎ接合における不純物濃度分布図。
【図１１】従来技術で静電保護素子にnpnSiバイポーラトランジスタを用いた例の回路図。
【図１２】従来技術で静電保護素子にpnSiダイオードを用いた例の回路図。
【図１３】従来技術で静電保護素子にSiGeバイポーラトランジスタと抵抗を用いた例の回路図。
【符号の説明】
【００２６】
1  保護される回路であるSiGe:Cバイポーラトランジスタのコレクタ端子
2  保護される回路であるSiGe:Cバイポーラトランジスタのベース端子
3  保護される回路であるSiGe:Cバイポーラトランジスタのエミッタ端子
4  保護される回路であるSiGe:Cバイポーラトランジスタ
5  静電保護素子であるSiGe:Cバイポーラトランジスタ
6  静電保護素子であるSiGe:Cバイポーラトランジスタ
7  SiGe:Cバイポーラトランジスタを2個直列に接続した静電保護素子
8  静電保護素子であるSiGe  pn接合ダイオード
101  保護される回路であるSiバイポーラトランジスタのコレクタ端子
102  保護される回路であるSiバイポーラトランジスタのベース端子
103  保護される回路であるSiバイポーラトランジスタのエミッタ端子
104  保護される回路であるSiバイポーラトランジスタ
105  静電保護素子であるSiバイポーラトランジスタ
106  静電保護素子であるSi  pn接合ダイオード
107  ESD保護回路
108  内部容量
109  内部抵抗
110  外部抵抗
111  ESD保護デバイス
112  入出力パッド
113  保護される回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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