(57)【要約】【課題】クリティカル・パスを形成することなく、低消費電力化を図ることのできる半導体集積回路装置、電子機器及び半導体集積回路装置の製造方法を提供すること。【解決手段】半導体集積回路装置は、クリティカル・パスを含む第１回路ブロック３と、クリティカル・パスを含まない第２回路ブロック４，ドライバ５とを備え、第１回路ブロック３内の回路の半導体素子の閾値電圧を、第２回路ブロック４内の回路の半導体素子の閾値電圧以下とするとともに、第１回路ブロック３に供給する電源電圧を、第２回路ブロック４に供給する電源電圧以上として、第１回路ブロック３のクリティカル・パスを解消し、ドライバ５内の回路の半導体素子の閾値電圧を、第２回路ブロック４内の回路の半導体素子の閾値電圧以下とするとともに、ドライバ５に供給する電源電圧を、第２回路ブロック４に供給する電源電圧以下として、ドライバ５の消費電力を低減する。【選択図】図２
2007109983.tif 000002
【特許請求の範囲】
【請求項１】
クリティカル・パスを含まない複数の回路ブロックを備える半導体集積回路装置であって、
一方の回路ブロック内の回路の半導体素子の閾値電圧を、他方の回路ブロック内の回路の半導体素子の閾値電圧以下とするとともに、前記一方の回路ブロックに供給する電源電圧を、前記他方の回路ブロックに供給する電源電圧以下として、前記一方の回路ブロックの消費電力を前記他方の回路ブロックより低減することを特徴とする半導体集積回路装置。
【請求項２】
クリティカル・パスを含む第１回路ブロックと、
前記クリティカル・パスを含まない第２及び第３回路ブロックとを備える半導体集積回路装置であって、
前記第１回路ブロック内の回路の半導体素子の閾値電圧を、前記第２回路ブロック内の回路の半導体素子の閾値電圧以下とするとともに、前記第１回路ブロックに供給する電源電圧を、前記第２回路ブロックに供給する電源電圧以上として、前記第１回路ブロックのクリティカル・パスを解消し、
前記第３回路ブロック内の回路の半導体素子の閾値電圧を、前記第２回路ブロック内の回路の半導体素子の閾値電圧以下とするとともに、前記第３回路ブロックに供給する電源電圧を、前記第２回路ブロックに供給する電源電圧以下として、前記第３回路ブロックの消費電力を低減することを特徴とする半導体集積回路装置。
【請求項３】
前記第３回路ブロック内の回路の半導体素子の閾値電圧は、前記第１回路ブロックの閾値電圧と同じか、又は低くすることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記第３回路ブロック内の回路は、各ブロックに信号を伝送する配線を駆動するドライバであることを特徴とする請求項２又は請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１回路ブロック、前記第２及び第３回路ブロックは、第１の機能ブロックを構成し、前記第３回路ブロックの回路は、前記第１の機能ブロックから第２の機能ブロック内の回路に信号を伝送する配線を駆動するドライバであることを特徴とする請求項２乃至請求項４のいずれかに記載の半導体集積回路装置。
【請求項６】
前記回路ブロックは、Ｐチャネル素子とＮチャネル素子から構成されるＳＯＩ（Silicon On Insulator）構造を備えることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体集積回路装置。
【請求項７】
前記第１の機能ブロックの電源遮断時には、前記第１の機能ブロックを待機状態に設定するクロック信号を該第１の機能ブロックの回路及び、前記第２の機能ブロック内の回路に供給することを特徴とする請求項５記載の半導体集積回路装置。
【請求項８】
前記第１の機能ブロックの待機時には、前記第１回路ブロック内の組み合わせ回路に供給されている電源電圧を遮断することを特徴とする請求項５に記載の半導体集積回路装置。
【請求項９】
前記第１の機能ブロックの待機時には、前記ドライバに供給されている電源電圧を遮断することを特徴とする請求項５に記載の半導体集積回路装置。
【請求項１０】
クリティカル・パスを含まない複数の回路ブロックを備える半導体集積回路装置の製造方法であって、
一方の回路ブロック内の回路の半導体素子の閾値電圧を、他方の回路ブロック内の回路の半導体素子の閾値電圧以下に設定する工程と、
前記一方の回路ブロックに供給する電源電圧を、前記他方の回路ブロックに供給する電源電圧以下に設定する工程と
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
クリティカル・パスを含む第１回路ブロックと、前記クリティカル・パスを含まない第２及び第３回路ブロックとを備える半導体集積回路装置の製造方法であって、
前記第１回路ブロック内の回路の半導体素子の閾値電圧を、前記第２回路ブロック内の回路の半導体素子の閾値電圧以下に設定する工程と、
前記第１回路ブロックに供給する電源電圧を、前記第２回路ブロックに供給する電源電圧以上に設定する工程と、
前記第１回路ブロックのクリティカル・パスが解消されたことを検出する工程と、
前記第３回路ブロック内の回路の半導体素子の閾値電圧を、前記第２回路ブロック内の回路の半導体素子の閾値電圧以下に設定する工程と、
前記第３回路ブロックに供給する電源電圧を、前記第２回路ブロックに供給する電源電圧以下に設定する工程と
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
前記請求項１乃至請求項９のいずれかに記載の半導体集積回路装置を有することを特徴とする電子機器。
【請求項１３】
前記請求項１０又は請求項１１に記載の半導体集積回路装置の製造方法を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多様な機能を搭載する半導体集積回路装置、電子機器及び半導体集積回路装置の製造方法に関し、特に、システムＬＳＩ（Large Scale Integration）の低消費電力化に関する。
【背景技術】
【０００２】
従来、ＬＳＩを低消費電力化する設計手法としてデュアル閾値電圧／電源電圧（デュアルＶｔ／Ｖｄｄ）と呼ばれる技術がある。この技術は、次のように設計する。
【０００３】
クリティカル・パスを形成する半導体素子では、閾値電圧（Ｖｔ）を下げ、電源電圧（Ｖｄｄ）を上げる。一方、クリティカル・パスを形成しない半導体素子では、閾値電圧（Ｖｔ）を上げ、電源電圧（Ｖｄｄ）を下げる。
【０００４】
上記の設計技法により、ＬＳＩの動作時の消費電力、及び、サブスレッショルドリーク電流やシステムＬＳＩの待機時のサブスレッショルドリーク電流を共に削減している。例えば、特許文献１の請求項２に上記内容を実現する具体例が記載されている。また、非特許文献１に記載の技術を実際のＬＳＩに適用して６０〜６５％の消費電力削減に効果があったことが記述されている。
【特許文献１】特許第３４９８６４１号公報
【非特許文献１】Ｄａｖｉｄ  Ｋｕｎｇ，ｅｔ  ａｌ．，  ”Ｐｕｓｈｉｎｇ  ＡＳＩＣ  Ｐｅｒｆｏｒｍａｎｃｅ  ｉｎ  ａ  Ｐｏｗｅｒ  Ｅｎｖｅｌｏｐｅ”，ＤＡＣ  ２００３  ，Ｊｕｎｅ  ２，２００３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
プロセス技術が  ９０ｎｍ〜６５ｎｍ  になるとシステムＬＳＩの１つのチップに数億のトランジスタ（Ｔｒ）を集積することが可能となる。
【０００６】
例えば、従来は、音声処理機能、写真画像処理機能（例えばＪＰＥＧ処理）、映像処理機能（例えばＭＰＥＧ２処理）が別々なチップで実現されていたが、これらを１つのシステムＬＳＩで実現できるようになってきている。
【０００７】
図１５は、１つのチップにさまざまな機能を搭載したシステムＬＳＩチップの一例を示す概念図である。図１５において、９００は１つのチップにさまざまな機能を搭載したシステムＬＳＩチップ、９０１はＩ／Ｏ回路ブロックを表している。また、各機能ブロックを次のように想定している。機能ブロックＭ１，Ｍ２，Ｍ３，Ｍ４は、ＳＲＡＭ，ＲＯＭ，ＤＲＡＭなどのメモリ・ブロックである。機能ブロックＡ１，Ａ２，Ａ３，Ａ４（Ａ３，Ａ４図示せず）は、Ａ／Ｄ，Ｄ／Ａ，電源回路などのアナログ・ブロックである。機能ブロックＬ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８は、音声処理機能、写真画像処理機能（例えばＪＰＥＧ処理）、映像処理機能（例えばＭＰＥＧ２処理）などのロジック信号処理ブロックである。
【０００８】
図１６は、機能ブロックに関して、パス・ディレイとカウント数との関係の一例を示す図である。横軸にパス・ディレイ値を取り、縦軸にフリップ・フロップからフリップ・フロップにおいて、あるパス・ディレイ値になるカウント数を取った図面を示す。図１６（Ａ）は、音声処理の機能ブロック、図１６（Ｂ）は、写真画像処理（例えばＪＰＥＧ処理）の機能ブロック、図１６（Ｃ）は、映像処理（例えばＭＰＥＧ２処理）それぞれの機能ブロックの例を示す。音声処理機能、写真画像処理機能（例えばＪＰＥＧ処理）、映像処理機能（例えばＭＰＥＧ２処理）のそれぞれの機能により必要とされる処理能力が違うので、横軸にパス・ディレイを取り、縦軸にフリップ・フロップからフリップ・フロップにおいて、パス・ディレイ値になるカウント数を取ると、ピークとなるパス・ディレイ値も図１６（Ａ）、図１６（Ｂ）、図１６（Ｃ）に示すように異なる。
【０００９】
通常、機能ブロック毎のピークとなるパス・ディレイ値は、機能ブロックによって、音声処理機能＜写真画像処理機能＜映像処理機能、のような順序で値が大きくなる。
【００１０】
通常、単一のシステム・クロックでシステムＬＳＩを動かそうとすると、システムＬＳＩの各パスが動作しなければならない動作周波数が決まり、必要なパス・ディレイ値が決まってくる。
【００１１】
図１６（Ａ）、図１６（Ｂ）、図１６（Ｃ）では、ある単一のクロックで動作するのに必要なパス・ディレイ値を垂直線で示している。このある単一のクロックで動作するのに必要なパス・ディレイ値以上の値を持つパスはクリティカル・パスとなる。図１６（Ａ）、図１６（Ｂ）、図１６（Ｃ）から解るように、複数の機能ブロックのそれぞれにより、クリティカル・パスの多少は変わっている。
【００１２】
特許文献１を含め以上の議論で欠けていて、多様な機能ブロックを有するシステムＬＳＩを実際に設計するときに重要な点に機能ブロック間の配線遅延という問題がある。大規模なシステムＬＳＩを設計する上で機能ブロック内のクリティカル・パスと同様に重要になるのは機能ブロック間の配線遅延を含めたクリティカル・パスである。
【００１３】
このような機能ブロック間の配線遅延を含めたクリティカル・パスの問題をも考慮に入れて、多様な機能ブロックを有するシステムＬＳＩの動作時の消費電力や待機時のサブスレッショルドリーク電流を低減しようとする場合、特許文献１及び非特許文献１にはその解決方法が開示されていない。
【００１４】
本発明は、かかる点に鑑みてなされたものであり、クリティカル・パスを形成することなく、低消費電力化を図ることのできる半導体集積回路装置、電子機器及び半導体集積回路装置の製造方法を提供することを目的とする。
【００１５】
また、本発明は、機能ブロック間の配線遅延を含めたクリティカル・パスの問題をも考慮に入れて、多様な機能を機能ブロックにより搭載する半導体集積回路装置の消費電力の低減を図ることを別の目的とする。
【課題を解決するための手段】
【００１６】
本発明の半導体集積回路装置は、クリティカル・パスを含まない複数の回路ブロックを備える半導体集積回路装置であって、一方の回路ブロック内の回路の半導体素子の閾値電圧を、他方の回路ブロック内の回路の半導体素子の閾値電圧以下とするとともに、前記一方の回路ブロックに供給する電源電圧を、前記他方の回路ブロックに供給する電源電圧以下として、前記一方の回路ブロックの消費電力を前記他方の回路ブロックより低減する構成を採る。
【００１７】
本発明の半導体集積回路装置は、クリティカル・パスを含む第１回路ブロックと、前記クリティカル・パスを含まない第２及び第３回路ブロックとを備える半導体集積回路装置であって、前記第１回路ブロック内の回路の半導体素子の閾値電圧を、前記第２回路ブロック内の回路の半導体素子の閾値電圧以下とするとともに、前記第１回路ブロックに供給する電源電圧を、前記第２回路ブロックに供給する電源電圧以上として、前記第１回路ブロックのクリティカル・パスを解消し、前記第３回路ブロック内の回路の半導体素子の閾値電圧を、前記第２回路ブロック内の回路の半導体素子の閾値電圧以下とするとともに、前記第３回路ブロックに供給する電源電圧を、前記第２回路ブロックに供給する電源電圧以下として、前記第３回路ブロックの消費電力を低減する構成を採る。
【００１８】
本発明の半導体集積回路装置の製造方法は、クリティカル・パスを含まない複数の回路ブロックを備える半導体集積回路装置の製造方法であって、一方の回路ブロック内の回路の半導体素子の閾値電圧を、他方の回路ブロック内の回路の半導体素子の閾値電圧以下に設定する工程と、前記一方の回路ブロックに供給する電源電圧を、前記他方の回路ブロックに供給する電源電圧以下に設定する工程とを有する。
【００１９】
本発明の半導体集積回路装置の製造方法は、クリティカル・パスを含む第１回路ブロックと、前記クリティカル・パスを含まない第２及び第３回路ブロックとを備える半導体集積回路装置の製造方法であって、前記第１回路ブロック内の回路の半導体素子の閾値電圧を、前記第２回路ブロック内の回路の半導体素子の閾値電圧以下に設定する工程と、前記第１回路ブロックに供給する電源電圧を、前記第２回路ブロックに供給する電源電圧以上に設定する工程と、前記第１回路ブロックのクリティカル・パスが解消されたことを検出する工程と、前記第３回路ブロック内の回路の半導体素子の閾値電圧を、前記第２回路ブロック内の回路の半導体素子の閾値電圧以下に設定する工程と、前記第３回路ブロックに供給する電源電圧を、前記第２回路ブロックに供給する電源電圧以下に設定する工程とを有する。
【００２０】
本発明の電子機器は、上記各半導体集積回路装置のいずれか、又は上記各半導体集積回路装置の製造方法のいずれかを有する。
【発明の効果】
【００２１】
本発明によれば、動作速度は変わらないため、クリティカル・パスを形成することなく、より低消費電力化を図ることができる。特に、クリティカル・パスを解消した設計の最終過程などにおいて、クリティカル・パスを含まない回路ブロックに対し新たなクリティカル・パスの形成を未然に防ぎつつ、より一段の低消費電力化を実現することができる。
【００２２】
また、機能ブロック間の配線遅延を含めたクリティカル・パスの問題をも考慮に入れて、多様な機能を搭載する半導体集積回路装置の消費電力の低下を図ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２４】
（原理説明）
まず、本発明の基本原理について説明する。
【００２５】
ＬＳＩ設計の基本要求として、ＬＳＩの動作時の消費電力、及び、サブスレッショルドリーク電流の削減が挙げられる。このため、半導体素子に供給する電源電圧（Ｖｄｄ）を下げることで消費電力を低減し、また半導体素子の閾値電圧（Ｖｔ）を上げることでリーク電流を減らす設計を行う。クリティカル・パスを形成しない半導体素子では、上記閾値電圧（Ｖｔ）を上げ、電源電圧（Ｖｄｄ）を下げる設計が基本となる。しかし、クリティカル・パスを形成する半導体素子では、半導体素子の閾値電圧（Ｖｔ）を下げるか、又は電源電圧（Ｖｄｄ）を上げる、若しくは両者の併用により半導体素子の動作速度の高速化を図ってクリティカル・パスをなくす手法を採る。これは、機能ブロック内のクリティカル・パス及び機能ブロック間の配線遅延を含めたクリティカル・パスとも同様である。機能ブロック間のクリティカル・パスの解消を、上記動作速度の高速化の観点からみると、図１６（Ｃ）に示す機能ブロックのパス・ディレイ値の分布波形を、図１６（Ａ），（Ｂ）に示すような機能ブロックの分布波形に変えてクリティカル・パスをなくそうとするものである。
【００２６】
本発明は、クリティカル・パスを形成しない半導体素子において、半導体素子の閾値電圧（Ｖｔ）を下げると共に、半導体素子に供給する電源電圧（Ｖｄｄ）を下げることを特徴とする。半導体素子の閾値電圧（Ｖｔ）を下げ、かつ電源電圧（Ｖｄｄ）を下げることで、半導体素子の動作速度は変えないで、低消費電力化を図る。すなわち、半導体素子の閾値電圧（Ｖｔ）を下げることで高速化を図るがこれによりリーク電流が増えることになる。このリーク電流の増加を電源電圧（Ｖｄｄ）を下げる（但し低速化する）ことで増やさないようにする。また、電源電圧（Ｖｄｄ）を下げることでも消費電力の低減を図ることができる。したがって、動作速度は変えずに低消費電力化だけが実現する。動作速度の関係は、必ずしも厳密な相殺関係になくてもよく、式（１）〜（１４）により後述するように、リーク電流と閾値電圧（Ｖｔ）及び電源電圧（Ｖｄｄ）の評価関数により適当に設定可能である。なお、上記動作速度を変えないという観点から、図１６（Ａ），（Ｂ），（Ｃ）に示す機能ブロックのパス・ディレイ値の分布波形を見ると、分布波形がその形を変えないことである。また、リーク電流と閾値電圧（Ｖｔ）及び電源電圧（Ｖｄｄ）の関係の設定により動作速度を上げると、分布波形がそのままの形で左にシフトする形態となる。
【００２７】
図１は、半導体素子の閾値電圧（Ｖｔ）及び電源電圧（Ｖｄｄ）の設定手法を示すフローチャートである。図中、Ｓはフローの各ステップを示す。
【００２８】
まず、ステップＳ１でＬＳＩの回路ブロックの評価を行い、ステップＳ２で回路にクリティカル・パスが形成されるか否かをチェックする。ＬＳＩの回路ブロックは、機能ブロック内の各回路ブロック、機能ブロックそのもの及び機能ブロック間の配線遅延を含めたクリティカル・パスも含まれる。
【００２９】
クリティカル・パスが形成される回路の場合には、ステップＳ３でクリティカル・パスが形成される回路の半導体素子の閾値電圧（Ｖｔ）を下げ、また電源電圧（Ｖｄｄ）を上げる設計を行って本フローを終了する。
【００３０】
クリティカル・パスが形成されない回路の場合には、ステップＳ４でクリティカル・パスが形成される可能性がない低消費電力化設計を行うか否かを判別し、クリティカル・パス形成の可能性がない設計を行う場合には、図１破線に示すようにステップＳ５で該当回路の半導体素子の閾値電圧（Ｖｔ）を下げ、かつ電源電圧（Ｖｄｄ）を下げる設計を行って本フローを終了する。閾値電圧（Ｖｔ）を下げ、かつ電源電圧（Ｖｄｄ）を下げる設計であるため、半導体素子の動作速度は変わらず、従ってクリティカル・パスが形成されることなく、低消費電力化だけが図られる。
【００３１】
一方、上記ステップＳ４でクリティカル・パス形成の可能性はあってもより低消費電力化を図る設計を行う場合には、ステップＳ６で該当回路の半導体素子の閾値電圧（Ｖｔ）を上げ、電源電圧（Ｖｄｄ）を下げる設計を行って本フローを終了する。これにより、ＬＳＩの低消費電力化が実現するが、この場合新たにクリティカル・パスが形成される可能性が残る。このため、クロック信号等の設定条件やシミュレーション・プログラムなどを変えて再度テストし、クリティカル・パスを形成の有無をチェックする必要がある。より好ましい設計方法としては、ステップＳ６で回路設計を行った上で、さらにステップＳ５で閾値電圧（Ｖｔ）を下げ、かつ電源電圧（Ｖｄｄ）を下げることで更なる低消費電力化設計を行う。
【００３２】
（実施の形態１）
図２は、上記基本的な考え方に基づく本発明の実施の形態１に係る半導体集積回路装置の回路ブロックの一例を示す図である。機能ブロック間の配線遅延を含めたクリティカル・パスに適用した例である。
【００３３】
図２において、１は第１の機能ブロック、２は第２の機能ブロックであり、第１の機能ブロック１は、クリティカル・パスになる第１回路ブロック３、クリティカル・パスにならない第２回路ブロック４、第２の機能ブロック２内の回路へ信号を伝送する配線を駆動するドライバ５を備えて構成される。第１の機能ブロック１から第２の機能ブロック２内の回路には、配線６により信号が伝送され、配線６は、容量７を有する。また、第２の機能ブロック２は、第１の機能ブロック１から配線６を介して信号が入力されるフリップ・フロップ８を備えて構成される。
【００３４】
第１の機能ブロック１内のクリティカル・パスになる第１回路ブロック３は、フリップ・フロップ１１，１４、レベル・シフタ１２、及び組み合わせ回路１３を備えて構成され、第１の機能ブロック１内のクリティカル・パスにならない第２回路ブロック４は、フリップ・フロップ１５，１７、及び組み合わせ回路１６を備えて構成される。
【００３５】
入力信号１８は、第１の機能ブロック１の第１回路ブロック３に入力され、第２回路ブロック４からの信号１９はドライバ５に入力される。
【００３６】
第１の機能ブロック１内のフリップ・フロップ１１，１４，１５，１７及び第２の機能ブロック２内のフリップ・フロップ８は、クロック信号２０により動作する。
【００３７】
第１の機能ブロック１内のフリップ・フロップ１１，１４，１５，１７及び組み合わせ回路１６には、高電位側電源電圧２１が供給され、クリティカル・パスになる第１回路ブロックの組み合わせ回路１３には、電源電圧２２が供給され、ドライバ５には電源電圧２３が供給される。また、第２の機能ブロック２のフリップ・フロップ８には、電源電圧２４が供給される。低電位側電源は、第１の機能ブロック１及び第２の機能ブロック２共通で基準電源電圧２５が供給される。
【００３８】
ここで、第１回路ブロック３は、クリティカル・パスになる回路構成要素を表現しようとするものであるが、厳密に言うと、クリティカル・パスはフリップ・フロップ１１の出力部からレベル・シフタ１２、組み合わせ回路１３を通過してフリップ・フロップ１４の入力部までを示す。しかし、煩雑さを避けるため、本実施の形態では、便宜的に、第１回路ブロック３を、第１回路ブロック３内のフリップ・フロップ１１、１４とレベル・シフタ１２と第１回路ブロック３内の組み合わせ回路１３として表現している。
【００３９】
組み合わせ回路１３を構成する回路素子の閾値は、第１回路ブロック３内のフリップ・フロップ１１、１４、第２回路ブロック４内のフリップ・フロップ１５、１７及び組み合わせ回路１６の閾値より低い。但し、閾値が低いのは、「第１の機能ブロック１内のクリティカル・パスになる第１回路ブロック３内の組み合わせ回路１３を構成する回路素子」のすべての回路素子でなくて一部の回路素子だけでもよいことは言うまでもない。
【００４０】
ドライバ５の閾値は、第１回路ブロック３内の組み合わせ回路１３を構成する回路素子の閾値と同じか低くなるように構成する。
【００４１】
以下、上述のように構成された半導体集積回路装置の動作について説明する。
【００４２】
機能ブロック間の配線遅延を含めたクリティカル・パスの問題をも考慮に入れて半導体集積回路装置の消費電力を低下できることを示す。
【００４３】
半導体プロセスの微細化によりゲート遅延は小さくなるが、配線遅延は益々増加する傾向にある。
【００４４】
第１の機能ブロック１からの第２の機能ブロック２内の回路へ信号を伝送する配線６を駆動するドライバ５の遅延時間ＴＤは、配線６の容量をＣＯＵＴ、配線６を駆動するドライバ５の電源電圧をＶＤＤ、ドライバ５を構成するＰチャネルトランジスタの閾値をＶＴＰ、ドライバ５を構成するＮチャネルトランジスタの閾値をＶＴＮ、ドライバ５を構成するＰチャネルトランジスタの利得定数をβＰ、ドライバ５を構成するＮチャネルトランジスタの利得定数をβＮとすると、次式（１）で表される。
【００４５】
【数１】
2007109983.tif 000003
ここで、ドライバ５の電源電圧ＶＤＤとドライバ５を構成するＰチャネルトランジスタの閾値ＶＴＰをどのように設定すればよいかを見積もるため、式（１）においてＰチャネルトランジスタに関係する遅延時間ＴＤＰのみを検討してみる。遅延時間ＴＤＰは、次式（２）により示される。
【００４６】
【数２】
2007109983.tif 000004
また、Ｐチャネルトランジスタに関係する遅延時間ＴＤＰの配線容量ＣＯＵＴに対する依存性を検討するため、以下のような４つのケースで具体的にＰチャネルトランジスタに関係する遅延時間ＴＤＰを求めてみる。遅延時間ＴＤＰは、ケースごとに次式（３）〜（６）で示される。
【００４７】
【数３】
2007109983.tif 000005
したがって、Case3に示すように、ドライバ５の電源電圧ＶＤＤは、１２Ｖのままで、ドライバ５を構成するＰチャネルトランジスタの閾値ＶＴＰの絶対値を０．２Ｖに低減するようにすれば、配線遅延時間を小さくすることに効果があることが分かる。しかし、ドライバ５の電源電圧ＶＤＤを、１２Ｖのままにしておくことは、配線部の容量ＣＯＵＴの充放電による消費電力を小さくして低消費電力化を図ろうとする場合に好ましくはない。
【００４８】
ドライバ５の電源電圧をＶＤＤ、動作周波数をｆとして、配線部の容量ＣＯＵＴの充放電する消費電力Ｐは次式（７）で示される。但し、κは定数である。
【００４９】
【数４】
2007109983.tif 000006
上記式（２）と式（７）からＰチャネルトランジスタに関係する遅延時間ＴＤＰとドライバ５の電源電圧をＶＤＤ、動作周波数をｆとして、配線部の容量ＣＯＵＴの充放電する消費電力Ｐとを掛けると次式（８）で示される。
【００５０】
【数５】
2007109983.tif 000007
配線を駆動するドライバを低消費電力とスピードの両面を考慮して最適にしようとする場合、遅延時間ＴＤＰだけでなく消費電力Ｐもあわせて総合的に評価する必要がある。このときの評価関数として式（８）のＰＴＤＰを評価する。
【００５１】
この式（８）の値のＶＤＤ、ＶＴＰに対する依存性を次の４つのケースについて検討してみる。
【００５２】
【数６】
2007109983.tif 000008
Ｐチャネルトランジスタに関係する遅延時間ＴＤＰとドライバ５の電源電圧をＶＤＤ、動作周波数をｆとして、配線部の容量ＣＯＵＴの充放電する消費電力Ｐとを掛けたＰＴＤＰにより評価すると、Case4のようにドライバ５の電源電圧ＶＤＤは１．０Ｖに下げると共に、ドライバ５を構成するＰチャネルトランジスタの閾値ＶＴＰの絶対値を０．２Ｖに低減することが総合的には効果があることが判明する。
【００５３】
トランジスタの閾値を制御する方法としては、本実施の形態では半導体プロセスでの制御、一般の場合はチャネルドープ量の制御によって行う。
【００５４】
勿論、ＣＯＵＴを小さくするような取り組み、例えば層間絶縁膜に誘電率の大きな材料を用いることもＰＴＤＰを小さくするのに多大な効果があることが理解される。
【００５５】
ドライバ５を構成するＰチャネルトランジスタ、Ｎチャネルトランジスタの閾値を下げることは以上のように機能ブロック間の配線遅延を含めたクリティカル・パスの問題をも考慮に入れて多様な機能を搭載する半導体集積回路装置の消費電力の低減を図るのに効果があるが、待機時にリーク電流が増大してしまう。この待機時のリーク電流の増大を検討する。
【００５６】
Ｎチャネルトランジスタのリーク電流は、次式（１３）で示される。
【００５７】
【数７】
2007109983.tif 000009
ドライバ５を構成するＰチャネルトランジスタがＯＮ、ＮチャネルトランジスタがＯＦＦの場合を想定してリーク電流を検討する。
【００５８】
ＮチャネルトランジスタがＯＦＦであるので、
ＶＧＳ＝０Volt
ＶＤＳ＝ＶＤＤ
である。
【００５９】
これよりＮチャネルトランジスタのリーク電流は、次式（１４）で示される。
【００６０】
【数８】
2007109983.tif 000010
この式（１４）から、(1)Ｎチャネルトランジスタの閾値の低下又は、(2)電源電圧が増加によりリーク電流が増大することがわかる。
【００６１】
この点からも、ドライバ５の電源電圧ＶＤＤは低いほうがよいが、Ｎチャネルトランジスタの閾値ＶＴＨを下げることは待機時のＮチャネルトランジスタのリーク電流を増大させてしまうという課題がある。
【００６２】
クリティカル・パスを形成しない半導体素子において、半導体素子の閾値電圧（Ｖｔ）を下げ、かつ電源電圧（Ｖｄｄ）を下げることで、半導体素子の動作速度は変えないで、低消費電力化を図る。但し、待機時のリーク電流に関して電源電圧（Ｖｄｄ）を下げるとリーク電流の減少につながり、半導体素子の閾値電圧（Ｖｔ）を下げるとリーク電流は増加する。しかし、半導体素子の閾値電圧（Ｖｔ）を下げることによる待機時のリーク電流の増大に対しては、実施の形態６で述べるような回路的な方法で対応することができる。
【００６３】
次に、本発明を半導体集積回路装置に具体的に適用した例を説明する。
【００６４】
図３は、本実施の形態に係る半導体集積回路装置を用いた大規模集積回路装置の構成の一例を示す図である。大規模集積回路装置の一例としてシステムＬＳＩを想定して説明する。本実施の形態に係る半導体集積回路装置は、説明を簡単にするため、機能ブロックとして音声処理機能、写真画像処理機能（例えばＪＰＥＧ処理）、映像処理機能（例えばＭＰＥＧ２処理）などのロジック信号処理ブロック機能ブロックを搭載されているようなブロック図を用いて説明する。しかしながら、メモリ機能ブロックやアナログ機能ブロックを半導体集積回路装置チップ内に搭載する場合もほぼ同様な考え方が適応されることは言うまでもない。
【００６５】
図３に示すシステムＬＳＩ３０は、複数の機能ブロック（機能ブロックＡ３１、機能ブロックＢ３２、機能ブロックＣ３３、機能ブロックＤ３４、機能ブロックＥ３５）と、電源電圧発生回路３６とから構成されている。電源電圧発生回路３６は、複数の電源電圧値を有する複数の電源を有し、複数の機能ブロックへ電源を供給する。前記複数の電源は、複数の機能ブロックそれぞれの処理能力に適した電源電圧値を有し、それぞれ適した機能ブロックへ供給される。複数の機能ブロックそれぞれは、１つもしくは複数の回路ブロックを有する。
【００６６】
電源電圧発生回路３６は、システムＬＳＩ３０の外部から１つ以上の電源電圧値（図３では示していない）を供給されていることを前提とする。これらの供給された１つ以上の電源電圧値（図示していない）を基にして、システムＬＳＩ３０に必要な複数の電源電圧値を有する電源を発生させている。図３では、電源電圧発生回路３６は、電源として、基準電源（ＶＳＳ、グランドＶＳＳともいう）、基板電源ＶＭ、基準電源と比べて高電圧の第１電源（ＶＤＤＬ）、及び第１電源と比べて高電圧の第２電源を備える。本実施の形態では、５つの電源電圧値の第２電源（ＶＤＤＨｎ、ｎ＝１〜５）を有し、ここではＶＤＤＨの電源電圧値の数ｎ＝５として説明する。
【００６７】
電源電圧発生回路３６は、各機能ブロックへ次のように電源を供給する。
（１）機能ブロックＡ３１は、電源ＶＤＤＬ、電源ＶＤＤＨ１、電源ＶＤＤＨ２、基板電源ＶＭ、及び基準電源ＶＳＳが供給される。電源ＶＤＤＨ１、電源ＶＤＤＨ２の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。
（２）機能ブロックＢ３２は、電源ＶＤＤＬ、電源ＶＤＤＨ１、基板電源ＶＭ、及び基準電源ＶＳＳが供給される。電源ＶＤＤＨ１の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。
（３）機能ブロックＣ３３は、電源ＶＤＤＬ、電源ＶＤＤＨ２、基板電源ＶＭ、及び基準電源ＶＳＳが供給される。電源ＶＤＤＨ２の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。
（４）機能ブロックＤ３４は、電源ＶＤＤＬ、電源ＶＤＤＨ３、電源ＶＤＤＨ４、電源ＶＤＤＨ５、基板電源ＶＭ、及び基準電源ＶＳＳが供給される。電源ＶＤＤＨ３、電源ＶＤＤＨ４、電源ＶＤＤＨ５の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。
（５）機能ブロックＥ３５は、電源ＶＤＤＬ、電源ＶＤＤＨ４、基板電源ＶＭ、及び基準電源ＶＳＳが供給される。電源ＶＤＤＨ４の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。
【００６８】
また、配線３７は機能ブロックＡ３１から出力されて機能ブロックＤ３４に入力されるブロック間にまたがる配線である。ブロック間の配線は上記一例しか明示していないが、無論これ以外にはブロック間の配線は多数存在する。
【００６９】
図４は、本発明の実施の形態に係る半導体集積回路装置における電源配線とベーシックセル列との配置の一例を示す図である。図４は、半導体集積回路装置の一部分を示しており、ベーシックセル列に平行して、主電源線９０から分岐する複数の電源配線９６〜１００が配置され、複数の電源配線９６〜１００それぞれがベーシックセル列に含まれる複数の回路ブロックのうち、クリティカル・パスを含む回路ブロックとクリティカル・パスを含まない回路ブロックとに接続される。クリティカル・パスは、システムＬＳＩを動作させるクロック周波数を決めたときに、そのクロック周波数から決まる許容時間内に処理が終了しないパスを指す。
【００７０】
図４において、主電源線９０は、基準主電源線９１、基板電源配線９２、第１主電源線９３、第２主電源線９４、第３主電源線９５とから構成される。基準主電源線９１は、基準電源電圧値の基準電源（ＶＳＳ、グランドＶＳＳ）を回路ブロックへ供給する。基板電源線９２は、基板電源（ＶＭ）を回路ブロックへ供給する。第１主電源線９３は、基準電源に比べ高電圧（第１電源電圧値）の第１電源（ＶＤＤＬ）を回路ブロックへ供給する。第２主電源線９４は、前記第１主電源線に比べ高電圧（第２電源電圧値）の第２電源（ＶＤＤＨ１）を回路ブロックへ供給する。第３主電源線９５は、前記第２主電源線に比べ高電圧（第３電源電圧値）の第３電源（ＶＤＤＨ２）を回路ブロックへ供給する。ＶＤＤＨは、２以上の複数の電源電圧値にすることが可能であるが、図４では、２つの値である場合を例に採る。
【００７１】
主電源線９０を構成する基準主電源線９１、基板電源線９２、第１主電源線９３、第２主電源線９４、第３主電源線９５それぞれは、前記配線配置領域において、主電源線９０から分岐する基準電源配線９６、基板電源配線９７、第１電源配線９８、第２電源配線９９、第３電源配線１００が第２方向（横方向）へ延在する。基板電源配線９７、第１電源配線９８、第２電源配線９９、第３電源配線１００は、それぞれ基板電源線９２、第１主電源線９３、第２主電源線９４、第３主電源線９５と接続する。
【００７２】
ベーシックセル列は、主電源線９０に対して第１方向（縦方向）に複数配列されるベーシックセルからなり、図４では、ベーシックセル４１，４２，４３から構成される例を示す。ベーシックセル４１〜４３それぞれは、複数の回路ブロックが配置され、クリティカル・パスを含まない第１回路ブロック５１〜５６、クリティカル・パスを含む第２回路ブロック６１〜６３を有する。第１方向において隣接するベーシックセル列間には、配線配置領域（図示せず）が形成される。例えば、ベーシックセル４１とベーシックセル４２との間の領域であり、ベーシックセル４１，４２に平行する領域である。
【００７３】
第１回路ブロック５１〜５６は、クリティカル・パスとならない第１半導体素子又は第１論理回路（例えば、ＡＮＤ回路、ＮＡＮＤ回路等のいわゆる論理回路）が含まれる。一方、第２回路ブロック６１〜６３は、クリティカル・パスとなる第２半導体素子又は第２論理回路が含まれる。また、第２回路ブロック６１〜６３は、さらに、前記第１半導体素子又は前記第１論理回路も備えることもある。第２半導体素子又は第２論理回路の閾値電圧値は、第１半導体素子又は第１論理回路の閾値電圧値に比べ低い。
【００７４】
また、配線部７１〜７６は、第１電源配線９８からベーシックセル４１〜４３の第１回路ブロック５１〜５６へ電源を供給する配線である。配線部８１〜８３は、第２電源配線９９又は第３電源配線１００からベーシックセル４１〜４３の第２回路ブロック６１〜６３へ電源を供給する配線である。
【００７５】
例えば、ベーシックセル４１の場合、クリティカル・パスを含まない第１回路ブロック５１，５２は配線部７１と７２によって、第１電源配線９８と接続され、クリティカル・パスを含む第２回路ブロック６１は、配線部８１によって、第２電源配線９９と接続される。また、グランド電源配線９６は、すべての回路ブロックと接続される。他のベーシックセル４２〜４３についても同様である。このようにして、第１回路ブロック５１、５２は、第１電源配線９８から第１電源（例えば、ＶＤＤＬ）が供給され、第２回路ブロック６１は、第２電源配線９９から第２電源（例えばＶＤＤＨ１）が供給される。
【００７６】
図４において、Ｐチャネル第１基板電源配線９１，９３は前記クリティカル・パスを含む第２回路ブロック６１，６３のＰチャネルトランジスタに第１基板電源(ここでは前記第１電源）を供給し、Ｐチャネル第１基板電源配線９２は前記クリティカル・パスを含む第２回路ブロック６２のＰチャネルトランジスタに第２基板電源（ここでは前記第２電源）を供給している。
【００７７】
また、Ｎチャネル第１基板電源配線９５，９６，９７は前記クリティカル・パスを含む第２回路ブロック６１，６２，６３のＮチャネルトランジスタに第１基板電源(ここでは前記基板電源９７）を供給している。
【００７８】
ベーシックセル４１の左端に機能ブロックＡ３１から出力されて機能ブロックＤ３４に入力されるブロック間にまたがる配線を駆動するドライバ２００の電源には配線部７０によって、第１電源配線９８により第１電源（例えば、ＶＤＤＬ）に接続されている。ドライバ２００の出力は配線部２０１と配線部２０２を経由して機能ブロックＤ３４に配線されている。
【００７９】
また、ドライバ２００の半導体素子の閾値電圧値は第２回路ブロック６１の半導体素子の閾値電圧値と等しいか低く設定されている。
【００８０】
以上の例では、ドライバ２００の電源には配線部７０によって、第１電源配線９８により第１電源（例えば、ＶＤＤＬ）に接続されている場合で説明したが、さらに第１電源（例えば、ＶＤＤＬ）より低い電源が設定できるときには、ドライバ２００の電源を第１電源（例えば、ＶＤＤＬ）より低い電源してもよい。
【００８１】
次に、ベーシックセルの構成と電源配線、基板配線との接続例について説明する。
【００８２】
図５は、本実施の形態に係る半導体集積回路装置が有するベーシックセル内の構成と電源配線の配置の一例を示す図である。図４と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【００８３】
図５は、クリティカル・パスを含む組み合わせ回路１０３が、第２電源配線９９に接続される様子を示す。
【００８４】
ベーシックセル４１は、フリップ・フロップ（Ｆ／Ｆ）１０１，１０５、レベル・シフタ１０２，１０４、及び組み合わせ回路１０３を備える。レベル・シフタ１０２，１０４は、異なる電源間の信号レベルを整合する。これらがクリティカル・パスになる回路を構成している。配線部７１は、第１電源配線９８と、フリップ・フロップ１０１の電源及びレベル・シフタ１０２の電源の一部を繋ぐ配線である。配線領域７２は、第１電源配線９８と、フリップ・フロップ１０５の電源及びレベル・シフタ１０４の電源の一部を繋ぐ配線である。また、配線部８１は、第２電源配線９９と、レベル・シフタ１０２，１０４の電源の一部及び組み合わせ回路１０３の電源を繋ぐ配線である。
【００８５】
Ｐチャネル第１基板電源配線９１は組み合わせ回路１０３のＰチャネルトランジスタの基板電源として、第１基板電源（ここでは第１電源９８）を供給している。また、Ｎチャネル第１基板電源配線９５は組み合わせ回路１０３のＮチャネルトランジスタの基板電源として、第１基板電源（ここでは基板電源９７）を供給している。ベーシックセル４２についても同様である。
【００８６】
図６は、図５に示す構成において、クリティカル・パスを有する回路ブロックの一例を示す回路図である。また、信号の流れは矢印（→）で示している。
【００８７】
図６は、図５に示した構成と対応しており、第１電源配線１１１，１１３、第２電源配線１１２、基準電源配線１１４、フリップ・フロップ１２５，１２９、レベル・シフタ１２６，１２８、及び組み合わせ回路１２７から構成される。破線で囲んだ領域１２０は、構成する半導体素子の閾値電圧がクリティカル・パスを形成しない回路ブロックを構成する半導体素子の閾値電圧より低い領域を示す。
【００８８】
図２〜図６のような回路構成にすることにより、クリティカル・パスになる半導体素子では、閾値電圧（Ｖｔ）を下げ、電源電圧（Ｖｄｄ）を上げ、一方、クリティカル・パスにならない半導体素子では、閾値電圧（Ｖｔ）閾値電圧を上げ、電源電圧（Ｖｄｄ）を下げるように設計される。このようにして、デュアルＶｔ／Ｖｄｄの技術思想が実現される。
【００８９】
このように、クリティカル・パスを形成しない第１回路ブロックは、第１電源配線に接続され、第１電源（ＶＤＤＬ）が供給される。一方、クリティカル・パスを形成する第２回路ブロックは、第２電源配線に接続され、第２電源（ＶＤＤＨ又はＶＤＤＨｎ）が供給される。第２電源は、電源電圧発生回路で生成された複数の電源から複数の回路ブロック（機能ブロック）それぞれの処理能力に適した電源電圧値を有する電源ＶＤＤＨｎ（本実施の形態では、ｎ＝１から５の中の１つの値をとる）が複数の回路ブロックそれぞれに一電源以上供給される。しかも、その電源電圧値は前記クリティカル・パスを形成しない回路ブロックに供給される同一の電源の電源電圧値より高い電源電圧値を有することを特徴としている。したがって、本実施の形態に係る半導体集積回路装置は、クリティカル・パスを含む複数の回路ブロックそれぞれの処理能力に適した電源電圧値を有する電源ＶＤＤＨｎを供給するため、低消費電力化を図ることができる。
【００９０】
ここでは、複数の電源が外部から供給される場合の説明は省略するが、基本的な内容は電源が電源電圧発生回路で生成される場合と同様である。
【００９１】
さらに、本実施の形態に係る半導体集積回路装置によれば、クリティカル・パスを含む第１回路ブロック３と、クリティカル・パスを含まない第２回路ブロック４，ドライバ５とを備え、第１回路ブロック３内の回路の半導体素子の閾値電圧を、第２回路ブロック４内の回路の半導体素子の閾値電圧以下とするとともに、第１回路ブロック３に供給する電源電圧を、第２回路ブロック４に供給する電源電圧以上として、第１回路ブロック３のクリティカル・パスを解消し、ドライバ５内の回路の半導体素子の閾値電圧を、第２回路ブロック４内の回路の半導体素子の閾値電圧以下とするとともに、ドライバ５に供給する電源電圧を、第２回路ブロック４に供給する電源電圧以下として、ドライバ５の消費電力を低減する。すなわち、クリティカル・パスを形成しない回路ブロックの半導体素子（例えば、ドライバ５を形成する回路の半導体素子）において、半導体素子の閾値電圧（Ｖｔ）を下げ、かつ電源電圧（Ｖｄｄ）を下げることで、半導体素子の動作速度は変えないで、低消費電力化を図る。この場合、電源電圧（Ｖｄｄ）を下げることでも消費電力の低減を図ることができる。したがって、動作速度は変わらないため、クリティカル・パスを形成することなく、より低消費電力化を図ることができる。特に、クリティカル・パスを解消した設計の最終過程などにおいて、クリティカル・パスを含まない回路ブロックに対し新たなクリティカル・パスの形成を未然に防ぎつつ、より一段の低消費電力化を実現することができる。
【００９２】
（実施の形態２）
本実施の形態は、第１の機能ブロック１を待機状態に、かつ、第２の機能ブロック２を動作状態にする機構を説明するものである。
【００９３】
図７は、本発明の実施の形態２に係る半導体集積回路装置の回路ブロックの一例を示す図である。図２と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【００９４】
図７において、第２の機能ブロック２内のクリティカル・パスにならない回路ブロック１０は、フリップ・フロップ８，２７、及び組み合わせ回路２６を備えて構成される。
【００９５】
また、１５１，１５４はＡＮＤ回路であり、ＡＮＤ回路１５１には第１の機能ブロック１を動作状態に設定する信号１５０、及び本半導体集積回路装置のシステム・クロック１５２が入力され、ＡＮＤ回路１５１からの出力がクロック信号２０となる。ＡＮＤ回路１５４には、第２の機能ブロック２を動作状態に設定する信号１５３、及び本半導体集積回路装置のシステム・クロック１５２が入力され、ＡＮＤ回路１５４からは出力信号１５５が出力される。
【００９６】
第１の機能ブロック１を待機状態にする方法として、第１の機能ブロック１を動作状態に設定する信号１５０を“０”レベルに設定して、本半導体集積回路装置のシステム・クロック１５２が第１の機能ブロック１に供給されないようにするゲーテッドクロック手法が一般に行われている。しかし、これだけであると第１の機能ブロック１の消費電力を完全にゼロにできないので、更なる方法として、第１の機能ブロック１に供給されている電源２１，２２，２３の電圧を基準電源電圧２５に設定する“電源遮断”を行うこともある。この場合、第１の機能ブロック１からの第２の機能ブロック２内の回路へ信号を伝送する配線を駆動するドライバ５の出力信号が不定になる。第２の機能ブロック２は動作状態であるため、第２の機能ブロック２内で配線６の信号が入力されているフリップ・フロップ８にドライバ５の不定な出力信号がサンプルされてしまう。これを回避するために、第２の機能ブロック２内で前記配線６の信号が入力されているフリップ・フロップ８のクロック入力には、第１の機能ブロック１のフリップ・フロップに入力されているクロックと同じ信号１５２を使う。但し、第２の機能ブロック２内で前記配線６の信号が入力されているフリップ・フロップ８以外の第２の機能ブロック２内のフリップ・フロップには、ＡＮＤ回路１５４からの出力信号１５５を使用する。
【００９７】
このように第２の機能ブロック２内で前記配線６の信号が入力されているフリップ・フロップ８のクロック入力には、第１の機能ブロック１のフリップ・フロップに入力されているクロックと同じ信号を使うことにより、第１の機能ブロック１を待機状態になるときは第２の機能ブロック２内で前記配線６の信号が入力されているフリップ・フロップ８も待機状態になるのでドライバ５の不定な出力信号がサンプルすることはなくなる。
【００９８】
（実施の形態３）
本実施の形態は、サブスレッショルドリーク電流をさらに改善する機構を説明するものである。
【００９９】
一般に、
ＶＤＤ≫ＶＴであり
【０１００】
【数９】
2007109983.tif 000011
であるため、Ｎチャネル素子の閾値が低下するとリーク電流が増大してしまう。本実施の形態は、サブスレッショルドリーク電流を減少させる。
【０１０１】
図８は、本発明の実施の形態３に係る半導体集積回路装置の回路ブロックの一例を示す図である。図２と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１０２】
図８において、図２の半導体集積回路にさらに、第１回路ブロック３内の組み合わせ回路１３と基準電源電圧２５との間に入るＮチャネルトランジスタ２０１と、ドライバ５と基準電源電圧２５との間に入るＮチャネルトランジスタ２０２と、第２の機能ブロック２内の回路へ信号を伝送する配線６と基準電源電圧２５との間に入るＮチャネルトランジスタ２０３と、機能ブロック１を待機状態にする信号を反転した信号２００をＮチャネルトランジスタ２０３のゲートに出力するインバータ２０４とを備えて構成される。
【０１０３】
上記Ｎチャネルトランジスタ２０１、Ｎチャネルトランジスタ２０２、Ｎチャネルトランジスタ２０３、及びインバータ２０４の閾値は、第１回路ブロック３内のフリップ・フロップ１１，１４、第２回路ブロック４内のフリップ・フロップ１５，１７、及び第２回路ブロック４内の組み合わせ回路１６の閾値と同じである。
【０１０４】
以下、上述のように構成された半導体集積回路装置の動作について説明する。
【０１０５】
第１の機能ブロック１が待機状態になると、前記信号２００は、“０”レベルになり、Ｎチャネルトランジスタ２０１及びＮチャネルトランジスタ２０２は、ＯＦＦ状態になり、たとえ第１回路ブロック３内の組み合わせ回路１３やドライバ５の閾値電圧が低くてもグランドへの電流経路が遮断されてしまう。また、Ｎチャネルトランジスタ２０１及びＮチャネルトランジスタ２０２の閾値は、通常の値であり、閾値を低くしたトランジスタほどのサブスレッショルドリーク電流が流れることはない。したがって、サブスレッショルドリーク電流を、さらに改善することができる。
【０１０６】
しかし、第１の機能ブロック１が待機状態になると、前記信号２００は“０”レベルになる。その結果、ドライバ５の出力信号が不定となり、この不定信号が配線６を経由して第２の機能ブロック２内で配線６の信号が入力されているフリップ・フロップ８に伝播してしまうのを防止する必要がある。このために第１の機能ブロック１が待機状態になる時には、Ｎチャネルトランジスタ２０３をＯＮして、配線６の電位を基準電源電圧２５に固定する。
【０１０７】
（実施の形態４）
図９は、本発明の実施の形態４に係る半導体集積回路装置の回路ブロックの一例を示す図であり、実施の形態１で述べた半導体集積回路をＳＯＩプロセスで構成する機構を説明する回路図である。図２と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１０８】
図９において、２１１は中間電源電圧ＶＭであり、基準電源電圧（ＶＳＳ）とドライバ５に供給される電源電圧（ＶＤＤＤ）との間の電圧に設定されている。
【０１０９】
トランジスタの閾値を制御する方法としては、実施の形態１から実施の形態３まででは半導体プロセスでの制御、一般の場合はチャネルドープ量の制御によって行うことを想定している。
【０１１０】
しかし、半導体集積回路装置の各機能ブロックに要求される性能が時間軸で変化をする場合、トランジスタの閾値を製造の段階にチャネルドープ量の制御によって決定してしまうような固定的な方法であると、システムの低消費電力かつ高性能な性能要望を満足できないことがある。
【０１１１】
そこで本実施の形態では、半導体集積回路をＳＯＩプロセスで構成することにより半導体集積回路装置の各機能ブロックに使用されているトランジスタの閾値、特に本実施の形態では第１回路ブロックの組み合わせ回路１３とドライバ５を構成するトランジスタの閾値を時間軸で制御することが可能となる。
【０１１２】
図１０は、図９のＰチャネル第１基板電源配線とＰチャネル半導体素子との接続関係を、また図１１は、図９のＮチャネル第１基板電源配線とＮチャネル半導体素子との接続関係を、それぞれ部分空乏型ＳＯＩ構造の断面図を用いて表している図である。
【０１１３】
図９における３タイプのトランジスタ、つまりクリティカル・パスになる第１回路ブロックの組み合わせ回路１３のトランジスタ、ドライバ５のトランジスタ、それ以外の回路のトランジスタにおけるそれぞれのＰチャネルトランジスタとＮチャネルトランジスタのソース電極、基板電極が各種の電源電圧、（ＶＤＤＨ，ＶＤＤＬ，ＶＤＤＤ，ＶＭ）、基準電圧（ＶＳＳ）とどのように接続されているかの関係を部分空乏型ＳＯＩ構造の断面図を用いて表している。
【０１１４】
図１０及び図１１において、２３１はシリコン支持基板、２３２は埋め込み酸化膜、２３３は完全トレンチ分離、２３４は部分トレンチ分離を表している。
【０１１５】
各種の電源電圧、（ＶＤＤＨ，ＶＤＤＬ，ＶＤＤＤ，ＶＭ）、基準電圧（ＶＳＳ）の説明はすでに図２及び図９で行っているので省略する。
【０１１６】
Ｐチャネルトランジスタ、Ｎチャネルトランジスタの基板電位を固定することにより部分空乏型ＳＯＩにおけるキンク（kink）現象のような不安定な動作を防止するとともに、基板バイアス効果を利用して、クリティカル・パスを形成する回路ブロックのＰチャネルトランジスタ、Ｎチャネルトランジスタの閾値電圧を制御している。
【０１１７】
例えば、第１回路ブロック３の組み合わせ回路１３のＰチャネルトランジスタのようにソース電源を電源電圧（ＶＤＤＨ）２２の配線に接続しＰチャネルトランジスタの基板電位を電源電圧（ＶＤＤＬ）２１の配線に接続した時のＰチャネルトランジスタの閾値電圧は、クリティカル・パスを形成しない第２回路ブロック４のＰチャネルトランジスタのようにソース電源を電源電圧（ＶＤＤＬ）２１の配線に接続しＰチャネルトランジスタの基板電位も電源電圧（ＶＤＤＬ）２１に接続した時のＰチャネルトランジスタの閾値電圧と比較してその絶対値は小さくなると共にそれぞれの電源電圧もそれぞれ電源電圧（ＶＤＤＨ）２２と電源電圧（ＶＤＤＬ）２１の配線に接続されている。
【０１１８】
さらに、ドライバ５のＰチャネルトランジスタにおいては、Ｐチャネルトランジスタのソース電源を電源電圧（ＶＤＤＤ）２３の配線に接続し、Ｐチャネルトランジスタの基板電位を電源電圧（ＶＭ）２１１に接続して、閾値電圧を下げると共に電源電圧を電源電圧（ＶＤＤＤ）２３の配線に接続されている。
【０１１９】
また、第１回路ブロック３の組み合わせ回路１３のＮチャネルトランジスタのようにソース電源を基準電源電圧（ＶＳＳ）２５の配線に接続しＮチャネルトランジスタの基板電位を電源電圧（ＶＭ）２１１の配線に接続した時のＮチャネルトランジスタの閾値電圧は、クリティカル・パスを形成しない第２回路ブロック４のＮチャネルトランジスタのようにソース電源を基準電源電圧（ＶＳＳ）２５の配線に接続しＮチャネルトランジスタの基板電位も電源電圧（ＶＳＳ）２５に接続した時のＮチャネルトランジスタの閾値電圧と比較してその値は小さくしている。
【０１２０】
さらに、ドライバ５のトランジスタのＮチャネルトランジスタにおいては、Ｎチャネルトランジスタのソース電源を基準電源電圧ＶＳＳ（２５）の配線に接続しＮチャネルトランジスタの基板電位を電源電圧（ＶＤＤＤ）２３に接続して閾値電圧を下げている。
【０１２１】
つまり、Ｐチャネルトランジスタ、Ｎチャネルトランジスタのそれぞれどれだけの基板バイアス電圧を印加するかにより、それぞれＰチャネルトランジスタ、Ｎチャネルトランジスタの閾値電圧は変えることができる。部分空乏型ＳＯＩでは、Ｐチャネルトランジスタ、Ｎチャネルトランジスタともソース電位と基板電位が独立して制御できる。そのため、それぞれの電位を決める電源配線が効率的に配線できれば、この部分空乏型ＳＯＩで構成されたＰチャネルトランジスタ、Ｎチャネルトランジスタの特徴を利用して動作時、待機時においてそれぞれ動作電流、リーク電流の削減が可能になる。
【０１２２】
（実施の形態５）
図１２は、本発明の実施の形態５に係る半導体集積回路装置の回路ブロックの一例を示す図であり、実施の形態２で述べた半導体集積回路をＳＯＩプロセスで構成する機構を説明する回路図である。図７と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１２３】
図１２の回路動作は、実施の形態２における図７の動作と実施の形態４における図１０乃至図１１の動作とを組合わせたものであるため説明は省略する。
【０１２４】
（実施の形態６）
図１３は、本発明の実施の形態６に係る半導体集積回路装置の回路ブロックの一例を示す図であり、実施の形態３で述べた半導体集積回路をＳＯＩプロセスで構成する機構を説明する回路図である。図８と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１２５】
図１３の回路動作は、実施の形態３における図８の動作と実施の形態４における図１０乃至図１１の動作とを組合わせたものであるため説明は省略する。
【０１２６】
（実施の形態７）
図１４は、本発明に係る実施の形態１から６のいずれかの半導体集積回路装置を搭載した電子機器の一例を示す図である。図１４に示す電子機器は、ＭＰＥＧの動画処理機能を有するカメラ付携帯電話のシステム・ブロックの一例を示す。
【０１２７】
図１４において、電子機器６００は、ＲＦ／ＩＦ（Radio Frequency/Intermediate Frequency）部６０１、アナログ・ベースバンド部６０２、マイク６０３、スピーカ６０４、電源ＩＣ６０５、デジタル・ベースバンドＬＳＩ６０６、アプリケーション・プロセサ６０７、ＭＰＥＧ４動画処理用のコンパニオンＬＳＩ（動画処理ＭＰＥＧ−４）６０８、ＣＭＯＳ（Complementary MOS）センサ・モジュール６０９、カラーＴＦＴ６１０、フラッシュ・メモリやＳＲＡＭ（Static RAM）などで構成されるメモリ６１１を備えて構成される。
【０１２８】
近年はＬＳＩの集積度が向上し、デジタル・ベースバンドＬＳＩ６０６、アプリケーション・プロセサ６０７、ＭＰＥＧ４動画処理用のコンパニオンＬＳＩ６０８を一チップ化する方向に向かっている。前記実施の形態１から２のいずれかに示した低消費電力型の半導体集積回路装置を搭載する電子機器としては、図１４のようなＭＰＥＧの動画処理機能を有するカメラ付携帯電話に含まれるデジタル・ベースバンドＬＳＩ６０６、アプリケーション・プロセサ６０７、ＭＰＥＧ４動画処理用のコンパニオンＬＳＩ６０８を一チップ化したＬＳＩのようなものが適している。
【０１２９】
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。例えば、上記各実施の形態は、機能ブロック間の配線遅延を含めたクリティカル・パスに適用した例であるが、機能ブロック内のクリティカル・パスにも同様に適用できることは言うまでもない。
【０１３０】
また、本実施の形態では半導体集積回路装置及び半導体集積回路装置の製造方法という名称を用いたが、これは説明の便宜上であり、半導体集積回路等であってもよいことは勿論である。
【０１３１】
さらに、上記半導体集積回路装置を構成する各回路部、例えばフリップ・フロップ等の種類、数及び接続方法などは前述した実施の形態に限られない。
【０１３２】
さらに、通常のシリコン基板上に構成されたＭＯＳトランジスタだけでなく、ＳＯＩ（Silicon On Insulator）構造のＭＯＳトランジスタによって構成された半導体集積回路に対しても、実施することができる。
【産業上の利用可能性】
【０１３３】
本発明に係る半導体集積回路装置は、多様な機能を一チップに搭載する大規模な半導体集積回路装置（システムＬＳＩ）の低消費電力化に有効である。
【図面の簡単な説明】
【０１３４】
【図１】本発明の基本的な考え方を説明する図
【図２】本発明の実施の形態１に係る半導体集積回路装置の回路ブロックの一例を示す図
【図３】上記実施の形態に係る半導体集積回路装置を用いた大規模集積回路装置の構成の一例を示す図
【図４】上記実施の形態に係る半導体集積回路装置における電源配線とベーシックセル列との配置の一例を示す図
【図５】上記実施の形態に係る半導体集積回路装置が有するベーシックセル内の構成と電源配線の配置の一例を示す図
【図６】図５に示す構成において、クリティカル・パスを有する回路ブロックの一例を示す回路図
【図７】本発明の実施の形態２に係る半導体集積回路装置の回路ブロックの一例を示す図
【図８】本発明の実施の形態３に係る半導体集積回路装置の回路ブロックの一例を示す図
【図９】本発明の実施の形態４に係る半導体集積回路装置の回路ブロックの一例を示す図
【図１０】図９のＰチャネル・トランジスタのソース電極、基板電極が各種の電源電圧、（ＶＤＤＨ，ＶＤＤＬ，ＶＤＤＤ，ＶＭ）、基準電圧（ＶＳＳ）との接続関係を部分空乏型ＳＯＩ構造の断面図を用いて表している図
【図１１】図９のＮチャネル・トランジスタのソース電極、基板電極が各種の電源電圧、（ＶＤＤＨ，ＶＤＤＬ，ＶＤＤＤ，ＶＭ）、基準電圧（ＶＳＳ）との接続関係を部分空乏型ＳＯＩ構造の断面図を用いて表している図
【図１２】本発明の実施の形態５に係る半導体集積回路装置の回路ブロックの一例を示す図
【図１３】本発明の実施の形態６に係る半導体集積回路装置の回路ブロックの一例を示す図
【図１４】本発明に係る実施の形態１から６のいずれかの半導体集積回路装置を搭載した電子回路の一例を示す図
【図１５】１つのチップにさまざまな機能を搭載したシステムＬＳＩチップの一例を示す概念図
【図１６】機能ブロックに関して、パス・ディレイとカウント数との関係の一例を示す図
【符号の説明】
【０１３５】
１  第１の機能ブロック
２  第２の機能ブロック
３，５１〜５６  第１回路ブロック
４，６１〜６３  第２回路ブロック
５  ドライバ
６  配線
７  配線容量
８，１１，１４，１５，１７  フリップ・フロップ（ＦＦ）
１２  レベル・シフタ
１３，１６  組み合わせ回路
２１  電源電圧（ＶＤＤＬ）
２２  電源電圧（ＶＤＤＨ）
２３  電源電圧（ＶＤＤＤ）
２５  基準電源電圧（ＶＳＳ）
３０  システムＬＳＩ
３１  機能ブロックＡ
３２  機能ブロックＢ
３３  機能ブロックＣ
３４  機能ブロックＤ
３５  機能ブロックＥ
３６  電源電圧発生回路
４０  ベーシックセル列
４１〜４３  ベーシックセル
７０〜７６，８１〜８３  配線部
９０  主電源線
９６〜１００  電源配線
１５１，１５４  ＡＮＤ回路
２０１〜２０３  Ｎチャネルトランジスタ
２０４  インバータ
２１１  中間電源電圧（ＶＭ）
６００  電子機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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