(57)【要約】【課題】画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置で、画像中に生じた輝線状又は滅線状に尾を引いた輝点の視認を抑制する。【解決手段】本発明の表示装置の製造方法は、画素ＰＸの中から輝線状又は滅線状に尾を引いた輝点として視認され得るものを選択する工程と、選択した画素ＰＸにおいて、入出力端子ＮＤ３を電源端子ＮＤ１に接続する導電路を断線させる工程とを含む。【選択図】図１
2007010873.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素と、前記複数の画素が形成する列に対応して配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、
第１電源端子と入出力端子との間に接続された駆動トランジスタと、
画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、
前記入出力端子と前記画素電極との間に接続された出力制御スイッチと、
前記入出力端子と前記映像信号線との間に接続された映像信号供給制御スイッチと、
前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチと、
定電位端子と前記駆動トランジスタのゲートとの間に接続されたキャパシタとを具備し、
前記複数の画素の一部では、前記入出力端子を前記第１電源端子に接続する導電路が断線していることを特徴とする表示装置。
【請求項２】
前記導電路はポリシリコン部を含み、前記導電路が断線している前記画素では、前記導電路はポリシリコン部で断線していることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記表示素子は有機ＥＬ素子であることを特徴とする請求項１に記載の表示装置。
【請求項４】
絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素と、前記複数の画素が形成する列に対応して配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、第１電源端子と入出力端子との間に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記入出力端子と前記画素電極との間に接続された出力制御スイッチと、前記入出力端子と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチと、定電位端子と前記駆動トランジスタのゲートとの間に接続されたキャパシタとを具備した表示装置の製造方法であって、
前記複数の画素の中から輝線状又は滅線状に尾を引いた輝点として視認され得るものを選択する工程と、
選択した前記画素において、前記入出力端子を前記第１電源端子に接続する導電路を断線させる工程とを含んだことを特徴とする表示装置の製造方法。
【請求項５】
前記導電路を断線させる工程は、前記導電路にレーザ光を照射することを含んだことを特徴とする請求項４に記載の表示装置の製造方法。
【請求項６】
前記表示素子は有機ＥＬ素子であることを特徴とする請求項４に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその製造方法に係り、特には、アクティブマトリクス駆動方式の表示装置及びその製造方法に関する。
【背景技術】
【０００２】
有機エレクトロルミネッセンス（ＥＬ）表示装置では、駆動電流がばらつくと、輝度むら等が生じる。それゆえ、この表示装置でアクティブマトリクス駆動方式を採用した場合には、駆動電流の大きさを制御する駆動トランジスタの特性が各画素間でほぼ同一であることが要求される。しかしながら、この表示装置では、通常、駆動トランジスタをガラス基板などの絶縁体上に形成するため、その特性にばらつきを生じ易い。
【０００３】
以下の特許文献１には、カレントコピー型の回路を画素回路に採用した有機ＥＬ表示装置が記載されている。このカレントコピー型の画素回路は、駆動トランジスタであるｎチャネル電界効果トランジスタ（ＦＥＴ）と、有機ＥＬ素子と、キャパシタと、出力制御スイッチと、映像信号供給制御スイッチと、ダイオード接続スイッチとを含んでいる。
【０００４】
駆動トランジスタのソースは低電位の第１電源線に接続されており、キャパシタは駆動トランジスタのゲートと第１電源線との間に接続されている。出力制御スイッチは駆動トランジスタのドレインと有機ＥＬ素子の陰極との間に接続されており、有機ＥＬ素子の陽極はより高電位の第２電源線に接続されている。映像信号供給制御スイッチは駆動トランジスタのドレインと映像信号線との間に接続されており、ダイオード接続スイッチは駆動トランジスタのドレインとゲートとの間に接続されている。
【０００５】
このカレントコピー型の画素回路には、書込期間において、映像信号を電流信号Ｉsigとして画素回路に供給する。書込期間に続く保持期間では、電流Ｉsigとほぼ等しい大きさの駆動電流が、駆動トランジスタのドレインとソースとの間に流れる。それゆえ、駆動トランジスタの閾値Ｖthだけでなく移動度や寸法などが駆動電流に与える影響も排除することができる。
【０００６】
ところで、アクティブマトリクス駆動方式の表示装置では、画素回路内での断線や短絡などに起因して、一部の画素が輝点又は滅点として視認されることがある。また、アクティブマトリクス駆動方式の表示装置では、走査信号線や映像信号線の断線などに起因して、画素の列又は行が輝線又は滅線として視認されることがある。
【０００７】
本発明者は、本発明を為すに際し、画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置では、画像中に上記の線状又は点状の輝度ムラに加え、輝線状又は滅線状に尾を引いた輝点を生じ得ることを見い出している。
【特許文献１】米国特許第６３７３４５４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置で、画像中に生じた輝線状又は滅線状に尾を引いた輝点の視認を抑制することにある。
【課題を解決するための手段】
【０００９】
本発明の第１側面によると、絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素と、前記複数の画素が形成する列に対応して配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、第１電源端子と入出力端子との間に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記入出力端子と前記画素電極との間に接続された出力制御スイッチと、前記入出力端子と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチと、定電位端子と前記駆動トランジスタのゲートとの間に接続されたキャパシタとを具備し、前記複数の画素の一部では、前記入出力端子を前記第１電源端子に接続する導電路が断線していることを特徴とする表示装置が提供される。
【００１０】
本発明の第２側面によると、絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素と、前記複数の画素が形成する列に対応して配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、第１電源端子と入出力端子との間に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを含んだ表示素子と、前記入出力端子と前記画素電極との間に接続された出力制御スイッチと、前記入出力端子と前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチと、定電位端子と前記駆動トランジスタのゲートとの間に接続されたキャパシタとを具備した表示装置の製造方法であって、前記複数の画素の中から輝線状又は滅線状に尾を引いた輝点として視認され得るものを選択する工程と、選択した前記画素において、前記入出力端子を前記第１電源端子に接続する導電路を断線させる工程とを含んだことを特徴とする表示装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によると、画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置で、輝線状又は滅線状に尾を引いた輝点の視認を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１３】
図１は、本発明の一態様に係る表示装置を概略的に示す平面図である。図２は、図１の表示装置に採用可能な構造の一例を概略的に示す断面図である。図３は、図１の表示装置が含む画素の等価回路図である。図４は、図１の表示装置の画素に採用可能な構造の一例を概略的に示す平面図である。なお、図２では、表示装置を、その表示面，すなわち前面又は光出射面，が下方を向き、背面が上方を向くように描いている。また、図４には、表示面側から見た画素の構造を描いている。
【００１４】
この表示装置は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。この有機ＥＬ表示装置は、図１に示すように、表示パネルＤＰと、映像信号線ドライバＸＤＲと、走査信号線ドライバＹＤＲとを含んでいる。
【００１５】
表示パネルＤＰは、図１及び図２に示すように、例えば、ガラス基板などの絶縁基板ＳＵＢを含んでいる。
【００１６】
基板ＳＵＢ上には、図２に示すように、アンダーコート層ＵＣが形成されている。アンダーコート層ＵＣは、例えば、基板ＳＵＢ上にＳｉＮx層とＳｉＯx層とをこの順に積層してなる。
【００１７】
アンダーコート層ＵＣ上では、図２及び図４に示す半導体層ＳＣが、後述する画素ＰＸに対応して配列している。各半導体層ＳＣは、例えば、ｐ型領域とｎ型領域とを含んだポリシリコン層である。この例では、半導体層ＳＣのうち、参照符号Ｇで示す部材と向き合っている領域はｎ型領域であり、それ以外の領域はｐ+型領域である。
【００１８】
アンダーコート層ＵＣ上では、図４に示す電極Ｅａが、画素ＰＸに対応してさらに配列している。電極Ｅａは、例えば、ｎ+型ポリシリコン層である。
【００１９】
半導体層ＳＣ及び電極Ｅａは、図２に示すゲート絶縁膜ＧＩで被覆されている。ゲート絶縁膜ＧＩは、例えばＴＥＯＳ（TetraEthyl OrthoSilicate）などを用いて形成することができる。
【００２０】
ゲート絶縁膜ＧＩ上には、図１、図３及び図４に示す走査信号線ＳＬ１及びＳＬ２が形成されている。走査信号線ＳＬ１及びＳＬ２は、図１に示すように、各々が画素ＰＸの行方向（Ｘ方向）に延びており、画素ＰＸの列方向（Ｙ方向）に交互に配列している。走査信号線ＳＬ１及びＳＬ２は、例えばＭｏＷなどからなる。
【００２１】
ゲート絶縁膜ＧＩ上には、図４に示す電極Ｅｂがさらに配置されている。電極Ｅｂは画素ＰＸに対応して配列している。電極Ｅｂは、例えばＭｏＷなどからなる。電極Ｅｂは、走査信号線ＳＬ１及びＳＬ２と同一の工程で形成することができる。
【００２２】
図４に示すように、各画素ＰＸ内で、走査信号線ＳＬ１と半導体層ＳＣとは１箇所で交差し、走査信号線ＳＬ２と半導体層ＳＣとは２箇所で交差している。また、図４に示すように、各画素ＰＸ内で、電極Ｅｂは電極Ｅａと向き合うと共に、半導体層ＳＣと１箇所で交差している。
【００２３】
走査信号線ＳＬ１と半導体層ＳＣとの交差部は、図１乃至図４に示す出力制御スイッチＳＷ１としての薄膜トランジスタを構成している。走査信号線ＳＬ２と半導体層ＳＣとの交差部は、図１、図３及び図４に示す映像信号供給制御スイッチＳＷ２とダイオード接続スイッチＳＷ３とを構成している。また、電極Ｅａ及びＥｂとそれらの間に介在した絶縁膜ＧＩとは図１、図３及び図４に示すキャパシタＣを構成しており、電極Ｅｂと半導体層ＳＣとの交差部は図１、図３及び図４に示す駆動トランジスタＤＲを構成している。
【００２４】
なお、この例では、駆動トランジスタＤＲ及びスイッチＳＷ１乃至ＳＷ３は、トップゲート型のｐチャネル薄膜トランジスタである。また、走査信号線ＳＬ１及びＳＬ２並びに電極Ｅｂのうち参照符号Ｇで示す部分は、薄膜トランジスタのゲートである。
【００２５】
ゲート絶縁膜ＧＩ、走査信号線ＳＬ１及びＳＬ２、並びに電極Ｅｂは、図２に示す層間絶縁膜ＩＩで被覆されている。層間絶縁膜ＩＩは、例えばプラズマＣＶＤ法などにより成膜されたＳｉＯxなどからなる。
【００２６】
層間絶縁膜ＩＩ上には、図１、図３及び図４に示す映像信号線ＤＬと電源線ＰＳＬとが形成されている。映像信号線ＤＬは、図１に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。電源線ＰＳＬは、この例では、図４に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。
【００２７】
層間絶縁膜ＩＩ上には、図２及び図４に示すソース電極ＳＥとドレイン電極ＤＥとがさらに形成されている。この例では、１つの画素ＰＸは、２つのソース電極ＳＥと２つのドレイン電極ＤＥとを含んでいる。
【００２８】
一方のソース電極ＳＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに設けられたコンタクトホールを介して、ダイオード接続スイッチＳＷ３のソースと電極Ｅｂとに接続されている。他方のソース電極ＳＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに設けられたコンタクトホールを介して、出力制御スイッチＳＷ１のソースに接続されている。このソース電極ＳＥには一方のドレイン電極ＤＥが接続されており、このドレイン電極ＤＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに設けられたコンタクトホールを介して、駆動トランジスタＤＲのドレインに接続されている。他方のドレイン電極ＤＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに設けられたコンタクトホールを介して、出力制御スイッチＳＷ１のドレインに接続されている。
【００２９】
映像信号線ＤＬと電源線ＰＳＬとソース電極ＳＥとドレイン電極ＤＥとは、例えば、Ｍｏ／Ａｌ／Ｍｏの三層構造を有している。これらは、同一工程で形成可能である。
【００３０】
映像信号線ＤＬと電源線ＰＳＬとソース電極ＳＥとドレイン電極ＤＥとは、図２に示すパッシベーション膜ＰＳで被覆されている。パッシベーション膜ＰＳは、例えばＳｉＮxなどからなる。
【００３１】
パッシベーション膜ＰＳ上では、図２及び図４に示す画素電極ＰＥが、画素ＰＸに対応して配列している。各画素電極ＰＥは、パッシベーション膜ＰＳに設けたコンタクトホールを介して、ドレイン電極ＤＥに接続されている。
【００３２】
画素電極ＰＥは、この例では光透過性の前面電極である。また、画素電極ＰＥは、この例では陽極である。画素電極ＰＥの材料としては、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性酸化物を使用することができる。
【００３３】
パッシベーション膜ＰＳ上には、さらに、図２に示す隔壁絶縁層ＰＩが形成されている。隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔が設けられているか、或いは、画素電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔が設けられていることとする。
【００３４】
隔壁絶縁層ＰＩは、例えば、有機絶縁層である。隔壁絶縁層ＰＩは、例えば、フォトリソグラフィ技術を用いて形成することができる。
【００３５】
画素電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが形成されている。発光層は、例えば、発光色が赤色、緑色、又は青色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔輸送層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。
【００３６】
隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、対向電極ＣＥで被覆されている。この例では、対向電極ＣＥは、画素ＰＸ間で互いに接続された電極，すなわち共通電極，である。また、この例では、対向電極ＣＥは、陰極であり且つ光反射性の背面電極である。対向電極ＣＥは、例えば、パッシベーション膜ＰＳと隔壁絶縁層ＰＩとに設けられたコンタクトホールを介して、映像信号線ＤＬと同一の層上に形成された電極配線（図示せず）に電気的に接続されている。各々の有機ＥＬ素子ＯＬＥＤは、画素電極ＰＥと、有機物層ＯＲＧと、対向電極ＣＥとを含んでいる。
【００３７】
各画素ＰＸは、図１及び図３に示すように、駆動トランジスタＤＲと、出力制御スイッチＳＷ１と、映像信号供給制御スイッチＳＷ２と、ダイオード接続スイッチＳＷ３と、有機ＥＬ素子ＯＬＥＤと、キャパシタＣとを含んでいる。上記の通り、この例では、駆動トランジスタＤＲ及びスイッチＳＷ１乃至ＳＷ３はｐチャネル薄膜トランジスタである。
【００３８】
駆動トランジスタＤＲは、第１電源端子ＮＤ１と入出力端子ＮＤ３との間に接続されている。スイッチＳＷ１と有機ＥＬ素子ＯＬＥＤとは、入出力端子ＮＤ３と第２電源端子ＮＤ２との間で、この順に直列に接続されている。すなわち、駆動トランジスタＤＲとスイッチＳＷ１と有機ＥＬ素子ＯＬＥＤとは、第１電源端子ＮＤ１と第２電源端子ＮＤ２との間で、この順に直列に接続されている。この例では、電源端子ＮＤ１は高電位電源端子であり、電源端子ＮＤ２は低電位電源端子である。
【００３９】
スイッチＳＷ１のゲートは、走査信号線ＳＬ１に接続されている。スイッチＳＷ２は駆動トランジスタＤＲのドレインとゲートとの間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。スイッチＳＷ３は映像信号線ＤＬ上の入力端子ＮＤ４と駆動トランジスタＤＲのドレインとの間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。
【００４０】
キャパシタＣは、駆動トランジスタＤＲのゲートと定電位端子ＮＤ１’との間に接続されている。この例では、定電位端子ＮＤ１’は、電源端子ＮＤ１に接続されている。
【００４１】
なお、この表示パネルＤＰから対向電極ＣＥや有機物層ＯＲＧを除いた構造がアレイ基板に相当している。また、画素ＰＸから対向電極ＣＥや有機物層ＯＲＧを除いたものが画素回路に相当している。
【００４２】
映像信号線ドライバＸＤＲ及び走査信号線ドライバＹＤＲは、この例では、表示パネルＤＰにＣＯＧ（chip on glass）実装している。映像信号線ドライバＸＤＲ及び走査信号線ドライバＹＤＲは、ＣＯＧ実装する代わりに、ＴＣＰ（tape carrier package）実装してもよい。
【００４３】
映像信号線ドライバＸＤＲには、映像信号線ＤＬが接続されている。この例では、映像信号線ドライバＸＤＲには、電源線ＰＳＬがさらに接続されている。映像信号線ドライバＸＤＲは、映像信号線ＤＬに映像信号として電流信号を出力するとともに、電源線ＰＳＬに電源電圧を供給する。
【００４４】
走査信号線ドライバＹＤＲには、走査信号線ＳＬ１及びＳＬ２が接続されている。走査信号線ドライバＹＤＲは、走査信号線ＳＬ１及びＳＬ２にそれぞれ第１及び第２走査信号として電圧信号を出力する。
【００４５】
この有機ＥＬ表示装置で画像を表示する場合、例えば、走査信号線ＳＬ１及びＳＬ２の各々を線順次駆動する。すなわち、画素ＰＸを行毎に走査（選択）する。各画素ＰＸの選択期間では書込動作を行い、非選択期間では表示動作を行う。
【００４６】
或る画素ＰＸを選択する選択期間では、まず、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された走査信号線ＳＬ１にスイッチＳＷ１を開く（非導通状態とする）走査信号を電圧信号として出力し、続いて、先の画素ＰＸが接続された走査信号線ＳＬ２にスイッチＳＷ２及びＳＷ３を閉じる（導通状態とする）走査信号を電圧信号として出力する。この状態で、映像信号線ドライバＸＤＲから、先の画素ＰＸが接続された映像信号線ＤＬに映像信号を電流信号（書込電流）として出力し、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsを、先の映像信号Ｉsigに対応した大きさに設定する。その後、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された走査信号線ＳＬ２にスイッチＳＷ２及びＳＷ３を開く走査信号を電圧信号として出力し、続いて、先の画素ＰＸが接続された走査信号線ＳＬ１にスイッチＳＷ１を閉じる走査信号を電圧信号として出力する。これにより、選択期間を終了する。
【００４７】
非選択期間では、スイッチＳＷ１は閉じたままとし、スイッチＳＷ２及びＳＷ３は開いたままとする。非選択期間では、有機ＥＬ素子ＯＬＥＤには、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsに対応した大きさの駆動電流Ｉdrvが流れる。有機ＥＬ素子ＯＬＥＤは、駆動電流Ｉdrvの大きさに対応した輝度で発光する。
【００４８】
さて、上記の通り、画素回路に映像信号として電流信号を書き込むアクティブマトリクス駆動方式の表示装置では、輝線状又は滅線状に尾を引いた輝点を生じ得る。本発明者は、この理由について詳細に調べた結果、以下の事実を見い出した。
【００４９】
例えば、Ｍ行目の走査信号線ＳＬ１及びＳＬ２とＮ列目の映像信号線ＤＬとに接続された画素ＰＸにおいて、駆動制御素子ＤＲのソース−ドレイン間が短絡しているとする。この場合、その画素ＰＸの有機ＥＬ素子ＯＬＥＤは、有効表示期間において常に最大輝度で発光する。そのため、この画素ＰＸは、輝点として視認される。
【００５０】
また、この場合、先の画素ＰＸの書込期間において、映像信号線ドライバＸＤＲは、Ｎ列目の映像信号線ＤＬを、第１電源端子ＮＤ１とほぼ等しい電位に設定しようとする。すなわち、Ｎ列目の映像信号線ＤＬの電位は、過剰に高くなる。映像信号線ＤＬの配線容量は無視できない程度に大きいため、Ｎ列目の映像信号線ＤＬの電位が適正な範囲内に回復するまでには、例えば、数十行分の書込期間が必要である。
【００５１】
そのため、Ｎ列目の映像信号線ＤＬに接続された画素ＰＸのうち、Ｍ＋１行目以降の数十個では、映像信号線ドライバＸＤＲの出力よりも小さな信号が書き込まれることとなる。その結果、これら画素ＰＸの輝度は、本来の輝度よりも低くなる。したがって、これら画素ＰＸは、滅線として視認される。
【００５２】
このような理由から、駆動制御素子ＤＲのソース−ドレイン間が短絡すると、滅線状に尾を引いた輝点を生じるのである。なお、先の説明から分かるように、滅線の輝度は一定ではなく、通常、輝点側の端から他端に向けて高くなる。
【００５３】
輝線状に尾を引いた輝点は、例えば、Ｍ行目の走査信号線ＳＬ１及びＳＬ２とＮ列目の映像信号線ＤＬとに接続された画素ＰＸにおいて、出力制御スイッチＳＷ１のソース−ドレイン間が短絡している場合に生じる。
【００５４】
すなわち、この場合、その画素ＰＸの書込期間において、映像信号線ドライバＸＤＲは、Ｎ列目の映像信号線ＤＬを第２電源端子ＮＤ２よりも低い電位に設定する。そのため、その画素ＰＸでは、駆動制御素子ＤＲのゲート電位が非常に低くなる。したがって、その画素ＰＸの有機ＥＬ素子ＯＬＥＤは、有効表示期間において常に最大輝度で発光する。そのため、この画素ＰＸは、輝点として視認される。
【００５５】
また、この場合、先の画素ＰＸの書込期間において、Ｎ列目の映像信号線ＤＬは過剰に低い電位に設定される。映像信号線ＤＬの配線容量は無視できない程度に大きいため、Ｎ列目の映像信号線ＤＬの電位が適正な範囲内に回復するまでには、例えば、数十行分の書込期間が必要である。
【００５６】
そのため、Ｎ列目の映像信号線ＤＬに接続された画素ＰＸのうち、Ｍ＋１行目以降の数十個では、映像信号線ドライバＸＤＲの出力よりも大きな信号が書き込まれることとなる。その結果、これら画素ＰＸの輝度は、本来の輝度よりも高くなる。したがって、これら画素ＰＸは、輝線として視認される。
【００５７】
このような理由から、出力制御スイッチＳＷ１のソース−ドレイン間が短絡すると、輝線状に尾を引いた輝点を生じるのである。なお、先の説明から分かるように、輝線の輝度は一定ではなく、通常、輝点側の端から他端に向けて低くなる。
【００５８】
本発明者は、以上の事実から、以下の方法を採用すれば、画像中に輝線状又は滅線状に尾を引いた輝点が現れるのを防止できることを見い出した。
【００５９】
すなわち、まず、通常の方法により、図１及び図２に示す構造を作製する。次に、修復工程を実施する。
【００６０】
修復工程では、まず、画素ＰＸの中から、輝線状又は滅線状に尾を引いた輝点として視認され得るものを選択する。なお、ここで選択するのは、輝点に対応した画素ＰＸであって、輝線又は滅線に対応した画素ＰＸではない。また、ここで着目する輝点は、Ｙ方向に尾を引いているもののみである。
【００６１】
次に、選択した画素ＰＸにおいて、入出力端子ＮＤ３を第１電源端子ＮＤ１に接続する導電路を断線させる。この導電路は、例えば、駆動トランジスタＤＲのチャネルと入出力端子との間の位置で断線させる。また、この導電路は、例えば、その半導体層ＳＣにレーザ光を照射することにより断線させる。
【００６２】
選択した画素ＰＸにおいて先の導電路を断線させると、その画素ＰＸが含む有機ＥＬ素子ＯＬＥＤは有効表示期間において発光しない。したがって、この画素ＰＸが輝点として視認されることはない。
【００６３】
また、選択した画素ＰＸにおいて先の導電路を断線させると、その画素ＰＸの書込期間において、これを接続した映像信号線ＤＬの電位が第１電源端子ＮＤ１の電位の影響を受けることはない。加えて、映像信号線ＤＬと第２電源端子ＮＤ２との間の電圧の絶対値は、映像信号線ＤＬと第１電源端子ＮＤ１との間の電圧の絶対値と比較して遥かに小さい。そのため、選択した画素ＰＸにおいて先の導電路を断線させると、その画素ＰＸの書込期間において、これを接続した映像信号線ＤＬの電位が第２電源端子ＮＤ２の電位の影響を受けることは殆どない。したがって、この画素ＰＸの影響で輝線又は滅線が生じることはない。
【００６４】
それゆえ、先の修復を行うと、画像中に輝線状又は滅線状に尾を引いた輝点が現れるのを防止可能となる。
【００６５】
この修復は、画素ＰＸに以下の痕跡を残す。これについて、図５を参照しながら説明する。
【００６６】
図５は、図４の画素に修復を施した後の構造を概略的に示す平面図である。  
上記の通り、本態様では、輝線状又は滅線状に尾を引いた輝点として視認され得る画素ＰＸを選択し、その画素ＰＸにおいて先の導電路を断線させる。したがって、完成した有機ＥＬ表示装置では、一部の画素ＰＸは断線部を含んでいる。
【００６７】
例えば、先の導電路を、半導体層ＳＣのうち、駆動トランジスタＤＲのドレインに接続されたドレイン電極ＤＥと入出力端子ＮＤ３とを接続している部分で断線させた場合には、図５に示す構造が得られる。なお、半導体層ＳＣがポリシリコンなどのように結晶質であり且つ導電路を半導体層ＳＣの位置で断線させる場合、半導体層ＳＣへのレーザ光照射によって、結晶質から非晶質への相変化を生じさせることができる。この場合、レーザ光照射による半導体層ＳＣの物理的な切断が不完全であっても、その電気抵抗は著しく上昇するため、電気的な切断が不十分となることはない。
【００６８】
図４及び図５を参照しながら説明した修復方法は、比較的短い時間で実施可能である。これについて、図６及び図７と対比しながら説明する。
【００６９】
図６は、比較例に係る表示装置の画素を概略的に示す平面図である。図７は、図６の画素に修復を施した後の構造を概略的に示す平面図である。比較例に係る方法では、以下の方法により表示装置を製造する。
【００７０】
すなわち、まず、通常の方法により、図１及び図２に示す構造を作製する。次に、修復工程を実施する。
【００７１】
修復工程では、まず、画素ＰＸの中から、輝線状又は滅線状に尾を引いた輝点として視認され得るものを選択する。なお、ここで選択するのは、輝点に対応した画素ＰＸであって、輝線又は滅線に対応した画素ＰＸではない。また、ここで着目する輝点は、Ｙ方向に尾を引いているもののみである。
【００７２】
次に、選択した画素ＰＸにおいて、有機ＥＬ素子ＯＬＥＤの画素電極ＰＥを第１電源端子ＮＤ１に接続する第１導電路と、この第１導電路を映像信号線ＤＬに接続する第２導電路との双方を断線させる。例えば、図７に示すように、第１導電路は出力制御スイッチＳＷ１のチャネルと画素電極ＰＥに接続されたドレイン電極ＤＥとの間の位置で断線させ、第２導電路は入力端子ＮＤ４と映像信号供給制御スイッチＳＷ２のチャネルとの間の位置で断線させる。
【００７３】
選択した画素ＰＸにおいて第１導電路を断線させると、その画素ＰＸが含む有機ＥＬ素子ＯＬＥＤは有効表示期間において発光しない。したがって、この画素ＰＸが輝点として視認されることはない。
【００７４】
また、選択した画素ＰＸにおいて第２導電路を断線させると、その画素ＰＸの書込期間において、これを接続した映像信号線ＤＬの電位が第１電源端子ＮＤ１や第２電源端子ＮＤ２の電位の影響を受けることはない。したがって、この画素ＰＸの影響で輝線又は滅線が生じることはない。
【００７５】
それゆえ、この修復を行うと、図４及び図５を参照しながら説明した修復を行った場合と同様に、画像中に輝線状又は滅線状に尾を引いた輝点が現れるのを防止可能となる。但し、図４及び図５を参照しながら説明した方法では、修復すべき各画素ＰＸにおいて導電路を１箇所でのみ断線させればよいのに対し、図６及び図７を参照しながら説明した方法では、修復すべき各画素ＰＸにおいて導電路を２箇所で断線させる必要がある。したがって、図４及び図５の方法によると、図６及び図７の方法と比較して、より短い時間で修復を完了することができる。
【００７６】
上述した表示装置では、典型的には、基板ＳＵＢの主面に垂直な方向から見た場合に、先の導電路と他の配線又は電極とが、その断線部において重なり合わない配置を採用する。こうすると、導電路を断線させるためのレーザ光照射によって、他の配線又は電極がダメージを受けるのを抑制することができる。特に、基板ＳＵＢの主面に垂直な方向から見た場合における、断線部と上記導電路以外の配線又は電極との間の距離が約２μｍ以上である場合、導電路を断線させるためのレーザ光照射によって、他の配線又は電極がダメージを受けるのを容易に防止することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の一態様に係る表示装置を概略的に示す平面図。
【図２】図１の表示装置に採用可能な構造の一例を概略的に示す断面図。
【図３】図１の表示装置が含む画素の等価回路図。
【図４】図１の表示装置の画素に採用可能な構造の一例を概略的に示す平面図。
【図５】図４の画素に修復を施した後の構造を概略的に示す平面図。
【図６】比較例に係る表示装置の画素を概略的に示す平面図。
【図７】図６の画素に修復を施した後の構造を概略的に示す平面図。
【符号の説明】
【００７８】
Ｃ…キャパシタ、ＣＥ…対向電極、ＤＥ…ドレイン電極、ＤＬ…映像信号線、ＤＰ…表示パネル、ＤＲ…駆動トランジスタ、Ｅａ…電極、Ｅｂ…電極、Ｇ…ゲート、ＧＩ…ゲート絶縁膜、ＩＩ…層間絶縁膜、ＮＤ１…電源端子、ＮＤ１’…定電位端子、ＮＤ２…電源端子、ＮＤ３…入出力端子、ＮＤ４…入力端子、ＯＬＥＤ…有機ＥＬ素子、ＯＲＧ…有機物層、ＰＥ…画素電極、ＰＩ…隔壁絶縁層、ＰＳ…パッシベーション膜、ＰＳＬ…電源線、ＰＸ…画素、ＳＣ…半導体層、ＳＥ…ソース電極、ＳＬ１…走査信号線、ＳＬ２…走査信号線、ＳＵＢ…絶縁基板、ＳＷ１…出力制御スイッチ、ＳＷ２…映像信号供給制御スイッチ、ＳＷ３…ダイオード接続スイッチ、ＵＣ…アンダーコート層、ＸＤＲ…映像信号線ドライバ、ＹＤＲ…走査信号線ドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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