(57)【要約】【課題】メモリアレイのレイアウト面積を縮小可能な不揮発性記憶装置を提供する。【解決手段】  ビット線ＢＬは、メモリセルのトンネル磁気抵抗素子ＴＭＲと電気的に結合される。トンネル磁気抵抗素子ＴＭＲは、基板の下地に設けられた活性層に形成されたアクセストランジスタＡＴＲの一方電極と電気的に結合される。そして、アクセストランジスタＡＴＲの他方電極（ソース）は、コンタクトＣＴを介して第１の金属配線層に形成されるソース線ＳＬと電気的に結合される。活性層は、メモリセルのアクセストランジスタと、隣接するメモリセル行であり、かつ隣接するメモリセル列のメモリセルのアクセストランジスタとを形成するようにＺ字形状にジグザグに形成される。１つの活性層に２つのアクセストランジスタを形成して、隣接するメモリセル行であり、かつ隣接するメモリセル列の２つずつのメモリセルに対して共通のコンタクトＣＴを用いて対応するソース線と電気的に結合される。【選択図】図５
2007317948.tif 000002
【特許請求の範囲】
【請求項１】
行列状に集積配置された複数のメモリセルと、
メモリセル行に対応してそれぞれ設けられる複数のワード線と、
メモリセル列に対応してそれぞれ設けられる複数の第１の電流線と、
２つずつの互いに隣接するメモリセル列にそれぞれ対応して設けられ、各々が各前記第１の電流線の間に設けられる複数の第２の電流線とを備え、
各前記メモリセルは、
素子を通過する通過電流に応じて不揮発的なデータ記憶を実行する抵抗体記憶素子と、
対応するワード線の活性化に応じて対応する第１および第２の電流線との間で前記磁気抵抗素子を介して電流経路を形成するためのスイッチ素子と、
前記２つずつのメモリセル列のメモリセルは、隣接するメモリセル行でありかつ隣接するメモリセル列のメモリセルと組を形成して対応する第２の電流線と電気的に結合するための共通のコンタクト部とを含む、不揮発性記憶装置。
【請求項２】
前記複数のワード線は、前記複数の第１および第２の電流線と略直交方向に設けられる、請求項１記載の不揮発性記憶装置。
【請求項３】
前記抵抗体記憶素子は、
前記対応する第１の電流線と電気的に結合され、第１の磁化方向に磁化した固定磁化層と、
前記対応する第２の電流線と電気的に結合され、データ書込時に前記対応する第１および第２の電流線を介して流れる通過電流の流入方向に応じたスピン偏極電子に基づいて前記第１の磁化方向あるいは前記第１の磁化方向と反対の方向である第２の磁化方向のいずれか一方に磁化する自由磁化層と、
前記固定磁化層と前記自由磁化層との間に設けられ、非磁性体であるバリア層とを有する、請求項１記載の不揮発性記憶装置。
【請求項４】
前記抵抗体記憶素子は、
データ記憶を実行する記憶データのレベルに応じて供給されるデータ書込電流によって、発熱する加熱素子と、
前記加熱素子によって加熱されて、異なる電気抵抗の２つの相状態の間を遷移可能な相変化素子とを有する、請求項１記載の不揮発性記憶装置。
【請求項５】
前記複数のワード線は、各々が、メモリセル行に対応して設けられる複数の第１および第２ワード線を含み、
各前記メモリセルのスイッチ素子は、ＭＯＳトランジスタを形成し、
前記複数のメモリセルのうちの奇数列に対応するメモリセルのＭＯＳトランジスタのゲートは、対応する第１ワード線と電気的に結合され、
前記複数のメモリセルのうちの偶数列に対応するメモリセルのＭＯＳトランジスタのゲートは、対応する第２ワード線と電気的に結合される、請求項１記載の不揮発性記憶装置。
【請求項６】
同一メモリセル列の各メモリセルは、対応する第１および第２の電流線と互いに異なるコンタクトを介して電気的に結合される、請求項１記載の不揮発性記憶装置。
【請求項７】
行列状に集積配置された複数のメモリセルと、
メモリセル行に対応してそれぞれ設けられる複数のワード線と、
各々が、互いに隣接する２つずつのメモリセル列に対応してそれぞれ設けられる複数の第１および第２の電流線とを備え、
各前記メモリセルは、
素子を通過する通過電流に応じて不揮発的なデータ記憶を実行する抵抗体記憶素子と、
対応するワード線の活性化に応じて対応する第１および第２の電流線との間で前記磁気抵抗素子を介して電流経路を形成するためのスイッチ素子とを含み、
前記２つずつのメモリセル列のうちの一方のメモリセル列の互いに隣接する２つずつのメモリセルは、他方のメモリセル列に対応する第２の電流線と電気的に結合するための共通の第１のコンタクト部をさらに含み、
前記２つずつのメモリセル列のうちの他方のメモリセル列の互いに隣接する２つずつのメモリセルは、一方のメモリセル列に対応する第１の電流線と電気的に結合するための共通の第２のコンタクト部をさらに含む、不揮発性記憶装置。
【請求項８】
各前記メモリセルのスイッチ素子は、ＭＯＳトランジスタを形成し、
同一列の各メモリセルのＭＯＳトランジスタの各々は、共通の活性領域に形成される、請求項７記載の不揮発性記憶装置。
【請求項９】
前記複数のワード線は、各々が、メモリセル行に対応して設けられる複数の第１および第２ワード線を含み、
各前記メモリセルのスイッチ素子は、ＭＯＳトランジスタを形成し、
同一行の互いに隣接する２つのメモリセルうちの一方のメモリセルのＭＯＳトランジスタのゲートは、対応する第１ワード線と電気的に結合され、他方のメモリセルのＭＯＳトランジスタのゲートは、対応する第２ワード線と電気的に結合される、請求項７記載の不揮発性記憶装置。
【請求項１０】
前記複数の第１および第２ワード線の各々は、互いに交互に設けられ、
前記２つずつのメモリセル列のうちの一方のメモリセル列の互いに隣接する２つずつのメモリセルに対応する共通の第１のコンタクト部と、他方のメモリセル列の互いに隣接する２つずつのメモリセルの共通の第２のコンタクト部とは、前記複数の第１および第２ワード線の間に交互に設けられる、請求項９記載の不揮発性記憶装置。
【請求項１１】
各前記第１および第２の電流線は、第１の金属配線層を用いて形成され、
対応する第１および第２の電流線とそれぞれ結合される前記隣接する２つずつのメモリセルの前記共通の第２および第１のコンタクト部は、前記第１の金属配線層よりも下層の第２の金属配線層を用いて形成される、請求項７記載の不揮発性記憶装置。
【請求項１２】
各々が、奇数列のメモリセル列に対応して前記第１の電流線が設けられ、
各々が、偶数列のメモリセル列に対応して前記第２の電流線が設けられ、
奇数列のメモリセルの各々は、前記共通の第１のコンタクトを介して対応する第２の電流線と電気的に結合され、
偶数列のメモリセルの各々は、前記共通の第２のコンタクトを介して対応する第１の電流線と電気的に結合される、請求項７記載の不揮発性記憶装置。
【請求項１３】
所定の規則に従う行列状に集積配置された複数のメモリセルと、
メモリセル行に対応してそれぞれ設けられる複数のワード線と、
メモリセル列に対応してそれぞれ設けられる複数の電流線とを備え、
各前記メモリセルは、
素子を通過する通過電流に応じて不揮発的なデータ記憶を実行する抵抗体記憶素子と、
対応するワード線の活性化に応じて対応する電流線と隣接する別の電流線との間で前記磁気抵抗素子を介して電流経路を形成するためのスイッチ素子とを含み、
前記メモリセル列のうちの互いに隣接する４つずつのメモリセルは、互いに隣接する２つずつのメモリセルで構成される第１および第２のメモリセル組を構成し、
前記メモリセル列の一方側の２つ隣のメモリセル列の前記第１のメモリセル組と同一行を構成する互いに隣接する２つずつのメモリセルは第３のメモリセル組を構成し、
前記メモリセル列の他方側の２つ隣のメモリセル列の前記第２のメモリセル組と同一行を構成する互いに隣接する２つずつのメモリセルは第４のメモリセル組を構成し、
前記第１および第３のメモリセル組の各メモリセルは、前記メモリセル列に対応する電流線と前記一方側の２つ隣のメモリセル列の間のメモリセル列に対応する隣接する電流線とを電気的に結合するための共通の第１のコンタクト部を有し、
前記第２および第４のメモリセル組の各メモリセルは、前記メモリセル列に対応する電流線と前記他方側の２つ隣のメモリセル列の間のメモリセル列に対応する隣接する電流線とを電気的に結合するための共通の第２のコンタクト部を有する、不揮発性記憶装置。
【請求項１４】
前記共通の第１および第２のコンタクト部は、対応する各メモリセルの対応するスイッチ素子と前記隣接する電流線とを電気的に結合するための共通のストラップを有する、請求項１３記載の不揮発性記憶装置。
【請求項１５】
各前記電流線は、第１の金属配線層を用いて形成され、
前記共通のストラップは、前記第１の金属配線層よりも下層の第２の金属配線層を用いて形成される、請求項１４記載の不揮発性記憶装置。
【請求項１６】
複数のワード線を選択する選択回路をさらに備え、
前記複数のワード線は、７本ずつの互いに隣接する複数のグループに分割され、
前記選択回路は、２進数で入力されるアドレスを７で割った商に基づいて前記複数のグループに分割された１つのグループを選択し、剰余に基づいて選択された１つのグループに対応する７本のワード線のうちの一本を選択する、請求項１３記載の不揮発性記憶装置。
【請求項１７】
入力されるアドレスに応じて前記複数のワード線のうちの一本を選択するワード線選択回路をさらに備え、
前記複数のワード線は、７本ずつの互いに隣接する複数のグループに分割され、
前記選択回路は、２進数で入力されるアドレスを７で割った商に基づいて前記複数のグループに分割された１つのグループを選択し、剰余に基づいて選択された１つのグループに対応する７本のワード線のうちの一本を選択する、請求項１３記載の不揮発性記憶装置。
【請求項１８】
入力されるアドレスに応じて前記複数の電流線のうちの互いに隣接する３本のビット線を選択するビット線選択回路をさらに備え、
選択メモリセルに対応する選択ワード線の活性化に応答して前記第１および第３のメモリセル組および前記第２および第４のメモリセル組の一方の同一行の少なくとも２つのメモリセルがアクセスされて、前記２つのメモリセルを介して前記選択された３本のビット線は互いに電気的に結合され、
書込データに応じて、前記ビット線選択回路により選択された３本のビット線の電圧レベルを設定するためのデータ書込回路をさらに備える、請求項１３記載の不揮発性記憶装置。
【請求項１９】
入力されるアドレスに応じて前記複数の電流線のうちの互いに隣接する３本のビット線を選択するビット線選択回路をさらに備え、
選択メモリセルに対応する選択ワード線の活性化に応答して前記第１および第３のメモリセル組および前記第２および第４のメモリセル組の一方の同一行の少なくとも２つのメモリセルがアクセスされて、前記２つのメモリセルを介して前記選択された３本のビット線は互いに電気的に結合され、
前記選択された３本のビット線のうち前記選択メモリセルの抵抗体記憶素子を介して互いに隣接する２本のビット線に流れるデータ読出電流に基づいて読出データを生成するデータ読出回路をさらに備える、請求項１３記載の不揮発性記憶装置。
【請求項２０】
入力されるアドレスに応じて前記複数のワード線のうちの一本を選択するワード線選択回路をさらに備え、
前記複数のワード線は、７本ずつの互いに隣接する複数のグループに分割され、
前記選択回路は、２進数で入力されるアドレスを７で割った商に基づいて前記複数のグループに分割された１つのグループを選択し、剰余に基づいて選択された１つのグループに対応する７本のワード線のうちの一本を選択し、
入力されるアドレスに応じて前記複数のビット線のうちの３本を選択するビット線選択回路をさらに備え、
前記ビット線選択回路は、前記２進数で入力されるアドレスを７で割った剰余に基づいて前記３本のビット線を選択する、請求項１３記載の不揮発性記憶装置。
【請求項２１】
入力されるアドレスに応じて前記複数のワード線のうちの一本を選択するワード線選択回路をさらに備え、
前記複数のワード線は、７本ずつの互いに隣接する複数のグループに分割され、
前記ワード線選択回路は、２進数で入力されるアドレスのうちの３ビットを除く残りのビットを用いて前記複数のグループの１つのグループを選択し、前記３ビットのアドレスの組み合わせにそれぞれ対応する８個のデコード信号のうちの１つを活性化し、前記８個のデコード信号のうちの７個のデコード信号にそれぞれ対応する前記７本のワード線のうちの一本を選択する、請求項１３記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【背景技術】
【０００２】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。
【０００３】
一般的にこれら不揮発性記憶装置の記憶素子として用いられるメモリセルのデータ読出を実行する場合には、記憶素子を構成するトンネル磁気抵抗素子（ＴＭＲ素子）に流れる電流やＴＭＲの両端電圧を測定し、ＴＭＲの抵抗値を間接測定することで実行することができる。
【０００４】
一方でこのＭＲＡＭデバイスのセル構造もＤＲＡＭ（Dynamic Random Access Memory）デバイスのセル構造と同様に簡易なプロセスで実現可能となるための開発が行なわれている。
【０００５】
具体的には、一般的なＭＲＡＭデバイスのメモリセルには、読出用ワード線とは別に書込用ワード線が設けられた構造を採用していたが、書込用ワード線も設ける必要のないメモリセルとしてスピン注入方式のメモリセルが近年提唱されている。
【０００６】
スピン注入方式のメモリセルでは、現行のＭＲＡＭデバイスとはデータの書込方式が異なる。現行のＭＲＡＭデバイスのメモリセルは、ＴＭＲ素子に隣接した配線（書込用ワード線を含む）に電流を流して磁界を発生させることにより磁化を反転させる方式を採用していたが、スピン注入方式のメモリセルでは直接ＴＭＲ素子に流し込んだ電流によってＴＭＲ素子が有する磁化を反転させる方式を採用している。電流を流す向きを変えることで自由層の磁化を固定層と平行または反平行にスイッチする。この点で、電流中のスピン偏極した電子の作用によって磁化を反転させるためスピン注入方式と呼ばれている。これによりＭＲＡＭデバイスのメモリセルに対して書込用ワード線を特別に設ける必要が無く簡易なセル構造を実現することが可能になる。
【０００７】
このスピン注入方式のメモリセルで構成される従来のメモリアレイのレイアウト面積を最小にするために、メモリセルに対応して設けられるデータ書込電流を流すソース線ＳＬおよびビット線ＢＬは、互いに交差するようにレイアウトされていた。
【０００８】
図２９は、メモリセルのソース線ＳＬおよびビット線ＢＬが交差する従来のメモリアレイのレイアウトを説明する図である。ここでは、複数のメモリセルが行列状に集積配置されたメモリアレイに対して上面側から見た図が示されている。
【０００９】
図２９を参照して、従来のメモリアレイは、Ｘ方向に沿って、メモリセル行にそれぞれ対応してワード線ＷＬが設けられ、Ｙ方向に沿って、メモリセル列にそれぞれ対応してビット線ＢＬが設けられる。また、Ｘ方向に沿って、２つのメモリセル行にそれぞれ対応してソース線ＳＬが設けられる。ソース線ＳＬはＸ方向に沿ってワード線ＷＬとともにビット線ＢＬと交差するように設けられる。
【００１０】
図３０は、図２９に示される従来のメモリアレイの回路構成図である。
図３０を参照して、ここでは、一例としてメモリセルＭＣ１およびＭＣ２が示されており、各メモリセルは、トンネル磁気抵抗素子ＴＭＲと、アクセストランジスタとを含み、ここでは、メモリセルＭＣ１およびＭＣ２にそれぞれ対応してアクセストランジスタＡＴＲ１，ＡＴＲ２がそれぞれ設けられている場合が示されている。また、アクセストランジスタＡＴＲ１，ＡＴＲ２のゲートは、ワード線ＷＬとそれぞれ電気的に結合され、ソースは、ともに共通のソース線ＳＬと電気的に結合される。
【００１１】
再び図２９を参照して、ビット線ＢＬは、第１の金属配線層よりも上層の第２の金属配線層に形成され、メモリセルのトンネル磁気抵抗素子ＴＭＲと電気的に結合される。トンネル磁気抵抗素子ＴＭＲは、基板の下地に設けられた活性層に形成されたアクセストランジスタＡＴＲの一方電極と電気的に結合される。そして、アクセストランジスタＡＴＲの他方電極（ソース）は、コンタクトＣＴを介して第１の金属配線層に形成されるソース線ＳＬと電気的に結合される。当該構成においては、１つの活性層に２つのアクセストランジスタを形成して、２つの隣接するメモリセル行において共通のコンタクトを用いて一本のソース線と電気的に結合する構成であるためソース線の本数を削減して、メモリアレイのレイアウト面積を縮小する構成が採用されている。本例においては活性層ＴＡ０〜ＴＡ２が一例として示され、活性層ＴＡ０は、アクセストランジスタＡＴＲ１，ＡＴＲ２を形成する。
【００１２】
ここで、従来のメモリアレイの単体のメモリセルＭＣを形成するレイアウト面積について考える。
【００１３】
Ｘ軸方向の長さはたとえばビット線ＢＬの直下にトンネル磁気抵抗素子ＴＭＲを配置する場合にトンネル磁気抵抗素子ＴＭＲのＸ軸方向の長さに起因してビット線ＢＬのＸ軸方向の幅をＭＭｘとする。そして隣接メモリセル列間のスペースの幅をＭＳｘとする。そして、Ｙ軸方向の長さは、たとえばソース線ＳＬのＹ軸方向の幅をＭＬｙとする。また、ここでは説明の簡易のためトンネル磁気抵抗素子ＴＭＲを配置するＹ軸方向の幅をソース線ＳＬと同じ幅ＭＬｙであると仮定し、ソース線ＳＬとトンネル磁気抵抗素子ＴＭＲとの間に設けられるワード線ＷＬのＹ軸方向の幅をＭＳｙとし、また隣接メモリセル間のスペースの幅をワード線ＷＬと同じ幅ＭＳｙと仮定して考えると、１つのメモリセルＭＣのＸ軸方向の長さはＭＭｘ＋ＭＳｘとなる。１つのメモリセルＭＣのＹ軸方向の長さは（３ＭＬｙ＋３ＭＳｙ）／２＝１．５ＭＬｙ＋１．５ＭＳｙとなる。すなわち、１つのメモリセルは、当該Ｘ軸およびＹ軸の長さの積に相当するレイアウト面積が必要となる。
【００１４】
一方、上述したようにスピン注入方式のメモリセルでは直接トンネル磁気抵抗素子ＴＭＲに流れ込む電流によって磁化を反転させる方式であるため、このようにソース線ＳＬとビット線ＢＬとが交差するメモリセルから構成されるメモリアレイにおいては、ワード線ＷＬを立上げた場合には１つのメモリセルにしかアクセスすることができない構成となっている。
【００１５】
たとえば寄生抵抗および配線容量の関係から、ソース線およびビット線の最大長が５１２ビット以下に制限される場合に、２５６Ｋビットの３２ビットの並列書込が実行可能なデバイスを構成する場合について考える。
【００１６】
図３１は、メモリアレイに対応して設けられるメモリセルを選択するためのデコーダのレイアウトを説明する概略ブロック図である。
【００１７】
図３１（ａ）に示されるように通常はメモリアレイ１つに対して、たとえば５１２ビット幅のロウデコーダおよび列デコーダを行方向あるいは列方向に沿って隣接して設けることができるが、当該スピン注入のメモリセルの場合には、１つのメモリアレイに対して１つのセルにしかアクセスすることができないため、２５６Ｋビットの３２ビットの並列なデータ書込あるいはデータ読出を実行可能とする場合には、８Ｋビットの３２個のメモリアレイで構成する必要がある。
【００１８】
図３１（ｂ）には８Ｋビットの３２個のメモリアレイで構成されたデバイスの一例が示されている。図３１（ｂ）に示されるように、図３１（ａ）と比較してロウデコーダおよび列デコーダに配置されるドライバの数が飛躍的に増大する。
【００１９】
たとえば８Ｋビットのメモリアレイに対応してロウアドレスに対応するロウデコーダおよびコラムアドレスに対応する列デコーダを設ける場合について考える。この場合、ロウデコーダおよび列デコーダにそれぞれ１２８個および６４個のドライバを隣接して配置することにより実現可能であるが、３２個のメモリアレイそれぞれに適用した場合には、ロウデコーダ全体として１２８×３２＝４０９６個のドライバを配置するとともに、列デコーダ全体として６４×３２＝２０４８個のドライバを配置することになり、１つのメモリアレイで構成する場合に比べて、全体のレイアウト面積が大幅に増加するという問題がある。
【００２０】
そこで、メモリセルのソース線およびビット線の構成を、ソース線ＳＬおよびビット線ＢＬをともに同一方向に平行に配置することにより、１つのメモリアレイにより複数ビットのデータ書込を実行することができる。
【００２１】
なお、以上本発明についての従来技術を、出願人の知得した一般的な技術情報に基づいて説明したが、出願人の記憶する範囲において、出願前までに先行技術文献情報として開示すべき情報を出願人は有していない。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
図３２は、メモリセルのソース線ＳＬおよびビット線ＢＬがＹ軸方向に沿ってともに平行に設けられた場合の従来のメモリアレイのレイアウトを説明する図である。
【００２３】
図３２を参照して、このメモリアレイは、Ｘ方向に沿って、メモリセル行にそれぞれ対応してワード線ＷＬが設けられ、Ｙ方向に沿って、メモリセル列にそれぞれ対応してビット線ＢＬが設けられる。また、Ｙ方向に沿って、メモリセル列にそれぞれ対応してソース線ＳＬがビット線ＢＬと平行に設けられる。
【００２４】
図３３は、図３２に示される従来のメモリアレイの回路構成図である。
図３３を参照して、ここでは、一例としてメモリセルＭＣ１およびＭＣ２が示されており、各メモリセルの接続関係については、図３０で説明したのと同様であるのでその詳細な説明は繰り返さない。但し、メモリセル列に対応して設けられたソース線ＳＬは、ビット線ＢＬと平行に設けられ、アクセストランジスタＡＴＲ１，ＡＴＲ２はともに共通のソース線ＳＬと電気的に結合される。
【００２５】
再び図３２を参照して、ビット線ＢＬは、第１の金属配線層よりも上層の第２の金属配線層に形成され、メモリセルのトンネル磁気抵抗素子ＴＭＲと電気的に結合される。トンネル磁気抵抗素子ＴＭＲは、基板の下地に設けられた活性層に形成されたアクセストランジスタＡＴＲの一方電極と電気的に結合される。そして、アクセストランジスタＡＴＲの他方電極（ソース）は、コンタクトＣＴを介して第１の金属配線層に形成されるソース線ＳＬと電気的に結合される。当該構成においては、１つの活性層に２つのアクセストランジスタを形成して、同一列の２つずつのメモリセルに対して共通のコンタクトＣＴを用いて対応するソース線と電気的に結合されている。本例においては２つずつのアクセストランジスタを形成する活性層ＴＢ０〜ＴＢ２が一例として示され、活性層ＴＢ０は、アクセストランジスタＡＴＲ１，ＡＴＲ２を形成する。
【００２６】
ここで、このメモリアレイの単体のメモリセルＭＣを形成するレイアウト面積について考える。
【００２７】
上述したのと同様にＸ軸方向の長さはたとえばビット線ＢＬの直下にトンネル磁気抵抗素子ＴＭＲを配置する場合にトンネル磁気抵抗素子ＴＭＲのＸ軸方向の長さに起因してビット線ＢＬのＸ軸方向の幅をＭＭｘとする。そして、ソース線ＳＬを配置した場合のＸ軸方向の幅をＭＬｘとする。また、Ｘ軸方向のビット線ＢＬとソース線ＳＬとのレイアウト間隔をＭＳｘとする。そして、Ｙ軸方向の長さは、ワード線ＷＬのＹ軸方向の幅をＭＳｙとする。ソース線ＳＬのＹ軸方向の幅をＭＬｙとする。また、同様にトンネル磁気抵抗素子ＴＭＲを配置するＹ軸方向の幅をソース線ＳＬと同じ幅ＭＬｙであると仮定し、また隣接メモリセル間のスペースの幅をワード線ＷＬと同じ幅ＭＳｙと仮定して考えると、１つのメモリセルＭＣのＸ軸方向の長さはＭＭｘ＋ＭＬｘ＋２ＭＳｘとなる。１つのメモリセルＭＣのＹ軸方向の長さは（３ＭＬｙ＋３ＭＳｙ）／２＝１．５ＭＬｙ＋１．５ＭＳｙとなる。すなわち、１つのメモリセルは、当該Ｘ軸およびＹ軸の長さの積に相当するレイアウト面積が必要となる。ビット線ＢＬとソース線ＳＬとが交差するメモリセルと比較した場合、Ｙ軸方向のメモリセルＭＣの長さは変わらないが、Ｘ軸方向のメモリセルＭＣの長さはソース線ＳＬを設ける場合の金属配線幅と隣接するメモリセルとの間隔を確保するためのスペースとが必要になるためソース線ＳＬとビット線ＢＬとが交差するメモリセルに比べてレイアウト面積が増大するという問題がある。すなわち、記憶容量が増大すればするほどメモリアレイのレイアウト面積が増大するという問題がある。
【００２８】
本発明は上記のような問題を解決するためになされたものであって、メモリアレイのレイアウト面積を縮小可能な不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明に係る不揮発性記憶装置は、行列状に集積配置された複数のメモリセルと、メモリセル行に対応してそれぞれ設けられる複数のワード線と、メモリセル列に対応してそれぞれ設けられる複数の第１の電流線と、２つずつの互いに隣接するメモリセル列にそれぞれ対応して設けられ、各々が各前記第１の電流線の間に設けられる複数の第２の電流線とを備える。各メモリセルは、素子を通過する通過電流に応じて不揮発的なデータ記憶を実行する抵抗体記憶素子と、対応するワード線の活性化に応じて対応する第１および第２の電流線との間で前記磁気抵抗素子を介して電流経路を形成するためのスイッチ素子と、２つずつのメモリセル列のメモリセルは、隣接するメモリセル行でありかつ隣接するメモリセル列のメモリセルと組を形成して対応する第２の電流線と電気的に結合するための共通のコンタクト部とを含む。
【００３０】
本発明に係る別の不揮発性記憶装置は、行列状に集積配置された複数のメモリセルと、メモリセル行に対応してそれぞれ設けられる複数のワード線と、各々が、互いに隣接する２つずつのメモリセル列に対応してそれぞれ設けられる複数の第１および第２の電流線とを備える。各メモリセルは、素子を通過する通過電流に応じて不揮発的なデータ記憶を実行する抵抗体記憶素子と、対応するワード線の活性化に応じて対応する第１および第２の電流線との間で前記磁気抵抗素子を介して電流経路を形成するためのスイッチ素子とを含む。２つずつのメモリセル列のうちの一方のメモリセル列の互いに隣接する２つずつのメモリセルは、他方のメモリセル列に対応する第２の電流線と電気的に結合するための共通の第１のコンタクト部をさらに含む。２つずつのメモリセル列のうちの他方のメモリセル列の互いに隣接する２つずつのメモリセルは、一方のメモリセル列に対応する第１の電流線と電気的に結合するための共通の第２のコンタクト部をさらに含む。
【００３１】
本発明に係るさらに別の不揮発性記憶装置は、所定の規則に従う行列状に集積配置された複数のメモリセルと、メモリセル行に対応してそれぞれ設けられる複数のワード線と、メモリセル列に対応してそれぞれ設けられる複数の電流線とを備え、各前記メモリセルは、素子を通過する通過電流に応じて不揮発的なデータ記憶を実行する抵抗体記憶素子と、対応するワード線の活性化に応じて対応する電流線と隣接する別の電流線との間で前記磁気抵抗素子を介して電流経路を形成するためのスイッチ素子とを含む。メモリセル列のうちの互いに隣接する４つずつのメモリセルは、互いに隣接する２つずつのメモリセルで構成される第１および第２のメモリセル組を構成する。メモリセル列の一方側の２つ隣のメモリセル列の前記第１のメモリセル組と同一行を構成する互いに隣接する２つずつのメモリセルは第３のメモリセル組を構成する。メモリセル列の他方側の２つ隣のメモリセル列の前記第２のメモリセル組と同一行を構成する互いに隣接する２つずつのメモリセルは第４のメモリセル組を構成する。第１および第３のメモリセル組の各メモリセルは、前記メモリセル列に対応する電流線と前記一方側の２つ隣のメモリセル列の間のメモリセル列に対応する隣接する電流線とを電気的に結合するための共通の第１のコンタクト部を有し、第２および第４のメモリセル組の各メモリセルは、前記メモリセル列に対応する電流線と前記他方側の２つ隣のメモリセル列の間のメモリセル列に対応する隣接する電流線とを電気的に結合するための共通の第２のコンタクト部を有する。
【発明の効果】
【００３２】
本発明に係る不揮発性記憶装置は、同一方向である列方向に沿って第１および第２の電流線が設けられ、第２の電流線は、２つずつの互いに隣接するメモリセル列で共通のコンタクト部を介して共有されるため第２の電流線をレイアウトするための領域を縮小してメモリセルのレイアウト面積を縮小し、メモリアレイ全体としてのレイアウト面積を縮小することができる。
【００３３】
本発明に係る別の不揮発性記憶装置は、２つずつのメモリセル列のそれぞれに対応して第１および第２の電流線が設けられ、第１のコンタクト部を介して一方のメモリセル列のメモリセルと第２の電流線とが電気的に結合され、第２のコンタクト部を介して他方のメモリセル列のメモリセルと第１の電流線とが電気的に結合される構成であるため、ビット線以外のソース線をレイアウトするための領域を縮小してメモリセルのレイアウト面積を縮小し、メモリアレイ全体としてのレイアウト面積を縮小することができる。
【００３４】
本発明に係るさらに別の不揮発性記憶装置は、２つずつのメモリセルで構成される第１のメモリセル組と、第１のメモリセル組と同一行を構成する互いに隣接する２つずつのメモリセルで構成される第３のメモリセル組とが共通の第１のコンタクト部を介してその間のメモリセル列に対応する電流線と電気的に結合される構成であるため、ビット線以外のソース線をレイアウトするための領域を縮小してメモリセルのレイアウト面積を縮小し、メモリアレイ全体としてのレイアウト面積を縮小することができる。
【発明を実施するための最良の形態】
【００３５】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００３６】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００３７】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体の動作を制御するコントロール回路５と、各々が行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。ここで、メモリアレイ１０の各々の行列状に配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００３８】
また、ＭＲＡＭデバイス１は行デコーダ２０と、列デコーダ２５と、入出力制御回路３０とを備える。行デコーダ２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、選択的にアクセス対象となるメモリアレイ１０における行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイ１０の列選択を実行する。
【００３９】
また、入出力制御回路３０は入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して、内部回路に伝達もしくは外部に出力する。
【００４０】
なお、以下においては、信号、信号線およびデータ等の二値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００４１】
なお、本例においては、メモリアレイ１０において、代表的に単一のメモリセルＭＣが示され、メモリセル行に対応して設けられたワード線ＷＬおよびメモリセル列に対応して設けられたビット線ＢＬおよびソース線ＳＬとが代表的に１本ずつ示されている。
【００４２】
図２は、本発明の実施の形態１に従うメモリセルＭＣを説明する概念図である。
図２（ａ）を参照して、本発明の実施の形態１に従うメモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとを含む。なお、ここでは、上述したスピン注入方式のトンネル磁気抵抗素子ＴＭＲを有するＭＲＡＭメモリセルについて代表的に説明するがこれに限られず、素子を通過する通過電流に応じて不揮発的なデータ記憶を実行する抵抗体記憶素子であれば同様に適用可能である。
【００４３】
トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとは、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。具体的には、アクセストランジスタＡＴＲは、ソース線ＳＬとトンネル磁気抵抗素子ＴＭＲとの間に設けられ、そのゲートはワード線ＷＬと電気的に結合される。また、トンネル磁気抵抗素子ＴＭＲは、アクセストランジスタＡＴＲとビット線ＢＬとの間に電気的に結合される。
【００４４】
そして、後述するがメモリセルＭＣに対してデータ書込を実行する構成として、ビット線ＢＬおよびソース線ＳＬの少なくとも一方側が高電位あるいは低電位に設定される。すなわち、データ書込においては、メモリセルＭＣを介してビット線ＢＬ側からソース線ＳＬ側あるいはソース線ＳＬ側からビット線ＢＬ側への電流経路を形成することによりデータ書込を実行する。
【００４５】
図２（ｂ）は、トンネル磁気抵抗素子ＴＭＲの断面図を説明する図である。
図２（ｂ）を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（固定層）（以下、ピン層とも称する）ＰＬと、素子に流し込んだ電流によって磁化方向が反転する強磁性体層（自由層）（以下、単にフリー層とも称する）ＦＬと、ピン層ＰＬおよびフリー層ＦＬとの間には絶縁体膜で形成されるトンネルバリア（トンネル膜）ＢＡＬとを有する。
【００４６】
フリー層ＦＬは、書込まれる記憶データのレベルに応じて流されるデータ書込電流の流れる方向に応じてピン層ＰＬと同一方向またはピン層ＰＬと反対方向に磁化される。これらのピン層ＰＬ、バリア層ＢＬおよびフリー層ＦＬによって磁気トンネル接合は形成される。
【００４７】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、ピン層ＰＬおよびフリー層ＦＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、フリー層ＦＬの磁化方向とピン層ＰＬの磁化方向とが同じ（平行）である場合には低抵抗状態（最小値）Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合には高抵抗状態（最大値）Ｒｍａｘとなる。この高抵抗状態Ｒｍａｘおよび低抵抗状態Ｒｍｉｎを記憶データ「０」あるいは「１」にそれぞれ対応付けることにより不揮発的なデータ記憶を実行することが可能となる。
【００４８】
データ書込時においては、ワード線ＷＬが活性化されて、アクセストランジスタＡＴＲはターンオンされる。この状態で、フリー層ＦＬからピン層ＰＬに対してデータ書込電流を供給するかあるいはピン層ＰＬからフリー層ＦＬにデータ書込電流を供給するかに応じて磁化方向が反転する。
【００４９】
図３は、本発明の実施の形態１に従うメモリセルＭＣのデータ書込を説明する図である。
【００５０】
図３（ａ）を参照して、ここでは、ビット線ＢＬを高電位にしてソース線ＳＬを低電位にすることによりデータ書込電流Ｉｗｒｉｔｅ１がトンネル磁気抵抗素子ＴＭＲに流れる。すなわちこの場合はビット線ＢＬ側からソース線ＳＬ側へデータ書込電流Ｉｗｒｉｔｅ１が流れ込むことになる。一方、図３（ｂ）を参照して、ここではビット線ＢＬが低電位と電気的に接続されソース線ＳＬが高電位に電気的に接続された状態である。この場合にはソース線ＳＬ側からビット線ＢＬ側にデータ書込電流Ｉｗｒｉｔｅ２が流れ込む。すなわちピン層ＰＬからフリー層ＦＬへ電流が通過することになる。
【００５１】
図４は、本発明の実施の形態１に従うメモリセルＭＣの磁化方向の反転を説明する図である。
【００５２】
図４（ａ）を参照して、ビット線ＢＬ側からソース線ＳＬ側へデータ書込電流Ｉｗｒｉｔｅ１が流れ込む場合を説明する図である。
【００５３】
ここでは、ピン層ＰＬが右から左の向きに磁化している場合が示されている。そうすると注入されたスピン偏極電子はデータ書込電流Ｉｗｒｉｔｅ１の方向と逆方向から流れ込むことになり、ピン層ＰＬの磁化方向と同じ向きのスピン電子が自由層ＦＬに流れ込むことになる。したがってフリー層ＦＬの磁化方向はピン層ＰＬと同じ方向すなわち平行となる。
【００５４】
図４（ｂ）を参照して、ソース線ＳＬ側からビット線ＢＬ側へデータ書込電流Ｉｗｒｉｔｅ２が流れ込む場合を説明する図である。
【００５５】
ここでは、ピン層ＰＬが右から左の向きに磁化している場合が示されている。そうすると、注入されたスピン偏極電子は、データ書込電流Ｉｗｒｉｔｅ２の方向と逆方向から流れ込むことになり、その際、すなわちフリー層ＦＬからピン層ＰＬにスピン偏極電子が流れ込むことになる。そうするとフリー層ＦＬから流れ込んだスピン偏極電子はピン層ＰＬと同方向のスピン偏極電子が通過し、逆方向のスピン偏極電子が反射してフリー層ＦＬに作用してピン層ＰＬと反対方向に変化する。これによりフリー層ＦＬとピン層ＰＬの磁化方向が反対（反平行）状態となる。
【００５６】
図５は、本発明の実施の形態１に従うメモリセルのレイアウト構成を説明する図である。ここでは、複数のメモリセルが行列状に集積配置されたメモリアレイに対して上面側から見た図が示されている。
【００５７】
図５を参照して、本発明の実施の形態１に従うメモリアレイは、Ｘ方向に沿って、メモリセル行にそれぞれ対応して２本のワード線ＷＬが設けられ、Ｙ方向に沿って、メモリセル列にそれぞれ対応してビット線ＢＬが設けられる。また、Ｙ方向に沿って、２つのメモリセル列にそれぞれ対応してソース線ＳＬが設けられる。ソース線ＳＬはＹ方向に沿ってビット線ＢＬと平行となるように設けられる。ここでは、一例としてソース線ＳＬ１，ＳＬ２と、ビット線ＢＬ１〜ＢＬ４とが代表的に示されている。また、メモリセル行に対応して設けられる２本のワード線のうちの一本は、奇数列に対応するメモリセルのアクセストランジスタのゲートと電気的に結合され、２本のワード線のうちの他方の一本は、偶数列に対応するメモリセルのアクセストランジスタのゲートと電気的に結合される。ここでは、一例としてワード線ＷＬ１〜ＷＬ６とが代表的に示されている。
【００５８】
また、ビット線ＢＬは、上述したのと同様に第１の金属配線層よりも上層の第２の金属配線層に形成され、メモリセルのトンネル磁気抵抗素子ＴＭＲと電気的に結合される。トンネル磁気抵抗素子ＴＭＲは、基板の下地に設けられた活性層に形成されたアクセストランジスタＡＴＲの一方電極と電気的に結合される。そして、アクセストランジスタＡＴＲの他方電極（ソース）は、コンタクトＣＴを介して第１の金属配線層に形成されるソース線ＳＬと電気的に結合される。本発明の実施の形態１に従う活性層は、メモリセルのアクセストランジスタと、隣接するメモリセル行であり、かつ隣接するメモリセル列のメモリセルのアクセストランジスタとを形成するようにＺ字形状にジグザグに形成される。当該構成においては、１つの活性層に２つのアクセストランジスタを形成して、隣接するメモリセル行であり、かつ隣接するメモリセル列の２つずつのメモリセルに対して共通のコンタクトＣＴを用いて対応するソース線と電気的に結合されている。本例においては２つずつのアクセストランジスタを形成する活性層ＴＣ０〜ＴＣ２が一例として示されている。
【００５９】
図６は、図５のメモリアレイのレイアウト構成においてＫＰ−ＫＰ♯のメモリセルの断面構造を説明する図である。
【００６０】
図６を参照して、メモリセルＭＣおよびソース線ＳＬおよびビット線ＢＬ等の配線構造が示されている。
【００６１】
具体的には、Ｐ型の半導体基板Ｐｓｕｂ上に形成されたアクセストランジスタＡＴＲは、Ｎ型領域であるソース／ドレイン領域１０２ａおよび１０２ｂとゲート領域とを有する。アクセストランジスタＡＴＲのゲート領域は、集積度を高める観点からワード線ＷＬと同一の配線層にポリシリコンゲート１０６として形成される。ソース／ドレイン領域１０２ａは、コンタクトホール１０３を介してトンネル磁気抵抗素子ＴＭＲと結合され、トンネル磁気抵抗素子ＴＭＲは、第２の金属配線層１０５において形成されるビット線ＢＬと電気的に結合される。ソース／ドレイン領域１０２ｂは、コンタクトＣＴに相当するコンタクトホール１０７を介して第１層の金属配線層１０８に形成されるソース線ＳＬと電気的に結合される。なお、ソース線ＳＬを形成する第１の金属配線層１０８とコンタクトホール１０３とが重ならないようにソース／ドレイン領域１０２ｂは紙面に対して垂直方向に延在しておりコンタクトホール１０７を用いてコンタクトＣＴが形成されている。他のメモリセルＭＣの配線構造についても同様であるのでその詳細な説明は繰返さない。
【００６２】
図７は、本発明の実施の形態１のメモリアレイのメモリセルの回路構成図である。
図７を参照して、上述したようにメモリセル行に対応して２本のワード線ＷＬが設けられ、ここでは、ワード線ＷＬ１〜ＷＬ６が示されている。また、メモリセル列に対応してビット線ＢＬ１〜ＢＬ４と、ソース線ＳＬ１，ＳＬ２とが示されている。ソース線ＳＬ１は、２つずつの隣接するメモリセル列において互いに共有されている。
【００６３】
また、ここで示されているようにたとえばメモリセルＭＣ１は、隣接するメモリセル行でありかつ隣接するメモリセル列のメモリセルＭＣ２とソース線ＳＬ１を共有するように電気的に結合されている。
【００６４】
したがって、たとえばワード線ＷＬ１が活性化された場合にメモリセルＭＣ１がアクセスされ、ビット線ＢＬ１およびソース線ＳＬ１に挟まれるトンネル磁気抵抗素子ＴＭＲに対して２本の電流線を用いてデータ書込を実行することができる。また、並列にビット線ＢＬ３およびソース線ＳＬ２に挟まれるトンネル磁気抵抗素子ＴＭＲもアクセスされるため、当該２本の電流線を用いてもデータ書込を実行することができる。すなわち、複数ビットの並列なデータ書込を実行することが可能である。
【００６５】
ここで、本発明の実施の形態１に従うメモリセルＭＣを形成するレイアウト面積について考える。
【００６６】
図５を再び参照して、上述したのと同様にＸ軸方向の長さはたとえばビット線ＢＬのＸ軸方向の幅をＭＭｘ、そしてソース線ＳＬのＸ軸方向の幅をＭＬｘとする。ここでは、説明の簡易のためＸ軸方向のビット線ＢＬとソース線ＳＬとのレイアウト間隔をソース線ＳＬと同じ幅ＭＳｘとする。そして、トンネル磁気抵抗素子ＴＭＲを配置するためのＹ軸方向の幅をＭＬｙとする。そして、ここでは、２本のワード線ＷＬを配置するためのＹ軸方向の幅を２ＭＳｙとする。なお、２本のワード線の間において、共通の活性領域が設けられ、共通の活性領域上に設けられたコンタクトＣＴを介してソース線ＳＬとアクセストランジスタＡＴＲとが電気的に結合される。
【００６７】
１つのメモリセルＭＣのＸ軸方向の長さは（２ＭＭｘ＋ＭＬｘ＋３ＭＳｘ）／２＝ＭＭｘ＋０．５ＭＬｘ＋１．５ＭＳｘとなる。また、同様にトンネル磁気抵抗素子ＴＭＲを配置するＹ軸方向の幅をソース線ＳＬと同じ幅ＭＬｙであると仮定して考えると、１つのメモリセルＭＣのＹ軸方向の長さは（２ＭＬｙ＋４ＭＳｙ）／２＝ＭＬｙ＋２ＭＳｙとなる。すなわち、１つのメモリセルは、当該Ｘ軸およびＹ軸の長さの積に相当するレイアウト面積が必要となる。従来の図３１のメモリセルのレイアウト面積と比較すれば、Ｘ軸方向の長さについて考えればＭＬｘはＭＳｘよりも大きい場合が一般的であるためＸ軸方向の長さは縮小され、また、Ｙ軸方向について考えればＭＬｙはＭＳｙよりも大きい場合が一般的であるためＹ軸方向の長さについても縮小されるためメモリセルＭＣの面積を縮小し、全体としてメモリアレイのレイアウト面積を大幅に縮小することが可能となる。
【００６８】
（実施の形態２）
図８は、本発明の実施の形態２に従うメモリセルのレイアウト構成を説明する図である。ここでは、複数のメモリセルが行列状に集積配置されたメモリアレイに対して上面側から見た図が示されている。
【００６９】
図８を参照して、本発明の実施の形態１に従うメモリアレイは、Ｘ方向に沿って、メモリセル行にそれぞれ対応して２本のワード線ＷＬが設けられ、Ｙ方向に沿って、メモリセル列にそれぞれ対応してビット線ＢＬが設けられる。ここでは、隣接するメモリセル列に設けられたビット線ＢＬをソース線ＳＬとして用いる場合の構成が示されている。すなわち２つの隣接するメモリセル列において一方をビット線ＢＬ、他方をソース線ＳＬと用いることにより、実施の形態１で説明していたソース線ＳＬを削除した構成である。一例としてビット線ＢＬ１〜ＢＬ４が代表的に示されている。また、メモリセル行に対応して設けられる２本のワード線のうちの一本は、奇数列に対応するメモリセルのアクセストランジスタのゲートと電気的に結合され、２本のワード線のうちの他方の一本は、偶数列に対応するメモリセルのアクセストランジスタのゲートと電気的に結合される。ここでは、一例としてワード線ＷＬ１〜ＷＬ８とが代表的に示されている。
【００７０】
また、ビット線ＢＬは、上述したのと同様に第１の金属配線層よりも上層の第２の金属配線層に形成され、メモリセルのトンネル磁気抵抗素子ＴＭＲと電気的に結合される。トンネル磁気抵抗素子ＴＭＲは、基板の下地に設けられた活性層に形成されたアクセストランジスタＡＴＲの一方電極と電気的に結合される。そして、アクセストランジスタＡＴＲの他方電極（ソース）は、コンタクトＣＴを介して後述する第１の金属配線層に形成されるストラップＳＴと電気的に結合され、ストラップＳＴは、コンタクトＣＴ＃を介して隣接するビット線ＢＬと電気的に結合される。本発明の実施の形態２に従う活性層は、同一列の２つずつのメモリセルのアクセストランジスタを形成するように設けられている。本例においては活性層ＴＤ０〜ＴＤ２が一例として示されている。後述するが、当該構成においては、１つの活性層に２つのアクセストランジスタが形成され、共通のコンタクト部を用いて隣接するメモリセル列に対応するソース線と電気的に結合されている。当該コンタクト部は、コンタクトＣＴ、ストラップＳＴおよびコンタクトＣＴ＃で構成される。他の構成についても同様である。
【００７１】
図９は、図８のメモリアレイのレイアウト構成においてメモリセルの断面構造を説明する図である。
【００７２】
図９（ａ）は、ＫＱ−ＫＱ♯で切断した場合のメモリセルの断面構造を説明する図である。
【００７３】
図９（ａ）を参照して、メモリセルＭＣおよびソース線ＳＬおよびビット線ＢＬ等の配線構造が示されている。
【００７４】
具体的には、Ｐ型の半導体基板Ｐｓｕｂ上に形成されたアクセストランジスタＡＴＲは、Ｎ型領域であるソース／ドレイン領域１０２ａおよび１０２ｂとゲート領域とを有する。アクセストランジスタＡＴＲのゲート領域は、集積度を高める観点からワード線ＷＬと同一の配線層にポリシリコンゲート１０６として形成される。ソース／ドレイン領域１０２ａは、コンタクトホール１０３を介してトンネル磁気抵抗素子ＴＭＲと結合され、トンネル磁気抵抗素子ＴＭＲは、第２の金属配線層１０５において形成されるビット線ＢＬと電気的に結合される。ソース／ドレイン領域１０２ｂは、コンタクトＣＴに相当するコンタクトホール１０９を介してストラップＳＴと電気的に結合される。ストラップＳＴはＸ軸方向に沿って設けられ、隣接するメモリセル列に設けられたビット線ＢＬとコンタクトＣＴ＃に相当するコンタクトホール１０９♯を介して電気的に結合される。同一の活性層に形成されるアクセストランジスタについても同様であり、本例においては、ソース／ドレイン領域１０２ｂが共有される構成である。他のメモリセルＭＣの配線構造についても同様であるのでその詳細な説明は繰返さない。
【００７５】
図９（ｂ）は、ＫＲ−ＫＲ♯で切断した場合の断面構造を説明する図である。
図９（ｂ）を参照して、ここではソース／ドレイン領域１０２ｂとコンタクトホール１０９を介して電気的に結合されるストラップＳＴが示されており、ストラップＳＴはコンタクトホール１０９♯を介して第２層の金属配線層に形成されるビット線ＢＬと電気的に結合される。すなわち、コンタクトホール１０９，１０９＃およびストラップＳＴを介して隣接するメモリセル列のビット線と電気的に結合される。ここでは、一例として、ビット線ＢＬ３に対応するメモリセルのトランジスタがビット線ＢＬ４と電気的に結合される場合が示されている。
【００７６】
なお、当該ストラップＳＴは、図８を参照して、隣接する２つのワード線の間に設けられ、一例として、ビット線ＢＬ１に対応するメモリセルのアクセストランジスタとビット線ＢＬ２とを電気的に結合するためのストラップＳＴと、ビット線ＢＬ２に対応するメモリセルのアクセストランジスタとビット線ＢＬ１とを電気的に結合するためのストラップＳＴとは、互いに交互に設けられている。
【００７７】
図１０は、本発明の実施の形態２に従うメモリアレイのメモリセルの回路構成図である。
【００７８】
図１０を参照して、上述したようにメモリセル行に対応して２本のワード線ＷＬが設けられ、ここでは、ワード線ＷＬ１〜ＷＬ８が示されている。また、メモリセル列に対応して設けられたビット線ＢＬ１〜ＢＬ４が示されている。また、ここで示されているようにたとえばビット線ＢＬ１に対応して設けられたメモリセルＭＣ１は、同一列の隣接するメモリセルＭＣ２とともに隣接するメモリセル列に対応するビット線ＢＬ２と電気的に結合されている。また、ビット線ＢＬ２に対応して設けられたメモリセルＭＣ３は、同一列の隣接するメモリセルＭＣ４とともに隣接するメモリセル列に対応するビット線ＢＬ１と電気的に結合されている。すなわち、２つずつのメモリセル列のうちの一方のメモリセル列の互いに隣接する２つずつのメモリセルは、他方のメモリセル列に対応するビット線と共通のコンタクトを介して電気的に結合され、他方のメモリセル列の互いに隣接する２つずつのメモリセルは、一方のメモリセル列に対応するビット線と共通のコンタクトを介して電気的に結合される。
【００７９】
したがって、ワード線ＷＬ１が活性化した場合、メモリセルＭＣ１は、ビット線ＢＬ１およびＢＬ２を用いてデータ書込電流を供給することができ、データ書込を実行することが可能である。また、並列にビット線ＢＬ３およびビット線ＢＬ４に挟まれるトンネル磁気抵抗素子ＴＭＲもアクセスされるため、当該２本の電流線を用いてもデータ書込を実行することができる。すなわち、複数ビットの並列なデータ書込を実行することが可能である。
【００８０】
ここで、本発明の実施の形態１に従うメモリセルＭＣを形成するレイアウト面積について考える。
【００８１】
図８を再び参照して、Ｘ軸方向のメモリセルの長さはソース線ＳＬを配置する必要がないため、ビット線ＢＬの幅ＭＭｘと隣接するメモリセル列とのスペース幅ＭＳｘが必要となるのみである。すなわち、１つのメモリセルＭＣのＸ軸方向の長さはＭＭｘ＋ＭＳｘとなる。したがって、Ｘ軸方向の長さは、図３２で説明した従来のメモリセルよりもＭＬｘ＋ＭＳｘだけ短くなることになる。
【００８２】
そして、Ｙ軸方向の長さについて考えると、ストラップＳＴを形成するためのＹ軸方向の幅をＭＬｙとする。また、ここでは、活性層に隣接して、アクセストランジスタＡＴＲのゲート領域を形成するワード線ＷＬを形成する場合に、分離領域のマージンを確保するために活性層とワード線ＷＬとのピッチ間隔を少し空けて形成する場合が示されている。ここでは一例として幅ＭＳｙ＋αとして示している。簡易のためＭＳｙ＋αをＭＬｙとして仮定すると、１つのメモリセルＭＣのＹ軸方向の長さは（４ＭＬｙ＋４ＭＳｙ＋２α）／２＝２ＭＬｙ＋２ＭＳｙ＋α＝３ＭＬｙ＋ＭＳｙとなる。すなわち、１つのメモリセルは、当該Ｘ軸およびＹ軸の長さの積に相当するレイアウト面積が必要となる。図３２で説明したメモリセルのレイアウト面積と比較すれば、Ｙ軸方向の長さは１．５ＭＬｙ−０．５ＭＳｙだけ延びるがＸ軸方向の長さはＭＬｘ＋ＭＳｘ分だけ大幅に縮小されるため全体の面積として鑑みればメモリセルＭＣの面積を大幅に縮小し、全体としてメモリアレイのレイアウト面積を図３２で説明した従来のメモリセルよりもさらに縮小することが可能となる。
【００８３】
（実施の形態２の変形例）
図１１は、本発明の実施の形態２の変形例に従うメモリセルのレイアウト構成を説明する図である。ここでは、複数のメモリセルが行列状に集積配置されたメモリアレイに対して上面側から見た図が示されている。
【００８４】
図１１を参照して、ここでは図８で説明したメモリセルのレイアウト構成と比較して、アクセストランジスタＡＴＲを形成する活性層がメモリセル列に沿ってすなわちＹ軸方向に沿って延在して形成されている点が異なる。具体的には、ビット線ＢＬと平行に活性層Ｅ０が基板上に形成されている。ここでは、ビット線ＢＬ１およびＢＬ２のメモリセル列の基板上の下地に活性層ＴＥ０，ＴＥ１がそれぞれ形成されている場合が示されている。
【００８５】
図１２は、図１１のメモリアレイのレイアウト構成においてメモリセルの断面構造を説明する図である。
【００８６】
図１２（ａ）は、ＫＳ−ＫＳ♯で切断した場合のメモリセルの断面構造を説明する図である。
【００８７】
ここでは図９で説明した断面構造と比較して、ダミーのアクセストランジスタＡＴＲが活性層ＴＥ０に複数隣接して設けられている場合が示されている。その他の部分については図９で説明したのと同様であるのでその詳細な説明は繰返さない。
【００８８】
図１２（ｂ）は、ＫＴ−ＫＴ＃で切断した場合のメモリセルの断面構造を説明する図である。
【００８９】
この場合も、図９で説明したのと同様の断面構造が示されているが、活性層は、分離されることなく同一方向の延在して形成されている場合が示されている。
【００９０】
図１３は、本発明の実施の形態２の変形例に従うメモリアレイのメモリセルの回路構成図である。
【００９１】
図１３を参照して、上述したようにメモリセル行に対応して２本のワード線ＷＬが設けられ、ここでは、ワード線ＷＬ１〜ＷＬ８が示されている。また、メモリセル列に対応して設けられたビット線ＢＬ１〜ＢＬ４が示されている。基本的な構成については、図１０で説明したのと同様であるが、同一の活性層にダミーのアクセストランジスタが設けられる点が異なる。すなわち、アクセストランジスタが連続して形成された構成となっている。なお、ここで「×」の記号が付記されているアクセストランジスタはメモリセルのアクセスには用いられないダミーのアクセストランジスタを示している。なお、このダミーのアクセストランジスタは直列に接続されており、ゲート領域にはそれぞれ異なるワード線が設けられている。したがって、任意の１本のワード線ＷＬが活性化されてダミーのアクセストランジスタがオンした場合であっても電流経路が形成されることはなく、データ書込を実行する上で問題が生じることはない。
【００９２】
当該構成においては、活性層ＴＥ０をＹ軸方向に沿って延在して基板上にレイアウトし、アクセストランジスタＡＴＲおよびトンネル磁気抵抗素子ＴＭＲのレイアウトパターンを均一に形成することができるため、レイアウトパターンの加工が容易になるとともに、図８で説明した分離領域のマージンを確保する必要がないため幅αを余分に空ける必要がない。したがって、Ｙ軸方向のメモリセルの長さをさらに短くすることができるため、メモリセルの面積を縮小し、全体としてメモリアレイのレイアウト面積を実施の形態２よりもさらに縮小することが可能となる。
【００９３】
（実施の形態３）
図１４は、本発明の実施の形態３に従うメモリセルのレイアウト構成を説明する図である。ここでは、複数のメモリセルが行列状に集積配置されたメモリアレイに対して上面側から見た図が示されている。
【００９４】
図１４を参照して、本発明の実施の形態３に従うメモリアレイは、Ｘ方向に沿って、メモリセル行に対応してワード線ＷＬが設けられ、一定の規則に従って隣接するメモリセル行のワード線と電気的に結合される。また、Ｙ方向に沿って、メモリセル列にそれぞれ対応してビット線ＢＬが設けられる。一例としてビット線ＢＬ１〜ＢＬ７が代表的に示されている。ここでは、一例としてワード線ＷＬ１〜ＷＬ８とが代表的に示されている。
【００９５】
当該メモリアレイの複数のメモリセルは、所定の規則に従う配列パターンを有している。具体的には、１つのメモリセル列を構成するメモリセルの配列パターンとしては、７行のメモリセル行を一組として、２行連続してメモリセルが配置され、そして、残りの５行に１行ずつ空けてメモリセルが２個配置される配列パターンとなっており、隣接するメモリセル列の配列パターンとしては、同じ配列パターンが２行ずつ、ずれた同じ配列となっている。
【００９６】
また、１つのメモリセル行を構成するメモリセルの配列パターンとしては、７列のメモリセル列を一組として４列連続してメモリセルが配置され、そして、残りの３列は配置されず、さらに次の４列連続してメモリセルが配置され、そして、残りの３列は配置されない繰返しの配列パターンとなっており、隣接するメモリセル行の配列パターンとしては、同じ配列パターンが４列ずつ、ずれた配列パターンとなっている。
【００９７】
そして、ワード線ＷＬとの接続関係について説明すれば、メモリセル行に対応して設けられたワード線ＷＬが設けられ、上記メモリセル行の配列パターンにおいて、４列連続して配置されるメモリセルのうちの奇数番目の２つのメモリセルは、当該メモリセル行のワード線ＷＬと電気的に結合され、偶数番目のメモリセルは、隣接するメモリセル行に対応するワード線ＷＬと電気的に結合される。
【００９８】
当該構成は、隣接するメモリセル列に設けられたビット線ＢＬをソース線ＳＬとして用いる場合の構成が示されており、任意の３本の隣接するビット線の両端のビット線がその間に挟まれたビット線をソース線として用いる構成が示されている。
【００９９】
ビット線ＢＬは、上述したのと同様に第１の金属配線層よりも上層の第２の金属配線層に形成され、メモリセルのトンネル磁気抵抗素子ＴＭＲと電気的に結合される。トンネル磁気抵抗素子ＴＭＲは、基板の下地に設けられた活性層に形成されたアクセストランジスタＡＴＲの一方電極と電気的に結合される。そして、アクセストランジスタＡＴＲの他方電極（ソース）は、コンタクトＣＴを介して第１の金属配線層に形成されるストラップＳＴ＃と電気的に結合され、ストラップＳＴ＃を介して隣接するビット線ＢＬと電気的に結合される。
【０１００】
より具体的には、メモリセル列のうちの互いに隣接する４つずつのメモリセルは、互いに隣接する２つずつのメモリセルで構成される第１および第２のメモリセル組を構成する。そして、一方側の２つ隣のメモリセル列であって、第１のメモリセル組と同一行を構成する互いに隣接する２つずつのメモリセルで構成される第３のメモリセル組とが共通のコンタクトを介して１つ隣のメモリセル列に対応するビット線と電気的に結合される。また、他方側の２つ隣のメモリセル列であって、第２のメモリセル組と同一行を構成する互いに隣接する２つずつのメモリセルで構成される第４のメモリセル組とが共通のコンタクトを介して１つ隣のメモリセル列に対応するビット線と電気的に結合される。
【０１０１】
たとえば、図１４においては、ビット線ＢＬ５に対応するメモリセル列の２つずつのメモリセルで構成されるメモリセル組ＭＣＵ１，ＭＣＵ２が示され、メモリセル組ＭＣＵ１については、２つ隣のビット線ＢＬ７に対応するメモリセル列のメモリセル組ＭＣＵ１と同一行のメモリセル組とがコンタクトＣＴを介してストラップＳＴ＃により互いに電気的に結合され、ストラップＳＴ＃と１つ隣りのビット線ＢＬ６とがコンタクトＣＴ＃を介して電気的に結合される場合が示されている。また、メモリセル組ＭＣＵ２については、２つ隣りのビット線ＢＬ３に対応するメモリセル列のメモリセル組ＭＣＵ２と同一行のメモリセル組とがコンタクトＣＴを介してストラップＳＴ＃により互いに電気的に結合され、ストラップＳＴ＃と１つ隣りのビット線ＢＬ４とがコンタクトＣＴ＃を介して電気的に結合される場合が示されている。
【０１０２】
なお、発明の実施の形態３に従う活性層は、同一列の２つずつのメモリセルのアクセストランジスタを形成するように設けられている。本例においては活性層ＴＦ０〜ＴＦ２が一例として示されている。当該構成においては、１つの活性層に２つのアクセストランジスタが形成され、共通のコンタクトを用いて隣接するメモリセル列に対応するビット線と電気的に結合される。
【０１０３】
当該構成においては、２つのメモリセル組ＭＣＵが１つの共通のストラップＳＴ＃を共有する構成であるためＳＴ＃のレイアウト個数を実施の形態２の構成と比較して削減した構成である。これに伴い、ストラップＳＴ＃をレイアウトするための領域を削減して、Ｙ軸方向のメモリセルの長さを縮小することができ、メモリセルＭＣのレイアウト面積を縮小し、全体としてメモリアレイのレイアウト面積を縮小することが可能となる。
【０１０４】
図１５は、本発明の実施の形態３に従うメモリアレイのメモリセルの回路構成図である。
【０１０５】
図１５を参照して、上述したようにメモリセル行に対応して２本のワード線ＷＬが設けられ、ここでは、ワード線ＷＬ１〜ＷＬ８が示されている。また、メモリセル列に対応して設けられたビット線ＢＬ１〜ＢＬ７が示されている。また、ここで示されているようにたとえばビット線ＢＬ１に対応して設けられたメモリセルＭＣ１は、同一列の隣接するメモリセルＭＣ２とともに隣接するメモリセル列に対応するビット線ＢＬ２と電気的に結合されている。また、メモリセルＭＣ１およびＭＣ２と同一行のビット線ＢＬ３に対応して設けられたメモリセルＭＣ３および同一列の隣接するメモリセルＭＣ４は、隣接するメモリセル列に対応するビット線ＢＬ２と電気的に結合されている。
【０１０６】
したがって、ワード線ＷＬ１が活性化した場合、メモリセルＭＣ１およびＭＣ３の２つのメモリセルがアクセスされ、ビット線ＢＬ１とビット線ＢＬ２との組あるいはビット線ＢＬ３とビット線ＢＬ２との組のいずれか一方を用いて対応するいずれか一方のメモリセルに対してデータ書込を実行することができる。この場合、３本のビット線の電位レベルをそれぞれ設定することにより、所望のメモリセルに対してデータ書込電流を供給することができ、データ書込を実行することが可能である。当該データ書込およびデータ読出については後述する。なお、メモリセルＭＣ１，ＭＣ３は、同時にアクセスされる１つのメモリセルユニットを形成する。また、メモリセルＭＣ２，ＭＣ４は、同時にアクセスされる１つのメモリセルユニットを形成する。
【０１０７】
また、並列にビット線ＢＬ４およびビット線ＢＬ５あるいはビット線ＢＬ５およびビット線ＢＬ６に挟まれるトンネル磁気抵抗素子ＴＭＲもアクセスされるため、当該２本の電流線を用いてもデータ書込を実行することができる。すなわち、複数ビットの並列なデータ書込を実行することが可能である。
【０１０８】
ここで、本発明の実施の形態３に従うメモリセルＭＣを形成するレイアウト面積について考える。
【０１０９】
図１４を再び参照して、Ｘ軸方向のメモリセルの長さはソース線ＳＬを配置する必要がないため、ビット線ＢＬの幅ＭＭｘと隣接するメモリセル列とのスペース幅ＭＳｘが必要となるのみである。すなわち、１つのメモリセルＭＣのＸ軸方向の長さはＭＭｘ＋ＭＳｘとなる。したがって、図３２で説明した従来のメモリセルよりもＭＬｘ＋ＭＳｘだけ短くなることになる。
【０１１０】
そして、Ｙ軸方向の長さについて考えると、ストラップＳＴ＃を形成するためのＹ軸方向の幅をＭＬｙとする。また、上記の実施の形態２で説明したように分離領域のマージンを確保するために活性層とワード線ＷＬとのピッチ間隔を少し空けて形成する必要があるため、ここでは、ワード線ＷＬを配置するＹ軸方向の幅をＭＳｙ＋αとして示している。  
【０１１１】
そうすると、１つのメモリセルＭＣのＹ軸方向の長さは（７ＭＬｙ＋７ＭＳｙ＋３α）／４となる。すなわち、実施の形態２のメモリセルと比較してＹ軸方向に沿って（ＭＬｙ＋ＭＳｙ＋α）／４だけさらに短くなる。１つのメモリセルは、当該Ｘ軸およびＹ軸の長さの積に相当するレイアウト面積が必要となる。本発明の実施の形態２のメモリセルのレイアウト面積と比較すれば、Ｙ軸方向の長さはさらに（ＭＬｙ＋ＭＳｙ＋α）／４だけ短くなるためメモリセルＭＣの面積を大幅に縮小し、全体としてメモリアレイのレイアウト面積を実施の形態２よりもさらに縮小することが可能となる。
【０１１２】
（実施の形態３の変形例）
図１６は、本発明の実施の形態３の変形例に従うメモリセルのレイアウト構成を説明する図である。ここでは、複数のメモリセルが行列状に集積配置されたメモリアレイに対して上面側から見た図が示されている。
【０１１３】
図１６を参照して、ここでは図１４で説明したメモリセルのレイアウト構成と比較して、アクセストランジスタＡＴＲを形成する活性層がメモリセル列に沿ってすなわちＹ軸方向に沿って延在して形成されている点が異なる。具体的には、ビット線ＢＬと平行に活性層ＴＧ０が基板上に形成されている。ここでは、ビット線ＢＬ１〜ＢＬ３に対応するメモリセル列の基板上の下地に活性層ＴＧ０〜ＴＧ２がそれぞれ形成されている場合が示されている。
【０１１４】
図１７は、本発明の実施の形態３の変形例に従うメモリアレイのメモリセルの回路構成図である。
【０１１５】
図１７を参照して、上述したようにメモリセル行に対応して２本のワード線ＷＬが設けられ、ここでは、ワード線ＷＬ１〜ＷＬ８が示されている。また、メモリセル列に対応して設けられたビット線ＢＬ１〜ＢＬ７が示されている。基本的な構成については、図１５で説明したのと同様であるが、同一の活性層にダミーのアクセストランジスタが設けられる点が異なる。すなわち、アクセストランジスタが連続して形成された構成となっている。上述したように、ここで「×」の記号が付記されているアクセストランジスタはメモリセルのアクセスには用いられないダミーのアクセストランジスタを示している。なお、このダミーのアクセストランジスタは直列に接続されており、ゲート領域にはそれぞれ異なるワード線が設けられている。したがって、任意の１本のワード線ＷＬが活性化されてダミーのアクセストランジスタがオンした場合であっても電流経路が形成されることはなく、データ書込を実行する上で問題が生じることはない。
【０１１６】
当該構成においては、活性層ＴＧ０をＹ軸方向に沿って延在して基板上にレイアウトし、アクセストランジスタＡＴＲおよびトンネル磁気抵抗素子ＴＭＲのレイアウトパターンを均一に形成することができるため、レイアウトパターンの加工が容易になるとともに、図１４で説明した分離領域のマージンを確保する必要がないため幅αを余分に設ける必要が無い。すなわち、ワード線ＷＬをレイアウトするピッチ間隔をＭＳｙとすることができる。したがって、Ｙ軸方向のメモリセルの長さをさらに短くすることができるため、メモリセルの面積を縮小し、全体としてメモリアレイのレイアウト面積を実施の形態３よりもさらに縮小することが可能となる。
【０１１７】
（実施の形態４）
本発明の実施の形態４においては、上記のメモリアレイに対応した２５６Ｋビットの３２ビットの並列なデータ書込およびデータ読出を実行可能なデコーダについて説明する。
【０１１８】
ここでは、一例として実施の形態３で説明したメモリアレイを用いて説明する。
図１８は、本発明の実施の形態４に従うメモリアレイの周辺回路を説明する図である。
【０１１９】
図１８を参照して、ここではメモリアレイと、メモリアレイを選択するデコーダの一例が示されている。
【０１２０】
また、選択されたメモリセルのデータ書込を実行するデータ書込回路と、データ読出を実行するデータ読出回路とを構成する回路が設けられ、本例においては、データ書込回路に含まれるｘビット目のメモリセルに対してデータ書込を実行するデータ書込ユニットＷＤＣｘと、データ読出回路に含まれるｘビット目のメモリセルに対してデータ読出を実行するデータ読出ユニットＲＤＣｘとが一例として示されている。
【０１２１】
また、メモリアレイは、列方向に４つの列ブロックＣＢＬ０−ＣＢＬ３に分割されて、ここでは、一例として１つの列ブロックである列ブロックＣＢＬ０の一部が示されている。そして、各列ブロックＣＢＬは、３２個のブロック領域ＢＵに分割されている。一例として、本例においては、点線領域で囲まれるブロックＢＵｘと、ブロックＢＵｘ＋１が示されている。本構成においては、４つの列ブロックＣＢＬ０−ＣＢＬ３のいずれか１つが選択され、選択された列ブロックＣＢＬにおいて、３２個のブロック領域の各々のブロック領域ＢＵにおいて、１ビットのデータ書込あるいはデータ読出が実行可能な構成となっている。すなわち、３２ビットの並列なデータ書込あるいはデータ読出が実行可能な構成となっている。
【０１２２】
まず、列ブロックＣＢＬ０〜ＣＢＬ３のいずれか１つを選択するための列デコーダ部ＣＬＤＣと、メモリアレイに隣接して設けられ、列デコーダ部ＣＬＤＣの列選択指示に応答して列選択を実行するコラムスイッチ部ＣＬＳＧとが設けられる。コラムスイッチ部ＣＬＳＧは、複数のコラムスイッチＣＬＧで構成される。具体的には、各コラムスイッチＣＬＧは、各列ブロックＣＢＬにそれぞれ設けられた１本ずつのビット線と後述するスイッチ制御部ＳＷＣとを電気的に結合する複数のゲートトランジスタで構成される。具体的には、各列ブロックＣＢＬに設けられたビット線とそれぞれ電気的に結合される４つのゲートトランジスタで構成されており、列デコーダ部ＣＬＤＣの列選択指示に応答して列ブロックＣＢＬ０〜ＣＢＬ３のうちの１つの列ブロックＣＢＬに含まれるビット線と後述するスイッチ制御部ＳＷＣとが電気的に結合される。
【０１２３】
なお、列デコーダ部ＣＬＤＣは、コラムアドレスＣＡ０，ＣＡ１の２ビットの組合せに基づいて列ブロックＣＢＬ０からＣＢＬ３のいずれか１つを選択する。本例においては、列ブロックＣＢＬ０が選択された場合について説明する。
【０１２４】
次に、行選択動作について説明する。ロウアドレスＲＡ０−ＲＡ１０のうち下位の２ビットＲＡ０，ＲＡ１は、列選択動作において用いられ後述するスイッチ制御部ＳＷＣおよびデータ書込ユニットＷＤＣｘあるいはデータ読出ユニットＲＤＣｘで用いられる。残りのロウアドレスＲＡ２−ＲＡ１０を用いてワード線ＷＬの行選択動作が実行される。
【０１２５】
本構成においては、７本ずつのワード線毎に複数のグループに分けられている。本例においては、一例として７本のワード線ＷＬそれぞれに対応して設けられたワードドライバＷＤＶが示されている。
【０１２６】
本実施の形態４に従う構成においては、プリデコーダＰＤＣが設けられ、入力されるロウアドレスＲＡ２−ＲＡ１０をプリデコードして、４ビットのプリデコード信号を生成する。
【０１２７】
図１９は、本発明の実施の形態４に従うプリデコーダＰＤＣの概略ブロック図である。
図１９を参照して、本発明の実施の形態４に従うプリデコーダＰＤＣは、１つのデコーダユニットＤＥＣ７ａと、デコーダユニットＤＥＣ７ｂ，ＤＥＣ７ｂ＃とを有する。なお、デコーダユニットＤＥＣ７ｂと、デコーダユニットＤＥＣ７ｂ＃とは同じ機能を有しており、同一の回路構成である。
【０１２８】
図２０は、本発明の実施の形態４に従うデコーダユニットＤＥＣ７ａに含まれるプリデコーダユニットＰＤＥＣ７ａの回路構成図である。
【０１２９】
図２０を参照して、本発明の実施の形態４に従うプリデコーダユニットＰＤＥＣ７ａは、５ビットのアドレス入力を受けて、３２個のプリデコード信号を生成する。具体的には、入力端子Ａ０−Ａ５に入力されるロウアドレスＲＡ６−ＲＡ１０に基づいて出力端子Ｓ０−Ｓ３１のうちの１つの出力端子Ｓから例えば「Ｈ」レベルの信号が出力される。残りの出力端子Ｓは「Ｌ」レベルの信号が出力される。
【０１３０】
図２１は、プリデコーダユニットＰＤＥＣ７ａからの３２個のプリデコード信号の入力に応答して７で除算した商と剰余を出力する除算回路の回路構成図である。
【０１３１】
図２１（ａ）は、除算回路の商を出力する回路である。
具体的には、３２個のプリデコード信号の入力に応答して商を出力する回路の出力端子Ｑ８−Ｑ１２のうちの１つの出力端子Ｑから例えば「Ｈ」レベルの信号が出力される。残りの出力端子Ｑは「Ｌ」レベルである。
【０１３２】
図２１（ｂ）は、除算回路の剰余を出力する回路である。
具体的には、３２個のプリデコード信号の入力に応答して剰余を出力する回路の出力端子Ｒ０−Ｒ６のうちの１つの出力端子Ｒからたとえば「Ｈ」レベルの信号が出力される。残りの出力端子Ｒは「Ｌ」レベルである。
【０１３３】
なお、これらの除算回路は予め３２個のプリデコード信号の入力に応答して７で除算した商および剰余を出力するように設計されているものである。
【０１３４】
図２２は、本発明の実施の形態４に従うデコーダユニットＤＥＣ７ｂの回路構成図である。
【０１３５】
図２２を参照して、本発明の実施の形態４に従うデコーダユニットＤＥＣ７ｂは、上段から入力される剰余を示すプリデコード信号と２ビットのロウアドレスＲＡとの組み合わせに基づいて得られるプリデコード信号の入力に応答して７で除算した商と剰余を出力する除算回路の回路構成図である。
【０１３６】
図２２（ａ）を参照して、ここでは、具体的には、２ビットのロウアドレスＲＡの入力に応答して４個のプリデコード信号を生成するプリデコーダユニットの回路構成が示される。具体的には、入力端子Ａ０−Ａ１に入力されるロウアドレスＲＡ４−ＲＡ５の組み合わせに基づいて出力端子Ｓ０−Ｓ３のうちの１つの出力端子Ｓから例えば「Ｈ」レベルの信号が出力される。残りの出力端子Ｓは「Ｌ」レベルの信号が出力される。
【０１３７】
図２２（ｂ）を参照して、ここでは、図２２（ａ）のプリデコーダユニットの出力端子Ｓ０−Ｓ３と、デコーダユニットＤＥＣ７ａからの剰余を示す信号との組み合わせに基づいて得られるプリデコード信号の入力に応答して７で除算した除算回路の商を出力する回路構成図が示されている。具体的には、商を出力する回路の出力端子Ｑ４−Ｑ７のうちの１つの出力端子Ｑから例えば「Ｈ」レベルの信号が出力される。残りの出力端子Ｑは「Ｌ」レベルである。
【０１３８】
図２２（ｃ）を参照して、ここでは、図２２（ａ）のプリデコーダユニットの出力端子Ｓ０−Ｓ３と、デコーダユニットＤＥＣ７ａからの剰余を示す信号との組み合わせに基づいて得られるプリデコード信号の入力に応答して７で除算した除算回路の剰余を出力する回路構成図が示されている。具体的には、プリデコード信号の入力に応答して剰余を出力する回路の出力端子Ｒ０−Ｒ６のうちの１つの出力端子Ｒからたとえば「Ｈ」レベルの信号が出力される。残りの出力端子Ｒは「Ｌ」レベルである。
【０１３９】
なお、これらの除算回路は予めプリデコーダユニットの出力端子Ｓ０−Ｓ３と、デコーダユニットＤＥＣ７ａからの剰余を示す信号との組み合わせに基づいて得られるプリデコード信号の入力に応答して商および剰余を出力するように設計されているものである。
【０１４０】
同様にして、もう１つのデコーダユニットＤＥＣ７ｂ＃は、ロウアドレスＲＡ２，ＲＡ３の入力と、上段のデコーダユニットＤＥＣ７ｂからの剰余を示すプリデコード信号との入力に応答して７で除算した商および剰余を出力する。具体的には、商を出力する回路の出力端子Ｑ０−Ｑ３のうちの１つの出力端子Ｑから例えば「Ｈ」レベルの信号が出力される。残りの出力端子Ｑは「Ｌ」レベルである。また、剰余を出力する回路の出力端子Ｒ０−Ｒ６のうちの１つの出力端子Ｒからたとえば「Ｈ」レベルの信号が出力される。残りの出力端子Ｒは「Ｌ」レベルである。
【０１４１】
再び図１９を参照して、上述したようにデコーダユニットＤＥＣ７ａの出力端子Ｑ８−Ｑ１２のうちの１つの出力端子から商を示す１つのプリデコード信号が出力される。また、デコーダユニットＤＥＣ７ｂの出力端子Ｑ４−Ｑ７のうちの１つの出力端子から商を示す１つのプリデコード信号が出力される。また、デコーダユニットＤＥＣ７ｂ＃の出力端子Ｑ０−Ｑ３のうちの１つの出力端子から商を示す１つのプリデコード信号が出力され、出力端子Ｒ０−Ｒ６のうちの１つの出力端子から剰余を示す１つのプリデコード信号が出力される。すなわち、このプリデコーダＰＤＣは、ロウアドレスＲＡ２−ＲＡ１０の入力に応答して７で除算した商を示す３ビットのプリデコード信号と、剰余を示す１ビットのプリデコード信号を出力する。
【０１４２】
この商を示すプリデコード信号の組み合わせに基づいて、上述したように７本ずつのワード線を１つのグループとして、複数のグループに分割したワード線群の１つが選択される。図１８においては、出力端子Ｑ８−Ｑ１２とそれぞれ接続される信号線と、出力端子Ｑ４−Ｑ７とそれぞれ接続される信号線と、出力端子Ｑ０−Ｑ３とそれぞれ接続される信号線と接続されて、複数のグループに分割されたワード線群の１つを選択するＡＮＤ回路ＡＤが一例として示されている。そして、このＡＮＤ回路ＡＤからの出力結果と、剰余を示す出力端子Ｒ０−Ｒ６とそれぞれ接続される信号線との組み合わせに基づいて、ワードドライバＷＤＶにより選択されたワード線群に含まれる７本のワード線ＷＬのうちの一本のワード線が選択される。
【０１４３】
次に、各ブロック領域ＢＵにおける選択動作について説明する。
メモリアレイに隣接して、選択された列ブロックＣＢＬと、データ読出回路あるいはデータ書込回路と電気的に結合されるスイッチ制御部ＳＷＣが設けられる。
【０１４４】
スイッチ制御部ＳＷＣは、列ブロックＣＢＬに含まれる複数のブロック領域ＢＵｘにそれぞれ対応して設けられた複数のスイッチ部ＳＤＣＵｘを有する。スイッチ部ＳＤＣＵｘは、対応するブロック領域ＢＵｘと、データ読出回路あるいはデータ書込回路に含まれる対応するデータ読出ユニットＲＤＣｘあるいはデータ書込ユニットＷＤＣｘとの電気的な結合を制御する。
【０１４５】
また、スイッチ制御部ＳＷＣを制御する７本の選択線に対して選択信号を出力するサブデコーダＳＤＣが設けられる。サブデコーダＳＤＣは、ロウアドレスＲＡ１およびプリデコーダＰＤＣの剰余を示すプリデコード信号との組み合わせに基づいて７本の選択線のうちのいずれか１つを選択して活性化させる。
【０１４６】
スイッチ部ＳＤＣＵｘは、サブデコーダＳＤＣからの選択信号の指示に応答して互いに隣接する３本のビット線を選択して、データ読出ユニットＲＤＣｘあるいはデータ書込ユニットＷＤＣｘと電気的に結合させる。
【０１４７】
ここで、たとえば１つのブロック領域ＢＵにおいてワード線ＷＬが選択された場合について考える。
【０１４８】
ロウアドレスＲＡ２−ＲＡ１０の入力に応答して複数のワード線ＷＬのうちの一本が活性化されると、１つのブロック領域ＢＵにおいて、４個のメモリセルがアクセス可能な状態となる。具体的には、実施の形態３で説明したように、同時にアクセスされる２個ずつのメモリセルで構成されるメモリセルユニットが２組アクセスされる。１つのメモリセルユニットは、３本のビット線と電気的に結合されており、本構成の場合、２組のメモリセルユニットがアクセスされるため３本ずつの計６本のビット線の電流経路が形成される。
【０１４９】
サブデコーダＳＤＣは、ロウアドレスＲＡ１およびプリデコーダＰＤＣの剰余を示すプリデコード信号との組み合わせに基づいて７本の選択線のうちの１本を選択する。これに伴い、スイッチ部ＳＤＣＵｘは、アクセス可能な２組のメモリセルユニットのうちの１つを選択する。具体的には、２組のメモリセルユニットに対応する６本のビット線のうちの１組のメモリセルユニットに対応する３本のビット線を選択してデータ読出ユニットＲＤＣｘあるいはデータ書込ユニットＷＤＣｘと電気的に結合させる。
【０１５０】
より具体的には、スイッチ部ＳＤＣＵｘは、３本のビット線のうちの１番目のビット線と、内部ノードＮ０とを電気的に結合する。また、真中の２番目のビット線と内部ノードＮ１とを電気的に結合する。また、３番目のビット線と内部ノードＮ２とを電気的に結合する。
【０１５１】
そして、データ書込ユニットＷＤＣｘは、選択されたメモリセルユニットのうちのいずれか一方のメモリセルに対して書込データＤＷｘに応じたデータ書込をするために、ロウアドレスＲＡ０および書込データＤＷｘを用いて、内部ノードの電圧レベルを設定する。
【０１５２】
ここで、データ書込ユニットＷＤＣｘの構成について説明する。
データ書込ユニットＷＤＣｘは、ＡＮＤ回路１１と、排他的論理和回路１２，１３と、バッファ１４，１５とを含む。排他的論理和回路１２は、ロウアドレスＲＡ０の反転信号であるロウアドレス／ＲＡ０および書込データＤＷｘの入力に基づいて排他的論理和演算を実行してその結果をバッファ１４に出力する。バッファ１４は、データ読出動作あるいはデータ書込動作を規定する制御信号Ｒ／Ｗの入力に基づいて動作し、排他的論理和回路１２の出力結果をバッファ処理してノードＮ２に伝達する。排他的論理和回路１３は、ロウアドレスＲＡ０および書込データＤＷｘの入力に基づいて排他的論理和演算を実行してその結果をバッファ１５に出力する。バッファ１５は、データ読出あるいはデータ書込を規定する制御信号Ｒ／Ｗの入力に基づいて動作し、排他的論理和回路１３の出力結果をバッファ処理してノードＮ０に伝達する。ＡＮＤ回路１１は、書込データＤＷｘおよび制御信号Ｒ／Ｗの入力に基づいてＡＮＤ論理演算結果をノードＮ１に伝達する。なお、データ読出あるいはデータ書込の場合には、制御信号Ｒ／Ｗは、それぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定されるものとする。
【０１５３】
したがって、たとえば、データ読出が実行される場合には、制御信号Ｒ／Ｗ（「Ｌ」レベル）の入力に基づいてＡＮＤ回路１１の出力は「Ｌ」レベルであり、バッファ１４，１５は、制御信号Ｒ／Ｗ（「Ｌ」レベル）の入力に応答して動作せず出力はともに「Ｌ」レベルである。すなわち、データ読出の場合、データ書込ユニットＷＤＣｘは機能しないことになる。
【０１５４】
一方、データ書込が実行される場合には、制御信号Ｒ／Ｗ（「Ｈ」レベル）の入力に基づいてＡＮＤ回路１１の出力は書込データＤＷｘに応じた論理レベルに設定される。具体的には、書込データＤＷｘが「１」に対応する「Ｈ」レベルの場合には、ノードＮ１は「Ｈ」レベルに設定され、書込データＤＷｘが「０」に対応する「Ｌ」レベルの場合には、ノードＮ１は「Ｌ」レベルに設定される。
【０１５５】
そして、排他的論理和回路１２，１３には、ロウアドレスＲＡ０および反転信号であるロウアドレス／ＲＡ０がそれぞれ入力され、書込データＤＷｘとの排他的論理和演算を実行するが、いずれか一方は書込データＤＷｘとおなじ論理レベルであるため排他的論理和回路１２，１３のうち入力が一致した排他的論理和回路は、「Ｌ」レベルの信号を出力し、他方の入力が不一致の排他的論理和回路は「Ｈ」レベルを出力する。
【０１５６】
たとえば、ロウアドレスＲＡ０が「Ｈ」レベルであり、書込データＤＷｘが「Ｈ」レベルの場合には、バッファ１４，１５からそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの信号がノードＮ２，Ｎ０にそれぞれ伝達される。すなわち、ノードＮ０〜Ｎ２は、それぞれ「Ｈ」レベル，「Ｈ」レベル，「Ｌ」レベルに設定される。一方、ロウアドレスＲＡ０が「Ｈ」レベルであり、書込データＤＷｘが「Ｌ」レベルの場合には、バッファ１４，１５からそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの信号がノードＮ２，Ｎ０にそれぞれ伝達される。すなわち、ノードＮ０〜Ｎ２は、それぞれ「Ｌ」レベル，「Ｌ」レベル，「Ｈ」レベルに設定される。
【０１５７】
一方、ロウアドレスＲＡ０が「Ｌ」レベルであり、書込データＤＷｘが「Ｈ」レベルの場合には、バッファ１４，１５からそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの信号がノードＮ２，Ｎ０にそれぞれ伝達される。すなわち、ノードＮ０〜Ｎ２は、それぞれ「Ｌ」レベル，「Ｈ」レベル，「Ｈ」レベルに設定される。一方、ロウアドレスＲＡ０が「Ｌ」レベルであり、書込データＤＷｘが「Ｌ」レベルの場合には、バッファ１４，１５からそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの信号がノードＮ２，Ｎ０にそれぞれ伝達される。すなわち、ノードＮ０〜Ｎ２は、それぞれ「Ｈ」レベル，「Ｌ」レベル，「Ｌ」レベルに設定される。
【０１５８】
上述したように、スイッチ部ＳＤＣＵｘは、アクセス可能な２組のメモリセルユニットのうちの１つを選択し、選択されたメモリセルユニットに対応する３本のビット線のうちの１番目〜３番目のビット線のそれぞれをノードＮ０，Ｎ１，Ｎ２とそれぞれ接続する。
【０１５９】
したがって、ロウアドレスＲＡ０が「Ｈ」レベルの場合には、メモリセルユニットに対応する２番目のビット線と３番目のビット線との間に挟まれるメモリセルに対してアクセスされ、書込データＤＷｘに応じたデータ書込を実行することができる。具体的には、書込データＤＷｘが「Ｈ」レベルの場合には、ノードＮ１と電気的に結合される２番目のビット線からアクセストランジスタＡＴＲおよびトンネル磁気抵抗素子ＴＭＲを介してノードＮ２と電気的に結合される３番目のビット線にデータ書込電流が供給される。一方、書込データＤＷｘが「Ｌ」レベルの場合には、ノードＮ２と電気的に結合される３番目のビット線からアクセストランジスタＡＴＲおよびトンネル磁気抵抗素子ＴＭＲを介してノードＮ１と電気的に結合される２番目のビット線にデータ書込電流が供給される。
【０１６０】
一方、ロウアドレスＲＡ０が「Ｌ」レベルの場合には、メモリセルユニットに対応する１番目のビット線と２番目のビット線との間に挟まれるメモリセルに対してアクセスされ、書込データＤＷｘに応じたデータ書込を実行することができる。具体的には、書込データＤＷｘが「Ｈ」レベルの場合には、ノードＮ１と電気的に結合される２番目のビット線からアクセストランジスタＡＴＲおよびトンネル磁気抵抗素子ＴＭＲを介してノードＮ０と電気的に結合される１番目のビット線にデータ書込電流が供給される。一方、書込データＤＷｘが「Ｌ」レベルの場合には、ノードＮ０と電気的に結合される１番目のビット線からアクセストランジスタＡＴＲおよびトンネル磁気抵抗素子ＴＭＲを介してノードＮ１と電気的に結合される２番目のビット線にデータ書込電流が供給される。
【０１６１】
本願構成のメモリアレイは、２ビットのコラムアドレスＣＡ０，ＣＡ１が入力される列デコーダ部ＣＬＤＣにより列ブロックＣＢＬ０〜ＣＢＬ３のいずれか１つの列ブロックＣＢＬが選択される。各列ブロックＣＢＬは、３２個のブロック領域ＢＵに分割されており、ロウアドレスＲＡ２−ＲＡ１０が入力されるプリデコーダＰＤＣの出力結果に基づいて１本のワード線ＷＬが選択される。各ブロック領域ＢＵにおいて、選択されたワード線ＷＬに対応する２つのメモリセルユニットが選択され、ロウアドレスＲＡ１が入力されるサブデコーダＳＤＣにより２つのメモリセルユニットのうちの１つのメモリセルユニットが選択される。そして、各ブロック領域ＢＵに対応して設けられたデータ書込ユニットＷＤＣｘは、入力されるロウアドレスＲＡ０に応答して、選択されたメモリセルユニットを構成する２つのメモリセルのうちのいずれか一方に対して書込データＤＷｘに応じたデータ書込を実行する。列ブロックＣＢＬは、全体として３２個のブロック領域ＢＵで構成されるため、各ブロック領域ＢＵにおいてそれぞれ１ビットずつのデータ書込が実行されることにより３２ビットの並列なデータ書込を実行することができる。
【０１６２】
なお、ここでは、データ書込について説明したが、データ読出についても同様である。  ここで、データ読出ユニットＤＲＣｘの構成について説明する。
【０１６３】
データ読出ユニットＤＲＣｘは、バッファ１６，１７と、センスアンプ１８，１９とを含む。センスアンプ１８は、ノードＮ１およびＮ２のそれぞれと入力ノードとを電気的に結合して、データ読出電流を供給する。例えば一例として＋側の一方電極を高電位、−側の他方電極を低電位とすることによりアクセストランジスタＡＴＲを介して選択されたメモリセルに抵抗値ＲｍａｘあるいはＲｍｉｎに応じたデータ読出電流が供給される。この流れる選択されたメモリセルを介して流れるデータ読出電流と基準電流たとえばＲｍａｘとＲｍｉｎとの中間の抵抗値Ｒｍｉｄに応じたデータ読出電流とをセンスアンプ１８内部で比較することにより、データ読出電流の比較結果に基づいて読出データをバッファ１６に伝達する。バッファ１６は、ロウアドレスＲＡ０が「Ｈ」レベルの場合に応答して動作し、センスアンプ１８からの読出データをバッファ処理して読出データＤＲｘとして出力する。
【０１６４】
センスアンプ１９は、ノードＮ０およびＮ１のそれぞれと入力ノードとを電気的に結合して、センスアンプ１８と同様にデータ読出電流に基づいて読出データをバッファ１７に伝達する。バッファ１７は、ロウアドレスＲＡ０が「Ｌ」レベルの場合に応答して動作し、センスアンプ１９からの読出データをバッファ処理して読出データＤＲｘとして出力する。
【０１６５】
具体的に説明すると、上述したように、スイッチ部ＳＤＣＵｘは、アクセス可能な２組のメモリセルユニットのうちの１つを選択し、選択されたメモリセルユニットに対応する３本のビット線のうちの１番目〜３番目のビット線のそれぞれをノードＮ０，Ｎ１，Ｎ２とそれぞれ接続する。
【０１６６】
データ読出が実行される場合、センスアンプ１８，１９の共通ノードであるノードＮ１は所定の電圧レベル（「Ｈ」レベル）に設定される。そして、ノードＮ０およびＮ２は、接地電圧ＧＮＤ（「Ｌ」レベル）レベルに設定される。そうすると、メモリセルユニットを構成する２つのメモリセルのそれぞれに対して、データ読出電流が供給される。具体的には、２番目のビット線から１番目のビット線に対して、アクセストランジスタＡＴＲを介してトンネル磁気抵抗素子ＴＭＲの抵抗値に応じたデータ読出電流が供給される。また、２番目のビット線から３番目のビット線に対して、アクセストランジスタＡＴＲを介してトンネル磁気抵抗素子ＴＭＲの抵抗値に応じたデータ読出電流が供給される。
【０１６７】
センスアンプ１８，１９は、ノードＮ２およびＮ０に流れるトンネル磁気抵抗素子ＴＭＲの抵抗値に応じたデータ読出電流を検知して、基準電流と比較して、増幅して読出データをそれぞれの対応するバッファ１６，１７に出力する。
【０１６８】
上述したようにバッファ１６，１７は、ロウアドレスＲＡ０に応答していずれか一方が選択され、ロウアドレスＲＡ０が「Ｈ」レベルの場合には、メモリセルユニトに対応する２番目のビット線と３番目のビット線との間に挟まれるメモリセルの読出データＤＲｘが出力される。一方、ロウアドレスＲＡ０が「Ｌ」レベルの場合には、メモリセルユニットに対応する１番目のビット線と３番目のビット線との間に挟まれるメモリセルの読出データＤＲｘが出力される。なお、上述したデータ読出の方式は一例であり、選択されたメモリセルに対してデータ読出電流を供給して、それを検知することが可能な構成であれば特に限定されることなく、さらに、データ読出電流を基準電流と比較する電流比較を実行するのではなく、例えばデータ読出電流に基づいて生成される電圧を基準電圧と比較する構成とすることも当然に可能である。
【０１６９】
本願構成のメモリアレイは、２ビットのコラムアドレスＣＡ０，ＣＡ１が入力される列デコーダ部ＣＬＤＣにより列ブロックＣＢＬ０〜ＣＢＬ３のいずれか１つの列ブロックＣＢＬが選択される。各列ブロックＣＢＬは、３２個のブロック領域ＢＵに分割されており、ロウアドレスＲＡ２−ＲＡ１０が入力されるプリデコーダＰＤＣの出力結果に基づいて１本のワード線ＷＬが選択される。各ブロック領域ＢＵにおいて、選択されたワード線ＷＬに対応する２つのメモリセルユニットが選択され、ロウアドレスＲＡ１が入力されるサブデコーダＳＤＣにより２つのメモリセルユニットのうちの１つのメモリセルユニットが選択される。そして、各ブロック領域ＢＵに対応して設けられたデータ読出ユニットＲＤＣｘは、入力されるロウアドレスＲＡ０に応答して、選択されたメモリセルユニットを構成する２つのメモリセルの一方のトンネル磁気抵抗素子ＴＭＲの抵抗値に応じた読出データＤＲｘを出力する。列ブロックＣＢＬは、全体として３２個のブロック領域ＢＵで構成されるため、各ブロック領域ＢＵにおいてそれぞれ１ビットずつのデータ読出が実行されることにより３２ビットの並列なデータ読出を実行することができる。
【０１７０】
当該構成とすることにより、上述したようにソース線ＳＬとビット線ＢＬとを交差する方向に配置した従来のメモリアレイの構成の場合、たとえば、２５６Ｋビットの３２ビットの並列なデータ書込あるいはデータ読出を実行可能とする場合には、８Ｋビットの３２個のメモリアレイで構成する必要があったが、本願構成とすることにより１つのメモリアレイに対して３２ビットの並列なデータ書込あるいはデータ読出を実行することができるため、メモリアレイの周辺回路として設けられるメモリセルを選択するデコーダのレイアウト面積を縮小し、全体としてチップの面積を大幅に縮小することができる。
【０１７１】
（実施の形態４の変形例）
上記の実施の形態４においては、３２ビットの並列なデータ書込あるいはデータ読出を実行可能なデコーダについて説明したが、本発明の実施の形態４の変形例においては、簡易なデコーダとすることにより、デコーダの回路規模を縮小して、レイアウト面積をさらに縮小する方式について説明する。
【０１７２】
図２３は、本発明の実施の形態４の変形例に従うメモリアレイの周辺回路を説明する図である。
【０１７３】
図２３を参照して、図１８で説明した構成と比較して、プリデコーダＰＤＣをプリデコーダＰＤＣ＃に置換するとともに、ＡＮＤ回路ＡＤをＡＮＤ回路ＡＤ＃に置換した点が異なる。その他の点については、同様であるのでその詳細な説明は繰り返さない。
【０１７４】
図２４は、本発明の実施の形態４の変形例に従うデコーダの一部を構成するプリデコーダＰＤＣ＃の概略ブロック図である。
【０１７５】
図２４（ａ）には、ロウアドレスＲＡ２−ＲＡ７の入力を受けてプリデコードするデコーダユニットＤＥＣ８ａが示されている。
【０１７６】
図２４（ｂ）には、ロウアドレスＲＡ８−ＲＡ１０の入力を受けてプリデコードするデコーダユニットＤＥＣ８ｂが示されている。
【０１７７】
図１９で説明したプリデコーダＰＤＣにおいては、入力されるロウアドレスＲＡをプリデコードするとともに、７で割った商および剰余を示すプリデコード信号を生成するプリデコーダＰＤＣについて説明したが、本発明の実施の形態４の変形例に従うプリデコーダＰＤＣ＃は、単にプリデコードした信号のみを用いる。
【０１７８】
図２５は、本発明の実施の形態４の変形例に従うデコーダユニットＤＥＣ８ａ，ＤＥＣ８ｂの回路構成図である。
【０１７９】
図２５（ａ）は、デコーダユニットＤＥＣ８ａの回路構成図である。デコーダユニットＤＥＣ８ａは、２ビットずつのロウアドレスＲＡをプリデコードする３個のユニットで構成されている。具体的には、ロウアドレスＲＡ２，ＲＡ３をプリデコードして出力端子Ｑ０−Ｑ３のうちの１つの出力端子Ｑから例えば「Ｈ」レベルの信号が出力される。残りの出力端子Ｑは「Ｌ」レベルである。同様にして、ロウアドレスＲＡ４，ＲＡ５をプリデコードして出力端子Ｑ４−Ｑ７のうちの１つの出力端子Ｑからたとえば「Ｈ」レベルの信号が出力される。残りの出力端子Ｑは「Ｌ」レベルである。また、ロウアドレスＲＡ６，ＲＡ７をプリデコードして出力端子Ｑ８−Ｑ１１のうちの１つの出力端子Ｑからたとえば「Ｈ」レベルの信号が出力される。残りの出力端子Ｑは「Ｌ」レベルである。
【０１８０】
図２５（ｂ）は、デコーダユニットＤＥＣ８ｂの回路構成図である。デコーダユニットＤＥＣ８ｂは、３ビットのロウアドレスＲＡ８−ＲＡ１０をプリデコードして出力端子Ｒ０−Ｒ７のうちの１つの出力端子Ｒからたとえば「Ｈ」レベルの信号が出力される。また、残りの出力端子Ｒは「Ｌ」レベルである。
【０１８１】
この出力端子Ｑ０−Ｑ１１から出力されるプリデコード信号の組み合わせに基づいて、上述したように７本ずつのワード線を１つのグループとして、複数のグループに分割したワード線群の１つが選択される。図２３においては、出力端子Ｑ８−Ｑ１１とそれぞれ接続される信号線と、出力端子Ｑ４−Ｑ７とそれぞれ接続される信号線と、出力端子Ｑ０−Ｑ３とそれぞれ接続される信号線と接続されて、複数のグループに分割されたワード線群の１つを選択するＡＮＤ回路ＡＤ＃が一例として示されている。そして、このＡＮＤ回路ＡＤ＃からの出力結果と、出力端子Ｒ０−Ｒ６とそれぞれ接続される信号線との組み合わせに基づいて、ワードドライバＷＤＶにより選択されたワード線群に含まれる７本のワード線ＷＬのうちの一本のワード線が選択される。
【０１８２】
これにより、上述した方式にしたがって、メモリアレイに対して３２ビットの並列なデータ書込あるいはデータ読出を実行することができる。
【０１８３】
そして、図２４および図２５で説明したプリデコーダＰＤＣ＃を用いることにより、図１９〜図２２で説明したプリデコーダＰＤＣよりも簡易な回路構成を実現でき、構成素子数も削減してプリデコーダＰＤＣ＃が占有するレイアウト面積を縮小し、チップ全体としてさらに縮小することが可能となる。
【０１８４】
なお、デコーダユニットＤＥＣ８ｂの出力端子Ｒ７は信号線と接続されない。すなわち、デコーダユニットＤＥＣ８ｂは、ロウアドレスＲＡ８−ＲＡ１０が入力されてプリデコードした結果、出力端子Ｒ７から「Ｈ」レベルの信号が出力されるロウアドレスＲＡ８−ＲＡ１０に対応するアドレス選択を無効としている。
【０１８５】
したがって、ロウアドレスＲＡ８−ＲＡ１０の入力の組み合わせのうちの１つの組み合わせに従うアドレス選択を無効としているため、メモリアレイ全体としては８分の１のメモリアレイに対するアクセスができなくなる。
【０１８６】
図２６は、本発明の実施の形態４に従うデコーダによりアクセス可能なメモリアレイの領域を説明する図である。
【０１８７】
たとえば、メモリアレイ全体として３２Ｋバイトの記憶領域が設けられている場合、その８分の１である、４Ｋバイトについてはアクセスが無効となるが残りの２８Ｋバイトについては有効である。
【０１８８】
したがって、記憶領域を制限することが可能なデバイスにおいては、当該方式を採用することによりレイアウト面積および回路構成の簡略化を優先して、構成素子数の削減とともにレイアウト面積が縮小されたチップを実現可能である。
【０１８９】
（実施の形態５）
上記の実施の形態においては、主に抵抗体記憶素子を有するメモリセルとして、スピン注入方式のトンネル磁気抵抗素子ＴＭＲを有するＭＲＡＭメモリセルの構成について説明してきたが、スピン注入方式に限られず通常のＭＲＡＭメモリセルについても同様に適用可能である。また、抵抗体記憶素子として、トンネル磁気抵抗素子に限られず、他の素子を用いることも当然に可能である。たとえば、カルコゲナイド層を有するＯＵＭセルを用いることも可能である。
【０１９０】
図２７は、ＯＵＭセルによって構成されたメモリセルアレイの一部を示す平面図である。
【０１９１】
図２７を参照して、行列状に配列されたワード線ＷＬおよびビット線ＢＬの交点に対応して、カルコゲナイド層３１０を有するメモリセル３００が配置される。
【０１９２】
図２８は、図２７におけるＰ−Ｑ断面図である。
図２８を参照して、スイッチングトランジスタ２２０は、ｐ型領域２２１上に形成されたｎ型領域２２２と、ｎ型領域２２２内に形成されたｐ型領域２２３とを有する。スイッチングトランジスタ２２０は、ｐ型領域２２１、ｎ型領域２２２およびｐ型領域２２３によるｐｎｐ型の縦型寄生バイポーラトランジスタで形成される。
【０１９３】
ｎ型領域２２２は、ワード線ＷＬに相当する。また、カルコゲナイド層２１０およびスイッチングトランジスタ２２０の間には、通過電流によって発熱する加熱素子２３０が設けられる。データ書込時には、スイッチングトランジスタ２２２がターンオンされるとともに、ビット線ＢＬからカルコゲナイド層２１０および加熱素子２３０を通過するデータ書込電流が流される。当該データ書込電流の供給パターン（たとえば供給期間および供給電流量）に応じて、カルコゲナイド層２１０は、結晶状態およびアモルファス状態のいずれか一方に相変化する。カルコゲナイド層２１０は、アモルファス状態時および結晶状態時のそれぞれにおいて、異なる電気抵抗を有する。具体的には、アモルファス化されたカルコゲナイド層は、結晶化時よりも電気抵抗が高い。
【０１９４】
すなわち、ＯＵＭセルは、ＭＲＡＭメモリセルと同様に、記憶データに応じて電気抵抗ＲｍａｘおよびＲｍｉｎのいずれかを有することとなる。
【０１９５】
したがって、上記のＭＲＡＭメモリセルと置換してＯＵＭセルを用いることも当然に可能である。
【０１９６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１９７】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】本発明の実施の形態１に従うメモリセルＭＣを説明する概念図である。
【図３】本発明の実施の形態１に従うメモリセルＭＣのデータ書込を説明する図である。
【図４】本発明の実施の形態１に従うメモリセルＭＣの磁化方向の反転を説明する図である。
【図５】本発明の実施の形態１に従うメモリセルのレイアウト構成を説明する図である。
【図６】図５のメモリアレイのレイアウト構成においてＫＰ−ＫＰ♯のメモリセルの断面構造を説明する図である。
【図７】本発明の実施の形態１のメモリアレイのメモリセルの回路構成図である。
【図８】本発明の実施の形態２に従うメモリセルのレイアウト構成を説明する図である。
【図９】図８のメモリアレイのレイアウト構成においてメモリセルの断面構造を説明する図である。
【図１０】本発明の実施の形態２に従うメモリアレイのメモリセルの回路構成図である。
【図１１】本発明の実施の形態２の変形例に従うメモリセルのレイアウト構成を説明する図である。
【図１２】図１１のメモリアレイのレイアウト構成においてメモリセルの断面構造を説明する図である。
【図１３】本発明の実施の形態２の変形例に従うメモリアレイのメモリセルの回路構成図である。
【図１４】本発明の実施の形態３に従うメモリセルのレイアウト構成を説明する図である。
【図１５】本発明の実施の形態３に従うメモリアレイのメモリセルの回路構成図である。
【図１６】本発明の実施の形態３の変形例に従うメモリセルのレイアウト構成を説明する図である。
【図１７】本発明の実施の形態３の変形例に従うメモリアレイのメモリセルの回路構成図である。
【図１８】本発明の実施の形態４に従うメモリアレイの周辺回路を説明する図である。
【図１９】本発明の実施の形態４に従うプリデコーダＰＤＣの概略ブロック図である。
【図２０】本発明の実施の形態４に従うデコーダユニットＤＥＣ７ａに含まれるプリデコーダユニットＰＤＥＣ７ａの回路構成図である。
【図２１】プリデコーダユニットＰＤＥＣ７ａからの３２個のプリデコード信号の入力に応答して７で除算した商と剰余を出力する除算回路の回路構成図である。
【図２２】本発明の実施の形態４に従うデコーダユニットＤＥＣ７ｂの回路構成図である。
【図２３】本発明の実施の形態４の変形例に従うメモリアレイの周辺回路を説明する図である。
【図２４】本発明の実施の形態４の変形例に従うデコーダの一部を構成するプリデコーダＰＤＣ＃の概略ブロック図である。
【図２５】本発明の実施の形態４の変形例に従うデコーダユニットＤＥＣ８ａ，ＤＥＣ８ｂの回路構成図である。
【図２６】本発明の実施の形態４に従うデコーダによりアクセス可能なメモリアレイの領域を説明する図である。
【図２７】ＯＵＭセルによって構成されたメモリセルアレイの一部を示す平面図である。
【図２８】図２７におけるＰ−Ｑ断面図である。
【図２９】メモリセルのソース線ＳＬおよびビット線ＢＬが交差する従来のメモリアレイのレイアウトを説明する図である。
【図３０】図２９に示される従来のメモリアレイの回路構成図である。
【図３１】メモリアレイに対応して設けられるメモリセルを選択するためのデコーダのレイアウトを説明する概略ブロック図である。
【図３２】メモリセルのソース線ＳＬおよびビット線ＢＬがＹ軸方向に沿ってともに平行に設けられた場合の従来のメモリアレイのレイアウトを説明する図である。
【図３３】図３２に示される従来のメモリアレイの回路構成図である。
【符号の説明】
【０１９８】
１  ＭＲＡＭデバイス、５  コントロール回路、１０  メモリアレイ、２０  行デコーダ、２５  列デコーダ、３０  入出力制御回路。
【図１】
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【図２】
2007317948.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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