(57)【要約】【課題】デジタル回路と共に形成しても出力特性が安定している、バイポーラトランジスタ群で構成される基準電圧発生回路を作成する。【解決手段】本発明の基準電圧発生回路は、第一導電型のコレクタ層と、上記コレクタ層の表面に形成された第一導電型のベース層と、上記ベース層の表面に形成された第一導電型のエミッタ層と、上記エミッタ層に接続された複数のエミッタ電極を含むバンドギャップリファレンス回路において、複数のエミッタ層が形成されたベース層が共通のものであることを特徴とする基準電圧発生回路である。【選択図】図１
2007173463.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型のコレクタ層と、
上記コレクタ層の表面に形成された第一導電型のベース層と、
上記ベース層の表面に形成された第一導電型のエミッタ層と、
上記エミッタ層に接続されたエミッタ電極を含むバンドギャップリファレンス回路において、
複数のエミッタ層が共通のベース層に対して集約して形成されていることを特徴とする基準電圧発生回路。
【請求項２】
上記ベース層の外周部にのみベース電極を配置したことを特徴とする請求項１に記載の基準電圧発生回路。
【請求項３】
各エミッタ層を四角形の角部を取った形状とし、その角部の切り取られた位置にベース電極を配置することを特徴とする請求項１に記載の基準電圧発生回路。
【請求項４】
ベース層の外周部にベース電極を形成せず、ベース層の外周と内側の複数のエミッタ層との間隔が短縮されたことを特徴とする請求項３に記載の基準電圧発生回路。
【請求項５】
ベース層を四角形の角部を取った形状とすることを特徴とする請求項４に記載の基準電圧発生回路。
【請求項６】
高速回路素子とバンドギャップリファレンス回路とが１チップ上に混載された半導体集積回路において、
バンドギャップリファレンス回路が請求項１乃至請求項５のいずれか一つに記載の基準電圧発生回路であることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の電源回路である基準電圧発生回路、特にバンドギャップリファレンス回路に関する。
【背景技術】
【０００２】
半導体装置のための基準電圧発生回路として、バイポーラトランジスタにより構成されるものがよく知られている。
【０００３】
図６は、バンドギャップリファレンス回路の回路図例である。バンドギャップリファレンス回路は、バイポーラトランジスタのベースエミッタ間電圧（Ｖｂｅ）及びベースエミッタ間電圧変動（ΔＶｂｅ）の特性を利用した基準電圧発生回路として利用されており、温度依存性のないのが利点である。
【０００４】
図６の回路には、コレクタ及びベースが接地された２個のＰＮＰトランジスタ群Ｑ１及びＱ２が設けられている。ＰＮＰトランジスタ群Ｑ２のエミッタには、抵抗素子ＲＥ３及び抵抗素子ＲＥ２がこの順で直列に接続されている。また、ＰＮＰトランジスタ群Ｑ１のエミッタには、抵抗素子ＲＥ１が接続されている。そして、ＰＮＰトランジスタ群Ｑ１のエミッタと抵抗素子ＲＥ１との接続点及び抵抗素子ＲＥ３と抵抗素子ＲＥ２との接続点には、増幅器ＡＭＰの入力側が接続されている。抵抗素子ＲＥ２の他端と抵抗素子ＲＥ１の他端とは共通接続されており、その接続点は増幅器ＡＭＰの出力側に接続されている。そして、増幅器ＡＭＰの出力側には、電圧出力端子ＶＯＵＴが接続されている。ＰＮＰトランジスタ群Ｑ１及びＱ２は、いずれも複数個のＰＮＰトランジスタから構成されている。
【０００５】
図７は、ＰＮＰトランジスタ群Ｑ１又はＱ２を構成するＰＮＰトランジスタの配置例を示すレイアウト図であり、特許文献１において開示されている。図７に示すように、ＰＮＰトランジスタ群Ｑ１又はＰＮＰトランジスタ群Ｑ２は、エミッタ８の中心にエミッタ電極１２が接続されている。エミッタ８の周囲にベース６が形成され、エミッタ８を囲むようにベース電極４が接続されている。コレクタ１０は各ＰＮＰトランジスタに共通であり、各ＰＮＰトランジスタのベース６を囲むようにコレクタ電極２が接続されている。
【０００６】
このように構成された従来のバンドギャップリファレンス回路においては、抵抗素子ＲＥ１の抵抗値をｙ、抵抗素子ＲＥ２の抵抗値をｘ、ＰＮＰトランジスタ群Ｑ１のエミッタ・ベース間電圧をＶｂｅ１、ＰＮＰトランジスタ群Ｑ１の総エミッタ面積をＮ、ＰＮＰトランジスタ群Ｑ２の総エミッタ面積をＭ、ボルツマン係数をｋ、動作時の絶対温度をＴ、電気素量をｑとすると、出力される基準電圧Ｖｏｕｔは、下記数１式で表される。
【０００７】
【数１】
2007173463.tif 000003
【０００８】
このように、基準電圧Ｖｏｕｔは、抵抗素子間の抵抗値比（ｙ／ｘ）及びトランジスタ間の総エミッタ面積比（Ｎ／Ｍ）により変動する。従って、（ｙ／ｘ）の値を適宜設定することによって、Ｖｏｕｔは温度に依存しなくなる。
【０００９】
しかし、図６及び図７に示すような基準電圧発生回路は、今日、デジタル回路と共に搭載されることがある。そのような場合、コレクタ電流は、デジタル回路の生じる周波数が上がると反比例して減少するという、周波数依存性を有するようになってしまうことが知られている。更に、周波数依存性を有する上記コレクタ電流の増減が、ベースコレクタ間寄生容量値及びベースエミッタ間寄生容量値で強調されることも、知られている。
【００１０】
このように、コレクタ電流が、デジタル回路の周波数や、ベースコレクタ間寄生容量値や、ベースエミッタ間寄生容量値などにより増減してしまうということは、基準電圧Ｖｏｕｔの出力特性が悪化するということである。
【００１１】
図７に示すレイアウトを例に考えると、バイポーラトランジスタのベース層６は互いに分離されており、更にベース層６の外周とエミッタ層８との間にベース電極４が在る。このとき、バイポーラトランジスタ群としてみた場合、ベース層６の面積及びベース層６の周囲の長さにより、コレクタベース間容量が相応に大きい値となってしまうことが考えられる。
【００１２】
なお、特許文献２は、エミッタ面積を限定することにより、基準となるエミッタ領域内のプロセスばらつきおよびエミッタ抵抗成分が低減されるため精度が高い電流、バンドギャップ基準電圧が得られるバンドギャップ電圧発生回路を開示する。また、特許文献３は、レベルシフト回路を使用することなく電源電圧の異なる内部回路に、受信した信号を出力することができるＬＶＤＳ規格に準拠したレシーバ回路を開示する。
【特許文献１】特許第３３６７５００号公報
【特許文献２】特開平０６−１５１７０５号公報
【特許文献３】特開２００４−１１２４２４  公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、デジタル回路と共に利用しても出力特性が安定している、バイポーラトランジスタ群で構成される基準電圧発生回路（バンドギャップリファレンス回路）を作成することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載の基準電圧発生回路は、
第一導電型のコレクタ層と、
上記コレクタ層の表面に形成された第一導電型のベース層と、
上記ベース層の表面に形成された第一導電型のエミッタ層と、
上記エミッタ層に接続されたエミッタ電極を含むバンドギャップリファレンス回路において、
複数のエミッタ層が共通のベース層に対して集約して形成されていることを特徴とする基準電圧発生回路である。
【００１５】
本発明に係る請求項２に記載の基準電圧発生回路は、
上記ベース層の外周部にのみベース電極を配置したことを特徴とする請求項１に記載の基準電圧発生回路である。
【００１６】
本発明に係る請求項３に記載の基準電圧発生回路は、
各エミッタ層を四角形の角部を取った形状とし、その角部の切り取られた位置にベース電極を配置することを特徴とする請求項１に記載の基準電圧発生回路である。
【００１７】
本発明に係る請求項４に記載の基準電圧発生回路は、
ベース層の外周部にベース電極を形成せず、ベース層の外周と内側の複数のエミッタ層との間隔が短縮されたことを特徴とする請求項３に記載の基準電圧発生回路である。
【００１８】
本発明に係る請求項５に記載の基準電圧発生回路は、
ベース層を四角形の角部を取った形状とすることを特徴とする請求項４に記載の基準電圧発生回路である。
【００１９】
本発明に係る請求項６に記載の半導体集積回路は、
高速回路素子とバンドギャップリファレンス回路とが１チップ上に混載された半導体集積回路において、
バンドギャップリファレンス回路が請求項１乃至請求項５のいずれか一つに記載の基準電圧発生回路であることを特徴とする半導体集積回路である。
【発明の効果】
【００２０】
本発明をバンドギャップリファレンス回路、更に基準電源発生回路に利用することにより、コレクタベース間容量を削減できる。これにより、出力特性Ｖｏｕｔに影響を及ぼす周波数を高域に移動させることが可能になる。
【発明を実施するための最良の形態】
【００２１】
背景技術の欄で述べたように、図６に示すバンドギャップリファレンス回路は、次のような出力特性Ｖｏｕｔを有する基準電圧発生回路である。
【００２２】
【数２】
2007173463.tif 000004
【００２３】
ここで、ｙは抵抗素子ＲＥ１の抵抗値、ｘは抵抗素子ＲＥ２の抵抗値、Ｖｂｅ１はＰＮＰトランジスタ群Ｑ１のエミッタ・ベース間電圧、ＮはＰＮＰトランジスタ群Ｑ１の総エミッタ面積、ＭはＰＮＰトランジスタ群Ｑ２の総エミッタ面積、ｋはボルツマン係数、Ｔは動作時の絶対温度、及びｑは電気素量である。
【００２４】
上記数２式において、ｙ／ｘの比を適当に設定することによって、出力電圧Ｖｏｕｔは温度に依存しない（温度依存性を有さない）ことになる。
【００２５】
ところが、上記数２式には現れていないが、Ｖｏｕｔは、ＰＮＰトランジスタＱ１、Ｑ２に流れる電流が変動すると変化してしまうことが知られている。電流が変動する要因として、コレクタ電流の周波数特性が挙げられる。即ち、ここでの周波数とは、基準電圧発生回路と共に利用するデジタル回路の周波数であり、電流値がデジタル回路の周波数の影響を受ける、という要因が挙げられる。この電流が変動する要因について以下に説明する。
【００２６】
一般的に、デジタル回路と共に利用されるバイポーラトランジスタの周波数特性として以下のような関係が知られている。
【数３】
2007173463.tif 000005
【００２７】
上記数３式において、ｉｃはコレクタ電流、ｉｂはベース電流、ｇｍはトランスコンダクタンス、ωは周波数（角速度）、Ｃｂｅはベースエミッタ間容量、及び、Ｃｃｂはコレクタベース間容量である。
【００２８】
バイポーラトランジスタにおいて、通常、ベース電流は略一定であるため、上記数３式より周波数が上がるとコレクタ電流は反比例して減少することがわかる。更に、このように周波数依存性を有するコレクタ電流は、ベースコレクタ間寄生容量、及びベースエミッタ間寄生容量により増減することもわかる。
【００２９】
上記の周波数依存性が大きいと、周波数によってコレクタ電流が変動することになり、結果として出力特性を悪化させることになる。ベースコレクタ間寄生容量、又はベースエミッタ間寄生容量が大きい場合も、同様に、コレクタ電流を変動させる要因となり結果として出力特性を悪化させることになる。
【００３０】
従来技術の欄で示したように、図７に示す従来のバイポーラトランジスタの構成図では、バイポーラトランジスタのベース層６は互いに分離されており、更にベース層６の外周とエミッタ層８との間にベース電極４があり、ベース層６の面積及び全周囲長が比較的大きくなっている。このことにより、コレクタベース間容量が生じてしまい、上記数３式のコレクタ電流ｉｃに影響を与え、結果として出力特性Ｖｏｕｔを劣化させている。
【００３１】
以下に示す本発明に係る実施の形態では、寄生容量、特にコレクタベース寄生容量を削減することを目指す。このことにより、以下の実施の形態は、出力特性Ｖｏｕｔに影響を及ぼす周波数を高域に移動させるものである。
【００３２】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るバンドギャップリファレンス回路におけるＰＮＰトランジスタのレイアウト図である。
【００３３】
第１の実施形態に係るレイアウトによると、まず、各トランジスタのベース層６が集約されている。集約されたベース層６の中央部に、エミッタ８及びエミッタ電極１２が集中されている。集中された複数エミッタ８の周りにベース電極４が接続されている。更に、集約されたベース層６の周りにコレクタ層１０が設けられ、集約されたベース層６を囲んでコレクタ電極２が接続されている。
【００３４】
上記のように各トランジスタのベース層６が集約されているので、各トランジスタ当たりのコレクタベース間容量が削減され得る。従って、出力特性Ｖｏｕｔに影響を及ぼす周波数を高域に移動させることが可能になる。
【００３５】
［第２の実施形態］
図２は、本発明の第２の実施形態に係るバンドギャップリファレンス回路におけるＰＮＰトランジスタのレイアウト図である。第２の実施形態は、第１の実施形態と略同様のものである。従って、第１の実施形態との差異を中心に説明する。
【００３６】
第２の実施形態に係るレイアウトによると、まず、エミッタ層８をその角部を取った形状（８角形状）とし、このことにより生じたスペースにベース電極４を配置している。
【００３７】
上記のようにエミッタ層８及びベース電極４を配置することによって、各エミッタ層に対するマッチング（対称性）がよくなり、ベースエミッタ間寄生容量及びコレクタベース間寄生容量が小さくなる。従って、出力特性Ｖｏｕｔに影響を及ぼす周波数を高域に移動させることが可能になる。
【００３８】
［第３の実施形態］
図３は、本発明の第３の実施形態に係るバンドギャップリファレンス回路におけるＰＮＰトランジスタのレイアウト図である。第３の実施形態は、第２の実施形態と略同様のものである。従って、第２の実施形態との差異を中心に説明する。
【００３９】
第３の実施形態に係るレイアウトでは、第２の実施形態に係るレイアウトのうち集約された複数エミッタ層８の周りに配置されていたベース電極４が取り除かれる。また、複数エミッタ層８の間にあるベース電極４は向きが４５°回転されて配置される。更に、第２の実施形態に係るレイアウトと比較して、集約される複数エミッタ層８及びエミッタ電極の距離がより縮められ、集約されるベース層６の面積がより縮められる。
【００４０】
上記のようにベース面積を削減することにより、コレクタベース間寄生容量が小さくなる。従って、出力特性Ｖｏｕｔに影響を及ぼす周波数を高域に移動させることが可能になる。
【００４１】
［第４の実施形態］
図４は、本発明の第４の実施形態に係るバンドギャップリファレンス回路におけるＰＮＰトランジスタのレイアウト図である。第４の実施形態は、第３の実施形態と略同様のものである。従って、第３の実施形態との差異を中心に説明する。
【００４２】
第４の実施形態に係るレイアウトでは、第３の実施形態に係るレイアウトと比較して、ベース層６がその角部を取った形状とされ、ベース層６の面積がより縮められている。
【００４３】
上記のようにベース面積を削減することにより、コレクタベース間寄生容量が小さくなる。従って、出力特性Ｖｏｕｔに影響を及ぼす周波数を高域に移動させることが可能になる。
【００４４】
［第５の実施形態］
前述のように、図７に示すような従来のバンドギャップリファレンス回路のレイアウトでは、回路内の各ＰＮＰトランジスタのベース領域が独立していた。このような回路に対して、高速で動作する回路（例えば、高速ＡＤコンバータ）が同一チップ上に混載されると、ＡＤコンバータで発生したノイズが基板を介してＰＮＰトランジスタに伝わってしまう。そうすると、ＰＮＰトランジスタのコレクタベース間寄生容量により、上述のように周波数特性が劣化していた。そこで、バンドギャップリファレンス回路において、第１の実施形態乃至第４の実施形態のように、複数のＰＮＰトランジスタのベース領域を集約することにより、コレクタベース間寄生容量が減少して周波数特性が向上する。
【００４５】
図５は、ＡＤコンバータ２２がバンドギャップリファレンス回路２０を使用する回路の例である。この回路では、バンドギャップリファレンス回路２０の電圧出力を基準電圧としてＡＤコンバータ２２に供給する。ＡＤコンバータ２２はそれを基にしてＡ／Ｄ（アナログ／デジタル）変換を行う。基準電圧は、バンドギャップリファレンス回路の外部にて、ＯＰアンプ等を用いて所望の電圧に加工されてもよい。
【００４６】
以上の説明では、バイポーラトランジスタのＰＮＰ型における本発明の適用を中心に述べてきた。本発明は勿論、他のバイポーラトランジスタにも適用可能であることは明白である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係るバンドギャップリファレンス回路におけるＰＮＰトランジスタのレイアウト図である。
【図２】本発明の第２の実施形態に係るバンドギャップリファレンス回路におけるＰＮＰトランジスタのレイアウト図である。
【図３】本発明の第３の実施形態に係るバンドギャップリファレンス回路におけるＰＮＰトランジスタのレイアウト図である。
【図４】本発明の第４の実施形態に係るバンドギャップリファレンス回路におけるＰＮＰトランジスタのレイアウト図である。
【図５】ＡＤコンバータがバンドギャップリファレンス回路を使用する回路の例である。
【図６】バンドギャップリファレンス回路の回路図例である。
【図７】従来のバンドギャップリファレンス回路におけるＰＮＰトランジスタ群を構成するＰＮＰトランジスタの配置例を示すレイアウト図である。
【符号の説明】
【００４８】
２・・・コレクタ電極、４・・・ベース電極、６・・・ベース層、８・・・エミッタ層、１０・・・コレクタ、１２・・・エミッタ電極、２０・・・バンドギャップリファレンス回路、２２・・・ＡＤコンバータ。
【図１】
2007173463.tif 000006
【図２】
2007173463.tif 000007
【図３】
2007173463.tif 000008
【図４】
2007173463.tif 000009
【図５】
2007173463.tif 000010
【図６】
2007173463.tif 000011
【図７】
2007173463.tif 000012