(57)【要約】【課題】デバイス特性の劣化を伴うことなくサイドウォールを形成することができる技術を提供する。【解決手段】半導体基板１上に高誘電率膜よりなるゲート絶縁膜５とポリシリコン膜を形成する。そして、ポリシリコン膜をパターニングすることにより、シリコンゲート電極６ａ、６ｂを形成する。続いて、半導体基板１上に酸化アルミニウム膜７および窒化シリコン膜よりなる積層膜を形成する。その後、窒化シリコン膜を異方性ドライエッチングすることにより、シリコンゲート電極６ａ、６ｂの側壁にだけ窒化シリコン膜８ａを残す。このとき、窒化シリコン膜の下層に形成されている酸化アルミニウム膜７がエッチングストッパとして機能する。次に、露出した酸化アルミニウム膜７を希フッ酸でウェットエッチングする。【選択図】図７
2007305819.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｄ）前記ゲート電極の側壁に形成されたサイドウォールとを備え、
前記サイドウォールは、酸化アルミニウム膜と絶縁膜との積層膜で形成され、前記酸化アルミニウム膜は前記半導体基板と接する一方、前記絶縁膜は前記半導体基板と接しないことを特徴とする半導体装置。
【請求項２】
前記サイドウォールは、前記積層膜を単位として多層形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記サイドウォールは、酸化アルミニウム膜と絶縁膜からなる積層膜より形成されており、前記積層膜に整合して前記半導体基板内に不純物拡散領域が形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記サイドウォールは、酸化アルミニウム膜と絶縁膜からなる第１積層膜と、前記第１積層膜上に形成され、酸化アルミニウム膜と絶縁膜からなる第２積層膜より形成されており、前記第１積層膜に整合して前記半導体基板内に浅い不純物拡散領域が形成され、前記第２積層膜に整合して前記半導体基板内に前記浅い不純物拡散領域よりも深く不純物が導入された深い不純物拡散領域が形成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記サイドウォールには、前記第２積層膜上に形成され、酸化アルミニウム膜と絶縁膜からなる第３積層膜が形成されており、前記第３積層膜に整合して前記深い不純物拡散領域に金属シリサイド膜が形成されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記絶縁膜は、前記酸化アルミニウム膜上に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記絶縁膜は、窒化シリコン膜であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記半導体基板は、ＳＯＩ基板であることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い高誘電率膜であることを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記ゲート電極は、金属膜あるいは金属シリサイド膜から形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記ゲート電極のゲート長は、２０ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記ゲート電極のゲート長は、１０ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項１３】
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記ゲート電極の側壁にサイドウォールを形成する工程とを備え、
前記（ｃ）工程は、
（ｃ１）前記ゲート電極上を含む前記半導体基板上に酸化アルミニウム膜を形成する工程と、
（ｃ２）前記酸化アルミニウム膜上に絶縁膜を形成する工程と、
（ｃ３）前記ゲート電極の側壁にだけ前記絶縁膜を残す工程と、
（ｃ４）前記（ｃ３）工程を実施することにより露出した前記酸化アルミニウム膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記（ｃ３）工程は、異方性ドライエッチングで実施し、前記（ｃ４）工程は、ウェットエッチングで実施することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記絶縁膜は、窒化シリコン膜であることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記（ｃ１）工程は、ＡＬＤ法で前記酸化アルミニウム膜を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１７】
前記（ｃ１）工程は、１００℃以上５００℃以下の温度で前記酸化アルミニウム膜を形成することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記（ｃ１）工程は、２００℃以上３００℃以下の温度で前記酸化アルミニウム膜を形成することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１９】
前記半導体基板は、ＳＯＩ基板であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項２０】
前記ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い高誘電率膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項２１】
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にシリコンゲート電極を形成する工程と、
（ｃ）前記シリコンゲート電極の側壁に第１積層膜を形成する工程と、
（ｄ）前記第１積層膜に整合して前記半導体基板内に浅い不純物拡散領域を形成する工程と、
（ｅ）前記シリコンゲート電極の側壁であって前記第１積層膜上に第２積層膜を形成する工程と、
（ｆ）前記第２積層膜に整合して前記半導体基板内に前記浅い不純物拡散領域よりも深く不純物が導入された深い不純物拡散領域を形成する工程と、
（ｇ）前記シリコンゲート電極の側壁であって前記第２積層膜上に第３積層膜を形成する工程と、
（ｈ）前記第３積層膜に整合して前記深い不純物拡散領域に第１金属シリサイド膜を形成する工程を備え、
前記第１積層膜、前記第２積層膜および前記第３積層膜の形成工程は、それぞれ、
（ｉ１）前記シリコンゲート電極上を含む前記半導体基板上に酸化アルミニウム膜を形成する工程と、
（ｉ２）前記酸化アルミニウム膜上に第１絶縁膜を形成する工程と、
（ｉ３）前記第１絶縁膜を異方性ドライエッチングにより前記シリコンゲート電極の側壁にだけ前記第１絶縁膜を残す工程と、
（ｉ４）前記（ｉ３）工程により露出した前記酸化アルミニウム膜をウェットエッチングにより除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２２】
さらに、
（ｊ）前記（ｈ）工程後、前記半導体基板上に第２絶縁膜を形成する工程と、
（ｋ）前記第２絶縁膜の表面に前記シリコンゲート電極を露出する工程と、
（ｌ）前記シリコンゲート電極上を含む前記第２絶縁膜上に金属膜を形成する工程と、
（ｍ）前記金属膜と前記シリコンゲート電極を反応させて第２金属シリサイド膜からなるゲート電極を形成する工程を備えることを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２３】
前記第１金属シリサイド膜と前記第２金属シリサイド膜は同じ種類の膜であることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２４】
前記（ｈ）工程は、前記シリコンゲート電極にも前記第１金属シリサイド膜を形成し、前記第１金属シリサイド膜からなるゲート電極を形成することを特徴とする請求項２２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、半導体基板の削れを防止する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平７−１１５１８８号公報（特許文献１）には、ゲート電極とドレイン領域の間の高周波特性を高めるために、サイドウォールを酸化アルミニウムからなる第１サイドウォールと窒化シリコン膜からなる第２サイドウォールで形成する技術が開示されている。
【０００３】
特開２００３−３３８５０７号公報（特許文献２）には、ＭＩＳ（Metal Insulator Semiconductor）トランジスタの短チャネル効果を抑制して、信号の高速化を実現するために、サイドウォールを酸化アルミニウム膜からなる第１サイドウォールと酸化シリコン膜からなる第２サイドウォールで形成する技術が開示されている。
【０００４】
また、IEEE international ELECTRON DEVICES meeting 2005（非特許文献１）には、積層化されたサイドウォールが開示されている。
【特許文献１】特開平７−１１５１８８号公報（段落００３０〜段落００３１、図１）
【特許文献２】特開２００３−３３８５０７号公報（段落００１２〜段落００１７、図１）
【非特許文献１】IEEE international ELECTRON DEVICES meeting 2005 IEDM05-69〜IEDM05-72
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）においては、短チャネル効果を抑制し、抵抗の小さなソース領域およびドレイン領域を形成するため、ゲート近傍は薄いサイドウォールに整合した浅い不純物拡散領域、ゲートから離れると厚いサイドウォールに整合した深い不純物領域を形成する必要がある。
【０００６】
上述したサイドウォールは、例えば、ゲート電極上を含む半導体基板上に酸化シリコン膜を形成し、その後、異方性ドライエッチングにより、ゲート電極の側壁にだけ酸化シリコン膜を残すことで形成される。ここで、サイドウォールは、ソース領域およびドレイン領域を構成する不純物領域の幅を規定する重要な機能を有する。したがって、サイドウォールの幅をできるだけ設計値に近づける必要があるため、サイドウォールを形成する異方性ドライエッチングは、エッチング過剰なオーバーエッチングで行なわれる。すなわち、エッチング不足であると、サイドウォールの端部が裾を引き、サイドウォールの幅が設計値からずれるので、サイドウォールの端部が裾を引かないようにオーバーエッチングを行なっている。
【０００７】
しかし、オーバーエッチングを行なうと、シリコンよりなる半導体基板の表面を削ることになる。つまり、ゲート電極の側壁に形成したサイドウォールの外側領域において、半導体基板が削れることになる。この領域は不純物を導入して深い不純物拡散領域を形成する領域となるが、半導体基板が削れることにより、この深い不純物拡散領域の厚さが薄くなる。ソース領域あるいはドレイン領域の一部となる深い不純物拡散領域の厚さが薄くなると、ソース領域およびドレイン領域の抵抗が高くなるという問題点がある。さらに、深い不純物拡散領域は、不純物をイオン注入した後、注入した不純物を活性化するため、熱処理を行なう。この熱処理は、不純物をイオン注入することによって生じた結晶欠陥を回復させる機能を有している。結晶欠陥の回復は、結晶が壊れていな結晶領域を元に結晶回復が進行する。したがって、半導体基板が削れるとイオン注入がされない領域が少なくなり、イオン注入されずに結晶が壊れない結晶領域が少なくなる。すると、結晶回復するための元になる結晶領域が少ないため、結晶欠陥の回復が進みにくいという問題点もある。
【０００８】
このような問題点は、通常のシリコンよりなる半導体基板を用いた場合にも発生すると考えられるが、特に、シリコン層が薄いＳＯＩ（Silicon On Insulator）基板を用いた場合、より問題点が顕在化する。ＳＯＩ基板では、半導体基板内に埋め込み絶縁膜が形成され、この埋め込み絶縁膜上に非常に薄い（５ｎｍ程度）のシリコン層が形成されている。そして、このシリコン層にイオン注入することにより、ソース領域およびドレイン領域を形成している。したがって、サイドウォールを形成する工程で実施されるオーバーエッチングにより、シリコン層が削れると、非常に薄いシリコン層がさらに薄くなり、ソース領域およびドレイン領域の抵抗が上昇してしまう。つまり、ＳＯＩ基板では、シリコン層を１ｎｍでも削りたくないという事情が存在する。
【０００９】
一方、半導体基板の削れを回避するため、サイドウォールを形成する際、オーバーエッチングを行なわないと、上述したようにサイドウォールの端部が裾を引き、サイドウォールの幅が設計値からずれてしまうという問題点がある。この場合、個々の半導体装置でサイドウォールの幅がばらつき、半導体装置のデバイス特性がばらつきやすくなるという問題点が発生する。
【００１０】
また、近年、ＭＩＳＦＥＴの微細化に伴い、ゲート絶縁膜の膜厚も薄いものが要求されてきている。通常、ゲート絶縁膜として酸化シリコン膜が使用されてきているが、膜厚の薄膜化によってゲート絶縁膜をトンネルするリーク電流が無視できなくなってきている。
【００１１】
そこで、容量は同じでも物理膜厚を厚くできる高誘電率膜の使用が検討されている。酸化シリコン膜よりも誘電率の高い高誘電率膜によれば、容量を同じにしても物理膜厚を厚くすることができるので、トンネル電流によるリーク電流を低減することができる。また、ＭＩＳＦＥＴの微細化に伴い、ゲート電極のゲート長も小さくなってきている。
【００１２】
このようなゲート電極と高誘電率膜よりなるゲート絶縁膜を使用する場合、特にサイドウォール形成工程や熱処理工程などのプロセスに起因して、高誘電率膜の上下界面に酸化シリコン膜が形成されるという問題点がある。これは、ゲート絶縁膜に酸化シリコン膜を使用する場合には見られなかった現象である。つまり、ゲート絶縁膜に高誘電率膜を使用し、ゲート電極のゲート長を小さくすると、プロセスに起因して高誘電率膜の上下界面に酸化シリコン膜が形成され、実質的にゲート絶縁膜が厚くなる。ゲート絶縁膜が厚くなると、酸化シリコン換算膜厚（ＥＯＴ）が大きくなり、ソース領域とドレイン領域の間を流れる駆動電流がとれなくなる問題点が発生する。さらに、ゲート絶縁膜が厚くなると、短チャネル効果も顕著となり、ＭＩＳＦＥＴのしきい値電圧がばらつきやすくなる。このような問題点は、高誘電率膜の上下界面に不要な酸化シリコン膜が形成されることに起因し、この現象は、例えばゲート長を２０ｎｍ以下、とりわけ１０ｎｍ以下にすると顕著に現れる。
【００１３】
以上述べたことから、サイドウォールを形成する際、デバイス特性の劣化を伴う種々の問題点が発生することがわかる。
【００１４】
本発明の目的は、デバイス特性の劣化を伴うことなくサイドウォールを形成することができる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明による半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｄ）前記ゲート電極の側壁に形成されたサイドウォールとを備える。そして、前記サイドウォールは、酸化アルミニウム膜と絶縁膜との積層膜で形成され、前記酸化アルミニウム膜は前記半導体基板と接する一方、前記絶縁膜は前記半導体基板と接しないことを特徴とするものである。
【００１８】
また、本発明による半導体装置の製造方法は、（ａ）半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｃ）前記ゲート電極の側壁にサイドウォールを形成する工程とを備える。そして、前記（ｃ）工程は、（ｃ１）前記ゲート電極上を含む前記半導体基板上に酸化アルミニウム膜を形成する工程と、（ｃ２）前記酸化アルミニウム膜上に絶縁膜を形成する工程と、（ｃ３）前記ゲート電極の側壁にだけ前記絶縁膜を残す工程と、（ｃ４）前記（ｃ３）工程を実施することにより露出した前記酸化アルミニウム膜を除去する工程とを有する。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
ゲート電極の側壁に形成するサイドウォールを酸化アルミニウム膜と絶縁膜の積層膜で形成することにより、絶縁膜のエッチングの際、酸化アルミニウム膜がエッチングストッパとして機能するので、半導体基板の削れを抑制できる。また、ゲート電極の側壁に酸化アルミニウム膜を形成することにより、サイドウォールの形成工程などのプロセスにおいて、高誘電率膜の上下界面に不要な酸化シリコン膜が形成されることを抑制できる。
【発明を実施するための最良の形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
本実施の形態１における半導体装置として、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを同一の半導体基板に形成したＣＭＩＳＦＥＴ（Complementary MISFET）を例に挙げて説明する。
【００２７】
図１は、本実施の形態１におけるＣＭＩＳＦＥＴの構成を示す断面図である。図１において、左側のＭＩＳＦＥＴがｎチャネル型ＭＩＳＦＥＴを示し、右側のＭＩＳＦＥＴがｐチャネル型ＭＩＳＦＥＴを示している。
【００２８】
図１に示すように、シリコン単結晶よりなる半導体基板１の主面（素子形成面）には、素子分離領域２が形成されている。素子分離領域２で分離された活性領域には、半導体領域であるウェルが形成されている。活性領域のうち、ｎチャネル型ＭＩＳＦＥＴ形成領域の半導体基板１内には、ホウ素（Ｂ）などのｐ型不純物を導入したｐ型ウェル３が形成されている。同様に、活性領域のうち、ｐチャネル型ＭＩＳＦＥＴ形成領域の半導体基板１内には、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型ウェル４が形成されている。
【００２９】
次に、ｐ型ウェル３上に形成されているｎチャネル型ＭＩＳＦＥＴの構成について説明する。まず、ｎチャネル型ＭＩＳＦＥＴは、ｐ型ウェル３上にゲート絶縁膜５を有しており、このゲート絶縁膜５上にゲート電極２７が形成されている。ゲート絶縁膜５は、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成されている。高誘電率膜としては、例えば、酸化ハフニウム膜などがあげられる。ゲート絶縁膜５として高誘電率膜から形成されるとしたが、これに限らず、例えば、酸窒化シリコン膜や酸化シリコン膜から構成するようにしてもよい。
【００３０】
ゲート電極２７は、金属シリサイド膜から形成され、例えばニッケルシリサイド膜から構成される。また、ゲート電極２７は、金属膜あるいはポリシリコン膜から形成するようにしてもよい。本実施の形態１では、ゲート電極２７のゲート長は、１０ｎｍ以下になるように微細化されている。
【００３１】
ゲート電極２７の両側の側壁には、サイドウォール２０が形成されている。サイドウォール２０は、ｎチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域を浅い不純物拡散領域と深い不純物拡散領域から形成するために形成されている。すなわち、サイドウォール２０の下部にある半導体基板１内には、浅いｎ型不純物拡散領域１０が形成されており、この浅いｎ型不純物拡散領域１０の外側には、深いｎ型不純物拡散領域１５が形成されている。
【００３２】
浅いｎ型不純物拡散領域１０および深いｎ型不純物拡散領域１５は、リンや砒素などのｎ型不純物を導入した半導体領域であり、深いｎ型不純物拡散領域１５には、浅いｎ型不純物拡散領域１０に比べて深くｎ型不純物が導入されている。
【００３３】
この浅いｎ型不純物拡散領域１０と深いｎ型不純物拡散領域１５によってソース領域およびドレイン領域が形成されている。つまり、ゲート電極２７の端部下に浅いｎ型不純物拡散領域１０を設けることで、ゲート電極２７の端部下における電界集中を抑制することができる。
【００３４】
深いｎ型不純物拡散領域１５には、例えばニッケルシリサイド膜２３が形成されている。このニッケルシリサイド膜２３は、深いｎ型不純物拡散領域１５を含むソース領域あるいはドレイン領域の低抵抗化のために形成される。なお、ニッケルシリサイド膜２３に変えてコバルトシリサイド膜やチタンシリサイド膜を形成してもよい。以上のようにしてｎチャネル型ＭＩＳＦＥＴが形成されている。
【００３５】
次に、ｎ型ウェル４上に形成されているｐチャネル型ＭＩＳＦＥＴの構成について説明する。まず、ｐチャネル型ＭＩＳＦＥＴは、ｎ型ウェル４上にゲート絶縁膜５を有しており、このゲート絶縁膜５上にゲート電極３０が形成されている。ゲート絶縁膜５は、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成されている。高誘電率膜としては、例えば、酸化ハフニウム膜などがあげられる。ゲート絶縁膜５として高誘電率膜から形成されるとしたが、これに限らず、例えば、酸窒化シリコン膜や酸化シリコン膜から構成するようにしてもよい。
【００３６】
ゲート電極３０は、金属シリサイド膜から形成され、例えばプラチナシリサイド膜から構成される。また、ゲート電極３０は、金属膜あるいはポリシリコン膜から形成するようにしてもよい。本実施の形態１では、ゲート電極３０のゲート長は、２０ｎｍ以下、望ましくは１０ｎｍ以下になるように微細化されている。
【００３７】
ゲート電極３０の両側の側壁には、サイドウォール２０が形成されている。サイドウォール２０は、ｐチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域を浅い不純物拡散領域と深い不純物拡散領域から形成するために形成されている。すなわち、サイドウォール２０の下部にある半導体基板１内には、浅いｐ型不純物拡散領域１１が形成されており、この浅いｐ型不純物拡散領域１１の外側には、深いｐ型不純物拡散領域１６が形成されている。
【００３８】
浅いｐ型不純物拡散領域１１および深いｐ型不純物拡散領域１６は、ホウ素などのｐ型不純物を導入した半導体領域であり、深いｐ型不純物拡散領域１６には、浅いｐ型不純物拡散領域１１に比べて深くｐ型不純物が導入されている。
【００３９】
この浅いｐ型不純物拡散領域１１と深いｐ型不純物拡散領域１６によってソース領域およびドレイン領域が形成されている。つまり、ゲート電極３０の端部下に浅いｐ型不純物拡散領域１１を設けることで、ゲート電極３０の端部下における電界集中を抑制することができる。
【００４０】
深いｐ型不純物拡散領域１６には、例えばニッケルシリサイド膜２３が形成されている。このニッケルシリサイド膜２３は、深いｐ型不純物拡散領域１６を含むソース領域あるいはドレイン領域の低抵抗化のために形成される。なお、ニッケルシリサイド膜２３に変えてコバルトシリサイド膜やチタンシリサイド膜を形成してもよい。以上のようにしてｐチャネル型ＭＩＳＦＥＴが形成されている。
【００４１】
次に、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの上部には、窒化シリコン膜３１と酸化シリコン膜３２の積層膜からなる層間絶縁膜が形成されている。そして、この層間絶縁膜には、コンタクトホール３３が形成されており、このコンタクトホール３３を埋め込むようにプラグ３４が形成されている。プラグ３４は、例えばバリア導体膜であるチタン／窒化チタン膜とタングステン膜の積層膜で形成されている。プラグ３４を形成した酸化シリコン膜３２上には、配線３５が形成されている。配線３５は、例えば、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。なお、本実施の形態１では、配線３５をアルミニウム膜から形成する例を示しているが、これに限らず、例えば、ダマシン法による銅配線から配線３５を形成してもよい。
【００４２】
次に、本発明の特徴的な構成について説明する。本発明の特徴的な構成は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで共通するため、ｎチャネル型ＭＩＳＦＥＴを例に挙げて説明する。ｎチャネル型ＭＩＳＦＥＴにおいて、本発明の特徴の１つは、サイドウォール２０の構成である。図１を見てわかるように、サイドウォール２０は、第１積層膜９、第２積層膜１４および第３積層膜１９より構成されている。すなわち、本実施の形態１におけるサイドウォール２０は、積層膜を単位として多層形成されている。
【００４３】
本実施の形態１におけるサイドウォール２０においては、ゲート電極２７の側壁に第１積層膜９が形成され、この積層膜９の外側に積層膜１４が形成されている。そして、積層膜１４の外側に積層膜１９が形成されている。このように構成されたサイドウォール２０に整合して、浅いｎ型不純物拡散領域１０、深いｎ型不純物拡散領域１５およびニッケルシリサイド膜２３が形成されている。つまり、一番内側の第１積層膜９に整合して浅いｎ型不純物拡散領域１０が形成され、第２積層膜１４に整合して深いｎ型不純物拡散領域１５が形成されている。そして、第３積層膜１９に整合してニッケルシリサイド膜２３が形成されている。
【００４４】
ここで、本実施の形態１では、後述する製造方法で詳細に説明するように、第１積層膜９、第２積層膜１４および第３積層膜１９の幅を高精度に形成することができる。このため、それぞれの積層膜に整合して形成される浅いｎ型不純物拡散領域１０、深いｎ型不純物拡散領域１５およびニッケルシリサイド膜２３の形成位置を精度良く設計値に合わせることができる。このため、複数の素子間において、素子の電気的特性のばらつきを抑制することができる効果が得られる。
【００４５】
次に、本発明の特徴の１つである個々の積層膜の構成について説明する。個々の積層膜は、酸化アルミニウム膜と絶縁膜の積層構造をしている。絶縁膜は、例えば窒化シリコン膜から構成されるが、酸化シリコン膜を使用してもよい。個々の積層膜において、下層に酸化アルミニウム膜が形成され、この酸化アルミニウム膜上に窒化シリコン膜が形成されている。すなわち、酸化アルミニウム膜は半導体基板１と接する一方、窒化シリコン膜は半導体基板１と接しないように構成されている。言い換えれば、個々の積層膜において、酸化アルミニウム膜がＬ字状の形状をしており、このＬ字形状をした酸化アルミニウム膜上に窒化シリコン膜が形成されている。このように構成することにより、後述する製造方法で詳細に説明するように、個々の積層膜を形成するエッチングの際、半導体基板１を削ってしまうことを抑制できるのである。簡単に説明すると、窒化シリコン膜はドライエッチングで除去するが、このとき、窒化シリコン膜の下層に形成されている酸化アルミニウム膜は、ドライエッチングに対して耐性が高いので、エッチングストッパとして機能するのである。すなわち、酸化アルミニウム膜がエッチングストッパとして機能するため、酸化アルミニウム膜の下層にある半導体基板１の削れを抑制することができる。半導体基板１の削れを抑制できるため、半導体基板１内に形成されるソース領域およびドレイン領域の厚さを充分に確保することができる。半導体基板１が削れると、ソース領域およびドレイン領域の厚さが薄くなり、ソース領域あるいはドレイン領域の抵抗が上昇する不都合が生じる。しかし、本実施の形態１におけるサイドウォール２０によれば、サイドウォール２０を構成する個々の積層膜を形成する際、半導体基板１を削ることを防止できるので、ソース領域あるいはドレイン領域の高抵抗化を抑制することができる。
【００４６】
さらに、ソース領域およびドレイン領域は、不純物をイオン注入した後、注入した不純物を活性化するため、熱処理を行なう。この熱処理は、不純物をイオン注入することによって生じた結晶欠陥を回復させる機能を有している。結晶欠陥の回復は、結晶が壊れていない結晶領域を元に結晶回復が進行する。したがって、半導体基板が削れるとイオン注入がされない領域が少なくなり、イオン注入されずに結晶が壊れない結晶領域が少なくなる。すると、結晶回復するための元になる結晶領域が少ないため、結晶欠陥の回復が進みにくいという不都合が生じる。しかし、本実施の形態１では、サイドウォール２０の形成工程において、半導体基板１が削れることを防止できるので、上述した不都合を回避することができる。
【００４７】
また、ゲート絶縁膜５として高誘電率膜が使用されているが、この場合、サイドウォール２０の形成工程やその他の熱処理工程などにおいて、高誘電率膜の上下界面に酸化シリコン膜が形成されてしまうという問題がある。このような問題が発生すると、実質的にゲート絶縁膜が厚くなる。ゲート絶縁膜が厚くなると、酸化シリコン換算膜厚（ＥＯＴ）が大きくなり、ソース領域とドレイン領域の間を流れる駆動電流がとれなくなる問題点が発生する。さらに、ゲート絶縁膜が厚くなると、短チャネル効果も顕著となり、ＭＩＳＦＥＴのしきい値電圧がばらつきやすくなる。しかし、本実施の形態１では、サイドウォール２０を構成する第１積層膜９を酸化アルミニウム膜と窒化シリコン膜の積層膜から形成し、酸化アルミニウム膜をゲート電極２７およびゲート絶縁膜５に接するように構成している。酸化アルミニウム膜は、酸化アルミニウム膜中を酸素が透過することを抑制するバリア性を有する。したがって、サイドウォール２０の形成工程やその後の熱処理工程において、高誘電率膜よりなるゲート絶縁膜５に酸素を供給することを酸化アルミニウム膜で遮断することができる。このため、高誘電率膜の上下界面に酸化シリコン膜が形成されることを抑制することができる。
【００４８】
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【００４９】
まず、図２に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１を用意する。このとき、半導体基板１は、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１の主面上に素子間を分離する素子分離領域２を形成する。素子分離領域２は、素子が互いに干渉しないようにするために設けられる。この素子分離領域２は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。図１では、ＳＴＩ法によって形成された素子分離領域２を示している。ＳＴＩ法では、以下のようにして素子分離領域２を形成している。すなわち、半導体基板１にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）により、半導体基板１上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域２を形成することができる。
【００５０】
次に、素子分離領域２で分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェル３を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェル４を形成する。ｐ型ウェル３は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１に導入することで形成される。同様に、ｎ型ウェル４は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板１に導入することで形成される。
【００５１】
続いて、ｐ型ウェル３の表面領域およびｎ型ウェル４の表面領域にチャネル形成用の半導体領域を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。ｐ型ウェル３の表面領域には、例えばホウ素などのｐ型不純物を導入し、ｎ型ウェル４の表面領域には、例えばリンや砒素などのｎ型不純物を導入する。このようにして、ｐ型ウェル３あるいはｎ型ウェル４の表面領域にチャネル形成用の半導体領域を形成することができる。
【００５２】
次に、図３に示すように、半導体基板１上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成される。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜５として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜５の膜厚について、極薄化が要求されるようになってきている。特に、本実施の形態１では、ゲート電極のゲート長を１０ｎｍ以下で形成する。したがって、ゲート電極の微細化に伴ってゲート電極下に形成されるゲート絶縁膜５の膜厚も薄くする必要がある。このように薄い酸化シリコン膜をゲート絶縁膜５として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００５３】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００５４】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００５５】
上述したように、ゲート絶縁膜５として高誘電率膜を使用することが望ましいが、例えば酸化シリコン膜を用いてもよい。このとき、酸化シリコン膜は、例えば熱酸化法を使用して形成することができる。また、例えば、ゲート絶縁膜５を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜５と半導体基板１との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜５のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜５に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１の表面に酸化シリコン膜からなるゲート絶縁膜５を形成した後、窒素を含む雰囲気中で半導体基板１を熱処理し、ゲート絶縁膜５と半導体基板１との界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００５６】
続いて、ゲート絶縁膜５上にポリシリコン膜を形成する。ポリシリコン膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用してポリシリコン膜をパターニングすることにより、図４に示すようなシリコンゲート電極６ａ、６ｂを形成する。シリコンゲート電極６ａ、６ｂのゲート長は、例えば２０ｎｍ以下、望ましくは１０ｎｍ以下となっている。すなわち、本実施の形態１で形成されるシリコンゲート電極６ａ、６ｂは微細化されている。
【００５７】
次に、図５に示すように、シリコンゲート電極６ａ、６ｂを形成した半導体基板１上に酸化アルミニウム膜７を形成する。酸化アルミニウム膜７は、例えば、ＡＬＤ（Atomic Layer Deposition）法を使用して形成することができる。ＡＬＤ法で酸化アルミニウム膜を形成する際の温度は、１００℃〜５００℃、望ましくは２００℃〜３００℃である。したがって、酸化アルミニウム膜７は比較的低温で形成することができるので、酸化アルミニウム膜７の形成工程で、ゲート絶縁膜５を構成する高誘電率膜の上下界面に酸化シリコン膜が形成されることを抑制できる。さらに、酸化アルミニウム膜７は、酸素および窒素の透過性が低いので、ゲート絶縁膜５に接触するように形成することにより、その後の熱処理工程などにおいて、ゲート絶縁膜５に酸素が供給されることを抑制することができる。つまり、酸化アルミニウム膜７を形成することにより、その後の工程で生じる酸素の供給を抑制することができるので、高誘電率膜と酸素の反応が抑制され、高誘電率膜の上下界面に酸化シリコン膜が形成されることを抑制できる。このため、ゲート絶縁膜５の実質的な物理膜厚の増加を抑制でき、ドレイン電流の減少を抑えることができる。すなわち、ＭＩＳＦＥＴの電気的特性の向上を図ることができる。このように酸化アルミニウム膜７には、酸化アルミニウム膜７自体を形成する際に比較的低温で実現できる利点と、ゲート絶縁膜５へ酸素および窒素の供給を抑制できる利点とを有している。なお、酸化アルミニウム膜７の膜厚は、１ｎｍ〜４ｎｍ程度である。
【００５８】
続いて、図６に示すように、酸化アルミニウム膜７上に窒化シリコン膜８を形成する。窒化シリコン膜８は、例えば、ＣＶＤ法を使用して形成することができる。酸化アルミニウム膜７上に形成する絶縁膜は、窒化シリコン膜８に限らず、例えば、酸化シリコン膜であってもよい。つまり、酸化アルミニウム膜７上に形成される絶縁膜は容易にドライエッチングできる膜であればよい。なお、窒化シリコン膜８の膜厚は、１ｎｍ〜５ｎｍ程度である。
【００５９】
次に、図７に示すように、窒化シリコン膜８を異方性ドライエッチングにより除去する。これにより、シリコンゲート電極６ａ、６ｂの側壁にだけ窒化シリコン膜８ａが残存する。ここで、窒化シリコン膜８の異方性ドライエッチングの際、下層に形成されている酸化アルミニウム膜７が露出する。酸化アルミニウム膜７は、ドライエッチングに対して耐性が高い膜であるので、除去されることはない。すなわち、酸化アルミニウム膜７は、窒化シリコン膜８を除去するドライエッチングの際、エッチングストッパとして機能する。このため、酸化アルミニウム膜７の下部にある半導体基板１がドライエッチングによって削れることはない。半導体基板１は、シリコンより形成されているため、酸化アルミニウム膜７が形成されていないと、窒化シリコン膜８のドライエッチングの際、削れてしまう。特に、シリコンゲート電極６ａ、６ｂの側壁に形成する窒化シリコン膜８ａの幅を設計値に近づけるため、窒化シリコン膜８のドライエッチングは、オーバーエッチングで実施される。つまり、窒化シリコン膜８のドライエッチングが不充分であると、シリコンゲート電極６ａ、６ｂの側壁に形成されている窒化シリコン膜８ａが裾を引き、窒化シリコン膜８ａの幅が設計値から大幅にずれてしまう。そこで、窒化シリコン膜８のドライエッチングをオーバーエッチングで実施している。窒化シリコン膜８のドライエッチングをオーバーエッチングで実施すると、シリコンゲート電極６ａ、６ｂの側壁以外の領域では、半導体基板１を構成するシリコンが露出し、露出したシリコンを削り込んでしまう。
【００６０】
半導体基板１を削り込んでしまうと、その後の工程で形成されるソース領域およびドレイン領域の厚さが薄くなり、ソース領域およびドレイン領域の高抵抗化を招いてしまう。さらに、ソース領域およびドレイン領域は、不純物をイオン注入した後、注入した不純物を活性化するため、熱処理を行なう。この熱処理は、不純物をイオン注入することによって生じた結晶欠陥を回復させる機能を有している。結晶欠陥の回復は、結晶が壊れていない結晶領域を元に結晶回復が進行する。したがって、半導体基板が削れるとイオン注入がされない領域が少なくなり、イオン注入されずに結晶が壊れない結晶領域が少なくなる。すると、結晶回復するための元になる結晶領域が少ないため、結晶欠陥の回復が進みにくいという不都合が生じる。このようなことから、窒化シリコン膜８のドライエッチングの際、半導体基板１自体を削りたくない事情が存在する。
【００６１】
そこで、本実施の形態１では、半導体基板１と窒化シリコン膜８との間に酸化アルミニウム膜７を形成している。これにより、窒化シリコン膜８のドライエッチングをオーバーエッチングで実施しても、酸化アルミニウム膜７がエッチングストッパとして機能することから、シリコンよりなる半導体基板１が削れること（リセス）を防止することができる。このため、半導体基板１が削れることによる不都合を解決することができる。
【００６２】
次に、図８に示すように、窒化シリコン膜８を除去することにより露出した酸化アルミニウム膜７を除去する。露出した酸化アルミニウム膜７の除去は、例えば、希フッ酸を用いたウェットエッチングにより実施することができる。希フッ酸を用いたウェットエッチングによって、露出した酸化アルミニウム膜７は除去されるが、この酸化アルミニウム膜７の下部にある半導体基板１は削れない。希フッ酸では、容易に酸化アルミニウム膜７を除去できる一方、シリコンを削ることがないので、酸化アルミニウム膜７の除去工程で半導体基板１に削れが発生することはない。
【００６３】
希フッ酸によるウェットエッチングでは、窒化シリコン膜８ａは除去されないので、シリコンゲート電極６ａ、６ｂの側壁に形成されている窒化シリコン膜８ａはそのまま残存する。このため、窒化シリコン膜８ａで覆われている酸化アルミニウム膜７ａはシリコンゲート電極６ａ、６ｂの側壁に残存する。このようにして、シリコンゲート電極６ａ、６ｂの側壁に酸化アルミニウム膜７ａと窒化シリコン膜８ａよりなる第１積層膜９が形成される。この第１積層膜９は、下層に酸化アルミニウム膜７ａが形成され、この酸化アルミニウム膜７ａ上に窒化シリコン膜８ａが形成されている。酸化アルミニウム膜７ａは、シリコンゲート電極６ａ、６ｂの側壁に沿って形成され、Ｌ字形状に形成されている。この酸化アルミニウム膜７ａは、Ｌ字形状に形成されているため、半導体基板１に接触している部分が存在する。これに対し、窒化シリコン膜８ａは、酸化アルミニウム膜７ａ上に形成されているため、半導体基板１と直接接触していない。
【００６４】
第１積層膜９は、窒化シリコン膜８ａを形成する際、充分なオーバーエッチングがなされているので、窒化シリコン膜８ａは裾を引くことを防止できる。このため、第１積層膜９の幅は、高精度で形成することができ、設計値に近い幅を実現することができる。一方、窒化シリコン膜８をオーバーエッチングしても、窒化シリコン膜８の下層には、酸化アルミニウム膜７が形成されているので、シリコンよりなる半導体基板１を削ることを防止できる。以上のことから、本実施の形態１によれば、シリコンゲート電極６ａ、６ｂの側壁に高精度に幅を制御された第１積層膜９を形成することができるとともに、高精度の幅を有する第１積層膜９を形成しても、半導体基板１の削れを防止できる。
【００６５】
ここで、特許文献１には、ゲート電極の側壁に酸化アルミニウム膜よりなる第１サイドウォールと第１サイドウォールの外側に窒化シリコン膜よりなる第２サイドウォールを形成する技術が開示されている。しかし、特許文献１に記載されている技術は、酸化アルミニウム膜よりなる第１サイドウォールと窒化シリコン膜よりなる第２サイドウォールの両方とも半導体基板に接触している。
【００６６】
特許文献１に記載されたサイドウォールの構成と本実施の形態１における第１積層膜９の構成は、酸化アルミニウム膜と窒化シリコン膜との積層膜で形成されている点で共通する。しかし、特許文献１に記載されたサイドウォールは、第１サイドウォールと第２サイドウォールの両方とも半導体基板に接している。すなわち、酸化アルミニウム膜と窒化シリコン膜の両方とも半導体基板に接していることになる。これに対し、本実施の形態１の第１積層膜９では、酸化アルミニウム膜７ａは半導体基板１に接しているが窒化シリコン膜８ａは半導体基板１に接してはいない。この点が本実施の形態１と特許文献１に記載された技術の大きく異なる点である。
【００６７】
酸化アルミニウム膜と窒化シリコン膜が両方とも半導体基板に接している構成は、例えば以下に示すようにして形成することができる。例えば、ゲート電極を含む半導体基板上に酸化アルミニウム膜を形成し、その後、異方性ドライエッチングによって酸化アルミニウム膜を除去し、ゲート電極の側壁にだけ酸化アルミニウム膜を形成する。続いて、側壁に酸化アルミニウム膜が残存したゲート電極を含む半導体基板上に窒化シリコン膜を形成する。そして、窒化シリコン膜に対して、異方性ドライエッチングを施すことにより、酸化アルミニウム膜よりなる第１サイドウォールの外側に窒化シリコン膜よりなる第２サイドウォールを形成する。このようにして、特許文献１に記載されたサイドウォール構造を形成することができる。このような製造方法の場合、酸化アルミニウム膜をドライエッチングする際および窒化シリコン膜をドライエッチングする際、半導体基板を削ることになる。
【００６８】
これに対し、本実施の形態１における第１積層膜９を形成する工程では、シリコンゲート電極６ａ、６ｂを含む半導体基板１上に酸化アルミニウム膜７と窒化シリコン膜８とを積層形成している。そして、窒化シリコン膜８を異方性ドライエッチングすることにより、シリコンゲート電極６ａ、６ｂの側壁にだけ窒化シリコン膜８ａを残し、それ以外の領域に形成されている窒化シリコン膜８を除去している。このとき、窒化シリコン膜８の下層に形成されている酸化アルミニウム膜７がエッチングストッパとして機能するので、半導体基板１を削ることはない。その後、露出した酸化アルミニウム膜７は希フッ酸によるウェットエッチングにより除去される。このとき、希フッ酸によるウェットエッチングでは、半導体基板１が削れることはない。本実施の形態１では、製造工程において、窒化シリコン膜８を除去する際のエッチングストッパとして酸化アルミニウム膜７を機能させる点に特徴があり、このように構成することにより、半導体基板１の削れを防止できるのである。このような製造工程をとると必然的に、酸化アルミニウム膜７ａが半導体基板１に接する一方、窒化シリコン膜８ａが半導体基板１に直接接しなくなる。
【００６９】
以上のことから、特許文献１に記載されたサイドウォールの構成では、半導体基板に削れが発生するが、本実施の形態１で説明している第１積層膜９の構成では、高精度に第１積層膜９の幅を形成しながら、半導体基板に削れが発生しない顕著な効果を奏する。
【００７０】
酸化アルミニウム膜７ａは、酸素および窒素を透過させにくいという性質がある。このため、シリコンゲート電極６ａ、６ｂの側壁に酸化アルミニウム膜７ａを形成することにより、ゲート絶縁膜５を構成する高誘電率膜の上下界面に酸化シリコン膜が形成されることを抑制できる。特に、高誘電率膜の上下界面に酸化シリコン膜が形成されるのは、シリコンゲート電極６ａ、６ｂのゲート長が、２０ｎｍ以下さらには１０ｎｍ以下になると顕著に現れる。したがって、本発明の構成は、シリコンゲート電極６ａ、６ｂのゲート長が２０ｎｍ以下、望ましくは１０ｎｍ以下のものに適用すると顕著な効果を得ることができる。この観点から見ると、シリコンゲート電極６ａ、６ｂの側壁に酸化アルミニウム膜７ａだけからなるサイドウォールを形成してもよいように思われる。しかし、この構成は、半導体基板１の削れを防止する観点から困難である。すなわち、シリコンゲート電極６ａ、６ｂの側壁に酸化アルミニウム膜７ａからなるサイドウォールを形成する場合、シリコンゲート電極６ａ、６ｂを含む半導体基板１上に酸化アルミニウム膜７を形成し、形成した酸化アルミニウム膜７を異方性ドライエッチングで除去する。これにより、シリコンゲート電極６ａ、６ｂの側壁にだけ酸化アルミニウム膜７ａを形成することができる。ところが、酸化アルミニウム膜７はドライエッチングしにくく、酸化アルミニウム膜７をドライエッチングすることが可能な条件では、半導体基板１を構成するシリコンも削ってしまう。したがって、半導体基板１に削れが発生してしまう。これに対し、ウェットエッチングで酸化アルミニウム膜７を除去しようとすると、ウェットエッチングが等方性エッチングであるため、シリコンゲート電極６ａ、６ｂの側壁でも酸化アルミニウム膜７ａが除去されてしまう。したがって、シリコンゲート電極６ａ、６ｂの側壁に酸化アルミニウム膜７ａだけからなるサイドウォールを形成することは、半導体基板１の削れを防止する観点から困難であることがわかる。
【００７１】
以上より、ゲート絶縁膜５を構成する高誘電率膜の上下界面に酸化シリコン膜が形成されることを防止する観点と半導体基板１の削れを防止する観点から、酸化アルミニウム膜７ａと窒化シリコン膜８ａとを積層形成した第１積層膜９をシリコンゲート電極６ａ、６ｂの側壁に形成することが必要であることがわかる。ここで、重要な点は、第１積層膜９を構成する膜の１つとして酸化アルミニウム膜７を選択したことにある。高誘電率膜の上下界面に酸化シリコン膜が形成されることを抑制する目的と半導体基板１の削れを防止する目的を同時に達成するためには、酸素および窒素を透過させにくいという性質を有するとともに、ドライエッチングに対して高い耐性を示す必要がある。また、ウェットエッチングによって容易に除去できる性質を有する必要がある。このような性質を備える物質として、酸化アルミニウム膜７を見出して初めて本発明を想到することができる。
【００７２】
次に、図９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、シリコンゲート電極６ａの側壁に形成された第１積層膜９に整合して浅いｎ型不純物拡散領域１０を形成する。浅いｎ型不純物拡散領域１０は、例えば、リンや砒素などのｎ型不純物を半導体基板１内に導入することにより形成することができる。
【００７３】
浅いｎ型不純物拡散領域１０は、高精度に形成された第１積層膜９の幅に整合して形成されるので、設計値通りに形成することが可能である。つまり、本実施の形態１によれば、ソース領域およびドレイン領域の一部を構成する浅いｎ型不純物拡散領域１０を設計値通りに形成することが可能となり、半導体装置によって浅いｎ型不純物拡散領域１０の位値がずれることによる電気的特性のばらつきを抑制することができる。
【００７４】
同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、シリコンゲート電極６ｂの側壁に形成された第１積層膜９に整合して浅いｐ型不純物拡散領域１１を形成する。浅いｐ型不純物拡散領域１１は、例えば、ホウ素などのｐ型不純物を半導体基板１内に導入することにより形成することができる。
【００７５】
浅いｐ型不純物拡散領域１１は、高精度に形成された第１積層膜９の幅に整合して形成されるので、設計値通りに形成することが可能である。
【００７６】
なお、本実施の形態１では、図８に示すように、第１積層膜９を形成した後に浅いｎ型不純物拡散領域１０および浅いｐ型不純物拡散領域１１を形成している。しかし、図７に示すように、酸化アルミニウム膜７を除去する前に浅いｎ型不純物拡散領域１０および浅いｐ型不純物拡散領域１１を形成してもよい。つまり、酸化アルミニウム膜７を介して不純物を半導体基板１内に導入するようにしてもよい。
【００７７】
続いて、図１０に示すように、半導体基板１上に酸化アルミニウム膜１２および窒化シリコン膜１３を形成する。酸化アルミニウム膜１２は、例えば、ＡＬＤ法を使用して形成することができ、窒化シリコン膜１３は、例えば、ＣＶＤ法を使用して形成することができる。
【００７８】
そして、図１１に示すように、窒化シリコン膜１３を異方性ドライエッチングにより除去する。これにより、第１積層膜９の外側に窒化シリコン膜１３ａを残存させ、それ以外の領域に形成されている窒化シリコン膜１３を除去することができる。ここで、窒化シリコン膜１３の下層には、酸化アルミニウム膜１２が形成されており、この酸化アルミニウム膜１２がエッチングストッパとして機能する。このため、酸化アルミニウム膜１２の下部にある半導体基板１は保護され、半導体基板１の削れを防止することができる。また、窒化シリコン膜１３は、オーバーエッチングにより充分に除去されるので、第１積層膜９の外側に形成される窒化シリコン膜１３ａが裾を引くことはなく、設計値通りの幅を高精度に実現できる。
【００７９】
次に、図１２に示すように、酸化アルミニウム膜１２を例えば、希フッ酸を用いたウェットエッチングにより除去する。これにより、露出している酸化アルミニウム膜１２は除去され、窒化シリコン膜１３ａに覆われている酸化アルミニウム膜１２ａだけが残存することになる。このようにして、第１積層膜９の外側に、酸化アルミニウム膜１２ａおよび窒化シリコン膜１３ａよりなる第２積層膜１４を形成することができる。
【００８０】
続いて、図１３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、シリコンゲート電極６ａに形成された第２積層膜１４に整合して深いｎ型不純物拡散領域１５を形成する。深いｎ型不純物拡散領域１５は、リンや砒素などのｎ型不純物を半導体基板１内に導入することにより形成することができる。この深いｎ型不純物拡散領域１５も高精度に制御された第２積層膜１４に整合して形成することができるので、設計値通りの位値に形成することが可能となる。
【００８１】
同様に、シリコンゲート電極６ｂに形成された第２積層膜１４に整合して深いｐ型不純物拡散領域１６を形成する。深いｐ型不純物拡散領域１６は、ホウ素などのｐ型不純物を半導体基板１内に導入することにより形成することができる。この深いｐ型不純物拡散領域１６も高精度に制御された第２積層膜１４に整合して形成することができるので、設計値通りの位値に形成することが可能となる。
【００８２】
このようにして、ｎチャネル型ＭＩＳＦＥＴにおいては、浅いｎ型不純物拡散領域１０と深いｎ型不純物拡散領域１５によりソース領域あるいはドレイン領域が形成される。ｐチャネル型ＭＩＳＦＥＴにおいても、浅いｐ型不純物拡散領域１１と深いｐ型不純物拡散領域１６によりソース領域あるいはドレイン領域が形成される。
【００８３】
この後、ソース領域あるいはドレイン領域に導入された不純物を活性化するために、半導体基板１に対して熱処理を施す。このとき、本実施の形態１では、半導体基板１に削れが発生していないため、半導体基板１内に不純物が導入されていない結晶領域が充分に存在する。したがって、不純物を導入することにより形成された結晶欠陥を、結晶領域を元にして充分に回復することができる。
【００８４】
また、不純物の活性化のための熱処理を施しても、ゲート絶縁膜５の側壁を覆うように酸化アルミニウム膜７ａが形成されているので、この酸化アルミニウム膜７ａによって酸素あるいは窒素がゲート絶縁膜５に侵入することを抑制できる。したがって、ゲート絶縁膜５の上下界面に酸化シリコン膜が形成されることを抑制できる。
【００８５】
次に、図１４に示すように、半導体基板１上に酸化アルミニウム膜１７および窒化シリコン膜１８を形成する。酸化アルミニウム膜１７は、例えば、ＡＬＤ法を使用して形成することができ、窒化シリコン膜１８は、例えば、ＣＶＤ法を使用して形成することができる。
【００８６】
そして、図１５に示すように、窒化シリコン膜１８を異方性ドライエッチングにより除去する。これにより、第２積層膜１４の外側に窒化シリコン膜１８ａを残存させ、それ以外の領域に形成されている窒化シリコン膜１８を除去することができる。ここで、窒化シリコン膜１８の下層には、酸化アルミニウム膜１７が形成されており、この酸化アルミニウム膜１７がエッチングストッパとして機能する。このため、酸化アルミニウム膜１７の下部にある半導体基板１は保護され、半導体基板１の削れを防止することができる。また、窒化シリコン膜１８は、オーバーエッチングにより充分に除去されるので、第２積層膜１４の外側に形成される窒化シリコン膜１８ａが裾を引くことはなく、設計値通りの幅を高精度に実現できる。
【００８７】
次に、図１６に示すように、酸化アルミニウム膜１７を例えば、希フッ酸を用いたウェットエッチングにより除去する。これにより、露出している酸化アルミニウム膜１７は除去され、窒化シリコン膜１８ａに覆われている酸化アルミニウム膜１７ａだけが残存することになる。このようにして、第２積層膜１４の外側に、酸化アルミニウム膜１７ａおよび窒化シリコン膜１８ａよりなる第３積層膜１９を形成することができる。以上より、シリコンゲート電極６ａ、６ｂの側壁に、第１積層膜９、第２積層膜１４および第３積層膜１９よりなるサイドウォール２０を形成することができる。
【００８８】
続いて、図１７に示すように、半導体基板１上に絶縁膜２１を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、シリコンゲート電極６ａ、６ｂを覆うように絶縁膜２１をパターニングする。そして、半導体基板１上にニッケル膜２２を形成する。ニッケル膜２２は、例えばスパッタリング法を使用して形成することができる。その後、熱処理を施すことにより、ニッケル膜２２とシリコンとを反応させて、深いｎ型不純物拡散領域１５および深いｐ型不純物拡散領域１６に図１８に示すようなニッケルシリサイド膜２３を形成する。このニッケルシリサイド膜２３は、サイドウォール２０に整合されて形成される。
【００８９】
ニッケルシリサイド膜（金属シリサイド膜）２３は、深いｎ型不純物拡散領域１５および深いｐ型不純物拡散領域１６の低抵抗化のために形成される。なお、ニッケルシリサイド膜に変えて、コバルトシリサイド膜やチタンシリサイド膜を形成してもよい。
【００９０】
ここで、シリコンゲート電極６ａ、６ｂをポリシリコン膜から形成する場合は、以上の工程でｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを形成することができる。シリコンゲート電極６ａ、６ｂを使用する場合、本実施の形態１では説明しなかったが、ｎチャネル型ＭＩＳＦＥＴのシリコンゲート電極６ａにｎ型不純物を導入し、ｐチャネル型ＭＩＳＦＥＴのシリコンゲート電極６ｂにｐ型不純物を導入してもよい。これにより、ｎチャネル型ＭＩＳＦＥＴでは、シリコンゲート電極６ａの仕事関数値をシリコンの伝導帯近傍にすることができる。一方、ｐチャネル型ＭＩＳＦＥＴでは、シリコンゲート電極６ｂの仕事関数値をシリコンの価電子帯近傍にすることができる。このため、両方のＭＩＳＦＥＴでしきい値電圧を低減することができる。
【００９１】
また、シリコンゲート電極６ａ、６ｂを使用する場合、シリコンゲート電極６ａ、６ｂ上にも金属シリサイド膜を形成するようにしてもよい。このように構成することにより、シリコンゲート電極６ａ、６ｂの抵抗を低減することができる。具体的には、図１７において、シリコンゲート電極６ａ、６ｂ上に絶縁膜２１を形成せずに、直接ニッケル膜２２がシリコンゲート電極６ａ、６ｂに接するようにすれば、その後の熱処理によってシリコンゲート電極６ａ、６ｂ上にニッケルシリサイド膜を形成することができる。
【００９２】
なお、金属膜をゲート電極に用いる場合も、シリコンゲート電極６ａ、６ｂに変えて金属膜を使用する以外の工程はほぼ同様である。
【００９３】
以下では、ゲート電極に金属シリサイド膜を用いる場合の製造工程について説明する。図１８に示す工程を経た後、図１９に示すように、半導体基板１上にシリコンゲート電極６ａ、６ｂを覆うように絶縁膜２４を形成する。そして、絶縁膜２４の表面を化学的機械的研磨法（ＣＭＰ法）で研磨し、シリコンゲート電極６ａ、６ｂの表面を露出させる。続いて、絶縁膜２４上に絶縁膜２５を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜２５をパターニングする。絶縁膜２５のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域に絶縁膜２５が残るように行なわれる。
【００９４】
続いて、半導体基板１上にニッケル膜２６を形成する。ニッケル膜２６は、例えば、スパッタリング法を用いて形成することができる。このとき、ニッケル膜２６は、シリコンゲート電極６ａと直接接する一方、シリコンゲート電極６ｂ上には絶縁膜２５が形成されているので、シリコンゲート電極６ｂとニッケル膜２６は直接接しない。ニッケル膜２６の厚さは、シリコンゲート電極６ａをすべてシリサイド化するために充分な厚さが確保されている。
【００９５】
次に、熱処理を施すことにより、シリコンゲート電極６ａとニッケル膜２６とを反応させて、ニッケルシリサイド膜よりなるゲート電極（フルシリサイド電極）２７を形成する（図２０参照）。その後、未反応のニッケル膜２６および絶縁膜２５を除去した後、図２０に示すように、絶縁膜２８を形成する。絶縁膜２８は、ｎチャネル型ＭＩＳＦＥＴ形成領域上にだけ残存するようにパターニングされている。そして、半導体基板１上にプラチナ膜２９を形成する。プラチナ膜２９は、例えば、ＣＶＤ法を使用して形成することができる。このとき、プラチナ膜２９は、シリコンゲート電極６ｂと直接接する一方、シリコンゲート電極６ａ上には絶縁膜２８が形成されているので、シリコンゲート電極６ａとプラチナ膜２９は直接接しない。プラチナ膜２９の厚さは、シリコンゲート電極６ｂをすべてシリサイド化するために充分な厚さが確保されている。
【００９６】
続いて、熱処理を施すことにより、シリコンゲート電極６ｂとプラチナ膜２９とを反応させて、プラチナシリサイド膜よりなるゲート電極（フルシリサイド電極）３０を形成する。その後、未反応のプラチナ膜２９、絶縁膜２８および絶縁膜２４を除去することにより、図２１に示すように、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成することができる。なお、図２０において、絶縁膜２４を除去せずにそのまま層間絶縁膜として使用することも可能である。
【００９７】
本実施の形態１によれば、ｎチャネル型ＭＩＳＦＥＴのゲート電極２７をニッケルシリサイド膜から形成し、ｐチャネル型ＭＩＳＦＥＴのゲート電極３０をプラチナシリサイド膜から形成している。ニッケルシリサイド膜の仕事関数値は、シリコンの伝導帯近傍の値を有しているとともに、プラチナシリサイド膜の仕事関数値は、シリコンの価電子帯近傍の値を有している。したがって、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる。
【００９８】
なお、本実施の形態１では、深いｎ型不純物拡散領域１５と深いｐ型不純物拡散領域１６上にニッケルシリサイド膜２３を形成する工程と、ニッケルシリサイド膜よりなるゲート電極２７を形成する工程とを別工程で実施している。これは、深いｎ型不純物拡散領域１５と深いｐ型不純物拡散領域１６上に形成するニッケル膜２２と、シリコンゲート電極６ａ上に形成するニッケル膜２６の膜厚の差による。すなわち、深いｎ型不純物拡散領域１５と深いｐ型不純物拡散領域１６上に形成するニッケルシリサイド膜２３は、深いｎ型不純物拡散領域１５と深いｐ型不純物拡散領域１６の表面領域にだけ形成されればよいのに対し、シリコンゲート電極６ａに形成するニッケルシリサイド膜は、シリコンゲート電極６ａのすべてをシリサイド化する必要がある。このため、一般的には、深いｎ型不純物拡散領域１５と深いｐ型不純物拡散領域１６上に形成するニッケル膜２２の膜厚は相対的に薄く、シリコンゲート電極６ａ上に形成するニッケル膜２６の膜厚は相対的に厚くなるので、別工程で実施している。しかし、シリコンゲート電極６ａの微細化にともなって、シリコンゲート電極６ａ上に形成するニッケル膜２６の膜厚を、深いｎ型不純物拡散領域１５と深いｐ型不純物拡散領域１６上に形成するニッケル膜２２の膜厚と同程度でよいとする場合には、深いｎ型不純物拡散領域１５と深いｐ型不純物拡散領域１６上にニッケルシリサイド膜２３を形成する工程と、シリコンゲート電極６ａ上に形成するニッケルシリサイド膜を形成する工程とを同一工程で実施してもよい。
【００９９】
以上のようにして、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成することができる。次に、配線工程について説明する。図１に示すように、半導体基板１の主面上に窒化シリコン膜３１および酸化シリコン膜３２を形成する。この窒化シリコン膜３１と酸化シリコン膜３２によって層間絶縁膜が形成される。この窒化シリコン膜３１および酸化シリコン膜３２は、例えばＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜３２の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１００】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜にコンタクトホール３３を形成する。続いて、コンタクトホール３３の底面および内壁を含む酸化シリコン膜３２上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１０１】
続いて、コンタクトホール３３を埋め込むように、半導体基板１の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜３２上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグ３４を形成することができる。
【０１０２】
次に、酸化シリコン膜３２およびプラグ３４上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線３５を形成する。さらに、配線３５の上層に配線を形成するが、ここでの説明は省略する。このようにして、本実施の形態１における半導体装置を形成することができる。
【０１０３】
なお、本実施の形態１では、アルミニウム配線を形成する例について説明したが、例えば、ダマシン法による銅配線を形成してもよい。
【０１０４】
また、本実施の形態１では、サイドウォール２０を第１積層膜９、第２積層膜１４および第３積層膜１９より構成したが、これに限らず、例えば、サイドウォール２０を第１積層膜９および第２積層膜１４から形成してもよいし、第１積層膜９だけから形成してもよい。
【０１０５】
（実施の形態２）
本実施の形態２では、ＳＯＩ基板にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを形成する例について図面を参照しながら説明する。
【０１０６】
まず、ＳＯＩ基板を用意する。ＳＯＩ基板とは、絶縁体上に形成したシリコン単結晶を有する基板をいい、ＳＩＭＯＸ（Silicon Implanted Oxide）と呼ばれるＳＯＩ基板や貼り合せ基板と呼ばれるＳＯＩ基板がある。ＳＩＭＯＸと呼ばれるＳＯＩ基板は、シリコンよりなる半導体基板に酸素を高エネルギー（〜１８０Ｋｅｖ）および高濃度でイオン注入した後、高温熱処理することにより、半導体基板の内部に埋め込み酸化膜を形成した基板である。貼り合せ基板と呼ばれるＳＯＩ基板は、表面に酸化シリコン膜を形成したシリコンよりなる半導体基板と、もう１枚のシリコンよりなる基板を酸化シリコン膜を介して熱圧着した後、片側の基板を途中まで研削・除去して作られた酸化シリコン膜上にシリコン単結晶層を有する基板である。ＭＩＳＦＥＴをＳＯＩ基板上に形成することで、完全に素子分離することができ、また、ソース領域あるいはドレイン領域の容量を低減することができるため、集積密度や動作速度の向上、ラッチアップフリー化を実現できる利点がある。
【０１０７】
次に、ＳＯＩ基板を用いた本実施の形態２におけるＣＭＩＳＦＥＴの製造方法について説明する。図２２にＳＯＩ基板の一例を示す。図２２に示すように、シリコン単結晶よりなる半導体基板４０内には、例えば、酸化シリコン膜よりなる埋め込み酸化膜４１が形成されており、この埋め込み酸化膜４１上にシリコン単結晶層４２が形成されている。シリコン単結晶層４２の膜厚は、素子分離工程前に基板の酸化、希フッ酸処理により、ＳＯＩ膜厚を調整して、例えば１０ｎｍ程度に調整する。このようなＳＯＩ基板は、例えばＳＩＭＯＸ基板や貼り合せ基板などから形成されている。
【０１０８】
続いて、シリコン単結晶層４２に素子分離領域４３を形成する。素子分離領域４３は、例えば、ＳＴＩ法を使用して形成することができる。この素子分離領域４３は、シリコン単結晶層４２の下層に形成されている埋め込み酸化膜４１にまで達している。このため、素子分離領域４３で分離される活性領域を完全に分離することができる。
【０１０９】
その後、シリコン単結晶層４２上に、例えば、高誘電率膜よりなるゲート絶縁膜５を形成し、形成したゲート絶縁膜５上にポリシリコン膜を形成する。ゲート絶縁膜５を構成する高誘電率膜は、例えば、ＡＬＤ法やＣＶＤ法を用いて形成することができ、ポリシリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。
【０１１０】
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングし、シリコンゲート電極６ａ、６ｂを形成する。
【０１１１】
次に、図２３に示すように、シリコンゲート電極６ａ、６ｂを含むシリコン単結晶層４２上に酸化アルミニウム膜７と窒化シリコン膜８の積層膜を形成する。酸化アルミニウム膜７は、例えば、ＡＬＤ法を使用して形成することができ、窒化シリコン膜８は、例えば、ＣＶＤ法を使用して形成することができる。酸化アルミニウム膜７は１００℃〜５００℃、典型的には２００℃〜３００℃という比較的低温で形成できるので、酸化アルミニウム膜７の形成工程において、ゲート絶縁膜５を構成する高誘電率膜の上下界面に酸化シリコン膜が形成されることを抑制できる。さらに、酸化アルミニウム膜７は、酸素および窒素の透過を抑制する性質を有しているので、酸化アルミニウム膜７上に窒化シリコン膜８を形成する工程において、高誘電率膜内に酸素が供給されることを抑制できる。このため、窒化シリコン膜８の形成工程において、ゲート絶縁膜５の膜厚が増加することを抑制できる。
【０１１２】
続いて、図２４に示すように、窒化シリコン膜８を異方性ドライエッチングにより除去する。これにより、シリコンゲート電極６ａ、６ｂの側壁にだけ窒化シリコン膜８ａが残存し、それ以外の領域の窒化シリコン膜８は除去される。ここで、窒化シリコン膜８の下層には、酸化アルミニウム膜７が形成されているので、この酸化アルミニウム膜７がエッチングストッパとして機能する。したがって、酸化アルミニウム膜７の下層に形成されているシリコン単結晶層４２を保護することができ、シリコン単結晶層４２の削れを防止できる。ＳＯＩ基板では、シリコン単結晶４２の膜厚が非常に薄いので、削れが発生すると、ソース領域およびドレイン領域の膜厚が薄くなって高抵抗化しやすくなる。さらには、削れ量が多いとソース領域あるいはドレイン領域を形成することが困難になる。しかし、本実施の形態２では、酸化アルミニウム膜７がエッチングストッパとして機能することから、非常に薄いシリコン単結晶層４２の削れを防止することができるのである。この酸化アルミニウム膜７を設けたことによる効果は、ＳＯＩ基板で顕著に現れる。
【０１１３】
また、酸化アルミニウム膜７がエッチングストッパとして機能することから、窒化シリコン膜８の異方性ドライエッチングは、充分なオーバーエッチングで実施することができる。このため、シリコンゲート電極６ａ、６ｂの側壁に形成される窒化シリコン膜８ａが裾を引くことを抑制でき、窒化シリコン膜８ａの幅を高精度に設計値へ近づけることが可能となる。
【０１１４】
次に、図２５に示すように、窒化シリコン膜８を除去することにより露出した酸化アルミニウム膜７を、希フッ酸を用いたウェットエッチングで除去する。これにより、シリコンゲート電極６ａ、６ｂの側壁に高精度に幅が調整された第１積層膜９を形成することができる。この第１積層膜９は、酸化アルミニウム膜７ａと窒化シリコン膜８ａとの積層膜で形成される。その後、第１積層膜９に整合して浅いｎ型不純物拡散領域１０および浅いｐ型不純物拡散領域１１を形成する。浅いｎ型不純物拡散領域１０と浅いｐ型不純物拡散領域１１とは、高精度に制御された第１積層膜９に整合して形成されているので、形成位置が高精度に制御される。
【０１１５】
続いて、図２６に示すように、第１積層膜９を形成した方法と同様の方法を用いて、第１積層膜９の外側に第２積層膜１４を形成する。この第２積層膜１４は、酸化アルミニウム膜１２ａと窒化シリコン膜１３ａから形成されている。第２積層膜１４も高精度に幅が調整されるように形成される一方、第２積層膜１４の形成工程において、シリコン単結晶層４２の削れも防止できる。その後、第２積層膜１４に整合して深いｎ型不純物拡散領域１５および深いｐ型不純物拡散領域１６を形成する。この深いｎ型不純物拡散領域１５と深いｐ型不純物拡散領域１６も形成位置を高精度に制御できるので、複数の半導体装置において、素子特性のばらつきを抑制することができる。
【０１１６】
次に、図２７に示すように、第１積層膜９および第２積層膜１４を形成した方法と同様の方法を用いて、第２積層膜１４の外側に第３積層膜１９を形成する。この第３積層膜１９は、酸化アルミニウム膜１７ａと窒化シリコン膜１８ａから形成されている。その後、この第３積層膜１９の外側に形成されている深いｎ型不純物拡散領域１５および深いｐ型不純物拡散領域１６の表面にニッケルシリサイド膜２３を形成する。
【０１１７】
続いて、図２８に示すように、シリコンゲート電極６ａ、６ｂをシリサイド化して、ｎチャネル型ＭＩＳＦＥＴ形成領域にニッケルシリサイド膜からなるゲート電極２７を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にプラチナシリサイド膜からなるゲート電極３０を形成する。その後、前記実施の形態１と同様にして配線層を形成する。このようにして、本実施の形態２における半導体装置を形成することができる。
【０１１８】
本実施の形態２では、ＳＯＩ基板を使用しているが、半導体装置の製造工程において、ＳＯＩ基板のシリコン単結晶層４２の削れを防止できている。このため、非常に薄いシリコン単結晶層４２に極浅のソース領域およびドレイン領域を形成することができる。極浅のソース領域およびドレイン領域を形成することによって、短チャネル効果を抑制できるので、本実施の形態２によれば、半導体装置のデバイス特性の向上を図ることができる。なお、本実施の形態２でも前記実施の形態１と同様の効果を得ることができる。
【０１１９】
また、本実施の形態２では、浅いｎ型不純物拡散領域１０と深いｎ型不純物拡散領域１５を形成しているが、一種類のｎ型不純物拡散領域を形成する場合にも適用することができる。
【０１２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２１】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施の形態１における半導体装置の構造を示す断面図である。
【図２】実施の形態１における半導体装置の製造工程を示す断面図である。
【図３】図２に続く半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１２３】
１  半導体基板
２  素子分離領域
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６ａ  シリコンゲート電極
６ｂ  シリコンゲート電極
７  酸化アルミニウム膜
７ａ  酸化アルミニウム膜
８  窒化シリコン膜
８ａ  窒化シリコン膜
９  第１積層膜
１０  浅いｎ型不純物拡散領域
１１  浅いｐ型不純物拡散領域
１２  酸化アルミニウム膜
１２ａ  酸化アルミニウム膜
１３  窒化シリコン膜
１３ａ  窒化シリコン膜
１４  第２積層膜
１５  深いｎ型不純物拡散領域
１６  深いｐ型不純物拡散領域
１７  酸化アルミニウム膜
１７ａ  酸化アルミニウム膜
１８  窒化シリコン膜
１８ａ  窒化シリコン膜
１９  第３積層膜
２０  サイドウォール
２１  絶縁膜
２２  ニッケル膜
２３  ニッケルシリサイド膜
２４  絶縁膜
２５  絶縁膜
２６  ニッケル膜
２７  ゲート電極
２８  絶縁膜
２９  プラチナ膜
３０  ゲート電極
３１  窒化シリコン膜
３２  酸化シリコン膜
３３  コンタクトホール
３４  プラグ
３５  配線
４０  半導体基板
４１  埋め込み酸化膜
４２  シリコン単結晶層
４３  素子分離領域
【図１】
2007305819.tif 000003
【図２】
2007305819.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007305819.tif 000009
【図８】
2007305819.tif 000010
【図９】
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【図１０】
2007305819.tif 000012
【図１１】
2007305819.tif 000013
【図１２】
2007305819.tif 000014
【図１３】
2007305819.tif 000015
【図１４】
2007305819.tif 000016
【図１５】
2007305819.tif 000017
【図１６】
2007305819.tif 000018
【図１７】
2007305819.tif 000019
【図１８】
2007305819.tif 000020
【図１９】
2007305819.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2007305819.tif 000028
【図２７】
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【図２８】
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