(57)【要約】【課題】動作速度の異なるパターン発生を低コストで実現できる半導体試験装置を提供する。【解決手段】シーケンシャルアドレスとシーケンシャル命令とによりパターンのアドレスを発生するシーケンシャルアドレス発生器と、前記パターンのアドレスを受けてパターンメモリにアクセスし、読み出したシーケンシャルパターンをクロックの動作速度で発生する第１のパターンメモリ・アドレス発生器と、前記シーケンシャル命令によるパターンの発生を可とするイネーブル信号と、前記パターンのアドレスを受けてパターンメモリにアクセスし、読み出したシーケンシャルパターンをクロックの動作速度で発生し、パターン発生が終了したら終了信号のフラグを前記シーケンシャルアドレス発生器へ返し、再びイネーブル信号が送られてくるまでパターンの発生を停止する第２のパターンメモリ・アドレス発生器とを備える。【選択図】図１
2007010396.tif 000002
【特許請求の範囲】
【請求項１】
動作速度の異なるパターンを発生して半導体を試験する半導体試験装置において、
シーケンシャルアドレスとシーケンシャル命令とによりパターンのアドレスを発生するシーケンシャルアドレス発生器と、
前記パターンのアドレスを受けてパターンメモリにアクセスし、読み出したシーケンシャルパターンをクロックの動作速度で発生する第１のパターンメモリ・アドレス発生器と、
前記シーケンシャル命令によるパターンの発生を可とするイネーブル信号と、前記パターンのアドレスを受けてパターンメモリにアクセスし、読み出したシーケンシャルパターンをクロックの動作速度で発生し、パターン発生が終了したら終了信号のフラグを前記シーケンシャルアドレス発生器へ返し、再びイネーブル信号が送られてくるまでパターンの発生を停止する第２のパターンメモリ・アドレス発生器とを備え、
第１のパターンメモリ・アドレス発生器と第２のパターンメモリ・アドレス発生器とのシーケンシャルパターンが同期して発生できることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速ピンと低速ピンを有する半導体を試験する半導体試験装置に関する。
【背景技術】
【０００２】
従来の半導体試験装置について、図３のブロック図と、図４のパターンプログラムとを参照して構成と動作の概要を説明する。
図３に示すように、従来の半導体試験装置は、シーケンシャル・アドレス発生器１０と、パターンメモリ・アドレス発生器１１、パターンメモリ１２、波形整形器１３、比較器１４とで構成して、被試験デバイス１６を試験する。
ここで、パターンメモリ・アドレス発生器１１、波形整形器１３、比較器１４とは、ピンカード１５として構成し、被試験デバイスの試験ピンの数に対応した枚数を設ける。
但し、図３は図を簡明とするため、ピンカード１５を１枚分のみ表示している。
図４に示すようにパターンプログラム１７には、シーケンシャルアドレスとシーケンシャル命令があり、また各ピンに対するパターンをそれぞれアドレスの深さ方向に記述している。
シーケンシャル命令には、アドレスを１つ進める命令（例えば、ＮＯＰ）や、飛び先アドレスを指定するジャンプ命令等がある。
また、各ピンに対するパターンには、被試験デバイス１６の入力ピンに印加する論理パターンの他、出力ピンの期待値パターンもある。
【０００３】
図３に示すシーケンシャルアドレス発生器１０は、図４に示すパターンプログラム１７のシーケンシャルアドレスとシーケンシャル命令に基づき、パターンのアドレスを発生する。
図３に示すパターンメモリ・アドレス発生器１１は、シーケンシャルアドレス発生器１０からのパターンのアドレスを受けて、対応するパターンメモリのアドレスに変換してパターンメモリ１２にアクセスする。
一方、パターンメモリ１２には、試験パターンをあらかじめ記憶しておく。
そして、パターンメモリ・アドレス発生器１１は、パターンメモリ１２から読み出したパターンをシーケンシャルパターンに変換してクロックの動作速度で出力する。
次に、波形整形器１３は、シーケンシャルパターンを受けて、所定の位相とレベルとに波形整形して被試験デバイス１６の各入力ピンに信号を印加する。
そして、比較器１４は、被試験デバイス１６の各ピン出力とパターンメモリ・アドレス発生器１１からの各ピンのそれぞれの期待値とをピンごとに比較してパス／フェイル判定する。
以上により、半導体試験装置は、被試験デバイス１６の試験をおこなう。
【特許文献１】特許公開平９−１７８８２４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、スキャン（SCAN）やBIST等のテスト回路を内蔵させた半導体の被試験デバイスに対して、内部機能の試験はこれらテスト回路を用いて行うことが可能である。
この場合、テスト回路を動作させるのに必要なピン数は数ピンから数十ピンである。
そして、これらテスト回路の操作に用いられるピンは、試験時間、AC特性の確認などから従来の半導体試験装置に求められていたように高速である必要がある。
また、被試験デバイスの全体の試験としては上記内部機能の試験に加え、上記ピン以外の数十から数百ピンの入出力ピン動作を確認する必要がある。
しかし、これらの入出力ピンは、DC試験など低速の試験で行えるため、高速である必要はない。
そこで、本発明の課題は、動作速度の異なるパターン発生を低コストで実現できる半導体試験装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の第１は、
動作速度の異なるパターンを発生して半導体を試験する半導体試験装置において、
シーケンシャルアドレスとシーケンシャル命令とによりパターンのアドレスを発生するシーケンシャルアドレス発生器と、
前記パターンのアドレスを受けてパターンメモリにアクセスし、読み出したシーケンシャルパターンをクロックの動作速度で発生する第１のパターンメモリ・アドレス発生器と、
前記シーケンシャル命令によるパターンの発生を可とするイネーブル信号と、前記パターンのアドレスを受けてパターンメモリにアクセスし、読み出したシーケンシャルパターンをクロックの動作速度で発生し、パターン発生が終了したら終了信号のフラグを前記シーケンシャルアドレス発生器へ返し、再びイネーブル信号が送られてくるまでパターンの発生を停止する第２のパターンメモリ・アドレス発生器とを備え、
第１のパターンメモリ・アドレス発生器と第２のパターンメモリ・アドレス発生器とのシーケンシャルパターンが同期して発生できることを特徴とする半導体試験装置。
【発明の効果】
【０００６】
本発明の半導体試験装置は、高速ピンと低速ピンとの動作速度の異なるピンを有する半導体の試験装置を低コストで実現できる。
【発明を実施するための最良の形態】
【０００７】
本発明の半導体試験装置は、高速ピン用のピンカードと低速ピン用のピンカードとを分けて構成し、高速ピンと低速ピンとの試験パターンを同期して発生して試験する。
ここで、試験パターンを同期して発生するとは、１回の試験の実行において、異なる動作速度の試験パターンを時間的に連関して発生できるようにすることである。
【実施例１】
【０００８】
最初に、本発明の半導体試験装置の構成について、図１のブロック図を参照して説明する。
図１に示すように、本発明の半導体試験装置の要部は、シーケンシャルアドレス発生器１０と、ピンカード１６、ピンカード２５とで構成して、被試験デバイス１６を試験する。
但し、高速ピン用のピンカード１５と、低速ピン用のピンカード２５とは、それぞれ試験ピンの数だけ必要であるが、図を簡明とするためにそれぞれ１つのみ表示している。
ここで、ピンカード１５は、従来技術で説明したブロック図と同じ構成であるので説明を省略する。
また、ピンカード２５は、従来のピンカード１５と同様にパターンメモリ・アドレス発生器２１、パターンメモリ２２、波形整形器２３、比較器２４とで構成している。
なお、ピンカード２５において、パターンメモリ２２以外のパターンメモリ・アドレス発生器２１と、波形整形器２３、比較器２４とは、低速の機能を受け持たせているので一体化してシーケンサ２６として１つのパッケージに安価に構成することもできる。
【０００９】
次に、本発明の半導体試験装置のパターンプログラムについて図２を参照して説明する。
本発明において使用するパターンプログラムは、高速ピンについては高速パターンプログラム２７にて記述し、低速ピンに対しては低速パターンプログラム２８により記述する。
高速パターンプログラム２７と、低速パターンプログラム２８との記述内容は、図４に示す従来のパターンプログラム１７とそれぞれ基本的には同じである。
従って、従来技術で説明したパターンプログラム１７と同様な記述内容についての説明は省略し、異なる点について以下説明する。
本発明の半導体試験装置で使用するパターンプログラムでは、高速パターンプログラム２７において、高速ピンと低速ピンとを１回の試験でおこなうため、高速パターンプログラムにおいて、低速パターンプログラム２８をイネーブルとする命令（例えば、／Ｅ）をシーケンシャル命令に記述する。
また、低速パターンプログラム２８において、低速パターンから高速パターンプログラム２７へ戻るときは、シーケンス命令（例えば、ＲＴＮ）により戻れるように記述する。
【００１０】
次に、本発明の半導体試験装置の動作について、図１のブロック図と、図２のパターンプログラムとを参照して説明する。
図１に示すシーケンシャルアドレス発生器１０は、図２に示す高速パターンプログラム２７のシーケンシャルアドレスとシーケンシャル命令に基づき、パターンのアドレスを発生する。
また、パターンメモリ１２には、高速ピン用の試験パターンを高速パターンプログラム２７によりあらかじめ記憶しておく。
そして、被試験デバイス１６の高速ピンに対しては、従来技術において説明したようにピンカード１５により高速の試験パターンを発生して試験をする。
次に、シーケンシャルアドレス発生器１０のシーケンシャル命令が低速パターン発生を可とするイネーブル（例えば、／Ｅ）となった場合、そのイネーブル信号（／Ｅ）を出力する。
そして、パターンメモリ・アドレス発生器２１は、そのイネーブル信号（／Ｅ）を受けて、シーケンシャルアドレスを対応するパターンメモリのアドレスに変換してパターンメモリ２２にアクセスする。
一方、パターンメモリ２２には、低速ピン用の試験パターンを低速パターンプログラム２８によりあらかじめ記憶しておく。
そして、パターンメモリ・アドレス発生器２１は、パターンメモリ２２から読み出したシーケンシャルパターンを所定の動作速度で出力する。
また、波形整形器２３は、シーケンシャルパターンを受けて、所定の周期の位相とレベルに波形整形して被試験デバイス１６の各入力ピンに印加する。
次に、比較器２４は、被試験デバイス１６の各ピン出力とパターンメモリ・アドレス発生器２１からの各ピンの期待値とをそれぞれピンごとに比較してパス／フェイル判定する。
そして、パターンメモリ・アドレス発生器２１は、低速パターンプログラム２８の実行がシーケンシャル命令の終了（ＲＴＮ）により終わったならば、終了信号のフラグ（例えば、Ｆ）をシーケンシャルアドレス発生器１０に出力し、再びイネーブル信号（／Ｅ）が送られてくるまで低速パターンの発生を停止し、高速パターンプログラム２７による高速ピンの試験を開始する。
以上により、半導体試験装置は、被試験デバイス１６の高速ピンと低速ピンとを同期して試験する。
本発明においては、低速ピン用のピンカード１６は、高速ピンカード１５と比較して低コストで実現できるので、半導体試験装置も全体として低コストで構成できる。
【００１１】
なお、本実施例ではピンカード１５のパターンメモリ１２と、ピンカード２５のパターンメモリ２２とは、説明を簡明とするために別々のブロックとして表示したが、同一のメモリをアドレス分割して用いてもよい。
また、ピンカード１５とピンカード２５とは、１ピンに対してそれぞれ１枚としたが、複数ピンに対してそれぞれ１枚として設けてもよい、また必ずしもピンカード１５とピンカード２５とを別カードとして設ける必要はなく、同一のカードや基板上に設けてもよい。
【産業上の利用可能性】
【００１２】
本発明の半導体試験装置は、高速動作ピンと低速動作ピンを有する半導体を低コストで構成した試験装置として実現できる。
【図面の簡単な説明】
【００１３】
【図１】本発明のブロック図例である。
【図２】本発明のパターンプログラム図例である。
【図３】従来のブロック図例である。
【図４】従来のパターンプログラム図例である。
【符号の説明】
【００１４】
１０    シーケンシャルアドレス発生器
１１    パターンメモリ・アドレス発生器
１２    パターンメモリ
１３    波形整形器
１４    比較器
１５    ピンカード
１６    被試験デバイス
１７    パターンプログラム
２１    パターンメモリ・アドレス発生器
２２    パターンメモリ
２３    波形整形器
２４    比較器
２５    ピンカード
２６    シーケンサ
２７    高速パターンプログラム
２８    低速パターンプログラム
【図１】
2007010396.tif 000003
【図２】
2007010396.tif 000004
【図３】
2007010396.tif 000005
【図４】
2007010396.tif 000006