(57)【要約】【課題】温度上昇を低減できる薄膜トランジスタ回路を提供する。【解決手段】薄膜トランジスタＱ１、Ｑ２は充電期間においてオンし、薄膜トランジスタＱ２、Ｑ４は放電期間においてオンする。つまり、充電期間でオンする薄膜トランジスタと放電期間でオンする薄膜トランジスタとが交互に配置されている。【選択図】図２
2007173582.tif 000002
【特許請求の範囲】
【請求項１】
オン、オフする第１薄膜トランジスタと、第１薄膜トランジスタがオンする期間にオフし、第１薄膜トランジスタがオフする期間にオンする第２薄膜トランジスタとを、絶縁体上において、交互に配置したことを特徴とする薄膜トランジスタ回路。
【請求項２】
第１容量素子のマイナス極に対してプラスの電圧が与えられる回路節点と第２容量素子のプラス極との間に挿入された第１薄膜トランジスタと、
前記第２容量素子のマイナス極と前記第１容量素子のマイナス極との間に挿入された第１薄膜トランジスタと、
前記回路節点と前記第２容量素子のマイナス極との間に挿入された第２薄膜トランジスタと、
前記第２容量素子のプラス極と前記第１容量素子のプラス極との間に挿入された第２薄膜トランジスタと
を備えることを特徴とする請求項１記載の薄膜トランジスタ回路。
【請求項３】
第１容量素子のプラス極に対してプラスの電圧が与えられる回路節点と第２容量素子のプラス極との間に挿入された第１薄膜トランジスタと、
前記第２容量素子のマイナス極と前記第１容量素子のプラス極との間に挿入された第１薄膜トランジスタと、
前記第１容量素子のマイナス極と前記第２容量素子のマイナス極との間に挿入された第２薄膜トランジスタと、
前記第２容量素子のプラス極と前記第１容量素子のプラス極との間に挿入された第２薄膜トランジスタと、
を備えることを特徴とする請求項１記載の薄膜トランジスタ回路。
【請求項４】
第１容量素子のマイナス極に対してプラスの電圧が与えられる回路節点と第２容量素子のプラス極との間に挿入された第１スイッチと、
前記第２容量素子のマイナス極と前記第１容量素子のマイナス極との間に挿入された第２スイッチと、
前記回路節点と前記第２容量素子のマイナス極との間に挿入された第３スイッチと、
前記第２容量素子のプラス極と前記第１容量素子のプラス極との間に挿入された第４スイッチと
を備え、
前記第１スイッチおよび第２スイッチは、並列接続された複数の第１薄膜トランジスタによりなり、
前記第３スイッチおよび第４スイッチは、並列接続された複数の第２薄膜トランジスタによりなる
ことを特徴とする請求項１記載の薄膜トランジスタ回路。
【請求項５】
第１容量素子のプラス極に対してプラスの電圧が与えられる回路節点と第２容量素子のプラス極との間に挿入された第１スイッチと、
前記第２容量素子のマイナス極と前記第１容量素子のプラス極との間に挿入された第２スイッチと、
前記第１容量素子のマイナス極と前記第２容量素子のマイナス極との間に挿入された第３スイッチと、
前記第２容量素子のプラス極と前記第１容量素子のプラス極との間に挿入された第４スイッチと
を備え、
前記第１スイッチおよび第２スイッチは、並列接続された複数の第１薄膜トランジスタによりなり、
前記第３スイッチおよび第４スイッチは、並列接続された複数の第２薄膜トランジスタによりなる
ことを特徴とする請求項１記載の薄膜トランジスタ回路。
【請求項６】
第１薄膜トランジスタと第２薄膜トランジスタとを千鳥格子状に配置したことを特徴とする請求項１乃至５のいずれかに記載の薄膜トランジスタ回路。
【請求項７】
第１薄膜トランジスタと第２薄膜トランジスタとを互いに嵌合するように形成して配置したことを特徴とする請求項１乃至６のいずれかに記載の薄膜トランジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの温度上昇を低減できる薄膜トランジスタ回路に関する。
【背景技術】
【０００２】
従来においては、薄膜トランジスタ回路により、例えば、図１に示す２倍昇圧電源回路１が構成される。
【０００３】
２倍昇圧電源回路１では、充電期間と放電期間とが交互に訪れる。
【０００４】
充電期間では、薄膜トランジスタＱ１、Ｑ２がオンし、薄膜トランジスタＱ３、Ｑ４がオフする。これにより、容量素子Ｃ２が充電され、その極間電圧が電圧ＶＣＣに等しくなる。
【０００５】
放電期間では、薄膜トランジスタＱ３、Ｑ４がオンし、薄膜トランジスタＱ１、Ｑ２がオフする。これにより、容量素子Ｃ２のマイナス極に電圧ＶＣＣが印加され、しかも、容量素子Ｃ２から容量素子Ｃ１への放電がなされ、よって、容量素子Ｃ１のプラス極の、回路節点Ｇに対する電位が上昇する。
【０００６】
このような充電期間および放電期間が交互に訪れることで、容量素子Ｃ１のプラス極の電位は、やがて、電圧ＶＣＣの２倍の大きさの正電位になる。
【０００７】
また、従来では、薄膜トランジスタ回路により、例えば、図５に示す当倍負電圧電源回路２が構成される。
【０００８】
当倍負電圧電源回路２でも、充電期間と放電期間が交互に訪れる。
【０００９】
充電期間では、薄膜トランジスタＱ１１、Ｑ１２がオンし、薄膜トランジスタＱ１３、Ｑ１４がオフする。これにより、容量素子Ｃ１２が充電され、その極間電圧が電圧ＶＣＣに等しくなる。
【００１０】
放電期間では、薄膜トランジスタＱ１３、Ｑ１４がオンし、薄膜トランジスタＱ１１、Ｑ１２がオフする。これにより、容量素子Ｃ１２のプラス極が回路節点Ｇに接続され、しかも、容量素子Ｃ１２から容量素子Ｃ１１への放電がなされ、よって、容量素子Ｃ１１のマイナス極の、回路節点Ｇに対する電位が下降して負電位になる。
【００１１】
このような充電期間および放電期間が交互に訪れることで、容量素子Ｃ１１のマイナス極の電位は、やがて、電圧ＶＣＣに等しい大きさの負電位になる。
【特許文献１】特開２００５−１５１６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
２倍昇圧電源回路１では、図１３に示すように、放電期間においてオフしている薄膜トランジスタＱ２にもドレイン電流（オフ電流）が流れる。また、当倍負電圧電源回路２では、図１４に示すように、充電期間においてオフしている薄膜トランジスタＱ１４にもドレイン電流（オフ電流）が流れる。
【００１３】
これらＮ型の薄膜トランジスタでは、図１５の特性図に示すように、通電当初は、オフ電流が小さい。これは、薄膜トランジスタの温度が低いからである。しかし、長時間通電するとオフ電流が増加する。これは、薄膜トランジスタの温度上昇が大きくなるからである。そのため、長時間通電すると、電源回路での消費電力が増加することになる。
【００１４】
本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、薄膜トランジスタの温度上昇を低減できる薄膜トランジスタ回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明の薄膜トランジスタ回路は、オン、オフする第１薄膜トランジスタと、第１薄膜トランジスタがオンする期間にオフし、第１薄膜トランジスタがオフする期間にオンする第２薄膜トランジスタとを、絶縁体上において、交互に配置したことを特徴とする。
【００１６】
本発明によれば、第１薄膜トランジスタと第２薄膜トランジスタを交互に配置したことで、同一期間において、オンしている薄膜トランジスタ、つまり熱源を分散化できるので、薄膜トランジスタの温度上昇を低減することができる。
【発明の効果】
【００１７】
本発明の薄膜トランジスタ回路によれば、同一期間にオンする薄膜トランジスタを分散化できるので、薄膜トランジスタの温度上昇を低減することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照して説明する。
【００１９】
［第１の実施の形態］
図１は、第１の実施の形態に係る薄膜トランジスタ回路である２倍昇圧電源回路１の回路図である。２倍昇圧電源回路１は、充電期間と放電期間とが交互に訪れるものであり、各期間での電流の流れを図１（ａ）と図１（ｂ）に示す。
【００２０】
２倍昇圧電源回路１は、本発明の第１容量素子に相当する容量素子Ｃ１と、本発明の第２容量素子に相当する容量素子Ｃ２とを備え、容量素子Ｃ１のマイナス極は、接地された回路節点Ｇに接続されている。容量素子は例えば、電解コンデンサである。
【００２１】
また、２倍昇圧電源回路１は、不図示の絶縁体（例えば、ガラスなどを材料とした基板。以下同様）上に形成されたＰ型の薄膜トランジスタＱ１、Ｎ型の薄膜トランジスタＱ２、Ｐ型の薄膜トランジスタＱ３、Ｑ４を備えている。薄膜トランジスタＱ１、Ｑ２は、本発明の第１薄膜トランジスタに相当し、薄膜トランジスタＱ３、Ｑ４は、本発明の第２薄膜トランジスタに相当する。
【００２２】
薄膜トランジスタＱ１は、回路節点Ｇに対してプラスの電圧ＶＣＣが与えられる回路節点Ａと容量素子Ｃ２のプラス極との間に挿入（ドレイン電流が流れるように。以下同様）されている。薄膜トランジスタ薄膜トランジスタＱ２は、容量素子Ｃ２のマイナス極と回路節点Ｇとの間に挿入されている。薄膜トランジスタＱ３は、回路節点Ａと容量素子Ｃ２のマイナス極との間に挿入されている。薄膜トランジスタＱ４は、容量素子Ｃ２のプラス極と容量素子Ｃ１のプラス極との間に挿入されている。
【００２３】
図２は、２倍昇圧電源回路１での薄膜トランジスタの配置と状態遷移を示す図である。
【００２４】
各薄膜トランジスタは、薄膜トランジスタＱ２、Ｑ３、Ｑ１、Ｑ４の順に並べて配置されている。
【００２５】
充電期間では、薄膜トランジスタＱ１、Ｑ２がオンし、薄膜トランジスタＱ３、Ｑ４がオフする。これにより、図１に示す容量素子Ｃ２が充電され、その極間電圧が電圧ＶＣＣに等しくなる。
【００２６】
放電期間では、薄膜トランジスタＱ３、Ｑ４がオンし、薄膜トランジスタＱ１、Ｑ２がオフする。これにより、容量素子Ｃ２のマイナス極に電圧ＶＣＣが印加され、しかも、容量素子Ｃ２から容量素子Ｃ１への放電がなされ、よって、容量素子Ｃ１のプラス極の、回路節点Ｇに対する電位が上昇する。
【００２７】
このような充電期間および放電期間が交互に訪れることで、容量素子Ｃ１のプラス極の電位は、やがて、電圧ＶＣＣの２倍の大きさの正電位になる。
【００２８】
かかる動作を考慮して、図２を参照すれば、充電期間でオンする薄膜トランジスタと放電期間でオンする薄膜トランジスタとが交互に配置されていることになる。
【００２９】
上記動作の過程で発生する薄膜トランジスタからの発熱は、薄膜トランジスタがオンする期間において大きくなるのだが、図２の配置を採用したことで、そのような薄膜トランジスタ同士が隣り合うことがない。つまり、同一期間（充電期間または放電期間）での熱源（オンしている薄膜トランジスタ）を分散化できるので、各薄膜トランジスタの温度上昇を低減することができる。よって、オフ電流ならびに消費電力も低減することができる。また、消費電力の低減に相俟って、温度上昇を一層低減することができる。
【００３０】
なお、かかる作用効果を鑑みれば、薄膜トランジスタＱ１とＱ２の位置を逆にしてもよい。同様に、薄膜トランジスタＱ３とＱ４の位置を逆にしてもよい。
【００３１】
また、かかる作用効果を鑑みれば、図３に示すように、充電期間でオンする薄膜トランジスタＱ１、Ｑ２と放電期間でオンする薄膜トランジスタＱ３、Ｑ４とを千鳥格子状に配置してもよい。
【００３２】
また、図４に示すように、充電期間でオンする薄膜トランジスタＱ１と放電期間でオンする薄膜トランジスタＱ４とが互いに嵌合するように、それぞれの外形を例えば、コの字型に形成し、外形が互いに嵌合するように配置し、薄膜トランジスタＱ２とＱ３についても同様にすることで、同一期間（充電期間または放電期間）において、熱源（オンする薄膜トランジスタ）と他部との接触面積を大きくできる。これにより、各薄膜トランジスタの上昇温度をより小さくでき、その結果、オフ電流ならびに消費電力をより低減することができる。
【００３３】
［第２の実施の形態］
図５は、第２の実施の形態に係る薄膜トランジスタ回路である当倍負電圧電源回路２の回路図である。当倍負電圧電源回路２は、充電期間と放電期間とが交互に訪れるものであり、各期間での電流の流れを図５（ａ）と図５（ｂ）に示す。
【００３４】
当倍負電圧電源回路２は、本発明の第１容量素子に相当する容量素子Ｃ１１と、本発明の第２容量素子に相当する容量素子Ｃ１２とを備え、容量素子Ｃ１１のプラス極は、接地された回路節点Ｇに接続されている。
【００３５】
また、当倍負電圧電源回路２は、絶縁体上に形成されたＰ型の薄膜トランジスタＱ１１、Ｎ型の薄膜トランジスタＱ１２〜Ｑ１４を備えている。薄膜トランジスタＱ１１、Ｑ１２は、本発明の第１薄膜トランジスタに相当し、薄膜トランジスタＱ１３、Ｑ１４は、本発明の第２薄膜トランジスタに相当する。
【００３６】
薄膜トランジスタＱ１１は、回路節点Ｇに対してプラスの電圧ＶＣＣが与えられる回路節点Ａと容量素子Ｃ１２のプラス極との間に挿入されている。薄膜トランジスタＱ１２は、容量素子Ｃ１２のマイナス極と回路節点Ｇとの間に挿入されている。薄膜トランジスタＱ１３は、容量素子Ｃ１１のマイナス極と容量素子Ｃ１２のマイナス極との間に挿入されている。薄膜トランジスタＱ１４は、容量素子Ｃ１２のプラス極と回路節点Ｇとの間に挿入されている。
【００３７】
図６は、当倍負電圧電源回路２での薄膜トランジスタの配置と状態遷移を示す図である。
【００３８】
各薄膜トランジスタは、薄膜トランジスタＱ１１、Ｑ１４、Ｑ１２、Ｑ１３の順に並べて配置されている。
【００３９】
充電期間では、薄膜トランジスタＱ１１、Ｑ１２がオンし、薄膜トランジスタＱ１３、Ｑ１４がオフする。これにより、図５に示す容量素子Ｃ１２が充電され、その極間電圧が電圧ＶＣＣに等しくなる。
【００４０】
放電期間では、薄膜トランジスタＱ１３、Ｑ１４がオンし、薄膜トランジスタＱ１１、Ｑ１２がオフする。これにより、容量素子Ｃ１２のプラス極が回路節点Ｇに接続され、しかも、容量素子Ｃ１２から容量素子Ｃ１１への放電がなされ、よって、容量素子Ｃ１１のマイナス極の、回路節点Ｇに対する電位が下降して負電位になる。
【００４１】
このような充電期間および放電期間が交互に訪れることで、容量素子Ｃ１１のマイナス極の電位は、やがて、電圧ＶＣＣに等しい大きさの負電位になる。
【００４２】
かかる動作を考慮して、図６を参照すれば、充電期間でオンする薄膜トランジスタと放電期間でオンする薄膜トランジスタとが交互に配置されていることになる。
【００４３】
よって、第１の実施の形態と同様の作用により、各薄膜トランジスタの温度上昇を低減することができる。また、オフ電流ならびに消費電力も低減することができる。
【００４４】
なお、かかる作用効果を鑑みれば、薄膜トランジスタＱ１１とＱ１２の位置を逆にしてもよい。同様に、薄膜トランジスタＱ１３とＱ１４の位置を逆にしてもよい。
【００４５】
また、かかる作用効果を鑑みれば、図７に示すように、充電期間でオンする薄膜トランジスタＱ１１、Ｑ１２と放電期間でオンする薄膜トランジスタＱ１３、Ｑ１４とを千鳥格子状に配置してもよい。
【００４６】
また、図８に示すように、充電期間でオンする薄膜トランジスタＱ１２と放電期間でオンする薄膜トランジスタＱ１３とが互いに嵌合するように、それぞれの外形を例えば、コの字型に形成し、外形が互いに嵌合するように配置し、薄膜トランジスタＱ１１とＱ１４についても同様にすることで、図４と同様に、各薄膜トランジスタの上昇温度をより小さくでき、その結果、オフ電流ならびに消費電力をより低減することができる。
【００４７】
［第３の実施の形態］
図９は、第３の実施の形態に係る薄膜トランジスタ回路である２倍昇圧電源回路１１の回路図である。
【００４８】
２倍昇圧電源回路１１は、本発明の第１容量素子に相当する容量素子Ｃ２１と、本発明の第２容量素子に相当する容量素子Ｃ２２とを備え、容量素子Ｃ２１のマイナス極は、接地された回路節点Ｇに接続されている。
【００４９】
また、２倍昇圧電源回路１１は、絶縁体上に形成されたＰ型の薄膜トランジスタＱ１−１〜３、Ｎ型の薄膜トランジスタＱ２−１〜３、Ｐ型の薄膜トランジスタＱ３−１〜３、Ｑ４−１〜３を備えている。薄膜トランジスタＱ１−１〜３、Ｑ２−１〜３は、本発明の第１薄膜トランジスタに相当し、薄膜トランジスタＱ３−１〜３、Ｑ４−１〜３は、本発明の第２薄膜トランジスタに相当する。
【００５０】
薄膜トランジスタＱ１−１〜３は並列接続され、回路節点Ｇに対してプラスの電圧ＶＣＣが与えられる回路節点Ａと容量素子Ｃ２２のプラス極との間に挿入されている。薄膜トランジスタＱ２−１〜３は並列接続され、容量素子Ｃ２２のマイナス極と回路節点Ｇとの間に挿入されている。薄膜トランジスタＱ３−１〜３は並列接続され、回路節点Ａと容量素子Ｃ２２のマイナス極との間に挿入されている。薄膜トランジスタＱ４−１〜３は並列接続され、容量素子Ｃ２２のプラス極と容量素子Ｃ２１のプラス極との間に挿入されている。
【００５１】
図１０は、２倍昇圧電源回路１１での薄膜トランジスタの配置と状態遷移を示す図である。
【００５２】
各薄膜トランジスタは、薄膜トランジスタＱ１−１、Ｑ４−１、Ｑ２−１、Ｑ３−１、Ｑ１−２、Ｑ４−２、Ｑ２−２、Ｑ３−２、Ｑ１−３、Ｑ４−３、Ｑ２−３、Ｑ３−３の順に並べて配置されている。同図では、並列接続された薄膜トランジスタ同士を結線して示している。
【００５３】
２倍昇圧電源回路１１では、充電期間と放電期間とが交互に訪れる。
【００５４】
充電期間では、薄膜トランジスタＱ１−１〜３、Ｑ２−１〜３がオンし、薄膜トランジスタＱ３−１〜３、Ｑ２−１〜３４がオフする。つまり、薄膜トランジスタＱ１−１〜３が１つのスイッチとして動作し、薄膜トランジスタＱ２−１〜３が１つのスイッチとして動作し、薄膜トランジスタＱ３−１〜３が１つのスイッチとして動作し、薄膜トランジスタＱ４−１〜３が１つのスイッチとして動作する。これにより、図９に示す容量素子Ｃ２２が充電され、その極間電圧が電圧ＶＣＣに等しくなる。
【００５５】
図１０に戻り、放電期間では、薄膜トランジスタＱ３−１〜３、Ｑ４−１〜３がオンし、薄膜トランジスタＱ１−１〜３、Ｑ２−１〜３がオフする。これにより、図９に示す容量素子Ｃ２２のマイナス極に電圧ＶＣＣが印加され、しかも、容量素子Ｃ２２から容量素子Ｃ２１への放電がなされ、よって、容量素子Ｃ２１のプラス極の、回路節点Ｇに対する電位が上昇する。
【００５６】
このような充電期間および放電期間が交互に訪れることで、容量素子Ｃ２１のプラス極の電位は、やがて、電圧ＶＣＣの２倍の大きさの正電位になる。
【００５７】
かかる動作を考慮して、図１０を参照すれば、充電期間でオンする薄膜トランジスタと放電期間でオンする薄膜トランジスタとが交互に配置されていることになる。
【００５８】
よって、第１の実施の形態などと同様の作用により、各薄膜トランジスタの温度上昇を低減することができる。また、オフ電流ならびに消費電力も低減することができる。
【００５９】
なお、かかる作用効果を鑑みれば、薄膜トランジスタＱ１−１〜３、Ｑ２−１〜３にあっては位置を変えてもよい。同様に、薄膜トランジスタＱ３−１〜３、Ｑ３−１〜３にあっては位置を変えてもよい。
【００６０】
また、図３などと同様に、充電期間でオンする薄膜トランジスタと放電期間でオンする薄膜トランジスタとを千鳥格子状に配置してもよい。
【００６１】
また、図４などと同様に、充電期間でオンする薄膜トランジスタと放電期間でオンする薄膜トランジスタとが互いに嵌合するように形成し配置してもよい。
【００６２】
また、同一スイッチを構成する薄膜トランジスタの数を２または４以上にしてもよい。
【００６３】
［第４の実施の形態］
図１１は、第４の実施の形態に係る薄膜トランジスタ回路である当倍負電圧電源回路１２の回路図である。
【００６４】
当倍負電圧電源回路１２は、本発明の第１容量素子に相当する容量素子Ｃ３１と、本発明の第２容量素子に相当する容量素子Ｃ３２とを備え、容量素子Ｃ３１のプラス極は、接地された回路節点Ｇに接続されている。
【００６５】
また、当倍負電圧電源回路１２は、絶縁体上に形成されたＰ型の薄膜トランジスタＱ１１−１〜３、Ｎ型の薄膜トランジスタＱ１２−１〜３、Ｑ１３−１〜３、Ｑ１４−１〜３を備えている。薄膜トランジスタＱ１１−１〜３、Ｑ１２−１〜３は、本発明の第１薄膜トランジスタに相当し、薄膜トランジスタＱ１３−１〜３、Ｑ１４−１〜３は、本発明の第２薄膜トランジスタに相当する。
【００６６】
薄膜トランジスタＱ１１−１〜３は並列接続され、回路節点Ｇに対してプラスの電圧ＶＣＣが与えられる回路節点Ａと容量素子Ｃ３２のプラス極との間に挿入されている。薄膜トランジスタＱ１２−１〜３は並列接続され、容量素子Ｃ３２のマイナス極と回路節点Ｇとの間に挿入されている。薄膜トランジスタＱ１３−１〜３は並列接続され、容量素子Ｃ３１のマイナス極と容量素子Ｃ３２のマイナス極との間に挿入されている。薄膜トランジスタＱ１４−１〜３は並列接続され、容量素子Ｃ３２のプラス極と回路節点Ｇとの間に挿入されている。
【００６７】
図１２は、当倍負電圧電源回路１２での薄膜トランジスタの配置と状態遷移を示す図である。
【００６８】
各薄膜トランジスタは、薄膜トランジスタＱ１２−１、Ｑ１３−１、Ｑ１１−１、Ｑ１４−１、Ｑ１２−２、Ｑ１３−２、Ｑ１１−２、Ｑ１４−２、Ｑ１２−３、Ｑ１３−３、Ｑ１１−３、Ｑ１４−３の順に並べて配置されている。同図では、並列接続された薄膜トランジスタ同士を結線して示している。
【００６９】
当倍負電圧電源回路１２では、充電期間と放電期間とが交互に訪れる。
【００７０】
充電期間では、薄膜トランジスタＱ１１−１〜３、Ｑ１２−１〜３がオンし、薄膜トランジスタＱ１３−１〜３、Ｑ１４−１〜３がオフする。つまり、薄膜トランジスタＱ１１−１〜３が１つのスイッチとして動作し、薄膜トランジスタＱ１２−１〜３が１つのスイッチとして動作し、薄膜トランジスタＱ１３−１〜３が１つのスイッチとして動作し、薄膜トランジスタＱ１４−１〜３が１つのスイッチとして動作する。これにより、図１１に示す容量素子Ｃ３１が充電され、その極間電圧が電圧ＶＣＣに等しくなる。
【００７１】
図１２に戻り、放電期間では、薄膜トランジスタＱ１３−１〜３、Ｑ１４−１〜３がオンし、薄膜トランジスタＱ１１−１〜３、Ｑ１２−１〜３がオフする。これにより、図１１に示す容量素子Ｃ３１のプラス極が回路節点Ｇに接続され、しかも、容量素子Ｃ３２から容量素子Ｃ３１への放電がなされ、よって、容量素子Ｃ３１のマイナス極の、回路節点Ｇに対する電位が下降して負電位になる。
【００７２】
このような充電期間および放電期間が交互に訪れることで、容量素子Ｃ３１のマイナス極の電位は、やがて、電圧ＶＣＣに等しい大きさの負電位になる。
【００７３】
かかる動作を考慮して、図１２を参照すれば、充電期間でオンする薄膜トランジスタと放電期間でオンする薄膜トランジスタとが交互に配置されていることになる。
【００７４】
よって、第１の実施の形態などと同様の作用により、各薄膜トランジスタの温度上昇を低減することができる。また、オフ電流ならびに消費電力も低減することができる。
【００７５】
なお、かかる作用効果を鑑みれば、薄膜トランジスタＱ１１−１〜３、Ｑ１２−１〜３にあっては位置を変えてもよい。同様に、薄膜トランジスタＱ１３−１〜３、Ｑ１３−１〜３にあっては位置を変えてもよい。
【００７６】
また、図７などと同様に、充電期間でオンする薄膜トランジスタと放電期間でオンする薄膜トランジスタとを千鳥格子状に配置してもよい。
【００７７】
また、図８などと同様に、充電期間でオンする薄膜トランジスタと放電期間でオンする薄膜トランジスタとが互いに嵌合するように形成し配置してもよい。
【００７８】
また、同一スイッチを構成する薄膜トランジスタの数を２または４以上にしてもよい。
【図面の簡単な説明】
【００７９】
【図１】第１の実施の形態に係る薄膜トランジスタ回路である２倍昇圧電源回路１の回路図である。
【図２】２倍昇圧電源回路１での薄膜トランジスタの配置と状態遷移を示す図である。
【図３】２倍昇圧電源回路１での薄膜トランジスタの他の配置と状態遷移を示す図である。
【図４】２倍昇圧電源回路１での薄膜トランジスタの他の形状および配置と状態遷移を示す図である。
【図５】第２の実施の形態に係る薄膜トランジスタ回路である当倍負電圧電源回路２の回路図である。
【図６】当倍負電圧電源回路２での薄膜トランジスタの配置と状態遷移を示す図である。
【図７】当倍負電圧電源回路２での薄膜トランジスタの他の配置と状態遷移を示す図である。
【図８】当倍負電圧電源回路２での薄膜トランジスタの他の形状および配置と状態遷移を示す図である。
【図９】第３の実施の形態に係る薄膜トランジスタ回路である２倍昇圧電源回路１１の回路図である。
【図１０】２倍昇圧電源回路１１での薄膜トランジスタの配置と状態遷移を示す図である。
【図１１】第４の実施の形態に係る薄膜トランジスタ回路である当倍負電圧電源回路１２の回路図である。
【図１２】当倍負電圧電源回路１２での薄膜トランジスタの配置と状態遷移を示す図である。
【図１３】２倍昇圧電源回路１でのオフ電流を示す図である。
【図１４】当倍負電圧電源回路２でのオフ電流を示す図である。
【図１５】Ｎ型の薄膜トランジスタの特性図である。
【符号の説明】
【００８０】
１、１１  ２倍昇圧電源回路
２、１２  当倍負電圧電源回路
Ｑ１〜４、Ｑ１１〜１４、Ｑ１−１〜４、Ｑ２−１〜４、Ｑ３−１〜４、Ｑ４−１〜４、Ｑ１１−１〜４、Ｑ１２−１〜４、Ｑ１３−１〜４、Ｑ１４−１〜４  薄膜トランジスタＣ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２  容量素子
【図１】
2007173582.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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