(57)【要約】【課題】コンタクト抵抗の安定したビット線コンタクトプラグを有するスタックトセルを備えた半導体装置、およびその製造方法を提供することにある。【解決手段】第１の層間絶縁膜１３には、スタックトキャパシタ１６のストレージノード１９ｂに接続するストレージノードコンタクトプラグ１４ｂ、及びビット線拡散層に接続する第１のビット線コンタクトプラグ１５ｂが形成され、第２の層間絶縁膜１８内には、スタックトキャパシタ１６、及び第１のビット線コンタクトプラグ１５ｂに接続する第２のビット線コンタクトプラグ２０ｂが形成され、第３の層間絶縁膜２４内には、スタックトキャパシタ１６のプレート電極２２に接続するセルプレートコンタクトプラグ２５ｂ、及び第２のビット線コンタクトプラグ２０ｂに接続する第３のビット線コンタクトプラグ２６ｂが形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたトランジスタと、前記半導体基板上に第１の層間絶縁膜を介して形成されたスタックトキャパシタとで構成されたメモリセルを備えた半導体装置であって、
前記スタックトキャパシタは、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜内に形成されており、
前記第１の層間絶縁膜内には、前記スタックトキャパシタのストレージノードに接続するストレージノードコンタクトプラグ、及び前記半導体基板に形成されたビット線拡散層に接続する第１のビット線コンタクトプラグが形成されており、
前記第２の層間絶縁膜内には、前記第１のビット線コンタクトプラグに接続する第２のビット線コンタクトプラグが形成されており、
前記第２の層間絶縁膜上には、第３の層間絶縁膜が形成され、該第３の層間絶縁膜内には、前記スタックトキャパシタのプレート電極に接続するセルプレートコンタクトプラグ、及び前記第２のコンタクトプラグに接続する第３のビット線コンタクトプラグが形成されていることを特徴とする、半導体装置。
【請求項２】
前記スタックトキャパシタは、円筒型のキャパシタであり、
前記スタックトキャパシタのストレージノードの一部は、前記第２の層間絶縁膜の下面に露出しており、
前記スタックトキャパシタのプレート電極の一部は、前記第２の層間絶縁膜上面の平坦部上に延出していることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ストレージノードコンタクトプラグは、前記第２の層間絶縁膜の下面に露出している前記ストレージノードの一部に接続されており、
前記セルプレートコンタクトプラグは、前記第２の層間絶縁膜の上面上に延出している前記プレート電極の一部に接続されていることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記スタックトキャパシタのストレージノードと、前記第２のビット線コンタクトプラグとは、同一の導電性材料からなることを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記導電性材料は、Ｔｉ、ＴｉＮ、ＷＮ、及びＷのいずれか一つの材料を含むことを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記第１のビット線コンタクトプラグ及び前記第３のビット線コンタクトプラグは、Ｔｉ膜、またはＴｉ膜を含む積層膜で構成されていることを特徴とする、請求項１項に記載の半導体装置。
【請求項７】
半導体基板に形成されたトランジスタと、前記半導体基板上に第１の層間絶縁膜を介して形成されたスタックトキャパシタとで構成されたメモリセルを備えた半導体装置の製造方法であって、
前記トランジスタ及びビット線拡散層が形成された半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜内に、前記スタックトキャパシタのストレージノードに接続するストレージノードコンタクトプラグ、及び前記半導体基板に形成されたビット線拡散層に接続する第１のビット線コンタクトプラグを形成する工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜内に、前記スタックトキャパシタ、及び前記第１のビット線コンタクトプラグに接続する第２のビット線コンタクトプラグを形成する工程と、
前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
第３の層間絶縁膜内に、前記スタックトキャパシタのプレート電極に接続するセルプレートコンタクトプラグ、及び前記第２のビット線コンタクトプラグに接続する第３のビット線コンタクトプラグを形成する工程とを含むことを特徴とする、半導体装置の製造方法。
【請求項８】
前記スタックトキャパシタは、前記第２の層間絶縁膜に第１の開口部を形成した後、該第１の開口部内に、前記ストレージノード、容量絶縁膜、及びプレート電極を順次堆積することによって形成されることを特徴とする、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記スタックトキャパシタのプレート電極は、前記第２の層間絶縁膜上面の平坦部上に延出して形成されることを特徴とする、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２のビット線コンタクトプラグは、前記第２の層間絶縁膜に第２の開口部を形成した後、該第２の開口部内に導電性材料を埋め込むことによって形成されることを特徴とする、請求項７または８に記載の半導体装置の製造方法。
【請求項１１】
前記第２のビット線コンタクトプラグは、前記第２の開口部内に、前記ストレージノードの形成と同時に、該ストレージノードと同一の導電性材料を埋め込むことによって形成されることを特徴とする、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の開口部は、前記第１の開口部と同時に、前記第２の層間絶縁膜に形成されることを特徴とする、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記導電性材料は、Ｔｉ、ＴｉＮ、ＷＮ、及びＷのいずれか一つの材料を含むことを特徴とする、請求項１０〜１２の何れかに記載の半導体装置の製造方法。
【請求項１４】
前記第１のビット線コンタクトプラグ及び前記第３のビット線コンタクトプラグは、Ｔｉ膜、またはＴｉ膜を含む積層膜で構成されていることを特徴とする、請求項７項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを備えた半導体装置に関し、特に、円筒型キャパシタセルを有する半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ混載半導体集積回路において、素子の微細化、ＤＲＡＭの高集積化に伴い、１つのメモリセルがチップで占有する面積は徐々に縮小されている。その中で、円筒型キャパシタセルは、高層化により表面積が確保できるので、メモリセルの大容量化には適しており、高集積のＤＲＡＭに広く使用されている。
【０００３】
図８は、従来の円筒型キャパシタセルを有する半導体装置の構成を示した断面図である（例えば、非特許文献１を参照）。
【０００４】
図８に示すように、メモリセルの一部を構成するトランジスタ１１２が形成された半導体基板１１１上に、第１の層間絶縁膜１１３を介して円筒型キャパシタ１１６が第２の層間絶縁膜１１８中に形成されている。円筒型キャパシタ１１６は、ストレージノード１１９ｂ、容量絶縁膜１２１、及びプレート電極１２２で構成されている。そして、ストレージノード１１９ｂに接続するストレージノードコンタクトプラグ１１４ｂが、第１の層間絶縁膜１１３中に形成され、プレート電極１２２に接続するセルプレートコンタクトプラグ１２５ｂが、第３の層間絶縁膜１２４中に形成されている。また、第１の層間絶縁膜１１３中には、半導体基板１１１に形成されたビット線拡散層（不図示）に接続する第１のビット線コンタクトプラグ１１５ｂが形成され、さらに、第２及び第３の層間絶縁膜１１８、１２４中には、第１のビット線コンタクトプラグ１１５ｂに接続する第２のビット線コンタクトプラグ１２０ｂが形成されている。
【０００５】
図９（ａ）〜（ｅ）及び図１０（ａ）〜（ｄ）は、図８に示した半導体装置の製造方法を示した工程断面図で、以下簡単に説明する。
【０００６】
まず、図９（ａ）に示すように、トランジスタ１１２が形成された半導体基板１１１上に第１の層間絶縁膜１１３を堆積し、膜中にストレージノードコンタクトプラグ１１４ｂ及び第１のビット線コンタクトプラグ１１５ｂを形成する。
【０００７】
次に、図９（ｂ）に示すように、第１の層間絶縁膜１１３上に第２の層間絶縁膜１１８を堆積した後、第２の層間絶縁膜１１８に円筒型キャパシタ形成用のコンタクトホール１１９ａを形成する。
【０００８】
その後、図９（ｃ）に示すように、コンタクトホール１１９ａの内面を含む第２の層間絶縁膜１１８上に、円筒型キャパシタのストレージノードを形成する導電膜１１９を形成した後、図９（ｄ）に示すように、導電膜１１９を、コンタクトホール１１９ａの側面及び底面だけを残して選択的に除去し、ストレージノード１１９ｂを形成する。これは、例えば、レジストを用いたエッチバック法により行うことができる。さらに、図９（ｅ）に示すように、ストレージノード１１９ｂ上に、容量絶縁膜１２１及び、プレート電極膜１２２を形成する。
【０００９】
次に、図１０（ａ）に示すように、プレート電極膜１２２及び容量絶縁膜１２１を所定のパターンにエッチングした後、図１０（ｂ）に示すように、第２の層間絶縁膜１１８上に、第３の層間絶縁膜１２４を形成する。
【００１０】
次に、図１０（ｃ）に示すように、第３の層間絶縁膜１２４にコンタクトホール１２５ａを、また、第３の層間絶縁膜１２４及び第２の層間絶縁膜１１８にコンタクトホール１２０ａを形成した後、図１０（ｄ）に示すように、そのコンタクトホール１２５ａ、１２０ａに、それぞれ、セルプレートコンタクトプラグ１２５ｂ、及び第２のビット線コンタクトプラグ１２０ｂを形成する。
【非特許文献１】S.Arai et al.,"A 0.13um Full Metal Embedded DRAM Technology Targeting on 1.2V,450MHz Operation（1.2V, 450MHz動作に対応した0.13umフルメタル混載DRAM技術）",IEDM,2001, pp.403-406
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の円筒型キャパシタセル構造の場合、スタックセルの高層化に伴い、第１のビット線コンタクトプラグ１１５ｂに接続する第２のビット線コンタクトプラグ１２０ｂが、円筒型キャパシタ１１６の高さとセルプレートコンタクトプラグ１２５ｂの高さとを加えた分に相当する高さを有し、コンタクトプラグのアスペクト比が非常に大きくなる。
【００１２】
コンタクトプラグを埋め込むためのコンタクトホールをドライエッチングで形成する際、エッチング中に反応生成物が加工されたコンタクトホールの側壁に付着し、その反応生成物がエッチングマスクとなってエッチングが進行するため、最終的なコンタクトホールの形状はテーパー形状となる。そのため、コンタクトプラグのアスペクト比が高くなると、加工時間が増加するため、反応生成物が徐々に多く側壁に付着することによってテーパー角がきつくなり、コンタクトプラグの接触面積が小さくなる。加えて、テーパー角のきついコンタクトホールに導電体を埋め込む際、埋込不良も発生しやすくなる。その結果、図１１に示すように、コンタクトプラグのアスペクト比が大きくなると、コンタクト抵抗のばらつきが大きくなるといいう問題が生じる。
【００１３】
本発明はかかる点に鑑みてなされたものであり、その主な目的は、コンタクト抵抗の安定したビット線コンタクトプラグを有するスタックトセルを備えた半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係わる半導体装置は、半導体基板に形成されたトランジスタと、半導体基板上に第１の層間絶縁膜を介して形成されたスタックトキャパシタとで構成されたメモリセルを備えた半導体装置であって、スタックトキャパシタは、第１の層間絶縁膜上に形成された第２の層間絶縁膜内に形成されており、第１の層間絶縁膜内には、スタックトキャパシタのストレージノードに接続するストレージノードコンタクトプラグ、及び半導体基板に形成されたビット線拡散層に接続する第１のビット線コンタクトプラグが形成されており、第２の層間絶縁膜内には、第１のビット線コンタクトプラグに接続する第２のビット線コンタクトプラグが形成されており、第２の層間絶縁膜上には、第３の層間絶縁膜が形成され、該第３の層間絶縁膜内には、スタックトキャパシタのプレート電極に接続するセルプレートコンタクトプラグ、及び第２のコンタクトプラグに接続する第３のビット線コンタクトプラグが形成されていることを特徴とする。
【００１５】
このような構成によれば、ビット線コンタクトプラグを、ストレージノードコンタクトプラグ、スタックトキャパシタ、及びセルプレートコンタクトプラグがそれぞれ形成される第１〜第３の層間絶縁膜の各層毎に形成して、所謂３段構成にすることによって、各層に形成した第１〜第３のビット線コンタクトプラグのアスペクト比を小さくできる。これにより、コンタクト抵抗の安定したビット線コンタクトプラグを有するスタックトセルを備えた半導体装置を実現することができる。
【００１６】
ある好適な実施形態において、上記スタックトキャパシタは、円筒型のキャパシタであり、スタックトキャパシタのストレージノードの一部は、第２の層間絶縁膜の下面に露出しており、スタックトキャパシタのプレート電極の一部は、第２の層間絶縁膜上面の平坦部上に延出している。
【００１７】
ある好適な実施形態において、上記ストレージノードコンタクトプラグは、第２の層間絶縁膜の下面に露出しているストレージノードの一部に接続されており、セルプレートコンタクトプラグは、第２の層間絶縁膜の上面上に延出しているプレート電極の一部に接続されている。
【００１８】
上記スタックトキャパシタのストレージノードと、第２のビット線コンタクトプラグとは、同一の導電性材料からなることが好ましい。また、その材料は、Ｔｉ、ＴｉＮ、ＷＮ、及びＷのいずれか一つの材料を含むことが好ましい。
【００１９】
上記第１のビット線コンタクトプラグ及び第３のビット線コンタクトプラグは、Ｔｉ膜、またはＴｉ膜を含む積層膜で構成されていることが好ましい。
【００２０】
本発明に係わる半導体装置の製造方法は、半導体基板に形成されたトランジスタと、半導体基板上に第１の層間絶縁膜を介して形成されたスタックトキャパシタとで構成されたメモリセルを備えた半導体装置の製造方法であって、トランジスタ及びビット線拡散層が形成された半導体基板上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜内に、スタックトキャパシタのストレージノードに接続するストレージノードコンタクトプラグ、及び半導体基板に形成されたビット線拡散層に接続する第１のビット線コンタクトプラグを形成する工程と、第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜内に、スタックトキャパシタ、及び第１のビット線コンタクトプラグに接続する第２のビット線コンタクトプラグを形成する工程と、第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜内に、スタックトキャパシタのプレート電極に接続するセルプレートコンタクトプラグ、及び前記第２のコンタクトプラグに接続する第３のビット線コンタクトプラグを形成する工程とを含むことを特徴とする。
【００２１】
このような方法によれば、ビット線コンタクトプラグを、第１〜第３の層間絶縁膜の各層毎に順次形成して３段構成にすることによって、各層に形成したビット線コンタクトプラグのアスペクト比を小さくできるので、コンタクト抵抗のばらつきを抑えることができる。その結果、コンタクト抵抗の安定したビット線コンタクトプラグを有するスタックトセルを備えた半導体装置を実現することができる。
【００２２】
ある好適な実施形態において、上記スタックトキャパシタは、第２の層間絶縁膜に第１の開口部を形成した後、該第１の開口部内に、ストレージノード、容量絶縁膜、及びプレート電極を順次堆積することによって形成される。
【００２３】
上記スタックトキャパシタのプレート電極は、第２の層間絶縁膜上面の平坦部上に延出して形成されることが好ましい。
【００２４】
ある好適な実施形態において、上記第２のビット線コンタクトプラグは、第２の層間絶縁膜に第２の開口部を形成した後、該第２の開口部内に導電性材料を埋め込むことによって形成される。
【００２５】
ある好適な実施形態において、上記第２のビット線コンタクトプラグは、第２の開口部内に、ストレージノードの形成と同時に、該ストレージノードと同一の導電性材料を埋め込むことによって形成される。また、第２の開口部は、第１の開口部と同時に、第２の層間絶縁膜に形成してもよい。
【００２６】
上記導電性材料は、Ｔｉ、ＴｉＮ、ＷＮ、及びＷのいずれか一つの材料を含むことが好ましい。
【００２７】
上記第１のビット線コンタクトプラグ及び第３のビット線コンタクトプラグは、Ｔｉ膜、またはＴｉ膜を含む積層膜で構成されていることが好ましい。
【発明の効果】
【００２８】
本発明によれば、ビット線コンタクトプラグを、ストレージノードコンタクトプラグ、スタックトキャパシタ、及びセルプレートコンタクトプラグがそれぞれ形成される第１〜第３の層間絶縁膜の各層毎に形成して３段構成にすることによって、各層に形成した第１〜第３のビット線コンタクトプラグのアスペクト比を小さくできる。これにより、コンタクト抵抗の安定したビット線コンタクトプラグを有するスタックトセルを備えた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２９】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置１０の構成を模式的に示した断面図である。本実施形態における半導体装置１０は、半導体基板１１に形成されたトランジスタ１２と、半導体基板１１上に第１の層間絶縁膜１３を介して形成されたスタックトキャパシタ１６とで構成されたメモリセルを備えたものである。
【００３１】
図１に示すように、スタックトキャパシタ１６は、第１の層間絶縁膜１３上に形成された第２の層間絶縁膜１８内に形成されており、第１の層間絶縁膜１３内には、スタックトキャパシタ１６のストレージノード１９ｂに接続するストレージノードコンタクトプラグ１４ｂ、及び半導体基板１１に形成されたビット線拡散層（不図示）に接続する第１のビット線コンタクトプラグ１５ｂが形成されている。
【００３２】
また、第２の層間絶縁膜１８内には、第１のビット線コンタクトプラグ１５ｂに接続する第２のビット線コンタクトプラグ２０ｂが形成されており、第２の層間絶縁膜１８上には、第３の層間絶縁膜２４が形成され、この第３の層間絶縁膜２４内には、スタックトキャパシタ１６のプレート電極２２に接続するセルプレートコンタクトプラグ２５ｂ、及び第２のビット線コンタクトプラグ２０ｂに接続する第３のビット線コンタクトプラグ２６ｂが形成されている。
【００３３】
ここで、スタックトキャパシタ１６のストレージノード１９ｂの一部は、第２の層間絶縁膜１８の下面に露出しており、また、スタックトキャパシタ１６のプレート電極２２は一部は、第２の層間絶縁膜１８上面の平坦部上に延出している。これにより、ストレージノードコンタクトプラグ１４ｂは、第２の層間絶縁膜１８の下面に露出したストレージノード１９ｂと確実にコンタクトがとれ、また、セルプレートコンタクトプラグ２５ｂは、第２の層間絶縁膜１８上面の平坦部上に延出したプレート電極２２と確実にコンタクトがとれる。
【００３４】
また、スタックトキャパシタ１６を構成する、ストレージノード１９ｂ、容量絶縁膜２１、及びプレート電極２２の材料は特に制限ないが、例えば、ストレージノード１９ｂの材料としては、Ｔｉ、ＴｉＮ、ＷＮ、Ｗの材料、あるいはそれらを組み合わせた積層膜、例えばＷＮ／Ｗ、ＴｉＮ／Ｗ等を用いることができる。特に、Ｔｉは、絶縁膜との密着性が良く、しかも抵抗率が低い（例えばＴｉＮと比較して約半分（１７０μΩｃｍ））ので、コンタクト抵抗の低減には適している。また、容量絶縁膜２１は、例えば、ＨｆＯ2等を用いることができ、プレート電極２２は、例えば、Ｔｉ、ＴｉＮ、ＷＮ、Ｗの材料、あるいはそれらを組み合わせた積層膜等を用いることができる。
【００３５】
各コンタクトプラグ１４ｂ、１５ｂ、２０ｂ、２５ｂ、２６ｂの材料についても、特に制限はないが、例えば、Ｔｉ、ＴｉＮ、ＷＮ、Ｗの材料、あるいはそれらを組み合わせた積層膜、例えばＴｉ／ＷＮ、ＴｉＮ／Ｗ、Ｔｉ／ＴｉＮ／Ｗ等を用いることができる。特に、Ｔｉ／ＴｉＮ／Ｗの積層膜は、Ｔｉは下地との密着性がよく、ＴｉＮはＷを堆積する際のバリア膜にもなるため、コンタクトプラグが下地と接する部分の空洞化を防止でき、接触面積の減少や埋め込み不良の低減を図ることができる。また、スタックトキャパシタのストレージノード１９ｂと、第２のビット線コンタクトプラグ２０ｂとは、同一の導電性材料を用いてもよい。
【００３６】
本実施形態におけるビット線コンタクトプラグ１５ｂ、２０ｂ、２６ｂは、ストレージノードコンタクトプラグ１４ｂ、スタックトキャパシタ１６、及びセルプレートコンタクトプラグ２５ｂがそれぞれ形成される第１〜第３の層間絶縁膜１３、１８、２４の各層毎に形成された３段構成になっているので、各層に形成した第１〜第３のビット線コンタクトプラグ１５ｂ、２０ｂ、２６ｂのアスペクト比を小さくできる。これにより、コンタクト抵抗の安定したビット線コンタクトプラグを有するスタックトセルを備えた半導体装置１０を実現することができる。
【００３７】
図２は、本実施形態における半導体装置のビット線コンタクトプラグのコンタクト抵抗のばらつきを示したグラフで、従来の半導体装置に比べてコンタクト抵抗のばらつきが低減されていることが分かる。
【００３８】
（第２の実施形態）
図３〜図５は、本発明の第２の実施形態における半導体装置１０の製造方法を示した工程断面図である。
【００３９】
まず、図３（ａ）に示すように、トランジスタ１２が形成されたシリコン基板（半導体基板）１１上に、例えばシリコン酸化膜からなる第１の層間絶縁膜１３を堆積した後、膜中にストレージノードコンタクトプラグ１４ｂ及び第１のビット線コンタクトプラグ１５ｂを形成する。ここで、コンタクトプラグの形成は、通常の方法により、第１の層間絶縁膜１３にコンタクトホール（開口部）を形成した後、コンタクトホールに導電性材料、例えば、Ｔｉ、ＴｉＮ等を埋め込むことによって行われる。
【００４０】
次に、図３（ｂ）に示すように、第１の層間絶縁膜１３上にシリコン窒化膜１７及び第２の層間絶縁膜１８、例えばシリコン酸化膜を堆積した後、第２の層間絶縁膜１８に円筒型キャパシタ形成用のコンタクトホール１９ａを形成する。ここで、シリコン窒化膜１７は、コンタクトホール１９ａをドライエッチングで形成するときのエッチングストッパーとなる。
【００４１】
その後、図３（ｃ）に示すように、コンタクトホール１９ａの内面を含む第２の層間絶縁膜１８上に、円筒型キャパシタのストレージノードを構成する導電膜１９、例えばＴｉ、ＴｉＮ等を形成する。
【００４２】
次に、図３（ｄ）に示すように、第２の層間絶縁膜１８上面の平坦部上にある導電膜１９を、例えばレジストを用いたエッチバック法を用いて選択的に除去して、ストレージノード１９ｂを形成する。
【００４３】
さらに、図４（ａ）に示すように、レジストマスク３０を用いて第２の層間絶縁膜１８をエッチングし、第２の層間絶縁膜１８内に第２のビット線コンタクトプラグ形成用のコンタクトホール２０ａを形成する。
【００４４】
次に、図４（ｂ）に示すように、レジストマスク３０を除去した後、コンタクトホール２０ａの内面を含む第２の層間絶縁膜１８上に、第２のビット線コンタクトプラグを構成する導電膜２０、例えばＴｉ、ＴｉＮ等を形成する。このとき、第２のビット線コンタクトプラグ形成用のコンタクトホール２０ａ内は、導電膜２０で充填される。また、既に、コンタクトホール１９ａ内に形成されているストレージノード１９ｂ上にも導電膜２０が積層されるが、円筒型キャパシタが形成されるコンタクトホール１９ａの径は、第２のビット線コンタクトプラグが形成されるコンタクトホール２０ａの径よりも大きいので、導電膜１９、２０の積層膜によってコンタクトホール１９ａが充填されることはない。なお、ストレージノード１９ｂは、導電膜１９、２０の積層膜で構成される。
【００４５】
次に、図４（ｃ）に示すように、第２の層間絶縁膜１８上面の平坦部上にある導電膜２０を、例えばレジストを用いたエッチバック法により選択的に除去して、第２のビット線コンタクトプラグ２０ｂを形成する。
【００４６】
さらに、図４（ｄ）に示すように、ストレージノード１９ｂ上に、例えばＨｆＯ2等からなる容量絶縁膜２１及び、プレート電極膜２２、例えばＴｉまたはＴｉＮ等を形成する。
【００４７】
次に、図５（ａ）に示すように、プレート電極膜２２及び容量絶縁膜２１を所定のパターンにエッチングした後、図５（ｂ）に示すように、第２の層間絶縁膜１８上に、例えばシリコン酸化膜からなる第３の層間絶縁膜２４を形成する。
【００４８】
次に、図５（ｃ）に示すように、第３の層間絶縁膜２４にセルプレートコンタクトプラグ形成用のコンタクトホール２５ａ、及び第３のビット線コンタクトプラグ形成用のコンタクトホール２６ａを形成する。
【００４９】
最後に、図５（ｄ）に示すように、第３の層間絶縁膜２４に形成されたコンタクトホール２５ａ、２６ａ内に、導電性材料、例えばＴｉ、ＴｉＮ等を埋め込み、セルプレートコンタクトプラグ２５ｂ及び第３のビット線コンタクトプラグ２６ｂを形成し、これにより半導体装置１０を完成する。
【００５０】
本実施形態の方法によれば、ストレージノード１９ｂ及び第２のビット線コンタクトプラグ２０ｂを、第２の層間絶縁膜１８内に形成されるコンタクトホール１９ａ、及びコンタクトホール２０ａ内に２回に分けて埋め込むことにより、両コンタクトホール１９ａ、２０ａのアスペクト比の差に伴う埋め込み不良をなくすことができる。特に、半導体装置１０が微細化されて、両コンタクトホールのアスペクト比の差が大きくなると、両コンタクトホールをエッチングで同時に形成した場合、径の小さい方のコンタクトホール２０ａ内にデポ物が堆積することによる加工不良が生じる。本実施形態における方法は、そのような加工不良に伴う埋め込み不良に対して特に有効である。
【００５１】
（第３の実施形態）
図６〜図７は、本発明の第３の実施形態における半導体装置１０の製造方法を示した工程断面図である。
【００５２】
まず、図６（ａ）に示すように、トランジスタ１２が形成されたシリコン基板（半導体基板）１１上に、例えばシリコン酸化膜からなる第１の層間絶縁膜１３を堆積した後、膜中にストレージノードコンタクトプラグ１４ｂ及び第１のビット線コンタクトプラグ１５ｂを形成する。ここで、コンタクトプラグの形成は、通常の方法により、第１の層間絶縁膜１３にコンタクトホール（開口部）を形成した後、コンタクトホールに導電性材料、例えば、Ｔｉ、ＴｉＮ等を埋め込むことによって行われる。
【００５３】
次に、図６（ｂ）に示すように、第１の層間絶縁膜１３上にシリコン窒化膜１７及び第２の層間絶縁膜１８、例えばシリコン酸化膜を堆積した後、第２の層間絶縁膜１８に円筒型キャパシタ形成用のコンタクトホール１９ａ、及び第２のビット線コンタクトプラグ形成用のコンタクトホール２０ａを同時に形成する。なお、シリコン窒化膜１７は、コンタクトホール１９ａ、２０ａをドライエッチングで形成するときのエッチングストッパーとなる。
【００５４】
その後、図６（ｃ）に示すように、コンタクトホール１９ａ、２０ａの内面を含む第２の層間絶縁膜１８上に、円筒型キャパシタのストレージノード及び第２のビット線コンタクトプラグを構成する導電膜１９、例えばＴｉ、ＴｉＮ等を形成する。このとき、第２のビット線コンタクトプラグ形成用のコンタクトホール２０ａ内は、導電膜１９で充填される。
【００５５】
次に、図６（ｄ）に示すように、第２の層間絶縁膜１８上面の平坦部上にある導電膜１９を選択的に除去して、ストレージノード１９ｂ及び第２のビット線コンタクトプラグ２０ｂを形成する。これは、例えば、レジストを用いたエッチバック法により行うことができる。
【００５６】
さらに、図６（ｅ）に示すように、ストレージノード１９ｂ上に、例えばＨｆＯ2等からなる容量絶縁膜２１及び、プレート電極膜２２、例えばＴｉまたはＴｉＮ等を形成する。
【００５７】
次に、図７（ａ）に示すように、プレート電極膜２２及び容量絶縁膜２１を所定のパターンにエッチングした後、図７（ｂ）に示すように、第２の層間絶縁膜１８上に、例えばシリコン酸化膜からなる第３の層間絶縁膜２４を形成する。
【００５８】
次に、図７（ｃ）に示すように、第３の層間絶縁膜１２４にセルプレートコンタクトプラグ形成用のコンタクトホール２５ａ、及び第３のビット線コンタクトプラグ形成用のコンタクトホール２６ａを形成する。
【００５９】
最後に、図７（ｄ）に示すように、第３の層間絶縁膜２４に形成されたコンタクトホール２５ａ、２６ａ内に、導電性材料、例えばＴｉ、ＴｉＮ等を埋め込み、セルプレートコンタクトプラグ２５ｂ及び第３のビット線コンタクトプラグ２６ｂを形成し、これにより半導体装置１０を完成する。
【００６０】
本実施形態の方法によれば、第２の層間絶縁膜１８内にコンタクトホール１９ａ、２０ａを同時に形成して、両コンタクトホール内に導電膜１９を堆積することによって、同一の導電性材料からストレージノード１９ｂ、及び第２のビット線コンタクトプラグ２０ｂを同時に形成することができ、これにより、製造工程を簡略化することができる。
【００６１】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態においては、スタックトキャパシタ１６として円筒型キャパシタを用いたが、他の構造のものでも構わない。
【産業上の利用可能性】
【００６２】
本発明によれば、コンタクト抵抗の安定したビット線コンタクトプラグを有するスタックトセルを備えた半導体装置、およびその製造方法を提供することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態におけるメモリセルを備えた半導体装置の構成を模式的に示した断面図である。
【図２】本発明におけるビット線コンタクトプラグのコンタクト抵抗のばらつきを示したグラフである。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体装置の製造方法を示した工程断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体装置の製造方法を示した工程断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体装置の製造方法を示した工程断面図である。
【図６】（ａ）〜（ｅ）は、本発明の第３の実施形態における半導体装置の製造方法を示した工程断面図である。
【図７】（ａ）〜（ｄ）は、本発明の第３の実施形態における半導体装置の製造方法を示した工程断面図である。
【図８】従来のメモリセルを備えた半導体装置の構成を示した断面図である。
【図９】（ａ）〜（ｅ）は、従来の半導体装置の製造方法を示した工程断面図である。
【図１０】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示した工程断面図である。
【図１１】従来のビット線コンタクトプラグのアスペクト比に対するコンタクト抵抗のばらつきを示したグラフである。
【符号の説明】
【００６４】
１０      半導体装置
１１      半導体基板
１２      トランジスタ
１３      第１の層間絶縁膜
１４ｂ    ストレージノードコンタクトプラグ
１５ｂ    第１のビット線コンタクトプラグ
１６      スタックトキャパシタ
１８      第２の層間絶縁膜
１９      導電膜
１９ａ、２０ａ、２５ａ、２６ａ  コンタクトホール
１９ｂ    ストレージノード
２０ｂ    第２のビット線コンタクトプラグ
２１      容量絶縁膜
２２      プレート電極
２４      第３の層間絶縁膜
２５ｂ    セルプレートコンタクトプラグ
２６ｂ    第３のビット線コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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