(57)【要約】      （修正有）【課題】バッファ層を用いずに、半導体装置を実装基板に実装したときに作用する応力を緩和できる半導体装置と、その製造方法を提供する。【解決手段】基板１０上に絶縁層１３，１７が形成されており、絶縁層中に埋め込まれて配線層１６ａが形成されており、絶縁層の上面において配線層に接続してバンプ１９が形成されている構成である。ここで、絶縁層中に埋め込まれて、半導体装置がバンプを介して実装基板に実装されたときに半導体装置及び実装基板間に生じる応力を緩和する応力緩和層１６ｂが形成されている構成とする。【選択図】図１
2007173749.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された絶縁層と、
前記絶縁層中に埋め込まれて形成された配線層と、
前記絶縁層の上面において前記配線層に接続して形成されたバンプと
を有し、
前記絶縁層中に埋め込まれて、前記半導体装置が前記バンプを介して実装基板に実装されたときに前記半導体装置及び前記実装基板間に生じる応力を緩和する応力緩和層が形成されている
半導体装置。
【請求項２】
前記応力緩和層が、熱収縮率が前記絶縁層よりも小さく、線膨張係数が前記絶縁層よりも前記基板に近い材料から形成されている
請求項１に記載の半導体装置。
【請求項３】
前記応力緩和層が、前記配線層と共通の層を含むようにして形成されている
請求項１に記載の半導体装置。
【請求項４】
前記応力緩和層が、前記絶縁層中において電気的にフローティング状態である
請求項３に記載の半導体装置。
【請求項５】
前記応力緩和層が、前記電子素子を構成する
請求項３に記載の半導体装置。
【請求項６】
前記配線層に接続するように、電気抵抗素子、キャパシタあるいはインダクタを含む受動素子が、前記絶縁層中に埋め込まれて形成されている
請求項１に記載の半導体装置。
【請求項７】
前記配線層に接続するように、電子回路が形成された半導体チップが前記絶縁層中に埋め込まれている
請求項１に記載の半導体装置。
【請求項８】
基板上に、絶縁層を形成し、前記絶縁層中に埋め込むようにして配線層を形成する工程と、
前記絶縁層の上面において前記配線層に接続してバンプを形成する工程と
を有し、
前記絶縁層を形成し、前記絶縁層中に埋め込むようにして配線層を形成する工程が、前記半導体装置が前記バンプを介して実装基板に実装されたときに前記半導体装置及び前記実装基板間に生じる応力を緩和する応力緩和層を、前記絶縁層中に埋め込んで形成する工程を含む
半導体装置の製造方法。
【請求項９】
前記応力緩和層を形成する工程において、前記応力緩和層を、熱収縮率が前記絶縁層よりも小さく、線膨張係数が前記絶縁層よりも前記基板に近い材料から形成する
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記応力緩和層を形成する工程において、前記応力緩和層を、前記配線層と共通の層を含むようにして形成する
請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記応力緩和層を形成する工程において、前記応力緩和層を前記絶縁層中において電気的にフローティング状態として形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記応力緩和層を形成する工程において、前記応力緩和層が電子素子を構成するようにして形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記絶縁層を形成し、前記絶縁層中に埋め込むようにして配線層を形成する工程が、前記配線層に接続するように受動素子を形成する工程を含む
請求項８に記載の半導体装置の製造方法。
【請求項１４】
前記絶縁層を形成し、前記絶縁層中に埋め込むようにして配線層を形成する工程が、前記配線層に接続するように、電子回路が形成された半導体チップを前記絶縁層中に埋め込む工程を含む
請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＩＰ（システムインパッケージ）形態の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、電子素子が形成された半導体基板上に絶縁樹脂層が形成されて、半導体基板に接続する再配線層が埋め込まれ、上記の再配線層に接続するようにして静電容量素子や電気抵抗素子などの受動素子や他の半導体チップが絶縁樹脂層中に埋め込まれている、いわゆるシステムインパッケージ（ＳＩＰ）と呼ばれるパッケージ形態が開発され、例えば特許文献１などに開示されている。
【０００５】
上記のＳＩＰ形態の半導体装置においては、再配線層を埋め込んでいる絶縁層の上層に、再配線層に接続して柱状の導電性ポストが形成されており、導電性ポストの間を埋め込むようにして、半導体装置を実装基板に実装したときに両者間に作用する応力を緩和するためのバッファ層が形成されている。
導電性ポストはバッファ層を貫通するようにして形成されており、バッファ層の上面から露出する導電性ポスト上面にバンプが形成されている構成である。
【０００６】
しかし、上記のような構成のＳＩＰ形態の半導体装置においては、以下のような問題点があった。
（１）導電性ポスト形成工程が必要であり、導電性ポスト形成は、ポストの平坦化の為に研磨工程が必要であり、製造コストが高くなってしまう。
（２）バッファ層を印刷して形成する場合、異なる粘度の樹脂を２回以上印刷しなければならず、時間がかかってしまう。
（３）導電ポスト間に樹脂を埋め込んで形成するので、バッファ層中にボイドが発生しやすい。
（４）バッファ層として使用可能な樹脂が限定されてしまう。
（５）バッファ層として機能するためには一定以上の膜厚が必要であり、製品が厚くなってしまう。
【０００７】
特に、半導体装置の高集積化に伴い、半導体チップ内の絶縁膜を誘電率の低い、いわゆるＬｏｗ−ｋ材料への置き換えが進んでいる。
Ｌｏｗ−ｋ材料はポーラス化されているなど、強度が低下する傾向にある。半導体チップをウエハ状態でパッケージングするウエハレベルパッケージにおいては、再配線プロセスの低ストレス化が要求されている。
【特許文献１】特開２００５−１７５３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、上記の問題の原因となるバッファ層を用いずに、半導体装置を実装基板に実装したときに作用する応力を緩和できる半導体装置と、その製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の半導体装置は、基板と、前記基板上に形成された絶縁層と、前記絶縁層中に埋め込まれて形成された配線層と、前記絶縁層の上面において前記配線層に接続して形成されたバンプとを有し、前記絶縁層中に埋め込まれて、前記半導体装置が前記バンプを介して実装基板に実装されたときに前記半導体装置及び前記実装基板間に生じる応力を緩和する応力緩和層が形成されている。
【００１０】
上記の本発明の半導体装置は、基板上に絶縁層が形成されており、絶縁層中に埋め込まれて配線層が形成されており、絶縁層の上面において配線層に接続してバンプが形成されている構成である。ここで、絶縁層中に埋め込まれて、半導体装置がバンプを介して実装基板に実装されたときに半導体装置及び実装基板間に生じる応力を緩和する応力緩和層が形成されている。
【００１１】
また、上記の課題を解決するため、本発明の半導体装置の製造方法は、基板上に、絶縁層を形成し、前記絶縁層中に埋め込むようにして配線層を形成する工程と、前記絶縁層の上面において前記配線層に接続してバンプを形成する工程とを有し、前記絶縁層を形成し、前記絶縁層中に埋め込むようにして配線層を形成する工程が、前記半導体装置が前記バンプを介して実装基板に実装されたときに前記半導体装置及び前記実装基板間に生じる応力を緩和する応力緩和層を、前記絶縁層中に埋め込んで形成する工程を含む。
【００１２】
上記の本発明の半導体装置の製造方法は、まず、基板上に、絶縁層を形成し、絶縁層中に埋め込むようにして配線層を形成する。次に、絶縁層の上面において配線層に接続してバンプを形成する。
ここで、上記の絶縁層を形成し、絶縁層中に埋め込むようにして配線層を形成するときに、半導体装置がバンプを介して実装基板に実装されたときに半導体装置及び実装基板間に生じる応力を緩和する応力緩和層を、絶縁層中に埋め込んで形成する。
【発明の効果】
【００１３】
本発明の半導体装置は、絶縁層中に応力緩和層が埋め込まれており、バッファ層を用いずに、半導体装置を実装基板に実装したときに作用する応力を緩和することができる。
【００１４】
本発明の半導体装置の製造方法は、絶縁層中に応力緩和層を埋め込んで形成しており、バッファ層を用いずに、半導体装置を実装基板に実装したときに作用する応力を緩和できる半導体装置を製造できる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００１６】
第１実施形態
本実施形態に係る半導体装置は、基板上に形成された絶縁層中に再配線層が埋め込まれ、絶縁層表面にバンプが形成されており、さらに絶縁層中に応力緩和層が埋め込まれている半導体装置である。
図１（ａ）は本実施形態に係る半導体装置のバンプ及び応力緩和層のレイアウトを示す平面図であり、図１（ｂ）は図１（ａ）中のＸ−Ｘ’における拡大模式断面図である。
例えば、トランジスタなどの電子回路が形成された半導体基板１０に、電子回路に接続してパッド電極１１が形成されており、半導体基板１０の表面を被覆して全面に保護絶縁膜１２が形成されている。保護絶縁膜１２は、パッド電極１１部分に開口部が形成されている。
【００１７】
また、保護絶縁膜１２の上層に、例えば、絶縁樹脂からなる第１絶縁層１３が形成されており、パッド電極１１部分を開口するように開口部１３ａが形成されている。
また、例えば、上記の開口部１３ａを埋め込んで第１絶縁層１３の上層に、シード層１４を介してプラグ部分と配線部分が一体に形成された第１配線層１６ａが形成されている。
さらに第１配線層１６ａを埋め込んで全面に絶縁樹脂からなる第２絶縁層１７が形成されている。このようにして、第１絶縁層１３及び第２絶縁層１７からなる絶縁層中に埋め込まれて、再配線層である第１配線層１６ａが例えば銅で形成された構成となっている。
【００１８】
上記の第２絶縁層１７には、第１配線層１６ａの配線部分に達する開口部１７ａが形成されている。
第２絶縁層１７の開口部１７ａにおいて、第１配線層１６ａの配線部分の表面には、アンダーバンプメタルと称せられるバリアメタル１８が形成されており、バリアメタル１８の上層において、第２絶縁層１７の表面から凸に突出するようにバンプ１９が形成されている。
【００１９】
ここで、本実施形態の半導体装置においては、第１絶縁層１３及び第２絶縁層１７からなる絶縁層中に埋め込まれて、半導体装置がバンプ１９を介して実装基板に実装されたときに半導体装置及び実装基板間に生じる応力を緩和する応力緩和層１６ｂが形成されている。
上記の応力緩和層１６ｂは、例えば、熱収縮率が第１絶縁層１３及び第２絶縁層１７からなる絶縁層よりも小さく、線膨張係数が第１絶縁層１３及び第２絶縁層１７からなる絶縁層よりも半導体基板１０に近い材料から形成されている。
【００２０】
より具体的には、例えば、応力緩和層１６ｂは、上記の第１配線層１６ａと共通の層を含むようにして形成されている。
即ち、上記の第１絶縁層１３に応力緩和層用の開口部１３ｂが形成されており、この開口部１３ｂを埋め込んで、第１配線層１６ａの表面と同じ高さの表面を有するように、シード層１４を介して第１配線層１６ａと共通の材料である銅からなる応力緩和層１６ｂがピラー状に複数個形成されているものである。
【００２１】
上記の図１（ａ）の平面図に示すように、例えば、バンプ１９は半導体装置のバンプ形成面に複数個形成されており、応力緩和層１６ｂはバンプ１９や第１配線層１６ａが形成されていない領域において、アレイ状に配列して形成されている。
【００２２】
上記の応力緩和層１６ｂは、例えば、第１絶縁層１３及び第２絶縁層１７からなる絶縁層中において電気的にフローティング状態となっている。あるいは、応力緩和層１６ｂがインダクタなどの電子素子を構成してもよい。
また、例えば、第１配線層１６ａに接続するように、電気抵抗素子、キャパシタあるいはインダクタを含む不図示の受動素子が、第１絶縁層１３及び第２絶縁層１７からなる絶縁層中に埋め込まれて形成されていてもよい。
また、例えば、第１配線層１６ａに接続するように、電子回路が形成された不図示の半導体チップが前記絶縁層中に埋め込まれていてもよい。
【００２３】
上記の本実施形態に係る半導体装置は、第１絶縁層１３及び第２絶縁層１７からなる絶縁層中に応力緩和層１６ｂが埋め込まれており、バッファ層を用いずに、半導体装置を実装基板に実装したときに作用する応力を緩和することができる。
従って、従来のバッファ層を形成しないことにより、製造コストを抑制でき、製造時間を短縮でき、バッファ層中のボイド発生や材料選択の問題がなく、さらに製品の薄型化を実現できる。
【００２４】
上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えば、トランジスタなどの電子回路が形成された半導体基板１０に、電子回路に接続してパッド電極１１を形成し、半導体基板１０の表面を被覆して全面に保護絶縁膜１２を形成する。
次に、パッド電極１１部分を開口するパターンのレジスト膜を形成してエッチング処理を行い、保護絶縁膜１２のパッド電極１１部分に開口部を形成する。
【００２５】
次に、図２（ｂ）に示すように、例えば、保護絶縁膜１２の上層に、ポリイミド樹脂、エポキシ樹脂、ＢＣＢ（ベンゾシクロブテン）樹脂などの感光性の絶縁樹脂を５〜１５μｍ程度の膜厚で成膜して、第１絶縁層１３を形成する。
【００２６】
次に、図２（ｃ）に示すように、例えば、第１絶縁層１３に対して、パッド電極１１部分と応力緩和層の形成領域を開口するように露光及び現像処理を行い、パッド電極１１部分を開口する開口部１３ａと、応力緩和層用の開口部１３ｂを形成する。
【００２７】
次に、図３（ａ）に示すように、例えば、スパッタリング法、ＣＶＤ（化学気相成長）法、蒸着法、無電解メッキ法などにより、パッド電極１１部分を開口する開口部１３ａと応力緩和層用の開口部１３ｂの内壁を被覆して全面に、Ｔｉ／Ｃｕ、Ｃｒ／Ｃｕ、Ｔｉ／ＴｉＮ／Ｃｕ、Ｔａ／Ｃｕ、あるいはＣｕなどを成膜し、シード層１４を形成する。
【００２８】
次に、図３（ｂ）に示すように、例えば、スピン塗布により感光性のレジスト膜１５を形成、あるいは貼り付けて形成する。
【００２９】
次に、図３（ｃ）に示すように、例えば、レジスト膜１５に対して、パッド電極１１部分を開口する開口部１３ａ及びそれに連通する配線部分を含む第１配線層の形成領域と、応力緩和層用の形成領域を開口するように露光及び現像処理を行い、第１配線層の形成領域を開口する開口部１５ａと、応力緩和層用の形成領域を開口する開口部１５ｂを形成する。
【００３０】
次に、図４（ａ）に示すように、例えば、シード層１４を一方の電極とする電解メッキ処理により、第１配線層の形成領域を開口する開口部１５ａと、応力緩和層用の形成領域を開口する開口部１５ｂに銅などの導電体を埋め込んで、プラグ部分と配線部分が一体になっている第１配線層１６ａと、応力緩和層１６ｂとを同時に形成する。
上記の工程により、第１配線層１６ａと共通の材料である例えば銅からなる応力緩和層１６ｂがピラー状に複数個形成される。
【００３１】
次に、図４（ｂ）に示すように、例えば、アッシング処理あるいは溶剤処理などにより、レジスト膜１５を除去する。
【００３２】
次に、図４（ｃ）に示すように、例えば、第１配線層１６ａ及び応力緩和層１６ｂをマスクとしてＲＩＥ（反応性イオンエッチング）などのエッチング処理を行い、第１配線層１６ａ及び応力緩和層１６ｂで保護されていない部分のシード層１４を除去する。
【００３３】
次に、図５（ａ）に示すように、例えば、第１配線層１６ａ及び応力緩和層１６ｂを被覆して全面に、ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂などの感光性の絶縁樹脂を５〜１５μｍ程度の膜厚で成膜して、第２絶縁層１７を形成する。
このようにして、第１絶縁層１３及び第２絶縁層１７からなる絶縁層中に第１配線層１６ａ及び応力緩和層１６ｂを埋め込んで形成する。
【００３４】
次に、図５（ｂ）に示すように、例えば、第２絶縁層１７に対して、バンプ形成領域を開口するように露光及び現像処理を行い、バンプ形成領域を開口して第１配線層１６ａの配線部分に達する開口部１７ａを形成する。
【００３５】
次に、図５（ｃ）に示すように、例えば、スパッタリング法、ＣＶＤ法、蒸着法、無電解メッキ法などにより、バンプ形成領域を開口する開口部１７ａ内において、第１配線層１６ａの表面に、アンダーバンプメタルと称せられるバリアメタル１８を形成する。
例えば、無電解メッキ法以外の方法で成膜する場合には、開口部１７ａを開口するパターンのレジスト膜をパターン形成し、バリアメタル１８を形成した後、レジスト膜を除去して形成する。
【００３６】
次に、例えば、バリアメタル１８の上層において、ハンダボールを搭載、印刷、メッキなどを行って、第２絶縁層１７の表面から凸に突出するようにバンプ１９を形成し、図１に示す構成の半導体装置とする。
ウェハレベルパッケージでは、ここまでの工程をウェハレベルで行い、この後でダイシング工程により個々の半導体装置に切断する。
【００３７】
上記のように、本実施形態に係る半導体装置の製造方法は、基板上に、絶縁層を形成し、絶縁層中に埋め込むようにして配線層を形成し、絶縁層の上面において配線層に接続してバンプを形成するものであって、絶縁層を形成し、絶縁層中に埋め込むようにして配線層を形成する工程が、半導体装置がバンプを介して実装基板に実装されたときに半導体装置及び実装基板間に生じる応力を緩和する応力緩和層を、絶縁層中に埋め込んで形成する工程を含む。
【００３８】
上記の応力緩和層を形成する際に、応力緩和層を、例えば熱収縮率が絶縁層よりも小さく、線膨張係数が絶縁層よりも基板に近い材料から形成する。
具体的には、例えば、応力緩和層を形成する際に、応力緩和層を配線層と共通の層を含むようにして形成することができる。
【００３９】
また、例えば、応力緩和層を形成する工程において、応力緩和層を絶縁層中において電気的にフローティング状態として形成する。あるいは、応力緩和層がインダクタなどの電子素子を構成するようにして形成してもよい。
【００４０】
また、絶縁層を形成し、絶縁層中に埋め込むようにして配線層を形成する際に、配線層に接続するように受動素子を形成してもよい。また、配線層に接続するように、電子回路が形成された半導体チップを絶縁層中に埋め込んでもよい。
【００４１】
上記の本実施形態に係る半導体装置の製造方法によれば、第１絶縁層１３及び第２絶縁層１７からなる絶縁層中に応力緩和層１６ｂを埋め込んで形成することにより、バッファ層を用いずに、半導体装置を実装基板に実装したときに作用する応力を緩和することができる半導体装置を製造できる。
従って、従来のバッファ層を形成しないことにより、製造コストを抑制でき、製造時間を短縮でき、バッファ層中のボイド発生や材料選択の問題がなく、さらに製品の薄型化を実現できる。さらに、応力緩和層は絶縁層中に埋め込まれているので、応力緩和層を金属材料で形成してもデバイスに電気的な悪影響がない。
特に、上記のように応力緩和層を配線層と同時に形成することが可能であるので、工程を追加しないで簡便かつ安価に製造することができる。
【００４２】
第２実施形態
本実施形態に係る半導体装置は、第１実施形態と同様に、基板上に形成された絶縁層中に再配線層が埋め込まれ、絶縁層表面にバンプが形成されており、さらに絶縁層中に応力緩和層が埋め込まれている半導体装置である。
図６は本実施形態に係る半導体装置のバンプ及び応力緩和層のレイアウトを示す平面図である。
第１実施形態と同様に、例えば、バンプ１９は半導体装置のバンプ形成面に複数個形成されており、応力緩和層１６ｂはバンプ１９及びこれに接続する第１配線層が形成されていない領域において、アレイ状に配列して形成されている。
【００４３】
ここで、基板が中央部Ａと周辺部Ｂに区分されており、応力緩和層１６ｂは、中央部Ａでは粗に、周辺部Ｂでは密に配置されている。
これは、応力緩和層の応力を緩和する機能が、チップの中央部よりも周辺部の方が高いためであり、周辺部の密度を高めることで、より効率的に応力を緩和することができる。
本実施形態においては２つに区分しているが、３つ以上に区分してもよく、また、無段階で連続的に密度が変化するようにしてもよい。
【００４４】
上記以外については、実質的に第１実施形態の半導体装置と同様の構成となっている。
本実施形態に係る半導体装置は、第１実施形態と同様に、絶縁層中に応力緩和層１６ｂが埋め込まれており、バッファ層を用いずに、半導体装置を実装基板に実装したときに作用する応力を緩和することができる。
【００４５】
第３実施形態
本実施形態に係る半導体装置は、第１実施形態と同様に、基板上に形成された絶縁層中に再配線層が埋め込まれ、絶縁層表面にバンプが形成されており、さらに絶縁層中に応力緩和層が埋め込まれている半導体装置である。
図７は本実施形態に係る半導体装置のバンプ及び応力緩和層のレイアウトを示す平面図である。
第１実施形態と同様に、例えば、バンプ１９は半導体装置のバンプ形成面に複数個形成されており、例えば格子状の応力緩和層１６ｃが、バンプ１９及びこれに接続する第１配線層が形成されていない領域において形成されている。
上記以外については、実質的に第１実施形態の半導体装置と同様の構成となっている。
【００４６】
本実施形態に係る半導体装置は、第１実施形態と同様に、絶縁層中に応力緩和層１６ｃが埋め込まれており、バッファ層を用いずに、半導体装置を実装基板に実装したときに作用する応力を緩和することができる。応力緩和層を格子状に形成することで、応力を緩和する機能を高めることができる。
【００４７】
第４実施形態
本実施形態に係る半導体装置は、第１実施形態と同様に、基板上に形成された絶縁層中に再配線層が埋め込まれ、絶縁層表面にバンプが形成されており、さらに絶縁層中に応力緩和層が埋め込まれている半導体装置である。
図８は本実施形態に係る半導体装置の模式断面図である。
例えば、トランジスタなどの電子回路が形成された半導体基板１０に、電子回路に接続してパッド電極１１が形成されており、半導体基板１０の表面を被覆して全面に保護絶縁膜１２が形成されている。保護絶縁膜１２は、パッド電極１１部分に開口部が形成されている。
【００４８】
また、保護絶縁膜１２の上層に、例えば、絶縁樹脂からなる第１絶縁層１３が形成されており、パッド電極１１部分を開口するように開口部１３ａが形成されている。
また、例えば、上記の開口部１３ａを埋め込んで第１絶縁層１３の上層に、シード層１４を介してプラグ部分と配線部分が一体に形成された第１配線層１６ａが形成されている。
さらに第１配線層１６ａを埋め込んで全面に絶縁樹脂からなる第２絶縁層２０が形成されており、第１配線層１６ａの配線部分に達する開口部２０ａが形成されている。
また、例えば、上記の開口部２０ａを埋め込んで第２絶縁層２０の上層に、シード層２１を介してプラグ部分と配線部分が一体に形成された第２配線層２２ａが形成されている。
さらに第２配線層２２ａを埋め込んで全面に絶縁樹脂からなる第３絶縁層２３が形成されている。このようにして、第１絶縁層１３、第２絶縁層２０及び第３絶縁層２３からなる絶縁層中に埋め込まれて、再配線層である第１配線層１６ａ及び第２配線層２２ａが形成された構成となっている。
【００４９】
上記の第３絶縁層２３には、第２配線層２２ａの配線部分に達する開口部２３ａが形成されている。
第３絶縁層２３の開口部２３ａにおいて、第２配線層２２ａの配線部分の表面には、アンダーバンプメタルと称せられるバリアメタル２４が形成されており、バリアメタル２４の上層において、第３絶縁層２３の表面から凸に突出するようにバンプ２５が形成されている。
【００５０】
ここで、例えば、本実施形態の半導体装置においては、第１絶縁層１３に応力緩和層用の開口部１３ｂが形成されており、この開口部１３ｂを埋め込んで、第１配線層１６ａの表面と同じ高さの表面を有するように、シード層１４を介して第１配線層１６ａと共通の材料である銅などからなる第１応力緩和層１６ｂがピラー状に複数個形成されている。
また、第２絶縁層２０に、第１応力緩和層１６ｂに達する第２応力緩和層用の開口部２０ｂが形成されており、この開口部２０ｂを埋め込んで、第２配線層２２ａの表面と同じ高さの表面を有するように、シード層２１を介して第２配線層２２ａと共通の材料である銅などからなる第２応力緩和層２２ｂがピラー状に複数個形成されている。
【００５１】
上記のようにして、第１絶縁層１３、第２絶縁層２０及び第３絶縁層２３からなる絶縁層中に埋め込まれて、半導体装置がバンプ２５を介して実装基板に実装されたときに半導体装置及び実装基板間に生じる応力を緩和する、第１応力緩和層１６ｂ及び第２応力緩和層２２ｂがシード層（１４，２１）とともに積層して形成されている。
【００５２】
上記の第１及び第２応力緩和層（１６ｂ，２２ｂ）は、例えば、熱収縮率が第１絶縁層１３、第２絶縁層２０及び第３絶縁層２３からなる絶縁層よりも小さく、線膨張係数が第１絶縁層１３、第２絶縁層２０及び第３絶縁層２３からなる絶縁層よりも半導体基板１０に近い材料から形成されている。
【００５３】
上記の本実施形態に係る半導体装置は、第１絶縁層１３、第２絶縁層２０及び第３絶縁層２３からなる絶縁層中に第１応力緩和層１６ｂ及び第２応力緩和層２２ｂを含む応力緩和層が積層して埋め込まれており、バッファ層を用いずに、半導体装置を実装基板に実装したときに作用する応力を緩和することができる。
従って、従来のバッファ層を形成しないことにより、製造コストを抑制でき、製造時間を短縮でき、バッファ層中のボイド発生や材料選択の問題がなく、さらに製品の薄型化を実現できる。
【００５４】
第５実施形態
図９は本実施形態に係る半導体装置の模式断面図である。
例えば、第１絶縁層１３に応力緩和層用の開口部１３ｂが形成されており、この開口部１３ｂを埋め込んで、第１配線層１６ａの表面と同じ高さの表面を有するように、シード層１４を介して第１配線層１６ａと共通の材料である銅などからなる第１応力緩和層１６ｂがピラー状に複数個形成されている。
また、第２絶縁層２０に、第１応力緩和層１６ｂとは異なる領域に、第２応力緩和層用の開口部２０ｃが形成されており、この開口部２０ｃを埋め込んで、第２配線層２２ａの表面と同じ高さの表面を有するように、シード層２１を介して第２配線層２２ａと共通の材料である銅などからなる第２応力緩和層２２ｃがピラー状に複数個形成されている。
上記以外は実質的に第４実施形態と同様の構成となっている。
【００５５】
上記の本実施形態に係る半導体装置は、第１絶縁層１３、第２絶縁層２０及び第３絶縁層２３からなる絶縁層中に第１応力緩和層１６ｂ及び第２応力緩和層２２ｂを含む応力緩和層が埋め込まれており、バッファ層を用いずに、半導体装置を実装基板に実装したときに作用する応力を緩和することができる。
従って、従来のバッファ層を形成しないことにより、製造コストを抑制でき、製造時間を短縮でき、バッファ層中のボイド発生や材料選択の問題がなく、さらに製品の薄型化を実現できる。
【００５６】
上記のように、本実施形態の半導体装置及びその製造方法によれば、低ストレスのウェハレベルパッケージが可能となり、工程数を削減して、低価格品を供給できる。
【００５７】
本発明は上記の説明に限定されない。
例えば、応力緩和層をフローティング状態で用いるほかに、インダクタとして使用することも可能である。
また、上記の第４及び第５実施形態のように、応力緩和層を多層で構成しても、他の実施形態と同様に効果を享受できる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００５８】
本発明の半導体装置は、ＳＩＰ（システムインパッケージ）形態の半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、ＳＩＰ（システムインパッケージ）形態の半導体装置を製造するのに適用できる。
【図面の簡単な説明】
【００５９】
【図１】図１（ａ）は本発明の第１実施形態に係る半導体装置のバンプ及び応力緩和層のレイアウトを示す平面図であり、図１（ｂ）は図１（ａ）中のＸ−Ｘ’における模式断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。
【図６】図６は本発明の第２実施形態に係る半導体装置のバンプ及び応力緩和層のレイアウトを示す平面図である。
【図７】図７は本発明の第３実施形態に係る半導体装置のバンプ及び応力緩和層のレイアウトを示す平面図である。
【図８】図８は本発明の第４実施形態に係る半導体装置の模式断面図である。
【図９】図９は本発明の第５実施形態に係る半導体装置の模式断面図である。
【符号の説明】
【００６０】
１０…半導体基板、１１…パッド電極、１２…保護絶縁膜、１３…第１絶縁層、１３ａ，１３ｂ…開口部、１４…シード層、１５…レジスト膜、１６ａ…第１配線層、１６ｂ…（第１）応力緩和層、１７…第２絶縁層、１７ａ…開口部、１８…バリアメタル、１９…バンプ、２０…第２絶縁層、２０ａ，２０ｂ，２０ｃ…開口部、２１…シード層、２２ａ…第２配線層、２２ｂ，２２ｃ…第２応力緩和層、２３…第３絶縁層、２４…バリアメタル、２５…バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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