(57)【要約】【課題】メモリシステムを提供する。【解決手段】本発明のメモリシステムは、メモリコントローラと、メモリコントローラに一端が連結され信号を伝送するための伝送バスと、伝送バスの他端に第１ノードが連結され第２及び第３ノードを有する電力分配器と、第２ノードに第１ブランチバスを介して連結された第１メモリモジュールと、第３ノードに第２ブランチバスを介して連結された第２メモリモジュールを含む。従って、第２メモリモジュールから第２ブランチバスを介して反射された信号がインピーダンスミスマッチングによって共振を発生させて第１メモリモジュールの信号伝送に干渉が生じることを防止することができる。【選択図】    図２
2007207227.tif 000002
【特許請求の範囲】
【請求項１】
メモリコントローラと、
前記メモリコントローラに一端が連結され信号を伝送するための伝送バスと、
前記伝送バスの他端に第１ノードが連結され第２及び第３ノードを有する電力分配器と、
前記第２ノードに第１ブランチバスを介して連結された第１メモリチップと、
前記第３ノードに第２ブランチバスを介して連結された第２メモリチップと、を具備することを特徴とするメモリシステム。
【請求項２】
前記電力分配器は、
前記第１ノードと前記第２ノードとを連結する第１ラインと、
前記第１ノードと前記第３ノードとを連結する第２ラインと、
前記第２ノードと前記第３ノードとの間に連結された吸収抵抗と、を有することを特徴とする請求項１記載のメモリシステム。
【請求項３】
前記第１ラインの長さは前記第２ラインの長さと同じであり、伝送される信号波長の１／４であることを特徴とする請求項２記載のメモリシステム。
【請求項４】
前記第１及び第２ブランチバスの各ラインの長さは、前記第１ラインの長さと実質的に同じであることを特徴とする請求項３記載のメモリシステム。
【請求項５】
前記第１ラインと前記第２ラインは、マイクロストリップライン又はストリップラインで構成されることを特徴とする請求項３記載のメモリシステム。
【請求項６】
前記電力分配器は、ウィルキンスン電力分配器であることを特徴とする請求項２記載のメモリシステム。
【請求項７】
前記第１メモリチップ及び前記第２メモリチップは、マスターチップであることを特徴とする請求項１記載のメモリシステム。
【請求項８】
前記第１及び第２ブランチバスは、モジュール上のスタッブ抵抗を実装しない状態で配線のみで構成されることを特徴とする請求項１記載のメモリシステム。
【請求項９】
モジュール基板と、
前記モジュール基板のエッジに形成されたデータ入出力端子と、
前記モジュール基板上に形成され前記データ入出力端子に一端が連結され信号を伝送するための伝送バスと、
前記モジュール基板上に形成され前記伝送バスの他端に第１ノードが連結され第２及び第３ノードを有する電力分配器と、
前記第２ノードに第１ブランチバスを介して連結され前記モジュール基板上に実装される第１メモリチップと、
前記第３ノードに第２ブランチバスを介して連結され前記モジュール基板上に実装される第２メモリチップと、を具備することを特徴とするメモリシステム。
【請求項１０】
メモリコントローラと、
第１ノード、第２ノード、及び第３ノードを含み、前記第１ノードは、第１ラインを介して前記第２ノードと連結され、前記第２ラインを介して前記第３ノードと連結され、前記第２ノードとは吸収抵抗を含むラインを介して前記第２ノードと連結された電力分配器と、
前記メモリコントローラと前記電力分配器との間で特定波長を有する信号を伝送するように構成され、前記メモリコントローラと前記第１ノードとの間に連結された伝送バスと、
第１ソケットを介して前記第２ノードに連結され、第１メモリチップ及び第１ブランチバスを含む第１メモリモジュールと、
第２ソケット及び第３ラインを介して前記第３ノードに連結され、第２メモリチップ及び第２ブランチバスを含む第２メモリモジュールと、含み、
前記第１ラインの長さは前記第１ブランチバスの長さと実質的に同じであり、前記第３ラインと前記第２ブランチバスの長さの和と実質的に同じであることを特徴とするメモリシステム。
【請求項１１】
前記第１ラインの長さは、前記伝送バスを介して伝送される信号の前記特定波長の１／４であることを特徴とする請求項１０記載のメモリシステム。
【請求項１２】
前記第１ブランチバス及び前記第２ブランチバスは、スタッブ抵抗を実装しない状態で配線のみで構成されることを特徴とする請求項１１記載のメモリシステム。
【請求項１３】
メモリコントローラから特定波長の信号を伝送する段階と、
電力分配器の第１ノードで前記伝送された信号を受信する段階と、
前記電力分配器の第２ノードと前記第１ノードとを連結する前記特定波長の１／４の長さの第１ラインを介して前記信号を伝送し、前記電力分配器の第３ノードと前記第１ノードとを連結する第２ラインを介して前記信号を伝送する段階と、
前記特定波長の１／４の長さの第１ブランチバスを介して、前記第２ノードから第１メモリモジュールに含まれた第１メモリチップまで前記信号を伝送する段階と、
長さの和が前記特定波長の１／４である第３ラインと第２ブランチバスとを介して、前記第３ノードから第２メモリモジュールに含まれた第２メモリチップまで前記信号を伝送する段階と、を含むマルチモジュールメモリバスを介した信号伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステムに係り、特に、マルチモジュールメモリバス構造を有するメモリシステムで信号保全性（Ｓｉｇｎａｌ  Ｉｎｔｅｇｒｉｔｙ）を向上させるためのメモリシステムに関する。
【背景技術】
【０００２】
システムにおいて、プロセッサの動作周波数の性能が数ＧＨｚがに向上したことにより、全体システムの性能を向上させるために、メインメモリの動作性能の向上が要求されている。
【０００３】
システムに適用されるメモリシステムは、動作性能を向上させるためにバンド幅を増加させたマルチモジュールメモリバス構造を採用している。マルチモジュールメモリバス構造は、印刷回路基板にパターニングされ形成される。現在、コンピュータシステムのメインメモリはＤＲＡＭで、ＤＲＡＭはチップセット上のマルチビットインタフェースを介してプロセッサに連結される。
【０００４】
図１は、特許文献１に記載された従来のＯＤＴ適用マルチモジュールメモリバス構造を有するメモリシステムの伝送ラインの概念図である。
【０００５】
図１を参照すると、マルチモジュールメモリバス構造は、１つのメモリコントローラ１０に伝送バス１２を介して複数のメモリモジュール２０、３０を共通で連結する。このようなバス構造で、メインバス１２から分岐される２つのブランチバス２２、３２を介してメモリモジュール２０、３０がメモリコントローラ１０にそれぞれ連結される。
【０００６】
このような１：２接続ラインに対するブランチ接続、即ち、スタッブ（ｓｔｕｂ）は、通常、インピーダンスミスマッチングを誘発させるソースとして作用する。インピーダンスミスマッチングは、インターシンボル干渉現象を招来し、高速デジタルシステムの速度を制限する。従って、改善された信号保全性を有するメモリシステムが要求される。
【特許文献１】特開２００２−３３７７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、このような問題点を解決するために、ウィルキンスン電力分配器を利用して伝送ラインで再反射を減少又は除去することができるマルチモジュールメモリバス構造を有するメモリシステムを提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明のメモリシステムは、メモリコントローラ、前記メモリコントローラに一端が連結され信号を伝送するための伝送バス、前記伝送バスに第１ノードが連結され第２及び第３ノードを有する電力分配器、前記第２ノードに第１ブランチバスを介して連結された第１メモリチップ、及び前記第３ノードに第２ブランチバスを介して連結された第２メモリチップを具備する。
【０００９】
前記電力分配器は、前記第１ノードと前記第２ノードとを連結する第１ライン、前記第１ノードと前記第３ノードとを連結する第２ライン、及び前記第２ノードと前記第３ノードとの間に連結された吸収抵抗を含むことができる。
【００１０】
前記第１ラインの長さは前記第２ラインの長さと同じであり、伝送される信号波長の１／４であってもよい。前記第１及び第２ブランチバスの各ラインの長さは、前記第１ラインの長さと実質的に同じでもよい。
【００１１】
前記第１ラインと前記第２ラインとは、マイクロストリップライン及びストリップラインで構成することができ、前記電力分配器は、ウィルキンスン電力分配器であってもよい。前記第１メモリチップ及び前記第２メモリチップはマスターチップでも良く、前記第１及び第２ブランチバスは、モジュール上のスタッブ抵抗を実装しない状態で配線のみで構成することができる。
【００１２】
前記目的を達成するために、本発明のメモリシステムは、モジュール基板、前記モジュール基板のエッジに形成されたデータ入出力端子、前記モジュール基板上に形成され前記データ入出力端子に一端が連結され信号を伝送するための伝送バス、前記モジュール基板上に形成され前記伝送バスの他端に第１ノードが連結され第２及び第３ノードを有する電力分配器、前記第２ノードに第１ブランチバスを介して連結され前記モジュール基板上に実装される第１メモリチップ、及び前記第３ノードに第２ブランチバスを介して連結され前記モジュール基板上に実装される第２メモリチップを具備することができる。
【００１３】
前記目的を達成するために、本発明のメモリシステムは、メモリコントローラ、第１ノード、第２ノード、及び第３ノードを含み、前記第１ノードは、第１ラインを介して前記第２ノードと連結され、前記第２ラインを介して前記第３ノードと連結され、前記第２ノードとは吸収抵抗を含むラインを介して前記第２ノードと連結された電力分配器、前記メモリコントローラと前記電力分配器との間で特定波長を有する信号を伝送するように構成され、前記メモリコントローラと前記第１ノードとの間に連結された伝送バス、第１ソケットを介して前記第２ノードに連結され、第１メモリチップ及び第１ブランチバスを含む第１メモリモジュール、及び第２ソケット及び第３ラインを介して前記第３ノードに連結され、第２メモリチップ及び第２ブランチバスを含む第２メモリモジュール含むことができる。
【００１４】
前記第１ラインの長さは前記第１ブランチバスの長さと実質的に同じであり、前記第３ラインと前記第２ブランチバスの長さの和と実質的に同じでもよい。前記第１ラインの長さは、前記伝送バスを介して伝送される信号の前記特定波長の１／４であり得る。前記第１ブランチバス及び前記第２ブランチバスは、スタッブ抵抗を実装しない状態で配線のみで構成することができる。
【００１５】
前記目的を達成するために、本発明のマルチモジュールメモリバスを介した信号伝送方法は、メモリコントローラから特定波長の信号を伝送する段階、電力分配器の第１ノードで前記伝送された信号を受信する段階、前記電力分配器の第２ノードと前記第１ノードとを連結する前記特定波長の１／４の長さの第１ラインを介して前記信号を伝送し、前記電力分配器の第３ノードと前記第１ノードとを連結する第２ラインを介して前記信号を伝送する段階、前記特定波長の１／４の長さの第１ブランチバスを介して、前記第２ノードから第１メモリモジュールに含まれた第１メモリチップまで前記信号を伝送する段階、及び長さの和が前記特定波長の１／４である第３ラインと第２ブランチバスとを介して、前記第３ノードから第２メモリモジュールに含まれた第２メモリチップまで前記信号を伝送する段階を含むことができる。
【００１６】
ここで、第１及び第２メモリチップは、マスターチップであるメモリコントローラに対してスレーブとして動作する。又、マスターチップは、ＡＭＢ（Ａｄｖａｎｃｅｄ  Ｍｅｍｏｒｙ  Ｂｕｆｆｅｒ）チップとすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して、本発明の好ましい実施例を具体的に説明する。
【００１８】
図２及び図３は、本発明の一実施例によるウィルキンスン電力分配器を含むメモリシステムを示す図である。図２は、本発明によるＯＤＴ適用マルチモジュールメモリバス構造を有するメモリシステムの伝送ラインのライト動作を示し、図３は、本発明によるＯＤＴ適用マルチモジュールメモリバス構造を有するメモリシステムの伝送ラインのリード動作（又は、読み出し動作）を示す。
【００１９】
図２を参照すると、メモリシステムは、第１メモリモジュール１２０、第２メモリモジュール１３０、第１ソケット１２４、第２ソケット１３４、電力分配器１４０、メインバス１１２、及びメモリコントローラ１１０を含む。メモリコントローラ１１０は、メインバス１１２を介して電力分配器１４０に連結されメモリモジュール１２０、１３０と連結される。メインバス１１２は、印刷回路基板、即ち、マザーボード（図示せず）に形成された配線とすることができる。
【００２０】
図２に図示されたメモリコントローラ１１０と図３に図示されたコントローラ１１０とは同じものであってもよい。ライト動作では、メモリコントローラ１１０でデータをメモリモジュール１２０、１３０の内部のメモリチップ１２５、１２６、１３５、１３６に伝送するので、メモリコントローラ１１０は信号電流源１１５と出力抵抗１１６とで表現された等価回路として表示することができる。一方、リード動作では、選択されたメモリチップ１２５、１２６、１３５、１３６からデータをメモリコントローラ１１０に伝送するので、それぞれのメモリチップ１２５、１２６、１３５、１３６は、信号電流源１３８と出力抵抗１３７とで表現された等価回路として表示することができる。それぞれのメモリチップ１２５、１２６、１３５、１３６はマスターチップとすることができる。
【００２１】
第１メモリモジュール１２０は、マザーボードに設けられたコネクタ又はソケット１２４のスロットに挿入され、電気的に電力分配器１４０に連結される。例えば、メモリモジュール１２０は、ＤＩＭＭ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）で、ソケット１２４はＤＩＭＭソケットで構成することができる。ブランチ配線１２２、即ち、スタッブは、ＤＩＭＭの印刷回路基板に形成された配線であり、ソケット１２４とメモリチップ１２５、１２６（例えば、ＤＤＲ２−ＳＤＲＡＭ）とを連結する。ブランチ配線１２２の長さはＬｓ１、配線インピーダンスはＺｓ１で表示する。メモリチップ１２５、１２６の各端子にはＯＤＴ終端抵抗を連結することができ、ＯＤＴ終端抵抗はネットワークトポロジによってその値を変化させることができる。
【００２２】
第２メモリモジュール１３０は、マザーボードに設けられたコネクタ又はソケット１３４のスロットに挿入され、電気的に電力分配器１４０に連結される。例えば、メモリモジュール１３０はＤＩＭＭで、ソケット１３４はＤＩＭＭソケットで構成することができる。ブランチ配線１３２は、即ち、スタッブはＤＩＭＭの印刷回路基板に形成された配線とすることができ、ソケット１３４とメモリチップ１３５、１３６（例えば、ＤＤＲ２−ＳＤＲＡＭ）とを連結する。ブランチ配線１３２の長さは、ソケット１３４からメモリチップ１３５、１３６の端子までの長さと配線１１４の長さの和に該当し、全体配線長さはＬｓ２、全体配線のインピーダンスはＺｓ２で表示する。メモリチップ１３５、１３６の各端子には、ＯＤＴ終端抵抗を連結させることができ、ＯＤＴ終端抵抗はネットワークトポロジによってその値を変化させることができる。
【００２３】
ソケット１３４は、マザーボードに形成された配線１１４を介して電力分配器１４０に連結される。従って、ブランチ配線１３２は、ブランチ配線１２２に対して配線１１４の長さだけより長い長さを有する。実質的に、ブランチ配線１２２の長さＬｓ１とブランチ配線１３２の長さＬｓ２は若干の差異があり、同様にＺｓ１とＺｓ２も同じではないので、非対称によるインピーダンスミスマッチングが発生することがある。このような非対称は信号反射を発生させて特定周波数で不必要な定在波（ｓｔａｎｄｉｎｇ  ｗａｖｅ）を発生させる。このようにして発生した定在波は特定周波数の信号成分を減殺させるので、結論的に伝達される信号特性を弱化させる。
【００２４】
電力分配器１４０は、第１ノードＮ１と第２ノードＮ２との間に形成された第１ライン１４２と、第１ノードＮ１と第３ノードＮ３との間に形成された第２ライン１４４と、第２ノードＮ２と第３ノードＮ３との間に形成された吸収抵抗１４６で構成される。第１ライン１４２と第２ライン１４４は、配線長さＬｗ１、Ｌｗ２と配線インピーダンスＺｗ１、Ｚｗ２とを有する。吸収抵抗１４６の抵抗値Ｒｗは２×Ｚｓ１を有する。メモリコントローラ１１０は、ＡＭＢ（Ａｄｖａｎｃｅｄ  Ｍｅｍｏｒｙ  Ｂｕｆｆｅｒ）のようなマスターチップであってもよい。ここで、メモリチップはマスターチップであるメモリコントローラに対してスレーブとして動作することができる。
【００２５】
電力分配器１４０は、ウィルキンスン電力分配器であってもよい。モジュール上でもウィルキンスン電力分配器を利用して前後に連結されている回路で示される反射現象を解決することができる。
【００２６】
本発明における電力分配器は、第１ノードと第２ノードとの間に長さＬｗ１を有する第１ラインと、第１ノードと第３ノードとの間に長さＬｗ２を有する第２ラインと、第２ノードと第３ノードとの間に連結された吸収抵抗を有するウィルキンスン電力分配器であってもよい。第１ライン及び第２ラインのラインインピーダンス（Ｚｗ）と前記吸収抵抗の抵抗値（Ｒｗ）は、次の数式１及び数式２を満足する。
【００２７】
Ｚｗ＝√（２×Ｚｍ×Ｚｓ）          ……数式１
（ここで、Ｚｍは伝送バスのインピーダンス、Ｚｓはスタッブのインピーダンス）
【００２８】
Ｒｗ＝２×Ｚｓ          ……数式２
【００２９】
又、第１ラインの長さＬｗ１、第２ラインの長さＬｗ２は同じであり、伝送される信号波長の１／４の長さを有する。ブランチバスの各ライン長さＬｂは、第１ラインの長さＬｗ１と実質的に同じである。本来のウィルキンスン電力分配器は、それぞれのポートが伝送線の特性インピーダンスに完全にマッチングしなければならないが、実際メモリシステムの構造は、終端抵抗以外にもキャパシタンス、インダクタンス等の多様な寄生成分によって完全にはマッチングされ難い。ブランチラインの長さＬｂが１／４波長になる周波数で激しく反射現象が現れるが、ウィルキンスン電力分配器の長さＬｗがブランチラインの長さＬｂと同じであれば、信号特性が最高に向上される。即ち、反射が最も大きく生じるブランチラインの長さＬｂが１／４波長になるその周波数でウィルキンスン電力分配器の長さＬｗが１／４波長になると、信号特性が最高に向上される。この際のブランチラインの長さは、一番目のものに合わせることになる。ところが、特別に二番目ブランチラインに連結される図２の１１４に該当する伝送線が一番目ブランチライン側のＮ２と一番目コネクタ１２４との間に存在して、一番目と二番目ブランチラインの構造が同じであれば（図２と図３の１２２が１３２と同じ構造を有すると、）、ウィルキンスン電力分配器以後端が互いに同じ構造を有して、ウィルキンスン電力分配器の長さＬｗをウィルキンスン電力分配器以後端の長さ（Ｌｓ＋Ｌ１１４）と同様にすると、より向上された結果を得ることができる。そして、ウィルキンスン電力分配器を利用すると、一番目と二番目のブランチの間の反射が減少されるので、モジュール上のスタッブ抵抗（図２と図３の１２０と１３０にある抵抗）を無くしても、反射波による信号干渉現象を防止することができる。
【００３０】
本発明で第１ラインと第２ラインは、ガラスエポキシ（ＦＲ４）基板上にマイクロストリップライン又はストリップラインで構成することができる。
【００３１】
ここで、メモリモジュールは、例えば、ＤＤＲ２−ＳＤＲＡＭ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ、ＤＤＲ３−ＳＤＲＡＭ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅのようにマルチスタッブ方式で連結される方式に適用される全てのモジュールを含むことができる。
【００３２】
本発明のメモリモジュールは、モジュール基板と、データ入出力端子と、データ入出力端子に一端が連結され信号を伝送するための伝送バスと、伝送バスの他端に第１ノードが連結され第２及び第３ノードを有する電力分配器と、第２ノードに第１ブランチバスを介して連結され第１メモリチップと、第３ノードに第２ブランチバスを介して連結された第２メモリチップを含む。
【００３３】
本発明で第２又は第３ノードのうち、いずれか１つのノードとメモリ素子との間に配置されるブランチバスは、モジュール上のスタッブ抵抗を実装しない状態で配線のみで構成することができる。即ち、ウィルキンスン電力分配器で既に反射条件が除去された状態なので、モジュール上の配線に設けられたスタッブ抵抗を除去することができる。
【００３４】
図４は、図２のメモリシステムでライト動作時、ＡＣ応答特性を示す図である。
【００３５】
図４は、メモリコントローラ１１０でメモリモジュール１３０のＤＲＡＭチップにデータをライトする時、各周波数に対する電圧特性を示す。ここで、動作周波数を２ＧＨｚでＬｗは２１．４ｍｍとし、Ｌｓ１は２３ｍｍ、Ｌｓ２は３９ｍｍとし、出力抵抗は３５ｏｈｍ、Ｒｗは１２０ｏｈｍ、Ｚｗは６０ｏｈｍと設計した時、点線は電力分配器がない従来方式である場合を、実線は本発明による電力分配器がある方式である場合を示す。
図４に示すように、動作周波数である２ＧＨｚ近傍で本発明が従来方式に対して相対的に低い値を有することがわかる。２ＧＨｚで反射波による影響で非正常的な点線グラフは高い値として示されるが、ウィルキンスン電力分配器を使用すると、この非正常的な反射による高い値がなくなることがわかる。
【００３６】
図５は、図３のメモリシステムでリード動作時、ＡＣ応答特性を示す図である。
【００３７】
図４は、メモリコントローラ１１０でメモリモジュール１３０のＤＲＡＭチップからデータをリードする時、各周波数に対する電圧特性を示す。ライト動作と同様に動作周波数２ＧＨｚでＬｗは２１．４ｍｍとし、Ｌｓ１は２３ｍｍ、Ｌｓ２は３９ｍｍとし、出力抵抗は３５ｏｈｍ、Ｒｗは１２０ｏｈｍ、Ｚｗは６０ｏｈｍと設計した時、点線は電力分配器がない従来方式である場合を、実線は本発明による電力分配器がある方式である場合を示す。
【００３８】
図５に示すように、動作周波数である２ＧＨｚ近傍で本発明は従来方式に対して相対的に低い値を有することがわかる。従来の方法で、シミュレーションした点線グラフでは、２ＧＨｚでスタッブによる反射波による影響で非正常的な点線グラフは高い値で示されるが、ウィルキンスン電力分配器を使用すると、この非正常的な反射による高い値がなくなることがわかる。
【００３９】
この結果は、時間領域グラフでも従来の方法では、スタッブによる反射波の影響でＤＣ部分でも（値が維持される部分）示される凸部分がなくなることがわかる。値が変化する区間でも、以前と対比して異常値がなくなって、きれいな波形であることがわかる。６Ｇｂｐｓライトと８Ｇｂｐｓリードではグラフアイの垂直方向の大きさも確実に改善された。
【００４０】
図６乃至図９は、４Ｇｂｐｓ及び６Ｇｂｐｓのライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【００４１】
図６は、４Ｇｂｐｓのライト動作で電力分配器がない場合のメモリモジュール１３０のＤＲＡＭチップでのアイパターンを示し、図７は、電力分配器がある場合のアイパターンを示す。図８は、６Ｇｂｐｓのライト動作で電力分配器がない場合のメモリモジュール１３０のＤＲＡＭチップでのアイパターンを示し、図９は、電力分配器がある場合のアイパターンを示す。
【００４２】
図６乃至図８を参照すると、ライト動作で電力分配器を使用した伝送バスを採用した場合が、そうではない場合に対して信号波形特性が改善されることがわかる。
【００４３】
図１０乃至図１３は、４Ｇｂｐｓ及び６Ｇｂｐｓのリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【００４４】
図１０は、４Ｇｂｐｓのリード動作で電力分配器がない場合のメモリコントローラ（図３の１１０）チップでのアイパターンを示し、図１１は、電力分配器がある場合のメモリコントローラ（図３の１１０）チップでのアイパターンを示す。図１２は、６Ｇｂｐｓのリード動作で電力分配器がない場合のメモリコントローラ（図３の１１０）チップでのアイパターンを示し、図１３は、電力分配器がある場合のメモリコントローラ（図３の１１０）チップでのアイパターンを示す。
【００４５】
リード動作で電力分配器を使用した伝送バスを採用した場合が、そうではない場合に対して信号波形特性が改善されることがわかる。従来の方法では、スタッブによる反射波の影響でＤＣ部分でも（値が維持される部分）示される凸部分がなくなることがわかる。値が変化する区間でも、以前と対比して異常値がなくなって、きれいな波形であることがわかる。６Ｇｂｐｓライトと８Ｇｂｐｓリードではグラフアイの垂直方向の大きさも確実に改善された。
【００４６】
図１４は、本発明による電力分配器を有するマルチモジュールメモリバス構造をテストするためのテストボードの写真を示し、図１５は、図１４の点線部分を拡大した写真を示す。
【００４７】
図１４を参照すると、テストボードは、横１２６ｍｍ、縦３２ｍｍのガラスエポキシ基板で準備する。メインバスは、ポート１から分岐点までガラスエポキシ（ＦＲ４）基板に線幅０．３ｍｍの銅箔配線で構成して、配線インピーダンスを３５ｏｈｍとする。分岐点から第１連結点までは、線幅０．１ｍｍの銅箔配線で配線インピーダンスが６５ｏｈｍになるように配線長さを形成して、電力分配器の第１ラインをマイクロストリップラインで形成して、分岐点から第２連結点までは線幅０．１ｍｍの銅箔配線で配線インピーダンスが６５ｏｈｍになるように配線長さを形成して、電力分配器の第２ラインをマイクロストリップラインで形成する。第１連結点と第２連結点との間には、１３０ｏｈｍの吸収抵抗を実装させる。第１連結点とポート２との間は、線幅０．１ｍｍの銅箔配線で構成して配線インピーダンスを６５ｏｈｍとする。ポート２には２００ｏｈｍの終端抵抗を連結する。第２連結点とポート３との間は、線幅０．１ｍｍの銅箔配線で構成して、配線インピーダンスを６５ｏｈｍとする。ポート１で信号を印加して、ポート２で信号を受信して、この状態でポート３での信号反射影響をテストする。この実験セットアップは、モジュールを挿入するソケット等の寄生成分はないが、チップセット側の終端が信号を入力するために、５０Ωに高くなり、ＳＭＡコネクタによって連結される。そして、２，３番ポートに該当する側は、測定される側である３番ポートはＳＭＡコネクタで連結後、ＳＭＡケーブルでオシロスコープに連結され、反射波の影響を与える２番ポートは、ＳＭＡコネクタに連結後、２００Ωが実装された反対極性のＳＭＡコネクタに連結された。
【００４８】
図１６は、テストボードに印加される信号周波数に対するＳパラメータ特性を示すグラフである。
【００４９】
図１６に示すように、電力分配器がない場合（実線表示）に対して、電力分配器がある場合（点線表示）に１ＧＨｚ付近で共振現象が減少されることがわかる。シミュレーションした前部分の資料とは異なり、コネクタによる電気的遅延の影響で共振周波数は変わったが、反射波による共振現象は大幅減少した。
【００５０】
図１７は、ウィルキンスン電力分配器がない場合の比較波形図で、図１８は、図１５のウィルキンスン電力分配器がある場合のポート３での出力波形図である。
【００５１】
時間ドメインでアイパターンを測定するために、ポート１に２ＧＨｚのＰＲＢＳ（Ｐｓｅｕｄｏ  Ｒａｎｄｏｍ  Ｂｉｔ  Ｓｅｑｕｅｎｃｅ）信号を印加して、ポート３でオシロスコープで信号波形を観察すると、図１７の波形に対して図１８の波形で反射波が顕著に減少されることがわかる。これを介してシミュレーション上でのみならず、実験上でもウィルキンスン電力分配器による反射波の減少現象が周波数領域と時間領域とですべて確認された。又、実際メモリシステムでもスタッブ長さを考慮する時、寄生成分やパッケージ内部の伝送線長さまで考慮すると、より正確なマッチングが可能であることが確認できる。
【産業上の利用可能性】
【００５２】
前述したように、本発明では、マルチモジュールメモリバス構造を有するメモリシステムでバスの分岐点にウィルキンスン電力分配器を形成することにより、インピーダンスミスマッチングによる反射波の発生を抑制又は除去して、共振現象を減少させることができるので、伝送線路で信号保全性を向上させることができる。
【００５３】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５４】
【図１】従来のＯＤＴ適用マルチモジュールメモリバス構造を有するメモリシステムの伝送ラインの概念図である。
【図２】本発明の一実施例によるウィルキンスン電力分配器を含むメモリシステムを示す図である。
【図３】本発明の一実施例によるウィルキンスン電力分配器を含むメモリシステムを示す図である。
【図４】図２のメモリシステムでライト動作時、ＡＣ応答特性を示す図である。
【図５】図３のメモリシステムでリード動作時、ＡＣ応答特性を示す図である。
【図６】４Ｇｂｐｓライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図７】４Ｇｂｐｓライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図８】６Ｇｂｐｓライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図９】６Ｇｂｐｓライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図１０】４Ｇｂｐｓリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図１１】４Ｇｂｐｓリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図１２】６Ｇｂｐｓリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図１３】６Ｇｂｐｓリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図１４】本発明による電力分配器を有するマルチモジュールメモリバス構造をテストするためのテストボードの写真である。
【図１５】図１４のＡ部分の拡大写真である。
【図１６】テストボードに印加される信号周波数に対するＳパラメーター特性を示すグラフである。
【図１７】ウィルキンスン電力分配器がない場合の比較波形図である。
【図１８】図１５のウィルキンスン電力分配器がある場合のポート３での出力波形図である。
【符号の説明】
【００５５】
１１０    メモリコントローラ
１１２    メインバス
１２０    第１メモリモジュール
１２４    第１ソケット
１３０    第２メモリモジュール
１３４    第２ソケット
１４０    電力分配器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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