(57)【要約】【課題】構造的に複雑でない部品のみで構成することができ、集積回路化する場合にも回路構成を簡略化かつ小型化することができるとともに、高デューティ動作する昇圧コンバータや反転コンバータにおいてデューティの変化に対するゲインの変化率を低下させることができ、制御を容易化しかつ安定化することができる電源回路を提供する。【解決手段】出力電圧Ｅｏと目標値との誤差を増幅する誤差増幅回路３と、誤差増幅回路３の出力を分圧する複数の分割抵抗５１、５２を有するゲイン調節回路５と、分割抵抗５１、５２の接続点電位に応じたパルス幅のパルス信号を生成するパルス幅変調回路４と、パルス信号によってオンオフするスイッチング素子１３と、インダクタ１２と、ダイオード１４と、出力コンデンサ１５を備えることにより、誤差増幅回路３の出力信号をゲイン調節回路５がゲインを低下してパルス幅変調回路４に入力する。【選択図】図１
2007282381.tif 000002
【特許請求の範囲】
【請求項１】
直流の入力電圧を直流の出力電圧に変換する電源回路であって、
前記出力電圧と目標値との誤差を増幅する誤差増幅回路と、
前記誤差増幅回路の出力を分圧する複数の分割抵抗を有するゲイン調節回路と、
前記分割抵抗の接続点電位に応じたパルス幅のパルス信号を生成するパルス幅変調回路と、
前記パルス信号によってオンオフするスイッチング素子と、
前記スイッチング素子のオン期間に前記入力電圧が印加されることによってエネルギーを蓄積し、前記スイッチング素子のオフ期間に前記蓄積したエネルギーを前記出力電圧として放出するインダクタとを備えた
ことを特徴とする電源回路。
【請求項２】
請求項１記載の電源回路において、
前記ゲイン調節回路は、
前記複数の抵抗と直列に接続された直流電圧源を有する
ことを特徴とする電源回路。
【請求項３】
請求項２記載の電源回路において、
前記誤差増幅回路は、
差動増幅器とその入出力間に接続される位相補償回路を有し、
前記位相補償回路は、
前記差動増幅器と同じ半導体チップ上に形成されたコンデンサを有し、
前記ゲイン調節回路の直流電圧源の電圧は、
前記差動増幅器の入出力間に所定値以上の電位差が発生するように設定する
ことを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調回路の出力信号が高デューティで動作する高倍率での昇圧コンバータもしくは反転コンバータなどの電源回路に関するものである。
【背景技術】
【０００２】
バッテリーなどの電圧源から電子機器に必要な直流電圧を供給する電源回路には、高効率なスイッチング方式のＤＣ−ＤＣコンバータが多用される。以後、バッテリーなどの電圧源の電圧を電源回路の入力電圧、電子機器に必要な直流電圧を電源回路の出力電圧、出力電圧が供給される電子機器を負荷と称する。入力電圧よりも高い出力電圧を負荷に供給する場合、電源回路には昇圧コンバータが用いられる。
【０００３】
図３に昇圧コンバータからなる従来の一般的な電源回路を示し、その動作を以下に説明する。図３の電源回路は、昇圧コンバータ１と、昇圧コンバータ１の出力電圧を検出する検出回路２と、検出回路２が出力する検出信号が入力される誤差増幅回路３と、誤差増幅回路３の出力信号が入力され、そのレベルに応じたオン・デューティのパルス信号を昇圧コンバータ１へ出力するパルス幅変調回路４によって構成される。
【０００４】
ここで、昇圧コンバータ１は、入力電圧Ｅｉを出力する入力直流電源１１のプラス側に一端が接続されたインダクタ１２と、インダクタ１２の他端とＧＮＤ間に接続されたスイッチング素子１３と、インダクタ１２の他端にアノードが接続されたダイオード１４と、ダイオード１４のカソードに接続された出力コンデンサ１５とから構成され、ダイオード１４のカソードと出力コンデンサ１５の接続点から出力電圧を出力し、これを出力端子１６とする。スイッチング素子１３は、パルス幅変調回路４の出力信号のハイレベルに応じてＯＮ、ローレベルに応じてＯＦＦする。
【０００５】
また、検出回路２は、直列に接続された２つの抵抗２１および２２によって構成され、その接続点より検出信号が出力される。
インダクタ１２は、スイッチング素子１３のＯＮ時間にスイッチング素子１３を流れる電流によって電磁エネルギーを蓄え、その電磁エネルギーはスイッチング素子１３のＯＦＦ時間にダイオード１４を介して流れる電流として放出される。この電流は出力コンデンサ１５によって平滑され、出力端子１６から負荷（図示せず）へ出力される。スイッチング素子１３のＯＮ時間が長いほど、インダクタ１２に蓄えられる電磁エネルギーは大きくなり、出力端子１６から負荷へ供給される電力も大きくなる。
【０００６】
昇圧コンバータ１の昇圧倍率（出力電圧Ｅｏと入力電圧Ｅｉの比）は、スイッチング素子１３のオン・デューティ（スイッチング周期に占めるＯＮ時間の割合）Ｄ１を用いて次式のように表される。
【０００７】
【数１】
2007282381.tif 000003
この場合のオン・デューティＤ１は、次式のようになる。
【０００８】
【数２】
2007282381.tif 000004
誤差増幅回路３は、検出回路２からの検出信号であり出力電圧Ｅｏの分圧電圧を内部の基準電圧と比較し、その誤差を増幅して出力する。誤差増幅回路３の出力信号は、出力電圧Ｅｏが目標値より高くなると低下し、出力電圧Ｅｏが目標値より低くなると上昇する。パルス幅変調回路４は、誤差増幅回路３の出力信号を内部の三角波信号と比較し、ハイレベルとローレベルを繰り返すパルス状の比較結果信号を出力する。パルス幅変調回路４の出力パルスは、誤差増幅回路３の出力信号が上昇するとパルス幅を広げて高デューティとし、逆に誤差増幅回路３の出力信号が低下するとパルス幅を狭くして低デューティとする。以上のような動作により、出力電圧Ｅｏは目標値に安定化されるように、スイッチング素子１３のオン・デューティＤ１が調整される。
【０００９】
さて、オン・デューティＤ１の変化に対する昇圧コンバータ１の昇圧倍率（Ｅｏ／Ｅｉ）の変化を求める。（１）式を微分すると、
【００１０】
【数３】
2007282381.tif 000005
となる。この式は、オン・デューティＤ１の変化に対する昇圧倍率の変化（ＡＣゲイン）は、オン・デューティＤ１が大きくなると、急峻に大きくなることを示している。つまり、高デューティ時には、わずかなオン・デューティＤ１の変化に対して出力電圧Ｅｏが大きく変化するので、出力電圧Ｅｏを目標値に安定化させるのは困難となる。
【００１１】
この解決策となる従来技術として、図４に示すような構成の昇圧コンバータ（例えば、特許文献１を参照）がある。図４において、インダクタ１２１は巻線比が１：Ｎの点に中間タップを備えており、この中間タップ取付け点にスイッチング素子１３が接続してある。その他、図３と同じ構成、同じ役割の素子については、図３と同じ番号を付与し、説明を省略する。
【００１２】
この場合、出力電圧をＥｏとすると、中間タップ取付け点における直流印加電圧Ｅｍは次式のように表される。
【００１３】
【数４】
2007282381.tif 000006
よって、入力電圧Ｅｉと出力設定電圧Ｅｏの関係は、スイッチング素子１３のオン・デューティをＤ２とすると、（１）式と（４）式より次のように表される。
【００１４】
【数５】
2007282381.tif 000007
つまり、この場合の動作オン・デューティＤ２は、次式のようになる。
【００１５】
【数６】
2007282381.tif 000008
以上のように、図３に示すような従来型の昇圧コンバータに比べ、図４に示すような昇圧コンバータを用いることで、同じ昇圧倍率であればオン・デューティが小さくなる。これにより、ＡＣゲインの小さな領域で設計できるので、昇圧コンバータの動作の安定化が容易になる。
【特許文献１】特開平８−２６６０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら上記のような従来の回路構成では、中間にタップを持つインダクタが必要となり、回路構成が複雑となる。特に、小電力用途で昇圧コンバータを集積回路化する場合、インダクタ等の周辺部品としても小型チップ部品が必須となるため、小型チップで中間タップを持つインダクタのような複雑な構造の部品を用意することは、極めて困難である。
【００１７】
本発明は、上記従来の問題点を解決するもので、中間タップがない通常のインダクタなどの構造的に複雑でない部品のみで構成することができ、集積回路化する場合にも回路構成を簡略化かつ小型化することができるとともに、昇圧倍率が大きく高デューティ動作する昇圧コンバータや反転コンバータにおいて、デューティの変化に対するゲインの変化率を低下させることができ、制御を容易化しかつ安定化することができる電源回路を提供する。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明の請求項１記載の電源回路は、直流の入力電圧を直流の出力電圧に変換する電源回路であって、前記出力電圧と目標値との誤差を増幅する誤差増幅回路と、前記誤差増幅回路の出力を分圧する複数の分割抵抗を有するゲイン調節回路と、前記分割抵抗の接続点電位に応じたパルス幅のパルス信号を生成するパルス幅変調回路と、前記パルス信号によってオンオフするスイッチング素子と、前記スイッチング素子のオン期間に前記入力電圧が印加されることによってエネルギーを蓄積し、前記スイッチング素子のオフ期間に前記蓄積したエネルギーを前記出力電圧として放出するインダクタとを備えたことを特徴とする。
【００１９】
また、本発明の請求項２記載の電源回路は、請求項１記載の電源回路において、前記ゲイン調節回路は、前記複数の抵抗と直列に接続された直流電圧源を有することを特徴とする。
【００２０】
また、本発明の請求項３記載の電源回路は、請求項２記載の電源回路において、前記誤差増幅回路は、差動増幅器とその入出力間に接続される位相補償回路を有し、前記位相補償回路は、前記差動増幅器と同じ半導体チップ上に形成されたコンデンサを有し、前記ゲイン調節回路の直流電圧源の電圧は、前記差動増幅器の入出力間に所定値以上の電位差が発生するように設定することを特徴とする。
【発明の効果】
【００２１】
以上のように本発明によれば、誤差増幅回路の出力信号を、その出力信号に対してゲイン調節回路によりゲインを低下し状態で、パルス幅変調回路に入力することができる。
また、位相補償用コンデンサを他の回路と同一半導体チップ上に形成する場合に、ゲイン調節回路の直流電圧源によって位相補償用コンデンサの静電容量のバイアス依存性を補正することができる。
【００２２】
以上により、中間タップがない通常のインダクタなどの構造的に複雑でない部品のみで構成することができ、集積回路化する場合にも回路構成を簡略化かつ小型化することができるとともに、昇圧倍率が大きく高デューティ動作する昇圧コンバータや反転コンバータにおいて、デューティの変化に対するゲインの変化率を低下させることができ、制御を容易化しかつ安定化することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を示す電源回路について、図面を参照しながら具体的に説明する。
図１は本実施の形態の電源回路の構成を示す回路図である。図１の電源回路は、昇圧コンバータ１と、昇圧コンバータ１の出力電圧を検出する検出回路２と、検出回路２が出力する検出信号が入力される誤差増幅回路３と、誤差増幅回路３の出力信号が入力されてゲインを調節して出力するゲイン調節回路５と、ゲイン調節回路５の出力信号のレベルに応じたオン・デューティのパルス信号を昇圧コンバータ１へ出力するパルス幅変調回路４によって構成される。
【００２４】
検出回路２は、直列に接続された２つの抵抗２１および２２によって構成され、その接続点より検出信号が出力される。ゲイン調節回路５は、誤差増幅回路３の出力と接地間に直列に接続された抵抗値Ｒ５１の抵抗５１と、抵抗値Ｒ５２の抵抗５２と、出力電圧Ｖｄｃ１の直流電圧源５３より構成されており、抵抗５１と抵抗５２の接続点が出力信号として取り出され、パルス幅変調回路４への入力信号Ｖｐｉとして出力される。
【００２５】
インダクタ１２は、スイッチング素子１３のＯＮ時間にスイッチング素子１３を流れる電流によって電磁エネルギーを蓄え、その電磁エネルギーはスイッチング素子１３のＯＦＦ時間にダイオード１４を介して流れる電流として放出される。この電流は出力コンデンサ１５によって平滑され、出力端子１６から負荷（図示せず）へ出力される。スイッチング素子１３のＯＮ時間が長いほど、インダクタ１２に蓄えられる電磁エネルギーは大きくなり、出力端子１６から負荷へ供給される電力も大きくなる。昇圧コンバータ１の昇圧倍率（出力電圧Ｅｏと入力電圧Ｅｉの比）は、スイッチング素子１３のオン・デューティ（スイッチング周期に占めるＯＮ時間の割合）Ｄ１を用いて式（１）のように表される。
【００２６】
誤差増幅回路３は、検出回路２からの検出信号である出力電圧Ｅｏの分圧電圧を内部の基準電圧と比較し、その誤差を増幅して出力する。誤差増幅回路３の出力信号Ｖｅは、出力電圧Ｅｏが目標値より高くなると低下し、出力電圧Ｅｏが目標値より低くなると上昇する。信号Ｖｅは、ゲイン調節回路５によって調整されてパルス幅変調回路４に入力される。
【００２７】
パルス幅変調回路４は、ゲイン調節回路５の出力信号を内部の三角波信号と比較し、ハイレベルとローレベルを繰り返すパルス状の比較結果信号を出力する。パルス幅変調回路４の出力パルスは、誤差増幅回路３の出力信号が上昇するとパルス幅を広げて高デューティとし、逆に誤差増幅回路３の出力信号が低下するとパルス幅を狭くして低デューティとする。以上のような動作により、出力電圧Ｅｏは目標値に安定化されるように、スイッチング素子１３のオン・デューティが調整される。
【００２８】
ここで、ゲイン調節回路５の入出力の微小変化の関係は、
【００２９】
【数７】
2007282381.tif 000009
となり、
【００３０】
【数８】
2007282381.tif 000010
だけ、ゲインを低下させることができる。
【００３１】
このことにより、入出力電圧差が大きく昇圧倍率が高く設定されるような場合であっても、誤差増幅回路３の出力信号Ｖｅの変化は、ゲイン調節回路５によって減少されてパルス幅変調回路４に入力されるので、出力電圧Ｅｏの大きな変動は抑制される。換言すると、昇圧倍率が低くならないような入出力仕様であれば、ゲイン調節回路５を挿入することによって、従来であれば困難だった制御の安定性を確保することができる。
【００３２】
図２は本実施の形態の電源回路における誤差増幅回路３とゲイン調節回路５とパルス幅変調回路４の接続および詳細な回路図である。図２に示すように、誤差増幅回路３は、差動アンプ３１と、差動アンプ３１の非反転入力に入力される基準電圧源３２と、差動アンプ３１の反転入力と出力端子間に直列に接続されるコンデンサ３４および抵抗３５と、図１で示した検出回路２の出力と差動アンプ３１の反転入力端子間に直列に設けた抵抗３３によって構成される。
【００３３】
また、パルス幅変調回路４は、比較器４１と、比較器４１の非反転入力に入力され上限電圧ＶＣＴＨと下限電圧ＶＣＴＬを有する三角波信号を発生する信号源４２より構成され、ゲイン調節回路５より出力される信号Ｖｐｉは、比較器４１の反転入力端子に入力される。
【００３４】
図１の電源回路において、昇圧コンバータ１が安定動作をしている場合、比較器４１の反転入力信号Ｖｐｉは、三角波信号の上限電圧ＶＣＴＨと、下限電圧ＶＣＴＬの間で安定するので、差動増幅回路３の出力信号Ｖｅと、ゲイン調節回路５の出力信号Ｖｐｉの関係は、
【００３５】
【数９】
2007282381.tif 000011
となる。ここで、比較器４１の反転入力信号Ｖｐｉが、三角波の上限電圧ＶＣＴＨの場合、差動増幅回路３の出力信号Ｖｅが出力動作レンジの上限にあたらないように直流電圧源５３の電圧Ｖｄｃ１を決定すればよい。
【００３６】
また、比較器４１の反転入力信号Ｖｐｉが、三角波の下限電圧ＶＣＴＬの場合、差動増幅回路３の出力信号Ｖｅが出力動作レンジの下限（ＧＮＤレベル）にあたらないように直流電圧源５３の電圧Ｖｄｃ１を決定すればよい。この場合、直流電圧源５３の出力電圧Ｖｄｃ１は０Ｖでも構わない。
【００３７】
しかしながら、本発明の主目的である昇圧倍率が高い入出力仕様への対応を鑑みた場合、誤差増幅回路３の出力信号が下限に至っても、ある程度以上のオン・デューティとなるようにＶｄｃ１を設定する。
【００３８】
例えば、通常動作時のオン・デューティが０．７〜０．９というような高い昇圧倍率であれば、誤差増幅回路３の出力信号が下限値の場合のオン・デューティ、即ち最小オン・デューティが０．５となるように設定する。その方がゲイン調節回路５でのゲイン低下を大きくでき、本発明の効果がよりいっそう引き出せる。
【００３９】
ここで、差動アンプ３１の反転入力と出力端子間に直列に接続されるコンデンサ３４および抵抗３５は、誤差増幅回路３の位相補償のためのものである。本発明の電源回路におけるゲイン調節回路５は、以下に説明するように、このコンデンサ３４に直流電圧をバイアスすることによって、静電容量のバイアス電圧依存性に伴う静電容量の変動を抑制するという効果も奏する。
【００４０】
ここで、誤差増幅回路３の出力信号Ｖｅと比較器４１の反転入力信号Ｖｐｉの電位差は、（９）式より計算すると、
【００４１】
【数１０】
2007282381.tif 000012
であり、昇圧コンバータ１が安定動作をしている場合、Ｖｐｉは必ず、三角波信号の上限電圧ＶＣＴＨと下限電圧ＶＣＴＬの間にあるので、Ｖｅ−Ｖｐｉは、
【００４２】
【数１１】
2007282381.tif 000013
の範囲にある。
【００４３】
一般的に、半導体集積回路で使用されるコンデンサにおいて、容量値の大きな種類のコンデンサは、コンデンサ両端間に一定以上のバイアス電圧を必要とする場合が多い（例えばゲート容量のコンデンサ）。そこで、そのようなコンデンサが充分な容量値を持つために必要なバイアス電圧をＶＣＢＩＡＳとすると、
【００４４】
【数１２】
2007282381.tif 000014
となるように、Ｖｄｃ１、抵抗値Ｒ５１、および抵抗値Ｒ５２を設定することで、位相補償に使用する図２のコンデンサ３４は、シート容量の大きな容量を安定して使用することができ、さらに位相設計は容易となる。
【００４５】
尚、上記に説明した本発明の電源回路は昇圧コンバータからなるものであるが、本発明はこれに限定されるものではない。本発明の電源回路の要諦は、ゲイン調節回路によるゲインの低下によって、高デューティ時の制御動作の安定性を確保することにある。従って、スイッチング素子のデューティ調整によって出力電圧が制御でき、且つ高デューティ時に入出力変換比の変化率が大きくなるようなスイッチングコンバータに適用できる。具体的には昇圧コンバータの他に反転コンバータや昇降圧コンバータなどが挙げられる。
【産業上の利用可能性】
【００４６】
本発明の電源回路は、中間タップがない通常のインダクタなどの構造的に複雑でない部品のみで構成することができ、集積回路化する場合にも回路構成を簡略化かつ小型化することができるとともに、昇圧倍率が大きく高デューティ動作する昇圧コンバータや反転コンバータにおいて、デューティの変化に対するゲインの変化率を低下させることができ、制御を容易化しかつ安定化することができるもので、ＬＥＤ等の発光素子駆動装置をはじめとする各種電源装置として有用である。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態の電源回路の概略構成を示す回路ブロック図
【図２】同実施の形態の電源回路の詳細構成を示す回路図
【図３】従来の電源回路の構成を示す回路図
【図４】同従来例の電源回路の問題を対策した回路図
【符号の説明】
【００４８】
１    昇圧コンバータ
１１    入力直流電源
１２    インダクタ
１４    ダイオード
１５    出力コンデンサ
１６    出力端子
２    検出回路
２１    抵抗
２２    抵抗
３    誤差増幅回路
３１    差動アンプ
３２    基準電圧源
３３    位相補償抵抗
３４    位相補償コンデンサ
３５    位相補償抵抗
４    パルス幅変調回路
４１    比較器
４２    三角波発生源
５    ゲイン調節回路
５１    抵抗
５２    抵抗
５３    直流電圧源
【図１】
2007282381.tif 000015
【図２】
2007282381.tif 000016
【図３】
2007282381.tif 000017
【図４】
2007282381.tif 000018