(57)【要約】【課題】  製造プロセスを簡単化することができ、ＴＡＴの短縮や製造コストの低減に寄与し得る薄膜成膜装置を提供する。【解決手段】  本発明の薄膜成膜装置は、基板上に多結晶シリコン膜を成膜する第１の成膜室３３と、前記多結晶シリコン膜上に絶縁膜を成膜する第２の成膜室３４と、前記絶縁膜上に導電膜を成膜する第３の成膜室３５とを有して構成され、これら３つの成膜室が基板搬送室３２を介して大気に対して気密保持可能に連設される。【選択図】  図６
2007173803.tif 000002
【特許請求の範囲】
【請求項１】
基板上に多結晶シリコン膜を成膜する第１の成膜室と、前記多結晶シリコン膜上に絶縁膜を成膜する第２の成膜室と、前記絶縁膜上に導電膜を成膜する第３の成膜室とが、基板搬送室を介して大気に対して気密保持可能に連設されたことを特徴とする薄膜成膜装置。
【請求項２】
前記第１の成膜室がスパッタ成膜室であり、前記第２の成膜室がプラズマＣＶＤ成膜室であることを特徴とする請求項１記載の薄膜成膜装置。
【請求項３】
前記第１の成膜室がラジアルラインスロットアンテナ型プラズマＣＶＤ成膜室であり、前記第２の成膜室がプラズマＣＶＤ成膜室であることを特徴とする請求項１記載の薄膜成膜装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜成膜装置に関し、特に成膜後のアニール処理を経ない多結晶シリコン膜を半導体層として用いた薄膜トランジスタの製造を実現するための薄膜成膜装置に関するものである。
【背景技術】
【０００２】
液晶表示パネルを構成するアクティブマトリクス基板においては、複数のソース線と複数のゲート線がマトリクス状に配設され、隣接する２本のソース線と隣接する２本のゲート線とに囲まれた領域が各画素を構成している。そして、各画素にはそれぞれ画素電極が設けられ、その画素電極に対する信号の書き込みを制御するためのスイッチング素子が設けられている。このスイッチング素子としては薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，  以下、ＴＦＴと略記する）が多用されており、特にトップゲート構造のＴＦＴの一例を以下に説明する。
【０００３】
トップゲート型ＴＦＴは、図１１に示すように、透明基板１０１上にソース領域１０２とドレイン領域１０４とチャネル領域１０３とを有するアイランド状の半導体層１０５が設けられ、チャネル領域１０３上にゲート絶縁膜１０６が設けられ、ゲート絶縁膜１０６上にはゲート電極１０７が設けられている。ゲート電極１０７および半導体層１０５を覆うように層間絶縁膜１０８が設けられ、層間絶縁膜１０８上にはコンタクトホール１０９を通じて半導体層１０５のソース領域１０２に接続されたソース電極１１０が設けられるとともに、コンタクトホール１１１を通じて半導体層１０５のドレイン領域１０４に接続されたドレイン電極１１２が設けられている。そして、このＴＦＴがアクティブマトリクス基板の各画素のスイッチング素子として用いられる場合には、これらソース電極１１０、ドレイン電極１１２を覆うように層間絶縁膜１０８上にパッシベーション膜１１３が設けられ、パッシベーション膜１１３のコンタクトホール１１４を通じてドレイン電極１１２に接続された画素電極１１５が設けられている。
【０００４】
上記ＴＦＴの構造において、各層を構成する材料の一例を挙げると、半導体層１０５は多結晶シリコン（ｐｏｌｙ−Ｓｉ）から構成され、ソース電極１１０、ドレイン電極１１２およびゲート電極１０７は導電性金属材料から構成され、画素電極１１５はインジウム錫酸化物（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ，  以下、ＩＴＯと略記する）等の透明導電膜から構成されている。また、ゲート絶縁膜１０６、層間絶縁膜１０８等の絶縁膜はシリコン酸化膜（ＳｉＯ２膜）から構成され、パッシベーション膜１１３はシリコン窒化膜（ＳｉＮｘ膜）から構成されている。このＴＦＴは、ゲート電極１０７に電圧を印加した際の電界の作用によりチャネル領域１０３に誘起される電荷を制御することでソース−ドレイン間に流れる電流をオン、オフし、スイッチング素子として機能する。
【０００５】
上に例示したように、近年、液晶表示パネルのアクティブマトリクス基板等にスイッチング素子として用いられるＴＦＴでは、上記半導体層として多結晶シリコンが多用されるようになってきた。その理由は、多結晶シリコンはアモルファスシリコンに比べてキャリアの移動度が大きく、アモルファスシリコンの移動度が０．３〜１ｃｍ２／Ｖ・ｓｅｃ程度であるのに対して、多結晶シリコンの移動度は１０〜１００ｃｍ２／Ｖ・ｓｅｃ程度が得られる。このように、いわゆる多結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴに比べてキャリアの移動度が大きいことから駆動能力が大きく、高速動作が可能になるという利点を有しているからである。
【０００６】
ところで、上記ＴＦＴの製造プロセスにおいて、半導体層をなす多結晶シリコン膜の成膜は以下の工程を経て行われていた。まず、低圧熱ＣＶＤ装置を用いて基板上にアモルファスシリコン膜を成膜する。この際、アモルファスシリコン膜の組織中には水素が含有されるので、続いて、例えば電気炉型等の熱アニール装置を用いて基板を加熱し、アモルファスシリコン膜の脱水素処理を行う。その後、例えばＸｅＣｌ、ＡｒＦ、ＡｒＣｌ、ＸｅＦ等のハロゲンガスを用いたガスレーザアニール装置を用いて脱水素後のアモルファスシリコン膜の多結晶化を行い、アモルファスシリコン膜を多結晶シリコン膜に変換していた。このようにアモルファスシリコン膜を多結晶シリコン膜に変換する技術については、例えば特開平１０−２４２４６９号公報に開示が為されている。
【０００７】
この方法は一般的に固相成長法と呼ばれる多結晶シリコン膜の形成法である。この他、低圧ＣＶＤ法、スパッタ法などを用いて直接多結晶シリコンを成膜することもできるが、従来、このようにして直接成膜した多結晶シリコンの場合、結晶粒径が小さく、キャリアの移動度があまり大きくならなかった。そこで、比較的低温で一旦アモルファスシリコンを成膜した後、それより高温の熱処理（アニール処理）を施し、数μｍの結晶粒径を持つ多結晶シリコン膜を成長させる、という方法が採用されていた。
【０００８】
【特許文献１】特開平１０−２４２４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の多結晶シリコン膜の形成方法では、水素を含有したアモルファスシリコン（以下、水素化アモルファスシリコンという）の成膜、水素化アモルファスシリコン膜の脱水素処理、アモルファスシリコン膜の多結晶化処理、と成膜プロセスが複雑であり、ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ、完成までの時間）が増加する原因となっていた。また、製造コストが高騰する原因ともなっていた。さらに、装置間で基板を搬送する際、基板が大気中に曝されることになり、基板の表面に自然酸化膜が形成されたり、パーティクルや有機物等の汚染物質が付着するという問題もあり、ＴＦＴの歩留まりや信頼性が低下する恐れがあった。さらに、この問題を解消するために自然酸化膜の除去工程や洗浄工程を加えると、ＴＡＴがますます悪化するという問題があった。製造装置としても、低圧熱ＣＶＤ装置、熱アニール装置、レーザアニール装置と高価な装置が別個に必要であり、設備費の高騰や製造ライン内の装置占有スペースの増大につながっていた。
【００１０】
本発明は、上記の課題を解決するためになされたものであって、製造プロセスを簡単化することができ、ＴＡＴの短縮や製造コストの低減に寄与し得るＴＦＴの製造方法を実現する薄膜成膜装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に関連するＴＦＴの製造方法は、少なくとも表面が絶縁性である基板上に多結晶シリコン膜を成膜する工程と、多結晶シリコン膜表面に絶縁膜を成膜する工程と、次いで絶縁膜表面に導電膜を成膜する工程とを連続して行った後、導電膜にフォトリソグラフィー処理およびエッチング処理を施すことにより導電膜をゲート電極に加工する工程と、多結晶シリコン膜に選択性イオン注入処理を施し、次いで絶縁膜および多結晶シリコン膜にフォトリソグラフィー処理およびエッチング処理を施すことにより多結晶シリコン膜をソース領域、ドレイン領域およびチャネル領域を有する半導体層に加工するとともに絶縁膜を多結晶シリコン膜の上面上にゲート絶縁膜として残存させる工程とを有する。
【００１２】
従来の多結晶シリコンＴＦＴの製造方法は、アモルファスシリコンの成膜後、アニール処理を施してアモルファスシリコンを多結晶化し、多結晶シリコンからなる半導体層を形成していた。直接成膜した後、アニール等の熱処理を経ていない多結晶シリコン（この多結晶シリコンのことを以下、ａｓ−ｄｅｐｏ．多結晶シリコンと記す）では、キャリアの移動度があまり大きくならず、アモルファスシリコンと同等だったからである。これに対して、本出願人は鋭意研究した結果、多結晶シリコン膜をある特定の成膜方法によって成膜すれば、移動度１００には至らないものの、ａｓ−ｄｅｐｏ．多結晶シリコンでもアモルファスシリコンと比べると充分に大きな移動度が得られることを発見した。
【００１３】
そこで、本発明に関連するＴＦＴの製造方法は、このａｓ−ｄｅｐｏ．多結晶シリコン膜をそのままＴＦＴの半導体層に利用したものである。まず多結晶シリコン膜、絶縁膜、導電膜を順次成膜した後、導電膜にフォトリソグラフィー処理およびエッチング処理を施して導電膜をゲート電極に加工する。次に、多結晶シリコン膜に選択性イオン注入処理を施した後、絶縁膜および多結晶シリコン膜にフォトリソグラフィー処理およびエッチング処理を施して多結晶シリコン膜をソース領域、ドレイン領域およびチャネル領域を有する半導体層に加工するとともに、絶縁膜を多結晶シリコン膜の上面上にゲート絶縁膜として残存させる。
【００１４】
この製造方法によれば、従来アモルファスシリコン成膜後に行っていたアニール工程が不要になるため、多結晶シリコン膜、絶縁膜、導電膜の３層の膜の成膜工程を連続して行うことができる。したがって、アニール工程が必須であった従来の多結晶シリコンＴＦＴの製造方法に比べて、ＴＡＴの短縮、製造コストの低減を図ることができる。
【００１５】
上記のＴＦＴの製造方法では、多結晶シリコン膜の成膜工程と絶縁膜の成膜工程と導電膜の成膜工程とを連続して行うと記載したが、これら３層の膜を基板を大気に曝すことなく連続して成膜することが望ましい。この構成によれば、基板の表面に自然酸化膜が形成されたり、パーティクルや有機物等の汚染物質が付着するという従来の問題が回避できるので、ＴＦＴの歩留の向上、信頼性の向上を図ることができる。また、成膜工程中に自然酸化膜の除去工程や洗浄工程を加える必要もない。
【００１６】
前述したように、ある程度高い移動度を有する、本発明に関連する多結晶シリコン膜の成膜方法として、スパッタ法を用いることができる。特に、スパッタリングガスとしてヘリウムガスを用いた２周波励起スパッタ法を用いることが望ましい。「２周波励起スパッタ法」とは、ターゲットを保持する上部電極側と基板を保持する下部電極側の双方に高周波電力を印加してスパッタを行う方法のことである。
【００１７】
本発明に関連するアクティブマトリクス基板は、ソース領域とドレイン領域との間に介在するチャネル領域を有する多結晶シリコン膜からなる半導体層と、半導体層の上面上に形成された絶縁膜からなるゲート絶縁膜と、ゲート絶縁膜を介してチャネル領域の上方に形成された導電膜からなるゲート電極とを有する薄膜トランジスタを有し、導電膜からなるとともにゲート電極と連接して設けられたゲート配線の下方に、多結晶シリコン膜と絶縁膜とが下から順に積層されている。
【００１８】
本発明に関連するアクティブマトリクス基板は、上記のＴＦＴの製造方法により得られるものである。上記のＴＦＴの製造方法は、多結晶シリコン膜、絶縁膜、導電膜を積層した後、導電膜のみをパターニングしてゲート電極に加工し、絶縁膜および多結晶シリコン膜をパターニングして多結晶シリコン膜を半導体層に加工するとともに絶縁膜を多結晶シリコン膜の上面上にゲート絶縁膜として残存させるものである。したがって、ゲート配線の箇所もＴＦＴの箇所と同様の積層構造とならざるを得ない。すなわち、ゲート電極に連接して設けられるゲート配線の下方には、ａｓ−ｄｅｐｏ．多結晶シリコン膜と絶縁膜とが下から順に積層された構造を採る。この配線構造は、上記のＴＦＴの製造方法を用いた場合に特有のものである。
【００１９】
本発明の薄膜成膜装置は、基板上に多結晶シリコン膜を成膜する第１の成膜室と、多結晶シリコン膜上に絶縁膜を成膜する第２の成膜室と、絶縁膜上に導電膜を成膜する第３の成膜室とが、基板搬送室を介して大気に対して気密保持可能に連設されたことを特徴とする。この薄膜成膜装置を用いることにより、多結晶シリコン膜、絶縁膜、導電膜の３層の膜を大気に曝すことなく連続して成膜することが可能になる。そして、成膜装置の合理化が図れ、設備費の削減や製造ラインの省スペース化に寄与することができる。
【００２０】
上記の薄膜成膜装置のうち、特に第１の成膜室および第２の成膜室の具体的な構成としては、例えば第１の成膜室がスパッタ成膜室、第２の成膜室がプラズマＣＶＤ成膜室である構成、もしくは第１の成膜室がラジアルラインスロットアンテナ型プラズマＣＶＤ成膜室、第２の成膜室がプラズマＣＶＤ成膜室である構成等を採用することができる。
【発明の効果】
【００２１】
本発明によれば、ａｓ−ｄｅｐｏ．多結晶シリコン膜をそのままＴＦＴの半導体層に利用するものであり、従来アモルファスシリコン成膜後に行っていたアニール工程が不要になるため、多結晶シリコン膜、絶縁膜、導電膜の３層の成膜を連続して行うことができる。したがって、アニール工程が必須であった従来の製造方法に比べてＴＡＴの短縮、製造コストの低減を図ることができる。また、多結晶シリコン膜、絶縁膜、導電膜の成膜を、基板を大気に曝すことなく連続して行った場合、これらの膜の界面に自然酸化膜が形成されたり、パーティクルや有機物等の汚染物質が付着することがないため、歩留向上、信頼性向上を図ることができる。さらに、多結晶シリコン膜、絶縁膜、導電膜をそれぞれ成膜する第１の成膜室、第２の成膜室、第３の成膜室を備えることで、成膜装置を１台でまかなうことができ、設備費の削減や製造ラインの省スペース化にも寄与することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の一実施の形態を図１ないし図１０を参照して説明する。図１は、本実施の形態におけるＴＦＴの製造方法により得られたＴＦＴを有するアクティブマトリクス基板の構成を示す平面図である。このアクティブマトリクス基板は、例えば液晶表示パネルの液晶を挟んで対峙する２枚の基板のうちの一方の基板を構成するものである。
【００２３】
アクティブマトリクス基板１は、図１に示すように、複数のソース線２と複数のゲート線３がマトリクス状に配設され、隣接する２本のソース線２と隣接する２本のゲート線３とに囲まれた領域が１つの画素４となる。そして、各画素４にはそれぞれ画素電極５が設けられ、その画素電極５に対する信号の書き込みを制御するためのスイッチング素子が設けられている。このスイッチング素子はトップゲート構造（順スタガ型ともいう）のＴＦＴ６である。
【００２４】
ＴＦＴの断面構造を図３Ｇの破断線の右側に示す。図３Ｇの破断線の右側の図は図１のＲ−Ｒ線に沿う断面図である。ガラス等の透明基板７の上面に、ｎ型不純物が拡散されたソース領域８およびドレイン領域９とチャネル領域１０とを有する多結晶シリコン膜からなるアイランド状の半導体層１１が形成されている。半導体層１１の上面にゲート絶縁膜１２が形成され、チャネル領域１０の上方にはゲート絶縁膜１２を介してゲート電極１３が形成されている。ゲート電極１３および半導体層１１を覆うように層間絶縁膜１４が形成され、層間絶縁膜１４を貫通して半導体層１１のソース領域８、ドレイン領域９にそれぞれ達するコンタクトホール１５，１６が形成されている。コンタクトホール１５上には半導体層１１のソース領域８に電気的に接続されたソース電極１７が形成されるとともに、コンタクトホール１６上には半導体層１１のドレイン領域９に電気的に接続されたドレイン電極１８が形成されている。そして、ソース電極１７、ドレイン電極１８を覆うように層間絶縁膜１４上にパッシベーション膜１９が形成され、パッシベーション膜１９のコンタクトホール２０を通じてドレイン電極１８に電気的に接続された画素電極５が形成されている。
【００２５】
なお、本実施の形態のＴＦＴ６のゲート電極１３、ソース電極１７は、図１に示したように、ゲート線３、ソース線２と一体に形成され、これらゲート線３、ソース線２からそれぞれ分岐したものである。本実施の形態において、例えばゲート絶縁膜１２および層間絶縁膜１４はシリコン酸化膜等の絶縁膜、ゲート線３およびゲート電極１３、ソース線２およびソース電極１７およびドレイン電極１８はアルミニウム等の金属膜（導電膜）、パッシベーション膜１９はシリコン窒化膜等の絶縁膜、画素電極５はＩＴＯ等の透明導電膜で形成されている。
【００２６】
ゲート線３の部分の断面構造を図３Ｇの破断線の左側に示す。図３Ｇの破断線の左側の図は図１のＬ−Ｌ線に沿う断面図である。透明基板７の上面に多結晶シリコン膜２２、絶縁膜２３、ゲート線３をなす金属膜２４が積層され、これら３層の積層膜が層間絶縁膜１４およびパッシベーション膜１９に覆われている。多結晶シリコン膜２２はＴＦＴ６の半導体層１１を構成するもの、絶縁膜２３はＴＦＴ６のゲート絶縁膜１２を構成するもの、金属膜２４はＴＦＴ６のゲート電極１３を構成するものであり、実際にはこの金属膜２４のみがゲート線３を構成している。従来一般のＴＦＴの製造方法を用いた場合、ゲート配線構造は透明基板上に金属膜からなるゲート線が通るのみであるが、このような積層構造のゲート配線構造を採るのは本発明特有のものである。
【００２７】
次に、このアクティブマトリクス基板１を製造する手順を、工程断面図である図２および図３、工程平面図である図４および図５、薄膜成膜装置の構成を示す図６ないし図１０を参照しながら説明する。なお、図２および図３の工程断面図は、上述したように破断線の右側がＴＦＴの部分、破断線の左側がゲート線の部分を示している。
【００２８】
まず、図２Ａに示すように、ガラス基板等の透明基板７上に、後にＴＦＴ６の半導体層１１となる多結晶シリコン膜２２、ゲート絶縁膜１２となるシリコン酸化膜等の絶縁膜２３、ゲート電極１３となるアルミニウム等の金属膜２４を連続的に成膜する。
【００２９】
ここで、これら３層を連続成膜する際に使用する薄膜成膜装置について説明する。図６は本実施の形態による薄膜成膜装置３１を示す概略構成図であり、略五角形状の基板搬送室３２の周囲に、３つの成膜室３３，３４，３５と１つのローダ室３６と１つのアンローダ室３７とが連設されている。また、３つの成膜室の内訳は、多結晶シリコン膜２２を成膜する第１成膜室３３、シリコン酸化膜等の絶縁膜２３を成膜する第２成膜室３４、アルミニウム等の金属膜２４を成膜する第３成膜室３５、である。
【００３０】
次に、個々の成膜室の構成を説明する。図７は第１成膜室３３の概略構成を示す図であり、この第１成膜室３３は多結晶シリコン膜２２を成膜するための２周波励起型スパッタ成膜室である。
【００３１】
図７に示す第１成膜室３３は、減圧状態に保持可能なチャンバー３９を有しており、図６に示した基板搬送室３２の側方にゲートバルブ４０を介して連設されている。チャンバー３９の上部に上部電極４１が設けられ、上部電極４１の下面にシリコンターゲット４２が着脱可能に装着されるとともに、チャンバー３９の下部には下部電極４３が設けられ、下部電極４３の上面に透明基板７が着脱可能に装着されている。なお、シリコンターゲット４２または透明基板７の装着には静電チャック等の周知の装着手段が用いられている。
【００３２】
そして、上部電極４１に第１の高周波電源４４が接続されるとともに、上部電極４１と第１の高周波電源４４との間には整合回路４５が組み込まれており、高周波の反射波をゼロにする作用を奏している。また、上部電極４１には、インピーダンス調整用のローパスフィルタなどのバンドパスフィルタ４６を介して直流電源４７が接続されている。このバンドパスフィルタ４６は、直流電源４７に高周波が乗らないように回路のインピーダンスを無限大に調整するものである。さらに、下部電極４３にも第２の高周波電源４８が接続されるとともに、下部電極４３と第２の高周波電源４８との間には上記整合回路４５と同様の作用を奏する整合回路４９が組み込まれている。なお、第１成膜室３３は、真空引き用およびガス排気用の排気ユニット５０、チャンバー３９内へのガス供給機構５１等を有しているが、図７ではこれらを簡略化して図示した。
【００３３】
この第１成膜室３３を用いて多結晶シリコン膜２２を成膜する際には、チャンバー３９内をヘリウムガス雰囲気とし、上部電極４１にシリコンターゲット４２を、下部電極４３に透明基板７を装着した状態で、上部電極４１に第１の高周波電源４４から高周波電力を供給し、直流電源４７から負荷直流電力を供給するとともに、下部電極４３に第２の高周波電源４８から高周波電力を供給する。これにより、ヘリウムイオンによってシリコンターゲット４２がスパッタされ、透明基板７上に多結晶シリコン膜２２が成膜される。
【００３４】
なお、多結晶シリコン膜２２を成膜するための第１成膜室３３として、上記のスパッタ成膜室に代えて、ラジアルラインスロットアンテナ型プラズマＣＶＤ成膜室を用いることもできる。図９はラジアルラインスロットアンテナ型のプラズマＣＶＤ成膜室５３の概略構成を示しており、マイクロ波を放射するラジアルラインスロットアンテナ５４を備えたマイクロ波プラズマ励起方式の成膜室である。また、図１０はラジアルラインスロットアンテナ５４の平面図である。
【００３５】
図９に示すように、チャンバー５５の上部にラジアルラインスロットアンテナ５４が設置されており、これと対向するようにチャンバー５５の下部には透明基板７を支持するためのサセプタ５６が設置されている。したがって、透明基板７の上方がプラズマ形成空間５７となり、ラジアルラインスロットアンテナ５４からこのプラズマ形成空間５７に向けてマイクロ波が放射されるようになっている。ラジアルラインスロットアンテナ５４の表面にはマイクロ波放射用の多数のスロット穴（図９においては図示を省略する）が設けられ、マイクロ波発生システム５８で生成された２．４５ＧＨｚのマイクロ波が導波管５９、同軸導波管変換器６０を経てアンテナ５４の裏面側から給電される構成となっている。
【００３６】
ラジアルラインスロットアンテナ５４は、円板状の導体６１の下面に例えばＡｌＮ、Ａｌ２Ｏ３等の誘電体材料からなるマイクロ波の遅波路形成体６２が固定され、遅波路形成体６２の下面には、多数のスロット穴６３を有するアルミニウム等の金属板からなるスロット体６４が配置されている。さらに、スロット体６４の下面に、マイクロ波を透過させる性質を持つ、例えばＡｌＮ、Ａｌ２Ｏ３等の誘電体からなる押さえ体６５が固定されている。押さえ体６５はその周縁部でネジ６６により導体６１に固定されており、したがって、スロット体６４は遅波路形成体６２と押さえ体６５とをなす２枚の誘電体板の間に挟持された状態で固定されている。
【００３７】
ラジアルラインスロットアンテナ５４のスロット穴６３の平面的な配置は図１０に示す通りであり、一対のスロット穴６３が同心円状に多数配置されており、マイクロ波はこれらスロット穴６３から空間に放射される。なお、図１０中の符号６７はネジ孔である。さらに、ラジアルラインスロットアンテナ５４の導体６１には、マイクロ波給電による加熱を防止するための冷却水を流す冷却管（図示略）が挿通されている。
【００３８】
図９に示すように、チャンバー５５上部の周縁部にガス導入ポート６８が設けられており、反応ガス供給源（図示略）から供給される反応ガスが配管６９を通してチャンバー５５内のプラズマ形成空間５７に供給されるようになっている。一方、チャンバー５５の下部には排気口７０が設けられ、排気口７０に接続された真空ポンプ等の真空排気源（図示略）によりチャンバー５５内が減圧されるようになっている。また、チャンバー５５の側方には、チャンバー５５内を大気に開放することなく基板搬送室３２との間で透明基板７の搬出入を行うためのロードロック室７１が設けられている。
【００３９】
上記構成のラジアルラインスロットアンテナ型プラズマＣＶＤ成膜室５３においては、ガス導入ポート６８から成膜に必要な反応ガス、例えばＳｉＨ４、ＰＨ３等のガスがチャンバー５５内に供給される。そして、ラジアルラインスロットアンテナ５４から放射された２．４５ＧＨｚのマイクロ波によってプラズマ形成空間５７においてプラズマが発生し、反応ガスが解離して生じたラジカルが基板表面で化学反応を起こすことによって多結晶シリコン膜２２が形成される。
【００４０】
図８は第２成膜室３４の概略構成を示す図であり、この第２成膜室３４はシリコン酸化膜等の絶縁膜２３を成膜するための２周波励起型プラズマＣＶＤ成膜室である。
【００４１】
図８に示すように、チャンバー７４の上部に高周波電極７５およびシャワープレート７６が設けられ、チャンバー７４の下部にはシャワープレート７６に対向して透明基板７を載置するサセプタ電極７７が設けられている。高周波電極７５は、導電体からなるハウジング７８の内部に整合回路７９が収納された高周波電極側マッチングボックス８０を介して第１の高周波電源８１と接続されている。また、高周波電極７５とシャワープレート７６とにより空間８２が形成され、この空間８２内に反応ガスを導入するためのガス導入管８３が設けられている。そして、ガス導入管８３を通じてこの空間８２内に導入された反応ガスは、シャワープレート７６の多数の孔７６ａからチャンバー７４内に供給されるようになっている。なお、符号８４はチャンバー７４の壁部と高周波電極７５とを絶縁する絶縁体である。
【００４２】
サセプタ電極７７の周囲にサセプタシールド８５が設けられ、サセプタ電極７７およびサセプタシールド８５はベローズ８６により上下動可能に構成されている。この構成によって、高周波電極７５とサセプタ電極７７との間の距離が調整可能となっている。また、サセプタ電極７７は、内部に整合回路が収納されたサセプタ電極側マッチングボックス８７を介して第２の高周波電源８８と接続されている。
【００４３】
高周波電極側マッチングボックス８０には、ハウジング７８の内部に第１の高周波電源８１と高周波電極７５との間のインピーダンスの整合を図る整合回路７９が備えられ、第１の高周波電源８１からの高周波電力が整合回路７９を経て給電線８９により高周波電極７５に供給されるようになっている。整合回路７９の構成は、第１の高周波電源８１に対してコイル９０とチューニングコンデンサ９１が直列に接続され、これと並列にロードコンデンサ９２が接続され一端が接地されている。そして、チューニングコンデンサ９１の容量を調整することにより第１の高周波電源８１と高周波電極７５との間のインピーダンスの調整が行われる。
【００４４】
高周波電極側マッチングボックス８０のハウジング７８の側壁は給電線８９に対して非平行に形成されている。これにより、給電時に流れる高周波電流の往路の電流と復路の電流との流れ方向が非平行になり、相互インダクタンスの増大を防止することができる。その結果、第２成膜室３４での電力消費効率が大きく向上し、シリコン酸化膜の成膜速度の増大、膜質の向上を図ることができる。
【００４５】
上記構成の第２成膜室３４においてシリコン酸化膜の成膜を行う際には、サセプタ電極７７上に透明基板７を載置し、第１、第２の高周波電源８１，８８から高周波電極７５とサセプタ電極７７の双方にそれぞれ高周波電力を印加するとともにガス導入管８３からシャワープレート７６を介してモノシラン等を含む反応ガスをチャンバー７４内に供給してプラズマを発生させ、透明基板７上にシリコン酸化膜を成膜する。
【００４６】
また、第３成膜室３５は、アルミニウム等の一般的な金属膜を成膜するためのスパッタ成膜室であり、ごく一般的なスパッタ装置の構成で良いため、説明を省略する。勿論、第１成膜室３３と同様の構成としてもかまわない。
【００４７】
図６に示すローダ室３６、アンローダ室３７には、ローダカセット（図示略）、アンローダカセット（図示略）が着脱可能に設けられている。これら２つのカセットは、複数枚の透明基板７が収容可能なものであり、ローダカセットに成膜前の基板７が収容され、アンローダカセットには成膜済の基板７が収容される。そして、３つの成膜室３３，３４，３５とローダ室３６、アンローダ室３７の中央に位置する基板搬送室３２に基板搬送ロボット９４が設置されている。基板搬送ロボット９４はその上部に伸縮自在なリンク機構を有するアーム９５を有し、アーム９５は回転可能かつ昇降可能となっており、アーム９５の先端部で基板７を支持、搬送するようになっている。
【００４８】
上記構成の薄膜成膜装置３１は、例えば各成膜室３３，３４，３５における成膜条件等、種々の処理条件や処理シーケンスをオペレータが設定する他は、各部の動作が制御部（図示略）により制御されており、自動運転する構成になっている。したがって、この薄膜成膜装置３１を使用する際には、処理前の基板７をローダカセットにセットし、オペレータがスタートスイッチを操作すれば、基板搬送ロボット９４によりローダカセットから各成膜室３３，３４，３５内に基板７が搬送され、各成膜室３３，３４，３５で多結晶シリコン膜の成膜、シリコン酸化膜の成膜、アルミニウム膜の成膜の一連の成膜処理が順次自動的に行われた後、基板搬送ロボット９４によりアンローダカセットに収容される。
【００４９】
その際、各成膜室３３，３４，３５やローダ室３６、アンローダ室３７と基板搬送室３２との間にはロードロック室やゲートバルブ等が設置され、大気に対して気密状態が保持される構成になっており、薄膜成膜装置３１内に一旦導入された基板７は全く大気に曝されることなく、成膜が行われる。したがって、多結晶シリコン膜、絶縁膜、金属膜の３層の界面に自然酸化膜が成長したり、パーティクルや汚染物質が侵入することがなく、清浄な界面が得られる。
【００５０】
次に、多結晶シリコン膜２２、絶縁膜２３、金属膜２４の３層の連続成膜が終了した後、図２Ｂに示すように、フォトリソグラフィー処理によりゲート線３およびゲート電極１３の形状となるレジストパターン（図示せず）を形成し、金属膜２４のみをエッチングし得るエッチャントを用いてエッチング処理を行うことにより、最上層の金属膜２４のみをパターニングしてゲート線３およびゲート電極１３を形成する。この際、平面形状は図４Ｂのようになる。以下同様に、図４Ｄは図２Ｄ、図５Ｆは図３Ｆ、図５Ｇは図３Ｇの時点の平面図を示す。
【００５１】
次に、図２Ｃに示すように、ゲート線３およびゲート電極１３の上方からリン、砒素等のｎ型不純物をイオン注入することによって、多結晶シリコン膜２２のうち、ゲート線３およびゲート電極１３の下方（チャネル領域１０となる領域）を除いた領域をｎ型不純物拡散領域２５とする。その後、レジストパターンを除去する。
【００５２】
次に、図２Ｄに示すように、フォトリソグラフィー処理により半導体層１１のアイランド状の形状となるレジストパターン（図示せず）を形成し、絶縁膜２３および多結晶シリコン膜２２をエッチングし得るエッチャントを用いてエッチング処理を行うことにより、絶縁膜２３および多結晶シリコン膜２２をパターニングしてソース領域８、ドレイン領域９を有する半導体層１１を形成する。ここで、ソース領域８とドレイン領域９との間がチャネル領域１０となる。絶縁膜２３は、半導体層１１と同一形状のまま半導体層１１の上面に残存してゲート絶縁膜１２となる。また、ゲート線３の部分は下から多結晶シリコン膜２２、絶縁膜２３、金属膜２４の３層が積層された状態となる。平面形状は図４Ｄに示す通りである。ゲート線３の部分では３層の積層膜が直線的に延び、ＴＦＴ６の半導体層１１の部分では多結晶シリコン膜２２、絶縁膜２３の２層がゲート線３と直交する方向に外側に張り出した形状となる。
【００５３】
以下の工程は従来の製造プロセスと同様である。図３Ｅに示すように、全面にシリコン酸化膜からなる層間絶縁膜１４を成膜する。次いで、フォトリソグラフィー処理およびエッチング処理によりこの層間絶縁膜１４をパターニングし、半導体層１１のソース領域８、ドレイン領域９にそれぞれ達するコンタクトホール１５，１６を形成する。
【００５４】
次いで、図３Ｆおよび図５Ｆに示すように、全面にＡｌ等の金属膜を成膜し、これをパターニングすることによりソース線２およびソース電極１７、ドレイン電極１８をそれぞれ形成する。
【００５５】
次に、図３Ｇおよび図５Ｇに示すように、全面にシリコン窒化膜からなるパッシベーション膜１９を成膜した後、フォトリソグラフィー処理およびエッチング処理によりパッシベーション膜１９をパターニングし、ドレイン電極１８に達するコンタクトホール２０を形成する。次いで、全面にＩＴＯ等の透明導電膜を成膜し、フォトリソグラフィー処理およびエッチング処理によりパターニングすることにより画素電極５を形成する。以上の工程により、画素電極５と接続されたＴＦＴ６を有するアクティブマトリクス基板１が完成する。
【００５６】
本実施の形態における製造方法は、ａｓ−ｄｅｐｏ．多結晶シリコン膜をそのままＴＦＴ６の半導体層１１に利用するものであり、従来アモルファスシリコン成膜後に行っていたアニール工程が不要になるため、多結晶シリコン膜２２、絶縁膜２３、金属膜２４の３層の成膜を連続して行うことができる。したがって、アニール工程が必須であった従来の製造方法に比べてＴＡＴの短縮、製造コストの低減を図ることができる。
【００５７】
また、多結晶シリコン膜２２、絶縁膜２３、金属膜２４の成膜を、基板を大気に曝すことなく連続して行う方法であるため、これらの膜の界面に自然酸化膜が形成されたり、パーティクルや有機物等の汚染物質が付着するという従来の問題が回避できる。その結果、ＴＦＴの歩留の向上、信頼性の向上を図ることができる。
【００５８】
また、多結晶シリコン膜２２、絶縁膜２３、金属膜２４をそれぞれ成膜する第１の成膜室３３、第２の成膜室３４、第３の成膜室３５を備えた薄膜成膜装置３１を用いるので、成膜装置を１台でまかなうことができ、設備費の削減や製造ラインの省スペース化にも寄与することができる。
【００５９】
なお、本発明の技術的範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えばＴＦＴの各部を構成する具体的な膜の種類、薄膜成膜装置の具体的な構成等に関しては、適宜変更が可能である。
【産業上の利用可能性】
【００６０】
本願発明は、薄膜トランジスタの製造に広く適用できるものである。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施の形態におけるＴＦＴの製造方法により得られたＴＦＴを有するアクティブマトリクス基板の構成を示す平面図である。
【図２】同、ＴＦＴの製造方法を順を追って示す工程断面図である。
【図３】同、工程断面図の続きである。
【図４】同、ＴＦＴの製造方法を順を追って示す工程平面図である。
【図５】同、工程平面図の続きである。
【図６】本発明の一実施の形態による薄膜成膜装置を示す概略構成図である。
【図７】同、薄膜成膜装置の第１成膜室を示す概略構成図である。
【図８】同、第２成膜室を示す概略構成図である。
【図９】同、第１成膜室の他の例を示す概略構成図である。
【図１０】同、第１成膜室の他の例に用いるラジアルラインスロットアンテナの平面図である。
【図１１】従来のトップゲート型ＴＦＴの一構造例を示す断面図である。
【符号の説明】
【００６２】
１  アクティブマトリクス基板、２  ソース線、３  ゲート線、６  薄膜トランジスタ（ＴＦＴ）、７  透明基板、８  ソース領域、９  ドレイン領域、１０  チャネル領域、１１  半導体層、１２  ゲート絶縁膜、１３  ゲート電極、１７  ソース電極、１８  ドレイン電極、２２  多結晶シリコン膜、２３  絶縁膜、２４  金属膜（導電膜）、３１  薄膜成膜装置、３２  基板搬送室、３３  第１成膜室、３４  第２成膜室、３５  第３成膜室
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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