(57)【要約】【課題】転写の際等に発生するクラックを抑制し、また得られるデバイスの曲げ応力に対する耐性を向上させ、優れた表示品質及び電気特性を有するフレキシブル電子デバイスを提供する。【解決手段】本発明のフレキシブル電子デバイスは、可撓性を有する基板と、前記基板上に、半導体層、絶縁体層及び導電層を含む薄膜素子層を備え、前記薄膜素子層を構成する各層の少なくとも一部は、パターン化されたスリット又は孔を有することを特徴とする。【選択図】図１１
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【特許請求の範囲】
【請求項１】
フレキシブル電子デバイスであって、
可撓性を有する基板と、
前記基板上に、半導体層、絶縁体層及び導電層を含む薄膜素子層を備え、
前記薄膜素子層を構成する各層の少なくとも一部は、パターン化されたスリット又は孔を有することを特徴とするフレキシブル電子デバイス。
【請求項２】
前記スリットは、前記半導体層及び／又は導電体層の電流が流れる方向に沿って形成されてなる、請求項１記載のフレキシブル電子デバイス。
【請求項３】
前記薄膜素子層を構成する各層の少なくとも一部が、前記孔を有することによって網目状をなす、請求項１記載のフレキシブル電子デバイス。
【請求項４】
前記導電層は、薄膜トランジスタを構成するゲート電極及びソース・ドレイン電極であり、該ゲート電極及び該ソース・ドレイン電極の少なくとも一部が、パターン化されたスリット又は孔を有する、請求項１〜３の何れかに記載のフレキシブル電子デバイス。
【請求項５】
前記基板上には、前記半導体層及び前記ゲート電極のパターンを含む絶縁膜積層体が形成され、
前記ソース・ドレイン電極は、前記絶縁膜積層体の上に形成されてなる、請求項４記載のフレキシブル電子デバイス。
【請求項６】
前記ゲート電極及び前記ソース・ドレイン電極の少なくとも一部であって、駆動回路としての機能を持たない部分において、前記ゲート電極及び／又は前記ソース・ドレイン電極をパターン状に不連続に形成し、記号、アライメントマーク、又はスクラブラインとしての表示機能を持たせた、請求項４記載のフレキシブル電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フレキシブル電子デバイスに関し、特に、転写の際に発生するクラックを抑制し、また得られるデバイスの曲げ応力に対する耐性を向上させた、フレキシブル電子デバイスに関する。
【背景技術】
【０００２】
フレキシブル電子デバイスは、プラスチック基板の上に薄膜トランジスタを実装したデバイスであり、そのフレキシブルであるという特徴を生かして電子ペーパー、ＩＣカード、ＩＣタグ等への応用が検討されている。
例えば、電気泳動素子をプラスチック透明基板上に形成した電気泳動表示シート（いわゆるＥＰＤ表示装置）は、溶媒中に分散された粒子が電圧の印加によって移動する電気泳動を利用したフレキシブル表示デバイスであり、ＬＣＤ（液晶ディスプレイ）と比較して加工や取り扱いが容易であり、携帯機器や情報機器への用途が期待されている。
【０００３】
フレキシブル電子デバイスの製造方法としては、例えば、無機基板上に形成した薄膜デバイス層を、フレキシブル基板に転写する方法が提案されている（特許文献１）。
【特許文献１】特開平１０−１２５９３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、薄膜デバイス層をフレキシブル基板に転写する工程や得られたデバイスを曲げた際に、熱ストレスや曲げストレスによって発生した内部応力が開放されず、局部的に応力集中が起こり、クラックや配線パターンの断線が引き起こされるという問題がある。
これらは、無機絶縁層、有機絶縁層、アモルファス層、金属層等から構成される薄膜デバイス層に於ける各層間の熱膨張係数及びヤング率の相違や、フレキシブル基板と薄膜デバイス層間の熱膨張係数及びヤング率の相違に起因すると考えられている。例えば、薄膜デバイス層の転写を熱圧着で行う際、デバイス全体に熱ストレスがかかり、各層の熱膨張係数の違いから熱膨張係数の高い部材で形成されるパターン周辺にうねりが生じてしまうことがある。
また、１箇所から発生したクラックは無機絶縁層を伝って容易に伝搬し、薄膜デバイス層全体に広がってしまうという問題がある。特に、ヤング率の高い無機絶縁層でクラックが多発・伝搬し易い。
【０００５】
そこで、本発明は、薄膜デバイス層をフレキシブル基板に転写する際等に発生するクラックを抑制し、また得られるデバイスの曲げ応力に対する耐性を向上させ、優れた表示品質及び電気特性を有するフレキシブル電子デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、（１）フレキシブル電子デバイスであって、可撓性を有する基板と、前記基板上に、半導体層、絶縁体層及び導電層を含む薄膜素子層を備え、前記薄膜素子層を構成する各層の少なくとも一部は、パターン化されたスリット又は孔を有することを特徴とするフレキシブル電子デバイス；（２）前記スリットは、前記半導体層及び／又は導電体層の電流が流れる方向に沿って形成されてなる、前記（１）記載のフレキシブル電子デバイス；（３）前記薄膜素子層を構成する各層の少なくとも一部が、前記孔を有することによって網目状をなす、前記（１）記載のフレキシブル電子デバイス；（４）前記導電層は、薄膜トランジスタを構成するゲート電極及びソース・ドレイン電極であり、該ゲート電極及び該ソース・ドレイン電極の少なくとも一部が、パターン化されたスリット又は孔を有する、前記（１）〜（３）の何れかに記載のフレキシブル電子デバイス；（５）前記基板上には、前記半導体層及び前記ゲート電極のパターンを含む絶縁膜積層体が形成され、前記ソース・ドレイン電極は、前記絶縁膜積層体の上に形成されてなる、前記（４）記載のフレキシブル電子デバイス；（６）前記ゲート電極及び前記ソース・ドレイン電極の少なくとも一部であって、駆動回路としての機能を持たない部分において、前記ゲート電極及び／又は前記ソース・ドレイン電極をパターン状に不連続に形成し、記号、アライメントマーク、又はスクラブラインとしての表示機能を持たせた、前記（４）記載のフレキシブル電子デバイス；を提供する。
【０００７】
本発明において、「パターン化されたスリット又は孔」とは、前記薄膜素子層を構成する各層の少なくとも一部に、２以上のスリット又は孔が規則的に設けられていることを意味する。
「前記薄膜素子層を構成する各層の少なくとも一部に」とは、スリット又は孔が、前記薄膜素子層を構成する各層のいずれかにのみ形成されていてもよく、又は各層全てに形成されていてもよい。また、スリット又は孔が、薄膜素子層を構成する各層の一部にのみ形成されていてもよく、又は各層の全てにわたり形成されていてもよい。
【０００８】
「フレキシブル電子デバイス」とは、電気泳動材料による表示を利用する表示部を備えたディスプレイ装置、テレビジョン装置、電子ブック、電子ペーパー、腕時計、電子手帳、電卓、携帯電話、携帯情報端末等のほか、ＩＣカード、ＩＣタグ、さらには、例えば可撓性のある紙状／フィルム状の物体、これら物体が貼り付けられた壁面等の不動産に属するもの、車両、飛行体、船舶等の移動体に属するものも含む。
【発明の効果】
【０００９】
本発明によれば、半導体層、絶縁体層及び導電層を含む薄膜素子層の少なくとも一部がパターン化されたスリット又は孔を有するので、配線としての機能を損なわずに、薄膜デバイス層をフレキシブル基板に転写する工程等や得られたデバイスを曲げた際において、内部応力を開放し、応力集中を緩和することができる。これによりクラックの発生又はデバイスの駆動回路の破壊を抑制することができ、転写歩留まりの向上及び製造後の信頼性の向上を図ることができる。
また、仮に１箇所でクラックが発生しても、それが周囲に伝搬することを防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下の実施形態は、本発明を説明するための例示であり、本発明をこの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【００１１】
（第１の実施形態）
図１〜１２は、実施形態１に係るフレキシブル電子デバイスの構成及び製造工程を説明する図である。
【００１２】
図１に示すように、可撓性を有する基板１００上に分離層１２０を形成し、その上に下地絶縁膜１４２を形成し、さらにその上に半導体層のパターン１４３ｂ、１４３ｃを形成する。
【００１３】
可撓性を有する基板１００は、例えば樹脂からなる。
【００１４】
分離層１２０は、ａ−Ｓｉ（アモルファスシリコン）からなることが好ましい。あるいは、分離層１２０は、酸化ケイ素又はケイ酸化合物、酸化チタンまたはチタン酸化合物、酸化ジルコニウムまたはジルコン酸化合物、酸化ランタンまたはランタン酸化化合物等の各種酸化物セラミックス、ＰＺＴ、ＰＬＺＴ、ＰＬＬＺＴ、ＰＢＺＴ等のセラミックスあるいは誘電体（強誘電体）、窒化珪素、窒化アルミ、窒化チタン等の窒化物セラミックス、有機高分子、合金等からなってもよい。
【００１５】
分離層１２０の形成は、例えば、ＣＶＤ法（ＭＯＣＶＤ、低圧ＣＶＤ、ＥＣＲ−ＣＶＤ等）、ＣＶＤ、蒸着、分子線蒸着（ＭＢ）、スパッタリング、イオンプレーティング、ＰＶＤ等の各種気相成膜法、電気メッキ、浸漬メッキ（ディッピング）、無電解メッキ等の各種メッキ法、ラングミュア・プロジェット（ＬＢ）法、スピンコート、スプレーコート、ロールコート等の塗布法、各種印刷法、転写法、インクジェット法、粉末ジェット法等により行う。
分離層１２０をアモルファスシリコンで構成する場合には、ＣＶＤ法により成膜するのが好ましく、また、分離層１２０をセラミックスや有機高分子で構成する場合には、スピンコートにより成膜するのが好ましい。
【００１６】
下地絶縁膜１４２の形成は、例えばＣＶＤ法により行う。下地絶縁膜１４２は、ＳｉＯ2や、Ｓｉ3Ｎ4からなることが好ましい。
半導体層のパターン１４３ｂ、１４３ｃの形成は、まず、ＣＶＤ法等でａ−Ｓｉを下地絶縁膜１４２上に堆積した後、上方からレーザー光を照射してアニールを施し、ａ−Ｓｉ層を再結晶化させポリシリコン層を得る。次に、ポリシリコン層をパターンニングして、ポリシリコンアイランドからなる半導体層のパターン１４３ｂ、１４３ｃを得る。
【００１７】
次に、図２に示すように、ソース・ドレイン領域を形成する。マスク層１７１により半導体層のパターン１４３ｃの全部及び１４３ｂの一部をマスクし、半導体層のパターン１４３ｂのｎ型ＴＦＴとなる領域に、例えばリンを高濃度でイオン注入し、高濃度（ｎ＋）ソース・ドレイン領域（ＨＤＤ領域）であるｎ＋層１４４を形成する。
【００１８】
次に、図３に示すように、下地絶縁膜１４２及び半導体層のパターン１４３ｂ、１４３ｃの上に、例えばＳｉＯ2から成るゲート絶縁膜１５３を、例えばＣＶＤ法にて形成する。
【００１９】
次に、図４に示すように、ゲート絶縁膜１５３の上に、所定のマスクをしてパターン化されたスリットＳを有するゲート電極１５２のパターンを形成する。ゲート電極１５２には、アルミ、タンタル等の金属、又はポリシリコン等の材料を用いることができる。
【００２０】
図１１（ａ）は、ゲート電極１５２を上方から見た図である。図１１（ａ）に示すように、ゲート電極１５２は、パターン化されたスリットＳを有している。スリットＳがパターン化されていることによって、ゲート電極１５２は電気的に等価な状態を維持することができる。スリットＳは、ゲート電極１５２内を電流が流れる方向に沿って形成されている。
【００２１】
このように、ゲート電極１５２がパターン化されたスリットＳを有するので、配線としての機能を損なわずに、薄膜デバイス層をフレキシブル基板に転写する工程等や得られたデバイスを曲げた際において、内部応力を開放し、応力集中を緩和することができる。これによりクラックの発生又はデバイスの駆動回路の破壊を抑制することができ、転写歩留まりの向上及び製造後の信頼性の向上を図ることができる。また、仮に１箇所でクラックが発生しても、それが周囲に伝搬することを防止することができる。
本発明の効果は、特に、幅が１００μｍを超えるような面積の大きい電極において顕著である。スリットＳの幅は、１０μｍであることが好ましい。
【００２２】
ゲート電極１５２の別の構成例としては、図１１（ｂ）に示すようなパターン化されたスリットＳが電流の流れる方向に沿って形成された構成、図１１（ｃ）に示すようなパターン化された孔Ｃを有する構成、図１１（ｄ）に示すようなパターン化された孔Ｃの形成により網目状をなす構成、図１１（ｆ）に示すようなパターン化された孔Ｃを有する構成であってもよい。
【００２３】
また、ゲート電極１５２の別の構成例としては、図１１（ｅ）に示すようなパターン化されたスリットＳを有することによって櫛歯状をなす構成であってもよい。なお、この例よりも、スリットＳが電流の流れる方向に沿って形成されている図１１（ａ）（ｂ）に示すスリット構成のほうが、より一層電気的に等価な状態を維持できるため好ましい。
【００２４】
さらに、図４に示すように、マスク層１７２により半導体層のパターン１４３ｃをマスクし、１４３ｂの所定領域に、例えばリンを低濃度でイオン注入し、低濃度（ｎ−）ソース・ドレイン領域（ＬＤＤ領域）であるｎ−層１４５を形成する。
【００２５】
次に、図５に示すように、マスク層１７３及びゲート電極１５２をマスクとして用い、半導体層のパターン１４３ｂの所定領域に、例えばボロン（Ｂ）のイオン注入を行い、ｐ＋層１４６を形成する。
【００２６】
次に、図６に示すように、ゲート絶縁膜１５３及びゲート電極１５２のパターンの上に、例えばＳｉＯ2からなる第１層間絶縁膜１４７を、例えばＣＶＤ法により形成する。
さらに、例えばポリイミドからなるマスク（図示せず）をパターンニングし、ゲート絶縁膜１５３及び第１層間絶縁膜１４７を選択的にエッチングして、第１コンタクトホール１５７を形成する。第１コンタクトホール１５７は、ゲート絶縁膜１５３及び第１層間絶縁膜１４７を貫通して半導体層のパターン１４３ｂ、ｃに至る。
【００２７】
次に、図７に示すように、第１層間絶縁膜１４７の上に、所定のマスクをして、図１１（ａ）〜（ｆ）に例示されるようなパターン化されたスリットＳ又は孔Ｃを有するソース・ドレイン電極１５８を形成する。ソース・ドレイン電極１５８には、アルミ等の金属を用いることができる。スリットＳ又は孔Ｃがパターン化されていることによって、ソース・ドレイン電極１５８は電気的に等価な状態を維持することができる。
【００２８】
このように、ソース・ドレイン電極１５８がパターン化されたスリットＳ又は孔Ｃを有するので、配線としての機能を損なわずに、薄膜デバイス層をフレキシブル基板に転写する工程等や得られたデバイスを曲げた際において、内部応力を開放し、応力集中を緩和することができる。これによりクラックの発生又はデバイスの駆動回路の破壊を抑制することができ、転写歩留まりの向上及び製造後の信頼性の向上を図ることができる。また、仮に１箇所でクラックが発生しても、それが周囲に伝搬することを防止することができる。
本発明の効果は、特に、幅が１００μｍを超えるような面積の大きな電極において顕著である。スリットＳの幅は、１０μｍであることが好ましい。
【００２９】
次に、図８に示すように、ソース・ドレイン電極１５８及び露出した第１層間絶縁膜１４７の上に、第２層間絶縁膜１６０を形成する。第２層間絶縁膜１６０は、ＳｉＯ2やＳｉ3Ｎ4等の無機絶縁膜を用いてもよいが、アクリル等の樹脂からなることが好ましい。樹脂を用いることにより、平坦化された第２層間絶縁膜１６０を容易に得ることができる。
【００３０】
次に、図９に示すように、第２層間絶縁膜１６０をエッチングして、ソース・ドレイン電極１５８に至る第２コンタクトホール１６２を形成し、画素電極１６１をパターンニングする。画素電極１６１は、ＩＴＯなどの酸化物半導体、若しくはアルミなどの金属にて形成する。
【００３１】
次に、図１０（ａ）に示すように、水溶性接着剤１６４を用いてＴＦＴ上に、例えばガラス又はアクリル等の樹脂からなる１次転写基板１６３を接合し、基板１００の裏面から例えばレーザー光を照射する。レーザー光が基板１００を透過して分離層１２０に照射されることにより、分離層１２０の層内又は界面において剥離が生じ、図１０（ｂ）に示すように、薄膜デバイスが１次転写基板１６３に転写される。
水溶性接着剤１６４の好適な例としては、エポキシ系、アクリレート系、シリコーン系等、が挙げられる。
【００３２】
そして、基板１００及び分離層１２０を剥離した面に、非水溶性接着剤を用いて、例えば樹脂からなる２次転写基板（フレキシブル基板）を接合し、さらに、積層体全体を水に浸して１次転写基板１６３を剥離する。１次転写基板１６３は水溶性接着剤１６４にて接合されているので、容易に剥離することができる。
【００３３】
基板１００、１次転写基板１６３、２次転写基板に用いられる樹脂としては、熱可塑性樹脂、熱硬化性樹脂のいずれでもよく、例えば、ポリエチレン、ポロプロピレン、エチレン−プレピレン共重合体、エチレン−酢酸ビニル共重合体（ＥＶＡ）等のポリオレフィン、環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミド、ポリイミド、ポリアミドイミド、ポリカーボネート、ポリ−（４−メチルベンテン−１）、アイオノマー、アクリル系樹脂、ポリメチルメタクリレート、アクリル−スチレン共重合体（ＡＳ樹脂）、ブタジエン−スチレン共重合体、ポリオ共重合体（ＥＶＯＨ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリプチレンテレフタレート（ＰＢＴ）、プリシクロヘキサンテレフタレート（ＰＣＴ）等のポリエステル、ポリエーテル、ポリエーテルケトン（ＰＥＫ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリエーテルイミド、ポリアセタール（ＰＯＭ）、ポリフェニレンオキシド、変性ポリフェニレンオキシド、ポリアリレート、芳香族ポリエステル（液晶ポリマー）、ポリテトラフルオロエチレン、ポリフッ化ビニリデン、その他フッ素系樹脂、スチレン系、ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可塑性エラストマー、エボキシ樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、不飽和ポリエステル、シリコーン樹脂、ポリウレタン等、又はこれらを主とする共重合体、ブレンド体、ポリマーアロイ等が挙げられ、これらのうちの１種または２種以上を組み合わせて（例えば２層以上の積層体として）用いてもよい。
【００３４】
さらに、例えば、マイクロカプセル、ＩＴＯ電極、及び対向基板からなる表示素子層を得られた転写体に接合して、電気泳動表示装置を得ることができる。
【００３５】
本発明のフレキシブル電子デバイスは、上述のように、ゲート電極１５２及び／又はソース・ドレイン電極１５８の少なくとも一部がパターン化されたスリットＳ又は孔Ｃを有するので、配線としての機能を損なわずに、薄膜デバイス層をフレキシブル基板に転写する工程等や得られたデバイスを曲げた際において、内部応力を開放し、応力集中を緩和することができる。これによりクラックの発生又はデバイスの駆動回路の破壊を抑制することができ、転写歩留まりの向上及び製造後の信頼性の向上を図ることができる。また、仮に１箇所でクラックが発生しても、それが周囲に伝搬することを防止することができる。
【００３６】
なお、上記においては、ゲート電極１５２及びソース・ドレイン電極１５８がスリットＳ又は孔Ｃを有する場合について説明したが、これに限定されず、各半導体層ないしは各絶縁体層がパターン化されたスリット又は孔を有する構成としてもよい。
【００３７】
また、上記においては、ゲート電極１５２及びソース・ドレイン電極１５８の両方が、全ての電極上にわたりパターン化されたスリットＳ又は孔Ｃを有する場合について説明したが、これに限定されず、ゲート電極１５２又はソース・ドレイン電極１５８のいずれかにのみ形成されていてもよく、また、電極上の一部にのみ形成されていてもよい。
【００３８】
また、上記においては転写法によりフレキシブル電子デバイスを製造した場合について説明したが、転写法に限定されない。
【００３９】
また、上記においては、表示素子層としてマイクロカプセルを用いた場合について説明したが、これに限定されず、液晶や有機ＥＬ材料等を接合してもよい。
【００４０】
また、１次転写基板１６３を、例えば、液晶セルのように、それ自体独立したデバイスを構成するものや、例えば薄膜トランジスタ、薄膜ダイオード、強誘電体薄膜素子、カラーフィルター、電極層、誘電体層、絶縁層、半導体素子のように、デバイスの一部を構成するものとしてもよい。
【００４１】
また、薄膜デバイスは、ＴＦＴの他に、例えば、薄膜ダイオードや、シリコンのＰＩＮ接合からなる光電変換素子（光センサ、太陽電池）やシリコン抵抗素子、その他の薄膜半導体デバイス、電極（例：ＩＴＯ、メサ膜のような透明電極）、スイッチング素子、メモリー、圧電素子等のアクチュエータ、マイクロミラー（ピエゾ薄膜セラミックス）、磁気記録薄膜ヘッド、コイル、インダクター、薄膜高透磁材料およびそれらを組み合わせたマイクロ磁気デバイス、フィルター、反射膜、ダイクロイックミラー等であってもよい。
【００４２】
（第２の実施形態）
図１２（ａ）はゲート電極１５２の異なる構成例を上方から見た図であり、図１２（ｂ）は（ａ）における部位Ｐの拡大図である。
【００４３】
図１２（ａ）に示すように、実施形態２は、ゲート電極１５２が図１１（ａ）に示すようなパターン化されたスリットＳを有する場合において、さらに、駆動回路としての機能を持たない端部において、ゲート電極１５２をパターン状に不連続に形成して文字Ｅを表示できるようにした点が、実施形態１とは異なる。
【００４４】
図１２（ｂ）に部位Ｐの拡大図を示すように、文字Ｅは、ゲート電極１５２の一部が備える、互いに不連続な微小な電極パターンから構成されている。これは、所定のマスクを用いて形成することができる。
このように、ゲート電極１５２の駆動回路としての機能を持たない部分においてパターン状に不連続に形成することにより、ロゴとしての表示機能を持たせている。
【００４５】
なお、実施形態２においては、ゲート電極１５２が文字Ｅの表示機能を持つ場合について説明したが、これに限定されず、ソース・ドレイン電極１５８が表示機能を備えていてもよい。
また、ゲート電極１５２及び／又はソース・ドレイン電極１５８は、露光の位置合わせ等のためのアラインメントマークや、デバイスの切断等のためのスクラブラインといった表示機能を備える構成としてもよい。
【図面の簡単な説明】
【００４６】
【図１】図１はポリシリコンパターンニング工程を示す一部断面図である。
【図２】図２はｎ＋イオン注入工程を示す一部断面図である。
【図３】図３はゲート絶縁膜を形成する工程を示す一部断面図である。
【図４】図４はゲート電極パターンニング及びＮ−イオン注入工程を示す一部断面図である。
【図５】図５はｐ＋イオン注入工程を示す一部断面図である。
【図６】図６は第１コンタクトホールのパターンニング及びアイランド形成工程を示す一部断面図である。
【図７】図７はソース・ドレイン電極のパターンニング工程を示す一部断面図である。
【図８】図８は第２層間絶縁膜の形成工程を示す一部断面図である。
【図９】図９は画素電極パターンニング工程を示す一部断面図である。
【図１０】図１０（ａ）は１次転写基板接合及びレーザー光照射工程を示す一部断面図であり、（ｂ）は製造元基板の剥離工程を示す一部断面図である。
【図１１】図１１（ａ）〜（ｆ）はゲート電極の構成例を示す図である。
【図１２】図１２はゲート電極の異なる構成例を示す図である。
【符号の説明】
【００４７】
１００  基板、１２０  分離層、１４２  下地絶縁膜、１４３ｂ、ｃ  半導体層のパターン、１７１、１７２、１７３  マスク層、１４４  ｎ＋層、１４５  ｎ−層、１４６  ｐ＋層、１５３  ゲート絶縁膜、１５２  ゲート電極、１４７  第１層間絶縁膜、１５７  第１コンタクトホール、１５８  ソース・ドレイン電極、１６０  第２層間絶縁膜、１６１  画素電極、１６４  水溶性接着剤、１６３  １次転写基板
【図１】
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【図２】
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【図３】
2007288080.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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