(57)【要約】【課題】不感帯幅がマイナスとなった場合でもノイズの発生を抑えることが可能で且つ回路設計が容易なＰＬＬ回路及びその位相同期方法を提供する。【解決手段】ＰＬＬ回路１００は、基準信号Ｒと帰還信号Ｆとの位相に基づいて、基準信号Ｒの位相が帰還信号Ｆの位相よりも進んでいることを示すＵＰ１信号と、基準信号Ｒの位相が帰還信号Ｆの位相よりも遅れていることを示すＤＯＷＮ１信号との少なくとも一方を出力する位相比較器１０１と、ＵＰ１信号及びＤＯＷＮ１信号を入力し、ＵＰ１信号とＤＯＷＮ１信号との両方が入力されている期間、ＵＰ１信号とＤＯＷＮ１信号とのうち少なくとも一方をキャンセルするノイズキャンセル回路１０６と、ノイズキャンセル回路１０６を通過したＵＰ１信号、すなわちＵＰ２信号、または、ノイズキャンセル回路１０６を通過したＤＯＷＮ１信号、すなわちＤＯＷＮ２信号に基づいて発振するチャージポンプ回路１０２、ＬＰＦ１０３及びＶＣＯ１０４とを有する。【選択図】図３
2007116488.tif 000002
【特許請求の範囲】
【請求項１】
第１信号と第２信号との位相を比較する第１手段と、
前記第１手段による比較結果に基づき所定の周波数で発振し、前記第１手段による比較結果が、前記第１信号の位相が前記第２信号の位相よりも進んでいることと、前記第１信号の位相が前記第２信号の位相よりも遅れていることとの何れか一方のみを示す場合、発振周波数を増加または減少させるための電位を生成し、両方を示す場合、発振周波数を増加させるための電位と発振周波数を減少させるための電位とのうち少なくとも一方を生成しない第２手段と
を有することを特徴とするＰＬＬ回路。
【請求項２】
第１信号と第２信号との位相に基づいて、前記第１信号の位相が前記第２信号の位相よりも進んでいることを示す第３信号と前記第１信号の位相が前記第２信号の位相よりも遅れていることを示す第４信号との少なくとも一方を出力する第１回路と、
前記第３信号及び前記第４信号を入力し、前記第３信号と前記第４信号との両方が入力されている期間、前記第３信号と前記第４信号とのうち少なくとも一方をキャンセルする第２回路と、
前記第２回路を通過した前記第３信号または前記第４信号に基づいて発振する第３回路と
を有することを特徴とするＰＬＬ回路。
【請求項３】
前記第２回路は、前記第３及び第４信号の両方が入力されている期間、第５信号を出力する第１素子と、前記第５信号が出力されている期間、前記第３信号をキャンセルする第２素子と、前記第５信号が出力されている期間、前記第４信号をキャンセルする第３素子とを含むことを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記第２回路は、前記第２素子に入力される前記第３信号と前記第１素子から出力された前記第５信号との位相ずれを解消するための第４素子と、前記第３素子に入力される前記第４信号と前記第１素子から出力された前記第５信号との位相ずれを解消するための第５素子とを含むことを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】
前記第１素子は否定論理和回路であり、
前記第２素子及び前記第３素子は、それぞれ論理和回路であることを特徴とする請求項３記載のＰＬＬ回路。
【請求項６】
前記第４素子及び前記第５素子は、偶数個のインバータが直列に接続された回路であることを特徴とする請求項４記載のＰＬＬ回路。
【請求項７】
第１信号と第２信号との位相に基づいて、前記第１信号の位相が前記第２信号の位相よりも進んでいることを示す第３信号と前記第１信号の位相が前記第２信号の位相よりも遅れていることを示す第４信号との少なくとも一方を出力する第１回路と、
前記第１回路から前記第３信号と前記第４信号との両方が出力されている期間を示す第５信号を出力する第２回路と、
前記第２回路から前記第５信号が出力されていない期間、前記第３信号または前記第４信号に基づいて発振する第３回路と
を有することを特徴とするＰＬＬ回路。
【請求項８】
前記第２回路は、前記第３及び第４信号の両方が入力されている期間、前記第５信号を出力する第１素子を含み、
前記第３回路は、前記第３信号に基づいた電流を出力する第２素子と、前記第４信号に基づいた電流を出力する第３素子と、前記第５信号が出力されている期間、前記第２素子及び／又は前記第３素子と出力端との接続を遮断する第４素子とを含むことを特徴とする請求項７記載のＰＬＬ回路。
【請求項９】
前記第２回路は、前記第３信号と前記第１素子から出力された前記第５信号との位相ずれを解消するための第５素子と、前記第４信号と前記第１素子から出力された前記第５信号との位相ずれを解消するための第６素子とを含むことを特徴とする請求項８記載のＰＬＬ回路。
【請求項１０】
前記第１素子は否定論理和回路であり、
前記第２素子は、第１トランジスタを含み、
前記第３素子は、第２トランジスタを含み、
前記第４素子は、第３トランジスタを含むことを特徴とする請求項８記載のＰＬＬ回路。
【請求項１１】
前記第５素子及び前記第６素子は、偶数個のインバータが直列に接続された回路であることを特徴とする請求項４記載のＰＬＬ回路。
【請求項１２】
第１信号と第２信号との位相に基づいて、前記第１信号の位相が前記第２信号の位相よりも進んでいることを示す第３信号と前記第１信号の位相が前記第２信号の位相よりも遅れていることを示す第４信号との少なくとも一方を出力する第１回路と、
前記第３信号及び前記第４信号を入力し、前記第３信号と前記第４信号との両方が入力されている期間、前記第３信号と前記第４信号とのうち少なくとも一方をキャンセルすると共に、前記第３信号と前記第４信号との両方が入力されている期間を示す第５信号を出力する第２回路と、
前記第２回路から前記第５信号が出力されていない期間、前記第２回路を通過した前記第３信号または前記第４信号に基づいて発振する第３回路と
を有することを特徴とするＰＬＬ回路。
【請求項１３】
前記第２回路は、前記第３及び第４信号の両方が入力されている期間、前記第５信号を出力する第１素子と、前記第５信号が出力されている期間、前記第３信号をキャンセルする第２素子と、前記第５信号が出力されている期間、前記第４信号をキャンセルする第３素子とを含み、
前記第３回路は、前記第３信号に基づいた電流を出力する第４素子と、前記第４信号に基づいた電流を出力する第５素子と、前記第５信号が出力されている期間、前記第４素子及び／又は前記第５素子と出力端との接続を遮断する第６素子とを含むことを特徴とする請求項１２記載のＰＬＬ回路。
【請求項１４】
前記第２回路は、前記第２素子に入力される前記第３信号と前記第１素子から出力された前記第５信号との位相ずれを解消するための第７素子と、前記第３素子に入力される前記第４信号と前記第１素子から出力された前記第５信号との位相ずれを解消するための第８素子とを含むことを特徴とする請求項１３記載のＰＬＬ回路。
【請求項１５】
前記第１素子は否定論理和回路であり、
前記第２素子及び前記第３素子は、それぞれ論理和回路であり、
前記第４素子は、第１トランジスタを含み、
前記第５素子は、第２トランジスタを含み、
前記第６素子は、第３トランジスタを含むことを特徴とする請求項１３記載のＰＬＬ回路。
【請求項１６】
前記第７素子及び前記第８素子は、偶数個のインバータが直列に接続された回路であることを特徴とする請求項１４記載のＰＬＬ回路。
【請求項１７】
第１信号と第２信号との位相差を検出する第１ステップと、
前記第１ステップの比較結果が、前記第１信号の位相が前記第２信号の位相よりも進んでいることと、前記第１信号の位相が前記第２信号の位相よりも遅れていることとの何れか一方のみを示す場合、所定の電圧制御発振器に印加する制御電圧の電位を上昇または下降させるための信号を生成し、前記第１ステップの比較結果が、前記第１信号の位相が前記第２信号の位相よりも進んでいることと、前記第１信号の位相が前記第２信号の位相よりも遅れていることとの両方を示す場合、前記第２ステップにおいて前記制御電圧の電位を上昇させるための信号と前記制御電圧の電位を下降させるための信号とのうち少なくとも一方を生成しない第２ステップと
を有することを特徴とする位相同期方法。
【請求項１８】
前記第１ステップは、前記第１信号と前記第２信号との位相に基づいて、前記第１信号の位相が前記第２信号の位相よりも進んでいることを示す第３信号と前記第１信号の位相が前記第２信号の位相よりも遅れていることを示す第４信号との少なくとも一方を出力し、
前記第２ステップは、前記第３信号と前記第４信号との両方が入力されている期間、前記第３信号と前記第４信号とのうち少なくとも一方をキャンセルすることで、前記制御電圧の電位を変化させるための信号を生成しないことを特徴とする請求項１７記載の位相同期方法。
【請求項１９】
前記第１ステップは、前記第１信号と前記第２信号との位相に基づいて、前記第１信号の位相が前記第２信号の位相よりも進んでいることを示す第３信号と前記第１信号の位相が前記第２信号の位相よりも遅れていることを示す第４信号との少なくとも一方を出力し、
前記第２ステップは、前記第３信号と前記第４信号との両方が出力されている期間、前記制御電圧の電位を変化させるための信号を生成する回路における配線を遮断することで、前記制御電圧の電位を変化させるための信号を生成しないことを特徴とする請求項１７記載の位相同期方法。
【請求項２０】
前記第１ステップは、前記第１信号と前記第２信号との位相に基づいて、前記第１信号の位相が前記第２信号の位相よりも進んでいることを示す第３信号と前記第１信号の位相が前記第２信号の位相よりも遅れていることを示す第４信号との少なくとも一方を出力し、
前記第２ステップは、前記第３信号と前記第４信号との両方が入力されている期間、前記第３信号と前記第４信号とのうち少なくとも一方をキャンセルすると共に、前記制御電圧の電位を変化させるための信号を生成する回路における配線を遮断することで、前記制御電圧の電位を変化させるための信号を生成しないことを特徴とする請求項１７記載の位相同期方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路及びその位相同期方法に関する。
【背景技術】
【０００２】
一般的なＰＬＬ（Phase Locked Loop）回路を図面と共に以下に説明する（例えば以下に示す特許文献１又は２参照）。図１は一般的なＰＬＬ回路９００の概略構成を示すブロック図である。図１に示すように、ＰＬＬ回路９００は、位相比較器９０１とチャージポンプ回路９０２とローパスフィルタ（ＬＰＦ）９０３と電圧制御発振器（ＶＣＯ）９０４と分周器９０５とを有する。
【０００３】
この構成において、位相比較器９０１には、例えば図示しない基準発振器から出力された基準信号Ｒが入力されると共に、ＰＬＬ９００からの出力信号ＯＵＴが分周器９０５により分周されて帰還信号Ｆとされた後、入力される。位相比較器９０１は、入力された帰還信号Ｆと基準信号Ｒとの位相差に基づいて、ＶＣＯ９０４に印加される電圧（後述における制御電圧ＬＰＦoutに相当）を上昇／下降させるためのＵＰ信号／ＤＯＷＮ信号を出力する。
【０００４】
チャージポンプ回路９０２は、位相比較器９０１から入力されたＵＰ信号又はＤＯＷＮ信号に基づいて信号ＣＰoutを生成し、これをローパスフィルタ９０３に入力する。
【０００５】
ローパスフィルタ９０３は、チャージポンプ回路９０２から入力された信号ＣＰoutの直流成分のみを通過させ、これを制御電圧ＬＰＦoutとしてＶＣＯ９０４に印加する。
【０００６】
また、ＶＣＯ９０４には所定の基準電圧Ｖrefも印加される。したがって、ＶＣＯ９０４は、印加された電圧ＬＰＦoutと基準電圧Ｖrefとに基づく周波数で発振し、これをＰＬＬ回路９００の出力信号ＯＵＴとして出力する。
【０００７】
このように、一般的なＰＬＬ回路９００は、帰還信号Ｆと基準信号Ｒとの位相差を検出し、基準信号Ｒの位相に対して帰還信号Ｆの位相が遅れている場合には内部でＵＰ信号を生成することでＶＣＯ９０５の発振周波数を上げて出力信号ＯＵＴの位相を進め、基準信号Ｒの位相に対して帰還信号Ｆの位相が遅れている場合には内部でＤＯＷＮ信号を生成することでＶＣＯ９０５の発振周波数を下げて出力信号ＯＵＴの位相を遅らせるように構成されていた。
【特許文献１】特開平１１−２０５１０４号公報
【特許文献２】特開２００２−１８５３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、一般的なＰＬＬ回路において、基準信号の位相に対する帰還信号の位相の進みや遅れを検出できる最小の値（これを以下、不感帯という）は、位相比較器の動作特性に従い、ある一定の時間幅（これを以下、不感帯幅という）を持っていた。
【０００９】
このような位相比較器の不感帯幅は、そのままＰＬＬ回路のジッタに加算されてしまう。このため、一般的には小さい方が好ましい。ただし、この不感帯幅は特に位相比較器の動作環境の変化によって変化する。このため、不感帯幅を非常に小さな値または‘０’とした場合、位相比較器の特性変化によって実際の不感帯幅がマイナスとなってしまう。
【００１０】
不感帯幅がマイナスとなった場合、常時、ＵＰ信号またはＤＯＷＮ信号が発生してしまう可能性がある。このように常時出力されたＵＰ信号またはＤＯＷＮ信号はノイズの発生要因となり、ＰＬＬ回路の特性に悪影響を与えるという問題を生じさせる。
【００１１】
不感帯幅がマイナスとなることによるノイズ発生を防止する技術として、例えば上述した特許文献１又は２には、位相比較器における信号ルートの途中、すなわち入力段より後で出力段より前に遅延素子を設ける構成が開示されている。しかしながら、このような構成では、位相比較器の他の構成（遅延素子以外）の特性も考慮して遅延素子による遅延量を設定しなければならないため、温度や電圧などの動作条件や製造プロセスにおけるパラメータなどの変動に対する調整が難しくなり、結果として回路設計が煩雑になるという問題が発生する。
【００１２】
そこで本発明は、上記の問題に鑑みてなされたものであり、不感帯幅がマイナスとなった場合でもノイズの発生を抑えることが可能で且つ回路設計が容易なＰＬＬ回路及びその位相同期方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
かかる目的を達成するために、本発明によるＰＬＬ回路は、第１信号と第２信号との位相を比較する第１手段と、第１手段による比較結果に基づき所定の周波数で発振し、第１手段による比較結果が、第１信号の位相が第２信号の位相よりも進んでいることと、第１信号の位相が第２信号の位相よりも遅れていることと何れか一方のみを示す場合、発振周波数を増加または減少させるための電位を生成し、両方を示す場合、発振周波数を増加させるための電位と発振周波数を減少させるための電位とのうち少なくとも一方を生成しない第２手段とを有して構成される。
【００１４】
第１信号と第２信号との位相を比較する第１手段を例えば位相比較器で構成した場合、特性変化などにより不感帯幅がマイナスとなり、第１手段による比較結果が、第１信号の位相が第２信号の位相よりも進んでいることと、第１信号の位相が第２信号の位相よりも遅れていることとの両方を示す場合がある。この場合、その両方に基づいて例えば電圧制御発振器などの発振周波数を変化させるための電位を生成すると、本来、何れか一方の信号に基づいて動作することが好ましい回路において、好ましくない接続が発生し、ノイズなどが発生してしまう可能性がある。そこで、両方の信号が発生している期間、発振周波数を変化させるための電位を生成しないように構成することで、ノイズの発生を防止することが可能となる。また、これを実現するための構成は、例えば、第１信号の位相が第２信号の位相よりも進んでいることを示す信号と、第１信号の位相が第２信号の位相よりも遅れていることを示す信号との少なくとも何れか一方をキャンセルするという構成や、発振周波数を変化させるための電位を生成するための回路を不動作とするという構成など、比較的回路設計が容易な構成を用いて実現することが可能である。
【００１５】
また、本発明による位相同期方法は、第１信号と第２信号との位相差を検出する第１ステップと、第１ステップの比較結果が、第１信号の位相が第２信号の位相よりも進んでいることと、第１信号の位相が第２信号の位相よりも遅れていることとの何れか一方のみを示す場合、所定の電圧制御発振器に印加する制御電圧の電位を上昇または下降させるための信号を生成し、第１ステップの比較結果が、第１信号の位相が第２信号の位相よりも進んでいることと、第１信号の位相が第２信号の位相よりも遅れていることとの両方を示す場合、第２ステップにおいて制御電圧の電位を上昇させるための信号と制御電圧の電位を下降させるための信号とのうち少なくとも一方を生成しない第２ステップとを有して構成される。
【００１６】
例えば位相比較器などを用いて第１ステップを実行した場合、それの特性変化などにより不感帯幅がマイナスとなり、第１ステップの比較結果が、第１信号の位相が第２信号の位相よりも進んでいることと、第１信号の位相が第２信号の位相よりも遅れていることとの両方を示す場合がある。この場合、その両方に基づいて例えば電圧制御発振器などの発振周波数を変化させるための電位を生成すると、本来、何れか一方の信号に基づいて動作することが好ましい回路において、好ましくない接続が発生し、ノイズなどが発生してしまう可能性がある。そこで、両方の信号が発生している期間、発振周波数を変化させるための電位を生成しないように構成することで、ノイズの発生を防止することが可能となる。また、これを実現するための構成は、例えば、第１信号の位相が第２信号の位相よりも進んでいることを示す信号と、第１信号の位相が第２信号の位相よりも遅れていることを示す信号との少なくとも何れか一方をキャンセルするという構成や、発振周波数を変化させるための電位を生成するための回路を不動作とするという構成など、比較的回路設計が容易な構成を用いて実現することが可能である。
【発明の効果】
【００１７】
本発明によれば、不感帯幅がマイナスとなった場合でもノイズの発生を抑えることが可能で且つ回路設計が容易なＰＬＬ回路及びその位相同期方法を実現する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【実施例１】
【００１９】
まず、本発明による実施例１について図面を用いて詳細に説明する。なお、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。これは、後述する各実施例において同様である。
【００２０】
・構成
図２は、本実施例によるＰＬＬ回路１００の概略構成を示すブロック図である。図２に示すように、ＰＬＬ回路１００は、位相比較器１０１とチャージポンプ回路１０２とローパスフィルタ（ＬＰＦ）１０３と電圧制御発振器（ＶＣＯ）１０４と分周器１０５との他に、ノイズキャンセル回路１０６を有する。
【００２１】
位相比較器１０１には、例えば図示しない基準発振器から出力された基準信号Ｒが入力されると共に、分周器１０５において分周されたＰＬＬ回路１００の出力信号ＯＵＴが帰還信号Ｆとして入力される。位相比較器１０１は、入力された帰還信号Ｆと基準信号Ｒとの位相差に基づいて、ＶＣＯ１０４に印加される電圧を上昇または下降させるためのＵＰ１信号またはＤＯＷＮ１信号を出力する。すなわち、位相比較器１０１は、基準信号Ｒ（第１信号）と帰還信号Ｆ（第２信号）との位相を比較する手段（第１手段）として機能する。言い換えれば、位相比較器１０１（第１回路）は、基準信号Ｒ（第１信号）と帰還信号（第２信号）との位相に基づいて、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることを示すＵＰ１信号（第３信号）と基準信号Ｒ（第１信号）の位相が帰還信号（第２信号）の位相よりも遅れていることを示すＤＯＷＮ１信号（第４信号）との少なくとも一方を出力する。
【００２２】
ノイズキャンセル回路１０６は、位相比較器１０１から出力されたＵＰ１信号又はＤＯＷＮ１信号におけるノイズ成分を除去し、これをＵＰ２信号又はＤＯＷＮ２信号としてチャージポンプ回路１０２へ出力する。
【００２３】
チャージポンプ回路１０２は、ノイズキャンセル回路１０６から入力されたＵＰ２信号又はＤＯＷＮ２信号に基づいて信号ＣＰoutを生成し、これをローパスフィルタ１０３に入力する。
【００２４】
ローパスフィルタ１０３は、チャージポンプ回路１０２から入力された信号ＣＰoutの直流成分のみを通過させ、これを制御電圧ＬＰＦoutとしてＶＣＯ１０４に印加する。
【００２５】
また、ＶＣＯ１０４には所定の基準電圧Ｖrefも印加される。したがって、ＶＣＯ１０４は、印加された制御電圧ＬＰＦoutと基準電圧Ｖrefとに基づく周波数で発振し、これをＰＬＬ回路１００の出力信号ＯＵＴとして出力する。なお、基準電圧Ｖrefは例えば電源電圧ＶＤＤから生成することができる。
【００２６】
次に、上記したＰＬＬ回路１００における位相比較器１０１とノイズキャンセル回路１０６とチャージポンプ回路１０２とＬＰＦ１０３との構成に着目して説明する。
【００２７】
図３は、位相比較器１０１とノイズキャンセル回路１０６とチャージポンプ回路１０２とＬＰＦ１０３との論理構成を示す回路図である。図３に示すように、位相比較器１０１は、２入力１出力の否定論理積回路（以下、２入力ＮＡＮＤという）１１１〜１１６と、４入力１出力の否定論理積回路（以下、４入力ＮＡＮＤという）１１７と、３入力１出力の否定論理積回路（以下、３入力ＮＡＮＤという）１１８、１１９とを有する。
【００２８】
位相比較器１０１に入力された帰還信号Ｆは、まず、入力段に設けられた２入力ＮＡＮＤ１１１の一方の入力端子に入力される。また、同じく位相比較器１０１に入力された基準信号Ｒは、入力段に設けられた２入力ＮＡＮＤ１１６の一方の端子に入力される。
【００２９】
位相比較器１０１は、入力された基準信号Ｒと帰還信号Ｆとの位相を比較し、基準信号Ｒの位相に対して帰還信号Ｆの位相が遅れている場合、ＶＣＯ１０４に印加される電圧を上昇させるためのＵＰ１信号を出力段に設けられた３入力ＮＡＮＤ１１８から出力する。また、位相比較器１０１は、基準信号Ｒの位相に対して帰還信号Ｆの位相が進んでいる場合、ＶＣＯ１０４に印加される電圧を下降させるためのＤＯＷＮ１信号を出力段に設けられた３入力ＮＡＮＤ１１９から出力する。
【００３０】
位相比較器１０１から出力されたＵＰ１信号及びＤＯＷＮ１信号は、ノイズキャンセル回路１０６に入力される。図３に示すように、ノイズキャンセル回路１０６は、ＵＰ１信号（第３信号）及びＤＯＷＮ１信号（第４信号）の両方が入力されている期間、ノイズキャンセル信号Ｓ１（第５信号）を出力する２入力１出力の否定論理和回路（以下、２入力ＮＯＲという）１３０（第１素子）と、ＵＰ１信号（第３信号）と２入力ＮＯＲ１３０（第１素子）から出力されたノイズキャンセル信号Ｓ１（第５信号）との位相ずれを解消するための遅延回路１３１（第４素子）及び、ＤＯＷＮ１信号（第４信号）と２入力ＮＯＲ１３０（第１素子）から出力されたノイズキャンセル信号Ｓ１（第５信号）との位相ずれを解消するための遅延回路１３３（第５素子）と、ノイズキャンセル信号Ｓ１（第５信号）が出力されている期間、ＵＰ１信号（第３信号）をキャンセルする２入力１出力の論理和回路（以下、２入力ＯＲという）１３２（第２素子）及び、ノイズキャンセル信号Ｓ１（第５信号）が出力されている期間、ＤＯＷＮ１信号（第４信号）をキャンセルする２入力ＯＲ１３４（第３素子）とを有する。
【００３１】
位相比較器１０１から出力されたＵＰ１信号は、２入力ＮＯＲ１３０に入力されると共に、遅延回路１３１を介して遅延された後、２入力ＯＲ１３２に入力される。また、位相比較器１０１から出力されたＤＯＷＮ１信号は、２入力ＮＯＲ１３０に入力されると共に、遅延回路１３３を介して遅延された後、２入力ＯＲ１３４に入力される。遅延回路１３１による遅延量は、２入力ＮＯＲ１３０により生じる遅延量と同じとされる。すなわち、遅延回路１３１は、２入力ＯＲ１３２に入力されるＵＰ１信号とノイズキャンセル信号Ｓ１（第５信号）との位相ずれを解消するための素子である。同様に、遅延回路１３３による遅延量は、２入力ＮＯＲ１３０により生じる遅延量と同じとされる。すなわち、遅延回路１３３は、２入力ＯＲ１３４に入力されるＤＯＷＮ１信号とノイズキャンセル信号Ｓ１との位相ずれを解消するための素子である。なお、遅延回路１３１及び１３３は、例えば偶数個のインバータが直列に接続された回路などで構成することができる。
【００３２】
２入力ＮＯＲ１３０は、ＵＰ１信号とＤＯＷＮ１信号とが同時に入力されている期間、ノイズをキャンセルするための信号（以下、ノイズキャンセル信号Ｓ１という）を出力する。このノイズキャンセル信号Ｓ１は、２入力ＯＲ１３２及び１３４それぞれに入力される。したがって、２入力ＯＲ１３２は、遅延されたＵＰ１信号が入力された期間であって、ノイズキャンセル信号Ｓ１が入力されていない期間、ＵＰ２信号を出力する。同様に、２入力ＯＲ１３４は、遅延されたＤＯＷＮ１信号が入力された期間であって、ノイズキャンセル信号Ｓ１が入力されていない期間、ＤＯＷＮ２信号を出力する。
【００３３】
ノイズキャンセル回路１０６から出力されたＵＰ２信号及びＤＯＷＮ２信号は、チャージポンプ回路１０２に入力される。図３に示すように、チャージポンプ回路１０２は、ＶＣＯ１０４の発振周波数を増加させて出力信号ＯＵＴの位相を進めるための電圧成分を生成する上昇電圧成分生成部１２３と、ＶＣＯ１０４の発振周波数を低減させて出力信号ＯＵＴの位相を遅らせるための電圧成分を生成する下降電圧成分生成部１２４とを有する。
【００３４】
ノイズキャンセル回路１０６から出力されたＵＰ２信号は、上昇電圧成分生成部１２３に入力される。上昇電圧成分生成部１２３は、例えばデプレッション型のｐ型ＭＯＳ（Metal-Oxide Semiconductor）トランジスタ（以下、デプレッションｐＭＯＳという）１２３ａとスイッチ用のｐ型ＭＯＳトランジスタ（以下、スイッチｐＭＯＳという）１２３ｂとが電源電圧と出力端との間に直列に接続された構成を有する。ＵＰ２信号はスイッチｐＭＯＳ１２３ｂのゲート（制御端子ともいう）に印加される。ＵＰ２信号がゲートに印加されると、スイッチｐＭＯＳ１２３ｂがオン（導通）状態となり、ノーマリー・オンのデプレッションｐＭＯＳ１２３ａとスイッチｐＭＯＳ１２３ｂとを介して、ＶＣＯ１０４の発振周波数を増加させて出力信号ＯＵＴの位相を進めるための電圧成分が信号ＣＰoutとして出力される。
【００３５】
ノイズキャンセル回路１０６から出力されたＤＯＷＮ２信号は、下降電圧成分生成部１２４に入力される。下降電圧成分生成部１２４は、例えばデプレッション型のｎ型ＭＯＳトランジスタ（以下、デプレッションｎＭＯＳという）１２４ａとスイッチ用のｎ型ＭＯＳトランジスタ（以下、スイッチｎＭＯＳという）１２４ｂとがグランドと出力端との間に直列に接続された構成を有する。ＤＯＷＮ２信号はスイッチｎＭＯＳ１２４ｂのゲートに印加される。ＤＯＷＮ２信号がゲートに印加されると、スイッチｎＭＯＳ１２４ｂがオン状態となり、ノーマリー・オンのデプレッションｎＭＯＳ１２４ａとスイッチｎＭＯＳ１２４ｂとを介して、ＶＣＯ１０４の発振周波数を減少させて出力信号ＯＵＴの位相を遅らせるための電圧成分が信号ＣＰoutとして出力される。
【００３６】
チャージポンプ回路１０２から出力された信号ＣＰoutは、ＬＰＦ１０３に入力される。ＬＰＦ１０３は、入力に対して直列に接続された抵抗１２５と、抵抗１２５の後段とグランドとの間に接続された抵抗１２６及びコンデンサ１２７とを有し、入力された信号ＣＰoutを平滑化して通過させる。すなわち、ＬＰＦ１０３は、信号ＣＰoutの直流成分を制御電圧ＬＰＦoutとして出力する。なお、ＬＰＦ１０３から出力された制御電圧ＬＰＦoutは、図２におけるＶＣＯ１０４に入力される。
【００３７】
このように、ノイズキャンセル回路１０６とチャージポンプ回路１０２とＬＰＦ１０３とＶＣＯ１０４とは、位相比較器１０１（第１手段）による比較結果に基づき所定の周波数で発振すると共に、位相比較器１０１（第１手段）による比較結果が、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることと、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることと何れか一方のみを示す場合、発振周波数を変化させるための電位を生成し、両方を示す場合、発振周波数を変化させるための電位を生成しない手段（第２手段）として機能する。言い換えれば、ノイズキャンセル回路１０６（第２回路）は、ＵＰ１信号（第３信号）及びＤＯＷＮ１信号（第４信号）を入力し、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）との両方が入力されている期間、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）とをキャンセルする。また、チャージポンプ回路１０２とＬＰＦ１０３とＶＣＯ１０４と（第３回路）は、ノイズキャンセル回路１０６（第２回路）を通過したＵＰ１信号（第３信号）、すなわちＵＰ２信号、または、ノイズキャンセル回路１０６（第２回路）を通過したＤＯＷＮ１信号（第４信号）、すなわちＤＯＷＮ２信号に基づいて発振する。ただし、ノイズキャンセル回路１０６は、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）とのうち少なくとも一方をキャンセルすれば良い。
【００３８】
・動作
次に、本実施例によるＰＬＬ回路１００の動作を図面と共に詳細に説明する。図４（ａ）は位相比較器１０１の不感帯がプラスである場合の基準信号Ｒに対する帰還信号Ｆの位相とＵＰ１信号／ＤＯＷＮ１信号の時間幅との関係を示すグラフであり、図４（ｂ）は位相比較器１０１の不感帯がマイナスである場合の基準信号Ｒに対する帰還信号Ｆの位相とＵＰ１信号／ＤＯＷＮ１信号の時間幅との関係を示すグラフである。図５及び図６は、図３における各信号のタイミングチャートである。ただし、図５は位相比較器１０１の不感帯がプラスである場合のタイミングチャートであり、図６は位相比較器１０１の不感帯がマイナスである場合のタイミングチャートである。
【００３９】
・・不感帯幅がプラスである場合
まず、図４（ａ）に示すように、位相比較器１０１の不感帯Ｗがプラスである場合、ＵＰ１信号が出力される際の位相差とＤＯＷＮ１信号が出力される際の位相差とは重なっていない。このため、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号とが同時に出力されることはない。この際の動作を、図５に示すタイミングチャートを用いて説明する。
【００４０】
・・・帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合
本動作において、位相比較器１０１には、図５に示すような基準信号Ｒと帰還信号Ｆとが入力されている。ここで、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合（図５における左側参照）、位相比較器１０１は、基準信号Ｒが入力されている期間であって、帰還信号Ｆが入力されていない期間、ＤＯＷＮ１信号を出力する。
【００４１】
ただし、位相比較器１０１はプラスの不感帯Ｗを有している。このため、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１から出力されるＤＯＷＮ１信号の期間は短縮される。また、図４（ａ）に示したように、位相比較器１０１におけるＵＰ１信号が出力される際の位相差とＤＯＷＮ１信号が出力される際の位相差とが重なっていないため、位相比較器１０１からはＵＰ１信号が出力されない。すなわち、位相比較器１０１からＤＯＷＮ１信号とＵＰ１信号とが同時に出力されることはない。これにより、ＬＰＦ１０３から出力される制御電圧ＬＰＦoutにはノイズが発生しない。この際、位相比較器１０１からＤＯＷＮ１信号とＵＰ１信号とが同時に出力されていないため、ノイズキャンセル回路１０６からはノイズキャンセル信号Ｓ１が出力されない。したがって、ノイズキャンセル回路１０６からはＤＯＷＮ１信号と同様の時間幅を有するＤＯＷＮ２信号が出力される。
【００４２】
なお、図３に示すように、ＤＯＷＮ１信号から生成されるＤＯＷＮ２信号をチャージポンプ回路１０２においてｎ型のトランジスタ（スイッチｎＭＯＳ１２４ｂ参照）で受ける場合、ＤＯＷＮ２信号はＬｏｗレベルの信号となる。また、ＤＯＷＮ２信号が出力されていない期間、ノイズキャンセル回路１０６からＨｉｇｈレベルが出力されることで、チャージポンプ回路１０２におけるスイッチｎＭＯＳ１２４ｂがオフ（遮断）状態とされる。
【００４３】
・・・帰還信号Ｆの位相が基準信号Ｒの位相よりも進んでいる場合
また、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合（図５における右側参照）、位相比較器１０１は、帰還信号Ｆが入力されている期間であって、基準信号Ｒが入力されていない期間、ＵＰ１信号を出力する。
【００４４】
ただし、位相比較器１０１はプラスの不感帯Ｗを有している。このため、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１から出力されるＵＰ１信号の期間は短縮される。また、図４（ａ）に示すように、位相比較器１０１におけるＵＰ１信号が出力される際の位相差とＤＯＷＮ１信号が出力される際の位相差とが重なっていないため、位相比較器１０１からはＤＯＷＮ１信号が出力されない。すなわち、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号とが同時に出力されることはない。これにより、ＬＰＦ１０３から出力される制御電圧ＬＰＦoutにはノイズが発生しない。この際、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号とが同時に出力されていないため、ノイズキャンセル回路１０６からはノイズキャンセル信号Ｓ１が出力されない。したがって、ノイズキャンセル回路１０６からはＵＰ１信号と同様の時間幅を有するＵＰ２信号が出力される。
【００４５】
なお、図３に示すように、ＵＰ１信号から生成されるＵＰ２信号をチャージポンプ回路１０２においてｐ型のトランジスタ（スイッチｐＭＯＳ１２３ｂ参照）で受ける場合、ＵＰ２信号はＬｏｗレベルの信号となる。また、ＵＰ２信号が出力されていない期間、ノイズキャンセル回路１０６からＨｉｇｈレベルが出力されることで、チャージポンプ回路１０２におけるスイッチｐＭＯＳ１２３ｂがオフ（遮断）状態とされる。
【００４６】
・・不感帯幅がマイナスである場合
次に、図４（ｂ）に示すように、位相比較器１０１の不感帯Ｗがマイナスである場合、ＵＰ１信号が出力される際の位相差とＤＯＷＮ１信号が出力される際の位相差とが重なっている。このため、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号とが同時に出力される帰還が存在する。この際の動作を、図６に示すタイミングチャートを用いて説明する。
【００４７】
・・・帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合
本動作において、位相比較器１０１には、図５に示すタイミングチャートと同様に、図６に示すような基準信号Ｒと帰還信号Ｆとが入力されている。ここで、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合（図６における左側参照）、位相比較器１０１は、基準信号Ｒが入力されている期間であって、帰還信号Ｆが入力されていない期間、ＤＯＷＮ１信号を出力する。
【００４８】
ただし、位相比較器１０１はマイナスの不感帯Ｗを有している。このため、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１から出力されるＤＯＷＮ１信号の期間は延長される。この延長分はノイズ成分である。また、この不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１からは、ＵＰ１信号（ノイズ）が出力される。すなわち、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１からＤＯＷＮ１信号とＵＰ１信号（ノイズ）とが同時に出力される。
【００４９】
このように同時に出力されたＤＯＷＮ１信号とＵＰ１信号（ノイズ）とは、ノイズキャンセル回路１０６における２入力ＮＯＲ１３０に入力される。したがって、２入力ＮＯＲ１３０からは、ＤＯＷＮ１信号とＵＰ１信号（ノイズ）とが同時に入力されている期間に相当する時間幅のノイズキャンセル信号Ｓ１が出力される。
【００５０】
ノイズキャンセル信号Ｓ１は、ノイズキャンセル回路１０６における２入力ＯＲ１３４に入力される。２入力ＯＲ１３４には、遅延回路１３３によりノイズキャンセル信号Ｓ１と位相合わせされたＤＯＷＮ１信号も入力される。したがって、２入力ＯＲ１３４からは、ＤＯＷＮ１信号が入力された期間であって、ノイズキャンセル信号Ｓ１が入力されていない期間、ＤＯＷＮ２信号が出力される。すなわち、ノイズキャンセル回路１０６の２入力ＯＲ１３４からは、ＤＯＷＮ１信号におけるノイズ成分がノイズキャンセル信号Ｓ１によりキャンセルされることで生成されたＤＯＷＮ２信号が出力される。
【００５１】
また、ノイズキャンセル信号Ｓ１は、ノイズキャンセル回路１０６における２入力ＯＲ１３２にも入力される。２入力ＯＲ１３２には、遅延回路１３１によりノイズキャンセル信号Ｓ１と位相合わせされたＵＰ１信号（ノイズ）も入力される。このＵＰ１信号（ノイズ）は、不感帯Ｗの時間幅（不感帯幅）に相当する期間を有する。すなわち、ＤＯＷＮ１信号とＵＰ１信号（ノイズ）とが同時に出力された期間と同じ期間を有する。これは、ノイズキャンセル信号Ｓ１の時間幅と同じである。このため、ノイズキャンセル回路１０６における２入力ＯＲ１３２では、このＵＰ１信号（ノイズ）全体がキャンセルされる。すなわち、ノイズキャンセル回路１０６からは、ＵＰ２信号が出力されず、ＤＯＷＮ２信号のみが出力される。
【００５２】
このように、本実施例によるノイズキャンセル回路１０６は、不感帯幅がマイナスである場合であって、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合、位相比較器１０１におけるＤＯＷＮ１信号のノイズ成分をキャンセルすると共に、ノイズとして生成されたＵＰ１信号をキャンセルし、本来のＤＯＷＮ１信号の時間幅に相当する時間幅を持つＤＯＷＮ２信号のみをチャージポンプ回路１０２へ出力する。このため、チャージポンプ回路１０２から出力された信号ＣＰoutの直流成分（制御電圧ＬＰＦoutに相当）にはノイズが発生しない。
【００５３】
・・・帰還信号Ｆの位相が基準信号Ｒの位相よりも進んでいる場合
また、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合（図６における右側参照）、位相比較器１０１は、帰還信号Ｆが入力されている期間であって、基準信号Ｒが入力されていない期間、ＵＰ１信号を出力する。
【００５４】
ただし、位相比較器１０１はマイナスの不感帯Ｗを有している。このため、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１から出力されるＵＰ１信号の期間は延長される。この延長分はノイズ成分である。また、この不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１からは、ＤＯＷＮ１信号（ノイズ）が出力される。すなわち、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号（ノイズ）とが同時に出力される。
【００５５】
このように同時に出力されたＵＰ１信号とＤＯＷＮ１信号（ノイズ）とは、ノイズキャンセル回路１０６における２入力ＮＯＲ１３０に入力される。したがって、２入力ＮＯＲ１３０からは、ＵＰ１信号とＤＯＷＮ１信号（ノイズ）とが同時に入力されている期間に相当する時間幅のノイズキャンセル信号Ｓ１が出力される。
【００５６】
ノイズキャンセル信号Ｓ１は、ノイズキャンセル回路１０６における２入力ＯＲ１３２に入力される。２入力ＯＲ１３２には、遅延回路１３１によりノイズキャンセル信号Ｓ１と位相合わせされたＵＰ１信号も入力される。したがって、２入力ＯＲ１３２からは、ＵＰ１信号が入力された期間であって、ノイズキャンセル信号Ｓ１が入力されていない期間、ＵＰ２信号が出力される。すなわち、ノイズキャンセル回路１０６の２入力ＯＲ１３２からは、ＵＰ１信号におけるノイズ成分がノイズキャンセル信号Ｓ１によりキャンセルされることで生成されたＵＰ２信号が出力される。
【００５７】
また、ノイズキャンセル信号Ｓ１は、ノイズキャンセル回路１０６における２入力ＯＲ１３４にも入力される。２入力ＯＲ１３４には、遅延回路１３３によりノイズキャンセル信号Ｓ１と位相合わせされたＤＯＷＮ１信号（ノイズ）も入力される。このＤＯＷＮ１信号（ノイズ）は、不感帯Ｗの時間幅（不感帯幅）に相当する期間を有する。すなわち、ＵＰ１信号とＤＯＷＮ１信号（ノイズ）とが同時に出力された期間と同じ期間を有する。これは、ノイズキャンセル信号Ｓ１の時間幅と同じである。このため、ノイズキャンセル回路１０６における２入力ＯＲ１３４では、このＤＯＷＮ１信号（ノイズ）全体がキャンセルされる。すなわち、ノイズキャンセル回路１０６からは、ＤＯＷＮ２信号が出力されず、ＵＰ２信号のみが出力される。
【００５８】
このように、本実施例によるノイズキャンセル回路１０６は、不感帯幅がマイナスである場合であって、帰還信号Ｆの位相が基準信号Ｒの位相よりも進んでいる場合、位相比較器１０１におけるＵＰ１信号のノイズ成分をキャンセルすると共に、ノイズとして生成されたＤＯＷＮ１信号をキャンセルし、本来のＵＰ１信号の時間幅に相当する時間幅を持つＵＰ２信号のみをチャージポンプ回路１０２へ出力する。このため、チャージポンプ回路１０２から出力された信号ＣＰoutの直流成分（制御電圧ＬＰＦoutに相当）にはノイズが発生しない。
【００５９】
・効果
以上のように、本実施例によるＰＬＬ回路１００は、基準信号Ｒ（第１信号）と帰還信号Ｆ（第２信号）との位相を比較する位相比較器１０１（第１手段）と、位相比較器１０１（第１手段）による比較結果に基づき所定の周波数で発振し、位相比較器１０１（第１手段）による比較結果が、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることと、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることと何れか一方のみを示す場合、発振周波数を変化させるための電位を生成し、両方を示す場合、発振周波数を増加させるための電位と発振周波数を減少させるための電位とのうち少なくとも一方を生成しないノイズキャンセル回路１０６、チャージポンプ回路１０２、ＬＰＦ１０３及びＶＣＯ１０４（第２手段）を有して構成される。
【００６０】
より具体的には、ＰＬＬ回路１００は、基準信号Ｒ（第１信号）と帰還信号Ｆ（第２信号）との位相に基づいて、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることを示すＵＰ１信号（第３信号）と、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることを示すＤＯＷＮ１信号（第４信号）との少なくとも一方を出力する位相比較器１０１（第１回路）と、ＵＰ１信号（第３信号）及びＤＯＷＮ１信号（第４信号）を入力し、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）との両方が入力されている期間、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）とのうち少なくとも一方をキャンセルするノイズキャンセル回路１０６（第２回路）と、ノイズキャンセル回路１０６（第２回路）を通過したＵＰ１信号（第３信号）、すなわちＵＰ２信号、または、ノイズキャンセル回路１０６（第２回路）を通過したＤＯＷＮ１信号（第４信号）、すなわちＤＯＷＮ２信号に基づいて発振するチャージポンプ回路１０２、ＬＰＦ１０３及びＶＣＯ１０４と（第３回路）を有する。
【００６１】
基準信号Ｒ（第１信号）と帰還信号Ｆ（第２信号）との位相を比較する位相比較器１０１（第１手段／第１回路）は、特性変化などにより不感帯幅がマイナスとなる場合がある。このため、位相比較器１０１（第１手段／第１回路）による比較結果が、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることと、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることとの両方を示す場合、すなわち、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）とが同時に出力される場合がある。この場合、その両方に基づいてＶＣＯ１０４の発振周波数を変化させるための電位（信号ＣＰout）を生成すると、本来、何れか一方の信号に基づいて動作することが好ましい回路において、好ましくない接続が発生し、ノイズなどが発生してしまう可能性がある。そこで、両方の信号が発生している期間、ＶＣＯ１０４へ供給する制御電圧ＬＰＦoutを変化させるための電位（信号ＣＰout）を生成しないように構成することで、ノイズの発生を防止することが可能となる。また、これを実現するための構成は、例えば、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることを示すＵＰ１信号（第３信号）と、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることを示すＤＯＷＮ１信号（第４信号）との少なくとも何れか一方をキャンセルするという、比較的回路設計が容易な構成を用いて実現することが可能である。
【００６２】
なお、以上の説明では、ＵＰ１信号及びＤＯＷＮ１信号並びにＵＰ２信号及びＤＯＷＮ２信号の電位レベルをＬｏｗレベルとし、これら信号が出力されていない際の各信号線の電位レベルをＨｉｇｈレベルとしたため、ノイズキャンセル回路１０６において、ノイズキャンセル信号Ｓ１を生成するための素子を２入力ＮＯＲ１３０で構成し、ＵＰ２信号及びＤＯＷＮ２信号を生成するための素子をそれぞれ２入力ＯＲ１３２及び１３４で構成した。ただし、本発明はこれに限定されず、例えばＵＰ１信号及びＤＯＷＮ１信号並びにＵＰ２信号及びＤＯＷＮ２信号の極性を反転させた場合、すなわちＵＰ１信号及びＤＯＷＮ１信号並びにＵＰ２信号及びＤＯＷＮ２信号の電位レベルをＨｉｇｈレベルとし、これら信号が出力されていない際の各信号線の電位レベルをＬｏｗレベルとした場合、ノイズキャンセル信号Ｓ１を生成するための素子を否定論理積回路（ＮＡＮＤ）で構成し、ＵＰ２信号及びＤＯＷＮ２信号を生成するための素子をそれぞれ論理積回路（ＡＮＤ）で構成することで、同様の動作を実現することができる。また、例えばＵＰ１信号とＤＯＷＮ１信号との極性をそれぞれ逆とした場合、ノイズキャンセル信号Ｓ１を生成するための素子を排他的否定論理和回路（イクスクルーシブＮＯＲ）で構成し、ＵＰ２信号及びＤＯＷＮ２信号を生成するための素子をそれぞれ論理積回路（ＡＮＤ）又は倫理和回路（ＯＲ）で構成することで、同様の動作を実現することができる。
【００６３】
また、本実施例では、位相比較器１０１とノイズキャンセル回路１０６とを別回路として説明したが、位相比較器１０１の出力段に、その一部としてノイズキャンセル回路ｌ０６を形成しても良い。
【実施例２】
【００６４】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００６５】
・構成
図７は、本実施例によるＰＬＬ回路２００の概略構成を示すブロック図である。図７に示すように、ＰＬＬ回路２００は、実施例１によるＰＬＬ回路１００と同様の構成において、ノイズキャンセル回路１０６とチャージポンプ回路１０２とがそれぞれチャージポンプ制御回路２０６とチャージポンプ回路２０２とに置き換えられた構成を有する。他の構成は、実施例１によるＰＬＬ回路１００と同様であるため、ここでは詳細な説明を省略する。
【００６６】
したがって、位相比較器１０１は、基準信号Ｒ（第１信号）と帰還信号Ｆ（第２信号）との位相を比較する手段（第１手段）として機能する。言い換えれば、位相比較器１０１（第１回路）は、基準信号Ｒ（第１信号）と帰還信号（第２信号）との位相に基づいて、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることを示すＵＰ１信号（第３信号）と基準信号Ｒ（第１信号）の位相が帰還信号（第２信号）の位相よりも遅れていることを示すＤＯＷＮ１信号（第４信号）との少なくとも一方を出力する。
【００６７】
次に、ＰＬＬ回路２００における位相比較器１０１とチャージポンプ制御回路２０６とチャージポンプ回路２０２とＬＰＦ１０３との構成に着目して説明する。
【００６８】
図８は、位相比較器１０１とチャージポンプ制御回路２０６とチャージポンプ回路２０２とＬＰＦ１０３との論理構成を示す回路図である。この構成において、位相比較器１０１とＬＰＦ１０３との構成は、実施例１（図３参照）と同様であるため、ここでは詳細な説明を省略する。
【００６９】
また、位相比較器１０１から出力されたＵＰ１信号及びＤＯＷＮ１信号は、チャージポンプ制御回路２０６に入力される。図８に示すように、チャージポンプ制御回路２０６は、ＵＰ１信号（第３信号）及びＤＯＷＮ１信号（第４信号）の両方が入力されている期間、チャージポンプ制御信号Ｓ２（第５信号）を出力する２入力ＮＯＲ１３０（第１素子）と、ＵＰ１信号（第３信号）と２入力ＮＯＲ１３０（第１素子）から出力されたチャージポンプ制御信号Ｓ２（第５信号）との位相ずれを解消するためのバッファ回路２３２（第５素子）及び、ＤＯＷＮ１信号（第４信号）と２入力ＮＯＲ１３０（第１素子）から出力されたチャージポンプ制御信号Ｓ２（第５信号）との位相ずれを解消するためのバッファ回路２３４（第６素子）とを有する。
【００７０】
位相比較器１０１から出力されたＵＰ１信号は、２入力ＮＯＲ１３０に入力されると共に、バッファ回路２３２に入力される。また、位相比較器１０１から出力されたＤＯＷＮ１信号は、２入力ＮＯＲ１３０に入力されると共に、バッファ回路２３４に入力される。バッファ回路２３２は、２入力ＮＯＲ１３０を通過した信号（後述するチャージポンプ制御信号Ｓ２に相当）とＵＰ１信号との位相ずれを解消するための素子である。すなわち、バッファ回路２３２による遅延量は、２入力ＮＯＲ１３０により生じる遅延量と同じとされる。同様に、バッファ回路２３４は、２入力ＮＯＲ１３０を通過した信号（チャージポンプ制御信号Ｓ２）とＤＯＷＮ１信号との位相ずれを解消するための素子である。すなわち、バッファ回路２３４による遅延量は、２入力ＮＯＲ１３０により生じる遅延量と同じとされる。なお、バッファ回路２３２及び２３４は、例えば偶数個のインバータが直列に接続された回路などで構成することができる。
【００７１】
また、位相比較器１０１から出力されたＵＰ１信号及びＤＯＷＮ１信号は、実施例１と同様に、２入力ＮＯＲ１３０に入力される。したがって、２入力ＮＯＲ１３０は、ＵＰ１信号とＤＯＷＮ１信号とが同時に入力されている期間、チャージポンプ回路２０２を不動作とするためのチャージポンプ制御信号Ｓ２を出力する。このチャージポンプ制御信号Ｓ２は、実施例１におけるノイズキャンセル信号Ｓ１と同様の信号とすることができる。したがって、本実施例によるチャージポンプ制御信号Ｓ２は、ＵＰ１信号とＤＯＷＮ１信号とが同時に出力されている期間、出力される。
【００７２】
チャージポンプ回路２０２は、実施例１によるチャージポンプ回路１０２と同様に、ＵＰ１信号（第３信号）に基づいた電流を出力する上昇電圧成分生成回路１２３（第２素子）と、ＤＯＷＮ１信号（第４信号）に基づいた電流を出力すると下降電圧成分生成回路１２４（第３素子）とを有し、さらに、チャージポンプ制御信号Ｓ２（第５信号）が出力されている期間、上昇電圧成分生成回路１２３（第２素子）及び／又は下降電圧成分生成回路１２４（第３素子）と出力端との接続を遮断するスイッチ２３５及び２３６（第４素子）を有する。
【００７３】
バッファ回路２３２を通過することで遅延されたＵＰ１信号は、実施例１におけるＵＰ２信号と同様に、チャージポンプ回路２０２の上昇電圧成分生成回路１２３におけるスイッチｐＭＯＳ１２３ｂ（第１トランジスタ）のゲートに印加される。また、バッファ回路２３４を通過することで遅延されたＤＯＷＮ１信号は、実施例１におけるＤＯＷＮ２信号と同様に、チャージポンプ回路２０２の下降電圧成分生成回路１２４におけるスイッチｎＭＯＳ１２４ｂ（第２トランジスタ）のゲートに印加される。
【００７４】
また、位相比較器１０１から出力されたチャージポンプ制御信号Ｓ２は、チャージポンプ回路２０２におけるスイッチ２３５及び２３６にそれぞれ入力される。スイッチ２３５及び２３６は、チャージポンプ制御信号Ｓ２が入力された際にオフ状態となることで、チャージポンプ回路２０２を不動作とする。これにより、本実施例では、ＵＰ１信号とＤＯＷＮ１信号とが同時に出力されている期間、チャージポンプ回路２０２の出力（信号ＣＰout）が不定状態となるように構成される。これにより、チャージポンプ回路２０２の出力にノイズが発生することを防止できる。なお、スイッチ２３５には、例えばｐ型のＭＯＳトランジスタ（第３トランジスタ）や両チャネルのアナログスイッチを適用することができる。また、スイッチ２３６には、例えばｎ型のＭＯＳトランジスタ（第３トランジスタ）や両チャネルのアナログスイッチを適用することができる。
【００７５】
このように、チャージポンプ制御回路２０６とチャージポンプ回路２０２とＬＰＦ１０３とＶＣＯ１０４とは、位相比較器１０１（第１手段）による比較結果に基づき所定の周波数で発振すると共に、位相比較器１０１（第１手段）による比較結果が、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることと、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることと何れか一方のみを示す場合、発振周波数を変化させるための電位を生成し、両方を示す場合、発振周波数を変化させるための電位を生成しない手段（第２手段）として機能する。言い換えれば、チャージポンプ制御回路２０６（第２回路）は、位相比較器１０１（第１回路）からＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）との両方が出力されている期間を示すチャージポンプ制御信号Ｓ２（第５信号）を出力する。また、チャージポンプ回路２０２とＬＰＦ１０３とＶＣＯ１０４と（第３回路）は、チャージポンプ制御回路２０６（第２回路）からチャージポンプ制御信号Ｓ２（第５信号）が出力されていない期間、ＵＰ１信号（第３信号）またはＤＯＷＮ１（第４信号）に基づいて発振する。
【００７６】
また、他の構成は、実施例１（図３参照）と同様であるため、ここでは詳細な説明を省略する。
【００７７】
・動作
次に、本実施例によるＰＬＬ回路２００の動作を図面と共に詳細に説明する。図９及び図１０は、図８における各信号のタイミングチャートである。ただし、図９は位相比較器１０１の不感帯がプラスである場合のタイミングチャートであり、図１０は位相比較器１０１の不感帯がマイナスである場合のタイミングチャートである。なお、位相比較器１０１の不感帯がプラスである場合の基準信号Ｒに対する帰還信号Ｆの位相とＵＰ１信号／ＤＯＷＮ１信号の時間幅との関係と、位相比較器１０１の不感帯がマイナスである場合の基準信号Ｒに対する帰還信号Ｆの位相とＵＰ１信号／ＤＯＷＮ１信号の時間幅との関係とは、実施例１において図４（ａ）及び（ｂ）を用いて説明した内容と同様であるため、ここでは詳細な説明を省略する。
【００７８】
・・不感帯幅がプラスである場合
まず、図４（ａ）に示すように、位相比較器１０１の不感帯Ｗがプラスである場合、ＵＰ１信号が出力される際の位相差とＤＯＷＮ１信号が出力される際の位相差とは重なっていない。このため、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号とが同時に出力されることはない。この際の動作を、図９に示すタイミングチャートを用いて説明する。
【００７９】
・・・帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合
本動作において、位相比較器１０１には、図９に示すような基準信号Ｒと帰還信号Ｆとが入力されている。ここで、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合（図９における左側参照）、位相比較器１０１は、基準信号Ｒが入力されている期間であって、帰還信号Ｆが入力されていない期間、ＤＯＷＮ１信号を出力する。
【００８０】
ただし、位相比較器１０１はプラスの不感帯Ｗを有している。このため、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１から出力されるＤＯＷＮ１信号の期間は短縮される。また、図４（ａ）に示したように、位相比較器１０１におけるＵＰ１信号が出力される際の位相差とＤＯＷＮ１信号が出力される際の位相差とが重なっていないため、位相比較器１０１からはＵＰ１信号が出力されない。すなわち、位相比較器１０１からＤＯＷＮ１信号とＵＰ１信号とが同時に出力されることはない。これにより、ＬＰＦ１０３から出力される制御電圧ＬＰＦoutにはノイズが発生しない。この際、位相比較器１０１からＤＯＷＮ１信号とＵＰ１信号とが同時に出力されていないため、チャージポンプ制御回路２０６からはチャージポンプ制御信号Ｓ２が出力されない。したがって、チャージポンプ制御回路２０６からＤＯＷＮ１信号がそのまま出力されると共に、チャージポンプ回路２０２が不動作とならない。
【００８１】
・・・帰還信号Ｆの位相が基準信号Ｒの位相よりも進んでいる場合
また、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合（図９における右側参照）、位相比較器１０１は、帰還信号Ｆが入力されている期間であって、基準信号Ｒが入力されていない期間、ＵＰ１信号を出力する。
【００８２】
ただし、位相比較器１０１はプラスの不感帯Ｗを有している。このため、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１から出力されるＵＰ１信号の期間は短縮される。また、図４（ａ）に示すように、位相比較器１０１におけるＵＰ１信号が出力される際の位相差とＤＯＷＮ１信号が出力される際の位相差とが重なっていないため、位相比較器１０１からはＤＯＷＮ１信号が出力されない。すなわち、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号とが同時に出力されることはない。これにより、ＬＰＦ１０３から出力される制御電圧ＬＰＦoutにはノイズが発生しない。この際、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号とが同時に出力されていないため、チャージポンプ制御回路２０６からはチャージポンプ制御信号Ｓ２が出力されない。したがって、チャージポンプ制御回路２０６からＵＰ１信号がそのまま出力されると共に、チャージポンプ回路２０２は、不動作とならない。
【００８３】
・・不感帯幅がマイナスである場合
次に、図４（ｂ）に示すように、位相比較器１０１の不感帯Ｗがマイナスである場合、ＵＰ１信号が出力される際の位相差とＤＯＷＮ１信号が出力される際の位相差とが重なっている。このため、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号とが同時に出力される帰還が存在する。この際の動作を、図１０に示すタイミングチャートを用いて説明する。
【００８４】
・・・帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合
本動作において、位相比較器１０１には、図９に示すタイミングチャートと同様に、図１０に示すような基準信号Ｒと帰還信号Ｆとが入力されている。ここで、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合（図１０における左側参照）、位相比較器１０１は、基準信号Ｒが入力されている期間であって、帰還信号Ｆが入力されていない期間、ＤＯＷＮ１信号を出力する。
【００８５】
ただし、位相比較器１０１はマイナスの不感帯Ｗを有している。このため、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１から出力されるＤＯＷＮ１信号の期間は延長される。この延長分はノイズ成分である。また、この不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１からは、ＵＰ１信号（ノイズ）が出力される。すなわち、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１からＤＯＷＮ１信号とＵＰ１信号（ノイズ）とが同時に出力される。
【００８６】
このように同時に出力されたＤＯＷＮ１信号とＵＰ１信号（ノイズ）とは、チャージポンプ制御回路２０６における２入力ＮＯＲ１３０に入力される。したがって、２入力ＮＯＲ１３０からは、ＤＯＷＮ１信号とＵＰ１信号（ノイズ）とが同時に入力されている期間に相当する時間幅のチャージポンプ制御信号Ｓ２が出力される。
【００８７】
チャージポンプ制御信号Ｓ２は、チャージポンプ回路２０２におけるスイッチ２３５及び２３６にそれぞれ入力される。したがって、この期間、チャージポンプ回路２０２は不動作となる。すなわち、ＤＯＷＮ１信号とＵＰ１信号（ノイズ）とが同時に出力されている期間、チャージポンプ回路２０２は不動作となる。なお、本来のＤＯＷＮ１信号のみが出力されている期間は、チャージポンプ制御信号Ｓ２がスイッチ２３５及び２３６に入力されていないため、チャージポンプ回路２０２は、ＬＰＦ１０３からＶＣＯ１０４に印加する制御電圧ＬＰＦoutを下降させるための電位を有する信号ＣＰoutを出力する。
【００８８】
このように、本実施例によるチャージポンプ制御回路２０６は、不感帯幅がマイナスである場合であって、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合、ＤＯＷＮ１信号とＵＰ１信号（ノイズ）とが同時に出力されている期間、チャージポンプ回路２０２を不動作とする。これにより、ノイズの要因となる電位がチャージポンプ回路２０２から出力されることを回避でき、ＰＬＬ回路２００の特性が劣化することを防止できる。
【００８９】
・・・帰還信号Ｆの位相が基準信号Ｒの位相よりも進んでいる場合
また、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合（図１０における右側参照）、位相比較器１０１は、帰還信号Ｆが入力されている期間であって、基準信号Ｒが入力されていない期間、ＵＰ１信号を出力する。
【００９０】
ただし、位相比較器１０１はマイナスの不感帯Ｗを有している。このため、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１から出力されるＵＰ１信号の期間は延長される。この延長分はノイズ成分である。また、この不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１からは、ＤＯＷＮ１信号（ノイズ）が出力される。すなわち、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号（ノイズ）とが同時に出力される。
【００９１】
このように同時に出力されたＵＰ１信号とＤＯＷＮ１信号（ノイズ）とは、チャージポンプ制御回路２０６における２入力ＮＯＲ１３０に入力される。したがって、２入力ＮＯＲ１３０からは、ＵＰ１信号とＤＯＷＮ１信号（ノイズ）とが同時に入力されている期間に相当する時間幅のチャージポンプ制御信号Ｓ２が出力される。
【００９２】
チャージポンプ制御信号Ｓ２は、チャージポンプ回路２０２におけるスイッチ２３５及び２３６にそれぞれ入力される。したがって、この期間、チャージポンプ回路２０２は不動作となる。すなわち、ＵＰ１信号とＤＯＷＮ１信号（ノイズ）とが同時に出力されている期間、チャージポンプ回路２０２は不動作となる。なお、本来のＵＰ１信号のみが出力されている期間は、チャージポンプ制御信号Ｓ２がスイッチ２３５及び２３６に入力されていないため、チャージポンプ回路２０２は、ＬＰＦ１０３からＶＣＯ１０４に印加する制御電圧ＬＰＦoutを上昇させるための電位を有する信号ＣＰoutを出力する。
【００９３】
このように、本実施例によるチャージポンプ制御回路２０６は、不感帯幅がマイナスである場合であって、帰還信号Ｆの位相が基準信号Ｒの位相よりも進んでいる場合、ＵＰ１信号とＤＯＷＮ１信号（ノイズ）とが同時に出力されている期間、チャージポンプ回路２０２を不動作とする。これにより、ノイズの要因となる電位がチャージポンプ回路２０２から出力されることを回避でき、ＰＬＬ回路２００の特性が劣化することを防止できる。
【００９４】
・効果
以上のように、本実施例によるＰＬＬ回路２００は、基準信号Ｒ（第１信号）と帰還信号Ｆ（第２信号）との位相を比較する位相比較器１０１（第１手段）と、位相比較器１０１（第１手段）による比較結果に基づき所定の周波数で発振し、位相比較器１０１（第１手段）による比較結果が、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることと、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることと何れか一方のみを示す場合、発振周波数を変化させるための電位を生成し、両方を示す場合、発振周波数を増加させるための電位と発振周波数を減少させるための電位とのうち少なくとも一方を生成しないチャージポンプ制御回路２０６、チャージポンプ回路２０２、ＬＰＦ１０３及びＶＣＯ１０４（第２手段）を有して構成される。
【００９５】
より具体的には、ＰＬＬ回路２００は、基準信号Ｒ（第１信号）と帰還信号Ｆ（第２信号）との位相に基づいて、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることを示すＵＰ１信号（第３信号）と、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることを示すＤＯＷＮ１信号（第４信号）との少なくとも一方を出力する位相比較器１０１（第１回路）と、位相比較紀１０１（第１回路）からＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）との両方が出力されている期間を示すチャージポンプ制御信号Ｓ２（第５信号）を出力するチャージポンプ制御回路２０６（第２回路）と、チャージポンプ制御回路２０６（第２回路）からチャージポンプ制御信号Ｓ２（第５信号）が出力されていない期間、ＵＰ１信号（第３信号）またはＤＯＷＮ１信号（第４信号）に基づいて発振する第３回路とチャージポンプ回路２０２、ＬＰＦ１０３及びＶＣＯ１０４と（第３回路）を有する。
【００９６】
基準信号Ｒ（第１信号）と帰還信号Ｆ（第２信号）との位相を比較する位相比較器１０１（第１手段／第１回路）は、特性変化などにより不感帯幅がマイナスとなる場合がある。このため、位相比較器１０１（第１手段／第１回路）による比較結果が、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることと、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることとの両方を示す場合、すなわち、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）とが同時に出力される場合がある。この場合、その両方に基づいてＶＣＯ１０４の発振周波数を変化させるための電位（信号ＣＰout）を生成すると、本来、何れか一方の信号に基づいて動作することが好ましい回路において、好ましくない接続が発生し、ノイズなどが発生してしまう可能性がある。そこで、両方の信号が発生している期間、ＶＣＯ１０４へ供給する制御電圧ＬＰＦoutを変化させるための電位（信号ＣＰout）を生成しないように構成することで、ノイズの発生を防止することが可能となる。また、これを実現するための構成は、例えば、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることを示すＵＰ１信号（第３信号）と、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることを示すＤＯＷＮ１信号（第４信号）との少なくとも何れか一方をキャンセルするという、比較的回路設計が容易な構成を用いて実現することが可能である。
【００９７】
なお、以上の説明では、ＵＰ１信号及びＤＯＷＮ１信号の電位レベルをＬｏｗレベルとし、これら信号が出力されていない際の各信号線の電位レベルをＨｉｇｈレベルとしたため、チャージポンプ制御回路２０６において、チャージポンプ制御信号Ｓ２を生成するための素子を２入力ＮＯＲ１３０で構成した。ただし、本発明はこれに限定されず、例えばＵＰ１信号及びＤＯＷＮ１信号の極性を反転させた場合、すなわちＵＰ１信号及びＤＯＷＮ１信号の電位レベルをＨｉｇｈレベルとし、これら信号が出力されていない際の各信号線の電位レベルをＬｏｗレベルとした場合、チャージポンプ制御信号Ｓ２を生成するための素子を否定論理積回路（ＮＡＮＤ）で構成することで、同様の動作を実現することができる。また、例えばＵＰ１信号とＤＯＷＮ１信号との極性をそれぞれ逆とした場合、チャージポンプ制御信号Ｓ２を生成するための素子を排他的否定論理和回路（イクスクルーシブＮＯＲ）で構成することで、同様の動作を実現することができる。
【００９８】
また、本実施例では、位相比較器１０１とチャージポンプ制御回路２０６とを別回路として説明したが、位相比較器１０１の出力段に、その一部としてチャージポンプ制御回路２０６を形成しても良い。
【実施例３】
【００９９】
次に、本発明の実施例３について図面を用いて詳細に説明する。尚、以下の説明において、実施例１または実施例２と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１または実施例２と同様である。
【０１００】
・構成
図１１は、本実施例によるＰＬＬ回路３００の概略構成を示すブロック図である。図１１に示すように、ＰＬＬ回路３００は、実施例１によるＰＬＬ回路１００と同様の構成において、ノイズキャンセル回路１０６とチャージポンプ回路１０２とがそれぞれノイズキャンセル／チャージポンプ制御回路３０６とチャージポンプ回路２０２とに置き換えられた構成を有する。チャージポンプ回路２０２の構成は実施例２と同様である。他の構成は、実施例１によるＰＬＬ回路１００と同様であるため、ここでは詳細な説明を省略する。
【０１０１】
したがって、位相比較器１０１は、基準信号Ｒ（第１信号）と帰還信号Ｆ（第２信号）との位相を比較する手段（第１手段）として機能する。言い換えれば、位相比較器１０１（第１回路）は、基準信号Ｒ（第１信号）と帰還信号（第２信号）との位相に基づいて、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることを示すＵＰ１信号（第３信号）と基準信号Ｒ（第１信号）の位相が帰還信号（第２信号）の位相よりも遅れていることを示すＤＯＷＮ１信号（第４信号）との少なくとも一方を出力する。
【０１０２】
次に、ＰＬＬ回路３００における位相比較器１０１とノイズキャンセル／チャージポンプ制御回路３０６とチャージポンプ回路２０２とＬＰＦ１０３との構成に着目して説明する。
【０１０３】
図１２は、位相比較器１０１とノイズキャンセル／チャージポンプ制御回路３０６とチャージポンプ回路２０２とＬＰＦ１０３との論理構成を示す回路図である。この構成において、位相比較器１０１とＬＰＦ１０３との構成は、実施例１（図３参照）と同様であるため、ここでは詳細な説明を省略する。また、チャージポンプ回路２０２の構成は実施例２（図８参照）と同様であるため、ここでは詳細な説明を省略する。
【０１０４】
また、位相比較器１０１から出力されたＵＰ１信号及びＤＯＷＮ１信号は、ノイズキャンセル／チャージポンプ制御回路３０６に入力される。図１２に示すように、ノイズキャンセル／チャージポンプ制御回路３０６は、実施例1によるノイズキャンセル回路１０６と同様に、ＵＰ１信号（第３信号）及びＤＯＷＮ１信号（第４信号）の両方が入力されている期間、ノイズキャンセル／チャージポンプ制御信号Ｓ３（第５信号）を出力する２入力ＮＯＲ１３０と、２入力ＯＲ１３２（第２素子）に入力されるＵＰ１信号（第３信号）と２入力ＮＯＲ１３０（第１素子）から出力されたノイズキャンセル／チャージポンプ制御信号Ｓ３（第５信号）との位相ずれを解消するための遅延回路１３１（第７素子）及び、２入力ＯＲ１３４（第３素子）に入力されるＤＯＷＮ１信号（第４信号）と２入力ＮＯＲ１３０（第１素子）から出力されたノイズキャンセル／チャージポンプ制御信号Ｓ３（第５信号）との位相ずれを解消するための遅延回路１３３（第８素子）と、ノイズキャンセル／チャージポンプ制御信号Ｓ３（第５信号）が出力されている期間、ＵＰ１信号（第３信号）をキャンセルする２入力ＯＲ１３２（第２素子）及び、ノイズキャンセル／チャージポンプ制御信号Ｓ３（第５信号）が出力されている期間、ＤＯＷＮ１信号（第４信号）をキャンセルする２入力ＯＲ１３４（第３素子）とを有する。ただし、２入力ＮＯＲ１３０の出力が分岐され、チャージポンプ回路２０２におけるスイッチ２３５及び２３６にそれぞれ入力される。すなわち、本実施例によるＰＬＬ回路３００は、実施例１によるノイズキャンセル制御と、実施例２によるチャージポンプ回路２０２の不動作制御との両方を行うように構成されている。
【０１０５】
具体的には、位相比較器１０１から出力されたＵＰ１信号は、２入力ＮＯＲ１３０に入力されると共に、遅延回路１３３を介して遅延された後、２入力ＯＲ１３２に入力される。また、位相比較器１０１から出力されたＤＯＷＮ１信号は、２入力ＮＯＲ１３０に入力されると共に、遅延回路１３３を介して遅延された後、２入力ＯＲ１３４に入力される。なお、遅延回路１３１は、実施例１と同様に、２入力ＯＲ１３２に入力される２つの信号（ＵＰ１信号及び後述するノイズキャンセル／チャージポンプ制御信号Ｓ３）の位相ずれを解消するための素子である。同様に、遅延回路１３３は、２入力ＯＲ１３４に入力される２つの信号（ＤＯＷＮ１信号及び後述するノイズキャンセル／チャージポンプ制御信号Ｓ３）の位相ずれを解消するための素子である。したがって、遅延回路１３１及び１３３それぞれにおける遅延量は、２入力ＮＯＲ１３０により生じる遅延量と同じとされる。なお、遅延回路１３１及び１３３は、例えば偶数個のインバータが直列に接続された回路などで構成することができる。
【０１０６】
また、位相比較器１０１から出力されたＵＰ１信号及びＤＯＷＮ１信号は、実施例１と同様に、２入力ＮＯＲ１３０に入力される。したがって、２入力ＮＯＲ１３０は、ＵＰ１信号とＤＯＷＮ１信号とが同時に入力されている期間、ノイズをキャンセルし、また、チャージポンプ回路２０２を不動作とするためのノイズキャンセル／チャージポンプ制御信号Ｓ３を出力する。このノイズキャンセル／チャージポンプ制御信号Ｓ３は、実施例１におけるノイズキャンセル信号Ｓ１及び実施例２によるチャージポンプ制御信号Ｓ２と同様の信号とすることができる。したがって、本実施例によるノイズキャンセル／チャージポンプ制御信号Ｓ３は、ＵＰ１信号とＤＯＷＮ１信号とが同時に出力されている期間、出力される。
【０１０７】
チャージポンプ回路２０２は、実施例２によるチャージポンプ回路２０２と同様に、ＵＰ１信号（第３信号）に基づいた電流を出力する上昇電圧成分生成回路１２３（第４素子）と、ＤＯＷＮ１信号（第４信号）に基づいた電流を出力すると下降電圧成分生成回路１２４（第５素子）と、ノイズキャンセル／チャージポンプ制御信号Ｓ３（第５信号）が出力されている期間、上昇電圧成分生成回路１２３（第４素子）及び／又は下降電圧成分生成回路１２４（第５素子）と出力端との接続を遮断するスイッチ２３５及び２３６（第６素子）を有する。
【０１０８】
２入力ＮＯＲ１３０から出力されたノイズキャンセル／チャージポンプ制御信号Ｓ３は、実施例１におけるノイズキャンセル信号Ｓ１と同様に、２入力ＯＲ１３２及び１３４にそれぞれ入力される。２入力ＯＲ１３２には、実施例１と同様に、遅延回路１３１を通過したＵＰ１信号も入力される。したがって、２入力ＯＲ１３２は、実施例１と同様に、遅延されたＵＰ１信号が入力された期間であって、ノイズキャンセル／チャージポンプ制御信号Ｓ３が入力されていない期間、ＵＰ２信号を出力する。また、２入力ＯＲ１３４には、実施例１と同様に、遅延回路１３３を通過したＤＯＷＮ１信号も入力される。したがって、２入力ＯＲ１３４は、実施例１と同様に、遅延されたＤＯＷＮ１信号我入力された期間であって、ノイズキャンセル／チャージポンプ制御信号Ｓ３が入力されていない期間、ＤＯＷＮ２信号を出力する。
【０１０９】
２入力ＯＲ１３２から出力されたＵＰ２信号は、実施例１と同様に、チャージポンプ回路２０２の上昇電圧成分生成回路１２３におけるスイッチｐＭＯＳ１２３ｂ（第１トランジスタ）のゲートに印加される。また、２入力ＯＲ１３４から出力されたＤＯＷＮ２信号は、同じく実施例１と同様に、チャージポンプ回路２０２の下降電圧成分生成回路１２４におけるスイッチｎＭＯＳ１２４ｂ（第２トランジスタ）のゲートに印加される。
【０１１０】
さらに、ノイズキャンセル／チャージポンプ制御回路３０６における２入力ＮＯＲ１３０から出力されたノイズキャンセル／チャージポンプ制御信号Ｓ３は、上述したように、チャージポンプ回路２０２におけるスイッチ２３５及び２３６にもそれぞれ入力される。したがって、本実施例によるチャージポンプ回路２０２も、実施例２と同様に、ＵＰ１信号とＤＯＷＮ１信号とが同時に出力されている期間、チャージポンプ回路２０２の出力（信号ＣＰout）が不定状態となる。これにより、チャージポンプ回路２０２の出力にノイズが発生することを防止できる。なお、スイッチ２３５には、例えばｐ型のＭＯＳトランジスタ（第３トランジスタ）や両チャネルのアナログスイッチを適用することができる。また、スイッチ２３６には、例えばｎ型のＭＯＳトランジスタ（第３トランジスタ）や両チャネルのアナログスイッチを適用することができる。
【０１１１】
このように、ノイズキャンセル／チャージポンプ制御回路３０６とチャージポンプ回路２０２とＬＰＦ１０３とＶＣＯ１０４とは、位相比較器１０１（第１手段）による比較結果に基づき所定の周波数で発振すると共に、位相比較器１０１（第１手段）による比較結果が、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることと、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることと何れか一方のみを示す場合、発振周波数を変化させるための電位を生成し、両方を示す場合、発振周波数を変化させるための電位を生成しない手段（第２手段）として機能する。言い換えれば、チャージポンプ制御回路２０６（第２回路）は、ＵＰ１信号（第３信号）及びＤＯＷＮ１信号（第４信号）を入力し、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）との両方が入力されている期間、ＵＰ１信号（第３信号）とＤＯＷＮ１（第４信号）との両方をキャンセルすると共に、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）との両方が入力されている期間を示すノイズキャンセル／チャージポンプ制御信号Ｓ３（第５信号）を出力する。また、チャージポンプ回路２０２とＬＰＦ１０３とＶＣＯ１０４と（第３回路）は、ノイズキャンセル／チャージポンプ制御回路３０６（第２回路）からノイズキャンセル／チャージポンプ制御信号Ｓ３（第５信号）が出力されていない期間、ノイズキャンセル／チャージポンプ制御回路３０６（第２回路）を通過したＵＰ１信号（第３信号）、すなわちＵＰ２信号、または、ノイズキャンセル／チャージポンプ制御回路３０６（第２回路）を通過したＤＯＷＮ１信号（第４信号）、すなわちＤＯＷＮ２信号に基づいて発振する。ただし、ノイズキャンセル／チャージポンプ制御回路３０６は、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）とのうち少なくとも一方をキャンセルすれば良い。
【０１１２】
また、他の構成は、実施例１（図３参照）又は実施例２（図８参照）と同様であるため、ここでは詳細な説明を省略する。
【０１１３】
・動作
次に、本実施例によるＰＬＬ回路３００の動作を図面と共に詳細に説明する。図１３及び図１４は、図１２における各信号のタイミングチャートである。ただし、図１３は位相比較器１０１の不感帯がプラスである場合のタイミングチャートであり、図１４は位相比較器１０１の不感帯がマイナスである場合のタイミングチャートである。なお、位相比較器１０１の不感帯がプラスである場合の基準信号Ｒに対する帰還信号Ｆの位相とＵＰ１信号／ＤＯＷＮ１信号の時間幅との関係と、位相比較器１０１の不感帯がマイナスである場合の基準信号Ｒに対する帰還信号Ｆの位相とＵＰ１信号／ＤＯＷＮ１信号の時間幅との関係とは、実施例１において図４（ａ）及び（ｂ）を用いて説明した内容と同様であるため、ここでは詳細な説明を省略する。
【０１１４】
・・不感帯幅がプラスである場合
まず、図４（ａ）に示すように、位相比較器１０１の不感帯Ｗがプラスである場合、ＵＰ１信号が出力される際の位相差とＤＯＷＮ１信号が出力される際の位相差とは重なっていない。このため、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号とが同時に出力されることはない。この際の動作を、図１３に示すタイミングチャートを用いて説明する。
【０１１５】
・・・帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合
本動作において、位相比較器１０１には、図１３に示すような基準信号Ｒと帰還信号Ｆとが入力されている。ここで、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合（図１３における左側参照）、位相比較器１０１は、基準信号Ｒが入力されている期間であって、帰還信号Ｆが入力されていない期間、ＤＯＷＮ１信号を出力する。
【０１１６】
ただし、位相比較器１０１はプラスの不感帯Ｗを有している。このため、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１から出力されるＤＯＷＮ１信号の期間は短縮される。また、図４（ａ）に示したように、位相比較器１０１におけるＵＰ１信号が出力される際の位相差とＤＯＷＮ１信号が出力される際の位相差とが重なっていないため、位相比較器１０１からはＵＰ１信号が出力されない。すなわち、位相比較器１０１からＤＯＷＮ１信号とＵＰ１信号とが同時に出力されることはない。これにより、ＬＰＦ１０３から出力される制御電圧ＬＰＦoutにはノイズが発生しない。この際、位相比較器１０１からＤＯＷＮ１信号とＵＰ１信号とが同時に出力されていないため、ノイズキャンセル／チャージポンプ制御回路３０６からはノイズキャンセル／チャージポンプ制御信号Ｓ３が出力されない。したがって、ノイズキャンセル／チャージポンプ制御回路３０６からＤＯＷＮ１信号と同様の時間幅を有するＤＯＷＮ２信号が出力されると共に、チャージポンプ回路２０２が不動作とならない。
【０１１７】
・・・帰還信号Ｆの位相が基準信号Ｒの位相よりも進んでいる場合
また、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合（図１３における右側参照）、位相比較器１０１は、帰還信号Ｆが入力されている期間であって、基準信号Ｒが入力されていない期間、ＵＰ１信号を出力する。
【０１１８】
ただし、位相比較器１０１はプラスの不感帯Ｗを有している。このため、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１から出力されるＵＰ１信号の期間は短縮される。また、図４（ａ）に示すように、位相比較器１０１におけるＵＰ１信号が出力される際の位相差とＤＯＷＮ１信号が出力される際の位相差とが重なっていないため、位相比較器１０１からはＤＯＷＮ１信号が出力されない。すなわち、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号とが同時に出力されることはない。これにより、ＬＰＦ１０３から出力される制御電圧ＬＰＦoutにはノイズが発生しない。この際、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号とが同時に出力されていないため、ノイズキャンセル／チャージポンプ制御回路３０６からはノイズキャンセル／チャージポンプ制御信号Ｓ３が出力されない。したがって、ノイズキャンセル／チャージポンプ制御回路３０６からＤＯＷＮ１信号と同様の時間幅を有するＤＯＷＮ２信号が出力されると共に、チャージポンプ回路２０２が不動作とならない。
【０１１９】
・・不感帯幅がマイナスである場合
次に、図４（ｂ）に示すように、位相比較器１０１の不感帯Ｗがマイナスである場合、ＵＰ１信号が出力される際の位相差とＤＯＷＮ１信号が出力される際の位相差とが重なっている。このため、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号とが同時に出力される帰還が存在する。この際の動作を、図１４に示すタイミングチャートを用いて説明する。
【０１２０】
・・・帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合
本動作において、位相比較器１０１には、図１３に示すタイミングチャートと同様に、図１４に示すような基準信号Ｒと帰還信号Ｆとが入力されている。ここで、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合（図１４における左側参照）、位相比較器１０１は、基準信号Ｒが入力されている期間であって、帰還信号Ｆが入力されていない期間、ＤＯＷＮ１信号を出力する。
【０１２１】
ただし、位相比較器１０１はマイナスの不感帯Ｗを有している。このため、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１から出力されるＤＯＷＮ１信号の期間は延長される。この延長分はノイズ成分である。また、この不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１からは、ＵＰ１信号（ノイズ）が出力される。すなわち、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１からＤＯＷＮ１信号とＵＰ１信号（ノイズ）とが同時に出力される。
【０１２２】
このように同時に出力されたＤＯＷＮ１信号とＵＰ１信号（ノイズ）とは、ノイズキャンセル／チャージポンプ制御回路３０６における２入力ＮＯＲ１３０に入力される。したがって、２入力ＮＯＲ１３０からは、ＤＯＷＮ１信号とＵＰ１信号（ノイズ）とが同時に入力されている期間に相当する時間幅のノイズキャンセル／チャージポンプ制御信号Ｓ３が出力される。
【０１２３】
ノイズキャンセル／チャージポンプ制御信号Ｓ３は、ノイズキャンセル／チャージポンプ制御回路３０６における２入力ＯＲ１３４に入力される。２入力ＯＲには、遅延回路１３３によりノイズキャンセル／チャージポンプ制御信号Ｓ３と位相合わせされたＤＯＷＮ１信号も入力される。したがって、２入力ＯＲ１３４からは、ＤＯＷＮ１信号が入力された期間であって、ノイズキャンセル／チャージポンプ制御信号Ｓ３が入力されていない期間、ＤＯＷＮ２信号が出力される。すなわち、ノイズキャンセル／チャージポンプ制御回路３０６の２入力ＯＲ１３４からは、ＤＯＷＮ１信号におけるノイズ成分がノイズキャンセル／チャージポンプ制御信号Ｓ３によりキャンセルされることで生成されたＤＯＷＮ２信号が出力される。
【０１２４】
また、ノイズキャンセル／チャージポンプ制御信号Ｓ３は、ノイズキャンセル／チャージポンプ制御回路３０６における２入力ＯＲ１３２にも入力される。２入力ＯＲ１３２には、遅延回路１３１によりノイズキャンセル／チャージポンプ制御信号Ｓ３と位相合わせされたＵＰ１信号（ノイズ）も入力される。このＵＰ１信号（ノイズ）は、不感帯Ｗの時間幅（不感帯幅）に相当する期間を有する。すなわち、ＤＯＷＮ１信号とＵＰ１信号（ノイズ）とが同時に出力された期間と同じ期間を有する。これは、ノイズキャンセル／チャージポンプ制御信号Ｓ３と同じである。このため、ノイズキャンセル／チャージポンプ制御回路３０６における２入力ＯＲ１３２では、このＵＰ１信号（ノイズ）全体がキャンセルされる。すなわち、ノイズキャンセル／チャージポンプ制御回路３０６からは、ＵＰ２信号が出力されず、ＤＯＷＮ２信号のみが出力される。
【０１２５】
さらに、ノイズキャンセル／チャージポンプ制御信号Ｓ３は、チャージポンプ回路２０２におけるスイッチ２３５及び２３６にそれぞれ入力される。したがって、この期間、チャージポンプ回路２０２は不動作となる。すなわち、ＤＯＷＮ１信号とＵＰ１信号（ノイズ）とが同時に出力されている期間、チャージポンプ回路２０２は不動作となる。なお、本来のＤＯＷＮ１信号のみが出力されている期間は、ノイズキャンセル／チャージポンプ制御信号Ｓ３がスイッチ２３５及び２３６に入力されていないため、チャージポンプ回路２０２は、ＬＰＦ１０３からＶＣＯ１０４に印加する制御電圧ＬＰＦoutを下降させるための電位を有する信号ＣＰoutを出力する。
【０１２６】
このように、本実施例によるノイズキャンセル／チャージポンプ制御回路３０６は、不感帯幅がマイナスである場合であって、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合、位相比較器１０１におけるＤＯＷＮ１信号のノイズ成分及びノイズとして生成されたＵＰ１信号をキャンセルして本来のＤＯＷＮ１信号の時間幅に相当する時間幅を持つＤＯＷＮ２信号のみをチャージポンプ回路２０２へ出力すると共に、ＤＯＷＮ１信号とＵＰ１信号（ノイズ）とが同時に出力されている期間、チャージポンプ回路２０２を不動作とする。これにより、ノイズの要因となる電位がチャージポンプ回路２０２から出力されることをより確実に回避でき、ＰＬＬ回路３００の特性が劣化することを防止できる。
【０１２７】
・・・帰還信号Ｆの位相が基準信号Ｒの位相よりも進んでいる場合
また、帰還信号Ｆの位相が基準信号Ｒの位相よりも遅れている場合（図１４における右側参照）、位相比較器１０１は、帰還信号Ｆが入力されている期間であって、基準信号Ｒが入力されていない期間、ＵＰ１信号を出力する。
【０１２８】
ただし、位相比較器１０１はマイナスの不感帯Ｗを有している。このため、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１から出力されるＵＰ１信号の期間は延長される。この延長分はノイズ成分である。また、この不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１からは、ＤＯＷＮ１信号（ノイズ）が出力される。すなわち、不感帯Ｗの時間幅（不感帯幅）の分、位相比較器１０１からＵＰ１信号とＤＯＷＮ１信号（ノイズ）とが同時に出力される。
【０１２９】
このように同時に出力されたＵＰ１信号とＤＯＷＮ１信号（ノイズ）とは、ノイズキャンセル／チャージポンプ制御回路３０６における２入力ＮＯＲ１３０に入力される。したがって、２入力ＮＯＲ１３０からは、ＵＰ１信号とＤＯＷＮ１信号（ノイズ）とが同時に入力されている期間に相当する時間幅のノイズキャンセル／チャージポンプ制御信号Ｓ３が出力される。
【０１３０】
ノイズキャンセル／チャージポンプ制御信号Ｓ３は、ノイズキャンセル／チャージポンプ制御回路３０６における２入力ＯＲ１３２に入力される。２入力ＯＲ１３２には、遅延回路１３１によりノイズキャンセル／チャージポンプ制御信号Ｓ３と位相合わせされたＵＰ１信号も入力される。したがって、２入力ＯＲ１３２からは、ＵＰ１信号が入力された期間であって、ノイズキャンセル／チャージポンプ制御信号Ｓ３が入力されていない期間、ＵＰ２信号が出力される。すなわち、ノイズキャンセル／チャージポンプ制御回路３０６の２入力ＯＲ１３２からは、ＵＰ１信号におけるノイズ成分がノイズキャンセル／チャージポンプ制御信号Ｓ３によりキャンセルされることで生成されたＵＰ２信号が出力される。
【０１３１】
また、ノイズキャンセル／チャージポンプ制御信号Ｓ３は、ノイズキャンセル／チャージポンプ制御回路３０６における２入力ＯＲ１３４にも入力される。２入力ＯＲ１３４には、遅延回路１３３によりノイズキャンセル／チャージポンプ制御信号Ｓ３と位相合わせされたＤＯＷＮ１信号（ノイズ）も入力される。このＤＯＷＮ１信号（ノイズ）は、不感帯Ｗの時間幅（不感帯幅）に相当する期間を有する。すなわち、ＵＰ１信号とＤＯＷＮ１信号（ノイズ）とが同時に出力された期間と同じ期間を有する。これは、ノイズキャンセル／チャージポンプ制御信号Ｓ３の時間幅と同じである。このため、ノイズキャンセル／チャージポンプ制御回路３０６における２入力ＯＲ１３４では、このＤＯＷＮ１信号（ノイズ）全体がキャンセルされる。すなわち、ノイズキャンセル／チャージポンプ制御回路３０６からは、ＤＯＷＮ２信号が出力されず、ＵＰ２信号のみが出力される。
【０１３２】
さらに、ノイズキャンセル／チャージポンプ制御信号Ｓ３は、チャージポンプ回路２０２におけるスイッチ２３５及び２３６にそれぞれ入力される。したがって、この期間、チャージポンプ回路２０２は不動作となる。すなわち、ＵＰ１信号とＤＯＷＮ１信号（ノイズ）とが同時に出力されている期間、チャージポンプ回路２０２は不動作となる。なお、本来のＵＰ１信号のみが出力されている期間は、ノイズキャンセル／チャージポンプ制御信号Ｓ３がスイッチ２３５及び２３６に入力されていないため、チャージポンプ回路２０２は、ＬＰＦ１０３からＶＣＯ１０４に印加する制御電圧ＬＰＦoutを上昇させるための電位を有する信号ＣＰoutを出力する。
【０１３３】
このように、本実施例によるノイズキャンセル／チャージポンプ制御回路３０６は、不感帯幅がマイナスである場合であって、帰還信号Ｆの位相が基準信号Ｒの位相よりも進んでいる場合、位相比較器１０１におけるＵＰ１信号のノイズ成分及びノイズとして生成されたＤＯＷＮ１信号をキャンセルして本来のＵＰ１信号の時間幅に相当する時間幅を持つＤＯＷＮ２信号のみをチャージポンプ回路２０２へ出力すると共に、ＵＰ１信号とＤＯＷＮ１信号（ノイズ）とが同時に出力されている期間、チャージポンプ回路２０２を不動作とする。これにより、ノイズの要因となる電位がチャージポンプ回路２０２から出力されることをより確実に回避でき、ＰＬＬ回路３００の特性が劣化することを防止できる。
【０１３４】
・効果
以上のように、本実施例によるＰＬＬ回路３００は、基準信号Ｒ（第１信号）と帰還信号Ｆ（第２信号）との位相を比較する位相比較器１０１（第１手段）と、位相比較器１０１（第１手段）による比較結果に基づき所定の周波数で発振し、位相比較器１０１（第１手段）による比較結果が、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることと、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることと何れか一方のみを示す場合、発振周波数を変化させるための電位を生成し、両方を示す場合、発振周波数を増加させるための電位と発振周波数を減少させるための電位とのうち少なくとも一方を生成しないノイズキャンセル／チャージポンプ制御回路３０６、チャージポンプ回路２０２、ＬＰＦ１０３及びＶＣＯ１０４（第２手段）を有して構成される。
【０１３５】
より具体的には、ＰＬＬ回路３００は、基準信号Ｒ（第１信号）と帰還信号Ｆ（第２信号）との位相に基づいて、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることを示すＵＰ１信号（第３信号）と、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることを示すＤＯＷＮ１信号（第４信号）との少なくとも一方を出力する位相比較器１０１（第１回路）と、ＵＰ１信号（第３信号）及びＤＯＷＮ１信号（第４信号）を入力し、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）との両方が入力されている期間、ＵＰ１信号（第３信号）とＤＯＷＮ１（第４信号）とのうち少なくとも一方をキャンセルすると共に、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）との両方が入力されている期間を示すノイズキャンセル／チャージポンプ制御信号Ｓ３（第５信号）を出力するノイズキャンセル／チャージポンプ制御回路３０６（第２回路）と、ノイズキャンセル／チャージポンプ制御回路３０６（第２回路）からノイズキャンセル／チャージポンプ制御信号Ｓ３（第５信号）が出力されていない期間、ノイズキャンセル／チャージポンプ制御回路３０６（第２回路）を通過したＵＰ１信号（第３信号）、すなわちＵＰ２信号、または、ノイズキャンセル回路１０６（第２回路）を通過したＤＯＷＮ１信号（第４信号）、すなわちＤＯＷＮ２信号に基づいて発振するチャージポンプ回路２０２、ＬＰＦ１０３及びＶＣＯ１０４と（第３回路）を有する。
【０１３６】
基準信号Ｒ（第１信号）と帰還信号Ｆ（第２信号）との位相を比較する位相比較器１０１（第１手段／第１回路）は、特性変化などにより不感帯幅がマイナスとなる場合がある。このため、位相比較器１０１（第１手段／第１回路）による比較結果が、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることと、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることとの両方を示す場合、すなわち、ＵＰ１信号（第３信号）とＤＯＷＮ１信号（第４信号）とが同時に出力される場合がある。この場合、その両方に基づいてＶＣＯ１０４の発振周波数を変化させるための電位（信号ＣＰout）を生成すると、本来、何れか一方の信号に基づいて動作することが好ましい回路において、好ましくない接続が発生し、ノイズなどが発生してしまう可能性がある。そこで、両方の信号が発生している期間、ＶＣＯ１０４へ供給する制御電圧ＬＰＦoutを変化させるための電位（信号ＣＰout）を生成しないように構成することで、ノイズの発生を防止することが可能となる。また、これを実現するための構成は、例えば、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも進んでいることを示すＵＰ１信号（第３信号）と、基準信号Ｒ（第１信号）の位相が帰還信号Ｆ（第２信号）の位相よりも遅れていることを示すＤＯＷＮ１信号（第４信号）との少なくとも何れか一方をキャンセルするという、比較的回路設計が容易な構成を用いて実現することが可能である。
【０１３７】
なお、以上の説明では、ＵＰ１信号及びＤＯＷＮ１信号並びにＵＰ２信号及びＤＯＷＮ２信号の電位レベルをＬｏｗレベルとし、これら信号が出力されていない際の各信号線の電位レベルをＨｉｇｈレベルとしたため、ノイズキャンセル／チャージポンプ制御回路３０６において、ノイズキャンセル／チャージポンプ制御信号Ｓ３を生成するための素子を２入力ＮＯＲ１３０で構成し、ＵＰ２信号及びＤＯＷＮ２信号を生成するための素子をそれぞれ２入力ＯＲ１３２及び１３４で構成した。ただし、本発明はこれに限定されず、例えばＵＰ１信号及びＤＯＷＮ１信号並びにＵＰ２信号及びＤＯＷＮ２信号の極性を反転させた場合、すなわちＵＰ１信号及びＤＯＷＮ１信号並びにＵＰ２信号及びＤＯＷＮ２信号の電位レベルをＨｉｇｈレベルとし、これら信号が出力されていない際の各信号線の電位レベルをＬｏｗレベルとした場合、ノイズキャンセル／チャージポンプ制御信号Ｓ３を生成するための素子を否定論理積回路（ＮＡＮＤ）で構成し、ＵＰ２信号及びＤＯＷＮ２信号を生成するための素子をそれぞれ論理積回路（ＡＮＤ）で構成することで、同様の動作を実現することができる。また、例えばＵＰ１信号とＤＯＷＮ１信号との極性をそれぞれ逆とした場合、ノイズキャンセル／チャージポンプ制御信号Ｓ３を生成するための素子を排他的否定論理和回路（イクスクルーシブＮＯＲ）で構成し、ＵＰ２信号及びＤＯＷＮ２信号を生成するための素子をそれぞれ論理積回路（ＡＮＤ）又は倫理和回路（ＯＲ）で構成することで、同様の動作を実現することができる。
【０１３８】
また、本実施例では、位相比較器１０１とノイズキャンセル／チャージポンプ制御回路３０６とを別回路として説明したが、位相比較器１０１の出力段に、その一部としてノイズキャンセル／チャージポンプ制御回路３０６を形成しても良い。
【０１３９】
また、上記実施例１から実施例３は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【０１４０】
【図１】一般的なＰＬＬ回路９００の概略構成を示すブロック図である。
【図２】本発明の実施例１によるＰＬＬ回路１００の概略構成を示すブロック図である。
【図３】本発明の実施例１における位相比較器１０１とノイズキャンセル回路１０６とチャージポンプ回路１０２とＬＰＦ１０３との論理構成を示す回路図である。
【図４】（ａ）は位相比較器１０１の不感帯がプラスである場合の基準信号Ｒに対する帰還信号Ｆの位相とＵＰ１信号／ＤＯＷＮ１信号の時間幅との関係を示すグラフであり、（ｂ）は位相比較器１０１の不感帯がマイナスである場合の基準信号Ｒに対する帰還信号Ｆの位相とＵＰ１信号／ＤＯＷＮ１信号の時間幅との関係を示すグラフである。
【図５】本発明の実施例１において位相比較器１０１の不感帯がプラスである場合の各信号のタイミングチャートである。
【図６】本発明の実施例１において位相比較器１０１の不感帯がマイナスである場合の各信号タイミングチャートである。
【図７】本発明の実施例２によるＰＬＬ回路２００の概略構成を示すブロック図である。
【図８】本発明の実施例２における位相比較器１０１とチャージポンプ制御回路２０６とチャージポンプ回路２０２とＬＰＦ１０３との論理構成を示す回路図である。
【図９】本発明の実施例２において位相比較器１０１の不感帯がプラスである場合の各信号のタイミングチャートである。
【図１０】本発明の実施例２において位相比較器１０１の不感帯がマイナスである場合の各信号タイミングチャートである。
【図１１】本発明の実施例３によるＰＬＬ回路３００の概略構成を示すブロック図である。
【図１２】本発明の実施例３における位相比較器１０１とチャージポンプ制御回路３０６とチャージポンプ回路２０２とＬＰＦ１０３との論理構成を示す回路図である。
【図１３】本発明の実施例３において位相比較器１０１の不感帯がプラスである場合の各信号のタイミングチャートである。
【図１４】本発明の実施例２において位相比較器１０１の不感帯がマイナスである場合の各信号タイミングチャートである。
【符号の説明】
【０１４１】
１００、２００，３００  ＰＬＬ回路
１０１  位相比較器
１０２、２０２  チャージポンプ回路
１０３  ＬＰＦ
１０４  ＶＣＯ
１０５  分周器
１０６  ノイズキャンセル回路
１１１〜１１６  ２入力ＮＡＮＤ
１１７  ４入力ＮＡＮＤ
１１８、１１９  ３入力ＮＡＮＤ
１２３  上昇電圧成分生成回路
１２３ａ  デプレッションｐＭＯＳ
１２３ｂ  スイッチｐＭＯＳ
１２４  下降電圧成分生成回路
１２４ａ  デプレッションｎＭＯＳ
１２４ｂ  スイッチｎＭＯＳ
１２５、１２６  抵抗
１２７  コンデンサ
１３０  ２入力ＮＯＲ
１３１、１３３  遅延回路
１３２、１３４  ２入力ＯＲ
２０６  チャージポンプ制御回路
２３２、２３４  バッファ回路
２３５、２３６  スイッチ
３０６  ノイズキャンセル／チャージポンプ制御回路
【図１】
2007116488.tif 000003
【図２】
2007116488.tif 000004
【図３】
2007116488.tif 000005
【図４】
2007116488.tif 000006
【図５】
2007116488.tif 000007
【図６】
2007116488.tif 000008
【図７】
2007116488.tif 000009
【図８】
2007116488.tif 000010
【図９】
2007116488.tif 000011
【図１０】
2007116488.tif 000012
【図１１】
2007116488.tif 000013
【図１２】
2007116488.tif 000014
【図１３】
2007116488.tif 000015
【図１４】
2007116488.tif 000016