(57)【要約】【課題】ショートに至らない場合も含め、導体パターンの残渣を電気的に評価できる半導体装置を得、半導体装置における加工の変動を検出可能とする。【解決手段】半導体基板上に形成された導体パターンに対し、絶縁破壊を検査するためのテスト素子を有する半導体装置であって、テスト素子は、半導体基板上に形成され下地層に段差部２５を有する段差付きパターン１３ａと、段差付きパターン１３ａに隣接して形成され、段差付きパターン１３ａ上に導体層を一旦成膜した後、導体層の少なくとも一部をパターニングにより選択的に除去して形成した導体パターン１３ｂと、これらパターン１３ａ，１３ｂに導通されるパッド部ＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４と、半導体基板に導通される基板コンタクト部ＰＡＤ５と、を備えた。【選択図】図１
2007317743.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された導体パターンに対し、絶縁破壊を検査するためのテスト素子を有する半導体装置であって、
前記テスト素子は、
前記半導体基板上に形成され下地層に段差部を有する段差付きパターンと、
前記段差付きパターンに隣接して形成され、該段差付きパターン上に導体層を一旦成膜した後、前記導体層の少なくとも一部をパターニングにより選択的に除去して形成した導体パターンと、
前記導体パターンに導通されるパッド部と、
前記半導体基板に導通される基板コンタクト部と、を備えた半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記導体パターンが、金属−酸化膜−半導体（ＭＯＳ）構造を有するキャパシタ構造を含む半導体装置。
【請求項３】
請求項１又は請求項２記載の半導体装置であって、
前記段差部が、前記導体パターンの下層に形成されるゲート絶縁膜のエッジによって形成されたものである半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記段差付きパターンが、前記段差部上に形成された第１の導体配線であり、
前記導体パターンが、前記第１の導体配線とは電気的に絶縁された第２の導体配線である半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記第２の導体配線が、前記第１の導体配線の長手方向側端部に接触して形成されている半導体装置。
【請求項６】
請求項１〜請求項５のいずれか１項記載の半導体装置であって、
前記基板コンタクト部と前記パッド部とに入力するテスト信号が、
ショート検査用の信号と、
酸化膜経時破壊（ＴＤＤＢ）の検査用信号とを含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上の導体パターンにより形成されたキャパシタの絶縁破壊を検査するためのテスト素子を備えた半導体装置に関し、特にパターン形成時に発生する残渣を電気的に評価可能とする技術に関する。
【背景技術】
【０００２】
近年、固体撮像素子などの回路パターンを有するデバイスでは、高集積化に伴いチップサイズも縮小され、導体パターン間隔も狭くなっている。このような状況の中で、電荷転送電極のパターニングに際しては、電極間ギャップも微細化される傾向にある。そのために、まず、第１層導電性膜を形成し、これをパターニングして第１層電極を形成した後、この第１層電極の周りに電極間絶縁膜を形成し、さらにこの電極間絶縁膜を覆うように第２層導電性膜を積層してこれをパターニングする方法等が広く用いられている。
【０００３】
従来の固体撮像素子は、半導体基板の表面に形成されたｐ型不純物層内に、フォトダイオード部と、電荷転送素子（ＣＣＤ）からなる電荷転送部とを形成してなるもので、フォトダイオード部で生成された電荷を、電荷転送部の電荷転送電極に電圧を印加することにより、ｎ型不純物領域からなる転送チャネルに導き、順次読み出すように構成されている。すなわち、電荷転送部では、フォトダイオード部で生成された電荷を、転送チャネルに導き、この上層に酸化シリコン膜（ＳｉＯ）、窒化シリコン膜（ＳｉＮ）、酸化シリコン膜との３層構造のゲート絶縁膜を介して形成される、電荷転送電極兼読み出し電極としてのゲート電極（電荷転送電極）に電圧を印加することによって、順次転送する構造となっている。
【０００４】
フォトダイオード部に光が入射すると、ｎ型不純物領域にて光電変換されて信号電荷が発生し、電荷転送電極兼読み出し電極であるゲート電極に読み出しパルスが印加されると転送チャネルに移動するように構成されており、発生した信号電荷は読み出しパルスによる電界にて読み出される。
【０００５】
このように、固体撮像素子の電荷転送電極下のゲート絶縁膜は、高耐圧ゲートである窒化シリコン膜を酸化シリコン膜で挟む、いわゆるＯＮＯ構造をとっている。昨今の微細化が進んだ固体撮像素子においては、ＯＮＯ構造をもつゲート絶縁膜（ＯＮＯ膜）の採用は、ゲート薄膜化のために必須の構造となっている。
【０００６】
固体撮像素子は、基板表面にゲート絶縁膜を形成し、この上層に第１層電極と、第２層電極とからなる電荷転送電極が形成される。ここで、第１層電極を形成した後、第２層電極の膜を形成し、その後、レジストのマスクにより第２層電極をドライエッチングにより選択的に除去する際、第１層電極の影にドライエッチできずに残る残渣（ストリンガ）が生じることがある。このため、第２層電極と隣接セルの第２層電極とが、ストリンガで繋がり、ＤＣショートが発生し易いという問題がある。
【０００７】
このようなチップサイズの小さい半導体装置の開発において、導体パターン同士のショートはデバイス不良の大きな問題であり、検査段階で早期に検出することが必要である。そのため、導体パターン間のショートを検出することで、導体パターンを電気的に評価し、加工の変動を検出可能とするＴＥＧ(Test element group)の形成されることがある。
【０００８】
ＴＥＧは、ウェハの良否を判断するために、製品とは別のウェハ、あるいは製品となるウェハ上に作成するパラメトリックテスト専用のデバイス群であり、ウェハに半導体集積回路等を形成する場合、試験用のトランジスタ，抵抗，ダイオード，キャパシタ等を、製品となるウェハの任意箇所に形成してなる。ウェハ上の全チップにそれぞれ形成する場合もあり、また、ウェハ上の予め定めた少数のチップにのみ形成する場合や、チップ間のスクライブライン上に形成する場合もある。さらには別の検査用のウェハを用いて形成してなる場合もある。そして、製品と同一のパターンに端子を設けて、電気信号の入出力を可能にし、そこからの電気信号により、導体パターンがショートしているか否かを検査する。このＴＥＧを試験することで、ウェハ自体の良否を判断することができた。
【０００９】
【特許文献１】特開２００２−１６４５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
半導体装置の微細化に伴い、ゲート絶縁膜の薄膜化が進み、酸化膜に印加される電界はますます高くなりつつある。酸化膜に高い電界（１０ＭＶ／ｃｍ以上）を印加すると、絶縁層破壊を引き起こすことが知られている。ところが、ＣＣＤのように比較的低い電界（３ＭＶ／ｃｍ）を印加し続けた場合においても絶縁破壊を起こす場合がある。この現象は、ＴＤＤＢ（Time Dependent Dielectric Breakdown；酸化膜（絶縁膜）の経時破壊）と呼ばれ、デバイスの信頼性を低下させる重要な故障メカニズムとなっている。
しかしながら、従来のＴＥＧは、一つの導電体（例えば電極）に対して設けられる構成はあるが、複数の導電体（転送電極のような複数の近接配置される電極）に対して相互の機能をチェックするための機能は有していなかった。また、従来、配線パターンの形成時などに生じる残渣（ストリンガ）は、ショートチェックにて行われるのが一般的であった。ところが、実際にショートに至らない場合であっても、ＣＣＤやＤＲＡＭなどでは、フィラメント状に残った残渣に電界が集中し、絶縁膜を介して微小リークする上述のＴＤＤＢが問題視されている。すなわち、ショートチェックでは完全ではなく、ストリンガが発生していても、ショートまでには至らないケースがある。ストリンガが存在すると、通常の通電状態下において、ストリンガに電界集中が発生して、絶縁膜が存在するにもかかわらず、絶縁膜を介してリークすることが現に発生している。このストリンガは、導電性膜の積層に伴って形成される段差を有する構造において発生する。段差の材質は任意であり、その段差の上にメタル層が形成されるようなプロセスがある場合に、ストリンガが発生し得る。下層が電極層である場合は、ショートの可能性はより高くなる。このため、ストリンガを電気的に評価可能とする要請があった。
【００１１】
本発明は上記状況に鑑みてなされたもので、ショートに至らない場合も含め、導体パターンの残渣（ストリンガ）を電気的に評価できる半導体装置を提供し、もって、加工の変動を検出可能とすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る上記目的は、下記構成により達成される。
（１）  半導体基板上に形成された導体パターンに対し、絶縁破壊を検査するためのテスト素子を有する半導体装置であって、
前記テスト素子は、
前記半導体基板上に形成され下地層に段差部を有する段差付きパターンと、
前記段差付きパターンに隣接して形成され、該段差付きパターン上に導体層を一旦成膜した後、前記導体層の少なくとも一部をパターニングにより選択的に除去して形成した導体パターンと、
前記導体パターンに導通されるパッド部と、
前記半導体基板に導通される基板コンタクト部と、を備えた半導体装置。
【００１３】
この半導体装置によれば、残渣（ストリンガ）が特に段差部に発生することに着目し、段差部を有する導体パターンに対して、それに接続するためのパッド部を設けるとともに、通常のＴＥＧの基板導通電極に対応する基板コンタクト部も併せて設け、これらパッド部と基板コンタクト部とによって、導体パターンの段差部に臨む部分に発生した残渣の電気的な評価が可能となる。
【００１４】
（２）  （１）項記載の半導体装置であって、
前記導体パターンが、金属−酸化膜−半導体（ＭＯＳ）構造を有するキャパシタ構造を含む半導体装置。
【００１５】
この半導体装置によれば、キャパシタ構造を含む導体パターンであることにより、キャパシタに蓄積される電荷が、段差部に発生し易い導体パターンの残渣による影響がなくなるように検査が行える。つまり、キャパシタにおける電荷蓄積性能の評価が可能となる。
【００１６】
（３）  （１）項又は（２）項記載の半導体装置であって、
前記段差部が、前記導体パターンの下層に形成されるゲート絶縁膜のエッジによって形成されたものである半導体装置。
【００１７】
この半導体装置によれば、導体パターン下層のゲート絶縁膜のエッジが丸まることにより、導体のパターニングの際に段差部に残渣が発生しやすくなるが、残渣が発生してもこれを確実に検出することができる。すなわち、残渣が発生しやすい導体パターン下層における絶縁膜による影響が確実に評価できる。
【００１８】
（４）  （３）項記載の半導体装置であって、
前記導体パターンが、
前記段差付きパターンが、前記段差部上に形成され表面に絶縁層の形成された第１の導体配線であり、
前記導体パターンが、前記第１の導体配線との間に前記絶縁層を介して配置される第２の導体配線である半導体装置。
【００１９】
この半導体装置によれば、第１導体配線が段差部を有しており、この第１導体配線の段差部に隣接して第２導体配線が配置されることで、段差部に起因して残渣が発生して第２導体配線同士のショートが発生しやすくなるが、この場合でも残渣の発生を確実に検出できる。つまり、段差部の両端に臨む第２の導体配線同士の、段差部に発生した残渣によるショートが評価可能となる。
【００２０】
（５）  （４）記載の半導体装置であって、
前記第２の導体配線が、前記第１の導体配線の長手方向側端部に接触して形成されている半導体装置。
【００２１】
この半導体装置によれば、第２の導体配線が、前記第１の導体配線の長手方向側端部に接触して形成されることで、第１の導体配線に沿って形成される残渣を第２の導体配線にショートさせることができ、残渣の検出が確実となる。
【００２２】
（６）  （１）項〜（５）項のいずれか１項記載の半導体装置であって、
前記基板コンタクト部と前記パッド部とに入力するテスト信号が、
ショート検査用の信号と、
酸化膜経時破壊（ＴＤＤＢ）の検査用信号とを含む半導体装置。
【００２３】
この半導体装置によれば、基板コンタクト部とパッド部とに、ショート検査用の信号、又はＴＤＤＢ検査用信号を入力することで、導体パターンの段差部に臨む部分に発生した残渣のショートチェックと、ショートまでには至らず、将来、電界集中が発生して、絶縁膜を介してリークの生じる可能性のある（すなわち、絶縁膜の経時破壊のある）残渣の評価が可能となる。
【発明の効果】
【００２４】
本発明に係る半導体装置によれば、残渣（ストリンガ）が特に段差部に発生することに着目し、半導体基板上で、導体パターンの下地層に段差部が形成される段差付きパターンと、これに隣接する導体パターンと、導体パターンの絶縁破壊を検査するためのテスト信号を入力するパッド部と、半導体基板に導通される基板コンタクト部とを併せて設けたので、パッド部と基板コンタクト部によって、導体パターンに対し、段差部に発生した残渣の電気的な評価が可能となる。これにより、ショートに至らない場合も含め、導体パターンの残渣（ストリンガ）を電気的に評価でき、この結果、製造過程の変動が高精度に検出可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明に係るの好適な実施の形態を図面を参照して説明する。
図１は本発明に係る半導体装置の平面図、図２は図１のＡ−Ａ断面図、図３は図１に示した半導体装置の要部拡大平面図、図４は図３に示した段差部の拡大斜視図である。
ここでは、本実施の形態による半導体装置を、ＣＣＤ型の固体撮像素子１００を例に説明する。図１、図２に示すように、固体撮像素子１００は、シリコン基板１１に形成された電荷転送電極が、第１の導体配線である第１層電極（ＰＯＬＹ１）１３ａと第２の導体配線である第２層電極（ＰＯＬＹ２）１３ｂとで構成され、ゲート絶縁膜を構成するＯＮＯ膜１５における窒化シリコン膜１７ｂのパターンをエッチングによって形成されてなる。
【００２６】
すなわち、シリコン基板１１表面のＯＮＯ構造のゲート絶縁膜を介して、多結晶シリコンあるいはアモルファスシリコンからなる電荷転送電極としてのゲート電極（１３ａ、１３ｂ）が形成されており、このゲート絶縁膜が、酸化シリコン膜（ＳｉＯ２）からなるボトム酸化膜１７ａと、このボトム酸化膜１７ａ上に形成される窒化シリコン膜（ＳｉＮ）１７ｂと、さらに窒化シリコン膜１７ｂ上に形成された酸化シリコン膜（ＳｉＯ２）からなるトップ酸化膜１７ｃとからなる積層構造膜（ＯＮＯ膜１５）で構成されている。
【００２７】
この固体撮像素子１００は、図示しない素子分離領域で分離されたｐ型不純物層に、複数の図示しないフォトダイオードが形成され、フォトダイオードで検出した信号電荷を転送するための電荷転送電極２１が、フォトダイオードの間に蛇行形状を呈するように形成される。電荷転送電極２１によって転送される信号電荷が移動する電荷転送チャネルは、図示していないが、電荷転送電極２１が延在する方向と交差する方向に、蛇行形状を呈するように形成される。
【００２８】
また、ｐ型不純物層の下方にはｐ型半導体層からなるオーバーフローバリア層が形成されており、電圧を印加することにより、電荷の引き出しができるようになっている。電荷転送領域の表面には、ゲート絶縁膜を介して第１層電極１３ａと第２層電極１３ｂとが酸化シリコン膜とＨＴＯ膜とからなる電極間絶縁膜を介して配列されている。
【００２９】
固体撮像素子１００は、半導体基板１１上の導体パターンにより形成された回路の絶縁破壊を検査するためのテスト素子２３を有する。テスト素子２３では、半導体基板１１上の領域内で、導体パターンである第１層電極１３ａと第２層電極１３ｂの下地層（ＯＮＯ膜１５）に図３に示す段差部２５が形成されている。導体パターンとなる導体層の少なくとも一部、すなわち、第１層電極１３ａは、段差部２５上に一旦成膜された後、パターニングにより選択的に除去されることで段差付きパターンとして形成される。そして、図４に示すように、一部１３ａａが段差部２５内に臨むようにして形成される。なお、図４においては、第１層電極１３ａと第２層電極１３ｂとの間には絶縁膜が介装されており、相互の電気的絶縁が図られている。
【００３０】
また、テスト素子２３は、第１層電極１３ａと第２層電極１３ｂに導通されたＡｌ等からなるパッド部ＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４と、半導体基板１１に導通される基板コンタクト部ＰＡＤ５とを備えている。図１に示すように、横方向に延在して蛇行形状となる複数の第２層電極１３ｂは、第２層電極１３ｂＡと、第２層電極１３ｂＢとが同図上下方向に交互に並設されている。そして、第２層電極１３ｂＡはパッド部ＰＡＤ１に、第２層電極１３ｂＢはパッド部ＰＡＤ４に接続される。また、横方向に延在して蛇行形状となる複数の第１層電極１３ａは、第１層電極１３ａＡと、第１層電極１３ａＢとが同図上下方向に交互に並設されている。そして、第１層電極１３ａＡはパッド部ＰＡＤ２に、第１層電極１３ａＢはパッド部ＰＡＤ３に接続される。
【００３１】
次に、固体撮像素子１００におけるゲート絶縁膜の形成工程について、図２および図４を適宜参照して概略説明する。
この例ではフォトダイオード領域形成のためのｎ型不純物領域、ｐ型不純物（拡散）領域、転送チャネルとしてのｎ型不純物領域を形成すべく、イオン注入を行った後、ゲート絶縁膜およびゲート電極を形成する。なお、電極形成後にこの電極をマスクとしてイオン注入を行ってもよい。
まず、ｎ型のシリコン基板１１表面に形成されたｐ型不純物層内に、熱酸化により酸化シリコン膜１７ａを形成する。その後、ＣＶＤ法により、このボトム酸化膜である酸化シリコン膜１７ａ上に窒化シリコン膜１７ｂを形成する。
【００３２】
この窒化シリコン膜１７ｂを等方性エッチングにより選択的に除去し、ゲート絶縁膜による段差部２５を形成する。
【００３３】
さらに、ＣＶＤ法により、この窒化シリコン膜１７ｂ上にトップ酸化膜として酸化シリコン膜１７ｃを形成し、３層構造のゲート絶縁膜を形成する。続いて、このゲート絶縁膜上に、第１層電極１３ａを形成するための多結晶シリコンあるいはアモルファスシリコン層を形成する。以下の説明では、アモルファスシリコン膜とした場合を説明する。まず、減圧ＣＶＤ法により、第１層ドープトアモルファスシリコン膜を形成する。続いて、第１層電極１３ａ（１３ａＡ、１３ａＢ）を形成するためのレジストパターンを形成する。
【００３４】
そしてこのレジストパターンをマスクとして、第１層ドープトアモルファスシリコン膜をエッチングし、段差部２５上に第１層電極１３ａの電極部１３ａＡ、１３ａＢを形成する。このとき、ゲート絶縁膜の窒化シリコン膜１７ｂをエッチングストッパとして第１層ドープトアモルファスシリコン膜を選択的にエッチング除去し、第１層電極１３ａの電極部１３ａＡ、１３ａＢおよびＡｌ等からなるメタル配線、パッド部ＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４，コンタクト部ＰＡＤ５を形成する。
【００３５】
そして、この第１層電極１３ａの電極部１３ａＡ，１３ａＢ上を含む基板表面全体に熱酸化による酸化シリコン膜とＨＴＯ膜とからなる電極間絶縁膜１４を形成する。そして、この電極間絶縁膜上に、減圧ＣＶＤ法により、第２層ドープトアモルファスシリコン膜を形成する。続いて、この上層でフォトリソグラフィにより所望のマスクでパターニングを行い、第２層ドープトアモルファスシリコン膜を窒化シリコン膜をエッチングストッパとしてパターニングし第２層電極１３ｂ（１３ｂＡ、１３ｂＢ）を形成する。このときに、特に段差部２５において残渣（ストリンガ）が発生する（なお、図中では残渣の大きさを誇張して表示している）。
ここで、第１層電極１３ａと第２層電極１３ｂとは、第１層電極１３ａの外周に形成された電極間絶縁膜により電気的に絶縁されることになる。以上の工程に続いて、アッシングにより上記のレジストパターンを剥離除去する。
【００３６】
このようにして、図４に示す段差部２５が形成され、第１層電極１３ａの一部１３ａａが段差部２５に形成されることとなる。残渣（ストリンガ）Ｓは、第１層電極１３ａの一部１３ａａの下端縁に沿って発生する。
【００３７】
次に、上記したテスト素子２３を有する半導体装置１００の特性試験について説明する。
半導体装置１００の体集積回路が形成されたウェハの電気的特性を試験するウェハ検査装置では、ウェハ上に形成されたテスト素子２３のパッド部ＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４，コンタクト部ＰＡＤ５の１個１個に順番にプローブカードを介して電圧印加されることで、テスト素子２３の特性試験を行う。
【００３８】
テスト素子２３には、実デバイスと同一構造のＭＯＳキャパシタＴＥＧが作成されている。各第１層電極１３ａ、第２層電極１３ｂは、パッド部ＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４，コンタクト部ＰＡＤ５によってショートチェックが電気的に測定可能となっている。また、ショートに至らない残渣Ｓの評価は、シリコン基板１１上の基板コンタクト部ＰＡＤ５により、ＴＤＤＢ評価にて電気的に測定可能となっている。このＴＤＤＢ評価は、段差部２５に発生した残渣Ｓを介して、図４における第２層電極１３ｂＢと繋がっているストリンガと、シリコン基板１１との間で行う。さらに、第１層電極１３ａ、第２層電極１３ｂと、シリコン基板１１との間の電界集中以外に、第１層電極１３ａと第２層電極１３ｂとの間の電界集中も評価する必要がある場合は、第１層電極１３ａと第２層電極１３ｂとの間の電気的な測定を行うことで、ＴＤＤＢ評価が可能となっている。
【００３９】
ここで、ＴＤＤＢについて説明する。ＴＤＤＢの故障メカニズムはさまざまなモデルが考えられるが、定性的なメカニズムとしては以下の２つが挙げられる。第１は、不純物イオン等の正電荷起因モデルＮａ＋イオンなどの不純物イオンが長時間の電界印加により負電極側に移動し、Ｓｉ／ＳｉＯ２界面の欠陥（トラップ準位密度大）に捕獲され、障壁の高さが不均一になり、障壁の低い部分で局所的な電流集中が起こり、絶縁破壊を生じさせる。第２は、負電極側からＳｉＯ２の伝導帯へトンネル効果により電子が注入され、ＳｉＯ２の電界により加速され、電子がフォノンを放出してエネルギーを失うが、一部の電子がＳｉＯ２のバンドギャップ以上の運動エネルギーを得て衝突電離を繰返す。電子は移動度が高いのでＳｉＯ２中を極めて短時間に通過し、正電極近傍のＳｉＯ２膜にトラップされ、局所的に電界を増加させ破壊を生じさせる。一方、正孔は移動度が低いのでドリフト、再結合により一部は消滅し、残りは負電極近傍に集まり空間電荷を形成し電子の注入を促進し、さらにその電子がホールを形成し破壊を生じさせる。
【００４０】
テスト素子２３では、半導体特性評価装置上で動作するソフトウエアにより、パッド部ＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４，コンタクト部ＰＡＤ５に、一定電圧モード、パルス電圧モード、ランプ電圧モード等の電圧ストレスや、一定電流モード、ランプ電流モード等の電流ストレスを印加することにより、ゲート絶縁膜の評価としてのＴＤＤＢ評価（経時劣化評価）が可能となる。
【００４１】
パッド部ＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４、コンタクト部ＰＡＤ５を用いたショートチェックと、ＴＤＤＢ評価とによる具体的な評価パターンは、以下となる。すなわち、
パッド部ＰＡＤ１とＰＡＤ４により第２層電極１３ｂのショートチェックが可能となる（ＴＥＳＴ１）。
パッド部ＰＡＤ２とＰＡＤ３により第１層電極１３ａのショートチェックが可能となる（ＴＥＳＴ２）。
パッド部ＰＡＤ１，ＰＡＤ４とコンタクト部ＰＡＤ５により、第２層電極１３ｂとシリコン基板１１との残渣Ｓに起因するＴＤＤＢ評価が可能となる（ＴＥＳＴ３）。
パッド部ＰＡＤ２，ＰＡＤ３とコンタクト部ＰＡＤ５により、第１層電極１３ａとシリコン基板１１のＴＤＤＢ評価が可能となる（ＴＥＳＴ４）。
パッド部ＰＡＤ１，ＰＡＤ４と、パッド部ＰＡＤ２，ＰＡＤ３とにより、第１層電極１３ａと第２層電極１３ｂとの残渣Ｓに起因するＴＤＤＢ評価が可能となる（ＴＥＳＴ５）。
【００４２】
このように、ショートチェックとＴＤＤＢ評価とを併せて行うことで、ショートに至らない残渣Ｓによる欠陥をも検出することが可能となる。コンタクト部ＰＡＤ５とパッド部ＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４とに、ショート検査用の信号、又はＴＤＤＢ検査用信号を入力することで、例えば第１層電極１３ａの段差部２５に臨む一部１３ａａに発生した残渣Ｓのショートチェックと、ショートまで至らず、将来、電界集中が発生して、絶縁膜を介してリークの生じる可能性のある（すなわち、絶縁膜の経時破壊のある）残渣Ｓの評価が可能となる。
【００４３】
なお、本実施の形態における固体撮像素子１００の場合では、残渣Ｓが第２層電極１３ｂの形成時に発生している。そして、第１層電極１３ａは層間絶縁膜で覆われているので、ショートは発生しない。したがって、固体撮像素子１００の場合では、第２層電極１３ｂの残渣Ｓは、第１層電極１３ａに影響を及ぼさない。
【００４４】
なお、テスト素子２３におけるＴＥＧの領域は、製品ではないウェハに製品同様のパターンを設けて形成することを基本としているが、これに限らず、製品であるウェハの一部をＴＥＧ領域として設け、このＴＥＧ領域で検査を行うようにしてもよい。
【００４５】
したがって、この半導体装置１００によれば、残渣Ｓが特に段差部２５に発生することに着目し、半導体基板上の導体パターンの活性化領域で、導体パターンの下地層に段差部２５が形成される構造において、少なくとも一部１３ａａが段差部２５に形成される導体パターンに導通され、この導体パターンの絶縁破壊を検査するためのテスト信号を入力するパッド部ＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４と、シリコン基板１１に導通されるコンタクト部ＰＡＤ５とを併せて設けたので、パッド部ＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４とコンタクト部ＰＡＤ５によって、導体パターンの段差部２５に臨む部分に発生した残渣の電気的な評価が可能となる。これにより、ショートに至らない場合も含め、導体パターンの残渣Ｓを電気的に評価でき、この結果、加工の変動を検出可能にできる。
【００４６】
また、導体パターンである第１層電極１３ａ、第２層電極１３ｂは、金属−酸化膜−半導体（ＭＯＳ）構造を有する。キャパシタ構造を含む導体パターンであることにより、キャパシタに蓄積される電荷が、段差部２５に発生し易い導体パターンの残渣Ｓによる影響がなくなるように検査が行える。つまり、キャパシタにおける電荷蓄積性能の評価が可能となる。
【００４７】
また、テスト素子２３では、段差部２５が、導体パターンの下層に形成された絶縁層のエッジによって形成されたものである。導体パターン下層の絶縁層のエッジが丸まることにより、導体のパターニングの際に段差部２５に残渣Ｓが発生し易くなるが、残渣Ｓが発生してもこれを確実に検出することができる。すなわち、残渣Ｓが発生し易すくなる導体パターン下層における絶縁層の影響を確実に評価できることとなる。
【００４８】
次に、本発明に係る半導体装置の第２の実施の形態を説明する。
図５は本発明に係る半導体装置の第２の実施の形態の平面図、図６は図５に示した半導体装置の要部拡大平面図、図７は図６に示した段差部の拡大斜視図である。なお、図１〜図４に示した部材・部位と同等の部材・部位には同一の符号を付し、重複する説明は省略するものとする。
この実施の形態による半導体装置２００は、テスト素子３１を備えている。テスト素子３１は、導体パターンが、段差部２５の形成された第１の導体配線である第１層電極３３ａと、第１層電極３３ａとは絶縁された第２の導体配線である第２層電極３３ｂとを有し、第１層電極３３ａの段差部２５に、第２層電極３３ｂが隣接して配置されている。なお、図７においては、第１層電極３３ａと第２層電極３３ｂとの間には絶縁膜が介装されており、相互の電気的絶縁が図られている。
【００４９】
テスト素子３１は、第２層電極３３ｂに導通されたパッド部ＰＡＤ１，ＰＡＤ４を備えている。図５、図６に示すように、横方向に延在して蛇行形状となる複数の第２層電極３３ｂは、第２層電極３３ｂＡと、第２層電極３３ｂＢとが同図上下方向に交互に並設されている。そして、第２層電極３３ｂＡはパッド部ＰＡＤ１に、第２層電極３３ｂＢはパッド部ＰＡＤ４に接続される。導体パターンとなる導体層の少なくとも一部、すなわち、第１層電極３３ａは、段差部２５上に一旦成膜された後、パターニングにより選択的に除去されることで図７に示すように、第１層電極３３ａの一部３３ａａが段差部２５内に臨んで形成される。
【００５０】
第２層電極３３ｂには段差部２５に隣接する肩部３５が形成される。即ち、第２層電極３３ｂは、第１層電極３３ａの長手方向側端部に接触して形成される肩部３５を有する。つまり、第２層電極３３ｂＢと、第２層電極３３ｂＡは、図７に示すように、段差部２５の長手方向両端に側壁３７と肩部３５とで臨んでいる。したがって、段差部２５に残渣Ｓが連続して発生すれば、この段差部２５に臨む両端の側壁３７と肩部３５とで、第２層電極３３ｂＢと第２層電極３３ｂＡとが残渣Ｓに起因してショートすることとなる。
【００５１】
テスト素子３１では、図５に示すように、パッド部ＰＡＤ１とＰＡＤ４により第２層電極３３ｂ（図７の例では、第２層電極３３ｂＢと第２層電極３３ｂＡ）の残渣Ｓに起因するショートチェックが可能となる（ＴＥＳＴ１−Ａ）。
【００５２】
本実施の形態によれば、第１層電極３３ａが段差部２５を有しており、この第１層電極３３ａの段差部２５に隣接して接触するように第２層電極３３ｂの肩部３５が配置されることで、段差部２５に残渣Ｓが発生して第２層電極３３ｂ同士のショートが発生し易くなるが、この場合でも残渣Ｓの発生を確実に検出できる。つまり、段差部２５の両端に臨む第２層電極３３ｂ同士の、段差部２５に発生した残渣Ｓによるショートが評価可能となる。
【００５３】
図８は段差部の変形例を表す断面図である。
上記した各実施の形態による半導体装置は、階段状の段差部２５に発生する残渣Ｓを例に説明したが、残渣Ｓは、この他の類似形状の段差部においても発生する。例えば、図８に示すような一般的なＬＯＣＯＳ構造の部位でも同様である。
図８はＬＯＣＯＳ構造を有する場合の電極形成の様子を示す図で、図８（ａ）は、シリコン基板４１上にＬＯＣＯＳ酸化膜５１が形成され、ＬＯＣＯＳ酸化膜５１以外の領域にＳｉＯ2膜が形成された状態の上に、多結晶シリコン等からなる導電体層４５を図中全面に形成し、電極形成位置にレジスト４７をパターニングした状態を示している。
そして、図８（ｂ）に示すように、レジスト４７をマスクとするエッチング処理により導電体層４５を除去すると、ＬＯＣＯＳ酸化膜５１の端部における下地の段差によって、残渣Ｓが残り、上述同様のストリンガが発生する。
【００５４】
なお、本発明に係る半導体装置は、ＣＣＤ型撮像素子に限らず、ＭＯＳ型の撮像素子に対しても好適に用いることができるものである。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１に示した半導体装置の要部拡大平面図である。
【図４】図３に示した段差部の拡大斜視図である。
【図５】本発明に係る半導体装置の第２の実施の形態の平面図である。
【図６】図５に示した半導体装置の要部拡大平面図である。
【図７】図６に示した段差部の拡大斜視図である。
【図８】段差部の変形例を表す断面図で（ａ）は電極パターニング前、（ｂ）は電極パターニング後の状態を示す図である。
【符号の説明】
【００５６】
１１  シリコン基板（半導体基板）
１３ａ，３３ｂ  第１層電極（第１の導体配線、導体パターン）
１３ａａ，３３ａａ  導体パターンとなる導体層の少なくとも一部
１３ｂ，３３ｂ  第２層電極（第２の導体配線、導体パターン）
２３、３１  テスト素子
２５  段差部
１００，２００  固体撮像素子（半導体装置）
ＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４  パッド部
ＰＡＤ５  基板コンタクト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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