(57)【要約】【課題】半導体層と電極との間に段差を生じさせることなく、エッチングに要する時間を短縮させる。【解決手段】ソース電極１５とドレイン電極１６の形成工程では、電極膜１９のみを除去するだけなので、半導体層１４と電極１５，１６との間に段差は生じない。半導体層１４の除去工程では、ドライエッチング法を用いているので、レジスト２０の下に隠れている電極膜１９まで除去されることがなく、電極１５，１６と半導体層１４との間で段差は生じない。電極膜除去の工程では所要時間の短いウエットエッチング法を用いているので、電極膜除去と半導体層除去の両工程をドライエッチング法で行う方法に比べると、全体としての所要時間が短い。【選択図】図６
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【特許請求の範囲】
【請求項１】
透光性を有する基板の表面に形成されたゲート電極と、
前記ゲート電極の表面側に積層され、チャネル領域との対応領域に凹部が形成された形態の半導体層と、
前記半導体層の表面に積層され、前記チャネル領域を挟んで間隙を空けて対応するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタを製造する方法であって、
前記半導体層の表面に電極膜を成膜する成膜工程と、
前記成膜工程の後、前記電極膜の表面にレジストを形成するレジスト形成工程と、
前記レジスト形成工程の後、前記電極膜における前記レジストと非対応の領域をウエットエッチング法によって除去することで、前記ソース電極と前記ドレイン電極とを間隙を空けた形態で形成する電極形成工程と、
前記電極形成工程の後、前記半導体層における前記レジストと非対応の領域をドライエッチング法によって除去することで前記凹部を形成する凹部形成工程とを含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記ウエットエッチング法による前記電極形成工程において前記レジストの縁部が前記ソース電極と前記ドレイン電極との間隙へ張り出した形態となった場合に、前記レジストの縁部における張出部分を除去した後に、前記ドライエッチング法による前記凹部形成工程を行うことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
透光性を有する基板の表面に形成されたゲート電極と、
前記ゲート電極の表面側に積層され、チャネル領域との対応領域に凹部が形成された形態の半導体層と、
前記半導体層の表面に積層され、前記チャネル領域を挟んで間隙を空けて対応するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタが設けられている液晶表示装置を製造する方法であって、
前記半導体層の表面に電極膜を成膜する成膜工程と、
前記成膜工程の後、前記電極膜の表面にレジストを形成するレジスト形成工程と、
前記レジスト形成工程の後、前記電極膜における前記レジストと非対応の領域をウエットエッチング法によって除去することで、前記ソース電極と前記ドレイン電極とを間隙を空けた形態で形成する電極形成工程と、
前記電極形成工程の後、前記半導体層における前記レジストと非対応の領域をドライエッチング法によって除去することで前記凹部を形成する凹部形成工程とを含むことを特徴とする液晶表示装置の製造方法。
【請求項４】
前記ウエットエッチング法による前記電極形成工程において前記レジストの縁部が前記ソース電極と前記ドレイン電極との間隙へ張り出した形態となった場合に、前記レジストの縁部における張出部分を除去した後に、前記ドライエッチング法による前記凹部形成工程を行うことを特徴とする請求項３記載の液晶表示装置の製造方法。
【請求項５】
透光性を有する基板の表面に形成されたゲート電極と、
前記ゲート電極の表面側に積層され、チャネル領域との対応領域に凹部が形成された形態の半導体層と、
前記半導体層の表面に積層され、前記チャネル領域を挟んで間隙を空けて対応するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタであって、
前記半導体層の表面に成膜された電極膜の表面にレジストを形成した状態で、前記電極膜における前記レジストと非対応の領域をウエットエッチング法によって除去することで、前記ソース電極と前記ドレイン電極とが間隙を空けた形態で形成されており、
前記半導体層における前記レジストと非対応の領域をドライエッチング法によって除去することで、前記半導体層に前記凹部が形成されていることを特徴とする薄膜トランジスタ。
【請求項６】
透光性を有する基板の表面に形成されたゲート電極と、
前記ゲート電極の表面側に積層され、チャネル領域との対応領域に凹部が形成された形態の半導体層と、
前記半導体層の表面に積層され、前記チャネル領域を挟んで間隙を空けて対応するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタが設けられている液晶表示装置であって、
前記半導体層の表面に成膜された電極膜の表面にレジストを形成した状態で、前記電極膜における前記レジストと非対応の領域をウエットエッチング法によって除去することで、前記ソース電極と前記ドレイン電極とが間隙を空けた形態で形成されており、
前記半導体層における前記レジストと非対応の領域をドライエッチング法によって除去することで、前記半導体層に前記凹部が形成されていることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置、及び液晶表示装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、チャネルエッチ形の薄膜トランジスタが開示されている。この薄膜トランジスタは、図９に示すように、透光性を有する基板１００の表面に形成されたゲート電極１０１と、ゲート電極１０１の表面側に積層された半導体層１０２と、半導体層１０２の表面に積層されたソース電極１０３及びドレイン電極１０４とを備えており、半導体層１０２の表面におけるチャネル領域１０５との対応領域には凹部１０６が形成されており、ソース電極１０３とドレイン電極１０４はチャネル領域１０５を挟んで間隙１０７を空けて対応するように配置されている。
【特許文献１】特開２００５−２２８８２６公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のようなチャネルエッチ形の薄膜トランジスタを製造する工程において、ソース電極１０３とドレイン電極１０４を形成するとともに、半導体層１０２に凹部１０６を形成する手順としては、まず、図１０に示すように、半導体層１０２の表面に電極膜１０８を成膜し、その電極膜１０８の表面のうちチャネル領域１０５と非対応の領域に、レジスト１０９を形成する工程を行い、その後、ドライエッチング法により、図１１に示すように、電極膜１０８と半導体層１０２とを除去する工程が行われている。ところが、ドライエッチング法は、ウエットエッチング法に比べるとエッチングに要する時間が長いという問題がある。  
尚、エッチングの時間短縮の手段としては、ドライエッチング法に替えてウエットエッチング法を用いることが考えられる。しかし、ウエットエッチングに用いる薬液と電極膜１０８（両電極１０３，１０４）の材質と半導体層１０２の材質の組合せによっては、半導体層除去の進行速度に比べて電極膜除去の進行速度が速くなる場合がある。この場合、図１２に示すように、半導体層１０２の除去が完了した時点で、電極膜１０８の除去が必要以上に進み、その結果、半導体層１０２と電極膜１０８（ソース電極１０３及びドレイン電極１０４）との間で段差１１０が生じて半導体層１０２の表面の一部が露出することになる。このような段差１１０が生じると、この段差部１１０に異物が付着し、オフ電圧を印加した状態においても半導体層１０２と電極１０３，１０４との間で電流が流れてしまう虞がある。  
本発明は上記のような事情に基づいて完成されたものであって、半導体層と電極との間に段差を生じさせることなく、エッチングに要する時間を短縮させることを目的とする。
【課題を解決するための手段】
【０００４】
上記の目的を達成するための手段として、請求項１の発明は、透光性を有する基板の表面に形成されたゲート電極と、前記ゲート電極の表面側に積層され、チャネル領域との対応領域に凹部が形成された形態の半導体層と、前記半導体層の表面に積層され、前記チャネル領域を挟んで間隙を空けて対応するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタを製造する方法であって、前記半導体層の表面に電極膜を成膜する成膜工程と、前記成膜工程の後、前記電極膜の表面にレジストを形成するレジスト形成工程と、前記レジスト形成工程の後、前記電極膜における前記レジストと非対応の領域をウエットエッチング法によって除去することで、前記ソース電極と前記ドレイン電極とを間隙を空けた形態で形成する電極形成工程と、前記電極形成工程の後、前記半導体層における前記レジストと非対応の領域をドライエッチング法によって除去することで前記凹部を形成する凹部形成工程とを含むところに特徴を有する。
【０００５】
請求項２の発明は、請求項１に記載のものにおいて、前記ウエットエッチング法による前記電極形成工程において前記レジストの縁部が前記ソース電極と前記ドレイン電極との間隙へ張り出した形態となった場合に、前記レジストの縁部における張出部分を除去した後に、前記ドライエッチング法による前記凹部形成工程を行うところに特徴を有する。
【０００６】
請求項３の発明は、透光性を有する基板の表面に形成されたゲート電極と、前記ゲート電極の表面側に積層され、チャネル領域との対応領域に凹部が形成された形態の半導体層と、前記半導体層の表面に積層され、前記チャネル領域を挟んで間隙を空けて対応するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタが設けられている液晶表示装置を製造する方法であって、前記半導体層の表面に電極膜を成膜する成膜工程と、前記成膜工程の後、前記電極膜の表面にレジストを形成するレジスト形成工程と、前記レジスト形成工程の後、前記電極膜における前記レジストと非対応の領域をウエットエッチング法によって除去することで、前記ソース電極と前記ドレイン電極とを間隙を空けた形態で形成する電極形成工程と、前記電極形成工程の後、前記半導体層における前記レジストと非対応の領域をドライエッチング法によって除去することで前記凹部を形成する凹部形成工程とを含むところに特徴を有する。
【０００７】
請求項４の発明は、請求項３に記載のものにおいて、前記ウエットエッチング法による前記電極形成工程において前記レジストの縁部が前記ソース電極と前記ドレイン電極との間隙へ張り出した形態となった場合に、前記レジストの縁部における張出部分を除去した後に、前記ドライエッチング法による前記凹部形成工程を行うところに特徴を有する。
【０００８】
請求項５の発明は、透光性を有する基板の表面に形成されたゲート電極と、前記ゲート電極の表面側に積層され、チャネル領域との対応領域に凹部が形成された形態の半導体層と、前記半導体層の表面に積層され、前記チャネル領域を挟んで間隙を空けて対応するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタであって、前記半導体層の表面に成膜された電極膜の表面にレジストを形成した状態で、前記電極膜における前記レジストと非対応の領域をウエットエッチング法によって除去することで、前記ソース電極と前記ドレイン電極とが間隙を空けた形態で形成されており、前記半導体層における前記レジストと非対応の領域をドライエッチング法によって除去することで、前記半導体層に前記凹部が形成されているところに特徴を有する。
【０００９】
請求項６の発明は、透光性を有する基板の表面に形成されたゲート電極と、前記ゲート電極の表面側に積層され、チャネル領域との対応領域に凹部が形成された形態の半導体層と、前記半導体層の表面に積層され、前記チャネル領域を挟んで間隙を空けて対応するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタが設けられている液晶表示装置であって、前記半導体層の表面に成膜された電極膜の表面にレジストを形成した状態で、前記電極膜における前記レジストと非対応の領域をウエットエッチング法によって除去することで、前記ソース電極と前記ドレイン電極とが間隙を空けた形態で形成されており、前記半導体層における前記レジストと非対応の領域をドライエッチング法によって除去することで、前記半導体層に前記凹部が形成されているところに特徴を有する。
【発明の効果】
【００１０】
＜請求項１、請求項３、請求項５及び請求項６の発明＞
ソース電極とドレイン電極を形成する工程では、電極膜のみを除去するだけなので、半導体層と電極との間に段差が生じることはない。しかも、電極膜の除去はウエットエッチング法を用いているので、所要時間が短くて済む。また、半導体層を除去する工程では、ドライエッチング法を用いているので、レジストの下に隠れている電極膜まで除去されることがなく、これにより、電極と半導体層との間で段差が生じることを回避できる。本発明では、半導体層除去には所要時間の長いドライエッチング法を用いているのであるが、電極膜除去の工程では所要時間の短いウエットエッチング法を用いているので、電極膜除去と半導体層除去の両工程をドライエッチング法で行う方法に比べると、全体としての所要時間が短くて済む。
【００１１】
＜請求項２及び請求項４の発明＞
ウエットエッチング法によって電極を形成する工程において、電極膜のうちレジストで覆われた部分まで除去された場合には、レジストの縁部がソース電極とドレイン電極との間隙へ張り出した形態となる。本発明によれば、この場合、レジストの縁部における張出部分を除去し、レジストの縁部の位置と電極の縁部の位置とを揃えるようにしているので、この後のドライエッチング法による半導体層の除去工程において、電極と半導体層との間に段差が生じることはない。
【発明を実施するための最良の形態】
【００１２】
＜実施形態１＞
以下、本発明を具体化した実施形態１を図１乃至図７を参照して説明する。本実施形態の液晶表示装置は、逆スタガ型のチャネルエッチ形のａ−Ｓｉ形ＴＦＴ１０（本発明の構成要件である薄膜トランジスタであり、以下、ＴＦＴ１０という）を有している。
【００１３】
ＴＦＴ１０は、図１に示すように、ガラス等の透光性を有する基板１１の表面（上面）に形成されたゲート電極１２と、このゲート電極１２と基板１１の表面に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３の表面（即ち、ゲート電極１２の表面側）に積層して形成された半導体層１４と、半導体層１４の表面に積層して形成されたソース電極１５及びドレイン電極１６とを備えて構成されている。
【００１４】
半導体層１４は、ゲート絶縁膜１３の表面に重なるａ−Ｓｉ層１４Ａ（以下、ｉ層１４Ａという）と、このｉ層１４Ａの表面に重なるｎ＋ａ−Ｓｉ層１４Ｂ（以下、ｎ＋層１４Ｂという）とから構成される。半導体層１４には、その表面側を凹ませた形態の凹部１４Ｃがチャネル領域１７と対応して形成されている。この凹部１４Ｃにおいては、ｎ＋層１４Ｂがその表面（上面）から裏面（下面）まで除去された形態であり、したがって、ｎ＋層１４Ｂはチャネル領域１７との対応部分で分断されている。同じく凹部１４Ｃにおいて、ｉ層１４Ａは、その表面側のみが凹んだ形態となっているだけであり、チャネル領域１７において分断されてはいない。
【００１５】
また、ソース電極１５とドレイン電極１６は、凹部１４Ｃと対応する領域、即ちチャネル領域１７を挟んで水平方向に間隙１８を空けて対応するように配置されている。このソース電極１５の側縁及びドレイン電極１６の側縁は、凹部１４Ｃの開口縁に対して揃うように位置しており、ソース電極１５の外側面（ドレイン電極１６の外側面との対向面）及びドレイン電極１６の外側面（ソース電極１５の外側面との対向面）は、凹部１４Ｃの内側面に対して面一状に連なっている。つまり、半導体層１４と両電極１５，１６との間には段差は存在しない。
【００１６】
次に、ＴＦＴ１０を製造する工程を説明する。  
まず、基板１１の表面に、スパッタリング法とエッチング法によりゲート電極１２を形成し、その後、プラズマＣＶＤ法またはスパッタリング法によりゲート絶縁膜１３を形成する（図２を参照）。次に、プラズマＣＶＤ法とエッチング法によりｉ層１４Ａとｎ＋層１４Ｂを形成する（図３を参照）。ｉ層１４Ａの厚さは、１５００〜２５００Åであり、ｎ＋層１４Ｂの厚さは、ｉ層１４Ａよりも薄くて、３００〜５００Åである。この後、ｎ＋層１４Ｂの表面からゲート絶縁膜１３の表面に亘り、ソース電極１５及びドレイン電極１６となる電極膜１９をスパッタリング法により成膜する成膜工程が行われる（図４を参照）。この電極膜１９の材料としては、Ｃｒ，Ｍｏ−Ｔａ，Ｔａ，Ａｌ等が用いられ、また、電極膜１９の厚さは、１０００〜２０００Åである。
【００１７】
この後、電極膜１９の表面に、レジスト２０を形成するためのレジスト形成工程が行われる。レジスト２０の形成に際しては、電極膜１９の表面全体にレジスト膜を成膜する工程、露光工程、現像工程、及びエッチング工程が順に行われる。このレジスト２０により、電極膜１９の表面は、チャネル領域１７（凹部１４Ｃ）と概ね非対応の領域、即ちソース電極１５とドレイン電極１６との間隙１８とは概ね非対応となる領域が覆われる。正確には、図４に示すように、ソース電極１５及びドレイン電極１６の側縁からチャネル領域１７（凹部１４Ｃ）側へ少しはみ出した（張り出した）領域も、レジスト２０によって覆われる。
【００１８】
レジスト形成工程の後は、ウエットエッチング法によって電極形成工程が行われる。この工程では、電極膜１９のみが除去され、半導体層１４の除去は行われない。電極膜１９のみを除去するためのウエットエッチングの薬液としては、硝酸、酢酸等の混合溶液が用いられる。また、上記のように電極膜１９の厚さが１０００〜２０００Åであり、チャネル領域１７のチャネル長が３〜６μｍである場合、ウエットエッチングに要する時間は、３０〜６０秒である。ウエットエッチングによって電極膜１９におけるチャネル領域１７との対応部分が除去されることにより、チャネル領域１７と対応する間隙１８を空けたソース電極１５とドレイン電極１６とが形成される（図５を参照）。また、ウエットエッチング法の場合、電極膜１９の除去範囲は、レジスト２０の形成領域のみに留まらず、レジスト２０でマスクされている領域の一部にも除去範囲は拡がる（図５を参照）。そのため、ウエットエッチングが完了した時点では、レジスト２０の縁部が、ソース電極１５とドレイン電極１６の間隙１８へ張り出した状態となる。この張出部分２０ａの間隙１８への張り出し寸法は、０．５〜１μｍである。また、この両電極１５，１６の間隙１８の幅は、チャネル領域１７のチャネル長と同じ寸法となっている。
【００１９】
上記のようにソース電極１５とドレイン電極１６が形成された後は、レジスト２０の間隙１８への張出部分２０ａを除去するために、プラズマアッシング法や高温酸素アッシング法等によるアッシング工程が行われる。このアッシング工程では、張出部分２０ａのみが除去され、除去後のレジスト２０の縁部はソース電極１５の側縁及びドレイン電極１６の側縁と合致する（図６を参照）。したがって、ソース電極１５の表面とドレイン電極１６の表面がチャネル領域１７の近傍で露出することはなく、また、レジスト２０の縁部が間隙１８側へ張り出したままになることもない。
【００２０】
この後、レジスト２０を残存させた状態のままで、半導体層１４に凹部１４Ｃを形成する凹部形成工程が行われる。この工程では、ドライエッチング法が用いられる。ドライエッチング法では、半導体層１４のｎ＋層１４Ｂの表面のうち、レジスト２０で覆われずに露出している部分のみが除去され、レジスト２０で覆われている部分が除去されることはない。したがって、ウエットエッチングによる電極膜１９の除去領域とドライエッチングによる半導体層１４の除去領域とは合致し、図７に示すように、ｎ＋層１４Ｂと両電極１５，１６との間に段差は発生しない。このドライエッチングの工程では、エッチング（除去）のみに要する時間に加えて、プラズマ発生室内の真空引きや調圧等に要する時間も必要となるため、ドライエッチングに要する時間は、ウエットエッチングに比べて長くなる。尚、ドライエッチングの際には、ｉ層１４Ａの表面も浅く除去される。  
この後、レジスト２０を全て除去すれば、ＴＦＴ１０の製造が完了する。
【００２１】
上述のように本実施形態によれば、ソース電極１５とドレイン電極１６を形成する工程では、電極膜１９のみを除去するだけなので、半導体層１４と両電極１５，１６との間に段差が生じることはない。しかも、電極膜１９の除去はウエットエッチング法を用いているので、所要時間が短くて済む。また、半導体層１４を除去する工程では、ドライエッチング法を用いているので、レジスト２０の下に隠れている電極膜１９まで除去されることがなく、これにより、両電極１５，１６と半導体層１４との間で段差が生じることを回避できる。本実施形態では、半導体層１４の除去には所要時間の長いドライエッチング法を用いているのであるが、電極膜１９の除去の工程では所要時間の短いウエットエッチング法を用いているので、電極膜１９の除去と半導体層１４の除去の両工程をドライエッチング法で行う方法に比べると、全体としての所要時間が短くて済んでいる。
【００２２】
また、ウエットエッチング法によってソース電極１５とドレイン電極１６を形成する工程では、電極膜１９のうちレジスト２０で覆われている部分も除去されるため、レジスト２０の縁部がソース電極１５とドレイン電極１６との間隙１８へ張り出した形態となるが、本実施形態では、レジスト２０の縁部における張出部分２０ａを除去し、レジスト２０の縁部の位置と両電極１５，１６の縁部の位置とを揃えるようにしているので、この後のドライエッチング法による半導体層１４の除去工程において、両電極１５，１６と半導体層１４との間に段差が生じることはない。
【００２３】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。  
（１）上記実施形態ではチャネルエッチ形のａ−Ｓｉ形ＴＦＴについて説明したが、本発明は、図８に示すように、ｉ層１４Ａ（ａ−Ｓｉ膜）の表面に保護膜２１を形成したチャネル保護膜形のａ−Ｓｉ形ＴＦＴにも適用できる。  
（２）上記実施形態ではウエットエッチング法によって電極を形成する工程において、電極膜が過剰に除去されて、レジストの縁部がソース電極とドレイン電極との間隙へ張り出した形態となる場合について説明したが、本発明によれば、ウエットエッチング法によって電極を形成する工程で、電極膜が適正量だけ除去されて、レジストの縁部がソース電極の縁部及びドレイン電極の縁部と揃う（レジストの縁部がソース電極とドレイン電極との間隙へ張り出さない）ようにすることもできる。この場合は、レジストの張り出し部分を除去する工程が不要となる。
【図面の簡単な説明】
【００２４】
【図１】実施形態１の液晶表示装置における薄膜トランジスタの断面図
【図２】薄膜トランジスタの製造工程において、基板にゲート電極とゲート絶縁膜を形成した状態をあわらす断面図
【図３】薄膜トランジスタの製造工程において、半導体層を形成した状態をあらわす断面図
【図４】薄膜トランジスタの製造工程において、電極膜とレジストを形成した状態をあらわす断面図
【図５】薄膜トランジスタの製造工程において、ウエットエッチング法により電極膜を除去してソース電極とでレイン電極を形成した状態をあらわす断面図
【図６】薄膜トランジスタの製造工程において、レジストにおける両電極の間隙への張出部分を除去した状態をあらわす断面図
【図７】薄膜トランジスタの製造工程において、ドライエッチング法により半導体層を除去して凹部を形成した状態をあらわす断面図
【図８】変形例の薄膜トランジスタの断面図
【図９】従来例の薄膜トランジスタの断面図
【図１０】従来例の薄膜トランジスタの製造工程において、電極膜の表面にレジストを形成した状態をあらわす断面図
【図１１】従来例の薄膜トランジスタの製造工程において、ドライエッチング法によりソース電極とドレイン電極を形成するとともに半導体層にチャネル領域と対応する凹部を形成した状態をあらわす断面図
【図１２】従来例の薄膜トランジスタの製造工程において、ウエットエッチング法によりソース電極とドレイン電極を形成するとともに半導体層にチャネル領域と対応する凹部を形成した状態をあらわす断面図
【符号の説明】
【００２５】
１０…ＴＦＴ（薄膜トランジスタ）
１１…基板
１２…ゲート電極
１４…半導体層
１４Ｃ…凹部
１５…ソース電極
１６…ドレイン電極
１７…チャネル領域
１９…電極膜
２０…レジスト
２０ａ…レジストの張出部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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