(57)【要約】【課題】半導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供する。【解決手段】基板１０の表面から凸状に絶縁性の支持部１１ｓが形成され、支持部１１ｓ上に、支持部１１ｓの支持面よりも幅広の略円柱形状もしくは角部が丸められた直方体形状である半導体層１２ａが形成され、半導体層１２ａを２つの領域に区分するように、半導体層の外周を被覆してゲート絶縁膜１５ａを介してゲート電極１６ａが形成され、ゲート電極１６ａにより２つに区分された領域における半導体層１２ａの少なくとも一部において一対のソース・ドレイン領域１２ｂが形成されている構成とする。【選択図】図９
2007173527.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板表面から凸状に形成された絶縁性の支持部と、
前記支持部上に形成され、前記支持部の支持面よりも幅広の略円柱形状もしくは角部が丸められた直方体形状である半導体層と、
前記半導体層を２つの領域に区分するように、前記半導体層の外周を被覆してゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極により２つに区分された領域における前記半導体層の少なくとも一部において形成された一対のソース・ドレイン領域と
を有する半導体装置。
【請求項２】
前記ゲート電極により被覆された領域における前記半導体層がチャネル形成領域となり、前記ゲート電極に印加される電圧に応じて前記チャネル形成領域にチャネルが形成され、前記ソース・ドレイン領域及び前記ゲート電極に印加される電圧に応じて前記ソース・ドレイン領域間にソース・ドレイン電流が流れる
請求項１に記載の半導体装置。
【請求項３】
前記半導体層が複数個隣接して前記基板に形成されており、
前記複数個の半導体層の外周を被覆してゲート絶縁膜を介して共通の前記ゲート電極が形成されている
請求項１に記載の半導体装置。
【請求項４】
表面に絶縁層が形成された基板に半導体層を形成する工程と、
前記半導体層を直方体形状にパターン加工し、前記半導体層の形成領域を除く領域において前記絶縁層を露出させる工程と、
露出した前記絶縁層の表面からエッチング処理することにより、前記絶縁層から、前記基板表面に凸状に突起して前記半導体層の幅より狭い支持面で前記半導体層を支持する絶縁性の支持部を形成する工程と、
前記半導体層を２つの領域に区分するように、前記半導体層の外周を被覆してゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極により２つに区分された領域における前記半導体層の少なくとも一部において一対のソース・ドレイン領域を形成する工程と
を有し、
前記エッチング処理が、露出した前記絶縁層の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、前記第１処理で形成された生成物を分解及び蒸発させる第２処理とを含む
半導体装置の製造方法。
【請求項５】
前記エッチング処理において前記第１処理で形成され、前記第２処理で分解及び蒸発される前記生成物が、（ＮＨ４）２ＳｉＦ６錯体である
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記エッチング処理において、前記生成物の被覆率が飽和した時点で前記第１処理が自己停止する
請求項４に記載の半導体装置の製造方法。
【請求項７】
前記絶縁層の表面からエッチング処理する工程と、前記ゲート電極を形成する工程の間に、熱処理を施して前記半導体層を略円柱形状もしくは角部が丸められた直方体形状に加工する工程をさらに有する
請求項４に記載の半導体装置の製造方法。
【請求項８】
前記熱処理が９００〜１１００℃の温度を印加する熱処理である
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記半導体層をパターン加工する工程において、直方体形状の前記半導体層が複数個隣接するように形成し、
前記ゲート電極を形成する工程において、前記複数個の半導体層の外周を被覆してゲート絶縁膜を介して共通のゲート電極を形成する
請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、電界効果トランジスタを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の基本的な素子であるＭＯＳＦＥＴ（金属―酸化膜―半導体電界効果トランジスタ）は、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきている。
【０００３】
特にプレーナー型のＭＯＳＦＥＴは、近年ゲート長の微細化が益々進んでいる。この一方で、ゲート長の微細化が進むにつれて、短チャネル効果、半導体中の不純物のゆらぎ、ＬＥＲ（Line Edge Roughness）、ゲートリーク電流増大などによる素子特性の低下などが顕在化している。
【０００４】
上記の問題に対応するため、トランジスタの高性能化を目指し、ダブルゲート構造、ＦＩＮＦＥＴ、マルチゲート構造などの立体構造が研究されている。
【０００５】
ダブルゲート、ＦＩＮＦＥＴはシリコンボディーを高いアスペクトのＦＩＮ型に形成すること、マルチゲート構造はＦＩＮより低いアスペクトのシリコンボディーを形成することが特徴である。
この中で、マルチゲートはシリコンボディーの形成に、ＲＩＥ（反応性イオンエッチング）を容易に用いることができるので、現在のプロセス技術と整合性が高い。
【０００６】
従来例に係る上記のマルチゲート型トランジスタの製造方法について、図１５及び図１６を参照して説明する。
図１５及び図１６はマルチゲート型トランジスタの製造方法の製造工程を示す断面図である。
まず、図１５（ａ）に示すように、基板１００上に酸化シリコンの絶縁膜１０１を形成し、その上層にシリコン層１０２を形成し、ＳＯＩ（Silicon on Insulator）基板を形成する。
次に、ＳＯＩ基板のシリコン層１０２の上層に、ＣＶＤ（化学気相成長）法などにより、ハードマスクとなる窒化シリコン層１０３を形成する。
さらに窒化シリコン層１０３の上層に、フォトレジスト膜１０４を成膜し、電子線を用いたフォトリソグラフィ工程などにより所定の素子パターンに加工する。素子となる領域の線幅は例えば４０ｎｍとする。
【０００７】
次に、図１５（ｂ）に示すように、フォトレジスト膜１０４をマスクとしてＲＩＥ（反応性イオンエッチング）により窒化シリコン膜１０３をエッチング加工して所定の素子パターンに加工された窒化シリコンであるハードマスク１０３ａを形成する。
次に、必要に応じてフォトレジスト膜１０４を除去し、シリコン層１０２を直方体に加工するため、ハードマスク１０３ａをマスクとしてドライエッチングを施す。
【０００８】
上記のエッチング条件は、以下のようにする。
ＳｉＮエッチング：（ＣＦ4＝５０ｓｃｃｍ，圧力＝２．０Ｐａ，ソース／バイアスパワー＝１０００／１００Ｗ）
アッシング：（Ｏ2＝８０ｓｃｃｍ，圧力＝６．７Ｐａ，ソース／バイアスパワー＝７００／０Ｗ）
シリコンエッチング（メインエッチング）：（ＨＢｒ／Ｃｌ2＝１５０／８０ｓｃｃｍ，圧力 ＝１．３Ｐａ，８００／９０Ｗ）
シリコンエッチング（オーバーエッチング）：（ＨＢｒ／Ｏ2＝１８０／５ｓｃｃｍ，圧力＝１３．３Ｐａ，８００／１４０Ｗ）
【０００９】
上記のエッチングにより、図１５（ｂ）に示すように、線幅Ｗ＝４０ｎｍの直方体形状のシリコン層１０２ａが形成される。この後、硫酸過水洗浄を行ない、加工後の有機物などを除去する。
【００１０】
次に、図１６（ａ）に示すように、窒化シリコン膜であるハードマスク１０３ａを加熱リン酸処理で除去する。
次に、マルチゲート構造とするために、シリコン立方体の下層の酸化シリコンの絶縁膜１０１をＤＨＦ（希釈フッ酸）溶液でウェットエッチングする。直方体のシリコン層１０２ａ自体がエッチングマスクとなる。
ウェット時間をコントロールして、シリコン層１０２ａの下部における絶縁膜１０１を等方的にエッチングする。線幅Ｗ＝４０ｎｍを持つシリコン層１０２ａの端部からのオーバーハング量（片側値）ａ，ｂは、各々１２ｎｍとなるように設定する。
上記のウェットエッチングにより、図１６（ａ）に示すように、マルチゲート構造のもとになる、シリコン層１０２ａと酸化シリコンの支持部１０１ｓが形成される。
【００１１】
次に、図１６（ｂ）に示すように、ＡＬＤ（Atomic Layer Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などにより、シリコン層１０２ａの表面全面にゲート絶縁膜１０５を形成し、さらにシリコン層１０２ａを２つの領域に区分するように、シリコン層１０２ａの外周を被覆して、所定のパターンでゲート電極１０６を形成する。
さらに、ゲート電極により２つに区分された領域におけるシリコン層１０２ａ中にソース・ドレイン領域（不図示）を形成して、マルチゲート構造のＭＯＳＦＥＴを形成する。
【００１２】
ここで、上記のシリコン層１０２ａの下面を支える支持部１０１ｓは、ＤＨＦ溶液でウェットエッチングされているので、寸法制御性が乏しいという欠点を持つ。
ウェットエッチング槽でのＤＨＦ溶液のフッ酸濃度がウェーハ処理数毎に変化するので、ＳｉＯ2のオーバーハング量（片側値）ａ，ｂに１０ｎｍオーダーのばらつきが発生してしまう。
【００１３】
ばらつきにより酸化シリコンのオーバーハング量が１６ｎｍを超える場合は、酸化シリコンの支持部１０１ｓの支持寸法が８ｎｍ未満となってしまい、機械的、熱的な強度が著しく低下する。
上記のようなシリコン層１０２ａに対して、上記のようにしてゲート絶縁膜１０５及びゲート電極１０６を形成する場合、シリコン層１０２ａと酸化シリコンの支持部１０１ｓに成膜温度がかかる。この高温処理時に、機械的、熱的な強度が低下して、支持部１０１ｓでシリコン層１０２ａが支持できなくなり、図１６（ｂ）のようにシリコン層１０２ａが傾いてしまう。
【００１４】
オーバーハング量のばらつきがある場合、マルチゲート構造のトランジスタになるゲート幅Ｗの全体値が変化してしまい、ソースドレイン電流のばらつきが大きくなり、所望のトランジスタ特性が得られないという結果になる。
更に、シリコン層１０２ａが傾いた場合、ゲート絶縁膜１０５やゲート電極１０６のシリコン層１０２ａへの被覆が悪くなり、部分的にゲート絶縁膜１０５が著しく薄くなり、トランジスタのリークパスとなってしまい、トランジスタ性能が劣化してしまう。
つまり、従来技術のウェットエッチングで酸化シリコンの支持部を形成する場合は、設計通りのトランジスタ性能が得られなくなる不具合が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は上記問題を鑑みてなされたものであり、半導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の課題を解決するため、本発明の半導体装置は、基板と、前記基板表面から凸状に形成された絶縁性の支持部と、前記支持部上に形成され、前記支持部の支持面よりも幅広の略円柱形状もしくは角部が丸められた直方体形状である半導体層と、前記半導体層を２つの領域に区分するように、前記半導体層の外周を被覆してゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極により２つに区分された領域における前記半導体層の少なくとも一部において形成された一対のソース・ドレイン領域とを有する。
【００１７】
上記の本発明の半導体装置は、基板の表面から凸状に絶縁性の支持部が形成され、支持部上に、支持部の支持面よりも幅広の略円柱形状もしくは角部が丸められた直方体形状である半導体層が形成され、半導体層を２つの領域に区分するように、半導体層の外周を被覆してゲート絶縁膜を介してゲート電極が形成され、ゲート電極により２つに区分された領域における半導体層の少なくとも一部において一対のソース・ドレイン領域が形成されている。
【００１８】
また、上記の課題を解決するため、本発明の半導体装置の製造方法は、表面に絶縁層が形成された基板に半導体層を形成する工程と、前記半導体層を直方体形状にパターン加工し、前記半導体層の形成領域を除く領域において前記絶縁層を露出させる工程と、露出した前記絶縁層の表面からエッチング処理することにより、前記絶縁層から、前記基板表面に凸状に突起して前記半導体層の幅より狭い支持面で前記半導体層を支持する絶縁性の支持部を形成する工程と、前記半導体層を２つの領域に区分するように、前記半導体層の外周を被覆してゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極により２つに区分された領域における前記半導体層の少なくとも一部において一対のソース・ドレイン領域を形成する工程とを有し、前記エッチング処理が、露出した前記絶縁層の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、前記第１処理で形成された生成物を分解及び蒸発させる第２処理とを含む。
【００１９】
上記の本発明の半導体装置の製造方法は、表面に絶縁層が形成された基板に半導体層を形成し、半導体層を直方体形状にパターン加工し、半導体層の形成領域を除く領域において絶縁層を露出させる。
次に、露出した絶縁層の表面からエッチング処理することにより、絶縁層から、基板表面に凸状に突起して半導体層の幅より狭い支持面で半導体層を支持する絶縁性の支持部を形成する。
次に、半導体層を２つの領域に区分するように、半導体層の外周を被覆してゲート絶縁膜を介してゲート電極を形成し、ゲート電極により２つに区分された領域における半導体層の少なくとも一部において一対のソース・ドレイン領域を形成する。
ここで、上記のエッチング処理が、露出した絶縁層の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、第１処理で形成された生成物を分解及び蒸発させる第２処理とを含む。
【発明の効果】
【００２０】
本発明の半導体装置は、半導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置である。
【００２１】
本発明の半導体装置の製造方法によれば、半導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置を製造できる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００２３】
第１実施形態
図１は、本実施形態に係る半導体装置の模式斜視図であり、図２（ａ）は図１中のＸ−Ｘ’における断面図であり、図２（ｂ）は図１中のＹ−Ｙ’における断面図であり、図２（ｃ）は図１中のＺ−Ｚ’における断面図である。
【００２４】
例えば、シリコン基板１０上に酸化シリコンの絶縁層１１が形成されており、この一部は基板表面から凸状に形成されて絶縁性の支持部１１ｓとされている。
例えば、上記の支持部１１ｓ上に、支持部１１ｓの支持面よりも幅広の直方体形状であるシリコン半導体層１２ａが形成されている。半導体層１２ａが支持部１１ｓに支持面より幅広であるので、半導体層１２ａが支持部１１ｓの支持面から廂状にはみだして形成されている。
【００２５】
また、例えば、半導体層１２ａを２つの領域に区分するように、半導体層１２ａの外周を被覆してゲート絶縁膜１５ａを介してゲート電極１６ａが形成されており、ゲート電極１６ａにより２つに区分された領域における半導体層１２ａの少なくとも一部において一対のソース・ドレイン領域１２ｂが形成されている。
【００２６】
上記の構成においては、ゲート電極１６ａにより被覆された領域における半導体層１２ａがチャネル形成領域となり、ゲート電極１６ａに印加される電圧に応じてチャネル形成領域１２ａにチャネルが形成され、ソース・ドレイン領域１２ｂ及びゲート電極１６ａに印加される電圧に応じてソース・ドレイン領域１２ｂ間にソース・ドレイン電流が流れる。
上記のようにして、マルチゲート型のＭＯＳＦＥＴが構成されている。
【００２７】
次に、上記の本実施形態に係る半導体装置の製造方法について説明する。
まず、図３（ａ）に示すように、例えば、基板１０上に酸化シリコンの絶縁膜１１を形成し、その上層にｐ型の導電性不純物を含有するシリコンからなる半導体層１２を形成して、ＳＯＩ（Silicon on Insulator）基板を形成する。
次に、例えば、ＳＯＩ基板の半導体層１２の上層に、ＣＶＤ（化学気相成長）法などにより、窒化シリコンからなり、ハードマスクとなるマスク層１３を形成する。
さらに、例えば、マスク層１３の上層に、フォトレジスト膜１４を成膜し、電子線を用いたフォトリソグラフィ工程などにより所定の素子パターンに加工する。素子となる領域の線幅は例えば４０ｎｍとする。
【００２８】
次に、図３（ｂ）に示すように、例えば、フォトレジスト膜１４をマスクとしてＲＩＥ（反応性イオンエッチング）によりマスク膜１３をエッチング加工して所定の素子パターンに加工された窒化シリコンであるハードマスク１３ａを形成する。
次に、例えば、必要に応じてフォトレジスト膜１４を除去し、半導体層１２を直方体に加工するため、ハードマスク１３ａをマスクとしてドライエッチングを施す。
【００２９】
上記のエッチング条件は、以下のようにする。
ＳｉＮエッチング：（ＣＦ4＝５０ｓｃｃｍ，圧力＝２．０Ｐａ，ソース／バイアスパワー＝１０００／１００Ｗ）
アッシング：（Ｏ2＝８０ｓｃｃｍ，圧力＝６．７Ｐａ，ソース／バイアスパワー＝７００／０Ｗ）
シリコンエッチング（メインエッチング）：（ＨＢｒ／Ｃｌ2＝１５０／８０ｓｃｃｍ，圧力 ＝１．３Ｐａ，８００／９０Ｗ）
シリコンエッチング（オーバーエッチング）：（ＨＢｒ／Ｏ2＝１８０／５ｓｃｃｍ，圧力＝１３．３Ｐａ，８００／１４０Ｗ）
上記のエッチングにより、図３（ｂ）に示すように、線幅Ｗ＝４０ｎｍの直方体形状の半導体層１２ａにパターン加工し、半導体層１２ａの形成領域を除く領域において絶縁層１１を露出させる。
【００３０】
次に、図４（ａ）に示すように、例えば、ハードマスク１３ａをマスクとしてドライエッチングを施し、露出している部分の絶縁層１１の表面を後退させて溝状に加工する。
上記のエッチング条件は、以下のようにする。
ＳｉＯ2エッチング：（Ｃ4Ｆ8／ＣＯ／Ａｒ＝８／５０／４００ｓｃｃｍ，圧力＝６．７Ｐａ，ＲＦパワー＝１８００Ｗ
【００３１】
上記の酸化シリコンのエッチング中おいて窒化シリコンのハードマスクの後退は僅かにあるが、シリコンの半導体層１２ａ自体はエッチングされない。
上記のエッチング時間を適切に設定して、絶縁層１１の表面に、例えば３０ｎｍ程度の所望の深さの凹状溝を形成する。
この後、硫酸過水洗浄を行ない、加工後の有機物などを除去する。
次に、ハードマスク１３ａを加熱リン酸処理で除去する。
上記のようにして、線幅Ｗ４０ｎｍの直方体形状のシリコンからなる半導体層１２ａと、その両側における絶縁層１１の表面における凹状溝１１ａが形成される。
【００３２】
次に、マルチゲート構造とするために、例えば、露出した絶縁層１１の表面からエッチング処理することにより、絶縁層１１から、基板表面に凸状に突起して半導体層１２ａの幅より狭い支持面で半導体層１２ａを支持する絶縁性の支持部を形成する。
上記のエッチング処理は、まず、第１処理として、露出した絶縁層１１の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する。次に、第２処理として、第１処理で形成された生成物を分解及び蒸発させる。
【００３３】
上記の第１処理について説明する。
図４（ｂ）に示すように、例えば、半導体層１２ａの下部における絶縁層１１の凹状溝１１ａの側壁及び底面を、ＮＨ3，ＨＦ，Ａｒからなる混合ガス雰囲気でケミカルエッチングする。
具体的には、エッチング装置のケミカルエッチング室にウェーハを搬送し、ウェーハ用ステージにウェーハを載置した後に、以下のガス雰囲気をつくり、絶縁層１１の凹状溝１１ａの側面及び底面にＳｉを含む錯体を形成させる。
【００３４】
上記のガス雰囲気は以下のようにする。
ＮＨ3／ＨＦ／Ａｒ＝５０／５０／８０ｓｃｃｍ，圧力＝６．７Ｐａ，ステージ温度＝３０℃
【００３５】
上記の混合ガス雰囲気での化学反応は、以下のように説明される。
ケミカルエッチング室に、気相でＨＦ／ＮＨ3／Ａｒが供給されると、絶縁層１１の凹状溝１１ａの側壁及び底面に露出している酸化シリコンの表面に、ガスがラングミュア吸着される。同時に次のような化学反応が進行する。
【００３６】
［化１］
ＳｉＯ2＋４ＨＦ→ＳｉＦ4＋２Ｈ2Ｏ                 （１）
ＳｉＦ4＋２ＮＨ3＋２ＨＦ→（ＮＨ4）2ＳｉＦ6       （２）
【００３７】
つまり、ＨＦで一旦、ＳｉＦ4とＨ2Ｏが生成した後に、ＮＨ3とＨＦとＳｉＦ4の化学反応により、酸化シリコンからなる絶縁層１１の表面に、（ＮＨ4）2ＳｉＦ6の錯体の層１１ｃが形成されるものである。
この反応は、ラングミュア吸着による分子数層レベルのガス吸着に支配されており、吸着ガス分子の被覆率が飽和すると自己停止する。したがって、（ＮＨ4）2ＳｉＦ6錯体１１ｃの生成量も飽和する。
【００３８】
次に、第２処理として、（ＮＨ4）2ＳｉＦ6の錯体１１ｃで被覆されたウェーハを加熱室に搬送して、加熱用ステージに載置した後に、ヒーター加熱を開始して、（ＮＨ4）2ＳｉＦ6の錯体をＳｉＦ4などに分解して蒸発させる。
【００３９】
上記の加熱条件は以下のようにする。
ステージ温度＝２００℃，圧力＝２６．７Ｐａ
この反応は以下の式で説明される。酸化シリコンの絶縁層１１の表面に被覆した（ＮＨ4）2ＳｉＦ6の錯体は、基板温度が２００℃に加熱されると、ＳｉＦ4、ＮＨ3、ＨＦなどに分解して蒸発し、ガスとしてドライポンプにより排気される。
【００４０】
［化２］
（ＮＨ4）2ＳｉＦ6→ＳｉＦ4＋２ＮＨ3＋ＨＦ
【００４１】
上記のケミカルエッチングは表面反応を利用しているので、パターンの疎密差が生じないなどの大きなメリットがある。
例えば、ガスの供給時間を設定することで、酸化シリコンの絶縁層１１の形成された凹状溝１１ａの側面のサイドエッチング量（片側値）ａ，ｂを例えば１４ｎｍなどの所望の値にでき、このようにしてサイドエッチングする。
上記のサイドエッチング量ａ，ｂは、ガスエッチングの特性上、パターン依存なく高精度に制御することができる。ａ，ｂの加工ばらつきは４ｎｍ以下に保持される。したがって、酸化シリコンの絶縁層１１からなる支持部１１ｓとして、寸法誤差が４ｎｍ以下のものが形成される。
例えば、支持部１１ｓの支持寸法は、半導体層１２ａの矩形断面の水平方向の長さの２０％以上１００％未満とする。２０％よりも小さい場合は支持部によるシリコンボディー支持強度が機械的、熱的にも低下して、ボディーが傾いてしまう。１００％では、半導体層１２ａの底面をＭＯＳＦＥＴのゲート部分にできない。
【００４２】
図５は、上記の半導体層１２ａが形成された段階における模式斜視図であり、図６（ａ）は図５中のＸ−Ｘ’における断面図であり、図６（ｂ）は図５中のＹ−Ｙ’における断面図である。
上記のようにして、マルチゲート構造のもとになる、シリコンからなる半導体層１２ａと酸化シリコンの絶縁層１１及び支持部１１ｓが形成される。
【００４３】
次に、図７（ａ）に示すように、例えば、ＡＬＤ（Atomic Layer Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などにより、半導体層１２ａの表面全面にゲート絶縁膜１５を形成し、さらにゲート絶縁膜１５の表面にゲート電極となる導電層１６を形成する。
例えば、以下の条件のＡＬＤ法及びＭＯＣＶＤ法による処理を行う。
ＡＬＤ：Ｈｆ（ＮＯ3）4＋Ｈ2Ｏを１００サイクル、デポジション温度＝２００℃、
及び、４００℃、Ｎ2アニール
ＭＯＣＶＤ：（Ｎｅｔ2）3Ｔａ＝Ｎ Ｂｕt、圧力＝３．０Ｐａ、デポジション温度＝５００℃
【００４４】
上記のプロセスにより、ＨｆＯ2を６ｎｍ形成してゲート絶縁膜１５とし、ＴａＮを２０ｎｍ形成して導電層１６とする。
ゲート絶縁膜１５と導電層１６の堆積は、半導体層１２ａのあらゆる面に対して良好な被覆性を持つ。したがって、きわめて膜厚均一性の良い膜が成膜される。
【００４５】
次に、図７（ｂ）に示すように、フォトレジスト１７を当該基板に塗布、ベークして、導電層１６が成膜された半導体層１２ａ間を埋め込む。レジストの膜厚は、導電層１６の上面のみが露出するように調整する。
この導電層１６の上面のみが露出した基板にＳＯＧ（Spin on Glass）を塗布して、ハードマスク用のＳＯＧ膜１８を成膜する。
さらに、フォトレジスト膜１９を塗布して成膜し、電子線リソグラフィーにより、パターン加工してフォトレジスト膜１９をパターン形成する。
上記のようにして、ゲート長３０ｎｍを持つゲート電極用パターンを形成する。
【００４６】
次に、図８（ａ）に示すように、ゲート電極用パターンのフォトレジスト膜１９をマスクとして導電層１６を加工して、半導体層１２ａを２つの領域に区分するように、シリコン層１２ａの外周を被覆して、所定のパターンでゲート電極１６ａとする。
まず、フォトレジスト膜１９をマスクとしてＳＯＧ膜１８をパターン加工し、ハードマスク１８ａとする。
上記のＳＯＧ膜１８のエッチング条件は、以下のようにする。
ＳＯＧ膜エッチング：ＣＨＦ3＝５０ｓｃｃｍ，圧力＝２．０Ｐａ，ソース／バイアスパワー＝１０００／１００Ｗ
【００４７】
次に、例えば、アッシングと後洗浄を行ない、フォトレジスト１９と埋め込まれたレジストを除去する。
次に、ＳＯＧからなるハードマスク１８ａを用いて、導電層１６をエッチング加工する。
上記のゲート電極加工のエッチング条件は、以下のようにする。
ＴａＮエッチング（メインエッチング）：Ｃｌ2／Ａｒ＝１５０／８０ｓｃｃｍ，圧力＝１．３Ｐａ，８００／９０Ｗ
ＴａＮエッチング（オーバーエッチング）：Ｃｌ2／Ｏ2＝１８０／３ｓｃｃｍ，圧力＝１３．３Ｐａ，８００／１４０Ｗ
【００４８】
例えば、導電層１６のＴａＮの膜厚は２０ｎｍと薄膜であるが、メタルの仕事関数は設計通りの値を持つ。導電層１６は、高い段差を持つ本構造のエッチングにも有利に働く。
高い段差部分をオーバーエッチングしている時に、早く露出したＨｆＯ2ゲート絶縁膜１５の表面は、オーバーエッチングの始めから、極薄い反応生成物で覆われ保護されているのでエッチングされることはない。したがって、シリコン半導体層１２ａが、イオン衝突による物理的ダメージを受けずに、ゲート電極となるＴａＮの導電層１６を高精度に加工することができる。
【００４９】
次に、図８（ｂ）に示すように、例えばイオン注入により、ゲート電極により２つに区分された領域におけるシリコン層１２ａ中にソース・ドレイン領域１２ｂを形成して、マルチゲート構造のＭＯＳＦＥＴを形成することができる。
例えば、ＳＯＧ１８ａをハードマスクとして、既知のイオン注入法でＡｓイオンを注入する。イオン注入は、ウェーハのノッチ位置を角度９０度ずつ回転させて４方向から照射することで、シリコン半導体層１２ａの被イオン注入領域すべてにイオンを打ち込むことができる。
【００５０】
次に、例えば、ＤＨＦ溶液によるウェットエッチングにより、露出している部分のＨｆＯ2ゲート絶縁膜１５を除去してゲートパターンのゲート絶縁膜１５ａとする。ゲート絶縁膜はイオン注入したイオンの貫通を受けているので、膜質が著しく脆弱化しており、容易にウェットエッチングにより除去できる。
さらに、ハードマスク１８ａも同時にウェットエッチングする。
さらに、ラピッドサーマルアニーリング法などより、ソース・ドレイン領域１２ｂの不純物活性化を行ない、ソース・ドレイン領域１２ｂが形成される。
【００５１】
ＳＯＩ基板を準備した段階で、シリコン半導体層はｐ型でドーピングされていたので、ソース・ドレイン領域を形成した段階で、マルチゲート構造を持つ、ｎ型ＭＯＳＦＥＴの基本構造が完成する。
ここからのプロセスは、例えば、層間絶縁膜を形成し、ゲート電極用とソース・ドレイン電極用のコンタクトを形成、ゲート電極とソース・ドレイン用のメタライゼーション、シンターリング、フォーミングアニールなどを経て、図１及び図２に示すようなマルチゲート型のｎ型ＭＯＳＦＥＴを形成することができる。
【００５２】
従来方法によるマルチゲート型のＭＯＳＦＥＴと本実施形態のＭＯＳＦＥＴの電気的特性では、本実施形態の方が、ソース・ドレイン電流Ｉｄｓのばらつきが小さかった。
【００５３】
本実施形態の半導体装置の製造方法によれば、半導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置を製造できる。
【００５４】
第２実施形態
図９は、本実施形態に係る半導体装置の模式斜視図であり、図１０（ａ）は図９中のＸ−Ｘ’における断面図であり、図１０（ｂ）は図９中のＹ−Ｙ’における断面図であり、図１０（ｃ）は図９中のＺ−Ｚ’における断面図である。
【００５５】
半導体層１２ａが、略円柱形状もしくは角部が丸められた直方体形状であることを除いて、実質的に第１実施形態の半導体装置と同様の構成のマルチゲート型のＭＯＳＦＥＴが構成されている。図面上は略円柱形状の半導体層について示しているが、これに限らず、角部が丸められた直方体形状にも適用できる。
【００５６】
上記の本実施形態の半導体装置は、導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置である。
【００５７】
次に、上記の本実施形態の半導体装置の製造方法について説明する。
まず、第１実施形態の図５及び図６に示す段階まで、第１実施形態の各工程と同様に行う。
次に、例えば、酸化シリコンの支持部１１ｓ上に半導体層１２ａが形成された状態で、ＤＨＦ処理などで表面を清浄にし、さらに、アニール炉で当該基板を熱処理する。
アニール条件は、以下のようにする。
Ｈ2雰囲気、９００〜１１００℃
【００５８】
上記の熱処理により、矩形断面を持つ直方体形状の半導体層が、表面からリフローされ、シリコン表面の表面張力の働きで円形断面をもつ略円柱形状になる。
図１１は、上記の略円柱形状の半導体層１２ａが形成された段階における模式斜視図であり、図１２（ａ）は図１１中のＸ−Ｘ’における断面図であり、図１２（ｂ）は図１１中のＹ−Ｙ’における断面図である。
【００５９】
上記の円柱形状の半導体層１２ａは、下層の酸化シリコンの支持部１１ｓに機械的、熱的に支持しており、傾くことなく安定な構造を維持する。
支持部の支持寸法は、シリコン円柱体断面の直径の２０％以上１００％未満とする。２０％よりも小さい場合は、支持部１１ｓによる半導体層１２ａの支持強度が機械的、熱的にも低下して、半導体層１２ａが傾いてしまう。１００％では、シリコン立方体の底面をＭＯＳＦＥＴのゲート部分に出来ない。
【００６０】
次に、図１３（ａ）に示すように、例えば、ＡＬＤ（Atomic Layer Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などにより、半導体層１２ａの表面に全面にゲート絶縁膜１５を形成し、さらにゲート絶縁膜１５の表面にゲート電極となる導電層１６を形成する。
例えば、以下の条件のＡＬＤ法及びＭＯＣＶＤ法による処理を行う。
ＡＬＤ：Ｈｆ（ＮＯ3）4＋Ｈ2Ｏを１００サイクル、デポジション温度＝２００℃、
及び、４００℃、Ｎ2アニール
ＭＯＣＶＤ：（Ｎｅｔ2）3Ｔａ＝Ｎ Ｂｕt、圧力＝３．０Ｐａ、デポジション温度＝５００℃
【００６１】
上記のプロセスにより、ＨｆＯ2を６ｎｍ形成してゲート絶縁膜１５とし、ＴａＮを２０ｎｍ形成して導電層１６とする。
ゲート絶縁膜１５と導電層１６の堆積は、半導体層１２ａのあらゆる面に対して良好な被覆性を持つ。したがって、きわめて膜厚均一性の良い膜が成膜される。
【００６２】
次に、図１３（ｂ）に示すように、フォトレジスト１７を当該基板に塗布、ベークして、導電層１６が成膜された半導体層１２ａ間を埋め込む。レジストの膜厚は、半導体層１２aの断面の直径の位置となる高さに調整して、導電層１６の上面を露出させる。
この導電層１６の上面が露出した基板にＳＯＧ（Spin on Glass）を塗布して、ハードマスク用のＳＯＧ膜１８を成膜する。
さらに、フォトレジスト膜１９を塗布して成膜し、電子線リソグラフィーにより、パターン加工してフォトレジスト膜１９をパターン形成する。
上記のようにして、ゲート長３０ｎｍを持つゲート電極用パターンを形成する。
【００６３】
次に、図１４（ａ）に示すように、ゲート電極用パターンのフォトレジスト膜１９をマスクとして導電層１６を加工して、半導体層１２ａを２つの領域に区分するように、シリコン層１２ａの外周を被覆して、所定のパターンでゲート電極１６ａとする。
まず、フォトレジスト膜１９をマスクとしてＳＯＧ膜１８をパターン加工し、ハードマスク１８ａとする。
上記のＳＯＧ膜１８のエッチング条件は、以下のようにする。
ＳＯＧ膜エッチング：ＣＨＦ3＝５０ｓｃｃｍ，圧力＝２．０Ｐａ，ソース／バイアスパワー＝１０００／１００Ｗ
【００６４】
次に、例えば、アッシングと後洗浄を行ない、フォトレジスト１９と埋め込まれたレジストを除去する。
次に、ＳＯＧからなるハードマスク１８ａを用いて、導電層１６をエッチング加工する。
上記のゲート電極加工のエッチング条件は、以下のようにする。
ＴａＮエッチング（メインエッチング）：Ｃｌ2／Ａｒ＝１５０／８０ｓｃｃｍ，圧力＝１．３Ｐａ，８００／９０Ｗ
ＴａＮエッチング（オーバーエッチング）：Ｃｌ2／Ｏ2＝１８０／５ｓｃｃｍ，圧力＝１３．３Ｐａ，８００／１４０Ｗ
【００６５】
例えば、導電層１６のＴａＮの膜厚は２０ｎｍと薄膜であるが、メタルの仕事関数は設計通りの値を持つ。導電層１６は、高い段差を持つ本構造のエッチングにも有利に働く。
高い段差部分をオーバーエッチングしている時に、早く露出したＨｆＯ2ゲート絶縁膜１５の表面は、オーバーエッチングの始めから、極薄い反応生成物で覆われ保護されているのでエッチングされることはない。したがって、シリコン半導体層１２ａが、イオン衝突による物理的ダメージを受けずに、ゲート電極となるＴａＮの導電層１６を高精度に加工することができる。
【００６６】
次に、図１４（ｂ）に示すように、例えばイオン注入により、ゲート電極により２つに区分された領域におけるシリコン層１２ａ中にソース・ドレイン領域１２ｂを形成して、マルチゲート構造のＭＯＳＦＥＴを形成することができる。
例えば、ＳＯＧ１８ａをハードマスクとして、既知のイオン注入法でＡｓイオンを注入する。イオン注入は、ウェーハのノッチ位置を角度９０度ずつ回転させて４方向から照射することで、シリコン半導体層１２ａの被イオン注入領域すべてにイオンを打ち込むことができる。
【００６７】
次に、例えば、ＤＨＦ溶液によるウェットエッチングにより、露出している部分のＨｆＯ2ゲート絶縁膜１５を除去する。ゲート絶縁膜はイオン注入したイオンの貫通を受けているので、膜質が著しく脆弱化しており、容易にウェットエッチングにより除去できる。
さらに、ハードマスク１８ａも同時にウェットエッチングする。
さらに、ラピッドサーマルアニーリング法などより、ソース・ドレイン領域１２ｂの不純物活性化を行ない、ソース・ドレイン領域１２ｂが形成される。
【００６８】
ＳＯＩ基板を準備した段階で、シリコン半導体層はｐ型でドーピングされていたので、ソース・ドレイン領域を形成した段階で、マルチゲート構造を持つ、ｎ型ＭＯＳＦＥＴの基本構造が完成する。
ここからのプロセスは、例えば、層間絶縁膜を形成し、ゲート電極用とソース・ドレイン電極用のコンタクトを形成、ゲート電極とソース・ドレイン用のメタライゼーション、シンターリング、フォーミングアニールなどを経て、図９及び図１０に示すようなマルチゲート型のｎ型ＭＯＳＦＥＴを形成することができる。
【００６９】
本実施形態でマルチゲート型のＭＯＳＦＥＴを作成して電気的特性を調べた。従来のプレーナー型のＭＯＳＦＥＴと本実施形態のＳｉチューブ型のマルチゲートＭＯＳＦＥＴを比較すると、同じゲート面積であっても本実施形態の方が伝達コンダクタンスが高いことがわかった。
【００７０】
本実施形態の半導体装置の製造方法によれば、半導体層の下面を支える支持部の加工精度が高められた高品質かつ高性能なマルチゲートを持つＭＯＳＦＥＴを有する半導体装置を製造できる。
【００７１】
上記の第１実施形態によれば、マルチゲートを持つＭＯＳ型トランジスタの構造において、直方体形状の半導体層の下面を支える、ＳｉＯ2絶縁膜からなる支持部の支持寸法の加工精度を４ｎｍ以下にして、かつ、機械的、熱的な安定性を維持できる寸法範囲とすることを特徴とする半導体装置を提供するものである。
【００７２】
また、上記の第２実施形態によれば、Ｓｉチューブ構造を持つＭＯＳ型トランジスタの構造において、略円柱形状の半導体層の下面を支える、ＳｉＯ2絶縁膜からなる支持部の支持寸法の加工精度を４ｎｍ以下にして、かつ、機械的、熱的な安定性を維持できる寸法範囲とすることを特徴とする半導体装置を提供するものである。
高品質で高性能なマルチゲート又はＳｉチューブ構造を持つＭＯＳ型トランジスタを得ることができる。
【００７３】
本発明は上記の説明に限定されない。
例えば、上記の実施形態では、ゲート電極、絶縁膜にＴａＮ、ＨｆＯ2を用いていたが、メタル／ゲート絶縁膜もしくはポリシリコン／ゲート絶縁膜構造に応用できる材料であれば良い。
また、上記の実施形態では、メタルゲートエッチングのガスにＣｌ2系を用いたが、ＳＦ6，ＨＢｒ，ＢＣｌ3系などのエッチングできるガスを用いることができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００７４】
本発明の半導体装置は、ＭＯＳＦＥＴを有する半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、ＭＯＳＦＥＴを有する半導体装置を製造する方法に適用できる。
【図面の簡単な説明】
【００７５】
【図１】図１は、本発明の第１実施形態に係る半導体装置の模式斜視図である。
【図２】図２（ａ）は図１中のＸ−Ｘ’における断面図であり、図２（ｂ）は図１中のＹ−Ｙ’における断面図であり、図２（ｃ）は図１中のＺ−Ｚ’における断面図である。
【図３】図３（ａ）及び図３（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）及び図４（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式斜視図である。
【図６】図６（ａ）は図５中のＸ−Ｘ’における断面図であり、図６（ｂ）は図５中のＹ−Ｙ’における断面図である。
【図７】図７（ａ）及び図７（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）及び図８（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９は、本発明の第２実施形態に係る半導体装置の模式斜視図である。
【図１０】図１０（ａ）は図９中のＸ−Ｘ’における断面図であり、図１０（ｂ）は図９中のＹ−Ｙ’における断面図であり、図１０（ｃ）は図９中のＺ−Ｚ’における断面図である。
【図１１】図１１は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す模式斜視図である。
【図１２】図１２（ａ）は図１１中のＸ−Ｘ’における断面図であり、図１２（ｂ）は図１１中のＹ−Ｙ’における断面図である。
【図１３】図１３（ａ）及び図１３（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】図１６（ａ）及び図１６（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
【００７６】
１０…基板、１１…絶縁層、１１ａ…凹状溝、１１ｃ…錯体、１１ｓ…支持部、１２，１２ａ…半導体層、１２ｂ…ソース・ドレイン領域、１３…マスク層、１３ａ…ハードマスク、１４…フォトレジスト膜、１５，１５ａ…ゲート絶縁膜、１６…導電層、１６ａ…ゲート電極、１７…レジスト膜、１８…ＳＯＧ膜、１８ａ…ハードマスク、１９…フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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