(57)【要約】【課題】半導体集積回路のテスト時間を短縮すること。【解決手段】本発明に係る半導体集積回路１は、ＲＡＭ２と、そのＲＡＭ２のリテンションテストを制御するコントロール回路１０とを備えている。コントロール回路１０は、リテンションテスト中、ＲＡＭ２と他の内部回路３との間の電気的接続を遮断する。そして、リテンションテストが終了した後、コントロール回路１０は、ＲＡＭ２と出力端子ＯＵＴとの間の電気的接続を確保し、ＲＡＭ２に保持されたデータを出力端子ＯＵＴに出力する。【選択図】図３
2007305638.tif 000002
【特許請求の範囲】
【請求項１】
ＲＡＭと、
前記ＲＡＭのリテンションテストを制御するコントロール回路と
を備え、
前記コントロール回路は、前記リテンションテスト中、前記ＲＡＭと他の内部回路との間の電気的接続を遮断し、また、前記リテンションテストが終了した後、前記ＲＡＭと出力端子との間の電気的接続を確保し、前記ＲＡＭに保持されたデータを前記出力端子に出力する
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記コントロール回路は、前記リテンションテストと並行して行われる他のテストの結果を示す結果信号を受け取り、前記リテンションテストが終了した後、前記結果信号がパスを示している場合に、前記電気的接続を確保し、前記ＲＡＭに保持されたデータを前記出力端子に出力する
半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路であって、
前記コントロール回路は、前記ＲＡＭと前記他の内部回路及び前記出力端子との間に介在するトライステート回路を有し、
前記トライステート回路は、前記リテンションテスト中に非活性化され、また、前記リテンションテストが終了した後、前記結果信号がパスを示している場合に、活性化される
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路であって、
前記コントロール回路は更に、前記リテンションテストを指示するリテンションテスト信号及び前記結果信号が入力されるＡＮＤ回路を有し、
前記ＡＮＤ回路の出力が前記トライステート回路の状態を制御する
半導体集積回路。
【請求項５】
請求項１乃至４のいずれかに記載の半導体集積回路であって、
更に、
前記リテンションテスト時に、前記ＲＡＭだけに供給される第１電源電圧が入力される第１電源端子と、
前記リテンションテスト時以外に、前記ＲＡＭを含む内部回路に供給される第２電源電圧が入力される第２電源端子と
を備える
半導体集積回路。
【請求項６】
ＲＡＭを備える半導体集積回路のテスト方法であって、
（Ａ）前記ＲＡＭと他の内部回路との間の電気的接続を遮断し、前記ＲＡＭのリテンションテストを行うステップと、
（Ｂ）前記（Ａ）ステップと並行して、前記リテンションテストと異なる他のテストを行うステップと、
（Ｃ）前記他のテストの結果がフェイルである場合、前記半導体集積回路のテストを終了させるステップと、
（Ｄ）前記（Ａ）ステップの後、前記他のテストの結果がパスである場合、前記ＲＡＭと出力端子との間の電気的接続を確保し、前記ＲＡＭに保持されたデータを前記出力端子に出力するステップと
を有する
テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びそのテスト方法に関する。特に、本発明は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を搭載した半導体集積回路及びそのテスト方法に関する。
【背景技術】
【０００２】
ＲＡＭを搭載したＬＳＩ（半導体集積回路）に対しては、そのＲＡＭのデータ保持特性を検査するための「リテンションテスト」が行われる。リテンションテストにおいては、ＲＡＭにデータが書き込まれた後、比較的長い期間、そのＲＡＭは待機状態に置かれる。その長い期間の経過後、ＲＡＭに保持されているデータが読み出され、データ保持特性が評価される。このように、リテンションテストは、比較的長い所定の期間を必要とする。
【０００３】
リテンションテストに加えて、ＲＡＭを搭載したＬＳＩに対しては様々なテストが行われる。例えば、ＲＡＭのリード／ライト特性のテスト、ＤＣテスト、ランダムロジック部のテスト等を行う必要がある。従って、リテンションテストに要する時間の増大は、ＬＳＩのテスト全体に要する時間の増大を招く。
【０００４】
特許文献１には、ＲＡＭを有するＬＳＩのテスト時間の短縮を目的とするテスト方法が記載されている。そのテスト方法によれば、まず、リテンションテストが行なわれるべきＲＡＭにデータが書き込まれる。次に、データが書込まれたＲＡＭが書込禁止状態に設定される。次に、データが書込まれたＲＡＭ以外の回路部であって、リテンションテストのデータ保持期間中に並行してテストされ得る回路部が選択される。次に、選択された回路部のテストのうち、データ保持期間内に終了し得るテスト項目が選択される。次に、選択されたテスト項目が、上記データ保持期間内に実行される。
【０００５】
【特許文献１】特開平１１−２３６７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＲＡＭを搭載した半導体集積回路に、テスト時間を短縮することができる回路を実装することが望まれる。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明に係る半導体集積回路（１）は、ＲＡＭ（２）と、そのＲＡＭ（２）のリテンションテストを制御するコントロール回路（１０）とを備えている。コントロール回路（１０）は、リテンションテスト中、ＲＡＭ（２）と他の内部回路（３）との間の電気的接続を遮断する。そして、リテンションテストが終了した後、コントロール回路（１０）は、ＲＡＭ（２）と出力端子（ＯＵＴ）との間の電気的接続を確保し、ＲＡＭ（２）に保持されたデータを出力端子（ＯＵＴ）に出力する。
【０００９】
このようなコントロール回路（１０）が設けられることにより、リテンションテストの最中に、ＲＡＭ（２）と他の内部回路（３）とを独立して制御することが可能となる。従って、リテンションテストと並行して、他のテストを実行することが可能となる。その結果、半導体集積回路（１）のテスト全体に要する時間が短縮される。
【発明の効果】
【００１０】
本発明に係る半導体集積回路には、テスト全体に要する時間を短縮することができるコントロール回路が実装される。その結果、半導体集積回路のテスト時間が短縮される。
【発明を実施するための最良の形態】
【００１１】
添付図面を参照して、本発明の実施の形態に係る半導体集積回路（ＬＳＩ）及びそのテスト方法を説明する。本実施の形態に係るＬＳＩは、少なくとも１つのＲＡＭを備えている。
【００１２】
図１は、本実施の形態に係るＬＳＩ１を概略的に示すブロック図である。ＬＳＩ１は、ＲＡＭ２、ロジック回路部３、アナログ回路部４を備えている。更に、ＬＳＩ１は、ＲＡＭのリテンションテストを制御するコントロール回路を搭載している。
【００１３】
このようなＬＳＩ１に対しては様々なテストが行われる。例えば、ＲＡＭ２のリテンションテスト、ＲＡＭ２のリード／ライト特性のテスト、ロジック回路部３のテスト、ＤＣテスト等が行われる。図２は、本実施の形態に係るＬＳＩのテスト方法を示すフローチャートである。ある段階で、ＲＡＭ２に関するリテンションテストが実施される。この時、リテンションテストと並行して、そのリテンションテストの期間内に終了し得る他のテストが実施される（ステップＳ１）。例えば、ロジック回路部３の機能テストが実施される。リテンションテストの終了後、更に他のテストが残っている場合（ステップＳ２；Ｙｅｓ）、そのテストが実施される（ステップＳ３）。全てのテストが終了すれば（ステップＳ２；Ｎｏ）、処理は終了する。
【００１４】
このようにリテンションテストと並行して他のテストが実施されるため、全体としてのＬＳＩ１のテスト時間が短縮される。特に、リテンションテストは、ＲＡＭ２のデータ保持特性を検査するためのテストであり、比較的長い期間を必要とする。そのような長い期間が有効に利用されるため、ＬＳＩ１全体のテスト時間を効率的に短縮することが可能となる。
【００１５】
図２に示されたテスト方法を実現するためには、リテンションテストと並行して行われる他のテストがＲＡＭ２の動作に影響を与えることを阻止する必要がある。つまり、リテンションテストの最中、ＲＡＭ２と他の内部回路とを独立して制御することが必要である。そのような制御を実現するための回路が、図１に示されたコントロール回路１０である。
【００１６】
図３は、本実施の形態に係るＬＳＩ１をより詳細に示しており、その中には、コントロール回路１０の構成の一例も示されている。そのコントロール回路１０は、ＲＡＭ２と他の内部回路、例えばロジック回路部３との間に介在している。また、コントロール回路１０は、ＲＡＭ２と出力端子ＯＵＴとの間に介在している。コントロール回路１０には、所定の入力端子からリテンションテスト信号／ＲＴＥＮ及び結果信号ＲＳＴが入力される。リテンションテスト信号／ＲＳＴは、リテンションテストを指示する信号である。結果信号ＲＳＴは、リテンションテストと並行して行われる他のテストの結果を示す信号である。例えば、他のテストの結果がパスの場合、結果信号ＲＳＴはＨｉｇｈ（“１”）に設定され、その結果がフェイルの場合、結果信号ＲＳＴはＬｏｗ（“０”）に設定される。
【００１７】
図３に示されるように、コントロール回路１０は、リテンションテスト回路１１、トライステートバッファ１２、及びＡＮＤ回路１３を有している。
【００１８】
リテンションテスト回路１１は、リテンションテスト信号／ＲＴＥＮに応答して、ＲＡＭ２に関するリテンションテストを行う。具体的には、リテンションテスト信号／ＲＴＥＮがＬｏｗ（“０”）に設定されると、リテンションテスト回路１１は、リテンションテストを開始し、ＲＡＭ２にテストデータＤＷを書き込む。リテンションテスト信号／ＲＴＥＮがＨｉｇｈ（“１”）に設定されると、リテンションテスト回路１１は、ＲＡＭ２に保持されている保持データＤＲを読み出し、リテンションテストを終了させる。
【００１９】
トライステートバッファ１２は、リテンションテスト回路１１と出力端子ＯＵＴや他の内部回路との間に介在している。トライステートバッファ１２の入力は、リテンションテスト回路１１に接続されており、その出力は、出力端子ＯＵＴに接続されている。トライステートバッファ１２は、活性状態（ＥＮＡＢＬＥ状態）の時、ＲＡＭ２から読み出された保持データＤＲを受け取り、その保持データＤＲを出力端子ＯＵＴに出力する。また、トライステートバッファ１２は、非活性状態（ＤＩＳＡＢＬＥ状態）の時、リテンションテスト回路１１すなわちＲＡＭ２と出力端子ＯＵＴや他の内部回路との間の電気的接続を遮断する。その活性状態／非活性状態を制御する制御信号が、ＡＮＤ回路１３の出力信号である。
【００２０】
ＡＮＤ回路１３には、リテンションテスト信号／ＲＴＥＮ及び結果信号ＲＳＴが入力される。そして、ＡＮＤ回路１３の出力はトライステートバッファ１２の制御端子に接続されており、その出力信号がトライステートバッファ１２の状態を制御する。リテンションテスト信号／ＲＴＥＮがＬｏｗの場合、トライステートバッファ１２はＤＩＳＡＢＬＥ状態になる。また、結果信号ＲＳＴがＬｏｗの場合も、トライステートバッファ１２はＤＩＳＡＢＬＥ状態になる。リテンションテスト信号／ＲＴＥＮと結果信号ＲＳＴの両方がＨｉｇｈの場合、トライステートバッファ１２はＥＮＡＢＬＥ状態になる。
【００２１】
ロジック回路部３には、テスト入力端子ＴＥＳＴが接続されている。このテスト入力端子ＴＥＳＴにはＬＳＩテスタが接続される。ロジック回路部３の機能テスト時、ＬＳＩテスタからテスト入力端子ＴＥＳＴを通してロジック回路部３にテストデータが入力される。ロジック回路部３から出力されるデータは、出力端子ＯＵＴを通してＬＳＩテスタに出力される。
【００２２】
更に、図３に示されるＬＳＩ１は、電源端子ＰＳとＲＡＭ専用電源端子ＰＳＲを備えている。電源端子ＰＳにはＬＳＩ１を動作させるための電源電圧が入力され、その電源電圧は、ＲＡＭ２やロジック回路３などに供給される。通常動作時、ＲＡＭ２やロジック回路３は、その電源電圧に基づいて動作する。一方、ＲＡＭ専用電源端子ＰＳＲには、リテンションテスト時、ＲＡＭ専用の電源電圧が供給される。リテンションテストの最中、ＲＡＭ２は、電源端子ＰＳから供給される電源電圧の代わりに、電源端子ＰＳＲから供給される専用の電源電圧に基づいて動作することができる。すなわち、リテンションテストにおいて、ＲＡＭ２と他の内部回路の電源電圧を独立して制御することが可能となる。例えば、ＲＡＭ専用の電源電圧を通常の電源電圧よりも下げることによって、リテンションテストにおける余分な消費電力を削減することが可能となる。
【００２３】
図４は、図３に示されたＬＳＩ１のリテンションテスト中の動作を示すフローチャートである。図４に示されるフローは、図２中のステップＳ１に相当する。図４に示されるフローチャートと既出の図３を参照して、本実施の形態に係るリテンションテスト（ステップＳ１）を説明する。
【００２４】
ステップＳ１１：
リテンションテスト信号／ＲＴＥＮが活性化され、“０”に設定される。この段階で、他のテストの結果を示す結果信号ＲＳＴは任意である。例えば、結果信号ＲＳＴは“０”である。
【００２５】
ステップＳ１２：
リテンションテスト信号／ＲＴＥＮが“０”に設定されると、リテンションテスト回路１１は活性化され、リテンションテストを開始する。リテンションテスト回路１１は、リテンションテスト用のテストデータをＲＡＭ２に書き込む。
【００２６】
ステップＳ１３：
同時に、リテンションテスト信号／ＲＴＥＮが“０”に設定されるため、ＡＮＤ回路１３の出力は“０”となる。従って、トライステートバッファ１２はＤＩＡＳＢＬＥ状態（ハイインピーダンス状態）となる。その結果、ＲＡＭ２とロジック回路部３や出力端子ＯＵＴとの間の電気的接続が遮断される。つまり、コントロール回路１０は、リテンションテスト中、ＲＡＭ２と他の内部回路との間の電気的接続を遮断する。これにより、ＲＡＭ２と他の内部回路を独立に制御することが可能となる。また、ＲＡＭ２には、ＲＡＭ専用電源端子ＰＳＲから、ＲＡＭ専用の電源電圧が供給されてもよい。つまり、リテンションテストにおいて、ＲＡＭ２と他の内部回路の電源電圧が独立して制御されてもよい。
【００２７】
ステップＳ１４：
ＲＡＭ２は、所定の期間、待機状態に置かれる。つまり、ＲＡＭ２に対しては、所定の期間、データの書き換えも読み出しも行われない。
【００２８】
ステップＳ１５：
ステップＳ１４と並行して、リテンションテスト以外のテストが実施される。そのテストは、ＲＡＭ２が待機状態に置かれる所定の期間中に終了するテストである。例えば、ロジック回路部３の機能テストが行われる。この時、テスト入力端子ＴＥＳＴにはＬＳＩテスタが接続される。そして、ＬＳＩテスタからテスト入力端子ＴＥＳＴを通してロジック回路部３にテストデータが入力される。ロジック回路部３から出力されるデータは、出力端子ＯＵＴを通してＬＳＩテスタに出力される。ここで、ＲＡＭ２と出力端子ＯＵＴやロジック回路部３との間の電気的接続が遮断されているため、ロジック回路部３の機能テストは、ＲＡＭ２のリテンションテストに影響を与えない。
【００２９】
ステップＳ１６：
ＬＳＩテスタは、ロジック回路部３から読み出されたデータをテストデータと比較し、ロジック回路部３が所望の動作を行なっているか否か判定する。判定がフェイルの場合（ステップＳ１６；Ｎｏ）、その時点でＬＳＩのテストは終了する。この場合、結果信号ＲＳＴは、フェイルを示す“０”に設定される。一方、判定がパスの場合（ステップＳ１６；Ｙｅｓ）、結果信号ＲＳＴは、パスを示す“１”に設定される。
【００３０】
ステップＳ１７：
上述の所定の期間ＲＡＭ２が待機状態に置かれた後、リテンションテスト信号／ＲＴＥＮが非活性化され、“１”に設定される。
【００３１】
ステップＳ１８：
リテンションテスト信号／ＲＴＥＮが“１”になり、また、結果信号ＲＳＴも“１”であるため、ＡＮＤ回路１３の出力も“１”となる。従って、トライステートバッファ１２は、ＥＮＡＢＬＥ状態になる。その結果、ＲＡＭ２と出力端子との間の電気的接続が回復する。尚、結果信号ＲＳＴがフェイル（“０”）を示している場合、リテンションテスト信号／ＲＴＥＮが“１”になっても、トライステートバッファ１２はＥＮＡＢＬＥ状態にならない。トライステートバッファ１２は、結果信号ＲＳＴがパス（“１”）を示している場合に活性化される。すなわち、コントロール回路１０は、結果信号ＲＳＴがパスを示している場合に、ＲＡＭ２と出力端子との間の電気的接続を確保する。
【００３２】
ステップＳ１９：
また、リテンションテスト信号／ＲＴＥＮが“１”になると、リテンションテスト回路１１は、ＲＡＭ２に保持されている保持データＤＲを読み出す。トライステートバッファ１２がＥＮＡＢＬＥ状態の場合、リテンションテスト回路１１は、ＲＡＭ２から読み出された保持データＤＲを出力端子ＯＵＴに出力する。つまり、結果信号ＲＳＴがパスを示している場合、コントロール回路１０は、保持データＤＲを出力端子ＯＵＴに出力する。
【００３３】
尚、リテンションテストと並行して実施される他のテストの結果がフェイルである場合、その時点でＬＳＩテストは終了する。その場合、ＲＡＭ２から読み出される保持データＤＲを外部に出力する必要はもはや無い。図３に示された回路構成によれば、結果信号ＲＳＴがフェイルを示している場合、保持データＤＲは出力端子ＯＵＴに出力されない。このように、余計な段階をふむことなく、ＬＳＩのテストを終了させることが可能となる。
【００３４】
ステップＳ２０：
出力端子ＯＵＴに接続されたＬＳＩテスタは、出力された保持データＤＲに基づいて、リテンションテストの結果の評価を行う。
【００３５】
以上に説明されたように、本実施の形態に係るＬＳＩ１には、コントロール回路１０が搭載される。このコントロール回路１０が設けられることにより、リテンションテストの最中に、ＲＡＭ２と他の内部回路とを独立して制御することが可能となる。従って、リテンションテストと並行して、他のテストを実行することが可能となる。その結果、ＬＳＩ１のテスト全体に要する時間が短縮される。特に、リテンションテストは、ＲＡＭ２のデータ保持特性を検査するためのテストであり、比較的長い期間を必要とする。そのような長い期間が有効に利用されるため、ＬＳＩ１全体のテスト時間を効率的に短縮することが可能となる。
【００３６】
また、リテンションテストは通常高い温度条件（例えば８５℃）にて行なわれるが、ＬＳＩの温度特性上、低温側で動作不良が発生する場合がある。そのような場合、低温条件（例えば−２０℃）にてリテンションテストを行なう必要もある。結果として、低温条件及び高温条件で２回のリテンションテストが行われる。この場合、リテンションテストに要する時間は非常に長くなるが、本発明によれば、そのような長い時間も有効に利用され、ＬＳＩ１のテスト時間が効率的に短縮される。
【図面の簡単な説明】
【００３７】
【図１】図１は、本発明の実施の形態に係る半導体集積回路を概略的に示すブロック図である。
【図２】図２は、本実施の形態に係る半導体集積回路のテスト方法を示すフローチャートである。
【図３】図３は、本実施の形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図４】図４は、本実施の形態に係るリテンションテスト中の動作を示すフローチャートである。
【符号の説明】
【００３８】
１    半導体集積回路
２    ＲＡＭ
３    ロジック回路部
４    アナログ回路部
１０    コントロール回路
１１    リテンションテスト回路
１２    トライステートバッファ
１３    ＡＮＤ回路
ＤＷ    テストデータ
ＤＲ    保持データ
ＲＴＥＮ  リテンションテスト信号
ＲＳＴ    テスト結果信号
ＰＳ    電源端子
ＰＳＲ    ＲＡＭ専用電源端子
ＯＵＴ    出力端子
ＴＥＳＴ  テスト入力端子
【図１】
2007305638.tif 000003
【図２】
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【図３】
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【図４】
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