(57)【要約】【課題】  高圧で低損失なワイドバンドギャップ半導体を用いた逆阻止型のスイッチング素子において、逆阻止に用いるヘテロ接合の耐圧を向上する。【解決手段】  本発明の半導体装置は、第１端子１０が形成されている第１主面側にワイドバンドギャップ半導体を用いたスイッチ素子を有し、第２端子１３が形成されている第２主面側に逆方向電流を阻止するヘテロ接合ダイオード要素を有する逆阻止型のスイッチング素子で、半導体側面にシリコン半導体領域３０ａを設けてヘテロ接合ダイオードの耐圧劣化を防止した。【選択図】図１
2007288172.tif 000002
【特許請求の範囲】
【請求項１】
第１接合と第２接合とを有する半導体スイッチング素子において、
該半導体スイッチング素子の第１主端子と第２主端子との間の主電流経路のうち少なくとも１領域がワイドバンドギャップ半導体であって、
前記第２接合の順方向電圧降下が前記第１接合の順方向電圧降下より低く、
前記第２接合は前記スイッチング素子が順方向動作でオンした時に順バイアス状態にして、逆方向バイアス状態の時には電流遮断状態となり、前記逆バイアス状態の時には前記第２接合の周辺端部の空乏層が前記第１接合が形成される第１主面側に延びる手段を設けたことを特徴とする半導体スイッチング素子。
【請求項２】
請求項１において、
前記第２接合はヘテロ接合で、該ヘテロ接合を構成する半導体の一方はシリコン半導体であり、
前記第１接合の少なくとも一方はワイドギャップ半導体であることを特徴とする半導体スイッチング素子。
【請求項３】
請求項１において、
前記第２接合の周辺端部の空乏層が前記第１接合が形成される第１主面側に延びる手段として、前記第２接合の周辺端部近傍でなおかつ第１主面側にシリコン半導体領域を設けたことを特徴とする半導体スイッチング素子。
【請求項４】
第１端子側にスイッチング要素を有し、第２端子側に逆方向電流を阻止するヘテロ接合ダイオード要素を有する半導体層装置において、
前記へテロ接合ダイオードはバンドギャップが広いほうの第１半導体の第１半導体領域とバンドギャップが狭いほうの第２半導体の第２半導体領域で構成し、
前記第２半導体の第２半導体領域の周辺部の空乏層を前記第１半導体の第１半導体領域の側面に沿って延ばす手段を設けたことを特徴とする半導体スイッチング素子。
【請求項５】
第１端子側にスイッチング要素を有し、第２端子側に逆方向電流を阻止するヘテロ接合ダイオード要素を有する半導体層装置において、
前記へテロ接合ダイオードはバンドギャップが広いほうの第１半導体の第１半導体領域とバンドギャップが狭いほうの第２半導体の第２半導体領域で構成し、
前記第２半導体の第２半導体領域の周辺部の空乏層を第１主面に対し、垂直方向に延ばす手段を設けたことを特徴とする半導体スイッチング素子。
【請求項６】
請求項５において、
前記第１端子は半導体第１主面側に形成し、
前記第２端子は半導体第２主面側に形成し、
前記第２半導体の第２領域周辺部の空乏層が第１主面に対し垂直方向に延ばす手段として、前記第２半導体の第２領域周辺部で前記第１主面と前記第２主面の間に第２半導体の第３半導体領域を設けたことを特徴とする半導体スイッチング素子。
【請求項７】
請求項６において、前記第２半導体の第３半導体領域は前記第１半導体の第１半導体領域のなかに前記第１主面に対しほぼ垂直方向に形成した溝の中に形成したことを特徴とする半導体スイッチング素子。
【請求項８】
請求項５において、前記第２半導体の第２半導体領域の周辺部の空乏層が第１主面に対し、垂直方向に延ばす手段により、第１主面側に延びた空乏層を前記第１主面側では半導体チップの周辺から内側方向に空乏層を延ばす手段を設けたことを特徴とする半導体スイッチング素子。
【請求項９】
請求項５において、
前記第２半導体の第２半導体領域の周辺部の空乏層を第１主面に対し、垂直方向に延ばす手段として前記第１半導体の第１半導体領域の側面に前記第１半導体の第１半導体領域とは逆の導電型の第１半導体の第５半導体領域を設け、
第１主面には第２主面から延びてきた空乏層の電界集中を緩和させるためのフローティングフィールドリングやフィールドプレートや低濃度エクステンション領域などの高耐圧確保領域を設けたことを特徴とする半導体スイッチ素子。
【請求項１０】
請求項８において、前記半導体チップの周辺から内側方向に空乏層を延ばす手段として、第１主面に設けたフローティングフィールドリングやフィールドプレートや低濃度エクステンション領域などの高耐圧確保領域を設けたことを特徴とする半導体スイッチ素子。
【請求項１１】
請求項５において、
前記第２半導体の第２半導体領域は第２主面に設けた溝の中に形成し、
前記第２半導体の第２半導体領域を形成してない第２主面側には前記第１半導体の第１半導体領域と逆極性の第１半導体の第４半導体領域を設けたことを特徴とする半導体スイッチ素子。
【請求項１２】
第１端子側にスイッチング要素を有し、第２端子側に逆方向電流を阻止するヘテロ接合ダイオード要素を有する半導体層装置において、
前記へテロ接合ダイオードはバンドギャップが広いほうの第１半導体の第１半導体領域とバンドギャップが狭いほうの第２半導体の第２半導体領域で構成し、
前記第２半導体の第２半導体領域を第１主面に対し垂直方向に設けたことを特徴とする半導体スイッチング素子。
【請求項１３】
請求項１２において、前記第２半導体の第２半導体領域は前記第１半導体の第１半導体領域の中に第１主面とほぼ垂直方向に形成した溝のなかに形成したことを特徴とする半導体スイッチング素子。
【請求項１４】
第１端子側にスイッチング要素を有し、第２端子側に逆方向電流を阻止するヘテロ接合ダイオード要素を有する半導体層装置において、
前記第１端子を第１主面に設け、前記第２端子を第２主面に設け
前記へテロ接合ダイオードはバンドギャップが広いほうの第１半導体の第１半導体領域とバンドギャップが狭いほうの第２半導体の第２半導体領域で構成し、
前記第１半導体の第１半導体領域と隣接し、前記第１半導体の第１半導体領域より抵抗率が１桁以上低い低抵抗領域を介して前記第１端子側のスイッチング要素と接したことを特徴とするスイッチング素子。
【請求項１５】
請求項１から請求項１４までの半導体スイッチ素子を用いた電流形電力変換装置。
【請求項１６】
請求項１から請求項１４までの半導体スイッチ素子を用いた双方向スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高耐圧で低損失な逆阻止型半導体スイッチング素子を提供する。
【背景技術】
【０００２】
ＳｉＣ（炭化珪素）やＧａＮ（窒化ガリウム）やダイヤモンドのようなバンドギャップ
が１.３ｅＶ 以上のワイドバンドギャップ半導体素子は高圧・低損失・高周波化が可能であり、更に高温でも動作が可能という特徴がある。このようなワイドバンドギャップ半導体とシリコン半導体を接触させた半導体装置として、特許文献１にはＳｉ基板上にＧａＮ系材料を形成して実現した縦型電界トランジスタが開示されている。
【０００３】
一方、マトリックスコンバータなどの応用回路向けに、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の逆方向阻止電圧を向上した逆阻止ＩＧＢＴがあり、特許文献２には特許文献２には｛１１１｝面を側壁とし、｛１００｝面を底面とする溝を有するシリコン半導体を用いた逆阻止ＩＧＢＴが開示されている。
【０００４】
さらに、特許文献３にはワイドバンドギャップ半導体とシリコン半導体を接触させたヘテロ接合ダイオードを有する逆阻止型のスイッチング素子が開示されている。
【０００５】
【特許文献１】特開２００２−１６２６２号公報（図１と(００１１)段落の記載。）
【特許文献２】特開２００６−２９４７１６号公報（図１と（００１８）段落の記載。）
【特許文献３】特開２００６−１８６３０７号公報（図１と（００１１）段落の記載。）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来技術において、特許文献１に記載のものはワイドバンドギャップ半導体とシリコン半導体を接触させる構造を開示しているものの、この接触面をダイオードとして動作させ、なおかつ、この接合の高耐圧化に関しては十分検討がなされてなかった。
【０００７】
特許文献２に記載のものはシリコン半導体基板の逆阻止用分離領域に溝形成後にポリシリコン層やエピタキシャルシリコンで埋める方法が記載されているが、ワイドバンドギャップ半導体の場合に好適な製造方法や半導体装置構造に関しては検討がなされてなかった。
【０００８】
特許文献３に記載のものは半導体基体の深さ方向が短いため周辺構造の製造プロセスが簡略化できるとしているものの、ワイドバンドギャップ半導体での不純物拡散速度は遅いため、第１主面（表面）から第２主面（裏面）側に形成されたヘテロ接合ダイオードへ到達するように半導体基体の深さ方向に分離領域を形成しようとするとイオン打ち込みがエネルギーが高くなりすぎたり、不純物拡散時間が長くなりすぎるという問題がある。
【０００９】
本発明の目的は、ヘテロ接合を有する逆阻止機能とスイッチング機能を有する高耐圧な半導体装置を提供することであり、特に高耐圧で低損失なワイドバンドギャップ半導体を用いた半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、ヘテロ接合を有する逆阻止型スイッチング素子において、ヘテロ接合の高耐圧化のためにスイッチング素子の周辺部の側面にものヘテロ接合を形成した。
【発明の効果】
【００１１】
本発明によれば、逆阻止特性を有する高耐圧で低損失なワイドバンドギャップ半導体スイッチング素子を実現できる。
【発明を実施するための最良の形態】
【００１２】
本発明の半導体回路では、第１接合と第２接合とを有する半導体スイッチング素子において、該半導体スイッチング素子の第１主端子と第２主端子との間の主電流経路のうち少なくとも１領域がワイドバンドギャップ半導体であって、前記第２接合の順方向電圧降下が前記第１接合の順方向電圧降下より低く、前記第２接合は前記スイッチング素子が順方向動作でオンした時に順バイアス状態にして、逆方向動作の時には逆バイアス状態となり、該逆バイアス状態の時には前記第２接合の周辺端部の空乏層が前記第１接合が形成される第１主面側に延びる手段を設けた。
【実施例１】
【００１３】
図１は、本実施例の半導体装置である。本実施例の半導体装置は第１主面側にＳｉＣのパワーＭＯＳＦＥＴが形成され、第２主面側の多結晶シリコン半導体領域１とｎ型ＳｉＣ半導体領域４との間にヘテロ接合ダイオードを形成された逆阻止型のＳｉＣパワーＭＯＳＦＥＴである。すなわち、電極層１０がＳｉＣパワーＭＯＳＦＥＴのソース電極でｎ型ＳｉＣ半導体領域４がドレイン領域になっているが、ｎ型ＳｉＣ半導体領域４はヘテロ接合ダイオードのカソード領域でもあり、シリコン半導体領域１はヘテロ接合ダイオードのアノード領域として働く。従って、電極層１３は本半導体装置のアノード電極とも呼ぶことにする。
【００１４】
第１主面側にはｎ型のＳｉＣ半導体層にｐ型ボディ領域５ａ，ドレイン耐圧を確保するためのフローティングフィールドリング５ｂ，５ｃ，ｎ型ソース領域８ａ，コンタクト用ｐ型半導体領域６ａ，リーク電流低減用ｎ型領域８ｂ，ゲート絶縁膜１５，ゲート電極層１１，絶縁層１２，ソース電極層１０を形成してある。また、パワーＭＯＳＦＥＴの周辺部には第１主面に対しほぼ垂直な方向に多結晶シリコン半導体領域３０ａが形成されていてｎ型ＳｉＣ半導体層４との間にヘテロ接合ダイオードを形成されている。あるいは、より厳密には本半導体素子の高耐圧確保領域４の側面を囲むようにシリコン半導体領域３０ａを形成した。ｎ型領域８ａ，８ｂ，ｐ型領域５ａ，６ａは高エネルギーのイオン打ち込みで形成できるがエピタキシャル工程を利用して形成してもよい。特にゲート絶縁膜１５直下のチャネル形成領域はエピタキシャル層を追加してしきい電圧を最適化しても構わない。
【００１５】
本実施例の半導体装置ではｐ型ＳｉＣ半導体層５ａとｎ型ＳｉＣ半導体層４で形成される第１の接合でパワーＭＯＳＦＥＴの順方向動作におけるオフ状態の耐圧を確保し、多結晶シリコン半導体領域１とｎ型ＳｉＣ半導体領域４で形成される第２の接合であるヘテロ接合で逆阻止耐圧を確保している。また、このヘテロ接合ダイオードはショットキダイオードと同様に順バイアスしたときには主に多数キャリアにより電流が流れ、少数キャリアの注入がほとんどない。このため、本半導体装置は高速スイッチングが可能な逆阻止型のＳｉＣパワーＭＯＳＦＥＴとなる。なお、本実施例ではスイッチング素子がパワーＭＯＳＦＥＴの場合を示したが、ＪＦＥＴやＭＥＳＦＥＴやバイポーラトランジスタなどの他のスイッチング要素を内蔵させても構わない。また、スイッチング素子部はＳｉＣではなく、ＧａＮやダイヤモンドなどのワイドバンドギャップ半導体やＧａＡｓなどでもヘテロ接合ダイオードを形成できる半導体なら他の半導体を使用しても構わない。
【００１６】
多結晶シリコン半導体領域３０ａは、例えば、銅かニッケルをマスクにして９０％ＳＦ6 ，１０％Ｏ2 のガス条件で磁気強化型誘導結合プラズマエッチング（Magnetically Enhanced Inductively Coupled Plasma Etching）を行い、第１主面に対し、ほぼ垂直な方向に形成した溝２０を形成し、図２に示したように第１主面から形成多結晶シリコン層３０を堆積し、これをパターニングする事により形成できる。シリコン半導体領域３０ａはシリコン半導体領域１とシリコン半導体領域３０ａとの距離を空乏層が接続できる寸法にしたフローティングフィールドリングになっていて、アノード側半導体層１の周辺で電界集中による降伏現象が生じる前に空乏層が３０ａに到達し、アノード側半導体層１の周辺で電界集中が緩和される。更に、電圧が印加されるとシリコン半導体領域３０ａからフローティングフィールドリングとして配置されたｐ型ＳｉＣ半導体領域５ｅ，５ｄに順次空乏層が広がり、ヘテロ接合ダイオードの周辺部で電界が集中することによる耐圧劣化を防止し高耐圧化した。また、本実施例ではｎ型ＳｉＣ半導体領域８ｂを設けて、第１主面の表面をリーク電流が流れないようにしてあるが、ｎ型ＳｉＣ半導体領域４の不純物濃度が高い場合には不要である。本実施例では第１主面にもフローティングフィールドリング５ｅ，５ｄも設けた場合を示したが、半導体層３０ａを設けるだけで、必要な耐圧が得られることもある。なお、溝２０を形成した後に必要ならばリーク電流抑制や空乏層の広がりを具合を調整するために溝内部に斜めイオン打ち込みにより不純物を打ち込んでも構わない。また、この溝内部の一部、例えば側壁には自然酸化膜のような薄い酸化膜が形成されてもシリコン半導体領域３０ａに沿って空乏層が広がるようにシリコン半導体領域３０ａの電位が変わりうるならば構わない。
【００１７】
本半導体装置では、溝２０を形成し、この中に多結晶シリコンを形成することによりシリコン半導体領域３０ａを実現しているため、ゲート絶縁膜１５界面やＳｉＣの主要半導体領域の不純物プロファイルに悪影響を与えるような高温長時間の熱工程を使用しなくてもよいという利点がある。
【００１８】
なお、溝２０を形成した後に溝側面にｐ型不純物を斜めイオン打ち込みによりシリコン半導体領域３０ａの代わりにｐ型ＳｉＣ半導体領域を形成し、その後溝２０を絶縁物で埋めた構造にしても構わない。ただし、この場合には溝側面に形成したｐ型不純物を活性化させるための熱処理が十分に行えないこともあるが、第１主面側にフローティングフィールドリング５ｅ，５ｄを設けてあるため、フローティングフィールドリング５ｅ，５ｄとの相乗効果により周辺部における電界集中が回避でき高耐圧化が図れる。
【００１９】
なお、第１主面側に形成する高耐圧化手段は本実施例のようなフローティングフィールドリングの他にフィールドプレートや低濃度ｐ型半導体領域を使用したエクステンション領域や拡散層ではなく、シリコン半導体領域をフローティングフィールドリングと同様にリング状に配置してワイドバンドギャップ半導体領域４と接触させて実現するフローティングのショットキダイオードでも構わない。
【００２０】
また、本半導体装置では本半導体素子のオン抵抗が高くならないようにｎ型ＳｉＣシリコン半導体領域４の寸法Ｘは必要な耐圧を確保できる厚さは確保するものの、第２主面からのエッチングによりできるだけ薄くした後に、第２主面から多結晶シリコンを堆積させてｎ型ＳｉＣ半導体層４との間にヘテロ接合を形成する。また、半導体領域の厚さ寸法Ｙは寸法Ｘに比べ十分厚くなるようにシリコン半導体領域１は厚く積み、ウエハが割れにくく、ハンドリングが楽になるようにする。具体的には、寸法Ｙは寸法Ｘの少なくとも２倍以上、できれば３倍以上にすることが望ましい。
【００２１】
ここで、シリコン半導体領域１，３０ａはＳｉＣ半導体領域４との間にリーク電流が小さいヘテロ接合ダイオードができるならば、多結晶シリコン層でも単結晶シリコン層でも構わない。また不純物のタイプも順方向電圧の値とリーク電流の大きさによりｎ型でもｐ型でも自由に選択して構わない。ただし、シリコン半導体領域１の抵抗は寄生オン抵抗として逆阻止スイッチング素子に加算されるため、不純物濃度を高くして低抵抗化することが望ましい。
【実施例２】
【００２２】
図３は、本実施例の半導体装置である。本実施例では図１のシリコン半導体領域３０ａと同じ目的で形成したシリコン半導体領域３１ａを図４に示すようにパワーＭＯＳＦＥＴのゲート電極層３１と同一工程で形成される多結晶シリコン層３１を使用して形成する場合の実施例である。なお、シリコン半導体層３１ａとゲート電極層１１は同一工程で形成される多結晶シリコン半導体層３１を用いるとはいえ、不純物のタイプや濃度は別々設定しても構わないが、両方とも同一タイプで高濃度に不純物をドーピングした多結晶シリコン層にしても構わない。
【実施例３】
【００２３】
図５は、本実施例の半導体装置である。本実施例の半導体装置ではシリコン半導体領域３０ａをシリコン半導体領域１と接するようにした場合の実施例である。なお、シリコン半導体領域３０ａとシリコン半導体領域１のオーミックコンタクトが取れない場合でも、この二つの領域は第２主面側のヘテロ接合から延びる空乏層で繋がり、さらに第２主面側から表面側、更に高電圧が印加されると主表面側に形成したフローティングフィールドリング５ｅ，５ｄに順次空乏層が広がりヘテロ接合周辺部における電界集中が回避される。このため実施例１と同様にヘテロ接合ダイオードの高耐圧化が図れる。
【実施例４】
【００２４】
図６は、本実施例の半導体装置である。本実施例は、溝２０は半導体裏面から形成し、図５のシリコン半導体領域３０ａもシリコン半導体領域１と同一工程で実現する場合の実施例である。本実施例では第１主面に形成されたｐ型拡散領域５ｆとシリコン半導体領域１との間に隙間がある場合を示したが、ヘテロ接合ダイオードに逆電圧が印加されたときに降伏することなく空乏層が繋がる距離にすることによりｐ型拡散領域５ｆは、フローティングフィールドリングとして働きヘテロ接合ダイオードの高耐圧化が図れる。また、この隙間がなく、ｐ型拡散領域５ｆとシリコン半導体領域１が接触する場合でもｐ型拡散領域５ｆ，５ｅはフローティングフィールドリングとして働くため、実施例２と同様な理由によりヘテロ接合ダイオードの高耐圧化が図れる。なお、本実施例でｐ型拡散領域５ｆ，５ｅがなく、また、溝２０を浅く形成し、図５のシリコン半導体領域３０ａに相当する縦方向の寸法が短い場合でもヘテロ接合ダイオードの周辺の電界は緩和されるため、高耐圧化に効果がある。
【実施例５】
【００２５】
図７は、本実施例の半導体装置である。本実施例は実施例３においてｐ型拡散領域５ｆとシリコン半導体領域１が接触する場合の実施例である。本実施例の場合にもシリコン半導体領域１と接するＳｉＣ領域４領域に形成される空乏層がｐ型拡散領域５ｆにも繋がり、フローティングフィールドリング５ｅ，５ｄへと順次空乏層が広がることにより、ヘテロダイオード終端での電界が緩和され高耐圧化が図れる。
【実施例６】
【００２６】
図８は、本実施例の半導体装置である。本実施例の半導体素子では半導体ウエハをダイシングした後にバックエッチし、その後にシリコン半導体領域１を形成した場合の実施例である。
【００２７】
この場合、シリコン半導体領域１は半導体チップの側壁に堆積されるため図５と同様の形状が得られる。なお、本実施例ではチップダイシングの場所が多少ずれても耐圧が確保できるように図５に示したフローティングフィールドリング５ｆを半導体チップの周辺まで延ばして形成しておき、シリコン半導体領域１と接するようにしてある。
【実施例７】
【００２８】
図９は、本実施例の半導体装置である。本実施例の半導体素子ではｐ型ＳｉＣ半導体領域６０を有するＳｉＣ基板を使用し、第１主面側の溝２０の中にシリコン半導体領域３０ａを形成し、第２主面側の溝２１の中にはシリコン半導体領域３２ａも形成してある。第２主面側の溝２１にも磁気強化型誘導結合プラズマエッチングを使用し、高速に溝を形成することができる。
【００２９】
本実施例では半導体の厚さ寸法Ｙを厚いままでも寸法Ｘを耐圧確保に必要な最少寸法、例えば、１０ｋＶ以下なら数十μｍ程度以下にすることにより、オン抵抗を低減する場合の実施例である。本実施例では第２主面から深い溝２１を形成し、この溝の中に多結晶シリコンを堆積させてシリコン半導体層３２ａを形成した。ワイドバンドギャップ半導体では低抵抗の半導体領域を形成することが難しいが、本実施例では低抵抗なシリコン半導体層３２ａを使用するため第２主面の基板側抵抗を低くできる。また、半導体領域の厚さＹは比較的厚くできるため、割れにくくなるためハンドリングが楽になる。ｐ型ＳｉＣ半導体領域６０は本半導体装置が逆耐圧を持たせるために必要である。
【００３０】
ここで、ｐ型ＳｉＣ半導体領域６０を基板として、その上にｎ型ＳｉＣ半導体領域４をエピタキシャル成長で形成しても構わないが、ＳｉＣ基板としてｎ型ＳｉＣ半導体領域４を用い、ｐ型ＳｉＣ半導体領域６０はイオン打ち込みやｐ型不純物を高濃度に含んだ拡散源からの拡散工程により安価に形成しても構わない。または、ｐ型ＳｉＣ半導体領域６０は絶縁層にしても構わない。
【実施例８】
【００３１】
図１０は、本実施例の半導体装置である。本実施例の半導体素子ではｎ型ＳｉＣ半導体領域４とｎ型ＳｉＣ半導体領域２との間にこれら二つの半導体領域より十分低抵抗な高濃度ｎ型ＳｉＣ半導体領域３を設けた場合の実施例である。具体的には抵抗率が１桁以上低いことが望ましいが抵抗率が半分以下でも効果がある。この高濃度ｎ型ＳｉＣ半導体領域３を設けることにより、オン抵抗の増加を抑えつつ、同時に半導体領域Ｙの寸法を長くできるため、ウエハが割れにくくなりハンドリングが楽になる。
【００３２】
本実施例の半導体素子ではパワーＭＯＳＦＥＴの耐圧確保にｎ型ＳｉＣ半導体領域４の厚さＸと第２主面側のヘテロ接合ダイオードの耐圧に必要なｎ型ＳｉＣ半導体領域４の厚さＺをできるだけ薄くし、半導体厚さＹをハンドリングに問題とならない程度に厚くした。本実施例では寸法Ｙは寸法Ｘと寸法Ｚの合計より十分長くなる場合に有効である。すなわち、例えば、半導体チップ完成時に寸法Ｘ，Ｙは１０μｍから２０μｍ程度、寸法Ｙは８０μｍ〜６００μｍとなるような場合に有効である。
【００３３】
半導体層３２ｂと半導体層３２ｃは電極１３の周りを囲むように形成した第２主面側のフローティングフィールドリングで半導体層３２ａと同時に形成するが、各々は電気的には分離して形成してある。このような溝内に形成されたフローティングフィールドリングで第２主面のヘテロダイオードの耐圧を確保しても構わない。
【００３４】
なお上記高濃度ｎ型ＳｉＣ半導体領域３は半導体領域２，４より抵抗率が１桁以上の半導体以外の材料、たとえば金属層でも構わない。
【実施例９】
【００３５】
図１１は、本実施例の半導体装置である。本実施例ではヘテロ接合ダイオードのアノード電極も第１主面側から取り出した場合の実施例である。本実施例ではヘテロ接合ダイオードの面積を広く取りオン抵抗を下げられるように溝２２を形成し、シリコン半導体領域３３ａを形成した。実施例２と同様に本実施例でもゲート電極層１１とシリコン半導体領域３３ａを同一工程で形成した多結晶シリコン層を使用することもできる。本構造は公知の素子分離領域を追加することにより集積回路にも使用できる。
【実施例１０】
【００３６】
図１２は、本実施例の半導体装置を使用した本発明の半導体回路である。本実施例ではヘテロ接合ダイオードを用いた本発明の逆阻止スイッチング素子を電流形インバータに使用した例である。電流型インバータでは電流平滑リアクトル１４０により、インバータ回路に流れる全電流がほぼ一定となり、この電流は各スイッチング素子のオン・オフ状態に応じて異なった逆阻止スイッチング素子に電流が流れる。これにより、モータ等の負荷１３０への電流を制御する。本実施例では、１２７，１２８，１２９は３相モータのコイルである。本実施例の半導体装置を使用するとスイッチング素子部はワイドバンドギャップ半導体を使用しているため高圧で低損失となり、またヘテロ接合ダイオード部ではシリコン半導体層の不純物濃度や不純物の型（ｎ型またはｐ型）を最適化することにより、順方向電圧が低く、リーク電流が小さい少数キャリアの蓄積がない高速スイッチング可能なダイオードが実現できる。このため、電流形インバータのような電流形電力変換回路を高周波駆動可能で損失も低減できるという効果がある。
【実施例１１】
【００３７】
図１２は、本実施例の半導体装置を用いた本発明の半導体回路である。
【００３８】
本実施例の半導体装置を用いた本発明の半導体回路である。本実施例では主に昇降機などに使用されるマトリックスコンバータ回路で使用される逆阻止スイッチを用いた双方向スイッチである。このように本発明の逆阻止スイッチを逆方向に並列接続すると双方向スイッチが実現できる。このような双方向スイッチをマトリックスコンバータ回路に使用すると実施例１０同様な理由により、高周波化や低損失化が可能なマトリックスコンバータを実現できる。
【００３９】
以上、パワー半導体素子はｎ型であるとして説明したが、ｐ型のパワー半導体素子の場合には、回路の極性や不純物層の極性を逆にすることにより同様な構成が実現でき、同様の効果が得られることはいうまでもない。
【００４０】
また、スイッチング素子を構成する半導体領域にはＳｉＣを使用した場合で説明したがＧａＮやダイヤモンドのような他のワイドバンドギャップ半導体やＧａＡｓを使用しても構わない。また、ヘテロ接合を構成するバンドギャップが小さい半導体としてシリコンを使用した場合で説明したが、ヘテロ接合が構成できるなら他の半導体を使用しても構わない。
【図面の簡単な説明】
【００４１】
【図１】実施例１の半導体装置の断面図。
【図２】実施例１の半導体装置の製造工程の断面図。
【図３】実施例２で半導体装置の断面図。
【図４】実施例２の半導体装置の製造工程の断面図。
【図５】実施例３の半導体装置の断面図。
【図６】実施列４の半導体装置の断面図。
【図７】実施列５の半導体装置の断面図。
【図８】実施列６の半導体装置の断面図。
【図９】実施列７の半導体装置の断面図。
【図１０】実施列８の半導体装置の断面図。
【図１１】実施列９の半導体装置の断面図。
【図１２】実施列１０の半導体装置の回路図。
【図１３】実施列１１の半導体装置の回路図。
【符号の説明】
【００４２】
１  Ｓｉ半導体領域
２  ｎ型ＳｉＣ半導体領域
３  高濃度ｎ型ＳｉＣ半導体領域
４  ｎ型ＳｉＣ半導体領域
５ａ〜５ｅ，６ａ〜６ｂ，６０  ｐ型ＳｉＣ半導体領域
８  ｎ型ＳｉＣ半導体領域
１０  ソース電極層
１１  ゲート電極層
１２，４０  絶縁層
１３  アノード電極
１５  ゲート絶縁層
２０，２１，２２  溝
３０ａ，３１ａ，３２ａ〜３２ｃ  Ｓｉ半導体領域
１１０，１１１，１５０，１５２  逆阻止スイッチング素子
１１２  グランド端子
１１３  高圧端子
１１８  高圧電源
１１９，１２０  電源
１２３，１２４，１２５，１２６  スイッチ
１４０  電流平滑リアクトル
１５２，１５３  双方向スイッチの端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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