(57)【要約】【課題】分配された同時シミュレーション方法及びシステムを提供する。【解決手段】少なくとも１つの貯蔵ユニットの状態を提供する段階と、少なくとも１つの貯蔵ユニットによって境界をなす回路のセグメントを提供する段階と、少なくとも１つの貯蔵ユニットの状態によってセグメントをシミュレーションする段階とを含む。システムは回路の貯蔵ユニットを記述する少なくとも１つのメモリと、メモリは、貯蔵ユニットの状態を維持し、貯蔵ユニットによって分離した組み合わせロジックを含む複数の分配されたセグメントを認識し、そして維持された状態によってそれぞれが複数のセグメントのうちの少なくとも１つを同時にシミュレーションする複数のプロセッシングユニットを含む。【選択図】図１８Ａ
2007305137.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの貯蔵ユニットの状態を提供する段階と、
前記少なくとも１つの貯蔵ユニットによって境界をなす回路のセグメントを提供する段階と、
前記少なくとも１つの貯蔵ユニットの状態によって前記セグメントをシミュレーションする段階とを含むことを特徴とする回路シミュレーション方法。
【請求項２】
前記少なくとも１つの貯蔵ユニットに対するモデルを提供する段階をさらに含むことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項３】
前記状態を提供する段階は、
前記少なくとも１つの貯蔵ユニットから状態を抽出する段階を含むことを特徴とする請求項２に記載の回路シミュレーション方法。
【請求項４】
前記状態を提供する段階は、
前記少なくとも１つの貯蔵ユニットに前記状態を戻す段階を含むことを特徴とする請求項２に記載の回路シミュレーション方法。
【請求項５】
前記少なくとも１つの貯蔵ユニットをモデリングする段階と、
フィードバックループを通じて前記少なくとも１つの貯蔵ユニットの状態を戻す段階と、
前記戻った状態によって、前記セグメントをシミュレーションする段階とをさらに含むことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項６】
前記回路の複数の貯蔵ユニットに対するモデルを受信する段階と、
前記複数の貯蔵ユニットによって分離した少なくとも１つのセグメントを認識する段階と、
少なくとも１つのフィードバックループを通じて前記複数の貯蔵ユニットの段階を戻す段階と、
前記戻った状態によって前記セグメントをシミュレーションする段階とをさらに含むことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項７】
バウンドリ貯蔵ユニットを有するセグメントを受信する段階と、
前記貯蔵ユニットの状態を戻す段階と、
前記戻った状態によって前記セグメントをシミュレーションする段階とを含むことを特徴とする回路シミュレーション方法。
【請求項８】
前記回路はデジタルであることを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項９】
前記シミュレーションされるセグメントは空間的そして時間的に他のセグメントと独立的であることを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項１０】
前記回路を独立的な回路セグメント及び独立的なシミュレーション時間単位に分配することを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項１１】
空間的時間的に独立的な他のセグメントを同時にシミュレーションする段階をさらに含むことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項１２】
前記セグメントは他のセグメントと少なくとも１つの従属的接続を共有し、
シミュレーション目的のために他のセグメントが実質的に独立するように少なくとも１つの従属的接続内の疑似（ｐｓｅｕｄｏ）貯蔵ユニットを付加する段階をさらに含むことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項１３】
前記類似貯蔵ユニットは疑似フリップフロップまたはラッチまたはネットトレーサのうちのいずれか１つであり、前記ネットトレーサは疑似フリップフロップまたはラッチと信号を取り交わす疑似マルチプレクサを含むことを特徴とする請求項１２に記載の回路シミュレーション方法。
【請求項１４】
前記ネットトレーサは、
前記疑似フリップフロップまたはラッチの入力と信号を取り交わす前記疑似マルチプレクサの出力と、
前記ネットトレーサを通過する疑似マルチプレクサの入力とをさらに含むことを特徴とする請求項１３に記載の回路シミュレーション方法。
【請求項１５】
前記セグメントは少なくとも１つの実際貯蔵ユニットに独立的にアクセスしたことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項１６】
前記実際貯蔵ユニットは少なくとも１つの実際フリップフロップまたはラッチまたは貯蔵トレーサを含み、前記貯蔵トレーサは実際フリップフロップまたはラッチと信号を取り交わす疑似マルチプレクサを含むことを特徴とする請求項１５に記載の回路シミュレーション方法。
【請求項１７】
前記貯蔵トレーサは前記実際フリップフロップまたはラッチと信号を取り交わす疑似マルチプレクサの出力をさらに含むことを特徴とする請求項１６に記載の回路シミュレーション方法。
【請求項１８】
前記貯蔵ユニットはクロック同期式であることを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項１９】
前記貯蔵ユニットはそれぞれの出力端子内の疑似貯蔵ユニットを有するセルを含むことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項２０】
前記シミュレーション段階はサイクル基盤またはイベント駆動されることを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項２１】
前記少なくとも１つの貯蔵ユニットはそれぞれの出力端子内に疑似貯蔵ユニットを含むセルであることを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項２２】
前記セルはそれぞれの入力端子に疑似貯蔵ユニットをさらに含むことを特徴とする請求項２１に記載の回路シミュレーション方法。
【請求項２３】
前記シミュレーション段階は遅延のないサイクルによって動作することを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項２４】
前記複数の貯蔵ユニットは実際及び疑似貯蔵ユニットを含むことを特徴とする請求項２３に記載の回路シミュレーション方法。
【請求項２５】
前記シミュレーション段階は、遅延を有するイベント駆動であることを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項２６】
前記複数の貯蔵ユニットは実際貯蔵ユニットを含むことを特徴とする請求項２５に記載の回路シミュレーション方法。
【請求項２７】
前記抽出された状態をフィードバック値として貯蔵する段階と、
前記フィードバック値をシミュレーションのための状態に戻す段階とを含むことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項２８】
前記シミュレーションする段階は遅延シミュレーションを機能的シミュレーションと同時に実行することを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項２９】
前記戻り段階は、
受信されたスティミュラスまたはエミュレータからの出力を戻す段階を含むことを特徴とする請求項４に記載の回路シミュレーション方法。
【請求項３０】
変更されたクロックソースの時間を確認する段階と、
前記変更されたクロックソースによって分離した時間的セグメントを定義する段階と、
前記抽出された状態及び変更されたクロックソースによって前記定義されたセグメントをシミュレーションする段階とを更に含むことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項３１】
前記同一のクロックを用いて複数のセグメントを有するクロック領域を提供する段階をさらに含むことを特徴とする請求項１３に記載の回路シミュレーション方法。
【請求項３２】
前記クロック領域はネットトレーサでモニターされるクロック制御ポイントを含むことを特徴とする請求項３１に記載の回路シミュレーション方法。
【請求項３３】
空間的及び時間的に独立的なそれぞれのセグメントに対する消費電力を計算する段階をさらに含むことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項３４】
回路のセグメントに対する最大消費電力を報告する段階と、
すべてのセグメントを含む回路に対する最大消費電力を報告する段階のうちのいずれか１つをさらに含むことを特徴とする請求項３３に記載の回路シミュレーション方法。
【請求項３５】
前記シミュレーション段階は、
少なくとも１つの遅延のないシミュレーションまたは遅延のあるシミュレーションのうちの少なくとも１つを含むことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項３６】
回路の貯蔵ユニットを記述する少なくとも１つのメモリと、
前記メモリは、前記貯蔵ユニットの状態を維持し、前記貯蔵ユニットによって分離した組み合わせロジックを含む複数の分配されたセグメントを認識し、
前記維持された状態によってそれぞれが前記複数のセグメントのうちの少なくとも１つを同時にシミュレーションする複数のプロセッシングユニットを含むことを特徴とする分配された同時的シミュレーションシステム。
【請求項３７】
前記貯蔵ユニットの状態を示す情報を提供する前記メモリと信号を取り交わすハードウェアエミュレータをさらに含むことを特徴とする請求項３６に記載の分配された同時的シミュレーションシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル回路シミュレーションに係り、さらに具体的には、分配された同時的シミュレーションに関する。
【背景技術】
【０００２】
一般的に、レイアウト以後シミュレーション（ｐｏｓｔ−ｌａｙｏｕｔ  ｓｉｍｕｌａｔｉｏｎ）はレイアウト以前シミュレーション（ｐｒｅ−ｌａｙｏｕｔ  ｓｉｍｕｌａｔｉｏｎ）と関係がない。レイアウト以後シミュレーションは、それぞれの回路レイアウトが実行されるのに必要であり、かなり長いシミュレーション時間を要求する。
【０００３】
従来のシミュレーションシステムのシミュレーション時間は、回路の大きさが増加することによって指数的に増加する。もし機能的検証の間にエラーがあったら、最上位レベル内の１番目の端子から逆方向に検索して、エラー位置が検出された後、エラー時点から開始されるように作られた追加的なシミュレーションが要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のような問題を解決するために、デジタル回路を独立的なシミュレーションユニット及び独立的な回路セグメントに分配して、シミュレーション時間が減少したデジタル回路を分配された同時的シミュレーションするためのシステム及び方法が提供される。
【課題を解決するための手段】
【０００５】
このような目的を解決するために、本発明の一特徴によると、分配された同時的シミュレーション方法は、少なくとも１つの貯蔵ユニットの状態を提供する段階と、前記少なくとも１つの貯蔵ユニットによって境界をなす回路のセグメントを提供する段階と、前記少なくとも１つの貯蔵ユニットの状態によって前記セグメントをシミュレーションする段階とを含む。
【０００６】
本発明の他の特徴による分配された同時的シミュレーションシステムは、回路の貯蔵ユニットを記述する少なくとも１つのメモリと、前記メモリは、前記貯蔵ユニットの状態を維持し、前記貯蔵ユニットによって分離した組み合わせロジックを含む複数の分配されたセグメントを認識し、前記維持された状態によってそれぞれが前記複数のセグメントのうちの少なくとも１つを同時にシミュレーションする複数のプロセッシングユニットを含む。
【発明の効果】
【０００７】
本発明によると、デジタル回路を独立的なシミュレーションユニット及び独立的な回路セグメントに分配して、シミュレーション時間が顕著に減少する。さらに、本発明は実際ピーク電力及びサブブロック消費の報告（ｒｅｐｏｒｔ）を容易にする。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の望ましい実施形態を添付した図面を参照して詳細に説明する。
【０００９】
本発明はデジタル回路シミュレーションに係り、さらに具体的には、独立した時間領域及び独立したセグメントに基いて分配されたコンピューティングを実行する分配された同時的シミュレーション方法及びシステムに関する。本発明は、サイクル−基盤（ｃｙｃｌｅ  ｂａｓｅｄ）そして／またはイベント−駆動（ｅｖｅｎｔ−ｄｒｉｖｅｎ）を開示する。デジタル回路のための分配された同時シミュレーションシステムはデジタル回路を独立的なシミュレーション時間ユニット及び独立的な回路セグメントに分配して、シミュレーション時間を顕著に減少させる。
【００１０】
従来のサイクル−基盤シミュレーションの例において、ぺンティアム（Ｐｅｎｔｉｕｍ（登録商標））ＣＰＵのフローティングポイントユニット（ｆｌｏａｔｉｎｇ  ｐｏｉｎｔ  ｕｎｉｔ、ＦＰＵ）をシミュレーションするための一方法では、クロックサイクルごとにＦＰＵでどのようなことが発生するかを観察することである。このような方法を徹底的なシミュレーション（ｅｘｈａｕｓｔｉｖｅ  ｓｉｍｕｌａｔｉｏｎ）と呼ぶ。おもしろい情報はシステムの状態が変更されることによるサイクルまたはイベントなどである。
【００１１】
図１に示したように、従来のサイクル−基盤シミュレーションの例において発生可能なサンプルイベントの単純化されたリストは参照番号１００として表示される。単純化されたリスト１００は、クロックサイクル１での割り算動作開始（Ｄｉｖｉｓｉｏｎ  Ｏｐｅｒａｔｉｏｎ  Ｂｅｇｉｎｓ）、クロックサイクル４での割り算動作完了（Ｄｉｖｉｓｉｏｎ  Ｏｐｅｒａｔｉｏｎ  Ｃｏｍｐｌｅｔｅｓ）、クロックサイクル６での掛け算動作開始（Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ  Ｏｐｅｒａｔｉｏｎ  Ｂｅｇｉｎｓ）、クロックサイクル８での掛け算動作終了（Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ  Ｏｐｅｒａｔｉｏｎ  Ｃｏｍｐｌｅｔｅｓ）、クロックサイクルの間の無イベント（ｎｏ  ｅｖｅｎｔｓ）及びインターラプトイベント（Ｉｎｔｅｒｒｕｐｔ  Ｅｖｅｎｔ）をさらに含む。これがクロックサイクルごとに考慮される従来のサイクル−基盤の徹底的なシミュレーションである。そのようなシミュレーションは、分配された計算技術を排除した十分なシミュレーション時間を要し、シミュレーションサイクルに基いてユーザにどのような再使用可能なシミュレーション結果をも提供しない。したがって、ユーザは特定時間に対する回路の機能検証のために０（ｚｅｒｏ）のシミュレーション時間から特定のシミュレーション時間まで同一のシミュレーションを複数回実行しなければならない。
【００１２】
同様に、従来のイベント−駆動シミュレーションにおいて、２つのトレースは同一の情報の量を含む。イベント−駆動シミュレーションは、システムの状態変化がないとき、時間をスキップして、実際変化またはイベントなどのみを検査する。
【００１３】
図２を参照すると、従来のイベント−駆動シミュレーションのイベント可能性の簡単なリストを参照符号２００として表記する。リスト２００は、クロックサイクル１での分割動作開始（Ｄｉｖｉｓｉｏｎ  Ｏｐｅｒａｔｉｏｎ  Ｂｅｇｉｎ）、クロックサイクル４での分割動作終了（Ｄｉｖｉｓｏｎ  Ｏｐｅｒａｔｉｏｎ  Ｃｏｍｐｌｅｔｅ）、クロックサイクル６での掛け算動作開始（Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ  Ｏｐｅｒａｔｉｏｎ  Ｂｅｇｉｎ）、クロックサイクル８での掛け算動作終了（Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ  Ｏｐｅｒａｔｉｏｎ  Ｃｏｍｐｌｅｔｅｓ）及びインターラプトイベントをさらに含む。従来のイベント−駆動シミュレーションは従来のサイクル基盤徹底的なシミュレーションと比較するとき、プロセッシング時間が顕著に短縮される。
【００１４】
しかし、従来のイベント−駆動シミュレーションはシミュレーションサイクルの間ユーザにどのような再使用シミュレーション結果も提供しない。特定時点での回路機能を検証するために、ユーザは相変らず同一のシミュレーションを０（ｚｅｒｏ）シミュレーション時間から所定シミュレーション時間まで複数回繰り返して実行しなければならない。
【００１５】
本発明の望ましい実施形態を、図３から図１８に示している。すべての貯蔵状態がすべてのクロックサイクルで貯蔵されれば、データは多様な観点で再使用することができる。デジタル回路は貯蔵ユニットによって閉められるか、または制限される独立的なセグメントに分割され、この独立的なセグメントが同時にシミュレーションされることで、多くの独立的な回路を同時にシミュレーションすることができる。これは空間的独立である。以前シミュレーションの間デジタル回路に貯蔵されたデータに基いてシミュレーションはどのような時点でも開始することができる。これは時間的な独立によるものである。
【００１６】
レイアウト以前、例えばレジスタ−トランジスターロジック（ｒｅｇｉｓｔｅｒ−ｔｒａｎｓｉｓｔｏｒ  ｌｏｇｉｃ；ＲＴＬ）またはゲートレベルでまたはレイアウト以後シミュレーションの間またはハードウェアエミュレータによって貯蔵状態はクロックサイクルごとに貯蔵することができる。遅延がないレイアウト以前の貯蔵状態はレジスタ−トランジスタロジック、またはゲートレベル、またはレイアウト以後シミュレーションの間シミュレーション時間を短縮させるために用いることができる。
【００１７】
本発明の望ましい実施形態による分配された同時的シミュレーション（Ｄｉｓｔｒｉｂｕｔｅｄ  Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｉｍｕｌａｔｉｏｎ；ＤＳＳ）システムは次のような用語を含む。レイアウト以前シミュレーション（ｐｒｅ−ｌａｙｏｕｔ  ｓｉｍｕｌａｔｉｏｎ）はフリップフロップ（Ｆ／Ｆ）、ゲート、トランジスタＴＲなどのようなすべてのネット（ｎｅｔｓ）及び回路エレメントに提供される０（ｚｅｒｏ）−遅延シミュレーションである。レイアウト以後シミュレーション（ｐｏｓｔ−ｌａｙｏｕｔ  ｓｉｍｕｌａｔｉｏｎ）はすべての回路エレメント（例えば、Ｆ／Ｆ、ゲート、ＴＲなど）及びネットで示す遅延以後遅延シミュレーションである。クロック領域（ｃｌｏｃｋ  ｄｏｍａｉｎ）は同一のクロックと接続された貯蔵ユニットを有する領域である。貯蔵トレーサ（Ｓｔｏｒａｇｅ  Ｔｒａｃｅｒ）はフリップフロップまたはラッチなどのような実際貯蔵エレメントである。ネットトレーサ（Ｎｅｔ  Ｔｒａｃｅｒ）はメモリまたはメクロセル（Ｍａｃｒｏ  ｃｅｌｌ）またはクロック制御ネットの入力または出力に挿入される疑似貯蔵エレメント（ｐｓｅｕｄｏ  ｓｔｒａｇｅ  ｅｌｅｍｅｎｔ）である。
【００１８】
クロック制御ネット内の貯蔵トレーサは効果的なクロック状態、そしてノードをモニタするため、または毎クロックサイクルでノードでのセグメントを分離するための組み合わせ論理の間のノードを作る。クロックトレーサは毎クロックサイクルでクロックネットの状態を貯蔵するための疑似貯蔵エレメントである。貯蔵ユニットはクロックに同期するすべての実際貯蔵エレメント、例えば、Ｆ／Ｆ、ラッチなどを含む。
【００１９】
メモリセルまたはマクロセルは毎クロックサイクルで入力そして／または出力状態を貯蔵するために入力そして／または出力ポート内にＦ／Ｆなどのような疑似貯蔵エレメントを含む。シーケンシャル回路及び組み合わせ回路で構成されるデジタル回路ごとに等価回路及び貯蔵ユニットが用いられる。そしてすべてのデジタル回路は貯蔵ユニットの間に貯蔵ユニット、及び組み合わせユニットを有する原始（ｏｒｉｇｉｎａｌ）回路をモデルとする等価回路を有する。
【００２０】
本発明の実施形態は“貯蔵ユニット”の概念を用いてクロックサイクルごとにターゲットデジタル回路のすべての状態を貯蔵することを開示する。本発明の実施形態はすべての種類のデジタル回路に適用することができ、クロックサイクルごとにすべての状態を貯蔵し、ターゲットデジタル回路内の貯蔵ユニットの貯蔵されたデータを利用して所定シミュレーション時点でのすべての状態に戻す。したがって、貯蔵ユニットの状態は遅延のないシミュレーションまたはハードウェアエミュレータを利用したハードウェアエミュレーションまたはＦＰＧＡ（ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）によって高速に発生することができる。
【００２１】
もしターゲットデジタル回路内の貯蔵ユニットのすべての状態が知られれば、開始から付加的なシミュレーションなしにどのようなサイクルでもデジタル回路の状態を戻すことができる。組み合わせ論理が合成された後に変わることができても、２つの互いに異なるネットリストの間の貯蔵ユニットは同一にマッピングされるように維持されるため、ターゲットデジタル回路内の貯蔵ユニットの貯蔵された状態は他の環境または設計ライブラリだけではなく、原始デジタル回路に合わせられて等価ネットリスト（ｅｑｕｉｖａｌｅｎｔ  ｎｅｔｌｉｓｔ）に適用することができる。また、高速シミュレーションだけではなく、本発明のＤＳＳ実施形態はデジタル回路設計のとき、貯蔵ユニットの期待される状態及び２つの等価ネットリストの間の貯蔵ユニットの計算された状態によって機能的検証をチェックすることができる。
【００２２】
図３を参照すると、本発明の望ましい実施形態による等価回路は参照番号３００として表記される。等価回路３００において、ネットリストＢはネットリストＡに等価である。したがって、もしクロックサイクルｔ１において、ｆ１、ｆ２及びｆ３状態がネットリストＡ及びネットリストＢについてマッピングされれば、ｆ４及びｆ５状態はクロックサイクルｔ２において、ネットリストＡ及びネットリストＢにマッピングされる。
【００２３】
図４において、本発明の例示的な実施形態によるセグメントに対するＤＳＳシミュレーションは参照符号４００として表記される。貯蔵ユニットテーブル３１０はシミュレーションの間サイクルｔ１及びｔ２でネットリストＡから貯蔵ユニットのすべての状態を抽出及び貯蔵した結果を示す。回路４２０はサイクルｔ１で貯蔵ユニットのすべての状態をネットリストＢに戻すためのフリップフロップ値を示す。ダイヤグラム４３０はネットリストＢで貯蔵ユニットの次の状態を計算するためのフリップフロップ値を示し、ダイヤグラム４４０はネットリストＢ内の貯蔵ユニットの期待された状態と貯蔵ユニットの計算された状態とを比較する。したがって、図４は時間的独立性、貯蔵ユニット管理、及び同時機能的検証を示す。
【００２４】
図５を参照すると、本発明の望ましい実施形態による貯蔵ユニットは参照符号５００として表記される。貯蔵トレーサ５１０はスキャナブル（ｓｃａｎａｂｌｅ）Ｄフリップフロップまたはラッチを含む。ネットトレーサ５２０はバイパス経路（ｂｙｐａｓｓ  ｐａｔｈ）及びＤフリップフロップまたはラッチからの付加的なモニタリング端子を含む。貯蔵ユニットはまた原始メモリ５４０、メモリ５４０に対応するＤＳＳシミュレーションのためのメモリモデル５５０、ユーザ定義された貯蔵エレメントまたはトップレベルモデル５５０、及びモデル４６０に対応するＤＳＳシミュレーションのためのユーザ定義された貯蔵エレメントまたはトップレベルモデル５７０を含む。したがって、貯蔵ユニットは例えば、フリップフロップまたはラッチ、ネットトレーサ、メモリモデル及びユーザ定義貯蔵エレメントモデルを含む。フリップフロップはＮｃｋのようなクロック入力でエッジトリガされることができる遅延またはＤフリップフロップである。貯蔵トレーサ（Ｓｔｏｒａｇｅ  Ｔｒａｎｃｅｒ）及びネットトレーサ（Ｎｅｔ  Ｔｒａｎｃｅｒ）を有する貯蔵エレメントのすべての種類はモデルになることができる。ネットトレーサは回路を複数の独立的なセグメントドルに分割して、ＤＳＳシミュレーションのための貯蔵エレメントを作るために用いられる。独立的なセグメントの内部で貯蔵エレメントを有する原始メモリ及びマクロモデルを扱うことができる。
【００２５】
図６を参照すると、本発明によるネットトレーサは引き出し符号６００として表記される。原始回路６１０が示される。貯蔵トレーサは６２０として表記され、ネットトレーサは６３０として表記される。ＤＳＳモデル６４０は原始回路６１０に基くが、付加したネットトレーサ６３０及び２つの付加した貯蔵トレーサ６２０を含む。ネットトレーサ６３０はノーマルモード及びトレースモードのためのＦ／Ｆ、マルチプレクサ、動作モード選択のための制御信号端子、ノーマル動作において、ノーマル出力及びモニタリング出力のための２つの出力端子、及びクロック入力端子を含む。
【００２６】
ネットトレーサはＤＳＳシミュレーションの間挿入される疑似貯蔵セルであり、実際ネットリストではない。ノーマル動作経路はノーマルモードで用いられ、キャプチャ経路はノーマル経路で用いられ、シフティング経路は動作モードを貯蔵及び戻すのに用いられる。
【００２７】
図７を参照すると、ユーザ定義された貯蔵エレメントまたはトップレベルモデルのモデリングは参照符号７００として表記される。原始ユーザ定義回路は７１０として表記され、ＤＳＳシミュレーションのためのユーザ定義された貯蔵エレメントモデルは７２０として表記される。ここで、ＤＳＳシミュレーションのためのモデルは回路内のメクロセルの各入力及び出力だけでなく、メイン回路の各入力及び出力に付加した貯蔵トレーサエレメントを有する。
【００２８】
図８を参照すると、ローカル時間的独立性は参照符号８００として表記される。貯蔵ユニットテーブル８１０はシミュレーションの間サイクルｔ１及びｔ２でネットリストＡから貯蔵ユニットのすべての状態を抽出及び貯蔵結果を示す。回路８２０はサイクルｔ１でネットリストＢに貯蔵ユニットのすべての状態を戻すためのフリップフロップ値を示す。ダイヤグラム８３０はネットリストＢで貯蔵ユニットの次の状態を計算するためのフリップフロップ値を示し、ダイヤグラム８４０は貯蔵ユニットの期待される状態とネットリストＢ内の貯蔵ユニットの計算された状態を比較する。したがって、図８は本発明の時間的独立性、貯蔵ユニット管理、及び同時機能的検証を示す。ＤＳＳはどのような時点でもシミュレーションの開始が可能にする。
【００２９】
図９を参照すると、空間的独立性を参照符号９００として表記する。ここで、‘ソフト（ｓｏｆｔ）’とは、依存性を有する原始セグメントを参照するために用いられ、‘ハード（ｈａｒｄ）’とは、原始依存性がない所定のセグメントを参照するのに用いられ、“セミハード（ｓｅｍｉ−ｈａｒｄ）“とは、少なくとも１つのネットトレーサまたは貯蔵トレーサエレメントでの挿入によって除去された依存性に関するＤＳＳセグメントを参照するために用いられる。原始回路９１０は、第４セグメントＳｅｇ＿４に従属的であるため、ソフトである第１セグメント９１１またはＳｅｇ＿１、第４セグメントＳｅｇ＿４に従属的であるため、ソフトである第２セグメント９１２またはＳｅｇ＿２、ハードである第３セグメント９１３またはＳｅｇ＿３、及び、第１及び第２セグメントＳｅｇ＿２、Ｓｅｇ＿２に従属的であるため、ソフトである第４セグメント９１４またはＳｅｇ＿４を含む。
【００３０】
原始回路に対するＤＳＳモデル９２０は原始回路のソフトセグメントからセミハードセグメントを生成するための付加的ネットトレーサを含む。したがって、第１セグメントＳｅｇ＿１は第２及び第４セグメントＳｅｇ＿２、Ｓｅｇ＿４の間の従属経路内のネットトレーサ挿入によってセミハード９２１になり、第２セグメントＳｅｇ＿２は第２及び第４セグメントＳｅｇ＿２、Ｓｅｇ＿４の間の従属経路にネットトレーサを挿入することによって、ハード９２３で維持され、第４セグメントＳｅｇ＿４は第１及び第２セグメントから挿入されたネットトレーサによってセミハード９２４になる。したがって、ネットトレーサは回路を複数の独立的セグメントに分割するために、そしてＤＳＳシミュレーションに対する貯蔵エレメントモデルを生成するために用いられる。その結果、貯蔵ユニットの貯蔵された状態を用いることによって、各セグメントに対するシミュレーション及び機能的な同時的検証が可能になる。
【００３１】
原始回路内の他のセグメントを有するフリップフロップを通じて接続された第３セグメントＳｅｇ＿３はハードセグメントである。言い換えれば、セグメントＳｅｇ＿３がフリップフロップドルによって閉められる。セグメントＳｅｇ＿１、Ｓｅｇ＿２、Ｓｅｇ＿４は原始回路内で接続を通じてフリップフロップの干渉のない接続を有する原始ソフトセグメントである。言い換えれば、セグメントＳｅｇ＿１、Ｓｅｇ＿２、Ｓｅｇ_４はフリップフロップドルによって閉められない。言い換えれば、直接経路内にネットトレーサを挿入することによって、ハードまたはセミハードセグメントの全体は独立的セグメントになることができる。
【００３２】
図１０を参照すると、時間的空間的に分配されたシミュレーションを参照符号１０００として表記する。ＤＳＳはターゲットデジタル回路を複数のセグメントまたはサブブロックに分割するか、またはセグメントまたはサブブロックの内部の貯蔵ユニットの状態で独立的に動作する。ＤＳＳは以前シミュレーションの間特定時点で貯蔵ユニットの状態をあらかじめ貯蔵しているため、ＤＳＳは特定時点でハードセグメントまたはセミハードセグメントを作ることができる。
【００３３】
図１１を参照すると、ＤＳＳ内のクロックネットワークは参照符号１１００として表記される。クロックネットワークはゲートクロックネットワーク１１１０、マルチプレクシングクロックネットワーク１１２０、Ｔフリップフロップを有する分割されたクロックネックワーク１１３０、ＤＳＳに対するゲーティングクロックネットワークモデル１１４０、及びＤＳＳに対するマルチプレクシングクロックネットワークモデル１１５０を意味する。クロック領域は同一のクロックで接続された貯蔵ユニットを有する領域である。クロックコントロールポイント（Ｃｌｏｃｋ  Ｃｏｎｔｒｏｌ  Ｐｏｉｎｔ；ＣＣＰ）内にネットトレーサが挿入される前にクロックノードはクロックノードの期待状態を定義することができ、クロックノードは領域内でクロックノードと接続される貯蔵ユニットの貯蔵された状態を有して最後のクロックの状態をあらかじめ定義し、ＤＳＳシミュレーションを作る。したがって、ＤＳＳモジュール１１４０、１１５０のそれぞれはクロックコントロールポイントＣＣＰ形態を形成するために少なくとも１つのネットトレーサを含む。分割されたクロックネットワーク内“Ｃｌｏｃｋ＿１”のような原始クロックソースが“Ｃｌｏｃｋ＿１”と接続されたフリップフロップの次に貯蔵ユニットの全体に対する基準クロックになることができるため、分割されたクロックネットワークケース内のネットトレーサを挿入する必要がない。
【００３４】
図１２を参照すると、ＣＳ−ＤＢＳ内のクロックネットワーク遅延は参照符号１２００として表記される。ここで、遅延１２１０は図１１のゲーティングクロックネットワーク１１１０に対応し、遅延１２２０は図１１のマルチプレクシングクロックネットワーク１１２０に対応し、遅延１２３０は図１１の分割されたクロックネットワーク１１３０に対応し、遅延１２４０は図１１のＤＳＳ１１４０に対するゲーティングクロックネットワークモデルに対応し、遅延１２５０は図１１のＤＳＳ１１５０に対するマルチプレクシングクロックネットワークモデルに対応する。したがって、クロック信号はゲーティングクロックネットワークでクロックコントロールポイントＣＣＰに応答して禁止することができる。クロック遅延はマルチプレクシングクロックネットワーク内のクロックマルチプレクサＭＵＸへの制御信号に応答して可変することができる。さらに、クロック領域内のクロックソースはＤＳＳシミュレーションの間クロックコントロールポイントＣＣＰに応答して変更することができる。
【００３５】
図１３を参照すると、本発明によるＤＳＳ内の組み合わせ論理遅延は参照符号１３００として表記される。ここで、組み合わせ論理回路内のクロックソースと関連ある実際遅延、貯蔵ユニット遅延、及びゲート遅延はそれぞれで計算される。クロック遅延はクロックソースからフリップフロップｆｆ＿１、ｆｆ＿２、ｆｆ＿３のような貯蔵ユニットの出力までである。
【００３６】
ロジックコーン（ｌｏｇｉｃ  ｃｏｒｎ）１３１０内の貯蔵ユニットの現在状態、そして周知の貯蔵ユニット及び組み合わせ論理のすべての遅延によって、開始時点t１以後フリップフロップｆｆ＿４などのような貯蔵ユニットの実際遅延を計算することができる。その結果、ＤＳＳはレイアウト以前（ｐｒｅ−ｌａｙｏｕｔ）及びレイアウト以後（ｐｏｓｔ−ｌａｙｏｕｔ）シミュレーションの全部に適用することができる。
【００３７】
図１４を参照すると、ＤＳＳ内の機能的及びタイミング検証は参照符号１４００として表記される。ここで、時点ｔ２で期待された価格は時点ｔ２で貯蔵ユニットの状態及び貯蔵ユニットの貯蔵された状態と同一の遅延に基いて計算されるため、貯蔵ユニット１４１０で機能的通過（ｆｕｎｃｔｉｏｎａｌ  ｐａｓｓ）が発生する。しかし、時点ｔ２で貯蔵ユニットの状態及び期待された値が時点ｔ２で貯蔵ユニットの状態及び貯蔵ユニットの貯蔵された状態と同一ではない遅延に基いて計算されるとき、貯蔵ユニット１４２０で機能的失敗（ｆｕｎｃｔｉｏｎａｌ  ｆａｉｌ）が発生する。したがって、開始クロックサイクルｔ１以後に、次の貯蔵ユニットまたはユニットへの到着遅延、次の貯蔵ユニットに到着する期待値が知られ、ターゲット回路の機能的検証、そして次のクロックサイクルｔ２でセットアップ及びホールド時間と関連ある時間誤差が検証される。
【００３８】
図１５を参照すると、ネットリスト変更が参照符号１５００として表記される。ネットリスト１５１０は時間変更以前を示し、ネットリスト１５２０は時間変更以後を示す。ネットリスト１５３０はパイプライン以前を示し、ネットリスト１５４０はパイプライン以後を示す。したがって、デザインツール（ｄｅｓｉｇｎ  ｔｏｏｌｓ）によって合成または最適化後、ネットリスト内の多数の変化が生ずる。そのような変化にはセットアップ及びホールド時間マージン（ｍａｒｇｉｎ）調節のための時間変更、安定性（ｓｔａｂｉｌｉｔｙ）及び性能（ｐｅｒｆｏｒｍａｎｃｅ）増大のためのパイプライニング（ｐｉｐｅｌｉｎｉｎｇ）を含む。もしネットリスト内に何らかの変化があれば、機能的検証は失敗（ｆａｉｌ）である。ＤＳＳは機能的失敗時点を検出し、次の貯蔵ユニットと関連ある最後の機能の等値関係（ｅｑｕｉｖａｌｅｎｃｅ）を検査する。
【００３９】
図１６を参照すると、本発明のダイナミックタイミング分析（ｄｙｎａｍｉｃ  ｔｉｍｉｎｇ  ａｎａｌｙｓｉｓ）が参照符号１６００として表記される。タイミング分析１６１０は、ＤＳＳシミュレーション期間を示し、クロックコントロールポイントＣＣＰを有するクロックソースを具備したロジックコーン１６１２を含む。回路１６２０は論理的エラー経路１６２２を重ねて示す。ＤＳＳは、ＤＳＳシミュレーションの間タイミング分析を作って、経路遅延を分析して、タイミング分析の結果を貯蔵する。ＤＳＳはダイナミックタイミング分析を利用してロジックコーン内の貯蔵ユニットの貯蔵された状態に基いてロジックコーンに対応する最適経路または最悪経路を報告（ｒｅｐｏｒｔ）することができる。
【００４０】
すべての計算はフリップフロップｆｆ＿１、ｆｆ＿２、ｆｆ＿３のような開始貯蔵ユニットの実際状態に応答する実際経路に基くため、ＤＳＳは非ロジカルエラー経路を含む。もしすべてのシミュレーション時間の間発生されるダイナミックスティミュラスの境界外の付加的なスティミュラスの検査を所望すれば、ロジックコーン内の開始貯蔵ユニットのすべての可能な状態を割り当てることによって、ノーマル静的タイミング分析（ｓｔａｔｉｃ  ｔｉｍｉｎｇ  ａｎａｌｙｓｉｓ；ＳＴＡ）のようなすべてのスティミュラスチェックができる。
【００４１】
図１７を参照すると、本発明のクロックソースを変更する分配シミュレーションは参照符号１７００として表記される。図表（ｐｌｏｔ）１７１０はシミュレーションの間ｃｃｐ＿ｔ１及びｃｃｐ＿ｔ２でクロックソースの変化を示す。図表１７２０はシミュレーションの間ｃｃｐ＿ｔ１及びｃｃｐ＿ｔ２でクロック変更によるＤＳＳを示す。例えば、ｃｃｐ＿ｔ１及びｃｃｐ＿ｔ２でゲートクロックネットワークまたはマルチプレクシングクロックネットワークのようなクロックソース内のシミュレーションの間クロックは変更可能である。もしＤＳＳシミュレーションの間クロックが変更されれば、ハードまたはセミハードセグメント及び独立的なロジック領域に基いて貯蔵ユニットの以前状態を有してＤＳＳは新しい成功的な分配シミュレーションを開始する。
【００４２】
従来のパワー計算は、電源計算システムが実際電源消費をチェックしなければならないとき、クロックサイクルごとにネット及び貯蔵ユニットのすべての変化をチェックするための比較的長い時間を有する。さらに、従来の平均電力計算はただ平均電力情報のみを提供するため、ネット及びエレメントの全体の遅延情報に基いた実際ピーク電力及び実際電力消費報告ができない。
【００４３】
本発明の実施形態によるＤＳＳは、ネット及び貯蔵エレメントの変化の全体をチェックすることができ、全体の電力に対する計算を減少させるために多くの計算をＣＰＵまたはマシンに割り当てることができる。したがって、少ないシミュレーション時間の間すべてのネット及びエレメントに対する遅延情報に基いて実際のピーク電力及びサブブロック電力消費を容易に報告することができる。遅延情報は標準遅延フォーマット（Ｓｔａｎｄａｒｄ  Ｄｅｌａｙ  Ｆｏｒｍａｔ；ＳＤＦ）ファイル内のセル遅延及び連結遅延、そして標準寄生フォーマット（Ｓｔａｎｄａｒｄ  ｐａｒａｓｉｔｉｃ  Ｆｏｒｍａｔ；ＳＰＦ）ファイル内のＲＣ値を含む。
【００４４】
図１８を参照すると、本発明の例示的な実施形態によるフローチャートが引き出し符号１８００として表記される。１番目の従来技術は引き出し符号１８１０として表記される。ＤＳＳ設計フローは引き出し符号１８２０として表記される。高次元（ｈｉｇｈ−ｌｅｖｅｌ）概念が引き出し符号１８３０として表記される。高次元概念フロー１８３０はセグメントを構成するために貯蔵ユニットを生成し、貯蔵ユニットの状態をメモリに貯蔵する段階（Ｓ２６１０）を含む。段階Ｓ２６１０は組み合わせ論理をメモリに貯蔵するために制御を段階Ｓ２６２０に進行させる。段階Ｓ２６２０は貯蔵ユニットの入力に対応する組み合わせロジックによって貯蔵ユニットの次の状態を計算し、次の状態をメモリに貯蔵するために段階Ｓ２６３０に制御を進行させる。
【００４５】
ＤＳＳ設計フロー１８２０は設計規定（ｓｐｅｃｉｆｉｃａｔｉｏｎ）段階Ｓ２１００を含み、ＲＴＬ設計段階Ｓ２２００に制御を進行させる。段階Ｓ２２００においてレイアウト以前シミュレーション抽出段階Ｓ２３００に制御が進行した後、通過／失敗（ｐａｓｓ／ｆａｉｌ）段階Ｓ２４００に進行する。状態の抽出は段階Ｓ２３００内のレイアウト以前またはＲＴＬシミュレーションが実行される前または後に実行される。もし設計失敗であれば、制御はＲＴＬ設計段階Ｓ２２００に戻る。
【００４６】
設計通過であれば、制御は合成段階Ｓ２５００に進行する。段階Ｓ２５００は時間的及び空間的にゲートレベルロジック分配のために段階Ｓ２６００に進行する。段階Ｓ２６００において制御は段階Ｓ２７００に進行する。段階Ｓ２７００はゲートレベルタイミングまたは遅延のＤＳＳシミュレーションのために段階Ｓ２８００に進行する。もし合成フェイルであれば、制御は合成段階Ｓ２５００に戻る。
【００４７】
合成通過であれば、制御はレイアウト段階Ｓ２９００に進行される。段階Ｓ２９００はレイアウト後ＤＳＳシミュレーションを実行するために段階Ｓ３０００に進行する。段階Ｓ３１００で通過／失敗が決められる。もしレイアウト失敗であれば、制御は段階Ｓ２９００に戻る。もしレイアウト通過であれば、制御は最後のブロックに進行する。
【００４８】
したがって、本発明の実施形態は、貯蔵ユニット、ハードセグメント、セミハードセグメント、ソフトセグメント、ネットトレーサ、及び空間及び時間上に独立性概念を利用してあらかじめ決められた方法と独立的に動作してターゲットロジックをセグメントに分割することによって、従来の方法に比べて非常に速くターゲットユニットをシミュレーションまたは検証することができる。貯蔵状態はレイアウト以前または０遅延、レイアウト以後シミュレーション、またはハードウェアエミュレーションによってクロックサイクルごとに貯蔵される。大体的な方法で、状態は段階Ｓ２３００で抽出する必要がないが、選択的にまたは付加的に段階Ｓ２７００、Ｓ３０００で抽出することができる。
【００４９】
貯蔵状態はシミュレーション時間を貯蔵するためにレイアウト以前または０遅延またはレイアウト以後シミュレーションで毎クロックサイクルで用いられる。本発明の実施形態はデジタル回路を独立的なシミュレーション時間ユニット及び独立的な回路セグメントに分割して、顕著にシミュレーション時間を減少させる。さらに、本発明は実際のピーク電力及びサブブロック消費報告（ｒｅｐｏｒｔ）を容易にする。他の実施形態において、メモリモデルはメモリの入力および／または出力端子に疑似フリップフロップを用いることができ、原始貯蔵ユニットの状態を貯蔵または復元するためにフィードバックループを用いることができる。従来と異なり、遅延及び機能は同時に結合されるか、実行されることができる。さらに、分配された同時的シミュレーションはスティミュラスに基くことができる。
【００５０】
本発明のこのような、そして他の特徴または長所はこの分野と関連ある技術者によって容易に確認することができる。また、本発明の技術は、ハードウェア、ソフトウェア、ファームウエア、特殊目的プロセッサまたはそれらの組み合わせの多様な形態に実現することができることがよく理解されるであろう。さらに、ソフトウェアはプログラム貯蔵装置内で実現された応用プログラムとして望ましく実施される。応用プログラムは適するアキテクチャを含むマシンによってアップロードされ実行することができる。望ましくは、マシンは１つまたはその以上の中央処理ユニット（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔｓ；ＣＰＵ）、ランダムアクセスメモリ（ＲＡＭ）、及び入／出力インターフェース（ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｉｎｔｅｒｆａｃｅ）などのようなハードウェアを有するコンピュータプラットホーム（ｃｏｍｐｕｔｅｒ  ｐｌａｔｆｏｒｍ）で実現される。コンピュータプラットホームは動作システム及びマイクロインストラクションコード（ｍｉｃｒｏ  ｉｎｓｔｒｕｃｔｉｏｎ  ｃｏｄｅ）を含む。ここに開示された多様なプロセス及び機能はマイクロインストラクションコードの一部または応用プログラムの一部、またはそれらの組み合わせのうちのいずれか１つであり、ＣＰＵによって実行される。さらに、多様な他の周辺ユニットが付加的なデータユニット及びディスプレイユニットのようなコンピュータプラットホームと接続される。システム構成またはプロセッシング機能ブロックの間の実際接続はプログラムされた例によって異なることができる。
【００５１】
例示的な望ましい実施形態を利用して本発明を説明したが、本発明の範囲は開示された実施形態に限定されない。むしろ、本発明の範囲は多様な変形例及びその類似の構成のすべてを含むことができる。したがって、請求範囲はそのような変形例及びその類似の構成を含むように、できる限り広く解釈されなければならない。
【図面の簡単な説明】
【００５２】
【図１】従来のサイクル基盤シミュレーションのためのタイミングテーブルを示す図である。
【図２】従来のイベント−駆動シミュレーションのためのタイミングテーブルを示す図である。
【図３】本発明の望ましい実施形態による等価回路の構成図である。
【図４Ａ】本発明の例示的な実施形態によるセグメントに対するＤＳＳシミュレーションを示す図である（その１）。
【図４Ｂ】本発明の例示的な実施形態によるセグメントに対するＤＳＳシミュレーションを示す図である（その２）。
【図４Ｃ】本発明の例示的な実施形態によるセグメントに対するＤＳＳシミュレーションを示す図である（その３）。
【図４Ｄ】本発明の例示的な実施形態によるセグメントに対するＤＳＳシミュレーションを示す図である（その４）。
【図５Ａ】本発明の望ましい実施形態に他の貯蔵ユニットを示す図である（その１）。
【図５Ｂ】本発明の望ましい実施形態に他の貯蔵ユニットを示す図である（その２）。
【図５Ｃ】本発明の望ましい実施形態に他の貯蔵ユニットを示す図である（その３）。
【図５Ｄ】本発明の望ましい実施形態に他の貯蔵ユニットを示す図である（その４）。
【図６】本発明によるネットトレーサを示す図である。
【図７Ａ】ユーザ定義された貯蔵エレメントまたはトップレベルモデルのモデリングを示す図である（その１）。
【図７Ｂ】ユーザ定義された貯蔵エレメントまたはトップレベルモデルのモデリングを示す図である（その２）。
【図８Ａ】ローカル時間的独立性を示す図である（その１）。
【図８Ｂ】ローカル時間的独立性を示す図である（その２）。
【図８Ｃ】ローカル時間的独立性を示す図である（その３）。
【図８Ｄ】ローカル時間的独立性を示す図である（その４）。
【図９Ａ】空間的独立性を示す図である（その１）。
【図９Ｂ】空間的独立性を示す図である（その２）。
【図１０】時間的空間的に分配されたシミュレーションを示す図である。
【図１１】ＤＳＳ内のクロックネットワークを示す図である。
【図１２Ａ】ＣＳ−ＤＢＳ内のクロックネットワーク遅延を示す図である（その１）。
【図１２Ｂ】ＣＳ−ＤＢＳ内のクロックネットワーク遅延を示す図である（その２）。
【図１２Ｃ】ＣＳ−ＤＢＳ内のクロックネットワーク遅延を示す図である（その３）。
【図１２Ｄ】ＣＳ−ＤＢＳ内のクロックネットワーク遅延を示す図である（その４）。
【図１２Ｅ】ＣＳ−ＤＢＳ内のクロックネットワーク遅延を示す図である（その５）。
【図１３】本発明によるＤＳＳ内の組み合わせ論理遅延を示す図である。
【図１４】ＤＳＳ内の機能的及びタイミング検証を示す図である。
【図１５】ネットリスト変更を示す図である。
【図１６Ａ】本発明のダイナミックタイミング分析を示す図である（その１）。
【図１６Ｂ】本発明のダイナミックタイミング分析を示す図である（その２）。
【図１７Ａ】クロックソースを変更する分配シミュレーションを示す図である（その１）。
【図１７Ｂ】クロックソースを変更する分配シミュレーションを示す図である（その２）。
【図１８Ａ】本発明の例示的な実施形態によるフローチャートを示す図である（その１）。
【図１８Ｂ】本発明の例示的な実施形態によるフローチャートを示す図である（その２）。
【図１８Ｃ】本発明の例示的な実施形態によるフローチャートを示す図である（その３）。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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