(57)【要約】【課題】回路性能を最大化する増幅回路を提供すること。【解決手段】センス増幅器回路は、第１、第２のデータ入力を受信し第１のアクティブLOW制御信号に応答し第１、第２の入力の電圧差を表す差動電圧を第１、第２のノードを介し発生する差動入力回路と、第２のアクティブLOW制御信号に応答し高電圧参照を第１、第２のノードに接続するプルアップ回路と、差動入力回路とプルアップ回路により第１、第２のノード上に供給された電圧に応答し第１、第２のラッチデータ出力を発生しラッチするラッチ回路と、第３のアクティブLOW制御信号に応答し第１、第２のデータ出力に接続されたデータ線上の電圧を等化する等化回路とを備える。第１、第２の制御信号は第１の制御信号の初期アクティベート後限られた期間後に第２の制御信号がLOWにアクティベートされるように設定され、第３の制御信号は第１、第２の信号の非アクティブHIGH時にLOWにアクティベートされる。【選択図】図２
2007116722.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の信号ライン間の差動電圧を表すラッチされた論理レベル出力を供給するセンス増幅器回路であって、
該第１および第２の信号ラインに接続された第１の手段であって、アクティベートされている第１の制御信号に応答して、該第１および第２の信号ライン間の該差動電圧を表す差動電圧であって、第１および第２のノードにかかる差動電圧を生成する第１の手段と、
該第１および第２のノードに接続された第２の手段であって、該第１の制御信号が最初にアクティベートされた後にアクティベートされる第２の制御信号に応答して、第１の参照電圧を該第１および第２のノードに接続することにより、該第１および第２のノードのそれぞれにおける電圧を該第１の参照電圧までチャージし、かつ、該第１の手段に該第１および第２のノードにかかる該差動電圧の生成を停止させる第２の手段と、
該第１および第２のノードに接続された第３の手段であって、該ラッチされた論理レベル出力の論理状態が該第１の手段によって生成された該差動電圧によって決定され、かつ、該ラッチされた論理レベル出力の電圧レベルが該第１および第２のノードにかかる該差動電圧と該第１および第２のノードのそれぞれにおいて該第１の参照電圧までチャージされた該電圧とによって決定されるように、該ラッチされた論理レベル出力を供給する第３の手段と
を備えている、センス増幅器回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くはセンス増幅器回路に関しており、具体的には、論理レベル出力データを加速ラッチするラッチおよびプルアップ回路を備えたセンス増幅器回路に関している。
【背景技術】
【０００２】
図1は、２つの入力信号din1およびdin2間の電圧差をセンシングし、センシングされた電圧差を表す２つの出力信号dout1’およびdout2’を発生する、従来のセンス増幅器回路2を備えた、従来技術による回路1のブロック図を一例として図示している。アナログ回路であるこのセンス増幅器回路2は、典型的には、その２つの出力電圧dout1’およびdout2’を従来の論理レベル電圧（例えば、5ボルト（論理レベルHIGHを表す）および0ボルト（論理レベルLOWを表す））では発生しない。したがって、従来技術による回路1は、従来のレベルシフティング回路3も備えている。レベルシフティング回路3は、センス増幅器回路2の出力dout1’およびdout2’を受け取り、レベルシフティング回路3の対応する出力dout1およびdout2が、センス増幅器回路2によりセンシングされた電圧差を表すのみならず、ディジタル処理を目的として適切な論理レベル電圧で発生されもするように、それぞれの信号を変換、または増幅する。最後に、従来技術による回路1は、レベルシフティング回路3の出力dout1およびdout2をラッチするラッチ4も備えている。
【発明の開示】
【課題を解決するための手段】
【０００３】
（発明の要旨）
一般に、望ましい設計上の目標には、回路を設計する際に、その回路のパフォーマンスあるいは速度を最大化し、かつその回路のサイズおよび電力消費を最小化することが含まれる。
【０００４】
よって、本発明の目的の一つは、従来技術による回路よりも高速にラッチされた出力データを供給する、レベルシフティング機能およびラッチング機能を備えたセンス増幅器回路である。
【０００５】
本発明の別の目的は、消費するdc電流が従来技術による回路よりも少なくなる結果、消費する電力も少なくなる、レベルシフティング機能およびラッチング機能を備えたセンス増幅器回路である。
【０００６】
本発明のさらに別の目的は、従来技術による回路よりも高速に動作し、消費する電力が少なく、しかもこのような利点を実現する回路のサイズおよび複雑さを最小化する、レベルシフティング機能およびラッチング機能を備えたセンス増幅器回路である。
【０００７】
これらの目的およびその他の目的は、本発明のさまざまな局面により達成される。簡潔に言うと、本発明のある局面は、第１および第２の信号ライン間の差動電圧を表すラッチされた論理レベル出力を供給するセンス増幅器回路であって、第１および第２の信号ラインに接続されており、アクティベートされている第１の制御信号に応答して、第１および第２の信号ライン間の差動電圧を表す差動電圧を第１および第２のノードを通して発生する、第１の手段と、第１および第２のノードに接続されており、第１の制御信号が最初にアクティベートされた後にアクティベートされる第２の制御信号に応答して、第１の参照電圧を第１および第２のノードに接続することにより、第１の手段に、第１および第２のノードを通る差動電圧の発生を停止させる、第２の手段と、第１および第２のノードに接続されており、ラッチされた論理レベル出力の論理状態が、第１の手段により発生された差動電圧により決定され、ラッチされた論理レベル出力の電圧レベルが、第２の手段により第１および第２のノードに接続されている第１の参照電圧により決定されるように、ラッチされた論理レベル出力を供給する、第３の手段と、を備えている、センス増幅器回路である。
【０００８】
本発明の別の局面は、メモリセルのプログラミングされた状態をセンシングするセンス増幅器であって、ソース、ドレイン、およびメモリセルに関連づけられた第１のデータラインに接続されたゲートを有する第１のトランジスタと、ソース、ドレイン、およびメモリセルに関連づけられた第２のデータラインに接続されたゲートを有する第２のトランジスタと、アクティベートされている第１の制御信号に応答して、第１の参照電圧を、第１および第２のトランジスタのドレインに接続する第１のスイッチング手段と、第１の制御信号が最初にアクティベートされた後にアクティベートされる第２の制御信号に応答して、第１の参照電圧を、第１および第２のトランジスタのソースに接続する第２のスイッチング手段と、入力、出力、および第１のトランジスタのソースに接続された第１の電力入力を有する第１のインバータと、第１のインバータの出力に接続された入力、第１のインバータの入力に接続された出力、および第２のトランジスタのソースに接続された第２の電力入力を有することにより、第２の制御信号がアクティベートされる時、第１および第２のインバータが、メモリセルのプログラミングされた状態を表す論理レベル出力をラッチするデータラッチを形成する、第２のインバータと、を備えている、センス増幅器である。
【０００９】
本発明のさらに別の局面は、第１および第２のデータライン間の電圧差を表すラッチされたデータ出力を発生する方法であって、第１のインバータの出力を第２のインバータの入力に接続し、第１のインバータの入力を該第２のインバータの出力に接続することによって、データラッチを形成することであって、第１のp-mosトランジスタおよび第１のn-mosトランジスタのゲートを互いに接続して、第１のインバータの入力を形成し、第１のp-mosトランジスタおよび第１のn-mosトランジスタのドレインを互いに接続して、第１のインバータの出力を形成することにより、第１のインバータが形成され、第１のp-mosトランジスタのソースが、第１のインバータの参照電圧入力として作用し、第２のp-mosトランジスタおよび第２のn-mosトランジスタのゲートを互いに接続して、第２のインバータの入力を形成し、第２のp-mosトランジスタおよび第２のn-mosトランジスタのドレインを互いに接続して、第２のインバータの出力を形成することにより、第２のインバータが形成され、第２のp-mosトランジスタのソースが、第２のインバータの参照電圧入力として作用する、データラッチを形成することと、アクティブである第１の制御信号に応答して、第１のデータラインに対応する第１の電圧を、第１のインバータの参照電圧入力に接続し、第２のデータラインに対応する第２の電圧を、第２のインバータの参照電圧入力に接続することと、第１の制御信号が最初にアクティブであった後にアクティブになる第２の制御信号に応答して、第１および第２のインバータの参照電圧入力に参照電圧を接続することにより、第１および第２のインバータの出力において、第１および第２のデータライン間の電圧差を表すラッチされたデータ出力を発生することにより、ラッチされたデータ出力の論理状態が、第１および第２のデータラインにそれぞれ対応する第１および第２の電圧間の差により決定され、ラッチされたデータ出力の電圧レベルが、参照電圧により決定されるようにする、ラッチされたデータ出力を発生することと、を含む方法である。
【００１０】
本発明のさまざまな局面によるその他の目的、特徴および利点は、添付の図面に関連づけられるべき以下の好ましい実施の形態の説明から明らかになるであろう。
【００１１】
（好ましい実施形態に関する詳細な記述） 
センス増幅器回路は、多数の回路応用分野で有用である。例えば、センス増幅器回路は、個々のメモリセルに接続されたビットラインペア間の電圧差をセンシングすることによって、メモリセルのプログラミングされた状態を読み取るメモリ読み取り回路で有用である。別の例としては、センス増幅器回路は、あるデータライン上の電圧と、別の電圧との間の電圧差をセンシングすることにより、これら２つの電圧を比較する比較器回路においても有用である。
【００１２】
図2は、第１および第２のデータ入力din1およびdin2を受け取り、かつ制御信号Φ0、Φ1およびΦ2に応答して、第１および第２のデータ入力din1およびdin2間の差動電圧により決定される論理状態を有し、ハイおよびローの参照電圧VddおよびGNDにより決定される電圧レベルを有する、第１および第２のラッチされたデータ出力dout1およびdout2を発生する、センス増幅器回路10を図示している。第１および第２のデータ入力din1およびdin2は、典型的には、例えばメモリセル（例えば、図1の5）のようなアナログ回路から第１および第２のデータライン（例えば、図1の6-1および6-2）を介して受け取られる。また、第１および第２のラッチされたデータ出力dout1およびdout2は、典型的には、第１および第２の出力データライン（例えば、図1の7-1および7-2）をそれぞれ介して、例えばマイクロプロセッサ（例えば、図1の8）のようなディジタル回路へと供給される。
【００１３】
p-mos FET 102と、n-mosFET 106と、n-mos FET 108とを有する第１段、すなわち差動入力回路は、第１および第２のデータ入力din1およびdin2を受け取り、アクティブLOWである第１の制御信号Φ1に応答して、第１および第２のデータ入力din1およびdin2間の電圧差を表す差動電圧を、第１および第２のノード110および112を通して発生する。p-mosFET 102は、第１の制御信号Φ1に接続されたゲートと、ハイの参照電圧Vddに接続されたソースと、ノード104において、n-mosFET 106および108の相互接続ドレインに接続されたドレインとを有している。n-mos FET 106は、第１のデータ入力din1に接続されたゲートと、p-mosFET 102のドレインに接続されたドレインと、ノード110に接続されたソースとを有している。n-mos FET 108は、第２のデータ入力din2に接続されたゲートと、p-mosFET 102のドレインに接続されたドレインと、ノード112に接続されたソースとを有している。
第１の制御信号Φ1が非アクティブHIGHである間、p-mos FET 102がターンオフされることにより、ノード104を浮動可能にする。しかし、第１の制御信号Φ1がアクティブLOWになると、p-mosFET 102がターンオンすることにより、ハイの参照電圧Vddをn-mos FET 106および108の相互接続ドレインに接続する。すると直ちに、n-mosFET 106および108のターンオンと同期して、n-mos FET 106のソース（すなわち、第１のノード110）における電圧が、「n-mos FET106のゲートにおける電圧」マイナス「n-mos FET 106の閾値電圧」に等しくなり、n-mos FET 108のソース（すなわち、第２のノード112）における電圧が、「n-mosFET 108のゲートにおける電圧」マイナス「n-mos FET 108の閾値電圧」に等しくなる。n-mos FET 106および108の閾値電圧は、好ましくは等しい（すなわち、これらのトランジスタはマッチングされている）ので、第１および第２のノード110および112を通して第１段により発生される電圧差は、第１および第２のデータ入力din1およびdin2間の電圧差に実質的に等しい。
【００１４】
p-mos FET 128および130を有する第２段、すなわちプルアップ回路は、アクティブLOWである第２の制御信号Φ2に応答して、ハイの電圧参照Vddを第１および第２のノード110および112の両方に接続する。具体的には、p-mosFET 128および130のソースは、ハイの電圧参照Vddに接続されており、p-mos FET 128および130のゲートは、第２の制御信号Φ2に接続されており、p-mosFET 128のドレインはノード110に接続されており、p-mos FET 130のドレインは、ノード112に接続されている。第２の制御信号Φ2のタイミングは、好ましくは、第１の制御信号Φ1の初期アクティベート期間後、ある限られた期間（すなわち、時間遅延）が経過したあとでアクティブLOWとなるように設定される。この限られた期間の持続時間は、好ましくは、センス増幅器回路10が出力データを誤ってラッチするのを避けられるように、回路設計シミュレーション時に選択される。
【００１５】
p-mosFET 114および116と、n-mos FET 118および120とを有する第３段、すなわちラッチング回路は、第１段および第２段により第１および第２のノード110および112上に供給された電圧に応答して、第１および第２のラッチされたデータ出力dout1およびdout2を発生し、ラッチする。このラッチング回路は、好ましくは、第１および第２の交差結合された（cross-coupled）インバータから構成される。その場合、第１のインバータの出力は、第２のインバータの入力に接続され、第２のインバータの出力は、第１のインバータの入力に接続される。第１のインバータは、p-mosFET 114およびn-mos FET 118を備えている。第１のインバータでは、p-mos FET 114のソースは、第１のノード110に接続されており、n-mosFET 118のソースは、ローの参照電圧GNDに接続されており、p-mos FET 114およびn-mos FET 118のゲートは、相互接続されることにより第１のインバータの入力を形成しており、p-mosFET 114およびn-mos FET 118のドレインは、相互接続されることにより第１のインバータの出力を形成している。第２のインバータは、p-mosFET 116およびn-mos FET 120を備えている。第２のインバータでは、p-mos FET 116のソースは、第２のノード112に接続されており、n-mosFET 120のソースは、ローの参照電圧GNDに接続されており、p-mos FET 116およびn-mos FET 120のゲートは、相互接続されることにより第２のインバータの入力を形成しており、p-mosFET 116およびn-mos FET 120のドレインは、相互接続されることにより第２のインバータの出力を形成している。
【００１６】
p-mos FET 132およびn-mosFET 134を備えた等化回路は、アクティブLOWである第３の制御信号Φ0に応答して、ノード136および138において第１および第２のデータ出力dout1およびdout2にそれぞれ接続されたデータライン（不図示）上の電圧を等化する。具体的には、p-mosFET 132およびn-mos FET 134は、第３の制御信号Φ0がアクティブLOWである時には、ノード136および138を短絡させ（すなわち、接続し）、第３の制御信号Φ0が非アクティブHIGHである時には、ノード136および138を互いに分離する（すなわち、接続を絶つ）伝送ゲートを形成する。第３の制御信号Φ0のタイミングは、エネルギーを節約するために、第１および第２の制御信号Φ1およびΦ2が非アクティブHIGHである時に、好ましくは、LOWにアクティベートされるように設定される。好ましくは、第３の制御信号Φ0は、その入力に第１の制御信号Φ1が接続されているインバータ（不図示）の出力において発生される。その結果、第３の制御信号Φ0は、第１の制御信号Φ1の反転されたバージョンとなる。
【００１７】
図3は、センス増幅器回路10の動作を説明するのに役立つタイミング図を図示している。時刻t0と時刻t2とのあいだ、センス増幅器回路10は、等化モードで動作する。このモードでは、センス増幅器回路は、第１および第２のデータ出力dout1およびdout2にそれぞれ接続された第１および第２のデータライン（不図示）上の電圧を等化する。このモードのあいだ、第３の制御信号Φ0は、アクティブLOWであり、第１および第２の制御信号Φ1およびΦ2は、好ましくは、非アクティブHIGHである。第１および第２の制御信号Φ1およびΦ2を非アクティブHIGHにすることによって、p-mosFET 102、128および130がターンオフされるので、ハイの参照電圧Vddと回路との接続を効果的に絶つことができる。これにより、回路を流れるdc電流が最小化されるので、結果的には、回路により消費される電力も最小化される。いっぽう、第３の制御信号Φ0をアクティブLOWにすることによって、p-mosFET 132およびn-mos FET 134が共にターンオンするので、ノード136および138において第１および第２のデータライン（不図示）を効果的に相互接続することができる。これにより、（第１のデータラインに接続されている）ノード136における電圧が、（第２のデータラインに接続されている）ノード138における電圧と等しくなる。
時刻t1において、入力電圧が、第１および第２のデータ入力din1およびdin2上に供給される。第１および第２のデータ入力din1およびdin2上に供給される電圧間の差が、センス増幅器回路10によりラッチされる出力データの論理状態を決定する。例えば、もし第１のデータ入力din1上に供給される電圧が5.0ボルトであり、第２のデータ入力din2上に供給される電圧が4.7ボルトであるのなら（すなわち、差動電圧が0.3ボルトであるのなら）、第１のラッチされたデータ出力dout1は、好ましくは、HIGHの論理状態となり、第２のラッチされたデータ出力dout2は、好ましくは、LOWの論理状態となる。逆に、もし第１のデータ入力din1上に供給される電圧が4.7ボルトであり、第２のデータ入力din2上に供給される電圧が5.0ボルトであるのなら（すなわち、差動電圧が-0.3ボルトであるのなら）、第１のラッチされたデータ出力dout1は、好ましくは、LOWの論理状態となり、第２のラッチされたデータ出力dout2は、好ましくは、HIGHの論理状態となる。
【００１８】
時刻t2と時刻t3とのあいだ、センス増幅器回路10は、評価モードで動作する。このモードでは、センス増幅器回路は、第１および第２のノード110および112を通して、第１および第２のデータ入力din1およびdin2間の電圧差を表す差動電圧を発生する。時刻t2において、第３の制御信号Φ0が非アクティブHIGHになり、p-mosFET 132およびn-mos FET 134をターンオフすることにより、ノード136、138間の接続を絶つ。また、時刻t2において、あるいはそれからわずかな時間の後に、第１の制御信号Φ1がアクティブLOWになることにより、p-mosFET 102をターンオンする。その結果、n-mos FET 106および108がターンオンし、それらのソースを通した（すなわち、第１および第２のノード110および112を通した）差動電圧は、それらのゲートを介して（すなわち、第１および第２のデータ入力din1およびdin2を介して）印加された差動電圧にしたがうことになる。具体的には、もしn-mosFET 106のゲート上の電圧が5.0ボルトであり、n-mos FET 106の閾値電圧が1.0ボルトであるのなら、n-mos FET 106のソース（および第１のノード110）上の電圧は、4.0ボルトとなる（つまり、Vsource＝Vgate−Vthreshold）。同様に、もしn-mosFET 108のゲート上の電圧が4.7ボルトであり、n-mos FET 108の閾値電圧が1.0ボルトであるのなら、n-mos FET 108のソース（および第２のノード112）上の電圧は、3.7ボルトとなる（つまり、Vsource＝Vgate−Vthreshold）。加えて、センス増幅器回路10のラッチング回路を備えた第１および第２のインバータそれぞれの電力入力（すなわち、第１および第２のノード110および112）にも差動電圧が印加されるので、対応する差動電圧は、交差結合されたインバータのそれぞれの出力dout1およびdout2を通して増大する傾向にある。上記の例でさらに考えると、もし第１のノード110上の電圧が4.7ボルトになり、第２のノード112上の電圧が3.7ボルトになれば、第１のインバータの電力を、第２のインバータの電力よりも高くできるという効果が得られる（ただし、これらのインバータのサイズは等しいものとする）。その結果、第１の出力dout1は、「n-mosFET 106のソースから第１のノード110に印加された電圧」マイナス「p-mos FET 114を通した電圧降下」により限定される論理電圧を有するHIGHの論理状態に立ち上がりやすくなる。したがって、第２の出力dout2は、ローの参照電圧GNDにより決定される論理電圧を有するLOWの状態を強制されることになる。逆に、もし第２のノード112上の電圧が4.7ボルトになり、第１のノード110上の電圧が3.7ボルトになれば、第２のインバータの電力を、第１のインバータの電力よりも高くできるという効果が得られる（ただし、これらのインバータのサイズは等しいものとする）。その結果、第２の出力dout2は、「n-mosFET 108のソースからノード112に印加された電圧」マイナス「p-mos FET 116を通した電圧降下」により限定される論理電圧を有するHIGHの論理状態に立ち上がりやすくなる。したがって、第１の出力dout1は、ローの参照電圧GNDにより決定される論理電圧を有するLOWの状態を強制されることになる。
【００１９】
時刻t3と時刻t4とのあいだ、センス増幅器回路10は、データラッチングモードで動作する。このモードでは、センス増幅器回路は、HIGHの論理状態に立ち上がる出力（dout1またはdout2）の立ち上がる速度を加速し、HIGHの論理状態に立ち上がる出力（dout1またはdout2）の立ち上がる電圧レベルを高くし、HIGHの論理状態に立ち上がる出力（dout1またはdout2）を、高くなった電圧レベルでHIGHの論理状態にラッチし、かつLOWの論理状態を強制されている出力（dout2またはdout1）を、ローの参照電圧GNDに実質的に等しい電圧レベルでLOWの論理状態にラッチすることにより、ラッチされたデータ出力を発生し、回路を通って流れるdc電流を最小化することにより、ラッチングモードのあいだに回路により消費される電力を最小化する。
【００２０】
時刻t3において、第２の制御信号Φ2がLOWにアクティベートされることにより、p-mosFET 128をターンオンする結果、ハイの電圧参照Vddを第１のノード110に接続させる。また、p-mos FET 130をターンオンする結果、ハイの電圧参照Vddを第２のノード112に接続させる。p-mosFET 114とn-mos FET 118とを備えた第１のインバータの電力入力（すなわち、第１のノード110）は、ハイの参照電圧Vddにプルアップされ、p-mosFET 116とn-mos FET 120とを備えた第２のインバータの電力入力（すなわち、第２のノード112）も、ハイの参照電圧Vddにプルアップされ、n-mosFET 106および108は、一般にターンオフされる。その結果、HIGHの論理状態に立ち上がるインバータの出力（dout1またはdout2）は、センス増幅器回路10の差動入力回路における対応するn-mosトランジスタ（図2の106または108）のソースにおける電圧ではなく、ハイの参照電圧Vddへと立ち上がり、評価モードの時よりも速い速度で立ち上がることになる。なぜなら、p-mosFET 128および130を介してさらなる電流が供給されているからである。
【００２１】
加えて、センス増幅器回路10を通って流れるdc電流は、回路の電力消費を最小化するために、データラッチングモードのあいだは最小化される。具体的には、データラッチングモードのあいだ、センス増幅器回路10のp-mosFET 102とn-mos FET 106および108とを備えた差動入力回路でも、センス増幅器回路10のp-mos FET 114および116とn-mosFET 118および120とを備えたラッチング回路でも、流れるdc電流はほぼゼロである。この差動入力回路を通って流れるdc電流がないのは、n-mos FET106および108が一般にターンオフされているからである。n-mos FET 106および108は、例えば、もしハイの参照電圧Vddが5.0ボルトであり、n-mosFET 106および108のゲート上の電圧がそれぞれ5.0ボルトおよび4.7ボルトであり、かつn-mos FET 106および108のそれぞれの閾値電圧が共に1.0ボルトであるのなら、ターンオフされる。この例では、n-mosFET 106および108は、共にターンオフされることになる。なぜなら、それらのゲート電圧が、それらのソース電圧をそれらの閾値電圧よりも大きな値だけ上回ることはないからである。ラッチング回路を通って流れるdc電流がないのは、第１および第２のインバータのそれぞれが備えている、直列接続されたp-mosおよびn-mosFETを通ってdc電流が流れないからである。例えば、もしp-mos FET 114がターンオンされれば、n-mos FET 118はターンオフされ、p-mosFET 114およびn-mos FET 118を備える第１のインバータを通ってdc電流は流れない。逆に、もしp-mos FET 114がターンオフされれば、n-mosFET 118はターンオンされるので、その場合も、第１のインバータにdc電流は流れない。センス増幅器回路10のラッチング回路においてp-mos FET 116およびn-mosFET 120を備えている第２のインバータについても、同様の例を挙げることができる。
【００２２】
時刻t4と時刻t8とのあいだ、センス増幅器回路10の第１および第２のデータ入力din1およびdin2に印加される電圧が逆にされる点を別にすれば、センス増幅器回路10の上述した動作が繰り返される。図3に示されているように、第１および第２のデータ入力din1およびdin2に印加される電圧を逆にすることによって、ラッチされたデータ出力dout1およびdout2も逆になる。具体的には、t0〜t4の期間により表される第１のサイクルにおいて示されているように、第１および第２のデータ入力din1およびdin2に例えば5.0ボルトおよび4.7ボルトの電圧がそれぞれ印加される時には、第１のラッチされたデータ出力dout1は、HIGHの論理状態（例えば、5.0ボルトの論理レベル電圧）にラッチされ、第２のラッチされたデータ出力dout2は、LOWの論理状態（例えば、0.0ボルトの論理レベル電圧）にラッチされる。いっぽう、t4〜t8の期間により表される第２のサイクルにおいて示されているように、第１および第２のデータ入力din1およびdin2に例えば4.7ボルトおよび5.0ボルトの逆電圧がそれぞれ印加される時には、第１のラッチされたデータ出力dout1は、LOWの論理状態にラッチされ、第２のラッチされたデータ出力dout2は、HIGHの論理状態にラッチされる。
【００２３】
図4は、例えば、図1に図示されている従来技術による回路に対応するラッチされた信号の応答206および306と、センス増幅器回路10に対応するラッチされた信号の応答202および302とを比較のために図示している。図1の従来技術による回路よりも引き出すdc電流の量が少なくなることに加えて、センス増幅器回路10は、図1の従来技術による回路よりも、ラッチされたその信号の応答202および302をより高速に示す。なぜなら、出力データをラッチするとき、センス増幅器回路10のp-mosFET 128および130を備えた第２段すなわちプルアップ回路によって、さらなる電流が供給されるからである。信号応答204は、p-mos FET 128および130を備えたプルアップ回路がない場合の、差動入力に対するセンス増幅器回路10の応答を一例として図示している。
【００２４】
以上に、好ましい実施の形態に即して本発明のさまざまな局面を説明したが、本発明は、添付の請求の範囲の全範囲内において完全な保護を受けるに値するものであることを理解されたい。
【図面の簡単な説明】
【００２５】
【図１】図1は、従来技術によるセンス増幅器回路を備えた回路のブロック図を一例として図示している。
【図２】図2は、本発明の各種局面を利用するセンス増幅器回路を一例として図示している。
【図３】図3は、本発明の各種局面を利用する、図2のセンス増幅器回路のいくつかの入力、出力および選択されたノードのタイミング図を一例として図示している。
【図４】図4は、本発明の各種局面を利用する回路を備えたセンス増幅器回路の出力、およびそれを備えていないセンス増幅器回路の出力のタイミング図を一例として図示している。
【図１】
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【図２】
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【図３】
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【図４】
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