(57)【要約】【課題】  内部電源生成回路において、その出力にオーバードライブ電圧が印加されることで、内部電源生成回路内の電圧設定が変動する。ドライバーの制御節点が動作範囲外に変動し、オーバードライブ終了後に内部電源生成回路が動作しない不感帯が発生するという問題がある。【解決手段】  内部電源生成回路のドライバーの制御節点電圧を制御する制御回路を設ける。オーバードライブ期間には制御回路により制御節点電圧を制御し、制御節点電圧をドライバー動作可能範囲の適正レベルに設定する。制御節点電圧を適正レベルに設定することで、オーバードライブ終了後には不感帯もなく内部電源生成回路は内部電源電圧を供給できる効果が得られる。この構成とすることで不感帯のない内部電源生成回路及びこれらを備えた高速動作可能な半導体装置が得られる。【選択図】  図５
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【特許請求の範囲】
【請求項１】
カレントミラー型の内部電源生成回路において、出力側からのオーバードライブ電圧によるドライバー制御節点における電圧の変動を制御する制御回路を備えたことを特徴とする内部電源生成回路。
【請求項２】
前記制御回路はフィードバック側の差動トランジスタに並列に接続されたレギューレータトランジスタであることを特徴とする請求項１に記載の内部電源生成回路。
【請求項３】
前記レギューレータトランジスタのゲート入力として第２の参照電圧が印加されることを特徴とする請求項２に記載の内部電源生成回路。
【請求項４】
前記第２の参照電圧は、接地電圧であることを特徴とする請求項３に記載の内部電源生成回路。
【請求項５】
前記第２の参照電圧は、参照電圧側の差動トランジスタに供給される第１の参照電圧と等しい電圧であることを特徴とする請求項３に記載の内部電源生成回路。
【請求項６】
前記制御回路は、前記ドライバー制御節点に接続された論理回路であり、オーバードライブ終了時に前記ドライバー制御節点を動作範囲内に設定することを特徴とする請求項１に記載の内部電源生成回路。
【請求項７】
前記制御回路は、オーバードライブ期間には前記内部電源生成回路内部のカレントミラー回路に電源電圧を供給しないことを特徴とする請求項６に記載の内部電源生成回路。
【請求項８】
参照電圧側の差動トランジスタに並列に接続されたレギューレータトランジスタをさらに備えたことを特徴とする請求項６に記載の内部電源生成回路。
【請求項９】
前記レギューレータトランジスタのゲートには、第３の参照電圧が印加され、第２の出力電圧を出力することを特徴とする請求項８に記載の内部電源生成回路。
【請求項１０】
請求項１乃至９のいずれかに記載の内部電源生成回路を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に外部から供給される外部電源電圧から内部電源電圧を生成する内部電源生成回路及びこれらを備えた半導体装置に関する。
【背景技術】
【０００２】
最近の半導体装置は高速化、低消費電力化が図られている。これらの手段の１つとして、外部から供給される外部電源電圧を降圧した内部電源電圧ＶＤＬを生成し、この電源電圧ＶＤＬを小振幅信号のハイレベルとして使用している。例えば半導体記憶装置においては、内部電源電圧ＶＤＬを外部からの供給電源電圧ＶＥＸＴより所定値だけ低い電圧として生成する。この電源電圧ＶＤＬをメモリセルの書き込み電圧や、ビット線読み出し信号のハイレベルとして使用する。そのため内部電源電圧ＶＤＬはアレイ電源とも呼称され、メモリアレイ周辺のデータ転送は小振幅の電源電圧であるＶＤＬ／ＧＮＤレベルで行われる。このように信号振幅を小さくし、ノイズの発生を抑えることで高速データ転送を可能としている。
【０００３】
しかしデータの信号振幅を小さくすることで転送速度の高速化は図られるが、読み出し／書き込み動作の初期動作が遅いという問題が発生する。そのために読み出し初期にはセンスアンプに印加させる電源電圧を大きくするオーバードライブ方式が採用されている。またライト時には入力される書き込み信号振幅が小さいとビット線対を反転させる能力が不足し、ライト時間が長くなる。そのためにライト初期時には電源電圧ＶＥＸＴを供給するオーバードライブ書き込み方式が採用される。このように信号振幅（ＶＤＬ／ＧＮＤ）よりも大きな電源振幅（ＶＥＸＴ／ＧＮＤ）を供給することから、これらの方式はオーバードライブ方式と呼ばれている。
【０００４】
これらのオーバードライブ方式に関して下記の先行特許文献がある。特許文献１（特開平１０−２６９７７１）では、プロセスばらつきにかかわらず適切なオーバードライブ期間を設定している。オーバードライブ期間を決定する遅延回路のゲート長を、オーバードライブを行うドライバーのゲート長に加工要素をあわせることで、ＭＯＳトランジスタのプロセスバラツキ、製造バラツキを補償することを特徴としている。しかしながら同一チップ内であっても、メモリアレイ内で用いられるオーバードライブ用トランジスタと、周辺制御部で用いられる遅延回路を構成するトランジスタは、設計基準に違いがある。同一ＭＯＳトランジスタとしてゲート長でバラツキを補償することは、一般に設計基準が緩い周辺基準にあわせることになり、設計効率を損なう。また、外部電源電圧依存に対するオーバードライブの制御方法としては不十分である。
【０００５】
特許文献２（特開平９−１２０６７５）、特許文献３（特開平１０−２４２８１５）には、外部電源依存に対するオーバードライブの補償方法が示されている。過剰なオーバードライブを防止するのに電源電圧（ＶＤＤ）を動作電源とするインバータを採用し、遅延回路には電源電圧に対する負の依存を持たせている。しかしこの従来例では、遅延時間と電源電圧（ＶＤＤ）依存の関係はインバータ素子の特性に制限されることになる。特許文献３では、ＶＤＤを電源とした遅延素子（インバータ６段）の遅延時間は約４ｎｓ（ＶＤＤ電圧３Ｖ）、約３ｎｓ（ＶＤＤ電圧 ３．５Ｖ）となる。一方内部電源電圧を用い、基板電圧にＶＤＤを用い負のＶＤＤ依存を持たせた遅延素子（インバータ２段）は、遅延時間約１．５ｎｓ（ＶＤＤ電圧３Ｖ ）、約１．８ｎｓ（ＶＤＤ電圧３．５Ｖ）となる。この正負の二つの遅延素子の差分で依存性を加速している。
【０００６】
特許文献４（特開２０００−０５８７８５）、特許文献５（特開２００１−２６６５７３）においては、センス時のオーバードライブに関して記述している。これらの先行文献においては、この時間を調整するためにインバータ素子から構成される遅延素子が使用されている。この遅延素子の電源電圧依存はインバータ特性に帰着し、それ以上のＶＤＤ依存を持たせることが困難であった。さらにオーバードライブ期間は、通常製品の動作範囲でＶＤＤ電圧が低い側で特性を満たすように調整される。また高速センス特性が要求される場合、一般的にオーバードライブ期間を長くする傾向がある。このためＶＤＤ電圧の高い側で充電しすぎが発生しやすい。逆にＶＤＤ電圧の高い側でオーバードライブ期間を調整すると、ＶＤＤ電圧の低い側でオーバードライブ期間の不足となり、高速動作が不十分となり製品特性自体を制限してしまう。
【０００７】
さらに外部から供給される電源電圧から内部電圧を生成する内部電源生成回路としては下記特許文献がある。特許文献６（特開２００４−１３３８００）では活性時用の大電流供給可能な電源回路と、スタンバイ用の小電流を供給する電源回路を備えている。特許文献７（ＷＯ１９９８−０５８３８２）、特許文献８（特開２００１−１１０１８４）には外部からの電源電圧を昇圧させた後に、降圧することで電源電圧変動を抑える電源回路が示されている。また特許文献９（特開２０００−３０６３８２）には、大振幅及び小振幅の入力レベルに対応できる入力回路が示されている。
【０００８】
このように内部回路の電源電圧を下げながら、一方ではオーバードライブ方式を使用する理由としては半導体装置の製造面からの必要性がある。昨今の半導体装置を構成するデバイスは、高集積大容量化のため微細化・スケーリングされている。この微細化されたデバイスの耐圧は必然的に低下することになる。一方トランジスタ（Ｔｒ）の閾値電圧（Ｖｔ）は、リーク特性から内部電源電圧に比例して下げることが出来なくなっている。このため、通常動作は低電圧で行い、動作初期のみにおいてオーバードライブ方式や、オーバーチャージ方式により電源電圧を高くしている。このように動作初期の電圧を高くし高速動作を実現している。
【０００９】
例えば、ＤＲＡＭのメモリセルデータ読み出し動作（センス動作）は、メモリセルアレイ用に外部電源電圧ＶＥＸＴから降圧された内部電源電圧ＶＤＬを使用する。しかしセンス初期動作においてはオーバードライブ方式が採用され、外部電源電圧ＶＥＸＴが使用される。オーバードライブとしては、（１）外部電源ＶＥＸＴと内部電源電圧ＶＤＬをショートするオーバーチャージ方式、（２）内部電源電圧ＶＤＬの出力を外部電源ＶＥＸＴにするオーバードライブ方式がある。このようにセンス初期動作にはオーバードライブ方式による外部電源ＶＥＸＴが使用されている。しかしながら、本願発明者はこれらのオーバードライブ方式おける問題点があることを見出して本願発明を行った。問題点はセンスアンプの初期動作に内部電源電圧ＶＤＬより高い外部電源電圧（ＶＥＸＴ）でオーバードライブすることである。以下このオーバードライブ方式における問題点を説明する。
【００１０】
メモリセルから読み出されたデータは、センスアンプにおいてリファレンス電圧との微小差電圧としてセンス増幅される。一般にリファレンス電圧は内部電源電圧ＶＤＬの半分の電圧ＨＶＣＣである。このセンス動作の初期において、オーバードライブ方式や、オーバーチャージ方式といった方式で内部電源電圧ＶＤＬを高くし、センス動作を高速に行わせることが可能となる。例えば、セルデータがＨＶＣＣより高いセルハイ（Ｈ）データの場合、センスアンプの低電源側Ｎｃｈトランジスタがオンすることにより初期増幅が開始され、次に高電源側Ｐｃｈトランジスタがオンすることで、セルデータが増幅される。このＰｃｈトランジスタがオンしたことによる内部電源電圧ＶＤＬからの電荷の供給を高速に行うために、オーバードライブやオーバーチャージが行われる。
【００１１】
これにより、ｔRASスペックといったスペックに対する高速が可能になる。この場合、供給しなくてはならに電荷は読み出しデータがセルハイ（Ｈ）データであっても、セルロウ（Ｌ）であっても変わりはない。その理由を以下に説明する。まず選択セルが接続されているビット線を“ＴＲＵＥ（Ｔ）側ビット線”、セルが接続されていないビット線を“ＮＯＴ（Ｎ）側ビット線”と呼ぶ。セルハイ（Ｈ）データのとき、規格のリフレッシュ期間内でリフレッシュされる場合には大部分の９９．９％のメモリセルはリフレッシュされたときの電圧ＶＤＬを保っている。従ってリフレッシュ前後ではセル電位は変わらず、ビット線電位がＨＶＣＣからＶＤＬに変化するのみである。セルハイ（Ｈ）データのときはＴＲＵＥ側ビット線をＨＶＣＣからＶＤＬに充電することになる。セルロウ（Ｌ）データのときはＮＯＴ側ビット線の電位がＨＶＣＣからＶＤＬに変化する。つまり充電するべき電荷量は同じであるが、その充電速度には差が生じる。
【００１２】
まず充電すべき容量は、セルハイ（Ｈ）データのときはＴＲＵＥ側ビット線でビット線容量Ｃｄとセル容量Ｃｓの和となる。セルロウ（Ｌ）データのときはＮＯＴ側ビット線でビット線容量Ｃｄのみとなる。また充電をスタートする電圧はＮＯＴ側ビット線（セルＬ）ではＨＶＣＣ、ＴＲＵＥ側ビット線（セルＨ）ではＨＶＣＣ＋ＶＲ（ＶＲはセルデータからの読み出し電位）となる。最近のメモリにではビット線容量Ｃｄとセル容量Ｃｓとの比は、４：１〜３：１と小さくなってきている。このため充電すべき容量はＴＲＵＥ側ビット線（セルＨ）とＮＯＴ側ビット線（セルＬ）とで２０〜２５％の差があり、充電すべき電圧も２０〜２５％の差が生じている。
【００１３】
この容量と電圧差により充電速度に差が生じ、セルＨとセルＬとで最終電圧までの充電時間が異なる。一般的に増幅初期における充電用のＰｃｈトランジスタは、ＮＯＴ側のドレイン・ソース間電圧ＶｄｓがＴＲＵＥ側のＶｄｓよりも大きく、その充電能力が大きい。この充電能力と充電すべき容量が小さいことから急速にＮＯＴ側ビット線はＴＲＵＥ側ビット線のハイレベルに追いつく。増幅の後半になると、２つの電圧差はほとんどなくなりトランジスタの充電能力に差はなくなるが、容量差があるために容量値が小さいＮＯＴ側ビット線が早くＶＤＬに到達する。このように充電速度がセルデータのＨ／Ｌによって差が生じることは避けられないが、半導体記憶装置としてはこの両者の最終電圧差がなくなるように設計されている。以下の説明ではセルロウ（Ｌ）データにおける充電速度が速いとして説明する。
【００１４】
以上説明したようにセルデータのＨ／Ｌによる必要電荷は等しいが、その充電時間には差が生じることになる。従って、低電圧化で必要となったオーバードライブおよびオーバーチャージにおいては、必要電荷量を超えないように制御しなくてはならない。しかし現状のオーバードライブおよびオーバーチャージの回路構成は外部電源ＶＥＸＴを使用している。そのためにオーバードライブおよびオーバーチャージによる電荷供給量は、外部電源ＶＥＸＴの変化に大きく依存することになる。
【００１５】
外部電源ＶＥＸＴが高い場合、後者のパターンで過剰な電荷供給を行ってしまい、内部電源電圧ＶＤＬが本来のレベルにセンス終了時に戻らない内部電源電圧ＶＤＬの過昇圧の問題がおきる。また逆に、外部電ＶＥＸＴが低い場合、前者のパターンで供給電荷がたらず、十分なオーバードライブが行われず、ｔRASスペックに対して十分なリストアが行われない。さらに、後者のパターンで供給電荷が足らないと、センスアンプＳＡのＮｃｈ、Ｐｃｈトランジスタのオンが遅れ、tRCD特性未達、センスアンプの誤動作が発生することになる。
【００１６】
また無事にセンスが行われたとしても高速センス特性ｔRCDミニマムスペック時には十分センスアンプが増幅されていない。この状態でカラム選択スイッチＹＳＷが開いても、ＩＯデータ線へ供給できる電荷がセルハイ（Ｈ）センス時に比べ明らかに小さい。そのためデータアンプにてデータ誤センスの問題が起き、データアンプ起因のセルハイ（Ｈ）不良につながる。従って、オーバードライブやオーバーチャージにおいて、その強弱を適切に制御する手段を持つことが必要になる。しかし昨今の微細化で半導体のスケーリング則からはずれるパラメータも多く、十分な制御の実施が難しくなり、さらなる改善手段として電源制御の手段の観点から本発明を提案するものである。
【００１７】
以下、図１〜図４を参照して詳細に説明する。図１には半導体記憶装置の概略構成図、図２にはセンスアンプ周辺の概略図を示す。図３には内部電源電圧ＶＤＬを生成する内部電源生成回路図、図４にその動作波形図を示す。
【００１８】
図１の半導体記憶装置はワードドライバー列（ＷＤ）２と、センスアンプ列（ＳＡ）３に囲まれたメモリセルアレイ１にはマトリクス状にメモリセルが配置されている。センスアンプ列３は複数のセンスアンプを備え、それぞれのセンスアンプはカラム選択信号ＹＳＷにより選択される。選択されたセンスアンプは相補ＩＯデータ線対ＩＯＴ／Ｎを介して、外部に接続される。ここではメモリセルアレイが複数あることから、データ線は階層化され、ビット線対ＢＩＴＴ／Ｎをカラム選択スイッチＹＳＷで選択し、相補ＩＯデータ線対ＩＯＴ／Ｎに接続する。さらに相補ＩＯデータ線対ＩＯＴ／ＮをＩＯ選択スイッチ５により選択し、ライトアンプ（ＷＡＭＰ）及びデータアンプ（ＤＡＭＰ）６（以後、単にライトアンプＷＡＭＰ６と称する）に接続する。また以降においてはセンスアンプ列、センスアンプとは区別せず、単にセンスアンプ（ＳＡ）３と呼称する。
【００１９】
図２に示すようにメモリセルＭＣがマトリクス状に配置され、メモリセルのビット線はセンスアンプ（ＳＡ）３に接続される。センスアンプ（ＳＡ）３は２つのインバータ回路から構成されたフリップフロップ回路である。センスアンプ（ＳＡ）３には、センスアンプ電源回路７から高電源電圧（ＳＡＰ）／低電源電圧（ＳＡＮ）が供給される。センスアンプ活性初期にはオーバードライブ信号ＯＤＶにより外部電源ＶＥＸＴが供給される。活性定常時には内部電源ＶＤＬ生成回路８からの内部電源電圧ＶＤＬが供給される。センスアンプで増幅されたメモリセルデータは、カラム選択スイッチＹＳＷ４によりＩＯデータ線対ＩＯＴ／Ｎに伝達される。
【００２０】
図３には内部電源電圧ＶＤＬを生成させる内部電源生成回路８を示す。内部電源生成回路はカレントミラー回路を基本構成としている。ゲートが共通接続されたミラートランジスタＰ１，Ｐ２と、参照電圧ＶＤＬＲを入力されたトランジスタＰ３と、他方の差動トランジスタＰ４と、トランジスタＰ２のドレインとトランジスタＰ４のソースとをゲート入力とし、ソースを外部電源ＶＥＸＴに、ドレインをトランジスタＰ４のゲートと出力端子とに接続したドライバートランジスタＰ５から構成される。ドライバートランジスタＰ５のドレインから出力電圧ＶＤＬを内部回路用の電源として出力する。
【００２１】
出力電圧ＶＤＬが高くなると、トランジスタＰ４のソース電圧が上昇しトランジスタＰ５がオフされ電流供給を停止する。一方出力電圧ＶＤＬが低くなると、トランジスタＰ４のソース電圧が低下しトランジスタＰ５からの電流供給が多くなり、出力電圧ＶＤＬを引き上げる。このように出力電圧ＶＤＬを参照電圧ＶＤＬＲと同じ一定電圧として生成することができる。
【００２２】
これらの動作を、図４を参照して説明する。選択されたワード線ＷＬが活性化され、ビット線対ＢｉｔＴ／Ｎがメモリセルデータのハイ、ロウにより小さな電圧差が生じる。ここではメモリセルデータはロウとし、センスアンプ３の近傍のビット線対ＢｉｔＴ／Ｎの波形を示す。センスアンプ活性化信号ＳＡＥ、オーバードライブ信号ＯＤＶによりセンスアンプには高電源電圧（ＳＡＰ）／低電源電圧（ＳＡＮ）が供給される。高電源電圧（ＳＡＰ）としてはオーバードライブ信号ＯＤＶにより外部電源ＶＥＸＴが供給される。低電源電圧（ＳＡＮ）には接地電圧ＧＮＤが供給される。
【００２３】
高電源電圧（ＳＡＰ）／低電源電圧（ＳＡＮ）が供給されたセンスアンプはビット線対ＢｉｔＴ／Ｎを急激に増幅する。高電源電圧（ＳＡＰ）の電圧レベルは外部電源ＶＥＸＴへ上昇していくが、センスアンプに電流供給することで外部電源ＶＥＸＴまでは到達しない。このとき出力節点ＶＤＬは所定の出力電圧ＶＤＬよりは高い電圧となる。内部電源生成回路のドライバーの制御節点ＶＤＬＤＧもトランジスタＰ４に流れる電流が少なくなり（あるいはオフ状態）、適正電圧よりも高い電圧に上昇する。制御節点ＶＤＬＤＧが適正電圧よりも高い電圧であることから、内部電源生成回路のドライバートランジスタＰ５はオフ状態となる。従ってオーバードライブ期間には外部電源ＶＥＸＴのみからの電流供給となる。
【００２４】
ビット線対ＢｉｔＴ／Ｎの増幅がほぼ完了した時点でオーバードライブ信号ＯＤＶは非活性化され、外部電源ＶＥＸＴからの電流供給が停止する。そのため出力節点ＶＤＬの電圧は低下する。しかし、このとき内部電源生成回路の制御節点ＶＤＬＤＧは適正電圧よりも高い電圧であることから、内部電源生成回路のドライバートランジスタＰ５はオフ状態であり、電流供給が出来ない。そのため出力節点ＶＤＬの電圧は急激に低下する。さらに制御節点ＶＤＬＤＧが低下し適正電圧に復帰することで、内部電源生成回路のドライバートランジスタＰ５がやっとオン状態となり、内部電源生成回路からの電流が供給される。このようにオーバードライブが停止し、内部電源生成回路からの電流供給が期待されるにもかかわらず内部電源生成回路が応答できない期間がある。この期間をＶＤＬ不感帯と定義する。
【００２５】
このＶＤＬ不感帯がある場合には、オーバードライブ電源及び内部電源生成回路からの電流供給がなくなり、センスアンプの高電源電圧（ＳＡＰ）は大きく低下する。そのために増幅されたビット線対の電圧差が縮小し、センス時間が長くなる。あるいは誤動作するという問題がある。このように内部電源生成回路の出力にオーバードライブを行うと、オーバードライブが終了した時点で内部電源生成回路が動作しない不感帯が生じる。そのためアクセス時間が長くなる、あるいは誤動作するという問題がある。従ってオーバードライブ方式に使用される内部電源生成回路においては、不感帯を発生させないための構成、又は適切に制御する手段を持つことが必要になる。しかし上記した先行特許文献には、本願発明者が見出した内部電源生成回路の不感帯の問題については記載されていず、その問題認識もない。したがって問題が認識されていないことから、解決する技術の示唆もない。
【００２６】
【特許文献１】特開平１０−２６９７７１号公報
【特許文献２】特開平０９−１２０６７５号公報
【特許文献３】特開平１０−２４２８１５号公報
【特許文献４】特開２０００−０５８７８５号公報
【特許文献５】特開２００１−２６６５７３号公報
【特許文献６】特開２００４−１３３８００号公報
【特許文献７】ＷＯ９８−０５８３８２号公報
【特許文献８】特開２００１−１１０１８４号公報
【特許文献９】特開２０００−３０６３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
上記したようにオーバードライブ方式の内部電源生成回路においては、オーバードライブ終了後に内部電源生成回路が動作しない不感帯が生じる。そのため読み出し時のアクセス時間が長くなる、あるいはセンスアンプが誤動作するという問題がある。
【００２８】
本発明の課題は，上記した問題に鑑み、不感帯が生じない内部電源生成回路及びこれらを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００２９】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００３０】
本発明の内部電源生成回路は、出力側からのオーバードライブ電圧によるドライバー制御節点における電圧の変動を制御する制御回路を備えたことを特徴とする。
【００３１】
本発明の内部電源生成回路における前記制御回路は、フィードバック側の差動トランジスタに並列に接続されたレギューレータトランジスタであることを特徴とする。
【００３２】
本発明の内部電源生成回路においては、前記レギューレータトランジスタのゲート入力として第２の参照電圧が印加されることを特徴とする。
【００３３】
本発明の内部電源生成回路においては、前記第２の参照電圧は接地電圧であることを特徴とする。
【００３４】
本発明の内部電源生成回路においては、前記第２の参照電圧は参照電圧側の差動トランジスタに供給される第１の参照電圧と等しい電圧であることを特徴とする。
【００３５】
本発明の内部電源生成回路においては、前記制御回路は前記ドライバー制御節点に接続された論理回路であり、オーバードライブ終了時に前記ドライバー制御節点を動作範囲内に設定することを特徴とする。
【００３６】
本発明の内部電源生成回路においては、前記制御回路はオーバードライブ期間には前記内部電源生成回路内部のカレントミラー回路に電源電圧を供給しないことを特徴とする。
【００３７】
本発明の内部電源生成回路においては、参照電圧側の差動トランジスタに並列に接続されたレギューレータトランジスタをさらに備えたことを特徴とする。
【００３８】
本発明の内部電源生成回路においては、前記レギューレータトランジスタのゲートには、第３の参照電圧が印加され、第２の出力電圧を出力することを特徴とする。
【００３９】
本発明の半導体装置は、上記記載のいずれかの内部電源生成回路を備えたことを特徴とする。
【発明の効果】
【００４０】
本発明においては、内部電源生成回路のドライバーの制御節点電圧を制御する制御回路を設ける。オーバードライブ期間には制御回路により制御節点電圧を制御し、制御節点電圧をドライバー動作可能範囲の適正レベルに設定する。制御節点電圧を適正レベルに設定することで、オーバードライブ終了後には不感帯もなく内部電源生成回路は内部電圧を供給できる効果が得られる。この構成とすることで不感帯のない内部電源生成回路及びこれらを備えた高速動作可能な半導体装置が得られる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の内部電源生成回路及びこれらを備えた半導体装置について図を参照して説明する。
【実施例１】
【００４２】
実施例１について図５，６を参照して説明する。図５に内部電源生成回路、図６にその動作波形を示す。
【００４３】
内部電源生成回路８はカレントミラー回路を基本構成とし、トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６と電流源ｉ１から構成される。以下トランジスタＰ１、Ｐ２をミラートランジスタ、差動電圧が入力されるトランジスタＰ３，Ｐ４を差動トランジスタと呼称する。さらにトランジスタＰ１、Ｐ３側を参照電圧側、トランジスタＰ２、Ｐ４側をフィードバック側と呼称する。ミラートランジスタＰ１のソースは外部電源ＶＥＸＴに、ゲートはトランジスタＰ１のドレイン及びトランジスタＰ２のゲートに接続される。ミラートランジスタＰ２のソースは外部電源ＶＥＸＴに、ゲートはトランジスタＰ１のゲートに、ドレインは制御節点ＶＤＬＤＧに接続される。
【００４４】
差動トランジスタＰ３のソースはトランジスタＰ１のドレインに、ゲートは参照電圧ＶＤＬＲに、ドレインは電流源ｉ１に接続される。対となるフィードバック側は並列接続された差動トランジスタＰ４及びレギューレータトランジスタＰ６により構成される。差動トランジスタＰ４のソースは制御節点ＶＤＬＤＧに、ゲートは出力節点ＶＤＬに、ドレインは電流源ｉ１に接続される。レギューレータトランジスタＰ６のソースは制御節点ＶＤＬＤＧに、ゲートは第２の参照電圧ＶＤＬＲ２に、ドレインは電流源ｉ１に接続される。ドライバートランジスタＰ５のソースは外部電源ＶＥＸＴに、ゲートは制御節点ＶＤＬＤＧに、ドレインは出力節点ＶＤＬに接続される。電流源ｉ１の一端はトランジスタＰ３，Ｐ４，Ｐ６のドレインに、他端はＧＮＤに接続される。ドライバートランジスタＰ５のドレインから内部回路用の電源電圧として、参照電圧ＶＤＬＲと等しい出力電圧ＶＤＬを出力節点ＶＤＬから出力する。
【００４５】
これらの動作を、図６を参照して説明する。選択されたワード線ＷＬが活性化され、ビット線対ＢｉｔＴ／Ｎがメモリセルデータのハイ、ロウにより小さな電圧差が生じる。ここではメモリセルデータはロウとし、センスアンプ３の近傍のビット線対ＢｉｔＴ／Ｎを示す。センスアンプ活性化信号ＳＡＥ、オーバードライブ信号ＯＤＶによりセンスアンプには高電源電圧（ＳＡＰ）／低電源電圧（ＳＡＮ）が供給される。高電源電圧（ＳＡＰ）としてはオーバードライブ信号ＯＤＶにより外部電源ＶＥＸＴが供給される。低電源電圧（ＳＡＮ）にはＧＮＤが供給される。
【００４６】
このときトランジスタＰ４はゲート電圧が外部電源ＶＥＸＴに上昇することからオフ状態となる。しかし第２の参照電圧がロウレベルとなりオン状態となり、制御節点ＶＤＬＤＧの電圧はレギューレータトランジスタＰ６によりその電圧レベルを維持（又は少し低下させてもよい）する。第２の参照電圧として参照電圧ＶＤＬＲあるいはそれ以下の電圧を入力することで、制御節点ＶＤＬＧは適正レベルを維持できる。すなわちトランジスタＰ４の代役としてレギューレータトランジスタＰ６がオン状態となり、制御節点ＶＤＬＤＧの電圧レベルを維持する。センスアンプに供給された高電源電圧（ＳＡＰ）／低電源電圧（ＳＡＮ）によりセンスアンプはビット線対ＢｉｔＴ／Ｎを急激に増幅する。高電源電圧（ＳＡＰ）の電圧レベルは外部電源ＶＥＸＴへ上昇するが、センスアンプに電流供給することでその電圧は外部電源ＶＥＸＴと内部電源電圧ＶＤＬの中間電圧にとどまる。
【００４７】
センスアンプ近傍のビット線対ＢｉｔＴ／Ｎの増幅がほぼ完了した時点でオーバードライブ信号ＯＤＶは非活性化され、外部電源ＶＥＸＴからの電流供給が停止する。次ぎの第２の参照電圧も非活性化され、レギューレータトランジスタＰ６はオフとなる。そのため出力節点ＶＤＬの電圧は低下する。しかし、このとき制御節点ＶＤＬＤＧは適正電圧（又は少し低下した電圧）であることから、内部電源生成回路のドライバートランジスタＰ５はオン状態であり、内部電源生成回路から電流が供給できる。このようにオーバードライブが停止した時点においても、内部電源生成回路からの電流が供給可能であり、ＶＤＬ不感帯は発生しない。内部電源生成回路からの電流が供給されることからビット線対の電圧変動は少なく、センスアンプ遠端のビット線対においても増幅動作が行われる。そのためセンス期間が長くなることの防止、センスアンプの誤動作を防止できる。
【００４８】
本実施例においては、内部電源生成回路にレギューレータトランジスタを付加し、オーバードライブ期間の制御節点ＶＤＬＤＧの電圧上昇を抑止する。制御節点ＶＤＬＤＧの電圧上昇を抑止することで、オーバードライブ期間後にはドライバートランジスタをオンさせ不感帯を発生させない。そのため不感帯における出力節点ＶＤＬの急激な電圧低下によるセンス時間の遅れや誤動作を防止できる。センス時間の遅れや誤動作を防止できる内部電源生成回路及びこれらを備えた半導体装置が得られる。
【実施例２】
【００４９】
本発明の実施例２について、図７、図８を用いて説明する。図７には本実施例２に係る内部電源生成回路図、図８にはその動作波形図を示す。本実施例の内部電源生成回路は従来の内部電源生成回路に対し制御信号によりその動作を制御する実施例である。図３に示す従来の内部電源生成回路にトランジスタＰ７、Ｐ８、Ｎ１と、インバータ回路ＩＮＶ１からなる論理回路を付加し、制御信号ＶＤＬ０６、ＶＤＬ０７により制御節点ＶＤＬＤＧの電圧上昇を抑止する。
【００５０】
内部電源生成回路８はカレントミラー回路を基本構成とし、カレントミラー回路部と、ドライバートランジスタＰ５と、付加された論理回路から構成される。ミラートランジスタＰ１のソースはインバータ回路ＩＮＶ１の出力に、ゲートはトランジスタＰ１のドレイン及びトランジスタＰ２のゲートに接続される。ミラートランジスタＰ２のソースはインバータ回路ＩＮＶ１の出力に、ゲートはトランジスタＰ１のゲートに、ドレインは制御節点ＶＤＬＤＧに接続される。差動トランジスタＰ３のソースはトランジスタＰ１のドレインに、ゲートは参照電圧ＶＤＬＲに、ドレインは電流源ｉ１に接続される。
【００５１】
対となるフィードバック側の差動トランジスタＰ４のソースは制御節点ＶＤＬＤＧに、ゲートは出力節点ＶＤＬに、ドレインは電流源ｉ１に接続される。ドライバートランジスタＰ５のソースは外部電源ＶＥＸＴに、ゲートは制御節点ＶＤＬＤＧに、ドレインは出力節点ＶＤＬに接続される。電流源ｉ１の一端はトランジスタＰ３，Ｐ４のドレインに、他端はＧＮＤに接続される。ドライバートランジスタＰ５のドレインから出力電圧ＶＤＬとして、参照電圧ＶＤＬＲと等しい電圧を内部回路用の電源電圧として出力する。
【００５２】
トランジスタＰ７のソースはインバータ回路ＩＮＶ１の出力に、ゲートは制御信号ＶＤＬ０６に、ドレインはミラートランジスタＰ１，Ｐ２のゲートに接続される。トランジスタＰ８のソースは外部電源ＶＥＸＴに、ゲートは制御信号ＶＤＬ０６に、ドレインはトランジスタＮ１のドレイン及び制御節点ＶＤＬＤＧに接続される。トランジスタＮ１のドレインはトランジスタＰ８のドレイン及び制御節点ＶＤＬＤＧに、ゲートは制御信号ＶＤＬ０７に、ソースは接地電圧ＧＮＤに接続される。インバータ回路ＩＮＶ１は、制御信号ＶＤＬ０７を入力され、その出力をトランジスタＰ１、Ｐ２、Ｐ７のソースに出力する。ここでインバータ回路ＩＮＶ１の電源電圧は外部電源ＶＥＸＴであり、インバータ回路の出力がカレントミラー回路の電源となる。
【００５３】
これらの動作を、図８を参照して説明する。初期状態としては制御信号ＶＤＬ０６、０７ともロウレベルであり、参照電圧ＶＤＬＲとしては電圧ＶＤＬが入力される。制御信号ＶＤＬ０６がロウレベルであることから、トランジスタＰ７、Ｐ８はオン状態で、トランジスタＰ１、Ｐ２，Ｐ５はオフ状態である。このとき出力節点ＶＤＬの電圧ＶＤＬは前のサイクルにおける電圧ＶＤＬを保持している。選択されたワード線ＷＬが活性化され、ビット線対ＢｉｔＴ／Ｎがメモリセルデータのハイ、ロウにより小さな電圧差が生じる。ここではメモリセルデータはロウとし、センスアンプ３の近傍のビット線対ＢｉｔＴ／Ｎの波形を示す。また複数の斜線で示す信号については相互の関係を維持した状態においてその範囲内の任意のタイミングで信号入力が可能であることを示す。
【００５４】
制御信号ＶＤＬ０６がハイレベルに変化し、トランジスタＰ７、Ｐ８がオフし、トランジスタＰ１、Ｐ２，Ｐ５はオンする。カレントミラー回路は通常動作状態となり、出力電圧ＶＤＬを出力する。次に制御信号ＶＤＬ０７がハイレベルに変化し、トランジスタＮ１はオンし制御節点ＤＶＬＤＧがロウレベルになり、出力節点ＶＤＬの電圧は外部電源ＶＥＸＴまで上昇する。さらにインバータ回路ＩＮＶ１がロウレベルとなり、カレントミラー回路への電源供給が停止される。従ってこの期間にはカレントミラー回路には電源供給が停止され、出力節点ＶＤＬの電圧はドライバートランジスタＰ５により外部電源ＶＥＸＴまで上昇する。しかしセンスイネーブルＳＡＥが非活性であり、センスアンプへの外部電源ＶＥＸＴのオーバードライブは行われない。
【００５５】
センスアンプ活性化信号ＳＡＥ、オーバードライブ信号ＯＤＶによりセンスアンプには高電源電圧（ＳＡＰ）／低電源電圧（ＳＡＮ）が供給される。高電源電圧（ＳＡＰ）としてはオーバードライブ信号ＯＤＶにより外部電源ＶＥＸＴが供給される。低電源電圧（ＳＡＮ）にはＧＮＤが供給される。ここでのオーバードライブはセンスアンプ電源回路からの直接オーバードライブと、内部電源生成回路からのオーバードライブが行われる。そのためにセンスアンプ電源回路からの直接オーバードライブは省略することも出来る。センスアンプに供給された高電源電圧（ＳＡＰ）／低電源電圧（ＳＡＮ）によりセンスアンプはビット線対ＢｉｔＴ／Ｎを急激に増幅する。
【００５６】
ビット線対ＢｉｔＴ／Ｎの増幅がほぼ完了した時点でオーバードライブ信号ＯＤＶは非活性化され、外部電源ＶＥＸＴからの電流供給が停止する。また制御信号ＶＤＬ０７もロウレベルに変化し、カレントミラー回路へ外部電源ＶＥＸＴが供給され、制御節点ＶＤＬＤＧはロウレベルから適正レベルに復帰する。制御節点ＶＤＬＤＧは適正電圧以下で動作範囲であることから内部電源生成回路のドライバートランジスタＰ５はオン状態であり、内部電源生成回路から電流が供給される。このようにオーバードライブが停止した時点においても制御節点ＶＤＬＤＧの電圧はドライブトランジスタのオン動作範囲であり、内部電源生成回路からの電流が供給可能である。そのためＶＤＬ不感帯が発生することはない。
【００５７】
本実施例における内部電源生成回路は、論理回路により制御節点の電圧を制御する。オーバードライブ期間の制御節点ＶＤＬＤＧをロウレベルとし、出力節点電圧を外部電源電圧に設定する。オーバードライブ終了後には、制御節点ＶＤＬＤＧはドライブトランジスタのオン動作範囲内にあることからドライバートランジスタがオンすることで、不感帯は発生しない。そのため不感帯における出力節点ＶＤＬの急激な電圧低下によるセンス時間の遅れや誤動作を防止できる。センス時間の遅れや誤動作を防止できる内部電源生成回路及びこれらを備えた半導体装置が得られる。
【実施例３】
【００５８】
本発明の実施例３について、図９、図１０、図１１を用いて説明する。図９には本実施例３に係る内部電源生成回路、図１０にはその動作波形図を示す。図１１には他の内部電源生成回路を示す。本実施例は、実施例２における内部電源生成回路のカレントミラー回路部分にレギューレータトランジスタＰ９を付加した構成である。動作としてはオーバードライブとして、外部電源電圧（ＶＥＸＴ）による第１のオーバードライブと、外部電源電圧（ＶＥＸＴ）と電圧ＶＤＬとの中間電圧（ＶＤＬ’）による第２のオーバードライブとを行う。実施例２と同様の構成要素については同じ符号とし、その詳細な説明は省略する。本発明におけるレギューレータトランジスタＰ９は差動入力の参照電圧側に配置され、ソースは差動トランジスタＰ３のソースに、ゲートは第２参照電圧ＶＤＬＲ２に、ドレインは差動トランジスタＰ３のドレインに接続される。
【００５９】
これらの動作を、図１０を参照して説明する。初期状態としては制御信号ＶＤＬ０６、０７ともロウレベルであり、参照電圧ＶＤＬＲは電圧ＶＤＬ、第２の参照電圧ＶＤＬＲ２はハイレベルである。制御信号ＶＤＬ０６がロウレベルであることから、トランジスタＰ７、Ｐ８はオン状態で、トランジスタＰ１、Ｐ２，Ｐ５はオフ状態である。制御信号ＶＤＬ０７がロウレベルであることから、トランジスタＮ１はオフ状態で、インバータ回路ＩＮＶ１はハイ出力でカレントミラー回路には電源ＶＥＸＴが供給されている。このとき出力節点電圧は前のサイクルにおける電圧ＶＤＬを保持している。選択されたワード線ＷＬが活性化され、ビット線対ＢｉｔＴ／Ｎがメモリセルデータのハイ、ロウにより小さな電圧差が生じる。ここではメモリセルデータはロウとし、センスアンプ３の近傍のビット線対ＢｉｔＴ／Ｎの波形を示す。
【００６０】
制御信号ＶＤＬ０６、０７がハイレベルに変化し、トランジスタＰ７、Ｐ８はオフ、トランジスタＮ１及びトランジスタＰ１、Ｐ２，Ｐ５はオンされる。カレントミラー回路への電源供給は停止される。しかし制御節点ＶＤＬＤＧがロウレベルであり、トランジスタＰ５により出力電圧として外部電源ＶＥＸＴを出力する。この制御信号ＶＤＬ０６のハイレベル変化後、第２の参照電圧ＶＤＬＲ２をロウレベルに変化させる。この制御信号ＶＤＬ０６と第２の参照電圧ＶＤＬＲ２ついては相互の関係を維持した状態において斜線部の範囲内の任意のタイミングで信号入力が可能である。この２つの信号はオーバードライブが終了した後、カレントミラー回路を直ちに動作状態にできるようにセットするものである。
【００６１】
センスアンプ活性化信号ＳＡＥ、オーバードライブ信号ＯＤＶによりセンスアンプには高電源電圧（ＳＡＰ）／低電源電圧（ＳＡＮ）が供給される。高電源電圧（ＳＡＰ）としてはオーバードライブ信号ＯＤＶにより外部電源ＶＥＸＴが供給される。低電源電圧（ＳＡＮ）にはＧＮＤが供給される。センスアンプに供給された高電源電圧（ＳＡＰ）／低電源電圧（ＳＡＮ）によりセンスアンプはビット線対ＢｉｔＴ／Ｎを急激に増幅する。ここではオーバードライブ信号ＯＤＶによるオーバードライブと内部電源生成回路からの２つのオーバードライブが行われる。
【００６２】
制御信号ＶＤＬ０７がロウレベルに変化することで、トランジスタＮ１がオフする。さらにインバータ回路ＩＮＶ１はハイレベルとなり、カレントミラー回路電源へ外部電源ＶＥＸＴが供給され、制御節点ＶＤＬＤＧは上昇する。しかし制御節点ＶＤＬＤＧは第２の参照電圧がロウで、適正電圧との中間電圧まで上昇する。この電圧はドライバートランジスタＰ５の動作範囲内である。ビット線対ＢｉｔＴ／Ｎの増幅がほぼ完了した時点でオーバードライブ信号ＯＤＶは非活性化され、直接外部電源ＶＥＸＴからのオーバードライブは終了する。しかしドライバートランジスタＰ５はオン状態であり、内部電源生成回路から電流が供給される。このときカレントミラー回路の参照電圧側には、レギューレータトランジスタＰ９が付加されオン状態であることから、制御節点の電圧は適正レベルより低いＶＤＬＤＧ’となる。そのため内部電源生成回路からの出力電圧も適正レベルより高い電圧ＶＤＬ’となり、第２のオーバードライブが行われる。
【００６３】
さらにセンスアンプからやや離れたビット線対ＢｉｔＴ／Ｎの増幅がほぼ完了した時点で第２の参照電圧ＶＤＬＲ２がハイレベルに変化し、適正レベルの制御節点電圧ＶＤＬＤＧ、出力電圧ＶＤＬとなる。このように内部電源生成回路及ぶセンスアンプ電源回路からのオーバードライブが停止した時点においても、制御節点の電圧はドライバートランジスタの動作範囲内にあることから、電流が供給される。このようにしてＶＤＬ不感帯が発生することはない。
【００６４】
さらに図１１には他の内部電源生成回路に適用した回路図を示す。本図における内部電源生成回路の参照電圧側とフィードバック側とに別個のカレントミラー回路を備えたプッシュプル型として構成している。さらに制御信号ＶＤＬ０６、０７により接地電圧側も制御している。本回路においては差動入力されるトランジスタがＮｃｈトランジスタ、ドライバートランジスタがＰｃｈトランジスタにより構成されている。このため参照電圧ＶＤＬＲ，ＶＤＬＲ２のレベルは反転させる必要がある。
【００６５】
このように高い電圧が入力される入力トランジスタを精度のよいＮｃｈトランジスタにより構成し、電源間に接続されたドライバートランジスタをドライブ能力の高いＰｃｈトランジスタで構成している。さらに参照電圧が入力される節点をミラートランジスタのゲートとしている。この構成とすることで、出力電圧ＶＤＬに対しネガティブフィードバック動作となり、定電圧ＶＤＬが出力される。詳細説明は省略するが、図１０の動作波形と同様の動作をする適切な内部発生電源回路が得られることは理解できるであろう。
【００６６】
本実施例における内部電源生成回路は、制御節点ＶＤＬＤＧをオーバードライブの前にロウレベルに初期設定する。初期設定することで内部電源生成回路からも外部電源ＶＥＸＴを供給することが可能となる。さらに参照電圧側にレギュレータを付加することで第２の出力電圧を生成し、第２のオーバードライブを実施できる。オーバードライブ期間後にも、制御節点の電圧はドライバートランジスタの動作範囲にあることから、不感帯が発生することはない。そのため不感帯における内部電源生成回路の出力節点ＶＤＬの急激な電圧低下によるセンス時間の遅れや誤動作を防止できる。センス時間の遅れや誤動作を防止できる内部電源生成回路及びこれらを備えた半導体装置が得られる。
【実施例４】
【００６７】
本発明の実施例４について、図１２、図１３を用いて説明する。図１２、図１３には内部電源生成回路を示す。本実施例の内部電源生成回路は上記した実施例における参照電圧等の設定電圧を生成させる電源回路であり、本実施例においてはその出力節点、出力電圧をＶＲＤとする。
【００６８】
図１２の内部電源生成回路はカレントミラー回路型であり、トランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４と電流源ｉ２から構成される。ミラートランジスタＰ１１のソースは外部電源ＶＥＸＴに、ゲートはトランジスタＰ１１のドレイン及びトランジスタＰ１２のゲートに接続される。ミラートランジスタＰ１２のソースは外部電源ＶＥＸＴに、ゲートはトランジスタＰ１１のゲートに、ドレインは制御節点ＶＲＤＤＧに接続される。差動トランジスタＮ１１のドレインはトランジスタＰ１１のドレインに、ゲートは参照電圧ＶＲＤＲに、ソースは電流源ｉ２に接続される。
【００６９】
対となる他方の差動側は差動トランジスタＮ１２及びレギューレータトランジスタＮ１３から構成される。差動トランジスタＮ１２のドレインは制御節点ＶＲＤＤＧに、ゲートは出力節点ＶＲＤに、ソースは電流源ｉ２に接続される。レギューレータトランジスタＮ１３のドレインは制御節点ＶＲＤＤＧに、ゲートは第２の参照電圧ＶＲＤＲ２に、ソースは電流源ｉ２に接続される。ドライバートランジスタＮ１４のドレインは外部電源ＶＥＸＴに、ゲートは制御節点ＶＲＤＤＧに、ソースは出力節点ＶＲＤに接続される。電流源ｉ２の一端は差動トランジスタＮ１１，Ｎ１２，Ｎ１３のソースに、他端はＧＮＤに接続される。出力節点ＶＲＤから参照電圧ＶＲＤＲと等しい電圧ＶＲＤを内部回路用の電源電圧として出力する。
【００７０】
出力電圧ＶＲＤが高くなると、トランジスタＮ１２がよりオン状態となり制御節点ＶＲＤＧの電圧が低下する。制御節点ＶＲＤＧの電圧低下により、トランジスタＮ１４がオフされ電流供給を停止する。一方出力電圧ＶＲＤが低くなると、制御節点ＶＲＤＧの電圧が上昇する。制御節点ＶＲＤＧの電圧上昇によりトランジスタＮ１４からの電流供給が多くなり、出力電圧ＶＲＤを引き上げる。このように出力電圧ＶＲＤを参照電圧ＶＲＤＲと同じ一定電圧として生成することができる。
【００７１】
この回路において、トランジスタＮ１に流れる電流Ｉ−１、トランジスタＮ２に流れる電流Ｉ−２、トランジスタＮ３に流れる電流Ｉ−３とする。ここで例えば第２の参照電圧ＶＲＤＲ２として外部電源ＶＥＸＴを入力する。外部電源ＶＥＸＴが中心値ＶＥＸＴ（ｔｙｐ）の場合に、トランジスタＮ１１に流れる電流Ｉ−１と、トランジスタＮ２に流れる電流Ｉ−２とトランジスタＮ３に流れる電流Ｉ−３との和が等しく、出力電圧ＶＲＤは参照電圧ＶＲＤＲと等しくなるように設定する。外部電源ＶＥＸＴが変動し、外部電源ＶＥＸＴ（ｍａｘ）の場合には出力電圧ＶＲＤは参照電圧ＶＲＤＲより低くなる。逆に外部電源ＶＥＸＴ（ｍｉｎ）の場合には出力電圧ＶＲＤは参照電圧ＶＲＤＲより高くなる。
【００７２】
このように、レギューレータトランジスタＮ１３に入力する参照電圧値を外部電源ＶＥＸＴとすることで、外部電源の変動に対し逆依存性を有する内部電圧が生成できる。半導体装置内の各回路に要求される特性に応じて、外部電源の変動依存性が異なる電源を自由に設定できる利点がある。例えば遅延回路において外部電源ＶＥＸＴ及び内部生成電圧ＶＲＤを使用することができる。この場合に外部電源ＶＥＸＴが高い方向に変動した場合には、外部電源電圧を使用した遅延回路の遅延時間は短くなるが、内部生成電圧ＶＲＤを使用した遅延時間は長くなる。これらを自由に設定することで高速動作可能な半導体装置が得られる。
【００７３】
さらに詳述は省略するが、図１２の内部電源生成回路におけるレギューレータトランジスタＮ１３入力する第２の参照電圧値を外部電源依存性が正である任意の電圧として設定できる。このように外部電源以外の参照電圧値を入力することでも、外部電源電圧依存性が負である内部電源電圧が生成、出力させることが可能であることは勿論である。また第２の参照電圧としてパルスとしてそれぞれ任意の異なる電圧を入力することで、それぞれの参照電圧値に対応した異なる出力電圧が得られる。
【００７４】
図１３の内部電源生成回路は、図１２の内部電源生成回路におけるレギューレータトランジスタＮ１３に直列に制御用トランジスタＮ１５がさらに付加されている。制御用トランジスタＮ１５はレギューレータトランジスタＮ１３を接続／非接続を制御するものである。図１３の内部電源生成回路を構成する他の素子は図１２と同様であり、同じ符号を付しその説明は省略するが、図１２の内部電源生成回路と同様の動作を行うことは理解できるであろう。
【００７５】
本実施例においては、発明に使用される参照電圧を内部生成させる内部電源生成回路について説明した。本実施例の内部電源生成回路は、参照電圧と同じ任意の電圧を生成することができる。さらにレギューレータトランジスタに入力される第２の参照電圧を外部電源依存性が正である電圧とすることで、外部電源の変動に対し逆依存性を有する内部電圧が生成できる。本実施例においては差動トランジスタ、レギューレータトランジスタ及びドライバートランジスタをＮｃｈトランジスタで構成した。しかし実施例１，２，３と同様にＰｃｈトランジスタや、Ｎｃｈトランジスタを組み合わせることで構成できること勿論である。
【００７６】
このように、外部電源の変動に対し逆依存性を有する内部電圧が生成できる。半導体装置内の各回路に要求される特性に応じて、外部電源の変動依存性が異なる電源を自由に設定できる。例えば遅延回路において外部電源ＶＥＸＴ及び内部生成電圧ＶＲＤを使用することができる。この場合に外部電源ＶＥＸＴが高い方向に変動した場合には、外部電源電圧を使用した遅延回路の遅延時間は短くなるが、内部生成電圧ＶＲＤを使用した遅延時間は長くなる。これらを自由に設定することで高速動作可能な半導体装置が得られる。
【００７７】
以上、実施例につき詳述したが、本願は前記実施例に限定されるものではなく、種々変更して実施することが可能である。このように、これらの組み合わせは限定されることなく、任意に組み合わせて適用することが可能である。本発明の概念を超えない範囲で、種々変更して実施することが可能であり、これらが本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００７８】
【図１】半導体記憶装置の概略構成図である。
【図２】センスアンプ周辺の概略図である。
【図３】内部電源生成回路図である。
【図４】従来の動作波形図である。
【図５】実施例１における内部電源生成回路図である。
【図６】実施例１における動作波形図である。
【図７】実施例２における内部電源生成回路図である。
【図８】実施例２における動作波形図である。
【図９】実施例３における内部電源生成回路図である。
【図１０】実施例３における動作波形図である。
【図１１】実施例３における他の内部電源生成回路図である。
【図１２】実施例４における内部電源生成回路図である。
【図１３】実施例４における他の内部電源生成回路図である。
【符号の説明】
【００７９】
１    メモリセルアレイ
２    ワードドライバー列（ＷＤ）
３    センスアンプ列（ＳＡ）
４    カラム選択スイッチ（ＹＳＷ）
５    ＩＯ選択スイッチ
６    ライトアンプ（ＷＡＭＰ、ＤＡＭＰ）
７    センスアンプ電源回路
８    内部電源生成回路
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１１、Ｐ１２    Ｐｃｈトランジスタ
Ｎ１、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５    Ｎｃｈトランジスタ
ＩＮＶ１    インバータ回路
ｉ１、ｉ２    電流源回路
【図１】
2007213637.tif 000003
【図２】
2007213637.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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