(57)【要約】【課題】より低電圧での消去動作を可能にすること。【解決手段】基板上の第１の領域に配設されたセレクトゲート３と、前記第１の領域に隣接する第２の領域に配設されたフローティングゲート６と、前記第２の領域と隣接する第３の領域に設けられた第１の拡散領域７と、フローティングゲート６の上に配設されたコントロールゲート１１と、基板１（ウェル１ａ）、セレクトゲート３、第１の拡散領域７、およびコントロールゲート１１に印加される電圧を制御する駆動回路２２と、を備え、駆動回路２２は、消去動作の際、セレクトゲート３およびコントロールゲート１１の電圧を負電圧とし、残り１つ基板１（ウェル１ａ）の電圧を正電圧とするように制御する。【選択図】図４
2007213703.tif 000002
【特許請求の範囲】
【請求項１】
基板上の第１の領域に配設されたセレクトゲートと、
前記第１の領域に隣接する第２の領域に配設された記憶ノードと、
前記第２の領域と隣接する第３の領域に設けられた第１の拡散領域と、
前記記憶ノードの上に配設されたコントロールゲートと、
前記基板、前記セレクトゲート、前記第１の拡散領域、および前記コントロールゲートに印加される電圧を制御する駆動回路と、
を備え、
前記駆動回路は、消去動作の際、前記基板又は前記第１の拡散領域、前記セレクトゲート、および前記コントロールゲートのうち２つの電圧を負電圧とし、残り１つの電圧を正電圧とするように制御することを特徴とする半導体記憶装置。
【請求項２】
前記駆動回路は、消去動作の際、前記セレクトゲートおよび前記コントロールゲートの電圧を負電圧とし、前記基板又は前記第１の拡散領域の電圧を正電圧とするように制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記駆動回路は、消去動作の際、前記基板又は前記第１の拡散領域および前記コントロールゲートの電圧を負電圧とし、前記セレクトゲートの電圧を正電圧とするように制御することを特徴とする半導体記憶装置。
【請求項４】
前記駆動回路は、消去動作の際、前記セレクトゲートおよび前記基板又は前記第１の拡散領域の電圧を負電圧とし、前記コントロールゲートの電圧を正電圧とするように制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記駆動回路は、消去動作の際、前記基板に印加する電圧の極性と同一の極性の電圧を前記第１の拡散領域に印加することを特徴とする請求項１乃至４のいずれか一に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、書き換え可能な不揮発性の半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置において、図８に示すような不揮発性半導体記憶装置が知られている（特許文献１参照；従来例１）。従来例１に係る不揮発性半導体記憶装置は、メモリセルアレイにおいて、第１の拡散領域１０７と、セレクトゲート１０３と、フローティングゲート１０６と、コントロールゲート１１１と、を有する。
【０００３】
第１の拡散領域１０７は、基板１０１表面に一の方向に沿って延在され、互いに離間して並設されている。第１の拡散領域１０７は、ローカルビット線（ＬＢ）として用いられる。セレクトゲート１０３（ＳＧ）は、互いに隣り合う第１の拡散領域１０７の間の領域の基板１０１上に絶縁膜１０２を介して配設され、第１の拡散領域１０７の延在方向に沿って延在している。フローティングゲート１０６（ＦＧ）は、記憶ノードであり、第１の拡散領域１０７とセレクトゲート１０３との間の領域に絶縁膜１０２を介して配設され、平面方向から見ると島状に配されている。コントロールゲート１１１（ＣＧ）は、フローティングゲート１０６とセレクトゲート１０３の上に絶縁膜１０８を介して配設され、互いに離間して並設されており、セレクトゲート１０３と交差する方向に延在している。コントロールゲート１１１は、ワード線として用いられる。
【０００４】
セレクトゲート１０３の両側にある第１の拡散領域１０７のうち一方の第１の拡散領域１０７と、フローティングゲート１０６と、コントロールゲート１１１と、セレクトゲート１０３とで第１の単位セルを構成し、セレクトゲート１０３の両側にある第１の拡散領域１０７のうち他方の第１の拡散領域１０７と、フローティングゲート１０６と、コントロールゲート１１１と、セレクトゲート１０３とで第２の単位セルを構成する。第１の拡散領域１０７は、複数の単位セルにおいて共有される。この不揮発性半導体記憶装置では、セレクトゲート１０３に正電圧を印加することによって、セル領域内のセレクトゲート１０３下の基板１０１表面に反転層１２０が形成される。
【０００５】
第１の拡散領域１０７、セレクトゲート１０３、コントロールゲート１１１、基板１０１（ウェル１０１ａ）に印加される電圧は、半導体記憶装置における周辺回路の一部である駆動回路（図示せず）によって制御される。
【０００６】
次に、従来例１に係る不揮発性半導体記憶装置の消去動作について説明する。
【０００７】
図８を参照すると、第１消去動作では、コントロールゲート１１１に負の高電圧を印加し、基板１０１（ウェル１０１ａ）に正の高電圧を印加する。例えば、コントロールゲート１１１に電圧Ｖｃｇ＝−９Ｖを印加し、基板１０１（ウェル１０１ａ）に電圧Ｖｓｕｂ＝９Ｖを印加し、第１の拡散領域１０７およびセレクトゲート１０３はオープン（ｏｐｅｎ）にする。これにより、電子ｅがフローティングゲート１０６から基板１０１（ウェル１０１ａ）に引き抜かれる。第１消去動作時のフローティングゲート１０６の電位Ｖｆｇは、以下の数式１により計算することができる。なお、Ｑはフローティングゲート１０６の電気量、Ｃｃｆはコントロールゲート１１１とフローティングゲート１０６の間の容量、Ｃｆｓｕｂはフローティングゲート１０６と基板１０１の間の容量、Ｃｓｆはセレクトゲート１０３とフローティングゲート１０６の間の容量である。
【０００８】
【数１】
2007213703.tif 000003
【０００９】
図９を参照すると、第２消去動作では、コントロールゲート１１１に負の高電圧を印加し、セレクトゲート１０３に正の電圧を印加する。例えば、コントロールゲート１１１に電圧Ｖｃｇ＝−９Ｖを印加し、セレクトゲート１０３に電圧Ｖｓｇ＝３Ｖを印加し、第１の拡散領域１０７、基板１０１（ウェル１０１ａ）はオープン（ｏｐｅｎ）にする。これにより、電子ｅがフローティングゲート１０６からセレクトゲート１０３に引き抜かれる。第２消去動作時のフローティングゲート１０６の電位Ｖｆｇは、以下の数式２により計算することができる。なお、Ｑはフローティングゲート１０６の電気量、Ｃｃｆはコントロールゲート１１１とフローティングゲート１０６の間の容量、Ｃｆｓｕｂはフローティングゲート１０６と基板１０１の間の容量、Ｃｓｆはセレクトゲート１０３とフローティングゲート１０６の間の容量である。
【００１０】
【数２】
2007213703.tif 000004
【００１１】
【特許文献１】特開２００５−５１２２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図８、９に示した従来の消去動作では、フローティングゲート１０６から電子を引き抜く際のコントロールゲート１１１、基板１０１、セレクトゲート１０３への印加電圧が高くなるおそれがある。つまり、図８の第１消去動作ではフローティングゲート１０６に係るコントロールゲート１１１と基板１０１間の容量結合比で印加電圧が決まり、セレクトゲート１０３とフローティングゲート１０６間の容量結合が寄与しないため、コントロールゲート１１１、基板１０１への印加電圧が高くなるおそれがある。また、図９の第２消去動作ではフローティングゲート１０６に係るコントロールゲート１１１とセレクトゲート１０３間の容量結合比で印加電圧が決まり、基板１０１とフローティングゲート１０６間の容量結合が寄与しないため、コントロールゲート１１１、セレクトゲート１０３への印加電圧が高くなるおそれがある。このように印加電圧が高くなると、周辺回路が大きくなるおそれがある。
【００１３】
本発明の主な課題は、より低電圧での消去動作を可能にすることである。
【課題を解決するための手段】
【００１４】
本発明の視点においては、半導体記憶装置において、基板上の第１の領域に配設されたセレクトゲートと、前記第１の領域に隣接する第２の領域に配設された記憶ノードと、前記第２の領域と隣接する第３の領域に設けられた第１の拡散領域と、前記記憶ノードの上に配設されたコントロールゲートと、前記基板、前記セレクトゲート、前記第１の拡散領域、および前記コントロールゲートに印加される電圧を制御する駆動回路と、を備え、前記駆動回路は、消去動作の際、前記基板又は前記第１の拡散領域、前記セレクトゲート、および前記コントロールゲートのうち２つの電圧を負電圧とし、残り１つの電圧を正電圧とするように制御することを特徴とする。
【発明の効果】
【００１５】
本発明（請求項１−５）によれば、記憶ノードから電子ｅをトンネリングにより引き抜く際のセレクトゲート、基板（ウェル）又は第１の拡散領域、コントロールゲートの印加電圧の低電圧化を図ることができる。低電圧化により、周辺回路の縮小化が可能となる。コントロールゲートと記憶ノード間の容量結合、セレクトゲートと記憶ノード間の容量結合、基板（ウェル）又は第１の拡散領域と記憶ノード間の容量結合の３つの容量結合により、より低い印加電圧で電子ｅを基板側へ引き抜く電圧・電界を発生できるからである。また、セレクトゲート、基板（ウェル）又は第１の拡散領域、コントロールゲートの印加電圧を高くすれば消去動作の高速化が可能となる。
【発明を実施するための最良の形態】
【００１６】
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。図２は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した図１のＸ−Ｘ´間の部分断面図である。図３は、本発明の実施形態１に係る半導体記憶装置の消去ブロックにおけるセレクトゲートの構成を模式的に示した部分平面図である。
【００１７】
実施形態１に係る半導体記憶装置は、１セルあたり２ビット情報を記憶する不揮発性半導体記憶装置である。半導体記憶装置は、基板１と、絶縁膜２と、セレクトゲート３と、絶縁膜４と、絶縁膜５と、フローティングゲート６と、第１の拡散領域７と、絶縁膜８と、絶縁膜９と、コントロールゲート１１と、第２の拡散領域（図１の２１）と、駆動回路２２と、を有する。半導体記憶装置における一つの単位セルは、図２において一点鎖線で示すように、１つの第１の拡散領域７と、１つのフローティングゲート６と、コントロールゲート１１と、セレクトゲート３と、からなる。半導体記憶装置における２ビットセルは、１つのセレクトゲート３を共通として２つの単位セルを線対称として配置することで構成される。すなわち、図２において、２ビットセルの他方の単位セルは、１つの第１の拡散領域７と、１つのフローティングゲート６と、コントロールゲート１１と、セレクトゲート３と、からなる。
【００１８】
基板１は、Ｐ型シリコン基板である。基板１は、セレクトゲート３及びフローティングゲート６の下にウェル１ａを有する。ウェル１ａは、ｐ−型拡散領域である。ウェル１ａは、共通ソース拡散領域ともいう。
【００１９】
基板１において、第１の拡散領域７と第２の拡散領域２１とを結ぶ通路をなすチャネルは、基板１を上からみたときの形状として、セレクトゲート３の平面形状に関連して規定される１つの方向に沿って、１つの第２の拡散領域２１側から延在されている第１の経路Ｌを有し、１つの第２の拡散領域２１側から延在された第１の経路Ｌの端部は曲折されており、第１の方向に対して所定の角度（例えば直角）をなす第２の方向に沿って第１の拡散領域７側にまで延在されている第２の経路Ｓを有する。第１の経路Ｌのうちセル領域内のセレクトゲート３下のチャネルは、セレクトゲート３に正電圧を印加したときに、反転層２０となる。第２の経路Ｓでは、フローティングゲート６下もチャネル領域として使用することになる。同様に、第１の拡散領域７と第２の拡散領域２１とを結ぶ通路をなすチャネル領域は、基板１を上からみたときの形状として、セレクトゲート３の長手方向に沿って、一つの第２の拡散領域２１側から延在されている第１の経路を有し、第１の経路の端部が曲折され第１の方向に対して所定の角度（直角）をなす第２の方向に沿って延在され第１の拡散領域７側に至る第２の経路を有する。
【００２０】
絶縁膜２は、セレクトゲート３と基板１の間に設けられている。絶縁膜２には、例えば、シリコン酸化膜を用いることができる。絶縁膜２は、セレクトゲート絶縁膜ともいう。
【００２１】
セレクトゲート３は、絶縁膜２の上に設けられた導電膜である。セレクトゲート３には、例えば、ポリシリコンを用いることができる。セレクトゲート３は、１つの消去ブロック２３内において１対のＳＧ０及びＳＧ１を有する（図３参照）。ＳＧ０及びＳＧ１は、平面に対する法線方向から見て、それぞれ櫛状に形成されており、ＳＧ０の櫛歯部分はＳＧ１の櫛歯間隙に所定の間隔をおいて配されている。ＳＧ０及びＳＧ１は、消去ブロック２３内の全ての単位セルに電気的に接続されている。ここで、消去ブロック２３は、複数の単位セルより構成され、消去動作を行ったときに同時にフローティングゲート６から電子が引き抜かれる全ての単位セルよりなるブロックである。このような消去ブロック２３は、１つの半導体記憶装置において複数存在する。なお、セレクトゲート３は、１つの消去ブロック内において３個以上に分割されていてもかまわない。
【００２２】
絶縁膜４は、セレクトゲート３の上に設けられている（図２参照）。絶縁膜４には、例えば、シリコン酸化膜、シリコン窒化膜を用いることができる。
【００２３】
絶縁膜５は、絶縁膜４の側壁、セレクトゲート３の側壁、絶縁膜２の側壁、基板１上と、フローティングゲート６と、の間に設けられている。絶縁膜５には、例えば、シリコン酸化膜を用いることができる（図２参照）。絶縁膜５は、トンネル酸化膜ともいう。
【００２４】
フローティングゲート６は、記憶ノードであり、セレクトゲート３及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に、絶縁膜５を介して設けられている（図２参照）。フローティングゲート６には、例えば、ポリシリコンを用いることができる。フローティングゲート６は、断面を見るとサイドウォール状に形成されており（図２参照）、平面方向から見ると島状に配設されている（図１参照）。
【００２５】
第１の拡散領域７は、基板１の所定領域（隣り合うフローティングゲート６の間）に設けられたｎ＋型拡散領域であり、セレクトゲート３（の櫛歯部分）が延在する方向に沿って配設されている（図１、２参照）。第１の拡散領域７は、セレクトゲート３との関係で、書込み時にはセルトランジスタのドレイン領域となり、読み出し時はソース領域となる。第１の拡散領域７は、ローカルビット線ともいう。
【００２６】
絶縁膜８は、フローティングゲート６とコントロールゲート１１の間に配設される絶縁膜である（図２参照）。絶縁膜８には、例えば、高絶縁性を有し、比誘電率が高く、薄膜化に好適なシリコン酸化膜８ａ、シリコン窒化膜８ｂ、シリコン酸化膜８ｃよりなるＯＮＯ膜を用いることができる。
【００２７】
絶縁膜９は、絶縁膜８と第１の拡散領域７に間に配設される絶縁膜である（図２参照）。絶縁膜９には、例えば、熱酸化によるシリコン酸化膜（熱酸化膜）、あるいはＣＶＤ法で成膜したシリコン酸化膜を用いることができる。
【００２８】
コントロールゲート１１は、セレクトゲート３の長手方向と直交する方向に延在されており、セレクトゲート３と立体交差する（図１参照）。コントロールゲート１１は、セレクトゲート３との交差部において、セレクトゲート３の上層に設けられた絶縁膜８の上面に当接している（図２参照）。コントロールゲート１１は、セレクトゲート３及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に絶縁膜５、フローティングゲート６、及び絶縁膜８を介して設けられている（図２参照）。コントロールゲート１１は、導電膜よりなり、例えば、ポリシリコンを用いることができる。コントロールゲート１１の表面に、高融点金属シリサイド（図示せず）を設け、低抵抗化する構成としてもよい。コントロールゲート１１は、ワード線となる。
【００２９】
第２の拡散領域２１は、ｎ＋型拡散領域であり、セルトランジスタのソース／ドレイン領域となる（図１参照）。第２の拡散領域２１は、セル領域外でセレクトゲート３の長手方向と直交する方向に延在されており、セレクトゲート３と立体交差する。第２の拡散領域２１は、セレクトゲート３との交差部において、セレクトゲート３の下層に設けられた絶縁膜２直下の基板１表層に形成されている（図示せず）。
【００３０】
駆動回路２２は、周辺回路の一部であり、第１の拡散領域７、セレクトゲート３、コントロールゲート１１、基板１（ウェル１ａ）、第２の拡散領域２１に印加される電圧を制御する。駆動回路２２の電圧制御は、少なくとも消去動作において、従来例１に係る不揮発性半導体記憶装置の駆動回路の電圧制御と異なる。なお、駆動回路２２の消去動作における電圧制御については、後述する。
【００３１】
なお、実施形態１に係る半導体記憶装置は、駆動回路２２を除いて、従来例１に係る不揮発性半導体記憶装置と同様な構成である。また、実施形態１に係る半導体記憶装置は、ウェル１ａの形成からコントロールゲート１１の形成まで従来例１に係る不揮発性半導体記憶装置の製造方法と同様な製造方法により製造することができる。
【００３２】
次に、実施形態１に係る半導体記憶装置の消去動作について図面を用いて説明する。図４は、実施形態１に係る半導体記憶装置の第１消去動作を説明するための模式図である。図５は、実施形態１に係る半導体記憶装置の第２消去動作を説明するための模式図である。図６は、実施形態１に係る半導体記憶装置の第３消去動作を説明するための模式図である。
【００３３】
図４を参照すると、第１消去動作では、コントロールゲート１１及びセレクトゲート３に負の高電圧を印加し、基板１（ウェル１ａ）又は第１の拡散領域７に正の高電圧を印加する。例えば、コントロールゲート１１に電圧Ｖｃｇ＝−７Ｖを印加し、セレクトゲート３に電圧Ｖｓｇ＝−７Ｖを印加し、基板１（ウェル１ａ）に電圧Ｖｓｕｂ＝７Ｖを印加し、第１の拡散領域７はオープン（ｏｐｅｎ）にする。これにより、電子ｅがトンネリングによりフローティングゲート６から基板１（ウェル１ａ）又は第１の拡散領域７に引き抜かれる。ここでは、フローティングゲート６から電子ｅを引き抜く際、コントロールゲート１１の容量結合だけではなく、セレクトゲート３との容量結合も用いている点が、従来例１の第１消去動作（図８参照）と異なる。
【００３４】
図５を参照すると、第２消去動作では、コントロールゲート１１及び基板１（ウェル１ａ）又は第１の拡散領域７に負の高電圧を印加し、セレクトゲート３に正の高電圧を印加する。例えば、コントロールゲート１１に電圧Ｖｃｇ＝−７Ｖを印加し、セレクトゲート３に電圧Ｖｓｇ＝７Ｖを印加し、基板１（ウェル１ａ）に電圧Ｖｓｕｂ＝−７Ｖを印加し、第１の拡散領域７はオープン（ｏｐｅｎ）にする。これにより、電子ｅがトンネリングによりフローティングゲート６からセレクトゲート３に引き抜かれる。ここでは、フローティングゲート６から電子ｅを引き抜く際、コントロールゲート１１の容量結合だけではなく、基板１（ウェル１ａ）との容量結合も用いている点が、従来例１の第２消去動作（図９参照）と異なる。
【００３５】
図６を参照すると、第３消去動作では、セレクトゲート３及び基板１（ウェル１ａ）又は第１の拡散領域７に負の高電圧を印加し、コントロールゲート１１に正の高電圧を印加する。例えば、コントロールゲート１１に電圧Ｖｃｇ＝７Ｖを印加し、セレクトゲート３に電圧Ｖｓｇ＝−７Ｖを印加し、基板１（ウェル１ａ）に電圧Ｖｓｕｂ＝−７Ｖを印加し、第１の拡散領域７はオープン（ｏｐｅｎ）にする。これにより、電子ｅがトンネリングによりフローティングゲート６からコントロールゲート１１に引き抜かれる。ここでは、フローティングゲート６から電子ｅを引き抜く際、セレクトゲート３及び基板１（ウェル１ａ）との容量結合を用いている。
【００３６】
ここで、第１〜第３消去動作時のフローティングゲート６の電気的状態は、図７のようになる。実施形態１では、Ｖｓｇ、Ｖｃｇ、Ｖｓｕｂのうち２つの電圧を負電圧とし、残り１つの電圧を正電圧とする。なお、基板１（ウェル１ａ）に電圧を印加する代わりに第１の拡散領域７に同一極性の電圧を印加してもよく、基板１（ウェル１ａ）および第１の拡散領域７の両方に同一極性の電圧を印加してもよい。フローティングゲート６の電位Ｖｆｇは、以下の数式３により計算することができる。なお、Ｑはフローティングゲート６の電気量、Ｃｃｆはコントロールゲート１１とフローティングゲート６の間の容量、Ｃｆｓｕｂはフローティングゲート６と基板１の間の容量、Ｃｓｆはセレクトゲート３とフローティングゲート６の間の容量である。
【００３７】
【数３】
2007213703.tif 000005
【００３８】
実施形態１によれば、フローティングゲート６から電子ｅをトンネリングにより引き抜く際のセレクトゲート３、基板１（ウェル１ａ）又は第１の拡散領域７、コントロールゲート１１の印加電圧の低電圧化を図ることができる。低電圧化により、周辺回路の縮小化が可能となる。コントロールゲート１１とフローティングゲート６間の容量結合、セレクトゲート３とフローティングゲート６間の容量結合、基板１（ウェル１ａ）又は第１の拡散領域７とフローティングゲート６間の容量結合の３つの容量結合により、より低い印加電圧で電子ｅを基板側へ引き抜く電圧・電界を発生できるからである。また、セレクトゲート３、基板１（ウェル１ａ）又は第１の拡散領域７、コントロールゲート１１の印加電圧を高くすれば消去動作の高速化が可能となる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図２】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した図１のＸ−Ｘ´間の部分断面図である。
【図３】本発明の実施形態１に係る半導体記憶装置の消去ブロックにおけるセレクトゲートの構成を模式的に示した部分平面図である。
【図４】実施形態１に係る半導体記憶装置の第１消去動作を説明するための模式図である。
【図５】実施形態１に係る半導体記憶装置の第２消去動作を説明するための模式図である。
【図６】実施形態１に係る半導体記憶装置の第３消去動作を説明するための模式図である。
【図７】実施形態１に係る半導体記憶装置のフローティングゲートの電気的状態に示した模式図である。
【図８】従来例１に係る半導体記憶装置の第１消去動作を説明するための模式図である。
【図９】従来例１に係る半導体記憶装置の第２消去動作を説明するための模式図である。
【符号の説明】
【００４０】
１、１０１  基板
１ａ、１０１ａ  ウェル
２、１０２  絶縁膜
３、１０３  セレクトゲート
４、１０４  絶縁膜
５、１０５  絶縁膜
６、１０６  フローティングゲート（記憶ノード）
７、１０７  第１の拡散領域
８、１０８  絶縁膜
９、１０９  絶縁膜
１１、１１１  コントロールゲート
２０、１２０  反転層
２１  第２の拡散領域
２２  駆動回路
２３  消去ブロック
【図１】
2007213703.tif 000006
【図２】
2007213703.tif 000007
【図３】
2007213703.tif 000008
【図４】
2007213703.tif 000009
【図５】
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【図６】
2007213703.tif 000011
【図７】
2007213703.tif 000012
【図８】
2007213703.tif 000013
【図９】
2007213703.tif 000014