(57)【要約】【課題】所望の信号出力の高速化を図ることが可能な汎用レジスタ回路を提供する。【解決手段】本発明に係る汎用レジスタ回路１００は、マトリクス状に配置されるとともに、データを書き込み読み出すためのワード線２およびビット線３に接続された複数のメモリセル４と、ビット線３が入力に接続されるとともに出力選択信号が伝送される制御線６が接続され、出力選択信号の入力に基づいて、メモリセル４から読み出されビット線４を介して入力されたデータの値と固定値とを切り替えて出力する複数のマルチプレクサ回路５と、を備える。【選択図】図１
2007305027.tif 000002
【特許請求の範囲】
【請求項１】
記憶装置に記憶されたプログラムの要求に応じて所望のデータを記憶し出力する汎用レジスタ回路であって、
マトリクス状に配置されるとともに、前記データを書き込み読み出すためのワード線およびビット線に接続された複数のメモリセルと、
前記ビット線が入力に接続されるとともに、出力選択信号を伝送する制御線が接続され、前記出力選択信号の入力に基づいて、前記メモリセルから読み出され前記ビット線を介して入力された前記データの値と固定値とを切り替えて出力する複数のマルチプレクサ回路と、を備える
ことを特徴とする汎用レジスタ回路。
【請求項２】
前記固定値は、電源電位または接地電位の少なくとも何れかに基づいて決定されていることを特徴とする請求項１に記載の汎用レジスタ回路。
【請求項３】
前記マルチプレクサ回路は、前記プログラムの要求に応じた前記出力選択信号により、前記データと前記固定値とを切り替えて出力することを特徴とする請求項１または２に記載の汎用レジスタ回路。
【請求項４】
前記メモリセルは、ＳＲＡＭであることを特徴とする請求項１ないし３の何れかに記載の汎用レジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望のデータを記憶し出力する汎用レジスタ回路に関する。
【背景技術】
【０００２】
データメモリには、プログラムメモリとは独立に備えられている、読み書き可能なデータ格納専用のメモリがある。
【０００３】
このデータメモリは、通常、以下の２種類に分れており、いずれも読み書きが行われるものである。
【０００４】
その一つは、ＣＰＵ（Central Processing Unit）の機能動作を指定し、また、周辺デバイスの機能、動作を指定するための特殊機能レジスタ（ＳＦＲ：Special Function Register)である。
【０００５】
他の１つは、汎用のデータエリアとして使用され、変数やバッファとして使用される汎用レジスタ（ＧＰＲ：General Purpose Register)である。
【０００６】
この従来の汎用レジスタを有する、例えば、マイクロプロセッサ（Microprocessor）等の回路は、特定の値を使用する際に、まずその特定の値を作り出すために汎用レジスタ回路から値を読み込む。次に、読み込まれた値を演算器によって計算、加工する。次に、その計算加工された結果を汎用レジスタに書き込む。そして、該回路は、その書き込まれた値を読み込んで使用する。なお、該回路は、汎用レジスタに書き込む前に、先出しでその値を使うこともできる。
【０００７】
しかし、既述のように、汎用レジスタ回路から所望の出力を得るためには、汎用レジスタ回路から読み込まれた値を計算、加工する必要があり、所望の信号出力の高速化を図ることが困難であるという問題があった。
【０００８】
ここで、従来のレジスタには、マルチプレックサと、このマルチプレックサの出力がＤ端子に入力されるＤタイプフリップフロップと、変更されるべきレジスタ回路を選択する信号およびマルチプレックサの出力を選択する信号の入力に基づいてマルチプレックサの出力を選択する信号を出力するＡＮＤゲートと、を備える。該マルチプレックサにはＤタイプフリップフロップの出力信号およびレジスタ回路の最終の状態を規定する信号が入力される。
【０００９】
このような構成により、複数のレジスタを変更する必要があるときに、多数のビットの状態を変更するように単一のコマンドが書き込まれ得る。これにより、複数のレジスタ回路の状態を変更する必要があるときにソフトウェアのオーバヘッドを削減するものである（例えば、特許文献１参照。）。
【００１０】
しかし、上記従来のレジスタによっても、所望の出力を得るためには、Ｄタイプフリップフロップから読み込まれた値をマルチプレックサにより計算、加工する必要があり、所望の信号出力の高速化を図ることが困難である。
【特許文献１】特開平７−２１０３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記課題を解決するものであり、所望の信号出力の高速化を図ることが可能な汎用レジスタ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る汎用レジスタ回路は、記憶装置に記憶されたプログラムの要求に応じて所望のデータを記憶し出力する汎用レジスタ回路であって、マトリクス状に配置されるとともに、前記データを書き込み読み出すためのワード線およびビット線に接続された複数のメモリセルと、前記ビット線が入力に接続されるとともに、出力選択信号を伝送する制御線が接続され、前記出力選択信号の入力に基づいて、前記メモリセルから読み出され前記ビット線を介して入力された前記データの値と固定値とを切り替えて出力する複数のマルチプレクサ回路と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明の一態様に係る汎用レジスタ回路によれば、所望の信号出力の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１４】
本発明に係る汎用レジスタ回路は、例えば、マイクロプロセッサに搭載され、使用されるプログラムの要求に応じて所望のデータを記憶し出力するものである。
【００１５】
以下、本発明に係る実施例について図面を参照しながら説明する。
【実施例１】
【００１６】
図１は、本発明の実施例１に係る汎用レジスタ回路の要部構成を示すブロック図である。また、図２は、図１の汎用レジスタ回路のメモリセルの構成を示す回路図である。
【００１７】
図１に示すように、汎用レジスタ回路１００は、ＡＮＤ回路１の出力に接続されたワード線２およびプリチャージ回路（図示せず）の出力に接続されたビット線３に接続され、マトリクス状に配置された複数のメモリセル４と、ビット線３が入力に接続されるとともに出力選択信号が伝送される制御線６が接続された複数のマルチプレクサ（Multiplexer）回路５と、を備える。
【００１８】
ＡＮＤ回路１は、入力された信号を演算処理し、各メモリセル４にデータを書き込み、消去、または、読み出しするための信号をワード線２に出力する。
【００１９】
マルチプレックサ回路５は、制御線６を介して入力されたプログラムの要求に応じた出力選択信号により、メモリセル４から読み出されビット線３を介して入力されたデータの値と固定値とを切り替えて出力する。
【００２０】
この固定値は、電源電位ＶＤＤまたは接地電位ＧＮＤの少なくとも何れかに基づいて決定されている。
【００２１】
また、図２に示すように、ワード線２には、メモリセル４にデータを書き込み消去するための第１のワード線２１と、メモリセル４からデータを読み出すための第２のワード線２２、２３を含む。
【００２２】
また、ビット線３には、メモリセル４にデータを書き込み消去するための第１のビット線３１、３０１と、メモリセル４からデータを読み出すための第２のビット線３２、３３、３０２、３０３を含む。
【００２３】
メモリセル４には、例えば、ＳＲＡＭ（Static Random Access Memory）が選択される。
【００２４】
このメモリセル４は、第１のワード線２１にゲートが接続され、第１のビット線３１にソースが接続された第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタのドレインに入力が接続された第１のインバータ８と、この第１のインバータ８の出力にソースが接続され、第１のワード線２１にゲートが接続され、第１のビット線３１の信号と反転した信号が入力される第１のビット線３０１にドレインが接続された第２のＭＯＳトランジスタ９と、第１のインバータ８の入力にその出力が接続されるとともにこの第１のインバータ８の出力にその入力が接続された第２のインバータ１０とを有する。
【００２５】
さらに、メモリセル４は、第１のＭＯＳトランジスタ７のドレインにゲートが接続され、接地電位にソースが接続された第３のＭＯＳトランジスタ１１と、この第３のＭＯＳトランジスタ１１のドレインにそのソースが接続され、第２のワード線２２にゲートが接続され、第２のビット線３２にドレインが接続された第４のＭＯＳトランジスタ１２と、を有する。
【００２６】
さらに、メモリセル４は、第２のＭＯＳトランジスタ７のソースにゲートが接続され、接地電位にソースが接続された第５のＭＯＳトランジスタ１３と、この第５のＭＯＳトランジスタ１３のドレインにそのソースが接続され、第２のワード線２２にゲートが接続され、第２のビット線３２の信号と反転した信号が入力される第２のビット線３０２にドレインが接続された第６のＭＯＳトランジスタ１４と、を有する。
【００２７】
さらに、メモリセル４は、第１のＭＯＳトランジスタ７のドレインにゲートが接続され、接地電位にソースが接続された第７のＭＯＳトランジスタ１５と、この第７のＭＯＳトランジスタ１５のドレインにそのソースが接続され、第２のワード線２３にゲートが接続され、第２のビット線３３にドレインが接続された第８のＭＯＳトランジスタ１６と、を有する。
【００２８】
さらに、メモリセル４は、第２のＭＯＳトランジスタ７のソースにゲートが接続され、接地電位にソースが接続された第９のＭＯＳトランジスタ１７と、この第９のＭＯＳトランジスタ１７のドレインにそのソースが接続され、第２のワード線２３にゲートが接続され、第２のビット線３３の信号と反転した信号が入力される第２のビット線３０３にドレインが接続された第１０のＭＯＳトランジスタ１８と、を有する。
【００２９】
なお、ここではＭＯＳトランジスタをｎ型ＭＯＳトランジスタとして説明しているが、ｐ型ＭＯＳトランジスタを用いてもよい。また、汎用レジスタ回路１００が適用される回路によっては、第５ないし第１０のＭＯＳトランジスタ１３〜１８は省略されてもよい。
【００３０】
ここで、以上のような構成を有するメモリセル４の書き込み、消去、読み出しの動作について説明する。
【００３１】
メモリセル４では、第１のワード線２１に入力される信号ＷＬ１と第１のビット線３１、３０１に入力される信号ＢＬ１およびこの反転信号により、第１、第２のインバータ８、１０の端子の電位を制御して、データの書き込み、消去が行われる。
【００３２】
一方、データの読み出しは、例えば、第１、第２のインバータ８、１０の端子の電位により、第３のＭＯＳトランジスタ１１のゲートに閾値以上の電圧が印加されている場合は、第２のワード線２２入力される信号ＷＬ２により第４のＭＯＳトランジスタ１２がオンすると、接地電位の信号ＢＬ２が第２のビット線３２に出力される。また、第１、第２のインバータ８、１０の端子の電位により、第３のＭＯＳトランジスタ１１のゲートに閾値以下の電圧が印加されている場合は、第２のワード線２２入力される信号ＷＬ２により第４のＭＯＳトランジスタ１２がオンすると、第３のＭＯＳトランジスタ１１のドレインの電位の信号ＢＬ２が第２のビット線３２に出力される。
【００３３】
同様にして、他の第２のビット線３３、３０２、３０３にも信号が出力される。
【００３４】
以上のような構成を有する汎用レジスタ回路１００は、出力選択信号でマルチプレックサ５を制御することにより、出力をメモリセル４からの出力と“０”、“１”といった固定値とを切り替えて出力することができる。
【００３５】
そして、マルチプレックサ５を、ある固定値を常に読み出すようにインプリンティングしておくことも可能である。この固定値が頻度高く使用されるような場合には、コード効率が向上する利点がある。
【００３６】
ここで、本発明の実施例１に係る汎用レジスタ回路１００と従来回路の所望の信号を出力する動作について比較検討する。
【００３７】
図３は、本発明の実施例１に係る汎用レジスタ回路および従来回路の所望の信号を出力する動作を示す図である。なお、図３において、ハイスルーラッチａおよびロースルーラッチｂにより、クロック信号の“Low”“High”に同期して従来の汎用レジスタ回路および本実施例に係る汎用レジスタ回路の各動作が順次実施される。
【００３８】
図３に示すように、従来の汎用レジスタ回路では、特定の値を出力する場合は、例えば、マイクロプロセッサのプログラムの指示により、まず、特定の値を作り出すために汎用レジスタ回路から値を読み込む。その値を演算器によって計算、加工する。計算、加工して得られた結果（該特定の値）を汎用レジスタ回路に書き込む。そして、その書き込まれた値を汎用レジスタ回路から読み込んで出力する。なお、汎用レジスタ回路に書き込む前に、先出しで計算加工された値を出力することもできる。
【００３９】
このように、汎用レジスタ回路の所望の出力を得るためには、汎用レジスタから読み込まれた値を計算、加工する必要があり、出力の高速化を図ることが困難である。
【００４０】
一方、本実施例に係る汎用レジスタ回路１００では、例えば、マイクロプロセッサのプログラムの指示により、最初に、この汎用レジスタ回路１００から値を読み込み、その読み出された値と固定値とを適切に切り替えてそのまま出力する。
【００４１】
したがって、本実施例に係る汎用レジスタ回路１００は、従来技術と比較して、出力の高速化を図ることができる。
【００４２】
以上のように、本実施例に係る汎用レジスタ回路によれば、所望の信号出力の高速化を図ることができる。
【００４３】
なお、上記実施例において、マイクロプロセッサにおいて使用されていないコンフィギュレーション・レジスタ等を用いて出力選択信号を制御線６出力し、マルチプレックサ５の出力を制御してもよい。
【００４４】
また、外部回路（図示せず）からの制御信号に応じてこのマルチプレックサ５を制御してもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１に係る汎用レジスタ回路の要部構成を示すブロック図である。
【図２】本発明の実施例１に係る汎用レジスタ回路のメモリセルの構成を示す回路図である。
【図３】本発明の実施例１に係る汎用レジスタ回路および従来回路の所望の信号を出力する動作のタイミング波形を示す図である。
【符号の説明】
【００４６】
１  ＡＮＤ回路
２  ワード線
３  ビット線
４  メモリセル
５  マルチプレックサ
６  制御線
７  第１のＭＯＳトランジスタ
８  第１のインバータ
９  第２のＭＯＳトランジスタ
１０  第２のインバータ
１１  第３のＭＯＳトランジスタ
１２  第４のＭＯＳトランジスタ
１３  第５のＭＯＳトランジスタ
１４  第６のＭＯＳトランジスタ
１５  第７のＭＯＳトランジスタ
１６  第８のＭＯＳトランジスタ
１７  第９のＭＯＳトランジスタ
１８  第１０のＭＯＳトランジスタ
２１  第１のワード線
２２、２３  第２のワード線
３１  第１のビット線
３２、３３  第２のビット線
１００  汎用レジスタ回路
３０１  第１のビット線
３０２、３０３  第２のビット線
【図１】
2007305027.tif 000003
【図２】
2007305027.tif 000004
【図３】
2007305027.tif 000005