(57)【要約】【課題】不純物の偏析なく半導体層をエピタキシャル成長によって形成することが可能な成膜方法および、この成膜方法を適用して積み上げソース・ドレインすることにより半導体基板の表面側における不純物の拡散深さを浅く保つことが可能な半導体装置の製造方法を提供する。【解決手段】ヒ素を含有する半導体層をエピタキシャル成長により形成する成膜方法であって、成膜初期に、大気圧に調整されたエピタキシャル成長雰囲気内に供給する成膜ガスのうちアルシン（ＡｓＨ3）の流量を０から所定流量にまで上昇させる期間を有する。【選択図】図１
2007288019.tif 000002
【特許請求の範囲】
【請求項１】
不純物を含有する半導体層をエピタキシャル成長により形成する成膜方法であって、
成膜初期に、前記エピタキシャル成長雰囲気内に供給する成膜ガスのうち前記不純物を含有する成膜ガスの流量を上昇させる期間を有する
ことを特徴とする成膜方法。
【請求項２】
請求項1記載の成膜方法において、
前記エピタキシャル成長雰囲気は大気圧に調整される
ことを特徴とする成膜方法。
【請求項３】
請求項1記載の成膜方法において、
前記エピタキシャル成長により、不純物としてヒ素を含有するシリコン層を形成する
ことを特徴とする成膜方法。
【請求項４】
請求項１記載の成膜方法において、
前記エピタキシャル成長の初期に前記不純物を含有する成膜ガスの流量を０に保つ
ことを特徴とする成膜方法。
【請求項５】
不純物を含有する半導体層を積み上げソース・ドレイン領域として半導体基板上にエピタキシャル成長させる工程を備えた半導体装置の製造方法であって、
成膜初期に、前記エピタキシャル成長雰囲気内に供給する成膜ガスのうち前記不純物を含有する成膜ガスの流量を上昇させる期間を有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記エピタキシャル成長雰囲気は大気圧に調整される
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法において、
前記エピタキシャル成長により、不純物としてヒ素を含有するシリコン層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項５記載の半導体装置の製造方法において、
前記エピタキシャル成長の初期に前記不純物を含有する成膜ガスの流量を０に保つ
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳデバイスの積み上げソース・ドレイン（Elevated Source Drain）の形成技術に適用できる成膜方法および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
トランジスタの高集積化、高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。近年、微細化に伴う短チャネル効果がロールオフ（Roll-off）特性の劣化等、デバイス特性に悪影響を与えている。短チャネル効果の抑制には不純物の拡散深さ（Ｘｊ）を浅くする必要があるが、従来のＭＯＳＦＥＴ構造では寄生抵抗の増大が課題となっていた。
【０００３】
そこで、浅いソース・ドレイン拡散層上に、これらの拡散層の厚みを補うためにエピタキシャル成長によってソース・ドレインとなるシリコン層を形成した、いわゆる積み上げソース・ドレイン（Elevated Source Drain）構造が提案されている。積み上げソース・ドレイン構造は、拡散深さ（Ｘｊ）を浅く抑えることができ、かつ寄生抵抗の増大も抑制できるため、短チャネル効果の抑制に効果的であるとされている（例えば下記特許文献１参照）。
【０００４】
このような積み上げソース・ドレイン構造の形成には、拡散深さ（Ｘｊ）抑制のため、従来の選択シリコンエピタキシャル成長層の形成、イオンインプランテーションおよび急速加熱アニール（ＲＴＡ：Rapid Thermal Annealing）という工程を行うプロセスに代わって、成長雰囲気中に不純物物質を導入することにより、予め不純物が含まれた状態でシリコン層を選択エピタキシャル成長によって形成する技術が検討されている。
【０００５】
例えば、ＮＭＯＳトランジスタには、不純物としてヒ素（Ａｓ）を含有するシリコン層をエピタキシャル成長によって形成するプロセスが検討されている。この場合、例えば、エピタキシャル層形成装置の反応室内へシリコンウェハを挿入し、成膜温度にまで加熱した後、ＳｉＨ2Ｃｌ2（500sccm）、ＨＣｌ（110sccm）、Ｈ2（20slm）、ＡｓＨ3(１％希釈：18sccm）を大気圧に保った反応室内に導入する。そして、所望の膜厚にまでエピタキシャル成長が進む所定時間まで上記プロセスガスを反応室内に流し、所定時間が経過した後にプロセスガスを止めて、シリコンウェハを反応室内から取り出す。
【０００６】
【特許文献１】特開２０００−８２８１３号公報（特に第００２８，０１２４段落）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したようなヒ素をドーピングしたシリコンのエピタキシャル成長層の形成においては、成膜初期の界面側にヒ素が偏析(パイルアップ）が発生し易いことがわかった。図３には、ヒ素をドーピングしたシリコンエピタキシャル成長層におけるヒ素（Ａｓ）のＳＩＭＳ分析の結果を示す。この図に示すように、ヒ素の偏析Ａは、ヒ素の濃度が高いほど顕著に現れる。
【０００８】
このため、積み上げソース・ドレイン（Elevated Source Drain）構造の形成に必要な、例えば１０19／ｃｍ3という高濃度にヒ素をドーピングしたシリコンエピタキシャル成長層を形成した場合には、基板との界面側にヒ素が高濃度で偏析し、以降の熱処理工程において偏析したヒ素が基板中に拡散する。このため、拡散深さｘｊを浅く維持することが困難であった。
【０００９】
そこで本発明は、不純物の偏析なく半導体層をエピタキシャル成長によって形成することが可能な成膜方法および、この成膜方法を適用して積み上げソース・ドレインすることにより半導体基板の表面側における不純物の拡散深さを浅く保つことが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような目的を達成するための本発明は、不純物を含有する半導体層をエピタキシャル成長により形成する成膜方法であり、特には成膜初期に、前記エピタキシャル成長雰囲気内に供給する成膜ガスのうち前記不純物を含有する成膜ガスの流量を上昇させる期間を有することを特徴としている。また本発明は、このような成膜方法により、不純物を含有する半導体層を積み上げソース・ドレイン領域として半導体基板上にエピタキシャル成長させる工程を備えたことを特徴としている。
【００１１】
このような成膜方法では、成膜初期に不純物を含有する成膜ガスの流量を上昇させる期間を有することにより、成膜初期には、エピタキシャル成長雰囲気内に供給される不純物を含有する成膜ガスの流量が低く抑えられることになる。このため、成膜初期の界面側への不純物の偏析が抑えられる。そして、この成膜方法を適用して積み上げソース・ドレイン領域を形成することにより、半導体基板側の積み上げソース・ドレイン領域界面における不純物の偏析が抑えられるため、不純物の半導体基板側への拡散が抑えられる。
【発明の効果】
【００１２】
以上説明したように本発明によれば、成膜初期の界面側に不純物を偏析させることなく、不純物を含有する半導体層をエピタキシャル成長によって形成することが可能となる。そして、この成膜方法を適用して積み上げソース・ドレイン領域を形成することにより、不純物の半導体基板側への拡散が抑えられ、半導体基板の表面側における不純物の拡散深さを浅く保つことが可能になる。この結果、不純物を含有する半導体層をエピタキシャル成長によって形成する技術を適用して、寄生抵抗の増大および短チャネル効果を抑制することが可能な積み上げソース・ドレイン構造を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を、図２の製造工程断面図に従って説明する。図２では、いわゆる積み上げソース・ドレイン（Elevated Source Drain）構造を有するＮＭＯＳトランジスタの製造方法の一部に、本発明の成膜方法を適用した一例を示す。
【００１４】
先ず、図２（１）に示すように、半導体基板（シリコン基板）１の表面側を複数の素子領域（トランジスタ形成領域）１ａに分離するための素子分離領域２を形成し、分離された素子領域１ａの半導体基板１上に、ゲート絶縁膜３を介してゲート電極４を形成する。このゲート電極４上にはキャップ絶縁膜５が設けられるようにする。次いで、キャップ絶縁膜５をマスクとした不純物導入により、素子領域１ａの表面側にｎ型のエクステンション領域６を形成する。その後、キャップ絶縁膜５およびゲート電極４の側壁に絶縁性のサイドウォール７を形成し、キャップ絶縁膜５およびサイドウォール７をマスクにした不純物導入により、素子領域１ａの表面側にｎ型のソース・ドレイン拡散層８を形成する。以上までは、通常の工程手順によって行われる。
【００１５】
次に、図２（２）に示すように、本発明の成膜方法を適用して、ソース・ドレイン拡散層８が形成された半導体基板１上に、選択エピタキシャル成長によって高濃度にヒ素（Ａｓ）を含有する半導体層（Ａｓエピ層）１０を形成し、これを積み上げソース・ドレイン（Elevated Source Drain）とする。
【００１６】
この際、常圧エピタキシャル気相成長装置（図示せず）を用い、エピタキシャル成長雰囲気の圧力を大気圧とした成膜を行うこととする。尚、ここでいう大気圧とは、通常の地上での大気圧で良く、例えば１気圧＝１０１３ｈＰａであることとする。そして、例えば成長温度（例えば基板温度）を６５０〜７５０℃に設定した成膜を行うこととする。ここで、成長温度が６５０℃未満ではエピタキシャル成長速度がほぼゼロとなり、成長温度が７５０℃より高温では選択エピタキシャル成長が不可となるので、上記のように成長温度（例えば基板温度）を６５０℃−７５０℃に設定する。
【００１７】
成膜ガスには、一例として、シリコン原料ガスとしてジクロロシラン（ＳｉＨ2Ｃｌ2）、不純物であるヒ素（Ａｓ）原料ガスとしてアルシン［ＡｓＨ3：例えば水素（Ｈ2）で１体積％に希釈］、選択成長させるためのガスとして塩化水素（ＨＣｌ）、不純物を均一分布させるためのガスとして水素（Ｈ2）を用いる。
【００１８】
そして特に、このエピタキシャル成長においては、図１に示すように、成膜初期に、不純物を含有する成膜ガス［ここではアルシン（ＡｓＨ3）］の流量を上昇させる期間ｔ０〜ｔ２を有するところに特徴がある。この際、例えば、アルシン（ＡｓＨ3）の流量を、in-situで０ｃｍ3／ｍｉｎから所定流量Ｓ(As)にまで徐々に上昇させる。また、アルシン（ＡｓＨ3）以外の成膜ガスの流量は、成膜開始時ｔ０（＝０）〜成膜終了時ｔ３まで所定流量に保つこととする。
【００１９】
そして、アルシン（ＡｓＨ3）の流量のみを、成膜開始時ｔ０〜経過時間ｔ１まで０ｃｍ3／ｍｉｎに保ち、さらに経過時間ｔ１〜ｔ２までの間に０ｃｍ3／ｍｉｎから所定流量Ｓ(As)にまで徐々に上昇させ、さらに経過時間ｔ２〜成膜終了時ｔ３まで所定流量Ｓ(As)に保つ。
【００２０】
ここで、アルシンの所定流量Ｓ(As)は、積み上げソース・ドレインとなるＡｓエピ層１０に必要とされるAs濃度により決定される。
【００２１】
典型的な２００ｍｍ枚葉エピタキシャル装置における５〜２０Ｌの容積の反応室内での成膜である場合、アルシンの所定流量Ｓ(As)、および他の成膜ガスの流量は、以下のような条件に設定される。
ジクロロシラン（ＳｉＨ2Ｃｌ2）：５０−５００ｃｍ3／ｍｉｎ、
アルシン（ＡｓＨ3）［水素（Ｈ2）で１体積％に希釈］：５−２００ｃｍ3／ｍｉｎ、塩化水素（ＨＣｌ）：１５−２００ｃｍ3／ｍｉｎ、
水素（Ｈ2）：１０−３０Ｌ／ｍｉｎ。
【００２２】
上記ジクロロシラン（ＳｉＨ2Ｃｌ2）の流量については、流量が５０ｃｍ3／ｍｉｎ未満ではエピタキシャル成長速度がほぼゼロとなり、流量が５００ｃｍ3／ｍｉｎを超える流量では選択エピタキシャル成長が不可となるので、ジクロロシラン（ＳｉＨ2Ｃｌ2）の流量を５０〜５００ｃｍ3／ｍｉｎに設定する。
【００２３】
また、上記アルシン（ＡｓＨ3）［水素（Ｈ2）で１体積％に希釈］の流量［Ｓ(As)］については、流量が５ｃｍ3／ｍｉｎ未満ではヒ素濃度が不足し、しかも成長速度が２ｎｍ／ｍｉｎよりも低くなり、流量が２００ｃｍ3／ｍｉｎを超える流量では成長速度は十分に確保できるがエピタキシャル成長のモホロジが悪化するので、アルシン（ＡｓＨ3）［水素（Ｈ2）で１体積％に希釈］の流量を５〜２００ｃｍ3／ｍｉｎ以下に設定する。
【００２４】
また、上記塩化水素（ＨＣｌ）の流量については、流量が１５ｃｍ3／ｍｉｎ未満では選択エピタキシャル成長が不可となり、流量が２００ｃｍ3／ｍｉｎを超える流量ではエピタキシャル成長せずにエッチングされるので、塩化水素（ＨＣｌ）の流量を１５〜２００ｃｍ3／ｍｉｎに設定する。
【００２５】
また、上記水素（Ｈ2）の流量については、流量が１０Ｌ／ｍｉｎ未満ではヒ素の分布の均一性が悪化し、流量が３０Ｌ／ｍｉｎを超える流量でもヒ素の分布の均一性が悪化するので、水素（Ｈ2）の流量を１０〜３０Ｌ／ｍｉｎに設定する。
【００２６】
さらに、上記実施の形態においては、上記シリコン原料ガスには、ジクロロシランの他に、例えば、モノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）、トリクロロシラン（ＳｉＨＣｌ3）等を用いることもできる。
【００２７】
また、チャンバ容積が例えば上記５〜２０Ｌの範囲を外れる場合には、チャンバ内へ導入する各ガス流量を、上記説明した各ガスの流量から算出される各ガス流量の体積比を一定にして、チャンバの容積の増減に応じて各ガス流量を増減することで、チャンバ内のガス混合比を保つ。これにより、例えばことにより、２００ｍｍバッチ式エピタキシャル形成装置、３００ｍｍの枚葉エピタキシャル形成装置、さらには３００ｍｍのバッチ式エピタキシャル形成装置など、それぞれ異なる容積の反応室においてもＡｓエピ層１０を成膜することが可能となる。
【００２８】
そして、本実施形態においては先にも述べたように、上述したようなエピタキシャル成長条件でのＡｓエピ層（積み上げソース・ドレイン）１０の形成において、アルシン（ＡｓＨ3）の流量を、成膜開始時ｔ０〜経過時間ｔ１まで０ｃｍ3／ｍｉｎに保ち、さらにin-situで経過時間ｔ１〜ｔ２までの間に０ｃｍ3／ｍｉｎから所定流量Ｓ(As)にまで徐々に上昇させる。
【００２９】
この際、アルシン（ＡｓＨ3）の流量が所定流量Ｓ(As)に達する経過時間ｔ２までの間のＡｓエピ層１０の成膜膜厚が２ｎｍ以下となるように、成膜開始時ｔ０、経過時間ｔ１、経過時間ｔ２、およびアルシン（ＡｓＨ3）の流量増加速度の設定を行うこととする。このため、例えば、経過時間ｔ１＝０〜３分程度、経過時間ｔ２＝５分程度に設定される。この成膜膜厚を２ｎｍ以下とすることにより、形成されたＡｓエピ層１０における半導体基板１側の界面でのヒ素（Ａｓ）の濃度不足による抵抗上昇を防止する。
【００３０】
また、膜厚２００ｎｍ程度のＡｓエピ層１０を形成する場合、上述した所定のエピタキシャル成長条件では、３０〜６０分の成膜時間を要するため、成膜終了時ｔ３＝３０〜６０分程度に設定される。
【００３１】
以上のようなＡｓエピ層１０の形成の具体的な手順の一例は以下のようである。
【００３２】
（１）２００ｍｍ枚葉エピタキシャル形成装置の反応室内に半導体基板１を挿入する。
（２）半導体基板１を成膜温度まで加熱する。
（３）反応室内を大気圧に保ちつつ、アルシン（ＡｓＨ3）以外の成膜ガスを以下の流量で反応室内に導入し、成膜開始ｔ０〜経過時間ｔ１まで１〜３分間保持する。ジクロロシラン（ＳｉＨ2Ｃｌ2）：５００ｃｍ3／ｍｉｎ、塩化水素（ＨＣｌ）：１１０ｃｍ3／ｍｉｎ、水素（Ｈ2）：２０Ｌ／ｍｉｎ。
（４）反応室内に追加でアルシン（ＡｓＨ3）［水素（Ｈ2）で１体積％に希釈］を０ｃｍ3／ｍｉｎから所定流量である１８ｃｍ3／ｍｉｎにまで、経過時間ｔ１〜ｔ２にかけて徐々に流量を上昇させながら添加する。これにより、反応室内には最終的には以下の各所定流量で成膜ガスが導入されている状態となる。ジクロロシラン（ＳｉＨ2Ｃｌ2）：５００ｃｍ3／ｍｉｎ、塩化水素（ＨＣｌ）：１１０ｃｍ3／ｍｉｎ、水素（Ｈ2）：２０Ｌ／ｍｉｎ、（ＡｓＨ3）［水素（Ｈ2）で１体積％に希釈］：１８ｃｍ3／ｍｉｎ。
（５）最終的に到達した各所定流量で成膜ガスが導入された状態を、成膜終了時ｔ３（＝３０〜６０分程度）まで維持する。
（６）成膜終了時ｔ３（＝３０〜６０分程度）に達した時点で、反応室内への成膜ガスの導入を停止し、半導体基板１を反応室内から取り出してＡｓエピ層１０の形成を終了させる。
【００３３】
以上実施形態で説明した半導体装置の製造方法では、ソース・ドレイン領域８上に、選択的に高濃度にヒ素をドーピングしたＡｓエピ層１０を成長させて、積み上げソース・ドレイン（Elevated Source Drain）構造を形成することができるので、いわゆる積み上げソース・ドレイン（Elevated Source Drain）構造を、容易に形成することが可能になるという利点がある。このように高濃度のヒ素ドーピングによって、積み上げソース・ドレイン（Ａｓエピ層１０）の電気抵抗を低減することが可能になる。
【００３４】
そして特に、上記Ａｓエピ層１０を形成する際に、ヒ素(Ａｓ）を含有するアルシン（ＡｓＨ3）の流量を０から所定流量にまで徐々に上昇させることにより、成膜初期にはエピタキシャル成長雰囲気内に供給されるアルシン（ＡｓＨ3）の流量を低く抑えている。これにより、図３における１点鎖線（ａ）に示すように、成膜初期の界面側（すなわち半導体基板１側）へのヒ素(Ａｓ）の偏析が抑えられる。このため、ヒ素(Ａｓ）の半導体基板１側への拡散を抑えることができる。そして、半導体基板１の表面側、すなわちソース・ドレイン領域８におけるヒ素（Ａｓ）の拡散深さ（Ｘｊ）を浅く保つことが可能になる。この結果、不純物を含有する半導体層をエピタキシャル成長によって形成する技術を適用して、寄生抵抗の増大および短チャネル効果を抑制することが可能な積み上げソース・ドレイン構造を実現することができる。
【００３５】
尚、上述した実施形態においては、Ａｓエピ層１０の形成に際し、成膜開始時ｔ０におけるアルシン（ＡｓＨ3）の流量を０ｃｍ3／ｍｉｎであることとした。しかしながら、成膜開始時ｔ０におけるアルシン（ＡｓＨ3）の流量は、ヒ素（Ａｓ）の拡散深さ（Ｘｊ）を浅く保つことが可能な程度にヒ素(Ａｓ）の偏析が抑えられる程度に、所定流量Ｓ(As)よりも十分に低い量であっても良い。
【図面の簡単な説明】
【００３６】
【図１】実施形態の成膜方法におけるアルシン（ＡｓＨ3）の流量を示す図である。
【図２】半導体装置の製造手順を示す断面工程図である。
【図３】従来のヒ素を導入したエピタキシャル成長層におけるヒ素の偏析（Ａｓパイルアップ）を説明する図である。
【符号の説明】
【００３７】
１…半導体基板、１０…Ａｓエピ層（積み上げソース・ドレイン）、１１…半導体装置
【図１】
2007288019.tif 000003
【図２】
2007288019.tif 000004
【図３】
2007288019.tif 000005