(57)【要約】【課題】本発明は、集積回路とプリント回路板との接続性の試験を短時間で行うことができ、テスト信号の生成が容易となるプリント回路板の試験方法を提供することを目的とする。【解決手段】バウンダリースキャン回路を有する集積回路を搭載したプリント回路板の試験方法において、集積回路の複数のバウンダリ−スキャンセルそれぞれに通じる端子と接続されたプリント回路板の複数の配線まで入力用及び出力用のプローブを移動して接触させ、入力用のプローブから集積回路に供給したテスト信号と、出力用のプローブで測定されるテスト結果信号とを比較して試験を行う。【選択図】図２７
2007010688.tif 000002
【特許請求の範囲】
【請求項１】
バウンダリースキャン回路を有する集積回路を搭載したプリント回路板の試験方法において、
前記集積回路の複数のバウンダリ−スキャンセルそれぞれに通じる端子と接続された前記プリント回路板の複数の配線まで入力用及び出力用のプローブを移動して接触させ、
前記入力用のプローブから集積回路に供給したテスト信号と、前記出力用のプローブで測定されるテスト結果信号とを比較して試験を行うことを特徴とするプリント回路板の試験方法。
【請求項２】
請求項１記載のプリント回路板の試験方法において、
前記プリント回路板の複数の配線に前記出力用のプローブを移動して接触させ測定を行うタイミングを、前記バウンダリースキャンセルからの信号出力タイミングと同期させることを特徴とするプリント回路板の試験方法。
【請求項３】
請求項１記載のプリント回路板の試験方法において、
前記プリント回路板の複数の配線に前記入力用のプローブを移動して接触させテスト信号を供給するタイミングを、前記バウンダリースキャンセルへの信号取り込みタイミングと同期させることを特徴とするプリント回路板の試験方法。
【請求項４】
請求項１乃至３のいずれか記載のプリント回路板の試験方法において、
前記テスト信号は、前記出力用のプローブを接続された配線に対応するバウンダリースキャンセルのみハイレベル及びローレベルのいずれか一方のレベルで、その他の複数のバウンダリースキャンセルでは他方のレベルであるよう設定され、次に前記出力用のプローブを接続された配線に対応するバウンダリースキャンセルのみ他方のレベルで、その他の複数のバウンダリースキャンセルでは一方のレベルであるよう設定されることを特徴とするプリント回路板の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプリント回路板の試験方法に関し、メモリモジュール用コネクタやＬＳＩ（半導体集積回路）を搭載したプリント回路板の試験方法に関する。
【背景技術】
【０００２】
ＬＳＩを含む電子部品が実装されたプリント回路板の製造の良否を試験する方法としては、大別して２つの方法がある。第１の方法は、プリント回路板の入力端子からテスト信号を入力して、プリント回路板の出力端子における出力信号を測定し、この測定した出力信号を期待値と比較して良否を判定するファンクションテストである。
【０００３】
第２の方法は、プリント回路板の配線の要所要所に測定点を設け、この測定点に信号の入出力が可能なプローブを接触させ、接触点間の電流電圧特性等の試験を行い、期待値と比較して良否を判定するインサーキットテストである。ここで、プリント回路板と試験装置とを電気的に接続するプローブやケーブル及びこれらを保持する機構部をフィクスチャと呼ぶが、試験しようとするプリント回路板の品種毎にフィクスチャを準備するとコスト及び手間が大きくなる。このため、数本のプローブをプログラムに従って高速に移動させて測定点に接触させ、試験を行うフライングプローブ型のインサーキットテスタが従来から開発利用されている。
【０００４】
ところで、大型コンピュータは多くのプリント回路板を有している。これらのプリント回路の中にはＲＡＭモジュール用のコネクタが実装されたものがある。ここで、ＲＡＭモジュールとは、メモリ（ＲＡＭ）チップを数個〜数十個単位で小基板に実装したものである。コンピュータのメモリ容量をオプション化するために、メインボードであるプリント回路板にＲＡＭモジュール用コネクタ（メモリモジュール用コネクタ）を複数実装しておき、ユーザの要求によりＲＡＭモジュール単位でメモリの増設又は縮小を可能としている。
【０００５】
従来、上記のＲＡＭモジュール用コネクタを実装したプリント回路板を組み立て後試験する場合は、ＲＡＭモジュールを全て搭載した後、ファンクションテストを行ってプリント回路板全体の試験を行っている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＬＳＩとプリント回路板との接続性を試験しようとする場合、従来のファンクションテストやインサーキットテストは、テスト信号をＬＳＩに供給しＬＳＩを動作させて信号を外部端子に伝搬させるため、ＬＳＩの高集積化やＡＳＩＣ化によりテスト信号の生成が困難になっている。そこで、プリント回路板を実際の機器に組み込んで代表的な動作をさせ良否を判定する実機ファンクションテストが利用されるようになってきているが、実機ファンクションテストは良否判定は容易なものの、試験時間が長くなり不良個所の特定が困難である。
【０００７】
このため、ＬＳＩとプリント回路板との接続性の電気的試験を行わず、外観検査によって検査する場合が多い。しかし、ＬＳＩのパッケージがＱＦＰ（クアッドフラットパッケージ）の場合は端子のピッチが微細化しているため、ハンダ浮き等の観測は容易ではない。また、ＬＳＩのパッケージがＢＧＡ（ボールグリッドアレイ）の場合、ハンダ接合部はＬＳＩの下面に隠れ観測は不可能であるという問題があった。
【０００８】
このように、プリント回路板に搭載されるＬＳＩの高集積化や、プリント回路板へのマイクロプロセッサの搭載に伴い、プリント回路板全体のファンクションテストが困難となってきたため、ＬＳＩ内部は単体試験により保障されているという前提でプリント回路板のＬＳＩ間、又はＬＳＩとコネクタ間の接続の正常性だけを試験する方法が用いられるようになってきた。
【０００９】
その方法の最も一般的なものは、バウンダリースキャンと呼ばれるＩＥＥＥ規格の標準テスト手法である。バウンダリースキャンとは、標準試験回路を予めＬＳＩの最外周に埋め込んでおき、試験時にはこの回路をテスタからの制御信号で動作させ、ＬＳＩ間の接続またはＬＳＩとテスタ間の接続の試験を簡単化する方法である。
【００１０】
しかしながらバウンダリースキャン回路が埋め込まれたボードであっても、ボードの内部に存在するＲＡＭモジュール用コネクタは通常回路的にオープンとなっているためこのコネクタに接続されている配線網の接続試験は難しいという問題があった。
【００１１】
本発明は、上記の点に鑑みなされたもので、集積回路とプリント回路板との接続性の試験を短時間で行うことができ、テスト信号の生成が容易となるプリント回路板の試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
請求項１に記載の発明は、バウンダリースキャン回路を有する集積回路を搭載したプリント回路板の試験方法において、
前記集積回路の複数のバウンダリ−スキャンセルそれぞれに通じる端子と接続された前記プリント回路板の複数の配線まで入力用及び出力用のプローブを移動して接触させ、
前記入力用のプローブから集積回路に供給したテスト信号と、前記出力用のプローブで測定されるテスト結果信号とを比較して試験を行う。
【００１３】
このように、集積回路内のバウンダリースキャン回路を利用することにより、集積回路の内部論理回路を動作させることなく、集積回路のリード端子とプリント回路板の配線との接続性の試験をプローブを移動させて短時間で行うことができ、内部論理回路を動作させないためにテスト信号の生成が容易となる。
【００１４】
請求項２に記載の発明は、請求項１記載のプリント回路板の試験方法において、
前記プリント回路板の複数の配線に前記出力用のプローブを移動して接触させ測定を行うタイミングを、前記バウンダリースキャンセルからの信号出力タイミングと同期させる。
【００１５】
これにより、出力用のプローブを順次移動してプリント回路板の配線に接触させて測定を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。
【００１６】
請求項３に記載の発明は、請求項１記載のプリント回路板の試験方法において、
前記プリント回路板の複数の配線に前記入力用のプローブを移動して接触させテスト信号を供給するタイミングを、前記バウンダリースキャンセルへの信号取り込みタイミングと同期させる。
【００１７】
これにより、入力用のプローブを順次移動してプリント回路板の配線に接触させてテスト信号の供給を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。
【００１８】
請求項４に記載の発明は、請求項１乃至３のいずれか記載のプリント回路板の試験方法において、
前記テスト信号は、前記出力用のプローブを接続された配線に対応するバウンダリースキャンセルのみハイレベル及びローレベルのいずれか一方のレベルで、その他の複数のバウンダリースキャンセルでは他方のレベルであるよう設定され、次に前記出力用のプローブを接続された配線に対応するバウンダリースキャンセルのみ他方のレベルで、その他の複数のバウンダリースキャンセルでは一方のレベルであるよう設定される。
【００１９】
このように、出力用のプローブを接続された配線に対応するバウンダリースキャンセルにのみ、その他のバウンダリ−スキャンセルと異なるレベルのテスト信号を設定するため、出力用のプローブで測定されたテスト結果信号からこのプローブを接続された配線の接続状態を簡単に試験することができる。
【発明の効果】
【００２０】
請求項１に記載の発明によれば、集積回路内のバウンダリースキャン回路を利用することにより、集積回路の内部論理回路を動作させることなく、集積回路のリード端子とプリント回路板の配線との接続性の試験をプローブを移動させて短時間で行うことができ、内部論理回路を動作させないためにテスト信号の生成が容易となる。
【００２１】
請求項２に記載の発明によれば、出力用のプローブを順次移動してプリント回路板の配線に接触させて測定を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。
【００２２】
請求項３に記載の発明によれば、入力用のプローブを順次移動してプリント回路板の配線に接触させてテスト信号の供給を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。
【００２３】
請求項４に記載の発明によれば、出力用のプローブを接続された配線に対応するバウンダリースキャンセルにのみ、その他のバウンダリ−スキャンセルと異なるレベルのテスト信号を設定するため、出力用のプローブで測定されたテスト結果信号からこのプローブを接続された配線の接続状態を簡単に試験することができる。
【発明を実施するための最良の形態】
【００２４】
図１は本発明の第１実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ１２，１４及びＲＡＭモジュール用コネクタ（メモリモジュール用コネクタ）１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ１２，１４夫々の間は配線網１８，２０によって接続されている。ＲＡＭモジュール用コネクタ１６には試験用抵抗モジュール２２を挿入して搭載する。この試験用抵抗モジュール２２は抵抗素子Ｒの一端をＲＡＭモジュール用コネクタ１６の端子に接続し、抵抗素子Ｒの他端を接地する。測定器２４は例えばコンピュータ制御によってプローバ２６をプリント回路板１０の任意のＸＹ座標位置に移動させる機能を有している。
【００２５】
図２の回路図に示すようにプローブ２６をＲＡＭモジュール用コネクタ１６の端子ｐ１に接触させて電気的に接続する。測定器２４内の電流源２８はプローブ２６から試験用抵抗モジュール２２の抵抗Ｒを通してグランドに電流を流す。そして、測定器２４内の電圧計で上記電流を可変して流したときの電圧を測定し、電流／電圧特性を観測する。
【００２６】
ＲＡＭモジュール用コネクタ１６の端子ｐ１とＬＳＩ１２の端子ｑ１とを接続するプリント回路板１０の配線網１２１が正常な場合、電流／電圧特性は図３の実線Ｉａに示すようにスレッショールド電圧Ｖｔｈを越えると電流値が略一定となる。これはＬＳＩ１２に寄生ダイオードＤ１があるからであり、抵抗値Ｒと寄生ダイオードＤ１のダイオード特性を合成した特性が測定器２４で観測される。
【００２７】
ここで、端子ｐ１又は端子ｑ１と配線網の接続が不良でオープン状態となっていれば、ＬＳＩ１２のダイオード特性が観測できないため、図３の破線Ｉｂに示す特性が観測される。またＲＡＭモジュール用コネクタ１６と試験用抵抗モジュール２２との接続不良があれば抵抗Ｒが測定器２４に接続されないため、破線Ｉｃに示すようなダイオード特性だけが観測される。更に、配線網１８１と、これに隣接する配線網１８２が短絡している場合には抵抗Ｒが並列接続状態となって抵抗値が１／２となるため破線Ｉｄに示すような特性が観測される。
【００２８】
このようにして、測定器２４で電流／電圧特性を観測することによりＲＡＭモジュール用コネクタ１６に接続された配線網の試験が可能となる。
【００２９】
図４は本発明の第２実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及びＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル（バウンダリースキャン回路）３３，３５が埋め込まれている。テスタ３６は例えばコンピュータ制御によってプローバ２６をプリント回路板１０の任意のＸＹ座標位置に移動させる機能を有している。
【００３０】
図５の回路図に示すようにプローブ２６をＲＡＭモジュール用コネクタ１６の端子ｐ１に接触させて接続する。そして、測定器３６から配線網１８１を通してＬＳＩ３２のバウンダリースキャンセル３３１〜３３ｎに制御信号を供給し、バウンダリースキャンセル３３１〜３３ｎ夫々に図６に示すようなパターンのテスト信号を出力させ、２パターン毎にプローブ２６をＲＡＭモジュール用コネクタ１６の端子ｐ１〜ｐｎに接触させてこのパターンを観測する。
【００３１】
図６に示すパターンは、パターン番号１ではバウンダリースキャンセル３３１のみハイレベル出力で残りのバウンダリースキャンセル３３２〜３３ｎはローレベル出力、パターン番号２ではバウンダリースキャンセル３３１のみローレベル出力で残りのバウンダリースキャンセル３３２〜３３ｎはハイレベル出力であり、この２パターンを１セットとして１つの端子（配線網）についての試験を行う。同様にしてバウンダリースキャンセル３３２〜３３ｎ夫々について残りのバウンダリースキャンセルと２パターンの異なるレベルの出力を行わせている。パターン番号１，２においてプローブ２６で端子ｐ１から読み取った信号レベルがバウンダリースキャンセル３３１の出力レベルと同一ならば配線網１８１の相互接続は正常と判定され、異なるならば異常と判定される。他の配線網１８２〜１８ｎ夫々についても同様である。
【００３２】
このように、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路と測定器とを接続することにより、バウンダリースキャン回路から出力されるテスト信号を測定器で観測して配線網の接続状態を試験できる。
【００３３】
図７は本発明の第３実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及びＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル（バウンダリースキャン回路）３３，３５が埋め込まれている。
【００３４】
ＲＡＭモジュール用コネクタ１６には折り返しカード４０を挿入しておく。折り返しカード４０はコネクタ１６内の例えばＬＳＩ３２に接続された配線網１８の端子と、ＬＳＩ３４に接続された配線網２０の端子とを接続するものである。  図８の回路図により、配線網１８，２０の試験について説明する。折り返しカード４０によってＲＡＭモジュール用コネクタ１６の端子ｕ１とｗ１とを相互に接続する。これにより配線網１８１と２０１とが接続され、統合された配線網によりＬＳＩ３２のバウンダリースキャンセル３３１を始点として端子ｕ１，ｖ１，ｗ１，ｘ１を経由してＬＳＩ３４のバウンダリースキャンセル３５１に至る回路が形成される。他の配線網１８２〜１８ｎ夫々も配線網２０２〜２０ｎ夫々と統合され、バウンダリースキャンセル３３２〜３３ｎ夫々と３５２〜３５ｎ夫々によって終端される配線網が形成される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。
【００３５】
例えば出力側のバウンダリースキャンセル３３１〜３３ｎから図９に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル３５１〜３５ｎで受信する。このテスト信号はバウンダリースキャンセル３３１から３３ｎまで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル３５１〜３５ｎにおいてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。
【００３６】
なお、折り返しカード４０は図１０に示すように同一面内で隣接する端子ｖ１とｖ２，…ｖｎ−１とｖｎを短絡パターン４２により接続するものであっても良い。この場合には配線網１８１と１８２，…１８ｎ−１と１８ｎが夫々統合され、ＬＳＩ３２の奇数番目のバウンダリースキャンセル１８１…１８ｎ−１をテスト信号の出力側、ＬＳＩ３２の偶数番目のバウンダリースキャンセル１８２，…１８ｎをテスト信号の入力側として試験を行う。
【００３７】
このように、メモリモジュール用コネクタの各２端子間を接続して折り返すことにより、折り返しによって接続された配線網はその両端にバウンダリースキャン回路が接続されているので、一方のバウンダリースキャン回路からテスト信号を出力し、他方のバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
【００３８】
図１１は本発明の第４実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及び自己折り返し形のＲＡＭモジュール用コネクタ４６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル３３，３５が埋め込まれている。
【００３９】
自己折り返し形のＲＡＭモジュール用コネクタ４６は図１２に示すようにＲＡＭモジュールのプリント板４８を挿入した状態では通常のコネクタと同様に接点部材５０，５２夫々をプリント板４８の端子（エッジコネクタ）５４，５６夫々に圧接して相互接続する。しかし、図１３に示すようにプリント板４８を引き抜いた状態では、互いに対向する接点部材５０，５２が弾性により接触して導通する構造である。
【００４０】
なお、図１４（Ａ）にプリント板４８を引き抜いた状態の自己折り返し形のＲＡＭモジュール用コネクタ４６の平面図、図１４（Ｂ），（Ｃ）にＲＡＭモジュールのプリント板４８を挿入した状態の正面図、側面図夫々を示す。図１４（Ｄ）はＲＡＭモジュールの斜視図を示している。
【００４１】
図１５の回路図により、配線網１８，２０の試験について説明する。自己折り返し形のＲＡＭモジュール用コネクタ１６，４６はプリント板が引き抜かれた状態で端子ｕ１とｗ１とを相互に接続する。これにより配線網１８１と２０１とが接続され、統合された配線網によりＬＳＩ３２のバウンダリースキャンセル３３１を始点として端子ｕ１，ｖ１，ｗ１，ｘ１を経由してＬＳＩ３４のバウンダリースキャンセル３５１に至る回路が形成される。他の配線網１８２〜１８ｎ夫々も配線網２０２〜２０ｎ夫々を統合され、バウンダリースキャンセル３３２〜３３ｎ夫々と３５２〜３５ｎ夫々によって終端される配線網が形成される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。
【００４２】
例えば出力側のバウンダリースキャンセル３３１〜３３ｎから図９に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル３５１〜３５ｎで受信する。このテスト信号はバウンダリースキャンセル３３１から３３ｎまで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル３５１〜３５ｎにおいてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。
【００４３】
この実施例では試験時にＲＡＭモジュール用コネクタ４６に折り返しカード等の試験用疑似回路を挿入する必要がないので試験工数の大幅な削減が可能となる。これはＲＡＭモジュール用コネクタが、パーソナルコンピュータ等では数個しか設けられていないが、スーパーコンピュータ等になると、数十から百個を越えて設けられることもあるからである。
【００４４】
図１６は本発明の第５実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及び自己折り返し形のＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル３３，３５が埋め込まれている。
【００４５】
ＲＡＭモジュール用コネクタ１６には試験用バウンダリースキャンカード６０を挿入しておく。
【００４６】
試験用バウンダリースキャンカード６０には複数の縦続接続されたバウンダリースキャンセル６４を組み込んだ試験用ＬＳＩ６２が搭載されており、配線網１８，２０夫々にバウンダリースキャンセル６４が接続される。
【００４７】
図１７の回路図により配線網１８の試験について説明する。試験用バウンダリースキャンカード６０をＲＡＭモジュール用コネクタ１６に挿入することによって、配線網１８１〜１８ｎ夫々の両端はＬＳＩ３２のバウンダリースキャンセル３３１〜３３ｎ及び試験用バウンダリースキャンカード６０のバウンダリースキャンセル６４１〜６４ｎで終端される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。
【００４８】
例えば出力側のバウンダリースキャンセル３３１〜３３ｎから図９に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル６４１〜６４ｎで受信する。このテスト信号はバウンダリースキャンセル３３１から３３ｎまで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル６４１〜６４ｎにおいてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。
【００４９】
このため、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路が接続され、集積回路のバウンダリースキャン回路からテスト信号を出力し、バウンダリースキャンカードのバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。
【００５０】
上記の試験用バウンダリースキャンカード６０のスキャン信号の接続方式について説明する。図１８はＲＡＭモジュールカードの第１実施例の平面図を示す。同図中、基板７０のコネクタに挿入される一辺には端子（エッジコネクタ）７２の他に端子（エッジコネクタ）７４が設けられている。基板７０にはＲＡＭチップ７６が取り付けられ、ＲＡＭチップ７６の複数の端子は夫々端子７２に接続されている。端子７４は空き端子とされている。
【００５１】
図１９は試験用バウンダリースキャンカードの第１実施例の平面図を示す。同図中、基板７８のコネクタに挿入される一辺には端子（エッジコネクタ）８０の他に、端子（エッジコネクタ）８２が設けられている。この端子８０，８２の配列は図１８における端子７２，７４の配列と同一とされている。基板７８には試験用ＬＳＩ６２が取り付けられ、この試験用ＬＳＩ６２内の縦続接続されたバウンダリースキャンセル６４１〜６４ｎ夫々が端子８０と接続されている。また、テスト時にスキャン制御のためのテスト信号ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯが伝送される端子８２は試験用ＬＳＩ６２内のＴＡＰ（テストアクセスポート）６５に接続されている。
【００５２】
図２０は上記のＲＡＭモジュールカード又は試験用バウンダリースキャンカードを搭載するプリント回路板の回路構成図を示す。同図中、基板８４上には複数のＲＡＭモジュール用コネクタ８６１〜８６ｍが取り付けられると共に、ＲＡＭのアクセス等を制御する制御回路８８が取り付けられており、制御回路８８とＲＡＭモジュール用コネクタ８６１〜８６ｍ夫々との間はバス９０により相互接続されており、このバス９０がＲＡＭモジュール用コネクタ８６１〜８６ｍに挿入されるＲＡＭモジュールカードの端子７２及びバウンダリースキャンカードの端子８０に接続される。またバス９０とは独立にテスト信号ＴＣＫ，ＴＳＭ，ＴＤＩ，ＴＤＯ用の信号線９２が設けられ、ＲＡＭモジュール用コネクタ８６１〜８６ｍ及び制御回路８８に接続されている。またこの信号線９２は基板８４の端部に延在されて試験時にテスタ（図示せず）が接続される外部コネクタ９４に接続されている。
【００５３】
図２１はＲＡＭモジュールカードの第２実施例の平面図を示す。同図中、基板１００のコネクタに挿入される一辺には端子（エッジコネクタ）１０２が設けられている。基板７０にはＲＡＭチップ１０４が取り付けられ、ＲＡＭチップ１０４の複数の端子は夫々端子１０２に接続されている。
【００５４】
図２２は試験用バウンダリースキャンカードの第２実施例の平面図を示す。同図中、基板１０６のコネクタに挿入される一辺には端子（エッジコネクタ）１０８が設けられ、これと対向する一辺にはテスト信号用コネクタ１１０が設けられている。この端子１０８の配列は図２１における端子１０２の配列と同一とされている。基板７８には試験用ＬＳＩ１１２が取り付けられ、この試験用ＬＳＩ１１２内の縦続接続されたバウンダリースキャンセル１１４１〜１１４ｎ夫々が端子１０８と接続されている。また、テスト時にスキャン制御のためのテスト信号ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯが伝送されるコネクタ１１０は試験用ＬＳＩ１１２内のＴＡＰ（テストアクセスポート）１１５に接続されている。
【００５５】
図２３は上記の試験用バウンダリースキャンカードを搭載したプリント回路板の側面図を示す。同図中、基板１１４上には複数のＲＡＭモジュール用コネクタ１１６１〜１１６ｍが取り付けられると共に、ＲＡＭのアクセス等を制御する制御回路１１８等が取り付けられており、制御回路１１８とＲＡＭモジュール用コネクタ１１６１〜１１６ｍ夫々との間はバスにより相互接続されている。テスト時にはＲＡＭモジュール用コネクタ１１６１〜１１６ｍ夫々に図２２に示す構造の試験用バウンダリースキャンカード１２０１〜１２０ｍが挿入接続される。そして、この試験用バウンダリースキャンカード１２０１〜１２０ｍ夫々のテスト信号のコネクタ１１０がテスト用ケーブル１２２によって縦続接続されると共にテスタ（図示せず）に接続される。また、基板１１４に設けられた外部コネクタ１２４にテスタが接続され、外部コネクタ１２４を介して制御回路１１８と接続される。
【００５６】
この実施例ではＲＡＭモジュールカード、ＲＡＭモジュール用コネクタ夫々にテスト時のみ使用する端子を設ける必要がなく、またプリント回路板の基板上にもテスト信号用の信号線を設ける必要がない。
【００５７】
図２４は本発明の第６実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２及びＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル３３が埋め込まれている。
【００５８】
ＲＡＭモジュール用コネクタ１６にはテスタ接続カード１３０を挿入しておく。テスタ接続カード１３０はコネクタ１６内のＬＳＩ３２等に接続された配線網１８の端子をケーブル１３２を介してテスタ（図示せず）に接続するものである。
【００５９】
図２５の回路図により、配線網１８の試験について説明する。テスタ接続カード４０によって配線網１８１〜１８ｎはＲＡＭモジュール用コネクタ１６及びテスタ接続カード１３０及びケーブル１３２を介してテスタ１４０に接続され、テスタ１４０によって配線網１８１〜１８ｎ夫々の正常性を試験できる。この場合のバウンダリースキャンセル３３１〜３３ｎから出力させるテスト信号は図６に示すものと同様である。
【００６０】
上記の実施例ではプリント回路板に設けられた複数のＲＡＭモジュール用コネクタ１６にテスタ接続カード１３０を挿入してケーブル１３２によりテスタ１４０に接続し、各ケーブル１３２はコネクタ１６の端子数だけの信号線数が必要であるため、ケーブル１３２の量が膨大となり作業性も悪化する。このような場合、テスタ接続カード１３０の代りに図２６に平面図を示すようなテスト用マルチプレクサカードを使用する。図２６において、基板１４１のコネクタに挿入される一辺には端子（エッジコネクタ）１４２が設けられ、これと対向する一辺にはケーブル１３２が接続されるコネクタ１４４が設けられている。各端子１４２はマルチプレクサ１４６の入力端子に接続されている。マルチプレクサ１４２はコネクタ１４４を通してテスタ１４０からセレクト用のアドレス信号を供給され、このアドレス信号で指示された単一の入力端子に供給される信号をその出力端子から出力し、この出力信号はコネクタ１４４からケーブル１３２を通してテスタ１４０に供給される。このようにマルチプレクサ１４６を用いることによってケーブル１３２の信号線数を大幅に削減できる。
【００６１】
図２７は本発明の第７実施例の構成図を示す。この実施例はフライングプローブ型のインサーキットテスタを用いてＬＳＩとプリント回路板との電気的接続試験を行うものである。同図中、ＬＳＩ２００はリード端子２０２１〜２０２ｎ及びテスト端子ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳそれぞれはプリント回路板の配線網上に形成された接続端子であるランド２０４１〜２０４ｎ及び２０５１〜２０５４それぞれにハンダ付けされている。このＬＳＩはバウンダリ−スキャン対応のＬＳＩであり、リード端子２０２１〜２０２ｎはこれらに対応して設けられたバウンダリ−スキャンセル２０６１〜２０６ｎを通して内部論理回路２０８に接続されている。
【００６２】
バウンダリ−スキャンセル２０６１〜２０６ｎはＬＳＩ２００内部で縦続接続されてシフトレジスタを構成しており、このシフトレジスタの両端のバウンダリ−スキャンセルはテスト端子ＴＤＩ（テストデータイン），ＴＤＯ（テストデータアウト）に接続されると共にバイパスレジスタ２１０の両端に接続されている。また、テスト端子ＴＤＩ，ＴＤＯそれぞれは命令レジスタ２１２の入力端子、出力端子に接続されており、テスト端子ＴＣＫ（テストクロック），ＴＭＳ（テストモードセレクト）それぞれはＴＡＰ（テストアクセスポート）コントローラ２１４に接続されている。試験時にはテスト端子ＴＤＩから命令レジスタ２１２に供給された命令をＴＡＰコントローラ２１４でデコードし、バウンダリ−スキャンセル２０６１〜２０６ｎのスキャン制御を行う。
【００６３】
テスタのプローブ（フライングプローブ）２２０Ａ，２２０Ｉ，２２０Ｏ，２２０Ｋ，２２０Ｓそれぞれは、モータ駆動でＸＹＺ軸方向に移動するステージ２２２Ａ，２２２Ｉ，２２２Ｏ，２２２Ｋ，２２２Ｓに固定されており、プリント回路板の任意の位置に移動し、プローブ先端をプリント回路板のランド２０４１〜２０４Ｎ及び２０５１〜２０５４又は配線網の途中に設けたランド等の測定点に接触可能である。これらのプローブは接触した測定点に対する信号の入力及び出力を行う。
【００６４】
システム制御部２２４はテスタ全体の制御を行う。駆動制御部２２６はシステム制御部２２４の制御に従って各プローブの駆動部２２８Ａ，２２８Ｉ，２２８Ｏ，２２８Ｋ，２２８Ｓを制御して、ステージ２２２Ａ，２２２Ｉ，２２２Ｏ，２２２Ｋ，２２２Ｓそれぞれを任意の方向に移動させる。ＢＳ制御部２３０はシステム制御部２２４の制御に従って端子ＴＣＫに供給するテスト用のクロックを発生すると共に、端子ＴＭＳに供給するテスト用のモード選択信号を発生し、これらの信号を測定／入力制御部２３２に供給する。
【００６５】
入力データ記憶部２３４は予めテスト信号を記憶しており、システム制御部２２４の制御に従って端子ＴＤＩに供給するテスト信号を読み出して測定／入力制御部２３２に供給する。測定／入力制御部２３２はシステム制御部２２４の制御に従って、各プローブ２２０Ａ，２２０Ｉ，２２０Ｏ，２２０Ｋ，２２０Ｓに接続された測定／入力部２３６Ａ，２３６Ｉ，２３６Ｏ，２３６Ｋ，２３６Ｓそれぞれの入出力切り替えを行う。
【００６６】
これによって、入力データ記憶部２３４から測定／入力制御部２３２、入力用の測定／入力部を経て入力用のプローブにテスト信号が供給され、出力用のプローブから出力用の測定／入力部、測定／入力制御部２３２を経て測定データ記憶部２３８にテスト結果の信号が供給され記憶される。測定データ記憶部２３８に記憶されたテスト結果の信号は、入力データ記憶部２３４に記憶されたテスト信号と比較部２４０で比較され、その比較結果が出力部２４２からディスプレイ又はプリントアウト用に出力される。
【００６７】
ＬＳＩとプリント回路板との電気的接続試験を行う場合、プローブ２２０ＩをＬＳＩのテスト端子ＴＤＩにハンダ付け接続されたランド２０５１に接触させ、プローブ２２０ＯをＬＳＩ２００のテスト端子ＴＤＯにハンダ付け接続されたランド２０５２に接触させ、プローブ２２０ＫをＬＳＩのテスト端子ＴＣＫにハンダ付け接続されたランド２０５３に接触させ、プローブ２２０ＳをＬＳＩのテスト端子ＴＭＳにハンダ付け接続されたランド２０５４に接触させ、テスト端子ＴＤＩからテスト信号を供給する。また、プローブ２２０ＡをＬＳＩ２００のリード端子２０２１〜２０２Ｎそれぞれがハンダ付け接続されたプリント回路板のランド２０４１〜２０４Ｎに順に接触させ、プローブ２２０Ａからテスト結果信号を読み取る。
【００６８】
これについて図２８を用いて詳しく説明する。図２８（Ａ），（Ｂ）に示すように、プローブ２２０Ｉ，２２０Ｓを移動させてランド２０５１，２０５４に接触させ、同様にプローブ２２０Ｏ，２２０Ｋもランド２０５２，２０５３に接触させる。その後、図２８（Ａ）に示すようにテスト端子ＴＤＩからテスト信号を入力しバウンダリ−スキャンセル２０６１〜２０６Ｎをシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図２８（Ｂ）に示すようにテスト端子ＴＭＳからアップデートを指示して全バウンダリ−スキャンセル２０６１〜２０６Ｎの出力を指示する。また、図２８（Ｂ），（Ｅ）に示すようにプローブ２２０Ａ，２２０Ｏも移動させてランド２０４Ｖ，２０５２に接触させる。そして上記アップデート後、プローブ２２０Ａでランド２０４１の出力するテスト結果信号を読み取る。
【００６９】
次に、図２８（Ｃ）に示すようにプローブ２２０Ａを移動させてランド２０４２に接触させる。これと共に図２８（Ａ）に示すようにテスト端子ＴＤＩからテスト信号を入力しバウンダリ−スキャンセル２０６１〜２０６Ｎをシフトさせ、図２８（Ｂ）に示すアップデート後、プローブ２２０Ａでランド２０４２の出力するテスト結果信号を読み取る。このテスト信号入力及びバウンダリ−スキャンセル２０６１〜２０６Ｎのシフト時に図２８（Ｅ）に示すようにプローブ２２０Ｏでランド２０５４からシフトアウトされるテスト信号を読み取る。このプローブ２２０Ａの移動と読み取りは、プローブ２２０Ａがランド２０４Ｎに至るまで繰り返される。このテスト結果信号が入力したテスト信号と一致すればＬＳＩの端子とプリント回路板のランドとの接続は良であることが確認される。
【００７０】
このように、ＬＳＩ２００内のバウンダリ−スキャンセル２０６１〜２０６Ｎ及びＴＡＰコントローラ２１４等で構成されるバウンダリースキャン回路を利用することにより、ＬＳＩ２００の内部論理回路２０８を動作させることなく、プローブを移動させて端子に接触させることによりＬＳＩのリード端子とプリント回路板の配線のランドとの接続性の試験を短時間で行うことができ、内部論理回路２０８を動作させないためにテスト信号の生成が容易となる。また、この実施例では出力用のプローブを順次移動してプリント回路板の配線に接触させて測定を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。
【００７１】
この実施例においても図６に示すパターンのテスト信号を用いることができる。図６に示すパターンは、パターン番号１のテスト信号Ｐ１〜Ｐｎをバウンダリ−スキャンセル２０６１〜２０６Ｎにシフトしたとき、バウンダリースキャンセル２０６１のみハイレベル出力で残りのバウンダリースキャンセル２０６２〜２０６Ｎはローレベル出力である。パターン番号２のテスト信号Ｐ１〜Ｐｎを同様にシフトしたとき、バウンダリースキャンセル２０６１のみローレベル出力で残りのバウンダリースキャンセル２０６２〜２０６Ｎはハイレベル出力であり、この２パターンを１セットとして１つの端子（配線網）についての試験を行う。同様にしてバウンダリースキャンセル２０６２〜２０６Ｎ夫々について残りのバウンダリースキャンセルと２パターンの異なるレベルの出力を行わせている。
【００７２】
パターン番号１のテスト信号設定時においてプローブ２２０Ａで読み取ったテスト結果信号レベルがバウンダリースキャンセル２０６１の設定レベルと同一のハイレベルならばＬＳＩ２００のリード端子２０２１とランド２０４１との相互接続は正常と判定され、異なるならば異常と判定される。異常と判定された場合に、パターン番号２のテスト信号設定時においてプローブ２２０Ａで読み取ったテスト結果信号レベルがバウンダリースキャンセル２０６１の設定レベルと同一のローレベルならばリード端子２０２１とランド２０４１との接続不良、逆にテスト結果信号レベルがハイレベルならばリード端子２０２１，ランド２０４１が他のリード端子とショートしていると判定する。他のランド２０４２〜２０４Ｎについても同様である。
【００７３】
このように、出力用のプローブを接続された配線に対応するバウンダリースキャンセルにのみ、その他のバウンダリ−スキャンセルと異なるレベルのテスト信号を設定するため、出力用のプローブで測定されたテスト結果信号からこのプローブを接続された配線の接続状態を簡単に試験することができる。
【００７４】
図６に示すパターンのテスト信号を用いる場合、図２９（Ａ），（Ｂ）に示すように、プローブ２２０Ｉ，２２０Ｓを移動させてランド２０５１，２０５４に接触させ、同様にプローブ２２０Ｏ，２２０Ｋもランド２０５２，２０５３に接触させる。その後、図２９（Ａ）に示すようにテスト端子ＴＤＩからパターン番号１のテスト信号Ｐ１〜Ｐｎを入力しバウンダリ−スキャンセル２０６１〜２０６Ｎをシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図２９（Ｂ）に示すようにテスト端子ＴＭＳからアップデートを指示して全バウンダリ−スキャンセル２０６１〜２０６Ｎの出力を指示する。また、図２９（Ｂ），（Ｄ）に示すようにプローブ２２０Ａ，２２０Ｏも移動させてランド２０４１，２０５２に接触させる。そして上記アップデート後、プローブ２２０Ａでランド２０４１の出力するテスト結果信号を読み取る。
【００７５】
次に、図２９（Ａ）に示すようにテスト端子ＴＤＩからパターン番号２のテスト信号Ｐ１〜Ｐｎを入力しバウンダリ−スキャンセル２０６１〜２０６Ｎをシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図２９（Ｂ）に示すようにテスト端子ＴＭＳからアップデートを指示して全バウンダリ−スキャンセル２０６１〜２０６Ｎの出力を指示し、プローブ２２０Ａ，２２０Ｏも移動させずにプローブ２２０Ａでランド２０４１の出力するテスト結果信号を読み取る。
【００７６】
その後、プローブ２２０Ａを移動させてランド２０４２に接触させ、テスト端子ＴＤＩからテスト信号を入力しバウンダリ−スキャンセル２０６１〜２０６Ｎをシフトさせ、ランド２０４２の試験に移る。
【００７７】
なお、測定用のプローブは、上記実施例ではプローブ２２０Ａだけであるが、複数の測定用のプローブを設けても良い。
【００７８】
次に、ＬＳＩとプリント回路板との電気的接続試験の他の実施例について図３０を用いて説明する。この実施例では測定／入力部２３６Ａを入力に切り替えてプローブ２２０Ａを入力用に用いる。まず、図３０（Ａ），（Ｅ）に示すようにプローブ２２０Ａ，２２０Ｓを移動させてランド２０４１，２０５４それぞれに接触させ、図３０（Ａ）に示すようにランド２０４１からテスト信号（例えばハイレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、テスト信号を図３０（Ｂ）に示すようにバウンダリ−スキャンセル２０６１に取り込み、バウンダリ−スキャンセル２０６１〜２０６Ｎをシフトさせる。また、これと共に、図３０（Ｆ）に示すようにプローブ２２０Ｏも移動させてランド２０５２に接触させておく。
【００７９】
更に、図３０（Ａ）に示すようにランド２０４１からテスト信号（例えばローレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、これを図３０（Ｂ）に示すようにバウンダリ−スキャンセル２０６１に取り込み、バウンダリ−スキャンセル２０６１〜２０６Ｎをシフトさせる。このシフト時にテスト端子ＴＤＯから図３０（Ｆ）に示すように前回入力した信号がシフトアウトされ、これをプローブ２２０Ｏでテスト結果信号として読み取る。
【００８０】
上記の２番目のシフトと共に、図３０（Ｃ）に示すようにプローブ２２０Ａを移動させてランド２０４２に接触させ、ランド２０４２からテスト信号（例えばハイレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、これを図３０（Ｄ）に示すようにバウンダリ−スキャンセル２０６２に取り込み、バウンダリ−スキャンセル２０６１〜２０６Ｎをシフトさせる。
【００８１】
更に、図３０（Ｃ）に示すようにランド２０４２からテスト信号（例えばローレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、これを図３０（Ｄ）に示すようにバウンダリ−スキャンセル２０６２に取り込み、バウンダリ−スキャンセル２０６１〜２０６Ｎをシフトさせる。このシフト時にテスト端子ＴＤＯから図３０（Ｆ）に示すように前回入力した信号がシフトアウトされ、これをプローブ２２０Ｏでテスト結果信号として読み取る。このプローブ２２０Ａの移動とテスト結果信号の読み取りは、プローブ２２０Ａがランド２０４Ｎに至るまで繰り返される。このテスト結果信号が入力したテスト信号と一致すればＬＳＩの端子とプリント回路板のランドとの接続は良であることが確認される。
【００８２】
この実施例では入力用のプローブを順次移動してプリント回路板の配線に接触させてテスト信号の供給を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。
【図面の簡単な説明】
【００８３】
【図１】本発明の概略構成図である。
【図２】本発明の回路図である。
【図３】本発明を説明するための特性図である。
【図４】本発明の概略構成図である。
【図５】本発明の回路図である。
【図６】本発明を説明するための信号波形図である。
【図７】本発明の概略構成図である。
【図８】本発明の回路図である。
【図９】本発明を説明するための信号波形図である。
【図１０】折り返しカードの平面図である。
【図１１】本発明の概略構成図である。
【図１２】コネクタを説明するための図である。
【図１３】コネクタを説明するための図である。
【図１４】コネクタを説明するための図である。
【図１５】本発明の回路図である。
【図１６】本発明の概略構成図である。
【図１７】本発明の回路図である。
【図１８】ＲＡＭモジュールカードの平面図である。
【図１９】試験用バウンダリースキャンカードの平面図である。
【図２０】プリント回路板の回路構成図である。
【図２１】ＲＡＭモジュールカードの平面図である。
【図２２】試験用バウンダリースキャンカードの平面図である。
【図２３】プリント回路板の側面図である。
【図２４】本発明の概略構成図である。
【図２５】本発明の回路図である。
【図２６】マルチプレクサカードの平面図である。
【図２７】本発明の実施例の構成図である。
【図２８】本発明の制御タイミングチャートである。
【図２９】本発明の制御タイミングチャートである。
【図３０】本発明の制御タイミングチャートである。
【符号の説明】
【００８４】
１０  プリント回路板
１２，１４，３２，３４  ＬＳＩ
１６，４６  ＲＡＭモジュール用コネクタ
１８，２０  配線網
２２  試験用抵抗モジュール
２４  測定器
２６，２２０Ａ，２２０Ｉ，２２０Ｏ，２２０Ｋ，２２０Ｓ  プローブ
３３，３５，２０６１〜２０６Ｎ  バウンダリースキャンセル
３６  テスタ
６０  試験用バウンダリースキャンカード
６２  試験用ＬＳＩ
６５  ＴＡＰ
７０，７８  基板
７６  ＲＡＭチップ
２００  ＬＳＩ
２０２１〜２０２Ｎ  リード端子
２０４１〜２０４Ｎ，２０５１〜２０５４  ランド
２０８  内部論理回路
２１０  バイパスレジスタ
２１２  命令レジスタ２１２
２１４  ＴＡＰコントローラ
２２２Ａ，２２２Ｉ，２２２Ｏ，２２２Ｋ，２２２Ｓ  ステージ
２２４  システム制御部
２２６  駆動制御部
２２８Ａ，２２８Ｉ，２２８Ｏ，２２８Ｋ，２２８Ｓ  駆動部
２３０  ＢＳ制御部
２３２  測定／入力制御部
２３４  入力データ記憶部
２３６Ａ，２３６Ｉ，２３６Ｏ，２３６Ｋ，２３６Ｓ  測定／入力部
２３８  測定データ記憶部
２４０  比較部２４０
２４２  出力部
ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ  テスト端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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