(57)【要約】【課題】多重トレンチ構造を採用した場合に、絶縁耐圧の評価を容易に行うことを可能とした半導体集積回路を提供する。【解決手段】デバイス３を取り囲む二重のトレンチ１２，１３間に位置するトレンチ間フィールド領域１４とフィールド領域１１との間にＦＥＴ２２を備え、ＦＥＴ２２をＯＦＦ状態にしてトレンチ１２，１３の絶縁耐圧を評価した後、トレンチ間フィールド領域１４に接続されているパッド９（２）をピン７（１）に接続して半導体集積回路２１に電源ＶＣＣを供給すれば、ＦＥＴ２２がＯＮしてフィールド領域１１，１４がフィールドグランド電位ＦＧに設定される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＳＯＩ（Silicon On Insulator）基板上の少なくとも１つの素子形成領域を、多重トレンチにより絶縁分離する構造を採用した半導体集積回路において、
前記多重トレンチの最外周に位置するトレンチによって囲まれるトレンチ間フィールド領域と前記素子形成領域の周囲に配置されているフィールド領域との間を、動作用電源の投入時に導通するように配置されるトランジスタを備えたことを特徴とする半導体集積回路。
【請求項２】
前記多重トレンチが三重以上で構成されている場合、
前記フィールド領域と、前記最外周トレンチ間フィールド領域よりも１つ内周側に位置するトレンチ間フィールド領域とを共通に接続することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記多重トレンチが四重以上で構成されている場合、
前記内周側に位置するトレンチ間フィールド領域と、更に内周側に位置するトレンチ間フィールド領域とを１つ措きに共通に接続すると共に、
前記最外周トレンチ間フィールド領域と、その内周側に位置するトレンチ間フィールド領域とを１つ措きに共通に接続することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記トランジスタをＭＯＳＦＥＴとして構成する場合、前記トランジスタを形成する領域を二重トレンチ構造にすると共に、
前記トランジスタ形成領域内のトレンチ間フィールド領域を、前記素子形成領域の最外周トレンチ間フィールド領域に接続することを特徴とする請求項１乃至３の何れかに記載の半導体集積回路。
【請求項５】
ＳＯＩ（Silicon On Insulator）基板上の少なくとも１つの素子形成領域を、多重トレンチにより絶縁分離する構造を採用した半導体集積回路について、トレンチ部分の絶縁耐圧を評価する方法において、
前記多重トレンチの最外周に位置するトレンチによって囲まれるトレンチ間フィールド領域と前記素子形成領域の周囲に配置されているフィールド領域との間にトランジスタを予め配置しておき、
前記トランジスタを非導通状態にして、前記２つのフィールド領域間に電圧を印加することで、前記最外周トレンチの耐圧評価を行うことを特徴とする半導体集積回路のトレンチ耐圧評価方法。
【請求項６】
前記多重トレンチが三重以上で構成されている場合、
前記フィールド領域と、前記最外周トレンチ間フィールド領域よりも１つ内周側に位置するトレンチ間フィールド領域とを予め共通に接続しておき、
前記トランジスタを非導通状態にして、前記フィールド領域と、前記最外周トレンチ間フィールド領域との間に評価用電圧を印加することを特徴とする請求項５記載の半導体集積回路のトレンチ耐圧評価方法。
【請求項７】
前記多重トレンチが四重以上で構成されている場合、
前記内周側に位置するトレンチ間フィールド領域と、更に内周側に位置するトレンチ間フィールド領域とを１つ措きに共通に接続しておくと共に、
前記最外周トレンチ間フィールド領域と、その内周側に位置するトレンチ間フィールド領域とを１つ措きに共通に接続しておくことを特徴とする請求項６記載の半導体集積回路のトレンチ耐圧評価方法。
【請求項８】
前記トランジスタがＭＯＳＦＥＴである場合、前記トランジスタを形成する領域を二重トレンチ構造にしておくと共に、
前記トランジスタ形成領域内のトレンチ間フィールド領域を、前記素子形成領域の最外周トレンチ間フィールド領域に接続しておくことを特徴とする請求項５乃至７の何れかに記載の半導体集積回路のトレンチ耐圧評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）基板上の素子形成領域を、多重トレンチにより絶縁分離する構造を採用した半導体集積回路において、絶縁耐圧の評価を容易に行うことを可能とした構造、及び前記半導体集積回路のトレンチ耐圧評価方法に関する。
【背景技術】
【０００２】
特許文献１には、トレンチ分離構造を採用した半導体装置について、そのトレンチ造部分の絶縁耐圧が確保されているか否を評価する方法が開示されている。ここで、図６には、素子形成領域の一部にダブルトレンチ構造を採用した半導体集積回路について、特許文献１の技術を適用した場合を示す。半導体集積回路１は、断面図は示さないがＳＯＩ基板２上に各デバイス３〜６を形成しており、これらのデバイス３〜６は、何れもトレンチ分離された領域に形成されている。
そして、これらのうちデバイス３は、例えばパワーＭＯＳＦＥＴのように比較的大きな電力を扱う素子であり、高い絶縁耐圧を確保するためダブルトレンチ構造を採用した領域に形成されている。このようにトレンチ構造を多重化すると、絶縁耐圧を例えば数１００Ｖ程度向上させることが可能である。基板２の外周部には、外部端子となるピン（リードフレーム）７とボンディングワイヤ８により接続を行うためのパッド９が配置されており、各デバイス３〜６とパッド９との間は、基板２上で配線１０が施されている。
【０００３】
基板２において各素子形成領域のバックグラウンドとなる領域であり、半導体集積回路１の動作時にはフィールドグランド電位ＦＧが付与されるフィールド領域１１はパッド９（１）に接続されている。そして、デバイス３の形成領域は、夫々外周側，内周側となる２つのトレンチ１２，１３によって囲まれている。ここで言う「トレンチ」とは、実際には、基板２の表面から絶縁層に達するように形成したトレンチ溝の内部に、ＳｉＯ２等の絶縁材料を充填して構成されるものである。
これらのトレンチ１２，１３について夫々必要な絶縁耐圧が確保されているか否かを評価するため、２つのトレンチ１２，１３に挟まれるトレンチ間フィールド領域１４と、内周側トレンチ１３によって囲まれている素子形成領域内のフィールド領域１５とは、パッド９（１），９（３）に夫々接続されている。その他のデバイス４〜６については、各デバイス内のグランド領域が配線１０（７）を介して共通に接続されており、それらはパッド９（４）に一括して接続されている。尚、ＳＯＩ基板構造やトレンチ分離構造自体は周知の技術であるから、その詳細については省略する。
【０００４】
以上の構成において、ワイヤボンディングを行う以前の段階で各トレンチの絶縁耐圧を評価する場合、デバイス４〜６における単一のトレンチ１６〜１８については、パッド９（１），９（３）間に電圧を印加することで一括して評価する。一方、デバイス３の形成領域における外周側トレンチ１２の絶縁耐圧を評価する場合は、パッド９（１），９（２）間に電圧を印加して評価し、内周側トレンチ１３の絶縁耐圧を評価する場合は、パッド９（２），９（３）間に電圧を印加して評価することになる。
【特許文献１】特開平８−８３８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のように絶縁耐圧を評価した後は、フィールド領域１１とトレンチ間フィールド領域１４とは何れもフィールドグランド電位に設定するため、パッド９（１），９（２）は、フィールドグランド端子となるピン７（１）：ＦＧに対して共通に接続するようにワイヤボンディングを行う必要がある（尚、フィールドグランド電位は、必ずしもグランド電位：ＧＮＤと同電位に設定されるとは限らない）。
即ち、デバイス３が、他のデバイス４〜６と同様に単一のトレンチ（例えば、内周側トレンチ１３）だけを備えている場合、パッド９（２）は不要である。これに対して、トレンチ構造を多重化した場合は、それに伴いワイヤボンディングを行う回数が増えてしまうことになる。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、多重トレンチ構造を採用した場合に、絶縁耐圧の評価を容易に行うことを可能とした半導体集積回路、及び前記半導体集積回路のトレンチ耐圧評価方法を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の半導体集積回路によれば、素子形成領域の周囲に配置されるフィールド領域と、多重トレンチの最外周に位置するトレンチにより囲まれるトレンチ間フィールド領域との間にトランジスタを備え、当該トランジスタは、半導体集積回路に対して動作用電源が投入されると導通するように形成しておく。即ち、素子形成領域の最外周に位置するトレンチ（最外周トレンチ）について絶縁耐圧を評価する場合は、上記トランジスタが非導通となっている状態で、２つのフィールド領域間に電圧を印加して行えば良い。
そして、半導体集積回路に動作用電源が投入されれば、トランジスタが導通することで形成領域周辺のフィールド領域とトレンチ間フィールド領域とは同電位になる。従って、何れか一方のフィールド領域だけをワイヤボンディングして外部端子に接続しておけば、双方ともフィールドグランド電位に設定することができるので、ワイヤボンディングを行う回数の増加を抑制できる。
【０００８】
請求項２記載の半導体集積回路によれば、多重トレンチが三重以上で構成されている場合、フィールド領域と、最外周トレンチ間フィールド領域よりも１つ内周側に位置するトレンチ間フィールド領域とを共通に接続する。斯様に構成すれば、請求項１と同様にして、最外周トレンチと、その１つ内周側に位置するトレンチとの絶縁耐圧を同時に評価することができる。
【０００９】
請求項３記載の半導体集積回路によれば、多重トレンチが四重以上で構成されている場合、前記内周側に位置するトレンチ間フィールド領域と、更に内周側に位置するトレンチ間フィールド領域とを１つ措きに共通に接続すると共に、最外周トレンチ間フィールド領域と、その内周側に位置するトレンチ間フィールド領域とを１つ措きに共通に接続する。斯様に構成すれば、請求項１，２と同様にして、最内周に配置されるものを除く全てのトレンチの絶縁耐圧を同時に評価することができる。
【００１０】
請求項４記載の半導体集積回路によれば、トランジスタをＭＯＳＦＥＴとする場合、トランジスタの形成領域を二重トレンチ構造にして、上記領域内のトレンチ間フィールド領域を素子形成領域の最外周トレンチ間フィールド領域に接続する。即ち、ＭＯＳＦＥＴの基板電位はソースと同電位となるように接続されるので、上記のように構成すれば、トランジスタ形成領域の外周側，内周側トレンチの耐圧評価を同時に行うことができる。
【発明を実施するための最良の形態】
【００１１】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。尚、図６と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例の半導体集積回路２１は、図６に示す半導体集積回路１に対して、パッド９（１），９（２）間にＮチャネルＭＮＯＳＦＥＴ（トランジスタ）２２を配置したものである。ＦＥＴ２２のソース，ドレインは、夫々配線１０（１），１０（２）を介してパッド９（１），９（２）に接続されており、ゲートは、半導体集積回路２１に対して外部より動作用電源ＶＣＣが供給されるパッド９（６）に、配線１０（６）を介して接続されている。
【００１２】
図２は、ＦＥＴ２２を半導体的な実態構成に近い状態で示したものであり、ＦＥＴ２２は、デバイス４〜６と同様に単一のトレンチ２３によって分離された領域に形成されている（煩雑となるのを避けるため、符号の一部は省略している）。尚、交差するように図示されている配線は、実際には多層配線されている。また、図１及び図２は、パッド９とピン７との間にワイヤボンディングを行った状態を示しているが、ピン７（１）にはパッド９（２）だけが接続されており、パッド９（１）に対してはワイヤボンディングを行っていない。
【００１３】
次に、本実施例の作用について、即ち、半導体集積回路２１にワイヤボンディングを行う以前に、デバイス３を取り囲む二重のトレンチ１２，１３について絶縁耐圧を評価する方法を説明する。先ず、パッド９（６）をグランド電位にすることでＦＥＴ２２をＯＦＦさせる。この状態で、内周側のトレンチ１３については、パッド９（２），９（３）間に電圧を印加することで、外周側のトレンチ１２については、パッド９（１），９（２）間に電圧を印加することで絶縁耐圧を評価する。
【００１４】
以上のように耐圧評価を行った後、図１に示すように半導体集積回路２１にワイヤボンディングを行えば、半導体集積回路２１の動作時には、パッド９（６）にピン７（５）を介して外部より電源ＶＣＣが供給されるので、ゲート電位がハイレベルとなりＦＥＴ２２はＯＮする。従って、半導体集積回路２１のフィールド領域１１には、ピン７（１）にフィールドグランド電位ＦＧが付与されることで、ＦＥＴ２２を介してトレンチ間フィールド領域１４と同じ電位ＦＧに設定される。
【００１５】
以上のように本実施例によれば、フィールド領域１１とデバイス３を取り囲む二重のトレンチ１２，１３間に位置するトレンチ間フィールド領域１４との間に、動作用電源ＶＣＣの投入時に導通するように配置されるＦＥＴ２２を備え、ＦＥＴ２２をＯＦＦ状態にしてトレンチ１２，１３の絶縁耐圧を評価するようにした。その後、トレンチ間フィールド領域１４に接続されているパッド９（２）をピン７（１）に接続して半導体集積回路２１に電源ＶＣＣを供給すれば、ＦＥＴ２２がＯＮすることでフィールド領域１１，１４をフィールドグランド電位ＦＧに設定することが可能となる。従って、半導体集積回路２１に対してワイヤボンディングを行う回数の増加を抑制できる。
【００１６】
（第２実施例）
図３及び図４は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の半導体集積回路２４は、ＦＥＴ２２の形成領域を、デバイス３と同様のダブルトレンチ構造としたものである。即ち、トレンチ２３の外周側にトレンチ２５を形成し、両者間に挟まれた領域がトレンチ間フィールド領域２６となっている。そのフィールド領域２６は、ＦＥＴ２２のドレインと共にパッド９（２）に接続されて、デバイス３側のトレンチ間フィールド領域１４に接続されている。尚、図４は、ＦＥＴ２２が形成されている領域部分の断面構造を模式的に示すものである（但し、ゲート部分は図示していない）。
【００１７】
次に、第２実施例の作用について説明する。第２実施例では、ＦＥＴ２２の形成領域をダブルトレンチ構造としたことにより、トレンチ２３，２５の絶縁耐圧についても評価を行なうことが可能となっている。即ち、第１実施例で説明した、デバイス３の外周側トレンチ１２につき評価を行う場合と同様に、ワイヤボンディングを行う前にＦＥＴ２２をＯＦＦさせた状態で、パッド９（１），９（２）間に電圧を印加する。すると、フィールド領域１１及びＦＥＴ２２の基板ＳＵＢ（バックゲート）と、フィールド領域２６との間に電圧が印加されることになる。
【００１８】
これにより、フィールド領域１１，２６を隔てている外周側トレンチ２５の絶縁耐圧を評価できる。また、ＦＥＴ２２の基板ＳＵＢの半導体的組成は、フィールド領域１１と略同様であるため、基板ＳＵＢとフィールド領域２６とを隔てている内周側トレンチ２３についても、同時に絶縁耐圧を評価できる。例えば、第１実施例のようにトレンチ２３のみによる単一トレンチ構造の場合は、フィールド領域１１と基板ＳＵＢとが接続されているためトレンチ２３について耐圧評価を行うことはできない。
【００１９】
以上のように第２実施例によれば、ＦＥＴ２２の形成領域を二重トレンチ構造にして、上記領域内のトレンチ間フィールド領域２６を、デバイス３の形成領域におけるトレンチ間フィールド領域１４に接続するので、ＦＥＴ２２側の外周側，内周側トレンチ２３，２５の耐圧評価を同時に行うことができる。
【００２０】
（第３実施例）
図５は本発明の第３実施例を示すものであり、第２実施例と異なる部分について説明する。第３実施例の半導体集積回路２７は、デバイス３の形成領域を三重トレンチ構造としたものであり、トレンチ１２の外周側にトレンチ２８を形成している。そして、両者に挟まれている部分は、トレンチ間フィールド領域２９となっている。
この場合、内周側となるトレンチ間フィールド領域１４は、フィールド領域１１（ＦＧ１）と共にパッド９（１）に接続されており、外周側となるトレンチ間フィールド領域２９は、ＦＥＴ２２のフィールド領域２６（ＦＧ２）と共にパッド９（２）に接続されている。
【００２１】
次に、第３実施例の作用について説明する。第１，第２実施例と同様にＦＥＴ２２をＯＦＦさせて、最内周のトレンチ１３については、パッド９（１），９（３）間に電圧を印加して耐圧を評価する。そして、トレンチ１２並びに最外周トレンチ２８については、パッド９（１），９（２）間に電圧を印加すれば、同時に耐圧を評価することができる。
以上のように第３実施例によれば、デバイス３の形成領域が三重トレンチ構造を採用する場合、フィールド領域１１と、最外周トレンチ間フィールド領域２９よりも１つ内周側に位置するトレンチ間フィールド領域１４とを共通に接続したので、最外周トレンチ２８と、その１つ内周側に位置するトレンチ１２の絶縁耐圧を同時に評価することができる。
【００２２】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
四重以上の多重トレンチ構造に適用しても良い。例えば、四重トレンチ構造の場合であれば、第３実施例の構成を拡張して、最内周となるトレンチ間フィールド領域がＦＧ２と成るように接続を行えば良い。即ち、フィールド領域１１がＦＧ１であれば、多重トレンチにより形成されるトレンチ間フィールド領域が、内周側に向って、ＦＧ２，ＦＧ１，ＦＧ２，・・・となるように互いに１つ措きに接続を行えば良い。斯様に構成すれば、第３実施例と同様にして、最内周に配置されるものを除く全てのトレンチの絶縁耐圧を同時に評価することができる。
【００２３】
トランジスタは、ＰチャネルＭＯＳＦＥＴを用いても良いし、バイポーラトランジスタを用いても良い。
多重トレンチ構造によって形成される素子は、その他、例えばパワートランジスタやＩＧＢＴなどでも良い。
また、多重トレンチ構造によって形成される素子は、１つの半導体基板上に２つ以上配置されていても良い。
フィールドグランド電位ＦＧは、グランド電位に設定するものに限らない。そして、トランジスタに対しては、半導体集積回路に電源が投入されて動作する場合にＯＮするような電位を、素子の種類やフィールドグランド電位ＦＧ等のレベルに応じて適宜付与すれば良い。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施例であり、半導体集積回路のレイアウトを概略的に示す平面図
【図２】ＦＥＴの構成をより実態的に示す図１相当図
【図３】本発明の第２実施例を示す図１相当図
【図４】ＦＥＴが形成されている領域部分の断面構造を模式的に示す図
【図５】本発明の第３実施例を示す図３相当図
【図６】従来技術を示す図１相当図
【符号の説明】
【００２５】
図面中、１１はフィールド領域、１２，１３はトレンチ、１４はトレンチ間フィールド領域、２１は半導体集積回路、２２はＮチャネルＭＮＯＳＦＥＴ（トランジスタ）、２３はトレンチ、２４は半導体集積回路、２５はトレンチ、２６はトレンチ間フィールド領域、２７は半導体集積回路、２８はトレンチ、２９はトレンチ間フィールド領域を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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