(57)【要約】【課題】電荷の移動を複数のゲート電極によって電気的に制御するゲート部と、電荷の移動を１つのゲート電極によって電気的に制御するゲート部とを備えた所望性能の半導体素子を高い歩留まりの下に製造し易い半導体素子の製造方法を得ること。【解決手段】電気絶縁性を有する積層膜を介して配置された第１ゲート電極と第２ゲート電極とによって電荷の移動を電気的に制御する第１ゲート部、および電荷の移動を１つのゲート電極によって電気的に制御する第２ゲート部をそれぞれ半導体基板Ｓｂ上に形成するにあたり、第１ゲート電極の元となるポリシリコン電極３および第２ゲート電極の元となるポリシリコン電極７ａの少なくとも一方よりも上端が突出するようにして上記の積層膜５ｃを形成し、各ポリシリコン電極の側面上に直にサイドウォールスペーサＳｗを形成した状態下で、半導体基板への不純物のドープ、および各ポリシリコン電極のシリサイド化を行う。【選択図】  図４−３
2007109800.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の片面上にゲート絶縁膜を介して形成されて該半導体基板中での電荷の移動を複数のゲート電極によって電気的に制御する少なくとも１つの第１ゲート部と、前記半導体基板の片面上にゲート絶縁膜を介して形成されて該半導体基板中での電荷の移動を１つのゲート電極によって電気的に制御する少なくとも１つの第２ゲート部とを備え、前記第１ゲート部を構成する複数のゲート電極が、前記ゲート絶縁膜上に配置された第１ゲート電極と、電気絶縁性を有する積層膜を介して前記半導体基板上に配置された第２ゲート電極とを含み、前記第２ゲート電極が前記積層膜を介して前記第１ゲート電極の線幅方向側面に隣接している半導体素子の製造方法であって、
半導体基板の片面に前記ゲート絶縁膜の元となる第１電気絶縁膜が形成され、該第１電気絶縁膜上に前記第１ゲート電極の元となる第１ポリシリコン電極、前記第２ゲート部のゲート電極の元となる第２ポリシリコン電極、および前記積層膜の元となる第２電気絶縁膜が形成され、前記第２電気絶縁膜上に前記第２ゲート電極の元となる第３ポリシリコン電極が形成されている基材を用意する準備工程と、
前記第１ポリシリコン電極および前記第３ポリシリコン電極の少なくとも一方に選択的にエッチングを施して、前記第１ポリシリコン電極と前記第３ポリシリコン電極との間の前記第２絶縁膜の上端を該第１ポリシリコン電極および該第３ポリシリコン電極の少なくとも一方よりも突出させるパターニング工程と、
前記半導体基板に不純物をドープしてから前記パターニング工程後の第１ポリシリコン電極、第２ポリシリコン電極、および第３ポリシリコン電極をシリサイド化して、前記第１ゲート電極、前記第２ゲート電極、および前記第２ゲート部のゲート電極を得るシリサイド化工程と、
を含み、前記不純物のドープが、前記第１ゲート部の線幅方向側面となる第１ポリシリコン電極または第３ポリシリコン電極の側面、および前記第２ポリシリコン電極の線幅方向両側面をそれぞれ露出させて該側面上に直にサイドウォールスペーサを形成した状態下で行われることを特徴とする半導体素子の製造方法。
【請求項２】
前記準備工程で、前記第２電気絶縁膜としてＯＮＯ膜が形成されている基材を用意し、
前記パターニング工程が、前記ＯＮＯ膜のうちで前記第３ポリシリコン電極と接していない領域中の窒化物膜および該窒化物膜上の酸化物膜を選択的に除去する第１サブ工程と、前記ＯＮＯ膜での最下層の酸化物膜を少なくとも前記第１ポリシリコン電極のエッチング保護膜として利用しつつ、前記第３ポリシリコン電極に選択的にエッチングを施す第２サブ工程とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記パターニング工程が、前記第１電気絶縁膜および前記第２電気絶縁膜をパターニングして前記ゲート絶縁膜および前記積層膜を形成する第１サブ工程を含み、該パターニング工程で前記第１ポリシリコン電極および前記第３ポリシリコン電極に選択的にエッチングを施すことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記パターニング工程が、前記第１ゲート部の線幅方向側面となる第１ポリシリコン電極側面または第３ポリシリコン電極側面に当該側面に隣接させてサイドウォールスペーサを形成すると共に、第２ポリシリコン電極の線幅方向両側面に当該側面に隣接させてサイドウォールスペーサを形成する第２サブ工程を更に含み、該第２サブ工程が前記第１サブ工程後に行われることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記パターニング工程が、前記サイドウォールスペーサの周囲に露出している半導体基板表面上に該表面を覆うレジスト層を形成する第３サブ工程を更に含むことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記パターニング工程で、アルカリ性のエッチャントを用いて前記エッチングを施すことを特徴とする請求項１〜５のいずれか１つに記載の半導体素子の製造方法。
【請求項７】
前記パターニング工程で、酸化力を有する液体と弗酸または弗化アンモニウムとの混合液をエッチャントとして用いて前記エッチングを施すことを特徴とする請求項１〜５のいずれか１つに記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電荷の移動を複数のゲート電極によって電気的に制御する少なくとも１つの第１ゲート部と、電荷の移動を１つのゲート電極によって電気的に制御する少なくとも１つの第２ゲート部とを備えた半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
今日では、半導体基板に所定の集積回路を形成することによって記憶素子、演算素子、撮像素子等、様々な半導体素子が作製されており、このような半導体素子の小型化、高性能化も日々進められている。例えば、半導体素子の１つであるフラッシュメモリは、情報の書き込みおよび消去を電気的に何度でも行うことができるため、パーソナルコンピュータ、デジタルカメラ、家庭用ゲーム機等の電子機器での記憶素子として既に広く利用されているわけであるが、今日でもその記憶密度や信頼性等を向上させるための研究が進められている。
【０００３】
このフラッシュメモリは、メモリセルの構造によって何種類かに分類することができ、なかでもＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型フラッシュメモリは、記憶密度や信頼性を高め易いと期待されることから、現在注目を集めている。
【０００４】
ＭＯＮＯＳ型フラッシュメモリは、個々のメモリセルを構成している電界効果トランジスタでのゲートの構造によって、２種類に分類することができる。１つは、上記の電界効果トランジスタのゲートがゲート電極を１つのみ有し、このゲート電極がＯＮＯ膜を介して半導体基板上に形成されているものである。他の１つは、上記の電界効果トランジスタのゲートが２〜３個のゲート電極を有し、これら２〜３個のゲート電極のうちの１つがゲート絶縁膜を介して半導体基板上に形成されていると共に、残りのゲート電極がＯＮＯ膜を介して半導体基板上に配置され、かつ、これら残りのゲート電極が上記１つのゲート電極の線幅方向側面にＯＮＯ膜を介して隣接配置されているものである。
【０００５】
なお、「ＯＮＯ膜」とは、酸化物膜、窒化物膜、および酸化物膜をこの順番で積層することによって形成された３層構造の積層膜のことであり、窒化物膜内および窒化物膜と酸化物膜との界面に電荷を蓄積（トラップ）することが可能な電気絶縁膜である。酸化物膜としてはシリコン酸化物膜が、また窒化物膜としてはシリコン窒化物膜が多用されている。
【０００６】
上述した２種類のＭＯＮＯＳ型フラッシュメモリのうち、個々のメモリセルを構成している電界効果トランジスタのゲートが２〜３個のゲート電極を有しているＭＯＮＯＳ型フラッシュメモリは、データ消去時に過剰消去してしまう虞がなく、結果として周辺回路の簡素化も図り易いという利点を有している。
【０００７】
いずれの種類のＭＯＮＯＳ型フラッシュメモリにおいても、動作速度を高めるうえからは導電性の高い材料によってゲート電極を形成することが好ましい。このため、多くのＭＯＮＯＳ型フラッシュメモリでは、一旦形成したポリシリコン電極を部分的または全体的にシリサイド化することによってゲート電極が形成されている。
【０００８】
ただし、１つの電界効果トランジスタに対応する２〜３個のゲート電極同士の間に配置される上記のＯＮＯ膜は、例えば２０ｎｍ程度と極めて薄い。このため、上記２〜３個のゲート電極それぞれの元となるポリシリコン電極を一旦形成した後に、これらのポリシリコン電極を一時にシリサイド化して各ゲート電極を得ようとすると、ポリシリコンをシリサイド化するための金属によってゲート電極間で短絡が生じたり、リーク電流が増大したりし易くなる。ゲート電極間での短絡の発生やリーク電流の増大は、ＭＯＮＯＳ型フラッシュメモリの歩留まりを低下させる要因となる。
【０００９】
このような問題を解決するため、例えば特許文献１に記載された発明の半導体素子（不揮発性半導体メモリ）では、１つの電界効果トランジスタに対応する３個のゲート電極（２個の制御ゲート電極と１個の選択ゲート電極）同士の間に所定の高低差を設けると共に、隣り合うゲート電極間の段差部も含めて、隣り合うゲート電極間にＯＮＯ膜を配置している。
【００１０】
そして、このような半導体素子を得るために、特許文献１に記載された発明の半導体素子（不揮発性半導体メモリ）の製造方法では、まず、選択ゲート電極の元となるポリシリコン電極（以下、「選択ゲート用ポリシリコン電極」という。）を半導体基板上に形成し、次いで、選択ゲート用ポリシリコン電極を含む主表面に電気絶縁膜（ＯＮＯ膜）を形成し、その表面に制御ゲート電極の材料となるポリシリコン層を形成する。次に、このポリシリコン層を異方性エッチングにより選択的にエッチングして、選択ゲート用ポリシリコン電極の線幅方向両側に当該選択ゲート用ポリシリコン電極よりも高さの低いポリシリコン電極（以下、「制御ゲート用ポリシリコン電極」という。）を形成する。そして、これら選択ゲート用ポリシリコン電極の表面および制御ゲート用ポリシリコン電極の表面を自己整合的に一時にシリサイド化することによって、上述の選択ゲート電極と制御ゲート電極とを得ている。
【００１１】
【特許文献１】特開２００２−２３１８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＭＯＮＯＳ型フラッシュメモリでは、全ての電界効果トランジスタが２〜３個のゲート電極を有しているわけではなく、例えば周辺回路には、ゲート絶縁膜上にゲート電極が１つのみ配置されたＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含む。以下同じ。）も用いられている。
【００１３】
特許文献１に記載された製造方法では、異方性エッチングによって制御ゲート用ポリシリコン電極を得たとき、上記ＭＯＳ型電界効果トランジスタのゲート電極の元となるポリシリコン電極の側面上に、ＯＮＯ膜を残存させている。そして、このＯＮＯ膜をその後に除去することなく、各電界効果トランジスタのソースおよびドレインを半導体基板に形成している。
【００１４】
そのため、上記の製造方法によって半導体素子（不揮発性半導体メモリ）を作製すると、周辺回路に配置されるＭＯＳ型電界効果トランジスタのソースおよびドレインでのチャネルプロファイル（不純物分布）を精密に制御することが困難になる。特許文献１に記載された製造方法には、所望の性能を有する半導体素子（不揮発性半導体メモリ）を高い歩留まりの下に得難いという問題があった。
【００１５】
この発明は、上記に鑑みてなされたものであって、電荷の移動を複数のゲート電極によって電気的に制御するゲート部と、電荷の移動を１つのゲート電極によって電気的に制御するゲート部とを備えた所望性能の半導体素子を高いに歩留まりの下に製造し易い半導体素子の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１６】
この発明の半導体素子の製造方法は、半導体基板と、前記半導体基板の片面上にゲート絶縁膜を介して形成されて該半導体基板中での電荷の移動を複数のゲート電極によって電気的に制御する少なくとも１つの第１ゲート部と、前記半導体基板の片面上にゲート絶縁膜を介して形成されて該半導体基板中での電荷の移動を１つのゲート電極によって電気的に制御する少なくとも１つの第２ゲート部とを備え、前記第１ゲート部を構成する複数のゲート電極が、前記ゲート絶縁膜上に配置された第１ゲート電極と、電気絶縁性を有する積層膜を介して前記半導体基板上に配置された第２ゲート電極とを含み、前記第２ゲート電極が前記積層膜を介して前記第１ゲート電極の線幅方向側面に隣接している半導体素子の製造方法であって、半導体基板の片面に前記ゲート絶縁膜の元となる第１電気絶縁膜が形成され、該第１電気絶縁膜上に前記第１ゲート電極の元となる第１ポリシリコン電極、前記第２ゲート部のゲート電極の元となる第２ポリシリコン電極、および前記積層膜の元となる第２電気絶縁膜が形成され、前記第２電気絶縁膜上に前記第２ゲート電極の元となる第３ポリシリコン電極が形成されている基材を用意する準備工程と、前記第１ポリシリコン電極および前記第３ポリシリコン電極の少なくとも一方に選択的にエッチングを施して、前記第１ポリシリコン電極と前記第３ポリシリコン電極との間の前記第２絶縁膜の上端を該第１ポリシリコン電極および該第３ポリシリコン電極の少なくとも一方よりも突出させるパターニング工程と、前記半導体基板に不純物をドープしてから前記パターニング工程後の第１ポリシリコン電極、第２ポリシリコン電極、および第３ポリシリコン電極をシリサイド化して、前記第１ゲート電極、前記第２ゲート電極、および前記第２ゲート部のゲート電極を得るシリサイド化工程と、を含み、前記不純物のドープが、前記第１ゲート部の線幅方向側面となる第１ポリシリコン電極または第３ポリシリコン電極の側面、および前記第２ポリシリコン電極の線幅方向両側面をそれぞれ露出させて該側面上に直にサイドウォールスペーサを形成した状態下で行われることを特徴とする。
【発明の効果】
【００１７】
この発明では、第２電気絶縁膜の上端が第１ポリシリコン電極および第３ポリシリコン電極の少なくとも一方よりも突出した状態下で各ポリシリコン電極をシリサイド化し、かつ、第１ゲート部での線幅方向側面となる第１ポリシリコン電極または第３ポリシリコン電極の側面、および第２ポリシリコン電極の線幅方向両側面をそれぞれ露出させて当該側面上に直にサイドウォールスペーサを形成した状態下で、半導体基板に不純物をドープする。その結果として、第１ゲート電極と第２ゲート電極との短絡を防止しつつ、第１ゲート部に対応した不純物拡散領域でのチャネルプロファイルおよび第２ゲート部に対応した不純物拡散領域でのチャネルプロファイルを精密に制御することが容易になる。
【００１８】
したがって、この発明によれば、電荷の移動を複数のゲート電極によって電気的に制御するゲート部と、電荷の移動を１つのゲート電極によって電気的に制御するゲート部とを備えた所望性能の半導体素子を、高いに歩留まりの下に製造することが容易になる。
【発明を実施するための最良の形態】
【００１９】
以下に、この発明の実施の形態を図面に基づいて詳細に説明する。なお、この発明は以下に説明する実施の形態に限定されるものではない。
【００２０】
実施の形態１．
この実施の形態１は、第１ゲート部における積層膜（電気絶縁性を有する積層膜）が第１ゲート電極と実質的に同じ高を有し、かつ、当該積層膜の上端が第２ゲート電極よりも突出している半導体素子を製造する際の一例である。
【００２１】
図１は、上記の構成を有する半導体素子の一例を概略的に示す断面図である。同図に示す半導体素子５０は、半導体基板Ｓｂと、半導体基板Ｓｂの片面上にゲート絶縁膜１ａを介して形成された第１ゲート部２５および第２ゲート部３０を備えている。
【００２２】
第１ゲート部２５は、第１ゲート電極２１と第２ゲート電極２２とによって半導体基板Ｓｂ中での電荷の移動を電気的に制御するものであり、第１ゲート電極２１はゲート絶縁膜１ａ上に配置されており、第２ゲート電極２２は、ゲート絶縁膜１ａおよび電気絶縁性を有する積層膜５ｃを介して半導体基板Ｓｂ上に配置されている。また、第２ゲート電極２２は、積層膜５ｃを介して第１ゲート電極２１の線幅方向側面に隣接している。積層膜５ｃは第１ゲート電極２１と実質的に同じ高を有しており、積層膜５ｃの上端は第２ゲート電極２２よりも突出している。これら第１ゲート電極２１および第２ゲート電極２２それぞれの線幅方向外側には、サイドウォールスペーサＳｗ，Ｓｗが隣接配置されている。
【００２３】
一方、第２ゲート部３０は、１つのゲート電極２７によって半導体基板Ｓｂ中での電荷の移動を電気的に制御するものである。ゲート電極２７はゲート絶縁膜１ａ上に配置されており、このゲート電極の２７の線幅方向両側面には、サイドウォールスペーサＳｗ，Ｓｗが隣接配置されている。
【００２４】
半導体基板Ｓｂには、第１ゲート部２５に対応して１組の不純物拡散領域（ソース領域１５ｓおよびドレイン領域１５ｄ）が形成されており、第２ゲート部３０に対応して１組の不純物拡散領域（ソース領域１６ｓおよびドレイン領域１６ｄ）が形成されている。そして、各ソース領域１５ｓ，１５ｄおよびドレイン領域１６ｓ，１６ｄ、ならびに第１ゲート電極２１、第２ゲート電極２２、およびゲート電極２７それぞれの表面及びその近傍はシリサイド化されて、そこにシリサイド層Ｓが形成されている。
【００２５】
以下、このような半導体素子５０を得るために行われる準備工程、パターニング工程、およびシリサイド化工程について、図１で用いた参照符号を適宜引用しつつ工程毎に説明する。
【００２６】
（準備工程）
図２は、準備工程で用意する基材の一例を概略的に示す断面図である。同図に示す基材１０では、半導体基板Ｓｂの片面に上述したゲート絶縁膜１ａの元となる第１電気絶縁膜１が形成され、この第１電気絶縁膜１上に第１ゲート電極２１（図１参照）の元となる第１ポリシリコン電極３、第２ゲート部のゲート電極２７（図１参照）の元となる第２ポリシリコン電極４、および積層膜５ｃ（図１参照）の元となる第２電気絶縁膜５が形成され、第２電気絶縁膜５上に第２ゲート電極２２（図１参照）の元となる第３ポリシリコン電極７が形成されている。また、第２電気絶縁膜５上には、複数のポリシリコン層８も形成されている。この基材１０には、必要に応じて、他の電極や配線等を予め設けておくことができる。
【００２７】
半導体基板Ｓｂとしては、例えばシリコン単結晶基板や、石英基板等の上に単結晶シリコン層が形成された複合基板を用いることができる。第１電気絶縁膜１としては、例えばシリコン酸化物膜やシリコン酸窒化物膜、あるいはシリコン酸化物よりも高い誘電率を有する高誘電率誘電体膜等、電界効果トランジスタでのゲート絶縁膜材料として一般に利用されるものを用いることができ、その膜厚は膜組成、あるいは目的とする半導体素子５０の性能や用途等に応じて適宜選定可能である。
【００２８】
第１ポリシリコン電極３および第２ポリシリコン電極４は、それぞれ、ドーパントを添加することによって導電性が高められたポリシリコンからなる。これらの第１ポリシリコン電極３および第２ポリシリコン電極４は、例えば、第１電気絶縁膜１を覆うようにして成膜した１つのポリシリコン膜（ドーパントが添加されたもの）をパターニングすることによって形成される。
【００２９】
第２電気絶縁膜５としては、例えばＯＮＯ膜やＯＮ膜等、電荷蓄積能を有する積層膜が使用される。ＯＮ膜は、酸化物膜上に窒化物膜が積層された積層膜であり、窒化物膜内および窒化物膜と酸化物膜との界面に電荷を蓄積（トラップ）することができる。ＯＮ膜における酸化物膜としてはシリコン酸化物膜が多用され、窒化物膜としてはシリコン窒化物膜が多用される。第２電気絶縁膜５は、第１電気絶縁膜１、第１ポリシリコン電極３、および第２ポリシリコン電極４をそれぞれ覆っている。
【００３０】
第３ポリシリコン電極７は、第１ポリシリコン電極３および第２ポリシリコン電極４と同様に、ドーパントを添加することによって導電性が高められたポリシリコンからなる。図示の例では、第１ポリシリコン電極３における線幅方向の片側にのみ、第２電気絶縁膜５を介して第３ポリシリコン電極７がサイドウォール状に配置されている。第３ポリシリコン電極７は、例えば、第２電気絶縁膜５を覆うようにして成膜した１つのポリシリコン層（ドーパントが添加されたもの）を異方性ドライエッチングによりエッチバックすることで形成される。
【００３１】
各ポリシリコン層８は、第３ポリシリコン電極７の形成時に不可避的に生じたものであり、これらのポリシリコン層８は準備工程を含めた所望の時期に除去される。所望形状の第２ゲート電極２２を備えた半導体素子５０をできるだけ高い歩留まりの下に得るうえからは、後述するパターニング工程に移行する前に、例えばレジストマスクによって第３ポリシリコン電極７を保護した状態下でドライエッチングを施して、各ポリシリコン層８を除去することが好ましい。
【００３２】
準備工程で用意する基材１０、または基材１０から各ポリシリコン層８を除去した構造を有する基材は、自ら作製してもよいし、他で作製されたものを購入してもよい。
【００３３】
（パターニング工程）
パターニング工程では、上述した第１ポリシリコン電極３および第３ポリシリコン電極７の少なくとも一方、具体的には第３ポリシリコン電極７に選択的にエッチングを施して、第１ポリシリコン電極３と第３ポリシリコン電極７との間の第２絶縁膜５の上端を第１ポリシリコン電極３および第３ポリシリコン電極７の少なくとも一方、具体的には第３ポリシリコン電極７よりも突出させる。
【００３４】
第１ゲート部における積層膜が第１ゲート電極と実質的に同じ高を有し、かつ、当該積層膜の上端が第２ゲート電極よりも突出している半導体素子５０（図１参照）を製造するためには、パターニング工程で第３ポリシリコン電極７にのみエッチングを施す。このとき、第２電気絶縁膜５を第１ポリシリコン電極３および第２ポリシリコン電極４それぞれのエッチング保護膜として利用することもできるが、第１ポリシリコン電極３における側面のうちの第３ポリシリコン電極７側の側面を除いた各側面、および第１ポリシリコン電極３の上面については、第２電気絶縁膜５中の最下層の酸化物膜のみを上記のエッチング保護膜として利用することが好ましい。この理由については、パターニング工程についての説明の中で述べる。
【００３５】
第２電気絶縁膜５中の最下層の酸化物膜を上述のエッチング保護膜として利用する場合、パターニング工程は下記の第１サブ工程および第２サブ工程を含む。
第１サブ工程は、第２電気絶縁膜５を構成している複数の膜のうちの最下層の酸化物膜以外の各膜を選択的に除去するサブ工程であり、第２電気絶縁膜５が第３ポリシリコン電極７と接していない領域において、最下層の酸化物膜以外の各膜を除去する。また、第２サブ工程は、第２電気絶縁膜５中の最下層の酸化物膜を上述のエッチング保護膜として利用しつつ、第３ポリシリコン電極７に選択的にエッチングを施すサブ工程である。
【００３６】
図３−１は、第２電気絶縁膜５としてＯＮＯ膜を備えた基材１０を準備工程で用意し、この基材１０における各ポリシリコン層８（図２参照）を除去した後に上述の第１サブ工程を経て得られる基材１０Ａの構造を概略的に示す断面図である。
【００３７】
同図に示すように、基材１０Ａでは、図２に示した基材１０における第２電気絶縁膜（ＯＮＯ膜）５が所定形状にパターニングされて、すなわち、第２電気絶縁膜５のうちの第３ポリシリコン電極７と接していない領域において最上層の酸化物膜とその下の窒化物膜とが選択的に除去されて、新たな電気絶縁膜５ａ（以下、「第３電気絶縁膜５ａ」という。）が形成されている。
【００３８】
この第３電気絶縁膜５ａでは、第１ポリシリコン電極３における第３ポリシリコン電極７側の側面を除いた各側面上および上面上に、第２電気絶縁膜（ＯＮＯ膜）５において最下層であった酸化物膜５OXI がエッチング保護膜として残されている。同様に、第１電気絶縁膜１上および第２ポリシリコン電極４の外表面上にも、第２電気絶縁膜（ＯＮＯ膜）５において最下層であった酸化物膜５OXI がエッチング保護膜として残されている。第１ポリシリコン電極３と第３ポリシリコン電極７との間、および第３ポリシリコン電極７と第１電気絶縁膜１との間には、第２電気絶縁膜５の一部がそのままＯＮＯ膜５ONO として残されている。
【００３９】
このような第３電気絶縁膜５ａは、例えば、第２電気絶縁膜（ＯＮＯ膜）５における最上層の酸化物膜（シリコン酸化物膜）を弗酸で除去し、窒化物膜（シリコン窒化物膜）を燐酸溶液で除去することにより得られる。第３電気絶縁膜５ａを形成した後、上述した第２サブ工程を行う。
【００４０】
第２サブ工程での第３ポリシリコン電極７の選択的なエッチングは、例えばウエットエッチングにより行うことができる。このときのエッチャントとしては、（１）アンモニア水と過酸化水素水との混合液等のアルカリ性溶液、または、（２）硝酸、過酸化水素水、オゾン水等の酸化力を有する液体と弗酸または弗化アンモニウムとの混合液等を用いることができる。
【００４１】
図３−２は、第２サブ工程で第３ポリシリコン電極７から新たに形成されたポリシリコン電極７ａを概略的に示す断面図である。同図に示すように、第２サブ工程での選択的なエッチングによって第３ポリシリコン電極７がその高さ方向および幅方向に後退して小形化され、ポリシリコン電極７ａが得られる。ポリシリコン電極７ａからみた第１ポリシリコン電極３側の上方には、ＯＮＯ膜５ONO がエッチングされることなく残っている。
【００４２】
半導体基板Ｓｂを基準としたときのＯＮＯ膜５ONO とポリシリコン電極７ａとの高低差を概ね３０ｎｍ以上とすることにより、後述するシリサイド化工程で形成される第１ゲート電極２１と第２ゲート電極２２との短絡を防止することができる。
なお、前述した準備工程で基材１０Ａを用意することも可能であり、この場合、パターニング工程は上述した第２サブ工程に相当する１つの工程で行われる。
【００４３】
（シリサイド化工程）
シリサイド化工程では、不純物拡散領域１５ｓ，１５ｄ，１６ｓ，１６ｄ（図１参照）を形成するための不純物を半導体基板Ｓｂにドープしてから、上記パターニング工程を経た第１ポリシリコン電極３、第２ポリシリコン電極４、および第３ポリシリコン電極７（ポリシリコン電極７ａ）をシリサイド化して、目的とする半導体素子５０（図１参照）を得る。
【００４４】
上記の不純物拡散領域１５ｓ，１５ｄ，１６ｓ，１６ｄは、半導体素子５０での第１ゲート部２５に対応するもの（不純物拡散領域１５ｓ，１５ｄ）、および第２ゲート部３０に対応するもの（不純物拡散領域１６ｓ，１６ｄ）であり、この場合のシリサイド化工程は、例えば以下の第１〜４サブ工程を含む。
【００４５】
第１サブ工程は、上述したパターニング工程で使用したエッチング保護膜（酸化物膜５OXI ；図３−２参照）を除去し、更に第１電気絶縁膜１（図３−２参照）をパターニングしてゲート絶縁膜１ａを形成するサブ工程である。
【００４６】
上記エッチング保護膜（酸化物膜５OXI ）の除去は、例えば、弗酸を用いたウエットエッチングにより行うことができる。このウエットエッチングによって、第１ポリシリコン電極３におけるポリシリコン電極７ａ側の側面とは反対側の側面および上面、ならびに第２ポリシリコン電極４の外表面が露出する。ポリシリコン電極７ａの外表面はその形成時から露出したままであるが、仮に当該外表面に自然酸化膜が形成されていたとしても、このウエットエッチングによって自然酸化膜が除去される。また、このウエットエッチングによって第１電気絶縁膜１がパターニングされて、ゲート絶縁膜１ａが得られる。
【００４７】
図４−１は、第１サブ工程で形成されたゲート絶縁膜１ａを概略的に示す断面図である。同図に示すように、第１ポリシリコン電極３の下方からポリシリコン電極７ａの下方にまで亘る領域と、第２ポリシリコン電極４の下方に、それぞれゲート絶縁膜１ａが形成されている。
【００４８】
このとき、第１ポリシリコン電極３とポリシリコン電極７ａとの間に介在しているＯＮＯ膜５ONO （図３−２参照）での酸化物膜の一部もエッチングされるが、第１ポリシリコン電極３でのポリシリコン電極７ａ側の側面上には積層構造をなす領域が残る。酸化物膜の一部がエッチングされたＯＮＯ膜５ONO は、その後エッチングを受けることなく、半導体素子５０において第１ゲート部２５を構成する積層膜（電気絶縁性を有する積層膜）５ｃとなる。以下、このＯＮＯ膜を「積層膜５ｃ」といい、図４−１においても参照符号５ｃを付してある。
【００４９】
第２サブ工程は、半導体素子５０での第１ゲート部２５（図１参照）の線幅方向側面となる第１ポリシリコン電極３およびポリシリコン電極７ａそれぞれの側面上、および第２ポリシリコン電極４の線幅方向両側面上に、それぞれ直にサイドウォールスペーサＳｗを形成し、その後、半導体素子５０での第１ゲート部２５に対応する不純物拡散領域１５ｓ，１５ｄ、および第２ゲート部３０に対応する不純物拡散領域１６ｓ，１６ｄ（図１参照）を形成するために、半導体基板Ｓｂに不純物をドープするサブ工程である。
【００５０】
図４−２は、第２サブ工程で形成された各サイドウォールスペーサＳｗ、および第２サブ工程で不純物がドープされた領域Ｄ1 〜Ｄ4 （以下、「不純物添加領域Ｄ1 〜Ｄ4 」という。）を概略的に示す断面図である。同図に示すように、サイドウォールスペーサＳｗは、第１ポリシリコン電極３におけるポリシリコン電極７ａ側の側面とは反対側の側面、第２ポリシリコン電極４における線幅方向の両側面、ポリシリコン電極７ａにおける第１ポリシリコン電極３側の側面とは反対側の側面、および積層膜５ｃにおける第１ポリシリコン電極３側の側面とは反対側の側面上部（ポリシリコン電極７ａよりも高い箇所）に、それぞれ形成される。
【００５１】
また、不純物添加領域Ｄ1 〜Ｄ4 は、半導体基板Ｓｂを平面視したときの第１ポリシリコン電極３における線幅方向の側方、ポリシリコン電極７ａにおける線幅方向の側方、および第２ポリシリコン電極４における線幅方向の側方に形成される。これら不純物添加領域Ｄ1 〜Ｄ4 中の不純物は、その後の所望時期に熱処理により活性化されて、各不純物添加領域Ｄ1 〜Ｄ4 がそれぞれ不純物拡散領域１５ｓ，１５ｄ，１６ｓ，または１６ｄ（図１参照）となる。
【００５２】
第１ポリシリコン電極３およびポリシリコン電極７ａそれぞれの側面上、ならびに第２ポリシリコン電極４の線幅方向両側面上に直にサイドウォールスペーサＳｗを形成するので、各サイドウォールスペーサＳｗの形状を容易に制御することができる。そのため、不純物を半導体基板Ｓｂに精密にドープすることが容易になる。これらの結果として、各不純物拡散領域１５ｓ，１５ｄ，１６ｓ，１６ｄ（図１参照）でのチャネルプロファイルを精密に制御することが容易になる。
【００５３】
以下の説明は、熱処理によって不純物添加領域Ｄ1 が不純物拡散領域１５ｄに、不純物添加領域Ｄ2 が不純物拡散領域１５ｓに、不純物添加領域Ｄ3 が不純物拡散領域１６ｄに、そして不純物添加領域Ｄ4 が不純物拡散領域１６ｓになっているものとして行う。
【００５４】
第３サブ工程は、各ポリシリコン電極３，４，７ａをシリサイド化するための金属層を全面に形成するサブ工程である。
図４−３は、第３サブ工程で形成された金属層１８を概略的に示す断面図である。この金属層１８の具体例としては、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）等の高融点金属またはその合金からなる層が挙げられる。金属層１８の膜厚は、各ポリシリコン電極３，４，７ａをどの程度の深さまでシリサイド化するのかに応じて、適宜選定される。
【００５５】
第４サブ工程は、熱処理を施すことによって上記の金属層１８と各ポリシリコン電極３，４，７ａとを反応させ、これにより各ポリシリコン電極３，４，７ａを自己整合的にシリサイド化した後に余剰の金属層１８を除去して、第１ゲート部２５の第１ゲート電極２１および第２ゲート電極２２（図１参照）、ならびに第２ゲート部３０のゲート電極２７（図１参照）を得るサブ工程である。この第４サブ工程を行うことにより、図１に示した半導体層５０が得られる。
【００５６】
図１に示したように、第１ゲート電極２１、第２ゲート電極２２、およびゲート電極２７においては、それぞれ、対応するポリシリコン電極３，４，または７ａの露出面およびその近傍でのシリサイド化反応によって、シリサイド層Ｓが形成される。各不純物拡散層１５ｓ，１５ｄ，１６ｓ，１６ｄの表面およびその近傍にも、シリサイド層Ｓが形成される。このとき、第１ポリシリコン電極３とポリシリコン電極７ａとの間に段差が形成された状態で各ポリシリコン電極３，４，７ａをシリサイド化し、その後に余剰の金属層１８を除去するので、除去しきれなかった余剰の金属層１８によって第１ゲート電極２１と第２ゲート電極２２とが短絡してしまうことを防止し易い。
【００５７】
仮に、前述したパターニング工程でのエッチング保護膜として第２電気絶縁膜５をそのまま利用すると、シリサイド化工程で上記の第１サブ工程を行ったときに、第１ポリシリコン電極３でのポリシリコン電極７ａ側の側面上部（ポリシリコン電極７ａよりも高い箇所）が露出してしまうので、第２サブ工程でここにシリサイド層が形成されて第１ゲート電極２１と第２ゲート電極２２とが短絡してしまう。したがって、パターニング工程についての説明の中で述べたように、上記のエッチング保護膜としては第２電気絶縁膜５における最下層の酸化物膜を利用することが好ましい。
【００５８】
実用に供し得る半導体素子を得るためには、上述のようにして半導体素子５０を得た後に当該半導体素子５０に所望の電極、配線、回路等を形成する。このとき、第１ゲート部２５は、例えばＭＯＮＯＳ型フラッシュメモリにおけるメモリセルのゲート部として利用することができ、第２ゲート部３０は、ＭＯＮＯＳ型フラッシュメモリにおいて周辺回路を構成するＭＯＳ型電界効果トランジスタのゲート部として利用することができる。
【００５９】
このようにして半導体素子５０を製造すると、第１ゲート部２５を構成している第１ゲート電極２１と第２ゲート電極２２との短絡を防止し易く、かつ、各不純物拡散領域１５ｓ，１５ｄ，１６ｓ，１６ｄでのチャネルプロファイルを精密に制御し易くなるので、所望性能のものを高いに歩留まりの下に得ることが容易になる。
【００６０】
実施の形態２．
この実施の形態２は、第１ゲート部における積層膜（電気絶縁性を有する積層膜）の上端が第１ゲート電極および第２ゲート電極のいずれよりも突出している半導体素子を製造する際の一例である。
【００６１】
図５は、上記の構成を有する半導体素子の一例を概略的に示す断面図である。同図に示す半導体素子５０ａは、第１ゲート部２５ａにおける積層膜５ｃの上端が第１ゲート電極２１ａおよび第２ゲート電極２２ａのいずれよりも突出しているものである。また、第２ゲート部３０ａのゲート電極２７ａは、第１ゲート電極２１ａおよび第２ゲート電極２２ａと実質的に同じ高さを有している。図５においては、第１ゲート部２５ａ、第１ゲート電極２１ａ、第２ゲート電極２２ａ、第２ゲート部３０ａ、およびゲート電極２７ａをそれぞれ除き、図１に示した構成要素と機能上共通する構成要素に同図で用いた参照符号と同じ参照符号を付してある。
【００６２】
このような半導体素子５０ａを得るために準備工程で用意する基材は、実施の形態１の準備工程で用意する基材１０（図２参照）または当該基材１０から各ポリシリコン層８を除去したものでよいので、ここでは準備工程の説明を省略し、その後に行われるパターニング工程およびシリサイド化工程について、実施例の形態１で用いた参照符号（図１、図２、図３−１〜図３−２、および図４−１〜図４−３参照）、または図５で用いた参照符号を適宜引用して工程毎に説明する。
【００６３】
（パターニング工程）
パターニング工程では、第１ポリシリコン電極３および第３ポリシリコン電極７それぞれに選択的にエッチングを施す。そのため、このパターニング工程は下記の第１サブ工程を含む。
【００６４】
第１サブ工程は、第１電気絶縁膜１および第２電気絶縁膜５をそれぞれパターニングして、ゲート絶縁膜１ａおよび積層膜５ｃ（図５参照）を形成するサブ工程である。このとき、酸化物膜（シリコン酸化物膜）の除去は、例えば弗酸を用いたウエットエッチングにより行うことができ、窒化物膜（シリコン窒化物膜）の除去は、例えば燐酸溶液を用いたウエットエッチングにより行うことができる。電気絶縁膜５がＯＮＯ膜である場合には、弗酸を用いたウエットエッチング、燐酸溶液を用いたウエットエッチング、および弗酸を用いたウエットエッチングをこの順番で行うことにより、ゲート絶縁膜１ａおよび積層膜５ｃを形成することができる。
【００６５】
図６−１は、第１サブ工程で形成されたゲート絶縁膜１ａおよび積層膜５ｃを概略的に示す断面図である。同図に示すように、第１ポリシリコン電極３の下方からポリシリコン電極７ａの下方にまで亘る領域と、第２ポリシリコン電極４の下方に、それぞれゲート絶縁膜１ａが形成されている。また、第１ポリシリコン電極３と第３ポリシリコン電極７との間からゲート絶縁膜１ａと第３ポリシリコン電極７との間に亘って、積層膜５ｃが形成されている。この第１サブ工程を行うことにより、第１ポリシリコン電極３、第２ポリシリコン電極４、および第３ポリシリコン電極７それぞれの外表面が露出する。
【００６６】
なお、この第１サブ工程で形成される積層膜５ｃの形状は、図４−１〜図４−３に示した積層膜５ｃの形状と若干異なるが、両者の性能は実質的に同じであるので、ここでは同じ参照符号を用いている。
【００６７】
この後、各ポリシリコン電極３，４，７を選択的にエッチングすることができるエッチャントを用いて、これらのポリシリコン電極３，４，７をエッチングする。上記のエッチャントとしては、実施の形態１でのパターニング工程についての説明の中で具体的に例示したエッチャントと同じものが例示される。
【００６８】
図６−２は、上記のエッチングによって新たに形成されたポリシリコン電極３ａ，４ａ，７ａを概略的に示す断面図である。同図に示すように、各ポリシリコン電極３，４，７が上記のエッチングによってそれぞれ高さ方向および幅方向に後退して小形化し、新たなポリシリコン電極３ａ，４ａ，７ａが形成されている。半導体基板Ｓｂを基準にした各ポリシリコン電極３ａ，４ａ，７ａの高さは実質的に同じであり、積層膜５ｃの上端はポリシリコン電極３ａ，４ａそれぞれの上方に突出している。
【００６９】
（シリサイド化工程）
シリサイド化工程では、パターニング工程で新たに形成された各ポリシリコン電極３ａ，４ａ，７ａをそれぞれシリサイド化して、半導体素子５０ａ（図５参照）を得る。実施の形態１におけるのと同様に、各ポリシリコン電極３ａ，４ａ，７ａのシリサイド化に先立って、ポリシリコン電極３ａおよびポリシリコン電極７ａそれぞれの側面上、ならびにポリシリコン電極４ａの線幅方向両側面上に直にサイドウォールスペーサＳｗを形成した状態下で、半導体基板Ｓｂへの不純物のドープを行う。シリサイド化工程は、実施の形態１でのシリサイド化工程についての説明の中で述べた第２サブ工程、第３サブ工程、および第４サブ工程を含む。各サブ工程での処理は実施の形態１での処理と同様であるので、ここではその説明を省略する。
【００７０】
前述した実施の形態１におけるのと同様に、実用に供し得る半導体素子を得るためには、半導体素子５０ａを得た後に当該半導体素子５０ａに所望の電極、配線、回路等を形成する。このようにして半導体素子を製造すると、第１ゲート部２５を構成する第１ゲート電極２１ａと第２ゲート電極２２ａとの短絡を防止し易くなり、かつ、各不純物拡散領域１５ｓ，１５ｄ，１６ｓ，１６ｄでのチャネルプロファイルを精密に制御し易くなるので、所望性能のものを高いに歩留まりの下に得ることが容易になる。
【００７１】
実施の形態３．
この実施の形態３は、第１ゲート部における積層膜（電気絶縁性を有する積層膜）の上端が第１ゲート電極および第２ゲート電極のいずれよりも突出している半導体素子を製造する際の他の例であり、各ゲート電極は、当該ゲート電極に隣接配置されているサイドウォールスペーサとの間に段差を有している。
【００７２】
図７は、上記の構成を有する半導体素子の一例を概略的に示す断面図である。同図に示すように、この半導体素子５０ｂでは、第１ゲート部２５ｂにおける積層膜（電気絶縁性を有する積層膜）５ｃの上端が第１ゲート電極２１ｂおよび第２ゲート電極２２ｂのいずれよりも突出している。また、第１ゲート電極２１ｂに隣接配置されているサイドウォールスペーサＳｗ1 の上端は第１ゲート電極２１ｂよりも突出してここに段差を形成しており、第２ゲート電極２２ｂに隣接配置されているサイドウォールスペーサＳｗ2 と第２ゲート電極２２ｂとの間には、サイドウォールスペーサＳｗ2 側が高くなった段差が形成されている。同様に、第２ゲート部３０ｂにおけるゲート電極２７ｂの線幅方向両側に形成されているサイドウォールスペーサＳｗ3 ，Ｓｗ4 の上端はゲート電極２７ｂよりも突出して、ゲート電極２７ｂとの間に段差を形成している。なお、図７においては、第１ゲート部２５ｂ、第１ゲート電極２１ｂ、第２ゲート電極２２ｂ、第２ゲート部３０ｂ、ゲート電極２７ｂ、および各サイドウォールスペーサＳｗ1 〜Ｓｗ4 をそれぞれ除き、図１に示した構成要素と機能上共通する構成要素に同図で用いた参照符号と同じ参照符号を付してある。
【００７３】
このような半導体素子５０ｂを得るために準備工程で用意する基材は、実施の形態１の準備工程で用意する基材１０（図２参照）または当該基材１０から各ポリシリコン層８を除去したものでよいので、ここでは準備工程の説明を省略し、その後に行われるパターニング工程およびシリサイド化工程について、実施例の形態１，２で用いた参照符号（図１〜図６参照）、または図７で用いた参照符号を適宜引用して工程毎に説明する。
【００７４】
（パターニング工程）
パターニング工程では、ゲート絶縁膜１ａ、積層膜５ｃ、およびサイドウォールスペーサＳｗを形成した後に各ポリシリコン電極３，４，７に選択的にエッチングを施す。そのため、このパターニング工程では、上述した実施の形態２におけるパターニング工程での第１サブ工程の内容と同じ内容の第１サブ工程を行った後に、以下の第２サブ工程を行う。なお、第２サブ工程の内容の理解を助けるために、第１サブ工程で形成されるゲート絶縁膜１ａおよび積層膜５ｃを概略的に図８−１に示す。同図の内容は、図６−１の内容と同じである。
【００７５】
上記の第２サブ工程は、目的とする半導体素子５０ｂでの第１ゲート部２５ｂ（図７参照）の線幅方向側面となる第１ポリシリコン電極３および第３ポリシリコン電極７それぞれの側面上に直にサイドウォールスペーサＳｗ1 またはＳｗ2 を形成すると共に、第２ポリシリコン電極４の線幅方向両側面上にそれぞれ直にサイドウォールスペーサＳｗ3 またはＳｗ4 を形成するサブ工程である。サイドウォールスペーサの形成方法については既に説明したので、ここではその説明を省略する。
【００７６】
図８−２は、第２サブ工程で形成されたサイドウォールスペーサＳｗ1 〜Ｓｗ4 を概略的に示す断面図である。同図に示すように、第１ポリシリコン電極３における第３ポリシリコン電極７側の側面とは反対側の側面上、第３ポリシリコン電極７における第１ポリシリコン電極３側の側面とは反対側の側面上、および、第２ポリシリコン電極４の線幅方向両側面それぞれの上に直に、サイドウォールスペーサＳｗ1 ，Ｓｗ2 ，Ｓｗ3 ，またはＳｗ4 が形成されている。
【００７７】
この後、各ポリシリコン電極３，４，７を選択的にエッチングすることができるエッチャントを用いて、これらのポリシリコン電極３，４，７をエッチングする。上記のエッチャントとしては、実施の形態１でのパターニング工程についての説明の中で具体的に例示したエッチャントと同じものが例示される。
【００７８】
図８−３は、上記のエッチングによって新たに形成されたポリシリコン電極３ｂ，４ｂ，７ｂを概略的に示す断面図である。同図に示すように、各ポリシリコン電極３，４，７が上記のエッチングによってそれぞれ高さ方向に後退して小形化し、新たなポリシリコン電極３ｂ，４ｂ，７ｂが形成されている。
【００７９】
半導体基板Ｓｂを基準にした各ポリシリコン電極３ｂ，４ｂ，７ｂの高さは実質的に同じであり、積層膜５ｃの上端はポリシリコン電極３ｂ，４ｂそれぞれの上方に突出している。また、第２サブ工程で第１ポリシリコン電極３に隣接して形成されたサイドウォールスペーサＳｗ1 の上端は、ポリシリコン電極３ｂよりも上方に突出してここに段差を形成しており、第３ポリシリコン電極３に隣接して形成されたサイドウォールスペーサＳｗ2 とポリシリコン電極７ｂとの間には、サイドウォールスペーサＳｗ2 側が高くなった段差が形成されている。そして、第２サブ工程で第２ポリシリコン電極４に隣接して形成された各サイドウォールスペーサＳｗ3 ，Ｓｗ4 それぞれの上端は、ポリシリコン電極４ｂよりも上方に突出して、ポリシリコン電極４ｂとの間に段差を形成している。
【００８０】
（シリサイド化工程）
シリサイド化工程では、パターニング工程で新たに形成された各ポリシリコン電極３ｂ，４ｂ，７ｂをそれぞれシリサイド化して、半導体素子５０ｂ（図７参照）を得る。実施の形態１におけるのと同様に、各ポリシリコン電極３ｂ，４ｂ，７ｂのシリサイド化に先立って、半導体基板Ｓｂへの不純物のドープが行われる。このシリサイド化工程は、実施の形態１でのシリサイド化工程についての説明の中で述べた第２サブ工程、第３サブ工程、および第４サブ工程を含む。各サブ工程での処理は実施の形態１での処理と同様であるので、ここではその説明を省略する。
【００８１】
前述した実施の形態１におけるのと同様に、実用に供し得る半導体素子を得るためには、半導体素子５０ｂ（図７参照）を得た後に当該半導体素子５０ｂに所望の電極、配線、回路等を形成する。このようにして半導体素子を製造すると、第１ゲート部２５ｂを構成する第１ゲート電極２１ｂと第２ゲート電極２２ｂとの短絡を防止し易くなり、かつ、各不純物拡散領域１５ｓ，１５ｄ，１６ｓ，１６ｄでのチャネルプロファイルを精密に制御し易くなるので、所望性能のものを高いに歩留まりの下に得ることが容易になる。
【００８２】
さらに、第１ゲート電極２１ｂとサイドウォールスペーサＳｗ1 との間に段差があるので、シリサイド化工程でポリシリコン電極のシリサイド化のために使用した金属層の余剰部分を除去しきれなかった場合でも、第１ゲート電極２１ｂと不純物拡散領域１５ｄとが短絡してしまうことを防止し易くなる。同様の理由から、第２ゲート電極２２ｂと不純物拡散領域１５ｓとの短絡、ゲート電極２７ｂと不純物拡散領域１６ｄとの短絡、およびゲート電極２７ｂと不純物拡散領域１６ｄとの短絡をそれぞれ防止することも容易になる。
【００８３】
実施の形態４．
この実施の形態４は、第１ゲート部における積層膜（電気絶縁性を有する積層膜）の上端が第１ゲート電極および第２ゲート電極のいずれよりも突出している半導体素子を製造する際の更に他の例であり、得られる半導体素子は、各不純物拡散層の表面が比較的粗くないという点を除き、図７に示した半導体素子５０ｂと同様の断面構造を有している。
【００８４】
このような半導体素子を得るために準備工程で用意する基材は、実施の形態１の準備工程で用意する基材１０（図２参照）または当該基材１０から各ポリシリコン層８を除去したものでよいので、ここでは準備工程の説明を省略し、その後に行われるパターニング工程およびシリサイド化工程について、実施例の形態３で用いた参照符号（図７および図８−１〜図８−３参照）を適宜引用して工程毎に説明する。
【００８５】
（パターニング工程）
パターニング工程では、ゲート絶縁膜１ａ、積層膜５ｃ、およびサイドウォールスペーサＳｗ1 〜Ｓｗ4 を形成した後に、半導体基板Ｓｂの表面を保護するためのレジスト層を形成し、その後に各ポリシリコン電極３，４，７に選択的にエッチングを施す。そのため、このパターニング工程では、上述した実施の形態３におけるパターン工程での第１サブ工程の内容と同じ内容の第１サブ工程、および実施の形態３におけるパターン工程での第２サブ工程の内容と同じ内容の第２サブ工程をこの順番で行った後に、以下の第３サブ工程を行う。なお、第３サブ工程の内容の理解を助けるために、第２サブ工程で形成されるサイドウォールスペーサＳｗ1 〜Ｓｗ4を概略的に図９−１に示す。同図の内容は、図８−２の内容と同じである。
【００８６】
上記の第３サブ工程は、各ポリシリコン電極３，４，７を選択的にエッチングする際に半導体基板Ｓｂの表面が粗れてしまうのを防止するためのレジスト層を形成するサブ工程である。
【００８７】
図９−２は、第３サブ工程で形成されたレジスト層Ｒを概略的に示す断面図である。同図に示すように、レジスト層Ｒは各サイドウォールスペーサＳｗ1 〜Ｓｗ4 の周囲に形成されて、ここに露出している半導体基板Ｓｂの表面を覆う。レジスト層Ｒの材料として何を用いるかは、各ポリシリコン電極３，４，７を選択的にエッチングする際に使用されるエッチャントの種類に応じて、当該エッチャントに対して耐性を有する材料のなかから適宜選択される。
【００８８】
この後、各ポリシリコン電極３，４，７を選択的にエッチングすることができるエッチャントを用いて、これらのポリシリコン電極３，４，７をエッチングする。上記のエッチャントとしては、実施の形態１でのパターニング工程についての説明の中で具体的に例示したエッチャントと同じものが例示される。
【００８９】
図９−３は、上記のエッチングによって新たに形成されたポリシリコン電極３ｃ，４ｃ，７ｃを概略的に示す断面図である。同図に示すように、各ポリシリコン電極３，４，７が上記のエッチングによってそれぞれ高さ方向に後退して小形化し、新たなポリシリコン電極３ｂ，４ｂ，７ｂが形成されている。同図に示す内容は、レジスト層Ｒが設けられている点を除いて、図８−３に示した内容と同じである。
【００９０】
（シリサイド化工程）
シリサイド化工程では、パターニング工程で形成したレジスト層Ｒを除去した後、パターニング工程で新たに形成した各ポリシリコン電極３ｂ，４ｂ，７ｂをそれぞれシリサイド化して、半導体素子５０ｂを得る。実施の形態１におけるのと同様に、各ポリシリコン電極３ｂ，４ｂ，７ｂのシリサイド化に先立って、半導体基板Ｓｂへの不純物のドープが行われる。レジスト層Ｒを除去した後、実施の形態１でのシリサイド化工程についての説明の中で述べた第２サブ工程、第３サブ工程、および第４サブ工程をこの順番で順次行うことにより、各ゲート電極２１ｂ，２２ｂ，２７ｂおよび不純物拡散領域１５ｓ，１５ｄ，１６ｓ，１６ｄが形成され、半導体素子５０ｂが得られる。
【００９１】
前述した実施の形態１におけるのと同様に、実用に供し得る半導体素子を得るためには、上述のようにして半導体素子５０ｂを得た後に当該半導体素子５０ｂに所望の電極、配線、回路等を形成する。このようにして半導体素子を製造すると、実施の形態３で説明した方法によって半導体素子を製造する場合と同様に、第１ゲート部２５ｂを構成する第１ゲート電極２１ｂと第２ゲート電極２２ｂとの短絡、第１ゲート電極２１ｂと不純物拡散領域１５ｄとの短絡、および第２ゲート電極２２ｂと不純物拡散領域１５ｓとの短絡を防止し易くなる。
【００９２】
また、サイドウォールスペーサＳｗ1 〜Ｓｗ4 を形成した状態下で半導体基板Ｓｂへの不純物のドープが行われ、かつ、パターニング工程でのエッチングによって半導体基板Ｓｂの表面が粗れてしまうことがレジスト層Ｒによって防止されることから、実施の形態３で説明した製造方法に比べても、各不純物拡散領域１５ｓ，１５ｄ，１６ｓ，１６ｄでのチャネルプロファイルを精密に制御し易くなる。したがって、所望性能の半導体素子を高いに歩留まりの下に得ることが容易になる。
【００９３】
以上、この発明の半導体素子の製造方法について４つの形態を挙げて説明したが、この発明はこれらの形態に限定されるものではない。例えば第１ゲート部の構成は、図１０−１または図１０−２に示すように、１つの第１ゲート電極の線幅方向両側に第２ゲート電極がそれぞれ配置された構成とすることもできる。
【００９４】
図１０−１に示した第１ゲート部２５ｄでは、半導体基板Ｓｂを基準とした第１ゲート電極２１ｄと各積層膜５ｃ（電気絶縁性を有する積層膜）との高さが互いに実質的に同じであり、各積層膜５ｃの上端は、各第２ゲート電極２２ｄよりも上方に突出している。また、図１０−２に示した第１ゲート部２５ｅでは、半導体基板Ｓｂを基準とした第１ゲート電極２１ｅと各第２ゲート電極２２ｅとの高さが互いに実質的に同じであり、各積層膜５ｃの上端は、第１ゲート電極２１ｅおよび各第２ゲート電極２２のいずれよりも上方に突出している。なお、図１０−１または図１０−２に示した構成要素のうち、第１ゲート部、第１ゲート電極、および第２ゲート電極をそれぞれ除いた各構成要素については、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。その他、種々の変形、修飾、組合せなどが可能である。
【図面の簡単な説明】
【００９５】
【図１】この発明に係る半導体素子の製造方法によって製造される半導体素子の一例を概略的に示す断面図である。
【図２】この発明に係る半導体素子の製造方法での準備工程の一例で用意する基材を概略的に示す断面図である。
【図３−１】この発明に係る半導体素子の製造方法でのパターニング工程の一例で得られる基材を概略的に示す断面図である。
【図３−２】この発明に係る半導体素子の製造方法でのパターニング工程の一例で形成されるポリシリコン電極を概略的に示す断面図である。
【図４−１】この発明に係る半導体素子の製造方法でのシリサイド化工程の一例で形成されるゲート絶縁膜を概略的に示す断面図である。
【図４−２】この発明に係る半導体素子の製造方法でのシリサイド化工程の一例で形成されるサイドウォールスペーサおよび不純物添加領域を概略的に示す断面図である。
【図４−３】この発明に係る半導体素子の製造方法でのシリサイド化工程の一例で各ポリシリコン電極をシリサイド化するために形成される金属層を概略的に示す断面図である。
【図５】この発明に係る半導体素子の製造方法によって製造される半導体素子の他の例を概略的に示す断面図である。
【図６−１】この発明に係る半導体素子の製造方法でのパターニング工程の他の例で形成されるゲート絶縁膜および積層膜を概略的に示す断面図である。
【図６−２】この発明に係る半導体素子の製造方法でのパターニング工程の他の例で形成されるポリシリコン電極を概略的に示す断面図である。
【図７】この発明に係る半導体素子の製造方法によって製造される半導体素子の更に他の例を概略的に示す断面図である。
【図８−１】この発明に係る半導体素子の製造方法でのパターニング工程の更に他の例で形成されるゲート絶縁膜および積層膜を概略的に示す断面図である。
【図８−２】この発明に係る半導体素子の製造方法でのパターニング化工程の更に他の例で形成されるサイドウォールスペーサを概略的に示す断面図である。
【図８−３】この発明に係る半導体素子の製造方法でのパターニング工程の更に他の例で形成されるポリシリコン電極を概略的に示す断面図である。
【図９−１】この発明に係る半導体素子の製造方法でのパターニング工程の更に他の例で形成されるサイドウォールスペーサを概略的に示す断面図である。
【図９−２】この発明に係る半導体素子の製造方法でのパターニング工程の更に他の例で形成されるレジスト層を概略的に示す断面図である。
【図９−３】この発明に係る半導体素子の製造方法でのパターニング工程の更に他の例で形成されるポリシリコン電極を概略的に示す断面図である。
【図１０−１】この発明に係る半導体素子の製造方法で形成される第１ゲート部の他の例を概略的に示す断面図である。
【図１０−２】この発明に係る半導体素子の製造方法で形成される第１ゲート部の更に他の例を概略的に示す断面図である。
【符号の説明】
【００９６】
１  第１電気絶縁膜
１ａ  ゲート絶縁膜
３  第１ポリシリコン電極
４  第２ポリシリコン電極
５  第２電気絶縁膜
５ｃ  電気絶縁性を有する積層膜
５OXI  シリコン酸化物膜（エッチング保護膜）
７  第３ポリシリコン電極
３ａ，３ｂ，４ａ，４ｂ，７ａ，７ｂ  ポリシリコン電極
１０  基材
１５ｓ，１５ｄ，１６ｓ，１６ｄ  不純物拡散層
２１，２１ａ，２１ｂ，２１ｄ，２１ｅ  第１ゲート電極
２２，２２ａ，２２ｂ，２２ｄ，２２ｅ  第２ゲート電極
２５，２５ａ，２５ｂ，２５ｄ，２５ｅ  第１ゲート部
２７，２７ａ，２７ｂ  第２ゲート部のゲート電極
３０，３０ａ，３０ｂ  第２ゲート部
５０，５０ａ，５０ｂ  半導体素子
Ｓｂ  半導体基板
Ｓｗ，Ｓｗ1 ，Ｓｗ2 ，Ｓｗ3 ，Ｓｗ4  サイドウォールスペーサ
Ｓ  シリサイド層
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図４−３】
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【図５】
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【図６−１】
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【図６−２】
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【図７】
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【図８−１】
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【図８−２】
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【図８−３】
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【図９−１】
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【図９−２】
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【図９−３】
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【図１０−１】
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【図１０−２】
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