(57)【要約】【課題】  ＰＬＬ回路の出力の張り付きを防止する。【解決手段】  半導体装置１には、入出力回路部２、アナログ回路部３、デジタル回路部４、入力端子ＰＩＮ、制御端子ＰＣＴＬ、及び電源端子ＰＶｃｃが設けられている。アナログ回路部３には、第１の電源回路１１、第２のレベルシフト回路１６、位相周波数比較器１７、チャージポンプ回路１８、ループフィルタ１９、及び電圧制御発振器２０が設けられ、デジタル回路部４には、第２の電源回路１２、第１のレベルシフト回路１５、分周回路７、及び論理回路・メモリ部６が設けられている。アナログ系電源が供給され、デジタル系電源が供給されないとき、第１のレベルシフト回路１５がＯＮしないので、位相周波数比較器１７はリセットされず動作を開始しない。【選択図】  図１
2007288538.tif 000002
【特許請求の範囲】
【請求項１】
アナログ系電源が供給され、クロック信号を入力して位相差信号を生成する位相周波数比較器と、前記アナログ系電源が供給され、前記位相周波数比較器から出力される前記位相差信を入力してアナログ信号に変換するチャージポンプ回路と、前記アナログ系電源が供給され、前記チャージポンプから出力される前記アナログ信号を入力してその信号の所望の帯域のみ通過させるフィルタと、前記アナログ系電源が供給され、前記アナログ系電源が供給され、前記フィルタから出力される信号を入力して発振周波数を生成する電圧制御発振器と、デジタル系電源が供給され、前記電圧制御発振器から出力される前記発振周波数を入力してその信号を分周し、分周信号を帰還信号として前記位相周波数比較器に出力する分周回路とを有するＰＬＬ回路と、
前記デジタル系電源が供給され、前記ＰＬＬ回路を制御する制御信号を入力し、前記アナログ系電源が立ち上り、前記デジタル系電源が立ち上らないとき、出力側のノードの信号を“Ｌｏｗ”レベルにし、この“Ｌｏｗ”レベルの信号にもとづいて前記ＰＬＬ回路のリセット動作をするリセット動作制御手段と、
を具備することを特徴とする半導体装置。
【請求項２】
前記リセット動作制御手段は、リセット状態において前記電圧制御発振器を所定の状態にすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記リセット動作制御手段は、リセット状態において前記チャージポンプ出力を所定の値にすることにより前記電圧制御発振器を所定の状態にすることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記リセット動作制御手段は、リセット状態において前記位相周波数比較器出力を所定の値にすることにより前記電圧制御発振器を所定の状態にすることを特徴とする請求項１に記載の半導体装置。
【請求項５】
アナログ系電源が供給され、クロック信号を入力して位相差信号を生成する位相周波数比較器と、前記アナログ系電源が供給され、前記位相周波数比較器から出力される前記位相差信を入力してアナログ信号に変換するチャージポンプ回路と、前記アナログ系電源が供給され、前記チャージポンプから出力される前記アナログ信号を入力してその信号の所望の帯域のみ通過させるフィルタと、前記アナログ系電源が供給され、前記アナログ系電源が供給され、前記フィルタから出力される信号を入力して発振周波数を生成する電圧制御発振器と、デジタル系電源が供給され、前記電圧制御発振器から出力される前記発振周波数を入力してその信号を分周し、分周信号を帰還信号として前記位相周波数比較器に出力する分周回路とを有するＰＬＬ回路と、
前記デジタル系電源が供給され、前記ＰＬＬ回路を制御する制御信号が入力され、前記制御信号のレベルをシフトし、前記アナログ系電源が立ち上り、前記デジタル系電源が立ち上らないとき、出力側のノードの信号を“Ｌｏｗ”レベルにし、この“Ｌｏｗ”レベルの信号にもとづいて前記ＰＬＬ回路のリセット動作をするレベルシフト回路と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase  Locked  Loop）回路に関する。
【背景技術】
【０００２】
近年、電子機器の高機能化・多機能化の進展に伴い、情報機器やコンピュータなどに、多数のシステム機能を同一チップ上に集積し、デジタル信号により動作するシステムＬＳＩやメモリ、論理回路、アナログ回路などを同一チップに搭載したＳｏＣ（System  on  a  chip）などが多用されている。また、半導体技術の微細化の進展により素子耐圧が低下し、外部電源を降圧した電圧を内部に供給する電源回路が多用されている。
【０００３】
システムＬＳＩやＳｏＣの内部には、外部クロック信号との同期や各種信号処理の基準信号用として、内部クロック信号を生成するＰＬＬ回路が設けられている。ＰＬＬ回路には、位相周波数比較器（Phase  Frequency  Detector）、チャージポンプ回路、ＬＰＦ（Low  Pass  Filter）、電圧制御発振器（Voltage  Controlled  Oscillator）、及び分周回路から構成されるアナログＰＬＬ回路と、位相周波数比較器、レジスタ、遅延制御発振器（Delay  Controlled  Oscillator）、及び分周回路から構成されるデジタルＰＬＬ回路があり、ＰＬＬ回路は外部からの入力信号に位相同期した信号を出力する負帰還制御ループ構造の回路である（例えば、特許文献１参照。）。
【０００４】
近年、携帯機器等の分野では、低消費電力化のためマイコンの電源（デジタル系電源）を停止するモード（スリープモードとも呼称される）を設けている。特許文献１などに記載されているＰＬＬ回路を携帯機器等に搭載した場合、アナログ系電源が供給される位相周波数比較器、チャージポンプ回路、電圧制御発振器等は電源投入時から稼動しているが、デジタル系電源が供給される分周回路は停止状態であるため外部クロック信号である入力信号のみ入力され、電圧制御発振器は最高周波数発振状態となる。このため、分周回路にデジタル系電源が供給され、分周回路が稼動しても電圧制御発振器から出力される信号が最高周波数なので、追従できず分周回路から出力される信号が所定の周波数に達せずに、ＰＬＬ回路の出力の張り付く、所謂、デッドロック状態になる可能性がある。
【０００５】
また、外部電源電圧とは異なった電圧を供給する複数の電源回路を有するシステムＬＳＩやＳｏＣなどでは、起動時に外部電源が供給され、入出力回路が動作し、位相周波数比較器、チャージポンプ回路、及び電圧制御発振器等にアナログ系電源が供給され、分周回路にデジタル系電源が供給されずに、位相周波数比較器に外部クロック信号である入力信号が供給された場合、同様に、分周回路から出力される信号が所定の周波数に達せずに、ＰＬＬ回路の出力の張り付く、所謂、デッドロック状態になる可能性がある。
【特許文献１】特開平１１−１０３２４９号公報（頁６、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＰＬＬ回路の出力の張り付きを防止する回路を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の半導体装置は、アナログ系電源が供給され、クロック信号を入力して位相差信号を生成する位相周波数比較器と、前記アナログ系電源が供給され、前記位相周波数比較器から出力される前記位相差信を入力してアナログ信号に変換するチャージポンプ回路と、前記アナログ系電源が供給され、前記チャージポンプから出力される前記アナログ信号を入力してその信号の所望の帯域のみ通過させるフィルタと、前記アナログ系電源が供給され、前記アナログ系電源が供給され、前記フィルタから出力される信号を入力して発振周波数を生成する電圧制御発振器と、デジタル系電源が供給され、前記電圧制御発振器から出力される前記発振周波数を入力してその信号を分周し、分周信号を帰還信号として前記位相周波数比較器に出力する分周回路とを有するＰＬＬ回路と、前記デジタル系電源が供給され、前記ＰＬＬ回路を制御する制御信号を入力し、前記アナログ系電源が立ち上り、前記デジタル系電源が立ち上らないとき、出力側のノードの信号を“Ｌｏｗ”レベルにし、この“Ｌｏｗ”レベルの信号にもとづいて前記ＰＬＬ回路のリセット動作をするリセット動作制御手段とを具備することを特徴とする。
【０００８】
更に、上記目的を達成するために、本発明の他態様の半導体装置は、アナログ系電源が供給され、クロック信号を入力して位相差信号を生成する位相周波数比較器と、前記アナログ系電源が供給され、前記位相周波数比較器から出力される前記位相差信を入力してアナログ信号に変換するチャージポンプ回路と、前記アナログ系電源が供給され、前記チャージポンプから出力される前記アナログ信号を入力してその信号の所望の帯域のみ通過させるフィルタと、前記アナログ系電源が供給され、前記アナログ系電源が供給され、前記フィルタから出力される信号を入力して発振周波数を生成する電圧制御発振器と、デジタル系電源が供給され、前記電圧制御発振器から出力される前記発振周波数を入力してその信号を分周し、分周信号を帰還信号として前記位相周波数比較器に出力する分周回路とを有するＰＬＬ回路と、前記デジタル系電源が供給され、前記ＰＬＬ回路を制御する制御信号が入力され、前記制御信号のレベルをシフトし、前記アナログ系電源が立ち上り、前記デジタル系電源が立ち上らないとき、出力側のノードの信号を“Ｌｏｗ”レベルにし、この“Ｌｏｗ”レベルの信号にもとづいて前記ＰＬＬ回路のリセット動作をするレベルシフト回路とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ＰＬＬ回路の出力の張り付きを防止する回路を備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１はＳｏＣ（System  on  a  chip）としての半導体装置を示すブロック図である。本実施例では、アナログ系電源が供給される位相周波数比較器、チャージポンプ回路、ループフィルタ、及び電圧制御発振器と、デジタル系電源が供給される分周回路とから構成されるＰＬＬ（Phase  Locked  Loop）回路が設けられている。
【００１２】
図１に示すように、半導体装置１には、入出力回路部２、アナログ回路部３、デジタル回路部４、入力端子ＰＩＮ、制御端子ＰＣＴＬ、及び電源端子ＰＶｃｃが設けられている。
【００１３】
電源端子ＰＶｃｃは、外部から供給される電源を入力し、入出力回路部２、アナログ回路部３、及びデジタル回路部４に高電位側電源Ｖｃｃを供給する。入力端子ＰＩＮは、外部から供給されるＰＬＬ回路５のクロック信号としての入力信号Ｆｉｎを入力し、その信号を入力回路１３に出力する。制御端子ＰＣＴＬは、外部から供給されるＰＬＬ回路５のリセット信号としての制御信号ＣＴＬを入力し、その信号を入力回路１４に出力する。
【００１４】
入出力回路部２には、入力回路１３及び入力回路１４が設けられている。なお、出力回路については図示及び説明を省略する。入力回路１３は、高電位側電源Ｖｃｃと低電位側電源Ｖｓｓの間に配置され、入力端子ＰＩＮとＰＬＬ回路５の間に設けられ、入力端子ＰＩＮを介して入力信号Ｆｉｎを入力し、その信号をドライブして出力側のノードＮ１に出力する。入力回路１４は、高電位側電源Ｖｃｃと低電位側電源Ｖｓｓの間に配置され、制御端子ＰＣＴＬと第１のレベルシフト回路１５の間に設けられ、制御端子ＰＣＴＬを介して制御信号ＣＴＬを入力し、その信号をドライブして出力側のノードＮ２に出力する。
【００１５】
アナログ回路部３には、第１の電源回路１１、第２のレベルシフト回路１６、位相周波数比較器１７、チャージポンプ回路１８、ループフィルタ１９、及び電圧制御発振器２０が設けられている。
【００１６】
第１の電源回路１１は、高電位側電源Ｖｃｃを入力し、高電位側電源Ｖｃｃ電圧を降圧してアナログ系電源としてのアナログ系高電位側電源Ｖｃｃａを生成する。ここで、第１の電源回路１１には降圧型シリーズレギュレータを用いているが、降圧型チャージポンプ回路や降圧型スイッチングレギュレータなどを用いてよい。
【００１７】
第２のレベルシフト回路１６は、アナログ系高電位側電源Ｖｃｃａと低電位側電源Ｖｓｓの間に配置され、第１のレベルシフト回路１５とチャージポンプ回路１８の間に設けられ、第１のレベルシフト回路１５の出力側のノードＮ３の信号を入力し、その信号レベルをシフト及びドライブし、出力側のノードＮ４からリセット信号としての制御信号ＣＴＬをチャージポンプ回路１８に出力する。制御信号ＣＴＬは、ノードＮ３の信号レベルが低電位側電源Ｖｓｓレベルのときにチャージポンプ回路１８をリセット状態にすることによりＰＬＬ回路５をリセットする信号である。
【００１８】
位相周波数比較器１７は、アナログ系高電位側電源Ｖｃｃａと低電位側電源Ｖｓｓの間に配置され、入力回路１３及び分周回路７とチャージポンプ回路１８の間に設けられ、例えば、入力回路１３から出力される入力信号Ｆｉｎをクロック信号として入力する図示しない第１のフリップフロップ、帰還信号である分周回路７から出力される分周信号Ｆｏｓｃをクロック信号として入力する図示しない第２のフリップフロップ、信号処理を行う図示しないゲート回路、及び位相差“０”付近の不感帯対策としての複数段のインバータからなる図示しない遅延回路を有する。そして、位相周波数比較器１７は、入力信号Ｆｉｎ及び分周信号Ｆｏｓｃの位相を比較し、一方が他方に対して位相が進んでいるか遅れているかにより、出力ノードＮ１１にＵＰ信号である位相差信号Ｕｐ、或いは出力ノードＮ１２にＤＯＷＮ信号である位相差信号Ｄｎのいずれか一方の信号をチャージポンプ回路１８に出力する。
【００１９】
チャージポンプ回路１８は、アナログ系高電位側電源Ｖｃｃａと低電位側電源Ｖｓｓの間に配置され、位相周波数比較器１７とループフィルタ１９の間に設けられ、位相周波数比較器１７から出力される位相差信号Ｕｐと位相差信号Ｄｎを入力し、位相差信号をアナログ信号に変換し、その信号を出力側のノードＮ１３からループフィルタ１９に出力する。リセット状態においては、電圧制御発振器２０内のノードが所定の状態になるようにノードＮ１３のレベルが制御され、リセット解除後、必ず下限発振周波数から発振が開始するように制御される。
【００２０】
ループフィルタ１９は、例えば、ＬＰＦ（Low  Pass  Filter）から構成され、アナログ系高電位側電源Ｖｃｃａと低電位側電源Ｖｓｓの間に配置され、チャージポンプ回路１８と電圧制御発振器２０の間に設けられ、チャージポンプ回路１８から出力されたアナログ信号を所望の帯域のみ通過させ、その信号を出力側のノードＮ１４から電圧制御発振器２０に出力する。
【００２１】
電圧制御発振器２０は、例えば、リング発振器から構成され、アナログ系高電位側電源Ｖｃｃａと低電位側電源Ｖｓｓの間に配置され、ループフィルタ１９と分周回路７及び論理回路・メモリ部６の間に設けられ、ループフィルタ１９から出力されるノードＮ１４の信号を入力し、その信号レベル（発振電圧）の大きさに応じた発振周波数を生成して出力側のノードＮ１５に出力する。リセット状態においては、この信号レベルが所定の値になるように制御され、リセット解除後、必ず下限発振周波数から発振が開始するように制御される。
【００２２】
ここで、位相差信号Ｕｐがチャージポンプ回路１８に入力されると、電圧制御発振器２０の発振電圧は降下し発振周波数が高くなる。一方、位相差信号Ｄｎがチャージポンプ回路１８に入力されると、電圧制御発振器２０の発振電圧は上昇し発振周波数が低下する。
【００２３】
デジタル回路部４には、第２の電源回路１２、第１のレベルシフト回路１５、分周回路７、及び論理回路・メモリ部６が設けられている。
【００２４】
第２の電源回路１２は、高電位側電源Ｖｃｃを入力し、高電位側電源Ｖｃｃ電圧を降圧してデジタル系電源としてのデジタル系高電位側電源Ｖｃｃｄを生成する。ここで、第２の電源回路１２には降圧型シリーズレギュレータを用いているが、降圧型チャージポンプ回路や降圧型スイッチングレギュレータなどを用いてよい。
【００２５】
第１のレベルシフト回路１５は、デジタル系高電位側電源Ｖｃｃｄと低電位側電源Ｖｓｓの間に配置され、入力回路１４と第２のレベルシフト回路１６の間に設けられ、入力回路１４の出力側のノードＮ２の信号を入力し、その信号レベルをシフト及びドライブして出力側のノードＮ３の信号を出力する。ここで、第１のレベルシフト回路１５は、アナログ系電源が立ち上がり、デジタル系電源が立ち上がらないときに、チャージポンプ回路１８をリセットするリセット動作制御手段として機能する。
【００２６】
分周回路７は、デジタル系高電位側電源Ｖｃｃｄと低電位側電源Ｖｓｓの間に配置され、電圧制御発振器２０と位相周波数比較器１７の間に設けられ、電圧制御発振器２０から出力される発振周波数信号であるノードＮ１５の信号を入力し、その信号を分周して分周信号Ｆｏｓｃである出力側のノードＮ１６の信号を位相周波数比較器１７に出力する。
【００２７】
ここで、ＰＬＬ回路５は、分周回路７、位相周波数比較器１７、チャージポンプ回路１８、ループフィルタ１９、及び電圧制御発振器２０から構成されるアナログＰＬＬ回路である。そして、ＰＬＬ回路５は動作開始後に位相差信号Ｕｐ及びＤｎの位相差が徐々に縮まりロックされ、逓倍された逓倍クロック信号Ｆｏｕｔを出力する。
【００２８】
論理回路・メモリ部６は、デジタル系高電位側電源Ｖｃｃｄと低電位側電源Ｖｓｓの間に配置され、ＰＬＬ回路５から出力される逓倍クロック信号Ｆｏｕｔを入力し、この信号を基準クロック信号として用い、種々のデジタル信号処理及び情報処理を行なう。
【００２９】
次に、ＳｏＣとしての半導体装置の立ち上げ方法について図２及び図３を用いて説明する。図２は、半導体装置の電源立ち上げシーケンスを示す図、図３は半導体装置の立ち上げ方法を示すシーケンスである。
【００３０】
図２に示すように、時間Ｔ１で半導体装置１に高電位側電源Ｖｃｃが供給され、Ｔ２−Ｔ１経過後の時間Ｔ２で第１の電源回路１１がオンし、時間Ｔ２ａでアナログ系高電位側電源Ｖｃｃａが立ち上がる。そして、Ｔ３−Ｔ２経過後の時間Ｔ３で第２の電源回路１２がオンし、時間Ｔ３ａでデジタル系高電位側電源Ｖｃｃｄが立ち上がる。
【００３１】
ここで、アナログ系高電位側電源Ｖｃｃａ電圧は、高電位側電源Ｖｃｃ電圧よりも低く設定され、デジタル系高電位側電源Ｖｃｃｄ電圧はアナログ系高電位側電源Ｖｃｃａ電圧よりも低く設定されている。
【００３２】
図３に示すように、外部から高電位側電源Ｖｃｃが電源端子ＰＶｃｃを介して半導体装置１に供給される（ステップＳ１）。次に、入出力回路部２の入力回路１３及び１４に高電位側電源Ｖｃｃが供給され、入力信号ＦＩＮが入力回路１３に入力され、制御信号ＣＴＬが入力回路１４に入力されてそれぞれＯＮする（ステップＳ２）。続いて、アナログ回路部３にアナログ系高電位側電源Ｖｃｃａが供給される（ステップＳ３）。
【００３３】
次に、アナログ回路部３は動作を開始するが、第１のレベルシフト回路１５にデジタル系高電位側電源Ｖｃｃｄが供給されていないので、第１のレベルシフト回路１５は動作せず、制御信号ＣＴＬの信号レベルによらず、出力側のノードＮ３の信号は低電位側電源Ｖｓｓ付近にとどまり、第２のレベルシフト回路１６の入力レベルとして “Ｌｏｗ”レベルとなる。このため、第２のレベルシフト回路１６を介してチャージポンプ回路１８に入力される制御信号ＣＴＬの信号は低電位側電源Ｖｓｓレベル、即ち“Ｌｏｗ”レベルで、チャージポンプ回路１８はリセットされ電圧制御発振器２０は動作を開始しない（ステップＳ４）。
【００３４】
続いて、デジタル回路部４にデジタル系高電位側電源Ｖｃｃｄが供給される（ステップＳ５）。次に、第１のレベルシフト回路１５が動作し、出力側のノードＮ３の信号は制御信号ＣＴＬに応じた信号レベルとなる。このため、第２のレベルシフト回路１６を介してチャージポンプ回路１８に入力されるアナログ系低電位側電源Ｖｃｃａレベル、即ち“Ｈｉｇｈ”レベルの制御信号ＣＴＬにより、チャージポンプ回路１８はリセットを解除され動作を開始し、ＰＬＬ回路５は動作を開始する（ステップＳ６）。続いて、位相周波数比較器１７に入力される位相差信号の位相差が徐々に縮まりＰＬＬ回路５がロックされ、所定の逓倍された逓倍クロック信号Ｆｏｕｔが出力される（ステップＳ７）。
【００３５】
そして、半導体装置１が動作するときに基準クロック信号となる逓倍クロック信号Ｆｏｕｔが論理回路・メモリ部６などに出力され、装置全体が動作を開始する。
【００３６】
上述したように、本実施例の半導体装置では、アナログ系電源が供給される位相周波数比較器１７、チャージポンプ回路１８、ループフィルタ１９、及び電圧制御発振器２０と、デジタル系電源が供給される分周回路７から構成されるＰＬＬ回路が設けられている。そして、デジタル系電源が供給され、制御信号ＣＴＬを入力する第１のレベルシフト回路１５と、アナログ系電源が供給され、第１のレベルシフト回路から出力される信号を入力する第２のレベルシフト回路１６が設けられている。
【００３７】
このため、アナログ系電源が位相周波数比較器１７、チャージポンプ回路１８、ループフィルタ１９、及び電圧制御発振器２０に供給され、デジタル系電源が分周回路７に供給されないとき、第２のレベルシフト回路１６から出力され、チャージポンプ回路１８に入力される信号は“Ｌｏｗ”レベルとなり、チャージポンプ回路１８はリセットされ動作を開始しない。そして、デジタル系電源が分周回路７に供給され、第２のレベルシフト回路１６から出力され、チャージポンプ回路１８に入力される信号は“Ｈｉｇｈ”レベルとなり、チャージポンプ回路１８はリセットを解除され、動作を開始する。
【００３８】
したがって、アナログ系電源が立ち上り、デジタル系電源が立ち上らないとき、チャージポンプ回路１８及び電圧制御発振器２０は動作せず、電圧制御発振器２０が最高周波数発振状態とならないのでＰＬＬ回路５の出力の張り付く、所謂、デッドロック状態を防止することができる。また、アナログ系電源が立ち上り、その後デジタル系電源が立ち上ったとき、電圧制御発振器２０が最高周波数発振状態とならないのでＰＬＬ回路５を正常に動作させることができる。
【００３９】
なお、本実施例では、デジタル系高電位側電源Ｖｃｃｄ電圧をアナログ系高電位側電源Ｖｃｃａよりも低くしているが、アナログ系高電位側電源Ｖｃｃａと同電位、或いはアナログ系高電位側電源Ｖｃｃａよりも高くしてもよい。
【実施例２】
【００４０】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図４はＳｏＣとしての半導体装置を示すブロック図である。本実施例では、実施例１の第１のレベルシフト回路をＮｃｈ  ＭＯＳトランジスタに置き換えている。
【００４１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４２】
図４に示すように、半導体装置１ａには、入出力回路部２、アナログ回路部３、デジタル回路部４ａ、入力端子ＰＩＮ、制御端子ＰＣＴＬ、及び電源端子ＰＶｃｃが設けられている。
【００４３】
デジタル回路部４ａには、第２の電源回路１２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、分周回路７、及び論理回路・メモリ部６が設けられている。
【００４４】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、入力回路１４と第２のレベルシフト回路１６の間に設けられ、ドレインが入力回路１４の出力側のノードＮ２に接続され、ソースが第２のレベルシフト回路１６の入力側のノードＮ２１に接続され、ゲートがデジタル系高電位側電源Ｖｃｃｄに接続され、バックゲート（基板）が低電位側電源Ｖｓｓに接続されている。そして、デジタル系高電位側電源Ｖｃｃｄが供給されないとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ１はＯＦＦし、ソースが低電位側電源Ｖｓｓ付近にとどまり、第２のレベルシフト回路１５の入力レベルとして“Ｌｏｗ”レベルとなる。
【００４５】
上述したように、本実施例の半導体装置では、アナログ系電源が供給される位相周波数比較器１７、チャージポンプ回路１８、ループフィルタ１９、及び電圧制御発振器２０と、デジタル系電源が供給される分周回路７から構成されるＰＬＬ回路が設けられている。そして、デジタル系電源電圧が印加されるＮｃｈ  ＭＯＳトランジスタＮＴ１と、アナログ系電源が供給され、Ｎｃｈ  ＭＯＳトランジスタＮＴ１から出力される信号を入力する第２のレベルシフト回路１６が設けられている。
【００４６】
このため、アナログ系電源が位相周波数比較器１７、チャージポンプ回路１８、ループフィルタ１９、及び電圧制御発振器２０に供給され、デジタル系電源が分周回路７に供給されないとき、第２のレベルシフト回路１６から出力され、チャージポンプ回路１８に入力される信号は“Ｌｏｗ”レベルとなり、チャージポンプ回路１８はリセットされ動作を開始しない。そして、デジタル系電源が分周回路７に供給され、第２のレベルシフト回路１６から出力され、チャージポンプ回路１８に入力される信号は“Ｈｉｇｈ”レベルとなり、チャージポンプ回路１８はリセットを解除され、動作を開始する。
【００４７】
したがって、アナログ系電源が立ち上り、デジタル系電源が立ち上らないとき、チャージポンプ回路１８及び電圧制御発振器２０は動作せず、電圧制御発振器２０が最高周波数発振状態とならないのでＰＬＬ回路５の出力の張り付く、所謂、デッドロック状態を防止することができる。また、アナログ系電源が立ち上り、その後デジタル系電源が立ち上ったとき、電圧制御発振器２０が最高周波数発振状態とならないのでＰＬＬ回路５を正常に動作させることができる。
【００４８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４９】
例えば、実施例では、チャージポンプ回路１８に制御信号ＣＴＬを入力しリセットのための制御をしたが、位相周波数比較器１７に制御信号ＣＴＬを入力しチャージポンプ回路１８を制御して、結果として電圧制御発振器２０をリセットしてもよい。また、チャージポンプ回路１８の出力レベルを制御せず、電圧制御発振器２０に制御信号ＣＴＬを入力し電圧制御発振器２０内部のノードの電圧を所定の状態にする方法でリセットしてもよい。そして、実施例２では、Ｎｃｈ  ＭＯＳトランジスタを用いているが、トランスファーゲートを用いてもよい。この場合、トランスファーゲートを構成するＮｃｈ  ＭＯＳトランジスタのゲートにデジタル系高電位側電源を接続し、トランスファーゲートを構成するＰｃｈ  ＭＯＳトランジスタにインバータを介してデジタル系高電位側電源を接続すればよい。そして、実施例では、アナログＰＬＬ回路に適用したが、アナログ系電源が供給される位相周波数比較器、レジスタ、及び遅延制御発振器と、デジタル系電源が供給される分周回路から構成されるデジタルＰＬＬ回路に適用できる。この場合、例えば、制御信号ＣＴＬによりリセット状態では遅延制御発振器が所定の状態になるように構成すればよい。更に、電源回路１１や電源回路１２をＳｏＣとして内蔵する例を示したが、ＳｏＣ外部からデジタル系高電位側電源Ｖｃｃｄやアナログ系高電位側電源Ｖｃｃａを独立に供給してもよい。
【００５０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  アナログ系電源が供給され、クロック信号を入力して位相差信号を生成する位相周波数比較器と、前記アナログ系電源が供給され、前記位相周波数比較器から出力される前記位相差信を入力してアナログ信号に変換するチャージポンプ回路と、前記アナログ系電源が供給され、前記チャージポンプから出力される前記アナログ信号を入力してその信号の所望の帯域のみ通過させるフィルタと、前記アナログ系電源が供給され、前記アナログ系電源が供給され、前記フィルタから出力される信号を入力して発振周波数を生成する電圧制御発振器と、デジタル系電源が供給され、前記電圧制御発振器から出力される前記発振周波数を入力してその信号を分周し、分周信号を帰還信号として前記位相周波数比較器に出力する分周回路とを有するＰＬＬ回路と、前記デジタル系電源が供給され、前記ＰＬＬ回路を制御する制御信号がドレインに入力され、ゲートに前記デジタル系電源電圧が印加され、前記アナログ系電源が立ち上り、前記デジタル系電源が立ち上らないとき、ソースが“Ｌｏｗ”レベルになるＮｃｈ  ＭＯＳトランジスタとを具備する半導体装置。
【００５１】
（付記２）  アナログ系電源が供給され、クロック信号を入力して位相差信号を生成する位相周波数比較器と、前記アナログ系電源が供給され、前記位相周波数比較器から出力される前記位相差信を入力してアナログ信号に変換するチャージポンプ回路と、前記アナログ系電源が供給され、前記チャージポンプから出力される前記アナログ信号を入力してその信号の所望の帯域のみ通過させるフィルタと、前記アナログ系電源が供給され、前記アナログ系電源が供給され、前記フィルタから出力される信号を入力して発振周波数を生成する電圧制御発振器と、デジタル系電源が供給され、前記電圧制御発振器から出力される前記発振周波数を入力してその信号を分周し、分周信号を帰還信号として前記位相周波数比較器に出力する分周回路とを有するＰＬＬ回路と、前記デジタル系電源が供給され、前記ＰＬＬ回路を制御する制御信号が入力され、ゲートに前記デジタル系電源電圧が印加されるＮｃｈ  ＭＯＳトランジスタとゲートにインバータを介して前記デジタル系電源電圧が印加されるＰｃｈ  ＭＯＳトランジスタから構成され、入力側に前記制御信号が入力され、前記アナログ系電源が立ち上り、前記デジタル系電源が立ち上らないとき、出力側が“Ｌｏｗ”レベルになるトランスファーゲートとを具備する半導体装置。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施例１に係る半導体装置を示すブロック図。
【図２】本発明の実施例１に係る半導体装置の電源立ち上げシーケンスを示す図。
【図３】本発明の実施例１に係る半導体装置の立ち上げ方法を示すフローチャート。
【図４】本発明の実施例２に係る半導体装置を示すブロック図。
【符号の説明】
【００５３】
１、１ａ  半導体装置
２  入出力回路部
３  アナログ回路部
４、４ａ  デジタル回路部
５  ＰＬＬ回路
６  論理回路・メモリ部
７  分周回路
１１、１２  電源回路
１３、１４  入力回路
１５、１６  レベルシフト回路
１７  位相周波数比較器
１８  チャージポンプ回路
１９  ループフィルタ
２０  電圧制御発振器
ＣＴＬ  制御信号
Ｄｎ、Ｕｐ  位相差信号
Ｆｉｎ  入力信号
Ｆｏｓｃ  分周信号
Ｆｏｕｔ  逓倍クロック信号
Ｎ１〜４、Ｎ１１〜１６、Ｎ２１  ノード
ＮＴ１  Ｎｃｈ  ＭＯＳトランジスタ
ＰＩＮ  入力端子
ＰＣＴＬ  制御端子
ＰＶｃｃ  電源端子
Ｖｃｃ  高電位側電源
Ｖｃｃａ  アナログ系高電位側電源
Ｖｃｃｄ  デジタル系高電位側電源
Ｖｓｓ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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