(57)【要約】【課題】広いダイナミックレンジで使用する逐次比較型のＡＤＣにおける変換精度の劣化を防止する。【解決手段】内部ノードＮとゼロスケール基準電圧ＶＬの間に、スイッチ１５を介して静電容量がＣ／２ｘ（但し、ｘは２または３）の補正キャパシタ１４を接続し、ホールド動作時にＶＬ−ＶＴ（但し、ＶＴはインバータ２１の閾値電圧）に充電する。ＭＳＢの比較動作時にスイッチ１５をオンにすることによって内部ノードＮの内部電圧ＶＮの変動量を抑制する。第２ビット目以降の比較動作ではスイッチ１５をオフにして補正キャパシタ１４を切り離す。ＬＳＢまでの比較が終了した後、切替信号Ｓ１〜Ｓｎに補正量の２ｘを加算してディジタル出力信号ＤＯを得る。【選択図】図１
2007116337.tif 000002
【特許請求の範囲】
【請求項１】
それぞれＣ／２ｉ（但し、ｉは０からｎ−１までの整数）の静電容量を有し、一端が内部ノードに接続されたｎ個の比較キャパシタと、
ホールド動作時にアナログ入力電圧を選択し、比較動作時には第１基準電圧を選択して出力する第１スイッチと、
前記ｎ個の比較キャパシタに対応して与えられる切替信号に従って、該比較キャパシタの他端を前記第１スイッチの出力側または第２基準電圧に接続するスイッチ群と、
Ｃ／２ｎ−１の静電容量を有し、一端が前記内部ノードに接続され、他端が前記第１スイッチの出力側に接続された補助キャパシタと、
Ｃ／２ｘ（但し、ｘは２または３）の静電容量を有し、一端に前記第１基準電圧が与えられ、他端がホールド動作時と最上位ビットの比較動作時にのみオン状態になる第２スイッチを介して前記内部ノードに接続される補正キャパシタと、
前記内部ノードのレベルを閾値電圧と比較して比較結果を出力するインバータと、
ホールド動作時に前記インバータの入出力間を短絡して前記内部ノードに前記閾値電圧を発生させる第３スイッチと、
比較動作時に前記インバータの比較結果に従って前記切替信号を切り替え、前記内部ノードのレベルが前記閾値電圧に一致するように前記スイッチ群を制御する逐次比較制御部と、
前記逐次比較制御部から出力される前記切替信号に対応するディジタル値に、前記補正キャパシタの静電容量に対応するディジタル値を加算してディジタル出力信号を出力する加算器とを、
備えたことを特徴とするアナログ・ディジタル変換器。
【請求項２】
それぞれＣ／２ｉ（但し、ｉは０からｎ−１までの整数）の静電容量を有し、一端が内部ノードに接続されたｎ個の比較キャパシタと、
ホールド動作時にアナログ入力電圧を選択し、比較動作時には第１基準電圧を選択して出力する第１スイッチと、
前記ｎ個の比較キャパシタに対応して与えられる切替信号に従って、該比較キャパシタの他端を前記第１スイッチの出力側または第２基準電圧に接続するスイッチ群と、
Ｃ／２ｎ−１の静電容量を有し、一端が前記内部ノードに接続され、他端が前記第１スイッチの出力側に接続された補助キャパシタと、
Ｃ／２ｘ（但し、ｘは２または３）の静電容量を有し、一端が前記第１スイッチの出力側に接続され、他端がホールド動作時と最上位ビットの比較動作時にのみオン状態になる第２スイッチを介して前記内部ノードに接続される補正キャパシタと、
前記内部ノードのレベルを閾値電圧と比較して比較結果を出力するインバータと、
ホールド動作時に前記インバータの入出力間を短絡して前記内部ノードに前記閾値電圧を発生させる第３スイッチと、
比較動作時に前記インバータの比較結果に従って前記切替信号を切り替え、前記内部ノードのレベルが前記閾値電圧に一致するように前記スイッチ群を制御する逐次比較制御部と、
前記逐次比較制御部から出力される前記切替信号に対応するディジタル値に、前記補正キャパシタの静電容量に対応するディジタル値を加算してディジタル出力信号を出力する加算器とを、
備えたことを特徴とするアナログ・ディジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、重み付けされたキャパシタ・アレイの電荷を使用する逐次比較型のアナログ・ディジタル変換器（以下、「ＡＤＣ」という）に関するものである。
【背景技術】
【０００２】
【非特許文献１】「トランジスタ技術ＳＰＥＣＩＡＬ（特集  Ａ−Ｄ／Ｄ−Ａ変換回路の全て）」No.16(1989年７月）ＣＱ出版、p.8〜9,p.22〜23
【０００３】
図２は、上記非特許文献１に記載された原理に基づく従来のＡＤＣの構成図である。
このＡＤＣは、静電容量がそれぞれ、Ｃ，Ｃ／２，Ｃ／４，…，Ｃ／２ｎ−１に重み付けされたｎ個のキャパシタ１１，１２，１３，…，１ｎを有しており、これらのキャパシタ１の一端が、内部ノードＮに共通に接続されている。キャパシタ１１〜１ｎの他端は、それぞれスイッチ２１，２２，２３，…，２ｎの端子Ｘに接続されている。スイッチ２１〜２ｎは、端子Ｘの他に端子Ａ，Ｂを有し、切替信号に従って端子Ａまたは端子Ｂと端子Ｘとの間を切り替えて接続するものである。
【０００４】
スイッチ２１〜２ｎの端子Ａはスイッチ３の端子Ｘに接続され、端子Ｂにはフルスケール基準電圧ＶＨが共通に与えられている。また、内部ノードＮとスイッチ３の端子Ｘの間には、静電容量がＣ／２ｎ−１に設定されたｎ＋１番目のキャパシタ１ｎ＋１が接続されている。
【０００５】
スイッチ３は、スイッチ２１〜２ｎと同様に、端子Ｘの他に端子Ａ，Ｂを有し、切替信号に従って端子Ａまたは端子Ｂと端子Ｘとの間を切り替えて接続するものである。スイッチ３の端子Ａ，Ｂには、それぞれアナログ入力電圧ＶＡとゼロスケール基準電圧ＶＬが与えられている。
【０００６】
更に、内部ノードＮにはインバータ４が接続され、このインバータ４の出力側には、キャパシタ５を介してインバータ６が接続されている。インバータ４，６の入出力間は、それぞれスイッチ７，８によって短絡されるように構成されている。インバータ４は、内部ノードＮの内部電圧ＶＮをその閾値電圧ＶＴと比較してその結果をレベル“Ｈ”，“Ｌ”に２値信号として出力するものである。インバータ６は、インバータ４から出力される２値信号を反転して判定信号Ｓｊを出力するものである。また、キャパシタ５は、インバータ４，６の閾値電圧の差を打ち消すためのものである。インバータ６から出力される判定信号Ｓｊは、逐次比較制御部９に与えられている。
【０００７】
逐次比較制御部９は、マイクロプロセッサ等で構成され、スイッチ２１〜２ｎに対する切替信号Ｓ１〜Ｓｎ、スイッチ３に対する切替信号Ｓａ、及びスイッチ７，８に対する制御信号Ｓｂを出力するもので、判定信号Ｓｊに基づいて切替信号Ｓ１〜Ｓｎを制御してスイッチ２１〜２ｎを順次切り替え、アナログ入力電圧ＶＡに対応する内部電圧ＶＮが得られる切替信号Ｓ１〜Ｓｎの組み合わせを決定するものである。切替信号Ｓ１〜Ｓｎは、出力レジスタ１０にも与えられるようになっており、逐次比較制御部９によって切替信号Ｓ１〜Ｓｎの組み合わせが決定されたときに、制御信号Ｓｏによってこの出力レジスタ１０に保持されて、ディジタル出力信号ＤＯとして出力されるようになっている。
【０００８】
このＡＤＣでは、変換開始時に、逐次比較制御部９によってスイッチ２１〜２ｎ，３は、すべて端子Ａ側に切り替えられ、スイッチ７，８はオン状態にされる。これにより、内部ノードＮの内部電圧ＮＶはインバータ４の閾値電圧ＶＴとなり、キャパシタ１１〜１ｎ＋１の他端は、アナログ入力電圧ＶＡとなる。従って、キャパシタ１１〜１ｎ＋１は、ＶＴ−ＶＡに充電される。
【０００９】
所定の充電時間が経過した後、逐次比較制御部９によってスイッチ７，８がオフ状態にされ、インバータ４，６は動作状態となる。但し、この時点では、内部ノードＮの内部電圧ＶＮはこのインバータ４の閾値電圧ＶＴであるので、判定信号Ｓｊも閾値電圧ＶＴとなって有効な判定信号ではない。
【００１０】
次に、逐次比較制御部９によってスイッチ２１と３が、端子Ｂ側に切り替えられる。この時、スイッチ２２〜２ｎは、端子Ａ側のままである。従って、静電容量Ｃのキャパシタ１１の他端がフルスケール基準電圧ＶＨとなり、合計の静電容量がＣのキャパシタ１２〜１ｎ＋１の他端がゼロスケール基準電圧ＶＬとなる。これにより、印加された電圧が静電容量の逆数に従って分配され、内部ノードＮの内部電圧ＶＮは、（ＶＨ−ＶＬ）／２＋ＶＴ−ＶＡとなる。
【００１１】
内部電圧ＶＮはインバータ４に与えられるので、この内部電圧ＶＮが閾値電圧ＶＴよりも高ければ、即ち（ＶＨ−ＶＬ）／２＞ＶＡであれば、判定信号Ｓｊは“Ｈ”となる。また、内部電圧ＶＮが閾値電圧ＶＴよりも低ければ、即ち（ＶＨ−ＶＬ）／２＜ＶＡであれば、判定信号Ｓｊは“Ｌ”となる。従って、この時の判定信号Ｓｊにより、最上位ビットＭＳＢが決定される。判定信号Ｓｊが“Ｈ”のときは、スイッチ２１を端子Ａ側に戻し、判定信号Ｓｊが“Ｌ”のときは、スイッチ２１をそのまま端子Ｂ側とする。
【００１２】
次に、スイッチ２２を端子Ｂ側に切り替える。例えばスイッチ２１も端子Ｂ側の場合、合計の静電容量が３Ｃ／２のキャパシタ１１，１２の他端がフルスケール基準電圧ＶＨとなり、合計の静電容量がＣ／２のキャパシタ１３〜１ｎ＋１の他端がゼロスケール基準電圧ＶＬとなる。従って、内部ノードＮの内部電圧ＶＮは、（ＶＨ−ＶＬ）／４＋ＶＴ−ＶＡとなる。これにより、（ＶＨ−ＶＬ）／４＞ＶＡであれば、判定信号Ｓｊは“Ｈ”となり、（ＶＨ−ＶＬ）／４＜ＶＡであれば、判定信号Ｓｊは“Ｌ”となる。このような手順を順次行うことにより、最上位ビットＭＳＢから最下位ビットＬＳＢまでのｎビットが決定される。
【００１３】
最下位ビットＬＳＢまで決定された時点で、逐次比較制御部９から出力レジスタ１０に制御信号Ｓｏが出力される。これにより、切替信号Ｓ１〜Ｓｎの組み合わせが出力レジスタ１０に保持され、ディジタル出力信号ＤＯとして出力される。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記ＡＤＣでは、次のような課題があった。
フルスケール基準電圧ＶＨとゼロスケール基準電圧ＶＬを、それぞれ電源電圧ＶＤＤと接地電圧ＧＮＤとして、広いダイナミックレンジで使用する場合、アナログ入力電圧ＶＡの大きさによっては、内部電圧ＶＮが電源電圧ＶＤＤ以上（或いは接地電圧ＧＮＤ以下）となることがあり、ＣＭＯＳトランジスタで構成するスイッチ２，３が寄生ダイオードによって正常に動作せず、キャパシタ１の電荷が放電されて変換精度が劣化するという問題があった。
【００１５】
本発明は、広いダイナミックレンジで使用する逐次比較型のＡＤＣにおける変換精度の劣化防止を目的としている。
【課題を解決するための手段】
【００１６】
本発明のＡＤＣは、それぞれＣ／２ｉ（但し、ｉは０からｎ−１までの整数）の静電容量を有し、一端が内部ノードに接続されたｎ個の比較キャパシタと、ホールド動作時にアナログ入力電圧を選択し、比較動作時には第１基準電圧を選択して出力する第１スイッチと、前記ｎ個の比較キャパシタに対応して与えられる切替信号に従って、該比較キャパシタの他端を前記第１スイッチの出力側または第２基準電圧に接続するスイッチ群と、Ｃ／２ｎ−１の静電容量を有し、一端が前記内部ノードに接続され、他端が前記第１スイッチの出力側に接続された補助キャパシタと、Ｃ／２ｘ（但し、ｘは２または３）の静電容量を有し、一端に前記第１基準電圧が与えられ、他端がホールド動作時と最上位ビットの比較動作時にのみオン状態になる第２スイッチを介して前記内部ノードに接続される補正キャパシタと、前記内部ノードのレベルを閾値電圧と比較して比較結果を出力するインバータと、ホールド動作時に前記インバータの入出力間を短絡して前記内部ノードに前記閾値電圧を発生させる第３スイッチと、比較動作時に前記インバータの比較結果に従って前記切替信号を切り替え、前記内部ノードのレベルが前記閾値電圧に一致するように前記スイッチ群を制御する逐次比較制御部と、前記逐次比較制御部から出力される前記切替信号に対応するディジタル値に、前記補正キャパシタの静電容量に対応するディジタル値を加算してディジタル出力信号を出力する加算器とを備えたことを特徴としている。
【発明の効果】
【００１７】
本発明では、ホールド動作中に比較キャパシタと補助キャパシタを（アナログ入力電圧−閾値電圧）に充電すると共に、補正キャパシタを（第１基準電圧−閾値電圧）に充電しておき、ＭＳＢの判定でこの補正キャパシタをＭＳＢ以外の比較キャパシタに並列に接続している。これにより、ＭＳＢ判定時の内部ノードのレベルの変動量が減少し、第１基準電圧から第２基準電圧までの範囲外のレベルになるおそれがなくなり、変換精度の劣化を防止することができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
補正キャパシタの静電容量をＣ／２３とし、この補正キャパシタの一端を第１スイッチの出力側に接続し、他端をホールド動作時と最上位ビットの比較動作時にのみオン状態になる第２スイッチを介して内部ノードに接続しても良い。
【実施例１】
【００１９】
図１は、本発明の実施例１を示すＡＤＣの構成図である。
このＡＤＣは、重み付けされたキャパシタ・アレイの電荷を使用する逐次比較型のもので、静電容量がそれぞれ、Ｃ，Ｃ／２，Ｃ／４，…，Ｃ／２ｎ−１に重み付けされたｎ個の比較キャパシタ１１１，１１２，１１３，…，１１ｎと、トータルの静電容量を２Ｃに合わせるために、静電容量がＣ／２ｎ−１に設定されたｎ＋１番目の補助キャパシタ１１ｎ＋１を有しており、これらのキャパシタの一端が、内部ノードＮに共通に接続されている。比較キャパシタ１１１〜１１ｎの他端は、スイッチ群を構成するスイッチ１２１，１２２，１２３，…，１２ｎの端子Ｘにそれぞれ接続されている。スイッチ１２１〜１２ｎは、端子Ｘの他に端子Ａ，Ｂを有し、それぞれ切替信号Ｓ１〜Ｓｎに従って端子Ｘと端子Ａまたは端子Ｂとの間を切り替えて接続するものである。
【００２０】
スイッチ１２１〜１２ｎの端子Ａはスイッチ１３の端子Ｘに接続され、これらのスイッチ１２１〜１２ｎの端子Ｂには、第２基準電圧（例えば、フルスケール基準電圧）ＶＨが与えられている。また、内部ノードＮとスイッチ１３の端子Ｘの間には、補助キャパシタ１１ｎ＋１が接続されている。スイッチ１３は、スイッチ１２１〜１２ｎと同様に、端子Ｘの他に端子Ａ，Ｂを有し、切替信号Ｓａに従って端子Ｘと端子Ａまたは端子Ｂとの間を切り替えて接続するものである。スイッチ１３の端子Ａ，Ｂには、それぞれアナログ入力電圧ＶＡと第１基準電圧（例えば、ゼロスケール基準電圧）ＶＬが与えられている。
【００２１】
また、このＡＤＣは、一端がゼロスケール基準電圧ＶＬに接続され、静電容量がＣ／２ｘ（但し、ｘ＝２または３）に設定された補正キャパシタ１４を有している。補正キャパシタ１４には、並列にスイッチ１５が接続され、制御信号Ｓｂによって短絡されるようになっている。補正キャパシタ１４の他端は、制御信号Ｓｃによってオン・オフ制御されるスイッチ１６を介して内部ノードＮに接続されている。尚、補正キャパシタ１４は、最上位ビットＭＳＢを判定するときに、内部ノードＮの内部電圧ＶＮがＶＨ〜ＶＬの範囲から外れることを防止するためのもので、その静電容量を大きくすれば補正量も大きくなるが、実際にはあまり大きくする必要はなく、また大きくすると所要面積も広くなるので、ｘ＝３程度で十分である。
【００２２】
更に、内部ノードＮにはインバータ２１が接続され、このインバータ２１の出力側には、キャパシタ２２を介してインバータ２３が接続されている。インバータ２１，２３の入出力間には、それぞれスイッチ２４，２５が接続され、制御信号Ｓｄによって短絡されるように構成されている。インバータ２１は、内部ノードＮの内部電圧ＶＮをその閾値電圧ＶＴと比較し，その比較結果を“Ｈ”，“Ｌ”の２値信号として出力するものである。インバータ２３は、インバータ２１から出力される２値信号を反転して判定信号Ｓｊを出力するものである。また、キャパシタ２２は、インバータ２１，２３の閾値電圧の差を打ち消すためのものである。判定信号Ｓｊは、逐次比較制御部２６に与えられている。
【００２３】
逐次比較制御部２６は、マイクロプロセッサ等で構成され、スイッチ１２１〜１２ｎに対する切替信号Ｓ１〜Ｓｎ、スイッチ１３に対する切替信号Ｓａ、スイッチ１５に対する制御信号Ｓｂ、スイッチ１６に対する制御信号Ｓｃ、及びスイッチ２４，２５に対する制御信号Ｓｄを所定の順序で出力すると共に、判定信号Ｓｊに基づいて切替信号Ｓ１〜Ｓｎを制御してスイッチ１２１〜１２ｎを順次切り替え、アナログ入力電圧ＶＡに対応する内部電圧ＶＮが得られる切替信号Ｓ１〜Ｓｎの組み合わせを決定するものである。即ち、逐次比較制御部２６は、比較動作時に判定信号Ｓｊに従って切替信号Ｓ１〜Ｓｎを切り替え、内部電圧ＶＮが閾値電圧ＶＴに一致するようにスイッチ１２１〜１２ｎを制御する物である。更に、切替信号Ｓ１〜Ｓｎは、加算器２７にも与えられるようになっている。
【００２４】
加算器２７は、切替信号Ｓ１〜Ｓｎに対応するディジタル値と、キャパシタ１４の静電容量の分母である２ｘに対応するディジタル値を加算するものである。これによって、最下位ビットＬＳＢまでの変換が終了した段階で、下位ｘビット目からのずれを正しい値に戻すことができる。加算器２７の加算結果は、出力レジスタ２８に与えられるようになっており、逐次比較制御部２６によって切替信号Ｓ１〜Ｓｎの組み合わせが決定されたときに、制御信号Ｓｏによってこの出力レジスタ２８に保持され、ディジタル出力信号ＤＯとして出力されるようになっている。
【００２５】
なお、スイッチ１２１〜１２ｎ，１３は、図１の左下側に示すように、ＣＭＯＳトランジスタで構成されている。
【００２６】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
【００２７】
変換を開始する前に、逐次比較制御部２６は、切替信号Ｓ１〜Ｓｎ，Ｓａを“Ｈ”に設定してスイッチ１２１〜１２ｎ，１３を端子Ａ側に切り替え、キャパシタ１１１〜１１ｎ＋１の他端にアナログ入力電圧ＶＡを与える。また、制御信号Ｓｄを“Ｈ”に設定してインバータ２１，２３の入出力間を短絡し、内部ノードＮの内部電圧ＶＮをインバータ２１の閾値電圧ＶＴに一致させる。これにより、キャパシタ１１１〜１１ｎ＋１は、ＶＴ−ＶＡに充電される。更に、制御信号Ｓｂ，Ｓｃを、それぞれ“Ｈ”，“Ｌ”に設定する。これにより、キャパシタ１４は内部ノードＮから切り離され、短絡されて蓄積されていた電荷は放電される。
【００２８】
図３の時刻Ｔ０において、ホールド動作が開始され、逐次比較制御部２６は、制御信号Ｓｂ，Ｓｃを、それぞれ“Ｌ”，“Ｈ”に切り替える。これにより、内部ノードＮとゼロスケール基準電圧ＶＬの間に補正キャパシタ１４が接続され、この補正キャパシタ１４はＶＴ−ＶＬに充電される。従って、補正キャパシタ１４に蓄積された電荷をＱＸ０、比較キャパシタ１１１に蓄積された電荷をＱＡ０、比較キャパシタ１１２〜１１ｎと補助キャパシタ１１ｎ＋１に蓄積された合計の電荷をＱＢ０とすると、電荷ＱＸ０，ＱＡ０，ＱＢ０は次の（１）式で表される。
ＱＸ０＝Ｃ／２ｘ（ＶＬ−ＶＴ）
ＱＡ０＝Ｃ（ＶＡ−ＶＴ）
ＱＢ０＝Ｃ（ＶＡ−ＶＴ）    ・・・（１）
【００２９】
時刻Ｔ１において、比較動作が開始され、まず最上位ビットＭＳＢの判定が行われる。切替信号Ｓａ，Ｓ１と制御信号Ｓｄが“Ｌ”に切り替えられる。切替信号Ｓａ，Ｓ１によりスイッチ１２１，１３が端子Ｂ側に切り替えられ、比較キャパシタ１１１の他端はフルスケール基準電圧ＶＨとなり、比較キャパシタ１１２〜１１ｎと補助キャパシタ１１ｎ＋１の他端はゼロスケール基準電圧ＶＬとなる。また、制御信号Ｓｄによりスイッチ２４，２５がオフ状態となり、インバータ２１，２３は通常の動作状態となって閾値電圧ＶＴを基準電圧とする比較器として動作する。これにより、内部ノードＮの内部電圧ＶＮは、キャパシタ間の電荷配分によって変化する。電荷配分後のキャパシタ１４の電荷をＱＸ１、キャパシタ１１１の電荷をＱＡ１、キャパシタ１１２〜１１ｎ＋１の合計の電荷をＱＢ１とすると、電荷ＱＸ１，ＱＡ１，ＱＢ１は次の（２）式で表される。
ＱＸ１＝Ｃ／２ｘ（ＶＬ−ＶＮ）
ＱＡ１＝Ｃ（ＶＨ−ＶＮ）
ＱＢ１＝Ｃ（ＶＬ−ＶＮ）    ・・・（２）
【００３０】
時刻Ｔ１の前後におけるキャパシタの電荷の合計は変化していないので、次式が成立する。
ＱＸ０＋ＱＡ０＋ＱＢ０＝ＱＸ１＋ＱＡ１＋ＱＢ１
【００３１】
上の式に（１），（２）式を代入し、ＶＮについて解くと、内部電圧ＶＮは次の（３）式のようになる。
ＶＮ＝２x ／（２x+1 ＋１）×（ＶＨ−ＶＬ）
−｛２x+1 ／（２x+1 ＋１）×ＶＡ−ＶＴ｝    ・・・（３）
【００３２】
従って、最上位ビットＭＳＢの比較では、従来（ｘを無限大とした場合に相当する）に比べて内部電圧ＶＮは、（ＶＨ−ＶＬ）／（２x+1 ＋１）だけ低くなる。
【００３３】
内部電圧ＶＮはインバータ２１に与えられ、このインバータ２１の閾値電圧ＶＴと比較される。内部電圧ＶＮが閾値電圧ＶＴよりも高ければ、判定信号Ｓｊは“Ｈ”となる。また、内部電圧ＶＮが閾値電圧ＶＴよりも低ければ、判定信号Ｓｊは“Ｌ”となる。この判定信号Ｓｊにより、暫定的な最上位ビットＭＳＢｔが決定される。
【００３４】
判定信号Ｓｊが“Ｈ”のときは、スイッチ１２１を端子Ａ側に戻し、この判定信号Ｓｊが“Ｌ”のときは、スイッチ１２１をそのまま端子Ｂ側とする。ここでは、判定信号Ｓｊが“Ｈ”であったとする。
【００３５】
時刻Ｔ２において、第２ビット目の比較が行われる。制御信号Ｓｃを“Ｌ”に切り替える。これにより、スイッチ１６はオフとなり、静電容量Ｃ／２ｘの補正キャパシタ１４は内部ノードＮから切り離され、電荷配分が行われる比較キャパシタ１１１〜１１ｎと補助キャパシタ１１ｎ＋１の静電容量の合計は２Ｃとなる。
【００３６】
更に、選択信号Ｓ２を“Ｌ”にして、スイッチ１２２を端子Ｂ側に切り替える。例えばスイッチ１２１も端子Ｂ側の場合、合計の静電容量が３Ｃ／２の比較キャパシタ１１１，１１２の他端がフルスケール基準電圧ＶＨとなり、合計の静電容量がＣ／２の比較キャパシタ１１３〜１１ｎと補助キャパシタ１１ｎ＋１の他端がゼロスケール基準電圧ＶＬとなる。従って、内部ノードＮの内部電圧ＶＮは、（ＶＨ−ＶＬ）／４＋ＶＴ−ＶＡとなる。これにより、（ＶＨ−ＶＬ）／４＞ＶＡであれば、判定信号Ｓｊは“Ｈ”となり、（ＶＨ−ＶＬ）／４＜ＶＡであれば、判定信号Ｓｊは“Ｌ”となる。このような手順を順次行うことにより、暫定的な最上位ビットＭＳＢｔから最下位ビットＬＳＢまでのｎビットが決定される。
【００３７】
この時点で逐次比較制御部２６から出力される切替信号Ｓ１〜Ｓｎの組み合わせは、暫定的な最上位ビットＭＳＢｔから最下位ビットＬＳＢまでのｎビットに対応している。切替信号Ｓ１〜Ｓｎは、加算器２７に与えられ、この加算器２７によって切替信号Ｓ１〜Ｓｎに対応するディジタル値と、補正キャパシタ１４の容量Ｃ／２ｘに対応するディジタル値が加算される。これにより、暫定的な最上位ビットＭＳＢｔを決定するときに差し引かれていた２ｘが補正され、最終的な最上位ビットＭＳＢを有する全ビットが確定する。
【００３８】
そして、加算器２７の加算結果は、逐次比較制御部２６から出力される制御信号Ｓｏに従って出力レジスタ２８に保持され、ディジタル出力信号ＤＯとして出力される。
【００３９】
以上のように、この実施例１のＡＤＣは、電荷調整用のキャパシタ１４を設け、最上位ビットＭＳＢの判定時に、このキャパシタ１４の静電容量によって内部電圧ＶＮの変動幅を小さくして閾値電圧と比較して暫定的な最上位ビットＭＳＢｔを決定している。更に、最下位ビットＬＳＢまでの比較が終了した時点で、低下させた電圧分を補正してディジタル出力信号ＤＯを得るようにしている。これにより、内部電圧ＶＮを電源電圧ＶＤＤ〜接地電圧ＧＮＤの範囲に収めることが可能になり、ＣＭＯＳトランジスタで構成するスイッチの寄生ダイオードによるキャパシタの放電をなくすことができる。従って、広いダイナミックレンジで使用する逐次比較型のＡＤＣにおける変換精度の劣化を防止することができるという利点がある。
【実施例２】
【００４０】
図４は、本発明の実施例２を示すＡＤＣの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４１】
このＡＤＣは、図１中の補正キャパシタ１４とスイッチ１５を削除すると共に、スイッチ１３の端子Ｘと内部ノードＮの間に、スイッチ１６を介して補正キャパシタ１７を設けたものである。補正キャパシタ１７の静電容量は、図１中の補正キャパシタ１４と同様に、Ｃ／２ｘ（但し、ｘ＝２または３）に設定されている。その他の構成は、図１と同様である。
【００４２】
図５は、図４の動作を示す信号波形図である。以下、この図５を参照しつつ、図４の動作を説明する。
【００４３】
時刻Ｔ１０において、ホールド動作が開始され、逐次比較制御部２６は、切替信号Ｓ１〜Ｓｎ，Ｓａを“Ｈ”に設定してスイッチ１２１〜１２ｎ，１３を端子Ａ側に切り替え、比較キャパシタ１１１〜１１ｎと補助キャパシタ１１ｎ＋１の一端にアナログ入力電圧ＶＡを与える。また、制御信号Ｓｄを“Ｈ”に設定し、スイッチ２４，２５によってインバータ２１，２３を短絡し、内部ノードＮの内部電圧ＶＮをインバータ２１の閾値電圧ＶＴに一致させる。更に、制御信号Ｓｃを“Ｌ”に設定し、補正キャパシタ１７を内部ノードＮに接続する。これにより、比較キャパシタ１１１〜１１ｎと補助キャパシタ１１ｎ＋１、及び補正キャパシタ１７は、ＶＴ−ＶＡに充電される。
【００４４】
時刻Ｔ１１において、比較動作が開始され、まず最上位ビットＭＳＢの判定が行われる。切替信号Ｓａ，Ｓ１と制御信号Ｓｄが“Ｌ”に切り替えられる。切替信号Ｓａ，Ｓ１によってスイッチ１２１，１３が端子Ｂ側に切り替えられ、比較キャパシタ１１１の他端はフルスケール基準電圧ＶＨとなり、比較キャパシタ１１２〜１１ｎと補助キャパシタ１１ｎ＋１、及び補正キャパシタ１７の他端はゼロスケール基準電圧ＶＬとなる。また、制御信号Ｓｄによってインバータ２１，２３は通常の動作状態となり、閾値電圧ＶＴを基準電圧とする比較器として動作する。これにより、内部ノードＮの内部電圧ＶＮは、キャパシタ間の電荷配分によって変化する。従って、最上位ビットＭＳＢの比較では、従来に比べて内部電圧ＶＮは低くなる。
【００４５】
内部電圧ＶＮはインバータ２１に与えられ、このインバータ２１の閾値電圧ＶＴと比較される。内部電圧ＶＮが閾値電圧ＶＴよりも高ければ、判定信号Ｓｊは“Ｈ”となり、内部電圧ＶＮが閾値電圧ＶＴよりも低ければ、判定信号Ｓｊは“Ｌ”となる。判定信号Ｓｊにより、暫定的な最上位ビットＭＳＢｔが決定される。判定信号Ｓｊが“Ｈ”のときは、スイッチ１２１を端子Ａ側に戻し、この判定信号Ｓｊが“Ｌ”のときは、スイッチ１２１をそのまま端子Ｂ側とする。ここでは、判定信号Ｓｊが“Ｈ”であったとする。
【００４６】
時刻Ｔ１２において、第２ビット目の比較が行われ、制御信号Ｓｃを“Ｌ”に切り替える。これにより、スイッチ１６はオフ状態となり、静電容量Ｃ／２ｘの補正キャパシタ１７は内部ノードＮから切り離され、電荷配分が行われる比較キャパシタ１１１〜１１ｎと補助キャパシタ１１ｎ＋１の静電容量の合計は２Ｃとなる。これ以降の動作は、実施例１と同様である。
【００４７】
以上のように、この実施例２のＡＤＣは、電荷調整用の補正キャパシタ１７を設け、最上位ビットＭＳＢの判定時に、この補正キャパシタ１７の静電容量を加えることによって内部電圧ＶＮの変動幅を小さくし、閾値電圧ＶＴと比較して暫定的な最上位ビットＭＳＢｔを決定している。これにより、実施例１よりも若干簡素化した構成で同様の利点が得られる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１を示すＡＤＣの構成図である。
【図２】従来のＡＤＣの構成図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の実施例２を示すＡＤＣの構成図である。
【図５】図４の動作を示す信号波形図である。
【符号の説明】
【００４９】
１１１〜１１ｎ    比較キャパシタ
１１ｎ＋１    補助キャパシタ
１４，１７    補正キャパシタ
１２１〜１２ｎ，１３，１５，１６，２４，２５    スイッチ
２１，２３    インバータ
２６    逐次比較制御部
２７    加算器
２８    出力レジスタ
【図１】
2007116337.tif 000003
【図２】
2007116337.tif 000004
【図３】
2007116337.tif 000005
【図４】
2007116337.tif 000006
【図５】
2007116337.tif 000007