(57)【要約】【課題】より低い電圧の印加によって溶断可能であって、しかも溶断に要する熱量を低減可能なヒューズ素子、及びヒューズ素子を備えた半導体装置、並びに半導体装置の製造方法を提供する。【解決手段】ヒューズ素子は、半導体基板上に少なくともシリコンと、このシリコンよりも融点が低い元素とで形成した導電層と、この導電層の上面に形成した金属シリサイド層とで形成する。シリコンよりも融点が低い元素はゲルマニウムとする。特に、半導体基板には、上面に金属シリサイド層を設けたシリコン−ゲルマニウム層からなるベース引き出し電極を備えたバイポーラトランジスタが形成されており、導電層はバイポーラトランジスタにおけるシリコン−ゲルマニウム層の形成にともなってヒューズ素子部分に形成されたシリコン−ゲルマニウム層で形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に少なくともシリコンと、このシリコンよりも融点が低い元素とで形成した導電層と、
この導電層の上面に形成した金属シリサイド層と
を有するヒューズ素子。
【請求項２】
前記元素は、ゲルマニウムであることを特徴とする請求項１記載のヒューズ素子。
【請求項３】
半導体基板上に形成した所定形状の導電層から成るヒューズ素子を備えた半導体装置において、
前記ヒューズ素子の導電層は、少なくともシリコンと、このシリコンよりも融点が低い元素とで形成するとともに、前記導電層の上面には金属シリサイド層を設けたことを特徴とする半導体装置。
【請求項４】
前記元素は、ゲルマニウムであることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板上に形成した導電層を所定形状としてなるヒューズ素子と、
前記半導体基板上に形成したシリコン−ゲルマニウム層の上面に金属シリサイド層を設けてベース引き出し電極としたバイポーラトランジスタと
を備えた半導体装置において、
前記シリコン−ゲルマニウム層で前記ヒューズ素子の前記導電層を形成するとともに、この導電層の上面に金属シリサイド層を設けたことを特徴とする半導体装置。
【請求項６】
半導体基板上に形成した所定形状の導電層から成るヒューズ素子を備えた半導体装置の製造方法において、
少なくともシリコンと、シリコンよりも融点が低い元素とで前記導電層を前記半導体基板上に形成する工程と、
前記導電層を所定形状にパターンニングする工程と、
パターンニングされた前記導電層の上面に金属シリサイド層を形成する工程と
により前記ヒューズ素子を形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記元素は、ゲルマニウムであることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記導電層は、前記半導体基板上にシリコン−ゲルマニウム層を形成してバイポーラトランジスタを形成する際における前記シリコン−ゲルマニウム層で形成していることを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に形成したヒューズ素子、及びヒューズ素子を備えた半導体装置、並びに半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体基板上にトランジスタ素子やダイオード素子などを適宜形成することによって半導体回路が形成された半導体チップを備えた半導体装置では、形成した半導体回路における特性のバラツキを調整するために、トランジスタ素子やダイオード素子などの素子形成に合わせて複数のヒューズ素子が形成されている。
【０００３】
これらのヒューズ素子は、所定の電圧が印加されることによって溶断されて、半導体回路が所望の特性を有するようにしており、このようにヒューズ素子の溶断によって特性調整を行うためのトリミング回路が半導体回路には設けられている。
【０００４】
すなわち、トリミング回路には、図１０に一例を示すように、溶断用の電圧を印加するための電圧印加端子Vfuseに一端を接続するとともに、他端をグランドに接続したヒューズ素子f1,f2,f3を設け、特に、各ヒューズ素子f1,f2,f3は溶断を制御するトランジスタTr1,Tr2,Tr3を介してグランドにそれぞれ接続し、各ヒューズ素子f1,f2,f3の電圧印加端子Vfuse側において半導体回路の所要の配線Ｈにそれぞれ接続している。
【０００５】
トランジスタTr1,Tr2,Tr3は、半導体回路の特性を検査する検査装置から出力された信号を入力端子t1,t2,t3にそれぞれ入力することによってオン・オフ制御されており、特に、電圧印加端子Vfuseに所要の電圧が印加された状態において、所要のトランジスタTr1,Tr2,Tr3がオン状態となることによってヒューズ素子f1,f2,f3に電流が通電され、通電にともなう発熱によって溶断を生じさせているものである。
【０００６】
半導体基板にヒューズ素子を形成する場合には、半導体基板上に所要の厚みの多結晶シリコン層を形成し、この多結晶シリコン層を所定形状にパターンニングして導電層としている。
【０００７】
ただし、多結晶シリコン層でヒューズ素子を形成した場合には、ヒューズ素子は、多結晶シリコン中の不純物濃度に基づいて所要の抵抗を有した抵抗体となっているが、多結晶シリコンでは通電による加熱にともなって境界層(結晶粒と結晶粒の間の層)の一部が高電流密度の通電状態となり、これにより境界層における局部的な融解が生じ、溶解部分において不純物の偏析が生じ、その結果、境界層内の不純物濃度の局部集中を生じさせることとなって多結晶シリコンの抵抗を低下させることとなっていた。
【０００８】
すなわち、図１１に示すように、ヒューズ素子に通電する一定時間当たりの電流量を多くすればするほどヒューズ素子の抵抗が小さくなり、この抵抗の減少を利用することによってヒューズ素子を溶断しやすくすることができるが、このような抵抗の減少が生じる電流をヒューズ素子に通電させるためには、図１２に示すように、電圧印加端子には１０Ｖ以上の電圧を印加させる必要があった。
【０００９】
しかしながら、昨今の半導体装置の高集積化及び高速化にともなって、半導体装置に形成されるトランジスタの耐圧特性が低くなっており、ヒューズ素子の溶断のために電圧印加端子に高電圧を印加した際には、ヒューズ素子への通電を制御しているトランジスタがスイッチング機能を果たさず、ヒューズ素子の溶断が行えないおそれがあった。
【００１０】
そこで、ヒューズ素子に接続したトランジスタだけを別工程で製造することにより、トランジスタを高耐圧特性化することは可能であるが、この場合には、専用の別工程でトランジスタを形成することにより製造コストが増大するおそれがあった。
【００１１】
したがって、ヒューズ素子の抵抗を小さくして、ヒューズ素子の溶断のために印加する電圧をできるだけ低くすることが検討されており、その一つとしてヒューズ素子となる多結晶シリコン層の上面に金属シリサイド層を形成することによってヒューズ素子の抵抗を低減させることが提案されている（例えば、特許文献１参照。）。
【００１２】
すなわち、多結晶シリコン層の上面に金属シリサイド層を形成した場合には、図１３に示すように、ヒューズ素子に印加した電圧に対するヒューズ素子の通電量を大きくすることができるので、ヒューズ素子に印加する電圧をより低くしながらヒューズ素子を溶断させることができる。
【特許文献１】特開平５−５３０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、多結晶シリコン層の上面に金属シリサイド層を形成した場合には、金属シリサイド層において密度の増大が生じていることによって、この金属シリサイド層部分まで溶断するためにはより多くの熱量が必要となるおそれがあった。
【００１４】
すなわち、多結晶シリコン層では、密度が2.33g/cm3であるのに対して、例えば多結晶シリコン層上にコバルトを積層してコバルトシリサイドを形成した場合には、密度が6.6g/cm3となり、計算上では多結晶シリコン層のみで形成したヒューズ素子の切断に要する熱量に対して、多結晶シリコン層の上面にコバルトシリサイド層を形成したヒューズ素子の切断には1.4倍の熱量が必要であって、溶断が生じる熱量に達するまでに多くの時間を要することとなり、ヒューズ素子以外の素子に対して熱的なダメージを与えるおそれがあった。
【００１５】
本発明者はこのような現状に鑑み、より低い電圧の印加によって溶断可能であって、しかも溶断に要する熱量を低減可能なヒューズ素子を開発すべく研究を行って、本発明を成すに至ったものである。
【課題を解決するための手段】
【００１６】
本発明のヒューズ素子では、半導体基板上に少なくともシリコンと、このシリコンよりも融点が低い元素とで形成した導電層と、この導電層の上面に形成した金属シリサイド層とで構成した。さらに、前記元素をゲルマニウムとしたことにも特徴を有するものである。
【００１７】
また、本発明の半導体装置では、半導体基板上に形成した所定形状の導電層から成るヒューズ素子を備えた半導体装置において、ヒューズ素子の導電層は、少なくともシリコンと、このシリコンよりも融点が低い元素とで形成するとともに、導電層の上面には金属シリサイド層を設けた。さらに、前記元素をゲルマニウムとしたことにも特徴を有するものである。
【００１８】
また、本発明の半導体装置では、半導体基板上に形成した導電層を所定形状としてなるヒューズ素子と、半導体基板上に形成したシリコン−ゲルマニウム層の上面に金属シリサイド層を設けてベース引き出し電極としたバイポーラトランジスタとを備えた半導体装置において、シリコン−ゲルマニウム層でヒューズ素子の導電層を形成するとともに、この導電層の上面に金属シリサイド層を設けた。
【００１９】
また、本発明の半導体装置の製造方法では、半導体基板上に形成した所定形状の導電層から成るヒューズ素子を備えた半導体装置の製造方法において、少なくともシリコンと、シリコンよりも融点が低い元素とで導電層を半導体基板上に形成する工程と、導電層を所定形状にパターンニングする工程と、パターンニングされた導電層の上面に金属シリサイド層を形成する工程とによりヒューズ素子を形成することとした。
【００２０】
さらには、前記元素をゲルマニウムとしたことにも特徴を有し、また、導電層は、半導体基板上にシリコン−ゲルマニウム層を形成してバイポーラトランジスタを形成する際におけるシリコン−ゲルマニウム層で形成していることにも特徴を有するものである。
【発明の効果】
【００２１】
請求項１記載の発明によれば、半導体基板上に少なくともシリコンと、このシリコンよりも融点が低い元素とで形成した導電層と、この導電層の上面に形成した金属シリサイド層とでヒューズ素子を構成したことによって、導電層の融点を低減させることができるので、少ない熱量で溶断可能なヒューズ素子を提供できる。しかも、金属シリサイド層によって、溶断のために印加する電圧をより低くすることができる。
【００２２】
請求項２記載の発明によれば、請求項１記載のヒューズ素子において、導電層に添加した元素をゲルマニウムとすることにより、導電層を極めて容易に形成できる。
【００２３】
請求項３記載の発明によれば、半導体基板上に形成した所定形状の導電層から成るヒューズ素子を備えた半導体装置において、ヒューズ素子の導電層は、少なくともシリコンと、このシリコンよりも融点が低い元素とで形成するとともに、導電層の上面には金属シリサイド層を設けたことによって、導電層の融点を低減させることができるので、少ない熱量で溶断可能なヒューズ素子を備えた半導体装置を提供できる。特に、ヒューズ素子における溶断によって発生した熱による損傷が生じることのない半導体装置を提供できる。
【００２４】
請求項４記載の発明によれば、請求項３記載の半導体装置において、導電層に添加した元素をゲルマニウムとすることにより、導電層を極めて容易に形成でき、安価な半導体装置を提供できる。
【００２５】
請求項５記載の発明によれば、半導体基板上に形成した導電層を所定形状としてなるヒューズ素子と、半導体基板上に形成したシリコン−ゲルマニウム層の上面に金属シリサイド層を設けてベース引き出し電極としたバイポーラトランジスタとを備えた半導体装置において、シリコン−ゲルマニウム層でヒューズ素子の導電層を形成するとともに、この導電層の上面に金属シリサイド層を設けたことによって、導電層の融点を低減させることができるので、少ない熱量で溶断可能なヒューズ素子を備えた半導体装置を提供できる。特に、ヒューズ素子における溶断によって発生した熱による損傷が生じることのない半導体装置を提供できる。
【００２６】
請求項６記載の発明によれば、半導体基板上に形成した所定形状の導電層から成るヒューズ素子を備えた半導体装置の製造方法において、少なくともシリコンと、シリコンよりも融点が低い元素とで導電層を半導体基板上に形成する工程と、導電層を所定形状にパターンニングする工程と、パターンニングされた導電層の上面に金属シリサイド層を形成する工程とによりヒューズ素子を形成することによって、少ない熱量で溶断可能なヒューズ素子を備えた半導体装置を製造可能とすることができる。
【００２７】
請求項７記載の発明によれば、請求項６記載の半導体装置の製造方法において、導電層に添加する元素をゲルマニウムとすることにより、導電層を極めて容易に形成できる。
【００２８】
請求項８記載の発明によれば、請求項６記載の半導体装置の製造方法において、導電層は、半導体基板上にシリコン−ゲルマニウム層を形成してバイポーラトランジスタを形成する際におけるシリコン−ゲルマニウム層で形成していることによって、製造コストの増大を招くことなく導電層を極めて容易に形成できる。
【発明を実施するための最良の形態】
【００２９】
本発明のヒューズ素子、及びヒューズ素子を備えた半導体装置、並びに半導体装置の製造方法では、導電層上に金属シリサイド層を備えたヒューズ素子であって、導電層をシリコンよりも融点が低い元素をシリコンに添加して、その元素とシリコンとで形成しているものである。
【００３０】
このように、導電層に低融点の元素を含有させることによって導電層の融点を低減させることができ、少ない熱量で導電層に溶断を生じさせることができる。
【００３１】
したがって、このヒューズ素子が形成された半導体装置における他の素子に、ヒューズ素子の溶断にともなって発生した熱による破損あるいは機能低下などのダメージが生じることを防止でき、半導体装置の品質向上を図ることができる。
【００３２】
さらに、シリコンよりも低融点の元素をゲルマニウムとした場合には、通常の半導体装置の製造ラインに大きな変更を加えることなく導電層への添加可能であるので、製造コストの増大を招くことなく低融点の導電層を形成できる。しかも、ゲルマニウムの添加量を精度よく制御できるので、導電層の導電率のコントロールを確実に行うことができる。
【００３３】
特に、導電層に加えるゲルマニウムの添加量は、導電層におけるシリコンに対する組成比で0.1以上となるように比較的多量に加えておくことが望ましい。
【００３４】
以下において、図面に基づいて本発明の実施形態を詳説する。図１は、本実施形態のヒューズ素子の断面模式図である。
【００３５】
本実施形態のヒューズ素子は、エピタキシャル層11及び酸化シリコン膜17が形成された半導体基板10上に、少なくともシリコンと、シリコンよりも融点が低い元素であるゲルマニウムとで形成したシリコン−ゲルマニウム層19からなる導電層を所定形状に形成し、このシリコン−ゲルマニウム層19上にコバルトシリサイド層22を形成しているものである。
【００３６】
シリコン−ゲルマニウム層19とコバルトシリサイド層22で形成したヒューズ本体は平坦化層23で被覆され、平坦化層23に設けた２つのコンタクトホール24に形成した引き出し電極25を介して所要の配線26に接続している。
【００３７】
本実施形態では、導電層をシリコン−ゲルマニウム層19で形成しているが、シリコンよりも融点が低くければゲルマニウム以外の元素を用いてもよい。また、シリコン−ゲルマニウム層19は、一般的にエピタキシャル成長で形成することによって極めて容易に形成できるが、多結晶シリコンにイオン注入を行って形成してもよく、シリコンよりも融点が低い元素が所定の割合で添加されていればよい。
【００３８】
このように、ヒューズ素子の導電層をシリコンよりも融点の低い元素を添加して形成したことにより、導電層の融点を低減させることができるので、少ない熱量でヒューズ素子を確実に溶断することができる。
【００３９】
ここで、ヒューズ素子の寸法を、幅0.5μｍ、長さ1.0μｍ、厚さ0.15μｍとし、シリコン−ゲルマニウム層19からなる導電層の厚みL1と、コバルトシリサイド層22からなる金属シリサイド層の厚みL2との比率、及び、ゲルマニウムの添加量をそれぞれ変動させて発熱量の解析を行った。解析結果を図２に示す。
【００４０】
導電層にゲルマニウムを添加しない場合には、標準的な製法で作成したヒューズ素子を溶断するのに必要な熱量は、約3.0×１０−１０[J]であった。
【００４１】
図２に示すように、金属シリサイド層の導電層に対する厚み比率（Ｌ２／（Ｌ１＋Ｌ２））が0.15〜0.3、ゲルマニウムの組成比が0.1〜0.5の間であれば、標準的な製法で形成したヒューズを溶断する場合と比べて、熱量を６〜２７％程度低減させることが可能である。
【００４２】
したがって、導電層には、ゲルマニウムの組成比を0.1以上とすることが望ましく、好適には0.1〜0.5である。
【００４３】
以下において、本実施形態の半導体装置の製造方法を詳説する。本実施形態の半導体装置では、シリコン−ゲルマニウム層を有するヘテロ接合バイポーラトランジスタを備えており、このヘテロ接合バイポーラトランジスタ（以下、「ＨＢＴ」と記載する。）は、半導体装置内の回路で使用される所要のトランジスタであってもよいし、従来技術の項で説明したヒューズ素子を溶断するための電圧の印加制御を行うスイッチング用のトランジスタであってもよい。
【００４４】
半導体装置は、本実施形態では、ｐ型のシリコン基板からなる半導体基板10を用いて形成している。半導体基板10には、所定位置にＨＢＴ用のｎ型のコレクタ埋め込み領域を形成するためにSb2O3によるｎ型不純物の固体ソース拡散を行っている。
【００４５】
この半導体基板10の上面には、エピタキシャル成長によってｎ型のエピタキシャル層11を形成している。このエピタキシャル層11の形成後に、図３に示すように、ｎ型不純物をエピタキシャル層11にまで拡散させてＨＢＴのコレクタ埋め込み領域13を形成している。本実施形態では、エピタキシャル層11は、抵抗率1〜5Ωcmで厚さ0.5〜1.0μmとしている。
【００４６】
次いで、半導体基板10の上面には、図４に示すようにLOCOS（Local Oxidation of Silicon）法によって素子分離膜14を形成し、さらに、所要の素子分離膜14にボロンなどのｐ型不純物をイオン注入して素子分離領域15を形成している。
【００４７】
次いで、半導体基板10におけるＨＢＴのコレクタ電極が形成される領域にリンなどのｎ型の不純物をイオン注入してコレクタ取り出し領域16を形成している。本実施形態では、150〜720keV、５×１０13〜１×１０14/cm2のドーズ量をもってリンをイオン注入している。
【００４８】
次いで、半導体基板10の上面には、図５に示すように、全面に減圧CVD法にてテトラエトキシシラン（TEOS）を用いて酸化シリコン膜17を形成している。酸化シリコン膜17は、本実施形態では100nm程度としており、酸化シリコン膜17の形成後、熱処理を施して緻密化している。
【００４９】
次いで、酸化シリコン膜17には、ＨＢＴにおけるベース領域部分に合わせたレジストマスクを形成し、このレジストマスクを用いてリンなどのｎ型の不純物をイオン注入してイオン注入領域18を形成している。本実施形態では、200〜350KeV、１×１０12〜５×１０1２/cm2のドーズ量をもってリンをイオン注入している。その後、前記レジストマスクを用いてドライエッチング及びウエットエッチングによってＨＢＴにおけるベース領域の酸化シリコン膜17を除去している。その後、前記レジストマスクを除去している。
【００５０】
次いで、半導体基板10の上面には、エピタキシャル成長によってシリコン−ゲルマニウム層19を形成している。このシリコン−ゲルマニウム層19は、超高真空CVD法、分子線エピタキシー法、減圧CVD法（RPCVD: reduced pressure chemical vapor deposition）のうちいずれかの方法によって、半導体基板10に全面的に形成している。
【００５１】
本実施形態のシリコン−ゲルマニウム層19では、ゲルマニウム濃度が10〜50atoms％、ボロン濃度が5×１０18〜1×１０20/cm3となるように、モノシラン（SiH4）、ゲルマン（GeH4）、ジボラン（B2H6）ガスなどの原料ガスの流量、成膜時間を制御している。シリコン−ゲルマニウム層19の代わりに、カーボンを添加したシリコン−ゲルマニウム−カーボン層を形成してもよい。
【００５２】
シリコン−ゲルマニウム層19の形成後、シリコン−ゲルマニウム層19の上面に所要のレジストマスクを形成してシリコン−ゲルマニウム層19をパターンニングすることにより、図６に示すように、ＨＢＴのベース領域及びベース引き出し領域と、ヒューズ素子領域を除いてシリコン−ゲルマニウム層19を除去している。このパターンニングにおいて、ヒューズ素子領域におけるシリコン−ゲルマニウム層19は所要の線幅の導電配線としている。
【００５３】
シリコン−ゲルマニウム層19の形成後、半導体基板10の上面には全面に減圧CVD法によって酸化シリコン膜20を形成し、さらに、この酸化シリコン膜20の上面に減圧CVD法によってリンなどのｎ型不純物を添加したアモルファスシリコン層21を形成している。酸化シリコン膜20は100nm程度とし、形成後には熱処理を行うことにより緻密化しており、アモルファスシリコン層21は、100〜150nm程度としている。
【００５４】
アモルファスシリコン層21の形成後、アモルファスシリコン層21の上面には所要のレジストマスクを形成して、ＨＢＴのエミッタ領域部分だけを残してアモルファスシリコン層21及び酸化シリコン膜20をエッチングにより除去し、図７に示すように、ＨＢＴのベース引き出し領域のシリコン−ゲルマニウム層19と、ヒューズ素子領域のシリコン−ゲルマニウム層19を露出させている。
【００５５】
その後、ＨＢＴのベース引き出し領域のシリコン−ゲルマニウム層19と、ヒューズ素子領域のシリコン−ゲルマニウム層19には、BF2を20〜50keVで２×１０1５〜５×１０1５/cm2のドーズ量にてイオン注入し、レジストマスクを除去している。
【００５６】
次いで、900〜1000℃、5〜30秒間のアニールを行って、アモルファスシリコン層21中のリンをシリコン−ゲルマニウム層19に拡散させるとともに、ＨＢＴのベース引き出し領域のシリコン−ゲルマニウム層19と、ヒューズ素子領域のシリコン−ゲルマニウム層19に注入したホウ素を活性化させている。
【００５７】
次いで、半導体基板10の上面には所要のレジストマスクを形成して、このレジストマスクを用いてコレクタ電極部部分の酸化シリコン膜17を除去している。その後、レジストマスクを除去している。
【００５８】
その後、半導体基板10の上面にはコバルト金属膜を形成し、加熱処理することによって、図８に示すように、ＨＢＴのベース引き出し領域のシリコン−ゲルマニウム層19上と、ヒューズ素子領域のシリコン−ゲルマニウム層19の上面、アモルファスシリコン層21の上面、及びコレクタ電極部にコバルトシリサイド層22を形成している。
【００５９】
特に、コバルトシリサイド層22は、シリコン−ゲルマニウム層19の厚みに対して、0.15〜0.3の比率になるよう形成している。本実施形態では、金属シリサイドとして、コバルトシリサイドを用いたが、ニッケルシリサイドやチタンシリサイドを用いてもよい。
【００６０】
その後、半導体基板10の上面には減圧CVD法によって全面に600〜1000nm程度の酸化膜からなる平坦化層23を形成して、この平坦化層23の上面を化学機械研磨（CMP）技術により平坦化し、図９に示すように、所定位置にコンタクトホール24を形成している。
【００６１】
コンタクトホール24にはそれぞれ導通材料を充填して引き出し電極25とし、所要の配線26に接続している（図１参照）。
【００６２】
このように、ヒューズ素子の導電層を、半導体基板10上にシリコン−ゲルマニウム層19を形成してバイポーラトランジスタを形成する際におけるシリコン−ゲルマニウム層19を用いることによって、製造コストの増大を招くことなく、しかも、製造工程も増やすことなく導電層を形成できる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態に係るヒューズ素子の断面模式図である。
【図２】金属シリサイド層の比率とゲルマニウムの添加量によるヒューズ素子の発熱量の解析結果グラフである。
【図３】本発明の実施形態に半導体装置の製造工程説明図である。
【図４】本発明の実施形態に半導体装置の製造工程説明図である。
【図５】本発明の実施形態に半導体装置の製造工程説明図である。
【図６】本発明の実施形態に半導体装置の製造工程説明図である。
【図７】本発明の実施形態に半導体装置の製造工程説明図である。
【図８】本発明の実施形態に半導体装置の製造工程説明図である。
【図９】本発明の実施形態に半導体装置の製造工程説明図である。
【図１０】トリミング回路の説明図である。
【図１１】ヒューズ素子における通電量に対する抵抗変動率を示すグラフである。
【図１２】ヒューズ素子に電圧を印加した際にヒューズに流れる電流量を示したグラフである。
【図１３】ヒューズ素子に電圧を印加した際にヒューズに流れる電流量を示したグラフである。
【符号の説明】
【００６４】
10  半導体基板
11  エピタキシャル層
13  コレクタ埋め込み領域
14  素子分離膜
15  素子分離領域
16  コレクタ取り出し領域
17  酸化シリコン膜
18  イオン注入領域
19  シリコン−ゲルマニウム層
20  酸化シリコン膜
21  アモルファスシリコン層
22  コバルトシリサイド層
23  平坦化層
24  コンタクトホール
25  引き出し電極
26  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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