(57)【要約】【課題】中周波域での電力送達およびデカップリング用の埋込みコンデンサのアレイを有するパッケージおよびその形成方法を提供する。【解決手段】本発明の一実施形態は、中周波域１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するデバイスであって、埋込みディスクリートセラミックコンデンサのアレイを前記パッケージに導入すること、および任意選択で平面コンデンサ層を含むデバイスを提供する。他の実施形態では、中周波域１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するデバイスであって、決定的に重要な中周波域でのコンデンサアレイのインピーダンス対周波数曲線は、目標とされるインピーダンス値以下のインピーダンス値をもたらすように構成される、互いに異なる共振周波数をもつ埋込みディスクリートセラミックコンデンサのアレイを使用することを含むデバイスを提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
中周波域１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するデバイスであって、
埋込みディスクリートセラミックコンデンサのアレイを前記パッケージに導入すること、および任意選択で平面コンデンサ層を含むことを特徴とするデバイス。
【請求項２】
少なくとも１つの平面コンデンサ層をさらに含むことを特徴とする請求項１に記載のデバイス。
【請求項３】
前記ディスクリートコンデンサのアレイは、平行に相互接続され、前記中周波域において互いに異なる共振周波数を有するコンデンサから構成されることを特徴とする請求項１または２のいずれかに記載のデバイス。
【請求項４】
互いに異なる共振周波数を有する前記コンデンサは、互いに異なるサイズ、形状、場所、および相互接続であることを特徴とする請求項３に記載のデバイス。
【請求項５】
中周波域１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するデバイスであって、
決定的に重要な中周波域での前記コンデンサアレイのインピーダンス対周波数曲線は、目標インピーダンス値以下のインピーダンス値をもたらすように構成される、互いに異なる共振周波数をもつ埋込みディスクリートセラミックコンデンサのアレイを使用することを含むことを特徴とするデバイス。
【請求項６】
最適化されたコンデンサアレイを設計する方法であって、
ａ．互いに異なるコンデンサ設計、サイズ、ビア相互接続部および相互接続を含む試験構造を構築するステップと、
ｂ．前記コンデンサの個々のキャパシタンス値、抵抗値、およびインダクタンス値、ならびにインピーダンス対周波数応答を測定するステップと、
ｃ．複数の前記コンデンサアレイが中間周波数インピーダンス目標を満足するための、合成のインピーダンス対周波数応答をモデル化するステップと、
ｄ．前記モデル化した結果に基づく構造を作製し試験するステップと
を含むことを特徴とする方法。
【請求項７】
請求項６に記載の方法によって形成されることを特徴とする最適化されたコンデンサアレイ。
【請求項８】
請求項７に記載の前記最適化されたコンデンサアレイを含むことを特徴とするデバイス。
【請求項９】
前記コンデンサアレイは、少なくとも１つの平面コンデンサを含むことを特徴とする請求項６に記載の方法。
【請求項１０】
前記ディスクリートコンデンサは、薄膜技術を使用して作製されることを特徴とする請求項１に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋込みコンデンサ層のアレイを使用することにより、クリーンな電力供給を提供する能力を実証する電子集積回路（ＩＣ）パッケージの、設計、レイアウト、および構造に関する。
【背景技術】
【０００２】
本発明は、デカップリングコンデンサの分野に関する。ＩＣパッケージ上のデカップリングコンデンサは、電圧変動を低減させ、給電を行い、配電の完全性を維持するために、しばしば不可欠である。表面実装技術（ＳＭＴ）デカップリングコンデンサは、それらの大きい導線インダクタンスのために、数百メガヘルツ超のデカップリングを提供できていない。オンチップコンデンサは、それらの小さいキャパシタンスのために、ギガヘルツの周波数でのみ有効である。
【０００３】
【特許文献１】米国特許第６，３１７，０２３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
こうした制限の結果、現在の技術を使用して十分にデカップリングできない、中周波域と呼ばれる周波数範囲が存在する。
【課題を解決するための手段】
【０００５】
本発明は、パッケージレベルでの、給電（電力送達）およびＩＣのデカップリングに対する解決策を提供する。本発明は、基板デカップリング方法のいくつかのインダクタンス問題を克服し、必要とされるオンチップキャパシタンスのサイズを低減させることによってチップ上のスペースを節約し、それによって、電源ノイズを低減させ、半導体スイッチング速度要件を満たすのに十分な電流を、特に高電流入力／出力（Ｉ／Ｏ）ドライバに低コストで供給することによって、デジタルおよびミックスドシグナルシステムの性能を向上させる。本発明者らは、こうした中域の周波数レベルに適合するコンデンサおよびパッケージを提供する。
【０００６】
本発明の一実施形態は、中周波域１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するためのデバイスであって、埋込みディスクリートセラミックコンデンサのアレイを前記パッケージに導入すること、および任意選択で平面コンデンサ層を含むデバイスを提供する。他の実施形態では、中周波域１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するためのデバイスであって、決定的に重要な中周波域でのコンデンサアレイのインピーダンス対周波数曲線は、目標とされるインピーダンス値以下のインピーダンス値をもたらすように構成される、互いに異なる共振周波数をもつ埋込みディスクリートセラミックコンデンサのアレイを使用することを含むデバイスを提供する。
【０００７】
さらに他の実施形態は、最適化されたコンデンサアレイを設計する方法であって、（ａ）試験構造を構築するステップであって、前記構造は、互いに異なるコンデンサ設計、サイズ、ビア相互接続部および相互接続を含むステップと、（ｂ）前記コンデンサの個々のキャパシタンス値、抵抗値、およびインダクタンス値、ならびにインピーダンス対周波数応答を測定するステップと、（ｃ）複数の前記コンデンサアレイが中間周波数インピーダンス目標を満足するための、合成のインピーダンス対周波数応答をモデル化するステップと、（ｄ）前記モデル化した結果に基づく構造を作製し試験するステップとを含む方法を提供する。また、本発明は、上記の方法によって形成される最適化されたコンデンサアレイ、およびその最適化されたコンデンサアレイを備えるデバイスも提供する。
【発明を実施するための最良の形態】
【０００８】
本発明の目的は、十分な給電およびクリーンな電力送達パッケージを提供するように中周波域に対処する電子ＩＣパッケージの構造において埋込みコンデンサアレイを使用することにある。埋込みコンデンサアレイは、パッケージの積層内で大きい誘電率をもつ薄い誘電体を使用することによって形成される。
【０００９】
本発明の一実施形態では、中周波域約１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するデバイスであって、前記パッケージに、埋込みディスクリートセラミックコンデンサのアレイを導入すること、および任意選択で平面コンデンサ層を含むデバイスを提供する。
【００１０】
本発明の他の実施形態では、クリーンな電力送達パッケージを提供するように、中周波域に対処する、埋込みコンデンサアレイを使用する。埋込みコンデンサアレイは、パッケージの積層内の、大きい誘電率をもつ薄い誘電体を使用することによって形成される。ディスクリート埋込みコンデンサのアレイは、平行に接続されてもよいし、あるいはその他の場所で個々に接続されてもよく、また、異なる共振周波数を有し、異なるサイズおよび形状であるコンデンサから構成されてもよい。
【００１１】
図１は、埋込みコンデンサ層をもつパッケージの断面図を示している。ディスクリートコンデンサアレイは、図１に示されている連続平面コンデンサ層で補完することができる。図２は、パッケージ内の埋込みコンデンサアレイのレイアウトを示している。互いに異なるサイズのコンデンサが、このアレイを構成している。本明細書では、アレイを、要素のグループまたは配列として定義する。本発明では、アレイの要素は、コンデンサ、具体的にはディスクリートコンデンサである。
【００１２】
様々なサイズのコンデンサを使用する根本的理由は、各コンデンサに関連したキャパシタンス、等価直列抵抗（ＥＳＲ）、および等価直列インダクタンス（ＥＳＬ）が互いに異なっており、互いに異なる共振周波数に換算されることにある。本発明では、少なくとも２つのディスクリートコンデンサが必要とされる。最適な性能のためには、それらのディスクリートコンデンサは、集積回路の近くに配置されるべきである。また、コンデンサをチップの電源／接地はんだボールに接続するビアも、アレイの性能に影響を与える。ビアおよびコンデンサを適切に協調設計することにより、検討中の周波数範囲を目標とすることができる。一実施形態では、コンデンサは、チップレベルで電力送達ネットワークの入力インピーダンスの低い目標インピーダンス要件を満たすために、互いに平行に接続される。特定のタイプの使用に必要とされるコンデンサの数は、個々のコンデンサの直列抵抗から決定することができる。直列抵抗を平行結合したものは、目標インピーダンス要件未満となるべきである。コンデンサの周波数応答は、パッケージ内のそのコンデンサの位置に非常に敏感である。
【００１３】
ディスクリートコンデンサは一般に、サイズが０．２５から５ミリメートルの範囲である。一実施形態では、その範囲は、０．５から３ミリメートルである。しかし、ディスクリートコンデンサは、考えられるどんなサイズ範囲も可能であることが、当業者には理解されている。一実施形態では、アレイを構成する少なくとも２つのディスクリートコンデンサは、異なるサイズである。
【００１４】
こうした低ＥＳＬコンデンサを、プロセッサの「ダイの影」に配置することができることは重要である。これらのコンデンサをダイの影の外部に配置することは好ましくない。経路の問題を引き起こし、インダクタンスおよび抵抗の増加により、コンデンサの予測された性能を変化させ得るからである。本明細書では、「ダイの影」を、パッケージのうちの、上部から見たときにダイの占有場所の下に投影される領域として定義する。一般に、ディスクリートコンデンサアレイとダイの間には層が存在する。いくつかの実施形態では、ディスクリートコンデンサのアレイは、「ダイの影」の部分的外部に位置してよい。技術ノードでは今後、マイクロプロセッサの電力消費量が増加し、それと同時に、供給電圧が増大する。その結果、供給電圧の変動に対するノイズマージンが狭くなる。電力送達ネットワークは、ＩＣに電力供給を行う。不適切に設計された場合、このネットワークは、ＩＣの機能に影響を与えるグラウンドバウンスおよび電磁干渉など、大きなノイズ源となり得る。供給電圧の変動を低減させるために、チップに近い電力送達ネットワークの入力インピーダンスの大きさは、非常に小さな値に保持する必要がある。この低いインピーダンスは、直流からクロック周波数の倍数まで維持する必要がある。デカップリングコンデンサは、スイッチング回路に対する給電器としての働きもするので、電力送達ネットワーク中で非常に重要な役割を果たす。デカップリングコンデンサは、低いインピーダンスを提供すべきであり、大きいキャパシタンス、小さい寄生インダクタンス、および小さい寄生抵抗が要求される。（基板上のＳＭＴコンデンサや埋込みコンデンサなど）基板上でどのような技術を使用する場合でも、パッケージの電力供給導線のインダクタンスによって、中間周波数範囲内のデカップリングの効果がなくなるおそれがある。この周波数範囲は、オンチップコンデンサを使用しても対処することができない。追加できるオンチップキャパシタンスの量が、チップ上のスペースに限られているからである。このことは、低い周波数でのオンチップコンデンサの制限となる。オンチップデカップリングキャパシタンスの量が増加すると、コストおよびチップのサイズが増大する。パッケージ内の埋込みコンデンサアレイは、中周波デカップリングに関してそれらの小さい寄生インダクタンスおよび抵抗、ならびに大きいキャパシタンスにより、数デケード（decade）の帯域幅において十分なデカップリングを提供することができる。基板上のＳＭＴコンデンサよりもインダクタンスが小さいのは、それらがチップにより近い位置にあるからである。
【００１５】
本発明のデバイス（またはパッケージ）は、インターポーザ、プリント配線基板、マルチチップモジュール、領域アレイパッケージ、システムオンパッケージ、システムインパッケージなどから選択してよい。
【００１６】
（実施例）
ディスクリート埋込みセラミックコンデンサを含む試験構造の作製（図１参照）
三菱ガス化学株式会社のＢＴ（ビスマレイミドトリアジン）プリプレグ（ガラス繊維上のＢ段階樹脂、タイプはＧＨＰＬ８３０ＨＳ）の厚さ１００ミクロンの３つの層［１００］を、２枚の平面キャパシタンス積層板（本件特許出願人から市販されているデュポンインテラ（登録商標）ＨＫ１１）に積層した。ＨＫ１１は、両側に３５μｍの銅はく［３００］を有する、厚さ１４μｍの充填ポリイミド［２００］からなる（注：この試験構造は、より複雑な試験媒体（図２）の原型である。その試験媒体では、平面コンデンサ層は、ＰＴＨ（めっきスルーホール）［７５０］に接続され、追加のマイクロビアビルドアップ層（microvia build-up layer）［８５０］（図１に図示されていない金属層Ｍ１、Ｍ２、Ｍ１３、およびＭ１４）が試験構造に追加される）。特許文献１に記載されるように、２枚の銅はく（金属層Ｍ４［５００］およびＭ１０［６００］）上にディスクリートセラミックコンデンサを形成した。それらの金属はくは、厚さ３５μｍの銅であり、誘電性組成物［７００、９００］は、本件特許出願人から市販されているデュポンＥＰ３１０（焼成厚２０μｍ）であり、スクリーン印刷銅電極は、焼成厚５μｍの銅（金属層Ｍ５［８００］およびＭ１１［１５０］、本件特許出願人から市販されているデュポンＥＰ３２０）であった。次に、金属はくＭ４およびＭ１０を、１００μｍのＢＴプリプレグ［４００］とともに、２つの平面コンデンサ層を含む構造の片側の上に載せ、積層した。次に、金属層Ｍ４およびＭ１０に、多層下塗塗装（multilayer bonding coating）を行った。次に、金属層Ｍ４およびＭ１０を、（減法）印刷エッチングフォトリソグラフィプロセスで構築した。次に、３μｍの銅はく［４５０、６５０］を被せたＢＴプリプレグ（１００μｍ）［２５０、３５０］を、両側上の構造に積層した（金属層Ｍ３およびＭ１２）。次に、ブラインドビア（直径１５０μｍのマイクロビア）［５５０］を、Ｍ３およびＭ１２ならびに基礎となるプリプレグ層を貫通して紫外レーザで穴をあけて、金属層Ｍ４およびＭ１０に接続する。次に、標準膨潤（standard swell）および（過マンガン酸塩）化学エッチングと、それに続く無電解銅被着によって、マイクロビアのホール内壁を用意した。金属層Ｍ３およびＭ１２のパターニングならびにマイクロビア中の銅ビルドアップを、セミアディティブめっきプロセス（めっきレジストパターンの適用、１２μｍの銅のめっき、レジストのはく離、ベースの銅のディファレンシャルエッチング）によって実施した。
【００１７】
図３に、金属層Ｍ５およびＭ１１上の埋込みコンデンサのレイアウトが示されている。タイプＡ（図４Ａ〜４Ｃ）、タイプＢ（図５Ａ〜５Ｃ）、およびタイプＣ（図６Ａ〜６Ｃ）の異なる３つのコンデンサ設計が存在する。各タイプに、有効コンデンササイズ（面積）が１ｍｍ２、４ｍｍ２、および９ｍｍ２のコンデンサが存在する。コンデンサの設計では、金属はく電極［１２００］、誘電体［１４００］、およびスクリーン印刷銅電極［１３００］の相対的位置およびサイズが異なる。コンデンサの設計ではさらに、２つの銅電極を絶縁するすき間（clearance）（ギャップ）の設計が異なり、また、埋込みコンデンサを上記の次の金属層に接続するビア［１１００］の場所および数が異なる。サイズが９ｍｍ２のコンデンサでは、タイプＡの設計は４つのビア接続を特徴とし、タイプＢは２８個のビアを有し、タイプＣは５２個のビアを有する。
【００１８】
ビア接続ありおよびビア接続なしでの、個々のコンデンサの電気パラメータ（キャパシタンス、抵抗、インダクタンス）を測定した。個々のコンデンサについてのインピーダンス対周波数応答を測定した。測定された応答曲線を、シミュレーションモデルによって生成された曲線と比較した。次に、そのモデルを使用して、埋込みコンデンサアレイ用の伝統的かつ高度な設計ルールを適用し、いくつかのコンデンサアレイのインピーダンスをシミュレートした。
【００１９】
（結果）
図７は、ビア接続なしでの、サイズが１、４、および９ｍｍ２の、タイプＡ、Ｂ、およびＣのタイプのコンデンサに関するキャパシタンス、抵抗、およびインダクタンスの測定値をまとめたものである。この図は、予想されるように、キャパシタンスはサイズとともに増加し、設計タイプによって変わらないことを示している。ビア接続なしでの、全３つのタイプのインダクタンス値は、かなり類似している。図８は、ビア接続ありでの、タイプＡ、Ｂ、およびＣのコンデンサに関する同じパラメータを示している。このデータは、コンデンサのタイプ、ならびにビアの数およびビアの場所が、コンデンサの抵抗およびインダクタンスに大きく影響を与えることを示している。
【００２０】
図９Ａおよび９Ｂは、図７および８で番号が付けられた、ビア接続ありおよびビア接続なしでの、２つのコンデンサタイプに関するインピーダンス対周波数応答曲線の一例を示している。この図は、ビア接続の結果生じる共振周波数偏移を示している。
【００２１】
図１０Ａおよび１０Ｂは、異なるサイズの２つのコンデンサタイプに関する、測定された周波数応答曲線（実線）とモデル化された応答曲線（破線）の間の良好な相関関係を示している。
【００２２】
図１１Ａおよび１１Ｂは、平面コンデンサ層の構造を示している。上面図に、スルーホール相互接続が示されている。
【００２３】
図１２は、スルーホールインダクタンスの寄与ありおよび寄与なしでの、平面コンデンサに関する平面コンデンサインピーダンス対周波数応答曲線のシミュレーションを示している。
【００２４】
図１３は、コンデンサ間の最小間隔が５００μｍの伝統的な設計ルールを適用する、６４個のディスクリート埋込みコンデンサのアレイに関するモデル化結果を示している。コンデンサアレイ応答曲線が、中周波域で、かなり均一な低いインピーダンス値をもたらすように、互いに異なるサイズおよび互いに異なる共振周波数のコンデンサを選択した。水平線は、１００ＭＨｚから１ＧＨｚの範囲で実現されたインピーダンスを示しており、そのインピーダンスを、２００７年向けＩＴＲＳロードマップによるより低いインピーダンス要件の０．７ｍΩと比較している。
【００２５】
図１４は、最適化された電極領域のオーバラップを有する、サイズが１．１５から２．５ｍｍ２のコンデンサのアレイにとってより要求の厳しい間隔設計ルールを適用することにより、中周波域で、２００７年目標インピーダンス要件が達成されることを示している。
【００２６】
図１５Ａは、ディスクリートコンデンサおよび平面コンデンサへの相互接続用の、平面コンデンサ層［１５００］、ディスクリートコンデンサ［１６００］、およびマイクロビア層［８５０］を示す代表的なパッケージの断面図を示している。
【００２７】
図１５Ｂは、ＩＣ［１７００］およびスルーホールビア接続に対して異なる場所でアレイに配列された、様々なディスクリートコンデンササイズの個々のコンデンサ［１８００］からなるコンデンサアレイの一例を示している。
【図面の簡単な説明】
【００２８】
【図１】試験構造の積層を示す図である。
【図２】試験媒体の積層構造を示す図である。
【図３】金属層［１５０］および［８００］上のコンデンサのパターンを示す図である。
【図４Ａ】コンデンサタイプＡを示す図である。
【図４Ｂ】コンデンサタイプＡを示す図である。
【図４Ｃ】コンデンサタイプＡを示す図である。
【図５Ａ】コンデンサタイプＢを示す図である。
【図５Ｂ】コンデンサタイプＢを示す図である。
【図５Ｃ】コンデンサタイプＢを示す図である。
【図６Ａ】コンデンサタイプＣを示す図である。
【図６Ｂ】コンデンサタイプＣを示す図である。
【図６Ｃ】コンデンサタイプＣを示す図である。
【図７】ビアなしでのコンデンサパラメータを示す図表である。
【図８】ビアありでのコンデンサパラメータを示す図表である。
【図９Ａ】ビアありおよびビアなしでの測定結果を示すグラフである。
【図９Ｂ】ビアありおよびビアなしでの測定結果を示すグラフである。
【図１０Ａ】コンデンサ４および７のモデル対測定の相関関係を示すグラフである。
【図１０Ｂ】コンデンサ４および７のモデル対測定の相関関係を示すグラフである。
【図１１Ａ】平面コンデンサを示す図である。
【図１１Ｂ】平面コンデンサを示す図である。
【図１２】平面コンデンサの周波数応答をモデル化するグラフである。
【図１３】コンデンサアレイでの目標インピーダンスを示す図である。
【図１４】可変コンデンササイズでの目標インピーダンスを示す図である。
【図１５Ａ】埋込みコンデンサアレイを用いるパッケージの積層に含まれる、平面コンデンサおよびディスクリートコンデンサを示す図である。
【図１５Ｂ】埋込みコンデンサアレイのレイアウトを示す図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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