(57)【要約】【課題】  精度良く安定した信号遅延量を得、容量部の面積を小さくして集積度を向上させることが可能な信号遅延構造を提供すること。【解決手段】  上部電極８と下部電極１２との間に誘電体膜９を有する容量部６と、上部電極８及び下部電極１２のうちいずれか一方に複数のコンタクト１３Ｂ及び１３Ｃを介して接続された信号線３とを有し、複数のコンタクト１３Ｂ及び１３Ｃ間において上部電極８が抵抗部５として機能するように構成された遅延回路素子２。【選択図】          図１
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【特許請求の範囲】
【請求項１】
一対の電極間に誘電体膜を有する容量部と、前記一対の電極のうちいずれか一方に複数のコンタクトを介して接続された信号線とを有し、前記複数のコンタクト間において前記一方の電極が抵抗部として機能するように構成された信号遅延構造。
【請求項２】
前記一対の電極のうち他方の電極が接地されている、請求項１に記載した信号遅延構造。
【請求項３】
前記一対の電極のうち他方の電極が、前記信号線と並行した別の信号線の一部をなしている、請求項１に記載した信号遅延構造。
【請求項４】
前記複数のコンタクトが３箇所又はそれ以上設けられ、少なくとも、第１及び第２のコンタクト間と、第２及び第３のコンタクト間とにおける各抵抗部が直列に接続されている、請求項２又は３に記載した信号遅延構造。
【請求項５】
少なくとも第２及び第３のコンタクトから遅延量の異なる出力信号が得られる、請求項４に記載した信号遅延構造。
【請求項６】
前記一対の電極が金属、或いは導電性高分子半導体材料又はその合金からなる、請求項１に記載した信号遅延構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、半導体集積回路における信号のタイミングを調整するのに好適な信号遅延構造に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路において、デジタル回路又はリミッタ増幅回路等の信号のタイミングを合わせるために信号遅延回路が必要とされる場合がある。
【０００３】
信号を遅延させるには、例えば、ゲート遅延を利用するものと静電容量を用いるものとがある。その中でも、大きな信号遅延を実現するには主に容量を用いることが一般的である。
【０００４】
図６に、容量を用いた信号遅延回路素子の構造を示す（後記の特許文献１を参照）。
【０００５】
この素子構造は、図６（Ａ）の等価回路に示すように、ＩＮ（入力側）から信号線５３に入力した信号が、トランジスタＴｒのオン抵抗５４と容量５６とからなる遅延回路素子（ＣＲ複合素子）５２によって、その抵抗（Ｒ）×容量（Ｃ）＝時定数に比例した遅延量の信号としてＯＵＴ（出力）側に出力されるように構成されている。
【０００６】
図６（Ｂ）に示す信号遅延回路素子（ＣＲ複合素子）５２は、所定のゲート幅のゲート電極８４と、半導体基板７８上に位置し、ゲート電極８４の幅方向の両端近傍に設けられた拡散領域としてのソース７９及びドレイン８０と、ソース７９及びドレイン８０に電気的にそれぞれ接続された入力側電極８２及び出力側電極８３と、半導体基板７８とゲート電極８４との間に形成されたゲート酸化膜８５とにより構成され、ゲート電極８４に電圧を印加することによりソース７９とドレイン８０との間にチャネル８１が形成される。
【０００７】
この構造において、ゲート電極８４に電圧が印加された際にゲート電圧の大きさに対応してその下部に形成されるチャネル８１の抵抗５４、及び、ゲート電極８４とチャネル８１との間に形成される容量５６とが分布定数的に形成される。これによって、抵抗（Ｒ）×容量（Ｃ）に比例する信号遅延量を生じる遅延素子が形成される。
【０００８】
図７には、容量を用いた別の遅延回路素子を示す（後記の特許文献２を参照）。
【０００９】
この従来例では、半導体基板９８のエピタキシャル層９０内に形成される拡散層９４の抵抗を用いると共に、両層９４−９０間のＰＮ接合を逆バイアスして発生させた空乏層の容量を用いる。即ち、エピタキシャル層９０に拡散層９３及び電極９２を介してつながる電源の電圧を変化させて抵抗素子のＰＮ接合の逆バイアス電圧を制御することにより、空乏層容量を制御し、上記の拡散抵抗と共に遅延回路を構成して入出力信号の遅延時間を調整することができる。
【００１０】
図８及び図９には、更に別の遅延回路素子を示す。ここでは、図８（Ａ）に示すように、ＩＮから信号線５３に入力した信号は、バッファ６０Ａと容量５６とからなる遅延回路素子（ＣＲ複合素子）５２及びバッファ（波形整形用）６０Ｂを順次通過し、遅延回路素子５２によって遅延した信号がＯＵＴに出力される。
【００１１】
図８（Ｂ）には、この遅延回路素子の等価回路を示すが、ＩＮから信号線５３に入力した信号は、バッファ６０ＡのトランジスタＴｒのオン抵抗５４Ａと容量５６とからなる遅延回路素子（ＣＲ複合素子）５２によって遅延した信号が出力される。容量５６は、２つのバッファ６０Ａ及び６０Ｂ間の信号線５３に接続された一方の電極と、接地された他方の電極と、これら両電極間の誘電体膜とからなるいわゆるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造によって形成される。
【００１２】
図８（Ｃ）には、信号遅延のタイミングチャートを示すが、ＩＮから信号線５３に入力したａ部の矩形波信号が、バッファ６０Ａのオン抵抗及び容量５６によって立ち上り波形及び立ち下り波形を鈍らせ、ｂ部での論理しきい値レベルをクロスするタイミング８６が時間的にそれぞれ後ろにずれる（遅くなる）。こうして立ち上り波形及び立ち下り波形がずれて鈍った波形は、後段のバッファ６０Ｂ（波形整形用）で波形整形され、ａ部と同様の立ち上り波形及び立ち下り波形の矩形波信号としてｃ部にてＯＵＴへ出力される。矩形波ａとｃの波形を比較して見ると、論理しきい値をクロスするタイミングが後ろへずれた分（遅延量）８７だけ信号が遅延する。
【００１３】
このように容量５６を用いた遅延回路素子５２は時定数τ（＝Ｃ×Ｒ）を用いたものであり、抵抗はバッファ６０Ａを構成するＴｒのオン抵抗５４Ａとなる。即ち、ノード８０を充電する場合には、バッファ６０Ａを形成するｐチャネルのＴｒのオン抵抗が、またノード８０を放電する場合には、ｎチャネルのＴｒのオン抵抗がそれぞれ時定数τに関与することになる。容量Ｃは、誘電体膜の誘電率εと対向電極の面積Ｓとの積を誘電体膜の膜厚ｄで除して求められる（Ｃ＝εＳ／ｄ）ので、容量素子を作りこんだ後は一定の値となり、電極の電位（Ｖ）、即ち信号電圧の大きさによって変化することはない。
【００１４】
図９には、この容量を形成するために、下部電極６２、誘電体膜５９及び上部電極５８が積層されたほぼ正方形のＭＩＭ構造の容量部５６を示す。上部電極５８は、層間絶縁膜５７のスルーホール内のコンタクト６３Ａを介して信号線５３に接続され、この接続箇所が上部のノードとなる一方、下部電極６２はコンタクト６１Ｂ及び接地線６１を介して接地されている。また、信号線５３は、例えば幅０．１μｍであり、この信号線５３に信号が入力されている時だけ容量部６は容量として機能する。
【００１５】
【特許文献１】特開平７−２２６６５７号公報（第７頁右欄６行目〜第８頁左欄１７行目、図４）
【特許文献２】特開平２−１１９４１１号公報（第２頁左上欄１６行目〜左下欄６行目、図５〜図７）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図６に示した特許文献１の遅延回路素子５２においては、ゲート電極８４に印加される電圧に応じて形成されるチャネルを用いて、チャネル抵抗（Ｒ）とゲート−チャネル間の容量（Ｃ）とによって信号遅延を実現している。しかしながら、ゲート電圧の変化によってチャネルの状態（特に深さ）が変化し易いため、チャネル抵抗の変化によって時定数、即ち信号遅延量が変化し、この結果、精度良く安定した信号遅延量を得るのが難しい。
【００１７】
図７に示した特許文献２の遅延回路素子では、抵抗は拡散抵抗として一定ではあるが、容量成分は逆バイアス電圧による空乏層容量を用いているために、電源電圧の変動によって空乏層容量が変化し易く、時定数が変化し、精度良く信号遅延量を得ることができない。
【００１８】
こうした問題は、図９に示した遅延回路素子５２では、少なくとも容量については生じることがない。即ち、容量部５６は、上部電極５８−誘電体膜５９−下部電極６２によるＭＩＭ構造からなっているので、上述した理由から容量値は常に一定に保持される（但し、抵抗成分はＴｒのオン抵抗であるが、これはトランジスタの設計によってほぼ一定にはできる）。
【００１９】
しかしながら、例えば６８０ｐｓｅｃの時定数τを、１．７ｋΩ（０．７ｍＡ、１．２Ｖ）のＴｒのオン抵抗５４Ａと、上部電極５８のシート抵抗が２３Ω／μｍ2である１ｆＦ／μｍ2のＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量とで実現しようとすると、容量部の面積は６８０／１．７＝４００（μｍ2）となり、一辺が２０μｍの正方形に相当する領域が必要となる。これは、半導体集積回路においてＴｒが増々集積化される中で、そのような容量部面積の大きさは無視できないレベルであり、集積度の向上の妨げとなっている。
【００２０】
本発明は、このような状況に鑑みてなされたものであって、その目的は、精度良く安定した信号遅延量を得、容量部の面積を小さくして集積度を向上させること（更には、抵抗の変化も少ないこと）が可能な信号遅延構造を提供することにある。
【課題を解決するための手段】
【００２１】
即ち、本発明は、一対の電極間に誘電体膜を有する容量部と、前記一対の電極のうちいずれか一方に複数のコンタクトを介して接続された信号線とを有し、前記複数のコンタクト間において前記一方の電極が抵抗部として機能するように構成された信号遅延構造に係わるものである。
【発明の効果】
【００２２】
本発明によれば、容量部が一対の電極間に誘電体膜を有する構造であるために、その容量値ＣはＣ＝εＳ／ｄ（εは誘電体膜の誘電率、ｄはその膜厚、Ｓは対向電極又は誘電体膜の面積）で一義的に規定される一定した値に設定でき、従って、印加される電圧の変動等の影響を受け難い安定した容量値を得ることができる。
【００２３】
また、前記複数のコンタクト間において前記一方の電極が抵抗部として機能するように構成されているために、この抵抗値も電極の設計によって一定した値に設定できる。従って、上記した一定の容量値と共に時定数、即ち信号遅延量を常に精度良く安定に得ることができる。しかも、前記抵抗部と前記容量部とを前記容量部の占める面積内に収めることができ、小さい面積で前記信号遅延構造を形成し、集積度を向上させることが可能となる。
【発明を実施するための最良の形態】
【００２４】
本発明においては、所定の容量値を得るべく一対の電極のうち信号線に対向した他方の電極が接地されているか、或いは、前記信号線と並行した別の信号線の一部をなしているのが望ましい。
【００２５】
この場合に、前記複数のコンタクトが３箇所又はそれ以上設けられ、少なくとも、第１及び第２のコンタクト間と、第２及び第３のコンタクト間とにおける各抵抗部が直列に接続されているのが望ましい。この構造によれば、少なくとも第２及び第３のコンタクトから遅延量の異なる出力信号を得ることができる。
【００２６】
また、前記一対の電極が金属、或いは導電性高分子半導体材料又はその合金からなるのが望ましい。
【００２７】
以下、本発明の好ましい実施の形態を図面参照下に詳細に説明する。
【００２８】
第１の実施の形態
図１は、本発明の第１の実施の形態を示すものである。
【００２９】
図１（Ａ）の平面図〜図１（Ｂ）のＡ−Ａ’線断面図及びＢ−Ｂ’線断面図に示すように、本実施の形態による信号遅延回路素子（ＣＲ複合素子）２は、下部電極１２、誘電体膜９及び上部電極８（抵抗部５）からなる容量部６と、抵抗部５を兼ねる上部電極８とによって構成されている。上部電極８は、信号線の一部として、層間絶縁膜７に形成された各スルーホールに設けられた一方のコンタクト１３Ｂ及び他方のコンタクト１３Ｃを介して、バッファ１０Ａを有するＩＮ(入力側)の信号線３とバッファ１０Ｂを有するＯＵＴ（出力側）の信号線３とにそれぞれ電気的に接続されると共に、下部電極１２は、上記と同様のコンタクト１３Ａ及び接地線１１を介して接地されている。
【００３０】
例えば、抵抗部５（上部電極８）を含む容量部６が細長い形状パターンに形成される（この例では、上部電極８の幅１μｍ、コンタクト１３Ｂ−１３Ｃ間の長さ１４０μｍとする）と、一定距離だけ離れて設けられたコンタクト１３Ｂ−１３Ｃ間の距離と、上部電極８（抵抗部５）の面積とから、ＩＮとＯＵＴとの間における抵抗部５の抵抗値と容量部６の容量値とが一義的に安定に求まる。
【００３１】
即ち、図９に示した従来例の遅延回路素子５２と同様の時定数（６８０ｐｓｅｃ）になるように上部電極８の長さを求めると、バッファ１０ＡのトランジスタＴｒのオン抵抗４Ａは１．７ｋΩ、抵抗部５（シート抵抗２３Ω／μｍ2）（上部電極８）の抵抗が３．２２ｋΩとすると総抵抗が４．９２ｋΩとなる。従って、目的とする時定数（６８０ｐｓｅｃ）を得るには、容量値は６８０／４．９２＝１３８．２１１３８＝約１４０（ｆＦ）となる。この容量値を得る上で、１μｍ2当たり１ｆＦであるから、上部電極８の長さは約１４０／１＝約１４０（μｍ）でよいことになる。
【００３２】
このように、上部電極８の面積（約１４０μｍ2）は、図９のそれ（４００μｍ2）と比較して、約３５％の面積となり、約６５％も上部電極８の面積を縮小することができる。
【００３３】
ここで、容量部６は、ＭＩＭ(Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ)容量又はＰＩＰ(Ｐｏｌｙ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙ)容量とするのが望ましい。
【００３４】
上部電極８及び下部電極１２の材質は、ＴｉＮ、Ｔａ及びＴｉＴａ等からなる群より選択された少なくとも１種の金属又はその積層体からなるか、或いは、ｐ型又はｎ型不純物をドープしたドープドポリＳｉ、タングステンシリサイド等のポリサイドからなる群より選択された１種の導電性高分子半導体材料又はその合金からなるのが望ましい。また、誘電体膜９は、ＳｉＯ2、ＳｉＯＮ、ＳｉＮ、ＨfＯ2、ＨfＳｉＯＮ及びＡｌ2Ｏ3等からなる群より選択された少なくとも１種又はその積層体からなるのが望ましい。
【００３５】
また、所定の容量値を得る上で、誘電体膜９の誘電率は３．９〜数１０、膜厚は数１０ｎｍであることが望ましく、また所定の抵抗値を得る上で、上部電極８の膜厚、幅及び長さはそれぞれ数１０ｎｍ、数１０μｍ以下、数１００μｍ以下であるのが望ましい。
【００３６】
図１（Ｃ）の遅延回路素子２の等価回路図、及びその容量部６のより詳細な等価回路図に示すように、遅延回路素子（ＣＲ複合素子）２は、バッファ１０Ａを形成するＴｒのオン抵抗４Ａ及び抵抗部５（上部電極８）による抵抗成分と、上部電極８−誘電体膜９−下部電極１２による容量成分とを有している。なお、容量部６は、図示した多数の抵抗５ａ、５ｂ、５ｃ…と容量６ａ、６ｂ、６ｃ…との各組が接続された分布定数回路と等価である。
【００３７】
なお、この遅延回路素子２による信号遅延のタイミングチャートや波形は、基本的には、図８に示したものと同様であるので、ここではその説明を省略する。
【００３８】
本実施の形態によれば、上記したように、容量部６が上部電極８及び下部電極１２間に誘電体膜９を有する構造であるために、印加される電圧の変動等の影響を受け難い安定した容量値を得ることができる。
【００３９】
また、コンタクト１３Ｂ及び１３Ｃ間において、上部電極８が抵抗部５として機能するように構成されているために、この抵抗値も電極の設計によって一定した値に設定できる。従って、上記した一定の容量値と共に時定数、即ち信号遅延量を常に精度良く安定に得ることができる。しかも、抵抗部５と容量部６とを容量部６の占める面積内に収めることができ、小さい面積で信号遅延回路素子２を形成し、集積度を向上させることが可能となる。
【００４０】
また、従来例と同様の時定数τ（６８０ｐｅｃ）を本実施の形態によって実現しようとする場合に、Ｔｒのオン抵抗４Ａに加えて抵抗部５の抵抗値が加わって総抵抗値が増加するため、この総抵抗値の増加に反比例して容量値を減少させることができる。従って、同等の時定数を実現する上で、従来よりはるかに小さい面積で上部電極８を形成できる（６５％の面積縮小が可能となる）ので、信号遅延素子２を含む素子の集積度を高めることができる。
【００４１】
第２の実施の形態
図２〜図３は、本発明の第２の実施の形態を示すものである。
【００４２】
本実施の形態は、図３〜図４に示すように、上部電極８及び下部電極１２がそれぞれ信号線として、ＩＮ（入力側）とＯＵＴ（出力側）とを有する信号線２３Ａ及び２３Ｂにそれぞれ接続されていること以外は、上述した第１の実施の形態と同様である。
【００４３】
図２（Ａ）の平面図〜図２（Ｂ）のＡ−Ａ’線断面図及びＢ−Ｂ’線断面図に示すように、本実施の形態による遅延回路素子（ＣＲ複合素子）２は、下部電極１２、誘電体膜９及び上部電極８からなる容量部６を有しており、上部電極８（抵抗部５Ｂ）が、上部電極８上の層間絶縁膜７に形成されたコンタクト１３Ｂ及びコンタクト１３Ｃを介して、ＩＮ２(入力側)の信号線２３Ｂ及びＯＵＴ２（出力側）の信号線２３Ｂにそれぞれ電気的に接続され、また下部電極１２（抵抗部５Ａ）も、コンタクト１３Ａ及びコンタクト１３Ｄを介して、ＩＮ１（入力側）の信号線２３Ａ及びＯＵＴ１（出力側）の信号線２３Ａにそれぞれ電気的に接続されている。
【００４４】
従って、上部電極８及び下部電極１２は共に、隣接して並行して設けられた信号線の一部であるだけでなく、容量部の抵抗成分としても機能するので、本実施の形態による遅延回路素子２は図２（Ｃ）で示される等価回路で表される。
【００４５】
図３について、本実施の形態を適用可能な特開２０００−２６９７９３号公報に開示された半導体装置１６を説明する。
【００４６】
この公知の半導体装置１６は、セレクト信号φS、リバース信号φR、ディレイ回路２１、信号線２３Ａ及び２３Ｂ、浮遊容量Ｃｓ、半導体スイッチ２６Ａ及び２６Ｂ、インバータ２４Ａ、２４Ｂ及び２４Ｃ、ＮＡＮＤ素子２５Ａ、２５Ｂ及び２５Ｃ、並びにバッファ２０Ａ及び２０Ｂ等からなる。
【００４７】
セレクト信号φSは、回路群のオン及びオフの切り替えを担い、信号遅延量の調節を実行する場合には、“Ｈ”の状態とされる。リバース信号φRは、信号遅延量を増加させる場合には、“Ｈ”の状態とされ、信号遅延量を減少させる場合には、“Ｌ”の状態とされる。ここで、セレクト信号φSが“Ｈ”の状態である場合において、リバース信号φRが“Ｈ”の状態とされると、ディレイ回路２１から出力された信号はインバータ２４Ａ、２４Ｂ及び２４Ｃ、並びに、ＮＡＮＤ素子２５Ａ、２５Ｂ及び２５Ｃによって反転されてバッファ２０Ｂに出力される。
【００４８】
その結果、ダミー信号線である信号線２３Ａと信号線２３Ｂとに印加される信号がそれぞれ逆相の関係を有することになるので、これらの間の浮遊容量Ｃｓがミラー効果によって２倍になり、遅延量が増加する。また、リバース信号φRが“Ｌ”の状態である場合には、バッファ２０Ｂから同相の信号が印加され、その結果、浮遊容量Ｃｓが等価的に存在し難くなるので、遅延量が減少する。
【００４９】
即ち、図３のＤ部において、それ自身の同相波形又は反転波形をゲート回路により生成し、これを信号線２３Ｂに隣接して並行する信号線２３Ａに走らせることにより、例えば、同相波形を走らせる場合には、信号線２３Ａと２３Ｂとの配線間浮遊容量Ｃｓをほぼ０と見なして小さいディレイ（信号遅延）を実現できる。また、反転波形を走らせる場合には、信号線２３Ａと２３Ｂとの配線間浮遊容量Ｃｓがミラー容量として２倍の容量として効いてくるので、大きいディレイ（信号遅延）を発生させることができる。このようにして、信号のディレイをＤ部の回路内で調整することができる。
【００５０】
しかしながら、この構造においては、信号線２３Ａと２３Ｂとの配線間浮遊容量Ｃｓを用いているために、信号遅延に必要かつ十分な容量を発生させたくても、隣接して走らせる信号線の距離がある程度長い場合、例えば、バスラインのような場合にしか有効でない。
【００５１】
そこで、本実施の形態では、Ｄ部に、図２に示した構造の４端子パターンの容量部６を配線間浮遊容量Ｃｓの替わりに用いることによって、容量部６の上下の各電極８及び１２を抵抗部５Ｂ、５Ａとしてそれぞれ設けることができ、信号遅延に必要かつ十分な抵抗値及び容量値が得られることになる。この結果、並行する電極８及び１２が信号線の一部として、従来のものよりずっと短い距離であっても同等の信号遅延量が得られるので、バスラインのみならず、もっと短い信号線２３Ａ及び２３Ｂにも適用できるようになる。しかも、容量部６は上述したＭＩＭ又はＰＩＰ容量であるため、信号遅延量を精度良く確実に得ることができる。
【００５２】
その他、本実施の形態においては、上述した第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【００５３】
第３の実施の形態
図４は、本発明の第３の実施の形態を示すものである。
【００５４】
本実施の形態は、図４（Ａ）に示すように、入力した信号から、直接接続された遅延回路素子２Ａ、２Ｂ及び２Ｃを介して３種類の遅延した信号を形成し、セレクタ１５で所望の遅延量の信号を選択して出力すること以外は、基本的には、上述した第１の実施の形態と同様である。
【００５５】
即ち、図４（Ａ）に示すように、図１に示した遅延回路素子２が複数個分（ここでは３個分）直列接続され、実際には、接地側のコンタクト１３Ａを含めてコンタクトが９つ設けられており、下部電極１２は各素子に共用されている。なお、コンタクト１３Ａは、接地側として用いることに限定されることなく、上述した第２の実施の形態のように下部電極も信号線として用いてもよい。
【００５６】
この構造によれば、ＩＮ（入力側）から信号線３に入力した信号の一部は、バッファ１０Ａ、遅延回路素子２Ａ及びバッファ１０Ｄを順次通過して所定量遅延した第１遅延信号（出力信号）としてセレクタ１５に入力される。また、遅延回路素子２Ａに後続のバッファ１０Ｂ、遅延回路素子２Ｂ及びバッファ１０Ｅを順次通過して遅延量がより大きい第２遅延信号（出力信号）としてセレクタ１５に入力される。更に、遅延回路素子２Ｂに後続のバッファ１０Ｃ、遅延回路素子２Ｃ及びバッファ１０Ｆを順次通過して遅延量が更に大きい第３遅延信号（出力信号）としてセレクタ１５に入力される。
【００５７】
セレクタ１５に入力された第１、第２及び第３遅延信号はそれぞれ遅延量が異なっており、セレクタ１５を介して所望の遅延信号を選択的にＯＵＴに出力することができる。
【００５８】
図４（Ｂ）に明示するように、コンタクト１３Ｂとコンタクト１３Ｃとの間の上部電極８Ａ（抵抗部５Ａ）、コンタクト１３Ｃとコンタクト１３Ｄとの間の上部電極８Ｂ（抵抗部５Ｂ）、及び、コンタクト１３Ｄとコンタクト１３Ｅとの間の上部電極８Ｃ（抵抗部５Ｃ）が直列に接続されているので、上述した第１、第２及び第３遅延信号の各遅延量は、各容量部６Ａ、６Ｂ、６Ｃを通過する際の各コンタクト間の上部電極の長さによって決定される。
【００５９】
即ち、バッファ１０Ａ及びコンタクト１３Ｂを介して信号が容量部６Ａに入力した後に、第１の遅延信号は、コンタクト１３Ｃを介してバッファ１０Ｄ側に出力される。そして、この第１の遅延信号の遅延量を保持しつつ、第２の遅延信号は、より遅延量の大きい状態でコンタクト１３Ｄを介してバッファ１０Ｅに出力される。更に、この第２の遅延信号の遅延量を保持しつつ、第３の遅延信号は、更に大きな遅延量でコンタクト１３Ｅを介してバッファ１０Ｆに出力される。
【００６０】
これに比較して、図５に示す構造は、図９に示した従来構造の遅延回路素子を３つ配置したものであり、各容量部５６Ａ、５６Ｂ及び５６Ｃの各上部電極５８が各コンタクト６３Ａ、６３Ｂ及び６３Ｃをそれぞれ介して信号線３と接続されている。なお、各下部電極６２は各コンタクト６１Ｂを介してそれぞれ接地されている。
【００６１】
即ち、ＩＮ（入力側）から信号線５３に入力した信号の一部は、バッファ６０Ａ、遅延回路素子５２Ａ及びバッファ６０Ｄを順次通過して所定量遅延した第１遅延信号としてセレクタ８８に入力される。また、遅延回路素子５２Ａに後続のバッファ６０Ｂ、遅延回路素子５２Ｂ及びバッファ６０Ｅを順次通過して遅延量がより大きい第２遅延信号としてセレクタ８８に入力される。更に、遅延回路素子５２Ｂに後続のバッファ６０Ｃ、遅延回路素子５２Ｃ及びバッファ６０Ｆを順次通過して更に遅延した第３遅延信号としてセレクタ８８に入力される。従って、図４の例と同様に、セレクタ８８に入力した第１、第２及び第３遅延信号は、選択的にＯＵＴに出力でき、信号遅延量の異なる信号を出力する際の選択の幅を広めることができる。
【００６２】
しかしながら、図５の構成によると、図９において述べたように、大きな面積（４００μｍ2）の容量部５６Ａ、５６Ｂ及び５６Ｃを３個（総面積１２００μｍ２）使わなければならない。これに対し、本実施の形態によれば、従来例より小さい面積（１４０μｍ2）の容量部６Ａ、６Ｂ、６Ｃを用いて、図１に示した遅延回路素子２を３個（総面積４２０μｍ2）配置するだけで済み、上述した第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【００６３】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【００６４】
例えば、上述のＴｒのオン抵抗４Ａを用いる代わりに、抵抗であれば、それ以外の構造の抵抗を用いることが可能であるし、或いはそうした抵抗を用いないで容量部の上部電極の抵抗だけでも差し支えない。その他、上述の容量素子の形状、パターン、サイズは様々に変更できる。また、上述した上部及び下部電極の機能を上述したものとは逆にしてもよい。その他、上述した容量素子の形状、パターン、サイズは様々に変更できる。
【００６５】
また、上述の遅延回路素子２等は、半導体プロセスで他の素子と同時に回路内に組み込まれる構造であるのがよいが、別途作製した個別の部品として組み込むことのできるものであってもよい。
【産業上の利用可能性】
【００６６】
本発明の信号遅延構造は、デジタル信号を扱う各種の半導体集積回路等に適用することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施の形態による遅延回路素子の平面図（Ａ）及びそのＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図（Ｂ）、等価回路図（Ｃ）及び（Ｃ’）である。
【図２】本発明の第２の実施の形態による遅延回路素子の平面図（Ａ）及びそのＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図（Ｂ）、等価回路図（Ｃ）である。
【図３】同、遅延回路素子を組み込んだ信号回路のブロック図である。
【図４】本発明の第３の実施の形態による遅延回路素子の構成図（Ａ）及びその平面図（Ｂ）である。
【図５】同、比較の遅延回路素子の構成図である。
【図６】従来例１による遅延回路素子の等価回路図（Ａ）及びその断面図（Ｂ）である。
【図７】従来例２による遅延回路素子の断面図である。
【図８】従来例３による信号回路の構成図（Ａ）、遅延回路素子の等価回路図（Ｂ）及び信号遅延のタイミングチャート（Ｃ）である。
【図９】同、遅延回路素子の平面図（Ａ）及びそのＡ−Ａ’線断面図（Ｂ）である。
【符号の説明】
【００６８】
２、２Ａ、２Ｂ、２Ｃ…遅延回路素子、３、２３Ａ、２３Ｂ…信号線、
４Ａ…Ｔｒのオン抵抗、５、５Ａ、５Ｂ、５Ｃ…抵抗部、
６、６Ａ、６Ｂ、６Ｃ…容量部、７…層間絶縁膜、８、８Ａ、８Ｂ、８Ｃ…上部電極、
９…誘電体膜、
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、２０Ａ、２０Ｂ…バッファ、
１１…接地線、１２…下部電極、
１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅ…コンタクト、１５…セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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