(57)【要約】【課題】出力信号の精度を維持することが可能な高精度の周波数逓倍装置を低コストに提供する。【解決手段】基準信号ＰＲＥＦの１周期分の時間内に生成された出力クロックＲＣＫをカウント（計時）し、そのカウント値を表すデジタルデータＤＬ１〜ＤＬ１２をラッチ（確定）し、そのデジタルデータをクリアする、という動作を基準信号ＰＲＥＦの２周期毎に繰り返す結果、基準信号ＰＲＥＦの２周期毎にラッチされたデジタルデータＤＬ１〜ＤＬ１２である周波数制御データＣＤ１〜ＣＤ１２が新たに生成される。この新たに生成される周波数制御データ[2]は、基準信号ＰＲＥＦの２周期前に生成された周波数制御データ[1]を補正したものといえる。そのため、出力クロックＲＣＫのカウント値が周波数制御データに反映され、新たな周波数制御データ[2]が生成されるまでに要する時間である補正遅延時間ｔは基準信号ＰＲＥＦの２周期分の時間になる。【選択図】  図２
2007074658.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される基準信号の周波数を所定数倍に逓倍した出力信号を発生する周波数逓倍装置であって、
所定の位相差を有する複数のクロック信号からなる多相クロックを所定周期で発生する多相クロック発生源を有すると共に、その多相クロック発生源から出力される多相クロックの位相差時間を単位として、外部から入力された周波数制御データに対応した周波数の発振信号を生成し、その発振信号を前記出力信号として外部へ出力するデジタル制御発振装置と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントするクロックカウント手段と、
そのクロックカウント手段にてカウントされたカウント値を表すデジタルデータを、前記周波数制御データとして前記デジタル制御発振装置へ出力するデータ出力手段と、
前記クロックカウント手段および前記データ出力手段を、前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づく所定のタイミングで動作させる動作制御手段と
を備えたことを特徴とする周波数逓倍装置。
【請求項２】
請求項１に記載の周波数逓倍装置において、
前記動作制御手段は、
前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づいて、
前記基準信号の１周期おきにカウント許可信号を出力し、
そのカウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後にデータラッチ信号を出力し、
前記カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後にカウントクリア信号を出力し、
前記第２所定周期は前記第１所定周期より大きな値に設定され、
まず、前記基準信号の１周期目にて、前記カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記周波数制御データとして前記デジタル制御発振装置へ出力させ、
続いて、前記基準信号の２周期目にて、前記カウントクリア信号が出力されるタイミングで、前記クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させることを特徴とする周波数逓倍装置。
【請求項３】
請求項２に記載の周波数逓倍装置において、
前記第１所定周期は前記所定のクロック信号の１周期に設定され、
前記第２所定周期は前記所定のクロック信号の２周期に設定されていることを特徴とする周波数逓倍装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部から入力された基準信号の周波数を所定数倍に逓倍した発振信号を出力する周波数逓倍装置に関するものである。
【背景技術】
【０００２】
本出願人は、特許文献１に開示されるように、外部から入力される基準信号の周波数を所定数倍に逓倍した出力信号を発生する周波数逓倍装置であって、所定の位相差を有する複数のクロック信号を所定周期で発生する多相クロック発生源を有すると共に、該多相クロック発生源から出力される多相クロックの位相差時間を単位として、外部から入力された周波数制御データに対応した発振信号を生成し、該発振信号を上記出力信号として外部に出力するデジタル制御発振装置と、上記基準信号の所定周期分の時間内に上記多相クロック発生源から出力された所定のクロック信号をカウントするクロックカウント手段と、該クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、上記周波数制御データとして上記デジタル制御発振装置へ出力するデータ出力手段と、上記クロックカウント手段を上記基準信号に基づく所定のタイミングで動作させる動作制御手段とを備えた周波数逓倍装置を提案している。
【特許文献１】特開平８−２６５１１１号公報（第２〜２８頁  図１〜図２１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図３は、特許文献１におけるカウンタ・データラッチ回路４および制御回路６の動作を表すタイムチャートである。
特許文献１の段落番号［００８３］には『即ち、カウンタ・データラッチ回路４は、動作制御手段としての制御回路６からの各信号に応じて基準信号ＰＲＥＦの８周期を１単位として動作し、基準信号ＰＲＥＦの３周期目の間（ＵＣＥ＝High）で、リングオシレータからの出力クロックＲＣＫをカウントすることにより、基準信号ＰＲＥＦの１周期を計時し、そのカウント値又はそのカウント値を２で割った値を表す１２ビットデータを、基準信号ＰＲＥＦの５周期目（ＤＬＣ＝High）でラッチし、基準信号の７周期目（ＣＬＲ＝High）で、カウントした値をクリアする、といった動作を繰り返す。』と記載されている。
【０００４】
ここで、「カウンタ・データラッチ回路４」は、特許文献１の請求項１におけるクロックカウント手段およびデータ出力手段に該当する。また、「リングオシレータ」は、特許文献１の請求項１における多相クロック発生源に該当する。
尚、「カウント値又はそのカウント値を２で割った値を表す１２ビットデータ」については、特許文献１の段落番号［００８１］に『カウント値を表すデータＤＴ１〜ＤＴ１２或いはそのカウント値を２で割った値を表すＤＴ２〜ＤＴ１３』と記載されている。
そして、特許文献１の段落番号［００８２］には『データラッチ回路１８がシフト回路１６からのデータＤＬ１〜ＤＬ１２（ＤＴ１〜ＤＴ１２又はＤＴ２〜ＤＴ１３）をラッチし、そのラッチした１２ビットのデータＣＤ１〜ＣＤ１２を周波数制御データとしてデジタル制御発振回路２へ出力する。』と記載されている。
【０００５】
そのため、特許文献１の段落番号［００８３］の記載内容は、以下のように換言できる。
すなわち、クロックカウント手段（１３ビットカウンタ１４）およびデータ出力手段（データラッチ回路１８）は、動作制御手段（制御回路６）の制御に応じて、基準信号（ＰＲＥＦ）の第１所定周期（８周期）を１単位とし、以下の動作を繰り返す。
【０００６】
まず、クロックカウント手段は、基準信号の第２所定周期目（３周期目：ＵＣＥ＝High：図３に示す(1)(2)）にて基準信号の第３所定周期分（１周期分）の時間内に、多相クロック発生源（リングオシレータ２２）から出力された所定のクロック信号（出力クロックＲＣＫ）をカウント（計時）する。
【０００７】
次に、データ出力手段は、クロックカウント手段がカウントしたカウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２：ＤＴ１〜ＤＴ１２またはＤＴ２〜ＤＴ１３）を、基準信号の第４所定周期目（５周期目：ＤＬＣ＝High）でラッチ（確定）する。
そして、データ出力手段は、ラッチしたデジタルデータ（ＤＬ１〜ＤＬ１２）を、周波数制御データ（ＣＤ１〜ＣＤ１２：図３に示す[1][2]））としてデジタル制御発振装置（デジタル制御発振回路２）へ出力する。
続いて、クロックカウント手段は、前記カウント値を表すデジタルデータ（ＤＴ１〜ＤＴ１３）を、基準信号の第５所定周期目（７周期目：ＣＬＲ＝High）でクリアする。
【０００８】
そして、デジタル制御発振装置は、多相クロック発生源（リングオシレータ２２）から出力される多相クロック（クロック信号Ｒ１〜Ｒ１６）の位相差時間（Ｔｇ）を単位として、周波数制御データ（ＣＤ１〜ＣＤ１２）に対応した発振信号を生成し、この発振信号を周波数逓倍装置（クロック逓倍装置１）の出力信号（ＰＯＵＴ）として外部へ出力する。
【０００９】
つまり、特許文献１の技術では、基準信号（ＰＲＥＦ）の第３所定周期分（１周期分）の時間を、多相クロック発生源から出力される所定のクロック信号（出力クロックＲＣＫ）の周期（１６×Ｔｇ）を分解能として符号化し、その符号化した値であるカウント値を表す周波数制御データ（ＣＤ１〜ＣＤ１２）を、多相クロック（Ｒ１〜Ｒ１６）の位相差時間（Ｔｇ）を制御分解能とするデジタル制御発振装置へ入力している。
【００１０】
ここで、基準信号の第３所定周期分（１周期分）の時間内に、多相クロック発生源から出力される多相クロックの総数は、所定のクロック信号（出力クロックＲＣＫ）の周期（１６×Ｔｇ）を、多相クロック（Ｒ１〜Ｒ１６）の位相差時間（Ｔｇ）で除算した値（１６×Ｔｇ／Ｔｇ）になる。
そして、出力信号（ＰＯＵＴ）の周波数は、基準信号（ＰＲＥＦ）を多相クロックの総数倍に逓倍した値になる。
【００１１】
このように、特許文献１の技術では、基準信号の第３所定周期分（１周期分）の時間内に生成された所定のクロック信号（出力クロックＲＣＫ）をカウント（計時）し、そのカウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２）をラッチ（確定）し、そのデジタルデータをクリアする、という動作を基準信号（ＰＲＥＦ）の第１所定周期毎（８周期毎）に繰り返す。
その結果、基準信号の第１所定周期毎に、データ出力手段（データラッチ回路１８）にてラッチされたデジタルデータ（ＤＬ１〜ＤＬ１２）である周波数制御データ（ＣＤ１〜ＣＤ１２）が新たに生成される。
【００１２】
この新たに生成される周波数制御データ（図３に示す[2]）は、基準信号の前回の第１所定周期で生成された周波数制御データ（図３に示す[1]）を補正したものといえる。
すなわち、特許文献１の技術では、基準信号の第１所定周期毎に周波数制御データの補正を繰り返すことにより、基準信号の周波数を多相クロックの総数倍に逓倍した出力信号（ＰＯＵＴ）を発生させているわけである。
【００１３】
そのため、所定のクロック信号（出力クロックＲＣＫ）をカウントしてから、そのカウント値が周波数制御データ（ＣＤ１〜ＣＤ１２）に反映され、新たな周波数制御データが生成されるまでに要する時間（以下、「補正遅延時間ｔ」という）は、基準信号（ＰＲＥＦ）の第１所定周期（８周期）に第３所定周期（１周期）を加算した時間分（９周期分）となってしまう。
ここで、補正遅延時間ｔは、補正された周波数制御データが出力信号（ＰＯＵＴ）に反映されて有効になるまでに要する時間でもあり、基準信号に基づいて出力信号の周波数を補正するのに要する時間ともいえる。
【００１４】
従って、補正遅延時間ｔを短くすれば、何らかの要因で多相クロック（Ｒ１〜Ｒ１６）の周期に一時的な誤差が生じた場合でも、その誤差を補正した正確な周波数の出力信号を速やかに得ることが可能になり、出力信号の精度を維持できる。
よって、近年、補正遅延時間ｔを短くすることにより、出力信号の精度を維持した高精度な周波数逓倍装置を実現することが要求されている。
【００１５】
ちなみに、多相クロックの周期に一時的な誤差を生じさせる要因として、例えば、多相クロック発生源としてリングオシレータを用いた場合には、リングオシレータに供給される電源電圧の急激な変動により、リングオシレータを構成する反転回路（ＮＡＮＤ１，３２、ＩＮＶ２〜３１）の反転動作時間（Ｔｄ）が不安定化すること、などがあげられる。
尚、上記説明に記載した（  ）内の符号等は、特許文献１に記載されている符号等である。
【００１６】
本発明は上記要求を満足するためになされたものであって、その目的は、出力信号の精度を維持することが可能な高精度の周波数逓倍装置を低コストに提供することにある。
【課題を解決するための手段】
【００１７】
請求項１に記載の発明は、
外部から入力される基準信号（ＰＲＥＦ）の周波数を所定数倍に逓倍した出力信号（ＰＯＵＴ）を発生する周波数逓倍装置（１）であって、
所定の位相差を有する複数のクロック信号からなる多相クロック（Ｒ１〜Ｒ１６）を所定周期で発生する多相クロック発生源（リングオシレータ２２）を有すると共に、その多相クロック発生源から出力される多相クロックの位相差時間（Ｔｇ）を単位として、外部から入力された周波数制御データ（ＣＤ１〜ＣＤ１２）に対応した周波数の発振信号を生成し、その発振信号を前記出力信号として外部へ出力するデジタル制御発振装置（２）と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号（出力クロックＲＣＫ＝Ｒ１３）をカウントするクロックカウント手段（１３ビットカウンタ１４）と、
そのクロックカウント手段にてカウントされたカウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２：ＤＴ１〜ＤＴ１２またはＤＴ２〜ＤＴ１３）を、前記周波数制御データとして前記デジタル制御発振装置へ出力するデータ出力手段（データラッチ回路１８）と、
前記クロックカウント手段および前記データ出力手段を、前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づく所定のタイミングで動作させる動作制御手段（制御回路６）と
を備えたことを技術的特徴とする。
【００１８】
請求項２に記載の発明は、請求項１に記載の周波数逓倍装置において、
前記動作制御手段（制御回路６）は、
前記基準信号（ＰＲＥＦ）と、前記多相クロック発生源（リングオシレータ２２）から出力された所定のクロック信号（出力クロックＲＣＫ）とに基づいて、
前記基準信号の１周期おきにカウント許可信号（ＵＣＥ）を出力し、
そのカウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後にデータラッチ信号（ＤＬＳ）を出力し、
前記カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後にカウントクリア信号（ＣＬＲ）を出力し、
前記第２所定周期は前記第１所定周期より大きな値に設定され、
まず、前記基準信号の１周期目（図２に示す(1)(2)）にて、前記カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記クロックカウント手段（１３ビットカウンタ１４）によりカウント（計時）させ、
次に、前記基準信号の２周期目にて、前記データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２：ＤＴ１〜ＤＴ１２またはＤＴ２〜ＤＴ１３）を前記データ出力手段（データラッチ回路１８）によりラッチ（確定）させると共に、そのラッチさせたデジタルデータを前記周波数制御データ（ＣＤ１〜ＣＤ１２：図２に示す[1][2]）として前記デジタル制御発振装置（２）へ出力させ、
続いて、前記基準信号の２周期目にて、前記カウントクリア信号が出力されるタイミングで、前記クロックカウント手段がカウントした前記カウント値を表すデジタルデータ（ＤＴ１〜ＤＴ１３）をクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させることを技術的特徴とする。
【００１９】
請求項３に記載の発明は、請求項２に記載の周波数逓倍装置において、
前記第１所定周期は前記所定のクロック信号（出力クロックＲＣＫ）の１周期に設定され、
前記第２所定周期は前記所定のクロック信号の２周期に設定されていることを技術的特徴とする。
【発明の効果】
【００２０】
（請求項１）
請求項１の発明では、周波数制御データ（ＣＤ１〜ＣＤ１２）の補正のタイミングを決定する各信号（カウント許可信号ＵＣＥ、カウントクリア信号ＣＬＲ、データラッチ信号ＤＬＳ）を、基準信号（ＰＲＥＦ）と所定のクロック信号（出力クロックＲＣＫ）とに基づいて生成している。
ここで、所定のクロック信号の周波数は基準信号の周波数の数十倍以上と高く、例えば、所定のクロック信号が２００MHzの場合に基準信号は４MHzである。
そのため、請求項１の発明によれば、基準信号に基づいて出力信号の周波数を補正するのに要する時間である補正遅延時間を短い時間にすることができる。
【００２１】
それに対して、特許文献１では、周波数制御データの補正のタイミングを決定する各信号（ＵＣＥ，ＣＬＲ，ＤＬＳ）を、基準信号のみに基づいて生成しているため、請求項１の発明に比べて長い時間になってしまう。
【００２２】
従って、請求項１の発明によれば、特許文献１に比べて補正遅延時間が短くなるため、何らかの要因で多相クロック（Ｒ１〜Ｒ１６）の周期に一時的な誤差が生じた場合でも、その誤差を補正した正確な周波数の出力信号を速やかに得ることが可能になり、出力信号の精度を維持した高精度な周波数逓倍装置を実現できる。
【００２３】
（請求項２）
請求項２の発明では、基準信号（ＰＲＥＦ）の１周期分の時間内に生成された所定のクロック信号（出力クロックＲＣＫ）をカウント（計時）し、そのカウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２）をラッチ（確定）し、そのデジタルデータ（ＤＬ１〜ＤＬ１２）をクリアする、という動作を基準信号の２周期毎に繰り返す。
その結果、基準信号の２周期毎に、データ出力手段（データラッチ回路１８）にてラッチされたデジタルデータ（ＤＬ１〜ＤＬ１２）である周波数制御データ（ＣＤ１〜ＣＤ１２）が新たに生成される。
【００２４】
この新たに生成される周波数制御データ（図２に示す[2]）は、基準信号の前回の２周期の間（２周期前）に生成された周波数制御（図２に示す[1]）を補正したものといえる。
すなわち、請求項２の発明では、基準信号の２周期毎に周波数制御データの補正を繰り返すことにより、基準信号の周波数を多相クロック（Ｒ１〜Ｒ１６）の総数倍に逓倍した出力信号（ＰＯＵＴ）を発生させているわけである。
【００２５】
そのため、請求項２の発明において、所定のクロック信号をカウントしてから、そのカウント値が周波数制御データに反映され、新たな周波数制御データが生成されるまでに要する時間である補正遅延時間（ｔ）は、図２のタイムチャートに示すように、基準信号の２周期分の時間になる。
ここで、補正遅延時間は、補正された周波数制御データが出力信号に反映されて有効になるまでに要する時間でもあり、基準信号に基づいて出力信号の周波数を補正するのに要する時間ともいえる。
【００２６】
このように、請求項２の発明では、周波数制御データ（ＣＤ１〜ＣＤ１２）の補正のタイミングを決定する各信号（カウント許可信号ＵＣＥ、カウントクリア信号ＣＬＲ、データラッチ信号ＤＬＳ）を、基準信号（ＰＲＥＦ）と所定のクロック信号（出力クロックＲＣＫ）とに基づいて生成しているため、補正遅延時間（ｔ）を基準信号の２周期分という短い時間にすることができる。
従って、請求項２の発明によれば、請求項１の発明の前記作用・効果を更に確実に得ることができる。
【００２７】
それに対して、特許文献１では、周波数制御データの補正のタイミングを決定する各信号（ＵＣＥ，ＣＬＲ，ＤＬＳ）を、基準信号のみに基づいて生成しているため、図３のタイムチャートに示すように、補正遅延時間が基準信号の９周期分という長い時間になってしまう。
【００２８】
（請求項３）
請求項３に記載の発明では、第１所定周期を所定のクロック信号（出力クロックＲＣＫ）の１周期に設定すると共に、第２所定周期を所定のクロック信号の２周期に設定している。
そのため、カウント許可信号（ＵＣＥ）の出力が停止されたタイミングから、所定のクロック信号の１周期後にデータラッチ信号（ＤＬＳ）が出力される。
また、カウント許可信号の出力が停止されたタイミングから、所定のクロック信号の２周期後にカウントクリア信号（ＣＬＲ）が出力される。
【００２９】
従って、データ出力手段（データラッチ回路１８）によるデジタルデータ（ＤＬ１〜ＤＬ１２）のラッチを速やかに行うことが可能になると共に、クロックカウント手段（１３ビットカウンタ１４）がカウントしたデジタルデータ（ＤＴ１〜ＤＴ１３）のクリアを速やかに行うことが可能になる。
その結果、請求項３の発明によれば、請求項２の発明の作用・効果を更に確実に得ることができる。
【００３０】
尚、所定のクロック信号の１周期分の時間があれば、データ出力手段によるデジタルデータのラッチを確実に行うことが可能であり、クロックカウント手段のクリアを確実に行うことが可能であるため、データ出力手段およびクロックカウント手段の動作が阻害されるおそれはない。
【００３１】
尚、上術した［課題を解決するための手段］［発明の効果］に記載した（  ）内の符号等は、後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号に対応したものである。
【発明を実施するための最良の形態】
【００３２】
以下、本発明を具体化した一実施形態について図面を参照しながら説明する。尚、本実施形態において、特許文献１と同一の構成部材および構成要素については符号を等しくしてある。
【００３３】
図１は、本実施形態の周波数逓倍装置１の構成を示すブロック図である。
周波数逓倍装置（クロック逓倍装置）１は、外部から入力される基準信号ＰＲＥＦを、１ビットの逓倍数切換信号ＤＶ１に応じて１６倍または３２倍に周波数逓倍した出力信号ＰＯＵＴを生成（発生）するものであり、外部からの動作開始信号ＰＳＴＢを受けて出力信号ＰＯＵＴの出力を開始する。
【００３４】
周波数逓倍装置１は、デジタル制御発振装置（デジタル制御発振回路：ＤＣＯ：Digitally Controlled Oscillator）２、カウンタ・データラッチ回路４、制御回路６から構成されている。
【００３５】
デジタル制御発振装置２内には、リングオシレータ２２が備えられている。
尚、デジタル制御発振装置２およびリングオシレータ２２の内部構成は、特許文献１（図５、図６、図１２、図１３、図１６、図１９、図２０参照）と同じであるため説明を省略する。
【００３６】
リングオシレータ２２は、外部からHighレベルの制御信号ＰＡが入力されているときに、所定の位相差時間Ｔｇを有する１６個のパルス信号Ｒ１〜Ｒ１６（以下、「クロック信号」という）を所定周期（１６×Ｔｇ＝３２×Ｔｄ）で生成する。尚、以下の説明において、１６個のクロック信号Ｒ１〜Ｒ１６をまとめて「多相クロック」という。
【００３７】
デジタル制御発振装置２は、制御信号ＰＣに従い、多相クロック発生源としてのリングオシレータ２２から出力される多相クロックＲ１〜Ｒ１６の位相差時間Ｔｇを単位として、外部から入力された１２ビットの周波数制御データＣＤ１〜ＣＤ１２に対応した周波数の発振信号を生成し、その発振信号を出力信号ＰＯＵＴとして外部へ出力する。
尚、位相差時間Ｔｇは、リングオシレータ２２を構成する反転回路の２段分の遅延時間である。また、反転動作時間Ｔｄは、リングオシレータ２２を構成する反転回路の反転動作に要する時間である。
【００３８】
カウンタ・データラッチ回路４は、逓倍数切換信号ＤＶ１、カウント許可信号ＵＣＥ、カウントクリア信号ＣＬＲ、データラッチ信号ＤＬＳに従い、デジタル制御発振装置２内のリングオシレータ２２から出力された多相クロックＲ１〜Ｒ１６の内の所定のクロック信号（例えば、Ｒ１３）である出力クロックＲＣＫを用いて、基準信号ＰＲＥＦの１周期を符号化し、その値に応じた周波数制御データＣＤ１〜ＣＤ１２をデジタル制御発振回路２へ出力する。
【００３９】
動作制御手段としての制御回路６は、基準信号ＰＲＥＦ、動作開始信号ＰＳＴＢ、制御信号ＰＡ、出力クロックＲＣＫに基づいて、デジタル制御発振装置２の動作タイミングを制御するための制御信号ＰＣを生成すると共に、カウンタ・データラッチ回路４の動作タイミングを制御するためのカウント許可信号ＵＣＥ、カウントクリア信号ＣＬＲ、データラッチ信号ＤＬＳを生成する。
【００４０】
制御回路６は、Ｄタイプフリップフロップ（以下、「ラッチ回路」という）ＤＦ８ａ，１２，ＤＦ１ａ〜ＤＦ１ｄおよびアンドゲートＡＮＤから構成されている。
そして、ラッチ回路ＤＦ１ａ〜ＤＦ１ｄおよびアンドゲートＡＮＤはユニットＵＮを構成している。
【００４１】
ラッチ回路ＤＦ８ａは、基準信号ＰＲＥＦがクロック端子に入力され、反転出力端子（Ｑバー）がデータ端子（Ｄ）に接続され、出力端子（Ｑ）から出力するデータＱ１がカウント許可信号ＵＣＥになる。
ラッチ回路ＤＦ１ａは、出力クロックＲＣＫがクロック端子に入力され、ラッチ回路ＤＦ８ａの反転出力端子から出力されたデータＱ１の反転値Ｑ１バー（カウント許可信号ＵＣＥの反転値ＵＣＥバー）がデータ端子に入力される。
【００４２】
ラッチ回路ＤＦ１ｂは、ラッチ回路ＤＦ１ａの出力端子から出力されたデータがクロック端子に入力され、一定の電源電圧Ｖｃｃがデータ端子に印加される。
ラッチ回路ＤＦ１ｃは、出力クロックＲＣＫがクロック端子に入力され、ラッチ回路ＤＦ１ｂの出力端子から出力されたデータがデータ端子に入力され、出力端子からデータラッチ信号ＤＬＳを出力する。
ラッチ回路ＤＦ１ｄは、出力クロックＲＣＫがクロック端子に入力され、データラッチ信号ＤＬＳがデータ端子に入力され、出力端子からカウントクリア信号ＣＬＲを出力する。
【００４３】
アンドゲートＡＮＤは、制御信号ＰＡと、ラッチ回路ＤＦ１ｃの反転出力端子から出力されたデータとの論理積をとり、その論理積がLowレベルのときにラッチ回路ＤＦ１ｂをリセットさせる。
各ラッチ回路ＤＦ８ａ，１２，ＤＦ１ａ〜ＤＦ１ｄは、制御信号ＰＡがLow レベルのときにリセットされる。
ラッチ回路１２は、カウントクリア信号ＣＬＲがクロック端子に入力され、動作開始信号ＰＳＴＢがデータ端子に入力され、出力端子から制御信号ＰＣを出力する。
【００４４】
図２は、本実施形態におけるカウンタ・データラッチ回路４および制御回路６の動作を表すタイムチャートである。
【００４５】
制御回路６は、制御信号ＰＡがHighレベルのときに、以下の動作を行う。
すなわち、ラッチ回路８ａは、基準信号ＰＲＥＦを２分周したパルス波形のカウント許可信号ＵＣＥを出力する（基準信号ＰＲＥＦの１周期おきにHighレベルのカウント許可信号ＵＣＥを出力する）。
【００４６】
そして、ユニットＵＮは、カウント許可信号ＵＣＥが立ち下がってから（Lowレベルになってから）、出力クロックＲＣＫの１周期（１クロック）後に出力クロックＲＣＫの１周期分だけHighレベルのデータラッチ信号ＤＬＳを出力し、出力クロックＲＣＫの２周期後に出力クロックＲＣＫの１周期分だけHighレベルのカウントクリア信号ＣＬＲを出力する。
【００４７】
また、ラッチ回路１２は、Highレベルの動作開始信号ＰＳＴＢが入力されると、Highレベルのカウントクリア信号ＣＬＲが出力されるタイミング（カウントクリア信号ＣＬＲが立ち上がるタイミング）で動作開始信号ＰＳＴＢをラッチし、その動作開始信号ＰＳＴＢをHighレベルの制御信号ＰＣとして出力する。
【００４８】
カウンタ・データラッチ回路４は、１３ビットカウンタ１４、シフト回路１６、データラッチ回路１８から構成されている。
尚、１３ビットカウンタ１４、シフト回路１６、データラッチ回路１８の内部構成は、特許文献１（図３参照）と同じであるため説明を省略する。
【００４９】
クロックカウント手段としての１３ビットカウンタ１４は、制御回路６からHighレベルのカウント許可信号ＵＣＥが出力されているときに（基準信号ＰＲＥＦの１周期分の時間内に）、リングオシレータ２２から出力された出力クロックＲＣＫ（＝Ｒ１３）をカウント（計時）し、そのカウント値を表す１３ビットのデジタルデータＤＴ１〜ＤＴ１３を出力する。
【００５０】
シフト回路１６は、１３ビットカウンタ１４から出力された１３ビットのデータＤＴ１〜ＤＴ１３を最下位ビットのデータＤＴ１から順にそれぞれ２個単位で入力し、その各データの内の１２ビットのデータを逓倍数切換信号ＤＶ１に応じて選択し、その選択した１２ビットのデータを出力データＤＬ１〜ＤＬ１２として出力する。
すなわち、逓倍数切換信号ＤＶ１が「１」のときには、各データＤＴ１〜ＤＴ１３のうち、１ビット目から１２ビット目までの下位１２ビットのデータＤＴ１〜ＤＴ１２が出力データＤＬ１〜ＤＬ１２として出力される。また、逓倍数切換信号ＤＶ１が「０」のときには、各データＤＴ１〜ＤＴ１３が１ビット左シフトされて、２ビット目から１３ビット目までの上位１２ビットのデータＤＴ２〜ＤＴ１３が出力データＤＬ１〜ＤＬ１２として出力される。
【００５１】
データ出力手段としてのデータラッチ回路１８は、シフト回路１６から出力されたデータＤＬ１〜ＤＬ１２（ＤＴ１〜ＤＴ１２またはＤＴ２〜ＤＴ１３）を、制御回路６からHighレベルのデータラッチ信号ＤＬＳが出力されるタイミング（データラッチ信号ＤＬＳが立ち上がるタイミング）でラッチし、そのラッチしたデータＤＬ１〜ＤＬ１２を周波数制御データＣＤ１〜ＣＤ１２としてデジタル制御発振装置２へ出力する。
【００５２】
［実施形態の作用・効果］
カウンタ・データラッチ回路４は、制御回路６から出力された動作制御用の各信号（カウント許可信号ＵＣＥ、カウントクリア信号ＣＬＲ、データラッチ信号ＤＬＳ）に応じて、基準信号ＰＲＥＦの２周期を１単位とし、以下の動作を繰り返す。
まず、１３ビットカウンタ１４は、基準信号ＰＲＥＦの１周期目（図２に示す(1)(2)）にて、カウント許可信号ＵＣＥが立ち上がっている基準信号ＰＲＥＦの１周期分の時間内に、リングオシレータ２２から出力された出力クロックＲＣＫをカウント（計時）する。
【００５３】
次に、データラッチ回路１８は、基準信号ＰＲＥＦの２周期目にて、カウント許可信号ＵＣＥが立ち下がってから出力クロックＲＣＫの１周期後に立ち上がるデータラッチ信号ＤＬＳに従い、データラッチ信号ＤＬＳが立ち上がるタイミングで、前記カウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２：ＤＴ１〜ＤＴ１２またはＤＴ２〜ＤＴ１３）をラッチ（確定）する。
そして、データラッチ回路１８は、ラッチしたデジタルデータＤＬ１〜ＤＬ１２を、周波数制御データＣＤ１〜ＣＤ１２（図２に示す[1][2]）としてデジタル制御発振装置２へ出力する。
【００５４】
続いて、１３ビットカウンタ１４は、基準信号ＰＲＥＦの２周期目にて、カウント許可信号ＵＣＥが立ち下がってから出力クロックＲＣＫの２周期後に立ち上がるカウントクリア信号ＣＬＲに従い、カウントクリア信号ＣＬＲが立ち上がるタイミングで、前記カウント値を表す１３ビットのデジタルデータＤＴ１〜ＤＴ１３をクリアする。
【００５５】
このように、本実施形態では、基準信号ＰＲＥＦの１周期分の時間内に生成された出力クロックＲＣＫをカウント（計時）し、そのカウント値を表すデジタルデータＤＬ１〜ＤＬ１２をラッチ（確定）し、そのデジタルデータＤＬ１〜ＤＬ１２をクリアする、という動作を基準信号ＰＲＥＦの２周期毎に繰り返す。
その結果、基準信号ＰＲＥＦの２周期毎に、データラッチ回路１８にてラッチされたデジタルデータＤＬ１〜ＤＬ１２である周波数制御データＣＤ１〜ＣＤ１２が新たに生成される。
【００５６】
この新たに生成される周波数制御データＣＤ１〜ＣＤ１２（図２に示す[2]）は、基準信号ＰＲＥＦの前回の２周期の間（２周期前）に生成された周波数制御データＣＤ１〜ＣＤ１２（図２に示す[1]）を補正したものといえる。
すなわち、本実施形態では、基準信号ＰＲＥＦの２周期毎に周波数制御データＣＤ１〜ＣＤ１２の補正を繰り返すことにより、基準信号ＰＲＥＦの周波数を多相クロックＲ１〜Ｒ１６の総数倍に逓倍した出力信号ＰＯＵＴを発生させているわけである。
【００５７】
そのため、本実施形態において、出力クロックＲＣＫをカウントしてから、そのカウント値が周波数制御データＣＤ１〜ＣＤ１２に反映され、新たな周波数制御データが生成されるまでに要する時間である補正遅延時間ｔは、図２のタイムチャートに示すように、基準信号ＰＲＥＦの２周期分の時間になる。
ここで、補正遅延時間ｔは、補正された周波数制御データＣＤ１〜ＣＤ１２が出力信号ＰＯＵＴに反映されて有効になるまでに要する時間でもあり、基準信号ＰＲＥＦに基づいて出力信号ＰＯＵＴの周波数を補正するのに要する時間ともいえる。
【００５８】
以上のように、本実施形態では、周波数制御データＣＤ１〜ＣＤ１２の補正のタイミングを決定する各信号（カウント許可信号ＵＣＥ、カウントクリア信号ＣＬＲ、データラッチ信号ＤＬＳ）を、基準信号ＰＲＥＦと出力クロックＲＣＫとに基づいて生成しているため、補正遅延時間ｔを基準信号ＰＲＥＦの２周期分という短い時間にすることができる。
ここで、出力クロックＲＣＫの周波数は基準信号ＰＲＥＦの周波数の数十倍以上と高く、例えば、出力クロックＲＣＫが２００MHzの場合に基準信号ＰＲＥＦは４MHzである。
【００５９】
それに対して、特許文献１では、周波数制御データＣＤ１〜ＣＤ１２の補正のタイミングを決定する各信号ＵＣＥ，ＣＬＲ，ＤＬＳを、基準信号ＰＲＥＦのみに基づいて生成しているため、図３のタイムチャートに示すように、補正遅延時間ｔが基準信号ＰＲＥＦの９周期分という長い時間になってしまう。
【００６０】
従って、本実施形態によれば、特許文献１に比べて補正遅延時間ｔが短くなるため、何らかの要因で多相クロックＲ１〜Ｒ１６の周期に一時的な誤差が生じた場合でも、その誤差を補正した正確な周波数の出力信号ＰＯＵＴを速やかに得ることが可能になり、出力信号ＰＯＵＴの精度を維持した高精度な周波数逓倍装置１を実現できる。
【００６１】
ちなみに、多相クロックＲ１〜Ｒ１６の周期に一時的な誤差を生じさせる要因として、例えば、多相クロック発生源としてリングオシレータ２２を用いた場合には、リングオシレータ２２に供給される電源電圧の急激な変動により、リングオシレータ２２を構成する反転回路の反転動作時間Ｔｄが不安定化すること、などがあげられる。
【００６２】
＜別の実施形態＞
本発明は上記実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【００６３】
［１］上記実施形態では、制御回路６からカウンタ・データラッチ回路４へデータラッチ信号ＤＬＳが出力され、データラッチ信号ＤＬＳの立ち上がるタイミングでデジタルデータＤＬ１〜ＤＬ１２がカウンタ・データラッチ回路４にてラッチされる。
【００６４】
それに対して、特許文献１では、制御回路６からデジタル制御発振装置（デジタル制御発振回路）２へデータラッチ信号ＤＬＳが出力され、データラッチ信号ＤＬＳに同期したラッチタイミング信号ＤＬＣがデジタル制御発振装置２で生成されてカウンタ・データラッチ回路４へ出力され、ラッチタイミング信号ＤＬＣの立ち上がるタイミングでデジタルデータＤＬ１〜ＤＬ１２がカウンタ・データラッチ回路４にてラッチされる。
【００６５】
データラッチ信号ＤＬＳとラッチタイミング信号ＤＬＣとは全く同じ信号であるにも関わらず、特許文献１においてラッチタイミング信号ＤＬＣを用いているのは、以下の理由による。
すなわち、データラッチ信号ＤＬＳと出力クロックＲＣＫとは非同期であるため、データラッチ信号ＤＬＳに従ってデジタルデータＤＬ１〜ＤＬ１２をラッチすると、何らかの要因で出力クロックＲＣＫの周期に誤差が生じた場合に、出力クロックＲＣＫと周波数制御データＣＤ１〜ＣＤ１２とが非同期になり、デジタル制御発振装置２が誤動作を起こすおそれがある。
【００６６】
そこで、特許文献１では、データラッチ信号ＤＬＳと出力クロックＲＣＫとの同期をとった信号であるラッチタイミング信号ＤＬＣを生成し、そのラッチタイミング信号ＤＬＣに従ってデジタルデータＤＬ１〜ＤＬ１２をラッチすることにより、出力クロックＲＣＫの周期に誤差が生じた場合でも、出力クロックＲＣＫと周波数制御データＣＤ１〜ＣＤ１２とを確実に同期させ、デジタル制御発振装置２の誤動作を防止しているのである。
【００６７】
しかし、特許文献１（図５、図１２、図１３、図１６、図１９参照）に示すように、ダウンカウンタ２６およびオアゲート４２を用いることにより、出力クロックＲＣＫと周波数制御データＣＤ１〜ＣＤ１２との同期がとられているため、出力クロックＲＣＫの周期に誤差が生じた場合でも、デジタル制御発振装置２が誤動作を起こすことは実用上まず無いといってよい。
そのため、上記実施形態では、ラッチタイミング信号ＤＬＣを用いず、データラッチ信号ＤＬＳに従ってデジタルデータＤＬ１〜ＤＬ１２をラッチしているわけである。
【００６８】
［２］上記実施形態では、デジタル制御発振装置２内において多相クロックＲ１〜Ｒ１６を発生するための多相クロック発生源としてリングオシレータ２２を用いているため、デジタル制御発振装置２を小型化することができる。
しかし、多相クロックＲ１〜Ｒ１６を発生可能であれば、リングオシレータ２２に限らず、どのような多相クロック発生源を用いてもよく、例えば、同じ発振周波数の固定発振器（水晶発振器など）を複数個用意し、各発振器の発振開始タイミングを制御することにより、各発振器から所定の位相差で個々に多相クロックＲ１〜Ｒ１６を発生させるようにしてもよい。
【００６９】
［３］上記実施形態において、ユニットＵＮは、カウント許可信号ＵＣＥが立ち下がってから、出力クロックＲＣＫの１周期後（第１所定周期）にデータラッチ信号ＤＬＳを立ち上げると共に、出力クロックＲＣＫの２周期後（第２所定周期後）にカウントクリア信号ＣＬＲを立ち上げている。
しかし、カウント許可信号ＵＣＥが立ち下がってから、出力クロックＲＣＫの２周期以上後の任意のタイミングでデータラッチ信号ＤＬＳを立ち上げ、データラッチ信号ＤＬＳが立ち上がってから出力クロックＲＣＫの１周期以上後の任意のタイミングでカウントクリア信号ＣＬＲを立ち上げるようにしてもよい。
尚、出力クロックＲＣＫの１周期分の時間があれば、データラッチ回路１８によるデジタルデータＤＬ１〜ＤＬ１２のラッチを確実に行うことが可能であり、１３ビットカウンタ１４のクリアを確実に行うことが可能であるため、カウンタ・データラッチ回路４の動作が阻害されるおそれはない。
【００７０】
［４］上記実施形態において、制御回路６から出力される各信号（カウント許可信号ＵＣＥ、カウントクリア信号ＣＬＲ、データラッチ信号ＤＬＳ）のレベルを反転させ、その反転したレベルの各信号に応じてカウンタ・データラッチ回路４が上記実施形態と同様の動作を行うように構成を変更してもよい。
【００７１】
［５］上記実施形態は特許文献１の第１実施例または第３〜第５実施例に適用したものであるが、本発明は特許文献１の第２実施例（図１０、図１１参照）または第６実施例（図１９〜図２１参照）に適用してもよい。
【図面の簡単な説明】
【００７２】
【図１】本発明を具体化した一実施形態の周波数逓倍装置１の構成を示すブロック図である。
【図２】本実施形態におけるカウンタ・データラッチ回路４および制御回路６の動作を表すタイムチャートである。
【図３】特許文献１の第１実施例におけるカウンタ・データラッチ回路４および制御回路６の動作を表すタイムチャートである。
【符号の説明】
【００７３】
１…周波数逓倍装置
２…デジタル制御発振装置
４…カウンタ・データラッチ回路
６…制御回路（動作制御手段）
１４…１３ビットカウンタ（クロックカウント手段）
１６…シフト回路
１８…データラッチ回路（データ出力手段）
２２…リングオシレータ（多相クロック発生源）
ＤＦ８ａ，１２，ＤＦ１ａ〜ＤＦ１ｄ…Ｄタイプフリップフロップ（ラッチ回路）
ＡＮＤ…アンドゲート
ＵＮ…ユニット
ＰＡ…制御信号
ＰＣ…制御信号
ＤＶ１…逓倍数切換信号
ＰＯＵＴ…出力信号
ＰＳＴＢ…動作開始信号
Ｒ１〜Ｒ１６…多相クロック
ＲＣＫ（＝Ｒ１３）…出力クロック
ＤＴ１〜ＤＴ１３…デジタルデータ
ＤＬ１〜ＤＬ１２…デジタルデータ（出力データ）
ＣＤ１〜ＣＤ１２…周波数制御データ
ＵＣＥ…カウント許可信号
ＣＬＲ…カウントクリア信号
ＤＬＳ…データラッチ信号
Ｔｇ…位相差時間
Ｔｄ…反転動作時間
【図１】
2007074658.tif 000003
【図２】
2007074658.tif 000004
【図３】
2007074658.tif 000005