(57)【要約】【課題】ＳＯＩ構造とバルク構造とが混載された半導体基板上に形成された半導体装置を、チップサイズを増大させずに得る。【解決手段】半導体基板１０を所定の深さまでエッチングして得られた第１の領域にエピタキシャル成長にて形成され、半導体基板１０の底面からの高さが半導体基板１０の表面の高さと実質的に同一である半導体層６０と、半導体基板１０と半導体層６０との間に埋め込まれた埋め込み絶縁層２４０と、半導体層６０内の各々の素子領域間、及び、半導体層６０と半導体基板１０との間、を水平面内で素子分離する素子分離体と、を有する半導体基板１０上に形成された半導体装置。【選択図】図１６
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【特許請求の範囲】
【請求項１】
半導体基板を所定の深さまでエッチングして得られた第１の領域にエピタキシャル成長にて形成され、前記半導体基板の底面からの高さが前記半導体基板表面の高さと実質的に同一である半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層内の各々の素子領域間、及び、前記半導体層と前記半導体基板との間、を水平面内で素子分離する素子分離領域と、を有することを特徴とする半導体装置。
【請求項２】
ＳＯＩ構造とすべき複数の第１の素子領域と、バルク構造とすべき複数の第２の素子領域と、個々の領域を隔てる素子分離領域と、を有する半導体基板上に半導体装置を形成する方法であって、
前記半導体基板の、前記第１の素子領域、及び前記素子分離領域のうち前記第１の素子領域に隣接する領域の一部を、所定の深さまでエッチングする第１の工程と、
前記半導体基板上の、前記第１の工程でエッチングされなかった領域にマスク層を形成する第２の工程と、
前記マスク層が形成されていない領域に前記半導体基板よりもエッチングレートが大きい材料からなる第１の半導体層を選択的に形成する第３の工程と、
前記第１の半導体層上に、前記第１の半導体層よりもエッチングレートが小さい材料からなる第２の半導体層を選択的に形成する第４の工程と、
前記素子分離領域のうちの前記第１の半導体層、及び前記第２の半導体層が形成されている領域に、前記第１の半導体層及び前記第２の半導体層を貫通して前記半導体基板を露出させる第１の溝を形成する第５の工程と、
前記第１の溝内、及び少なくとも前記第１の素子領域の一部に、前記第２の半導体層を前記半導体基板上で支持する支持体層を形成する第６の工程と、
前記素子分離領域のうちの前記第１の溝が形成されていない領域に、前記第１の半導体層を露出させる第２の溝を形成する第７の工程と、
前記第２の溝を介して、前記第１の半導体層をエッチングすることにより前記第１の半導体層を除去して、前記第２の半導体層下に空洞部を形成する第８の工程と、
前記第２の溝を介して、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する第９の工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
ＳＯＩ構造とすべき複数の第１の素子領域と、バルク構造とすべき複数の第２の素子領域と、個々の素子領域を隔てる素子分離領域と、を有する半導体基板上に半導体装置を形成する方法であって、
前記半導体基板の、前記第２の素子領域上にマスク層を形成し、前記第１の素子領域、及び前記素子分離領域のうち前記第１の素子領域に隣接する領域の一部を、所定の深さまでエッチングする第１の工程と、
前記半導体基板上、及び前記マスク層上に、前記半導体基板よりもエッチングレートが大きい材料からなる第１の半導体層を形成する第２の工程と、
前記第１の半導体層上に、前記第１の半導体層よりもエッチングレートが小さい材料からなる第２の半導体層を形成する第３の工程と、
前記第１の工程でエッチングされていない領域上の、前記第１の半導体層、及び前記第２の半導体層を除去する第４の工程と、
前記素子分離領域のうち、前記第１の半導体層及び前記第２の半導体層が形成されている領域に、前記第１の半導体層及び前記第２の半導体層を貫通して前記半導体基板を露出させる第１の溝を形成する第５の工程と、
前記第１の溝内、及び少なくとも前記第１の領域の一部に、前記第２の半導体層を前記半導体基板上で支持する支持体層を形成する第６の工程と、
前記素子分離領域のうちの前記第１の溝が形成されていない領域に、前記第１の半導体層を露出させる第２の溝を形成する第７の工程と、
前記第２の溝を介して、前記第１の半導体層をエッチングすることにより前記第１の半導体層を除去して、前記第２の半導体層下に空洞部を形成する第８の工程と、
前記第２の溝を介して、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する第９の工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記第７の工程は、前記第２の溝の底部に前記半導体基板を露出させることを特徴とする請求項２、又は３に記載の半導体装置の製造方法。
【請求項５】
前記第１の溝が形成されていない領域に、前記第１の半導体層を露出させる第２の溝を形成する工程において、第２の素子領域を、個々の領域を隔てる素子分離領域に同一工程にて第３の溝を形成することを特徴とする請求項２〜４のうちのいずれかの１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の工程は、前記半導体基板を、前記第１の半導体層膜厚と前記第２の半導体層膜厚の和と略同一の深さまでエッチングすることを特徴とする請求項２〜５のうちのいずれかの１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板は単結晶半導体基板であり、前記第１の半導体層、及び前記第２の半導体層は、エピタキシャル成長により形成される単結晶半導体層であることを特徴とする請求項２〜６のうちのいずれかの１項に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板、及び前記第２の半導体層は、単結晶シリコンから成り、前記第１の半導体層は、単結晶シリコンゲルマニウムから成ることを特徴とする請求項２〜７のうちのいずれかの１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の溝を形成する前に、前記第２の半導体層の表面に絶縁膜を形成することを特徴とする請求項２〜８のうちのいずれかの１項に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜は、少なくともシリコン窒化膜を含むことを特徴とする請求項２〜９のうちのいずれかの１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ構造とバルク構造とを同一基板上に混載する半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電解効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため研究が盛んに行われている。
【０００３】
ＳＯＩ基板としては、従来は張り合わせ基板等が用いられてきたが、非特許文献１には、バルク基板上にＳＯＩ構造を形成することで、ＳＯＩトランジスタを低コストで形成する方法が開示されている。
【０００４】
【非特許文献１】Ｔ．ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記方法により、ＳＯＩ構造とバルク構造とを同一基板上に混載するためには、半導体基板にトレンチ構造、ＬＯＣＯＳ構造等の素子分離領域を、ＳＯＩ構造とバルク構造とで別個に形成する必要があるため、素子分離領域面積が増大し、チップサイズの増大を招くと共に、工定数の増加を招くという課題があった。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明による半導体装置は、半導体基板を所定の深さまでエッチングして得られた第１の領域にエピタキシャル成長にて形成され、前記半導体基板の底面からの高さが上記半導体基板表面の高さと実質的に同一である半導体層と、上記半導体基板と上記半導体層との間に埋め込まれた埋め込み絶縁層と、上記半導体層内の各々の素子領域間、及び、上記半導体層と上記半導体基板との間、を水平面内で素子分離する素子分離領域と、を有する。
【０００７】
絶縁体が充填された溝で各々の素子間を分離するため、ＳＯＩ構造領域と、バルクとして利用すべき領域（以下、「バルク領域」と称する。）をチップサイズの増大を抑制しつつ同一の基板上に混載することができる。
【０００８】
また、上記課題を解決するために、本発明による半導体装置の製造方法は、ＳＯＩ構造とすべき複数の第１の素子領域と、バルク構造とすべき複数の第２の素子領域と、個々の領域を隔てる素子分離領域と、を有する半導体基板上に半導体装置を形成する方法であって、上記半導体基板の、上記第１の素子領域、及び上記素子分離領域のうち上記第１の素子領域に隣接する領域の一部を、所定の深さまでエッチングする第１の工程と、上記半導体基板上の、上記第１の工程でエッチングされなかった領域にマスク層を形成する第２の工程と、上記マスク層が形成されていない領域に上記半導体基板よりもエッチングレートが大きい材料からなる第１の半導体層を選択的に形成する第３の工程と、上記第１の半導体層上に、上記第１の半導体層よりもエッチングレートが小さい材料からなる第２の半導体層を選択的に形成する第４の工程と、上記素子分離領域のうちの上記第１の半導体層、及び上記第２の半導体層が形成されている領域に、上記第１の半導体層及び上記第２の半導体層を貫通して上記半導体基板を露出させる第１の溝を形成する第５の工程と、上記第１の溝内、及び少なくとも上記第１の素子領域の一部に、上記第２の半導体層を上記半導体基板上で支持する支持体層を形成する第６の工程と、上記素子分離領域のうちの上記第１の溝が形成されていない領域に、上記第１の半導体層を露出させる第２の溝を形成する第７の工程と、上記第２の溝を介して上記第１の半導体層をエッチングすることにより上記第１の半導体層を除去して、上記第２の半導体層下に空洞部を形成する第８の工程と、上記第２の溝を介して、上記空洞部内に埋め込まれた埋め込み絶縁層を形成する第９の工程と、を含む。
【０００９】
ＳＯＩ構造とすべき領域以外の領域にマスク層を形成することにより、ＳＯＩ構造とすべき領域のみに第１の半導体層及び第２の半導体層を形成し、支持体となる絶縁体材料層で上記第２の半導体層を支持しつつ、上記第２の溝からエッチング液等を接触（浸透）させ、上層（上記第２の半導体層）及び下層（上記半導体基板）よりもエッチングレートが速い上記第１の半導体層を選択的にエッチングして空洞部を形成し、上記空洞部に絶縁層を形成するため、半導体基板上の任意の領域にＳＯＩ構造を形成できる。
【００１０】
また、上記支持体を形成する第１の溝、及び上記空洞部にエッチング液等を接触させるために形成する第２の溝を、絶縁材料を充填することにより素子分離領域としても用いることができる。したがって、かかる製造方法の実施により、工数の増加及びチップサイズの増加を抑制しつつ、ＳＯＩ構造とバルク構造が混在する半導体装置を得ることができる。
【００１１】
また、上記課題を解決するために、本発明による半導体装置の製造方法は、ＳＯＩ構造とすべき複数の第１の素子領域と、バルク構造とすべき複数の第２の素子領域と、個々の素子領域を隔てる素子分離領域と、を有する半導体基板上に半導体装置を形成する方法であって、上記半導体基板の、上記第２の素子領域上にマスク層を形成し、上記第１の素子領域、及び上記素子分離領域のうち上記第１の素子領域に隣接する領域の一部を、所定の深さまでエッチングする第１の工程と、上記半導体基板上及び上記マスク層上に、上記半導体基板よりもエッチングレートが大きい材料からなる第１の半導体層を形成する第２の工程と、上記第１の半導体層上に、上記第１の半導体層よりもエッチングレートが小さい材料からなる第２の半導体層を形成する第３の工程と、上記第１の工程でエッチングされていない領域上の、上記第１の半導体層、及び上記第２の半導体層を除去する第４の工程と、上記素子分離領域のうち、上記第１の半導体層及び上記第２の半導体層が形成されている領域に、上記第１の半導体層及び上記第２の半導体層を貫通して上記半導体基板を露出させる第１の溝を形成する第５の工程と、上記第１の溝内、及び少なくとも上記第１の領域の一部に、上記第２の半導体層を上記半導体基板上で支持する支持体層を形成する第６の工程と、上記素子分離領域のうちの上記第１の溝が形成されていない領域に、上記第１の半導体層を露出させる第２の溝を形成する第７の工程と、上記第２の溝を介して上記第１の半導体層をエッチングすることにより上記第１の半導体層を除去して、上記第２の半導体層下に空洞部を形成する第８の工程と、上記第２の溝を介して、上記空洞部内に埋め込まれた埋め込み絶縁層を形成する第９の工程と、を含む。
【００１２】
上記第１の半導体層、及び上記第２の半導体層を所要の領域にのみ選択的に形成する方法に比べて、成膜時間の短縮、プロセスマージンの拡大等を実現しつつ、ＳＯＩ構造とバルク構造とが混在する半導体装置を得ることができる。
【００１３】
好ましくは、上記第７の工程は、上記第２の溝の底部に上記半導体基板を露出させる。
【００１４】
上記第１の半導体層の断面の全てに上記エッチング液等を接触させられるため、上記空洞部の形成に要する時間が短縮できる。
【００１５】
好ましくは、前記第１の溝が形成されていない領域に、前記第１の半導体層を露出させる第２の溝を形成する工程において、第２の素子領域を、個々の領域を隔てる素子分離領域に同一工程にて第３の溝を形成する。
【００１６】
前記第１の半導体層を露出させる第２の溝を形成する工程において、第２の素子領域を、個々の領域を隔てる素子分離領域に同一工程にて溝を形成することで、工程数を削減することが可能となる。
【００１７】
好ましくは、上記第１の工程は、上記半導体基板を、上記第１の半導体層膜厚と上記第２の半導体層膜厚の和と略同一の深さまでエッチングする。
【００１８】
上記第１の素子領域を、後工程で形成される上記第１の半導体層の膜厚と上記第２の半導体層の膜厚の合計分予めエッチングするため、上記第２の半導体層表面の上記半導体基板底面からの高さは、バルクとして利用すべき第２の素子領域の当該高さと略同一になる。したがって、かかる製造方法により、表面の段差によるフォトリソグラフィー時の寸法精度のばらつき等が抑制された半導体装置を得ることができる。
【００１９】
好ましくは、上記半導体基板は単結晶半導体基板であり、上記第１の半導体層、及び上記第２の半導体層は、エピタキシャル成長により形成される単結晶半導体層である。
【００２０】
基板として単結晶半導体基板を用いると、当該基板の上層にエピタキシャル成長により単結晶半導体層を形成できるので、かかる製造方法により張り合わせ技術等を用いずにＳＯＩ構造を含む半導体装置を得ることができる。
【００２１】
好ましくは、上記半導体基板、及び上記第２の半導体層は、単結晶シリコンから成り、上記第１の半導体層は、単結晶シリコンゲルマニウムから成ることを特徴とする。
【００２２】
単結晶シリコンゲルマニウム層は、フッ硝酸系のエッチング液を用いると単結晶シリコン層より速い速度で、すなわち単結晶シリコン層に対して高い選択比でエッチング可能なので、かかる製造方法により上記第２の半導体層に与える影響を抑制しつつ上記空洞部を形成できる。
【００２３】
好ましくは、上記第１の溝を形成する前に、上記第２の半導体層の表面に絶縁膜を形成する。
【００２４】
当該絶縁膜により、上記第２の半導体層の表面を保護しダメージの発生を抑制しつつ、上記第１の溝の形成等の工程を行うことができるので、欠陥が少ない第２の半導体層を有するＳＯＩ構造を形成できる。
【００２５】
好ましくは、上記絶縁膜は、少なくともシリコン窒化膜を含む。
【００２６】
シリコン窒化膜は酸素原子の浸透を防ぐ機能が高いため、上記第２の半導体層、及び上記半導体基板の少なくとも一方を熱酸化して、上記埋め込み絶縁層を形成する際に、上記第２の半導体層の表面（上面）が熱酸化されて膜厚が減少することを抑制できる。したがって、かかる製造方法により、膜厚のばらつきが抑制されたＳＯＩ構造を形成できる。更に、ＣＭＰ（化学的機械的研磨）にて平坦化する際のストッパー層として、機能させることもできる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。半導体基板としての単結晶シリコン基板上に、第１の半導体層として単結晶シリコンゲルマニウム層、及び第２の半導体層として単結晶シリコン層をエピタキシャル成長により形成するものである。
【００２８】
図１は本発明の実施形態にかかる半導体装置の各領域の基板上の配置を示す平面図である。それぞれ間隔を持ってマトリクス状に配列されるＳＯＩ構造を有する第１の素子領域（以下、「Ｒ１領域」と称する。）、バルク構造とすべき第２の素子領域（以下、「Ｒ２領域」と称する。）、及び上記Ｒ１領域、Ｒ２領域を隔てる格子状の素子分離領域に分割されている。さらに素子分離領域は、第１の溝を形成する領域（以下、「Ｔ１領域」と称する。）と第２の溝を形成する領域（以下、「Ｔ２領域」と称する。）とから成っている。Ｔ１領域は、Ｒ１領域と素子分離領域の境界線の一部を含む領域である。つまり、Ｒ１領域の外周線は、Ｔ１領域、又はＴ２領域のどちらかの一方のみに含まれることはなく、必ず双方の領域に含まれる。本実施形態では、方形であるＲ１領域の、向かい合う一組の辺（図１の縦方向の辺）がＴ１領域に含まれている。なお、Ｒ２領域はＲ１領域と隣接する場合を除くと、周囲全てがＴ２領域となり得る。
【００２９】
本発明は、このように１つの基板上にＳＯＩ構造とバルク構造を混在させるとともに、上記２種類の構造の基板底面からの高さをできる限り一致させるものである。
【００３０】
また、図２〜図１６は、本発明の第１の実施形態にかかる半導体装置の製造方法を示すものであり、図１における破線で囲まれた部分、つまりＲ１領域（ＳＯＩ構造する第１の素子領域）とＲ２領域（バルク構造とすべき第２の素子領域）とが隣り合った部分を、その周囲の素子分離領域も含めて表わしたものである。図２（ａ）〜図１６（ａ）は平面図、図２（ｂ）〜図１６（ｂ）は、図２（ａ）〜図１６（ａ）のＡ２−Ａ２´〜Ａ１６−Ａ１６´線でそれぞれ切断した断面図、図２（ｃ）〜図１６（ｃ）は、図２（ａ）〜図１６（ａ）のＢ２−Ｂ２´〜Ｂ１６−Ｂ１６´線でそれぞれ切断した断面図、図２（ｄ）〜図１６（ｄ）は、図２（ａ）〜図１６（ａ）のＣ２−Ｃ２´〜Ｃ１６−Ｃ１６´線でそれぞれ切断した断面図である。
【００３１】
まず、図２に示すように、ＳＯＩ構造とすべき第１の領域であるＲ１領域、及びバルク構造とすべき第２の領域であるＲ２領域、及び、上記Ｒ１領域、Ｒ２領域の周辺の、溝を形成すべき領域が設定されている、半導体基板としての単結晶シリコン基板（以下、「基板」と称する。）１０上の、Ｒ２領域上及びその周囲の領域にマスクとして第１のシリコン窒化膜２０等をＣＶＤ法により形成する。そして、第１のシリコン窒化膜２０を形成しなかった領域を、この後Ｒ１領域に形成される単結晶シリコンゲルマニウム層の膜厚、及び単結晶シリコン層の膜厚の合計と実質的に同一の深さまでエッチングする。
【００３２】
次に、図３に示すように、第１のシリコン窒化膜２０を除去した後、基板１０の熱酸化を行うことにより、基板１０の表面に、上記エッチング工程で生じたダメージを取り込むための第１のシリコン酸化膜３０を形成する。
【００３３】
次に、図４に示すように、図２で形成された段差部を含む第１のシリコン窒化膜２０が形成されていた領域に第２のシリコン窒化膜４０を形成する。第２のシリコン窒化膜４０は、ＣＶＤ法により基板１０全面に積層したあと、上記領域をフォトレジストで覆い異方性のエッチングでパターニングする。その結果、図示するように段差部がサイドウォール状に覆われる。
【００３４】
次に、図５に示すように、第２のシリコン窒化膜４０で覆われていなかった領域の第１のシリコン酸化膜３０をウェットエッチングにより除去し、基板１０の表面を露出させる。第１のシリコン酸化膜３０はフッ酸系のエッチング液を用いると、下地である基板１０及びマスクである第２のシリコン窒化膜４０に対して高い選択比でエッチングできる。
【００３５】
次に、図６に示すように、露出された基板１０の表面に選択エピタキシャル成長法により単結晶シリコンゲルマニウム膜５０を形成し、さらにその上層に単結晶シリコン膜６０を形成する。上述したように、基板１０の表面が露出している領域は、上記２層の膜厚の分予めエッチングして窪ませてあるので、単結晶シリコン層６０の表面は、第２の領域における基板１０の表面の高さと実質的に同一となる。
【００３６】
また、エピタキシャル成長により形成される膜が側壁部から横方向へ成長すると結晶欠陥が生じる可能性があるが、第２のシリコン窒化膜４０は、第１のシリコン酸化膜３０を完全に覆うように形成してあるので、結晶欠陥の発生を抑制できる。また、上記の２層をエピタキシャル成長させる際に、マスクである第２のシリコン窒化膜４０の上にも極薄いアモルファス状のシリコン膜、及びアモルファス状のシリコンゲルマニウム膜が形成され得るが、例えば、塩素ガスを導入する等の方法により容易にエッチング除去でき、選択エピタキシャル成長が可能となる。
【００３７】
次に、図７に示すように、酸化シリコン膜３０、及び第２のシリコン窒化膜４０を除去する。第１のシリコン酸化膜３０はフッ酸系のエッチング液を用いると、そして第２のシリコン窒化膜４０はリン酸系のエッチング液を用いると、下地である基板１０に対して高い選択比でエッチングできる。
【００３８】
次に、図８に示すように、基板１０の全面に第２のシリコン酸化膜７０をＣＶＤ法等で形成する。そして、その上層に、単結晶シリコン層６０が酸化されることを防止するために、第３のシリコン窒化膜８０をＣＶＤ法で形成する。なお、第３のシリコン窒化膜８０は、酸化防止の機能の他に、後述するＣＭＰ法による平坦化プロセスにおけるストッパーとしての機能も有する。
【００３９】
次に、図９に示すように、図１に示すＴ１領域にフォトリソグラフィーによるマスク形成とドライエッチング法により、第３のシリコン窒化膜８０、第２のシリコン酸化膜７０、単結晶シリコン層６０、及び単結晶シリコンゲルマニウム層５０を除去して、基板１０の一部を露出させる第１の溝２１０を形成する。ここで、第１の溝２１０の形成は、基板１０の表面でエッチングを停止させても良く、基板１０の一部をエッチングしても構わない。また、第１の溝２１０は各々のＲ１領域の間、及びＲ１領域とＲ２領域の間に、互いに概略平行な概略直線状に形成する。Ｒ２領域同士の間には形成せず、第１の溝２１０同士が交差するようには形成しない。
【００４０】
そして、第１の溝２１０を形成後、第１の溝２１０の形成により生じた単結晶シリコン層６０と単結晶シリコンゲルマニウム層５０の側壁部、及び露出した単結晶シリコン基板１０表面（第１の溝２１０の底面、及び側面）を熱酸化して、酸化膜２５０を形成する。
【００４１】
ここで、熱酸化前にキャップ層を形成しても良い。キャップ層としては、例えばシリコン酸化膜、あるいはシリコン膜等を用いることができる。そして、単結晶シリコン層６０及び単結晶シリコンゲルマニウム層５０の側壁部にキャップ層が形成された状態で、単結晶シリコン層６０及び単結晶シリコンゲルマニウム層５０の一部を熱酸化する。上記熱酸化の前にキャップ層を形成することで、単結晶シリコンゲルマニウム層５０に含まれる成分が外方拡散することを抑制しつつ、少なくとも単結晶シリコン層６０の側壁に界面準位の少ない半導体／酸化膜界面を形成できる。同時に、単結晶シリコンゲルマニウム層５０に含まれる成分により周囲が汚染されることを抑制できる。
【００４２】
次に、図１０に示すように、第１の溝２１０内を含む基板１０の全面に、ＣＶＤ法によりシリコン酸化膜からなる支持体層９０を形成する。支持体層９０は、単結晶シリコン層６０の撓み等を抑制して平坦性を保ったまま支持する必要がある。そのため、その機械的な強度を確保する意味では、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体層９０の材質は、後述する空洞部形成工程で単結晶シリコンゲルマニウム層５０を選択的にエッチングできることが必要で、上述のシリコン酸化膜の他にシリコン窒化膜、あるいは多結晶シリコン膜を用いることも可能である。
【００４３】
次に、図１１に示すように、Ｔ２領域に、基板１０を露出させる第２の溝２２０を形成する。Ｔ２領域のうちＲ１領域に隣接する領域では、支持体層９０、第３のシリコン窒化膜８０、第２のシリコン酸化膜７０、単結晶シリコン層６０、及び単結晶シリコンゲルマニウム層５０をフォトリソグラフィー法によりパターニングすることにより基板１０を露出させる。
【００４４】
同様に、Ｒ２領域に隣接する領域では、支持体９０、第３のシリコン窒化膜８０、第２のシリコン酸化膜７０、及び基板１０をフォトリソグラフィー法によりパターニングすることにより、第２の溝２２０を形成する。単結晶シリコンゲルマニウムのエッチング速度と基板１０の形成材料である単結晶シリコンのエッチング速度は略同一であるため、双方の領域における第２の溝２２０の深さは略同一となる。
【００４５】
なお、Ｒ１領域に隣接する領域では基板１０が露出するまでエッチングせず、単結晶シリコンゲルマニウム層５０の少なくとも一部の深さまでエッチングした状態で停止させても実施可能である。上記の場合、単結晶シリコンゲルマニウム層５０を選択的にエッチングして除去する際に、第２の溝２２０内に基板１０が露出していないため、基板１０表面をエッチング液（またはエッチングガス）に晒す時間が減るため、第２の溝２２０底部における基板１０のオーバーエッチングを抑制できる。
【００４６】
次に、図１２に示すように、第２の溝２２０を介して、エッチング液を単結晶シリコンゲルマニウム層５０に接触させて単結晶シリコンゲルマニウム層５０をエッチングすることにより、単結晶シリコン層６０と基板１０の間に空洞部２３０を形成する。単結晶シリコンゲルマニウムは、エッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いると、単結晶シリコンに対して高い選択比でエッチングできるので、単結晶シリコン層６０の膜厚を殆んど減少させずに空洞部２３０を形成できる。
【００４７】
ここで、第１の溝２１０内、及び単結晶シリコン層６０の上面には支持体９０が形成されているので、単結晶シリコン層６０は支持体９０により吊るされている状態となる。そして第２の溝２２０は第１の溝２１０と直交しているため、上記状態において、単結晶シリコン層６０の下層の単結晶シリコンゲルマニウム層５０にエッチング液を接触させることができる。このため、単結晶シリコン層６０の品質を損なうことなく、単結晶シリコン層６０と基板１０の間に空洞部２３０を形成することができる。
【００４８】
なお、単結晶シリコンゲルマニウム層５０のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水等を用いてもよい。また、エッチングはウェットエッチングに限定されるものではない。
【００４９】
また、単結晶シリコンゲルマニウム層５０を選択的にエッチングして除去する前に、陽極酸化等の方法により単結晶シリコンゲルマニウム層５０を多孔質にするようにしても良く、また単結晶シリコンゲルマニウム層５０をイオン注入等によりアモルファス化しても良く、さらには基板１０としてＰ型の単結晶シリコン基板を用いてもよい。これにより単結晶シリコンゲルマニウム層５０のエッチング速度、あるいは基板１０に対する選択比を増大させることができる。
【００５０】
次に、図１３に示すように、空洞部２３０を上下から挟んでいる基板１０及び単結晶シリコン層６０の熱酸化を行うことにより、空洞部２３０に酸化シリコンからなる埋め込み絶縁層２４０を形成する。その際、単結晶シリコン層６０の側壁、及び第２の溝２２０の表面も酸化され、単結晶シリコン層６０の側壁に酸化膜２６０が形成されるとともに、第２の溝２２０の表面にも酸化膜２７０が形成される。
【００５１】
一方、単結晶シリコン層６０の上面には、第２のシリコン酸化膜７０及び第３のシリコン窒化膜８０を形成してあるため、単結晶シリコン層６０の表面側（上面）が熱酸化されることを防止しつつ埋め込み絶縁層２４０を形成でき、単結晶シリコン層６０の膜減りを抑制できる。
【００５２】
埋め込み絶縁層２４０の形成にあたっては、埋め込み性を向上させるために、反応律速となる低温のＷＥＴ酸化を用いることが好ましい。また、埋め込み絶縁層２４０は、空洞部２３０を全て埋めるように形成しても良く、空洞部２３０が一部残るように形成しても良い。また、熱酸化でなくＣＶＤ法により空洞部２３０に絶縁膜を成膜して埋め込み絶縁層を形成してもよい。半導体素子を形成するための単結晶シリコン層６０の膜減りを抑制でき、また、絶縁層を酸化シリコン以外の材料で形成することも可能となる。その結果、埋め込み絶縁層の厚膜化、あるいは低誘電率材料の選択等の手段により、単結晶シリコン層６０の裏面側の寄生容量を低減することが可能となる。
【００５３】
次に、図１４に示すように、ＣＶＤ法により、第２の溝２２０内、及び支持体９０上面を含む単結晶シリコン基板１０の全面に、第３のシリコン酸化膜１００を形成する。
【００５４】
次に、図１５に示すように、第３のシリコン酸化膜１００等を除去して、単結晶シリコン層６０、又は基板１０を露出させる。まず、ＣＭＰ（化学的機械的研磨）等の手段により、第３のシリコン酸化膜１００、及び支持体９０を除去する。次に、ウェットエッチングにより第３のシリコン窒化膜８０、及び第２のシリコン酸化膜７０を除去して、Ｒ１領域に単結晶シリコン層６０を、Ｒ２領域に基板１０を露出させる。
【００５５】
最後に、図１６に示すように、Ｒ１領域及びＲ２領域に半導体素子を形成する。まず、単結晶シリコン層６０、及び単結晶シリコン基板１０の表面の熱酸化を行うことにより、単結晶シリコン層６０、及び単結晶シリコン基板１０の表面にゲート絶縁膜３１０、４１０を形成する。そしてＣＶＤ法等の方法によりゲート絶縁膜３１０、４１０が形成された単結晶シリコン層６０、及び単結晶シリコン基板１０の上に多結晶シリコン層を形成する。そして、フォトリソグラフィー法により多結晶シリコン層をパターニングしてゲート電極３２０、４２０を形成する。
【００５６】
続いて、ゲート電極３２０、４２０をマスクとしてＡｓ、Ｐ、Ｂ等の不純物を単結晶シリコン層６０（単結晶シリコン基板１０）内にイオン注入することにより、ゲート電極３２０、４２０の側方にそれぞれ配置された低濃度不純物導入層から成るＬＤＤ層を形成する。そして、ＣＶＤ法により、ゲート電極３２０、４２０上に絶縁層を形成し、当該絶縁層をＲＩＥ等の異方性エッチングによりエッチバックしてサイドウォール３３０、４３０を形成する。そして、ゲート電極３２０、４２０及びサイドウォール３３０、４３０をマスクとしてＡｓ、Ｐ、Ｂ等の不純物を単結晶シリコン層６０内、及び単結晶シリコン基板１０内にイオン注入することにより、サイドウォールの側方にそれぞれ配置された高濃度不純物導入層からなるソース・ドレイン層３４０、４４０を形成する。なお、ＬＤＤ層、ソース・ドレイン層は、ＳＯＩ形成領域とバルク形成領域で、それぞれ最適な条件で別々に形成することも可能である。
【００５７】
以上述べたように本発明は、半導体基板上の所定の領域に単結晶シリコンゲルマニウム層５０を単結晶シリコン層６０、及び単結晶シリコン基板１０で挟む形状を構成し、単結晶シリコンと単結晶シリコンゲルマニウムのエッチングレートの差を利用して単結晶シリコン層６０の下層に空洞部２３０を形成し、当該空洞部に埋め込み絶縁層２４０を充填することによりＳＯＩ構造を形成するため、ＳＯＩ基板を用いることなくＳＯＩ素子とバルク素子を同一基板上に混載できる。
【００５８】
また、単結晶シリコン層６０を支持する支持体９０を形成するための第１の溝２１０を素子分離体としても利用し、さらに第２の溝２２０を、空洞部２３０を形成するために単結晶シリコンゲルマニウム層５０をエッチングするためのエッチャント導入部としても利用すると同時に、Ｒ１領域同士、Ｒ２領域同士、あるいはＲ１領域とＲ２領域の間の素子分離体として利用することで、製造コスト、及び工程数の増大を抑制しつつ、ＳＯＩ構造とバルク構造を同一基板上に混載できる。
【００５９】
また、ＳＯＩ構造とすべき第１の領域（Ｒ１領域）を、予め単結晶シリコンゲルマニウム層５０の膜厚、及び単結晶シリコン層６０の膜厚の合計と同一の深さまでエッチングしておくため、最終的に形成される単結晶シリコン層６０の基板底面からの高さと、バルク構造領域（Ｒ２領域）の基板底面からの高さとが略同一になり、ゲート電極等を形成する際のフォトリソグラフィー工程において、基板表面の高低差に起因する寸法のばらつきの発生を抑制できる。
【００６０】
さらに、ＳＯＩ構造領域とバルク構造領域とを分離する素子分離領域に、分離される各々の領域の高低差に起因する傾斜が形成されることも抑制される。
【００６１】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法を、図１７〜図２０を用いて説明する。なお、図１７〜図２０は、本発明の第２の実施形態にかかる半導体装置の製造方法を示す断面図であり、第１の実施形態を説明する図２（ｂ）〜図１６（ｂ）の断面図に相当するものである。
【００６２】
まず、図１７に示すように、Ｒ２領域の基板１０上に下地シリコン窒化膜（以下、「シリコン窒化膜」と称する。）１１等を形成後、少なくともＲ１領域を含む領域を、この後Ｒ１領域に形成される単結晶シリコンゲルマニウム層の膜厚、及び単結晶シリコン層の膜厚の合計と実質的に同一の深さまでエッチングする。
【００６３】
次に、図１８に示すように、基板１０、及びシリコン窒化膜１１上に、エピタキシャル成長法により単結晶シリコンゲルマニウム膜５０を形成し、さらにその上層に単結晶シリコン膜６０を形成する。この際、シリコン窒化膜１１上のシリコンゲルマニウム膜、及びシリコン膜は単結晶化する。
【００６４】
次に、図１９に示すように、上記Ｒ１領域を含む領域にフォトリソグラフィー法によりフォトマスク４５０を形成する。
【００６５】
次に、図２０に示すように、フォトマスク４５０で覆われていない領域のシリコン膜６０及びシリコンゲルマニウム膜５０を除去し、更にフォトマスク４５０、及びシリコン窒化膜１１を除去する。以下、上記第１の実施形態の図８〜１６に示す工程の実施により、基板１０上にＳＯＩ構造とバルク構造を混載し、双方の領域に半導体装置を形成する。
【００６６】
工程の簡略化、エピタキシャル成長時の成膜時間の短縮、プロセスマージンの拡大等を実現しつつ、ＳＯＩ構造とバルク構造とが混在する半導体装置を得ることができる。
【００６７】
（変形例）
上記第１、第２の実施形態では、第１の溝２１０が基板１０上を平行に形成され、複数のＲ１領域を結ぶ帯状の形状であった。しかし第１の溝２１０は、支持体９０を介して単結晶シリコン層６０を支持可能であればよいため、帯状ではなく個々の方形の素子領域ごとに当該方形の１辺に隣接する孔状でもよい。その場合、第２の溝２２０は、上記素子分離領域から当該孔を除いた形状となる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施形態に係る半導体装置の各領域の基板上の配置を示す図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第１の実施形態に係る半導体装置の製造方法を示す図。
【図１７】本発明の第２の実施形態に係る半導体装置の製造方法を示す図。
【図１８】本発明の第２の実施形態に係る半導体装置の製造方法を示す図。
【図１９】本発明の第２の実施形態に係る半導体装置の製造方法を示す図。
【図２０】本発明の第２の実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００６９】
１０…単結晶シリコン基板、１１…下地シリコン窒化膜、２０…第１のシリコン窒化膜、３０…第１のシリコン酸化膜、４０…第２のシリコン窒化膜、５０…単結晶シリコンゲルマニウム膜、６０…単結晶シリコン層、７０…第２のシリコン酸化膜、８０…第３のシリコン窒化膜、９０…支持体、１００…第３のシリコン酸化膜、２１０…第１の溝、２２０…第２の溝、２３０…空洞部、２４０…埋め込み絶縁層、２５０…酸化膜、２６０…酸化膜、２７０…酸化膜、３１０…ゲート絶縁膜、３２０…ゲート電極、３３０…サイドウォール、３４０…ソース・ドレイン層、４１０…ゲート絶縁膜、４２０…ゲート電極、４３０…サイドウォール、４４０…ソース・ドレイン層、４５０…フォトマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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