(57)【要約】【課題】従来の半導体装置では、パワー用半導体素子のドレイン領域でのシート抵抗値を低減させることが難しいという問題があった。【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板３上にＮ型のエピタキシャル層４が形成されている。基板３の裏面４７からはドレイン領域として用いられるＮ型の埋込拡散層１８が露出している。そして、基板３の裏面４７側には、Ｎ型の埋込拡散層１８とコンタクトする金属層４８が形成されている。この構造により、金属層４８がドレイン領域として用いられ、ドレイン領域でのシート抵抗値を大幅に低減することができる。【選択図】図１
2007207902.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
前記半導体基板上に形成された逆導電型のエピタキシャル層と、
前記半導体基板と前記エピタキシャル層とに渡り形成され、ドレイン領域として用いられる逆導電型の埋込拡散層と、
前記エピタキシャル層表面から形成され、ドレイン領域として用いられる逆導電型の第１の拡散層と、
前記エピタキシャル層表面から形成され、バックゲート領域として用いられる一導電型の拡散層と、
前記一導電型の拡散層に形成され、ソース領域として用いられる逆導電型の第２の拡散層とを有し、
前記逆導電型の埋込拡散層は前記半導体基板の裏面側から露出し、前記逆導電型の埋込拡散層の露出領域と接続するように、前記半導体基板の裏面に金属層が形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板の裏面には前記金属層を覆うように絶縁層が形成され、前記金属層は前記逆導電型の埋込拡散層とのみ電気的に接続していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属層は、アルミ膜、アルミ−シリコン膜、アルミ−シリコン−銅膜、アルミ−銅膜またはチタン−チタンナイトライド−アルミ膜から形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
一導電型の半導体基板を準備し、前記半導体基板に逆導電型の埋込拡散層を形成した後、前記半導体基板の表面上に逆導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層にドレイン領域として用いる逆導電型の第１の拡散層と、バックゲート領域として用いる一導電型の拡散層と、ソース領域として用いる逆導電型の第２の拡散層を形成する工程と、
前記エピタキシャル層表面に支持基板を貼り合わせた後、前記半導体基板の裏面側から研磨し、前記半導体基板の裏面から前記逆導電型の埋込拡散層を露出させる工程と、
前記半導体基板の裏面に、前記露出した逆導電型の埋込拡散層と接続する金属層を形成し、前記半導体基板の裏面側に絶縁層を形成した後、前記支持基板を剥離する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
前記支持基板として、半導体ウエハ、ガラス板または金属板を用いることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー用ＭＯＳトランジスタのドレイン領域のシート抵抗値を低減する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の一実施例として、下記のＮチャネル型ＭＯＳトランジスタが知られている。Ｐ型の半導体基板上にＮ型のエピタキシャル層が形成されている。半導体基板とエピタキシャル層とに渡りＮ型の埋込拡散層が形成され、Ｎ型の埋込拡散層はドレイン領域として用いられる。そして、エピタキシャル層には、Ｎ型の埋込拡散層と連結するＮ型の拡散層が形成され、Ｎ型の拡散層はドレイン領域として用いられる。また、エピタキシャル層にはバックゲート領域としてのＰ型の拡散層、ソース領域としてのＮ型の拡散層が形成されている。この構造により、ドレイン領域でのシート抵抗値の低減が図られている（例えば、特許文献１参照。）。
【特許文献１】特開平１１−１８６５５０号公報（第５−６頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の半導体装置、例えば、Ｎチャネル型ＭＯＳトランジスタでは、ドレイン領域でのシート抵抗値を低減させるために、基板とエピタキシャル層とに渡りＮ型の埋込拡散層が形成されている。つまり、従来の構造では、Ｎ型の埋込拡散層の不純物濃度を調整し、また、Ｎ型の埋込拡散層の拡散幅を広くすることで、ドレイン領域でのシート抵抗値の低減を実現している。しかしながら、Ｎ型の埋込拡散層の不純物濃度を調整することで、ドレイン領域のシート抵抗値を低減するには限界がある。例えば、特に、高耐圧のＭＯＳトランジスタでは、ドレイン−ソース間の耐圧特性との兼ね合い等もあり、拡散層の不純物濃度の調整により、ドレイン領域のシート抵抗値を低減することが困難となる問題がある。
【０００４】
また、ドレイン領域となるＮ型の埋込拡散幅の拡散幅を広くすることで、ドレイン領域でのシート抵抗値の低減を図る場合には、エピタキシャル層の膜厚を厚く形成する必要があり、デバイスサイズが大きくなるという問題がある。特に、例えば、パワー用のＭＯＳトランジスタと制御用のＮＰＮトランジスタがモノリシックに形成される構造では、制御用のＮＰＮトランジスタでは、エピタキシャル層の膜厚を厚くすることで、分離領域の横方向拡散が広がる。そして、制御用のＮＰＮトランジスタのデバイスサイズを縮小し難いという問題がある。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、上述した各事情に鑑みて成されたものであり、一導電型の半導体基板と、前記半導体基板上に形成された逆導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層とに渡り形成され、ドレイン領域として用いられる逆導電型の埋込拡散層と、前記エピタキシャル層表面から形成され、ドレイン領域として用いられる逆導電型の第１の拡散層と、前記エピタキシャル層表面から形成され、バックゲート領域として用いられる一導電型の拡散層と、前記一導電型の拡散層に形成され、ソース領域として用いられる逆導電型の第２の拡散層とを有し、前記逆導電型の埋込拡散層は前記半導体基板の裏面側から露出し、前記逆導電型の埋込拡散層の露出領域と接続するように、前記半導体基板の裏面に金属層が形成されていることを特徴とする。従って、本発明では、ＭＯＳトランジスタにおいて、金属層を用いることで、ドレイン領域でのシート抵抗値を低減することができる。
【０００６】
また、本発明の半導体装置は、前記半導体基板の裏面には前記金属層を覆うように絶縁層が形成され、前記金属層は前記逆導電型の埋込拡散層とのみ電気的に接続していることを特徴とする。従って、本発明では、金属層を用いることでドレイン領域でのシート抵抗値を低減しつつ、半導体基板裏面を絶縁処理することができる。
【０００７】
また、本発明の半導体装置は、前記金属層は、アルミ膜、アルミ−シリコン膜、アルミ−シリコン−銅膜、アルミ−銅膜またはチタン−チタンナイトライド−アルミ膜から形成されていることを特徴とする。従って、本発明では、様々な金属膜を用いて金属層を形成することができる。
【０００８】
また、本発明の半導体装置の製造方法は、一導電型の半導体基板を準備し、前記半導体基板に逆導電型の埋込拡散層を形成した後、前記半導体基板の表面上に逆導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層にドレイン領域として用いる逆導電型の第１の拡散層と、バックゲート領域として用いる一導電型の拡散層と、ソース領域として用いる逆導電型の第２の拡散層を形成する工程と、前記エピタキシャル層表面に支持基板を貼り合わせた後、前記半導体基板の裏面側から研磨し、前記半導体基板の裏面から前記逆導電型の埋込拡散層を露出させる工程と、前記半導体基板の裏面に、前記露出した逆導電型の埋込拡散層と接続する金属層を形成し、前記半導体基板の裏面側に絶縁層を形成した後、前記支持基板を剥離する工程とを有することを特徴とする。従って、本発明では、ＭＯＳトランジスタにおいて、半導体基板の裏面側を研磨し、露出した逆導電型の埋込拡散層に接続する金属層を形成し、ドレイン領域のシート抵抗値を低減することができる。
【０００９】
また、本発明の半導体装置の製造方法は、前記支持基板として、半導体ウエハ、ガラス板または金属板を用いることを特徴とする。従って、本発明では、所望の強度を有する支持基板を用いることで、半導体基板の研磨作業、金属層及び絶縁層の形成作業を容易に実現することができる。
【発明の効果】
【００１０】
本発明では、半導体基板の裏面に金属層が形成され、金属層をＭＯＳトランジスタのドレイン領域として用いている。この構造により、ＭＯＳトランジスタのドレイン領域のシート抵抗値を低減できる。
【００１１】
また、本発明では、半導体基板の裏面に金属層を被覆するように絶縁層が形成されている。この構造により、金属層によりドレイン領域のシート抵抗値を低減しつつ、半導体基板裏面の絶縁処理を実現できる。
【００１２】
また、本発明では、半導体基板をその裏面側から研磨し、ＭＯＳトランジスタのドレイン領域となる拡散層を基板裏面から露出させる。露出した拡散層と接続するように基板裏面に金属層を形成する。この製造方法により、ＭＯＳトランジスタのドレイン領域のシート抵抗値を低減できる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の一実施の形態である半導体装置について、図１から図２を参照し、詳細に説明する。図１は、本実施の形態における半導体装置を説明するための断面図である。図２（Ａ）は、従来の実施の形態における半導体装置のパターンを説明するための上面図である。図２（Ｂ）は、本実施の形態における半導体装置のパターンを説明するための上面図である。
【００１４】
図１に示す如く、ＮＰＮトランジスタ１及びＮチャネル型ＭＯＳトランジスタ２とがＰ型の単結晶シリコン基板３にモノリシックに形成されている。例えば、Ｎチャネル型ＭＯＳトランジスタ２はパワー用半導体素子として用いられ、ＮＰＮトランジスタ１は制御用半導体素子として用いられる。
【００１５】
先ず、ＮＰＮトランジスタ１は、主に、Ｐ型の単結晶シリコン基板３と、Ｎ型のエピタキシャル層４と、コレクタ領域として用いられるＮ型の埋込拡散層５と、コレクタ領域として用いられるＮ型の拡散層６と、ベース領域として用いられるＰ型の拡散層７、８と、エミッタ領域として用いられるＮ型の拡散層９とから構成されている。
【００１６】
Ｎ型のエピタキシャル層４は、Ｐ型の単結晶シリコン基板３上に形成されている。基板３の厚みは、例えば、２２．０（μｍ）程度である。また、エピタキシャル層４の厚みは、例えば、７．０（μｍ）程度である。
【００１７】
Ｎ型の埋込拡散層５は、基板３とエピタキシャル層４とに渡り形成されている。Ｎ型の埋込拡散層５を形成することで、コレクタ領域でのシート抵抗値（Ｒｓ）を低減することができる。
【００１８】
Ｎ型の拡散層６は、エピタキシャル層４に形成されている。Ｎ型の拡散層６は、コレクタ領域として用いられる。
【００１９】
Ｐ型の拡散層７、８は、エピタキシャル層４に形成されている。Ｐ型の拡散層７は、ベース領域として用いられ、Ｐ型の拡散層８は、ベース引き出し領域として用いられる。Ｐ型の拡散層８を形成することで、コンタクト抵抗を低減することができる。尚、Ｐ型の拡散層８は形成される場合でも、形成されない場合でもよい。
【００２０】
Ｎ型の拡散層９は、Ｐ型の拡散層７に形成されている。Ｎ型の拡散層９は、エミッタ領域として用いられる。
【００２１】
絶縁層１０が、エピタキシャル層４上面に形成されている。絶縁層１０は、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層１０にコンタクトホール１１、１２、１３が形成されている。
【００２２】
コンタクトホール１１、１２、１３には、アルミ合金、例えば、Ａｌ−Ｓｉ膜１４が選択的に形成され、エミッタ電極１５、ベース電極１６及びコレクタ電極１７が形成されている。
【００２３】
次に、Ｎチャネル型ＭＯＳトランジスタ２は、主に、Ｐ型の単結晶シリコン基板３と、Ｎ型のエピタキシャル層４と、ドレイン領域として用いられるＮ型の埋込拡散層１８、１９と、ドレイン領域として用いられるＮ型の拡散層２０、２１、２２、２３と、バックゲート領域として用いられるＰ型の拡散層２４、２５、２６、２７と、ソース領域として用いられるＮ型の拡散層２８、２９、３０、３１とから構成されている。
【００２４】
Ｎ型のエピタキシャル層４は、Ｐ型の単結晶シリコン基板３上に形成されている。基板３の厚みは、例えば、２２．０（μｍ）程度である。また、エピタキシャル層４の厚みは、例えば、７．０（μｍ）程度である。
【００２５】
Ｎ型の埋込拡散層１８、１９は、基板３とエピタキシャル層４とに渡り形成されている。Ｎ型の埋込拡散層１９は、Ｎ型の埋込拡散層１８とその形成領域を重畳させるように形成されている。
【００２６】
Ｎ型の拡散層２０、２１、２２、２３は、エピタキシャル層４に形成されている。Ｎ型の拡散層２０、２１は、ドレイン領域として用いられ、Ｎ型の拡散層２２、２３は、ドレイン引き出し領域として用いられる。Ｎ型の拡散層２２、２３を形成することで、コンタクト抵抗を低減することができる。
【００２７】
Ｐ型の拡散層２４、２５、２６、２７は、エピタキシャル層４に形成されている。Ｐ型の拡散層２４、２５は、バックゲート領域として用いられ、Ｐ型の拡散層２６、２７は、バックゲート引き出し領域として用いられる。
【００２８】
Ｎ型の拡散層２８、２９は、Ｐ型の拡散層２４に形成され、Ｎ型の拡散層３０、３１はＰ型の拡散層２５に形成されている。Ｎ型の拡散層２８、２９、３０、３１は、ソース領域として用いられる。そして、Ｐ型の拡散層２６とＮ型の拡散層２８、２９にはソース電極４５がコンタクトしている。また、Ｐ型の拡散層２７とＮ型の拡散層３０、３１には、ソース電極４６がコンタクトしている。つまり、Ｐ型の拡散層２４、２５には、ソース電位と同電位であるバックゲート電位が印加される。尚、Ｎ型の拡散層２８、２９は、Ｐ型の拡散層２６の周囲に一環状に形成されている場合でも良い。また、Ｎ型の拡散層３０、３１は、Ｐ型の拡散層２７の周囲に一環状に形成されている場合でも良い。
【００２９】
ゲート酸化膜３２は、エピタキシャル層４表面に形成されている。
【００３０】
ゲート電極３３、３４、３５は、ゲート酸化膜３２上に形成されている。ゲート電極３３、３４、３５は、例えば、ポリシリコン膜、タングステンシリサイド膜等により所望の膜厚となるように形成されている。そして、ゲート電極３３、３４、３５下方に位置するＰ型の拡散層２４、２５が、チャネル領域として用いられる。尚、ゲート電極３３、３５は、ゲート電極３４の周囲を囲むように一環状に形成されている場合でも良い。
【００３１】
Ｐ型の拡散層３６、３７は、ゲート電極３３、３５下方のエピタキシャル層４に形成されている。Ｐ型の拡散層３６は、Ｐ型の拡散層２４とＮ型の拡散層２０との間に配置されている。また、Ｐ型の拡散層３７は、Ｐ型の拡散層２５とＮ型の拡散層２１との間に配置されている。
【００３２】
絶縁層１０が、エピタキシャル層４上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層１０にコンタクトホール３８、３９、４０、４１が形成されている。
【００３３】
コンタクトホール３８、３９、４０、４１には、アルミ合金、例えば、Ａｌ−Ｓｉ膜４２が選択的に形成され、ドレイン電極４３、４４及びソース電極４５、４６が形成されている。
【００３４】
図示したように、パワー用半導体素子として用いられるＮチャネル型ＭＯＳトランジスタ２では、Ｎ型の埋込拡散層１８が、基板３の裏面４７側まで拡散している。つまり、基板３の裏面４７側には、Ｎ型の埋込拡散層１８が露出している。そして、基板３の裏面４７側には、Ｎ型の埋込拡散層１８と直接コンタクトする金属層４８が形成されている。金属層４８は、Ｎチャネル型ＭＯＳトランジスタ２のドレイン領域として用いられる。矢印（一点鎖線）で図示したように、ソース領域であるＮ型の拡散層２８、２９、３０、３１から注入された自由キャリア（電子）は、ドレイン領域であるＮ型のエピタキシャル層４、Ｎ型の埋込拡散層１９、Ｎ型の埋込拡散層１８、金属層４８、Ｎ型の埋込拡散層１８、Ｎ型の埋込拡散層１９、Ｎ型のエピタキシャル層４、Ｎ型の拡散層２０、２１、２２、２３の順序に通過する。
【００３５】
この構造により、Ｎチャネル型ＭＯＳトランジスタ２のドレイン領域でのシート抵抗値を大幅に低減することができる。具体的には、金属層４８としてアルミ（Ａｌ）膜を用い、金属層４８の膜厚を１．０（μｍ）程度とした場合、ドレイン領域でのシート抵抗値は０．０３（Ω・ｃｍ）程度となる。一方、金属層４８が形成されず、Ｎ型の埋込拡散層１８、１９のみの構造では、ドレイン領域でのシート抵抗値は１０．０〜１００．０（Ω・ｃｍ）程度となる。つまり、金属層４８を用いることで、Ｎチャネル型ＭＯＳトランジスタ２のドレイン領域でのシート抵抗値は、１／１０００程度に低減される。
【００３６】
尚、基板３の裏面４７には、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜４９が形成され、基板３の裏面４７の絶縁性が実現されている。この構造により、基板３の裏面４７に形成されたＰＮ接合領域からのリーク電流を低減することができる。
【００３７】
最後に、基板３の裏面４７側では、シリコン酸化膜４９を被覆するように、例えば、エポキシ樹脂５０が塗布され、エポキシ樹脂５０を接着材料として、支持基板５１が貼り合わされている。支持基板５１はチップの機械的強度を増大させるために貼り合わされるため、例えば、ガラス板、シリコンウエハ、アルミ板、銅板等から構成されている。特に、支持基板５１としてシリコンウエハを用いた場合には、支持基板５１と基板３とは同一材料となる。この場合、基板３と支持基板５１は線膨張係数が同一または近似となり、温度変化による材料伸縮等の熱応力に対して、破壊耐性が強い構造となる。尚、必ずしも支持基板５１が必要であることはなく、支持基板５１を用いない場合でも機械的強度が得られる場合には、支持基板５１がない構造でもよい。
【００３８】
図２（Ａ）に示す如く、従来の半導体装置、例えば、Ｎチャネル型ＭＯＳトランジスタでは、ソース領域が形成された領域を囲むように、Ｘ軸方向にＮ型の拡散層５２及びＹ軸方向にＮ型の拡散層５３とが形成されている。Ｎ型の拡散層５２、５３はドレイン領域として用いられる。また、Ｎ型の拡散層５２と連結し、Ｙ軸方向にＮ型の拡散層５４、５５が形成されている。Ｎ型の拡散層５３、５４、５５は、Ｘ軸方向に一定間隔で配置されている。そして、Ｎ型の拡散層５３、５４、５５間にはバックゲート領域及びソース領域が形成されている。一点鎖線５６はソース領域と接続する金属層を示し、該金属層の下方にはソース電極用のコンタクトホール５７が複数配置されている。
【００３９】
つまり、従来のＮチャネル型ＭＯＳトランジスタでは、バックゲート領域及びソース領域が形成された領域の外周領域にＮ型の拡散層５２、５３が形成されている。更に、Ｙ軸方向に延在するＮ型の拡散層５４、５５が、Ｘ軸方向に一定間隔で形成されている。この構造により、チップ内のＮチャネル型ＭＯＳトランジスタの形成領域に、ドレイン領域が広い領域に渡り配置され、ドレイン領域でのシート抵抗値の低減を図っている。そして、Ｎチャネル型ＭＯＳトランジスタの形成領域の任意の領域において、Ｎチャネル型ＭＯＳトランジスタの動作を実現し、チップサイズを効率的に利用し、所望の電流能力を得ることができる。
【００４０】
一方、図２（Ｂ）に示す如く、本実施の形態でのＮチャネル型ＭＯＳトランジスタ２では、バックゲート領域及びソース領域が形成された領域を囲むように、その外周領域に、例えば、Ｎ型の拡散層２３（図１参照）が形成されている。そして、従来の構造におけるＹ軸方向に延在するＮ型の拡散層５４、５５（図２（Ａ）参照）は形成されていない。この構造は、上述したように、ドレイン領域として金属層４８（図１参照）を用いることで、ドレイン領域でのシート抵抗値を大幅に低減することで実現できる。つまり、ドレイン領域用の拡散層の面積、不純物濃度等ではなく、金属層４８によりドレイン領域のシート抵抗値を低減する。そして、従来の構造におけるＹ軸方向に延在するＮ型の拡散層５４、５５を省略することで、チップサイズは従来の構造から２割程度縮小する。この構造においても、ドレイン領域のシート抵抗値の大幅な低減により、Ｎチャネル型ＭＯＳトランジスタの形成領域の任意の領域において、Ｎチャネル型ＭＯＳトランジスタの動作を実現している。
【００４１】
尚、図示したように、一点鎖線５８はソース領域と接続する金属層を示し、該金属層の下方にはソース電極用のコンタクトホール４０が複数配置されている。
【００４２】
上述したように、本実施の形態では、金属層４８が、アルミから形成される場合について説明したが、この場合に限定するものではない。例えば、金属層４８として、アルミ−シリコン（Ａｌ−Ｓｉ）膜、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミ−銅（Ａｌ−Ｃｕ）膜またはチタン−チタンナイトライド−アルミ（Ｔｉ−ＴｉＮ−Ａｌ）膜を用いる場合でも、同様な効果を得ることができる。また、金属層４８の膜厚も使用目的等に応じて任意の設計変更が可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４３】
次に、本発明の一実施の形態である半導体装置の製造方法について、図３から図１２を参照し、第１実施例について詳細に説明する。図３から図１２は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
【００４４】
先ず、図３に示す如く、Ｐ型の単結晶シリコン基板３を準備する。基板３上にＮ型の埋込拡散層１８の形成領域が選択的に薄く形成されたシリコン酸化膜５９を形成する。そして、シリコン酸化膜５９をマスクとして用い、基板３の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１５（／ｃｍ２）でイオン注入する。その後、リン（Ｐ）を熱拡散し、Ｎ型の埋込拡散層１８を形成した後、シリコン酸化膜５９を除去する。尚、本実施の形態では、基板３は、例えば、６２５．０（μｍ）程度の厚みを有するものを準備するため、その厚みの一部を省略した形式で図示する。
【００４５】
次に、図４に示す如く、基板３上にシリコン酸化膜６０を形成した後、Ｎ型の埋込拡散層５、１９の形成領域上に開口部が形成されるように、シリコン酸化膜６０を選択的に除去する。そして、シリコン酸化膜６０をマスクとして用い、基板３の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース６１を回転塗布法により塗布する。アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層５、１９を形成した後、シリコン酸化膜６０、液体ソース６１を除去する。
【００４６】
次に、図５に示す如く、基板３上にシリコン酸化膜６２を形成し、シリコン酸化膜６２上にフォトレジスト６３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層６４、６５、６６が形成される領域上のフォトレジスト６３に開口部を形成する。その後、基板３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１８０（ｋｅＶ）、導入量０．５×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト６３を除去し、熱拡散し、Ｐ型の埋込拡散層６４、６５、６６を形成する。
【００４７】
次に、図６に示す如く、基板３を気相エピタキシャル成長装置のサセプタ上に配置し、基板３上にＮ型のエピタキシャル層４を、例えば、６．０〜８．０（μｍ）程度形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層４の形成工程における熱処理により、前記Ｐ型の埋込拡散層６４、６５、６６及びＮ型の埋込拡散層５、１８、１９が熱拡散される。
【００４８】
次に、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層６７、６８、６９を形成した後、エピタキシャル層４の所望の領域にＬＯＣＯＳ酸化膜７０、７１、７２、７３、７４を形成する。
【００４９】
次に、図７に示す如く、エピタキシャル層４上にシリコン酸化膜７５を、例えば、４５０．０（Å）程度堆積する。先ず、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層２０、２１を形成する。次に、シリコン酸化膜７５上にフォトレジスト７６を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層７、２４、２５、３６、３７が形成される領域上のフォトレジスト７６に開口部を形成する。フォトレジスト７６をマスクとして用い、エピタキシャル層４の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト７６を除去し、熱拡散し、Ｐ型の拡散層７、２４、２５、３６、３７を形成した後、シリコン酸化膜７５を除去する。
【００５０】
次に、図８に示す如く、エピタキシャル層４上にゲート酸化膜３２として用いられるシリコン酸化膜を形成する。シリコン酸化膜上に、例えば、ポリシリコン膜、タングステンシリサイド膜を順次形成し、公知のフォトリソグラフィ技術を用い、ゲート電極３３、３４、３５を形成する。そして、ゲート酸化膜３２として用いられるシリコン酸化膜上にフォトレジスト７７を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層８、２６、２７が形成される領域上のフォトレジスト７７に開口部を形成する。その後、エピタキシャル層４の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を７０〜９０（ｋｅＶ）、導入量１．０×１０２１〜１．０×１０２２（／ｃｍ２）でイオン注入する。そして、フォトレジスト７７を除去し、熱拡散し、Ｐ型の拡散層８、２６、２７を形成する。
【００５１】
次に、図９に示す如く、ゲート酸化膜３２として用いるシリコン酸化膜上にフォトレジスト７８を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層６、９、２２、２３、２８、２９、３０、３１が形成される領域上のフォトレジスト７８に開口部を形成する。フォトレジスト７８をマスクとして用い、エピタキシャル層４の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧７０〜９０（ｋｅＶ）、導入量１．０×１０２１〜１．０×１０２２（／ｃｍ２）でイオン注入する。その後、フォトレジスト７８を除去し、リン（Ｐ）を熱拡散し、Ｎ型の拡散層６、９、２２、２３、２８、２９、３０、３１を形成する。
【００５２】
次に、図１０に示す如く、エピタキシャル層４上に絶縁層１０として、例えば、ＰＳＧ膜等を堆積する。公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層１０にコンタクトホール１１、１２、１３、３８、３９、４０、４１を形成する。コンタクトホール１１、１２、１３、３８、３９、４０、４１には、アルミ合金、例えば、Ａｌ−Ｓｉ膜を選択的に形成し、コレクタ電極１７、エミッタ電極１５、ベース電極１６、ドレイン電極４３、４４及びソース電極４５、４６を形成する。
【００５３】
次に、図１１に示す如く、粘着テープ７９を準備し、絶縁層１０とガラス板８０とを貼り合わせる。そして、ガラス板８０は支持基板として用いられ、次工程における研磨工程に耐える事ができる材料であれば良く、例えば、シリコンウエハやアルミ板、銅板等の金属板でも良い。
【００５４】
次に、ガラス板８０が底面となるように基板３をひっくり返す。そして、基板３の裏面４７側からＮ型の埋込拡散層１８が露出するまで、例えば、ＢＧ（Ｂａｃｋ  Ｇｒｉｎｄｉｎｇ）法により、基板３を研磨する。その結果、基板３の厚みは、２０．０〜２４．０（μｍ）程度となる。基板３の裏面４７側にアルミ膜を形成し、公知のフォトリソグラフィ技術を用い、アルミ膜を選択的に除去する。そして、基板３の裏面４７側にＮ型の埋込拡散層１８と直接コンタクトする金属層４８を形成する。その後、基板３の裏面４７側にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜４９を形成し、基板３の裏面４７側を絶縁処理する。
【００５５】
次に、図１２に示す如く、シリコン酸化膜４９上にエポキシ樹脂５０を塗布し、エポキシ樹脂５０上に支持基板５１を貼り合わせる。その後、支持基板５１が底面となるように基板３をひっくり返し、ガラス板８０及び粘着テープ７９を除去し、図１に示す半導体装置が完成する。尚、支持基板５１はチップの機械的強度を増大させるために貼り合わされるため、例えば、ガラス板、シリコンウエハ、アルミ板、銅板等から構成される。また、図示していないが、例えば、チップの外周部に形成された電極パッドは、絶縁層１０上に露出している。
【００５６】
尚、本実施の形態では、金属層４８が、アルミから形成される場合について説明したが、この場合に限定するものではない。例えば、金属層４８として、アルミ−シリコン（Ａｌ−Ｓｉ）膜、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミ−銅（Ａｌ−Ｃｕ）膜またはチタン−チタンナイトライド−アルミ（Ｔｉ−ＴｉＮ−Ａｌ）膜を用いる場合でも、同様な効果を得ることができる。また、金属層４８の膜厚も使用目的等に応じて任意の設計変更が可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００５７】
次に、本発明の一実施の形態である半導体装置の製造方法について、図１３から図１４を参照し、第２実施例について詳細に説明する。図１３から図１４は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、上述した第１実施例の説明における図３から図１０までの半導体装置の製造方法の説明は、第２実施例においても同様であるため、上述した説明を参照し、ここではその説明を割愛する。また、図１３から図１４では、電極パッドが形成されている領域も示している。
【００５８】
図１３に示す如く、絶縁層１０上面から、例えば、プラズマＣＶＤ法により、シリコン窒化膜８１を略全面に堆積する。シリコン窒化膜８１上にエポキシ樹脂８２を塗布し、エポキシ樹脂８２上に支持基板８３を貼り合わせる。その後、支持基板８３が底面となるように基板３をひっくり返す。尚、支持基板８３はチップの機械的強度を増大させるために貼り合わされるため、例えば、ガラス板、シリコンウエハ、アルミ板、銅板等から構成される。
【００５９】
次に、基板３の裏面４７側からＮ型の埋込拡散層１８が露出するまで、例えば、ＢＧ（Ｂａｃｋ  Ｇｒｉｎｄｉｎｇ）法により、基板３を研磨する。その結果、基板３の厚みは、２０．０〜２４．０（μｍ）程度となる。基板３の裏面４７側にアルミ膜を形成し、公知のフォトリソグラフィ技術を用い、アルミ膜を選択的に除去する。そして、基板３の裏面４７側にＮ型の埋込拡散層１８と直接コンタクトする金属層４８を形成する。その後、基板３の裏面４７側にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜４９を形成し、基板３の裏面４７側を絶縁処理する。
【００６０】
図１４に示す如く、例えば、チップの外周部に位置し、実動作領域の周囲に形成された無効領域上には電極パッド８４が複数形成されている。上述したように、絶縁層１０側には支持基板８３が貼り合わされているため、電極パッド８４は、基板３の裏面４７側から露出させる。
【００６１】
具体的には、先ず、公知のフォトリソグラフィ技術を用い、電極パッド８４の形成領域上のシリコン酸化膜４９を除去する。次に、公知のフォトリソグラフィ技術を用い、電極パッド８４の形成領域上に開口部が形成されたエッチング保護膜（図示せず）をマスクとし、エッチングガスとして、例えば、フレオン（ＣＦ４）を用いて、基板３の裏面４７側から基板３及びエピタキシャル層４をドライエッチングし、開口部８５を形成する。最後に、開口部８５を利用し、公知のフォトリソグラフィ技術を用い、電極パッド８４の形成領域上に開口部が形成されたフォトレジストをマスクとし、エッチング液として、例えば、フッ化水素酸水溶液を用いて、ウェットエッチングにより、開口部８６を形成する。この製造方法により、基板３の裏面４７側からは、開口部８５、８６を介して電極パッド８４が露出し、半導体装置が完成する。このとき、チップが実装基板（図示せず）上に固着される際には、例えば、支持基板８３側が実装基板の導電パターン（図示せず）と相対する。そして、開口部８５の開口面積は、ワイヤーボンディング性が考慮され決定される。
【００６２】
尚、本実施の形態では、金属層４８が、アルミから形成される場合について説明したが、この場合に限定するものではない。例えば、金属層４８として、アルミ−シリコン（Ａｌ−Ｓｉ）膜、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミ−銅（Ａｌ−Ｃｕ）膜またはチタン−チタンナイトライド−アルミ（Ｔｉ−ＴｉＮ−Ａｌ）膜を用いる場合でも、同様な効果を得ることができる。また、金属層４８の膜厚も使用目的等に応じて任意の設計変更が可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態における半導体装置を説明する断面図である。
【図２】（Ａ）従来の半導体装置を説明する上面図、（Ｂ）本発明の実施の形態における半導体装置を説明する上面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００６４】
１  ＮＰＮトランジスタ
２  Ｎチャネル型ＭＯＳトランジスタ
３  Ｐ型の単結晶シリコン基板
４  Ｎ型のエピタキシャル層
１８  Ｎ型の埋込拡散層
４８  金属層
４９  シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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