(57)【要約】【課題】シリサイド層を形成した拡散層を有するＭＯＳＦＥＴと強誘電体キャパシタとを備えた半導体装置のＭＯＳＦＥＴの拡散層の過度のシリサイド化を防止する手段を提供する。【解決手段】半導体装置が、素子形成領域を設定した半導体層と、半導体層の素子形成領域の周囲に形成され、隣合う素子形成領域間を絶縁分離するフィールド酸化膜と、素子形成領域の半導体層に形成され、シリサイド層が形成された拡散層を有するＭＯＳＦＥＴと、フィールド酸化膜上に下部電極、強誘電体、上部電極を順に積層して形成された強誘電体キャパシタと、この強誘電体キャパシタを覆い、フィールド酸化膜に接続するカバー絶縁膜とを備える。【選択図】        図３
2007109975.tif 000002
【特許請求の範囲】
【請求項１】
素子形成領域を設定した半導体層と、
該半導体層の前記素子形成領域の周囲に形成され、隣合う素子形成領域間を絶縁分離するフィールド酸化膜と、
前記素子形成領域の半導体層に形成され、シリサイド層が形成された拡散層を有するＭＯＳＦＥＴと、
前記フィールド酸化膜上に下部電極、強誘電体、上部電極を順に積層して形成された強誘電体キャパシタと、
該強誘電体キャパシタを覆い、前記フィールド酸化膜に接続するカバー絶縁膜とを備えたことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ＭＯＳＦＥＴのゲート電極上に、前記カバー絶縁膜を積層したことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記強誘電体キャパシタを覆うカバー絶縁膜を、水素バリア膜で被覆したことを特徴とする半導体装置。
【請求項４】
請求項１、請求項２または請求項３において、
前記強誘電体キャパシタおよび前記ＭＯＳＦＥＴを覆う層間絶縁膜と、
該層間絶縁膜に埋め込まれ、前記拡散層のシリサイド層に電気的に接続するアルミ導電材からなるコンタクトプラグを備えたことを特徴とする半導体装置。
【請求項５】
請求項１から請求項３または請求項４において、
前記半導体層が、ＳＯＩ基板の埋込酸化膜上に積層された半導体層であることを特徴とする半導体装置。
【請求項６】
半導体基板の半導体層に設定された素子形成領域の周囲に、隣合う素子形成領域間を絶縁分離するフィールド酸化膜を形成する工程と、
前記素子形成領域の半導体層上およびフィールド酸化膜上にゲート電極層を形成する工程と、
前記フィールド酸化膜上のゲート電極層をエッチングして、強誘電体キャパシタの下部電極の形成領域およびその周囲のフィールド酸化膜を露出させる工程と、
前記露出させたフィールド酸化膜上に、下部電極、強誘電体、上部電極を順に積層した強誘電体キャパシタを形成する工程と、
該強誘電体キャパシタおよび素子形成領域を覆うカバー絶縁膜を形成する工程と、
該カバー酸化膜をエッチングして前記強誘電体キャパシタを覆い前記フィールド酸化膜に接続するカバー絶縁膜を形成する工程と、
前記素子形成領域のゲート電極層をエッチングして、前記素子形成領域の半導体層上にゲート電極を形成する工程と、
該ゲート電極の両側の半導体層に、不純物を拡散させて拡散層を形成する工程と、
該拡散層を、シリサイド化材料で覆い、サリサイド処理により前記拡散層にシリサイド層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６において、
前記強誘電体キャパシタを覆うカバー絶縁膜を形成する工程および前記素子形成領域の半導体層上にゲート電極を形成する工程に変えて、前記強誘電体キャパシタを覆うカバー絶縁膜を形成する工程で、前記素子形成領域のカバー絶縁膜およびゲート電極層を同時にエッチングして、前記素子形成領域の半導体層上にカバー絶縁膜を積層したゲート電極を同時に形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６または請求項７において、
前記強誘電体キャパシタを覆うカバー絶縁膜を、水素バリア膜で被覆する工程を備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６、請求項７または請求項８において、
前記強誘電体キャパシタと、前記ゲート電極およびシリサイド層を形成した拡散層を有するＭＯＳＦＥＴとを覆う層間絶縁膜を形成する工程と、
前記シリサイド層上および前記上部電極上の層間絶縁膜を同時に開口して、前記シリサイド層および前記上部電極に達するコンタクトホールを形成する工程と、
該それぞれのコンタクトホールに、同時にアルミ導電材を埋め込んでコンタクトプラグを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６から請求項８または請求項９において、
前記半導体層が、ＳＯＩ基板の埋込酸化膜上に積層された半導体層であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体材料を用いた強誘電体キャパシタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に、シリコンからなる支持基板に、埋込酸化膜を介して薄い単結晶シリコンからなる半導体層を積層したＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に形成されるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子は、接合容量が小さいこと、および良好なスレッショルド特性を有することから低電圧での使用が可能となり、半導体装置の低消費電力化に有効である。
【０００３】
また、強誘電体メモリは、強誘電体材料の電界分極特性を利用して低電圧で読書きができ、電圧を印加し続けなくてもメモリ保持が可能な不揮発性メモリとして有効であり、ＩＣタグ等への応用が期待されている技術である。
このような強誘電体メモリに用いる強誘電体材料としては、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴという。）が代表的なものであるが、金属の酸素化合物であるため、強誘電体の形成後等に侵入する水および水素によって還元反応が生じると、その特徴である分極特性が劣化するという問題があり、強誘電体の形成後に強誘電体の特性回復および還元防止の目的でアニールが行われている。
【０００４】
また、強誘電体材料は高温に曝されると、非可逆的に分極特性を失ってしまうという問題がある。
このような高温による分極特性の喪失を防止するために、従来の強誘電体キャパシタを備えた半導体装置は、シリコンからなる半導体基板のフィールド酸化膜に囲まれた素子形成領域にゲート電極およびソース層、ドレイン層となる拡散層を有するＭＯＳＦＥＴを形成し、フィールド酸化膜およびＭＯＳＦＥＴを層間絶縁膜で覆った後に、フィールド酸化膜の上方の層間絶縁膜上に下部電極、強誘電体、上部電極を順に積層した強誘電体キャパシタを形成し、この層間絶縁膜上の強誘電体キャパシタを更に層間絶縁膜で覆ってＭＯＳＦＥＴおよび強誘電体キャパシタを覆う層間絶縁膜を形成し、この層間絶縁膜をエッチングしてＭＯＳＦＥＴの拡散層および強誘電体キャパシタの上部電極に達するコンタクトホールを形成し、コンタクトホールの内面および層間絶縁膜上にニッケル（Ｎｉ）からなる金属層を形成し、その上に窒化チタン（ＴｉＮ）等のバリアメタル層およびアルミ導電材からなるアルミコンタクトおよび配線層を形成し、配線層をパターニングして配線パターンを形成した後にこれらを覆うパッシベーション膜を形成する。
【０００５】
そして、このパッシベーション膜を形成するときの４００℃程度の温度で拡散層に接した金属層の部分をシリサイド化してアルミコンタクトと拡散層との接続抵抗の低減を図ると共に、強誘電体の形成後に強誘電体が高温に曝されることを防止している（例えば、特許文献１参照。）。
【特許文献１】特開平１１−３４０４２６号公報（第６頁段落００４３−第７頁段落００５５、第２図−第７図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した特許文献１の技術は、比較的厚いシリコンからなる半導体基板に形成された強誘電体キャパシタを備えた半導体装置であり、ＭＯＳＦＥＴの拡散層は比較的広い断面積を有する拡散層として形成されるので、拡散層自体の抵抗が問題になることはないが、ＳＯＩ基板のように薄いシリコン層（例えば７００Å（オングストローム））に形成される拡散層は高抵抗になるため、拡散層をシリサイド化して拡散層自体の抵抗を低減する必要がある。
【０００７】
このため、特許文献１の工程をそのままＳＯＩ基板に形成する強誘電体キャパシタを備えた半導体装置の製造に適用すると、ＭＯＳＦＥＴの拡散層を形成し、層間絶縁膜を形成する前に拡散層をサリサイド処理（例えば６００℃、３０秒間）によりシリサイド化することになり、その後に形成される強誘電体キャパシタの強誘電体のアニールのときに拡散層のシリサイド化が更に進行し、ソース層およびドレイン層である拡散層とチャネル領域との接合領域のシリコンがシリサイド化されて、ｐｎ接合の接合領域に接合リークが生じて半導体装置の信頼性を低下させるという問題がある。
【０００８】
本発明は、上記の問題点を解決するためになされたもので、シリサイド層を形成した拡散層を有するＭＯＳＦＥＴと強誘電体キャパシタとを備えた半導体装置のＭＯＳＦＥＴの拡散層の過度のシリサイド化を防止する手段を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記課題を解決するために、半導体装置が、素子形成領域を設定した半導体層と、該半導体層の前記素子形成領域の周囲に形成され、隣合う素子形成領域間を絶縁分離するフィールド酸化膜と、前記素子形成領域の半導体層に形成され、シリサイド層が形成された拡散層を有するＭＯＳＦＥＴと、前記フィールド酸化膜上に下部電極、強誘電体、上部電極を順に積層して形成された強誘電体キャパシタと、該強誘電体キャパシタを覆い、前記フィールド酸化膜に接続するカバー絶縁膜とを備えたことを特徴とする。
【発明の効果】
【００１０】
これにより、本発明は、拡散層にシリサイド層を形成する前に強誘電体キャパシタを形成しても、強誘電体キャパシタを覆うカバー絶縁膜によりシリサイド層の形成時の強誘電体キャパシタへのシリサイド化材料による汚染を防止することができ、強誘電体のアニールをシリサイド層の形成前に済ませることが可能になり、ＭＯＳＦＥＴの拡散層の過度のシリサイド化を防止することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１１】
以下に、図面を参照して本発明による半導体装置の製造方法の実施例について説明する。
【実施例】
【００１２】
図１、図２、図３は実施例の半導体装置の製造方法を示す説明図である。
なお、各図はＳＯＩ基板に形成する半導体素子の部分断面を示した説明図である。
図１ないし図２おいて、１は半導体基板としてのＳＯＩ基板であり、支持基板としてのシリコン基板２と、シリコン基板２上に形成された２酸化珪素（ＳｉＯ２）からなる３０００Å程度の酸化膜（埋込酸化膜３という。）および７００Å程度の薄い単結晶シリコンからなる半導体層４を積層して形成される。
【００１３】
本実施例の半導体層４には、ＭＯＳＦＥＴ９であるｎＭＯＳ素子（ＮチャネルＭＯＳ素子）やｐＭＯＳ素子（ＰチャネルＭＯＳ素子）等の半導体素子が形成される素子形成領域５が設定されている。
７はフィールド酸化膜であり、半導体層４の素子形成領域５の周囲にＬＯＣＯＳ法によりシリコンを酸化させて形成された膜厚１０００Å程度の厚い２酸化珪素の絶縁膜であって、半導体層４の隣合う素子形成領域５間を電気的に絶縁分離する機能を有している。
【００１４】
ＭＯＳＦＥＴ９は、図３に示すように半導体層４に設定された素子形成領域５に一の型（例えばＰ型）の不純物を拡散させて形成されたチャネル領域１０と、２酸化珪素等からなるゲート絶縁膜１１を介してチャネル領域１０に対向するポリシリコン等からなるゲート電極１２、ゲート電極１２の側面に形成された２酸化珪素等からなるサイドウォール１３、および半導体層４のチャネル領域１０に隣接する他の型（例えばＮ型）の不純物を拡散させて形成されたソース層やドレイン層として機能する拡散層１４、および拡散層１４に形成されたコバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）等のシリサイド化材料とシリコンとの化合物からなるシリサイド層１５等を備えて構成され、ゲート電極１２に加えられた電位により拡散層１４の間のチャネル領域１０に形成されるチャネルを流れる電流を制御する機能を有している。
【００１５】
上記のように、本実施例のシリサイド層１５は、後述するサリサイド処理により拡散層１４をシリサイド化して形成される。
１７は強誘電体キャパシタであり、図１に示すように下部電極１８、強誘電体１９、上部電極２０を順に積層して構成される。
下部電極１８は、フィールド酸化膜７上にスパッタ法等により白金を成膜（例えば１０００Å程度）して形成された下部電極層をエッチングして形成される。
【００１６】
強誘電体１９は、下部電極層上にＣＶＤ法等によりＳＢＴ等の強誘電体材料を成膜（例えば１５００Å程度）して形成された強誘電体層をエッチングして形成される。
上部電極２０は、強誘電体層上にスパッタ法等により白金を成膜（例えば１０００Å程度）して形成された上部電極層をエッチングして形成される。
２２はカバー絶縁膜であり、ＣＶＤ法等により形成された２酸化珪素または窒化珪素等からなる１０００Å程度の膜厚の絶縁膜であって、強誘電体キャパシタ１７へのシリサイド化材料による汚染を防止する機能を有している。
【００１７】
２３は水素バリア膜であり、ＣＶＤ法等により形成された強誘電体キャパシタ１７の上面および側面を覆い、フィールド酸化膜７に接続する酸化アルミニウム（Ａｌ２Ｏ３）からなる１０００Å程度の膜厚の絶縁膜であって、強誘電体キャパシタ１７の上方および側方の各層等から侵入する水素を遮蔽する機能を有している。
２５は層間絶縁膜であり、ＣＶＤ法等により素子形成領域５の半導体層４に形成されたＭＯＳＦＥＴ９およびフィールド酸化膜７上に形成された強誘電体キャパシタ１７を覆う２酸化珪素等の絶縁材料からなる５０００Å程度の膜厚の絶縁膜である。
【００１８】
２６はコンタクトホールであり、層間絶縁膜２５の上面からその下層のＭＯＳＦＥＴ９の拡散層１４や強誘電体キャパシタ１７の上部電極２０や下部電極１８等の導電層に達する貫通穴である。
本実施例では、層間絶縁膜２５、水素バリア膜２３を貫通してＭＯＳＦＥＴ９の拡散層１４のシリサイド層１５に達するコンタクトホール２６、および層間絶縁膜２５、水素バリア膜２３、カバー絶縁膜２２を貫通して強誘電体キャパシタ１７の上部電極２０や下部電極１８に達するコンタクトホール２６が形成されている。
【００１９】
２７はバリアメタル層であり、コンタクトホール２６の内面、コンタクトホール２６の底面である拡散層１４のシリサイド層１５と上部電極２０および下部電極１８、並びに層間絶縁膜２５の上面にスパッタ法等によりチタン（Ｔｉ）を５００Å程度、窒化チタン（ＴｉＮ）を５００Å程度を積層して形成され、コンタクトプラグ２８の酸化を防止する酸化バリアとして機能する。
【００２０】
コンタクトプラグ２８は、バリアメタル層２７で被覆されたコンタクトホール２６にスパッタ法等によりアルミニウム・シリコン・銅合金（Ａｌ−Ｓｉ−Ｃｕ）等のアルミ導電材を埋め込んで形成されたプラグであって、拡散層１４および強誘電体キャパシタ１７の上部電極２０や下部電極１８と第１の配線２９とを電気的に接続する機能を有している。
第１の配線２９は、層間絶縁膜２５上にスパッタ法等によりコンタクトプラグ２８と同様のアルミ導電材で成膜された第１の配線層をエッチングして形成されたコンタクトプラグ２８の間を電気的に接続する回路配線である。
【００２１】
３１はビアプラグであり、層間絶縁膜２５上および第１の配線２９上にＣＶＤ法等により層間絶縁膜２５と同様の絶縁材料で形成された配線層間絶縁膜３２を貫通して第１の配線２９に達する貫通穴として開口され、コンタクトホール２６と同様にバリアメタル層２７で被覆されたビアホール３３にスパッタ法等により銅（Ｃｕ）、タングステン（Ｗ）またはアルミ導電材等の導電材料を埋め込んで形成される。
【００２２】
３４は第２の配線であり、配線層間絶縁膜３２上にビアプラグ３１と同様の導電材料で成膜された第２の配線層をエッチングして形成された回路配線であって、ビアプラグ３１を介して第１の配線２９と電気的に接続すると共に、他の半導体素子のビアプラグ３１との間または端子等との間を電気的に接続する機能を有している。
３７はパッシベーション膜であり、ＣＶＤ法等により形成された窒化珪素（Ｓｉ３Ｎ４）等からなる絶縁性を有する保護膜であって、配線層間絶縁膜３２上および第２の配線３４上を覆って外部の湿度等から半導体装置を保護膜する機能を有している。
【００２３】
上記のＭＯＳＦＥＴ９および強誘電体キャパシタ１７、フィールド酸化膜７、並びに強誘電体キャパシタ１７を覆うカバー絶縁膜２２、水素バリア膜２３等により本実施例の半導体装置が形成される。
以下に、図１ないし図３を用いてＰで示す工程に従って本実施例の半導体装置の製造方法について説明する。
【００２４】
Ｐ１（図１）、シリコン基板２上に埋込酸化膜３を介して素子形成領域５を有する半導体層４を積層したＳＯＩ基板１を準備する。
Ｐ２（図１）、半導体層４に設定された素子形成領域５の周囲にＬＯＣＯＳ法により隣合う素子形成領域５間を絶縁分離するフィールド酸化膜７を形成し、熱酸化法によりフィールド酸化膜７で囲まれた素子形成領域５の半導体層４を酸化して素子形成領域５に２酸化珪素からなる１００Å程度の膜厚のゲート絶縁膜１１を成膜し、ＳＯＩ基板上、つまりフィールド酸化膜７上およびゲート絶縁膜１１上にＣＶＤ法により２０００Å程度の膜厚のポリシリコンからなるゲート電極層１２ａを形成する。
【００２５】
そして、フォトリソグラフィによりゲート電極層１２ａ上に、フィールド酸化膜７上の下部電極１８の形成領域およびその周囲のゲート電極層１２ａを露出させた開口部を有するレジストマスクを形成し、これをマスクとしてエッチングによりゲート電極層１２ａをエッチングして下部電極１８の形成領域およびその周囲のフィールド酸化膜７を露出させる。
【００２６】
Ｐ３（図１）、工程Ｐ２で形成したレジストマスク除去し、ＳＯＩ基板１上、つまり露出させたフィールド酸化膜７上およびゲート電極層１２ａ上にスパッタ法により白金からなる下部電極層を、下部電極層上に７５０℃程度の温度条件によるＣＶＤ法によりＳＢＴからなる強誘電体層を、強誘電体層上にスパッタ法等により白金からなる上部電極層を順に成膜する。
【００２７】
次いで、フォトリソグラフィにより上部電極層上に上部電極２０を形成する領域を覆うレジストマスクを形成し、これをマスクとして異方性エッチングにより上部電極層、強誘電体層をエッチングし、下部電極層を露出させて上部電極２０および強誘電体１９を形成し、再度フォトリソグラフィにより露出させた下部電極層上に上部電極２０を含む下部電極１８を形成する領域を覆うレジストマスクを形成し、これをマスクとして異方性エッチングにより下部電極層をエッチングし、フィールド酸化膜７を露出させて下部電極１８を形成する。これにより下部電極１８、強誘電体１９および上部電極２０をフィールド酸化膜７上に順に積層した強誘電体キャパシタ１７が形成される。
【００２８】
そして、レジストマスクの除去後に、強誘電体１９の特性回復および還元防止のために７５０℃、３０分間のアニールを行い、ＳＯＩ基板１上、つまり形成した強誘電体キャパシタ１７の上面および側面、フィールド酸化膜７上、並びにゲート電極層１２ａ上にＣＶＤ法等により２酸化珪素からなるカバー絶縁膜２２を形成する。
Ｐ４（図１）、フォトリソグラフィによりカバー絶縁膜２２上に、フィールド酸化膜７上の強誘電体キャパシタ１７の上部電極２０を含む下部電極１８とその周囲を覆うレジストマスクを形成し、これをマスクとして前記領域を除く領域のカバー絶縁膜２２をエッチングしてゲート電極層１２ａを露出させ、強誘電体キャパシタ１７の上面と側面を覆いフィールド酸化膜７に接続するカバー絶縁膜２２を形成する。
【００２９】
Ｐ５（図２）、工程Ｐ４で形成したレジストマスクを除去し、フォトリソグラフィにより強誘電体キャパシタ１７を覆うカバー絶縁膜２２上および素子形成領域５のゲート電極１２を形成する領域のゲート電極層１２ａ上を覆うレジストマスクを形成し、これをマスクとしてゲート電極層１２ａおよびゲート絶縁膜１１をエッチングして半導体層４およびフィールド酸化膜７を露出させ、素子形成領域５の半導体層４上にゲート電極１２を形成する。
【００３０】
Ｐ６（図２）、工程Ｐ５で形成したレジストマスクを除去し、ゲート電極１２の側面に２酸化珪素からなるサイドウォール１３を形成した後に、素子形成領域５のゲート電極１２の両側の半導体層４上に、不純物をイオン注入してＭＯＳＦＥＴ９のソース層およびドレイン層として機能する拡散層１４を形成し、その後に強誘電体１９の特性回復および還元防止のための７５０℃、３０分間のアニールを行う。
【００３１】
そして、ＳＯＩ基板１上、つまりゲート電極１２、サイドウォール１３、拡散層１４、フィールド酸化膜７および強誘電体キャパシタ１７を覆うカバー絶縁膜２２上に、スパッタ法によりコバルトからなるシリサイド化材料層を形成し、６００℃、３０秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を含むサリサイド処理により拡散層１４およびゲート電極１２をシリサイド化してシリサイド層１５を形成する。この場合のサリサイド処理は、ＲＴＡを施してから未反応のシリサイド化材料層を除去するまでの処理をいう。
【００３２】
このとき、強誘電体キャパシタ１７はカバー絶縁膜２２に覆われているので強誘電体キャパシタ１７がシリサイド化材料により汚染されることはない。
つまり、カバー絶縁膜２２によりシリサイド化材料が強誘電体キャパシタ１７の側面等に成膜されることがないので、強誘電体キャパシタ１７の上部電極２０と下部電極１８との間に強誘電体キャパシタ１７の側面のシリサイド化材料を通じたリークが生じることはなく、シリサイド化材料層の除去後のシリサイド化材料の残渣により前記のリークが生ずることもない。
【００３３】
Ｐ７（図２）、サリサイド処理後に、ＳＯＩ基板１上、つまりゲート電極１２とそのシリサイド層１５、サイドウォール１３、拡散層１４とそのシリサイド層１５、フィールド酸化膜７および強誘電体キャパシタ１７を覆うカバー絶縁膜２２上に、ＣＶＤ法により強誘電体キャパシタ１７を覆うカバー絶縁膜２２等を被覆する酸化アルミニウムからなる水素バリア膜２３を形成し、その上にＣＶＤ法により２酸化珪素からなる層間絶縁膜２５を形成する。
【００３４】
次いで、フォトリソグラフィにより層間絶縁膜２５上に、拡散層１４のシリサイド層１５上、上部電極２０上および下部電極１８上等のコンタクトホール２６の形成領域の層間絶縁膜２５を露出させた開口部を有するレジストマスクを形成し、これをマスクとして異方性エッチングにより、層間絶縁膜２５および水素バリア膜２３をエッチングして拡散層１４のシリサイド層１５に達するコンタクトホール２６と、層間絶縁膜２５、水素バリア膜２３およびカバー絶縁膜２２をエッチングして上部電極２０および下部電極１８に達するコンタクトホール２６等とを同時に形成する。
【００３５】
前記のレジストマスクの除去後に、スパッタ法により各コンタクトホール２６の内面、コンタクトホール２６の底面である拡散層１４のシリサイド層１５と上部電極２０および下部電極１８、並びに層間絶縁膜２５の上面にチタンおよび窒化チタンを積層してバリアメタル層を形成し、スパッタ法によりバリアメタル層２７で被覆されたコンタクトホール２６内にアルミ導電材を埋め込んでコンタクトプラグ２８を形成すると同時に、層間絶縁膜２５上にコンタクトプラグ２８と同じアルミ導電材で第１の配線２９を形成するための第１の配線層を形成する。
【００３６】
そして、フォトリソグラフィにより第１の配線層上に、第１の配線２９の形成領域を覆うレジストマスクを形成し、これをマスクとして第１の配線層およびバリアメタル層２７をエッチングしてコンタクトプラグ２８間を電気的に接続する回路配線である第１の配線２９を形成する。
Ｐ８（図３）、工程Ｐ７で形成したレジストマスクを除去し、ＳＯＩ基板１上、つまり層間絶縁膜２５と第１の配線２９上にＣＶＤ法により２酸化珪素からなる配線層間絶縁膜３２を形成し、フォトリソグラフィにより配線層間絶縁膜３２上に、第１の配線２９上のビアホール３３の形成領域の配線層間絶縁膜３２を露出させた開口部を有するレジストマスクを形成し、これをマスクとして異方性エッチングにより、配線層間絶縁膜３２をエッチングして第１の配線に達するビアホール３３を形成し、レジストマスクの除去後に、各ビアホール３３の内面、ビアホール３３の底面である第１の配線２９、並びに配線層間絶縁膜３２の上面に上記工程Ｐ７と同様にしてバリアメタル層２７を形成し、スパッタ法によりバリアメタル層２７で被覆されたビアホール３３内にアルミ導電材を埋め込んでビアプラグ３１を形成すると同時に、配線層間絶縁膜３２上にビアプラグ３１と同じアルミ導電材で第２の配線３４を形成するための第２の配線層を形成する。
【００３７】
次いで、フォトリソグラフィにより第２の配線層上に、第２の配線３４の形成領域を覆うレジストマスクを形成し、これをマスクとして第２の配線層およびバリアメタル層２７をエッチングしてビアプラグ３１間または端子等との間を電気的に接続する回路配線である第２の配線３４を形成する。
そして、ＣＶＤ法等によりＳＯＩ基板１上、つまり配線層間絶縁膜３２上および第２の配線３４上に窒化珪素からなるパッシベーション膜３７を形成する。
【００３８】
このようにして、ＭＯＳＦＥＴ９および強誘電体キャパシタ１７、フィールド酸化膜７、並びに強誘電体キャパシタ１７を覆うカバー絶縁膜２２、水素バリア膜２３等を備えた本実施例の半導体装置が形成され、その強誘電体キャパシタ１７はカバー絶縁膜２２に覆われているので、強誘電体キャパシタ１７の形成後に拡散層１４等にサリサイド処理によりシリサイド層１５を形成してもそのシリサイド化材料により強誘電体キャパシタ１７が汚染されることがない他、シリサイド層１５の形成前に強誘電体キャパシタ１７の強誘電体１９の特性回復および還元防止のためのアニールを済ませ、シリサイド層１５の形成後に高温雰囲気に曝されることがないので、拡散層１４内のシリサイド化が進行することはない。
【００３９】
また、カバー絶縁膜２２で覆った強誘電体キャパシタ１７を水素バリア膜２３で被覆するので、その後にＣＶＤ法により形成される層間絶縁膜２５や配線層間絶縁膜３２、パッシベーション膜３７等の形成時等に強誘電体１９が水素により還元されることはない。
更に、強誘電体キャパシタ１７の下部電極１８をフィールド酸化膜７上に直接形成して強誘電体キャパシタ１７とＭＯＳＦＥＴ９を覆う層間絶縁膜２５を薄くしたので、拡散層１４のシリサイド層１５上に形成されるコンタクトホール２６を比較的浅い穴としてアスペクト比を小さくすることが可能になり、アスペクト比が大きい場合には形成が困難なアルミ導電材を用いてＭＯＳＦＥＴ９の拡散層１４のシリサイド層１５上のコンタクトプラグ２８を形成することが可能になり、上部電極２０および下部電極１８上に形成するコンタクトプラグ２８と同時にシリサイド層１５上のコンタクトプラグ２８を形成することができると共に、第１の配線層を各コンタクトプラグ２８の形成時に同時に形成することが可能になる。
【００４０】
なお、本実施例においては、ゲート電極１２を上記工程Ｐ４において素子形成領域５上のカバー絶縁膜２２をエッチングしてゲート電極層１２ａを露出させた後に、工程Ｐ５において形成したレジストマスクをマスクとしてゲート電極層１２ａをエッチングして形成するとして説明したが、工程Ｐ４において素子形成領域５上のカバー絶縁膜２２上に工程Ｐ４で形成するレジストマスクにより素子形成領域５のカバー絶縁膜２２上のゲート電極１２を形成する領域を覆うレジストマスクも形成し、これらをマスクとして強誘電体キャパシタ１７を覆うカバー絶縁膜２２とカバー酸化膜２２を積層したゲート電極を同時に形成するようにし、その後に工程Ｐ６を実施するようにしてもよい。このようにすれば本実施例の工程Ｐ５を省略することが可能になり、半導体装置の製造方法の効率化を図ることができる。
【００４１】
また、本実施例においては、半導体装置の第２の配線を形成するまでを例示したが、更に上層の配線を要する半導体装置の場合は、上記工程Ｐ８と同様にして上層の第３の配線等を形成した後にパッシベーション膜３７を形成すればよい。
以上説明したように、本実施例では、半導体層の素子形成領域の周囲に形成されたフィールド酸化膜上に強誘電体キャパシタを、素子形成領域の半導体層にシリサイド層を形成した拡散層を有するＭＯＳＦＥＴを形成し、フィールド酸化膜上の強誘電体キャパシタをフィールド酸化膜に接続するカバー絶縁膜で覆うようにしたことによって、拡散層にシリサイド層を形成する前に強誘電体キャパシタを形成しても、強誘電体キャパシタを覆うカバー絶縁膜によりシリサイド層の形成時の強誘電体キャパシタへのシリサイド化材料による汚染を防止することができ、強誘電体の特性回復および還元防止のためのアニールをシリサイド層の形成前に済ませることが可能になり、ＭＯＳＦＥＴの拡散層の過度のシリサイド化を防止することができ、拡散層とチャネル領域との接合領域の接合リークを防止して半導体装置の信頼性を向上させることができる。
【００４２】
また、ＭＯＳＦＥＴのゲート電極上にカバー絶縁膜を積層するようにしたことによって、ゲート電極を強誘電体キャパシタを覆うカバー絶縁膜と同時に形成することが可能になり、半導体装置の製造方法の効率化を図ることができる。
更に、強誘電体キャパシタを覆うカバー絶縁膜を水素バリア膜で被覆するようにしたことによって、強誘電体キャパシタの強誘電体への水素による還元作用を防止することができる。
【００４３】
更に、強誘電体キャパシタをフィールド酸化膜上に直接形成し、強誘電体キャパシタおよびＭＯＳＦＥＴを覆う層間絶縁膜を薄くしてＭＯＳＦＥＴの拡散層に電気的に接続するコンタクトプラグをアルミ導電材で形成するようにしたことによって、強誘電体キャパシタの上部電極や下部電極と接続するコンタクトプラグ等と拡散層に接続するコンタクトプラグとを同時に形成することができると共に第１の配線層を同時に形成することができ、半導体装置の製造方法の効率化を図ることができる。
【００４４】
なお、本実施例の工程Ｐ７において、水素バリア膜はＳＯＩ基板上の全面に形成するとして説明したが、強誘電体キャパシタを覆うカバー絶縁膜上のみに形成するようにしてもよい。このようにしても水素バリア膜による強誘電体への水素による還元作用の防止効果を損なうものではない。
また、本実施例においては、半導体基板はＳＯＩ基板であるとして説明したが、半導体基板は前記に限らず、支持基板としてのサファイア基板に、薄い単結晶シリコンからなる半導体層を積層して形成されたＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ）基板であっても、支持基板としてのクオーツ基板に、薄い単結晶シリコンからなる半導体層を積層して形成されたＳＯＱ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｑｕａｒｔｚ）基板等であってもよく、１枚の単結晶シリコン板で形成されたバルク基板自体を本実施例の半導体層として用いた半導体基板であってもよい。
【図面の簡単な説明】
【００４５】
【図１】実施例の半導体装置の製造方法を示す説明図
【図２】実施例の半導体装置の製造方法を示す説明図
【図３】実施例の半導体装置の製造方法を示す説明図
【符号の説明】
【００４６】
１    ＳＯＩ基板
２    シリコン基板
３    埋込酸化膜
４    半導体層
５    素子形成領域
７    フィールド酸化膜
９    ＭＯＳＦＥＴ
１０  チャネル領域
１１  ゲート絶縁膜
１２  ゲート電極
１２ａ  ゲート電極層
１３  サイドウォール
１４  拡散層
１５  シリサイド層
１７  強誘電体キャパシタ
１８  下部電極
１９  強誘電体
２０  上部電極
２２  カバー絶縁膜
２３  水素バリア膜
２５  層間絶縁膜
２６  コンタクトホール
２７  バリアメタル層
２８  コンタクトプラグ
２９  第１の配線
３１  ビアプラグ
３２  配線層間絶縁膜
３３  ビアホール
３４  第２の配線
３７  パッシベーション膜
【図１】
2007109975.tif 000003
【図２】
2007109975.tif 000004
【図３】
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