(57)【要約】【課題】浮遊ゲート・メモリセルの内容を消去するための改良された技術を提供する。本発明によれば、消去操作の際に消去速度を一定に維持する態様で行なわれる。【解決手段】浮遊ゲート・メモリセル（１０）の制御ゲートに負電圧（ＮＶＰＰ）を印加し、そしてソース、ドレイン、又はチャンネルに正電圧を印可するための回路であって、セルのソース（１３）に正電圧を供給する正電圧源と、供給電圧に応答して制御ゲートに負電圧を与える負電圧源とを有する回路が提供される。ソース電圧に応答して負電圧をあるレベルに維持するために正電圧源と負電圧源に結合された電圧調節器（２１）が含まれる。調節器は、ソース電圧の値の範囲にわたり電界が実質的に一定に留まるようにソース電圧に応答して負電圧を維持する。【選択図】図１
2007207422.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲート、浮遊ゲート、ソース、ドレイン及びチャンネルを有する不揮発性メモリセルのための回路であって、制御ゲートに負電圧を与えそしてドレイン、ソース及びチャンネルの内の１つを含む相補的ノードに正電圧を与えるために特定範囲内の値で供給電圧を提供する電源に結合された回路において、
前記相補的ノードに前記正電圧を与える供給電圧に応答する正電圧源と、
前記制御ゲートおよび前記相補的ノードを横断する電界を設定するように制御ゲートに前記負電圧を与える供給電圧に応答する負電圧源と、
前記電界が前記供給電圧の特定範囲内の値にわたり本質的に一定に留めるように、正電圧に応答して前記負電圧をあるレベルに維持するための前記負電圧源及び前記正電圧源に結合された電圧調節器と、
を含む回路。
【請求項２】
前記正電圧及び前記負電圧が前記浮遊ゲート及び前記相補的ノード間の電界を設定し、そして調節器が前記正電圧の値の範囲内にわたり電界を本質的に一定に留めるように前記正電圧に応答して前記負電圧を維持する請求項１に記載の回路。
【請求項３】
前記負電圧源がチャージ・ポンプを含む請求項１に記載の回路。
【請求項４】
前記正電圧及び前記負電圧が物理関係に従い前記浮遊ゲート及び前記相補的ノード間の電界を設定し、そして前記調節器が正電圧の値の範囲にわたって電界の変化を補償するために物理的関係をモデル化した伝達関数を有する回路を含む請求項１に記載の回路。
【請求項５】
調節器が、
第１入力、第２入力、及び出力を有し、前記第１入力が前記正電圧源に結合し、前記第２入力が参照電位に結合し、そして前記出力が前記負電圧源に結合し、そして前記出力と前記入力の間に接続されたフイードバックを有する増幅器
を含む請求項１に記載の回路。
【請求項６】
調節器が、
負電圧発生器に結合されたレベル・シフト回路と、
レベル・シフト回路と参照電位の間に結合され、そしてフイードバック電圧を供給する電圧分割器と、
供給電圧に結合されたドレインと、正電圧に結合されたゲートと、ソースとを有するｎチャンネルＭＯＳトランジスタと、
ｎチャンネルＭＯＳトランジスタのソースに結合されたソースと、フイードバック電圧に結合されたゲートと、負電圧発生器に結合されたドレインとを有するｐチャンネルＭＯＳトランジスタと、
を含む請求項１に記載の回路。
【請求項７】
ｐチャンネルＭＯＳトランジスタのドレインを前記負電圧発生器に結合するレベル・シフト回路を含む請求項６に記載の回路。
【請求項８】
前記レベル・シフト回路がツェナー・ダイオードを含む請求項６に記載の回路。
【請求項９】
ｎチャンネルＭＯＳトランジスタのソースがクランプ・レベル以下に低下するのを防止するため、ｎチャンネルＭＯＳトランジスタのソースに結合されたクランプ回路を含む請求項６に記載の回路。
【請求項１０】
単一半導体基板上の集積化回路メモリであって、
それぞれ制御ゲート、ドレイン、ソース及びチャンネルを有する浮遊ゲート・メモリセルの配列であり、配列中のメモリセルの制御ゲートに選択的に結合したワード線と、配列中のメモリセルのドレイン及び配列中のメモリセルのソースに選択的に結合する導電経路とを有する配列と、
配列中のメモリセルを読出し、プログラミングし、そして消去するための回路と、
を有し、配列中のメモリセルを消去する回路が、配列中のワード線に負電圧を印加し、そして特定範囲の電圧を有する供給電圧に基づいて配列中のメモリセルのソース、ドレイン及びチャンネルの内の１つを含む相補的ノードに相補的電圧を印加して前記制御ゲートおよび前記相補的ノードを横断する電界を設定するためのチャージポンプ、および相補的電圧に反映される前記供給電圧の値の前記範囲にわたり前記電界を本質的に一定に維持するための資源を含むことを特徴とする集積化回路メモリ。
【請求項１１】
相補的電圧と負電圧が物理的関係に従って浮遊ゲートと相補的ノードの間に電界を設定し、そして相補的電圧の値の範囲にわたり配列内のメモリセルの前記相補的ノードと前記浮遊ゲートを横断する本質的に一定の電界を維持するための資源が、相補的電圧の値の範囲にわたり電界の変動を補償するために物理的関係をモデル化した伝達関数を有する回路を含むことを特徴とする請求項１０に記載の集積化回路。
【請求項１２】
前記負電圧を印可する資源が、チャージ・ポンプを含むことを特徴とする請求項１０に記載の集積化回路。
【請求項１３】
配列内のメモリセルの前記相補的ノードと前記浮遊ゲートを横断する本質的に一定の電界を維持する資源が、
第１入力、第２入力、及び出力を有し、前記第１入力が相補的電圧に結合し、前記第２入力が参照電位に結合し、そして前記出力がチャージ・ポンプに結合し、そして前記出力と前記入力の間に接続されたフイードバックを有する増幅器を含むことを特徴とする請求項１２に記載の集積化回路。
【請求項１４】
配列内のメモリセルの前記相補的ノードと前記浮遊ゲートを横断する本質的に一定の電界を維持する資源が、
チャージ・ポンプに結合されたレベル・シフト回路と、
レベル・シフト回路と参照電位の間に結合され、そしてフイードバック電圧を供給する電圧分割器と、
供給電圧に結合されたドレインと、相補的電圧に結合されたゲートと、ソースとを有するｎチャンネルＭＯＳトランジスタと、
ｎチャンネルＭＯＳトランジスタのソースに結合されたソースと、フイードバック電圧に結合されたゲートと、チャージ・ポンプに結合されたドレインとを有するｐチャンネルＭＯＳトランジスタと、
を含む請求項１２に記載の集積化回路。
【請求項１５】
ｐチャンネルＭＯＳトランジスタのドレインをチャージ・ポンプに結合するレベル・シフト回路を含む請求項１４に記載の集積化回路。
【請求項１６】
前記レベル・シフト回路がツェナー・ダイオードを含む請求項１４に記載の集積化回路。
【請求項１７】
ｎチャンネルＭＯＳトランジスタのソースがクランプ・レベル以下に低下することを防止するために、ｎチャンネルＭＯＳトランジスタのソースに結合されたクランプ回路を含む請求項１４に記載の集積化回路。
【請求項１８】
制御ゲート、浮遊ゲート、ソース、ドレイン、及びチャンネルを有する浮遊ゲート・メモリセルを消去する方法であって、
制御ゲートに負電圧を印加し、
ソース、ドレイン、及びチャンネルの内の１つを含む相補的ノードへ正電圧を印加し、
正電圧に応答して負電圧をあるレベルに維持するために負電圧を調節する、
各ステップを含む方法。
【請求項１９】
前記正電圧及び前記負電圧が浮遊ゲートと相補的ノードの間に電界を設定し、そして前記電界が前記正電圧の値の範囲にわたり本質的に一定に留まるように前記正電圧に応答して前記負電圧を調節することを含む請求項１８に記載の方法。
【請求項２０】
前記正電圧及び前記負電圧が物理的関係に従い前記浮遊ゲートと前記相補的ノードの間に電界を設定し、そして正電圧の値の範囲にわたり前記電界の変動を補償するために物理的関係をモデル化した伝達関数を有する回路でもって前記正電圧を調節することを含む請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲートメモリ装置に関し、より詳細には、ファウラ・ノルドハイム・トンネリングを導入するためにメモリセルを横断する一定の電界が維持されるように、ソース、ドレイン、又はチャンネルに印加される正電圧と制御ゲートに印加される負電圧を発生する回路に関する。
【背景技術】
【０００２】
フラッシュ・メモリ装置は、メモリセルのしきい値を増大するホット電子を浮遊ゲートに注入するためにメモリセルをバイアスすることでいくつかの場合はプログラムされる浮遊ゲート・メモリセルの配列に基づいている。また、多くの例では、低いしきい値状態を設定するために浮遊ゲートの外へ電子のファウラ・ノルドハイム・トンネリングを誘起するためにバイアスすることにより、セルは消去される。消去操作のためにファウラ・ノルドハイム・トンネリングを導入する１つの普通の手法は、ソース側消去と呼ばれる。この手法によれば、消去されるべき配列の内のワード線に負電圧が印加され、一方、正電圧又は接地電圧がソースに印加される。このバイアスが、ファウラ・ノルドハイム・トンネリングを誘起するための浮遊ゲート及びソース間の電界を設定する。ゲートは負電圧を受けそしてソースが正電圧又は接地を受けている間、基板は接地されそしてドレインは典型的には浮遊されている。１９９１年１２月３１日に発行されたハッダダ等に発明された米国特許第５，０７７，６９１号を参照。
【０００３】
ソース側消去操作を支援するために、集積回路は負電圧チャージ・ポンプ又は負電圧の他の源を集積回路上に含む。好適なシステムにおいて、トンネリングのために十分な電界を設定するためにゲート上に必要な負電圧の強度を減少するために、ソース側の電圧はできるだけ高い。また、より高いソース電圧はソース側により高いバンドツーバンド電流を誘起して、そしてトンネリングの効率を改良する。しかし、業界標準による最大１０％までの電源電位ＶＤＤの変動及びセル上の電流負荷の変動のため、ソース側消去中のフラッシュ・セルのソースに印加される電圧は多くの環境下では一定に維持することができない。この結果、浮遊ゲートとソースを横断する電界は変化し、そしてセルの消去時間は劇的に変化する。負電圧発生を調節するためのいくつかの試みがある。例えば、ＩＳＳＣＣ９６／セッション２／フラッシュ・メモリ／論文ＴＰ２．７、ｐｐ．４４−４５、１９９６年のベンカッツ等の「深いパワー低下を持った５５ｎｓ０．３５マイクロン５Ｖ専用１６Ｍフラッシュ・メモリ」を参照。しかし、消去動作の効率を維持しながら、フラッシュ・メモリセルの消去時間について改良された制御を供給することが望まれている。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明によれば、浮遊ゲート・メモリセルの制御ゲートに負電圧を印加しそしてソース、ドレイン又はチャンネルを含む相補的ノードに正電圧を印加するための回路であって、供給電圧に応じて正電圧をセルのソース（好適な実施の形態において）に供給するための正電圧源と、供給電圧に応じて負電圧を制御ゲートに供給する負電圧源と、を含む回路が提供される。正電圧に応じて負電圧をあるレベルに維持するために正電圧源及び負電圧源に結合された電圧調節器が含まれる。正電圧及び負電圧は、消去されるべきメモリセルの浮遊ゲート及びソース（又は他の相補的ノード）間に電界を設定する。調節器は、正電圧の値の範囲にわたって本質的に電界が一定にとどまるように、または代替的に消去速度本質的に一定に維持するように、正電圧に応じて負電圧を維持する。
【０００５】
浮遊ゲートとソース（又は他の相補的ノード）の間に設定された電界は、物理的関係によりモデル化できる。本発明の１つの観点によれば、調節器は電圧値の範囲にわたって電界の変化を補償するために物理的関係をモデル化する伝達関数を有する。
【０００６】
本発明の１つの観点によれば、調節器は正電圧に結合された第１入力と、参照電位に結合された第２入力と、負電圧源に結合された出力とを有する増幅器を含む。フイードバックが、源電圧の変化を追跡するために負電圧源の出力を誘起するために負電圧源の出力と第２入力との間に接続されている。
【０００７】
好ましい実施の形態では、調節器は例えばツェナー・ダイオードを含んだ負電圧発生器に結合されたレベルシフト回路を含む。電圧分割器がレベルシフト回路と参照電位の間に結合されて、負電圧発生器により供給された負電圧の変動を示すフイードバック電圧を供給する。ｎチャンネルＭＯＳトランジスタが供給電圧に結合されたドレイン、正電圧に結合されたゲート、及びソースを有する。ｐチャンネルＭＯＳトランジスタがｎチャンネルＭＯＳトランジスタのソースに結合されたソースと、電圧分割器からのフイードバック電圧に結合されたゲートと、例えばレベルシフト回路を介して負電圧発生器に結合したドレインとを有する。
【０００８】
本発明の別の観点によれば、クランプ回路がｎチャンネルＭＯＳトランジスタのソースがクランプ・レベル以下に低下するのを防止するために、ｎチャンネルＭＯＳトランジスタのソースに結合されている。
【０００９】
本発明はまた、浮遊ゲート・メモリセルの配列と、その配列内のメモリセルを読出し、プログラミングしそして消去するための回路とを含んだ集積回路メモリとして特徴付けることができる。本発明のこの観点によれば、配列内のメモリセルを消去するための回路は、配列内のワード線に負電圧を印加し、そして配列内のメモリセルのソース（又は他の相補的ノード）へ導電経路を横断して正電圧を印加し、そしてソース電圧の範囲にわたって配列内のメモリセルのソースと浮遊ゲートを横断する本質的に一定の電界を維持するためのリソースを含む。本発明の好適な観点によれば、一定な電界は上述した電圧調節技術を使用して維持される。
【００１０】
本発明は、ソース（又は他の相補的なノード）に正電圧を印可し、そして制御ゲートに負電圧を印可すること基づいて浮遊ゲート・メモリセルを消去する方法を提供する。これに加えて、この方法はソース上の正電圧に応じて負電圧を一定のレベルに維持するために負電圧を調節することを含む。ソース電圧に応答するレベルは、ソース電圧の値の範囲にわたってセルのソースと浮遊ゲートの間に電界を本質的に一定に留めるように調節される。本発明の別の観点によれば、調節される負電圧及びソース電圧は消去されるべきメモリセルのソースと浮遊ゲートの間に物理的関係に従って電界を設定する。負電圧の調節は、物理的関係をモデリングする伝達関数を有する回路によって達成される。
【００１１】
このようにして、一定の消去速度を有する集積化回路メモリ装置が提供できる。一定の消去速度により、セルの配列を消去するための制御回路が改善できる。
本発明の別の観点及び利点が、添付図面を参照した以下の詳細な説明及び特許請求の範囲の記載により理解できる。
【発明を実施するための最良の形態】
【００１２】
本発明の詳細な説明が、図１乃至図９を参照して提供される。図１は、本発明による回路の単純化されたブロック図を示している。図１に示すように、線１１上の制御ゲートと、線１２上のドレインと、線１３上のソースとを持ったフラッシュ・メモリセルが提供される。浮遊ゲート・セル１０は浮遊ゲート１４を含む。セル１０は、この単純化された例では、消去操作のために接地された線１５により表される基板に結合される。消去を引き起こすために、ソース電位はトランジスタ１６を介して線１３に印加されている。トランジスタ１６のドレインは供給電位ＶＤＤに結合されている。ゲートは、ソース１３上に正電圧を設立するために使用される参照電圧に結合されている。ＶＤＤ及び他のフアクターの変化に起因して、ソース１３上の正電圧は値の範囲にわたって変化できる。
【００１３】
ソース側消去の際、ドレイン端子１２は、ドレインに結合しているビット線を接続しないことにより、浮かされて状態になる。負電圧ＮＶＰＰが線１１に印加される。負電圧ＮＶＰＰはチャージ・ポンプ２０により発生される。チャージ・ポンプ２０はそれにそれに結合した負電圧調節器２１を有する。負電圧チャージ・ポンプ２０の１つの実施の形態は、１９９６年７月２日に発行された米国特許第５，５３２，９０６号「フラッシュメモリのための負電圧発生器」に記載されている。本発明によれば、ソース電圧１３は線２２に示されるように負電圧調節器２１に結合している。負電圧発生器は、一定の消去速度を維持するように、あるいは代替的には、浮遊ゲート１４とソース１３の間に一定の電界を維持するように、負電圧発生器２０の出力を制御するため、ソース電圧に応答する。
【００１４】
消去の際の浮遊ゲート及びソース間の電界は以下の物理関係により表現できる。
Ｅ電界＝［Ｖ（ソース）−Ｖ（浮遊ゲート）］／酸化厚
＝［Ｖｓ−（Ｃｄ*Ｖｄ＋Ｃｇ*Ｖｇ＋Ｃｓ*Ｖｓ＋Ｃｂ*Ｖｂ＋Ｑf）＋ＶFB］／酸化厚
＝［（１−Ｃｓ）*Ｖｓ−Ｃｇ*Ｖｇ−Ｑf−ＶFB］］／酸化厚…（式１）
ここで、Ｃｄ：ドレイン結合比      Ｖｄ：ドレイン電圧（＝０Ｖ）
Ｃｇ：ゲート結合比        Ｖｇ：ゲート電圧
Ｃｓ：ソース結合比        Ｖｓ：ソース電圧
Ｃｂ：基板結合比          Ｖｂ：基板電圧（＝０Ｖ）
Ｑf：浮遊ゲート電荷      ＶFB：平らなバンド電圧
【００１５】
一定の消去速度を維持するために、この電界は典型的な浮遊ゲート・セルに対して一定でなければならず、または制御されなければならない。従って、ゲート電圧及びソース電圧間の関係が定義できる。式２は次の関係を有する。
Ｖｇ＝（（１−Ｃｓ）／Ｃｇ）*Ｖｓ−（Ｅ電界*酸化厚）／Ｃｇ＋ＶFB／Ｃｇ…（式２）
この式においては、浮遊ゲート中の電荷の影響は無視されている。
【００１６】
このように、ソース電圧はオン・チップ負電圧発生器により発生される必要がある負電圧の大きさを減少するためにはできるだけ高くすることが望ましい。しかし、より高いソース電圧はソース側においてより高いバンド・ツー・バンド電流を引き起こすために好ましくない。負電圧の大きさを妥協することにより、負電圧チャージ・ポンプの効率性と面積を最適化できる。この関係は、チャンネル消去、又はドレイン側消去に対して適当に修正できる。
【００１７】
図２は、本発明による好適な負電圧調節器２１の回路図である。負電圧調節器は線５０上の負ポンプのＮＶＰＰ出力に結合されている。ソース電圧源により発生されたソース電圧は線５１上に供給される。電圧シフトＶSHIFTを誘起するレベル・シフト回路が、電圧ＶDが発生されるノード５２へ線５０から結合される。レベルシフト回路は、直列接続のツェナー・ダイオード５３、第１ｐチャンネルＭＯＳトランジスタ５４及び第２ｐチャンネルＭＯＳトランジスタ５５を含む。トランジスタ５４及び５５は、ダイオード構成でそれらのそれぞれのゲートをそれらのそれぞれのドレインに結合させている。トランジスタ５４及び５５が構成されるｎウエルはそれぞれノード５２でトランジスタ５５のソースに結合している。好適な実施の形態において、トランジスタ５４はチャンネルはより低いしきい値電圧を誘起するためにより少ないドーピング濃度でドープされているネイテイブ・モード装置である。この例では、両トランジスタ５４及び５５は３０ミクロン幅で１ミクロン長のチャンネルを有する。
【００１８】
ノード５２は、抵抗５６及び抵抗５７を含んだ電圧分割器に結合されている。この例において。抵抗５６は３８キロオームの抵抗を有し、そして抵抗５７は４２キロオームの抵抗を有する。抵抗５７はｎチャンネル・トランジスタ５８のソースに結合されている。トランジスタ５８のゲートは参照電圧５９に結合されている。トランジスタ５８のドレインは供給電位ＶＤＤに結合している。この例の回路において、参照電圧５９は約４．２ボルトであり、約４．２ボルトをトランジスタ５８のソースにおける電圧ＶUをトランジスタ５８のしきい値の約０．７ボルト少ない、又はこの例においては約３．５ボルトにする。トランジスタ５８は非常に大きく（この例では、チャンネルは３０ミクロン幅で０．６ミクロン長である）、そしてトランジスタ５８を通る電流は大変小さい（この例では、２０乃至６０マイクロアンペア）から、ゲート−ソース電圧しきい値は相対的に一定に保つことができる。
抵抗５６及び５７間のノード６０に、フイードバック電位ＶREFが発生される。
【００１９】
フイードバック電位ＶREFが、ｐチャンネル・トランジスタ６１のゲートに印可される。ｐチャンネル・トランジスタ６１のソースはノード６２に結合されている。ノード６２はｎチャンネル・トランジスタ６３のソースに結合されている。ソース電圧５１はトランジスタ６３のゲートに結合され、そしてトランジスタ６３のドレインは供給電位ＶＤＤに結合される。トランジスタ６１のドレインは、ダイオード接続トランジスタ６４及び６５を通じて線５０上の負電圧発生器の出力に結合されている。トランジスタ６４及び６５のそれぞれはそれらのゲートをそれらのドレインに結合させている。図示するようにそれらは直列接続されている。ｎウエルはそれぞれノード６２に結合している。同様に、トランジスタ６１のｎウエルはノード６２に結合している。
【００２０】
これに加えて、クランピング・トランジスタ６６はそのソースをノード６２に結合させ、そのドレインを供給電位ＶＤＤに結合させ、そしてそのゲートを線６７上のこの例では約４．０ボルトである参照電圧に結合させている。
【００２１】
ツェナー・ダイオード５３及びトランジスタ５４及び５５は、線５０における負電圧の大きさをノード５２上の接地電位に近い又は上の電圧分だけ反映するレベル・シフターを構成する。トランジスタ５８はレベルシフターのための電力供給としてそのソースに一定電圧を供給する。抵抗５６及び５７により構成される電圧分割器が上記の式２の係数をモデルするのに使用される。
【００２２】
従って、図２の伝達関数は以下の様に表現できる。
ＶD＝ＶNVPP＋ＶSHIFT                （式４）
ＶREF＝（ＶU−ＶD）*Ｒ2／（Ｒ1＋Ｒ2）＋ＶD    （式５）
ＶSOURCE＝ＶREF＋ＶGS（トラン６３）−ＶGS（トラン６１）    （式６）
Ｒ１＝抵抗５７の抵抗値
Ｒ２＝抵抗５６の抵抗値
【００２３】
式４及び５を６に代入すると、以下の式を得る。
ＶNVPP＝（Ｒ1＋Ｒ2）／Ｒ1*ＶSOURCE−［（Ｒ1＋Ｒ2）／Ｒ1*ＶGS（トラン６３）−（Ｒ1＋Ｒ2）／Ｒ1*ＶGS（トラン６１）＋Ｒ2／Ｒ1*ＶU＋ＶSHIFT）］    （式７）
【００２４】
両トランジスタ６１及び６３に対するゲート−ソース電圧ＶGSは、相対的に大きい装置（この例では、それぞれ２００ミクロン幅と１ミクロン長）でこれらを構成することにより相対的に一定である。また、トランジスタ５８のソースでの電圧ＶUは相対的に一定である。従って、式７は抵抗５６及び５７により構成された電圧分割器の抵抗の比を適当に選択することにより十分に良く式２に適合させることができる。このようにして、トランジスタのソースの電圧が低下する時、補償するためにゲート電圧の大きさを増加できる。これは好適なシステムについて消去速度を本質的に一定に維持する。消去速度を一定に保つための他の関係を特定のフラッシュ・メモリ・システム上に構成できる。
【００２５】
トランジスタ６６は追加の保護を提供する。もしソース電圧が低下しすぎると、トランジスタ６６は装置内の回路上にストレスを生ずる限界の下までノード５０が行くのを防止する。
【００２６】
図３は調節器２１の別の観点を提供する。図３に示されるように、調節器は１０１上のソース電圧に正入力を結合させ、オフセット発生器１０３の出力に設けられた負入力１０２を含んだ増幅器１００を有する。オフセット発生器１０３への入力は抵抗１０４を横断する参照電圧ＶＵにより、そして抵抗１０５を介して与えられるフイードバック及び負電圧発生器の出力に結合された線１０７上の出力からのレベルシフターにより、与えられる。
【００２７】
オフセット１０３がトランジスタ６３のしきい値にトランジスタ６１のしきい値の絶対値を加えたものとして特徴付けられる時、図３は図２の回路内に構成される。抵抗１０４及び１０５はフイードバック比を調節する。電圧ＶＵは出力ＤＣオフセットを調節するために使用できる。
【００２８】
他の回路設計も式２内に表現される物理的関係又は消去速度又は電界強度に基づいた他の物理的関係をモデルするために使用できる。
【００２９】
図４及び図５は、図２の回路のシミュレーションの結果を示す。図４において、３つの場合がシミュレートされた。トレース２００は８５℃で４．４ボルトの供給電位に対応し、トレース２０１は２５℃で５ボルトの供給電位に対応し、そしてトレース２０２は０℃で５．６ボルトの供給電位に対応する。理想的な曲線は線２０３で示される。図示されるように、シミュレートされた結果は理想的な曲線を大変良く追跡する。図４において、約４ボルトの下のソース電圧の値に対しては、回路は負電圧を一定値にクランプする。
【００３０】
図５は、上記の３つの場合のそれぞれについてソース電圧の範囲を越える電界の大きさにシミュレーションを示す。トレース２１０は８５℃で４．４ボルトの供給電位に対応し、場合２１１は２５℃で５ボルトの供給電位に対応し、そして場合２１２は０℃で５．６ボルトの供給電位に対応する。
図５に示されるように、電界は４ボルト以上のソース電圧に対して本質的に一定である。
【００３１】
図６、図７、及び図８は、図２により構成された回路のための測定データを測定する。負電圧電位が図６にトレース６００に沿って描かれている。そしてソース電圧電位がトレース６０１に沿って描かれている。図７において、負電圧がトレース７００上に示され、そしてソース電位がトレース７０１上に示されている。図８において、負電圧がトレース８００上に示され、そしてソース電位がトレース８０１上に示されている。
【００３２】
図６、図７、及び図８において、水平軸は目盛り当り１０ミリ秒の時間を表す。垂直軸はソースにおける電位と負電圧発生器の出力とを表す。従って、図６において、点６０５の線はソース電位に対して４ボルトのオフセットを表す。線６０６は負電圧発生器に対して約−８ボルトのオフセットを表す。図７において、線７０５はソース電位に対して４．５ボルトを表し、そして負電圧に対して−８ボルトを表す。図８において、線８０５はソース電圧に対して４．５ボルトを表し、線８０６は負電圧に対して−８ボルトを表す。
【００３３】
テーブル１は、さまざまな供給電位において図６、図７、及び図８の結果を示す。
2007207422.tif 000003
注：トラッキング比≡ΔＶNVPP／ΔＶSOURCE
【００３４】
測定データ内に反映される一定でないトラッキング比は、電圧シフターの一定でない電圧のシフト及び試験された回路内の参照電位の貧弱な調整に起因するものと信じられる。しかし、この構成でからさえ理解されるように、電界は本質的に一定に維持され、そして消去速度はソース電位の変化に応答して制御ゲートに印加される負電圧の大きさを管理する回路を使用して制御される。
【００３５】
図９は、フラッシュ・メモリ配列９０１を含む集積化回路９００の単純化されたブロック図を示す。本発明によれば、上述したように配列の消去の際に使用される、ソース電圧発生器９０３により発生された電圧に応答して調節される負電圧発生器９０２が含まれる。
【００３６】
このようにして、集積化回路９００はアドレス入力回路９０５、データ入力／出力回路９０６、供給電位入力９０７、及び接地入力９０８を含む。制御状態マシン９０９は、当業者には周知の様に読出し、プログラム、及び消去操作のための装置の差憂さを管理するために、データ入力／出力回路９０６及びアドレス入力回路９０５に結合される。電圧源９１０のデータは、配列をプログラムするに必要な電圧を印加するために列デコーダ９１１及びデータ入力／出力回路９０６に結合される。ソース電圧源９０３は、消去、プログラム及び読出し操作の際に配列内のトランジスタのソースへソース導体を横断して接続するに使用される電圧を印加する。列デコーダは、配列内のメモリセルをアクセスするために使用されるビット線９１２の組を駆動する。ワード線デコーダ９１３は配列に結合されている。ワード線デコーダは配列内のメモリセルにアクセスするために使用されるワード線９１４を駆動する。
【００３７】
端子９０７は、回路の外部の電力供給（図示しない）により提供された供給電圧ＶＤＤに結合される。この電力供給電圧の仕様は典型的に約５ボルトの±１０％である。代替的なシステムでは、特定の実施の形態に依存して、供給電圧ＶＤＤの仕様はより低い電圧、例えば、２．６から約３．２ボルトである。データ・イン電圧発生器９１０、ソース電圧発生器９０３、そして負電圧発生器９０２の全ては、読出し、プログラム、及び消去操作中に使用される電位を発生するために供給電圧ＶＤＤに応答する。制御状態マシン９０９により実行される消去操作は、例えば、１９９５年５月９日発行の米国特許第５，４１４，６６４号「過度消去保護のためのブロック消去フラグを持ったフラッシュＥＥＰＲＯＭ」に記載されているように構成される。
【００３８】
ソース側消去の際、負電圧は消去のために負電圧発生器９０２からワード線のセルに印加される。同時に、正電圧はソース電圧源９０３から線９１５に示されるような配列中のトランジスタのソースに印加される。負電圧発生器９０２は、上述したように一定の消去速度を維持する電圧調節器を有し、そして配列内のメモリセルの一定の消去時間を支援する。これは制御状態マシン９０９及び配列を消去するために実行されるアルゴリズムを単純化し、そして一般的により早くより信頼性の高い消去アルゴリズムを可能にする。
【００３９】
従って、本発明はソース側消去操作に基づく浮遊ゲート・メモリ装置内のメモリセルを消去するための改良された技術を提供する。本発明によれば、ソースとワード線の電圧間の物理的関係、及び浮遊ゲートとソースの間の電界をモデルした伝達関数を有する電圧調節器が提供される。従って、ワード線を駆動する負電圧発生器の出力が、消去操作の際に消去速度を一定に維持する方法でこのような電界を維持するために、ソース電圧に応答して調節される。これは消去アルゴリズムのより容易な制御を提供し、そして集積化回路のより容易な操作を提供する。
【００４０】
上述の本発明の好適な実施の形態は例示的な説明の目的のためになされた。本発明を開示された正確な形式に限定する意図はない。明らかに、当業者には多くの修正及び変形が可能である。本発明の範囲は特許請求の範囲とその均等物により定義されるべきである。
【図面の簡単な説明】
【００４１】
【図１】ソース電圧に応答する負電圧調節器を持った本発明によるソース側ファウラ・ノルドハイム消去操作を説明する単純化されたブロック図を示す。
【図２】図１の負電圧調節器の好適な実施の形態の回路を示す図。
【図３】本発明による調節器の代替的な実施の形態の図。
【図４】図２の回路のシミュレーションによるソース電圧に対する負電圧発生器の出力のグラフ。
【図５】図２の回路のシュミュレーションに基づいたソース電圧の範囲のメモリセルのソースと浮遊ゲートとの間の電界強度のグラフ。
【図６】４．４ボルト供給電位に対する図２の調節器を構成した集積回路の動作の測定結果を示すグラフ。
【図７】５ボルト供給電位に対する図２の調節器を構成した集積回路の動作の測定結果を示すグラフ。
【図８】５．６ボルト供給電位に対する図２の調節器を構成した集積回路の動作の測定結果を示すグラフ。
【図９】本発明の調節された負電圧発生器を構成した集積化回路メモリの単純化されたブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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