(57)【要約】【課題】立体的なキャパシタ構造を有するとともに、ゲート電極の角部付近において電界集中やリーク電流が生じ難く、かつ、微細化が図られた半導体装置を提供する。【解決手段】半導体装置１９を、ゲート絶縁膜２、第１のゲート電極３、電極間絶縁膜８、および第２のゲート電極９などから構成する。ゲート絶縁膜２は半導体基板１の表面上に設けられている。第１のゲート電極３はゲート絶縁膜２上に設けられている。電極間絶縁膜８は第１のゲート電極３の表面を覆って設けられている。また、電極間絶縁膜８は、第１のゲート電極３が有する角部３ｃ，３ｄのうちゲート絶縁膜２と接触していない角部３ｃ以外を覆っている部分の少なくとも一部の膜厚が、角部３ｃを覆っている部分の少なくとも一部の膜厚よりも薄く形成されている。第２のゲート電極９は電極間絶縁膜８の表面を覆って設けられている。【選択図】      図３
2007305668.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上の少なくとも１箇所に設けられたゲート絶縁膜と、
このゲート絶縁膜上に設けられた少なくとも１個の第１のゲート電極と、
この第１のゲート電極の表面を覆って設けられているとともに、前記第１のゲート電極が有する角部のうち前記ゲート絶縁膜と接触していない角部以外を覆っている部分の少なくとも一部の膜厚が、前記ゲート絶縁膜と接触していない前記角部を覆っている部分の少なくとも一部の膜厚よりも薄く形成されている電極間絶縁膜と、
この電極間絶縁膜の表面を覆って設けられた第２のゲート電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記電極間絶縁膜は、前記第１のゲート電極の表面を覆って設けられた第１の電極間絶縁膜、この第１の電極間絶縁膜の表面を覆って設けられた第２の電極間絶縁膜、およびこの第２の電極間絶縁膜の表面を覆って設けられた第３の電極間絶縁膜の少なくとも３層構造からなるとともに、前記第１のゲート電極の前記ゲート絶縁膜と接触していない前記角部以外の上方に設けられた前記第２の電極間絶縁膜の少なくとも一部の膜厚が、前記ゲート絶縁膜と接触していない前記角部の上方に設けられた前記第２の電極間絶縁膜の少なくとも一部の膜厚よりも薄く形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極間絶縁膜は、前記第１のゲート電極の表面を覆って設けられた第１の電極間絶縁膜、前記第１のゲート電極の前記ゲート絶縁膜と接触していない前記角部の少なくとも一部の上方において前記第１の電極間絶縁膜の表面上に設けられた第２の電極間絶縁膜、ならびにこの第２の電極間絶縁膜の表面および前記第１の電極間絶縁膜の表面を覆って設けられた第３の電極間絶縁膜の少なくとも３層構造からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板の表面上の少なくとも１箇所にゲート絶縁膜を設け、
このゲート絶縁膜上に少なくとも１個の第１のゲート電極を設け、
この第１のゲート電極の表面を覆って、かつ、前記第１のゲート電極が有する角部のうち前記ゲート絶縁膜と接触していない角部以外を覆う部分の少なくとも一部の膜厚を、前記ゲート絶縁膜と接触していない前記角部を覆う部分の少なくとも一部の膜厚よりも薄くして電極間絶縁膜を設け、
この電極間絶縁膜の表面を覆って第２のゲート電極を設ける、
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のゲート電極の表面を覆って第１の電極間絶縁膜を設け、この第１の電極間絶縁膜の表面上のうち少なくとも前記第１のゲート電極の前記ゲート絶縁膜と接触していない前記角部の一部の上方に第２の電極間絶縁膜を設け、少なくともこの第２の電極間絶縁膜の表面を覆って第３の電極間絶縁膜を設けることにより、前記電極間絶縁膜を少なくとも３層構造に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特にインターポリ絶縁膜の薄膜化が図られたフローティングゲート型ＥＥＰＲＯＭおよびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の中には、フローティングゲート型のＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）と称される書き換え可能な不揮発性メモリーがある（例えば特許文献１参照）。このフローティングゲート型ＥＥＰＲＯＭを微細化するためには、トンネルゲート絶縁膜やインターポリ絶縁膜（Inter-Poly-Dielectric：ＩＰＤ）を薄膜化する必要がある。ところが、ＩＰＤを薄膜化するとリーク電流が発生し易くなったり、リーク電流が増大したりするおそれが大きくなる。リーク電流が発生したり、あるいは増大したりすると、不揮発性メモリーのデータ保持特性が劣化し易くなる。したがって、不揮発性メモリーのデータ保持特性を維持するためには、ＩＰＤの薄膜化を進めることが困難である。
【０００３】
このような不揮発性メモリーのデータ保持特性の維持とＩＰＤの薄膜化によるＥＥＰＲＯＭの微細化との間のトレードオフの問題を回避するために、メモリーセル（キャパシタ）を立体的に形成する技術がある。この技術によれば、ＩＰＤを薄膜化することなくその面積を増大させることができるので、リーク電流の発生および増大を抑制して不揮発性メモリーのデータ保持特性を維持することができる。すなわち、メモリーセルの容量を維持しつつＥＥＰＲＯＭの微細化に対応することができる。
【０００４】
しかし、立体的なキャパシタ構造を採用しても、ＥＥＰＲＯＭのさらなる微細化を進めるためにはＩＰＤの薄膜化は避けることができない。その理由の一つは、コントロールゲート電極間がＩＰＤで埋め込まれてしまうからである。立体的なキャパシタ構造においてＩＰＤを薄膜化すると、ＩＰＤと接するフローティングゲート電極の上面や側面等の平面部（平坦部）よりもＩＰＤと接するフローティングゲート電極の角部（隅部）で電界集中が起こり易くなる。ひいては、フローティングゲート電極の角部においてリーク電流が流れ易くなる。これらの結果、フローティングゲート電極に蓄積された電荷が逃げて行くため、不揮発性メモリーのデータ保持特性が劣化する。すなわち、立体的なキャパシタ構造を採用すると、ＩＰＤの薄膜化はフローティングゲート電極の角部において一番先に限界に達する。
【特許文献１】特開平１１−２０４７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明においては、立体的なキャパシタ構造を有するとともに、ゲート電極の角部付近において電界集中やリーク電流が生じ難く、かつ、微細化が図られた半導体装置、およびそのような半導体装置を容易に製造することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板の表面上の少なくとも１箇所に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられた少なくとも１個の第１のゲート電極と、この第１のゲート電極の表面を覆って設けられているとともに、前記第１のゲート電極が有する角部のうち前記ゲート絶縁膜と接触していない角部以外を覆っている部分の少なくとも一部の膜厚が、前記ゲート絶縁膜と接触していない前記角部を覆っている部分の少なくとも一部の膜厚よりも薄く形成されている電極間絶縁膜と、この電極間絶縁膜の表面を覆って設けられた第２のゲート電極と、を具備することを特徴とするものである。
【０００７】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、半導体基板の表面上の少なくとも１箇所にゲート絶縁膜を設け、このゲート絶縁膜上に少なくとも１個の第１のゲート電極を設け、この第１のゲート電極の表面を覆って、かつ、前記第１のゲート電極が有する角部のうち前記ゲート絶縁膜と接触していない角部以外を覆う部分の少なくとも一部の膜厚を、前記ゲート絶縁膜と接触していない前記角部を覆う部分の少なくとも一部の膜厚よりも薄くして電極間絶縁膜を設け、この電極間絶縁膜の表面を覆って第２のゲート電極を設ける、ことを特徴とするものである。
【発明の効果】
【０００８】
本発明によれば、立体的なキャパシタ構造を有するとともに、ゲート電極の角部付近において電界集中やリーク電流が生じ難く、かつ、微細化が図られた半導体装置、およびそのような半導体装置を容易に製造することができる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【００１０】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図４を参照しつつ説明する。図１〜図３は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図４は、図３中破断線Ａ−Ａ’に沿って示す断面図である。
【００１１】
本実施形態は、半導体装置のうち特にいわゆるフローティングゲート型のＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）と称される書き換え可能な不揮発性メモリー、およびその製造方法に適用される。そして、本実施形態では、微細化が図られているとともに電気的特性の劣化の抑制が図られたフローティングゲート型ＥＥＰＲＯＭ、およびその製造方法について説明する。
【００１２】
フローティングゲート型ＥＥＰＲＯＭを微細化するためには、フローティングゲート上に設けられるインターポリ絶縁膜（Inter-Poly-Dielectric：ＩＰＤ）の薄膜化が重要となる。ところが、ＩＰＤを薄膜化するとフローティングゲートの角部付近において電界集中が生じ易くなり、リーク電流の増大が事実上不可避となる。本実施形態では、電界集中し易い部分と電界集中し難い部分とでインターポリ絶縁膜の厚さを選択的に変えることでリーク電流の増大を抑制もしくは低減して、ＩＰＤの薄膜化を実効的に可能にする技術について説明する。以下、具体的かつ詳細に説明する。
【００１３】
先ず、図１（ａ）に示すように、半導体基板としてのシリコンウェーハ１の表面上にトンネルゲート絶縁膜２を熱酸化法などにより設ける。このトンネルゲート絶縁膜２は、例えばシリコン酸化膜（ＳｉＯ2 膜）を用いて形成される。続けて、このトンネルゲート絶縁膜２の上に第１のゲート電極としての浮遊ゲート電極（フローティングゲート電極）３をＣＶＤ法などにより設ける。このフローティングゲート電極３は、例えばＮ型不純物であるリン（Ｐ）を多結晶シリコン膜（ポリシリコン膜）にドープすることにより形成される。
【００１４】
続けて、トンネルゲート絶縁膜２およびフローティングゲート電極３の左右両側面に接触させて、いわゆるＳＴＩ（Shallow Trench Isolation）構造からなる素子分離領域４をシリコンウェーハ１の表層部に形成する。各素子分離領域４は、ＲＩＥ法、ＣＶＤ法、およびＣＭＰ法などによりシリコン酸化膜（ＳｉＯ2 ）やシリコン窒化膜（ＳｉＮ）などの絶縁膜をシリコンウェーハ１の表層部に埋め込むことにより形成される。この際、各素子分離領域４は、それらの上面４ａがフローティングゲート電極３の左右両側面の中間部に位置する高さに形成される。これにより、フローティングゲート電極３の高さ方向の中間部から上側の部分は、各素子分離領域４から露出される。すなわち、フローティングゲート電極３の平面部のうち、上面３ａおよび左右両側面の中間部から上部にかけての部分（上部側面）３ｂが各素子分離領域４から露出される。
【００１５】
したがって、この段階においては、当然のことながら、フローティングゲート電極３が有する複数の角部３ｃ，３ｄのうち、トンネルゲート絶縁膜２に接していない側の角部である左右両上側角部３ｃは、それらの表面が露出されている。これに対して、フローティングゲート電極３が有する複数の角部３ｃ，３ｄのうち、トンネルゲート絶縁膜２に接する側の角部である左右両下側角部３ｄは、それらの表面をトンネルゲート絶縁膜２および各素子分離領域４によって覆われている。
【００１６】
続けて、図１（ａ）に示すように、フローティングゲート電極３の露出部分および各素子分離領域４の表面を覆って第１の電極間絶縁膜５をＣＶＤ法などにより設ける。後述するように、本実施形態ではフローティングゲート電極３とその上方に設けられるコントロールゲート電極９との間に設けられる電極間絶縁膜８を、絶縁膜を３層に積層してなる積層膜として形成する。したがって、第１の電極間絶縁膜５は、電極間絶縁膜８の下層電極間絶縁膜（第１層目の電極間絶縁膜）となる。この第１の電極間絶縁膜５には、例えば酸化膜を用いることが好ましい。本実施形態では、第１の電極間絶縁膜５としてシリコン酸化膜（ＳｉＯ2 膜）を用いることとする。ＳｉＯ2 膜５は、その全体の膜厚が略均一な大きさで成膜される。
【００１７】
次に、図１（ｂ）に示すように、ＳｉＯ2 膜（第１の電極間絶縁膜）５の表面を覆って、第２の電極間絶縁膜６を温度が約７００℃以上の雰囲気下で気相成長法などにより設ける。この第２の電極間絶縁膜６は、電極間絶縁膜８の中層電極間絶縁膜（第２層目の電極間絶縁膜）となる。また、第２の電極間絶縁膜６には、例えば窒化膜を用いることが好ましい。本実施形態では、第２の電極間絶縁膜６としてシリコン窒化膜（Ｓｉ3Ｎ4 膜）を用いることとする。また、この段階では、Ｓｉ3Ｎ4 膜６は、ＳｉＯ2 膜５と同様に、その全体の膜厚が略均一な大きさで成膜される。
【００１８】
次に、図２（ａ）に示すように、Ｓｉ3Ｎ4 膜（第２の電極間絶縁膜）６を選択的かつ部分的に薄肉化する。具体的には、Ｓｉ3Ｎ4 膜６に対してドライエッチングの一種であるＲＩＥ法を全面的に施す。これにより、Ｓｉ3Ｎ4 膜６をフローティングゲート電極３の高さ方向に沿って異方的にエッチングする。この結果、図２（ａ）に示すように、フローティングゲート電極３および各素子分離領域４の上方に設けられるＳｉ3Ｎ4 膜６は、そのシリコンウェーハ１の表面に垂直な方向（シリコンウェーハ１の厚さ方向、縦方向）に沿った膜厚が、シリコンウェーハ１の表面に平行な方向（シリコンウェーハ１の面方向、横方向）に沿った膜厚よりも薄く形成される。
【００１９】
具体的には、フローティングゲート電極３の上面３ａの上方に設けられるＳｉ3Ｎ4 膜６のフローティングゲート電極３の上面３ａに対して垂直な方向（縦方向）の膜厚は、フローティングゲート電極３の左右両上部側面３ｂの側方に設けられるＳｉ3Ｎ4 膜６のフローティングゲート電極３の左右両上部側面３ｂに対して垂直な方向（横方向）の膜厚よりも薄く形成される。同様に、各素子分離領域４の上面４ａの縁部を除く部分（中央部）の上方に設けられるＳｉ3Ｎ4 膜６の各素子分離領域４の上面４ａ（フローティングゲート電極３の上面３ａ）に対して垂直な方向（縦方向）の膜厚は、フローティングゲート電極３の左右両上部側面３ｂの側方に設けられるＳｉ3Ｎ4 膜６のフローティングゲート電極３の左右両上部側面３ｂに対して垂直な方向（横方向）の膜厚よりも薄く形成される。
【００２０】
すなわち、簡潔に述べれば、フローティングゲート電極３の上面３ａの上方のＳｉ3Ｎ4 膜６は、フローティングゲート電極３の左右両上部側面３ｂの側方のＳｉ3Ｎ4 膜６よりも薄く形成される。したがって、当然のことながら、フローティングゲート電極３の各上側角部３ｃの周囲（近傍）に設けられるＳｉ3Ｎ4 膜６のうち、フローティングゲート電極３の上面３ａの上方の部分は、フローティングゲート電極３の各上部側面３ｂの側方の部分よりも薄く形成される。同様に、各素子分離領域４の上面４ａの上方に設けられるＳｉ3Ｎ4 膜６のうち各上面４ａの縁部を除く部分（中央部）の上方に設けられるＳｉ3Ｎ4 膜６は、フローティングゲート電極３の各上部側面３ｂの側方に設けられるＳｉ3Ｎ4 膜６よりも薄く形成される。
【００２１】
次に、図２（ｂ）に示すように、縦方向の膜厚を横方向の膜厚よりも薄くされたＳｉ3Ｎ4 膜（第２の電極間絶縁膜）６の表面を覆って、第３の電極間絶縁膜７をＣＶＤ法などにより設ける。この第３の電極間絶縁膜７は、電極間絶縁膜８の上層電極間絶縁膜（第３層目の電極間絶縁膜）となる。また、第３の電極間絶縁膜７には、第１の電極間絶縁膜５と同様に、例えば酸化膜を用いることが好ましい。本実施形態では、第３の電極間絶縁膜７としてシリコン酸化膜（ＳｉＯ2 膜）を用いることとする。この上層側のＳｉＯ2 膜７は、下層側のＳｉＯ2 膜５と同様に、その全体の膜厚が略均一な大きさで成膜される。
【００２２】
これまでの工程により、図２（ｂ）に示すように、ＳｉＯ2 膜（下層電極間絶縁膜）５、Ｓｉ3Ｎ4 膜（中層電極間絶縁膜）６、およびＳｉＯ2 膜（上層電極間絶縁膜）７の３層構造からなる電極間絶縁膜８が、フローティングゲート電極３および各素子分離領域４のそれぞれの表面を覆って成膜される。前述したように、電極間絶縁膜８においては、その中層電極間絶縁膜であるＳｉ3Ｎ4 膜６の縦方向の膜厚が横方向の膜厚よりも薄く形成されている。このため、電極間絶縁膜８全体としても、その縦方向の膜厚が横方向の膜厚よりも薄く形成される。したがって、当然のことながら、電極間絶縁膜８のうちフローティングゲート電極３の各上側角部３ｃ以外を覆う部分の少なくとも一部の膜厚が、各上側角部３ｃを覆う部分の少なくとも一部の膜厚よりも薄く形成される。具体的には、フローティングゲート電極３の各上側角部３ｃを覆って設けられる電極間絶縁膜８のうち、フローティングゲート電極３の上面３ａ上の電極間絶縁膜８は、フローティングゲート電極３の各上部側面３ｂ上の電極間絶縁膜８よりも薄く形成される。
【００２３】
同様に、各素子分離領域４の上面４ａ上に設けられる電極間絶縁膜８のうち、各上面４ａの縁部を除く部分の上に設けられる電極間絶縁膜８は、フローティングゲート電極３の各上部側面３ｂ上に設けられる電極間絶縁膜８よりも薄く形成される。すなわち、各素子分離領域４の上面４ａ上に設けられる電極間絶縁膜８のうち、各上面４ａの中央部の上に設けられる電極間絶縁膜８は、各上面４ａの縁部の上に設けられる電極間絶縁膜８よりも薄く形成される。
【００２４】
なお、本発明者らが行った実験によれば、電極間絶縁膜８の厚肉に形成された部分の膜厚が、電極間絶縁膜８の薄肉に形成（加工）された部分の膜厚に対して約１．２倍以上の厚さであれば、フローティングゲート電極３の周囲に電界集中やリーク電流が発生するおそれを抑制もしくは低減させることができることが分かった。特に、フローティングゲート電極３の各上側角部３ｃの近傍の少なくとも一部における電極間絶縁膜８の膜厚を、その他の部分の少なくとも一部における電極間絶縁膜８の膜厚の約１．２倍以上の厚さに設定すると、フローティングゲート電極３の各上側角部３ｃの近傍に電界集中やリーク電流が発生するおそれを抑制もしくは低減させることができることが分かった。
【００２５】
したがって、本実施形態においては、フローティングゲート電極３の各上部側面３ｂの側方に設けられる厚肉の電極間絶縁膜８の膜厚を、フローティングゲート電極３の上面３ａの上方に設けられる薄肉の電極間絶縁膜８の膜厚に対して約１．２倍以上の厚さに設定することとする。すなわち、本実施形態においては、電極間絶縁膜８の厚肉部分の膜厚が電極間絶縁膜８の薄肉部分の膜厚に対して約１．２倍以上の厚さになるように、下層側のＳｉＯ2 膜５、Ｓｉ3Ｎ4 膜６、および上層側のＳｉＯ2 膜７のそれぞれの膜厚を適宜、適正な大きさに設定する。この際、特にＳｉ3Ｎ4 膜６の厚肉部分の膜厚およびＳｉ3Ｎ4 膜６の薄肉部分の膜厚を、電極間絶縁膜８の厚肉部分の膜厚が電極間絶縁膜８の薄肉部分の膜厚に対して約１．２倍以上の厚さになるように、前述した方法により適宜、適正な大きさに設定することが重要である。なお、このような電極間絶縁膜８の厚肉部分と薄肉部分との間の膜厚の比の設定は、後述する第２〜第７の各実施形態においても同様とする。特に、Ｓｉ3Ｎ4 膜６の厚肉部分と薄肉部分との間の膜厚の比の設定は、後述する第６および第７の各実施形態においても同様とする。
【００２６】
なお、本実施形態の電極間絶縁膜８のように、複数層の絶縁膜５，６，７を積層してなる電極間絶縁膜は、一般にインターポリ絶縁膜（Inter-Poly-Dielectric：ＩＰＤ）とも称される。また、本実施形態の電極間絶縁膜８のように、酸化膜５、窒化膜６、および酸化膜７の３層からなる積層膜の構造は、一般にＯＮＯ構造と略称される。
【００２７】
次に、図３に示すように、インターポリ絶縁膜（ＩＰＤ）８の上に第２のゲート電極としての制御ゲート電極（コントロールゲート電極）９をＣＶＤ法などにより設ける。このコントロールゲート電極９も、フローティングゲート電極３と同様に、例えばＮ型不純物であるリン（Ｐ）を多結晶シリコン膜（ポリシリコン膜）にドープすることにより形成される。コントロールゲート電極９は、いわゆるワード線として機能する。これまでの工程により、フローティングゲート電極３とコントロールゲート電極９との間に３層構造のインターポリ絶縁膜８を挟んでなる立体的なキャパシタ構造１０がシリコンウェーハ１の表面上に設けられる。
【００２８】
次に、図４に示すように、ソース領域１１ａまたはドレイン領域１１ｂとなる不純物拡散領域（トランジスタ拡散層）１１をシリコンウェーハ１の表層部の複数箇所に形成する。具体的には、各不純物拡散領域１１は、各トンネルゲート絶縁膜２、各フローティングゲート電極３、各インターポリ絶縁膜８、および各コントロールゲート電極９をマスクとして、イオン注入法によりシリコンウェーハ１の表層部に形成される。この結果、各不純物拡散領域１１は、隣接する各トンネルゲート絶縁膜２同士の間において各トンネルゲート絶縁膜２の縁部の下面を覆ってシリコンウェーハ１の表層部に形成される。
【００２９】
また、図４に示すように、シリコンウェーハ１の表面上には、各フローティングゲート電極３および各コントロールゲート電極９とともに、第３のゲート電極としての選択ゲート電極１２が複数箇所に設けられる。これら各選択ゲート電極１２も、各フローティングゲート電極３と同様に、各トンネルゲート絶縁膜２の上に設けられる。各トンネルゲート絶縁膜２、各フローティングゲート電極３、各インターポリ絶縁膜８、および各コントロールゲート電極９は、各ソース領域１１ａおよび各ドレイン領域１１ｂとともに記憶用トランジスタ１３を構成する。これに対して、各選択ゲート電極１２は、各ソース領域１１ａおよび各ドレイン領域１１ｂとともに選択用トランジスタ１４を構成する。そして、各記憶用トランジスタ１３は、各選択用トランジスタ１４とともにメモリーセル１５を構成する。なお、図４は、図３中破断線Ａ−Ａ’に沿って示す断面図である。
【００３０】
続けて、図４に示すように、いわゆるビット線１６ａを含む複数本の配線１６をコントロールゲート電極９の上方に設ける。ビット線１６ａは、ワード線となるコントロールゲート電極９の延びる方向と直交する方向に沿って延ばされて形成される。また、各配線１６とシリコンウェーハ１の表面（表層部）とを電気的に接続するコンタクトプラグ１７ａや、各配線１６同士を電気的に接続するヴィアプラグ１７ｂなどのプラグ１７をシリコンウェーハ１上に複数本設ける。各コンタクトプラグ１７ａは、所定の配線１６と所定のソース領域１１ａまたは所定のドレイン領域１１ｂとを電気的に接続して形成される。
【００３１】
なお、各フローティングゲート電極３、各コントロールゲート電極９、各選択ゲート電極１２、各配線１６、各プラグ１７などは、実際にはシリコンウェーハ１上に複数層に積層されて設けられる複数の層間絶縁膜のいずれかに設けられる。ただし、図４においては、図面を見易くするために、シリコンウェーハ１上に複数層に積層されて設けられる複数の層間絶縁膜をまとめて１層の層間絶縁膜１８として示す。この層間絶縁膜１８は、プリメタル絶縁膜とも称される。同様に、各配線１６および各プラグ１７には、それらの表面を覆ってバリアメタル膜が設けられるのが一般的であるが、図４においては、図面を見易くするために、バリアメタル膜の図示を省略した。このような図示の仕方は、後述する第２〜第７の各実施形態において参照する図７、図１１、図１２、図２０、および図２１においても同様である。さらに、図１〜図３においては、説明を分かり易くするために、図４に示す各フローティングゲート電極３のうち１個のフローティングゲート電極３、およびその付近の構造を示した。これらのような図示の仕方は、後述する第２〜第７の各実施形態において参照する図５、図６、図８〜図１０、図１３〜１９、および図２２においても同様である。
【００３２】
この後、図示を伴う具体的かつ詳細な説明は省略するが、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、所望の構造からなる記憶型半導体装置としての書き換え可能な不揮発性メモリー１９を得る。すなわち、図３および図４に示すように、下層側から順番にＳｉＯ2 膜５、Ｓｉ3Ｎ4 膜６、およびＳｉＯ2 膜７が３層に積層されたＯＮＯ構造を有するインターポリ絶縁膜（ＩＰＤ）８が各フローティングゲート電極３と各コントロールゲート電極９との間に設けられた立体的なキャパシタ構造１０を有するとともに、フローティングゲート電極３の各上側角部３ｃの周囲に設けられているＩＰＤ８（Ｓｉ3Ｎ4 膜６）のうち、フローティングゲート電極３の上面３ａの上方のインターポリ絶縁膜８（Ｓｉ3Ｎ4 膜６）が、フローティングゲート電極３の各上部側面３ｂの側方のインターポリ絶縁膜８（Ｓｉ3Ｎ4 膜６）よりも薄く形成されている、フローティングゲート型のＥＥＰＲＯＭ１９を得る。
【００３３】
なお、図１〜図３は、ＥＥＰＲＯＭ１９が備えるワード線（コントロールゲート電極）３が延びる方向（長手方向）に沿って示す断面図である。すなわち、図１〜図３は、ＥＥＰＲＯＭ１９が備えるビット線１６ａが延びる方向と直交する方向に沿って示す断面図である。これに対して、図４は、ＥＥＰＲＯＭ１９が備えるビット線１６ａが延びる方向（長手方向）に沿って示す断面図である。すなわち、図４は、ＥＥＰＲＯＭ１９が備えるワード線３が延びる方向と直交する方向に沿って示す断面図である。また、これらのような図示の仕方は、後述する第２〜第７の各実施形態において参照する図５〜図２２においても同様である。
【００３４】
以上説明したように、この第１実施形態においては、フローティングゲート型ＥＥＰＲＯＭ１９が備えるフローティングゲート３の各平面部３ａ，３ｂおよび各上側角部３ｃを覆って設けられるインターポリ絶縁膜８の膜厚を、選択的かつ部分的に異なる大きさに設定する。特に、電界集中やリーク電流が発生し易いコントロールゲート電極９に対向するフローティングゲート電極３の各上側角部３ｃを覆うインターポリ絶縁膜８の膜厚を、縦方向と横方向とで互いに異なる大きさに設定する。具体的には、フローティングゲート３の各上側角部３ｃを覆って設けられるインターポリ絶縁膜８を、そのフローティングゲート３の上面３ａを覆う部分の膜厚が、フローティングゲート３の各上部側面３ｂを覆う部分の膜厚よりも薄く形成する。換言すれば、フローティングゲート３の各上側角部３ｃを覆って設けられるインターポリ絶縁膜８を、そのフローティングゲート３の各上部側面３ｂを覆う部分の膜厚を、フローティングゲート３の上面３ａを覆う部分の膜厚よりも厚く形成する。
【００３５】
従来のフローティングゲート型ＥＥＰＲＯＭでは、ＥＥＰＲＯＭの微細化および高集積化を図るためにインターポリ絶縁膜の膜厚を薄くすると、フローティングゲート電極とコントロールゲート電極との間のリーク電流が流れ易くなることが一般的に知られている。また、ＥＥＰＲＯＭが備えるキャパシタが立体構造を有する場合、インターポリ絶縁膜に覆われている上側角部に電界集中が起こり易いことも一般的に知られている。
【００３６】
これに対して、本実施形態では、前述したように、少なくともフローティングゲート３の各上側角部３ｃを覆っているインターポリ絶縁膜８の膜厚が全体的に一様に薄くならないように、インターポリ絶縁膜８を選択的かつ部分的に薄膜化しつつ成膜する。これにより、本実施形態のフローティングゲート型ＥＥＰＲＯＭ１９では、フローティングゲート３の各上側角部３ｃ付近に電界集中やリーク電流が発生したり、あるいはリーク電流が増大したりするおそれを低減もしくは抑制しつつ、インターポリ絶縁膜８の薄膜化の限界を広げることができる。すなわち、本実施形態では、ＥＥＰＲＯＭ１９の微細化を図りつつ、その微細化に伴うインターポリ絶縁膜８の薄膜化に起因してＥＥＰＲＯＭ１９の電気的特性が劣化するおそれを抑制することができる。
【００３７】
このように、本実施形態によれば、立体的なキャパシタ構造１０を有するとともに、各フローティングゲート電極３の上側角部３ｃ付近において電界集中やリーク電流が生じ難く、かつ、微細化が図られたフローティングゲート型ＥＥＰＲＯＭ１９を提供することができる。ひいては、従来では実質的にトレードオフであった高集積化と電気的特性の向上とを両立させることができるフローティングゲート型ＥＥＰＲＯＭ１９を提供することができる。それとともに、本実施形態によれば、そのようなＥＥＰＲＯＭ１９を容易に製造することができる半導体装置の製造方法を提供することができる。
【００３８】
（第２の実施の形態）
次に、本発明に係る第２実施形態を主に図５〜図７を参照しつつ説明する。図５および図７は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図７は、図６中破断線Ｂ−Ｂ’に沿って示す断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００３９】
本実施形態においては、第１実施形態と同様に、フローティングゲート電極の上側角部付近における電界集中やリーク電流の発生を抑制もしくは低減しつつ、インターポリ絶縁膜のさらなる薄膜化を図る。ひいては、フローティングゲート型ＥＥＰＲＯＭの電気的特性の向上を図りつつ、そのさらなる微細化（高集積化）を図る。以下、具体的かつ詳細に説明する。
【００４０】
先ず、フローティングゲート電極３および各素子分離領域４を覆ってそれらの上方に下層インターポリ絶縁膜としてのＳｉＯ2 膜５および中層インターポリ絶縁膜としてのＳｉ3Ｎ4 膜６を設ける工程までは、第１実施形態において図１（ａ）および（ｂ）を参照しつつ説明した工程と同様とする。
【００４１】
次に、図５（ａ）に示すように、Ｓｉ3Ｎ4 膜６をＳｉＯ2 膜５の表面（上面）上に選択的かつ部分的に残す。具体的には、フローティングゲート電極３の各上部側面３ｂ上にのみＳｉ3Ｎ4 膜６を残す。このような構造は、第１実施形態と同様に、Ｓｉ3Ｎ4 膜６に対してＲＩＥ法を全面的に施し、Ｓｉ3Ｎ4 膜６をその縦方向に沿って異方的にエッチングすることにより得られる。ただし、本実施形態においては、第１実施形態と異なり、フローティングゲート電極３の上面３ａの上方および各素子分離領域４の上面４ａの縁部を除く部分（中央部）の上方からＳｉ3Ｎ4 膜６が無くなるまでＲＩＥを推し進める。
【００４２】
この結果、フローティングゲート電極３の上面３ａの上方および各素子分離領域４の上面４ａの中央部の上方からＳｉ3Ｎ4 膜６が全面的に除去されて、フローティングゲート電極３の各上部側面３ｂの側方にのみＳｉ3Ｎ4 膜６が残される。したがって、当然のことながら、フローティングゲート電極３の各上側角部３ｃ付近においては、それらの側方にのみＳｉ3Ｎ4 膜６が選択的かつ部分的に残される。また、フローティングゲート電極３の上面３ａの上方および各素子分離領域４の上面４ａの中央部の上方においては、ＳｉＯ2 膜５の表面（上面）がＳｉ3Ｎ4 膜６から露出される。
【００４３】
次に、図５（ｂ）に示すように、第１実施形態と同様の工程により、下層側のＳｉＯ2 膜５の表面上に選択的かつ部分的に残されたＳｉ3Ｎ4 膜６の表面、およびＳｉ3Ｎ4 膜６から選択的かつ部分的に露出されたＳｉＯ2 膜５の表面を覆って、上層インターポリ絶縁膜としてのＳｉＯ2 膜７を設ける。この上層側のＳｉＯ2 膜７は、第１実施形態と同様に、その全体の膜厚が略均一な大きさで成膜される。
【００４４】
これまでの工程により、図５（ｂ）に示すように、フローティングゲート電極３の各上部側面３ｂの側方において下層側のＳｉＯ2 膜５と上層側のＳｉＯ2 膜７との間にＳｉ3Ｎ4 膜６が挟まれてなる３層構造のインターポリ絶縁膜２１が、フローティングゲート電極３および各素子分離領域４のそれぞれの表面を覆って成膜される。このように、本実施形態のインターポリ絶縁膜２１においては、前述した第１実施形態のインターポリ絶縁膜８と異なり、Ｓｉ3Ｎ4 膜６がフローティングゲート電極３の各上部側面３ｂの側方にのみ設けられている。したがって、本実施形態のインターポリ絶縁膜２１は、第１実施形態のインターポリ絶縁膜８に比べて、その縦方向の膜厚がより薄く形成されている。なお、本実施形態においては、インターポリ絶縁膜２１のうち、フローティングゲート電極３の各上部側面３ｂの側方に設けられる３層構造の部分の膜厚を、フローティングゲート電極３の上面３ａの上方に設けられる２層構造の部分の膜厚に対して約１．２倍以上の厚さに設定する。
【００４５】
次に、図６に示すように、第１実施形態と同様の工程により、インターポリ絶縁膜２１の上にコントロールゲート電極９を設ける。これにより、フローティングゲート電極３とコントロールゲート電極９との間に部分的にＯＮＯ構造（３層構造）を有するインターポリ絶縁膜２１を挟んでなる立体的なキャパシタ構造２２がシリコンウェーハ１の表面上に設けられる。
【００４６】
次に、図７に示すように、第１実施形態と同様の工程により、複数のソース領域１１ａおよびドレイン領域１１ｂをシリコンウェーハ１の表層部に形成する。それとともに、複数個の選択ゲート電極１２を各トンネルゲート絶縁膜２の上に設ける。各トンネルゲート絶縁膜２、各フローティングゲート電極３、各インターポリ絶縁膜２１、および各コントロールゲート電極９は、各ソース領域１１ａおよび各ドレイン領域１１ｂとともに記憶用トランジスタ２３を構成する。そして、各記憶用トランジスタ２３は、各選択用トランジスタ１４とともにメモリーセル２４を構成する。続けて、ビット線１６ａを含む配線１６や、コンタクトプラグ１７ａおよびヴィアプラグ１７ｂなどのプラグ１７をシリコンウェーハ１上に複数本ずつ設ける。なお、図７は、図６中破断線Ｂ−Ｂ’に沿って示す断面図である。
【００４７】
この後、図示を伴う具体的かつ詳細な説明は省略するが、第１実施形態と同様に、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、所望の構造からなる記憶型半導体装置としての書き換え可能な不揮発性メモリー２５を得る。すなわち、図６および図７に示すように、各フローティングゲート電極３の上面３ａおよび各素子分離領域４の上面４ａの中央部と各コントロールゲート電極９との間においては下層ＳｉＯ2 膜５および上層ＳｉＯ2 膜７の２層構造からなるとともに、各フローティングゲート電極３の各上部側面３ｂと各コントロールゲート電極９との間においては下層ＳｉＯ2 膜５、Ｓｉ3Ｎ4 膜６、および上層ＳｉＯ2 膜７の３層構造からなる、部分的なＯＮＯ構造を有するインターポリ絶縁膜（ＩＰＤ）２１が各フローティングゲート電極３と各コントロールゲート電極９との間に設けられた立体的なキャパシタ構造２２を有するフローティングゲート型のＥＥＰＲＯＭ２５を得る。
【００４８】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、本実施形態のＥＥＰＲＯＭ２５においては、第１実施形態のＥＥＰＲＯＭ１９と異なり、各フローティングゲート電極３の各上側角部３ｃを全体的に覆うのではなく、各上側角部３ｃの一部の上方にのみＳｉ3Ｎ4 膜６が選択的かつ部分的に残される。具体的には、本実施形態のＥＥＰＲＯＭ２５の各フローティングゲート電極３の各上側角部３ｃ付近においては、ＥＥＰＲＯＭ２５の横方向である各上側角部３ｃの側方にのみＳｉ3Ｎ4 膜６が選択的かつ部分的に残される。これに対して、ＥＥＰＲＯＭ２５の縦方向であるフローティングゲート電極３の上面３ａの上方および各素子分離領域４の上面４ａの中央部の上方には、Ｓｉ3Ｎ4 膜６は残されない。
【００４９】
したがって、本実施形態のＥＥＰＲＯＭ２５は、第１実施形態のＥＥＰＲＯＭ１９に比べて、その縦方向においてインターポリ絶縁膜２１がより薄膜化されている。すなわち、本実施形態のＥＥＰＲＯＭ２５は、第１実施形態のＥＥＰＲＯＭ１９に比べて、その縦方向においてより微細化および高集積化が図られている。
【００５０】
（第３の実施の形態）
次に、本発明に係る第３実施形態について主に図８〜図１２を参照しつつ説明する。図８〜図１０は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図１１は、図１０中破断線Ｃ−Ｃ’に沿って示す断面図である。図１２は、図１０中破断線Ｄ−Ｄ’に沿って示す断面図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００５１】
本実施形態においては、第１および第２の各実施形態と異なり、フローティングゲート電極の上面の一部の上方においてのみインターポリ絶縁膜のさらなる薄膜化を図る。以下、具体的かつ詳細に説明する。
【００５２】
先ず、フローティングゲート電極３および各素子分離領域４を覆ってそれらの上方に下層インターポリ絶縁膜としてのＳｉＯ2 膜５および中層インターポリ絶縁膜としてのＳｉ3Ｎ4 膜６を設ける工程までは、第１実施形態において図１（ａ）および（ｂ）を参照しつつ説明した工程と同様とする。
【００５３】
次に、図８（ａ）に示すように、Ｓｉ3Ｎ4 膜６の表面を覆ってレジスト膜３１を設ける。続けて、Ｓｉ3Ｎ4 膜６のうちフローティングゲート電極３の上面３ａの縁部を除く部分（中央部）の上方に設けられているＳｉ3Ｎ4 膜６の表面が露出するように、通常のリソグラフィー技術を用いてレジスト膜３１に開口部３２を形成する。換言すれば、フローティングゲート電極３の上面３ａ上に設けられているＳｉ3Ｎ4 膜６のうち、フローティングゲート電極３の各上側角部３ｃを除く部分の上方に設けられているＳｉ3Ｎ4 膜６の表面が露出するように、リソグラフィー工程によりレジスト膜３１に開口部３２を形成する。
【００５４】
次に、図８（ｂ）に示すように、ＲＩＥ法や薬液を用いるウェットエッチングにより開口部３２から露出しているＳｉ3Ｎ4 膜６のみをその縦方向に沿って異方的にエッチングして、フローティングゲート電極３の上面３ａの中央部の上方に設けられているＳｉ3Ｎ4 膜６を選択的かつ部分的に除去する。これにより、フローティングゲート電極３の上面３ａの中央部の上方においてＳｉＯ2 膜５の表面が露出される。
【００５５】
次に、図９（ａ）に示すように、ＳｉＯ2 膜５の表面上に残されたＳｉ3Ｎ4 膜６の表面上からレジスト膜３１を剥離させて除去する。この結果、フローティングゲート電極３の上面３ａの中央部の上方を除いて、フローティングゲート電極３の上面３ａ上および各上部側面３ｂ上に略均一な膜厚を有するＳｉ3Ｎ4 膜６が残される。すなわち、フローティングゲート電極３の各上側角部３ｃを覆って略均一な膜厚を有するＳｉ3Ｎ4 膜６が選択的かつ部分的に残される。
【００５６】
次に、図９（ｂ）に示すように、第１および第２の各実施形態と同様の工程により、下層側のＳｉＯ2 膜５の表面上に選択的かつ部分的に残されたＳｉ3Ｎ4 膜６の表面、およびＳｉ3Ｎ4 膜６から選択的かつ部分的に露出されたＳｉＯ2 膜５の表面を覆って、上層側のＳｉＯ2 膜７を設ける。この上層側のＳｉＯ2 膜７は、第１および第２の各実施形態と同様に、その全体の膜厚が略均一な大きさで成膜される。
【００５７】
これまでの工程により、図９（ｂ）に示すように、フローティングゲート電極３の上面３ａの中央部の上方を除いて下層側のＳｉＯ2 膜５と上層側のＳｉＯ2 膜７との間にＳｉ3Ｎ4 膜６が挟まれてなる３層構造のインターポリ絶縁膜３３が、フローティングゲート電極３および各素子分離領域４のそれぞれの表面を覆って成膜される。このように、本実施形態のインターポリ絶縁膜３３においては、第１および第２の各実施形態のインターポリ絶縁膜８，２１と異なり、Ｓｉ3Ｎ4 膜６がフローティングゲート電極３の上面３ａの中央部の上方には設けられていない。したがって、本実施形態のインターポリ絶縁膜３３は、第１および第２の各実施形態のインターポリ絶縁膜８，２１に比べて、その縦方向の膜厚がフローティングゲート電極３の上面３ａの中央部の上方においてのみ同等以上に薄く形成されている。なお、本実施形態においては、インターポリ絶縁膜３３のうち、フローティングゲート電極３の各上部側面３ｂおよび各上側角部３ｃの上に設けられる３層構造の部分の膜厚を、フローティングゲート電極３の上面３ａの中央部の上に設けられる２層構造の部分の膜厚に対して約１．２倍以上の厚さに設定する。
【００５８】
次に、図１０に示すように、第１および第２の各実施形態と同様の工程により、インターポリ絶縁膜３３の上にコントロールゲート電極９を設ける。これにより、フローティングゲート電極３とコントロールゲート電極９との間に部分的にＯＮＯ構造（３層構造）を有するインターポリ絶縁膜３３を挟んでなる立体的なキャパシタ構造３４がシリコンウェーハ１の表面上に設けられる。
【００５９】
次に、図１１および図１２に示すように、第１および第２の各実施形態と同様の工程により、ソース領域１１ａまたはドレイン領域１１ｂをシリコンウェーハ１の表層部に形成する。それとともに、複数個の選択ゲート電極１２を各トンネルゲート絶縁膜２の上に設ける。各トンネルゲート絶縁膜２、各フローティングゲート電極３、各インターポリ絶縁膜３３、および各コントロールゲート電極９は、各ソース領域１１ａおよび各ドレイン領域１１ｂとともに記憶用トランジスタ３５を構成する。そして、各記憶用トランジスタ３５は、各選択用トランジスタ１４とともにメモリーセル３６を構成する。続けて、ビット線１６ａを含む配線１６や、コンタクトプラグ１７ａおよびヴィアプラグ１７ｂなどのプラグ１７をシリコンウェーハ１上に複数本ずつ設ける。なお、図１１は、図１０中破断線Ｃ−Ｃ’に沿って示す断面図である。同様に、図１２は、図１０中破断線Ｄ−Ｄ’に沿って示す断面図である。
【００６０】
この後、図示を伴う具体的かつ詳細な説明は省略するが、第１および第２の各実施形態と同様に、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、所望の構造からなる記憶型半導体装置としての書き換え可能な不揮発性メモリー３７を得る。すなわち、図１０〜図１２に示すように、各フローティングゲート電極３の上面３ａの中央部と各コントロールゲート電極９との間においては下層ＳｉＯ2 膜５および上層ＳｉＯ2 膜７の２層構造からなるとともに、各フローティングゲート電極３の上面３ａの中央部を除く部分と各コントロールゲート電極９との間においては下層ＳｉＯ2 膜５、Ｓｉ3Ｎ4 膜６、および上層ＳｉＯ2 膜７の３層構造からなる、部分的なＯＮＯ構造を有するインターポリ絶縁膜（ＩＰＤ）３３が各フローティングゲート電極３と各コントロールゲート電極９との間に設けられた立体的なキャパシタ構造３４を有するフローティングゲート型のＥＥＰＲＯＭ３７を得る。
【００６１】
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、本実施形態においては、第１および第２の各実施形態と異なり、各フローティングゲート電極３の各上部側面３ｂおよび各フローティングゲート電極３の上面３ａの縁部の両領域上におけるインターポリ絶縁膜３３（Ｓｉ3Ｎ4 膜６）の膜厚および構成が同等に形成されている。すなわち、本実施形態のインターポリ絶縁膜３３（Ｓｉ3Ｎ4 膜６）は、第１および第２の各実施形態のインターポリ絶縁膜８，２１（Ｓｉ3Ｎ4 膜６）に比べて、フローティングゲート電極３の各上側角部３ｃの上方を覆っている部分の膜厚がより厚く形成されている。したがって、本実施形態のＥＥＰＲＯＭ３７は、第１および第２の各実施形態のＥＥＰＲＯＭ１９，２５に比べて、フローティングゲート電極３の各上側角部３ｃ付近において電界集中やリーク電流が発生するおそれがより低減もしくは抑制されており、電気的特性がより向上されている。
【００６２】
（第４の実施の形態）
次に、本発明に係る第４実施形態について主に図１３〜図１５を参照しつつ説明する。図１３〜図１５は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００６３】
本実施形態においては、第３実施形態と同様にフローティングゲート電極の上面の中央部の上方からＳｉ3Ｎ4 膜を除去するのみならず、フローティングゲート電極の左右両上側角部を除くフローティングゲート電極の左右両上部側面の側方からもＳｉ3Ｎ4 膜をさらに除去する。これにより、インターポリ絶縁膜を、その縦方向および横方向の両方向において薄膜化する。以下、具体的かつ詳細に説明する。
【００６４】
先ず、フローティングゲート電極３および各素子分離領域４を覆ってそれらの上方に下層インターポリ絶縁膜としてのＳｉＯ2 膜５を設ける工程までは、第１実施形態において図１（ａ）を参照しつつ説明した工程と同様とする。
【００６５】
次に、図１３（ａ）に示すように、中層インターポリ絶縁膜としてのＳｉ3Ｎ4 膜４１を、その膜厚を形成位置に応じて部分的に変えつつＳｉＯ2 膜５の表面上に設ける。具体的には、フローティングゲート電極３の上面３ａ上、フローティングゲート電極３の各上側角部３ｃ付近、および各素子分離領域４の上面４ａ上の膜厚を、フローティングゲート電極３の各上側角部３ｃを除くフローティングゲート電極３の各上部側面３ｂ上の膜厚よりも厚くしつつ、ＳｉＯ2 膜５の表面上にＳｉ3Ｎ4 膜４１を成膜する。このような構造は、ＰＶＤ法の一種であるスパッタリング法、プラズマＣＶＤ法、またはＳｉＯ2 膜５に対するカバレッジが粗い（不均一な）ＬＰＣＶＤ法を用いてＳｉ3Ｎ4 膜４１を成膜することにより得られる。
【００６６】
特に、Ｓｉ3Ｎ4 膜４１の原料ガスとしてＳｉＨ2Ｃｌ2 およびＮＨ3 の混合ガスを用いるとともに、Ｓｉ3Ｎ4 膜４１の成膜圧力を通常より高圧に設定することが好ましい。このような設定により、図１３（ａ）に示すように、フローティングゲート電極３の各上部側面３ｂ上の領域のうちフローティングゲート電極３の各上側角部３ｃ付近に、それらの下方の領域よりも膜厚が厚いＳｉ3Ｎ4 膜４１を成膜することができる。
【００６７】
次に、図１３（ｂ）に示すように、第３実施形態と同様に、Ｓｉ3Ｎ4 膜４１の表面を覆ってレジスト膜４２を設ける。続けて、フローティングゲート電極３の上面３ａの中央部の上方に設けられているＳｉ3Ｎ4 膜４１の表面が露出するように、レジスト膜４２に開口部４３を形成する。続けて、開口部４３から露出しているＳｉ3Ｎ4 膜４１のみをその縦方向に沿って異方的にエッチングして、フローティングゲート電極３の上面３ａの中央部の上方に設けられているＳｉ3Ｎ4 膜４１を選択的かつ部分的に除去する。これにより、フローティングゲート電極３の上面３ａの中央部の上方に設けられているＳｉＯ2 膜５の表面が露出される。
【００６８】
次に、図１４（ａ）に示すように、第３実施形態と同様に、ＳｉＯ2 膜５の表面上に残されたＳｉ3Ｎ4 膜４１の表面上からレジスト膜４３を剥離させて除去する。続けて、ＲＩＥ法および薬液によるウェットエッチング工程を組み合わせて行うことにより、Ｓｉ3Ｎ4 膜４１に対して選択的かつ部分的にハーフエッチングを施す。これにより、Ｓｉ3Ｎ4 膜４１をＳｉＯ2 膜５の表面上から全面的に剥離させないように制御しつつ、Ｓｉ3Ｎ4 膜４１をさらに選択的かつ部分的にＳｉＯ2 膜５の表面上から除去する。具体的には、フローティングゲート電極３の各上側角部３ｃ付近および各素子分離領域４の上面４ａ上に残されているＳｉ3Ｎ4 膜４１よりも膜厚が薄い、フローティングゲート電極３の各上部側面３ｂ上において各上側角部３ｃの下方に残されているＳｉ3Ｎ4 膜４１を、ＳｉＯ2 膜５の表面上から除去する。
【００６９】
この結果、フローティングゲート電極３の各上側角部３ｃの周囲および各素子分離領域４の上面４ａの上方にのみ、略均一な膜厚を有するＳｉ3Ｎ4 膜４１がＳｉＯ2 膜５を覆って残される。すなわち、フローティングゲート電極３の各上側角部３ｃの周囲、ならびにフローティングゲート電極３および各素子分離領域４により形成される各凹部４７の底部にのみ、厚肉のＳｉ3Ｎ4 膜４１がＳｉＯ2 膜５を覆って選択的かつ部分的に残される。
【００７０】
次に、図１４（ｂ）に示すように、第１〜第３の各実施形態と同様の工程により、下層側のＳｉＯ2 膜５の表面上に選択的かつ部分的に残されたＳｉ3Ｎ4 膜４１の表面、およびＳｉ3Ｎ4 膜４１から選択的かつ部分的に露出されたＳｉＯ2 膜５の表面を覆って、上層側のＳｉＯ2 膜７を設ける。この上層側のＳｉＯ2 膜７は、第１〜第３の各実施形態と同様に、その全体の膜厚が略均一な大きさで成膜される。
【００７１】
これまでの工程により、図１４（ｂ）に示すように、フローティングゲート電極３の上面３ａの中央部の上方およびフローティングゲート電極３の各上部側面３ｂ上の領域のうち各上側角部３ｃの下方を除く領域において下層側のＳｉＯ2 膜５と上層側のＳｉＯ2 膜７との間にＳｉ3Ｎ4 膜４１が挟まれてなる３層構造のインターポリ絶縁膜４４が、フローティングゲート電極３および各素子分離領域４のそれぞれの表面を覆って成膜される。このように、本実施形態のインターポリ絶縁膜４４においては、第１〜第３の各実施形態のインターポリ絶縁膜８，２１，３３と異なり、フローティングゲート電極３の上面３ａの中央部の上方のみならず、フローティングゲート電極３の各上部側面３ｂの側方の領域うち各上側角部３ｃの側方を除く領域にもＳｉ3Ｎ4 膜４１が設けられていない。ただし、凹部４７の底部である各素子分離領域４の上面４ａの縁部を除く領域の上方には、Ｓｉ3Ｎ4 膜４１が設けられている。
【００７２】
したがって、本実施形態のインターポリ絶縁膜４４は、第１〜第３の各実施形態のインターポリ絶縁膜８，２１，３３に比べて、その縦方向の膜厚がフローティングゲート電極３の上面３ａの中央部の上方において同等以上に薄く形成されている。それとともに、本実施形態のインターポリ絶縁膜４４は、第１〜第３の各実施形態のインターポリ絶縁膜８，２１，３３に比べて、その横方向の膜厚がフローティングゲート電極３の各上部側面３ｂ上の下側部分においてより薄く形成されている。なお、本実施形態においては、インターポリ絶縁膜４４のうち、フローティングゲート電極３の各上側角部３ｃおよび各素子分離領域４の上面４ａの上に設けられる３層構造の部分の膜厚を、フローティングゲート電極３の上面３ａの中央部およびフローティングゲート電極３の各上部側面３ｂの下側部分の上に設けられる２層構造の部分の膜厚に対して約１．２倍以上の厚さに設定する。
【００７３】
次に、図１５に示すように、第１〜第３の各実施形態と同様の工程により、インターポリ絶縁膜４４の上にコントロールゲート電極９を設ける。これにより、フローティングゲート電極３とコントロールゲート電極９との間に部分的にＯＮＯ構造（３層構造）を有するインターポリ絶縁膜４４を挟んでなる立体的なキャパシタ構造４５がシリコンウェーハ１の表面上に設けられる。なお、フローティングゲート電極３の近傍をその中央部または縁部において高さ方向（縦方向）に沿って示す断面構造は、第３実施形態において参照した図１１または図１２に示す断面構造と同様である。このため、本実施形態においてはそれらの図示を省略する。
【００７４】
この後、図示を伴う具体的かつ詳細な説明は省略するが、第１〜第３の各実施形態と同様に、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、所望の構造からなる記憶型半導体装置としての書き換え可能な不揮発性メモリー４６を得る。すなわち、図１５に示すように、フローティングゲート電極３の上面３ａの中央部と各コントロールゲート電極９との間およびフローティングゲート電極３の各上部側面３ｂ上の領域のうち各上側角部３ｃの下方を除く領域とコントロールゲート電極９との間においては下層ＳｉＯ2 膜５および上層ＳｉＯ2 膜７の２層構造からなるとともに、フローティングゲート電極３の各上側角部３ｃと各コントロールゲート電極９との間および各素子分離領域４の上面４ａと各コントロールゲート電極９との間においては下層ＳｉＯ2 膜５、Ｓｉ3Ｎ4 膜４１、および上層ＳｉＯ2 膜７の３層構造からなる、部分的なＯＮＯ構造を有するインターポリ絶縁膜（ＩＰＤ）４４が各フローティングゲート電極３と各コントロールゲート電極９との間に設けられた立体的なキャパシタ構造４５を有するフローティングゲート型のＥＥＰＲＯＭ４６を得る。
【００７５】
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、本実施形態においては、第３実施形態と同様に、フローティングゲート電極３の各上側角部３ｃ付近には厚肉のインターポリ絶縁膜４４（Ｓｉ3Ｎ4 膜４１）が設けられている。それとともに、本実施形態においては、第３実施形態と同様にフローティングゲート電極３の上面３ａの中央部の上方からＳｉ3Ｎ4 膜４１が除去されているのみならず、フローティングゲート電極３の各上部側面３ｂ上の領域のうち各上側角部３ｃの下方を除く領域の側方からもＳｉ3Ｎ4 膜４１が除去されている。すなわち、本実施形態のインターポリ絶縁膜４４（Ｓｉ3Ｎ4 膜４１）は、第１〜第３の各実施形態のインターポリ絶縁膜８，２１，３３（Ｓｉ3Ｎ4 膜６）と異なり、その縦方向および横方向の両方向において選択的かつ部分的に薄膜化されている。
【００７６】
したがって、本実施形態のＥＥＰＲＯＭ４６は、フローティングゲート電極３の各上側角部３ｃ付近において電界集中やリーク電流が発生するおそれが第３の実施形態のＥＥＰＲＯＭ３７と同程度に低減もしくは抑制されており、電気的特性がより向上されている。それとともに、本実施形態のＥＥＰＲＯＭ４６は、第１〜第３の各実施形態のＥＥＰＲＯＭ１９，２５，３７に比べて、その横方向においてより微細化されている。すなわち、本実施形態のＥＥＰＲＯＭ４６は、第１〜第３の各実施形態のＥＥＰＲＯＭ１９，２５，３７に比べて、高集積化と電気的特性の向上とがより高いレベルで両立されている。
【００７７】
（第５の実施の形態）
次に、本発明に係る第５実施形態について主に図１６および図１７を参照しつつ説明する。図１６および図１７は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１〜第４の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００７８】
本実施形態においては、第４実施形態と同様にフローティングゲート電極の左右両上側角部を除くフローティングゲート電極の上面の中央部の上方およびフローティングゲート電極の左右両上部側面の側方からＳｉ3Ｎ4 膜を除去するのみならず、素子分離領域の上面の上方からもＳｉ3Ｎ4 膜をさらに除去する。これにより、インターポリ絶縁膜を、その横方向において薄膜化するとともに、その縦方向においてさらに薄膜化する。以下、具体的かつ詳細に説明する。
【００７９】
先ず、フローティングゲート電極３の各上側角部３ｃの上方および各素子分離領域４の上面４ａの上方にのみ、ＳｉＯ2 膜５を覆って厚肉のＳｉ3Ｎ4 膜４１を選択的かつ部分的に残す工程までは、第４実施形態において図１３（ａ）〜図１４（ａ）を参照しつつ説明した工程と同様とする。
【００８０】
次に、図１６（ａ）に示すように、第４実施形態と同様に、ＲＩＥ法および薬液によるウェットエッチング工程を組み合わせてＳｉＯ2 膜５の表面上に残されたＳｉ3Ｎ4 膜４１に対して選択的かつ部分的にエッチングを施す。ただし、本実施形態においては、第４実施形態と異なり、フローティングゲート電極３の各上部側面３ｂ上において各上側角部３ｃの下方に残されているＳｉ3Ｎ4 膜４１のみならず、各素子分離領域４の上面４ａ上に残されているＳｉ3Ｎ4 膜４１もＳｉＯ2 膜５の表面上から全面的に剥離させて除去する。この結果、フローティングゲート電極３の各上側角部３ｃの上方にのみ、膜厚が略均一で厚肉のＳｉ3Ｎ4 膜４１がＳｉＯ2 膜５を覆って選択的かつ部分的に残される。
【００８１】
次に、図１６（ｂ）に示すように、第１〜第４の各実施形態と同様の工程により、下層側のＳｉＯ2 膜５の表面上に選択的かつ部分的に残されたＳｉ3Ｎ4 膜４１の表面、およびＳｉ3Ｎ4 膜４１から選択的かつ部分的に露出されたＳｉＯ2 膜５の表面を覆って、上層側のＳｉＯ2 膜７を設ける。この上層側のＳｉＯ2 膜７は、第１〜第４の各実施形態と同様に、その全体の膜厚が略均一な大きさで成膜される。
【００８２】
これまでの工程により、図１６（ｂ）に示すように、フローティングゲート電極３の各上側角部３ｃの上方においてのみ下層側のＳｉＯ2 膜５と上層側のＳｉＯ2 膜７との間にＳｉ3Ｎ4 膜４１が挟まれてなる３層構造のインターポリ絶縁膜５１が、フローティングゲート電極３および各素子分離領域４のそれぞれの表面を覆って成膜される。このように、本実施形態のインターポリ絶縁膜５１においては、第１〜第４の各実施形態のインターポリ絶縁膜８，２１，３３，４４と異なり、Ｓｉ3Ｎ4 膜４１がフローティングゲート電極３の各上側角部３ｃの上方にのみ設けられている。
【００８３】
したがって、本実施形態のインターポリ絶縁膜５１は、第１〜第３の各実施形態のインターポリ絶縁膜８，２１，３３，４４に比べて、その縦方向の膜厚が各素子分離領域４の上面４ａの上方においてさらに薄く形成されている。それとともに、本実施形態のインターポリ絶縁膜５１は、第１〜第４の各実施形態のインターポリ絶縁膜８，２１，３３，４４に比べて、その横方向の膜厚がフローティングゲート電極３の各上側角部３ｃを除く領域において同等以上に薄く形成されている。なお、本実施形態においては、インターポリ絶縁膜５１のうち、フローティングゲート電極３の各上側角部３ｃの上に設けられる３層構造の部分の膜厚を、フローティングゲート電極３の上面３ａの中央部、フローティングゲート電極３の各上部側面３ｂの下側部分、および各素子分離領域４の上面４ａの上に設けられる２層構造の部分の膜厚に対して約１．２倍以上の厚さに設定する。
【００８４】
次に、図１７に示すように、第１〜第４の各実施形態と同様の工程により、インターポリ絶縁膜５１の上にコントロールゲート電極９を設ける。これにより、フローティングゲート電極３とコントロールゲート電極９との間に部分的にＯＮＯ構造（３層構造）を有するインターポリ絶縁膜５１を挟んでなる立体的なキャパシタ構造５２がシリコンウェーハ１の表面上に設けられる。なお、フローティングゲート電極３の近傍をその中央部または縁部において高さ方向（縦方向）に沿って示す断面構造は、第３実施形態において参照した図１１または図１２に示す断面構造と同様である。このため、本実施形態においてはそれらの図示を省略する。
【００８５】
この後、図示を伴う具体的かつ詳細な説明は省略するが、第１〜第４の各実施形態と同様に、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、所望の構造からなる記憶型半導体装置としての書き換え可能な不揮発性メモリー５３を得る。すなわち、図１７に示すように、フローティングゲート電極３の各上側角部３ｃを除く部分と各コントロールゲート電極９との間においては下層ＳｉＯ2 膜５および上層ＳｉＯ2 膜７の２層構造からなるとともに、フローティングゲート電極３の各上側角部３ｃと各コントロールゲート電極９との間においては下層ＳｉＯ2 膜５、Ｓｉ3Ｎ4 膜４１、および上層ＳｉＯ2 膜７の３層構造からなる、部分的なＯＮＯ構造を有するインターポリ絶縁膜（ＩＰＤ）５１が各フローティングゲート電極３と各コントロールゲート電極９との間に設けられた立体的なキャパシタ構造５２を有するフローティングゲート型のＥＥＰＲＯＭ５３を得る。
【００８６】
以上説明したように、この第５実施形態によれば、前述した第１〜第４の各実施形態と同様の効果を得ることができる。また、本実施形態においては、第１〜第４の各実施形態と異なり、フローティングゲート電極３の各上側角部３ｃ付近にのみ厚肉のインターポリ絶縁膜５１（Ｓｉ3Ｎ4 膜４１）が設けられている。すなわち、本実施形態のインターポリ絶縁膜５１（Ｓｉ3Ｎ4 膜４１）は、第１〜第４の各実施形態のインターポリ絶縁膜８，２１，３３，４４（Ｓｉ3Ｎ4 膜６，４１）と異なり、その横方向において薄膜化されているとともに、その縦方向においてさらに薄膜化されている。
【００８７】
したがって、本実施形態のＥＥＰＲＯＭ５３は、フローティングゲート電極３の各上側角部３ｃ付近において電界集中やリーク電流が発生するおそれが第４の実施形態のＥＥＰＲＯＭ３７と同程度に低減もしくは抑制されており、電気的特性がより向上されている。それとともに、本実施形態のＥＥＰＲＯＭ４６は、第１〜第４の各実施形態のＥＥＰＲＯＭ１９，２５，３７，４６に比べて、その縦方向および横方向の両方向においてさらに微細化されている。すなわち、本実施形態のＥＥＰＲＯＭ４６は、第１〜第４の各実施形態のＥＥＰＲＯＭ１９，２５，３７，４６に比べて、高集積化と電気的特性の向上とがさらに高いレベルで両立されている。
【００８８】
（第６の実施の形態）
次に、本発明に係る第６実施形態について主に図１８〜図２１を参照しつつ説明する。図１８および図１９は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。図２０は、図１９中破断線Ｅ−Ｅ’に沿って示す断面図である。図２１は、図１９中破断線Ｆ−Ｆ’に沿って示す断面図である。なお、前述した第１〜第５の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００８９】
本実施形態においては、第１〜第５の各実施形態と異なり、フローティングゲート電極の各上側角部の近傍におけるＳｉ3Ｎ4 膜の膜厚を、フローティングゲート電極の各上側角部を除くその他の部分の上方または側方における膜厚ならびに各素子分離領域の上方におけるＳｉ3Ｎ4 膜の膜厚よりも厚くして、下層側のＳｉＯ2 膜の表面を全面的に覆ってＳｉ3Ｎ4 膜を設ける。以下、具体的かつ詳細に説明する。
【００９０】
先ず、Ｓｉ3Ｎ4 膜４１の表面を覆ってレジスト膜４２を設けた後、フローティングゲート電極３の上面３ａの中央部の上方においてレジスト膜４２に開口部４３を形成する工程までは、第４実施形態において図１３（ａ）および図１３（ｂ）を参照しつつ説明した工程と同様とする。
【００９１】
次に、図１８（ａ）に示すように、第３および第４の各実施形態と同様の工程により、開口部４３から露出しているＳｉ3Ｎ4 膜４１のみをその縦方向に沿って異方的にエッチングする。ただし、本実施形態においては、第３および第４の各実施形態と異なり、フローティングゲート電極３の上面３ａの中央部の上方に設けられているＳｉＯ2 膜５の表面が開口部４３に全面的に露出するまでＳｉ3Ｎ4 膜４１を全面的に剥離させて除去することはしない。本実施形態においては、フローティングゲート電極３の上面３ａの中央部の上方に設けられているＳｉ3Ｎ4 膜４１に対しては、エッチングにより薄膜化（ハーフエッチング）を施すだけとする。すなわち、フローティングゲート電極３の上面３ａの中央部の上に設けられているＳｉＯ2 膜５の表面がＳｉ3Ｎ4 膜４１により覆われたまま露出しないように、Ｓｉ3Ｎ4 膜４１に対するエッチングをその膜厚方向の中間部で止める。
【００９２】
具体的には、エッチングが終了した後のフローティングゲート電極３の上面３ａの中央部の上方のＳｉ3Ｎ4 膜４１の膜厚が、フローティングゲート電極３の各上部側面３ｂの側方において各上側角部３ｃよりも下方に設けられているＳｉ3Ｎ4 膜４１の膜厚と同程度の厚さに設定されるように、Ｓｉ3Ｎ4 膜４１に対するエッチングを制御する。これにより、図１８（ａ）に示すように、フローティングゲート電極３の各上側角部３ｃ付近および各素子分離領域４の上面４ａ上の膜厚が、その他の部分の膜厚よりも厚く形成されたＳｉ3Ｎ4 膜４１をＳｉＯ2 膜５の表面上に成膜することができる。
【００９３】
次に、図１８（ｂ）に示すように、第４および第５の各実施形態と同様の工程により、Ｓｉ3Ｎ4 膜４１の表面上からレジスト膜４２を剥離させて除去する。続けて、第５の実施形態と同様の工程により、各素子分離領域４の上面４ａの上方に設けられているＳｉ3Ｎ4 膜４１に対して選択的かつ部分的にエッチングを施す。ただし、本実施形態においては、第５実施形態と異なり、各素子分離領域４の上面４ａ上に設けられているＳｉＯ2 膜５の表面が全面的に露出するまでＳｉ3Ｎ4 膜４１をＳｉＯ2 膜５の表面上から全面的に剥離させて除去することはしない。本実施形態においては、前述したフローティングゲート電極３の上面３ａの中央部の上方のＳｉ3Ｎ4 膜４１に対するエッチングと同様に、各素子分離領域４の上面４ａ上に残されているＳｉ3Ｎ4 膜４１に対しては、エッチングにより薄膜化（ハーフエッチング）を施すだけとする。すなわち、各素子分離領域４の上面４ａ上に設けられているＳｉＯ2 膜５の表面がＳｉ3Ｎ4 膜４１により覆われたまま露出しないように、Ｓｉ3Ｎ4 膜４１に対するエッチングをその膜厚方向の中間部で止める。
【００９４】
具体的には、エッチングが終了した後の各素子分離領域４の上面４ａ上のＳｉ3Ｎ4 膜４１の膜厚が、フローティングゲート電極３の各上部側面３ｂの側方において各上側角部３ｃよりも下方に設けられているＳｉ3Ｎ4 膜４１の膜厚と同程度の厚さに設定されるように、Ｓｉ3Ｎ4 膜４１に対するエッチングを制御する。これにより、図１８（ｂ）に示すように、フローティングゲート電極３の各上側角部３ｃの周囲の膜厚が、その他の部分の膜厚よりも厚く形成されたＳｉ3Ｎ4 膜４１をＳｉＯ2 膜５の表面上に成膜することができる。
【００９５】
次に、図１９に示すように、第１〜第５の各実施形態と同様の工程により、Ｓｉ3Ｎ4 膜４１の表面を覆って上層側のＳｉＯ2 膜７を設ける。この上層側のＳｉＯ2 膜７は、第１〜第５の各実施形態と同様に、その全体の膜厚が略均一な大きさで成膜される。これまでの工程により、図１９に示すように、フローティングゲート電極３の各上側角部３ｃ付近の膜厚がその他の部分の膜厚よりも厚いＳｉ3Ｎ4 膜４１が下層側のＳｉＯ2 膜５と上層側のＳｉＯ2 膜７との間に挟まれてなる３層構造のインターポリ絶縁膜６１が、フローティングゲート電極３および各素子分離領域４のそれぞれの表面を覆って成膜される。
【００９６】
なお、本実施形態においては、インターポリ絶縁膜６１のうち、フローティングゲート電極３の各上側角部３ｃの上に設けられる部分の膜厚を、フローティングゲート電極３の上面３ａの中央部、フローティングゲート電極３の各上部側面３ｂの下側部分、および各素子分離領域４の上面４ａの上に設けられる部分の膜厚に対して約１．２倍以上の厚さに設定する。この際、第１実施形態において説明したように、インターポリ絶縁膜６１の厚肉部分の膜厚がインターポリ絶縁膜６１の薄肉部分の膜厚に対して約１．２倍以上の厚さになるように、下層側のＳｉＯ2 膜５、Ｓｉ3Ｎ4 膜４１、および上層側のＳｉＯ2 膜７のそれぞれの膜厚を適宜、適正な大きさに設定する。特に、Ｓｉ3Ｎ4 膜４１の厚肉部分の膜厚およびＳｉ3Ｎ4 膜４１の薄肉部分の膜厚を、インターポリ絶縁膜６１の厚肉部分の膜厚がインターポリ絶縁膜６１の薄肉部分の膜厚に対して約１．２倍以上の厚さになるように適宜、適正な大きさに設定することが重要である。
【００９７】
続けて、図１９に示すように、第１〜第５の各実施形態と同様の工程により、インターポリ絶縁膜６１の上にコントロールゲート電極９を設ける。これにより、フローティングゲート電極３とコントロールゲート電極９との間に部分的に膜厚が異なるＯＮＯ構造（３層構造）を有するインターポリ絶縁膜６１を挟んでなる立体的なキャパシタ構造６２がシリコンウェーハ１の表面上に設けられる。
【００９８】
次に、図２０および図２１に示すように、第１〜第５の各実施形態と同様の工程により、ソース領域１１ａまたはドレイン領域１１ｂをシリコンウェーハ１の表層部に形成する。それとともに、複数個の選択ゲート電極１２を各トンネルゲート絶縁膜２の上に設ける。各トンネルゲート絶縁膜２、各フローティングゲート電極３、各インターポリ絶縁膜６１、および各コントロールゲート電極９は、各ソース領域１１ａおよび各ドレイン領域１１ｂとともに記憶用トランジスタ６３を構成する。そして、各記憶用トランジスタ６３は、各選択用トランジスタ１４とともにメモリーセル６４を構成する。続けて、ビット線１６ａを含む配線１６や、コンタクトプラグ１７ａおよびヴィアプラグ１７ｂなどのプラグ１７をシリコンウェーハ１上に複数本ずつ設ける。なお、図２０は、図１９中破断線Ｅ−Ｅ’に沿って示す断面図である。同様に、図２１は、図１９中破断線Ｆ−Ｆ’に沿って示す断面図である。
【００９９】
この後、図示を伴う具体的かつ詳細な説明は省略するが、第１〜第５の各実施形態と同様に、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、所望の構造からなる記憶型半導体装置としての書き換え可能な不揮発性メモリー６５を得る。すなわち、図１９〜図２１に示すように、フローティングゲート電極３の各上側角部３ｃ付近の膜厚がその他の部分の膜厚よりも厚く形成されたＳｉ3Ｎ4 膜４１が下層側のＳｉＯ2 膜５と上層側のＳｉＯ2 膜７との間に挟まれてなるＯＮＯ構造（３層構造）を有するインターポリ絶縁膜（ＩＰＤ）６１が各フローティングゲート電極３と各コントロールゲート電極９との間に設けられた立体的なキャパシタ構造６２を有するフローティングゲート型のＥＥＰＲＯＭ６５を得る。
【０１００】
以上説明したように、この第６実施形態によれば、前述した第１〜第５の各実施形態と同様の効果を得ることができる。また、本実施形態のＥＥＰＲＯＭ６５においては、第２〜第５の各実施形態のＥＥＰＲＯＭ２５，３７，４６，５３と異なり、第１実施形態のＥＥＰＲＯＭ１９と同様にフローティングゲート電極３および各素子分離領域４の上面４ａを覆って全面的にＳｉ3Ｎ4 膜４１が設けられている。このため、本実施形態のＥＥＰＲＯＭ６５は、フローティングゲート電極３の周囲に電界集中やリーク電流が発生するおそれが第１の実施形態のＥＥＰＲＯＭ１９と同程度に低減もしくは抑制されており、電気的特性がより向上されている。特に、本実施形態のＥＥＰＲＯＭ６５においては、フローティングゲート電極３の各上側角部３ｃを覆って厚肉のＳｉ3Ｎ4 膜４１が設けられているとともに、フローティングゲート電極３の各上側角部３ｃを除くその他の部分および各素子分離領域４の上面４ａを覆って薄肉のＳｉ3Ｎ4 膜４１が設けられている。このため、本実施形態のＥＥＰＲＯＭ６５は、フローティングゲート電極３の各上側角部３ｃ近傍における電気的特性が極めて向上されている。
【０１０１】
（第７の実施の形態）
次に、本発明に係る第７実施形態について主に図２２を参照しつつ説明する。図２２は、本実施形態に係る半導体装置を示す断面図である。なお、前述した第１〜第６の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【０１０２】
本実施形態においては、第６実施形態と同様に、フローティングゲート電極の各上側角部の近傍における膜厚を、フローティングゲート電極の各上側角部を除くその他の部分の上方または側方における膜厚ならびに各素子分離領域の上方における膜厚よりも厚くしてＳｉ3Ｎ4 膜を形成する。ただし、第６実施形態と異なり、Ｓｉ3Ｎ4 膜の膜厚の変化をより緩やかに設定する。以下、簡潔に説明する。
【０１０３】
先ず、フローティングゲート電極３および各素子分離領域４を覆ってそれらの上方に下層側のＳｉＯ2 膜５を設ける工程までは、第１実施形態において図１（ａ）を参照しつつ説明した工程と同様とする。
【０１０４】
次に、図２２に示すように、Ｓｉ3Ｎ4 膜７１をＳｉＯ2 膜５の表面上に設ける。この際、Ｓｉ3Ｎ4 膜７１を、スパッタリング法、供給律速的な気相成長法とエッチング工程との組み合わせ、あるいはリソグラフィー工程などにより成膜する。すると、図２２に示すように、フローティングゲート電極３の各上側角部３ｃ付近の膜厚がその他の部分の膜厚よりも厚いＳｉ3Ｎ4 膜７１を下層側のＳｉＯ2 膜５の表面上に形成することができる。特に、第６実施形態のＳｉ3Ｎ4 膜４１と異なり、フローティングゲート電極３の各上側角部３ｃ付近からフローティングゲート電極３の上面３ａの中央部に連れて膜厚が徐々に薄くなるＳｉ3Ｎ4 膜７１をＳｉＯ2 膜５の表面上に形成することができる。同様に、フローティングゲート電極３の各上側角部３ｃ付近からフローティングゲート電極３の各上部側面３ｂの下方に向かうに連れて膜厚が徐々に薄くなるＳｉ3Ｎ4 膜７１をＳｉＯ2 膜５の表面上に形成することができる。なお、Ｓｉ3Ｎ4 膜７１の薄肉部分の膜厚は、その形成位置に拘らず略均一な大きさに設定されることが好ましい。
【０１０５】
次に、図２２に示すように、第１〜第６の各実施形態と同様の工程により、Ｓｉ3Ｎ4 膜７１の表面を覆って上層側のＳｉＯ2 膜７を設ける。この上層側のＳｉＯ2 膜７は、第１〜第６の各実施形態と同様に、その全体の膜厚が略均一な大きさで成膜される。これまでの工程により、図２２に示すように、フローティングゲート電極３の上面３ａの中央部やフローティングゲート電極３の各上部側面３ｂの下方からフローティングゲート電極３の各上側角部３ｃに向かうに連れて膜厚が徐々に厚くなるＳｉ3Ｎ4 膜７１が下層側のＳｉＯ2 膜５と上層側のＳｉＯ2 膜７との間に挟まれてなる３層構造のインターポリ絶縁膜７２が、フローティングゲート電極３および各素子分離領域４のそれぞれの表面を覆って成膜される。
【０１０６】
なお、本実施形態のインターポリ絶縁膜７２においては、第６実施形態のインターポリ絶縁膜６１と同様に、フローティングゲート電極３の各上側角部３ｃの上に設けられる部分の膜厚を、フローティングゲート電極３の上面３ａの中央部、フローティングゲート電極３の各上部側面３ｂの下側部分、および各素子分離領域４の上面４ａの上に設けられる部分の膜厚に対して約１．２倍以上の厚さに設定する。この際、第１および第６の各実施形態において説明したように、インターポリ絶縁膜７２の厚肉部分の膜厚がインターポリ絶縁膜７２の薄肉部分の膜厚に対して約１．２倍以上の厚さになるように、下層側のＳｉＯ2 膜５、Ｓｉ3Ｎ4 膜７１、および上層側のＳｉＯ2 膜７のそれぞれの膜厚を適宜、適正な大きさに設定する。特に、Ｓｉ3Ｎ4 膜７１の厚肉部分の膜厚およびＳｉ3Ｎ4 膜７１の薄肉部分の膜厚を、インターポリ絶縁膜７２の厚肉部分の膜厚がインターポリ絶縁膜７２の薄肉部分の膜厚に対して約１．２倍以上の厚さになるように適宜、適正な大きさに設定することが重要である。
【０１０７】
続けて、図２２に示すように、第１〜第６の各実施形態と同様の工程により、インターポリ絶縁膜７２の上にコントロールゲート電極９を設ける。これにより、フローティングゲート電極３とコントロールゲート電極９との間に膜厚が部分ごとに緩やかに変化するＯＮＯ構造（３層構造）を有するインターポリ絶縁膜７２を挟んでなる立体的なキャパシタ構造７３がシリコンウェーハ１の表面上に設けられる。なお、フローティングゲート電極３の近傍をその中央部または縁部において高さ方向（縦方向）に沿って示す断面構造は、第６実施形態において参照した図２０または図２１に示す断面構造と略同様である。このため、本実施形態においてはそれらの図示を省略する。
【０１０８】
この後、図示を伴う具体的かつ詳細な説明は省略するが、第１〜第６の各実施形態と同様に、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、所望の構造からなる記憶型半導体装置としての書き換え可能な不揮発性メモリー７４を得る。すなわち、図２２に示すように、フローティングゲート電極３の上面３ａの中央部やフローティングゲート電極３の各上部側面３ｂの下方からフローティングゲート電極３の各上側角部３ｃに向かうに連れて膜厚が徐々に厚くなるＳｉ3Ｎ4 膜７１が下層側のＳｉＯ2 膜５と上層側のＳｉＯ2 膜７との間に挟まれてなるＯＮＯ構造（３層構造）を有するインターポリ絶縁膜（ＩＰＤ）７２が各フローティングゲート電極３と各コントロールゲート電極９との間に設けられた立体的なキャパシタ構造７３を有するフローティングゲート型のＥＥＰＲＯＭ７４を得る。
【０１０９】
以上説明したように、この第７実施形態によれば、前述した第６の実施形態と同様の効果を得ることができる。
【０１１０】
なお、本発明に係る半導体装置およびその製造方法は、前述した第１〜第７の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【０１１１】
例えば、第１〜第７の各実施形態においては、ＳｉＯ2 膜５，７およびＳｉ3Ｎ4 膜６，４１，７１の２種類の絶縁膜が交互に３層に積層されたＯＮＯ構造からなるインターポリ絶縁膜８，２１，３３，４４，５１，６１，７２を用いたが、これには限定されない。インターポリ絶縁膜は、例えば１種類（１層）の絶縁膜により構成されても構わない。あるいは、インターポリ絶縁膜は、例えばインターポリ絶縁膜８，２１，３３，４４，５１，６１，７２と同様に、３種類以上の絶縁膜が４層以上に重ねられた構成とされても構わない。すなわち、インターポリ絶縁膜は、これを構成する絶縁膜の種類や層数を適宜、適正な数に設定されて構わない。
【０１１２】
具体的には、インターポリ絶縁膜をインターポリ絶縁膜８，２１，３３，４４，５１，６１，７２と同様に、酸化物の膜（層）と窒化物の膜（層）とを交互に積層して構成する場合、次のような構成としても構わない。例えば、酸化膜と窒化膜とを交互に４層に積層してインターポリ絶縁膜を構成する場合、下層側からＳｉ3Ｎ4 膜、ＳｉＯ2 膜、Ｓｉ3Ｎ4 膜、そしてＳｉＯ2 膜の順番で積層しても構わない。このような構造は、一般にＮＯＮＯ構造と略称される。あるいは、下層側からＳｉＯ2 膜、Ｓｉ3Ｎ4 膜、ＳｉＯ2 膜、そしてＳｉ3Ｎ4 膜の順番で積層しても構わない。このような構造は、一般にＯＮＯＮ構造と略称される。また、酸化膜と窒化膜とを交互に５層に積層してインターポリ絶縁膜を構成する場合、下層側からＳｉ3Ｎ4 膜、ＳｉＯ2 膜、Ｓｉ3Ｎ4 膜、ＳｉＯ2 膜、そしてＳｉ3Ｎ4 膜の順番で積層しても構わない。このような構造は、一般にＮＯＮＯＮ構造と略称される。なお、インターポリ絶縁膜を５層構造とする場合、ＯＮＯＮＯ構造としても構わないのはもちろんである。さらに、インターポリ絶縁膜を７層構造とする場合には、ＮＯＮＯＮＯＮ構造やＯＮＯＮＯＮＯ構造としても構わないのはもちろんである。
【０１１３】
また、第１〜第７の各実施形態においては、インターポリ絶縁膜８，２１，３３，４４，５１，６１，７２全体の膜厚を選択的かつ部分的に変えるために、中層（第２層目）のインターポリ絶縁膜であるＳｉ3Ｎ4 膜６，４１，７１の膜厚を選択的かつ部分的に変えたり、あるいはＳｉ3Ｎ4 膜６，４１，７１を選択的かつ部分的に除去したりした。しかし、インターポリ絶縁膜８，２１，３３，４４，５１，６１，７２全体の膜厚を選択的かつ部分的に変える方法は、これには限定されない。例えば、下層（第１層目）のインターポリ絶縁膜であるＳｉＯ2 膜５や上層（第３層目）のインターポリ絶縁膜であるＳｉＯ2 膜７の膜厚を選択的かつ部分的に変えることにより、インターポリ絶縁膜８，２１，３３，４４，５１，６１，７２全体の膜厚を選択的かつ部分的に変えても構わない。あるいは、ＳｉＯ2 膜５，７を選択的かつ部分的に除去することにより、インターポリ絶縁膜８，２１，３３，４４，５１，６１，７２全体の膜厚を選択的かつ部分的に変えても構わない。
【０１１４】
具体的には、インターポリ絶縁膜をＮＯＮＯＮ構造とする場合、第３層目のＳｉ3Ｎ4 膜の膜厚を選択的かつ部分的に変えることにより、インターポリ絶縁膜全体の膜厚を選択的かつ部分的に変えればよい。あるいは、インターポリ絶縁膜をＯＮＯＮＯ構造とする場合、第３層目のＳｉＯ2 膜の膜厚を選択的かつ部分的に変えることにより、インターポリ絶縁膜全体の膜厚を選択的かつ部分的に変えればよい。すなわち、インターポリ絶縁膜全体の膜厚は、これを構成する膜のうちの少なくとも１つ膜の膜厚を選択的かつ部分的に適宜、適正な大きさに設定することにより、選択的かつ部分的に変えられて構わない。
【０１１５】
また、第４実施形態においては、中層インターポリ絶縁膜としてのＳｉ3Ｎ4 膜４１を、ＳｉＨ2Ｃｌ2 およびＮＨ3 の混合ガスを原料ガスとして用いて成膜したが、Ｓｉ3Ｎ4 膜４１の成膜方法はこれには限定されない。例えば、ＳｉＨ4 およびＮＨ4 の混合ガスを混合ガスを原料ガスとして用いても、図１３（ａ）に示すようにフローティングゲート電極３の各上側角部３ｃの近傍の部分をその下側の部分よりも厚肉に形成しつつ、Ｓｉ3Ｎ4 膜４１を成膜することができる。
【０１１６】
また、第１〜第７の各実施形態においては、シリコン酸化膜をＳｉＯ2 と表記するとともにシリコン窒化膜をＳｉ3Ｎ4 と表記したが、シリコン酸化膜およびシリコン窒化膜はそれらの化学量論比（ストイキオメトリー）が必ずしも正確にＳｉＯ2 あるいはＳｉ3Ｎ4 の表記通りである必要はない。シリコン酸化膜およびシリコン窒化膜の化学量論比は、ＳｉＯ2 あるいはＳｉ3Ｎ4 の表記から若干ずれていても、ＳｉＯ2 膜５，７やＳｉ3Ｎ4 膜６，４１，７１と同様の効果を得ることができる。
【０１１７】
また、第１〜第７の各実施形態においては、ＳｉＯ2 膜５，７およびＳｉ3Ｎ4 膜６，４１，７１の２種類の絶縁膜が交互に３層に積層されたＯＮＯ構造からなるインターポリ絶縁膜８，２１，３３，４４，５１，６１，７２を用いたが、これには限定されない。例えば、中層（第２層目）のインターポリ絶縁膜として、Ｓｉ3Ｎ4 膜６，４１，７１の代わりにタンタル酸化物やハフニウム酸化物などのいわゆる高誘電体膜を用いてもＳｉ3Ｎ4 膜６，４１，７１と同様の効果を得ることができる。
【０１１８】
また、第１〜第７の各実施形態においては、比誘電率が一般的な大きさであるＳｉＯ2 膜５，７およびＳｉ3Ｎ4 膜６，４１，７１を用いてインターポリ絶縁膜８，２１，３３，４４，５１，６１，７２を構成したが、これには限定されない。インターポリ絶縁膜８，２１，３３，４４，５１，６１，７２を構成する絶縁膜のうち少なくとも１つの絶縁膜に、比誘電率が９以上である高誘電体膜を用いても構わないのはもちろんである。インターポリ絶縁膜に高誘電体膜を含ませることにより、第１〜第７の各実施形態におけるキャパシタ１０，２２，３４，４５，５２，６２，７３の微細化を図りつつそれらの容量を増大させることができる。すなわち、キャパシタ１０，２２，３４，４５，５２，６２，７３の微細化と電気的特性の向上とをさらに高いレベルで両立させることができる。ひいては、フローティングゲート型ＥＥＰＲＯＭ１９，２５，３７，４６，５３，６５，７４の微細化（高集積化）と電気的特性の向上とをさらに高いレベルで両立させることができる。
【０１１９】
また、インターポリ絶縁膜に高誘電体膜を含ませる場合、インターポリ絶縁膜全体の膜厚は、高誘電体膜の膜厚を選択的かつ部分的に適宜、適正な大きさに設定することにより、選択的かつ部分的に変えても構わないのはもちろんである。ただし、好ましくは高誘電体膜をその他の絶縁膜よりも厚肉に形成するとよい。これにより、インターポリ絶縁膜全体のうち薄肉に形成された部分においても、キャパシタの容量が低減するおそれを抑制することができる。
【０１２０】
さらに、第４〜第６の各実施形態においてＳｉＯ2 膜５の表面上にＳｉ3Ｎ4 膜４１を設ける方法は、前述したスパッタリング法、プラズマＣＶＤ法、またはＬＰＣＶＤ法には限定されない。Ｓｉ3Ｎ4 膜４１は、例えば第７実施形態のＳｉ3Ｎ4 膜７１と同様に、供給律速的な気相成長法とエッチング工程との組み合わせ、あるいはリソグラフィー工程などによりＳｉＯ2 膜５の表面上に成膜されても構わないのはもちろんである。
【図面の簡単な説明】
【０１２１】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】図３中破断線Ａ−Ａ’に沿って示す断面図。
【図５】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図６】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】図６中破断線Ｂ−Ｂ’に沿って示す断面図。
【図８】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１０】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１１】図１０中破断線Ｃ−Ｃ’に沿って示す断面図。
【図１２】図１０中破断線Ｄ−Ｄ’に沿って示す断面図。
【図１３】第４実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１４】第４実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１５】第４実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１６】第５実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１７】第５実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１８】第６実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１９】第６実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２０】図１９中破断線Ｅ−Ｅ’に沿って示す断面図。
【図２１】図１９中破断線Ｆ−Ｆ’に沿って示す断面図。
【図２２】第７実施形態に係る半導体装置を示す断面図。
【符号の説明】
【０１２２】
１…シリコンウェーハ（半導体基板）、２…トンネルゲート絶縁膜（ゲート絶縁膜）、３…フローティングゲート電極（浮遊ゲート電極、第１のゲート電極）、３ｃ…フローティングゲート電極の上側角部（フローティングゲート電極の角部のうちトンネルゲート絶縁膜と接触していない角部、第１のゲート電極の角部のうちゲート絶縁膜と接触していない角部）、５…下層側ＳｉＯ2 膜（下層インターポリ絶縁膜、下層電極間絶縁膜、第１層目の電極間絶縁膜、第１の電極間絶縁膜）、６，４１，７１…Ｓｉ3Ｎ4 膜（中層インターポリ絶縁膜、中層電極間絶縁膜、第２層目の電極間絶縁膜、第２の電極間絶縁膜）、７…上層側ＳｉＯ2 膜（上層インターポリ絶縁膜、上層電極間絶縁膜、第３層目の電極間絶縁膜、第３の電極間絶縁膜）、８，２１，３３，４４，５１，６１，７２…インターポリ絶縁膜（ＩＰＤ、電極間絶縁膜）、９…コントロールゲート電極（制御ゲート電極、第２のゲート電極）、１９，２５，３７，４６，５３，６５，７４…フローティングゲート型ＥＥＰＲＯＭ（書き換え可能な揮発性メモリー、記憶型半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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