(57)【要約】【課題】選択ゲートトランジスタにおける選択ゲート電位のノイズを低減し安定性を高めることができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルとこのメモリセルを選択する選択ゲートトランジスタとを有するセルユニットが複数配列されたメモリセルアレイと、選択ゲートトランジスタの制御ゲートである選択ゲート線ＳＧＳＬの上層に形成された上部配線ＵＬと、選択ゲート線ＳＧＳＬ上に形成され、選択ゲート線ＳＧＳＬと上部配線ＵＬとを電気的に接続するコンタクト材ＣＰ１とを備える。選択ゲート線ＳＧＳＬは、第１ゲート電極、ゲート間絶縁膜、第２ゲート電極の順序で積層され、ゲート間絶縁膜は第１ゲート電極と第２ゲート電極とを接触させるためのＥＩパターンを有する。さらに、コンタクト材ＣＰ１は、ＥＩパターンが配置されていない選択ゲート線ＳＧＳＬ上に配置されている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
メモリセルと前記メモリセルを選択する選択ゲートトランジスタとを有するセルユニットが複数配列されたメモリセルアレイと、
前記選択ゲートトランジスタの制御ゲートである第１選択ゲート線の上層に形成された第２選択ゲート線と、
前記第１選択ゲート線上に形成され、前記第１選択ゲート線と前記第２選択ゲート線とを電気的に接続するコンタクト材とを具備し、
前記第１選択ゲート線は、第１ゲート電極、ゲート間絶縁膜、第２ゲート電極の順序で積層され、ゲート間絶縁膜は前記第１ゲート電極と前記第２ゲート電極とを接触させるための開口部を有し、
前記コンタクト材は前記開口部が配置されていない前記第１選択ゲート線上に配置されていることを特徴とする半導体記憶装置。
【請求項２】
直列に接続された複数のメモリセルと前記複数のメモリセルの両端に接続された選択ゲートトランジスタとを有するセルユニットが複数配列されてなる第１、第２ブロックと、
前記第１ブロックと前記第２ブロックとの間に配置された、前記メモリセルが形成されていないシャント領域と、
前記第１、第２ブロック内、及び前記シャント領域内を延伸するように形成された、前記選択ゲートトランジスタの制御ゲートである第１選択ゲート線と、
前記第１選択ゲート線の上層に形成された第２選択ゲート線と、
前記シャント領域内の前記第１選択ゲート線上に形成され、前記第１選択ゲート線と前記第２選択ゲート線とを電気的に接続するコンタクト材とを具備し、
前記第１選択ゲート線は、第１ゲート電極、ゲート間絶縁膜、第２ゲート電極の順序で積層され、前記ゲート間絶縁膜は前記第１ゲート電極と前記第２ゲート電極とを接触させるための開口部を有し、
前記シャント領域内の前記第１選択ゲート線に前記開口部が配置され、前記シャント領域内の前記開口部が配置されていない前記第１選択ゲート線上に前記コンタクト材が配置されていることを特徴とする半導体記憶装置。
【請求項３】
カラム方向に延伸する活性領域がロウ方向に複数配列され、前記活性領域の各々に、直列接続された複数のメモリセルが形成され、前記複数のメモリセルの両端に選択ゲートトランジスタが形成された第１、第２ブロックと、
前記第１ブロックと前記第２ブロックとの間に配置され、カラム方向に延伸する第１、第２活性領域がロウ方向に配列されたシャント領域と、
前記第１、第２ブロック内の前記活性領域上、及び前記シャント領域内の前記活性領域上に、ロウ方向に延伸するように形成された、前記選択ゲートトランジスタの制御ゲートである第１選択ゲート線と、
前記第１選択ゲート線の上層に形成された第２選択ゲート線と、
前記シャント領域内の前記第１選択ゲート線上に形成され、前記第１選択ゲート線と前記第２選択ゲート線とを電気的に接続するコンタクト材とを具備し、
前記第１選択ゲート線は、第１ゲート電極、ゲート間絶縁膜、第２ゲート電極の順序で積層され、前記ゲート間絶縁膜は前記第１ゲート電極と前記第２ゲート電極とを接触させるための開口部を有し、
前記シャント領域内において、前記第１活性領域上の前記第１選択ゲート線には前記開口部が配置され、前記第２活性領域上の前記第１選択ゲート線上には前記コンタクト材が配置されていることを特徴とする半導体記憶装置。
【請求項４】
前記シャント領域には第１、第２活性領域が配列され、前記開口部は前記第１活性領域上の前記第１選択ゲート線に配置され、前記コンタクト材は前記第２活性領域上の前記第１選択ゲート線上に配置されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
半導体基板に形成されたソース領域と、
前記半導体基板に、前記ソース領域と離隔して形成されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極上に形成され、前記チャネル領域の直上に開口部を有するゲート間絶縁膜と、
前記開口部内の前記第１ゲート電極上、及び前記ゲート間絶縁膜上に形成された第２ゲート電極と、
前記チャネル領域の直上の前記第２ゲート電極上に形成されたコンタクト材とを具備し、
前記半導体基板面に垂直な方向において、前記開口部と前記コンタクト材は重なっていないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置または半導体装置に関するものであり、例えば制御ゲートと浮遊ゲートを有するメモリセルを備えた電気的書き換え可能なＮＡＮＤ型ＥＥＰＲＯＭ（electrically erasable and programmable ROM）に関するものである。
【背景技術】
【０００２】
近年、電気的書き換え可能な不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭが様々な機器で用いられている。ＮＡＮＤ型ＥＥＰＲＯＭは、ＮＡＮＤ型に直列に接続された複数のメモリセル（以下、ＮＡＮＤセルと記す）と、ＮＡＮＤセルの両端に配置された選択ゲートトランジスタとを有している。選択ゲートトランジスタは、ＮＡＮＤセルの両端に位置し、選択されたアドレスのＮＡＮＤセルに接続された選択ゲートトランジスタのみオンすることで、ＮＡＮＤセルの選択／非選択を規定する。
【０００３】
選択ゲートトランジスタのゲート電極（以下、選択ゲートと記す）に隣接するワード線には書き込み時の高電圧パルスや読み出し時の高速パルスが印加される。そのような場合に、選択ゲートトランジスタの選択ゲート電位が影響を受けて変動すると、前述した選択／非選択の特性が劣化するため、選択ゲートトランジスタの選択ゲートはセルアレイ途中でより抵抗の低い金属配線により裏打ち（シャント）されている（例えば、特許文献１参照）。金属配線は選択ゲートの上層に形成されているため、金属配線と選択ゲートとを接続するコンタクト材が必要である。このように、選択ゲートの抵抗を下げるために、金属配線と選択ゲートとを接続するコンタクト材が形成される領域を、以降、シャント領域と呼ぶ。
【０００４】
シャント領域内の選択ゲート上にコンタクト材を形成する場合、加工時の機械的ストレス、あるいはゲート材が掘られることによる応力ストレスなどにより、コンタクト材直下のゲート絶縁膜がダメージを受けることが懸念され、これにより選択ゲート電位のノイズが増加するという問題が生じる。
【０００５】
また、周辺回路を構成するトランジスタでは、ゲート電極上にコンタクト材を形成する場合、同様に、コンタクト材直下のゲート絶縁膜がダメージを受けることが懸念されるため、素子分離領域上に、コンタクト材を配置するためのゲート電極領域が必要である。このため、トランジスタ形成に必要な面積を低減できないという問題が生じている。
【特許文献１】特開２０００−９１５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、選択ゲートトランジスタにおける選択ゲート電位のノイズを低減し安定性を高めることができる半導体記憶装置を提供する。また、この発明は、トランジスタ形成に必要な面積を低減でき、トランジスタを含む回路領域の面積を縮小できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の第１実施態様によれば、メモリセルと前記メモリセルを選択する選択ゲートトランジスタとを有するセルユニットが複数配列されたメモリセルアレイと、前記選択ゲートトランジスタの制御ゲートである第１選択ゲート線の上層に形成された第２選択ゲート線と、前記第１選択ゲート線上に形成され、前記第１選択ゲート線と前記第２選択ゲート線とを電気的に接続するコンタクト材とを具備し、前記第１選択ゲート線は、第１ゲート電極、ゲート間絶縁膜、第２ゲート電極の順序で積層され、ゲート間絶縁膜は前記第１ゲート電極と前記第２ゲート電極とを接触させるための開口部を有し、前記コンタクト材は前記開口部が配置されていない前記第１選択ゲート線上に配置されていることを特徴とする半導体記憶装置が提供される。
【０００８】
この発明の第２実施態様によれば、直列に接続された複数のメモリセルと前記複数のメモリセルの両端に接続された選択ゲートトランジスタとを有するセルユニットが複数配列されてなる第１、第２ブロックと、前記第１ブロックと前記第２ブロックとの間に配置された、前記メモリセルが形成されていないシャント領域と、前記第１、第２ブロック内、及び前記シャント領域内を延伸するように形成された、前記選択ゲートトランジスタの制御ゲートである第１選択ゲート線と、前記第１選択ゲート線の上層に形成された第２選択ゲート線と、前記シャント領域内の前記第１選択ゲート線上に形成され、前記第１選択ゲート線と前記第２選択ゲート線とを電気的に接続するコンタクト材とを具備し、前記第１選択ゲート線は、第１ゲート電極、ゲート間絶縁膜、第２ゲート電極の順序で積層され、前記ゲート間絶縁膜は前記第１ゲート電極と前記第２ゲート電極とを接触させるための開口部を有し、前記シャント領域内の前記第１選択ゲート線に前記開口部が配置され、前記シャント領域内の前記開口部が配置されていない前記第１選択ゲート線上に前記コンタクト材が配置されていることを特徴とする半導体記憶装置が提供される。
【０００９】
この発明の第３実施態様によれば、カラム方向に延伸する活性領域がロウ方向に複数配列され、前記活性領域の各々に、直列接続された複数のメモリセルが形成され、前記複数のメモリセルの両端に選択ゲートトランジスタが形成された第１、第２ブロックと、前記第１ブロックと前記第２ブロックとの間に配置され、カラム方向に延伸する第１、第２活性領域がロウ方向に配列されたシャント領域と、前記第１、第２ブロック内の前記活性領域上、及び前記シャント領域内の前記活性領域上に、ロウ方向に延伸するように形成された、前記選択ゲートトランジスタの制御ゲートである第１選択ゲート線と、前記第１選択ゲート線の上層に形成された第２選択ゲート線と、前記シャント領域内の前記第１選択ゲート線上に形成され、前記第１選択ゲート線と前記第２選択ゲート線とを電気的に接続するコンタクト材とを具備し、前記第１選択ゲート線は、第１ゲート電極、ゲート間絶縁膜、第２ゲート電極の順序で積層され、前記ゲート間絶縁膜は前記第１ゲート電極と前記第２ゲート電極とを接触させるための開口部を有し、前記シャント領域内において、前記第１活性領域上の前記第１選択ゲート線には前記開口部が配置され、前記第２活性領域上の前記第１選択ゲート線上には前記コンタクト材が配置されていることを特徴とする半導体記憶装置が提供される。
【００１０】
この発明の第４実施態様によれば、半導体基板に形成されたソース領域と、前記半導体基板に、前記ソース領域と離隔して形成されたドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極上に形成され、前記チャネル領域の直上に開口部を有するゲート間絶縁膜と、前記開口部内の前記第１ゲート電極上、及び前記ゲート間絶縁膜上に形成された第２ゲート電極と、前記チャネル領域の直上の前記第２ゲート電極上に形成されたコンタクト材とを具備し、前記半導体基板面に垂直な方向において、前記開口部と前記コンタクト材は重なっていないことを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
この発明によれば、選択ゲートトランジスタにおける選択ゲート電位のノイズを低減し安定性を高めることができる半導体記憶装置を提供することが可能である。また、この発明によれば、トランジスタ形成に必要な面積を低減でき、トランジスタを含む回路領域の面積を縮小できる半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照してこの発明の実施形態の半導体記憶装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
［第１実施形態］
まず、この発明の第１の実施形態の半導体記憶装置について説明する。
【００１４】
図１は、第１実施形態の半導体記憶装置の構成の概要を示すレイアウト図である。
【００１５】
ＮＡＮＤセル領域１１は、ロウ方向及びカラム方向にマトリクス状に配列され、ロウ方向のＮＡＮＤセル領域１１の間にはシャント領域１２が配置されている。また、周辺部には周辺回路領域１３が配置されている。ＮＡＮＤセル領域１１には、ＮＡＮＤセルとＮＡＮＤセルの両端に接続された選択ゲートトランジスタとからなるセルユニットが複数配列される。ＮＡＮＤセルは、制御ゲートと浮遊ゲートが積層されたメモリセルが隣り合うメモリセル同士でソースあるいはドレインを共有するように複数個直列に接続されたメモリセル群から形成されている。ＮＡＮＤセル領域１１及びシャント領域１２には、選択ゲートトランジスタの選択ゲートの抵抗を下げるための上部配線が形成されており、シャント領域１２には選択ゲートトランジスタの選択ゲートと上部配線とを接続するコンタクト材が形成されている。さらに、周辺回路領域１３には、セルユニットへデータを入出力する入出力回路や、セルユニットを動作させるための駆動回路等を含む周辺回路が形成されている。
【００１６】
図２は、図１に示したシャント領域１２とＮＡＮＤセル領域１１の一部を拡大した図であり、セルユニットの構成を示すレイアウト図である。図３に、セルユニットの回路図を示す。
【００１７】
図２に示すように、メモリセルＭ０〜Ｍ７の制御ゲートＣＧ０〜ＣＧ７が、拡散層（ソースあるいはドレイン）２１Ａを挟んで平行に配列されている。制御ゲートＣＧ０の隣には、拡散層（ソースあるいはドレイン）２１Ｂを挟んで選択ゲートトランジスタＳＧＳの選択ゲートＳＧＳＬが配置されている。選択ゲートトランジスタＳＧＳの他方の拡散層（ソースあるいはドレイン）２１Ｃ上には、拡散層２１Ｃとソース線ＳＬとを接続するソースコンタクトＣＰＳが形成される。
【００１８】
制御ゲートＣＧ７の隣には、拡散層（ソースあるいはドレイン）２１Ｄを挟んで選択ゲートトランジスタＳＧＤの選択ゲートＳＧＤＬが配置されている。選択ゲートトランジスタＳＧＤの他方の拡散層（ソースあるいはドレイン）２１Ｅ上には、拡散層２１Ｅとビット線ＢＬとを接続するドレインコンタクトＣＰＤが形成されている。さらに、ＮＡＮＤセル領域１１内の選択ゲートＳＧＳＬ、ＳＧＤＬには、ＥＩパターンが形成されている。ＥＩパターンについては後で詳述する。
【００１９】
また、シャント領域１２には、ＮＡＮＤセル領域１１内の拡散層２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ、２１Ｅ及び選択ゲートと同様の周期パターンで、活性領域ＡＡ１、ＡＡ２と選択ゲートが形成されている。しかし、シャント領域１２内では、活性領域ＡＡ１上の選択ゲートＳＧＳＬには、ＥＩパターンが形成されているが、活性領域ＡＡ２上の選択ゲートＳＧＳＬにはＥＩパターンが形成されていない。活性領域ＡＡ２上の選択ゲートＳＧＳＬ上には、選択ゲートＳＧＳＬと上部配線ＵＬとを電気的に接続するコンタクト材ＣＰ１が形成されている。すなわち、シャント領域１２内の選択ゲートＳＧＳＬの一部にＥＩパターンが配置され、シャント領域１２内のＥＩパターンが配置されていない選択ゲートＳＧＳＬ上にコンタクト材ＣＰ１が配置されている。
【００２０】
図４は、図２における４−４線に沿った断面図であり、シャント領域における活性領域ＡＡ２上の断面構造を示している。
【００２１】
コンタクト材ＣＰ１が形成された選択ゲートＳＧＳＬは以下のような構造を有している。半導体基板２１の活性領域ＡＡ２上にはゲート絶縁膜２２が形成され、このゲート絶縁膜２２上には第１ゲート電極２３、ゲート間絶縁膜２４、第２ゲート電極２５の順序で積層された選択ゲートＳＧＳＬが形成されている。第１ゲート電極２３はポリシリコン膜から形成されている。第２ゲート電極２５は、ゲート間絶縁膜２４上に形成されたポリシリコン膜２５Ａと、このポリシリコン膜２５Ａ上に形成されたシリサイド膜２５Ｂから形成されている。シリサイド膜２５Ｂは、タングステンシリサイド膜、コバルトシリサイド膜、チタンシリサイド膜、及びニッケルシリサイド膜の少なくともいずれかを含む。なお、第１ゲート電極２３がメモリセルの浮遊ゲート電極に相当し、第２ゲート電極２５がメモリセルの制御ゲート電極に相当する。さらに、第２ゲート電極２５上にはコンタクト材ＣＰ１が形成され、コンタクト材ＣＰ１上には上部配線ＵＬが形成されている。これにより、選択ゲートＳＧＳＬは、コンタクト材ＣＰ１により上部配線ＵＬに電気的に接続されている。コンタクト材ＣＰ１は、ポリシリコン、タングステン、及びチタンのいずれか１つを含むか、またはポリシリコン、タングステン、及びチタンの少なくともいずれか２つから形成された合金を含む。
【００２２】
また、コンタクト材ＣＰ１が形成されていない他の選択ゲートＳＧＳＬは以下のような構造を有している。半導体基板２１の活性領域ＡＡ２上にはゲート絶縁膜２２が形成され、このゲート絶縁膜２２上には第１ゲート電極２３、ゲート間絶縁膜２４、第２ゲート電極２５の順序で積層された選択ゲートＳＧＳＬが形成されている。ゲート間絶縁膜２４は中央部付近で除去されており、除去された領域（開口部）にはポリシリコン膜２５Ａが入り込み、第１ゲート電極２３と第２ゲート電極２５とが電気的に接続されている。このように、ゲート間絶縁膜２４が除去され、ポリシリコン膜２５Ａが入り込んだパターンをＥＩ（Etching Interpoly）パターンという。
【００２３】
図５は、図２における５−５線に沿った断面図であり、シャント領域における活性領域ＡＡ１上の断面構造を示している。活性領域ＡＡ１上の選択ゲートＳＧＳＬ上にはコンタクト材が形成されておらず、選択ゲートＳＧＳＬにはＥＩパターンが形成されている。
【００２４】
断面構造は以下の通りである。半導体基板２１の活性領域ＡＡ１上にはゲート絶縁膜２２が形成され、このゲート絶縁膜２２上には第１ゲート電極２３、ゲート間絶縁膜２４、第２ゲート電極２５の順序で積層された選択ゲートＳＧＳＬが形成されている。第２ゲート電極２５は、ゲート間絶縁膜２４上に形成されたポリシリコン膜２５Ａと、このポリシリコン膜２５Ａ上に形成されたシリサイド膜２５Ｂから形成されている。ゲート間絶縁膜２４にはＥＩパターンが形成されており、第１ゲート電極２３と第２ゲート電極２５とが電気的に接続されている。さらに、選択ゲートＳＧＳＬの上層には、上部配線ＵＬが形成されている。
【００２５】
図２に示した構成を持つ半導体記憶装置では、シャント領域１２内の選択ゲートＳＧＳＬにおいて、コンタクト材ＣＰ１が形成された第２ゲート電極２５下にはゲート間絶縁膜２４が存在しているため、言い換えると、コンタクト材ＣＰ１が形成された第２ゲート電極２５下にはＥＩパターンが形成されていないため、コンタクト材形成による機械的ストレスや応力ストレスにより、第１ゲート電極２３下のゲート絶縁膜２２が破壊されるのを防止することができる。これにより、選択ゲートＳＧＳＬと半導体基板との絶縁性が不安定になる等の不具合を防ぐことができ、選択ゲート電位に発生するノイズを低減し、選択ゲート電位を安定化することができる。
【００２６】
次に、図１に示した周辺回路領域１３に形成される周辺回路について説明する。
【００２７】
前述したＮＡＮＤセル領域１１と同一の半導体基板上に形成される周辺回路領域１３では、通常、ユニットセルの製造工程と同一の工程を利用して周辺回路を形成する。このため、周辺回路を構成する周辺トランジスタは、前述した選択ゲートトランジスタと同様に、ゲート絶縁膜上に第１ゲート電極、ゲート間絶縁膜、第２ゲート電極が積層された積層ゲートを持ち、ＥＩパターンにより第１ゲート電極と第２ゲート電極とが接続された構造を有している。
【００２８】
図６に、従来例の周辺トランジスタのレイアウトを示す。活性領域ＡＡ３上及び素子分離領域３１上にはゲート電極３２が形成されている。活性領域ＡＡ３上のゲート電極３２にはＥＩパターンが形成され、素子分離領域３１上のゲート電極３２上に、このゲート電極３２と上部配線（図示しない）とを接続するコンタクト材ＣＰ２が形成されている。さらに、活性領域ＡＡ３のソース領域及びドレイン領域上には、これら領域と上部配線（図示しない）とを接続するコンタクト材ＣＰ３、ＣＰ４がそれぞれ形成されている。このような構成を持つ周辺トランジスタでは、コンタクト材ＣＰ２を形成するために、素子分離領域３１上に所定のルールに従ったゲート電極領域が必要である。このため、周辺トランジスタの形成に必要な面積を縮小化することができなかった。
【００２９】
図７及び図９に、この実施形態の周辺トランジスタの構成例をそれぞれ示す。実施形態では、素子領域ＡＡ３上のゲート電極３２にＥＩパターンを形成し、素子領域ＡＡ３上のＥＩパターンが形成されていないゲート電極３２上にコンタクト材ＣＰ２を形成する。
【００３０】
詳述すると、図７に示す周辺トランジスタでは、素子領域ＡＡ３のチャネル領域上のゲート電極３２において、第１の領域にＥＩパターンが形成され、ＥＩパターンが形成されていない第２の領域にコンタクト材ＣＰ２が形成されている。図８に、図７における８−８線に沿った断面を示す。半導体基板２１の素子分離領域３１にて分離された活性領域ＡＡ１上には、ゲート絶縁膜２２が形成されている。このゲート絶縁膜２２上には、第１ゲート電極２３、ゲート間絶縁膜２４、第２ゲート電極２５の順序で積層されたゲート電極３２が形成されている。第１ゲート電極２３はポリシリコン膜から形成されている。第２ゲート電極２５は、ゲート間絶縁膜２４上に形成されたポリシリコン膜２５Ａと、このポリシリコン膜２５Ａ上に形成されたシリサイド膜２５Ｂから形成されている。さらに、ゲート間絶縁膜２４にはＥＩパターンが形成されており、第１ゲート電極２３と第２ゲート電極２５とが電気的に接続されている。
【００３１】
図９に示す周辺トランジスタでは、素子領域ＡＡ３のチャネル領域上のゲート電極の両端側にＥＩパターンが形成され、これらＥＩパターンで挟まれた、ＥＩパターンが形成されていないゲート電極３２上にコンタクト材ＣＰ２が形成されている。コンタクト材ＣＰ２は、ポリシリコン、タングステン、及びチタンのいずれか１つを含むか、またはポリシリコン、タングステン、及びチタンの少なくともいずれか２つから形成された合金を含む。
【００３２】
このような構成を持つ周辺トランジスタによれば、ゲート電極と上部配線とを接続するコンタクト材を、素子分離領域上のゲート電極上に形成せず、活性領域内のチャネル領域上で、ＥＩパターンが配置されていないゲート電極上に形成している。これにより、ゲート電位の安定性を維持したままで、周辺トランジスタ形成に必要な面積を従来例に比べて低減することができる。この結果、周辺トランジスタを含む周辺回路の形成に必要な面積を低減でき、さらには半導体記憶装置及び半導体装置の微細化、大容量化の推進を図ることが可能となる。
【００３３】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
【図面の簡単な説明】
【００３４】
【図１】この発明の実施形態の半導体記憶装置の構成の概要を示すレイアウト図である。
【図２】この発明の実施形態のＮＡＮＤセル領域におけるセルユニットの構成を示すレイアウト図である。
【図３】この発明の実施形態のセルユニットの回路図である。
【図４】図２に示したレイアウト図における４−４線に沿った断面図である。
【図５】図２に示したレイアウト図における５−５線に沿った断面図である。
【図６】従来例の周辺回路が含む周辺トランジスタの構成を示すレイアウト図である。
【図７】この発明の実施形態の周辺回路領域における周辺トランジスタの第１構成例を示すレイアウト図である。
【図８】図７に示したレイアウト図における８−８線に沿った断面図である。
【図９】この発明の実施形態の周辺回路領域における周辺トランジスタの第２構成例を示すレイアウト図である。
【符号の説明】
【００３５】
１１…ＮＡＮＤセル領域、１２…シャント領域、１３…周辺回路領域、２１…半導体基板、２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ…拡散層（ソースあるいはドレイン）、２２…ゲート絶縁膜、２３…第１ゲート電極、２４…ゲート間絶縁膜、２５…第２ゲート電極、２５Ａ…ポリシリコン膜、２５Ｂ…シリサイド膜、３１…素子分離領域、３２…ゲート電極、ＡＡ１，ＡＡ２，ＡＡ３…活性領域、ＢＬ…ビット線、ＣＧ０〜ＣＧ７…制御ゲート、ＣＰ１，ＣＰ２，ＣＰ３…コンタクト材、ＣＰＤ…ドレインコンタクト、ＣＰＳ…ソースコンタクト、Ｍ０〜Ｍ７…メモリセル、ＳＧＤ，ＳＧＳ…選択ゲートトランジスタ、ＳＧＤＬ，ＳＧＳＬ…選択ゲート、ＳＬ…ソース線、ＵＬ…上部配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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