(57)【要約】【課題】良好なサブスレッショルド特性や短チャネル抑制効果を損なわずに、高い閾値電圧を与えることのできる半導体装置及びその製造方法を提供する。【解決手段】第１導電型の半導体層が凸部として形成された半導体基板と、前記凸部の少なくとも一面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第１導電型と同じ導電型の不純物がドープされたゲート電極と、前記凸部と前記ゲート絶縁膜との界面に設けられ、前記第１導電型とは逆の第２導電型の不純物がドープされた不純物ドープ層と、を具備する。【選択図】図１
2007305827.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層が凸部として形成された半導体基板と、
前記凸部の少なくとも一部の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第１導電型と同じ導電型の不純物がドープされたゲート電極と、
前記凸部と前記ゲート絶縁膜との界面に設けられ、前記第１導電型とは逆の第２導電型の不純物がドープされた不純物ドープ層と、
を具備する
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記第１導電型はＰ型であり、
前記第２導電型はＮ型である
半導体装置。
【請求項３】
請求項２に記載された半導体装置であって、
前記ゲート電極は、ホウ素のドープされた多結晶シリコンにより形成されている
半導体装置。
【請求項４】
請求項２又は３に記載された半導体装置であって、
前記ゲート絶縁膜は、２層構造である
半導体装置。
【請求項５】
請求項４に記載された半導体装置であって、
前記ゲート絶縁膜は、
前記半導体基板側に形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成されたシリコン窒化膜と、
を有する
半導体装置。
【請求項６】
請求項５に記載された半導体装置であって、
前記シリコン窒化膜は、原子層堆積法により形成されたものである
半導体装置。
【請求項７】
請求項２又は３に記載された半導体装置であって、
前記シリコン窒化膜は、酸窒化膜である
半導体装置。
【請求項８】
請求項７に記載された半導体装置であって、
前記ゲート絶縁膜は、酸窒化膜である
半導体装置。
【請求項９】
半導体基板の表面に、第１導電型の半導体層を有する凸部を形成するステップと、
前記凸部の少なくとも一部の上に、前記第１導電型とは逆の第２導電型の不純物がドープされた不純物ドープ層、を形成するステップと、
前記不純物ドープ層上にゲート絶縁膜を形成するゲート絶縁膜形成ステップと、
前記ゲート絶縁膜上に、前記第１導電型と同じ導電型の不純物がドープされたゲート電極を形成するゲート電極形成ステップと、
を具備する
半導体装置の製造方法。
【請求項１０】
請求項９に記載された半導体装置の製造方法であって、
前記第１導電型はＰ型であり、
前記第２導電型はＮ型である
半導体装置の製造方法。
【請求項１１】
請求項１０に記載された半導体装置の製造方法であって、
前記ゲート電極形成ステップにおいて、ホウ素のドープされた多結晶シリコンが前記ゲート電極として形成される
半導体装置の製造方法。
【請求項１２】
請求項１０又は１１に記載された半導体装置の製造方法であって、
前記ゲート絶縁膜形成ステップにおいて、２層構造の前記ゲート絶縁膜が形成される
半導体装置の製造方法。
【請求項１３】
請求項１２に記載された半導体装置の製造方法であって、
前記ゲート絶縁膜形成ステップは、
前記半導体基板上にシリコン酸化膜を堆積させるステップと、
前記シリコン酸化膜上にシリコン窒化膜を堆積させるシリコン窒化膜堆積ステップと、
を有する
半導体装置の製造方法。
【請求項１４】
請求項１３に記載された半導体装置の製造方法であって、
前記シリコン窒化膜堆積ステップにおいて、原子層堆積法により前記シリコン窒化膜を堆積させる
半導体装置の製造方法。
【請求項１５】
請求項１０又は１１に記載された半導体装置の製造方法であって、
前記ゲート絶縁膜形成ステップにおいて、酸窒化膜が前記ゲート絶縁膜として形成される
半導体装置の製造方法。
【請求項１６】
請求項１５に記載された半導体装置の製造方法であって、
前記ゲート絶縁膜形成ステップにおいて、基板バイアスプラズマ窒化法により前記酸窒化膜を形成する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、活性領域がフィン型に形成された電界効果型トランジスタに関する。
【背景技術】
【０００２】
トランジスタの活性領域がフィン型に形成された電界効果型トランジスタ（以下、ＦｉｎＦＥＴ）が知られている。
【０００３】
図４は、従来のＦｉｎＦＥＴの構造を示す斜視図である。基板２０１は、第１方向へ延びる凸部を有している。凸部の第２方向側の両脇には素子分離酸化膜２０２が設けられている。尚、第２方向は、基板平面内で第１方向に直交する方向である。凸部の第１方向側中央部を跨ぐように、ゲート絶縁膜２０３を介してゲート電極２０４が形成されている。ゲート電極２０４の第１方向側両脇の凸部は、不純物元素のドープされたソース・ドレイン領域となっている。ゲート電極２０４の下部にあたる凸部は、ソース・ドレイン領域とは逆の導電型の半導体層が形成されており、ここがチャネル領域となる。
【０００４】
ＦｉｎＦＥＴは、短チャネル効果を抑制することができ、トランジスタのサブスレッショルド特性の改善が可能である。また、フィン（凸部）部分の全面をチャネルとすることで、実効的なゲート幅を増やせるので、同一投影面積を持つプレーナ型トランジスタと比較して駆動電流を大きくすることができる。
【０００５】
但し、ＤＲＡＭのメモリセル用トランジスタなどでは、良好なサブスレッショルド特性及び短チャネル抑制効果を得るために、チャネル領域を部分空乏化又は完全空乏化させる必要がある。空乏化を容易にする為に、不純物濃度を減らすと、閾値が低くなり過ぎて、オフ時のリーク電流の増大を招くことになる。従って、ＦｉｎＦＥＴをＤＲＡＭのメモリセル用トランジスタに用いる場合、良好なサブスレッショルド特性や短チャネル抑制効果が犠牲となってしまうことがあった。
【０００６】
上記と関連して、特許文献１には、ロジック回路のＭＩＳＦＥＴの高い性能を維持しつつ、ＤＲＡＭメモリセルの選択ＭＩＳＦＥＴのリーク電流を低減させる為の技術が記載されいている。
【０００７】
また、特許文献２には、ソース／ドレイン領域やゲート電極の形状、その形成プロセスに、従来構造と高い共通性を持たせ、縦型電界効果型トランジスタのＬＳＩへの適用を容易とする為に、絶縁体上に、半導体の伝導経路が一定方向に配列され、伝導経路の配列方向に垂直な方向に対向するようにソース／ドレイン領域が設けられ、２つのソース／ドレイン領域はその伝導経路により接続され、各伝導経路をなす半導体層の中央部に、絶縁膜を介してゲート電極が設けられ、各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、ゲート電極は、複数の伝導経路の中央部を跨ぐように、伝導経路の配列方向に沿って設けられ、各伝導経路においては、伝導経路を成す半導体層の両側面が主たる導通経路隣、各伝導経路の幅はソース／ドレイン領域に接する部分では大きく、チャネル形成領域付近では小さい構成とすることが記載されている。
【特許文献１】特開２０００−１９６０１７号  公報
【特許文献２】特開２０００−２９８１９４号  公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、良好なサブスレッショルド特性や短チャネル抑制効果を損なわずに、高い閾値を与えることのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明にかかる半導体装置（１０）は、第１導電型の半導体層が凸部（１０９）として形成された半導体基板（１０１）と、凸部（１０９）の少なくとも一部上に形成されたゲート絶縁膜（１１０）と、ゲート絶縁膜（１１０）上に形成され、その第１導電型と同じ導電型の不純物がドープされたゲート電極（１０４）と、凸部とゲート絶縁膜（１１０）との界面に設けられ、その第１導電型とは逆の第２導電型の不純物がドープされた不純物ドープ層（１０６）と、を具備する。
半導体基板とゲート絶縁膜との界面を、第２導電型にドープすることで、ゲートにバイアスを印加した際にチャネル領域に形成される空乏層の幅を大きくした上で閾値電圧を制御することができる。高い閾値電圧を与えた上で、チャネル領域を容易に完全空乏化させることができる。
【００１１】
上記の半導体装置（１０）において、その第１導電型はＰ型であり、その第２導電型はＮ型であることが好ましい。
【００１２】
上記の半導体装置（１０）において、ゲート電極（１０４）は、ホウ素のドープされた多結晶シリコンにより形成されていることが好ましい。
【００１３】
上記の半導体装置（１０）において、一の観点から、ゲート絶縁膜（１１０）は、２層構造であることが好ましい。
ゲート電極の導電型がＰ型であった場合、ゲート電極中の不純物元素がゲート絶縁膜中を拡散してチャネル領域に到達し、閾値電圧を変動させてしまう場合がある。ゲート絶縁膜を２層構造とすることにより、不純物元素の拡散が抑制され、閾値電圧の変動を抑えることができる。
【００１４】
上記の半導体装置（１０）において、ゲート絶縁膜（１１０）は、半導体基板（１０１）側に形成されたシリコン酸化膜（１０３）と、シリコン酸化膜（１０３）上に形成されたシリコン窒化膜（１０５）と、を有することが好ましい。
ゲート絶縁膜のゲート電極側を、シリコン窒化膜とすることにより、不純物元素の拡散をより確実に抑えることができる。
【００１５】
上記の半導体装置において、シリコン窒化膜（１０５）は、原子層堆積法により形成されたものであることが好ましい。
原子層堆積法は被覆性が優れており、凸部を均一にシリコン窒化膜で被覆することができる。
【００１６】
上記の半導体装置において、他の一の観点から、ゲート絶縁膜（１１０）は、酸窒化膜であることが好ましい。
【００１７】
上記の半導体装置において、ゲート絶縁膜（１１０）は、基板バイアスプラズマ窒化法により形成されたものであることが好ましい。
基板バイアスプラズマ窒化法を用いれば、プラズマ発生時に半導体基板にバイアスが印加されるので、半導体基板の凸部に対しても均一にシリコン窒化膜を堆積させることができる。
【００１８】
本発明にかかる半導体装置の製造方法は、半導体基板（１０１）の表面に、第１導電型の半導体層を有する凸部（１０９）を形成するステップ（ステップＳ１０）と、凸部の少なくとも一面上に、その第１導電型とは逆の第２導電型の不純物がドープされた不純物ドープ層（１０６）を形成するステップ（ステップＳ２０）と、不純物ドープ層（１０６）上にゲート絶縁膜（１１０）を形成するゲート絶縁膜形成ステップ（ステップＳ３０）と、ゲート絶縁膜（１１０）上に、その第１導電型と同じ導電型の不純物がドープされたゲート電極（１０４）を形成するゲート電極形成ステップ（ステップＳ４０）と、を具備する。
【００１９】
上記の半導体装置の製造方法において、一の観点から、その第１導電型はＰ型であり、その第２導電型はＮ型であることが好ましい。
【００２０】
上記の半導体装置の製造方法において、ゲート電極形成ステップ（Ｓ４０）では、ホウ素のドープされた多結晶シリコンがゲート電極（１０４）として形成されることが好ましい。
【００２１】
上記の半導体装置の製造方法では、ゲート絶縁膜形成ステップ（Ｓ３０）において、２層構造のゲート絶縁膜（１１０）が形成されることが好ましい。
【００２２】
上記の半導体装置の製造方法において、ゲート絶縁膜形成ステップ（Ｓ３０）は、半導体基板上にシリコン酸化膜（１０３）を堆積させるステップと、シリコン酸化膜（１０３）上にシリコン窒化膜（１０５）を堆積させるシリコン窒化膜堆積ステップと、を有することが好ましい。
【００２３】
上記の半導体装置の製造方法では、そのシリコン窒化膜堆積ステップにおいて、原子層堆積法によりシリコン窒化膜（１０５）を堆積させることが好ましい。
【００２４】
上記の半導体装置の製造方法では、他の一の観点から、ゲート絶縁膜形成ステップ（Ｓ３０）において、酸窒化膜がゲート絶縁膜（１１０）として形成されることが好ましい。
【００２５】
上記の半導体装置の製造方法では、ゲート絶縁膜形成ステップ（Ｓ３０）において、基板バイアスプラズマ窒化法によりその酸窒化膜を形成することが好ましい。
【発明の効果】
【００２６】
本発明に依れば、良好なサブスレッショルド特性や短チャネル抑制効果を損なわずに、高い閾値電圧を与えることのできる半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００２７】
図面を参照して、本発明の実施の形態について説明する。本実施の形態では、半導体装置１０として、ＤＲＡＭのメモリセル用トランジスタを例として説明する。ＤＲＡＭのメモリセル用トランジスタは、高い閾値電圧が求められ、オフ時のリーク電流低減の要求も高いので、以下に述べる本実施の形態のような工夫が、特に要求される。
【００２８】
図１は、本実施の形態に係る半導体装置１０の構成を示す斜視図（ａ）と、ＡＡ’面による断面図（ｂ）を示している。
【００２９】
半導体装置１０は、シリコン基板１０１と、素子分離酸化膜１０２と、ゲート絶縁膜１１０と、ゲート電極１０４と、コンタクト１１１と、を有している。
【００３０】
シリコン基板１０１には凸部１０９が設けられている。凸部１０９は、図中に示す第１方向に平行に設けられている。凸部１０９は、Ｐ型の不純物（例示；Ｂ＋、ＢＦ２＋）がドープされた半導体層となっている。
【００３１】
素子分離酸化膜１０２は、シリコン基板１０１の凸部１０９の両脇に形成されている。素子分離酸化膜１０２の厚みは、凸部１０９の高さよりも薄い。凸部１０９の上部は素子分離酸化膜１０２から上方向へ突き出している。凸部１０９が素子分離膜１０２から突き出している高さＨとしては、１０〜１００ｎｍが例示される。素子分離酸化膜１０２は、シリコン酸化膜である。
【００３２】
ゲート絶縁膜１１０は、不純物ドープ層１０６上に、凸部１０９の第１方向中央部を跨ぐようにして設けられている。ゲート絶縁膜１１０の第１方向側両脇は、シリコン基板１０１の凸部１０９がはみ出している。このゲート絶縁膜１１０の両脇部分の凸部１０９には、Ｎ型不純物がドープされたソース・ドレイン領域１１２となっている。
【００３３】
不純物ドープ層１０６は、凸部１０９の素子分離酸化膜１０２から突き出た部分の表面で、ソース・ドレイン領域１１２に挟まれた部分に形成されている。即ち、不純物ドープ層１０６は、チャネル領域とゲート絶縁膜１１０との界面部分に設けられている。不純物ドープ層１０６は、Ｎ型不純物（例示；Ｐ＋、Ａｓ＋）がドープされた半導体層である。不純物ドープ層１０６にドープされるＮ型不純物の量は、要求される閾値電圧の値によって決定される。
【００３４】
ゲート絶縁膜１１０は、２層構造となっている。尚、図１（ｂ）中ではゲート絶縁膜１１０としてのみ示している。シリコン基板１０１側からシリコン酸化膜１０３、シリコン窒化膜１０５の順で積層している。このように、ゲート絶縁膜１１０を２層構造としていることにより、後述するゲート電極形成時におけるボロンの拡散を抑制することができる。尚、ゲート絶縁膜１１０は、１層構造のシリコン酸窒化膜であってもよい。シリコン酸窒化膜を用いても、ゲート電極形成時におけるボロンの拡散を抑制することが可能である。
【００３５】
ゲート電極１０４は、ゲート絶縁膜１１０を介して凸部１０９の中央部を跨ぐように設けられている。ゲート電極１０４の第１方向側の幅は、ゲート絶縁膜１１０の幅よりも狭い。即ち、ゲート電極１０４の第１方向側両脇では、ゲート絶縁膜１１０がはみ出した構成となっている。尚、ゲート電極１０４の幅Ｌとしては、１０〜１００ｎｍが例示される。ゲート電極１０４は、ホウ素のドープされたＰ型多結晶シリコンである。
【００３６】
コンタクト１１１は、ゲート電極１０４、ソース・ドレイン領域１１２の夫々の上に接続されている。尚、コンタクト１１１は図示しない層間絶縁膜に埋めこまれるようにして形成されている。
【００３７】
本実施の形態に係る半導体装置１０は、上述のような凸部（フィン）を有するＦｉｎＦＥＴである。ゲート電極１０４としてＰ型多結晶シリコンを用い、チャネル領域とゲート絶縁膜との界面部分に不純物ドープ層１０６を設けることで、閾値電圧を不純物ドープ層１０６の濃度によって所望のものにすることができる。この時、不純物ドープ層１０６の導電型が、不純物ドープ層１０６外の領域とは逆の導電型であるので、ゲート電極にバイアスを印加した際に形成される空乏層の幅を広げることができる。従って、所望の閾値電圧を維持したままで、チャネル領域を空乏化させることが容易となる。
【００３８】
また、ゲート電極１０４にＰ型多結晶シリコンを用いると、ゲート電極１０４にドープされた不純物がゲート絶縁膜を介してチャネル領域に拡散し、閾値電圧を変動させてしまうことが懸念されるが、ゲート絶縁膜の構造を工夫することで拡散が抑制されている。
【００３９】
続いて、本実施の形態に係る半導体装置の製造方法について説明する。図３は、半導体装置の製造方法の動作フローを示す図である。各ステップの動作について、以下に詳述する。
【００４０】
ステップＳ１１；フィンの形成
シリコン基板１０１上に形成したシリコン酸化膜からなる素子分離酸化膜１０２を、エッチングにより掘り下げて、シリコン基板の一部を素子分離酸化膜１０２からＦｉｎ型に突出させて凸部１０９を形成する。この時の斜視図が図２（ａ）に示されている。
【００４１】
ステップＳ１２；アニール
水素雰囲気中にて熱処理（アニール）を行う。これにより、凸部１０９の角が丸められる。このように角部を丸めることで、電界が集中することを防止することができる。角部を丸めた状態における斜視図が図２（ｂ）に示されている。
【００４２】
ステップＳ１３；犠牲酸化膜の形成
続いて、凸部１０９の上部表面を酸化させる。膜厚が数ｎｍの犠牲酸化膜１１３を形成する（Ｓ１３）。犠牲酸化膜１１３は、酸化レートの面方位依存性が非常に小さいＩｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ（ＩＳＳＧ）酸化、又はプラズマ酸化により行われることが好ましい。このような方法で酸化を行うことで、凸部１０９の上面及び側面に均一に犠牲酸化膜１１３を形成することができる。
【００４３】
ステップＳ１４；Ｐ型半導体層の形成
更に、凸部１０９部分にＰ型不純物をイオン注入する。これにより、凸部１０９にＰ型ウエル層（Ｐ型半導体層）が形成される（Ｓ１４）。
【００４４】
ステップＳ２０；不純物ドープ層の形成
そして、凸部１０９の上側表面（上面及び側面）に、Ｎ型不純物をイオン注入する。これにより、不純物ドープ層１０６が形成される。この時、Ｎ型不純物のイオン注入は、基板に対して垂直方向からではなくて角度をつけて注入することが好ましい。角度をつけてイオン注入を行うことで、不純物ドープ層１０６を、凸部の上面及び側面に均一に形成させることができる。不純物ドープ層１０６を形成した後の斜視図が図２（ｃ）に示される。
【００４５】
ステップＳ３１；犠牲酸化膜の除去及びシリコン酸化膜の形成
続いて、湿式エッチングを行い犠牲酸化膜１１３を除去する。そして、シリコン酸化膜１０３を堆積させる。シリコン酸化膜１０３は、凸部１０９の上面及び側面と、素子分離酸化膜１０２の表面と、を被覆するように堆積される。シリコン酸化膜１０３の膜厚としては数ｎｍが例示される。この時の酸化は、凸部１０９の凸形状に対して均一に形成させる為に、前述の犠牲酸化膜形成時と同様にＩＳＳＧ酸化又はプラズマ酸化により行われることが好ましい。
【００４６】
ステップＳ３２；酸窒化膜の形成
続いて、シリコン酸化膜１０３上にシリコン酸窒化膜１０５を形成する。シリコン酸窒化膜は、基板バイアスプラズマ窒化法により形成される。基板バイアスプラズマ窒化法は、シリコン基板１０１にバイアスを印加してシリコン酸窒化膜１０５を堆積させる方法である。通常のプラズマ窒化法では、基板側にはバイアスが印加されないので、凸部１０９の上面及び側面を均一に酸窒化することが難しいが、基板側にバイアスを印加することで、均一にシリコン酸窒化膜を堆積させることができる。シリコン酸窒化膜１０５が堆積された後の斜視図が、図２（ｄ）に示されている。尚、図２（ｄ）では、シリコン酸化膜１０３及びシリコン酸窒化膜をゲート絶縁膜１１０として示している。
【００４７】
上述のＳ３２の処理において、シリコン酸窒化膜１０５は、原子層堆積法（ＡＬＤ法；Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成された膜厚数ｎｍのシリコン窒化膜に置き換えてもよい。ゲート絶縁膜１１０のゲート電極側がシリコン窒化膜か又はシリコン酸窒化膜となっていれば、ゲート電極にドープされた不純物（ホウ素）の拡散を抑制することができる。また、ＡＬＤ法は被覆性に優れているので、凸部１０９において均一にシリコン窒化膜を堆積させることができる。
【００４８】
ステップＳ４１；Ｐ型多結晶シリコンの形成
続いて、ゲート絶縁膜１１０上にノンドープの多結晶シリコンを堆積させる。厚みとしては１００ｎｍ程度が例示される。そして、ノンドープの多結晶シリコンにＰ型不純物としてホウ素をイオン注入する。これにより、Ｐ型多結晶シリコンが形成される。
【００４９】
ステップＳ４２；マスク酸化膜の堆積およびパターニング
Ｓ４１の処理により堆積されたＰ型多結晶シリコン上に、マスク酸化膜１１４を形成する。マスク酸化膜１１４の膜厚としては、１０ｎｍ〜１００ｎｍに例示される。マスク酸化膜１１４の堆積後、リソグラフィ技術によりマスク酸化膜１１４をパターニングし、凸部１０９の第１方向中央部のマスク酸化膜１１４のみを残す。
【００５０】
ステップＳ４３；Ｐ型多結晶シリコンのドライエッチ
続いて、パターニングされたマスク酸化膜１１４をマスクとして、Ｐ型多結晶シリコンをドライエッチする。これにより、第１方向中央部のみのＰ型多結晶シリコンのみが残存して、ゲート電極１０４が形成される。
【００５１】
尚、ゲート電極１０４形成後に、酸化処理を行い、ゲート電極端部でのゲート絶縁膜の厚みを比較的厚くしたバーズビークを形成してもよい。バーズビークを形成させることにより、動作時のドレイン端部における電界を緩和することができる。
【００５２】
ステップＳ５１；ソース・ドレイン領域の形成
続いて、マスク酸化膜をマスクとしてリソグラフィ技術によりＮ型不純物をイオン注入し、ゲート電極１０４の第１方向両側にソース及びドレイン領域を形成する。尚、この時のＮ型不純物の注入は必ずしもイオン注入である必要は無く、例えば、プラズマドーピングを用いることもできる。
【００５３】
また、Ｓ５１においては、初めに比較的低濃度のイオン注入を行い、数１０ｎｍの窒化膜を堆積させてエッチバックし、その後高濃度のイオン注入を行うことで、ソース、ドレイン各領域と、チャネル領域との間に低濃度領域を形成したＬｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ（ＬＤＤ）構造とすることもできる。このようにＬＤＤ構造とすると、端部における電界を緩和することができる。
【００５４】
ステップＳ５２；層間絶縁膜及びコンタクトの形成
更に、層間絶縁膜を成長させた後、ゲート電極、ソース・ドレイン各領域にコンタクトを接続し、ＦｉｎＦＥＴが得られる。
【００５５】
以上説明したように、本実施の形態に依れば、ゲート電極としてＰ型多結晶シリコンを用い、ゲート絶縁膜とチャネル領域との界面部分にＮ型不純物ドープ層を設けて閾値電圧を調整するので、所望の閾値電圧を得た上で容易にチャネル領域を空乏化することができる。
【００５６】
また、ゲート絶縁膜がシリコン窒化膜又はシリコン酸化膜を含んでいることで、Ｐ型多結晶シリコンを用いた場合に懸念される不純物元素の拡散を抑制することが出きる。
【図面の簡単な説明】
【００５７】
【図１】本発明にかかる半導体装置の斜視図及び断面図である。
【図２】本発明にかかる半導体装置の製造過程における斜視図である。
【図３】本発明にかかる半導体装置の製造方法の動作フローを示す図である。
【図４】従来の半導体装置の例を示す斜視図である。
【符号の説明】
【００５８】
１０    半導体装置
１０１  半導体基板
１０２  素子分離酸化膜
１０３  シリコン酸化膜
１０４  ゲート電極
１０５  シリコン窒化膜
１０６  不純物ドープ層
１０９  凸部
１１０  ゲート絶縁膜
１１１  コンタクト
１１２  ソース・ドレイン領域
１１３  犠牲酸化膜
１１４  マスク酸化膜
【図１】
2007305827.tif 000003
【図２】
2007305827.tif 000004
【図３】
2007305827.tif 000005
【図４】
2007305827.tif 000006