(57)【要約】【課題】ＧＡＡ構造のフィン−ＦＥＴ及びその製造方法を提供する。【解決手段】ＧＡＡ構造のフィン−ＦＥＴは、ボディー、ボディーからそれぞれ上方に突出した一対の支柱、及びボディーから離隔され、一対の支柱に両端が連結されて支持されるフィンを備える半導体基板と、半導体基板のフィンの少なくとも一部を取り囲み、半導体基板から絶縁されたゲート電極と、ゲート電極と半導体基板のフィンとの間に介在されたゲート絶縁膜と、を備える。【選択図】図１
2007173784.tif 000002
【特許請求の範囲】
【請求項１】
ボディー、前記ボディーからそれぞれ上方に突出した一対の支柱、及び前記ボディーから離隔され、前記一対の支柱に両端が連結されて支持されるフィンを備える半導体基板と、
前記半導体基板のフィンの少なくとも一部を取り囲み、前記半導体基板から絶縁されたゲート電極と、
前記ゲート電極と前記半導体基板のフィンとの間に介在されたゲート絶縁膜と、を備えることを特徴とするＧＡＡ構造のフィン−ＦＥＴ。
【請求項２】
前記一対の支柱は、前記半導体基板のフィンと連結された部分の下部に取り囲んで形成された陥没領域を含むことを特徴とする請求項１に記載のＧＡＡ構造のフィン−ＦＥＴ。
【請求項３】
前記半導体基板は、前記フィン及び前記一対の支柱が同じ半導体物質から形成されたバルクウェーハであることを特徴とする請求項１に記載のＧＡＡ構造のフィン−ＦＥＴ。
【請求項４】
前記ゲート電極と前記半導体基板のボディーとの間に介在された素子絶縁膜をさらに備えることを特徴とする請求項１に記載のＧＡＡ構造のフィン−ＦＥＴ。
【請求項５】
前記半導体基板は、前記ボディーから突出し、前記一対の支柱に両端が連結され、前記フィンの下に分離された他のフィンをさらに備えることを特徴とする請求項１に記載のＧＡＡ構造のフィン−ＦＥＴ。
【請求項６】
前記ゲート絶縁膜は、前記他のフィンの上端面上にさらに形成され、前記ゲート電極は、前記フィンと前記他のフィンとの間を貫通することを特徴とする請求項１に記載のＧＡＡ構造のフィン−ＦＥＴ。
【請求項７】
半導体基板を選択的にエッチングして、前記半導体基板のボディーからそれぞれ上方に突出した一対の支柱、及び前記半導体基板のボディーから上方に突出し、前記一対の支柱に両端が連結されて支持されるフィンを形成する段階と、
前記半導体基板の一対の支柱及びフィンの上部を露出するように、前記半導体基板のボディー上に素子絶縁膜を形成する段階と、
前記素子絶縁膜から露出された前記半導体基板の一対の支柱及びフィン部分の側壁にスペーサ絶縁膜を形成する段階と、
前記スペーサ絶縁膜をエッチングマスクとして前記素子絶縁膜を所定の厚さほどエッチングして、前記半導体基板の一対の支柱及びフィンの一部を前記素子絶縁膜から露出する段階と、
前記半導体基板のフィンの露出された一部を除去して、前記フィンを貫通するトンネルを形成する段階と、
前記トンネルによって前記半導体基板のボディーから離隔された前記フィン部分の表面上に絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された前記半導体基板のフィン部分を取り囲むゲート電極を前記素子絶縁膜上に形成する段階と、を含むことを特徴とするＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項８】
前記トンネルの形成と同時に、前記半導体基板の一対の支柱の露出された一部をエッチングして陥没領域を形成する段階をさらに含むことを特徴とする請求項７に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項９】
前記トンネルを形成する段階及び前記陥没領域を形成する段階は、
前記スペーサ絶縁膜から露出された前記半導体基板の一対の支柱の一部表面及び前記スペーサ絶縁膜から露出されたフィンの一部を酸化させる段階と、
前記半導体基板の一対の支柱及びフィンの酸化された部分を除去する段階と、を含むことを特徴とする請求項８に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項１０】
前記トンネルを形成する段階及び前記陥没領域を形成する段階は、
前記スペーサ絶縁膜をエッチングマスクとして、前記スペーサ絶縁膜から露出された前記半導体基板の一対の支柱の一部表面、及び前記スペーサ絶縁膜から露出されたフィンの一部をエッチングする段階を含むことを特徴とする請求項８に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項１１】
前記ゲート電極を形成する段階は、
前記ゲート絶縁膜が形成された結果物の全面に前記半導体基板のフィンを取り囲むようにゲート電極層を形成する段階と、
前記ゲート電極層をパターニングして前記半導体基板のフィンを取り囲むゲート電極を形成する段階と、を含むことを特徴とする請求項７に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項１２】
前記ゲート絶縁膜は、前記トンネル下の前記半導体基板のボディーと連結されたフィン部分の露出された表面にさらに形成されたことを特徴とする請求項１１に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項１３】
前記ゲート絶縁膜は、熱酸化法によって形成することを特徴とする請求項１２に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項１４】
前記ゲート電極は、前記トンネル下の前記半導体基板のボディーと連結されたフィン部分のゲート絶縁膜上にさらに形成されたことを特徴とする請求項１２に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項１５】
半導体基板を選択的にエッチングして、前記半導体基板のボディーからそれぞれ上方に突出した一対の支柱、及び前記半導体基板のボディーから上方に突出し、前記一対の支柱に両端が連結されて支持されるフィンを形成する段階と、
前記半導体基板の一対の支柱及びフィンの上部を露出するように前記半導体基板のボディー上に素子絶縁膜を形成する段階と、
前記素子絶縁膜から露出された前記半導体基板の一対の支柱及びフィン部分の側壁にスペーサ絶縁膜を形成する段階と、
前記スペーサ絶縁膜をエッチングマスクとして、前記素子絶縁膜を所定の厚さほどエッチングして、前記半導体基板の一対の支柱及びフィンの一部を前記素子絶縁膜から露出する段階と、
前記半導体基板のフィンの露出された一部を除去して前記フィンを貫通するトンネルを形成し、前記半導体基板の一対の支柱の露出された一部表面に陥没領域を形成する段階と、
前記素子絶縁膜上に、前記トンネル及び前記トンネルによって前記半導体基板のボディーから離隔されたフィン部分を露出するトレンチを含む絶縁膜マスクを形成する段階と、
前記絶縁膜マスクのトレンチによって露出された前記半導体基板のフィン部分上にゲート絶縁膜を形成する段階と、
前記絶縁膜マスクのトレンチを充填し、前記半導体基板のボディーから離隔された前記フィン部分を取り囲むゲート電極を前記素子絶縁膜上に形成する段階と、を含むことを特徴とするＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項１６】
前記トンネルを形成する段階及び前記陥没領域を形成する段階は、
前記スペーサ絶縁膜から露出された前記半導体基板の一対の支柱の一部表面及び前記スペーサ絶縁膜から露出されたフィンの一部を酸化させる段階と、
前記半導体基板の一対の支柱及びフィンの酸化された部分を除去する段階と、を含むことを特徴とする請求項１５に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項１７】
前記トンネルを形成する段階及び前記陥没領域を形成する段階は、
前記スペーサ絶縁膜をエッチングマスクとして、前記スペーサ絶縁膜から露出された前記半導体基板の一対の支柱の一部表面、及び前記スペーサ絶縁膜から露出されたフィンの一部をエッチングする段階を含むことを特徴とする請求項１５に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項１８】
前記絶縁膜マスクのトレンチは、前記トンネル下の前記半導体基板のボディーと連結されたフィン部分の表面をさらに露出することを特徴とする請求項１５に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項１９】
前記ゲート絶縁膜は、前記トンネル下の前記半導体基板のボディーと連結されたフィン部分の露出された表面にさらに形成されたことを特徴とする請求項１８に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項２０】
前記ゲート電極は、前記トンネル下の前記半導体基板のボディーと連結されたフィン部分のゲート絶縁膜上にさらに形成されたことを特徴とする請求項１９に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項２１】
前記絶縁膜マスクを形成する段階は、
前記素子絶縁膜上に前記半導体基板の一対の支柱及びフィンを覆う絶縁膜マスク層を形成する段階と、
前記絶縁膜マスク層をエッチングして、前記トンネル及び前記トンネルによって前記半導体基板のボディーから離隔されたフィン部分を露出する前記トレンチを形成する段階と、を含むことを特徴とする請求項１５に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【請求項２２】
前記絶縁膜マスク層をエッチングする段階は、前記トレンチを形成するための異方性エッチングと、前記トレンチを拡張し、前記トンネル内に形成された前記絶縁膜マスク層を除去するための等方性エッチングとを含むことを特徴とする請求項２１に記載のＧＡＡ構造のフィン−ＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、フィン（Ｆｉｎ）型チャンネル領域を備えるフィン−ＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が増加するにつれて、半導体素子の構成要素に対するデザインルールが厳しくなっている。特に、多くのトランジスタを必要とする半導体素子において、デザインルールの標準となるゲート長が減少し、これによって、チャンネル長も減少する。トランジスタのチャンネル長の減少は、いわゆる、短チャンネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）を増加させる。
【０００３】
短チャンネル効果とは、ドレイン電位の効果によってトランジスタの有効チャンネル長が短くなってしきい電圧が下がることを言う。これにより、トランジスタに対する制御が困難になり、かつトランジスタのオフ電流が増加する。その結果、トランジスタの信頼性が悪くなり、例えば、メモリ素子のリフレッシュ特性が悪くなる。
最近は、従来の平面型トランジスタにおいて問題となる短チャンネル効果を抑制すると共に、動作電流を高めることができる薄いフィンの複数の面をチャンネルとして利用するフィン−チャンネル構造のトランジスタ、いわゆるフィン−ＦＥＴ（Ｆｉｎ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が研究されている。
【０００４】
例えば、Ｄａｖｉｄ  Ｍ．Ｆｒｉｅｄらによる特許文献１は、フィン−ＦＥＴ及びフィンメモリセルについて開示している。フィン−ＦＥＴは、フィンの上面及び側面をチャンネル領域として利用することができる。他の例として、Ｙｅｅ−Ｃｈｌａ  Ｙｅｏらによる特許文献２（Ｍｕｌｔｉｐｌｅ−ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒｓ  ｗｉｔｈ  ｉｍｐｒｏｖｅｄ  ｇａｔｅ  ｃｏｎｔｒｏｌ）には、半導体フィンの側面、上面及び下面の一部をチャンネル領域として利用するフィン−ＦＥＴが開示されている。
【０００５】
しかしながら、特許文献１及び特許文献２によるフィン−ＦＥＴは、ＳＯＩ基板を利用して製造されるので製造コストが高いという問題がある。また、フィンの下面全体をチャンネル領域として利用できないため、動作電流の増加に限界がある。これにより、フィンの全体面積、すなわち側面、上面及び下面までチャンネル領域として利用できるＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）構造のフィン−ＦＥＴが研究されている。
【特許文献１】米国特許第６６６４５８２号明細書
【特許文献２】米国特許第６８４４２３８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が達成しようとする技術的課題は、フィンの全体面積をチャンネル領域として利用できるＧＡＡ構造のフィン−ＦＥＴを提供するところにある。
【０００７】
本発明が達成しようとする他の技術的課題は、バルク半導体基板を利用したＧＡＡ構造のフィン−ＦＥＴの製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明の一態様によれば、ＧＡＡ構造のフィン−ＦＥＴは、ボディー、前記ボディーからそれぞれ上方に突出した一対の支柱、及び前記ボディーから離隔され、前記一対の支柱に両端が連結されて支持されるフィンを備える半導体基板を備える。ゲート電極は、前記半導体基板のフィンの少なくとも一部を取り囲み、前記半導体基板から絶縁される。ゲート絶縁膜は、前記ゲート電極と前記半導体基板のフィンとの間に介在される。
【０００９】
前記本発明の一側面によれば、前記一対の支柱は、前記半導体基板のフィンと連結された部分の下部に取り囲んで形成された陥没領域を含むことができる。
【００１０】
前記本発明の他の側面によれば、前記半導体基板は、前記ボディーから突出し、前記一対の支柱に両端が連結され、前記フィンの下に分離された他のフィンをさらに備えることができる。
【００１１】
前記本発明のさらに他の側面によれば、前記ゲート絶縁膜は、前記他のフィンの上端面上にさらに形成され、前記ゲート電極は、前記フィンと前記他のフィンとの間を貫通できる。
【００１２】
前記他の技術的課題を達成するための本発明の一態様によれば、次のような段階を含むＧＡＡ構造のフィン−ＦＥＴの製造方法が提供される。半導体基板を選択的にエッチングして、前記半導体基板のボディーからそれぞれ上方に突出した一対の支柱、及び前記半導体基板のボディーから上方に突出し、前記一対の支柱に両端が連結されて支持されるフィンを形成する。前記半導体基板の一対の支柱及びフィンの上部を露出するように前記半導体基板のボディー上に素子絶縁膜を形成する。前記素子絶縁膜から露出された前記半導体基板の一対の支柱及びフィン部分の側壁にスペーサ絶縁膜を形成する。前記スペーサ絶縁膜をエッチングマスクとして、前記素子絶縁膜を所定の厚さほどエッチングして、前記半導体基板の一対の支柱及びフィンの一部を前記素子絶縁膜から露出する。前記半導体基板のフィンの露出された一部を除去して前記フィンを貫通するトンネルを形成する。前記トンネルによって前記半導体基板のボディーから離隔された前記フィン部分の表面上に絶縁膜を形成する。そして、前記ゲート絶縁膜が形成された前記半導体基板のフィン部分を取り囲むゲート電極を前記素子絶縁膜上に形成する。
【００１３】
前記他の技術的課題を達成するための本発明の他の態様によれば、次のような段階を含むＧＡＡ構造のフィン−ＦＥＴの製造方法が提供される。半導体基板を選択的にエッチングして、前記半導体基板のボディーからそれぞれ上方に突出した一対の支柱、及び前記半導体基板のボディーから上方に突出し、前記一対の支柱に両端が連結されて支持されるフィンを形成する。前記半導体基板の一対の支柱及びフィンの上部を露出するように前記半導体基板のボディー上に素子絶縁膜を形成する。前記素子絶縁膜から露出された前記半導体基板の一対の支柱及びフィン部分の側壁にスペーサ絶縁膜を形成する。前記スペーサ絶縁膜をエッチングマスクとして、前記素子絶縁膜を所定の厚さほどエッチングして、前記半導体基板の一対の支柱及びフィンの一部を前記素子絶縁膜から露出する。前記半導体基板のフィンの露出された一部を除去して前記フィンを貫通するトンネルを形成し、前記半導体基板の一対の支柱の露出された一部表面に陥没領域を形成する。前記素子絶縁膜上に、前記トンネル及び前記トンネルによって前記半導体基板のボディーから離隔されたフィン部分を露出するトレンチを含む絶縁膜マスクを形成する。前記絶縁膜マスクのトレンチによって露出された前記半導体基板のフィン部分上にゲート絶縁膜を形成する。前記絶縁膜マスクのトレンチを充填し、前記半導体基板のボディーから離隔された前記フィン部分を取り囲むゲート電極を前記素子絶縁膜上に形成する。
【発明の効果】
【００１４】
本発明によるフィン−ＦＥＴは、ゲート電極がフィンの上端部を取り囲むＧＡＡ構造を有する。これにより、チャンネル領域は、フィンの上端部の全ての表面付近に形成されうる。したがって、従来のフィンの一部表面のみをチャンネル領域として利用する時と比べて、本発明の実施の形態によるフィン−ＦＥＴは、動作電流を高めることが可能であり、その結果、高い性能を有することができる。
【００１５】
本発明によるフィン−ＦＥＴの製造方法によれば、フィン−ＦＥＴは、バルク半導体基板を利用してＧＡＡ構造を持つように製造することができる。したがって、本発明によるＧＡＡ構造のフィン−ＦＥＴの製造方法は、従来のＳＯＩウェーハまたはエピ層を利用した製造方法より製造コストを低減することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して本発明による望ましい実施の形態を説明することによって本発明を詳細に説明する。しかし、本発明は、後述する実施の形態に限定されるものではなく、多種多様な形態に具現されるものであり、単に、本実施の形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面における構成要素は、説明の便宜上、そのサイズが誇張されている。
【００１７】
本発明の実施の形態においてフィン−ＦＥＴ（Ｆｉｎ−ＦＥＴ）は、フィンの表面をチャンネル領域として利用するフィン型電界効果トランジスタでありうる。例えば、フィン−ＦＥＴは、高速の動作を必要とするロジック素子またはメモリ素子において利用できる。
【００１８】
図１は、本発明の一実施の形態によるフィン−ＦＥＴを示す斜視図であり、図２は、図１のフィン−ＦＥＴのＩＩ−ＩＩ'線の断面図であり、図３は、図１のフィン−ＦＥＴのＩＩＩ−ＩＩＩ'線の断面図である。
【００１９】
図１〜図３を参照すれば、フィン−ＦＥＴは、ボディー１０５、一対の支柱１１０、１１５及びフィン１２０を有する半導体基板を備える。半導体基板は、バルクウェーハ（bulk wafer）でありうる。この場合、ボディー１０５、支柱１１０、１１５及びフィン１２０は、同じ半導体物質から形成されうる。例えば、半導体基板は、不純物がドーピングされたバルクシリコンウェーハまたはバルクシリコン−ゲルマニウムウェーハでありうる。
【００２０】
支柱１１０、１１５は、ボディー１０５からそれぞれ上方に突出して形成される。フィン１２０は、トンネル１２２によって分離された上端部１２０ａ及び下端部１２０ｂを備えうる。フィン１２０の上端部１２０ａは、トンネル１２２によってボディー１０５から離隔され、両端が支柱１１０、１１５に連結されて支持される。フィン１２０の下端部１２０ｂは、ボディー１０５から突出し、両端が支柱１１０、１１５によって支持される。フィン１２０の上端部１２０ａ及び下端部１２０ｂは、同一断面に配置されうる。すなわち、フィン１２０は、一つの板状に形成された後、トンネル１２２によって上端部１２０ａ及び下端部１２０ｂに分離される。
【００２１】
トンネル１２２は、フィン１２０の内部へ行くほど高さが減少する。または、図１〜図３に示すように、トンネル１２０の高さは一定に維持されても良い。支柱１１０、１１５は、フィン１２０の上端部１２０ａ下のトンネル１２２の周辺に取り囲んで形成された陥没領域１１２、１１７を備えうる。陥没領域１１２、１１７で支柱１１０、１１５の幅は、他の部分より減少する。
【００２２】
素子絶縁膜１３０は、支柱１１０、１１５及びフィン１２０の下端部１２０ｂの一部を取り囲むようにボディー１０５上に形成される。例えば、素子絶縁膜１３０は、支柱１１０、１１５の陥没領域１１２、１１７を露出し、フィン１２０の下端部１２０ｂの上端を露出しうる。素子絶縁膜１３０は、ゲート電極１６０とボディー１０５との間にあり、ゲート電極１６０をボディー１０５から絶縁させる役割を行う。例えば、素子絶縁膜１３０は、酸化膜を含みうる。
ゲート電極１６０は、フィン１２０の上端部１２０ａの少なくとも一部を取り囲み、半導体基板、すなわちボディー１０５及びフィン１２０から絶縁される。このような意味で、ゲート電極１６０は、ＧＡＡ構造を有すると言える。ゲート電極１６０によって取り囲まれたフィン１２０の上端部１２０ａの表面付近は、フィン−ＦＥＴのチャンネル領域として利用されうる。例えば、ゲート電極１６０は、ポリシリコン膜、金属膜、金属シリサイドまたはこれらの複合膜を含みうる。
【００２３】
ＧＡＡ構造は、フィン１２０の上端部１２０ａの側面だけでなく、上部及び下部までチャンネル領域として利用できるので、動作電流を高めることが可能であり、その結果、フィン−ＦＥＴの性能向上に寄与できる。ゲート電極１６０は、フィン１２０の下端部１２０ｂの上端面上にさらに形成されても良い。すなわち、ゲート電極１６０は、フィン１２０の上端部１２０ａと下端部１２０ｂとの間を貫通するように形成されうる。これにより、フィン−ＦＥＴの動作電流は、さらに高まることができる。
【００２４】
ゲート絶縁膜１５０は、ゲート電極１６０とフィン１２０の上端部１２０ａとの間に介在される。すなわち、ゲート絶縁膜１５０は、ゲート電極１６０下のフィン１２０の上端部１２０ａの表面上に形成され、素子絶縁膜１３０から露出されたフィン１２０の下端部１２０ｂの上端面上に形成されうる。ゲート絶縁膜１５０は、ゲート電極１６０をフィン１２０から絶縁させることができる。例えば、ゲート絶縁膜１５０は、酸化膜または高誘電率の絶縁膜をさらに備えうる。
【００２５】
ゲート電極１６０の両側のフィン１２０部分は、フィン−ＦＥＴのソース領域及びドレイン領域（図示せず）としてそれぞれ利用されうる。ソース領域及びドレイン領域は、支柱１１０、１１５にそれぞれさらに拡張されることもある。すなわち、ソース領域及びドレイン領域は、同じタイプの不純物でドーピングされて形成されうる。ソース領域及びドレイン領域は、ボディー１０５とダイオ−ド接続されうる。
【００２６】
図１〜図３において、ゲート電極１６０は、フィン１２０の露出された一部を取り囲むように示されているが、ゲート電極１６０は、フィン１２０の露出された部分の全体を取り囲むように形成されてもよい。この場合、ソース領域及びドレイン領域は、支柱１１０、１１５に形成されうる。
【００２７】
前述した本発明の実施の形態によるフィン−ＦＥＴは、ＧＡＡ構造を有する。すなわち、ゲート電極１６０は、フィン１２０の上端部１２０ａの全体を取り囲むように形成され、これにより、チャンネル領域は、フィン１２０の上端部１２０ａの全体表面の周囲に形成されうる。したがって、従来のフィンの一部表面のみをチャンネル領域として利用する場合に比べて、本発明の実施の形態によるフィン−ＦＥＴは、動作電流を高めることができ、その結果、向上した性能を有しうる。
【００２８】
図４〜図１１は、本発明の一実施の形態によるＧＡＡ構造のフィン−ＦＥＴの製造方法を説明する断面図である。製造方法においてフィン−ＦＥＴの構造に関する説明は、図１〜図３を参照する。本発明の実施の形態において同じ参照符号は、同一または類似した構成要素を示す。
【００２９】
図４を参照すれば、半導体基板を選択的にエッチングして、ボディー１０５から突出した一対の支柱１１０’、１１５’及びフィン１２０’を形成する。フィン１２０’の両端は、支柱１１０’、１１５’に連結されて支持される。半導体基板は、バルク半導体ウェーハ、例えば、シリコンウェーハまたはシリコン−ゲルマニウムウェーハでありうる。したがって、ボディー１０５、支柱１１０’、１１５’、及びフィン１２０’は、同じ物質、すなわち、半導体基板の一部分でありうる。
【００３０】
支柱１１０’、１１５’及びフィン１２０’の形成は、Ｄａｖｉｄ  Ｍ．Ｆｒｉｅｄらによる特許文献１及びＹｅｅ−Ｃｈｌａ  Ｙｅｏらによる特許文献２を参照できる。例えば、支柱１１０’、１１５’及びフィン１２０’部分を露出するマスクパターンを半導体基板上に形成する。次いで、マスクパターンをエッチングマスクとして、半導体基板を所定の深さほどエッチングして支柱１１０’、１１５’及びフィン１２０’を形成することができる。他の例として、フィン１２０’の幅を精密に制御するために、スペーサ形態のマスクパターンを利用できる。すなわち、支柱１１０’、１１５’及びフィン１２０’が別々に形成される。
【００３１】
図５を参照すれば、支柱１１０’、１１５’及びフィン１２０’の上部を露出するようにボディー１０５上に素子絶縁膜１３０を形成する。例えば、図４の結果物上に化学気相蒸着（ＣＶＤ）法を利用して素子絶縁膜層（図示せず）を形成する。次いで、素子絶縁膜層を平坦化し、所定の厚さほどエッチングすることによって、素子絶縁膜１３０を形成することができる。例えば、素子絶縁膜１３０は、酸化膜を含みうる。
【００３２】
図６を参照すれば、素子絶縁膜１３０から露出された支柱１１０’、１１５’及びフィン１２０’部分の側壁にバッファ絶縁膜１３５及びスペーサ絶縁膜１４０を順次に形成する。バッファ絶縁膜１３５は、スペーサ絶縁膜１４０のストレスを緩和させる役割を行うが、本発明の変形された実施の形態では省略されても良い。
【００３３】
例えば、バッファ絶縁膜１３５は、酸化膜を含み、スペーサ絶縁膜１４０は、窒化膜を含みうる。スペーサ絶縁膜１４０は、スペーサ絶縁膜層（図示せず）を形成し、これを異方性エッチングすることで形成されうる。スペーサ絶縁膜１４０は、素子絶縁膜１３０に対してエッチング選択比を有しうる。
【００３４】
図７を参照すれば、スペーサ絶縁膜１４０をエッチングマスクとして、素子絶縁膜１３０を所定の厚さほどエッチングする。これにより、スペーサ絶縁膜１４０の下の支柱１１０’、１１５’及びフィン１２０’の一部分１１２’、１１７’、１２２’が素子絶縁膜１３０から露出される。例えば、素子絶縁膜１３０は、等方性湿式エッチングを利用して所定の厚さほどエッチングされる。フィン１２０’の露出された一部分１２２’は、以後にトンネル（図９の１２２）が形成される部分を限定し、したがって、エッチング時間は、トンネル１２２の高さによって調節されうる。
【００３５】
図８を参照すれば、支柱１１０’、１１５’の一部分１１２’、１１７’の表面及びフィン１２０’の一部分１２２’を酸化させて、犠牲酸化膜１４５を形成する。この場合、スペーサ絶縁膜１４０から露出された支柱１１０’、１１５’及びフィン１２０’の表面部分にも、他の犠牲酸化膜１４７が同時に形成されうる。すなわち、スペーサ絶縁膜１４０及び素子絶縁膜１３０から露出された支柱１１０’、１１５’及びフィン１２０’部分が酸化されうる。
【００３６】
酸化段階において、フィン１２０’の一部分１２２’は、幅全体にわたって酸化される。ただし、フィン１２０’の一部分１２２’に形成された犠牲酸化膜１４５部分の厚さは、幅方向に一定でないこともある。例えば、酸化時間の短い場合、フィン１２０’の一部分１２２’の表面から内部へ行くほど犠牲酸化膜１４５の厚さが薄い。しかし、酸化時間を十分に維持することによって、フィン１２０’の一部分１２２’の犠牲酸化膜１４５の厚さを幅方向にほぼ一定に維持することも可能である。しかし、フィン１２０’の高さは、幅より十分に大きいため、他の犠牲酸化膜１４７は、フィン１２０’の上部表面の付近にのみ形成されうる。
支柱１１０’、１１５’は、フィン１２０’よりは相対的に幅が大きいので、表面部分にのみ犠牲酸化膜１４５、１４７が形成される。したがって、酸化時間は、フィン１２０’の一部分１２２’を幅方向に全て酸化させ、支柱１１０’、１１５’の一部分１１２’、１１７’の表面部分のみを酸化させるように制御されうる。
【００３７】
図９を参照すれば、犠牲酸化膜（図８の１４５、１４７）、バッファ絶縁膜１３５、及びスペーサ絶縁膜１４０を除去することによって、陥没領域１１２、１１７を有する支柱１１０、１１５及びトンネルを含むフィン１２０を形成する。これにより、フィン１２０は、上端部１２０ａ及び下端部１２０ｂに区分され、上端部１２０ａは、トンネル１２２によってボディー１０５から離隔されるか、または支柱１１０、１１５によって両端が支持されうる。
【００３８】
陥没領域１１２、１１７及びトンネル１２２の形状は、犠牲酸化膜１４５の形状によって決定される。したがって、トンネル１２２は、実質的に一定の幅を有することもあり、フィン１２０の内部へ行くほど幅が減少することもある。
【００３９】
例えば、犠牲酸化膜達１４５、１４７、バッファ絶縁膜１３５、及びスペーサ絶縁膜１４０は、湿式エッチングによって除去されうる。犠牲酸化膜１４５、１４７及びバッファ絶縁膜１３５は、フッ酸を含む湿式エッチング液で除去され、スペーサ絶縁膜１４０は、リン酸を含む湿式エッチング液で除去されうる。犠牲酸化膜達１４５、１４７及びバッファ絶縁膜１３５の除去の間、素子絶縁膜１３０も部分エッチングされうる。これにより、フィン１２０の下端部１２０ｂの上端が素子絶縁膜１３０から露出される。
【００４０】
本発明の変形された実施の形態では、図８の犠牲酸化膜１４５、１４７の形成段階を省略し、図９の除去段階を変形してもよい。例えば、スペーサ絶縁膜１４０及び素子絶縁膜１３０をエッチングマスクとして、露出された支柱１１０’、１１５’の一部分１１２’、１１７’及びフィン１２０’の一部分１２２’をエッチングして、陥没領域１１２、１１７及びトンネル１２２を形成してもよい。この場合、スペーサ絶縁膜１４０から露出された支柱１１０’、１１５’及びフィン１２０’の上端表面も一部エッチングされうる。
【００４１】
図１０を参照すれば、素子絶縁膜１３０から露出された支柱（図９の１１０、１１５）及びフィン１２０部分の表面上に絶縁膜層１５０’を形成する。例えば、ゲート絶縁膜層１５０’は、熱酸化法またはＣＶＤ法によって形成することができる。熱酸化法による場合、支柱１１０、１１５及びフィン１２０の露出された表面が酸化されうる。
【００４２】
図１１を参照すれば、ゲート絶縁膜層（図１０の１５０’）の形成された結果物の全面上にゲート電極層（図示せず）を形成し、ゲート絶縁膜層１５０’及びゲート電極層をパターニングして、ゲート絶縁膜１５０及びゲート電極１６０を形成する。ゲート絶縁膜１５０は、トンネル１２２によってボディー１０５から離隔されたフィン１２０の上端部１２０ａの表面及び素子絶縁膜１３０から露出された下端部１２０ｂの上端面上に形成される。
【００４３】
ゲート電極１６０は、ゲート絶縁膜１５０が形成されたフィン１２０の上端部１２０ａを取り囲むように素子絶縁膜１３０上に形成される。さらに、ゲート電極１６０は、フィン１２０の下端部１２０ａの上端上にさらに形成してもよい。ゲート電極１６０は、ゲート絶縁膜１５０によってフィン１２０と絶縁され、素子絶縁膜１３０によってボディー１０５から絶縁される。すなわち、ゲート電極１６０は、半導体基板から絶縁される。
【００４４】
一方、ソース領域及びドレイン領域（図示せず）は、ゲート電極１６０の両側フィン１２０部分及び支柱１１０、１１５に不純物をドーピングして形成することができる。次いで、当業者に公知の方法によって、金属配線が形成されうる。
【００４５】
前述した本発明の実施の形態によれば、フィン−ＦＥＴは、バルク半導体基板を利用してＧＡＡ構造を有するように製造される。これにより、本発明の実施の形態によるＧＡＡ構造のフィン−ＦＥＴの製造方法は、従来のＳＯＩウェーハまたはにエピ層を利用した製造方法より製造コストを低減することができる。
【００４６】
図１２〜図１９は、本発明の他の実施の形態によるＧＡＡ構造のフィン−ＦＥＴの製造方法を示す図である。他の実施の形態は、一実施の形態でのゲート絶縁膜及びゲート電極の変形された形成方法を提供できる。したがって、他の実施の形態の支柱１１０、１１５及びフィン１２０の形成方法は、一実施の形態の図４〜図９を参照する。両実施の形態において同じ参照符号は、同一または類似した構成要素を示す。
【００４７】
図１２及び図１３を参照すれば、素子絶縁膜１３０上にフィン１２０の一部分を露出するトレンチ１６３を含む絶縁膜マスク１６５を形成する。例えば、素子絶縁膜１３０上にフィン１２０を取り囲む絶縁膜マスク層（図示せず）を形成する。次いで、絶縁膜マスク層を異方性エッチングしてフィン１２０の一部分を露出するトレンチ１６３を形成する。例えば、絶縁膜マスク１６５は、酸化膜を含みうる。トレンチ１６３によってフィン１２０の上端部１２０ａが所定の長さほど露出され、下端部１２０ｂの上端表面付近が露出されうる。トンネル１２２の内部には、絶縁膜マスク層の一部分１６５ａが除去されずに残留されうる。
【００４８】
図１４及び図１５を参照すれば、絶縁膜マスク１６５を等方性エッチングしてトレンチ１６３の幅を拡張し、絶縁膜マスク層の一部分１６５ａを除去してトンネル１２２を開放させる。例えば、かかる拡張及び開放段階は、湿式エッチングを利用することができる。
【００４９】
図１６及び図１７を参照すれば、トレンチ（図１４の１６３）によって露出されたフィン１２０部分の表面上に絶縁膜１５０を形成する。例えば、ゲート絶縁膜１５０は、フィン１２０の上端部１２０ａの表面及びフィン１２０の下端部１２０ｂの上端表面に形成されうる。ゲート絶縁膜１５０は、熱酸化法またはＣＶＤ法によって形成されうる。
【００５０】
次いで、ゲート絶縁膜１５０が形成された結果物上に、トレンチ１６３を充填し、絶縁膜マスク１６５上に突出したゲート電極層１６０’を形成する。例えば、ゲート電極層１６０’は、ポリシリコン層、金属層、金属シリサイドまたはこれらの複合層を含み、ＣＶＤ法によって形成されうる。
【００５１】
図１８及び図１９を参照すれば、ゲート電極層１６０’を絶縁膜マスク１６５が露出されるまで平坦化し、トレンチ（図１４の１６３）内に充填されたゲート電極１６０を形成する。ゲート電極１６０は、フィン１２０の上端部１２０ａを取り囲み、下端部１２０ｂの上端表面及び素子絶縁膜１３０上に形成されうる。
【００５２】
前述した本発明の他の実施の形態によれば、フィン−ＦＥＴは、バルク半導体基板を利用してＧＡＡ構造を持つように製造することができる。これにより、本発明の実施の形態によるＧＡＡ構造のフィン−ＦＥＴの製造方法は、従来のＳＯＩウェーハまたはエピ層を利用した製造方法より製造コストを低減することができる。
【００５３】
発明の特定の実施の形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、上述した実施の形態に限定されず、本発明の技術的思想内で当業者が上述した実施の形態を組合わせて実施するなど、様々な修正及び変更が可能である。
【産業上の利用可能性】
【００５４】
本発明は、半導体素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施の形態によるフィン−ＦＥＴを示す斜視図である。
【図２】図１のフィン−ＦＥＴのＩＩ−ＩＩ'線の断面図である。
【図３】図１のフィン−ＦＥＴのＩＩＩ−ＩＩＩ'線の断面図である。
【図４】本発明の一実施の形態によるフィン−ＦＥＴの製造方法を示す斜視図である。
【図５】本発明の一実施の形態によるフィン−ＦＥＴの製造方法を示す斜視図である。
【図６】本発明の一実施の形態によるフィン−ＦＥＴの製造方法を示す斜視図である。
【図７】本発明の一実施の形態によるフィン−ＦＥＴの製造方法を示す斜視図である。
【図８】本発明の一実施の形態によるフィン−ＦＥＴの製造方法を示す斜視図である。
【図９】本発明の一実施の形態によるフィン−ＦＥＴの製造方法を示す斜視図である。
【図１０】本発明の一実施の形態によるフィン−ＦＥＴの製造方法を示す斜視図である。
【図１１】本発明の一実施の形態によるフィン−ＦＥＴの製造方法を示す斜視図である。
【図１２】本発明の他の実施の形態によるフィン−ＦＥＴの製造方法を示す斜視図である。
【図１３】図１２の構造に対する断面図である
【図１４】本発明の他の実施の形態によるフィン−ＦＥＴの製造方法を示す斜視図である。
【図１５】図１４の構造に対する断面図である
【図１６】本発明の他の実施の形態によるフィン−ＦＥＴの製造方法を示す斜視図である。
【図１７】図１６の構造に対する断面図である
【図１８】本発明の他の実施の形態によるフィン−ＦＥＴの製造方法を示す斜視図である。
【図１９】図１８の構造に対する断面図である
【符号の説明】
【００５６】
１０５  ボディー
１１０、１１５  支柱
１１２、１１７   陥没領域
１２０  フィン
１２０ａ  フィンの上端部 
１２０ｂ  フィンの下端部
１２２  トンネル
１３０  素子絶縁膜
１５０  ゲート絶縁膜
１６０  ゲート電極
【図１】
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【図２】
2007173784.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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