(57)【要約】【課題】金属シリサイド膜からなるゲート電極を有するＭＩＳＦＥＴの製造工程において、歩留まりを向上させることのできる技術を提供する。【解決手段】半導体基板１上にゲート絶縁膜５を形成し、このゲート絶縁膜５上にポリシリコン膜よりなるシリコンゲート電極６ａ、６ｂを形成する。そして、シリコンゲート電極６ａ、６ｂを覆うように酸化シリコン膜１２を形成した後、酸化シリコン膜１２の表面をＣＭＰ法で研磨することにより、シリコンゲート電極６ａ、６ｂの表面を露出する。続いて、酸化シリコン膜１２上にパターニングした絶縁膜１３を形成する。その後、酸化シリコン膜１２および絶縁膜１３上に密着膜１４を形成する。次に、密着膜１４上にニッケル膜１５を形成する。そして、密着膜１４を介してシリコンゲート電極６ａとニッケル膜１５とをシリサイド反応させる。【選択図】図１１
2007109860.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に酸化シリコン膜より誘電率の高いゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にシリコンゲート電極を形成する工程と、
（ｃ）前記半導体基板上に前記シリコンゲート電極の膜厚よりも厚い膜厚の絶縁膜を形成する工程と、
（ｄ）前記絶縁膜の表面を平坦化することにより、前記シリコンゲート電極の表面を露出する工程と、
（ｅ）露出した前記シリコンゲート電極を含む前記絶縁膜上に密着膜を形成する工程と、
（ｆ）前記密着膜上に金属膜を形成する工程と、
（ｇ）前記半導体基板を加熱して前記シリコンゲート電極と前記金属膜とを反応させることにより、金属シリサイド膜からなるゲート電極を形成する工程と、
（ｈ）未反応の前記金属膜および前記密着膜を順次、除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記密着膜は、チタン膜、ハフニウム膜、ジルコニウム膜またはタンタル膜のいずれかであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記密着膜の膜厚は、５ｎｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜は酸化シリコン膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極を構成する前記金属シリサイド膜において、金属原子に対するシリコン原子の組成比が１未満であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極は、ｐチャネル型ＭＩＳＦＥＴを構成するゲート電極であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜は、Ｈｆ−Ｏ、Ｈｆ−Ｏ−Ｎ、Ｈｆ−Ｓｉ−Ｏ、Ｈｆ−Ｓｉ−Ｏ−Ｎ、Ｈｆ−Ａｌ−Ｏ、Ｌａ２Ｏ３、Ｌａ−Ｏ−Ｎ、Ｌａ−Ｓｉ−Ｏ、Ｌａ−Ｓｉ−Ｏ−Ｎ、Ｙ２Ｏ３、Ｙ−Ｏ−Ｎ、Ｙ−Ｓｉ−Ｏ、Ｙ−Ｓｉ−Ｏ−Ｎ、Ｇｄ２Ｏ３、Ｇｄ−Ｏ−Ｎ、Ｇｄ−Ｓｉ−Ｏ、Ｇｄ−Ｓｉ−Ｏ−Ｎのいずれかを主成分とする膜から形成されていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記金属膜は、プラチナ膜、ニッケル膜、ルテニウム膜またはイリジウム膜のいずれかから形成されていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
半導体基板の第１領域にｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第２領域にｐチャネル型ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上に酸化シリコン膜より誘電率の高いゲート絶縁膜を形成する工程と、
（ｂ）前記第１領域の前記ゲート絶縁膜上に前記ｎチャネル型ＭＩＳＦＥＴの第１シリコンゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に前記ｐチャネル型ＭＩＳＦＥＴの第２シリコンゲート電極を形成する工程と、
（ｃ）前記半導体基板上に、前記第１シリコンゲート電極および前記第２シリコンゲート電極よりも厚い膜厚の第１絶縁膜を形成する工程と、
（ｄ）前記第１絶縁膜の表面を平坦化することにより、前記第１シリコンゲート電極および前記第２シリコンゲート電極の表面を露出する工程と、
（ｅ）前記第２シリコンゲート電極を覆う第２絶縁膜を選択的に形成する工程と、
（ｆ）前記第１シリコンゲート電極上および前記第２絶縁膜上に第１金属膜を形成する工程と、
（ｇ）前記半導体基板を加熱することにより、前記第１シリコンゲート電極と前記第１金属膜を反応させて第１金属シリサイド膜からなる第１ゲート電極を形成する工程と、
（ｈ）未反応の前記第１金属膜および前記第２絶縁膜を順次、除去する工程と、
（ｉ）前記第１ゲート電極を覆う第３絶縁膜を選択的に形成する工程と、
（ｊ）露出した前記第２シリコンゲート電極を含む前記第１絶縁膜および前記第３絶縁膜上に第１密着膜を形成する工程と、
（ｋ）前記第１密着膜上に第２金属膜を形成する工程と、
（ｌ）前記半導体基板を加熱することにより、前記第２シリコンゲート電極と前記第２金属膜を反応させて第２金属シリサイド膜からなる第２ゲート電極を形成する工程と、
（ｍ）未反応の前記第２金属膜および前記第１密着膜を順次、除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２金属膜の膜厚は、前記第１金属膜の膜厚よりも厚いことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第２金属膜の膜厚は、金属原子に対するシリコン原子の組成比が前記第２金属シリサイド膜において１になる最小限の金属膜厚の３倍以上であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第１金属シリサイド膜において、金属原子に対するシリコン原子の組成比が１であり、前記第２金属シリサイド膜において、金属原子に対するシリコン原子の組成比が１未満であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１３】
さらに、露出した前記第１シリコンゲート電極を含む前記第１絶縁膜および前記第２絶縁膜上に第２密着膜を形成し、前記第２密着膜上に前記第１金属膜を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
（ａ）半導体基板上に酸化シリコン膜より誘電率の高いゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にシリコンゲート電極を形成する工程と、
（ｃ）前記半導体基板上に前記シリコンゲート電極の膜厚よりも厚い膜厚の絶縁膜を形成する工程と、
（ｄ）前記絶縁膜の表面を平坦化することにより、前記シリコンゲート電極の表面を露出する工程と、
（ｅ）露出した前記シリコンゲート電極上に金属膜を形成する工程と、
（ｆ）前記半導体基板を加熱して前記シリコンゲート電極と前記金属膜とを反応させることにより、金属シリサイド膜からなるゲート電極を形成する工程とを備え、
前記金属膜を、前記半導体基板を加熱した状態で成膜することを特徴とする半導体装置の製造方法。
【請求項１５】
前記金属膜を、スパッタリング法を用いて成膜することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記半導体基板の温度を１００℃以上５００℃以下にした状態で、前記金属膜を成膜することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１７】
（ａ）半導体基板上に酸化シリコン膜より誘電率の高いゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にシリコンゲート電極を形成する工程と、
（ｃ）前記半導体基板上に前記シリコンゲート電極の膜厚よりも厚い膜厚の絶縁膜を形成する工程と、
（ｄ）前記絶縁膜の表面を平坦化することにより、前記シリコンゲート電極の表面を露出する工程と、
（ｅ）前記絶縁膜の表面を粗面化する工程と、
（ｆ）粗面化した前記絶縁膜上に金属膜を形成する工程と、
（ｇ）前記半導体基板を加熱して前記シリコンゲート電極と前記金属膜とを反応させることにより、金属シリサイド膜からなるゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１８】
前記（ｅ）工程は、イオン衝撃により前記絶縁膜の表面を粗面化することを特徴とする請求項１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、金属シリサイド膜をゲート電極に使用したＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＣＭＩＳ（Complementary Metal Insulator Semiconductor）回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴは、ゲート絶縁膜として酸化シリコン膜を用いている。そして、このゲート絶縁膜上に形成されるゲート電極に、ポリシリコン膜、あるいはポリシリコン膜上にタングステンシリサイド膜やコバルトシリサイド膜などの金属シリサイド膜を重ねた積層膜（ポリサイド膜）を用いている。
【０００３】
ところが、近年、ＭＩＳＦＥＴの微細化に伴って、ゲート絶縁膜の薄膜化が急速に進んできている。ゲート絶縁膜の膜厚が薄くなると、トンネル効果により、電子がゲート絶縁膜中を通り抜ける現象が生じる。このため、ＭＩＳＦＥＴのリーク電流が増大する問題点が発生する。
【０００４】
そこで、ゲート絶縁膜として酸化シリコン膜より誘電率の高い高誘電体膜を使用することが検討されている。ゲート絶縁膜に高誘電体膜を使用した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を（高誘電体膜の誘電率／酸化シリコン膜の誘電率）倍だけ厚くすることができる。このため、リーク電流を低減することができる（例えば、特許文献１参照）。
【特許文献１】特開２００２−３１４０７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ゲート絶縁膜を高誘電体膜から構成した場合、ゲート電極をポリシリコン膜あるいはポリサイド膜から構成すると、しきい値電圧が上昇する問題点が発生する。しきい値電圧の上昇は、ゲート絶縁膜を酸化シリコン膜から構成している場合は見られなかった現象であり、ゲート絶縁膜を高誘電体膜から構成することにより発生した現象である。すなわち、酸化シリコン膜や酸窒化シリコン膜からなるゲート絶縁膜上に形成されたゲート電極の仕事関数は、ゲート電極の材料自体の仕事関数となる。これに対し、ハフニウム酸化物に代表される高誘電体膜を用いた場合、高誘電体膜上に形成されたゲート電極の仕事関数は、ゲート電極の材料自体の仕事関数から変動することが知られており、フェルミレベルピニングとして解釈されている。このように、高誘電体膜をゲート絶縁膜として使用した場合、ゲート電極の仕事関数が変動し、ＭＩＳＦＥＴのしきい値電圧の上昇をもたらす。フェルミレベルピニングは、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのいずれでも生じるが、特にｐチャネル型ＭＩＳＦＥＴで顕著に現われる。
【０００６】
そこで、ゲート電極としてポリシリコン膜を使用せずに、金属シリサイド膜を使用する技術が検討されている。例えば、ｎチャネル型ＭＩＳＦＥＴのゲート電極として、ニッケルシリサイド膜からなるフルシリサイド電極を使用する。フルシリサイド電極とは、金属原子に対するシリコン原子の組成比がほぼ１である金属シリサイド膜から形成されるゲート電極である。ニッケルシリサイド膜の場合の組成はＮｉＳｉである。これに対し、ｐチャネル型ＭＩＳＦＥＴのゲート電極として、ニッケルシリサイド膜からなるパーシャルシリサイド電極を使用する。パーシャルシリサイド電極とは、金属原子に対するシリコン原子の組成比が１未満である金属シリサイド膜から形成されるゲート電極である。ニッケルシリサイド膜の場合の組成は（ＮｉＳｉｘ：ｘ＜１）であり、例えば、Ｎｉ３Ｓｉを挙げることができる。このように、ｎチャネル型ＭＩＳＦＥＴのゲート電極をフルシリサイド電極から形成し、ｐチャネル型ＭＩＳＦＥＴのゲート電極をパーシャルシリサイド電極から形成することにより、ゲート絶縁膜に高誘電体膜を用いた場合であっても、それぞれ、しきい値電圧を低減することができる。
【０００７】
ニッケルシリサイド膜などからなるフルシリサイド電極およびパーシャルシリサイド電極は、ポリシリコン膜を使用してゲート電極を形成した後、比較的低温のシリサイド反応によって形成可能であることから、ポリシリコン膜をゲート電極として形成するプロセスと整合性の良い電極である。
【０００８】
具体的に、ｐチャネル型ＭＩＳＦＥＴとして、パーシャルシリサイド電極を形成する工程の一例について説明する。まず、半導体基板上に高誘電体膜よりなるゲート絶縁膜を形成し、このゲート絶縁膜上にポリシリコン膜を形成する。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜よりなるシリコンゲート電極を形成する。そして、シリコンゲート電極に整合してソース領域およびドレイン領域を形成した後、シリコンゲート電極を覆うように半導体基板上に絶縁膜を形成する。次に、絶縁膜の表面を平坦化して、シリコンゲート電極の表面を露出する。続いて、露出したシリコンゲート電極上を含む絶縁膜上にニッケル膜あるいはプラチナ膜などの金属膜を成膜する。そして、半導体基板を加熱処理することにより、シリコンゲート電極と金属膜とを反応させて、例えば、金属原子に対するシリコン原子の組成比が１未満であるパーシャルシリサイド電極を形成する。パーシャルシリサイド電極は、シリコンゲート電極の厚さに比べて金属膜の膜厚を充分厚くすることにより形成することができる。
【０００９】
ここで、金属膜を成膜しているが、この金属膜はポリシリコン膜よりなるシリコンゲート電極上だけでなく、シリコンゲート電極の表面を露出している絶縁膜上に形成される。特に、シリコンゲート電極の表面が露出している領域はわずかであり、大部分が絶縁膜となっている領域に金属膜が成膜される。絶縁膜は、例えば酸化シリコン膜から形成される一方、金属膜はニッケル膜やプラチナ膜から形成される。酸化シリコン膜上に形成されたニッケル膜やプラチナ膜は、密着性に乏しい。このため、例えば４００℃程度のシリサイド反応工程や、シリサイド反応工程後の未反応のニッケル膜やプラチナ膜を除去するＣＭＰ（Chemical Mechanical Polishing）工程で、膜剥がれが生じる。膜剥がれ生じると異物が発生し、半導体装置の製造工程の歩留まり低下が生じる問題点が発生する。また、製造装置の管理コストの上昇を招く問題点がある。
【００１０】
本発明の目的は、金属シリサイド膜からなるゲート電極を有するＭＩＳＦＥＴの製造工程において、歩留まりを向上させることのできる技術を提供することにある。
【００１１】
また、金属シリサイド膜からなるゲート電極を有するＭＩＳＦＥＴの製造工程において、製造装置の管理コストの低減を実現できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明による半導体装置の製造方法は、（ａ）半導体基板上に酸化シリコン膜より誘電率の高いゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上にシリコンゲート電極を形成する工程と、（ｃ）前記半導体基板上に前記シリコンゲート電極の膜厚よりも厚い膜厚の絶縁膜を形成する工程とを備える。そして、（ｄ）前記絶縁膜の表面を平坦化することにより、前記シリコンゲート電極の表面を露出する工程と、（ｅ）露出した前記シリコンゲート電極を含む前記絶縁膜上に密着膜を形成する工程と、（ｆ）前記密着膜上に金属膜を形成する工程とを備える。さらに、（ｇ）前記半導体基板を加熱して前記シリコンゲート電極と前記金属膜とを反応させることにより、金属シリサイド膜からなるゲート電極を形成する工程と、（ｈ）未反応の前記金属膜および前記密着膜を順次、除去する工程とを備えるものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
シリコンゲート電極の表面を露出した絶縁膜上に密着膜を形成する。そして、密着膜上に金属膜を成膜した後、半導体基板を加熱する。これにより、シリコンゲート電極と金属膜を反応させて金属シリサイド膜よりなるゲート電極を形成する。このように、絶縁膜上に密着膜を設けたので、金属膜と絶縁膜とが密着膜を介して充分に密着する。したがって、シリサイド反応工程などで金属膜が剥がれることを抑制でき、製造歩留まりの向上および製造装置の管理コストの低減を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。まず、図１に示すように、ｐ型の単結晶シリコンからなる半導体基板１の主面に周知のＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離領域２を形成する。素子分離領域２は、半導体基板１に溝を形成した後、この溝内に酸化シリコン膜を埋め込み、半導体基板１の表面を化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いて研磨することにより形成することができる。
【００２３】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴ形成領域にホウ素をイオン注入し、半導体基板１のｐチャネル型ＭＩＳＦＥＴ形成領域にリンをイオン注入する。続いて、半導体基板１に対して熱処理を施すことにより、ホウ素およびリンを半導体基板１内に拡散させて、ｐ型ウェル３およびｎ型ウェル４を形成する。
【００２４】
そして、ｐ型ウェル３とｎ型ウェル４のそれぞれの表面に、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物をイオン注入する。その後、図２に示すように、ｐ型ウェル３とｎ型ウェル４のそれぞれの表面に、ハフニウムアルミネート膜からなるゲート絶縁膜５を形成する。ハフニウムアルミネート膜は、ＣＶＤ（Chemical Vapor Deposition）法あるいは原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法を使用して形成することができる。
【００２５】
従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性が優れているとの観点から、ゲート絶縁膜として酸化シリコン膜が使用されている。
【００２６】
しかし、素子の微細化に伴い、ゲート絶縁膜の膜厚について極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート電極として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００２７】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００２８】
例えば、高誘電体膜として、ハフニウム酸化物の一つであるハフニウムアルミネート膜（ＨｆＡｌＯＮ膜）が使用されるが、ハフニウムアルミネート膜に代えて、酸化ハフニウム膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、ハフニウムアルミネート膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、ハフニウムアルミネート膜を用いた場合と同様の効果が得られる。
【００２９】
さらに、高誘電体膜として、Ｌａ２Ｏ３、Ｌａ−Ｏ−Ｎ、Ｌａ−Ｓｉ−Ｏ、Ｌａ−Ｓｉ−Ｏ−Ｎ、Ｙ２Ｏ３、Ｙ−Ｏ−Ｎ、Ｙ−Ｓｉ−Ｏ、Ｙ−Ｓｉ−Ｏ−Ｎ、Ｇｄ２Ｏ３、Ｇｄ−Ｏ−Ｎ、Ｇｄ−Ｓｉ−Ｏ、Ｇｄ−Ｓｉ−Ｏ−Ｎのいずれかを主成分とする膜から形成するようにしてもよい。
【００３０】
次に、図３に示すように、ゲート絶縁膜５上にポリシリコン膜６を形成する。ポリシリコン膜６は、例えばＣＶＤ法を使用して形成することができ、その膜厚は、例えば５０ｎｍである。続いて、図４に示すように、フォトリソグラフィ技術およびエッチング技術を使用してシリコンゲート電極（第１シリコンゲート電極）６ａおよびシリコンゲート電極（第２シリコンゲート電極）６ｂを形成する。このシリコンゲート電極６ａ、６ｂはポリシリコン膜６から形成されている。
【００３１】
その後、図５に示すように、ｐ型ウェル３内にリンまたは砒素をイオン注入することにより、低濃度ｎ型不純物拡散領域７をシリコンゲート電極６ａに整合して形成する。同様に、ｎ型ウェル４内にホウ素をイオン注入することにより、低濃度ｐ型不純物拡散領域８をシリコンゲート電極６ｂに整合して形成する。そして、シリコンゲート電極６ａ、６ｂの両側の側壁にサイドウォール９を形成する。サイドウォール９は、半導体基板１上に、例えばＣＶＤ法を使用して酸化シリコン膜を形成し、形成した酸化シリコン膜を異方性エッチングすることにより形成する。
【００３２】
次に、図６に示すように、ｐ型ウェル３内にリンまたは砒素をイオン注入し、ｎ型ウェル４内にホウ素をイオン注入する。その後、半導体基板に熱処理を施して、この不純物を拡散させることにより、ｐ型ウェル３内に高濃度ｎ型不純物拡散領域１０を形成し、ｎ型ウェル４内に高濃度ｐ型不純物拡散領域１１を形成する。このとき、高濃度ｎ型不純物拡散領域１０および高濃度ｐ型不純物拡散領域１１はサイドウォール９に整合して形成される。
【００３３】
高濃度ｎ型不純物拡散領域１０には、低濃度ｎ型不純物拡散領域７に比べて不純物が高濃度に導入されている。高濃度ｎ型不純物拡散領域１０および低濃度ｎ型不純物拡散領域７により、ｎチャネル型ＭＩＳＦＥＴのソース領域とドレイン領域が形成される。ソース領域およびドレイン領域を高濃度ｎ型不純物拡散領域１０と低濃度ｎ型不純物拡散領域７で形成しているのは、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とするためである。ＬＤＤ構造にすることにより、シリコンゲート電極６ａの端部下における電界集中を緩和することができる。同様に、ｐチャネル型ＭＩＳＦＥＴのソース領域とドレイン領域は高濃度ｐ型不純物拡散領域１１と低濃度ｐ型不純物拡散領域８から形成されている。
【００３４】
続いて、図７に示すように、半導体基板１上にシリコンゲート電極６ａ、６ｂよりも厚い膜厚の酸化シリコン膜（絶縁膜、第１絶縁膜）１２を形成する。すなわち、シリコンゲート電極６ａ、６ｂを覆うように酸化シリコン膜１２を形成する。酸化シリコン膜１２は、例えばＣＶＤ法を使用して形成することができる。その後、図８に示すように、ＣＭＰ法を用いて酸化シリコン膜１２の表面を研磨および平坦化することにより、シリコンゲート電極６ａ、６ｂの表面を酸化シリコン膜１２の表面から露出する。
【００３５】
次に、シリコンゲート電極６ａ、６ｂの表面が露出した酸化シリコン膜１２上に絶縁膜（第２絶縁膜）１３を形成した後、図９に示すように、フォトリソグラフィ技術およびエッチング技術を使用して絶縁膜１３をパターニングする。パターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域上にだけ、絶縁膜１３が残るように行なわれる。つまり、絶縁膜１３を選択的に形成することにより、シリコンゲート電極６ｂ上を含むｐチャネル型ＭＩＳＦＥＴ形成領域を絶縁膜１３で覆うようにする。
【００３６】
続いて、図１０に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているシリコンゲート電極６ａを含む酸化シリコン膜１２およびｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている絶縁膜１３上に密着膜（第２密着膜）１４を形成する。そして、図１１に示すように、この密着膜１４上にニッケル膜（第１金属膜）１５を形成する。このように、酸化シリコン膜１２とニッケル膜１５の間に密着膜１４を形成する点が本発明の特徴の一つである。従来は、密着膜１４は存在せずに、酸化シリコン膜１２上に直接、ニッケル膜１５が形成されていた。シリコンゲート電極６ａを構成するポリシリコン膜とニッケル膜１５との密着性は良好であるが、酸化シリコン膜１２とニッケル膜１５の密着性は低いことが判明している。このため、後述するシリサイド反応工程や未反応のニッケル膜１５を除去するＣＭＰ工程で、酸化シリコン膜１２からニッケル膜１５が剥がれて異物が発生していた。膜剥がれによる異物発生は、製造工程の歩留まりを低下させるとともに製造装置の管理コストの増大を招く。特に、半導体基板１のうちシリコンゲート電極６ａが露出している領域はわずかであり、大部分は酸化シリコン膜１２あるいは絶縁膜１３で覆われている。したがって、ニッケル膜１５の大部分は密着力の低い酸化シリコン膜１２あるいは絶縁膜１３上に形成されることになるので、ニッケル膜１５と酸化シリコン膜１２との密着性の低さが問題となる。
【００３７】
そこで、本実施の形態１では、酸化シリコン膜１２および絶縁膜１３上に密着膜１４を形成し、この密着膜１４上にニッケル膜１５を形成している。つまり、密着力の低い酸化シリコン膜１２とニッケル膜１５の直接接触を避けている。密着膜１４は、例えばチタン膜、ハフニウム膜、ジルコニウム膜またはタンタル膜などから形成され、その膜厚は、例えば５ｎｍ以下である。密着膜１４は、例えばスパッタリング法を使用して形成することができる。このような材料から構成される密着膜１４によれば、酸化シリコン膜１２や絶縁膜１３との密着性が良好であるとともに、ニッケル膜１５との密着性も良好である。したがって、シリサイド反応時の熱処理工程あるいは未反応のニッケル膜１５を除去するＣＭＰ工程において、ニッケル膜１５の膜剥がれを防止することができる。このため、ニッケル膜１５の膜剥がれによる異物発生を抑制することができ、製造工程の歩留まり向上を図ることができる。さらに、製造装置の管理コストの低減を図ることも可能となる。
【００３８】
図１１に示すように、密着膜１４上にはニッケル膜１５が形成されるが、このニッケル膜１５は、例えばスパッタリング法を使用して形成することができる。ニッケル膜１５の膜厚は、例えば３５ｎｍである。このとき、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているシリコンゲート電極６ａ上には、密着膜１４を介してニッケル膜１５が形成されている。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているシリコンゲート電極６ｂ上には、絶縁膜１３が形成され、この絶縁膜１３上に密着膜１４およびニッケル膜１５が形成されている。
【００３９】
次に、半導体基板１に対して、例えば４００℃程度の熱処理を施す。これにより、密着膜１４を介したシリコンゲート電極６ａとニッケル膜１５との間でシリサイド反応が進行し、ニッケルシリサイド膜よりなるゲート電極１６が形成される。シリコンゲート電極６ａに対するニッケル膜１５の膜厚を約６割から７割に設定することにより、シリコンゲート電極６ａとニッケル膜１５との反応で形成されたニッケルシリサイド膜は、ニッケル原子に対するシリコン原子の比がほぼ１となる（ＮｉＳｉｘ：ｘ＝１）。つまり、ゲート電極１６は、ニッケル原子に対するシリコン原子の比がほぼ１であるフルシリサイド電極から構成されることになる。
【００４０】
ここで、ニッケルシリサイド膜において、ニッケル原子に対するシリコン原子の組成比をほぼ１とすることが望ましい。シリコン原子の組成比を１未満にしてもよいが、ｎチャネル型ＭＩＳＦＥＴでは、相対的なニッケル原子比の増加に伴ってゲート電極１６の仕事関数は増加する方向に変化する。このため、ニッケル原子比の増加に伴って、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧は上昇する。しきい値電圧の増加を抑制するには、ニッケル原子に対するシリコン原子の組成比をほぼ１にすることが望ましい。この金属原子に対するシリコン原子の組成比は、他の金属シリサイド膜を用いる場合も同様である。つまり、ニッケル膜１５に代えて、例えばプラチナ膜、ルテニウム膜またはイリジウム膜などから金属膜を形成してもよい。この場合も、密着膜１４との密着性は良好であるので、膜剥がれによる異物発生を抑制することができる。
【００４１】
次に、未反応のニッケル膜１５および密着膜１４を順次、例えば希フッ酸などの薬液あるいはＣＭＰ法を使用して除去した後、酸化シリコン膜１２上に絶縁膜（第３絶縁膜）１７を形成する。そして、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用して絶縁膜１７をパターニングする。パターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域にだけ、絶縁膜１７が残るように行なわれる。
【００４２】
続いて、図１３に示すように、パターニングした絶縁膜１７および酸化シリコン膜１２上に密着膜（第１密着膜）１８を形成する。この密着膜１８は、例えばチタン膜、ハフニウム膜、ジルコニウム膜またはタンタル膜などから形成され、その膜厚は、例えば５ｎｍ以下である。密着膜１８は、例えばスパッタリング法を使用して形成することができる。
【００４３】
次に、図１４に示すように、密着膜１８上にニッケル膜（第２金属膜）１９を形成する。このニッケル膜１９は、例えばスパッタリング法を用いて形成することができ、その膜厚は、８０ｎｍ以上である。この膜厚範囲は、金属原子に対するシリコン原子の組成比が１になる最小限の金属膜厚（５０ｎｍのシリコンゲート電極に対するＮｉの最小限の金属膜厚は２８ｎｍ）の３倍以上としている。
【００４４】
そして、半導体基板１に対して、例えば４００℃程度の熱処理を施す。これにより、密着膜１８を介したシリコンゲート電極６ｂとニッケル膜１９との間でシリサイド反応が進行し、ニッケルリッチシリサイド膜よりなるゲート電極２０が形成される。シリコンゲート電極６ｂの膜厚（５０ｎｍ）に比べてニッケル膜の膜厚（８０ｎｍ以上）が充分に厚くなっているので、シリコンゲート電極６ｂとニッケル膜１９との反応で形成されたニッケルシリサイド膜は、ニッケル原子に対するシリコン原子の組成比が１未満になる（ＮｉＳｉｘ：ｘ＜１）。つまり、ゲート電極２０は、ニッケル原子に対するシリコン原子の組成比が１未満であるパーシャルシリサイド電極から構成されることになる。すなわち、ｐチャネル型ＭＩＳＦＥＴのゲート電極２０はパーシャルシリサイド電極から構成される。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域には、絶縁膜１７が形成されているので、本工程でのシリサイド反応は進行しない。したがって、ｎチャネル型ＭＩＳＦＥＴのゲート電極１６はフルシリサイド電極のままである。
【００４５】
本実施の形態１において、ｐチャネル型ＭＩＳＦＥＴのゲート電極２０は、ニッケルリッチシリサイド膜から形成されている。これは以下に示す理由による。ゲート絶縁膜５として高誘電体膜を使用し、ゲート電極としてポリシリコン膜を使用すると、フェルミレベルピニングにより、しきい値電圧の上昇が生じる。このしきい値電圧の上昇は、ｎチャネル型ＭＩＳＦＥＴよりもｐチャネル型ＭＩＳＦＥＴのほうが顕著に現われる。すなわち、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴともフェルミレベルピニングによりゲート電極の仕事関数が概ねＳｉ禁制帯の中央より伝導帯側によった位置に固定される。ｎチャネル型ＭＩＳＦＥＴでは、伝導帯近傍にゲート電極の仕事関数がある場合、しきい値電圧を低くすることができるが、フェルミレベルピニングにより、伝導帯近傍から上述した位置にゲート電極の仕事関数が移動したとしてもそれほど移動量は大きくない。このため、しきい値電圧の上昇はあるにしてもそれほど問題は生じない。これに対し、ｐチャネル型ＭＩＳＦＥＴでは、価電子帯近傍にゲート電極の仕事関数がある場合に、しきい値電圧を低くすることができる。ところが、フェルミレベルピニングにより、仕事関数が価電子帯近傍から上述した位置に移動すると、その移動量は、ｎチャネル型ＭＩＳＦＥＴに比べて大きくなる。したがって、ｐチャネル型ＭＩＳＦＥＴでは、しきい値電圧の上昇も大きくなり問題となる。
【００４６】
そこで、ｐチャネル型ＭＩＳＦＥＴでは、フェルミレベルピニングが、ゲート電極に含まれるシリコンの量を低減することにより緩和できることから、ｐチャネル型ＭＩＳＦＥＴのゲート電極としてニッケルリッチシリサイド膜を使用している。つまり、ニッケルリッチシリサイド膜の仕事関数は、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減するのに適しているので、ｐチャネル型ＭＩＳＦＥＴのゲート電極に使用される。ニッケルリッチシリサイド膜とは、ニッケル原子に対するシリコン原子の組成比が１未満である膜である。具体的に、ニッケルリッチシリサイド膜の組成は、例えばＮｉ３Ｓｉなどがある。
【００４７】
このようにｐチャネル型ＭＩＳＦＥＴのゲート電極２０をニッケルリッチシリサイド膜から構成するため、図１４に示すニッケル膜１９の膜厚（８０ｎｍ以上）を、ｎチャネル型ＭＩＳＦＥＴのゲート電極１６を形成する際に使用したニッケル膜１５の膜厚（３５ｎｍ）に比べて厚くしている。つまり、シリコンゲート電極６ｂの膜厚に比べて充分に厚い膜厚のニッケル膜１９を形成することにより、ニッケルリッチシリサイド膜を形成することができる。
【００４８】
ここで、ニッケル膜１９の膜厚は厚くなっているので、シリサイド反応時の熱処理工程あるいは未反応のニッケル膜１９を除去するＣＭＰ工程において、剥がれやすくなっている。つまり、図１１に示す３５ｎｍのニッケル膜１５に比べて８０ｎｍ以上のニッケル膜１９は膜厚が厚い分、剥がれやすくなっている。しかし、本実施の形態１では、酸化シリコン膜１２および絶縁膜１７上に直接ニッケル膜１９を形成せずに、密着膜１８を介して形成している。このため、膜厚の厚いニッケル膜１９であっても膜剥がれを防止することができる。膜厚が厚いニッケル膜１９の場合、膜剥がれが生じると、大きな異物が発生することになる。しかし、密着膜１８を形成しているので、異物発生を防止できる。このように、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴのゲート電極１６とｐチャネル型ＭＩＳＦＥＴのゲート電極２０を形成する両方の工程で密着膜１４あるいは密着膜１８を使用しているが、特に、膜厚が厚く剥がれやすいニッケル膜１９を使用するゲート電極２０の形成に有効である。すなわち、ｎチャネル型ＭＩＳＦＥＴのゲート電極１６を形成する際には、薄い膜厚のニッケル膜１５を使用するので、膜剥がれがそれほど問題にならない場合もある。したがって、ｎチャネル型ＭＩＳＦＥＴのゲート電極（フルシリサイド電極）１６を形成する際には、密着膜１４を設けることが望ましいが、必ずしも必須ではない。これに対し、ｐチャネル型ＭＩＳＦＥＴのゲート電極（パーシャルシリサイド電極）２０を形成する際には、密着膜１８を必ず設ける必要がある。これにより、ニッケル膜１９の膜剥がれに起因した異物の発生を防止でき、製造工程の歩留まり向上および製造装置の管理コストを低減することができる。
【００４９】
なお、ｐチャネル型ＭＩＳＦＥＴのゲート電極２０を形成する場合に、ニッケル膜１９を使用したが、これに代えて、例えばプラチナ膜、ルテニウム膜またはイリジウム膜などを用いてもよい。この場合も、密着膜１８との密着性は良好であるので、膜剥がれによる異物発生を抑制することができる。
【００５０】
次に、図１５に示すように、未反応のニッケル膜１９および密着膜１８を順次、例えば希フッ酸などの薬液あるいはＣＭＰ法を使用して除去する。
【００５１】
続いて、図１６に示すように、例えばＣＶＤ法を使用して酸化シリコン膜１２上に酸化シリコン膜２１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜１２および酸化シリコン膜２１にコンタクトホール２２を形成する。その後、コンタクトホール２２の内部を含む酸化シリコン膜２１上に、例えば、スパッタリング法を使用してチタン／窒化チタン膜２３ａを形成する。次に、チタン／窒化チタン膜２３ａ上に、例えばＣＶＤ法を使用してタングステン膜２３ｂを形成する。これにより、コンタクトホール２２の内部は、チタン／窒化チタン膜２３ａおよびタングステン膜２３ｂによって埋め込まれる。そして、酸化シリコン膜２１上に形成された
不要なチタン／窒化チタン膜２３ａおよびタングステン膜２３ｂをＣＭＰ法で除去することで、コンタクトホール２２の内部にだけ、チタン／窒化チタン膜２３ａおよびタングステン膜２３ｂを残し、プラグ２４を形成する。
【００５２】
次に、図１７に示すように、酸化シリコン膜２１上にチタン／窒化チタン膜２５ａ、アルミニウム膜２５ｂおよびチタン／窒化チタン膜２５ｃよりなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して積層膜をパターニングすることにより、配線２６を形成する。このようにして本実施の形態１における半導体装置を製造することができる。
【００５３】
ここで、シリコンゲート電極とニッケル膜との間に例えばチタン膜よりなる密着膜を形成すると、シリコンゲート電極とニッケル膜とのシリサイド反応を密着膜が阻害しないかが問題となる。すなわち、密着膜を設けない場合は、シリコンゲート電極とニッケル膜が直接接触しているので、半導体基板を加熱することで、シリサイド反応が進行する。一方、密着膜を設けた場合は、シリコンゲート電極とニッケル膜の間に密着膜が介在することになる。すると、半導体基板を加熱した際、シリコンゲート電極とニッケル膜の間でシリサイド反応が進行するかが問題となる。
【００５４】
そこで、シリコンゲート電極とニッケル膜の間に密着膜を設けても、シリコンゲート電極とニッケル膜との間のシリサイド反応に影響がないことを実験的に確かめた。以下に、実験結果について説明する。
【００５５】
図１８は、半導体基板に垂直な方向である深さとその深さに導入されている元素の濃度の関係を示したものである。横軸は、半導体基板に垂直な方向の深さを示したものである。この横軸において、半導体基板上にゲート絶縁膜が形成されており、このゲート絶縁膜上にシリコンゲート電極が形成されている。シリコンゲート電極上には、密着膜となるチタン膜が形成され、このチタン膜上にニッケル膜および窒化チタン膜が形成されている。図１８の横軸では、最上層に形成されている窒化チタン膜から下側に形成されている構造が順に示されている。なお、図１８では、シリサイド反応を生じさせる前の状態を示している。実験において、例えば、シリコンゲート電極の膜厚は５０ｎｍであり、このシリコンゲート電極上に形成されているチタン膜の膜厚を５ｎｍとしている。そして、チタン膜上に形成されているニッケル膜の膜厚は３５ｎｍになっている。
【００５６】
図１８に示すように、最上層には窒化チタン膜が形成されているので、チタンの濃度が高くなっている。そして、深さが進むにつれてチタンの濃度が減少しニッケルの濃度が高くなる。これは、窒化チタン膜の下層にニッケル膜が形成されているからである。ニッケル膜の上層に窒化チタン膜が形成されているのは、ニッケル膜の表面が酸化されるのを防止するためである。続いて、ニッケル膜の下層には密着膜であるチタン膜が形成されている。このため、チタンの濃度が高くなっている。そして、チタン膜の下層にはシリコンゲート電極が形成されているので、チタンの濃度が減少し、シリコンの濃度が高くなっている。さらに、シリコンゲート電極の下層には酸化シリコン膜よりなるゲート絶縁膜が形成されているので、シリコンおよび酸素の濃度が高くなっている。そして、ゲート絶縁膜の下層にはシリコンよりなる半導体基板が形成されているので、シリコンの濃度が高くなっている。なお、この実験では、ゲート絶縁膜として高誘電体膜ではなく酸化シリコン膜を使用しているが、シリサイド反応には影響がなく、ゲート絶縁膜が高誘電体膜である場合にも実験結果を適用することができる。
【００５７】
図１８に示す状態において、半導体基板を約４００℃で加熱する。図１９は、半導体基板を加熱した後における深さと濃度との関係を示したグラフである。図１９に示すように、密着膜であるチタン膜の濃度プロファイルがあまり変化せずに、ニッケル原子がシリコンゲート電極を構成するシリコン原子と反応してニッケルシリサイド膜よりなるゲート電極が形成されていることがわかる。つまり、ニッケル膜を構成するニッケル原子は、チタン膜を通り抜けて、シリコンゲート電極を構成するポリシリコン膜とシリサイド反応を起こしていることが確認された。
【００５８】
比較のために、密着膜を用いずに半導体基板を加熱した状態での深さと濃度との関係を図２０に示す。図２０では密着膜であるチタン膜がない状態で、ニッケルシリサイド膜よりなるゲート電極が形成されている様子が示されている。図１９と図２０を比較すると、ニッケルシリサイド膜の濃度プロファイルがほぼ変わらないことが判明した。この結果から、シリコンゲート電極と密着膜との間に密着膜を設けた場合であっても、密着膜を設けない場合と同様にシリサイド反応が進行することが確認された。さらに、密着膜を設けた場合のＭＩＳＦＥＴのフラットバンド電圧と密着膜を設けない場合のＭＩＳＦＥＴのフラットバンド電圧を比較したところ、変化がないことが確認された。つまり、密着膜を設けても、密着膜を設けない場合と同様の電気的特性を得ることができることがわかった。
【００５９】
以上のことから、密着膜を設けてもニッケル膜とシリコンゲート電極のシリサイド反応には影響を及ぼさないことがわかる。
【００６０】
（実施の形態２）
前記実施の形態１では、絶縁膜とニッケル膜との間に密着膜を設けることにより、絶縁膜とニッケル膜との間の密着力を向上させる例について説明した。本実施の形態２では、半導体基板を加熱した状態でニッケル膜を成膜することにより、絶縁膜とニッケル膜との
間の密着力を向上させる例について説明する。
【００６１】
本実施の形態２では、ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程を例に挙げて説明する。このゲート電極は、ニッケルリッチシリサイド膜から形成されるパーシャルシリサイド電極である。
【００６２】
本実施の形態２における半導体装置の製造工程は、前記実施の形態１における半導体装置の製造工程とほぼ同様であるので、主に異なる部分について説明する。図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用して絶縁膜１７をパターニングする。パターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域にだけ、絶縁膜１７が残るように行なわれる。
【００６３】
続いて、図２１に示すように、酸化シリコン膜１２および絶縁膜１７上にニッケル膜１９を形成する。このとき、ニッケル膜１９は、半導体基板１を加熱した状態で成膜される。このため、ニッケル膜１９の温度も高温の状態で成膜されることになる。
【００６４】
ニッケル膜１９と絶縁膜（酸化シリコン膜１２および絶縁膜１７）とが剥離する一つの原因は、ニッケル膜１９の内部応力に起因すると考えられる。この内部応力は、成膜温度に依存し、成膜温度がある程度高くなると減少すると考えられている。したがって、ニッケル膜１９を成膜する際、半導体基板１の温度を加熱することによってニッケル膜１９の内部に存在する応力を低減することができる。ニッケル膜１９の内部応力が低減できれば、ニッケル膜１９と絶縁膜（酸化シリコン膜１２および絶縁膜１７）との剥離を防止でき、密着力の向上を図ることができる。
【００６５】
ニッケル膜１９は、例えばスパッタリング法を使用して形成することができ、加熱する半導体基板１は、例えば、１００℃〜５００℃にすることが望ましい。なお、本実施の形態２では、ｐチャネル型ＭＩＳＦＥＴのゲート電極（パーシャルシリサイド電極）を形成する場合について説明したが、もちろんｎチャネル型ＭＩＳＦＥＴのゲート電極（フルシリサイド電極）を形成する場合も適用することができる。
【００６６】
その後、前記実施の形態１と同様に、半導体基板１を加熱してシリコンゲート電極６ｂとニッケル膜をシリサイド反応させる。これにより、ニッケルリッチシリサイド膜よりなるゲート電極２０を形成することができる。そして、未反応のニッケル膜１９を薬液あるいはＣＭＰによって除去する。
【００６７】
本実施の形態２においても、ニッケル膜１９と絶縁膜（酸化シリコン膜１２および絶縁膜１７）との密着性の向上を図ることができるので、前記実施の形態１と同様、ニッケル膜１９の膜剥がれに起因した異物の発生を防止できる。このため、製造工程の歩留まり向上および製造装置の管理コストを低減することができる。
【００６８】
本実施の形態２では、ニッケル膜を使用する例について説明したが、これに限らず、例えば、プラチナ膜、ルテニウム膜またはイリジウム膜などを使用する場合も適用できる。
【００６９】
（実施の形態３）
前記実施の形態２では、半導体基板を加熱した状態でニッケル膜を成膜する例について説明した。本実施の形態３では、絶縁膜の表面を粗面化した後、ニッケル膜を成膜する例について説明する。
【００７０】
本実施の形態３では、ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程を例に挙げて説明する。本実施の形態２における半導体装置の製造工程は、前記実施の形態１における半導体装置の製造工程とほぼ同様であるので、主に異なる部分について説明する。図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用して絶縁膜１７をパターニングする。パターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域にだけ、絶縁膜１７が残るように行なわれる。
【００７１】
続いて、図２２に示すように、酸化シリコン膜１２および絶縁膜１７の表面を粗面化する。絶縁膜（酸化シリコン膜１２および絶縁膜１７）の表面を粗面化するには、イオン衝撃を使用することができる。例えば、スパッタリング装置において、成膜位置ではなくターゲット配置位置に半導体基板を配置する。そして、アルゴンイオンを電界によって加速させてターゲット位置に配置されている半導体基板１に衝突させる。すると、アルゴンイオンの衝突により、半導体基板１上に形成されている酸化シリコン膜１２および絶縁膜１７の表面が削られる。これにより、酸化シリコン膜１２および絶縁膜１７の表面を粗面化することができる。なお、本実施の形態３では粗面化処理にイオン衝撃を用いているが、これに限定されることはなく、その他の方法を用いて酸化シリコン膜１２および絶縁膜１７の表面を粗面化してもよい。
【００７２】
次に、図２３に示すように、粗面化された酸化シリコン膜１２および絶縁膜１７上にニッケル膜１９を成膜する。ニッケル膜１９は、例えばスパッタリング法を使用して形成することができる。このとき、酸化シリコン膜１２および絶縁膜１７の表面が粗面化されているので、アンカー効果によりニッケル膜１９の密着力が向上する。
【００７３】
その後、前記実施の形態１と同様に、半導体基板１を加熱してシリコンゲート電極６ｂとニッケル膜をシリサイド反応させる。これにより、ニッケルリッチシリサイド膜よりなるゲート電極２０を形成することができる。そして、未反応のニッケル膜１９を薬液あるいはＣＭＰによって除去する。
【００７４】
このように本実施の形態３によれば、ニッケル膜１９と絶縁膜（酸化シリコン膜１２および絶縁膜１７）との密着性の向上を図ることができるので、前記実施の形態１と同様、ニッケル膜１９の膜剥がれに起因した異物の発生を防止できる。このため、製造工程の歩留まり向上および製造装置の管理コストを低減することができる。
【００７５】
また、粗面化処理およびニッケル膜１９の成膜を同一のスパッタリング装置を用いて連続処理できるので、酸化シリコン膜１２から露出しているシリコンゲート電極６ｂの表面における酸化を防止することができる。つまり、粗面化処理およびニッケル膜１９の成膜をスパッタリング装置の外部に搬出することなく連続処理できるので、半導体基板１が外部の大気にさらされることがない。したがって、粗面化処理を追加することによって、シリコンゲート電極の表面が酸化されることがないので、半導体装置の信頼性を向上させることができる。
【００７６】
なお、本実施の形態３では、ニッケル膜を使用する例について説明したが、これに限らず、例えば、プラチナ膜、ルテニウム膜またはイリジウム膜などを使用する場合も適用できる。また、本実施の形態３では、ｐチャネル型ＭＩＳＦＥＴのゲート電極（パーシャルシリサイド電極）を形成する場合について説明したが、もちろんｎチャネル型ＭＩＳＦＥＴのゲート電極（フルシリサイド電極）を形成する場合も適用することができる。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７８】
前記実施の形態では、ＣＭＩＳＦＥＴについて説明したが、ｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴだけを製造する場合にも適用することができる。
【産業上の利用可能性】
【００７９】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態１における半導体装置の製造工程を示す断面図である。
【図２】図１に続く半導体装置の製造工程を示す断面図である。
【図３】図２に続く半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】シリサイド反応前において、深さとその深さに導入されている元素の濃度の関係を示すグラフである。
【図１９】シリサイド反応後において、深さとその深さに導入されている元素の濃度の関係を示すグラフである。
【図２０】密着膜を用いない場合のシリサイド反応後において、深さとその深さに導入されている元素の濃度の関係を示すグラフである。
【図２１】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２２】実施の形態３における半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【００８１】
１  半導体基板
２  素子分離領域
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６  ポリシリコン膜
６ａ  シリコンゲート電極
６ｂ  シリコンゲート電極
７  低濃度ｎ型不純物拡散領域
８  低濃度ｐ型不純物拡散領域
９  サイドウォール
１０  高濃度ｎ型不純物拡散領域
１１  高濃度ｐ型不純物拡散領域
１２  酸化シリコン膜
１３  絶縁膜
１４  密着膜
１５  ニッケル膜
１６  ゲート電極
１７  絶縁膜
１８  密着膜
１９  ニッケル膜
２０  ゲート電極
２１  酸化シリコン膜
２２  コンタクトホール
２３ａ  チタン／窒化チタン膜
２３ｂ  タングステン膜
２４  プラグ
２５ａ  チタン／窒化チタン膜
２５ｂ  アルミニウム膜
２５ｃ  チタン／窒化チタン膜
２６  配線
【図１】
2007109860.tif 000003
【図２】
2007109860.tif 000004
【図３】
2007109860.tif 000005
【図４】
2007109860.tif 000006
【図５】
2007109860.tif 000007
【図６】
2007109860.tif 000008
【図７】
2007109860.tif 000009
【図８】
2007109860.tif 000010
【図９】
2007109860.tif 000011
【図１０】
2007109860.tif 000012
【図１１】
2007109860.tif 000013
【図１２】
2007109860.tif 000014
【図１３】
2007109860.tif 000015
【図１４】
2007109860.tif 000016
【図１５】
2007109860.tif 000017
【図１６】
2007109860.tif 000018
【図１７】
2007109860.tif 000019
【図１８】
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【図１９】
2007109860.tif 000021
【図２０】
2007109860.tif 000022
【図２１】
2007109860.tif 000023
【図２２】
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【図２３】
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