(57)【要約】【課題】エンデュランスやディスターブ等の故障モードによって引き起こされる可能性のある重大な事故や損害を未然に防止するための手段が講じられた不揮発性半導体記憶装置を提供する。【解決手段】メモリセルトランジスタＭＣに記憶されたデータの読み出しに用いる第１のセンスアンプ１０に加え、セル電流Icの状態を詳しく調べるために、第２，第３のセンスアンプ２０，３０を設ける。第２のセンスアンプ２０は、セル電流Icと第１の基準電流Iref1よりも大きい第２の基準電流Iref2とを比較する。また、第３のセンスアンプ３０では、第１の基準電流Ireｆ1よりも小さい第３の基準電流Iref3とを比較する。そして、各出力信号に基づいて、第１のセンスアンプ１０の出力信号の信頼度を判定する。その判定結果から、メモリセルトランジスタＭＣに故障モードが発生しているか否かを判定する。【選択図】図１
2007109322.tif 000002
【特許請求の範囲】
【請求項１】
電気的にデータの消去及び書込みが可能な不揮発性メモリセルトランジスタと、
前記不揮発性メモリセルトランジスタに流れるセル電流と第１の基準電流とを比較して第１の出力信号を出力する第１のセンスアンプと、
前記不揮発性メモリセルトランジスタに流れるセル電流と前記第１の基準電流よりも大きい第２の基準電流とを比較して第２の出力信号を出力する第２のセンスアンプと、
前記不揮発性メモリセルトランジスタに流れるセル電流と前記第２の基準電流よりも小さい第３の基準電流とを比較して第３の出力信号を出力する第３のセンスアンプと、
前記第１、第２及び第３の出力信号に基づいて、前記第１の出力信号の信頼度を判定し、その判定結果を出力する判定回路とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記判定回路は、前記前記第１、第２及び第３の出力信号が全て一致するか否かを判定することを特徴とする請求項１に記載の不揮発性半導体記憶装置
【請求項３】
定電流源と、この定電流源の定電流を分流する複数の分流トランジスタを備え、該分流トランジスタは、前記第１、第２、第３のセンスアンプの差動トランジスタとカレントミラーを構成することで、前記第１、第２、第３のセンスアンプの差動トランジスタにそれぞれ前記第１、第２及び第３の基準電流を流すことを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記判定回路による前記判定結果を報知する報知装置を備えることを特徴とする請求項１乃至請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記報知装置は、表示装置又は音声発生装置であることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、センスアンプを備えた不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、不揮発性メモリは、携帯電話機やデジタルカメラ等の民生品にとどまらず、高いデータ保持の信頼性が求められる車載、航空、医療機器、ＩＤカードなどにも採用されてきている。
【０００３】
一般的な不揮発性メモリとしてＥＥＰＲＯＭ（Electronically Erasable and Programmable Only Memory）が知られている。これは、フローティングゲート（浮遊ゲート）に所定の電荷量が蓄積されているか否かによって、２値又はそれ以上の多値のデジタルデータを記憶し、その電荷量に応じたチャネル領域の導通の変化を検知することで、デジタルデータを読み出すことができるものである。また、このＥＥＰＲＯＭは、半導体基板上にフローティングゲートとコントロールゲートとが順次積層された構造を持つスタックゲート型（Stacked-Gate Type）と、フローティングゲートとコントロールゲートとがともに半導体基板のチャネル領域と対向する構造をもつスプリットゲート型(Split-Gate Type)とに分類される。
【０００４】
図４は、不揮発性メモリの一例として、スプリットゲート型ＥＥＰＲＯＭの１つのメモリセルトランジスタ１００の構造を示す断面図である。Ｐ型半導体基板１０１の表面に所定間隔を隔ててｎ＋型のドレイン領域１０２及びｎ＋型のソース領域１０３が形成され、それらの間にチャネル領域１０４が形成されている。このチャネル領域１０４の一部上及びソース領域１０３の一部上には、ゲート絶縁膜１０５を介してフローティングゲート１０６が形成されている。フローティングゲート１０６上には、厚いシリコン酸化膜１０７が形成されている。
【０００５】
また、フローティングゲート１０６の側面及び厚いシリコン酸化膜１０７の上面の一部を被覆するようにトンネル絶縁膜１０８が形成されている。トンネル絶縁膜１０８上及びチャネル領域１０４の一部上にはコントロールゲート１０９（制御ゲート）が形成されている。
【０００６】
上述した構成のメモリセルトランジスタ１００の動作を説明すると以下の通りである。まず、データ「０」の書き込み時には、コントロールゲート１０９とソース領域１０３に所定の電源電圧（例えば、Ｐ型半導体基板１０１に０Ｖ、コントロールゲート１０９に２Ｖ、ソース領域１０３に１０Ｖ）を印加し、チャネル領域１０４に電流を流すことにより、ゲート絶縁膜１０５を通してフローティングゲート１０６にチャネルホットエレクトロン（Channel Hot Electron）を注入する。フローティングゲート１０６に注入されたチャネルホットエレクトロンは電荷としてフローティングゲート１０６内に保持される。
【０００７】
一方、前記メモリセルトランジスタ１００に記憶されたデータ「０」を消去する時には、ドレイン領域１０２及びソース領域１０３を接地し、コントロールゲート１０９に所定の電源電圧（例えば、１３Ｖ）を印加することにより、トンネル絶縁膜１０８にファウラー・ノルドハイム・トンネル電流（Fowler-Nordheim Tunneling Current）を流し、フローティングゲート１０６に蓄積された電子をコントロールゲート１０９へ引き抜く。この消去により、メモリセルトランジスタ１００に記憶されたデジタルデータは「１」になる。
【０００８】
また、前記メモリセルトランジスタ１００に記憶されたデータを読み出す時は、コントロールゲート１０９及びドレイン領域１０２に所定の電源電圧（例えば、５Ｖ）を印加する。すると、フローティングゲート１０６に蓄積された電子の電荷量に応じて、ソース・ドレイン間にセル電流Icが流れる。データ「０」が書き込まれている場合にはメモリセルトランジスタ１００のしきい値は高くなるので、セル電流Icは通常０μＡ程度に小さくなり、データ「１」が書き込まれている場合にはメモリセルトランジスタ１００のしきい値は低くなるので、セル電流Icは通常４０μＡ程度になる。
【０００９】
そして、このセル電流Icを所定のセンスアンプで基準電流Irefと比較することによって「０」のデータか、「１」のデータかの判定が行われる。例えば、基準電流Iref（＝２０μＡ）とした場合に、セル電流Icが２０μＡ以上の電流量であれば、センスアンプはそれを検出して電圧値５Ｖ（データ「１」）を出力し、２０μＡ以下の電流量であれば、電圧値０Ｖ（データ「０」）を出力する。
【００１０】
上述した技術は例えば、以下の特許文献に記載されている。
【特許文献１】特開２０００−１７３２７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述したような不揮発性メモリでは、データを保持しているメモリセルトランジスタの構造上、その使用に応じて、エンデュランス、ディスターブ、過消去、データリテンションなどの故障モードが潜在的に存在する。
【００１２】
これらの故障モードが発生すると、メモリセルトランジスタのしきい値電圧が変化する。例えば、データ「１」に対するセル電流Icが当初４０μＡ以上であったものが減少し、その一方で、データ「０」に対するセル電流Ｉcが当初０μＡであったものが上昇してしまう。そして、これにより、センスアンプの判定が逆転してしまい、本来のデータとは逆のデータを判定、出力してしまうという問題（以下、「誤読み出し」と称する）がある。
【００１３】
このような誤読み出しが、車載、航空、医療機器、ＩＤカードなどの高いデータ保持の信頼性が求められる不揮発性メモリで生じた場合には、重大な事故や損害が引き起こされ得る。
【００１４】
そこで、本発明は、上記故障モードによって引き起こされる可能性のある重大な事故や損害を未然に防止するための手段が講じられた不揮発性半導体記憶装置を提供するものである。
【課題を解決するための手段】
【００１５】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の不揮発性半導体記憶装置は、電気的にデータの消去及び書込みが可能な不揮発性メモリセルトランジスタと、前記不揮発性メモリセルトランジスタに流れるセル電流と第１の基準電流とを比較して第１の出力信号を出力する第１のセンスアンプと、前記不揮発性メモリセルトランジスタに流れるセル電流と前記第１の基準電流よりも大きい第２の基準電流とを比較して第２の出力信号を出力する第２のセンスアンプと、前記不揮発性メモリセルトランジスタに流れるセル電流と前記第２の基準電流よりも小さい第３の基準電流とを比較して第３の出力信号を出力する第３のセンスアンプと、前記第１、第２及び第３の出力信号に基づいて、前記第１の出力信号の信頼度を判定し、その判定結果を出力する判定回路を備えることを特徴とするものである。
【発明の効果】
【００１６】
本発明の不揮発性半導体記憶装置によれば、誤読み出しが発生する状況が近いか否かの情報を容易に得ることができる。従って、かかる情報をＬＳＩ外部の報知装置（例えば、モニタや音声装置）で知らせることで、誤読み出しが原因となって引き起こされる重大な事故や損害を未然に防止することが可能となる。
【００１７】
特に、高いデータ保持の信頼性が求められる車載、航空、医療機器、ＩＤカードなどの用途に用いる不揮発性半導体記憶装置として好適である。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の不揮発性半導体記憶装置について、図面を参照しながら説明する。
【００１９】
図１は、本発明の不揮発性半導体記憶装置の回路構成の一例を示している。図１において、ＭＣは既に説明したような不揮発性メモリのメモリセルトランジスタであり、ワード線選択信号ＷＬによって制御されている。ＳＴはメモリセルトランジスタＭＣに直列に接続され、ビット線選択信号ＳＥＬに応じて導通し、メモリセルトランジスタＭＣを選択する選択トランジスタである。図１では、選択トランジスタＳＴは１つだけ記載しているが、実際は複数の選択トランジスタが直列に接続されてデコーダを構成している。
【００２０】
１０はメモリセルトランジスタＭＣのソース・ドレイン間を流れるセル電流Icを第１の基準電流Iref1と比較する第１のセンスアンプである。第１のセンスアンプ１０は、一対の差動トランジスタＰ２，Ｐ３と、カレントミラーを構成するトランジスタＮ１，Ｎ２と、イネーブル信号ＥＮＢに応じて導通し、第１のセンスアンプ１０を活性化するトランジスタＮ３から構成されている。差動トランジスタＰ２は、選択トランジスタＳＴを介してメモリセルトランジスタＭＣと接続されたトランジスタＰ１とカレントミラーを構成しており、メモリセルトランジスタＭＣに流れるセル電流Icと同じ電流が差動トランジスタＰ２に流れる。
【００２１】
上述の第１の基準電流Iref1は第１の基準電流発生回路１１から発生される。この第１の基準電流発生回路１１は、一定のバイアス電流Ibiasを発生する定電流源１５と、このバイアス電流Ibiasを分流する２つの分流トランジスタＰ４，Ｐ５から構成され、これらの分流トランジスタＰ４，Ｐ５と第１のセンスアンプ１０の差動トランジスタＰ３とがカレントミラーを構成している。分流トランジスタＰ４，Ｐ５、差動トランジスタＰ３のトランジスタサイズが等しいとすると、分流トランジスタＰ４，Ｐ５にはそれぞれ１／２Ibiasの電流が流れ、これと等しい第１の基準電流Iref1（＝１／２Ibias）が差動トランジスタＰ３に流れることになる。したがって、第１のセンスアンプ１０は、メモリセルトランジスタＭＣに流れるセル電流Icと第１の基準電流Iref1（＝１／２Ibias）とを比較することになる。
【００２２】
そして、第１のセンスアンプ１０の出力は差動トランジスタＰ３とトランジスタＮ２との接続点から取り出され、インバータＩＮＶ１によって反転され、第１の出力信号SENCE_OUT1となる。すなわち、Ic＞Iref1のときはSENCE_OUT1＝「１」、Ic＜Iref1のときはSENCE_OUT1＝「０」である。この第１の出力信号SENCE_OUT1が、この不揮発性半導体記憶装置の本来的な出力信号である。
【００２３】
また、２０はメモリセルトランジスタＭＣのソース・ドレイン間を流れるセル電流Icを第２の基準電流Iref2と比較する第２のセンスアンプである。第２のセンスアンプ２０は、差動トランジスタＰ６とこれと対を成す並列接続された３つの差動トランジスタＰ７，Ｐ８，Ｐ９と、カレントミラーを構成するトランジスタＮ４，Ｎ５と、イネーブル信号ＥＮＢに応じて導通し、第２のセンスアンプ２０を活性化するトランジスタＮ６から構成されている。差動トランジスタＰ６は、選択トランジスタＳＴを介してメモリセルトランジスタＭＣと接続されたトランジスタＰ１とカレントミラーを構成しており、メモリセルトランジスタＭＣに流れるセル電流Icと同じ電流が差動トランジスタＰ６に流れる。
【００２４】
上述の第２の基準電流Iref2は第２の基準電流発生回路２１から発生される。この第２の基準電流発生回路２１は、一定のバイアス電流Ibiasを発生する定電流源２５と、このバイアス電流Ibiasを分流する４つの分流トランジスタＰ１０，Ｐ１１，Ｐ１２，Ｐ１３から構成され、これらの分流トランジスタＰ１０，Ｐ１１，Ｐ１２，Ｐ１３と第２のセンスアンプ２０の差動トランジスタＰ７，Ｐ８，Ｐ９とがカレントミラーを構成している。分流トランジスタＰ１０，Ｐ１１，Ｐ１２，Ｐ１３と差動トランジスタＰ７，Ｐ８，Ｐ９のトランジスタサイズが等しいとすると、分流トランジスタＰ１０，Ｐ１１，Ｐ１２，Ｐ１３にはそれぞれ１／４Ibiasの電流が流れ、これと等しい電流がそれぞれ差動トランジスタＰ７，Ｐ８，Ｐ９に流れる。したがって、第２の基準電流Iref2（＝３／４Ibias）が並列の３つの差動トランジスタＰ７，Ｐ８，Ｐ９に流れることになる。
【００２５】
したがって、第２のセンスアンプ２０は、メモリセルトランジスタＭＣに流れるセル電流Icと第１の基準電流Iref1（＝１／２Ibias）より大きな第２の基準電流Iref2（＝３／４Ibias）とを比較することになる。
【００２６】
そして、第２のセンスアンプ２０の出力は差動トランジスタＰ７，Ｐ８，Ｐ９とトランジスタＮ５の接続点から取り出され、インバータＩＮＶ２によって反転され、第２の出力信号SENCE_OUT2となる。すなわち、Ic＞Iref2のときはSENCE_OUT2＝「１」、Ic＜Iref2のときはSENCE_OUT2＝「０」である。
【００２７】
第２のセンスアンプ２０は、第１のセンスアンプ１０に比して大きな基準電流を用いているので、メモリセルトランジスタＭＣが記憶しているデータ「１」に対しては、第１のセンスアンプ１０に比して厳しい条件でデータを判定することになる。
【００２８】
また、３０はメモリセルトランジスタＭＣのソース・ドレイン間を流れるセル電流Icを第３の基準電流Iref3と比較する第３のセンスアンプである。第３のセンスアンプ３０は、一対の差動トランジスタＰ１４，１５と、カレントミラーを構成するトランジスタＮ７，Ｎ８と、イネーブル信号ＥＮＢに応じて導通し、第３のセンスアンプ３０を活性化するトランジスタＮ９から構成されている。差動トランジスタＰ１４は、選択トランジスタＳＴを介してメモリセルトランジスタＭＣと接続されたトランジスタＰ１とカレントミラーを構成しており、メモリセルトランジスタに流れるセル電流Icと同じ電流が差動トランジスタＰ１４に流れる。
【００２９】
上述の第３の基準電流Iref3は第３の基準電流発生回路３１から発生される。この第３の基準電流発生回路３１は、一定のバイアス電流Ibiasを発生する定電流源３５と、このバイアス電流Ibiasを分流する４つの分流トランジスタＰ１６，Ｐ１７，Ｐ１８，Ｐ１９から構成され、これらの分流トランジスタＰ１６，Ｐ１７，Ｐ１８，Ｐ１９と第２のセンスアンプ２０の差動トランジスタＰ１５とがカレントミラーを構成している。分流トランジスタＰ１６，Ｐ１７，Ｐ１８，Ｐ１９と差動トランジスタＰ１５のトランジスタサイズが等しいとすると、分流トランジスタＰ１６，Ｐ１７，Ｐ１８，Ｐ１９にはそれぞれ１／４Ibiasの電流が流れ、これと等しい電流が差動トランジスタＰ１５に流れる。したがって、第３の基準電流Iref3（＝１／４Ibias）が差動トランジスタＰ１５に流れることになる。
【００３０】
したがって、第３のセンスアンプ３０は、メモリセルトランジスタＭＣに流れるセル電流Icと第１の基準電流Iref1（＝１／２Ibias）よりも小さな第３の基準電流Iref3（＝１／４Ibias）とを比較することになる。
【００３１】
そして、第３のセンスアンプ３０の出力は差動トランジスタＰ１５とトランジスタＮ９との接続点から取り出され、インバータＩＮＶ３によって反転され、第３の出力信号SENCE_OUT3となる。すなわち、Ic＞Iref3のときはSENCE_OUT3＝「１」、Ic＜Iref3のときはSENCE_OUT3＝「０」である。
【００３２】
第３のセンスアンプ３０は、第１のセンスアンプ１０に比して小さな基準電流を用いているので、メモリセルトランジスタＭＣが記憶しているデータ「０」に対しては、第１のセンスアンプ１０に比して厳しい条件でデータを判定することになる。
【００３３】
上述のように、本発明は、メモリセルトランジスタＭＣに記憶されたデータの読み出しに用いる第１のセンスアンプ１０に加えて、メモリセルトランジスタＭＣに流れるセル電流Icの状態をより詳しく調べるために、第２及び第３のセンスアンプ２０，３０を設けたものである。バイアス電流Ibias＝４０μＡとすると、メモリセルトランジスタＭＣに記憶されたデータ「１」に対しては、第１のセンスアンプ１０は、第１の基準電流Iref1（＝２０μＡ）を用いてデータの判定するのに対して、第２のセンスアンプ２０は第２の基準電流Iref2（＝３０μＡ）という、より厳しい条件でデータの判定を行うことになる。また、メモリセルトランジスタＭＣに記憶されたデータ「０」に対しては、第１のセンスアンプ１０は、第１の基準電流Iref1（＝２０μＡ）を用いてデータの判定するのに対して、第３のセンスアンプ３０は第３の基準電流Iref3（＝１０μＡ）という、より厳しい条件でデータの判定を行うことになる。
【００３４】
実際には、データ読み出し時のデータの期待値（「０」か「１」か）は不明なので、第１、第２，第３の出力信号SENCE_OUT1〜SENCE_OUT3が全て一致するか否かによって、本来のセンス出力信号である第１の出力信号SENCE_OUT1の信頼度を判定する。
【００３５】
第１、第２，第３の出力信号SENCE_OUT1〜SENCE_OUT3が全て一致した場合には、セル電流Icは、Ic＞Iref2もしくは、Ic＜Iref3  であることが確認されるから、誤動作に至るまでには十分な余裕があり、データの信頼度が高いと判定される。一方、第１、第２，第３の出力信号SENCE_OUT1〜SENCE_OUT3が全て一致しない場合には、Ic＜Iref2もしくは、Ic＞Iref3であることが確認されるので、現在は正常であるが、将来的に誤動作する危険が大きくなっており、データの信頼度が低いと判定される。
【００３６】
図２は、上述のようなデータの信頼度の判定機能を有した判定回路５０の論理回路図である。また、図３は、この判定回路の論理値表である。第１の出力信号SENCE_OUT1は、アンプＡＰを通して出力データＤＡＴＡとして外部に出力される。また、第１、第２，第３の出力信号SENCE_OUT1〜SENCE_OUT3はそれぞれＮＯＲ回路６０及びＮＡＮＤ回路７０に入力される。ＮＯＲ回路６０の出力はＮＯＲ回路８０に入力され、ＮＡＮＤ回路７０の出力はインバータＩＮＶ４を通してＮＯＲ回路８０に入力される。そして、ＮＯＲ回路８０の出力はインバータＩＮＶ５を通して、信頼度判定結果データＲＥＬＹとして外部に出力される。
【００３７】
例えば、メモリセルトランジスタＭＣにデータ「１」が記憶されている場合、当初のセル電流Ｉcは４０μＡ以上であるとする。この場合には、第１、第２，第３の出力信号SENCE_OUT1〜SENCE_OUT3はいずれも「１」であり、ＤＡＴＡ＝１、ＲＥＬＹ＝１である。すなわち、第１のセンスアンプ１０によってデータ「１」と判定した結果の信頼度が高いと判定される。
【００３８】
その後、メモリセルトランジスタＭＣの使用によって、エンデュランス，ディスターブ，過消去，データリテンションなどの故障モードが原因で、データ「１」に対するセル電流Ｉcが４０μＡ以上であったものが減少し、２５μＡになってしまったとする。この場合、セル電流Ｉcは第２の基準電流Iref2（＝３０μＡ）よりも小さいため、第２の出力信号SENCE_OUT2は「０」に変化する。そうすると、ＤＡＴＡ＝１、ＲＥＬＹ＝０となり、誤読み出しの発生が近いことが予見でき、出力データＤＡＴＡの結果の信頼度が低いと判定される。
【００３９】
メモリセルトランジスタＭＣにデータ「０」が記憶されている場合についても同様である。従って、当初のセル電流Icが０μＡであるとすると、第１，第２，第３の出力信号SENCE_OUT1〜SENCE_OUT3はいずれも「０」であり、ＤＡＴＡ＝０、ＲＥＬＹ＝１である。すなわち、第１のセンスアンプ１０によってデータ「０」と判定した結果の信頼度が高いと判定される。
【００４０】
これに対して、故障モードが原因で、データ「０」に対するセル電流Icが０μＡであったものが上昇し、１５μＡになってしまったとする。この場合、セル電流Icは第３の基準電流Iref3（＝１０μＡ）よりも大きいため、第３の出力信号SENCE_OUT3が「１」に変化する。そうすると、ＤＡＴＡ＝０，ＲＥＬＹ＝０となり、誤読み出しの発生が近いことが予見でき、出力データＤＡＴＡの結果の信頼度が低いと判定される。
【００４１】
そのような信頼度判定結果をユーザー等に知らせるために、図２に示すように、報知装置９０を設けてもよい。報知装置９０は、信頼度判定結果データＲＥＬＹに応じて表示を行う表示装置、あるいは音声装置であることが好ましい。
【００４２】
なお、本実施形態では、第１の基準電流Iref1（２０μＡ）を基準として、それよりも大きい第２の基準電流Iref2（３０μＡ）、小さい第３の基準電流Iref3（１０μＡ）を用いたが、それらの基準電流の値は互いの大小関係を保ちながら、適当に設定することができる。
【００４３】
また、本実施形態では、３つのセンスアンプを備えた不揮発性半導体記憶装置について説明したが、本発明はこれに限定されることはない。例えば、基準電流値が３５μＡ，５μＡのセンスアンプをさらに追加するといったように判定レベルを増加することによって、出力データＤＡＴＡの結果の信頼度をより細かいレベルで判定することも可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の不揮発性半導体記憶装置を説明する回路図である。
【図２】本発明の不揮発性半導体記憶装置の判定回路を説明する回路図である。
【図３】本発明の実施例に係る判定回路の論理値表である。
【図４】スプリットゲート型ＥＥＰＲＯＭのメモリセルを説明する断面図である。
【符号の説明】
【００４５】
ＭＣ  メモリセルトランジスタ    ＳＴ  選択トランジスタ    
Ｐ１〜Ｐ１９  Ｐチャンネル型ＭＯＳトランジスタ  
Ｎ１〜Ｎ９  Ｎチャンネル型ＭＯＳトランジスタ    １０  センスアンプ
１１  第１の基準電流発生回路    １５，２５，３５  定電流発生源
２０  第２のセンスアンプ    ２１  第２の基準電流発生回路    
３０  第３のセンスアンプ    ３１  第３の基準電流発生回路    ５０  判定回路
６０  ＮＯＲ回路    ７０  ＮＡＮＤ回路    ８０  ＮＯＲ回路
９０  報知装置    １００  メモリセルトランジスタ
１０１  Ｐ型半導体基板    １０２  ドレイン領域    １０３  ソース領域
１０４  チャネル領域    １０５  ゲート絶縁膜    １０６  フローティングゲート
１０７  厚いシリコン酸化膜    １０８  トンネル絶縁膜    
１０９  コントロールゲート    ＡＰ  アンプ    Ｉｃ  セル電流
Iref1  第１の基準電流    Iref2  第２の基準電流
Iref3  第３の基準電流    Ｉｂｉａｓ  一定のバイアス電流
ＩＮＶ１〜ＩＮＶ５  インバータ    ＷＬ  ワード線選択信号
ＳＥＬ  ビット線選択信号    ＶＤＤ  基準電圧
ＤＡＴＡ  出力データ    ＲＥＬＹ  信頼度判定結果データ    
Ｓ  ソース    Ｄ  ドレイン    ＥＮＢ  イネイブル信号
SENCE_OUT1  第１の出力信号    SENCE_OUT2  第２の出力信号
SENCE_OUT3  第３の出力信号
【図１】
2007109322.tif 000003
【図２】
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【図３】
2007109322.tif 000005
【図４】
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