(57)【要約】      （修正有）【課題】工程段階を減少させ、同一の基板上に高電圧及び低電圧トランジスタをともに形成した半導体素子及び方法を提供する。【解決手段】基板内に第１の深さで形成された分離領域により分離される、高電圧非対称ＮＭＯＳ，ＰＭＯＳ及び低電圧ＮＭＯＳ、ＰＭＯＳを備え、高電圧非対称ＮＭＯＳのドレーン領域、及び低電圧ＰＭＯＳのチヤネル領域は、第２の深さの第１ドーパントが注入される。また高電圧ＰＭＯＳのドレーン及び低電圧ＮＭＯＳのチヤネル領域は、第３の深さの第２ドーパントが注入され、かつ第２、第３の深さは第１の深さより浅いことを特徴とするＣＭＯＳ集積回路。【選択図】図８
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【特許請求の範囲】
【請求項１】
基板上に形成され、基板内に第１深さで形成された複数の素子分離領域によって分離される高電圧非対称NMOS、PMOS素子、低電圧NMOS及びPMOS素子を含み、前記高電圧非対称NMOS素子のドレーン領域及び前記低電圧PMOS素子のチャネル領域は第２深さの第１ドーパントイオン注入によって定義され、前記高電圧PMOS素子のドレーン領域及び前記低電圧NMOS素子のチャネル領域は第３深さの第２ドーパントイオン注入によって定義され、前記第２及び第３深さは第１深さより浅いことを特徴とする半導体素子。
【請求項２】
前記第２及び第３深さが、実質的に同一であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記多数個の素子分離領域は、STI領域であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１深さに対する第２深さの比または第１深さに対する第３深さの比は、1/3から1/2の間であることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記高電圧非対称NMOS及びPMOS素子及び前記低電圧NMOS及びPMOS 素子の各々は、実質的に同一厚さのゲート酸化膜を含むことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記高電圧非対称NMOS及びPMOS素子の各々は、第１厚さのゲート酸化膜を含み、
前記低電圧NMOS及びPMOS素子の各々は、前記第１厚さより薄い第２厚さのゲート酸化膜を含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記基板はＰ型であり、前記第１ドーパントイオン注入はＮ型、前記第２ドーパントイオン注入はＰ型であることを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記高電圧非対称NMOS及びPMOS素子における各ドレーン領域は、LDD領域であることを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記第１及び第２ドーパントイオン注入のうち少なくとも一つは、ハロイオン注入であることを特徴とする請求項７に記載の半導体素子。
【請求項１０】
前記基板は、シリコン基板、SOI(Silicon On Insulator)基板、ガリウム砒素基板、シリコンゲルマニウム基板及びセラミック基板のうち少なくとも一つを含むことを特徴とする請求項１に記載の半導体素子。
【請求項１１】
前記高電圧非対称NMOS及びPMOS素子及び前記低電圧NMOS及びPMOS素子の各々は、前記多数個の素子分離領域のうち一つによって取り囲まれることを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記第１深さは、約2500〜3000Åであることを特徴とする請求項１に記載の半導体素子。
【請求項１３】
前記第２及び第３深さのうち少なくとも一つは、約900〜1100Åであることを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記高電圧非対称NMOS及びPMOS素子は、相補的なペア(complementary pair)であって、前記基板上に互いに隣接して形成されることを特徴とする請求項１に記載の半導体素子。
【請求項１５】
前記低電圧NMOS及びPMOS素子は、相補的なペアであって、前記基板上に互いに隣接して形成されることを特徴とする請求項１に記載の半導体素子。
【請求項１６】
基板上に形成され、第１深さで基板内に形成された多数個の素子分離領域によって各々分離される高電圧MOS素子及び低電圧MOS素子を含み、前記高電圧MOS素子の第１導電型ドレーン領域及び前記低電圧MOS素子の第２導電型チャネル領域は、共通的に第１深さより浅い第２深さの第１ドーパントイオン注入によって定義されることを特徴とする半導体素子。
【請求項１７】
前記多数個の素子分離領域は、STI領域であることを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記第１深さに対する第２深さの比は、1/3から1/2の間であることを特徴とする請求項１６に記載の半導体素子。
【請求項１９】
前記高電圧MOS素子及び低電圧MOS素子は、各々実質的に同一厚さのゲート酸化膜を含むことを特徴とする請求項１６に記載の半導体素子。
【請求項２０】
前記高電圧MOS素子は、各々第１厚さのゲート酸化膜を含み、前記低電圧MOS素子は、前記第１厚さより薄い第２厚さのゲート酸化膜を含むことを特徴とする請求項１６に記載の半導体素子。
【請求項２１】
前記基板はＰ型であり、前記第１ドーパントイオン注入はＮ型、前記第２ドーパントイオン注入はＰ型であることを特徴とする請求項１６に記載の半導体素子。
【請求項２２】
各高電圧MOS素子のドレーン領域は、LDD領域であることを特徴とする請求項２１に記載の半導体素子。
【請求項２３】
前記第１及び第２ドーパントイオン注入のうち少なくとも一つは、ハロイオン注入であることを特徴とする請求項２１に記載の半導体素子。
【請求項２４】
前記基板は、シリコン基板、SOI基板、ガリウム砒素基板、シリコンゲルマニウム基板及びセラミック基板のうち少なくとも一つを含むことを特徴とする請求項１６に記載の半導体素子。
【請求項２５】
前記第１深さは、約2500〜3000Åであることを特徴とする請求項１６に記載の半導体素子。
【請求項２６】
前記第２及び第３深さのうち少なくとも一つは、約900〜1100Åであることを特徴とする請求項２５に記載の半導体素子。
【請求項２７】
第1深さで拡張された素子分離領域によって分離される、第１高電圧トランジスタウェル及び第１低電圧トランジスタウェルを基板内に形成し、
前記基板内に第１深さより浅い第２深さで第１導電型のドーパントを同時にイオン注入して、前記第１低電圧トランジスタウェル内のチャネル領域及び前記第１高電圧トランジスタウェル内のドレーン領域を形成する第１イオン注入工程を含むことを特徴とする基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項２８】
前記第１イオン注入工程は、前記第１低電圧トランジスタウェル内のチャネル領域及び前記第１高電圧トランジスタウェル内のドレーン領域を形成するために一つのマスクを使うことを特徴とする請求項２７に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項２９】
前記基板内部に第１深さで拡張された素子分離領域によって分離される、第２高電圧トランジスタウェル及び第２低電圧トランジスタウェルを前記基板内に形成し、
前記基板内に前記第１深さより浅い第３深さで第２導電型ドーパントを同時に注入する第２イオン注入工程を使って、第２低電圧トランジスタウェル内のチャネル領域及び第２高電圧トランジスタウェル内のドレーン領域を形成することをさらに含むことを特徴とする請求項２７に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項３０】
前記第２イオン注入工程は、第2低電圧トランジスタウェル内のチャネル領域及び第２高電圧トランジスタウェル内のドレーン領域を形成するために一つのマスクを使うことを特徴とする請求項２９に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項３１】
第２及び第３深さは、実質的に同一であることを特徴とする請求項２７に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項３２】
STI技術を使って前記素子分離領域を形成することをさらに含むことを特徴とする請求項２７に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項３３】
第１深さに対する第２深さの比または第１深さに対する第３深さの比は、1/3から1/2の間であることを特徴とする請求項２７に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項３４】
前記第１及び第２高電圧トランジスタウェル内に第１厚さのゲート酸化膜を含む第１及び第２高電圧非対称トランジスタを各々形成し、
前記第１及び第２低電圧トランジスタウェル内に第２厚さのゲート酸化膜を含む第１及び第２低電圧トランジスタを各々形成することをさらに含むことを特徴とする請求項２７に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項３５】
前記第１厚さ及び第２厚さは、実質的に同一であることを特徴とする請求項３４に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項３６】
第１及び第２非対称トランジスタは、相補的なペアであって、基板上に互いに隣接して形成されることを特徴とする請求項３４に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項３７】
第１及び第２低電圧トランジスタは、相補的なペアであって、基板上に互いに隣接して形成されることを特徴とする請求項３４に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項３８】
第１及び第２電圧非対称トランジスタの各ドレーン領域は、LDD 領域であることを特徴とする請求項３４に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項３９】
第１及び第２ドーパントイオン注入工程のうち少なくとも一つは、ハロイオン注入工程であることを特徴とする請求項３４に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項４０】
前記基板は、シリコン基板、SOI基板、ガリウム砒素基板、シリコンゲルマニウム基板及びセラミック基板のうち少なくとも一つを含むことを特徴とする請求項２７に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項４１】
前記第１深さは、約2500〜3000Åであることを特徴とする請求項２７に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【請求項４２】
前記第２及び第３深さの少なくとも一つは、900〜1100Åであることを特徴とする請求項４１に記載の基板上に高電圧及び低電圧トランジスタをともに形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、より具体的には、低電圧及び高電圧トランジスタをいずれも備えた半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
電子製品製造業者は、より良い機能を有し、安価な半導体素子を供給しなければならないという負担を負っている。例えば、製造業者の間に多くの競争がある無線携帯電話は、機能は次第に良くなっており、価格も下っている。実際に、現在携帯電話は、電子メール、ウェブブラウジング、テキストメッセージング、音楽録音、写真及び映像の再生などの機能を含む。
【０００３】
安価で機能が向上した半導体素子を提供するために、製造業者は新たな製造工程及びアルゴリズムを開発するだけでなく、より低い製造コストでより高集積化された装置を提供する新たな半導体技術を開発しなければならない。しかし、半導体素子が高集積化されるにつれて、以前には不可能であった同一の基板内に混在させる(blending)技術が要求されている。
【０００４】
携帯電話のような多くの現代電子装置は、多様な回路(例えば、データ暗号化(encryption)及び暗号化)を完成(implementation)するが、低電圧(3.3 VDC)CMOS素子(例えば、トランジスタ)を使う。しかし、このような電子装置は、他の回路(例えば、モジュレータ/デモジュレータ及び電源増幅器)を完成するが、相対的に高電圧(>5VDC)である素子も使う。残念ながら、高電圧装置は一般的に低電圧で効果的に機能できず、低電圧素子は高電圧で損傷されうる。このために、一つの装置内に低電圧素子を含む回路と高電圧素子を含む他の回路とに分離された集積回路を提供する。しかし、他のタイプの素子をともに提供するに当たって、そのような接近は集積度と製造コストとの圧迫下では可能ではない。
【０００５】
このような問題を解決するため、技術的な解決方法が発展されて来た。例えば、"非対称"MOSトランジスタとして知られた素子が提案された。このようなタイプのMOS素子では、ドレーン領域は実質的にソース領域にまで拡張される。この構造で、非対称MOSトランジスタは主に低電圧システム内で作動されるが、相対的に高電圧でも損傷の大きな危険なしに動作する。
【０００６】
図１は、二つのSTI構造１４の間に形成された例示的な非対称MOSトランジスタ１０を図示する。図１に図示されたように、非対称MOSトランジスタ１０は、Ｐ型ドーピングされたウェル１５上に形成されたゲート１１を備えるＮチャネルMOS型トランジスタである。ソース電極１２は、高濃度Ｎドーピングされたソース領域１７と連結され、ドレーン電極は高濃度Ｎドーピングされたドレーン領域１８と連結される。低濃度Ｎドーピングされた領域は、高濃度Ｎドーピングされた領域１８を取り囲む。
【０００７】
高濃度Ｎドーピングされたドレーン領域１８を取り囲む低濃度Ｎドーピングされたウェル/領域によってトランジスタ１０に二つの特性が表われる。第一は、ゲート１１下の有効チャネル長(Leff)を縮少させる。第二は、ドレーン領域１８が効果的に拡張されることによって、結果的に非対称MOSトランジスタ１０がより大きなブレークダウン電圧(さらに大きい供給電圧に耐えられる能力)を有する。
【０００８】
非対称MOSトランジスタの一つの実施形態は、米国特許6,624,487（特許文献１）に開示されている。同様の素子は、図２に図示されている。
【０００９】
図２で、一対の非対称MOSトランジスタ３２、３４は、静電放電(electrostatic   discharge;ESD)回路である。第1MOSトランジスタ３２で、ゲート電極４５は高濃度Ｎドーピングされたドレーン４４が形成された低濃度Ｎドーピングされたウェル４２の一部とオーバーラップされる。これと同様に、第2MOSトランジスタ３４で、ゲート電極４９は高濃度Ｎドーピングされたドレーン４８が形成された低濃度Ｎドーピングされたウェル５１の一部とオーバーラップされる。図示された実施形態で、第1及び第2MOSトランジスタ３２、３４のドレーンは共通端子(図示せず)に連結される。各々の第1及び第2MOS トランジスタ３２、３４の対応するゲート４５、４９もまた共通的に連結される。Ｎウェル４２、５１及び基板４０の間の界面に形成されたディープドレーン拡張ジャンクション(deep drain-extended junctions)は陰極ESDによって順バイアスされる時、基板４０から前記端子に流れる実質的電流のジャンクション領域容量を大きくする。
【００１０】
図２の非対称MOSトランジスタ３２、３４は、比較的高電圧の印加のために使われるものである。非対称MOSトランジスタ３２、３４は、さらなる素子の間で、または他の隣接した素子の間で電気的短絡にならないか、不十分な問題があり得る。電気的短絡問題を解決するために、相対的に高い供給電圧を使う非対称MOSトランジスタが形成された基板内に二つの付加的な構造が一般的に含まれる。このような付加的な構造は、時々"ガイドリング"及び"トリプルウェル"として言及される。
【００１１】
図３は、半導体素子７０内のガイドリング８６及びトリプルウェル８４の用途及び位置を概念的に図示している。一般的な半導体素子７０は、例えば、多数のSTI構造７４によって取り囲まれ、分離されたＰチャネルトランジスタ８２及びＮチャネルトランジスタ８０を含む。すなわち、STI構造７４は、VDDにバイアスされた中間ＮウェルとVSSにバイアスされた中間Ｐウェルによって分離される。集合的にガイドリング８６を形成するSTI 構造７４及び間歇的なＮウェル及びＰウェルの重要な効果は他の隣接した素子だけではなく、トランジスタ８０、８２の間に電気的短絡を増大させるということである。
【００１２】
また、図３に図示されたトリプルウェル８４は、トランジスタ８２の拡張されたＰウェル領域下部に形成される。トリプルウェル８４は、一般的に拡張されたＰウェルに隣接した低濃度Ｎドーピング領域から形成される。ガイドリング８６とともに、トリプルウェル８４は基板上に形成された隣接した他の素子とトランジスタ８２との電気的短絡を実質的に増加させ、Ｐ型基板を介してＰウェルから電流が漏れることをより顕著に防止する。
【００１３】
ガイドリング及びトリプルウェルは、基板上の絶縁された非対称MOS素子に効果的に使われうる。しかし、形成することが非常に複雑であり、全体製造工程のコストを増加させる。すなわち、ガイドリング及びトリプルウェルを形成することは、さらに不足になる基板領域を占め、追加的な製造マスクの使用を要求する。したがって、基板内に非対称MOS素子を形成しながら、製造コストを減少させる効果的で新たな技術が強く要請される。
【特許文献１】米国特許６，０６２，４８７号
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする技術的課題は、同一の基板上に高電圧非対称素子及び低電圧素子をともに含む半導体素子及びその製造方法を提供することである。
【００１５】
本発明の技術的課題は、前述した技術的課題に制限されず、言及されていないさらなる技術的課題は、下記の説明から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【００１６】
本発明の実施形態では、同一の基板上に高電圧非対称素子及び低電圧素子をともに含む半導体素子を提供する。このような他の種類の素子は、各々の製造工程の数が減った効果的な製造工程順序によって基板上に形成される。例えば、本発明の実施形態は、高電圧非対称素子及び低電圧素子をすべて含む半導体素子の製造において、より少ないマスクを使う。
【００１７】
本発明の一実施形態による半導体素子は、基板上に形成される基板内に第1深さで形成された複数の素子分離領域によって分離された、高電圧非対称NMOS及びPMOS素子及び低電圧NMOS及びPMOS素子を含み、高電圧非対称NMOS素子のドレーン領域及び低電圧PMOS素子のチャネル領域は第２深さの第１ドーパントイオン注入によって定義され、高電圧PMOS素子のドレーン領域及び低電圧NMOS素子のチャネル領域は第３深さの第２ドーパントイオン注入によって定義され、第２及び第３深さは第１深さより浅い。
【００１８】
他の実施形態で、第2及び第3深さは実質的に同一であり、及び/または第1深さに対する第2深さまたは第1深さに対する第3深さの比は約1/3から1/2の間である。
【００１９】
他の実施形態で、各々の高電圧非対称NMOS及びPMOS素子及び低電圧NMOS及びPMOS素子は実質的に同一の厚さのゲート酸化膜を含む。
【００２０】
また他の実施形態で、高電圧非対称NMOS及びPMOS素子の各々のドレーン領域は、LDD(Lightly Doped Drain)領域またはハロイオン注入領域であってもよい。
【００２１】
本発明のまた他の実施形態では、基板内に第1深さで拡張された素子分離領域によって分離された第1高電圧トランジスタウェル及び第1低電圧トランジスタウェルを形成し、前記基板内に第1深さより薄い第2深さで第1導電型のドーパントを同時にイオン注入して、第1低電圧トランジスタウェル内のチャネル領域及び第1高電圧トランジスタウェル内のドレーン領域を形成することを含む基板上に高電圧及び低電圧トランジスタをともに形成する方法を提供する。
【００２２】
他の実施形態では、第2低電圧トランジスタウェル内のチャネル領域及び第1深さより浅い第3深さの第2高電圧トランジスタウェル内のドレーン領域を形成するために基板内に第3深さで第2 導電型ドーパントを同時にイオン注入する第2イオン注入工程を進行して、基板内に第1深さで拡張された素子分離領域によって分離された基板内に少なくとも第2高電圧トランジスタウェル及び第2低電圧トランジスタウェルを形成することを含む。
【発明の効果】
【００２３】
本発明によれば、次のような効果が一つあるいはそれ以上ある。
【００２４】
第一に、使われるマスク数が減ることによって、工程が単純化されて製造コストが減少しうる。
【００２５】
第二に、半導体装置の集積度が高くなって、生産性が向上しうる。
【００２６】
第三に、高電圧トランジスタの降伏電圧を増加させてトランジスタの特性を向上させうる。
【発明を実施するための最良の形態】
【００２７】
本発明の利点及び特徴、そしてそれらの達成方法は、添付図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は、以下で開示される実施形態に限定されず、相異なる多様な形態で実現でき、本実施形態は単に本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供されるだけであり、本発明は特許請求の範囲により定義される。明細書全体にわたって同一参照符号は、同一構成要素を指称する。
【００２８】
図４ないし図９は、低電圧及び高電圧素子(例えば、トランジスタ)を有する半導体素子を製造するのに適した多様な工程及び例示的な技術を図示する。各々の製造工程は、単に本発明が属する技術分野の通常的な製造工程による例示である。本発明の範囲は、例示的な製造工程に制限されない。
【００２９】
図４に図示された実施形態では、Ｐ型基板１００は、A-A’、B-B’、C-C’及びD-D’で表わす多様な素子領域を含む。基板１００は、多数の半導体及びシリコン基板、SOI基板、ガリウム砒素基板、シリコンゲルマニウム基板及びセラミック基板などの本発明が属する技術分野で知られた半絶縁物質(semi-insulating materials)として形成することができる。
【００３０】
素子領域A-A’、B-B’、C-C’及びD-D’は、共通的に図４に図示されたが、基板１００上に各々広く分離されて位置する。したがって、図面で各素子領域を分離する点線は、一般的に基板１００上の多様な素子領域の間に定義された空間的関係を表わす。
【００３１】
図４に図示されたように、例示的な基板１００は、Ｐ型不純物(すなわち、Ｐ型)で低濃度ドーピングされていることがあり、多数個の素子分離領域１１０が形成されている。図示された実施形態で、各素子分離領域１１０は一般的な技術を使って基板１００内に実質的に第1深さで形成されうる。素子分離領域１１０の実際的な構造及び深さは多様に形成できる。しかし、素子分離領域１１０の一般的なレイアウト及び構造は、基板１００内に形成された素子領域(例えば、素子領域A-A'、B-B'、C-C'及びD-D')の間の空間的関係を少なくとも一部定義する。素子領域のA-A'、B-B'、C-C'及びD-D'は、各々Ｎ及びＰウェル120〜150を形成する一般的な技術を使って多様にドーピングされる。(ここで、図９は、ウェル領域120〜150を含む発明の実施形態を図示するレイアウト図または平面図である)。
【００３２】
一実施形態において、素子分離領域１１０は、STIとして言及される一般的な製造技術を使って形成される。しかし、素子分離領域１１０は、公知のまたは他の製造技術(例えば、プラズマエッチング及び埋め込み)によって形成されることもある。一実施形態で、素子分離領域１１０は、シリコンナイトライドまたは代替しうる他の物質を使うか付加的に使って形成する。一実施形態で素子分離領域１１０は、基板１００内に約2500Åから3000Åの範囲の第1深さD1で拡散される。しかし、第1深さD1は、適用例及びデザインによって変わりうる。
【００３３】
さらに言及すれば、基板"内に(into);すなわち、上面の下"へ拡散された第1深さで定義される多数個の素子分離領域は特定デザインで要求されるように、一部実施形態では基板の上面の上に若干拡張されうる。そのような付加的な構造的な性質は"第1深さで基板内に拡張された"という素子分離領域に対する説明によっては排除されない。
【００３４】
Ｐウェル１３０、１４０の導電型だけではなく、基板１００の導電型を定義するために使われるＰ型不純物物質(例えば、一つまたはそれ以上のドーパント)は、基板内のＰ型導電性領域を形成するための公知のまたは後で知られる多数の物質及び/または基板上に形成された物質層を使うことができる。一つまたはそれ以上の公知のまたは後で知られるＮ型ドーパントはＰ型基板１００内に形成されることによって、Ｎウェル１２０、１５０の導電性を定義する。Ｐ型またはＮ型不純物のドーピングまたはイオン注入は、一般的または選択的に、一般的に知られた技術を使って実行されうる。
【００３５】
したがって、図示された例では、Ｎウェル１２０、１５０は、Ｐ型基板１００の適切な領域内に一つまたはそれ以上のＮ型ドーパントを選択的に注入して形成される、もちろん、選択的にＮ型基板を使った時にＰウェルは、同様にＮ型基板の適切な領域内に一つまたはそれ以上のＰ型ドーパントを選択的に注入することによって形成される。
【００３６】
以下、説明の目的は、高電圧トランジスタがウェル１４０、１５０内に実質的に形成され、低電圧トランジスタがウェル１２０、１３０内に実質的に形成されることである。ここで、多様なウェルは、"高電圧及び低電圧トランジスタウェル"として言及される。その上に、一実施形態において、ウェル１４０、１５０内に形成される高電圧トランジスタは、各ドレーン領域の不純物ドーピング濃度及び構造によってその機能が変わる非対称MOSトランジスタで形成される。
【００３７】
図５を参照すれば、図４の基板１００にウェル１２０〜１５０及び隣接した素子分離領域１１０を実質的に覆う第1フォトレジスト層(例えば、マスク)３１０を形成する製造工程をさらに含む。フォトレジストマスク３１０は、低電圧Ｎウェル１２０及び高電圧Ｐウェル１４０の一部を露出するようにエッチングされる。または、このような領域は、第1フォトレジストマスク３１０が選択的に形成された領域によって露出される。図示された例では、(第1)ドーパント注入工程を進行して低電圧Ｎウェル１２０のチャネルドーピング領域２３２及び高電圧Ｐウェル１４０のドレーン領域２３６内に少なくとも一つのＮ型ドーパントを注入する。
【００３８】
一実施形態では、このようなチャネルドーピング領域のイオン注入深さは、約1000Å±10%の第2深さD2である。しかし、他の実施形態では、各々のデザインによって相異なる第2イオン注入深さD2を有しうる。例えば、第2深さD2は、第1深さD1の機能によって変えることができ、(または、逆に)、深さの比D2/D1は使われるデザイン変数によって変わりうる。本発明の一実施形態で、比D2/D1は約1/3から1/2の間の値を有する。
【００３９】
素子分離領域１１０の第1深さをチャネルドーピング領域２３２及びドレーン領域２３６を形成するための第1イオン注入工程の第2深さより実質的にさらに大きくなるように(例えば、基板１００の上面の下にさらに)確張することによって、本発明の実施形態では従来技術で要求されるガイドリング及び/またはトリプルウェル構造などを減らすか形成しないようにすることもできる。したがって、基板表面領域が非常に制限される多くの適用例で、ガイドリング及びトリプルウェルは完全に除去されうる。しかし、表面領域制限が大きくなくて付加的な電気的短絡が要求される他の適用例では、ガイドリング及びトリプルウェルは付加的な電気的短絡を提供するために形成されることもある。
【００４０】
図６を参照すれば、第1フォトレジストマスク３１０を除去し、引き続き、低電圧Ｐウェル１３０及び高電圧Ｎウェル１５０で形成された素子領域の一部を露出するように第2フォトレジスト層(例えば、他のマスク)３２０を選択的に形成する(または、部分的にエッチングして形成する)。ここで、低電圧Ｐウェル１３０のチャネルドーピング領域２３４及び高電圧Ｎウェル１５０のドレーン領域２３８を形成するために、少なくとも一つのＰ型ドーパントを第3深さD3で選択的にイオン注入する。
【００４１】
図示された実施形態において、第2イオン注入工程の第3深さD3は、実質的に第1イオン注入工程による第2深さD2と同一である。しかし、他の実施形態では実質的に異なってもよい。また、第3深さD3は、第2深さD2を形成する方法と同様にして形成できる(例えば、大きさ、各構成要素の深さ比、相対的な不純物濃度など)。
【００４２】
Ｐウェル１４０内に形成された高電圧非対称MOSトランジスタのドレーン領域は、Ｎウェル１２０内に形成された低電圧トランジスタのチャネルドーピング領域と同時に形成される。これと同様に、Ｎウェル１５０内に形成された高電圧非対称MOSトランジスタのドレーン領域は、Ｐウェル１３０内に形成された低電圧トランジスタのチャネルドーピング領域と同時に形成される。図示された実施形態のこのような側面は、低電圧及び高電圧素子の形成に要求される必要マスク及び/またはイオン注入工程の数を減らすことによって、全体製造工程を単純化してコストを減らしうる。
【００４３】
図７は、各ウェル１２０〜１５０内のチャネル領域上に適切に位置したゲート酸化膜２２０及びゲート電極２１０を含む各ゲート構造が付加された図６の基板１００を図示している。このようなゲート構造の形成は、本発明が属する技術分野で通常の知識を有する者に明らかであり、デザイン及び形成技術は多様化されうる。
【００４４】
図示された実施形態で、高電圧トランジスタウェル１４０、１５０上に形成された各ゲート酸化膜２２０は、低電圧トランジスタウェル１２０、１３０上に形成されたゲート酸化膜２２０の厚さと同一である。本発明のすべての実施形態がそうではないが、このような関係の発明の実施形態に係る製造コストの低減及び単純化(例えば、要求されるマスク数)は、このようなデザインを考慮する大きな価値がある。高電圧及び低電圧素子がともに形成された従来のデザインは、一般的に高電圧素子のゲート酸化膜が低電圧素子のゲート酸化膜よりさらに厚い。したがって、追加的なマスク及びゲート酸化膜形成及びパターニング工程が要求される。
【００４５】
図８は、図７の基板にソース領域２４２〜２４４及びドレーン領域２５２〜２５４で使うためのＮ型及びＰ型領域を適切に付加的に形成したことを図示している。これは、本発明が属する技術分野の通常の知識を有する者によって多様に実施されうる。すなわち、選択的にＰ及びＮウェル１２０乃至１５０内に各々ソース/ドレーン領域を形成するのに適したドーパントを選択的にイオン注入する多くの他の技術が効果的に使われうる。例えば、各ドレーン領域は、LDD(Lightly-Doped Drain)領域またはハロ(halo)ドレーン構造で形成されうる。このようなドレーン構造のさらに具体的なことは一般的に公知であり、本発明の実施形態によって容易に実現されうる。
【００４６】
しかし、本発明の一実施形態では、一つのＮ型ドーパントイオン注入工程(例えば、一つのマスク使用)は、各Ｐウェル１３０、１４０内にＮ+型ソース領域２４４及びＮ+型ドレーン領域２５４を選択的に形成するのに使われる。これと同様に、一つのＰ型ドーパントイオン注入工程(例えば、第2シングルマスク)は、各Ｎウェル１２０、１５０内にＰ+型ソース領域２４２及びＰ+ドレーン領域２５２を選択的に形成するのに使われる。
【００４７】
従来に知られた技術で信号及び/またはコントロールソースを適切に連結し、例示的なソース、ドレーン及びゲート構成要素の前述した結合は、Ｐウェル１３０内の低電圧Ｎ型トランジスタ２０３と、Ｎウェル１５０内の高電圧非対称Ｐ型トランジスタ２０４と、Ｎウェル１２０内の低電圧Ｐ型トランジスタ２０１と、Ｐウェル１４０内の高電圧非対称Ｎ型トランジスタ２０２とを構成する。
【００４８】
図９は、Ｐウェル及びＮウェル１２０乃至１５０及び図４ないし図８に図示された関連構成要素で構成された多様な素子領域A-A’、B-B’、C-C’、D-D’の平面図を図示している。4個の結果のトランジスタ２０１〜２０４は、低電圧及び高電圧素子のすべてに関連するCMOSで形成される。
【００４９】
図１０は、本発明の一実施形態による低電圧及び高電圧トランジスタを両方とも備えた半導体素子を製作するための製造工程の例示的な順序を図示したフローチャートである。図１０を参照すれば、素子分離領域は基板内に形成され、Ｐウェル及びＮウェルは素子分離領域に関連されて形成される(S12)。引き続き、基板表面の一部が選択的に露出されるようにパターニングされた第1フォトレジストマスクを形成し、第1フォトレジストマスクを介してＮ型不純物をイオン注入する(S14)。引き続き、基板表面の他の部分が選択的に露出されるようにパターニングされた、第2フォトレジストマスクを形成し、第2フォトレジストマスクを介してＰ型不純物をイオン注入する(S16)。
【００５０】
ゲート酸化膜を形成し(S18)、ゲート電極を形成する(S20)。
各々のゲート電極構造を形成した後、ソース/ドレーン領域(S22)を形成するため、Ｎ型不純物をイオン注入し(S22)、ソース/ドレーン領域を形成するため、Ｐ型不純物をイオン注入する(S24)。
【００５１】
ここで、NMOSまたはPMOS素子が基板上(on)に形成されるとする時、NMOSまたはPMOS素子のいくつかの構成要素は実は基板内(in)に形成されるということが分かる。しかしながら、簡潔にさせるのために、そのような素子を基板上(on)に備えられたと表記する。
【００５２】
本発明の多くの利点及び特徴は、前述した説明によって明確になる。特許請求の範囲は、本発明の範ちゅうに該当する利点及び特徴を包括しようとした。また、図示され説明された明確な構造及び機能は、本発明の通常の知識を有した者によってなされる多様な修正及び変化によっては、本発明は制限されない。さらに、あらゆるそのような修正及び変化は、本発明の範ちゅう内に含まれる。
【産業上の利用可能性】
【００５３】
本発明に適用される素子は、高集積回路半導体素子、プロセッサ、MEM's(Micro Electro Mechanical)素子、光電子(optoelectronic)素子、ディスプレイ素子(display device)などに使用しうる。
【図面の簡単な説明】
【００５４】
【図１】例示的な非対称MOSトランジスタを図示する。
【図２】例示的な回路に配列された多数の非対称MOSトランジスタを図示する。
【図３】ガイドリング及びトリプルウェル分離構造を有する基板上に配列された非対称MOSトランジスタを図示する。
【図４】本発明の一実施形態による例示的な製造方法を図示する。（その１）
【図５】本発明の一実施形態による例示的な製造方法を図示する。（その２）
【図６】本発明の一実施形態による例示的な製造方法を図示する。（その３）
【図７】本発明の一実施形態による例示的な製造方法を図示する。（その４）
【図８】本発明の一実施形態による例示的な製造方法を図示する。（その５）
【図９】本発明の一実施形態による例示的な製造方法を図示する。（その６）
【図１０】本発明の一実施形態の半導体素子の製造のための例示的な製造順序を図示したフローチャートである。
【符号の説明】
【００５５】
100：半導体基板
110：素子分離領域
120,150,170,180：Ｎウェル
130,140,160：Ｐウェル
201：低電圧Ｐ型トランジスタ
202：高電圧Ｎ型トランジスタ
203：低電圧Ｎ型トランジスタ
204：高電圧Ｐ型トランジスタ
210：ゲート電極
220：ゲート酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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