(57)【要約】【課題】ＴＦＴ特性の低下、バイアスストレスによるＴＦＴ特性の変動を抑えられるＰ型薄膜トランジスタ、Ｎ型薄膜トランジスタ、半導体装置及び表示装置を提供する。【解決手段】基板上に、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有するＰ型薄膜トランジスタであって、上記第１ゲート電極は、フローティングゲートを構成し、上記Ｐ型薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−２０Ｖ以上、＋１０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．４ＭＶ／ｃｍ未満であるＰ型薄膜トランジスタである。【選択図】図１
2007173741.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有するＰ型薄膜トランジスタであって、
該第１ゲート電極は、フローティングゲートを構成し、
該Ｐ型薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−２０Ｖ以上、＋１０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．４ＭＶ／ｃｍ未満であることを特徴とするＰ型薄膜トランジスタ。
【請求項２】
基板上に、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有するＮ型薄膜トランジスタであって、
該第１ゲート電極は、フローティングゲートを構成し、
該Ｎ型薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−１０Ｖ以上、＋２０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．６ＭＶ／ｃｍ未満であることを特徴とするＮ型薄膜トランジスタ。
【請求項３】
基板上に第１薄膜トランジスタと、第２薄膜トランジスタ及び／又は第３薄膜トランジスタとを備える半導体装置であって、
該第１薄膜トランジスタは、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極とがこの順に積層された構造を有し、
該第２薄膜トランジスタは、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有し、かつ導電型がＰ型であり、
該第２薄膜トランジスタの第１ゲート電極は、フローティングゲートを構成し、
該第２薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−２０Ｖ以上、＋１０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．４ＭＶ／ｃｍ未満であり、
該第３薄膜トランジスタは、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有し、かつ導電型がＮ型であり、
該第３薄膜トランジスタの第１ゲート電極は、フローティングゲートを構成し、
該第３薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−１０Ｖ以上、＋２０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．６ＭＶ／ｃｍ未満であることを特徴とする半導体装置。
【請求項４】
請求項１記載のＰ型薄膜トランジスタを含んで構成されることを特徴とする表示装置。
【請求項５】
前記表示装置は、液晶表示装置であることを特徴とする請求項４記載の表示装置。
【請求項６】
請求項２記載のＮ型薄膜トランジスタを含んで構成されることを特徴とする表示装置。
【請求項７】
前記表示装置は、液晶表示装置であることを特徴とする請求項６記載の表示装置。
【請求項８】
請求項３記載の半導体装置を含んで構成されることを特徴とする表示装置。
【請求項９】
前記表示装置は、液晶表示装置であることを特徴とする請求項８記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｐ型薄膜トランジスタ、Ｎ型薄膜トランジスタ及び半導体装置に関する。より詳しくは、薄膜トランジスタアレイ基板、及び、液晶表示装置、有機エレクトロルミネッセンス表示装置等の表示デバイスに好適なＰ型薄膜トランジスタ、Ｎ型薄膜トランジスタ及び半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置が備える薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｓｉｓｔｏｒ；ＴＦＴ）は、アクティブマトリクス型液晶表示装置における画素のスイッチング素子やドライバ回路、密着型イメージセンサ（Ｃｏｎｔａｃｔ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ；ＣＩＳ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｉｅｓ）等の大規模集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｒａｔｉｏｎ；ＬＳＩ）等に幅広く応用されている。
【０００３】
一方近年、液晶表示装置等のモバイル用途の表示装置（ディスプレイ）は、低消費電力化、高機能化、高速動作化、高信頼性、高精細化、小型化の要求が増しており、このような要求を満たすディスプレイの開発が盛んに行われている。このような課題に対しては、表示装置の各種回路を構成するＴＦＴの性能向上が重要となる。
【０００４】
そこで、表示装置に用いられるＴＦＴにおいては、半導体層がポリシリコン（以下、「ｐ−Ｓｉ」ともいう。）からなるＴＦＴ（以下、「ｐ−Ｓｉ型ＴＦＴ」ともいう。）が用いられてきている。ｐ−Ｓｉ型ＴＦＴは、（１）自己整合構造、（２）高移動度、（３）ＣＭＯＳ構造を有するという特徴があるため、高開口率、低消費電力、高機能化、高精細化、小型化等というディスプレイとして高付加価値な特徴を生み出すことができる。特に、高機能化、高精細化、小型化を実現する方法としては、周辺駆動回路を液晶パネルに集積、内在させる方法が挙げられる。しかしながら、液晶表示装置に必要な各種のＴＦＴが担う役割は異なることから、矛盾する特性を有するＴＦＴを同一基板上に形成することは困難であった。
【０００５】
例えば、画素回路の電源電圧は、画素ＴＦＴのしきい値電圧、液晶のしきい値電圧、階調表示に要する電圧、及び、液晶の駆動電圧を加算すると、少なくとも１２〜２５Ｖ程度に設定する必要がある。そのため、画素用ＴＦＴや周辺回路駆動用ＴＦＴは、比較的高電圧が印加されることになり、劣化しやすい。一方、周辺回路駆動用ＴＦＴの中でもドライバ回路等の信号処理回路に用いられるドライバＴＦＴは、１．５〜５Ｖ程度の低電圧で動作される回路であり、ディスプレイの高速動作性を満たすためには、ドライバＴＦＴは、低電圧で高速に動作する必要がある。したがって、この場合、ドライバＴＦＴ等の低電圧で高速に動作するＴＦＴ（以下、「低電圧ＴＦＴ」ともいう。）と、画素用ＴＦＴや周辺回路駆動用ＴＦＴ等の高電圧でも信頼性が確保できるＴＦＴ（以下、「高電圧ＴＦＴ」ともいう。）とを同一基板上に形成することとなる。
【０００６】
この方法としては、例えば、図５−１及び図５−２の（ａ）〜（ｆ）に示すような方法が開示されている（例えば、特許文献１参照。）。図５−１及び図５−２は、従来の半導体装置の製造工程を示す断面模式図である。なお、本明細書において、Ｐ型、Ｎ型とは、ＴＦＴの導電型を意味する。したがって、Ｐ型ＴＦＴは、キャリアが正孔であるＴＦＴを意味し、Ｎ型ＴＦＴは、キャリアが電子であるＴＦＴを意味する。また、ＬＤＤＴＦＴは、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するＴＦＴを意味し、ＧＯＬＤＴＦＴは、いわゆるＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ）構造を有するＴＦＴを意味する。
【０００７】
まず、図５−１（ａ）に示すように、基板５０６上のＰ型低電圧ＴＦＴ領域５０１、Ｎ型低電圧ＴＦＴ領域５０２、Ｎ型高電圧ＧＯＬＤＴＦＴ領域５０３、Ｐ型高電圧ＴＦＴ領域５０４、Ｎ型高電圧ＬＤＤＴＦＴ領域５０５に、島状の半導体層５０７を形成し、その上層の基板５０６全面に第１絶縁膜５０８を形成する。その後、Ｎ型低電圧ＴＦＴ領域５０２、Ｎ型高電圧ＧＯＬＤＴＦＴ領域５０３、Ｎ型高電圧ＬＤＤＴＦＴ領域５０５に、しきい値（Ｖｔｈ）制御のためのボロン等の不純物５０９を所望の濃度で注入する。このとき、不純物５０９注入時のマスクとして、Ｐ型低電圧ＴＦＴ領域５０１及びＰ型高電圧ＴＦＴ領域５０４にフォトリソグラフィー法等によりレジスト膜５１０をパターン形成する。
【０００８】
次に、図５−１（ｂ）に示すように、Ｐ型低電圧ＴＦＴ領域５０１、Ｎ型低電圧ＴＦＴ領域５０２に第１ゲート電極５１１を形成し、基板５０６全面に第２絶縁膜５１２を形成する。続いて、Ｎ型高電圧ＧＯＬＤＴＦＴ領域５０３に第１のＮ型高抵抗領域５１３を形成するためリン等の不純物５１６を低濃度に注入する。このとき、不純物５１６注入時のマスクとして、Ｐ型低電圧ＴＦＴ領域５０１、Ｐ型高電圧ＴＦＴ領域５０４、Ｎ型高電圧ＬＤＤＴＦＴ領域５０５及びＮ型高電圧ＧＯＬＤＴＦＴ領域５０３のチャネル形成領域にフォトリソグラフィー法等によりレジスト膜５１７をパターン形成する。これにより、Ｎ型低電圧ＴＦＴ領域５０２にチャネル領域５１５とＮ型高電圧ＧＯＬＤＴＦＴ領域５０３にチャネル領域５１４が形成される。
【０００９】
次に、図５−１（ｃ）に示すように、Ｎ型高電圧ＧＯＬＤＴＦＴ領域５０３、Ｐ型高電圧ＴＦＴ領域５０４、Ｎ型高電圧ＬＤＤＴＦＴ領域５０５に第２ゲート電極５１８を形成する。続いて、Ｎ型高電圧ＬＤＤＴＦＴ領域５０５に第２のＮ型高抵抗領域５１９を形成するため基板５０６全体にリン等の不純物５２０を低濃度に注入する。これにより、Ｎ型高電圧ＬＤＤＴＦＴ領域５０５にチャネル領域５２１が形成される。
【００１０】
次に、図５−１（ｄ）に示すように、Ｎ型低電圧ＴＦＴ領域５０２、Ｎ型高電圧ＧＯＬＤＴＦＴ領域５０３、Ｎ型高電圧ＬＤＤＴＦＴ領域５０５にＮ型低抵抗領域５２２を形成するためリン等の不純物５２４を高濃度に注入する。このとき、不純物５２４注入時のマスクとして、Ｐ型低電圧ＴＦＴ領域５０１と、Ｐ型高電圧ＴＦＴ領域５０４と、Ｎ型高電圧ＬＤＤＴＦＴ領域５０５のチャネル領域５２１及び第２のＮ型高抵抗領域５１９の一部とにフォトリソグラフィー法等によりレジスト膜５２３をパターン形成する。これにより、Ｎ型高電圧ＬＤＤＴＦＴ領域５０５の半導体層５０７は、ＬＤＤ構造を有することとなる。また、Ｎ型高電圧ＧＯＬＤＴＦＴ領域５０３の半導体層５０７は、ＧＯＬＤ構造を有することとなる。
【００１１】
次に、図５−２（ｅ）に示すように、Ｐ型低電圧ＴＦＴ領域５０１、Ｐ型高電圧ＴＦＴ領域５０４にＰ型低抵抗領域５２５を形成するためにボロン等の不純物５２７を高濃度に注入する。このとき、不純物５２７注入時のマスクとして、Ｎ型低電圧ＴＦＴ領域５０２、Ｎ型高電圧ＧＯＬＤＴＦＴ領域５０３及びＮ型高電圧ＬＤＤＴＦＴ領域５０５にフォトリソグラフィー法等によりレジスト膜５２６をパターン形成する。これにより、Ｐ型低電圧ＴＦＴ領域５０１、Ｐ型高電圧ＴＦＴ領域５０４にチャネル領域５２８が形成される。
最後に、図５−２（ｆ）に示すように、基板５０６全面に第３絶縁膜５２９を形成し、熱処理により注入した不純物の活性化を行い、配線接続のためのコンタクト孔５３０を形成し、配線５３１を形成する。
【００１２】
このように、Ｎ型高電圧ＧＯＬＤＴＦＴ、Ｐ型高電圧ＴＦＴ及びＮ型高電圧ＬＤＤＴＦＴは、ゲート絶縁膜が第１絶縁膜及び第２絶縁膜の２層からなるので、高電圧で駆動させても信頼性が確保できる。また、Ｎ型低電圧ＴＦＴ及びＰ型低電圧ＴＦＴは、ゲート絶縁膜が第１絶縁膜のみからなるので、低電圧で高速に動作させることができる。したがって、上述した方法を用いて、異なる特性を有するＴＦＴを同一基板上に形成することができる。しかしながら、上述した方法では、特にＮ型高電圧ＧＯＬＤＴＦＴ、Ｎ型高電圧ＬＤＤＴＦＴ、Ｐ型高電圧ＴＦＴにおいて、移動度、サブスレッショルド係数、しきい値電圧、オフ電流、ホットキャリア耐性等のＴＦＴ特性の悪化やゲートバイアスストレスによるＴＦＴ特性の異常変動等といった不良が発生しやすく、ＴＦＴの寿命も短かった。
【００１３】
それに対して、ゲート電極にフローティングゲート電極を用いてＴＦＴを作製する技術が開示されている（例えば、特許文献２〜４参照。）。特許文献２記載の技術によれば、ゲート電極とチャネル領域とのオフセット領域にフローティング電極を設け、ドレイン領域近傍の電界集中を緩和することによって、ＴＦＴ特性の一つであるリーク電流を抑制することが可能であると記載されている。また、特許文献３記載の技術によれば、入力電極に所定の電圧を印加し、しきい値を変化させることによって、リーク電流を抑制することが可能であると記載されている。しかしながら、高電圧ＴＦＴに上記文献記載の技術を用いた場合には、ＴＦＴ特性の悪化や異常変動を抑制する効果は充分ではなかった。更に、特許文献４記載の技術によれば、ゲート電極、ソース及びドレインと、コンタクトホールとの接触不良等を低減することが可能であると記載されているが、ＴＦＴ特性の悪化を抑制する効果については記載されていない。
また、フローティングゲート電極を用いた不揮発性メモリを作製する技術が開示されている（例えば、特許文献５参照。）。しかしながら、ＴＦＴ特性の悪化を抑制する効果については記載されていない。
したがって、異なる特性を有するＴＦＴを同一基板上に備えた半導体装置において、特に高電圧ＴＦＴにおけるＴＦＴ特性の低下や変動を抑制するという点で未だ改善の余地があった。
【特許文献１】特開２００３−４５８９２号公報
【特許文献２】特開平８−１４８６９４号公報
【特許文献３】特開平９−２４４０６７号公報
【特許文献４】特開平１０−２００１１６号公報
【特許文献５】特開２００１−３２６２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
発明は、上記現状に鑑みてなされたものであり、ＴＦＴ特性の低下、バイアスストレスによるＴＦＴ特性の変動を抑えられるＰ型薄膜トランジスタ、Ｎ型薄膜トランジスタ、半導体装置及び表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１５】
本発明者は、ＴＦＴ特性の低下及び変動を抑えられる薄膜トランジスタ及び半導体装置について種々検討したところ、ゲート電極の形態に着目した。そして、低電圧ＴＦＴ用の第１ゲート電極を形成するためのエッチングに際し、高電圧ＴＦＴ形成領域の第１絶縁膜表面に欠陥が生じることによって、高電圧ＴＦＴのＴＦＴ特性の低下及び変動が引き起こされることを見出した。そこで、本発明者は更に検討を行ったところ、高電圧ＴＦＴの半導体層上に第１ゲート電極をフローティングゲートとして残し、Ｐ型高電圧ＴＦＴにおいては、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−２０Ｖ以上、＋１０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とを、ともに３．４ＭＶ／ｃｍ未満にし、Ｎ型高電圧ＴＦＴにおいては、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−１０Ｖ以上、＋２０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とを、ともに３．６ＭＶ／ｃｍ未満にすることにより、ＴＦＴ特性の低下、バイアスストレスによるＴＦＴ特性の変動を抑えられることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【００１６】
すなわち、本発明は、基板上に、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有するＰ型薄膜トランジスタであって、上記第１ゲート電極は、フローティングゲートを構成し、上記Ｐ型薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−２０Ｖ以上、＋１０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．４ＭＶ／ｃｍ未満であるＰ型薄膜トランジスタ（以下、「本発明のＰ型ＴＦＴ」ともいう。）である。
【００１７】
本発明はまた、基板上に、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有するＮ型薄膜トランジスタであって、上記第１ゲート電極は、フローティングゲートを構成し、上記Ｎ型薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−１０Ｖ以上、＋２０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．６ＭＶ／ｃｍ未満であるＮ型薄膜トランジスタ（以下、「本発明のＮ型ＴＦＴ」ともいう。）でもある。
【００１８】
本発明はそして、基板上に第１薄膜トランジスタと、第２薄膜トランジスタ及び／又は第３薄膜トランジスタとを備える半導体装置であって、上記第１薄膜トランジスタは、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極とがこの順に積層された構造を有し、上記第２薄膜トランジスタは、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有し、かつ導電型がＰ型であり、上記第２薄膜トランジスタの第１ゲート電極は、フローティングゲートを構成し、上記第２薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−２０Ｖ以上、＋１０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．４ＭＶ／ｃｍ未満であり、上記第３薄膜トランジスタは、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有し、かつ導電型がＮ型であり、上記第３薄膜トランジスタの第１ゲート電極は、フローティングゲートを構成し、上記第３薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−１０Ｖ以上、＋２０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．６ＭＶ／ｃｍ未満である半導体装置（以下、「本発明の半導体装置」ともいう。）でもある。
以下に本発明のＰ型ＴＦＴを詳述する。
【００１９】
本発明のＰ型薄膜トランジスタは、基板上に、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有する。このように本発明のＰ型ＴＦＴは、いわゆるプレーナ型又はボトムゲート型のＴＦＴを構成する。また、ゲート絶縁膜として機能する絶縁膜が、第１及び第２絶縁膜の２層構造を有するので、絶縁耐圧を向上させることができる。したがって、本発明のＰ型ＴＦＴは、Ｐ型高電圧ＴＦＴに好適である。なお、本発明のＰ型ＴＦＴをプレーナ型のＴＦＴとする場合には、基板上に、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とが基板側からこの順に積層された構造を有することとなる。一方、本発明のＰ型ＴＦＴをボトムゲート型のＴＦＴとする場合には、基板上に、第２ゲート電極と、第２絶縁膜と、第１ゲート電極と、第１絶縁膜と、チャネル領域、ソース及びドレインを有する半導体層とが基板側からこの順に積層された構造を有することとなる。
以下、本発明のＰ型ＴＦＴをプレーナ型のＴＦＴとして説明するが、プレーナ型に限定されず、ボトムゲート型のＴＦＴについても同様の作用効果を奏することができる。
【００２０】
上記第１ゲート電極は、フローティングゲートを構成する。言い換えると、第１ゲート電極は、第１絶縁膜上に電気的にフローティング状態、すなわち第２ゲート電極等の他の導電部から電気的に絶縁された状態で配置される。これにより、同一基板上に低電圧ＴＦＴと高電圧ＴＦＴとを備える液晶表示装置等において、本発明のＰ型ＴＦＴをＰ型高電圧ＴＦＴとした場合には、低電圧ＴＦＴ用の第１ゲート電極を形成するためのエッチングに際し、Ｐ型高電圧ＴＦＴ、すなわち本発明のＰ型ＴＦＴの第１絶縁膜表面に欠陥が生じるのを抑制することができる。その結果として、ＴＦＴ特性の低下及び変動を効果的に抑制することができる。
【００２１】
ここで、本発明のＰ型ＴＦＴの動作機構について説明する。本発明のＰ型ＴＦＴは、第１ゲート電極がフローティングゲートであるため、第２ゲート電極がゲート配線に接続される。第２ゲート電極に電圧が印加されると、第１ゲート電極には第２ゲート電極と反対の極性の電位が誘起され、更に半導体層のチャネル領域には第１ゲート電極と反対の極性の電位が誘起されることとなる。したがって、本発明のＰ型ＴＦＴは、通常のＴＦＴと同様に電界効果トランジスタとして機能することができる。なお、本発明のＰ型ＴＦＴは、第１ゲート電極によって極性の反転が一回多く起こるため、ゲート配線には、通常のＰ型ＴＦＴのゲート配線とは反対の極性の電圧を印加する必要がある。
【００２２】
上記Ｐ型薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−２０Ｖ以上、＋１０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．４ＭＶ／ｃｍ未満であり、好ましくはともに２．６ＭＶ／ｃｍ未満である。これにより、ＴＦＴ特性の低下、バイアスストレスによるＴＦＴ特性の変動を更に効果的に抑えることができる。第１絶縁膜及び第２絶縁膜に印加される電界強度が３．４ＭＶ／ｃｍ以上であると、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線において、異常電流が発生する等のＴＦＴ特性に異常が発生することがある。なお、本明細書において、Ａ及びＢが重複する領域とは、基板面法線方向から平面視したときに、Ａ及びＢがともに存在している領域のことをいう。また、本明細書において、電界強度は、絶縁膜に印加される電圧を絶縁膜の膜厚で除した値の絶対値をとることにより求めることができる。
以下に本発明のＮ型ＴＦＴを詳述する。
【００２３】
本発明のＮ型薄膜トランジスタは、基板上に、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有する。このように本発明のＮ型ＴＦＴは、いわゆるプレーナ型又はボトムゲート型のＴＦＴを構成する。また、ゲート絶縁膜として機能する絶縁膜が、第１及び第２絶縁膜の２層構造を有するので、絶縁耐圧を向上させることができる。したがって、本発明のＮ型ＴＦＴは、Ｎ型高電圧ＴＦＴに好適である。なお、本発明のＮ型ＴＦＴをプレーナ型のＴＦＴとする場合には、基板上に、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とが基板側からこの順に積層された構造を有することとなる。一方、本発明のＮ型ＴＦＴをボトムゲート型のＴＦＴとする場合には、基板上に、第２ゲート電極と、第２絶縁膜と、第１ゲート電極と、第１絶縁膜と、チャネル領域、ソース及びドレインを有する半導体層とが基板側からこの順に積層された構造を有することとなる。
以下、本発明のＮ型ＴＦＴをプレーナ型のＴＦＴとして説明するが、プレーナ型に限定されず、ボトムゲート型のＴＦＴについても同様の作用効果を奏することができる。
【００２４】
上記第１ゲート電極は、フローティングゲートを構成する。言い換えると、第１ゲート電極は、第１絶縁膜上に電気的にフローティング状態、すなわち第２ゲート電極等の他の導電部から電気的に絶縁された状態で配置される。これにより、同一基板上に低電圧ＴＦＴと高電圧ＴＦＴとを備える液晶表示装置等において、本発明のＮ型ＴＦＴをＮ型高電圧ＴＦＴとした場合には、低電圧ＴＦＴ用の第１ゲート電極を形成するためのエッチングに際し、Ｎ型高電圧ＴＦＴ、すなわち本発明のＮ型ＴＦＴの第１絶縁膜表面に欠陥が生じるのを抑制することができる。その結果として、ＴＦＴ特性の低下及び変動を効果的に抑制することができる。
【００２５】
本発明のＮ型ＴＦＴの動作機構は、上述の本発明のＰ型ＴＦＴと同様であり、通常のＴＦＴと同様に電界効果トランジスタとして機能することができる。
【００２６】
上記Ｎ型薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−１０Ｖ以上、＋２０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．６ＭＶ／ｃｍ未満であり、好ましくは２．６ＭＶ／ｃｍ未満である。これにより、ＴＦＴ特性の低下、バイアスストレスによるＴＦＴ特性の変動を更に効果的に抑えることができる。第１絶縁膜及び第２絶縁膜に印加される電界強度が３．６ＭＶ／ｃｍ以上であると、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線において、異常電流が発生する等のＴＦＴ特性に異常が発生することがある。
【００２７】
本発明のＰ型ＴＦＴ及びＮ型ＴＦＴとしては、例えば、図１に示すような構造のＮ型高電圧ＴＦＴ、Ｐ型高電圧ＴＦＴ等が挙げられる。図１は、本発明のＰ型ＴＦＴ及びＮ型ＴＦＴの一例を示す断面模式図である。図１に示すＴＦＴは、基板１１５上に本発明のＮ型ＴＦＴに係るＮ型高電圧ＴＦＴ１０１と、本発明のＰ型ＴＦＴに係るＰ型高電圧ＴＦＴ１０２とを備える。Ｎ型高電圧ＴＦＴ１０１は、基板１１５上にソース及びドレインとして機能するＮ型低抵抗領域１０３と、チャネル領域１０４とを具備した半導体層１１６が配置され、半導体層１１６上に、第１絶縁膜１０６が配置され、第１絶縁膜１０６上のチャネル領域１０４に重複する領域に第１ゲート電極１０７が配置され、第１ゲート電極１０７上に第２絶縁膜１０８が配置され、第２絶縁膜１０８上の第１ゲート電極１０７に重複する領域に第２ゲート電極１０９が配置されている。一方、Ｐ型高電圧ＴＦＴ１０２は、基板１１５上にソース及びドレインとして機能するＰ型低抵抗領域１０５と、チャネル領域１０４とを具備した半導体層１１６が配置され、半導体層１１６上に第１絶縁膜１０６が配置され、第１絶縁膜１０６上のチャネル領域１０４に重複する領域に第１ゲート電極１０７が配置され、第１ゲート電極１０７上に第２絶縁膜１０８が配置され、第２絶縁膜１０８上の第１ゲート電極１０７に重複する領域に第２ゲート電極１０９が配置されている。
【００２８】
なお、本発明のＰ型ＴＦＴ及びＮ型ＴＦＴは、図１に示したＮ型高電圧ＴＦＴ１０１及びＰ型高電圧ＴＦＴ１０２の構造に特に限定されない。また、図１に示したＮ型高電圧ＴＦＴ１０１及びＰ型高電圧ＴＦＴ１０２においても、基板１１５上に、ソース及びドレインとして機能するＮ型低抵抗領域１０３又はＰ型低抵抗領域１０５、及び、チャネル領域１０４を具備した半導体層１１６と、第１絶縁膜１０６と、第１ゲート電極１０７と、第２絶縁膜１０８と、第２ゲート電極１０９とをこの順に備えている限り、図１の構造に限定されるものではない。
【００２９】
本発明のＰ型ＴＦＴ及びＮ型ＴＦＴにおける構成要素の形態について以下に説明するが、以下の形態に限定されるものではない。なお、本発明のＰ型ＴＦＴ及びＮ型ＴＦＴは、導電型と第１及び第２絶縁膜に印加することができる電界強度の上限値とが異なるだけで、その他の構成要素は同じであるので、以下では本発明のＰ型ＴＦＴ及びＮ型ＴＦＴにおける構成要素の形態をまとめて述べる。
【００３０】
上記半導体層は、第１ゲート電極に重複するチャネル領域と、チャネル領域以外の領域のソース及びドレインとを有する。ソース及びドレインは、通常、半導体層にＮ型又はＰ型の不純物が高濃度に注入されたＮ型又はＰ型低抵抗領域からなる。したがって、本発明のＰ型ＴＦＴにおいては、ソース及びドレインは、通常、半導体層にＰ型の不純物が高濃度に注入されたＰ型低抵抗領域からなり、本発明のＮ型ＴＦＴにおいては、ソース及びドレインは、通常、半導体層にＮ型の不純物が高濃度に注入されたＮ型低抵抗領域からなる。低抵抗領域の電気導電性は特に限定されないが、抵抗率の値で、２５℃において、１０ｋΩ／□以下であることが好ましい。不純物は、半導体層においてキャリア（正孔又は電子）を作り出す物質（通常はイオン又は原子）である。Ｎ型の不純物としては、リン等の１５族元素が挙げられ、Ｐ型の不純物としては、ホウ素等の１３族元素が挙げられる。半導体層の平面形状としては特に限定されないが、島状であることが好ましい。また、本発明のＮ型ＴＦＴにおいては、半導体層は、Ｎ型低抵抗領域とチャネル領域との間に、Ｎ型高抵抗領域を更に具備すること、すなわちＬＤＤ構造を有することが好ましい。Ｎ型高抵抗領域は、通常、半導体層にＮ型の不純物を低濃度に注入されたものである。高抵抗領域の電気導電性は特に限定されないが、抵抗率の値で、２５℃において、１０ｋΩ／□以上、１０ＭΩ／□以下であることが好ましい。なお、本明細書において、高濃度及び低濃度とは、単に一方の半導体層に含有される不純物の濃度が他方の半導体層のそれよりも相対的に低いことや高いことを意味する。本発明においては、低抵抗領域と高抵抗領域との電気導電性が異なることを確認することができる限り、これらの層間（層−領域間）の境界が明確に存在していなくてもよい。また、本明細書において平面形状とは、基板面法線方向から見たときの形状のことをいう。
【００３１】
上記第１及び第２絶縁膜の形態としては、半導体層、第１及び第２ゲート電極の間が電気的に絶縁されているのであれば特に限定されず、以下の（１）〜（３）の形態等が挙げられる。（１）第１及び第２絶縁膜がともに基板上の全面に配置された形態。（２）第１絶縁膜が基板上の全面に配置され、第２絶縁膜が第１ゲート電極上にのみ配置された形態。（３）第１絶縁膜が半導体層上にのみ配置され、第２絶縁膜が基板上の全面に配置された形態。また、第１及び第２絶縁膜の膜厚及び材質等は特に限定されず、第１絶縁膜及び第２絶縁膜に印加される電界強度が、本発明のＰ型ＴＦＴ及びＮ型ＴＦＴにおける上記所定の範囲内になるように、適宜設定すればよい。
【００３２】
上記第１ゲート電極は、フローティングゲートを構成するが、配置の形態としては、通常のＴＦＴのゲート電極と同様に、半導体層のチャネル領域と重複するように配置されることが好ましい。また、第１ゲート電極の重複面積（第１ゲート電極とチャネル領域とが重複する面積）、膜厚、材質等は、特に限定されず、第１絶縁膜及び第２絶縁膜に印加される電界強度が、本発明のＰ型ＴＦＴ及びＮ型ＴＦＴにおける上記所定の範囲内になるように、適宜設定すればよい。
【００３３】
上記第２ゲート電極は、第１ゲート電極の少なくとも一部と重複するように配置されることが好ましい。第２ゲート電極の形態としては、以下の（１）〜（３）の形態等が挙げられる。（１）チャネル領域及び第１ゲート電極と重複する形態。（２）チャネル領域とは重複せず、第１ゲート電極の一部と重複する形態。（３）チャネル領域、高抵抗領域及び第１ゲート電極に重複する、いわゆるＧＯＬＤ構造を有する形態。また、第２ゲート電極の重複面積（第２ゲート電極と第２ゲート電極とが重複する面積）、膜厚、材質等は、特に限定されず、第１絶縁膜及び第２絶縁膜に印加される電界強度が、本発明のＰ型ＴＦＴ及びＮ型ＴＦＴにおける上記所定の範囲内になるように、適宜設定すればよい。更に、第２ゲート電極は、ゲート配線と一体的に形成されていてもよい。
【００３４】
ここで、図２を用いて本発明のＰ型ＴＦＴ及びＮ型ＴＦＴのＴＦＴ特性について説明する。図２は、図１で示したＮ型高電圧ＴＦＴ１０１及びＰ型高電圧ＴＦＴ１０２において、第１絶縁膜１０６がチャネル領域１０４及び第１ゲート電極１０７に挟まれて形成される第１容量１１０、１１２と、第２絶縁膜１０８が第１ゲート電極１０７及び第２ゲート電極１０９に挟まれて形成される第２容量１１１、１１３とに印加される電界を変更したときのＴＦＴ特性のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線である。図２（ａ）は、第１容量１１０、１１２に印加される電界強度が最大で３．４ＭＶ／ｃｍであり、第２容量１１１、１１３に印加される電界強度が最大で２．０ＭＶ／ｃｍであるときのＶｇ−Ｉｄ曲線を示す。図２（ｂ）は、第１容量１１０、１１２に印加される電界強度が最大で２．６ＭＶ／ｃｍであり、第２容量１１１、１１３に印加される電界強度が最大で２．４ＭＶ／ｃｍであるときのＶｇ−Ｉｄ曲線を示す。図２（ｃ）は、第１容量１１０、１１２に印加される電界強度が最大で０．６ＭＶ／ｃｍであり、第２容量１１１、１１３に印加される電界強度が最大で３．６ＭＶ／ｃｍであるときのＶｇ−Ｉｄ曲線を示す。
【００３５】
なお、Ｎ型高電圧ＴＦＴ１０１及びＰ型高電圧ＴＦＴ１０２において、半導体層１１６は、チャネル領域１０４の平面形状が矩形状の多結晶シリコンを用い、第１絶縁膜１０６は、膜厚３０ｎｍの酸化シリコン（ＳｉＯ２）を用い、第１ゲート電極１０７は、平面形状が矩形状の上層：膜厚３７０ｎｍのタングステン（Ｗ）／下層：膜厚５０ｎｍの窒化タンタル（ＴａＮ）からなる積層の導電体を用い、第２絶縁膜１０８は、膜厚５０ｎｍの酸化シリコン（ＳｉＯ２）を用い、第２ゲート電極１０９は、平面形状が矩形状の上層：膜厚３７０ｎｍのタングステン（Ｗ）／下層：膜厚５０ｎｍの窒化タンタル（ＴａＮ）からなる積層の導電体を用いて測定を行った。
【００３６】
また、図２（ａ）〜（ｃ）の測定に用いたＮ型高電圧ＴＦＴ１０１及びＰ型高電圧ＴＦＴ１０２は、それぞれ図６（ａ）〜（ｃ）に示すような寸法及び配置関係を有する。まず、図２（ａ）の測定に用いたＮ型高電圧ＴＦＴ１０１及びＰ型高電圧ＴＦＴ１０２は、図６（ａ）に示すように、半導体層１１６のチャネル長Ｌは２０μｍ、半導体層１１６の幅Ｗ（チャネル幅）は２０μｍとし、第１ゲート電極１０７及び第２ゲート電極１０９のチャネル長Ｌ方向の長さＬ１、Ｌ２はチャネル長Ｌと同じ２０μｍとなるように形成した。また、第１ゲート電極１０７のチャネル幅Ｗ方向の長さＷ１は３３μｍとし、少なくともチャネル領域１０４の全部と重複するように配置した。更に、第２ゲート電極１０９のチャネル幅Ｗ方向の長さＷ２は３３μｍよりも長くなるよう適宜設定し、少なくとも第１ゲート電極１０７の全部と重複するように配置した。
【００３７】
次に、図２（ｂ）の測定に用いたＮ型高電圧ＴＦＴ１０１及びＰ型高電圧ＴＦＴ１０２は、図６（ｂ）に示すように、半導体層１１６のチャネル長Ｌは２０μｍ、半導体層１１６の幅Ｗ（チャネル幅）は２０μｍとし、第１ゲート電極１０７及び第２ゲート電極１０９のチャネル長Ｌ方向の長さＬ１、Ｌ２はチャネル長Ｌと同じ２０μｍとなるように形成した。また、第１ゲート電極１０７のチャネル幅Ｗ方向の長さＷ１は２１μｍとし、少なくともチャネル領域１０４の全部と重複するように配置した。更に、第２ゲート電極１０９のチャネル幅Ｗ方向の長さＷ２は２１μｍよりも長くなるよう適宜設定し、少なくとも第１ゲート電極１０７の全部と重複するように配置した。
【００３８】
そして、図２（ｃ）の測定に用いたＮ型高電圧ＴＦＴ１０１及びＰ型高電圧ＴＦＴ１０２は、図６（ｃ）に示すように、半導体層１１６のチャネル長Ｌは２０μｍ、半導体層１１６の幅Ｗ（チャネル幅）は２０μｍとし、第１ゲート電極１０７及び第２ゲート電極１０９のチャネル長Ｌ方向の長さＬ１、Ｌ２はチャネル長Ｌと同じ２０μｍとなるように形成した。また、第１ゲート電極１０７のチャネル幅Ｗ方向の長さＷ１は３３μｍとし、少なくともチャネル領域１０４の全部と重複するように配置した。更に、第２ゲート電極１０９のチャネル幅Ｗ方向の長さＷ２は３μｍよりも長くなるよう適宜設定し、第２ゲート電極１０９は、半導体層１１６とは重複せず、第１ゲート電極１０７とのみ重複し、かつ第２ゲート電極１０９及び第１ゲート電極１０７が重複する領域のチャネル幅Ｗ方向の長さＷ３が３μｍになるように配置した。
【００３９】
また、Ｎ型高電圧ＴＦＴ１０１及びＰ型高電圧ＴＦＴ１０２に印加される電圧の測定条件は、Ｎ型高電圧ＴＦＴ１０１の線形領域においては、ソースの電位を基準としてＶｇ＝−１０〜＋２０Ｖ及びドレイン電圧（Ｖｄ）＝＋０．１Ｖとし、飽和領域においては、ソースの電位を基準としてＶｇ＝−１０〜＋２０Ｖ及びＶｄ＝＋１２Ｖとした。一方、Ｐ型高電圧ＴＦＴ１０２の線形領域においては、ソースの電位を基準としてＶｇ＝＋１０〜−２０Ｖ及びＶｄ＝−０．１Ｖとし、飽和領域においては、ソースの電位を基準としてＶｇ＝＋１０〜−２０Ｖ及びＶｄ＝−１２Ｖとした。なお、Ｎ型高電圧ＴＦＴ１０１において、ソース及びドレインは、Ｎ型低抵抗領域１０３からなり、Ｐ型高電圧ＴＦＴ１０２において、ソース及びドレインは、Ｐ型低抵抗領域１０５からなる。
【００４０】
まず、図２（ａ）に示すように、第１容量１１０、１１２部の電界強度が３．４ＭＶ／ｃｍ以上であると、Ｐ型高電圧ＴＦＴ１０２の飽和領域の特性において、Ｎ型線形領域とＰ型線形領域のＩｄが１Ｅ−９Ａ以下となるＶｇの範囲（すなわちＶｇ＝−１．５〜−１Ｖの範囲）で、Ｉｄが１Ｅ−６Ａ以上となっているため、本発明のＰ型ＴＦＴに係るＰ型高電圧ＴＦＴ１０２はＴＦＴとして正常に機能しないことがわかる。一方、本発明のＮ型ＴＦＴに係るＮ型高電圧ＴＦＴ１０１はＴＦＴとして正常に機能することがわかる。なお、１Ｅｘ（ｘは、任意の数）は、１×１０ｘを意味する。
【００４１】
また、図２（ｃ）に示すように、第２容量１１１、１１３部の電界強度が３．４ＭＶ／ｃｍを超えると、Ｎ型高電圧ＴＦＴ１０１及びＰ型高電圧ＴＦＴ１０２の飽和領域の特性において、Ｎ型線形領域とＰ型線形領域のＩｄが１Ｅ−９Ａ以下となるＶｇの範囲（すなわちＶｇ＝−７〜−４．５Ｖの範囲）でＩｄが１Ｅ−６Ａ以上となっているため、本発明のＮ型ＴＦＴに係るＮ型高電圧ＴＦＴ１０１と本発明のＰ型ＴＦＴに係るＰ型高電圧ＴＦＴ１０２とは、ともにＴＦＴとして正常に機能しないことがわかる。
【００４２】
他方、図２（ｂ）に示すように、第１容量１１０、１１２部及び第２容量１１１，１１３部の電界強度が３．４ＭＶ／ｃｍよりも小さければ、正常なＶｇ−Ｉｄカーブが得られる。このように、本発明のＰ型ＴＦＴによれば、第１容量１１０，１１２と第２容量１１１，１１３とに印加される電界強度を３．４ＭＶ／ｃｍよりも小さくなるように、第１容量１１０，１１２と第２容量１１１，１１３とを設計することで良好なＴＦＴ特性を有するＰ型ＴＦＴを実現することができる。また、本発明のＮ型ＴＦＴによれば、第１容量１１０，１１２と第２容量１１１，１１３とに印加される電界強度を３．６ＭＶ／ｃｍよりも小さくなるように、第１容量１１０，１１２と第２容量１１１，１１３とを設計することで良好なＴＦＴ特性を有するＮ型ＴＦＴを実現することができる。
【００４３】
本発明のＰ型ＴＦＴ及びＮ型ＴＦＴにおいては、第２ゲート電極に電圧が印加されると、第１及び第２絶縁膜と、フローティングゲートである第１ゲート電極とに電荷が蓄積される。この電荷の蓄積は、電界強度が小さい場合には非常に少ないが、電界強度がある閾値を超えると急激に大きくなると考えられる。したがって、本発明のＰ型ＴＦＴにおいて、第１及び第２絶縁膜に印加される電界強度が３．４ＭＶ／ｃｍ以上になると、電荷の蓄積が急増し、リーク電流の増加等を誘起するために、Ｖｇ−Ｉｄ曲線においてドレイン電流異常が発生する。一方、本発明のＮ型ＴＦＴにおいても同様にして、第１及び第２絶縁膜に印加される電界強度が３．６ＭＶ／ｃｍ以上になると、Ｖｇ−Ｉｄ曲線においてドレイン電流異常が発生する。したがって、本発明のＰ型ＴＦＴ及びＮ型ＴＦＴの第１及び第２絶縁膜に印加される電界強度を上記数値範囲未満にすることで、電荷の蓄積の急増に起因するＴＦＴ特性の低下及び変動を効果的に抑制することができる。
【００４４】
本発明のＰ型ＴＦＴ及びＮ型ＴＦＴの構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。なお、本発明のＰ型ＴＦＴ及びＮ型ＴＦＴは、第１ゲート電極がフローティングゲートとして配置され、絶縁膜表面に欠陥が生じるのを効果的に抑制することができることから、ゲート電極が半導体層の下層に配置された、いわゆるボトムゲート型のＴＦＴとしても、プレーナ型のＴＦＴと同様の作用効果を奏することができる。
以下に本発明の半導体装置を詳述する。
【００４５】
本発明の半導体装置は、基板上に第１薄膜トランジスタ（以下、「第１ＴＦＴ」ともいう。）と、第２薄膜トランジスタ（以下、「第２ＴＦＴ」ともいう。）及び／又は第３薄膜トランジスタ（以下、「第３ＴＦＴ」ともいう。）とを備える。後述するように、第１ＴＦＴは、低電圧ＴＦＴとして好適であり、第２ＴＦＴ及び第３ＴＦＴは、高電圧ＴＦＴとして好適である。したがって、本発明の半導体装置は、同一基板上にドライバ回路等の周辺回路を一体的に形成した液晶ディスプレイ、いわゆるモノリシック液晶ディスプレイ（以下、「システム液晶」ともいう。）等に好適である。また、本発明の半導体装置においては、第１ＴＦＴと、第２ＴＦＴ及び／又は第３ＴＦＴとは、互いに電気的に接続されていてもよく、接続されていなくてもよいが、接続されていることが好ましい。
【００４６】
上記第１薄膜トランジスタは、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極とがこの順に積層された構造を有する。このように第１ＴＦＴは、通常のいわゆるプレーナ型又はボトムゲート型のＴＦＴを構成する。また、ゲート絶縁膜が第１絶縁膜のみからなるので、低電圧で高速に動作させることができる。したがって、第１ＴＦＴは、低電圧ＴＦＴに好適である。なお、第１ＴＦＴの各構成要素の形態については、本発明のＰ型ＴＦＴ及びＮ型ＴＦＴにおける半導体層、第１絶縁膜及び第１ゲート電極と同様の形態等が挙げられる。また、第１ＴＦＴの導電型は、Ｎ型であってもよいし、Ｐ型であってもよい。
【００４７】
上記第２薄膜トランジスタは、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有し、かつ導電型がＰ型であり、上記第２薄膜トランジスタの第１ゲート電極は、フローティングゲートを構成し、上記第２薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−２０Ｖ以上、＋１０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．４ＭＶ／ｃｍ未満であり、好ましくはともに２．６ＭＶ／ｃｍ未満である。このように、第２ＴＦＴは、上述の本発明のＰ型ＴＦＴと同じ構成を有するので、本発明のＰ型ＴＦＴと同様の作用効果を奏することができる。したがって、第２ＴＦＴは、Ｐ型高電圧ＴＦＴに好適である。また、第２ＴＦＴの各構成要素の形態については、本発明のＰ型ＴＦＴと同様の形態が挙げられる。
【００４８】
上記第３薄膜トランジスタは、チャネル領域、ソース及びドレインを有する半導体層と、第１絶縁膜と、第１ゲート電極と、第２絶縁膜と、第２ゲート電極とがこの順に積層された構造を有し、かつ導電型がＮ型であり、上記第３薄膜トランジスタの第１ゲート電極は、フローティングゲートを構成し、上記第３薄膜トランジスタは、第２ゲート電極に印加されるゲート電圧がソースの電位を基準として−１０Ｖ以上、＋２０Ｖ以下のときに、半導体層及び第１ゲート電極が重複する領域の第１絶縁膜に印加される電界強度と、第１ゲート電極及び第２ゲート電極が重複する領域の第２絶縁膜に印加される電界強度とが、ともに３．６ＭＶ／ｃｍ未満であり、好ましくは２．６ＭＶ／ｃｍ未満である。このように、第３ＴＦＴは、上述の本発明のＮ型ＴＦＴと同じ構成を有するので、本発明のＮ型ＴＦＴと同様の作用効果を奏することができる。したがって、第３ＴＦＴは、Ｎ型高電圧ＴＦＴに好適である。また、第３ＴＦＴの各構成要素の形態については、本発明のＮ型ＴＦＴと同様の形態が挙げられる。
【００４９】
本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。なお、本発明の半導体装置は、第２及び第３ＴＦＴ（Ｐ型及びＮ型高電圧ＴＦＴ）において、絶縁膜表面に欠陥が生じるのを効果的に抑制することができることから、ゲート電極が半導体層の下層に配置された、いわゆるボトムゲート型のＴＦＴとしても、プレーナ型のＴＦＴと同様の作用効果を奏することができる。したがって、以下（１）〜（４）の形態もまた本発明の半導体装置に含まれる。（１）第１ＴＦＴ（低電圧ＴＦＴ）が、プレーナ型又はボトムゲート型の構造を有するＴＦＴであり、第２及び第３ＴＦＴ（Ｐ型及びＮ型高電圧ＴＦＴ）が、ボトムゲート型の構造を有するＴＦＴである形態、（２）第１ＴＦＴ（低電圧ＴＦＴ）が、プレーナ型又はボトムゲート型の構造を有するＴＦＴであり、第２ＴＦＴ（Ｐ型高電圧ＴＦＴ）が、ボトムゲート型の構造を有するＴＦＴであり、第３ＴＦＴ（Ｎ型高電圧ＴＦＴ）が、プレーナ型の構造を有するＴＦＴである形態、（３）第１ＴＦＴ（低電圧ＴＦＴ）が、プレーナ型又はボトムゲート型の構造を有するＴＦＴであり、第２ＴＦＴ（Ｐ型高電圧ＴＦＴ）が、プレーナ型の構造を有するＴＦＴであり、第３ＴＦＴ（Ｎ型高電圧ＴＦＴ）が、ボトムゲート型の構造を有するＴＦＴである形態、（４）第１ＴＦＴ（低電圧ＴＦＴ）が、プレーナ型又はボトムゲート型の構造を有するＴＦＴであり、第２及び第３ＴＦＴ（Ｐ型及びＮ型高電圧ＴＦＴ）が、プレーナ型の構造を有するＴＦＴである形態。また、本発明の半導体装置は、導電型の異なる第１ＴＦＴ（Ｐ型及びＮ型低電圧ＴＦＴ）をともに有することが好ましい。これにより、低電圧で高速に動作させることができるＰ型及びＮ型低電圧ＴＦＴを用いて、ＣＭＯＳ回路等の各種回路を設計することが可能となる。更に、本発明の半導体装置は、第２ＴＦＴ（本発明のＰ型ＴＦＴ）と第３ＴＦＴ（本発明のＮ型ＴＦＴ）とをともに有することが好ましい。これにより、ＴＦＴ特性の低下、バイアスストレスによるＴＦＴ特性の変動を抑制しつつ、Ｐ型及びＮ型高電圧ＴＦＴを用いて、ＣＭＯＳ回路等の各種回路を設計することが可能となる。
【００５０】
本発明はまた、上記Ｐ型薄膜トランジスタを含んで構成される表示装置（以下、「第１の本発明の表示装置」ともいう。）でもある。また、上記第１の本発明の表示装置は、液晶表示装置であることが好ましい。本発明のＰ型ＴＦＴは、ＴＦＴ特性の低下、バイアスストレスによるＴＦＴ特性の変動を効果的に抑えることができるので、第１の本発明の表示装置の信頼性向上が可能となる。また、本発明のＰ型ＴＦＴは、絶縁耐圧に優れているため、第１の本発明の表示装置におけるＰ型高電圧ＴＦＴに好適である。したがって、第１の本発明の表示装置はシステム液晶等の液晶表示装置に好適である。なお、第１の本発明の表示装置は、更に本発明のＮ型ＴＦＴを含んで構成されることが好ましい。
【００５１】
本発明は更に、上記Ｎ型薄膜トランジスタを含んで構成される表示装置（以下、「第２の本発明の表示装置」ともいう。）でもある。また、上記第２の本発明の表示装置は、液晶表示装置であることが好ましい。本発明のＮ型ＴＦＴは、ＴＦＴ特性の低下、バイアスストレスによるＴＦＴ特性の変動を効果的に抑えることができるので、第２の本発明の表示装置の信頼性向上が可能となる。また、本発明のＮ型ＴＦＴは、絶縁耐圧に優れているため、第２の本発明の表示装置におけるＮ型高電圧ＴＦＴに好適である。したがって、第２の本発明の表示装置はシステム液晶等の液晶表示装置に好適である。なお、第２の本発明の表示装置は、更に本発明のＰ型ＴＦＴを含んで構成されることが好ましい。
【００５２】
本発明はそして、上記半導体装置を含んで構成される表示装置（以下、「第３の本発明の表示装置」ともいう。）でもある。また、上記第３の本発明の表示装置は、液晶表示装置であることが好ましい。本発明の半導体装置における第２及び第３ＴＦＴ（Ｐ型及びＮ型高電圧ＴＦＴ）は、本発明のＰ型及びＮ型ＴＦＴと同じ構成を有するので、本発明の半導体装置は、本発明のＰ型及びＮ型ＴＦＴと同様にＴＦＴ特性の低下、バイアスストレスによるＴＦＴ特性の変動を効果的に抑えることができる。したがって、第３の本発明の表示装置においても、信頼性向上が可能となる。また、同様の観点から、第３の本発明の表示装置は、システム液晶等の液晶表示装置に好適である。
【発明の効果】
【００５３】
本発明のＰ型ＴＦＴ及びＮ型ＴＦＴは、絶縁膜が第１及び第２絶縁膜の２層構造を有するので、絶縁耐圧を向上させることができる。また、第１ゲート電極がフローティング状態であることから、第１ゲート電極よりも下層にある絶縁膜表面に欠陥が生じるのを抑制することができ、その結果として、ＴＦＴ特性の低下及び変動を効果的に抑制することができる。更に、本発明のＰ型ＴＦＴは、第２ゲート電極に印加されるゲート電圧が半導体層の電位を基準として−２０Ｖ以上、＋１０Ｖ以下のときに、第１及び第２絶縁膜に印加される電界強度が、ともに３．４ＭＶ／ｃｍ未満であることから、ＴＦＴ特性の低下及び変動を更に効果的に抑制することができる。そして、本発明のＮ型ＴＦＴは、第２ゲート電極に印加されるゲート電圧が半導体層の電位を基準として−１０Ｖ以上、＋２０Ｖ以下のときに、第１及び第２絶縁膜に印加される電界強度が、ともに３．６ＭＶ／ｃｍ未満であることから、ＴＦＴ特性の低下及び変動を更に効果的に抑制することができる。また、本発明の半導体装置によれば、第２及び第３ＴＦＴ（Ｐ型及びＮ型高電圧ＴＦＴ）が本発明のＰ型及びＮ型ＴＦＴと同様の構成を有することから、同様にして、ＴＦＴ特性の低下及び変動を効果的に抑制することができる。
【発明を実施するための最良の形態】
【００５４】
以下に実施例を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００５５】
（実施例１）
以下に、図３を用いて、本発明に係る実施例１の半導体装置の構成について説明する。図３（ａ）は、本実施例の半導体装置の断面模式図であり、（ｂ）は、Ｎ型高電圧ＬＤＤＴＦＴ３０５の上面模式図である。
本実施例の半導体装置は、図３（ａ）に示すように、基板３０６上に、Ｐ型低電圧ＴＦＴ３０１、Ｎ型低電圧ＴＦＴ３０２、Ｎ型高電圧ＧＯＬＤＴＦＴ３０３、Ｐ型高電圧ＴＦＴ３０４及びＮ型高電圧ＬＤＤＴＦＴ３０５を備える。
【００５６】
Ｐ型低電圧ＴＦＴ３０１は、基板３０６上にソース及びドレインとして機能するＰ型低抵抗領域３１１と、チャネル領域３０８とを具備した半導体層３０７が配置され、半導体層３０７上に第１絶縁膜３１２が配置され、第１絶縁膜３１２上のチャネル領域３０８に重複する領域に第１ゲート電極３１３が配置され、第１ゲート電極３１３上に第２絶縁膜３１４が配置されている。
【００５７】
Ｎ型低電圧ＴＦＴ３０２は、基板３０６上にソース及びドレインとして機能するＮ型低抵抗領域３０９と、チャネル領域３０８とを具備した半導体層３０７が配置され、半導体層３０６上に第１絶縁膜３１２が配置され、第１絶縁膜３１２上のチャネル領域３０８に重複する領域に第１ゲート電極３１３が配置され、第１ゲート電極３１３上に第２絶縁膜３１４が配置されている。
【００５８】
Ｎ型高電圧ＧＯＬＤＴＦＴ３０３は、基板３０６上にソース及びドレインとして機能するＮ型低抵抗領域３０９と、Ｎ型高抵抗領域３１０と、チャネル領域３０８とを具備した半導体層３０７が配置され、半導体層３０７上に第１絶縁膜３１２が配置され、第１絶縁膜３１２上のチャネル領域３０８に重複する領域に第１ゲート電極３１３が配置され、第１ゲート電極３１３上に第２絶縁膜３１４が配置され、第２絶縁膜３１４上の第１ゲート電極３１３及びＮ型高抵抗領域３１０に重複する領域に第２ゲート電極３１５が配置されている。このように、Ｎ型高電圧ＧＯＬＤＴＦＴ３０３は、ＧＯＬＤ構造を有するＴＦＴである。
【００５９】
Ｐ型高電圧ＴＦＴ３０４は、基板３０６上にソース及びドレインとして機能するＰ型低抵抗領域３１１と、チャネル領域３０８とを具備した半導体層３０７が配置され、半導体層３０７上に第１絶縁膜３１２が配置され、第１絶縁膜３１２上のチャネル領域３０８に重複する領域に第１ゲート電極３１３が配置され、第１ゲート電極３１３上に第２絶縁膜３１４が配置され、第２絶縁膜３１４上の第１ゲート電極３１３に重複する領域に第２ゲート電極３１５が配置されている。
【００６０】
Ｎ型高電圧ＬＤＤＴＦＴ３０５は、基板３０６上にソース及びドレインとして機能するＮ型低抵抗領域３０９と、Ｎ型高抵抗領域３１０と、チャネル領域３０８とを具備した半導体層３０７が配置され、半導体層３０７上に第１絶縁膜３１２が配置され、第１絶縁膜３１２上のチャネル領域３０８に重複する領域に第１ゲート電極３１３が配置され、第１ゲート電極３１３上に第２絶縁膜３１４が配置され、第２絶縁膜３１４上の第１ゲート電極３１３に重複する領域に第２ゲート電極３１５が配置されている。このように、Ｎ型高電圧ＬＤＤＴＦＴ３０５は、ＬＤＤ構造を有するＴＦＴである。なお、Ｎ型高電圧ＬＤＤＴＦＴ３０５の第２ゲート電極３１５は、図３（ｂ）に示すように、チャネル領域３０８には重ならず、かつ第１ゲート電極３１３にのみ重なるように配置されている。
【００６１】
本実施例の半導体装置は、基板３０６全面上に、更に第３絶縁膜３１６が配置されている。また、第３絶縁膜３１６上の各ＴＦＴの低抵抗領域に重複する領域に、コンタクト孔３１７を介してソース配線３１８及びドレイン配線３１９がそれぞれ配置されている。更に、第３絶縁膜３１７上の、Ｐ型低電圧ＴＦＴ３０１及びＮ型低電圧ＴＦＴ３０２の第１ゲート電極３１３と、Ｎ型高電圧ＧＯＬＤＴＦＴ３０３、Ｐ型高電圧ＴＦＴ３０４及びＮ型高電圧ＬＤＤＴＦＴ３０５の第２ゲート電極３１５とに重複する領域に、コンタクト孔（図示せず）を介してゲート配線（図示せず）がそれぞれ配置されている。ただし、Ｎ型高電圧ＧＯＬＤＴＦＴ３０３、Ｎ型高電圧ＬＤＤＴＦＴ３０５及びＰ型高電圧ＴＦＴ３０４の第１ゲート電極３１３は電気的にフローティング状態にするため、Ｎ型高電圧ＧＯＬＤＴＦＴ３０３、Ｎ型高電圧ＬＤＤＴＦＴ３０５及びＰ型高電圧ＴＦＴ３０４の第１ゲート電極３１３上にはコンタクト孔及びゲート配線は配置されていない。
【００６２】
以下に、図４を用いて本発明に係る実施例１の半導体装置の製造方法を説明する。図４−１及び図４−２は、実施例１の半導体装置の製造工程を示す断面模式図である。
まず、図４−１（ａ）に示すように、基板４０６上の、Ｐ型低電圧ＴＦＴ領域４０１、Ｎ型低電圧ＴＦＴ領域４０２、Ｎ型高電圧ＧＯＬＤＴＦＴ領域４０３、Ｐ型高電圧ＴＦＴ領域４０４及びＮ型高電圧ＬＤＤＴＦＴ領域４０５に膜厚１０〜２００ｎｍの半導体層４０７を形成する。基板４０６は、本実施例においてはガラス基板を用いたが、絶縁性の表面を有するものであれば特に限定されるものではなく、例えば、石英基板、ガラス基板、絶縁性膜で被覆されたガラス基板等を用いることができる。また、半導体層４０７は、本実施例においては膜厚５０ｎｍの多結晶シリコンを用いたが、特に限定されるものではなく、例えば、非晶質シリコン、微結晶シリコン、多結晶シリコン、ゲルマニウム、上記材質にニッケル、リン、ボロン、ヒ素等を含んだものでもよい。本実施例において、多結晶シリコンは、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により非晶質シリコンを形成した後、レーザーアニール法で非晶質シリコンをアニールすることによって形成した。半導体層４０７の形状は特に限定されないが、本実施例においては、フォトリソグラフィー法等を用いて島状にパターン形成した。
【００６３】
続いて、基板４０６全面に膜厚１０〜５０ｎｍの第１絶縁膜４０８を形成し、Ｎ型低電圧ＴＦＴ領域４０２、Ｎ型高電圧ＧＯＬＤＴＦＴ領域４０３及びＮ型高電圧ＬＤＤＴＦＴ領域４０５に、しきい値（Ｖｔｈ）制御のための不純物４０９を低濃度に注入する。このとき、不純物４０９注入時のマスクとして、Ｐ型低電圧ＴＦＴ領域４０１及びＰ型高電圧ＴＦＴ領域４０４にフォトリソグラフィー法等によりレジスト膜４１０をパターン形成した。本実施例において第１絶縁膜４０８は、プラズマＣＶＤ法により、膜厚３０ｎｍの酸化シリコン（ＳｉＯ２）膜を形成した。なお、第１絶縁膜４０８の形成方法は、特に限定されるものではなく、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、リモートプラズマＣＶＤ法等によって形成することもできる。また、不純物４０９は特に限定されないが、本実施例では、イオンドーピング法によりボロンを３０〜６０ｋｅＶのエネルギー、１Ｅ１２〜１Ｅ１４ｉｏｎ／ｃｍ２のドーズ量の条件で注入した。なお、１Ｅｘ（ｘは、任意の数）は、１×１０ｘを意味する。
【００６４】
次に、図４−１（ｂ）に示すように、Ｐ型低電圧ＴＦＴ領域４０１、Ｎ型低電圧ＴＦＴ領域４０２、Ｎ型高電圧ＧＯＬＤＴＦＴ領域４０３、Ｐ型高電圧ＴＦＴ領域４０４及びＮ型高電圧ＬＤＤＴＦＴ領域４０５にスパッタ法を用いてそれぞれ膜厚３３６〜５０４ｎｍの第１ゲート電極４１１を形成した。第１ゲート電極４１１は、本実施例においては、上層：膜厚３７０ｎｍのタングステン（Ｗ）／下層：膜厚５０ｎｍの窒化タンタル（ＴａＮ）からなる積層の導電体を用いたが、その他、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）等の高融点金属、上記材料のシリサイド等を用いてもよい。また、第１ゲート電極４１１は、上記複数の材料からなる積層体としてもよい。
【００６５】
続いて、Ｎ型低電圧ＴＦＴ領域４０２及びＮ型高電圧ＧＯＬＤＴＦＴ領域４０３に第１のＮ型高抵抗領域４１２を形成するためにリン等の不純物４１５を低濃度に注入する。このとき、不純物４１５注入時のマスクとして、Ｐ型低電圧ＴＦＴ領域４０１、Ｐ型高電圧ＴＦＴ領域４０４及びＮ型高電圧ＬＤＤＴＦＴ領域４０５にフォトリソグラフィー法等によりレジスト膜４１６をパターン形成した。これにより、Ｎ型低電圧ＴＦＴ領域４０２及びＮ型高電圧ＧＯＬＤＴＦＴ領域４０３の第１ゲート電極４１１に重複する領域の半導体層４０７には不純物が注入されないのでチャネル領域４１３、４１４が形成されることとなる。また、不純物４１５は特に限定されないが、本実施例では、イオンドーピング法によりリンを３０〜６０ｋｅＶのエネルギー、１Ｅ１３〜１Ｅ１５ｉｏｎ／ｃｍ２のドーズ量の条件で注入した。
【００６６】
次に、図４−１（ｃ）に示すように、基板４０６全面に膜厚３０〜１００ｎｍの第２絶縁膜４１７を形成し、Ｎ型高電圧ＧＯＬＤＴＦＴ領域４０３、Ｐ型高電圧ＴＦＴ領域４０４及びＮ型高電圧ＬＤＤＴＦＴ領域４０５にスパッタ法を用いてそれぞれ膜厚３０〜１００μｍの第２ゲート電極４１８を形成する。本実施例において、第２絶縁膜４１７はプラズマＣＶＤ法により、膜厚５０ｎｍのＳｉＯ２膜を形成した。第２絶縁膜４１７の形成方法は、特に限定されるものではなく、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、リモートプラズマＣＶＤ法等によって形成することもできる。また、第２ゲート電極４１８は、本実施例において、上層：膜厚３７０ｎｍのタングステン（Ｗ）／下層：膜厚５０ｎｍの窒化タンタル（ＴａＮ）からなる積層の導電体を用いたが、その他、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）等の高融点金属、上記材料のシリサイド等を用いてもよい。また、第２ゲート電極４１８は、上記複数の材料からなる積層体としてもよい。なお、Ｎ型高電圧ＬＤＤＴＦＴ領域４０５の第２ゲート電極４１８は、図３（ｂ）で示したように、チャネル領域４２２には重ならず、第１ゲート電極４１１にのみ重なるように配置されているため、図４−１（ｃ）中には図示していない。
【００６７】
続いて、Ｎ型高電圧ＬＤＤＴＦＴ領域４０５に第２のＮ型高抵抗領域４２０を形成するためにリン等の不純物４２１を低濃度に注入する。これにより、Ｎ型高電圧ＬＤＤＴＦＴ領域４０５の第１ゲート電極４１１に対向する領域の半導体層４０７には不純物が注入されないのでチャネル領域４２２が形成されることとなる。不純物４２１は特に限定されないが、本実施例では、イオンドーピング法により、リンを３０〜８０ｋｅＶのエネルギー、１Ｅ１３〜１Ｅ１５ｉｏｎ／ｃｍ２のドーズ量の条件で注入した。このとき、マスクとしてレジスト膜を形成していないことから、Ｎ型高電圧ＬＤＤＴＦＴ領域４０５以外の各ＴＦＴの半導体層にも不純物４２１が注入されるが、後の工程において、不純物４２１の注入量よりも充分多い量の不純物が再注入されるため、特に問題にはならない。
【００６８】
次に、図４−１（ｄ）に示すように、Ｎ型低電圧ＴＦＴ領域４０２、Ｎ型高電圧ＧＯＬＤＴＦＴ領域４０３及びＮ型高電圧ＬＤＤＴＦＴ領域４０５にＮ型低抵抗領域４２３を形成するためにリン等の不純物４２５を高濃度に注入する。不純物４２５は特に限定されないが、本実施例では、イオンドーピング法により、リンを３０〜８０ｋｅＶのエネルギー、１Ｅ１５〜１Ｅ１６ｉｏｎ／ｃｍ２のドーズ量の条件で注入した。このとき、不純物４２５注入時のマスクとして、Ｐ型低電圧ＴＦＴ領域４０１と、Ｐ型高電圧ＴＦＴ領域４０４と、Ｎ型高電圧ＬＤＤＴＦＴ領域４０５のチャネル領域４２２及びＮ型高抵抗領域４２０の一部とにフォトリソグラフィー法等によりレジスト膜４２４をパターン形成した。これにより、Ｎ型高電圧ＬＤＤＴＦＴ領域４０５の半導体層４０７は、ＬＤＤ構造を有することとなる。また、Ｎ型高電圧ＧＯＬＤＴＦＴ領域４０３の半導体層４０７は、ＧＯＬＤ構造を有することとなる。
【００６９】
次に、図４−２（ｅ）に示すように、Ｐ型低電圧ＴＦＴ領域４０１及びＰ型高電圧ＴＦＴ領域４０４にＰ型低抵抗領域４２６を形成するためにボロン等の不純物４２８を高濃度に注入する。このとき、不純物４２８注入時のマスクとして、Ｎ型低電圧ＴＦＴ領域４０２、Ｎ型高電圧ＧＯＬＤＴＦＴ領域４０３及びＮ型高電圧ＬＤＤＴＦＴ領域４０５にフォトリソグラフィー法等によりレジスト膜４２７をパターン形成した。不純物４２８は特に限定されないが、本実施例では、イオンドーピング法により、ボロンを３０〜８０ｋｅＶのエネルギー、１Ｅ１５〜１Ｅ１６ｉｏｎ／ｃｍ２のドーズ量の条件で注入した。これにより、Ｐ型低電圧ＴＦＴ領域４０１の第１ゲート電極４１１に重複する領域の半導体層４０７と、Ｐ型高電圧ＴＦＴ領域４０４の第１ゲート電極４１１及び第２ゲート電極４１８に重複する領域の半導体層４０７には不純物が注入されないのでチャネル領域４２９、４３０が形成されることとなる。
【００７０】
次に、図４−２（ｆ）に示すように、基板４０６全面に第３絶縁膜４３１を任意の膜厚で成膜した後、熱処理を行うことによって、不純物４０９、４１５、４２１、４２５、４２８を活性化させる。熱処理の方法としては、炉アニール法、ランプアニール法、レーザーアニール法、自己活性法等を用いることができるが、本実施例においては、ランプアニール法を用いた。続いて、第１、第２及び第３絶縁膜にエッチングを行い、各ＴＦＴの低抵抗領域上にコンタクト孔４３２と、Ｐ型低電圧ＴＦＴ３０１及びＮ型低電圧ＴＦＴ３０２の第１ゲート電極３１３と、Ｎ型高電圧ＧＯＬＤＴＦＴ３０３、Ｐ型高電圧ＴＦＴ３０４及びＮ型高電圧ＬＤＤＴＦＴ３０５の第２ゲート電極３１５とに重複する領域上にコンタクト孔（図示せず）とを形成した。ただし、Ｎ型高電圧ＧＯＬＤＴＦＴ領域４０３、Ｎ型高電圧ＬＤＤＴＦＴ領域４０５及びＰ型高電圧ＴＦＴ領域４０４の第１ゲート電極４１１は電気的にフローティング状態にするため、Ｎ型高電圧ＧＯＬＤＴＦＴ領域４０３、Ｎ型高電圧ＬＤＤＴＦＴ領域４０５及びＰ型高電圧ＴＦＴ領域４０４の第１ゲート電極４１１上にコンタクト孔は設けなかった。その後、コンタクト孔４３２内及び第３絶縁膜４３１上にソース配線４３３、ドレイン配線４３４を形成した。また、各ＴＦＴのゲート電極上のコンタクト孔（図示せず）内及び第３絶縁膜４３１上にゲート配線（図示せず）を形成した。
【００７１】
このようにして、Ｎ型高電圧ＧＯＬＤＴＦＴの第１絶縁膜に印加される電界強度が最大２．６ＭＶ／ｃｍ、第２絶縁膜に印加される電界強度が最大２．５ＭＶ／ｃｍであり、Ｐ型高電圧ＴＦＴの第１絶縁膜に印加される電界強度が最大２．６ＭＶ／ｃｍ、第２絶縁膜に印加される電界強度が最大２．５ＭＶ／ｃｍであり、Ｎ型高電圧ＬＤＤＴＦＴの第１絶縁膜に印加される電界強度が最大２．６ＭＶ／ｃｍ、第２絶縁膜に印加される電界強度が最大２．５ＭＶ／ｃｍである本実施例の半導体装置を作製することができた。したがって、本実施例の半導体装置は、Ｐ型及びＮ型高電圧ＴＦＴの第１電極が第１絶縁膜上にフローティング状態で配置され、Ｐ型高電圧ＴＦＴにおいては、第１及び第２絶縁膜に印加される電界強度がともに３．４ＭＶ／ｃｍ未満であり、Ｎ型高電圧ＴＦＴにおいては、第１及び第２絶縁膜に印加される電界強度がともに３．６ＭＶ／ｃｍ未満であるため、ＴＦＴ特性の低下、バイアスストレスによるＴＦＴ特性の変動を効果的に抑えることができた。
【００７２】
以上、本発明の実施例について説明したが、本発明は上記実施例に限定されるものではなく、各種の変形が可能である。第１絶縁膜、第２絶縁膜に印加される電界強度が所定の範囲内であれば、各ＴＦＴの半導体層のチャネル領域、第１ゲート電極及び第２ゲート電極の形状、それぞれの重なり方は適宜変更することができる。また、上記実施例において、第１絶縁膜及び第２絶縁膜を構成する絶縁膜材料としては、酸化シリコン、窒化シリコン、酸化タンタル、酸化アルミニウム等、種々の絶縁膜材料を用いることができ、またこれらの膜を複数組み合わせた積層構造にすることもできる。第１ゲート電極、第２ゲート電極、第１絶縁膜、第２絶縁膜、低抵抗領域及び高抵抗領域等の膜厚、不純物濃度、チャネル長及び半導体層の幅（チャネル幅）等、並びに、ＴＦＴ、配線及びコンタクト孔等の各部分のサイズも用途によって適宜変更することができる。
【図面の簡単な説明】
【００７３】
【図１】図１は、本発明のＰ型ＴＦＴ及びＮ型ＴＦＴの一例を示す断面模式図である。
【図２】図１で示したＮ型高電圧ＴＦＴ１０１及びＰ型高電圧ＴＦＴ１０２において、第１絶縁膜１０６がチャネル領域１０４及び第１ゲート電極１０７に挟まれて形成される第１容量１１０、１１２と、第２絶縁膜１０８が第１ゲート電極１０７及び第２ゲート電極１０９に挟まれて形成される第２容量１１１、１１３とに印加される電界を変更したときのＴＦＴ特性のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線である。
【図３】（ａ）は、実施例１の半導体装置の断面模式図であり、（ｂ）は、Ｎ型高電圧ＬＤＤＴＦＴ３０５の上面模式図である。
【図４−１】実施例１の半導体装置の第１の製造工程を示す断面模式図である。
【図４−２】実施例１の半導体装置の第２の製造工程を示す断面模式図である。
【図５−１】従来の半導体装置の第１の製造工程を示す断面模式図である。
【図５−２】従来の半導体装置の第２の製造工程を示す断面模式図である。
【図６】図２で示したゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線の測定に用いたＮ型高電圧ＴＦＴ１０１及びＰ型高電圧ＴＦＴ１０２の上面模式図である。
【符号の説明】
【００７４】
１０１：Ｎ型高電圧ＴＦＴ
１０２：Ｐ型高電圧ＴＦＴ
１０３：Ｎ型低抵抗領域
１０４：チャネル領域
１０５：Ｐ型低抵抗領域
１０６：第１絶縁膜
１０７：第１ゲート電極
１０８：第２絶縁膜
１０９：第２ゲート電極
１１０：Ｎ型高電圧ＴＦＴの第１容量
１１１：Ｎ型高電圧ＴＦＴの第２容量
１１２：Ｐ型高電圧ＴＦＴの第１容量
１１３：Ｐ型高電圧ＴＦＴの第２容量
１１４：Ｎ型高抵抗領域
１１５：基板
１１６：半導体層
３０１：Ｐ型低電圧ＴＦＴ
３０２：Ｎ型低電圧ＴＦＴ
３０３：Ｎ型高電圧ＧＯＬＤＴＦＴ
３０４：Ｐ型高電圧ＴＦＴ
３０５：Ｎ型高電圧ＬＤＤＴＦＴ
３０６：基板
３０７：半導体層
３０８：チャネル領域
３０９：Ｎ型低抵抗領域
３１０：Ｎ型高抵抗領域
３１１：Ｐ型低抵抗領域
３１２：第１絶縁膜
３１３：第１ゲート電極
３１４：第２絶縁膜
３１５：第２ゲート電極
３１６：第３絶縁膜
３１７：コンタクト孔
３１８：ソース配線
３１９：ドレイン配線
４０１：Ｐ型低電圧ＴＦＴ領域
４０２：Ｎ型低電圧ＴＦＴ領域
４０３：Ｎ型高電圧ＧＯＬＤＴＦＴ領域
４０４：Ｐ型高電圧ＴＦＴ領域
４０５：Ｎ型高電圧ＬＤＤＴＦＴ領域
４０６：基板
４０７：半導体層
４０８：第１絶縁膜
４０９、４１５、４２１、４２５、４２８：不純物
４１０、４１６、４２４、４２７：レジスト膜
４１１：第１ゲート電極
４１２：第１のＮ型高抵抗領域
４１３：Ｎ型高電圧ＧＯＬＤＴＦＴのチャネル領域
４１４：Ｎ型低電圧ＴＦＴのチャネル領域
４１７：第２絶縁膜
４１８：第２ゲート電極
４２０：第２のＮ型高抵抗領域
４２２：Ｎ型高電圧ＬＤＤＴＦＴのチャネル領域
４２３：Ｎ型低抵抗領域
４２６：Ｐ型低抵抗領域
４２９：Ｐ型低電圧ＴＦＴのチャネル領域
４３０：Ｐ型高電圧ＴＦＴのチャネル領域
４３１：第３絶縁膜
４３２：コンタクト孔
４３３：ソース配線
４３４：ドレイン配線
５０１：Ｐ型低電圧ＴＦＴ領域
５０２：Ｎ型低電圧ＴＦＴ領域
５０３：Ｎ型高電圧ＧＯＬＤＴＦＴ領域
５０４：Ｐ型高電圧ＴＦＴ領域
５０５：Ｎ型高電圧ＬＤＤＴＦＴ領域
５０６：基板
５０７：半導体層
５０８：第１絶縁膜
５０９、５１６、５２０、５２４、５２７：不純物
５１０、５１７、５２３、５２６：レジスト膜
５１１：第１ゲート電極
５１２：第２絶縁膜
５１３：第１のＮ型高抵抗領域
５１４：Ｎ型高電圧ＧＯＬＤＴＦＴのチャネル領域
５１５：Ｎ型低電圧ＴＦＴのチャネル領域
５１８：第２ゲート電極
５１９：第２のＮ型高抵抗領域
５２１：Ｎ型高電圧ＬＤＤＴＦＴのチャネル領域
５２２：Ｎ型低抵抗領域
５２５：Ｐ型低抵抗領域
５２８：Ｐ型低電圧ＴＦＴとＰ型高電圧ＴＦＴのチャネル領域
５２９：第３絶縁膜
５３０：コンタクト孔
５３１：配線
Ｌ：チャネル長
Ｌ１：第１ゲート電極１０７のチャネル長Ｌ方向の長さ
Ｌ２：第２ゲート電極１０９のチャネル長Ｌ方向の長さ
Ｗ：半導体層１１６の幅（チャネル幅）
Ｗ１：第１ゲート電極１０７のチャネル幅Ｗ方向の長さ
Ｗ２：第２ゲート電極１０９のチャネル幅Ｗ方向の長さ
Ｗ３：第１ゲート電極１０７と第２ゲート電極１０９とが重複する領域のチャネル幅Ｗ方向の長さ
【図１】
2007173741.tif 000003
【図２】
2007173741.tif 000004
【図３】
2007173741.tif 000005
【図４−１】
2007173741.tif 000006
【図４−２】
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【図５−１】
2007173741.tif 000008
【図５−２】
2007173741.tif 000009
【図６】
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