(57)【要約】【課題】選択ゲートトランジスタの占有面積を低減する。【解決手段】不揮発性半導体記憶装置は、半導体基板１１と、半導体基板１１に設けられ、かつ電荷蓄積層の電荷量に応じてデータを記憶する複数のメモリセルが直列に接続されて構成されたメモリセル列と、メモリセル列の一端に直列に接続された選択ゲートトランジスタＳＤＴと、半導体基板１１の上方に設けられ、かつ選択ゲートトランジスタＳＤＴに接続されたビット線ＢＬとを具備し、選択ゲートトランジスタＳＤＴのチャネル領域は、半導体基板１１とビット線ＢＬとの間に設けられる。【選択図】図３
2007317923.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられ、かつ電荷蓄積層の電荷量に応じてデータを記憶する複数のメモリセルが直列に接続されて構成されたメモリセル列と、
前記メモリセル列の一端に直列に接続された選択ゲートトランジスタと、
前記半導体基板の上方に設けられ、かつ前記選択ゲートトランジスタに接続されたビット線と
を具備し、
前記選択ゲートトランジスタのチャネル領域は、前記半導体基板と前記ビット線との間に設けられることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルは、前記半導体基板内に設けられたソース領域及びドレイン領域を含み、
前記選択ゲートトランジスタは、
前記メモリセル列の一端のソース／ドレイン領域上に設けられかつ第１の導電型からなる第１の拡散層と、
前記第１の拡散層上に設けられかつチャネルが形成されかつ第２の導電型からなる第２の拡散層と、
前記第２の拡散層上に設けられかつ前記ビット線に電気的に接続されかつ前記第１の導電型からなる第３の拡散層と、
前記第２の拡散層上にゲート絶縁膜を介して設けられたゲート電極と
を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ビット線と前記第３の拡散層とを電気的に接続するコンタクト層をさらに具備し、
隣接する２つのメモリセル列に対応する２つのコンタクト層は、前記ゲート電極の延在方向において向き合わないようにずらして配置されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のメモリセル上に設けられた層間絶縁層をさらに具備し、
前記メモリセルは、前記半導体基板内に設けられたソース領域及びドレイン領域を含み、
前記選択ゲートトランジスタは、
前記層間絶縁層内に設けられた活性層と、
前記活性層上にゲート絶縁膜を介して設けられたゲート電極と、
前記活性層内に設けられかつ第１のコンタクト層を介して前記メモリセル列の一端のソース／ドレイン領域に電気的に接続されたソース領域と、
前記活性層内に設けられかつ前記ビット線に電気的に接続されたドレイン領域と
を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記ビット線と前記選択ゲートトランジスタのドレイン領域とを電気的に接続する第２のコンタクト層をさらに具備し、
隣接する２つのメモリセル列に対応する２つの第２のコンタクト層は、前記ゲート電極の延在方向において向き合わないようにずらして配置されることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に電荷蓄積層と制御ゲート電極とを積層した不揮発性メモリセルを用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体メモリとしては例えばデータの書き込み及び消去を電気的に行う、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。さらに、ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタは、半導体基板上に絶縁膜を介して電荷蓄積を目的とする層若しくは膜と、制御ゲート電極とが積層形成されたスタックゲート構造を有している。そして、複数個のメモリセルトランジスタを、隣接するもの同士でソース領域若しくはドレイン領域を共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。
【０００４】
ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットによりＮＡＮＤセルブロックが構成される。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリセルトランジスタの制御ゲートは、同一の制御ゲート線に接続される。
【０００５】
個々のＮＡＮＤセルユニットに電流を流すために、ビット線及びソース線を接続するためのコンタクトがＮＡＮＤセルユニットの両端に設けられる。コンタクト占有面積の削減のために、１つのコンタクトを隣接する２つのＮＡＮＤセルユニットで共有するような配置が用いられる。したがって、ビット線コンタクト及びソース線コンタクトに対してＮＡＮＤセルユニットは折り返した配置となる。ビット線コンタクト及びソース線コンタクトは、隣接するＮＡＮＤセルユニットの選択ゲートトランジスタ間に設けられる。
【０００６】
選択ゲートトランジスタの役割は多岐にわたるが、主なものは（１）読み出し時の非選択ブロックのカットオフ、及び（２）選択ブロック内の書き込み禁止ＮＡＮＤセルユニット内における昇圧チャネル電圧のカットオフである。これらの動作時のバイアスは低減されないのが通例である。このため、選択ゲートトランジスタの微細化はメモリセルトランジスタの微細化よりも困難であり、メモリセルトランジスタより先にスケーリングの壁にぶつかる可能性が高い。
【０００７】
これにより、ＮＡＮＤ型フラッシュメモリの微細化と共に、選択ゲートトランジスタのＮＡＮＤストリング長に占める割合が増大してしまう。
【０００８】
またこの種の関連技術として、ＮＡＮＤ型フラッシュメモリにおいて、選択ゲートトランジスタ間にビット線コンタクト形成する技術が開示されている（特許文献１参照）。
【特許文献１】特開２００３−１９７７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、選択ゲートトランジスタのカットオフ特性を劣化させずに、この選択ゲートトランジスタの占有面積を低減することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一視点に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に設けられ、かつ電荷蓄積層の電荷量に応じてデータを記憶する複数のメモリセルが直列に接続されて構成されたメモリセル列と、前記メモリセル列の一端に直列に接続された選択ゲートトランジスタと、前記半導体基板の上方に設けられ、かつ前記選択ゲートトランジスタに接続されたビット線とを具備し、前記選択ゲートトランジスタのチャネル領域は、前記半導体基板と前記ビット線との間に設けられる。
【発明の効果】
【００１１】
本発明によれば、選択ゲートトランジスタのカットオフ特性を劣化させずに、この選択ゲートトランジスタの占有面積を低減することが可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの回路図である。データ消去単位である１つのユニットは、直列に接続された複数のメモリセルＭＣ（典型的には１６個のメモリセルＭＣ）からなるメモリセル列と、その一端（ソース側）に直列に接続された選択ゲートトランジスタＳＳＴと、他端（ドレイン側）に直列に接続された選択ゲートトランジスタＳＤＴとにより構成されている。
【００１４】
メモリセルＭＣとしてのメモリセルトランジスタの制御ゲート端子には、ワード線ＷＬが接続されている。ソース側の選択ゲートトランジスタＳＳＴのゲート端子には、選択ゲート線ＳＧＳＬが接続されている。選択ゲートトランジスタＳＳＴのソース端子には、ソース線ＳＬが接続されている。ドレイン側の選択ゲートトランジスタＳＤＴのゲート端子には、選択ゲート線ＳＧＤＬが接続されている。選択ゲートトランジスタＳＤＴのドレイン端子には、ビット線ＢＬが接続されている。
【００１５】
選択ゲート線ＳＧＳＬ，ＳＧＤＬは、選択ゲートトランジスタＳＳＴ，ＳＤＴのオン／オフを制御するために設けられている。選択ゲートトランジスタＳＳＴ，ＳＤＴは、データ書き込み及びデータ読み出し等の際に、ユニット内のメモリセルＭＣに所定の電位を供給するためのゲートとして機能する。
【００１６】
このユニットがＸ方向（ワード線ＷＬの延在方向）に複数個配列されてブロックが構成されている。１個のブロックのうち同じワード線ＷＬに接続された複数のメモリセルは１ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が行われる。
【００１７】
複数のブロックは、Ｙ方向（ビット線の延在方向）に複数個配列される。ここで、第１のブロックと、この第１のブロックの一方（ドレイン側）に隣接する第２のブロックとは、ドレイン側の選択ゲートトランジスタＳＤＴを共有している。すなわち、複数のブロックは、順番に折り返されるように配列される。上記第１のブロックと、この第１のブロックの他方（ソース側）に隣接する第３のブロックとは、ソース側の選択ゲートトランジスタＳＳＴが向き合うように配置されている。
【００１８】
各メモリセルＭＣは、トンネル絶縁膜、浮遊ゲート電極、ゲート絶縁膜、制御ゲート電極が積層された構造を有している。メモリセルＭＣのソース領域及びドレイン領域は隣接するもの同士で共有されることにより、メモリセルＭＣは直列に接続される。そして、メモリセルＭＣに含まれる浮遊ゲート電極に電子を注入する、或いは浮遊ゲート電極から電子を引き抜くことにより、メモリセルＭＣのデータが変えられる。以下、読み出し及び書き込み動作の一例について説明する。
【００１９】
データ書き込み時には、選択されたメモリセルＭＣ（選択メモリセルＭＣ）のワード線ＷＬに正の高電位、例えば２０Ｖを印加し、非選択メモリセルＭＣのワード線ＷＬに正の中間電位、例えば８Ｖを印加する。そして、ドレイン側の選択ゲート線ＳＧＤＬにＶＣＣ（電源電位）を印加して選択ゲートトランジスタＳＤＴをオン状態にし、ソース側の選択ゲート線ＳＧＳＬに０Ｖ（接地電位）を印加して選択ゲートトランジスタＳＳＴをカットオフ状態にする。そして、選択ビット線ＢＬには、書き込むデータに応じて０Ｖ或いはＶＣＣ（例えば３Ｖ）を印加する。
【００２０】
こうすることにより、選択ゲートトランジスタＳＤＴ及びユニット内の非選択メモリセルＭＣが導通状態となり、選択メモリセルＭＣのドレイン領域にビット線電位が伝達され、メモリセルＭＣの閾値電圧がシフトする。
【００２１】
例えば“０”を書き込む場合、ビット線ＢＬに０Ｖを印加する。すると、メモリセルＭＣの活性領域に形成されたチャネル領域と制御ゲート電極との間に高電界が発生するため、浮遊ゲート電極に電子が注入される。この結果、メモリセルＭＣの閾値電圧は、正方向にシフトする。
【００２２】
一方、“１”書き込みは、メモリセルＭＣの閾値電圧を変化させずに維持（消去状態を維持）する状態であり、メモリセルＭＣの制御ゲート電極に正の高電位２０Ｖが印加されても浮遊ゲート電極に電子が注入されないようにする。このため、ビット線ＢＬにＶＣＣを印加する。そして、書き込みの初期にメモリセルＭＣのチャネル領域にＶＣＣが充電された後、選択ワード線ＷＬに２０Ｖ、非選択ワード線ＷＬに８Ｖを印加する。
【００２３】
すると、制御ゲート電極とチャネル領域との容量結合によりチャネル電位は上昇するが、ドレイン側の選択ゲート線ＳＧＤＬはビット線ＢＬとともにＶＣＣであるため選択ゲートトランジスタＳＤＴがカットオフ状態となる。こうすることにより、チャネル電位は８Ｖ程度まで上昇するので、メモリセルＭＣに電子は注入されない。すなわち、メモリセルＭＣの閾値電圧は変化しない。
【００２４】
データ読み出し時には、選択メモリセルＭＣのワード線ＷＬに例えば０Ｖを印加し、非選択メモリセルＭＣのワード線ＷＬ及び選択ゲート線ＳＧＤＬ，ＳＧＳＬにＶＣＣ若しくはＶＣＣより少し高い読み出し電位を印加する。つまり、選択ゲートトランジスタＳＤＴ，ＳＳＴ及び非選択メモリセルＭＣは導通状態になるため、選択メモリセルＭＣの閾値電圧が正か負かでビット線ＢＬの電位は決まり、この電位を検知することでデータ読み出しが可能となる。
【００２５】
データ消去時には、選択されたブロック内の全てのワード線ＷＬに０Ｖを印加し、半導体基板に２０Ｖを印加する。これにより、選択ブロック内の全てのメモリセルＭＣにおいて浮遊ゲート電極の電子がトンネル電流により半導体基板に放出される。この結果、これらのメモリセルの閾値電圧が負方向にシフトする。
【００２６】
一方、非選択ブロック内の全てのワード線ＷＬ、選択ゲート線ＳＧＤＬ，ＳＧＳＬ、及びビット線ＢＬは、フローティング状態にする。これにより、非選択ブロックでは、ワード線ＷＬが活性領域との容量結合により２０Ｖ近くまで上昇するため、消去動作が行われない。
【００２７】
次に、本実施形態のＮＡＮＤ型フラッシュメモリの構造について説明する。図２は、選択ゲートトランジスタＳＤＴを中心に示したＮＡＮＤ型フラッシュメモリの平面図である。図３は、図２に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。図４は、図２に示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。なお、図１の平面図において、構造の理解を容易にするために、ビット線ＢＬ及び層間絶縁層２０の図示を省略している。
【００２８】
Ｐ型導電性の基板１１は、例えばＰ型半導体基板、Ｐ型ウェルを有する半導体基板、Ｐ型半導体層を有するＳＯＩ（Silicon On Insulator）型基板などである。半導体基板としては、例えばシリコンが用いられる。例えばＰ型半導体基板１１は、表面領域に素子分離絶縁層１２を具備し、素子分離絶縁層１２が形成されていない半導体基板１１の表面領域が素子を形成する素子領域（アクティブ領域：ＡＡ）となる。素子分離絶縁層１２は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。ＳＴＩ１２としては、例えばシリコン酸化膜が用いられる。
【００２９】
半導体基板１１上には、メモリセルＭＣを構成するトンネル絶縁膜１３、浮遊ゲート電極１４、ゲート絶縁膜１５、及び制御ゲート電極１６が順に積層されたゲート積層体が設けられている。制御ゲート電極１６は、図１に示したワード線ＷＬに対応する。
【００３０】
ゲート積層体の両側で半導体基板１１内には、メモリセルＭＣのソース領域及びドレイン領域として機能するＮ＋型拡散層１７−１が設けられている。Ｎ＋型拡散層１７−１は、高濃度のＮ＋型不純物が拡散された半導体層である。隣接するメモリセルＭＣは、１つのＮ＋型拡散層１７−１を共有している。このようにして、ユニット内の複数のメモリセルＭＣが直列に接続される。
【００３１】
ゲート積層体の両側面には、側壁絶縁膜１８が設けられている。側壁絶縁膜１８としては、例えばシリコン酸化膜が用いられる。メモリセルＭＣの上には、バリア膜１９が設けられている。このようにして、メモリセルＭＣが構成される。
【００３２】
次に、ドレイン側の選択ゲートトランジスタＳＤＴの構造について説明する。本実施形態では、選択ゲートトランジスタＳＤＴとして、縦型トランジスタを用いている。なお、縦型トランジスタとは、チャネルが縦方向に形成されるトランジスタである。
【００３３】
ドレイン側で隣接するブロック間（すなわち、選択ゲートトランジスタＳＤＴが形成される領域）で半導体基板１１内には、Ｎ＋型拡散層１７−２が設けられている。Ｎ＋型拡散層１７−２は、ドレイン側の端に配置されたメモリセルＭＣのソース／ドレイン領域として機能する。
【００３４】
Ｎ＋型拡散層１７−２上には、Ｎ＋型拡散層（ソース領域）２１が設けられている。Ｎ＋型拡散層２１上には、Ｐ−型拡散層（チャネル領域）２２が設けられている。Ｐ−型拡散層２２は、低濃度のＰ−型不純物が拡散された半導体層である。Ｐ−型拡散層２２上には、Ｎ＋型拡散層（ドレイン領域）２３が設けられている。具体的には、Ｎ＋型拡散層２３は、Ｐ−型拡散層２２上に設けられたＮ＋型拡散層２３−１と、このＮ＋型拡散層２３−１の上部から横方向に突出したＮ＋型拡散層２３−２とから構成されている。Ｎ＋型拡散層２３−２は、Ｎ＋型拡散層２３上に電気的に接続されるコンタクトを形成する際の余裕のために設けられている。
【００３５】
Ｎ＋型拡散層２１、Ｐ−型拡散層２２及びＮ＋型拡散層２３からなる積層膜の側面上には、ゲート絶縁膜２４が設けられている。ゲート絶縁膜２４としては、例えばシリコン酸化膜が用いられる。ゲート絶縁膜２４の側面上には、Ｘ方向に延在するように、ゲート電極２５が設けられている。ゲート電極２５は、図１に示した選択ゲート線ＳＧＤＬに対応する。ゲート電極２５としては、例えばポリシリコンが用いられる。
【００３６】
なお、本実施形態では、ゲート電極２５は、Ｎ＋型拡散層２１、Ｐ−型拡散層２２及びＮ＋型拡散層２３からなる積層膜の側面上にゲート絶縁膜２４を介して設けられている。しかしこれに限定されず、ゲート電極２５は、少なくともチャネル領域としてのＰ−型拡散層２２の側面上にゲート絶縁膜２４を介して設けられていればよい。このようにして、選択ゲートトランジスタＳＤＴが構成される。
【００３７】
また、図２に示すように、同じ列の複数の選択トランジスタにおいて、複数のＮ＋型拡散層２３−２は、ゲート電極２５の両側に交互に配置される。すなわち、Ｘ方向に隣接する２つのユニットに対応する２つのＮ＋型拡散層２３−２は、ゲート電極２５に対して、Ｙ方向の一方の側と他方の側とに配置される。換言すると、上記２つのＮ＋型拡散層２３−２は、Ｘ方向において向き合わないように、Ｙ方向にずらして配置される。
【００３８】
Ｎ＋型拡散層２３上でＮ＋型拡散層２３−２が配置される側には、コンタクト層２６が設けられている。コンタクト層２６上には、Ｙ方向に延在するように、ビット線ＢＬが設けられている。半導体基板１１とビット線ＢＬとの間は、層間絶縁層２０で満たされている。
【００３９】
次に、ソース側の選択ゲートトランジスタＳＳＴの構造について説明する。図５は、選択ゲートトランジスタＳＳＴを中心に示したＮＡＮＤ型フラッシュメモリの平面図である。図６は、図５に示したＶＩ−ＶＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。
【００４０】
半導体基板１１上には、Ｘ方向に延在するように、ゲート絶縁膜１３を介してゲート電極３１が設けられている。ゲート電極３１は、図１に示した選択ゲート線ＳＧＳＬに対応する。ゲート電極３１としては、例えばポリシリコンが用いられる。ゲート電極３１の両側面には、側壁絶縁膜１８が設けられている。
【００４１】
ソース側で隣接するゲート電極３１間で半導体基板１１内には、Ｎ＋型拡散層１７−３が設けられている。Ｎ＋型拡散層１７−３は、隣接する２つの選択ゲートトランジスタＳＳＴの共通のソース領域として機能する。選択ゲートトランジスタＳＳＴは、隣接するメモリセルＭＣとＮ＋型拡散層１７−１を共有することで、このメモリセルＭＣと直列に接続されている。
【００４２】
Ｎ＋型拡散層１７−３上には、コンタクト層３２が設けられている。コンタクト層３２としては、例えばタングステン（Ｗ）が用いられる。コンタクト層２６上には、Ｘ方向に延在するように、ソース線ＳＬが設けられている。半導体基板１１とソース線ＳＬとの間は、層間絶縁層２０で満たされている。このようにして、選択ゲートトランジスタＳＳＴが構成される。
【００４３】
次に、本実施形態のＮＡＮＤ型フラッシュメモリの製造方法の一例について説明する。なお、図７Ａ乃至図１３Ａは、製造方法の一工程を示す平面図である。図７Ｂ乃至図１３Ｂは、平面図に示したＩＩＩ−ＩＩＩ線に沿った断面図である。図７Ｃ乃至図１３Ｃは、平面図に示したＩＶ−ＩＶ線に沿った断面図である。
【００４４】
Ｐ型半導体基板１１の表面領域に、トランジスタ等の半導体素子が形成されるアクティブ領域ＡＡを形成する。すなわち、Ｐ型半導体基板１１の表面領域にＳＴＩ１２を形成することにより、半導体基板１１の表面領域にアクティブ領域ＡＡを形成する。ＳＴＩ１２は、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて半導体基板１１に溝を形成し、この溝にシリコン酸化膜等の絶縁体を埋め込むことにより形成される。
【００４５】
次に、図７Ａ乃至図７Ｃに示すように、半導体基板１１上に、メモリセルＭＣを構成するトンネル絶縁膜１３、浮遊ゲート電極１４、ゲート絶縁膜１５、制御ゲート電極１６を順に堆積する。そして、リソグラフィ法及びＲＩＥ法を用いて、制御ゲート電極１６、ゲート絶縁膜１５、及び浮遊ゲート電極１４を所望の形状にパターニングする。
【００４６】
トンネル絶縁膜１３としては、例えばシリコン酸化膜が用いられる。浮遊ゲート電極１４としては、例えばポリシリコンが用いられる。ゲート絶縁膜１５としては、例えばＯＮＯ膜（酸化膜、窒化膜、及び酸化膜からなる積層膜）が用いられる。制御ゲート電極１６としては、例えばポリシリコンが用いられる。
【００４７】
次に、図８Ａ乃至図８Ｃに示すように、Ｐ型半導体基板１１内に、Ｎ＋型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入することにより、Ｎ＋型拡散層１７−１，１７−２を形成する。次に、制御ゲート電極１６及び浮遊ゲート電極１４の側面に側壁絶縁膜１８を形成する。この際、同一ブロック内のメモリセルＭＣ間は、側壁絶縁膜１８で埋め込まれている。なお、この側壁絶縁膜１８の形成工程により、隣接するブロック間のトンネル絶縁膜１３は、エッチングされている。
【００４８】
次に、隣接するブロック間に開口部を形成するためのエッチング工程時のストッパー目的で、装置全面に、バリア膜１９を堆積する。バリア膜１９としては、例えばシリコン窒化膜が用いられる。
【００４９】
次に、図９Ａ乃至図９Ｃに示すように、装置全面に、絶縁層２０−１を堆積する。絶縁層２０−１としては、例えばシリコン酸化膜が用いられる。或いは、シリコン酸化膜にＢとＰを含ませたＢＰＳＧ（Boron Phosphorus Silicate Glass）、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。
【００５０】
次に、図１０Ａ乃至図１０Ｃに示すように、Ｎ＋型拡散層１７−２の上面を露出するように、リソグラフィ法及びＲＩＥ法を用いて、絶縁層２０−１及びバリア膜１９をエッチングする。これにより、Ｎ＋型拡散層１７−２の上面を露出する開口部４１−１が形成される。
【００５１】
さらに、絶縁層２０−１の表面領域に、リソグラフィ法及びＲＩＥ法を用いて開口部４１−２を形成する。この開口部４１−２は、開口部４１−１の上部からＹ方向に突出するように形成される。また、図１０Ａに示すように、複数の開口部４１−２は、開口部４１−１に対して、Ｙ方向の一方の側と他方の側とに交互に形成される。
【００５２】
次に、図１１Ａ乃至図１１Ｃに示すように、Ｎ＋型拡散層１７−２上に、開口部４１−１の下部を埋め込むように、Ｎ＋型拡散層２１を例えば選択成長法（具体的には、選択ＣＶＤ（Chemical Vapor Deposition）法）を用いて形成する。次に、Ｎ＋型拡散層２１上に、開口部４１−１の中間部を埋め込むように、Ｐ−型拡散層２２を例えば選択成長法を用いて形成する。
【００５３】
次に、Ｐ−型拡散層２２上に、開口部４１−１の上部及び開口部４１−２を埋め込むように、Ｎ＋型拡散層２３を例えば選択成長法を用いて形成する。これにより、Ｐ−型拡散層２２上に形成されたＮ＋型拡散層２３−１と、このＮ＋型拡散層２３−１の上部からＹ方向に突出したＮ＋型拡散層２３−２とが形成される。その後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、Ｎ＋型拡散層２３及び絶縁層２０−１の上面を平坦化する。そして、Ｎ＋型拡散層２３及び絶縁層２０−１上に、絶縁層２０−２を堆積する。
【００５４】
次に、図１２Ａ乃至図１２Ｃに示すように、Ｎ＋型拡散層２３−１，２１及びＰ−型拡散層２２の側面及びＮ＋型拡散層１７−２の上面を露出するように、リソグラフィ法及びＲＩＥ法を用いて、絶縁層２０−２、Ｎ＋型拡散層２３−１，２１及びＰ−型拡散層２２を選択的にエッチングする。これにより、Ｎ＋型拡散層２３−１，２１及びＰ−型拡散層２２の側面を露出しかつＸ方向に延在する開口部４２が形成される。なお、開口部４２は、必ずしもＮ＋型拡散層１７−２まで到達する必要はなく、Ｐ−型拡散層２２の底面まで到達していればよい。
【００５５】
次に、図１３Ａ乃至図１３Ｃに示すように、積層膜（Ｎ＋型拡散層２３−１，２１及びＰ−型拡散層２２からなる）の側面上及びＮ＋型拡散層１７−２上に、ゲート絶縁膜２４を堆積する。次に、ゲート絶縁膜２４の側面上に、開口部４２を埋め込むように、ゲート電極２５を形成する。その後、ゲート電極２５及び絶縁層２０−２の上面をＣＭＰ法を用いて平坦化する。
【００５６】
次に、図２乃至図４に示すように、ゲート電極２５及び絶縁層２０−２上に、絶縁層を堆積する。そして、この絶縁層の上面をＣＭＰ法を用いて平坦化する。これにより、層間絶縁層２０が形成される。次に、層間絶縁層２０内に、Ｎ＋型拡散層２３−１，２３−２に到達するように、コンタクト層２６を形成する。これにより、Ｎ＋型拡散層２３−１，２３−２に電気的に接続されたコンタクト層２６が形成される。コンタクト層２６としては、例えばタングステン（Ｗ）が用いられる。また、複数のコンタクト層２６は、ゲート電極２５の両側に交互に形成される。
【００５７】
次に、コンタクト層２６及び層間絶縁層２０上に、Ｙ方向に延在するビット線ＢＬを形成する。これにより、Ｎ＋型拡散層２３に電気的に接続されたビット線ＢＬが形成される。
【００５８】
このように構成されたＮＡＮＤ型フラッシュメモリでは、選択ゲートトランジスタＳＤＴとして縦型トランジスタを用いているため、この選択ゲートトランジスタＳＤＴの占有面積を小さくすることができる。すなわち、選択ゲートトランジスタＳＤＴを微細化することが可能となる。
【００５９】
また、選択ゲートトランジスタＳＤＴのカットオフ特性を劣化させずに、選択ゲートトランジスタＳＤＴの占有面積を小さくすることが可能である。これにより、ＮＡＮＤ型フラッシュメモリの動作時のバイアスを低減する必要がないため、ＮＡＮＤ型フラッシュメモリを最適な状態で動作させることができる。
【００６０】
また、隣接するブロック間で１つの選択ゲートトランジスタＳＤＴを共有している。このように構成しても、ＮＡＮＤ型フラッシュメモリのデータ書き込み及びデータ読み出し動作を正確に行なうことができる。これにより、ＮＡＮＤ型フラッシュメモリをより微細化することが可能となる。
【００６１】
また、選択ゲートトランジスタＳＤＴとビット線ＢＬとを電気的に接続するコンタクト層２６をゲート電極２５の両側に交互に配置している。これにより、Ｘ方向に隣接するコンタクト層２６は、距離を十分空けて配置される。この結果、各コンタクト層２６のサイズを大きくすることができる。さらに、コンタクト層２６の形成工程を容易にすることが可能となる。
【００６２】
また、選択ゲートトランジスタＳＤＴのチャネル領域、ソース領域及びドレイン領域は、層間絶縁層２０の側面上に設けられている。すなわち、選択ゲートトランジスタＳＤＴのチャネル領域、ソース領域及びドレイン領域は、絶縁層上に設けられたＳＯＩ（Silicon On Insulator）層に形成されているのと同等である。したがって、選択ゲートトランジスタＳＤＴの寄生容量を低減することができる。この結果、選択ゲートトランジスタＳＤＴの動作速度を高速化することができる。
【００６３】
なお、ソース側の選択ゲートトランジスタＳＳＴに縦型トランジスタを適用してもよい。すなわち、第１のブロックと、この第１のブロックの一方（ソース側）に隣接する第２のブロックとは、１つの選択ゲートトランジスタＳＳＴを共有する。そして、上記第１のブロックと、この第１のブロックの他方（ドレイン側）に隣接する第３のブロックとの間には、２つの選択ゲートトランジスタＳＤＴが配置され、この２つの選択ゲートトランジスタＳＤＴが直列に接続される。このようにしてＮＡＮＤ型フラッシュメモリを構成した場合でも、同様に実施可能である。
【００６４】
（第２の実施形態）
第２の実施形態は、選択ゲートトランジスタＳＤＴの他の構成例であり、縦型トランジスタを用いずにＮＡＮＤ型フラッシュメモリを微細化するようにしている。
【００６５】
図１４は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。また、図１４は、選択ゲートトランジスタＳＤＴを中心に示している。図１５は、図１４に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。図１６は、図１４に示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。なお、図１４の平面図において、構造の理解を容易にするために、ビット線ＢＬ及び層間絶縁層２０，５８の図示を省略している。
【００６６】
ドレイン側で隣接するブロック間（すなわち、選択ゲートトランジスタＳＤＴが形成される領域）で半導体基板１１内には、Ｎ＋型拡散層１７−２が設けられている。Ｎ＋型拡散層１７−２は、ドレイン側の端に配置されたメモリセルＭＣのソース／ドレイン領域として機能する。なお、メモリセルＭＣの構造は、上記第１の実施形態と同じである。
【００６７】
層間絶縁層２０内でＮ＋型拡散層１７−２上には、Ｎ＋型拡散層１７−２に電気的に接続されたコンタクト層５１が設けられている。このコンタクト層５１は、例えば、高濃度のＮ＋不純物が導入されたＮ＋型拡散層により構成される。
【００６８】
層間絶縁層２０の上部には、コンタクト層５１の側面に接触するように、低濃度のＰ−型不純物が導入されたＰ−型半導体層５２が設けられている。Ｐ−型半導体層５２は、選択ゲートトランジスタＳＤＴの活性層として機能する。
【００６９】
また、図１４に示すように、同じ列の複数の選択トランジスタにおいて、複数のＰ−型半導体層５２は、コンタクト層５１の両側に交互に配置される。すなわち、Ｘ方向に隣接する２つのユニットに対応する２つのＰ−型半導体層５２は、コンタクト層５１に対して、Ｙ方向の一方の側と他方の側とに配置される。換言すると、上記Ｐ−型半導体層５２は、Ｘ方向において向き合わないように、Ｙ方向にずらして配置される。
【００７０】
Ｐ−型半導体層５２上には、ゲート絶縁膜５５が設けられている。ゲート絶縁膜５５としては、例えばシリコン酸化膜が用いられる。ゲート絶縁膜５５上には、Ｘ方向に延在するように、ゲート電極５６が設けられている。ゲート電極５６は、図１に示した選択ゲート線ＳＧＤＬに対応する。ゲート電極５６としては、例えばポリシリコンが用いられる。
【００７１】
Ｐ−型半導体層５２内でゲート電極５６の両側には、ソース領域としてのＮ＋型拡散層５３と、ドレイン領域としてのＮ＋型拡散層５４とが設けられている。このようにして、選択ゲートトランジスタＳＤＴが構成される。
【００７２】
選択ゲートトランジスタＳＤＴ上には、層間絶縁層５８が設けられている。層間絶縁層５８上には、Ｙ方向に延在するビット線ＢＬが設けられている。層間絶縁層５８内には、Ｎ＋型拡散層５４とビット線ＢＬとを電気的に接続するコンタクト層５７が設けられている。
【００７３】
次に、本実施形態のＮＡＮＤ型フラッシュメモリの製造方法の一例について説明する。なお、図１７Ａ乃至図２１Ａは、製造方法の一工程を示す平面図である。図１７Ｂ乃至図２１Ｂは、平面図に示したＩＩＩ−ＩＩＩ線に沿った断面図である。図１７Ｃ乃至図２１Ｃは、平面図に示したＩＶ−ＩＶ線に沿った断面図である。
【００７４】
上記第１の実施形態で説明した絶縁層２０−１を形成するまでの製造工程（すなわち、図９Ａ乃至図９Ｃまでの製造工程）は、上記第１の実施形態と同じである。次に、図１７Ａ乃至図１７Ｃに示すように、Ｎ＋型拡散層１７−２の上面を露出するように、リソグラフィ法及びＲＩＥ法を用いて、層間絶縁層２０及びバリア膜１９をエッチングする。これにより、Ｎ＋型拡散層１７−２の上面を露出する開口部６１が形成される。
【００７５】
次に、図１８Ａ乃至図１８Ｃに示すように、Ｎ＋型拡散層１７−２上に、開口部６１を埋め込むように、コンタクト層５１としてのＮ＋型拡散層を例えば選択成長法を用いて形成する。その後、ＣＭＰ法を用いて、コンタクト層５１及び層間絶縁層２０の上面を平坦化する。
【００７６】
次に、図１９Ａ乃至図１９Ｃに示すように、リソグラフィ法及びＲＩＥ法を用いて、層間絶縁層２０内でコンタクト層５１の側面を露出する開口部６２を形成する。なお、図１９Ａに示すように、複数の開口部６２は、コンタクト層５１の両側に交互に形成される。
【００７７】
次に、図２０Ａ乃至図２０Ｃに示すように、開口部６２を埋め込むように、不純物が導入されていないポリシリコン層（アンドープトポリシリコン層）を堆積する。次に、ＣＭＰ法を用いて、ポリシリコン層の上面を平坦化する。次に、ポリシリコン層内に低濃度のＰ−型不純物を導入する。これにより、開口部６２内に、選択ゲートトランジスタＳＤＴの活性領域としてのＰ−型半導体層５２が形成される。
【００７８】
次に、図２１Ａ乃至図２１Ｃに示すように、Ｐ−型半導体層５２上にゲート絶縁膜５５を形成する。次に、ゲート絶縁膜５５上に、リソグラフィ法及びＲＩＥ法を用いて、Ｘ方向に延在するゲート電極５６を形成する。
【００７９】
次に、ゲート電極５６をマスクとして、Ｐ−型半導体層５２内に高濃度のＮ＋型不純物を導入する。これにより、Ｐ−型半導体層５２内でゲート電極５６の両側にソース領域としてのＮ＋型拡散層５３と、ドレイン領域としてのＮ＋型拡散層５４とが形成される。
【００８０】
次に、図１４乃至図１６に示すように、ゲート電極５６及びゲート絶縁膜５５上に、層間絶縁層５８を堆積する。そして、この層間絶縁層５８の上面をＣＭＰ法を用いて平坦化する。次に、層間絶縁層５８内に、Ｎ＋型拡散層５４に到達するように、コンタクト層５７を形成する。これにより、Ｎ＋型拡散層５４に電気的に接続されたコンタクト層５７が形成される。コンタクト層５７としては、例えばタングステン（Ｗ）が用いられる。
【００８１】
次に、コンタクト層５７及び層間絶縁層５８上に、Ｙ方向に延在するビット線ＢＬを形成する。これにより、Ｎ＋型拡散層５４に電気的に接続されたビット線ＢＬが形成される。このようにして、ＮＡＮＤ型フラッシュメモリが形成される。
【００８２】
このように構成されたＮＡＮＤ型フラッシュメモリでは、選択ゲートトランジスタＳＤＴを半導体基板１１とビット線ＢＬとの間の層間絶縁層内に形成している。すなわち、選択ゲートトランジスタＳＤＴは、半導体基板１１に形成されない。また、選択ゲートトランジスタＳＤＴに接続される２つのメモリセルの間には、コンタクト層５１のみが配置される。これにより、隣接するブロック間の面積を小さくすることができ、ひいては、ＮＡＮＤ型フラッシュメモリを微細化することができる。
【００８３】
また、選択ゲートトランジスタＳＤＴのサイズは縮小されない。これにより、ＮＡＮＤ型フラッシュメモリの動作時のバイアスを低減する必要がないため、ＮＡＮＤ型フラッシュメモリを最適な状態で動作させることができる。
【００８４】
また、選択ゲートトランジスタＳＤＴは、コンタクト層５１の両側に交互に配置されている。また、選択ゲートトランジスタＳＤＴとビット線ＢＬとを電気的に接続するコンタクト層５７もコンタクト層５１の両側に交互に配置されている。これにより、Ｘ方向に隣接するコンタクト層５７は、距離を十分空けて配置される。この結果、各コンタクト層５７のサイズを大きくすることができる。
【００８５】
また、選択ゲートトランジスタＳＤＴは、層間絶縁層２０上に設けられている。すなわち、選択ゲートトランジスタＳＤＴは、層間絶縁層２０上に設けられたＳＯＩ層に形成されている。これにより、選択ゲートトランジスタＳＤＴの動作速度を高速化することができる。
【００８６】
また、第２の実施形態を選択ゲートトランジスタＳＳＴに適用可能であることは勿論である。
【００８７】
上記第１及び第２の実施形態では、ＮＡＮＤセルを用いたＮＡＮＤ型フラッシュメモリを一例として説明したが、これに限らず不揮発性メモリセルを用いたＥＥＰＲＯＭ全般に適用することができる。
【００８８】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの回路図。
【図２】第１の実施形態に係る選択ゲートトランジスタＳＤＴを中心に示したＮＡＮＤ型フラッシュメモリの平面図。
【図３】図２に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図４】図２に示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図５】第１の実施形態に係る選択ゲートトランジスタＳＳＴを中心に示したＮＡＮＤ型フラッシュメモリの平面図。
【図６】図５に示したＶＩ−ＶＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図７Ａ】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図７Ｂ】図７Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図７Ｃ】図７Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図８Ａ】図７Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図８Ｂ】図８Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図８Ｃ】図８Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図９Ａ】図８Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図９Ｂ】図９Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図９Ｃ】図９Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１０Ａ】図９Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１０Ｂ】図１０Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１０Ｃ】図１０Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１１Ａ】図１０Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１１Ｂ】図１１Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１１Ｃ】図１１Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１２Ａ】図１１Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１２Ｂ】図１２Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１２Ｃ】図１２Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１３Ａ】図１２Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１３Ｂ】図１３Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１３Ｃ】図１３Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１４】本発明の第２の実施形態に係る選択ゲートトランジスタＳＤＴを中心に示したＮＡＮＤ型フラッシュメモリの平面図。
【図１５】図１４に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図１６】図１４に示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図１７Ａ】第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１７Ｂ】図１７Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１７Ｃ】図１７Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１８Ａ】図１７Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１８Ｂ】図１８Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１８Ｃ】図１８Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１９Ａ】図１８Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１９Ｂ】図１９Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１９Ｃ】図１９Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２０Ａ】図１９Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図２０Ｂ】図２０Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２０Ｃ】図２０Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２１Ａ】図２０Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図２１Ｂ】図２１Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２１Ｃ】図２１Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【符号の説明】
【００９０】
ＭＣ…メモリセル、ＳＳＴ，ＳＤＴ…選択ゲートトランジスタ、ＷＬ…ワード線、ＳＧＳＬ，ＳＧＤＬ…選択ゲート線、ＳＬ…ソース線、ＢＬ…ビット線、ＡＡ…アクティブ領域、１１…Ｐ型半導体基板、１２…素子分離絶縁層（ＳＴＩ）、１３…トンネル絶縁膜（ゲート絶縁膜）、１４…浮遊ゲート電極、１５…ゲート絶縁膜、１６…制御ゲート電極、１７−１，１７−２，１７−３…Ｎ＋型拡散層、１８…側壁絶縁膜、１９…バリア膜、２０，５８…層間絶縁層、２１…Ｎ＋型拡散層、２２…Ｐ−型拡散層、２３，２３−１，２３−２…Ｎ＋型拡散層、２４，５５…ゲート絶縁膜、２５，３１，５６…ゲート電極、２６，３２，５１，５７…コンタクト層、４１，４２，６１，６２…開口部、５２…Ｐ−型半導体層、５３，５４…Ｎ＋型拡散層。
【図１】
2007317923.tif 000003
【図２】
2007317923.tif 000004
【図３】
2007317923.tif 000005
【図４】
2007317923.tif 000006
【図５】
2007317923.tif 000007
【図６】
2007317923.tif 000008
【図７Ａ】
2007317923.tif 000009
【図７Ｂ】
2007317923.tif 000010
【図７Ｃ】
2007317923.tif 000011
【図８Ａ】
2007317923.tif 000012
【図８Ｂ】
2007317923.tif 000013
【図８Ｃ】
2007317923.tif 000014
【図９Ａ】
2007317923.tif 000015
【図９Ｂ】
2007317923.tif 000016
【図９Ｃ】
2007317923.tif 000017
【図１０Ａ】
2007317923.tif 000018
【図１０Ｂ】
2007317923.tif 000019
【図１０Ｃ】
2007317923.tif 000020
【図１１Ａ】
2007317923.tif 000021
【図１１Ｂ】
2007317923.tif 000022
【図１１Ｃ】
2007317923.tif 000023
【図１２Ａ】
2007317923.tif 000024
【図１２Ｂ】
2007317923.tif 000025
【図１２Ｃ】
2007317923.tif 000026
【図１３Ａ】
2007317923.tif 000027
【図１３Ｂ】
2007317923.tif 000028
【図１３Ｃ】
2007317923.tif 000029
【図１４】
2007317923.tif 000030
【図１５】
2007317923.tif 000031
【図１６】
2007317923.tif 000032
【図１７Ａ】
2007317923.tif 000033
【図１７Ｂ】
2007317923.tif 000034
【図１７Ｃ】
2007317923.tif 000035
【図１８Ａ】
2007317923.tif 000036
【図１８Ｂ】
2007317923.tif 000037
【図１８Ｃ】
2007317923.tif 000038
【図１９Ａ】
2007317923.tif 000039
【図１９Ｂ】
2007317923.tif 000040
【図１９Ｃ】
2007317923.tif 000041
【図２０Ａ】
2007317923.tif 000042
【図２０Ｂ】
2007317923.tif 000043
【図２０Ｃ】
2007317923.tif 000044
【図２１Ａ】
2007317923.tif 000045
【図２１Ｂ】
2007317923.tif 000046
【図２１Ｃ】
2007317923.tif 000047