(57)【要約】【課題】低消費電力かつ低占有面積で、パッケージ実装後においてもプログラムを行なうことができるヒューズ素子を備えるヒューズプログラム回路を実現する。【解決手段】ヒューズプログラム回路（ＦＰＫ１−ＦＰＫｎ）において、ヒューズ素子ＦＳを、多層メタル配線の第３層以上のメタル配線（Ｍ（ｉ））を用いて実現する。各ヒューズプログラム回路において、スキャンフリップフロップ（ＦＳＳＲおよびＰＳＲ）を用いてプログラム情報およびヒューズ選択情報を順次転送して、選択的に、１本ずつヒューズを電気的に切断する。【選択図】図４
2007317882.tif 000002
【特許請求の範囲】
【請求項１】
複数の金属配線層を有する半導体装置であって、
前記複数の金属配線層の配線を用いて配線接続されるトランジスタ素子を含む内部回路、および
前記複数の金属配線層の最下層の第１金属配線層よりも上層の配線層の配線を用いて形成されるヒューズ素子と、前記ヒューズ素子と直列に接続され、前記ヒューズ素子の溶断を行なうための電流を選択的に流すヒューズトランジスタ素子とを含み、ヒューズプログラム情報に従って設定された前記ヒューズ素子の溶断／非溶断の状態に従って前記内部回路に関連する情報を固定的に格納する少なくとも１個のヒューズプログラム回路を備える、半導体装置。
【請求項２】
前記内部回路は、電源ノードからの電圧を動作電源電圧として動作するコアトランジスタ素子を含み、
前記ヒューズ素子は、前記電源ノードからの電圧を受けるノードに結合され、
前記ヒューズトランジスタ素子は、前記コアトランジスタ素子と同一構造のトランジスタを備える、請求項１記載の半導体装置。
【請求項３】
前記ヒューズプログラム回路は、
前記ヒューズトランジスタ素子のゲート電圧を前記ヒューズプログラム情報に従って選択的に設定するドライブ回路をさらに備え、
前記ドライブ回路は、電圧レベルが可変な電圧を受ける電圧ノードからの電圧を動作電源電圧として受ける、請求項１記載の半導体装置。
【請求項４】
前記ドライブ回路は、内部信号のレベルを変換するレベル変換回路を備え、前記レベル変換回路は、前記電圧ノードの電圧を動作電源電圧として受ける、請求項３記載の半導体装置。
【請求項５】
前記電圧ノードの電圧は、電源投入時、リセット信号が活性化されるまで前記コア回路の電源電圧ノードの電圧レベルよりも低くされる、請求項４記載の半導体装置。
【請求項６】
前記レベル変換回路およびヒューズトランジスタ素子は、前記内部回路の電源電圧が供給される基板領域と電気的に分離されるウェル領域内に形成される、請求項４記載の半導体装置。
【請求項７】
前記ヒューズトランジスタ素子は、複数層の配線により前記ヒューズ素子に結合される一方導通端子と、前記複数層の配線により前記電圧ノードの電圧と異なる電圧を供給する基準ノードに結合される他方導通端子とを有する、請求項１記載の半導体装置。
【請求項８】
前記少なくとの１つのヒューズプログラム回路は、複数のヒューズプログラム回路を備え、
各前記ヒューズプログラム回路は、
前記内部回路の状態を設定するデータを転送するプログラムスキャンパスを構成するように直列に配置される複数のフリップフロップ列のうちの対応のフリップフロップと、
前記ヒューズ素子に結合され、前記ヒューズ素子の状態を示す信号を生成する切断判定回路と、
前記切断判定回路の出力信号を前記プログラムスキャンパスの対応のフリップフロップに結合するマルチプレクサをさらに備える、請求項１記載の半導体装置。
【請求項９】
前記少なくとも１個のヒューズプログラム回路は、複数個の並列に配置される複数のヒューズプログラム回路を備え、
各前記ヒューズプログラム回路は、選択フリップフロップをさらに備え、前記選択フリップフロップは、前記複数のヒューズプログラム回路に対応して配置されかつシフト動作によりヒューズ素子指定信号を転送するヒューズ選択スキャンパスを構成するように配置される、請求項１記載の半導体装置。
【請求項１０】
前記少なくとも１つのヒューズプログラム回路は、複数の個別に配置されるヒューズプログラム回路を備え、
前記ヒューズプログラム回路は、
前記内部回路の状態を指定するデータを転送するプログラムスキャンパスを構成するように互いに直列に接続されかつ前記ヒューズプログラム回路に対応して配置される複数のフリップフロップの対応のフリップフロップと、
前記ヒューズ素子に結合され、前記ヒューズ素子の状態を示す信号を生成する切断判定回路と、
前記切断判定回路の出力信号と前記プログラムスキャンパスの対応のフリップフロップの出力信号の一方を選択するマルチプレクサとをさらに備え、
前記半導体装置は、さらに、
前記マルチプレクサの出力信号に従って、与えられたデータをデコードして前記内部回路の状態に応じた信号を生成する冗長デコーダを備える、請求項１記載の半導体装置。
【請求項１１】
前記少なくとも１個のヒューズプログラム回路は、少なくとも１個が、他のヒューズプログラム回路のヒューズ素子よりも線幅の広いヒューズ素子を含む複数のヒューズプログラム回路を含む、請求項１記載の半導体装置。
【請求項１２】
前記少なくとも１つのヒューズプログラム回路は、複数の個別に配置されるヒューズプログラム回路を備え、
各前記ヒューズプログラム回路は、
前記内部回路の状態を指定するデータを転送するプログラムスキャンパスを構成するように互いに直列に接続されかつ前記ヒューズプログラム回路に対応して配置される複数のプログラムフリップフロップの対応のプログラムフリップフロップと、
前記複数のヒューズプログラム回路を選択するデータを転送するヒューズ選択スキャンパスを構成するように互いに直列に接続されかつ前記ヒューズプログラム回路に対応して配置される複数の選択フリップフロップの対応の選択フリップフロップと、
前記ヒューズスキャンパスの対応のフリップフロップのデータと前記プログラムスキャンパスの対応のフリップフロップのデータとヒューズ溶断クロック信号とに従って前記トランジスタ素子のゲートに電圧を選択的に印加するゲート回路をさらに備える、請求項１記載の半導体装置。
【請求項１３】
前記複数のヒューズプログラム回路は、それぞれがデータ転送路を構成するように配置されかつ互いに並列に配置される複数のサブスキャンパスに分割される、請求項１１または１２記載の半導体装置。
【請求項１４】
前記複数のサブスキャンパスの出力を選択する出力マルチプレクサと、
前記出力マルチプレクサの出力と与えられたプログラム情報の一方を選択して、前記複数のサブスキャンパスの１つに出力する入力マルチプレクサをさらに備える、請求項１３記載の半導体装置。
【請求項１５】
前記ヒューズトランジスタ素子は、前記ヒューズ素子の下層に配置される、請求項１記載の半導体装置。
【請求項１６】
前記ヒューズプログラム回路は、前記ヒューズ素子の下層に配置される、前記ヒューズトランジスタ素子の導通を制御する回路をさらに含み、
前記ヒューズプログラム回路の前記ヒューズ素子以外の構成要素は、前記複数の金属配線層の第１および第２の金属配線層の金属配線を用いて配線され、前記ヒューズ素子は、前記第１および第２の金属配線よりも上層の配線を用いて形成される、請求項１記載の半導体装置。
【請求項１７】
前記第２金属配線は、前記ヒューズ素子の溶断動作時以外のとき、前記ヒューズ素子の両端各々の電位と同電位に維持される、請求項１６記載の半導体装置。
【請求項１８】
前記ヒューズプログラム回路は、前記内部回路の電源と分離されるウェル領域内に形成されるＮチャネルＭＯＳトランジスタを含む、請求項１６記載の半導体装置。
【請求項１９】
前記ＮチャネルＭＯＳトランジスタは、ソースおよび基板領域が、その電圧レベルが変更可能な仮想接地線に結合される、請求項１８記載の半導体装置。
【請求項２０】
前記仮想接地線は、前記ヒューズ素子の非切断時には、前記ヒューズ素子の両端の電位と同電位に維持される、請求項１９記載の半導体装置。
【請求項２１】
前記ヒューズプログラム回路は、前記電圧ノードからの電圧に従って前記ヒューズトランジスタのゲート電位を制御するドライブ回路をさらに備え、
前記半導体装置は、仮想接地線と接地ノードとの間に直列に接続されかつそれぞれが、前記電圧ノードの電圧に従って選択的に導通する第１および第２のトランジスタをさらに備える、請求項２０記載の半導体装置。
【請求項２２】
切断イネーブル信号に従って前記第２金属配線を前記ヒューズ素子の両端の電位と同一電位に維持する、ＰチャネルＭＯＳトランジスタをさらに備える、請求項１７記載の半導体装置。
【請求項２３】
前記少なくとも１個のヒューズプログラム回路は、複数の個別に設けられるヒューズプログラム回路を備ええ、
前記ヒューズ素子は、整列して配置され、
各前記ヒューズプログラム回路は、前記ヒューズ素子を囲むように配置される、バイアおよび電源線に結合される配線をさらに備える、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固定情報を格納するヒューズ素子を含むヒューズプログラム回路を有する半導体装置に関し、特に、低消費電力かつ低占有面積のヒューズプログラム回路を実現するための構成に関する。
【背景技術】
【０００２】
半導体集積回路装置においては、種々の用途に対してヒューズプログラム回路が用いられる。このヒューズプログラム回路は、ヒューズ素子の溶断／非溶断により、その出力信号の状態が固定的に設定される。たとえば、アナログ回路の定数を微調整（トリミング）するために、このようなヒューズ素子が用いられる。例えば、トランジスタ素子の電流駆動力の調整、基準電流源の供給電流量の調整、または、基準電圧源の生成する基準電圧の調整などを行なうために、ヒューズ素子のプログラミング（溶断／非溶断）が行なわれる。また、抵抗素子の抵抗値を微調整するためにも、このようなヒューズプログラム回路が用いられる。
【０００３】
デジタル回路においても、同様の調整が行なわれる。また、半導体メモリにおいては、不良セルを冗長セルで置換するために、不良アドレスを格納するためにヒューズプログラム回路が用いられる。このようなヒューズプログラム回路を利用することにより、回路動作特性の最適化および不良セルの救済による歩留まりの改善を図る。
【０００４】
従来、このようなヒューズプログラム回路においては、レーザビーム照射により溶断されるＬＴ（レーザトリミング）ヒューズが広く用いられる。レーザ装置を用いて、プログラム情報に従ってこのＬＴヒューズを溶断して、ヒューズプログラミングを実行する。
【０００５】
ヒューズプログラム回路を冗長セル救済の不良アドレス記憶回路として利用する構成が、特開２００３−１６７９７号公報（特許文献１）に示されている。この特許文献１に示される構成においては、不良アドレスをヒューズプログラムするヒューズブロックと、外部から不良アドレスをシリアルに入力して内部でパラレルに出力するスキャンシフト回路と、モード指示信号に従って、ヒューズブロックおよびスキャンシフト回路の出力の一方を選択する切り換え回路とが設けられる。
【０００６】
内部でヒューズ素子のプログラム前に、冗長救済が確実に行なわれるかの判定を行なって歩留まりを改善することを図る。
【０００７】
ヒューズ素子と階層的に下部に素子または配線を配置する構成が特開平１１−３４０４３４号公報（特許文献２）に示されている。ヒューズ素子下部に素子を配置することにより、デバイスチップ面積の低減を図る。特許文献２は、ヒューズ素子の溶断時に下層の素子に対する熱的および物理的衝撃を防止するために、ヒューズ素子よりも高融点の材料からなる衝撃遮断層をヒューズ素子下層に配置する。この衝撃遮断層として、ヒートシンク層および熱抵抗層の積層構造が用いられる。
【０００８】
ヒューズ素子を電流により切断するヒューズ回路の構成が、特開平５−２６７４６４号広報（特許文献３）において示されている。この特許文献３においては、制御信号に応動する選択回路により、ヒューズ素子を含むヒューズトリミング回路と内部回路との一方を、共通の電源パッドに接続する。パッド数を低減して、チップ面積の低減およびパッドとピンの接続不良の発生確率を低減することを図る。
【０００９】
また、ヒューズ素子の電源が内部回路の電源と共有される構成が特開２００２−４２４８４号公報（特許文献４）に示されている。この特許文献４においては、ヒューズプログラム回路のヒューズ素子が接続される出力信号線を内部回路電源パッドと別のパッドに結合して、ヒューズ素子の微小電流を外部で検出可能として、ヒューズ切断不良を検出することを図る。
【特許文献１】特開２００３−１６７９７号公報
【特許文献２】特開平１１−３４０４３４号公報
【特許文献３】特開平５−２６７４６４号公報
【特許文献４】特開２００２−４２４８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このようなヒューズ素子のプログラムにレーザビームを利用する場合、ヒューズプログラムミング用のレーザ装置が必要であり、また、検査装置からレーザ装置へウェハを搬送する工程が生じ、ウェハ汚染などの問題が生じる。
【００１１】
また、レーザビーム照射によるヒューズプログラミングの場合、半導体チップがモールドされた状態では、レーザビームをヒューズ素子に照射することができないため、ベアチップ状態でヒューズプログラミングを行なう必要がある。したがって、パッケージ実装後、不良救済などのレーザプログラミングを実施することは困難である。
【００１２】
また、ＳＯＣ（システム・オン・チップ）などのシステムＬＳＩ上のオンチップメモリは、その記憶容量が増大しており、不良セル救済が歩留まりの観点から必要とされる。また、ＳＩＰ（システム・イン・パッケージ）のように、複数チップを用いてシステムを構成する場合においても、最終歩留りを向上させるためにはモールド後の救済の必要性が増加している。たとえば、安価なチップと高価なチップを積層してＳＩＰを構成した場合、安価なチップにパッケージ実装後に不良が発見された場合、このパッケージ全体が不良となり、高価なチップも不良品として処理される。また、ＳＩＰにおいては、チップごとに、最適なバーンイン電圧が異なるため、このようなパッケージ実装後のバーンイン工程を省略する要求がある。したがって、ＫＧＤ（ノーン・グッド・ダイ（known good die）：未アッセンブリ状態で品質が保証されたチップ）を用いて、各チップのアッセンブリを行なうのが望まれる。
【００１３】
また、ＬＴヒューズは、外部からのレーザビームの照射により、物理的に切断するため、上述のようにトリミング専用装置および救済工程が必要であり、装置投資によるコスト増およびＴＡＴ（ターンアローンズタイム）の増大が不可避である。
【００１４】
このようなレーザトリミングによるヒューズプログラミングを行なう構成に代えて、たとえば、ゲート電極材料であるポリシリコンを用いた電気ヒューズが実用化されている。しかしながら、ヒューズ素子についても、微細化のプロセスの進展に伴って、小占有面積でヒューズ素子を配置する必要がある。ゲート電極材料のポリシリコンは、最下層の配線であり、ヒューズ素子の電流供給用および出力レベル判定用の周辺回路を、ヒューズ素子近傍に高密度に配置するのが困難となる。従って、ヒューズ素子を含むヒューズ回路の占有面積の縮小が困難となる。
【００１５】
特許文献１においては、ヒューズ素子がレーザビームにより溶断される。ヒューズ素子の溶断後にヒューズ素子のプログラム状態を変更することができない問題を解消するために、スキャンシフト回路を用いて、ヒューズ素子のプログラム前にプログラム情報に従って内部回路の状態を設定して回路動作テストを実行する。不良発生時に、不良原因が、ヒューズプログラム不良であるかどうかの解析の容易化を図る。しかしながら、この特許文献１は、ヒューズ素子としては、レーザビーム照射により溶断されるＬＴヒューズ素子を示しているだけであり、電気的に溶断するヒューズ素子については、何ら考慮していない。
【００１６】
特許文献２は、ヒューズ素子下層に配線または素子を配置する。しかしながら、この特許文献２は、ヒューズ素子の微細化に伴ってレーザ波長が短くなり、応じて、レーザエネルギの増大による下層部への衝撃を緩和するために、ヒューズ素子下層に高融点の衝撃遮断層を配置して、下層の素子の破壊を回避することを図る。しかしながら、この特許文献２も、電気的にヒューズ素子を溶断する構成については、何ら考慮していない。
【００１７】
特許文献３は、ヒューズ素子が接続されるパッドと内部回路が接続されるパッドを共通として、その接続経路を切り換え回路を用いて制御信号に従って切換えている。ヒューズ素子は電流により選択的に溶断される。しかしながら、この特許文献３に示される構成においては、パッドからの信号に従って選択的にヒューズ素子に電流を流して溶断しており、パッドの共通化が行なわれているものの、共有されないパッドも存在し、半導体装置の実使用時に利用されない空きパッドの数が増大する。また、ヒューズ素子を電流により用談することを開示しているものの、ヒューズ素子の具体的レイアウトおよび消費電力等については、何ら開示していない。
【００１８】
特許文献４においては、ヒューズ素子の電流供給用の電源と内部回路の電源とが共有されている。ヒューズ素子は、電流溶断型であってもよいとされている。しかしながら、この特許文献４においても、ヒューズ素子の電流による溶断時の消費電流については何ら考慮されておらず、また、ヒューズ素子の配置配線についても具体的に開示されていない。
【００１９】
また、反転ゲート構造のフラッシュメモリを用いて、固定情報を電気的にプログラムする構成も提案されている。しかしながら、この場合、フラッシュメモリセルを用いており、そのプログラムのための回路構成が大きくなり、小占有面積の固定情報プログラム回路を実現するのが困難となるという問題が生じる。
【００２０】
それゆえ、この発明の目的は、小占有面積かつ低消費電流の配線溶断型電気ヒューズ素子により構成されるヒューズプログラム回路を実現することである。
【００２１】
この発明の他の目的は、追加の配線プロセスを必要とすることなく、小切断電流でヒューズプログラムを行なうことのできる信頼性の高い配線溶断型電気ヒューズ素子を含むヒューズプログラム回路を備える半導体装置を提供することである。
【課題を解決するための手段】
【００２２】
この発明に係る半導体装置は、複数の金属配線層を有する半導体装置であって、内部回路と、ヒューズプログラム情報に従って、ヒューズ素子の溶断／非溶断の状態に従って内部回路に関連する情報を固定的に格納する少なくとも１個のヒューズプログラム回路を備える。内部回路は、複数の配線層の配線を用いて配線接続されルトランジスタ素子を含む。
【００２３】
ヒューズプログラム回路は、複数の金属配線層の最下層の金属配線層よりも上層の配線層の配線を用いて形成されるヒューズ素子と、このヒューズ素子と直列に接続され、ヒューズ素子の溶断を行なうための電流を選択的に流すヒューズトランジスタ素子とを含む。
【発明の効果】
【００２４】
たとえば銅（Ｃｕ）配線を用いる半導体装置においては、第１層目のメタル配線が最も微細なパターンで描画される。すなわち、最下層のメタル配線は、配線幅が細くかつ膜厚も薄いため、切断には適している。しかしながら、サブ１００ｎｍ以降のシステム・オン・チップにおいては、さらに上層のたとえば第４層から第６層の微細メタル配線が存在し、第１層メタル配線と同様、膜厚および配線幅も大きく変化しない配線が存在する。したがって、この配線溶断型電気ヒューズ素子として、第１メタル配線層の配線ではなく、他の上層のメタル配線を利用する。この上層のメタル配線を利用しても、上述のように膜厚および配線幅が大差がなく、また不純物濃度についても差がないため、上層メタル配線と第１メタル配線とは、切断容易性については大差がなく、上層のメタル配線をヒューズ素子として利用しても、特に問題は生じない。
【００２５】
ヒューズ素子の下層に、ヒューズ素子溶断用の電流を供給するトランジスタなどの素子を配置することができ、ヒューズプログラム回路のレイアウト面積増大を抑制することができる。
【００２６】
また、たとえば銅配線を切断した場合、破断された銅の拡散防止のためのバリアメタルおよびＳｉＣＮおよびＳｉＣＯなど絶縁膜が破壊される。このような場合、溶断後の銅切片の銅原子の拡散を防止するためのレイアウト上の工夫が要求される。上層の第３または第４メタル配線を利用することにより、配線レイアウトに余裕があり、レイアウト上の工夫を行なうことが容易となる。これにより、信頼性の高い、配線溶断型電気ヒューズ素子を備えるヒューズプログラム回路を実現することができる。
【発明を実施するための最良の形態】
【００２７】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体集積回路装置１は、所定の機能を実現する内部回路（コア回路）２と、この内部回路２の動作状態または動作態様を規定する情報（内部回路に関連する情報）を固定的に記憶する配線溶断プログラム回路４を含む。
【００２８】
この半導体集積回路装置１は、１つの半導体チップ上に形成されてもよく、または他のプロセッサまたはメモリなどの機能ブロックと同一チップ上に集積化されてもよい。
【００２９】
内部回路２は、電源ノード５からの電源電圧ＶＤＤを動作電源電圧として受け、所定の機能を実現する。この内部回路２は、半導体集積回路装置のコア回路であり、たとえばメモリセルアレイを含むメモリ回路であってもよく、またはプロセッサなどの処理装置であってもよい。この内部回路（コア回路）２は、銅（Ｃｕ）の多層配線層を用いて内部配線が行なわれていればよい。図１においては、内部回路２がメモリセルアレイを含むメモリ回路であり、不良セル救済のための冗長デコーダが含まれる構成を一例として示す。この冗長デコーダが、配線溶断プログラム回路の記憶情報に従って冗長置換を行なって、不良セルの救済を行なう。
【００３０】
配線溶断プログラム回路４は、この内部コア回路２の配線とメタル配線（銅（Ｃｕ）配線）の上層のメタル配線（Ｃｕ配線）を用いてヒューズ素子を実現し、このヒューズ素子を電気的に溶断する。配線溶断プログラム回路４は、電源ノード５からの電源電圧ＶＤＤと、ヒューズ電源ノード６からのヒューズゲート電源電圧ＦＧＶＤＤを受ける。このヒューズゲート電源電圧ＦＧＶＤＤが、溶断時にヒューズ素子に電流を流すための制御電圧として利用される。
【００３１】
この配線溶断プログラム回路４は、後に詳細に説明するように、複数の並列に配列されるヒューズ素子を含む、各ヒューズ素子の溶断／非溶断の選択的なプログラムを行なうためにスキャンパスが設けられる。スキャンパスにおいては、ヒューズ素子に対応してフリップフロップが設けられる。フリップフロップ列で構成されるスキャンパスを介してノード７からのシリアル入力ＳＩＮを転送し、各ヒューズ素子に対応するフリップフロップにヒューズプログラム情報を設定し、出力ノード８から、フリップフロップの記憶情報をシリアル出力ＳＯＵＴとして出力する。
【００３２】
この配線溶断プログラム回路４は、通常、半導体集積回路装置において用いられているバウンダリスキャンレジスタと同様のレジスタ（フリップフロップ）列で構成されるスキャンパスを利用して、このヒューズ素子の溶断／非溶断のプログラム情報を設定し、その設定情報に従ってヒューズ素子を電気的に溶断する。この配線溶断プログラム回路４に含まれるヒューズ素子の数は、任意であり、ヒューズ素子の数に応じてスキャンパスのフリップフロップ（レジスタ）の数が設定される。
【００３３】
図２は、図１に示す内部回路２の構成の一例を示す図である。図２においては、内部回路２は、半導体記憶装置である。この半導体記憶装置は、他のプロセッサなどと集積回路１内において集積されてＳＯＣ（システム・オン・チップ）を構成してもよく、半導体集積回路１内において、半導体記憶装置単体が内部回路として配置されてもよい。
【００３４】
図２において、内部回路（半導体記憶装置）２は、各々、複数のノーマルメモリセルが行列状に配置されるノーマルメモリセルアレイＮＭＡａおよびＮＭＡｂと、ノーマルメモリセルアレイＮＭＡａおよびＮＭＡｂそれぞれの不良セル行を置換する冗長ワード線ＲＷａおよびＲＷｂと、ノーマルメモリセルアレイＮＭＡａおよびＮＭＡｂそれぞれの不良セル列を置換する冗長カラムＲＣａおよびＲＣｂとを含む。
【００３５】
冗長ワード線ＲＷａおよびＲＷｂは、各々、複数の冗長ワード線を含み、不良セル行を含む複数のメモリセル行を置換して、不良セル行を救済する。冗長カラムＲＣａおよびＲＣｂも、同様、複数列の並列置換により、不良セル列を救済する。
【００３６】
内部回路（半導体記憶装置）は、さらに、ノーマルメモリセルアレイＮＭＡａおよびＮＭＡｂのノーマルメモリセル行（ワード線）を選択するロウデコーダＲＤと、冗長ワード線ＲＷａおよびＲＷｂを、それぞれ選択する冗長ロウデコーダＲＲＤと、メモリセル列を選択するカラム／冗長デコーダＣＲＣＤａおよびＣＲＣＤｂとを含む。このカラム／冗長デコーダＣＲＣＤａおよびＣＲＣＤｂは、各々、対応のノーマルメモリセルアレイＮＭＷａおよびＮＭＷｂからノーマルメモリセル列を選択するノーマルカラムデコーダと、対応の冗長カラムＲＣａおよびＲＣｂを選択する冗長カラムデコーダを含む。
【００３７】
内部回路（半導体記憶装置）２は、さらに、ノーマルメモリセルアレイＮＷＡａおよびＮＷＡｂそれぞれに対してデータの入力／出力を行なうＩ／Ｏ回路ＤＰＫａおよびＤＰＫｂと、周辺回路ＰＨとを含む。
【００３８】
周辺回路ＰＨは、配線溶断プログラム回路４の出力するプログラム情報と図示しない与えられたアドレス信号との一致／不一致を判定するロウ冗長判定回路と、このロウ冗長判定回路の出力信号に従って、ロウデコーダＲＤおよび冗長ロウデコーダＲＲＤの一方を活性化するとともに内部動作の制御を行なう制御回路と、与えられたアドレス信号をプリデコードするプリデコーダとを含む。ロウデコーダＲＤおよび冗長デコーダＲＲＤは、活性化時、プリデコーダからのロウプリデコード信号をデコードして１本のワード線を選択する。
【００３９】
Ｉ／Ｏ回路ＤＰＫａおよびＤＰＫｂは、各々、読出時、メモリセルデータの検出を行なうセンスアンプＳＡと、書込時、メモリセルに書き込みデータを転送するライトドライバＷＤと、内部回路がイブとの間でデータの転送を行なう入出力バッファ（Ｉ／Ｏバッファ）を含む。これらのＩ／Ｏ回路ＤＰＫａおよびＤＰＫｂは、複数ビットのデータの入出力を行なう。１ビットあたり複数のセンスアンプＳＡおよびライトドライバが設けられており、列アドレス信号に従って各ビットに対してセンスアンプおよびライトドライバの選択が行なわれる。
【００４０】
カラム／冗長デコーダＣＲＣＤａおよびＣＲＣＤｂへ、配線溶断プログラム回路４からのプログラム情報が与えられ、与えられた列アドレス信号との比較に基づいて、冗長カラムＲＷａ、ＲＷｂの選択的置換が行なわれる。
【００４１】
一例として、Ｉ／Ｏ回路ＤＰＫａおよびＤＰＫｂが各々１６ビットのデータの入出力を行い、１ビットあたり８個のセンスアンプおよび８個のライトドライバが設けられる。ノーマルメモリセルアレイＮＭＡａおよびＮＭＷｂ各々において、５１２行／５１２列のノーマルメモリセルが設けられる。この構成においては、１個のセンスアンプおよびライトドライバに対して４つのノーマルメモリセル列（ビット線対）が設けられる。したがって、冗長カラムＲＣａおよびＲＣｂは、各々、４列のノーマルメモリセル列の置換を並行して行なう。
【００４２】
配線溶断プログラム回路４において、不良メモリセルのアドレスをプログラムし、不良メモリセルのアドレス指定時、冗長ワード線または冗長カラムとの置換を行なうことにより、等価的に不良メモリセルが救済され、製品歩留まりが改善される。この救済可能な不良アドレスの数は、チップ面積および救済効率等を考慮して適切な数に定められる。
【００４３】
図３は、図１に示す配線溶断プログラム回路４の配線構造を概略的に示す図である。図３において、配線溶断プログラム回路４においては、第１メタル配線Ｍ１から第ｋメタル配線Ｍｋまでのｋ層のメタル配線層の配線が、トランジスタ素子などの内部素子の接続のために用いられる。配線溶断プログラム回路４においては、半導体基板領域（またはウェル領域）ＳＵＢ表面に形成される不純物領域ＩＭＰ１およびＩＭＰ２が配置され、これらの不純物領域ＩＭＰ１およびＩＭＰ２の間の基板領域表面上にたとえばポリシリコンで形成されるゲート電極ＧＴが設けられる。第１メタル配線Ｍ１が、コンタクトを介して不純物領域ＩＭＰ１に電気的に接続される。ゲート電極ＧＴ、不純物領域ＩＭＰ１およびＩＭＰ２により、１つのＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）が形成される。一例として、メタル配線Ｍ１−Ｍｋは、各々、銅（Ｃｕ）配線である。
【００４４】
ヒューズ素子ＦＳは、この第１銅配線Ｍ１より上層のメタル配線層の銅配線を用いて形成される。図２においては、第ｉメタル配線層の配線Ｍｉを用いて、ヒューズ素子ＦＳが形成される場合を一例として示す。（ここで、ｉ＞１）。なお、メタル配線としては、銅配線が用いられるものの、他のメタルが用いられても良いため、以下においては、「メタル配線（層）」の用語を用いる。
【００４５】
この図３に示すように、半導体集積回路においては、第１メタル配線が、最下層の配線であり、最も微細にパターニングされる（トランジスタ間の接続および内部ノードの接続のため）。したがって、この第１メタル配線Ｍ１は、細く、膜厚も薄くされるため、溶断には適している。しかしながら、サブ１００ｎｍ以降のＳＯＣなどの半導体集積回路装置においては、第４層から第６層程度のメタル配線も、配線パターンは細かく、微細配線が、この第１メタル配線Ｍ１と膜厚および線幅を大きく変わらない。このヒューズ素子ＦＳとして、これらの微細パターンの上層配線のうち、第ｉメタル配線Ｍｉをヒューズ素子ＦＳのヒューズとして利用する。ここで、「ヒューズ素子」の用語は、ヒューズと、その両端の接続部と、ヒューズの周辺部とを含む素子を示すものとして用いる。
【００４６】
この第ｉ層メタル配線Ｍｉをヒューズ素子ＦＳのヒューズとして利用することにより、以下の利点が得られる。ヒューズ素子ＦＳ溶断時においては、図２に示さないバリアメタル（Ｃｕ拡散防止用）および層間絶縁膜（ＳｉＣＮまたはＳｉＣＯ）が破壊される。したがって、この銅（Ｃｕ）の溶断後の拡散防止を行なう場合、上層のメタル配線Ｍｉを利用した場合、最下層の第１メタル配線Ｍ１よりも、レイアウト上余裕があり、レイアウト上での対策を取りやすくなる。これにより、銅配線をヒューズ素子として用いた場合でも、溶断後の信頼性を保証することができる。
【００４７】
図４は、この図３に示すヒューズ素子ＦＳを用いたヒューズ回路の１ビット分の構成を概略的に示す図である。図４において、ヒューズ回路は、電源ノードと接地ノードの間に直列に接続されるヒューズ素子ＦＳと溶断電流供給トランジスタＣＴｒとを含む。
【００４８】
ヒューズ素子は、図１に示す電源ノード５からの電源電圧ＶＤＤを一端に受ける。溶断電流供給トランジスタＣＴｒは、そのゲートに、ヒューズゲート電源電圧ＦＧＶＤＤを受ける。ヒューズ素子ＦＳの溶断時、ヒューズゲート電源電圧ＦＧＶＤＤに従って溶断電流供給トランジスタＣＴｒが導通し、電源ノードから接地ノードへ電流が流れる。この電流により、ヒューズ素子ＦＳが発熱（ジュール熱による）し、電流による発熱によりヒューズ素子ＦＳを溶断する。ヒューズ素子ＦＳの電源と、図１に示すコア回路（内部回路）２の電源電圧ＶＤＤを供給する電源ノード５とを共通化することにより、ヒューズ専用のパッドの数を低減する。
【００４９】
また、ヒューズゲート電源電圧ＦＧＶＤＤを供給するパッドを、別に設けることにより、ヒューズゲート電源電圧ＦＧＶＤＤの電圧レベルを電源電圧ＶＤＤと独立に調整することができ、溶断電流量の最適化を行なうことができる。
【００５０】
以下、配線溶断プログラム回路４の詳細構成について説明する。
「配線溶断プログラム回路の構成１」
図５は、図１に示す配線溶断プログラム回路４の具体的構成の一例を示す図である。図５において、配線溶断プログラム回路４は、各々が図４に示すヒューズ回路を含み、かつ縦続接続される複数のヒューズプログラム回路ＦＰＫ１−ＦＰＫｎを含む。これらのヒューズプログラム回路ＦＰＫ１−ＦＰＫｎの数は、任意である。このヒューズプログラム回路ＦＰＫ１−ＦＰＫｎは、同一構成を有するため、図４においては、各ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎについて、同一または対応する部分に同一参照番号を付す。
【００５１】
ヒューズプログラム回路ＦＰＫ２−ＦＰＫｎの各々は、電源電圧ＶＤＤを供給するノードと内部ノードＮＤ１の間に接続されるヒューズ素子ＦＳと、内部ノードＮＤ１と接地ノードの間に接続される溶断電流供給トランジスタＣＴｒと、この溶断電流供給トランジスタＣＴｒの導通を制御する３入力ＡＮＤ回路ＡＧ１を含む。ＡＮＤ回路ＡＧ１は、ヒューズゲート電源電圧ＦＧＶＤＤを動作電源電圧として受ける。
【００５２】
ＡＮＤ回路ＡＧ１は、対応のＦＳ選択スキャンフリップフロップ（ＦＦ）ＦＳＳＲの出力信号と対応のプログラムスキャンフリップフロップ（ＦＦ）ＰＳＲの出力信号とヒューズカットクロック信号ＦＣＣＬＫとを受ける。
【００５３】
ＦＳ選択スキャンフリップフロップＦＳＳＲは、前段のヒューズプログラム回路のＦＳ選択スキャンフリップフロップの出力データを、ヒューズ選択スキャンクロック信号ＳＥＳＣＬＫに従って取込み次段へ転送する。プログラムスキャンフリップフロップＰＳＲは、マルチプレクサ（ＭＵＸ）ＳＸ１を介して与えられるデータを、プログラムスキャンクロック信号ＰＳＣＬＫに従って取込み次段へ転送する。したがって、このＦＳ選択スキャンフリップフロップＦＳＳＲは、ヒューズ選択スキャンクロック信号ＳＥＳＣＬＫに従ってシフト動作を行なってデータを転送するスキャンパスを構成し、また、プログラムスキャンフリップフロップＰＳＲも、プログラムスキャンクロック信号ＰＳＣＬＫに従って順次シフト動作を行なってデータを転送するスキャンパスを構成する。
【００５４】
これらのフリップフロップＦＳＳＲおよびＰＳＲの組をヒューズ回路に対応して設けることにより、ヒューズ回路のヒューズ素子ＦＳのプログラミング（溶断／非溶断）を、選択的にかつ逐次的に１つのヒューズ素子単位で実行することができる。また、少ないパッドで、ヒューズ素子のプログラム情報を各ヒューズ素子に転送することができる。
【００５５】
ヒューズプログラム回路ＦＰＫ２−ＦＰＫｎの各々は、さらに、ノードＮＤ１の電圧レベルに従って、ヒューズ素子ＦＳの切断状態を判定する切断判定回路ＣＪＣと、プログラムスキャンフリップフロップＰＳＲの出力信号と切断判定回路ＣＪＣの出力信号の一方を選択して出力するマルチプレクサＳＸ２を含む。このマルチプレクサＳＸ２の出力信号は、またマルチプレクサＳＸ１へ与えられる。このマルチプレクサＳＸ１は、前段のプログラムスキャンフリップフロップＰＳＲの出力信号と対応のマルチプレクサＳＸ２の出力信号の一方を、スキャン選択信号ＳＣＳＥＬに従って選択する。ここで、「切断」と「溶断」とを同じ意味で用いる。
【００５６】
マルチプレクサＳＸ１を用いて、マルチプレクサＳＸ２の出力信号をプログラムスキャンフリップフロップＰＳＲへ伝達する。テスト動作時、マルチプレクサＳＸ２において、プログラムフリップフロップ選択信号ＰＲＦＦＳＥＬに従って切断判定回路ＣＪＣの出力信号を選択することにより、切断判定回路ＣＪＣの出力信号に従って対応のヒューズ素子ＦＳの状態を外部へ読出すことができる。これにより、ヒューズ素子ＦＳの切断不良の有無を判定することができる。
【００５７】
また、マルチプレクサＳＸ２において、プログラムスキャンフリップフロップＰＳＲＮ出力信号を選択し、マルチプレクサＳＸ１において、スキャン選択信号ＳＣＳＥＬに従ってこのマルチプレクサＳＸ２の出力信号を選択することにより、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎ各々において、プログラムスキャンフリップフロップＰＳＲの保持データをフィードバックしてループ状に転送することができる。従って、プログラムスキャンクロック信号ＰＳＣＬＫを自走状態に設定することができ、クロック信号の制御および設計の自由度が高くなる。
【００５８】
また、マルチプレクサＳＸ２から、プログラム情報ＦＯＳ１−ＦＯＳｎが出力される。従って、このマルチプレクサＳＸ２の出力信号をマルチプレクサＳＸ１で選択して対応のプログラムスキャンフリップフロップＰＳＲに格納した後に、マルチプレクサＳＸ１を前段のフリップフロップＰＳＲを選択する状態に設定して、プログラムスキャンフリップフロップＰＳＲを介して順次転送する。この転送データを外部のテスタまたはＢＩＳＴ（ビルトインセルフテスト回路）で書込情報と比較することにより、マルチプレクサＳＸ２が正常に、プログラムフリップフロップ選択信号ＰＲＦＦＳＥＬＳに従って切換え動作を行なっているかをテストすることができる。
【００５９】
初段のヒューズプログラム回路ＦＰＫ１は、以下の点を除いて、ヒューズプログラム回路ＦＰＫ２−ＦＰＫｎと構成は同じである。すなわち、ＦＳ選択スキャンフリップフロップＦＳＳＲおよびプログラムスキャンフリップフロップＰＳＲへは、前段のヒューズプログラム回路の出力信号に代えて、外部のテスタまたは同一チップ上に形成されるＢＩＳＴ（ビルトイン・セルフ・テスト）からの切断制御情報ＣＴＳＣＩＮ、ヒューズプログラム用のスキャン入力ＳＣＩＮが与えられる。
【００６０】
ヒューズプログラム回路ＦＯＳ１−ＦＯＳｎの出力信号が、対応の、内部状態を設定する回路へ与えられる。たとえば、図２に示すようなメモリ回路において、これらのヒューズプログラム回路ＦＰＫ１−ＦＰＫｎが、不良メモリセルのアドレスを記憶する場合、出力信号ＦＯＳ１−ＦＯＳｎは、不良セルと冗長セルとの置換を行なうための冗長デコーダへ与えられる。図２を参照して説明したように、冗長置換の判定時には、与えられたアドレスとプログラムされた不良アドレスとの一致／不一致の判定が行なわれる。一致判定時には、与えられたアドレスが指定するセル（メモリセル行またなメモリセル列）に代えて、不良アドレスが割当てられた冗長セルが選択される。
【００６１】
一方、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎが、アナログ回路の定数を決定するために用いられる場合、これらの出力信号ＦＯＳ１−ＦＯＳｎが、対応のアナログ回路へ与えられ、抵抗素子の抵抗値の調整またはトランジスタ素子の駆動電流量の調整などが行なわれる。
【００６２】
対象回路は、冗長デコーダならびに電流源および電圧源を含むアナログ回路のいずれであってもよく、このヒューズプログラム回路のプログラム情報に従って、動作態様または動作状態が設定されればよく、この配線溶断プログラム回路において記憶される情報は、内部回路に関連する情報であればよい。
【００６３】
ＦＳ選択スキャンフリップフロップＦＳＳＲの記憶データに従って、対応のヒューズ素子ＦＳが切断されるサイクルが規定される。ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎにおいて、順次、プログラムスキャンフリップフロップＰＳＲの格納データおよびヒューズカットクロック信号ＳＣＣＬＫに従って選択的に溶断電流が供給されて溶断される。
【００６４】
ヒューズ素子ＦＳは、コア回路の電源ノードからの電圧ＶＤＤが供給される。したがって、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎに対して、ヒューズ溶断のための専用のパッドの数を低減することができる。
【００６５】
このヒューズプログラム回路ＦＰＫ１−ＦＰＫｎおよび図５には示さない制御回路のトランジスタは、コア回路（図１参照）において用いられるトランジスタと同じ構造（ゲート絶縁膜の膜厚および材質が同じ）を用い、この配線溶断プログラム回路４の占有面積の増大および製造工程の増加を抑制する。
【００６６】
通常、このヒューズ素子ＦＳの溶断のために必要とされる電流（溶断電流）は、２０ｍＡから４０ｍＡと大きい。したがって、ヒューズ素子ＦＳに対する電源パッドを、コア回路の電源５と分離して設ける構成を利用する場合、大きな溶断電流を供給するために、ヒューズ素子専用の電源パッドを所定数のヒューズ素子毎に設ける必要があり、ヒューズ素子が多い場合、数多く設ける必要がある（特に、複数のヒューズ素子を同時に溶断する場合）。しかしながら、後に詳細に説明するように、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎは、順次そのプログラム情報に従ってヒューズのプログラム（溶断）が選択的に実行されるため、その消費電流は小さく、コア回路の電源と共有することができる。パッド数を低減することができる。
【００６７】
ＡＮＤゲートＡＧ１に対しヒューズゲート電源電圧ＦＧＶＤＤが与えられる。この場合、単に溶断電流供給トランジスタＣＴｒのゲート電位を駆動することが要求されるだけであり、ＡＮＤ回路ＡＧ１の消費電流は、交流電流（ＡＣ電流）を含めてもわずかである。したがって、ヒューズ素子ＦＳが数多く設けられる場合においても、１つのヒューズゲート電源電圧ＦＧＶＤＤ供給用のパッド（図１のノード６）を設けることが要求されるだけであり、配線溶断プログラム回路４のレイアウト面積を低減することができる。
【００６８】
また、マルチプレクサＳＸ２を用いて、プログラムスキャンフリップフロップＰＳＲの格納データと切断判定回路ＣＪＣの出力信号の一方を選択して出力している。したがって、このヒューズ素子ＦＳの切断前に、冗長デコーダなどの対象回路をプログラム情報に従ってその状態を設定して、テストを行なうことができる。したがって、たとえばメモリなどにおいて、対象回路が冗長デコーダの場合、外部から順次冗長アドレスを印加して、冗長セル行／列を選択して、冗長デコーダおよび冗長セルが正常であるかのテストを行なうことができる。これにより、不良発生時、ヒューズ素子の切断不良と冗長セル系の不良とを分離することが可能となる。
【００６９】
図６は、図５に示すＦＳ選択スキャンフリップフロップＦＳＳＲおよびプログラムスキャンフリップフロップＰＳＲの構成の一例を示す図である。これらのスキャンフリップフロップＦＳＳＲおよびＰＳＲは同一構成を有するため、図６においては、符号ＦＦで、これらのスキャンフリップフロップＦＳＳＲおよびＰＳＲを代表的に示す。
【００７０】
図６において、フリップフロップＦＦは、２相のクロック信号ＣＬＫＢおよびＣＬＫＤに従って入力信号ＩＮを取込み保持するマスタラッチ１０ａと、このマスタラッチ１０ａと相補的にクロック信号ＣＬＫＢおよびＣＬＫＤに従って動作し、マスタラッチ１０ａの出力信号を転送して出力信号ＯＵＴを生成するスレーブラッチ１０ｂとを含む。
【００７１】
２相クロック信号ＣＬＫＢおよびＣＬＫＤは、基本クロック信号ＣＬＫを受ける２段の縦続接続されるインバータ１５および１６からそれぞれ生成される。クロック信号ＣＬＫが、図５に示すヒューズ選択クロック信号ＳＥＳＣＬＫおよびプログラム選択クロック信号ＰＳＣＬＫに対応する。
【００７２】
マスタラッチ１０ａは、２相のクロック信号ＣＬＫＤおよびＣＬＫＢを受けるトライステートインバータ１１ａと、リセット信号ＲＳＴとトライステートインバータ１１ａの出力信号を受ける２入力ＮＯＲ回路１２ａと、クロック信号ＣＬＫＢおよびＣＬＫＤに従ってクロックドインバータ１１ａと相補的に動作し、活性化時、ＮＯＲ回路１２ａの出力信号をＮＯＲ回路１２ａの入力に転送するクロックドインバータ１３ａを含む。
【００７３】
スレーブラッチ１０ｂは、２相のクロック信号ＣＬＫＢおよびＣＬＫＤに従って選択的に活性化され、活性化時、マスタラッチ１０ａの出力信号を反転するクロックドインバータ１１ｂと、リセット信号ＲＳＴとクロックドインバータ１１ｂの出力信号を受けるＮＯＲ回路１２ｂと、クロックドインバータ１１ｂと相補的に活性化され、活性化時、ＮＯＲ回路１２ｂの出力信号をＮＯＲ回路１２ｂの入力に伝送するクロックドインバータ１３ｂを含む。
【００７４】
クロックドインバータ１１ａおよび１３ｂは、クロック信号ＣＬＫＢがＨレベルでありかつクロック信号ＣＬＫＤがＬレベルのときに活性化される。クロックドインバータインバータ１３ａおよび１１ｂは、クロック信号ＣＬＫＢがＬレベルでありかつクロック信号ＣＬＫＤがＨレベルのときに活性化される。
【００７５】
図７は、図６に示すフリップフロップＦＦの動作を示すタイミング図である。以下、図７を参照して、図６に示すフリップフロップＦＦの動作について説明する。
【００７６】
リセット信号ＲＳＴは、フリップフロップの動作時、Ｌレベルであり、ＮＯＲ回路１２ａおよび１２ｂがインバータとして動作する。クロック信号ＣＬＫがＨレベルのとき、クロック信号ＣＬＫＢがＬレベル、クロック信号ＣＬＫＤがＨレベルとなる。マスタラッチ１０ａにおいては、トライステートインバータ１１ａが出力ハイインピーダンス状態となり、一方、クロックドインバータ１３ａが活性化されてインバータとして動作する。したがって、ＮＯＲ回路１２ａおよび１３ａによりラッチ回路が構成され、マスタラッチ１０ａは、取込んだ信号を保持するホールド状態となる。
【００７７】
スレーブラッチ１０ｂにおいては、クロックドインバータ１１ｂが活性化され、インバータとして動作し、一方、クロックドインバータ１３ｂが出力ハイインピーダンス状態である。したがって、トライステートインバータ１１ｂおよびＮＯＲ回路１２ｂによりバッファ回路が構成され、スレーブラッチ１０ｂがスルー状態となり、マスタラッチ１０ａの保持するデータが、スレーブラッチ１０ｂを介して伝達されて、出力信号ＯＵＴとして出力される。
【００７８】
クロック信号ＣＬＫがＬレベルとなると、クロック信号ＣＬＫＢがＨレベル、クロック信号ＣＬＫＤがＬレベルとなる。したがって、マスタラッチ１０ａにおいて、トライステートインバータ１１ａが活性化され、インバータとして動作する。一方、トライステートインバータ１３ａが、出力ハイインピーダンス状態となる。この状態においては、マスタラッチ１０ａは、トライステートインバータ１１ａおよびＮＯＲ回路１２ａにより、インバータバッファとして動作し、入力信号ＩＮを転送するスルー状態となる。一方、スレーブラッチ１０ｂにおいては、トライステートインバータ１１ｂが、出力ハイインピーダンス状態となり、一方、トライステートインバータ１３ｂが活性状態となる。したがって、ＮＯＲ回路１２ｂおよびトライステートインバータ１３ｂにより、ラッチ回路が構成され、先にトライステートインバータ１１ｂにより取込んだ信号ＩＮＮを保持する。
【００７９】
したがって、入力信号ＩＮが、クロック信号ＣＬＫの立上がりに同期して変化するように与えられた場合、このマスタラッチ１０ａの出力信号ＩＮＮは、クロック信号ＣＬＫの立下がりに同期して変化し、スレーブラッチ１０ｂの出力信号ＯＵＴが、クロック信号ＣＬＫの立上がりに同期して変化する。これにより、１つのフリップフロップＦＦにより、１クロックサイクル遅延して、信号の転送が行なわれる。このフリップフロップを縦続接続することにより、クロック信号に従って順次信号／データを転送するスキャンパスを構成することができる。
【００８０】
なお、リセット信号ＲＳＴは、電源投入時またはテストシーケンス開始時にワンショットパルスの形態で活性化される。リセット信号ＲＳＴがＨレベルに設定されると、ＮＯＲ回路１２ａおよび１２ｂの出力信号がＬレベルとなり、フリップフロップＦＦに、Ｌデータが保持される。スキャンフリップフロップの記憶データは、マスタラッチ１０ａの出力信号ＩＮＮに相当する。通常、このリセット信号ＲＳＴの活性化は、クロック信号を停止させた状態で実行され、図４に示すスキャンフリップフロップＦＳＳＲおよびＰＳＲに、Ｌデータが初期設定され、応じて、各スキャンフリップフロップの出力信号もＬレベルに初期設定される。
【００８１】
図８は、図５に示すＡＮＤ回路ＡＧ１の構成の一例を示す図である。図８において、ＡＮＤ回路ＡＧ１は、コア回路の電源電圧ＶＤＤを受ける３入力ＮＡＮＤゲート１５と、ＮＡＮＤゲート１５の出力信号の振幅を、ヒューズゲート電源電圧ＦＧＶＤＤレベルに変換するレベル変換器１６と、レベル変換器１６の出力信号を反転するインバータ１７を含む。インバータ１７の出力信号に従って、図５に示す溶断電流供給トランジスタＣＴｒのゲート電圧が制御される。
【００８２】
ＡＮＤ回路ＡＧ１には、図５に示すように、プログラムスキャンフリップフロップＰＳＲおよびＦＳ選択スキャンフリップフロップＦＳＳＲの出力信号と、ヒューズカットクロック信号ＦＣＣＬＫとが与えられる。これらの信号の振幅は、内部回路（コア回路）の電源電圧ＶＤＤのレベルである。ＮＡＮＤゲート１５は、これらの与えられた入力信号に従った振幅電源電電圧の信号を生成する（全入力がＨレベルのときにＬレベルの信号を出力する）。
【００８３】
レベル変換器１６およびインバータ１７により、このＮＡＮＤゲート１５の出力信号の振幅が、ヒューズゲート電源電圧ＦＧＶＤＤレベルに変換される。レベル変換器１６およびインバータ１７の電源ノード６ａは、図１に示すヒューズゲート電源ノード（パッド）６に結合される。したがって、このヒューズゲート電源ノード６からの電圧ＦＧＶＤＤの電圧レベルを調整することにより、図５に示す溶断電流供給トランジスタＣＴｒのゲート電圧を調整することができる。応じて、ヒューズ素子ＦＳの溶断電流を調整することができ、ヒューズ素子ＦＳのプログラム時の溶断電流を最適化することができる。
【００８４】
ヒューズ選択スキャンフリップフロップＦＳＳＲからの信号がＨレベルとなると、対応のヒューズプログラム回路が選択されたことが示される。プログラムスキャンフリップフロップＰＳＲからの信号のＨレベル／Ｌレベルにより、対応のヒューズ素子の溶断／非溶断が設定される。すなわち、プログラムスキャンフリップフロップＰＳＲの信号がＨレベルの時には、対応のヒューズ素子を切断することが指定される。
【００８５】
ヒューズカットクロック信号ＦＣＣＬＫは、所定のパルス幅で与えられる。したがって、このヒューズカットクロック信号ＦＣＣＬＫのパルス幅および印加回数を調整することにより、ヒューズ素子溶断に必要な電流パルス幅および電流パルス印加回数を実現することができる。
【００８６】
図９は、ヒューズゲート電源電圧ＦＧＶＤＤとコア回路電源電圧ＶＤＤの投入シーケンスを概略的に示す図である。以下、図９を参照して、この電源投入シーケンスについて説明する。
【００８７】
コア回路電源電圧ＶＤＤが投入されると、その電圧レベルが上昇する。このとき、ヒューズゲート電源電圧ＦＧＶＤＤは、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧レベル（図９においては接地電圧レベル）に維持される。
【００８８】
このコア回路電源電圧ＶＤＤが安定化すると、例えばパワーオンリセット信号に従って、リセット信号ＲＳＴがワンショットパルスの形態で生成される。このリセット信号ＲＳＴが活性化されると、図６に示すように、フリップフロップＦＦに、Ｌデータが格納される。したがって、図５に示すスキャンフリップフロップＦＳＳＲおよびＰＳＲの出力信号ＯＵＴがＬレベルに固定される。応じて、ＡＮＤ回路ＡＧ１からの出力信号はＬレベルに初期設定される。この状態においては、溶断電流供給トランジスタＣＴｒが、確実に非導通状態に設定され、電源投入時に非切断状態のヒューズ素子を介して貫通電流が流れるのを防止することができる。
【００８９】
コア回路電源電圧ＶＤＤ投入時、ヒューズゲート電源電圧ＦＧＶＤＤが溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧レベルに維持される。電源投入時においてヒューズゲート電源電圧ＦＧＶＤＤが、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも高い電圧レベルとなると、不安定な状態でＡＮＤ回路ＡＧ１の出力信号がＨレベルとなり、溶断電流供給トランジスタＣＴｒ（図５参照）が導通する可能性がある。非切断状態のヒューズ素子において溶断電流供給トランジスタＣＴｒのゲート電圧を、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧レベルに設定することにより、大きな貫通電流が流れるのを防止する。
【００９０】
また、レベル変換器１６において、不安定なＮＡＮＤゲート１５の出力信号に従って、内部ノードの電圧レベルが中間電圧レベルとなる場合がある。この場合、ヒューズゲート電源電圧ＦＧＶＤＤを、溶断電流供給トランジスタＣＴｒのしきい値電圧ｖｔｈよりも低い電圧レベルに維持することにより、インバータ１７の出力信号を、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧に維持して、溶断電流供給トランジスタＣＴｒが導通するのを防止することができる。
【００９１】
従って、電源投入時、リセット信号ＲＳＴが活性化されるまで、ヒューズゲート電源電圧ＦＧＶＤＤを、溶断電流供給トランジスタＣＴｒのしきい値電圧Ｖｔｈよりも低い電圧レベルに設定することにより、電源ノードから接地ノードへ大きな電流が流れる状態が生じるのを防止する。
【００９２】
このヒューズゲート電源電圧ＦＧＶＤＤおよびコア回路電源電圧ＶＤＤは、先の図１に示すように、半導体集積回路装置外部から与えられる。したがって、外部の電源制御部において、この電源電圧ＶＤＤの供給開始時のパワーオンリセット信号を用いて、リセット信号ＲＳＴを生成して、配線溶断プログラム回路４の内部を初期設定した後に、ヒューズゲート電源電圧ＦＧＶＤＤを供給する（その電圧レベルを上昇させる）。プロセッサなどのシーケンスコントローラにより、その電源供給シーケンスが制御されればよい。
【００９３】
図１０は、図５に示す溶断電流供給トランジスタＣＴｒの平面レイアウトを概略的に示す図である。図１０において、ドレイン電極Ｄを構成する多層メタル配線２０とソース電極Ｓを構成する多層メタル配線２２が交互に配置される。これらの多層金属配線２０および２０の間に、ゲート電極Ｇを構成するゲート電極配線（ポリシリコン配線）が設けられる。これらの多層メタル配線２０および２２は、各々、２層の配線その配線を備え、これらの相互接続されて、１つの電極配線が構成される。
【００９４】
これらのメタル配線２０および２２の上層に、これらのメタル配線２０および２２と交差する方向に上層の（第３）メタル配線３０が設けられる。このメタル配線３０は、接地電圧ＧＮＤを伝達する。
【００９５】
ドレイン電極Ｄを構成する多層メタル配線２０の配線は、所定の間隔で、第１ヴィア２８を介して相互接続される（最終的に、ノードＮＤ１を構成するメタル配線により全多層メタル配線２０が相互接続される）。すなわち、多層メタル配線２０終端部においては、幅の広いメタル配線台座２０Ａが設けられ、各多層配線２０がこのメタル配線台座２０Ａに連結される。この終端部の配線台座２０Ａ上層に、上層メタル配線３０と同層の上層メタル配線３２が設けられる。この終端部２０Ａが、第２ヴィア２９を介して上層メタル配線３２に結合され、ノードＮＤ１を形成する。
【００９６】
一方、ソース電極Ｓを構成する多層メタル配線２２においては、その延在方向に沿って第１ヴィア２８および第２ヴィア２９が交互に配設される。第２ヴィア２９を介して、多層メタル配線２２が、上層メタル配線３０に電気的に接続される。第１ヴィア２８により、多層メタル配線２２の各配線が相互接続され、かつ下層部において、活性領域に電気的に接続される。これにより、溶断電流供給トランジスタＣＴｒのソース電極Ｓが、共通に接地ノードに結合される。
【００９７】
ゲート電極Ｇを構成するゲート電極配線２１は、それぞれの終端部において、メタル配線２３とヴィア２８により相互接続される。このメタル配線２３も多層メタル配線であり、各ゲート電極配線２１を下層のメタル配線で相互接続し、各下層メタル配線が対応の上層メタル配線と第１ヴィア２８により相互接続される。多層メタル配線２３は、取出配線２５を介して、ＡＮＤ回路ＡＧ１の出力信号を伝達する配線２５に接続される。
【００９８】
このメタル配線２３と平行に、メタル配線２４が設けられる。このメタル配線２４は、ヴィア２９により、上層メタル配線３０に電気的に接続され、またヴィア２８により、下層の活性領域に電気的に接続される。このメタル配線２４と取出メタル配線２５の交差部において、メタル配線２６が設けられ、活性領域間の電気的接続を取る。これにより、取出配線２５の配置領域においても、下層の基板領域に接地電圧ＧＮＤを伝達する。
【００９９】
このメタル配線２４により、溶断電流供給トランジスタＣＴｒの基板領域（ウェル領域）が、配線３０上の接地電圧ＧＮＤレベルに維持される。
【０１００】
複数のゲート幅の広い単位トランジスタを複数個並列に配置することにより、大きな溶断電流を供給する溶断電流供給トランジスタＣＴｒが実現される。
【０１０１】
なお、配線３０は、後に説明する仮想接地線として用いられてもよい。
図１１は、図１０示す線Ｌ１１−Ｌ１１に沿った断面構造を概略的に示す図である。図１１において、上層メタル配線３０（たとえば第３メタル配線Ｍ３）は、第２ヴィア２９を介して多層メタル配線２２に結合される。この多層メタル配線２２は、下層のメタル配線（第１メタル配線Ｍ１）２２ａと、この第１メタル配線２２ａと平行に配列される上層のメタル配線（第２メタル配線）２２ｂを含む。これらのメタル配線２２ａおよび２２ｂが、第１ヴィア２８を介して電気的に接続される。下層のメタル配線２２ａは、コンタクト３５を介して、基板領域３６表面に形成された不純物領域３７ａに電気的に接続される。
【０１０２】
一方、ノードＮＤ１を構成する多層メタル配線２０は、下層のメタル配線（第１メタル配線Ｍ１）２０ａと、上層のメタル配線（第２メタル配線）２０ｂとを含む。これらのメタル配線２０ａおよび２０ｂも、所定の間隔で、第１ヴィア２８を介して電気的に接続される。下層のメタル配線（第１メタル配線Ｍ１）２０ａは、コンタクト３５を介して基板領域３６に形成される不純物領域３７ｂに電気的に接続される。不純物領域３７ａおよび３７ｂの間に、ゲート電極Ｇを構成する（ポリシリコン）ゲート電極配線２１が設けられる。この基板領域３６は、たとえばウェル領域で形成され、他のヒューズプログラム回路と分離領域３８を介して分離される。
【０１０３】
ゲート電極配線２１、不純物領域３７ａおよび３７ｂとにより、溶断電流供給トランジスタＣＴｒを構成する単位トランジスタが実現される。したがって、この溶断電流供給用トランジスタＣＴｒのソース電極Ｓを接地ノードに結合する配線および電流供給トランジスタのドレインをヒューズ素子に接続する電極配線は、それぞれ、複数層の配線で構成し、各配線に電流を分離させる。
【０１０４】
図１２は、ヒューズ素子ＦＳと溶断電流供給トランジスタＣＴｒの電気的等価回路を示す図である。ヒューズ素子ＦＳが、第３メタル配線以上の上層のメタル配線で形成され、電源ノードに結合される。このヒューズ素子ＦＳが、多層メタル配線２２に結合される。一方、この多層メタル配線２２および２０の間に、単位トランジスタＵＴが並列に接続される。単位トランジスタＵＴは、溶断電流供給トランジスタＣＴｒの単位トランジスタであり、図１０において、１つの多層配線２０、１つの多層配線２２および１つのゲート電極配線２１により構成される。これらの単位トランジスタＵＴのゲートは、共通に結合される。
【０１０５】
ヒューズ素子ＦＳの溶断時、電流Ｉｆが流れる場合、多層メタル配線２２においては、この電流Ｉｆは、メタル配線２２ａおよび２２ｂをそれぞれ流れる電流Ｉ１およびＩ２に分流して、各単位トランジスタＵＴを介して流れる。この単位トランジスタＵＴを介して流れる電流が、多層メタル配線２０のメタル配線２０ａおよび２０ｂに流れ込み、それぞれに電流Ｉ３およびＩ４が流れる。したがって、これらの電流Ｉ１−Ｉ４は、ヒューズ素子ＦＳを流れる電流Ｉｆよりも、１／２倍以下の電流である。これにより、ヒューズ素子ＦＳの溶断前に、溶断電流Ｉｆにより、溶断電流供給トランジスタのソース電極配線（Ｓ）またはドレイン電極配線（Ｄ）が溶断するのを防止する。これにより、比較的大きな（２０ｍＡないし４０ｍＡ）溶断電流を流して、確実に、ヒューズ素子ＦＳを溶断することができる。
【０１０６】
［ヒューズプログラム回路の変更例］
図１３は、この発明の実施の形態１に従うヒューズプログラム回路の変更例を示す図である。図１３においては、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎが縦続接続される。ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎは、その回路構成は、図４に示すヒューズプログラム回路ＦＰＫ１−ＦＰＫｎと同じである。この初段のヒューズプログラム回路ＦＰＫ１に対し、スキャンパス外部からのスキャンイン信号ＳＣＩＮ０と、最終段のヒューズプログラム回路ＦＰＫｎのスキャンアウト信号ＳＣ（ｎ）の一方をマルチプレクサ切換え制御信号ＰＲＷＥＲの一方に従って選択するマルチプレクサＳＸ０が設けられる。このマルチプレクサＳＸ０の出力ＳＣＩＮが、図５に示すプログラムスキャンイン入力ＳＣＩＮに対応する。
【０１０７】
最終段のヒューズプログラム回路ＦＰＫｎの出力信号ＳＣ（ｎ）およびＣＴＳ（ｎ）は、バッファ４０へ与えられる。バッファ４０から、スキャン出力信号ＳＣｏｕｔおよびＣＳｏｕｔが出力される。スキャン出力信号ＣＳｏｕｔは、図５に示すＦＦ選択スキャンフリップフロップＦＳＳＲを介して転送されるデータに対応し、スキャン出力信号ＳＣｏｕｔは、図４に示すプログラムスキャンフリップフロップＰＳＲの出力信号に相当する。
【０１０８】
最終段のヒューズプログラム回路ＦＰＫｎのプログラムスキャンアウト信号ＳＣ（ｎ）を、マルチプレクサＳＸ０を介して初段のヒューズプログラム回路ＦＰＫ１にフィードバックする。これにより、プログラム回路ＦＰＫ１−ＦＰＫｎにおいて、プログラムスキャンフリップフロップに格納されたデータをバッファ４０を介して順次スキャンアウト動作で読出すときにおいても、このフィードバック経路により、再び、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎに転送されて、その記憶情報が再書込される。従って、各プログラムスキャンフリップフロップＰＳＲの記憶情報を、外部へ読出す場合または、切断判定回路の出力信号を外部へ読出す場合に、プログラムスキャンフリップフロップの内部記憶情報が破壊されるのを防止することができる。
【０１０９】
このヒューズプログラム回路ＦＰＫ１−ＦＰＫｎへは、電源電圧ＶＤＤおよびヒューズゲート電源電圧ＦＧＶＤＤがそれぞれ与えられる。また、ヒューズ切断系制御信号ＦＣＴＬおよびプログラム情報制御系情報ＰＣＴＬが、これらのヒューズプログラム回路ＦＰＫ１−ＦＰＫｎへ与えられる。ヒューズ切断系制御信号ＦＣＴＬは、図５に示すＦＳ選択スキャンフリップフロップＦＳＳＲの転送動作を制御する信号（クロック信号およびリセット信号）を示し、プログラム系制御信号ＰＣＴＬは、図５に示すプログラムスキャンフリップフロップＰＳＲの転送動作を制御する信号（リセット信号およびクロック信号）に対応する。
【０１１０】
これらの制御信号ＦＣＴＬおよびＰＣＴＬ、スキャン入力ＳＣＩＮＯ、ＣＴＳＣＩＮおよびマルチプレクサ切換制御信号ＰＲＷＥＲは、チップの外部に設けられたテスタから与えられるかまたは、チップ内部におけるＢＩＳＴ（ビルトイン・セルフ・テスト回路）から与えられる。同様、バッファ４０の出力信号も、外部のテスタまたはＢＩＳＴへ与えられる。
【０１１１】
ヒューズプログラム回路ＦＰＫ１−ＦＰＫ（ｍ−１）およびＦＰＫ（ｍ＋１）−ＦＰＫｎの切断判定回路の出力信号ＦＯＳ１−ＦＯＳ（ｍ−１）およびＦＯＳ（ｍ＋１）−ＦＯＳ（ｎ）は、たとえばメモリにおける冗長デコーダなどの対象回路へ与えられる。一方、ヒューズプログラム回路ＦＰＫｍにおいては、切断判定回路すなわちヒューズプログラム情報ＦＯＳｍは対象回路へは与えられない。そのヒューズプログラム回路ＦＰＫｍにおいてヒューズ素子ＦＳＴＰが、他のヒューズプログラム回路ＦＰＫ１−ＦＰＫ（ｍ−１）およびＦＰＫ（ｍ＋１）−ＦＰＫｎに含まれるヒューズ素子ＦＳよりもその線幅がたとえば１０倍と広くされる。したがって、ヒューズプログラム回路ＦＰＫ１−ＦＰＫ（ｍ−１）およびＦＰＫ（ｍ＋１）−ＦＰＫｎのヒューズ素子ＦＳは、溶断電流により切断可能であり、一方、ヒューズ素子ＦＳＴＰは、ヒューズ素子ＦＳに対する溶断電流では、切断不可能である。
【０１１２】
このヒューズプログラム回路ＦＰＫｍのヒューズ素子として切断不可能なヒューズ素子ＦＳＴＰを設けることにより、溶断電流供給トランジスタＣＴｒの能力をチェックし、電源電圧ＶＤＤおよびヒューズゲート電源電圧ＦＧＶＤＤの電圧レベルを調整して、最適な溶断電流値を設定することを可能とする。
【０１１３】
図１４は、このヒューズプログラム回路ＦＰＫｍの電流測定時の配置を概略的に示す図である。図１４において、テスタ５０は、電源電圧ＶＤＤおよびＦＧＶＤＤを生成するテスト電源回路５２と、このテスト電源回路５２からヒューズプログラム回路ＦＰＫｍへ電源ノード５を介して電源電圧ＶＤＤを伝達する電源線の電流を検出する電流計５４を含む。テスタ５０は、ＢＩＳＴであってもよく、また、チップ外部に設けられるテスト装置であってもよい。テスト電源回路５２は、ヒューズゲート電源ノード６を介してヒューズ源電電厚ＦＧＶＤＤをヒューズプログラム回路ＦＰＫｍのＡＮＤ回路ＡＧ１の電源ノードへ供給する。
【０１１４】
テスト電源回路５２により、電源電圧ＶＤＤおよびＦＧＶＤＤの電圧レベルを調整する。溶断電流供給トランジスタＣＴｒは、導通時、そのゲートには、ヒューズゲート電源電圧ＦＧＶＤＤが与えられる。したがって、この電源電圧ＶＤＤとヒューズゲート電圧ＦＧＶＤＤの関係に応じて、溶断電流供給トランジスタＣＴｒの駆動電流（ドレイン電流）を調整することができる。ヒューズ素子ＦＳＴＰおよび溶断電流供給トランジスタＣＴｒを流れる電流Ｉを、テスタ５０における電流計５４で検出し、設計仕様値などの最適値に対応する電圧レベルに、電源電圧ＶＤＤおよび／またはヒューズゲート電源電圧ＦＧＶＤＤのレベルを調整する。これにより、最適電流で、他のヒューズプログラム回路ＦＰＫ１−ＦＰＫ（ｍ−１）およびＦＰＫ（ｍ＋１）−ＦＰＫｎの溶断電流を最適化することができる。
【０１１５】
なお、電流計５４は、単に、このヒューズプログラム回路ＦＰＫｍを流れる電流Ｉが、所定値より高いか低いかを判定する電流比較回路で構成されてもよい。
【０１１６】
［ヒューズプログラム回路スキャンパスの変更例］
図１５は、この発明に従う半導体装置のヒューズプログラム回路のスキャンパスの変更例を示す図である。図１５において、ヒューズプログラム回路のスキャンパスは、複数のスキャンチェーン（サブスキャンパス）ＳＣＨ１−ＳＣＨ１０に分割される。図１５においては、一例として、１０個のスキャンチェーンＳＣＨ１−ＳＣＨ１０に分割される場合を示すが、この分割されるスキャンチェーンの数は、１０に限定されない。
【０１１７】
スキャンチェーンＳＣＨ１−ＳＣＨ１０に対して、デコード信号ＴＤＥＣ０−ＴＤＥＣ５に従って、１対１０のデマルチプレクサ動作を行なう１：１０マルチプレクサＳＣＸ４と、デコード信号ＴＤＥＣ０−ＴＤＥＣ５に従って、これらのスキャンチェーンＳＣＨ１−ＳＣＨ１０の１つを選択する１０：１マルチプレクサ（ＭＥＸ）ＳＣＸ５が設けられる。
【０１１８】
入力段の１：１０マルチプレクサＳＣＸ４へは、マルチプレクサＳＸ０の出力信号が与えられる。このマルチプレクサＳＸ０へは、スキャン入力ＳＣＩＮ０とともに出力段の１０：１マルチプレクサＳＣＸ５のスキャン出力信号ＳＣ（ｎ）がインバータ４５を介して与えられる。インバータ４５の出力は、バッファ４０へ与えられ、バッファ４０からスキャン出力ＳＣｏｕｔが生成される。このバッファ４０に対してはさらにＦＳ選択スキャンフリップフロップ列の出力信号ＣＴＳ（ｎ）が与えられ、応じて、スキャン出力ＣＳｏｕｔがバッファ４０からシフトアウトされる。
【０１１９】
入力初段マルチプレクサＳＸ０は、マルチプレクサ切換え制御信号ＰＲＷＥＲに従って、外部からのスキャン入力信号ＳＣＩＮ０およびインバータ４５からのフィードバック情報の一方を選択する。１：１０マルチプレクサＳＣＸ４および１０：１マルチプレクサＳＣＸ５は、デコード信号ＴＤＥＣ０−ＴＤＥＣ５の論理レベルの組合せに従って、１つのスキャンチェーンを選択する。これらのマルチプレクサＳＣＸ４およびＳＣＸ５は、また、ヒューズ選択入力情報ＣＴＳＩＮおよびＣＴＳ（ｎ）を転送する。単に、マルチプレクサＳＣＸ５およびＳＣＸ４において、デコード信号ＴＤＥＣ０−ＴＤＥＣ５の論理レベルの組合せに従って１つのスキャンチェーンに対する信号（ヒューズ切断制御情報）の伝達経路が設定される。
【０１２０】
制御信号（ヒューズプログラム転送制御信号およびプログラム情報転送制御信号）についても、同様、１つのスキャンチェーンに対する制御信号転送経路が選択される（たとえばスキャンチェーンに対し共通に制御信号を与え、各スキャンチェーンに対して設けられる選択ゲートのうち、選択スキャンチェーンに対する選択ゲートをイネーブル状態に設定する）。
【０１２１】
このインバータ４５を用いて、スキャンチェーンから読出されたプログラム情報を、マルチプレクサＳＸ０およびＳＸ５を介してフィードバックさせることにより、このスキャンチェーンに格納されたプログラム情報をバッファ４０を介して外部へ順次転送動作により読出して、正確にプログラムが行なわれているかどうかの判定を行なうことができる。また、信号／データの読出動作時においては、スキャンパスにおいてシフト動作が行なわれる。フィードバック経路により、元のフリップフロップにプログラム情報が再書込され、その記憶情報が消失されるのが防止される。
【０１２２】
この図１５に示すように、スキャンパスを、複数のスキャンチェーンＳＣＨ１−ＳＣＨ１０に分割することにより、スキャンチェーンの伝搬経路が短くなり、各スキャンチェーンのフリップフロップの段数が低減され、スキャンパスの不良発生を低減することができ、スキャンパスの歩留り低下を防止することができる。この場合、スキャンチェーンとして予備のスキャンチェーンを設け、不良スキャンチェーンを、スペアスキャンチェーンで置換することにより、スキャンパス自体の不良救済も行なうことができる。
【０１２３】
また、スキャンチェーンＳＣＨ１−ＳＣＨ１０は、それぞれ、プログラム情報に応じてグループ化する。たとえば、スキャンチェーンＳＣＨ１には、このチップを識別する情報、ロット番号、ウェハ番号、ウェハ内の座標、およびチップ識別番号が格納される。
【０１２４】
スキャンチェーンＳＣＨ２には、テストモードを指定するビットと、テストモード時のテスト状態を制御する制御ビットがテストモード設定情報として格納される。テストモードビットをテストモード設定情報として、スキャンチェーンＳＣＨ２のヒューズプログラム回路ＦＰＫに格納することにより、１つのテストモード指定サイクルにおいて複数の異なるテストモードを設定することが可能となる。また、制御ビット情報により、たとえば基準電流量の調整などの抵抗値の調整などが行なわれる。
【０１２５】
スキャンチェーンＳＣＨ３−ＳＣＨ１０には、それぞれこの半導体装置がメモリの場合、各不良セルの位置を示す冗長置換用の冗長カラムおよび冗長ロウを示すアドレスを格納する。たとえば、１つのスキャンチェーンにおいて、１４０ビットの記憶プログラム回路ＦＰＫが設けられる場合、５１２Ｋビットのメモリマクロに対し行および列アドレスとして３５ビットを割当てると、スキャン遅延ＳＣＨ３−ＳＣＨ１０各々において、２Ｍビットのメモリブロックに対する不良アドレスを格納することができる。したがって、８個のスキャンチェーンＳＣＨ３−ＳＣＨ１０により、１６Ｍビットの記憶容量のメモリに対する不良アドレスをプログラムすることができる。従って、メモリブロック単位で、冗長置換を行なって不良救済を行なうことができる。
【０１２６】
なお、上述のスキャンチェーンＳＣＨ１−ＳＣＨ１０に格納されるプログラム情報の種類は、単なる一例であり、ヒューズプログラム回路ＦＰＫが用いられる半導体装置の構成に応じて、その格納されるプログラム情報は適宜定められればよい。
【０１２７】
また、スキャンチェーンＳＣＨ１−ＳＣＨ１０は、各々、図５に示すヒューズプログラム回路のスキャンパスと同様の構成を有し、スキャンチェーンＳＣＨ１−ＳＣＨ１０の各ヒューズプログラム回路ＦＰＫのプログラム情報（ヒューズ素子の切断／非切断により生成される情報）は、図５に示すように、マルチプレクサＳＸ２を介して出力され、従って、並列に出力されて冗長デコーダなどの対象回路へ与えられる。スキャンチェーンＳＣ２のプログラム情報は、テスト制御回路へ与えられ、テストモード時に、テスト動作を設定するために利用される。
【０１２８】
［切断判定回路の構成］
図１６は、この発明の実施の形態１に従うヒューズプログラム回路に含まれる切断判定回路ＣＪＣの構成の一例を示す図である。図１６において、切断判定回路ＣＪＣは、ノードＮＤ１とノードＮＤ２の間に接続されかつそのゲートにヒューズ素子リセット信号ＦＳＲＳＴを受けるＰチャネルＭＯＳトランジスタＰＱ１と、ノードＮＤ２と接地ノードの間に接続されかつそのゲートにヒューズ素子リセット信号ＦＳＲＳＴを受けるＮチャネルＭＯＳトランジスタＮＱ１と、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤを受けるインバータＩＶ１０と、インバータＩＶ１０の出力信号がＬレベルのときに活性化されて、ノードＮＤ２上の信号を反転するトライステートインバータＴＶ１と、インバータＩＶ１０の出力信号を受けるインバータＩＶ１１と、トライステートインバータＴＶ１の出力信号を受けるインバータＩＶ１２と、インバータＩＶ１０の出力信号がＨレベルのときに活性化されて、インバータＩＶ１２の出力信号をインバータＩＶ１０の入力に伝達するトライステートインバータＴＶ２と、インバータＩＶ１２の出力信号を判定して判定結果信号Ｊｏｕｔを生成するインバータＩＶ１３と、インバータＩＶ１１の出力信号がＬレベルのときに導通し、電源ノードをノードＮＤ１に結合するＰチャネルＭＯＳトランジスタＰＱ２と、ノードＮＤ２と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ２およびＮＱ３を含む。
【０１２９】
ＭＯＳトランジスタＮＱ２は、そのゲートにトライステートインバータＴＶ１の出力信号を受け、ＭＯＳトランジスタＮＱ３が、そのゲートにインバータＩＶ１１の出力信号を受ける。
【０１３０】
ノードＮＤ１には、ヒューズ素子ＦＳが接続される。また、図示しないが、溶断電流供給トランジスタもノードＮＤ１に接続される。
【０１３１】
図１７は、図１６に示す切断判定回路ＣＪＣの動作を示す信号波形図である。以下、図１７を参照して、図１６に示す切断判定回路ＣＪＣの動作について説明する。
【０１３２】
ヒューズ素子リセット信号ＦＳＲＳＴおよびヒューズ素子リセットディレー信号ＦＳＲＳＴＤがともにＬレベルのとき、ノードＮＤ２が、ノードＮＤ１にＭＯＳトランジスタＰＱ１を介して電気的に結合される。一方、インバータＩＶ１０の出力信号がＨレベルであり、また、インバータＩＶ１１の出力信号がＬレベルである。応じて、ＭＯＳトランジスタＰＱ２が導通状態にあり、ノードＮＤ１が電源ノードに電気的に結合される。一方、ＭＯＳトランジスタＮＱ３は、非導通状態であり、ノードＮＤ２が接地ノードから分離されており、したがって、ノードＮＤ２も、ＭＯＳトランジスタＰＱ１を介して電源電圧ＶＤＤレベルに充電される。トライステートインバータＴＶ１は、出力ハイインピーダンス状態であり、判定結果出力信号Ｊｏｕｔの状態は変化しない。
【０１３３】
ヒューズ素子リセット信号ＦＳＲＳＴがＨレベルに設定されると、ＭＯＳトランジスタＰＱ１が非導通状態となり、ＭＯＳトランジスタＮＱ１が導通状態となり、ノードＮＤ２が、接地電圧レベルに駆動される。この状態において、ＭＯＳトランジスタＰＱ１は、非導通状態であり、ノードＮＤ１およびＮＤ２は電気的に分離される。ヒューズ素子リセットディレー信号ＦＳＲＳＴＤがＨレベルに立上がり、インバータＩＶ１０およびＩＶ１１の出力信号がそれぞれ、ＬレベルおよびＨレベルに駆動され、応じて、ＭＯＳトランジスタＰＱ２が非導通状態となる。また、ＭＯＳトランジスタＮＱ３が導通状態となる。トライステートインバータＴＶ１が活性化され、ノードＮＤ２上の接地電圧レベルに従って、その出力信号がＨレベルとなり、ＭＯＳトランジスタＮＱ２が導通状態となる。これにより、トライステートインバータＴＶ１およびＭＯＳトランジスタＮＱ２，ＮＱ３より、ラッチ回路が構成され、ノードＮＤ２が接地電圧レベルに維持される。
【０１３４】
これにより、内部ノードＮＤ２の初期設定が行なわれ、また、判定回路の出力信号ＪｏｕｔがＨレベルとなる。
【０１３５】
次いで、ヒューズ素子リセット信号ＦＳＲＳＴがＬレベルに駆動される。このとき、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤはＨレベルである。この状態において、ＭＯＳトランジスタＮＱ１が非導通状態、ＭＯＳトランジスタＰＱ１が導通状態となり、ノードＮＤ１およびＮＤ２が電気的に結合される。ヒューズ素子ＦＳが、非切断状態のときには、その電流駆動力は、ＭＯＳトランジスタＮＱ２およびＮＱ３の電流駆動力よりも大きく、ノードＮＤ２が、電源電圧ＶＤＤレベルに駆動される。一方、ヒューズ素子ＦＳが切断状態の場合には、ノードＮＤ１が、ＭＯＳトランジスタＰＱ１、ＮＱ２およびＮＱ３を介して放電され、その電圧レベルは接地電圧レベルに維持される。
【０１３６】
次に、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤがＬレベルとなると、トライステートインバータＴＶ１が出力ハイインピーダンス状態となり、また、ＭＯＳトランジスタＮＱ３が非導通状態となる。応じて、ノードＮＤ１およびＮＤ２が、再び、ＭＯＳトランジスタＰ２およびＰＱ１により、電源電圧ＶＤＤレベルにプリチャージされる。このときには、トライステートインバータＴＶ１が、出力ハイインピーダンス状態であり、出力信号Ｊｏｕｔは、ヒューズ素子ＦＳが切断状態のときにはＨレベル、ヒューズ素子ＦＳが非切断状態の時にはＬレベルに維持される。
【０１３７】
これにより、初期設定後、ヒューズプログラム回路におけるヒューズ素子ＦＳのプログラム状態に応じて、切断判定回路ＣＪＣからの出力信号Ｊｏｕｔを、プログラム情報（ヒューズ素子の状態）に応じた論理レベルに設定することができる。
【０１３８】
テストモード時においては、リセット信号ＦＳＲＳＴおよびＦＳＲＳＴＤに従って内部ノードの初期設定を行なった後、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤをＨレベルに維持し、リセット信号ＦＳＲＳＴのみをＬレベルに駆動する。この状態においては、ノードＮＤ１およびノードＮＤ２は、ヒューズ素子ＦＳの切断／非切断状態に応じて、それぞれＬレベルまたはＨレベルに維持される。同様、出力信号Ｊｏｕｔも、このトライステートインバータＴＶ１が活性状態にあるため、ヒューズ素子ＦＳの切断／非切断状態に応じた論理レベルに設定される。
【０１３９】
このテスト時において、ヒューズ素子ＦＳが、非切断状態の場合には、ノードＮＤ１は、ヒューズ素子ＦＳにより電源電圧ＶＤＤレベルに維持される。この場合、ノードＮＤ２も、同様、電源電圧ＶＤＤレベルに維持されるものの、ＭＯＳトランジスタＮＱ３が、ディレー信号ＦＳＲＳＴＤに従って、非導通状態であり、このヒューズ素子ＦＳを介して電源ノードから接地ノードへ至る電流経路は遮断される。したがって、非切断状態のヒューズ素子ＦＳには、バイアス電圧ＶＤＤによるストレスの印加は行なわれない。
【０１４０】
一方、ヒューズ素子ＦＳが切断状態の場合には、ノードＮＤ１は接地電圧レベルとなる。したがって、このヒューズ素子ＦＳが切断状態の場合、ヒューズ素子ＦＳの両端にバイアス電圧が印加され、このヒューズ素子の切断後の破片または高抵抗状態のヒューズ配線に対しバイアス電圧ＶＤＤが印加され、この印加電圧に従ってエレクトロマイグレーション現象により銅（Ｃｕ）原子が移動する。この結果、高抵抗状態のヒューズ素子が低抵抗状態に移行する。
【０１４１】
図１８は、この切断状態のヒューズ素子の状態を模式的に示す図である。電源ノード５ａとノードＮＤ１の間に、電圧ＶＤＤのストレスが印加される。このヒューズ素子ＦＳが、銅配線の場合、切断破片または高抵抗状態の配線中の銅原子が、その電圧印加に従って、絶縁膜中を移動する。絶縁膜中を移動する銅原子により、絶縁膜の絶縁破壊が生じ、配線間短絡などにより、ヒューズプログラム回路が不良となる。また、高抵抗状態にあり、切断状態と判定されるヒューズ素子の抵抗値が低下し、プログラム状態の反転が生じる可能性がある。
【０１４２】
したがって、この電圧ストレスを印加することにより、ヒューズ素子ＦＳとして、銅配線を用いた場合の寿命を測定することができる。また、非切断状態のヒューズ素子には電圧ストレスは印加されず、また電流が流れる経路は存在しない。したがって、電圧ストレス印加時において、このヒューズ素子ＦＳの切断／非切断状態にかかわらず、電流が流れる経路を遮断して、切断状態のヒューズ素子の寿命を測定することができる。
【０１４３】
ヒューズリセットディレー信号ＦＳＲＳＴＤは、ヒューズ素子リセット信号ＦＳＲＳＴと同じタイミングでＨレベルに立上がってもよく、また遅れてＨレベルに立上がってもよい。ヒューズリセットディレー信号ＦＳＲＳＴＤは、ヒューズリセット信号ＦＳＲＳＴの立下がりよりも遅れてＬレベルに立下がり、ノードＮＤ１およびＮＤ２が、ヒューズ素子ＦＳの切断／非切断状態に応じてその電圧レベルが設定される期間が確保されればよい。
【０１４４】
［２入力マルチプレクサの構成］
図１９（Ａ）は、２入力１出力のマルチプレクサのブロックレベルの構成を示す図である。図１９（Ａ）に示す２入力マルチプレクサＴＭＸは、図５に示すマルチプレクサＳＸ１およびＳＸ２と、図１３および図１５に示すマルチプレクサＳＸ０に対応する。これらのマルチプレクサＳＸ０−ＳＸ２は、その入力信号および出力信号および選択信号が異なるため、図１９（Ａ）においては、入力信号ＩＮ１およびＩＮ２で示し、出力信号を、符号ＯＵＴで示す。また、選択制御信号は、符号ＳＥＬで示す。
【０１４５】
図１９（Ｂ）は、図１９（Ａ）に示す２入力マルチプレクサＴＭＸの構成の一例を示す図である。図１９（Ｂ）において、２入力マルチプレクサＴＭＸは、選択制御信号ＳＥＬを反転して反転選択制御信号ＳＥＬＢを生成するインバータ５５と、選択制御信号ＳＥＬがＨレベルのときに活性化され、入力信号ＩＮ１を反転するトライステートインバータ５６と、選択制御信号ＳＥＬがＬレベルのときに活性化され、入力信号ＩＮ２を反転するトライステートインバータ５７と、トライステートインバータ５６および５７の出力信号を反転して出力信号ＯＵＴを生成するインバータ５８を含む。
【０１４６】
これらのトライステートインバータ５６および５７は、それぞれ相補選択制御信号ＳＥＬおよびＳＥＬＢに従って、活性／非活性化され、非活性化時、出力ハイインピーダンス状態に設定される。したがって、この選択制御信号ＳＥＬにより、入力信号ＩＮ１およびＩＮ２の一方がインバータ５８に伝達され、インバータ５８により、選択された入力信号に対応する出力信号ＯＵＴが生成される。
【０１４７】
「ヒューズ素子のプログラムシーケンス」
図２０は、このヒューズ素子のプログラムシーケンスを示す図である。先ず、図２０を参照して、ヒューズ素子のプログラムシーケンスについて簡単に説明し、その後、各ステップの詳細内容について説明する。
【０１４８】
まず、ステップＴ１において切断情報が発生される。この切断情報は、メモリにおける冗長セル救済情報（冗長ロウ／冗長コラムアドレス）、テストモード設定情報、チップ識別情報、またはアナログ回路における抵抗値の変更情報などが生成される。
【０１４９】
まず、この切断情報をプログラムスキャンフリップフロップに格納する前に、溶断電流供給トランジスタ（Ｔｒ）の電流を測定する（ステップＴ２）。この溶断電流供給トランジスタの電流測定時には、先の図１３に示す溶断不可能なヒューズ素子ＦＳＴＰを用いて、電流測定が行なわれる。
【０１５０】
このステップＴ２における溶断電流供給トランジスタの電流測定シーケンスは、設計段階または製造工程立上げ時などの初期時で製造プロセスが不安定なときに実行され、量産時においては、最適溶断電流が確定されており、このステップＴ２は、スキップされ、実行されない。
【０１５１】
次いで、ステップＴ１において発生された切断情報に従って、ヒューズ素子ＦＳの切断情報がプログラムされる（ステップＴ３）。この切断情報プログラム時においては、先の図４に示すプログラムスキャンフリップフロップＰＳＲを介して、順次シフト動作により、発生された切断情報に基づいて生成されたプログラム情報列が転送され、各ヒューズプログラム回路のプログラムスキャンフリップフロップＰＳＲに、転送された対応のヒューズ切断情報が格納される（ステップＴ３）。
【０１５２】
次いで、このプログラムスキャンフリップフロップＰＳＲ（図５参照）に格納された切断情報を、再度、シフト動作により読出し、正確にプログラムスキャンフリップフロップに格納されているかの判定が行なわれる（ステップＴ４）。この読出した切断情報が、書込んだ切断情報と一致しているかどうかに従って、このスキャンパスの不良の有無が判定される。不良発生時（ＦＡＩＬ）のときには、不良カテゴリＣ３１がセットされ、切断情報プログラムにおいて不良が発生したことが示される（ステップＴ５）。一方、ヒューズ素子ＦＳの切断情報プログラムが、正確に実行されたと判定されると（ＰＡＳＳ判定時）、次いで、実際に、ヒューズ素子ＦＳを切断するシーケンスが実行される（Ｔ６）。
【０１５３】
このヒューズ素子ＦＳの切断時においては、図５に示すＦＳ選択スキャンフリップフロップを介して順次ヒューズ素子選択データを転送し、順次１つのヒューズ素子を選択して１つずつ、格納された切断情報に従って選択的に溶断電流を流してヒューズ素子の切断を行なう（ヒューズプログラミングを行なう）。
【０１５４】
このステップＴ６が完了すると、次いで、ヒューズ素子ＦＳが、プログラム情報に従って正確に切断されているかの確認が行なわれる（ステップＴ７）。このＦＳ切断確認シーケンスを実行するステップＴ７においては、各切断判定回路（ＣＪＣ）の出力信号をマルチプレクサを介してプログラムスキャンフリップフロップに転送して、プログラムスキャンフリップフロップ列を介して外部へ順次転送する。
【０１５５】
この転送情報に従って、ヒューズ素子の状態が識別される。すなわち、この読出した切断判定回路の出力信号が、切断プログラム情報に対応しているかの判定が行なわれる（ステップＴ８）。この判定時、不良カテゴリとして３電圧Ｃ３２、Ｃ３３およびＣ３４での判定が行なわれる（ステップＴ９）。この不良カテゴリを３電圧Ｃ３２、Ｃ３３およびＣ３４で識別するのは、ヒューズ素子の切断時の電源電圧ＶＤＤが、低電圧の状態、典型的な電源電圧レベル、および高電圧レベルで不良が確認されたかの判定が行なわれるためである。ヒューズ素子のプロセス変動の影響を解析して、不良発生時の溶断電流の調整などの処置が行なわれる。
【０１５６】
このステップＴ８において、ヒューズ素子ＦＳがプログラムに従って正確に切断されていると判定されると（ＰＳＳ）、次いで、量産時においては、ポストテストが行なわれる（Ｔ１４）。このポストテストは、ヒューズ素子のプログラム完了後の、各内部回路が、このヒューズ素子プログラムに従って、正確に内部回路が動作するかの判定を行なうテストおよびバーンイン等が実行される。
【０１５７】
一方、設計段階時またはプロセス立上げ時においては、ステップＴ８に続いて、バイアスストレス印加シーケンスが実行される（ステップＴ１０）。このバイアスストレス印加シーケンスにおいては、図５に示す切断判定回路ＣＪＣおよび図１６に示す切断判定回路ＣＪＣを用いて、各ヒューズ素子を、この切断状態のヒューズ素子にバイアスを印加してストレスを印加する。
【０１５８】
次いで、このバイアスストレス印加後、ヒューズ素子ＦＳが正確に切断されているかの確認が実行される（ステップＴ１１）。このヒューズ素子ＦＳの切断／非切断は、切断ヒューズ素子ＦＳが、その銅原子の移動により、再度短絡状態になったかの判定が行なわれる。この判定時においては、ストレス印加時の電源電圧ＶＤＤのレベルを高中低の３レベルに設定し、各電圧レベルについて判定が行なわれる（ステップＴ１２）。判定ステップＴ１２において不良が発生した場合（ＦＡＩＬ）の場合、そのストレス印加時の電源電圧ＶＤＤのレベルに従って、不良カテゴリが３電圧Ｃ３６、Ｃ３７およびＣ３８に分類される（ステップＴ１３）。一方、判定ステップＴ１２において、ヒューズ素子ＦＳが確実に切断されていると判定されると（ＰＳＳ時）、ステップＴ１４のポストテストが実行される。
【０１５９】
各ステップＴ５、Ｔ９およびＴ１３において、不良カテゴリＣ３１−Ｃ３８で分類することにより、いずれのステップまたはシーケンスで、不良が発生したかおよびその不良内容を識別することができ、テスト不良解析を容易に行なうことができる。
【０１６０】
次に、各シーケンスについて、実際の動作波形を参照して説明する。
図２１は、図２０に示す溶断電流供給トランジスタ（ＣＴｒ）の電流測定シーケンス（ステップＴ２）におけるヒューズプログラム回路の内部動作を示すタイミング図である。この各制御信号は、図５に示すヒューズプログラム回路列に対する制御信号を示す。電流測定用のヒューズプログラム回路は、ヒューズプログラム回路ＦＰＫｍに設けられる（図１３参照）。速度（ＲＡＴＥ）は、１．０ｐ（ｎｓ）である。この速度は、１つのヒューズプログラム回路に対して電流測定が行なわれるクロックサイクル期間を示す。
【０１６１】
まず、リセット信号ＲＳＴがＨレベルに設定される。このとき、ヒューズゲート電源電圧ＦＧＶＤＤは、Ｌレベルである。このリセット信号ＲＳＴにより、図５に示すように、プログラムスキャンフリップフロップＰＳＲおよびＦＳ選択スキャンフリップフロップＦＳＳＲが、すべてＬデータ記憶状態に設定される。
【０１６２】
次いで、リセット信号ＲＳＴがＬレベルに設定されたのち、ヒューズゲート電源電圧ＦＧＶＤＤをＨレベルに設定する。ヒューズゲート電源電圧ＦＧＶＤＤを、約１０．０ｐ（ｎｓ）すなわち１０サイクル期間Ｈレベルに維持して、ヒューズゲート電源電圧ＦＧＶＤＤの電圧レベルが安定化させ、各ヒューズプログラム回路において、ヒューズゲート電源電圧ＦＧＶＤＤを安定化させる。
【０１６３】
このとき、スキャン選択信号ＳＣＳＥＬは、Ｈレベルに設定され、図５に示すマルチプレクサＳＸ１は、対応のプログラムデータＳＣＩＮを選択する状態に設定される。同様、図１３に示すマルチプレクサＳＸ０に対する選択制御信号ＰＲＷＥＲが、Ｈレベルに設定され、マルチプレクサＳＸ０は、外部からのスキャン入力信号ＳＣＩＮ０を選択する状態に設定される。
【０１６４】
次いで、ｍサイクル期間スキャンアウトストローブ信号ＳＣｏｕｔｓｔおよびヒューズカット出力ストローブ信号ＣＳｏｕｔｓｔをワンショットパルスの形態で生成する。これにより、図１５に示すバッファ４０において、最終段のヒューズプログラム回路ＦＰＫｎからのスキャンアウト信号ＳＣ（ｎ）およびＣＴＳ（ｎ）を順次取込み、次いで出力する状態が実現される。
【０１６５】
ストローブ信号ＳＣｏｕｔｓｔおよびＣＳｏｕｔｓｔが発生された次のサイクルにおいて、プログラムスキャンクロック信号ＰＳＣＬＫを、活性化させる。この最初のサイクルにおいて、ヒューズ選択信号ＣＴＣＩＮを、Ｈレベルに設定する。このシフト用のクロック信号ＰＳＣＬＫは、１サイクル内において、０．２ｐ期間非活性状態に維持され、半サイクル（０．５ｐ）期間Ｈレベルに設定され、次いで、０．３ｐサイクルの非活性状態に維持される。このシフトクロック信号ＰＳＣＬＫの活性化期間は、ストローブ信号ＳＣｏｕｔｓｔとＣＳｏｕｔｓｔとの対応関係で適切な値に定められればよい。ストローブ信号ＳＣｏｕｔｓｃおよびＣＳｏｕｔｓｃの、サイクル内の活性化タイミングおよび活性化期間は、限定的なものではなく、調整可能であり、転送信号の確定タイミングに応じて適切に定められる。
【０１６６】
また、先頭のプログラムスキャン入力信号ＳＣＩＮが、データＤＡＴＡ（ｍ）に設定される。このデータＤＡＴＡ（ｍ）は、ヒューズ切断が不可能なヒューズプログラム回路ＦＰＫｍに設定されるデータであり、このとき、ＣＴＳＣＩＮがＨレベルに設定され、ＦＳ選択スキャンフリップフロップＳＳＲを介してこのＨレベルのデータが順次転送される。  
【０１６７】
このシフトクロック信号ＰＳＣＬＫをｍサイクル期間順次活性化すると、ヒューズプログラム回路ＦＰＫｍにおいてＦＳ選択スキャンフリップフロップＦＳＳＲにＨレベル信号が格納される。また、データＤＡＴＡ（ｍ）は、ヒューズの切断を示すＨレベルに設定される。残りのヒューズプログラム回路に対するデータＤＡＴＡ（ｍ−１）−ＤＡＴＡ０１は、全てヒューズ非切断を示すＬレベルデータである。これらのデータＤＡＴＡ（ｍ−１）−ＤＡＴＡ０１は、図１２に示すヒューズプログラム回路ＦＰＫ（ｍ−１）−ＦＰＫ１に設定される。下流のヒューズプログラム回路ＦＰＫ（ｍ＋１）−ＦＰＫｎは、それぞれ前段のヒューズプログラム回路からのリセット情報（Ｌデータ）が転送されて格納される。従って、これらの下流のヒューズプログラム回路においては、データをさらに転送して格納することは要求されない。
【０１６８】
このｍ個のデータの転送サイクルが完了すると、次いで、電流測定が実行される。電流測定時においては、電源電圧ＶＤＤおよびヒューズゲート電源電圧ＦＧＶＤＤの電圧レベルが設定され、そのときの内部電流が測定される。この場合、電流測定動作時において、ヒューズプログラム回路ＦＰＫｍ以外の回路は、全てスタンバイ状態にある。ヒューズプログラム回路ＦＰＫｍにおいてのみ溶断電流を消費して、その電流を測定する。
【０１６９】
この電流測定時においては、ヒューズカットクロック信号ＦＣＣＬＫがＨレベルに設定される。これにより、先の図５に示すように、ＡＮＤ回路ＡＧ１の出力信号がＨレベルとなり、対応の溶断電流供給トランジスタが導通状態となり、対応のヒューズ素子ＦＳＴＰを介して電流が流れ、この電流が測定される。
【０１７０】
この電流測定シーケンスにおいては、１つのヒューズプログラム回路ＦＰＫｍの切断不可能なヒューズ素子が用いられて電流測定が行なわれている。切断不可能なヒューズ素子が複数個設けられている場合には、１本の切断不可能なヒューズ素子に電流が流れるように、データＤＡＴＡおよび切断ヒューズ選択入力ＣＴＣＩＮの印加シーケンスを調整する。
【０１７１】
以上のシーケンスを実行することにより、ヒューズ素子の切断条件の最適化を容易に実現することができる。
【０１７２】
図２２は、図２０に示すヒューズ素子切断シーケンスにおけるＦＳ切断情報プログラムステップＴ３における内部動作を示すタイミング図である。以下、図２２を参照して、ＦＳ切断情報プログラム時の内部動作について説明する。なお、クロックサイクル（ＲＡＴＥ）は、１．０ｐ（ｎｓ）である。
【０１７３】
まず、リセット信号ＲＳＴがＨレベルに設定され、図５に示すＦＳ選択スキャンフリップフロップＦＳＳＲおよびプログラムスキャンフリップフロップＰＳＲの記憶データが、初期化される（Ｌレベルデータが格納される）。
【０１７４】
初段のマルチプレクサＳＸ０に対する選択制御信号ＰＲＷＥＲはＨレベルである。従って、図１３に示す初段のマルチプレクサＳＸ０が、外部からのプログラム情報（スキャン入力情報）ＳＣＩＮ０を選択する状態に設定される。一方、入力選択制御信号ＳＣＳＥＬはＨレベルであり、図５に示す各ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎにおける入力部のマルチプレクサＳＸ１が、前段の入力部から与えられるスキャン入力信号ＳＣＩＮを選択する状態に設定される。
【０１７５】
実際のプログラムデータのスキャン動作の前のサイクルにおいて、ストローブ信号ＳＣｏｕｔｓｔおよびＣＳｏｕｔｓｔがワンショットパルスの形態で、活性化される。これれらのストローブ信号もｎサイクル期間にわたって各サイクルにおいて活性化され、データのバッファからの転送が行なわれる。
【０１７６】
次のサイクルから、スキャン入力データＤＡＴＡ（ｎ）−ＤＡＴＡ０１が順次入力される。このスキャン入力データ印加時、最初のサイクルにおいて、ヒューズ素子選択データＣＴＳＣＩＮがＨレベルに設定される。以降、ヒューズ素子選択クロック信号ＳＥＳＣＬＫおよびプログラムスキャンクロック信号ＰＳＣＬＫが順次ｎサイクル期間活性化される。このスキャンクロック信号の活性化期間として、０．２ｐの前期間および０．３ｐの後期間を非活性化期間として、間の０．５ｐサイクル期間Ｈレベルの活性化期間が設定される。このクロックパルス波形は、単なる一例であり、転送経路のフリップフロップの動作特性に応じて最適化される。
【０１７７】
このとき、ヒューズプログラム回路列においては、シリアルスキャン入力データおよびヒューズ選択データのシフト動作による転送が行なわれ、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎにおいてデータの格納が行なわれる。切断不可能なヒューズ素子が格納されるヒューズプログラム回路ＦＰＫｍに対するデータＤＡＴＡ（ｍ）のデータについては、非切断状態を示すＬレベルに設定される。
【０１７８】
ｎサイクルの転送サイクルが完了すると、次いで、入力選択制御信号ＰＲＷＥＲがＬレベルに設定される。応じて、図１３に示す初段マルチプレクサＳＸ０が、最終段のヒューズプログラム回路ＦＰＫｎの出力信号ＳＣ（ｎ）を選択する状態に設定され、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎがループを形成する。
【０１７９】
次いで、ストローブ信号ＳＣｏｕｔｓｔおよびＣＳｏｕｔｓｔをワンショットパルスの形態で生成して、バッファにおいてシリアル出力信号を生成する。外部へ出力されるスキャン出力データＳＣｏｕｔが、各サイクル毎に変化して、データＤＡＴＡ（ｎ）からＤＡＴＡ０１まで順次シフトアウトされる。ｎサイクル経過後、再び元のデータＤＡＴＡ（ｎ）が選択されて出力される。
【０１８０】
このとき、またＦＳ選択スキャンフリップフロップＦＳＳＲを介して転送されるヒューズ素子選択スキャン出力信号ＣＳｏｕｔは、スキャンイン時と同様に、データＤＡＴＡ（ｎ）に対応する期間Ｈレベルに設定され、残りの期間Ｌレベルに設定される。これにより読出データ系列の先頭を識別することができる。このスキャンアウト期間、スキャンイン入力ＳＣＩＮは、その状態は、不定状態であり、任意の状態に設定される。
【０１８１】
データＤＡＴＡ（ｎ）−ＤＡＴＡ０１を、スキャン出力信号ＳＣｏｕｔとして読出して、既に発生された書込用のプログラム情報と比較することにより、各プログラムスキャンフリップフロップＰＳＲに、正確に、発生された溶断情報に応じて情報が格納されているかの判定が、図２０に示すステップＴ４において実行される。
【０１８２】
図２３は、図２０に示すＦＳ切断シーケンス（ステップＴ６）の内部動作を示すタイミング図である。以下、図２３を参照して、このＦＳ切断シーケンスについて説明する。
【０１８３】
このＦＳ切断シーケンス（ステップＴ６）は、切断情報プログラムシーケンスに続いて判定動作によりパスＰＡＳＳと判定されたチップについて実行される。
【０１８４】
まず、このＦＳ切断シーケンスにおいて、ヒューズゲート電源電圧ＦＧＶＤＤがＨレベルに設定される。１０．０ｐサイクル経過後、ヒューズゲート電源電圧ＦＧＶＤＤが安定化されたと判定され、ヒューズリセット信号ＦＳＲＳＴおよびヒューズリセットディレー信号ＦＳＲＳＴＤがＨレベルへ駆動される。これにより、図１６に示す切断判定回路ＣＪＣにおいて、ノードＮＤ１がＨレベル、ノードＮＤ２がＬレベルに設定される。この状態で、切断判定回路ＣＪＣにおける電流が流れる経路が遮断される。
【０１８５】
次いで、ヒューズ選択スキャン入力ＣＴＳＣＩＮがＨレベルに設定され、そのサイクルにおいて、ヒューズ素子選択クロック信号ＳＣＳＣＬＫがＨレベルに駆動される。このヒューズ素子選択クロック信号ＳＣＳＣＬＫは、クロックサイクルにおけるパルス幅条件として、前期間０．２ｐサイクル、後期間０．３ｐサイクルの非活性化期間を有し、０．５ｐの期間Ｈレベルに維持される。このクロック波形は、単なる一例であり、転送経路の動作特性に応じて最適化される。
【０１８６】
このヒューズ素子選択クロック信号ＳＣＳＣＬＫに従って、図５に示すＦＳスキャン選択フリップフロップＦＳＳＲがシフト動作を行ない、外部から与えられたＨレベルのヒューズ選択信号ＣＴＳＣＩＮが取込まれる。初段のヒューズプログラム回路ＦＰＫ０１においてヒューズ素子ＦＳ０１が切断される状態に設定される。
【０１８７】
この状態で、次いで、ヒューズカットクロック信号ＦＣＣＬＫを、たとえば１ｑサイクル期間の前期間と２ｑの前期間との非活性化期間を有し、１ｑのＨレベル期間（活性化期間）を有するパルス信号の形態で印加する。このパルス波形においては、１サイクルは、４．０ｑであり、１／４サイクル期間のパルス幅を有するヒューズカットクロック信号ＦＣＣＬＫが印加される。このパルス信号を、５回から２０回印加する。このパルス回数は、駆動電流量、各溶断電流量に応じて最適化され、またそのパルス幅も最適化される。
【０１８８】
この所定回数所定のパルス幅およびパルス間隔を最適化して、ヒューズカットクロック信号ＦＣＣＬＫを印加することにより、図４に示すＡＮＤ回路ＡＧ１の出力信号がＨレベルとなる期間を最適化する。応じて、溶断電流駆動供給トランジスタＣＴｒが導通して、電源ノードから接地ノードへヒューズ素子ＦＳを介して溶断電流が流れる期間を最適化して、ヒューズ切断時の消費電力を最適化する。この溶断電流によるジュール熱により、ヒューズ素子ＦＳ０１が切断される。
【０１８９】
ヒューズ素子ＦＳ０１の切断が完了すると、次いで、再び、ヒューズ素子選択クロック信号ＳＥＳＣＬＫがＨレベルに駆動され、ＦＳ選択スキャンフリップフロップＦＳＳＲにおけるシフト動作により、スキャン入力ＣＴＳＣＩＮが、１段シフトされ、次のヒューズプログラム回路ＦＰＫ２のヒューズ素子ＦＳ０２の切断が、プログラムスキャンフリップフロップに格納されたプログラム情報に従って選択的に実行される。ヒューズカットクロック信号ＦＣＣＬＫが、所定回数、所定のパルス幅および所定のパルス間隔で印加される。この場合においても、切断不可能なヒューズが入っているヒューズプログラム回路ＦＰＫｍに対しては、ヒューズプログラム情報ＤＡＴＡ（ｍ）はＬレベルであり、切断不可能なヒューズ素子（ＦＳＴＰ）に対する溶断電流の供給は行なわれない。
【０１９０】
ヒューズカットクロック信号ＦＣＣＬＫを各サイクルごとに生成して、ヒューズ選択信号を転送する。各ヒューズプログラム回路において、対応のヒューズ選択信号を活性状態として、ヒューズ素子選択クロック信号ＳＳＣＬＫを所定期間Ｈレベルとして、ヒューズ素子のプログラム情報に応じた選択的な切断を実行する。
【０１９１】
所定回数（ｎ回）のシフト動作が行なわれると、最終段のヒューズプログラム回路ＦＰＫｎに対する切断が行なわれる。このとき、ヒューズプログラム回路に対応する、ヒューズＦＳ選択遅延フリップフロップから出力される信号ＣＴＳ（ｎ）がＨレベルとなり、応じて、バッファ（４０）からの出力されるヒューズカットスキャン出力信号ＣＳｏｕｔがＨレベルとなる。これにより、最終段のヒューズプログラム回路ＦＰＫｎのヒューズ素子のプログラム情報に応じた選択的な切断が行なわれることが示される。同様、ヒューズカットクロック信号ＦＣＣＬＫを所定回数印加することにより、選択的なヒューズ素子の切断が実行される。これにより、ヒューズ素子の切断シーケンスが完了する。
【０１９２】
図２４は、図２０に示すＦＳ切断確認シーケンス（ステップＴ７）の動作を示すタイミング図である。以下、図２４を参照して、このＦＳ切断確認シーケンスの内部動作について説明する。
【０１９３】
まず、リセット信号ＲＳＴがＨレベルに設定され、また、ヒューズ素子リセット信号ＦＳＲＳＴおよびヒューズ素子リセットディレー信号ＦＳＲＳＴＤがＨレベルに設定される。これにより、図４に示すＦＳ選択スキャンフリップフロップＦＳＳＲおよびプログラムスキャンフリップフロップＰＳＲの記憶データがＬデータに初期設定される。また、切断判定回路ＣＪＣの内部状態が初期設定される。
【０１９４】
この後、リセット信号ＲＳＴおよびＦＳＲＳＴをＬレベルに立下げた後に、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤをＬレベルに立下げる。この結果、各ヒューズプログラム回路において、切断判定回路（ＣＪＣ）の出力信号が、ヒューズ素子ＦＳの切断／非切断の状態に応じた論理レベルに設定される。
【０１９５】
次いで、マルチプレクサ入力制御信号ＰＲＷＥＲをＨレベルからＬレベルに設定し、また、スキャンパス選択信号ＳＣＳＥＬをＬレベルに立下げる。これにより、図１２に示す初段のマルチプレクサＳＸ０が、最終段のプログラムスキャンフリップフロップの出力信号を選択する状態に設定され、また、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎ各々において、入力段のマルチプレクサＳＸ１が、対応の切断判定回路ＣＪＣの出力信号を選択する状態に設定される。
【０１９６】
この状態で、プログラムシフトクロック信号ＰＳＣＬＫを印加すると、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎ各々において、判定回路の出力信号が、対応のプログラムスキャンフリップフロップＰＳＲに格納される。なお、プログラムシフトクロック信号ＰＳＣＬＫの信号波形および転送時のレート（ＲＡＴＥ）は、先の図２２に示す切断情報のプログラムシーケンスの場合と同様である。
【０１９７】
次いで、再びマルチプレクサ入力選択制御信号ＳＣＳＥＬをＨレベルに立上げ、各ヒューズプログラム回路において、図５に示すマルチプレクサＳＸ１を、前段から与えられるスキャン入力信号ＳＣＩＮ、ＳＣ（１）−ＳＣ（ｎ）を選択する状態に設定する。ヒューズプログラム回路ＦＰＫ１前段のマルチプレクサＳＸ０に対する選択制御信号ＰＲＷＥＲはＬレベルに維持され、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎのフリップフロップ列のループ形状は維持される。
【０１９８】
この状態で、次いで、スキャンアウトストローブ信号ＳＣｏｕｔｓｔを所定のパルス幅で、ｎサイクル期間に渡って印加し、また、プログラムスキャンクロック信号ＰＳＣＬＫをｎサイクル期間に渡って印加する。プログラムスキャンフリップフロップＰＳＲのシフト動作により、各プログラムスキャンフリップフロップＰＳＲに格納された切断判定回路ＣＪＣの出力信号が、順次外部へシリアルに読出される。これらの外部へ読出されたスキャンアウト信号ＳＣｏｕｔのデータＤＡＴＡ（ｎ）−ＤＡＴＡ０１が、期待値、すなわち切断情報のプログラム値と比較され、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎ各々において、ヒューズ素子ＦＳが、プログラム情報に応じて切断／非切断状態に設定されているかの判定が、図２０に示す判定ステップＴ８において行なわれる。
【０１９９】
図２５は、図２０に示すバイアス印加シーケンス（ステップＴ１０）の内部動作を示すタイミング図である。以下、図２５を参照して、このバイアス印加シーケンスの内部動作について説明する。
【０２００】
この図２５に示す動作タイミング図は、先の図１７に示すタイミング図と実質的に同じである。このシーケンスにおいても、クロック信号のレートＲＡＴＥが、１．０ｐ（ｎｓ）である。
【０２０１】
まず、リセット信号ＲＳＴ、ＦＳＲＳＴおよびヒューズ素子リセットディレー信号ＦＳＲＳＴＤをＨレベルに立上げ、図４に示すＦＳ選択スキャンフリップフロップＦＳＳＲおよびプログラムスキャンフリップフロップＰＳＲを初期化するとともに、切断判定回路ＣＪＣの内部ノード（ＮＤ１、ＮＤ２）の電圧レベルを初期設定する。
【０２０２】
次いで、リセット信号ＲＳＴおよびＦＳＲＳＴをＬレベルに立下げた後、遅れて、リセットディレー信号ＦＳＲＳＴＤをＬレベルに立下げる。これにより、切断判定回路ＣＪＣ（図１６参照）において、内部ノード（ＮＤ２）の電圧レベルが、対応のヒューズ素子ＦＳの切断／非切断状態に応じた電圧レベルに設定される。
【０２０３】
次いで、入力選択制御信号ＰＲＷＥＲをＨレベルからＬレベルに立下げ、図１３に示すマルチプレクサＳＸ０を、最終段のヒューズプログラム回路ＦＰＫｎの出力信号Ｓ（ｎ）を選択する状態に設定する。これにより、スキャンパスにおいて１つのループが形成され、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎが、外部から分離された状態となり、外部の回路は、すべてスタンバイ状態に維持される。
【０２０４】
この状態で、ヒューズ素子リセット信号ＦＳＲＳＴおよびヒューズ素子リセットディレー信号ＦＳＲＳＴＤに従って、切断判定回路ＣＪＣの内部ノード（ＮＤ１、ＮＤ２）の初期設定を行なった後、ヒューズ素子リセット信号ＦＳＲＳＴをＬレベルに立下げ、一方、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤをＨレベルに維持する。これにより、先に、図１６および図１７を参照して説明したように、切断状態のヒューズ素子に対して電圧ＶＤＤのストレスが印加され、一方、非切断ヒューズ素子に対しては、その両端が同一電圧レベルに維持され、また、切断判定回路ＣＪＣにおいて放電経路が遮断され、貫通電流が流れる経路が遮断される。
【０２０５】
この状態を所定期間維持することにより、切断状態のヒューズ素子に対してバイアス電圧ＶＤＤによるストレスが印加される。電圧ストレス印加後、図２０に示すＦＳ切断シーケンス（ステップＴ１１）および判定ステップＴ１２を行なって、ヒューズ素子の寿命（切断ヒューズ素子の破片の銅（Ｃｕ）原子の拡散によるヒューズ素子の短絡または配線間の短絡）が測定される。ステップＴ１１のＦＳ切断確認シーケンスの動作は、図２４に示すステップＴ７のＦＳ切断シーケンスにおいて実行される動作と同じである。また、判定ステップＴ１２は、外部へ読出されたヒューズ素子の状態指示情報をみることにより、ヒューズ素子の切断／非切断の状態が判定される。
【０２０６】
これらの図２０から図２５に示すシーケンスを利用することにより、スキャンフリップフロップのパスを介して、ヒューズプログラムの情報の設定およびヒューズの切断および切断結果の判定を行なうことができる。また、スキャンフリップフロップ列を利用して、ヒューズの状態の確認およびプログラム情報のプログラムの確認を行なうことができる。また、ＦＳ選択フリップフロップを利用して、ＦＳ選択情報を順次シフト動作により転送することにより、ヒューズ素子を１本ずつ切断することができ、大きな溶断電流が一度に流れるのを回避することができ、消費電流を低減することができる。
【０２０７】
［ヒューズ素子の構成］
図２６は、ヒューズプログラム回路におけるヒューズ素子の構成を概略的に示す図である。図２６においては、ヒューズ素子ＦＳ０１−ＦＳ０３の平面配置を概略的に示す。これらのヒューズ素子ＦＳ０１−ＦＳ０３は、それぞれ、銅（Ｃｕ）配線で形成されるヒューズＦＵを含む。このヒューズＦＵは、第３メタル配線層以上の上層のメタル配線を用いて実現される。ヒューズＦＵは、幅の広いベッド領域ＶＤＢを介して電源線６４に結合され、またノードベッド領域ＮＤ１Ｂを介してノードＮＤ１を実現する配線領域６２に電気的に接続される。
【０２０８】
このヒューズＦＵは、上層配線であり、下部に、ヒューズＦＵを切断するためのトランジスタを配置するトランジスタ配置領域ＴＲが設けられ、また溶断電流供給トランジスタＣＴｒが配置される。ノードＮＤ１を形成する配線領域６２は、この溶断電流供給トランジスタＣＴｒのドレインに結合され、ノードベッド領域ＮＤ１Ｂが、このメタル配線領域６２に電気的に接続される。ヒューズＦＵの両端に幅の広いベッド領域ＶＤＢおよびＮＤ１Ｂを配置することにより、電流の局所集中が生じるのを防止し、また、安定にヒューズＦＵに対して電気的接続を形成する。
【０２０９】
このヒューズＦＵを囲むように、Ｕの字型に、Ｃｕ拡散防護壁領域を形成する配線６０ａ、６０ｃおよび６０ｂが平面レイアウトにおいて連続的に形成される。この拡散防護壁配線６０ａ−６０ｃは、また、高さ方向においても連続的に形成される。このヒューズ素子の断面構造は後に詳細に説明するが、ヒューズＦＵ上部にも、ノードＮＤ１を形成する配線６２が形成される。
【０２１０】
一方、電源電圧ＶＤＤを供給する配線６４についても、拡散防護壁配線６０ａおよび６０ｂと交互に、拡散防護壁配線６５ａが、ヒューズの延在方向と平行に配設される。これらの拡散防護壁配線６５ａは、ヒューズ素子の一端において、ヒューズＦＵの延在方向と交差する方向に連続的に延在する拡散防護壁６５ｂを介して相互に結合され、また、電源配線６４に結合される。
【０２１１】
ノードＮＤ１を実現する配線を用いた拡散防護壁配線６０ａ−６０ｃおよび電源電圧を伝達する拡散防護壁配線６５ａおよび６５ｂとで構成される壁構造により、ヒューズＦＵの銅（Ｃｕ）の拡散を防止する。
【０２１２】
また、ヒューズＦＵと平面的に重なり合うように、トランジスタ形成領域ＴＲおよび溶断電流供給トランジスタＣＴｒを配置することにより、ヒューズプログラム回路のレイアウト面積を低減する。
【０２１３】
トランジスタ形成領域ＴＲには、後に説明するように、溶断電流供給トランジスタＣＴｒの導通を制御するＡＮＤ回路を実現するトランジスタが配置される。このＡＮＤ回路は、レベル変換回路、およびバッファ回路を含み、動作電源電圧としてヒューズゲート電源電圧ＦＧＶＤＤを受ける。ヒューズプログラム回路のフリップフロップは、ヒューズＦＵが配置される領域と別の領域において配置される。
【０２１４】
この溶断電流供給トランジスタＣＴｒの構成については、先に、図１０において説明したように、単位トランジスタが複数個並列に配置され、この単位トランジスタのソース電極配線およびドレイン電極配線が交互に配置され、各ドレイン電極配線が、共通に、メタル配線領域６２およびベッド配線ＮＤ１Ｂに結合される。また、ドレイン電極配線およびソース電極配線の間にゲート電極配線が配置され、これらのゲート電極配線は、図２６においては明確に示さないが、トランジスタ形成領域ＴＲに配置されるバッファの出力に結合される（図１０の取り出し配線２５参照）。
【０２１５】
図２７は、図２６に示すＬ２７−Ｌ２７に沿った断面構造を概略的に示す図である。図２７において、基板領域（ウェル領域）６５表面に、間をおいて不純物領域７０ａおよび７０ｂが交互に配置される。これらの不純物領域７０ａおよび７０ｂの間に、ゲート電極Ｇを構成するゲート電極配線７１が配設される。
【０２１６】
この第１金属配線層Ｍ１に、不純物領域７０ａおよび７０ｂにそれぞれコンタクトを介して電気的に結合される第１メタル配線７２ａおよび７２ｂが配設される。第１メタル配線７２ａがノードＮＤ１に電気的に接続される配線であり、一方、第１メタル配線７２ｂは、後に説明する仮想接地線ＶＧＮＤに接続される配線である。この仮想接地線は、接地ノードに直接接続されず、その電圧レベルが変更可能な接地線である。
【０２１７】
第２メタル配線層Ｍ２において、第２メタル配線７３ａおよび７３ｂが、第１メタル配線７２ａおよび７２ｂそれぞれに対応して配置され、かつ第１ヴィアを介して電気的に結合される。
【０２１８】
これらの第２メタル配線７３ａおよび７３ｂの最外周部に、第２メタル配線７３ｃが配設される。この第２メタル配線７３ｃは、電源線に電気的に結合され、電源電圧ＶＤＤを供給する。
【０２１９】
第３メタル配線層Ｍ３においては、第２メタル配線７３ａおよび７３ｃにそれぞれ第２ヴィアを介して電気的に結合される第３メタル配線７４ａおよび７４ｂが設けられる。これらの第３メタル配線７４ａおよび７４ｂは、それぞれ、第２メタル配線７３ａおよび７３ｂと整列して配置される。
【０２２０】
第４メタル配線層Ｍ４においては、第３メタル配線７４ａおよび７４ｂに対応してかつ第３ヴィアを介して電気的に結合される第４メタル配線７５ａおよび７５ｂが配置される。この第４メタル配線層Ｍ４において、ヒューズＦＵが、第４メタル配線を用いて実現される。ヒューズＦＵ近傍には、ヒューズ溶断時の切片が飛散して短絡が生じるのを防止するために、また、近接配線がヒューズからの熱を放散し、ヒューズの温度上昇が抑制されるため、配線は配置されない。
【０２２１】
第５メタル配線層Ｍ５においては、第４メタル配線７５ａおよび７５ｂにそれぞれ第４ヴィアを介して電気的に結合される第５メタル配線７６ａおよび７６ｂが設けられる。これらの第５メタル配線７６ａおよび７６ｂは、第４メタル配線７５ａおよび７５Ｂと整列して配置される。この第５メタル配線層Ｍ５においても、ヒューズＦＵ近傍には、配線は設けられない。
【０２２２】
第６メタル配線層Ｍ６において、ノードＮＤ１を構成する第６メタル配線７７ａが、ヒューズＦＵを覆うように配設される。この第６メタル配線７７ａは、第５ヴィアを介して第５メタル配線７６ａに電気的に結合される。この第６メタル配線７７ａは、図２６に示すノードＮＤ１を形成するメタル配線６２に電気的に結合される。
【０２２３】
この第６メタル配線層Ｍ６において、第５メタル配線７６ｂに対応してかつ整列して第６メタル配線７７ｂが設けられる。この第６メタル配線７６ｂは、第５メタル配線７５ｂに第５ヴィアを介して電気的に結合される。ノードＮＤ１を形成する第６メタル配線７７ａの外部に、電源電圧ＶＤＤを伝達するメタル配線構造が配設される。
【０２２４】
第７メタル配線層Ｍ７において、第６メタル配線７７ａを覆うように第７メタル配線が配設される。第６メタル配線７７ｂは、この第７メタル配線７８に第６ヴィアを介して電気的に結合される。図２５に示す電源電圧ＶＤＤを伝達する電源配線６４は、ヒューズＦＵのほぼ全体を覆うように配設される。この第７メタル配線Ｍ７は、セミグローバル配線と呼ばれ、下層のメタル配線Ｍ２−Ｍ６よりも膜厚が厚く、シート抵抗が低い配線である。設計ルールにおいては、この第７メタル配線Ｍ７（グローバルメタル配線）は、微細化されず配線幅の広い配線である。このグローバルメタル配線は、接地電圧ＧＮＤ、電源電圧ＶＤＤなどを伝達する電源配線と、クロック信号系の高速信号を伝達する配線として利用される。
【０２２５】
この図２７に示す断面構造において、メタル配線７３ｃ、７４ｂ、７５ｂ、７６ｂおよび７７ｂおよび７８で形成される構成が、拡散防護壁配線構造６５ａに対応し、メタル配線７２ａ、７３ａ、７４ａ、７５ａ、７６ａおよびメタル配線７７ａの端部が、拡散防護壁配線構造６０ａに対応する。
【０２２６】
図２７に示すように、ヒューズＦＵを覆うようにヴィアおよび配線を設ける。ヒューズＦＵの切断時、ヒューズＦＵのバリアメタルおよび拡散防止絶縁膜で構成されるバリア層が破壊される。ヒューズＦＵを取り囲むように配置される拡散防護配線構造により、このバリア層が破壊されていても、、銅（Ｃｕ）が平面方向に沿って拡散するのを防止する。
【０２２７】
なお、この第１メタル配線層Ｍ１から第７メタル配線層Ｍ７において、層間絶縁膜７９が設けられる。図２６においては、第１メタル配線層Ｍ１に配置される層間絶縁膜に対して参照符号を付すが、他の層においても、同様の層間絶縁膜が設けられる。この層間絶縁膜７９は、ＳｉＣＮなどの、銅原子の拡散を防止する機能を有する。
【０２２８】
図２８は、図２６に示すヒューズＦＵの長さ方向に沿った断面構造を概略的に示す図である。図２８において、ヒューズＦＵ下部においては、基板領域６５の表面に活性領域（不純物領域）７０ａが形成される。この活性領域７０ａは、溶断電流供給トランジスタＣＴｒのソースまたはドレイン領域である。
【０２２９】
この溶断電流供給トランジスタＣＴｒのドレイン電極を構成する第１および第２メタル配線が、それぞれ、第１および第２メタル配線７２ｃおよび７３ｄに、図示しない部分において接続される。この第２メタル配線７３ｄは、それぞれ、第３メタル配線７４ｃおよび７４ｄに電気的にヴィアを介して接続される。
【０２３０】
第３メタル配線７４ｃは、ヒューズＦＵに第２ヴィアを介して電気的に接続される。第３メタル配線７４ｄは、第４メタル配線７５ｄおよび第５メタル配線７６ｄを介して、ヒューズＦＵを覆うように配設される第６メタル配線７７ａ（６２）に電気的に接続される。
【０２３１】
ヒューズＦＵの他方端は、ベッド領域ＶＤＢにおいて、第５メタル配線７６ｃに第４ヴィアを介して電気的に接続される。この第５メタル配線７６ｃが、第５ヴィアを介して第６メタル配線７７ｃに接続され、第６メタル配線７７ｃが、第６ヴィアを介して第７メタル配線７８に電気的に結合される。第７メタル配線は、電源電圧ＶＤＤ等を伝達するセミグローバル配線であり、ヒューズＦＵの長さ方向においてほぼヒューズＦＵを覆うように配置される。
【０２３２】
この第７メタル配線７８は、また、ヴィアを介して、第６メタル配線７７ｂ、第５メタル配線７６ｂ、第４メタル配線７５ｂ、第３メタル配線７４ｂおよび第２メタル配線７３ｃに電気的に接続される。
【０２３３】
なお、層間絶縁膜として第１メタル配線層Ｍ１に配置される拡散防止機能を有する層間絶縁膜に対して参照符号７９を付しているが、他の層においても、同様に、銅の拡散防止機能を有する層間絶縁膜が設けられる。
【０２３４】
したがって、ヒューズＦＵの両端部においても、拡散防護壁配線構造６５ｂおよび６５ｃが形成され、その平面方向の銅（Ｃｕ）原子の拡散が防止される。
【０２３５】
ヒューズＦＵの下層に、トランジスタを配置する。ヒューズＦＵとしては、第４メタル配線層Ｍ４の配線を用いる。ヒューズＦＵの直上または直下に拡散防止用のシールド配線または通常の配線（第３メタル配線層Ｍ３の配線をヒューズＦＵに利用する場合、第２メタル配線層Ｍ２または第４メタル配線層Ｍ４の配線）が存在する場合、これらの配線が熱を逃がす効果を有し、ヒューズＦＵの温度が上昇しにくくなり、ヒューズＦＵの切断しにくくなる。したがって、第３メタル配線層Ｍ３のメタル配線を用いてヒューズを実現することも可能であるが、この上層の第４メタル配線を用いてヒューズＦＵを実現することにより、効率的に、ヒューズを発熱させて切断することができる。
【０２３６】
なお、ヒューズＦＵ下部に形成されるトランジスタは、その配線は、図２７に示すように、第２メタル配線以下の配線層の配線を用いて配線配置が行なわれる。第３メタル配線層Ｍ３においては、ヒューズＦＵ下部に配線は配置されない。ヒューズ溶断時の衝撃が下部の配線に悪影響が及ぶのを防止し、また、銅（Ｃｕ）原子が下層の配線に層間絶縁膜を解して拡散して、短絡などの不良が生じるのを防止する。
【０２３７】
なお、この電源電圧ＶＤＤを伝達する第７メタル配線７８は、図２６に示すように、ノードＮＤ１を構成する配線構造６２外部の部分において、再び、拡散防止壁構造の配線構造を形成する様に下層の配線と結合される。
【０２３８】
図２９から図３１は、ヒューズとシールド配線との距離とヒューズ切断性との関係を示す図である。図２９（Ａ）、図３０（Ａ）および図３１（Ａ）それぞれにおいてヒューズの防護壁配線構造を示し、図２９（Ｂ）、図３０（Ｂ）および図３１（Ｂ）それぞれにおいては、対応のヒューズ構造における切断前後のヒューズ電流を示す。図２９（Ｂ）、図３０（Ｂ）および図３１（Ｂ）それぞれにおいて縦軸にヒューズ電流を単位アンペアＡで示し、横軸にヒューズ番号を示す。また、電流の印加条件は、電圧１．８Ｖおよび１．３Ｖを１μＳ流す操作を１０回繰返す。切断前の電流は、１．０Ｅ−０２Ａ（１０のマイナス２乗アンペアより少し高い直線で示され、切断後の電流は、黒い菱形で示す。
【０２３９】
図２９（Ａ）においては、第４メタル配線Ｍ４をシールド配線として利用し、ヒューズＦＵを、第３メタル配線Ｍ３で作成する。ヒューズＦＵとシールド配線（第４メタル配線）との間の距離は、２００ｎｍである。この状態においては、図２９（Ｂ）に示すように、切断後のヒューズ電流のばらつきが大きい。また、切断不良のヒューズも存在する。ヒューズＦＵの生成する熱が上層のシールド配線により吸収放熱されるため、ヒューズの温度上昇が抑制される。
【０２４０】
図３０（Ａ）においては、ヒューズＦＵを、同様、第３メタル配線Ｍ３で作成する。下層の第２メタル配線Ｍ２をシールド配線として利用する。この場合においてもヒューズＦＵと下層のシールド配線との間の距離は、２００ｎｍである。この場合、図３０（Ｂ）に示すように、切断後の電流のばらつきは小さいものの切断不良のヒューズが存在する。上層に近接してシールド配線が存在しないため、ヒューズＦＵの生成する熱の吸収は、図２９（Ａ）に示す構造よりも小さく、ヒューズＦＵの切断のばらつきは少なくなる。しかしながら、下層にシールド配線が存在するため、熱の吸収は生じ、切断不良のヒューズが存在する。
【０２４１】
図３１（Ａ）においては、ヒューズＦＵを、第３メタル配線Ｍ３で作成するものの、シールド配線として、下層の第１メタル配線Ｍ１および上層の第５メタル配線を使用する。ヒューズＦＵとシールド配線との間の距離は、４００ｎｍである。この状態においては、上層および下層に近接してシールド配線が存在せず、熱の吸収は極めて小さく、図３１（Ｂ）に示すように、切断後のヒューズ電流のばらつきはなく、また切断不良のヒューズも存在しない。切断後のヒューズ電流は、１．０Ｅ−０８Ａ以下であり、各ヒューズは確実に切断されている。
【０２４２】
これらの図２９から図３１に示すように、ヒューズに近接して配線が存在する場合、このシールド配線が、放熱板として作用し、ヒューズの温度上昇が抑制され、ヒューズを切断しにくくなる。第２メタル配線Ｍ２および第１メタル配線Ｍ１を下層に形成されるトランジスタの配線として利用すると、ヒューズＦＵとして第４メタル配線層以上の配線を利用することにより、ヒューズとシールド配線との間に１層以上の空きを形成することができ、ヒューズの温度上昇が容易となり、確実にヒューズを切断することができる。
【０２４３】
図３２は、このヒューズプログラム回路のヒューズ素子下部のトランジスタ形成および配置領域の構造を概略的に示す図である。図３２において、ヒューズプログラム回路のヒューズＦＵの下部領域においては、基板領域８２表面にＮウェル８１、Ｐウェル８２およびＮウェル８３が間をおいて形成される。Ｎウェル８３には、さらに、Ｐウェル８４が形成される。Ｎウェル８１および８３には、ＰチャネルＭＯＳトランジスタが形成され、Ｐウェル８２および８４には、ＮチャネルＭＯＳトランジスタが形成される。
【０２４４】
これらのＮウェル８３およびＰウェル８４がＰ型基板領域に形成されるトリプルウェル構造の領域において、溶断電流供給トランジスタＣＴｒおよびレベル変換器（バッファを含む）が形成される。このレベル変換器形成領域は、図２６に示すトランジスタ形成領域ＴＲに対応する。
【０２４５】
Ｎウェル８１およびＰウェル８２には、ヒューズプログラム回路におけるフリップフロップ（ＦＦ；ＰＳＲ、ＦＳＳＲ）等の構成要素およびマルチプレクサなどの回路が形成される。Ｎウェル８１へ、電源電圧ＶＤＤが基板バイアス電圧として印加され、また、Ｐウェル８２には、接地電圧ＧＮＤが、基板バイアス電圧として印加される。Ｎウェル８３には、ヒューズゲート電源電圧ＦＧＶＤＤがバイアス電圧として印加され、Ｐウェル８４は、仮想接地線ＶＧＮＤに結合される。この仮想接地線ＶＧＮＤについては後に説明する。
【０２４６】
ヒューズゲート電源電圧ＦＧＶＤＤは、電源電圧ＶＤＤと別のパッド（電源ノード）から与えられる。ヒューズゲート電源電圧ＦＧＶＤＤは、溶断電流供給トランジスタＣＴｒの駆動する電流を調整するため、その電圧レベルが、電源電圧ＶＤＤよりも高い電圧レベルまたは低い電圧レベルに設定される。したがって、このＮウェル８３およびＰウェル８４を、基板領域８０上の他のウェル８１および８２と分離して設けることにより、このヒューズゲート電源電圧ＦＧＶＤＤの電圧レベルを、他の電源電圧ＶＤＤを受ける回路に対して影響を及ぼすことなく、調整することができる。
【０２４７】
また、Ｐウェル８４において、仮想接地線ＶＧＮＤを結合することにより、ヒューズ溶断時に流れる溶断電流による基板ノイズが、他の回路領域へ伝搬するのを防止することができ、回路誤動作を防止することができる。また、電源電圧ＶＤＤの電圧レベルと別個に、ヒューズゲート電源電圧ＦＧＶＤＤの電圧レベルを最適値に設定することができる。
【０２４８】
なお、このトリプルウェル構造（ウェル８３および８４）は、各ヒューズプログラム回路ごとに分離して設けられる。
【０２４９】
［仮想接地線の構成］
図３３は、溶断電流駆動トランジスタＣＴｒを駆動する部分に対する電源系統の構成を示す図である。図３３において、ヒューズプログラム回路ＦＰＫ１−ＦＰＫｎが設けられる。これらのヒューズプログラム回路ＦＰＫ１−ＦＰＫｎは、同一構成を有するため、図３３において、ヒューズプログラム回路ＦＰＫ１の構成を代表的に示す。
【０２５０】
ヒューズ素子ＦＳは、ヒューズＦＵを含み、ヒューズＦＵの下部に、回路ブロック１００が配置される。この回路ブロック１００は、レベル変換部１６ａと、レベル変換部１６ａの出力信号を反転するインバータバッファ１７と、インバータバッファ１７の出力信号に従って選択的に導通する溶断電流供給トランジスタＣＴｒを含む。
【０２５１】
レベル変換部１６ａは、インバータ１６ｂとともに、先の図８に示すレベル変換器１６を構成する。インバータ１６ｂは、電源電圧ＶＤＤを動作電源電圧として受けており、ヒューズＦＵ下部には配置されない。ヒューズＦＵ下部には、ヒューズゲート電源電圧ＦＧＶＤＤを受けるトランジスタが配置される。
【０２５２】
これらのヒューズプログラム回路ＦＰＫ１−ＦＰＫｎに共通に、ヒューズゲート電源線９０と、仮想接地線（ＶＧＮＤ）９２が設けられる。ヒューズゲート電源線９０は、この回路ブロック１００のＰチャネルＭＯＳトランジスタ（符号Ｐで示す）のソースおよび基板領域に結合される。仮想接地線９２は、この回路ブロック１００のＮチャネルＭＯＳトランジスタ（符号Ｎで示す）のソースおよび基板領域に結合される。仮想接地線９２の電位変化に対してもバックゲートバイアス効果が生じるのを防止し、また、基板領域と不純物領域の間のＰＮ接合が導通するのを防止し、仮想接地線９２の電圧の変化に対して安定に動作させる。
【０２５３】
ヒューズゲート電源線９０に対して、切断イネーブル信号ＣＵＴＥＮに従って選択的に導通し、導通時、電源電圧ＶＤＤをヒューズゲート電源線９０に伝達するＰチャネルＭＯＳトランジスタ１０４と、切断イネーブル信号ＣＵＴＥＮがＨレベルのときに導通し、ヒューズゲート電源ノード６をヒューズゲート電源線９０に結合するＣＭＯＳトランスミッションゲート１０２が設けられる。
【０２５４】
ＣＭＯＳトランスミッションゲート１０２は、ＰチャネルＭＯＳトランジスタ１０２ａと、ＮチャネルＭＯＳトランジスタ１０２ｂとを含む。ＰチャネルＭＯＳトランジスタ１０２ａの基板領域は、電源電圧ＶＤＤを供給する電源ノードに結合される。ヒューズゲート電源電圧ＦＧＶＤＤが、電源電圧ＶＤＤよりも高い電圧レベルに設定されても、このＰチャネルＭＯＳトランジスタ１０２ａのＰＮ接合（不純物領域と基板領域の間）は、そのビルトイン電圧により逆バイアス状態とされ、基板領域のＰＮ接合の導通は防止される。ヒューズゲート電源電圧ＦＧＶＤＤが、電源電圧ＶＤＤとビルトイン電圧の和よりも高い電圧レベルに設定される場合には、このＰチャネルＭＯＳトランジスタ１０２ａの基板領域を、その動作モードに応じて、ヒューズゲート電源ノード６ａおよび電源電圧ＶＤＤを供給するノード（電源ノード５ａ）に選択的に接続するスイッチ回路が設けられればよい。
【０２５５】
仮想接地線９２に対しては、切断イネーブル信号ＣＵＴＥＮがＬレベルのときに導通し、仮想接地線９２へ電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタ１０５と、仮想接地線９２と接地ノードの間に直列に接続されかつそれぞれのゲートがヒューズゲート電源ノード６ａに結合されるＮチャネルＭＯＳトランジスタ１０６ａおよび１０６ｂを含む。これらのＭＯＳトランジスタ１０６ａおよび１０６ｂは、コア回路のトランジスタと同一の構成（ゲート絶縁膜膜厚、ゲート絶縁膜材料、およびゲート幅／長さが同じ）を有するコアトランジスタで実現される。
【０２５６】
このヒューズプログラム回路ＦＰＫ１の他の回路構成は、先の図５に示すヒューズプログラム回路ＦＰＫ１−ＦＰＫｎの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２５７】
図３４は、ヒューズ素子切断時のヒューズゲート電源電圧ＦＧＶＤＤおよび仮想接地電圧ＶＧＮＤの変化シーケンスを示す図である。以下、図３４を参照して、ヒューズ切断時の、ヒューズゲート電源線９０および仮想接地線９２上の電圧印加シーケンスについて説明する。
【０２５８】
ヒューズ切断前においては、リセット信号ＦＳＲＳＴＤおよびＲＳＲＳＴは、ともにＬレベルである。この場合、図１６に示すように、ノードＮＤ１が、ＭＯＳトランジスタＰＱ２により充電されており、電源電圧ＶＤＤレベルである。また、切断イネーブル信号ＣＵＴＥＮがＬレベルであるため、ＭＯＳトランジスタ１０４がオン状態、ＣＭＯＳトランスミッションゲート１０２がオフ状態であり、ヒューズゲート電源線９０上の電圧ＦＧＶＤＤは、電源電圧ＶＤＤレベルである。また、仮想接地線９２は、ＭＯＳトランジスタ１０５により、電源電圧ＶＤＤレベルに維持される。したがって、この状態においては、回路ブロック１００内において、その両側の電源線および接地線が、ともに電源電圧ＶＤＤレベルであり、インバータバッファ１７の出力信号ＧＤは、電源電圧ＶＤＤレベルである。同様、回路ブロック１００における内部配線（第１および第２メタル配線）も、すべて、電源電圧ＶＤＤレベル、すなわち、ヒューズＦＵの両端それぞれの電圧レベルに等しい電圧レベルに維持される。
【０２５９】
ヒューズ切断時、まず、ヒューズ素子リセットディレイ信号ＦＳＲＳＴＤおよびヒューズ素子リセット信号ＦＳＲＳＴがＨレベルとなり、また、切断イネーブル信号ＣＵＴＥＮがＨレベルとなる。リセット信号ＲＳＴは、Ｌレベルに維持される。ヒューズゲート電源電圧ＦＧＶＤＤが、接地電圧レベルに駆動される。切断イネーブル信号ＣＵＴＥＮに従って、ＣＭＯＳトランスミッションゲート１０２が導通し、ヒューズゲート電源線９０上の電圧ＶＦＧＶＤＤが、接地電圧レベルに低下する。一方、仮想接地線９２は、ＭＯＳトランジスタ１０５、１０６ａおよび１０６ｂがすべてオフ状態となり、電源電圧ＶＤＤレベルでフローティング状態に維持される。したがって、回路ブロック１００内においては、ヒューズゲート電源線９０と仮想接地線９０上の電圧に従って、電源電圧レベルにプリチャージされていた内部ノードに電荷の移動が生じ、すなわち、内部ノードからヒューズゲート電源線９０に電荷が移動し、その電圧レベルが、中間電圧レベルに変化する。
【０２６０】
この状態において、溶断電流供給トランジスタＣＵＴｒのゲート電位（ノードＧＤの電位）は中間電位レベルであり、ソースノード（仮想接地線９２上の電圧）よりも低くなり、弱い非導通状態であり、この回路ブロック１００において、ほとんどリーク電流は流れない。また、図１６に示すように、切断判定回路ＣＪＣにおいては、ＭＯＳトランジスタＰＱ１およびＰＱ２がオフ状態であり、この切断判定回路ＣＪＣからノードＮＤ１への電流供給は停止される。
【０２６１】
次いで、ヒューズ切断時において、ノード６ａへ供給されるヒューズゲート電源電圧ＦＧＶＤＤが、切断電圧レベルに立上げられる。このヒューズゲート電源電圧ＦＧＶＤＤの立上がりに応答して、ＣＭＯＳトランスミッションゲート１０２を介して、ヒューズゲート電源線９０上の電圧ＶＦＧＶＤＤが、ヒューズゲート電源電圧ＦＧＶＤＤの電圧レベルとなる。一方、このヒューズゲート電源電圧ＦＧＶＤＤの電圧レベルが上昇すると、ＭＯＳトランジスタ１０６ａおよび１０６ｂがオン状態となり、仮想接地線９２上の電圧ＶＧＮＤが接地電圧ＧＮＤレベルに駆動される。応じて、非選択ヒューズプログラム回路において、ＮＡＮＤゲート１５の出力信号に従って、インバータバッファ１７の出力信号が接地電圧ＧＮＤレベルとなる。選択ヒューズプログラム回路においては、ＮＡＮＤゲート１５の出力信号に従って、インバータバッファ１７の出力信号ＧＤがヒューズゲート電源電圧ＦＧＶＤＤレベルとなり、溶断電流供給トランジスタＣＴｒが導通し、ヒューズＦＵに電流が流れ、ヒューズＦＵの切断が行なわれる。ヒューズゲート電源電圧ＦＧＶＤＤの電圧レベルを調整することにより、溶断電流供給トランジスタＣＴｒを介して流れるヒューズ溶断電流の大きさを調整することができる。
【０２６２】
ヒューズ切断期間が完了すると、ヒューズゲート電源電圧ＦＧＶＤＤが、再び接地電圧レベルに駆動され、応じて、ヒューズゲート電源線９０上の電圧ＶＦＧＶＤＤが接地電圧レベルに低下する。また、仮想接地線９２においては、ＭＯＳトランジスタ１０６ａおよび１０６ｂがオフ状態となり、仮想接地線９２がフローティング状態となる。回路ブロック１００においては、このヒューズゲート電源線９０の電圧低下により、その電圧レベルが中間電圧レベルとなる。
【０２６３】
回路ブロック１００において、レベル変換部１６ａは、ＮＡＮＤゲート１５の出力信号がＨレベルまたはＬレベルであり、応じて、そのＰチャネルＭＯＳトランジスタ（符号Ｐで示す）が非導通状態となり、その出力信号が中間電圧レベルとなる。
【０２６４】
インバータバッファ１７においては、ＮチャネルＭＯＳトランジスタ（符号Ｎで示す）とＰチャネルＭＯＳトランジスタ（符号Ｐで示す）により、電荷の移動が生じ、選択状態のヒューズプログラム回路においては、その出力信号ＧＤが接地電圧レベルにまで低下する。一方、非選択ヒューズプログラム回路においては、インバータバッファ１７の出力信号ＧＤは、接地電圧レベルを維持する。従って、溶断電流供給トランジスタＣＴｒは、非導通状態に設定される。
【０２６５】
選択ヒューズプログラム回路において、ヒューズの切断が完了すると、信号ＦＳＲＳＴＤ、ＦＳＲＳＴおよびＣＵＴＥＮがＬレベルに立下がる。応じて、ＣＭＯＳトランスミッションゲート１０２が非導通状態となり、ヒューズゲート電源線９０上の電圧ＶＦＧＶＤＤが、ＭＯＳトランジスタ１０４により、電源電圧ＶＤＤレベルに維持され、また、同様、仮想接地線９２も、ＭＯＳトランジスタ１０５により、電源電圧ＶＤＤレベルに維持される。応じて、回路ブロック１００において内部のメタル配線の電圧レベルも、電源電圧ＶＤＤレベルとなる。
【０２６６】
したがって、このヒューズ切断時において、実際にヒューズ切断が行なわれるときの動作以外においては、この回路ブロック１００内のメタル配線は、ヒューズＦＵの両端の電圧レベルと同じであり、ヒューズの破片の銅原子の配線への移動を抑制する。また、ＰＭＯＳトランジスタ１０２ａおよび１０５を用いて切断制御イネーブル信号ＣＵＴＥＮに従ってそれらの導通を制御することにより、ヒューズゲート電源線９０および仮想接地線９２の電圧レベルをヒューズ切断動作に応じて容易に調整することができる。
【０２６７】
なお、切断イネーブル信号ＣＵＴＥＮがＨレベルのときにヒューズカットクロック信号ＦＣＣＬＫに従ってヒューズ素子の切断が行なわれる。非選択ヒューズプログラム回路においては、ＮＡＮＤゲート１５の出力信号は、ヒューズカットクロック信号ＦＣＣＬＫの状態に関らずＨレベルである。切断イネーブル信号ＣＵＴＥＮのＨレベルの期間によりヒューズを切断する期間が規定される。
【０２６８】
図３５は、ヒューズ切断後の判定時の動作を示す信号波形図である。以下、図３５および図１６を参照して、図３３に示すヒューズゲート電源線９０および仮想接地線９２の電圧変化について説明する。
【０２６９】
ヒューズの切断判定前において、切断イネーブル信号ＣＵＴＥＮはＬレベルであり、また、リセット信号ＲＳＴ、ヒューズ素子リセット信号ＦＳＲＳＴおよびヒューズ素子リセットディレー信号ＦＳＲＳＴＤもＬレベルである。したがって、ヒューズゲート電源線９０上の電圧ＶＦＧＶＤＤおよび仮想接地線９２上の電圧ＶＧＮＤは、ともに電源電圧ＶＤＤレベルである。レベル判定時、この電流供給トランジスタＣＴｒのゲートノードＧＤの電位は、電源電圧ＶＤＤレベルである。ここで、インバータバッファ１７の出力信号と出力ノードを同一符号で示す。
【０２７０】
次いで、切断イネーブル信号ＣＵＴＥＮがＨレベルに駆動され、またリセット信号ＲＳＴおよびＦＳＲＳＴがＨレベルに駆動される。応じて、ＣＭＯＳトランスミッションゲート１０２が導通し、ヒューズゲート電源線９０上の電圧ＶＦＧＶＤＤが、ヒューズゲート電源電圧ＦＧＶＤＤと同じ接地電圧ＧＮＤレベルに維持される。また、リセット信号ＲＳＴによりスキャンフリップフロップＰＳＲおよびＦＳＲの出力信号がＬレベルとなり、ＮＡＮＤゲート１５の出力信号がＨレベルとなる。応じて、インバータバッファ１７においてＮチャネルＭＯＳトランジスタが導通状態となり（ソースノードがノードＧＤ）、回路ブロック１００の出力信号ＧＤが中間電圧レベルとなり、溶断電流供給トランジスタＣＴｒが弱い非導通状態となる。
【０２７１】
仮想接地線９２は、ＭＯＳトランジスタ１０５、１０６ａおよび１０６ｂはすべて非導通状態であり、フローティング状態にある。したがって、非切断状態のヒューズまたは、切断判定回路ＣＪＣからの初期設定時のＭＯＳトランジスタ（ＰＱ２）からの供給電流により、溶断電流供給トランジスタＣＴｒを介して仮想接地線９２に供給される電荷が、回路ブロック１００を介してヒューズゲート電源線９０に移動し、仮想接地線９２の電圧レベルが、中間電圧レベルに低下する。
【０２７２】
インバータ１７の出力信号ＧＤと仮想接地線９２の電圧ＶＧＮＤの差は、溶断電流供給トランジスタＣＴｒのしきい値電圧程度となると、溶断電流供給トランジスタＣＴｒは、非導通状態となり、リーク電流が低減される。応じて、仮想接地線９２の電圧レベルが、中間電圧レベルの信号ＧＤの電圧レベルにより規定される電圧レベルで安定化される。
【０２７３】
仮想接地線９２に対して設けられるＭＯＳトランジスタ１０６ａおよび１０６ｂは、それらのゲート電圧が、接地電圧レベルにあり、仮想接地線９２から接地ノードへのリーク電流は抑制される。
【０２７４】
次いで、リセットディレー信号ＦＳＲＳＴＤがＨレベルに駆動され、リセット信号ＲＳＴおよびＦＳＲＳＴがＬレベルに駆動される。このとき、プログラムスキャンフリップフロップＰＳＲにおいてはマルチプレクサＳＸ２を介してリセット前の記憶情報が再格納されてもよい。ヒューズ素子の切断判定時においては、単に切断判定回路ＣＪＣにおいて判定動作が行なわれるだけであり、スキャンフリップフロップＰＳＲおよびＦＳＲの格納情報は判定動作に影響を及ぼさない。従って、単に、これらのスキャンフリップフロップＰＳＲおよびＦＳＲがリセット状態を維持していても特に問題は生じない。このリセット信号ＲＳＴに応じてヒューズリセット信号この状態において、切断判定回路ＣＪＣにおいて、このヒューズ素子ＦＳの切断／非切断に応じて、内部ノード（ＮＤ２）の電圧レベルが変化し、ヒューズの切断／非切断の判定が行なわれる。この判定期間においては、仮想接地線９２への電流は流れない（溶断電流供給トランジスタＣＴｒが非導通状態にある）。
【０２７５】
この判定期間が完了すると、ヒューズ素子リセットディレー信号ＦＳＲＳＴＤおよび切断イネーブル信号ＣＵＴＥＮがＬレベルに駆動される。応じて、ヒューズゲート電源線９０が、ＭＯＳトランジスタ１０４により電源電圧ＶＤＤレベルに駆動され、また、仮想接地線９２も、ＭＯＳトランジスタ１０５により電源電圧ＶＤＤレベルに充電される。応じて、回路ブロック１００、内部ノード（第２メタル配線）の電圧レベルも、電源電圧ＶＤＤレベルに復帰する。
【０２７６】
したがって、実際にヒューズの切断が行なわれるとき以外は、この回路ブロック１００において、内部ノード（第２メタル配線）の電圧レベルは、ヒューズＦＵの両端の電圧（電源電圧ＶＤＤレベル）に維持される。したがって、ヒューズ切断時以外は、図３６に示すように、ヒューズＦＵと第２メタル配線（Ｍ２）１１０が同電位に維持される。ヒューズＦＵが切断状態であり、Ｃｕの破片部または飛散部の銅原子の、ヒューズ素子ＦＵから第２メタル配線（Ｍ２）１１０への移動は生じず、ヒューズ素子切断破片等による絶縁破壊は抑制される。
【０２７７】
また、図３７に示すように、たとえ、ヒューズ素子の切断により下層に形成される溶断電流供給トランジスタＣＴｒのゲート絶縁膜が破損された（×印で示す）場合においても、仮想接地線上の電圧ＶＧＮＤは、ノードＮＤ１の電圧レベルと同じに維持され、ヒューズ切断動作期間以外は、同電位とされており、リーク電流が流れるのは抑制される（切断判定回路動作時）。また、対応のヒューズ素子ＦＳがそのヒューズＦＵが非切断状態のときには、溶断電流駆動トランジスタＣＴｒのゲート電位（ＧＤの電位）は、中間電圧レベルであり、この溶断電流供給トランジスタＣＴｒが非導通状態であり、リーク電流が流れるのは抑制される。レベル変換部１６ａおよびインバータバッファ１７のＭＯＳトランジスタについても同様である。
【０２７８】
また、ヒューズの切断判定時においても、仮想接地線９２上の電圧ＶＧＮＤは、ヒューズ素子の両端の電源電圧ＶＤＤレベルに維持されており、回路ブロック１００を介してリーク電流が流れるのは抑制される。
【０２７９】
また、仮想接地線９２において、ＭＯＳトランジスタ１０６ａおよび１０６ｂが２つ直列に接続され、そのゲートが、ヒューズゲート電源電圧ＦＧＶＤＤを受けるノード６ａに結合されている。したがって、通常動作時において、その電圧ＦＧＶＤＤは接地電圧レベルに維持されるため、仮想接地線９２を介してチャネルリーク電流が流れるのは抑制される。これにより、ヒューズ素子の状態にかかわらず、リーク電流が、サイズの大きな溶断電流供給トランジスタＣＴｒを介して流れるのを抑制することができる。
【０２８０】
［ヒューズプログラム回路の電源回路の変更例１］
図３８は、ヒューズプログラム回路の電源回路の変更例を示す図である。この図３８に示すヒューズプログラム回路電源回路は、以下の点で、図３３に示すヒューズプログラム回路電源回路とその構成が異なる。すなわち、ヒューズゲート電源線９０に結合されるＣＭＯＳトランスミッションゲート１０２において、ＰチャネルＭＯＳトランジスタ１０２ａのバックゲートが、電源ノードＶＤＤでなくヒューズゲート電源線９０に結合される。この図３８に示す電源回路およびヒューズプルグラム回路の他の構成は、図３３に示す構成と同じであり、対応する部分には同一参照符号／番号を付して、その詳細説明は省略する。
【０２８１】
この図３８に示す構成の場合、ＣＭＯＳトランスミッションゲート１０２において、ヒューズゲート電源電圧ＦＧＶＤＤが、電源電圧ＶＤＤ以上に昇圧される場合においても、バックゲートーソース／ドレイン間の接合が、導通するのを防止することができ、確実に、この昇圧されたヒューズゲート電源電圧ＦＧＶＤＤをヒューズゲート電源線９０に伝達することができる。
【０２８２】
ヒューズゲート電源電圧ＦＧＶＤＤが、接地電圧レベルであり、ヒューズゲート電源線９０が、ＭＯＳトランジスタ１０４により電源電圧ＶＤＤレベルに設定される場合においても、バックゲートは、Ｎ型基板領域（ウェル）であり、バックゲート−ドレイン間は逆バイアス状態であり、安定にヒューズゲート電源線９０は、電源電圧ＶＤＤレベルに維持される。
【０２８３】
この図３８に示す電源回路およびヒューズプログラム回路の動作を示す信号波形は、図３４および図３５に示す信号波形と同じであり、図３３に示す回路構成と同様の動作を実現することができ、また、ヒューズゲート電源電圧ＦＧＶＤＤが、電源電圧ＶＤＤ以上に昇圧される場合においても、安定動作させることができ、ヒューズ溶断電流供給トランジスタＣＴｒの、駆動電流をより大きくすることが可能となり、ヒューズ溶断電流の調整範囲をより大きくすることができ、溶断電流の最適化を実現することができる。
【０２８４】
［ヒューズプログラム回路の電源回路の変更例２］
図３９は、ヒューズプログラム回路の電源回路の変更例を示す図である。この図３９に示す回路構成は、以下の点で図３３に示すヒューズプログラム回路の電源回路とその構成が異なる。すなわち、仮想接地線９２と接地ノードとの間に、ＮチャネルＭＯＳトランジスタ１３０が設けられる。このＭＯＳトランジスタ１３０は、ＭＯＳトランジスタ１０６ａおよび１０６ｂよりも電流駆動力が小さくされる。ＰチャネルＭＯＳトランジスタ１０５のゲートへは、切断イネーブル信号ＣＵＴＥＮに代えて、制御信号ＰＧが与えられる。この制御信号ＰＧはまたＭＯＳトランジスタ１３０のゲートへも与えられる。
【０２８５】
この制御信号ＰＧを生成するために、切断イネーブル信号ＣＵＴＥＮを受けるインバータ１２０と、インバータ１２０の出力信号とヒューズ素子リセットディレー信号ＦＳＲＳＴＤとを受けるＮＡＮＤゲート１２２と、リセット信号ＲＳＴおよびＦＳＲＳＴを受けるＮＡＮＤゲート１２１と、ＮＡＮＤゲート１２１および１２２の出力信号を受けるＮＡＮＤゲート１２３と、ＮＡＮＤゲート１２３の出力信号を受けるインバータ１２４と、ＮＡＮＤゲート１２３およびインバータ１２４の出力信号に従って切断イネーブル信号ＣＵＴＥＮを伝達するＣＭＯＳトランスミッションゲート１２５と、インバータ１２４の出力信号に従ってＣＭＯＳトランスミッションゲート１２５と相補的に導通し、導通時、制御信号ＰＧを電源電圧ＶＤＤレベルに設定するＰチャネルＭＯＳトランジスタ１２６が設けられる。
【０２８６】
制御信号ＰＧは、ＣＭＯＳトランスミッションゲート１２５の導通時、切断イネーブル信号ＣＵＴＥＮに従って生成される。図３８に示す回路構成の他の構成は、図３３に示す回路構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２８７】
図４０は、図３９に示す回路のヒューズ切断時の動作を示す信号波形図である。以下、図４０を参照して、図３９に示す回路のヒューズ切断動作について説明する。
【０２８８】
切断操作時においては、リセット信号ＲＳＴはＬレベルに維持される。従って、スキャンフリップフロップＰＳＲおよびＦＳＲが記憶情報を保持した状態である。切断対象のヒューズ素子の選択は、スキャンフリップフロップＦＳＲの出力信号に従って行なわれる。
【０２８９】
また、リセット信号ＦＳＲＳＴおよびＦＳＲＳＴＤもＬレベルに維持される。ヒューズ切断イネーブル信号ＣＵＴＥＮがＬレベルであり、ＣＭＯＳトランスミッションゲート１０２が非導通状態であり、一方、ＭＯＳトランジスタ１０４が導通状態にあり、ヒューズゲート電源線９０の電圧ＶＦＧＶＤＤは、電源電圧ＶＤＤレベルにある。
【０２９０】
また、ＮＡＮＤゲート１２３の出力信号がＬレベルであり、ＣＭＯＳトランスミッションゲート１２５が導通状態にあり、制御信号ＰＧはヒューズ切断イネーブル信号ＣＵＴＥＮに従ってＬレベルにある。応じて、ＭＯＳトランジスタ１０５が導通し、仮想接地線９２の電圧ＶＧＮＤは、電源電圧ＶＤＤレベルである。ヒューズゲート電源線９０および仮想接地線９２の電圧がともに電源電圧ＶＤＤレベルであり、インバータバッファ１７の出力信号ＤＧは、電源電圧ＶＤＤレベルである。溶断電流供給トランジスタＣＴｒが、導通状態となっても、ヒューズ素子ＦＳの両端の電圧はともに電源電圧ＶＤＤであり、ヒューズＦＵに電圧は印加されない。
【０２９１】
ヒューズ素子リセット信号ＦＳＲＳＴおよびヒューズ素子リセットディレー信号ＦＳＲＳＴＤが、次いでＨレベルに立上り、また、ヒューズ切断イネーブル信号ＣＵＴＥＮがＨレベルに駆動される。応じて、ＣＭＯＳトランスミッションゲート１０２が導通状態となり、ＭＯＳトランジスタ１０４が非導通状態となり、ヒューズゲート電源線９０の電圧ＶＦＧＶＤＤが、ヒューズゲート電源電圧ＦＧＶＤＤと同じ接地電圧レベルとなる。
【０２９２】
ＮＡＮＤゲート１２３の出力信号は、ＮＡＮＤゲート１２１および１２２の出力信号がＨレベルであり、Ｌレベルである。従って、ＣＭＯＳトランスミッションゲート１２５が導通状態にあり、制御信号ＰＧが、ヒューズ切断イネーブル信号ＣＵＴＥＮに従ってＨレベルとなる。応じて、ＭＯＳトランジスタ１０５が非導通状態となり、一方、ＭＯＳトランジスタ１３０が導通状態となり、仮想接地線９２の電圧ＶＧＮＤが接地電圧ＧＮＤレベルとなる。ヒューズゲート電源線９０および仮想接地線９２の電圧がともに接地電圧ＧＮＤであり、インバータバッファ１７の出力信号ＧＤが、ＮＡＮＤゲート１５の出力信号の論理レベルに係らず、接地電圧レベルとなる。この状態において、溶断電流供給トランジスタＣＴｒが非導通状態であり、ノードＮＤ１は、電源電圧ＶＤＤレベルのフローティング状態となる（図１６参照）。従って、この状態においても、ヒューズ素子ＦＵの両端には電圧差が生じない。
【０２９３】
次いで、ヒューズゲート電源電圧ＦＧＶＤＤが溶断電圧レベルとなると、切断対象のヒューズ素子に対しては、インバータバッファ１７の出力信号ＧＤがＨレベルとなり、溶断電流供給トランジスタＣＴｒが導通し、ヒューズ素子ＦＳに電流が流れ、ヒューズＦＵの溶断が行なわれる。このとき、ＭＯＳトランジスタ１０６ａおよび１０６ｂがともに導通状態であり、大きな溶断電流を確実に放電する。非切断のヒューズ素子に対しては、図３９に示すように、インバータバッファ１７の出力信号ＧＤは、接地電圧ＧＮＤレベルであり、溶断電流供給トランジスタＣＴｒは非導通状態を維持し、ヒューズ素子ＦＳに電流は流れない。
【０２９４】
ヒューズ切断期間が終了すると、ヒューズ電源電圧ＦＧＶＤＤが接地電圧レベルに駆動され、応じて、ヒューズゲート電源線９０の電圧ＶＦＧＶＤＤも、接地電圧レベルとなる。仮想接地線９２の電圧ＶＧＮＤが、ＭＯＳトランジスタ１３０により、接地電圧レベルに維持されており、応じて、インバータバッファ１７の出力信号は、切断対象および非切断対象のヒューズに係らず、接地電圧ＧＮＤレベルとなる。
【０２９５】
ヒューズ切断サイクルが完了すると、ヒューズ素子リセット信号ＦＳＲＳＴおよびヒューズ素子リセットディレー信号ＦＳＲＳＴＤがＬとなり、また、ヒューズ切断イネーブル信号ＣＵＴＥＮがＬレベルとなる。応じて、ＣＭＯＳトランスミッションゲート１０２および１２５が非導通状態となり、ＭＯＳトランジスタ１０４および１２６が導通状態となり、ヒューズゲート電源線９０の電圧ＦＧＶＤＤおよび仮想接地線９２の電圧ＶＧＮＤが、ともに電源電圧ＶＤＤレベルとなる。この状態においては、内部ノードＮＤ１は、切断判定回路により電源電圧ＶＤＤレベルに維持され、ヒューズＦＵの両端は同一電位に維持される。
【０２９６】
ＭＯＳトランジスタ１０５を用いて仮想接地線９２を接地電圧に維持することにより、電荷の移動により内部ノードＧＤまたは仮想接地線９２が中間電圧レベルとなるのを防止することができ、応じて、内部ノードの不安定な常態を回避することができ、ヒューズ切断に関連する回路の安定動作を保証することができる。
【０２９７】
また、ＭＯＳトランジスタ１３０は、電流駆動力が小さくされており、通常動作時のリーク電流は充分に小さい。また、単に、仮想接地線９２の電位の浮き上がりを防止するだけであり、そのサイズは充分に小さくすることができる。
【０２９８】
図４１は、ヒューズ状態の判定動作を示す信号波形図である。以下、図４１を参照して、図３９に示す回路の動作について説明する。
【０２９９】
ヒューズ切断判定時においては、ヒューズ切断イネーブル信号ＣＵＴＥＮは、Ｌレベルに維持される。従って、ＣＭＯＳトランスミッションゲート１０２が非導通状態、ＭＯＳトランジスタ１０４が導通状態にあり、ヒューズ電源線９０上の電圧ＶＦＧＶＤＤは、電源電圧ＶＤＤレベルに維持される。また、ヒューズゲート電源電圧ＦＧＶＤＤは、接地電圧レベルに維持され、ＭＯＳトランジスタ１０６ａおよび１０６ｂは、非導通状態に維持される。
【０３００】
初期状態においては、リセット信号ＲＳＴ、ＦＳＲＳＴおよびＦＳＲＳＴＤはＬレベルであり、ＣＭＯＳトランスミッションゲート１２５が導通状態であり、制御信号ＰＧは、切断イネーブル信号ＣＵＴＥＮに従って接地電圧ＧＮＤレベルである。応じて、ＭＯＳトランジスタ１０５が導通状態、ＭＯＳトランジスタ１３０が非導通状態であり、仮想接地線９２の電圧ＶＧＮＤは、電源電圧ＶＤＤレベルである。
【０３０１】
次いで、内部ノードＮＤ１の初期設定のために、リセット信号ＲＳＴおよびＦＳＲＳＴがＨレベルに駆動される。応じて、ＮＡＮＤゲート１２１の出力信号がＬレベル、ＮＡＮＤゲート１２３の出力信号がＨレベルとなり、ＣＭＯＳトランスミッションゲート１２５が非導通状態，ＭＯＳトランジスタ１２６が導通状態となり、制御信号ＰＧがＨレベルとなる。この制御信号ＰＧのＨレベルに応答して、ＭＯＳトランジスタ１０５が非導通状態、ＭＯＳトランジスタ１３０が導通状態となり、仮想接地線９２が、接地電圧ＧＮＤレベルとなる。
【０３０２】
リセット信号ＲＳＴにより、スキャンフリップフロップＰＳＲおよびＦＳＲの出力信号はともにＬレベルとなり、ＮＡＮＤゲート１５の出力信号はＨレベルとなり、インバータバッファ１７の出力信号ＧＤが接地電圧レベルのＬレベルとなる。この状態において、仮想接地線９２はＭＯＳトランジスタ１０５を介して接地ノードに結合されており、内部ノードＧＤの電圧レベルは、確実に接地電圧レベルに維持され、溶断電流供給トランジスタＣＴｒは、非導通状態に維持される。
【０３０３】
次いで、ヒューズリセットディレー信号ＦＳＲＳＴＤをＨレベルに駆動し、切断判定回路ＣＪＣにおいて内部状態を、判定準備状態に設定する（図１６のトライステートインバータＴＶ１をイネーブルする）。この状態において、ヒューズリセットディレー信号ＦＳＲＳＴＤが、Ｈレベルであるため、ＮＡＮＤゲート１２２の出力信号がＬレベルとなり、応じて、ＮＡＮＤゲート１２３の出力信号はＨレベルであり、ＣＭＯＳトランスミッションゲート１２５は非導通状態であり、制御信号ＰＧは、ＭＯＳトランジスタ１２６により電源電圧ＶＤＤレベルに維持される。
【０３０４】
判定期間が終了すると、ヒューズリセットディレー信号ＦＳＲＳＴＤがＬレベルに立ち下がり、ＮＡＮＤゲート１２１および１２２の出力信号がともにＨレベルとなり、応じて、ＮＡＮＤゲート１２３の出力信号がＬレベルとなり、ＣＭＯＳトランスミッションゲート１２５が導通状態、ＭＯＳトランジスタ１２６が非導通状態となり、制御信号ＰＧは、切断イネーブル信号ＣＵＴＥＮに従って接地電圧ＧＮＤレベルとなる。ＭＯＳトランジスタ１０５が導通状態、ＭＯＳトランジスタ１３０が非導通状態となり、仮想接地線９２の電圧が電源電圧ＶＤＤレベルとなる。ヒューズゲート電源線９０の電圧ＶＦＧＶＤＤは、電源電圧レベルであり、インバータバッファ１７の出力信号ＧＤは、電源電圧ＶＤＤレベルとなる。
【０３０５】
この判定動作時においても、ヒューズＦＵの両端に電位差が生じるのは、判定期間においてヒューズリセットディレー信号ＦＳＲＳＴＤがＨレベルとなる期間だけであり（図１６の切断判定回路参照）、ヒューズ素子ＦＳにおいて電圧が印加される期間は、充分に短くされる。
【０３０６】
リセット信号ＲＳＴ、ＦＳＲＳＴおよびＦＳＲＳＴＤを用いて、仮想接地線９２がフローティング状態となるのを防止することにより、内部ノードＧＤが中間電圧レベルに変化するのを防止することができ、プロセスパラメータのばらつきによるリーク電流の増大などにより回路動作が不安定となるのを防止することができ、確実にヒューズ素子の切断および切断判定を行なうことができる。
【０３０７】
［ヒューズプログラム回路の電源回路の変更例３］
図４２は、ヒューズプログラム回路の電源回路の変更例３の構成を示す図である。この図４２に示す電源回路は、図３９に示すヒューズプログラム回路の電源回路の構成と以下の点で、その構成が異なる。すなわち、ヒューズゲート電源線９０に結合されるＣＭＯＳトランスミッションゲート１０２において、ＰチャネルＭＯＳトランジスタ１０２ａのバックゲートが、電源ノードに代えてヒューズゲート電源線９０に結合される。図４２に示すヒューズプログラム回路の構成および電源回路の他の構成は、図３９に示す構成と同じであり、対応する部分には同一参照符号／番号を付して、その詳細説明は省略する。
【０３０８】
この図４２に示す電源回路の構成においても、図３８に示す電源回路の構成と同様、ＣＭＯＳトランスミッションゲート１０２において、ＰチャネルＭＯＳトランジスタ１０２ａは、ヒューズゲート電源電圧ＦＧＶＤＤが、電源電圧ＶＤＤよりも高い電圧レベルに昇圧される場合においても、そのバックゲート−ソース／ドレイン間が順方向にバイアスされて不純物領域／基板間のＰＮ接合が導通する状態は防止され、安定に昇圧電圧レベルのヒューズゲート電源電圧ＦＧＶＤＤを、ヒューズゲート電源線９０に伝達することができる。従って、溶断電流供給トランジスタＣＴｒの電圧レベルを高くして、そのコンダクタンスを大きくして、応じて電流駆動力を高くすることができる。これにより、ヒューズ溶断電流の調整範囲を広くして、最適はヒューズ溶断電流を設定することができる。
【０３０９】
図４０および図４１に示すように、ヒューズゲート電源電圧ＦＧＶＤＤが、接地電圧レベルの時に、ヒューズゲート電源線９０が、電源電圧ＶＤＤレベルとなっても、ＰチャネルＭＯＳトランジスタ１０２ａのバックゲートが電源電圧レベルであり、バックゲートと接地電圧を受けるドレインノードとの間のＰＮ接合は深い逆バイアス状態であり、また、ヒューズゲート電源線に９０に結合されるソースノードとバックゲートとは同一電圧であり、両者の間のＰＮ接合は、ビルドイン電圧により非導通状態を維持し、何ら、問題は生じない。
【０３１０】
この図４２に示す回路の動作を示す信号波形図は、図４０および図４１に示す信号波形図と同じであり、同様の動作が行なわれる（ヒューズゲート電源電圧ＦＧＶＤＤの電圧が、電源電圧ＶＤＤよりも高い電圧レベルに昇圧される点が異なる）。
【０３１１】
以上のように、この発明に従えば、配線溶断型ヒューズプログラム回路を実現しており、内部電源を用いてヒューズの切断を行なうことができ、ウェハ上およびモールド状態およびその場（オンサイト）での、救済が可能であり、応じてバーンイン後の救済などを行なうことができ、生産性向上を実現することができる。また、ＢＩＳＴと組合せる場合、セルフリペアテストを構築することができ、テストコストを削減することも可能となる。
【産業上の利用可能性】
【０３１２】
この発明は銅配線層を用いる半導体装置において、ヒューズ素子により固定情報をプログラムする装置に対してすべて適用することができる。
【図面の簡単な説明】
【０３１３】
【図１】この発明に従う半導体装置の全体の構成を概略的に示す図である。
【図２】図１に示す内部回路の構成の一例を示す図である。
【図３】この発明に従うヒューズを含む配線構造を概略的に示す図である。
【図４】この発明に従うヒューズプログラム回路におけるヒューズ溶断部の構成を概略的に示す図である。
【図５】この発明に従うヒューズプログラム回路の具体的構成を示す図である。
【図６】図５に示すフリップフロップの構成の一例を示す図である。
【図７】図６に示すフリップフロップの動作を示すタイミング図である。
【図８】図５に示すＡＮＤ回路の構成例を示す図である。
【図９】図５に示すヒューズプログラム回路列における電圧印加シーケンスを示す図である。
【図１０】図５に示す溶断電流供給トランジスタの平面レイアウトの一例を示す図である。
【図１１】図１０に示す、Ｌ１１−Ｌ１１に沿った断面構造を概略的に示す図である。
【図１２】図１１に示す配線構造の電流の経路を模式的に示す図である。
【図１３】この発明に従うヒューズプログラム回路の変更例を示す図である。
【図１４】図１３におけるヒューズ駆動電流測定系の構成を概略的に示す図である。
【図１５】図５に示すヒューズプログラム回路列の変更例を示す図である。
【図１６】図５に示す切断判定回路の構成の一例を示す図である。
【図１７】図１６に示す切断判定回路の動作を示すタイミング図である。
【図１８】図１７に示す電圧ストレス印加時のヒューズ素子の状態を模式的に示す図である。
【図１９】図５に示す２入力マルチプレクサの電気的記号および電気的等価回路の一例を示す図である。
【図２０】この発明に従う半導体装置のヒューズプログラムシーケンスを示すフロー図である。
【図２１】図２０に示す溶断電流測定シーケンスの動作を示すタイミング図である。
【図２２】図２０に示すＦＳ切断情報プログラムシーケンスの動作を示す信号波形図である。
【図２３】図２０に示すＦＳ切断シーケンスの動作を示すタイミング図である。
【図２４】図２０に示すＦＳ切断確認シーケンスの動作を示すタイミング図である。
【図２５】図２０に示すバイアスアドレス印加シーケンスの動作を示すタイミング図である。
【図２６】この発明に従うヒューズプログラム回路の平面レイアウトを概略的に示す図である。
【図２７】図２６に示す線Ｌ２７−Ｌ２７に沿った断面構造を概略的に示す図である。
【図２８】図２６のヒューズＦＵに沿った断面構造を概略的に示す図である。
【図２９】（Ａ）はヒューズと拡散防護壁構造の一例を示す図であり、（Ｂ）は、図２９（Ａ）のヒューズ構造の切断前後のヒューズ電流を分布を示す図である。
【図３０】（Ａ）はヒューズと拡散防護壁構造の他の例を示す図であり、（Ｂ）は、図３０（Ａ）のヒューズ構造の切断前後のヒューズ電流を分布を示す図である。
【図３１】Ａ）はヒューズと拡散防護壁構造のさらに他の例を示す図であり、（Ｂ）は、図３１（Ａ）のヒューズ構造の切断前後のヒューズ電流を分布を示す図である。
【図３２】図２６におけるヒューズ素子におけるトランジスタ形成領域の構造を概略的に示す図である。
【図３３】この発明に従うヒューズプログラム回路の電源制御系の構成を概略的に示す図である。
【図３４】図３３に示すヒューズプログラム回路の切断時の動作を示す信号波形図である。
【図３５】図３３に示すヒューズプログラム回路のヒューズ切断判定時の動作を示す信号波形図である。
【図３６】図３３に示す構成のヒューズ切断時の効果を模式的に示す図である。
【図３７】図３３に示すヒューズプログラム回路の構成の効果を模式的に示す図である。
【図３８】この発明に従うヒューズプログラム回路の電源制御系の変更例の構成を示す図である。
【図３９】この発明に従うヒューズプログラム回路の電源制御系の他の変更例の構成を示す図である。
【図４０】図３９に示すヒューズプログラム回路の切断時の動作を示す信号波形図である。
【図４１】図３９に示すヒューズプログラム回路のヒューズ切断判定時の動作を示す信号波形図である。
【図４２】この発明に従うヒューズプログラム回路の電源制御系のさらに他の変更例の構成を示す図である。
【符号の説明】
【０３１４】
１  半導体装置、２  内部回路（コア回路）、４  配線溶断プログラム回路、５  電源ノード（パッド）、６  ヒューズゲート電源ノード（パッド）、ＦＳ  ヒューズ素子、ＣＴｒ  溶断電流供給トランジスタ、ＦＰＫ１−ＦＰＫｎ  ヒューズプログラム回路、ＦＳＳＲ  ＦＳ選択スキャンフリップフロップ、ＰＳＲ  プログラムスキャンフリップフロップ、ＳＸ０−ＳＸ５  マルチプレクサ、ＡＧ１  ＡＮＤ回路、ＣＪＣ  切断判定回路、１６  レベル変換器、１７  インバータ、２０，２２  多層メタル配線、２３  第２メタル配線、２１  ゲート電極配線、２２ａ，２０ａ  第１メタル配線、２２ｂ，２０ｂ  第２メタル配線、ＦＳＴＰ  ヒューズ素子、４０  バッファ、ＳＣＨ１−ＳＣＨ１０  スキャン遅延、ＦＳ０１−ＦＳ０３  ヒューズ素子、ＴＲ  トランジスタ形成領域、６０ａ−６０ｃ  拡散防止配線構造、６５ａ−６５ｂ  拡散防護配線構造、６５  基板領域、８０  半導体基板領域、８１，８３  Ｎウェル、８２，８４  Ｐウェル、１００  回路ブロック、９０  ヒューズゲート電源線、９２  仮想接地線、１０２，１２５  ＣＭＯＳトランスミッションゲート、１０４，１０５，１２６  ＰチャネルＭＯＳトランジスタ、１０６ａ，１０６ｂ，１３０  ＮチャネルＭＯＳトランジスタ。
【図１】
2007317882.tif 000003
【図２】
2007317882.tif 000004
【図３】
2007317882.tif 000005
【図４】
2007317882.tif 000006
【図５】
2007317882.tif 000007
【図６】
2007317882.tif 000008
【図７】
2007317882.tif 000009
【図８】
2007317882.tif 000010
【図９】
2007317882.tif 000011
【図１０】
2007317882.tif 000012
【図１１】
2007317882.tif 000013
【図１２】
2007317882.tif 000014
【図１３】
2007317882.tif 000015
【図１４】
2007317882.tif 000016
【図１５】
2007317882.tif 000017
【図１６】
2007317882.tif 000018
【図１７】
2007317882.tif 000019
【図１８】
2007317882.tif 000020
【図１９】
2007317882.tif 000021
【図２０】
2007317882.tif 000022
【図２１】
2007317882.tif 000023
【図２２】
2007317882.tif 000024
【図２３】
2007317882.tif 000025
【図２４】
2007317882.tif 000026
【図２５】
2007317882.tif 000027
【図２６】
2007317882.tif 000028
【図２７】
2007317882.tif 000029
【図２８】
2007317882.tif 000030
【図２９】
2007317882.tif 000031
【図３０】
2007317882.tif 000032
【図３１】
2007317882.tif 000033
【図３２】
2007317882.tif 000034
【図３３】
2007317882.tif 000035
【図３４】
2007317882.tif 000036
【図３５】
2007317882.tif 000037
【図３６】
2007317882.tif 000038
【図３７】
2007317882.tif 000039
【図３８】
2007317882.tif 000040
【図３９】
2007317882.tif 000041
【図４０】
2007317882.tif 000042
【図４１】
2007317882.tif 000043
【図４２】
2007317882.tif 000044