(57)【要約】      （修正有）【課題】半導体チップの回路の微細化に対応した実装基板と、当該実装基板に半導体チップが実装されてなる半導体装置を提供する。【解決手段】接続バンプを有する半導体チップを、フリップチップ実装する実装基板１００であって、前記接続バンプと電気的に接続される、表面に半田がコーティングされた接続パッド１０４と、前記接続パッド１０４の周囲を絶縁する絶縁層１０３と、を有し、前記接続パッド１０４は、表面が前記絶縁層１０３の表面と実質的に同じ高さである第１の領域１０４Ｂと、表面が該第１の領域１０４Ｂより低く形成された、前記接続バンプが接続される第２の領域１０４Ａと、を有することを特徴とする実装基板。【選択図】図５
2007109884.tif 000002
【特許請求の範囲】
【請求項１】
接続バンプを有する半導体チップを、フリップチップ実装する実装基板であって、
前記接続バンプと電気的に接続される、表面に半田がコーティングされた接続パッドと、
前記接続パッドの周囲を絶縁する絶縁層と、を有し、
前記接続パッドは、表面が前記絶縁層の表面と実質的に同じ高さである第１の領域と、表面が該第１の領域より低く形成された、前記接続バンプが接続される第２の領域と、を有することを特徴とする実装基板。
【請求項２】
１つの前記接続パッドに複数の前記第２の領域が形成されていることを特徴とする請求項１記載の実装基板。
【請求項３】
接続バンプを有する半導体チップが、実装基板にフリップチップ実装された構造を有する半導体装置であって、
前記実装基板は、
前記接続バンプと電気的に接続された、表面に半田がコーティングされた接続パッドと、
前記接続パッドの周囲を絶縁する絶縁層と、を有し、
前記接続パッドは、表面が前記絶縁層の表面と実質的に同じ高さである第１の領域と、表面が該第１の領域より低く形成された、前記接続バンプが接続される第２の領域と、を有することを特徴とする半導体装置。
【請求項４】
１つの前記接続パッドに複数の前記第２の領域が形成されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半田は、前記第１の領域より前記第２の領域で厚く形成されていることを特徴とする請求項３または４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップをフリップチップ実装する実装基板、および当該実装基板に半導体チップが実装された半導体装置に関する。
【背景技術】
【０００２】
近年の半導体チップの回路の微細化による高性能化に伴い、半導体チップを実装するための実装基板にも配線の微細化が要求されている。このため、実装基板で半導体チップと接続される部分である、接続パッドの構造については、微細化のための様々な提案がされていた。以下に、まず、従来の典型的な半導体チップの実装基板への実装の例を示し、さらに実装基板側での半導体チップの微細化に対応する構造の例について説明する。
【０００３】
図１Ａ〜図１Ｅは、半導体チップを実装基板にフリップチップ実装する従来の方法を、手順を追って示したものである。図１Ａは、実装基板に実装される、接続バンプ（Ａｕスタッドバンプ）２が形成された、半導体チップ１を示す図である。
【０００４】
図１Ｂに示す工程では、平板を用いて複数の接続バンプ２を押圧し、複数の接続バンプ２の高さを揃える。
【０００５】
次に、図１Ｃに示す工程では、前記半導体チップ１を、接続パッド４が形成された実装基板３に実装する。この場合、前記接続バンプ２が、前記接続パッド４と接触するように半導体チップ１が実装され、前記接続バンプ２と前記接続パッド４の接触部分には、半田よりなる接続部５が盛られて電気的な接続が確実とされるように構成される。
【０００６】
次に、図１Ｄに示す工程では、実装された前記半導体チップ１と、前記実装基板３の間に、アンダーフィル６を浸透させ、さらに図１Ｅに示す工程では、当該アンダーフィル６が前記半導体チップ１と前記実装基板３の間に完全に浸透して、半導体チップの実装が完成する。
【０００７】
上記の半導体チップの実装にあたって、半導体チップの回路（接続バンプ２のピッチ）の微細化が進んだ場合、実装基板３（接続パッド４）の側では、これに対応する必要がある。
【０００８】
例えば、半導体チップの回路の微細化に伴い、半導体チップと実装基板の接続部に用いられる半田が、隣接する接続部に用いられる半田と接触してしまい、回路にショートが発生する確率が大きくなる問題があった。このため、例えば以下に示すような、微細化に対応した実装基板の構造が提案されていた。
【０００９】
図２は、半導体チップの微細化に対応した実装基板の一例である実装基板１０の一部を、模式的に示した斜視図である。
【００１０】
図２を参照するに、前記実装基板１０は、絶縁層３Ａに形成された、半導体チップがフリップチップ接続される接続パッド４Ａが、当該絶縁層３Ａ上に形成されたソルダーレジスト層７の開口部から露出した構造となっている。
【００１１】
半導体チップは、前記接続パッド４Ａにフリップチップ接続される。前記接続パッド４Ａは、幅が小さい第１の領域４ｂと、該第１の領域より幅が大きい、半導体チップの接続バンプが接続される第２の領域４ａとより構成されている。
【００１２】
前記接続パッド４Ａ上には半田（図示せず）がコーティングされ、当該半田が溶融すると、溶融した半田は表面張力により、前記第１の領域４ｂから前記第２の領域４ａに集まるようになる。
【００１３】
このため、前記接続パッド４Ａ上に形成する半田のコーティング層の厚さを薄くすることが可能となり、隣接する接続部の半田のショートの発生を抑制することが可能となっている（特許文献１参照）。
【００１４】
また、図３Ａは、上記の実装基板１０の変形例である、実装基板１０Ａの一部を模式的に示した斜視図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１５】
図３Ａを参照するに、本図に示す実装基板１０Ａは、図２に示した実装基板１０において、前記接続パッド４Ａが前記絶縁層３Ａに埋設されるようにして形成された構造を有しており、当該接続パッド４Ａの表面の高さが、当該絶縁層３Ａの表面の高さと略同じになるように構成されている。
【００１６】
上記の構造を有しているため、溶融した半田が絶縁層側に広がらないようになっている。図３Ｂは、図３ＡのＡ−Ａ’断面図であるが、図３Ｂに示すように、前記実装基板１０Ａでは、前記絶縁層３Ａと前記接続パッド４Ａの半田に対する濡れ性の違いによって、溶融した半田が絶縁層側に広がることが抑制されている。
【００１７】
また、図３Ｃは、図２に示した実装基板１０の断面図であるが、上記の実装基板１０Ａ（図３Ｂ）の場合と比べると、半田の横方向への広がりが発生していることがわかる。一方で、図３Ａ、図３Ｂに示した実装基板１０Ａの場合には、半田の横方向への広がりが抑制され、このために隣接する接続部のショートの発生が抑制される効果があることがわかる（特許文献２参照）。
【特許文献１】特開２０００−７７４７１号公報
【特許文献２】特開２００１−２８４７８３号公報
【特許文献３】特開２００２−３２９７４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、上記の実装基板１０、１０Ａを用いた場合であっても、半導体チップの回路の微細化と、これに伴う実装パッドの微細化、ピッチの狭小化をさらに図る場合、隣接する半田の接触による回路のショートの発生を防ぐことが困難となる場合があった。
【００１９】
特に、上記の接続パッドのピッチが５０μｍ以下となる場合には、上記の方法では半田の短絡によるショートの発生を防止することが困難となる場合があった。
【００２０】
そこで、本発明では、上記の問題を解決した、新規で有用な実装基板、および当該実装基板に半導体チップが実装された半導体装置を提供することを目的としている。
【００２１】
本発明の具体的な課題は、半導体チップの回路の微細化に対応した実装基板と、当該実装基板に半導体チップが実装されてなる半導体装置を提供することである。
【課題を解決するための手段】
【００２２】
本発明の第１の観点では、上記の課題を、接続バンプを有する半導体チップを、フリップチップ実装する実装基板であって、前記接続バンプと電気的に接続される、表面に半田がコーティングされた接続パッドと、前記接続パッドの周囲を絶縁する絶縁層と、を有し、前記接続パッドは、表面が前記絶縁層の表面と実質的に同じ高さである第１の領域と、表面が該第１の領域より低く形成された、前記接続バンプが接続される第２の領域と、を有することを特徴とする実装基板により、解決する。
【００２３】
当該実装基板は、回路が微細化された半導体チップを実装することが可能となる。
【００２４】
また、１つの前記接続パッドに複数の前記第２の領域が形成されていると、回路が微細化された半導体チップの実装が容易になり、好ましい。
【００２５】
また、本発明の第２の観点では、上記の課題を、接続バンプを有する半導体チップが、実装基板にフリップチップ実装された構造を有する半導体装置であって、前記実装基板は、前記接続バンプと電気的に接続された、表面に半田がコーティングされた接続パッドと、前記接続パッドの周囲を絶縁する絶縁層と、を有し、前記接続パッドは、表面が前記絶縁層の表面と実質的に同じ高さである第１の領域と、表面が該第１の領域より低く形成された、前記接続バンプが接続される第２の領域と、を有することを特徴とする半導体装置により、解決する。
【００２６】
当該半導体装置は、回路が微細化された半導体チップを実装することが可能となる。
【００２７】
また、１つの前記接続パッドに複数の前記第２の領域が形成されていると、回路が微細化された半導体チップを実装すること可能になり、好ましい。
【００２８】
また、前記半田は、前記第１の領域より前記第２の領域で厚く形成されていると、接続部の半田が増加する結果、電気的、機械的に確実な接続が得られ、好ましい。
【発明の効果】
【００２９】
本発明によれば、半導体チップの回路の微細化に対応した実装基板と、当該実装基板に半導体チップが実装されてなる半導体装置を提供することが可能になる。
【発明を実施するための最良の形態】
【００３０】
次に、本発明の実施の形態に関して図面に基づき、説明する。
【実施例１】
【００３１】
図４Ａは、本発明の実施例１による実装基板１００の一部を模式的に示した斜視図である。図４Ａを参照するに、本実施例による実装基板１００は、接続バンプが形成された半導体チップをフリップチップ実装（接続）するための配線基板である。前記実装基板１００は、実装される半導体チップの接続バンプと電気的に接続される、表面に半田がコーティングされた接続パッド１０４と、前記接続パッド１０４の周囲を絶縁する絶縁層１０３と、を有している。なお、本図では半田は図示を省略している。
【００３２】
前記接続パッド１０４は、表面が前記絶縁層１０３の表面と実質的に同じ高さである第１の領域１０４Ｂと、表面が該第１の領域１０４Ｂより低く形成された（表面が該絶縁層１０３の表面より低く形成された）、前記接続バンプが接続される第２の領域１０４Ａと、を有することを特徴としている。また、前記第１の領域１０４Ｂの幅と、前記第２の領域１０４Ａの幅は、実質的に同じになるように構成されている。このため、前記接続パッド１０４は、帯状の形状を有する。
【００３３】
前記接続パッド１０４は、平面視した場合には略長方形（短冊状）の形状を有している。また、当該接続パッド１０４の略中央に凹状の前記第２の領域１０４Ａが形成され、該第２の領域１０４Ａの両側には、前記第１の領域１０４Ｂが形成されるよう構成されている。
【００３４】
このため、前記接続パッド１０４上にコーティングされた半田が溶融された場合に、溶融された半田を効率的に半導体チップの接続バンプが接続される前記第２の領域１０４Ａに集めることが可能になっている。このため、先に説明した実装基板１０、または実装基板１０Ａのように、接続パッドの、半導体チップと接続される部分の幅を太くする必要が無い。
【００３５】
このように、本実施例による実装基板１００では、半導体チップに接続される接続パッドの幅を、従来に比べて細くすること、また接続パッドの設置のピッチを狭くすることが可能となっており、このために、半導体チップの回路の微細化、半導体チップの接続バンプのピッチの狭小化に対応した接続パッドを形成して、微細化された回路を有する半導体チップを実装することが可能となっている。
【００３６】
また、前記絶縁層１０３上には、開口部を有するソルダーレジスト層１０７が形成され、前記第２の領域１０４Ａを含む前記接続パッド１０４の一部は、当該開口部より露出するようにして形成されている。
【００３７】
また、図４Ｂは、図４ＡのＢ−Ｂ’断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図４Ｂを参照するに、前記接続パッド１０４上には、半田よりなるコーティング層１０５が形成されている。前記コーティング層１０５は、例えばメッキ法により形成され、例えば厚さが５μｍ程度になるよう、また前記接続パッド１０４上に厚さが略一様となるように形成される。
【００３８】
前記コーティング層１０５を形成した後、前記接続パッド１０４（実装基板１００）を加熱して前記コーティング層１０５を溶融させる（リフローを行う）ことで、前記コーティング層１０５は、図４Ｂに示すように、前記第１の領域１０４Ｂで厚さが薄く、前記第２の領域１０４Ａで該第１の領域１０４Ｂより厚さが厚くなる。すなわち、前記第２の領域１０４Ａでは、半導体チップを実装（接続バンプを接続）するのに好適なコーティング層の厚さとなっている。
【００３９】
例えば、上記の実装基板１００では、前記接続パッドの幅が１０乃至１５μｍ程度、前記接続パッド１０４の設置のピッチが、２０乃至３５μｍ程度の微細なパターンを形成することが可能であり、隣接するパターンが半田でショートすることなく、半導体チップをフリップチップ実装することが可能となっている。
【００４０】
また、前記第１の領域の長ささは、例えば５０乃至１００μｍ程度、前記第２の領域の長さは、例えば、５０μｍ程度とされることが好ましい。
【００４１】
例えば、前記接続パッド１０４は、Ｃｕなどの金属材料により形成され、前記絶縁層１０３は、いわゆるビルドアップ樹脂（エポキシ樹脂、ポリイイミド樹脂など）により、形成することができるが、これらの材料に限定されるものではない。
【００４２】
また、図４Ａでは、実装基板のうち、接続パッドが形成された一部の拡大図を示しているが、接続パッドは、半導体チップの接続バンプに対応して形成され、例えば直方体の半導体チップのパッドが形成される４辺に対応して形成される。
【００４３】
図５は、前記実装基板１００の全体の断面図を模式的に示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、一部説明を省略する。
【００４４】
図５を参照するに、本実施例による実装基板１００は、前記絶縁層１０３に形成された、前記接続パッド１０４に電気的に接続される配線部１０８を有している。前記配線部１０８は、前記実装基板１００の、前記接続パッド１０４が形成された側（以降文中表側）と反対側（以降文中裏側）で、実装される半導体チップと接続対象（マザーボードなど）が接続可能となるように構成されている。
【００４５】
前記配線部１０８は、前記接続パッド１０４と接続されるビアプラグ１０８Ａと、該ビアプラグ１０８Ａに接続される、前記絶縁層１０３の裏側の表面に形成されるパターン配線１０８Ｂとより構成されている。また、前記絶縁層１０３の裏側の表面と、前記パターン配線１０８Ｂの一部、および前記ビアプラグ１０８Ａを覆うように、ソルダーレジスト層１０９が形成されている。
【００４６】
前記ソルダーレジスト層１０９の開口部から露出した前記パターン配線１０８Ｂには、半田よりなるコーティング層１１０が形成されており、当該コーティング層１１０を介して前記配線部１０８がマザーボードなどの接続対象と接続可能に構成されている。
【００４７】
また、図６は、上記の実装基板１００に、半導体チップをフリップチップ実装してなる半導体装置２００を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４８】
図６を参照するに、前記半導体装置２００は、前記実装基板１００に、接続バンプ（Ａｕスタッドバンプ）２０２が形成された半導体チップ２０１が実装された構造を有している。前記第２の領域１０４Ａでは、前記コーティング層１０５が、前記接続バンプ２０２側に盛り上がるように形成されている。これは、溶融した半田が、接続バンプ２０２に濡れる（接触する）ことにより、表面張力によって前記接続バンプ２０２側に集められるためである。このような半導体装置の実装方法に関しては後述する。
【００４９】
上記の半導体装置２００では、半導体チップに接続される接続パッドの幅を、従来に比べて細くすること、また接続パッドの設置のピッチを狭くすることが可能となっており、このために、半導体チップの回路の微細化、半導体チップの接続バンプのピッチの狭小化に対応した接続パッドを形成して、微細化された回路を有する半導体チップを実装することが可能となっている。
【００５０】
次に、上記の実装基板１００の製造方法の一例について、図７Ａ〜図７Ｌに基づき、手順を追って説明する。ただし以下の図中、先に説明した部分には同一の参照符号を付し、一部説明を省略する。
【００５１】
まず、図７Ａに示す工程において、例えばＣｕよりなる支持基板１１１上に、ＮｉまたはＳｎのメッキ層よりなるエッチストップ層１１２を形成する。
【００５２】
次に、図７Ｂに示す工程において、前記エッチストップ層１１２上に、ドライフィルムレジストをラミネートすることでレジスト層を形成し、該レジスト層をフォトリソグラフィ法でパターニングすることで、開口部１１３Ａを有するレジストパターン１１３を形成する。
【００５３】
次に、図７Ｃに示す工程において、前記開口部１１３Ａの前記エッチストップ層１１２上に、例えばメッキ法によりＣｕよりなる接続パッド１０４を形成する。
【００５４】
次に、図７Ｄに示す工程において、前記レジストパターン１１３を剥離した後、例えばエポキシ樹脂、またはポリイイミド樹脂などのいわゆるビルドアップ樹脂よりなる絶縁層１０３を、前記接続パッド１０４を覆うようにして、ラミネートにより形成する。
【００５５】
次に、図７Ｅに示す工程において、例えばＹＡＧレーザなどにより、前記絶縁層１０３に、前記接続パッド１０４に到達するビアホール１０３Ａを形成する。
【００５６】
次に、図７Ｆに示す工程において、例えば、Ｃｕのメッキ法により、前記ビアホール１０３Ａの内壁に前記接続パッド１０４に接続されるビアプラグ１０８Ａと、前記絶縁層１０３上に該ビアプラグ１０８Ａに接続されたパターン配線１０８Ｂとを形成し、前記配線部１０８を形成する。
【００５７】
次に、図７Ｇに示す工程において、エッチングにより前記支持基板１１１および前記エッチストップ層１１２を剥離し、前記接続パッド１０４が露出する状態にする。
【００５８】
次に、図７Ｈに示す工程において、前記絶縁層１０３の裏側の表面に、前記接続パッド１０４を覆うように、ドライフィルムレジストをラミネートすることでレジスト層を形成し、該レジスト層をフォトリソグラフィ法でパターニングすることで、開口部１１４Ａを有するレジストパターン１１４を形成する。また、前記開口部１１４Ａからは、前記接続パッド１０４の一部が露出するようにする。
【００５９】
また、前記配線部１０８の保護のために、前記配線部１０８上にはドライフィルムレジストよりなるレジスト層１１５を形成しておくことが好ましい。
【００６０】
次に、図７Ｉに示す工程において、ウエットエッチングにより、前記開口部１１４Ａより露出した前記接続パッド１０４のエッチング（ハーフエッチング）を行い、該接続パッド１０４の前記第２の領域１０４Ａを形成する。このようにして、前記第２の領域１０４Ａと前記第１の領域１０４Ｂよりなる接続パッド１０４が形成される。
【００６１】
次に、図７Ｊに示す工程において、前記レジストパターン１１４および前記レジスト層１１５を剥離する。
【００６２】
次に、図７Ｋに示す工程において、前記接続パッド１０４を覆うように、開口部１０９Ａを有するソルダーレジスト層１０７を形成する。また、前記開口部１０９Ａからは、前記第２の領域１０４Ａを含む、前記接続パッド１０４の一部が露出するようにする。
【００６３】
同様に、前記配線部１０８を覆うように、開口部１０７Ａを有するソルダーレジスト層１０９を形成する。また、前記開口部１０７Ａからは、前記パターン配線１０８Ｂの一部が露出するようにする。
【００６４】
次に、図７Ｌに示す工程において、前記ソルダーレジスト層１０７から露出した前記接続パッド１０４の表面に、例えばメッキ法により、半田よりなるコーティング層１０５を形成する。同様にして、前記ソルダーレジスト層１０７から露出した前記パターン配線１０８Ｂの表面に、例えばメッキ法により、半田よりなるコーティング層１１０を形成する。さらに、必要に応じて、前記コーティング層１０５のリフローを行うことで、図５で先に説明した実装基板１００を形成することができる。
【００６５】
上記の図７Ａ〜図７Ｌに示した製造方法を用いると、平坦な前記支持基板１１１上に、前記絶縁層１０４と前記接続パッド１０４とを形成し、後の工程において当該支持基板１１１を除去することになる。このため、前記絶縁層１０３の表面と、前記接続パッド１０４の前記第１の領域１０４Ｂの表面とを、容易に実質的に同一平面上に形成することが可能となり、好適である。
【００６６】
次に、上記の実装基板１００に、半導体チップを実装し、図６に示した半導体装置２００を形成する方法について、図８Ａ〜図８Ｅに基づき、手順を追って説明する。ただし以下の図中、先に説明した部分には同一の参照符号を付し、一部説明を省略する。
【００６７】
まず、図８Ａは、先に説明した図７Ｋに示した工程における前記接続パッド１０４近傍の一部拡大図である。本図に示すように、前記接続パッド１０４には、前記絶縁層１０３の表面とその表面の高さが実質的に等しい第１の領域１０４Ｂと、表面が該第１の領域１０４Ｂより低く形成された、半導体装置の接続バンプが接続される第２の領域１０４Ａとが形成されている。また、前記第１の領域１０４Ｂの高さ（厚さ）は、例えば１５μｍ程度、前記第２の領域１０４Ａの高さ（厚さ）は、例えば略６乃至８μｍ程度に形成されている。また、以下の図８Ｂ〜図８Ｃの工程は、先に説明した図７Ｌの工程に対応している。
【００６８】
図８Ｂに示す工程では、前記接続パッド１０４の表面に、半田よりなるコーティング層１０５を形成した状態を示している。本図に示す状態では、前記コーティング層１０５は、前記第１の領域１０４Ｂと、前記第２の領域１０４Ａにおいて、実質的に同じ厚さ（例えば５μｍ程度）に形成される。
【００６９】
次に、図８Ｃに示す工程において、前記接続パッド１０４（実装基板）を加熱し、半田を溶融させる（リフローを行う）ことによって、溶融した半田が前記第２の領域１０４Ａに集まるようにし、前記コーティング層１０５が、前記第１の領域１０４Ｂで薄く、前記第２の領域１０４Ａで該第１の領域より厚くなるようにする。
【００７０】
次に、図８Ｄに示す工程において、前記接続バンプ２０２が前記第２の領域１０４Ａに接触するようにして、前記半導体チップ２０１を前記実装基板１００に実装する。この場合、溶融した半田は、接続バンプ２０２に濡れる（接触する）ことにより、表面張力により、前記第１の領域１０４Ｂより前記第２の領域１０４Ａの前記接続バンプ２０２の側に集まることになる。
【００７１】
次に、図８Ｅに示す工程において、前記半導体チップ２０１と前記実装基板１００の間に、アンダーフィル層２０３を形成し、先に説明した図６に示した半導体装置２００を形成することができる。
【００７２】
また、図９は、図６に示した半導体装置２００を模式的に示した斜視図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、図９では、半導体装置のうち、前記接続パッド１０４と前記接続バンプ２０２が接続されている一部のみの拡大図を示しているが、前記接続パッド１０４と前記接続バンプ２０２が接続される構造は、例えば半導体チップの４辺に対応して形成される。
【００７３】
上記の半導体装置では、例えば前記接続パッド１０４の幅Ｗを１０μｍ、前記接続パッド１０４（前記接続バンプ２０２）のピッチＰを３０μｍとして、微細化された半導体回路に対応した半導体チップを搭載することが可能となっている。
【実施例２】
【００７４】
また、図１０は、本発明の実施例２による実装基板１００Ａを模式的に示す斜視図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。本図は、実施例１の図４に対応している。また、特に説明しない部分は、実施例１の場合と同様とする。
【００７５】
図１０を参照するに、本実施例による実装基板１００Ａでは、１つの接続パッド１０４に、隣接するようにして２つの第２の領域１０４Ａが形成されている。
【００７６】
これは、実装される半導体チップの接続バンプが、いわゆる千鳥状に互い違いに設置されている場合に対応したものである。上記のように、半導体チップの接続バンプが互い違いに設置されていると、当該接続バンプのピッチの狭小化が可能となり、好ましい。この場合、接続パッドの側の第２の領域も、千鳥状に互い違いに設置することも考えられるが、この場合はマスクの位置あわせが困難となるため、上記のように隣接して２つの第２の領域１０４Ａを形成するほうが好ましい。
【００７７】
図１１は、図１０の実装基板に実装される半導体チップに形成されたパッド２０４と、接続バンプ２０２の形成パターンの一例である。図１１に示すように、半導体チップに接続バンプを互い違いに形成した場合であっても、上記の実装基板１００Ａを用いることで当該半導体チップを実装することが可能である。この場合、実施例１の場合と同様に、図７Ａ〜図７Ｌ、図８Ａ〜図８Ｅに示した方法を用いて、実装基板および半導体装置を形成することが可能であることは明らかである。
【００７８】
また、上記の実施例に示した、接続パッド、絶縁層、接続バンプなどを構成する材料、および形成方法はその一例であり、他にも様々な材料、方法を用いて上記の実施例による実装基板、および半導体装置を構成することが可能である。
【００７９】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００８０】
本発明によれば、半導体チップの回路の微細化に対応した実装基板と、当該実装基板に半導体チップが実装されてなる半導体装置を提供することが可能になる。
【図面の簡単な説明】
【００８１】
【図１Ａ】従来の半導体装置の実装方法を示す図（その１）である。
【図１Ｂ】従来の半導体装置の実装方法を示す図（その２）である。
【図１Ｃ】従来の半導体装置の実装方法を示す図（その３）である。
【図１Ｄ】従来の半導体装置の実装方法を示す図（その４）である。
【図１Ｅ】従来の半導体装置の実装方法を示す図（その５）である。
【図２】従来の実装基板を示す図（その１）である。
【図３Ａ】従来の実装基板を示す図（その２）である。
【図３Ｂ】従来の実装基板の断面図（その１）である。
【図３Ｃ】従来の実装基板の断面図（その２）である。
【図４Ａ】実施例１による実装基板を示す斜視図である。
【図４Ｂ】図４Ａの断面図である。
【図５】図４Ａの実装基板の全体の断面図である。
【図６】図５の実装基板に半導体チップを実装した半導体装置の断面図である。
【図７Ａ】図５の実装基板の製造方法を示す図（その１）である。
【図７Ｂ】図５の実装基板の製造方法を示す図（その２）である。
【図７Ｃ】図５の実装基板の製造方法を示す図（その３）である。
【図７Ｄ】図５の実装基板の製造方法を示す図（その４）である。
【図７Ｅ】図５の実装基板の製造方法を示す図（その５）である。
【図７Ｆ】図５の実装基板の製造方法を示す図（その６）である。
【図７Ｇ】図５の実装基板の製造方法を示す図（その７）である。
【図７Ｈ】図５の実装基板の製造方法を示す図（その８）である。
【図７Ｉ】図５の実装基板の製造方法を示す図（その９）である。
【図７Ｊ】図５の実装基板の製造方法を示す図（その１０）である。
【図７Ｋ】図５の実装基板の製造方法を示す図（その１１）である。
【図７Ｌ】図５の実装基板の製造方法を示す図（その１２）である。
【図８Ａ】図６の半導体装置の製造方法を示す図（その１）である。
【図８Ｂ】図６の半導体装置の製造方法を示す図（その２）である。
【図８Ｃ】図６の半導体装置の製造方法を示す図（その３）である。
【図８Ｄ】図６の半導体装置の製造方法を示す図（その４）である。
【図８Ｅ】図６の半導体装置の製造方法を示す図（その５）である。
【図９】図６の半導体装置の斜視図である。
【図１０】実施例２による実装基板の斜視図である。
【図１１】図１０の実装基板に実装する半導体チップのバンプの設置パターンの例である。
【符号の説明】
【００８２】
１００，１００Ａ  実装基板
１０３  絶縁層
１０４  接続パッド
１０４Ａ  第２の領域
１０４Ｂ  第１の領域
１０５  コーティング層
１０７，１０９  ソルダーレジスト層
１０８  配線部
１０８Ａ  ビアプラグ
１０８Ｂ  パターン配線
１１０  コーティング層
１１１  支持基板
１１２  エッチストップ層
１１３，１１４  レジストパターン
１１５  レジスト層
２００  半導体装置
２０１  半導体チップ
２０２  接続バンプ
２０３  アンダーフィル層
【図１Ａ】
2007109884.tif 000003
【図１Ｂ】
2007109884.tif 000004
【図１Ｃ】
2007109884.tif 000005
【図１Ｄ】
2007109884.tif 000006
【図１Ｅ】
2007109884.tif 000007
【図２】
2007109884.tif 000008
【図３Ａ】
2007109884.tif 000009
【図３Ｂ】
2007109884.tif 000010
【図３Ｃ】
2007109884.tif 000011
【図４Ａ】
2007109884.tif 000012
【図４Ｂ】
2007109884.tif 000013
【図５】
2007109884.tif 000014
【図６】
2007109884.tif 000015
【図７Ａ】
2007109884.tif 000016
【図７Ｂ】
2007109884.tif 000017
【図７Ｃ】
2007109884.tif 000018
【図７Ｄ】
2007109884.tif 000019
【図７Ｅ】
2007109884.tif 000020
【図７Ｆ】
2007109884.tif 000021
【図７Ｇ】
2007109884.tif 000022
【図７Ｈ】
2007109884.tif 000023
【図７Ｉ】
2007109884.tif 000024
【図７Ｊ】
2007109884.tif 000025
【図７Ｋ】
2007109884.tif 000026
【図７Ｌ】
2007109884.tif 000027
【図８Ａ】
2007109884.tif 000028
【図８Ｂ】
2007109884.tif 000029
【図８Ｃ】
2007109884.tif 000030
【図８Ｄ】
2007109884.tif 000031
【図８Ｅ】
2007109884.tif 000032
【図９】
2007109884.tif 000033
【図１０】
2007109884.tif 000034
【図１１】
2007109884.tif 000035