(57)【要約】【課題】高速入出力回路の電力送達およびデカップリング用の埋込みコンデンサのアレイを有するパッケージおよびその形成方法を提供する。【解決手段】本発明の一実施形態は、低ノイズの電力供給パッケージを集積回路に提供するデバイスであって、半導体ダイと、入出力電力供給端子と、ディスクリート、平面、およびその組合せから選択された埋込みセラミックコンデンサのアレイとを備え、前記コンデンサは、半導体ダイの影の外周内、半導体ダイの影の部分的外周内、半導体ダイの影の外周付近、およびその組合せから選択された場所に配置されるデバイスを提供する。【選択図】図１
2007116179.tif 000002
【特許請求の範囲】
【請求項１】
低ノイズの電力供給パッケージを集積回路に提供するデバイスであって、
半導体ダイと、
入出力電力供給端子と、
ディスクリート、平面、およびその組合せから選択された埋込みセラミックコンデンサのアレイと
を備え、前記コンデンサは、前記半導体ダイの影の外周内、前記半導体ダイの影の部分的外周内、前記半導体ダイの影の外周付近、およびその組合せから選択された場所に配置されることを特徴とするデバイス。
【請求項２】
前記コンデンサは、前記入出力給電端子に対してできるだけ近くにあることを特徴とする請求項１に記載のデバイス。
【請求項３】
前記コンデンサのアレイは、平行に相互接続され、互いに異なる共振周波数を有するコンデンサから構成されることを特徴とする請求項１または２のいずれかに記載のデバイス。
【請求項４】
互いに異なる共振周波数を有する前記コンデンサは、互いに異なるサイズ、形状、場所、および相互接続であることを特徴とする請求項３に記載のデバイス。
【請求項５】
低ノイズの電力供給パッケージを集積回路に提供するデバイスであって、
ディスクリート、平面およびその組合せから選択された埋込みセラミックコンデンサのアレイを使用することを含み、前記コンデンサは、ダイの影の外周内、ダイの影の部分的外周内、ダイ付近、およびその組合せから選択された場所に配置され、かつ前記コンデンサは、前記コンデンサアレイのインピーダンス対周波数曲線が目標インピーダンス値以下のインピーダンス値をもたらすように定められた、互いに異なる共振周波数を有することを特徴とするデバイス。
【請求項６】
最適化されたコンデンサアレイを設計する方法であって、
ａ．集積回路パッケージ試験構造を構築するステップであって、前記構造は、入出力給電端子、ならびにディスクリート、平面、およびその組合せから選択された埋込みセラミックコンデンサのアレイを含み、前記コンデンサは、ダイの影の外周内、ダイの影の部分的外周内、ダイ付近、およびその組合せから選択された場所に配置され、かつ前記構造は、互いに異なるコンデンサ設計、サイズ、ビア相互接続部および相互接続を含むステップと、
ｂ．前記コンデンサの個々のキャパシタンス値、抵抗値、およびインダクタンス値、ならびにインピーダンス対周波数応答を測定するステップと、
ｃ．複数の前記コンデンサアレイがインピーダンス目標を満足するための、合成のインピーダンス対周波数応答をモデル化するステップと、
ｄ．前記モデル化した結果に基づく構造を作製し試験するステップと
を含むことを特徴とする方法。
【請求項７】
請求項６に記載の方法によって形成されることを特徴とする最適化されたコンデンサアレイ。
【請求項８】
請求項７に記載の前記最適化されたコンデンサアレイを含むことを特徴とするデバイス。
【請求項９】
前記コンデンサアレイは、１つまたは複数の平面コンデンサを含むことを特徴とする請求項６に記載の方法。
【請求項１０】
前記コンデンサは、厚膜、薄膜、およびその組合せから選択された技術を使用して作製されることを特徴とする請求項１に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋込みコンデンサ層のアレイを使用することにより、高速入力／出力（Ｉ／Ｏ）ドライバに対する電力供給およびデカップリングを提供する能力を実証する電子集積回路（ＩＣ）パッケージの、設計、レイアウト、および構造に関する。
【背景技術】
【０００２】
本発明は、デカップリングコンデンサの分野に関する。ＩＣパッケージ上のデカップリングコンデンサは、電圧変動を低減させ、給電を行い、配電の完全性を維持するために、しばしば不可欠である。表面実装技術（ＳＭＴ）デカップリングコンデンサは、それらの大きい導線インダクタンスのために、数百メガヘルツ超のデカップリングを提供できていない。オンチップコンデンサは、それらの小さいキャパシタンスのために、ギガヘルツの周波数でのみ有効である。
【０００３】
高速信号の伝送線を介した伝送の主なボトルネックのうちの１つが、リターン電流を管理することである。リターン経路の不連続があればどこでも、電源／接地系統上のノイズが伝送線に結合してしまう。逆に言えば、電源／接地系統に結合する信号電流があると、電力供給の変動が生じる。リターン経路の不連続は、ＩＣの機能に影響を与え、電磁干渉を生じさせるグラウンドバウンスなど、大きなノイズ源となり得る。不連続は主に、電源／接地プレーンを貫通する信号ビア（signal via）、分割電源プレーンを横切る伝送線、およびスイッチング入出力ドライバによって発生する。デカップリングコンデンサは、電源管理およびリターン電流の取扱いにおおいて、信号伝送系統と配電系統の間の結合を減少させるために不可欠である。デカップリングコンデンサは、リターン経路の不連続に近い場所に配置された場合にのみ有効である。したがって、パッケージまたは基板上の表面実装技術（ＳＭＴ）デカップリングコンデンサは、入出力ドライバおよび受信機に対して、それらの大きい導線インダクタンスのために、数百メガヘルツ超のデカップリングを提供できていない。本発明の主な目的は、パッケージ内で埋込みコンデンサを使用して、入出力デカップリングおよび電力供給を提供することである。埋込みコンデンサは、パッケージの積層内で大きい誘電率をもつ薄い誘電体を使用することによって形成される。
【０００４】
【特許文献１】米国特許第６，３１７，０２３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えばメモリチップと通信するプロセッサに、より高いデジタル帯域幅まで提供するために、入出力線のビット速度が増大している。その結果、入出力線のデカップリングが、重大な問題となってきている。
【課題を解決するための手段】
【０００６】
本発明は、パッケージレベルでの、給電（電力送達）およびＩＣのデカップリングに対する解決策を提供する。本発明は、基板デカップリング方法のいくつかのインダクタンス問題を克服し、必要とされるオンチップキャパシタンスのサイズを低減させることによってチップ上のスペースを節約し、それによって、電源ノイズを低減させ、半導体スイッチング速度要件を満たすのに十分な電流を、特に高電流入力／出力（入出力）ドライバに低コストで供給することによって、デジタルおよびミックスドシグナルシステムの性能を向上させる。本発明は、入出力ドライバの近くの低いインピーダンスの電源／接地系統に、非常に高い周波数まで提供することのできる、コンデンサおよびパッケージを提供する。
【０００７】
本発明の一実施形態は、低ノイズの電力供給パッケージを集積回路に提供するためのデバイスであって、半導体ダイと、入出力電力供給端子と、ディスクリート、平面、およびその組合せから選択された埋込みセラミックコンデンサのアレイとを備え、前記コンデンサは、半導体ダイの影の外周内、半導体ダイの影の部分的外周内、半導体ダイの影の外周付近、およびその組合せから選択された場所に配置されるデバイスを提供する。他の実施形態は、低ノイズの電力供給パッケージをＩＣに提供するためのデバイスであって、コンデンサアレイのインピーダンス対周波数曲線が、電流供給および電流リターン経路において低いインピーダンス値をもたらすように定められた、互いに異なる共振周波数を有する埋込みセラミックコンデンサのアレイを使用することを含むデバイスを提供する。
【０００８】
さらに他の実施形態は、最適化されたコンデンサアレイを設計するための方法であって、ａ）集積回路パッケージ試験構造を構築するステップであって、前記構造は、入出力給電端子、ならびにディスクリート、平面、およびその組合せから選択された埋込みセラミックコンデンサのアレイを含み、前記コンデンサは、ダイの影の外周内、ダイの影の部分的外周内、ダイ付近、およびその組合せから選択された場所に配置され、かつ前記構造は、互いに異なるコンデンサ設計、サイズ、ビア相互接続部および相互接続を含むステップと、ｂ）前記コンデンサの個々のキャパシタンス値、抵抗値、およびインダクタンス値、ならびにインピーダンス対周波数応答を測定するステップと、ｃ）複数の前期コンデンサアレイがインピーダンス目標を満足するための、合成のインピーダンス対周波数応答をモデル化するステップと、ｄ）前記モデル化した結果に基づく構造を作製し試験するステップとを含む方法を提供する。
【０００９】
また、本発明は、上記の方法によって形成される最適化されたコンデンサアレイ、およびその最適化されたコンデンサアレイを備えるデバイスも提供する。
【発明を実施するための最良の形態】
【００１０】
本発明の目的は、十分な給電およびクリーンな電力送達パッケージを高速入出力ドライバに提供するために、電子ＩＣパッケージの構造において埋込みコンデンサアレイを使用することにある。埋込みコンデンサアレイは、パッケージの積層内で大きい誘電率をもつ薄い誘電体を使用することによって形成される。
【００１１】
入出力デカップリングに関する前述の問題を克服するために、入出力ドライバのできるだけ近くにデカップリングコンデンサを配置する必要がある。これにより、信号電流およびそのリターン電流によって形成されるループインダクタンスが低くなり、その結果、電源／接地系統に流入するノイズが減少する。基板上のＳＭＴコンデンサは、それらの大きい導線インダクタンスのために、高い周波数では効果がない。追加できるオンチップキャパシタンスは、チップ上のスペースに制限される。オンチップデカップリングキャパシタンスの量が増加すると、チップのコストおよびサイズが増大する。したがって、パッケージ上の埋込みコンデンサによって、入出力ドライバに対するデカップリングの最適な方法がもたらされる。
【００１２】
入出力ドライバのスイッチング動作に加えて、信号ビアも、リターン経路の不連続を生じさせる。ビアと結合された２本の伝送線の基準面上のリターン電流は、連続している必要がある。そうでない場合は、電流リターン経路の不連続により、電源／接地ノイズが生じる。特に、同時にスイッチングするドライバは、著しい量のノイズを発生させることがあり、このノイズは、同時スイッチングノイズ（ＳＳＮ）と呼ばれる。本発明の一実施形態では、埋込みコンデンサは、ビアホールにできるだけ近く配置され、その結果、リターン電流が最善の方法で管理される。
【００１３】
入出力デカップリング用のパッケージ内の埋込みコンデンサは、少なくともパッケージと同じ大きさの平面コンデンサでもよいし、平行に接続された、より小型のコンデンサから構成されてもよい。どちらのコンデンサタイプでも、信号の完全性を高めるのに役立つ。
【００１４】
本発明は、パッケージレベルでの高速入出力のデカップリングのための解決策を提供する。本発明は、低いインピーダンスの電流リターン経路を提供することにより、高速信号用の基板デカップリング方法のインダクタンス問題を克服する。
【００１５】
本発明の一実施形態では、低ノイズの電力供給パッケージをＩＣに提供するためのデバイスを提供し、それには、前記パッケージに、埋込みセラミックコンデンサのアレイを導入することが含まれる。
【００１６】
本発明の他の実施形態では、埋込みコンデンサアレイを使用して、クリーンな電力送達パッケージを提供する。一実施形態では、埋込みコンデンサアレイは、パッケージの積層内で大きい誘電率をもつ薄い誘電体を使用することによって形成される。他の実施形態では、埋込みコンデンサアレイは、厚膜、薄膜、およびその組合せから選択された技術によって形成される。埋込みコンデンサのアレイは、平行に接続されてもよいし、あるいはその他の場所で個々に接続されてもよく、また、異なる共振周波数を有し、異なるサイズおよび形状であるコンデンサから構成されてもよい。
【００１７】
図１は、埋込みコンデンサ層をもつパッケージの断面図を示している。コンデンサアレイは、ディスクリート、平面、またはディスクリートコンデンサと平面コンデンサの組合せを用いて形成することができる。図２は、パッケージ内の埋込みコンデンサアレイのレイアウトを示している。互いに異なるサイズのコンデンサが、このアレイを構成している。本明細書では、アレイを、要素のグループまたは配列として定義する。本発明では、アレイの要素は、ディスクリートおよび平面の両コンデンサである。
【００１８】
様々なサイズのコンデンサを使用する根本的理由は、各コンデンサに関連したキャパシタンス、等価直列抵抗（ＥＳＲ）、および等価直列インダクタンス（ＥＳＬ）が互いに異なっており、互いに異なる共振周波数に換算されることにある。最適な性能のためには、コンデンサは、入出力給電部のできるだけ近くに配置されるべきである。また、コンデンサをチップの電源／接地はんだボールに接続するビアも、アレイの性能に影響を与える。ビアおよびコンデンサを適切に協調設計することにより、所望のインピーダンスおよび周波数範囲を目標とすることができる。一実施形態では、コンデンサは、チップレベルで電力送達ネットワークの入力インピーダンスの低い目標インピーダンス要件を満たすために、互いに平行に接続される。特定のタイプの使用に必要とされるコンデンサの数は、個々のコンデンサの直列抵抗から決定することができる。直列抵抗を平行結合したものは、目標インピーダンス要件未満となるべきである。コンデンサの周波数応答は、パッケージ内のそのコンデンサの位置に非常に敏感である。
【００１９】
ディスクリートコンデンサは一般に、サイズが０．２５から５ミリメートルの範囲である。一実施形態では、その範囲は、０．５から３ミリメートルである。しかし、ディスクリートまたは平面コンデンサは、考えられるどんなサイズ範囲も可能であることが、当業者には理解されている。
【００２０】
アレイの埋込みコンデンサは、半導体ダイの影の外周内、半導体ダイの影の部分的外周内、半導体ダイの影の外周付近、およびその組合せから選択された場所に配置してよい。埋込みセラミックコンデンサのアレイは、ディスクリートコンデンサ、平面コンデンサ、およびその組合せから選択してよい。一実施形態では、こうした低ＥＳＬコンデンサを、プロセッサの「ダイの影」の入出力領域に配置することができることは重要である。一般に、ダイの影の入出力領域は、ダイの外周またはその付近である。一実施形態では、コンデンサは、入出力給電端子にできるだけ近づける。一実施形態では、これらのコンデンサをダイの影の外部に配置することは、好ましくない。経路の問題を引き起こし、インダクタンスおよび抵抗の増加により、コンデンサの予測された性能を変化させ得るからである。しかし、他の実施形態では、コンデンサは、ダイの影の外部またはダイの影の外周付近に配置してよい。
【００２１】
本明細書では、「ダイの影」を、パッケージのうちの、上部から見たときにダイの占有場所の下に投影される領域として定義する。一般に、コンデンサアレイとダイの間には層が存在する。いくつかの実施形態では、コンデンサのアレイは、「ダイの影」の部分的外部に位置してよく、それでも適切な電力供給およびデカップリングが提供される。技術ノードでは今後、マイクロプロセッサの電力消費量が増加し、それと同時に、供給電圧が増大する。その結果、供給電圧の変動に対するノイズマージンが狭くなる。電力送達ネットワークは、ＩＣに電力供給を行う。不適切に設計された場合、このネットワークは、ＩＣの機能に影響を与え、電磁干渉を生じさせるグラウンドバウンスなど、大きなノイズ源となり得る。供給電圧の変動を低減させるために、チップに近い電力送達ネットワークの入力インピーダンスの大きさは、非常に小さな値に保持する必要がある。この低いインピーダンスは、直流からクロック周波数および入出力データ転送速度の倍数まで維持する必要がある。デカップリングコンデンサは、入出力スイッチング回路に対する給電器としての働きもするので、電力送達ネットワーク中で非常に重要な役割を果たす。デカップリングコンデンサは、低いインピーダンスを提供すべきであり、大きいキャパシタンス、小さい寄生インダクタンス、および小さい寄生抵抗が要求される。（基板上のＳＭＴコンデンサや埋込みコンデンサなど）基板上でどのような技術を使用する場合でも、パッケージの電力供給導線のインダクタンスによって、デカップリングの効果がなくなるおそれがある。これは、オンチップコンデンサを使用しても対処することができない。追加できるオンチップキャパシタンスの量が、チップ上のスペースに限られているからである。このことは、オンチップコンデンサが高速入出力ドライバをデカップリングするのに制限となる。オンチップデカップリングキャパシタンスの量が増加すると、コストおよびチップのサイズが増大する。パッケージ内の埋込みコンデンサアレイは、それらの小さい寄生インダクタンスおよび抵抗、ならびに大きいキャパシタンスにより、十分なデカップリングを提供することができる。基板上のＳＭＴコンデンサよりもインダクタンスが小さいのは、それらがダイまたはチップにより近い位置にあるからである。
【００２２】
本発明のデバイス（またはパッケージ）は、それだけには限らないが、インターポーザ、プリント配線基板、マルチチップモジュール、領域アレイパッケージ、システムオンパッケージ、システムインパッケージなどから選択してよい。
【００２３】
（実施例）
埋込みセラミックコンデンサを含む構造の作製（図１参照）
三菱ガス化学株式会社のＢＴ（ビスマレイミドトリアジン）プリプレグ（ガラス繊維上のＢ段階樹脂、タイプはＧＨＰＬ８３０ＨＳ）の厚さ１００ミクロンの３つの層［１００］を、２枚の平面キャパシタンス積層板（本件特許出願人から市販されているデュポンインテラ（登録商標）ＨＫ１１）に積層した。ＨＫ１１は、両側に３５μｍの銅はく［３００］を有する、厚さ１４μｍの充填ポリイミド［２００］からなる（注：この試験構造は、より複雑な試験媒体（図２）の原型である。その試験媒体では、平面コンデンサ層は、ＰＴＨ（めっきスルーホール）［７５０］に接続され、追加のマイクロビアビルドアップ層（microvia build-up layer）［８５０］（図１に図示されていない金属層Ｍ１、Ｍ２、Ｍ１３、およびＭ１４）が試験構造に追加される）。特許文献１に記載されるように、２枚の銅はく（金属層Ｍ４［５００］およびＭ１０［６００］）上にディスクリートセラミックコンデンサを形成した。それらの金属はくは、厚さ３５μｍの銅であり、誘電性組成物［７００、９００］は、本件特許出願人から市販されているデュポンＥＰ３１０（焼成厚２０μｍ）であり、スクリーン印刷銅電極は、焼成厚５μｍの銅（金属層Ｍ５［８００］およびＭ１１［１５０］、本件特許出願人から市販されているデュポンＥＰ３２０）であった。次に、金属はくＭ４およびＭ１０を、１００μｍのＢＴプリプレグ［４００］とともに、２つの平面コンデンサ層を含む構造の片側の上に載せ、積層した。次に、金属層Ｍ４およびＭ１０に、多層下塗塗装（multilayer bonding coating）を行った。次に、金属層Ｍ４およびＭ１０を、（減法）印刷エッチングフォトリソグラフィプロセスで構築した。次に、３μｍの銅はく［４５０、６５０］を被せたＢＴプリプレグ（１００μｍ）［２５０、３５０］を、両側上の構造に積層した（金属層Ｍ３およびＭ１２）。次に、ブラインドビア（直径１５０μｍのマイクロビア）［５５０］を、Ｍ３およびＭ１２ならびに基礎となるプリプレグ層を貫通して紫外レーザで穴をあけて、金属層Ｍ４およびＭ１０に接続する。次に、標準膨潤（standard swell）および（過マンガン酸塩）化学エッチングと、それに続く無電解銅被着によって、マイクロビアのホール内壁を用意した。金属層Ｍ３およびＭ１２のパターニングならびにマイクロビア中の銅ビルドアップを、セミアディティブめっきプロセス（めっきレジストパターンの適用、１２μｍの銅のめっき、レジストのはく離、ベースの銅のディファレンシャルエッチング）によって実施した。
【００２４】
図３に、金属層Ｍ５およびＭ１１上の埋込みコンデンサのレイアウトが示されている。タイプＡ（図４Ａ〜４Ｃ）、タイプＢ（図５Ａ〜５Ｃ）、およびタイプＣ（図６Ａ〜６Ｃ）の異なる３つのコンデンサ設計が存在する。各タイプに、有効コンデンササイズ（面積）が１ｍｍ２、４ｍｍ２、および９ｍｍ２のコンデンサが存在する。コンデンサの設計では、金属はく電極［１２００］、誘電体［１４００］、およびスクリーン印刷銅電極［１３００］の相対的位置およびサイズが異なる。コンデンサの設計ではさらに、２つの銅電極を絶縁するすき間（clearance）（ギャップ）の設計が異なり、また、埋込みコンデンサを上記の次の金属層に接続するビア［１１００］の場所および数が異なる。サイズが９ｍｍ２のコンデンサでは、タイプＡの設計は４つのビア接続を特徴とし、タイプＢは２８個のビアを有し、タイプＣは５２個のビアを有する。
【００２５】
ビア接続ありおよびビア接続なしでの、個々のコンデンサの電気パラメータ（キャパシタンス、抵抗、インダクタンス）を測定した。個々のコンデンサについてのインピーダンス対周波数応答を測定した。測定された応答曲線を、シミュレーションモデルによって生成された曲線と比較した。次に、そのモデルを使用して、埋込みコンデンサアレイ用の伝統的かつ高度な設計ルールを適用し、いくつかのコンデンサアレイのインピーダンスをシミュレートした。
【００２６】
（結果）
図７は、ビア接続なしでの、サイズが１、４、および９ｍｍ２の、タイプＡ、Ｂ、およびＣのタイプのコンデンサに関するキャパシタンス、抵抗、およびインダクタンスの測定値をまとめたものである。この図は、予想されるように、キャパシタンスはサイズとともに増加し、設計タイプによって変わらないことを示している。ビア接続なしでの、全３つのタイプのインダクタンス値は、かなり類似している。図８は、ビア接続ありでの、タイプＡ、Ｂ、およびＣのコンデンサに関する同じパラメータを示している。このデータは、コンデンサのタイプ、ならびにビアの数およびビアの場所が、コンデンサの抵抗およびインダクタンスに大きく影響を与えることを示している。
【００２７】
図９Ａおよび９Ｂは、図７および８で番号が付けられた、ビア接続ありおよびビア接続なしでの、２つのコンデンサタイプに関するインピーダンス対周波数応答曲線の一例を示している。この図は、ビア接続の結果生じる共振周波数偏移を示している。
【００２８】
図１０Ａおよび１０Ｂは、異なるサイズの２つのコンデンサタイプに関する、測定された周波数応答曲線（実線）とモデル化された応答曲線（破線）の間の良好な相関関係を示している。
【００２９】
図１１Ａおよび１１Ｂは、平面コンデンサ層の構造を示している。上面図に、スルーホール相互接続が示されている。
【００３０】
図１２は、スルーホールインダクタンスの寄与ありおよび寄与なしでの、平面コンデンサに関する平面コンデンサインピーダンス対周波数応答曲線のシミュレーションを示している。
【００３１】
図１３は、コンデンサ間の最小間隔が５００μｍの伝統的な設計ルールを適用する、６４個のディスクリート埋込みコンデンサのアレイに関するモデル化結果を示している。コンデンサアレイ応答曲線が、中周波域で、かなり均一な低いインピーダンス値をもたらすように、互いに異なるサイズおよび互いに異なる共振周波数のコンデンサを選択した。水平線は、１００ＭＨｚから１ＧＨｚの範囲で実現されたインピーダンスを示しており、そのインピーダンスを、２００７年向けＩＴＲＳロードマップによるより低いインピーダンス要件の０．７ｍΩと比較している。
【００３２】
図１４は、最適化された電極領域のオーバラップを有する、サイズが１．１５から２．５ｍｍ２のコンデンサのアレイにとってより要求の厳しい間隔設計ルールを適用することにより、中周波域で、２００７年目標インピーダンス要件が達成されることを示している。
【００３３】
図１５Ａは、ディスクリートコンデンサおよび平面コンデンサへの相互接続用の、平面コンデンサ層［１５００］、ディスクリートコンデンサ［１６００］、およびマイクロビア層［８５０］を示す代表的なパッケージの断面図を示している。
【００３４】
図１５Ｂは、ＩＣ［１７００］およびスルーホールビア接続に対して異なる場所でアレイに配列された、様々なディスクリートコンデンササイズの個々のコンデンサ［１８００］からなるコンデンサアレイの一例を示している。
【００３５】
図１６は、電源プレーン（２０００）から分離された、比誘電率３．８をもつ３８ミクロン厚基板上の、１００本の非結合伝送線（２０３０）に関するシミュレーションモデルを示している。伝送線は、間隔１０ミル（０．２５４ｍｍ）、長さ１５ｍｍ、幅２．８２ミル（０．０７１６２８ｍｍ）であり、各線は、電源プレーンおよび接地プレーンに対して、９９オームの抵抗器（２０４０）で終端されている（５０オームの線終端）。１つのケースでは、電源プレーンは、接地プレーン（２０１０）とは反対側の、厚さ１４ミクロンの基板上にある。基板は、比誘電率３．８および損失正接０．０２を有する。別のケースでは、電源プレーンは、比誘電率１１および損失正接０．０２をもつ接地プレーンとは反対側の、厚さ１４ミクロンの基板上にある。パルス幅８０ｐｓならびに立ち上り時間および立ち下り時間２０ｐｓをもつ５ＧＨｚの方形波ビットストリームを生成する出力ドライバ（２０２０）を使用して、全１００本の伝送線を駆動し、中央に位置する伝送線の「アイ（eye）」パターン応答を得た。図１７Ａは、誘電率３．８をもつ電源プレーン基板を用いた第１のケースでのアイパターンを示しており、その場合、アイ開口部の高さは２．４７９９Ｖである。図１７Ｂは、同じ条件で、誘電率１１をもつ電源プレーン基板を用いた第２のケースでの応答を示している。アイ開口部の高さは２．６９２９Ｖであり、第１のケースに比べて著しい改善である。線の間の間隔を３ミル（０．０７６２ｍｍ）に変更し、その結果、５０個の結合線対となった。それ以外のすべての条件を同じにして、アイパターン応答を得た。図１８Ａは、電源プレーン基板誘電率が３．８であるケースでの応答を示しており、図１８Ｂは、電源プレーン基板誘電率が１１での応答を示している。より大きい誘電率の電源プレーン基板では、アイパターン応答が改善される。
【００３６】
図１９は、同時スイッチングノイズ（ＳＳＮ）の分析のための、平面電源プレーン基板に加えて、ディスクリートデカップリングコンデンサを含む構成での、シミュレーションモデルを示している。このシミュレーションモデルは、電源プレーン（２２００）から分離された比誘電率３．８をもつ厚さ３８ミクロンの基板上に、５０本の結合伝送線（２２３０）対を有した。これらの伝送線は、間隔３ミル（０．０７６２ｍｍ）、長さ１５ｍｍ、幅２．８２ミル（０．０７１６２８ｍｍ）であり、各線は、電源および接地プレーンに対して９９オームの抵抗器（２２４０）で終端されている（５０オームの線終端）。場合によっては、電源プレーンは、接地プレーン（２２１０）とは反対側の、厚さ１４ミクロンの基板上にある。基板は、比誘電率３．８および損失正接０．０２を有する。また、場合によっては、電源プレーンは、比誘電率１１および損失正接０．０２をもつ、接地プレーンとは反対側の、厚さ１４ミクロンの基板上にある。パルス幅８０ｐｓならびに立ち上り時間および立ち下り時間２０ｐｓをもつ５ＧＨｚの正方形波ビットストリームを生成する出力ドライバ（２２２０）を使用して、全１００本の伝送線を同時に駆動し、電源プレーン上に生成されるノイズ電圧を得た。コンデンサのタイプ、すなわちＳＭＴまたは埋込みディスクリート、および量のバリエーションを分析した。コンデンサは、領域（２２６０）内で、ドライバに、あるいは伝送線の終端付近に配置した。
【００３７】
図２０は、５０対の結合線（２３００）、合計１００線を示す構成の上面図である。２５個のＳＭＴコンデンサを、伝送線のドライバ端に１線対おきに配置し、線対１（２３１０）で始まり、次に線対３（２３２０）で、さらに線対５０（２３３０）で終わるようにした。平面電源プレーン基板は、誘電率３．８を有した。各コンデンサは、キャパシタンス１００ｎＦ、等価直列インダクタンス（ＥＳＬ）約２０５ｐＨ、および等価直列抵抗（ＥＳＲ）１００ミリオームを有した。パルス幅８０ｐｓならびに立ち上り時間および立ち下り時間２０ｐｓをもつ５ＧＨｚの正方形波ビットストリームを使用して、全１００本の伝送線を同時に駆動し、電源プレーンにかかるノイズ電圧を測定した。これを、それぞれがキャパシタンス１ｎＦ、等価直列インダクタンス（ＥＳＬ）約３３ｐＨ、および等価直列抵抗（ＥＳＲ）９ミリオームを有する埋込みディスクリートコンデンサに対して繰り返した。この構成の平面電源プレーン基板は、誘電率１１を有した。図２１Ａは、平面電源プレーン基板誘電率３．８をもつ２５個のＳＭＴコンデンサでの、電源プレーン上の電圧変化を示している。図２１Ｂは、平面電源プレーン基板誘電率１１をもつ２５個の埋込みディスクリートコンデンサでの、電源プレーン上の電圧変化を示している。埋込みコンデンサおよびより大きい誘電率の平面電源プレーン基板を使用することで、出力ドライバの同時スイッチングによって生じる電源プレーンノイズが著しく減少した。
【００３８】
埋込みコンデンサ構成と同等なノイズ減少を生じるようなＳＭＴコンデンサの数を決定するために、追加のＳＭＴコンデンサをモデルに追加した。５０個、７５個、および１００個のＳＭＴコンデンサをモデル化した。５０個のコンデンサ構成は、すべての線対のドライバ終端にコンデンサを配置することによって実現した。７５個のコンデンサ構成は、１線対おきに第２の１列のコンデンサを追加することによって実現し、１００個のコンデンサ構成は、図２２に示されている２×５０のアレイを生成するようにコンデンサを追加することによって実現した。この図では、伝送線対（２４００）は、伝送線の１番目の対（２４１０）から５０番目の対（２４２０）までのドライバ終端にコンデンサを有する。
【００３９】
図２３Ａは、５０個のＳＭＴコンデンサおよび平面基板誘電率３．８での、電源プレーン上の電圧変化を示している。図２３Ｂは、７５個のＳＭＴコンデンサおよび平面基板誘電率３．８での、電源プレーン上の電圧変化を示し、図２３Ｃは、１００個のＳＭＴコンデンサおよび平面基板誘電率３．８での、電源プレーン上の電圧変化を示している。全３つのＳＭＴコンデンサ構成では、図２１Ｂに示されている２５個のコンデンサおよび電源プレーン誘電率１１を用いた埋込みディスクリートコンデンサ構成よりも、出力ドライバの同時スイッチングによる電源プレーンノイズがより大きくなる。
【００４０】
「ダイの影」は、パッケージのうちの、上部から見たときに半導体ダイの占有場所の下に投影される領域として定義される。図２４は、パッケージ（２９００）上のダイ（２９１０）の上面平面図である。ダイのコア論理回路セクションは一般に、塗りつぶし領域２９２０として示され、ダイの入出力回路は一般に、網掛け領域（２９３０）内の、ダイの外周付近に位置する。この例における「ダイの影」は、２９１０で定義される領域の下位層上への投影となる。図２５は、はんだボール（２８１０）を使用してパッケージ基板の一部分上に実装されたダイ（２８００）の断面図である。パッケージ基板は、２８２０や２８３０など、多数の層からなってよく、その場合、こうした層は、相互接続誘電層またはコンデンサ層でよい（図１も参照のこと）。ダイの下のコンデンサ層上の領域２８４０は、「ダイの影」の領域、すなわちコア論理回路または入出力デカップリングコンデンサ用のコンデンサの好ましい場所である。
【図面の簡単な説明】
【００４１】
【図１】試験構造の積層を示す図である。
【図２】試験媒体の積層構造を示す図である。
【図３】金属層［１５０］および［８００］上のコンデンサのパターンを示す図である。
【図４Ａ】コンデンサタイプＡを示す図である。
【図４Ｂ】コンデンサタイプＡを示す図である。
【図４Ｃ】コンデンサタイプＡを示す図である。
【図５Ａ】コンデンサタイプＢを示す図である。
【図５Ｂ】コンデンサタイプＢを示す図である。
【図５Ｃ】コンデンサタイプＢを示す図である。
【図６Ａ】コンデンサタイプＣを示す図である。
【図６Ｂ】コンデンサタイプＣを示す図である。
【図６Ｃ】コンデンサタイプＣを示す図である。
【図７】ビアなしでのコンデンサパラメータを示す図表である。
【図８】ビアありでのコンデンサパラメータを示す図表である。
【図９Ａ】ビアありおよびビアなしでの測定結果を示すグラフである。
【図９Ｂ】ビアありおよびビアなしでの測定結果を示すグラフである。
【図１０Ａ】コンデンサ４および７のモデル対測定の相関関係を示すグラフである。
【図１０Ｂ】コンデンサ４および７のモデル対測定の相関関係を示すグラフである。
【図１１Ａ】平面コンデンサを示す図である。
【図１１Ｂ】平面コンデンサを示す図である。
【図１２】平面コンデンサの周波数応答をモデル化するグラフである。
【図１３】コンデンサアレイでの目標インピーダンスを示す図である。
【図１４】可変コンデンササイズでの目標インピーダンスを示す図である。
【図１５Ａ】埋込みコンデンサアレイを用いるパッケージの積層に含まれる、平面コンデンサおよびディスクリートコンデンサを示す図である。
【図１５Ｂ】埋込みコンデンサアレイのレイアウトを示す図である。
【図１６】非結合伝送線用のシミュレーションモデルを示す図である。
【図１７Ａ】２つの電源プレーン基板誘電率に対する、非結合線のアイダイアグラムの比較を示す図である。
【図１７Ｂ】２つの電源プレーン基板誘電率に対する、非結合線のアイダイアグラムの比較を示す図である。
【図１８Ａ】２つの電源プレーン基板誘電率に対する、結合線のアイダイアグラムの比較を示す図である。
【図１８Ｂ】２つの電源プレーン基板誘電率に対する、結合線のアイダイアグラムの比較を示す図である。
【図１９】デカップリングコンデンサの場所および同時スイッチングノイズ（ＳＳＮ）応答の場所を示す、結合伝送線に関するシミュレーションモデルを示す図である。
【図２０】シミュレーションモデル中のディスクリート入出力デカップリングコンデンサ、入出力ドライバ、および伝送線の場所を示す図である。
【図２１Ａ】ある１つの平面電源プレーン基板誘電率での、表面実装技術（ＳＭＴ）ディスクリートコンデンサにおける、同時スイッチングノイズ（ＳＳＮ）応答を示す図である。
【図２１Ｂ】ある１つの平面電源プレーン基板誘電率での、埋込みディスクリートコンデンサにおける、同時スイッチングノイズ（ＳＳＮ）応答を示す図である。
【図２２】シミュレーションモデル中の信号伝送線に対する、５０個のデカップリングコンデンサの場所を示す図である。
【図２３Ａ】多数のＳＭＴディスクリートコンデンサおよび誘電率３．８をもつ平面基板における、ＳＳＮ応答を示す図である。
【図２３Ｂ】多数のＳＭＴディスクリートコンデンサおよび誘電率３．８をもつ平面基板における、ＳＳＮ応答を示す図である。
【図２３Ｃ】多数のＳＭＴディスクリートコンデンサおよび誘電率３．８をもつ平面基板における、ＳＳＮ応答を示す図である。
【図２４】ダイ領域、入出力領域、およびコア論理回路領域を含むパッケージの詳細な平面図である。
【図２５】「ダイの影」を示す、パッケージ上のダイの断面図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２４】
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【図２５】
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