(57)【要約】【課題】  複数の送信部と受信部の間に配線される信号線の数を削減する。複数の送信部から送信される信号を受信部で同時に受信する。【解決手段】  複数の送信部は、複数の論理値に対応する複数の電流をそれぞれ生成し、共通信号線に伝える。共通信号線は、送信部により生成された電流を合成し、合成電流として受信部に伝える。受信部は、送信部により生成された論理値を合成電流に応じて復元する。送信部が論理値に対応して生成する電流の値は、互いに異なるため、合成電流の値は、論理値の組み合わせ毎に変えることが可能である。したがって、受信部は、合成電流に基づいて、各送信部が出力する論理値を復元できる。換言すれば、送信部から送信される信号を共通信号線を用いて同時に受信できる。この結果、送信部と受信部の間に配線される信号線の数を削減できる。【選択図】    図１
2007116425.tif 000002
【特許請求の範囲】
【請求項１】
複数の論理値に対応する複数の電流をそれぞれ生成する複数の送信部と、
前記送信部に接続され、前記送信部により生成された電流を合成し、合成電流を生成する共通信号線と、
前記共通信号線に接続され、前記送信部により生成された論理値を前記合成電流に応じて復元する受信部とを備え、
前記送信部が論理値に対応して生成する電流の値は、互いに異なることを特徴とする信号インタフェース。
【請求項２】
請求項１記載の信号インタフェースにおいて、
前記受信部は、既知の論理値に対応して各送信部により生成された電流の値と、既知の論理値に対応する電流の期待値との差を示す補正信号を生成する受信補正部を備え、
前記各送信部は、生成する電流の値を期待値に合わせるために、前記受信部からの前記補正信号に応じて生成する電流を補正する送信補正部を備えていることを特徴とする信号インタフェース。
【請求項３】
請求項１記載の信号インタフェースにおいて、
前記受信部は、前記送信部にそれぞれ対応して復元された論理値を、互いに独立した出力線に同時に出力するアービタを備えていることを特徴とする信号インタフェース。
【請求項４】
請求項１記載の信号インタフェースにおいて、
前記受信部は、前記送信部にそれぞれ対応して復元された論理値の出力順を判定し、論理値を判定した順に共通の出力線に出力する出力部を備えていることを特徴とする信号インタフェース。
【請求項５】
請求項１記載の信号インタフェースにおいて、
前記送信部は、半導体メモリ内にそれぞれ形成され、半導体メモリのメモリセルから読み出されるデータ信号の論理値に対応する電流を生成し、
前記受信部は、前記データ信号を受信するために半導体メモリのアクセスを制御するコントローラ内に形成されていることを特徴とする信号インタフェース。
【請求項６】
請求項１記載の信号インタフェースにおいて、
前記送信部は、半導体メモリをアクセスするコントローラ内にそれぞれ形成され、前記半導体メモリをアクセスするためのアクセス信号の論理値に対応する電流を生成し、
前記受信部は、前記アクセス信号を受信するために半導体メモリ内に形成されていることを特徴とする信号インタフェース。
【請求項７】
請求項６記載の信号インタフェースにおいて、
アクセス信号は、前記半導体メモリのメモリセルを指定するためのアドレス信号であることを特徴とする信号インタフェース。
【請求項８】
請求項１記載の信号インタフェースにおいて、
前記送信部は、半導体メモリをアクセスするコントローラ内にそれぞれ形成され、前記半導体メモリに書き込むデータ信号の論理値に対応する電流を生成し、
前記受信部は、前記データ信号を受信するために半導体メモリ内に形成されていることを特徴とする信号インタフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の送信部から送信される信号を受信部で受信する信号インタフェースに関する。
【背景技術】
【０００２】
送信部から受信部へのデータの伝送レートを、データ線の数を増やすことなく上げる手法として、多値データに応じてデータ線に供給する電流値を変える手法が提案されている（例えば、特許文献１、２参照）。
【特許文献１】特開２００１−１５６６２１号公報
【特許文献２】特開２００２−１５２０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来、複数の送信部から１つの受信部に信号を伝送する場合、送信部毎に信号線を配線する必要があり、信号線の数が多くなってしまう。また、信号線を共通の信号線を用いて送信する場合、信号の衝突を防止するために、信号線の使用権を決めるアービトレーションを行う必要がある。このように、共通の信号線を用いて信号の伝送を同時に行う手法は提案されていない。
【０００４】
本発明の目的は、送信部と受信部の間に配線される信号線の数を削減することにある。
【０００５】
本発明の別の目的は、複数の送信部から送信される信号を受信部で同時に受信することにある。
【課題を解決するための手段】
【０００６】
本発明の一形態では、複数の送信部は、複数の論理値に対応する複数の電流をそれぞれ生成し、共通信号線に伝える。共通信号線は、送信部により生成された電流を合成し、合成電流として受信部に伝える。受信部は、送信部により生成された論理値を合成電流に応じて復元する。送信部が論理値に対応して生成する電流の値は、互いに異なるため、合成電流の値は、論理値の組み合わせ毎に変えることが可能である。したがって、受信部は、合成電流に基づいて、各送信部が出力する論理値を復元できる。換言すれば、送信部から送信される信号を共通信号線を用いて同時に受信できる。この結果、送信部と受信部の間に配線される信号線の数を削減できる。また、信号の伝送レートを向上できる。
【０００７】
本発明の一形態における好ましい例では、受信部の受信補正部は、既知の論理値に対応して各送信部により生成された電流の値と、既知の論理値に対応する電流の期待値との差を示す補正信号を生成する。各送信部の送信補正部は、生成する電流の値を期待値に合わせるために、受信部からの補正信号に応じて生成する電流を補正する。送信部は、受信部の受信状況に応じて最適な電流を生成できる。したがって、受信部により誤った論理値が復元されることを防止できる。
【０００８】
本発明の一形態における好ましい例では、受信部の出力部は、送信部にそれぞれ対応して復元された論理値を、互いに独立した出力線に同時に出力する。同時に受信した複数の信号を並列に出力できるため、受信部での次の受信動作を早く開始でき、信号の受信レートを向上できる。
【０００９】
本発明の一形態における好ましい例では、受信部のアービタは、送信部にそれぞれ対応
して復元された論理値の出力順を判定し、論理値を判定した順に共通の出力線に出力する。共通の出力線を形成することで、出力線の配線領域を削減でき、システムコストを削減できる。
【００１０】
本発明の一形態における好ましい例では、送信部は、半導体メモリ内にそれぞれ形成され、半導体メモリのメモリセルから読み出されるデータ信号の論理値に対応する電流を生成する。受信部は、データ信号を受信するために半導体メモリのアクセスを制御するコントローラ内に形成されている。読み出しデータ線（共通信号線）を複数の半導体メモリで共通に使用できるため、読み出しデータ線の数を削減できる。一般に、半導体メモリのデータ線は、他の種類の信号線に比べて本数が多いため、信号線の削減効果は大きい。この結果、システムコストを削減できる。
【００１１】
本発明の一形態における好ましい例では、送信部は、半導体メモリをアクセスするコントローラ内にそれぞれ形成され、半導体メモリをアクセスするためのアクセス信号の論理値に対応する電流を生成する。受信部は、アクセス信号を受信するために半導体メモリ内に形成されている。アクセス信号線（共通信号線）を複数のコントローラで共通に使用できるため、アクセス信号線の数を削減できる。この結果、システムコストを削減できる。
【００１２】
本発明の一形態における好ましい例では、アクセス信号は、半導体メモリのメモリセルを指定するためのアドレス信号である。一般に、アドレス信号線は、他の種類の信号線に比べて本数が多いため、信号線の削減効果は大きい。
【００１３】
本発明の一形態における好ましい例では、送信部は、半導体メモリをアクセスするコントローラ内にそれぞれ形成され、半導体メモリに書き込むデータ信号の論理値に対応する電流を生成する。受信部は、データ信号を受信するために半導体メモリ内に形成されている。書き込みデータ信号線（共通信号線）を複数のコントローラで共通に使用できるため、書き込みデータ信号線の数を削減できる。一般に、半導体メモリのデータ線は、他の種類の信号線に比べて本数が多いため、信号線の削減効果は大きい。この結果、システムコストを削減できる。
【発明の効果】
【００１４】
本発明では、複数の送信部から伝送される信号を共通信号線を用いて同時に受信でき、送信部と受信部の間に配線される信号線の数を削減できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。
【００１６】
図１は、本発明の信号インタフェースの第１の実施形態を示している。信号インタフェースは、例えば、携帯機器に実装されるシステムメモリＳＹＳＭの一部として実現されている。具体的には、信号インタフェースは、ＲＯＭ１に形成される送信部ＴＲ１、ＲＯＭ２に形成される送信部ＴＲ２、メモリコントローラＭＣＮＴに形成される受信部ＲＣＶ、および送信部ＴＲ１−２と受信部ＲＣＶとを接続するデータ線ＤＴ０−１５（共通信号線）により構成されている。システムメモリＳＹＳＭは、ＲＯＭ１−２およびメモリコントローラＭＣＮＴを有し、１つの半導体チップとして形成されている。システムメモリＳＹＳＭは、メモリコントローラＭＣＮＴを介して携帯機器のシステムバスＳＢＵＳ１に接続されている。システムバスＳＢＵＳ１には、携帯機器の動作を制御するとともに、ＲＯＭ１、ＲＯＭ２をそれぞれアクセスするＭＰＵ１、ＭＰＵ２が接続されている。
【００１７】
ＲＯＭ１は、例えば、マスクＲＯＭであり、ＭＰＵ１が実行するプログラムが格納されている。ＲＯＭ２は、例えば、ＮＯＲタイプのフラッシュメモリであり、ＭＰＵ２が実行するプログラムが格納されている。ＲＯＭ２は、電気的にプログラムの書き換えが可能である。ＲＯＭ２への書き込み動作では、メモリコントローラＭＣＮＴは、データ線ＤＴ０−１５に高電圧レベル（高論理レベル）または低電圧レベル（低論理レベル）を出力する。ＲＯＭ２は、データ線ＤＴ０−１５の電圧レベルをデータの論理値として受信し、受信した論理値をメモリセルに書き込む。図１では、ＲＯＭ２の書き込み動作に関係する回路は、記載を省略している。
【００１８】
メモリコントローラＭＣＮＴは、ＲＯＭ１からプログラムを読み出すときに、チップセレクト信号／ＣＳ１およびアウトプットイネーブル信号／ＯＥを低論理レベルに活性化し、データを読み出すメモリセルを示すアドレス信号ＡＤ１を出力する。メモリコントローラＭＣＮＴは、ＲＯＭ２からプログラムを読み出すときに、チップセレクト信号／ＣＳ２およびアウトプットイネーブル信号／ＯＥを低論理レベルに活性化し、データを読み出すメモリセルを示すアドレス信号ＡＤ２を出力する。データ信号ＤＴ０−１５およびアウトプットイネーブル信号／ＯＥは、ＲＯＭ１−２に共通の信号である。
【００１９】
メモリコントローラＭＣＮＴは、後述するように、ＲＯＭ１−２を同時に読み出しアクセスすることが可能である。ＲＯＭ１−２は、アクセスされたとき、図示しないメモリセルから読み出したプログラムデータの論理値に応じて、データ線ＤＴ０−１５に電流をそれぞれ生成する。ＲＯＭ１−２が同時にアクセスされたとき、生成された電流は、データ線ＤＴ０−１５上で合成され、合成電流としてメモリコントローラＭＣＮＴの受信部ＲＣＶに伝えられる。受信部ＲＣＶは、合成電流に応じてＲＯＭ１−２から読み出された論理値（プログラムデータ）をそれぞれ復元する。受信部ＲＣＶは、復元したプログラムデータを、システムバスＳＢＵＳ１（出力線）を介してＭＰＵ１−２にそれぞれ出力する出力部ＤＯＵＴ（図２に示す）を有している。なお、システムバスＳＢＵＳ１は、ＭＰＵ１−２用の互いに独立なデータ線を有している。このため、出力部ＤＯＵＴは、ＲＯＭ１−２からそれぞれ読み出されたプログラムデータを、同時にシステムバスＳＢＵＳ１に出力できる。
【００２０】
このように、本発明では、共通のデータ線ＤＴ０−１５を用いて、ＲＯＭ１−２から読み出される互いに異なるデータを同時に受信できる。このため、データ線ＤＴ０−１５の本数を削減できる。一般に、ＲＯＭ１−２のデータ線は、８ビットまたは１６ビットであり、チップセレクト信号／ＣＳなどの制御信号のビット数に比べて多い。このため、信号線の削減効果は大きい。
【００２１】
図２は、図１に示した信号インタフェースの詳細を示している。図において、ｎＭＯＳトランジスタの脇に記した数値は、ゲート幅の比を示している。上述したように、本発明の信号インタフェースは、ＲＯＭ１の送信部ＴＲ１、ＲＯＭ２の送信部ＴＲ２、メモリコントローラＭＣＮＴの受信部ＲＣＶおよびデータ線ＤＴ０−１５により構成されている。図２では、データ線ＤＴ０に対応する回路のみを記載している。データ線ＤＴ１−１５に対応する回路も図２と同じである。
【００２２】
送信部ＴＲ１は、ゲート幅が１：２の比を有するｎＭＯＳトランジスタＮＭ１、ＮＭ２と、ゲートに電源線ＶＤＤが接続されたｎＭＯＳトランジスタＮＭ３とを有している。ｎＭＯＳトランジスタＮＭ３は、高抵抗として作用し、データ線ＤＴ０がフローティングになることを防止している。ｎＭＯＳトランジスタＮＭ３のゲート幅の比は、例えば、”０．１”である。
【００２３】
ｎＭＯＳトランジスタＮＭ１−３は、互いに同じチャネル長を有している。このため、ｎＭＯＳトランジスタＮＭ２は、ｎＭＯＳトランジスタＮＭ１の２倍の電流駆動能力を有する。ｎＭＯＳトランジスタＮＭ１−２のゲートは、ＲＯＭ１の内部で生成されるデータ制御信号ＨＩ１、ＬＯ１をそれぞれ受けている。
【００２４】
データ制御信号ＬＯ１は、ＲＯＭ１のメモリセルから読み出されるデータの論理値が低論理レベルのときに、低論理レベルから高論理レベルに変化する。このとき、ｎＭＯＳトランジスタＮＭ１がオンし、ｎＭＯＳトランジスタＮＭ１を介してデータ線ＤＴ０から接地線ＶＳＳに電流ｉが流れる。ここで、”電流ｉ”は、ゲート幅が”１”のｎＭＯＳトランジスタＮＭ１のオン電流である。オン電流は、ゲート幅に比例する。
【００２５】
データ制御信号ＨＩ１は、ＲＯＭ１のメモリセルから読み出されるデータの論理値が高論理レベルのときに、低論理レベルから高論理レベルに変化する。このとき、ｎＭＯＳトランジスタＮＭ２がオンし、ｎＭＯＳトランジスタＮＭ２を介してデータ線ＤＴ０から接地線ＶＳＳに電流２ｉが流れる。このように、ＲＯＭ１からのデータの出力時、データの論理値に応じてデータ制御信号ＨＩ１、ＬＯ１のいずれかが高論理レベルに変化する。
【００２６】
送信部ＴＲ２は、ｎＭＯＳトランジスタＮＭ４、ＮＭ５のゲート幅がｎＭＯＳトランジスタＮＭ１−２と異なることを除き、送信部ＴＲ１と同じである。ｎＭＯＳトランジスタＮＭ４−５は、ｎＭＯＳトランジスタＮＭ１−２と同じチャネル長を有している。ｎＭＯＳトランジスタＮＭ４は、ｎＭＯＳトランジスタＮＭ１の５倍の電流駆動能力を有する。ｎＭＯＳトランジスタＮＭ５は、ｎＭＯＳトランジスタＮＭ１の８倍の電流駆動能力を有する。ｎＭＯＳトランジスタＮＭ６は、ｎＭＯＳトランジスタＮＭ１と同じサイズであり、高抵抗として作用する。
【００２７】
ｎＭＯＳトランジスタＮＭ４−５のゲートは、ＲＯＭ２の内部で生成されるデータ制御信号ＨＩ２、ＬＯ２をそれぞれ受けている。ＲＯＭ２のメモリセルから読み出されるデータの論理値が低論理レベルのときに、データ制御信号ＬＯ２が高論理レベルに変化する。このとき、ｎＭＯＳトランジスタＮＭ４がオンし、ｎＭＯＳトランジスタＮＭ４を介してデータ線ＤＴ０から接地線ＶＳＳに電流５ｉが流れる。ＲＯＭ２のメモリセルから読み出されるデータの論理値が高論理レベルのときに、データ制御信号ＨＩ２が高論理レベルに変化する。このとき、ｎＭＯＳトランジスタＮＭ５がオンし、ｎＭＯＳトランジスタＮＭ５を介してデータ線ＤＴ０から接地線ＶＳＳに電流８ｉが流れる。
【００２８】
図１に示したメモリコントローラＭＣＮＴがＲＯＭ１−２を同時にアクセスし、ＲＯＭ１およびＲＯＭ２から同時にデータが読み出されるとき、データ線ＤＴ０には、送信部ＴＲ１に流れる電流ｉＴＲ１と送信部ＴＲ２に流れる電流ｉＴＲ２を合成した合成電流ｉＳＹＮ（ｉＴＲ１＋ｉＴＲ２）が流れる。電流値の詳細は、後述する図４で説明する。
【００２９】
受信部ＲＣＶは、データ線ＤＴに電流を供給する電流源ＣＳ１、判定回路ＤＣＳ、復元回路ＲＳＴＲおよびデータ出力回路ＤＯＵＴを有している。例えば、電流源ＣＳ１は、ソースを電源線ＶＤＤに接続し、ゲートとドレインをデータ線ＤＴ０に接続したｐＭＯＳトランジスタで構成されている。判定回路ＤＣＳは、合成電流ｉＳＹＮに応じて判定信号ＤＣＳ１−７を出力する。判定回路ＤＣＳの詳細は、後述する図３で説明する。復元回路ＲＳＴＲは、判定信号ＤＣＳ１−７に応じてＲＯＭ１−２から読み出されたデータの論理値を復元し、データ信号Ｄ１０、Ｄ２０として出力する。データ信号Ｄ１０は、ＲＯＭ１からデータが読み出されたとき、高論理レベルのイネーブル信号ＥＮ１とともに出力される。データ信号Ｄ２０は、ＲＯＭ２からデータが読み出されたとき、高論理レベルのイネーブル信号ＥＮ２とともに出力される。
【００３０】
データ出力回路ＤＯＵＴは、高論理レベルのイネーブル信号ＥＮ１−２に対応するデータ信号Ｄ１０、Ｄ２０をシステムバスＳＢＵＳ１のデータ線Ｄ１０、Ｄ２０に出力する。すなわち、データ出力回路ＤＯＵＴは、同時に受信したデータ信号Ｄ１０、Ｄ２０を同時に出力できる。このため、受信部ＲＣＶは、次の受信動作を早く開始でき、データの受信レートを向上できる。
【００３１】
なお、ＲＯＭ１のみからデータが読み出される場合、イネーブル信号ＥＮ２は、低論理レベルに保持される。このとき、データ出力回路ＤＯＵＴは、データ信号Ｄ１０のみを出力し、データ信号Ｄ２０の出力ノードをフローティング状態に設定する。
【００３２】
図３は、図２に示した判定回路ＤＣＳの詳細を示している。判定回路ＤＣＳは、判定信号ＤＣＳ１−７をそれぞれ出力する７個の判定ユニットＤＣＳＵを有している。判定ユニットＤＣＳＵは、後述する基準電流生成部ＲＥＦＧを構成するｎＭＯＳトランジスタのゲート幅が異なることを除き同じ回路構成である。各判定ユニットＤＣＳＵは、電流比較部ＣＭＰ、ラッチＬＴおよび基準電流生成部ＲＥＦＧを有している。図３では、データ線ＤＴ０に対応する判定回路ＤＣＳのみを記載している。データ線ＤＴ１−１５に対応する判定回路ＤＣＳも図３と同じである。
【００３３】
電流比較部ＣＭＰは、２つの差動増幅器を組み合わせて構成されている。各差動増幅器は、ｎＭＯＳトランジスタで構成されたカレントミラー部と、ｐＭＯＳトランジスタ対で構成された差動入力部とを有している。差動入力部の一方のｐＭＯＳトランジスタ対のゲートは、データ線ＤＴ０に接続され、他方のｐＭＯＳトランジスタ対のゲートは、基準電流線ＩＲＥＦに接続されている。ラッチＬＴは、電流比較部ＣＭＰの出力結果を論理値として記憶する。
【００３４】
各基準電流生成部ＲＥＦＧは、電流源ＣＳ２およびｎＭＯＳトランジスタＮＭ７を有している。図において、ｎＭＯＳトランジスタＮＭ７の脇に記した数値は、ゲート幅の比を示している。この比は、図２に示したｎＭＯＳトランジスタＮＭ１−２、ＮＭ４−５のゲート幅の比に対応している。ｎＭＯＳトランジスタＮＭ７は、ｎＭＯＳトランジスタＮＭ１−２、ＮＭ４−５と同じチャネル長を有している。７個の基準電流生成部ＲＥＦＧのｎＭＯＳトランジスタＮＭ７は、図２に示したｎＭＯＳトランジスタＮＭ１の９．５〜１．５倍のゲート幅を有している。
【００３５】
電流源ＣＳ２は、ソースを電源線ＶＤＤに接続し、ゲートとドレインを基準電流線ＩＲＥＦに接続したｐＭＯＳトランジスタを有している。電流源ＣＳ２のｐＭＯＳトランジスタは、図２に示した電流源ＣＳ１のｐＭＯＳトランジスタと同じサイズに形成されており、同じ電流供給能力を有している。各基準電流生成部ＲＥＦＧは、電流源ＣＳ２で生成される電流のうちｎＭＯＳトランジスタＮＭ７により引き抜かれる電流を除いた電流を基準電流線ＩＲＥＦに供給する。
【００３６】
各電流比較部ＣＭＰにおいて、図２に示した合成電流ｉＳＹＮが、基準電流ＩＲＥＦ９．５（または、ｎＭＯＳトランジスタＮＭ７のゲート幅に対応する図示しないＩＲＥＦ８．５、ＩＲＥＦ７．５、ＩＲＥＦ６．５、ＩＲＥＦ５．５、ＩＲＥＦ３．５、ＩＲＥＦ１．５）より大きい場合、データ線ＤＴ０に接続されるｐＭＯＳトランジスタのゲート・ソース間電圧の絶対値は、基準電流線ＩＲＥＦが接続されるｐＭＯＳトランジスタのゲート・ソース間電圧の絶対値より大きくなる。このため、ラッチＬＴの入力は、高論理レベルになる。同様に、合成電流ｉＳＹＮが、基準電流ＩＲＥＦ（ＩＲＥＦ９．５−１．５のいずれか）より小さい場合、ラッチＬＴの入力は、低論理レベルになる。ラッチＬＴは、受けた論理レベルを保持し、判定信号ＤＣＳ１−７として出力する。
【００３７】
図４は、上述した送信部ＴＲ１−２と受信部ＲＣＶの動作を示している。本発明では、送信部ＴＲ１−２が論理値に対応して生成する電流ｉＴＲ１−２の値は、全て異なる。このため、合成電流ｉＳＹＮの値は、論理値の組み合わせに応じて互いに異なる。したがって、受信部ＲＣＶは、合成電流ｉＳＹＮに基づいて、各送信部ＴＲ１−２が出力する論理値を復元できる。
【００３８】
例えば、ＲＯＭ１−２から高論理レベル（Ｈ）がともに読み出されるとき、送信部ＴＲ１−２により生成される電流ｉＴＲ１−２の和である合成電流ｉＳＹＮは、１０ｉである。このとき、判定回路ＤＣＳは、全ての判定信号ＤＣＳ１−７を高論理レベル（Ｈ）に保持する。図２に示した復元回路ＲＳＴＲは、判定信号ＤＣＳ１−７の論理に応じて、イネーブル信号ＥＮ１−２を高論理レベル（Ｈ）に設定し、高論理レベル（Ｈ）のデータ信号Ｄ１０、Ｄ２０を同時に出力する。ここで、データ信号Ｄ１０、Ｄ２０の論理レベルは、送信部ＴＲ１−２に示した論理と同じである。これにより、１本のデータ線ＤＴ０を用いて伝送された２つのデータ信号を、同時に受信できる。
【００３９】
ＲＯＭ１−２から低論理レベル（Ｌ）がともに読み出されるとき、合成電流ｉＳＹＮは、６ｉである。このとき、判定回路ＤＣＳは、判定信号ＤＣＳ１−３を高論理レベル（Ｈ）に保持し、判定信号ＤＣＳ４−７を低論理レベル（Ｌ）に保持する。復元回路ＲＳＴＲは、判定信号ＤＣＳ１−７の論理に応じて、イネーブル信号ＥＮ１−２を高論理レベル（Ｈ）に設定し、低論理レベル（Ｌ）のデータ信号Ｄ１０、Ｄ２０を同時に出力する。
【００４０】
ＲＯＭ１−２の一方からデータが読み出されるとき、合成電流ｉＳＹＮは、データが読み出されるＲＯＭの送信部（ＴＲ１またはＴＲ２）が生成する電流（ｉＴＲ１−２のいずれか）に等しくなる。復元回路ＲＳＴＲは、判定信号ＤＣＳ１−７の論理に応じて、イネーブル信号ＥＮ１−２の一方を高論理レベル（Ｈ）に設定し、対応するデータ信号（Ｄ１０、Ｄ２０の一方）のみを出力する。
【００４１】
以上、第１の実施形態では、送信部ＴＲ１−２から出力されるデータ信号の論理値に応じた電流ｉＴＲ１−２を合成電流ｉＳＹＮとして受信部ＲＣＶに伝えることで、データ線ＤＴ０−１５の数を少なくできる。受信部ＲＣＶは、送信部ＴＲ１−２から送信される信号を共通のデータ線ＤＴ０−１５を用いて同時に受信できる。したがって、データ線ＤＴ０−１５の数が少ない場合にも、ＭＰＵ１−２のプログラムの実行効率が低下することを防止できる。データ線ＤＴ０−１５の配線領域を小さくできるため、システムメモリＳＹＳＭのチップサイズを削減できる。ＲＯＭ等の半導体メモリは、一般にデータ線のビット数が多い。このため、本発明の適用によるシステムコストの削減効果は大きい。
【００４２】
図５は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の送信部ＴＲ１、ＴＲ２および受信部ＲＣＶの代わりに送信部ＴＲ１Ａ、ＴＲ２Ａおよび受信部ＲＣＶＡが形成されている。また、受信部ＲＣＶＡから送信部ＴＲ１Ａ、ＴＲ２Ａに補正信号ＣＲ１−５、ＣＲ６−１０が供給されている。その他の構成は、第１の実施形態と同じである。この実施形態では、送信部ＴＲ１Ａ、ＴＲ２Ａが生成する電流ｉＴＲ１−２を補正する機能が、第１の実施形態に付加されている。信号インタフェースは、例えば、携帯機器に実装されるシステムメモリＳＹＳＭの一部として実現されている。
【００４３】
送信部ＴＲ１Ａは、補正信号ＣＲ１−５の論理値を保持するレジスタ部ＲＥＧ１（送信補正部）を有している。送信部ＴＲ２Ａは、補正信号ＣＲ６−１０の論理値を保持するレジスタ部ＲＥＧ２（送信補正部）を有している。レジスタ部ＲＥＧ１−２は、補正信号ＣＲ１−５、ＣＲ６−１０を保持するとともに、保持している補正信号ＣＲ１−５、ＣＲ６
−１０を後述する図６に示す補正トランジスタＣＲＴのゲートに出力する。これにより、送信部ＴＲ１Ａ、ＴＲ２Ａがそれぞれ生成する電流ｉＴＲ１、ｉＴＲ２は、レジスタ部ＲＥＧ１−２に保持された補正信号ＣＲ１−５、ＣＲ６−１０に応じて補正される。
【００４４】
受信部ＲＣＶＡは、第１の実施形態の受信部ＲＣＶの機能に加えて、補正信号ＣＲ１−１０を生成するための受信補正部ＣＲＣＴを有している。受信補正部ＣＲＣＴは、システムメモリＳＹＳＭのパワーオン時の初期化期間に動作する検出回路ＤＥＴおよびコマンド生成回路ＣＭＤを有している。
【００４５】
検出回路ＤＥＴは、送信部ＴＲ１Ａ、ＴＲ２Ａによりそれぞれ生成される電流ｉＴＲ１、ｉＴＲ２をモニタする。例えば、モニタは、各送信部ＴＲ１Ａ、ＴＲ２Ａが高論理レベルと低論理レベルのデータ信号ＤＴ０に対応する電流ｉＴＲ１−２を出力する場合について実施される。検出回路ＤＥＴは、モニタした電流値ｉＴＲ１−２と期待値とのずれ量を求め、このずれ量に対応するずれ信号ＧＡＰをコマンド生成回路ＣＭＤに出力する。ここで、期待値は、各ＲＯＭ１−２から読み出される論理値を受信部ＲＣＶＡにより正しく再現するために送信部ＴＲ１Ａ、ＴＲ２Ａが出力する理想的な電流値ｉＴＲ１−２である。コマンド生成回路ＣＭＤは、ずれ信号ＧＡＰが示す電流のずれ量をゼロにするための補正信号ＣＲ１−５（または、ＣＲ６−１０）をレジスタ部ＲＥＧ１（または、レジスタ部ＲＥＧ２）に出力する。補正動作は、例えば、電流値ｉＴＲ１−２と期待値とのずれ量が最小になるまで実施される。
【００４６】
電流ｉＴＲ１−２の補正動作をシステムメモリＳＹＳＭの初期化時に実施することで、その後、受信部ＲＣＶＡは、各送信部ＴＲ１Ａ、ＴＲ２Ａにより生成される電流ｉＴＲ１−２を正しい論理値に復元できる。なお、電流ｉＴＲ１−２の補正動作は、ＭＰＵ１−２やその他のコントローラからの要求に応答して実施されてもよい。例えば、温度の変化、電源電圧の変化に応じて補正動作を実施することで、受信部ＲＣＶＡが誤ったデータを出力することを防止できる。この場合、温度検出部または電圧検出部が、受信部ＲＣＶＡに形成される。あるいは、温度情報または電圧情報を受ける端子が、受信部ＲＣＶＡに形成される。
【００４７】
図６は、図４に示した送信部ＴＲ１Ａの詳細を示している。図６では、送信部ＴＲ１Ａのデータ線ＤＴ０に対応する回路のみを記載している。送信部ＴＲ１Ａのデータ線ＤＴ１−１５に対応する回路も図６と同じである。送信部ＴＲ１Ａは、第１の実施形態の送信部ＴＲ１に、レジスタ部ＲＥＧ１と、レジスタ部ＲＥＧ１の出力にゲートが接続された５個のｎＭＯＳトランジスタとを加えて構成されている。新たに加えられたｎＭＯＳトランジスタのゲート幅は、”０．１”である。
【００４８】
図５に示したコマンド生成回路ＣＭＤは、標準状態で補正信号ＣＲ１−３を高論理レベルに設定し、補正信号ＣＲ４−５を低論理レベルに設定する。このため、送信部ＴＲ１Ａでは、ゲート幅が”０．１”の３つのｎＭＯＳトランジスタが常時オンしている。受信部ＲＣＶＡは、この標準状態で、電流ｉＴＲ１から論理値を正しく復元できるように設計されている。補正動作では、検出回路ＤＥＴにより電流ｉＴＲ１の値が少ないと判定されたときに、補正信号ＣＲ４または補正信号ＣＲ４−５が高論理レベルに設定される。検出回路ＤＥＴにより電流ｉＴＲ１の値が多いと判定されたときに、補正信号ＣＲ１−３の少なくとも１つが低論理レベルに設定される。
【００４９】
なお、ＲＯＭ２に形成される送信部ＴＲ２Ａは、ｎＭＯＳトランジスタＮＭ１−２に対応するｎＭＯＳトランジスタＮＭ４−５のゲート幅が異なることを除き、送信部ＴＲ１Ａと同じ構成である。すなわち、送信部ＴＲ２Ａは、第１の実施形態の送信部ＴＲ２に、レジスタ部ＲＥＧ２と、レジスタ部ＲＥＧ２の出力にゲートが接続されたゲート幅が”０．
１”の５個のｎＭＯＳトランジスタとを加えて構成されている。
【００５０】
以上、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、受信補正部ＣＲＣＴを形成することで、送信部ＴＲ１Ａ、ＴＲ２Ａは、受信部ＲＣＶＡの受信状況に応じて最適な電流ｉＴＲ１−２を生成できる。したがって、受信部ＲＣＶＡにより誤った論理値が復元されることを防止できる。
【００５１】
図７は、本発明の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の受信部ＲＣＶおよびシステムバスＳＢＵＳ１の代わりに、受信部ＲＣＶＢおよびシステムバスＳＢＵＳ２が形成されている。その他の構成は、第１の実施形態と同じである。信号インタフェースは、例えば、携帯機器に実装されるシステムメモリＳＹＳＭの一部として実現されている。
【００５２】
この実施形態では、システムバスＳＢＵＳ２は、ＭＰＵ１−２に共通のデータ線（出力線）を有している。送信部ＴＲ１−２から同時に受信した２つのデータ信号をＭＰＵ１−２に同時に出力できないため、受信部ＲＣＶＢは、システムバスＳＢＵＳ２に順次出力するアービタＡＲＢを有している。アービタＡＲＢは、送信部ＴＲ１−２にそれぞれ対応して復元された論理値の出力順を判定し、論理値を判定した順に共通のデータ線に出力する。受信部ＲＣＶＢのその他の構成は、第１の実施形態の受信部ＲＣＶと同じである。
【００５３】
図８は、図７に示した信号インタフェースの詳細を示している。受信部ＲＣＶＢは、第１の実施形態の受信部ＲＣＶのデータ出力回路ＤＯＵＴの代わりにアービタＡＲＢを有している。アービタＡＲＢは、イネーブル信号ＥＮ１−２がともに高論理レベルのときに、所定の優先順にしたがってデータ信号Ｄ１０、Ｄ２０をシステムバスＳＢＵＳ２のデータ線Ｄ１に出力する。例えば、携帯機器において、ＭＰＵ１の動作がＭＰＵ２の動作に比べて優先される場合、データ信号Ｄ１０が先に出力される。アービタＡＲＢは、優先順を変更するために、ＭＰＵ１−２あるいは他のコントローラから優先権信号を受けてもよい。
【００５４】
以上、第３の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、ＲＯＭ１−２に共通のデータ線を有するシステムバスＳＢＵＳ２に接続されるシステムメモリＳＹＳＭにおいても、本発明を適用できる。この結果、データ線の配線領域を削減でき、システムコストを削減できる。
【００５５】
図９は、本発明の信号インタフェースの第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の信号インタフェースは、例えば、携帯機器に実装される回路の一部として実現されている。具体的には、信号インタフェースは、擬似ＳＲＡＭあるいはＳＲＡＭ等の半導体メモリＭＥＭ１と、この半導体メモリＭＥＭ１をアクセスするマイクロプロセッサ等のコントローラＣＮＴ１、ＣＮＴ２と、コントローラＣＮＴ１−２と半導体メモリＭＥＭ１との間を接続する信号線とを有している。
【００５６】
この実施形態では、アドレス信号ＡＤ１、ＡＤ２、チップセレクト信号／ＣＳ１、／ＣＳ２、ライトイネーブル信号／ＷＥ１、／ＷＥ２および書き込みデータ信号ＤＡＴ１、ＤＡＴ２の各々は、共通の信号線を介して半導体メモリＭＥＭ１に同時に供給される。このために、コントローラＣＮＴ１−２は、第１の実施形態と同じ送信部ＴＲ１、ＴＲ２を有し、半導体メモリＭＥＭ１は、第１の実施形態と同じ受信部ＲＣＶを有している。上述したように、送信部ＴＲ１は、複数の論理値に対応する電流ｉＴＲ１を生成する。送信部ＴＲ２は、複数の論理値に対応する電流ｉＴＲ２を生成する。受信部ＲＣＶは、共通信号線（ＣＤＴなど）に接続され、送信部ＴＲ１−２により生成された論理値を共通信号線を流
れる合成電流ｉＳＹＮに応じて復元する。
【００５７】
このように、アドレス信号ＡＤ１−２、チップセレクト信号／ＣＳ１−２およびライトイネーブル信号／ＷＥ１−２などのメモリＭＥＭ１をアクセスするためのアクセス信号と、メモリＭＥＭ１への書き込みデータ信号ＤＡＴ１−２とを、それぞれ合成電流ｉＳＹＮとして伝送することで、コントローラＣＮＴ１−２とメモリＭＥＭ１との間に形成される信号線の数を削減できる。特に、半導体メモリでは、アドレス信号線ＡＤ１−２およびデータ信号線ＤＡＴ１−２の数が相対的に多いため、信号線の削減効果は大きい。
【００５８】
コントローラＣＮＴ１は、メモリＭＥＭ１からデータを読み出すために（読み出しアクセス）、低論理レベルのチップセレクト信号／ＣＳ１、高論理レベルのライトイネーブル信号／ＷＥ１を電流ｉＴＲ１として出力し、アクセスするメモリセルを示すアドレス信号ＡＤ１を電流ｉＴＲ１として出力する。同様に、コントローラＣＮＴ２は、メモリＭＥＭ１からデータを読み出すために低論理レベルのチップセレクト信号／ＣＳ２、高論理レベルのライトイネーブル信号／ＷＥ２を電流ｉＴＲ２として出力し、アクセスするメモリセルを示すアドレス信号ＡＤ２を電流ｉＴＲ２として出力する。
【００５９】
読み出しデータ信号ＲＤＴは、２値の論理信号としてメモリＭＥＭ１から共通データ線ＣＤＴを介してコントローラＣＮＴ１−２に出力される。読み出しデータ信号ＲＤＴを受信するために、コントローラＣＮＴ１−２は、読み出しデータ信号ＲＤＴの電圧レベル（高論理レベルまたは低論理レベル）を判定するデータ入力回路ＤＩＮ１、ＤＩＮ２をそれぞれ有している。
【００６０】
コントローラＣＮＴ１は、メモリＭＥＭ１にデータを書き込むために（書き込みアクセス）、低論理レベルのチップセレクト信号／ＣＳ１、低論理レベルのライトイネーブル信号／ＷＥ１を電流ｉＴＲ１として出力し、アクセスするメモリセルを示すアドレス信号ＡＤ１および書き込みデータ信号を電流ｉＴＲ１として出力する。同様に、コントローラＣＮＴ２は、メモリＭＥＭ１にデータを書き込むために、低論理レベルのチップセレクト信号／ＣＳ２、低論理レベルのライトイネーブル信号／ＷＥ２を電流ｉＴＲ２として出力し、アクセスするメモリセルを示すアドレス信号ＡＤ２および書き込みデータ信号を電流ｉＴＲ２として出力する。
【００６１】
メモリＭＥＭ１は、受信部ＲＣＶ、アービタＡＲＢ２、動作制御部ＯＰＣおよびメモリセルアレイＡＲＹを有している。アービタＡＲＢ２は、例えば、受信部ＲＣＶから書き込みデータ信号ＤＡＴ１、ＤＡＴ２が同時に出力される場合に、アクセスの優先順にしたがって書き込みデータ信号ＤＡＴ１、ＤＡＴ２を動作制御部ＯＰＣに順次出力する。アドレス信号ＡＤ１、ＡＤ２、チップセレクト信号／ＣＳ１、／ＣＳ２およびライトイネーブル信号／ＷＥ１、／ＷＥ２に対するアービタＡＲＢ２の動作も同様である。この例では、アービタＡＲＢ２は、コントローラＣＮＴ１の動作をコントローラＣＮＴ２の動作より優先する。
【００６２】
動作制御部ＯＰＣは、アービタＡＲＢ２から供給されるアクセス信号（ＡＤ１、ＡＤ２、／ＣＳ１、／ＣＳ２、／ＷＥ１、／ＷＥ２）に応じてメモリセルアレイＡＲＹに対して読み出し動作または書き込み動作を実施する。読み出し動作において、動作制御部ＯＰＣは、共通データ線ＣＤＴを介してコントローラＣＮＴ１に読み出しデータ信号ＲＤＴを出力するときに、読み出しイネーブル信号ＲＥＮ１を高論理レベルに設定する。動作制御部ＯＰＣは、共通データ線ＣＤＴを介してコントローラＣＮＴ２に読み出しデータ信号ＲＤＴを出力するときに読み出しイネーブル信号ＲＥＮ２を高論理レベルに設定する。これにより、各コントローラＣＮＴ１−２は、共通データ線ＣＤＴに読み出しデータ信号ＲＤＴが出力されたタイミングを知ることができる。
【００６３】
図１０は、第４の実施形態の信号インタフェースの動作を示している。図中の書き込みコマンドＷＣ１および読み出しコマンドＲＣ１は、コントローラＣＮＴ１から出力される。書き込みコマンドＷＣ２および読み出しコマンドＲＣ２は、コントローラＣＮＴ２から出力される。
【００６４】
メモリＭＥＭ１のアービタＡＲＢ２は、コントローラＣＮＴ１のみから書き込みコマンド（アクセス信号）ＷＣ１を受けたとき、メモリセルアレイＡＲＹに書き込みコマンドＷＣ１に応答する書き込み動作を実施させる。これにより、書き込みコマンドＷＣ１とともに受信した書き込みデータ信号ＷＤ１は、メモリアレイＡＲＹに書き込まれる（図１０（ａ））。
【００６５】
アービタＡＲＢ２は、コントローラＣＮＴ１−２から書き込みコマンドＷＣ１、ＷＣ２を同時に受けたとき、書き込みコマンドＷＣ１、ＷＣ２に応答する書き込み動作をメモリセルアレイＡＲＹに順次実施させる。これにより、書き込みコマンドＷＣ１−２とともに受信した書き込みデータ信号ＷＤ１−２は、メモリアレイＡＲＹに順次書き込まれる（図１０（ｂ））。
【００６６】
アービタＡＲＢ２は、コントローラＣＮＴ１−２から書き込みコマンドＷＣ１および読み出しコマンドＲＣ２を同時に受けたとき、読み出しコマンドＲＣ２に応答する読み出し動作をメモリセルアレイＡＲＹに実施させる。読み出し動作を先に実施させるために、アービタＡＲＢ２は、書き込みコマンドＷＣ１および書き込みコマンドＷＣ１とともに受信した書き込みデータ信号ＷＤ１を一時的に保持する。そして、メモリセルアレイＡＲＹから読み出しデータ信号ＲＤ２が読み出された後、書き込みデータ信号ＷＤ１がメモリアレイＡＲＹに書き込まれる。動作制御回路ＯＰＣは、読み出しイネーブル信号ＲＥＮ２とともに読み出しデータ信号ＲＤ２を共通データ線ＣＤＴに出力する（図１０（ｃ））。
【００６７】
アービタＡＲＢ２は、コントローラＣＮＴ１−２から読み出しコマンドＲＣ１および書き込みコマンドＷＣ２を順次受けたとき、読み出しコマンドＲＣ１に応答する読み出し動作をメモリセルアレイＡＲＹに実施させる。書き込みデータ信号ＷＤ２は、メモリセルアレイＡＲＹから読み出しデータ信号ＲＤ１が読み出された後、メモリアレイＡＲＹに書き込まれる。共通データ線ＣＤＴが書き込みデータ信号ＷＤ２（電流ｉＴＲ２）により使用されている間、動作制御回路ＯＰＣは、読み出しデータ信号ＲＤ１を一時的に保持する。そして、動作制御回路ＯＰＣは、読み出しイネーブル信号ＲＥＮ１とともに読み出しデータ信号ＲＤ１を共通データ線ＣＤＴに出力する（図１０（ｄ））。
【００６８】
アービタＡＲＢ２は、コントローラＣＮＴ１−２から読み出しコマンドＲＣ１−２を同時に受けたとき、読み出しコマンドＲＣ１に応答する読み出し動作をメモリセルアレイＡＲＹに実施させ、読み出しコマンドＲＣ２を保持する。そして、読み出しコマンドＲＣ１に応答してメモリセルアレイＡＲＹから読み出しデータ信号ＲＤ１が読み出された後、読み出しコマンドＲＣ２に応答する読み出し動作が実施される。読み出しデータ信号ＲＤ１−２は、共通データ線ＣＤＴを介して、読み出しイネーブル信号ＲＥＮ１−２に同期して順次読み出される（図１０（ｅ））。
【００６９】
以上、第４の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、コントローラＣＮＴ１−２から出力されるアクセス信号（ＡＤ１−２、／ＣＳ１−２、／ＷＥ１−２）および書き込みデータ信号ＤＴ１−２を合成電流ｉＳＹＮとしてメモリＭＥＭ１に伝送することで、信号線の数を削減できる。この結果、システムコストを削減できる。
【００７０】
図１１は、本発明の信号インタフェースの第５の実施形態を示している。第１および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第４の実施形態の半導体メモリＭＥＭ１の代わりに、半導体メモリＭＥＭ２が形成されている。その他の構成は、第４の実施形態と同じである。メモリＭＥＭ２は、コントローラＣＮＴ１に対応する動作制御回路ＯＰＣ１およびメモリセルアレイＡＲＹ１と、コントローラＣＮＴ２に対応する動作制御回路ＯＰＣ２およびメモリセルアレイＡＲＹ２とを独立に有している。信号インタフェースは、例えば、携帯機器に実装されるシステムメモリＳＹＳＭの一部として実現されている。
【００７１】
動作制御回路ＯＰＣ１−２は、互いに独立に動作する。このため、受信部ＲＣＶは、コントローラＣＮＴ１−２からアクセス信号を同時に受けた場合にも、これらアクセス信号を動作制御回路ＯＰＣ１−２に同時に出力することが可能である。動作制御回路ＯＰＣ１、ＯＰＣ２は、メモリセルアレイＡＲＹ１、ＡＲＹ２から読み出された読み出しデータ信号（図１２に示すＲＤ１、ＲＤ２）を共通データ線ＣＤＴに出力するための読み出しデータ線ＲＤＴ１、ＲＤＴ２を有している。動作制御回路ＯＰＣ１−２は、読み出しデータ信号ＲＤ１、ＲＤ２が互いに衝突することを防止するため、および読み出しデータ信号ＲＤ１（ＲＤ２）が書き込みデータ信号ＷＤ２（ＷＤ１）に衝突することを防止するために、共通データ線ＣＤＴの使用権を調停する機能を有している。
【００７２】
図１２は、第５の実施形態の信号インタフェースの動作を示している。書き込みコマンドＷＣ１および読み出しコマンドＲＣ１の出力順は、第４の実施形態（図１０）と同じである。この実施形態では、メモリセルアレイＡＲＹ１−２が独立に動作するため、書き込みコマンドＷＣ１−２が同時に供給されたときに、書き込み動作を同時に実施できる（図１２（ｂ））。また、書き込みコマンドＷＣ１と読み出しコマンドＲＣ２が同時に供給されたときに、書き込み動作と読み出し動作を同時に実施できる（図１２（ｃ））。読み出しコマンドＲＣ１−２が同時に供給されたときに、読み出し動作を同時に実施できる（図１２（ｅ））。その他の動作は、図１０と同じである。
【００７３】
以上、第５の実施形態においても第１および第４の実施形態と同様の効果を得ることができる。さらに、コントローラＣＮＴ１−２に対応するメモリアレイＡＲＹ１−２を独立に形成したため、コントローラＣＮＴ１−２からメアクセスコマンドが同時に供給された場合にも、メモリアレイＡＲＹ１−２は、アクセス動作（書き込み動作または読み出し動作）を同時に実施できる。
【００７４】
図１３は、本発明の信号インタフェースの第６の実施形態を示している。第１、第４および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第５の実施形態の半導体メモリＭＥＭ２の代わりに、半導体メモリＭＥＭ３が形成されている。また、メモリセルアレイＡＲＹからの読み出しデータ信号ＲＤ１−２（図１４に示す）をコントローラＣＮＴ１−２のデータ入力回路ＤＩＮ１−２まで独立に伝達する読み出しデータ信号線ＲＤＴ１、ＲＤＴ２が形成されている。読み出しイネーブル信号ＲＥＮ１−２は出力されない。その他の構成は、第５の実施形態と同じである。信号インタフェースは、例えば、携帯機器に実装されるシステムメモリＳＹＳＭの一部として実現されている。
【００７５】
図１４は、第６の実施形態の信号インタフェースの動作を示している。この実施形態では、読み出しデータ信号線ＲＤＴ１−２が共通データ線ＣＤＴと独立に形成されているため、読み出しデータ信号ＲＤ１（またはＲＤ２）と書き込みデータ信号ＷＤ１−２は衝突しない。このため、図１４（ｄ）に示すように、読み出しデータ信号ＲＤ１は、書き込みデータＷＤ２の入力を待つことなくコントローラＣＮＴ１に出力可能である。また、読み出しデータ線ＲＤＴ１−２が互いに独立に形成されているため、読み出しデータ信号ＲＤ
１−２は衝突しない。このため、図１４（ｅ）に示すように、読み出しデータＲＤ１−２信号を同時に出力できる。
【００７６】
以上、第６の実施形態においても第１、第４および第５の実施形態と同様の効果を得ることができる。さらに、読み出しデータ信号線ＲＤＴ１−２が共通データ線ＣＤＴと独立に形成することで、読み出しデータ信号ＲＤ１−２の出力タイミングを早くできる。この結果、読み出しデータの伝送レートを向上できる。
【００７７】
図１５は、本発明の信号インタフェースの第７の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、本発明の信号インタフェースを利用して、パーソナルコンピュータＰＣ１、ＰＣ２（以下、ＰＣ１、ＰＣ２と称する）で共用されるプリンタＰＲＮＴが形成されている。送信部ＴＲ１−２および受信部ＲＣＶは、第１の実施形態と同じである。
【００７８】
ＰＣ１−２の送信部ＴＲ１−２は、プリンタＰＲＮＴに出力させるデータ信号を電流ｉＴＲ１−２として共通データ線ＣＤＴにそれぞれ出力する。プリンタＰＲＮＴは、ＰＣ１−２からのデータ信号を同時に受信できる。受信されたデータ信号はバッファＢＵＦに一時的に保持される。プリンタＰＲＮＴは、バッファＢＵＦに保持されたデータ信号を順次出力し、プリント動作を実施する。以上、第７の実施形態においても第１の実施形態と同様の効果を得ることができる。
【００７９】
図１６は、本発明の信号インタフェースの第８の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、本発明の信号インタフェースを利用して、複数のコントローラＣＮＴ１Ｃ、ＣＮＴ２Ｃから出力されるデータをディスプレイＤＩＳＰに表示する表示システムが形成されている。この表示システムは、コンピュータゲームの画面表示、あるいは、画面内の複数のウインドウに異なる情報を表示する用途などに使用される。送信部ＴＲ１−２および受信部ＲＣＶは、第１の実施形態と同じである。
【００８０】
コントローラＣＮＴ１Ｃ、ＣＮＴ２Ｃの送信部ＴＲ１−２は、ディスプレイＤＩＳＰに表示させるデータ信号をデータを電流ｉＴＲ１−２として共通データ線ＣＤＴにそれぞれ出力する。ディスプレイＤＩＳＰは、コントローラＣＮＴ１Ｃ、ＣＮＴ２Ｃからのデータ信号を同時に受信できる。ディスプレイＤＩＳＰは、受信したデータ信号をバッファＢＵＦに保持し、保持したデータ信号を順次表示する。以上、第８の実施形態においても第１の実施形態と同様の効果を得ることができる。
【００８１】
図１７は、本発明の信号インタフェースの第９の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、本発明の信号インタフェースを利用して、３ＣＣＤタイプのデジタルビデオカメラが形成されている。送信部ＴＲ１および受信部ＲＣＶは、第１の実施形態と同じである。
【００８２】
デジタルビデオカメラは、赤、緑、青の光をそれぞれ受光する３つのＣＣＤ（Ｒ）、ＣＣＤ（Ｇ）、ＣＣＤ（Ｂ）を有している。ＣＣＤで光電変換されたアナログ信号は、Ａ／ＤコンバータＡＤＣによりデジタル信号にそれぞれ変換される。３つのＣＣＤにそれぞれ対応してＡ／ＤコンバータＡＤＣの出力に接続された送信部ＴＲ１は、変換されたデジタル信号を電流ｉＴＲ１として共通データ線ＣＤＴにそれぞれ出力する。
【００８３】
データ制御回路ＤＣＮＴは、デジタル信号である電流ｉＴＲ１を同時に受信し、バッフ
ァＢＵＦに記憶する。バッファＢＵＦに記憶されたデジタル信号は、液晶ディスプレイＬＣＤに表示され、同時に、ビデオテープあるいはメモリカード等の記録部ＲＥＣに記録される。以上、第８の実施形態においても第１の実施形態と同様の効果を得ることができる。
【００８４】
なお、上述した第１−３の実施形態では、ＲＯＭ１−２およびメモリコントローラＭＣＮＴを１チップで形成する例について述べた。しかし、ＲＯＭ１−２およびメモリコントローラＭＣＮＴを互いに異なるチップで形成してもよい。この場合、これら半導体チップは、互いに積層され、あるいは基板に搭載され、マルチチップモジュールを構成する。
【００８５】
上述した第２の実施形態の補正機能を、第３−第８の実施形態に適用してもよい。
【００８６】
上述した第４−６の実施形態では、本発明を擬似ＳＲＡＭあるいはＳＲＡＭを有するシステムに適用する例について述べた。しかし、本発明をＤＲＡＭ、ＳＤＲＡＭ、フラッシュメモリなどの他の半導体メモリを有するシステムに適用してもよい。
【００８７】
上述した第９の実施形態では、本発明を３ＣＣＤタイプのデジタルビデオカメラに適用する例について述べた。しかし、本発明を３ＣＣＤタイプのデジタルスチルカメラに適用してもよい。また、本発明を適用するカメラは、ＣＣＤタイプに限定されず、ＣＭＯＳセンサタイプでもよい。
【００８８】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００８９】
本発明は、論理値を伝送する送信回路および受信回路を有する信号インタフェースに適用できる。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示した信号インタフェースの詳細を示す回路図である。
【図３】図２に示した判定回路ＤＣＳの詳細を示す回路図である。
【図４】送信部と受信部の動作を示す説明図である。
【図５】本発明の第２の実施形態を示すブロック図である。
【図６】図４に示した送信部の詳細を示す回路図である。
【図７】本発明の第３の実施形態を示すブロック図である。
【図８】図７に示した信号インタフェースの詳細を示す回路図である。
【図９】本発明の第４の実施形態を示すブロック図である。
【図１０】第４の実施形態の信号インタフェースの動作を示すタイミング図である。
【図１１】本発明の第５の実施形態を示すブロック図である。
【図１２】第５の実施形態の信号インタフェースの動作を示すタイミング図である。
【図１３】本発明の第６の実施形態を示すブロック図である。
【図１４】第６の実施形態の信号インタフェースの動作を示すタイミング図である。
【図１５】本発明の第７の実施形態を示すブロック図である。
【図１６】本発明の第８の実施形態を示すブロック図である。
【図１７】本発明の第９の実施形態を示すブロック図である。
【符号の説明】
【００９１】
ＡＲＢ、ＡＲＢ２‥アービタ；ＡＲＹ、ＡＲＹ１−２‥メモリセルアレイ；ＣＤＴ‥共通
データ線；ＣＭＤ‥コマンド生成回路；ＣＭＰ‥電流比較部；ＣＲ１−１０‥補正信号；ＣＲＣＴ‥受信補正部；ＣＳ１‥電流源；ＤＣＳ‥判定回路；ＤＣＳ１−７‥判定信号；ＤＣＳＵ‥判定ユニット；ＤＥＴ‥検出回路；ＤＩＮ１−２‥データ入力回路；ＤＯＵＴ‥データ出力回路；ＤＴ０−１５、ＤＡＴ１−２‥データ線；ｉＳＹＮ‥合成電流；ＯＰＣ、ＯＰＣ１−２‥動作制御部；ＲＣＶ、ＲＣＶＡ、ＲＣＶＢ‥受信部；ＲＤＴ、ＲＤＴ１−２‥読み出しデータ信号；ＲＥＦＧ‥基準電流生成部；ＲＥＧ１−２‥レジスタ部；ＲＳＴＲ‥復元回路；ＳＢＵＳ１−２‥システムバス；ＴＲ１、ＴＲ２‥送信部
【図１】
2007116425.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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