(57)【要約】【課題】真性半導体層でのチャネル領域の判別が容易なＴＥＧ構造を提供する。【解決手段】真性半導体層の両側にｎ型半導体層６およびｐ型半導体層５を交互に設けた。ｎ型半導体層６、真性半導体層およびｐ型半導体層５の順で連続したｐｉｎダイオード構造となる。真性半導体層にて形成されるチャネル領域の基板電位を固定した状態で、第３のｐ型基板電位取出し端子28あるいは第１のｐ型基板電位取出し端子24に電圧を順次印加する。ｐｉｎダイオードのＩ−Ｖ特性の評価から真性半導体層にて形成されるチャネル領域がｐ型またはｎ型のいずれか容易に判別できる。【選択図】図１
2007173488.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域となる半導体層と、
この半導体層の両側に沿って交互に連続して設けられたｎ型半導体層およびｐ型半導体層と、
前記半導体層上に離間対向して設けられたゲート電極と
を具備したことを特徴とした薄膜トランジスタ。
【請求項２】
ｎ型半導体層およびｐ型半導体層のそれぞれは、半導体層を挟んだ両側に対向して設けられている
ことを特徴とした請求項１記載の薄膜トランジスタ。
【請求項３】
半導体層、ｎ型半導体層およびｐ型半導体層のそれぞれを覆う絶縁層を具備し、
ゲート電極は、前記絶縁層上に設けられている
ことを特徴とした請求項１または２記載の薄膜トランジスタ。
【請求項４】
チャネル領域となる半導体層と、この半導体層の両側に連続して位置しこの両側に沿って交互に設けられたｎ型半導体層およびｐ型半導体層と、前記半導体層上に離間対向して設けられたゲート電極とを具備した薄膜トランジスタの評価方法であって、
前記ゲート電極に電圧を印加して前記半導体層にて形成されるチャネル領域の電位を隣り合う前記ｎ型半導体層およびｐ型半導体層にて固定した状態で、前記ｎ型半導体層と前記ｐ型半導体層との間に電圧を印加したときの、これらｎ型半導体層とｐ型半導体層との間の電位差に基づいて、前記チャネル領域がｎ型およびｐ型のいずれかを判別する
ことを特徴とした薄膜トランジスタの評価方法。
【請求項５】
チャネル領域となる半導体層と、この半導体層の両側に連続して位置しこの両側に沿って交互に設けられたｎ型半導体層およびｐ型半導体層と、前記半導体層上に離間対向して設けられたゲート電極とを具備した薄膜トランジスタの評価方法であって、
隣り合う前記ｎ型半導体層およびｐ型半導体層のそれぞれを短絡させた状態で、これらｎ型半導体層およびｐ型半導体層の少なくともいずれか一方に可変電圧源を接続しつつ前記ゲート電極に所定のパルス電圧を印加し、
前記ｎ型半導体層およびｐ型半導体層間での電流に基づいて、半導体層の界面準位密度を評価する
ことを特徴とした薄膜トランジスタの評価方法。
【請求項６】
チャネル領域となる半導体層と、この半導体層の両側に連続して位置しこの両側に沿って交互に設けられたｎ型半導体層およびｐ型半導体層と、前記半導体層上に離間対向して設けられたゲート電極とを具備した薄膜トランジスタの評価方法であって、
前記半導体層を挟んだ前記ｎ型半導体層間のトランジスタ特性の温度特性と、前記半導体層を挟んだ前記ｐ型半導体層間のトランジスタ特性の温度特性とを評価し、
これら温度特性に基づいて、薄膜トランジスタのトラップ準位を評価する
ことを特徴とした薄膜トランジスタの評価方法。
【請求項７】
チャネル領域となる半導体層と、この半導体層の両側に連続して位置しこの両側に沿って交互に設けられたｎ型半導体層およびｐ型半導体層と、前記半導体層上に離間対向して設けられたゲート電極とを具備した薄膜トランジスタの評価方法であって、
隣り合う前記ｎ型半導体層およびｐ型半導体層のそれぞれを接地させた状態で、前記半導体層にて形成されるチャネル領域に向けて光を照射させて、
このチャネル領域での少数キャリアのライフタイムを測定する
ことを特徴とした薄膜トランジスタの評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層の両側に設けられたｎ型半導体層およびｐ型半導体層を備えた薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
従来、この種の薄膜トランジスタは、３端子の薄膜トランジスタに基板電位端子としてｎ型端子およびｐ型端子が設けられており、例えば液晶セルを駆動させるためのスイッチング素子として用いられている。そして、この薄膜トランジスタ(ＴＦＴ)は、半導体デバイスを構成する素子、構造あるいは回路が単体レベルに分離して独立されるＴＥＧ(Test Element Group)として設定されており、このＴＥＧ毎に、薄膜トランジスタの構成の良否が評価されることによって、デバイス全体の評価および不良のＴＥＧへの対応の容易化が図られている。
【０００３】
具体的に、この薄膜トランジスタは、ガラス基板上に真性半導体層が設けられており、この真性半導体層の両側にｎ型ＬＤＤ層を介してｎ＋半導体層がそれぞれ設けられている。さらに、外部端子として、ゲート端子、ｎ型ソース端子およびｎ型ドレイン端子が設けられている。そして、ゲート端子は、真性半導体層に対応して設けられたゲート電極に電気的に接続されており、ｎ型ソース端子およびｎ型ドレイン端子は、ｎ＋半導体層にそれぞれ電気的に接続された構成が知られている(例えば、特許文献１参照。)。
【特許文献１】特開２００３−１１０１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、液晶ディスプレイの高精細化に伴う薄膜トランジスタの微細化が進むにつれて、製品の歩留まりや信頼性を確保する観点から、ＴＥＧ毎に精度良く評価することが重要とされている。そして、このＴＥＧ毎の評価を実現するために、このＴＥＧに含まれる構成の特性および品質を正確に把握することが必要とされている。具体的に、上述したＴＥＧの構造においては、ｎ型ドレイン端子に流れる電流をＩＤとし、ゲート端子に印加される電圧をＶＧとし、ドレイン端子に印加される電圧をＶＤとした場合に、薄膜トランジスタの品質評価が、例えばＩＤ−ＶＧ特性およびＩＤ−ＶＤなどの電気的特性に基づく。
【０００５】
また、ゲート電圧の印加時に真性半導体層にて形成されるチャネル領域のｐ型またはｎ型のタイプの判別が、温度特性にて評価されることに基づいて、ＦＥＣ(Field Effect Conductance)法が用いられたり、ＩＤ−ＶＧ特性評価におけるサブスレッシュホールドスイング評価などから薄膜トランジスタのトラップ準位を算出したりしている。
【０００６】
しかしながら、上述のＴＥＧの構造では、非常に微小な不純物汚染や固定電荷などの影響によって、真性半導体層にて形成されるチャネル領域のタイプの判別、すなわちｎ型半導体あるいはｐ型半導体のいずれに近いかの判別が容易ではない。また、真性半導体層が薄膜ポリシリコンである場合には、ガラス基板と真性半導体層との間の界面準位密度の正確な評価が容易ではない。この場合、界面準位密度の評価と容量であるバルクのトラップ準位の評価が容易ではなく、少数キャリアのライフタイムを感度良く測定することが容易ではないという問題を有している。
【０００７】
本発明は、このような点に鑑みなされたもので、半導体層にて形成されるチャネル領域の判別が容易で半導体層の界面準位密度の評価が容易な薄膜トランジスタおよびその評価方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、チャネル領域となる半導体層と、この半導体層の両側に沿って交互に連続して設けられたｎ型半導体層およびｐ型半導体層と、前記半導体層上に離間対向して設けられたゲート電極とを具備したものである。
【発明の効果】
【０００９】
本発明によれば、ゲート電極に電圧を印加して半導体層にて形成されるチャネル領域の電位をｎ型半導体層およびｐ型半導体層にて固定した状態で、これらｎ型半導体層とｐ型半導体層との間に電圧を印加したときの、これらｎ型半導体層とｐ型半導体層との間の電位差から、チャネル領域がｎ型およびｐ型のいずれかを判別できるので、半導体層にて形成されるチャネル領域の判別が容易にできる。また、ｎ型半導体層およびｐ型半導体層のそれぞれを短絡させた状態で、これらｎ型半導体層およびｐ型半導体層の少なくともいずれか一方に可変電圧源を接続しつつゲート電極に所定のパルス電圧を印加して、これらｎ型半導体層およびｐ型半導体層間での電流から、半導体層の界面準位密度を評価できるので、この半導体層の界面準位密度の評価が容易にできる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の薄膜トランジスタを備えたＴＥＧ構造の一実施の形態の構成を図１および図２を参照して説明する。
【００１１】
図１および図２において、１はＴＥＧ(Test Element Group)構造で、このＴＥＧ構造１は、評価対象となる評価用ウエハであって、半導体素子としてのスイッチング素子である薄膜トランジスタ(ＴＦＴ)２を備えている。この薄膜トランジスタ２は、例えばＳＯＩ(Silicon On Insulator)型のトランジスタであるポリシリコンＴＦＴである。ここで、このＳＯＩ型とは、絶縁膜上に形成した単結晶シリコンを基板としたものである。
【００１２】
具体的に、この薄膜トランジスタ２は、薄膜状のポリシリコンにて構成された平面視細長矩形状の真性半導体層３を備えている。この真性半導体層３は、絶縁基板としてのガラス基板４上に直接形成されている。そして、この真性半導体層３は、所定以上のゲート電圧を印加したときにチャネル領域を形成する。すなわち、ＴＥＧ構造１は、薄膜トランジスタ２の真性半導体層３において形成されるチャネル領域のタイプ、すなわちｐ型およびｎ型のいずれのタイプかを判別するための構造であるとともに、この薄膜トランジスタ２の真性半導体層３とガラス基板４との間の界面準位密度(Ｎｉｔ)の評価を容易にするＴＦＴ評価構造である。
【００１３】
そして、このＴＥＧ構造１の薄膜トランジスタ２のガラス基板４上であって、このガラス基板４上の真性半導体層３の幅方向の両側面には、平面視正方形状のｐ＋半導体層としてのｐ型半導体層５と、ｎ＋半導体層としてのｎ型半導体層６とのそれぞれが、この真性半導体層３の長手方向に沿って交互に並設されている。これらｐ型半導体層６およびｎ型半導体層５は、真性半導体層３の両側に連続して設けられており、この真性半導体層３を挟んだ、この真性半導体層３の幅方向に沿った両側に、この真性半導体層３の幅方向に沿って互いに一辺を対向させて、この真性半導体層３の一側縁に連結されている。
【００１４】
すなわち、この真性半導体層３を挟んだ両側にｐ型半導体層５がそれぞれ設けられており、真性半導体層３の長手方向に沿ってｐ型半導体層５に隣接して、この真性半導体層３の両側にｎ型半導体層６がそれぞれ設けられている。したがって、このｎ型半導体層６は、真性半導体層３の幅方向に沿った両側に、この真性半導体層３の幅方向に沿って互いに一辺を対向させて、この真性半導体層３の一側縁に連結されている。
【００１５】
さらに、この真性半導体層３の一側の長手方向の一端部にｐ型半導体層５が位置しており、このｐ型半導体層５に対向した真性半導体層３の他側にｐ型半導体層５が設けられていない。また、この真性半導体層３の他側の長手方向の他端部にｎ型半導体層６が位置しており、このｎ型半導体層６に対向した真性半導体層３の他側にｎ型半導体層６が設けられていない。
【００１６】
すなわち、図１中の線Ａに沿った断面では、真性半導体層３を挟んだｐ型半導体層５の反対側にｎ型半導体層６が隣り合って設けられている。したがって、これらｎ型半導体層６およびｐ型半導体層５の間に真性半導体層３が設けられており、ｎ型半導体層６−真性半導体層３−ｐ型半導体層５の順に連続していることから、ｐｉｎ構造のダイオードとして構成されている。
【００１７】
また、図１中の線Ｂに沿った断面では、真性半導体層３を挟んだｐ型半導体層５の反対側にｐ型半導体層５が隣り合って設けられて、ｐ型のＰＭＯＳ(Positive-channel Metal-Oxide Semiconductor)構造の薄膜トランジスタ２として構成されている。したがって、これらｐ型半導体層５は、真性半導体層３を挟んだ状態で、ｐ型の薄膜トランジスタ２のソース電極およびドレイン電極として機能する。
【００１８】
さらに、図１中の線Ｃに沿った断面では、真性半導体層３を挟んだｎ型半導体層６の反対側にｎ型半導体層６が隣り合って設けられて、ｎ型のＮＭＯＳ(Negative-channel Metal-Oxide Semiconductor)構造の薄膜トランジスタ２として構成されている。したがって、これらｎ型半導体層６は、真性半導体層３を挟んだ状態で、ｎ型の薄膜トランジスタ２のソース電極およびドレイン電極として機能する。
【００１９】
さらに、これらｐ型半導体層５およびｎ型半導体層６と真性半導体層３との間には、図２に示すように、ｎ型の低濃度領域であるＬＤＤ(Lightly Doped Drain)層７がそれぞれ設けられている。そして、これら真性半導体層３、ｐ型半導体層５、ｎ型半導体層６およびＬＤＤ層７上には、絶縁層としてのゲート絶縁膜８が積層されている。このゲート絶縁膜８は、ガラス基板４上に設けられ、このガラス基板４上の真性半導体層３、ｐ型半導体層５、ｎ型半導体層６およびＬＤＤ層７のそれぞれを覆って設けられている。
【００２０】
さらに、このゲート絶縁膜８上には、このゲート絶縁膜８の下に設けられている真性半導体層３に対応して、この真性半導体層３を覆うようにゲート電極９が設けられている。このゲート電極９は、ゲート絶縁膜８を介して真性半導体層３上に離間対向して設けられている。すなわち、このゲート電極９は、真性半導体層３の幅寸法に略等しい幅寸法を有する平面視細長矩形状に形成されている。したがって、このゲート電極９は、平面視で真性半導体層３の全体を覆っている。この結果、これらゲート電極９、真性半導体層３、ｐ型半導体層５およびｎ型半導体層６によって、ゲート電極９に対する電圧の印加時に真性半導体層３にて形成されるチャネル領域の基板電位を固定できるように構成されている。
【００２１】
また、ゲート絶縁膜８上には、ゲート電極９を覆うように層間絶縁膜11が積層されている。この層間絶縁膜11は、ゲート絶縁膜８上の略全体に積層されている。さらに、この層間絶縁膜11には、この層間絶縁膜11を貫通してゲート電極に連通したスルーホールとしてのコンタクトホール12が設けられている。このコンタクトホール12は、ゲート電極９上に設けられ、このゲート電極９の一部を開口させている。そして、このコンタクトホール12上にゲート端子13が積層されている。このゲート端子13は、コンタクトホール12を介してゲート電極９に電気的に接続されている。また、このゲート端子13は、ゲート電極９の長手方向に沿った平面視細長矩形状に設けられており、平面視でゲート電極９上の略全体を覆っている。
【００２２】
さらに、層間絶縁膜11およびゲート絶縁膜８には、これら層間絶縁膜11およびゲート絶縁膜８を貫通してｐ型半導体層５およびｎ型半導体層６のいずれかに導通したコンタクトホール14,15が設けられている。これらコンタクトホール14,15は、ｐ型半導体層５およびｎ型半導体層６上のそれぞれに設けられ、これらｐ型半導体層５およびｎ型半導体層６の中央部を開口させている。
【００２３】
そして、真性半導体層３の幅方向の一側に設けられているｐ型半導体層５およびｎ型半導体層６それぞれに導通しているコンタクトホール14上にソース端子16がそれぞれ積層されている。また、この真性半導体層３の幅方向の他側に設けられているｐ型半導体層５およびｎ型半導体層６それぞれに導通しているコンタクトホール15上にドレイン端子17がそれぞれ積層されている。
【００２４】
ここで、これらコンタクトホール14,15を介してｐ型半導体層５に電気的に接続されているソース端子16およびドレイン端子17のそれぞれは、ｐ型のソース端子16およびドレイン端子17として機能する。また、これらコンタクトホール14,15を介してｎ型半導体層６に電気的に接続されているソース端子16およびドレイン端子17は、ｎ型のソース端子16およびドレイン端子17として機能する。したがって、ゲート端子13、ソース端子16およびドレイン端子17のそれぞれは、コンタクトホール12,14,15を介して層間絶縁膜11上に露出している。
【００２５】
さらに、図１に示すように、真性半導体層３の幅方向の一側に設けられているｎ型半導体層６それぞれに接続されている各ソース端子16の長手方向の一端部は、真性半導体層３の長手方向に沿った平面視細長矩形平板状の第１のｎ型基板電位取出し層21にそれぞれが電気的に接続されている。この第１のｎ型基板電位取出し層21は、真性半導体層３の長手方向の一端側に向けて突出しており、この第１のｎ型基板電位取出し層21の長手方向の一端部に第１のｎ型基板電位取出し端子22が電気的に接続されて設けられている。この第１のｎ型基板電位取出し端子22は、層間絶縁膜11上に積層されて、この層間絶縁膜11上に露出しており、図示しないコンタクトホールにて層間絶縁膜11およびゲート絶縁膜８を介して第１のｎ型基板電位取出し層21に電気的に接続されている。
【００２６】
また、真性半導体層３の幅方向の一側に設けられこの真性半導体層３の長手方向の一端部に位置するｐ型半導体層５を除いたｐ型半導体層５のそれぞれに接続されている各ソース端子16の長手方向の一端部は、真性半導体層３の長手方向に沿った平面視細長矩形平板状の第１のｐ型基板電位取出し層23にそれぞれ電気的に接続されている。この第１のｐ型基板電位取出し層23は、真性半導体層３の長手方向の他端側に向けて突出して設けられている。さらに、この第１のｐ型基板電位取出し層23は、第１のｎ型基板電位取出し層21に対して電気的に絶縁されており、真性半導体層３の幅方向の一側に設けられている。そして、この第１のｐ型基板電位取出し層23の長手方向の他端部には、第１のｐ型基板電位取出し端子24が電気的に接続されて設けられている。この第１のｐ型基板電位取出し端子24は、層間絶縁膜11上に積層されて、この層間絶縁膜11上に露出しており、図示しないコンタクトホールにて層間絶縁膜11およびゲート絶縁膜８を介して第１のｐ型基板電位取出し層23に電気的に接続されている。
【００２７】
さらに、真性半導体層３の幅方向の一側に設けられこの真性半導体層３の長手方向の一端部に位置するｐ型半導体層５に接続されているソース端子16の長手方向の一端部は、第１のｐ型基板電位取出し層21とは異なる平面視細長矩形平板状の第２のｐ型基板電位取出し層25に電気的に接続されている。この第２のｐ型基板電位取出し層25は、真性半導体層３の長手方向の一端側に向けて突出しており、この第２のｐ型基板電位取出し層25の長手方向の一端部に第２のｐ型基板電位取出し端子26が電気的に接続されて設けられている。この第２のｐ型基板電位取出し端子26は、層間絶縁膜11上に積層されて、この層間絶縁膜11上に露出しており、図示しないコンタクトホールにて層間絶縁膜11およびゲート絶縁膜８を介して第２のｐ型基板電位取出し層25に電気的に接続されている。
【００２８】
また、真性半導体層３の幅方向の他側に設けられているｐ型半導体層５それぞれに接続されている各ドレイン端子17の長手方向の一端部は、真性半導体層３の長手方向に沿った平面視細長矩形平板状の第３のｐ型基板電位取出し層27にそれぞれが電気的に接続されている。この第３のｐ型基板電位取出し層27は、真性半導体層３の長手方向の一端側に向けて突出しており、この第３のｐ型基板電位取出し層27の長手方向の一端部に第３のｐ型基板電位取出し端子28が電気的に接続されて設けられている。この第３のｐ型基板電位取出し端子28は、層間絶縁膜11上に積層されて、この層間絶縁膜11上に露出しており、図示しないコンタクトホールにて層間絶縁膜11およびゲート絶縁膜８を介して第３のｐ型基板電位取出し層27に電気的に接続されている。
【００２９】
さらに、真性半導体層３の幅方向の他側に設けられこの真性半導体層３の長手方向の他端部に位置するｎ型半導体層６を除いた各ｎ型半導体層６のそれぞれに接続されているドレイン端子17それぞれの長手方向の一端部は、真性半導体層３の長手方向に沿った平面視細長矩形平板状の第２のｎ型基板電位取出し層31にそれぞれ電気的に接続されている。この第２のｎ型基板電位取出し層31は、真性半導体層３の長手方向の他端側に向けて突出して設けられている。さらに、この第２のｎ型基板電位取出し層31は、第３のｐ型基板電位取出し層27に対して電気的に絶縁されており、真性半導体層３の幅方向の他側に設けられている。そして、この第２のｎ型基板電位取出し層31の長手方向の他端部に、第２のｎ型基板電位取出し端子32が電気的に接続されて設けられている。この第２のｎ型基板電位取出し端子32は、層間絶縁膜11上に積層されて、この層間絶縁膜11上に露出しており、図示しないコンタクトホールにて層間絶縁膜11およびゲート絶縁膜８を介して第２のｎ型基板電位取出し層31に電気的に接続されている。
【００３０】
また、真性半導体層３の幅方向の他側に設けられこの真性半導体層３の長手方向の他端部に位置するｎ型半導体層６に接続されているドレイン端子17の長手方向の一端部は、第２のｎ型基板電位取出し層31とは異なる平面視細長矩形平板状の第３のｎ型基板電位取出し層33に電気的に接続されている。この第３のｎ型基板電位取出し層33は、真性半導体層３の長手方向の他端側に向けて突出しており、この第３のｎ型基板電位取出し層33の長手方向の他端部に第３のｎ型基板電位取出し端子34が電気的に接続されて設けられている。この第３のｎ型基板電位取出し端子34は、層間絶縁膜11上に積層されて、この層間絶縁膜11上に露出しており、図示しないコンタクトホールにて層間絶縁膜11およびゲート絶縁膜８を介して第３のｎ型基板電位取出し層33に電気的に接続されている。
【００３１】
したがって、これら第３のｐ型基板電位取出し層27、第３のｐ型基板電位取出し端子28、第２のｎ型基板電位取出し層31、第２のｎ型基板電位取出し端子32、第３のｎ型基板電位取出し層33および第３のｎ型基板電位取出し端子34のそれぞれは、真性半導体層３のゲート電極９の長手方向を中心とし、真性半導体層３の一側に設けられている第１のｎ型基板電位取出し層21、第１のｎ型基板電位取出し端子22、第１のｐ型基板電位取出し層23、第１のｐ型基板電位取出し端子24、第２のｐ型基板電位取出し層25および第２のｐ型基板電位取出し端子26のそれぞれに対して線対称な形状に形成されている。
【００３２】
この結果、ＴＥＧ構造１は、チャネル領域を形成する真性半導体層３の両側に、ソース領域およびドレイン領域を形成するｎ型半導体層６がそれぞれ設けられて薄膜トランジスタ２が構成されている。同時に、このＴＥＧ構造１は、ｎ型半導体層６、真性半導体層３およびｐ型半導体層５が並ぶ方向に交差する方向において、真性半導体層３の両側に第１のｎ型基板電位取出し層21、第２のｎ型基板電位取出し層31、第３のｎ型基板電位取出し層33、第１のｐ型基板電位取出し層23、第２のｐ型基板電位取出し層25および第３のｐ型基板電位取出し層27がそれぞれ設けられてｐｉｎダイオードが構成されている。
【００３３】
よって、このＴＥＧ構造１は、第１のｎ型基板電位取出し層21、第２のｎ型基板電位取出し層31、第３のｎ型基板電位取出し層33、第１のｐ型基板電位取出し層23、第２のｐ型基板電位取出し層25および第３のｐ型基板電位取出し層27に対応する数の端子が、それぞれ外部に露出するように設けられている。この結果、このＴＥＧ構造１は、真性半導体層３がｎ型およびｐ型のいずれかに関わらず、このＴＥＧ構造１の基板電位を取り出すことが可能となる。
【００３４】
次に、上記一実施の形態のＴＥＧ構造の評価方法について説明する。
【００３５】
まず、図３に示すように、ＴＥＧ構造１のｎ型の薄膜トランジスタ２を評価する場合には、このＴＥＧ構造１の第３のｐ型基板電位取出し端子28を定電圧源(Ｂｉａｓ)41に接続するとともに、このＴＥＧ構造１の第１のｎ型基板電位取出し端子21を接地(Ｇｎｄ)する。さらに、このＴＥＧ構造１のゲート端子13にもまた定電圧源(Ｂｉａｓ)42を接続する。
【００３６】
この状態で、この定電圧源42からゲート端子13にバイアス電圧を印加して、ＴＥＧ構造１の真性半導体層３において形成されるチャネル領域の基板電位を固定させるとともに、第３のｐ型基板電位取出し端子28に対して定電圧源41から、例えばマイナス(−)１５Ｖ以上プラス(＋)１５Ｖ程度の電圧を順次印加して、ｎ型半導体層６、真性半導体層３およびｐ型半導体層５の順に連続して構成されているｐｉｎダイオードの電気的特性(Ｉ−Ｖ特性)を評価する。
【００３７】
次いで、図４に示すように、ＴＥＧ構造１のｐ型の薄膜トランジスタ２を評価する場合には、このＴＥＧ構造１の第２のｎ型基板電位取出し端子32を定電圧源41に接続するとともに、このＴＥＧ構造１の第１のｐ型基板電位取出し端子42を接地する。さらに、このＴＥＧ構造１のゲート端子13に定電圧源42を接続する。
【００３８】
この状態で、この定電圧源42からゲート端子13にバイアス電圧を印加して、ＴＥＧ構造１の真性半導体層３において形成されるチャネル領域の基板電位を固定するとともに、第１のｐ型基板電位取出し端子24に対して定電圧源41から、例えばマイナス(−)１５Ｖ以上プラス(＋)１５Ｖ程度の電圧を順次印加して、ｎ型半導体層６、真性半導体層３およびｐ型半導体層５の順に構成されるｐｉｎダイオードの電気的特性(Ｉ−Ｖ特性)を評価する。
【００３９】
さらに、ＴＥＧ構造１に交互に配置されているｎ型の薄膜トランジスタ２のドレイン端子17とｐ型の薄膜トランジスタ２のソース端子16とを入れ替えるなどして、ｎ型およびｐ型の薄膜トランジスタ２のソース端子16とドレイン端子17とを入れ替えることによって、これら薄膜トランジスタ２をｐｉｎダイオードに見立てることができるので、これら薄膜トランジスタ２の真性半導体層３とガラス基板４との間の界面準位密度の測定を正確にできる。
【００４０】
次いで、このＴＥＧ構造１の真性半導体層３がｎ型またはｐ型の半導体である場合の、ｎ型半導体層６、真性半導体層３およびｐ型半導体層５の順に構成されているｐｉｎダイオードのバンドギャップについて説明する。
【００４１】
ここで、図５および図６中において、Ｅｃは、ＴＥＧ構造１のｐｉｎダイオード中の伝導帯の底部でのエネルギ準位を示し、Ｅｖは、ＴＥＧ構造１のｐｉｎダイオード中の充満帯の頂上でのエネルギ準位を示している。また、Ｅｆは、ＴＥＧ構造１のｐｉｎダイオード中のフェルミ準位を示す。
【００４２】
まず、真性半導体層３がｎ型の半導体である場合は、図５に示すように、ｎ−の真性半導体層３とｎ型半導体層６との間に電位障壁がなく、ｎ型となっている真性半導体層３とｐ型半導体層６との間で、ｐ＋・ｎ−接合の降伏が生じる。
【００４３】
一方、真性半導体層３がｐ型の半導体である場合は、図６に示すように、ｐ−のｐ型半導体層５と真性半導体層３との間に電位障壁がなく、ｐ型となっている真性半導体層３とｎ型半導体層６との間で、ｐ−・Ｎ＋接合の降伏が生じる。
【００４４】
この結果、図５および図６に示されているｐｉｎダイオードのバンドギャップを比較することによって、真性半導体層３がｎ型あるいはｐ型である場合の接合耐圧が大きく違うことから、この接合耐圧の差を利用して真性半導体層３がｎ型またはｐ型であるかを判断できる。
【００４５】
また、光電子放射顕微鏡を用いて発光解析することによって、図５および図６に示されている電位障壁部分が降伏電圧付近で明確になっているので、この電位障壁部分の明確になっている部分からも、真性半導体層３がｎ型またはｐ型であるかを判断できる。
【００４６】
次に、ＴＥＧ構造１の薄膜トランジスタ２の真性半導体層３とガラス基板４との間の界面準位密度の評価方法について説明する。
【００４７】
まず、ＴＥＧ構造１のｎ型の薄膜トランジスタ２の界面準位密度を評価する場合には、図７に示すように、このＴＥＧ構造１の第２のｎ型基板電位取出し端子32を短絡させて定電圧源41を介して図示しないリバースバイアス端子に接続する。
【００４８】
また、このＴＥＧ構造１の第１のｎ型基板電位取出し端子22を短絡させて可変電圧源43に接続させるとともに、このＴＥＧ構造１のゲート端子13をパルス電圧源44に接続する。
【００４９】
そして、界面準位密度の評価に際しては、可変電圧源43からｎ型の薄膜トランジスタ２の隣り合うソース端子16およびドレイン端子17間に可変電圧を印加するとともに、このｎ型の薄膜トランジスタ２のゲート端子13に、例えば−６Ｖ〜＋６Ｖの所定の電圧幅のパルス電圧を、約１ｋＨｚ以上１ＭＨｚ以下で印加する。
【００５０】
この状態で、リバースバイアス端子から出力される電流であるチャージポンピング電流をモニタリングして観察するチャージポンピング法によって、このｎ型の薄膜トランジスタ２の真性半導体層３の界面準位密度を評価できる。
【００５１】
すなわち、このチャージポンピング法は、薄膜トランジスタ２のゲート電極13にパルス電圧を印加することによって、この薄膜トランジスタ２の真性半導体層３の界面に電子と正孔とを交互に注入し、この真性半導体層３を界面準位を介して再結合させたときに生じる電流をチャージポンピング電流として測定し、このチャージポンピング電流から界面準位密度を評価する。
【００５２】
このとき、このチャージポンピング法でのチャージポンピング電流の立ち上がり時間や、立ち下がり時間を変化させることによって、真性半導体層３のＤＯＳ(Density Of State：状態密度)を評価できる。
【００５３】
次いで、ＴＥＧ構造１のｐ型の薄膜トランジスタ２の真性半導体層３とガラス基板４との間の界面準位密度を評価する場合には、図８に示すように、このＴＥＧ構造１の第１のｐ型基板電位取出し端子24を短絡させて定電圧源41を介して図示しないリバースバイアス端子に接続する。
【００５４】
また、このＴＥＧ構造１の第３のｐ型基板電位取出し端子28を短絡させ可変電圧源43に接続させるとともに、このＴＥＧ構造１のゲート端子13をパルス電圧源44に接続する。
【００５５】
そして、界面準位密度の評価に際しては、可変電圧源43からｐ型の薄膜トランジスタ２の隣り合うソース端子16およびドレイン端子17間に可変電圧を印加するとともに、このｐ型の薄膜トランジスタ２のゲート端子13に、例えば−６Ｖ〜＋６Ｖの電圧幅のパルス電圧を、約１ｋＨｚ以上１ＭＨｚ以下で印加する。
【００５６】
この状態で、リバースバイアス端子から出力される電流であるチャージポンピング電流を観察するチャージポンピング法によって、ｐ型の薄膜トランジスタ２の真性半導体層３の界面準位密度を評価できる。
【００５７】
上述したように、上記一実施の形態のＴＥＧ構造１では、薄膜トランジスタ２を構成する真性半導体層３の両側にｎ型半導体層６およびｐ型半導体層５を交互に設けて、ｎ型半導体層６、真性半導体層３およびｐ型半導体層５の順で連続したｐｉｎダイオードを構成した。この結果、ＴＥＧ構造１の真性半導体層３において形成されるチャネル領域の基板電位を固定させた状態で、第３のｐ型基板電位取出し端子28あるいは第１のｐ型基板電位取出し端子24に定電圧源41から電圧を順次印加して、このｐｉｎダイオードの電気的特性(Ｉ−Ｖ特性)を評価することによって、真性半導体層３において形成されるチャネル領域がｐ型またはｎ型のいずれのタイプであるかを容易に判別できる。
【００５８】
さらに、このＴＥＧ構造１の真性半導体層３の基板電位を、ｎ型半導体層６およびｐ型半導体層５で固定した状態でチャージポンピング法を用いてチャージポンピング電流を観察することによって、ｎ型およびｐ型の薄膜トランジスタ２の真性半導体層３の界面準位密度や、ゲート電極９をゲート絶縁膜８に接触させてもエネルギ領域が下がらないように補正するパラメータであるフラットバンド電圧(Ｖｆｂ)を評価できる。
【００５９】
この場合に、このチャージポンピング法を用いた界面準位密度の評価とは別に、ＦＥＣ(Field Effect Conductance)法あるいはＬｉｖｉｓｏｎ法によっても、薄膜トランジスタ２の容量であるバルクのドラップ準位を評価できる。このとき、ＴＥＧ構造１がｎ型の薄膜トランジスタ２およびｐ型の薄膜トランジスタ２のそれぞれを有していることにより、ＦＥＣ法にて測定される電流の立ち上がり時間や立ち下がり時間を変化させることによって、Ｉｄｓ−Ｖｇｓ特性の線形領域近傍、すなわちサブスレッシュホールド(Sub threshold：臨界)領域の温度特性によらないＩｄｓおよびＶｇｓからフラットバンド電圧を正確に抽出できる。さらに、同一結晶を用いたＮＭＯＳおよびＰＭＯＳ構造の薄膜トランジスタ２の温度特性を評価することによって、アクセプタ型およびドナー型のＤＯＳを抽出できる。
【００６０】
さらに、ＴＥＧ構造１のｐ型半導体層５、真性半導体層３およびｎ型半導体層６の順に連続したｐｉｎダイオードを評価する場合には、薄膜トランジスタ２のソース端子16およびドレイン端子17を接地電位に固定した状態で、真性半導体層３において形成されるチャネル領域に向けて、図示しないスリットにて選択したポイントに光を照射させることによって、このチャネル領域での少数キャリアのライフタイムを感度良く測定できる。
【００６１】
また、このＴＥＧ構造１のｎ型およびｐ型の薄膜トランジスタ２のトランジスタ特性(Ｖｔｈ)の温度特性を評価することによって、フラットバンド電圧や、ＦＥＣ法によるＤＯＳを算出できる。さらに、これらフラットバンド電圧およびＤＯＳを、真性半導体層３のｐ型またはｎ型の判別結果と、チャージポンピング法による界面準位密度に組み合わせることによって、このＴＥＧ構造１の正確なトラップ密度(Ｎｔ)や、界面準位密度、フラットバンド電圧、基板濃度(Ｎｓｕｂ)を抽出して計測できる。
【００６２】
この結果、ＴＥＧ構造１の薄膜トランジスタ２の真性半導体層３において形成されるチャネル領域のタイプの判別が容易にできるとともに、ガラス基板４と真性半導体層３との間の界面準位密度の評価が容易にできる。
【００６３】
なお、上記一実施の形態において、液晶ディスプレイに用いられる薄膜トランジスタ２について説明したが、光変調層として有機ＥＬ素子を用いた有機ＥＬディスプレイに用いられる薄膜トランジスタであっても、対応させて用いることができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の薄膜トランジスタの一実施の形態を示す説明平面図である。
【図２】同上薄膜トランジスタを示す説明断面図である。
【図３】同上薄膜トランジスタの評価方法を示す説明平面図である。
【図４】同上薄膜トランジスタの評価方法を示す説明平面図である。
【図５】同上薄膜トランジスタの半導体層にて形成されるチャネル領域のタイプがｎ型の場合のバンドキャップを示す説明図である。
【図６】同上薄膜トランジスタの半導体層にて形成されるチャネル領域のタイプがｐ型の場合のバンドキャップを示す説明図である。
【図７】同上薄膜トランジスタの界面準位の評価方法を示す説明平面図である。
【図８】同上薄膜トランジスタの界面準位の評価方法を示す説明平面図である。
【符号の説明】
【００６５】
２    薄膜トランジスタ
３    半導体層としての真性半導体層
５    ｐ型半導体層
６    ｎ型半導体層
８    絶縁層としてのゲート絶縁膜
９    ゲート電極
【図１】
2007173488.tif 000003
【図２】
2007173488.tif 000004
【図３】
2007173488.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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