(57)【要約】【課題】  メモリセルの書き込みマージンを向上する。【解決手段】  各メモリセルＭＣは、入力と出力とが互いに接続された一対のインバータＩＮＶ３−４を有し、インバータＩＮＶ３−４の出力である記憶ノードＮＤ１−２に相補のデータをそれぞれ保持する。電源制御回路ＰＣＮＴは、相補のデータが記憶ノードＮＤ１−２にそれぞれ書き込まれる書き込み動作中に、低レベルが書き込まれる記憶ノードＮＤ１を有するインバータＩＮＶ３の電源電圧ＶＤＤＬを、高レベルが書き込まれる記憶ノードＮＤ２を有するインバータＩＮＶ４の電源電圧ＶＤＤＲより低く設定する。低レベルが書き込まれる記憶ノードＮＤ１を有するインバータＩＮＶ３への電源供給能力が下がるため、記憶ノードＮＤ１の電圧は、低レベルに変化しやすくなる。すなわち、メモリセルＭＣの書き込みマージンを向上できる。【選択図】    図２
2007109300.tif 000002
【特許請求の範囲】
【請求項１】
入力と出力とが互いに接続された一対のインバータを有し、インバータの出力である記憶ノードに相補のデータをそれぞれ保持する複数のメモリセルと、
相補のデータが前記記憶ノードにそれぞれ書き込まれる書き込み動作中に、低レベルが書き込まれる記憶ノードを有するインバータの電源電圧を、高レベルが書き込まれる記憶ノードを有するインバータの電源電圧より低く設定する電源制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記インバータの記憶ノードに転送スイッチを介してそれぞれ接続された相補のビット線を備え、
前記電源制御回路は、前記ビット線に供給される書き込み電圧を受け、受けた書き込み電圧に応じて前記各インバータに前記電源電圧を供給することを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記電源制御回路は、前記インバータの電源端子にそれぞれ接続された一対の電源制御部を備え、
前記各電源制御部は、外部電源線と前記各電源端子との間に並列に配置され、各ビット線の電圧レベルを反転した電圧をゲートで受けるｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを有していることを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記インバータは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを直列に接続して形成され、
前記各電源制御部のｐＭＯＳトランジスタは、オン電流を多く流すために、前記インバータのｐＭＯＳトランジスタより大きいサイズを有することを特徴とする半導体メモリ。
【請求項５】
請求項３記載の半導体メモリにおいて、
前記メモリセルがアクセスされないスタンバイ期間に、前記ビット線を高レベルにプリチャージするプリチャージ回路を備えていることを特徴とする半導体メモリ。
【請求項６】
請求項２記載の半導体メモリにおいて、
前記電源制御回路は、前記ビット線に供給される低レベルの書き込み電圧を受けたときに、前記インバータの電源端子を前記ビット線に接続する接続スイッチを備えていることを特徴とする半導体メモリ。
【請求項７】
請求項６記載の半導体メモリにおいて、
前記電源制御回路は、前記ビット線に接続される前記メモリセルに共通に形成されていることを特徴とする半導体メモリ。
【請求項８】
請求項６記載の半導体メモリにおいて、
前記各接続スイッチは、ゲートが前記各ビット線に接続され、ソースが前記電源端子に接続され、ドレインが前記ビット線に接続されたｐＭＯＳトランジスタを有することを特徴とする半導体メモリ。
【請求項９】
請求項２記載の半導体メモリにおいて、
前記電源制御回路は、前記ビット線に接続される前記メモリセルに共通に形成されていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補の記憶ノードを有するメモリセルで構成される半導体メモリに関する。
【背景技術】
【０００２】
半導体の素子構造の微細化により、トランジスタを構成する絶縁膜は薄くなってきている。これに伴い、トランジスタの信頼性は低下する傾向にある。半導体集積回路に供給される電源電圧は、信頼性の低下を防止するために、年々低くなっている。電源電圧が低くなり、電源電圧とトランジスタの閾値電圧との差が小さくなると、トランジスタはオンしにくくなる。これにより、メモリセルの書き込みマージンあるいは読み出しマージンは、悪くなる傾向にある。
【０００３】
ＳＲＡＭにおいて、メモリセルの読み出しマージンを改善するために、読み出し動作時にメモリセルに供給される電源電圧と接地電圧との差を、スタンバイ時の差より大きくする手法が提案されている（例えば、特許文献１参照）。また、メモリセルの書き込みマージンおよび読み出しマージンを改善するために、スタンバイ時に昇圧回路で昇圧した電源電圧をメモリセルに供給し、メモリセルのアクセス時に電源電圧のメモリセルへの供給を停止する手法が提案されている（例えば、特許文献２参照）。具体的には、電源線とメモリセルの間に、スタンバイ時にオンし、アクセス時にオフするスイッチ（ｐＭＯＳトランジスタ）が配置される。
【特許文献１】特開昭５８−２１１３９１号公報
【特許文献２】特開平９−５１０４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した２つの手法では、通常の電源線および接地線の他に、専用の電源線が必要である。また、専用の電源線に供給する電圧を生成する回路が必要になる。このため、半導体メモリの回路規模が大きくなり、コストが増加してしまう。さらに、上述した第１の手法では、メモリセルに供給される電源電圧と接地電圧との差を大きくする場合、メモリセルを構成するトランジスタに高電圧が印加されるため、信頼性が低くなるおそれがある。上述した第２の手法では、メモリセルの読み出しアクセス時に電源電圧の供給が停止するため、メモリセルに既に保持されているデータが消失するおそれがある。また、非選択のワード線に接続されたメモリセルに保持されているデータの消失を防ぐために、アクセス時にオフするスイッチをワード線にそれぞれ対応して形成する必要がある。
【０００５】
本発明の目的は、メモリセルの書き込みマージンを向上することにある。特に、回路規模を増加することなく、メモリセルの書き込みマージンを向上することにある。
【課題を解決するための手段】
【０００６】
本発明の一形態では、各メモリセルは、入力と出力とが互いに接続された一対のインバータを有し、インバータの出力である記憶ノードに相補のデータをそれぞれ保持する。電源制御回路は、相補のデータが記憶ノードにそれぞれ書き込まれる書き込み動作中に、低レベルが書き込まれる記憶ノードを有するインバータの電源電圧を、高レベルが書き込まれる記憶ノードを有するインバータの電源電圧より低く設定する。低レベルが書き込まれる記憶ノードを有するインバータへの電源供給能力が下がるため、この記憶ノードの電圧は、低レベルに変化しやすくなる。すなわち、メモリセルの書き込みマージンを向上できる。
【０００７】
本発明の一形態における好ましい例では、相補のビット線は、転送スイッチを介してインバータの記憶ノードにそれぞれ接続されている。電源制御回路は、ビット線に供給される書き込み電圧を受け、受けた書き込み電圧に応じて各インバータに電源電圧を供給する。この発明では、ビット線の電圧を利用してインバータに供給される電源電圧を自動的に制御できる。電源制御回路を動作させるための特別な制御信号を生成する回路と、制御信号を伝達する制御信号線が不要なため、回路規模の増加を最小限に抑えて、メモリセルの書き込みマージンを向上できる。
【０００８】
本発明の一形態における好ましい例では、電源制御回路は、インバータの電源端子にそれぞれ接続された一対の電源制御部を有する。各電源制御部は、外部電源線と各電源端子との間に並列に配置されたｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを有する。ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタは、各ビット線の電圧レベルを反転した電圧をゲートで受ける。ビット線に高レベルの書き込みデータが供給されるとき、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのゲートは、低レベルを受ける。ｎＭＯＳトランジスタはオフし、ｐＭＯＳトランジスタはオンする。このため、インバータの電源端子は、外部電源電圧を維持する。
【０００９】
一方、ビット線に低レベルの書き込みデータが供給されるとき、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのゲートは、高レベルを受ける。ｎＭＯＳトランジスタはオンし、ｐＭＯＳトランジスタはオフする。このため、インバータの電源端子は、外部電源電圧よりｎＭＯＳトランジスタの閾値電圧だけ低い電圧に維持される。したがって、簡易な電源制御回路により、低レベルが書き込まれる記憶ノードを有するインバータの電源電圧を相対的に低くできる。この結果、回路規模を増加することなく、メモリセルの書き込みマージンを向上できる。
【００１０】
本発明の一形態における好ましい例では、インバータは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを直列に接続して形成されている。各電源制御部のｐＭＯＳトランジスタは、オン電流を多く流すために、インバータのｐＭＯＳトランジスタより大きいサイズを有する。これにより、高レベルが書き込まれる記憶ノードを有するインバータの電源電圧が低くなることを防止でき、メモリセルの書き込みマージンを向上できる。
【００１１】
本発明の一形態における好ましい例では、プリチャージ回路は、メモリセルがアクセスされないスタンバイ期間に、ビット線を高レベルにプリチャージする。各電源制御部のｐＭＯＳトランジスタは、ゲートで低レベル（ビット線の電圧の反転レベル）を受けてオンする。ｐＭＯＳトランジスタのオンにより、スタンバイ期間中、インバータの電源端子は、外部電源電圧に維持される。したがって、メモリセルに保持されているデータを確実に維持できる。
【００１２】
本発明の一形態における好ましい例では、電源制御回路は、ビット線に供給される低レベルの書き込み電圧を受けたときに、インバータの電源端子をビット線に接続する接続スイッチを有する。これにより、低レベルが書き込まれる記憶ノードを有するインバータの電源電圧を迅速に下げることができ、記憶ノードへの低レベルの書き込みスピードを速くできる。特に、電源制御回路が、ビット線に接続されるメモリセルに共通に形成される場合、電源制御回路とインバータの電源端子を接続する配線の負荷容量は大きくなる。この場合にも、低レベルが書き込まれる記憶ノードを有するインバータの電源電圧を迅速に下げることができる。
【００１３】
本発明の一形態における好ましい例では、各スイッチは、ゲートが各ビット線に接続され、ソースが電源端子に接続され、ドレインがビット線に接続されたｐＭＯＳトランジスタを有する。ｐＭＯＳトランジスタによりスイッチを簡易に構成できるため、スイッチの
形成による回路規模の増加を最小限に抑えることができる。
【００１４】
本発明の一形態における好ましい例では、電源制御回路は、ビット線に接続されるメモリセルに共通に形成されている。これにより、電源制御回路の数を最小限にでき、回路規模の増加を最小限に抑えることができる。
【発明の効果】
【００１５】
本発明では、メモリセルの書き込みマージンを向上できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”が付いている信号は、負論理を示している。末尾に”Ｘ”が付いている信号は、負論理を示している。
【００１７】
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、ＣＭＯＳ技術を用いて、スタティックメモリセルＭＣを有するＳＲＡＭとして形成されている。ＳＲＡＭは、メモリセルアレイＡＲＹ、ワードデコーダＷＤＥＣおよびコラムデコーダＣＤＥＣを有している。メモリセルアレイＡＲＹは、プリチャージ回路ＰＲＥ、電源制御回路ＰＣＮＴ、メモリセルＭＣ、センスアンプＳＡ、コラムスイッチＣＳＷ、ワード線ＷＬおよび相補のビット線ＢＬ、ＢＬＸを有している。ＳＲＡＭは、図示した以外にも、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡおよびコラムスイッチＣＳＷの動作タイミングを制御する動作制御回路等（図示せず）を有している。
【００１８】
ワードデコーダＷＤＥＣは、読み出し動作中および書き込み動作中に、外部から供給されるアドレス信号（ロウアドレス）に応じてワード線ＷＬのいずれかを低レベルから高レベルに活性化する。コラムデコーダＣＤＥＣは、読み出し動作中および書き込み動作中に、外部から供給されるアドレス信号（コラムアドレス）に応じてコラムスイッチのいずれかをオンするためのコラム選択信号ＣＬを低レベルから高レベルに活性化する。
【００１９】
プリチャージ回路ＰＲＥは、ビット線ＢＬ、ＢＬＸを電源線に接続する複数のトランジスタスイッチ（図示せず）を有している。プリチャージ回路ＰＲＥは、メモリセルＭＣがアクセスされないスタンバイ期間に、ビット線ＢＬ、ＢＬＸを外部電源電圧ＶＤＤ（高レベル）にプリチャージする。ここで、外部電源電圧ＶＤＤは、メモリセルアレイＡＲＹの外部から供給される電源電圧である。電源電圧ＶＤＤは、ＳＲＡＭの外部から供給されてもよく、ＳＲＡＭの内部で生成してもよい。スタンバイ期間は、書き込み動作と読み出し動作とが実行されない期間であり、ワード線ＷＬが低レベルに非活性化されている期間である。
【００２０】
メモリセルＭＣは、メモリセルアレイＡＲＹ内にマトリックス状に配置されており、ビット線対ＢＬ、ＢＬＸおよびワード線ＷＬに接続されている。図の縦方向に並ぶメモリセルＭＣは、同じビット線対ＢＬ、ＢＬＸに接続されている。図の横方向に並ぶメモリセルＭＣは、同じワード線ＷＬに接続されている。
【００２１】
電源制御回路ＰＣＮＴは、図の縦方向に並ぶメモリセルＭＣの列毎に形成されている。各電源制御回路ＰＣＮＴは、ビット線ＢＬ、ＢＬＸの電圧に応じてメモリセルＭＣに供給する電源電圧ＶＤＤＬ、ＶＤＤＲ（内部電源電圧）の一方を外部電源電圧ＶＤＤより低く設定する。すなわち、電源制御回路ＰＣＮＴの動作は、ビット線ＢＬ、ＢＬＸの電圧に応
じて自動的に制御される。本発明では、電源制御回路ＰＣＮＴを動作させるための特別な制御信号を生成する回路は不要であり、制御信号を伝達する制御信号線も不要である。したがって、本発明の適用によるＳＲＡＭの回路規模の増加は最小限に抑えられる。
【００２２】
電源線ＶＤＤＬ、ＶＤＤＲ（内部電源線）は、ビット線ＢＬ、ＢＬＸに沿って配線されている。電源制御回路ＰＣＮＴは、センスアンプＳＡと同様に、ビット線ＢＬ、ＢＬＸの電圧に応じて動作するため、ビット線対ＢＬ、ＢＬＸの一端側に形成することが望ましい。これにより、電源制御回路ＰＣＮＴを形成する場合に、ビット線ＢＬ、ＢＬＸの配線が長くなることを防止できる。電源制御回路ＰＣＮＴを、１つのビット線ＢＬ、ＢＬＸに接続される複数のメモリセルに共通に形成することで、電源制御回路ＰＣＮＴの数を最小限にできる。以上より、ＳＲＡＭの回路規模の増加を最小限に抑えることができる。電源制御回路ＰＣＮＴの詳細は、後述する図２で説明する。
【００２３】
センスアンプＳＡは、ビット線対ＢＬ、ＢＬＸ毎に形成されている。各センスアンプＳＡは、読み出し動作中および書き込み動作中に、ビット線ＢＬ、ＢＬＸの電圧差を差動増幅する。なお、センスアンプＳＡは、ビット線ＢＬ、ＢＬＸの一方の電圧を増幅するバッファタイプでもよい。
【００２４】
コラムスイッチＣＳＷは、ビット線ＢＬ、ＢＬＸをバッファＢＵＦを介してデータ線ＤＩＮ、／ＤＩＮ、ＤＯＵＴ、／ＤＯＵＴに接続する複数のトランジスタスイッチ（図示せず）を有している。書き込み動作が実行されるとき、コラムスイッチＣＳＷと図の上向きのバッファＢＵＦがオンし、相補の書き込みデータＤＩＮ、／ＤＩＮがビット線ＢＬ、ＢＬＸに供給される。読み出し動作が実行されるとき、コラムスイッチＣＳＷと図の下向きのバッファＢＵＦがオンし、ビット線ＢＬ、ＢＬＸ上で増幅された読み出しデータが、相補のデータＤＯＵＴ、／ＤＯＵＴとして出力される。
【００２５】
図２は、図１に示した電源制御回路ＰＣＮＴの詳細を示している。電源制御回路ＰＣＮＴは、ビット線ＢＬ、ＢＬＸにそれぞれ接続された電源制御部ＰＣＮＴＬ、ＰＣＮＴＲを有している。電源制御部ＰＣＮＴＬ、ＰＣＮＴＲは互いに同じ回路であり、対称に形成されている。
【００２６】
電源制御部ＰＣＮＴＬは、入力がビット線ＢＬに接続されたＣＭＯＳインバータＩＮＶ１と、ゲートがインバータＩＮＶ１の出力に接続されたｎＭＯＳトランジスタＮＭ１およびｐＭＯＳトランジスタＰＭ１を有している。ｎＭＯＳトランジスタＮＭ１は、ソースが電源線ＶＤＤＬに接続され、ドレインが外部電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＰＭ１は、ソースが電源線ＶＤＤに接続され、ドレインが電源線ＶＤＤＬに接続されている。
【００２７】
電源制御部ＰＣＮＴＲは、入力がビット線ＢＬＸに接続されたＣＭＯＳインバータＩＮＶ２と、ゲートがインバータＩＮＶ２の出力に接続されたｎＭＯＳトランジスタＮＭ２およびｐＭＯＳトランジスタＰＭ２を有している。ｎＭＯＳトランジスタＮＭ２は、ソースが電源線ＶＤＤＲに接続され、ドレインが外部電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＰＭ２は、ソースが電源線ＶＤＤに接続され、ドレインが電源線ＶＤＤＲに接続されている。
【００２８】
例えば、ｐＭＯＳトランジスタＰＭ１−２のサイズは、メモリセルＭＣのｐＭＯＳトランジスタのサイズの２倍に設定されている。ここで、サイズは、トランジスタのゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌによって表される。ｐＭＯＳトランジスタＰＭ１−２のオン電流は大きくなる。このため、メモリセルＭＣへの書き込み動作時に、後述するメモリセルＭＣのインバータＩＮＶ３−４の電源線ＶＤＤＬ、ＶＤＤＲから接地線ＶＳＳに一時的に
貫通電流が流れても、インバータＩＮＶ３−４の電源電圧ＶＤＤＬ、ＶＤＤＲが低くなることを防止できる。特に、高レベルが書き込まれるインバータ（ＩＮＶ３−４の一方）の電源電圧が低くなることを防止できるため、メモリセルＭＣの書き込みマージンを向上できる。電源制御回路ＰＣＮＴは、図に示すように、８つのトランジスタで形成される。このため、電源制御回路ＰＣＮＴを形成することによる回路規模の増加はわずかである。
【００２９】
メモリセルＭＣは、６トランジスタタイプの一般的なセルである。メモリセルＭＣは、入力と出力とが互いに接続された一対のＣＭＯＳインバータＩＮＶ３、ＩＮＶ４と、インバータＩＮＶ３−４の出力である記憶ノードＮＤ１−２をビット線ＢＬ、ＢＬＸにそれぞれ接続する転送トランジスタＴＲ１、ＴＲ２（転送スイッチ）を有している。インバータＩＮＶ３−４によりフリップフロップが形成されている。インバータＩＮＶ３、ＩＮＶ４の電源端子ＶＤＤＬ、ＶＤＤＲは、電源制御部ＰＣＮＴＬ、ＰＣＮＴＲにそれぞれ接続されている。そして、メモリセルＭＣに書き込まれた相補のデータは、記憶ノードＮＤ１−２にそれぞれ保持される。
【００３０】
図３は、第１の実施形態のＳＲＡＭの書き込み動作を示している。書き込み動作（ＷＲ）が開始される前（スタンバイ期間ＳＴＢ）、ビット線ＢＬ、ＢＬＸは、プリチャージ回路ＰＲＥにより高レベル（ＶＤＤ）にプリチャージされている（図３（ａ））。図２に示した電源制御回路ＰＣＮＴのインバータＩＮＶ１−２は、ビット線ＢＬ、ＢＬＸの高レベルを受け、低レベル（Ｌ）を出力する（図３（ｂ））。これにより、ｎＭＯＳトランジスタＮＭ１−２はオフし、ｐＭＯＳトランジスタＰＭ１−２はオンする。この例では、メモリセルＭＣは、書き込み動作前に”論理１”を記憶しており、記憶ノードＮＤ１−２は、高レベル（ＶＤＤ）および低レベル（ＶＳＳ）にそれぞれ設定されている（図３（ｃ））。
【００３１】
スタンバイ期間ＳＴＢでは、ｐＭＯＳトランジスタＰＭ１−２のオンにより、メモリセルＭＣのインバータＩＮＶ３−４の電源端子ＶＤＤＬ、ＶＤＤＲは、電源電圧ＶＤＤ（例えば、１．２Ｖ）に設定される。したがって、電源線ＶＤＤとメモリセルＭＣとの間にｐＭＯＳトランジスタＰＭ１−２が配置されていても、電源電圧ＶＤＤをメモリセルＭＣに供給でき、メモリセルＭＣに記憶されているデータは確実に保持される。
【００３２】
書き込み動作では、まず、図１に示したコラムスイッチＣＳＷを介してデータ線ＤＩＮ、／ＤＩＮからビット線ＢＬ、ＢＬＸに相補の書き込みデータが供給される。この例では、外部データ端子に”論理０”が書き込まれ、ビット線ＢＬ、ＢＬＸは、低レベル（ＶＳＳ）、高レベル（ＶＤＤ）にそれぞれ変化する（図３（ｄ））。図２に示した電源制御部ＰＣＮＴＬのインバータＩＮＶ１は、ビット線ＢＬの変化に応答して高レベル（Ｈ；ＶＤＤ）を出力する（図３（ｅ））。電源制御部ＰＣＮＴＲのインバータＩＮＶ２の出力は変化しない（図３（ｆ））。
【００３３】
電源制御部ＰＣＮＴＬのｐＭＯＳトランジスタＰＭ１は、ゲートで電源電圧ＶＤＤを受けてオフする。メモリセルＭＣのインバータＩＮＶ３の電源端子ＶＤＤＬは、ｐＭＯＳトランジスタＰＭ１がオフするまで電源電圧ＶＤＤに設定される。このため、ｎＭＯＳトランジスタＮＭ１のソース電圧（ＶＤＤＬ）は、ゲートで電源電圧ＶＤＤを受けたとき電源電圧ＶＤＤにほぼ等しい。ｎＭＯＳトランジスタＮＭ１のゲート・ソース間電圧はほぼ０Ｖであるため、ｎＭＯＳトランジスタＮＭ１はオンしない。したがって、インバータＩＮＶ３の電源端子ＶＤＤＬは、高レベルのフローティング状態になる。
【００３４】
ビット線ＢＬ、ＢＬＸに書き込み電圧が供給された後、ワード線ＷＬが高レベルに活性化される（図３（ｇ））。ワード線ＷＬの活性化により、転送トランジスタＴＲ１−２はオンし、メモリセルＭＣはアクセスされる。記憶ノードＮＤ１−２の電圧は、ビット線Ｂ
Ｌ、ＢＬＸの電圧に追従して変化する（図３（ｈ））。記憶ノードＮＤ１−２の電圧が中間電圧（電源電圧ＶＤＤと接地電圧ＶＳＳの間）の期間、フローティング状態の電源端子ＶＤＤＬの電圧は、ノードＮＤ１の電圧の低下とともに下がる（図３（ｉ））。電源端子ＶＤＤＬの電圧は、”電源電圧ＶＤＤ−ｎＭＯＳトランジスタＮＭ１の閾値電圧Ｖｔｈ”まで下がる。この実施形態では、ｎＭＯＳトランジスタＮＭ１−２の閾値電圧Ｖｔｈは、０．３Ｖに設定されており、電源端子ＶＤＤＬの電圧は０．９Ｖになる。
【００３５】
低レベル電圧が書き込まれるノードＮＤ１を有するインバータＩＮＶ３の電源線ＶＤＤＬの電圧を電源電圧ＶＤＤより低くすることで、インバータＩＮＶ３への電流供給能力が下がるため、低レベルのデータをメモリセルＭＣに書き込みやすくできる。また、高レベルが書き込まれる記憶ノードＮＤ２を有するインバータＩＮＶ４の電源端子ＶＤＤＲは、電源電圧ＶＤＤを受け続ける。したがって、メモリセルＭＣにおいて、インバータＩＮＶ３のｎＭＯＳトランジスタのゲート電圧を電源電圧ＶＤＤまで上昇できる。この結果、インバータＩＮＶ３−４により構成されるフリップフロップは、反転しやすくなる。すなわち、メモリセルＭＣの書き込みマージンを向上できる。
【００３６】
この後、ワード線ＷＬは、低レベルに非活性化される（図３（ｊ））。次に、ビット線ＢＬ、ＢＬＸへの書き込みデータの供給が停止される。プリチャージ回路ＰＲＥが動作し、ビット線ＢＬ、ＢＬＸは、電源電圧ＶＤＤにプリチャージされる（図３（ｋ））。ビット線ＢＬの電源電圧ＶＤＤへの変化により、インバータＩＮＶ１の出力は、低レベル（ＶＳＳ）に変化する（図３（ｌ））。これにより、ｎＭＯＳトランジスタＮＭ１はオフし、ｐＭＯＳトランジスタＰＭ１はオンする。ｐＭＯＳトランジスタＰＭ１のオンにより、電源線ＶＤＤＬは、電源電圧ＶＤＤまで上昇する（図３（ｍ））。そして、メモリセルＭＣはスタンバイ状態ＳＴＢに戻り、書き込み動作は完了する。
【００３７】
なお、電源線ＶＤＤＬ、ＶＤＤＲは、ビット線ＢＬ、ＢＬＸに沿って配置されるメモリセルＭＣに共通に接続される。このため、上述した例において、非選択のワード線ＷＬに接続されるメモリセルＭＣの電源線ＶＤＤＬも０．９Ｖに変化する。しかし、これらメモリセルＭＣは、転送トランジスタＴＲ１−２がオフしており、スタンバイ状態ＳＴＢと等価である。このため、これらメモリセルＭＣは、データを確実に保持できる。メモリセルＭＣのデータを保持可能な電源電圧ＶＤＤＬ、ＶＤＤＲの最小値は、理論的にインバータＩＮＶ３−４を構成するトランジスタの閾値電圧である。
【００３８】
図４は、第１の実施形態のＳＲＡＭの読み出し動作を示している。この例では、メモリセルＭＣは、読み出し動作前に”論理０”を記憶しており、記憶ノードＮＤ１、ＮＤ２は、低レベル（Ｌ；ＶＳＳ）および高レベル（Ｈ；ＶＤＤ）にそれぞれ設定されている（図４（ａ））。記憶ノードＮＤ１、ＮＤ２以外の状態は、図３に示した書き込み動作前と同じである。
【００３９】
読み出し動作（読み出し期間ＲＤ）では、まず、ワード線ＷＬが高レベルに活性化され、転送トランジスタＴＲ１−２がオンする（図４（ｂ））。メモリセルＭＣの記憶ノードＮＤ１−２の低レベルおよび高レベルは、ビット線ＢＬ、ＢＬＸに伝えられる（図４（ｃ））。電源制御回路ＰＣＮＴのインバータＩＮＶ１は、ビット線ＢＬの低レベルを受けて高レベルを出力する（図４（ｄ））。このため、上述した図３（ｅ）の説明と同様に、インバータＩＮＶ３の電源端子ＶＤＤＬは、高レベルのフローティング状態になる。メモリセルＭＣは、”論理０”を記憶しており、インバータＩＮＶ３のｐＭＯＳトランジスタはオフしている。このため、電源電圧ＶＤＤＬは、ｐＭＯＳトランジスタのオフ電流（リーク電流）によって徐々に低下する。実際には、ｐＭＯＳトランジスタのオフ電流は少ないため、電源電圧ＶＤＤＬは、高レベルのフローティング状態に保持される（図４（ｅ））。
【００４０】
インバータＩＮＶ３のｐＭＯＳトランジスタのソースがフローティング状態に保持されるため、ノードＮＤ１は、低レベルに保持されやすくなる。したがって、メモリセルＭＣに保持されているデータが、転送トランジスタＴＲ１−２のオンにより反転することを確実に防止できる。すなわち、メモリセルＭＣの読み出しマージンを向上できる。
【００４１】
この後、図３と同様に、ワード線ＷＬが低レベルに非活性化され、ビット線ＢＬ、ＢＬＸは、電源電圧ＶＤＤにプリチャージされる（図４（ｆ、ｇ））。ビット線ＢＬの電源電圧ＶＤＤへの変化により、インバータＩＮＶ１の出力は、低レベル（ＶＳＳ）に変化する（図４（ｈ））。これにより、ｎＭＯＳトランジスタＮＭ１はオフし、ｐＭＯＳトランジスタＰＭ１はオンする。ｐＭＯＳトランジスタＰＭ１のオンにより、電源線ＶＤＤＬは電源線ＶＤＤに接続され、メモリセルＭＣはスタンバイ状態ＳＴＢに戻る。すなわち、読み出し動作が完了する。
【００４２】
なお、読み出し動作においても、上述した書き込み動作と同様に、非選択のワード線ＷＬに接続されるメモリセルＭＣの転送トランジスタＴＲ１−２はオフしており、スタンバイ状態ＳＴＢと等価である。このため、これらメモリセルＭＣは、データを確実に保持できる。
【００４３】
以上、第１の実施形態では、低レベルが書き込まれるメモリセルＭＣのインバータ（例えば、ＩＮＶ３）に供給される電源電圧ＶＤＤＬを電源電圧ＶＤＤより低く設定することで、メモリセルの書き込みマージンを向上できる。
【００４４】
図５は、本発明の第２の実施形態における電源制御回路ＰＣＮＴの詳細を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電源制御回路ＰＣＮＴを除く構成は、第１の実施形態（図１）と同じである。
【００４５】
電源制御回路ＰＣＮＴは、第１の実施形態の電源制御回路ＰＣＮＴにｐＭＯＳトランジスタＰＭ３、ＰＭ４を加えて構成されている。ｐＭＯＳトランジスタＰＭ３は、ソースが電源線ＶＤＤＬに接続され、ドレインおよびゲートがビット線ＢＬに接続されている。ｐＭＯＳトランジスタＰＭ４は、ソースが電源線ＶＤＤＲに接続され、ドレインおよびゲートがビット線ＢＬＸに接続されている。
【００４６】
ｐＭＯＳトランジスタＰＭ３（またはＰＭ４）は、ビット線ＢＬ（またはＢＬＸ）が低レベルのときに、電源線ＶＤＤＬ（またはＶＤＤＲ）からビット線ＢＬ（またはＢＬＸ）に電流を流す接続スイッチとして動作する。例えば、ｐＭＯＳトランジスタＰＭ３−４のサイズは、メモリセルＭＣのｐＭＯＳトランジスタのサイズの半分に設定されている。このため、ｐＭＯＳトランジスタＰＭ３−４を形成することによる回路規模の増加を最小限に抑えることができる。
【００４７】
図６は、第２の実施形態のＳＲＡＭにおける書き込み動作を示している。第１の実施形態（図３）と同じ動作については、詳細な説明を省略する。この実施形態では、ビット線ＢＬに低レベルの書き込みデータが供給されたときに、ｐＭＯＳトランジスタＰＭ３がオンし、電源電圧ＶＤＤＬは下がる（図６（ａ））。電源制御回路ＰＣＮＴのｎＭＯＳトランジスタＮＭ１のゲートは、高レベルを受ける（図６（ｂ））。このため、電源電圧ＶＤＤＬは、”電源電圧ＶＤＤ−ｎＭＯＳトランジスタＮＭ１の閾値電圧Ｖｔｈ”まで下がる。この実施形態では、電源電圧ＶＤＤは１．２Ｖ、ｎＭＯＳトランジスタＮＭ１−２の閾値電圧Ｖｔｈは０．３Ｖに設定されており、電源端子ＶＤＤＬの電圧は０．９Ｖになる。
【００４８】
この後、ワード線ＷＬが高レベルに活性化される（図６（ｃ））。ワード線ＷＬの活性化により、記憶ノードＮＤ１−２の電圧は、ビット線ＢＬ、ＢＬＸの電圧に追従して変化する（図６（ｄ））。電源電圧ＶＤＤＬは、ワード線ＷＬが活性化される前に電源電圧ＶＤＤより低くなっている。このため、記憶ノードＮＤ１は、短時間で低レベルに変化する。
【００４９】
記憶ノードＮＤ１は、記憶ノードＮＤ２を有するインバータＩＮＶ４の入力に接続されているため、記憶ノードＮＤ２の電圧の変化時間も短くなる。すなわち、データのメモリセルＭＣへの書き込み時間を短縮できる。記憶ノードＮＤ１−２が中間電圧（電源電圧ＶＤＤと接地電圧ＶＳＳの間）である期間が短くなるため、インバータＩＮＶ３−４に貫通電流が流れにくくなる。
【００５０】
また、図１に示したように、複数のメモリセルＭＣで電源制御回路ＰＣＮＴを共有する場合、電源線ＶＤＤＬ、ＶＤＤＲの配線は長くなり、その負荷容量は大きくなる。この場合にも、ｐＭＯＳトランジスタＰＭ３−４により、ノードＮＤ１−２の電圧を迅速に変化できる。
【００５１】
図７は、第２の実施形態のＳＲＡＭにおける読み出し動作を示している。第１の実施形態（図４）と同じ動作については、詳細な説明を省略する。この実施形態では、電源線ＶＤＤＬ、ＶＤＤＲは、ｐＭＯＳトランジスタＰＭ３−４を介してビット線ＢＬ、ＢＬＸに接続されている。このため、電源線ＶＤＤＬ（またはＶＤＤＲ）は、ビット線ＢＬ（またはＢＬＸ）の低レベルへの変化に応答して”ＶＤＤ−Ｖｔｈ”まで変化する（図７（ａ））。
【００５２】
しかし、低レベルに変化する電源線ＶＤＤＬ（またはＶＤＤＲ）は、メモリセルＭＣにおいて低レベルを出力するインバータＩＮＶ３（またはＩＮＶ４）に接続される。このため、読み出し動作中（読み出し期間ＲＤ）に、インバータＩＮＶ３（またはＩＮＶ４）は、低レベルを保持しやすくなる。したがって、メモリセルＭＣの読み出しマージンを向上できる。
【００５３】
以上、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、電源制御回路ＰＣＮＴにｐＭＯＳトランジスタＰＭ３−４を追加することで、書き込み時間を短縮でき、書き込みマージンをさらに向上できる。特に、電源制御回路ＰＣＮＴが、複数のメモリセルＭＣに共有される場合に有効である。
【００５４】
図８は、本発明の第３の実施形態における電源制御回路ＰＣＮＴの詳細を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電源制御回路ＰＣＮＴを除く構成は、第１の実施形態（図１）と同じである。
【００５５】
電源制御回路ＰＣＮＴは、第２の実施形態の電源制御回路ＰＣＮＴからｎＭＯＳトランジスタＮＭ１−２を除いて構成されている。このため、書き込み動作および読み出し動作において、低レベルのビット線ＢＬ（またはＢＬＸ）に対応する電源線ＶＤＤＬ（またはＶＤＤＲ）は、フローティング状態に設定される。しかし、高レベルのビット線ＢＬＸ（またはＢＬ）に対応する電源線ＶＤＤＲ（またはＶＤＤＬ）は、電源電圧ＶＤＤに設定される。このため、上述したように、書き込みマージンおよび読み出しマージンを向上できる。以上、第３の実施形態においても第１および第２の実施形態と同様の効果を得ることができる。
【００５６】
図９は、本発明の第４の実施形態における電源制御回路ＰＣＮＴの詳細を示している。
第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電源制御回路ＰＣＮＴを除く構成は、第１の実施形態（図１）と同じである。
【００５７】
電源制御回路ＰＣＮＴは、第２の実施形態の電源制御回路ＰＣＮＴからインバータＩＮＶ１−２およびｎＭＯＳトランジスタＮＭ１−２を除いて構成されている。ｐＭＯＳトランジスタＰＭ１−２のゲートは接地線ＶＳＳに接続されている。このため、ｐＭＯＳトランジスタＰＭ１−２は、抵抗として作用する。この実施形態においても、書き込み動作時および読み出し動作時に、低レベルのビット線ＢＬ（またはＢＬＸ）に対応する電源電圧ＶＤＤＬ（またはＶＤＤＲ）を電源電圧ＶＤＤより下げることができる。また、高レベルのビット線ＢＬＸ（またはＢＬ）に対応する電源電圧ＶＤＤＲ（またはＶＤＤＬ）は、電源電圧ＶＤＤに設定される。したがって、第４の実施形態においても第１および第２の実施形態と同様の効果を得ることができる。
【００５８】
なお、上述した実施形態では、１つの電源制御回路ＰＣＮＴをビット線対ＢＬ、ＢＬＸ毎に配置する例について述べた。しかし、ビット線対ＢＬ、ＢＬＸに接続されるメモリセルＭＣの数が多く、ビット線対ＢＬ、ＢＬＸが長い場合には、複数の電源制御回路ＰＣＮＴをビット線対ＢＬ、ＢＬＸ毎に配置してもよい。
【００５９】
上述した第２−４の実施形態では、電源線ＶＤＤＬ、ＶＤＤＲをビット線ＢＬ、ＢＬＸに接続する接続スイッチをｐＭＯＳトランジスタＰＭ３、ＰＭ４で構成する例について述べた。しかし、接続スイッチを一対のｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成されるＣＭＯＳ伝達ゲートで構成してもよい。この場合、ビット線ＢＬに対応するｎＭＯＳトランジスタのゲートは、例えば、ビット線ＢＬＸに接続される。
【００６０】
上述した実施形態では、ビット線ＢＬに低レベルが書き込まれる例について述べた。しかし、本発明は、電源制御部ＰＣＮＴＬ、ＰＣＮＴＲが互いに対称構造を有しているため、ビット線ＢＬＸに低レベルが書き込まれる場合にも同様に動作し、同じ効果を得ることができる。
【００６１】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００６２】
本発明は、相補の記憶ノードを有するメモリセルで構成される半導体メモリに適用できる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示した電源制御回路の詳細を示す回路図である。
【図３】第１の実施形態のＳＲＡＭの書き込み動作を示すタイミング図である。
【図４】第１の実施形態のＳＲＡＭの読み出し動作を示すタイミング図である。
【図５】本発明の第２の実施形態における電源制御回路の詳細を示す回路図である。
【図６】第２の実施形態のＳＲＡＭの書き込み動作を示すタイミング図である。
【図７】第２の実施形態のＳＲＡＭの読み出し動作を示すタイミング図である。
【図８】本発明の第３の実施形態における電源制御回路の詳細を示す回路図である。
【図９】本発明の第４の実施形態における電源制御回路の詳細を示す回路図である。
【符号の説明】
【００６４】
ＡＲＹ‥メモリセルアレイ；ＢＬ、ＢＬＸ‥ビット線；ＣＤＥＣ‥コラムデコーダ；ＣＳＷ‥コラムスイッチ；ＤＩＮ、／ＤＩＮ、ＤＯＵＴ、／ＤＯＵＴ‥データ線；ＩＮＶ１−４インバータ；ＭＣ‥メモリセル；ＮＤ１−２‥記憶ノード；ＮＭ１−２‥ｎＭＯＳトランジスタ；ＰＣＮＴ‥電源制御回路；ＰＣＮＴＬ、ＰＣＮＴＲ‥電源制御部；ＰＭ１−４‥ｐＭＯＳトランジスタ；ＰＲＥ‥プリチャージ回路；ＳＡ‥センスアンプ；ＴＲ１−２‥転送トランジスタ；ＶＤＤ‥外部電源線；ＶＤＤＬ、ＶＤＤＲ‥電源線；ＶＳＳ‥接地線；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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