(57)【要約】【課題】埋め込みＳｉＧｅまたはＳｉＣによるソース・ドレインを含むＭＩＳＦＥＴにおいてＳＴＩのエッジ部分でファセットが発生しないＭＩＳＦＥＴを提供する。【解決手段】Ｓｉ基板１０の表面層に形成されて素子形成領域を確定するＳＴＩ１０１と、ゲート絶縁膜１３を介して素子形成領域のＳｉ基板１０上に形成されたゲート電極１９と、ゲート電極１９を挟むように、ｐ型ＭＩＳＦＥＴにあってはＳｉＧｅから、また、ｎ型ＭＩＳＦＥＴにあってはＳｉＣから、Ｓｉ基板１０の表面層に形成されたソースまたはドレインをなす不純物拡散層６１，６３と、不純物拡散層６１，６３の表面に形成された第１のシリサイド６２，６４と、を備えるＭＩＳＦＥＴにおいて、ＳＴＩ１０１の表面の高さを第１のシリサイド６２，６４の高さと実質的に同一にする。【選択図】図１
2007317796.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面層に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であって、
前記半導体基板の表面層に形成されて素子形成領域を確定するＳＴＩ（Shallow Trench Insulator）と、
前記素子形成領域の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟むように、ｐ型ＭＩＳＦＥＴにあってはＳｉＧｅから、また、ｎ型ＭＩＳＦＥＴにあってはＳｉＣから前記素子形成領域の表面層に形成されたソースまたはドレインをなす不純物拡散層と、
前記不純物拡散層の表面に形成された第１の金属シリサイドと、
を含むＭＩＳＦＥＴを備える半導体装置であって、
前記ＳＴＩの表面の高さは、前記第１の金属シリサイドの高さと実質的に同一であることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の少なくとも表面層に形成された第２の金属シリサイドをさらに備え、
前記第２の金属シリサイドの高さは、前記ＳＴＩの表面の高さと実質的に同一であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備える半導体装置の製造方法であって、
半導体基板の素子形成領域の上にゲート絶縁膜を介してゲート電極を導電材料から形成する工程と、
平面視において前記ゲート電極を間に挟むように前記素子形成領域の表面層を選択的に除去して不純物拡散層の形成領域に凹部を形成する工程と、
ｐ型ＭＩＳＦＥＴにあってはＳｉＧｅをエピタキシャル成長させ、また、ｎ型ＭＩＳＦＥＴにあってはＳｉＣをエピタキシャル成長させることにより前記不純物拡散層の形成領域に、ソースまたはドレインをなす不純物拡散層を形成する工程と、
前記不純物拡散層を形成した後に、前記素子形成領域を絶縁分離するためのＳＴＩ（Shallow Trench Insulator）を形成する工程と、
を備える半導体装置の製造方法。
【請求項４】
前記ＳＴＩを形成した後に、前記ゲート電極を形成する導電材料と同一の導電材料を堆積させ、レジストを用いたパターニングにより、前記不純物拡散層に挟まれる第１層のゲート電極と前記ＳＴＩとの上層に前記第１層のゲート電極の長手方向に沿って形成されて前記第１層のゲート電極と一体化する第２層のゲート電極を形成する工程をさらに備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極の少なくとも表面層、および、前記不純物拡散層の表面層を同時にシリサイド化させる工程をさらに備えることを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＴＩ（Shallow Trench Insulator）にて素子分離されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の駆動電流を向上させるために様々な技術が提案されている。例えばｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であれば、ソース・ドレインの不純物拡散層を形成する領域における半導体基板の表面層に凹部（リセス）を設け、そこにＳｉＧｅをエピタキシャル成長させる技術が提案されている。
【０００３】
しかしながら、従来の技術では、ＳＴＩのエッジ部分でＳｉＧｅにファセットが発生してしまっていた。このため、ソース・ドレインのシリサイド化においてシリサイドが異常に成長し、これに伴って接合リークが増大し、さらには短チャネル効果が損なわれるという問題まで発生していた。
【特許文献１】特許第３７６１９１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ＳＴＩのエッジ部分でＳｉＧｅまたはＳｉＣのファセットを有しない半導体装置を提供することにある。
【０００５】
また、本発明の目的は、ＳＴＩのエッジ部分でのＳｉＧｅまたはＳｉＣのファセットの発生を防止する、半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明によれば、
半導体基板の表面層に形成されたＭＩＳＦＥＴであって、
前記半導体基板の表面層に形成されて素子形成領域を確定するＳＴＩ（Shallow Trench Insulator）と、
前記素子形成領域の上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟むように、ｐ型ＭＩＳＦＥＴにあってはＳｉＧｅから、また、ｎ型ＭＩＳＦＥＴにあってはＳｉＣから前記素子形成領域の表面層に形成されたソースまたはドレインをなす不純物拡散層と、
前記不純物拡散層の表面に形成された第１の金属シリサイドと、
を含むＭＩＳＦＥＴを備える半導体装置であって、
前記ＳＴＩの表面の高さは、前記第１の金属シリサイドの高さと実質的に同一であることを特徴とする半導体装置が提供される。
【０００７】
また、本発明によれば、
ＭＩＳＦＥＴを備える半導体装置の製造方法であって、
半導体基板の素子形成領域の上にゲート絶縁膜を介してゲート電極を導電材料から形成する工程と、
平面視において前記ゲート電極を間に挟むように前記素子形成領域の表面層を選択的に除去して不純物拡散層の形成領域に凹部を形成する工程と、
ｐ型ＭＩＳＦＥＴにあってはＳｉＧｅをエピタキシャル成長させ、また、ｎ型ＭＩＳＦＥＴにあってはＳｉＣをエピタキシャル成長させることにより前記不純物拡散層の形成領域に、ソースまたはドレインをなす不純物拡散層を形成する工程と、
前記不純物拡散層を形成した後に、前記素子形成領域を絶縁分離するためのＳＴＩ（Shallow Trench Insulator）を形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明は以下の効果の効果を奏する。
【０００９】
即ち、本発明によれば、ＳＴＩのエッジ部分でＳｉＧｅまたはＳｉＣのファセットを有しない半導体装置が提供される。
【００１０】
また、本発明によれば、ＳＴＩのエッジ部分でのＳｉＧｅまたはＳｉＣのファセットの発生を防止する、半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。図面において、同一の部分には同一の参照番号を付し、その重複説明を適宜省略する。
【００１２】
（１）第１の実施の形態
図１は、本発明に係る半導体装置の第１の実施の形態の概略構成を示す略示断面図である。
【００１３】
半導体装置１は、Ｓｉ（シリコン）基板１０の表面層に形成された素子分離用のＳＴＩ１０１により確定された素子領域に形成されたｐＭＯＳＦＥＴを備える。ｐＭＯＳＦＥＴのゲート電極１９は、ゲート酸化膜１３を介してＳｉ基板１０の上に導電材料、本実施形態ではポリシリコンで形成される。ゲート酸化膜１３およびゲート電極１９の側面には、サイドウォール５１，５３が絶縁材料、本実施形態ではＳｉＮで形成されている。ＳＴＩ１０１とサイドウォール５１，５３との間の、不純物拡散層形成領域である、基板１０の表面層には、ゲート電極１９を間に挟むように凹部（リセス）ＲＳが形成されている。凹部ＲＳは、ゲート電極１９直下の基板表面層で狭いチャネル領域が形成されるよう、サイドウォール５１，５３の下に回り込むように形成される。さらに、ＳｉＧｅのエピタキシャル成長により、凹部ＲＳにＳｉＧｅを埋め込むことにより不純物拡散層６１，６３が形成されてそれぞれがソースまたはドレインを構成する。
【００１４】
ゲート電極１９の表面、不純物拡散層６１，６３の表面には、金属シリサイド、本実施形態ではＮｉＳｉ２０および６２，６４がそれぞれ形成されている。本実施形態において、ＮｉＳｉ６２，６４は例えば第１の金属シリサイドに対応し、また、ＮｉＳｉ２０は例えば第２の金属シリサイドに対応する。
【００１５】
図１に示す半導体装置１の第１の特徴は、ソース・ドレインの不純物拡散層６１，６３の各表面におけるシリサイド６２，６４の表面とＳＴＩ１０１の表面とが面一となり、これにより、シリサイド６２，６４の上面の高さとＳＴＩ１０１の上面の高さとが実質的に同一となっている点にある。また、図１に示す半導体装置１の第２の特徴は、ゲート電極１９の表面における金属シリサイド２０の上面の高さもＳＴＩ１０１の上面の高さと実質的に同一となっている点にある。このように、本実施形態の半導体装置１は、ＳＴＩ１０１のエッジ部分でＳｉＧｅのファセットを有しない構造になっている。これにより、短チャネル効果および接合リーク特性のいずれの点でも従来の半導体装置と比較して大幅に改善されている。この点を図２および図３を参照しながらより具体的に説明する。
【００１６】
図２および図３にそれぞれ示す半導体装置２００および３００は、いずれも従来の技術による半導体装置の具体例である。いずれの半導体装置についてもエピタキシャル成長により凹部ＲＳをＳｉＧｅで埋め込んで形成された不純物拡散層１６１，１６３の周辺において、ＳＴＩ２０１のエッジ部分でファセットＦＳが発生している。このために、不純物拡散層１６１，１６３の表面のシリサイド化において、例えば図２の符号１６３に示すように、ＳＴＩ２０１のエッジ部分で金属シリサイドが異常に成長し、その一端ＤＦ１が凹部ＲＳの底面を超えてＳｉ基板１０の表面層にまで進出し、このために接合リークが増大するという問題が生じている。また、図３に示す例では、金属シリサイド１６３の他端ＤＦ２が不純物拡散層１６１のうちサイドウォール５１直下の部分を突き破ってチャネル領域に達するまでに延在して形成され、これにより短チャネル効果が損なわれるという問題が生じていた。
【００１７】
これに対して、本実施形態の半導体装置１によれば、不純物拡散層６１，６３とＳＴＩ１０１との間でファセットが形成されていないので、接合リーク特性および短チャネル効果のいずれについても従来の技術と比較して大幅に改善されていることが分かる。
【００１８】
このような効果を奏する半導体装置１の製造方法について、図４乃至図１４を参照しながら説明する。図４乃至図７は、図１に示す半導体装置１の製造方法を説明する略示断面図であり、また、図８乃至図１４は、図１に示す半導体装置の製造方法を説明する部分斜視図である。
【００１９】
まず、Ｓｉ基板１０を用意し、図４に示すように、チャネルの形成を予定する領域に不純物イオン、例えばＰ（リン）イオンを注入した後、熱処理で拡散させることにより、チャネルドーピングを行う。本実施形態では、チャネル濃度が１Ｅ１９cm−３になるようドーズ量を調整する。
【００２０】
次に、図５に示すように、Ｓｉ基板１０の表面に絶縁膜、例えば酸化膜１２を形成した後に、第１層目のゲートポリシリコン１４を約１５０ｎｍだけ堆積させる。
【００２１】
続いて、ゲートポリシリコン１４の上にハードマスクとなるＳｉＯ２膜を約５０ｎｍ堆積させ、レジストまたはハードマスクを用いたパターニングによりゲート電極パターンを加工することにより、図６に示すように、ゲート酸化膜１３、ゲート電極１５およびＳｉＯ２膜１８を形成する。その後、例えばＳｉＮを全面に堆積させてエッチバックすることにより、厚さ約４０ｎｍのゲートサイドウォール５１，５３を形成する。
【００２２】
次いで、図７に示すように、ゲート電極１５およびゲートサイドウォール５１，５３をマスクとして自己整合的にＣＤＥ(Chemical Dry Etching)などにより、Ｓｉ基板１０の表面を選択的に除去して約７０ｎｍの深さの凹部ＲＳを形成する。
【００２３】
次に、凹部ＲＳを埋め込むように、ソース・ドレインの形成領域にＳｉＧｅをエピタキシャル成長させる。このとき、ゲート電極１５の頂面は、ＳｉＯ２膜１８のハードマスクで覆われているため、ゲート電極１５上でエピタキシャル成長が起きることはない。ＳｉＧｅをオーバー成長させ、ＣＭＰ（Chemical Mechanical Polishing）により、図８の部分斜視図に示すように、表面を平坦化する。
【００２４】
次に、素子形成領域の形状に対応させたレジストを形成した後、ＲＩＥ(Reactive Ion Etching)加工により、ゲートパターン、サイドウォール５１，５３およびＳｉＧｅ６０を選択的に除去することにより、図９に示すように、素子分離用の浅い溝ＳＴを形成する。
【００２５】
さらに、形成されたＳＴにＴＥＯＳ絶縁膜を埋め込み、ＣＭＰで平坦化することにより、図１０に示すように、ＳＴＩ１００を形成する。
【００２６】
このように、本実施形態によれば、ゲートパターンおよびソース・ドレインの不純物拡散層を形成した後に、ＳＴＩを形成するので、ＳＴＩのエッジ部分でＳｉＧｅのファセットの発生を防止することができる。これにより、接合リーク特性および短チャネル効果の両面で大幅に向上した半導体装置を提供することが可能になる。
【００２７】
続いて、例えば孤立したゲート電極同士の接続を可能にするためのゲート電極加工を行う。即ち、まず、図１１に示すように、ＳＴＩの一部の領域に溝ＴＲ１を形成するとともにゲート電極パターンの上部にも溝ＴＲ２を形成して第１層のゲート電極１５の頂面を露出させる。  続いて、溝ＴＲ１，ＴＲ２を埋め込むように、２層目にゲート電極材料、本実施形態ではポリシリコンを堆積させ、図１２に示すように、ＣＭＰにより平坦化する。なお、本願明細書において、ゲート電極を構成する部分のうち、ソース・ドレインの不純物拡散層とほぼ同一の層でこれらの不純物拡散層に挟まれた部分を第１層のゲート電極といい、第１層のゲート電極に重ねられて第１層のゲート電極およびソース・ドレインの不純物拡散層よりも上の層に形成される部分を第２層のゲート電極という。
【００２８】
最後に、表面に金属、例えばＮｉをスパッタリングし、アニール処理により、図１３に示すように、ゲート電極１９、ソース・ドレインの不純物拡散層６１，６３の表面に金属シリサイドを同時に貼り付けることにより、図１に示す半導体装置１が形成される。なお、図１３のＡ−Ａ線に沿った断面が図１の断面図に相当する。
【００２９】
また、図１３を参照して説明した工程において、ゲート電極をフルシリサイドすることにより、図１４に示すように、全てシリサイド化されたゲート電極２１を備える半導体装置２を提供することもできる。図１４に示す半導体装置２において、ゲート電極２１は例えば第２の金属シリサイドにも対応する。
【００３０】
本実施形態の半導体装置の製造方法によれば、ゲート、並びに、ソースおよびドレイの部分の半導体を同時にシリサイド反応させることができるので、その分だけ工程数を削減することができる。また、同時に フルシリサイデーション反応させても、ソース・ドレイン部分のシリサイドが深くなりすぎることもない。
【００３１】
上述した製造方法において、ゲート電極の形成に際して、フルシリサイデーションでなくダマシンプロセスを用いても良い。即ち、図１２に示す製造工程において、ゲートポリシリコン１９を除去し、これにより形成された溝に金属材料を埋め込んでＣＭＰにより平坦化すれば、金属材料によるゲート電極を形成することができる。この場合、金属材料としては、シリサイド以外の純金属(pure-metal)を使用することができるので、ゲート電極の仕事関数（即ち、トランジスタの閾値）の制御が容易になる。
【００３２】
（２）第２の実施の形態
図１５は、本発明に係る半導体装置の第２の実施の形態の概略構成を示す略示断面図である。同図に示す半導体装置３の特徴は、ＳｉＧｅで形成された不純物拡散層６１，６３に挟まれた第１層のゲートポリシリコン上の領域を通り、紙面に垂直な方向に延在するように第２層のゲートポリシリコンが形成されて第１層のゲートポリシリコンと一体化するように形成されたゲート電極７５を備える点にある。ゲート電極７５の側壁には、サイドウォール７７，７９が形成され、ゲート電極７５の表面層にはＮｉＳｉでなる金属シリサイド８０が形成されている。本実施形態において、金属シリサイド８０は例えば第２の金属シリサイドに対応する。図１５に示す半導体装置３のその他の構成は、図１に示す半導体装置１と実質的に同一である。従って、ソース・ドレインの不純物拡散層６１，６３の各表面層に形成されたシリサイド６２，６４の表面とＳＴＩ１００の表面とが面一となり、これにより、シリサイド６２，６４の上面の高さとＳＴＩ１００の上面の高さとが実質的に同一となっている。このように、本実施形態の半導体装置３も、ＳＴＩ１００のエッジ部分でＳｉＧｅのファセットを有しない構造になっているので、短チャネル効果および接合リーク特性のいずれの点でも従来の半導体装置と比較して大幅に改善されている。
【００３３】
図１５に示す半導体装置３の製造方法について図１６乃至図２１を参照しながら説明する。
【００３４】
チャネル形成領域へのチャネルドーピングから、ゲートパターニング、不純物拡散層形成領域での凹部形成処理、および、ＳｉＧｅのエピタキシャル成長による不純物拡散層６０の形成までの製造工程は、上述した第１の実施の形態の製造方法と同一であるので（図４乃至図８参照）重複説明を省略する。
【００３５】
次に、図１６に示すように、不純物拡散層６１，６３を表面から約３０ｎｍだけ除去しＳｉＮを堆積させてＣＭＰにより平坦化することにより、不純物拡散層６１，６３の表面にハードマスクとなるＳｉＮ膜５５，５７を形成する。
【００３６】
次に、素子形成領域の形状に対応させたレジストを形成した後、ＲＩＥ加工により、ゲートパターン、サイドウォール５１，５３、ＳｉＧｅ６１，６３およびハードマスク５５，５７を選択的に除去することにより、図１６に示すように、素子分離用の浅い溝ＳＴ（Shallow Trench）を形成する。
【００３７】
さらに、形成されたＳＴにＴＥＯＳ絶縁膜を埋め込み、ＣＭＰで平坦化することにより、図１７に示すように、ＳＴＩ１００を形成する。
【００３８】
このように、本実施形態においても、ゲートパターンおよびソース・ドレインの不純物拡散層を形成した後に、ＳＴＩを形成するので、ＳＴＩのエッジ部分でＳｉＧｅのファセットの発生を防止することができる。これにより、接合リーク特性および短チャネル効果の両面で大幅に向上した半導体装置が提供される。
【００３９】
次に、ゲートポリシリコン１５上のＳｉＯ２膜１８を除去し、図１８に示すように、ゲートポリシリコン１５の頂面を露出させる。
【００４０】
続いて、ゲート電極と同一の材料、本実施形態ではポリシリコンを全面に堆積させ、フォトリソグラフィとＲＩＥを用いて選択的に除去することにより、図１９に示すように、第１層をなすゲートポリシリコン１５上の第２層目に、ゲートポリシリコン１５上を通りゲートポリシリコン１５の長手方向に沿ってＳＴＩ１００上の領域に延在し、例えば隣り合うＭＩＳトランジスタのゲートに接続されるポリシリコン７５を形成する。同一の材料を用いているため、ポリシリコン７５は、第１層のゲートポリシリコン１５と一体化される。
【００４１】
次いで、図２０に示すように、ポリシリコン７５の側壁にＴＥＯＳ側壁７７，７９を形成した後、ソース・ドレイン領域のＳｉＮ膜５５，５７を除去して不純物拡散層６１，６３の上面を露出させる。
【００４２】
最後に、表面に金属、例えばＮｉをスパッタリングし、アニール処理を行うことにより、図２１に示すように、ゲート電極７５、ソース・ドレインの不純物拡散層６１，６３の表面に金属シリサイド８０，６２，６４をそれぞれ形成することにより、図１５に示す半導体装置３が得られる。なお、図１５は、図２３の切断線Ｂ−Ｂに沿った断面図である。
【００４３】
本実施形態の製造方法は、ＳｉＧｅの不純物拡散層６１，６３の上にＳｉＮ膜５５，５７によるハードマスクを設ける工程を備えるので、合わせずれに強い構造が得られ、ゲートとソース、ドレイン間の短絡不良を防止することができる。
【００４４】
また、本実施形態においても、ゲート電極の形成に際してフルシリサイデーションまたはダマシンプロセスを用いても良い。例えば、図２０に示す工程を経た後に、全面に層間膜を堆積させてＣＭＰにより平坦化し、エッチバックによりゲート電極７５を露出させ、その後にフルシリサイデーションを実行することにより、またはダマシンプロセスを適用することにより、金属ゲート電極を形成することができる。本実施形態の変形例として、フルシリサイド化されたゲート電極８１を備える半導体装置４を図２２の断面図に示す。同図に示す半導体装置４において、金属シリサイド８１は例えば第２の金属シリサイドにも対応する。
【００４５】
（３）第３の実施の形態
図２３は、本発明に係る半導体装置の第３の実施の形態の概略構成を示す略示断面図であり、後述する図３３の切断線Ｃ−Ｃに沿った断面図である。図２３に示す半導体装置５は、不純物拡散層の形成領域に設けられた凹部ＲＳにＳｉＣをエピタキシャル成長させて凹部ＲＳを埋め込むことにより形成されたソース・ドレインをなす不純物拡散層９１，９３を含むｎＭＯＳＦＥＴを備える点が上述した第１の実施形態と異なる。図２３に示す半導体装置５のその他の構成は、図１に示す半導体装置１と実質的に同一である。従って、ソース・ドレインの不純物拡散層９１，９３の各表面におけるシリサイド９２，９４の表面とＳＴＩ１０１の表面とが面一となり、金属シリサイド９２，９４の上面の高さとＳＴＩ１０１の上面の高さとが実質的に同一になっている。また、ゲート電極１９の表面における金属シリサイド２０の上面の高さもＳＴＩ１０１の上面の高さと実質的に同一になっている。このように、本実施形態の半導体装置５も、ＳＴＩ１０１のエッジ部分でＳｉＣのファセットを有しない構造になっている。これにより、短チャネル効果および接合リーク特性のいずれの点でも大幅に改善された半導体装置が提供される。なお、金属シリサイド９２，９４は、本実施形態において例えば第１の金属シリサイドに対応する。
【００４６】
図２４乃至図３３は、本実施形態の半導体装置５の製造方法を説明する略示断面図または部分斜視図である。これらの図で示される製造方法も、前述した第１の実施の形態の製造方法と実質的には同一であり、異なる点のみ説明すると、図２４のチャネルドーピングにおいて注入される不純物が例えばＢ（ボロン）イオンであること、不純物拡散層形成領域に形成された凹部ＲＳには、ＳｉＣのエピタキシャル成長により不純物拡散層９１，９３が形成される点である。
【００４７】
本実施形態の半導体装置の製造方法によっても、ゲート、並びに、ソースおよびドレイの部分の半導体を同時にシリサイド反応させることができるので、その分だけ工程数を削減することができる。また、同時に フルシリサイデーション反応させても、ソース・ドレイン部分のシリサイドが深くなりすぎることもない。本実施形態の変形例としてフルシリサイド化されたゲート電極２１を備える半導体装置６を図３４の断面図に示す。同図に示す半導体装置６において、ゲート電極２１は例えば第２の金属シリサイドにも対応する。
【００４８】
ゲートの形成に際しては、本実施形態においても上述した第１の実施の形態と同様に、フルシリサイデーションでなくダマシンプロセスを用いても良い。即ち、図３２に示す製造工程において、ゲートポリシリコン１９を除去し、これにより形成された溝に金属材料を埋め込んでＣＭＰにより平坦化すれば、金属材料によるゲート電極を形成することができる。この場合、金属材料としては、シリサイド以外の純金属(pure-metal)を使用することができるので、ゲート電極の仕事関数（即ち、トランジスタの閾値）の制御が容易になる。
【００４９】
（４）第４の実施の形態
図３５は、本発明に係る半導体装置の第４の実施の形態の概略構成を示す略示断面図である。同図に示す半導体装置７は、不純物拡散層の形成領域に設けられた凹部ＲＳにＳｉＣをエピタキシャル成長させて凹部ＲＳを埋め込むことにより形成されたソース・ドレインをなす不純物拡散層９１，９３を含むｎＭＯＳＦＥＴを備える点が上述した第２の実施形態と異なる。図３５に示す半導体装置７のその他の構成は、図１５に示す半導体装置３と実質的に同一である。従って、ソース・ドレインの不純物拡散層９１，９３の各表面におけるシリサイド９２，９４の表面とＳＴＩ１００の表面とが面一となり、これにより、シリサイド６２，６４の上面の高さとＳＴＩ１００の上面の高さとが実質的に同一となっている。このように、本実施形態の半導体装置７も、ＳＴＩ１００のエッジ部分でＳｉＧｅのファセットを有しない構造になっているので、短チャネル効果および接合リーク特性の双方で大幅に改善された半導体装置が提供される。
【００５０】
図３５に示す半導体装置７の製造方法も、前述した第２の実施の形態の製造方法と実質的には同一であり、異なる点のみ説明すると、図４のチャネルドーピングにおいて注入される不純物が例えばＢ（ボロン）イオンであること、不純物拡散層形成領域に形成された凹部ＲＳに、エピタキシャル成長によりＳｉＣが埋め込まれることにより、不純物拡散層９１，９３が形成される点である。従って、製造工程を説明するための図面は特に添付しないので、図４乃至図８、および図１６乃至図２１を参照されたい。
【００５１】
本実施形態の半導体装置の製造方法も、上述した第２の実施の形態における製造方法と同様に、ＳｉＣの不純物拡散層９１，９３の上にＳｉＮ膜によるハードマスクを設ける工程を備えるので（図１６参照）、合わせずれに強い構造が得られ、ゲートとソース・ドレインとの間の短絡不良を防止することができる。
【００５２】
また、本実施形態においても、第２の実施の形態における説明と同様に、ゲート電極の形成に際してフルシリサイデーションまたはダマシンプロセスを用いることができる。本実施形態の変形例として、フルシリサイド化されたゲート電極８１を備える半導体装置８を図３６の断面図に示す。同図に示す半導体装置８において、金属シリサイド８１は例えば第２の金属シリサイドにも対応する。
【図面の簡単な説明】
【００５３】
【図１】本発明に係る半導体装置の第１の実施の形態の概略構成を示す略示断面図である。
【図２】比較例としての従来の技術による半導体装置の一例を示す略示断面図である。
【図３】比較例としての従来の技術による半導体装置の他の一例を示す略示断面図である。
【図４】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図５】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図６】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図７】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図８】図１に示す半導体装置の製造方法を説明する部分斜視図である。
【図９】図１に示す半導体装置の製造方法を説明する部分斜視図である。
【図１０】図１に示す半導体装置の製造方法を説明する部分斜視図である。
【図１１】図１に示す半導体装置の製造方法を説明する部分斜視図である。
【図１２】図１に示す半導体装置の製造方法を説明する部分斜視図である。
【図１３】図１に示す半導体装置の製造方法を説明する部分斜視図である。
【図１４】図１に示す半導体装置の変形例を示す略示断面図である。
【図１５】本発明に係る半導体装置の第２の実施の形態の概略構成を示す略示断面図である。
【図１６】図１５に示す半導体装置の製造方法を説明する部分斜視図である。
【図１７】図１５に示す半導体装置の製造方法を説明する部分斜視図である。
【図１８】図１５に示す半導体装置の製造方法を説明する部分斜視図である。
【図１９】図１５に示す半導体装置の製造方法を説明する部分斜視図である。
【図２０】図１５に示す半導体装置の製造方法を説明する部分斜視図である。
【図２１】図１５に示す半導体装置の製造方法を説明する部分斜視図である。
【図２２】図１５に示す半導体装置の変形例を示す略示断面図である。
【図２３】本発明に係る半導体装置の第３の実施の形態の概略構成を示す略示断面図である。
【図２４】図２３に示す半導体装置の製造方法を説明する略示断面図である。
【図２５】図２３に示す半導体装置の製造方法を説明する略示断面図である。
【図２６】図２３に示す半導体装置の製造方法を説明する略示断面図である。
【図２７】図２３に示す半導体装置の製造方法を説明する部分斜視図である。
【図２８】図２３に示す半導体装置の製造方法を説明する部分斜視図である。
【図２９】図２３に示す半導体装置の製造方法を説明する部分斜視図である。
【図３０】図２３に示す半導体装置の製造方法を説明する部分斜視図である。
【図３１】図２３に示す半導体装置の製造方法を説明する部分斜視図である。
【図３２】図２３に示す半導体装置の製造方法を説明する部分斜視図である。
【図３３】図２３に示す半導体装置の製造方法を説明する部分斜視図である。
【図３４】図２３に示す半導体装置の変形例を示す略示断面図である。
【図３５】本発明に係る半導体装置の第４の実施の形態の概略構成を示す略示断面図である。
【図３６】図３５に示す半導体装置の変形例を示す略示断面図である。
【符号の説明】
【００５４】
１〜８：半導体装置
１０：Ｓｉ基板
１００，１０１：ＳＴＩ
１３：ゲート絶縁膜
１９，７５：ゲート電極
６１，６３，９１，９３：不純物拡散層
２０，２１，６２，６４，８０，８１，９２，９４：金属シリサイド
ＲＳ：凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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