(57)【要約】      （修正有）【課題】電荷損失によって減少した読み出しマージンを補償することができるフラッシュメモリ装置のプログラム方法を提供する。【解決手段】複数の状態のうちのいずれか１つを有するように選択されたメモリセルがマルチビットデータにプログラムされ、前記各状態のプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルが検出される。前記各状態の所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧とによって選択され、第２検証電圧は第１検証電圧より高い。その次に、前記各状態に対応する第２検証電圧と同一またはそれより高い閾値電圧を有するように検出されたメモリセルがプログラムされる。前記状態にそれぞれ対応する第２検証電圧は互いに異なる電圧レベルを有するように設定される。【選択図】図８
2007207416.tif 000002
【特許請求の範囲】
【請求項１】
複数の状態のうちのいずれか１つを示すマルチビットデータを貯蔵するための複数のメモリセルを具備したフラッシュメモリ装置のプログラム方法において、
前記状態のうちのいずれか１つを有するように選択されたメモリセルをマルチビットデータでプログラムする段階と、
前記各状態のプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階と、
前記各状態の所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧とによって選択され、前記第２検証電圧は前記第１検証電圧より高く、
前記各状態に対応する第２検証電圧と同一、またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階とを含み、前記状態にそれぞれ対応する第２検証電圧は互いに異なる電圧レベルを有するように設定されることを特徴とするプログラム方法。
【請求項２】
前記状態は消去されたメモリセルに対応する第１状態とプログラムされたメモリセルに対応する第２ないし第４状態とを示すことを特徴とする請求項１に記載のプログラム方法。
【請求項３】
前記検出されたメモリセルは前記第２ないし第４状態のうちのいずれか１つを有することを特徴とする請求項２に記載のプログラム方法。
【請求項４】
前記第３状態に対応する第１及び第２検証電圧の間の電圧差は前記第２状態に対応する第１及び第２検証電圧の間の電圧差より大きく、前記第４状態に対応する第１及び第２検証電圧の間の電圧差は前記第３状態に対応する第１及び第２検証電圧の間の電圧差より大きいことを特徴とする請求項２に記載のプログラム方法。
【請求項５】
前記状態に対応する第１検証電圧は前記選択されたメモリセルがマルチビットデータでプログラムされたか否かを判別するのに用いられることを特徴とする請求項１に記載のプログラム方法。
【請求項６】
少なくとも第１ないし第４状態のうちのいずれか１つを示すマルチビットデータを貯蔵するための複数のメモリセルを具備したフラッシュメモリ装置のプログラム方法において、
前記第１ないし第４状態のうちのいずれか１つを有するように選択されたメモリセルをマルチビットデータでプログラムする段階と、
前記第２状態のプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階と、
前記第２状態の所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧とによって選択され、前記第２検証電圧は前記第１検証電圧より高く、
前記第２状態に対応する第２検証電圧と同一、またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階と、
前記第３状態のプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階と、
前記第３状態の所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧によって選択され、前記第２検証電圧は前記第１検証電圧より高く、
前記第３状態に対応する第２検証電圧と同一、またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階と、
前記第４状態のプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階と、
前記第４状態の所定領域は第１検証電圧と読み出し電圧の中のいずれか１つと第２検証電圧によって選択され、前記第２検証電圧は前記第１検証電圧より高く、
前記第４状態に対応する第２検証電圧と同一、またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階とを含み、前記第２ないし第３状態それぞれの第１及び第２検証電圧の間の電圧差は互いに異なることを特徴とするプログラム方法。
【請求項７】
前記第３状態の第２検証電圧は前記第２状態の第２検証電圧より高く、前記第４状態の第２検証電圧は前記第３状態の第２検証電圧より高いことを特徴とする請求項６に記載のプログラム方法。
【請求項８】
前記第２ないし第４状態に対応する第１検証電圧は前記選択されたメモリセルがマルチビットデータでプログラムされたか否かを判別するに用いられることを特徴とする請求項６に記載のプログラム方法。
【請求項９】
前記第１状態は消去されたメモリセルを示し、前記第２ないし第４状態それぞれはプログラムされたメモリセルを示すことを特徴とする請求項６に記載のプログラム方法。
【請求項１０】
複数の状態のうちのいずれか１つを示すマルチビットデータを貯蔵するための複数のメモリセルを具備したフラッシュメモリ装置のプログラム方法において、
前記状態のうちのいずれか１つを有するように選択されたメモリセルをマルチビットデータでプログラムする段階と、
前記状態のうちの少なくとも２個の状態それぞれのプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階と、
前記少なくとも２個の状態それぞれの所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧とによって選択され、前記第２検証電圧は前記第１検証電圧より高く、
前記少なくとも２個の状態それぞれに対応する第２検証電圧と同一、またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階とを含み、前記少なくとも２個の状態にそれぞれ対応する第２検証電圧は互いに異なる電圧レベルを有するように設定されることを特徴とするプログラム方法。
【請求項１１】
前記状態は消去されたメモリセルを示す第１状態とプログラムされたメモリセルを示す第２ないし第４状態とを含み、前記少なくとも２個の状態は前記第３及び第４状態であることを特徴とする請求項１０に記載のプログラム方法。
【請求項１２】
前記第４状態の第２検証電圧は前記第３状態の第２検証電圧より高いことを特徴とする請求項１１に記載のプログラム方法。
【請求項１３】
前記状態は消去されたメモリセルを示す第１状態とプログラムされたメモリセルを示す第２ないし第４状態とを含み、前記少なくとも２個の状態は前記第２及び第３状態であることを特徴とする請求項１０に記載のプログラム方法。
【請求項１４】
前記第３状態の第２検証電圧は前記第２状態の第２検証電圧より高いことを特徴とする請求項１３に記載のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュメモリ装置に係り、より具体的にはフラッシュメモリ装置をプログラムする方法に関する。
【背景技術】
【０００２】
最近、揮発性メモリと不揮発性メモリのような貯蔵装置の応用がＭＰ３プレーヤ、ＰＭＰ、携帯電話、ノート型パソコン、ＰＤＡ、などのようなモバイル機器に急速に拡散している。そのようなモバイル機器は多様な機能（例えば、動映像再生機能）を提供するために漸次的に大容量の貯蔵装置を要求するようになっている。そのような要求を満たすための多様な努力が行われている。そのような努力のうちの１つとして、１つのメモリセルに２−ビットデータまたはそれ以上の多くのデータビットを貯蔵するマルチビットメモリ装置が提案されている。１つのメモリセルにマルチビットデータを貯蔵する例示的なマルチビットメモリ装置が特許文献１と特許文献２と特許文献３にそれぞれ開示されており、この出願に参照により組み込まれる。
【０００３】
１つのメモリセルで１−ビットデータを貯蔵する場合、メモリセルは２個の閾値電圧分布のうちのいずれか１つに属する閾値電圧を有する。すなわち、メモリセルはデータ‘１’とデータ‘０’とをそれぞれ示す２個の状態のうちの１つを有する。これと異なり、１つのメモリセルで２−ビットデータを貯蔵する場合、メモリセルは４個の閾値電圧分布のうちのいずれか１つに属する閾値電圧を有する。すなわち、１つのメモリセルはデータ ‘１１’、データ‘１０’、データ‘００’、及びデータ‘０１'をそれぞれ示す４個の状態のうちの１つを有する。図１には４個の状態に対応する閾値電圧分布が示されている。
【０００４】
４個の状態に対応する閾値電圧分布がそれぞれ定められた閾値電圧ウインド内に存在するためには閾値電圧分布をより正確に制御する必要がある。このために、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ）スキームを利用したプログラム方法が提案されている。ＩＳＰＰスキームによれば、閾値電圧がプログラムループの繰り返しによってプログラム電圧の増加分だけ移動する。プログラム電圧の増加分を小さく設定することによって、閾値電圧分布をより稠密に制御することが可能である。これは状態間のマージンを十分に確保することが可能であることを意味する。これと異なり、プログラム電圧の増加分を小さく設定する場合、メモリセルを所望する状態にプログラムするのに必要な時間が増加されるであろう。従って、プログラム時間を考慮してプログラム電圧の増加分が決まるであろう。
【０００５】
そのようなＩＳＰＰスキームにもかかわらず、各状態の閾値電圧分布は多様な原因によって所望するウインドよりさらに広く形成される。例えば、図１の点線１０、１１、１２、１３に示したように、閾値電圧分布はプログラミングの時、隣接したメモリセル間のカップリングによって広くなる。そのようなカップリングは“電界カップリング（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｃｏｕｐｌｉｎｇ）”または“Ｆ−ｐｏｌｙカップリング”と呼ばれる。例えば、図２を参照すると、メモリセルＭＣＡは４個の状態のうちのいずれか１つの状態を有するようにプログラムされたセルであり、メモリセルはＭＣＢは４個の状態のうちのいずれか１つの状態を有するようにプログラムされるセルであると仮定しよう。このような仮定によれば、メモリセルＭＣＢがプログラムされることによってフローティングゲートＦＧには電荷が蓄積されるであろう。この時、隣接したメモリセルＭＣＡのフローティングゲートＦＧの電位はメモリセルＭＣＢをプログラムする時、メモリセルＭＣＢのフローティングゲートＦＧとのカップリングによって高くなるであろう。そのようにして増加した閾値電圧はプログラミング以後もフローティングゲート間のカップリングによって引き続いて維持されるであろう。ここで、メモリセルＭＣＢはメモリセルＭＣＡに対してワードライン方向及び／またはビットライン方向に位置したメモリセルを含む。このようなカップリングによってプログラムされたメモリセルＭＣＡの閾値電圧が高くなり、その結果、閾値電圧分布が図１の点線１０、１１、１２、１３で示したように広くなるであろう。各状態の閾値電圧分布が広くなることによって、図１から分かるように、状態間のマージンが減少する。これは読み出しマージンが減少することを意味する。
【０００６】
そのようなカップリング現象により閾値電圧分布が広くなることを解決するための技術が特許文献４に開示されている。
【０００７】
電界カップリング／Ｆ−ｐｏｌｙカップリングと共に、状態の間の読み出しマージンはメモリセルの閾値電圧が時間が経つにつれて低くなる現象によってさらに減少する。そのような現象のことを以下では、高温ストレス（Ｈｏｔ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ： ＨＴＳ）と言うことにする。ＨＴＳとはメモリセルのフローティングゲートに蓄積された電荷が基板に抜けることを意味する。フローティングゲートの蓄積された電荷が減少することによって、図３において、点線２０、２１、２２で示したように、各状態に属するメモリセルの閾値電圧が低くなる。ＨＴＳによる閾値電圧の減少（または電荷損失）はフローティングゲートに蓄積された電荷が多いほど大きく、その結果、図３に示したような状態ＳＴ１、ＳＴ２、ＳＴ３によって閾値電圧の減少が互いに異なる。
【０００８】
以上の説明から分かるように、電界カップリング／Ｆ−ｐｏｌｙカップリングによる閾値電圧の増加とＨＴＳによる閾値電圧の減少とによって状態の間の読み出しマージンを確保することは困難である。これはメモリセルがどの状態でプログラムされたか否かを判別するのが困難であることを意味する。このような問題は製造工程が微細化されるに従ってさらに深刻になっている。結論的に、電界カップリング／Ｆ−ｐｏｌｙカップリングによる閾値電圧の増加とＨＴＳによる閾値電圧の減少にもかかわらず、状態の間の読み出しマージンを確保することができる技術が要求されている。
【特許文献１】米国特許６，１２２，１８８号
【特許文献２】米国特許６，０７５，７３４号
【特許文献３】米国特許５，９２３，５８７号
【特許文献４】米国特許５，８６７，４２９号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は読み出しマージンを安定的に確保することができるフラッシュメモリ装置のプログラム方法を提供することにある。
【課題を解決するための手段】
【００１０】
上述の目的を達成するための本発明の特徴によれば、複数の状態のうちのいずれか１つを示すマルチビットデータを貯蔵するための複数のメモリセルを具備したフラッシュメモリ装置のプログラム方法が提供され、このプログラム方法は前記状態のうちのいずれか１つを有するように選択されたメモリセルをマルチビットデータにプログラムする段階と、前記各状態のプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階と、前記各状態の所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧とによって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記各状態に対応する第２検証電圧と同一またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階とを含み、前記状態にそれぞれ対応する第２検証電圧は互いに異なる電圧レベルを有するように設定される。
【００１１】
例示的な実施形態において、前記状態は消去されたメモリセルに対応する第１状態とプログラムされたメモリセルに対応する第２ないし第４状態とを示す。
【００１２】
例示的な実施形態において、前記検出されたメモリセルは前記第２ないし第４状態のうちの１つを有する。
【００１３】
例示的な実施形態において、前記第３状態に対応する第１及び第２検証電圧の間の電圧差は前記第２状態に対応する第１及び第２検証電圧の間の電圧差より大きく、前記第４状態に対応する第１及び第２検証電圧の間の電圧差は前記第３状態に対応する第１及び第２検証電圧の間の電圧差より大きい。
【００１４】
例示的な実施形態において、前記状態に対応する第１検証電圧は前記選択されたメモリセルがマルチビットデータでプログラムされたか否かを判別するに用いられる。
【００１５】
本発明の他の特徴によれば、少なくとも第１ないし第４状態のうちのいずれか１つを示すマルチビットデータを貯蔵するための複数のメモリセルを具備したフラッシュメモリ装置のプログラム方法が提供され、このプログラム方法は前記第１ないし第４状態のうちのいずれか１つを有するように選択されたメモリセルをマルチビットデータでプログラムする段階と、前記第２状態のプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階と、前記第２状態の所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧とによって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記第２状態に対応する第２検証電圧と同一またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階と、前記第３状態のプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階と、前記第３状態の所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧とによって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記第３状態に対応する第２検証電圧と同一またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階と、前記第４状態のプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階と、前記第４状態の所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧とによって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記第４状態に対応する第２検証電圧と同一またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階とを含み、前記第２ないし第３状態それぞれの第１及び第２検証電圧の間の電圧差は互いに異なる。
【００１６】
例示的な実施形態において、前記第３状態の第２検証電圧は前記第２状態の第２検証電圧より高く、前記第４状態の第２検証電圧は前記第３状態の第２検証電圧より高い。
【００１７】
例示的な実施形態において、前記第２ないし第４状態に対応する第１検証電圧は前記選択されたメモリセルがマルチビットデータでプログラムされたか否かを判別するに用いられる。
【００１８】
例示的な実施形態において、前記第１状態は消去されたメモリセルを示し、前記第２ないし第４状態それぞれはプログラムされたメモリセルを示す。
【００１９】
本発明のまた他の特徴によれば、複数の状態のうちのいずれか１つを示すマルチビットデータを貯蔵するための複数のメモリセルを具備したフラッシュメモリ装置のプログラム方法が提供され、このプログラム方法は前記状態のうちのいずれか１つを有するように選択されたメモリセルをマルチビットデータでプログラムする段階と、前記状態のうちの少なくとも２個の状態それぞれのプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルを検出する段階と、前記少なくとも２個の状態それぞれの所定領域は第１検証電圧と読み出し電圧のうちのいずれか１つと第２検証電圧とによって選択され、前記第２検証電圧は前記第１検証電圧より高く、前記少なくとも２個の状態それぞれに対応する第２検証電圧と同一またはそれより高い閾値電圧を有するように前記検出されたメモリセルをプログラムする段階とを含み、前記少なくとも２個の状態にそれぞれ対応する第２検証電圧は互いに異なる電圧レベルを有するように設定される。
【００２０】
例示的な実施形態において、前記状態は消去されたメモリセルを示す第１状態とプログラムされたメモリセルを示す第２ないし第４状態とを含み、前記少なくとも２個の状態は前記第３及び第４状態である。前記第４状態の第２検証電圧は前記第３状態の第２検証電圧より高い。
【００２１】
例示的な実施形態において、前記状態は消去されたメモリセルを示す第１状態とプログラムされたメモリセルを示す第２ないし第４状態とを含み、前記少なくとも２個の状態は前記第２及び第３状態である。前記第３状態の第２検証電圧は前記第２状態の第２検証電圧より高い。
【発明の効果】
【００２２】
上述のように、１次プログラム動作の後、各状態の特定領域に属するメモリセルを１次プログラム動作の検証電圧と同一、またはそれ以上の高い閾値電圧を有するように２次プログラムすることによって電界カップリング／Ｆ−ｐｏｌｙカップリングとＨＴＳとによる隣接した状態の間の読み出しマージンを十分に確保することが可能である。
【発明を実施するための最良の形態】
【００２３】
前記の一般的な説明及び次の詳細な説明は全て例示的なものと理解しなければならず、請求された発明の付加的な説明が提供されると見なされるべきである。
【００２４】
参照符号が本発明の望ましい実施形態に詳細に表示されており、それの例が添付図面に表示されている。可能な限り、同一の参照番号が同一または類似の部分を参照するために説明及び図面において用いられる。
【００２５】
以下では、フラッシュメモリ装置が本発明の特徴及び機能を説明するための例として用いられる。しかし、この技術分野に精通した者はここに記載した内容によって本発明の他の利点及び性能を容易に理解することができるであろう。また、本発明は他の実施形態を実現または適用することができるであろう。さらに、詳細な説明は本発明の範囲、技術的思想及び他の目的から逸脱しない観点及び応用によって修正または変更することができる。
【００２６】
図４は本発明によるフラッシュメモリ装置を概略的に示すブロック図であり、図５は図４に示したメモリセルアレイを示す回路図である。
【００２７】
まず、図４を参照すると、本発明によるフラッシュメモリ装置はデータ情報を貯蔵するためのメモリセルアレイ１００を含む。メモリセルアレイ１００は複数のメモリブロックを含み、各メモリブロックは図５に示したように構成されたメモリセル構造を有する。図５に示したように、メモリブロックＭＢは複数のストリング１０１で構成され、各ストリング１０１はストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及びメモリセルＭＣ３１−ＭＣ０を含む。ストリング選択トランジスタＳＳＴはストリング選択ラインＳＳＬによって制御され、対応するビットラインに接続されたドレインを有する。接地選択トランジスタＧＳＴは接地選択ラインＧＳＬによって制御され、共通ソースラインＣＳＬに接続されたソースを有する。メモリセルＭＣ３１−ＭＣ０はストリング選択トランジスタＳＳＴのソースと接地選択トランジスタＧＳＴのドレインとの間に直列接続され、対応するワードラインＷＬ３１−ＷＬ０によってそれぞれ制御される。ワードラインの数がここに記載した数に限定されないことはこの分野の通常的な知識を習得した者に自明である。メモリセルそれぞれはフローティングゲートトランジスタで構成されるであろう。
【００２８】
また図４を参照すると、行選択回路１１０（図には“Ｘ−ＳＥＬ”で表記する）は制御ロジック１５０によって制御される。行選択回路１１０は入出力インターフェース１４０を介して提供されるアドレスＡＤＤに応答してメモリブロックのうちの１つを選択し、選択されたメモリブロックの行（ワードライン及び選択ラインを含み）を制御する。レジスタブロック１２０は制御ロジック１５０によって制御され、動作モードによって感知増幅器として、そして書き込みドライバとして動作する。レジスタブロック１２０は、図示しなかったが、ページバッファで構成されるであろう。各ページバッファは１つのビットラインまたは一対のビットラインのうちのいずれか１つに電気的に接続され、ビットラインを介してメモリセルからデータを読み出すかビットラインを介してメモリセルにデータを貯蔵するであろう。列選択回路１３０（図面には“Ｙ−ＳＥＬ”で表記する）は制御ロジック１５０によって制御され、入出力インターフェース１４０を介して提供されるアドレスＡＤＤに応答してレジスタブロック１２０に貯蔵されたデータを入出力インターフェース１４０または制御ロジック１５０に出力する。例えば、正常読み出し動作の時、列選択回路１３０はレジスタブロック１２０に貯蔵されたデータを入出力インターフェース１４０に出力する。検証読み出し動作の時、列選択回路１３０はレジスタブロック１２０に貯蔵されたデータを制御ロジック１５０に出力し、制御ロジック１５０は列選択回路１３０から提供されるデータがパスデータであるか否かを判別する。プログラム動作のデータロード区間の時、列選択回路１３０は入出力インターフェース１４０を介して伝達されるプログラムデータをレジスタブロック１２０に出力する。制御ロジック１５０はフラッシュメモリ装置の全般的な動作を制御するように構成される。電圧発生回路１６０は制御ロジック１５０によって制御され、フラッシュメモリ装置のプログラム／消去／読み出し動作に必要な電圧（例えば、ワードライン電圧、バルク電圧、読み出し電圧、パス電圧などを含む）を発生するように構成される。
【００２９】
以後説明するように、本発明によるフラッシュメモリ装置はメモリセルが電界カップリング／Ｆ−ｐｏｌｙカップリングとＨＴＳとを受けても状態の間の読み出しマージンを十分に確保するための新たなプログラム技術を採用する。概略的に説明すれば、まず、メモリセルを所定の状態それぞれの目標閾値電圧でプログラムするために２−ビットデータが選択されたページのメモリセルにそれぞれ貯蔵される。これを以後、“１次プログラム動作”と言うことにする。１次プログラム動作が完了した後、各状態に属するメモリセルのうちの所定の閾値電圧領域に属するメモリセルを検出するための読み出し動作が実行される。そのように検出されたメモリセルは各状態の目標閾値電圧より高い閾値電圧を有するようにプログラムされるであろう。これを以後、“２次プログラム動作”と言うことにする。
【００３０】
２−ビットデータを貯蔵するための１次プログラム動作はレジスタブロック１２０の構造によって多様に実行されることができる。例えば、ＬＳＢ及びＭＳＢデータビットを全てレジスタブロック１２０にロードした後、１次プログラム動作を実行することができる。または、ＬＳＢデータビットをプログラムし（以下、“ＬＳＢプログラム動作”と言うことにする）、その次にＭＳＢデータビットをプログラムする（以下、“ＭＳＢプログラム動作”と言うことにする）方式で１次プログラム動作を実行することができる。例示的なプログラム方法として後者のプログラム方法を図６Ａ及び図６Ｂを参照して概略的に説明する。
【００３１】
１つのメモリセルは“１１”、“１０”、“００”及び“０１”状態の中のいずれか１つを有するようにプログラムされる。便宜上、“１１”、“１０”、“００”及び“０１”状態はそれぞれＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３に対応すると仮定する。“１１”状態を有するメモリセルは消去されたメモリセルであり、“１０”状態を有するメモリセルの閾値電圧は“１１”状態のメモリセルの閾値電圧より高い。“００”状態を有するメモリセルの閾値電圧は“１０”状態のメモリセルの閾値電圧より高く、“０１”状態を有するメモリセルの閾値電圧は“００”状態のメモリセルの閾値電圧より高い。このような条件下で、ＬＳＢプログラム動作が実行されれば、図６Ａに示したように、メモリセルは消去された状態または“１０”状態を有する。ＬＳＢプログラム動作の次にＭＳＢプログラム動作が実行されれば、図６Ｂに示したように、“１１”状態を有するメモリセルは消去された状態または“０１”状態を有する一方、“１０”状態のメモリセルは“１０”状態または“００”状態を有する。
【００３２】
図７は本発明によるフラッシュメモリ装置のプログラム方法を説明するためのフローチャートであり、図８は本発明によるフラッシュメモリ装置のプログラム動作を実行する時の検証電圧を示す図であり、図９は本発明によるフラッシュメモリ装置のプログラム動作が実行された後の閾値電圧分布を示す図である。以後、本発明によるプログラム方法を参照図面に基づいて詳細に説明する。
【００３３】
まず、図６Ａ及び図６Ｂを参照して説明したプログラム方法によって１次プログラム動作が実行される（Ｓ１００）。１次プログラム動作が実行される間、選択されたページのメモリセルは図８の状態ＳＴ１、ＳＴ２、ＳＴ３のうちのいずれか１つの状態にそれぞれプログラムされる。各状態にプログラムされたか否かは状態ＳＴ１、ＳＴ２、ＳＴ３に対応する検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ２１、Ｖｖｆｙ３１を基準に判別される。例えば、メモリセルがＳＴ１状態にプログラムされたか否かは検証電圧Ｖｖｆｙ１１を用いて判別され、メモリセルがＳＴ２状態にプログラムされたか否かは検証電圧Ｖｖｆｙ２１を利用して判別され、メモリセルがＳＴ３状態にプログラムされたか否かは検証電圧Ｖｖｆｙ３１を利用して判別される。
【００３４】
いったん、２−ビットデータに対する１次プログラム動作が完了すれば、状態ＳＴ１、ＳＴ２、ＳＴ３それぞれに対応する閾値電圧分布のうちの特定領域に属するメモリセルが選択される。より具体的に説明すれば、次の通りである。
【００３５】
選択されたワードラインに検証電圧Ｖｖｆｙ１１（または読み出し電圧Ｖｒｅａｄ１）が印加された状態でレジスタブロック１２０を介して読み出し動作が実行される（Ｓ１１０)。その次に、選択されたワードラインに検証電圧Ｖｖｆｙ１１より高い検証電圧Ｖｖｆｙ１２が印加された状態でレジスタブロック１２０を介して読み出し動作が実行される（Ｓ１２０)。２回の読み出し動作を通じて検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２（またはＶｒｅａｄ１、Ｖｖｆｙ１２）（図８参照）の間に存在する閾値電圧を有するメモリセルが検出される。検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２（または読み出し電圧Ｖｒｅａｄ１と検証電圧Ｖｖｆｙ１２)の間に存在する閾値電圧を有するメモリセルを検出する方法は、レジスタブロック１２０の構造によって多様に変更することができるのはこの分野の通常的な知識を習得した者に自明である。
【００３６】
いったん、検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２（または読み出し電圧Ｖｒｅａｄ１と検証電圧Ｖｖｆｙ１２)の間に存在する閾値電圧を有するメモリセルが検出されれば、検出されたメモリセルに対するプログラム動作が実行される（Ｓ１３０）。プログラム動作が実行された後、読み出し電圧として検証電圧Ｖｖｆｙ１２が選択されたワードラインに印加された状態で検証読み出し動作が実行される（Ｓ１４０）。その次に、検出されたメモリセルが検証電圧Ｖｖｆｙ１２に相当する閾値電圧を有するようにプログラムされたか否かが判別される（Ｓ１５０）。もし、検出されたメモリセルが全て要求される閾値電圧にプログラムされていないと判別されれば、選択されたワードラインに印加されるプログラム電圧が決まった増加分だけ増加される（Ｓ１６０）。以後、プログラム動作はＳ１３０段階に進行し、上述した段階（Ｓ１３０−Ｓ１６０）で構成されたプログラムループが決まった回数だけ繰り返されるまで、またはプログラムループが検出されたメモリセルが全てプログラムされるまで繰り返される。
【００３７】
もし、検出されたメモリセルが全て要求される閾値電圧にプログラムされたと判別されれば、選択されたワードラインに検証電圧Ｖｖｆｙ２１（または読み出し電圧Ｖｒｅａｄ２）が印加された状態でレジスタブロック１２０を介して読み出し動作が実行される（Ｓ１７０）。その次に、選択されたワードラインに検証電圧Ｖｖｆｙ２１より高い検証電圧Ｖｖｆｙ２２が印加された状態でレジスタブロック１２０を介して読み出し動作が実行される（Ｓ１８０）。２回の読み出し動作によって検証電圧Ｖｖｆｙ２１、Ｖｖｆｙ２２（または読み出し電圧Ｖｒｅａｄ２と検証電圧Ｖｖｆｙ２２）（図８参照）の間に存在する閾値電圧を有するメモリセルが検出される。いったん、検証電圧Ｖｖｆｙ２１、Ｖｖｆｙ２２（または読み出し電圧Ｖｒｅａｄ２と検証電圧Ｖｖｆｙ２２)の間に存在する閾値電圧を有するメモリセルが検出されれば、検出されたメモリセルに対するプログラム動作が実行される（Ｓ１９０）。プログラム動作が実行された後、読み出し電圧として検証電圧Ｖｖｆｙ２２が選択されたワードラインに印加された状態で検証読み出し動作が実行される（Ｓ２００）。その次に、検出されたメモリセルが検証電圧Ｖｖｆｙ２２に相当する閾値電圧を有するようにプログラムされたか否かが判別される（Ｓ２１０)。もし、検出されたメモリセル全てが要求される閾値電圧にプログラムされていないと判別されれば、選択されたワードラインに印加されるプログラム電圧が決まった増加分だけ増加される（Ｓ２２０）。以後、プログラム動作はＳ１９０段階に進行し、上述した段階（Ｓ１９０−Ｓ２２０）で構成されたプログラムループが決まった回数だけ繰り返されるまで、またはプログラムループが検出されたメモリセルが全てプログラムされるまで繰り返される。
【００３８】
もし、検出されたメモリセルが全て要求される閾値電圧にプログラムされたと判別されれば、選択されたワードラインに検証電圧Ｖｖｆｙ３１（または読み出し電圧Ｖｒｅａｄ３）が印加された状態でレジスタブロック１２０を介して読み出し動作が実行される（Ｓ２３０）。その次に、選択されたワードラインに検証電圧Ｖｖｆｙ３１より高い検証電圧Ｖｖｆｙ３２が印加された状態でレジスタブロック１２０を介して読み出し動作が実行される（Ｓ２４０)。２回の読み出し動作によって検証電圧Ｖｖｆｙ３１、Ｖｖｆｙ３２（または読み出し電圧Ｖｒｅａｄ３と検証電圧Ｖｖｆｙ３２）（図８参照）の間に存在する閾値電圧を有するメモリセルが検出される。いったん、検証電圧Ｖｖｆｙ３１、 Ｖｖｆｙ３２（または読み出し電圧Ｖｒｅａｄ３と検証電圧Ｖｖｆｙ３２)の間に存在する閾値電圧を有するメモリセルが検出されれば、検出されたメモリセルに対するプログラム動作が実行される（Ｓ２５０）。プログラム動作が実行された後、読み出し電圧として検証電圧Ｖｖｆｙ３２が選択されたワードラインに印加された状態で検証読み出し動作が実行される（Ｓ２６０）。その次に、検出されたメモリセルが検証電圧Ｖｖｆｙ３２に相当する閾値電圧を有するようにプログラムされたか否かが判別される（Ｓ２７０）。もし、検出されたメモリセル全てが要求される閾値電圧にプログラムされていないと判別されれば、選択されたワードラインに印加されるプログラム電圧が決まった増加分だけ増加される（Ｓ２８０）。以後、プログラム動作はＳ２５０段階に進行し、上述した段階（Ｓ２５０−Ｓ２８０）で構成されたプログラムループが決まった回数だけ繰り返されるまで、またはプログラムループが検出されたメモリセルが全てプログラムされるまで繰り返される。もし、検出されたメモリセルが全て要求される閾値電圧にプログラムされたと判別されれば、本発明によるプログラムの手続きは終わる。
【００３９】
本発明によるプログラム手続きが終わった後の閾値電圧分布を示す図９を参照すると、状態ＳＴ１に対応する閾値電圧分布において、検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２（または読み出し及び検証電圧Ｖｒｅａｄ１、Ｖｖｆｙ１２）の間に存在するメモリセルは検証電圧Ｖｖｆｙ１２またはそれより高い電圧を有するようにプログラムされている。図９及び図３を参照すると、状態ＳＴ０、ＳＴ１の間のマージンが増加されたことを分かる。ここで、検証電圧Ｖｖｆｙ１１、Ｖｖｆｙ１２の間の電圧差を“△Ｖ１”と表記する。状態ＳＴ２に対応する閾値電圧分布において、検証電圧Ｖｖｆｙ２１、Ｖｖｆｙ２２（または読み出し及び検証電圧Ｖｒｅａｄ２、Ｖｖｆｙ２２）の間に存在するメモリセルは検証電圧Ｖｖｆｙ２２またはそれより高い電圧を有するようにプログラムされた。図９及び図３を参照すると、状態ＳＴ１、ＳＴ２の間のマージンが増加されたことを分かる。ここで、検証電圧Ｖｖｆｙ２１、Ｖｖｆｙ２２の間の電圧差を“△Ｖ２”と表記する。本発明のプログラム方法において、電圧差△Ｖ２は電圧差△Ｖ１より大きい。同様に、状態ＳＴ３に対応する閾値電圧分布において、検証電圧Ｖｖｆｙ３１、Ｖｖｆｙ３２（または読み出し及び検証電圧Ｖｒｅａｄ３、Ｖｖｆｙ３２）の間に存在するメモリセルは検証電圧Ｖｖｆｙ３２またはそれより高い電圧を有するようにプログラムされた。図９及び図３を参照すると、状態ＳＴ２、ＳＴ３の間のマージンが増加されたことを分かる。ここで、検証電圧Ｖｖｆｙ３１、Ｖｖｆｙ３２の間の電圧差を“△Ｖ３”と表記する。本発明のプログラム方法において、電圧差△Ｖ３は電圧差△Ｖ２より大きい。
【００４０】
本発明のプログラム方法によれば、２次プログラム動作の検証電圧Ｖｖｆｙ１２、Ｖｖｆｙ２２、Ｖｖｆｙ３２は同一に設定されるのではなく、互いに異なるように設定される。上述のように、検証電圧Ｖｖｆｙ２２は検証電圧Ｖｖｆｙ１２より高く、検証電圧Ｖｖｆｙ３２は検証電圧Ｖｖｆｙ２２より高い。これはHTSによる電荷損失が状態によって異なるためである。即ち、ＨＴＳによる電荷損失は各メモリセルのフローティングゲートに蓄積された電荷が多いほど大きい。そのような理由で、状態に対応する検証電圧Ｖｖｆｙ１２、Ｖｖｆｙ２２、Ｖｖｆｙ３２は漸次的に大きくなるように、または電圧差△Ｖ１、△Ｖ２、△Ｖ３が漸次的に大きくなるように設定しなければならない。
【００４１】
以上の説明から分かるように、本発明のプログラム方法によれば、隣接した状態の間の読み出しマージンは図３に示した読み出しマージンと比較し、増加することが分かる。従って、たとえ電界カップリング／Ｆ−ｐｏｌｙカップリングとＨＴＳとによって閾値電圧分布が広くなっても、本発明によるプログラム方法によって隣接した状態の間の読み出しマージンを十分に確保することが可能である。
【００４２】
本発明による２次プログラム動作がここに開示された方法に限定されないことはこの分野の通常的な知識を習得した者に自明である。例えば、ＨＴＳによる閾値電圧の減少は、上述のように、メモリセルのフローティングゲートに蓄積された電荷が多いほど大きい。このような点を考慮して、２次プログラム動作は状態ＳＴ２、ＳＴ３に対してまたは状態ＳＴ３に対してのみ実行することができる。このような場合、２次プログラム動作は先に説明したのと同一の方式で実行されるため、それに対する説明は省略する。または、各状態の閾値電圧分布の特定領域に属するメモリセルを全て検出し、状態ＳＴ１、ＳＴ２、ＳＴ３に属する検出されたメモリセルを同時にプログラムする方式で２次プログラム動作を実行することが可能である。
【００４３】
本発明の範囲または技術的思想を逸脱せず、本発明の構造が多様に修正または変更することができるのはこの分野に熟練された者に自明である。上述の内容を考慮すると、本発明の修正及び変更が請求項及び同等物の範囲内に属すれば、本発明はこの発明の変更及び修正を含むものと思われる。
【図面の簡単な説明】
【００４４】
【図１】電界カップリング／Ｆ−ｐｏｌｙカップリングによる閾値電圧分布の広くなることを説明するための図である。
【図２】メモリセルの間に生ずる電界カップリング／Ｆ−ｐｏｌｙカップリングを説明するための図である。
【図３】高温ストレスによる閾値電圧分布が広くなることを説明するための図である。
【図４】本発明によるフラッシュメモリ装置を概略的に示すブロック図である。
【図５】図４に示したメモリセルアレイを示す回路図である。
【図６Ａ】本発明によるマルチビットプログラム動作を概略的に説明するための図である。
【図６Ｂ】本発明によるマルチビットプログラム動作を概略的に説明するための図である。
【図７Ａ】本発明によるフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。
【図７Ｂ】本発明によるフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。
【図８】本発明によるフラッシュメモリ装置のプログラム動作を実行する時、検証電圧を示す図である。
【図９】本発明によるフラッシュメモリ装置のプログラム動作が実行された後、閾値電圧分布を示す図である。
【符号の説明】
【００４５】
１００  メモリセルアレイ
１１０  行選択回路
１２０  レジスタブロック
１３０  列選択回路
１４０  入出力インターフェース
１５０  制御ロジック
１６０  電圧発生回路
【図１】
2007207416.tif 000003
【図２】
2007207416.tif 000004
【図３】
2007207416.tif 000005
【図４】
2007207416.tif 000006
【図５】
2007207416.tif 000007
【図６Ａ】
2007207416.tif 000008
【図６Ｂ】
2007207416.tif 000009
【図７Ａ】
2007207416.tif 000010
【図７Ｂ】
2007207416.tif 000011
【図８】
2007207416.tif 000012
【図９】
2007207416.tif 000013