(57)【要約】【課題】電気フューズのプロセスバラツキに起因する動作不良がほとんど発生しない半導体装置を提供する。【解決手段】互いに並列接続された電気フューズ１１，１２を用いる。電気フューズ１１,１２の一方の端子は、高電位印加線６１１とグランドとの間に直列に接続されたＰチャネルトランジスタ７１，７２の接続点に接続されるとともに、Ｐチャネルトランジスタ７３に接続される。電気フューズ１１，１２の他端は、低電位印加線６２１に接続される。電気フューズ１１，１２の両端子間に超高電圧を印加すると、電気フューズ１１，１２の一方または両方に破壊接続が生じ、情報が書き込まれる。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定値以上の電圧が印加されると非可逆的に第１の状態から第２の状態へと変化する電気フューズを含み、該電気フューズの状態によって異なる出力が得られることを利用して１ビットの情報を記憶する半導体装置において、
前記電気フューズを複数備え、前記電気フューズが全て前記第１の状態のときと少なくとも１つが前記第２の状態のときとで前記異なる出力が得られるようにしたことを特徴とする半導体装置。
【請求項２】
請求項１に記載された半導体装置において、
前記電気フューズを２個備えていることを特徴とする半導体装置。
【請求項３】
請求項２に記載された半導体装置において、
前記２個の電気フューズが互いに並列に接続されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載された半導体装置において、
前記２個の電気フューズの接続点の一方に高電位を与えるためのドライバと、
前記接続点の一方を出力側から切り離すためのスイッチと、
を備えていることを特徴とする半導体装置。
【請求項５】
請求項２に記載された半導体装置において、
前記２個の電気フューズに夫々独立に高電位を与えるための第１及び第２のドライバと、
前記２個の電気フューズを出力側から切り離すためのスイッチと、
を備えていることを特徴とする半導体装置。
【請求項６】
請求項５に記載された半導体装置において、
前記第１及び前記第２のドライバがそれぞれ第１および第２の電源に夫々接続されていることを特徴とする半導体装置。
【請求項７】
請求項５に記載された半導体装置において、
前記第１及び前記第２のドライバが共通の電源に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置において、
前記電気フューズが酸化膜破壊型の電気フューズであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、酸化膜破壊型の電気フューズの状態変化を利用して情報を記憶する半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置について、図６及び図７を参照して説明する。ここで、電気フューズの状態変化を利用して情報を記憶する技術は、半導体記憶装置のリダンダンシーに最も多く使用されているので、以下では記憶装置を例にとって説明する。
【０００３】
図６は、従来の記憶装置の全体構成を示すブロック図である。図示の記憶装置は、例えば、単一の半導体チップ上に形成される半導体記憶装置であって、主要部である電気フューズ部６０と、高電圧発生部６１と、低電圧発生部６２と、制御回路６３と、判定ラッチ回路６４とを有している。
【０００４】
高電圧発生部６１、低電圧発生部６２、制御回路６３、及び判定ラッチ回路６４は、それぞれ、高電位印加配線６１１、低電位印加配線６２１、制御信号線６３１〜６３３、及び出力線６４１を介して、電気フューズ部６０に接続されている。
【０００５】
高電圧発生部６１は、高位側電源電圧ＶＤＤ又はこの電源電圧ＶＤＤに比べて非常に高い超高電圧を選択的に発生させ、高位側電源電圧レベルＶＰＰＳＶＴとして、高電位印加配線６１１を介して電気フューズ部６０に供給する。
【０００６】
また、低電圧発生部６２は、低位側電源電圧レベルＶＳＳＳＶＴとしての低位側電源電圧ＶＳＳを、低電位印加配線６２１を介して電気フューズ部６０へ供給する。
【０００７】
制御回路６３は、第１乃至第３の制御信号ＣＯＮＴ１〜ＣＯＮＴ３を生成し、それぞれ制御信号線６３１〜６３２を介して電気フューズ部６０へ供給する。
【０００８】
電気フューズ部６０の出力ＪＵＤＧＥは、出力線６４１を介して判定ラッチ回路６４へ供給されラッチされる。
【０００９】
図７に、図６の記憶装置に用いられる電気フューズ部の構成を示す回路図を示す。
【００１０】
図７を参照すると、電気フューズ部６０は、高電位印加配線６１１とグランドとの間に直列に接続された一対のＰチャネルトランジスタ（Ｑ１）７１，（Ｑ２）７２と、これら一対のトランジスタ７１，７２の接続点と出力線６４１との間に接続されたＰチャネルトランジスタ（Ｑ３）７３と、トランジスタ７１，７２の接続点とトランジスタ７３との間にその一方の端子が接続されるとともに他方の端子が低電位印加配線６２１に接続された電気フューズ７４とを有している。
【００１１】
トランジスタ７１，７２は、電気フューズを駆動するドライバ、トランジスタ７３は、電気フューズを出力から切り離すスイッチとして動作する。
【００１２】
電気フューズ７４は、例えば、Ｎチャネル型ＭＯＳトランジスタまたは容量素子により構成される。Ｎチャネル型ＭＯＳトランジスタを用いて電気フューズ７４を構成するには、ソースノードとドレインノードとを短絡して形成したノードを一方の端子とし、ゲートノードを他方の端子とすればよい。また、電気フューズ７４として容量素子を用いる場合には、後述するように、その両端子間に高電圧を印加することにより破壊接続が生じる素子、具体的には誘電体膜として酸化膜を有する素子が用いられる。いずれにしても、電気フューズ７４は、酸化膜破壊型の素子である。
【００１３】
次に、従来の記憶装置の動作について説明する。
【００１４】
この記憶装置は、電気フューズ７４の状態（抵抗値）によって電気フューズ部６０の出力ＪＵＤＧＥが異なることを利用して１ビットの情報を記憶する。つまり、電気フューズ７４の端子間抵抗が非常に大きいときと比較的小さいときとに、それぞれ論理“０”と“１”（又は“１”と“０”）とを割り当てることによって、１ビットの情報を記憶する。
【００１５】
電気フューズ７４の端子間の抵抗値は、初期状態において非常に高い（絶縁とみなせる状態）。そして、電気フューズ７４の端子間に所定値以上の高電圧を印加すると、その酸化膜が破壊されて両端子間が電気的に接続され（破壊接続）、比較的低い抵抗値を持つようになる。
【００１６】
電気フューズ７４がＮチャネル型ＭＯＳトランジスタにより構成されている場合、そのゲート酸化膜を誘電体層として容量が形成される。そして、ソース・ドレインノードとゲートノードとの間に高電圧を印加すると、ゲート酸化膜に高電界が印加され、ゲート酸化膜を流れるリーク電流が発生・増加して、やがてブレイクダウンが発生する。即ち、ゲート酸化膜が破壊されて電流パスが形成される。その結果、電気フューズ７４の端子間の抵抗値は、絶縁体とみなせる程の非常に高い値（第１の状態）から、数百ｋΩから数百Ω程度（第２の状態）にまで低下する。電気フューズ７４の抵抗値を十分に低下させるには、印加電圧を充分高くし、かつ、印加時間を充分長くすればよい。
【００１７】
この記憶装置に情報を記憶させる（書込みを行う）場合、電気ヒューズ７４の両端子間に高電圧を印加して破壊接続するか、高電圧を印加することなく（何もせず）高抵抗値を維持させるかする。
【００１８】
電気ヒューズ７４の破壊接続は、以下のように行われる。
【００１９】
まず、制御信号ＣＯＮＴ２及びＣＯＮＴ３をハイレベルにするとともに、制御信号ＣＯＮＴ１をロウレベルにし、トランジスタ７２及び７３をオフの状態、トランジスタ７１をオンの状態にする。この状態で、高位側電源電圧レベルＶＰＰＳＶＴとして、電源電位ＶＤＤよりも著しく高い超高電位を印加し、低位側電源電圧レベルＶＢＢＳＶＴとしてグランドレベルよりも低い電圧を印加する。これにより電気フューズ７４の端子間に高電圧が印加され、酸化膜が破壊されて抵抗値が低下する。こうして、論理０又は１に対応する情報が、電気ヒューズ７４の抵抗値が下がったという形で記録される。
【００２０】
次に、記憶装置からの情報の読み出しについて説明する。
【００２１】
制御信号ＣＯＮＴ１をロウレベル、ＣＯＮＴ２をハイレベル、ＣＯＮＴ３をロウレベルにすると、トランジスタ７１がオン、トランジスタ７２がオフ、トランジスタ７３がオンする。この状態で、高位側電源電圧レベルＶＰＰＳＶＴとして高位側電源レベルＶＤＤを印加し、低位側電源電圧レベルＶＢＢＳＶＴとして低位側電源レベルＶＳＳを印加すると、電気フューズ８１４の一方の端子の電位レベルＮＯＤＥＡが電源電圧ＶＤＤレベルにプリチャージされる。このとき、トランジスタ７３がオンしているので、出力ＪＵＤＧＥの電位レベルは、電気フューズ７４の一方の端子の電位レベルＮＯＤＥＡに一致する。
【００２２】
この後、制御信号ＣＯＮＴ１をハイレベルにして、トランジスタ７１をオフにすると、出力ＪＵＤＧＥの電位レベルは、電気フューズ７４の抵抗値に比例する形で低下する。
【００２３】
即ち、電気フューズ７４が破壊接続されておらず、非常に高い抵抗値を維持したままであれば、出力ＪＵＤＧＥの電位レベルは所定時間（例えば数ナノ秒）が経過しても低下せず、プリチャージレベルを維持する。一方、電気フューズ７４が破壊接続され、比較的低い抵抗値を有している場合、所定時間が経過するまでに、出力ＪＵＤＧＥの電位レベルはプリチャージレベルから低位側電源レベルへ向けて大きく低下する。したがって、トランジスタ７１をオフさせてから所定時間が経過した後に、出力ＪＵＤＧＥの電位レベルがプリチャージレベルにあるか否か、あるいは、充分に低いレベルにあるか否かを検出すれば、記憶装置に記憶させた情報を読み出したことになる。
【００２４】
判定ラッチ回路６４は、プリチャージ後にトランジスタ７１をオフさせてから所定時間が経過した後に、出力ＪＵＤＧＥの電位レベルを検出し、その結果をラッチする。判定ラッチ回路６４としては、インバータ型の単純な回路であっても、差動アンプを用いる回路であってもよい。
【００２５】
以上説明したように、従来の記憶装置は、電気フューズの状態に応じて異なる出力が得られるように構成されており、１ビット情報を記憶することができる。
【００２６】
この種の記憶装置は、例えば、半導体メモリに組み込まれ、不良セルが存在する場合の救済アドレスの発生に利用される（例えば、特許文献１参照。）。
【００２７】
【特許文献１】特開２００４−１７８６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
従来の記憶装置は、電気フューズに所定の高電圧を印加して破壊接続することにより情報を記憶させている。
【００２９】
しかしながら、従来の記憶装置には、電気フューズを構成する電子デバイスのプロセスバラツキに起因して、所定の高電圧を印加しても電気フューズが破壊接続されず、動作不良となる場合があるという問題点がある。
【００３０】
そこで、本発明は、電気フューズのプロセスバラツキに起因する動作不良の発生がほとんどない記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００３１】
本発明は、所定値以上の電圧が印加されると非可逆的に第１の状態から第２の状態へと変化する電気フューズを含み、該電気フューズの状態によって異なる出力が得られることを利用して１ビットの情報を記憶する半導体装置において、前記電気フューズを複数備え、前記電気フューズが全て前記第１の状態のときと少なくとも１つが前記第２の状態のときとで前記異なる出力が得られるようにしたことを特徴とする。
【００３２】
具体的には、前記電気フューズを２個備え、これらが互いに並列に接続される。
【００３３】
あるいは、２個の電気フューズにそれぞれ高電位を供給するドライバを設け、各電気フューズの状態に応じて得られる出力のオアを取るように構成される。
【発明の効果】
【００３４】
本発明によれば、電気フューズを複数用い、いずれか一つが破壊接続されれば所定の出力が得られるようにしたので、電気フューズのプロセスバラツキに起因する動作不良を略完全に無くすことができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３６】
図１は、本発明の第１の実施の形態に係る記憶装置に用いられる電気フューズ部（並列電気フューズ部）１０の構成を表す回路図である。ここで、従来と同一のものには同一符号を付し、その説明を省略する。なお、記憶装置の全体の構成は、従来（図６参照）と同じである。
【００３７】
図１の電気フューズ部１０が従来の電気フューズ部６０と異なる点は、２個の電気フューズ１１，１２が互いに並列に接続されている点である。なお、こらら電気フューズ１１，１２は、同一の特性を持つように形成されている。
【００３８】
図１の電気フューズ部の動作は、従来のものと同じである。ただし、電気フューズ１１，１２の破壊接続に関して違いがある。以下、この違いについて説明する。
【００３９】
電気フューズ１１，１２は、互いに並列に接続されているので、これらの端子間には同一の電圧が印加される。また、上述のように電気フューズ１１，１２は同一の特性を持つように形成される。したがって、これら電気フューズ１１，１２の端子間に破壊接続を起こさせるような超高電圧を印加すると、理論上は、電気フューズ１１，１２の両方に破壊接続が起こる。
【００４０】
しかしながら、実際には、電気フューズ１１，１２の破壊接続は必ずしも同時には進行せず、一方が他方より先行することがある。そのような場合、破壊接続の進行が先行している電気フューズ１１又は１２の抵抗値が低下するに従い、そこに流れる電流が大きくなる。その結果、電気フューズ１１，１２の端子間電圧が若干低下する。そして、この端子間電圧の低下により、破壊接続の進行が遅れていた電気フューズ１２又は１１の破壊接続の進行が停止する。あるいは、破壊接続そのものが開始され無いこともある。もちろん、端子間電圧の低下にも拘らず、両方の電気フューズの破壊接続が停止することなく継続する場合もある。
【００４１】
したがって、本実施の形態の電気フューズ部１０では、電気フューズ１１，１２の一方の端子の電位レベルＮＯＤＥＥＡを超高電位とした場合に、電気フューズ１１が破壊接続される、または、電気フューズ１２が破壊接続される、あるいは、電気フューズ１１，１２の両方が破壊接続される、の３通りの結果が生じる。言い換えれば、電気フューズ１１，１２の端子間に超高電圧を印加すると、電気フューズ１１，１２の少なくとも一方が破壊接続される。
【００４２】
電気フューズ１１，１２のうち、少なくとも一方が破壊接続されていれば、プリチャージ後にトランジスタ７１をオフさせると、出力ＪＵＤＧＥの電位レベルは所定時間が経過するまでに大きく低下する。したがって、図１の電気フューズ部を用いた記憶装置も、従来の記憶装置と同様に１ビットの情報を記憶することができる。
【００４３】
以下、２個の電気フューズ１１，１２を並列接続したことによって生じる効果について説明する。
【００４４】
電気フューズ１１，１２に破壊接続を生じさせるための超高電位は、高電位発生部（図６の６１）により生成される。高電位発生部は、ポンピング回路（図示せず）を含み、そのポンピング回路は電源電圧ＶＤＤを昇圧して超高電位を発生させる。図２に、ポンピング回路に供給される電源電圧ＶＤＤと得られる超高電位との関係を一点鎖線で示す。
【００４５】
図２に示すように、ポンピング回路により生成される超高電位は、電源電圧ＶＤＤが比較的低い場合には、電源電圧ＶＤＤに比例する。このグラフから、電気フューズ１１，１２を破壊接続するために必要な超高電位を得るために必要な電源電圧ＶＤＤの下限を求めると、２．０Ｖ程度となる。
【００４６】
一方、ポンピング回路により生成される超高電位は、電源電圧ＶＤＤが比較的高くなると飽和状態となる。これは、ポンピング回路の特性や超高電位が印加される各種トランジスタの耐圧限界によって発生するリーク電流によるものである。したがって、電源電圧ＶＤＤをむやみに高くしても意味はない。また、超高電位は、制御用トランジスタであるトランジスタ７１，７２及び７３にも印加されるため、その酸化膜等が印加される電界によって破壊されるのを防止する必要もある。それゆえ、電源電圧ＶＤＤの上限は、２．４Ｖ程度となる。
【００４７】
以上のことから、本実施の形態では、電源電位ＶＤＤの適正範囲は、２．０Ｖから２．４Ｖ程度の範囲である。
【００４８】
図２に、電源電位ＶＤＤと、それを用いて発生させた超高電位を従来の電気フューズ部に印加して接続破壊を行った場合の歩留（成功率）との関係を破線で示す。また、電源電位ＶＤＤと、それを用いて発生させた超高電位を本実施の形態に係る電気フューズ部に印加して接続破壊を行った場合の歩留（成功率）との関係を実線で示す。
【００４９】
図２のグラフは、電源電位ＶＤＤの値毎に、約１００〜１０００台の電気フューズ部を用いて行った実験結果に基づくものである。歩留はその実験結果から、（成功した電気フューズ部の台数）÷（実験した電気フューズ部の台数）により算出した。なお、本実施の形態に係る電気フューズ部の場合は、並列接続された２個の電気フューズのうち少なくとも一方が破壊接続されれば成功とした。
【００５０】
図２から明らかなとおり、電源電位ＶＤＤが２．０〜２．４Ｖの範囲にあるとき、従来の電気フューズ部では、１〜２％程度の失敗、すなわち、電気フューズの破壊接続不完全、が発生するのに対し、本実施の形態による電気フューズ部では、ほぼ１００％の成功率である。仮に、各電気フューズの破壊接続成功率が９８％であるとすると、並列接続された２個の電気フューズがともに破壊接続に失敗する確立は、単純計算で（端子間電圧の低下等を考慮しなければ）０．０４％であり、その失敗率は著しく減少する。
【００５１】
これは、互いに並列接続された２個の電気フューズが共に破壊接続されない確率が充分低いこと、より具体的には、両方の電気フューズが破壊接続の進行中に同時に破壊がとまってしまう確率が充分低いこと、によるものと考えられる。あるいは、並列接続された一方の電気フューズが破壊されにくいものであったとしても、他方の電気フューズが同時に破壊されにくい電気フューズである確率は充分に低いと考えられる。
【００５２】
また、本実施の形態に係る記憶装置は、従来に比べ電気フューズが１個追加されたに過ぎず、追加された電気フューズの占有面積は、記憶装置全体の占有面積に比して十分に小さい。よって、上述した破壊接続の失敗率の著しい減少という効果を得るのに、面積ペナルティーはほとんどない。
【００５３】
なお、上記実施の形態では２個の電気フューズを用いたが、３個以上の電気フューズを用いることもできる。
【００５４】
次に、本発明の第２の実施の形態に係る記憶装置について図３及び図４を参照して説明する。
【００５５】
図３に示すように、本実施の形態の記憶装置は、２つの高電圧発生部６１ａ，６１ｂと、２つの低電圧発生部６２ａ，６２ｂとを有している。
【００５６】
高電圧発生部６１ａと６１ｂとは、同一構成であって、ともに従来の高電圧発生部６１と同じものである。同様に、低電圧発生部６２ａと６２ｂとは、同一構成であって、ともに従来の低電圧発生部６２と同じものである。
【００５７】
高電圧発生部６１ａ、６１ｂは、高電位印加配線６１１ａ，６１１ｂを介して、低電圧発生部６２ａ，６２ｂは、低電位印加配線６２１ａ，６２１ｂを介して、それぞれ電気フューズ部（並列アンチフューズ部）３０に接続されている。
【００５８】
図３の記憶装置に用いられる電気フューズ部３０は、図４に示すように構成される。この構成は、図７の電気フューズ部６０を２個用意し、これら２個の電気フューズ部６０に共通に制御信号ＣＯＮＴ１〜ＣＯＮＴ３を与えるとともに、その出力を共通接続したものに等しい。
【００５９】
本実施の形態においても、情報の書込みや読出しは、従来と同様の方法により行われる。
【００６０】
本実施の形態では、制御信号ＣＯＮＴ１がトランジスタ７１ａ及び７１ｂに共通に供給され、制御信号ＣＯＮＴ２がトランジスタ７２ａ及び７２ｂに共通に供給され、制御信号ＣＯＮＴ３がトランジスタ７３ａ及び７３ｂに共通に供給される。したがって、電気フューズ２１，２２に対する書込み及び読出しの動作は、並行して行われる。ここで、本実施の形態では、電気フューズ２１に対して電位を与えるために高電圧発生部６１ａと低電圧発生部６２ａが用いられ、電気フューズ２２に対して電位を与えるために高電圧発生部６１ｂと低電圧発生部６２ｂが用いられる。したがって、各電気フューズ２１、２２は、他方の電気フューズの状態の影響を受けない。つまり、電気フューズ２１，２２に破壊接続を起こさせるために、それぞれ超高電位を印加した場合、いずれか一方の破壊接続が先行してその端子間電圧が低下したとしても、他方の電気フューズの端子間電圧には影響しない。したがって、各電気フューズ１１，１２の破壊接続は、互いに独立して進行する。
【００６１】
このように、本実施の形態では、電気フューズ１１，１２の破壊接続が独立の進行するので、その成功率（歩留）は第１の実施の形態に係るものよりも高くなる。
【００６２】
また、第１の実施の形態では、電気フューズ１１，１２のプロセスバラツキしか考慮していないので、トランジスタ７１，７２、及び７３の耐圧が不十分で、破壊接続を起こすのに十分な超高電位を電気フューズ１１，１２に印加することができない場合には、いずれの電気フューズ１１，１２も接続破壊することができない。これに対して、本実施の形態では、各電気フューズ２１，２２に対応してそれぞれトランジスタ７１ａ，７２ａ、及び７３ａと７１ｂ，７２ｂ、及び７３ｂとが設けられているので、トランジスタの不良等の発生確率を考慮しても、第１の実施の形態に係るものより有利である。
【００６３】
ただし、本実施の形態では、高電圧発生部、低電圧発生部、及びドライバ（トランジスタ）をそれぞれ２組有しているので、第１の実施の形態に比べ占有面積が大きくなる。しかしながら、図５に示すように、単純に従来の記憶回路を２個用意してオアを取るよう構成したものに比べれば、その占有面積は小さい。
【００６４】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではない。例えば、第２の実施の形態では、高電圧発生部及び低電圧発生部をそれぞれ２個ずつ用意したが、これらを１個ずつにすることで、占有面積を小さくすることできる。
【００６５】
また、本発明は、記憶装置のリダンダンシー以外にも、半導体装置の電気的に書込み可能なオプション選択回路の切り替えや、内部タイミングの微調整のトリミング用のＲＯＭとして使用することも可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施の形態に係る記憶装置に用いられる電気フューズ部の構成を示す回路図である。
【図２】図１に電気フューズ部を採用したことによる効果を説明するためのグラフである。
【図３】本発明の第２の実施の形態に係る記憶装置の構成を示すブロック図である。
【図４】図３の記憶装置に用いられる電気フューズ部の構成を示す回路図である。
【図５】従来の記憶装置を２個用いてオアを求めるよう構成された装置のブロック図である。
【図６】従来の記憶装置の構成を示すブロック図である。
【図７】図６の記憶装置に用いられる電気フューズ部の構成を示す回路図である。
【符号の説明】
【００６７】
１０，３０    並列電気フューズ部
１１，１２、２１，２２，７４    電気フューズ
６０    電気フューズ部
６１，６１ａ，６１ｂ    高電圧発生部
６１１，６１１ａ，６１１ｂ    高電位印加配線
６２，６２ａ，６２ｂ    低電圧発生部
６２１，６２１ａ，６２１ｂ    低電位印加配線
６３    制御回路
６３１，６３２，６３３    制御信号線
６４    判定ラッチ回路
６４１    出力線
７１，７１ａ，７１ｂ，７２，７２ａ，７２ｂ，７３，７３ａ，７３ｂ    Ｐチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007116045.tif 000007
【図６】
2007116045.tif 000008
【図７】
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