(57)【要約】【課題】メモリセルのチャネル長Ｌを縮小可能であり、書き込みにおける寄生抵抗によらずメモリセルのドレイン耐圧限界以下の電圧で書き込みを行える不揮発性半導体記憶装置を提供する。【解決手段】本発明の不揮発性半導体記憶装置は、ゲート端子がワード線に接続され、ドレイン端子がビット線に接続され、かつ、ソース端子がグランドに接続されデータを電気的に書き換え可能なメモリセルＭＣｉと、書き込み動作時に前記ビット線を介してメモリセルＭＣｉのドレイン端子に書き込みドレイン電圧を供給する回路と、一端が前記ビット線に接続され、他端がグランドに接続され、かつ、書き込み動作時に前記書き込みドレイン電圧が所定の値以上になることを防止するための放電用トランジスタＴｒ２とを有する。【選択図】図１
2007317297.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子がワード線に接続され、ドレイン端子がビット線に接続され、かつ、ソース端子がグランドに接続されデータを電気的に書き換え可能なメモリセルと、
書き込み動作時に前記ビット線を介して前記メモリセルのドレイン端子に書き込みドレイン電圧を供給する回路と、
一端が前記ビット線に接続され、他端がグランドに接続され、かつ、書き込み動作時に前記書き込みドレイン電圧が所定の値以上になることを防止するための放電用トランジスタとを有する不揮発性半導体記憶装置。
【請求項２】
ゲート端子がワード線に接続され、ドレイン端子がビット線に接続され、かつ、ソース端子がグランドに接続されデータを電気的に書き換え可能なメモリセルと、
ドレイン端子に昇圧電圧が供給され、ソース端子が前記ビット線に接続され、かつ、書き込み動作時に前記メモリセルのドレイン端子に書き込みドレイン電圧を供給するための書き込み制御電圧がゲート端子に印加される書き込み用トランジスタと、
ドレイン端子が前記ビット線に接続され、ソース端子がグランドに接続され、かつ、書き込み動作時に前記書き込みドレイン電圧が所定の値以上になることを防止するための放電用トランジスタとを有する不揮発性半導体記憶装置。
【請求項３】
ゲート端子がワード線に接続され、ドレイン端子がビット線に接続され、かつ、ソース端子がグランドに接続されデータを電気的に書き換え可能なメモリセルと、
書き込み動作時に前記メモリセルのドレイン端子に書き込みドレイン電圧を供給するための書き込み制御電圧を発生する電圧発生回路と、
ドレイン端子に昇圧電圧が供給され、ソース端子が前記ビット線に接続され、かつ、書き込み動作時にゲート端子に前記電圧発生回路から前記書き込み制御電圧が印加される書き込み用トランジスタと、
ドレイン端子が前記ビット線に接続され、ソース端子がグランドに接続され、かつ、書き込み動作時に前記書き込みドレイン電圧が所定の値以上になることを防止するための放電用トランジスタとを有する不揮発性半導体記憶装置。
【請求項４】
前記放電用トランジスタのゲート端子には、書き込み動作時に前記電圧発生回路から放電用制御電圧が印加される請求項３記載の不揮発性半導体記憶装置。
【請求項５】
書き込み動作時に前記放電用トランジスタのゲート端子に放電用制御電圧を供給するレギュレータ回路を更に有することを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを電気的に書き換え可能なメモリセルを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、携帯電話のプログラムやコードを記憶する不揮発性メモリ装置として、ＮＯＲ型フラッシュメモリ装置が用いられている。ＮＯＲ型フラッシュメモリ装置は、ビット線とアース線との間に１個のメモリセルが接続されている構造を有している。ＮＯＲ型フラッシュメモリ装置は、ＮＡＮＤ型フラッシュメモリ装置と比較して集積度が低く、メモリ容量の増加を実現するためには、微細化を進める必要がある。近年、ＮＯＲ型フラッシュメモリ装置において、コスト低減及びメモリ容量増加の要求に応じるため、益々微細化が進んできている（例えば、特許文献１参照）。
【０００３】
ＮＯＲ型フラッシュメモリ装置は、書き込み動作において、チャネル・ホット・エレクトロン（Channel-Hot-electron）により浮遊ゲートに電子を注入する方式を採用している。この書き込み方式は、チャネルに数百μＡの大きな電流を流す。これにより、ソースからドレインに向かって多量の電子が流れ込み、この間、前記電子がドレイン側空乏層中で電子・正孔対を発生させる。そして、制御ゲートに高い電圧を印加することにより、その電子・正孔対の一部が横方向の電界により加速エネルギーを得て、正孔は基板に向かって、また電子の一部はゲート酸化膜のエネルギー障壁を乗り越えるだけの十分なエネルギーを得てホットエレクトロンとなり浮遊ゲートに注入される。
【０００４】
すわなち、ホットエレクトロン注入のためには、ソース・ドレイン間と制御ゲートの両方に同時に高い電圧を印加する必要がある。言い換えると、ソース・ドレイン間と制御ゲートのどちらか一方に高電圧を印加するだけではホットエレクトロンの注入が発生しない。
【０００５】
このような物理原理を用いた書き込み動作では、１つのメモリセルの書き込みに対して、大きなドレイン電流が必要となる。浮遊ゲートにホットエレクトロンが注入されるためには、浮遊ゲートとチャネルとの間にあるゲート酸化膜のエネルギー障壁より大きなエネルギーが必要であり、一般的にドレイン電圧Ｖｇは４Ｖ以上必要とされる。
【０００６】
一方、メモリセルの微細化に対して、チャネル長Ｌを縮小するのは、ドレイン電圧Ｖｇがメモリセルの書き込み時において通常のＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジックデバイスより高いため、困難になってきている。
【０００７】
一般に浮遊ゲート型フラッシュメモリは、ゲート電圧Ｖｇを９Ｖとし、ドレイン電圧Ｖｄを５Ｖとし、ソース電圧Ｖｓを０Ｖにバイアスし、書き込み時間は、約１μｓである。書き込み期間中、浮遊ゲートには時間とともに徐々に電子が注入され、電位が負にシフトし続ける。それとともに、書き込み最中の電流も減少していく。
【０００８】
従来の書き込み方式では、このような現象において、書き込みがなされた時点で、メモリセルのドレイン電圧Ｖｄは、書き込み開始時と比較して大きくなっている。すなわち、最終的にメモリセルのドレイン電圧Ｖｄは、動作電圧５Ｖより大きな値となる。メモリセルのドレイン耐圧は、チャネル長Ｌに対して依存性があるため、メモリセルのチャネル長Ｌを縮小するには、ドレイン耐圧が問題となってくる。
【特許文献１】特開２００５−４４４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、このような事情に鑑みてなされたものであり、メモリセルのチャネル長Ｌを縮小可能であり、書き込みにおける寄生抵抗によらずメモリセルのドレイン耐圧限界以下の電圧で書き込みを行える不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一形態に係る不揮発性半導体記憶装置は、ゲート端子がワード線に接続され、ドレイン端子がビット線に接続され、かつ、ソース端子がグランドに接続されデータを電気的に書き換え可能なメモリセルと、書き込み動作時に前記ビット線を介して前記メモリセルのドレイン端子に書き込みドレイン電圧を供給する回路と、一端が前記ビット線に接続され、他端がグランドに接続され、かつ、書き込み動作時に前記書き込みドレイン電圧が所定の値以上になることを防止するための放電用トランジスタとを有する構成を採る。
【発明の効果】
【００１１】
本発明によれば、書き込み動作時に前記書き込みドレイン電圧が所定の値以上になることを防止するための放電用トランジスタとを有するため、メモリセルのチャネル長Ｌを縮小可能であり、書き込みにおける寄生抵抗によらずメモリセルのドレイン耐圧限界以下の電圧で書き込みを行うことが可能である。
【発明を実施するための最良の形態】
【００１２】
（本件発明に至る経緯）
図７に、ＮＯＲ型フラッシュメモリ装置の一例を示す。図示のとおり、このＮＯＲ型フラッシュメモリ装置は、メモリセルＭＣｉを含む。メモリセルＭＣｉは、制御ゲート（ゲート端子）がワード線ＷＬｉに接続され、ソース端子がグランドＧＮＤ（接地電位）に接続され、ドレイン端子がビット線ＢＬに接続されている。メモリセルＭＣｉの制御ゲート（ゲート端子）には、選択時に高電圧（例えば、９Ｖ）が印加される。
【００１３】
ビット線ＢＬは、直列に接続されている抵抗Ｒ３及びビット線選択トランジスタＳＬ１、ＳＬ２を介して、書き込み用トランジスタＴｒ１に接続されている。なお、図７において、抵抗Ｒ１、Ｒ２は、それぞれビット線選択トランジスタＳＬ１、ＳＬ２の抵抗成分を意味する。ビット線選択トランジスタＳＬ１、ＳＬ２のゲート端子には、選択時に高電圧（例えば、１０Ｖ）が印加される。書き込み用トランジスタＴｒ１のゲート端子には、書き込み制御電圧ＶＳＷＢＳ＝Ｖｒｅｆ・α＋Ｖｔｎが書き込みドレイン電圧発生回路１１から印加される。ここで、αは抵抗分割比であり、かつ、Ｖｔｎは書き込み用トランジスタＴｒ１の閾値である。
【００１４】
書き込み用トランジスタＴｒ１のドレイン端子には、昇圧電圧ＶＤＤＰが昇圧回路１２から供給される。ここで、書き込み用トランジスタＴｒ１のソース電圧は、Ｖｄ’＝ＶＳＷＢＳ−Ｖｔｎ’＝Ｖｒｅｆ・α＋Ｖｔｎ−Ｖｔｎ’（ここで、Ｖｔｎ’は、書き込み用トランジスタＴｒ１の閾値である）となる。
【００１５】
なお、図７に示した装置では、書き込みドレイン電圧発生回路１１に、基準電圧発生回路１３から基準電圧Ｖｒｅｆが印加されている。
【００１６】
ここで、メモリセルＭＣｉのドレイン端子にはドレイン電圧Ｖｄが与えられ、このメモリセルＭＣｉにはドレイン電流（セル電流）Ｉｄが流れる。
【００１７】
図８及び図９に、このＮＯＲ型フラッシュメモリ装置のメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す。図８は、高温条件でのＮＯＲ型フラッシュメモリ装置のメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す。図９は、低温条件でのＮＯＲ型フラッシュメモリ装置のメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す。
【００１８】
図８に示すとおり、高温条件では、負荷抵抗（寄生抵抗）の近似値は、例えば、６ｋΩ（Ｒ１＋Ｒ２）＋５ｋΩ（Ｒ３）＝１１ｋΩと大きい。このため、書き込み速度が劣化してしまい、リーク電流も大きくなってしまう（例えば、μＡオーダー）。一方、図９に示すとおり、低温条件では、負荷抵抗（寄生抵抗）の近似値は、例えば、４ｋΩ（Ｒ１＋Ｒ２）＋４ｋΩ（Ｒ３）＝８ｋΩと小さい。このため、書き込み速度が向上し、リーク電流も小さくてすむ（例えば、ｎＡオーダー）。しかしながら、ドレイン電流Ｉｄが減少するとドレイン電圧Ｖｄが耐圧限界（例えば、５．２Ｖ）を超えてしまう。
【００１９】
次に、本発明の不揮発性半導体記憶装置の実施の形態について、図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されない。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１に係る不揮発性半導体記憶装置を示す回路図である。図１に示すように、この不揮発性半導体記憶装置は、メモリセルＭＣｉを含む。メモリセルＭＣｉは、制御ゲート（ゲート端子）がワード線ＷＬｉに接続され、ソース端子がグランドＧＮＤ（接地電位）に接続され、かつ、ドレイン端子がビット線ＢＬに接続されている。メモリセルＭＣｉの制御ゲート（ゲート端子）には、選択時に高電圧（例えば、９Ｖ）が印加される。
【００２１】
なお、図１においては、説明の便宜上、１つのメモリセルＭＣｉと、それに対応するビット線ＢＬ及びワード線ＷＬｉなどしか示していないが、本実施の形態１に係るＮＯＲ型フラッシュメモリ装置は、図２に示すような複数のメモリセルＭＣが行列状の配列されたメモリセルアレイと、それに対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、…及びワード線ＷＬ０、ＷＬ１、ＷＬ２、…などを有している。
【００２２】
前記ビット線ＢＬは、直列に接続されている抵抗Ｒ３及びビット線選択トランジスタＳＬ１、ＳＬ２を介して、書き込み用トランジスタＴｒ１に接続されている。なお、図１において、抵抗Ｒ１、Ｒ２は、それぞれビット線選択トランジスタＳＬ１、ＳＬ２の抵抗成分を意味する。ビット線選択トランジスタＳＬ１、ＳＬ２のゲート端子には、選択時に高電圧（例えば、１０Ｖ）が印加される。図１においては、本発明の実施の形態１は、直列に接続された２つのビット線選択トランジスタＳＬ１、ＳＬ２を有しているが、本発明の実施の形態１は、これに限定されず、１又は直列に接続された３以上のビット線選択トランジスタ有してもよい。書き込み用トランジスタＴｒ１のゲート端子には、書き込み制御電圧ＶＳＷＢＳ＝Ｖｒｅｆ・α＋Ｖｔｎが書き込みドレイン電圧発生回路１０１から印加される。この書き込み用トランジスタＴｒ１のゲート端子に印加される書き込み制御電圧ＶＳＷＢＳは、本実施形態１に係る不揮発性半導体記憶装置の電源投入時から常時印加されていていてもよく、また、メモリセルＭＣｉへのデータ書き込み時に印加されるようにしてもよい。
【００２３】
書き込み用トランジスタＴｒ１のドレイン端子には昇圧電圧ＶＤＤＰが昇圧回路１０２から供給され、書き込み用トランジスタＴｒ１には電流Ｉｄｄｐが流れる。ここで、書き込み用トランジスタＴｒ１のソース電圧を、Ｖｄ’とする。
【００２４】
本実施の形態１の不揮発性半導体記憶装置は、図１に示すとおり、さらに、放電用トランジスタＴｒ２を含む。放電用トランジスタＴｒ２は、一端がビット線に接続され、かつ、他端がグランドＧＮＤに接続されている。放電用トランジスタＴｒ２のゲート端子には、放電用制御電圧ＶＤＣＬ＝（Ｖｒｅｆ・β＋Ｖｔｐ）が書き込みドレイン電圧発生回路１０１から印加される。ここで、βは抵抗分割比であり、かつ、Ｖｔｐは放電用トランジスタＴｒ２の閾値である。この放電用トランジスタＴｒ２のゲート端子に印加される放電用制御電圧ＶＤＣＬは、本実施形態１に係る不揮発性半導体記憶装置の電源投入時から常時印加されていていてもよく、また、メモリセルＭＣｉへのデータ書き込み時に印加されるようにしてもよい。
【００２５】
放電用トランジスタＴｒ２のソース端子には前記電圧Ｖｄ’が供給され、この放電用トランジスタＴｒ２には電流Ｉｄ’が流れる。
【００２６】
なお、図１に示した装置では、書き込みドレイン電圧発生回路１０１に、基準電圧発生回路１０３から基準電圧Ｖｒｅｆが印加されている。
【００２７】
ここで、メモリセルＭＣｉのドレイン端子にはドレイン電圧（書き込みドレイン電圧）Ｖｄが与えられ、このメモリセルＭＣｉにはドレイン電流（セル電流）Ｉｄが流れる。
【００２８】
図３及び図４に、このＮＯＲ型フラッシュメモリ装置のメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す。図３は、高温条件でのメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す。図４は、低温条件でのメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す。
【００２９】
図３において、破線（１）は、Ｖｄ’とＩｄｄｐとの関係（Ｖｄ’−Ｉｄｄｐ）を示し、破線（２）は、Ｖｄ’とＩｄ’との関係（Ｖｄ’−Ｉｄ’）を示し、実線（３）は、前記破線（１）と前記破線（２）との差（（１）−（２））の特性を示す。
【００３０】
ここで、高温条件での本実施の形態１のＮＯＲ型フラッシュメモリ装置のメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係は、図３に矢印を用いて示したように、前記実線（３）をメモリセルＭＣｉに至る抵抗の電圧降下だけ並行移動させた太実線（４）となる。これを前述の図８と比較することでわかるように、高温条件での本実施形態のＮＯＲ型フラッシュメモリ装置のメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係は、前述の図７に示したＮＯＲ型フラッシュメモリ装置のメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係と略同等である。
【００３１】
次に、低温条件での本実施の形態のＮＯＲ型フラッシュメモリ装置のメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係は、図４に示すとおり、前述の図３の太実線（４）の平行移動が温度が低くなった分だけ少なくなった太実線（５）となる。
【００３２】
ここで、本実施の形態１のＮＯＲ型フラッシュメモリ装置においては、ドレイン電流Ｉｄが減少してもドレイン電圧Ｖｄが耐圧限界（例えば、５．２Ｖ）を超えることがない。これは、本実施の形態１のＮＯＲ型フラッシュメモリ装置が、書き込み動作時にドレイン電圧（書き込みドレイン電圧）Ｖｄが所定の値以上になることを防止するための放電用トランジスタＴｒ２を有するためである。このため、本実施の形態１においては、メモリセルのチャネル長Ｌを縮小可能であり、書き込みにおける寄生抵抗によらず、メモリセルのドレイン耐圧限界以下の電圧で書き込みを行うことが可能である。
【００３３】
（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して説明する。図５は、本発明の実施の形態２に係る不揮発性半導体記憶装置を示す回路図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【００３４】
図５に示すように、本発明の実施の形態２に係る不揮発性半導体記憶装置は、本発明の実施の形態１に係る不揮発性半導体記憶装置において、書き込み用トランジスタＴｒ１のゲート端子に書き込み制御電圧を印加するためのレギュレータ回路１１０を更に有している。これ以外の本発明の実施の形態２に係る不揮発性半導体記憶装置の構成は、上述の実施の形態１の不揮発性半導体記憶装置と同様である。
【００３５】
図５に示すように、レギュレータ回路１１０は、オペアンプ１１１と、ポジティブチャージポンプ(Positive Charge Pump：CP)１１２と、２つのトランジスタＴｒ３、Ｔｒ４と、２つの抵抗Ｒ４、Ｒ５と、を有する。
【００３６】
トランジスタＴｒ３のソース端子はポジティブチャージポンプ（ＣＰ）１１２に接続され、トランジスタＴｒ３のゲート端子はオペアンプ１１１の出力端子に接続されている。
【００３７】
トランジスタＴｒ４のソース端子は、トランジスタＴｒ３のドレイン端子に接続されている。トランジスタＴｒ４のソース端子とトランジスタＴｒ３のドレイン端子との接続点は、トランジスタＴｒ４のゲート端子及び書き込み用トランジスタＴｒ１のゲート端子に接続されている。トランジスタＴｒ４のドレイン端子は、抵抗Ｒ４に接続されている。
【００３８】
抵抗Ｒ５の一端は抵抗Ｒ４に直列に接続され、抵抗Ｒ５の他端はグランドＧＮＤ（接地電位）に接続されている。
【００３９】
オペアンプ１１１の負入力端子は、基準電圧発生回路１０１から出力される基準電圧Ｖｒｅｆを受ける。オペアンプ１１１の正入力端子は、抵抗Ｒ４と抵抗Ｒ５との接続点より帰還される帰還電圧を受ける。
【００４０】
オペアンプ１１１は、基準電圧Ｖｒｅｆと帰還電圧の差電圧をトランジスタＴｒ３のゲート端子に与えて書き込み制御電圧ＶＳＷＢＳを一定の値に維持する。トランジスタＴｒ４の温度特性は、書き込み用トランジスタＴｒ１の温度特性と同じである。トランジスタＴｒ４は、書き込み用トランジスタＴｒ１の温度変化によって書き込み用トラジスタＴｒ１のソース電圧Ｖｄ’が変化しないように制御する。
【００４１】
このように、レギュレータ回路１１０は、書き込み用トランジスタＴｒ１の温度変化によって書き込み用トラジスタＴｒ１のソース電圧Ｖｄ’が変化しないように制御するため、書き込み用の電圧を精度良く一定に維持することができる。すなわち、本発明の実施の形態２は、書き込み用の電圧を精度良く一定に維持することができる不揮発性半導体記憶装置に適用したものである。
【００４２】
（実施の形態３）
次に、本発明の実施の形態３について、図面を参照して説明する。図６は、本発明の実施の形態３に係る不揮発性半導体記憶装置を示す回路図である。本発明の実施の形態３においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。
【００４３】
図６に示すように、本実施の形態３に係る不揮発性半導体記憶装置は、本実施の形態１に係る不揮発性半導体記憶装置において、放電用トランジスタＴｒ１のゲート端子に所定の電圧を印加するためのレギュレータ回路２００を更に有している。これ以外の本発明の実施の形態３に係る不揮発性半導体記憶装置の構成は、上述の実施の形態１の不揮発性半導体記憶装置と同様である。
【００４４】
図６に示すように、レギュレータ回路２００は、オペアンプ２０１と、ポジティブチャージポンプ(Positive Charge Pump：CP)２０２と、２つのトランジスタＴｒ５、Ｔｒ６と、２つの抵抗Ｒ６、Ｒ７とを有する。
【００４５】
トランジスタＴｒ５のソース端子はポジティブチャージポンプ（ＣＰ）２０２に接続され、トランジスタＴｒ５のゲート端子はオペアンプ２０１の出力端子に接続されている。
【００４６】
トランジスタＴｒ６のソ−ス端子は、トランジスタＴｒ５のドレイン端子に接続されている。トランジスタＴｒ６のソ−ス端子とトランジスタＴｒ５のドレイン端子との接続点は、放電用トランジスタＴｒ２のゲート端子に接続されている。
【００４７】
トランジスタＴｒ６のドレイン端子は、抵抗Ｒ６に接続されている。また、トランジスタＴｒ６のドレイン端子は、トランジスタＴｒ６のゲート端子に接続されている。抵抗Ｒ７の一端は抵抗Ｒ６に接続され、抵抗Ｒ７の他端はグランドＧＮＤ（接地電位）に接続されている。
【００４８】
前記オペアンプ２０１の負入力端子は、基準電圧発生回路１０３から出力される基準電圧Ｖｒｅｆを受ける。オペアンプ２０１の正入力端子は、抵抗Ｒ６と抵抗Ｒ７との接続点より帰還される帰還電圧を受ける。
【００４９】
オペアンプ２０１は、基準電圧Ｖｒｅｆと帰還電圧の差電圧をトランジスタＴｒ５のゲート端子に与えて放電用制御電圧ＶＤＣＬを一定の値に維持する。トランジスタＴｒ６の温度特性は、放電用トランジスタＴｒ２の温度特性と同じである。トランジスタＴｒ６は、放電用トランジスタＴｒ２の温度変化によって放電用トランジスタＴｒ２のドレイン電圧が変化しないように制御する。
【００５０】
このように、レギュレータ回路２００は、放電用トランジスタＴｒ２の温度変化によってトランジスタＴｒ６のドレイン電圧が変化しないように制御するため、放電用トランジスタＴｒ２のゲート端子に印加する放電用制御電圧を精度良く制御することができるから、書き込み用の電圧を精度良く一定に維持することができる。
【００５１】
なお、本発明の実施の形態３に係る不揮発性半導体記憶装置は、書き込み用トランジスタＴｒ１のゲート端子に書き込み制御電圧を印加するためのレギュレータ回路１１０を更に有してもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態１に係る不揮発性半導体記憶装置を示す回路図である。
【図２】本発明の実施の形態１に係る不揮発性半導体記憶装置における複数のメモリセルが行列状に配置されたメモリセルアレイの一例を示す回路図である。
【図３】高温条件での本発明の実施の形態１に係る不揮発性半導体記憶装置のメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す図である。
【図４】低温条件での本発明の実施の形態１に係る不揮発性半導体記憶装置のメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す図である。
【図５】本発明の実施の形態２に係る不揮発性半導体記憶装置を示す回路図である。
【図６】本発明の実施の形態３に係る不揮発性半導体記憶装置を示す回路図である。
【図７】ＮＯＲ型フラッシュメモリ装置を示す回路図である。
【図８】高温条件でのＮＯＲ型フラッシュメモリ装置のメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す図である。
【図９】低温条件でのＮＯＲ型フラッシュメモリ装置のメモリセルＭＣｉにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示す図である。
【符号の説明】
【００５３】
ＭＣｉ  メモリセル
ＷＬｉ  ワード線
ＢＬ  ビット線
Ｔｒ１  書き込み用トランジスタ
ＳＬ１、ＳＬ２  ビット線選択トランジスタ
Ｔｒ２  放電用トランジスタ
１０１  書き込みドレイン電圧発生回路
１０２  昇圧回路
１０３  基準電圧発生回路
１１０、２００  レギュレータ回路
【図１】
2007317297.tif 000003
【図２】
2007317297.tif 000004
【図３】
2007317297.tif 000005
【図４】
2007317297.tif 000006
【図５】
2007317297.tif 000007
【図６】
2007317297.tif 000008
【図７】
2007317297.tif 000009
【図８】
2007317297.tif 000010
【図９】
2007317297.tif 000011