(57)【要約】【課題】シード膜の消失に起因する埋め込み不良の発生を防止し、高信頼性を確保できる配線を備えた半導体装置の製造方法を提供する。【解決手段】層間絶縁膜に形成された凹部にシード膜を形成し、当該シード膜を電極とした電解めっきにより当該凹部を埋め込む厚膜を形成する半導体装置の製造方法において、シード膜形成後から電解めっき開始までの間の上限時間を、凹部へのシード膜の形成状態に基づいて制限する。すなわち、凹部のアスペクト比が高い程、上限時間を短く設定する。これにより、めっき処理の過程で凹部内にボイドが形成されることを抑制し、高い信頼性を有する配線を形成することができる。また、シード膜形成後から電解めっき開始までの間、半導体基板を不活性ガス雰囲気に維持してもよい。【選択図】図１１
2007305640.tif 000002
【特許請求の範囲】
【請求項１】
多層配線構造を有する半導体装置の製造方法において、
下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に複数の凹部を形成する工程と、
前記層間絶縁膜に形成された凹部に第１の導電膜を形成する工程と、
前記第１の導電膜を電極として、電解めっき法により第２の導電膜を形成する工程と、
を有し、
前記第１の導電膜形成工程が完了してから前記第２の導電膜を形成する電解めっき処理開始までの時間を前記凹部への第１の導電膜の成膜状態に基づいて設定された所定時間以下に制限したことを特徴とする半導体装置の製造方法。
【請求項２】
前記所定時間が、前記凹部のアスペクト比に応じて設定された請求項１記載の半導体装置の製造方法。
【請求項３】
前記アスペクト比が２．４以下であり、前記所定時間が４８時間である請求項２記載の半導体装置の製造方法。
【請求項４】
前記所定時間が、異なるアスペクト比で形成されたラインアンドスペースパターンに基づいて求められた、ボイド発生率の大気曝露時間依存性に基づいて設定された請求項１記載の半導体装置の製造方法。
【請求項５】
多層配線構造を有する半導体装置の製造方法において、
下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に複数の凹部を形成する工程と、
前記層間絶縁膜に形成された凹部に第１の導電膜を形成する工程と、
前記第１の導電膜を電極として、電解めっき法により第２の導電膜を形成する工程と、
を有し、
前記第１の導電膜形成工程が完了してから前記第２の導電膜を形成する電解めっき処理開始まで間、前記第１の導電膜が形成された半導体基板を不活性ガス雰囲気中に維持することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するものであり、特に半導体装置内で使用する配線の形成方法である。
【背景技術】
【０００２】
半導体装置の微細化（高集積化）に伴い、多層配線構造が採用されるとともに、配線層内での配線間距離が短くなってきている。このような半導体装置では、信号の遅延時間が半導体装置の動作速度を制限する要因になっている。信号遅延は、配線中を伝播される信号の遅延、すなわち、配線遅延が支配的である。配線遅延は配線間容量と配線の抵抗値との積（時定数）で示され、この値が小さいほど配線遅延は小さくなる。
【０００３】
例えば、配線間容量の低減には、配線間に形成される絶縁膜の誘電率を下げることが有効である。このため、近年の半導体装置では、絶縁膜材料として、シリコン酸化膜に代えて、カーボンやフッ素などの不純物を含有させた低誘電率膜や多孔質膜（誘電率２．５程度のポーラス膜）等が用いられている。
【０００４】
一方、配線抵抗を低減するため、配線材料には、従来多用されていたアルミニウムよりも低抵抗である銅等の材料が用いられている。しかしながら、銅は酸化されやすいため、大気中では表面から酸素が徐々に内部へ拡散し酸化物が形成される。その酸化物は非常に抵抗値が高く、配線抵抗を増大させる。また、銅はエッチングによる加工が困難であるため、多層構造配線を形成する手法としてダマシンプロセスが使用されている。ダマシンプロセスでは、まず、エッチングにより絶縁膜にトレンチパターンが形成され、そのトレンチパターンに銅が埋め込まれる。その後、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、絶縁膜上の余分な銅を除去することにより、トレンチパターンに埋め込まれた配線が形成される。
【０００５】
絶縁膜上に銅膜を形成する際には、通常、ＰＶＤ（Physical Vapor Deposition）法により銅薄膜を形成した後、電解めっき法により銅厚膜を形成することが一般的である。すなわち、ＰＶＤ法により銅薄膜（シード膜）が形成された半導体基板を、硫酸銅を含むめっき液が収容されためっき槽に浸漬し、シード膜をカソード電極として電圧を印加することによりシード膜に銅めっきが行われる。
【０００６】
また、銅配線を採用する半導体装置では、絶縁膜への銅の拡散を防止するため、通常シード膜形成前に、絶縁膜上に導電性の高融点金属膜が導電性バリア膜として形成されている。当該導電性バリア膜には、例えば、チタン、タングステン、タンタル、あるいは、それらの窒化物等が使用され、単層膜若しくは積層膜が形成される（例えば、特許文献１等参照。）。
【特許文献１】特開２０００−９１４２２号公報
【特許文献２】特開平６−２３２０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の技術では、トレンチパターンの開口寸法や深さ等の形状に依存して、導電性バリア膜上に形成されるシード膜の膜厚が局所的に異なるという現象が生じる。
【０００８】
例えば、図１２に示すように、下層の銅配線１０１上に形成された層間絶縁膜１０３に上層の銅配線を形成する場合、まず、上層配線と下層配線との接続部の層間絶縁膜１０３に、公知のリソグラフ技術およびエッチング技術を使用してコンタクトホール１１０が形成される。その後、公知のリソグラフィ技術およびエッチング技術により層間絶縁膜１０３の表面部に、上層配線が埋め込まれるトレンチパターン１１１が形成される。トレンチパターン１１１が形成されると、スパッタ法等のＰＶＤ法により、タンタルやタングステン、またはこれらの窒化物からなる導電性バリア膜１０４および銅のシード膜１０５が順に形成される。この事例では、特に、コンタクトホール１１０の底部およびコンタクトホールの下部側壁（図中の破線Ｘで囲まれた領域）におけるシード膜１０５の膜厚が著しく薄くなっている。なお、下層の銅配線１０１上には、層間絶縁膜１０３への銅の拡散を防止するために、層間絶縁膜１０３の形成前に窒化膜やカーボン等を添加した絶縁膜等からなるバリア膜１０２が成膜されている。
【０００９】
以上のようにして、シード膜１０５が形成された半導体基板は、銅めっきを行うためにＰＶＤ装置からめっき装置へ移送される。このとき、半導体基板の表面に露出している銅のシード膜１０５は大気に曝露される。シード膜１０５は、大気中の酸素により表面から徐々に酸化され、銅から酸化銅へと変化する。特に、膜厚が著しく薄くなっているコンタクトホール１１０の底部やコンタクトホール１１０の下部側壁のシード膜１０５は、ほぼ全てが酸化銅となる。
【００１０】
この状態で、半導体基板をめっき液に浸漬すると、めっき液に用いられる硫酸銅によりシード膜１０５の表面に形成された酸化銅が溶解する。そして、最表面に銅が露出した時点から、シード膜１０５はカソード電極として機能し、シード膜１０５上に銅めっきが成長する。したがって、ほぼ全てが酸化銅となったコンタクトホール１１０底部のシード膜１０５は、めっき液に浸漬すると完全に溶解し、導電性バリア膜１０４が表面に露出した状態になる。導電性バリア膜１０４は導電性を有しているが、導電性バリア膜１０４の電気伝導率は、銅の電気伝導率に比べて著しく小さい。そのため、銅めっきを行うためにシード膜１０５に電圧を印加しても、電圧降下のために導電性バリア膜１０４が露出した領域には所望の電圧が印加されず、銅めっきの成長が阻害される。
【００１１】
一方、シード膜１０５が残存しているコンタクトホール１１０上部では、銅めっきが成長する。このように、コンタクトホール１１０下部での銅めっきの成長が阻害された状態で、コンタクトホール１１０上部で銅めっきが成長すると、コンタクトホール１１０内にボイド（空間）が形成され、埋め込み不良が発生する。
【００１２】
埋め込み不良が発生した場合であっても、配線としての電気的な接続は必ずしも遮断されない。すなわち、シード膜１０５の消失の程度により、導通が確保される場合がある。このため、電気的な測定により埋め込み不良を確実に検出することは困難である。しかしながら、埋め込み不良が生じているにもかかわらず導通が確保されている配線は、局所的に配線抵抗が高くなっているため、ＥＭ（Electro Migration）耐性が悪く配線の信頼性を著しく低下させるという問題を有している。
【００１３】
以上のような不具合は、コンタクトホール１１０の埋め込みとトレンチパターン１１１の埋め込みとを同時に形成するデュアルダマシン法に特有の現象ではなく、コンタクトホール１１０の埋め込みとトレンチパターン１１１の埋め込みとを夫々個別に形成するシングルダマシ法においても発生する。さらに、近年、コンタクトホール底部の膜厚や側壁の膜厚を厚くするため、シード膜の形成に、ＰＶＤ法に代えてＣＶＤ（Chemical Vapor deposition）法が用いられることもあるが、どのような方法により形成された銅のシード膜も酸素と反応して酸化銅となるため、上述の不具合が発生し得る。
【００１４】
本発明は、上記従来の事情を鑑みて提案されたものであって、シード膜の消失に起因する埋め込み不良の発生を防止し、高信頼性を確保できる配線を備えた半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は以下の手段を採用している。すなわち、本発明は、多層構造配線を有する半導体装置の製造方法において、まず、下層配線上に層間絶縁膜が形成される。当該層間絶縁膜には複数の凹部が形成され、層間絶縁膜に形成された凹部に第１の導電膜が形成される。第１の導電膜上には、当該第１の導電膜を電極とした電界めっき法により第２の導電膜が形成される。本発明に係る半導体装置の製造方法では、第１の導電膜形成工程が完了してから第２の導電膜を形成する電界めっき処理開始までの時間が、上記凹部への第１の導電膜の成膜状態に基づいて設定された所定時間以下に制限される。
【００１６】
本構成によれば、第１の導電膜が形成されてから第２の導電膜の形成が開始されるまでの間に酸化される第１の導電膜の膜厚を、第１の導電膜の膜厚以下にすることができる。このため、第２の導電膜の形成過程で、上記凹部の底部でボイドが発生することを抑制でき、高信頼性を有する配線を形成することができる。上記所定時間は、上記凹部のアスペクト比に応じて設定することができる。例えば、上記凹部のアスペクト比が２．４以下である場合、上記所定時間は４８時間とすることができる。
【００１７】
また、本発明に係る他の半導体装置の製造方法は、多層配線構造を有する半導体装置の製造方法において、まず、下層配線上に層間絶縁膜が形成される。当該層間絶縁膜には複数の凹部が形成され、層間絶縁膜に形成された凹部には第１の導電膜が形成される。第１の導電膜上には、当該第１の導電膜を電極として、電界めっき法により第２の導電膜が形成される。ここで、第１の導電膜形成工程が完了してから第２の導電膜を形成する電界めっき処理開始までの間、上記第１の導電膜の形成された半導体基板を不活性ガス雰囲気中に維持する。
【００１８】
本構成によれば、第１の導電膜が形成されてから第２の導電膜の形成が開始されるまでの間に第１の導電膜が酸化することを抑制することができる。このため、第２の導電膜の形成過程で、上記凹部の底部でボイドが発生することを抑制でき、高信頼性を有する配線を形成することができる。
【発明の効果】
【００１９】
本発明によれば、層間絶縁膜に形成された凹部にシード膜として、例えば銅薄膜を形成した際に、シード膜全体が酸化銅に酸化されることを防止することができる。このため、シード膜が形成された半導体基板上に、シード膜を電極とした電界めっきにより銅めっき膜を形成するために半導体基板をめっき液に浸漬した場合であっても、シード膜が溶解して消失する領域が凹部内に発生しない。したがって、ボイドを生じることなく凹部内に銅めっき膜を形成することができる。この結果、高い信頼性を有する配線を備えた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る半導体装置の製造方法の一実施形態を図面を参照して説明する。本実施形態では、デュアルダマシン法を用いた半導体装置の製造方法に適用した事例により、本発明を具体化している。図１から図８は、多層配線構造を有する半導体装置の製造過程を示す断面図である。なお、図１から図８において、下層配線１１よりも下層には、トランジスタ等の半導体素子や他の配線が形成された半導体基板が存在しているが、本発明に直接関係するものではないためここでの説明は省略する。
【００２１】
図１に示すように、まず、本実施形態の半導体装置の製造方法は、銅等からなる下層配線１１上に、拡散防止のための炭素が添加された絶縁膜やシリコン窒化膜系のバリア膜１２が形成される。バリア膜１２上には、カーボンやフッ素などの不純物を含有させた低誘電率膜や多孔質膜（誘電率２．５程度のポーラス膜）等からなる層間絶縁膜１３が形成されている。本実施形態では、層間絶縁膜１３の膜厚は８００ｎｍ程度としている。
【００２２】
次いで、公知のリソグラフィ技術およびエッチング技術により、図２に示すように層間絶縁膜１３にコンタクトホール２０、および配線が埋め込まれるトレンチパターン２１が順に形成される。コンタクトホール２０底部では、バリア膜１２もエッチング除去され、下層配線１１が露出している。本実施形態では、２００ｎｍ程度の径を有するコンタクトホール２０を形成した後、４２０ｎｍ程度の幅を有するトレンチパターン２１を形成している。なお、トレンチパターン２１の深さは４００ｎｍ程度としている。
【００２３】
コンタクトホール２０およびトレンチパターン２１が形成されると、図３に示すように、ＰＶＤ法を用いて導電性バリア膜１４が形成される。上述のエッチング工程の完了後、半導体基板はＰＶＤ装置まで大気中を移送される。このため、導電性バリア膜１４が形成される直前に、下層配線１１表面に形成された酸化膜を除去する前処理が行われる。この前処理は、例えば、水素、アルゴン等のガスやこれらの混合ガスを用いたプラズマエッチングや、水素、アルゴン等のガスやこれらの混合ガスを用いた雰囲気内で熱処理を行う還元処理である。
【００２４】
上記前処理が完了すると、例えば、スパッタ法により導電性バリア膜１４が形成される。導電性バリア膜１４は、例えば、チタン、タングステン、タンタル等の高融点金属膜やその窒化物からなる単層膜若しくは積層膜として構成される。なお、導電性バリア膜１４の膜厚は３０ｎｍ程度である。
【００２５】
続いて、図４に示すように、導電性バリア膜１４上に銅のシード膜１５（第１の導電膜）が形成される。シード膜１５の形成には、通常、ＰＶＤ法が使用されるが、より微細なパターンを形成するコンタクトホール２０の底部や側壁に形成される膜の膜厚を厚くするため、ＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法により形成してもよい。極めて微細な配線やコンタクトを形成する場合には、上述の導電性バリア膜１４の形成においてもＣＶＤ法やＡＬＤ法が用いられる。シード膜１５の膜厚は、コンタクトホール２０やトレンチパターン２１の寸法、およびアスペクト比（＝開口深さ／開口径）等に応じて変化するが、ここでは１００ｎｍ程度としている。なお、導電性バリア膜１４及びシード膜１５が、コンタクトホール２０の内壁に堆積されることにより、コンタクトホール２０の内径は１７０ｎｍ程度となる。
【００２６】
なお、上述の前処理、導電性バリア膜１４の形成、およびシード膜１５の形成は同一の装置内で連続的に行うことが好ましい。しかしながら、導電性バリア膜１４の形成とシード膜１５の形成とは、個別の専用装置で成膜することが必要な場合がある。この場合、例えば、上記前処理と導電性バリア膜１４の形成を同一装置内で行い、半導体基板をシード膜１５の形成装置に移送した後、シード膜１５の成膜を行う。このとき、導電性バリア膜１４上には大気曝露により酸化物が形成されているため、シード膜１５形成直前にも前処理を行うことが好ましい。シード膜１５が形成された半導体基板は成膜装置から取り出された後、次工程である電界めっき処理が開始されるまで専用の保管ボックスに収納される。
【００２７】
本実施形態では、保管ボックス内に半導体基板が収容されてから４８時間以内に電界めっき処理を開始する。すなわち、シード膜１５が大気に曝された時点より４８時間以内に半導体基板に対して電界めっき処理が開始される。
【００２８】
上述のように、シード膜１５は、大気に曝された時点より、大気中の酸素により表面から酸化が進み、銅の酸化物である酸化銅に変化していく。図５は、シード膜１５の表面が酸化した状態を示す図である。図５に示すように、シード膜１５の大気による酸化は、コンタクトホール２０のパターン形状等に依存せず一様に進行する。このため、コンタクトホール２０の底部や下部側壁等のシード膜１５の膜厚が薄い部分では、酸化銅１６の下に残存する銅の領域が他の部分に比べて薄くなってしまう。しかしながら、本実施形態のように、シード膜１５形成後に半導体基板が大気に曝された時点から４８時間以内に半導体基板に電解めっき処理を行うことにより、硫酸銅を使っためっき液に半導体基板を浸漬した際に、シード膜１５が完全にめっき液に溶解して消失する領域が凹部内に生じることを防止することができる。
【００２９】
上記電界めっき処理は、公知の電界めっき法を使用することができる。すなわち、硫酸銅を含有するめっき液が収容されためっき槽に、シード膜１５が形成された半導体基板が浸漬される。めっき槽内にはアノード電極として機能する銅電極が配置されており、シード膜１５をカソード電極として、アノード電極とカソード電極との間に所定の電位差を付与することにより銅めっきが行われる。本実施形態では、図６に示すように、半導体基板をめっき液に浸漬した際に、シード膜１５が完全に消失することがないため、図７に示すように、銅めっき膜１７（第２の導電膜）を、コンタクトホール２０を完全に充填する状態で形成することができる。
【００３０】
なお、両電極間の電位差の付与は、半導体基板をめっき液に浸漬する前から開始してもよく、半導体基板を浸漬した後に開始してもよい。また、シード膜１５表面の酸化物を効率良く除去するために、逆バイアス（カソード電極側が高電位）を印加するクリーニングを実施した後に、両電極間に所定の電位差を付与してもよい。さらに、めっき液の主成分は硫酸銅であるが、埋め込み性向上のため、種々の添加剤をめっき液に混合してもよい。
【００３１】
以上のようにして、銅めっき膜１７を形成した後、ＣＭＰにより層間絶縁膜１３上の余分な銅めっき膜１７、シード膜１５、および導電性バリア膜１４を除去する。これにより、図８に示すように、銅めっき膜１７、シード膜１５及び導電性バリア膜１４からなる上層配線とこの上層配線と下層配線１１とを接続するコンタクトプラグが形成される。以降、上層の配線層等がさらに形成され、多層配線構造を有する半導体装置が完成する。
【００３２】
ところで、上述のシード膜１５形成後に半導体基板が大気に曝露されてからめっき処理を開始するまでの上限時間（以下、単に上限時間という。）は、以下のようにして設定することができる。図９は、上限時間の設定に使用した評価用サンプルの断面図である。
【００３３】
図９に示すように、評価用サンプルは、半導体基板上３１上に絶縁膜３３を形成し、当絶縁膜３３に公知のリソグラフィ技術とエッチング技術により絶縁膜３３を貫通する複数のトレンチパターン３２（ラインアンドスペースパターン）を形成している。そして、アスペクト比（＝絶縁膜３３の膜厚Ｂ／トレンチパターン３２の開口幅Ａ）が異なる評価サンプルを用意し、シード膜３５形成後に半導体基板が大気に曝露されてからめっき処理を開始するまでの時間（以下、大気曝露時間という。）が特定時間であるときのボイド発生率のアスペクト比に対する依存性を評価する。ここで、ボイド発生率とは、めっき膜３７を形成した後に評価用サンプルをＦＩＢ（Focused Ion Beam）装置により断面観察したときに、観測したトレンチパターン３２の数に占めるボイド３８が発生していたトレンチパターン３２の数の割合である（図１０参照）。例えば１００個のトレンチパターン３２を観察し５個のボイド３８が発生している場合、ボイド発生率は５％である。また、ボイド発生率０％は観察したトレンチパターン全てにボイド３８の発生がないことを示している。なお、ここでは、絶縁膜３３の膜厚Ｂを７００ｎｍに固定している。また、評価用サンプルはトレンチパターン３２の形成後、導電性バリア膜３４として膜厚が２５ｎｍ程度の窒化タンタル膜が形成され、さらにシード膜３５として膜厚が１００ｎｍ程度の銅膜が形成されている。なお、めっき処理条件は全ての評価サンプルにおいて同一である。
【００３４】
図１１は、ボイド発生率のアスペクト比に対する依存性を、大気曝露時間をパラメータとしてグラフ化したものである。なお、大気曝露時間は、１時間（実線）、４８時間（破線）、７２時間（点線）としている。図１１において、横軸がアスペクト比に対応し、縦軸がボイド発生率に対応している。
【００３５】
図１１より、大気曝露時間が１時間である場合、アスペクト比が２．８以下であれば、ボイド３８が発生しないことが理解できる（ボイド発生率０％）。一方、アスペクト比が３．５のときは、観察したトレンチパターン３２の全てにボイド３８が発生することが理解できる（ボイド発生率１００％）。また、大気曝露時間が４８時間である場合、アスペクト比が２．４以下であれば、ボイド３８の発生がなく良好な埋め込みが可能であり、アスペクト比が３．０以上であれば、観察したトレンチパターン３２の全てにボイド３８が発生することが理解できる。さらに、大気曝露時間が７２時間である場合、アスペクト比が２．０のときにボイド発生率が５０％であり、観察したトレンチパターン３２の半数にボイドが発生している。また、アスペクト比が２．４以上では観察した全てのトレンチパターン３２にボイド３８が発生している。
【００３６】
このようにボイド発生率はアスペクト比および大気曝露時間に依存している。例えば、アスペクト比が２．８である場合、大気曝露時間１時間のときボイド発生率は０％、４８時間のとき２０％、７２時間のとき１００％となり、大気曝露時間の増大に伴ってボイド発生率が増大している。これは、大気曝露時間が長くなると、酸化されるシード膜３５の膜厚が増大し、未酸化の銅の膜厚が薄くなることに起因する。すなわち、大気曝露時間が長い程、めっき処理の際にシード膜３５が溶解して導電性バリア膜３４が露出する領域が増加するのである。
【００３７】
特に、トレンチパターン３２の底部やその側壁部では、シード膜３５の膜厚が薄いためこのような傾向が強い。上述のように、導電性バリア膜３４はシード膜３５に使用している銅に比べると抵抗値が１〜２桁大きい。このため、めっき電圧を印加した場合、シード膜３５には所望の電圧が印加されるが、導電性バリア膜３４にはその抵抗値の差から電圧降下現象により所望のめっき電圧が印加されない。したがって、トレンチパターン３２の底部では銅めっき膜３７の成長が抑制され、トレンチパターン３２の上部のみで銅めっき膜３７が成長する。このような状態になるとトレンチパターン３２の上部の開口部が小さくなり、めっき液がトレンチパターン３２の底部に進入しにくくなる。このため、トレンチパターン３２の底部では銅めっき膜３７がほとんど成長しなくなり、最後には、トレンチパターン３２の上部が銅めっき膜３７により塞がれてしまい、図１０に示すようなボイド３８がトレンチパターン３２の底部に発生する。
【００３８】
このようなボイド３８の発生を回避するためには、例えば、アスペクト比が２．４以下の凹部であれば、大気曝露時間を４８時間以下とすればよい（図１１参照）。このように、アスペクト比に基づいて大気曝露時間の上限を設定することにより、ボイド３８の発生を抑制することができる。なお、上限時間は層間絶縁膜に形成される凹部の形状に依存して変化する。このため、凹部の形状に応じてボイド発生率の大気曝露時間依存性を取得し、当該依存性に基づいて上限時間を設定することが好ましいが、図１１に示すラインアンドスペースパターンの大気曝露時間依存性に基づいて上限時間を設定することもできる。例えば、図１から図８に示したデュアルダマシン法では、層間絶縁膜１３の膜厚をコンタクトホール２０の径で除した値を擬似的なアスペクト比として、図１１のグラフに基づいて上限時間を定めることもできる。また、トレンチパターン２１のアスペクト比が、コンタクトホール２０のアスペクト比に比べて著しく小さい場合は、コンタクトホール２０のアスペクト比のみに基づいて、図１１に示す依存性に基づいて上限時間を設定してもよい。例えば、上述の事例では、コンタクトホール２０の内径が１７０ｎｍ程度、深さが４００ｎｍ程度であるため、アスペクト比はほぼ２．３５である。このため、大気曝露時間を４８時間以下に制限することで、ボイド３８の発生を防止することができる。
【００３９】
将来的に、半導体装置の微細化が更に進行して凹部のアスペクト比がより高くなると、凹部の底部に形成されるシード膜の膜厚がより薄くなる。この場合、許容される大気曝露時間の上限値はより短くなることが予想される。本手法によれば、微細化が進行した場合であっても、容易に大気曝露時間の上限を求めることができ、高い信頼性を有する配線を確実に形成することができる。
【００４０】
ところで、図１１によれば、例えばアスペクト比が３以上の場合、許容される大気曝露時間の上限が極めて短くなることが予想される。例えば、大気曝露時間の上限が１時間以下となった場合、めっき装置等に不具合等が生じると、容易に上限時間が経過してしまい、埋め込み不良が生じてしまう。この場合、上限時間を長くするために、シード膜形成後から電解めっき開始までの間、半導体基板を窒素や希ガス等の不活性ガス中で保管してもよい。これにより、酸化銅の形成速度を遅らせることができ、上限時間を長くすることができる。
【００４１】
以上説明したように、本発明によれば、層間絶縁膜の凹部に形成されたシード膜の全厚が酸化されることを防止することができる。このため、シード膜を電極とした電界めっきにより凹部にめっき膜を充填する際に半導体基板をめっき液に浸漬しても、凹部内には、シード膜が溶解して消失する領域が生じない。したがって、ボイドを生じることなく凹部内にめっき膜を形成することができる。この結果、高い信頼性を有する配線を備えた半導体装置を製造することができる。
【００４２】
なお、以上で説明した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の範囲内で種々の変形や応用が可能である。例えば、上記では、銅のシード膜上に銅めっきを成長させる事例を説明したが、シード膜とめっき膜の材質は特に限定されるものではない。本発明は、シード膜を電極としためっき処理によりシード膜が形成された凹部の埋め込みを行う半導体装置の製造方法において、酸化されたシード膜がめっき液中に溶解する任意の材料の組み合わせに対して適用することができる。
【産業上の利用可能性】
【００４３】
本発明は、ＥＭ耐性や断線等に対して高い信頼性を有する配線を形成することができるという効果を有し、半導体装置の製造方法として有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施の形態における半導体装置の製造過程を示す断面図。
【図２】本発明の一実施の形態における半導体装置の製造過程を示す断面図。
【図３】本発明の一実施の形態における半導体装置の製造過程を示す断面図。
【図４】本発明の一実施の形態における半導体装置の製造過程を示す断面図。
【図５】本発明の一実施の形態における半導体装置の製造過程を示す断面図。
【図６】本発明の一実施の形態における半導体装置の製造過程を示す断面図。
【図７】本発明の一実施の形態における半導体装置の製造過程を示す断面図。
【図８】本発明の一実施の形態における半導体装置の製造過程を示す断面図。
【図９】本発明の一実施の形態で用いた評価用パターンの断面図。
【図１０】ボイドが発生した評価用パターンを示す断面図。
【図１１】ボイド発生率のアスペクト比及び大気曝露時間に対する依存性を示す図。
【図１２】従来の半導体装置の製造方法の課題を説明するための半導体装置の断面図。
【符号の説明】
【００４５】
１１、１０１  下層配線
１３、３３、１０３  層間絶縁膜
１４、３４、１０４  導電性バリア膜
１５、３５、１０５  シード膜（第１の導電膜）
１６  酸化銅（酸化されたシード膜）
１７、３７  銅めっき膜（第２の導電膜）
２０、１１０  コンタクトホール
２１、１１１  トレンチパターン
３８  ボイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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