(57)【要約】【課題】信頼性の高い半導体装置を提供する。【解決手段】本発明にかかる半導体装置は，半導体層と、高耐圧トランジスタ形成領域１００に形成された第１導電型の第１ウェルと、第１ウェルに設けられた第２導電型のチャネルを有する高耐圧トランジスタ１００Ｐと、第１ウェルと隣接する第２導電型の第２ウェルと、低耐圧トランジスタ形成領域２００に形成され、第２ウェルと隣接する第１導電型の第３ウェルと、第３ウェルに設けられた低耐圧トランジスタ２００Ｎ，２００Ｐと、半導体層の上方に形成された層間絶縁層と、層間絶縁層の上方に形成された導電層５０と、を含み、導電層５０は、平面視において、第１ウェルと第２ウェルとの第１境界３０、および，第２ウェルと第３ウェルとの第２境界３２のうちの少なくとも一方には設けられていない。【選択図】図１
2007109873.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
高耐圧トランジスタ形成領域に形成された第１導電型の第１ウェルと、
前記第１ウェルに設けられた第２導電型のチャネルを有する高耐圧トランジスタと、
前記第１ウェルと隣接する第２導電型の第２ウェルと、
低耐圧トランジスタ形成領域に形成され、前記第２ウェルと隣接する第１導電型の第３ウェルと、
前記第３ウェルに設けられた低耐圧トランジスタと、
前記半導体層の上方に形成された層間絶縁層と、
前記層間絶縁層の上方に形成された導電層と、を含み、
前記導電層は、平面視において、前記第１ウェルと前記第２ウェルとの第１境界、および、前記第２ウェルと前記第３ウェルとの第２境界のうちの少なくとも一方には設けられていない、半導体装置。
【請求項２】
請求項１において、
前記導電層は、平面視において、前記第１境界および前記第２境界から離れて設けられている、半導体装置。
【請求項３】
請求項１または２において、
前記導電層のうち、前記第３ウェルの上方に形成されたものの電位を、前記第３ウェルの電位の±１０Ｖ以内として動作させる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載される半導体装置を縮小化するための研究開発が行われている。このような技術として、低電圧動作用の低耐圧トランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、電子機器に搭載される半導体装置の全体を縮小化する方法がある（例えば特開２００３−２５８１２０号公報参照）。
【特許文献１】特開２００３−２５８１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、信頼性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明にかかる半導体装置は、
半導体層と、
高耐圧トランジスタ形成領域に形成された第１導電型の第１ウェルと、
前記第１ウェルに設けられた第２導電型のチャネルを有する高耐圧トランジスタと、
前記第１ウェルと隣接する第２導電型の第２ウェルと、
低耐圧トランジスタ形成領域に形成され、前記第２ウェルと隣接する第１導電型の第３ウェルと、
前記第３ウェルに設けられた低耐圧トランジスタと、
前記半導体層の上方に形成された層間絶縁層と、
前記層間絶縁層の上方に形成された導電層と、を含み、
前記導電層は、平面視において、前記第１ウェルと前記第２ウェルとの第１境界、および、前記第２ウェルと前記第３ウェルとの第２境界のうちの少なくとも一方には設けられていない。
【０００５】
この半導体装置では、前記導電層が前記第１境界および前記第２境界のうちの少なくとも一方には設けられていない。これにより、前記導電層に加わる電位によって、前記第１境界に形成されるｐｎ接合、および、前記第２境界に形成されるｐｎ接合のうちの少なくとも一方の耐圧が低下するのを防ぐことができる。従って、本発明によれば、信頼性の高い半導体装置を提供することができる。
【０００６】
本発明に係る半導体装置において、
前記導電層は、平面視において、前記第１境界および前記第２境界から離れて設けられていることができる。
【０００７】
本発明に係る半導体装置において、
前記導電層のうち、前記第３ウェルの上方に形成されたものの電位を、前記第３ウェルの電位の±１０Ｖ以内として動作させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。
【０００９】
１．  まず、図１ないし図３を参照しつつ本実施の形態にかかる半導体装置について説明する。図１は、本実施の形態にかかる半導体装置を模式的に示す平面図である。図２は、図１のII−II線に沿った断面図である。図３は、図１のIII−III線に沿った断面図である。なお、図１において、層間絶縁層４０については、便宜上、図示を省略している。
【００１０】
図１ないし図３に示すように、本実施の形態の半導体装置は、素子領域である高耐圧トランジスタ形成領域１００と、素子領域である低耐圧トランジスタ形成領域２００と、が設けられている。高耐圧トランジスタ形成領域１００には、ｐ型のチャネルを有する高電圧動作用の高耐圧トランジスタ１００Ｐ、および、ｎ型のチャネルを有する高電圧動作用の高耐圧トランジスタ１００Ｎが形成されている。低耐圧トランジスタ形成領域２００には、ｎ型のチャネルを有する低電圧動作用の低耐圧トランジスタ２００Ｎ、および、ｐ型のチャネルを有する低電圧動作用の低耐圧トランジスタ２００Ｐが形成されている。
【００１１】
すなわち、本実施の形態にかかる半導体装置では、同一基板（同一チップ）に、ｎ型の高耐圧トランジスタ１００Ｎおよびｐ型の高耐圧トランジスタ１００Ｐと、ｎ型の低耐圧トランジスタ２００Ｎおよびｐ型の低耐圧トランジスタ２００Ｐと、が混載されている。なお、図１には４つのトランジスタしか記載されていないが、これは便宜的なものであって、各トランジスタの個数は特に限定されない。
【００１２】
本実施の形態にかかる半導体装置では、高耐圧トランジスタ形成領域１００および低耐圧トランジスタ形成領域２００は、それぞれ素子分離領域４００に囲まれている。素子分離領域４００は、一つの素子領域を囲む四辺形の形状を有している。そして、隣接する素子領域同士では、素子分離領域４００の一辺を共通にしている。即ち、高耐圧トランジスタ形成領域１００と低耐圧トランジスタ形成領域２００との間にある素子分離領域４００は、双方の素子領域の素子分離領域を兼ねている。なお、図１には、素子分離領域４００の半導体層１０の最表面に設けられている高濃度不純物領域４１０（後述する）のみを示すものとする。
【００１３】
また、高耐圧トランジスタ形成領域１００では、ｐ型の高耐圧トランジスタ１００Ｐが素子分離領域４００により囲まれ、一方、ｎ型の高耐圧トランジスタ１００Ｎも素子分離領域４００により囲まれている。ｎ型の高耐圧トランジスタ１００Ｎを囲む素子分離領域４００は、ガードリングをも兼ねていることとなる。つまり、高耐圧トランジスタ形成領域１００では、素子分離領域４００は、高耐圧トランジスタ形成領域１００の全体を囲むと同時に、ｐ型の高耐圧トランジスタ１００Ｐおよびｎ型の高耐圧トランジスタ１００Ｎのそれぞれも囲んでいる。低耐圧トランジスタ形成領域２００は、高耐圧トランジスタ形成領域１００と同様に、素子分離領域４００により囲まれている。
【００１４】
１．１．  次に、高耐圧トランジスタ形成領域１００について、図１および図２を参照しつつ詳細に説明する。
【００１５】
図２に示すように、本実施の形態にかかる半導体装置は、半導体層１０を有する。半導体層１０としては、たとえば、ｐ型のシリコン基板などを用いることができる。半導体層１０に設けられた分離絶縁層２０により、ｐ型の高耐圧トランジスタ１００Ｐとｎ型の高耐圧トランジスタ１００Ｎの形成領域が画定されている。そして、高耐圧トランジスタ形成領域１００は、素子分離領域４００により囲まれている。
【００１６】
ｐ型高耐圧トランジスタ１００Ｐは、ｎ型の第１ウェル１４４に設けられている。言い換えるならば、第１ウェル１４４の一部は、高耐圧トランジスタ１００Ｐの形成領域に設けられている。ｐ型高耐圧トランジスタ１００Ｐは、第１ゲート絶縁層１３０ａと、第２ゲート絶縁層１３０ｂと、ゲート電極１３２と、サイドウォール絶縁層１３４と、ｐ型の高濃度不純物層であるソース領域１３６と、ｐ型の高濃度不純物層であるドレイン領域１３６と、オフセット絶縁層２４と、ｐ型の低濃度不純物層１３８と、を含む。
【００１７】
第１ゲート絶縁層１３０ａは、半導体層１０の上であって、第１ウェル１４４内のチャネル領域の上に設けられている。第２ゲート絶縁層１３０ｂは、オフセット絶縁層２４の上に形成されている。第１ゲート絶縁層１３０ａは、第２ゲート絶縁層１３０ｂに挟まれて形成されている。第２ゲート絶縁層１３０ｂの膜厚は、第１ゲート絶縁層１３０ａの膜厚よりも小さい。第１ゲート絶縁層１３０ａおよび第２ゲート絶縁層１３０ｂの上には、ゲート電極１３２が形成されている。サイドウォール絶縁層１３４は、ゲート電極１３２の側方に形成されている。
【００１８】
ソース領域１３６およびドレイン領域１３６は、低濃度不純物層１３８内の上部に形成されている。ソース領域１３６およびドレイン領域１３６では、ｐ型の低濃度不純物層１３８に比べ、不純物濃度を濃くすることができる。オフセット絶縁層２４は、半導体層１０の上面側に埋め込まれて形成されている。オフセット絶縁層２４は、ソース領域１３６と第１ゲート絶縁層１３０ａ下のチャネル領域との間、および、ドレイン領域１３６と第１ゲート絶縁層１３０ａ下のチャネル領域との間に形成されている。オフセット絶縁層２４は、低濃度不純物層１３８に内包されている。
【００１９】
低濃度不純物層１３８は、第１ウェル１４４内の上部に形成されている。低濃度不純物層１３８は、ソース領域１３６およびドレイン領域１３６の全てと重なっており、ソース領域１３６およびドレイン領域１３６よりも深く形成されている。即ち、低濃度不純物層１３８は、ソース領域１３６およびドレイン領域１３６を内包している。第１ウェル１４４は、半導体層１０内の上部に形成されている。
【００２０】
さらに、高耐圧トランジスタ１００Ｐは、ｎ型のガードリング１４０により囲まれている。ガードリング１４０は、分離絶縁層２０により高耐圧トランジスタ１００Ｐと離間された半導体層１０に設けられている。そして、ガードリング１４０は、ｎ型低濃度不純物領域１４２に内包されている。ｎ型低濃度不純物領域１４２は、ｎ型の第１ウェル１４４に内包されている。つまり、第１ウェル１４４は、ｐ型低濃度不純物層１３８およびｎ型低濃度不純物領域１４２を内包している。
【００２１】
ｎ型高耐圧トランジスタ１００Ｎは、図２に示すように、ｎ型の第１ウェル１４４と隣接するｐ型の第２ウェル１２４に設けられている。言い換えるならば、第２ウェル１２４の一部は、高耐圧トランジスタ１００Ｎの形成領域に設けられている。ｎ型高耐圧トランジスタ１００Ｎは、第１ゲート絶縁層１１０ａと、第２ゲート絶縁層１１０ｂと、ゲート電極１１２と、サイドウォール絶縁層１１４と、ｎ型の高濃度不純物層であるソース領域１１６と、ｐ型の高濃度不純物層であるドレイン領域１１６と、オフセット絶縁層２４と、ｎ型低濃度不純物層１１８と、を含む。それぞれの部材の構成については、不純物の導電型が異なる以外は、上述の高耐圧トランジスタ１００Ｐと同様であるため、その詳細な説明を省略する。
【００２２】
図２に示すように、本実施形態にかかる半導体装置は、層間絶縁層４０と、導電層５０と、を含む。層間絶縁層４０は、半導体層１０の上方に形成されている。導電層５０は、層間絶縁層４０の上に形成されている。図示の例では、導電層５０は、第１層目の配線層である。導電層５０は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）により、ｐ型の高耐圧トランジスタ１００Ｐのゲート電極１３２、ソース領域１３６、およびドレイン領域１３６のそれぞれと個別に接続されている。また、導電層５０は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）により、ｎ型の高耐圧トランジスタ１００Ｎのゲート電極１１２、ソース領域１１６、およびドレイン領域１１６のそれぞれと個別に接続されている。
【００２３】
導電層５０のうち、ｐ型の高耐圧トランジスタ１００Ｐを囲むガードリング１４０の上方に形成されたもの（以下「第１導電層」ともいう）５１は、シールド層として機能することができる。シールド層は、その上方に形成された配線層（図示せず）に与えられる高電位が半導体層１０に与える影響を緩和することができる。第１導電層５１は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）によりガードリング１４０と接続されている。第１導電層５１の平面形状は、例えば図１に示すような矩形のリング状であることができる。第１導電層５１は、平面視において、ガードリング１４０を完全に覆うことができる。
【００２４】
１．２．  次に、低耐圧トランジスタ形成領域２００について、図１および図３を参照しつつ詳細に説明する。
【００２５】
図３に示すように、本実施の形態にかかる半導体装置は、半導体層１０を有する。半導体層１０に設けられた分離絶縁層２０により、まず、低耐圧トランジスタ形成領域２００が画定されている。低耐圧トランジスタ形成領域２００内には、ｐ型の低耐圧トランジスタ２００Ｐとｎ型の低耐圧トランジスタ２００Ｎとが形成されている。さらに、低耐圧トランジスタ２００Ｐと低耐圧トランジスタ２００Ｎとを囲むように、ｎ型のガードリング２０４が形成されている。そして、低耐圧トランジスタ形成領域２００を囲むように、素子分離領域４００が形成されている。すなわち、ｐ型低耐圧トランジスタ２００Ｐおよびｎ型低耐圧トランジスタ２００Ｎは、ガードリング２０４と素子分離領域４００とに囲まれていることになる。
【００２６】
図３に示すように、ｐ型低耐圧トランジスタ２００Ｐは、ｎ型ウェル２４２に設けられている。言い換えるならば、ｎ型ウェル２４２の一部は、ｐ型低耐圧トランジスタ２００Ｐの形成領域に設けられている。ｐ型低耐圧トランジスタ２００Ｐは、ゲート絶縁層２３０と、ゲート電極２３２と、サイドウォール絶縁層２３４と、ｐ型の低濃度不純物層２３８と、ｐ型の高濃度不純物層であるソース領域２３６と、ｐ型の高濃度不純物層であるドレイン領域２３６と、を含む。
【００２７】
ゲート絶縁層２３０は、ｎ型ウェル２４２内のチャネル領域の上に設けられている。ゲート電極２３２は、ゲート絶縁層２３０の上に形成されている。サイドウォール絶縁層２３４は、ゲート電極２３２の側方に形成されている。低濃度不純物層２３８、ソース領域２３６、およびドレイン領域２３６は、ｎ型ウェル２４２の上部であって、ゲート絶縁層２３０下のチャネル領域と分離絶縁層２０との間に形成されている。低濃度不純物層２３８は、ソース領域２３６およびドレイン領域２３６よりも浅く形成されている。低濃度不純物層２３８は、サイドウォール絶縁層２３４の下方に形成されている。ｎ型の低濃度不純物層２３８では、ｎ型のソース領域２３６およびドレイン領域２３６に比べ、不純物濃度を薄くすることができる。ｎ型ウェル２４２は、半導体層１０内の上部に形成されている。ｎ型ウェル２４２は、低濃度不純物層２３８、ソース領域２３６、およびドレイン領域２３６を内包している。
【００２８】
また、ｎ型ウェル２４２には、分離絶縁層２０により低耐圧トランジスタ２００Ｐと分離された位置に、ｎ型ウェル２４２の電位を取るためのコンタクト領域２４０が設けられている。コンタクト領域２４０は、ｎ型の不純物領域からなる。
【００２９】
図３に示すように、ｎ型低耐圧トランジスタ２００Ｎは、ｐ型ウェル２２２に設けられている。言い換えるならば、ｐ型ウェル２２２の一部は、ｎ型低耐圧トランジスタ２００Ｎの形成領域に設けられている。ｎ型低耐圧トランジスタ２００Ｎは、ゲート絶縁層２１０と、ゲート電極２１２と、サイドウォール絶縁層２１４と、ｎ型の低濃度不純物層２１８と、ｎ型の高濃度不純物層であるソース領域２１６と、ｎ型の高濃度不純物層であるドレイン領域２１６と、を含む。さらに、ｐ型ウェル２２２内には、分離絶縁層２０により低耐圧トランジスタ２００Ｎと分離された位置に、ｐ型ウェル２２２の電位を取るためのコンタクト領域２２０が設けられている。なお、それぞれの部材の位置関係については、上述の低耐圧トランジスタ２００Ｐと同様であるため、その詳細な説明を省略する。
【００３０】
低耐圧トランジスタ２００Ｐおよび低耐圧トランジスタ２００Ｎを囲むように、ガードリング２０４が設けられている。ガードリング２０４は、分離絶縁層２０により、低耐圧トランジスタ２００Ｐおよび低耐圧トランジスタ２００Ｎから分離され、かつ、素子分離領域４００から分離された領域に設けられている。さらに、ガードリング２０４は、ｎ型の不純物領域２０６に内包され、該不純物領域２０６は、ｎ型の第３ウェル２０２に内包されている。つまり、第３ウェル２０２は、不純物領域２０６、ｎ型ウェル２４２、およびｐ型ウェル２２２を内包している。
【００３１】
図３に示すように、本実施形態にかかる半導体装置は、層間絶縁層４０と、導電層５０と、を含む。層間絶縁層４０は、半導体層１０の上方に形成されている。導電層５０は、層間絶縁層４０の上に形成されている。図示の例では、導電層５０は、第１層目の配線層である。導電層５０のうち、第３ウェル２０２の上方に形成されたもの（以下「第２導電層」ともいう）５２は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）により、ｐ型の低耐圧トランジスタ２００Ｐのゲート電極２３２、ソース領域２３６、およびドレイン領域２３６のそれぞれと個別に接続されている。また、第２導電層５２は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）により、ｎ型の低耐圧トランジスタ２００Ｎのゲート電極２１２、ソース領域２１６、およびドレイン領域２１６のそれぞれと個別に接続されている。
【００３２】
第２導電層５２のうち、低耐圧トランジスタ２００Ｐおよび低耐圧トランジスタ２００Ｎを囲むガードリング２０４の上方に形成されたもの（以下「第３導電層」ともいう）５３は、その上方に形成された配線層（図示せず）に与えられる高電位が半導体層１０に与える影響を緩和することができる。第３導電層５３は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）によりガードリング２０４と接続されている。第３導電層５３の平面形状は、例えば図１に示すような矩形のリング状であることができる。第３導電層５３は、平面視において、ガードリング２０４を完全に覆うことができる。なお、第３導電層５３を設けないことも可能である。
【００３３】
本実施形態にかかる半導体装置を動作させる際に、第２導電層５２（第３導電層５３を含む）のうち、ｐ型ウェル２２２の上方に形成されたもの以外のものの電位は、第３ウェル２０２の電位の±１０Ｖ以内として設定されることができる。また、本実施形態にかかる半導体装置を動作させる際に、第２導電層５２（第３導電層５３を含む）のうち、ｐ型ウェル２２２の上方に形成されたものの電位は、ｐ型ウェル２２２の電位の±１０Ｖ以内として設定されることができる。
【００３４】
１．３．  次に、素子分離領域４００について、図１ないし図３を参照しつつ詳細に説明する。
【００３５】
上述したように、素子分離領域４００は、高耐圧トランジスタ形成領域１００および低耐圧トランジスタ形成領域２００を囲んでいる。そして、隣り合う素子領域同士では、素子分離領域４００の一辺を共通にしている。
【００３６】
この素子分離領域４００について、図３を参照しつつ説明する。素子分離領域４００は、低耐圧トランジスタ形成領域２００を囲む第１分離絶縁層４２０の一部と、第１分離絶縁層４２０の端から所定の距離を有して、低耐圧トランジスタ形成領域２００を囲んで設けられた第２分離絶縁層４２２の一部と、を含む。なお、第２分離絶縁層４２２は、低耐圧トランジスタ形成領域２００と隣接する高耐圧トランジスタ形成領域１００を囲む分離絶縁層２０でもある。そして、素子分離領域４００は、第１分離絶縁層４２０と第２分離絶縁層４２２との間の半導体層１０に設けられたｐ型の高濃度不純物領域４１０と、高濃度不純物領域４１０を内包するｐ型の中濃度不純物領域４１２と、中濃度不純物領域４１２を内包するｐ型の低濃度不純物領域４１４と、を含む。つまり、素子分離領域４００には、不純物濃度が半導体層１０の表面に近づくにつれて濃くなるよう３重の不純物領域が設けられている。
【００３７】
ついで、図２を参照しつつ、高耐圧トランジスタ形成領域１００を囲む素子分離領域４００について説明する。高耐圧トランジスタ形成領域１００では、上述したように、高耐圧トランジスタ１００Ｐおよび高耐圧トランジスタ１００Ｎのそれぞれが素子分離領域４００に囲まれている。このとき、ｎ型の高耐圧トランジスタ１００Ｎを囲むｐ型のガードリング１２０が、素子分離領域４００の役割を果たすこととなる。つまり、分離絶縁層２０は、素子分離領域４００の第１分離絶縁層４２０および第２分離絶縁層４２２に相当し、ガードリング１２０は、高濃度不純物領域４１０に相当し、ｐ型の低濃度不純物領域１２２は、中濃度不純物領域４１２に相当し、第２ウェル１２４は、低濃度不純物領域４１４に相当することとなる。第２ウェル１２４と低濃度不純物領域４１４とは、異なる符号で図示しているが、連続した一つのウェルである。従って、以下、低濃度不純物領域４１４を第２ウェル４１４とも呼ぶこととする。低濃度不純物領域（第２ウェル）４１４は、図２および図３に示すように、ｎ型の第１ウェル１４４と隣接し、ｎ型の第３ウェル２０２と隣接する。
【００３８】
素子分離領域４００に設けられる不純物領域のうち、底面がもっとも深い位置にある低濃度不純物領域４１４の底面は、低耐圧トランジスタ形成領域２００に設けられている第３ウェル２０２の底面と比して深い位置に設けられている。
【００３９】
図２および図３に示すように、本実施形態にかかる半導体装置は、層間絶縁層４０と、導電層５０と、を含む。層間絶縁層４０は、半導体層１０の上方に形成されている。導電層５０は、層間絶縁層４０の上に形成されている。図示の例では、導電層５０は、第１層目の配線層である。
【００４０】
導電層５０のうち、ｎ型の高耐圧トランジスタ１００Ｎを囲むガードリング１２０の上方に形成されたもの（以下「第４導電層」ともいう）５４、および、素子分離領域４００の高濃度不純物領域４１０の上方に形成されたもの（以下「第５導電層」ともいう）５５は、シールド層として機能することができる。これらのシールド層は、その上方に形成された配線層（図示せず）に与えられる高電位が半導体層１０に与える影響を緩和することができる。第４導電層５４は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）によりガードリング１２０と接続されている。第５導電層５５は、例えば、層間絶縁層４０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層（図示せず）により高濃度不純物領域４１０と接続されている。第４導電層５４および第５導電層５５の平面形状は、例えば図１に示すような矩形のリング状であることができる。第４導電層５４および第５導電層５５は、平面視において、ガードリング１２０および高濃度不純物領域４１０を完全に覆うことができる。
【００４１】
１．４．  次に、導電層５０のレイアウトについて、図１ないし図３を参照しつつ詳細に説明する。
【００４２】
導電層５０は、図１および図２に示すように、平面視において、第１ウェル１４４と第２ウェル１２４，４１４との第１境界３０には設けられていない。そして、導電層５０は、平面視において、第１境界３０から離れて設けられていることができる。導電層５０のうち、平面視において、第１境界３０から最も近いもの（図示の例では、第１導電層５１および第５導電層５５のうちの少なくとも一方）は、第１境界３０から例えば１μｍ離れて設けられていることができる。
【００４３】
また、導電層５０は、図１および図３に示すように、平面視において、第２ウェル１２４，４１４と第３ウェル２０２との第２境界３２には設けられていない。そして、導電層５０は、平面視において、第２境界３２から離れて設けられていることができる。導電層５０のうち、平面視において、第２境界３２から最も近いもの（図示の例では、第３導電層５３および第５導電層５５のうちの少なくとも一方）は、第２境界３２から例えば１μｍ離れて設けられていることができる。
【００４４】
なお、図示の例では、導電層５０は、平面視において、第１境界３０および第２境界３２の双方に設けられていないが、導電層５０は、第１境界３０および第２境界３２のうちの少なくとも一方に設けられていないことができる。
【００４５】
２．  本実施形態では、導電層５０が第１境界３０に設けられていない。これにより、導電層５０に加わる電位によって、第１境界３０に形成されるｐｎ接合の耐圧が低下するのを防ぐことができる。また、本実施形態では、導電層５０が第２境界３２に設けられていない。これにより、導電層５０に加わる電位によって、第２境界３２に形成されるｐｎ接合の耐圧が低下するのを防ぐことができる。従って、本実施形態によれば、信頼性の高い半導体装置を提供することができる。
【００４６】
また、本実施形態にかかる半導体装置では、同一基板（同一チップ）に、高耐圧トランジスタ１００Ｎ，１００Ｐと、低耐圧トランジスタ２００Ｎ，２００Ｐと、が混載されており、導電層５０には、高電位（例えば２０〜８０Ｖ）が加わる場合がある。このように、導電層５０に高い電位が加わる場合では、例えば、その導電層５０の鉛直下方にｐｎ接合が形成されていると、導電層５０に低い電位が加わる場合に比べ、該ｐｎ接合の耐圧の低下が起こりやすくなる。本実施形態によれば、上述したように、導電層５０は、第１境界３０および第２境界３２には設けられていないため、導電層５０に高電位が加わる場合にも、第１境界３０および第２境界３２に形成されるｐｎ接合の耐圧の低下を防ぐことができる。従って、同一基板（同一チップ）に、高耐圧トランジスタと、低耐圧トランジスタと、を混載するような場合に、本実施形態に係る半導体装置を適用することは特に有効である。
【００４７】
また、導電層５０は、平面視において、第１境界３０および第２境界３２から離れて設けられていることができる。これにより、例えば、製造プロセスにおいて導電層５０の合わせずれなどが生じても、導電層５０が、平面視において、第１境界３０および第２境界３２に設けられないようにすることができる。従って、導電層５０に加わる電位によって、第１境界３０および第２境界３２に形成されるｐｎ接合の耐圧が低下するのをより確実に防ぐことができる。
【００４８】
また、本実施形態にかかる半導体装置を動作させる際に、第２導電層５２（第３導電層５３を含む）のうち、ｐ型ウェル２２２の上方に形成されたもの以外のものの電位は、第３ウェル２０２の電位の±１０Ｖ以内として設定されることができる。このように電位を設定することにより、第２導電層５２に加わる電位によって、第２境界３２に形成されるｐｎ接合の耐圧が低下するのをより確実に防ぐことができる。
【００４９】
また、本実施形態にかかる半導体装置を動作させる際に、第２導電層５２（第３導電層５３を含む）のうち、ｐ型ウェル２２２の上方に形成されたものの電位は、ｐ型ウェル２２２の電位の±１０Ｖ以内として設定されることができる。このように電位を設定することにより、第２導電層５２に加わる電位によって、第２境界３２に形成されるｐｎ接合の耐圧が低下するのをより確実に防ぐことができる。さらに、上述のように電位を設定することにより、第２導電層５２（第３導電層５３を含む）の電位の影響を小さくすることができる。そのことにより低耐圧トランジスタ形成領域２００に形成された低耐圧トランジスタ２００Ｎ，２００Ｐの特性が変動するのを防ぐことができる。
【００５０】
３．  上記のように、本発明の実施の形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【００５１】
例えば、上述した実施の形態における各層のｐ型とｎ型とを入れ替えて半導体装置を形成することができる。
【図面の簡単な説明】
【００５２】
【図１】本実施の形態にかかる半導体装置を説明する図。
【図２】図１のII−II線に沿った断面図。
【図３】図１のIII−III線に沿った断面図。
【符号の説明】
【００５３】
１０  半導体層、２０  分離絶縁層、２４  オフセット絶縁層、３０  第１境界、３２  第２境界、４０  層間絶縁層、５０  導電層、５１  第１導電層、５２  第２導電層、５３  第３導電層、５４  第４導電層、５５  第５導電層、１００  高耐圧トランジスタ形成領域、１００Ｐ  ｐ型高耐圧トランジスタ、１００Ｎ  ｎ型高耐圧トランジスタ、１１０ａ  第１ゲート絶縁層、１１０ｂ  第２ゲート絶縁層、１１２  ゲート電極、１１４  サイドウォール絶縁層、１１６  ソース領域（ドレイン領域）、１１８  ｎ型低濃度不純物層、１２０  ガードリング、１２２  低濃度不純物領域、１２４  第２ウェル、１３０ａ  第１ゲート絶縁層、１３０ｂ  第２ゲート絶縁層、１３２  ゲート電極、１３４  サイドウォール絶縁層、１３６  ソース領域（ドレイン領域）、１３８  ｐ型低濃度不純物層、１４０  ガードリング、１４２  ｎ型低濃度不純物領域、１４４  第１ウェル、２００  低耐圧トランジスタ形成領域、２００Ｐ  ｐ型低耐圧トランジスタ、２００Ｎ  ｎ型低耐圧トランジスタ、２０２  第３ウェル、２０４  ガードリング、２０６  不純物領域、２１０  ゲート絶縁層、２１２  ゲート電極、２１４  サイドウォール絶縁層、２１６  ソース領域（ドレイン領域）、２１８  低濃度不純物層、２２０  コンタクト領域、２２２  ｐ型ウェル、２３０  ゲート絶縁層、２３２  ゲート電極、２３４  サイドウォール絶縁層、２３６  ソース領域（ドレイン領域）、２３８  低濃度不純物層、２４０  コンタクト領域、２４２  ｎ型ウェル、４００  素子分離領域、４１０  高濃度不純物領域、４１２  中濃度不純物領域、４１４  第２ウェル（低濃度不純物領域）、４２０  第１分離絶縁層，４２２  第２分離絶縁層
【図１】
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【図２】
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【図３】
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