(57)【要約】【課題】メモリセルに対して誤書込を抑制する不揮発性記憶装置を提供する。【解決手段】ＲＯＭ用メモリアレイ４５ａと、ＲＡＭ用メモリアレイ４５ｂとに分割して、ＲＯＭ用メモリアレイ４５ａに対応するデジット線ＤＬの一端側はゲートトランジスタＧＴと接続され、他端側は外部ピン１００と電気的に結合される。外部ピン１００は、通常動作時においては、開放状態である。したがって、たとえば、電源電圧が低下して誤動作等が生じた場合であっても、ＲＯＭ用メモリアレイ４５ａのデジット線ＤＬの他端側は、開放状態であるため誤動作によりデータ書込電流が流れることはなく、通常動作時においてＲＯＭ用メモリアレイのメモリセルに対して誤書込を抑制することができる。【選択図】図８
2007207342.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、データ書込電流に従う磁化方向に基づいて不揮発的なデータ記憶を実行する複数のメモリセルと、
前記複数のメモリセルのメモリセル行あるいはメモリセル列にそれぞれ対応して設けられる複数の書込電流線と、
前記複数の書込電流線にそれぞれ対応して設けられ、データ書込時に選択指示に応じて、駆動電圧の供給を受けて前記対応する書込電流線に対して前記データ書込電流を供給する複数の書込ドライバとを備え、
前記複数の書込電流線は、第１および第２のグループに分割され、
前記第１のグループに属する書込電流線に対応して設けられ、電源投入後、所定条件に従って駆動電圧が供給される電源端子をさらに備え、
前記第１のグループに属する書込電流線に対応する書込ドライバは、前記電源端子と電気的に接続され、
前記第２のグループに属する書込電流線に対応する書込ドライバは、電源投入後、定常的に供給される駆動電圧と電気的に結合される、不揮発性記憶装置。
【請求項２】
前記複数のメモリセルのうち前記第１のグループに属する書込電流線に対応するメモリセルは、予め格納された記憶データに対してデータ読出のみを実行する第１のメモリ領域に相当し、
前記複数のメモリセルのうち前記第２のグループに属する書込電流線に対応するメモリセルは、格納された記憶データに対するデータ読出および新たな記憶データに対するデータ書込を実行する第２のメモリ領域に相当する、請求項１記載の不揮発性記憶装置。
【請求項３】
行列状に配置され、データ書込電流に従う磁化方向に基づいて不揮発的なデータ記憶を実行する複数のメモリセルと、
前記複数のメモリセルのメモリセル行あるいはメモリセル列にそれぞれ対応して設けられる複数の書込電流線と、
前記複数の書込電流線に対応して設けられ、データ書込電流を供給する電流供給部と、
前記複数の書込電流線にそれぞれ対応して設けられ、各々が、データ書込時に選択指示に応じて、前記電流供給部と電気的に結合され、前記対応する書込電流線に対して前記データ書込電流を供給する複数のゲートトランジスタと、
電源投入後、供給される電源電圧の電圧レベルが所定の電圧レベル以下である場合に検知信号を活性化して出力する電源電圧検知回路とを備え、
前記電流供給部は、前記データ書込電流の流れる電流経路を遮断する第１のスイッチを含み、
前記第１のスイッチのオン／オフを制御するためのスイッチ制御信号を生成する信号生成回路をさらに備え、
前記信号生成回路は、前記電源電圧検知回路の前記検知信号の活性化後、データ書込の実行を許可する許可信号が非活性化された場合に前記スイッチ制御信号を非活性化して前記第１のスイッチをオフする、不揮発性記憶装置。
【請求項４】
前記信号生成回路は、前記検知信号が非活性されている場合において、前記許可信号が非活性化から活性化に遷移した場合には、遷移に伴い前記スイッチ制御信号を非活性化して前記第１のスイッチをオフし、前記検知信号が非活性化から活性化に遷移した場合に前記スイッチ制御信号は活性化されて前記第１のスイッチをオンする、請求項３記載の不揮発性記憶装置。
【請求項５】
行列状に配置され、データ書込電流に従う磁化方向に基づいて不揮発的なデータ記憶を実行する複数のメモリセルと、
前記複数のメモリセルのメモリセル行あるいはメモリセル列にそれぞれ対応して設けられる複数の書込電流線と、
前記複数の書込電流線に対応して設けられ、データ書込電流を供給する電流供給部と、
前記複数の書込電流線にそれぞれ対応して設けられ、各々が、データ書込時に選択指示に応じて、前記電流供給部と電気的に結合され、前記対応する書込電流線に対して前記データ書込電流を供給する複数のゲートトランジスタと、
電源投入後、供給される電源電圧の電圧レベルが所定の電圧レベル以下である場合に検知信号を活性化して出力する電源電圧検知回路とを備え、
前記電流供給部は、前記データ書込電流の流れる電流経路を遮断する第１のスイッチを含み、
前記第１のスイッチのオン／オフを制御するためのスイッチ制御信号を生成する信号生成回路をさらに備え、
前記信号生成回路は、前記電源電圧検知回路の前記検知信号の活性化後、所定期間経過後に前記スイッチ制御信号を非活性化して前記第１のスイッチをオフする、不揮発性記憶装置。
【請求項６】
前記電流供給部は、外部からの停止指示の入力に応答して前記データ書込電流の流れる電流経路を遮断する第２のスイッチを含む、請求項３または５記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、より特定的には、ＭＲＡＭ（Magnetic Random Access Memory）に関する。
【背景技術】
【０００２】
近年、新世代の不揮発性記憶装置としてＭＲＡＭデバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数のアクセスが可能な不揮発性記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体メモリセルとして用いることによってＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。
【０００４】
一般的に、これらの不揮発性記憶装置の記憶装置として用いられるメモリセルのデータ読出を実行する場合には、記憶装置を構成するトンネル磁気抵抗素子（ＴＭＲ）に対して所定電圧を印加して、その際の通過電流を検知することによりデータ読出を実行する構成が用いられている。
【０００５】
たとえば、データレベルが「１」の記憶状態のメモリセルであるたとえばトンネル磁気抵抗素子（ＴＭＲ）の抵抗値をＲ、「０」の記憶状態のトンネル磁気抵抗素子（ＴＭＲ）の抵抗値を「Ｒ＋ΔＲ」とするとき、メモリセルアレイ中に通常のメモリセルの他に基準となるダミーメモリセルを配置し、両者の通過電流の比較に基づいて記憶データを読出す方式が挙げられる。
【０００６】
具体的にはダミーメモリセル抵抗値は固定でメモリセルを構成するトンネル磁気抵抗素子（ＴＭＲ）のデータレベルが「１」の記憶状態の抵抗値と、「０」の記憶状態の抵抗値の中間の値を持つように設計されている。
【０００７】
記憶データの読出は、選択されたメモリセルとダミーメモリセルとに流れる通過電流の差に基づく電圧差を増幅し、その電圧の大小を比較することによって行なわれる。
【０００８】
たとえば、メモリセルから得られる電圧がダミーメモリセルから得られる電圧よりも小さければメモリセルの記憶状態すなわちデータレベルが「０」にあり、大きければメモリセルの記憶状態（すなわちデータレベル）が「１」とすることができる。本例においては、トンネル磁気抵抗素子の抵抗値が高抵抗状態（Ｒｍａｘ）および低抵抗状態（Ｒｍｉｎ）についてメモリセルの記憶状態すなわちデータレベルを「０」，「１」にそれぞれ対応付けて説明するが、これに限られず、データレベルを「１」，「０」にそれぞれ対応付けて説明することも可能である。
【０００９】
一方、メモリセルのデータ書込を実行する場合には、記憶装置を構成するトンネル磁気抵抗素子（ＴＭＲ）に対して２つのデータ書込電流が供給される。この２つのデータ書込電流によって発生する磁場の影響によりトンネル磁気抵抗素子を構成する磁性体層の磁場ベクトルの方向が切り替えられる。これにより、上述したトンネル磁気抵抗素子の抵抗値が高抵抗状態あるいは低抵抗状態に切り替えられる。
【００１０】
なお、以上、本発明についての背景技術を、出願人の知得した一般的技術情報に基づいて説明したが、出願人の記憶する範囲において、出願前までに先行技術文献情報として開示すべき情報を出願人は有していない。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この点で、この切り替えを実行するためには、所定の磁場を与える必要があるが、プロセスばらつき等の影響により磁場の影響を受け易いメモリセルあるいは受け難いメモリセルが存在するため十分な磁場を与える必要がある。
【００１２】
しかしながら、磁場は、たとえば誤ってデータ書込電流が流れた場合においても印加される。したがって、電源電圧変動に基づいて書込コマンドが誤って発生して、任意のアドレスのメモリセルに対してデータ書込電流を生じさせた場合あるいは、電源電圧の低下により所定以下の磁場が印加されることでメモリセルに対して誤書込が生じる可能性がある。特にＲＯＭ（Read On Memory）は、基本的にデータ書込不可として設けられた領域であるため誤書込を抑制することは重要である。
【００１３】
本発明は、上記のような問題を解決するためになされたものであって、メモリセルに対して誤書込を抑制する不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明にかかる不揮発性記憶装置は、行列状に配置され、データ書込電流に従う磁化方向に基づいて不揮発的なデータ記憶を実行する複数のメモリセルと、複数のメモリセルのメモリセル行あるいはメモリセル列にそれぞれ対応して設けられる複数の書込電流線と、複数の書込電流線にそれぞれ対応して設けられ、データ書込時に選択指示に応じて、駆動電圧の供給を受けて対応する書込電流線に対してデータ書込電流を供給する複数の書込ドライバとを備える。複数の書込電流線は、第１および第２のグループに分割され、第１のグループに属する書込電流線に対応して設けられ、電源投入後、動作状態に応じて駆動電圧が供給される電源端子をさらに備える。第１のグループに属する書込電流線に対応する書込ドライバは、電源端子と電気的に接続される。第２のグループに属する書込電流線に対応する書込ドライバは、電源投入後、定常的に供給される駆動電圧と電気的に結合される。
【００１５】
本発明にかかる別の不揮発性記憶装置は、行列状に配置され、データ書込電流に従う磁化方向に基づいて不揮発的なデータ記憶を実行する複数のメモリセルと、複数のメモリセルのメモリセル行あるいはメモリセル列にそれぞれ対応して設けられる複数の書込電流線と、複数の書込電流線に対応して設けられ、データ書込電流を供給する電流供給部と、複数の書込電流線にそれぞれ対応して設けられ、各々が、データ書込時に選択指示に応じて、電流供給部と電気的に結合され、対応する書込電流線に対してデータ書込電流を供給する複数のゲートトランジスタと、電源投入後、供給される電源電圧の電圧レベルが所定の電圧レベル以下である場合に検知信号を活性化して出力する電源電圧検知回路とを備える。電流供給部は、データ書込電流の流れる電流経路を遮断する第１のスイッチを含む。第１のスイッチのオン／オフを制御するためのスイッチ制御信号を生成する信号生成回路をさらに備える。信号生成回路は、電源電圧検知回路の検知信号の活性化後、データ書込の実行を許可する許可信号が非活性化された場合にスイッチ制御信号を非活性化して第１のスイッチをオフする。
【００１６】
本発明に係るさらに別の不揮発性記憶装置は、行列状に配置され、データ書込電流に従う磁化方向に基づいて不揮発的なデータ記憶を実行する複数のメモリセルと、複数のメモリセルのメモリセル行あるいはメモリセル列にそれぞれ対応して設けられる複数の書込電流線と、複数の書込電流線に対応して設けられ、データ書込電流を供給する電流供給部と、複数の書込電流線にそれぞれ対応して設けられ、各々が、データ書込時に選択指示に応じて、電流供給部と電気的に結合され、対応する書込電流線に対してデータ書込電流を供給する複数のゲートトランジスタと、電源投入後、供給される電源電圧の電圧レベルが所定の電圧レベル以下である場合に検知信号を活性化して出力する電源電圧検知回路とを備える。電流供給部は、データ書込電流の流れる電流経路を遮断する第１のスイッチを含む。第１のスイッチのオン／オフを制御するためのスイッチ制御信号を生成する信号生成回路をさらに備える。信号生成回路は、電源電圧検知回路の検知信号の活性化後、所定期間経過後にスイッチ制御信号を非活性化して第１のスイッチをオフする。
【発明の効果】
【００１７】
本発明にかかる不揮発性記憶装置は、第１および第２のグループに分割された２つのグループのうち第１のグループに属する書込電流線は、電源投入後、所定条件に従って駆動電圧が供給される電源端子と電気的に結合され、第２のグループに属する書込電流線に対応する書込ドライバは、電源投入後、定常的に供給される駆動電圧と電気的に結合される。すなわち、第1のグループに属する書込電流線は、所定条件を満たさない場合には、電源端子には、駆動電圧が供給されない構成である。したがって、所定条件を満たさない合には、メモリセルに対して誤書込を抑制することができる。
【００１８】
本発明にかかる別の不揮発性記憶装置は、電源電圧の電圧レベルを検知する電源電圧検知回路と、書込電流線にデータ書込電流を供給するとともに、供給を停止する第1のスイッチを含む電流供給部と、電源電圧検知回路の検知信号の活性化後、データ書込の実行を許可する許可信号が非活性化された場合に第１のスイッチをオフする信号生成回路が設けられる。これにより、電源電圧の電圧レベルがたとえば低下した場合には、電源電圧の供給を停止することにより誤書込を防止することができる。
【００１９】
本発明にかかるさらに別の不揮発性記憶装置は、電源電圧の電圧レベルを検知する電源電圧検知回路と、書込電流線にデータ書込電流を供給するとともに、供給を停止する第1のスイッチを含む電流供給部と、電源電圧検知回路の検知信号の活性化後、所定期間経過後に第１のスイッチをオフする信号生成回路が設けられる。これにより、電源電圧の電圧レベルがたとえば低下した場合には、電源電圧の供給を停止することにより誤書込を防止することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００２１】
（実施の形態１）
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００２２】
図１は、本発明の実施の形態に従うチップ１の概略構成図である。
図１を参照して、本発明の実施の形態に従うチップ１は、チップ全体を制御するためのＣＰＵ５と、ランダムアクセス可能なメモリを備えたＲＡＭ領域（Random Access Memory）および読出専用のＲＯＭ（Read Only Memory）領域を含むメモリモジュール５ａ等を備えた記憶部５と、クロック信号あるいは制御信号等を生成するための周辺回路であるコントローラ部２０とを備える。また、チップ１の周辺領域にはパッドＰＤが形成されており、パッドＰＤを介してたとえば電源電圧等あるいは外部指示信号が入力されるものとする。ここでは、一例としてパッドＰＤ１を介してチップ１の動作電圧として電源電圧Ｖｃｃが供給される場合が示されている。そして、後述するがメモリモジュール５ａに設けられた外部ピン１００は、パッドＰＤ２と電気的に結合されているものとする。
【００２３】
図２は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるメモリモジュール５ａの全体構成を示す概略ブロック図である。
【００２４】
図２を参照して、メモリモジュール５ａは、外部ピンＰ１を介して入力される制御信号ＣＭＤに応答してデバイス１の全体の動作を制御するコントロール回路３５と、各々が行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ４５とを備える。
【００２５】
ここで、メモリアレイ４５の各々の行列状に配置された複数のメモリセルＭＣの行および列をメモリセル行およびメモリセル列ともそれぞれ称する。
【００２６】
また、メモリモジュール５ａは、行デコーダ４０と、列デコーダ２５と、入出力制御回路３０とを備える。
【００２７】
行デコーダ４０は、外部ピンＰ０を介して入力されるアドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、選択的にアクセス対象となるメモリアレイ１０における行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイ１０の列選択を実行する。
【００２８】
また、入出力制御回路３０は、外部ピンＰ３を介して授受される入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路３５からの指示に応答して内部回路に伝達もしくは外部に出力する。なお、メモリモジュール５ａを構成する各回路の駆動電圧として、外部ピンＰ２，Ｐ４を介して電源電圧Ｖｃｃおよび接地電圧ＧＮＤが供給される。なお、本実施の形態のメモリモジュール５ａには、外部ピンＰ２とは別に動作状態に応じて電源電圧Ｖｃｃが供給される外部ピン１００が設けられる。この外部ピンＰ２において、電源電圧Ｖｃｃが供給されない場合は、開放状態（Ｏｐｅｎ）である。
【００２９】
なお、以下においては、信号、信号線およびデータレベル等において二値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００３０】
本例においては、メモリアレイ４５において代表的に単一のメモリセルＭＣが示され、メモリセル行に対応して設けられたワード線ＷＬ、デジット線ＤＬおよびソース線ＳＬならびにメモリセル列に対応して設けられたビット線ＢＬが代表的に１本ずつ示されている。なお、後述するが、行デコーダ４０には、メモリセル行に対応して設けられたデジット線ＤＬを駆動するためのデジット線ドライバが含まれているものとする。また、列デコーダ２５には、メモリセル列に対応して設けられたビット線ＢＬを駆動するためのビット線ドライバが含まれているものとする。
【００３１】
ここで、メモリセルＭＣの回路構成について説明する。
図３は、磁気トンネル接合部を有するＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）の構成を示す概略図である。
【００３２】
図３を参照して、メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００３３】
メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。
【００３４】
ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について具体的に説明する。
図４は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００３５】
図４を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００３６】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３７】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００３８】
図５は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００３９】
図５を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００４０】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００４１】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図５に示されるアステロイド特性線の外側の領域に達する場合において新たに書換えることができる。
【００４２】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図４に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００４３】
図５に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００４４】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００４５】
なお、本発明においては、誤書込すなわち、データ書込動作について説明するためデータ読出動作については説明を省略する。
【００４６】
図６は、図５で説明したアストロイド特性線について詳細に説明する図である。ここでは、縦軸Ｈ（ＨＡ）および横軸Ｈ（ＥＡ）についてともに正方向の場合が示されている。
【００４７】
そして、ここでは、２本のアストロイド特性線ＡＳＴ１，ＡＳＴ２が示されている。アストロイド特性線ＡＳＴ１の外側の領域（領域Ｃｒ）は、確実に書き換え可能な領域であり、図５で説明したように、データ書込時にこの領域の範囲に入る磁場が選択されたメモリセルに印加されるようにデータ書込電流が設計される。
【００４８】
一方、アストロイド特性線ＡＳＴ１とアストロイド特性線ＡＳＴ２との間に挟まれる領域（領域Ｂｒ）は、データ書込電流が不足して十分な磁場をメモリセルに印加することができない領域である。この領域においては、ある確率で書き換えが起こる。すなわち、この領域は、プロセスばらつき等の影響により一部の書き換え易いメモリセルについては、書き換えが起こるが、他の書き換え難いメモリセルについては、書き換えが生じない領域である。
【００４９】
また、アストロイド特性線ＡＳＴ２の内側の領域（領域Ａｒ）は、データ書込電流が不足して十分な磁場をメモリセルに印加することができない、すなわちメモリセルに書き換えが不可能な領域である。メモリセルに対してこの領域に入る程度の磁場が印加された場合であっても、書き換えは生じない。
【００５０】
図７は、データ書込電流の電源電圧依存特性を説明する図である。
図７を参照して、ここでは、縦軸がデータ書込電流、横軸が電源電圧として示されている。なお、データ書込電流として、ここでは、デジット線ＤＬに与えられるデータ書込電流Ｉｗ（ＤＬ）が一例として示されている。ここで示されているように、通常使用範囲内の電源電圧Ｖｃｃにおいて、一定のデータ書込電流Ｉｗ（ＤＬ）が供給されるように設計されるが、電源電圧Ｖｃｃがある一定のレベルから低下すると、この低下に追従して、データ書込電流Ｉｗ（ＤＬ）の電流値も低下することになる。
【００５１】
なお、ここでは、デジット線ＤＬに流れるデータ書込電流Ｉｗ（ＤＬ）について説明しているが、ビット線ＢＬに流れるデータ書込電流Ｉｗ（ＢＬ）についても同様のことが生じる。
【００５２】
したがって、例えば、瞬停等の原因により電源電圧Ｖｃｃが低下した際には、アストロイド特性線の領域Ｂｒの範囲の磁場がメモリセルに印加される可能性があり、部分的に書き換えが行なわれることになる。すなわち、保持データが不確定になる可能性がある。また、電源電圧Ｖｃｃの低下時に書込コマンドが誤って発生した場合においても、任意のアドレスにデータ書込電流が流れた場合に領域Ｂｒの範囲の磁場がメモリセルに印加された場合には、上述したように部分的に書き換えが行なわれ、保持データが不確定になる可能性がある。また、後述するがデジット線あるいはビット線を駆動するドライバを構成するトランジスタのソースおよびゲートが有する容量に容量差があって、ゲートが中間電位となった場合に、ソース電位が十分に下がっていない場合には、トランジスタが導通して意図せずデータ書込電流が流れる可能性も存在する。
【００５３】
特に、ＭＴＪメモリセルに対するデータ書込動作は、ナノ秒レベルで非常に高速な動作であるため、誤動作によりデータ書込電流が非常に短い期間、瞬時に流れた場合であっても誤書込が生じる可能性があり、特にＲＯＭ領域においては、誤書込が生じないようにすることが重要である。
【００５４】
図８は、本発明の実施の形態１に従うメモリアレイおよびデータ書込を実行する周辺回路を説明する概略ブロック図である。
【００５５】
図８を参照して、ここでは、メモリアレイ４５が行方向に沿って２つの領域に分割されている場合が示されている。具体的には、予め格納された記憶データに対してデータ読出のみを実行する読出専用ＲＯＭ用メモリアレイ４５ａと、格納された記憶データに対するデータ読出および新たな記憶データに対するデータ書込を実行するランダムアクセス可能なＲＡＭ用メモリアレイ４５ｂが示されている。
【００５６】
そして、ビット線ＢＬに対応してデータ書込電流Ｉｗ（ＢＬ）を供給するビット線ドライバＢＬＤａ，ＢＬＤｂと、ビット線ＢＬの両側に対応して設けられ、ビット線ＢＬを選択する列選択ゲート群５１，５２が設けられる。列選択ゲート群ＣＳＧａ，ＣＳＧｂは、各ビット線ＢＬの一端側および他端側にそれぞれ対応して設けられる列選択ゲートＣＳＧａおよびＣＳＧｂを含み、列選択ゲートＣＳＧａは、メモリセル列に対応して設けられたビット線ＢＬの一端側とビット線ドライバＢＬＤａとの間に設けられ、そのゲートは、列デコーダ２５からの列選択指示の入力を受ける。同様に、列選択ゲートＣＳＧｂは、メモリセル列に対応して設けられたビット線ＢＬの他端側とビット線ドライバＢＬＤｂとの間に設けられ、そのゲートは、列デコーダ２５からの列選択指示の入力を受ける。
【００５７】
また、デジット線ＤＬに対応して設けられ、デジット線ＤＬを選択する行選択ゲート群５０と、デジット線ＤＬに対応して設けられ、データ書込電流Ｉｗ（ＤＬ）を供給するための定電流源５５とを含む。行選択ゲート群５０は、各デジット線ＤＬに対応して設けられた行選択ゲートＧＴを含み、行選択ゲートＧＴは、メモリセル行に対応して設けられたデジット線ＤＬの一端側と定電流源５５との間に設けられ、そのゲートは、行デコーダユニット４０の行選択指示の入力を受ける。
【００５８】
また、ＲＯＭ用メモリアレイ４５ａのデジット線ＤＬの他端側は、外部ピン１００と電気的に結合される。一方、ＲＡＭ用メモリアレイ４５ｂのデジット線ＤＬの他端側は、電源電圧Ｖｃｃと電気的に結合される。
【００５９】
図９は、本発明の実施の形態１に従う定電流源５５の回路構成図である。
図９を参照して、本発明の実施の形態１に従う定電流源５５は、トランジスタＰＴ１，ＰＴ２と、トランジスタＮＴ１〜ＮＴ３とを含む。トランジスタＰＴ１は、電源電圧ＶｃｃとノードＮ１との間に設けられ、そのゲートはノードＮ１と電気的に結合される。また、トランジスタＮＴ１は、ノードＮ１と接地電圧ＧＮＤとの間に設けられ、そのゲートはノードＮ２と電気的に結合される。トランジスタＰＴ２は、トランジスタＰＴ１とカレントミラー回路を形成するように電源電圧ＶｃｃとノードＮ２との間に設けられ、そのゲートはノードＮ１と電気的に結合される。トランジスタＮＴ２は、トランジスタＮＴ１とカレントミラー回路を形成するようにノードＮ２と抵抗Ｒを介して接地電圧ＧＮＤと電気的に結合され、そのゲートは、ノードＮ２と電気的に結合される。トランジスタＮＴ３は、トランジスタＮＴ２とカレントミラー回路を形成するように図示しない行選択ゲートＧＴと電気的に結合されるノードＮ３と接地電圧ＧＮＤとの間に設けられ、そのゲートはノードＮ２と電気的に結合される。
【００６０】
図９に示される定電流源５５は、抵抗Ｒの値を調整することにより流れる電流Ｉｒｅｆを調整する。そして、この電流Ｉｒｅｆがミラー電流としてトランジスタＮＴ３を介して定電流であるデータ書込電流Ｉｗ（ＤＬ）として流れる。
【００６１】
ここで、デジット線ＤＬのデータ書込動作について説明する。
行デコーダユニット４０は、データ書込時においてアドレスＡＤＤに含まれるロウアドレスＲＡの入力に基づいて複数の行選択ゲートＧＴのうちの選択された行選択ゲートに対して列選択指示（「Ｈ」レベル）を出力する。これに伴い、選択された行選択ゲートＧＴがオンして、定電流源５５と選択されたデジット線ＤＬとが電気的に結合される。これにより、選択されたデジット線ＤＬに対してデータ書込電流Ｉｗ（ＤＬ）が供給される。
【００６２】
図１０は、本発明の実施の形態１に従うメモリアレイおよびビット線ドライバの構成を説明する図である。
【００６３】
図１０を参照して、メモリアレイ４５ａ，４５ｂは、行列状に集積配置されたメモリセルＭＣを含む。また、メモリアレイ４５ａ，４５ｂは、メモリアレイ４５を行方向に沿って分割した構成である。
【００６４】
また、メモリセル列にそれぞれ対応して設けられた複数のビット線ＢＬと、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬおよびデジット線ＤＬを含む。なお、ここでは、メモリアレイ４５ａ，４５ｂにそれぞれ対応して設けられるデジット線についてデジット線ＤＬ，ＤＬ＃とそれぞれ区別して標記している。
【００６５】
ビット線ＢＬの両側にそれぞれ対応してビット線ドライバＢＬＤａ，ＢＬＤｂが設けられる。
【００６６】
ビット線ドライバＢＬＤａは、ビット線ＢＬの一端側に対応して設けられ、所定のデータ書込電流を供給する回路であり、上述した電流源５５とほぼ同様の構成である。具体的には、ビット線ドライバＢＬＤａは、トランジスタＰＴ１，ＰＴ２と、トランジスタＮＴ１，ＮＴ２と、トランジスタＴｒ１，Ｔｒ２とを含む。電流源５５と同一の回路構成については、同一の標記で示している。
【００６７】
トランジスタＴｒ１は、電源電圧ＶｃｃとノードＮ４との間に設けられ、そのゲートは、書込制御信号ＷＥＡの入力を受ける。トランジスタＴｒ２は、接地電圧ＧＮＤとノードＮ４との間に設けられ、そのゲートは、ノードＮ２と電気的に結合される。なお、トランジスタＴｒ１，Ｔｒ２は、一例としてそれぞれＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタとする。
【００６８】
ビット線ドライバＢＬＤｂは、ビット線ＢＬの他端側に設けられ、ビット線ＢＬに対して所定のデータ書込電流を供給する回路であり、ビット線ドライバＢＬＤａと同様の構成である。具体的には、ビット線ドライバＢＬＤｂは、トランジスタＰＴ１，ＰＴ２と、トランジスタＮＴ１，ＮＴ２と、トランジスタＴｒ３，Ｔｒ４とを含む。電流源５５と同一の回路構成については、同一の標記で示している。
【００６９】
トランジスタＴｒ３は、電源電圧ＶｃｃとノードＮ５との間に設けられ、そのゲートは、書込制御信号ＷＥＢの入力を受ける。トランジスタＴｒ４は、接地電圧ＧＮＤとノードＮ５との間に設けられ、そのゲートは、ノードＮ２と電気的に結合される。なお、トランジスタＴｒ３，Ｔｒ４は、一例としてそれぞれＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタとする。
【００７０】
具体的な動作について説明する。図９で説明したようにビット線ドライバＢＬＤａおよびＢＬＤｂは電流源５５とほぼ同様の構成であり、上述したように抵抗Ｒの値を調整することにより流れる電流Ｉｒｅｆを調整する。そして、この電流Ｉｒｅｆがミラー電流としてトランジスタＴｒ２あるいはＴｒ４を介して定電流であるデータ書込電流Ｉｗ（ＢＬ）として流れる。
【００７１】
例えば、書込制御信号ＷＥＡ，ＷＥＢがそれぞれ「Ｈ」レベル，「Ｌ」レベルである場合には、ビット線ドライバＢＬＤｂのトランジスタＴｒ３がオンして、ビット線ＢＬの他端側が電源電圧Ｖｃｃと電気的に結合されてプルアップされる。そして、列選択ゲートＣＳＧａ，ＣＳＧｂがオンすると、ビット線ＢＬの他端側から一端側にデータ書込電流Ｉｗ（ＢＬ）が流れる。一方、書込制御信号ＷＥＡ，ＷＥＢがそれぞれ「Ｌ」レベル，「Ｈ」レベルである場合には、ビット線ドライバＢＬＤａのトランジスタＴｒ１がオンして、ビット線Ｂｌの一端側から他端側にデータ書込電流Ｉｗ（ＢＬ）が流れる。
【００７２】
また、書込制御回路６０が設けられ、書込制御回路６０は、ビット線ドライバＢＬＤａ，ＢＬＤｂに上述した書込制御信号ＷＥＡ，ＷＥＢを出力する。なお、この書込制御回路６０は、一例として入出力制御回路３０に含まれているものとする。
【００７３】
具体的には、書込制御回路６０は、データ書込が許可状態であることを規定する書込イネーブル信号／ＷＥが「Ｈ」レベルの場合に活性化され、入力データＤＩＮのデータレベルに応じて書込制御信号ＷＥＡ，ＷＥＢを出力する。一例として入力データＤＩＮのデータレベルが「０」の場合には、書込制御信号ＷＥＡ，ＷＥＢは、「Ｌ」レベルおよび「Ｈ」レベルであるものとする。これに応答して、上述したようにビット線ドライバＢＬＤａのトランジスタＴｒ１がオンし、列選択ゲートＣＳＧａ，ＣＳＧｂのオンに伴いビット線ＢＬ１の一端側から他端側にデータ書込電流が流れる。
【００７４】
一方、入力データＤＩＮのデータレベルが「１」の場合には、書込制御信号ＷＥＡ，ＷＥＢは、「Ｈ」レベルおよび「Ｌ」レベルであるものとする。これに応答して、上述したようにビット線ドライバＢＬＤｂのトランジスタＴｒ３がオンし、列選択ゲートＣＳＧａ，ＣＳＧｂのオンに伴いビット線ＢＬ１の他端側から一端側にデータ書込電流が流れる。
【００７５】
本実施の形態１においては、図１０に示されているようにメモリアレイ４５ａに対応するデジット線ＤＬの他端側は外部ピン１００と電気的に結合される。一方、メモリアレイ４５ｂに対応するデジット線ＤＬ＃の他端側は、駆動電圧である電源電圧Ｖｃｃと電気的に結合される。この電源電圧Ｖｃｃは、図１で説明したように外部パッド１５と外部電源電圧Ｖｃｃとが電気的に結合され、外部パッド１５と電気的に結合された電源線ＶＬを介して各回路ブロックに供給される。本発明の実施の形態１に従うメモリモジュール５ａについては、図２で説明した外部ピンＰ２と電源線ＶＬとが電気的に結合される。
【００７６】
本実施の形態１の構成においては、通常動作時において、外部ピン１００は開放状態（Ｏｐｅｎ）に設定されるものとする。これにより、デジット線ＤＬの他端側は、フローティング状態であり、電源電圧Ｖｃｃの低下に基づく誤動作により書込コマンドが発生した場合であっても、あるいは行選択ゲートＧＴがオンした場合であってもＲＯＭ用メモリアレイ４５ａに対応するデジット線ＤＬにはデータ書込電流Ｉｗ（ＤＬ）は流れない。
【００７７】
したがって、通常動作時においては、ＲＯＭ用メモリアレイ４５ａにデータ書込電流Ｉｗ（ＤＬ）が生じることはなく、誤動作等による誤書込を防止することができる。すなわち、予め記憶したデータ保持が可能となる。なお、ビット線ＢＬについては誤動作等によりデータ書込電流Ｉｗ（ＢＬ）が流れる可能性はあるが、１方向電流であり図６に示されるように単独のデータ書込電流によるデータ書き換えは起こり難い。
【００７８】
なお、本例においては、デジット線ＤＬに対して駆動電圧である電源電圧Ｖｃｃを供給しない構成について説明したが、ビット線ＢＬに対しても同様に適用可能である。
【００７９】
図１１は、本発明の実施の形態１の変形例に従うメモリアレイおよびビット線ドライバの構成を説明する図である。
【００８０】
図１１を参照して、本発明の実施の形態１の変形例に従う構成は、メモリアレイ４５が列方向に沿ってメモリアレイ４５ａ＃，４５ｂ＃に分割されている。なお、ここで、メモリアレイ４５ａ＃がＲＯＭ用メモリアレイ、メモリアレイ４５ｂ＃がＲＡＭ用メモリアレイに割り当てられているものとする。
【００８１】
そして、メモリアレイ４５ａ＃に対応してビット線ドライバＢＬＤａｐおよびＢＬＤｂｐが設けられる。また、メモリアレイ４５ａ＃とは独立してメモリアレイ４５ｂ＃に対応してビット線ドライバＢＬＤａおよびＢＬＤｂが設けられる。
【００８２】
ビット線ドライバＢＬＤａｐは、ビット線ドライバＢＬＤａと比較して、電源電圧Ｖｃｃの供給を受けるトランジスタＴｒ１，ＰＴ１，ＰＴ２のソース側が外部ピン１００ａと電気的に結合される。同様に、ビット線ドライバＢＬＤｂｐは、ビット線ドライバＢＬＤｂと比較して、電源電圧Ｖｃｃの供給を受けるトランジスタＴｒ３，ＰＴ１，ＰＴ２のソース側が外部ピン１００ａと電気的に結合される。
【００８３】
また、ビット線ドライバＢＬＤａｐおよびＢＬＤｂｐは、列選択ゲート群５１＃，５２＃を介してメモリアレイ４５ａ＃のビット線と電気的に結合される。また、ビット線ドライバＢＬＤａおよびＢＬＤｂは、列選択ゲート群５１，５２を介してメモリアレイ４５ｂ＃のビット線と電気的に結合される。
【００８４】
通常動作時において、外部ピン１００ａは開放状態（Ｏｐｅｎ）に設定されるものとする。なお、メモリアレイ４５ｂ＃に対応して設けられるビット線ドライバについては、図示しないが図１０の構成と同様であるものとする。なお、この構成においては、デジット線ＤＬ，ＤＬ＃はともに電源電圧Ｖｃｃと電気的に結合されているものとする。
【００８５】
当該構成により、上述したのと同様に、読出専用のＲＯＭ領域であるメモリアレイ４５ａ＃に対しては、ビット線ドライバＢＬＤａ，ＢＬＤｂに対して駆動電圧である電源電圧Ｖｃｃを供給しないことにより、ビット線ＢＬに対して誤動作等によりデータ書込電流Ｉｗ（ＢＬ）が流れることはない。したがって、上述したのと同様に誤書込を防止することができる。
【００８６】
なお、通常動作時においては、ＲＯＭ用メモリアレイに対して電源電圧Ｖｃｃは供給されないが、ＲＯＭ用メモリアレイに対してデータ書込を実行する通常動作と異なる特別な動作を実行する場合すなわち特別な条件を満たす場合には、電源電圧Ｖｃｃが供給される。
【００８７】
図１２は、外部パッドＰＤ２に駆動電圧である電源電圧Ｖｃｃが供給される場合を説明する図である。
【００８８】
図１２を参照して、ここでは、チップ１の外側に電源電圧Ｖｃｃと電気的に結合された電源リレー回路１１０が設けられている場合が示されている。そして、電源リレー回路１１０は、内部スイッチ１１１を有しており、制御信号ＳＣに応答して電源電圧Ｖｃｃを外部パッドＰＤ２と電気的に結合させる。これにより、外部パッドＰＤ２を介して外部ピン１００に電源電圧Ｖｃｃが供給されて、上述した方式に従ってＲＯＭ用メモリアレイ４５ａ＃に対してデータ書込動作を実行することが可能となる。
【００８９】
なお、ここでは、電源リレー回路を用いて、外部パッドＰＤ２との電気的な接続を制御する方式について説明したが、当該方式に限られず、ジャンパースイッチを用いて電源電圧Ｖｃｃとの電気的な接続を制御することも可能である。また、ＲＯＭ用メモリアレイ４５ａに対してデータ書込を実行する場合には、ＲＯＭ専用の書込ボードに差し替えて実行することも可能である。
【００９０】
また、ここでは、ＲＯＭ用メモリアレイについて、ビット線ＢＬに流れるデータ書込電流あるいは、デジット線ＤＬに流れるデータ書込電流についていずれか一方について電源電圧Ｖｃｃを供給しない構成について説明した。これにより、同一メモリアレイ内においてＲＯＭ領域およびＲＡＭ領域を設けることが可能であるため、ＲＯＭ領域専用のメモリアレイを設ける必要が無く、レイアウト面積を効率に用いることができる。
【００９１】
（実施の形態２）
実施の形態１においては、主にＲＯＭ用メモリアレイに対して誤動作等による誤書込を防止する方式について説明したが、本実施の形態２においては、ＲＡＭ用メモリアレイに対してたとえば電源電圧等の低下に起因する誤動作等による誤書込を防止する方式について説明する。
【００９２】
図１３は、本発明の実施の形態２に従うメモリアレイおよびデータ書込を実行する周辺回路を説明する概略ブロック図である。
【００９３】
図１３を参照して、図８で説明した構成と比較して、電源レベル検知回路１２０と、信号生成回路１２５と、外部からの制御信号が入力される外部ピン１２１とが新たに設けられた構成である。また、定電流源５５は、定電流源５５＃に置換され、ビット線ドライバＢＬＤａ，ＢＬＤｂは、ビット線ドライバＢＬＤａ＃，ＢＬＤｂ＃に置換された構成である。
【００９４】
その他の点については、図８で説明したのと同様であるので、その詳細な説明は繰り返さない。なお、ここでは、主にＲＡＭ用メモリアレイ４５ｂについて説明する。
【００９５】
電源レベル検知回路１２０は、電源電圧Ｖｃｃの電圧レベルを検知してそのレベルに応じて生成された制御信号／ＰＯＦＦを出力する。具体的には、電源電圧Ｖｃｃが基準となる検知レベルよりも高い場合には、電源レベル検知回路１２０は、制御信号／ＰＯＦＦを「Ｈ」レベルに設定する。一方、電源電圧Ｖｃｃが基準となる検知レベルよりも低い場合には、電源レベル検知回路１２０は、制御信号／ＰＯＦＦを「Ｌ」レベルに設定する。
【００９６】
信号生成回路１２５は、電源レベル検知回路１２０からの制御信号／ＰＯＦＦおよび書込イネーブル信号／ＷＥの入力に基づいて定電流源５５＃およびビット線ドライバＢＬＤａ＃，ＢＬＤｂ＃に制御信号／ＷＯＦＦを出力する。
【００９７】
また、外部ピン１２１は、定電流源５５＃およびビット線ドライバＢＬＤａ＃，ＢＬＤｂ＃と接続され、外部ピン１２１に与えられる制御信号がこれらの回路に出力される。
【００９８】
本実施の形態２において、外部ピン１２１には、外部からの電源供給の停止を指示する制御信号として制御信号／ＰＤＯＷＮが入力される。具体的には、電源電圧の停止時あるいはメモリモジュール５ａがスタンバイモードに入る前にＣＰＵ１０から出力された「Ｌ」レベルの制御信号／ＰＤＯＷＮが入力されるものとする。なお、それ以外の場合には、この制御信号／ＰＤＯＷＮは「Ｈ」レベルに設定されているものとする。
【００９９】
図１４は、本発明の実施の形態２に従う定電流源５５＃の回路構成図である。
図１４を参照して、本発明の実施の形態２に従う定電流源５５は、トランジスタＰＴ１，ＰＴ２と、トランジスタＮＴ１〜ＮＴ５とを含む。図９の構成と比較して異なる点は、トランジスタＮＴ４およびＮＴ５がトランジスタＮＴ３と接地電圧ＧＮＤとの間に設けられる点である。その他の点については同様であるのでその詳細な説明は繰り返さない。
【０１００】
トランジスタＮＴ４およびＮＴ５は、トランジスタＮＴ３と接地電圧ＧＮＤとの間に直列に接続され、そのゲートは、制御信号／ＷＯＦＦおよび制御信号／ＰＤＯＷＮの入力を受ける。
【０１０１】
この制御信号／ＷＯＦＦおよび／ＰＤＯＷＮは、通常時においては「Ｈ」レベルに設定されているものとする。
【０１０２】
図１５は、信号生成回路１２５の一例であるＤフリップフロップを説明する図である。
ＤＦＦは、制御信号／ＷＥおよび／ＰＯＦＦの入力に基づいて制御信号／ＷＯＦＦを出力する。
【０１０３】
図１６は、本発明の実施の形態２に従う信号生成回路１２５から出力される制御信号／ＷＯＦＦを説明する図である。
【０１０４】
図１６を参照して、まず時刻ｔ１に書込イネーブル信号／ＷＥが「Ｈ」レベルから「Ｌ」レベルに立ち下がったときは、制御信号／ＷＯＦＦは「Ｈ」レベルを維持した状態に設定されている。したがって、たとえば定電流源５５＃において、トランジスタＮＴ４はオンした状態である。次に、電源電圧Ｖｃｃが基準となる検知レベルよりも低くなった時刻ｔ２において、電源レベル検知回路１２０は、制御信号／ＰＯＦＦを「Ｈ」レベルから「Ｌ」レベルに立ち下がらせる。
【０１０５】
この場合は、電源電圧Ｖｃｃが不安定な状態であり、誤動作によりデータ書込が許可状態であることを規定する書込イネーブル信号／ＷＥ（「Ｈ」レベル）が誤動作パルスにより生じる可能性がある。
【０１０６】
時刻ｔ３において、書込イネーブル信号／ＷＥが「Ｈ」レベルに立ち上がると立ち上がりエッジに対応してＤフリップフロップＤＦＦは、制御信号／ＷＯＦＦを「Ｈ」レベルから「Ｌ」レベルに立ち下がらせる。これに伴い、定電流源５５＃のトランジスタＮＴ４はオフし、定電流源５５＃の電流経路は遮断されることになる。これにより、デジット線ＤＬは開放状態となる。したがって、誤動作によりデータ書込が許可状態であることを規定する書込イネーブル信号／ＷＥ（「Ｈ」レベル）が入力された場合においてもたとえばデジット線ＤＬにデータ書込電流Ｉｗ（ＤＬ）が流れるのを防ぐことができる。
【０１０７】
そして、電源電圧Ｖｃｃが基準となる検知レベルよりも高くなった時刻ｔ４において、電源レベル検知回路１２０は、制御信号／ＰＯＦＦを「Ｌ」レベルから「Ｈ」レベルに立ち上がらせる。これに伴い、制御信号／ＰＯＦＦが「Ｌ」レベルから「Ｈ」レベルに立ち上がるエッジに対応して、制御信号／ＷＯＦＦを「Ｌ」レベルから「Ｈ」レベルに立ち上がらせる。それゆえ、再びトランジスタＮＴ４がオンする。
【０１０８】
したがって、電源電圧Ｖｃｃの低下に基づく誤動作により行選択ゲートＧＴがたとえば誤動作によりオンした場合であってもＲＡＭ用メモリアレイ４５ｂに対応するデジット線ＤＬは開放状態であるためデータ書込電流Ｉｗ（ＤＬ）は流れない。すなわち、電源電圧Ｖｃｃが低下した状態の場合には、ＲＡＭ用メモリアレイ４５ｂにデータ書込電流Ｉｗ（ＤＬ）が生じることはなく、誤動作等による誤書込を防止することができる。
【０１０９】
また、別に本実施の形態２においては、定電流源５５＃において、制御信号／ＰＤＯＷＮをゲートに受けるトランジスタＮＴ５が設けられている。この制御信号／ＰＤＯＷＮは、通常時においては、「Ｈ」レベルに設定されているが、上述したように電源停止時あるいは、スタンバイモード時においてＣＰＵ１０から「Ｌ」レベルに設定されて外部ピン１２１に対して入力される。したがって、この場合には、トランジスタＮＴ５はオン状態からオフ状態に移行する。すなわち、電源レベル検知回路１１０が出力する制御信号／ＰＯＦＦとは別個に定電流源５５＃の電流経路を遮断する。この場合においても、デジット線ＤＬは開放状態となる。
【０１１０】
図１７は、本発明の実施の形態２に従うメモリアレイおよびビット線ドライバの構成を説明する図である。
【０１１１】
図１７を参照して、ここでは、図１０の構成と比較して、ビット線ドライバＢＬＤａ，ＢＬＤｂと置換されるビット線ドライバＢＬＤａ＃，ＢＬＤｂ＃が示されている。
【０１１２】
ビット線ドライバＢＬＤａ＃は、ビット線ドライバＢＬＤａと比較して、さらにトランジスタＴｒ５，Ｔｒ６を含む。また、ビット線ドライバＢＬＤｂ＃は、ビット線ドライバＢＬＤｂと比較して、さらにトランジスタＴｒ７，Ｔｒ８を含む。
【０１１３】
ビット線ドライバＢＬＤａ＃は、ビット線ドライバＢＬＤａの構成と比較して、トランジスタＴｒ５，Ｔｒ６をトランジスタＴｒ２と接地電圧ＧＮＤとの間に設けた点が異なる。また、ビット線ドライバＢＬＤｂ＃は、ビット線ドライバＢＬＤｂの構成と比較して、トランジスタＴｒ７，Ｔｒ８をトランジスタＴｒ４と接地電圧ＧＮＤとの間に設けた点が異なる。その他の点については同様であるのでその詳細な説明は繰り返さない。
【０１１４】
トランジスタＴｒ５は、トランジスタＴｒ２とトランジスタＴｒ６との間に設けられ、そのゲートは、制御信号／ＷＯＦＦの入力を受ける。トランジスタＴｒ６は、トランジスタＴｒ５と接地電圧ＧＮＤとの間に設けられ、そのゲートは、制御信号／ＰＤＯＷＮの入力を受ける。なお、トランジスタＴｒ５，Ｔｒ６は、一例としてそれぞれＮチャネルＭＯＳトランジスタとする。
【０１１５】
トランジスタＴｒ７は、トランジスタＴｒ４とトランジスタＴｒ８との間に設けられ、そのゲートは、制御信号／ＷＯＦＦの入力を受ける。トランジスタＴｒ８は、トランジスタＴｒ７と接地電圧ＧＮＤとの間に設けられ、そのゲートは、制御信号／ＰＤＯＷＮの入力を受ける。なお、トランジスタＴｒ７，Ｔｒ８は、一例としてＮチャネルＭＯＳトランジスタとする。
【０１１６】
上述したようにこの制御信号／ＷＯＦＦおよび／ＰＤＯＷＮは、通常時においては「Ｈ」レベルに設定されているものとする。そして、たとえば電源電圧Ｖｃｃが電圧変動あるいは瞬停等により電圧レベルが低下した場合には、制御信号／ＷＯＦＦが「Ｈ」レベルから「Ｌ」レベルに設定されるためビット線ドライバＢＬＤａ＃，ＢＬＤｂ＃のトランジスタＴｒ５，Ｔｒ７において、オン状態からオフ状態に移行する。すなわち、ビット線ドライバＢＬＤａ＃およびＢＬＤｂ＃のデータ書込電流が流れる電流経路は遮断されることになる。これにより、ビット線ＢＬは開放状態となる。
【０１１７】
それゆえ、上述したのと同様に、電源電圧Ｖｃｃの低下に基づく誤動作により書込コマンドが発生した場合であっても、あるいは誤動作によりトランジスタがオンした場合であってもＲＡＭ用メモリアレイ４５ｂに対応するビット線ＢＬは開放状態であるためデータ書込電流Ｉｗ（ＢＬ）は流れない。
【０１１８】
したがって、電源電圧Ｖｃｃが低下した状態の場合には、ＲＡＭ用メモリアレイ４５ｂにデータ書込電流Ｉｗ（ＢＬ）が生じることはなく、誤動作等による誤書込を防止することができる。
【０１１９】
また、ビット線ドライバＢＬＤａ＃，ＢＬＤｂ＃には、制御信号／ＰＤＯＷＮをゲートに受けるトランジスタＴｒ６，Ｔｒ８が設けられている。この制御信号／ＰＤＯＷＮは、通常時においては、「Ｈ」レベルに設定されているが、上述したように電源停止時あるいは、スタンバイモード時においてＣＰＵ１０から「Ｌ」レベルに設定されて外部ピン１２１に対して入力される。したがって、この場合には、トランジスタＴｒ６，Ｔｒ８はオン状態からオフ状態に移行する。すなわち、上述したのと同様に、ビット線ドライバＢＬＤａ＃およびＢＬＤｂ＃の駆動電圧との電気的な接続が遮断されるためデータ書込電流は流れない。
【０１２０】
したがって、外部からの電源供給の停止を指示する制御信号が外部ピン１２１に入力された場合には、ＲＡＭ用メモリアレイ４５ｂにデータ書込電流Ｉｗ（ＢＬ）が生じることはなく、誤動作等による誤書込を防止することができる。
【０１２１】
なお、ここでは、制御信号／ＰＤＯＷＮおよび／ＷＯＦＦが入力されるビット線ドライバＢＬＤａ＃，ＢＬＤｂ＃を用いた構成について説明したが、実施の形態１で説明したビット線ドライバＢＬＤａ，ＢＬＤｂを用いて電源電圧Ｖｃｃが低下した状態の場合にデジット線ＤＬについてデータ書込電流Ｉｗ（ＤＬ）が生じないようにする構成とすることも可能である。
【０１２２】
また、制御信号／ＰＤＯＷＮおよび／ＷＯＦＦが入力される定電流源５５＃を用いた構成について説明したが、実施の形態１で説明した定電流源５５を用いて電源電圧Ｖｃｃが低下した状態の場合にビット線ＢＬについてデータ書込電流Ｉｗ（ＢＬ）が生じないようにする構成とすることも可能である。
【０１２３】
（実施の形態２の変形例１）
図１８は、本発明の実施の形態２の変形例１に従うメモリアレイおよびデータ書込を実行する周辺回路を説明する概略ブロック図である。
【０１２４】
図１８を参照して、図１３で説明した構成と比較して、信号生成回路１２５を信号生成回路１２５＃に置換した点が異なる。その他の点についは図１３で説明したのと同様の構成であるのでその詳細な説明は繰り返さない。
【０１２５】
信号生成回路１２５＃は、図１５で説明したＤフリップフロップではなく遅延回路（図示せず）であるものとする。なお、遅延回路は、書込イネーブル信号／ＷＥには依存することなく入力される制御信号／ＰＯＦＦを遅延するものとする。
【０１２６】
図１９は、本発明の実施の形態２の変形例１に従う信号生成回路１２５＃から出力される制御信号／ＷＯＦＦを説明する図である。
【０１２７】
図１９を参照して、時刻ｔ６において、電源電圧Ｖｃｃが基準となる検知レベルよりも低くなった時刻ｔ２において、電源レベル検知回路１２０は、制御信号／ＰＯＦＦを「Ｈ」レベルから「Ｌ」レベルに立ち下がらせる。そして、遅延回路により所定の期間遅延して制御信号／ＷＯＦＦが「Ｈ」レベルから「Ｌ」レベルに立ち下がる。これにより、これに伴い、定電流源５５＃のトランジスタＮＴ４はオフし、定電流源５５＃の電流経路は遮断されることになる。
【０１２８】
そして、電源電圧Ｖｃｃが基準となる検知レベルよりも高くなった時刻ｔ７において、電源レベル検知回路１２０は、制御信号／ＰＯＦＦを「Ｌ」レベルから「Ｈ」レベルに立ち上がらせる。これに伴い、所定の期間遅延して制御信号／ＰＯＦＦが「Ｌ」レベルから「Ｈ」レベルに立ち上がり、再びトランジスタＮＴ４がオンする。
【０１２９】
当該方式は、たとえば電源電圧Ｖｃｃが基準となる検知レベルよりも低くなった場合に制御信号／ＰＯＦＦに応答して定電流源５５＃のトランジスタＮＴ４がオフして、電流経路が遮断された場合、突然電流がカットされるためデータ書込中であれば逆に誤書込を生じさせる可能性があるため所定の期間遅延して電流源を遮断することにより誤書込を防止して安定的に電流経路を遮断することが可能となる。また、電源電圧Ｖｃｃが基準となる検知レベルよりも高くなった場合に所定の期間遅延して電流源を接続することとしたのは、安定的な動作を補償するためである。なお、所定の期間としては、クロック信号に同期して動作させる場合には、一例として１クロック程度に設定することが可能である。
【０１３０】
なお、上記例においては、電源電圧Ｖｃｃが低下した状態の場合あるいは、外部からの電源供給の停止を指示する制御信号が入力された場合にデジット線ＤＬに対して駆動電圧である電源電圧Ｖｃｃを供給しない構成について説明したが、図１１で説明した如くビット線ＢＬに対しても同様に適用可能である。
【０１３１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１３２】
【図１】本発明の実施の形態に従うチップ１の概略構成図である。
【図２】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるメモリモジュール５ａの全体構成を示す概略ブロック図である。
【図３】磁気トンネル接合部を有するＭＴＪメモリセルＭＣの構成を示す概略図である。
【図４】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図５】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図６】図５で説明したアストロイド特性線について詳細に説明する図である。
【図７】データ書込電流の電源電圧依存特性を説明する図である。
【図８】本発明の実施の形態１に従うメモリアレイおよびデータ書込を実行する周辺回路を説明する概略ブロック図である。
【図９】本発明の実施の形態１に従う定電流源５５の回路構成図である。
【図１０】本発明の実施の形態１に従うメモリアレイおよびビット線ドライバの構成を説明する図である。
【図１１】本発明の実施の形態１の変形例に従うメモリアレイおよびビット線ドライバの構成を説明する図である。
【図１２】外部パッドＰＤ２に駆動電圧である電源電圧Ｖｃｃが供給される場合を説明する図である。
【図１３】本発明の実施の形態２に従うメモリアレイおよびデータ書込を実行する周辺回路を説明する概略ブロック図である。
【図１４】本発明の実施の形態２に従う定電流源５５＃の回路構成図である。
【図１５】信号生成回路１２５の一例であるＤフリップフロップを説明する図である。
【図１６】本発明の実施の形態２に従う信号生成回路１２５から出力される制御信号／ＷＯＦＦを説明する図である。
【図１７】本発明の実施の形態２に従うメモリアレイおよびビット線ドライバの構成を説明する図である。
【図１８】本発明の実施の形態２の変形例１に従うメモリアレイおよびデータ書込を実行する周辺回路を説明する概略ブロック図である。
【図１９】本発明の実施の形態２の変形例１に従う信号生成回路１２５＃から出力される制御信号／ＷＯＦＦを説明する図である。
【符号の説明】
【０１３３】
１  チップ、５  記憶部、５ａ  メモリモジュール、１０  ＣＰＵ、２０  コントローラ部、２５  列デコーダ、３０  入出力制御回路、３５  コントロール回路、４０  行デコーダ、４５  メモリアレイ、５０  行選択ゲート群、５１，５２  列選択ゲート群、５５，５５＃  定電流源、６０  書込制御回路、１１０  電源リレー回路、１２０  電源レベル検知回路、１２５，１２５＃  信号生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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