(57)【要約】【課題】強誘電体膜の特性の劣化を抑制させることができ、且つ、微細なＣＭＯＳ回路に混載することができる強誘電体キャパシタの製造方法と、該強誘電体キャパシタを備えた強誘電体メモリおよびその製造方法とを提供する。【解決手段】強誘電体キャパシタの製造工程において、例えばＢｉ4Ｔｉ3Ｏ12（ビスマスチタネート）からなる強誘電体膜１０４をＭＯＣＶＤ法により成膜する。成膜時の基板温度を４３０℃以上４７０℃以下にすることで強誘電体膜１０４中に残留する炭素化合物１０５の量を減らしつつ、パイロクロア相の形成を防ぐ。その後、ＲＴＡによって５００℃以下で熱処理を行うことにより、結晶性に優れ、十分な残留分極特性を有する強誘電体膜１０４を形成することができる。【選択図】図２
2007317730.tif 000002
【特許請求の範囲】
【請求項１】
基板の上または上方に下部電極を形成する工程（ａ）と、
前記基板の温度を４３０℃以上とする有機金属化学気相堆積法により前記下部電極の上に強誘電体膜を形成する工程（ｂ）と、
前記強誘電体膜の上に上部電極を形成する工程（ｃ）と、
前記強誘電体膜を熱処理により結晶化させる工程（ｄ）とを備えていることを特徴とする強誘電体キャパシタの製造方法。
【請求項２】
前記強誘電体膜がＢｉ4-x+yＡｘＴｉ3Ｏ12（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ及びＶからなる群から選ばれた１つの元素であり、０＜ｘ＜２、−（４−ｘ）×０．１≦ｙ≦（４−ｘ）×０．１である）からなることを特徴とする請求項１に記載の強誘電体キャパシタの製造方法。
【請求項３】
前記工程（ｂ）では、前記基板の温度を４７０℃以下として前記強誘電体膜を形成させることを特徴とする請求項１または２に記載の強誘電体キャパシタの製造方法。
【請求項４】
前記工程（ｂ）で形成される前記強誘電体膜中の炭素濃度が８×１０18ｃｍ-3以下であることを特徴とする請求項１〜３のうちいずれか１つに記載の強誘電体キャパシタの製造方法。
【請求項５】
前記工程（ｄ）では、酸化性ガスまたは不活性ガスを含む雰囲気下において、４００℃以上５００℃以下で前記基板を加熱することを特徴とする請求項１〜４のうちいずれか１つに記載の強誘電体キャパシタの製造方法。
【請求項６】
前記工程（ｂ）で形成される前記強誘電体膜は、直径が２０ｎｍ以上１００ｎｍ以下であるペロブスカイト構造の結晶粒を含んでいることを特徴とする請求項１〜５のうちいずれか１つに記載の強誘電体キャパシタの製造方法。
【請求項７】
前記工程（ｄ）で結晶化される前記強誘電体膜は、直径が１００ｎｍ以上３００ｎｍ以下である結晶粒を含んでいることを特徴とする請求項１〜６のうちいずれか１つに記載の強誘電体キャパシタの製造方法。
【請求項８】
基板の上方に第１の下部電極を形成する工程（ａ）と、
前記第１の下部電極を露出させる溝が設けられた層間絶縁膜を前記基板の上または上方に形成する工程（ｂ）と、
前記溝の内壁上に第２の下部電極を形成する工程（ｃ）と、
前記第１の下部電極および前記第２の下部電極の上に前記溝の内壁に沿った形状の強誘電体膜を、前記基板の温度を４３０℃以上とする有機金属化学気相堆積法により形成する工程（ｄ）と、
前記強誘電体膜の上に前記上部電極を形成する工程（ｅ）と、
前記強誘電体膜を熱処理により結晶化させる工程（ｆ）とを備えていることを特徴とする強誘電体キャパシタの製造方法。
【請求項９】
前記強誘電体膜がＢｉ4-x+yＡｘＴｉ3Ｏ12（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ及びＶからなる群から選ばれた１つの元素であり、０＜ｘ＜２、−（４−ｘ）×０．１≦ｙ≦（４−ｘ）×０．１である）からなることを特徴とする請求項８に記載の強誘電体キャパシタの製造方法。
【請求項１０】
前記工程（ｄ）では、前記基板の温度を４７０℃以下として前記強誘電体膜を形成させることを特徴とする請求項８または９に記載の強誘電体キャパシタの製造方法。
【請求項１１】
前記工程（ｄ）で形成される前記強誘電体膜中の炭素濃度が８×１０18ｃｍ-3以下であることを特徴とする請求項８〜１０のうちいずれか１つに記載の強誘電体キャパシタの製造方法。
【請求項１２】
前記工程（ｆ）では、酸化性ガスまたは不活性ガスを含む雰囲気下において、４００℃以上５００℃以下で前記基板を加熱することを特徴とする請求項８〜１１のうちいずれか１つに記載の強誘電体キャパシタの製造方法。
【請求項１３】
前記工程（ｄ）で形成される前記強誘電体膜は、直径が２０ｎｍ以上１００ｎｍ以下であるペロブスカイト構造の結晶粒を含んでいることを特徴とする請求項８〜１２のうちいずれか１つに記載の強誘電体キャパシタの製造方法。
【請求項１４】
前記工程（ｆ）で結晶化される前記強誘電体膜は、直径が１００ｎｍ以上３００ｎｍ以下である結晶粒を含んでいることを特徴とする請求項８〜１３のうちいずれか１つに記載の強誘電体キャパシタの製造方法。
【請求項１５】
前記工程（ｄ）では、圧力を１．３×１０-1Ｐａ以上１．０×１０5Ｐａ以下の範囲として前記強誘電体膜を形成することを特徴とする請求項８〜１４のうちいずれか１つに記載の強誘電体キャパシタの製造方法。
【請求項１６】
下部電極、強誘電体膜、および上部電極を有する強誘電体キャパシタと、ソース領域、ドレイン領域、およびシリサイド層を有するトランジスタとを有するメモリセルを備えた強誘電体メモリの製造方法であって、
前記基板内に、前記ソース領域および前記ドレイン領域を形成する工程（ａ）と、
前記工程（ａ）の後に、前記ソース領域および前記ドレイン領域の上に前記シリサイド層を形成する工程（ｂ）と、
前記ソース領域および前記ドレイン領域のいずれか一方に接続される前記下部電極を前記基板の上または上方に形成する工程（ｃ）と、
前記基板の温度を４３０℃以上とする有機金属化学気相堆積法により前記下部電極の上に前記強誘電体膜を形成する工程（ｄ）と、
前記強誘電体膜の上に前記上部電極を形成する工程（ｅ）と、
前記強誘電体膜を熱処理により結晶化させる工程（ｆ）とを備えていることを特徴とする強誘電体メモリの製造方法。
【請求項１７】
前記工程（ｂ）で形成される前記シリサイド層は、均一な相のニッケルシリサイドからなることを特徴とする請求項１６に記載の強誘電体メモリの製造方法。
【請求項１８】
前記工程（ｄ）では、前記基板の温度を４７０℃以下として前記強誘電体膜を形成させることを特徴とする請求項１６または１７に記載の強誘電体メモリの製造方法。
【請求項１９】
前記工程（ｆ）では、酸化性ガスまたは不活性ガスを含む雰囲気下において、４００℃以上５００℃以下で前記基板を加熱することを特徴とする請求項１６〜１８のうちいずれか１つに記載の強誘電体メモリの製造方法。
【請求項２０】
第１の下部電極、第２の下部電極、強誘電体膜、および上部電極を有する強誘電体キャパシタと、ソース領域、ドレイン領域、およびシリサイド層を有するトランジスタとを有するメモリセルを備えた強誘電体メモリの製造方法であって、
前記基板内に、前記ソース領域および前記ドレイン領域を形成する工程（ａ）と、
前記工程（ａ）の後に、前記ソース領域および前記ドレイン領域の上に前記シリサイド層を形成する工程（ｂ）と、
前記ソース領域および前記ドレイン領域のいずれか一方に接続される前記下部電極を前記基板の上または上方に形成する工程（ｃ）と、
前記第１の下部電極を露出させる溝が設けられた層間絶縁膜を前記基板の上または上方に形成する工程（ｄ）と、
前記溝の内壁上に前記第２の下部電極を形成する工程（ｅ）と、
前記第１の下部電極および前記第２の下部電極の上に前記溝の内壁に沿った形状の前記強誘電体膜を、前記基板の温度を４３０℃以上とする有機金属化学気相堆積法により形成する工程（ｆ）と、
前記強誘電体膜の上に前記上部電極を形成する工程（ｇ）と、
前記強誘電体膜を熱処理により結晶化させる工程（ｈ）とを備えていることを特徴とする強誘電体メモリの製造方法。
【請求項２１】
前記工程（ｂ）で形成される前記シリサイド層は、均一な相のニッケルシリサイドからなることを特徴とする請求項２０に記載の強誘電体メモリの製造方法。
【請求項２２】
前記工程（ｆ）では、前記基板の温度を４７０℃以下として前記強誘電体膜を形成させることを特徴とする請求項２０または２１に記載の強誘電体メモリの製造方法。
【請求項２３】
前記工程（ｈ）では、酸化性ガスまたは不活性ガスを含む雰囲気下において、４００℃以上５００℃以下で前記基板を加熱することを特徴とする請求項２０〜２２のうちいずれか１つに記載の強誘電体メモリの製造方法。
【請求項２４】
基板内に形成されたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域の上にシリサイド層とを有するトランジスタと、
前記基板の上方に形成された下部電極と、前記下部電極の上に形成された強誘電体膜と、前記強誘電体膜の上に形成された上部電極とを有する強誘電体キャパシタと
を有するメモリセルを備えていることを特徴とする強誘電体メモリ。
【請求項２５】
前記シリサイド層が、均一な相のニッケルシリサイドからなることを特徴とする請求項２４に記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリなどに用いられる強誘電体キャパシタの製造方法、強誘電体メモリおよびその製造方法に関するものである。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを処理し保存する傾向が強まる中で、電子機器が一段と高度化され、電子機器に使用される半導体装置においては、搭載される半導体素子の微細化が急速に進んでいる。これに伴い、揮発性の半導体メモリであるダイナミックランダムアクセスメモリ（ＤＲＡＭ）の高集積化を実現するために、従来の珪素酸化物または窒化物から酸化タンタルなどの誘電率のより高い化合物に変えることで、高誘電率容量絶縁膜を備えた半導体記憶装置が広く研究開発されている。さらに、従来にない低動作電圧を示し、かつ高速で書き込みや読み出しが可能である不揮発性メモリの実用化を目指し、自発分極特性を有する強誘電体膜を用いた強誘電体キャパシタに関する研究開発が盛んに行われ、メガビットクラスの強誘電体不揮発性メモリが実用化されている。
【０００３】
現在、強誘電体不揮発性メモリのさらなる高集積化の実現のため、強誘電体不揮発性メモリに搭載された強誘電体キャパシタにおける電極面積の小型化や、強誘電体容量絶縁膜の薄膜化に伴う容量素子の微細化に関する研究開発が特に盛んに行われている（特許文献１参照）。
【特許文献１】特開２００２−２４６５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
強誘電体不揮発性メモリのさらなる高集積化を実現するためには、微細な強誘電体キャパシタを特性を劣化させることなく、相補型金属酸化膜半導体（ＣＭＯＳ）集積回路に集積化させる製造方法を開発する必要がある。
【０００５】
しかしながら、従来の微細なＣＭＯＳプロセスおよび強誘電体キャパシタの製造方法では、以下のような問題が発生する。
【０００６】
線幅６５ｎｍルール以降の微細なＣＭＯＳプロセスでは、トランジスタの耐熱性の問題から、プロセス温度の上限値における制約が厳しくなる。特に、プロセス温度を制限するのはトランジスタのソースやドレインのコンタクト領域に用いられるニッケルシリサイド(ＮｉＳｉ）である。高温では、ＮｉＳｉがＮｉＳｉ2へ相転移することによるトランジスタの高抵抗化が懸念されるほか、ニッケル原子がシリコン中の欠陥などを介して再拡散するおそれがある。
【０００７】
一方、強誘電体不揮発性メモリに用いられる強誘電体材料の結晶化に必要な温度は、一般的に６００〜８００℃である。この範囲以下の温度で強誘電体材料が結晶化される場合、形成された強誘電体膜の結晶性は優れず、強誘電体膜の特性は満足いくレベルにはならない。
【０００８】
このため、強誘電体キャパシタの微細なＣＭＯＳ回路への混載を実現するためには、強誘電体材料を結晶化させるプロセスの開発が必要とされている。
【０００９】
そこで、本発明は、上記課題を考慮し、強誘電体膜の特性の劣化を抑制させることができ、且つ、微細なＣＭＯＳ回路に混載することができる強誘電体キャパシタの製造方法と、該強誘電体キャパシタを備えた強誘電体メモリおよびその製造方法とを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の強誘電体キャパシタの第１の製造方法は、基板の上または上方に下部電極を形成する工程（ａ）と、前記基板の温度を４３０℃以上とする有機金属化学気相堆積法により前記下部電極の上に強誘電体膜を形成する工程（ｂ）と、前記強誘電体膜の上に上部電極を形成する工程（ｃ）と、前記強誘電体膜を熱処理により結晶化させる工程（ｄ）とを備えている。
【００１１】
この方法によれば、工程（ｂ）で基板を４３０℃以上に加熱した状態で強誘電体膜を成長させているので、結晶成長の核となる微少な結晶を強誘電体膜中に形成させることができる。さらに、強誘電体膜中の炭素化合物を気相中に放出させることができるため、強誘電体膜中に残留する炭素化合物の量を低減することができる。その結果、炭素化合物１０５に結晶成長を阻害されることなく強誘電体膜を結晶化させることができ、十分な強誘電体特性を示す強誘電体キャパシタを形成することが可能となる。また、熱処理前の状態でも、強誘電体膜の一部に直径が例えば２０ｎｍ以上１００ｎｍ以下であるペロブスカイト構造の結晶粒が形成されるため、工程（ｄ）において熱処理時の結晶成長温度を下げることできるなど、熱処理時の結晶化を容易に行うことが可能となる。
【００１２】
したがって、強誘電体特性の劣化を抑制させることができ、熱処理時の結晶成長温度に限界のあるニッケルシリサイド（ＮｉＳｉ）層を有する微細なＣＭＯＳ回路に混載可能な強誘電体キャパシタを製造することができる。
【００１３】
さらに、前記工程（ｂ）では、前記基板の温度を４７０℃以下として前記強誘電体膜を形成させることが好ましい。この場合、非強誘電性成分となるパイロクロア相の生成を防ぐことができるため、偏析による大きな表面凹凸や膜ムラの発生を抑制しつつ、強誘電性成分となるペロブスカイト構造の結晶粒を成長させることができる。これにより、結晶性に優れ、十分な残留分極特性を有する強誘電体膜を形成することが可能となる。
【００１４】
また、前記工程（ｄ）では、酸化性ガスまたは不活性ガスを含む雰囲気下において、４００℃以上５００℃以下で前記基板を加熱することが好ましい。これにより、グレインサイズが直径１００ｎｍ以上３００ｎｍ以下となる十分な大きさの結晶粒が形成されるため、十分な残留分極値を示す強誘電体膜を得ることができる。さらに、強誘電体膜の成膜から熱処理までの結晶化プロセスを５００℃以下で行っているため、ニッケルシリサイド（ＮｉＳｉ）層を有する微細なＣＭＯＳ回路を用いた場合においても、トランジスタの高抵抗化などを引き起こすことなく、強誘電体キャパシタを微細なＣＭＯＳ回路に混載することが可能となる。
【００１５】
また、前記強誘電体膜がＢｉ4-x+yＡｘＴｉ3Ｏ12（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ及びＶからなる群から選ばれた元素であり、０＜ｘ＜２、−（４−ｘ）×０．１≦ｙ≦（４−ｘ）×０．１である）であれば、優れた残留分極特性を有する強誘電体膜が得られるため好ましく、ビスマスチタネート（Ｂｉ4Ｔｉ3Ｏ12：ＢＩＴ）であれば特に好ましい。
【００１６】
また、前記工程（ｂ）で形成される前記強誘電体膜中の炭素濃度が８×１０18ｃｍ-3以下であれば好ましい。
【００１７】
また、本発明の強誘電体キャパシタの第２の製造方法は、基板の上方に第１の下部電極を形成する工程（ａ）と、前記第１の下部電極を露出させる溝が設けられた層間絶縁膜を前記基板の上または上方に形成する工程（ｂ）と、前記溝の内壁上に第２の下部電極を形成する工程（ｃ）と、前記第１の下部電極および前記第２の下部電極の上に前記溝の内壁に沿った形状の強誘電体膜を、前記基板の温度を４３０℃以上とする有機金属化学気相堆積法により形成する工程（ｄ）と、前記強誘電体膜の上に前記上部電極を形成する工程（ｅ）と、前記強誘電体膜を熱処理により結晶化させる工程（ｆ）とを備えている。
【００１８】
この方法により、本発明の第１の製造方法と同様な効果が得られるため、強誘電体膜の特性の劣化を抑制させることができ、微細なＣＭＯＳ回路に混載可能な強誘電体キャパシタを製造することができる。
【００１９】
また、本発明の強誘電体キャパシタの第２の製造方法によれば、溝の内部に設けられた立体構造を有する強誘電体キャパシタを形成することができる。立体構造を有する強誘電体キャパシタは、平面構造のキャパシタに比べ、蓄積電荷量を大きくしつつ投影面積を小さくすることができるため、強誘電体メモリに用いた場合、当該強誘電体メモリのセル面積を縮小することが可能となる。
【００２０】
また、前記工程（ｄ）では、圧力を１．３×１０-1Ｐａ以上１．０×１０5Ｐａ以下の範囲として前記強誘電体膜を形成すると、段差被覆性が高くなるため好ましい。これにより、ホールやトレンチのようなアスペクト比の高い形状を備えた強誘電体キャパシタである場合も、膜厚のばらつきが少ない強誘電体膜を有する強誘電体キャパシタを製造することができる。
【００２１】
また、本発明の強誘電体メモリの第１の製造方法は、下部電極、強誘電体膜、および上部電極を有する強誘電体キャパシタと、ソース領域、ドレイン領域、およびシリサイド層を有するトランジスタとを有するメモリセルを備えた強誘電体メモリの製造方法であって、前記基板内に、前記ソース領域および前記ドレイン領域を形成する工程（ａ）と、前記工程（ａ）の後に、前記ソース領域および前記ドレイン領域の上に前記シリサイド層を形成する工程（ｂ）と、前記ソース領域および前記ドレイン領域のいずれか一方に接続される前記下部電極を前記基板の上または上方に形成する工程（ｃ）と、前記基板の温度を４３０℃以上とする有機金属化学気相堆積法により前記下部電極の上に前記強誘電体膜を形成する工程（ｄ）と、前記強誘電体膜の上に前記上部電極を形成する工程（ｅ）と、前記強誘電体膜を熱処理により結晶化させる工程（ｆ）とを備えている。なお、前記シリサイド層が均一な相のニッケルシリサイドからなることが好ましい。
【００２２】
この方法によれば、基板を高温で加熱する際に懸念されるトランジスタの高抵抗化を抑制することができるため、ニッケルシリサイド（ＮｉＳｉ）層を有する微細なＣＭＯＳ回路に強誘電体キャパシタを混載することが可能となる。これにより、十分なトランジスタの特性と強誘電体性を有する強誘電体メモリを製造することができる。
【００２３】
さらに、本発明の強誘電体メモリの第２の製造方法は、第１の下部電極、第２の下部電極、強誘電体膜、および上部電極を有する強誘電体キャパシタと、ソース領域、ドレイン領域、およびシリサイド層を有するトランジスタとを有するメモリセルを備えた強誘電体メモリの製造方法であって、前記基板内に、前記ソース領域および前記ドレイン領域を形成する工程（ａ）と、前記工程（ａ）の後に、前記ソース領域および前記ドレイン領域の上に前記シリサイド層を形成する工程（ｂ）と、前記ソース領域および前記ドレイン領域のいずれか一方に接続される前記下部電極を前記基板の上または上方に形成する工程（ｃ）と、前記第１の下部電極を露出させる溝が設けられた層間絶縁膜を前記基板の上または上方に形成する工程（ｄ）と、前記溝の内壁上に前記第２の下部電極を形成する工程（ｅ）と、前記第１の下部電極および前記第２の下部電極の上に前記溝の内壁に沿った形状の前記強誘電体膜を、前記基板の温度を４３０℃以上とする有機金属化学気相堆積法により形成する工程（ｆ）と、前記強誘電体膜の上に前記上部電極を形成する工程（ｇ）と、前記強誘電体膜を熱処理により結晶化させる工程（ｈ）とを備えている。なお、前記シリサイド層が均一な相のニッケルシリサイドからなることが好ましい。
【００２４】
この方法によれば、第１の製造方法と同様な効果が得られ、トランジスタの特性の劣化を抑制しつつ強誘電体メモリを製造することができる。さらに、立体構造を有する強誘電体キャパシタを形成することができるため、強誘電体メモリのセル面積を縮小することができる。これにより、微細化された強誘電体メモリを製造することが可能となる。
【００２５】
また、本発明の強誘電体メモリは、基板内に形成されたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域の上にシリサイド層とを有するトランジスタと、前記基板の上方に形成された下部電極と、前記下部電極の上に形成された強誘電体膜と、前記強誘電体膜の上に形成された上部電極とを有する強誘電体キャパシタとを有する
メモリセルを備えている。なお、前記シリサイド層が均一な相のニッケルシリサイドからなることが好ましい。
【００２６】
本発明の強誘電体メモリによれば、十分な残留分極特性を有する強誘電体膜を備えているため、高速で書き込みや読み出しが可能な不揮発性メモリを実用化することができる。
【発明の効果】
【００２７】
本発明の強誘電体キャパシタの製造方法によれば、強誘電体膜の特性の劣化を抑制させることができ、且つ、微細なＣＭＯＳ回路に混載可能な強誘電体キャパシタを製造することができる。さらには、立体構造を有する強誘電体キャパシタを形成することができるため、微細化された強誘電体メモリを製造することができる。また、本発明の強誘電体メモリは、高速で動作可能な不揮発性メモリを実用化することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る強誘電体キャパシタを示す断面図である。
【００３０】
図１に示すように、本実施形態の強誘電体キャパシタは、例えばシリコンからなる基板１００と、基板１００上に形成され、例えば酸化シリコンからなる層間絶縁膜１０１と、層間絶縁膜１０１上に形成され、例えば酸化チタンからなる密着層１０２と、密着層１０２上に形成され、例えば白金からなる下部電極１０３と、下部電極１０３上に形成された強誘電体膜１０４と、強誘電体膜１０４上に形成され、例えば白金からなる上部電極１０６とを備えている。
【００３１】
本実施形態の強誘電体キャパシタでは、強誘電体膜１０４の材料として、ビスマスチタネート（Ｂｉ4Ｔｉ3Ｏ12：ＢＩＴ）を用いている。ＢＩＴは、異方性の強い層状ペロブスカイト構造を有する強誘電体である。なお、ＢＩＴ以外に、Ｂｉ4-x+yＡｘＴｉ3Ｏ12（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ及びＶからなる群から選ばれた元素であり、０＜ｘ＜２、−（４−ｘ）×０．１≦ｙ≦（４−ｘ）×０．１である）で示されるランタノイドや遷移金属元素を含む化合物を用いてもよい。
【００３２】
次に、本実施形態に係る強誘電体キャパシタの製造方法について説明する。図２（ａ）〜（ｆ）は、本発明の第１の実施形態に係る強誘電体キャパシタの製造方法を示す断面図である。
【００３３】
まず、図２（ａ）に示すように、プラズマＣＶＤ法により、シリコンなどからなる基板１００上に膜厚が２００ｎｍの酸化シリコンなどからなる層間絶縁膜１０１を形成する。次に、スパッタ法により、層間絶縁膜１０１上に膜厚が５０ｎｍの酸化チタンなどからなる密着層１０２を形成し、さらに、密着層１０２の上に白金からなる下部電極１０３を形成する。
【００３４】
続いて、図２（ｂ）に示すように、ＭＯＣＶＤ法により、下部電極１０３の上にＢＩＴからなる強誘電体膜１０４を形成する。この際、Ｂｉ原料にトリメトキシジメチルジプロポキシビスマス、Ｔｉ原料にテトラメトキシジメチルジプロポキシチタンからなる有機金属前駆体を用い、それぞれエチルシクロヘキサンの溶媒に溶かした溶液を準備する。ＭＯＣＶＤ法により、準備した溶液を気化器にてミスト化し、３００℃程度に昇温された気化管部でガス化する。さらに、ガス化された原料は、酸素ガスと合流した状態で、基板が４３０℃以上４７０℃以下の温度でサセプタ上に保持されている成膜室に導入され、下部電極１０３の上に蒸着されて成膜が行われる。このとき、強誘電体膜１０４中の炭素化合物１０５が気相中に放出される。
【００３５】
ここで、本実施形態に製造方法においては、成膜時の成膜室における圧力が、１．３×１０-1Ｐａ以上、且つ、１．０×１０5Ｐａ以下の範囲であると、強誘電体膜１０４の段差被覆性が高くなるため好ましい。
【００３６】
次に、図２（ｃ）に示すように、スパッタ法により、強誘電体膜１０４上に白金からなる上部電極１０６を形成する。ここで、本実施形態では、下部電極１０３と上部電極１０６に貴金属の白金を用いているが、イリジウムなどを用いてもよい。また、金属酸化物の電極を用いてもよく、酸化イリジウム、酸化ルテニウムあるいは酸化ストロンチウムルテニウムなどを用いてもよい。
【００３７】
その後、図２（ｄ）に示すように、上部電極１０６の上にレジスト１０７を形成し、リソグラフィーによりパターンを形成する。次いで、図２（ｅ）に示すように、レジスト１０７をマスクとして上部電極１０６および強誘電体膜１０４をエッチングし、その後、レジストを除去する。
【００３８】
さらに、図２（ｆ）に示すように、酸素雰囲気下で熱処理を行い、強誘電体膜１０４の結晶粒を成長させることによって、図１に示す本実施形態の強誘電体キャパシタが形成される。ここで、熱処理は、ランプ加熱方式のラピッドサーマルアニーリング（ＲＴＡ）により行い、レート２℃／秒で急速に昇温し、５００℃にて１分間保持する。なお、熱処理は、酸素性ガスおよび不活性ガスの少なくとも１つの雰囲気下で、４００℃以上５００℃以下の温度範囲で基板を加熱して行うことが好ましい。また、熱処理の工程は、上部電極を形成する工程の前に行ってもよい。以上の方法により、本実施形態の強誘電体キャパシタを作製することができる。
【００３９】
本実施形態の製造方法の大きな特徴は、図２（ｂ）に示すＢＩＴ膜の成膜時に、基板温度を４３０℃以上４７０℃以下としたことにある。以下に、本願発明者らが行った測定に基づいて、成膜時における基板温度を４３０℃以上４７０℃以下とした理由について図３、図４、および図５を用いて説明する。
【００４０】
図３は、成膜時の基板温度が４００℃および４３０℃以上４７０℃以下におけるＢＩＴ膜中の残留炭素濃度を示す図である。残留炭素濃度は、熱処理前と熱処理後のそれぞれの数値を示している。熱処理前の残留炭素濃度に注目すると、基板温度が本実施形態の４３０℃以上４７０℃以下では、残留炭素濃度は８×１０18ｃｍ-3以下であり、基板温度が４００℃の場合と比べ、７分の１以上低くなっている。これは、成膜時の基板温度が高い程、ＢＩＴ膜から気相中に放出される炭素化合物の量が多くなるためと考えられる。したがって、ＢＩＴ成膜時の基板温度を少なくとも４３０℃以上とすることで、炭素化合物１０５に結晶成長を阻害されることなくＢＩＴ膜を結晶化させることができる。さらに基板温度を４３０℃以上とした場合、熱処理前の状態でも、ＢＩＴ膜の一部に直径２０ｎｍ以上１００ｎｍ以下のペロブスカイト構造の結晶粒が見られることから、熱処理時の結晶成長温度を下げることできるなど、熱処理後の結晶化が容易となっていると考えられる。また、強誘電体膜１０４中の炭素化合物１０５が低減されることにより、強誘電体膜１０４を強誘電体メモリに用いた場合、書き換えを繰り返し行った際の疲労特性や長時間データを保持した際のインプリント特性の劣化を防ぐことができると推測される。
【００４１】
一方、基板温度が４００℃の場合、炭素化合物１０５は脱離しにくく、ＢＩＴ膜中に残留してしまう。これに加え、成膜直後にはＢＩＴ膜が非晶質となっており、結晶化エネルギーが非常に大きくなっている。これらのことから、基板温度が４００℃では、熱処理による結晶成長が起こりにくく、結晶性の高いＢＩＴ膜を形成することができない。
【００４２】
図４は、基板温度を４００℃から５００℃の範囲で変化させＢＩＴ膜を形成した際の、熱処理（５００℃）後のＢＩＴ膜をＸ線回折法（ＸＲＤ）により測定した結果を示す図である。縦軸は、強誘電性成分であるペロブスカイト構造のＢＩＴ（１１１）面と非強誘電性成分であるパイロクロア構造のＢＩＴ（２２２）面との回折強度をそれぞれ示している。また、図５は、このとき得られたＢＩＴ膜を表面ＳＥＭにより実測したグレインサイズ（結晶粒の大きさ）の平均値を示す図である。
【００４３】
図４に示すように、基板温度が４５０℃付近を最高値として、４３０℃から４７０℃の範囲において、ペロブスカイト構造の結晶が観測される。基板温度が４３０℃より低いと、結晶粒が形成されにくく非晶質となるため、熱処理時の結晶成長が起こりにくくなる。その結果、ペロブスカイト構造とパイロクロア構造のいずれの結晶も十分に生成しない。一方、基板温度が４７０℃より高くなると、熱処理後の結晶粒は十分な大きさに成長するが、結晶相はペロブスカイト構造から、非強誘電性成分であるパイロクロア構造に変化しやすくなり、強誘電体として十分な特性が得られなくなる。また、強誘電性成分であるペロブスカイト相と非強誘電性成分であるパイロクロア相とが同時に生成してしまうと、膜ムラの原因となる偏析が起こる可能性がある。したがって、ＢＩＴ膜を成膜する際の基板温度を４３０℃以上４７０℃以下とすることで、ペロブスカイト構造の結晶を成長させることができ、強誘電体特性の優れたＢＩＴ膜を形成することができる。
【００４４】
さらに、図５に示すように、平均グレインサイズは基板温度の上昇に伴い増加し、４３０℃以上では、直径１００ｎｍ以上の結晶粒が成長する。したがって、本実施形態の基板温度（４３０℃以上４７０℃以下）では、直径が１００ｎｍ以上３００ｎｍ以下のグレインサイズが十分大きいＢＩＴ膜を形成することができる。
【００４５】
以上のことから、本願発明者らは、成膜時の基板温度を４３０℃以上４７０℃以下としてＢＩＴ膜を形成することとした。本実施形態の製造方法では、基板温度を従来の製造方法より低い温度にしても、強誘電体膜の特性を劣化させることなく、結晶性に優れ、グレインサイズが十分大きく、強誘電性を有するＢＩＴ膜を形成することができる。
【００４６】
また、本実施形態の製造方法では、熱処理時の温度は５００℃であり、成膜から熱処理までの結晶化プロセスを５００℃以下で行っている。これにより、プロセス温度に限界のあるＮｉＳｉ層を含む微細なＣＭＯＳ回路を用いた場合においても、トランジスタの高抵抗化などを引き起こすことなく、微細なＣＭＯＳ回路に混載することができる強誘電体キャパシタを製造することが可能となる。
【００４７】
また、図６は、本実施形態の強誘電体膜キャパシタにおける印加電界と分極量の関係（ヒステリシス特性）を示した図である。
【００４８】
図６に示すように、本実施形態の強誘電体膜キャパシタの残留分極量は、２Ｐｒ＝２０μＣ／ｃｍ2以上となっており、十分な強誘電体特性を示している。このため、強誘電体メモリに用いる場合のデータの書き込み、読み出しを安定して行うことができる。
【００４９】
なお、強誘電体膜１０４の材料として、ＢＩＴ以外のＢｉ4-x+yＡｘＴｉ3Ｏ12（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ及びＶからなる群から選ばれた元素であり、０＜ｘ＜２、−（４−ｘ）×０．１≦ｙ≦（４−ｘ）×０．１である）で示されるランタノイドや遷移金属元素を含む化合物を用いた場合においても、本実施形態で示した成膜および熱処理時の条件を用いて、強誘電体膜の特性の劣化させることなく、微細なＣＭＯＳ回路に混載可能な強誘電体キャパシタを製造することができる。
【００５０】
（第２の実施形態）
本発明の第２の実施形態として、立体構造を有する強誘電体キャパシタおよび該強誘電体キャパシタを備えた強誘電体メモリについて説明する。
【００５１】
図７は、本発明の第２の実施形態に係る立体構造を有する強誘電体キャパシタを備えた強誘電体メモリの断面図である。
【００５２】
図７に示すように、本実施形態の強誘電体メモリは、メモリセルトランジスタ部２１０と、立体構造を有する強誘電体キャパシタが複数個設けられた強誘電体キャパシタ部２１１とを備えている。
【００５３】
メモリセルトランジスタ部２１０は、シリコンなどからなる基板２００内に形成された複数のトランジスタと、メモリセルトランジスタ部２１０と強誘電体キャパシタ部２１１とを電気的に接続するコンタクトプラグ２１５と、基板２００およびトランジスタの上に形成された第１の層間絶縁膜２１７とを有している。コンタクトプラグ２１５は、バリアメタル２１６と埋め込み導体２２５とで構成されている。メモリセルトランジスタ部２１０に設けられた各トランジスタは、ソース領域およびドレイン領域と、基板２００上に形成され、ソース領域もしくはドレイン領域に接続されるコンタクト領域２１２と、基板２００上に設けられた酸化シリコンなどからなるゲート酸化膜の上に形成されたゲート電極２１３と、ゲート電極２１３およびコンタクト領域２１２の上にそれぞれ形成されたシリサイド層２１４ａ、２１４ｂとを有している。なお、コンタクト領域２１２がなく、ソース領域およびドレイン領域の上に、シリサイド層２１４ａ、２１４ｂが設けられていてもよい。また、シリサイド層２１４ａ、２１４ｂは例えばニッケルシリサイド（ＮｉＳｉ）からなっている。
【００５４】
一方、本実施形態の強誘電体キャパシタ部２１１は、第１の層間絶縁膜２１７の上方に形成され、複数の溝が形成された第２の層間絶縁膜２２０と、第２の層間絶縁膜２２０に形成された溝の内壁に沿って設けられた複数の強誘電体キャパシタとを有している。
【００５５】
強誘電体キャパシタ部２１１に設けられた各強誘電体キャパシタは、具体的には、第１の層間絶縁膜２１７の上方に形成され例えばチタンアルミナイトライド（ＴｉＡｌＮ）などからなる導電性バリア層２１８と、導電性バリア層２１８上に設けられるとともに第２の層間絶縁膜２２０に形成された溝の底部に配置された第１の下部電極２１９と、溝の底部で第１の下部電極２１９に接し、溝の側壁上に形成された第２の下部電極２２１と、少なくとも溝内に形成され、第１の下部電極２１９および第２の下部電極２２１との上に設けられ、例えばＢＩＴからなる強誘電体膜２２２と、強誘電体膜２２２上に形成された上部電極２２３と、上部電極２２３の上に形成された第３の層間絶縁膜２２４とを備えている。
【００５６】
次に、本実施形態の立体構造を有する強誘電体キャパシタおよび該強誘電体キャパシタを備えた強誘電体メモリの製造方法について説明する。図８（ａ）〜（ｃ）は、本発明の第２の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。
【００５７】
最初に、図８（ａ）、（ｂ）を用いて、本実施形態の強誘電体キャパシタを搭載させるメモリセルトランジスタ部２１０の製造方法について説明する。本実施形態のメモリセルトランジスタ部２１０は、一般的なＣＭＯＳプロセスで形成されたものである。
【００５８】
まず、図８（ａ）に示すように、シリコンなどからなる基板２００内にトランジスタのソース領域あるいはドレイン領域に接続されるコンタクト領域２１２を形成し、基板２００上に形成されたゲート酸化膜の上にゲート電極２１３を配置する。さらにゲート電極２１３およびコンタクト領域２１２の上に例えばニッケルシリサイドからなるシリサイド層２１４ａ、２１４ｂをそれぞれ形成する。ここで、シリサイド層２１４ａ、２１４ｂは、スパッタ法を用いてニッケルをシリコン上に成膜した後に、加熱処理による固相反応でシリサイド化することで形成される。加熱処理はラピッドサーマルアニーリング（ＲＴＡ）により行い、概ね５００℃で熱処理を施す。これにより、低抵抗で、均一な相からなるニッケルモノシリサイド層（ＮｉＳｉ層）を得ることができる。なお、これと同様の工程によって、基板２００上の別領域にＣＭＯＳ回路等を形成してもよい。
【００５９】
次に、図８（ｂ）に示すように、基板２００およびトランジスタなどの電子素子の上に第１の層間絶縁膜２１７を形成する。その後、第１の層間絶縁膜２１７にコンタクトホールを形成し、該コンタクトホールにバリアメタル２１６を被覆する。さらに、被覆されたコンタクトホールに埋め込み導体２２５を埋め込むことで、メモリセルトランジスタ部２１０と強誘電体キャパシタ部２１１との接続するコンタクトプラグ２１５を形成する。
【００６０】
続いて、図８（ｃ）を用いて、本実施形態の立体構造を有する強誘電体キャパシタ部２１１の製造方法について説明する。まず、コンタクトプラグ２１５と電気的に接続させるように、第１の層間絶縁膜２１７上に導電性バリア層２１８を形成し、その後、スパッタ法により、導電性バリア層２１８上に第１の下部電極２１９を形成する。ここで、導電性バリア層２１８の材料としては、チタンアルミナイトライドが好ましく、第１の下部電極２１９の材料としては、イリジウムまたは酸化イリジウムが好ましい。さらに、導電性バリア層２１８上に、膜厚が７００ｎｍの第２の層間絶縁膜２２０を形成し、ドライエッチングによって第１の下部電極２１９に到達するように、第２の層間絶縁膜２２０に直径３００ｎｍの溝を開口させる。次いで、ＣＶＤ法により、第２の層間絶縁膜２２０の溝の側壁および第１の下部電極２１９上に膜厚が５０ｎｍの第２の下部電極２２１を形成する。このとき、ＣＶＤ法の代わりにスパッタ法を用いてもよい。また、スパッタ法を用いた場合、スパッタ後に逆スパッタを行い、サイドウォールを形成して、ホールの側壁に電極を形成するような、リコイル型の下部電極構造を用いてもよい。また、第２の下部電極２２１の材料にはイリジウムを用いるが、プラチナ、ルテニウム、または導電性酸化物として酸化イリジウム、酸化ルテニウムを用いてもよい。
【００６１】
次に、ＭＯＣＶＤ法により、第１の下部電極２１９および第２の下部電極２２１の上に膜厚が４０ｎｍのＢＩＴからなる強誘電体膜２２２を成膜する。成膜時の条件は、第１の実施形態で示した条件と同様であり、基板温度を４３０℃以上４７０℃以下とし、強誘電体膜２２２を形成する。なお、本実施形態の強誘電体キャパシタでは、強誘電体膜２２２の材料として、ビスマスチタネート（Ｂｉ4Ｔｉ3Ｏ12：ＢＩＴ）を用いている。ＢＩＴは、異方性の強い層状ペロブスカイト構造を有する強誘電体である。また、ＢＩＴ以外に、Ｂｉ4-x+yＡｘＴｉ3Ｏ12（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ及びＶからなる群から選ばれた元素であり、０＜ｘ＜２、−（４−ｘ）×０．１≦ｙ≦（４−ｘ）×０．１である）で示されるランタノイドや遷移金属元素を含む化合物を用いてもよい。
【００６２】
続いて、ＣＶＤ法またはＡＬＤ法を用いて、強誘電体膜２２２上に膜厚が５０ｎｍの上部電極２２３を形成する。なお、上部電極２２３の材料にはイリジウムを用いるが、プラチナ、ルテニウム、または導電性酸化物として酸化イリジウム、酸化ルテニウムを用いてもよい。さらに、上部電極２２３の形成後に酸素雰囲気下において５００℃、１分の熱処理を行い、強誘電体膜２２２の結晶粒を成長させる。その後、上部電極２２３上に第３の層間絶縁膜２２４を形成し、パッシベーション工程を経て、図７に示す本実施形態の強誘電体キャパシタを備えた強誘電体メモリを得る。なお、熱処理は、酸素性ガスおよび不活性ガスの少なくとも１つの雰囲気下で、４００℃以上５００℃以下の温度範囲で基板を加熱して行うことが好ましい。また、熱処理の工程は、上部電極を形成する工程の前に行ってもよい。以上の方法により、本実施形態の立体構造を有する強誘電体キャパシタおよび該強誘電体キャパシタを備えた強誘電体メモリを作製することができる。
【００６３】
本実施形態の製造方法の大きな特徴は、第１の実施形態の製造方法と同様に、図８（ｃ）に示す強誘電体の成膜から熱処理までの結晶化プロセスを５００℃以下で行っていることにある。一般的に、ＮｉＳｉ層を有するトランジスタに対して、熱処理の工程において５００℃を超えるような温度をかけると、ＮｉＳｉがＮｉＳｉ2へ相転移することによるトランジスタの高抵抗化が引き起こされたり、ニッケル原子がシリコン中の欠陥などを介して再拡散するおそれがあり、トランジスタの素子特性が劣化してしまう。したがって、本実施形態の製造方法では、強誘電体キャパシタの成膜および熱処理の工程を少なくとも５００℃以下で行うことにより、ＮｉＳｉ層を有するトランジスタ部に強誘電体キャパシタを混載することが可能となり、正常な動作が保障される強誘電体メモリを製造することができる。また、第１の実施形態の製造方法と同様に、成膜時の基板温度を４３０℃以上４７０℃以下とすることで、本実施形態の立体構造を有する強誘電体キャパシタは、強誘電体膜の結晶性が高く、優れた強誘電体性を示すことができる。
【００６４】
図９は、本実施形態の製造方法において、メモリセルトランジスタ部２１０に強誘電体キャパシタ部２１１を搭載させる工程の前後におけるニッケルシリサイドのシート抵抗値をそれぞれ示す図である。このとき、ニッケルシリサイドの細線幅は６５ｎｍ、膜厚は３０ｎｍである。図９に示すように、キャパシタ形成前は７．９Ω／ｓｑ、キャパシタ形成後は７．７Ω／ｓｑとなっており、ニッケルシリサイドのシート抵抗値はほとんど変化していない。このように、本実施形態の製造方法では、成膜および熱処理の工程を全て５００℃以下で行うことにより、トランジスタの高抵抗化を引き起こすことなく強誘電体キャパシタを製造することが可能となる。
【００６５】
また、本実施形態の製造方法においては、成膜時の成膜室における圧力が、１．３×１０-1Ｐａ以上、且つ、１．０×１０5Ｐａ以下の範囲であると段差被覆性が高くなるため特に好ましい。成膜室における圧力を上記の範囲にすることで、本実施形態の強誘電体キャパシタのように、ホールやトレンチのようなアスペクト比の高い形状を備えた強誘電体キャパシタである場合も、膜厚のばらつきが少ない強誘電体膜を有する強誘電体キャパシタを製造することができる。
【００６６】
また、形成された強誘電体膜中の炭素濃度が８×１０18ｃｍ-3以下であれば好ましい。
【００６７】
なお、強誘電体膜１０４の材料として、ＢＩＴ以外のＢｉ4-x+yＡｘＴｉ3Ｏ12（ただしＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ及びＶからなる群から選ばれた元素であり、０＜ｘ＜２、−（４−ｘ）×０．１≦ｙ≦（４−ｘ）×０．１である）で示されるランタノイドや遷移金属元素を含む化合物を用いた場合においても、本実施形態で示した成膜および熱処理時の条件を用いて、十分な強誘電体性を示す立体構造を有する強誘電体キャパシタを製造することができる。
【００６８】
また、本実施形態の強誘電体キャパシタは立体構造を有しているため、平面構造のキャパシタに比べ、蓄積電荷量を大きくしつつ投影面積を小さくすることができ、強誘電体メモリのセル面積を低減することが可能となる。これにより、微細化された強誘電体メモリを製造することができる。
【００６９】
以上のように、有機金属化学気相堆積法（ＭＯＣＶＤ法）を用い、ビスマスチタネート（Ｂｉ4Ｔｉ3Ｏ12）からなる強誘電体材料を少なくとも５００℃以下の低温で結晶化させることにより、強誘電体膜の特性を劣化させることなく、ニッケルシリサイド（ＮｉＳｉ）層を有するＣＭＯＳ回路上に混載可能な立体構造を有する強誘電体キャパシタおよび該強誘電体キャパシタを備えた強誘電体メモリを製造することができる。
【産業上の利用可能性】
【００７０】
本発明の強誘電体キャパシタの製造方法、強誘電体メモリおよびその製造方法は、例えば細線幅６５ｎｍなどの微細なＣＭＯＳ回路を有する強誘電体メモリの実現に有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態に係る強誘電体キャパシタの構造を示す断面図である。
【図２】（ａ）〜（ｆ）は、第１の実施形態に係る強誘電体キャパシタの製造方法を示す断面図である。
【図３】第１の実施形態に係る強誘電体キャパシタにおいて、ＢＩＴの成膜時における基板温度とＢＩＴ膜中の残留炭素濃度を示す図である
【図４】ＢＩＴの成膜時における基板温度と熱処理後のＢＩＴ膜におけるＸＲＤ回折強度（ＢＩＴペロブスカイト（１１１）面とＢＩＴパイロクロア（２２２）面）との関係を示す図である。
【図５】ＢＩＴの成膜時における基板温度と熱処理後のＢＩＴ膜におけるグレインサイズの平均値との関係を示す図である。
【図６】第１の実施形態の強誘電体膜キャパシタにおける印加電界と分極量の関係（ヒステリシス特性）を示した図である。
【図７】本発明の第２の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの構造を示す断面図である。
【図８】（ａ）〜（ｃ）は、第２の実施形態に係る強誘電体キャパシタおよび該強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す図である。
【図９】第２の実施形態の強誘電体キャパシタにおいて、強誘電体キャパシタをメモリセルトランジスタに搭載させる工程の前後におけるニッケルシリサイドのシート抵抗値を示す図である。
【符号の説明】
【００７２】
１００      基板
１０１      層間絶縁膜
１０２      密着層
１０３      下部電極
１０４      強誘電体膜
１０５      炭素化合物
１０６      上部電極
１０７      レジスト
２００      基板
２１０      メモリセルトランジスタ部
２１１      強誘電体キャパシタ部
２１２      コンタクト領域
２１３      ゲート電極
２１４ａ、２１４ｂ    シリサイド層
２１５      コンタクトプラグ
２１６      バリアメタル
２１７      第１の層間絶縁膜
２１８      導電性バリア層
２１９      第１の下部電極
２２０      第２の層間絶縁膜
２２１      第２の下部電極
２２２      強誘電体膜
２２３      上部電極
２２４      第３の層間絶縁膜
２２５      埋め込み導体
【図１】
2007317730.tif 000003
【図２】
2007317730.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007317730.tif 000008
【図７】
2007317730.tif 000009
【図８】
2007317730.tif 000010
【図９】
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