(57)【要約】【課題】２つのＡ／Ｄ変換部の一方でＡ／Ｄ変換処理を実行中に、他方で実行されるサンプルホールド処理において、消費電流を低減することが可能なＡ／Ｄ変換装置を提供する。【解決手段】Ａ／Ｄ変換回路２，３の演算増幅器２ｄ、３ｄに、コンデンサ２ｅ，３ｅへホールド電圧ＶＳＨ１，ＶＳＨ２を充放電するための電流を調節する調節部を設け、この調節部により、サンプルホールド処理時間の最大値がＡ／Ｄ変換処理の実行時間と略一致するように、上記充放電電流を調節する。【選択図】図１
2007288609.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号に変換すべき複数のアナログ電圧から、任意のアナログ電圧を選択して出力する選択部と、
前記選択回路の後段に並列に接続され、それぞれ、演算増幅器と、その演算増幅器の出力に接続されたコンデンサとを備え、入力されるアナログ電圧を前記コンデンサにサンプルホールドするときには、前記演算増幅器が前記コンデンサのホールド電圧と前記アナログ電圧との差動増幅出力を出力する差動増幅器として機能し、前記コンデンサにホールドされたアナログ電圧をデジタル信号に変換するときには、前記演算増幅器が前記コンデンサのホールド電圧と変換比較電圧との比較結果を出力する比較器として機能する、同一の構成を有する第１及び第２のＡ／Ｄ変換部と、
前記第１及び第２のＡ／Ｄ変換部の一方がサンプルホールド処理を行うとき、他方がＡ／Ｄ変換処理を行うように、前記第１及び第２のＡ／Ｄ変換部を制御する制御部とを備えたＡ／Ｄ変換装置であって、
前記第１及び第２のＡ／Ｄ変換部の一方において、前記サンプルホールド処理が実行されるとき、そのサンプルホールド処理時間の最大値が、前記第１及び第２のＡ／Ｄ変換部の他方において実行されるＡ／Ｄ変換処理の実行時間に略一致するように、前記第１及び第２のＡ／Ｄ変換部の演算増幅器に、前記コンデンサへホールド電圧を充電する電流を調節する調節部を設けたことを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記演算増幅器は、定電流回路を有し、当該定電流回路が発生する定電流を用いて前記演算増幅器内を流れる電流を規定するものであり、前記調節部は、前記定電流回路の発生電流を調節するものであることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記調節部は、
前記定電流回路が定電流を発生する電流経路に接続可能に設けられ、当該電流経路に接続される個数によって前記定電流を変化させる複数の電流可変素子と、
前記複数の電流可変素子の内、前記電流経路に接続すべき電流可変素子の数を変更する変更部とを備えることを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項４】
前記変更部は、
前記電流経路に接続すべき電流可変素子の数を記憶した記憶素子と、
当該記憶素子の記憶した数に従って、該当する数の電流可変素子を前記電流経路に接続する接続素子とを備えることを特徴とする請求項３に記載のＡ／Ｄ変換装置。
【請求項５】
前記電流可変素子は、トランジスタと抵抗との少なくとも一方であることを特徴とする請求項３又は請求項４に記載のＡ／Ｄ変換装置。
【請求項６】
前記演算増幅器は、２つの入力電圧の入力部として、対をなす半導体スイッチを有し、当該２個の半導体スイッチをそれぞれ流れる電流の合計電流値を所定電流値に制限する電流制限回路を有し、前記調節部は、前記電流制限回路によって制限される所定電流値を調節するものであることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項７】
前記調節部は、
前記電流制限回路が所定電流値の電流を発生する電流経路に接続可能に設けられ、当該電流経路に接続される個数に応じて前記所定電流値を変化させる複数の電流可変素子と、
前記複数の電流可変素子の内、前記電流経路に接続すべき電流可変素子の数を変更する変更部とを備えることを特徴とする請求項６に記載のＡ／Ｄ変換装置。
【請求項８】
前記変更部は、
前記電流経路に接続すべき電流可変素子の数を記憶した記憶素子と、
当該記憶素子の記憶した数に従って、該当する数の電流可変素子を前記電流経路に接続する接続素子とを備えることを特徴とする請求項７に記載のＡ／Ｄ変換装置。
【請求項９】
前記電流可変素子は、トランジスタであることを特徴とする請求項７又は請求項８に記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のアナログ入力電圧の中から順次選択されるアナログ入力電圧をＡ／Ｄ変換するＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
従来、この種の逐次比較型Ａ／Ｄ変換装置として、例えば特許文献１に示すものが知られている。この特許文献１に記載のＡ／Ｄ変換装置について、図５に基づいて説明する。
【０００３】
図５に示す逐次比較型Ａ／Ｄ変換装置は、３種類のアナログ入力電圧ＡＩＮ１，ＡＩＮ２，ＡＩＮ３を順次Ａ／Ｄ変換するため、アナログ入力電圧ＡＩＮ１〜ＡＩＮ３から１つのアナログ入力電圧を選択するマルチプレクサ１を有している。
【０００４】
マルチプレクサ１は、アナログ入力電圧ＡＩＮ１〜ＡＩＮ３に対応するスイッチ１ａ〜３ａを備える。制御回路５からの制御信号により、スイッチ１ａ〜３ａの内の１つが選択されてオンすることにより、マルチプレクサ１は、オンされたスイッチに対応するアナログ入力電圧を出力電圧ＶＡとして出力する。
【０００５】
マルチプレクサ１の出力側には、同一構成を有する第１のＡ／Ｄ変換回路２と第２のＡ／Ｄ変換回路３が接続されている。従って、以下、第１のＡ／Ｄ変換回路２の構成を中心に説明する。
【０００６】
第１のＡ／Ｄ変換回路２は、スイッチ２ａ，２ｂ，２ｃ、演算増幅器２ｄ、及びコンデンサ２ｅを有する。スイッチ２ａ，２ｃは、マルチプレクサ１の出力電圧ＶＡをコンデンサ２ｅにサンプルホールドするためのスイッチである。コンデンサ２ｅは、演算増幅器２ｄの反転入力端子（−）とアースとの間に接続され、かつスイッチ２ｃを介して、演算増幅器２ｄの出力に接続されている。また、スイッチ２ｂは、Ｄ／Ａ変換器７の出力側と演算増幅器２ｄの非反転入力端子（＋）との導通路をオン／オフするＡ／Ｄ変換処理用のスイッチである。
【０００７】
第１のＡ／Ｄ変換回路２の演算増幅器２ｄの出力側及び第２のＡ／Ｄ変換回路３の演算増幅器３ｄの出力側には、選択回路４と制御回路５が接続されている。さらに制御回路５には、逐次比較レジスタ６が接続されている。選択回路４は、制御回路５からの制御信号ＣＳにより演算増幅器２ｄと演算増幅器３ｄの出力のいずれか一方を選択するもので、ＡＮＤゲート４ａ，４ｂ、インバータ４ｃ、及びＯＲゲート４ｄで構成されている。
【０００８】
制御回路５は、上述した各スイッチをオン／オフ制御するほか、選択信号ＣＳにより選択回路４を制御して、演算増幅器２ｄと演算増幅器３ｄの出力のいずれか一方を取り込み、その出力に基づいて逐次比較レジスタ６の設定値を更新する。逐次比較レジスタ６は、Ｎビットのセット・リセット型フリップフロップ回路から構成され、そのデジタル出力（Ｎビット）がＡ／Ｄ変換装置の出力となると共に、Ｄ／Ａ変換器７へ供給される。Ｄ／Ａ変換器７は、基準電圧ＶＲを参照しつつ、逐次比較レジスタ６から出力されたデジタル出力をアナログ比較電圧ＶＤに変換し、スイッチ２ｂまたは３ｂへ供給する。
【０００９】
次に、上述の構成を有する逐次比較型Ａ／Ｄ変換装置の動作を説明する。まず、制御回路５からの選択信号ＣＳにより、選択回路４は第１のＡ／Ｄ変換回路２を選択したとする。これと同時に、制御回路５からの制御信号により、マルチプレクサ１のスイッチ１ａがオンされると共に、第１のＡ／Ｄ変換回路２のスイッチ２ａ及びスイッチ２ｃをオンしたとする。これにより、演算増幅器２ｄがコンデンサ２ｅのホールド電圧ＶＳＨ１とアナログ入力電圧Ａ１Ｎ１との差動増幅出力を出力する差動増幅器として機能する。すなわち、コンデンサ２ｅのホールド電圧ＶＳＨ１がアナログ入力電圧Ａ１Ｎ１と一致するまで、演算増幅器２ｄが差動増幅出力を出力するようになる。
【００１０】
その結果、第１のＡ／Ｄ変換回路２において、アナログ入力電圧ＡＩＮ１の電圧値ＶＡがホールド電圧ＶＳＨ１としてサンプリングされる。このサンプルホールド処理を終えた後に、次のＡ／Ｄ変換処理を行うべくスイッチ１ａ，２ａ，２ｃをオフし、スイッチ２ｂをオンする。続いて、制御回路５からの制御信号により、逐次比較レジスタ６のＭＳＢを“１”に、他のビットを“０”に設定する。この逐次比較レジスタ６に設定された各ビットのデジタル出力は、逐次比較レジスタ６のＮビットに対応したＤ／Ａ変換器７へ供給される。
【００１１】
Ｄ／Ａ変換器７では、逐次比較レジスタ６からのデジタル出力をアナログ比較電圧ＶＤに変換して出力する。このアナログ比較電圧ＶＤは、スイッチ２ｂを介して演算増幅器２ｄの非反転入力端子（+）に導かれる。演算増幅器２ｄの反転入力端子（−）には、コンデンサ２ｅのホールド電圧ＶＳＨ１が与えられている。この場合、スイッチ２ｃがオフされているので、演算増幅器２ｄは、比較器として機能し、アナログ比較電圧ＶＤとのホールド電圧ＶＳＨ１との大小関係の比較結果を出力する。
【００１２】
この比較結果は制御回路５へ伝えられ、例えばホールド電圧ＶＳＨ１とアナログ比較電圧ＶＤとの大小比較結果がＶＳＨ１＞ＶＤであるならば、制御回路５は逐次比較レジスタ６のＭＳＢを“１”に保った状態を維持し、２ｎｄ−ＭＳＢ（第２ビット）を“１”に設定する。また、大小比較結果がＶＳＨ１＜ＶＤであるならば、制御回路５は逐次比較レジスタ６のＭＳＢを“０”にして２ｎｄ−ＭＳＢを“１”に設定する。
【００１３】
この更新された逐次比較レジスタ６のデジタル出力に対応して、Ｄ／Ａ変換器７の出力電圧であるアナログ比較電圧ＶＤが変化し、再度、演算増幅器２ｄは、変化したアナログ比較電圧ＶＤとサンプルホールド電圧ＶＳＨ１とを比較する。以降、ＮビットのＬＳＢの比較結果が逐次比較レジスタ６に設定されるまで、上述した比較・変換処理が繰り返し実行される。この結果、決定した逐次比較レジスタ６のＮビットのデジタル出力が、コンデンサ２ｅにサンプルホールドされたアナログ入力電圧ＡＩＮ１のアナログ電圧に相当するＡ／Ｄ変換処理結果となる。
【００１４】
上述のアナログ入力電圧ＡＩＮ１に対するＡ／Ｄ変換処理を実行中に、次のアナログ入力電圧ＡＩＮ２のＡ／Ｄ変換処理の準備を行うため、制御回路５は、アナログ入力電圧ＡＩＮ２を第２のＡ／Ｄ変換回路３のコンデンサ３ｅにサンプルホールドするための処理を実行する。具体的には、マルチプレクサ１のスイッチ１ｂ、第２のＡ／Ｄ変換回路３のスイッチ３ａ，３ｃを選択してオン状態にする。その結果、アナログ入力電圧ＡＩＮ２がマルチプレクサ１の出力電圧ＶＡとなり、スイッチ３ａ、演算増幅器３ｄ及びスイッチ３ｃを介してコンデンサ３ｅに充電されため、第２のＡ／Ｄ変換回路３におけるサンプルホールド電圧ＶＳＨ２が発生する。このように、従来のＡ／Ｄ変換装置では、アナログ入力電圧ＡＩＮ１に対するＡ／Ｄ変換処理の実行中において、次にＡ／Ｄ変換処理を行うべきアナログ入力電圧ＡＩＮ２のサンプルホールド処理が行われる。
【００１５】
そして、アナログ入力電圧ＡＩＮ１に対するＡ／Ｄ変換処理を終えた時点で、制御回路５は、選択信号ＣＳにより選択回路４を第２のＡ／Ｄ変換回路３側に切り換える。このようにして、アナログ入力電圧ＡＩＮ１に対するＡ／Ｄ変換処理を終えると直ちに、アナログ入力電圧ＡＩＮ２に対するＡ／Ｄ変換処理を第２のＡ／Ｄ変換回路３を使用して開始する。同様に、アナログ入力電圧ＡＩＮ２に対するＡ／Ｄ変換処理の実行中に、次にＡ／Ｄ変換処理を実行すべきアナログ入力電圧ＡＩＮ３に対するサンプルホールド処理が第１のＡ／Ｄ変換回路２で行われる。そして、このアナログ入力電圧ＡＩＮ３に対するＡ／Ｄ変換処理が終了した時点で、３種類のアナログ入力電圧ＡＩＮ１〜ＡＩＮ３に対するそれぞれ１回分のＡ／Ｄ変換が終了したことになる。
【００１６】
このように、従来のＡ／Ｄ変換装置では、Ａ／Ｄ変換すべき複数のアナログ入力電圧を順次Ａ／Ｄ変換するに際し、１つのアナログ入力電圧に対するＡ／Ｄ変換処理を行っている間に、次にＡ／Ｄ変換処理すべきアナログ入力電圧のサンプルホール処理を実行する。このため、１つのアナログ入力電圧のＡ／Ｄ変換処理を終えた時点で、直ちに、次のアナログ入力電圧に対するＡ／Ｄ変換処理へ移行することができる。従って、サンプルホールド処理に要する時間を見かけ上無くすことができ、複数のアナログ入力電圧に対する１回分のＡ／Ｄ変換時間を短縮することができる。
【特許文献１】特開平８−１４９００７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来のＡ／Ｄ変換装置においては、アナログ入力電圧をサンプルホールドする処理時間については何ら考慮されていない。例えば、Ａ／Ｄ変換後のデジタル出力として、多数ビットのデータが求められる場合、図６に示すように、Ａ／Ｄ変換処理に要する時間に対して、サンプルホールド処理に要する時間が著しく短くなることが考えられる。
【００１８】
この場合、過剰な高電流を用いて、コンデンサ２ｅ，３ｅにホールド電圧を充電していることになり、消費電力が増加するとの問題が生じる。
【００１９】
本発明は、このような点を鑑みてなされたもので、一方のＡ／Ｄ変換部でＡ／Ｄ変換処理を実行中に、他方のＡ／Ｄ変換部で並行して実施されるサンプルホールド処理において、消費電流を低減することが可能なＡ／Ｄ変換装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、請求項１に記載のＡ／Ｄ変換装置は、
デジタル信号に変換すべき複数のアナログ電圧から、任意のアナログ電圧を選択して出力する選択部と、
選択回路の後段に並列に接続され、それぞれ、演算増幅器と、その演算増幅器の出力に接続されたコンデンサとを備え、入力されるアナログ電圧をコンデンサにサンプルホールドするときには、演算増幅器がコンデンサのホールド電圧とアナログ電圧との差動増幅出力を出力する差動増幅器として機能し、コンデンサにホールドされたアナログ電圧をデジタル信号に変換するときには、演算増幅器がコンデンサのホールド電圧と変換比較電圧との比較結果を出力する比較器として機能する、同一の構成を有する第１及び第２のＡ／Ｄ変換部と、
第１及び第２のＡ／Ｄ変換部の一方がサンプルホールド処理を行うとき、他方がＡ／Ｄ変換処理を行うように、第１及び第２のＡ／Ｄ変換部を制御する制御部とを備えるものであって、
第１及び第２のＡ／Ｄ変換部の一方において、サンプルホールド処理が実行されるとき、そのサンプルホールド処理時間の最大値が、第１及び第２のＡ／Ｄ変換部の他方において実行されるＡ／Ｄ変換処理の実行時間に略一致するように、第１及び第２のＡ／Ｄ変換部の演算増幅器に、コンデンサへホールド電圧を充電する電流を調節する調節部を設けたことを特徴とする。
【００２１】
一方のＡ／Ｄ変換部におけるアナログ電圧のサンプルホールド処理は、他方のＡ／Ｄ変換部におけるＡ／Ｄ変換処理の実行終了までに終了していれば良い。従って、Ａ／Ｄ変換処理の実行時間と、サンプルホールド処理時間の最大値が略一致するように、コンデンサへホールド電圧を充電するための電流を調節することにより、その電流値を極力低減することができる。請求項１に記載のＡ／Ｄ変換装置では、コンデンサへホールド電圧を充電するための電流を調節する調節部を設けているので、この調節部により、サンプルホールド処理時間の最大値がＡ／Ｄ変換処理の実行時間と略一致するように、上記電流を調節することができ、消費電流の低減を図ることが可能になる。
【００２２】
請求項２に記載したように、演算増幅器は、定電流回路を有し、当該定電流回路が発生する定電流を用いて演算増幅器内を流れる電流を規定するものであり、調節部は、定電流回路の発生電流を調節するものであっても良い。これにより、コンデンサを充電するための電流はもちろんのこと、演算増幅器における消費電流も低減することができる。
【００２３】
この場合、調整部は、請求項３に記載のように、定電流回路が定電流を発生する電流経路に接続可能に設けられ、当該電流経路に接続される個数によって定電流を変化させる複数の電流可変素子と、複数の電流可変素子の内、電流経路に接続すべき電流可変素子の数を変更する変更部とから構成することができる。このように構成すれば、変更部によって電流経路に接続する電流可変素子の個数を変更するだけで、簡単に、定電流回路が発生する定電流を変更することができる。
【００２４】
請求項４に記載したように、変更部は、電流経路に接続すべき電流可変素子の数を記憶した記憶素子と、記憶素子の記憶した数に従って、該当する個数の電流可変素子を電流経路に接続する接続素子とから構成しても良い。これにより、Ａ／Ｄ変換装置を構成した後に、各個体に適した調整を行うことも可能になる。
【００２５】
なお、請求項５に記載したように、電流可変素子は、トランジスタと抵抗との少なくとも一方とすることができる。例えば、トランジスタについては、電流経路において、並列接続する個数を少なくするほど、電流値を減少させ、並列接続する個数を多くするほど、電流値を増加させることができる。また、抵抗については、電流経路において直列接続する個数に応じて電流値を増減することができる。
【００２６】
請求項６に記載したように、演算増幅器は、２つの入力電圧の入力部として、対をなす半導体スイッチを有し、当該２個の半導体スイッチをそれぞれ流れる電流の合計電流値を所定電流値に制限する電流制限回路を有し、調節部は、電流制限回路によって制限される所定電流値を調節するものであっても良い。このようにしても、演算増幅器内を流れる電流を調整し、ひいては、コンデンサを充電する電流値をも調整することができる。
【００２７】
請求項７〜９に関する作用効果は、上述した請求項３〜５と同様であるため、説明を省略する。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の好ましい実施形態について図面に基づいて説明する。ただし、本実施形態によるＡ／Ｄ変換装置は、その全体構成に関しては、図５に示す従来のＡ／Ｄ変換装置と同じであるため、説明を省略する。
【００２９】
本実施形態によるＡ／Ｄ変換装置では、サンプルホールド処理時間の最大値がＡ／Ｄ変換処理の実行時間と略一致するように、第1及び第２のＡ／Ｄ変換回路２，３の演算増幅器２ｄ、３ｄにおいて、コンデンサ２ｅ，３ｅへホールド電圧ＶＳＨを充電するための電流を調節する調節部を設けたことを特徴としている。従って、以下、演算増幅器２ｄ、３ｄの内部構成とともに、その調節部の構成及び作用効果について説明する。なお、演算増幅器２ｄ、３ｄは同様に構成されるため、演算増幅器２ｄを例にとって説明する。
【００３０】
図１（ａ）、（ｂ）は、演算増幅器２ｄの内部構成を示す回路図である。図１（ａ）は演算増幅器２ｄの主要部の回路構成を示し、図１（ｂ）は定電流ＴＰＨ，ＴＮＬを発生する定電流回路の回路構成を示す。
【００３１】
演算増幅器２ｄの主要部は、図１（ａ）に示すように、反転入力端子（−）への入力信号ＩＮＭを受ける入力トランジスタＴ１、Ｔ３と、非反転入力端子（+）への入力信号ＩＮＰを受ける入力トランジスタＴ２，Ｔ４を備えている。入力トランジスタＴ１、Ｔ２は、ｎチャンネルＭＯＳＦＥＴからなり、入力トランジスタＴ３，Ｔ４は、ｐチャンネルＭＯＳＦＥＴからなる。
【００３２】
このように、演算増幅器２ｄへの入力信号を受ける入力トランジスタとして、ｎチャンネルＭＯＳＦＥＴからなる一対の入力トランジスタＴ１，Ｔ２と、ｐチャンネルＭＯＳＦＥＴからなる一対の入力トランジスタＴ３，Ｔ４を設けた理由は、０（Ｖ）から電源電圧Ｖｄまでの範囲の入力電圧に対して、それぞれ対をなす入力トランジスタにおいて確実に差動動作を行わせることを可能とするためである。従って、入力電圧の範囲が制限される場合には、入力トランジスタを、一対の入力トランジスタＴ１，Ｔ２と一対のトランジスタＴ３，Ｔ４の一方のみから構成することも可能である。
【００３３】
トランジスタＴ５，Ｔ６及びＴ１６は、いずれもｐチャンネルＭＯＳＦＥＴからなり、カレントミラー回路を構成している。トランジスタＴ５には入力トランジスタＴ１と同じドレイン電流が流れるため、トランジスタＴ６及びＴ１６には、入力トランジスタＴ１のドレイン電流に比例した電流が流れる。
【００３４】
トランジスタＴ７及びＴ８は、ｎチャンネルＭＯＳＦＥＴからなり、入力トランジスタＴ１，Ｔ２にそれぞれ流れる電流の合計電流値を所定電流値に制限する電流制限回路を構成するものである。トランジスタＴ７，Ｔ８のゲートには、後述する定電流回路からの定電流ＴＮＬが与えられており、トランジスタＴ７，Ｔ８は、その定電流ＴＮＬに応じた一定のドレイン電流が流れる。従って、入力トランジスタＴ１，Ｔ２にそれぞれ流れる電流の合計電流値はそのドレイン電流によって制限される。
【００３５】
特に、本実施形態では、トランジスタＴ８が、スイッチ素子ＳＷ１を介して、入力トランジスタＴ１，Ｔ２に接続されている。このため、スイッチ素子ＳＷ１をオンした場合と、オフした場合とで、入力トランジスタＴ１，Ｔ２の合計電流値の制限値を変更することができる。具体的には、スイッチ素子ＳＷ１をオンした場合には、オフしたままの場合に比較して、トランジスタＴ８を流れる電流分だけ合計電流値の制限値を増加するように調節することができる。このように、電流制限回路に、入力トランジスタＴ１，Ｔ２の合計電流値の制限値を調節する調節部が組み込まれているのである。
【００３６】
なお、図１（ａ）に示す例では、スイッチＳＷ１を介して入力トランジスタに接続されているのはただ１つのトランジスタＴ８のみであるが、それぞれ、スイッチを介して２以上のトランジスタを接続するようにしても良い。このようにすれば、入力トランジスタＴ１，Ｔ２の合計電流値の調整をよりきめ細かく行うことができる。
【００３７】
ｐチャンネルＭＯＳＦＥＴからなるトランジスタＴ９、Ｔ１０も、上述したトランジスタＴ７，Ｔ８と同様に、入力トランジスタＴ３，Ｔ４の合計電流値に対する電流制限回路を構成するものである。すなわち、これらトランジスタＴ９，Ｔ１０のゲートには、後述する定電流回路からの定電流ＴＰＨが与えられるため、トランジスタＴ７，Ｔ８は、オンした場合、それぞれ一定のドレイン電流を流す。また、その合計電流値の制限値を調節できるように、入力トランジスタＴ１０には、電流経路への入力トランジスタＴ１０の接続をオンオフするスイッチ素子ＳＷ２が直列に接続されている。
【００３８】
トランジスタＴ１１，Ｔ１２及びトランジスタＴ１３、Ｔ１４は、すべてｎチャンネルＭＯＳＦＥＴからなり、それぞれカレントミラー回路を構成している。トランジスタＴ１２には、入力トランジスタＴ４と同様のドレイン電流が流れるので、トランジスタＴ１１には、入力トランジスタＴ４のドレイン電流に比例したドレイン電流が流れる。また、トランジスタＴ１３には、入力トランジスタＴ３と同様のドレイン電流が流れるので、トランジスタＴ１４には、入力トランジスタＴ３のドレイン電流に比例したドレイン電流が流れる。
【００３９】
トランジスタＴ１５は、ドレインが出力端子ＯＵＴに接続されたｐチャンネルＭＯＳＦＥＴからなる出力トランジスタＴ１７とカレントミラー回路を構成する。このトランジスタＴ１５，Ｔ１７のゲートと出力端子との間には、位相補償のためのコンデンサＣ１が接続されている。
【００４０】
トランジスタＴ１５のドレインには、カレントミラー回路を構成する一対のトランジスタＴ１８、Ｔ１９が接続されている。また、トランジスタＴ１６のドレインにも、カレントミラー回路を構成する一対のトランジスタＴ２０，Ｔ２１が接続されている。トランジスタＴ２１は、ドレインが出力端子ＯＵＴに接続され、ソースが接地されたｎチャンネルＭＯＳＦＥＴからなる出力トランジスタである。
【００４１】
次に、定電流回路の構成について、図１（ｂ）に基づいて説明する。定電流回路は、トランジスタＴ３０、Ｔ３１からなるカレントミラー回路を有する。従って、トランジスタＴ３０には、トランジスタＴ３１と同じドレイン電流が流れる。上述した定電流ＴＮＬと定電流ＴＰＨは、それぞれ、トランジスタＴ３０のドレインと、トランジスタＴ３１のドレインから取り出されているので、同じ電流値となる。
【００４２】
トランジスタＴ３１のドレイン電流が流れる電流経路には、上述した定電流ＴＮＬ，ＴＰＨを調節するための調節部として、可変抵抗Ｒ１が接続されている。すなわち、この可変抵抗Ｒ１の抵抗値を変化させることによって、ドレイン電流の電流経路のインピーダンスが変化するため、定電流ＴＮＬ，ＴＰＨを調節することができる。この定電流ＴＮＬ、ＴＰＨはそれぞれ、入力トランジスタＴ１，Ｔ２の電流制限回路を構成するトランジスタＴ７，Ｔ８のゲート、及び入力トランジスタＴ３，Ｔ４の電流制限回路を構成するトランジスタＴ９，Ｔ１０のゲートに与えられている。従って、定電流ＴＮＬ，ＴＰＨを調節することによって、それぞれのトランジスタＴ７，Ｔ８，Ｔ９、Ｔ１０に流れるドレイン電流を変化させることができ、結果として、入力トランジスタＴ１，Ｔ２及びＴ３，Ｔ４の合計電流値の制限値を変更することができる。
【００４３】
なお、トランジスタＴ３２は、トランジスタＴ３０、Ｔ３１のドレイン電流のバランスを取るため、トランジスタＴ３０のドレイン電流の電流経路に接続されている。
【００４４】
図１（ａ）、（ｂ）に示す演算増幅器２ｄでは、上述したように、入力トランジスタの合計電流値を制限する電流制限回路と、定電流回路との両方に調節部が設けられているが、いずれか一方のみに調節部を設けるようにしても良い。
【００４５】
また、定電流回路においては、可変抵抗Ｒ１の抵抗値を変化させることによって定電流ＴＮＬ，ＴＰＨを調節したが、電流制限回路と同様に、複数のトランジスタを並列に設け、各トランジスタには直列にスイッチ素子を接続し、電流経路に接続するトランジスタの個数によって定電流ＴＮＬ、ＴＰＨを調節するようにしても良い。
【００４６】
次に、上述した構成を備える演算増幅器２ｂにおいて、サンプルホールド処理における作動を説明する。まず、非反転入力端子（−）への入力信号ＩＮＭであるコンデンサ２ｅのホールド電圧ＶＳＨ１が、反転入力端子（+）への入力信号ＩＮＰであるマルチプレクサ１の出力電圧ＶＡよりも小さい場合について説明する。
【００４７】
この場合、入力トランジスタＴ３のゲートソース間電圧が、入力トランジスタＴ４のゲートソース間電圧よりも大きくなるので、入力トランジスタＴ３のドレイン電流は増加し、入力トランジスタＴ４のドレイン電流は低下する。この入力トランジスタＴ３のドレイン電流は、トランジスタＴ１３を流れるため、そのトランジスタＴ１３とカレントミラー回路を構成するトランジスタＴ１４のドレイン電流も増加する。これにより、トランジスタＴ１５のゲート電位が上昇するため、トランジスタＴ１５のドレイン電流が増加する。
【００４８】
これに伴って、トランジスタＴ１５とカレントミラー回路を構成する出力トランジスタＴ１７のドレイン電流も増加する。従って、このドレイン電流が出力端子ＯＵＴから出力され、コンデンサ２ｅを充電する。このコンデンサ２ｅの充電は、コンデンサ２ｅのホールド電圧ＶＳＨ１が、マルチプレクサ１の出力電圧ＶＡに一致するまで継続される。
【００４９】
なお、このとき、入力トランジスタＴ１のゲートソース間電圧は低下するため、そのドレイン電流も低下する。トランジスタＴ１６には、入力トランジスタＴ１のドレイン電流に比例するドレイン電流が流れるので、トランジスタＴ１６のドレイン電流も同様に低下する。
【００５０】
このため、トランジスタＴ１５に接続された、カレントミラー回路を構成するトランジスタＴ１８，Ｔ１９のドレイン電流は増加し、トランジスタＴ１６に接続された、カレントミラー回路を構成するトランジスタＴ２０，Ｔ２１のドレイン電流は低下する。このように、出力トランジスタＴ１７のドレイン電流が、出力トランジスタＴ２１のドレイン電流よりも大きくなるため、コンデンサ２ｅの充電が行われるのである。
【００５１】
次に、コンデンサ２ｅのホールド電圧ＶＳＨ１が、マルチプレクサ１の出力電圧ＶＡよりも大きい場合について説明する。この場合、入力トランジスタＴ１のゲートソース間電圧が、入力トランジスタＴ２のゲートソース間電圧よりも大きくなるので、入力トランジスタＴ１のドレイン電流が増加する。この結果、トランジスタＴ１６のドレイン電流も増加する。
【００５２】
一方、入力トランジスタＴ３のゲートソース間電圧は、入力トランジスタＴ４のゲートソース間電圧よりも低下するため、入力トランジスタＴ３のドレイン電流は低下し、入力トランジスタＴ４のドレイン電流は増加する。この結果、入力トランジスタＴ３に接続されたトランジスタＴ１３，Ｔ１４のドレイン電流も低下するため、トランジスタＴ１５のゲート電位が低下し、トランジスタＴ１５のドレイン電流も低下する。これに伴って、トランジスタＴ１５とカレントミラー回路を構成する出力トランジスタＴ１７のドレイン電流も低下する。
【００５３】
また、トランジスタＴ１５に接続された、カレントミラー回路を構成するトランジスタＴ１８，Ｔ１９のドレイン電流は低下し、トランジスタＴ１６に接続された、カレントミラー回路を構成するトランジスタＴ２０，Ｔ２１のドレイン電流は増加する。このようにして、出力トランジスタＴ２１のドレイン電流が、出力トランジスタＴ１７のドレイン電流よりも大きくなるため、コンデンサ２ｅからの放電電流が、出力トランジスタＴ２１のドレイン電流として流れ込む。この結果、コンデンサ２ｅのホールド電圧ＶＳＨ１は、マルチプレクサ１の出力電圧ＶＡに一致するまで低下する。
【００５４】
このような、サンプルホールド処理時の演算増幅器２ｄの作動によって、コンデンサ２ｅには、マルチプレクサ１の出力電圧ＶＡに一致する電圧がホールドされるのである。
【００５５】
ここで、演算増幅器２ｄが上述した作動を行う際に、本実施形態においては、電流制限回路及び定電流回路における調節部によって、入力トランジスタＴ１，Ｔ２及びＴ３，Ｔ４の合計電流値が所定電流値に制限されている。このため、入力トランジスタＴ１，Ｔ２の一方、及び入力トランジスタＴ３，Ｔ４の一方においてドレイン電流が増加する場合、その増加量が制限され、逆に、入力トランジスタＴ１，Ｔ２の他方、及び入力トランジスタＴ３，Ｔ４の他方においてドレイン電流を低下する場合、その低下量も制限される。このような入力トランジスタＴ１〜Ｔ４におけるドレイン電流の増加量及び低下量の制限は、結果的に、出力トランジスタＴ１７、Ｔ２１のドレイン電流の大きさに影響を及ぼす。具体的には、入力トランジスタＴ１〜Ｔ４における増加量及び低下量が小さくなるほど、出力トランジスタＴ１７，Ｔ２１を流れるドレイン電流の大きさが、相対的に小さくなる。
【００５６】
この結果、演算増幅器２ｄによるコンデンサ２ｅの充放電電流を小さく抑えることができるため、サンプルホールド処理における消費電流を抑制することができる。さらに、入力トランジスタＴ１，Ｔ２及びＴ３，Ｔ４のそれぞれの合計電流値も所定電流値に制限されるため、演算増幅器２ｄ内の消費電流を抑制することができる。
【００５７】
ここで、本実施形態におけるＡ／Ｄ変換装置は、第1及び第２のＡ／Ｄ変換回路２，３の一方の回路でＡ／Ｄ変換処理を行っている間に、他方の回路で次にＡ／Ｄ変換処理すべきアナログ入力電圧のサンプルホール処理を実行することで、サンプルホールド処理に要する時間を見かけ上無くすことができるようにするものである。従って、サンプルホールド処理は、同時に実行されているＡ／Ｄ変換処理の実行時間以内に完了する必要がある。
【００５８】
そのため、図２に示すように、調節部により、サンプルホールド処理が実行されるとき、そのサンプルホールド処理時間の最大値が、同時に実行されるＡ／Ｄ変換処理の実行時間に略一致するように、コンデンサ２ｅの充放電電流を調節する。これにより、コンデンサ２ｅの充放電電流を最も効果的に低減することができる。
【００５９】
なお、コンデンサ２ｅのホールド電圧ＶＳＨ１が、アナログ入力電圧ＶＡに一致するまでのサンプルホールド処理時間は、ホールド電圧ＶＳＨ１とアナログ入力電圧ＶＡとの電圧差に依存する。そのため、ホールド電圧ＶＳＨ１とアナログ入力電圧ＶＡとの電圧差が最大であるときのサンプルホールド処理時間、すなわちサンプルホールド処理時間の最大値がＡ／Ｄ変換処理の実行時間に略一致するようにする。
【００６０】
ただし、アナログ入力電圧のサンプルホールド処理は、Ａ／Ｄ変換処理の実行時間内に確実に完了する必要があるので、そのＡ／Ｄ変換処理の実行時間の８０％、より好ましくは９０％程度の時間をサンプルホールド処理の最大時間の目標時間として、コンデンサ２ｅの充放電電流の調節を行っても良い。このようにしても、サンプルホールド処理時間の最大値を、概ね、Ａ／Ｄ変換処理の実行時間に一致させることができる。
【００６１】
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態に何ら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００６２】
例えば、図３（ａ）に示すように、各スイッチ素子ＳＷ１，ＳＷ２に対して、それぞれのスイッチ素子ＳＷ１、ＳＷ２のオン・オフ状態を指示する信号を出力するメモリを設け、各Ａ／Ｄ変換装置における実際のサンプルホールド時間の計測結果に基づいて、接続すべきトランジスタの個数を決定し、それに応じた記憶値をメモリに記憶させるようにしても良い。これにより、Ａ／Ｄ変換装置を構成した後に、各個体に適した調整を行うことも可能になる。
【００６３】
また、定電流回路において、図３（ｂ）に示す如く、複数の抵抗Ｒ２〜Ｒ４を直列に接続しつつ、各接続点からの信号をスイッチ素子ＳＷ３〜ＳＷ５を介して取り出すことができるように接続しても良い。このような構成を採用すれば、いずれかの接続点に接続されたスイッチ素子ＳＷ３〜ＳＷ５をオンするかに依存して、抵抗値を変化させることができ、それによって定電流ＴＮＬ，ＴＰＨを変化させることができる。
【００６４】
そして、図３（ｂ）に示すような構成を採用すれば、メモリによる指示信号によって、回路を全て構成した後に、定電流ＴＮＬ，ＴＰＨを変化させることも可能になる。
【００６５】
また、上述した実施形態では、異なる複数のアナログ信号の中から、マルチプレクサ１によってＡ／Ｄ変換すべきアナログ信号を選択したが、同一のアナログ信号を異なるタイミングでサンプリングして、Ａ／Ｄ変換するようにしても良い。この場合、相対的に短いＡ／Ｄ変換周期で、Ａ／Ｄ変換を実行することができる。
【図面の簡単な説明】
【００６６】
【図１】演算増幅器２ｄの内部構成を示す回路図であって、（ａ）は演算増幅器２ｄの主要部の回路構成を示し、（ｂ）は定電流ＴＰＨ，ＴＮＬを発生する定電流回路の回路構成を示すものである。
【図２】Ａ／Ｄ変換装置における、サンプルホールド処理とＡ／Ｄ変換処理との時間的な関係を示すタイムチャートである。
【図３】変形例による、演算増幅器２ｄの主要部の回路構成を示す回路図である。
【図４】変形例による、演算増幅器２ｄの定電流回路の回路構成を示す回路図である。
【図５】従来のＡ／Ｄ変換装置の構成を示す回路構成図である。
【図６】従来のＡ／Ｄ変換装置における、サンプルホールド処理とＡ／Ｄ変換処理との時間的な関係を示すタイムチャートである。
【符号の説明】
【００６７】
１  マルチプレクサ
２  第１のＡ／Ｄ変換回路
３  第２のＡ／Ｄ変換回路
４  選択回路
５  制御回路
６  逐次比較レジスタ
７  Ｄ／Ａ変換器
【図１】
2007288609.tif 000003
【図２】
2007288609.tif 000004
【図３】
2007288609.tif 000005
【図４】
2007288609.tif 000006
【図５】
2007288609.tif 000007
【図６】
2007288609.tif 000008