(57)【要約】      （修正有）【課題】ＣＭＯＳロジックプロセスを用いる不揮発性プログラム可能メモリセルを提供する。【解決手段】  カラムビット線およびロウワード線を有するメモリアレイ中で用いられるように形成されたプログラム可能メモリセルが開示される。このメモリセルは、ゲートをプログラムワード線ＷＰと接続された降伏トランジスタＭ０と、降伏トランジスタとセンスノードで直列に接続された書き込みトランジスタＭ１と、を具備する。書き込みトランジスタのゲートは、書き込みワード線ＷＷと接続される。さらに、第１センストランジスタＭ２は、ゲートをセンスノードと接続される。第２センストランジスタＭ３は、第１センストランジスタと直列に接続され、ゲートを読み出しワード線Ｗｒと接続される。第２センストランジスタはソースをカラムビット線ＢＬと接続される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
カラムビット線およびロウワード線を有するメモリアレイ中で用いられるように形成されたプログラム可能メモリセルであって、
ゲートをプログラムワード線と接続された降伏トランジスタと、
前記降伏トランジスタとセンスノードで直列に接続され、ゲートを書き込みワード線と接続された書き込みトランジスタと、
ゲートを前記センスノードと接続された第１センストランジスタと、
前記第１センストランジスタと直列に接続され、ゲートを読み出しワード線と接続され、ソースとカラムビット線と接続された第２センストランジスタと、
を具備する、プログラム可能メモリセル。
【請求項２】
前記書き込みトランジスタがソースをカラムソース線と接続されている、請求項１のメモリセル。
【請求項３】
前記第１センストランジスタがソースをカラムソース線と接続されている、請求項２のメモリセル。
【請求項４】
前記第１センストランジスタのドレインが前記第２センストランジスタのソースと接続されている、請求項１のメモリセル。
【請求項５】
前記降伏トランジスタが、ＭＯＳキャパシタまたはポリシリコン・酸化物・半導体キャパシタで置換され、前記プログラムワード線が前記キャパシタのポリシリコンまたは金属層と接続されている、請求項１のメモリセル。
【請求項６】
前記メモリセルが、前記プログラムワード線にプログラム電圧ＶＰＰを印加し且つ前記書き込みトランジスタをオンさせてプログラム電流を前記降伏トランジスタを介してカラムソース線上へと流すことによってプログラムされる、請求項１のメモリ。
【請求項７】
前記メモリセルが、前記書き込みトランジスタをオフし、読み出し電圧ＶＲＤを前記プログラムワード線上へと印加し、ＶＤＤを前記第２センストランジスタのゲートに印加することによって読み出され、
前記カラムビット線が、前記メモリセルがプログラムされているときに減少する電圧を有し、前記メモリセルがプログラムされていないときに不変の電圧を有する、請求項１のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性プログラム可能半導体メモリに関し、より詳しくは、ＣＭＯＳロジックプロセスを用いて製造される３．５トランジスタメモリセルに関する。
【背景技術】
【０００２】
不揮発性メモリは、電源が取り去られたとき、保存されていたデータを保持する。このことは、電子機器の多くの異なるタイプにおいて望ましい。フラッシュメモリおよびヒューズに基づいたメモリが、不揮発性メモリの２つのタイプである。しかしながら、不揮発性メモリセルは、典型的に、ＣＭＯＳロジックプロセスと両立できない、特化された製造プロセスを必要とする。
【０００３】
不揮発性メモリを製造するために用いられる様々なプロセスの進歩は、先進のＣＭＯＳロジックプロセスのような広く用いられているプロセスの進歩に遅れを取る傾向がある。例えば、フラッシュＥＥＰＲＯＭデバイスのようなデバイス用のプロセスは、標準的な先進のＣＭＯＳロジックプロセスより多くのマスクステップを用いて、このようなデバイスで典型的に見られる高電圧生成回路、トリプルウェル、フローティングゲート、ＯＮＯ膜、特別なソースおよびドレイン接合のために要求される様々な特別な領域および構造を作製する。したがって、フラッシュデバイス用のプロセスは、標準的な先進のＣＭＯＳロジックプロセスに、１乃至２世代遅れを取る傾向がある。他の例として、アンチヒューズ用のプロセスは、様々なアンチヒューズ構造の製造に適していなければならず、標準的な先進のＣＭＯＳプロセスに１世代ほど遅れている。
【０００４】
上記のような所見は、概して、従来のメモリ技術ののそれぞれについての欠点が依然として存在することを示している。
【発明を実施するための最良の形態】
【０００５】
以下の記載において、多くの具体的な詳細が、本発明の実施形態の十分な理解を提供するために提供される。しかしながら、当業者は、本発明が、１つ以上の具体的な細部を用いずに、または他の方法、要素、材料等を用いて、実施可能であることを認識するであろう。他の例では、公知の構造、材料、または動作は、本発明の側面を不明確にすることを避けるために、細かく示された記載されたりしない。
【０００６】
本明細書を通じての、「１つの実施形態」または「ある実施形態」という言及は、実施形態との関連で記載された具体的な特徴、構造、または特性が、本発明の少なくとも１つの実施形態に含まれることを意味している。したがって、本明細書を通じて様々な個所における「１つの実施形態において」または「ある実施形態において」という文言の登場は、必ずしも全てが同じ実施形態を指していない。さらに、具体的な特徴、構造、または特性は、１つ以上の実施形態において適当な手法で組合され得る。
【０００７】
本発明は、本発明と同じ譲受人によって開発された、ゲート酸化物降伏に基づいた不揮発性メモリ設計の他のタイプに関する。例が、米国特許番号6,940,751、6,777,757および6,697,902に示されている。これらの特許に記載されているゲート酸化物降伏構造は、下記のトランジスタ要素の降伏に、１つの例として、用いられる。
【０００８】
図１は、本発明に従って形成されたメモリアレイ１００の例を示している。メモリアレイ１００は、２列（カラム）×２行（ロウ）であるが、このアレイは任意の大きさであってよいことが理解されことができる。メモリアレイ１００は、４つのメモリセル１０２を含む。メモリセルの各行は、３つの接続線、読み出しワード線ＷＲ、プログラムワード線ＷＰ、書き込みワード線ＷＷを有する。メモリセルの各行は、２つの接続線、すなわちカラム接続線ＳＬ、カラムビット線ＢＬを有する。
【０００９】
図２を参照して、各メモリセル１０２は、降伏（breakdown）トランジスタＭ０、書き込みトランジスタＭ１、第１センストランジスタＭ２、第２センスＭ３を含んでいる。降伏トランジスタＭ０は、ゲート酸化物の降伏によって「プログラムされる」素子である「ハーフ」トランジスタである。別の実施形態では、ハーフトランジスタは、ＭＯＳキャパシタ（またはポリシリコン・酸化物・半導体キャパシタ）またはフローティングソースを有する完全なトランジスタによっても置き換えられ得ることが理解されることができる。したがって、本明細書および特許請求の範囲で用いられる「降伏トランジスタ」という文言は、ゲート酸化物の降伏を用いてプログラムされるデバイスを指す。プログラムされる素子は、ゲート酸化物に対する降伏を用いてプログラムされるべきである。
【００１０】
降伏トランジスタＭ０を図１のメモリアレイ１００におけるデータ記憶素子として用いることは有用である。なぜなら、このトランジスタが、１回のみのポリシリコン堆積ステップを用いてこれらに対するいかなるマスクステップを付加することなく多くの従来のＣＭＯＳプロセスを用いて製造されることができるからである。このことは、少なくとも２つのポリシリコン層を要する「フローティングゲート」型フラッシュメモリと対照的である。さらに、現代の技術の進展によって、トランジスタの大きさは非常に小さくされ得る。例えば、現在の０．１３ミクロン、０．０９ミクロン、これ以下の線幅のプロセスが、集積度を大きく増加させるであろう。
【００１１】
２×２のメモリアレイ１００が示されているが、このようなメモリアレイは、例えば先進の０．０９μｍＣＭＯＳロジックプロセスを用いて製造した場合、実際には、およそ３２ｋビットから約１Ｇビット、またはこれ以上のメモリセルを含んでいる。より大きなメモリさえも、ＣＭＯＳロジックプロセスがさらに進歩するに連れて、実現されるであろう。メモリアレイ１００は、実際には、バイトおよびページおよび冗長ロウ（図示せぬ）へと編成され、これは、あらゆる所望の方法でなされ得る。多くの適当なメモリ編成が公知である。
【００１２】
図２に示されるように、書き込みトランジスタＭ１は、降伏トランジスタＭ０と直列に接続される。降伏トランジスタＭ０は、ゲートをプログラムワード線ＷＰと接続される。書き込みトランジスタＭ１のゲートは、書き込みワード線ＷＷと接続される。書き込みトランジスタＭ１のゲートは、書き込みワード線ＷＷと接続される。書き込みトランジスタＭ１のドレインは、カラムソース線ＳＬと接続される。
【００１３】
降伏トランジスタＭ０と書き込みトランジスタＭ１との間のセンスノードＳＮは、センストランジスタＭ２のゲートと接続される。第１センストランジスタＭ２のソースはカラムソース線ＳＬと接続され、第１センストランジスタＭ２のドレインはＭ２とＭ３が直列になるように第２センストランジスタＭ３と接続される。第２センストランジスタＭ３のゲートは読み出しワード線ＷＲと接続され、第２センストランジスタＭ３のドレインはカラムビット線ＢＬと接続される。
【００１４】
メモリセル１０２をプログラムするために、カラム信号線ＳＬはローにされる。プログラミングパルス（高電圧ＶＰＰ）がプログラムワード線ＷＰに印加される。さらに、書き込みトランジスタＭ１も、書き込みワード線ＷＷを、一実施形態では、約ＶＰＰ／２へとバイアスすることによってオンされる。このことは、降伏トランジスタＭ０のゲート酸化物の降伏を起こし、導電経路を形成する。プログラムすることは、ＶＰＰプログラミングパルスの振幅および幅によっても制御され得る。さらに、降伏トランジスタＭ０を流れるプログラミング電流の量は、カラム信号線ＳＬ上の電流ドライバトランジスタ（図示せぬ）によって制御され得る。なお、読み出しワード線ＷＲはプログラム動作の間、０Ｖである。
【００１５】
以下の表１から分かるように、各信号線は、プログラムされている降伏トランジスタを除いてどのトランジスタも端子間にＶＰＰ／２を越える電圧がないようにバイアスされる。
【００１６】
次に、読み出し動作が記載される。図１中の座標（０，０）のメモリセルが読み出されるとする。カラムビット線ＢＬがＶＤＤへとプリチャージされる。読み出し動作の間、読み出されるメモリセルの書き込みワード線ＷＷは、０ボルトに維持される。読み出されるメモリセルのプログラムワード線ＷＰはＶＲＤである。読み出し動作の間、読み出されるメモリセルの読み出しワード線ＷＲはＶＤＤへとバイアスされる。
【００１７】
座標（０，０）の読み出されるメモリセルがプログラムされている場合、ストレージノードＳＮは、第１センストランジスタＭ２をオンさせるに足る高さの値まで上昇する。この場合、カラムビット線ＢＬは、センストランジスタＭ３、Ｍ２を介して放電される。次いで、センスアンプ（図示せぬ）は、読み出しメモリセルのカラムビット線ＢＬ上の電圧が所定の参照電圧未満まで低下した時に信号を出力する。
【００１８】
しかしながら、メモリセルがプログラムされていない場合、ノードＳＮは、０ボルト近傍を維持する。従って、第２センストランジスタＭ３がオンしたとしても、第１センストランジスタＭ２はオフを維持し、このため、カラムビット線ＢＬ上の電荷は保持される。
【００１９】
読み出されていないセル（非選択のカラムおよびロウ）については、電圧は、下記の表１のように供給される。
【表１】
2007116084.tif 000003
【００２０】
概して、第１センストランジスタＭ２は、降伏トランジスタＭ０のプログラムされた抵抗が第１センストランジスタＭ２のゲートを素早く駆動できるように、小さい。
【００２１】
印加される電圧の正確な大きさは、ゲート酸化物の厚さおよび他の要因に依存する。したがって、例えば、０．０９ミクロンのＣＭＯＳプロセスについては、ゲート酸化物は、典型的にはより薄く、必要とするプログラム電圧はより少ない。
【００２２】
さらに、トランジスタのサイズのも設計の考慮事項の要求によって変化し得る。一実施形態では、０．１３ミクロンのＣＭＯＳロジックプロセスでは、トランジスタは以下のＷ／Ｌ比を有し得る。
【表２】
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【００２３】
さらに、他の大きさおよび比が用いられ得、これらは本発明の思想および範疇内にあることが理解されることができる。
【００２４】
一実施形態では、様々の電圧が図３において見られる。図３は、メモリセルのプログラム動作を示している。示されるように、この実施形態でのＶＰＰは、６．５ボルトであり、ＶＤＤは１．２ボルトである。考慮事項の１つは、プログラムされたハーフトランジスタ（Ｍ０）により生じる抵抗と、デバイスＢ（Ｍ１）によるインピーダンスは、ノードＳＮ上の信号がＶＰＰ／２を越えないような比となるべきことである。
【００２５】
図４に移って、選択ロウと選択カラムでのメモリセルについての読み出し電圧が示される。書き込みワード線にはゼロボルトが印加される。１．８ボルトの読み出し電圧ＶＲＤがプログラムワード線に印加され、１．２ボルトが読み出しワード線とカラムビット線に印加される。カラムソース線はこの実施形態では、ゼロボルトに維持される。これらの電圧バイアスの下で、メモリセルがプログラムされていた場合、電荷が降伏トランジスタＭ０を介してセンスノードＳＮ上へと流れる。これにより、カラムビット線上の電荷が、第１センストランジスタＭ２および第２センストランジスタＭ３を経由してカラムソース線上へと移る。カラムビット線上のセンスアンプは、電圧の降下をセンスする。これは、プログラムされたセルであることを示す。セルがプログラムされていない場合、降伏トランジスタＭ０は電荷をノードＳＮ上に出さないであろうし、カラムビット線は電圧降下しないであろう。
【００２６】
図５に示すように、メモリセルが選択ロウの中であるが非選択カラムの中である場合、プログラム動作の間、非選択カラムソース線は３．２５ボルトを供給される。これにより、約３ボルトの電荷がソースノードＳＮ上へと配置され、このことは、ソースノードＳＮに約３ボルトの電荷を与え、この結果、不十分な電圧が降伏トランジスタに印加されることになり、降伏トランジスタはプログラムされない。
【００２７】
図６に示すように、選択ロウで非選択カラムの読み出し動作の間、印加電圧とその結果は、メモリセルが選択ロウおよび選択カラムで読み出される場合と同じである。しかしながら、センスアンプはカラムビット線に沿っており、カラムビット線が非選択であるので、これはドントケア（don't care）状態である。
【００２８】
次に、図７に移って、非選択ロウおよび選択カラムでのメモリセルにプログラムするための印加電圧が示される。この状態では、降伏トランジスタＭ０は、この状況下でプログラムされることはできない。
【００２９】
次に、図８に移って、非選択ロウおよび選択カラムでのメモリセルの「読み出し」動作中の印加電圧が示される。この状態では、降伏トランジスタＭ０がプログラムされているか否かは問題ではない。ノードＳＮ上の電圧は、この場合、読み出しワード線が０ボルトに維持されているので何らの影響を持たない。
【００３０】
図９に移って、非選択ロウおよび非選択カラムでのメモリセルのプログラムの間、プログラムワード線は３．２５ボルトであり、書き込みワード線はゼロボルトである。ノードＳＮは、降伏トランジスタＭ０が先にプログラムされていた場合、電位が上昇するが、これは何らの影響を持たない。降伏トランジスタＭ０がプログラムされていなかった場合、センスノードＳＮはＭ１トランジスタ、および可能性として降伏トランジスタを介して電荷を集めるが、これは、読み出しサイクル中に対処される。
【００３１】
詳しくは、図１０に移って、非選択ロウと非選択メモリセルの読み出しサイクルの間、センスノードＳＮは、降伏トランジスタＭ０がプログラムされていれば、電位が上昇する。しかし、このことは、この場合、何らの結果ももたらさない。降伏トランジスタＭ０がプログラムされていなければ、センスノードＳＮは、可能性として降伏トランジスタＭ０を介して幾らかの電荷を受け取るかもしれないが、これは、選択ロウおよび選択カラムの読み出しサイクルにおいて対処される。
【００３２】
図４に戻って、選択ロウおよび選択カラムの場合、読み出しワード線が論理的に有効とされる前に、書き込みワード線上の信号は、センスノードＳＮ上に位置するあらゆる漏れ電流を除去するように設計された短期間の正のパルスを有し得る。このことは、センスノードＳＮ上のあらゆる浮浪電荷の問題を解消するであろう。降伏トランジスタＭ０がプログラムされている場合、センスノードは引き下げられ、次いで、プログラムされた降伏トランジスタＭ０を介して再充電される。これは、典型的には、非常に短い時定数であり、従って、書き込みワード線上の正のパルスは非常に小さくされる。これが実行された後、読み出しワード線が論理的に有効とされる。
【００３３】
本発明および出願の本明細書に述べられたような記載は、例示的であり、本発明の範囲を限定することを意図していない。本明細書に開示された実施形態の変形および改変が可能であり、実施形態の様々の要素に対する実用的な代替物または、これの同等物は、当業者によって知られている。例えば、様々の例において述べられた様々の電圧は単なる例示であり、当業者が正確な電圧に関する思慮を持って電圧の範囲を選択するので、あらゆる事象での電圧はデバイスの特性に依存する。ロウワード線およびカラムビット線という文言は、メモリにおいて一般的に用いられている線の種類を記述するために用いられたが、一部のメモリは、これらに対する代替物を有し得る。さらに、様々のドーピングタイプが、上記のｎチャネルトランジスタがｐチャネルトランジスタに置換されるというように、反転され得る。本明細書に開示の実施形態の、これらおよび他の変形、改変が、本発明の範囲および思想から逸脱することなくなされ得る。
【図面の簡単な説明】
【００３４】
【図１】図１は本発明に従ったメモリアレイの一部の概略的な回路図。
【図２】図２は図１に代表されるメモリアレイの一部の部分的なレイアウト図。
【図３】図３は選択および非選択セルに対するプログラムおよび読み出し電圧を示す。
【図４】図４は選択および非選択セルに対するプログラムおよび読み出し電圧を示す。
【図５】図５は選択および非選択セルに対するプログラムおよび読み出し電圧を示す。
【図６】図６は選択および非選択セルに対するプログラムおよび読み出し電圧を示す。
【図７】図７は選択および非選択セルに対するプログラムおよび読み出し電圧を示す。
【図８】図８は選択および非選択セルに対するプログラムおよび読み出し電圧を示す。
【図９】図９は選択および非選択セルに対するプログラムおよび読み出し電圧を示す。
【図１０】図１０は選択および非選択セルに対するプログラムおよび読み出し電圧を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007116084.tif 000013
【図１０】
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【外国語明細書】
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