(57)【要約】【課題】給電セルのレイアウト面積を縮小することによりメモリアレイ全体のレイアウト面積をさらに縮小することが可能な半導体記憶装置を提供する。【解決手段】第１の金属配線層に、Ｎウェル電圧ＶＤＤＢを供給するメタル３１２を設ける。メタル３１２は、共有コンタクト２１６および２１９によりＮウェル領域に設けられた活性層３００と電気的に結合され、Ｎウェル領域に対してＮウェル電圧ＶＤＤＢが供給される。第３の金属配線層にＰウェル電圧ＶＳＳＢを供給するメタル３３２，３３３を設ける。Ｎウェル電圧ＶＤＤＢを供給するメタル３１２は、第１の金属配線層のメタルを用いた構成としているため下層へのくい打ち領域を必要とせず、Ｐウェル電圧ＶＳＳＢのメタル３３２，３３３の下層へのくい打ち領域のみ確保すればよい。したがって、給電セルＰＭＣのＹ方向の長さを縮小して、給電セルのレイアウト面積を縮小することができる。【選択図】図４
2007305787.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、各々が、（１）第１導電型の第１のウェル領域に形成される第２導電型の１対の負荷トランジスタと、（２）第２導電型の第２のウェル領域に形成され、前記負荷トランジスタとフリップフロップを構成するように接続される第１導電型の１対のドライバトランジスタとを含む、複数のメモリセルと、各々が、メモリセル列に対応して設けられ、前記第１および第２のウェル領域を給電するために設けられる行を構成する複数の給電セルとを有するメモリアレイを備え、
前記第１および第２のウェル領域は、列方向に延在して行方向に交互に配設され、
行方向に沿って前記複数の給電セルに対応して設けられ、前記給電セルと電気的に結合されて、前記第１のウェル領域に第１の電源電圧を供給するための第１の電源線と、
行方向に沿って前記複数の給電セルに対応して設けられ、前記給電セルと電気的に結合されて、前記第２のウェル領域に第２の電源電圧を供給するための第２の電源線とを備え、
前記第１の電源線は、第１の金属配線層との間に設けられたコンタクトを介して前記第１のウェル領域と電気的に結合され、前記第２の電源線は、前記第１の金属配線層よりも上層に形成され、各金属配線層との間にそれぞれ設けられた複数のコンタクトを介して前記第２のウェル領域と電気的に結合される、半導体記憶装置。
【請求項２】
各前記メモリセルは、前記一対の負荷トランジスタにおいて、前記第１のウェル領域において、２つのトランジスタ素子形成用活性領域と、前記２つのトランジスタ素子形成用活性領域をそれぞれ分離してゲート領域を構成する１対のポリシリコン配線と、一方のポリシリコンゲートにより分離されたトランジスタ素子形成用活性領域と他方のポリシリコン配線とを互いに電気的に結合するための１対の共有コンタクトとを有し、
各前記給電セルは、
対応のウェル領域に対応して設けられ、前記対応のウェル領域に対して給電するために前記トランジスタ素子形成用活性領域と同様のダミー活性領域と、
対応のメモリセル列のメモリセルを構成する負荷トランジスタと同様のレイアウトパターンに従って形成された１対のダミーポリシリコン配線と、
対応のメモリセル列のメモリセルを構成する負荷トランジスタと同様のレイアウトパターンに従って前記ダミー活性領域と前記１対のダミーポリシリコン配線とを電気的に結合するための１対のダミー共有コンタクトとを有し、
前記第１の電源線は、前記１対のダミー共有コンタクトと電気的に結合され、前記ダミー活性領域を介して前記第１のウェル領域に対して前記第１の電源電圧が供給される、請求項１記載の半導体記憶装置。
【請求項３】
各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線とをさらに備え、
各前記メモリセルは、前記第２のウェル領域に形成され、対応の行のワード線の電圧に応答して選択的に導通して、導通時、対応のドライブトランジスタを対応のビット線に結合する第１導電型の１対のアクセストランジスタをさらに有し、
各前記給電セルは、隣接するメモリセルの前記第１導電型の１対のアクセストランジスタを形成するためのトランジスタ素子用活性領域を共有するように設けられ、対応のメモリセル列のメモリセルを構成するトランジスタ素子と同様のレイアウトパターンに従って形成されたダミーポリシリコン配線によりゲート分離された分離活性領域を有し、
前記第２の電源線は、前記ゲート分離された分離活性領域と電気的に結合され、前記分離活性領域を介して前記第２のウェル領域に対して前記第２の電源電圧が供給される、請求項１記載の半導体記憶装置。
【請求項４】
各前記メモリセルは、前記一対の負荷トランジスタにおいて、前記第１のウェル領域において、２つのトランジスタ素子形成用活性領域と、前記２つのトランジスタ素子形成用活性領域をそれぞれ分離してゲート領域を構成する１対のポリシリコン配線と、一方のポリシリコンゲートにより分離されたトランジスタ素子形成用活性領域と他方のポリシリコン配線とを互いに電気的に結合するための１対の共有コンタクトとを有し、
各前記給電セルは、
対応のウェル領域に対応して設けられ、前記対応のウェル領域に対して給電するために前記トランジスタ素子形成用活性領域と同様のダミー活性領域と、
対応のメモリセル列のメモリセルを構成する負荷トランジスタと同様のレイアウトパターンに従って形成された１対のダミーポリシリコン配線と、
対応のメモリセル列のメモリセルを構成する負荷トランジスタと同様のレイアウトパターンに従って前記ダミー活性領域と前記１対のダミーポリシリコン配線とを電気的に結合するための１対のダミー共有コンタクトとを有し、
各前記給電セルの一対のダミーポリシリコン配線は、隣接する各前記給電セルのダミーポリシリコン配線と互いに共有するように延在して、配設され、
前記１対のダミーポリシリコン配線により、前記第１のウェル領域に対して前記第１の電源電圧を供給する前記第１の電源線が構成される、請求項１記載の半導体記憶装置。
【請求項５】
前記メモリセル列各々に対応して配置され、各々が対応の列のメモリセルに電源電圧を供給するために設けられる複数のセル電源線をさらに備え、
前記メモリセル列の少なくとも１つはダミーメモリセル列を構成し、
前記ダミーメモリセル列に対応して設けられるセル電源線は、前記第１の電源電圧を供給し、
前記ダミーメモリセル列に対応して設けられるセル電源線と、前記第１の電源線とは電気的に結合される、請求項１記載の半導体記憶装置。
【請求項６】
前記第１の電源線は、列および行方向に連続的に延在する部分を有し、対応の給電セルの前記１対のダミー共有コンタクトを相互接続する階段形状の配線を有し、
前記第１の電源線は、行方向において、連続的にジグザグ形状に延在して各給電セルに第１の電源電圧を供給する、請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にＳＲＡＭ（Static Random Access Memory）のメモリセルのウェルに所定の電圧を供給するセルに関する。
【背景技術】
【０００２】
近年、携帯端末機器の普及に伴い、音声および画像のような大量のデータを高速に処理するデジタル信号処理の重要性が高くなってきている。このような携帯端末機器に搭載する半導体記憶装置として高速のアクセス処理が可能なＳＲＡＭが重要な位置を占めている。
【０００３】
ＳＲＡＭのメモリセルは、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタで構成されており、それぞれＮウェル領域およびＰウェル領域にそれぞれ形成されるものである。
【０００４】
図１６は、一般的なメモリアレイの概略図である。
図１６を参照して、メモリアレイは、行列状に集積配置されたメモリセルＭＣを有する。
【０００５】
メモリセルＭＣのＮウェル領域およびＰウェル領域に対する給電（ウェル給電）は、各メモリセル毎に行なうことも可能であるが、各メモリセル個別に行なう場合には、ウェル給電のための配線接続のための領域を各々確保することが必要であるためメモリセルＭＣ個々の面積が大きくなる。すなわち、メモリアレイ全体の面積が大きくなる。
【０００６】
したがって、通常、ウェル給電は、個々のメモリセル毎に行なう方式ではなく、複数セル毎に給電を実行する方式が採用されている。
【０００７】
ここでは、一例として、Ｙ方向に沿って各列に対して４個のメモリセル毎にウェル給電を実行するためのセル（以下、単に給電セルとも称する）が設けられる場合が示されている。なお、Ｘ方向に沿って給電セルが複数個設けられており、給電セル行を構成するものとする。図１６においては、複数の給電セルで構成される２つの給電セル行が示されている。
【０００８】
図１７は、メモリセルＭＣの回路構成図である。
図１７を参照して、メモリセルＭＣは、トランジスタＰＴ１，ＰＴ２，ＮＴ１〜ＮＴ４を含む。なお、トランジスタＰＴ１，ＰＴ２は、一例としてＰチャネルＭＯＳトランジスタとする。また、トランジスタＮＴ１〜ＮＴ４は、一例としてＮチャネルＭＯＳトランジスタとする。
【０００９】
ここで、トランジスタＮＴ３，ＮＴ４は、ビット線ＢＬと、ビット線ＢＬと対をなす相補のビット線／ＢＬと記憶ノードとの間に設けられる１対のアクセストランジスタである。また、トランジスタＰＴ１，ＰＴ２は、記憶ノードとハイ側電源電圧との間に設けられる１対の負荷トランジスタである。また、トランジスタＮＴ１，ＮＴ２は、記憶ノードとロウ側電源電圧との間に設けられる１対のドライバトランジスタである。この負荷トランジスタとドライバトランジスタとでメモリセルＭＣ内において２つのインバータが形成される。
【００１０】
具体的には、トランジスタＰＴ１は、ハイ側電源電圧ＡＲＶＤＤ（以下、電圧ＡＲＶＤＤとも称する）と記憶ノードＮｄ１との間に配置され、そのゲートは記憶ノードＮｄ２と電気的に結合される。トランジスタＮＴ１は、記憶ノードＮｄ１とロウ側電源電圧ＡＲＶＳＳ（以下、電圧ＶＳＳとも称する）との間に配置され、そのゲートは記憶ノードＮｄ２と電気的に結合される。トランジスタＰＴ２は、電圧ＡＲＶＤＤと記憶ノードＮｄ２との間に配置され、そのゲートは記憶ノードＮｄ１と電気的に結合される。トランジスタＮＴ２は、記憶ノードＮｄ２と電圧ＡＲＶＳＳとの間に配置され、そのゲートは記憶ノードＮｄ１と電気的に結合される。
【００１１】
トランジスタＰＴ１，ＰＴ２およびＮＴ１，ＮＴ２は、記憶ノードＮ１およびＮ２の信号レベルを保持するための２個のＣＭＯＳインバータを形成し、クロスカップリングされることによりＣＭＯＳ型のフリップフロップを構成する。
【００１２】
トランジスタＮＴ３は、記憶ノードＮｄ１とビット線ＢＬとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。トランジスタＮＴ４は、記憶ノードＮｄ２とビット線／ＢＬとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。
【００１３】
記憶ノードＮｄ１およびＮｄ２に対するデータ書込および読出は、ワード線ＷＬの活性化に応答するトランジスタＮＴ３およびＮＴ４のオンによって、記憶ノードＮｄ１およびＮｄ２と、ビット線ＢＬおよび／ＢＬとがそれぞれ電気的に結合されることによって実行される。
【００１４】
たとえば、ワード線ＷＬが非活性化されて、トランジスタＮＴ３，ＮＴ４がオフしている場合には、記憶ノードＮｄ１およびＮｄ２に保持されているデータレベルに応じて、それぞれのＣＭＯＳインバータを構成するＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタの一方がオンする。これに伴い、メモリセルＭＣに保持されているデータレベルに応じて、記憶ノードＮｄ１およびＮｄ２はデータの「Ｈ」レベルに対応するハイ側電源電圧およびデータの「Ｌ」レベルに対応するロウ側電源電圧のうち一方および他方とそれぞれ電気的に結合される。
【００１５】
そして、ワード線ＷＬが非活性化されているスタンバイ状態時においてメモリセルＭＣ内にデータを保持することが可能となる。
【００１６】
また、当該構成においては、ＰチャネルＭＯＳトランジスタであるトランジスタＰＴ１，ＰＴ２のバックゲートすなわちＮウェル領域に対してハイ側電源電圧ＶＤＤＢ（以下、Ｎウェル電圧ＶＤＤＢとも称する）が供給され、ＮチャネルＭＯＳトランジスタであるトランジスタＮＴ１〜ＮＴ４のバックゲートすなわちＰウェル領域にはロウ側電源電圧ＶＳＳＢ（以下、Ｐウェル電圧ＶＳＳＢとも称する）が供給される。すなわち、メモリセルＭＣのＰチャネルＭＯＳトランジスタを形成するＮウェル領域には、Ｎウェル電圧ＶＤＤＢが供給され、ＮチャネルＭＯＳトランジスタを形成するＰウェル領域には、Ｐウェル電圧ＶＳＳＢが供給される。
【００１７】
特に、当該構成においては、ハイ側電源電圧ＡＲＶＤＤおよびＶＤＤＢならびにロウ側電源電圧ＡＲＶＳＳおよびＶＳＳＢについて、それぞれ独立に供給可能な構成としている。すなわち、メモリセルＭＣを駆動するための電圧ＡＲＶＤＤ，ＡＲＶＳＳと、ウェル給電するためのＮウェル電圧ＶＤＤＢ，ＶＳＳＢをそれぞれ独立に供給することにより、ウェル電圧を強化してソフトエラー耐性等を改善することが可能となる。
【００１８】
図１８は、従来のメモリアレイのメモリセルおよび給電セルのレイアウトパターンを説明する図である。
【００１９】
図１８を参照して、ここでは、列に対応して２つのメモリセルＭＣの間に給電セルＰＭＣＰが設けられており、４つのメモリセルＭＣと２つの給電セルＰＭＣＰが示されている。また、メモリセルＭＣおよび給電セルＰＭＣＰを形成するための活性領域が配設されるＰウェル領域およびＮウェル領域が列方向すなわちＹ方向に延在して行方向すなわちＸ方向に交互に配設される。
【００２０】
また、メモリセルＭＣおよび給電セルＰＭＣＰは、境界領域に関して鏡映対称なレイアウトが繰返し配置されており、メモリセルＭＣおよび給電セルＰＭＣＰは、Ｙ方向において鏡映対称に活性領域および配線が配設される。また、ここでは、図示しないがメモリセル列において、隣接するメモリセルＭＣ同士については、Ｘ方向において鏡映対称に活性領域および配線が配設される。
【００２１】
メモリセルＭＣと給電セルＰＭＣＰとは、配線接続等は異なるが、レイアウトパターンの均一化を図るために給電セルＰＭＣＰについても、メモリセルＭＣと同様のレイアウトパターンを用いて活性領域および配線が配設される。すなわち、列方向において、給電セルＰＭＣＰは、隣接するメモリセルＭＣとＸ方向において鏡映対称な関係となるようなメモリセルＭＣのレイアウトパターンと同様のダミーのレイアウトパターンを用いて形成される。
【００２２】
当該レイアウトパターンを用いることにより、セルレイアウトのレイアウトパターンの連続性を保持してパターンばらつきを低減した均一なレイアウトパターンを成形することが可能となる。
【００２３】
図１９は、図１８で示したセルレイアウトの一部を説明する図である。
図１９を参照して、ここではメモリセル列の２つのメモリセルＭＣとその間に設けられた給電セルＰＭＣＰとが示されている。
【００２４】
以下メモリセルＭＣおよび給電セルＰＭＣＰのレイアウトパターンについて説明する。
図２０は、メモリセルＭＣのレイアウトパターンを説明する図である。
【００２５】
図２０（ａ）には、メモリセルＭＣの下地部分のレイアウトパターンが示されている。
図２０（ａ）を参照して、Ｙ方向にＮ型のＮウェル領域が直線的に延在して配設され、Ｎウェル領域の両側にＰ型のＰウェル領域が配設される。Ｎウェル領域に負荷トランジスタが形成され、Ｐウェルにアクセストランジスタおよびドライバトランジスタが設けられる。これらのＮウェル領域およびＰウェル領域は、列方向に延在して配置され、これらのＮウェル領域およびＰウェル領域を用いて一列に整列するメモリセルＭＣが形成される。
【００２６】
具体的には、Ｐウェル領域において、Ｙ方向に延在する矩形形状のトランジスタ形成用活性領域（以下、単に活性領域とも称する）１１１が形成される。活性領域１１１とそれぞれ交差するようにＸ方向に記憶ノードを構成するポリシリコン配線１０５と、ポリシリコン配線１０４とが配設される。ポリシリコン配線１０５は、Ｎウェル領域内まで延在して配設される。また、ポリシリコン配線１０４は、Ｐウェル領域に配設される。
【００２７】
ポリシリコン配線１０４，１０５の間に記憶ノードを形成するためのコンタクト１１０が配設される。ポリシリコン配線１０５により活性領域１１１が分割された外側の領域において後述するビット線ＢＬに対するコンタクトをとるためのコンタクト１１１が配設される。また、ポリシリコン配線１０４により活性領域１１１が分割された外側の領域において後述する電圧ＡＲＶＳＳが供給される配線に対するコンタクトをとるためのコンタクト１０９が配設される。
【００２８】
また、ポリシリコン配線１０４の上部には、ゲート領域を構成して、後述するワード線ＷＬに対するコンタクトをとるためのコンタクト１０８が配設される。
【００２９】
Ｎウェル領域において、Ｙ方向に延在する矩形形状の活性領域１０２，１０３が間をおいてかつ、Ｙ方向において位置をずらせて配設される。活性領域１０２を横切るようにポリシリコン配線１０５がＸ方向に延在して配設される。活性領域１０３に対しても、Ｘ方向に延在するポリシリコン配線１０７が配設される。活性領域１０２は、ポリシリコン配線１０５により分割された外側の領域に電圧ＡＲＶＤＤが供給される配線に対するコンタクトをとるためのコンタクト１１２が配設される。また、活性領域１０３は、ポリシリコン配線１０７により分割された外側の領域に電圧ＡＲＶＤＤが供給される配線に対するコンタクトをとるためのコンタクト１１５が配設される。
【００３０】
活性領域１０２において、ポリシリコン配線１０５によりゲート分離された活性領域と、ポリシリコン配線１０７に対して共通にコンタクトをとる共有コンタクト（シェアードコンタクト）１１３が形成される。また、活性領域１０３において、ポリシリコン配線１０７によりゲート分離された活性領域と、ポリシリコン配線１０５に対して共通にコンタクトをとる共有コンタクト１１４が形成される。この共有コンタクト１１３を形成することにより、１層のメタルを用いることなく、１つのコンタクトにより活性領域１０２およびポリシリコン配線１０７両者に対する電気的な接続が可能となる。また、共有コンタクト１１４を形成することにより、１層のメタルを用いることなく、１つのコンタクトにより活性領域１０３およびポリシリコン配線１０５両者に対する電気的な接続が可能となる。
【００３１】
もう一方のＰウェル領域において、Ｙ方向に延在する矩形形状の活性領域１０１が形成される。活性領域１０１とそれぞれ交差するようにＸ方向にポリシリコン配線１０６と、Ｎウェル領域から延在して設けられたポリシリコン配線１０７とが配設される。ポリシリコン配線１０６は、Ｐウェル領域に配設される。
【００３２】
ポリシリコン配線１０６，１０７の間にもう一方の記憶ノードを形成するためのコンタクト１１７が配設される。ポリシリコン配線１０７により活性領域１０１が分割された外側の領域において後述する相補のビット線／ＢＬに対するコンタクトをとるためのコンタクト１１６が配設される。また、ポリシリコン配線１０６により活性領域１０１が分割された外側の領域において後述する電圧ＡＲＶＳＳが供給される配線に対するコンタクトをとるためのコンタクト１１８が配設される。また、ポリシリコン配線１０６の上部には、ゲート領域を構成して、後述するワード線ＷＬに対するコンタクトをとるためのコンタクト１１９が配設される。
【００３３】
このビット線ＢＬ，／ＢＬのコンタクトの位置および電圧ＡＲＶＳＳが供給されるコンタクトとの位置関係は、活性領域１００と１０１とにおいてそれぞれ対称な位置に設けられている。
【００３４】
なお、ここで、示されている点線で囲まれている領域は、Ｎウェル領域の活性領域１０２，１０３に対して、ＰチャネルＭＯＳトランジスタの不純物領域を形成するためにＰ型のイオン注入を行なう領域を示したものである。なお、点線で囲まれていない領域に対しては、Ｎ型のイオン注入が実行されるものとする。
【００３５】
図２０（ｂ）には、メモリセルＭＣの第１層の金属配線層（第１層とも称する）までのレイアウトパターンが示されている。
【００３６】
図２０（ｂ）に示されるように、第１層には、コンタクト１０８と電気的に接続されるメタル１２３が設けられる。また、コンタクト１１１と電気的に接続されるメタル１２２が設けられる。また、記憶ノードを構成する、コンタクト１１０と共有コンタクト１１３とを電気的に結合するメタル１２８が設けられる。コンタクト１１２と電気的に接続されるメタル１２７が設けられる。記憶ノードを構成するコンタクト１１７と共有コンタクト１１４とを電気的に結合するメタル１２９が設けられる。また、コンタクト１１８と電気的に接続されるメタル１２６と、コンタクト１１９と接続されるメタル１２０と、コンタクト１１６と接続されるメタル１２１とが設けられる。
【００３７】
図２０（ｃ）には、メモリセルＭＣの第２層の金属配線層（第２層とも称する）までのレイアウトパターンが示されている。
【００３８】
図２０（ｃ）に示されるように第２層には、コンタクト１３０を介してメタル１２２と電気的に結合されるメタル１３１が設けられる。また、コンタクト１３２を介してメタル１２３と電気的に結合されるメタル１３３が設けられる。また、コンタクト１３４を介してメタル１２４と電気的に結合されるメタル１３５が設けられる。また、コンタクト１３６および１３８それぞれを介してメタル１２７および１２５と電気的に結合される共通のメタル１３７が設けられる。また、コンタクト１３９を介してメタル１２６と電気的に結合されるメタル１４０が設けられる。また、コンタクト１４２を介してメタル１２０と電気的に結合されるメタル１４１が設けられる。また、コンタクト１４３を介してメタル１２１と電気的に結合されるメタル１４４が設けられる。
【００３９】
ここで、メタル１３５およびメタル１４０がそれぞれビット線ＢＬ，／ＢＬを構成する。また、メタル１３７が電圧ＡＲＶＤＤを供給する電源線を構成する。
【００４０】
図２０（ｄ）には、メモリセルＭＣの第３層の金属配線層（第３層とも称する）までのレイアウトパターンが示されている。
【００４１】
図２０（ｄ）に示されるように第３層には、コンタクト１５０を介してメタル１３１と電気的に結合されるメタル１５１が設けられる。また、コンタクト１５２を介してメタル１３３と電気的に結合されるメタル１５４が設けられる。また、コンタクト１５５を介してメタル１４４と電気的に結合されるメタル１５６が設けられる。
【００４２】
ここで、メタル１５１は、電圧ＡＲＶＳＳを供給する電源線を構成する。メタル１５４は、ワード線ＷＬを構成する。また、メタル１５６は、電圧ＡＲＶＳＳを供給する電源線を構成する。
【００４３】
すなわち、第２層および第３層の金属配線層を用いて、電源線およびビット線ＢＬ，／ＢＬおよびワード線ＷＬが形成される。
【００４４】
図２１は、従来の給電セルＰＭＣＰのレイアウトパターンを説明する図である。
図２１（ａ）には、給電セルＰＭＣＰの下地部分のレイアウトパターンが示されている。
【００４５】
図２１（ａ）を参照して、Ｙ方向にＮ型のＮウェル領域が直線的に延在して配設され、Ｎウェル領域の両側にＰ型のＰウェル領域が配設される。これらのＮウェル領域およびＰウェル領域は、メモリセルＭＣと共有されて列方向に延在して配置され、これらのＮウェル領域およびＰウェル領域にダミーレイアウトパターンとして形成されるトランジスタ形成用活性領域を用いてウェル給電を実行するための給電セルが形成される。
【００４６】
具体的には、給電セルのＰウェル領域の中央領域において、ウェル電圧を給電するためのダミー活性領域２０７が配設される。また、他方のＰウェル領域の中央領域において同様にウェル電圧を給電するためのダミー活性領域２０８が配設される。また、Ｎウェル領域の中央領域において、ウェル電圧を給電するためのダミー活性領域２０４が配設される。
【００４７】
そして、上側領域においては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、列方向のメモリセルＭＣの上述した活性領域１００が示されている。上述したようにメモリセル列において隣接するメモリセルＭＣ同士は、Ｘ方向に沿って鏡面対称となるようにレイアウトパターンが形成され、活性領域１００は、Ｙ軸方向に沿って延在して配設されるが、ここでは、給電セルを形成するために活性領域１００は給電セル内には延在して配設されない構成となっている。同様に活性領域１０３および１０１についても給電セル内には延在して配設されない構成となっている。
【００４８】
同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、下側の隣接メモリセルＭＣを形成するための活性領域２００が示されており、上述したように給電セルを形成するために活性領域２００は、給電セル内には延在して配設されない構成となっている。同様に活性領域２０３，２０１についても給電セル内には延在して配設されない構成となっている。
【００４９】
そして、レイアウトパターンの連続性を保持するべくダミーのポリシリコン配線が配設される構成となっている。具体的には、隣接するメモリセルＭＣのレイアウトパターンと鏡面対称となるようにＸ方向に沿ってダミーのポリシリコン配線２２２〜２２５が設けられる。上側領域においては、ポリシリコン配線２２５は、活性領域１００の端部領域をＸ方向側に沿って配設され、ポリシリコン配線２２４は、活性領域１０３および１０１の端部領域をＸ方向側に沿って延在して配設される。また、下側領域においては、ポリシリコン配線２２３は、活性領域２０１の端部領域をＸ方向側に沿って延在して配設され、ポリシリコン配線２２２は、活性領域２００，２０３の端部領域をＸ方向側に沿って延在して配設される。
【００５０】
そして、ポリシリコン配線２２２〜２２５と電気的に結合されるコンタクトがレイアウトパターンの連続性を保持するべく配設される。
【００５１】
具体的には、ポリシリコン配線２２２とダミー活性領域２０４とに対して共通のコンタクトをとる共有コンタクト２１９が配設される。また、ポリシリコン配線２２３に対してコンタクト２１７が配設される。また、ポリシリコン配線２２４とダミー活性領域２０４とに対して共通のコンタクトをとる共有コンタクト２１６が配設される。また、ポリシリコン配線２２５に対してコンタクト２１３が配設される。
【００５２】
そして、ダミー活性領域２０７には、Ｐウェルに給電するＰウェル電圧ＶＳＳＢを供給する電源線とコンタクトをとるためのコンタクト２０９が配設される。また、ダミー活性領域２０４には、Ｎウェルに給電するＮウェル電圧ＶＤＤＢを供給する電源線とコンタクトをとるためのコンタクト２１０が配設される。また、ダミー活性領域２０８には、Ｐウェルに給電するＰウェル電圧ＶＳＳＢを供給する電源線とコンタクトをとるためのコンタクト２１１が配設される。
【００５３】
なお、ここで、示されている点線で囲まれている領域は、Ｐウェル領域の活性領域２０７，２０８に対してＰ型のイオン注入を行なう領域を示したものである。なお、点線で囲まれていない領域に対しては、Ｎ型のイオン注入が実行されるものとする。
【００５４】
図２１（ｂ）には、給電セルＰＭＣＰの第１層の金属配線層までのレイアウトパターンが示されている。
【００５５】
図２１（ｂ）に示されるように、第１層には、コンタクト２１３およびコンタクト２０９と電気的に接続されるメタル２３６が設けられる。また、共有コンタクト２１６，２１９と、コンタクト２１１と電気的に接続されるメタル２３５が設けられる。また、コンタクト２１１とおよびコンタクト２１７と電気的に接続されるメタル２３１が設けられる。
【００５６】
上側領域においては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、列方向のメモリセルＭＣの上述した活性領域１００，１０１，１０３がコンタクトを介して接続されるメタルが同一の符号でそれぞれ示されており図２０（ｂ）で説明したのと同様であるのでその詳細は繰り返さない。
【００５７】
また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、下側の隣接メモリセルＭＣを形成するための活性領域２００が示されており、コンタクト２２１を介してメタル２３４と電気的に結合される。また、活性領域２０３は、コンタクト２２０を介してメタル２３３と電気的に結合される。また、活性領域２０１は、コンタクト２１８を介してメタル２３２と電気的に結合される。
【００５８】
図２１（ｃ）には、給電セルＰＭＣＰの第２層の金属配線層までのレイアウトパターンが示されている。
【００５９】
図２１（ｃ）に示されるように第２層には、コンタクト２５４を介してメタル２３５と電気的に結合されるメタル２５５が設けられる。また、コンタクト２５２を介してメタル２３６と電気的に結合されるメタル２５３が設けられる。また、コンタクト２４２を介してメタル２３１と電気的に結合されるメタル２４３が設けられる。また、コンタクト２４４を介してメタル２３１と電気的に結合されるメタル２４５が設けられる。このメタル２４５は、メタル２５３，２５５，２４３と同一のレイアウトパターンに従って形成されるダミーのメタルである。
【００６０】
また、上側領域に関しては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、図２０（ｃ）で説明したメモリセルＭＣのコンタクト１３４を介して電気的に結合されるビット線ＢＬを構成するメタル１３５がＹ方向に沿って延在して配設されている。また、メモリセルＭＣのコンタクト１３８を介して電気的に結合される電圧ＡＲＶＤＤを供給する電源線を構成するメタル１３７がＹ方向に沿って延在して配設されている。また、同様に、メモリセルＭＣのビット線／ＢＬを構成するメタル１４０がＹ方向に沿って延在して配設されている。
【００６１】
また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、コンタクト２５６を介してメタル２３４とメタル２５７とが電気的に結合される。また、コンタクト２４９を介してメタル２３３とメタル１３７とが電気的に結合される。また、コンタクト２４６を介してメタル２３２とメタル１４０とが電気的に結合される。
【００６２】
図２１（ｄ）には、給電セルＰＭＣＰの第３層の金属配線層までのレイアウトパターンが示されている。
【００６３】
図２１（ｄ）に示されるように第３層には、コンタクト２６８および２６２を介してそれぞれメタル２５３およびメタル２４３と電気的に結合される共通のメタル２６３が設けられる。また、コンタクト２６４を介してメタル２５５と電気的に結合されるメタル２６５が設けられる。なお、メタル２４５は上述したようにダミーのメタルとして設けられたものであり、コンタクトを介してメタル２４５とメタル２６５とは電気的に結合されない。
【００６４】
このメタル２６３がＰウェル電圧ＶＳＳＢを供給する電源線を構成し、メタル２６５がＮウェル電圧ＶＤＤＢを供給する電源線を構成する。
【００６５】
また、上側領域に関しては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、図２０（ｄ）で説明したメモリセルＭＣのコンタクト１５５を介して電気的に結合される電源線を構成するメタル１５６がＸ方向に沿って延在して配設されている。
【００６６】
また、下側領域に関しては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、メタル２５７がコンタクト２６６を介してメタル２６７と電気的に結合される。このメタル２６７が下側の隣接メモリセルＭＣに対して設けられる電圧ＡＲＶＳＳを供給する電源線として構成される。
【００６７】
すなわち、当該構成においては、Ｎウェル電圧ＶＤＤＢに関しては、メタル２６５〜コンタクト２６４〜メタル２５５〜コンタクト２５４〜メタル２３５〜コンタクト２１６，２１９，２１０〜ダミー活性領域２０４の経路を介してウェル電圧が供給される。一方、Ｐウェル電圧ＶＳＳＢに関しては、メタル２６３〜コンタクト２６２，２６８〜メタル２５３，２４３〜コンタクト２５２，２４２〜メタル２３６，２３１〜コンタクト２０９，２１１〜ダミー活性領域２０７，２０８の経路を介してウェル電圧が供給される。
【００６８】
図２２は、給電セルＰＭＣＰのＩＩ−ＩＩの断面構造図である。
図２２を参照して、第３層にＰウェル電圧ＶＳＳＢを供給するメタル２６３が設けられる。また、第２層に上述したようにビット線ＢＬ，／ＢＬを形成するメタル１３５，１４０と、電圧ＡＲＶＤＤを供給するメタル１３７が設けられる。第１層には、Ｎウェル電圧ＶＤＤＢと電気的に結合されるメタル２３５が設けられ、コンタクト２１０を介してＮウェル領域のＮ＋のイオン注入が実行された活性領域２０４と電気的に結合される。
【００６９】
Ｐウェル電圧ＶＳＳＢと電気的に結合されるメタル２３６は、コンタクト２０９を介してＰウェル領域のＰ＋のイオン注入が実行された活性領域２０７と電気的に結合される。また、Ｐウェル電圧ＶＳＳＢと電気的に結合されるメタル２３１は、コンタクト２１１を介してＰウェル領域のＰ＋のイオン注入が実行された活性領域２０８と電気的に結合される。
【００７０】
当該構成により、給電セルＰＭＣＰにおいて、Ｎウェル領域に対してダミー活性領域２０４を介してＮウェル電圧ＶＤＤＢが供給され、Ｐウェル領域に対してダミー活性領域２０７および２０８を介してＰウェル電圧ＶＳＳＢが供給される。
【００７１】
これにより、複数セル毎にウェル給電を実行することが可能となり、各メモリセルＭＣのレイアウト面積を縮小して、メモリアレイ全体としてのレイアウト面積を縮小することが可能となる。
【００７２】
なお、以上本発明についての従来技術を、出願人の知得した一般的な技術情報に基づいて説明したが、出願人の記憶する範囲において、出願前までに先行技術文献情報として開示すべき情報を出願人は有していない。
【発明の開示】
【発明が解決しようとする課題】
【００７３】
一方、従来の給電セルにおいては、レイアウト的に以下の問題がある。
図２３は、従来の給電セルに対して電源線を配設する場合のレイアウト図である。
【００７４】
ここでは、図２１（ｃ）および（ｄ）において説明したメタルの一部が示されている。
メモリアレイにおいては、Ｙ方向に沿って配線トラックが４本設けられた構成となっている。具体的には、Ｙ方向に沿ってここでは第２の金属配線層に設けられる配線トラック２Ｍ０〜２Ｍ３が示されている。このうち３本はビット線ＢＬ，／ＢＬおよび電圧ＡＲＶＤＤを供給する電源線として用いられている。なお、３Ｍ０，３Ｍ１は、Ｐウェル電圧ＶＳＳＢおよびＶＤＤＢを供給する電源線を形成する第３の金属配線層に設けられる配線トラックを示している。
【００７５】
したがって、Ｙ方向に沿って設けられる、これらのビット線ＢＬ，／ＢＬおよび電圧ＡＲＶＤＤの電源線とぶつからないように配線接続するためには、残りの配線トラック１本分の領域を用いて、Ｘ方向に沿って設けられる第３の金属配線層に設けられた電源線（Ｎウェル電圧ＶＤＤＢ，ＶＳＳＢ）と下地領域の活性領域とのコンタクトをとるためのメタルを配線する必要がある。すなわち、第３の金属配線層から下層へのくい打ち領域を確保する必要がある。ここでは、一例としてＸ方向に０．１μｍ、Ｙ方向に０．５μｍの上述したメタル２５３，２５５がＹ方向に沿って整列されている場合が示されている。
【００７６】
このくい打ち領域は、Ｎウェル電圧ＶＤＤＢを供給する電源線およびＰウェル電圧ＶＳＳＢを供給する電源線それぞれに設ける必要があり、ある程度の面積を確保する必要があるためこの２つのくい打ち領域を確保するために給電セルＰＭＣＰの面積を縮小することができなかった。すなわち、同一の金属配線層に形成される２本の電源線から下層への配線接続に用いるＹ方向のメタルの長さにより給電セルのレイアウト面積が大きくなっていたという問題があった。
【００７７】
本発明は上記のような問題を解決するためになされたものであって、給電セルのレイアウト面積を縮小することによりメモリアレイ全体のレイアウト面積をさらに縮小することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００７８】
本発明に係る半導体記憶装置は、行列状に配置され、各々が、（１）第１導電型の第１のウェル領域に形成される第２導電型の１対の負荷トランジスタと、（２）第２導電型の第２のウェル領域に形成され、前記負荷トランジスタとフリップフロップを構成するように接続される第１導電型の１対のドライバトランジスタとを含む、複数のメモリセルと、各々が、メモリセル列に対応して設けられ、前記第１および第２のウェル領域を給電するために設けられる行を構成する複数の給電セルとを有するメモリアレイを備える。第１および第２のウェル領域は、列方向に延在して行方向に交互に配設される。行方向に沿って複数の給電セルに対応して設けられ、前記給電セルと電気的に結合されて、前記第１のウェル領域に第１の電源電圧を供給するための第１の電源線と、行方向に沿って複数の給電セルに対応して設けられ、前記給電セルと電気的に結合されて、前記第２のウェル領域に第２の電源電圧を供給するための第２の電源線とを備える。第１の電源線は、第１の金属配線層との間に設けられたコンタクトを介して第１のウェル領域と電気的に結合され、第２の電源線は、第１の金属配線層よりも上層に形成され、各金属配線層との間にそれぞれ設けられた複数のコンタクトを介して第２のウェル領域と電気的に結合される。
【発明の効果】
【００７９】
本発明に係る半導体記憶装置は、第１および第２の電源線により第１および第２のウェル領域をそれぞれ給電する給電セルを有する。第１の電源線は、第１の金属配線層との間に設けられたコンタクトを介して第１のウェル領域と電気的に結合され、第２の電源線は、第１の金属配線層よりも上層に形成され、各金属配線層との間にそれぞれ設けられた複数のコンタクトを介して第２のウェル領域と電気的に結合される。すなわち、第１の電源線は、第１のウェル領域と１つのコンタクトを介して電気的に結合されるため、配線層を介して電気的に結合するくい打ち領域が不要であり、かかる領域を確保するためのレイアウトマージンを削減して、給電セルのレイアウト面積を縮小し、メモリアレイ全体の面積を縮小することができる。
【発明を実施するための最良の形態】
【００８０】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００８１】
（実施の形態１）
図１は、本発明の実施の形態１に従う半導体記憶装置１の概略ブロック図である。
【００８２】
図１を参照して、本発明の実施の形態１に従う半導体記憶装置１は、制御回路２０と、メモリアレイ５と、ワードドライバ１０と、列選択回路／入出力制御回路１５とを備える。  コントロール回路２０は、アドレスＡＤＤおよび制御信号ＣＴの入力に基づいて半導体記憶装置１全体を制御し、ワードドライバ１０および列選択回路／入出力制御回路１５に対して必要な指示あるいは制御を実行する。メモリアレイ５は、行列状に集積配置されたメモリセルＭＣを有し、行方向（Ｘ方向）に沿ってメモリセル行にそれぞれ対応してワード線ＷＬが設けられ、列方向（Ｙ方向）に沿ってメモリセル列にそれぞれ対応してビット線ＢＬ，／ＢＬが設けられる。
【００８３】
ワードドライバ１０は、ワード線ＷＬを駆動して選択されたメモリセル行に対するアクセスを実行する。また、列選択回路／入出力制御回路１５は、制御回路２０からの指示に応答してメモリアレイの列選択を実行し、ビット線ＢＬ，／ＢＬの列選択動作を実行して、たとえばデータ書込時においては、入力データＤＩＮに基づいてビット線ＢＬ，／ＢＬを所定の論理レベルに駆動してデータ書込を実行する。また、データ読出時においては、ビット線ＢＬ，／ＢＬを介して選択されたメモリセルＭＣに流れる読出電流に基づいて選択されたメモリセルＭＣが保持していた出力データＤＯＵＴを生成して出力する。
【００８４】
メモリアレイ５は、図１６で説明したように行列状に集積配置されたメモリセルを有し、所定のメモリセル行ごとに複数の給電セルで構成される給電セル行が設けられ、給電セル行によりウェル給電が実行されるものとする。なお、本願発明においては、特にメモリセルＭＣのウェル給電を行なう給電セルについて向けられたものであり、主にそのレイアウトパターンについて説明する。
【００８５】
図２は、本発明の実施の形態１に従うメモリアレイのメモリセルおよび給電セルのレイアウトパターンを説明する図である。
【００８６】
図２を参照して、ここでは、列に対応して２つのメモリセルＭＣの間に給電セルＰＭＣが設けられており、４つのメモリセルＭＣと２つの給電セルＰＭＣが示されている。また、メモリセルＭＣおよび給電セルＰＭＣを形成するための活性領域が配設されるＰウェル領域およびＮウェル領域が列方向すなわちＹ方向に延在して行方向すなわちＸ方向に交互に配設される。
【００８７】
また、メモリセルＭＣおよび給電セルＰＭＣは、境界領域に関して鏡映対称なレイアウトが繰返し配置されており、メモリセルＭＣおよび給電セルＰＭＣは、Ｙ方向において鏡映対称に活性領域および配線が配設される。また、ここでは、図示しないがメモリセル列において、隣接するメモリセルＭＣ同士については、Ｘ方向において鏡映対称に活性領域および配線が配設される。
【００８８】
メモリセルＭＣと給電セルＰＭＣとは、配線接続等は異なるが、レイアウトパターンの均一化を図るために給電セルＰＭＣについても、メモリセルＭＣと同様のレイアウトパターンを用いて活性領域および配線が配設される。すなわち、列方向において、給電セルＰＭＣは、隣接するメモリセルＭＣとＸ方向において鏡映対称な関係となるようなメモリセルＭＣのレイアウトパターンと同様のダミーのレイアウトパターンを用いて形成される。
【００８９】
当該レイアウトパターンを用いることにより、セルレイアウトのレイアウトパターンの連続性を保持してパターンばらつきを低減した均一なレイアウトパターンを成形することが可能となる。
【００９０】
図３は、図２で示したセルレイアウトの一部を説明する図である。
図３を参照して、ここではメモリセル列の２つのメモリセルＭＣとその間に設けられた給電セルＰＭＣとが示されている。なお、メモリセルＭＣのレイアウトパターンについては、図２０で説明したのと同様であるので同一部分については、その詳細な説明は繰り返さないとともに、同一部分については同一符号を付記して説明する。
【００９１】
以下、本発明の実施の形態１に従う給電セルＰＭＣのレイアウトパターンについて説明する。ここでは、Ｎウェル電圧ＶＤＤＢを供給する電源線を第１の金属配線層を用いて形成する場合について説明する。
【００９２】
図４は、本発明の実施の形態１に従う給電セルＰＭＣのレイアウトパターンを説明する図である。
【００９３】
図４（ａ）には、給電セルＰＭＣの下地部分のレイアウトパターンが示されている。
ここでは、上述したようにＹ方向にＮ型のＮウェル領域が直線的に延在して配設され、Ｎウェル領域の両側にＰ型のＰウェル領域が配設される。これらのＮウェル領域およびＰウェル領域は、メモリセルＭＣと共有されて列方向に延在して配置され、これらのＮウェル領域およびＰウェル領域にダミーレイアウトパターンとして形成されるトランジスタ形成用活性領域を用いてウェル給電を実行するための給電セルが形成される。
【００９４】
具体的には、給電セルのＰウェル領域には、ウェル電圧を給電するためのダミー活性領域３０１が配設される。また、他方のＰウェル領域には、同様にウェル電圧を給電するためのダミー活性領域３０３が配設される。また、Ｎウェル領域には、ウェル電圧を給電するためのダミー活性領域３００が配設される。
【００９５】
そして、レイアウトパターンの連続性を保持するべくダミーのポリシリコン配線が配設される構成となっている。具体的には、隣接するメモリセルＭＣのレイアウトパターンと鏡面対称となるようにＸ方向に沿ってダミーのポリシリコン配線２２２〜２２５が設けられる。上側領域においては、ポリシリコン配線２２５は、活性領域１００の端部領域をＸ方向側に沿って配設され、ポリシリコン配線２２４は、活性領域１０３および１０１の端部領域をＸ方向側に沿って延在して配設される。また、下側領域においては、ポリシリコン配線２２３は、活性領域２０１の端部領域をＸ方向側に沿って延在して配設され、ポリシリコン配線２２２は、活性領域２００，２０３の端部領域をＸ方向側に沿って延在して配設される。
【００９６】
そして、ポリシリコン配線２２２〜２２５と電気的に結合されるコンタクトがレイアウトパターンの連続性を保持するべく配設される。
【００９７】
具体的には、ポリシリコン配線２２２と活性領域３００とに対して共通のコンタクトをとる共有コンタクト２１９が配設される。また、ポリシリコン配線２２３に対してコンタクト２１７が配設される。また、ポリシリコン配線２２４と活性領域３００とに対して共通のコンタクトをとる共有コンタクト２１６が配設される。また、ポリシリコン配線２２５に対してコンタクト２１３が配設される。
【００９８】
そして、ダミー活性領域３０１には、Ｐウェルに給電するＰウェル電圧ＶＳＳＢを供給する電源線とコンタクトをとるためのコンタクト３０２が配設される。また、ダミー活性領域３０３には、Ｐウェルに給電するＰウェル電圧ＶＳＳＢを供給する電源線とコンタクトをとるためのコンタクト３０４が配設される。
【００９９】
なお、ここで、示されている点線で囲まれている領域は、Ｐウェル領域の活性領域３０１，３０３に対してＰ型のイオン注入を行なう領域を示したものである。なお、点線で囲まれていない領域に対しては、Ｎ型のイオン注入が実行されるものとする。
【０１００】
図２１で説明したレイアウトパターンと比較して異なる点は、Ｐウェル領域に形成されたダミー活性領域２０７，２０８をダミー活性領域３０１，３０３に置換するとともに、ダミー活性領域２０４をダミー活性領域３００に置換した点が異なる。その他の点については、図２１で説明したのと同様である。
【０１０１】
ダミー活性領域３０１，３０３は、Ｙ方向に沿ってそれぞれ対称的に給電セルＰＭＣとメモリセルＭＣとの境界領域に近づくようにずれたレイアウトパターンとなっている。具体的には、ダミー活性領域３０１とポリシリコン配線２２５とが所定間隔空けて近接するようにレイアウトされている。また、ダミー活性領域３０３とポリシリコン配線２２３とが所定間隔空けて近接するようにレイアウトされている。
【０１０２】
そして、ダミー活性領域３００のＹ方向の長さを短くして、共有コンタクト２１６および２１９の間隔が短くなって、給電セルの下地領域のＹ方向の長さが縮小された構成である。なお、ここでは、ダミー活性領域３００には、コンタクトが設けられない構成となっている。
【０１０３】
図４（ｂ）には、給電セルＰＭＣの第１層の金属配線層までのレイアウトパターンが示されている。
【０１０４】
図４（ｂ）に示されるように、第１層には、コンタクト２１３およびコンタクト３０２と電気的に接続されるメタル３１０が設けられる。また、共有コンタクト２１６および２１９と電気的に接続されるメタル３１２が設けられる。また、コンタクト３０４およびコンタクト２１７と電気的に接続されるメタル３１１が設けられる。このメタル３１２がＮウェル電圧ＶＤＤＢを供給する電源線として用いられる。このメタル３１２は、給電セルＰＭＣ内において、Ｘ方向およびＹ方向に直線的に延在する部分を有し、中心部に対して点対称な形状に形成され、かつ図２に示されるように同一行の隣接する給電セルＰＭＣにおいてそれぞれ共有コンタクト２１６および２１９と電気的に結合されるように連続して、延在するように形成される。
【０１０５】
上側領域においては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、列方向のメモリセルＭＣの上述した活性領域１００，１０１，１０３がコンタクトを介して接続されるメタルが同一の符号でそれぞれ示されており図２０（ｂ）で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１０６】
また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、下側の隣接メモリセルＭＣを形成するための活性領域２００，２０１，２０３が示されており、図２１（ｂ）で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１０７】
図４（ｃ）には、給電セルＰＭＣの第２層の金属配線層までのレイアウトパターンが示されている。
【０１０８】
図４（ｃ）に示されるように第２層には、コンタクト３２２を介してメタル３１０と電気的に結合されるメタル３２３が設けられる。また、コンタクト３２０を介してメタル３１１と電気的に結合されるメタル３２１が設けられる。
【０１０９】
また、上側領域に関しては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、図２０（ｃ）で説明したメモリセルＭＣのコンタクト１３４を介して電気的に結合されるビット線ＢＬを構成するメタル１３５がＹ方向に沿って延在して配設されている。また、メモリセルＭＣのコンタクト１３８を介して電気的に結合される電圧ＡＲＶＤＤを供給する電源線を構成するメタル１３７がＹ方向に沿って延在して配設されている。また、同様に、メモリセルＭＣのビット線／ＢＬを構成するメタル１４０がＹ方向に沿って延在して配設されている。
【０１１０】
また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、図２１（ｃ）で説明したコンタクト２５６を介してメタル２３４とメタル２５７とが電気的に結合される。また、コンタクト２４９を介してメタル２３３とメタル１３７とが電気的に結合される。また、コンタクト２４６を介してメタル２３２とメタル１４０とが電気的に結合される。
【０１１１】
図４（ｄ）には、給電セルＰＭＣの第３層の金属配線層までのレイアウトパターンが示されている。
【０１１２】
図４（ｄ）に示されるように第３層には、コンタクト３３４および３３５を介してそれぞれメタル３２３と電気的に結合されるメタル３３２および３３３が設けられる。また、コンタクト３３０および３３１を介してそれぞれメタル３２１と電気的に結合されるメタル３３２および３３３が設けられる。このメタル３３２および３３３がＰウェル電圧ＶＳＳＢを供給する電源線を構成する。
【０１１３】
また、上側領域に関しては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、図２０（ｄ）で説明したメモリセルＭＣのコンタクト１５５を介して電気的に結合される電圧ＡＲＶＳＳを供給する電源線を構成するメタル１５６がＸ方向に沿って延在して配設されている。
【０１１４】
また、下側領域に関しては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、メタル２５７がコンタクト２６６を介してメタル２６７と電気的に結合される。このメタル２６７が下側の隣接メモリセルＭＣに対して設けられる電圧ＡＲＶＳＳを供給する電源線としてＸ方向に沿って延在して配設されている。
【０１１５】
すなわち、当該構成においては、Ｎウェル電圧ＶＤＤＢに関しては、メタル３１２〜コンタクト２１６，２１９〜ダミー活性領域３００の経路を介してウェル電圧が供給される。一方、Ｐウェル電圧ＶＳＳＢに関しては、メタル３３２，３３３〜コンタクト３３０，３３１，３３４，３３５〜メタル３２１，３２３〜コンタクト３２０，３２２〜メタル３１１，３１０〜コンタクト３０４，３０２〜ダミー活性領域３０３，３０１の経路を介してウェル電圧が供給される。
【０１１６】
図５は、本発明の実施の形態１に従う給電セルに対して電源線を配設する場合のレイアウト図である。
【０１１７】
ここでは、図４（ｃ）および（ｄ）において説明したメタルの一部が示されている。
メモリセルアレイにおいて、上述したように第２の金属配線層には配線トラックが４本設けられた構成となっている。具体的には、Ｙ方向に沿ってここでは２Ｍ０〜２Ｍ３が示されている。このうち３本はビット線ＢＬ，／ＢＬおよび電圧ＡＲＶＤＤを供給する電源線として用いられている。
【０１１８】
したがって、残りの２本のＮウェル電圧ＶＤＤＢとＶＳＳＢとを配線接続する際に、これらのビット線ＢＬ，／ＢＬおよび電圧ＡＲＶＤＤの電源線とぶつからないように配線接続するためには、残りの配線トラック１本分の領域を用いて、下層へのくい打ち領域を確保する必要があるが、本実施の形態１の構成においては、Ｎウェル電圧ＶＤＤＢを供給する電源線を第３の金属配線層とは異なる第１の金属配線層のメタルを用いた構成としているため下層へのくい打ち領域を必要とせず、Ｐウェル電圧ＶＳＳＢの電源線のくい打ち領域のみ確保すればよい。
【０１１９】
したがって、従来の給電セルにおいては、上述したようにＹ方向に沿って、２つのそれぞれ異なるくい打ち領域を確保するためにＹ方向の長さを縮小することができなかったが本願構成により、１つのくい打ち領域の面積を確保すれば足り、給電セルＰＭＣのＹ方向の長さを縮小して、給電セルのレイアウト面積を縮小することができる。すなわち、給電セルのレイアウト面積を縮小することによりメモリアレイ全体のレイアウト面積をさらに縮小することが可能となる。
【０１２０】
図２３の構成においては、従来の給電セルＰＭＣＰに関して、Ｘ方向に沿って設けられる配線トラックがＹ方向に沿って３本配置可能な程度レイアウトマージンを確保する必要があったが、本発明の実施の形態１に従う給電セルＰＭＣの場合には、Ｘ方向に沿って設けられる配線トラックがＹ方向に沿って２本配置可能な程度に縮小される場合が図５に示されている。
【０１２１】
なお、本例においては、Ｐウェル電圧ＶＳＳＢを補強する目的でＰウェル電圧ＶＳＳＢを供給する２本の電源線が第３の金属配線層の配線トラック３Ｍ０，３Ｍ１に配置される場合について一例として示しているが、特にＰウェル電圧ＶＳＳＢを供給する電源線は２本である必要は特になく、１本の配線として配線接続を実行する構成とすることも当然に可能である。また、本例においては、メタル３１２とダミー活性領域３００とが共有コンタクト２１６，２１９のみを介して電気的に結合されている構成としているが、ダミー活性領域３００にメタル３１２と電気的に結合されるコンタクトを設ける構成とすることも可能である。
【０１２２】
（実施の形態２）
図６は、本発明の実施の形態２に従うメモリアレイのメモリセルおよび給電セルのレイアウトパターンを説明する図である。
【０１２３】
図６を参照して、ここでは、列に対応して２つのメモリセルＭＣの間に給電セルＰＭＣａが設けられており、４つのメモリセルＭＣと２つの給電セルＰＭＣａが示されている。また、メモリセルＭＣおよび給電セルＰＭＣａを形成するための活性領域が配設されるＰウェル領域およびＮウェル領域が列方向すなわちＹ方向に延在して行方向すなわちＸ方向に交互に配設される。
【０１２４】
また、メモリセルＭＣおよび給電セルＰＭＣａは、境界領域に関して鏡映対称なレイアウトが繰返し配置されており、メモリセルＭＣおよび給電セルＰＭＣａは、Ｙ方向において鏡映対称に活性領域および配線が配設される。また、ここでは、図示しないがメモリセル列において、隣接するメモリセルＭＣ同士については、Ｘ方向において鏡映対称に活性領域および配線が配設される。
【０１２５】
図７は、図６で示したセルレイアウトの一部を説明する図である。
図７を参照して、ここではメモリセル列の２つのメモリセルＭＣとその間に設けられた給電セルＰＭＣａとが示されている。なお、メモリセルＭＣのレイアウトパターンについては、図２０で説明したのと同様であるので同一部分については、その詳細な説明は繰り返さないとともに、同一部分については同一符号を付記して説明する。
【０１２６】
以下、本発明の実施の形態２に従う給電セルＰＭＣａのレイアウトパターンについて説明する。ここでは、Ｐウェル電圧ＶＳＳＢが供給される活性領域のコンタクトの位置をさらにずらす場合について説明する。
【０１２７】
図８は、本発明の実施の形態２に従う給電セルＰＭＣａのレイアウトパターンを説明する図である。
【０１２８】
図８（ａ）には、給電セルＰＭＣａの下地部分のレイアウトパターンが示されている。
ここでは、上述したようにＹ方向にＮ型のＮウェル領域が直線的に延在して配設され、Ｎウェル領域の両側にＰ型のＰウェル領域が配設される。これらのＮウェル領域およびＰウェル領域は、メモリセルＭＣと共有されて列方向に延在して配置され、これらのＮウェル領域およびＰウェル領域にダミーレイアウトパターンとして形成されるトランジスタ形成用活性領域を用いてウェル給電を実行するための給電セルが形成される。
【０１２９】
そして、本発明の実施の形態２に従う給電セルＰＭＣａのＰウェル領域には、上側領域および下側領域の隣接するメモリセルＭＣで用いられる活性領域がさらに延在して配設される。具体的には、活性領域１００，２０１と置換して、活性領域１００＃および２０１＃が給電セルＰＭＣａのＰウェル領域まで延在して配設される。ここでは、Ｌ字形の活性領域がＹ方向に沿って鏡面対称となるように折れ曲がった活性領域１００＃およびＬ字型の活性領域がＸ方向に沿って鏡面対称となるように折れ曲がった活性領域２０１＃が示されており、活性領域１００＃および２０１＃は、ダミーのポリシリコン配線２２５，２２３によりそれぞれ分離されている。
【０１３０】
そして、活性領域１００＃の給電セル側のダミーポリシリコン配線２２５により分離された活性領域（分離活性領域）には、Ｐウェルに給電するＰウェル電圧ＶＳＳＢを供給する電源線とコンタクトをとるためのコンタクト４０１が配設される。また、活性領域２０１＃の給電セル側のダミーポリシリコン配線２２３により分離された活性領域（分離活性領域）には、Ｐウェルに給電するＰウェル電圧ＶＳＳＢを供給する電源線とコンタクトをとるためのコンタクト４０４が配設される。
【０１３１】
なお、ここで、示されている点線で囲まれている領域は、Ｐウェル領域の活性領域１００＃，２０１＃の一部分に対してＰ型のイオン注入を行なう領域を示したものである。なお、点線で囲まれていない領域に対しては、Ｎ型のイオン注入が実行されるものとする。
【０１３２】
図４で説明したレイアウトパターンと比較して異なる点は、Ｐウェル領域に形成された活性領域３０１，３０３を削除して活性領域１００＃，２０１＃に置換するとともに、活性領域３００をダミー活性領域４０２に置換した点が異なる。その他の点については、図４で説明したのと同様である。
【０１３３】
上述したように活性領域１００＃，２０１＃は、上側領域および下側領域の同一列の隣接するメモリセルＭＣで用いられる活性領域がさらに延在して配設されたものであり、コンタクト４０１は、ポリシリコン配線２２５に沿ってコンタクト１０９と対称な位置に配設される。また、コンタクト４０４は、ポリシリコン配線２２３に沿ってコンタクト２１８と対称な位置に配設される。
【０１３４】
図４の構成においては、給電セルに設けられるダミー活性領域３０１，３０３とポリシリコン配線２２５，２２３および活性領域１００，２０１はそれぞれ独立したものであり、レイアウトのマージンを確保するために所定間隔空けて配設する必要があったが、当該構成においては、上側領域および下側領域の隣接するメモリセルＭＣで用いられる活性領域を共有し、ゲート分離した活性領域を用いて給電セル側のＰウェルに給電するＰウェル電圧ＶＳＳＢを供給する電源線とコンタクトを配設する構成である。
【０１３５】
そして、ダミー活性領域３００と比較してダミー活性領域４０２のＹ方向の長さを短くして、共有コンタクト２１６および２１９の間隔が短くなって、給電セルの下地領域のＹ方向の長さが縮小された構成である。
【０１３６】
図８（ｂ）には、給電セルＰＭＣａの第１層の金属配線層までのレイアウトパターンが示されている。
【０１３７】
図８（ｂ）に示されるように、第１層には、コンタクト２１３およびコンタクト４０１と電気的に接続されるメタル４１６が設けられる。また、共有コンタクト２１６および２１９と電気的に接続されるメタル４１５が設けられる。また、コンタクト４０４およびコンタクト２１７と電気的に接続されるメタル４１７が設けられる。このメタル４１５がＮウェル電圧ＶＤＤＢを供給する電源線として用いられる。このメタル４１５は、給電セルＰＭＣａ内において、Ｘ方向およびＹ方向に直線的に延在する部分を有し、中心部に対して点対称な形状に形成され、かつ図６に示されるように同一行の隣接する給電セルＰＭＣａにおいてそれぞれ共有コンタクト２１６および２１９と電気的に結合されるように連続して、延在するように形成される。
【０１３８】
上述したように、上側領域においては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、列方向のメモリセルＭＣのコンタクトを介して接続されるメタルが同一の符号でそれぞれ示されており図２０（ｂ）で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１３９】
また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、下側の隣接メモリセルＭＣのコンタクトを介して接続されるメタルが同一符号でそれぞれ示されており図２１（ｂ）で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１４０】
図８（ｃ）には、給電セルＰＭＣａの第２層の金属配線層までのレイアウトパターンが示されている。
【０１４１】
図８（ｃ）に示されるように第２層には、コンタクト４２０を介してメタル４１６と電気的に結合されるメタル４２１が設けられる。また、コンタクト４２２を介してメタル４１７と電気的に結合されるメタル４２３が設けられる。
【０１４２】
また、上側領域に関しては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、図２０（ｃ）で説明したメモリセルＭＣのコンタクト１３４を介して電気的に結合されるビット線ＢＬを構成するメタル１３５がＹ方向に沿って延在して配設されている。また、メモリセルＭＣのコンタクト１３８を介して電気的に結合される電圧ＡＲＶＤＤ供給する電源線を構成するメタル１３７がＹ方向に沿って延在して配設されている。また、同様に、メモリセルＭＣのビット線／ＢＬを構成するメタル１４０がＹ方向に沿って延在して配設されている。
【０１４３】
また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、図２１（ｃ）で説明したコンタクト２５６を介してメタル２３４とメタル２５７とが電気的に結合される。また、コンタクト２４９を介してメタル２３３とメタル１３７とが電気的に結合される。また、コンタクト２４６を介してメタル２３２とメタル１４０とが電気的に結合される。
【０１４４】
図８（ｄ）には、給電セルＰＭＣａの第３層の金属配線層までのレイアウトパターンが示されている。
【０１４５】
図８（ｄ）に示されるように第３層には、コンタクト４３０および４３２を介してそれぞれメタル４２１および４２３と電気的に結合される共通のメタル４３１が設けられる。このメタル４３１がＰウェル電圧ＶＳＳＢを供給する電源線を構成する。
【０１４６】
また、上側領域に関しては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、図２０（ｄ）で説明したメモリセルＭＣのコンタクト１５５を介して電気的に結合される電圧ＡＲＶＳＳを供給する電源線を構成するメタル１５６がＸ方向に沿って延在して配設されている。
【０１４７】
また、下側領域に関しては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、メタル２５７がコンタクト２６６を介してメタル２６７と電気的に結合される。このメタル２６７が下側の隣接メモリセルＭＣに対して設けられる電圧ＡＲＶＳＳを供給する電源線としてＸ方向に沿って延在して配設されている。
【０１４８】
すなわち、当該構成においては、Ｎウェル電圧ＶＤＤＢに関しては、メタル４１５〜コンタクト２１６，２１９〜ダミー活性領域４０２の経路を介してウェル電圧が供給される。一方、Ｐウェル電圧ＶＳＳＢに関しては、メタル４３１〜コンタクト４３２，４３０〜メタル４２３，４２１〜コンタクト４２２，４２０〜メタル４１７，４１６〜コンタクト４０４，４０１〜ゲート分離された活性領域２０１＃，１００＃（分離活性領域）の経路を介してウェル電圧が供給される。
【０１４９】
当該構成においても、実施の形態１で説明したのと同様に、Ｎウェル電圧ＶＤＤＢを供給する電源線を第３の金属配線層とは異なる第１の金属配線層のメタルを用いた構成としているため下層へのくい打ち領域を必要とせず、Ｐウェル電圧ＶＳＳＢの電源線のくい打ち領域のみ確保すればよい。
【０１５０】
したがって、従来の給電セルにおいては、上述したようにＹ方向に沿って、２つのそれぞれ異なるくい打ち領域を確保するためにＹ方向の長さを縮小することができなかったが本願構成により、１つのくい打ち領域の面積を確保すれば足り、給電セルＰＭＣのＹ方向の長さを縮小して、給電セルのレイアウト面積を縮小することができる。すなわち、給電セルのレイアウト面積を縮小することによりメモリアレイ全体のレイアウト面積をさらに縮小することが可能となる。
【０１５１】
そして、さらに、本発明の実施の形態２に従う給電セルＰＭＣａは、実施の形態１の給電セルＰＭＣよりもレイアウト面積を縮小することができる。
【０１５２】
図９は、本発明の実施の形態１および２に従う給電セルの第１層のメタルのレイアウトを比較した図である。
【０１５３】
ここでは、図９（ａ）に対応して図４（ｂ）の第１の金属配線層のメタル部分が示されている。また、図９（ｂ）に対応して図８（ｂ）に示される第１の金属配線層のメタル部分が示されている。
【０１５４】
図９（ａ）に示されるように、図４の実施の形態１の給電セルＰＭＣに従う構成においては、給電セルに設けられる活性領域３０１とポリシリコン配線２２５および活性領域１００はそれぞれ独立したものであり、レイアウトのマージンを確保するために所定間隔空けて配設する必要があったため、コンタクト２１３とコンタクト３０２とを電気的に結合する第１の金属配線層に形成されるメタル３１０については、所定間隔分に対応する長さＳ０分Ｙ方向に沿って延在したメタル３１０を形成する必要があったが、本発明の実施の形態２に従う給電セルＰＭＣａに従う構成においては、上側領域のメモリセルＭＣで用いられる活性領域を共有し、ゲート分離した活性領域を用いて給電セル側のＰウェルに給電するＰウェル電圧ＶＳＳＢを供給する電源線とコンタクトを配設する構成であるため、レイアウトマージンを確保する必要がなく、コンタクト２１３とコンタクト４０１とを電気的に結合するメタル４１６については、Ｙ方向に沿って所定間隔分に対応する長さを縮小したレイアウト構成を実現することが可能である。すなわち、本発明の実施の形態２に従う給電セルＰＭＣａに従う構成においては、給電セル側に設けられる活性領域のレイアウトマージン分Ｙ方向に沿ってレイアウトを縮小することが可能である。
【０１５５】
したがって、本発明の実施の形態１の給電セルＰＭＣのＹ方向の長さをＹ０とすると、本発明の実施の形態２の給電セルＰＭＣａの構成においてはＹ方向の長さをＹ１（＜Ｙ０）に設計することが可能となり、給電セルのレイアウト面積をさらに縮小することができるとともに、メモリアレイ全体のレイアウト面積をさらに縮小することが可能となる。
【０１５６】
（実施の形態３）
図１０は、本発明の実施の形態３に従うメモリアレイのメモリセルおよび給電セルのレイアウトパターンを説明する図である。
【０１５７】
図１０を参照して、ここでは、列に対応して２つのメモリセルＭＣの間に給電セルＰＭＣｂが設けられており、４つのメモリセルＭＣと２つの給電セルＰＭＣｂが示されている。また、メモリセルＭＣおよび給電セルＰＭＣｂを形成するための活性領域が配設されるＰウェル領域およびＮウェル領域が列方向すなわちＹ方向に延在して行方向すなわちＸ方向に交互に配設される。
【０１５８】
また、メモリセルＭＣおよび給電セルＰＭＣｂは、境界領域に関して鏡映対称なレイアウトが繰返し配置されており、メモリセルＭＣおよび給電セルＰＭＣｂは、Ｙ方向において鏡映対称に活性領域および配線が配設される。また、ここでは、図示しないがメモリセル列において、隣接するメモリセルＭＣ同士については、Ｘ方向において鏡映対称に活性領域および配線が配設される。
【０１５９】
図１１は、図１０で示したセルレイアウトの一部を説明する図である。
図１１を参照して、ここではメモリセル列の２つのメモリセルＭＣとその間に設けられた給電セルＰＭＣｂとが示されている。なお、メモリセルＭＣのレイアウトパターンについては、図２０で説明したのと同様であるので同一部分については、その詳細な説明は繰り返さないとともに、同一部分については同一符号を付記して説明する。
【０１６０】
以下、本発明の実施の形態３に従う給電セルＰＭＣｂのレイアウトパターンについて説明する。ここでは、ダミーのポリシリコン配線を用いてＰウェル電圧ＶＳＳＢを供給する構成について説明する。
【０１６１】
図１２は、本発明の実施の形態３に従う給電セルＰＭＣｂのレイアウトパターンを説明する図である。
【０１６２】
図１２（ａ）には、給電セルＰＭＣａの下地部分のレイアウトパターンが示されている。
【０１６３】
ここでは、上述したようにＹ方向にＮ型のＮウェル領域が直線的に延在して配設され、Ｎウェル領域の両側にＰ型のＰウェル領域が配設される。これらのＮウェル領域およびＰウェル領域は、メモリセルＭＣと共有されて列方向に延在して配置され、これらのＮウェル領域およびＰウェル領域にダミーレイアウトパターンとして形成されるトランジスタ形成用活性領域を用いてウェル給電を実行するための給電セルが形成される。
【０１６４】
そして、本発明の実施の形態３に従う給電セルＰＭＣｂのＰウェル領域には、実施の形態２で説明したように上側領域および下側領域の隣接するメモリセルＭＣで用いられる活性領域がさらに延在して配設される。具体的には、活性領域１００＃および２０１＃が給電セルＰＭＣｂのＰウェル領域まで延在して配設される。ここでは、Ｌ字形の活性領域がＹ方向に沿って鏡面対称となるように折れ曲がった活性領域１００＃およびＬ字型の活性領域がＸ方向に沿って鏡面対称となるように折れ曲がった活性領域２０１＃が示されており、活性領域１００＃および２０１＃は、ダミーのポリシリコン配線２２５，２２３によりそれぞれ分離されている。
【０１６５】
そして、活性領域１００＃のダミーポリシリコン配線２２５により分離された領域（分離活性領域）には、Ｐウェルに給電するＰウェル電圧ＶＳＳＢを供給する電源線とコンタクトをとるためのコンタクト４０１が配設される。また、活性領域２０１＃のダミーポリシリコン配線２２３により分離された領域（分離活性領域）には、Ｐウェルに給電するＰウェル電圧ＶＳＳＢを供給する電源線とコンタクトをとるためのコンタクト４０４が配設される。
【０１６６】
なお、ここで、示されている点線で囲まれている領域は、Ｐウェル領域の活性領域１００＃，２０１＃の一部分に対してＰ型のイオン注入を行なう領域を示したものである。なお、点線で囲まれていない領域に対しては、Ｎ型のイオン注入が実行されるものとする。
【０１６７】
図８で説明したレイアウトパターンと比較して異なる点は、ダミー活性領域４０２をダミー活性領域５００に置換するととともに、ダミーのポリシリコン配線２２２および２２４をそれぞれダミーのポリシリコン配線２２２＃および２２４＃に置換した点が異なる。その他の点については、図８で説明したのと同様である。
【０１６８】
ダミー活性領域５００は、ダミー活性領域４０２と比較して、Ｙ方向の長さを短くして、共有コンタクト２１６および２１９の間隔が短くなって、給電セルの下地領域のＹ方向の長さが縮小された構成である。
【０１６９】
また、ダミーのポリシリコン配線２２２＃および２２４＃は、図示しないが、Ｘ方向に隣接する給電セルの領域にまで延在して配設され、互いに共有する構成にレイアウトされているものとする。
【０１７０】
図１２（ｂ）には、給電セルＰＭＣｂの第１層の金属配線層までのレイアウトパターンが示されている。
【０１７１】
図１２（ｂ）に示されるように、第１層には、コンタクト２１３およびコンタクト４０１と電気的に接続されるメタル４１６が設けられる。また、共有コンタクト２１６および２１９と電気的に接続されるメタル５０５が設けられる。また、コンタクト４０４およびコンタクト２１７と電気的に接続されるメタル４１７が設けられる。このメタル５０５は、対応する給電セルＰＭＣｂの共有コンタクト２１６および２１９のみを互いに電気的に結合するために設けられたメタルであり、実施の形態１および２で説明したように第１層のメタルを用いて隣接する給電セルの共有コンタクト２１６および２１９をそれぞれ互いに電気的に結合するように延在して形成されない。
【０１７２】
本発明の実施の形態３に従う給電セルＰＭＣｂは、Ｘ方向に互いに隣接する給電セルにおいて、互いに共有されるダミーのポリシリコン配線を用いてＮウェル電圧ＶＤＤＢを供給する。具体的には、図１２（ｂ）においては、ポリシリコン配線２２２＃および２２４＃を用いてＮウェル電圧ＶＤＤＢを供給するものとする。
【０１７３】
なお、上述したように、上側領域においては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、列方向のメモリセルＭＣのコンタクトを介して接続されるメタルが同一の符号でそれぞれ示されており図２０（ｂ）で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１７４】
また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、下側の隣接メモリセルＭＣのコンタクトを介して接続されるメタルが同一符号でそれぞれ示されており図２１（ｂ）で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１７５】
図１２（ｃ）には、給電セルＰＭＣｂの第２層の金属配線層までのレイアウトパターンが示されている。
【０１７６】
図１２（ｃ）に示されるように第２層には、コンタクト５０１を介してメタル４１６と電気的に結合されるメタル５０２が設けられる。また、コンタクト５０７を介してメタル４１７と電気的に結合されるメタル５０４が設けられる。
【０１７７】
また、上側領域に関しては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、図２０（ｃ）で説明したメモリセルＭＣのコンタクト１３４を介して電気的に結合されるビット線ＢＬを構成するメタル１３５がＹ方向に沿って延在して配設されている。また、メモリセルＭＣのコンタクト１３８を介して電気的に結合される電圧ＡＲＶＤＤ供給する電源線を構成するメタル１３７がＹ方向に沿って延在して配設されている。また、同様に、メモリセルＭＣのビット線／ＢＬを構成するメタル１４０がＹ方向に沿って延在して配設されている。
【０１７８】
また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、図２１（ｃ）で説明したコンタクト２５６を介してメタル２３４とメタル２５７とが電気的に結合される。また、コンタクト２４９を介してメタル２３３とメタル１３７とが電気的に結合される。また、コンタクト２４６を介してメタル２３２とメタル１４０とが電気的に結合される。
【０１７９】
図１２（ｄ）には、給電セルＰＭＣｂの第３層の金属配線層までのレイアウトパターンが示されている。
【０１８０】
図１２（ｄ）に示されるように第３層には、コンタクト５０８および５０９を介してそれぞれメタル５０２および５０４と電気的に結合される共通のメタル５１０が設けられる。このメタル５１０がＰウェル電圧ＶＳＳＢを供給する電源線を構成する。
【０１８１】
また、上側領域に関しては、同一列を構成する上側の隣接メモリセルＭＣと給電セルとの境界領域において、図２０（ｄ）で説明したメモリセルＭＣのコンタクト１５５を介して電気的に結合される電圧ＡＲＶＳＳを供給する電源線を構成するメタル１５６がＸ方向に沿って延在して配設されている。
【０１８２】
また、下側領域に関しては、下側の同一列を構成する下側の隣接メモリセルＭＣと給電セルとの境界領域において、メタル２５７がコンタクト２６６を介してメタル２６７と電気的に結合される。このメタル２６７が下側の隣接メモリセルＭＣに対して設けられる電圧ＡＲＶＳＳを供給する電源線としてＸ方向に沿って延在して配設されている。
【０１８３】
すなわち、当該構成においては、Ｎウェル電圧ＶＤＤＢに関しては、ポリシリコン配線２２２＃〜コンタクト２１９〜ダミー活性領域５００の経路を介してウェル電圧が供給される。一方、Ｐウェル電圧ＶＳＳＢに関しては、メタル５１０〜コンタクト５０９，５０８〜メタル５０４，５０２〜コンタクト５０７，５０１〜メタル４１７，４１６〜コンタクト４０４，４０１〜ゲート分離された活性領域２０１＃，１００＃（分離活性領域）の経路を介してウェル電圧が供給される。
【０１８４】
当該構成においては、Ｎウェル電圧ＶＤＤＢを供給する電源線をポリシリコン配線を用いて供給する構成としているため、第３層から下層へのくい打ち領域を必要とせず、Ｐウェル電圧ＶＳＳＢの電源線のくい打ち領域のみ確保すればよい。
【０１８５】
したがって、従来の給電セルにおいては、上述したようにＹ方向に沿って、２つのそれぞれ異なるくい打ち領域を確保するためにＹ方向の長さを縮小することができなかったが本願構成により、１つのくい打ち領域の面積を確保すれば足り、給電セルＰＭＣのＹ方向の長さを縮小して、給電セルのレイアウト面積を縮小することができる。すなわち、給電セルのレイアウト面積を縮小することによりメモリアレイ全体のレイアウト面積をさらに縮小することが可能となる。
【０１８６】
そして、さらに、本発明の実施の形態３に従う給電セルＰＭＣｂは、実施の形態１の給電セルＰＭＣよりもレイアウト面積を縮小することができる。
【０１８７】
図１３は、本発明の実施の形態２および３に従う給電セルの第１層のメタルのレイアウトを比較した図である。
【０１８８】
ここでは、図１３（ａ）に対応して図８（ｂ）の第１の金属配線層のメタル部分が示されている。また、図１３（ｂ）に対応して図１２（ｂ）に示される第１の金属配線層のメタル部分が示されている。
【０１８９】
図１３（ａ）に示されるように、図８の実施の形態２の給電セルＰＭＣａに従う構成においては、第１の金属配線層に設けられたメタル４１５を用いてＮウェルにＮウェル電圧ＶＤＤＢを供給する構成を採用していた。具体的には、コンタクト２１６および２１９を用いて下地に設けられた活性領域４０２とメタル４１５とを電気的に結合させてＮウェルにＮウェル電圧ＶＤＤＢを供給する構成としていたが、本発明の実施の形態３に従う構成においては、隣接する給電セルと共有のポリシリコン配線２２２＃および２２４＃を用いてＮウェル電圧ＶＤＤＢを供給する構成である。メタル５０５は、コンタクト２１６および２１９を互いに電気的に結合することにより、ポリシリコン配線の配線抵抗を抑制するために裏打ちされたメタル配線である。すなわち、Ｘ方向に沿って設けられた給電セルＰＭＣｂに関して、一方側のポリシリコン配線２２２＃から共有コンタクト２１９を介して活性領域５００に対してＮウェル電圧ＶＤＤＢが供給されるとともに、活性領域５００およびメタル５０５と電気的に結合される共有コンタクト２１９を介して他方側のポリシリコン配線２２４＃にＮウェル電圧ＶＤＤＢが供給され、他方側のポリシリコン配線２２４＃を介して隣接する給電セルに対してＮウェル電圧ＶＤＤＢが供給される。
【０１９０】
当該構成により、Ｎウェル電圧ＶＤＤＢを供給するための第１層の共有のメタル配線を配設する必要が無く、共有のメタル配線を配設するためのレイアウトマージンを確保する必要が無いため、Ｙ方向に沿って、メタル配線をレイアウトするための長さを縮小したレイアウト構成を実現することが可能である。すなわち、本発明の実施の形態２に従う給電セルＰＭＣａに従う構成においては、第１層の共有のメタル配線分、Ｙ方向に沿ってレイアウトを縮小することが可能である。たとえば、実施の形態２の給電セルのＹ軸方向の長さをＹ１とした場合には、実施の形態３の給電セルのＹ軸方向の長さをＹ２（＜Ｙ１）に設計することが可能となり、給電セルのレイアウト面積をさらに縮小することができるとともに、メモリアレイ全体のレイアウト面積をさらに縮小することが可能となる。
【０１９１】
（実施の形態４）
本発明の実施の形態４においては、ダミーのメモリセルに対応して設けられる電源線を用いて、給電セルに供給するウェル電圧をさらに強化する方式について説明する。ここでは、Ｎウェル電圧ＶＤＤＢを強化する方式について説明する。
【０１９２】
図１４は、本発明の実施の形態４に従うメモリアレイの行列状に集積配置されるメモリセルおよび給電セルを説明する図である。
【０１９３】
図１４を参照して、ここでは４行のメモリセル行に対応して給電セル行が設けられるとともに、所定のメモリセル列に対応してダミーのメモリセル列を設けた構成である。
【０１９４】
ダミーのメモリセル列を構成するダミーメモリセルＤＭＣは、通常のメモリセルとして動作せず、電源線とのコンタクトは設けられないものとする。具体的には、図２０のメモリセルのレイアウトパターンにおいてダミーメモリセルＤＭＣについては、メタル１３７とのコンタクト１３６および１３８は設けない構成とする。
【０１９５】
ここで、ダミーのメモリセル列に対応する給電セルであり、かつウェル電圧をさらに強化するための給電セル（給電強化セル）について説明する。ここでは、一例として、実施の形態３に従う給電セルＰＭＣｂのレイアウトパターンを変形した給電セルＰＭＣｃについて説明する。他の給電セルは、本発明の実施の形態３に従う給電セルであり、上記で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１９６】
図１５は、本発明の実施の形態４に従う給電強化セルＰＭＣｃのレイアウトパターンを説明する図である。
【０１９７】
図１５（ａ）には、給電セルＰＭＣｃの下地部分のレイアウトパターンが示されている。
【０１９８】
図１２で説明した給電セルＰＭＣｂと比較して異なる点は、上側領域および下側領域に隣接するメモリセルＭＣの電圧ＡＲＶＤＤとのコンタクトをとるコンタクト１１５および２２０が削除された構成でありその他の点については、同様である。
【０１９９】
図１５（ｂ）には、給電セルＰＭＣｃの第１層の金属配線層までのレイアウトパターンが示されている。
【０２００】
図１２で説明した給電セルＰＭＣｂと比較して異なる点は、上側領域および下側領域に隣接するメモリセルＭＣの電圧ＡＲＶＤＤとのコンタクトをとるためのメタル１２５，２３３およびコンタクト１１５，２２０が削除された構成でありその他の点については同様である。
【０２０１】
図１５（ｃ）には、給電セルＰＭＣｃの第２層の金属配線層までのレイアウトパターンが示されている。
【０２０２】
図１２で説明した給電セルＰＭＣｂと比較して異なる点は、コンタクト６００を介してメタル５０５とメタル１３７が電気的に結合されている点である。このメタル１３７がＮウェル電圧ＶＤＤＢを供給する電源線として構成される。
【０２０３】
図１５（ｄ）には、給電セルＰＭＣｂの第３層の金属配線層までのレイアウトパターンが示されており、図１２で説明した構成と同様である。
【０２０４】
すなわち、当該構成においては、Ｎウェル電圧ＶＤＤＢに関しては、ポリシリコン配線２２２＃〜コンタクト２１９〜ダミー活性領域５００の経路を介してウェル電圧が供給されるとともに、メタル１３７〜コンタクト６００〜メタル５０５〜コンタクト２１６，２１９〜活性領域５００の経路を介してウェル電圧が供給される。
【０２０５】
当該構成においては、給電強化セルＰＭＣｃについて、Ｎウェル電圧ＶＤＤＢを供給する電源線をポリシリコン配線のみならず、ダミーのメモリセル列に対応して設けられた電源線を用いて供給する構成としているためさらにウェル電圧を強化して供給することが可能となる。
【０２０６】
なお、本実施の形態４においては、実施の形態３に従う給電セルＰＭＣｂのレイアウトパターンを用いて給電強化セルのレイアウトパターンについて説明したが、特に実施の形態３に従う給電セルＰＭＣｂに限られず、実施の形態１および２に従う給電セルのレイアウトパターンを用いて同様の方式に従って給電強化セルを設計することも可能である。
【０２０７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２０８】
【図１】本発明の実施の形態に従う半導体記憶装置１の概略ブロック図である。
【図２】本発明の実施の形態１に従うメモリアレイのメモリセルおよび給電セルのレイアウトパターンを説明する図である。
【図３】図２で示したセルレイアウトの一部を説明する図である。
【図４】本発明の実施の形態１に従う給電セルＰＭＣのレイアウトパターンを説明する図である。
【図５】本発明の実施の形態１に従う給電セルに対して電源線を配設する場合のレイアウト図である。
【図６】本発明の実施の形態２に従うメモリアレイのメモリセルおよび給電セルのレイアウトパターンを説明する図である。
【図７】図６で示したセルレイアウトの一部を説明する図である。
【図８】本発明の実施の形態２に従う給電セルＰＭＣａのレイアウトパターンを説明する図である。
【図９】本発明の実施の形態１および２に従う給電セルの第１層のメタルのレイアウトを比較した図である。
【図１０】本発明の実施の形態３に従うメモリアレイのメモリセルおよび給電セルのレイアウトパターンを説明する図である。
【図１１】図１０で示したセルレイアウトの一部を説明する図である。
【図１２】本発明の実施の形態３に従う給電セルＰＭＣｂのレイアウトパターンを説明する図である。
【図１３】本発明の実施の形態２および３に従う給電セルの第１層のメタルのレイアウトを比較した図である。
【図１４】本発明の実施の形態４に従うメモリアレイの行列状に集積配置されるメモリセルおよび給電セルを説明する図である。
【図１５】本発明の実施の形態４に従う給電強化セルＰＭＣｃのレイアウトパターンを説明する図である。
【図１６】一般的なメモリアレイの概略図である。
【図１７】メモリセルＭＣの回路構成図である。
【図１８】従来のメモリアレイのメモリセルおよび給電セルのレイアウトパターンを説明する図である。
【図１９】図１８で示したセルレイアウトの一部を説明する図である。
【図２０】メモリセルＭＣのレイアウトパターンを説明する図である。
【図２１】従来の給電セルＰＭＣＰのレイアウトパターンを説明する図である。
【図２２】図２１の給電セルＰＭＣＰのＩＩ−ＩＩの断面構造図である。
【図２３】従来の給電セルに対して電源線を配設する場合のレイアウト図である。
【符号の説明】
【０２０９】
１  半導体記憶装置、５  メモリアレイ、１０  ワードドライバ、１５  列選択回路／入出力制御回路、２０  制御回路、ＭＣ  メモリセル、ＰＭＣ，ＰＭＣａ，ＰＭＣｂ，ＰＭＣｃ，ＰＭＣＰ  給電セル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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