(57)【要約】【課題】特性の劣化を防止できる薄膜トランジスタを提供する。【解決手段】ゲート絶縁膜18上にバッファ層19を形成した。ゲート電極21をスパッタリング法にて成膜する際にバッファ層19が緩衝層として作用する。ゲート絶縁膜18がゲート電極21のスパッタリング時のダメージを受けなくなる。バッファ層19とゲート電極21との間の界面にシリサイド層20が形成される。バッファ層19とゲート電極21との間を安定した界面にできる。成膜状態でのゲート絶縁膜18の安定性を維持できる。ゲート電極21とゲート絶縁膜18との間の界面での拡散現象をバッファ層19にて防止できる。薄膜トランジスタ７の特性の劣化を防止できる。【選択図】図１
2007109876.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域、前記チャネル領域の両側に設けられたソース領域およびドレイン領域を有する半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上の少なくとも前記チャネル領域に対応する部分に設けられた緩衝層と、
前記チャネル領域に対応する前記緩衝層上に設けられたゲート電極と、を具備した
ことを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体層および前記緩衝層は、シリコン層である
ことを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記半導体層および前記緩衝層は、等しい組成の物質にて形成されている
ことを特徴とする請求項１または２のいずれか１項に記載の薄膜トランジスタ。
【請求項４】
前記半導体層は、ポリシリコン層で
前記緩衝層は、アモルファスシリコン層である
ことを特徴とする請求項１ないし３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記緩衝層は、５ｎｍ以上の厚さに形成されている
ことを特徴とする請求項１ないし４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
チャネル領域、前記チャネル領域を挟んだ両側に位置するソース領域およびドレイン領域を有する半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上の少なくとも前記チャネル領域に対応する部分に設けられた緩衝層と、
前記チャネル領域に対応する前記緩衝層上に設けられたゲート電極と、を具備した薄膜トランジスタの製造方法であって、
前記ゲート絶縁膜および前記緩衝層のそれぞれを、同じ成膜装置内で連続して形成する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項７】
チャネル領域、前記チャネル領域を挟んだ両側に位置するソース領域およびドレイン領域を有する半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上の少なくとも前記チャネル領域に対応する部分に設けられた緩衝層と、
前記チャネル領域に対応する前記緩衝層上に設けられたゲート電極と、を具備した薄膜トランジスタの製造方法であって、
前記緩衝層および前記ゲート電極のそれぞれを、同時にエッチングする
ことを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域を挟んだ両側にソース領域およびドレイン領域が設けられた半導体層を有する薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
従来、この種の薄膜トランジスタ(ＴＦＴ)は、アクティブマトリクス型の液晶表示装置のスイッチング素子として用いられている。そして、このアクティブマトリクス型の液晶表示装置は、表示特性が優れていることから開発が進められている。また、電界効果移動度が大きく周辺回路が形成可能なポリシリコンを半導体層に用いたコプラナ型の薄膜トランジスタを有する液晶表示装置が普及している。
【０００３】
そして、この薄膜トランジスタの半導体層は、チャネル領域を挟んだ両側にソース領域およびドレイン領域が設けられている。また、この半導体層上には、酸化シリコンにて構成されたゲート酸化膜であるゲート絶縁膜が積層されている。そして、このゲート絶縁膜上のチャネル領域に対向する位置に、ゲート電極が積層されている。さらに、このゲート電極は、ゲート線に電気的に接続されており、これらゲート線間に補助容量線が配線されて構成されている。
【０００４】
また、この薄膜トランジスタとしては、ソース領域およびドレイン領域をゲート電極にて自己整合的に形成することによって、このゲート電極とソース領域およびドレイン領域との間の寄生容量を小さくできることから、コプラナ型が主流である(例えば、特許文献１参照。)。
【０００５】
一方、画素ごとに有機色材料が配置された色層に電流を流すことによって、この色層を自己発光させるＯＬＥＤ(Organic Light Emitting Diode：有機発光ダイオード)ディスプレイなどの有機ＥＬ(electroluminescence)表示装置が普及してきている。そして、このＯＬＥＤディスプレイのうち、電流制御方式のＯＬＥＤでは、同じチャネルサイズで大きな電流を流すことができるポリシリコンを用いた薄膜トランジスタがスイッチング素子として優れている。
【０００６】
さらに、上述の液晶表示装置や有機ＥＬ表示装置に使用されるゲート電極の材料としては、薄膜トランジスタ特性の安定動作に優れ、ゲート線および補助容量配線に必要な低抵抗、成膜および加工のそれぞれが容易なことを考慮して選択する必要がある。特に、アクティブマトリクス型の液晶表示装置のゲート電極の材料としては、コスト的に優れているため、金属材料の単層や高融点金属合金などが一般的に使用されている。
【０００７】
また、ポリシリコンを用いたコプラナ型の薄膜トランジスタにおいては、直接ゲート電極を構成する金属材料がゲート絶縁膜上に形成されている。そして、この金属材料は、一般的にスパッタリング法にて形成することが多いため、ゲート絶縁膜に分子の衝突によるダメージを与えてしまうおそれがある。さらに、この金属材料としては、タンタル(Ｔａ)、モリブデン(Ｍｏ)、チタン(Ｔｉ)あるいはタングステン(Ｗ)などの高融点金属や、これらの合金が使用される場合が多い。
【特許文献１】特開２０００−３２３７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したゲート電極を構成する金属材料として、タンタル(Ｔａ)、モリブデン(Ｍｏ)、チタン(Ｔｉ)あるいはタングステン(Ｗ)などの高融点金属や、これらの合金が使用される場合には、これら金属が容易に酸化してしまうから、金属材料が酸化する際にゲート絶縁膜中の酸素を取り込もうとする。このため、このゲート絶縁膜とゲート電極との界面において酸化還元現象が発生してしまい、この酸化還元現象によって薄膜トランジスタの特性が劣化してしまうおそれがあるという問題を有している。
【０００９】
本発明は、このような点に鑑みなされたもので、特性の劣化を防止できる薄膜トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、チャネル領域、前記チャネル領域の両側に設けられたソース領域およびドレイン領域を有する半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上の少なくとも前記チャネル領域に対応する部分に設けられた緩衝層と、前記チャネル領域に対応する前記緩衝層上に設けられたゲート電極と、を具備したものである。
【００１１】
そして、チャネル領域の両側にソース領域およびドレイン領域が設けられた半導体層上にゲート絶縁膜を設ける。さらに、このゲート絶縁膜上の少なくともチャネル領域に対応する部分に緩衝層を設ける。次いで、チャネル領域に対応する緩衝層上にゲート電極を設ける。
【発明の効果】
【００１２】
本発明によれば、ゲート絶縁膜上の少なくともチャネル領域に対応する部分に緩衝層を設けて、チャネル領域に対応する緩衝層上にゲート電極を設けた。この結果、ゲート電極が酸化する際にゲート絶縁膜中の酸素を取り込もうとする現象を緩衝層で防止できる。したがって、このゲート絶縁膜とゲート電極との界面での酸化還元現象を防止できるから、この酸化還元現象による特性の劣化を防止できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の薄膜トランジスタを備えた液晶表示装置の一実施の形態の構成を図１を参照して説明する。
【００１４】
図１において、１は液晶表示装置としての液晶パネルである。この液晶パネル１は、アクティブマトリクス型で、略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の透光性を有する絶縁性板としてのガラス基板３を有している。このガラス基板３の一主面である表面上には、このガラス基板３の幅方向に沿って等間隔に平行に離間された複数の図示しない走査線と、このガラス基板３の縦方向に沿って等間隔に平行に離間された複数の信号線とのそれぞれが配線されている。
【００１５】
さらに、これら走査線および信号線にて仕切られて囲まれた各領域のそれぞれに画素６が設けられている。これら画素６には、スイッチング素子としてのｐ型のコプラナ型である薄膜トランジスタ(ＴＦＴ)７と、画素電極８と、蓄積容量としての画素補助容量である図示しない補助容量とのそれぞれが設けられている。ここで、各画素電極８は、同一画素６内の薄膜トランジスタ７に電気的に接続されており、この薄膜トランジスタ７にて画素電位が制御される。さらに、これら薄膜トランジスタ７は、各走査線と信号線との交差部分に対応して設けられている。
【００１６】
一方、アレイ基板２のガラス基板４の表面には、このガラス基板４からの不純物の拡散を防止する絶縁性のアンダーコート絶縁膜であるアンダーコート層13が成膜されている。このアンダーコート層13上には、多結晶半導体であるポリシリコン(ｐ−Ｓｉ)にて構成された半導体層としての島状の活性層14が設けられている。この活性層14は、長尺状のシリコン層であり、アモルファスシリコン膜へのエキシマレーザビームの照射によるアニール法を用いた結晶化によって形成されている。
【００１７】
さらに、この活性層14の幅方向の中央部にチャネル領域15が設けられている。また、この活性層14のチャネル領域15を挟んだ両側には、高濃度不純物領域であるソース領域16およびドレイン領域17が設けられている。ここで、これらソース領域16およびドレイン領域17は、活性層14の幅方向の両側部に、不純物としてジボラン(Ｂ２Ｈ６)がドーピングされて注入されて構成されている。
【００１８】
さらに、この活性層14を含むアンダーコート層13上には、例えば酸化シリコン(ＳｉＯ２)などの酸化膜にて構成されたゲート絶縁膜18が成膜されている。このゲート絶縁膜18は、例えば１００ｎｍほどの厚さ寸法を有している。また、このゲート絶縁膜18の少なくともチャネル領域15に対応する部分、すなわちこのチャネル領域15に対向する部分には、緩衝層としてのバッファ層19が設けられている。このバッファ層19は、活性層14のチャネル領域15に対向するゲート絶縁膜18上に積層されている。すなわち、このバッファ層19は、チャネル領域15の幅寸法に等しい幅寸法を有している。
【００１９】
また、このバッファ層19は、エネルギ準位的な観点から活性層14にほぼ等しい組成の物質、すなわち非晶質半導体であるアモルファスシリコン(ａ−Ｓｉ)などのシリコン層にて構成されたシリコン薄膜層である。さらに、このバッファ層19は、５ｎｍ以上３０ｎｍ以下、例えば１０ｎｍほどの膜厚に形成されている。さらに、このバッファ層19は、ゲート絶縁膜18を成膜するための同一の成膜装置であるＣＶＤ(Chemical vapor deposition)法を用いた図示しないＣＶＤ装置内において、材料ガスとしてシランを用いた同一の雰囲気である真空中でゲート絶縁膜18に連続して成膜されて形成されている。
【００２０】
そして、このバッファ層19上には、高融点金属であるモリブデン−タングステン(Ｍｏ／Ｗ)などの金属材料がスパッタリング法にて成膜されて構成されたゲート電極21が積層されている。このゲート電極21は、例えば２５０ｎｍほどの厚さ寸法である膜厚を有している。また、このゲート電極21は、反応性イオンエッチング(Reactive Ion Etching:ＲＩＥ)法や、電極と基板との間にバイアス印加をしないプラズマエッチング(Plasma Etching:ＰＥ)法、ケミカルドライエッチング(Chemical Dry Etching:ＣＤＥ)法などを用いた同一の成膜装置である図示しないエッチング装置内にてバッファ層19と同時に加工されてエッチングされてパターニングされている。したがって、このゲート電極21は、バッファ層19の幅寸法に等しい幅寸法を有している。また、このゲート電極21は、エッチングレートがバッファ層19のエッチングレートより速い。
【００２１】
さらに、このゲート電極21とバッファ層19との間の界面には、このバッファ層19を構成するアモルファスシリコンとゲート電極21を構成する金属材料とが結合したシリコン−金属結合層であるシリサイド層20が形成されている。このシリサイド層20は、安定した界面であって、バッファ層19上にゲート電極21をスパッタリング法にて形成する際に、これらゲート電極21とバッファ層19との間の界面に形成される。
【００２２】
ここで、このゲート電極21、ゲート絶縁膜18および活性層14によって、薄膜トランジスタ７が形成されている。さらに、この薄膜トランジスタ７のゲート電極21を含むゲート絶縁膜18上に層間絶縁膜22が積層されている。また、この層間絶縁膜22およびゲート絶縁膜18には、これら層間絶縁膜22およびゲート絶縁膜18を貫通し、活性層14のソース領域16およびドレイン領域17に連通したスルーホールとしての第１のコンタクトホール23,24が設けられている。
【００２３】
さらに、活性層14のソース領域16に貫通した第１のコンタクトホール23を含む層間絶縁膜22上には、導電性を有する金属材料にて構成されたソース電極25が積層されている。このソース電極25は、第１のコンタクトホール23を介して活性層14のソース領域16に電気的に接続されている。さらに、この活性層14のドレイン領域17に貫通した第１のコンタクトホール24を含む層間絶縁膜22上には、導電性を有する金属材料にて構成されたドレイン電極26が積層されている。このドレイン電極26は、第１のコンタクトホール24を介して活性層14のドレイン領域17に電気的に接続されている。
【００２４】
また、これらソース電極25およびドレイン電極26を含む層間絶縁膜22上には、保護膜であるパッシベーション膜27が積層されている。このパッシベーション膜27には、このパッシベーション膜27を貫通してドレイン電極26に連通したスルーホールとしての第２のコンタクトホール28が設けられている。そして、この第２のコンタクトホール28を含むパッシベーション膜27上に画素電極８が積層され、この画素電極８が第２のコンタクトホール28を介してドレイン電極26に電気的に接続されている。さらに、この画素電極８を含むパッシベーション膜27上には、配向処理されたポリイミドにて構成された配向膜29が積層されている。
【００２５】
一方、アレイ基板２に対向してコモン基板としての矩形平板状の対向基板31が配設されている。この対向基板31は、略透明な矩形平板状の絶縁性基板であるガラス基板32を備えている。このガラス基板32のアレイ基板２に対向した側の一主面には、着色層であるカラーフィルタ層33が積層されて設けられている。さらに、このカラーフィルタ層33を含むガラス基板32上には、透明導電膜であるＩＴＯ(Indium Tin Oxide)膜にて構成された対向電極34が積層されて設けられている。また、この対向電極34上には、ラビング処理されたポリイミドにて構成された配向膜35が積層されて設けられている。そして、この配向膜35とアレイ基板２の配向膜29との間の間隙である液晶封止領域36には、液晶組成物37が注入されて封止されて光変調層として液晶層38が介在されて設けられている。
【００２６】
次に、上記一実施の形態の液晶表示装置の製造方法について説明する。
【００２７】
まず、ガラス基板３上にアンダーコート層13を形成してから、このアンダーコート層13上に図示しないアモルファスシリコン膜を積層させる。
【００２８】
この後、このアモルファスシリコン膜に向けてエキシマレーザビームを照射してエキシマレーザアニールして、このアモルファスシリコン膜を結晶化させるとともにパターニングして、図２に示すように、島状のポリシリコン薄膜41を形成する。
【００２９】
次いで、図３に示すように、このポリシリコン薄膜41を含むアンダーコート層13上に、ゲート絶縁膜18となる酸化膜42と、バッファ層19となるアモルファスシリコン薄膜43とのそれぞれを、材料ガスとしてシランを用いたＣＶＤ法にて同一の雰囲気およびＣＶＤ装置内で連続して成膜する。
【００３０】
この後、図４に示すように、このアモルファスシリコン薄膜43上に、ゲート電極21となる金属材料44をスパッタリング法にて成膜する。このとき、この金属材料44の成膜の際に、これら金属材料44およびアモルファスシリコン薄膜43が３００℃以上４００℃以下、例えば３５０℃程度の温度まで加熱されるから、これら金属材料44とアモルファスシリコン薄膜43との間の界面にシリサイド層20が形成され、これら金属材料44とアモルファスシリコン薄膜43との間が安定した界面となる。
【００３１】
さらに、この金属材料44上のアモルファスシリコン薄膜43のチャネル領域15となる部分である幅方向の中央部にレジスト45が積層されるように、この金属材料44上に所望のレジストパターンをフォトリソグラフィ法にて形成する。
【００３２】
この後、フッ素(Ｆ)系ガスを用いたドライエッチング法にてレジスト45をマスクとして、アモルファスシリコン薄膜43までエッチングして、図５に示すように、これら金属材料44およびアモルファスシリコン薄膜43のそれぞれを同時にエッチングしてゲート電極21およびバッファ層19を形成する。
【００３３】
このとき、六フッ化硫黄(ＳＦ６)と酸素(Ｏ２)との混合ガスを用いたドライエッチング法においてゲート絶縁膜18が大きな選択比を有することから、このゲート絶縁膜18が金属材料44とともにアモルファスシリコン薄膜43をエッチングする際のエッチングストッパとなる。
【００３４】
さらに、金属材料44のエッチングレートがアモルファスシリコン薄膜43のエッチングレートより速いので、ゲート電極21の上端側がレジスト45の両側部よりも内側にくびれた状態となる。
【００３５】
この後、ゲート電極21上のレジスト45を除去する。
【００３６】
次いで、図６に示すように、このゲート電極21をマスクとした自己整合であるセルフアラインにて、ポリシリコン薄膜41の両側部にアクセプタとなる不純物であるジボランをドーピングして注入して、このポリシリコン薄膜41の両側部をｐ型高濃度不純物領域にしてソース領域25およびドレイン領域26を形成する。
【００３７】
この結果、図７に示すように、このポリシリコン薄膜41のソース領域16とドレイン領域17との間の部分がチャネル領域15となり、これらチャネル領域15、ソース領域16およびドレイン領域17にて活性層14が形成される。
【００３８】
この後、この活性層14のソース領域16およびドレイン領域17中の不純物を熱アニールにて活性化させる。
【００３９】
次いで、図１に示すように、ゲート電極21およびバッファ層19を含むゲート絶縁膜18上に層間絶縁膜22を成膜してから、これら層間絶縁膜22およびゲート絶縁膜18に第１のコンタクトホール23,24を形成して、活性層14のソース領域16およびドレイン領域17それぞれの一部を露出させる。
【００４０】
この状態で、これら第１のコンタクトホール23,24を含む層間絶縁膜22上に図示しない金属膜を成膜した後、この金属膜をパターニングしてソース電極25およびドレイン電極26のそれぞれを形成して薄膜トランジスタ７とする。
【００４１】
さらに、これらソース電極25およびドレイン電極26のそれぞれを含む層間絶縁膜22上にパッシベーション膜27を形成してから、このパッシベーション膜27に第２のコンタクトホール28を形成して、薄膜トランジスタ７のドレイン電極26の一部を露出させる。
【００４２】
この状態で、この第２のコンタクトホール28を含むパッシベーション膜27上に画素電極８を形成してから、この画素電極８を含むパッシベーション膜27上に配向膜29を形成してアレイ基板２とする。
【００４３】
さらに、このアレイ基板２の配向膜29側に、対向基板31の配向膜35側を対向させて取り付けた後、これらアレイ基板２の配向膜29と対向基板31の配向膜35との間の液晶封止領域36に液晶組成物37を注入して封止して液晶層38を介在させて液晶パネル１とする。
【００４４】
ここで、ポリシリコンにて構成された活性層14を有するコプラナ型の従来の薄膜トランジスタ７では、ゲート絶縁膜18上に直線ゲート電極21が積層されていることから、このゲート電極21をゲート絶縁膜18上にスパッタリングにて成膜する際に、このゲート絶縁膜18に分子が衝突してしまい、このゲート絶縁膜18にダメージが与えられてしまう。
【００４５】
また、ゲート電極21の金属材料として、モリブデン−タングステン合金などの高融点金属合金が使用されている場合には、これら高融点金属合金は容易に酸化してしまう。したがって、このゲート電極21が酸化する際にゲート絶縁膜18中の酸素を取り込もうとするから、これらゲート絶縁膜18とゲート電極21との間の界面において酸化還元現象が発生してしまう。
【００４６】
そこで、上述の一実施の形態のように、ゲート絶縁膜18上にバッファ層19を形成したことによって、モリブデン−タングステン合金である金属材料44にて構成されたゲート電極21をスパッタリング法にて成膜する際に、バッファ層19が緩衝層として作用して、ゲート絶縁膜18がゲート電極21のスパッタリング時のダメージを受けなくなる。またこのとき、バッファ層19とゲート電極21との界面にシリサイド層20が形成されるから、これらバッファ層19とゲート電極21との間を安定した界面にできる。
【００４７】
したがって、成膜状態でのゲート絶縁膜18の安定性を維持できるとともに、ゲート電極21とゲート絶縁膜18との間の界面での酸化還元現象である拡散現象をバッファ層19にて抑制して防止できる。よって、これらゲート電極21とゲート絶縁膜18との間の界面での拡散現象を防止できるから、この拡散現象による薄膜トランジスタ７の特性の劣化を防止できる。このため、このゲート絶縁膜18がスパッタリング時にダメージを受けない薄膜トランジスタ７を作成できる。
【００４８】
さらに、バッファ層19は、ゲート絶縁膜18に連続して成膜できるとともに、ゲート電極21と同時にエッチングして加工できるから、薄膜トランジスタ７を製造する上での製造工程を増加させることなく、初期特性および経時劣化に優れた薄膜トランジスタ７を製造性良く製造できる。言い換えると、製造コストを増加させることなく、初期特性および信頼性に優れた薄膜トランジスタ７を作製できるから、安価で高性能な液晶パネル１を歩留まり良く製造できる。
【００４９】
また、バッファ層19の膜厚を５ｎｍより小さくした場合には、このバッファ層19上にゲート電極21を積層させたときに、このバッファ層19の上側の２ｎｍ以上３ｎｍ以下程度がシリサイド層20に変化してしまうから、このバッファ層19の膜厚としては５ｎｍ以上にする必要がある。これに対して、このバッファ層19の膜厚を３０ｎｍより大きくした場合には、ゲート電極21に印加された電圧がバッファ層19およびゲート絶縁膜18を介して活性層14に印加されずにドロップしなくなるから、薄膜トランジスタ７の閾値電圧(Ｖｔｈ)を低下させてしまう。そこで、このバッファ層19の膜厚としては５ｎｍ以上３０ｎｍ以下にすることが好ましい。
【００５０】
なお、上記一実施の形態では、材料ガスとしてシランを用いたＣＶＤ法にてゲート絶縁膜18を形成したが、テトラエトキシシラン(Tetraethoxysilane:ＴＥＯＳ)を材料ガスとして用いたＣＶＤ法にてゲート絶縁膜18を形成することもできる。
【００５１】
また、薄膜トランジスタ７のバッファ層19をアモルファスシリコン薄膜43にて形成したが、このバッファ層19をポリシリコン膜やシリコンナイトライド(ＳｉＮ)膜などの活性層14の組成に似た組成のシリコン層などとすることもできるとともに、リン(Ｐ)、ボロン(Ｂ)などがドーピングされた低抵抗薄膜などとすることもできる。
【００５２】
さらに、膜厚２５０ｎｍのモリブデン−タングステン合金にてゲート電極21を構成したが、バッファ層19と同時にエッチング加工が可能な材料である、例えばチタン(Ｔｉ)やアルミニウム(Ａｌ)系などの材料を使用してゲート電極21を構成することもできる。また、このゲート電極21の膜厚を２５０ｎｍより厚くすることもできる。
【００５３】
そして、ｐ型の薄膜トランジスタ７ではなく、活性層14のチャネル領域15とソース領域16およびドレイン領域17との間に低不純物濃度領域であるＬＤＤ(Lightly Doped Drain)領域が設けられ、アクセプタとなる不純物としてリンをソース領域16およびドレイン領域17にドーピングさせたｎ型の薄膜トランジスタ７であっても対応させて用いることができる。
【００５４】
さらに、液晶パネル１以外の、画素ごとに有機色材料が配置された色層に電流を流すことによって、この色層を自己発光させるＯＬＥＤ(Organic Light Emitting Diode：有機発光ダイオード)ディスプレイなどの有機ＥＬ(electroluminescence)表示装置であっても、この有機ＥＬ表示装置の各色層を駆動させるスイッチング素子として薄膜トランジスタ７を用いることによって、上記一実施の形態と同様の作用効果を奏することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の薄膜トランジスタを備えた液晶表示装置の一実施の形態の一部を示す説明断面図である。
【図２】同上液晶表示装置の基板上にポリシリコン薄膜を形成した状態を示す説明断面図である。
【図３】同上ポリシリコン薄膜を含む基板上にゲート絶縁膜およびアモルファスシリコン薄膜を形成した状態を示す説明断面図である。
【図４】同上アモルファスシリコン薄膜上に金属材料を形成した状態を示す説明断面図である。
【図５】同上金属材料上のレジストをマスクとして金属材料とともにアモルファスシリコン薄膜をエッチングしてゲート電極および緩衝層を形成した状態を示す説明断面図である。
【図６】同上ゲート電極をマスクとしてポリシリコン薄膜の両側部をドーピングしている状態を示す説明断面図である。
【図７】同上ポリシリコン薄膜を半導体層とした状態を示す説明断面図である。
【符号の説明】
【００５６】
７    薄膜トランジスタ
14    半導体層としての活性層
15    チャネル領域
16    ソース領域
17    ドレイン領域
18    ゲート絶縁膜
19    緩衝層としてのバッファ層
21    ゲート電極
【図１】
2007109876.tif 000003
【図２】
2007109876.tif 000004
【図３】
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【図４】
2007109876.tif 000006
【図５】
2007109876.tif 000007
【図６】
2007109876.tif 000008
【図７】
2007109876.tif 000009