(57)【要約】【課題】半導体記憶装置のリードサイクル時間制限が無くても周期的なリフレッシュ動作を可能にした半導体記憶装置のアクティブサイクル制御回路、及び方法を提供する。【解決手段】リフレッシュ要請信号に比べて先行するタイミングに前記リフレッシュ要請信号の周期と同一の周期でリフレッシュアクティブ制御信号を生成するリフレッシュアクティブ制御信号生成手段と、リフレッシュアクティブ信号と前記リフレッシュ要請信号に従って、リフレッシュ待機信号を出力するリフレッシュ待機信号出力手段と、リード命令に従ってリードサイクルを行うためのロウアクティブ信号を出力して、前記リードサイクル周期内で前記リフレッシュアクティブ制御信号と、前記リフレッシュ待機信号に従って前記リフレッシュアクティブ信号を出力するアクティブ制御手段とを含む。【選択図】図３
2007213787.tif 000002
【特許請求の範囲】
【請求項１】
レディ信号に従ってプリチャージ信号を出力するプリチャージ信号出力手段と、
アドレス遷移信号、リフレッシュアクティブ制御信号及びリフレッシュ待機信号の組合せによってリードサイクルを行ったり、リードサイクルと関係なく既に設定された周期でリフレッシュを行ったりするために、前記レディ信号及び遅延レディ信号を出力するレディ信号出力手段と、
リフレッシュアクティブ信号とリフレッシュ要請信号に従って前記リフレッシュ待機信号を出力するリフレッシュ待機信号出力手段と、
所定の周期で前記リフレッシュ要請信号を生成し、前記リフレッシュ要請信号に比べて、イネーブルのタイミングが所定時間先行する前記リフレッシュアクティブ制御信号を出力するリフレッシュタイミング制御手段と、
前記プリチャージ信号及び前記リフレッシュ待機信号に従って前記リフレッシュアクティブ信号を出力し、前記プリチャージ信号及び前記遅延レディ信号に従ってロウアクティブ信号を出力するアクティブ制御手段とを含む半導体記憶装置のアクティブサイクル制御回路。
【請求項２】
前記プリチャージ信号出力手段は、
レディ信号がイネーブルされた場合に、プリチャージ信号をパルス形式でイネーブルするように構成することを特徴とする請求項１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項３】
前記プリチャージ信号出力手段は、
ソースが電源端に接続された第１トランジスタと、ドレインが前記第１トランジスタのドレインと接続されてソースが接地され、ゲートにレディ信号が入力される第２トランジスタと、前記第１トランジスタと第２トランジスタとの接続ノードの電圧レベルをラッチしてプリチャージ信号を出力するラッチと、前記ラッチの出力を所定時間遅延させる遅延部と、前記遅延部の出力が入力され、反転して前記第１トランジスタのゲートに入力するインバータとを含むことを特徴とする請求項１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項４】
前記レディ信号出力手段は、アドレスが変更された場合、そして、リフレッシュアクティブ制御信号とリフレッシュ待機信号とがイネーブルされた場合に、レディ信号及び遅延レディ信号をイネーブルするように構成することを特徴とする請求項１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項５】
前記レディ信号出力部は、
前記アドレス遷移信号、リフレッシュアクティブ制御信号及び前記リフレッシュ待機信号に従って前記レディ信号及び前記遅延レディ信号がイネーブルか否かを判断する判断部と、
前記判断部の出力に従って前記レディ信号及び遅延レディ信号を出力する出力部とを含むことを特徴とする請求項１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項６】
前記判断部は、
レディリセット信号が入力される第１インバータと、第１及び第２トランジスタから構成され、入力端に前記第１インバータの出力が入力される第２インバータと、ドレインが前記第２トランジスタのソースに接続され、ソースが接地されてゲートに前記アドレス遷移信号が入力される第３トランジスタと、リフレッシュアクティブ制御信号とリフレッシュ待機信号とが入力されるナンドゲートと、前記ナンドゲートの出力が入力される第３インバータと、前記第３インバータの出力が入力されてリフレッシュアクティブ準備信号を出力するパルス発生部と、ドレインが前記第３トランジスタのドレインに接続され、ソースが接地されてゲートに前記リフレッシュアクティブ準備信号が入力される第４トランジスタとを含むことを特徴とする請求項５に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項７】
前記パルス発生部は、入力変更に従ってハイパルスを発生させるように構成することを特徴とする請求項６に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項８】
前記出力部は、
第１インバータ及び第２インバータから構成されて前記判断部の出力が入力されるラッチと、前記ラッチの出力が入力される第３インバータと、前記第３インバータの出力を反転してレディ信号を出力する第４インバータと、前記第３インバータの出力が入力される遅延部と、前記遅延部の出力を反転して遅延レディ信号を出力する第５インバータとを含むことを特徴とする請求項５に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項９】
前記リフレッシュ待機信号出力手段は、
前記リフレッシュ要請信号がイネーブルされた場合、リフレッシュ待機信号をイネーブルして、前記リフレッシュアクティブ信号がイネーブルされれば前記リフレッシュ待機信号をディスエーブルするように構成することを特徴とする請求項１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項１０】
前記リフレッシュタイミング制御手段は、
既に設定されたリフレッシュ周期ごとに前記リフレッシュ要請信号を生成し、前記リフレッシュ要請信号に比べて先行するタイミングに前記リフレッシュ周期と同一の周期でリフレッシュアクティブ制御信号を生成するように構成することを特徴とする請求項１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項１１】
前記リフレッシュタイミング制御手段は、
前記リフレッシュ周期を生成するための互いに異なる周期を有する少なくとも１つ以上のタイミング信号を生成するタイミング信号生成部と、
前記タイミング信号を用いて既に設定されたリフレッシュ周期ごとに前記リフレッシュ要請信号を生成するリフレッシュ要請信号生成部と、
前記タイミング信号を用いて前記リフレッシュ要請信号に比べて先行するタイミングに前記リフレッシュ周期と同一の周期でリフレッシュアクティブ制御信号を生成するリフレッシュアクティブ制御信号生成部とを含むことを特徴とする請求項１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項１２】
前記タイミング信号生成部は、
基本周期信号を発生させるオシレータと、前記オシレータの出力を分周して第１分周信号を出力する第１分周部と、前記第１分周部の出力を分周して第２分周信号を出力する第２分周部と、前記第２分周部の出力を分周して第３分周信号を出力する第３分周部とを含むことを特徴とする請求項１１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項１３】
前記第１分周部、第２分周部及び第３分周部は、入力信号を２分周するように構成されたことを特徴とする請求項１２に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項１４】
前記リフレッシュ要請信号生成部は、
前記タイミング信号が入力される遅延部と、前記遅延部の出力が入力される第１インバータと、前記タイミング信号と前記第１インバータとの出力が入力されて前記リフレッシュ要請信号を出力するノアゲートとを含むことを特徴とする請求項１１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項１５】
前記リフレッシュアクティブ制御信号生成部は、
前記タイミング信号の中で互いに異なる周期を有する２つのタイミング信号を各々入力される第１ナンドゲートと第２ナンドゲートと、前記第１ナンドゲートの出力が入力される第２インバータと、前記第２ナンドゲートの出力が入力される第３インバータと、前記第２インバータ及び前記第３インバータの出力が入力される第３ナンドゲートと、前記第３ナンドゲートの出力が入力されて前記リフレッシュアクティブ制御信号を出力する第４インバータとを含むことを特徴とする請求項１１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項１６】
前記アクティブ制御手段は、
前記プリチャージ信号と前記遅延レディ信号とがイネーブルされれば、ロウアクティブ信号をイネーブルし、前記プリチャージ信号と前記リフレッシュ待機信号とがイネーブルされれば、リフレッシュアクティブ信号をイネーブルするように構成することを特徴とする請求項１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項１７】
前記アクティブ制御手段は、
前記プリチャージ信号と前記遅延レディ信号に従ってロウアクティブ信号及びレディリセット信号を生成する第１アクティブ信号生成部と、
前記プリチャージ信号と前記リフレッシュ待機信号に従って前記リフレッシュアクティブ信号を生成する第２アクティブ信号生成部とを含むことを特徴とする請求項１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項１８】
リフレッシュ要請信号に比べて先行するタイミングに前記リフレッシュ要請信号の周期と同一の周期でリフレッシュアクティブ制御信号を生成するリフレッシュアクティブ制御信号生成手段と、
リフレッシュアクティブ信号と前記リフレッシュ要請信号に従って、リフレッシュ待機信号を出力するリフレッシュ待機信号出力手段と、
リード命令に従ってリードサイクルを行うためのロウアクティブ信号を出力して、前記リードサイクル周期内で前記リフレッシュアクティブ制御信号と前記リフレッシュ待機信号に従って前記リフレッシュアクティブ信号を出力するアクティブ制御手段とを含む半導体記憶装置のアクティブサイクル制御回路。
【請求項１９】
前記リフレッシュアクティブ制御信号生成手段は、
互いに異なる周期を有する二つのタイミング信号を各々入力される第１ナンドゲートと第２ナンドゲートと、前記第１ナンドゲートの出力が入力される第２インバータと、前記第２ナンドゲートの出力が入力される第３インバータと、前記第２インバータ及び前記第３インバータの出力が入力される第３ナンドゲートと、前記第３ナンドゲートの出力が入力されて前記リフレッシュアクティブ制御信号を出力する第４インバータとを含むことを特徴とする請求項１８に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項２０】
前記リフレッシュ待機信号出力手段は、
前記リフレッシュアクティブ信号が入力される遅延部と、前記遅延部の出力が入力される第１インバータと、ソースが電源端に接続してゲートに前記第１インバータの出力が入力される第１トランジスタと、ドレインが前記第１トランジスタのドレインに接続されてソースが接地されて、ゲートに前記リフレッシュ要請信号が入力される第２トランジスタと、第２インバータ及び第３インバータから構成されて前記第１トランジスタと第２トランジスタとの接続ノード電圧レベルが入力されるラッチと、前記ラッチの出力が入力され、バッファリングして前記リフレッシュ待機信号を出力するバッファーとを含むことを特徴とする請求項１または１８に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項２１】
前記アクティブ制御手段は、
アドレス遷移信号と、前記リフレッシュアクティブ制御信号及び前記リフレッシュ待機信号の組合せによってリードサイクルを行ったり、リードサイクルとは関係なく既に設定された周期でリフレッシュを行ったりするために、レディ信号及び遅延レディ信号を出力するレディ信号出力部と、
プリチャージ信号及び前記遅延レディ信号に従ってロウアクティブ信号を出力して、前記プリチャージ信号及び前記リフレッシュ待機信号に従って前記リフレッシュアクティブ信号を出力するアクティブ制御部とを含むことを特徴とする請求項１８に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項２２】
前記レディ信号出力部は、
前記アドレス遷移信号と、リフレッシュアクティブ制御信号及び前記リフレッシュ待機信号に従って前記レディ信号及び前記遅延レディ信号がイネーブルか否かを判断する判断部と、
前記判断部の出力に従って前記レディ信号及び遅延レディ信号を出力する出力部とを含むことを特徴とする請求項２１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項２３】
前記判断部は、
レディリセット信号が入力される第１インバータと、第１及び第２トランジスタから構成されて入力端において前記第１インバータの出力が入力される第２インバータと、ドレインが前記第２トランジスタのソースに接続されてソースが接地されて、ゲートに前記アドレス遷移信号が入力される第３トランジスタと、リフレッシュアクティブ制御信号とリフレッシュ待機信号とが入力されるナンドゲートと、前記ナンドゲートの出力が入力される第３インバータと、前記第３インバータの出力が入力されてリフレッシュアクティブ準備信号を出力するパルス発生部と、ドレインが前記第３トランジスタのドレインに接続されてソースが接地され、ゲートに前記リフレッシュアクティブ準備信号が入力される第４トランジスタとを含むことを特徴とする請求項２２に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項２４】
前記出力部は、
第１インバータ及び第２インバータから構成されて前記判断部の出力が入力されるラッチと、前記ラッチの出力が入力される第３インバータと、前記第３インバータの出力を反転してレディ信号を出力する第４インバータと、前記第３インバータの出力が入力される遅延部と、前記遅延部の出力を反転して遅延レディ信号を出力する第５インバータとを含むことを特徴とする請求項２２に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項２５】
前記アクティブ制御部は、
前記プリチャージ信号と前記遅延レディ信号に従ってロウアクティブ信号及びレディリセット信号を生成する第１アクティブ信号生成部と、
前記プリチャージ信号と前記リフレッシュ待機信号に従って前記リフレッシュアクティブ信号を生成する第２アクティブ信号生成部とを含むことを特徴とする請求項２１に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項２６】
前記第１アクティブ信号生成部は、
前記プリチャージ信号が入力される第１インバータと、ソースが電源端に接続されてゲートに前記第１インバータの出力が入力される第１トランジスタと、ドレインが前記第１トランジスタのドレインと共通して接続され、ソースが接地されてゲートに各々前記リフレッシュアクティブ信号とロウアクティブ信号が入力される第２及び第３トランジスタと、第２インバータ及び第３インバータから構成されて前記第１トランジスタのドレインレベルが入力される第１ラッチと、前記第１ラッチの出力が入力される第４インバータと、前記第４インバータの出力と前記遅延レディ信号とが入力される第１ナンドゲートと、前記第１ナンドゲートの出力が入力される第５インバータと、第６インバータ及び第７インバータから構成されて前記第５インバータの出力が入力される第２ラッチと、前記第２ラッチの出力が入力されてノーマルアクティブ信号を出力する第８インバータと、前記ノーマルアクティブ信号が入力される第１遅延部と、前記第１遅延部の出力が入力されてロウアクティブ信号を出力する第１パルス発生部と、前記ノーマルアクティブ信号が入力されてレディリセット信号を出力する第２パルス発生部とを含むことを特徴とする請求項１７または２５に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項２７】
前記第２アクティブ信号生成部は、
プリチャージ信号のラッチ値と前記リフレッシュ待機信号とが入力されるナンドゲートと、前記ナンドゲートの出力が入力される第１インバータと、前記第１インバータの出力が入力される遅延部と、第２インバータ及び第３インバータから構成されて前記遅延部の出力が入力されるラッチと、前記ラッチの出力が入力される第４インバータと、前記第４インバータの出力が入力されて前記リフレッシュアクティブ信号を出力するパルス発生部とを含むことを特徴とする請求項１７または２５に記載の半導体記憶装置のアクティブサイクル制御回路。
【請求項２８】
半導体記憶装置のアクティブサイクル制御方法であって、
リードまたはライトサイクルの途中にリフレッシュ要請信号がイネーブルされれば、前記リードサイクルによってアクティブになったワード線をプリチャージして、前記リフレッシュ要請信号に該当するワード線をアクティブにしてリフレッシュを行うステップと、
前記リフレッシュ実行後に前記リフレッシュに該当するワード線をプリチャージして前記リードサイクルによるワード線をアクティブにするステップとを含む半導体記憶装置のアクティブサイクル制御方法。
【請求項２９】
前記リードサイクルによってアクティブになったワード線をプリチャージして、前記リフレッシュ要請信号に該当するワード線をアクティブにしてリフレッシュを行うステップは、
前記リフレッシュ要請信号の生成タイミングを用いて生成したリフレッシュアクティブ制御信号を用いて現在アクティブになったワード線をプリチャージして、前記リフレッシュ要請信号に該当するワード線をアクティブにしてリフレッシュを行うステップであることを特徴とする請求項２８に記載の半導体記憶装置のアクティブサイクル制御方法。
【請求項３０】
半導体記憶装置のアクティブサイクル制御方法であって、
所定の周期でリフレッシュ要請信号を生成するステップと、
前記リフレッシュ要請信号の生成タイミングを用いてリフレッシュアクティブ制御信号を生成するステップと、
リードサイクルの途中で前記リフレッシュ要請信号がイネーブルされれば、前記リフレッシュアクティブ制御信号を用いて現在アクティブになったワード線をプリチャージして、前記リフレッシュ要請信号に該当するワード線をアクティブにしてリフレッシュを行うステップと、
前記リフレッシュ実行後に前記リフレッシュに該当するワード線をプリチャージして前記リードサイクルによるワード線をアクティブにするステップとを含む半導体記憶装置のアクティブサイクル制御方法。
【請求項３１】
前記リフレッシュアクティブ制御信号は、前記リフレッシュ要請信号に比べて先行するタイミングに生成されることを特徴とする請求項２９または３０に記載の半導体記憶装置のアクティブサイクル制御方法。
【請求項３２】
前記リフレッシュアクティブ制御信号は、前記リフレッシュ要請信号と同一の周期で生成されることを特徴とする請求項２９または３０に記載の半導体記憶装置のアクティブサイクル制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に半導体記憶装置のアクティブサイクル制御回路及び方法に関するものである。
【背景技術】
【０００２】
従来の技術に係わる半導体記憶装置のアクティブサイクル制御回路は、図１に示すように、レディ信号ｒｅａｄｙに従ってプリチャージ信号ｐｃｇを出力するプリチャージ信号出力部１０と、アドレス遷移信号ａｔｄｓｕｍとレディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔに従って前記レディ信号ｒｅａｄｙ及び遅延レディ信号ｒｅａｄｙ＿ｄを出力するレディ信号出力部２０と、リフレッシュのためのワード線をアクティブにするリフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆとリフレッシュ要請信号ｓｒｅｆｒｅｑに従ってリフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙ信号を出力するリフレッシュ待機信号出力部３０と、前記プリチャージ信号ｐｃｇと遅延されたレディ信号ｒｅａｄｙ＿ｄ、及びリフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙに従って外部命令（リードまたはライト）を行うためにワード線（Ｗｏｒｄ  ｌｉｎｅ）をアクティブにするロウアクティブ信号ｒｏｗａｃｔ、前記リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆと前記レディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔを出力するアクティブ制御部４０とを含む。
【０００３】
このように、構成された従来技術の動作を図１及び図２を参照して、説明すれば次の通りである。
先ず、外部命令、例えばリード（Ｒｅａｄ）命令を行うためのワード線アクティブ動作を説明すれば次の通りである。
【０００４】
前記リード命令に従ってアドレスが変更されれば、前記アドレス遷移信号ａｔｄｓｕｍがハイレベルにイネーブルされる。
それによって、レディ信号出力部２０がレディ信号ｒｅａｄｙをハイレベルにイネーブルし、所定の遅延時間後に遅延レディ信号ｒｅａｄｙ＿ｄをハイレベルにイネーブルする。
前記レディ信号ｒｅａｄｙがハイレベルにイネーブルされれば、プリチャージ信号出力部１０がプリチャージ信号ｐｃｇをハイレベルにイネーブルする。
【０００５】
前記アクティブ制御部４０は、前記プリチャージ信号ｐｃｇがハイレベルにイネーブルされた時点で、リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙがローレベルにディスエーブルされた状態であれば、ロウアクティブ信号ｒｏｗａｃｔをハイレベルにイネーブルする。
前記ロウアクティブ信号ｒｏｗａｃｔに従って、前記変更されたアドレスに該当するワード線をアクティブにしてリード動作を行う。そして、前記ワード線のアクティブ状態は、アドレスが変わる前まで維持される。
【０００６】
前記アクティブ制御部４０は、前記遅延レディ信号ｒｅａｄｙ＿ｄがハイレベルにイネーブルされると、レディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔをハイレベルにイネーブルする。
前記レディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔがハイレベルにイネーブルされることにより、前記レディ信号出力部２０はレディ信号ｒｅａｄｙをローレベルにリセットして次のリードサイクル（Ｒｅａｄ  Ｃｙｃｌｅ）を準備する。
【０００７】
次にリフレッシュを行うためのワード線アクティブ動作を説明すれば次の通りである。
リフレッシュ要請信号ｓｒｅｆｒｅｑは、既に設定されたリフレッシュ周期ごとに発生する。
前記リフレッシュ待機信号出力部３０は、前記リフレッシュ要請信号ｓｒｅｆｒｅｑがイネーブルされると、リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙをハイレベルにイネーブルする。
【０００８】
前記アクティブ制御部４０は、前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙがハイレベルにイネーブルされた状態であり、前記プリチャージ信号ｐｃｇのイネーブルによってプリチャージが行われたならば、リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆをハイレベルにイネーブルし、該当ワード線をアクティブにすることによってリフレッシュを行わなければならない。
【０００９】
しかし、図２のように、リフレッシュ要請信号ｓｒｅｆｒｅｑに従って前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙがハイレベルにイネーブルされても、リードサイクルが進行中である場合、リフレッシュを行うことができず、リードサイクル時間ｔＲＣ以後に新しいアドレスが入力されれば、前記リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆをハイレベルにイネーブルし、リフレッシュを行った後にリード動作を行う。
【００１０】
このように、従来の半導体記憶装置のリードサイクル時間ｔＲＣが前記リフレッシュ周期ｔＲＥＦより長くなる場合、リフレッシュ動作はリードサイクル時間ｔＲＣ周期からなる。
【００１１】
半導体記憶装置でセルに保存されたデータ値を正常に保存するためには、前記リフレッシュ動作が既に設定されたリフレッシュ周期ｔＲＥＦによって反復的に行われなければならない。
【００１２】
しかし上記のようにリフレッシュ周期ｔＲＥＦごとにリフレッシュが行われることができない場合、セルデータが消失され得るため、従来にはこれを防止するために前記リードサイクル時間ｔＲＣの最大値を制限する方式を用いている。
【００１３】
このように、従来の技術に係わる半導体記憶装置は、周期的なリフレッシュ実行のためにリードサイクル時間ｔＲＣの最大値を制限しているが、これを用いるシステムにおいては、前記最大値以上のリードサイクル時間を要求する場合が多いため適用範囲が制限されるという問題点がある。これに似ている技術はアメリカ登録特許6,735,140（特許文献１）に開示されている。
【特許文献１】米国登録特許６，７３５，１４０
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上述した従来の問題点を解決するために案出したものであって、半導体記憶装置のリードサイクル時間制限が無くても周期的なリフレッシュ動作を可能にした半導体記憶装置のアクティブサイクル制御回路、及び方法を提供することにその目的がある。
【課題を解決するための手段】
【００１５】
本発明に係わる半導体記憶装置のアクティブサイクル制御回路は、リフレッシュ要請信号に比べて先行するタイミングで前記リフレッシュ要請信号の周期と同一の周期でリフレッシュアクティブ制御信号を生成するリフレッシュアクティブ制御信号生成手段と、リフレッシュアクティブ信号と前記リフレッシュ要請信号に従って、リフレッシュ待機信号を出力するリフレッシュ待機信号出力手段と、リード命令に従ってリードサイクルを行うためのロウアクティブ信号を出力して、前記リードサイクル周期内で前記リフレッシュアクティブ制御信号と前記リフレッシュ待機信号に従って前記リフレッシュアクティブ信号を出力するアクティブ制御手段とを含むことを特徴とする。
【００１６】
本発明に係わる半導体記憶装置のアクティブサイクル制御回路は、レディ信号に従ってプリチャージ信号を出力するプリチャージ信号出力手段と、アドレス遷移信号、リフレッシュアクティブ制御信号及びリフレッシュ待機信号の組合せによってリードサイクルを行ったり、リードサイクルとは関係なく既に設定された周期でリフレッシュを行ったりするために、前記レディ信号及び遅延レディ信号を出力するレディ信号出力手段と、リフレッシュアクティブ信号とリフレッシュ要請信号に従って前記リフレッシュ待機信号を出力するリフレッシュ待機信号出力手段と、所定の周期で前記リフレッシュ要請信号を生成し、前記リフレッシュ要請信号に比べてイネーブルタイミングが所定時間先行する前記リフレッシュアクティブ制御信号を出力するリフレッシュタイミング制御手段と、前記プリチャージ信号及び前記リフレッシュ待機信号に従って前記リフレッシュアクティブ信号を出力し、前記プリチャージ信号及び前記遅延レディ信号に従ってロウアクティブ信号を出力するアクティブ制御手段とを含むことをまた他の特徴とする。
【００１７】
本発明に係わる半導体記憶装置のアクティブサイクル制御方法は、リードサイクルの途中でリフレッシュ要請信号がイネーブルされれば、前記リードサイクルにリードサイクルによってアクティブになったワード線をプリチャージし、前記リフレッシュ要請信号に該当するワード線をアクティブにしてリフレッシュを行うステップと、前記リフレッシュ実行後に前記リフレッシュに該当するワード線をプリチャージして前記リードサイクルによるワード線をアクティブにするステップとを含むことを特徴とする。
【００１８】
本発明に係わる半導体記憶装置のアクティブサイクル制御方法は、所定の周期でリフレッシュ要請信号を生成するステップと、前記リフレッシュ要請信号の生成タイミングを用いてリフレッシュアクティブ制御信号を生成するステップと、リードサイクルの途中で前記リフレッシュ要請信号がイネーブルされれば、前記リフレッシュアクティブ制御信号を用いて現在アクティブにされているワード線をプリチャージし、前記リフレッシュ要請信号に該当するワード線をアクティブにしてリフレッシュを行うステップと、前記リフレッシュ実行後に前記リフレッシュに該当するワード線をプリチャージして、前記リードサイクルによるワード線をアクティブにするステップとを含むことをまた他の特徴とする。
【発明の効果】
【００１９】
本発明に係わる半導体記憶装置のアクティブサイクル制御回路は、リードサイクル内においても周期的なリフレッシュ動作が可能であるため次のような効果がある。
第１に、リードサイクル時間を制限する必要がないため、半導体記憶装置の互換性を向上させることができる。
第２に、安定したリフレッシュが可能であるため、半導体記憶装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付された図面を参照して、本発明に係わる半導体記憶装置のアクティブサイクル制御回路、及び方法に伴う望ましい実施形態を説明すれば次の通りである。
【００２１】
本発明に係わる半導体記憶装置のアクティブサイクル制御回路は、図３に示すように、レディ信号ｒｅａｄｙに従ってプリチャージ信号ｐｃｇを出力するプリチャージ信号出力部１００と、アドレス遷移信号ａｔｄｓｕｍ、リフレッシュアクティブ制御信号ｒｅｆ＿ｆｏｒｃｅ、及びリフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙの組合せによってリードサイクルを行ったり、リードサイクルと関係なく既に設定された周期でリフレッシュを行ったりするために、前記レディ信号ｒｅａｄｙ、及び遅延レディ信号ｒｅａｄｙ＿ｄを出力するレディ信号出力部２００と、リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆとリフレッシュ要請信号ｓｒｅｆｒｅｑに従って前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙを出力するリフレッシュ待機信号出力部３００と、所定の周期で前記リフレッシュ要請信号ｓｒｅｆｒｅｑを生成して、前記リフレッシュ要請信号ｓｒｅｆｒｅｑに比べてイネーブルのタイミングが所定時間先行する前記リフレッシュアクティブ制御信号ｒｅｆ＿ｆｏｒｃｅを出力するリフレッシュタイミング制御部４００と、前記プリチャージ信号ｐｃｇ及び前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙに従って前記リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆを出力して、前記プリチャージ信号ｐｃｇ及び前記遅延レディ信号ｒｅａｄｙ＿ｄに従ってロウアクティブ信号ｒｏｗａｃｔを出力するアクティブ制御部５００とを含む。
【００２２】
前記プリチャージ信号出力部１００は、レディ信号ｒｅａｄｙがイネーブルされた場合、プリチャージ信号ｐｃｇをパルス形式でイネーブルするように構成する。その内部構成は、図４に示すようにソースが電源端ＶＰＥＲＩに接続された第１トランジスタＭ１１と、ドレインが前記第１トランジスタＭ１１のドレインと接続されてソースが接地され、ゲートにレディ信号ｒｅａｄｙが入力される第２トランジスタＭ１２と、第１インバータＩＶ１１及び第２インバータＩＶ１２からなり、前記第１トランジスタＭ１１と第２トランジスタＭ１２との接続ノードの電圧レベルをラッチしてプリチャージ信号ｐｃｇを出力するラッチ１１０と、前記ラッチ１１０の出力を所定時間遅延させる遅延部１２０と、前記遅延部１２０の出力が入力され、反転して、前記第１トランジスタＭ１１のゲートに入力させる第３インバータＩＶ１３とを含む。
【００２３】
前記プリチャージ信号出力部１００の動作を説明すれば次の通りである。
前記レディ信号ｒｅａｄｙがハイレベルにイネーブルされれば、ラッチ１１０はハイレベルに値をラッチし、プリチャージ信号ｐｃｇをハイレベルで出力して前記ラッチ１１０の出力が遅延部１２０を介して該当の遅延時間だけ遅れて第３インバータＩＶ１３がローレベル信号を出力して前記ラッチ１１０の出力をローに変更する。したがって前記遅延部１２０の遅延時間ほどにプリチャージ信号ｐｃｇのパルス幅が決定される。
【００２４】
前記レディ信号出力部２００は、アドレス遷移信号ａｔｄｓｕｍがイネーブルされた場合、そして、リフレッシュアクティブ制御信号ｒｅｆ＿ｆｏｒｃｅとリフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙとがイネーブルされた場合に、レディ信号ｒｅａｄｙ及び遅延レディ信号ｒｅａｄｙ＿ｄをイネーブルし、レディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔがイネーブルされた場合、前記レディ信号ｒｅａｄｙ及び遅延レディ信号ｒｅａｄｙ＿ｄをディスエーブルするように構成する。その内部構成は、図５に示すように前記レディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔ、前記リフレッシュアクティブ制御信号ｒｅｆ＿ｆｏｒｃｅ及び前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙによって前記レディ信号ｒｅａｄｙ及び前記遅延レディ信号ｒｅａｄｙ＿ｄがイネーブルか否かを判断する判断部２１０と、前記判断部２１０の出力に従って前記レディ信号ｒｅａｄｙ及び遅延レディ信号ｒｅａｄｙ＿ｄを出力する出力部２２０とを含む。
【００２５】
前記判断部２１０は、レディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔが入力される第１インバータＩＶ２１と、第１及び第２トランジスタＭ２１，Ｍ２２から構成されて入力端に前記第１インバータＩＶ２１の出力が入力される第２インバータＩＶ２２と、ドレインが前記第２トランジスタＭ２２のソースに接続されてソースが接地され、ゲートにアドレス遷移信号ａｔｄｓｕｍが入力される第３トランジスタＭ２３と、リフレッシュアクティブ制御信号ｒｅｆ＿ｆｏｒｃｅとリフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙが入力されるナンドゲートＮＤ１１と、前記ナンドゲートＮＤ１１の出力が入力される第３インバータＩＶ２３と、前記第３インバータＩＶ２３の出力が入力されてリフレッシュアクティブ準備信号ｒｅｆ＿ａｃｔを出力するパルス発生部２１１と、ドレインが前記第３トランジスタＭ２３のドレインに接続されてソースが接地され、ゲートに前記リフレッシュアクティブ準備信号ｒｅｆ＿ａｃｔが入力される第４トランジスタＭとを含む。この時パルス発生部２１１は、ハイレベルの信号入力に従ってハイパルスを発生するように構成する。
【００２６】
前記出力部２２０は、第４インバータＩＶ２４及び第５インバータＩＶ２５から構成されて前記第２インバータＩＶ２２の出力が入力されるラッチ２２１と、前記ラッチ２２１の出力が入力される第６インバータＩＶ２６と、前記第６インバータＩＶ２６の出力を反転して、レディ信号ｒｅａｄｙを出力する第７インバータＩＶ２７と、前記第６インバータＩＶ２６の出力が入力される遅延部２２２と、前記遅延部２２２の出力を反転して遅延レディ信号ｒｅａｄｙ＿ｄを出力する第８インバータＩＶ２８とを含む。
【００２７】
前記レディ信号出力部２００の動作を説明すれば次の通りである。
リフレッシュアクティブ制御信号ｒｅｆ＿ｆｏｒｃｅとリフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙがハイレベルにイネーブルされれば、パルス発生部２１１がパルス形式のリフレッシュアクティブ準備信号ｒｅｆ＿ａｃｔを出力する。それに従って、第４トランジスタＭ２４がオンになり、この時、レディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔがローレベルである場合、判断部２１０の最終出力はローレベルとなる。したがって出力部２２０のラッチ２２１がハイレベル信号を出力して、レディ信号ｒｅａｄｙがハイレベルにイネーブルされて、遅延部２２２の遅延時間後に、遅延レディ信号ｒｅａｄｙ＿ｄがハイレベルにイネーブルされる。
【００２８】
前記リフレッシュ待機信号出力部３００は、リフレッシュ要請信号ｓｒｅｆｒｅｑがイネーブルされる場合、リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙをイネーブルし、リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆがイネーブルされれば、前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙをディスエーブルするように構成する。その内部構成は、図６に示すようにリフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆが入力される遅延部３１０と、前記遅延部３１０の出力が入力される第１インバータＩＶ３１と、ソースが電源端ＶＰＥＲＩに接続されてゲートに前記第１インバータＩＶ３１の出力が入力される第１トランジスタＭ３１と、ドレインが前記第１トランジスタＭ３１のドレインに接続されてソースが接地され、ゲートにリフレッシュ要請信号ｓｒｅｆｒｅｑが入力される第２トランジスタＭ３２と、第２インバータＩＶ３２及び第３インバータＩＶ３３から構成されて前記第１トランジスタＭ３１と第２トランジスタＭ３２の接続ノード電圧レベルが入力されるラッチ３２０と、前記ラッチ３２０の出力が入力されてバッファリングし、リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙを出力する第４及び第５インバータＩＶ３４，ＩＶ３５とを含む。
【００２９】
前記リフレッシュ待機信号出力部３００の動作を説明すれば次の通りである。
リフレッシュ要請信号ｓｒｅｆｒｅｑがハイレベルにイネーブルされれば、ラッチ３２０を介してハイレベルがラッチされリフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙがハイレベルにイネーブルされる。一方、リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆがイネーブルされれば、遅延部３１０の遅延時間後にラッチ３２０を介してローレベル信号が出力されるため、前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙがローレベルにディスエーブルされる。
【００３０】
前記リフレッシュタイミング制御部４００は、既に設定されたリフレッシュ周期ごとにリフレッシュ要請信号ｓｒｅｆｒｅｑを生成して、前記リフレッシュ要請信号ｓｒｅｆｒｅｑに比べて先行するタイミングに前記リフレッシュ周期と同一の周期でリフレッシュアクティブ制御信号ｒｅｆ＿ｆｏｒｃｅを生成するように構成する。前記リフレッシュタイミング制御部４００の内部構成は、図７に示すように前記リフレッシュ周期を生成するための互いに異なる周期を有する、少なくとも１つ以上のタイミング信号を生成するタイミング信号生成部４１０と、前記タイミング信号を用いて既に設定されたリフレッシュ周期（例えば、８μs）ごとに前記リフレッシュ要請信号ｓｒｅｆｒｅｑを生成するリフレッシュ要請信号生成部４２０と、前記タイミング信号を用いて前記リフレッシュ要請信号ｓｒｅｆｒｅｑに比べて先行するタイミングに前記リフレッシュ周期と同一の周期でリフレッシュアクティブ制御信号ｒｅｆ＿ｆｏｒｃｅを生成するリフレッシュアクティブ制御信号生成部４３０とを含む。
【００３１】
前記タイミング信号生成部４１０は、基本タイミング信号（例えば、１μs）を発生させるオシレータ４１１と、前記オシレータ４１１の出力を分周して２μs周期の第１タイミング信号を出力する第１分周部４１２と、前記第１分周部４１２の出力を分周して４μs周期の第２タイミング信号を出力する第２分周部４１３と、前記第２分周部４１３の出力を分周して８μs周期の第３タイミング信号を出力する第３分周部４１４とを含む。
【００３２】
前記リフレッシュ要請信号生成部４２０は、前記第３分周部４１４の出力が入力される遅延部４２１と、前記遅延部４２１の出力が入力される第１インバータＩＶ４１と、前記第３分周部４１４の出力と前記第１インバータＩＶ４１の出力が入力されて前記リフレッシュ要請信号ｓｒｅｆｒｅｑを出力するノアゲートＮＲ４１とを含む。
【００３３】
前記リフレッシュアクティブ制御信号生成部４３０は、前記オシレータ４１１の出力と前記第１分周部４１２の出力が入力される第１ナンドゲートＮＤ４１と、前記第２分周部４１３の出力と前記第３分周部４１４の出力が入力される第２ナンドゲートＮＤ４２と、前記第１ナンドゲートＮＤ４１の出力が入力される第２インバータＩＶ４２と、前記第２ナンドゲートＮＤ４２の出力が入力される第３インバータＩＶ４３と、前記第２インバータＩＶ４２及び前記第３インバータＩＶ４３の出力が入力される第３ナンドゲートＮＤ４３と、前記第３ナンドゲートＮＤ４３の出力が入力されてリフレッシュアクティブ制御信号ｒｅｆ＿ｆｏｒｃｅを出力する第４インバータＩＶ４４とを含む。
【００３４】
前記アクティブ制御部５００は、前記プリチャージ信号ｐｃｇと遅延レディ信号ｒｅａｄｙ＿ｄがイネーブルされれば、ロウアクティブ信号ｒｏｗａｃｔ及びレディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔをイネーブルし、前記プリチャージ信号ｐｃｇと前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙとがイネーブルされれば、リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆをイネーブルするように構成する。その内部構成を調べれば図８に示すように、前記プリチャージ信号ｐｃｇと遅延レディ信号ｒｅａｄｙ＿ｄに従ってロウアクティブ信号ｒｏｗａｃｔ及びレディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔを生成する第１アクティブ信号生成部５１０と、及び前記プリチャージ信号ｐｃｇと前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙに従ってリフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆを生成する第２アクティブ信号生成部５２０とを含む。
【００３５】
前記第１アクティブ信号生成部５１０は、前記プリチャージ信号ｐｃｇが入力される第１インバータＩＶ５１と、ソースが電源端ＶＰＥＲＩに接続されてゲートに前記第１インバータＩＶ５１の出力が入力される第１トランジスタＭ５１と、ドレインが前記第１トランジスタＭ５１のドレインと共通して接続され、ソースが接地されてゲートに各々前記リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆとロウアクティブ信号ｒｏｗａｃｔが入力される第２及び第３トランジスタＭ５２，Ｍ５３と、第２インバータＩＶ５２及び第３インバータＩＶ５３から構成されて前記第１トランジスタＭ５１のドレインレベルが入力される第１ラッチ５１１と、前記第１ラッチ５１１の出力が入力される第４インバータＩＶ５４と、前記第４インバータＩＶ５４の出力と前記遅延レディ信号ｒｅａｄｙ＿ｄが入力される第１ナンドゲートＮＤ５１と、前記第１ナンドゲートＮＤ５１出力が入力される第５インバータＩＶ５５と、第６インバータＩＶ５６及び第７インバータＩＶ５７から構成されて前記第５インバータＩＶ５５の出力が入力される第２ラッチ５１２と、前記第２ラッチ５１２の出力が入力されてノーマルアクティブ信号ｎｏｒｍａｌ＿ａｃｔを出力する第８インバータＩＶ５８と、前記ノーマルアクティブ信号ｎｏｒｍａｌ＿ａｃｔが入力される第１遅延部５１３と、前記第１遅延部５１３の出力が入力されてロウアクティブ信号ｒｏｗａｃｔを出力する第１パルス発生部５１４と、前記ノーマルアクティブ信号ｎｏｒｍａｌ＿ａｃｔが入力されてレディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔを出力する第２パルス発生部５１５とを含む。
【００３６】
前記第２アクティブ信号生成部５２０は、前記第４インバータＩＶ５４の出力と前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙが入力される第２ナンドゲートＮＤ５２と、前記第２ナンドゲートＮＤ５２の出力が入力される第９インバータＩＶ５９と、前記第９インバータＩＶ５９の出力が入力される第２遅延部５２１と、第１０インバータＩＶ６０及び第１１インバータＩＶ６１から構成されて前記第２遅延部５２１の出力が入力される第３ラッチ５２２と、前記第３ラッチ５２２の出力が入力される第１２インバータＩＶ６２と、前記第１２インバータＩＶ６２の出力が入力されて前記リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆを出力する第３パルス発生部５２３とを含む。この時、第１〜第３パルス発生部５１４、５１５、５２３はハイレベル信号の入力に従ってハイパルスを発生するように構成する。
【００３７】
前記アクティブ制御部５００の動作を説明すれば次の通りである。
プリチャージ信号ｐｃｇがイネーブルされれば、第１アクティブ信号生成部５１０の第１ラッチ５１１を介してローレベル信号が出力されて、遅延レディ信号ｒｅａｄｙ＿ｄがハイレベルである区間の間、第２ラッチ５１２を介してローレベル信号が出力され、第８インバータＩＶ５８を介してノーマルアクティブ信号ｎｏｒｍａｌ＿ａｃｔがハイレベルで出力されるため、第２パルス発生部５１５を介してレディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔがハイレベルにイネーブルされて、第１遅延部５１３の遅延時間後に、第１パルス発生部５１４を介してロウアクティブ信号ｒｏｗａｃｔがハイレベルにイネーブルされる。そして、前記第１アクティブ信号生成部５１０の第４インバータＩＶ５４の出力がハイレベルであり、リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙがハイレベルである場合、第２アクティブ信号生成部５２０の第２遅延部５２１の遅延時間後に第３ラッチ５２２と第１２インバータＩＶ６２を介してハイレベル信号が出力されて、第３パルス発生部５２３を介してリフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆがハイレベルにイネーブルされる。一方、前記ロウアクティブ信号ｒｏｗａｃｔまたはリフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆがハイレベルにイネーブルされることにより、第１アクティブ信号生成部５１０の第２トランジスタＭ５２または第３トランジスタＭ５３がオンになるため、第１ラッチ５１１の出力がハイレベルに変わり、ノーマルアクティブ信号ｎｏｒｍａｌ＿ａｃｔがローレベルにディスエーブルされる。
【００３８】
このように、構成された本発明に係わる半導体記憶装置のアクティブ制御動作を図３〜図１０を参照して説明すれば次の通りである。
外部の命令、例えばリード命令を行うためのワード線アクティブ動作は、従来技術と同一であるため省略し、以下、リードサイクル時間以内に発生したリフレッシュ要請信号ｓｒｅｆｒｅｑによるワード線アクティブ動作を説明すれば次の通りである。
【００３９】
図７のリフレッシュタイミング制御部４００は、リフレッシュ要請信号ｓｒｅｆｒｅｑを既に設定されたリフレッシュ周期ごとに発生させて、それより先行するタイミングにリフレッシュアクティブ制御信号ｒｅｆ＿ｆｏｒｃｅを前記リフレッシュ周期と同一の周期で発生させる。
【００４０】
すなわち、図７のようにリフレッシュタイミング制御部４００の第１〜第３分周部４１２，４１３，４１４の出力が全てハイレベルになるタイミングに前記リフレッシュアクティブ制御信号ｒｅｆ＿ｆｏｒｃｅが発生して、前記第１〜第３分周部４１２，４１３，４１４の出力が全てローレベルになるタイミングにリフレッシュ要請信号ｓｒｅｆｒｅｑが発生する。
【００４１】
図６のリフレッシュ待機信号出力部３００は、前記リフレッシュ要請信号ｓｒｅｆｒｅｑに従ってリフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙをハイレベルにイネーブルし、リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆがイネーブルされる前までリフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙのイネーブル状態を維持する。
【００４２】
図５のレディ信号出力部２００は、前記リフレッシュアクティブ制御信号ｒｅｆ＿ｆｏｒｃｅと前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙがハイレベルにイネーブルされれば、リフレッシュアクティブ準備信号ｒｅｆ＿ａｃｔがハイレベルにイネーブルされて、それによって、レディ信号ｒｅａｄｙをハイレベルにイネーブルし、所定の遅延時間後に遅延レディ信号ｒｅａｄｙ＿ｄをハイレベルにイネーブルする。この時レディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔはローレベルにディスエーブルされた状態である。
【００４３】
図４のプリチャージ信号出力部１００は、前記レディ信号ｒｅａｄｙがハイレベルにイネーブルされれば、プリチャージ信号ｐｃｇをハイレベルにイネーブルし、前記リードサイクルによるワード線をプリチャージする。
【００４４】
図８のアクティブ制御部５００は、前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙがハイレベルにイネーブルされた状態で、前記プリチャージ信号ｐｃｇがハイレベルにイネーブルされることにより、リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆをハイレベルにイネーブルしてリフレッシュを行うためのワード線をアクティブ化する。
【００４５】
図６のリフレッシュ待機信号出力部３００は、前記リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆがハイレベルにイネーブルされることにより、リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙをローレベルにディスエーブルして、リフレッシュ要請信号ｓｒｅｆｒｅｑがハイレベルにイネーブルされれば、前記リフレッシュ待機信号ｒｅｆ＿ｓｔａｎｄｂｙを再びハイレベルにイネーブルする。
【００４６】
前記リフレッシュアクティブ信号ｒｏｗａｃｔ＿ｒｅｆがイネーブルされた後、前記レディ信号ｒｅａｄｙに従って図４のプリチャージ信号出力部１００において再びプリチャージ信号ｐｃｇをハイレベルにイネーブルし、リフレッシュのためにアクティブになったワード線をプリチャージする。
【００４７】
続いて図８のアクティブ制御部５００は、前記ノーマルアクティブ信号ｎｏｒｍａｌ＿ａｃｔ及びレディリセット信号ｒｅａｄｙ＿ｒｅｓｅｔをハイレベルにイネーブルし、所定の遅延時間後にロウアクティブ信号ｒｏｗａｃｔをハイレベルにイネーブルし、本来のリードサイクルに該当するワード線を再びアクティブにする。
【００４８】
本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施することができるため、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその等価概念から導き出されるすべての変更または変形された形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００４９】
【図１】従来の技術に係わる半導体記憶装置のアクティブサイクル制御回路の構成を示したブロック図である。
【図２】従来の技術に係わる半導体記憶装置のアクティブサイクル制御回路の各部出力波形図である。
【図３】本発明に係わる半導体記憶装置のアクティブサイクル制御回路の構成を示すブロック図である。
【図４】図３のプリチャージ信号出力部の内部構成を示す回路図である。
【図５】図３のレディ信号出力部の内部構成を示す回路図である。
【図６】図３のリフレッシュ待機信号出力部の内部構成を示す回路図である。
【図７】図３のリフレッシュタイミング制御部の内部構成を示す回路図である。
【図８】図３のアクティブ制御部の内部構成を示す回路図である。
【図９】図３のリフレッシュタイミング制御部の各部出力波形図である。
【図１０】本発明に係わる半導体記憶装置のアクティブサイクル制御回路の各部出力波形図である。
【符号の説明】
【００５０】
１００…プリチャージ信号出力部
１１０，２２１，３２０…ラッチ
１２０，２２２，３１０，４２１…遅延部
２００…レディ信号出力部
２１０…判断部
２１１…パルス発生部
２２０…出力部
３００…リフレッシュ待機信号出力部
４００…リフレッシュタイミング制御部
４１０…タイミング信号生成部
４１１…オシレータ
４１２…第１分周部
４１３…第２分周部
４１４…第３分周部
４２０…リフレッシュ要請信号生成部
４３０…リフレッシュアクティブ制御信号生成部
５００…アクティブ制御部
５１０…第１アクティブ信号生成部
５１１…第１ラッチ
５１２…第２ラッチ
５１３…第１遅延部
５１４…第１パルス発生部
５１５…第２パルス発生部
５２０…第２アクティブ信号生成部
５２１…第２遅延部
５２２…第３ラッチ
５２３…第３パルス発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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