(57)【要約】【課題】  双方向通信制御において、ＣＰＵ処理の負荷軽減を図り、システム全体の高コストパフォーマンス化を実現する。【解決手段】  ＭＡＣハードウェア１、ＣＰＵ２、及びその他のデバイス４が第１バス５を介して接続され、ＣＰＵ２及び記憶装置３が第２バス６を介して接続される。ＭＡＣハードウェア１は、フレーム送信部１０と、フレーム受信部１１と、内部バス調停回路１２と、アドレス制御部１３と、外部バス用ＤＭＡインターフェース１４と、制御レジスタ１５と、内部バス１６とを備える。フレーム送信部１０及びフレーム受信部１１が内部バス調停回路１２との間でデータをやり取りしたり、内部バス調停回路１２が外部バス用ＤＭＡインターフェース１４との間でデータをやり取りしたりする際には、４バイトのヘッダと、４バイトのアドレスと、１６バイトのデータとからなるクラスタ単位のデータフォーマットで送受信する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
センター装置及び複数の端末装置により構成される双方向通信網において、
センター装置から端末装置への下り方向データの通信において、センター装置から送信される映像、音声及び伝送制御データであるダウンストリームデータを受けて、データ構造の解析、情報ヘッダの除去、暗号化の有無の確認を行うダウンストリームデータ処理や、端末装置よりセンター装置へと送信される映像、音声及び伝送制御データであるアップストリームデータを生成するために、データ構造の解析、情報ヘッダの付加、暗号化、更には、送信状況に応じてアップストリームデータの分割や、伝送速度を高めるために、圧縮フォーマットによる伝送などの処理を行うアップストリームデータ処理を実現する、ＭＡＣ処理の全部又は一部を実行するＭＡＣハードウェアと、
各種演算及び制御処理、ＭＡＣ処理の全部又は一部を実行可能なＣＰＵと、
前記ＣＰＵにて処理を行うためのデータ、前記ＭＡＣハードウェアで処理されたダウンストリームデータ、又は、前記ＭＡＣハードウェアで処理するためのデータを保存する記憶装置と、
その他ネットワーク接続のためのハードウェアや追加のメモリなどのシステムの拡張を実現する、１つ以上のその他のデバイスとを有し、
前記ＣＰＵ、前記ＭＡＣハードウェア、及び前記その他のデバイスが第１バスを介して接続され、前記記憶装置及び前記ＣＰＵが前記第１バスとは異なる第２バスを介して接続される構成を有し、
前記ＣＰＵは、前記第２バスを介して前記記憶装置から又は前記記憶装置へ読み書きしたデータを処理したデータを、前記第１バスを介して、前記ＭＡＣハードウェア又は前記その他のデバイスと、相互にデータの送受信を行う構成を有することを特徴とする双方向通信制御装置。
【請求項２】
請求項１記載の双方向通信制御装置において、
前記ＭＡＣハードウェアは、
センター装置から送信されてきたデータをデジタル復調した後、ＭＰＥＧ形式のトランスポートストリームデータを受信し、前記ＭＰＥＧフレームデータの内容を解読した後に、ＭＡＣフレーム単位にデータを変換し、かつ、ＭＡＣフレーム単位での構文を解析して、適宜適切な処理を行うために、別途入力されるアドレスに従って、ＭＡＣフレーム処理中に、各種データを前記記憶装置に対して書き込む又は前記記憶装置から読み出す機能を有するフレーム受信部と、
センター装置へと送信するための映像、音声及び伝送制御データを、ＭＡＣフレーム単位での構文に変換するよう、適宜適切な処理を行うために、別途入力されるアドレスに従って、ＭＡＣフレーム処理中に、各種データを前記記憶装置から読み出す又は前記記憶装置に書き込む機能を有するフレーム送信部と、
前記フレーム受信部及び前記フレーム送信部に入力するアドレスデータは、前記フレーム受信部及び前記フレーム送信部が予め指定されたメモリ領域に対してアクセスできるように、別途入力されるアクセス制御情報に基づいて準備され、前記フレーム受信部又は前記フレーム送信部からアドレス通知要求があると、前記記憶装置内のアクセスすべきアドレスを、前記フレーム受信部及び前記フレーム送信部に対して出力する機能を有するアドレス制御部と、
前記アドレス制御部に対して、予めアクセス可能な前記記憶装置の領域を指定するアクセス制御情報を出力したり、その他、前記ＭＡＣハードウェア内で必要となる各種処理の設定について、前記ＣＰＵが直接制御するための情報を格納又は読み出すことができる機能を有する、前記ＭＡＣハードウェア制御用のレジスタである制御レジスタと、
前記フレーム受信部から入出力される各種データ、前記フレーム送信部から入出力される各種データ、前記アドレス制御部から入出力される各種アドレス制御情報、前記制御レジスタから出力される調停制御情報を受けて、適切な調停規則に従ってこれらのデータを調停する機能を有する内部バス調停回路と、
内部バスを介して前記内部バス調停回路と適宜データの送受信を行い、前記内部バス調停回路の指示に従って、前記内部バス調停回路に対して適宜入出力すべきデータを、前記ＣＰＵを介さずに、前記第１バス及び前記第２バスを介して、前記記憶装置に対して直接書き込む、又は、前記記憶装置から直接読み出すための外部バス用ＤＭＡインターフェースとを有することを特徴とする双方向通信制御装置。
【請求項３】
請求項１記載の双方向通信制御装置において、
前記ＭＡＣハードウェアは、
センター装置から送信されてきたデータをデジタル復調した後、ＭＰＥＧ形式のトランスポートストリームデータを受信し、前記ＭＰＥＧフレームデータの内容を解読した後に、ＭＡＣフレーム単位にデータを変換し、かつ、ＭＡＣフレーム単位での構文を解析して、適宜適切な処理を行うために、別途入力されるアドレスに従って、ＭＡＣフレーム処理中に、各種データを前記記憶装置に対して書き込む又は前記記憶装置から読み出す機能を有するフレーム受信部と、
センター装置へと送信するための映像、音声及び伝送制御データを、ＭＡＣフレーム単位での構文に変換するよう、適宜適切な処理を行うために、別途入力されるアドレスに従って、ＭＡＣフレーム処理中に、各種データを前記記憶装置から読み出す又は前記記憶装置に書き込む機能を有するフレーム送信部と、
前記フレーム受信部及び前記フレーム送信部に入力するアドレスデータは、前記フレーム受信部及び前記フレーム送信部が予め指定されたメモリ領域に対してアクセスできるように、別途入力されるアクセス制御情報に基づいて準備され、前記フレーム受信部又は前記フレーム送信部からアドレス通知要求があると、前記記憶装置内のアクセスすべきアドレスを、前記フレーム受信部及び前記フレーム送信部に対して出力する機能を有するアドレス制御部と、
前記アドレス制御部に対して、予めアクセス可能な前記記憶装置の領域を指定するアクセス制御情報を出力したり、その他、前記ＭＡＣハードウェア内で必要となる各種処理の設定について、前記ＣＰＵを介さずに、前記ＭＡＣハードウェアから直接制御するための情報を格納又は読み出すことができる機能を有する、前記ＭＡＣハードウェア制御用のレジスタである制御レジスタと、
前記フレーム受信部から入出力される各種データ、前記フレーム送信部から入出力される各種データ、前記アドレス制御部から入出力される各種アドレス制御情報、前記制御レジスタから出力される調停制御情報を受けて、適切な調停規則に従ってこれらのデータを調停する機能を有する内部バス調停回路と、
内部バスを介して前記内部バス調停回路と適宜データの送受信を行い、前記内部バス調停回路の指示に従って、前記内部バス調停回路に対して適宜入出力すべきデータを、前記ＣＰＵを介さずに、前記第１バス及び前記第２バスを介して、前記記憶装置に対して直接書き込む、又は、前記記憶装置から直接読み出すための外部バス用ＤＭＡインターフェース回路とを有することを特徴とする双方向通信制御装置。
【請求項４】
請求項１記載の双方向通信制御装置において、
前記フレーム受信部では、受信したＭＰＥＧ形式のトランスポートストリーム中の構文を解析することで、ＭＡＣフレーム形式における各種情報が含まれるＭＡＣヘッダと、ＭＡＣヘッダデータ部分に関するパリティであるＨＣＳと、ＭＡＣ形式における、通常のデータであるペイロードデータと、ペイロード部分に関するパリティに相当するＣＲＣとに変換し、その後、（８×Ｍ）×Ｎ（Ｍ、Ｎは整数）ビット単位のクラスタを生成し、前記ＭＡＣハードウェア内におけるデータの転送は、前記フレーム受信部で生成出力される、前記クラスタ単位で行い、
また、前記フレーム送信部は、前記内部バス調停回路から入力される、前記（８×Ｍ）×Ｎビット単位のクラスタ単位のデータを受けて、映像、音声及び伝送制御データであるアップストリームデータを生成するために、データ構造の解析、情報ヘッダの付加、暗号化、更には、送信状況に応じてアップストリームデータの分割や、伝送速度を高めるために、圧縮フォーマットによる伝送などの処理を行うアップストリームデータ処理を実現した後、ＭＡＣフレーム形式における各種情報が含まれるＭＡＣヘッダと、ＭＡＣヘッダデータ部分に関するパリティであるＨＣＳと、ＭＡＣ形式における通常のデータであるペイロードデータと、ペイロード部分に関するパリティに相当するＣＲＣとに変換し、更に、引き続きＭＰＥＧ形式のトランスポートストリームを生成して出力することを特徴とする双方向通信制御装置。
【請求項５】
請求項４記載の双方向通信制御装置において、
前記フレーム受信部で生成出力される前記クラスタの先頭の８×Ｍビットデータは、前記クラスタに関する各種情報を含むヘッダデータであり、該ヘッダデータ中の特定ビットデータはヘッダであることを示すために固定パターンを含み、続く８×Ｍビットデータは、前記ＣＰＵ、又は、前記外部バス用ＤＭＡインターフェースが、前記記憶装置との間でデータを入出力するために使用するアドレスデータを含み、続く（８×Ｍ）×（Ｎ−２）ビットはＭＡＣフレーム形式のデータを含み、
前記フレーム送信部では、前記クラスタ単位で入力されるデータから、先頭の８×Ｍビットデータは、前記クラスタに関する各種情報を含むヘッダデータであり、前記ヘッダデータ中の特定ビットデータはヘッダを示す固定パターンであることを認識し、続く８×Ｍビットデータは、前記ＣＰＵ、又は、前記外部バス用ＤＭＡインターフェースが、前記記憶装置との間でデータを入出力するために使用するアドレスデータであることを認識し、続く（８×Ｍ）×（Ｎ−２）ビット単位でデータが入力されることを認識した後、通常のＭＡＣフレーム形式のデータへの変換及びＭＰＥＧ形式のトランスポートストリームに変換を行うことを特徴とする双方向通信制御装置。
【請求項６】
センター装置及び複数の端末装置により構成される双方向通信網において、
センター装置から端末装置への下り方向データの通信において、センター装置から送信される映像、音声及び伝送制御データであるダウンストリームデータを受けて、データ構造の解析、情報ヘッダの除去、暗号化の有無の確認を行うダウンストリームデータ処理や、端末装置よりセンター装置へと送信される映像、音声及び伝送制御データであるアップストリームデータを生成するために、データ構造の解析、情報ヘッダの付加、暗号化、更には、送信状況に応じてアップストリームデータの分割や、伝送速度を高めるために、圧縮フォーマットによる伝送などの処理を行うアップストリームデータ処理を実現する、ＭＡＣ処理の全部又は一部を実行するＭＡＣハードウェアと、
各種演算及び制御処理、ＭＡＣ処理の全部又は一部を実行可能なＣＰＵと、
前記ＣＰＵにて処理を行うためのデータ、前記ＭＡＣハードウェアで処理されたダウンストリームデータ、又は、前記ＭＡＣハードウェアで処理するためのデータを保存する記憶装置と、
その他ネットワーク接続のためのハードウェアや追加のメモリなどのシステムの拡張を実現する、１つ以上のその他のデバイスと、
前記ＣＰＵを介さずに、前記ＭＡＣハードウェア、又は、前記その他のデバイスから、前記記憶装置にデータを直接入出力するための各種制御を行うＤＭＡ制御部とを有し、
前記ＣＰＵ、前記ＭＡＣハードウェア、前記ＤＭＡ制御部、及び前記その他のデバイスがバスを介して接続されるが、前記ＣＰＵ及び前記ＤＭＡ制御部は、相互に信号を入出力できるように接続され、また、前記記憶装置は、前記ＤＭＡ制御部に接続され、前記記憶装置から又は前記記憶装置へ読み書きしたデータを処理する際は、前記ＣＰＵ又は前記ＤＭＡ制御部からの指示に従い、一旦前記ＤＭＡ制御部を介したのち、前記バスを介して、前記ＭＡＣハードウェア又は前記その他のデバイスと、相互にデータの送受信を行う構成を有することを特徴とする双方向通信制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向通信制御装置に関し、特に、センター装置側から端末装置側への下り方向及び端末装置側からセンター装置側への上り方向の、両方向の通信を行うための、最適な双方向通信制御の実現に係る技術に関するものである。
【背景技術】
【０００２】
ある従来技術によれば、ＬＡＮエミュレーション機能を有するＡＴＭネットワークにおいて、受信する必要のないＬＡＮパケットをフィルタリングすることにより、ＣＰＵの受信処理パフォーマンスの低下を抑制する（特許文献１参照）。
【０００３】
さて、双方向ＣＡＴＶに代表される双方向通信システムは、センター装置に対して複数の端末装置が接続された双方向通信網によって構成されている。個々の端末装置において、センター装置側から端末装置側への下り方向通信及び端末装置側からセンター装置側への上り方向通信の双方向制御は、ＭＡＣ（Media Access Control）機能と呼ばれ、通常は、通信データ中にサブレイヤーとして埋め込まれたＭＡＣ特有の構造を持つプロトコルの解読によって、処理機能が実現される。
【０００４】
ＭＡＣ構造の一例として、ＭＣＮＳ（Multimedia Cable Network Systems partners）という米国のケーブルＴＶオペレータやケーブルＴＶセットのサプライヤーからなる団体によって提唱され、現在ではデファクトスタンダードとなっているＤＯＣＳＩＳ（Data Over Cable Service Interface Specifications）方式が存在する。その詳細については、米国のCable Television Laboratories Inc.が提供している仕様書“Data-Over-Cable Service Interface Specifications”の“Radio Frequency Interface Specification SP-RFIv1.1-I07-010829”に開示されている。
【０００５】
下り方向通信では、通常、主として映像データが送信される。したがって、通信データはＭＰＥＧ構造を有しているが、そのサブレイヤーとしてＭＡＣ構造が定義されている。下り方向通信は比較的広い帯域に通信チャネル周波数が割り当てられているため、通信制御自体は比較的単純であるが、映像データが送信されるために膨大なデータ量を取り扱う必要があり、決められた手順に従って、リアルタイムに、かつ誤りなく処理することが要求される。
【０００６】
一方、上り方向通信では、通常、主として制御データが送信される。この制御データには、端末装置側からの命令要求や、端末装置各々の状態を知らせるためのステート表示データが含まれる。上り方向通信において送信される制御データを受けて、センター装置側は、各端末装置の要求命令に応えたり、端末装置を正しく制御するための各種情報を下り方向通信の制御データとして送信したりする。上り方向通信は、狭い帯域に多数の通信チャネル周波数が割り当てられるため、複数の端末装置間で衝突が生じたり、必要な通信チャネル周波数が得られない場合が生じるなど、一般に複雑な制御が必要であり、その機能は双方向通信における通信性能に大きな影響を与える。
【０００７】
ＤＯＣＳＩＳ ＭＡＣ構造は、ＬＡＮによるＩＰ通信との親和性を高めるため、基本的にＬＡＮ通信と同様のデータ構造を有しているが、ＤＯＣＳＩＳ特有の領域としての各種ヘッダフィールドを設けている。その中でも、「拡張ヘッダ」と呼ばれる可変長領域のフィールドによって、暗号その他の付加機能が定義されることが特徴である。
【０００８】
ＭＡＣ機能の実現には、上記仕様書に示されているように、複雑な多層構造を有するデータ構造を解析した後に、各種処理を適切なタイミングで行うことが必要となる。多数の処理を、膨大な数にのぼる組み合わせについて実現すること、そして、その組み合わせ動作の正しさを検証することは、非常に難度が高く、処理量が非常に多い。
【０００９】
次に各処理の内容に着目すると、ＭＡＣ機能を構成する個々の処理は、基本的に、制御系の演算処理、データのフィルタリング（振り分け）、同期処理、並び替え、フォーマット化等々の個々の処理及びその組み合わせである。
【特許文献１】特開平１１−２７３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
さて、ＭＡＣ機能は、汎用プロセッサ（ＣＰＵ）を用いて実現することが一般的である。これは、ＣＰＵには複雑な処理に対して柔軟に対応できる利点があり、システムの信頼性を確立するための検証や機能修正も比較的容易に実現できるからである。
【００１１】
ところが、ＭＡＣ機能は、その膨大な処理を実現するために、高性能なＣＰＵを用いなければならないことは必須である。また、単にＣＰＵを占有するにとどまらず、単一のＣＰＵでは所望の全機能を実現することは極めて困難になっている。
【００１２】
そこで、従来は、ＭＡＣ機能の複雑さやシステム検証結果のフィードバックを比較的容易に行えるソフトウェアによる機能実現、すなわち、汎用ＣＰＵと機能を限定した専用ハードウェアによる構成で機能実現を行うことが専ら一般的であった。このため、全ての処理を遂行するためには、高性能ＣＰＵの性能に負うところが大きく、メモリ内のデータを読み出し、ＣＰＵで処理し、その後、また、メモリへデータを格納するという、莫大な処理が繰り返されると同時に、専用ハードウェアとの送受信も加わり、ＣＰＵのバス転送速度や、バス占有率が大きな問題であった。このデータ転送を正確かつ高速に実現するために、バス調停処理を適切に行うことも、非常に重要な問題であった。
【００１３】
また、高性能ＣＰＵを用いるために、回路の動作周波数が高くなり、消費電力が大きくなり、放熱対策が必要となる等、システム全体のコストパフォーマンスを著しく低下させる要因となっていた。
【００１４】
本発明は、前記の問題に鑑み、双方向通信制御において、ＣＰＵ処理の負荷軽減を図り、システム全体の高コストパフォーマンス化を実現することを課題とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明は、ＣＰＵ処理の負荷軽減を図るアーキテクチャを提供すると同時に、バス調停処理を適切に行うことができる、転送データのフォーマットを規定することで、システムパフォーマンスを高めることができるとともに、高性能パフォーマンスを求めないシステムに対しても、システム仕様に応じて、より廉価版ＣＰＵを用いることを可能とし、かつシステム全体の回路規模削減を行うことも可能とする、システム全体として、よりコストパフォーマンスを増加させる双方向通信制御装置を提供するものである。
【発明の効果】
【００１６】
本発明によれば、ＣＰＵ処理の負荷軽減を図るのみでなく、ＣＰＵバスの混雑度を著しく軽減することでＭＡＣ全系の転送レートを著しく高めることを可能とする。また、高性能ＣＰＵを用いても、又は、高性能ＣＰＵを用いなくても、システムの特性に応じた転送を実現することが可能で、ＣＰＵ性能とのトレードオフとなる、システム全体の回路規模削減についても適宜実現することができる。
【００１７】
例えば、高性能ＣＰＵを用いることなく、ＭＡＣハードウェア内のバス調停回路で機能を実現した場合は、ＣＰＵ自体の高性能化は不要であり、そのため、ＣＰＵの回路規模を削減することや、回路の動作周波数を低減させることができ、低消費電力化が実現できて放熱対策も不要となる。また逆に、ＣＰＵ性能を維持又は、更に高性能化すれば、ＭＡＣハードウェアによるバス調停機能を用いなくても、転送レートを高めることができ、更に本調停機能を用いた場合は、更に、転送レートを高めることができる、又は、転送レートの制御を本機能に任せることができるため、ＣＰＵを他の処理用途に用いることができ、付加機能の追加や周辺機能の取り込みが可能となり、更なる高性能化への相乗効果が期待できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１９】
《第１の実施形態》
図１は、本発明に係る双方向通信制御装置の構成例を示している。図１の双方向通信制御装置は、ＭＡＣハードウェア１と、ＣＰＵ２と、記憶装置３と、その他のデバイス４と、第１バス５と、第２バス６とを備えたものである。ＭＡＣハードウェア１は、フレーム送信部１０と、フレーム受信部１１と、内部バス調停回路１２と、アドレス制御部１３と、外部バス用ＤＭＡインターフェース１４と、制御レジスタ１５と、内部バス１６とを備えたものである。
【００２０】
ＭＡＣハードウェア１は、センター装置から端末装置へと送信される映像及び伝送制御データであるダウンストリームデータをフレーム受信部１１で受けて、ダウンストリームデータの構文解析を始める。具体的には、映像データにおけるＭＰＥＧ構造と、ＭＰＥＧ構造に埋め込まれているネットワーク処理用のサブレイヤーであるＭＡＣ構造の解析処理を行う。
【００２１】
まず、ＭＰＥＧ構造データ中のヘッダ部分を解析し、ＭＡＣ構造データを抜き出すための情報を抽出した後、実際に、ＭＡＣ構造データを抜き出す。次に、ＭＡＣ構造データ中のヘッダ部分を解析し、通常のヘッダのみでなく、拡張ヘッダと呼ばれる拡張されたフィールドが存在する場合は、その拡張ヘッダを解析する。この拡張ヘッダ中に、暗号化の有無、その他、暗号化及び復号化のための暗号処理に必要となる情報や、ＰＨＳ（Payload Header Suppression）と呼ばれる、データを圧縮して送信するための処理に必要となる情報が存在する。
【００２２】
拡張ヘッダが存在しない場合、ダウンストリームデータが暗号化はされていない、かつＰＨＳによる圧縮は行われていないと判断し、ダウンストリームデータから抜き出されたＭＡＣ構造を持つ、データをそのまま出力する。
【００２３】
一方、拡張ヘッダが存在する場合、暗号化の有無が存在するフィールド及びＰＨＳ処理に関する情報が存在するフィールドを解析し、暗号化又はＰＨＳ処理が「無し」であることを確認した場合は、上記拡張ヘッダが存在しない場合と同様な処理を行う。暗号化又はＰＨＳ処理がされていることを確認した場合には、次のような処理を行う。
【００２４】
暗号の復号を行うためには、まず、ＴＥＫ（Traffic Encryption Key）と呼ばれる暗号処理に必要となる鍵データを復元する必要があり、正しいＴＥＫを得るために、ＳＩＤ（Service ID）及びキーシーケンスナンバ（Key Sequence Number）を拡張ヘッダから抽出して、これら２つのデータを手がかりとして、ＴＥＫの確認を行った後、今度は、ＴＥＫ自体を用いて、ＤＥＳ暗号の復号化処理を経て、もとのデータの復元処理を完了する。
【００２５】
また、ＰＨＳ処理については、ＰＨＳフィールドと呼ばれる、データ圧縮処理を行うべきデータ範囲の中で、ＰＨＳインデックスと呼ばれる、最大２５６バイトのうち、何バイトのデータを圧縮するかというバイト数の情報が、拡張ヘッダ中に存在し、このＰＨＳインデックスを抽出した後、そのインデックスで示されるバイト数分、データ圧縮処理を行って処理を完了する。
【００２６】
この他、フレーム受信部１１では、データに付加されているＣＲＣチェックを行って、データの誤り検出を行い、ＭＡＣ構造のデータからＬＡＮ構造のデータを抽出したうえで、各種ＬＡＮアドレスの分類を行う。
【００２７】
次に、フレーム送信部１０が行う処理について述べる。端末装置からセンター装置へと送信される映像及び伝送制御データであるアップストリームデータは、ＣＰＵ２でソフトウェア処理を受けたデータ又は記憶装置３に保存されたデータが、外部バス用ＤＭＡインターフェース１４を経て、内部バス調停回路１２の制御により、適切なタイミングでフレーム送信部１０に送信された後、加工、処理されて生成される。
【００２８】
基本的にアップストリーム処理においては、ＣＲＣ等の誤り検出用の符号の付加、ＭＡＣ構造を示すための各種ヘッダ及び拡張ヘッダの付加、ＰＨＳ処理によるデータ圧縮、及びデータの暗号化を行う。更に、アップストリーム特有の処理として、フラグメント処理及びコンカテネーション処理を行う。これは、ダウンストリームとは異なり、アップストリームは狭い帯域において、複数の端末装置が同時に通信を行うために、十分な転送レートを確保できないことも多く、これを克服するために、サイズの大きなデータを適切な大きさに分割する機構、及び、サイズの小さなデータを適切な大きさにまとめて送信するという機構が組み込まれている。フラグメント処理とは、センター装置とのやり取りにおいて、適切な大きさにデータ分割する処理を行うことである。コンカテネーション処理とは、適切な大きさにデータをまとめる処理を行うことである。
【００２９】
次に、具体的な処理の流れを述べる。ここでは、ダウンストリームデータ処理と比較して、アップストリームデータ処理が取り扱うデータ量が小さいこと、及び、リアルタイム処理する処理速度が遅いことに着目し、一般的にＣＰＵ２の負荷を特に大きくする要因となる誤り検出符号の付加及び暗号化処理以外は、ＣＰＵ２にて処理を施されたデータが入力される例について述べる。
【００３０】
まず、入力されるデータの構造を解析することで、入力データ中のヘッダ、拡張ヘッダ、及び通常データを判別する。その後、拡張ヘッダに対して、拡張ヘッダ用のＣＲＣ誤り検出符号であるＨＣＳ（Header Check Sequence）を付加する。次に、ヘッダ以外の通常データに対して、ＣＲＣ誤り検出符号を付加する。ここで、通常端末装置においては、一般に、複数のＳＩＤを同時に取り扱う。すなわち、複数のデータを同時に取り扱うので、これらＨＣＳやＣＲＣの付加も並列処理される。こうして誤り検出符号が付加されたデータは、次に、暗号化される。暗号化では、ダウンストリームデータ処理と同様、まず、暗号化を行う鍵データが正しいかを確認するために、ＳＩＤ及びキーシーケンスナンバを確認した後、その鍵データを用いて、ＤＥＳ暗号の暗号化処理を行う。こうして、暗号化されたデータを、ダウンストリーム処理時に行うタイムスタンプ処理を参照しながら、データ送信のタイミングを図り、最終的に適切なタイミングでセンター装置へとデータを送信する。
【００３１】
このようにして処理されたダウンストリームデータ及びアップストリームデータは、内部バス調停回路１２に入力される。ここでは、双方向通信を実現するために、非常に重要となる送受信タイミングを図るため、ダウンストリームデータに関するタイムスタンプ処理を行いながら、フレーム受信部１１及びフレーム送信部１０と相互に処理を行う。
【００３２】
フレーム受信部１１で処理されたダウンストリームデータは、内部バス調停回路１２を経る際に、適切なタイミング制御を受けて、内部バス１６に送出された後、更に、外部バス用ＤＭＡインターフェース１４、第１バス５、及びＣＰＵ２の制御を受け、最終的に第２バス６を介して、記憶装置３に保存される。適切な期間保存されたデータは、ネットワーク通信プロトコルにおけるＭＡＣ層から更に上位レイヤーの処理、例えば、ＱｏＳ（Quality of Service）等の処理を行うために、ＣＰＵ２に転送されてソフトウェア処理を施される。又は、再度、第１バス５、外部バス用ＤＭＡインターフェース１４、内部バス１６、内部バス調停回路１２を経た後、フレーム送信部１０にてアップストリームデータ処理を施される。
【００３３】
内部バス調停回路１２では、フレーム受信部１１で処理されたデータ、フレーム送信部１０に送信するための、ＣＰＵ２で処理されたデータ、及び、ＣＰＵ２を介さずに、記憶装置６に保存されたデータが、全て外部バス用ＤＭＡインターフェース１４を介して、直接、送受信するために、内部バス１６上をこれらのデータが効率良く送受信できるように適切な調停を行う。
【００３４】
記憶装置３では、基本的に、大容量データであるダウンストリーム処理されたデータを保存する。その他、ＣＰＵ２によるソフトウェア処理を行うために、一時的にデータを保持するデータレジスタとして使用したり、暗号化又は復号化処理時に鍵データの確認のために、予め参照データとして、鍵データのテーブルを保持したり、ＰＨＳの伸張処理又は圧縮処理時における、バイト処理数の最大値設定であるＰＨＳインデックステーブルを保持する機能も有する。
【００３５】
ＣＰＵ２の処理は、多岐に渡るが、典型的な処理としては、次のようなものがある。
【００３６】
第１に、１つのセンター装置に対して、複数の端末装置が接続されていることから、センター装置が、各端末装置を正しいタイミングで制御できるように、各端末装置間の同期処理に相当するレンジング（Ranging）と呼ばれるデータ通信制御の初期設定を行う。この最も基本的な処理のほかには、主に、アップストリームデータに関する処理を行う。
【００３７】
まず、アップストリームデータにヘッダを付加する。このとき、ヘッダに含まれるＨＣＳについては、第１バス５、外部バス用ＤＭＡインターフェース１４、内部バス１６、及び内部バス調停回路１２を介してフレーム送信部１０に対して送付し、付加処理を行った後、再度、ＣＰＵ２にデータを返送する。
【００３８】
次に、センター装置がＰＨＳの処理要求をしているかどうかをチェックし、必要だと確認した場合は、ＰＨＳフィールドで指定されるデータ範囲に対して、ＰＨＳインデックスが示すバイト数分データの圧縮処理を行う。不要な場合は、ヘッダを付加したデータを次の処理に用いる。
【００３９】
この後、センター装置がコンカテネーションを要求しているか否かのチェックを行う。コンカテネーションが必要な場合は、処理データサイズのチェックを行う。このとき、データサイズが、センター装置が要求しているデータサイズより小さい場合は、コンカテネーションを実行する。すなわち、センター装置が要求しているデータサイズを超えない近似値まで、データを束ねる処理を実行する。データが適切なサイズとなったところで、コンカテネーションの処理を終えて、実行した内容を示す、コンカテネーションヘッダを付加した後、フレーム送信部１０との間でデータを送受信して、コンカテネーションヘッダ用のＨＣＳを計算して付加したうえ、コンカテネーションした後のデータ用ＣＲＣを付加する。一方、コンカテネーションが不要な場合は、処理しないデータをそのまま、次の処理に使用する。
【００４０】
この後、再度、データ送信部１０と送受信を行い、暗号化処理を行い、更に、センター装置がフラグメンテーションを要求しているか否かのチェックを行う。フラグメンテーションが必要な場合は、処理データサイズのチェックを行い、センター装置が要求しているサイズにデータを分割する。データを分割後、分割された各フラグメントデータに対して、フラグメントヘッダを付加した後、フレーム送信部１０とデータを送受信して、フラグメントヘッダ用ＨＣＳを付加すると同時に、フラグメント用データＣＲＣを付加する。一方、フラグメンテーションが不要な場合は、処理しないそのままのデータを使用する。
【００４１】
ＣＰＵ２において、これら一連の処理を施された後、データは、最終的に、外部バス用ＤＭＡインターフェース１４、内部バス１６、内部バス調停回路１２を経て、フレーム送信部１０から、センター装置に送信される。
【００４２】
以上に一連のデータの流れを示したが、次に、図１に示したＭＡＣハードウェア１の内部においてデータをやり取りする際の仕組みについて説明する。
【００４３】
フレーム受信部１１、フレーム送信部１０が、内部バス調停回路１２との間で、データをやり取りしたり、又は、内部バス調停回路１２が、外部バス用ＤＭＡインターフェース１４との間でデータをやり取りする際、図２に示した転送データ構成例に従ったクラスタ単位のデータフォーマットで送受信する。
【００４４】
センター装置から送信されたデータは、フレーム受信部１１で構文解析され、ＭＡＣフレーム形式における各種情報が含まれるＭＡＣヘッダと、ＭＡＣヘッダデータ部分に関するパリティであるＨＣＳと、ＭＡＣ形式における通常のデータであるペイロードデータと、ペイロード部分に関するパリティに相当するＣＲＣとに変換される。
【００４５】
その後、（８×Ｍ）×Ｎビット（Ｍ、Ｎは整数）単位のクラスタを生成する。ここでは、Ｍ＝４、Ｎ＝６の例を考える。このとき、先頭の４バイトデータ（ｈ）は、クラスタに関する各種情報を含むヘッダデータであり、当該ヘッダデータ中の特定ビットデータはヘッダであることを示すために固定パターンを含むものとする。
【００４６】
例えば、図３に示したように、ヘッダデータ４バイト（３２ビット）の最初の１バイトＷＫＰ［７：０］（８ビット）には、固定パターン「６Ｄ（１６進数）」を埋め込む。これにより、データ転送処理後に、データを受け取ったブロックでは、この固定パターンを検出することにより、転送データ処理後が正しく行われたという目安とすることができる。次の１バイトＴＳＱＮ［７：０］は、任意に使用可能な領域であって、ＣＰＵ２がバス調停処理を行う際に自由に使用できる領域とすることも可能である。ヘッダデータの第３バイトには、１回の転送によって、送受信されるワード数ＳＩＺＥ［３：０］を設定する。更に最後の１バイトは、ＣＰＵ２がバス調停を行う際に必要となる領域ＴＩＤ［５：０］を確保するものであり、ここでは、ＣＰＵ２用のバスマスターが使用する領域として確保するものとする。同バイトには、ＣＰＵ２からのコマンドデータＣＭＤや転送方向を示すリード又はライトを示すフラグＲＸＷも含まれる。
【００４７】
次の４バイト（ａ）は、記憶装置３に関するアドレスデータＡ０［３１：０］を格納するものとする。
【００４８】
その次の４バイト（ｄ０〜ｄ３）は、フレーム受信部１１、フレーム送信部１０又はＣＰＵ２において処理するデータの領域とする。ここでは、Ｍ＝４、Ｎ＝６を例として考えたが、ＣＰＵ２の能力により、Ｍ＝１、２、４、８等、自由に設定するものと考え、８ビットＣＰＵの場合はＭ＝１、１６ビットＣＰＵの場合はＭ＝２、３２ビットＣＰＵの場合は今回の例に示したようにＭ＝４、６４ビットＣＰＵの場合はＭ＝８と、適宜システムに応じて変更する。また、クラスタの大きさも、一度にＣＰＵ２やＤＭＡで転送するバス転送能力に応じて、システム的に、適切な値を選んで、最適化するものとする。
【００４９】
上記のフォーマットに従ってデータを転送する際、ＭＡＣハードウェア１の内部には、外部バスである第１バス５経由で記憶装置３にアクセスしたいブロックが複数あるが、ここでは、信号線の本数を削減するために、内部バス調停回路１２を設けて、第１バス５に接続する構成としている。
【００５０】
ＭＡＣハードウェア１において、外部アクセス要求があるブロックのうち、フレーム受信部１１及びフレーム送信部１２に関しては、取り扱うデータがストリームであるので、データを切れ目なく転送する必要がある。そこで、図１のＭＡＣハードウェア１では、外部アクセス要求を行う場合は、内部バス１６のデータの取扱単位を図２に示したようなｈａｄｄｄｄ形式とすることにより、時分割処理を行う。つまり、内部バス調停回路１２は、ｈａｄｄｄｄ形式を最小処理単位として内部バス１６の調停を行う。ここでは、内部バスは、３２ビットバスとする。本フォーマットにおけるアドレスは、アドレス制御部１３にて生成付加されるが、記憶装置３にアクセスする際の先頭アドレスを表し、後ろに続く複数バイトのデータに対して、１つだけ指定する。外部バスにアクセスする際、連続する複数データに対しては、それぞれアドレス指定する必要があるが、１つのアドレスを指定するだけで、あとは、インクリメントしてアドレスを生成することを行えば、内部バス１６の帯域の節約にもなる。
【００５１】
アドレス制御部１３は、上記アドレス生成を適宜行い、ＭＡＣハードウェア１内のフレーム受信部１１、フレーム送信部１０に対して、アドレス情報を送ることで、外部アクセス要求に対する指示を出すと同時に、内部バス調停回路１２とデータ自体のやり取りをすることで、アドレスデータの付加を行う。このとき、ＣＰＵ２等からの指示又はシステム外部からの指示を示す設定値が格納されている制御レジスタ１５からアクセス情報を入手すると同時に自ら施したアドレス制御に関する情報を格納する。
【００５２】
内部バス調停回路１２は、フレーム受信部１１からのデータやフレーム送信部１０へのデータを、アドレス制御部１３で加工したデータをもとに、適宜調停する。このとき、ＣＰＵ２等からの指示又はシステム外部からの指示を示す設定値が格納されている制御レジスタ１５から調停制御情報を入手することで、内部バス１６、及び、外部バスである第１バス５を介して、記憶装置３とデータをやり取りする際も、ＣＰＵ２を経由するのか、又は、ＤＭＡ転送するのかの調停を行うこともできる。
【００５３】
外部バス用ＤＭＡインターフェース１４は、内部バス１６を介して転送されるｈａｄｄｄｄ形式のデータをＣＰＵ２が制御する第１バス５や第２バス６の転送形式に従うように変換したうえで、ＤＭＡを行う際は、ＣＰＵ２を経由せずに、記憶装置３にアクセスできる入出力制御機能を果たす。
【００５４】
《第２の実施形態》
図４は、本発明に係る双方向通信制御装置におけるＭＡＣハードウェア１の別の構成例を示している。本実施形態の双方向通信制御装置は、制御レジスタ１５の機能において図１の双方向通信制御装置と異なる。
【００５５】
内部バス調停回路１２は、フレーム受信部１１からのデータやフレーム送信部１０へのデータを、アドレス制御部１３で加工したデータをもとに、適宜調停するが、本実施形態の制御レジスタ１５は、内部バス調停回路１２からバス送信に関して調停すべきデータを直接送受信する機能を備えており、ＣＰＵ２又はシステム外部からの指示であるコマンドにより、転送調停すべきデータに対して直接制御を実行することが可能である。これにより、内部バス調停回路１２の負荷を軽減することも可能であり、また、ＣＰＵ２等のコマンドが、内部バス調停回路１２を経ずに、直接転送データに実行されることにより、見かけ上、ＣＰＵ２やシステム外部からの実行能力が明らかに高まるように見せることが可能となる。
【００５６】
《第３の実施形態》
図５は、本発明に係る双方向通信制御装置の別の構成例を示している。図５の双方向通信制御装置は、ＭＡＣハードウェア１と、ＣＰＵ２と、記憶装置３と、その他のデバイス４と、ＤＭＡ制御部７と、ＣＰＵバス８とを備えたものである。
【００５７】
図５の構成は、図１に示す第１の実施形態と同じ処理を行うが、第３の実施形態においては、ＤＭＡ制御部７がＣＰＵバス８に接続され、記憶装置３は、ＤＭＡ制御部７に直接、接続されている構成を有する。これにより実現できる処理及び利点について述べる。
【００５８】
そこで、以下、ＣＰＵ２、ＭＡＣハードウェア１、ＤＭＡ制御部７の処理について主に、述べていく。
【００５９】
本構成においては、ＭＡＣハードウェア１内で処理されたデータが直接、ＣＰＵバス８に送出されるため、ＣＰＵバス８において十分転送能力がある場合や、ＣＰＵ２の負荷があまり大きくない場合、又は、ＣＰＵ２の能力が十分高く、ＣＰＵ２によるバス調停が適宜実行される場合は、記憶装置３のデータ転送速度を増加することが可能である。ＭＡＣハードウェア１で処理されたデータを記憶装置３にＤＭＡ転送する場合も、ＤＭＡ制御部７でのインタフェースを介して直接接続されているので、非常に高速に実行することが可能となる。
【００６０】
また。ＣＰＵ２及びＤＭＡ制御部７も、相互に直接接続されていることから、バス転送によるボトルネックもなく、ＭＡＣハードウェア１に入出力すべき有効なデータや、その他のデバイス４を通して外部に出力すべきデータや、あるいは、記憶装置３に対して入出力すべきデータを、効率良く制御することが可能である。
【産業上の利用可能性】
【００６１】
以上説明してきたとおり、本発明に係る双方向通信制御装置は、ＣＰＵ処理の負荷軽減を図り、システム全体の高コストパフォーマンス化を実現できるという効果を有し、双方向ＣＡＴＶ等として有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る双方向通信制御装置の構成を示すブロック図である。
【図２】図１中のＭＡＣハードウェアの内部における転送データのフォーマットを示す概略図である。
【図３】図２の転送データフォーマットの詳細図である。
【図４】本発明の第２の実施形態に係る双方向通信制御装置の構成を示すブロック図である。
【図５】本発明の第３の実施形態に係る双方向通信制御装置の構成を示すブロック図である。
【符号の説明】
【００６３】
１  ＭＡＣハードウェア
２  ＣＰＵ
３  記憶装置
４  その他のデバイス
５  第１バス
６  第２バス
７  ＤＭＡ制御部
８  ＣＰＵバス
１０  フレーム送信部
１１  フレーム受信部
１２  内部バス調停回路
１３  アドレス制御部
１４  外部バス用ＤＭＡインターフェース
１５  制御レジスタ
１６  内部バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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