(57)【要約】【課題】  特性バラツキ，装置の汚染を抑制することができ、かつ、情報の書き込み／情報の消去の速度が速い記憶素子を提供する。【解決手段】  記憶素子では、基板４上に下部電極３が形成され、下部電極３上に可変抵抗膜２が形成され、可変抵抗膜２上に上部電極１が形成される。電源５は、上部電極１と下部電極３との間に所定の電圧を印加する。可変抵抗膜２には、VI族遷移金属元素のうち少なくとも１種の元素からなる金属酸化物（ただし、WO3を除く）が用いられる。また、可変抵抗膜２には、VI族の遷移金属元素のうち少なくとも１種の元素と、Ｉ族，II族，VII族，VIII族の遷移金属元素のうち少なくとも１種の元素とからなる金属酸化物が用いられる。【選択図】  図１
2007109875.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に接続され、当該第１の電極と当該第２の電極との間に与えられる電気的パルスに応じてその抵抗値を増加または減少させる金属酸化物材料とを備え、
前記金属酸化物材料は、
VI族遷移金属元素のうち少なくとも１種の元素を構成元素として含むが、WO3ではない
ことを特徴とする記憶素子。
【請求項２】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に接続され、当該第１の電極と当該第２の電極との間に与えられる電気的パルスに応じてその抵抗値を増加または減少させる金属酸化物材料とを備え、
前記金属酸化物材料は、
VI族の遷移金属元素のうち少なくとも１種の元素とＩ族，II族，VII族，VIII族の遷移金属元素のうち少なくとも１種の元素とを構成元素として含む
ことを特徴とする記憶素子。
【請求項３】
請求項１または請求項２において、
前記第１の電極を構成する材料と前記第２の電極を構成する材料とが異なる
ことを特徴とする記憶素子。
【請求項４】
請求項１または請求項２において、
前記第１の電極の仕事関数は、前記第２の電極の仕事関数と異なる
ことを特徴とする記憶素子。
【請求項５】
請求項１または請求項２において、
前記金属酸化物材料は、
アモルファスではなく多結晶または微結晶である
ことを特徴とする記憶素子。
【請求項６】
請求項１または請求項２において、
前記金属酸化物材料は、
５体積％以上のVI族遷移金属元素を構成元素として含む
ことを特徴とする記憶素子。
【請求項７】
請求項１または請求項２において、
前記記憶素子は、
前記第１の電極と前記第２の電極との間に所定の電気的パルスが印加されてその抵抗値が変化することによって、１ビットあるいは多ビットの情報を記憶する
ことを特徴とする記憶素子
【請求項８】
請求項１または請求項２において、
前記記憶素子は、
前記第１の電極と前記第２の電極との間に所定の電圧が印加されて前記金属酸化物材料の抵抗値に応じた電流が流れることによって、１ビットあるいは多ビットの情報を読み出す
ことを特徴とする記憶素子。
【請求項９】
請求項１または請求項２に記載の記憶素子を複数個備えるメモリ装置であって、
前記メモリ装置は、さらに、
前記複数の記憶素子と一対一で対応するトランジスタと、
複数のワード線と、
前記複数のワード線に所定の電圧を印加するワード線駆動部と、
複数のビット線と、
前記複数のビット線と一対一で対応する複数のプレート線と、
前記複数のビット線と当該ビット線に対応するプレート線との間に所定の電圧を印加するビット線プレート線駆動部とを備え、
前記記憶素子の各々は、
前記複数のビット線のうちいずれか１本と当該ビット線に対応するプレート線との間に、自己に対応するトランジスタと直列に接続され、
前記トランジスタの各々のゲートは、
前記複数のワード線のうちいずれか１本に接続される
ことを特徴とするメモリ装置。
【請求項１０】
請求項９において、
前記複数の記憶素子のうちいずれか１つに情報を記憶するときには、
前記ワード線駆動部は、
前記複数のワード線のうち前記情報を記憶しようとする記憶素子に対応するトランジスタが接続されたワード線に所定電圧を印加し、
前記ビット線駆動部は、
前記複数のビット線のうち前記情報を記憶しようとする記憶素子が接続されたビット線と当該ビット線に対応するプレート線との間に所定の電気的パルスを印加する
ことを特徴とするメモリ装置。
【請求項１１】
請求項９において、
前記複数の記憶素子のうちいずれか１つに記憶された情報を再生するときには、
前記ワード線駆動部は、
前記複数のワード線のうち前記情報を読み出そうとする記憶素子に対応するトランジスタが接続されたワード線に所定電圧を印加し、
前記ビット線駆動部は、
前記複数のビット線のうち前記情報を記憶しようとする記憶素子が接続されたビット線と当該ビット線に対応するプレート線との間に再生電圧を印加する
ことを特徴とするメモリ装置。
【請求項１２】
請求項９に記載のメモリ装置と、
所定の演算を行う論理回路とを備え、
前記論理回路は、
記憶モードおよび再生モードを有し、
前記記憶モードのときには、ビットデータを前記メモリ装置に記憶し、
前記再生モードのときには、前記メモリ装置に記憶されたビットデータを読み出す
ことを特徴とする半導体集積回路
【請求項１３】
請求項９に記載のメモリ装置と、
プログラム実行モードとプログラム書換モードとを有するプロセッサとを備え、
前記プロセッサは、
前記プログラム実行モードでは、
前記メモリ装置に記憶されたプログラムに従って動作し、
前記プログラム書換モードでは、
前記メモリ装置に記憶されたプログラムを外部から入力した別の新たなプログラムに書き換える
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、与えられるパルス電圧に応じてその抵抗値が変化する金属酸化物材料を用いた記憶素子，メモリ装置，半導体集積回路に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するために、不揮発性記憶素子の要望が大きくなってきており、さらに記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、長寿命化の要求がますます高まりつつある。こうした要求に対し、与えられる電気的パルスに応じてその抵抗値が変化するペロブスカイト材料（例えば、Pr(1-X)CaXMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoXOY(GBCO)など）を用いて不揮発性記憶素子を構成する技術が、米国特許第6,204,139号公報（特許文献１）に開示されている。
【０００３】
また、特表2002-537627号公報（特許文献２）には、遷移金属元素をドーパントとして添加した特定の金属酸化物材料（例えば、0.2％Cr-SrZrO3、0.2％Cr-SrRuO3、0.2％Cr-SrTiO3）を用いて、米国特許第6,204,139号公報（特許文献１）と同様に電気的パルスに応じてその金属酸化物材料の抵抗値を変化させる不揮発性記憶素子に関する技術が開示されている。
【０００４】
また、特開2004-363604号公報（特許文献３）には、遷移金属酸化膜（NiO，V2O，ZnO，Nb2O5，TiO2，WO3，あるいはCoO）に異なる電圧を印加することで、その遷移金属酸化膜の抵抗値を変化させる不揮発性記憶素子に関する技術が開示されている。
【０００５】
また、特開2004-342843号公報（特許文献４）には、アモルファス酸化物（例えば、Ti，V，Fe，Co，Y，Zr，Nb，Mo，Hf，Ta，W，Ge，Siの中から選ばれる１つ以上の元素の酸化物）にAgあるいはCuの電極を設けて電圧を印加することによって、電極材料であるAgあるいはCuをイオン化して薄膜中に拡散させ、アモルファス酸化物の抵抗値を変化させる不揮発性記憶素子に関する技術が開示されている。
【０００６】
これらの特許文献は、開示された材料（以下、可変抵抗材料と記す。）に所定の極性の異なる電気的パルス（あるいは同極性で電圧値の異なる電気的パルス）を印加し、その異なる電気的パルスに応じてその抵抗値を増大もしくは減少させ、その結果変化した抵抗値を異なる数値の記憶に用いることにより、記憶素子として用いるというものである。また、この可変抵抗材料をメモリセルとして用い、さらに個々のメモリセル選択のためのトランジスタと組み合わせて構成することにより、不揮発性記憶素子を実現することができる。
【特許文献１】米国特許第6,204,139号公報
【特許文献２】特表2002-537627号公報
【特許文献３】特開2004-363604号公報
【特許文献４】特開2004-342843号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載のペロブスカイト材料にはCa，Sr，Ba等のアルカリ土類金属が含まれているので、記憶素子を作成する半導体プロセス中にこれらのアルカリ土類金属の組成比が変化して、ペロブスカイト材料の特性劣化や特性バラツキが発生する可能性がある。更には、半導体プロセス装置を汚染するおそれもある。
【０００８】
また、特許文献２に記載の金属酸化物材料（遷移金属元素をドーパントとして添加した金属酸化物材料）においては、抵抗変化材料のスイッチング速度（抵抗値を変化させるために要する速度）がμsec.〜msec.のオーダーでと遅く、さらに、スイッチング速度に影響を及ぼす遷移金属元素のドーパント量（５％以内）を素子全体で適正にコントロールすることが極めて難しい。
【０００９】
また、特許文献３に記載の遷移金属酸化物材料は、特許文献３には具体的な電圧値、スイッチング速度などは記載されていないが、スイッチング速度がμsec.のオーダーと遅いことがわかった。
【００１０】
また、特許文献４に記載の不揮発性記憶素子（アモルファス酸化物材料とAgあるいはCu電極による不揮発性記憶素子）も、特許文献４には具体的なスイッチング速度は記載されていないが、電極材料のイオン拡散による抵抗変化が利用されているので、スイッチング速度が遅いことがわかった。また、抵抗変化材料がアモルファス薄膜であるため、長期間使用時にアモルファス薄膜の結晶化に起因する特性変化が生じる可能性がある。
【課題を解決するための手段】
【００１１】
この発明の１つの局面に従うと、記憶素子は、第１の電極と、第２の電極と、金属酸化物材料とを備える。金属酸化物材料は、第１の電極と第２の電極との間に接続され、その第１の電極とその第２の電極との間に与えられる電気的パルスに応じてその抵抗値を増加または減少させる。金属酸化物材料は、VI族遷移金属元素のうち少なくとも１種の元素を構成元素として含むが、WO3ではない。
【００１２】
このように記憶素子を構成すれば、記憶素子の抵抗値を変化させるために印加する電気的パルスのパルス幅を短くすることができることがわかった。これにより、アルカリ金属，アルカリ土類金属を含まないので半導体プロセスにおける特性劣化，特性バラツキ，装置の汚染等を抑制することができ、かつ、情報の書き込みや情報の消去を低電力においてnsec.オーダーの速度で実行する記憶素子を実現することができる。
【００１３】
この発明のもう１つの局面に従うと、記憶素子は、第１の電極と、第２の電極と、金属酸化物材料とを備える。金属酸化物材料は、第１の電極と第２の電極との間に接続され、その第１の電極とその第２の電極との間に与えられる電気的パルスに応じてその抵抗値を増加または減少させる。金属酸化物材料は、VI族の遷移金属元素のうち少なくとも１種の元素と、Ｉ族，II族，VII族，VIII族の遷移金属元素のうち少なくとも１種の元素とを構成元素として含む。
【００１４】
好ましくは、上記記憶素子は、上記第１の電極と上記第２の電極との間に所定の電気的パルスが印加されてその抵抗値が変化することによって、１ビットあるいは多ビットの情報を記憶する。
【００１５】
好ましくは、上記記憶素子は、上記第１の電極と上記第２の電極との間に所定の電圧が印加されて上記金属酸化物材料の抵抗値に応じた電流が流れることによって、１ビットあるいは多ビットの情報を読み出す。
【００１６】
この発明のさらにもう１つの局面に従うと、メモリ装置は、複数の上記記憶素子と、複数の上記記憶素子と一対一で対応するトランジスタと、複数のワード線と、ワード線駆動部と、複数のビット線と、複数のビット線と一対一で対応する複数のプレート線と、ビット線プレート線駆動部とを備える。ワード線駆動部と、複数のワード線に所定の電圧を印加する。ビット線プレート線駆動部は、複数のビット線とそのビット線に対応するプレート線との間に所定の電圧を印加する。上記記憶素子の各々は、複数のビット線のうちいずれか１本と複数のプレート線のうちいずれか１本との間に、自己に対応するトランジスタと直列に接続される。トランジスタの各々のゲートは、複数のワード線のうちいずれか１本に接続される。
【００１７】
好ましくは、上記メモリ装置において、上記複数の記憶素子のうちいずれか１つに情報を記憶するときには、上記ワード線駆動部は、上記複数のワード線のうち上記情報を記憶しようとする記憶素子に対応するトランジスタが接続されたワード線に所定電圧を印加する。上記ビット線駆動部は、上記複数のビット線のうち情報を記憶しようとする記憶素子が接続されたビット線とそのビット線に対応するプレート線との間に所定の電気的パルスを印加する。
【００１８】
好ましくは、上記メモリ装置において、上記複数の記憶素子のうちいずれか１つに記憶された情報を再生するときには、上記ワード線駆動部は、上記複数のワード線のうち上記情報を読み出そうとする記憶素子に対応するトランジスタが接続されたワード線に所定電圧を印加する。上記ビット線駆動部は、上記複数のビット線のうち情報を記憶しようとする記憶素子が接続されたビット線とそのビット線に対応するプレート線との間に再生電圧を印加する。
【発明の効果】
【００１９】
以上のように、本発明の記憶素子では、アルカリ金属，アルカリ土類金属を含まないので半導体プロセスにおける特性劣化，特性バラツキ，装置の汚染等を抑制することができ、かつ、情報の書き込みや情報の消去を低電力においてnsec.オーダーの速度で実行する記憶素子を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
（記憶素子の基本構成）
まず、本発明の実施形態において用いられる記憶素子の基本構成を図１に示す。記憶素子では、基板４上に下部電極３が形成され、下部電極３上に可変抵抗膜２が形成され、可変抵抗膜２上に上部電極１が形成される。電源５は、上部電極１と下部電極３との間に所定の電圧を印加する。
【００２１】
可変抵抗膜２には、VI族遷移金属元素のうち少なくとも１種の元素からなる金属酸化物（ただし、WO3を除く）が用いられる。具体的には、Cr2O3，CrO2，MoO2，Mo2O5，WO2，Cr2O3とCrO2との混晶，MoO2とMo2O5との混晶，WO2とWO3との混晶が用いられる。また、可変抵抗膜２には、VI族の遷移金属元素のうち少なくとも１種の元素とＩ族，II族，VII族，VIII族の遷移金属元素のうち少なくとも１種の元素とからなる金属酸化物が用いられる。具体的には、NiCr2O4，MnCr2O4，FeCr2O4，CoCr2O4，CuCr2O4，ZnCr2O4等が用いられる。
【００２２】
なお、これらの金属酸化物は、アモルファスではなく、多結晶あるいは微結晶である。また、これらの金属酸化物の構成元素であるVI族遷移金属元素は、ドーパントとしてではなく、５体積％以上の含有量でその金属酸化物中に存在する。
【００２３】
（実施例１）
＜構成＞
ここで、図１に示した可変抵抗膜２の材料としてCr2O3を用いた実施例について説明する。なお、本実施例では、基板４として表面酸化させたSi基板を用い、その基板上にPtからなる下部電極３を形成し、その上にCr2O3からなる可変抵抗膜２を形成し、その上にPtからなる上部電極１を形成した。それらの形成方法は、全てスパッタリングで行なった。また、Cr2O3の成膜においては、基板温度を５００℃に加熱して成膜を行なった。本実施例では、上部電極１および下部電極３として用いたPtの膜厚は０．１μｍ，可変抵抗膜２として用いたCr2O3の膜厚も０．１μｍとした。また、記憶素子の面積は０．５μｍ×０．５μｍとした。
【００２４】
＜抵抗変化の測定＞
このように形成された記憶素子に対して、上部電極１と下部電極３との間に所定のパルス電圧を印加して、記憶素子の抵抗変化を測定した。ここでは、便宜上、電気的パルスの極性をCr2O3膜の表面（上部電極１）に与える電圧の極性として定義する。つまり、上部電極１が下部電極３に対して「＋」になる電気的パルスを「＋極性パルス」とし、上部電極１が下部電極３に対して「−」になる電気的パルスを「−極性パルス」とする。
【００２５】
また、このように形成された記憶素子の成膜直後の抵抗値は高く、また、バラツキも大きいので、本実施例では＋極性パルス（電圧値３Ｖ，パルス幅１０μsec.）を複数回印加して記憶素子の抵抗値を減少させ、約１０００Ωになった時点を初期状態として設定した。
【００２６】
図２に、電気的パルスを印加したときの記憶素子の抵抗変化を示す。また、ここでは、次のような条件で、記憶素子に＋極性パルス，−極性パルスを交互に印加した。
【００２７】
パルス印加回数：印加する電気的パルス
１回目〜１５回目：±１．５Ｖ，５００nsec.
１６回目〜３１回目：±１．５Ｖ，１００nsec.
３２回目〜４７回目：±１．５Ｖ，５０nsec.
４８回目〜６３回目：±１．５Ｖ，１０nsec.
このように、電気的パルスの電圧値を±１．５Ｖに固定し、電気的パルスのパルス幅を５００nsec.から徐々に短くしていき最小１０nsec.まで変化させた。なお、電気的パルスを印加するたびに、記憶素子に０．１５μＡの電流を印加して記憶素子の抵抗値を測定した。
【００２８】
図２に示すように、記憶素子の抵抗値は、−極性パルスを印加すると増加し、＋極性パルスを印加すると減少した。また、電気的パルスのパルス幅を小さくしていくと抵抗値の変化率は小さくなるものの、１０nsec.においても約１桁の抵抗変化を実現できた。このように、本実施例による記憶素子は、従来よりも、抵抗値を変化させるために印加する電気的パルスのパルス幅を短くすることができることがわかった。
【００２９】
また、本実施例では、可変抵抗膜２の材料としてCr2O3を用いた例について説明したが、CrO2，MoO2，Mo2O5，Cr2O3とCrO2との混晶，MoO2とMo2O5との混晶を可変抵抗膜２の材料として用いた場合も、同様の抵抗変化を確認することができた。また、WO3を可変抵抗膜２の材料として用いた場合では本実施例よりも電気的パルスのパルス幅が長くなったが、WO2，WO2とWO3との混晶を可変抵抗膜２の材料として用いた場合では本実施例と同様の抵抗変化を確認することができた。
【００３０】
以上より、VI族の遷移金属元素のうち少なくとも１種の金属（ただし、WO3を除く。）からなる金属酸化物を可変抵抗膜２として用いた場合、記憶素子の抵抗値を変化させるために印加する電気的パルスのパルス幅を短くすることができることがわかった。
【００３１】
また、本実施例では、上部電極１および下部電極３としてPtを用いた例について説明したが、Ir，Au，Ti，Ta，Ag，Al，Cu等の金属電極や、TiO，SrRuO3等の酸化物電極を用いても同様の結果を示した。また、上部電極１を構成する材料と下部電極３を構成する材料とが異なる場合、上部電極１の仕事関数と下部電極３の仕事関数とが異なる場合も同様の結果を示すことを確認できた。
（実施例２）
＜構成＞
次に、図１に示した可変抵抗膜２の材料としてNiCr2O4を用いた実施例について説明する。なお、本実施例では、基板４として表面酸化させたSi基板を用い、その基板上にPtからなる下部電極３を形成し、その上にNiCr2O4からなる可変抵抗膜２を形成し、その上にPtからなる上部電極１を形成した。それらの形成方法は、全てスパッタリングで行なった。また、NiCr2O4の成膜においては、基板温度を５００℃に加熱して成膜を行なった。本実施例では、上部電極１および下部電極３として用いたPtの膜厚は０．１μｍ，可変抵抗膜２として用いたNiCr2O4の膜厚も０．１μｍとした。また、記憶素子の面積は０．５μｍ×０．５μｍとした。
【００３２】
＜抵抗変化の測定＞
このように形成された記憶素子に対して、上部電極１と下部電極３との間に所定のパルス電圧を印加して、記憶素子の抵抗変化を測定した。また、このように形成された記憶素子の成膜直後の抵抗値は高く、また、バラツキも大きいので、本実施例では＋極性パルス（電圧値３Ｖ，パルス幅１０μsec.）を複数回印加して記憶素子の抵抗値を減少させ、約１００Ωになった時点を初期状態として設定した。
【００３３】
図３に、電気的パルスを印加したときの記憶素子の抵抗変化を示す。また、ここでは、次のような条件で、記憶素子に＋極性パルス，−極性パルスを交互に印加した。
【００３４】
パルス印加回数：印加する電気的パルス
１回目〜１５回目：±２Ｖ，５００nsec.
１６回目〜３１回目：±２Ｖ，１００nsec.
３２回目〜４７回目：±２Ｖ，５０nsec.
４８回目〜６３回目：±２Ｖ，１０nsec.
このように、電気的パルスの電圧値を±２Ｖに固定し、電気的パルスのパルス幅を５００nsec.から徐々に短くしていき最小１０nsec.まで変化させた。なお、電気的パルスを印加するたびに、記憶素子に０．１５μＡの電流を印加して記憶素子の抵抗値を測定した。
【００３５】
図３に示すように、記憶素子の抵抗値は、−極性パルスを印加すると増加し、＋極性パルスを印加すると減少した。また、電気的パルスのパルス幅を小さくしていくと抵抗値の変化率は小さくなるものの、１０nsec.においても約１桁の抵抗変化を実現できた。このように、本実施例によれば、従来よりも、記憶素子の抵抗値を変化させるために印加する電気的パルスのパルス幅を短くすることができることがわかった。
【００３６】
また、本実施例では、可変抵抗膜２の材料としてNiCr2O4を用いた例について説明したが、MnCr2O4，FeCr2O4，CoCr2O4，CuCr2O4またはZnCr2O4を可変抵抗膜２の材料として用いた場合も、同様の抵抗変化を確認することができた。
【００３７】
以上より、VI族の遷移金属元素のうち少なくとも１種の金属と、Ｉ族，II族，VII族，VIII族の遷移金属元素のうち少なくとも１種の金属とからなる金属酸化物を可変抵抗膜２として用いた場合、記憶素子の抵抗値を変化させるために印加する電気的パルスのパルス幅を短くすることができることがわかった。
【００３８】
また、本実施例では、上部電極１および下部電極３としてPtを用いた例について説明したが、Ir，Au，Ti，Ta，Ag，Al，Cu等の金属電極や、TiO，SrRuO3等の酸化物電極を用いても同様の結果を示した。また、上部電極１を構成する材料と下部電極３を構成する材料とが異なる場合、上部電極１の仕事関数と下部電極３の仕事関数とが異なる場合も同様の結果を示すことを確認できた。
【００３９】
＜回路記号の定義＞
本実施形態で用いられる記憶素子の回路記号を図４のように定義する。すなわち、記号中、矢印の先端に＋極性パルスが印加されると記憶素子の抵抗値が減少して低抵抗状態になり、一方、矢印の先端に−極性パルスが印加されると記憶素子の抵抗値が増加して高抵抗状態になる。
【００４０】
（第１の実施形態）
＜構成＞
図４に、この発明の第１の実施形態によるメモリ回路の構成を示す。このメモリ回路は、メモリセルＭＣ１０１と、トランジスタＴ１０１と、ワード線Ｗ１と、ビット線Ｂ１と、プレート線Ｐ１とを備える。このメモリ回路は、メモリセルＭＣ１０１に対して１ビットデータの書き込みまたは読み出しを行う。
【００４１】
メモリセルＭＣ１０１は、図１に示した記憶素子である。つまり、メモリセルＭＣ１０１は、矢印の先端に＋極性パルスが印加されるとメモリセルＭＣ１０１の抵抗値が増加し、一方、矢印の先端に−極性パルスが印加されるとメモリセルＭＣ１０１の抵抗値が減少する。メモリセルＭＣ１０１およびトランジスタＴ１０１は、ビット線Ｂ１とプレート線Ｐ１との間に直列に接続される。トランジスタＴ１０１のゲートは、ワード線Ｗ１に接続される。トランジスタＴ１０１は、ゲートに所定電圧が印加されると導通する。
【００４２】
＜動作＞
次に、図４に示したメモリ回路による動作について説明する。ここでは、メモリセルＭＣ１０１の抵抗値は、高抵抗状態に初期化されているものとする。また、メモリセル１０１の抵抗値が「高抵抗状態」であるときを「０」とし、記憶素子１０２の抵抗値が「低抵抗状態」であるときを「１」とする。
【００４３】
〔記憶〕
メモリセル１０１に「１」を示す１ビットデータを書き込む場合、ワード線Ｗ１に所定電圧が印加される。これにより、トランジスタＴ１０１が導通する。次に、プレート線Ｐ１の電位レベルをグランドにし、ビット線Ｂ１に記憶電圧を印加する。記憶電圧は、例えば、電圧値が「＋１．５Ｖ」でありパルス幅が「１０nsec.」である電気的パルス（＋極性パルス）である。メモリセル１０１には＋極性パルスが印加されるので、メモリセル１０１の抵抗値は、低抵抗状態になる。このように、メモリセル１０１は「１」を示す１ビットデータを記憶したことになる。
【００４４】
〔リセット〕
メモリセル１０１の記憶状態を初期の状態に戻す場合、ワード線Ｗ１に所定電圧が印加される。これにより、トランジスタＴ１０１が導通する。次に、プレート線Ｐ１の電位レベルをグランドにし、ビット線Ｂ１にリセット電圧を印加する。リセット電圧は、例えば、電圧値が「−１．５Ｖ」でありパルス幅が「１０nsec.」である電気的パルス（−極性パルス）である。メモリセル１０１には−極性パルスが印加されるので、メモリセル１０１の抵抗値は、高抵抗状態に戻る。このように、メモリセル１０１の記憶状態は初期状態に戻ったことになる。
【００４５】
〔再生〕
メモリセル１０１に書き込まれたデータを読み出す場合、ワード線Ｗ１に所定電圧が印加される。これにより、トランジスタＴ１０１が導通する。次に、プレート線Ｐ１の電位レベルをグランドにし、ビット線Ｂ１に再生電圧を印加する。再生電圧は、メモリセルＭ１０１の抵抗変化に影響を及ぼさない電圧であり、例えば、電圧値が「＋０．５Ｖ」を示す電圧である。再生電圧の印加により、プレート線Ｐ１にはメモリセルＭＣ１０１の抵抗値に応じた電流が流れる。ここで、メモリセル１０１の抵抗値が「高抵抗状態」であるときに流れる電流を「０」とし、メモリセル１０１の抵抗値が「低抵抗状態」であるときに流れる電流を「１」とすれば、メモリセル１０１から１ビットデータを再生したことになる。また、図５のように、センスアンプ１０をプレート線Ｐ１に接続した後、センスアンプ１０の一端をグランドに落としビット線Ｂ１に再生電圧を印加して、メモリセルＭＣ１０１の抵抗値に応じた電流を検出しても良い。
【００４６】
＜効果＞
以上のように、メモリセル（記憶素子）の抵抗値を変化させるときに印加する電気的パルスは、従来よりもパルス幅が短い。つまり、従来と比較すると、記憶素子の抵抗状態を切り換えるために要する時間を短くすることができる（スイッチング速度を速くすることができる）。これにより、メモリセルへの情報の書き込み，メモリセルに書き込まれた情報の消去を高速に行うことができる。
【００４７】
また、メモリセル（記憶素子）の可変抵抗膜の材料としてアルカリ土類金属を含んでいない金属酸化物を用いることによって、従来よりも、特性バラツキや装置の汚染を抑制することができる。
【００４８】
また、メモリセル（記憶素子）の可変抵抗膜の材料は、アモルファスではなく結晶構造を有するので、従来よりも、長期間使用しても記憶素子としての信頼性を維持することができる。
【００４９】
また、メモリセル（記憶素子）の可変抵抗膜の材料は、従来のようにドーパント量のコントロールを行う必要がないので、歩留まり良く作製することができる。
【００５０】
したがって、本実施形態によれば、半導体プロセスにおける特性劣化，特性バラツキ，装置の汚染等を抑制することができ、かつ、情報の書き込みや情報の消去を低電力で素早く実行する記憶素子を実現することができる。
【００５１】
なお、本実施形態では１ビットデータを高抵抗状態と低抵抗状態の２個の状態として保持することによりメモリとして動作させているが、電気的パルスの幅および振幅を変えることにより、４個もしくはそれ以上の抵抗状態を２ビットもしくは３ビット以上の情報として記憶させる記憶素子として動作させることも可能である。
【００５２】
（第２の実施形態）
＜全体構成＞
図６に、この発明の第２の実施形態によるメモリ装置２００の構成を示す。この装置２００は、メモリアレイ２０１と、アドレスバッファ２０２と、制御部２０３と、行デコーダ２０４と、ワード線ドライバ２０５と、列デコーダ２０６と、ビット線／プレート線ドライバ２０７とを備える。
【００５３】
メモリアレイ２０１には、ワード線Ｗ１，Ｗ２と、ビット線Ｂ１，Ｂ２と、プレート線Ｐ１，Ｐ２と、メモリセルＭＣ１０１−１１，ＭＣ１０１−１２，ＭＣ１０１−２１，ＭＣ１０１−２２と、トランジスタＴ１０１−１１，Ｔ１０１−１２，Ｔ１０１−２１，Ｔ１０１−２２とが設けられている。メモリセルＭＣ１０１−１１〜ＭＣ１０１−２２の各々は、図４に示したメモリセルＭＣ１０１である。メモリセルＭＣ１０１−１１およびトランジスタＴ１０１−１１は、ビット線Ｂ１とプレート線Ｐ１との間に直列に接続される。トランジスタＴ１０１−１１のゲートは、ワード線Ｗ１に接続される。メモリセルＭＣ１０１−１２およびトランジスタＴ１０１−１２は、ビット線Ｂ１とプレート線Ｐ１との間に直列に接続される。トランジスタＴ１０１−１２のゲートは、ワード線Ｗ２に接続される。メモリセルＭＣ１０１−２１およびトランジスタＴ１０１−２１は、ビット線Ｂ２とプレート線Ｐ２との間に直列に接続される。トランジスタＴ１０１−２１のゲートは、ワード線Ｗ１に接続される。メモリセルＭＣ１０１−２２およびトランジスタＴ１０１−２２は、ビット線Ｂ２とプレート線Ｐ２との間に直列に接続される。トランジスタＴ１０１−２２のゲートは、ワード線Ｗ２に接続される。
【００５４】
アドレスバッファ２０２は、外部からのアドレス信号ＡＤＤＲＥＳＳを入力して、行アドレス信号ＲＯＷを行デコーダ２０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０６に出力する。アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ１０１−１１〜ＭＣ１０１−２２のうち選択されるメモリセルのアドレスを示す。行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうち行のアドレスを示す。列アドレスＣＯＬＵＭＮは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうち列のアドレスを示す。
【００５５】
制御部２０３は、外部からのモード選択信号ＭＯＤＥに応じて、記憶モード，リセットモード，および再生モードのうちいずれか１つになる。記憶モードでは、制御部２０３は、外部からの入力データＤｉｎに応じて、「記憶電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。再生モードでは、制御部２０３は、「再生電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。さらに、再生モードでは、ビット線／プレート線ドライバ２０７からの信号ＩREADに応じたビット値を示す出力データＤｏｕｔを外部へ出力する。信号ＩREADは、ビット線Ｂ１，Ｂ２を流れる電流の電流値を示す。また、リセットモードでは、制御部２０３は、メモリセルＭＣ１０１−１１〜ＭＣ１０１−２２の記憶状態を確認し、その記憶状態に応じて、「リセット電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
【００５６】
行デコーダ２０４は、アドレスバッファ２０２からの行アドレス信号ＲＯＷに応じて、ワード線Ｗ１，Ｗ２のうちいずれか１つを選択する。
【００５７】
ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線に所定電圧（トランジスタを活性化させる電圧）を印加する。
【００５８】
列デコーダ２０６は、アドレスバッファ２０２からの列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１，Ｂ２のうちいずれか１つを選択するとともにプレート線Ｐ１，Ｐ２のうち選択されたビット線に対応するプレート線を選択する。
【００５９】
ビット線／プレート線ドライバ２０７は、プレート線Ｐ１，Ｐ２の電位をグランドにしている。また、ビット線／プレート線ドライバ２０７は、制御部２０３から「記憶電圧印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線に記憶電圧ＶWRITEを印加する。また、ビット線／プレート線ドライバ２０７は、制御部２０３から「再生電圧印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線に再生電圧ＶREADを印加した後、プレート線Ｐ１，Ｐ２を流れる電流の電流値を示す信号ＩREADを制御部２０３に出力する。また、ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線にリセット電圧ＶRESETを印加する。
【００６０】
なお、記憶電圧ＶWRITEは、例えば、電圧値が「＋１．５Ｖ」でありパルス幅が「１０nsec.」である電気的パルスである。また、再生電圧ＶREADは、例えば、電圧値が「＋０．５Ｖ」を示す電圧である。また、リセット電圧ＶRESETは、例えば、電圧値が「−１．５Ｖ」でありパルス幅が「１０nsec.」である電気的パルスである。
【００６１】
＜動作＞
次に、図６に示したメモリ装置２００による動作について説明する。この装置２００による動作には、メモリセルに入力データＤｉｎを書き込む記憶モードと、メモリセルに書き込まれた情報をリセットするリセットモードと、メモリセルに書き込まれた情報を出力データＤｏｕｔとして出力（再生）する再生モードとが存在する。なお、メモリセルＭＣ１０１−１１〜ＭＣ１０１−２２は、高抵抗状態に初期化されているものとする。また、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ１０１−１１のアドレスを示すものとする。
【００６２】
〔記憶モード〕
まず、記憶モードにおける動作について説明する。
【００６３】
制御部２０３は、入力データＤｉｎが「１」を示す場合、「記憶電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。また、制御部２０３は、入力データＤｉｎが「０」を示す場合、制御信号ＣＯＮＴを出力しない。
【００６４】
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「記憶電圧印加」を示す制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線Ｂ１に記憶電圧ＶWRITEを印加し、他のビット線Ｂ２（選択されなかったビット線）の電位をグランドに落とす。
【００６５】
メモリセルＭＣ１０１−１１では、電圧値が「＋１．５Ｖ」でありパルス幅が「１０nsec.」である＋極性パルスが印加されたことになるので、メモリセルＭＣ１０１−１１の抵抗値は低抵抗状態になる。一方、メモリセルＭＣ１０１−１２〜ＭＣ１０１−２２の各々では、メモリセルの両端の電位差は「０Ｖ」であるので、抵抗状態は変化しない。
【００６６】
このように、メモリセルＭＣ１０１−１１の抵抗状態だけが「低抵抗状態」に変化するので、メモリセルＭＣ１０１−１１に「１」を示す１ビットデータが書き込まれたことになる。
【００６７】
次に、メモリセルＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の記憶モードにおける動作が繰り返される。
【００６８】
〔再生モード〕
次に、再生モードにおける動作について説明する。
【００６９】
制御部２０３は、「再生電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
【００７０】
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「再生電圧印加」を示す制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線Ｂ１に再生電圧ＶREADを印加し、他のビット線Ｂ２（選択されなかったビット線）の電位をグランドに落とす。
【００７１】
メモリセルＭＣ１０１−１１では、電圧値が「＋０．５Ｖ」である電圧が印加されたことになるので、メモリセルＭＣ１０１−１１の抵抗値に応じた電流値を有する電流がメモリセルＭＣ１０１−１１からプレート線Ｐ１へ流れる。一方、メモリセルＭＣ１０１−１２では、両端の電位差は「０Ｖ」であるので、メモリセルＭＣ１０１−１２からプレート線Ｐ１へ電流は流れない。また、メモリセルＭＣ１０１−２１，ＭＣ１０１−２２の各々では、メモリセルの両端の電位差は「０Ｖ」であるので、各々のメモリセルからプレート線Ｐ２へ電流は流れない。
【００７２】
次に、ビット線／プレート線ドライバ２０７は、プレート線Ｐ１，Ｐ２を流れる電流の電流値を測定し、その測定値を示す信号ＩREADを制御部２０３に出力する。次に、制御部２０３は、その信号ＩREADに示された電流値に応じた出力データＤｏｕｔを外部に出力する。例えば、低抵抗状態のときに流れる電流の電流値であるならば、制御部２０３は、「１」を示す出力データＤｏｕｔを出力する。
【００７３】
このように、メモリセルＭＣ１０１−１１にのみ電流が流れ、その電流がビット線Ｐ１に流出するので、メモリセルＭＣ１０１−１１から１ビットデータを読み出したことになる。
【００７４】
次に、メモリセルＭＣ１０１−１１からの読み出しが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の再生モードにおける動作が繰り返される。
【００７５】
〔リセットモード〕
次に、リセットモードにおける動作について説明する。
【００７６】
まず、制御部２０３は、再生モードにおける処理を行うことによってメモリセルＭＣ２１１の記憶状態を調べる。
【００７７】
次に、制御部２０３は、メモリセルＭＣ１０１−１１が「１」を示すビットデータを記憶していると判断すると（メモリセルＭＣ１０１−１１が低抵抗状態であると判断すると）、「リセット電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。また、制御部２０３は、メモリセルＭＣ１０１−１１が「０」を示すビットデータを記憶している場合（メモリセルＭＣ１０１−１１が高抵抗状態である場合）には、制御信号ＣＯＮＴを出力しない。
【００７８】
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を示す制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線Ｂ１にリセット電圧ＶRESETを印加し、他のビット線Ｂ２（選択されなかったビット線）の電位をグランドに落とす。
【００７９】
メモリセルＭＣ１０１−１１では、電圧値が「−１．５Ｖ」でありパルス幅が「１０nsec.」である−極性パルスが印加されたことになるので、メモリセルＭＣ１０１−１１の抵抗値は高抵抗状態になる。一方、メモリセルＭＣ１０１−１２〜ＭＣ１０１−２２の各々では、メモリセルの両端の電位差は「０Ｖ」であるので、抵抗状態は変化しない。
【００８０】
このように、メモリセルＭＣ１０１−１１の抵抗状態だけが「高抵抗状態」に変化するので、メモリセルＭＣ１０１−１１に記憶された１ビットデータをリセットしたことになる。
【００８１】
次に、メモリセルＭＣ１０１−１１のリセットが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述のリセットモードにおける動作が繰り返される。
【００８２】
＜効果＞
以上のように、情報を記憶したい記憶素子には所定のパルス電圧が印加されるが、他の記憶素子には所定のパルス電圧が印加されない。これにより、情報を記憶したい記憶素子の抵抗状態のみを変化させることができる。つまり、任意の記憶素子を選択して、その選択した記憶素子に情報を記憶することができる。
【００８３】
また、情報を読み出したい記憶素子では電流が流れるが、他の記憶素子では電流が流れない。これにより、情報を読み出したい記憶素子に流れる電流のみを読み取ることができる。つまり、任意の記憶素子を選択して、その選択した記憶素子に記憶された情報を読み出すことができる。
【００８４】
なお、図６では、メモリセルが４つしか存在しないがこれに限らず、５つ以上のメモリセルをマトリックス状に配置することも可能である。
【００８５】
また、記憶電圧ＶWRITE，リセット電圧ＶRESET，および再生電圧ＶREADの各々において、電圧値またはパルス幅は上記説明の数値に限られない。情報を書き込み，読み出し，またはリセットしたいメモリセルの両端が所定の電位差になるようにビット線およびプレート線に電圧を印加すれば、同様の効果を得ることができる。
【００８６】
（第３の実施形態）
＜構成＞
図７に、この発明の第３の実施形態による半導体集積回路（Embedded-RAM）３００の構成を示す。この回路３００は、図６に示したメモリ装置２００と、論理回路３０１とを備え、１つの半導体チップ上に形成される。図６に示したメモリ装置２００は、データＲＡＭとして使用される。論理回路３０１は、所定の演算（例えば、音声データ・画像データの符号化／復号化）を行う回路であり、その演算の際に、メモリ装置２００を利用する。論理回路３０１は、メモリ装置２００にアドレス信号ＡＤＤＲＥＳＳおよびモード選択信号ＭＯＤＥを制御して、メモリ装置２００へのデータの書き込み／読み出しを行う。
【００８７】
＜動作＞
次に、図７に示した半導体集積回路（Embedded-RAM）３００による動作について説明する。この回路３００による動作には、メモリ装置２００に所定のデータ（ビットデータ）を書き込む書込処理と、メモリ装置２００に書き込んだデータを読み出す読出処理と、メモリ装置２００に書き込んだデータをリセットするリセット処理とが存在する。
【００８８】
〔書込処理〕
まず、書込処理について説明する。
【００８９】
論理回路３０１は、メモリ装置２００に所定のデータ（例えば、符号化動画像データ等）を書き込むために、「記憶モード」を示すモード選択信号ＭＯＤＥをメモリ回路２００の制御部２０３に出力する。
【００９０】
次に、論理回路３０１は、その所定のデータを書き込むメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
【００９１】
次に、論理回路３０１は、その所定のデータを１ビットずつ１ビットデータＤｉｎとしてメモリ装置２００の制御部２０３に出力する。
【００９２】
次に、メモリ装置２００では、第２の実施形態の記憶モードと同様の動作が行われる。これにより、メモリ装置２００にその所定のデータが１ビットずつ書き込まれる。
【００９３】
〔読出処理〕
次に、読出処理について説明する。
【００９４】
論理回路３０１は、メモリ装置２００に書き込んだデータを読み出すために、「再生モード」を示すモード選択信号ＭＯＤＥをメモリ回路２００の制御部２０３に出力する。
【００９５】
次に、論理回路３０１は、書き込まれたデータを読み出すメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
【００９６】
次に、メモリ装置２００では、第２の実施形態の再生モードと同様の動作が行われる。これにより、メモリ装置２００に記憶されたデータが１ビットずつ出力データＤｏｕｔとして読み出される。
【００９７】
〔リセット処理〕
次に、リセット処理について説明する。
【００９８】
論理回路３０１は、メモリ装置２００に記憶されたデータをリセットすために、「リセットモード」を示すモード選択信号ＭＯＤＥをメモリ回路２００の制御部２０３に出力する。
【００９９】
次に、論理回路３０１は、メモリ装置２００に記憶されたデータをリセットするメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
【０１００】
次に、メモリ装置２００では、第２の実施形態のリセットモードと同様の動作が行われる。これにより、メモリ装置２００に記憶されたデータが１ビットずつリセットされる。
【０１０１】
＜効果＞
以上のように、メモリ装置２００に大量の情報を高速に記憶することが可能となる。
【０１０２】
（第４の実施形態）
＜構成＞
図８に、この発明の第４の実施形態による半導体集積回路（reconfigurable ＬＳＩ）４００の構成を示す。この回路４００は、図６に示したメモリ装置２００と、プロセッサ４０１と、インターフェイス４０２を備え、１つの半導体チップ上に形成される。図６に示したメモリ装置２００は、プログラムＲＯＭとして使用され、プロセッサ４０１の動作に必要なプログラムを記憶する。プロセッサ４０１は、メモリ装置２００に記憶されたプログラムに従って動作し、メモリ装置２００およびインターフェイス４０２を制御する。インターフェイス４０２は、外部から入力されたプログラムをメモリ装置２００に順次出力する。
【０１０３】
＜動作＞
次に、図８に示した半導体集積回路（reconfigurable ＬＳＩ）４００による動作について説明する。この回路４００による動作には、記憶されたプログラムに従って動作するプログラム実行処理と、メモリ装置２００に記憶されたプログラムを別の新たなプログラムに書き換えるプログラム書換処理とが存在する。
【０１０４】
〔プログラム実行処理〕
まず、プログラム実行処理について説明する。
【０１０５】
プロセッサ４０１は、メモリ装置２００に記憶されたプログラムを読み出すために、「再生モード」を示すモード選択信号ＭＯＤＥをメモリ回路２００の制御部２０３に出力する。
【０１０６】
次に、プロセッサ４０１は、その必要なプログラムが書き込まれたメモリセルを示すアドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
【０１０７】
次に、メモリ装置２００では、第２の実施形態の再生モードと同様の動作が行われる。これにより、メモリ装置２００に記憶されたプログラムが出力データＤｏｕｔとして１ビットずつ読み出される。
【０１０８】
次に、プロセッサ４０１は、読み出したプログラムに従って、所定の演算を行う。
【０１０９】
〔プログラム書換処理〕
次に、プログラム書換処理について説明する。
【０１１０】
プロセッサ４０１は、メモリ装置２００に記憶されたプログラム（書換対象となるプログラム）を消去するために、「リセットモード」を示すモード選択信号ＭＯＤＥをメモリ装置２００の制御部２０３に出力する。
【０１１１】
次に、プロセッサ４０１は、書換対象となるプログラムを記憶するメモリセルの位置を示すアドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
【０１１２】
次に、メモリ装置２００では、第２の実施形態のリセットモードと同様の動作が行われる。これにより、メモリセルに記憶されたプログラムが１ビットずつリセットされる。
【０１１３】
次に、プロセッサ４０１は、メモリセルのリセットが完了すると、新たなプログラムを書き込むために、「記憶モード」を示すモード選択信号ＭＯＤＥをメモリ装置２００の制御部２０３に出力する。
【０１１４】
次に、プロセッサ４０１は、新たなプログラムを記憶すべきメモリセルの位置を示すアドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
【０１１５】
次に、プロセッサ４０１は、外部からインターフェイス４０２を介して１ビットずつメモリ装置２００の制御部２０３に出力する。メモリ装置２００では、第２の実施形態の記憶モードと同様の処理が行われる。これにより、新たなプログラムがメモリ装置２００に１ビットずつ記憶される。
【０１１６】
このように、メモリ装置２００は書き換え可能な不揮発性メモリであるため、記憶するプログラムの内容を書き換えることが可能である。つまり、プロセッサ５０１において実現される機能を代えることができる。また、複数のプログラムをメモリ装置２００に記憶しておき、読み出すプログラムに応じてプロセッサ４０１で実現される機能を代えることもできる。
【０１１７】
＜効果＞
以上のように、１つのＬＳＩで異なる機能を実現することが可能（いわゆるre-configurable）となる。
【０１１８】
以上の説明において、この記憶素子の抵抗状態を変化させるためには、印加するパルス電圧が所定の条件を満たせば良い。よって、記憶時／リセット時にその条件を満たすパルス電圧が記憶素子に印加されるようにし、再生時にはその条件を満たさない電圧が記憶素子に印加されるようにすれば、同様の効果を得ることができる。つまり、電圧値が「＋３Ｖ」でありパルス幅が「１０nsec.」であるパルス電圧を印加すると記憶素子の抵抗状態が「高抵抗状態」から「低抵抗状態」に変化する例について説明したが、このパルス電圧の電圧値およびパルス幅が他の数値であっても同様の効果を得ることは可能である。
【産業上の利用可能性】
【０１１９】
本発明にかかる記憶素子は、低電力、高速書き込み・消去、大容量化が可能である次世代の不揮発性メモリ等として有用である。
【図面の簡単な説明】
【０１２０】
【図１】記憶素子の基本構成を示す図。
【図２】記憶素子の抵抗変化を示すグラフ。
【図３】記憶素子の抵抗変化を示すグラフ。
【図４】この発明の第１の実施形態によるメモリ回路の構成を示す図。
【図５】図４に示したメモリ回路において再生
【図６】この発明の第２の実施形態によるメモリ装置の構成を示す図。
【図７】この発明の第３の実施形態による半導体集積回路の構成を示す図。
【図８】この発明の第４の実施形態による半導体集積回路の構成を示す図。
【符号の説明】
【０１２１】
１    上部電極
２    可変抵抗膜
３    下部電極
４    基板
５    電源
ＭＣ１０１，ＭＣ１０１−１１〜ＭＣ１０１−２２    記憶素子
Ｔ１０１，Ｔ１０１−１１〜Ｔ１０１−２２    トランジスタ
Ｗ１，Ｗ２    ワード線
Ｂ１，Ｂ２    ビット線
Ｐ１，Ｐ２    プレート線
２００    メモリ装置
２０１    メモリアレイ
２０２    アドレスバッファ
２０３    制御部
２０４    行デコーダ
２０５    ワード線ドライバ
２０６    列デコーダ
２０７    ビット線／プレート線ドライバ
３００    半導体集積回路
３０１    論理回路
４００    半導体集積回路
４０１    プロセッサ
４０２    インターフェイス                                                                                
【図１】
2007109875.tif 000003
【図２】
2007109875.tif 000004
【図３】
2007109875.tif 000005
【図４】
2007109875.tif 000006
【図５】
2007109875.tif 000007
【図６】
2007109875.tif 000008
【図７】
2007109875.tif 000009
【図８】
2007109875.tif 000010