(57)【要約】【課題】Ｆｉｎに応力を印加することによってＮ型ＭＩＳおよびＰ型ＭＩＳの両方のキャリア移動度を向上させることができるＦｉｎ型ＦＥＴを提供する。【解決手段】半導体装置の製造方法は、半導体材料から成る複数のＦｉｎ１１、１２を絶縁層１０上に形成し、複数のＦｉｎの側面にゲート絶縁膜２５を形成し、複数のＦｉｎのうちＮ型ＦＥＴに用いられる第１のＦｉｎ１１の側面を該側面に対して垂直方向から圧縮し、かつ、Ｐ型ＦＥＴに用いられる第２のＦｉｎ１２の側面を該側面に対して垂直方向へ引張するように、ゲート絶縁膜上にゲート電極３１、３２を形成することを具備する。【選択図】図６
2007207837.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料から成る複数のＦｉｎを絶縁層上に形成し、
前記複数のＦｉｎの側面にゲート絶縁膜を形成し、
前記複数のＦｉｎのうちＮ型ＦＥＴに用いられる第１のＦｉｎの側面を該側面に対して垂直方向から圧縮し、かつ、Ｐ型ＦＥＴに用いられる第２のＦｉｎの側面を該側面に対して垂直方向へ引張するように、前記ゲート絶縁膜上にゲート電極を形成することを具備する半導体装置の製造方法。
【請求項２】
半導体材料から成る複数のＦｉｎを絶縁層上に形成し、
前記複数のＦｉｎの側面にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記複数のＦｉｎのうちＮ型ＦＥＴに用いられる第１のＦｉｎの側面をチャネル長方向に引張し、かつ、Ｐ型ＦＥＴに用いられる第２のＦｉｎの側面をチャネル長方向に圧縮するように、前記第１のＦｉｎの側面、第２のＦｉｎの側面および前記ゲート電極の側面上に応力膜を形成することを具備する半導体装置の製造方法。
【請求項３】
絶縁層と、
前記絶縁層上に形成され、半導体材料から成る複数のＦｉｎと、
前記複数のＦｉｎの側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記複数のＦｉｎのうちＮ型ＦＥＴに用いられる第１のＦｉｎの側面を該側面に対して垂直方向から圧縮し、かつ、Ｐ型ＦＥＴに用いられる第２のＦｉｎの側面を該側面に対して垂直方向へ引張するゲート電極とを備えた半導体装置。
【請求項４】
前記第１のＦｉｎの側面に対して垂直な断面において隣り合う前記第１のＦｉｎの間には前記ゲート電極が充填されており、
前記第２のＦｉｎの側面に対して垂直な断面において隣り合う前記第２のＦｉｎの間には前記ゲート電極材料が充填されておらず、隙間が存在することを特徴とする請求項１１に記載の半導体装置。
【請求項５】
絶縁層と、
前記絶縁層の表面上に形成され、半導体材料から成る複数のＦｉｎと、
前記複数のＦｉｎの側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記複数のＦｉｎのソース・ドレイン領域の側面に形成され、前記複数のＦｉｎのうちＮ型ＦＥＴに用いられる第１のＦｉｎの側面をチャネル長方向に引張し、かつ、Ｐ型ＦＥＴに用いられる第２のＦｉｎの側面をチャネル長方向に圧縮する応力膜とを備えた半導体装置。
【請求項６】
半導体材料からなる複数のＦｉｎと、前記複数のＦｉｎの側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記Ｆｉｎ間に埋め込まれ、Ｎ型ＦＥＴ領域およびＰ型ＦＥＴ領域の前記Ｆｉｎに対して同じストレスを与える応力材料とを備え、
前記応力材料からの応力でＮ型ＦＥＴおよびＰ型ＦＥＴの両方の移動度を向上させたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、プレナー型ＦＥＴでは、チャネル形成領域に応力を与えることによって、キャリア移動度を向上させる技術が開発されている。一方、トランジスタの微細化、低消費電力化および高速化のために、Ｆｉｎ型ＦＥＴ（ダブルゲートトランジスタ）が開発されている。
【０００３】
しかし、Ｆｉｎ型ＦＥＴのような、いわゆる、３次元デバイスでは、構造や面方位がプレナー型ＦＥＴと大きく異なるため、キャリア移動度を向上させるための有効な応力の印加方法がプレナー型ＦＥＴとのそれと異なる。さらに、Ｎ型ＭＩＳのキャリア移動度を向上させるためにＦｉｎに与える応力方向と、Ｐ型ＭＩＳのキャリア移動度を向上させるためにＦｉｎに与える応力方向とは異なる。
【０００４】
移動度向上のために、Ｎ型ＭＩＳおよびＰ型ＭＩＳのそれぞれに別々の材料を用いて応力を印加する方法が考えられる。例えば、Ｎ型ＭＩＳに膨張性のＳｉＮを用い、Ｐ型ＭＩＳに収縮性のＳｉＮを用いることが考えられる。しかし、この場合、製造工程が複雑になるという問題、および、隣接するＮ型ＭＩＳおよびＰ型ＭＩＳにおいて膨張性のＳｉＮと収縮性のＳｉＮとが互いの応力効果を打ち消しあうという問題があった。
【非特許文献１】Scott E. Thompson et al. “In Search of “Forever”, Continued Transistor Scaling One New Material at a Time” IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFACTURING, VOL.18, NO. 1, February 2005
【発明の開示】
【発明が解決しようとする課題】
【０００５】
簡単に製造することができ、かつ、Ｆｉｎに応力を印加することによってＮ型ＭＩＳおよびＰ型ＭＩＳの両方のキャリア移動度を向上させることができるＦｉｎ型ＦＥＴを提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体材料から成る複数のＦｉｎを絶縁層上に形成し、前記複数のＦｉｎの側面にゲート絶縁膜を形成し、前記複数のＦｉｎのうちＮ型ＦＥＴに用いられる第１のＦｉｎの側面を該側面に対して垂直方向から圧縮し、かつ、Ｐ型ＦＥＴに用いられる第２のＦｉｎの側面を該側面に対して垂直方向へ引張するように、前記ゲート絶縁膜上にゲート電極を形成することを具備する。
【０００７】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体材料から成る複数のＦｉｎを絶縁層上に形成し、前記複数のＦｉｎの側面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記複数のＦｉｎのうちＮ型ＦＥＴに用いられる第１のＦｉｎの側面をチャネル長方向に引張し、かつ、Ｐ型ＦＥＴに用いられる第２のＦｉｎの側面をチャネル長方向に圧縮するように、前記第１のＦｉｎの側面、第２のＦｉｎの側面および前記ゲート電極の側面上に応力膜を形成することを具備する。
【０００８】
本発明に係る実施形態に従った半導体装置は、絶縁層と、前記絶縁層上に形成され、半導体材料から成る複数のＦｉｎと、前記複数のＦｉｎの側面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記複数のＦｉｎのうちＮ型ＦＥＴに用いられる第１のＦｉｎの側面を該側面に対して垂直方向から圧縮し、かつ、Ｐ型ＦＥＴに用いられる第２のＦｉｎの側面を該側面に対して垂直方向へ引張するゲート電極とを備えている。
【０００９】
本発明に係る実施形態に従った半導体装置は、絶縁層と、前記絶縁層の表面上に形成され、半導体材料から成る複数のＦｉｎと、前記複数のＦｉｎの側面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記複数のＦｉｎのソース・ドレイン領域の側面に形成され、前記複数のＦｉｎのうちＮ型ＦＥＴに用いられる第１のＦｉｎの側面をチャネル長方向に引張し、かつ、Ｐ型ＦＥＴに用いられる第２のＦｉｎの側面をチャネル長方向に圧縮する応力膜とを備えている。
【００１０】
本発明に係る実施形態に従った半導体装置は、半導体材料からなる複数のＦｉｎと、前記複数のＦｉｎの側面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記Ｆｉｎ間に埋め込まれ、Ｎ型ＦＥＴ領域およびＰ型ＦＥＴ領域の前記Ｆｉｎに対して同じストレスを与える応力材料とを備え、前記応力材料からの応力でＮ型ＦＥＴおよびＰ型ＦＥＴの両方の移動度を向上させたことを特徴とする。
【発明の効果】
【００１１】
本発明によるＦｉｎ型ＦＥＴは、Ｆｉｎに応力を印加することによってＮ型ＭＩＳおよびＰ型ＭＩＳの両方のキャリア移動度を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、材料自身が縮もうとすることで、周囲に応力を与える材料を「収縮性材料」と呼ぶ。また、材料自身が膨らもうとすることで、周囲に応力を与える材料を「膨張性材料」と呼ぶ。
【００１３】
図１（Ａ）、図１（Ｂ）、図２（Ａ）および図２（Ｂ）は、Ｆｉｎ型ＦＥＴのＦｉｎ１１、１２と、そのＦｉｎ１１、１２に与えられる応力とを示した概念図である。Ｆｉｎ１１はＮ型ＭＩＳの第１のＦｉｎであり、Ｆｉｎ１２はＰ型ＭＩＳの第２のＦｉｎである。第１および第２のＦｉｎ１１および１２は、例えば、シリコン単結晶からなる。
【００１４】
シリコン単結晶の応力Ｓ１が印加される結晶面にゲート絶縁膜およびゲート電極（図１（Ａ）〜図２（Ｂ）では図示せず）が形成される。応力Ｓ１は、Ｆｉｎ１１、１２の側面に対して垂直方向に印加される。応力Ｓ２は、チャネル長方向（ソース−ドレイン方向）に印加される。応力Ｓ３は、チャネル幅方向に印加される。
【００１５】
以下、応力Ｓ１が印加される面を側面とし、応力Ｓ２が印加される面を正面とし、応力Ｓ３が印加される（１００）面を上面とする。電流の流れるソース（Ｓ）−ドレイン（Ｄ）間の領域をチャネル領域と呼ぶ。
【００１６】
図１（Ａ）および図２（Ｂ）の矢印は、キャリア移動度を向上させるために有効な応力の印加方向を示している。また、応力がキャリア移動度に及ぼす効果を３段階（非常に有効、有効、やや有効）に分けて表示している。
【００１７】
図１（Ａ）および図１（Ｂ）のＦｉｎは、（１１０）面に対して垂直方向にノッチ（オリエンテーションフラット）を有する半導体基板（以下、＜１１０＞ノッチウェハという）に形成されている。
【００１８】
図１（Ａ）のＮ型ＭＩＳでは、応力Ｓ１のように第１のＦｉｎ１１の側面をその側面に対して垂直方向に引張すると、キャリア移動度が高まる。応力Ｓ２のように第１のＦｉｎ１１をチャネル長方向に引張すると、キャリア移動度が高まる。さらに、応力Ｓ３のように第１のＦｉｎ１１をチャネル幅方向に圧縮すると、キャリア移動度が高まる。キャリア移動度を高める効果は、応力Ｓ３が“非常に有効”であり、Ｓ２、Ｓ１の順にその効果の度合いが弱まる。
【００１９】
これに対し、図１（Ｂ）のＰ型ＭＩＳでは、応力Ｓ１のように第１のＦｉｎ１１の側面をその側面に対して垂直方向に引張すると、キャリア移動度が高まる。応力Ｓ２のように第１のＦｉｎ１１をチャネル長方向に圧縮すると、キャリア移動度が高まる。さらに、応力Ｓ３のように第１のＦｉｎ１１をチャネル幅方向に引張すると、キャリア移動度が高まる。キャリア移動度を高める効果は、応力Ｓ２が“非常に有効”であり、Ｓ１、Ｓ３の順にその効果の度合いが弱まる。このように、Ｎ型ＭＩＳとＰ型ＭＩＳとでは、キャリア移動度を高めるための応力の印加方向が異なる。
【００２０】
図２（Ａ）および図２（Ｂ）のＦｉｎは、（１００）面に対して垂直方向にノッチ（オリエンテーションフラット）を有する半導体基板（以下、＜１００＞ノッチウェハという）に形成されている。
【００２１】
図２（Ａ）および図２（Ｂ）のＦｉｎは、図１（Ａ）および図１（Ｂ）のＦｉｎを応力Ｓ３の印加方向を軸として４５度回転させたＦｉｎに相当する。Ｆｉｎ１１および１２の上面、側面および正面はいずれも（１００）面となる。
【００２２】
図２（Ａ）のＮ型ＭＩＳでは、応力Ｓ１のように第１のＦｉｎ１１の側面をその側面に対して垂直方向から圧縮すると、キャリア移動度が高まる。応力Ｓ２のように第１のＦｉｎ１１をチャネル長方向に引張すると、キャリア移動度が高まる。さらに、応力Ｓ３のように第１のＦｉｎ１１をチャネル幅方向に圧縮すると、キャリア移動度が高まる。キャリア移動度を高める効果は、応力Ｓ２が“非常に有効”であり、Ｓ１およびＳ３は“有効”である。
【００２３】
これに対し、図２（Ｂ）のＰ型ＭＩＳでは、応力Ｓ１のように第１のＦｉｎ１１の側面をその側面に対して垂直方向に引張すると、キャリア移動度が高まる。応力Ｓ２のように第１のＦｉｎ１１をチャネル長方向に圧縮すると、キャリア移動度が高まる。さらに、応力Ｓ３のように第１のＦｉｎ１１をチャネル幅方向に引張すると、キャリア移動度が高まる。キャリア移動度を高める効果は、応力Ｓ２が“有効”であり、Ｓ１およびＳ３は“やや有効”である。４５度ノッチウェハであっても、Ｎ型ＭＩＳとＰ型ＭＩＳとでは、キャリア移動度を高めるための応力の印加方向が異なる。
【００２４】
図３および図４は、Ｆｉｎの結晶面方位とキャリア移動度との関係を示すグラフである。図３に示すようにＮ型ＭＩＳでは、結晶面方位（１００）の面を側面として、この側面上にゲート絶縁膜およびゲート電極を形成すると、キャリア移動度が高まる。図４に示すようにＰ型ＭＩＳでは、結晶面方位（１１０）の面を側面として、この側面上にゲート絶縁膜およびゲート電極を形成すると、キャリア移動度が高まる。
【００２５】
以上の応力とキャリア移動度との関係に基づいて、本発明に係る実施形態を説明する。  なお、本発明に係る実施形態に従った半導体装置及びその製造方法において、絶縁層と、前記絶縁層の表面上に形成され、半導体材料から成る複数のＦｉｎは、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウェハを用いることで簡易に得られる。しかし、素子の動作時に隣接する素子同士が電気的に絶縁されていれば良く、バルク基板を用いることも可能である。この場合、図１１に相当する形態として、図３６のように支持基板５とＦＩＮが接続された形態でも良い。
【００２６】
（第１の実施形態）
図５は、本発明に係る第１の実施形態に従ったＦｉｎ型ＦＥＴの平面図である。図６は、図５の６−６線に沿った断面図である。図５および図６を参照して、本実施形態のＦｉｎ型ＦＥＴを説明する。第１の実施形態は、＜１００＞ノッチウェハを用いている。第１のＦｉｎ１１および第２のＦｉｎ１２の各側面は、シリコン単結晶の結晶面方位（１００）の面である。尚、図では、便宜的に、Ｎ型ＭＩＳおよびＰ型ＭＩＳを並列して示している。第１の実施形態は、例えば、ＣＭＯＳインバータとして利用することができる。
【００２７】
図６に示すように、Ｆｉｎ型ＦＥＴは、支持基板５、絶縁層１０と、第１のＦｉｎ１１と、第２のＦｉｎ１２と、キャップ膜２０と、ゲート絶縁膜２５と、第１のゲート電極３１と、第２のゲート電極３２とを備えている。支持基板５は、例えば、シリコン基板である。絶縁層１０は、例えば、シリコン酸化膜であり、支持基板５上に設けられている。第１および第２のＦｉｎ１１、１２は、例えば、シリコン単結晶からなり、絶縁層１０上に設けられている。
【００２８】
本実施形態では、ＳＯＩ（Silicon On Insulator）基板を用いてもよい。この場合、ＳＯＩ基板のＢＯＸ（Buried Oxide）層を絶縁層１０とし、ＳＯＩ層を加工して第１および第２のＦｉｎ１１、１２を形成すればよい。
【００２９】
キャップ膜２０は、例えば、シリコン窒化膜からなり、第１および第２のＦｉｎ１１、１２の上面上に設けられている。キャップ膜２０は、第１および第２のＦｉｎ１１、１２を形成する際のハードマスクとして利用され、尚且つ、第１および第２のＦｉｎ１１、１２の上面を保護する保護膜として用いられる。
【００３０】
ゲート絶縁膜２５は、第１および第２のＦｉｎ１１，１２の側面（結晶面方位（１００）の面）上に形成されている。ゲート絶縁膜２５は、例えば、シリコン酸化膜、シリコン酸窒化膜、ＨｆＳｉＯＮ等である。
【００３１】
第１のゲート電極３１は、ゲート絶縁膜２５上に形成されている。さらに、第１のゲート電極３１は、第１のＦｉｎ１１の側面（結晶面方位（１００）の面）に対して垂直な断面において、隣り合う第１のＦｉｎ１１の間に充填されるように形成されている。
【００３２】
第２のゲート電極３２もまた、ゲート絶縁膜２５上に形成されている。しかし、第２のゲート電極３２は、第２のＦｉｎ１２の側面（結晶面方位（１００）の面）に対して垂直な断面において、隣り合う第２のＦｉｎ１２の間に充填されておらず、隙間が存在するように形成されている。換言すると、第２のゲート電極３２の膜厚は、隣り合う第２のＦｉｎ１２の間の間隔の１／２未満である。第１のゲート電極３１および第２のゲート電極３２は、同一の材料から成り、例えば、ニッケルシリサイド、ハフニウムシリサイド、プラチナシリサイド、エルビウムシリサイドなど金属シリサイドである。なお、製造過程における耐熱性を確保するために、この金属シリサイドは、酸素、炭素、窒素などを含有しても良い。ゲート絶縁膜の信頼性を向上させるために、この金属シリサイドは、フッ素、塩素、水素などを含有しても良い。トランジスタのしきい値を所望の値にするために、この金属シリサイドは、ゲルマニウム、ホウ素、アルミニウム、ガリウム、インジウム、リン、砒素、アンチモンなどを含有しても良い。さらに応力を加えるために、この金属シリサイドは、ジルコニウム、タングステンを含有しても良い。
【００３３】
図５に示すように、第１および第２のゲート電極３１、３２は、それぞれ第１および第２のＦｉｎ１１、１２のチャネル領域を被覆するように形成されている。ゲート電極３１、３２で被覆されたチャネル領域以外のＦｉｎ１１、１２の部分は、ソース層およびドレイン層として機能する。ソース層およびドレイン層は、コンタクト４０を介してそれぞれ上層配線に電気的に接続されている。
【００３４】
ニッケルシリサイドなどの金属シリサイド自体は、膨張性材料である。従って、第１のゲート電極３１はN型ＭＩＳの隣り合う第１のＦｉｎ１１間において膨張する。これにより、第１のゲート電極３１は、図６の矢印Ａ１で示すように、第１のＦｉｎ１１の側面を、この側面に対して垂直方向から圧縮する。即ち、圧縮応力Ｓ１が印加される。第１のゲート電極３１は、Ｆｉｎ１１の周囲を囲うようにして圧縮するため、圧縮応力Ｓ３をも発生し、結果的に引張応力Ｓ２も発生させることとなる。図２（Ａ）で示したとおり、これらの応力Ｓ１〜Ｓ３は、Ｎ型ＭＩＳのキャリア移動度を向上させる。
【００３５】
一方で、Ｐ型ＭＩＳでは、第２のゲート電極３２は、第２のＦｉｎ１２の側面および上面を被覆しているものの、薄膜状態で被覆している。よって、隣り合う第２のＦｉｎ１２間には第２のゲート電極３２は充填されておらず、隙間が存在する。これにより、隣り合う第２のＦｉｎ１２間で及ぼしあう応力は比較的小さい。即ち、応力Ｓ３はＮ型ＭＩＳにおけるそれよりも弱い。また、ゲート電極３２は膨張性材料である。従って、第２のゲート電極３２は、図６の矢印Ａ２で示すように、第２のＦｉｎ１２の側面を、この側面に対して垂直方向（応力Ｓ１の方向）に引張する。ゲート電極３２が十分薄い場合、応力Ｓ３の影響は小さい。結果的に応力Ｓ２方向に圧縮される。そのため、Ｐ型ＭＩＳの移動度も向上する。
【００３６】
このように、本実施形態では、同一の材料から成る第１のゲート電極３１および第２のゲート電極３２が、それぞれ第１のＦｉｎ１１の側面を圧縮し、並びに、第２のＦｉｎ１２の側面を引張する。図２（Ａ）および図２（Ｂ）を参照してわかるように、これらの応力は、Ｎ型ＭＩＳおよびＰ型ＭＩＳの両方のキャリア移動度を向上させることができる。
【００３７】
また、Ｆｉｎ型ＦＥＴの有利な点は次のとおりである。Ｆｉｎ型ＦＥＴはゲート電極がＦｉｎの両側面に設けられたダブルゲート構造を有している。これにより、Ｆｉｎ型ＦＥＴは、ショートチャネル効果を抑制し、ソース−ドレイン間のパンチスルーによるリーク電流を低減することを可能にする。また、チャネルの垂直方向の電界が小さいので、移動度を向上させることができる。さらに、オフリーク電流を低下させることができるので、その分、Ｆｉｎを高くし、あるいは、Ｆｉｎの数を増加させることができる。その結果、ＣＭＯＳの電流駆動能力を向上させることができる。
【００３８】
次に、本実施形態によるＦｉｎ型ＦＥＴの製造方法を説明する。
【００３９】
図７から図１３は、本発明に係る第1の実施形態に従ったＦｉｎ型ＦＥＴの製造方法の流れを示す斜視図である。便宜上、これらの図では、２つのＦｉｎのみが示されている。まず、ＳＯＩ基板を用意する。ＳＯＩ層の厚さは、例えば、５０ｎｍ〜１００ｎｍ程度である。このＳＯＩ基板のオリエンテーションフラットは、ＳＯＩ層の結晶面方位（１００）の面に平行に設けられている。これは、＜１００＞ノッチウェハである。ＳＯＩ層のうちチャネルとなるボディ領域にチャネルドーピング（例えば、Ａｓ、Ｐ 、Ｂ、ＢＦ２等のイオン注入）を行なうことによって、チャネルの不純物濃度を約１×１０１８ｃｍ−３とする。
【００４０】
次に、ＳＯＩ層上にシリコン窒化膜を約７０ｎｍ堆積し、このシリコン窒化膜をパターニングする。シリコン窒化膜は、例えば、熱ＣＶＤ法によりジクロロシラン（ＳｉＨ２Ｃｌ２） およびアンモニア（ＮＨ３）を含む雰囲気中において、１Ｔｏｒｒの気圧のもと８００℃で成膜され得る。パターニング後のシリコン窒化膜をハードマスクとして用いて、ＳＯＩ層をＲＩＥによってエッチングする。これにより、図７に示すように、第１および第２のＦｉｎ１１および１２が絶縁層（ＢＯＸ層）１０上に形成される。第１および第２のＦｉｎ１１および１２は、結晶面方位（１００）の面を側面としており、この側面がチャネル面となる。第１および第２のＦｉｎ１１および１２の上面は、シリコン窒化膜から成るキャップ膜２０で被覆されている。
【００４１】
次に、ゲート絶縁膜２５が第１および第２のＦｉｎ１１および１２の側面に形成される。ゲート絶縁膜２５は、例えば、約２ｎｍの膜厚のシリコン酸化膜である。このようなシリコン酸化膜は、例えば、Ｏ２およびＨ２の混合雰囲気中において、１０Ｔｏｒｒの気圧のもと１０００℃で１５秒間酸化することによって形成される。このように、ゲート絶縁膜２５は、第１および第２のＦｉｎ１１および１２を熱酸化することによって形成されたシリコン酸化膜でよい。代替的に、ゲート絶縁膜２５は、第１および第２のＦｉｎ１１および１２の側面に堆積されたハフニウムシリケート等の高誘電体膜であってもよい。続いて、ゲート電極材料としてポリシリコン膜６０を約３００ｎｍ堆積する。ポリシリコン膜６０は、例えば、ＳｉＨ４、Ｎ２、Ｈ２の混合雰囲気中において、１Ｔｏｒｒの気圧のもと約６２０℃で堆積される。
【００４２】
次に、ポリシリコン膜６０をＣＭＰ（Chemical Mechanical Polishing）で平坦化し、図９に示すように、キャップ膜２０が露出するまでポリシリコン膜６０をエッチバックする。次に、図１０に示すように、再度、ゲート電極材料としてのポリシリコン膜６１を堆積する。このとき、ポリシリコン膜６１の膜厚は、例えば、約５０ｎｍである。ポリシリコン膜６０および６１をまとめてゲート電極材料６２とする。
【００４３】
ポリシリコン膜６０および６１が大気中の酸素にさらされると、ポリシリコン膜６０と６１との間にシリコン酸化膜が形成される場合がある。このシリコン酸化膜は、ポリシリコン膜６１の上方からイオン注入されたゲート電極用のドーパントの拡散を阻害するおそれがある。そこで、ポリシリコン膜６１の成膜工程において、Ｈ２雰囲気中において、１０Ｔｏｒｒの気圧のもと約８００℃程度で約１分間アニールした後、大気にさらすことなく、引き続き、ポリシリコン膜６１を成膜することがより望ましい。このアニールは、Ｈ２雰囲気に限らず、ＨＣｌ雰囲気中において、１０Ｔｏｒｒの気圧のもと、７５０℃で約１分間処理してもよい。あるいは、このアニールは、Ｎ２雰囲気中において、１Ｔｏｒｒの気圧のもと、９００℃で約１０分間処理してもよい。さらに、Ｈ２とＨＣｌとの混合雰囲気、ＢＣｌ３雰囲気、ＮＦ３雰囲気等も用いることができる。
【００４４】
次に、ハードマスク用のシリコン窒化膜７０をポリシリコン膜６１上に約１００ｎｍ堆積する。図１１に示すように、リソグラフィ技術およびＲＩＥを用いて、シリコン窒化膜７０をゲート電極のパターンに成形する。次に、パターニング後のシリコン窒化膜７０をハードマスクとして用いて、ポリシリコン膜６０および６１をＲＩＥでエッチングする。これにより、図１１に示すように、ポリシリコンから成るゲート電極６２が第１および第２のＦｉｎ１１および１２の側面（チャネル領域）および上面を被覆するように形成される。シリコン窒化膜７０は、後の工程でゲート電極材料６２の保護膜として用いられる。従って、シリコン窒化膜７０を保護膜７０とも呼ぶ。
【００４５】
その後、ゲート側壁膜の材料としてＴＥＯＳ膜を堆積する。このＴＥＯＳ膜をエッチバックすることによって、図１２に示すようにゲート側壁膜８０が形成される。ゲート側壁膜８０の膜厚は約４０ｎｍである。このとき、第１および第２のＦｉｎ１１および１２の側面にも側壁膜８１が形成されてよい。次に、シリコン窒化膜をＲＩＥでエッチングし、第１および第２のＦｉｎ１１および１２上のシリコン窒化膜２０を除去する。このとき、ゲート電極材料６２上にある保護膜７０もエッチングされるが、保護膜７０は、シリコン窒化膜２０よりも厚いので、ゲート電極材料６２上に残存する。また、第１および第２のＦｉｎ１１および１２のチャネル領域上にあるシリコン窒化膜２０は、ゲート電極材料６２に被覆されているため残存する。
【００４６】
次に、Ｆｉｎ１１または１２のうちソース・ドレイン領域をシリサイド化する。ソース・ドレイン領域のシリサイド化に用いる金属材料としては、N型ＭＩＳにはＥｒ、Ｐ型ＭＩＳにはＰｔを用いればよい。これにより、Ｎ型ＭＩＳのソース・ドレイン領域はＥｒＳｉになり、Ｐ型ＭＩＳのソース・ドレイン領域はＰｔＳｉになる。このとき、ゲート電極材料６２は、シリコン窒化膜７０およびゲート側壁膜８０によって被覆されているため、シリサイド化されない。
【００４７】
ソース・ドレイン領域のシリサイド化の前に、不純物をソース・ドレイン領域に導入してもよい。しかし、ショットキー接合のソース・ドレイン構造を形成する場合には、不純物をソース・ドレイン領域に導入しなくてもよい。
【００４８】
次に、例えば、ＴＥＯＳ膜から成る層間絶縁膜９０を約４００ｎｍ堆積する。続いて、この層間絶縁膜９０をＣＭＰで平坦化し、それによって、ゲート電極材料６２の表面を露出させる。このとき、研磨がゲート電極材料６２の表面に達する直前にＣＭＰを停止してもよい。保護膜７０の上にＴＥＯＳ膜が残存している場合には、ＲＩＥで保護膜７０上面が露出するまでエッチングする。次に、熱燐酸溶液を用いて保護膜７０を除去する。これにより、ゲート電極材料６２の上面を露出させる。このときの構造を図１３に示す。
【００４９】
図１３以降の製造工程については、図１４から図１７を参照して説明する。図１４から図１７は、図１３の１４−１４線に沿った断面図に相当する。ただし、図１４から図１７では、理解を容易にするために、Ｆｉｎの個数を図１３で示したＦｉｎの個数よりも多く示し、かつ、Ｎ型ＭＩＳとＰ型ＭＩＳとを並べて示している。
【００５０】
図１４は、ゲート電極材料６２の上面を露出させた状態を示している。次に、ゲート電極材料６２上にフォトレジスト１８１を塗布し、フォトリソグラフィ工程においてフォトレジスト１８１をＮ型ＭＩＳ領域上に残存させる。続いて、図１５に示すように、フォトレジスト１８１をマスクとして用いて、Ｐ型ＭＩＳ領域にあるゲート電極材料６２をＲＩＥ、ＣＤＥまたはウェットエッチングによって除去する。
【００５１】
フォトレジスト１８１の除去後、図１６に示すようにゲート絶縁膜とゲート電極材料６３を形成する。ゲート電極材料６３は、隣り合う第２のＦｉｎ１２間の間隔の１／２以下の厚みで第２のＦｉｎ１２の側面に堆積される。ＴＥＯＳ上の余分なゲート材料はＣＭＰ、リソグラフィおよびＲＩＥを用いて除去する。
【００５２】
次に、図１７に示すように、金属膜１９０をゲート電極材料６２および６３上に堆積する。金属膜１９０は、例えば、ニッケル、コバルト等である。さらに、熱処理によって金属膜１９０とゲート電極材料６２、６３とを反応させる。このとき、ゲート電極材料６２および６３は、実質的にその全体がシリサイド化され、これにより、第１のゲート電極３１および第２のゲート電極３２が形成される。第１のゲート電極３１および第２のゲート電極３２は、例えば、ニッケルシリサイドである。このようにして、図６に示す構造が得られる。
【００５３】
ポリシリコンは、シリサイド化されるときに膨張する。従って、上述したように、第１のゲート電極３１は、第１のＦｉｎの側面に対して圧縮応力を与える。また、第２のゲート電極３２は、第２のＦｉｎの側面に対して引張応力を与える。
【００５４】
その後、公知の方法も用いて、層間絶縁膜、コンタクト、配線等が形成され、Ｆｉｎ型ＦＥＴが完成する。
【００５５】
本実施形態による製造方法によれば、ソース・ドレイン領域のシリサイド形成工程と、ゲート電極のシリサイド形成工程とを別個にすることができる。このため、ソース・ドレイン領域のシリサイドの膜厚が厚くなり過ぎることを抑制することができる。これは、オフリークの抑制につながる。
【００５６】
また、本実施形態による製造方法はフルシリサイド技術を用いているので、ＴｉＮ等のメタル電極を用いる場合に比べて、比較的簡単にゲート電極を形成することができる。
【００５７】
本実施形態は、＜１１０＞ノッチウェハを用いることもできる。この場合、第１および第２のＦｉｎ１１および１２は結晶面方位（１００）の面を側面とするために、Ｆｉｎのレイアウト設計を、半導体基板表面と平行面内においてオリエンテーションフラットに対して４５度回転（twist）させたものとする。
【００５８】
（第１の実施形態の変形例）
図１８は、第１の実施形態の変形例を示す平面図である。第１の実施形態では、第１のＦｉｎ１１および第２のＦｉｎ１２の各側面（チャネル面）は、結晶面方位（１００）の面であった。図３および図４に示すように、Ｎ型ＭＩＳは、結晶面方位（１００）の面をチャネル面とすると、（１１０）面をチャネル面とした場合よりもキャリア移動度が高い。しかし、Ｐ型ＭＩＳは、結晶面方位（１１０）の面をチャネル面とすると、（１００）面をチャネル面とするよりもキャリア移動度が高い。
【００５９】
そこで、図１８に示すように、半導体基板表面と平行な面内において、第２のＦｉｎ１２を第１のＦｉｎ１１に対して４５度回転させる。これにより、第２のＦｉｎ１２の側面が結晶面方位（１１０）の面となるので、Ｐ型ＭＩＳのキャリア移動度がさらに上昇する。
【００６０】
（第２の実施形態）
図１９は、本発明に係る実施形態に従ったＦｉｎ型ＦＥＴの平面図である。図２０は、図１９の２０−２０線に沿った断面図である。図１９および図２０を参照して、第２の実施形態のＦｉｎ型ＦＥＴを説明する。第２の実施形態は、隣り合う第２のＦｉｎ２１２間の間隔が隣り合う第１のＦｉｎ１１間の間隔よりも広い点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態と同様でよい。
【００６１】
隣り合う第２のＦｉｎ２１２間の間隔を隣り合う第１のＦｉｎ１１間の間隔よりも広くすることによって、第１のＦｉｎ１１間を充填し、かつ、第２のＦｉｎ２１２間を充填しない第１および第２のゲート電極３１および３２を同一工程で形成することができる。
【００６２】
以下、第２の実施形態によるＦＩＮ型ＦＥＴの製造方法を説明する。まず、第１の実施形態と同様の工程を経て、図１３に示す構造を得る。図１３以降の製造工程については、図２１および図２２を参照して説明する。図２１および図２２は、図１３の１４−１４線に沿った断面図に相当する。ただし、図２１および図２２では、理解を容易にするために、Ｆｉｎの個数を図１３で示したＦｉｎの個数よりも多く示し、かつ、Ｎ型ＭＩＳとＰ型ＭＩＳとを分けて示している。図１３の状態から、ゲートｐｏｌｙ６２をＣＤＥなどで除去する。これにより形成された溝内にゲート酸化膜、ゲート電極６２(６２ａ，６２ｂ)を埋め込む。（図２１）
【００６３】
ここで、ゲート電極材料６２ｂの膜厚は、隣り合う第１のＦｉｎ１１間の間隔の１／２以上、かつ、隣り合う第２のＦｉｎ２１２間の間隔の１／２未満である。ＴＥＯＳ上の余分なゲート電極材をＣＭＰ、リソグラフィおよびＲＩＥで除去する。本実施形態では、ゲート電極６２ａおよび６２ｂは同時に形成され得る。
【００６４】
次に、図２２に示すように、金属膜１９０をゲート電極材料６２ｂ上に堆積する。さらに、熱処理によって金属膜１９０とゲート電極材料６２ｂとを反応させる。このとき、ゲート電極材料６２ａおよび６２bは、実質的にその全体がシリサイド化され、これにより、第１のゲート電極３１および第２のゲート電極３２が形成される。このようにして、図２０に示す構造が得られる。
【００６５】
第２の実施形態では、第１の実施形態と同様に第１のゲート電極３１は、第１のＦｉｎの側面に対して圧縮応力を与える。また、第２のゲート電極３２は、第２のＦｉｎの側面に対して引張応力を与える。よって、第２の実施形態は、第１の実施形態と同様の効果を有する。
【００６６】
また、第２の実施形態では、第２のＦｉｎ２１２間の間隔が、第１のＦｉｎ１１間の間隔よりも広い。よって、第１のＦｉｎ１１間の間隔の１／２以上、かつ、第２のＦｉｎ２１２間の間隔の１／２未満の膜厚を有するゲート電極材料６２ｂを堆積することによって、第１のＦｉｎ１１間をゲート電極材料６２ｂで充填することができ、なおかつ、第２のＦｉｎ２１２の間にはゲート電極材料を充填することなく隙間を残存させることができる。すなわち、第２の実施形態は、第１の実施形態と異なり、Ｐ型ＭＩＳ領域のゲート電極材料６２ｂを一旦剥離し、再度、ゲート電極材料６３を堆積することが不要である。よって、第２の実施形態は、第１の実施形態よりも簡単かつ短時間にＦｉｎ型ＦＥＴを製造することができる。
【００６７】
第１の実施形態の変形例は、第２の実施形態にも適用可能である。
【００６８】
（第３の実施形態）
図２３は、本発明に係る第３の実施形態に従ったＦｉｎ型ＦＥＴの断面図である。第３の実施形態では、第１のゲート電極３６２および第２のゲート電極３６３をダマシン法によって埋め込んでいる点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態と同様でよい。
【００６９】
第１のゲート電極３６２は、例えば、ニッケルシリサイド等からなる。第２のゲート電極３６３は、例えば、窒化チタン、タングステン、ＴｉＳｉ２等からなる。
【００７０】
以下、第３の実施形態によるＦＩＮ型ＦＥＴの製造方法を説明する。まず、第１の実施形態と同様の工程を経て、図１３に示す構造を得る。次に、ＣＤＥ等を用いてＮ型ＭＩＳ形成領域のポリシリコン（６２）を除去する。これによりゲート溝が形成される。ゲート溝内のＦｉｎ側面にゲート絶縁膜を形成後、このゲート溝に第１のゲート電極３６２の材料としてニッケルシリサイドを充填する。続いて、ＣＭＰを用いてニッケルシリサイドを平坦化する。これにより、ゲート溝に第１のゲート電極３６２の材料が埋め込まれる。
【００７１】
次に、Ｐ型ＭＩＳ領域にあるポリシリコン６２を除去する。これにより、Ｐ型ＭＩＳ領域に、ゲート溝が形成される。次に、ゲート溝内のＦｉｎ側面にゲート絶縁膜を形成後、第２のゲート電極３６３の材料をこのゲート溝に充填する。続いて、ＣＭＰを用いて第２のゲート電極３６３の材料を平坦化する。これにより、Ｐ型ＭＩＳ領域のゲート溝に第２のゲート電極３６３の材料が埋め込まれる。このようにダマシン法を用いることによって、第１のゲート電極３６２および第２のゲート電極３６３は、異なる種類の金属またはシリサイドで形成され得る。
【００７２】
第１のゲート電極３６２の材料であるニッケルシリサイドは膨張性材料であるため、第１のＦｉｎ１１の側面（１００）に圧縮応力を印加する。一方、第２のゲート電極３６３の材料である窒化チタン、タングステンおよびＴｉＳｉ２は収縮性材料であるため、第２のＦｉｎの側面（１００）に引張応力を印加する。従って、第３の実施形態は、第１の実施形態と同様の効果を有する。
【００７３】
さらに、第３の実施形態はダマシン法を用いているので、ピュアメタルのようなシリサイド以外の材料をゲート電極に用いることが可能になる。
【００７４】
第３の実施形態は、第２の実施形態と組み合わせることもできる。この場合、第３の実施形態は、第２の実施形態の効果をも有する。また、第１の実施形態の変形例は、第３の実施形態にも適用することができる。この場合、第３の実施形態は、該変形例の効果をも有する。
【００７５】
（第４の実施形態）
図２４は、本発明に係る第４の実施形態に従ったＦｉｎ型ＦＥＴの斜視図である。第４の実施形態は、第１のＦｉｎ１１および第２のＦｉｎ１２のソース・ドレイン領域の側面を被覆する応力膜を備えている点で第１から第３の実施形態と異なる。第４の実施形態のその他の構成は、第１から第３の実施形態のいずれかと同様でよい。また、ゲート電極３１、３２は、従来の方法で形成されたゲート電極であってもよい。
【００７６】
第１および第２のＦｉｎ１１および１２は、それぞれ第１の応力膜４１１および第２の応力膜４１２で被覆されているため、図２４には現れていない。
【００７７】
図２５は、図２４のＡ−Ａ線（チャネル長方向）に沿った断面図である。図２６は、図２４のＢ−Ｂ線（チャネル幅方向）に沿った断面図である。図２７は、図２４のＤ−Ｄ線に沿って切断したときの平面図である。図２８は、図２４のＥ−Ｅ線（チャネル長方向）に沿った断面図である。図２９は、図２４のＦ−Ｆ線（チャネル幅方向）に沿った断面図である。図３０は、図２４のＨ−Ｈ線に沿って切断したときの平面図である。
【００７８】
図２４に示すように、第１のＦｉｎ１１のソース・ドレイン領域の側面は、第１の応力膜４１１で被覆されている。第２のＦｉｎ１２のソース・ドレイン領域の側面は、第２の応力膜４１２で被覆されている。第１の応力膜４１１および第２の応力膜４１２は、例えば、シリコン窒化膜（プラズマナイトライド）からなる。図２４では第１の応力膜４１１および第２の応力膜４１２がＦｉｎ１１、１２を被覆するように示されている。しかし、例えば、応力を弱めるために、シリコン窒化膜を薄くしてもよい。逆に、第１の応力膜４１１および第２の応力膜４１２を厚くすることによって、プロセスマージンを確保することもできる。
【００７９】
第１の応力膜４１１は、隣り合う第１のＦｉｎ１１間に充填されている。一方、第２の応力膜４１２は、隣り合う第２のＦｉｎ１２間には充填されておらず、第２のＦｉｎ１２の側面に薄膜状に設けられている。従って、隣り合う第２のＦｉｎ１２間には隙間が存在する。
【００８０】
図２５には、チャネル長方向（ソース−ドレイン方向）に沿った第１のＦｉｎ１１の切断面が示されている。第１のＦｉｎ１１がキャップ膜２０の下に存在していることがわかる。
【００８１】
図２６には、チャネル幅方向に沿った第１のＦｉｎ１１の切断面が示されている。図２６では、第１の応力膜４１１は、第１のＦｉｎ１１の側面のソース・ドレイン領域Ｓ、Ｄに隣接している。図２６に示す矢印は応力の方向を示す。本実施形態では、第１の応力膜４１１の材料としてのプラズマナイトライドは、収縮性材料である。プラズマナイトライドは、成膜条件によって収縮性材料にすることができる。
【００８２】
図２７の平面図を参照してわかるように、第１の応力膜４１１は、隣り合う第１のＦｉｎ１１間に充填されている。より詳細には、第１の応力膜４１１は、ソースＳ（またはドレインＤ）、第１のゲート電極３１、および、パッド４８０によって囲まれた領域に充填されている。これにより、第１の応力膜４１１が収縮すると、第１の応力膜４１１は、第１のＦｉｎ１１をチャネル長方向（矢印Ａ３の方向）に引張する。図１に示すように、Ｎ型ＭＩＳのＦｉｎをチャネル長方向（Ｓ２）へ引張すると、キャリア移動度が上昇する。よって、第１の応力膜４１１を用いることによって、第４の実施形態におけるＮ型ＭＩＳのキャリア移動度が上昇する。
【００８３】
図２８には、チャネル長方向（ソース−ドレイン方向）に沿った第２のＦｉｎ１２の切断面が示されている。第２のＦｉｎ１２がキャップ膜２０の下に存在していることがわかる。第２の応力膜４１２は、第２のＦｉｎ１２両側面に隣接している。第２の応力膜４１２は薄膜状である。第２の応力膜４１２の膜厚は、隣り合う第２のＦｉｎ１２間の間隔の１／２未満であり、厚いほど移動度向上の効果が得られる。ただし、第２の応力膜４１２の膜厚を過度に厚くすると、Ｆｉｎ１２間の間隔を広げる必要があるため、ＣＭＯＳの占有面積が大きくなってしまう。したがって、第２の応力膜４１２の膜厚は、代表的には約２〜１００ｎｍであり、より好ましくは、約５〜３０ｎｍである。設計上、ＣＭＯＳの占有面積を大きくしてもよい場合には、より厚い方が好ましい。
【００８４】
図２９には、チャネル幅方向に沿った第２のＦｉｎ１２の切断面が示されている。図２９では、第２の応力膜４１２は、第２のＦｉｎ１２側面のソース・ドレイン領域Ｓ、Ｄに隣接している。
【００８５】
図３０の平面図を参照してわかるように、第２の応力膜４１２は、隣り合う第２のＦｉｎ１２間に充填されていない。より詳細には、第２の応力膜４１２は、ソースＳ（またはドレインＤ）、第２のゲート電極３２、および、パッド４８０の側面に薄膜状に設けられている。従って、隣り合う第２のＦｉｎ１２間で及ぼしあう応力、第２のゲート電極３２とパッド４８０との間で及ぼしあう応力が小さく、第２のＦｉｎ１２と第２のゲート電極３２との間で及ぼしあう応力が比較的大きい。その結果、第２の応力膜４１２自体が収縮すると、第２のＦｉｎ１２をチャネル長方向（矢印Ａ４の方向）に圧縮する。
【００８６】
図１に示すように、Ｐ型ＭＩＳのＦｉｎをチャネル長方向（Ｓ２）へ圧縮すると、キャリア移動度が上昇する。よって、第２の応力膜４１２によって、第４の実施形態におけるＰ型ＭＩＳのキャリア移動度が上昇する。
【００８７】
このように、第１の応力膜４１１および第２の応力膜４１２は、同じ材料から成るものの、膜厚の相違によって第１および第２のＦｉｎ１１および１２のそれぞれに異なる応力を印加する。その結果、第４の実施形態では、Ｎ型ＭＩＳおよびＰ型ＭＩＳの両方のキャリア移動度を上昇させることができる。
【００８８】
第４の実施形態と第１から第３の実施形態のいずれかとを組み合わせることによって、さらに、キャリア移動度を上昇させることができる。
【００８９】
第４の実施形態によるＦｉｎ型ＦＥＴの製造方法を説明する。まず、第１の実施形態と同様の工程を経て、図１１に示す構造を得る。図１１以降の製造工程については、図３１から図３５を参照して説明する。
【００９０】
図３１に示すように、ＨＤＰ（High Density Plasma）−ＣＶＤ法を用いて収縮性材料であるシリコン窒化膜４１０を約６０ｎｍ堆積する。シリコン窒化膜４１０は、例えば、ＳｉＨ４、ＮＨ３、Ａｒおよび Ｎ２の混合雰囲気中において、５Ｔｏｒｒの気圧のもと、約４００℃基板温度で堆積される。このとき、１３．５６ＭＨｚ、１２００Ｗの高周波発振装置を用いて高周波電界を加えることによってプラズマを発生させ、原料ガスを励起させる。これにより、原料ガスが化学反応を起こし、シリコン窒化膜を堆積することができる。このように堆積されたシリコン窒化膜をプラズマナイトライドとも呼ぶ。プラズマナイトライドは、原料ガスの組成および気圧を変更することによって、収縮性または膨張性になり得る。
【００９１】
また、ＨＤＰ−ＣＶＤは、熱ＣＶＤと比べて異方的にシリコン窒化膜を堆積することができる。例えば、ＨＤＰ−ＣＶＤは、ゲート電極の側面のように半導体基板に対して垂直面に比較的薄いシリコン窒化膜を堆積し、一方、半導体基板に対して平行面には比較的厚いシリコン窒化膜を堆積することができる。具体的には、ＨＤＰ−ＣＶＤは、半導体基板に対して垂直面に１０ｎｍ以下の膜厚のシリコン窒化膜を堆積し、半導体基板に対して平行面に６０ｎｍのシリコン窒化膜を堆積することができる。
【００９２】
次に、熱燐酸溶液を用いて、シリコン窒化膜４１０を約１０ｎｍエッチバックする。半導体基板に対して垂直面に堆積されたシリコン窒化膜４１０が除去されるので、図３２に示すように、第１のゲート電極３１および第２のゲート電極３２の側面が現れる。このとき、絶縁層１０上には、約５０ｎｍのシリコン窒化膜４１０が残存するので、第１のＦｉｎ１１および第２のＦｉｎ１２は現れない。
【００９３】
熱燐酸溶液によるプラズマナイトライドのエッチングレートは、熱ＣＶＤにより形成されたシリコン窒化膜に比べて約５〜１５倍速い。よって、キャップ膜２０および保護膜７０を残存させつつ、シリコン窒化膜４１０のみを除去することができる。
【００９４】
次に、窒素雰囲気中において７００℃で３０秒間、半導体基板をアニールする。これにより、シリコン窒化膜（プラズマナイトライド）４１０の膜質が安定化する。
【００９５】
次に、シリコン酸化膜４２０を約３０ｎｍ堆積する。例えば、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）の雰囲気中において、１Ｔｏｒｒの気圧のもと約６００℃の温度で熱ＣＶＤ法を用いてシリコン酸化膜４２０を堆積すればよい。シリコン窒化膜４１０を加工して形成される第２の応力膜４１２が十分な応力をチャネル領域に与えるために、シリコン酸化膜４２０の膜厚は５ｎｍ以上であることが好ましい。また、隣接するＦＥＴ同士が影響を及ぼしあわないようにするため、Ｆｉｎ間、ＧＣ−ＧＣ間のスペース内に収める膜厚は、６０ｎｍ程度以下であることが好ましい。
【００９６】
上記ＴＥＯＳに代えて、他の有機系材料、ハロゲン系材料、水素化合物系材料を用いてシリコン酸化膜４２０を堆積してもよい。有機系材料としては、ＢＴＢＡＳ  (ＳｉＨ２［Ｎ｛Ｃ（ＣＨ３）３｝２］)、ＴＤＭＡＳ(Ｓｉ［Ｎ（ＣＨ３）２］２)でよい。ハロゲン系材料としては、ＳｉＨ２Ｃｌ２、ＳｉＣｌ４、Ｓｉ２Ｃｌ６、ＳｉＦ４でよい。水素化合物系材料としては、ＳｉＨ４でよい。雰囲気は、原料や成膜温度などに応じてＯ２、Ｈ２Ｏ、Ｎ２Ｏなどから選択される単体もしくは混合ガスを適宜用いればよい。
【００９７】
また、シリコン酸化膜４２０は、ＴＥＯＳおよびＨ２Ｏを用いてＡＬＤ（Atomic Layer Deposition）法で堆積してもよい。
【００９８】
次に、ＲＩＥを用いて、シリコン酸化膜４２０をエッチバックする。このとき、図３３に示すように、第１のＦｉｎ１１、第２のＦｉｎ１２、第１のゲート電極３１および第２のゲート電極３２の各側面にシリコン酸化膜４２０が側壁膜として残存する。
【００９９】
次に、リソグラフィ法を用いて、Ｎ型ＭＩＳ領域をフォトレジスト４３０で被覆する。続いて、図３４に示すように、シリコン酸化膜４２０をハードマスクとして用いて、シリコン酸化膜４１０をＲＩＥでエッチングする。これにより、シリコン酸化膜からなる第２の応力膜４１２が第２のＦｉｎ１２の周囲および第２のゲート電極３２の下部の周囲に形成される。第２の応力膜４１２の膜厚は、隣り合う第２のＦｉｎ１２間の間隔の１／２未満である。
【０１００】
フォトレジスト４３０を除去すると、図３５に示す構造が得られる。さらに、フッ酸溶液でシリコン酸化膜４２０を除去する。第２の応力膜４１２の膜厚は、シリコン窒化膜４２０をハードマスクとして形成されるので、シリコン酸化膜４２０の膜厚にほぼ等しい。
【０１０１】
シリコン酸化膜４２０のエッチングにより、Ｐ型ＭＩＳ領域の絶縁層１０が、例えば、３０ｎｍエッチングされる。これにより、図２４に示す構造が得られる。このとき、第２の応力膜４１２の下の絶縁層１０が除去されるので、第２の応力膜４１２の応力はチャネル領域に伝導しやすい。絶縁層１０を削り過ぎると、Ｐ型ＦＥＴ自体がリフトオフされる危険性がある。よって、エッチングされる絶縁層１０の膜厚は、第２の応力膜４１２の膜厚と同程度であることが好ましい。
【０１０２】
次に、キャップ膜２０を除去する。さらに、ソース・ドレイン領域上に不純物をイオン注入し、ソース・ドレイン領域上にシリサイドを形成する。その後、第１の実施形態と同様の工程を経て、層間絶縁膜、配線等が形成され、Ｆｉｎ型ＦＥＴが完成する。
【０１０３】
Ｎ型ＭＩＳでは、第１の応力膜４１１は隣り合う第１のＦｉｎ１１間に充填されているので、第１のＦｉｎ１１をチャネル長方向に引張する。一方、Ｐ型ＭＩＳでは、第２の応力膜４１２は、隣り合う第２のＦｉｎ１２間の間隔の１／２未満の膜厚で形成されており、第２のＦｉｎ１２間に充填されていない。よって、第２の応力膜４１２は、第２のＦｉｎ１２をチャネル長方向に圧縮する。その結果、Ｎ型ＭＩＳおよびＰ型ＭＩＳの両方のキャリア移動度を上昇させることができる。
【０１０４】
第４の実施形態では、第１の応力膜４１１および第２の応力膜４１２が同一の材料から成る。これにより、上述した従来の問題点を解決することができる。
【０１０５】
なお、図１及び図２に示した通り、本実施形態は＜１００＞ノッチウェハと＜１１０＞ノッチウェハどちらの場合でも効果を得ることができる。
【０１０６】
（第４の実施形態の変形例）
本変形例では、シリコン窒化膜４１０として膨張性のあるプラズマナイトライドを採用する。この場合、第４の実施形態におけるＮ型ＭＩＳの構成をＰ型ＭＩＳに用い、かつ、Ｐ型ＭＩＳの構成をＮ型ＭＩＳに用いればよい。即ち、Ｎ型ＭＩＳでは、第１の応力膜４１１を隣り合う第１のＦｉｎ１１間に充填しない。これにより、第１の応力膜４１１は第１のＦｉｎ１１をチャネル長方向に引張する。Ｐ型ＭＩＳでは、第２の応力膜４１２を隣り合う第２のＦｉｎ１２間に充填する。これにより、第２の応力膜４１２は、第２のＦｉｎ１２をチャネル長方向に圧縮する。
【０１０７】
本変形例は、第４の実施形態と同様の効果を有する。
【図面の簡単な説明】
【０１０８】
【図１】Ｆｉｎ型ＦＥＴのＦｉｎ１１、１２と、そのＦｉｎ１１、１２に与えられる応力とを示した概念図。
【図２】Ｆｉｎ型ＦＥＴのＦｉｎ１１、１２と、そのＦｉｎ１１、１２に与えられる応力とを示した概念図。
【図３】Ｆｉｎの結晶面方位とキャリア移動度との関係を示すグラフ。
【図４】Ｆｉｎの結晶面方位とキャリア移動度との関係を示すグラフ。
【図５】本発明に係る第１の実施形態に従ったＦｉｎ型ＦＥＴの平面図。
【図６】図５の６−６線に沿った断面図。
【図７】本発明に係る第1の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す斜視図。
【図８】図７に続く、Ｆｉｎ型ＦＥＴの製造方法を示す斜視図。
【図９】図８に続く、Ｆｉｎ型ＦＥＴの製造方法を示す斜視図。
【図１０】図９に続く、Ｆｉｎ型ＦＥＴの製造方法を示す斜視図。
【図１１】図１０に続く、Ｆｉｎ型ＦＥＴの製造方法を示す斜視図。
【図１２】図１１に続く、Ｆｉｎ型ＦＥＴの製造方法を示す斜視図。
【図１３】図１２に続く、Ｆｉｎ型ＦＥＴの製造方法を示す斜視図。
【図１４】図１３に続く、Ｆｉｎ型ＦＥＴの製造方法を示す断面図。
【図１５】図１４に続く、Ｆｉｎ型ＦＥＴの製造方法を示す断面図。
【図１６】図１５に続く、Ｆｉｎ型ＦＥＴの製造方法を示す断面図。
【図１７】図１６に続く、Ｆｉｎ型ＦＥＴの製造方法を示す断面図。
【図１８】第１の実施形態の変形例を示す平面図。
【図１９】本発明に係る実施形態に従ったＦｉｎ型ＦＥＴの平面図。
【図２０】図１９の２０−２０線に沿った断面図。
【図２１】本発明に係る第２の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す断面図。
【図２２】図２１に続く、Ｆｉｎ型ＦＥＴの製造方法を示す断面図。
【図２３】本発明に係る第３の実施形態に従ったＦｉｎ型ＦＥＴの断面図。
【図２４】本発明に係る第４の実施形態に従ったＦｉｎ型ＦＥＴの斜視図。
【図２５】図２４のＡ−Ａ線に沿った断面図。
【図２６】図２４のＢ−Ｂ線に沿った断面図。
【図２７】図２４のＤ−Ｄ線に沿って切断したときの平面図。
【図２８】図２４のＥ−Ｅ線に沿った断面図。
【図２９】図２４のＦ−Ｆ線に沿った断面図。
【図３０】図２４のＨ−Ｈ線に沿って切断したときの平面図。
【図３１】本発明に係る第４の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す断面図。
【図３２】図３１に続く、Ｆｉｎ型ＦＥＴの製造方法を示す断面図。
【図３３】図３２に続く、Ｆｉｎ型ＦＥＴの製造方法を示す断面図。
【図３４】図３３に続く、Ｆｉｎ型ＦＥＴの製造方法を示す断面図。
【図３５】図３４に続く、Ｆｉｎ型ＦＥＴの製造方法を示す断面図。
【図３６】ＳＯＩ基板に代えてバルクシリコン基板を用いた形態において図１１に相当する断面図。
【符号の説明】
【０１０９】
５  支持基板
１０  絶縁層
１１  第１のＦｉｎ
１２  第２のＦｉｎ
２０  キャップ膜
２５  ゲート絶縁膜
３１  第１のゲート電極
３２  第２のゲート電極
４１１  第１の応力膜
４１２  第２の応力膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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