(57)【要約】【課題】電界効果ソース／ドレイン領域を有する半導体装置を提供する。【解決手段】この装置は半導体基板と、前記半導体基板に定義された活性領域と前記活性領域の上部を横切るゲート電極とを含む。前記ゲート電極の両側の活性領域にソース／ドレイン領域が定義される。前記ソース／ドレイン領域のうちの少なくとも一つは前記ゲート電極のフリンジフィールドによって生成される電界効果ソース／ドレイン領域である。トランジスタのソース／ドレイン領域のうちの少なくとも一つはＰＮ接合ソース／ドレイン領域ではない電界効果ソース／ドレイン領域として形成することによって短チャンネル効果を抑制することができ、トランジスタのソース／ドレイン領域全部が電界効果ソース／ドレイン領域である場合、短チャンネル効果がまったくない半導体装置を提供することができる。【選択図】図４Ａ
2007173822.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に定義された活性領域と、
前記活性領域の上部を横切るゲート電極と、
前記ゲート電極の両側の活性領域に定義されるソース／ドレイン領域と、を含み、
前記ソース／ドレイン領域のうちの少なくとも一つは前記ゲート電極のフリンジフィールドによって生成される電界効果ソース／ドレイン領域であることを特徴とする半導体装置。
【請求項２】
前記ソース／ドレイン領域のうちの一つは電界効果ソース／ドレイン領域であり、他の一つはＰＮ接合ソース／ドレイン領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面は電荷の移動度が高い層が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電荷の移動度が高い層はドーピングされない半導体層であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電荷の移動度が高い層はストレインドシリコン層であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ゲート電極と前記基板との間に介在された電荷貯蔵層をさらに含み、
前記電荷貯蔵層は浮遊ゲート、電荷貯蔵絶縁層、及びナノクリスタル導電層のうちの選択された一つであることを特徴とする請求項１に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板に定義された活性領域と、
前記活性領域に配置された接地選択トランジスタ及びストリング選択トランジスタと、
前記接地選択トランジスタと前記ストリング選択トランジスタとの間に配置された複数個のセルトランジスタと、を含み、
前記セルトランジスタのソース領域及びドレイン領域のうちの少なくとも一つはゲート電極のフリンジフィールドによって生成される電界効果ソース／ドレイン領域であることを特徴とする半導体装置。
【請求項８】
前記半導体基板の表面は電荷の移動度が高い層が形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記電荷の移動度が高い層はドーピングされない半導体層であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記電荷の移動度が高い層はストレインドシリコン層であることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記セルトランジスタのゲート電極と前記基板との間に介在された電荷貯蔵層をさらに含み、前記電荷貯蔵層は浮遊ゲート、電荷貯蔵絶縁層、及びナノクリスタル導電層のうちの選択された一つであることを特徴とする請求項７に記載の半導体装置。
【請求項１２】
前記活性領域を横切り、前記接地選択トランジスタのゲート電極及び前記ストリング選択トランジスタのゲート電極にそれぞれ連結された接地選択ライン及びストリング選択ラインと、
前記接地選択ライン及び前記ストリング選択ラインの間に配置されてそれぞれのセルトランジスタのゲート電極に連結され、前記活性領域を横切る複数個のワードラインと、をさらに含み、
前記ワードラインとの間の活性領域に定義されたソース／ドレイン領域は隣接したゲート電極のフリンジフィールドによって生成される電界効果ソース／ドレイン領域であることを特徴とする請求項７に記載の半導体装置。
【請求項１３】
前記ワードライン及び前記接地選択ラインの間のソース／ドレイン領域と、前記ワードライン及び前記ストリング選択ラインの間のソース／ドレイン領域はＰＮ接合ソース／ドレイン領域であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ストリング選択ライン及び前記ワードラインの間と、前記接地選択ライン及び前記ワードラインの間とに配置されて前記活性領域を横切る反転ゲートラインをさらに含み、
前記反転ゲートラインの両側の活性領域に定義されたソース／ドレイン領域は隣接するゲート電極及び隣接する反転ゲートラインのフリンジフィールドによって生成される電界効果ソース／ドレイン領域であることを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記活性領域の表面は、ドーピングされない半導体層、またはストレインドシリコン層が形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１６】
前記活性領域を横切り、前記接地選択トランジスタのゲート電極及び前記ストリング選択トランジスタのゲート電極にそれぞれ連結された接地選択ライン及びストリング選択ラインと、
前記接地選択ライン及び前記ストリング選択ラインの間に配置されてそれぞれのセルトランジスタのゲート電極に連結され、前記活性領域を横切る複数個のワードラインと、をさらに含み、
それぞれのセルトランジスタのソース／ドレイン領域のうちの一つは隣接するゲート電極のフリンジフィールドによって生成される電界効果ソース／ドレイン領域であり、他の一つはＰＮ接合ソース／ドレイン領域であることを特徴とする請求項７に記載の半導体装置。
【請求項１７】
前記ワードライン及び前記接地選択ラインの間のソース／ドレイン領域と、前記ワードライン及び前記ストリング選択ラインの間のソース／ドレイン領域とはＰＮ接合ソース／ドレイン領域であることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記ストリング選択ライン及び前記ワードラインの間と、前記接地選択ライン及び前記ワードラインの間に配置されて前記活性領域を横切る反転ゲートラインをさらに含み、
前記反転ゲートラインの両側の活性領域に定義されたソース／ドレイン領域のうちの一つは隣接するゲート電極及び隣接する反転ゲートラインのフリンジフィールドによって生成される電界効果ソース／ドレイン領域であり、他の一つはＰＮ接合ソース／ドレイン領域であることを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記ストリング選択ライン及び前記反転ゲートラインの間のソース／ドレイン領域と、前記接地選択ライン及び前記反転ゲートラインの間のソース／ドレイン領域とはＰＮ接合ソース／ドレイン領域であることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記活性領域の表面はドーピングされない半導体層またはストレインドシリコン層であることを特徴とする請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、より具体的にはゲート電極に印加される電圧によってフリンジフィールドが誘導され、前記ゲート電極のフリンジフィールドによって生成されるソース／ドレイン領域を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化によってトランジスタのチャンネル長が縮小されており、これによって短チャンネル効果が激しくなる。特に、大きさが数十ナノにトランジスタのゲート線幅が縮小することから、短チャンネル効果はより激しくなって、閾値電圧の変化をもたらす。前記短チャンネル効果を克服するために、ハロ（ｈａｌｏ）構造の接合構造が提案されたが、この構造はオン電流の減少及び接合漏洩電流が増加する問題がある。
【０００３】
トランジスタの短チャンネル効果及びこれを克服するために提案されたハロ接合構造は前記の問題によってサブナノスケールのフラッシュ記憶装置に適用するには困難がある。
【０００４】
図１Ａは従来技術に係るＮＡＮＤ型フラッシュ記憶装置の記憶セルを示す等価回路図であり、図１Ｂは前記記憶セルのビットライン方向断面図である。
【０００５】
図１Ａ及び図１Ｂを参照すると、従来のフラッシュ記憶装置は複数個のセルストリングで構成される。それぞれのセルストリングは接地選択トランジスタとストリング選択トランジスタとの間に複数個の記憶セルトランジスタが連結された構造を有する。記憶セルは前記接地選択トランジスタのゲート電極が連結された接地選択ラインＧＳＬと前記ストリング選択トランジスタが連結されたストリング選択ラインＳＳＬとを含み、接地選択ラインＧＳＬとストリング選択ラインＳＳＬとの間に前記記憶セルトランジスタのゲート電極が連結された複数個のワードラインＷＬｎが配置される。前記接地選択トランジスタのソース領域は連結されて共通ソースラインＣＳＬを構成し、前記ストリング選択トランジスタのドレイン領域はビットラインＢＬｎに連結される。ビットライン（ＢＬｎ）はワードラインＷＬｎと交差して前記ストリング選択トランジスタのドレイン領域に連結される。
【０００６】
図１Ｂに示したように、ワードラインＷＬｎ、接地選択ラインＧＳＬ、及びストリング選択ラインＳＳＬは、半導体基板１０に定義された活性領域上に配置される。ワードラインＷＬｎの間の活性領域にセルトランジスタのソース／ドレイン領域１２ｗが形成されており、接地選択ラインＧＳＬの両側の活性領域とストリング選択ラインＳＳＬの両側の活性領域にそれぞれ選択トランジスタのソース／ドレイン領域１２ｇ，１２ｓが形成されている。ワードラインＷＬｎと基板との間には貯蔵領域１４が介在される。貯蔵領域１４は電気的に絶縁された浮遊ゲート、電荷貯蔵絶縁層、ナノクリスタル導電体などとしてセルトランジスタの種類に応じて選択されることができる。
【０００７】
従来の半導体装置のソース／ドレイン領域１２ｇ，１２ｗ，１２ｓは基板と異なる導電性の不純物が注入されたＰＮ接合構造で形成される。また、高い電圧がソース／ドレイン領域に印加されるため、降伏電圧が高い接合構造で形成する。
【０００８】
図２に示したように、従来にはソース／ドレイン構造をＤＤＤ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造で形成して高い降伏電圧と低い接合漏洩電流を実現した。ＮＡＮＤ型フラッシュ記憶装置においてプログラム動作の時、選択ワードラインに１８Ｖの書き込み電圧が印加されれば、選択ワードラインに連結された非選択記憶セルのチャンネル及びソース／ドレイン領域は約８Ｖ程度にセルフブースティングされる。従って、前記基板とソース／ドレイン領域の接合の降伏電圧が８Ｖ以上になるようにソース／ドレイン接合構造は高濃度拡散層１６と低濃度拡散層１８で構成されたＤＤＤ構造で形成する。ＤＤＤ構造の接合は漏洩電流ＩＬを減らすことができる長所があるが、ゲート電極ＷＬと拡散層の重畳によるＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）と低濃度拡散層採択によるパンチスルーなどの短チャンネル効果を誘発する。前記短チャンネル効果によって記憶セルトランジスタのサブスレッショルド漏洩の増加及びサブスレッショルドスイングの劣化を起こして閾値電圧の散布が増加される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が達成しようとする技術的課題は、トランジスタのチャンネル長が縮小されても、短チャンネル効果が発生しない構造のソース／ドレイン領域を有する半導体装置を提供することである。
【００１０】
本発明が達成しようとする他の技術的課題は短チャンネル効果が発生しない構造のソース／ドレイン領域を有する不揮発性記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
前記技術的課題を達成するために本発明はゲートのフリンジフィールドによって生成されるソース／ドレイン領域を有する半導体装置を提供する。この装置は、半導体基板と、前記半導体基板に定義された活性領域と、前記活性領域の上部を横切るゲート電極と、を含む。前記ゲート電極の両側の活性領域にソース／ドレイン領域が定義される。前記ソース／ドレイン領域のうちの少なくとも一つは前記ゲート電極のフリンジフィールドによって生成される電界効果ソース／ドレイン領域（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｓｏｕｒｃｅ／ｄｒａｉｎ  ｒｅｇｉｏｎ）である。電界効果のソース／ドレイン領域ではない他のソース／ドレインは基板と異なる導電型の不純層であるＰＮ接合ソース／ドレイン領域である。
【００１２】
前記ゲート電極に電圧が印加されるとき、フリンジフィールドが誘導され、前記ソース／ドレイン領域は前記フリンジフィールドによって活性領域の表面に形成される反転層である。本発明はオン電流を高めるために前記活性領域の表面は電荷の移動度が高い層で形成することができる。例えば、前記活性領域の表面はドーピング濃度が低いかドーピングされない半導体層またはストレインドシリコン層などで形成されることができる。
【００１３】
前記ゲート電極と前記活性領域との間に電荷貯蔵層が介在された不揮発性記憶装置にも本発明は適用されることができる。例えば、前記不揮発性記憶装置は半導体基板と前記半導体基板に定義された活性領域と、前記活性領域に配置された接地選択トランジスタ及びストリング選択トレンジスとを含む。前記接地選択トランジスタと前記ストリング選択トランジスタとの間に複数個のセルトランジスタが配置される。前記セルトランジスタのソース領域及びドレイン領域のうちの少なくとも一つはゲート電極のフリンジフィールドによって生成される電界効果ソース／ドレイン領域（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｓｏｕｒｃｅ／ｄｒａｉｎ  ｒｅｇｉｏｎ）であり得る。
【発明の効果】
【００１４】
本発明によると、トランジスタのソース／ドレイン領域のうちの少なくとも一つはＰＮ接合ソース／ドレイン領域ではない電界効果ソース／ドレイン領域で形成するによって、短チャンネル効果を抑制することができ、また、トランジスタのソース／ドレイン領域全部が電界効果ソース／ドレイン領域である場合、短チャンネル効果を完全に防止する半導体装置を提供することができる。
【００１５】
本発明によると、ＮＡＮＤ型不揮発性記憶装置において接合漏洩がない電界効果ソース／ドレインを記憶セルトランジスタに採択することで、接合漏洩による書き込み／消去障害（ｐｒｏｇｒａｍ／ｅｒａｓｅ  ｄｉｓｔｕｒｂａｎｃｅ）がないＮＡＮＤ型不揮発性記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付の図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。ここで紹介される実施形態は開示された内容が当業者に本発明の思想が十分に伝達されることができるように提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板の“上”にあると言及されるとき、それは他の層または基板上に直接形成される場合と、またはこれらの間に第３の層が介在される場合とがある。明細書の全体にかけて同一の参照番号に表示された部分は同一の構成要素を示す。
【００１７】
図３は本発明の望ましい実施形態による半導体装置の断面図である。
【００１８】
図３を参照すると、本発明による半導体装置は、基板と異なる導電型の拡散層からなるＰＮ接合ソース／ドレイン領域を有しない。ゲート電極Ｗｎ‐１、Ｗｎ＋１に電圧を印加することによって、フリンジフィールドが誘導され、前記フリンジフィールドによって基板の表面に形成された反転層６６がソース／ドレイン領域の役目をする。この構造によれば、接合漏洩がまったくないため、書き込み／消去障害（ｐｒｏｇｒａｍ／ｅｒａｓｅ  ｄｉｓｔｕｒｂａｎｃｅ）の特性が向上し、短チャンネル効果もないため、ＤＤＤ構造のような拡散構造の変更を要しないため、トランジスタの縮小も容易である。
【００１９】
図４Ａは本発明の第１実施形態によるＮＡＮＤ型の不揮発性記憶装置の等価回路図であり、図４Ｂは第１実施形態によるＮＡＮＤ型の不揮発性記憶装置のビットライン方向の断面図である。
【００２０】
図４Ａを参照すると、第１実施形態による不揮発性記憶装置のセルストリングは接地選択トランジスタとストリング選択トランジスタとの間に複数個の記憶セルトランジスタが連結された構造を有する。従来のＮＡＮＤ型不揮発性記憶装置とは異なり、前記記憶セルトランジスタの間にはＰＮ接合構造のソース／ドレイン領域が形成されない。
【００２１】
第１実施形態による記憶セルアレイは前記接地選択トランジスタのゲート電極が連結された接地選択ラインＧＳＬと前記ストリング選択トランジスタのゲート電極が連結されたストリング選択ラインＳＳＬが平行に配置され、接地選択ラインＳＳＬとストリング選択ラインＧＳＬとの間に前記セルトランジスタのゲート電極が連結された複数個のワードラインＷＬｎが平行に配置される。前記接地選択トランジスタのソース領域が連結された共通ソースラインＣＳＬがワードラインＷＬｎと平行に配置され、前記ストリング選択トランジスタのドレイン領域に連結されたビットラインＢＬｎがワードラインＷＬｎと交差して配置される。
【００２２】
図４Ｂを参照すると、前記接地選択トランジスタ、前記ストリング選択トランジスタ、及び前記セルトランジスタは半導体基板５０に定義された活性領域に形成される。接地選択ラインＧＳＬ、ストリング選択ラインＳＳＬ、及びワードラインＷＬｎは前記活性領域の上部を横切って形成される。前記ビットラインＢＬｎはビットラインコンタクトＤＣを通じて前記ストリング選択ラインＳＳＬ一側に形成されたソース／ドレイン領域に接続される。ワードラインＷＬｎはゲート電極と活性領域との間に介在された電荷貯蔵層６４を含む。電荷貯蔵層６４はフローティングゲートであり得る。または、ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−［ポリ−］シリコン）装置の場合、電荷貯蔵絶縁層であり得る。上記以外にも電荷貯蔵層６４は半導体または金属ナノクリスタルであり得る。
【００２３】
接地選択ラインＧＳＬの両側の活性領域に形成されたソース／ドレイン領域６２ｇとストリング選択ラインＳＳＬの両側の活性領域に形成されたソース／ドレイン領域６２ｓとは、基板に対して反対導電型の拡散層からなるＰＮ接合構造のソース／ドレイン領域である。これに反して、ワードラインＷＬｎの間のソース／ドレイン領域はＰＮ接合構造ではなく、隣接したワードラインに印加される電圧によって誘導されたフリンジフィールドによって前記活性領域に生成された反転層からなる電界効果ソース／ドレイン領域である。本発明では、トランジスタのチャンネル及びソース／ドレイン領域が形成される部分の活性領域は電荷の移動度が強化された層で形成し、電界効果ソース／ドレイン領域を採択することによってオン電流が低くなることを補償することができる。
【００２４】
図４Ｃは本発明の第１実施形態の変形例を示す断面図である。
【００２５】
図４Ｃを参照すると、半導体基板５０の表面に電荷の移動度が高い層（ｍｏｂｉｌｉｔｙ  ｅｎｈａｎｃｅｄ  ｌａｙｅｒ：５２）が形成されている。前記電荷の移動度が高い層は、約１０１５／ｃｍ３〜１０１６／ｃｍ３以下の低いドーピング濃度を有する層として、低濃度の半導体基板または半導体基板５０上に形成された真性半導体エピタキシアル層またはストレインドシリコン層で形成されることができる。または、前記電荷の移動度が高い層はドーピングされない半導体層であることもできる。
【００２６】
図５Ａは本発明の第２実施形態によるＮＡＮＤ型の不揮発性記憶装置の等価回路図であり、図５Ｂは第２実施形態によるＮＡＮＤ型の不揮発性記憶装置のビットライン方向の断面図である。
【００２７】
図５Ａを参照すると、第２実施形態による不揮発性記憶装置はワードラインＷＬｎと接地選択ラインＧＳＬ、及びワードラインＷＬｎとストリング選択ラインＳＳＬとの間にチャンネル反転のためのダミーワードラインである反転ゲートラインＣＷＬがワードラインＷＬｎと一平行に配置される。反転ゲートラインＣＷＬが形成されることによってワードラインＷＬｎと接地選択ラインＧＳＬ、及びワードラインＷＬｎとストリング選択ラインＳＳＬとの間にＰＮ接合ソース／ドレイン領域が形成されなくても良い。反転ゲートラインＣＷＬは最も外側に配置されるワードラインＷＬｎに印加される電圧と接地選択ラインＧＳＬ、及びストリング選択ラインＳＳＬに印加される電圧との間の電圧シールドの役割を担い、容量性結合（ｃａｐａｃｉｔｉｖｅ  ｃｏｕｐｌｉｎｇ）を低めることができる。
【００２８】
図５Ｂを参照すると、第１実施形態と同様に、接地選択ラインＧＳＬとストリング選択ラインＳＳＬが活性領域を横切り、接地選択ラインＧＳＬとストリング選択ラインＳＳＬとの間に複数個の平行なワードラインＷＬｎが配置される。接地選択ラインＧＳＬと一番目のワードラインＷＬ０との間にワードラインと平行な反転ゲートラインＣＷＬが配置され、最後のワードラインＷＬ３１と前記ストリング選択ラインＳＳＬとの間にワードラインと平行な反転ゲートラインＣＷＬが配置される。
【００２９】
ワードラインＷＬｎの間の活性領域と前記反転ゲートラインＣＷＬとの間の活性領域にはＰＮ接合ソース／ドレイン領域が形成されず、隣接したワードラインまたは反転ゲートラインに電圧が印加されるとき、電界効果ソース／ドレイン領域が形成される。接地選択トランジスタとストリング選択トランジスタのソース／ドレイン領域のうちの前記電界効果ソース／ドレイン領域が形成されない他のソース／ドレイン領域６２ｇ、６２ｓはＰＮ接合ソース／ドレイン領域である。
【００３０】
図５Ｃは本発明の第２実施形態の変形例を示す断面図である。
【００３１】
図５Ｃを参照すると、半導体基板５０の表面に電荷の移動度が高い層（ｍｏｂｉｌｉｔｙ  ｅｎｈａｎｃｅｄ  ｌａｙｅｒ：５２）が形成されている。前記電荷の移動度が高い層は約１０１５／ｃｍ３〜１０１６／ｃｍ３以下の低いドーピング濃度を有する層として、低濃度の半導体基板または半導体基板５０上に形成された真性半導体エピタキシアル層またはストレインドシリコン層で形成されることができる。
【００３２】
図６Ａは本発明の第３実施形態によるＮＡＮＤ型の不揮発性記憶装置の等価回路図であり、図６Ｂは第３実施形態によるＮＡＮＤ型の不揮発性記憶装置のビットライン方向の断面図である。
【００３３】
図６Ａを参照すると、本発明によるＮＡＮＤ型の不揮発性記憶装置の記憶セルトランジスタは少なくとも一つの電界効果ソース／ドレイン領域を有することができる。例えば、示したように、記憶セルトランジスタのソース／ドレイン領域のうちの一つは電界効果ソース／ドレイン領域であり、他の一つはＰＮ接合ソース／ドレイン領域であることができる。第３実施形態による不揮発性記憶装置は接地選択トランジスタとストリング選択トランジスタのソース／ドレイン領域は全部ＰＮ接合ソース／ドレイン領域であり、記憶セルトランジスタのソース／ドレイン領域のうちの一つはＰＮ接合ソース／ドレイン領域であり、他の一つは電界効果ソース／ドレイン領域である。
【００３４】
図６Ｂに示したように、半導体基板５０上に接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬが配置され、接地選択ラインＧＳＬとストリング選択ラインＳＳＬとの間に複数個のワードラインＷＬｎが配置される。ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬの両側の活性領域にはＰＮ接合ソース／ドレイン領域６２ｓ，６２ｇが形成され、ワードラインＷＬｎの間の活性領域にはＰＮ接合ソース／ドレイン領域６２ｗ及び電界効果ソース／ドレインが交互に形成される。従って、ワードラインＷＬｎの両側の活性領域のうちの一つのみに不純物が注入されたＰＮ接合ソース／ドレイン領域６２ｗが形成され、他の一つにはＰＮ接合ソース／ドレイン領域６２ｗが形成されず、隣接するゲート電極に印加される電圧のフリンジフィールドによって電界効果ソース／ドレイン領域が生成される。第３実施形態のように、記憶セルトランジスタのソース／ドレイン領域のうちの少なくとも一つのみに電界効果ソース／ドレイン領域を形成しても短チャンネル効果を抑制できる構造になることができる。
【００３５】
図６Ｃは第３実施形態の変形例を示す断面図である。
【００３６】
図６Ｃを参照すると、半導体基板５０の表面に電荷の移動度が高い層（ｍｏｂｉｌｉｔｙ  ｅｎｈａｎｃｅｄ  ｌａｙｅｒ；５２）が形成されている。前記電荷の移動度が高い層は約１０１５／ｃｍ３〜１０１６／ｃｍ３以下の低いドーピング濃度を有する層として、低濃度の半導体基板または半導体基板５０上に形成された真性半導体エピタキシアル層またはストレインドシリコン層で形成されることができる。
【００３７】
図７Ａは本発明の第４実施形態によるＮＡＮＤ型の不揮発性記憶装置の等価回路図であり、図７Ｂは第４実施形態によるＮＡＮＤ型の不揮発性記憶装置のビットライン方向の断面図である。
【００３８】
図７Ａを参照すると、第４実施形態によるＮＡＮＤ型の不揮発性記憶装置は記憶セルトランジスタのソース／ドレイン領域のうちの少なくとも一つは電界効果ソース／ドレイン領域であり、接地選択トランジスタ及び記憶セルトランジスタの間と、ストリング選択トランジスタと記憶セルトランジスタとの間にチャンネル反転のための反転ゲートラインＣＷＬが配置される。
【００３９】
図７Ｂを参照すると、一番目のワードラインＷＬ０と接地選択ラインＧＳＬとの間、および最後のワードラインＷＬ３１とストリング選択ラインＳＳＬとの間にチャンネル反転のための反転ゲートラインＣＷＬがワードラインＷＬｎと平行に配置される。反転ゲートラインＣＷＬ及びワードラインＷＬｎの両側の活性領域のうちの一つにはＰＮ接合ソース／ドレイン領域６２ｓ，６２ｗ，６２ｇが形成され、他の一つにはＰＮ接合ソース／ドレイン領域が形成されず、電界効果ソース／ドレインが形成される。すなわち、ＰＮ接合ソース／ドレイン領域は反転ゲートラインＣＷＬとワードラインＷＬｎとの間の活性領域に一つ置きに一つずつ形成されることができる。図面において、反転ゲートラインＣＷＬと選択トランジスタＧＳＬ，ＳＳＬとの間にＰＮ接合ソース／ドレイン領域が形成されると示しているが、前記ＰＮ接合ソース／ドレイン領域は反転ゲートラインＣＷＬの他方の活性領域に形成されることもできる。
【００４０】
図７Ｃは第４実施形態の変形例を示す断面図である。
【００４１】
図７Ｃを参照すると、半導体基板５０の表面に電荷の移動度が高い層（ｍｏｂｉｌｉｔｙ  ｅｎｈａｎｃｅｄ  ｌａｙｅｒ；５２）が形成されている。前記電荷の移動度が高い層は約１０１５／ｃｍ３〜１０１６／ｃｍ３以下の低いドーピング濃度を有する層として、低濃度の半導体基板または半導体基板５０上に形成された真性半導体エピタキシアル層またはストレインドシリコン層で形成されることができる。
【００４２】
以上の実施形態において、記憶セルトランジスタのソース／ドレイン領域は全部電界効果ソース／ドレイン領域であるか、少なくともある一つのソース／ドレイン領域が電界効果ソース／ドレイン領域として説明されたが、本発明の実施形態によるＮＡＮＤ型の不揮発性記憶装置のセルアレイに定義されたソース／ドレイン領域のうちの少なくとも一つが電界効果ソース／ドレイン領域に形成される範囲まで本発明の範囲が拡張されることができる。
【図面の簡単な説明】
【００４３】
【図１Ａ】従来の半導体装置を示す等価回路図である。
【図１Ｂ】従来の半導体装置の断面図である。
【図２】本発明の望ましい実施形態による半導体装置の断面図である。
【図３】本発明の望ましい実施形態による半導体装置の断面図である。
【図４Ａ】本発明の第１実施形態による半導体装置の等価回路図である。
【図４Ｂ】本発明の第１実施形態による半導体装置の断面図である。
【図４Ｃ】第１実施形態の変形例による半導体装置の断面図である。
【図５Ａ】本発明の第２実施形態による半導体装置の等価回路図である。
【図５Ｂ】本発明の第２実施形態による半導体装置の断面図である。
【図５Ｃ】第２実施形態の変形例による半導体装置の断面図である。
【図６Ａ】本発明の第３実施形態による半導体装置の等価回路図である。
【図６Ｂ】本発明の第３実施形態による半導体装置の断面図である。
【図６Ｃ】第３実施形態の変形例による半導体装置の断面図である。
【図７Ａ】本発明の第４実施形態による半導体装置の等価回路図である。
【図７Ｂ】本発明の第４実施形態による半導体装置の断面図である。
【図７Ｃ】第４実施形態の変形例による半導体装置の断面図である。
【符号の説明】
【００４４】
ＳＳＬ    ストリング選択ライン、
ＧＳＬ  ストリング選択ラインＧＳＬ、
ＷＬ０〜ＷＬｎ    ワードライン、
ＣＳＬ    共通ソースライン、
ＢＬ０〜ＢＬｎ    ビットライン。
【図１Ａ】
2007173822.tif 000003
【図１Ｂ】
2007173822.tif 000004
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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