(57)【要約】【課題】ゲートアレイのメタル配線領域を削減して配置配線効率を向上させる。【解決手段】電源電位ＶＤＤ領域、ＰＭＯＳ、ＮＭＯＳ及び接地電位ＧＮＤ領域が一列に配置され、このＰＭＯＳとＮＭＯＳの間にこれらの２つのトランジスタのゲートを接続するゲート配線が配置された同一パターンのユニットセル１０が複数個並列して形成された半導体基板１と、ユニットセル１０上に絶縁層２０を介して形成されたメタル配線３０と、メタル配線３０とユニットセル１０のトランジスタとを電気的に接続するコンタクト３１を備えたゲートアレイにおいて、ユニットセル１０中で使用されていないトランジスタのゲート配線をメタル配線３０に代えて用いる。【選択図】図１
2007173474.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に並列して配置され、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを有する同一パターンの複数のユニットセルであって、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタはそれぞれゲート、ソース及びドレインを有し、前記第１のＭＯＳトランジスタの前記ゲートと前記第２のＭＯＳトランジスタの前記ゲートとはゲート配線によって接続され、前記ゲート配線は第１のゲート端子部及び第２のゲート端子部を有する前記ユニットセルと、
前記ユニットセル上に絶縁層を介して形成された複数のメタル配線と、
前記メタル配線と、前記第１のゲート端子部、前記第２のゲート端子部、前記ソースまたは前記ドレインとを電気的に接続する複数のコンタクトとを有し、
前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタのいずれをもトランジスタとして使用していない前記ユニットセルにおける前記第１のゲート端子部及び前記第２のゲート端子部にそれぞれ前記コンタクトを有することを特徴とするゲートアレイ。
【請求項２】
前記ユニットセルは電源電位領域と接地電位領域とを更に有し、
前記トランジスタとして使用していない前記第１のＭＯＳトランジスタの前記ソース及び前記ドレイン、並びに前記トランジスタとして使用していない前記第２のＭＯＳトランジスタの前記ソース及び前記ドレインが、前記電源電位領域又は前記接地電位領域と接続されていることを特徴とする請求項１記載のゲートアレイ。
【請求項３】
前記トランジスタとして使用されていない前記第１のＭＯＳトランジスタの前記ソース及び前記ドレインが前記トランジスタとして使用していない前記第１のＭＯＳトランジスタの前記ゲートに接続され、前記トランジスタとして使用されていない前記第２のＭＯＳトランジスタの前記ソース及び前記ドレインが前記トランジスタとして使用していない前記第２のＭＯＳトランジスタの前記ゲートに接続されていることを特徴とする請求項１記載のゲートアレイ。
【請求項４】
半導体基板上に並列して配置され、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを有する同一パターンの複数のユニットセルであって、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタはそれぞれゲート、ソース及びドレインを有し、前記第１のＭＯＳトランジスタの前記ゲートと前記第２のＭＯＳトランジスタの前記ゲートとはゲート配線によって接続され、前記ゲート配線は第１のゲート端子部及び第２のゲート端子部を有する前記ユニットセルと、
前記ユニットセル上に絶縁層を介して形成された複数のメタル配線と、
前記メタル配線と、前記第１のゲート端子部、前記第２のゲート端子部、前記ソースまたは前記ドレインとを電気的に接続する複数のコンタクトとを有し、
前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタのいずれの前記ソース及び前記ドレインにも前記コンタクトを有さない前記ユニットセルにおける前記第１のゲート端子部及び前記第２のゲート端子部にそれぞれ前記コンタクトを有することを特徴とするゲートアレイ。
【請求項５】
半導体基板上に並列して配置され、電源電位領域、第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び接地電位領域を有する同一パターンの複数のユニットセルであって、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタはそれぞれゲート、ソース及びドレインを有し、前記第１のＭＯＳトランジスタの前記ゲートと前記第２のＭＯＳトランジスタの前記ゲートとはゲート配線によって接続され、前記ゲート配線は第１のゲート端子部及び第２のゲート端子部を有する前記ユニットセルと、
前記ユニットセル上に絶縁層を介して形成された複数のメタル配線と、
前記メタル配線と、前記第１のゲート端子部、前記第２のゲート端子部、前記ソースまたは前記ドレインとを電気的に接続する複数のコンタクトとを有し、
前記第１のＭＯＳトランジスタの前記ソース及び前記ドレイン並びに前記第２のＭＯＳトランジスタの前記ソース及び前記ドレインが前記電源電位領域または前記接地電位領域と接続されている前記ユニットセルにおける前記第１のゲート端子部及び前記第２のゲート端子部にそれぞれ前記コンタクトを有することを特徴とするゲートアレイ。
【請求項６】
半導体基板上に並列して配置され、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを有する同一パターンの複数のユニットセルであって、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタはそれぞれゲート、ソース及びドレインを有し、前記第１のＭＯＳトランジスタの前記ゲートと前記第２のＭＯＳトランジスタの前記ゲートとはゲート配線によって接続され、前記ゲート配線は第１のゲート端子部及び第２のゲート端子部を有する前記ユニットセルと、
前記ユニットセル上に絶縁層を介して形成された複数のメタル配線と、
前記メタル配線と、前記第１のゲート端子部、前記第２のゲート端子部、前記ソースまたは前記ドレインとを電気的に接続する複数のコンタクトとを有し、
前記第１のＭＯＳトランジスタの前記ソース及び前記ドレインが前記第１のＭＯＳトランジスタの前記ゲートに接続され、前記第２のＭＯＳトランジスタの前記ソース及び前記ドレインが前記第２のＭＯＳトランジスタの前記ゲートに接続されている前記ユニットセルにおける前記第１のゲート端子部及び前記第２のゲート端子部にそれぞれ前記コンタクトを有することを特徴とするゲートアレイ。
【請求項７】
前記第１のＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであることを特徴とする請求項１乃至６記載のゲートアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にユニットセルを敷き詰めて構成したゲートアレイ、特にそのユニットセル間の配線に関するものである。
【背景技術】
【０００２】
一般にゲートアレイは、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）、及びこれらのＰＭＯＳとＮＭＯＳのゲート配線を所定の位置に配置したユニットセルを半導体基板上に敷き詰め、これらのユニットセル間の配線を行うことにより、所望の論理回路を構成するようにしている。
【０００３】
図２（ａ）〜（ｃ）は、ゲートアレイで用いられるユニットセルの一例を示す構成図で、同図（ａ）は平面図、同図（ｂ）は同図（ａ）中のＸ−Ｘ線に沿う部分の断面図、及び同図（ｃ）は同図（ａ）中のＹ−Ｙ線に沿う部分の断面図である。
【０００４】
このユニットセル１０は、ｐ型の半導体基板１上に形成されるもので、平面図の上側に設けられたｎウエル１１の中に２つのＰＭＯＳ１２ａ，１２ｂが並んで形成され、この平面図の下側のｐ型の半導体基板１には２つのＮＭＯＳ１３ａ，１３ｂが並んで形成されている。ＰＭＯＳ１２ａとＮＭＯＳ１３ａのゲートは、ポリシリコンによるゲート配線１４ａで接続され、このゲート配線１４ａの中間には比較的面積の広いゲート端子部１５ａが設けられている。同様に、ＰＭＯＳ１２ｂとＮＭＯＳ１３ｂのゲートは、ポリシリコンによるゲート配線１４ｂで接続され、このゲート配線１４ｂの中間には２箇所に比較的面積の広いゲート端子部１５ｂ１，１５ｂ２が設けられている。更に、ＰＭＯＳ１２ａ，１２ｂの外側（図２（ａ）の上側）には電源電位ＶＤＤ用のｎ＋領域１６が形成され、ＮＭＯＳ１３ａ，１３ｂの外側（図２（ｂ）の下側）には接地電位ＧＮＤ用のｐ＋領域１７が形成されている。このようなユニットセル１０が、半導体基板１の表面に縦と横方向に同じ向きで敷き詰められて、ゲートアレイの下地が構成されるようになっている。
【０００５】
ゲートアレイの下地の表面は第１絶縁層２０で覆われ、この第１絶縁層２０の表面に第１メタル配線層３０が形成され、ゲートアレイの下地と第１メタル配線層３０の間が、コンタクト３１を介して電気的に接続されるようになっている。なお、図示していないが、第１メタル配線層３０の表面は第２絶縁層で覆われ、この第２絶縁層の表面に第２メタル配線層が形成され、第１メタル配線層と第２メタル配線層の間が、スルーホールを介して電気的に接続されるようになっている。更に、回路の規模に応じて、第３メタル配線層、第４メタル配線層等が使用される。
【０００６】
図３（ａ），（ｂ）は、図２のユニットセルを用いた従来のゲートアレイの一例を示す構成図で、同図（ａ）は平面図、及び同図（ｂ）は等価回路図である。
【０００７】
この図３（ａ）では、点線枠で囲まれて内部が砂地模様で示された領域はゲート配線１４及びゲート端子部１５、一点鎖線枠で囲まれて内部に斜線が引かれた領域は第１メタル配線層３０、及び太い実線枠で囲まれた領域は第２メタル配線層５０を示し、上からこれらの第２メタル配線層５０と第１メタル配線層３０を透視して、下地のゲート配線１４及びゲート端子部１５を見た図を示している。また、図中の小さな方形枠は下地と第１メタル配線層３０を接続するコンタクト３１、小さな円は第１メタル配線層３０と第２メタル配線層５０を接続するスルーホール５１を示している。なお、図中では代表例にのみ符号を付している。
【０００８】
このゲートアレイは、図３（ｂ）に示すように、２入力のセレクタ回路で、入力端子ａ，ｂに与えられる入力信号を、制御端子ｓに与えられる選択信号に従って選択し、出力端子ｙから出力するものである。
【０００９】
一方、このゲートアレイは、図３（ａ）に示すように、図２のユニットセル１０を４個並列に配置して構成されている。図の左端のユニットセル１０１は、入力端子ａ，ｂに与えられる入力信号を反転するインバータＩａ，Ｉｂとして使用され、２番目のユニットセル１０２は、インバータＩａ，Ｉｂの出力信号をオン／オフするトランスファゲートＴＧＡ，ＴＧｂとして使用されている。４番目のユニットセル１０４は、制御端子ｓに与えられる選択信号を反転するインバータＩｓと、オン状態のトランスファゲートＴＧａまたはＴＧｂから出力される信号を反転して出力端子ｙに出力するインバータＩｙとして使用されている。
【００１０】
なお、３番目のユニットセル１０３は、第１メタル配線層３０の縦方向の配線領域として使用され、このユニットセル１０３のトランジスタとゲート配線１４ａ，１４ｂは、使用されていない。更に、このゲートアレイは、ノードＮ１，Ｎ２，Ｎ３の横方向の配線を行うために、第２メタル配線層５０が使用されている。
【００１１】
【特許文献１】特開平１０−３３５６１３号公報
【００１２】
上記特許文献１には、トランジスタのソース・ドレイン領域をサリサイド化することによって低抵抗にし、これをセル内配線における第１のアルミニウム配線の代用とする半導体集積回路が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記ゲートアレイでは、使用していない３番目のユニットセル１０３の上側の第１メタル配線層３０を、縦方向の配線領域として使用している。このため、３本の横方向の配線が第２メタル配線層５０で行われ、この第２メタル配線層５０の配置配線効率が悪くなっており、全体の回路規模によっては、更に第３、第４のメタル配線層が必要となって製造工程が複雑化するおそれがあった。
【００１４】
即ち、実際のゲートアレイでは、図３に例示したセレクタのように幾つかのユニットセル１０で構成されて基本的な論理回路を構成する回路ブロックを「セル」と呼び、多数のセルを半導体基板上に縦・横方向に敷き詰めて構成される。セル内のユニットセル１０間の配線は、設計者の手によって個別に行われ、自動配置配線ツールのライブラリに登録される。一方、複数のセルを組み合わせたゲートアレイにおけるセル間の配線は、自動配置配線ツールを使用して行われる。自動配置配線ツールでは、ライブラリに登録されたセルの構成に基づいて、セル間の配線経路が決定される。このセル間配線を行う際に、配線で接続しようとするセル間のセル内で既に第２メタル配線層５０が使用されていると、その部分にセル間配線を配置することができないため、更に第３、第４等の多数のメタル配線層が必要となる場合があった。
【００１５】
本発明は、ゲートアレイにおけるセル内の第２メタル配線を削減し、配置配線効率を向上させることを目的としている。
【課題を解決するための手段】
【００１６】
本発明は、それぞれゲート、ソース及びドレインを有する第１及び第２のＭＯＳトランジスタと、これらの第１及び第２のＭＯＳトランジスタのゲート間を接続するゲート配線及びこのゲート配線に付属する第１及び第２のゲート端子部とを備えた同一パターンのユニットセルを複数個、半導体基板上に並列して配置し、これらのユニットセル上に絶縁層を介して複数のメタル配線を形成し、このメタル配線と前記ユニットセルのゲート端子部、ソースまたはドレインとの間を複数のコンタクトによって電気的に接続したゲートアレイにおいて、この半導体基板上に配置された複数のユニットセルの内で、トランジスタとして使用していない第１及び第２のＭＯＳトランジスタを有するユニットセル、即ち、ソース及びドレインが他のユニットセルに接続されておらず回路素子として使用されていないユニットセルの第１及び第２のゲート端子部にコンタクトを設け、メタル配線に接続するように構成したことを特徴としている。
【発明の効果】
【００１７】
本発明では、ユニットセル中の使用されていないトランジスタのゲート端子部にコンタクトを設けてメタル配線に接続しているので、この使用していないユニットセルのゲート配線をメタル配線に代えて用いることができる。これにより、メタル配線領域が削減されて余裕が生じ、配置配線効率を向上することができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１９】
図１（ａ），（ｂ）は、本発明の実施例１を示すゲートアレイの構成図で、同図（ａ）は平面図、及び同図（ｂ）は等価回路図である。
【００２０】
この図１（ａ）では、点線枠で囲まれて内部が砂地模様で示された領域はゲート配線１４及びゲート端子部１５、一点鎖線枠で囲まれて内部に斜線が引かれた領域は第１メタル配線層３０、及び太い実線枠で囲まれた領域は第２メタル配線層５０を示し、上側からこれらの第２メタル配線層５０と第１メタル配線層３０を透視して、下地のゲート配線１４及びゲート端子部１５を見た図を示している。また、図中の小さな方形枠は下地と第１メタル配線層３０を接続するコンタクト３１、小さな円は第１メタル配線層３０と第２メタル配線層５０を接続するスルーホール５１を示している。なお、図中では代表例にのみ符号を付している。
【００２１】
このゲートアレイは、図１（ｂ）に示すように、２入力のセレクタ回路で、入力端子ａ，ｂに与えられる入力信号を、制御端子ｓに与えられる選択信号に従って選択し、出力端子ｙから出力するものである。
【００２２】
即ち、入力端子ａに与えられる入力信号は、インバータＩａで反転されてノードｎ１に出力され、入力端子ｂに与えられる入力信号は、インバータＩｂで反転されてノードｎ２に出力されるようになっている。
【００２３】
ノードｎ１には、トランスファゲートＴＧａの一端が接続されている。また、ノードｎ２には、ＰＭＯＳｐｂとＮＭＯＳｎｂのゲートが接続されると共に、トランスファゲートＴＧｂの一端が接続されている。なお、ＰＭＯＳｐｂ及びＮＭＯＳｎｂのソースとドレインは、無接続状態となっている。トランスファゲートＴＧａ，ＴＧｂの他端はノードｎ３に接続され、このノードｎ３にインバータＩｙの入力側が接続されている。インバータＩｙの出力側は、出力端子ｙに接続されている。
【００２４】
また、制御端子ｓに与えられる選択信号は、ノードｎ４を介してトランスファゲートＴＧａ，ＴＧｂの制御信号として与えられると共に、インバータＩｓで反転されてノードｎ５に出力され、これらのトランスファゲートＴＧａ，ＴＧｂの相補的な制御信号として与えられるようになっている。
【００２５】
一方、このゲートアレイは、図１（ａ）に示すように、半導体基板１の上に、図２のユニットセル１０を４個並列に配置して構成されている。左端のユニットセル１０１は、入力端子ａ，ｂに与えられる入力信号を反転するインバータＩａ，Ｉｂとして使用され、２番目のユニットセル１０２は、インバータＩａ，Ｉｂの出力信号をオン／オフするトランスファゲートＴＧＡ，ＴＧｂとして使用されている。４番目のユニットセル１０４は、制御端子ｓに与えられる選択信号を反転するインバータＩｓと、オン状態のトランスファゲートＴＧａまたはＴＧｂから出力される信号を反転して出力端子ｙに出力するインバータＩｙとして使用されている。
【００２６】
３番目のユニットセル１０３では、下地として形成されているＰＭＯＳ１２ｂとＮＭＯＳ１３ｂは、回路素子としては使用されておらず、これらのＰＭＯＳ１２ｂとＮＭＯＳ１３ｂのソース及びドレインが他のユニットセルのトランジスタに接続されていない。但し、ＰＭＯＳ１２ｂ（等価回路中のＰＭＯＳｐｂ）とＮＭＯＳ１３ｂ（等価回路中のＮＭＯＳｎｂ）のゲートを結ぶポリシリコンによるゲート配線１４ｂが、ノードｎ２として用いられている。即ち、ゲート配線１４ｂに付属する２つのゲート端子部１５ｂ１，１５ｂ２がコンタクト３１を介して第１メタル配線層３０に接続されている。
【００２７】
更に、ユニットセル１０３の上側は、絶縁層２０を介して第１メタル配線層３０の縦方向の配線領域として使用されている。なお、ユニットセル１０３のゲート配線１４ａは、使用されていない。
【００２８】
更に、このゲートアレイでは、ノードｎ３の横方向の配線を行うために、第２メタル配線層５０が使用されている。
【００２９】
このゲートアレイでは、回路素子として使用していないＰＭＯＳｐｂ及びＮＭＯＳｎｂのゲート配線１４ｂに付属する２つのゲート端子部１５ｂ１，１５ｂ２を、コンタクト３１を介して第１メタル配線層３０に接続することによってノードｎ２の縦方向の配線として利用するようにしている。これにより、第１メタル配線層３０にノードｎ４，ｎ５の横方向の配線を設けることが可能になる。従って、図３（ａ）では３本あった第２メタル配線層５０の配線が、図１（ａ）では１本に削減されている。
【００３０】
実際のゲートアレイは、図１に例示したセレクタのように、幾つかのユニットセル１０で構成された基本的な論理回路ブロックであるセルを、半導体基板上に縦・横方向に複数敷き詰めて構成されている。そして、複数のセル間の配線は、自動配置配線ツールを使用して行われる。自動配置配線ツールでは、ライブラリに登録されたセルの構成に基づいて、メタル配線層を用いたセル間の配線経路が決定される。従って、このように第２メタル配線層によるセル内配線のメタル配線領域を削減しておくことにより、自動配置配線ツールでセル間配線を行うときに余裕が生じ、配置配線効率が向上してメタル配線層の数を減らすことができる場合がある。
【００３１】
なお、このゲートアレイでは、ノードｎ２の縦方向の配線にゲート配線を利用しているので、このノードｎ２に浮遊状態のＰＭＯＳｐｂとＮＭＯＳｎｂのゲートが接続されることになるが、これによる配線容量の増加は無視できる程度であり、実用上の問題がないことが、シミュレーションによって確認されている。
【００３２】
以上のように、この実施例１のゲートアレイは、使用していないトランジスタ（ＰＭＯＳｐｂ及びＮＭＯＳｎｂ）のゲート配線を、回路配線として使用するので、第２メタル配線層５０の配線の一部を第１メタル配線層３０に移すことが可能になり、配置配線効率を向上することができるという利点がある。
【実施例２】
【００３３】
図４（ａ），（ｂ）は、本発明の実施例２を示すゲートアレイの構成図で、同図（ａ）は平面図、及び同図（ｂ）は等価回路図である。これらの図において、図１中の要素と共通の要素には共通の符号が付されている。
【００３４】
このゲートアレイは、ゲートがノードｎ２に接続されているＰＭＯＳｐｂのソースとドレインを電源電位ＶＤＤに接続すると共に、ＮＭＯＳｎｂのソースとドレインを接地電位ＧＮＤに接続したもので、その他の構成は図１と同様である。
【００３５】
ＰＭＯＳｐｂのソースとドレインは、第１メタル配線層３０を使用して、他の配線に影響を与えることなく電源電位ＶＤＤに接続することができる。また、ＮＭＯＳｐｂのソースとドレインは、第１メタル配線層３０を使用して、他の配線に影響を与えることなく接地電位ＧＮＤに接続することができる。従って、第２メタル配線層５０の構成は、図１（ａ）と同一となる。
【００３６】
このゲートアレイでは、ノードｎ２の縦方向の配線にゲート配線を利用し、かつこのゲート配線に接続されるＰＭＯＳｐｂとＮＭＯＳｎｂのソースとドレインを、それぞれ電源電位ＶＤＤと接地電位ＧＮＤに接続している。従って、ノードｎ２と電源電位ＶＤＤ及び接地電位ＧＮＤの間に、それぞれ逆方向のダイオードを接続した状態となり、このノードｎ２には一定の容量が付加されるが、これによる配線容量の増加は無視できる程度であり、シミュレーションによって実用上の問題がないことが確認されている。
【００３７】
以上のように、この実施例２のゲートアレイは、使用していないトランジスタ（ＰＭＯＳｐｂ及びＮＭＯＳｎｂ）のゲート配線を、回路配線として使用しているので、実施例１と同様の利点がある。更に、これらのトランジスタのソースとドレインを電源電位ＶＤＤまたは接地電位ＧＮＤに固定している。これにより、配線容量は一定の値に保たれるので、配線容量の変動がなくなってより安定した動作が可能になるという利点がある。
【００３８】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  ２入力のセレクタ回路を一例として説明したが、ＣＭＯＳ論理回路であれば、どのような回路構成のゲートアレイにも同様に適用可能である。
（２）  ユニットセル１０の構成は、図２のものに限定されない、電源電位ＶＤＤの領域、ＰＭＯＳ、ＮＭＯＳ、及び接地電位ＧＮＤの領域が一列に配置され、このＰＭＯＳとＮＭＯＳの間にゲート配線を設けた構成であれば良い。
（３）  実施例２では、未使用のトランジスタのソースとドレインを電源電位ＶＤＤまたは接地電位ＧＮＤに固定したが、ソースとドレインを各々のゲートに接続しても良い。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例１を示すゲートアレイの構成図である。
【図２】ゲートアレイで用いられるユニットセルの一例を示す構成図である。
【図３】従来のゲートアレイの一例を示す構成図である。
【図４】本発明の実施例２を示すゲートアレイの構成図である。
【符号の説明】
【００４０】
１    半導体基板
１０    ユニットセル
１２    ＰＭＯＳ
１３    ＮＭＯＳ
１４    ゲート配線
１５    ゲート端子部
２０    第１絶縁層
３０    第１メタル配線層
３１    コンタクト
【図１】
2007173474.tif 000003
【図２】
2007173474.tif 000004
【図３】
2007173474.tif 000005
【図４】
2007173474.tif 000006