(57)【要約】【課題】ＳＢＳＩ法によりＳＯＩ構造を形成する場合には、ＳｉＧｅ層２とＳｉ層３とをエピタキシャル成長させた後、支持体８によりＳｉ層３を支えてＳｉＧｅ層２を選択的に除去する。次工程で熱酸化法によりＳｉ層３と基板を熱酸化することで選択的に除去したＳｉＧｅ層２を除去した領域にＢＯＸ層を形成するが、この際に支持体８とＳｉ層３との間に強い応力が発生してしまう。そこで、この応力を緩和するための手段を提供する。【解決手段】ＣＶＤ法により形成される支持体８の母体となる支持体形成層６を形成する際にＴＥＯＳの一部をＴＭＧｅに変えて成層を行う。酸化Ｓｉ層と比べ酸化ＳｉＧｅ層はＳｉ層３との膨張係数の差が小さいため、Ｓｉ層３が受ける熱応力を低減化することができる。【選択図】図４
2007207960.tif 000002
【特許請求の範囲】
【請求項１】
半導体基材上に前記半導体基材よりもエッチング速度が大きい第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング速度が小さい第２半導体層を前記第１半導体層の上に形成する工程と、
前記第２半導体層の一部を用いて形成される素子領域部を挟む位置にある、前記第２半導体層及び前記第１半導体層とを部分的に除去開口し前記半導体基材を露出させるように支持体穴を形成する工程と、
前記支持体穴を埋めるように前記半導体基材の能動面側に支持体形成層を形成する工程と、
前記素子領域部と、前記支持体穴中に一端が位置し且つ前記素子領域部を覆い、別の支持体穴中に他端が位置する両持ち梁を形成する領域は少なくとも残して前記支持体形成層、前記第２半導体層及び前記第１半導体層をエッチングし、前記第２半導体層の一部を用いてなる前記素子領域部と、前記支持体形成層の一部を用いてなる支持体を形成し、更に前記支持体と前記半導体基材との間に位置し、前記両持ち梁と並ぶ向きに前記第１半導体層の端部及び前記素子領域部の端部の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記第１半導体層を選択エッチングすることにより、前記素子領域部と前記半導体基材との間を空隙化する工程と、
空隙化された前記素子領域部と前記半導体基材との間を埋めるよう埋め込み絶縁層を形成する工程と、
前記半導体基材の能動面側を覆うように平坦化絶縁層を形成する工程と、
前記半導体基材の能動面側を平坦化処理した後、前記素子領域部の能動面側に残留する前記支持体形成層若しくは前記平坦化絶縁層由来の層を取り除く工程、を当該順に行う手順を含み、
更に、前記支持体と前記素子領域部との間に発生する熱処理に伴う熱応力を緩和するための応力緩和物を前記支持体に添加する工程を含むことを特徴とする半導体基板の製造方法。
【請求項２】
請求項１に記載の半導体基板の製造方法を用いて得られた半導体基板であって、前記素子領域部はシリコン層、前記支持体は酸化シリコン層からなり、前記支持体に添加される応力緩和物としてはゲルマニウム、燐又は硼素を一種類以上含むことを特徴とする半導体基板。
【請求項３】
前記応力緩和物はゲルマニウムであり、ゲルマニウムの濃度範囲は重量％で１％以上１８％以下であることを特徴とする請求項２に記載の半導体基板。
【請求項４】
請求項２に記載の半導体基板が有する前記第２半導体層を用いたトランジスタを含むことを特徴とする半導体装置。
【請求項５】
前記応力緩和物を前記支持体に添加する工程は、前記支持体形成層としてＣＶＤ法を用いて成層された酸化シリコン層を用い、前記ＣＶＤ法に用いる材料ガスとして前記応力緩和物となるゲルマニウム、燐又は硼素を含むガスを一種類以上添加して成層を行い、前記支持体の母材となる前記支持体形成層に前記応力緩和物を添加することで、前記応力緩和物を前記支持体に添加する工程であることを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項６】
酸化シリコン層からなる前記支持体形成層或いは前記支持体にイオン注入法により前記応力緩和物となるゲルマニウム、燐又は硼素を含むイオンを一種類以上添加することを特徴とする請求項１に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、半導体基板の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
例えばＳＯＩ（Silicon On Insulator）基板上に形成されたトランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量（ソース・ドレイン領域と基板間の容量）が小さいことから、半導体装置の低消費電力化、高速動作化が可能であることなどの大きな利点を有している。一般に、バルクシリコン基板の全面にＳＯＩ構造を形成したＳＯＩ基板を用意して、このＳＯＩ構造の上にトランジスタ等が形成され、ＳＯＩ構造が不必要な部分においては、このＳＯＩ構造を除去することが行われている。ＳＯＩ基板については、例えば特許文献１に開示されているように張り合わせ技術を用いてＳＯＩ基板を形成する技術や、特許文献２に開示されているように、ＳＩＭＯＸ（Separation by Implanted Oxygen）技術を用いてＳＯＩ基板を形成する技術が用いられている。
【０００３】
また、非特許文献１には、バルクシリコン基板上にＳＯＩ層を部分的に形成することで、ＳＯＩ構造の上にトランジスタを低コストで形成できるＳＢＳＩ（Separation by Bonding Si Islands）法が開示されている。ＳＢＳＩ法でバルクシリコン基板上にＳＯＩ構造を形成する方法は、まずシリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピタキシャル成長させ、そこに支持体を形成するための穴（支持体穴）を形成する。その上に酸化シリコン層を成層した後、素子領域を形成するために素子領域周辺の酸化シリコン層、シリコン層、シリコンゲルマニウム層をドライエッチングする。次に、シリコンゲルマニウム層をフッ硝酸等で選択的にエッチングするとシリコン層は酸化シリコンから成る支持体に支持されシリコン層の下に空隙が形成される。そして、熱酸化工程を用いてこの空隙に酸化シリコンから成る絶縁層を成長させて埋め込むことでシリコン基板とシリコン層との間にＢＯＸ（Buried Oxide）層を形成する。その後、基板表面を平坦化処理してシリコン層を表面に露出させることでバルクシリコン基板上にＳＯＩ構造を得ている。
【０００４】
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された技術を用いて貼り合わせ基板を製造するには、２枚のシリコン基板を貼り合わせた後シリコンウェハの表面を研磨する必要があり、ＳＯＩ基板上に位置する薄層半導体層の厚さを精密に制御することは困難である。また、張り合わせや研磨工程を行う必要があるため、バルクシリコン基板と比べＳＯＩ基板の価格が高くなるという問題がある。
【０００６】
また、特許文献２に開示された技術を用いてＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となるため、イオン注入に起因するダメージがＳＯＩ基板中に残留する可能性がある。また高濃度の酸素をイオン注入する必要があるためスループットが低くなり、バルクシリコン基板と比べ価格が高くなるという問題がある。
【０００７】
一方、非特許文献１に開示された方法では、フッ硝酸等で選択的にシリコンゲルマニウム層をエッチングした後、熱酸化工程を用いてシリコン基板とシリコン層との間にＢＯＸ層を形成してＳＯＩ構造を形成する。この熱酸化工程でＢＯＸ層を形成する場合、シリコン層と酸化シリコンから成る支持体との熱膨張係数の差によりシリコン層と支持体との間に応力が生じる。
【０００８】
シリコン層に応力が加わるとトランジスタ特性、特に移動度が変化する。応力起因の移動度の変化を制御するのは極めて困難であるため、シリコン層上に形成されるトランジスタの特性がばらつくという問題があった。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的は応力による移動度のばらつきを抑えることを可能とする半導体基板の製造方法及び半導体基板、及び低価格で且つＳＯＩ基板の上層のシリコン層の厚みを精密に制御可能で更に多量のイオン注入によるシリコン層中のダメージを軽減することで低消費電力化、高速動作化を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
＜構成１＞上記課題を解決するために、本発明の半導体基板の製造方法は、半導体基材上に前記半導体基材よりもエッチング速度が大きい第１半導体層を形成する工程と、前記第１半導体層よりもエッチング速度が小さい第２半導体層を前記第１半導体層の上に形成する工程と、前記第２半導体層の一部を用いて形成される素子領域部を挟む位置にある、前記第２半導体層及び前記第１半導体層とを部分的に除去開口し前記半導体基材を露出させるように支持体穴を形成する工程と、前記支持体穴を埋めるように前記半導体基材の能動面側に支持体形成層を形成する工程と、前記素子領域部と、前記支持体穴中に一端が位置し且つ前記素子領域部を覆い、別の支持体穴中に他端が位置する両持ち梁を形成する領域は少なくとも残して前記支持体形成層、前記第２半導体層及び前記第１半導体層をエッチングし、前記第２半導体層の一部を用いてなる前記素子領域部と、前記支持体形成層の一部を用いてなる支持体を形成し、更に前記支持体と前記半導体基材との間に位置し、前記両持ち梁と並ぶ向きに前記第１半導体層の端部及び前記素子領域部の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記第１半導体層を選択エッチングすることにより、前記素子領域部と前記半導体基材との間を空隙化する工程と、空隙化された前記素子領域部と前記半導体基材との間を埋めるよう埋め込み絶縁層を形成する工程と、前記半導体基材の能動面側を覆うように平坦化絶縁層を形成する工程と、前記半導体基材の能動面側を平坦化処理した後、前記素子領域部の能動面側に残留する前記支持体形成層若しくは前記平坦化絶縁層由来の層を取り除く工程、を当該順に行う手順を含み、更に、前記支持体と前記素子領域部との間に発生する熱処理に伴う熱応力を緩和するための応力緩和物を前記支持体に添加する工程を含むことを特徴とする。
【００１１】
この構成によれば、支持体に応力緩和物が添加されているので、素子領域部と支持体との間に生じる熱応力を緩和することができる。素子領域部は半導体により構成されているため、素子領域部に印加された応力による移動度の変化を抑えることができる。
【００１２】
加えて、素子領域部の周縁部での応力集中による特性変動や、応力に起因する結晶欠陥により発生するリーク電流の発生を抑えることができる。
【００１３】
更に、素子領域部へ印加される応力を緩和することで素子領域部特性の経年変化を小さく抑えることができ、安定した特性を有する電子素子を形成するための半導体基板の製造方法を提供することができる。
【００１４】
＜構成２＞また、上記した本発明の半導体基板は、構成１に記載の半導体基板の製造方法を用いて得られた半導体基板であって、前記素子領域部はシリコン層、前記支持体は酸化シリコン層からなり、前記支持体に添加される応力緩和物としてはゲルマニウム、燐又は硼素を一種類以上含むことを特徴とする。
【００１５】
この構成によれば、酸化シリコン層に上記した応力緩和物を添加することで熱膨張係数を大きくすることができ、素子領域部のシリコン層の熱膨張係数に近づけることができる。そのため素子領域部へ印加される応力を軽減することができる。
【００１６】
また、上記した材料はシリコン系半導体製造プロセスで一般的に用いられており、新規な物質を導入することなく素子領域部に印加される応力を軽減した半導体基板を提供することができる。
【００１７】
＜構成３＞また、上記した本発明の半導体基板は、前記応力緩和物はゲルマニウムであり、ゲルマニウムの濃度範囲は重量％で１％以上１８％以下であることを特徴とする。
【００１８】
この構成によれば、応力緩和物にゲルマニウムを用い、且つ１％以上の濃度となるよう添加することで支持体と素子領域部との間に発生する応力を効果的に抑制することができる。また、ゲルマニウムの濃度を１８％以下に抑えることで熱安定性が高く、且つ吸湿性が抑えられた支持体を得ることができる。更にドナーやアクセプタとなる燐や硼素と比べ、半導体中に応力緩和物が混入した場合に電気的特性に与える影響を小さく抑えることができる。
【００１９】
＜構成４＞また、上記した本発明の半導体装置は、構成２に記載の半導体基板が有する前記第２半導体層を用いたトランジスタを含むことを特徴とする。
【００２０】
この構成によれば、安定した移動度を有し、リーク電流が抑えられ且つ経年変化を小さく抑えられたトランジスタを含む半導体装置を提供することができる。
【００２１】
＜構成５＞また、上記した本発明の半導体基板の製造方法は、前記応力緩和物を前記支持体に添加する工程は、前記支持体形成層としてＣＶＤ法を用いて成層された酸化シリコン層を用い、前記ＣＶＤ法に用いる材料ガスとして前記応力緩和物となるゲルマニウム、燐又は硼素を含むガスを一種類以上添加して成層を行い、前記支持体の母材となる前記支持体形成層に前記応力緩和物を添加することで、前記応力緩和物を前記支持体に添加する工程であることを特徴とする。
【００２２】
この製造方法によれば、製造工程数を増やす事無く支持体形成層中に応力緩和物を添加することができる。
【００２３】
＜構成６＞また、上記した本発明の半導体基板の製造方法は、酸化シリコン層からなる前記支持体形成層或いは前記支持体にイオン注入法により前記応力緩和物となるゲルマニウム、燐又は硼素を含むイオンを一種類以上添加することを特徴とする。
【００２４】
この製造方法によれば、応力緩和物の添加量を精密に制御することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を具体化した実施形態について図面に従って説明する。
【００２６】
（第１の実施形態）
図１から図１０は本発明の第１の実施形態に係る半導体基板の製造方法を示す模式図である。詳しくは、図１から図１０の各図（ａ）は模式平面図であり、各図（ｂ）は同図の（ａ）におけるＡ−Ａ´断線に沿う模式断面図である。
【００２７】
まず図１に示すように、バルクシリコンウェハであるシリコン基板１に第１半導体層としてのシリコンゲルマニウム層２を形成し、その上に第２半導体層としてのシリコン層３を形成する。シリコンゲルマニウム層２及びシリコン層３はそれぞれエピタキシャル成長によって形成する。なお、シリコンゲルマニウム層２を形成する前に、バッファとしてのシリコン層を形成しても良い。
【００２８】
次に図２に示すように、支持体穴５（後述する）となる部分を開口し、それ以外を覆うようフォトレジスト層４をパターニングする。
【００２９】
次に図３に示すように、パターニングしたフォトレジスト層４をマスクとして、シリコン層３とシリコンゲルマニウム層２とを順次エッチングしてシリコン基板１の表面を露出させ支持体穴５を形成する。支持体穴５を形成後、フォトレジスト層４は除去する。
【００３０】
次に図４に示すように、ＣＶＤ法等の方法によりシリコン基板１の能動面側に支持体穴５を埋め込み、且つシリコン層３を覆うように、酸化シリコンからなる支持体形成層６を形成する。ここで、支持体形成層６の製造方法について詳しく説明する。
【００３１】
ＣＶＤ法を用いて支持体形成層６に用いる酸化シリコンを形成する場合に、酸化シリコンのシリコン源となるＴＥＯＳ（Tetra ethoxy silane）に加えてＴＭＧｅ（Tetra methoxy Germanium）を導入することで支持体形成層６の酸化シリコン中に酸化ゲルマニウムを添加することができる。
【００３２】
素子領域部１１（後述する）はシリコン層３をパターニングすることで形成される。そして支持体８は支持体形成層６をパターニングすることで形成される。また素子領域部１１と支持体８とは密着した状態を有している。素子領域部１１を構成するシリコン層３の熱膨張率は４１．６Ｅ−６Ｋ-1である。また、支持体８を形成するための母体となる支持体形成層６の熱膨張率は酸化シリコン中に酸化ゲルマニウムを重量比で５％程度添加した場合１１．５Ｅ−６Ｋ-1である。一方ゲルマニウムを添加しない酸化シリコン熱膨張率は０．５Ｅ−６Ｋ-1であるため、酸化ゲルマニウムを添加した酸化シリコンを用いることで、素子領域部１１が受ける熱工程起因の応力を抑制することができる。
【００３３】
また、同様に燐及び硼素を添加した酸化シリコン（ＢＰＳＧ）を用いても熱膨張率を素子領域部１１に近づけることができる。また、ＢＰＳＧを用いた場合、酸化シリコンに比べ軟化点をより低温側に変えることができるため、熱膨張率の値を素子領域部１１に近づけると共に応力をＢＰＳＧの変形によって緩和することが可能となる。そのため素子領域部１１に加えられる応力を更に低減可能な支持体８を得ることができる。また、燐及び硼素をそれぞれ単独で用いた酸化シリコンを用いても同様な効果を得ることができる。
【００３４】
以上述べたように、支持体８に応力緩和物を添加することで、素子領域部１１と支持体８との間に生じる熱応力を緩和することができる。素子領域部１１は半導体により構成されているため、素子領域部１１に印加された応力による移動度の変化を抑えることができる。
【００３５】
加えて、素子領域部１１の周縁部での応力集中による特性変動や、応力に起因する結晶欠陥により発生するリーク電流の発生を抑えることができる。
【００３６】
更に、素子領域部１１へ印加される応力を緩和することで素子領域部特性の経年変化を小さく抑えることができ、安定した特性を有する電子素子を形成するための半導体基板の製造方法を提供することができる。
【００３７】
また、上述したように支持体形成層６をＣＶＤ法で形成する際に同時にゲルマニウム、燐又は硼素を添加する製造方法に限らず、例えば支持体形成層６を形成した後にゲルマニウム、燐又は硼素を含む物質をイオン注入法により添加しても良い。この場合、添加量をイオン注入に用いた総電荷量によって知ることができるため、高い再現性を持って応力緩和物を添加することができる。
【００３８】
また、イオン注入法を用いる場合には、図４の工程で説明したＣＶＤ法による成層を行う際に同時に応力緩和物を導入する必要は無い。例えば支持体形成層６を形成した後や、シリコンゲルマニウム層２を素子領域側面１５（図６参照）側から選択的にエッチングし、支持体８により支えてシリコン層３からなる素子領域部１１がシリコン基板１と機械的に浮いている状態にする工程後にイオン注入法により応力緩和物を添加しても良い。
【００３９】
次に図５に示すように、パターニングしたフォトレジスト層７をマスクとして、支持体形成層６のエッチングを行い、支持体形成層６からなる支持体８を形成する。ここで支持体８を形成する際に、支持体８に支えられるようにシリコン層３からなるＳＯＩ構造の素子領域部１１が得られるようにフォトレジスト層７のパターンを形成しておく。
【００４０】
続けて図６に示すように、フォトレジスト層７をマスクとしてシリコン層３とシリコンゲルマニウム層２をエッチングし、シリコン基板１を露出させ、同時に素子領域側面１５を露出させる。シリコン層３とシリコンゲルマニウム層２のエッチング終了後、フォトレジスト層７は除去する。
【００４１】
次に図７に示すように、フッ硝酸等シリコン層３とシリコンゲルマニウム層２とでエッチング速度差が大きいエッチング液を用いてシリコンゲルマニウム層２を素子領域側面１５側から選択的にエッチングし、支持体８により支えられてシリコン層３からなる素子領域部１１が機械的に浮いている状態にする。
【００４２】
次に図８に示すように、シリコン基板１を熱酸化し、素子領域部１１とシリコン基板１との間に酸化シリコンからなる埋め込み絶縁層９を形成する。なお埋め込み絶縁層の形成方法としてはシリコン基板１の熱酸化による方法に限らず、例えばＣＶＤ法を用いて埋め込み絶縁層９を形成することも可能である。
【００４３】
次に図９に示すように、ＣＶＤ法等の方法によりシリコン基板１の上方全面に素子間分離用の酸化シリコン等からなる絶縁層１０を形成する。
【００４４】
次に、図１０に示すように、ＣＭＰ（化学的機械的研磨）等によりシリコン基板１の上方全面を平坦化処理する。続けて緩衝弗酸等を用いて絶縁層１０の一部をエッチングすることで素子領域部１１が露出され、絶縁層１０及び埋め込み絶縁層９等で素子分離された構造（ＳＯＩ構造）をシリコン基板１に形成して半導体基板３０が完成する。
【００４５】
以上のように、この半導体基板３０の製造方法によれば、酸化シリコンからなる支持体８にゲルマニウム、硼素又は燐等を添加することで熱膨張係数をシリコンからなる素子領域部１１に近づけることができるため、素子領域部１１に加わる応力を低減することができる。
【００４６】
素子領域部１１は半導体により構成されているため、素子領域部１１に印加された応力による移動度の変化を抑えることができる。
【００４７】
加えて、素子領域部１１の周縁部での応力集中による特性変動や、応力に起因する結晶欠陥により発生するリーク電流の発生を抑えることができる。
【００４８】
更に、素子領域部１１へ印加される応力を緩和することで素子領域部特性の経年変化を小さく抑えることができ、安定した特性を有する電子素子を形成するための半導体基板の製造方法を提供することができる。
【００４９】
（第２の実施形態）
図１２は本発明の第２の実施形態に係る半導体基板を示す模式図である。詳しくは、（ａ）は模式平面図であり、（ｂ）は図１２の（ａ）におけるＡ−Ａ´断線に沿う模式断面図である。支持体８は酸化シリコンからなり、応力緩和物として酸化ゲルマニウムを重量比で５％程度含んでいる。酸化ゲルマニウムの組成を重量比で１％以上の値で導入することで応力の緩和を行うことができる。
【００５０】
そのため、絶縁層９を熱酸化で形成する場合に寄生的に発生する応力が緩和され、素子領域部１１に寄生的に印加される応力の影響を抑えることができる。
【００５１】
また酸化ゲルマニウムの組成を重量比で１８％以下の値で導入することで熱安定性が高く、且つ吸湿性が抑えられた支持体８を得ることができる。
【００５２】
このように、酸化ゲルマニウムの組成を１％以上１８％以下に設定することで応力の影響を抑え、且つ吸湿等の影響による特性変動が抑えられた半導体基板を提供することができる。
【００５３】
また、ゲルマニウム以外の材料を添加しても支持体８の応力を削減することができる。例えば支持体８を構成する酸化シリコンに硼素及び燐を添加した酸化シリコン（ＢＰＳＧ）を用いることでも素子領域部１１に加えられる応力を低下することができる。また、ＢＰＳＧを用いた場合、酸化シリコンに比べ軟化点をより低温側に変えることができるため、応力の絶対値を低下させる他に応力をＢＰＳＧの変形によって緩和することが可能となる。そのため素子領域部１１に加えられる応力を支持体８により更に低減した状態で埋め込み酸化層を形成された支持体８を有する半導体基板を提供することができる。
【００５４】
（第３の実施形態）
次に、本発明の第３の実施形態として半導体装置について説明する。図１１は本発明の第３の実施形態に係る半導体装置を示す模式図である。詳しくは、（ａ）は模式平面図であり、（ｂ）は図１１の（ａ）におけるＡ−Ａ´断線に沿う模式断面図である。
【００５５】
図１０に示されるＳＯＩ構造を用いて図１１に示すように半導体装置としてのトランジスタ１２が形成されている。以下、製造工程について簡単に説明する。
【００５６】
まず、素子領域部１１の表面の熱酸化を行い素子領域部１１の表面にゲート絶縁膜２０を形成する。次にＣＶＤ法等の方法によりゲート絶縁膜２０が形成された素子領域部１１上に多結晶シリコン層を形成する。その後、フォトリソグラフィー技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜２０の上にゲート電極２１を形成する。
【００５７】
次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂ等の不純物を素子領域部１１内にイオン注入することにより、ゲート電極２１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ及び２３ｂを素子領域部１１に形成する。そして、ＣＶＤ法等の方法により、ＬＤＤ層２３ａ，２３ｂが形成された素子領域部１１上に絶縁層を形成し、ＲＩＥ等のドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極２１の側壁にサイドウォール２４ａ及び２４ｂをそれぞれ形成する。そしてゲート電極２１及びサイドウォール２４ａ及び２４ｂをマスクとして、Ａｓ、Ｐ、Ｂ等の不純物を素子領域部１１内にイオン注入することにより、サイドウォール２４ａ及び２４ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ及び２５ｂを素子領域部１１に形成する。そしてコンタクト２６ａ，２６ｂ，２７を配置することでＳＯＩ構造の半導体基板３０上に半導体装置としてのトランジスタ１２が完成する。
【００５８】
以上の工程により半導体基板３０上に得られた半導体装置としてのトランジスタ１２は、第１の実施形態及び第２の実施形態で述べたように、素子領域部１１への応力印加が抑制されるためトランジスタとしての性能を高く保つことができる。具体的には高い移動度の再現性、リーク電流の抑制、及びトランジスタの長寿命化が可能となる品質の高いトランジスタ１２を提供できる。
【００５９】
なお、本発明の実施形態では、半導体基材の材質としてシリコンを用いて説明したが、他の材質としてＧｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ等を用いることができる。
【図面の簡単な説明】
【００６０】
【図１】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図２】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図３】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図４】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図５】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図６】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図７】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図８】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図９】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図１０】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図１１】（ａ）は第３の実施形態に係る半導体装置を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図１２】（ａ）は第２の実施形態に係る半導体基板を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【符号の説明】
【００６１】
１…シリコン基板、２…シリコンゲルマニウム層、３…シリコン層、４…フォトレジスト層、５…支持体穴、６…支持体形成層、７…フォトレジスト層、８…支持体、９…絶縁層、１０…絶縁層、１１…素子領域部、１２…トランジスタ、１５…素子領域側面、２０…ゲート絶縁膜、２１…ゲート電極、２３ａ…ＬＤＤ層、２４ａ…サイドウォール、２５ａ…ソース／ドレイン層、２６ａ…コンタクト、３０…半導体基板。
【図１】
2007207960.tif 000003
【図２】
2007207960.tif 000004
【図３】
2007207960.tif 000005
【図４】
2007207960.tif 000006
【図５】
2007207960.tif 000007
【図６】
2007207960.tif 000008
【図７】
2007207960.tif 000009
【図８】
2007207960.tif 000010
【図９】
2007207960.tif 000011
【図１０】
2007207960.tif 000012
【図１１】
2007207960.tif 000013
【図１２】
2007207960.tif 000014