(57)【要約】【課題】半導体チップに形成された複数のパッドと接続される配線を外部に引き出すインターポーザの配線層の層数を低減できるようにする。【解決手段】半導体集積回路装置は、主面に複数の素子１２が形成され半導体よりなる基板１１と、該基板１１における複数の素子１２の上側で且つ四角格子状又は三角格子状の各格子点上にそれぞれ配置され、複数の素子１２と電気的に接続された複数のパッド１５とを有している。各格子点を結ぶ複数の仮想線１６Ａの少なくとも１つは、半導体チップ１０の外側の辺に対して非平行である。【選択図】図３
2007173388.tif 000002
【特許請求の範囲】
【請求項１】
主面に複数の素子が形成された半導体基板と、
前記半導体基板の上に形成され、前記複数の素子と電気的に接続された複数の第１のパッド電極とを備え、
前記複数の第１のパッド電極は、四角格子状又は三角格子状の各格子点上にそれぞれ配置され、前記各格子点を結ぶ複数の線の少なくとも１つは、前記半導体基板の縁に対して非平行であることを特徴とする半導体集積回路装置。
【請求項２】
前記非平行である線は、前記半導体基板の縁に対して４５°の角度で交差することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記非平行である線は、前記半導体基板の縁に対して４５°未満の角度で交差することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記半導体基板の縁において最外周に配置された隣り合う前記第１のパッド電極間距離は、前記各格子点における最近接格子点間距離よりも大きいことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
主面に複数の素子が形成された半導体基板と、
前記半導体基板の上に形成され、前記複数の素子と電気的に接続された複数の第１のパッド電極とを備え、
前記複数の第１のパッド電極は、四角格子状又は三角格子状の各格子点上の少なくとも一部に配置されることを特徴とする半導体集積回路装置。
【請求項６】
前記複数の第１のパッド電極は、前記半導体基板の中央部よりも周縁部において配置密度が疎となるように配置されていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記各格子点を結ぶ複数の線の少なくとも１つは、前記半導体基板の縁に対して非平行であることを特徴とする請求項５又は６に記載の半導体集積回路装置。
【請求項８】
前記半導体基板の縁において最外周に配置された隣り合う前記第１のパッド電極間距離は、前記各格子点における最近接格子点間距離よりも大きいことを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記半導体基板の上における前記複数の第１のパッド電極の外側の領域に形成され、前記複数の素子と電気的に接続された複数の第２のパッド電極とを備え、
隣接する前記第２のパッド電極間の距離は、前記第１のパッド電極同士の間隔の最小値よりも小さいことを特徴とする請求項１〜８のいずれか１項に記載の半導体集積回路装置。
【請求項１０】
前記複数の第２のパッド電極は、前記半導体基板の周縁部に沿って１列に配置されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記複数の第２のパッド電極は、前記半導体基板の周縁部に沿って千鳥状に２列に配置されていることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、半導体チップの上面に配置されたパッド電極を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、デジタル社会が進展するに従って、半導体集積回路装置の微細化、高機能化及び高速動作化の要望がますます強まっており、半導体集積回路装置はさらに大規模に高集積化されつつある。このため、従来は、半導体チップの周縁部に配置されていたパッド電極（以下、パッドと称する。）を半導体チップの全面にアレイ状に配置することにより、端子数の増加に対応すると共に、チップの実装性をも満足させる構成が開発されている。
【０００３】
以下、従来の半導体集積回路装置について図面を参照しながら説明する。
【０００４】
図１６に従来の半導体集積回路装置の断面構成を示す。図１６に示すように、従来の半導体集積回路装置（半導体チップ）１００は、基板１０１と、該基板１０１の上部に形成された複数の素子１０２と、該複数の素子１０２を含み基板１０１の主面を覆う複数の絶縁層１０３と、各絶縁層１０３に形成された配線１０４と、絶縁層１０３の上に形成され、配線１０４を介して素子１０２と電気的に接続された複数のパッド１０５とを有している。
【０００５】
図１７は従来の半導体集積回路装置の実装形態の一例を示している。図１７に示すように、半導体チップ１００は、各パッド電極１０５の上にそれぞれ形成された各バンプ１１０とインターポーザ（積層配線基板）１１１の上面に形成された各パッド接続用端子１１２とを互いに対向させることにより、インターポーザ１１１と電気的に接続されている。
【０００６】
図１８は従来の半導体チップ１００の平面構成を示している。図１８に示すように、複数のパッド１０５は、半導体チップ１００の上面に、該半導体チップ１００の各辺と平行な方向に等ピッチで配置されている。図１９〜図２２は図１８に示した半導体チップ１００を用いた場合のインターポーザ１１１の各配線層１１１ａ〜１１１ｄの結線例を示している。
【０００７】
このように、上述した従来の半導体集積回路装置においては、図１８に示した８１個のパッド１０５ａ〜１０５ｄをインターポーザ１１１の裏面まで引き出すために、図１９〜２２に示す４層のインターポーザ１１１の配線層の層数が必要である。
【特許文献１】特開平０７−０２２４６０号公報
【特許文献２】特開２００３−０７７９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、前記従来の半導体集積回路装置（半導体チップ）は、半導体チップに形成されるパッドの個数が増えるにつれて、インターポーザの配線層の層数が増加するという問題がある。配線層の層数が増加すると、インターポーザの製造プロセスが複雑となってスループットが低下し、コストの増大を招くことにもなる。
【０００９】
本発明は、前記従来の問題を解決し、半導体チップに形成された複数のパッドと接続される配線を外部に引き出すインターポーザの配線層の層数を低減することを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は、半導体集積回路装置を、複数のパッドを格子状のすべての格子点に配置する場合には、格子の配置角度を半導体チップの外側の辺に対して非平行とするか、又は複数のパッドを格子状の一部の格子点に選択的に配置する構成とする。
【００１１】
具体的に、本発明に係る第１の半導体集積回路装置は、主面に複数の素子が形成された半導体基板と、半導体基板の上に形成され、複数の素子と電気的に接続された複数の第１のパッド電極とを備え、複数の第１のパッド電極は、四角格子状又は三角格子状の各格子点上にそれぞれ配置され、各格子点を結ぶ複数の線の少なくとも１つは、半導体基板の外郭（縁）に対して非平行であることを特徴とする。
【００１２】
第１の半導体集積回路装置によると、複数の第１のパッド電極は、四角格子状又は三角格子状の各格子点上にそれぞれ配置されており、各格子点を結ぶ複数の線の少なくとも１つは、基板の外側の辺（縁）に対して非平行であるため、第１のパッド電極同士の間隔が最小ピッチであっても、基板の主面上の周縁部に配置された第１のパッド電極同士の間隔は最小ピッチよりも大きくなる。このため、半導体集積回路装置（半導体チップ）を実装（１次実装）するインターポーザ（積層配線基板）の内部において必要な配線を結線する際に、周縁部に位置するパッド電極同士の間の最小ピッチよりも間隔が大きい領域から少なくとも１本の配線を配置することができるようになる。これにより、内側に位置するパッド電極からの引き出し配線を周縁部の間隔が大きいパッド電極同士の間を通して外側に引き出すことができるので、内側に位置するパッド電極からの引き出し配線をその外側のパッド電極の引き出し配線と同層のインターポーザに形成することが可能となる。その結果、配線に必要なインターポーザの配線層の層数を減らすことができる。
【００１３】
第１の半導体集積回路装置において、非平行である線は、半導体基板の縁に対して４５°の角度で交差することが好ましい。または、第１の半導体集積回路装置において、非平行である線は、半導体基板の縁に対して４５°未満の角度で交差することが好ましい。このようにすると、第１のパッド電極の配置方向と基板の劈開方向とをずらすことができるため、半導体チップに印加される外部応力に対して機械的強度を高くすることができる。
【００１４】
第１の半導体集積回路装置において、半導体基板の縁において最外周に配置された隣り合う第１のパッド電極間距離は、各格子点における最近接格子点間距離よりも大きいことが好ましい。このようにすると、同層のインターポーザに、より多くのパッド電極からの引き出し配線を形成することができる。
【００１５】
本発明に係る第２の半導体集積回路装置は、主面に複数の素子が形成された半導体基板と、半導体基板の上に形成され、複数の素子と電気的に接続された複数の第１のパッド電極とを備え、複数の第１のパッド電極は、四角格子状又は三角格子状の各格子点上の少なくとも一部に配置されることを特徴とする。
【００１６】
第２の半導体集積回路装置によると、複数の第１のパッド電極は、四角格子状又は三角格子状の各格子点上の少なくとも一部に配置されているため、周縁部に位置するパッド電極同士の間隔が最小ピッチよりも大きい領域が形成される。これにより、最小ピッチよりも間隔が大きい領域から少なくとも１本の配線を配置できるようになるので、内側に位置するパッド電極からの引き出し配線を周縁部の間隔が大きいパッド電極同士の間を通して外側に引き出すことができる。従って、内側に位置するパッド電極からの引き出し配線をその外側のパッド電極の引き出し配線と同層のインターポーザに形成することが可能となるので、配線に必要なインターポーザの配線層の層数を減らすことができる。
【００１７】
第２の半導体集積回路装置において、複数の第１のパッド電極は、半導体基板の中央部よりも周縁部において配置密度が疎となるように配置されていることが好ましい。このようにすると、疎の領域に多くの引き出し配線を配置することができるため、基板の中央部分に配置された第１のパッド電極からの配線の引き出しを効率的に行なうことができる。
【００１８】
第２の半導体集積回路装置において、各格子点を結ぶ複数の線の少なくとも１つは、半導体基板の外郭（縁）に対して非平行であることが好ましい。
【００１９】
第２の半導体集積回路装置において、半導体基板の縁において最外周に配置された隣り合う第１のパッド電極間距離は、各格子点における最近接格子点間距離よりも大きいことが好ましい。このようにすると、同層のインターポーザに、より多くのパッド電極からの引き出し配線を形成することができる。
【００２０】
第１又は第２の半導体集積回路装置は、半導体基板の上における複数の第１のパッド電極の外側の領域に形成され、複数の素子と電気的に接続された複数の第２のパッド電極とを備え、隣接する第２のパッド電極間の距離は、第１のパッド電極同士の間隔の最小値よりも小さいことが好ましい。このように、第２のパッド電極は第１のパッド電極の外側の領域に形成されているため、インターポーザの表面に第２のパッド電極から引き出し配線することができる。従って、インターポーザを貫通するビアを設ける必要がなくなるので、インターポーザの配線層の層数を増やすことなく、パッド数を増やすことができる。その上、第２のパッド電極は、第１のパッド電極と比べてピッチを小さくしているため、基板の主面の上側により多くの第２のパッド電極を配置することができる。
【００２１】
この場合に、複数の第２のパッド電極は、半導体基板の周縁部に沿って１列にすなわちインラインに配置されていることが好ましい。
【００２２】
また、この場合に、複数の第２のパッド電極は、半導体基板の周縁部に沿って千鳥状に２列に配置されていることが好ましい。
【発明の効果】
【００２３】
本発明に係る半導体集積回路装置によると、半導体チップに形成された複数のパッドと接続される配線を外部に引き出すインターポーザの配線層の層総数を低減することができる。これにより、インターポーザの製造を簡単化でき、半導体集積回路装置の信頼性が向上すると供に、製造コストを低減することが可能となる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２５】
図１は本発明の第１の実施形態に係る半導体集積回路装置の要部断面構成を示している。図１に示すように、第１の実施形態に係る半導体集積回路装置（半導体チップ１０）は、シリコン（Ｓｉ）等の半導体よりなる基板１１と、該基板１１の上部に形成された、トランジスタ等を含む複数の素子１２と、該複数の素子１２を含み基板１１の主面を覆う、例えば酸化シリコン（ＳｉＯ2 ）よりなる複数の絶縁層１３と、各絶縁層１３に形成された銅（Ｃｕ）等の導電性材料よりなる配線１４と、絶縁層１３の上に形成されたアルミニウム（Ａｌ）合金等の導電性材料よりなり、配線１４を介して素子１２と電気的に接続された複数のパッド電極１５とを有している。ここで、各パッド１５は、例えばＡｌ合金又はＣｕ等の導電性材料よりなり、さらに、各パッド電極１５は、ニッケル（Ｎｉ）を下地層とした金（Ａｕ）めっき等の表面処理が施されていてもよい。また、絶縁層１３の上には、窒化シリコン（ＳｉＮ）又はポリイミド等よりなり、各パッド電極１５を開口する保護膜が形成されていてもよい。
【００２６】
図２に第１の実施形態に係る半導体集積回路装置の実装形態の一例を示す。図２に示すように、半導体チップ１０は、各パッド電極１５の上にそれぞれ形成された各バンプ２０とインターポーザ（積層配線基板）２１の上面に形成された各パッド接続用端子２２とを互いに対向させることにより、インターポーザ２１と電気的に接続されており、いわゆるフェイスダウン方式でインターポーザ２１に１次実装されている。
【００２７】
インターポーザ２１は、半導体チップ１０側から順次積層された複数の配線層２１ａ、２１ｂ及び２１ｃにより構成されている。各配線層２１ａ〜２１ｃには複数の引き出し配線２３が形成され、各引き出し配線２３はビア２４及び該ビア２４と接触するビア受け部２５を通して、インターポーザ２１における半導体チップ１０と反対側の面（裏面）に形成された２次実装用の外部端子２６と接続されている。
【００２８】
このように、半導体チップ１０に形成された各パッド１５は、インターポーザ２１を介在させることにより、プリント基板（図示せず）等に２次実装が可能な間隔（ピッチ）を持つ外部端子２６に変換される。
【００２９】
半導体チップ１０の各パッド電極１５の上に形成されるバンプ２０には、金（Ａｕ）バンプ又は半田バンプ等が用いられる。
【００３０】
インターポーザ２１は、有機系樹脂材を主原料とする樹脂基板等により構成されており、外部端子２６と２次実装用の基板との接続には半田ボール２７等が用いられる。
【００３１】
また、半導体チップ１０とインターポーザ２１との間には、注入されたアンダーフィル材２８を硬化することにより、半導体チップ１０とインターポーザ２１との接続部を保護している。さらに、半導体チップ１０とアンダーフィル材２８とは、必要に応じて封止樹脂材２９により封止される。なお、図２に示す実装形態は一例であって、本発明においてこの形態を必ずしも採る必要はない。
【００３２】
図３（ａ）は本発明の第１の実施形態に係る半導体集積回路装置（半導体チップ１０）の要部平面構成を示し、図３（ｂ）はその一変形例を示している。
【００３３】
図３（ａ）に示すように、第１の実施形態に係る半導体チップ１０の上面、すなわち絶縁層１３の上部には、格子点を結ぶ仮想線１６Ａが半導体チップ１０の外側の辺と４５°の角度で交差する四角格子が形成され、各格子点上にはパッド電極１５がそれぞれ配置されている。ここで、四角格子は、正方形又は長方形、平行四辺形等を有する。
【００３４】
また、図３（ｂ）に示すように、第１の実施形態の一変形例に係る半導体チップ１０の絶縁層１３の上部には、格子点を結ぶ３方向の仮想線１６Ｂのうちの１本が半導体チップ１０の外側の辺と平行となるように三角格子が形成され、各格子点上にはパッド電極１５がそれぞれ配置されている。ここで、三角格子は、正三角形又は鋭角三角形等を構成する。
【００３５】
第１の実施形態の特徴として、半導体チップ１０の周縁部上で該半導体チップ１０の外側の辺にほぼ平行に配置されたパッド電極１５同士の間隔Ｐ１は、格子間隔Ｐ２と比べて大きくなる。例えば格子点が正方形であるとすると、間隔Ｐ１は格子間隔Ｐ２の（√２）倍すなわち約１．４倍となる。
【００３６】
従って、図３（ａ）に示すように、四角格子の各頂点にそれぞれパッド電極１５を配置し、格子点を結ぶ仮想線が半導体チップ１０の外側の辺と４５°で交差する場合には、半導体チップ１０の各辺とほぼ平行に配置されたパッド電極１５同士の間隔Ｐ１は最も大きくなる。その結果、格子間隔Ｐ２が最小ピッチであっても、インターポーザ２１において、半導体チップ１０の内側に配置されたパッド電極１５から少なくとも１本の引き出し配線２３を周縁部に配置されたパッド電極１５同士の間に配置することができる。
【００３７】
同様に、第１の実施形態の一変形例においては、半導体チップ１０の周縁部上で該半導体チップ１０の外側の辺にほぼ平行に配置されたパッド電極１５同士の間隔Ｐ３は、格子間隔Ｐ４と比べて大きくなる。例えば格子点が正三角形であるとすると、間隔Ｐ３は格子間隔Ｐ４の（√３）倍すなわち約１．７倍となる。
【００３８】
従って、図３（ｂ）に示すように、三角格子の各頂点にそれぞれパッド電極１５を配置し、格子点を結ぶ仮想線の１本が半導体チップ１０の外側の辺と平行となる場合には、半導体チップ１０の各辺とほぼ平行に配置されたパッド電極１５同士の間隔Ｐ３は最も大きくなる。その結果、格子間隔Ｐ４が最小ピッチであっても、インターポーザ２１において、半導体チップ１０の上面の内側に配置されたパッド電極１５から少なくとも１本の引き出し配線２３を周縁部に配置されたパッド電極１５同士の間に配置することができる。その上、本変形例においては、四角格子と比べてパッド電極１５をより密に配置することが可能であるため、単位面積当たりに効率よく、より多くのパッド電極１５を配置することができる。
【００３９】
以下、第１の実施形態に係る半導体チップ１０とインターポーザ２１との結線方法を図面に基づいて説明する。
【００４０】
ここでは、図４の平面図に示すように、複数のパッド電極１５を半導体チップ１０の上面に、四角格子状（図３（ａ）に示す）で且つ等ピッチＰで配置される場合を説明する。図５〜図７は図４に示した半導体チップ１０を用いた場合のインターポーザ２１の各配線層２１ａ〜２１ｃの結線例を示している。ここでは、例えば、配線層２１ａに形成される例えば引き出し配線には２３ａのように「ａ」を付し、他の配線層２１ｂ及び２１ｃと区別している。これは、他の配線層２１ｂ及び２１ｃでも同様である。
【００４１】
以下では、一例として、半導体チップ１０はその一辺が２ｍｍの正方形状とし、インターポーザ２１の各配線層２１ａ〜２１ｃに形成される引き出し配線２３ａ〜２３ｃの最小幅Ｌを０．０２ｍｍとし、最小スペースＳを０．０２ｍｍとし、各配線層２１ａ〜２１ｃを貫通するビア２４ａ〜２４ｃ及び該ビアを受けるビア受け部２５ａ〜２５ｃの形成に必要な径Ｒを０．２ｍｍとし、外部端子２６の径ａを０．５ｍｍとし、外部端子２６のピッチｂを０．８ｍｍとする。
【００４２】
図４〜図７に示すように、半導体チップ１０に、インターポーザ２１により結線可能な最大数の端子を配置するには、ビア２４の加工限界で決まるピッチ、すなわちビア２４及びビア受け部２５の形成に必要な最小径Ｒと最小スペースＳとの和で決まるピッチＰ＝Ｒ＋Ｓでパッド電極１５を配置すればよい。
【００４３】
図４に示すように、ここでは、ピッチＰは０．２２ｍｍとなり、半導体チップ１０の外側の各辺と４５°をなす方向に各パッド電極１５を等ピッチＰの０．２２ｍｍの間隔で配置する場合は、８５個のパッド電極１５を配置することができる。但し、ここでは半導体チップ１０の上面の全体にパッド電極１５が配置可能であるとして算出している。
【００４４】
第１の実施形態においては、図５及び図６に示すように、インターポーザ２１の各配線層２１ａ及び２１ｂ内において、半導体チップ１０の最外周に位置するパッド接続用端子２２同士の間に、最外周から内側一列に位置するパッド電極１５からの引き出し配線２３を通す間隔がある。そのため、該パッド接続用端子２２の最外周から内側に２列分のパッド電極１５と接続される。このため、配線層２１ａにおける引き出し配線２３ａ及び配線層２１ｂにおける引き出し配線２３ｂを用いて外部端子２６に結線することができる。配線層２１ａにおいては４４個のパッド電極を、配線層２１ｂにおいては２８個のパッド電極を引き出すことができる。また、配線層２１ｃ内においては、中心のパッド電極１５は真下に引き出すことができるため、半導体チップ１０の中央から３列分の１３個のパッド電極１５を外部端子２６と結線することができる。
【００４５】
従って、第１の実施形態においては、複数のパッド電極１５のすべてを外部に引き出すのに必要なインターポーザ２１の配線層の層数は３層である。
【００４６】
上述にて、図１９を用いて説明したように、複数のパッド電極１０５を半導体チップ１００の各辺と平行な方向に等ピッチで配置した従来例の場合は、設計条件を同一としてインターポーザ１１１には４層の配線層１１１ａ〜１１１ｄが必要である（図２０〜図２３を参照）。しかしながら、図４に示す本発明の第１の実施形態に係るパッド配置方法を採ると、従来のパッド電極数よりも４個多い８５個のパッド電極１５を外部に引き出すことができる上に、必要なインターポーザ２１の配線層の層数を１層分減らすことが可能となる。
【００４７】
このことは、図３（ｂ）に示したパッド電極１５が三角格子状に配置された第１変形例であっても同様である。
【００４８】
以上説明したように、第１の実施形態及びその一変形例によると、半導体チップ１０の上面の全面には、複数のパッド電極１５を最小ピッチＰで配置しながら、該半導体チップ１０の外側の辺とほぼ平行に配置されたパッド電極１５同士の間隔を最小ピッチＰよりも大きくなるように配置している。つまり、半導体チップ１０の周縁部に最小ピッチＰよりも大きいピッチでパッド電極１５を配置している。このため、インターポーザ２１内の引き出し配線２３を配置及び結線する際に、外側の最小ピッチＰよりも間隔が大きい領域でパッド接続用端子２２同士の間に少なくとも１本の引き出し配線２３を設けることができる。従って、半導体チップ１０の内側領域に位置するパッド電極１５を引き出す引き出し配線２３を最小ピッチＰよりも広い領域から外側に通すことにより、一配線層当たりの引き出し配線２３の配線数を増やすことができる。その結果、複数の引き出し配線２３を設けるのに必要なインターポーザ２１を構成する配線層の数を従来よりも減らすことができる。
【００４９】
従って、インターポーザ２１の製造をも簡単化でき、半導体集積回路装置としての信頼性が向上すると供に、製造コストを低減することが可能となる。
【００５０】
なお、第１の実施形態及びその一変形例においては、複数のパッド電極１５の配置を四角格子又は三角格子の各格子点上に規則的に配置する構成を説明したが、必ずしも規則的に配置する必要はない。すなわち、複数のパッド電極１５が不規則な配置であっても、複数のパッド電極１５が、半導体チップ１０上に該パッド電極１５同士の間に引き出し配線２３を配置できない程度のピッチＰ２又はＰ４で配置され、且つ半導体チップ１０の周縁部上にその外側の辺にほぼ平行に配置されたパッド電極１５同士の間隔がピッチＰ２又はＰ４よりも大きくなるように配置すればよい。
【００５１】
なお、最小ピッチＰよりも大きい間隔とは、具体的には、インターポーザ２１に形成されたパッド接続用端子２２同士の間に少なくとも１本の引き出し配線２３を配置可能なピッチをいう。
【００５２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５３】
図８（ａ）は本発明の第２の実施形態に係る半導体集積回路装置（半導体チップ１０）の平面構成を示し、図８（ｂ）はその一変形例を示している。図８（ａ）及び図８（ｂ）において、図３（ａ）及び図３（ｂ）と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００５４】
図８（ａ）に示すように、第２の実施形態に係る半導体チップ１０の上面、すなわち絶縁層１３の上部には、格子点を結ぶ仮想線１６Ａが半導体チップ１０の外側の辺と０°を超え且つ４５°未満の角度で交差する四角格子が形成され、各格子点上にはパッド電極１５がそれぞれ配置されている。また、四角格子は、正方形又は長方形、平行四辺形等を有する。
【００５５】
また、図８（ｂ）に示すように、第２の実施形態の一変形例に係る半導体チップ１０の絶縁層１３の上部には、格子点を結ぶ３方向の仮想線１６Ｂのうちの１本が半導体チップ１０の外側の辺と０°を超え且つ４５°未満の角度で交差する三角格子が形成され、各格子点上にはパッド電極１５がそれぞれ配置されている。ここで、三角格子は、正三角形又は鋭角三角形等を有する。
【００５６】
このように、各パッド電極１５の配置方向を半導体チップ１５の外側の辺に対して４５°未満の角度で配置すると、図８（ａ）に示すように、半導体チップ１０の上面の周縁部における少なくとも１箇所で、半導体チップ１０の外側の辺とほぼ平行に配置されたパッド電極１５同士の間の間隔Ｐ１が格子間隔Ｐ２よりも大きくなる。このため、インターポーザ２１において、格子間隔Ｐ２が最小ピッチであっても、半導体チップ１０の上面の内側に配置されたパッド１５から少なくとも１本の引き出し配線２３を周縁部に配置されたパッド電極１５同士の間に配置することができる。その結果、第１の実施形態と同様に、引き出し配線２３に必要なインターポーザ２１の層数を減らすことができる。図８（ｂ）に示す場合も同じように、間隔Ｐ３が格子間隔Ｐ４よりも大きくなるため、図８（ａ）と同様に、インターポーザ２１の層数を減らすことができる。
【００５７】
その上、第２の実施形態及びその一変形例においては、各パッド電極１５の配置方向を半導体チップ１０の劈開面の面方位（半導体チップ１０の側辺）からずらすことにより、半導体チップ１０の実装時又は実装後に各パッド電極１５が受ける応力に対して機械的強度が向上する。
【００５８】
なお、第２の実施形態及びその一変形例においては、複数のパッド電極１５の配置を四角格子又は三角格子の各格子点上に規則的に配置する構成を説明したが、必ずしも規則的に配置されている必要はない。すなわち、複数のパッド電極１５が不規則な配置であっても、複数のパッド電極１５が、半導体チップ１０上に該パッド電極１５同士の間に引き出し配線２３を配置できない程度のピッチＰ２又はＰ４で配置され、且つ半導体チップ１０の周縁部上にその外側の辺にほぼ平行に配置されたパッド電極１５同士の間隔がピッチＰ２又はＰ４よりも大きくなるように配置されていればよい。
【００５９】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００６０】
図９（ａ）は本発明の第３の実施形態に係る半導体集積回路装置（半導体チップ１０）の平面構成を示し、図９（ｂ）は第３の実施形態の第１変形例を示し、図９（ｃ）は第３の実施形態の第２変形例を示している。図９（ａ）〜図９（ｃ）において、図３（ａ）及び図３（ｂ）と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００６１】
図９（ａ）に示すように、第３の実施形態においては、各格子点を結ぶ仮想線１６Ａは半導体チップ１０の外側の辺といずれも平行で、且つ、複数のパッド電極１５は例えば４個ずつのパッド電極群３０を構成して、該パッド電極群３０は隣接間で１行１列ずつすなわち間隔Ｐ１をおいて粗密に配置されている。これにより、半導体チップ１０上におけるパッド電極１５同士の間隔は、格子間隔Ｐ２と該格子間隔Ｐ２よりも大きい間隔Ｐ１とが混在する。
【００６２】
また、図９（ｂ）に示すように、第３の実施形態の第１変形例においては、各格子点を結ぶ仮想線１６Ａは半導体チップ１０の外側の辺といずれも平行に配置され、且つ、複数のパッド電極１５は、半導体チップ１０の上面の中央部で密に且つ周縁部で疎となるように配置されている。これにより、半導体チップ１０の周縁部におけるパッド電極１５同士の間隔Ｐ１は、格子間隔Ｐ２よりも大きくなる。
【００６３】
また、図９（ｃ）に示すように、第３の実施形態の第２変形例においては、各格子の仮想線１６Ｂが非平行となるように配置されており、図８（ｂ）に示した第２の実施形態の一変形例において、複数のパッド電極１５が半導体チップ１０の上面の中央部で密に且つ周縁部で疎となるように複数のパッド電極群３０が配置されている。これにより、半導体チップ１０の周縁部におけるパッド電極１５同士の間隔Ｐ３は、格子間隔Ｐ４よりも大きくなる。
【００６４】
このように、第３の実施形態及び各変形例によると、半導体チップ１０の上面の、特にその周縁部において、複数のパッド電極１５が少なくとも１箇所で局所的に疎に配置されている領域を有し、中央部において密に配置されている領域を有していることを特徴とする。例えば、図１０に示す配置でもよい。
【００６５】
従って、インターポーザ２１において、格子間隔が最小ピッチであっても、半導体チップ１０の上面の内側に配置されたパッド電極１５から少なくとも１本の引き出し配線２３を周縁部に配置されたパッド電極１５同士の間に配置することができる。その結果、第１の実施形態と同様に、引き出し配線２３に必要なインターポーザの層数を減らすことができる。
【００６６】
なお、パッド電極１５の配置は、第３の実施形態及びその第１変形例のように、半導体チップ１０の外側の各辺に平行に配置してもよく、第２変形例のように、半導体チップ１０の外側の各辺に、各格子の仮想線１６Ｂが非平行となるように配置してもよい。
【００６７】
また、本実施形態においても、格子点の配置は規則的である必要はなく、不規則であってもよい。
【００６８】
以下、第３の実施形態の第３変形例に係る半導体チップ１０を用いた場合と、従来の半導体チップ１００を用いた場合とのインターポーザにおける配線層の層数の違いを図面に基づいて説明する。
【００６９】
図１０は、第３の実施形態の第３変形例に係る半導体チップ１０の平面構成を示す。図１１は第３の実施形態の第３変形例に係るインターポーザ２１の平面構成を示している。また、図１２、図１３及び図１４は従来の半導体チップ１００及びインターポーザ１１１の各平面構成を示している。ここで、各半導体チップ１０及び１００の平面寸法並びに各インターポーザ２１、１１１に形成される各引き出し配線２３及び１１３ａ等の最小幅Ｌ及び最小スペースＳは、第１の実施形態と同様である。すなわち、半導体チップ１０及び１００はその一辺が２ｍｍの正方形状とし、インターポーザ２１及び１１１の各配線層２１、１１１ａ及び１１１ｂに形成される引き出し配線２３、１１３ａ及び１１３ｂの最小幅Ｌを０．０２ｍｍとし、最小スペースＳを０．０２ｍｍとし、各配線層２１、１１１ａ及び１１１ｂを貫通するビア２４、１１４ａ及び１１４ｂ及び該ビア２４、１１４ａ及び１１４ｂを受けるビア受け部２５、１１５ａ及び１１５ｂの形成に必要な径Ｒを０．２ｍｍとし、外部端子２６及び１１６の径ａを０．５ｍｍとし、外部端子２６及び１１６のピッチｂを０．８ｍｍとする。
【００７０】
図１０及び図１１に示すように、半導体チップ１０の上面に粗密に配置されて６１個のパッド電極１５は、ピッチＰを０．２２ｍｍで配置した場合であっても、半導体チップ１０の周縁部にはピッチＰよりも間隔が大きい領域が少なくとも１箇所は形成される。このため、６１個のパッド電極１５から引き出される引き出し配線２３を形成するために必要なインターポーザの配線層の層数は１層で済む。
【００７１】
これに対し、図１２に示す従来の半導体チップ１００は、その上面の周縁部にピッチＰを０．２２ｍｍとして２列に５６個のパッド電極１５を配置した場合を示している。この場合には、図１３及び図１４に示すように、５６個のパッド電極１０５から引き出される引き出し配線１１３ａ及び１１３ｂを形成するために必要なインターポーザ１１１の配線層の層数は２層となる。
【００７２】
このように、本変形例に係る半導体チップによると、従来の半導体チップにおけるパッド電極の配置よりも、多くの個数のパッド電極を配置できると共に、それに必要なインターポーザの配線層の層数をも減少することができるという特別な効果を有する。
【００７３】
上述のように、第３の実施形態及び各変形例によると、半導体チップ１０の上面に、複数のパッド電極１５を局所的にすなわち周縁部において密な部分と疎な部分とを設けて配置することにより、複数のパッド電極１５の引き出しに必要なインターポーザ２１の配線層の数を減らすことができる。
【００７４】
なお、本実施形態において、パッド電極群３０の配置は、図９（ａ）〜（ｃ）、図１０に限定されるものではなく、複数個のパッド電極から数個のパッド電極を間引き、半導体チップの周縁部に疎の領域と中央部に密の領域を有する構成とすれば、パッド電極からの引き出し電極をインターポーザの配線層により多く設けることができるという本発明の効果を得られる。
【００７５】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００７６】
図１５（ａ）は本発明の第４の実施形態に係る半導体集積回路装置（半導体チップ１０）の平面構成を示し、図１５（ｂ）は第４の実施形態の第１変形例を示し、図１５（ｃ）は第４の実施形態の第２変形例を示し、図１５（ｄ）は第４の実施形態の第３変形例を示している。図１５（ａ）〜図１５（ｄ）において、図３（ａ）及び図３（ｂ）と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００７７】
図１５（ａ）に示すように、第４の実施形態に係る半導体チップ１０は、その上面に形成された絶縁層１３の周縁部以外の領域の全面に四角格子状に配置された複数の第１のパッド電極１５Ａと、絶縁層１３の周縁部に２列で且つ千鳥状に配置された複数の第２のパッド電極１５Ｂとを有している。ここで、第２のパッド電極１５Ｂの間隔（ピッチ）は、第１のパッド電極１５Ａの間隔（ピッチ）よりも小さい。
【００７８】
なお、第２のパッド電極１５Ｂは必ずしも２列分配置するする必要はなく、１列にすなわちインラインに配置してもよい。
【００７９】
第４の実施形態に係る半導体チップ１０は、第１の実施形態に係る半導体チップ１０の構成に第２のパッド電極１５Ｂを付加した構成であり、図１５（ｂ）に示す第１変形例に係る半導体チップ１０は、第１の実施形態の一変形例に係る半導体チップ１０の構成に第２のパッド電極１５Ｂを付加した構成である。また、図１５（ｃ）に示す第２変形例に係る半導体チップ１０は、第２の実施形態の一変形例に係る半導体チップ１０の構成に第２のパッド１５Ｂを付加した構成であり、図１５（ｄ）に示す第３変形例に係る半導体チップ１０は、第３の実施形態の第１変形例に係る半導体チップ１０の構成に第２のパッド電極１５Ｂを付加した構成である。
【００８０】
ここで、第２のパッド電極１５Ｂは、半導体チップ１０の周縁部の全体に配置する必要はなく、半導体チップ１０の少なくとも１つの辺に沿って配置してもよい。また、必ずしも等間隔で配置せずに、部分的に間引いて配置してもよい。
【００８１】
このように、第４の実施形態及び各変形例に係る半導体チップ１０をインターポーザ２１に実装すると、図２及び図５において、複数の第２のパッド電極１５Ｂから引き出す引き出し配線２３は、パッド接続用端子２２と同一の配線層、すなわち２１ａに形成することができる。
【００８２】
これに対し、前述したように、第１のパッド電極１５Ａから引き出す引き出し配線２３はビア２４を通じて下層の配線層２１ｂ及び２１ｃと接続する必要がある。通常、ビア受け部２５に必要な最小径は、第１のパッド電極１５Ａに形成されたバンプ２０と接続するために必要なパッド接続用端子２２の最小幅よりも大きい。このことから、パッド接続用端子２２からの引き出し配線２３を上層の配線層２１ａに形成できる外側の第２のパッド電極１５Ｂはビア２４を形成する必要がある内側の第１のパッド電極１５Ａと比べて小さいピッチで配置することが可能となる。
【００８３】
このように、半導体チップ１０の上面に、配置のピッチが第１のパッド電極１５Ａよりも小さい第２のパッド電極１５Ｂを第１のパッド電極１５Ａの外側に配置することにより、インターポーザ２１の上層の配線層２１ａに引き出すことができるパッドの数が増えるため、同数のパッド電極１５Ａ及び１５Ｂから引き出す引き出し配線の形成に必要なインターポーザ２１の配線層の層数を減らすことが可能となる。
【産業上の利用可能性】
【００８４】
本発明に係る半導体集積回路装置は、半導体チップの上面に複数のパッド電極が配置された半導体チップの実装等に有用である。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施形態に係る半導体集積回路装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体集積回路装置の実装形態の一例を示す断面図である。
【図３】（ａ）は本発明の第１の実施形態に係る半導体集積回路装置を示す平面図である。（ｂ）は本発明の第１の実施形態の一変形例に係る半導体集積回路装置を示す平面図である。
【図４】本発明の第１の実施形態に係る半導体集積回路装置であって、インターポーザへの実装形態を説明する平面図である。
【図５】本発明の第１の実施形態に係る半導体集積回路装置を実装するインターポーザの上層の配線層を示す平面図である。
【図６】本発明の第１の実施形態に係る半導体集積回路装置を実装するインターポーザの中層の配線層を示す平面図である。
【図７】本発明の第１の実施形態に係る半導体集積回路装置を実装するインターポーザの下層の配線層を示す平面図である。
【図８】（ａ）は本発明の第２の実施形態に係る半導体集積回路装置を示す平面図である。（ｂ）は本発明の第２の実施形態の一変形例に係る半導体集積回路装置を示す平面図である。
【図９】（ａ）は本発明の第３の実施形態に係る半導体集積回路装置を示す平面図である。（ｂ）は本発明の第３の実施形態の第１変形例に係る半導体集積回路装置を示す平面図である。（ｃ）は本発明の第３の実施形態の第２変形例に係る半導体集積回路装置を示す平面図である。
【図１０】本発明の第３の実施形態の第３変形例に係る半導体集積回路装置であって、インターポーザへの実装形態を説明する平面図である。
【図１１】本発明の第３の実施形態の第３変形例に係る半導体集積回路装置を実装するインターポーザを示す平面図である。
【図１２】従来の比較用の半導体集積回路装置であって、インターポーザへの実装形態を説明する平面図である。
【図１３】従来の比較用の半導体集積回路装置を実装するインターポーザの上層の配線層を示す平面図である。
【図１４】従来の比較用の半導体集積回路装置を実装するインターポーザの下層の配線層を示す平面図である。
【図１５】（ａ）は本発明の第４の実施形態に係る半導体集積回路装置を示す平面図である。（ｂ）は本発明の第４の実施形態の第１変形例に係る半導体集積回路装置を示す平面図である。（ｃ）は本発明の第４の実施形態の第２変形例に係る半導体集積回路装置を示す平面図である。（ｄ）は本発明の第４の実施形態の第３変形例に係る半導体集積回路装置を示す平面図である。
【図１６】従来の半導体集積回路装置を示す断面図である。
【図１７】従来の半導体集積回路装置の実装形態の一例を示す断面図である。
【図１８】従来の半導体集積回路装置であって、インターポーザへの実装形態を説明する平面図である。
【図１９】従来の半導体集積回路装置を実装するインターポーザの第１層の配線層を示す平面図である。
【図２０】従来の半導体集積回路装置を実装するインターポーザの第２層の配線層を示す平面図である。
【図２１】従来の半導体集積回路装置を実装するインターポーザの第３層の配線層を示す平面図である。
【図２２】従来の半導体集積回路装置を実装するインターポーザの第４層の配線層を示す平面図である。
【符号の説明】
【００８６】
１０      半導体集積回路装置（半導体チップ）
１１      基板
１２      素子
１３      絶縁層
１４      配線
１５      パッド
１５Ａ    第１のパッド
１５Ｂ    第２のパッド
１６Ａ    仮想線
１６Ｂ    仮想線
２０      バンプ
２１      インターポーザ
２１ａ    配線層
２１ｂ    配線層
２１ｃ    配線層
２２      パッド接続用端子
２３      引き出し配線
２３ａ    引き出し配線（上層）
２３ｂ    引き出し配線（中層）
２３ｃ    引き出し配線（下層）
２４      ビア
２４ａ    ビア（上層）
２４ｂ    ビア（中層）
２４ｃ    ビア（下層）
２５      ビア受け部
２５ａ    ビア受け部（上層）
２５ｂ    ビア受け部（中層）
２５ｃ    ビア受け部（下層）
２６      外部端子
２７      半田ボール
２８      アンダーフィル材
２９      封止樹脂材
３０      パッド群
【図１】
2007173388.tif 000003
【図２】
2007173388.tif 000004
【図３】
2007173388.tif 000005
【図４】
2007173388.tif 000006
【図５】
2007173388.tif 000007
【図６】
2007173388.tif 000008
【図７】
2007173388.tif 000009
【図８】
2007173388.tif 000010
【図９】
2007173388.tif 000011
【図１０】
2007173388.tif 000012
【図１１】
2007173388.tif 000013
【図１２】
2007173388.tif 000014
【図１３】
2007173388.tif 000015
【図１４】
2007173388.tif 000016
【図１５】
2007173388.tif 000017
【図１６】
2007173388.tif 000018
【図１７】
2007173388.tif 000019
【図１８】
2007173388.tif 000020
【図１９】
2007173388.tif 000021
【図２０】
2007173388.tif 000022
【図２１】
2007173388.tif 000023
【図２２】
2007173388.tif 000024