(57)【要約】【課題】基板への半導体チップの高精度実装構造および方法を提供する。【解決手段】複合実装デバイスは、半導体レーザ（ＬＤ）２１と、ＬＤ２１を搭載し、そのＬＤと光結合する光導波路１２が形成されたシリコンプラットフォーム（基板）１１とを備える。ＬＤ２１搭載位置は、基板上の第１のアライメントマークＭ１１とＬＤ２１上の第２のアライメントマークＭ１２との位置合わせで決められる。この構成で、基板上に、第１のアライメントマークＭ１１自体の初期位置ずれ量を測定可能な初期位置ずれ量測定マークＭ２を備える。ＬＤ２１搭載位置は、初期位置ずれ量測定マークＭ２から測定される初期位置ずれ量に応じて、第１のアライメントマークＭ１１に対し第２のアライメントマークＭ１２をずらした位置に補正される。初期位置ずれ量測定マークＭ２は、好適にはノギスパターンを構成する基本マークＭ２１及びアライメントマークＭ２２で構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子と、前記素子を搭載する基板とを備え、前記基板上の前記素子の搭載位置が、前記基板に形成された第１の搭載位置マークと前記素子に形成された第２の搭載位置マークとを互いに位置合わせすることにより決められる複合実装デバイスにおいて、
前記基板上に、前記第１の搭載位置マークの初期位置ずれ量を測定可能に形成された初期位置ずれ量測定マークを備え、
前記素子の搭載位置が、前記初期位置ずれ量測定マークから測定される前記第１の搭載位置マークの初期位置ずれ量に応じて、前記第１の搭載位置マークに対して前記第２の搭載位置マークをずらした位置に補正されていることを特徴とする複合実装デバイス。
【請求項２】
前記第１の搭載位置マークと前記第２の搭載位置マークとの間の位置ずれ量の絶対値が、前記初期位置ずれ量測定マークから測定される前記初期位置ずれ量の絶対値から±２μｍ以内であることを特徴とする請求項１に記載の複合実装デバイス。
【請求項３】
前記初期位置ずれ量測定マークは、
前記第１の搭載位置マーク形成前に第１のフォトマスクを用いて前記基板上に形成され且つ前記第１の搭載位置マークの初期位置ずれ量の測定基準となる基準マークと、
前記第１の搭載位置マーク形成時に第２のフォトマスクを用いて前記基板上に形成され且つ前記基準マークと対を成すアライメントマークとを有し、
前記初期位置ずれ量は、前記基準マークに対する前記アライメントマークの位置ずれ量として測定されることを特徴とする請求項１又は２記載の複合実装デバイス。
【請求項４】
前記基準マーク及び前記アライメントマークが、互いの目盛りの位置関係で位置ずれ量を測定可能なノギスパターンで構成されることを特徴とする請求項３に記載の複合実装デバイス。
【請求項５】
前記基準マーク及び前記アライメントマークが、丸型マークで構成されることを特徴とする請求項３に記載の複合実装デバイス。
【請求項６】
前記第１の搭載位置マークと前記第２の搭載位置マークが、互いの目盛りの位置関係で位置ずれ量を測定可能なノギスパターンで構成されることを特徴とする請求項１乃至５のいずれか１項に記載の複合実装デバイス。
【請求項７】
前記素子は、半導体レーザであることを特徴とする請求項１及至６のいずれか１項に記載の複合実装デバイス。
【請求項８】
前記基板は、一部に光導波路が形成された平面光回路基板であり、
前記光導波路は、前記素子と光結合されることを特徴とする請求項１及至７のいずれか１項に記載の複合実装デバイス。
【請求項９】
前記初期位置ずれ量測定マークは、少なくとも前記光導波路の光伝搬方向に対して垂直方向に前記初期位置ずれ量が検出できるように構成されていることを特徴とする請求項８に記載の複合実装デバイス。
【請求項１０】
前記第１の搭載位置マークと、前記初期位置ずれ量測定マークとの内の少なくとも一方が、少なくとも二つ以上形成されていることを特徴とする請求項１及至９のいずれか１項に記載の複合実装デバイス。
【請求項１１】
前記複合実装デバイスが、光通信用デバイスであることを特徴とする請求項１及至１０のいずれか１項に記載の複合実装デバイス。
【請求項１２】
素子と、前記素子を搭載する基板とを備え、前記基板上の前記素子の搭載位置が、前記基板に形成された第１の搭載位置マークと前記素子に形成された第２の搭載位置マークとを互いに位置合わせすることにより決められる複合実装デバイスの製造方法において、
前記基板上に、前記第１の搭載位置マークの初期位置ずれ量を測定可能な初期位置ずれ量測定マークを形成する工程と、
前記素子の搭載位置を、前記初期位置ずれ量測定マークから測定される前記第１の搭載位置マークの初期位置ずれ量に応じて、前記第１の搭載位置マークに対して前記第２の搭載位置マークをずらした位置に補正する工程とを有することを特徴とする複合実装デバイスの製造方法。
【請求項１３】
前記素子の搭載位置を補正する工程は、前記第１の搭載位置マークと前記第２の搭載位置マークとの間の位置ずれ量の絶対値が、前記初期位置ずれ量測定マークから得られる前記初期位置ずれ量の絶対値から±２μｍ以内になるように前記素子の搭載位置を補正する工程を有することを特徴とする請求項１２記載の複合実装デバイスの製造方法。
【請求項１４】
前記素子の搭載位置を補正する工程は、撮像機器と自動認識装置を用いて行うことを特徴とする請求項１３に記載の複合実装デバイスの製造方法。
【請求項１５】
前記初期位置ずれ量測定マークを形成する工程は、
前記第１の搭載位置マーク形成前に第１のフォトマスクを用いて前記基板上に前記初期位置ずれ量の測定基準となる基準マークを形成する工程と、
前記第１の搭載位置マーク形成時に第２のフォトマスクを用いて前記基板上に前記基準マークと対を成すアライメントマークを形成する工程とを有し、
前記初期位置ずれ量は、前記基準マークに対する前記アライメントマークの位置ずれ量として測定されることを特徴とする請求項１２乃至１４のいずれか１項に記載の複合実装デバイスの製造方法。
【請求項１６】
前記基板は、一部に光導波路が形成された平面光回路基板であり、
前記第１のフォトマスクは、前記光導波路を形成する際に用いるフォトマスクと同一であることを特徴とする請求項１５記載の複合実装デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合実装デバイス及びその製造方法に関し、特に、チップ実装時の位置ずれ量測定マークを利用して実装位置補正を行うデバイス構造及び高精度チップ実装方法に関する。
【背景技術】
【０００２】
小型で安価な光デバイスを実現するために、光導波路が形成された平面光回路基板であるシリコンプラットフォーム上に、レーザ素子（ＬＤ：laser Diode）や受光素子（ＰＤ：Photo Diode）等のアクティブ／パッシブ素子をフリップチップ実装し、光導波路とアクティブ／パッシブ素子とを光結合したハイブリッド実装光デバイスが実現されている。
【０００３】
特に、高速・低コストな実装を実現するに際して、ビジュアルアライメントという手法が知られている。この手法によると、ＬＤやＰＤを駆動させることなく、シリコンプラットフォーム上およびＬＤ／ＰＤに予め形成された位置合わせ用の位置情報となるアライメント用マークを、カメラを用いて画像認識することで、この位置情報を元にチップ実装位置を決定する。この手法を用いてシリコンプラットフォーム上にアクティブ／パッシブ素子を実装した従来例を図９及び図１０に示す。
【０００４】
図９及び図１０に示す従来例は、所定の半導体プロセスにより光導波路１２が形成されたシリコンプラットフォーム１１上に半導体レーザ（ＬＤ）２１をフリップチップ実装して、光導波路１２と半導体レーザ２１とを光結合した光デバイスである。この光デバイスには、図９に示すように、シリコンプラットフォーム１１に、半導体レーザ２１を固定する４つの台座１４と、半導体レーザ２１と直接電気接続される電極１３が形成されている。また、シリコンプラットフォーム１１上に半導体レーザ２１を実装する際の位置合わせ用のアライメントマーク（搭載位置マーク）として、シリコンプラットフォーム１１側に２つの第１のアライメントマーク（第１の搭載位置マーク）Ｍ１１が、また半導体レーザ２１側に２つの第２のアライメントマーク（第２の搭載位置マーク）Ｍ１２がそれぞれ形成されている。
【０００５】
図中の例では、第１及び第２のアライメントマークＭ１１、Ｍ１２は、互いに半径の大きさが異なる位置合わせ用の丸型マークから構成されている。これにより、シリコンプラットフォーム１１上に半導体レーザ２１を実装する際、図１０に示すように、ビジュアルアライメント実装手法を用いて、第１のアライメントマークＭ１１と、第２のアライメントマークＭ１２とが互いの中心を揃えて同心円状に重なり合うように位置合わせすることで、シリコンプラットフォーム１１へのＬＤ２１の実装位置が決定される。
【０００６】
一方、近年の光デバイスに求められる性能・機能要求の高度化に伴い、シリコンプラットフォーム上へのＬＤ／ＰＤのビジュアルアライメント実装の高精度化要求は高まる一方である。特に、図９及び図１０に示す光デバイスのようにＬＤとシリコンプラットフォーム上に形成された光導波路とを光学結合させる場合には、結合効率を上げるために光導波路の光閉じ込めを強める必要がある。こうすると、光導波路とＬＤのスポットサイズが近づき、理想的な最大結合効率は改善する。しかし、この場合にはスポットサイズが小さくなるため、わずかな実装位置ずれが大きな結合損失を引き起こしてしまう。よって、光導波路の光閉じ込めを強めて結合効率を上げるためには、実装位置ずれが確実に２μｍ以下となるような超高精度チップ実装技術が必要とされる。
【０００７】
通常、この高い精度を実現するには、ＬＤ搭載治具を介してＬＤに電流を流し発光させた状態で、光導波路との結合状態を受光器でモニタリングしながら光軸を合わせるアクティブアライメント実装という手法が用いられる。しかし、この手法では、特殊な実装装置を必要とし、実装手順の複雑化、実装時間の長時間化というデメリットが非常に大きく、市場のコスト要求を満たすのは困難である。そのため、コストを低く抑えて実装精度を上げるには、これまでと同様のビジュアルアライメントによるパッシブ実装技術を最大限に活用するのが最良である。
【特許文献１】特開２００２−６２４４７号公報
【特許文献２】特開平４−９９３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上述した従来のビジュアルアライメントによるチップ実装は、主に画像認識の精度と機械駆動の精度で実装精度が決まっており、２μｍ以下のずれ量で確実に素子を搭載することは困難であった。さらに加えて、チップを実装する対象のシリコンプラットフォームは、ステッパ露光やコンタクト露光を用いた半導体ウェハプロセスで作製されるが、この作製プロセスでも１〜２μｍ程度の位置ずれが発生する。
【０００９】
すなわち、従来ビジュアルアライメントにある実装精度の劣化要因と同時に、アライメントマークの初期位置ずれも劣化要因となっていた。そのため、前述の図９及び図１０のように光導波路とは違うレイヤーにアライメントマークを作製して、このアライメントマークに対するチップ実装精度を機械的に高精度化したとしても、アライメントマーク自体が光導波路に対して１〜２μｍ位置ずれしているため（図１０中の初期位置ずれ（ｘ方向）参照）、結果的に２μｍ以下の精度での確実なチップ実装は困難であり、その対策が望まれている。
【００１０】
例えば特許文献１のような場合、実装マーカが光導波路と同時には作られていないことから同様の実装精度劣化が発生する。しかも、位置ずれ量や位置ずれ方向は、ロットやウェハの反り、ウェハ面内位置などによってチップ毎に異なるため、完全に初期の位置ずれを無くすことはできない。
【００１１】
さらに、従来の半導体ウェハプロセス技術では、例えば特許文献２のようにパターン間の位置ずれ量をノギスパターンで管理することが行われるが、パターニング工程におけるアライメントマークの位置ずれ発生は、装置に依存するために本質的に防ぐことはできない。よって、単に位置ずれ量を管理するだけでは、チップ実装精度改善にはつながらないという課題もある。
【００１２】
以上のような複数の実装精度劣化要因により、上述した従来技術では、歩留り良く確実な位置精度２μｍ以下の高精度チップ実装を行うことは非常に困難であった。
【００１３】
本発明の目的は、上記のような初期位置ずれを内包する場合における高精度チップ実装を可能とするデバイス構造および実装方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明に係る複合実装デバイスは、素子と、前記素子を搭載する基板とを備え、前記基板上の前記素子の搭載位置が、前記基板に形成された第１の搭載位置マークと前記素子に形成された第２の搭載位置マークとを互いに位置合わせすることにより決められる複合実装デバイスにおいて、前記基板上に、前記第１の搭載位置マークの初期位置ずれ量を測定可能に形成された初期位置ずれ量測定マークを備え、前記素子の搭載位置が、前記初期位置ずれ量測定マークから測定される前記第１の搭載位置マークの初期位置ずれ量に応じて、前記第１の搭載位置マークに対して前記第２の搭載位置マークをずらした位置に補正されていることを特徴とする。
【００１５】
好適には、前記第１の搭載位置マークと前記第２の搭載位置マークとの間の位置ずれ量の絶対値が、前記初期位置ずれ量測定マークから測定される前記初期位置ずれ量の絶対値から±２μｍ以内である。
【００１６】
本発明に係る複合実装デバイスの製造方法は、素子と、前記素子を搭載する基板とを備え、前記基板上の前記素子の搭載位置が、前記基板に形成された第１の搭載位置マークと前記素子に形成された第２の搭載位置マークとを互いに位置合わせすることにより決められる複合実装デバイスの製造方法において、前記基板上に、前記第１の搭載位置マークの初期位置ずれ量を測定可能な初期位置ずれ量測定マークを形成する工程と、前記素子の搭載位置を、前記初期位置ずれ量測定マークから測定される前記第１の搭載位置マークの初期位置ずれ量に応じて、前記第１の搭載位置マークに対して前記第２の搭載位置マークをずらした位置に補正する工程とを有することを特徴とする。
【００１７】
好適には、前記素子の搭載位置を補正する工程は、前記第１の搭載位置マークと前記第２の搭載位置マークとの間の位置ずれ量の絶対値が、前記初期位置ずれ量測定マークから得られる前記初期位置ずれ量の絶対値から±２μｍ以内になるように前記素子の搭載位置を補正する工程を有する。
【発明の効果】
【００１８】
本発明によれば、素子実装時に初期位置ずれを内包する場合においても、超高精度チップ実装を実現することができる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明に係る複合実装デバイス及びその製造方法を実施するための最良の形態について説明する。
【００２０】
本実施の形態に係る複合実装デバイスは、実装位置精度２μｍ以内の超高精度チップ実装を実現するために、実装時の位置ずれ量測定マークを利用した実装位置補正を行うことができるデバイス構造と高精度チップ実装方法を提供するものである。
【００２１】
このため、本実施の形態では次のような構成をとる。すなわち、この複合実装デバイスは、半導体チップから成る素子と、素子を搭載する基板とを備える。素子及び基板には、アライメントマークに相当する搭載位置マークが形成されている。基板には、搭載位置マークの初期位置ずれ量測定マークが形成されている。
【００２２】
この構成では、実装した素子の搭載位置マークと、基板に形成された搭載位置マークとの位置ずれ量の絶対値は、初期位置ずれ量測定マークから得られる初期位置ずれ量の絶対値から±２μｍ以内となっている。すなわち、本実施の形態では、搭載位置マークの初期位置ずれ量と同じ量だけ、素子および基板に形成された搭載位置マークが初期位置ずれを相殺する方向にずらした実装構造となっている。こうすると、必然的に、素子と、素子を搭載する基板との間の位置ずれは無くなる。ただし、完全に相殺することは不可能であるので、実際には、基板に形成された搭載位置マークに対する位置ずれ量の絶対値が、初期位置ずれ量測定マークから得られる初期位置ずれ量の絶対値から±２μｍ以内であってもよい。この範囲の位置ずれであれば、十分に実用範囲内（例えば光導波路とＬＤの光軸実装であれば、過剰損失は３ｄＢ以内）の機能劣化で抑えることができる。
【００２３】
上記の構成において、基板に形成された搭載位置マークの初期位置ずれ量測定マークは、ノギスパターンであってもよい。これは、素子の搭載位置補正のために最も精度良く位置ずれ量を測定できるためである。しかも、ノギスパターンであれば目視でも位置ずれ量を正確に確認することができ、自動化への移行期に設備投資を抑えるのに有効である。また、実際にどの程度の初期位置ずれが生じているのかを、全チップについて分かりやすく測定することができるという利点もある。このデータを初期位置ずれの発生要因の特定や、初期位置ずれの少ない製造工程開発などに利用することができる。もちろん、ノギスパターンを用いて画像認識装置でずれ量を自動測定することも可能である。
【００２４】
また、基板に形成された搭載位置マークは、ノギスパターンであってもよい。このようにすることで、チップ搭載後に実際に搭載位置マークとチップの位置が想定した位置ずれ量になっているかどうかを確認することができる。特に初期生産時の生産管理上非常に重要である。また、抜き出し検査による搭載装置の不良発見や、不良要因の切り分けにも役立つ。
【００２５】
また、素子の少なくとも一つは、半導体レーザであってもよい。本実施の形態によるチップ実装方式は、特に半導体レーザのような出射光スポットサイズが小さく超高精度な搭載が必要な場合に有効である。
【００２６】
また、上記の構成において、基板は、一部に光導波路が形成された平面光回路基板であってもよい。これまでの実装技術では、特に半導体レーザと光導波路の高効率光結合が困難であったが、本実施の形態によるデバイス構造とすることで、必要十分な高精度実装が実現できる。
【００２７】
また、基板に形成された搭載位置マークの初期位置ずれ量測定マークは、少なくとも光導波路の光伝搬方向に対して垂直方向に位置ずれ量が検出できるよう構成されていてもよい。特に、半導体レーザと光導波路の高効率光結合においては、光軸方向と比較して、垂直方向への位置ずれが、その光結合効率低下に顕著な影響を与えるため、これを高精度に載せることが最も重要であり、本実施の形態はそれを実現することができる。
【００２８】
また、基板に形成された搭載位置マーク、あるいは基板に形成された搭載位置マークの初期位置ずれ量測定マークが、その一方あるいはそれぞれが、少なくとも二つ以上あってもよい。アライメントマークが二つ以上あると、単一の微小マークでは検出できない回転ずれを検出することができるため、さらに搭載位置の正確さが高まる。
【００２９】
また、複合実装デバイスが、光通信用デバイスであってもよい。主にこのような超高精度実装を必要とするのが主に光通信用デバイスであることに拠る。
【００３０】
本実施の形態に係る複合実装デバイスの製造方法は、素子と、素子を搭載する基板とを備えた複合実装デバイスにおいて、素子及び基板に搭載位置マークを形成し、基板に搭載位置マークの初期位置ずれ量測定マークを形成する。そして、実装した素子の搭載位置マークと、基板に形成された搭載位置マークとの位置ずれ量の絶対値が、初期位置ずれ量測定マークから得られる初期位置ずれ量の絶対値から±２μｍ以内になるように搭載位置補正を行う。
【００３１】
本来の機械的搭載精度は、現在の装置でも十分な性能を持っているが、これまではチップが内包する位置ずれ誤差のために、その性能を発揮すると逆に搭載位置ばらつきが発生するという矛盾を抱えていた。そこで、本実施の形態のように初期位置ずれの補正を行うことで、本来の性能を十分に引き出して活用することができ、超高精度でのチップ実装が可能となる。
【００３２】
更に、搭載位置補正を行う場合に、撮像機器と自動認識装置を用いてもよい。当初は精度を上げるために目視による確認が主であったとしても、最終的にはコスト低減のために自動認識による自動補正チップ実装を行うことが必要となることに拠る。
【００３３】
以下、図面を参照して、本発明の実施例について説明する。なお、前述した図９及び図１０に示す従来例と同様の構成については、同一符号を付して、その説明を省略又は簡略化する。
【実施例１】
【００３４】
図１は、本発明の第１の実施例に係る複合実装デバイス及びその製造方法において、半導体レーザ（ＬＤ）２１と光導波路１２の光軸調芯の高精度実装を示す図である。
【００３５】
図１に示す本実施例の光デバイス（複合実装デバイス）は、光導波路１２が形成されたシリコンプラットフォーム（平面光回路基板）１１上に半導体レーザ（ＬＤ）２１をフリップチップ実装して、光導波路１２と半導体レーザ２１とを光結合したものである。
【００３６】
ここで、シリコンプラットフォーム１１上に半導体レーザ２１をフリップチップ実装する際の位置合わせ用のアライメントマーク（搭載位置マーク）Ｍ１として、シリコンプラットフォーム１１側に２つの第１のアライメントマーク（第１の搭載位置マーク）Ｍ１１が、また半導体レーザ２１側に２つの第２のアライメントマーク（第２の搭載位置マーク）Ｍ１２がそれぞれ形成されている。両アライメントマークＭ１１、Ｍ１２は、互いに半径の大きさが異なる位置合わせ用の丸型マークから構成されている。これにより、シリコンプラットフォーム１１上に半導体レーザ２１を実装する際、ビジュアルアライメント実装手法を用いて、第１のアライメントマークＭ１１と、第２のアライメントマークＭ１２とが互いの中心を揃えて同心円状に重なり合うように位置合わせすることで、シリコンプラットフォーム１１へのＬＤ２１の実装位置が決定される。
【００３７】
上記構成において、本実施例の光デバイスでは、第１のアライメントマークＭ１１自体の初期位置ずれ量を測定可能な初期位置ずれ量測定マーク（位置ずれ検出マーク）Ｍ２が、シリコンプラットフォーム１１上に形成されている。そして、その初期位置ずれ量測定マークＭ２で得られる初期位置ずれ量に応じて、シリコンプラットフォーム１１上への半導体レーザ２１の実装位置が補正可能となっている。
【００３８】
図２は、本実施例で用いる初期位置ずれ量測定マークＭ２の一例を示す。本実施例では、初期位置ずれ量測定マークＭ２として、図２に一例として示すようなノギスパターン（十字型パターン）を用いている。このノギスパターンは、内側１箇所に配置される目盛り（以下、内側目盛り）を構成する基準マークＭ２１と、内側目盛りを挟む外側２箇所に配置される目盛り（以下、外側目盛り）を構成するアライメントマークＭ２２とから構成される。基準マークＭ２１の内側目盛りと、アライメントマークＭ２２の外側目盛りとは、左右方向（ｘ方向）と上下方向（ｚ方向）の２方向に沿って、それぞれ設定されたピッチで、所定数（図中の例ではｘ方向に９つ、ｚ方向に９つ）配列される。
【００３９】
図２に示すノギスパターンでは、基準マークＭ２１の内側目盛りの設計ピッチｄ＋０．１μｍとし、アライメントマークＭ２２の外側目盛りの設計ピッチｄμｍとしている。設計上では、図２に示すように、基準マークＭ２１の中央部で十字状に重なっている上下左右方向の内側目盛り（十字マーク）に対して、その上下左右に位置するアライメントマ−クＭ２２の中央部の外側目盛りが位置を揃えて一列に配置するようにしておく。
【００４０】
基準マークＭ２１は、フォトリソグラフィプロセスにより光導波路１２製作時に同一のフォトマスク（後述参照）を用いて形成される。また、アライメントマークＭ２２は、フォトリソグラフィプロセスにより第１のアライメントマークＭ１１作製時に同一のフォトマスク（後述参照）を用いて形成される。これにより、基準マークＭ２１とアライメントマークＭ２２とで構成されるノギスパターンで得られる位置ずれ量は、光導波路１２に対する第１のアライメントマークＭ１１の初期位置ずれ量となる。
【００４１】
従って、光導波路１２に対して第１のアライメントマークＭ１１の位置ずれが発生していると、それに応じて、基準マークＭ２１の内側目盛りとアライメントマークＭ２２の外側目盛りが位置を揃えて一列配置する場所が、中央部から上下左右方向に移動する。これにより、両目盛りの一列配置位置を認識することで、光導波路１２に対する第１のアライメントマークＭ１１の初期位置ずれ量を０．１μｍ精度で測定できる。
【００４２】
すなわち、基準マークＭ２２の中心部の内側目盛りから数えた本数ｎの内側目盛りの位置で、アライメントマークＭ２２の外側目盛りと一列配置している場合には、その方向に距離０．１×ｎμｍの位置ずれが発生していることを意味する。従って、ノギスパターンの上下左右方向で、基準マークＭ２１の内側目盛りとアライメントマークＭ２２の外側目盛りとが位置を揃えて一列配置している場所が分かれば、光導波路１２に対する第１のアライメントマークＭ１１の正確な位置ずれ量が測定できる。
【００４３】
例えば、アライメントマークＭ２２形成後に、図３に示す状態でノギスパターンが形成されていたとする。この場合には、ノギスパターンにおいて、基準マークＭ２１の内側目盛りとアライメントマークＭ２２の外側目盛りとが位置を揃えて一列配置している場所（一列配置場所）は、中央部から数えて右方向（＋ｘ方向）に３本目（ｘ＝＋３）と、下方向（−ｚ方向）に２本目（ｚ＝−２）となっている。従って、この場合には、アライメントマークＭ２２が基準マークＭ２１に対してｘ方向に距離０．１×（＋３）＝＋０．３μｍ、ｚ方向に距離０．１×（−２）＝−０．２μｍ、それぞれ位置ずれしていることが分かる。ここでは、基準マークＭ２１の内側目盛りの設計ピッチをｄ＋０．１μｍとしたが、これをｄ＋０．０５μｍとすれば、０．０５μｍ精度以下で位置ずれ量測定が可能となる。なお、測定精度は対象となる実装素子により異なってもよい。
【００４４】
次に、初期位置ずれ量測定マークＭ２の形成方法を説明する。
【００４５】
まず、シリコンプラットフォーム１１の半導体プロセス（フォトリソグラフィプロセス）の前工程において、導波路１２の作製時に第１のフォトマスクを用いて基準マークＭ２１を同時に形成する。第１のフォトマスクの例を図４（ａ）に示す。図４（ａ）に示すように、第１のフォトマスクＰＭ１には、導波路１２用のパターンＰ１１のほか、ノギスパターンの基準マークＭ２１用のパターンＰ１２が形成されている。こうすることで、シリコンプラットフォーム１１上に形成される基準マークＭ２１と導波路１２との位置関係は第１のフォトマスクＰＭ１に依存して、ほぼ設計どおりとなる。本実施例では、その誤差は１μｍ以下となる。
【００４６】
次いで、形成された導波路１２に対して、半導体プロセスの後工程で第２のフォトマスクを用いて第１のアライメントマークＭ１１を形成する。この第１のアライメントマークＭ１１の構成材料は、通常は金属、例えばＡｕなどを含む。
【００４７】
第２のフォトマスクの例を図４（ｂ）に示す。図４（ｂ）に示すように、第２のフォトマスクＰＭ２には、第１のアライメントマークＭ１１用のパターンＰ２１のほか、ノギスパターンのアライメントマークＭ２２用のパターンＰ２２が形成されている。すなわち、第１のアライメントマークＭ１１用の第２のフォトマスクＰＭ２に、導波路１２側の位置ずれ検出マークである基準マークＭ２１に合うように、ノギスパターンとして、導波路１２側の基準マークＭ２１の内側目盛りのマークピッチと僅かに異なる外側目盛りのアライメントマークＭ２２用のパターンも用意しておく。これにより、第１のアライメントマークＭ１１の形成と同時にノギスパターンのアライメントマークＭ２２が形成されるようにする。
【００４８】
こうすることで、ノギスパターンのアライメントマークＭ２２と第１のアライメントマークＭ１１との位置関係は、第２のフォトマスクＰＭ２に依存して、導波路１２の場合と同様にほぼ設計どおりとなる。本実施例では、その誤差は１μｍ以下となる。従って、このアライメントマークＭ２２と基準マークＭ２１とで構成されるノギスパターンで比較する位置ずれ量は、導波路１２と第１のアライメントマークＭ１１の位置関係（位置ずれ量）と等価となる。
【００４９】
以上のようにして初期位置ずれ量測定マークＭ２を構成するノギスパターンを形成後、シリコンプラットフォーム１１上への半導体レーザ２１実装時に、図１に示すように、ノギスパターンの基準マークＭ２１及びアライメントマークＭ２１から測定した位置ずれ量（図１の例では、ｘ方向の補正量（ｘ）のみ着目している）と絶対値で同等分だけ、位置ずれが相殺されるように、半導体レーザ２１側の第１のアライメントマ−クＭ１１と基板１１側の第２のアライメントマークＭ１２を意図的にずらした実装構造とする（図１の例ではｘ方向の初期位置ズずれ量補正（ｘ）参照）。こうすることで、これまでの第１及び第２のアライメントマークＭ１１及びＭ１２のみを頼りに実装してきた方法では実現できなかった、超高精度チップ実装が可能となる。
【００５０】
すなわち、従来のようにアライメントマークＭ１（第１及び第２のアライメントマークＭ１１、Ｍ１２）を用いる方法では、図１０で説明したような初期位置ずれが発生してしまう。これに対し、本実施例によれば、光導波路１２と第１のアライメントマークＭ１１間にある初期位置ずれ量を、ノギスパターンの基準マークＭ２１及びアライメントマークＭ２２から成る初期位置ずれ量測定マークＭ２を用いることで測定する。
【００５１】
そして、アライメントマークＭ１を用いて半導体レーザ２１実装位置のアライメントを行った後に、その半導体レーザ２１実装位置を、初期位置ずれ量測定マークＭ２による測定量分だけ、第１のアライメントマークＭ１１に対して第２のアライメントマークＭ１２をずらした位置に補正する。
【００５２】
このようにして、半導体レーザ２１をシリコンプラットフォーム１１に対してアライメントマークＭ１で決められた位置からずれた構造として実装する。すなわち、本実施例では、初期位置ずれ量測定マークＭ２により得られる初期位置ずれ量と同じ量だけ、初期位置ずれを相殺する方向に第１のアライメントマークＭ１１に対して第２のアライメントマークＭ１２をずらした実装構造となっている。こうすることで、光導波路１２と半導体レーザ２１との間の位置ずれは実質的に無くなる。
【実施例２】
【００５３】
図５は、本発明の第２の実施例に係る複合実装デバイス及びその製造方法において、半導体レーザ２１と光導波路１２の光軸調芯の高精度実装を示す図である。本実施例は、第１の実施例と比べると、アライメントマークにもノギスパターンが用いられている点が相違する。
【００５４】
すなわち、図５に示すように、本実施例のアライメントマークＭ３は、シリコンプラットフォーム側に形成される第１のアライメントマークＭ３１と、半導体レーザ２１に形成される側に形成される第２のアライメントマークＭ３２とから構成される。このうち、第１のアライメントマークＭ３１は、初期位置ずれ量測定マークＭ２の基準マークＭ２１と同様のノギスパターンの内側目盛りを構成している。また、第２のアライメントマークＭ３２は、初期位置ずれ量測定マークＭ２のアライメントマークＭ２２と同様のノギスパターンの外側目盛りを構成している。その他の構成は、第１の実施例と同様である。
【００５５】
図５の例は、半導体レーザ２１実装後に、光導波路１２と半導体レーザ２１に位置ずれが生じている場合を示している。この例では、ｘ方向についてのみ考えると、初期位置ずれ量測定マークＭ２のノギスパターンからわかる位置ずれ量が、０．１μｍ精度のノギスパターンであるとして、ｘ方向に＋０．４μｍ（０．１×（＋４））である（図中の補正量（ｘ）：中央部から右方向（＋ｘ方向）に４本目参照）。
【００５６】
そこで、位置ずれが無い状態で半導体レーザ２１を搭載するには、第１のアライメントマークＭ３１の内側目盛りに対して第２のアライメントマークＭ３２の外側目盛りがｘ方向に−０．４μｍの位置で一列配置している必要がある。しかし、この例では、両アライメントマークＭ３１、Ｍ３２は、ｘ方向に−０．２μｍ（０．１×（−２））の位置で一列配置している（図中の一列配置位置：中央部から左方向（−ｘ方向）に２本目参照）。これは、実際には−０．４μｍ位置に搭載するはずだったものが、機械精度でｘ方向に＋０．２μｍずれたことを意味する。従って、図５の例では、半導体レーザ２１は、そのシリコンプラットフォームへの搭載位置がｘ方向に＋０．２μｍずれて搭載されたことがわかる。
【００５７】
ここで、第１及び第２のアライメントマークＭ３１、Ｍ３２が第１の実施例のように丸型マークだと、実装後に自動認識装置にて重心検出を行うことで位置ずれ量を測定することが考えられる。この場合には、重心検出の誤差も内包してしまうため、場合によっては位置ずれが発生していないという測定結果が出ることが考えられる。この場合、実際には位置ずれが発生して光結合効率は悪いわけであるから、装置側の機械精度誤差が位置ずれの原因なのか、それとも重心検出装置の測定誤差が位置ずれの原因なのか、を切り分けるのが困難である。
【００５８】
しかし、本実施例によれば、第１及び第２のアライメントマークＭ３１、Ｍ３２をノギスパターンとすることで位置ずれ検出精度を向上させ、目視検査あるいは自動検査による重心検出誤差の切り分けができ、開発段階における装置性能の確認や、装置の不具合の発生がすぐに発見できるなど生産管理上も有用である。もともと、位置ずれ２μｍ以下の超高精度実装は様々な要因で位置ずれが発生することは容易に想像でき、こういった不具合切り分けの具体的方法を用意しておくことも、超高精度実装を歩留り良く実現する上で非常に重要である。
【実施例３】
【００５９】
図６は、本発明の第３の実施例に係る複合実装デバイス及びその製造方法において、半導体レーザ２１と光導波路１２の光軸調芯の高精度実装を示す図である。本実施例は、第１の実施例と比べると、初期位置ずれ量測定マークにノギスパターンではなく、第１の実施例のアライメントマークＭ１と同様の丸型マークが用いられている点が相違する。
【００６０】
すなわち、図６に示すように、本実施例の初期位置ずれ量測定マークＭ４は、光導波路１２作製時に同一のフォトマスクを用いて形成される丸型の基準マークＭ４１と、第１のアライメントマークＭ１１作製時に同一のフォトマスクを用いて形成される丸型のアライメントマークＭ４２とから構成される。その他の構成は、第１の実施例と同様である。
【００６１】
通常、マークの自動認識による位置合わせ実装を行う場合、マークの重心検出を行い、その重心位置が合うような半導体レーザの必要量移動を計算し、実際にステッピングモータ等の移動手段で位置を必要量移動して実装する。重心検出には、半導体の製造プロセス上、最も重心がずれにくい丸型マークが適している。すなわち、半導体プロセスはパターニングとエッチングの繰り返しだが、丸型マークであれば、双方の工程でサイズの縮小／拡大がプロセス誤差により発生しても、重心位置のずれは発生し難いためである。また、これまでの製造工程でも丸型マークが用いられることが多く、自動認識プログラムの大幅な変更が必要ないことも大きな利点である。従って、丸型マークでも自動認識による重心位置ずれ量検出精度が実装上十分である場合には、本実施例のような方法で高速・低コスト、かつ高精度な実装が実現できる。
【実施例４】
【００６２】
図７は、本発明の第４の実施例に係る複合実装デバイスとしての光デバイス及びその製造方法において、半導体レーザ２１と光導波路１２の光軸調芯の高精度実装を示す図である。第１〜第３の実施例では、第１及び第２のアライメントマークあるいは初期位置ずれ量測定マークに、従来用いてきた丸型マークと、より高精度で位置ずれ検出が可能なノギスパターンのどちらか一方を用いた。これに対し、本実施例で異なる点は、丸型マークとノギスパターンとが第１及び第２のアライメントマークおよび初期位置ずれ量測定マークにそれぞれ用意されていることである。
【００６３】
すなわち、図７に示すように、本実施例のアライメントマークは、第１の実施例と同様の丸型マークからなるアライメントマークＭ１（第１及び第２のアライメントマークＭ１１、Ｍ１２）と、第３の実施例と同様のノギスパターンからなるアライメントマークＭ３とから構成される。また、本実施例の初期位置ずれ量測定マークは、第１の実施例と同様のノギスパターンからなる初期位置ずれ量測定マークＭ２（基準マークＭ２１、アライメントマークＭ２２）と、第３の実施例と同様の丸型マークからなる初期位置ずれ量測定マークＭ４（基準マークＭ４１、アライメントマークＭ４２）とから構成される。その他の構成は、第１の実施例と同様である。
【００６４】
通常、丸型マークは、製造プロセスの影響を受けにくく、重心検出マークとしての実績もあるため利用しやすいが、ずれ量の検出精度は観察装置に依存してしまう。一方、ノギスパターンは、丸型マークに比較してずれ量の検出精度は格段に優れているが、パターンが微細であるために画像認識装置での抽出がしにくい。
【００６５】
したがって、本実施例のように丸型マークとノギスパターンの両方を併用すれば、例えば最初の実装位置合わせには丸型マークの重心検出を用い、さらに精度向上のためにノギスパターンを用いて実装位置合わせを行うことができ、これにより、実装速度の向上と精度向上を同時に図ることが可能となる。
【実施例５】
【００６６】
図８は、本発明の第５の実施例に係る複合実装デバイス及びその製造方法において、半導体レーザ２１と光導波路１２の光軸調芯の高精度実装を示す図である。第１〜第４の実施例では、初期位置ずれ量測定マークは１つであったが、本実施例では初期位置ずれ量測定マークを２つ用意している点が異なる。
【００６７】
すなわち、図８に示すように、本実施例の初期位置ずれ量測定マークＭ５は、第３の実施例と同様の丸型マークからなる基準マークＭ５１及びアライメントマークＭ５２から構成され、光導波路１２を挟む両側位置にそれぞれ配置されている。このように初期位置ずれ量測定マークＭ５を２つ必要とする理由は、位置ずれには光導波路１２の光伝搬方向に対して垂直／平行方向（ｘ方向、ｚ方向）の成分と、回転方向（θ）の成分があるためである。
【００６８】
第１〜第４の実施例では、半導体レーザ２１のアライメントマークＭ１が２つあるのは、半導体レーザ２１実装時の回転位置合わせのためである。そもそも、アライメントマークＭ１自体が光導波路１２に対して回転方向にずれている可能性がある。その対策として、本実施例では、２つの初期位置ずれ量測定マークＭ５を用いて、基準マークＭ５１に対するアライメントマークＭ５２の回転ずれ量（θ）を測定し、その回転ずれ量（θ）に応じて、半導体レーザ２１搭載位置の回転方向（θ）の成分の位置補正も行う（図中の半導体レーザ２１の補正前と補正後の位置参照）。
【００６９】
なお、初期位置ずれ量測定マークＭ５としては、本実施例および第３の実施例のように丸型マークを用いても良いし、第２の実施例のようにノギスパターンを用いても良い。あるいは、第４の実施例のように両方のマークを用いても良い。
【００７０】
また、上記の各実施例で用いるアライメントマーク及び初期位置ずれ量測定マークの形状については、丸型マーク又はノギスパターンに限定されるものではなく、その機能を果たす形状である限り、いずれの形状でも適用可能である。例えば、丸型マークは、四角形状等の多角形状、楕円状、十字状等の他の形状のマークで代用してもよい。また、ノギスパターンは、２方向に目盛りを刻んだ十字状のものに限らず、１方向のみに目盛りを刻んだものでもよい。
【００７１】
また、上記の各実施例では、複合実装デバイスとして、一部に光導波路が形成された平面光回路基板からなるシリコンプラットフォーム上に半導体レーザを実装して光結合した光通信用デバイス等の光デバイスを適用しているが、本発明はこれに限らず、ビジュアルアライメント実装方式を用いて基板上に半導体チップを実装してなる複合実装デバイスであれば、いずれでも適用可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施例に係る複合実装デバイス及びその製造方法において、光導波路と半導体レーザの実装状態の一例を示した上面図である。
【図２】第１の実施例において、初期位置ずれ量測定マークの一例を示した上面図である。
【図３】第１の実施例において、実際に位置ずれが発生した初期位置ずれ量測定マークの一例を示した上面図である。
【図４】（ａ）は光導波路製作時に用いる第１のフォトマスクを説明する図、（ｂ）は第１のアライメントマーク製作時の第２のフォトマスクを説明する図である。
【図５】本発明の第２の実施例に係る複合実装デバイス及びその製造方法において、光導波路と半導体レーザの実装状態の一例を示した上面図である。
【図６】本発明の第３の実施例に係る複合実装デバイス及びその製造方法において、光導波路と半導体レーザの実装状態の一例を示した上面図である。
【図７】本発明の第４の実施例に係る複合実装デバイス及びその製造方法において、光導波路と半導体レーザの実装状態の一例を示した上面図である。
【図８】本発明の第５の実施例に係る複合実装デバイス及びその製造方法において、光導波路と半導体レーザの実装状態の一例を示した上面図である。
【図９】従来のビジュアルアライメント実装方式を示した斜視図である。
【図１０】従来のビジュアルアライメント実装方式による光導波路と半導体レーザの実装状態を示した上面図である。
【符号の説明】
【００７３】
１１  シリコンプラットフォーム（基板）
１２  光導波路
１３  電極
１４  台座
２１  半導体レーザ（ＬＤ）
Ｍ１  アライメントマーク（丸型マーク）
Ｍ２  初期位置ずれ量測定マーク（ノギスパターン）
Ｍ３  アライメントマーク（ノギスパターン）
Ｍ４  初期位置ずれ量測定マーク（丸型マーク）
Ｍ５  初期位置ずれ量測定マーク（丸型マーク）
Ｍ１１  第１のアライメントマーク（丸型マーク）
Ｍ１２  第２のアライメントマーク（丸型マーク）
Ｍ２１  基準マーク（ノギスパターン）
Ｍ２２  アライメントマーク（ノギスパターン）
Ｍ３１  第１のアライメントマーク（ノギスパターン）
Ｍ３２  第２のアライメントマーク（ノギスパターン）
Ｍ４１  基準マーク（丸型マーク）
Ｍ４２  アライメントマーク（丸型マーク）
Ｍ５１  基準マーク（丸型マーク）
Ｍ５２  アライメントマーク（丸型マーク）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007173375.tif 000009
【図８】
2007173375.tif 000010
【図９】
2007173375.tif 000011
【図１０】
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