(57)【要約】【課題】  基準クロックの周波数を高くすることなく、被測定信号の周波数測定分解能を向上させると共に、高速化に伴ない発生するノイズやジッタの影響を抑制することが可能な周波数測定回路及びそれを用いた振動センサ式差圧・圧力伝送器を実現する。【解決手段】  被測定信号の周波数に対して近接した周波数の比較信号を発生する比較信号発生回路と、  前記被測定信号と前記比較信号を入力し、両者の差分周波数信号を生成するヘテロダイン回路と、  前記差分周波数信号で通過が規制される基準クロックをカウントする周波数カウンタと、  この周波数カウンタのカウント値と前記比較信号の周波数に基づいて前記被測定信号の周波数を演算する演算回路と、を備える。【選択図】                    図１
2007010593.tif 000002
【特許請求の範囲】
【請求項１】
被測定信号の周波数に対して近接した周波数の比較信号を発生する比較信号発生回路と、
前記被測定信号と前記比較信号を入力し、両者の差分周波数信号を生成するヘテロダイン回路と、
前記差分周波数信号で通過が規制される基準クロックをカウントする周波数カウンタと、
この周波数カウンタのカウント値と前記比較信号の周波数に基づいて前記被測定信号の周波数を演算する演算回路と、
を備えたことを特徴とする周波数測定回路。
【請求項２】
前記比較信号発生回路は、前記基準クロックを分周した比較信号を発生することを特徴とする請求項１に記載の周波数測定回路。
【請求項３】
前記ヘテロダイン回路は、ローパスフィルタを備えることを特徴とする請求項１又は２に記載の周波数測定回路。
【請求項４】
振動式差圧・圧力センサからの被測定信号の周波数に対して近接した周波数の比較信号を発生する比較信号発生回路と、
前記被測定信号と前記比較信号を入力し、両者の差分周波数信号を生成するヘテロダイン回路と、
前記差分周波数信号でゲートされる基準クロックをカウントする周波数カウンタと、
この周波数カウンタのカウント値と前記比較信号の周波数に基づいて前記被測定信号の周波数を演算する演算回路と、
を備えたことを特徴とする振動センサ式差圧・圧力伝送器。
【請求項５】
前記比較信号発生回路は、前記基準クロックを分周した比較信号を発生することを特徴とすることを特徴とする請求項４に記載の振動センサ式差圧・圧力伝送器。
【請求項６】
前記テロダイン回路は、ローパスフィルタを備えることを特徴とする請求項４又は５に記載の振動センサ式差圧・圧力伝送器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準クロックを高速化することなく、被測定信号の周波数を高速・高分解能で測定することができる周波数測定回路及びそれを利用したに振動センサ式差圧・圧力伝送器関するものである。
【背景技術】
【０００２】
図４は、従来の振動センサ式差圧・圧力伝送器で用いられている周波数測定回路の基本構成を示す機能ブロック図である。振動式圧力・差圧センサ１は、測定圧力または差圧に対応した周波数を有する被測定信号Ｆｐを出力する。２は基準クロック発生器であり、被測定信号Ｆｐの周波数よりも高い周波数の基準クロックＣＬＫを発生する。
【０００３】
被測定信号Ｆｐは、周波数カウンタ３の同期回路３１に入力され、基準クロックＣＬＫの立ち上がりに同期した信号Ｆｓに変換される。この信号Ｆｓおよび基準クロックＣＬＫは、カウンタ３２に入力される。カウンタ３２は、基準クロックＣＬＫを信号Ｆｓの１周期またはその整数倍の期間カウントして、被測定信号Ｆｐの周波数を測定する。この周波数データは、ＣＰＵの機能で実現される演算回路４に入力され、差圧あるいは圧力が演算される。５は、ＣＰＵの内部バスである。
【０００４】
図５は、同期回路３１のタイムチャートである。（Ａ）に示す基準クロックＣＬＫは、一定の周波数を有するパルス信号である。（Ｂ）に示す被測定信号Ｆｐは、この基準クロックＣＬＫよりかなり低い周波数の信号であり、かつ基準クロックに同期していない。同期回路３１は、基準クロックＣＬＫの立ち上がりで被測定信号Ｆｐをサンプリングする。そのため、同期回路３１の出力Ｆｓは、（Ｃ）に示すように基準クロックＣＬＫの立ち上がりに同期して変化する。ゲート時間はカウンタ３２が信号Ｆｓ及び基準クロックＣＬＫをカウントする単位期間を表している。
【０００５】
このような基本構成において、伝送器の高速化を図る目的でゲート時間を短くした場合には、同一の分解能を確保するためには基準クロックＣＬＫの周波数を高くしなければならない。周波数を高くすると消費電力が増加するので、２線式の差圧・圧力伝送器に適用することは困難である。図３は、特許文献１に開示されている周波数測定回路の機能ブロック図である。この回路の特徴は、基準クロックＣＬＫの周波数を高くすることなく、高速化を実現したものである。
【０００６】
同期回路６は、図４における同期回路３１と同一機能を有する。７は時間差検出回路であり、振動式圧力・差圧センサ１の被測定信号Ｆｐ及び同期回路６の出力Ｆｓが入力され、被測定信号Ｆｐの立ち上がりで低レベルになり、その次の出力Ｆｓの立ち上がりで高レベルになる信号Ｔｉｎを出力する。即ち、時間差検出回路７の出力Ｔｉｎは、被測定信号ＦｐとＦｓの時間差のパルス幅を有する信号である。
【０００７】
８は時間幅拡大回路であり、時間差検出回路７の出力Ｔｉｎが入力され、この出力Ｔｉｎのパルス幅、すなわち低レベル期間を所定の倍率だけ拡大したパルス幅を有する信号Ｔｏｕｔを出力する。
【０００８】
９は第１カウンタであり、出力Ｆｓの１周期またはその整数倍の間基準クロックＣＬＫをカウントする。即ち、このカウンタ９は、図４で説明したカウンタ３２と同じ動作をする。
【０００９】
１０は第２カウンタであり、時間幅拡大回路８の出力Ｔｏｕｔおよび基準クロックＣＬＫが入力され、出力Ｔｏｕｔのパルス幅、即ち、Ｔｏｕｔが低レベルの期間に基準クロックＣＬＫをカウントする。ＣＰＵ機能で実現される演算回路４は、バス５を介して第１カウンタ９及び第２カウンタ１０のカウント値を取得する。
【００１０】
演算回路４は、第２カウンタ１０のカウント値を時間幅拡大回路８が入力信号のパルス幅を拡大する倍率により除算し、この除算結果を第１カウンタ９のカウント値に加算することによって、振動式圧力・差圧センサ１の被測定信号Ｆｐの周波数を演算する。また、この周波数から圧力値を演算する。
【００１１】
周波数測定回路及びそれを用いた振動センサ式差圧・圧力伝送器に関連する先行技術文献としては、次のようなものがある。
【００１２】
【特許文献１】特開２００４−１９８３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来技術による構成では、次のような問題点がある。
（１）図４に示す基本構成では、高速化するために基準クロックの周波数を高くした場合には、消費電力が増加し２線式の差圧・圧力伝送器に適用することは困難である。
【００１４】
（２）図３に示す構成では、基準クロックの周波数を高くすることなく測定を高速化することが可能である。しかしながら、高速化に伴ないゲート時間が短くなることで、被測定信号に重畳するノイズ及びジッタが測定精度を悪化させる影響が大きくなるが、この影響を抑制することができない。
【００１５】
従って本発明が解決しようとする課題は、基準クロックの周波数を高くすることなく、被測定信号の周波数測定分解能を向上させると共に、高速化に伴ない発生するノイズやジッタの影響を抑制することが可能な周波数測定回路及びそれを用いた振動センサ式差圧・圧力伝送器を実現することにある。
【課題を解決するための手段】
【００１６】
このような課題を達成するために、本発明の構成は次の通りである。
（１）被測定信号の周波数に対して近接した周波数の比較信号を発生する比較信号発生回路と、
前記被測定信号と前記比較信号を入力し、両者の差分周波数信号を生成するヘテロダイン回路と、
前記差分周波数信号で通過が規制される基準クロックをカウントする周波数カウンタと、
この周波数カウンタのカウント値と前記比較信号の周波数に基づいて前記被測定信号の周波数を演算する演算回路と、
を備えたことを特徴とする周波数測定回路。
【００１７】
（２）前記比較信号発生回路は、前記基準クロックを分周した比較信号を発生することを特徴とする（１）に記載の周波数測定回路。
【００１８】
（３）前記ヘテロダイン回路は、ローパスフィルタを備えることを特徴とする（１）又は（２）に記載の周波数測定回路。
【００１９】
（４）振動式差圧・圧力センサからの被測定信号の周波数に対して近接した周波数の比較信号を発生する比較信号発生回路と、
前記被測定信号と前記比較信号を入力し、両者の差分周波数信号を生成するヘテロダイン回路と、
前記差分周波数信号でゲートされる基準クロックをカウントする周波数カウンタと、
この周波数カウンタのカウント値と前記比較信号の周波数に基づいて前記被測定信号の周波数を演算する演算回路と、
を備えたことを特徴とする振動センサ式差圧・圧力伝送器。
【００２０】
（５）前記比較信号発生回路は、前記基準クロックを分周した比較信号を発生することを特徴とすることを特徴とする（４）に記載の振動センサ式差圧・圧力伝送器。
【００２１】
（６）前記テロダイン回路は、ローパスフィルタを備えることを特徴とする（４）又は（５）に記載の振動センサ式差圧・圧力伝送器。
【発明の効果】
【００２２】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
（１）ヘテロダイン回路を用いて、被測定信号の周波数と比較信号の周波数の差分周波数信号を生成し、この差分周波数信号で規制される基準クロックをカウントした値と比較信号の周波数に基づいて被測定信号の周波数を演算することで、基準クロックの周波数を高くすることなく、高速・高分解能を実現できる。
【００２３】
（２）ノイズやジッタに関しては、ヘテロダイン回路内にあるローパスフィルタによってジッタの高周波成分を除くことができるため、被測定信号に重畳するノイズ及びジッタが測定精度を悪化させる影響を抑制することができる。
【００２４】
（３）比較信号の周波数は、基準クロックを所定比率で分周することにより正確な周波数信号を生成することが可能であり、演算精度を確保することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を図面により詳細に説明する。図１は本発明を適用した周波数測定回路及びそれを用いた振動センサ式差圧・圧力伝送器の一実施形態を示す機能ブロック図である。図４で説明した従来回路と同一要素には同一符号を付して説明を省略する。以下、本発明の特徴部につき説明する。
【００２６】
図１において、１００は、本発明の特徴部を形成するヘテロダイン回路である。このヘテロダイン回路は、乗算器１０１と、ローパスフィルタ１０２と、２値化器１０３を備えている。
【００２７】
２００は比較信号発生回路であり、この実施形態では分周回路２０１を備え、基準クロックＣＬＫを所定の分周比ｎで分周した周波数ＣＬＫ／ｎの比較信号Ｆｃを生成してヘテロダイン回路１００に出力している。
【００２８】
ヘテロダイン回路１００の乗算器１０１は、被測定信号Ｆｐと比較信号Ｆｃを入力し、両者の周波数の和成分（Ｆｐ＋Ｆｃ）及び差成分（Ｆｐ−Ｆｃ）を生成する。この乗算器１０１への入力はディジタル信号であるので、乗算器１０１は排他的論理和演算の素子からなる。
【００２９】
乗算器１０１の出力は、ローパスフィルタ１０２に入力される。ローパスフィルタ１０２は、乗算器１０１によって生成される周波数の和成分と差成分のうち、差成分のみを抽出するためのアナログフィルタである。
【００３０】
このローパスフィルタ１０２で抽出されアナログ信号の差成分は、２値化器１０３で再びディジタル信号へ戻される。２値化器１０３は、コンパレータであり、その出力信号の周波数を差分周波数Ｆｄ、信号Ｆｓ及びＦｃの周波数をＦｓ及びＦｃとすれば、差分周波数Ｆｄは、Ｆｄ＝（Ｆｐ−Ｆｃ）である。この差分周波数Ｆｄが、周波数カウンタ３に入力される。
【００３１】
周波数カウンタ３は、図４で説明した従来回路と同じ機能であり、差分周波数Ｆｄを同期回路３１により基準クロックＣＬＫで同期化し、その同期化信号で基準クロックＣＬＫの通過を規制してカウンタ３２で基準クロックＣＬＫをカウントする。そのカウント結果は、バス５を通じて演算回路（ＣＰＵ）４に取り込まれる。
【００３２】
比較信号発生回路２００の分周回路２０１は、実施形態のように、基準クロックＣＬＫを分周してヘテロダイン回路１００に入力される比較信号Ｆｃを生成する構成を採用する場合には、分周比ｎはＣＰＵ４からバス５を通じて指令される。分周比ｎは、個々のセンサからの被測定信号Ｆｐの周波数スパンに基づいて所定の差分周波数Ｆｄとなるように予め設定される。
【００３３】
演算回路（ＣＰＵ）４は、分周回路２０１に分周比ｎの指令を与えると共に、周波数カウンタ３からのデータを取り込んで計算されるヘテロダイン回路１００差分周波数Ｆｄと、比較信号発生回路２００の比較信号の周波数Ｆｃとから、被測定信号の周波数Ｆｐを、Ｆｐ＝（Ｆｄ＋Ｆｃ）で計算する。
【００３４】
一般に、周波数カウンタ３によって測定できる周波数は、周波数カウンタ３の時間分解能と測定時間で決まる。基準クロックＣＬＫの周波数が周波数カウンタ３の入力周波数よりも充分高ければ、入力周波数によらず測定結果の有効桁数は一定とみなすことができる。
【００３５】
このことは、周波数が低い信号ほどより小さい桁まで測定可能であることを意味する。従って、ヘテロダイン回路１００を通って元の信号周波数Ｆｐよりも周波数が低い差分周波数Ｆｄを測定した周波数カウンタの測定結果と、既知の周波数Ｆｃとを足し合わせて求められる元の被測定信号の周波数Ｆｐは、ヘテロダイン回路を用いない時よりも測定結果の有効桁数が増え、結果として周波数分解能が向上することになる。
【００３６】
被測定信号Ｆｐの周波数スパンが１２０〜１３０ｋＨｚのとき、比較信号Ｆｃの周波数を１１０ｋＨｚに選定した場合には、差分周波数Ｆｄは、１０〜２０ｋＨｚとなる。このときに期待される分解能の向上効果は、略１０倍乃至５倍となる。
【００３７】
図２は、本発明の他の実施形態の構成を示す機能ブロック図である。この構成の特徴は、図１で説明した本発明のヘテロダイン回路１００の差分周波数Ｆｄを、図３で説明した特許文献１に開示された周波数測定回路の入力とした、組み合わせ構成にある。このような組み合わせ構成により、分解能を更に向上させることが可能である。
【００３８】
本発明で導入される、ヘテロダイン回路１００におけるローパスフィルタ１０２の機能は、乗算器１０１によって生成される周波数の和成分と差成分のうち、差成分のみを抽出するためのアナログフィルタとしての機能に加えて、高速化に伴ない発生するノイズ及びジッタの影響を抑制する機能を有し、図３で説明した特許文献１に開示された従来技術の問題点を解消することができる。
【００３９】
図１の実施形態では、比較信号Ｆｃを生成する手段として基準クロックＣＬＫを分周する分周回路２０１を例示したが、この構成に限定されるものではなく既知の周波数信号を出力する安定した発振回路を採用することも可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明を適用した周波数測定回路及びそれを用いた振動センサ式差圧・圧力伝送器の一実施形態を示す機能ブロック図である。
【図２】本発明の他の実施形態の構成を示す機能ブロック図である。
【図３】特許文献１に開示されている周波数測定回路の機能ブロック図である。
【図４】従来の振動センサ式差圧・圧力伝送器で用いられている周波数測定回路の基本構成を示す機能ブロック図である。
【図５】同期回路のタイムチャートである。
【符号の説明】
【００４１】
１  振動式圧力・差圧センサ
２  基準クロック発生器
３  周波数カウンタ
３１  同期回路
３２  カウンタ
４  演算回路（ＣＰＵ）
５  内部バス
１００  ヘテロダイン回路
１０１  乗算器
１０２  ローパスフィルタ
１０３  ２値化器
２００  比較信号発生回路
２０１  分周回路
【図１】
2007010593.tif 000003
【図２】
2007010593.tif 000004
【図３】
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【図４】
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【図５】
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