(57)【要約】【課題】  昇圧電圧が使用される半導体装置におけるレベル変換回路は、未使用時にも昇圧電圧が供給されることから、昇圧電圧のリップルによりレベル変換回路のトランジスタが破壊されやすいという問題がある。【解決手段】  昇圧電圧接続切換手段を備えた電源制御回路を設け、デコーダ回路の出力信号を入力された昇圧電圧接続切換手段によりレベル変換回路への昇圧電圧の接続を切換える。この構成とすることで昇圧電圧のリップルによるレベル変換回路のトランジスタ破壊を防止する電源制御回路及びこの電源制御回路を備えた高信頼性の半導体装置が得られる。【選択図】  図４
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【特許請求の範囲】
【請求項１】
電源制御回路において、該電源制御回路はデコーダ回路からの出力信号によりレベル変換回路電源線への電圧供給方法を切換える昇圧電圧接続切換手段を備えたことを特徴とする電源制御回路。
【請求項２】
前記昇圧電圧接続切換手段は、昇圧電圧線と前記レベル変換回路電源線との間に設けられ、前記デコーダ回路が選択状態の場合にはローインピーダンス、前記デコーダ回路が非選択状態又は未使用状態の場合にはハイインピーダンスとなり、前記昇圧電圧線と前記レベル変換回路電源線とを接続することを特徴とする請求項１に記載の電源制御回路。
【請求項３】
前記昇圧電圧接続切換手段はトランジスタにより構成され、そのゲートには前記デコーダ回路の出力信号の反転信号を入力されることを特徴とする請求項２に記載の電源制御回路。
【請求項４】
前記昇圧電圧接続切換手段であるトランジスタのゲートに電源電圧を入力することで、前記レベル変換回路電源線と前記昇圧電圧線とをハイインピーダンスで接続することを特徴とする請求項３に記載の電源制御回路。
【請求項５】
前記昇圧電圧接続切換手段は、昇圧電圧線と前記レベル変換回路電源線との間に設けられ、前記レベル変換回路電源線と前記昇圧電圧線とを、前記デコーダ回路が選択状態の場合にはローインピーダンスで接続し、前記デコーダ回路が非選択状態又は未使用状態の場合には未接続とすることを特徴とする請求項１に記載の電源制御回路。
【請求項６】
前記昇圧電圧接続切換手段はトランジスタにより構成され、そのゲートには前記デコーダ回路の出力信号の反転信号を入力されることを特徴とする請求項５に記載の電源制御回路。
【請求項７】
前記昇圧電圧接続切換手段であるトランジスタのゲートに昇圧電圧を入力することで、前記レベル変換回路電源線と前記昇圧電圧線とを接続しないことを特徴とする請求項６に記載の電源制御回路。
【請求項８】
前記電源制御回路は、さらに論理回路を備え、前記論理回路は複数のデコーダ回路からの出力をそれぞれ入力され、その出力を前記昇圧電圧接続手段に入力することで、前記複数のデコーダ回路と対となる複数のレベル変換回路電源線への電圧供給方法を切換えることを特徴とする請求項１に記載の電源制御回路。
【請求項９】
前記論理回路は、ノア回路であることを特徴とする請求項８に記載の電源制御回路。
【請求項１０】
請求項１乃至請求項９のいずれかに記載の電源制御回路を備えたことを特徴とする半導体装置。
【請求項１１】
メインワードデコーダ回路とサブワードデコーダ回路を備えた半導体記憶装置において、配置されたメモリセル領域を指定する選択信号により供給する昇圧電圧の電流供給能力を切り換える電源制御回路を備えたメインワードデコーダ回路を備えたことを特徴とする半導体記憶装置。
【請求項１２】
前記選択信号はマット選択信号であることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
メインワードデコーダ回路とサブワードデコーダ回路を備えた半導体記憶装置において、配置されたメモリセル領域を指定する選択信号により供給する昇圧電圧の電流供給能力を切り換える電源制御回路を備えたサブワードデコーダ回路を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源制御回路に関し、特にレベル変換回路に供給される電源電圧を制御する電源制御回路及びそれを備えた半導体装置に関する。
【背景技術】
【０００２】
最近の半導体装置は電源電圧が低電圧化されるとともに、高速化が要求されている。そのため半導体装置内部において外部から供給された電源電圧を昇圧した昇圧電圧を発生させ、必要に応じ電源電圧と昇圧電圧とを使い分けている。これらの電源電圧と昇圧電圧を併用するために、半導体装置内部においてはレベル変換回路が使用される。これらの昇圧電圧が使用される回路としては、例えば、半導体記憶装置のワード線ドライバ回路、メモリセルのブロック選択回路、トランスファゲートの活性化信号発生回路等、がある。昇圧電圧が使用される信号は、主としてトランスファゲートを構成するトランジスタのゲートに入力される信号として使用される。
【０００３】
トランスファゲートにおけるゲート信号として電源電圧が使用された場合には、伝達される信号レベルは電源電圧からトランジスタの閾値電圧分低下する。このように信号レベルが低下すると、半導体装置の高速化及び動作領域の悪化を引き起こすことになる。これら信号レベルの低下を防止する方法として、昇圧電圧が使用される。例えば、外部から供給される電源電圧値よりトランジスタの閾値電圧値以上昇圧した昇圧電圧を内部発生させ、ゲート信号に供給する方法が使用される。電源電圧値に比較してトランジスタの閾値電圧値以上昇圧された昇圧電圧をゲート入力とする場合には、トランスファゲートから伝達される信号レベルは電源電圧レベルが確保されることになる。このように昇圧電圧を使用することで、信号レベルの低下を防止し、半導体装置の高速化及び動作領域の悪化が防止できる。
【０００４】
このような昇圧電源を使用する回路としては、例えばワード線ドライバ回路がある。これらのドライバ回路の従来例として、図８に回路構成図、図９に動作波形図を示す。それぞれのドライバ回路は、アドレス信号を入力とするデコーダ回路と、そのデコーダ出力を昇圧電圧にレベル変換するレベル変換回路から構成されている。図８には、それぞれに対応したｎ組のデコーダ回路（１０−１〜１０−ｎ）とレベル変換回路（１１−１〜１１−ｎ）とを示している。デコーダ回路１０は外部から供給される電源電圧（ＶＥＸＴ）で動作し、レベル変換回路１１は昇圧された昇圧電圧ＶＰＰで動作する。以後、デコーダ回路（１０−１〜１０−ｎ）及びレベル変換回路（１１−１〜１１−ｎ）の添え字（１〜ｎ）は第何組目であるかを示し、特に特定する必要がなく、一般的な符号としては添え字なしに単にデコーダ回路１０及びレベル変換回路１１として表す。デコーダ出力Ｄｅｃ、変換回路出力信号Ｏｕｔについても同様に表記するものとする。
【０００５】
デコーダ回路１０は、デコーダ選択信号（ここではアドレス信号）が入力され、デコーダ出力Ｄｅｃを出力する。図９に示すように、デコーダ出力Ｄｅｃはデコーダ回路１０が未使用時にはローレベル出力する。使用時にはデコーダ選択信号により選択されたデコーダ回路のみがハイレベル（実線）出力し、非選択の残りのデコーダ回路はローレベル（破線）を出力する。このときのハイレベルは電源電圧（ＶＥＸＴ）である。レベル変換回路１１は、デコーダ回路１０からのデコーダ出力Ｄｅｃが入力され、変換回路出力信号Ｏｕｔを出力する。デコーダ出力Ｄｅｃの信号レベルは電源電圧（ＶＥＸＴ）／接地電圧（ＧＮＤ）であり、変換回路出力信号Ｏｕｔの信号レベルは昇圧電圧（ＶＰＰ）／接地電圧（ＧＮＤ）となる。つまり、レベル変換回路において信号ハイレベルが電源電圧（ＶＥＸＴ）から昇圧電圧（ＶＰＰ）に、レベル変換されることになる。
【０００６】
レベル変換回路１１は、昇圧電圧（ＶＰＰ）と接地電圧（ＧＮＤ）との間に負荷トランジスタＱ１，Ｑ３と、ドライブトランジスタＱ２，Ｑ４とインバータ回路ＩＮＶ１から構成されている。負荷トランジスタＱ１のドレイン、ソース、ゲートは、それぞれドライブトランジスタＱ２のドレイン、昇圧電圧（ＶＰＰ）、ドライブトランジスタＱ４のドレインに接続される。ドライブトランジスタＱ２のドレイン、ソース、ゲートは、それぞれ負荷トランジスタＱ１のドレイン、接地電圧（ＧＮＤ）、デコーダ出力Ｄｅｃに接続される。
【０００７】
負荷トランジスタＱ３のドレイン、ソース、ゲートは、それぞれドライブトランジスタＱ４のドレイン、昇圧電圧（ＶＰＰ）、ドライブトランジスタＱ２のドレインに接続される。ドライブトランジスタＱ４のドレイン、ソース、ゲートは、それぞれ負荷トランジスタＱ３のドレイン、接地電圧（ＧＮＤ）、デコーダ出力Ｄｅｃを反転するインバータ回路ＩＮＶ１の出力に接続される。負荷トランジスタＱ１のゲートと、負荷トランジスタＱ３及びドライブトランジスタＱ４のドレインとが接続された節点から変換回路出力Ｏｕｔが出力される。これらの回路構成においてはデコーダ出力Ｄｅｃと変換回路出力信号Ｏｕｔは同相の論理で、そのハイレベルは電源電圧（ＶＥＸＴ）から昇圧電圧（ＶＰＰ）に変換されている。
【０００８】
しかし、この従来のレベル変換回路１１には、貫通電流の発生やゲート破壊が起こりやすいという問題点がある。その原因としては、レベル変換回路１１の電源線は昇圧電圧ＶＰＰに直接接続され、常時高電圧が供給されていることである。レベル変換回路１１は、アドレスにより選択されたデコーダ回路１０からの出力がハイレベルの場合のみハイレベルを出力する。一方、未使用時及び非選択のデコーダ回路１０からの出力を入力されるレベル変換回路１１はローレベルを出力する。従ってレベル変換回路１１は半導体装置の使用時間の大半をこの様なスタンバイ状態（ローレベル出力状態）で過ごす事になる。しかし、ローレベル出力状態においても、有効に利用されていない昇圧電圧ＶＰＰが供給されている。
【０００９】
このスタンバイ状態を示すレベル変換回路の比率はメモリ容量が増大する程多くなる。メモリ容量が増大すると、デコーダ回路１０として配置される個数が増大することになる。例えば、２５６台のデコーダ回路１０−１〜２５６が配置されていた場合には１台のデコーダ回路が選択され、１台のレベル変換回路のみがハイレベルを出力し、残りの２５５台はローレベルを出力する。しかしメモリ容量が４倍になるとしても、１台のレベル変換回路のみがハイレベルを出力し、残りの１０２３台はローレベルを出力する。このように大部分のレベル変換回路はスタンバイ状態でローレベルを出力する。
【００１０】
このローレベルを出力する場合のレベル変換回路１１に掛かるストレスと、破壊モードについて説明する。レベル変換回路１１の電源電圧としては昇圧された昇圧電圧ＶＰＰが供給されている。この昇圧電圧ＶＰＰは容量カップルによるポンプ回路で昇圧され、半導体装置チップ内部で最も高圧の電源電圧である。またこの昇圧電圧は、前記したようにワード線ドライバ回路、メモリセルのブロック選択回路、トランスファゲートの活性化信号発生回路等いろんな回路で使用されている。いろんな回路で使用されることから昇圧電圧は、最も激しく充放電を繰り返すことになる。
【００１１】
そのため昇圧電圧発生回路のポンプ動作により、昇圧電圧ＶＰＰは大きなリップル１を発生する。レベル変換回路１１がローレベルを出力する場合には、負荷トランジスタＱ１のゲートは接地電圧ＧＮＤ、ソース、ドレインは昇圧電圧ＶＰＰ,従ってトランジスタのチャンネル領域も昇圧電圧ＶＰＰであり、ゲー ト酸化膜全体に昇圧電圧ＶＰＰが印加されている。このため昇圧電圧ＶＰＰに大きなリップル１が発生した場合、このリップル１の電圧だけ余計なストレスとなる。このリップル１により負荷トランジスタＱ１のゲート酸化膜が劣化し、ゲート酸化膜のリーク電流増大やショート３が発生する場合があった。また、レベル変換回路の論理移行時にリップルが発生することで、回路に貫通電流２が発生し、トランジスタが破壊される虞があった。
【００１２】
これらのレベル変換回路への電源電圧の供給方法に関して下記先行文献がある。特許文献１には、消去、書き込み等のコマンドに従ってドライバ回路に供給される電源電圧を切換える電圧切換回路を備えた不揮発性半導体記憶装置が開示されている。特許文献２では、コマンド信号に従って、電源電圧として高電圧が供給される。この高電圧の供給時にはランプアップ期間及びランプダウン期間を設けている。さらに特許文献３では、コマンド信号に従って高電圧を供給する場合に、遅延されたコマンドを使用して段階的に高電圧を供給している。しかし、これらの特許文献は、いずれも消去、書き込み等のコマンドに従ってドライバ回路に供給される電源電圧を切換える電圧切換回路について記載されたものである。デコーダ回路により選択、非選択状態による電源電圧の切換については記載されていない。
【００１３】
【特許文献１】特開平１０−２１４４９５号公報
【特許文献２】特開２００１−２４３７８６号公報
【特許文献３】特開２００２−３６７３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記したように、レベル変換回路の大部分はローレベルを出力するスタンバイ状態であるが、このスタンバイ状態においてもレベル変換回路には昇圧電圧が供給されている。しかも供給される昇圧電圧にはリップルが多く発生する。この昇圧電圧のリップルにより、レベル変換回路を構成するトランジスタのゲート酸化膜にリーク電流の発生とか、ショートが発生するという問題がある。
【００１５】
本発明の課題は，上記した問題に鑑み、レベル変換回路に供給される電源電圧の供給方法をデコーダ回路の出力により制御する電源制御回路を備えることで、高電圧である昇圧電圧のリップルによるトランジスタの劣化及び破壊を防止できる電源制御回路及びこの電源制御回路を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１７】
本発明の電源制御回路はデコーダ回路からの出力信号によりレベル変換回路電源線への電圧供給方法を切換える昇圧電圧接続切換手段を備えたことを特徴とする。
【００１８】
本発明の電源制御回路における昇圧電圧接続切換手段は、昇圧電圧線と前記レベル変換回路電源線との間に設けられ、前記デコーダ回路が選択状態の場合にはローインピーダンス、前記デコーダ回路が非選択状態又は未使用状態の場合にはハイインピーダンスとなり、前記昇圧電圧線と前記レベル変換回路電源線とを接続することを特徴とする。
【００１９】
本発明の電源制御回路における昇圧電圧接続切換手段は、トランジスタにより構成され、そのゲートには前記デコーダ回路の出力信号の反転信号を入力されることを特徴とする。
【００２０】
本発明における昇圧電圧接続切換手段であるトランジスタのゲートには、電源電圧を入力することで、前記レベル変換回路電源線と前記昇圧電圧線とをハイインピーダンスで接続することを特徴とする。
【００２１】
本発明における昇圧電圧接続切換手段は、昇圧電圧線と前記レベル変換回路電源線との間に設けられ、前記レベル変換回路電源線と前記昇圧電圧線とを、前記デコーダ回路が選択状態の場合にはローインピーダンスで接続し、前記デコーダ回路が非選択状態又は未使用状態の場合には未接続とすることを特徴とする。
【００２２】
本発明における前記昇圧電圧接続切換手段は、トランジスタにより構成され、そのゲートには前記デコーダ回路の出力信号の反転信号を入力されることを特徴とする。
【００２３】
本発明における昇圧電圧接続切換手段であるトランジスタのゲートには、昇圧電圧を入力することで、前記レベル変換回路電源線と前記昇圧電圧線とを接続しないことを特徴とする。
【００２４】
本発明における電源制御回路は、さらに論理回路を備え、前記論理回路は複数のデコーダ回路からの出力をそれぞれ入力され、その出力を前記昇圧電圧接続手段に入力することで、前記複数のデコーダ回路と対となる複数のレベル変換回路電源線への電圧供給方法を切換えることを特徴とする。
【００２５】
本発明における論理回路は、ノア回路であることを特徴とする。
【００２６】
本発明の半導体装置は、上記した電源制御回路を備えたことを特徴とする。
【００２７】
本発明の半導体記憶装置は、メインワードデコーダ回路とサブワードデコーダ回路を備え、配置されたメモリセル領域を指定する選択信号により供給する昇圧電圧の電流供給能力を切り換える電源制御回路を備えたメインワードデコーダ回路を備えたことを特徴とする。
【００２８】
本発明の半導体記憶装置において、前記選択信号はマット選択信号であることを特徴とする。
【００２９】
本発明の半導体記憶装置は、メインワードデコーダ回路とサブワードデコーダ回路を備え、配置されたメモリセル領域を指定する選択信号により供給する昇圧電圧の電流供給能力を切り換える電源制御回路を備えたサブワードデコーダ回路を備えたことを特徴とする。
【発明の効果】
【００３０】
本発明においては、デコーダ回路の出力信号によりレベル変換回路電源線への電圧供給方式を切換える電源制御装置を備える。電源制御装置はデコーダ回路が未使用又は非選択の場合には、レベル変換回路の電源線と昇圧電圧線とをハイインピーダンス接続、又は接続を遮断することで昇圧電圧のリップルからレベル変換回路を保護できる効果が得られる。
【発明を実施するための最良の形態】
【００３１】
本発明の半導体装置について、図面を参照して説明する。
【実施例１】
【００３２】
実施例１として、図１〜図３を用いて説明する。図１は、ドライバ回路に使用される基本的な電源制御回路図、図２はその動作波形図である。図３は図１の応用例としての電源制御回路図を示す。本発明におけるドライバ回路は従来例の図８に対し電源制御回路が追加されている。デコーダ回路１０及びレベル変換回路１１の構成は従来例と同様であることから同じ符号とし、その詳細な図示、説明は省略する。
【００３３】
図１に示すように実施例１の電源制御回路１２は、インバータ回路ＩＮＶ２と、トランジスタＱ５，Ｑ６から構成される。インバータ回路ＩＮＶ２は電源電圧として昇圧電圧ＶＰＰが供給され、デコーダ回路１０からのデコーダ出力Ｄｅｃを入力とし、電源制御信号ＶＣをトランジスタＱ５，Ｑ６のゲートへ出力する。トランジスタＱ５は昇圧電圧接続切換手段であり、そのソースは昇圧電圧線から供給される昇圧電圧ＶＰＰに、ドレインはレベル変換回路電源線ＶＤに接続される。トランジスタＱ６は保持電圧接続切換手段であり、ドレインを電源電圧ＶＥＸＴに、ソースをレベル変換回路の電源線ＶＤに接続される。
【００３４】
図２の動作波形をも参照して、電源制御回路１２の動作を説明する。デコーダ回路１０が未使用時には、デコーダ出力Ｄｅｃはローレベルを出力している。インバータ回路ＩＮＶ２は電源制御信号ＶＣとして、ハイレベルとして昇圧電圧ＶＰＰを出力する。電源制御信号ＶＣが昇圧電圧ＶＰＰであることから、昇圧電圧接続切換手段であるトランジスタＱ５はオフ状態となり、レベル変換回路電源線ＶＤへの昇圧電圧ＶＰＰの供給は停止される。一方保持電圧接続切換手段であるトランジスタＱ６はオン状態であり、レベル変換回路電源線ＶＤへは電源電圧ＶＥＸＴが供給される。このようにデコーダ回路１０が未使用時には、電源制御回路からレベル変換回路電源線ＶＤに電源電圧ＶＥＸＴが供給される。
【００３５】
デコーダ回路１０が使用時には、選択された１つのデコーダ出力Ｄｅｃのみがハイレベルを出力している。このハイレベルを入力されたインバータ回路ＩＮＶ２はローレベルの電源制御信号ＶＣを出力する。電源制御信号ＶＣがローレベルの場合には、トランジスタＱ５はオン状態で、レベル変換回路電源線ＶＤへは昇圧電圧ＶＰＰが供給される。一方トランジスタＱ６はオフ状態であり、レベル変換回路電源線ＶＤへは電源電圧ＶＥＸＴの供給が停止される。このようにデコーダ回路が選択されている場合には、電源制御回路からレベル変換回路電源線ＶＤに昇圧電圧ＶＰＰが供給される。
【００３６】
一方デコーダ回路１０が使用状態で、選択されなかった残りのデコーダ出力Ｄｅｃはローレベルを出力することになり、未使用時と同様にレベル変換回路電源線ＶＤには電源電圧ＶＥＸＴが供給される。このようにデコーダ回路が非選択の場合には、電源制御回路からレベル変換回路電源線ＶＤに電源電圧ＶＥＸＴが供給される。選択されたデコーダ回路に接続されたレベル変換回路電源線ＶＤには、図２実線で示すように昇圧電圧ＶＰＰが供給され、選択されなかったデコーダ回路に接続されたレベル変換回路電源線ＶＤには、図２破線で示すように電源電圧ＶＥＸＴが供給される。また未使用時にもレベル変換回路電源線ＶＤには、図２破線で示すように電源電圧ＶＥＸＴが供給される。すなわちデコーダ回路からの出力が入力された電源制御回路により、レベル変換回路電源線へ供給される電源電圧を切換制御することができる。
【００３７】
上記した図１の電源制御回路においては、デコーダ回路の出力により、レベル変換回路の電源電圧の供給を切換制御することができる。しかし、昇圧電圧ＶＰＰのリップル発生に対しては、レベル変換回路が破壊される虞はなくなる。しかしその代わりにインバータ回路ＩＮＶ２のトランジスタが破壊される虞があり、ドライバ回路としての破壊に対する保護効果は得られにくい。この図１の電源制御回路を基本とし、その応用例としての電源制御回路を図３に示す。図３のドライバ回路においては、ｎ個のデコーダ回路１０−１〜１０−ｎ、レベル変換回路１１−１〜１１−ｎに対し、４個ずつをグループ化した場合である。図３の電源制御回路１３は、４入力ノア回路ＮＯＲ１と、トランジスタＱ５，Ｑ６から構成される。図１においてはそれぞれのデコーダ回路とレベル変換回路に対し電源制御回路が構成されていた。しかし図３においては、４つのデコーダ回路とレベル変換回路に対し１つの電源制御回路１３が設けられている。
【００３８】
図３においては、１つのグループ内のそれぞれを区別するためには（ｋ）、（ｋ＋１）、（ｋ＋２）、（ｋ＋３）の添え字で示す。電源制御回路１３のノア回路ＮＯＲ１には、４つのデコーダ回路１０−（ｋ）、１０−（ｋ＋１）、１０−（ｋ＋２）、１０−（ｋ＋３）からのデコーダ出力Ｄｅｃ−（ｋ）、Ｄｅｃ−（ｋ＋１）、Ｄｅｃ−（ｋ＋２）、Ｄｅｃ−（ｋ＋３）が入力される。ノア回路ＮＯＲ１はトランジスタＱ５，Ｑ６のゲートに電源制御信号ＶＣを出力する。昇圧電圧接続切換手段であるトランジスタＱ５は、ソースを昇圧電圧線の昇圧電圧ＶＰＰに、ドレインをレベル変換回路の電源線ＶＤにそれぞれ接続される。保持電圧接続切換手段であるトランジスタＱ６は、ドレインを電源電圧ＶＥＸＴに、ソースをレベル変換回路電源線ＶＤに接続される。
【００３９】
従ってグループ化された４つのレベル変換回路１１−（ｋ）、１１−（ｋ＋１）、１１−（ｋ＋２）、１１−（ｋ＋３）の電源線ＶＤには、電源制御回路１３から共通の電源電位が供給されることになる。４つのレベル変換回路１１−（ｋ）、１１−（ｋ＋１）、１１−（ｋ＋２）、１１−（ｋ＋３）は電源制御回路１３からの共通のレベル変換回路電源線ＶＤを電源とするが、それぞれのデコーダ回路からの出力信号を入力とすることで、それぞれの変換回路出力Ｏｕｔ−（ｋ）、Ｏｕｔ−（ｋ＋１）、Ｏｕｔ−（ｋ＋２）、Ｏｕｔ−（ｋ＋３）を出力する。
【００４０】
再び図２の動作波形をも参照して、電源制御回路１３の動作を説明する。デコーダ回路１０が未使用時には、いずれもデコーダ出力Ｄｅｃはローレベルを出力している。ノア回路ＮＯＲ１の電源としては昇圧電圧ＶＰＰが供給されており、電源制御信号ＶＣとしてハイレベルの昇圧電圧ＶＰＰを出力する。電源制御信号ＶＣが昇圧電圧ＶＰＰであることから、昇圧電圧接続切換手段であるトランジスタＱ５はオフ状態となり、レベル変換回路電源線ＶＤへの昇圧電圧ＶＰＰの供給は停止される。一方保持電圧接続切換手段であるトランジスタＱ６がオン状態であり、グループ内の４つのレベル変換回路電源線ＶＤへは電源電圧ＶＥＸＴが供給される。また４つのレベル変換回路に入力されるデコーダ出力はローレベルであることから、これらのレベル変換回路はローレベルを出力する。このようにデコーダ回路が未使用の場合には、電源制御回路からレベル変換回路電源線ＶＤに電源電圧ＶＥＸＴが供給される。
【００４１】
デコーダ回路１０が使用時には、選択された１つのデコーダ出力Ｄｅｃのみがハイレベルを出力する。ここでは例えばデコーダ回路１０−（ｋ）がハイレベルを出力し、残りのデコーダ回路はローレベルを出力するとする。このハイレベルを入力されたノア回路ＮＯＲ１はローレベルの電源制御信号ＶＣを出力する。電源制御信号ＶＣがローレベルの場合には、昇圧電圧接続切換手段であるトランジスタＱ５はオン状態で、グループ化された４つのレベル変換回路電源線ＶＤへは昇圧電圧ＶＰＰが供給される。一方保持電圧接続切換手段であるトランジスタＱ６はオフ状態であり、レベル変換回路電源線ＶＤへの電源電圧ＶＥＸＴの供給が停止される。
【００４２】
このようにグループ内に選択されたデコーダ回路がある場合には、電源制御回路により、グループ内の４つのレベル変換回路１１−（ｋ）、１１−（ｋ＋１）、１１−（ｋ＋２）、１１−（ｋ＋３）への電源は昇圧電圧ＶＰＰが供給される。入力されるデコーダ出力Ｄｅｃ−（ｋ）はハイレベルであることからレベル変換回路１１−（ｋ）はハイレベル出力し、残りのデコーダ出力はローレベルであることから残りのレベル変換回路１１−（ｋ＋１）、１１−（ｋ＋２）、１１−（ｋ＋３）はローレベルを出力する。このようにグループされたデコーダ回路のうちに１つが選択された場合には、電源制御回路からグループ内の４つのレベル変換回路電源線ＶＤに昇圧電圧ＶＰＰが供給される。
【００４３】
一方デコーダ回路１０が使用状態で、４つのデコーダ回路１０−（ｋ）、１０−（ｋ＋１）、１０−（ｋ＋２）、１０−（ｋ＋３）のいずれも選択されなかった場合にはノア回路ＮＯＲ１はハイレベルの電源制御信号ＶＣを出力する。昇圧電圧接続切換手段であるトランジスタＱ５はオフ状態となり、レベル変換回路電源線ＶＤへの昇圧電圧ＶＰＰの供給は停止される。一方保持電圧接続切換手段であるトランジスタＱ６がオン状態となり、４つのレベル変換回路１１−（ｋ）、１１−（ｋ＋１）、１１−（ｋ＋２）、１１−（ｋ＋３）へは電源電圧ＶＥＸＴが供給される。入力されるデコーダ出力はローレベルであることから、グループ内の全てのレベル変換回路はローレベルを出力する。このようにグループ内のいずれのデコーダ回路も選択されない場合には、電源制御回路からグループ内の４つのレベル変換回路電源線ＶＤに電源電圧ＶＥＸＴが供給される。
【００４４】
このように図３においては、４つのデコーダ回路を１つのグループとして、そのデコーダ出力を１つのノア回路に入力する構成とする。デコーダ回路１０が未使用時には、全てのデコーダ出力Ｄｅｃはローレベルを出力し、電源制御信号ＶＣはハイレベルとなり、全てのレベル変換回路電源線ＶＤには電源電圧ＶＥＸＴが供給される。デコーダ回路１０が使用時で、グループ化されたデコーダ群のうちの１つが選択されている場合には、グループ内のレベル変換回路電源線ＶＤには昇圧電圧ＶＰＰが供給される。グループ化されたデコーダ群の全てが非選択の場合には、グループ内のレベル変換回路電源線ＶＤには電源電圧ＶＥＸＴが供給される。図１においては個々のデコーダ出力に応じてレベル変換回路電源線ＶＤに供給する電源を切換えていた。しかし図３においてはグループ化して、グループ単位にレベル変換回路電源線ＶＤに供給する電源を切換えている。そのためグループには昇圧電圧を電源とするノア回路が１つであり、昇圧電圧のリップルによる破壊の虞があるトランジスタの数が大きく減少する。
【００４５】
例えば図３においては、デコーダ回路の数がｎ＝２５６、このデコーダ４個を１グループとした場合には、昇圧電圧が供給されるノア回路数２５６／４＝６４、昇圧電圧が供給されるレベル変換回路数４となり、総計６８となる。  昇圧電圧が供給される回路数は、従来例に比較し約１／４となる。またこれらのグループ化するデコーダ回路数は、特に限定されるものではなく、デコーダ回路８個を１グループとした場合には、昇圧電圧が供給されるノア回路数２５６／８＝３２、昇圧電圧が供給されるレベル変換回路数８となり、総計４０となる。このようにグループ化するデコーダ回路及びレベル変換回路数を大きくすると、昇圧電圧が供給される回路数が大きく減少することで、昇圧電源のリップルによる破壊の危険率が下がり、半導体装置の信頼性が増す効果が得られる。
【００４６】
また本実施例においては、保持電圧接続切換手段であるトランジスタＱ６を設けている。トランジスタＱ６はデコーダ回路からの出力がローレベルを出力する場合に、レベル変換回路の電源として昇圧電圧ＶＰＰの代わりに電源電圧ＶＥＸＴを供給するものである。しかしレベル変換回路の入力信号であるデコーダ出力Ｄｅｃが固定されている為無くても良 い。トランジスタＱ６を設置しレベル変換回路の電源を電源電圧ＶＥＸＴに保持した場合には、レベル変換回路電源の昇圧電圧ＶＰＰへの復帰が速くなり、昇圧電圧発生回路の負担が抑えられる効果が期待できる。
【００４７】
本実施例の電源制御回路は、デコーダ出力の選択、非選択の判定結果により選択時にはレベル変換回路へ昇圧電圧を供給し、非選択時にはレベル変換回路への昇圧電圧の供給を停止する昇圧電圧接続切換手段を備えている。昇圧電圧接続切換手段により非選択時にはレベル変換回路への昇圧電圧の供給を停止することで、レベル変換回路は昇圧電圧のリップルの影響を受ける危険がなくなる。昇圧電圧のリップルの影響を受けない電源制御回路、及びこの電源制御回路を備えた高信頼の半導体装置が得られる。
【実施例２】
【００４８】
本発明の実施例２について、図４、図５を用いて説明する。図４には本実施例２に係る電源制御回路図、図５にはその動作波形図を示す。本実施例のドライバ回路はデコーダ回路、レベル変換回路及び電源制御回路から構成される。電源制御回路１４は、インバータ回路ＩＮＶ３と昇圧電圧接続切換手段としてのトランジスタＱ５から構成されている。インバータ回路ＩＮＶ３は電源電圧ＶＥＸＴが供給され、デコーダ回路１０からのデコーダ出力Ｄｅｃを入力とし、電源制御信号ＶＣを出力する。トランジスタＱ５のドレイン、ソース、ゲートはそれぞれレベル変換回路電源線ＶＤ、昇圧電圧ＶＰＰ、電源制御信号ＶＣに接続されている。電源制御回路１４は、それぞれのデコーダ回路１０及びレベル変換回路１１に対応して設けられている。デコーダ回路１０、レベル変換回路１１の構成は従来例、実施例１と同様であることから同じ符号とし、その詳細な図示、説明は省略する。
【００４９】
本実施例の電源制御回路１４は、デコーダ回路１０が未使用時には、デコーダ出力Ｄｅｃからのローレベルを入力される。インバータ回路ＩＮＶ３は電源制御信号ＶＣとして、ハイレベルである電源電圧ＶＥＸＴを出力する。一般的に昇圧電圧ＶＰＰは外部から供給される電源電圧ＶＥＸＴより１．２〜１．５倍程度昇圧され、昇圧電圧ＶＰＰと電源電圧ＶＥＸＴとの電圧差はトランジスタＱ５の閾値電圧値よりも大きい。そのためトランジスタＱ５はオン状態となるが、ゲート電圧として接地電圧を供給されたときと比較し、その電流駆動能力は非常に小さく、ハイインピーダンス状態となる。すなわち、レベル変換回路電源線ＶＤはハイインピーダンス状態で昇圧電圧線の昇圧電圧ＶＰＰに接続される。
【００５０】
このようにデコーダ回路が未使用の場合には、昇圧電圧接続切換手段であるトランジスタＱ５をハイインピーダンス状態とし、レベル変換回路電源線ＶＤと昇圧電圧ＶＰＰとを接続する。トランジスタＱ５がハイインピーダンス状態であることから、レベル変換回路電源線ＶＤは昇圧電圧ＶＰＰを維持するとともに、昇圧電圧ＶＰＰに発生したノイズをフィルタリングし、そのノイズはレベル変換回路電源線ＶＤに伝達されない。このようにレベル変換回路電源線ＶＤは昇圧電圧ＶＰＰを維持したままで、昇圧電圧のノイズを遮断できることでレベル変換回路のスタンバイ状態での破壊が防止できる。
【００５１】
デコーダ回路１０が使用時には、選択された１つのデコーダ出力Ｄｅｃのみがハイレベル（図５、実線で示す）を出力している。このハイレベルを入力されたインバータ回路ＩＮＶ３はローレベルの電源制御信号ＶＣを出力する。電源制御信号ＶＣがローレベルで接地電圧ＧＮＤであることから、トランジスタＱ５はローインピーダンスのオン状態で、レベル変換回路電源線ＶＤへは昇圧電圧ＶＰＰが供給される。このようにデコーダ回路が選択状態の場合には、ローインピーダンス状態の昇圧電圧接続切換手段により、レベル変換回路電源線ＶＤは昇圧電圧ＶＰＰに接続される。
【００５２】
一方デコーダ回路１０が使用状態で選択されなかった場合には、デコーダ出力Ｄｅｃはローレベル（図５の破線で示す）を出力する。インバータ回路ＩＮＶ３は電源制御信号ＶＣとして、ハイレベルである電源電圧ＶＥＸＴを出力する。ハイレベルの電源電圧ＶＥＸＴを入力された昇圧電圧接続切換手段はハイインピーダンス状態となる。レベル変換回路電源線は、ハイインピーダンス状態の昇圧電圧接続切換手段により昇圧電圧ＶＰＰに接続される。これらの動作はデコーダ回路の未使用状態と同様であり、レベル変換回路電源線ＶＤは昇圧電圧ＶＰＰを維持したままで、昇圧電圧のノイズを遮断できることでレベル変換回路のスタンバイ状態での破壊が防止できる。
【００５３】
図５に示すように、レベル変換回路電源線ＶＤとしては、常時昇圧電圧ＶＰＰが供給される。しかし選択されたデコーダ回路に接続されたレベル変換回路には、ローインピーダンスの昇圧電圧接続切換手段により昇圧電圧ＶＰＰが供給される。一方、デコーダ回路が未使用及び非選択状態においては、ハイインピーダンスの昇圧電圧接続切換手段により、昇圧電圧ＶＰＰが供給される。従って選択されたデコーダ回路に接続されたレベル変換回路は高速にハイレベルに立ち上がることが可能となる。一方非選択状態のデコーダ回路に接続された場合には、レベル変換回路への電源はハイインピーダンスを経由して昇圧電圧ＶＰＰが供給される。昇圧電圧のリップルはハイインピーダンスによりフィルタリングされ、レベル変換回路のスタンバイ状態での破壊が防止できる。
【００５４】
本実施例の電源制御回路は、選択されたデコーダ回路に接続されたレベル変換回路には昇圧電圧がローインピーダンスの昇圧電圧接続切換手段により接続される。未使用又は非選択状態のデコーダ回路に接続されたレベル変換回路にはハイインピーダンスの昇圧電圧接続切換手段により、昇圧電圧ＶＰＰが供給される。昇圧電圧接続切換手段がハイインピーダンスであることから、昇圧電源で発生するリップルはフィルタリングされ、レベル変換回路は昇圧電圧のリップルの影響を受ける危険がなくなる。昇圧電圧のリップルの影響を受けない電源制御回路、及びこの電源制御回路を備えた高信頼の半導体装置が得られる。
【実施例３】
【００５５】
本発明の実施例３について、図６、図７を用いて説明する。本実施例３は電源制御回路を半導体記憶装置のメインワードデコーダ回路に適用した実施例である。図６には本実施例３に係るＭＡＴにおけるワード線選択を示す概略図、図７には電源制御回路とメインワードデコーダ回路図を示す。
【００５６】
最近の半導体記憶装置は大容量化され、半導体記憶装置内部においてメモリセルアレイは多くのブロックに分割され配置されている。例えば、独立にインタリーブ動作するバンク（ＢＡＮＫ）に分割され、ＢＡＮＫ内はマット（ＭＡＴ）に分割され、さらにＭＡＴ内はメモリセルアレイブロックに分割されて配置される。ここでＭＡＴとは、その領域内のセンスアンプが同時に活性化され、ワード線及びビット線により選択されるメモリセルを含むメモリセルアレイとする。図６には１つのＭＡＴ１６を示す。ＭＡＴ１６はｎ行ｍ列のメモリセルアレイブロック１７を含んで構成され、それぞれのメモリセルアレイブロック１７にはサブワードデコーダ回路が備えられている。また、本実施例の半導体記憶装置はメインワードデコーダ回路及びサブワードデコーダ回路によりワード線を選択するものとする。
【００５７】
図６のＭＡＴ１６はｎ行ｍ列のメモリセルアレイブロック１７を備え、それぞれのブロック１７はサブワードデコーダ回路によりワード線が選択される。活性化されたワード線に接続されたメモリセルは、ビット線によりデータの授受を行う。図６では説明を簡単にするために、ワード線関係のみを示し、ビット線及びセンスアンプ関係は図示していない。（削除）メインワードデコーダ回路からのメインワード線ＭＷＤｉをインバータ回路の入力とし、サブワードドライバ回路からのサブワードドライバ信号ＳＷＤＲｋを電源とするインバータ回路により、ワード線が選択される。メモリセルアレイブロック１７内の選択されたワード線に接続されたメモリセルが活性化されることになる。
【００５８】
例えば、ｉ番目のメインワード線ＭＷＤｉが選択されローレベルとなる。サブワードドライバ信号としてＳＷＤＲ６が選択されハイレベルとなり、図に斜線で示すインバータ回路からのワード線ｉ６が選択され、ハイレベルに活性化される。他のワード線は非選択とされ、ローレベルのままとなる。メインワード線ＭＷＤｉは非選択及びアクセスされない場合にはハイレベルであり、選択時にはローレベルである。サブワードドライバ信号ＳＷＤＲｋは非選択及びアクセスされない場合にはローレベルであり、選択時にはハイレベルである。メインワード線ＭＷＤｉを非選択及びアクセスされない場合にハイレベルとする理由は、ワード線をローレベルに固定し、周囲のノイズによりワード線が浮き上がるのを抑えるためである。しかしこのために昇圧電圧ＶＰＰが多くのトランジスタに印加されることで破壊される虞があるという欠点がある。
【００５９】
図７に電源制御回路１５と、電流供給能力の異なる昇圧電圧ＶＰＰを供給されるメインワードデコーダ回路１８とを示す。メインワードデコーダ回路１８はインバータ回路ＩＮＶ４，ＩＮＶ５と、トランジスタＱ７〜Ｑ１１から構成され、電源電圧は電源制御回路１５からのメインワードデコーダ電源ＶＭＷＤとして供給される。デコーダとしてはＮＡＮＤ方式であり、それぞれのアドレス信号ＡＤＤ（図においてはＸ６，Ｘ７，Ｘ８）をゲートに入力されるトランジスタＱ９，Ｑ１０，Ｑ１１が直列接続される。トランジスタＱ９のドレインをデコーダ節点とする。デコーダ節点はトランジスタＱ７，Ｑ８のドレインとインバータ回路ＩＮＶ４の入力に接続される。メインワードデコーダ電源ＶＭＷＤとデコーダ節点間に接続されたトランジスタＱ７，Ｑ８のゲートにはプリチャージ信号Ｐｒｅ、インバータ回路ＩＮＶ４の出力が接続される。インバータ回路ＩＮＶ５は、インバータ回路ＩＮＶ４の出力を入力され、メインワードデコーダ回路１８の出力ＭＷＤｉを出力する。
【００６０】
電源制御回路１５は、その回路構成は図４の電源制御回路１４と同じである。異なる点は、インバータ回路ＩＮＶ３の入力信号がＭＡＴ選択信号ＭＡＴ−Ｓｅｌｅｃｔに、出力がメインワードデコーダ電源ＶＭＷＤに代わっている点である。ＭＡＴ選択信号ＭＡＴ−Ｓｅｌｅｃｔがローレベルの場合には電源制御信号ＶＣはハイレベルとして電源電圧ＶＥＸＴをトランジスタＱ５のゲートに入力する。ゲート電圧が電源電圧ＶＥＸＴであり、トランジスタＱ５の電流駆動能力が小さい状態でメインワードデコーダ回路１８の電源に昇圧電圧ＶＰＰを接続する。ＭＡＴ選択信号ＭＡＴ−Ｓｅｌｅｃｔがハイレベルの場合には電源制御信号ＶＣはローレベルをトランジスタＱ５のゲートに入力する。ゲート電圧がローレベルであり、トランジスタＱ５の電流駆動能力が大きい状態でメインワードデコーダ回路１８の電源に昇圧電圧ＶＰＰを接続する。ＭＡＴ選択信号ＭＡＴ−Ｓｅｌｅｃｔのレベルによりメインワードデコーダ回路１８に供給する昇圧電圧の電流駆動能力の強弱を切り換えている。これは実施例２における、ハイインピーダンスまたはローインピーダンス状態で接続したことと同じ意味である。
【００６１】
電源制御回路１５は複数のメインワードデコーダ回路１８に対し１つ設けられる。本実施例においては、ＭＡＴ選択信号ＭＡＴ−ＳＥＬＥＣＴにより選択／非選択とし、昇圧電源ＶＰＰの電流供給能力の強弱を切り換えることから、ＭＡＴ単位に１つ設けるものとする。しかし、どの単位に対し電源制御回路１５を設けるかは、特に限定されることなく切り換え信号により任意に設定できる。ここでは、例えば活性化させるセンスアンプ領域を選択するＭＡＴ選択信号ＭＡＴ−Ｓｅｌｅｃｔを流用したものである。
【００６２】
電源制御回路１５とメインワードデコーダ回路１８の動作を説明する。半導体記憶装置がアクセスされない場合は、ＭＡＴ選択信号ＭＡＴ−Ｓｅｌｅｃｔが非選択でローレベルである。トランジスタＱ５は導通状態であるが、そのゲートレベルは電源電圧ＶＥＸＴであり、その電流駆動能力は小さい。従ってメインワードデコーダ電源ＶＭＷＤとして昇圧電圧ＶＰＰが供給されるが、弱い電流駆動能力のトランジスタＱ５を経由して供給されることになる。このときプリチャージ信号Ｐｒｅ、アドレス信号ＡＤＤはともにローレベルであり、トランジスタＱ７、Ｑ８が導通、トランジスタＱ９，Ｑ１０，Ｑ１１は非導通となり、デコーダ節点はハイレベルにプリチャージされる。メインワードデコーダ出力信号ＭＷＤｉはハイレベルとして、昇圧電圧ＶＰＰを出力する。
【００６３】
半導体記憶装置がアクセスされ、該当ＭＡＴは選択されない場合には、ＭＡＴ選択信号ＭＡＴ−Ｓｅｌｅｃｔが非選択でローレベルである。そのためメインワードデコーダ電源ＶＭＷＤとして昇圧電圧ＶＰＰが弱い電流供給能力で供給される。このときプリチャージ信号Ｐｒｅはハイレベル、アドレス信号ＡＤＤはローレベルである。アドレス信号ＡＤＤがローレベルであることからトランジスタＱ９，Ｑ１０，Ｑ１１は非導通のままであり、デコーダ節点はプリチャージされたハイレベルを保持する。プリチャージ信号Ｐｒｅはハイレベルとなり、トランジスタＱ７は非導通となるが、デコーダ節点がハイレベルを保持することでトランジスタＱ８は導通のままであり、デコーダ節点はハイレベルを保持することになる。従ってメインワードデコーダ出力信号ＭＷＤｉはハイレベルとして、昇圧電圧ＶＰＰを出力することになる。このため図６において、サブワードドライバ信号ＳＷＤＲが選択され昇圧電圧ＶＰＰとなっても、メインワードデコーダ出力信号ＭＷＤｉはハイレベルであることから、非選択ＭＡＴの全てのワード線は非選択状態となる。
【００６４】
半導体記憶装置はアクセスされ、該当ＭＡＴが選択された場合には、ＭＡＴ選択信号ＭＡＴ−Ｓｅｌｅｃｔはハイレベルとなる。トランジスタＱ５は導通し、メインワードデコーダ電源ＶＭＷＤとして強い電流供給能力の昇圧電圧ＶＰＰが出力される。この場合にはさらにアドレス信号ＡＤＤ（Ｘ６，Ｘ７，Ｘ８）により、このメインワードデコーダ回路１８が選択／非選択の場合により動作が異なる。まずメインワードデコーダ回路１８が選択の場合を説明する。このときプリチャージ信号Ｐｒｅはハイレベル、アドレス信号ＡＤＤ（Ｘ６，Ｘ７，Ｘ８）も全てハイレベルである。アドレス信号ＡＤＤがハイレベルであることからトランジスタＱ９，Ｑ１０，Ｑ１１は導通となり、デコーダ節点はプリチャージされたハイレベルからローレベルに放電される。従ってトランジスタＱ８も非導通となり、メインワードデコーダ出力信号ＭＷＤｉはローレベルを出力する。このため図６において、選択され昇圧電圧ＶＰＰであるサブワードドライバ信号ＳＷＤＲとの交点にあるワード線が選択される。サブワードドライバ信号ＳＷＤＲが選択されてないワード線は非選択状態となる。
【００６５】
さらにメインワードデコーダ回路１８が非選択の場合を説明する。このときプリチャージ信号Ｐｒｅはハイレベル、アドレス信号ＡＤＤ（Ｘ６，Ｘ７，Ｘ８）は少なくともそのいずれか１つがローレベルである。アドレス信号ＡＤＤ（Ｘ６，Ｘ７，Ｘ８）のいずれか１つ以上がローレベルであることからトランジスタＱ９，Ｑ１０，Ｑ１１のいずれか１つ以上は非導通であり、デコーダ節点はプリチャージされたハイレベルを保持する。プリチャージ信号Ｐｒｅはハイレベルであり、トランジスタＱ７は非導通となるが、デコーダ節点がハイレベルを保持することでトランジスタＱ８が導通し、デコーダ節点はハイレベルを保持する。従ってメインワードデコーダ出力信号ＭＷＤｉはハイレベルとして、昇圧電圧ＶＰＰを出力する。このため図６において、サブワードドライバ信号ＳＷＤＲが選択され昇圧電圧ＶＰＰとなっても、メインワードデコーダ出力信号ＭＷＤｉはハイレベルであることから、メインワードデコーダ出力信号ＭＷＤｉを入力される全てのワード線は非選択状態となる。
【００６６】
本実施例においては、半導体記憶装置がアクセスされない場合、また該当ＭＡＴが非選択の場合には、メインワードデコーダ電源ＶＭＷＤとして電流供給能力の弱い昇圧電圧ＶＰＰが供給される。メインワードデコーダ回路１８の出力として昇圧電圧ＶＰＰを出力する。該当ＭＡＴが選択された場合のみにメインワードデコーダ電源ＶＭＷＤとして強い電流供給能力の昇圧電圧ＶＰＰが供給される。さらに選択されたＭＡＴにおいて、メインワードデコーダ回路１８が選択された場合に、そのデコーダ節点の昇圧電圧は放電され、ローレベル出力に変化する。一方メインワードデコーダ回路１８が非選択の場合は、その昇圧電圧は充電されたまま保持された状態を継続し、昇圧電圧を出力する。
【００６７】
このように、半導体記憶装置がアクセスされない、また該当ＭＡＴが非選択の場合には、トランジスタＱ５をハイインピーダンスとして弱い電流供給能力の昇圧電圧を印加する。昇圧電圧が印加される素子数としては同じであるが、トランジスタＱ５のインピーダンスが大きいためにＬｏｗパスフィルターとして働きリップルの影響を小さく出来る。このため昇圧電圧により破壊される危険が極端に減少し、高信頼性の半導体記憶装置が得られる。本実施例においては、メインワードデコーダ回路に適用したが、サブワードドライバ回路にも適用できることは勿論である。
【００６８】
以上、実施例につき詳述したが、本願は前記実施例に限定されるものではなく、種々変更して実施することが可能である。たとえば実施例２においても複数のデコーダ回路及びレベル変換回路をグループ化した構成とすることができる。このように、これらの組み合わせは限定されることなく、任意に組み合わせて適用することが可能である。本発明の概念を超えない範囲で、種々変更して実施することが可能であり、これらが本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００６９】
【図１】実施例１に係る基本構成としての電源制御回路図である。
【図２】実施例１における電源制御回路の動作波形図である。
【図３】図１の応用例としての電源制御回路図である。
【図４】実施例２に係る電源制御回路図である。
【図５】実施例２における電源制御回路の動作波形図である。
【図６】実施例３に係るＭＡＴにおけるワード線選択を示す概略図である。
【図７】実施例３における電源制御回路とメインワードデコーダ回路図である。
【図８】従来例に係る電源制御回路図である。
【図９】従来例における電源制御回路の動作波形図である。
【符号の説明】
【００７０】
１０、１０−１、１０−ｎ、１０−ｋ    デコーダ回路
１１、１１−１、１１−ｎ、１１−ｋ    レベル変換回路
１２、１３，１４、１５    電源制御回路
１６    マット（ＭＡＴ）
１７    メモリセルアレイブロック
１８    メインワードデコーダ回路
Ｑ１、Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６    トランジスタ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３、ＩＮＶ４，ＩＮＶ５    インバータ回路
ＮＯＲ１    ノア回路
Ｄｅｃ    デコーダ出力
ＶＣ    電源制御信号
ＶＤ    レベル変換回路電源線
ＶＰＰ    昇圧電圧
ＶＥＸＴ    電源電圧
【図１】
2007109310.tif 000003
【図２】
2007109310.tif 000004
【図３】
2007109310.tif 000005
【図４】
2007109310.tif 000006
【図５】
2007109310.tif 000007
【図６】
2007109310.tif 000008
【図７】
2007109310.tif 000009
【図８】
2007109310.tif 000010
【図９】
2007109310.tif 000011