(57)【要約】      （修正有）【課題】チップ面積の増大を抑制し、安定的な書込み動作でデータ書込みを高並列化し、書込み時間を短縮する不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ２と、選択部３，４と、書込み部５、６とを具備する。メモリセルアレイ２は、行列状に配列された複数のメモリセルを有する。複数のメモリセルの各々は不揮発性メモリセルである。選択部３，４は、メモリセルアレイ２から少なくとも二つの選択セルを選択する。書込み部５、６は、選択セルの閾値電圧が目標閾値電圧になるまで、選択セルへ段階的に増加するゲート電圧を印加して、閾値電圧が段階的に増加するように閾値電圧を書き込む。【選択図】図８
2007213664.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された複数のメモリセルを有するメモリセルアレイと、ここで前記複数のメモリセルの各々は不揮発性メモリセルであり、
前記メモリセルアレイから少なくとも二つの選択セルを選択する選択部と、
前記選択セルの閾値電圧が目標閾値電圧になるまで、前記選択セルへ段階的に増加するゲート電圧を印加して、前記閾値電圧が段階的に増加するように前記閾値電圧を書き込む書込み部と
を具備する
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記書込み部が前記目標閾値電圧をｎ段階で書き込むとき、各段階の間では、前記選択セルに対するベリファイが実行されない
不揮発性半導体記憶装置。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置の書込み方法において、
前記書込み部は、前記目標閾値電圧を前記ｎ段階で書き込むとき、一段階の書込みにおける書込み電流が、前記選択セルを一度で前記目標閾値電圧に書き込むときの書込み電流の概ね1／ｎになるように、前記ゲート電圧を印加する
不揮発性半導体記憶装置。
【請求項４】
請求項１に記載の不揮発性半導体記憶装置において、
前記書込み部は、
前記選択セルに第１ゲート電圧を印加して、第１閾値電圧に書込み、その後、前記選択セルに前記第１ゲート電圧よりも大きい第２ゲート電圧を印加して、前記第１閾値電圧よりも大きい前記目標閾値電圧に書き込む
不揮発性半導体記憶装置。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置において、
前記第１閾値電圧への書込みと前記目標閾値電圧へのに書き込との間では、前記選択セルに対するベリファイが実行されない
不揮発性半導体記憶装置。
【請求項６】
請求項４又は５に記載の不揮発性半導体記憶装置において、
前記書込み部は、前記第１閾値電圧に書き込むときの第１書込み電流が、前記選択セルを一度で前記目標閾値電圧に書き込むときの第３書込み電流と比較して概ね半分になるように、前記第１ゲート電圧を印加する
不揮発性半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の不揮発性半導体記憶装置において、
前記書込み部は、前記選択セルに対するベリファイの結果、前記選択セルに対する書込みが正しく行われていない場合、ゲート電圧を直前の書込みのときの値にして、前記選択セルに前記目標閾値電圧を書き込む
不揮発性半導体記憶装置。
【請求項８】
請求項１乃至６のいずれか一項に記載の不揮発性半導体記憶装置において、
前記書込み部は、前記選択セルに対するベリファイの結果、前記選択セルに対する書込みが正しく行われていない場合、ゲート電圧及びドレイン電圧の少なくとも一方を直前の書込みのときの値より高くして、前記選択セルに前記目標閾値電圧を書き込む
不揮発性半導体記憶装置。
【請求項９】
（ａ）行列状に配列された複数のメモリセルを有するメモリセルアレイから少なくとも二つの選択セルを選択するステップと、ここで前記複数のメモリセルの各々は不揮発性メモリセルであり、
（ｂ）前記選択セルの閾値電圧が目標閾値電圧になるまで、前記選択セルへ段階的に増加するゲート電圧を印加して、前記閾値電圧が段階的に増加するように前記閾値電圧を書き込むステップと
を具備する
不揮発性半導体記憶装置の書込み方法。
【請求項１０】
請求項９に記載の不揮発性半導体記憶装置の書込み方法において、
前記（ｂ）ステップでは、前記目標閾値電圧をｎ段階で書き込むとき、各段階の間では、前記選択セルに対するベリファイが実行されない
不揮発性半導体記憶装置の書込み方法。
【請求項１１】
請求項９又は１０に記載の不揮発性半導体記憶装置の書込み方法において、
前記（ｂ）ステップでは、前記目標閾値電圧を前記ｎ段階で書き込むとき、一段階の書込みにおける書込み電流が、前記選択セルを一度で前記目標閾値電圧に書き込むときの書込み電流の概ね1／ｎになるように、前記ゲート線電圧が印加される
不揮発性半導体記憶装置の書込み方法。
【請求項１２】
請求項９に記載の不揮発性半導体記憶装置の書込み方法において、
前記（ｂ）ステップは、
（ｂ１）前記選択セルに第１ゲート電圧を印加して、第１閾値電圧に書き込むステップと、
（ｂ２）前記選択セルに前記第１ゲート電圧よりも大きい第２ゲート電圧を印加して、前記第１閾値電圧よりも大きい前記目標閾値電圧に書き込むステップと
を備える
不揮発性半導体記憶装置の書込み方法。
【請求項１３】
請求項１２に記載の不揮発性半導体記憶装置の書込み方法において、
前記（ｂ１）ステップと前記（ｂ２）ステップとの間では、前記選択セルに対するベリファイが実行されない
不揮発性半導体記憶装置の書込み方法。
【請求項１４】
請求項１２又は１３に記載の不揮発性半導体記憶装置の書込み方法において、
前記（ｂ）ステップでは、前記第１閾値電圧に書き込むときの第１書込み電流が、前記選択セルを一度で前記目標閾値電圧に書き込むときの第３書込み電流と比較して概ね半分になるように、前記第１ゲート電圧が印加される
不揮発性半導体記憶装置の書込み方法。
【請求項１５】
請求項９乃至１４のいずれか一項に記載の不揮発性半導体記憶装置の書込み方法において、
（ｃ）前記（ｂ）ステップの後、前記選択セルに対するベリファイを実行するステップと、
（ｄ）前記選択セルに対する書込みが正しく行われていない場合、ゲート電圧を直前の書込みのときの値にして、前記選択セルに前記目標閾値電圧を書き込むステップと
を更に具備する
不揮発性半導体記憶装置の書込み方法。
【請求項１６】
請求項９乃至１４のいずれか一項に記載の不揮発性半導体記憶装置の書込み方法において、
（ｃ）前記（ｂ）ステップの後、前記選択セルに対するベリファイを実行するステップと、
（ｄ）前記選択セルに対する書込みが正しく行われていない場合、ゲート電圧及びドレイン電圧の少なくとも一方を直前の書込みのときの値より高くして、前記選択セルに前記目標閾値電圧を書き込むステップを備える
不揮発性半導体記憶装置の書込み方法。
【請求項１７】
複数のセルを同時に書き込む不揮発性メモリの書込み方法であって、
前記複数のセルのうち少なくとも１つセルを書込み対象として選択する第１のステップと、
前記書込み対象のセルの閾値が第１の値となるように前記書込み対象のセルのゲート電圧を第１のレベルに設定して前記書込み対象のセルへの書込みを実施する第２のステップと、
前記第２のステップに連続して、前記書込み対象のセルの閾値が前記第１の値よりも高くなるように前記書込み対象のセルのゲート電圧を前記第１のレベルから第２のレベルに変更して、前記書込み対象のセルへの書込みを実施する第３のステップと、
前記書込み対象のセルへの書込み状態を検出する第４のステップと
を具備する
不揮発性メモリの書込み方法。
【請求項１８】
請求項１７に記載の不揮発性メモリの書込み方法において、
前記第４のステップで書込みが不十分と判断された場合、
前記書込み対象のセルのゲート電圧を前記第２のレベルから第３のレベルに変更して、前記書込み対象のセルへの書込みを実施する第５のステップを更に具備する
不揮発性メモリの書込み方法。
【請求項１９】
要求される同時書き込みセル数に対して、その電流供給能力によって所定のセル数のみの同時書込みしかできないチャージポンプを有する不揮発性メモリの書込み方法において、
前記要求されるセル数を同時に選択する第１のステップと、
前記同時選択されたセルに対して、２回以上に分割して前記セルの閾値を上昇させる第２のステップと
を具備する
不揮発性メモリの書込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の書込み方法に関する。
【背景技術】
【０００２】
例えばＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）を用いるフラッシュメモリセルを行列状に配列したＮＯＲ型のフラッシュメモリのような不揮発性半導体記憶装置が知られている。図１は、従来の不揮発性半導体記憶装置の実施の形態の構成を示すブロック図である。不揮発性半導体記憶装置１０１は、メモリセルアレイ１０２、デコーダ１０３、カラムスイッチ１０４、電源回路１０５、書込み回路１０６、センスアンプ１０７、アドレス・データバッファ１０８及び制御回路１１０を具備する。
【０００３】
メモリセルアレイ１０２は、行列状に配列された複数のメモリセル（図示されず）と、Ｙ方向に伸びカラムスイッチ１０４に接続された複数のビット線（図示されず）と、Ｘ方向に伸びデコーダ１０３に接続された複数のワード線（図示されず）と、Ｙ方向に伸び接地された複数のソース線（図示されず）とを備える。メモリセルは、ＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）を用いるＮＯＲ型のフラッシュメモリセルである。メモリセルアレイ１０２は、例えば、データのビット数（例示：１６ビット）に対応した複数の領域１０２−０〜１０２−１５に分割されている。
【０００４】
デコーダ１０３は、アドレス・データバッファ１０８からのアドレス信号に基づいて、複数のワード線のうちから一つの選択ワード線を選択する。カラムスイッチ１０４は、デコーダ１０３経由のアドレス・データバッファ１０８からのアドレス信号に基づいて、複数の領域１０２−０〜１０２−１５の各々において、複数のビット線のうちから一つの選択ビット線を選択する。すなわち、この図の例では、同時に合計で１６本の選択ビット線を選択する。選択ワード線と選択ビット線とにより、選択セルが決定される。
【０００５】
電源回路１０５は、制御回路１１０の制御信号に対応したワード線電圧（ゲート電圧）を、デコーダ１０３を介して選択ワード線に印加する。また、書込み回路１０６へ書込み電流を供給するチャージポンプの機能を有する。書込み回路１０６は、アドレス・データバッファ１０８から供給されるデータに基づいて、カラムスイッチ１０４を介して複数の選択ビット線の各々へ書込み電流を供給する。これにより、１６個の選択セルの各々へデータが書込まれる。
【０００６】
センスアンプ１０７は、選択セルの書込み状態（閾値電圧）をアドレス・データバッファ１０８を介して制御回路１１０へ出力する。アドレス・データバッファ１０８はデータの一時保存及びその出力を行う。制御回路１１０は、書込みを行うメモリセルのアドレス信号及び書き込むデータをアドレス・データバッファ１０８へ、制御信号を電源回路１０５へそれぞれ出力する。
【０００７】
図２は、従来の不揮発性半導体記憶装置の実施の形態の構成の詳細を示すブロック図である。なお、この図では、センスアンプ１０７、及びアドレスデータバッファ１０８を省略している。
【０００８】
メモリセルアレイ１０２において、複数の領域１０２−０〜１０２−１５は、共通の複数のワード線Ｗ０〜Ｗｎ（ｎは整数、以下同じ）を備える。また、複数の領域１０２−０〜１０２−１５における各領域１０２−ｉ（ｉ＝０〜１５、整数、以下同じ）は、行列状に配列された複数のメモリセルＭＣｉと、カラムスイッチ１０４に接続された複数のビット線ＢＬｉを備える。
【０００９】
デコーダ１０３は、行デコーダ１３１と列デコーダ１３２とを備える。行デコーダ１３１は、制御回路１１０からのアドレス信号に基づいて、複数のワード線Ｗ０〜Ｗｎのうちから一つの選択ワード線Ｗｓを選択する。列デコーダ１３２は、制御回路１１０からのアドレス信号をデコードしてカラムスイッチ１０４へ供給する。カラムスイッチ１０４は、各領域１０２−ｉ（ｉ＝０〜１５、整数、以下同じ）について、デコードされたアドレス信号に基づいて、複数のビット線ＢＬｉのうちから一つの選択ビット線ＢＬｉｓを選択する。
【００１０】
書込み回路１０６は、複数の書込み回路１６１−０〜１６１−１５を備える。各書込み回路１６１−ｉは、領域１０２−ｉ用であり、カラムスイッチ１０４を介して対応する領域１０２−ｉの選択ビット線ＢＬｉｓに接続される。各書込み回路１６１−ｉは、当該選択ビット線ＢＬｉｓに対して、書き込むデータに基づいて、書込み電流を供給する。
【００１１】
制御回路１１０は、同時書込みセル数検出回路１２２と書込み制御回路１２１とを備える。同時書込みセル数検出回路１２２は、書込み先のメモリセルのアドレス信号及び書き込むデータに基づいて、同時に書き込むメモリセルの数を検出する。そして、当該メモリセルの数を示す検出信号、アドレス信号及び書き込むデータを書込み制御回路１２１へ出力する。書込み制御回路１２１は、当該メモリセルの数を示す検出信号、アドレス信号及び書き込むデータに基づいて、複数の書込み回路１６１−０〜１６１−１５の動作を制御する。また、アドレス信号をデコーダ１０３へ、制御信号を電源回路１０５へそれぞれ出力する。
【００１２】
電源回路１０５は、ゲート用昇圧回路１５１とドレイン用昇圧回路１５２とを備える。ゲート用昇圧回路１５１は、制御信号に基づいて、制御信号に対応したワード線電圧（ゲート電圧）を、デコーダ１０３を介して選択ワード線Ｗｓに印加する。ドレイン用昇圧回路１５２は、書込み回路１０６へ書込み電流を供給する。
【００１３】
不揮発性半導体記憶装置では、書込みシーケンスにおいて、複数のメモリセルを選択して同時に書込みを行う場合がある。そのような場合、同時に書込みを行うことが可能なメモリセルの数は、書込み用の電源回路（図２の場合ドレイン用昇圧回路１５２）の電流駆動能力により制限される。特に、ＣＨＥを用いるＮＯＲ型の不揮発性半導体記憶装置では、書込みシーケンスにおいてメモリセルに流れる書込み電流の大きさが、ＣＨＥを用いない不揮発性半導体記憶装置に比較して相対的に大きいため、電源回路の電流駆動能力による制限が大きくなる。
【００１４】
図３は、図１及び図２の構成を有する従来のＣＨＥを用いるＮＯＲ型の不揮発性半導体記憶装置の書込みシーケンスを示すタイミングチャートである。縦軸は各電圧の大きさを、横軸は時間をそれぞれ示す。曲線ＷＣ（破線）は、ワード線すなわちメモリセルの制御ゲートに印加される電圧変化を示す。曲線ＤＣ（実線）はビット線すなわちメモリセルのドレインに印加される電圧変化を示す。図４は、図２の構成の一部を示すブロック図である。図５及び図６は、図４における書き込むデータを示すタイミングチャートである。
【００１５】
図４を参照して、１６ビット全てにデータを書き込む場合、書込みセル検出回路１２２に対して、データ信号Ｄ０〜Ｄ１５が同時に入力される。そのときのデータ信号Ｄ０〜Ｄ１５は、図５に示すように、時刻ｔ０１−時刻ｔ０２に入力される。
書込みセル検出回路１２２は、時刻ｔ０１−時刻ｔ０２のデータ信号Ｄ０〜Ｄ１５を参照して、同時に書込みを行うメモリセルの数が１６ビット分（１６個）であることを検出する。そして、１６個を示す検出信号をデータ信号Ｄ０〜Ｄ１５と共に書込み制御回路１２１へ出力する。
電源回路１０５の電流駆動能力による制限のため一度に書き込めるビット数は８ビットに設定されている。そのため、書込み制御回路１２１は、データ信号Ｄ０〜Ｄ１５を二つに分けて、まず、データ信号Ｄ０〜Ｄ７について書き込みを行い、次いでデータ信号Ｄ８〜Ｄ１５について書き込みを行うように制御する。
【００１６】
具体的には以下のようにして行う。
時刻ｔ０２（図５）後で時刻ｔ１１（図３）前に、書込み制御回路１２１は、データ信号Ｄ０〜Ｄ７について書き込みを行うために、制御信号を電源回路１０５へ供給する。
時刻ｔ１１（図３）において、電源回路１０５のゲート用昇圧回路１５１は、制御信号に基づいて、行デコーダ１０３及び選択ワード線Ｗｓを介して、選択セルの制御ゲートに正の電圧であるゲート電圧（書込み電圧）Ｖｐｇ１、例えば９Ｖを印加する。
時刻ｔ１２’−ｔ１３’（図６：時刻ｔ１２−ｔ１３（図３）に対応）において、書込み制御回路１２１は、書込み回路１６１−０〜１６１−７へ、図６に示すデータ信号Ｄ０’〜Ｄ７’（データ信号Ｄ０〜Ｄ７に対応）を入力する。それにより、図４に示すように、書き込み回路１６１−０〜１６１−１５のうち、データ信号Ｄ０’〜Ｄ７’を供給された書込み回路１６１−０〜１６１−７は、そのＮｃｈトランジスタがオンになり、書込み回路１６１−０〜１６１−７を介してドレイン用昇圧回路１５２と選択ビット線ＢＬ１〜ＢＬ７とが接続される。
時間ｔ１２（図３）において、電源回路１０５のドレイン用昇圧回路１５２は、制御信号に基づいて、書き込み回路１６１−０〜１６１−０７、カラムスイッチ１０４及び選択ビット線ＢＬ１〜ＢＬ７を介して、選択セルのドレインに（１／２）Ｖｐｇ１程度の正の電圧であるドレイン電圧ＶＤＳ０、例えば５Ｖを印加する。
ソース線は接地される。
これらにより、時刻ｔ１２−ｔ１３（図３）において、ゲート電圧Ｖｐｇ１は９Ｖ、ドレイン電圧ＶＤＳ０は５Ｖとなる。以上により、選択セルへ書込みが実施される。ここでは、８ビット（領域１０２−０〜１０２−７）のメモリセルに同時にデータが書き込まれる。
【００１７】
その後、時間ｔ１４−ｔ１５（図３）において、データを書き込まれた選択セルについて、ベリファイのシーケンスに遷移しメモリセルが所望の閾値電圧に到達しているか検知する。もし、所望閾値電圧まで到達していないならば、書込み未達のメモリセルに対してのみ書込み電圧（ゲート電圧）Ｖｐｇ１での再書込みとベリファイを繰り返す。図３では、再書込みの発生していない例を示している。
【００１８】
時刻ｔ１５（図３）前に、書込み制御回路１２１は、データ信号Ｄ８〜Ｄ１５について書き込みを行うために、制御信号を電源回路１０５へ供給する。
時刻ｔ１５（図３）において、電源回路１０５のゲート用昇圧回路１５１は、制御信号に基づいて、行デコーダ１０３及び選択ワード線Ｗｓを介して、選択セルの制御ゲートに正の電圧であるゲート電圧（書込み電圧）Ｖｐｇ１、例えば９Ｖを印加する。
時刻ｔ１６’−ｔ１７’（図６：時刻ｔ１６−ｔ１７（図３）に対応）において、書込み制御回路１２１は、書込み回路１６１−８〜１６１−１５へ、図６に示すデータ信号Ｄ８’〜Ｄ１５’（データ信号Ｄ８〜Ｄ１５に対応）を入力する。それにより、図４に示すように書き込み回路１６１−０〜１６１−１５のうち、データ信号Ｄ８’〜Ｄ１５’を供給された書込み回路１６１−８〜１６１−１５は、そのＮｃｈトランジスタがオンになり、ドレイン用昇圧回路１５２と書込み回路１６１−８〜１６１−１５につながる選択ビット線ＢＬｉｓとが接続される。
時間ｔ１６（図３）において、電源回路１０５のドレイン用昇圧回路１５２は、制御信号に基づいて、書き込み回路１６１−８〜１６１−１５、カラムスイッチ１０４及び選択ビット線ＢＬｉｓを介して、選択セルのドレインに（１／２）Ｖｐｇ１程度の正の電圧であるドレイン電圧ＶＤＳ０、例えば５Ｖを印加する。
ソース線は接地されている。
これらにより、時刻ｔ１６−ｔ１７（図３）において、ゲート電圧Ｖｐｇ１は９Ｖ、ドレイン電圧ＶＤＳ０は５Ｖとなる。以上により、選択セルへ書込みが実施される。ここでは、８ビット（領域１０２−８〜１０２−１５）のメモリセルに同時にデータが書き込まれる。
【００１９】
その後、時間ｔ１８−ｔ１９（図３）において、データを書き込まれた選択セルについて、ベリファイのシーケンスに遷移しメモリセルが所望の閾値電圧に到達しているか検知する。もし、所望閾値電圧まで到達していないならば、書込み未達のメモリセルに対してのみ書込み電圧（ゲート電圧）Ｖｐｇ１での再書込みとベリファイを繰り返す。このように、１６ビット分（領域１０２−０〜１０２−１５）のデータが時間ｔ１１−ｔ１９で書込まれる。
【００２０】
上記記載に関連する技術として特開２００１−５２４８６号公報にフラッシュメモリ装置及びそのプログラム方法が開示されている。このプログラム方法は、行列状に配列されたメモリセルのアレーを有するフラッシュメモリ装置をプログラムする方法である。このプログラム方法は、前記メモリセルの中の少なくとも二つのメモリセルを選択する第１段階と、前記選択されたメモリセルの各々を目標閾値電圧より低い所定の閾値電圧まで順次に第１時間の間にプログラムする第２段階と、前記選択されたメモリセルを前記所定のスレショルド電圧から前記目標スレショルド電圧まで第２時間の間に同時にプログラムする第３段階とを含むことを特徴とする。前記フラッシュメモリ装置は、ＮＯＲ形フラッシュメモリ装置であっても良い。前記選択されたメモリセルに各々対応する列の各々は、前記第２段階と前記第３段階とで異なるレベルのドレイン電圧が供給されても良い。
【００２１】
関連する技術として特開２００５−２３５２８７号公報に、不揮発性半導体記憶装置のプログラミング方法、プログラミング装置、及び、不揮発性半導体記憶装置が開示されている。この不揮発性半導体記憶装置のプログラミング方法は、制御ゲート及び浮遊ゲートを有する記憶素子の前記制御ゲートに書込みパルスを印加して記憶素子をプログラミングする。すなわち、記憶素子のしきい値が第１の基準電圧以上となるまで、書込みパルスの書込み能力を段階的に上昇させつつ記憶素子に書込みパルスを印加する第１段階のプログラミングステップと；前記第１段階のプログラミングステップに後続し、前記第１の基準電圧よりも高い第２の基準電圧よりも低いしきい値を有する記憶素子に、しきい値が前記第２の基準電圧以上となるまで、前記第１段階のプログラミングステップで最終的に印加された書込みパルスの書込み能力と同じか又はそれよりも低い書込み能力を有する書込みパルスを印加する第２段階のプログラミングステップとを有することを特徴とする。
【００２２】
関連する技術として特開２００３−１２３４９１号公報に不揮発性半導体メモリ装置及びそれのプログラム方法が開示されている。この不揮発性半導体メモリ装置は、ビットラインと、第１選択ラインと、第１選択トランジスタと、ワードラインと、不揮発性メモリセルトランジスタと、第２選択ラインと、第２選択トランジスタと、高電圧ポンプ回路と、選択ラインドライバと、ワードラインデコーダと、スロープ制御回路とを含む。第１選択トランジスタは、この第１選択ラインに連結される制御電極および、前記ビットラインに一端が連結される電流通路を有する。ワードラインは、前記第１選択ラインに隣接して、前記第１選択ラインと並んで配置される。不揮発性メモリセルトランジスタは、このワードラインに連結される制御電極および、一端が前記第１選択トランジスタの前記電流通路の他の端に連結される電流通路を有する。第２選択トランジスタは、この第２選択ラインに連結される制御電極および、一端が前記不揮発性メモリセルトランジスタの前記電流通路の他の端に連結され、他の端が接地電圧に連結される電流通路を有する。高電圧ポンプ回路は、前記不揮発性メモリセルトランジスタのプログラム動作の間、電源電圧より高い高電圧を発生する。選択ラインドライバは、プログラム電圧が前記ワードラインに供給される間、前記第１選択ラインに前記電源電圧より低く制限される選択電圧を供給する。ワードラインデコーダは、前記高電圧及び前記選択電圧が供給され、前記ワードラインに前記プログラム電圧を供給する。スロープ制御回路は、前記プログラム電圧のライジングスロープを制御する。前記スロープ制御回路は前記プログラム動作の間、前記第１選択ラインと前記ワードライン間の静電結合を防止するのに十分な所定の時間の間に前記プログラム電圧が上昇するようにする。
【００２３】
【特許文献１】特開２００１−５２４８６号公報
【特許文献２】特開２００５−２３５２８７号公報
【特許文献３】特開２００３−１２３４９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
図３に示す従来のＣＨＥを用いるＮＯＲ型の不揮発性半導体記憶装置の書込みシーケンスの場合、本来であれば１６ビットのメモリセルに同時にデータを書き込むことが望ましい。しかし、ＣＨＥを用いる場合、書込みシーケンスにおいてメモリセルに流れる書込み電流の大きさが相対的に大きいため、電源回路が１６ビットのメモリセルへ同時に十分に電流を供給することができない。したがって、図３に示すように、８ビットのメモリセルごとに書込みを実施している。すなわち、電源回路は、電流駆動能力を超える書込み電流を供給できないため、同時書込みを実施するメモリセル数を制限し、書込みシーケンスにおいて書込み対象のメモリセルを切り替えることで対応している。そのため、書込み回数が多くなり書込み時間が多くかかってしまう。書込み時間を短縮する技術が望まれる。書込み時間を短縮する方法として、電源回路を増強して書込み回数を減らすことが考えられる。しかし、その場合、電源回路の回路面積が大きくなってしまい、チップ面積が増大してしまう。
【００２５】
特開２００１−５２４８６号公報には、電源回路の回路面積を小さくすることが可能な技術が開示されているが、以下に説明するような問題がある。図７は、特開２００１−５２４８６号公報のプログラム方法の原理を説明するグラフである。縦軸は書込み電流Ｉｐｇ（ソース−ドレイン電流）を示し、横軸はソース−ドレイン電圧ＶＤＳ（以下、「ドレイン電圧ＶＤＳ」と称する）を示す。メモリセルは浮遊ゲートから見ると通常のＭＯＳトランジスタとみなすことが出来る。したがって、メモリセルは、図２に示すようなＭＯＳトランジスタとして標準的なドレイン電流特性（Ｉｄ−ＶＤＳ特性：図２のＩｐｇ−ＶＤＳに相当）を示す。
【００２６】
図７を参照して、特開２００１−５２４８６号公報のプログラム方法では、充分に高いゲート電圧ＶＧを与えた上で、ドレイン電圧ＶＤＳの値を制御することにより、所望の書込み電流Ｉｐｇ（例示：Ｉｐｒｃ）を得ている。すなわち、ドレイン電圧ＶＤＳの値によらず書込み電流Ｉｐｇが略一定（Ｉｐｒ）となる飽和領域Ａ２ではなく、ドレイン電圧ＶＤＳで書込み電流Ｉｐｇを制御可能な遷移領域Ａ１において動作を行っている。このとき、例えば、図中のドレイン電圧ＶＤＳＣにおいて動作を行う場合、書込み電流はＩｐｒｃ（＜Ｉｐｒ）となる。しかし、一つのメモリセルアレイにおいて、全てのメモリセルに対して同一のドレイン電圧ＶＤＳＣを発生させることが出来るとは限らず、製造歩留まりの関係から電圧の誤差ΔＶＤＳが生じることが考えられる。その誤差ΔＶＤＳは、直接的に書込み電流Ｉｐｇの大きな誤差ΔＩｐｒｃを生じさせることになる。すなわち、ドレイン電圧ＶＤＳＣの誤差ΔＶＤＳが、書込みバラツキの原因となる。チップ面積の増大を抑制しながら、より安定的に書込み時間を短縮可能な技術が望まれる。
【課題を解決するための手段】
【００２７】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２８】
従って、上記課題を解決するために、本発明の不揮発性半導体記憶装置は、メモリセルアレイ（２）と、選択部（３，４）と、書込み部（５、６）とを具備する。メモリセルアレイ（２）は、行列状に配列された複数のメモリセル（Ｍ）を有する。複数のメモリセル（Ｍ）の各々は不揮発性メモリセルである。選択部（３，４）は、メモリセルアレイ（２）から少なくとも二つの選択セル（Ｍ１１）を選択する。書込み部（５、６）は、選択セル（Ｍ１１）の閾値電圧が目標閾値電圧になるまで、選択セル（Ｍ１１）へ段階的に増加するゲート電圧（Ｖｐｇ）を印加して、閾値電圧が段階的に増加するように閾値電圧を書き込む。
本発明では、複数回に分けて目標閾値電圧を選択セル（Ｍ１１）へ書き込むので、一回の書込み電流（Ｉｐｇ）の値が小さくて済む。それにより、書込み部（５、６）の電源回路ひいてはチップ面積を増加させることなく、一度に選択する選択セル（Ｍ１１）の数を増やすことが出来る。加えて、段階的にゲート電圧（Ｖｐｇ）を上昇させるので、異なるゲート電圧（Ｖｐｇ）による書込みの間で、モード切替やアドレス設定にかかる時間を設ける必要がない。それにより、複数回の書込みにかかわらず、最終的な書込み時間を短縮することが出来る。加えて、書込み電流（Ｉｐｇ）の制御は、ゲート電圧（Ｖｐｇ）を変えて、ドレイン電流特性（Ｉｐｇ−ＶＤＳ）における飽和領域（図２のＡ２）で行うので、ドレイン電圧ＶＤＳの誤差にもかかわらず、概ね一定の書込み電流（Ｉｐｇ）を供給することが出来る。それにより、従来技術に比較してより安定的な書込み動作を実現することができる。
【発明の効果】
【００２９】
本発明により、チップ面積の増大を抑制し、安定的な書込み動作でデータ書込みを高並列化し、書込み時間を短縮することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の書込み方法の実施の形態に関して、添付図面を参照して説明する。図８は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示すブロック図である。不揮発性半導体記憶装置１は、メモリセルアレイ２、デコーダ３、カラムスイッチ４、電源回路５、書込み回路６、センスアンプ７、アドレス・データバッファ８及び制御回路１０を具備する。
【００３１】
メモリセルアレイ２は、複数のメモリセル（図示されず）と複数のビット線（図示されず）と複数のワード線（図示されず）と複数のソース線（図示されず）とを備える。複数のワード線は、第１方向（例示：Ｘ方向）に伸び、一端をデコーダ３に接続されている。複数のビット線は、第２方向（例示：Ｙ方向）に伸び、一端をカラムスイッチ４に接続されている。複数のソース線は、第１方向へ伸び、接地されている。複数のメモリセルは、行列状に配列され、複数のビット線と複数のワード線との交点の各々に設けられている。複数のメモリセル（Ｍ）の各々は、ＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）を用いるフラッシュメモリセルである。複数のメモリセルと複数のビット線と複数のワード線と複数のソース線とは、ＮＯＲ型に接続されている。
【００３２】
メモリセルアレイ２は、例えば、データのビット数（例示：１６ビット）に対応した複数の領域２−１〜２−１６に分割されている。それにより、書込みシーケンスにおいて、各領域２ごとに一つのデータを同時に書き込むことで、１６ビットのデータを同時に書き込むことが出来る。
【００３３】
デコーダ３は、アドレス・データバッファ８からのアドレス信号に基づいて、メモリセルアレイ２の複数のワード線のうちから一つの選択ワード線（一つの行）を選択する。また、そのアドレス信号に基づいて、列に関するアドレス信号をカラムスイッチ４へ出力する。カラムスイッチ４は、列に関するアドレス信号に基づいて、複数の領域２−１〜２−１６の各々において、複数のビット線のうちから一つの選択ビット線（一つの列）を選択する。すなわち、この図の例では、同時に合計で１６本の選択ビット線を選択する。
【００３４】
デコーダ３とカラムスイッチ４とは、選択ワード線と複数の選択ビット線とにより、複数のメモリセルのうちから複数の選択セルを選択する。すなわち、メモリセルアレイ２から少なくとも二つの選択セルを選択する選択部とみなすことが出来る。
【００３５】
電源回路５は、制御回路１０の制御信号に対応した複数の電圧レベルを有するワード線電圧（ゲート電圧に対応）を、デコーダ３で選択された選択ワード線に印加する。また、書込み回路６へ電流を供給するチャージポンプの機能を有する。書込み回路６は、アドレス・データバッファ８から供給されるデータに基づいて、カラムスイッチ４で選択された複数の選択ビット線の各々へ、電源回路５から供給される電流を書込み電流として同時に供給する。これにより、１６個の選択セルの各々へデータが一度に書込まれる。
【００３６】
電源回路５と書込み回路６とは、選択ワード線を介して複数の選択セルの各々のゲートにゲート電圧を供給し、複数の選択ビット線を介して複数の選択セルの各々のドレインに書込み電流を供給することで、複数の選択セルの各々に、所定の閾値電圧を書き込む書込み部とみなすことが出来る。
【００３７】
センスアンプ７は、選択セルの書込み状態（閾値電圧）が所望のレベルになっていることを検知し、検知結果をアドレス・データバッファ８へ出力する。アドレス・データバッファ８は、制御回路１０からの書込みを行うメモリセルのアドレス信号、書き込むデータ、及び、アドレス・データバッファ８からのセンスアンプの検知結果を一時的に格納する。そして、アドレス信号をデコーダ３へ、書き込むデータを書込み回路６へ、センスアンプの検知結果を制御回路１０へそれぞれ出力する。
【００３８】
制御回路１０は、書込みを行うメモリセルのアドレス信号及び書き込むデータをアドレス・データバッファ８へ、制御信号を電源回路５へそれぞれ出力する。また、センスアンプの検知結果をアドレス・データバッファ８から受信する。
【００３９】
図９は、本発明の不揮発性半導体記憶装置の実施の形態の構成の詳細を示すブロック図である。なお、この図では、センスアンプ７、及びアドレスデータバッファ８を省略している。
【００４０】
メモリセルアレイ２は、例えば、この図に示すようなＮＯＲ型のメモリアレイで構成されている。各領域２−ｉ（ｉ＝０〜１５、整数、以下同じ）は、複数のワード線ＷＬと、複数のソース線ＳＬと、複数のビット線ＢＬと、複数のメモリセルＭＣとを備える。複数のメモリセルＭＣは、ＣＨＥ型のフラッシュメモリセルであり、行列状に配列されている。ワード線ＷＬは、各領域１０２−ｉに共通であり、第１方向（例示：Ｘ方向）に伸び、メモリセルＭＣの制御ゲートに接続されている。ソース線ＳＬは、第１方向（例示：Ｘ方向）に伸び、メモリセルＭＣのソースに接続されている。ビット線ＢＬは、第１方向に略垂直の第２方向（例示：Ｙ方向）に伸び、メモリセルＭＣのドレインに接続されている。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点に対応して設けられている。行デコーダ３１で選択された選択ワード線と、カラムスイッチで選択された選択ビット線とにより、複数のメモリセルＭＣのうちから選択セルが選択される。
【００４１】
デコーダ３は、行デコーダ３１と列デコーダ３２とを備える。行デコーダ３１は、制御回路１０からのアドレス信号に基づいて、複数のワード線Ｗ０〜Ｗｎのうちから一つの選択ワード線Ｗｓを選択する。列デコーダ３２は、制御回路１０からのアドレス信号をデコードしてカラムスイッチ４へ供給する。カラムスイッチ４は、各領域２−ｉ（ｉ＝０〜１５、整数、以下同じ）について、デコードされたアドレス信号に基づいて、複数のビット線ＢＬｉのうちから一つの選択ビット線ＢＬｉｓを選択する。
【００４２】
書込み回路６は、複数の書込み回路６１−０〜６１−１５を備える。各書込み回路６１−ｉは、領域２−ｉ用であり、カラムスイッチ４を介して対応する領域２−ｉの選択ビット線ＢＬｉｓに接続される。各書込み回路６１−ｉは、当該選択ビット線ＢＬｉｓに対して、書き込むデータに基づいて、書込み電流を供給する。
【００４３】
制御回路１０は、書込み制御回路２１を備える。書込み制御回路２１は、書込み先のメモリセルのアドレス信号及び書き込むデータに基づいて、複数の書込み回路６１−０〜６１−１５の動作を制御する。また、アドレス信号をデコーダ３へ、制御信号を電源回路５へそれぞれ出力する。
【００４４】
電源回路５は、ゲート用昇圧回路５１とドレイン用昇圧回路５２とを備える。ゲート用昇圧回路５１は、制御信号に基づいて、制御信号に対応したワード線電圧（ゲート電圧）を、デコーダ３を介して選択ワード線Ｗｓに印加する。ドレイン用昇圧回路５２は、書込み回路６へ書込み電流を供給する。
【００４５】
次に、本発明の不揮発性半導体記憶装置の実施の形態における書込み動作について説明する。図１３は、本発明の不揮発性半導体記憶装置の実施の形態における書込み動作の原理を説明するグラフである。縦軸は書込み電流Ｉｐｇ（ソース−ドレイン電流）を示し、横軸はドレイン電圧ＶＤＳ（ソース−ドレイン電圧ＶＤＳ）を示す。メモリセルは浮遊ゲートから見ると通常のＭＯＳトランジスタとみなすことが出来る。したがって、メモリセルは、図１３の実線に示すようなＭＯＳトランジスタとして標準的なドレイン電流特性（Ｉｄ−ＶＤＳ特性：図１３のＩｐｇ−ＶＤＳ特性に相当）を示す。
【００４６】
ＭＯＳトランジスタとしてのドレイン電流特性（Ｉｐｇ−ＶＤＳ特性）について説明する。曲線Ｑ１〜Ｑ３（実線）は、メモリセルの制御ゲートに同じゲート電圧ＶＧが印加された場合を示す。ただし、曲線Ｑ１は、メモリセルの閾値電圧Ｖｔｍ＝Ｖｔｅｒ（データ消去時の閾値電圧）のＩｐｇ−ＶＤＳ特性を示す。ＭＯＳトランジスタとしては、実質的にゲート電圧Ｖ１＝（ＶＧ−Ｖｔｅｒ）が印加されているとみなせる。曲線Ｑ２は、メモリセルの閾値電圧Ｖｔｍ＝Ｖｔｐｒ２（データ消去時の閾値電圧と書込み目標の閾値電圧との間の中間段階の閾値電圧）のＩｐｇ−ＶＤＳ特性を示す。ＭＯＳトランジスタとしては、実質的にゲート電圧Ｖ２＝（ＶＧ−Ｖｔｐｒ２）が印加されているとみなせる。曲線Ｑ３は、メモリセルの閾値電圧Ｖｔｍ＝Ｖｔｐｒ１（書込み目標の閾値電圧）のＩｐｇ−ＶＤＳ特性を示す。ＭＯＳトランジスタとしては、実質的にゲート電圧Ｖ３＝（ＶＧ−Ｖｔｐｒ１）が印加されているとみなせる。ここで、Ｖｔｅｒ＜Ｖｔｐｒ２＜Ｖｔｐｒ１であるから、Ｖ１＞Ｖ２＞Ｖ３となる。
【００４７】
曲線Ｑ１〜Ｑ３（実線）において、ドレイン電圧ＶＤＳがＶＤＳＳ以下の領域は、ドレイン電圧ＶＤＳの上昇とともに書込み電流Ｉｐｇが上昇する遷移領域Ａ１である。ドレイン電圧ＶＤＳがＶＤＳＳ以上の領域は、ドレイン電圧ＶＤＳの上昇しても書込み電流Ｉｐｇが概ね一定となる飽和領域Ａ２である。
【００４８】
本発明では、書込みの際、飽和領域Ａ２のドレイン電圧ＶＤＳ０を用いるので、製造歩留まり等でドレイン電圧ＶＤＳ０に多少の誤差が生じても、ゲート電圧ＶＧに対応した概ね一定の書込み電流Ｉｐｇを流すことができる。また、同じゲート電圧ＶＧを与えても、メモリセルの閾値電圧Ｖｔｍが大きくなる（Ｖｔｅｒ→Ｖｔｐｒ２→Ｖｔｐｒ１）ほど、上記書込み電流Ｉｐｇが抑制される（Ｉｐｒ→Ｉｐｒ２→Ｉｐｒ１）ことがわかる。すなわち、ゲート電圧ＶＧと閾値電圧Ｖｔｍとの差で定まる実質的なゲート電圧の大きさで、書込み電流Ｉｐｇを制御することができる。
【００４９】
実際の書込みシーケンスにおけるメモリセルでの電流特性は、閾値電圧がＶｔｅｒの場合、曲線Ｑ１（点線）−点Ｍ１−曲線Ｒ１（破線）となる。すなわち、ドレイン電圧ＶＤＳが上昇するとＣＨＥ書込みが進行し、メモリセルの閾値電圧Ｖｔｍが上昇することで（点Ｍ１）、書込み電流Ｉｐｇが抑制され始める。そして、ドレイン電圧ＶＤＳがＶＤＳ０に達した段階で書込みが終了する。
【００５０】
同様に、閾値電圧がＶｔｐｒ２の場合、曲線Ｑ２（点線）−点Ｍ２−曲線Ｒ２（破線）となる。閾値電圧がＶｔｐｒ１の場合、曲線Ｑ３（点線）−点Ｍ３−曲線Ｒ３（破線）となる。このとき、前記のようにメモリセルもＣＨＥ書込みが発生するまでは通常ＭＯＳトランジスタと同様な電流特性を示すため、その制御ゲート電圧レベルを下げることで書込み状態での電流が削減されることがわかる。
【００５１】
図１４は、本発明の不揮発性半導体記憶装置の実施の形態における書込み動作での一定時間書込み時の閾値電圧Ｖｔｍ及び書込み電流Ｉｐｇのゲート電圧ＶＧ依存性を示すグラフである。左縦軸はメモリセルの閾値電圧Ｖｔｍ、右縦軸は書込み電流Ｉｐｇ、及び横軸はゲート電圧ＶＧ（ワード線電圧）である。初期状態では、閾値電圧はＶｔｅｒ（Ｂ１）である。
【００５２】
本発明では、メモリセルに対して閾値電圧をＶｔｐｒ１（Ｂ３）に書き込む場合、最初に第１段階の書込みとして、閾値電圧を中間段階の閾値電圧であるＶｔｐｒ２（Ｂ２）に書き込む。その後に第二段階の書込みとして、書込み目標の閾値電圧であるＶｔｐｒ１（Ｂ３）に書き込む。
【００５３】
中間段階の閾値電圧であるＶｔｐｒ２（Ｂ２）に書き込むためには、ゲート電圧をＶｐｇ２にする必要がある。このとき、書込み電流Ｉｐｇ＝Ｉｐｒ２となり、閾値電圧をいきなりＶｔｐｒ１（Ｂ３）にする場合に必要な書込み電流Ｉｐｇ＝Ｉｐｒの概ね半分とすることができる。ただし、ここでは中間段階の閾値電圧であるＶｔｐｒ２の値を適当に設定することで、Ｉｐｒ２≒（１／２）Ｉｐｒを達成している。
【００５４】
次に、第二段階の書込みで閾値電圧を目標の閾値電圧であるＶｔｐｒ１（Ｂ３）にするためには、現在の閾値電圧Ｖｔｐｒ２と目標の閾値電圧Ｖｔｐｒ１との差Δ＝（Ｖｔｐｒ１−Ｖｔｐｒ２）分だけ閾値電圧を書き込めばよい。この差Δは概ねＶｔｐｒ２であるから、図から第二段階についても書込み電流Ｉｐｇ＝Ｉｐｒ２となる。すなわち、第二段階の書込みでも、閾値電圧をいきなりＶｔｐｒ１（Ｂ３）にする場合に必要な書込み電流Ｉｐｇ＝Ｉｐｒの概ね半分とすることができる。ただし、閾値電圧が既にＶｐｔｒ２になっていることから、ゲート電圧はＶｐｇ１にする必要がある。このとき、ＭＯＳトランジスタとしては、メモリセルの実効的なゲート電圧は、概ね（Ｖｐｇ１−Ｖｐｇ２）≒Ｖｐｇ２となるからである。
【００５５】
次に、本発明の不揮発性半導体記憶装置の書込み動作について説明する。ここでは、例として、２段階で書込みを行う場合について説明する。図１０は、本発明の不揮発性半導体記憶装置の実施の形態における書込み動作（不揮発性半導体記憶装置の書込み方法）を示すタイミングチャートである。縦軸は各電圧の大きさを、横軸は時間をそれぞれ示す。曲線Ｗ０（破線）は、ワード線すなわちメモリセルの制御ゲートに印加される電圧変化を示す。曲線Ｄ０（実線）はビット線すなわちメモリセルのドレインに印加される電圧変化を示す。図１１は、図９の構成の一部を示すブロック図である。図１２は、図９における書き込むデータを示すタイミングチャートである。
【００５６】
まず、選択セルの選択を行う。
時刻ｔ２１（図１０）前に、制御回路１０の書込み制御回路２１は、書込みを行うメモリセルのアドレス信号及び書き込むデータ信号Ｄ０〜Ｄ１５を受け取る。制御回路１０の書込み制御回路２１は、書込みを行うメモリセルのアドレス信号及び書き込むデータ信号Ｄ０〜Ｄ１５をアドレス・データバッファ８へ、制御信号を電源回路５へそれぞれ出力する。アドレス・データバッファ８は、アドレス信号をデコーダ３へ出力する。デコーダ３の行デコーダ３１は、アドレス信号に基づいて、メモリセルアレイ２の複数のワード線のうちから一つの選択ワード線を選択する。また、デコーダ３の列デコーダ３２は、そのアドレス信号に基づいて、列に関するアドレス信号をカラムスイッチ４へ出力する。カラムスイッチ４は、列に関するアドレス信号に基づいて、複数の領域２−１〜２−１６の各々において、複数のビット線のうちから一つの選択ビット線を選択する。これにより、複数（１６ビット）の選択セルが同時に選択される。アドレス・データバッファ８は、更に、データ信号Ｄ０〜Ｄ１５を書込み回路７へ出力する。
【００５７】
（１）第一段階の書込みを行う。
時刻ｔ２１（図１０）前に、上述のように書込み制御回路２１は、データ信号Ｄ０〜Ｄ１５について第一段階の書き込みを行うために、制御信号を電源回路５へ供給している。
時刻ｔ２１（図１０）において、電源回路５のゲート用昇圧回路５１は、制御信号に基づいて、行デコーダ３及び選択ワード線Ｗｓを介して、選択セルの制御ゲートに正の電圧であるゲート電圧（書込み電圧）Ｖｐｇ２、例えば４．５Ｖを印加する。
時刻ｔ２２’−ｔ２４’（図１２：時刻ｔ２２−ｔ２４（図１０）に対応）において、書込み制御回路２１は、書込み回路６１−０〜６１−１５へ、図１２に示すデータ信号Ｄ０〜Ｄ１５を入力する。それにより、図１１に示すように、データ信号Ｄ０〜Ｄ１５を供給された書き込み回路６１−０〜６１−１５は、そのＮｃｈトランジスタがオンになり、書込み回路６１−０〜６１−１５を介してドレイン用昇圧回路５２と選択ビット線ＢＬ１〜ＢＬ１５とが接続される。
時間ｔ２２（図１０）において、電源回路５のドレイン用昇圧回路５２は、制御信号に基づいて、書き込み回路６１−０〜６１−１５、カラムスイッチ４及び選択ビット線ＢＬ１〜ＢＬ１５を介して、選択セルのドレインに正電圧であるドレイン電圧ＶＤＳ０、例えば５Ｖを印加する。
ソース線は接地されたままである。
これらにより、時刻ｔ２２−ｔ２３（図１０）において、ゲート電圧Ｖｐｇ２は４．５Ｖ、ドレイン電圧ＶＤＳ０は５Ｖとなる。以上により、選択セルへ第一段階の書込みが実施される。ここでは、８ビットではなく、１６ビットのメモリセルに一度に同時に所定の閾値電圧が書き込まれる。
【００５８】
このとき、ゲート電圧（書込み電圧）Ｖｐｇ２は、メモリセルに供給される書込み電流Ｉｐｇの大きさが、従来の書込み電流の半分程度になるように設定されている。例えば、従来のゲート電圧（書込み電圧）Ｖｐｇ１の半分程度に設定されている。したがって、電源回路５の電流駆動能力が半分で済むため、電源回路５の能力を増強することなく、従来の２倍の１６ビットのメモリセルに一度に同時に第一段階の書込みを行うことができる。
【００５９】
（２）次に第二段階の書込みを行う。
時刻ｔ２３（図１０）前に、書込み制御回路２１は、データ信号Ｄ０〜Ｄ１５について第二段階の書き込みを行うために、制御信号を電源回路５へ供給する。
時刻ｔ２３（図１０）において、電源回路５のゲート用昇圧回路５１は、制御信号に基づいて、行デコーダ３及び選択ワード線Ｗｓを介して、選択セルの制御ゲートに正の電圧であるゲート電圧（書込み電圧）Ｖｐｇ１、例えば９．０Ｖを印加する。
時刻ｔ２２’−ｔ２４’（図１２：時刻ｔ２２−ｔ２４（図１０）に対応）において、書込み制御回路２１は、書込み回路６１−０〜６１−１５へ、図１２に示すデータ信号Ｄ０〜Ｄ１５を入力し続けている。それにより、図１１に示すように、データ信号Ｄ０〜Ｄ１５を供給された書き込み回路６１−０〜６１−１５は、そのＮｃｈトランジスタがオンのまま維持され、書込み回路６１−０〜６１−１５を介してドレイン用昇圧回路５２と選択ビット線ＢＬ１〜ＢＬ１５とが接続されたまま維持されている。
時間ｔ２３−ｔ２４（図１０）において、電源回路５のドレイン用昇圧回路５２は、制御信号に基づいて、書き込み回路６１−０〜６１−１５、カラムスイッチ４及び選択ビット線ＢＬ１〜ＢＬ１５を介して、選択セルのドレインに正電圧であるドレイン電圧ＶＤＳ０、例えば５Ｖを印加し続けている。
ソース線は接地されたままである。
これらにより、時刻ｔ２３’−ｔ２４（図１０）において、ゲート電圧Ｖｐｇ１は９．０Ｖとなり、ドレイン電圧ＶＤＳ０は５Ｖを維持している。以上により、メモリセルへ第二段階の書込みが実施される。ここでも、８ビットではなく、１６ビットのメモリセルに一度に同時に目標とする閾値電圧が書き込まれ、データが書込みまれる。
【００６０】
ここで、ゲート電圧（書込み電圧）Ｖｐｇ１は従来のゲート電圧と同等程度となる。しかし、メモリセルは第一段階の書込みで所定の閾値電圧に書き込まれているので、ゲート電圧Ｖｐｇ１と所定の閾値電圧との差が実質的にチャネル領域に印加されることになる。したがって、メモリセルに供給される書込み電流Ｉｐｇの大きさは、後述するように、従来の書込み電流の半分程度になる。したがって、電源回路５の電流駆動能力が半分で済むため、従来の２倍の１６ビットのメモリセルに一度に同時に第二段階の書込みを行うことができる。
【００６１】
（３）第二段階の書込み後にベリファイを行う。時間ｔ２５−ｔ２６において、データを書き込まれた選択セルについて、ベリファイのシーケンスを実行する。センスアンプ７は、メモリセルが所望の閾値電圧に到達しているか検知し、検知結果をアドレス・データバッファ８を介して制御回路１０へ出力する。ベリファイにおける各部の動作は、従来の場合と同様なので詳細を省略する。ベリファイでは、メモリセルを流れる電流が少ない。したがって、電源回路５の電流駆動能能力を変更しなくても、従来と同じ時間で、従来の２倍の１６ビットのメモリセルに一度にベリファイを行うことができる。
【００６２】
第一段階の書込みと第二段階の書込みとの間にベリファイを行わないので、ベリファイを一度行えばよいことになる。その一度のベリファイも従来と同じ時間内で行うことができるので、ベリファイにかかる時間を従来の半分に短縮することができる。
【００６３】
（４）目標閾値電圧に達していない選択セルがある場合、その選択セルのみ再書込みを行う。この場合、一度の書込みを行う。センスアンプ１０は、アドレス・データバッファ８からの検知結果に基づいて、再書込みシーケンスを実行する。時間ｔ２８−ｔ２９において、電源回路５は、制御回路１０からの制御信号に基づいて、デコーダ３及び選択ワード線を介して選択セルの制御ゲートに正電圧であるゲート電圧（書込み電圧）Ｖｐｇ３、例えば９．５Ｖを印加する。一方、書込み回路６は、アドレス・データバッファ８からのデータに基づいて、電源回路５を用い、カラムスイッチ４及び選択ビット線を介して選択セルのドレインに正電圧であるドレイン電圧ＶＤＳ１、例えば５．５Ｖを印加する。ソース線は接地されている。ただし、ゲート電圧Ｖｐｇ３＞Ｖｐｇ１である。ドレイン電圧ＶＤＳ１＞ＶＤＳ０である。これにより、より確実に選択セルに目標閾値電圧を書き込むことができる。ただし、ゲート電圧及びドレイン電圧の少なくとも一方を、第二段階の書込みのときの値（Ｖｐｇ１、ＶＤＳ０）で行っても良い。その場合、電流消費が少なくて済む。
【００６４】
ここで、ゲート電圧（書込み電圧）Ｖｐｇ１又はＶｐｇ３は、従来のゲート電圧と同等程度又はそれより大きい。しかし、選択セルは第二段階の書込みで所定の閾値電圧以上で、概ね目標閾値電圧近くまで書き込まれているので、ゲート電圧Ｖｐｇ１又はＶｐｇ３と目標閾値電圧近くの閾値電圧との差が実質的にチャネル領域に印加されることになる。したがって、選択セルに供給される書込み電流Ｉｐｇの大きさは、従来の書込み電流よりも非常に小さくになる。したがって、電源回路５の電流駆動能力が不足することが無く、従来の２倍の１６ビットのメモリセルに一度に同時に再書込みを行うことができる。
【００６５】
（５）その後、時間ｔ３０−ｔ３１において再書込み後にベリファイを行う。ベリファイ動作は、上記（３）に示すとおりである。その後、必要に応じて、上記（４）及び（３）を繰り返す。また、ある段階で、目標閾値電圧に達していない選択セルが有る場合、例えば、選択セルの異常を示す信号を外部へ出力するようにしても良い。
【００６６】
以上のようにして、本発明の不揮発性半導体記憶装置の実施の形態における書込み動作（不揮発性半導体記憶装置の書込み方法）が実施される。
【００６７】
本発明では、電源回路５について、同時書込みセル数に対する書込み電流が想定され、その電流駆動能力（規模）が規定される。本発明の書込み方式によれば、同一電流駆動能力の電源回路５に対し、少なくとも２倍のメモリセルを同時に書き込むことが可能となる。
【００６８】
本発明では、データ書込み時に、そのワード線を少なくとも二段階で所望の書込み電圧レベルに昇圧することで、各段階での書込み電流を抑制する。これにより従来の内部電源回路の規模を増やすことなくより多くのセルに対して書込みが実施できる。
【００６９】
上記実施の形態では、ゲート電圧を二段階で所望の電圧に昇圧している。ただし、より多くの回数（ｎ回：ｎ＞２）で昇圧するようにしても良い。その場合、各段階でのゲート電圧は、各段階での書込み電流が、一度に所望の電圧に昇圧したときの書込み電流の１／ｎとなるように設定することが好ましい。それにより、書込み電流の大きさを最小にすることができる。
【００７０】
なお、特開２００５−２３５２８７号公報に記載の不揮発性半導体記憶装置は、制御ゲートの電圧を多段階で上昇させている。これは、素子特性にばらつきがあっても、全てのメモリセルに所望の閾値電圧を的確に書き込むためである。すなわち、書込み動作を行う毎に必ずベリファイを行い、正しくデータ（閾値電圧）が書き込まれていないメモリセルに対して、正しくデータが書き込まれるまで制御ゲートの電圧の一段階の上昇、書込み動作、及びベリファイのプロセスを繰り返して実行する。すなわち、書込み動作ごとにベリファイを必ず行う必要がある。本発明の場合、多段階の電圧は、記憶レベル間（中間レベル）の電圧及び記憶レベルの電圧に設定されている。したがって、記憶レベル間の電圧での書込み動作においては、記憶レベルに対応していないのでベリファイを行う必要が無く、記憶レベルに対応した最後の電圧での書込み動作後にのみベリファイを行えばよい。すなわち、特開２００５−２３５２８７号公報の不揮発性半導体記憶装置に比較して、ベリファイの回数が少なくて済む。
【図面の簡単な説明】
【００７１】
【図１】図１は、従来の不揮発性半導体記憶装置の実施の形態の構成を示すブロック図である。
【図２】図２は、従来の不揮発性半導体記憶装置の実施の形態の構成の詳細を示すブロック図である。
【図３】図３は、図１及び図２の構成を有する従来のＣＨＥを用いるＮＯＲ型の不揮発性半導体記憶装置の書込みシーケンスを示すタイミングチャートである。
【図４】図４は、図２の構成の一部を示すブロック図である。
【図５】図５は、図４における書き込むデータを示すタイミングチャートである。
【図６】図６は、図４における書き込むデータを示すタイミングチャートである。
【図７】図７は、特開２００１−５２４８６号公報のプログラム方法の原理を説明するグラフである。
【図８】図８は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示すブロック図である。
【図９】図９は、本発明の不揮発性半導体記憶装置の実施の形態の構成の詳細を示すブロック図である。
【図１０】図１０は、本発明の不揮発性半導体記憶装置の実施の形態における書込み動作を示すタイミングチャートである。
【図１１】図１１は、図９の構成の一部を示すブロック図である。
【図１２】図１２は、図９における書き込むデータを示すタイミングチャートである。
【図１３】図１３は、本発明の不揮発性半導体記憶装置の実施の形態における書込み動作の原理を説明するグラフである。
【図１４】図１４は、本発明の不揮発性半導体記憶装置の実施の形態における書込み動作での一定時間書込み時の閾値電圧Ｖｔｍ及び書込み電流ＩＰｇのゲート電圧ＶＧ依存性を示すグラフである。
【符号の説明】
【００７２】
１、１０１    不揮発性半導体記憶装置
２、１０２    メモリセルアレイ
３、１０３    デコーダ
４、１０４    カラムスイッチ
５、１０５    電源回路
６、１０６    書込み回路
７、１０７    センスアンプ
８、１０８    アドレス・データバッファ
１０、１１０    制御回路
２１、１２１    書込み制御回路
３１、１３１    行デコーダ
３２、１３２    列デコーダ
５１、１５１    ゲート用昇圧回路
５２、１５２    ドレイン用昇圧回路
６１−０〜６１−１５、１６１−０〜１６１−１５    書込み回路
１２２    同時書込みセル数検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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