(57)【要約】【課題】従来の半導体装置には、識別コード付与の簡素化という面で向上の余地がある。【解決手段】半導体装置１は、複数の半導体チップ１１〜１４を備えている。各半導体チップ１１〜１４内には、生成回路２０が形成されている。生成回路２０は、各半導体チップ１１〜１４に固有な識別信号を生成する回路である。半導体チップ１１〜１４のうちの２つの半導体チップについて、一方の半導体チップ内に設けられた生成回路２０は、もう一方の半導体チップ内に設けられた生成回路２０が生成した識別信号を入力し、その入力した識別信号に基づいて、上記一方の半導体チップの識別信号を生成する。【選択図】図１
2007213654.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体チップと、
前記各半導体チップ内に設けられ、当該各半導体チップに固有な識別信号を生成する生成回路と、を備え、
前記複数の半導体チップのうちの２つの半導体チップについて、一方の半導体チップ内に設けられた前記生成回路は、もう一方の半導体チップ内に設けられた前記生成回路が生成した前記識別信号を入力し、当該入力した識別信号に基づいて前記識別信号を生成するように構成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数の半導体チップ内に設けられた前記生成回路は、互いに同一の回路構成を有している半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記複数の半導体チップは、互いに同一の回路構成を有している半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記生成回路は、ｎ（ｎは２以上の整数）ビットの入力信号を入力して、前記ｎビットの出力信号を前記識別信号として出力するように構成されており、
前記入力信号と前記出力信号との関係を表した真理値表においては、条件（ａ）〜（ｃ）：
（ａ）前記入力信号と前記出力信号とは１対１に対応する、
（ｂ）前記入力信号と前記出力信号とは相異なる、
（ｃ）前記入力信号と前記出力信号とは不可逆的である、
の全てが満たされる半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記生成回路は、前記ｎ個の半加算器を含んでおり、
前記各半加算器の第１入力端子に、前記ｎビットの前記入力信号の各ビット値が入力され、
前記各半加算器の和出力端子から、前記ｎビットの前記出力信号の各ビット値が出力され、
前記ｎ個の半加算器のうちの２つの半加算器について、一方の半加算器の桁上げ出力端子からの出力が、もう一方の半加算器の第２入力端子に入力されるように構成されている半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記生成回路は、前記ｎ個の半減算器を含んでおり、
前記各半減算器の第１入力端子に、前記ｎビットの前記入力信号の各ビット値が入力され、
前記各半減算器の差出力端子から、前記ｎビットの前記出力信号の各ビット値が出力され、
前記ｎ個の半減算器のうちの２つの半減算器について、一方の半減算器の借り出力端子からの出力が、もう一方の半減算器の第２入力端子に入力されるように構成されている半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記各半導体チップ内に設けられた選択回路を備え、
前記選択回路は、前記生成回路が生成した前記識別信号と前記複数の半導体チップのうち何れか一つを指定するアドレス信号とを入力し、前記アドレス信号が当該選択回路の設けられた前記半導体チップを指定するものであるときに第１の値をもつ選択信号を出力し、前記アドレス信号が当該選択回路の設けられていない前記半導体チップを指定するものであるときに第２の値をもつ選択信号を出力するように構成されている半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記選択回路は、複数のＥＯＲ回路を含んでおり、
前記各ＥＯＲ回路の第１入力端子には、前記識別信号の各ビット値が入力され、
前記各ＥＯＲ回路の第２入力端子には、前記アドレス信号の各ビット値が入力されるように構成されている半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記選択回路は、前記各ＥＯＲ回路からの出力を入力し、前記選択信号を出力するＡＮＤ回路またはＮＡＮＤ回路を含んでいる半導体装置。
【請求項１０】
請求項１乃至９いずれかに記載の半導体装置において、
前記複数の半導体チップは、互いに積層されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置としては、例えば特許文献１に記載されたものがある。同文献に記載の半導体装置においては、互いに積層された複数のメモリチップを区別すべく、各メモリチップに、当該メモリチップに固有の識別コードを格納するシフトレジスタが設けられている。また、メモリチップとは別に、識別コード発生回路と発振器とが設けられている。
【０００３】
なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２，３が挙げられる。
【特許文献１】特開平１０−９７４６３号公報
【特許文献２】特開平１１−１３５７１１号公報
【特許文献３】特開２０００−１３７６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記半導体装置において、識別コード発生回路からの識別コードは、発振器が出力するクロック信号に従ってシフトレジスタに送られる。それにより、各メモリチップのシフトレジスタに識別コードが格納される。これでは、各メモリチップに識別コードを付与するのに手間がかかってしまう。このように、従来の半導体装置には、識別コード付与の簡素化という面で向上の余地がある。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、複数の半導体チップと、上記各半導体チップ内に設けられ、当該各半導体チップに固有な識別信号を生成する生成回路と、を備え、上記複数の半導体チップのうちの２つの半導体チップについて、一方の半導体チップ内に設けられた上記生成回路は、もう一方の半導体チップ内に設けられた上記生成回路が生成した上記識別信号を入力し、当該入力した識別信号に基づいて上記識別信号を生成するように構成されていることを特徴とする。
【０００６】
この半導体装置においては、複数の半導体チップの各々に生成回路が設けられている。ある半導体チップ内の生成回路は、別の半導体チップの識別信号を入力して、その識別信号に基づいて当該生成回路が設けられた半導体チップの識別信号を生成する。したがって、生成回路どうしを接続することにより、各半導体チップ内で次々と識別信号が生成される。このため、この半導体装置によれば、各半導体チップに識別信号を容易に付与することができる。
【発明の効果】
【０００７】
本発明によれば、各半導体チップへの識別信号の付与が容易な半導体装置が実現される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【０００９】
図１は、本発明による半導体装置の一実施形態を模式的に示す斜視図である。半導体装置１は、複数（本例においては４つ）の半導体チップ１１〜１４を備えている。半導体チップ１１〜１４は、例えばメモリチップであり、互いに同一の回路構成を有している。これらの半導体チップ１１〜１４は、インターポーザ９０を介して、互いに積層されている。インターポーザ９０には、半導体チップ１１〜１４間を電気的に接続する配線が形成されている。インターポーザ９０の材料としては、例えば樹脂またはシリコン等を用いることができる。
【００１０】
図２に示すように、各半導体チップ１１〜１４内には、生成回路２０および選択回路３０が形成されている。生成回路２０は、各半導体チップ１１〜１４に固有な識別信号を生成する回路である。生成回路２０は、ｎ（ｎは２以上の整数、本例においてはｎ＝２）ビットの入力信号（Ｙ０，Ｙ１）を入力して、ｎビットの出力信号（Ｐ０，Ｐ１）をその生成回路２０が設けられた半導体チップの識別信号として出力する。
【００１１】
図３に示すように、半導体チップ１１〜１４のそれぞれに設けられた生成回路２０は、直列に接続されている。同図においては、半導体チップ１１〜１４に設けられた生成回路２０をそれぞれ、便宜的に生成回路２１〜２４と表している。これらの生成回路２１〜２４は、互いに同一の回路構成を有している。また、半導体チップ１１〜１４の識別信号をそれぞれ、（ｐ１０，ｐ１１）、（ｐ２０，ｐ２１）、（ｐ３０，ｐ３１）および（ｐ４０，ｐ４１）と表している。
【００１２】
同図からわかるように、半導体チップ１１〜１４のうちの２つの半導体チップについて、一方の半導体チップ内に設けられた生成回路２０は、もう一方の半導体チップ内に設けられた生成回路２０が生成した識別信号を入力し、その入力した識別信号に基づいて、上記一方の半導体チップの識別信号を生成する。例えば、半導体チップ１１および半導体チップ１２について見ると、半導体チップ１２内に設けられた生成回路２２は、半導体チップ１１内に設けられた生成回路２１が生成した識別信号（ｐ１０，ｐ１１）を入力し、その識別信号（ｐ１０，ｐ１１）に基づいて半導体チップ１２の識別信号（ｐ２０，ｐ２１）を生成する。なお、生成回路２１には、所定の信号（本例では、（１，１））が入力信号として与えられる。この信号は、例えば、電源端子やグランド端子から与えられる。
【００１３】
生成回路２０は、ｎ個の半加算器２０１，２０２（図中、「ＨＡ」と記載）を含んでいる。各半加算器２０１，２０２のＸ端子（第１入力端子）に上記入力信号の各ビット値が入力されるとともに、各半加算器２０１，２０２のＳ端子（和出力端子）から上記出力信号の各ビット値が出力される。また、２つの半加算器２０１および半加算器２０２について、一方の半加算器２０１のＣ端子（桁上げ出力端子）からの出力が、もう一方の半加算器２０２のＹ端子（第２入力端子）に入力されるように構成されている。なお、半加算器２０１のＹ端子には、所定の信号（本例では、「１」）が与えられる。この信号は、例えば、電源端子やグランド端子から与えられる。
【００１４】
図４は、図３の生成回路２０における入力信号（Ｙ０，Ｙ１）と出力信号（Ｐ０，Ｐ１）との関係を示す真理値表である。Ｙ０およびＹ１は、それぞれ半加算器２０１および半加算器２０２のＸ端子に入力されるビット値である。また、Ｐ０およびＰ１は、それぞれ半加算器２０１および半加算器２０２のＳ端子から出力されるビット値である。この真理値表においては、下記条件（ａ）〜（ｃ）の全てが満たされている。
（ａ）入力信号と出力信号とは１対１に対応する
（ｂ）入力信号と出力信号とは相異なる
（ｃ）入力信号と出力信号とは不可逆的である
【００１５】
なお、入力信号と出力信号とが不可逆的であるとは、全ての入力信号（本例では、（０，０）、（０，１）、（１，０）および（１，１）の４種類）について、入力信号と出力信号とを入れ替えたものが当該真理値表中に存在しないということである。例えば、入力信号が（０，０）であるとき、出力信号は（１，０）である。このとき、当該真理値表中には、入力信号と出力信号とを入れ替えた関係、すなわち（１，０）→（０，０）という関係は存在していない。他の入力信号（０，１）、（１，０）および（１，１）についても同様である。したがって、図４の真理値表においては、入力信号と出力信号とが不可逆的であると言える。
【００１６】
図５は、各半加算器２０１，２０２の一例を示す回路構成図である。同図の半加算器は、４つのＮＡＮＤ回路と１つのインバータ回路とから構成されている。
【００１７】
図２に戻って、選択回路３０は、生成回路２０が生成した識別信号（Ｐ０，Ｐ１）と半導体チップ１１〜１４のうち何れか一つを指定するアドレス信号（Ａ０，Ａ１）とを入力する。アドレス信号は、例えば、半導体装置１中に、半導体チップ１１〜１４とは別に設けられたロジック回路（図示せず）から与えられる。選択回路３０は、アドレス信号が当該選択回路３０の設けられた半導体チップを指定するものであるときに第１の値をもつ選択信号Ｓを出力し、アドレス信号が当該選択回路の設けられていない半導体チップを指定するものであるときに第２の値をもつ選択信号Ｓを出力する。ここで、第１および第２の値は、例えば、それぞれ「１」および「０」である。ただし、第１の値が「０」、第２の値が「１」であってもよい。
【００１８】
図６は、選択回路３０の一例を示す回路構成図である。同図においては、半導体チップ１１〜１４に設けられた選択回路３０をそれぞれ、便宜的に選択回路３１〜３４と表している。これらの選択回路３１〜３４は、互いに同一の回路構成を有している。また、半導体チップ１１〜１４それぞれの識別信号ＩＤ１〜ＩＤ４（すなわち生成回路２１〜２４が生成した識別信号）を概念的に図示している。
【００１９】
同図中の各選択回路３０は、ｎ個のＥＯＲ回路を含んでいる。各ＥＯＲ回路の第１入力端子に識別信号の各ビット値が入力されるとともに、第２入力端子にアドレス信号の各ビット値が入力される。各ＥＯＲ回路からの出力は、ＡＮＤ回路に入力される。このＡＮＤ回路は、上記選択信号Ｓを出力する。なお、ＡＮＤ回路の代わりに、ＮＡＮＤ回路を用いてもよい。同図においては、選択回路３１〜３４から出力される選択信号Ｓをそれぞれ、便宜的に選択信号Ｓ１〜Ｓ４と表している。これらの選択信号Ｓ１〜Ｓ４のうち、１つが上記第１の値となり、残りの３つが上記第２の値となるように構成されている。
【００２０】
図３および図６でそれぞれ説明した生成回路２０および選択回路３０を用いた場合、図２のブロック図に相当する回路構成図は、図７のようになる。
【００２１】
図１に戻って、各半導体チップ１１〜１４には、電極パッド７１〜７４が設けられている。電極パッド７１は、生成回路２０への入力信号を入力するパッドである。電極パッド７２は、生成回路２０からの出力信号を出力するパッドである。電極パッド７３は、選択回路３０へのアドレス信号を入力するパッドである。また、電極パッド７４は、選択回路３０からの選択信号を出力するパッドである。これらのうち電極パッド７１〜７３は、ｎビット分、すなわちｎ個ずつ設けられている。
【００２２】
各インターポーザ９０には、電極パッド８１〜８３が設けられている。電極パッド８１〜８３もｎ個ずつ設けられており、それぞれ電極パッド７１〜７３と接続されている。隣り合う２つのインターポーザ９０について、一方のインターポーザ９０に設けられた電極パッド８１は、もう一方のインターポーザ９０に設けられた電極パッド８２に接続されている。また、隣り合う２つのインターポーザ９０間で、電極パッド８３どうしは互いに接続されている。
【００２３】
続いて、本実施形態の効果を説明する。半導体装置１においては、複数の半導体チップ１１〜１４の各々に生成回路２０が設けられている。ある半導体チップ内の生成回路２０は、別の半導体チップの識別信号を入力して、その識別信号に基づいて当該生成回路２０が設けられた半導体チップの識別信号を生成する。したがって、生成回路２０どうしを直列に接続することにより、各半導体チップ１１〜１４内で次々と識別信号が生成される。このため、この半導体装置１によれば、各半導体チップ１１〜１４に識別信号を容易に付与することができる。
【００２４】
例えば、図３において、生成回路２１に（１，１）という入力信号を与えた場合、生成回路２１〜２４は、それぞれ（０，０）、（１，０）、（０，１）および（１，１）という出力信号を出力する。これらの出力信号が、それぞれ半導体チップ１１〜１４の識別信号となる。なお、上記初期値が（１，１）であることは必須ではなく、（０，０）、（０，１）および（１，０）の何れであってもよい。
【００２５】
生成回路２０を図３のように構成した場合、簡素な回路構成で生成回路２０を実現することができる。
【００２６】
生成回路２０についての真理値表において上記条件（ａ）〜（ｃ）の全てが満たされている。これにより、直列に接続された２ｎ個の生成回路２０からの出力信号が重複することはなくなる。したがって、ｎビット構成では理論上最大である２ｎ通りの識別信号を生成することができる。
【００２７】
各半導体チップ１１〜１４には、選択回路３０が設けられている。選択回路３０は、それ自身の設けられた半導体チップがアドレス信号によって指定されるときに第１の値をもつ選択信号を出力し、他の半導体チップが指定されるときに第２の値をもつ選択信号を出力する。これにより、半導体チップ１１〜１４の中から所望の半導体チップを容易に選択することができる。
【００２８】
例えば、図６において、アドレス信号（Ａ０，Ａ１）を（１，１）、（０，１）、（１，０）および（０，０）としたとき、選択信号の組合せ（Ｓ１，Ｓ２，Ｓ３，Ｓ４）はそれぞれ（１，０，０，０）、（０，１，０，０）、（０，０，１，０）および（０，０，０，１）となる。すなわち、それぞれ半導体チップ１１、半導体チップ１２、半導体チップ１３および半導体チップ１４が選択されることになる。
【００２９】
選択回路３０を図６のように構成した場合、簡素な回路構成で選択回路３０を実現することができる。
【００３０】
相異なる半導体チップ１１〜１４に設けられた生成回路２１〜２４が互いに同一の回路構成を有している。これにより、生成回路２１〜２４の回路構成が相異なる場合に比して、半導体チップ１１〜１４の製造を簡素化することができる。
【００３１】
さらに、本実施形態においては、半導体チップ１１〜１４全体としても互いに同一の回路構成を有しているため、これらの半導体チップ１１〜１４の製造が一層簡素化されている。一方で、同一の回路構成を有する複数の半導体チップが１つの半導体装置に設けられている場合、それらの半導体チップを区別するために、各半導体チップに固有の識別信号を付与する必要がある。したがって、かかる場合、識別信号を容易に付与することのできる半導体装置１が特に有用となる。
【００３２】
ところで、特許文献２にも、互いに積層された複数の半導体チップを備える半導体装置が開示されている。図１５に示すように、同文献に記載の半導体装置１００においては、同一構造の複数の半導体チップ１０１〜１０４が、インターポーザ１９０を介して互いに積層されている。インターポーザ１９０内の配線は、表裏で位置がずれるように形成されている。また、最下層に位置するインターポーザ１９０には、外部端子１１１〜１１４が形成されている。これらの外部端子１１１〜１１４は、それぞれ電極パッド１３１〜１３４と電気的に接続されている。電極パッド１３１〜１３４は、それぞれ半導体チップ１０１〜１０４内に設けられており、各半導体チップ１０１〜１０４から出力されるべき選択信号Ｓ１〜Ｓ４を出力するパッドである。
【００３３】
この半導体装置１００においては、ロジック回路１２１内に設けられたデコード回路１２２によって、半導体チップ１０１〜１０４それぞれの選択信号Ｓ１〜Ｓ４が生成される。それらの選択信号Ｓ１〜Ｓ４はそれぞれ、最下層に位置するインターポーザ１９０の外部端子１１１〜１１４に与えられる。これにより、電極パッド１３１〜１３４から、所望の選択信号Ｓ１〜Ｓ４が出力されることになる。
【００３４】
しかしながら、半導体装置１００の場合、構造上、配線エリアの面積が大きくなってしまう。なぜなら、多段になればなるほど（並列接続の数が多くなればなるほど）、その分の配線エリアが必要となるからである。また、各半導体チップ１０１〜１０４に識別信号を持たせることができないため、選択信号Ｓ１〜Ｓ４を生成するデコード回路１２２を設ける必要がある。さらに、選択信号Ｓ１〜Ｓ４間で、選択信号線の長さが大きく相違するため、配線容量値および抵抗値に大きな差が生じ、それによりスキュー（信号入力タイミングのずれ）が大きくなってしまう。このことは、チップの動作マージンの悪化につながる。なお、選択信号線とは、外部端子１１１〜１１４のそれぞれから電極パッド１３１〜１３４にまで至る信号線を指している。
【００３５】
これに対して、半導体装置１においては、半導体チップの個数をＸとしたとき、必要な信号線の数Ｎは、Ｎ＝２・ｌｏｇ２Ｘで与えられる。例えば、Ｘ＝８の場合、Ｎ＝６（アドレス信号用に３本、識別信号用に３本）となり、図１５の半導体装置１００よりも２本少なくすることができる。よって、配線エリアの面積を小さく抑えることができる。また、各半導体チップ１１〜１４自身が生成回路２０および選択回路３０を備えているため、半導体装置１００とは異なり、外部から選択信号Ｓ１〜Ｓ４を与える必要がない。したがって、半導体チップ１１〜１４の外部にデコード回路を設ける必要がない分、半導体装置全体の構成を簡素化することができる。さらに、選択信号Ｓ１〜Ｓ４間でのスキューも小さく抑えることができる。
【００３６】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては半加算器を用いて生成回路２０を構成する例を示したが、図８に示すように、半減算器を用いて生成回路２０を構成してもよい。同図中の生成回路２０は、ｎ個の半減算器２０６，２０７（図中、「ＨＳ」と記載）を含んでいる。各半減算器２０６，２０７のＸ端子（第１入力端子）に入力信号の各ビット値が入力されるとともに、各半減算器２０６，２０７のＤ端子（差出力端子）から出力信号の各ビット値が出力される。また、２つの半減算器２０６および半減算器２０７について、一方の半減算器２０６のＢ端子（借り出力端子）からの出力が、もう一方の半減算器２０７のＹ端子（第２入力端子）に入力されるように構成されている。なお、半減算器２０６のＹ端子には、所定の信号（本例では、「１」）が与えられる。
【００３７】
図９は、図８の生成回路２０における入力信号（Ｙ０，Ｙ１）と出力信号（Ｐ０，Ｐ１）との関係を示す真理値表である。この真理値表においても、上記条件（ａ）〜（ｃ）の全てが満たされている。図１０は、各半減算器２０６，２０７の一例を示す回路構成図である。同図の半減算器は、３つのＮＡＮＤ回路と３つのインバータ回路とから構成されている。
【００３８】
また、上記実施形態においてはｎ＝２の場合の例を示したが、ｎは２以上の整数であればいくつであってもよい。例えば、ｎ＝３の場合であれば、図１１に示すように生成回路２０を構成することができる。同図においては、８個の生成回路２０が直列に接続されている。各生成回路２０は、３個の半加算器２０１，２０２，２０３を含んでいる。これらの半加算器２０１，２０２，２０３間の接続関係は、図３の場合と同様である。
【００３９】
図１２は、図１１の生成回路２０における入力信号（Ｙ０，Ｙ１，Ｙ２）と出力信号（Ｐ０，Ｐ１，Ｐ２）との関係を示す真理値表である。Ｙ２は半加算器２０３のＸ端子に入力されるビット値であり、Ｐ２は半加算器２０３のＳ端子から出力されるビット値である。この真理値表においても、上記条件（ａ）〜（ｃ）の全てが満たされている。
【００４０】
また、上記実施形態においてはインターポーザを介して複数の半導体チップを積層する例を示したが、図１３に示すように、半導体チップどうしを直接に積層してもよい。同図においては、半導体チップ１６〜１９が、インターポーザを介さずに互いに積層される。隣り合う半導体チップ間は、例えば半田バンプによって電気的に接続することができる。図示しないが、各半導体チップ１６〜１９内には、生成回路２０および選択回路３０が形成されている。
【００４１】
各半導体チップ１６〜１９は、図１４に示すように、所定の回路が形成された半導体基板４１と、その回路形成面４１ａ上に設けられた再配線層４２とを含んでいる。半導体基板４１には、貫通電極４３および配線４４が形成されている。また、再配線層４２には、再配線４５が形成されている。これらの貫通電極４３および再配線４５を通じて、隣り合う半導体チップの配線４４どうしが電気的に接続されている。
【００４２】
また、上記実施形態においては複数の半導体チップが互いに積層された例を示したが、複数の半導体チップが積層されていることは必須ではない。例えば、複数の半導体チップが同一平面上に配置されていてもよい。
【００４３】
また、上記実施形態においては生成回路２１に与える入力信号が固定信号である場合の例を示したが、その入力信号は可変信号であってもよい。その場合、その入力信号を適宜変えることにより、アドレス信号を固定しても、所望の半導体チップを選択することが可能となる。
【００４４】
また、半導体チップはパッケージ化されたものであってもよい。すなわち、本明細書においては、いわゆる半導体パッケージも、半導体チップという概念に含むものとする。
【図面の簡単な説明】
【００４５】
【図１】本発明による半導体装置の一実施形態を模式的に示す斜視図である。
【図２】生成回路および選択回路を示すブロック図である。
【図３】生成回路の一例を示すブロック図である。
【図４】図３の生成回路についての真理値表である。
【図５】半加算器の一例を示す回路構成図である。
【図６】選択回路の一例を示す回路構成図である。
【図７】生成回路および選択回路の一例を示す回路構成図である。
【図８】生成回路の一変形例を示すブロック図である。
【図９】図８の生成回路についての真理値表である。
【図１０】半減算器の一例を示す回路構成図である。
【図１１】生成回路の他の変形例を示すブロック図である。
【図１２】図１１の生成回路についての真理値表である。
【図１３】半導体チップの一変形例を示す斜視図である。
【図１４】図１３の半導体チップの構成を説明するための図である。
【図１５】特許文献２に記載の半導体装置を説明するための図である。
【符号の説明】
【００４６】
１    半導体装置
１１    半導体チップ
１２    半導体チップ
１３    半導体チップ
１４    半導体チップ
２０    生成回路
２１    生成回路
２２    生成回路
２３    生成回路
２４    生成回路
３０    選択回路
３１    選択回路
３２    選択回路
３３    選択回路
３４    選択回路
４１    半導体基板
４１ａ    回路形成面
４２    再配線層
４３    貫通電極
４４    配線
４５    再配線
７１    電極パッド
７２    電極パッド
７３    電極パッド
７４    電極パッド
８１    電極パッド
８２    電極パッド
８３    電極パッド
９０    インターポーザ
２０１    半加算器
２０２    半加算器
２０３    半加算器
２０６    半減算器
２０７    半減算器
【図１】
2007213654.tif 000003
【図２】
2007213654.tif 000004
【図３】
2007213654.tif 000005
【図４】
2007213654.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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