(57)【要約】【課題】微細化を図ることが可能な半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、半導体基板１１と、半導体基板上に形成された絶縁膜１２と、絶縁膜上に形成され、互いに対向する第１及び第２の側面ＳＳ１、ＳＳ２を有するフィン形状の半導体層１３と、半導体層の第１及び第２の側面を跨いで形成されたゲート電極Ｇと、ゲート電極と半導体層の第１の側面との間に設けられたトラップ層ＴＬと、トラップ層と半導体層の第１の側面との間に設けられたトンネルゲート絶縁膜ＴＩと、トラップ層とゲート電極との間に設けられたコントロールゲート絶縁膜ＣＩと、ゲート電極下の半導体層内に形成されたチャネル領域と、半導体層内にチャネル領域を挟んで形成され、金属を含有し、チャネル領域との間でショットキー接合をそれぞれ有するソース領域Ｓ及びドレイン領域Ｄとを具備する。【選択図】      図３
2007317920.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、互いに対向する第１及び第２の側面を有するフィン形状の半導体層と、
前記半導体層の前記第１及び第２の側面を跨いで形成されたゲート電極と、
前記ゲート電極と前記半導体層の前記第１の側面との間に設けられたトラップ層と、
前記トラップ層と前記半導体層の前記第１の側面との間に設けられたトンネルゲート絶縁膜と、
前記トラップ層と前記ゲート電極との間に設けられたコントロールゲート絶縁膜と、
前記ゲート電極下の前記半導体層内に形成されたチャネル領域と、
前記半導体層内に前記チャネル領域を挟んで形成され、金属を含有し、前記チャネル領域との間でショットキー接合をそれぞれ有するソース領域及びドレイン領域と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記トラップ層は、窒化膜又は高誘電率膜からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体層と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層内に前記チャネル領域を挟んで形成されたソース領域及びドレイン領域と、
前記チャネル領域上に形成されたゲート電極と、
前記ゲート電極と前記ソース領域との間に形成された第１のトラップ層と、
前記第１のトラップ層と前記ソース領域との間に設けられた第１のトンネルゲート絶縁膜と、
前記第１のトラップ層と前記ゲート電極との間に設けられた第１のコントロールゲート絶縁膜と、
前記ゲート電極と前記ドレイン領域との間に設けられた第２のトラップ層と、
前記第２のトラップ層と前記ドレイン領域との間に設けられた第２のトンネルゲート絶縁膜と、
前記第２のトラップ層と前記ゲート電極との間に設けられた第２のコントロールゲート絶縁膜と、
前記チャネル領域上の前記第１及び第２のトラップ層間に形成され、前記第１及び第２のトラップ層よりも伝導帯ボトムレベルが高い材料からなる絶縁膜と
を具備することを特徴とする半導体記憶装置。
【請求項４】
半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極材を形成する工程と、
前記絶縁膜の側面が前記ゲート電極材の側面よりも内側に位置するように前記絶縁膜を除去し、前記絶縁膜の両側に第１及び第２の空洞部を形成する工程と、
前記第１の空洞部における前記半導体層及び前記ゲート電極材の互いに対向する表面に第１のトンネルゲート絶縁膜及び第１のコントロールゲート絶縁膜をそれぞれ形成するとともに、前記第２の空洞部における前記半導体層及び前記ゲート電極材の互いに対向する表面に第２のトンネルゲート絶縁膜及び第２のコントロールゲート絶縁膜をそれぞれ形成する工程と、
前記第１のトンネルゲート絶縁膜と前記第１のコントロールゲート絶縁膜との間に第１のトラップ層を形成するとともに、前記第２のトンネルゲート絶縁膜と前記第２のコントロールゲート絶縁膜との間に第２のトラップ層を形成する工程と
を具備し、
前記絶縁膜の材料は、前記第１及び第２のトラップ層の材料よりも伝導帯ボトムレベルが高いことを特徴とする半導体記憶装置の製造方法。
【請求項５】
半導体層上にトンネルゲート絶縁膜を形成する工程と、
前記トンネルゲート絶縁膜上に溝を有する層間絶縁膜を形成する工程と、
前記溝内にトラップ層を形成する工程と、
前記トラップ層上の前記溝の側面に側壁層を形成する工程と、
前記側壁層から露出する前記溝の底部の前記トラップ層を除去し、前記トンネルゲート絶縁膜の一部を露出する工程と、
前記側壁層を除去するとともに、前記トンネルゲート絶縁膜の露出部を除去することで前記半導体層の一部を露出する工程と、
前記半導体層の露出部に前記トラップ層の材料よりも伝導帯ボトムレベルが高い材料からなる絶縁膜を形成する工程と、
前記トラップ層及び前記絶縁膜上にコントロールゲート絶縁膜を形成する工程と、
前記コントロールゲート絶縁膜上の前記溝内にゲート電極を形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つのトランジスタで２ビットを記憶するMulti-storage型の半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、Multi-storage型のフラッシュメモリセル構造が提案されている。この構造の例として、例えば非特許文献１乃至３が挙げられる。このようなMulti-storage型のメモリセル構造では、微細化が望まれている。
【非特許文献１】M.Specht, et al., “Novel Dual Bit Tri-Gate Charge Trapping Memory Devices”, IEEE Electron Device Letters, VOL.25, NO.12, pp.810-812, 2004
【非特許文献２】J. Willer et al.,“110nm NROM technology for code and data flash products”、Digest of Technical Papers 2004 Symposium on VLSI Technology, pp.76 -77
【非特許文献３】Boaz Eitan, et al., “Multilevel Flash cells and their Trade-offs”, International Electron Device Meeting Technical Digest, pp.169-172, 1996
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、微細化を図ることが可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００４】
本発明の第１の視点による半導体記憶装置は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、互いに対向する第１及び第２の側面を有するフィン形状の半導体層と、前記半導体層の前記第１及び第２の側面を跨いで形成されたゲート電極と、前記ゲート電極と前記半導体層の前記第１の側面との間に設けられたトラップ層と、前記トラップ層と前記半導体層の前記第１の側面との間に設けられたトンネルゲート絶縁膜と、前記トラップ層と前記ゲート電極との間に設けられたコントロールゲート絶縁膜と、前記ゲート電極下の前記半導体層内に形成されたチャネル領域と、前記半導体層内に前記チャネル領域を挟んで形成され、金属を含有し、前記チャネル領域との間でショットキー接合をそれぞれ有するソース領域及びドレイン領域とを具備する。
【０００５】
本発明の第２の視点による半導体記憶装置は、半導体層と、前記半導体層内に形成されたチャネル領域と、前記半導体層内に前記チャネル領域を挟んで形成されたソース領域及びドレイン領域と、前記チャネル領域上に形成されたゲート電極と、前記ゲート電極と前記ソース領域との間に形成された第１のトラップ層と、前記第１のトラップ層と前記ソース領域との間に設けられた第１のトンネルゲート絶縁膜と、前記第１のトラップ層と前記ゲート電極との間に設けられた第１のコントロールゲート絶縁膜と、前記ゲート電極と前記ドレイン領域との間に設けられた第２のトラップ層と、前記第２のトラップ層と前記ドレイン領域との間に設けられた第２のトンネルゲート絶縁膜と、前記第２のトラップ層と前記ゲート電極との間に設けられた第２のコントロールゲート絶縁膜と、前記チャネル領域上の前記第１及び第２のトラップ層間に形成され、前記第１及び第２のトラップ層よりも伝導帯ボトムレベルが高い材料からなる絶縁膜とを具備する。
【０００６】
本発明の第３の視点による半導体記憶装置の製造方法は、半導体層上に絶縁膜を形成する工程と、前記絶縁膜上にゲート電極材を形成する工程と、前記絶縁膜の側面が前記ゲート電極材の側面よりも内側に位置するように前記絶縁膜を除去し、前記絶縁膜の両側に第１及び第２の空洞部を形成する工程と、前記第１の空洞部における前記半導体層及び前記ゲート電極材の互いに対向する表面に第１のトンネルゲート絶縁膜及び第１のコントロールゲート絶縁膜をそれぞれ形成するとともに、前記第２の空洞部における前記半導体層及び前記ゲート電極材の互いに対向する表面に第２のトンネルゲート絶縁膜及び第２のコントロールゲート絶縁膜をそれぞれ形成する工程と、前記第１のトンネルゲート絶縁膜と前記第１のコントロールゲート絶縁膜との間に第１のトラップ層を形成するとともに、前記第２のトンネルゲート絶縁膜と前記第２のコントロールゲート絶縁膜との間に第２のトラップ層を形成する工程とを具備し、前記絶縁膜の材料は、前記第１及び第２のトラップ層の材料よりも伝導帯ボトムレベルが高い。
【０００７】
本発明の第４の視点による半導体記憶装置の製造方法は、半導体層上にトンネルゲート絶縁膜を形成する工程と、前記トンネルゲート絶縁膜上に溝を有する層間絶縁膜を形成する工程と、前記溝内にトラップ層を形成する工程と、前記トラップ層上の前記溝の側面に側壁層を形成する工程と、前記側壁層から露出する前記溝の底部の前記トラップ層を除去し、前記トンネルゲート絶縁膜の一部を露出する工程と、前記側壁層を除去するとともに、前記トンネルゲート絶縁膜の露出部を除去することで前記半導体層の一部を露出する工程と、前記半導体層の露出部に前記トラップ層の材料よりも伝導帯ボトムレベルが高い材料からなる絶縁膜を形成する工程と、前記トラップ層及び前記絶縁膜上にコントロールゲート絶縁膜を形成する工程と、前記コントロールゲート絶縁膜上の前記溝内にゲート電極を形成する工程とを具備する。
【発明の効果】
【０００８】
本発明によれば、微細化を図ることが可能な半導体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態では、１つのトランジスタで２ビットを記憶するMulti-storage型フラッシュメモリ（ＮＲＯＭ）の３つの例を挙げる。第１及び第２の例では、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型の不揮発性メモリを基本とする。第３の例では、フローティング型の不揮発性メモリを基本とする。このような本発明の実施の形態に係る第１乃至第３の例を以下に図面を参照して説明する。
【００１０】
［１］第１の例
本発明の第１の例に係る半導体記憶装置は、Multi-storage型フラッシュメモリ（ＮＲＯＭ）にショットキーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を適用したものである。このショットキーＭＯＳＦＥＴは、ソース／ドレインをＰＮ接合ではなく金属−シリコン接合（ショットキー接合）としたＭＯＳＦＥＴである。
【００１１】
［１−１］実施形態１−１
実施形態１−１は、フィン（Ｆｉｎ）型のショットキーＭＯＳＦＥＴであり、ＯＮＯ（Oxide Nitride Oxide）膜を用いて、酸化膜に挟まれた窒化膜中のトラップに電荷を蓄積することでデータを記憶する。
【００１２】
図１は、本発明の実施形態１−１に係る半導体記憶装置の斜視図を示す。図２（ａ）及び（ｂ）は、図１のＩＩ−ＩＩ線に沿った半導体記憶装置の断面図を示す。図３（ａ）及び（ｂ）は、図１のＩＩＩ−ＩＩＩ線に沿った半導体記憶装置の平面図及び断面図を示す。以下に、本発明の実施形態１−１に係る半導体記憶装置について説明する。
【００１３】
図１、図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）に示すように、ＳＯＩ（Silicon On Insulator）基板１０が用いられる。このＳＯＩ基板１０は、半導体基板（例えばＳｉ基板）１１と、この半導体基板１１上に設けられた埋め込み絶縁膜（ＢＯＸ：Buried Oxide）１２と、この埋め込み絶縁膜１２上に設けられたＳＯＩ層（半導体層）１３とを有する。
【００１４】
ＳＯＩ層１３は、フィン形状である。すなわち、ＳＯＩ層１３は、互いに対向する側面ＳＳ１、ＳＳ２を有する。ゲート電極Ｇは、ＳＯＩ層１３の側面ＳＳ１、ＳＳ２を跨いで形成されている。
【００１５】
ゲート電極ＧとＳＯＩ層１３の側面ＳＳ１、ＳＳ２との間には、ＯＮＯ膜１５がそれぞれ形成されている。具体的には、図３（ａ）及び（ｂ）に示すように、ゲート電極ＧとＳＯＩ層１３の側面ＳＳ１との間及びゲート電極ＧとＳＯＩ層１３の側面ＳＳ２との間に、ＳｉＮ膜１７（トラップ層ＴＬ）がそれぞれ形成されている。ＳｉＮ膜１７とＳＯＩ層１３の側面ＳＳ１との間及びＳｉＮ膜１７とＳＯＩ層１３の側面ＳＳ２との間に、酸化膜１６（トンネルゲート絶縁膜ＴＩ）がそれぞれ形成されている。ＳｉＮ膜１７とゲート電極Ｇとの間に酸化膜１８（コントロールゲート絶縁膜ＣＩ）がそれぞれ形成されている。
【００１６】
ゲート電極Ｇの下のＳＯＩ層１３内はチャネル領域となり、ゲート電極Ｇ及びチャネル領域間にはハードマスク１４が存在している。ＳＯＩ層１３内には、チャネル領域を挟んで、金属を含有するメタルソース／ドレイン領域２４ａ、２４ｂが形成されている。このため、メタルソース／ドレイン領域２４ａ、２４ｂとチャネル領域との間には、ショットキー接合がそれぞれ形成されている。
【００１７】
メタルソース／ドレイン領域２４ａ、２４ｂのシリサイド材料としては、例えば、ｎチャネル型ＭＯＳトランジスタの場合はＥｒＳｉを用い（図２（ａ））、ｐチャネル型ＭＯＳトランジスタの場合はＰｔＳｉを用いればよい（図２（ｂ））。その他、ｎチャネル型ＭＯＳトランジスタの場合のシリサイド材料としては、Ａｓ（ヒ素）やＰ（リン）をドープしたＮｉＳｉやＣｏＳｉ２、ＹｂＳｉ２、ＹＳｉ２、ＹＳｉ、ＧｄＳｉ２、ＤｙＳｉ２、ＨｏＳｉ２、ＬａＳｉ２、ＬａＳｉ等があげられ、ｐチャネル型ＭＯＳトランジスタの場合のシリサイド材料としては、Ｂ（ボロン）をドープしたＮｉＳｉやＣｏＳｉ２、Ｐｄ２Ｓｉ、ＰｄＳｉ、ＩｒＳｉ、ＩｒＳｉ２、ＩｒＳｉ３等があげられる。
【００１８】
このような半導体記憶装置では、１つのトランジスタＴｒで２ビットを記憶する。すなわち、メタルソース領域２４ａ側のトラップ層ＴＬが１ビットの書き込み領域Ｂｉｔ＃１となり、メタルドレイン領域２４ｂ側のトラップ層ＴＬが１ビットの書き込み領域Ｂｉｔ＃２となり、１つのトランジスタＴｒで合計２ビットの書き込み領域を確保している。
【００１９】
図４乃至図１１は、本発明の実施形態１−１に係る半導体記憶装置の製造工程の斜視図を示す。以下に、本発明の実施形態１−１に係る半導体記憶装置の製造方法について説明する。
【００２０】
まず、図４に示すように、半導体基板（例えばＳｉ基板）１１と埋め込み絶縁膜（ＢＯＸ）１２とＳＯＩ層１３とを有するＳＯＩ基板１０を用意する。そして、ＳＯＩ層１３の将来チャネル領域となるボディ領域にドーピングが行われる。次に、ＳＯＩ層１３上にハードマスク１４が堆積され、このハードマスク１４がフィン形状にパターンニングされる。このハードマスク１４は、例えば、７０ｎｍ程度の膜厚を有し、ＳｉＮ膜からなる。次に、ハードマスク１４を用いて、ＲＩＥ（Reactive Ion Etching）のような異方性エッチングにより、ＳＯＩ層１３がフィン形状に加工される。フィン形状のＳＯＩ層１３の高さＨは例えば５０ｎｍ〜１００ｎｍ程度であり、幅Ｗは例えば１０ｎｍ程度である。
【００２１】
次に、図５に示すように、ハードマスク１４及び埋め込み絶縁膜１２上にＯＮＯ膜１５が堆積され、フィン形状のＳＯＩ層１３の側面にＯＮＯ膜１５が形成される。このＯＮＯ膜１５は、例えば次のように形成される。まず、Ｎ２／Ｏ２雰囲気で短時間熱処理（rapid-thermal-process）により、厚さが３ｎｍの酸化膜１６が形成される。この酸化膜１６上に、ＣＶＤ（Chemical Vapor Deposition）により、厚さが５ｎｍ程度のＳｉＮ膜（例えばＳｉ３Ｎ４膜）１７が堆積される。そして、ＳｉＮ膜１７上に、厚さが５ｎｍ程度の酸化膜（ＳｉＯ２膜）１８が形成される。このようにＯＮＯ膜１５が形成された後、このＯＮＯ膜１５上に、厚さが３００ｎｍ程度の第１のポリシリコン層１９が堆積される。このとき、フィン形状のＳＯＩ層１３上に第１のポリシリコン層１９を堆積するため、第１のポリシリコン層１９の表面には大きな段差が形成される。
【００２２】
次に、図６に示すように、例えばＣＭＰ（Chemical Mechanical Polish）により第１のポリシリコン層１９が平坦化された後、エッチバックによりハードマスク１４が露出するまで第１のポリシリコン層１９及びＯＮＯ膜１５がエッチングされる。
【００２３】
次に、図７に示すように、第１のポリシリコン層１９及びハードマスク１４上に厚さが５０ｎｍ程度の第２のポリシリコン層２０が堆積される。尚、第１及び第２のポリシリコン層１９、２０は、ゲート電極Ｇの材料として用いられる。
【００２４】
次に、図８に示すように、第２のポリシリコン層２０上にＳｉＮ膜からなるハードマスク２１が１００ｎｍ程度堆積され、このハードマスク２１上にレジスト２２が形成される。そして、ＲＩＥにより、レジスト２２がゲートパターンに加工される。
【００２５】
次に、図９に示すように、レジスト２２を用いて、ＲＩＥにより、ハードマスク２１がゲートパターンに加工される。その後、レジスト２２が剥離される。
【００２６】
次に、図１０に示すように、ハードマスク２１を用いて、ＲＩＥにより、第１及び第２のポリシリコン層１９、２０及びＯＮＯ膜１５が加工される。その結果、ＳＯＩ層１３を跨ぐゲート電極Ｇが形成される。
【００２７】
次に、図１１に示すように、ハードマスク１４、２１及び埋め込み絶縁膜１２上に例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）からなる側壁材料２３が堆積された後、この側壁材料２３がエッチバックされる。これにより、ゲート電極Ｇの側面にゲート側壁層２３ａが４０ｎｍ程度の厚さで形成されるとともに、ＳＯＩ層１３の側面にフィン側壁層２３ｂが４０ｎｍ程度の厚さで形成される。その後、ＳｉＮ−ＲＩＥにより、ＳＯＩ層１３上のＳｉＮ膜からなるハードマスク１４がエッチング除去される。但し、この時、エッチング条件を調整して、ゲート電極Ｇ上のＳｉＮ膜からなるハードマスク２１は残留させる。
【００２８】
次に、図１、図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）に示すように、ソース／ドレインとなる領域のＳＯＩ層１３がシリサイド化され、メタルソース／ドレイン領域２４ａ、２４ｂが形成される。尚、ゲート電極Ｇはハードマスク２１とゲート側壁層２３ａで覆われているため、シリサイド化されない。この後は、通常のＬＳＩ製造工程と同様である。すなわち、層間膜が堆積され、コンタクトホールが開孔された後、上層配線が形成される。
【００２９】
図１２（ａ）乃至（ｄ）は、従来技術に係る半導体記憶装置において、ドレイン端にホットキャリアが発生する場合のポテンシャル形状の模式図を示す。図１３は、従来技術に係る半導体記憶装置において、データの書き込み、読み出し、消去を行うためのバイアス条件を示す。図１４（ａ）乃至（ｃ）は、本発明の実施形態１−１に係る半導体記憶装置において、ソース端にホットキャリアが発生する場合のポテンシャル形状の模式図を示す。図１５は、本発明の実施形態１−１に係る半導体記憶装置において、データの書き込み、読み出し、消去を行うためのバイアス条件を示す。
【００３０】
従来のＭＯＳＦＥＴは、ＰＮ接合によるソース／ドレイン拡散層を有する。このような従来のデバイス構造では、図１２（ａ）乃至（ｄ）に示すように、ドレイン端に高電界で発生するホットキャリア（電子）が、ドレイン近くのトラップ層ＴＬ（ＯＮＯ膜を用いている場合は窒化膜）に注入されて、データが書き込まれる（例えば図１３のＢｉｔ＃２領域）。一方、データ読み出し時は、トラップチャージの検出感度を高めるため、書き込み時に対してソース／ドレイン間の電圧を入れ替える“リバース読み出し”動作が必要である。つまり、図１３に示すように、データ書き込み時は、ＢＬ１を１．５Ｖ、ＢＬ２を０Ｖとしていたのに対し、データ読み出し時は、ＢＬ１を０Ｖ、ＢＬ２を４．５Ｖと入れ替える。従って、データの書き込み時と読み出し時で、ソース／ドレインのバイアスを切り替えなくてはならず、すなわち電子を流す向きを切り替えなくてはならず、回路制御が煩雑であった。また、従来のデバイス構造では、ソース／ドレイン拡散層の低抵抗化、浅接合化が困難であったため、フラッシュメモリの微細化、高密度化が困難であった。
【００３１】
これに対し、本発明の実施形態１−１の半導体記憶装置は、ショットキー接合によるメタルソース／ドレイン領域２４ａ、２４ｂを有するＭＯＳＦＥＴである。このような本発明の実施形態１−１のデバイス構造では、図１４（ａ）乃至（ｃ）に示すように、ソース端に高電界が発生し、ここで発生するホットキャリア（電子）がソース近傍のトラップ層ＴＬに注入される。これにより、データが書き込まれる（例えば図１５のＢｉｔ＃１領域）。一方、データ読み出し時は、トラップチャージがソース近傍にあるため、書き込みの時と同じ方向のバイアス条件で、電子を流す方向を変えることなく、例えばＢｉｔ＃１領域のデータの読み出しが高感度に実現可能である。従って、実施形態１−１のデバイスにおいては、従来と異なり、データの書き込み、読み出し、消去を行うためのバイアス条件が図１５のようになる。すなわち、データ書き込み時は、ＢＬ１を０Ｖ、ＢＬ２を４．５Ｖ、データ読み出し時は、ＢＬ１を０Ｖ、ＢＬ２を１．５Ｖとできるため、書き込み時及び読み出し時において同じ方向のバイアス条件を用いることができる。
【００３２】
以上のように、本発明の実施形態１−１のMulti-storage型フラッシュメモリ（ＮＲＯＭ）によれば、メタルソース／ドレイン領域２４ａ、２４ｂを有するショットキーＭＯＳＦＥＴである。従って、ソース／ドレインの低抵抗化、浅接合化が可能であるため、フィンＦＥＴを用いたMulti-storage型フラッシュメモリ（ＮＲＯＭ）の微細化、高密度化、低コスト化が可能になる。
【００３３】
また、ショットキー接合によるメタルソース／ドレイン領域２４ａ、２４ｂを用いることで、ソース端に高電界が発生し、ホットキャリア（電子）がソース近傍のトラップ層ＴＬ（ＳｉＮ膜１７）に注入される。このため、データの書き込み時と読み出し時でソース／ドレインのバイアスの向き（正負）を同じ（電子を流す向きを同じ）にすることができる。すなわち、書き込み時及び読み出し時において、ソース／ドレインバイアスを（電子を流す向きを）切り替えなくてもよいので、従来のようなリバース読み出しが不要となる。従って、データの書き込み、読み出し回路の動作を単純化でき、回路が制御し易くなる。
【００３４】
また、ショットキーソース／ドレインは高温アニール工程（〜１０００℃程度）が不要であるため、ＬＳＩの製造が容易になる。
【００３５】
［１−２］実施形態１−２
実施形態１−２は、フィン型のショットキーＭＯＳＦＥＴであり、電荷を蓄積するトラップ層ＴＬが高誘電率膜（ｈｉｇｈ−ｋ膜）である。ここで、高誘電率膜とは、比誘電率がＳｉＮの誘電率（７．５）よりも大きい膜である。
【００３６】
図１６（ａ）は、本発明の実施形態１−２に係る半導体記憶装置の平面図を示す。図１６（ｂ）は、本発明の実施形態１−２に係る半導体記憶装置の断面図を示す。以下に、本発明の実施形態１−２に係る半導体記憶装置について説明する。
【００３７】
図１６（ａ）及び（ｂ）に示すように、実施形態１−２において、実施形態１−１と異なる点は、トラップ層ＴＬとして高誘電率膜２５を用いている点である。この高誘電率膜２５としては、例えば、ＨｆＯ２膜、ＺｒＯ２膜、ＴｉＯ２膜等があげられる。
【００３８】
尚、本実施形態では、上記実施形態１−１の構造に高誘電率膜２５を付加した構造を示しているが、ＳｉＮ膜１７を無くすことも可能である。
【００３９】
本実施形態の製造方法は、上記実施形態１−１とほぼ同じであるため詳細な説明は省略するが、積層ゲート絶縁膜の形成条件は、以下の通りである。
【００４０】
まず、Ｎ２／Ｏ２雰囲気、８００℃で、厚さが２ｎｍ程度の酸窒化膜が形成され、Ｎ２雰囲気、９００℃で数十分アニールされる。これにより、酸化膜１６が形成される。次に、ＬＰＣＶＤ法により、厚さが２ｎｍのＳｉＮ膜（例えばＳｉ３Ｎ４膜）１７が堆積される。Rapid-thermal-ＣＶＤ法等により、厚さが１４ｎｍ程度の例えばＨｆＯ２膜からなる高誘電率膜２５が堆積形成される。次に、高誘電率膜２５上に酸化膜（ＳｉＯ２膜）１８が７ｎｍ程度形成され、この酸化膜１８上にゲート電極Ｇが形成される。
【００４１】
以上のように、本発明の実施形態１−２のMulti-storage型フラッシュメモリ（ＮＲＯＭ）によれば、上記実施形態１−１と同様の効果を得ることができるだけでなく、さらに
次のような効果も得ることができる。
【００４２】
従来は、ソース／ドレイン拡散層の形成のための高温アニールプロセスが必要であったため、トラップ層ＴＬとして熱に弱い（熱的に不安定な）高誘電率膜を用いることが困難であった。
【００４３】
これに対し、本発明の実施形態１−２によれば、ソース／ドレイン拡散層を形成せずに、メタルソース／ドレイン領域２４ａ、２４ｂを形成する。このため、ソース／ドレイン拡散層の形成のための高温アニールプロセスが不要となるので、形成プロセスを低温化できる。従って、トラップ層ＴＬとして熱に弱い（熱的に不安定な）高誘電率膜２５を用いることができるので、フラッシュメモリを高速化し、リテンションタイムを長時間化できる。
【００４４】
［１−３］実施形態１−３
実施形態１−３は、フィン型のショットキーＭＯＳＦＥＴであり、電荷を蓄積するトラップ層ＴＬが高誘電率膜であり、さらにゲート電極がメタル材からなる。
【００４５】
図１７（ａ）は、本発明の実施形態１−３に係る半導体記憶装置の平面図を示す。図１７（ｂ）は、本発明の実施形態１−３に係る半導体記憶装置の断面図を示す。以下に、本発明の実施形態１−３に係る半導体記憶装置について説明する。
【００４６】
図１７（ａ）及び（ｂ）に示すように、実施形態１−３において、実施形態１−１と異なる点は、トラップ層ＴＬとして高誘電率膜３４を用い、ゲート電極Ｇとしてメタル材を用いている点である。ここで、高誘電率膜３４としては、例えば、ＴｉＯ２膜、ＺｒＯ２膜、ＨｆＯ２膜等があげられる。ゲート電極Ｇのメタル材としては、例えば、Ａｌ、Ｍｏ、ＴｉＮ、Ｗ、ＴａＮ等があげられる。
【００４７】
ゲート電極Ｇは、いわゆるダマシン構造となっている。すなわち、図１７（ｂ）に示すように、ゲート電極Ｇの上面は、ゲート電極Ｇの周囲に埋め込まれた層間絶縁膜３１の上面と一致している。
【００４８】
尚、本実施形態では、高誘電率膜３４からなるトラップ層ＴＬとゲート電極Ｇとの間に、上記実施形態１−１、１−２のコントロールゲート絶縁膜ＣＩが存在しない。これは、トラップ層ＴＬとしてトラップレベルの深い高誘電率膜３４を用いれば、コントロールゲート絶縁膜ＣＩなしでも十分なリテンションタイムを確保できるからである。但し、本実施形態においても、トラップ層ＴＬとゲート電極Ｇとの間にコントロールゲート絶縁膜ＣＩを設けてもよい。
【００４９】
図１８乃至図２０は、本発明の実施形態１−３に係る半導体記憶装置の製造工程の斜視図を示す。以下に、本発明の実施形態１−３に係る半導体記憶装置の製造方法について説明する。
【００５０】
まず、実施形態１−１と同様に、図４乃至図１１の工程を経て、図１の半導体記憶装置が形成される。但し、本実施形態では、ＯＮＯ膜１５の代わりに熱酸化膜（ＳｉＯ２膜）からなるゲート絶縁膜が形成される。
【００５１】
次に、図１８に示すように、ＴＥＯＳ等からなる層間絶縁膜３１が４００ｎｍ程度堆積され、この層間絶縁膜３１がＣＭＰにより平坦化される。
【００５２】
次に、図１９に示すように、層間絶縁膜３１が全面エッチバックされ、ゲート電極Ｇ上のハードマスク２１が露出される。
【００５３】
次に、図２０に示すように、ホットリン酸等でハードマスク２１が除去され、ゲート電極Ｇの上面が露出される。そして、ＣＤＥ等によりゲート電極Ｇが一旦除去され、ゲート溝３２が形成される。次に、ゲート溝３２中のＳＯＩ層１３の側面に露出したゲート絶縁膜がＨＦで除去される。次に、例えば４００℃程度でスパッタにより、例えばＴｉＯ２膜からなる高誘電率膜３４が形成される。このスパッタ工程において、界面酸化膜３３が１〜２ｎｍ程度形成される。その後、ダマシンプロセスにより、例えばＡｌからなるゲート材３５が堆積された後に平坦化され、ゲート電極Ｇが埋め込み形成される。
【００５４】
以上のように、本発明の実施形態１−３のMulti-storage型フラッシュメモリ（ＮＲＯＭ）によれば、上記実施形態１−１と同様の効果を得ることができるだけでなく、さらに
次のような効果も得ることができる。
【００５５】
本実施形態では、メタルソース／ドレイン領域２４ａ、２４ｂを形成した後にトラップ層ＴＬとなる高誘電率膜３４を形成すること、ゲート電極Ｇにメタルを用いることから、トラップ層ＴＬが通過する工程を低温化できる。従って、トラップ層ＴＬとして熱に弱い（熱的に不安定な）高誘電率膜３４を用い易い。
【００５６】
また、メタルからなるゲート電極Ｇを用いることができるので、高誘電率膜３４の結晶化や、高誘電率膜３４とゲート電極Ｇとの反応を防止できる。
【００５７】
［１−４］実施形態１−４
実施形態１−４では、上記実施形態１−１〜３に係るメモリセルの回路図及び平面レイアウトパターン図について説明する。
【００５８】
図２１は、本発明の実施形態１−４に係る半導体記憶装置のメモリセルの回路図を示す。図２２は、本発明の実施形態１−４に係る半導体記憶装置のメモリセルの平面レイアウトパターン図を示す。このレイアウトパターンは一例であり、簡単のためビット線は実線で示す。尚、これらの図は、例えば、実施形態１−１の図１５の平面図、実施形態１−２の図１６（ａ）の平面図、実施形態１−３の図１７（ａ）の平面図等と対応する。
【００５９】
図２１に示すように、上述した実施形態１−１〜３のようなトランジスタセルが複数個配列され、ワード線ＷＬ、ビット線ＢＬに接続されて回路が構成される。１セルＭＣにおいて、トランジスタＴｒのゲートＧ（ゲート電極Ｇ）はワード線ＷＬ１につながり、ソースＳ（メタルソース領域２４ａ）はビット線ＢＬ１につながり、ドレインＤ（メタルドレイン領域２４ｂ）はビット線ＢＬ２につながる。
【００６０】
図２２に示すように、斜線部分がメタルソース／ドレイン領域２４ａ、２４ｂである。ワード線ＷＬとフィン（ＳＯＩ層１３）が交差した部分に、上述した実施形態１−１〜３のようなトランジスタセルが配置されている。
【００６１】
［２］第２の例
本発明の第２の例に係る半導体記憶装置は、ゲート及びチャネル間におけるソース近傍領域とドレイン近傍領域との２つのトラップ層ＴＬがあるMulti-storage型フラッシュメモリ（ＮＲＯＭ）であって、２つのトラップ層ＴＬ間にこのトラップ層ＴＬよりも伝導帯ボトムレベルが高い絶縁材料（トラップされたキャリアに対してポテンシャル障壁となるような絶縁材料）からなる層を設けている。
【００６２】
［２−１］実施形態２−１
実施形態２−１は、プレーナ型ＭＯＳＦＥＴであり、１つのトランジスタのソース近傍とドレイン近傍にＳｉＮ膜からなるトラップ層ＴＬがそれぞれ存在し、この２つのトラップ層ＴＬ間にトラップ層ＴＬよりも伝導帯ボトムレベルが高い絶縁層を設けている。
【００６３】
図２３は、本発明の実施形態２−１に係る半導体記憶装置の断面図を示す。以下に、本発明の実施形態２−１に係る半導体記憶装置について説明する。
【００６４】
図２３に示すように、半導体基板（例えばＳｉ基板）１１内にチャネル領域が形成され、このチャネル領域を挟んで半導体基板１１内にソース／ドレイン拡散層４７ａ、４７ｂが形成されている。そして、チャネル領域の上方にはゲート電極Ｇが形成されている。
【００６５】
ソース拡散層４７ａとチャネル領域との境界部分上及びドレイン拡散層４７ｂとチャネル領域との境界部分上には、ＯＮＯ膜４６がそれぞれ形成されている。具体的には、ゲート電極Ｇとソース拡散層４７ａとの間及びゲート電極Ｇとドレイン拡散層４７ｂとの間に、ＳｉＮ膜４５（トラップ層ＴＬ）がそれぞれ形成されている。ＳｉＮ膜４５とソース拡散層４７ａとの間及びＳｉＮ膜４５とドレイン拡散層４７ｂとの間に、酸化膜４３（トンネルゲート絶縁膜ＴＩ）がそれぞれ形成されている。ＳｉＮ膜４５とゲート電極Ｇとの間に酸化膜４４（コントロールゲート絶縁膜ＣＩ）がそれぞれ形成されている。
【００６６】
このような半導体記憶装置では、１つのトランジスタＴｒで２ビットを記憶する。すなわち、ソース拡散層４７ａ側のトラップ層ＴＬが１ビットの書き込み領域Ｂｉｔ＃１となり、ドレイン拡散層４７ｂ側のトラップ層ＴＬが１ビットの書き込み領域Ｂｉｔ＃２となり、１つのトランジスタＴｒで合計２ビットの書き込み領域を確保している。
【００６７】
書き込み領域Ｂｉｔ＃１、Ｂｉｔ＃２のトラップ層ＴＬ間には、絶縁膜４１が設けられている。この絶縁膜４１は、トラップ層ＴＬよりも伝導帯ボトムレベルが高い材料からなる。換言すると、絶縁膜４１は、トラップされたキャリアに対してポテンシャル障壁となるような材料からなる。本実施形態の場合、絶縁膜４１はＳｉＯ２膜からなる。
【００６８】
図２４乃至図２９は、本発明の実施形態２−１に係る半導体記憶装置の製造工程の断面図を示す。以下に、本発明の実施形態２−１に係る半導体記憶装置の製造方法について説明する。
【００６９】
まず、図２４に示すように、半導体基板（例えばＳｉ基板）１１が酸化され、厚さが１０ｎｍ程度のＳｉＯ２膜からなる絶縁膜４１が形成される。この絶縁膜４１上にポリシリコン層４２が１００ｎｍ程度堆積される。
【００７０】
次に、図２５に示すように、リソグラフィとＲＩＥにより、ポリシリコン層４２がゲート形状にパターンニング加工される。
【００７１】
次に、図２６に示すように、ＨＦエッチング等の等方性エッチングにより、絶縁膜４１を左右方向に４０ｎｍ程度後退させる。その結果、絶縁膜４１の側面がポリシリコン層４２の側面よりも内側に位置し、絶縁膜４１の両側に空洞部Ａ、Ｂが形成される。
【００７２】
次に、図２７に示すように、Ｎ２／Ｏ２雰囲気で短時間熱処理により、半導体基板１１の表面とポリシリコン層４２の表面とが同時に酸化され、厚さが３ｎｍの酸化膜（ＳｉＯ２膜）４３及び酸化膜（ＳｉＯ２膜）４４がそれぞれ形成される。従って、空洞部Ａ、Ｂにおける半導体基板１１及びポリシリコン層４２の互いに対向する表面には、酸化膜４３からなるトンネルゲート絶縁膜ＴＩ及び酸化膜４４からなるコントロールゲート絶縁膜ＣＩがそれぞれ形成される。
【００７３】
次に、図２８に示すように、ＬＰＣＶＤにより、トラップ層ＴＬとしてのＳｉＮ膜（Ｓｉ３Ｎ４膜）４５が５ｎｍ程度堆積され、このＳｉＮ膜４５で酸化膜４３及び酸化膜４４間が埋め込まれる。このようにして、酸化膜４３／ＳｉＮ膜４５／酸化膜４４からなるＯＮＯ膜４６が形成される。
【００７４】
次に、図２９に示すように、イオン注入により、半導体基板１１内にソース／ドレイン拡散層４７ａ、４７ｂが形成される。この後は、通常のＬＳＩ製造工程と同様である。すなわち、層間膜が堆積され、コンタクトホールが開孔された後、上層配線が形成される。
【００７５】
以上のように、本発明の実施形態２−１のMulti-storage型フラッシュメモリ（ＮＲＯＭ）によれば、次のような効果を得ることができる。
【００７６】
例えば図３０の構造では、ドレイン端の高電界で発生するホットキャリア（電子）がドレイン近くのトラップ層ＴＬに注入されてデータが書き込まれる。トラップ層ＴＬは書き込み領域Ｂｉｔ＃１、Ｂｉｔ＃２間において連続しており、書き込み領域Ｂｉｔ＃１、Ｂｉｔ＃２の幅は４０ｎｍ程度であり、書き込み領域Ｂｉｔ＃１、Ｂｉｔ＃２間の幅は２０ｎｍ程度である。従って、書き込み領域Ｂｉｔ＃２に書き込まれたトラップキャリアは横方向に拡散することから、デバイスが微細化されると反対側の書き込み領域Ｂｉｔ＃１にまで達してしまう。これにより、書き込まれたデータの内容が変化し、メモリが誤動作する恐れがあると考えられる。
【００７７】
しかし、本実施形態によれば、書き込み領域Ｂｉｔ＃１、Ｂｉｔ＃２のトラップ層ＴＬ間にポテンシャル障壁となる絶縁膜４１が設けられている。このため、ソース側またはドレイン側のトラップ層ＴＬにトラップされたキャリアが横方向に拡散し難くなる。このため、書き込まれたデータの内容が保持され、デバイスの信頼性が向上し、デバイスの高性能化（誤動作防止等）、微細化及び高集積化を実現できる。
【００７８】
［２−２］実施形態２−２
実施形態２−２は、ダブルゲートのフィン型ＭＯＳＦＥＴであり、１つのトランジスタのソース近傍とドレイン近傍にＳｉＮ膜からなるトラップ層ＴＬがそれぞれ存在し、この２つのトラップ層ＴＬ間にトラップ層ＴＬよりも伝導帯ボトムレベルが高い層を設けている。
【００７９】
図３１は、本発明の実施形態２−２に係る半導体記憶装置の斜視図を示す。図３２は、本発明の実施形態２−２に係る半導体記憶装置の平面図を示す。以下に、本発明の実施形態２−２に係る半導体記憶装置について説明する。
【００８０】
図３１及び図３２に示すように、ＳＯＩ基板１０が用いられる。このＳＯＩ基板１０は、半導体基板（例えばＳｉ基板）１１と、この半導体基板１１上に設けられた埋め込み絶縁膜（ＢＯＸ）１２と、この埋め込み絶縁膜１２上に設けられたＳＯＩ層（半導体層）１３とを有する。
【００８１】
ＳＯＩ層１３は、フィン形状である。すなわち、ＳＯＩ層１３は、互いに対向する側面ＳＳ１、ＳＳ２を有する。ゲート電極Ｇは、ＳＯＩ層１３の側面ＳＳ１、ＳＳ２を跨いで形成されている。
【００８２】
ゲート電極ＧとＳＯＩ層１３の側面ＳＳ１、ＳＳ２との間には、ＯＮＯ膜５５がそれぞれ形成されている。具体的には、ゲート電極ＧとＳＯＩ層１３の側面ＳＳ１との間及びゲート電極ＧとＳＯＩ層１３の側面ＳＳ２に、ＳｉＮ膜５４（トラップ層ＴＬ）がそれぞれ形成されている。ＳｉＮ膜５４とＳＯＩ層１３の側面ＳＳ１との間及びＳｉＮ膜５４とＳＯＩ層１３の側面ＳＳ２との間に、酸化膜５２（トンネルゲート絶縁膜ＴＩ）がそれぞれ形成されている。ＳｉＮ膜５４とゲート電極Ｇとの間に酸化膜５３（コントロールゲート絶縁膜ＣＩ）がそれぞれ形成されている。
【００８３】
ゲート電極Ｇの下のＳＯＩ層１３内はチャネル領域となり、ゲート電極Ｇ及びチャネル領域間にはハードマスク１４が存在している。ＳＯＩ層１３内には、チャネル領域を挟んで、ソース／ドレイン拡散層５６ａ、５６ｂが形成されている。このため、ソース／ドレイン拡散層５６ａ、５６ｂとチャネル領域との間には、ＰＮ接合がそれぞれ形成されている。
【００８４】
このような半導体記憶装置では、１つのトランジスタＴｒで２ビットを記憶する。すなわち、ソース拡散層５６ａ側のトラップ層ＴＬが１ビットの書き込み領域Ｂｉｔ＃１となり、ドレイン拡散層５６ｂ側のトラップ層ＴＬが１ビットの書き込み領域Ｂｉｔ＃２となり、１つのトランジスタＴｒで合計２ビットの書き込み領域を確保している。
【００８５】
書き込み領域Ｂｉｔ＃１、Ｂｉｔ＃２のトラップ層ＴＬ間には、絶縁膜５１が設けられている。この絶縁膜５１は、トラップ層ＴＬよりも伝導帯ボトムレベルが高い材料からなる。換言すると、絶縁膜５１は、トラップされたキャリアに対してポテンシャル障壁となるような材料からなる。本実施形態の場合、絶縁膜５１はＳｉＯ２膜からなる。
【００８６】
図３３乃至図４１は、本発明の実施形態２−２に係る半導体記憶装置の製造工程の斜視図を示す。図４２乃至図４５は、本発明の実施形態２−２に係る半導体記憶装置の製造工程の平面図を示す。以下に、本発明の実施形態２−２に係る半導体記憶装置の製造方法について説明する。
【００８７】
まず、図３３に示すように、半導体基板（例えばＳｉ基板）１１と埋め込み絶縁膜（ＢＯＸ）１２とＳＯＩ層１３とを有するＳＯＩ基板１０を用意する。そして、ＳＯＩ層１３の将来チャネル領域となるボディ領域にドーピングが行われる。次に、ＳＯＩ層１３上にハードマスク１４が堆積され、このハードマスク１４がフィン形状にパターンニングされる。このハードマスク１４は、例えば、７０ｎｍ程度の膜厚を有し、ＳｉＮ膜からなる。次に、ハードマスク１４を用いて、ＲＩＥのような異方性エッチングにより、ＳＯＩ層１３がフィン形状に加工される。フィン形状のＳＯＩ層１３の高さＨは例えば５０ｎｍ〜１００ｎｍ程度であり、幅Ｗは例えば１０ｎｍ程度である。
【００８８】
次に、図３４に示すように、ハードマスク１４及び埋め込み絶縁膜１２上に絶縁膜５１が堆積され、ＳＯＩ層１３の側面に厚さが１０ｎｍ程度の熱酸化膜（ＳｉＯ２膜）からなる絶縁膜５１が形成される。その後、厚さが３００ｎｍ程度の第１のポリシリコン層１９が堆積される。このとき、フィン形状のＳＯＩ層１３上に第１のポリシリコン層１９を堆積するため、第１のポリシリコン層１９の表面には大きな段差が形成される。
【００８９】
次に、図３５に示すように、例えばＣＭＰ（Chemical Mechanical Polish）により第１のポリシリコン層１９が平坦化された後、エッチバックによりハードマスク１４が露出するまで第１のポリシリコン層１９及び絶縁膜５１がエッチングされる。
【００９０】
次に、図３６に示すように、第１のポリシリコン層１９及びハードマスク１４上に厚さが５０ｎｍ程度の第２のポリシリコン層２０が堆積される。尚、第１及び第２のポリシリコン層１９、２０は、ゲート電極Ｇの材料として用いられる。
【００９１】
次に、図３７に示すように、第２のポリシリコン層２０上にＳｉＮ膜からなるハードマスク２１が１００ｎｍ程度堆積され、このハードマスク２１上にレジスト２２が形成される。そして、ＲＩＥにより、レジスト２２がゲートパターンに加工される。
【００９２】
次に、図３８に示すように、レジスト２２を用いて、ＲＩＥにより、ハードマスク２１がゲートパターンに加工される。その後、レジスト２２が剥離される。
【００９３】
次に、図３９に示すように、ハードマスク２１を用いて、ＲＩＥにより、第１及び第２のポリシリコン層１９、２０及び絶縁膜５１が加工される。その結果、フィン形状のＳＯＩ層１３を跨ぐゲート電極Ｇが形成され、ゲート電極Ｇ及びＳＯＩ層１３間には絶縁膜５１が存在している（図４２参照）。その後、ＨＦエッチング等の等方性エッチングにより、絶縁膜５１を左右方向に４０ｎｍ程度後退させる。その結果、絶縁膜５１の側面がゲート電極Ｇの側面よりも内側に位置し、絶縁膜５１の両側に空洞部Ａ、Ｂが形成される（図４３参照）。
【００９４】
次に、図４０に示すように、ＯＮＯ膜５５が堆積される。このＯＮＯ膜５５は、例えば次のように形成される。まず、Ｎ２／Ｏ２雰囲気で短時間熱処理により、ゲート電極Ｇの表面とＳＯＩ層１３の側面が同時に酸化される。これにより、ＳＯＩ層１３の側面に厚さが３ｎｍの酸化膜（ＳｉＯ２膜）５２が形成されるとともに、ゲート電極Ｇの側面に厚さが３ｎｍの酸化膜（ＳｉＯ２膜）５３が形成される（図４４参照）。従って、空洞部Ａ、ＢにおけるＳＯＩ層１３及びゲート電極Ｇの互いに対向する表面には、酸化膜５２からなるトンネルゲート絶縁膜ＴＩ及び酸化膜５３からなるコントロールゲート絶縁膜ＣＩがそれぞれ形成される（図４４参照）。次に、ＬＰＣＶＤにより、厚さが５ｎｍ程度のＳｉＮ膜（例えばＳｉ３Ｎ４膜）５４（トラップ層ＴＬ）が堆積され、このＳｉＮ膜５４で酸化膜５２及び酸化膜５３間が埋め込まれる。（図４５参照）。
【００９５】
次に、図４１に示すように、ハードマスク１４、２１及び埋め込み絶縁膜１２上に例えばＴＥＯＳからなる側壁材料２３が堆積された後、エッチバックされる。これにより、ゲート電極Ｇの側面にゲート側壁層２３ａが４０ｎｍ程度の厚さで形成されるとともに、ＳＯＩ層１３の側面にフィン側壁層２３ｂが４０ｎｍ程度の厚さで形成される。その後、ＳｉＮ−ＲＩＥにより、ＳＯＩ層１３上のＳｉＮ膜からなるハードマスク１４がエッチング除去される。但し、この時、エッチング条件を調整して、ゲート電極Ｇ上のＳｉＮ膜からなるハードマスク２１は残留させる。次に、イオン注入により、ＳＯＩ層１３内にソース／ドレイン拡散層５６ａ、５６ｂが形成される。この後は、通常のＬＳＩ製造工程と同様である。すなわち、層間膜が堆積され、コンタクトホールが開孔された後、上層配線が形成される。
【００９６】
以上のように、本発明の実施形態２−２のMulti-storage型フラッシュメモリ（ＮＲＯＭ）によれば、上記実施形態２−１と同様の効果を得ることができるだけでなく、フィン型ＭＯＳＦＥＴ構造のため、さらに微細化、高集積化が可能となる。
【００９７】
［２−３］実施形態２−３
実施形態２−３は、プレーナ型ＭＯＳＦＥＴであり、１つのトランジスタのソース近傍とドレイン近傍に高誘電率膜からなるトラップ層ＴＬがそれぞれ存在し、この２つのトラップ層ＴＬ間にトラップ層ＴＬよりも伝導帯ボトムレベルが高い層を設けている。
【００９８】
図４６は、本発明の実施形態２−３に係る半導体記憶装置の断面図を示す。以下に、本発明の実施形態２−３に係る半導体記憶装置について説明する。
【００９９】
図４６に示すように、実施形態２−３において、実施形態２−１と異なる点は、トラップ層ＴＬとして高誘電率膜５７を用いている点である。この高誘電率膜５７としては、例えば、ＨｆＯ２膜、ＺｒＯ２膜、ＴｉＯ２膜等があげられる。
【０１００】
尚、本実施形態では、上記実施形態２−１の構造に高誘電率膜５７を付加した構造を示しているが、ＳｉＮ膜５４を無くすことも可能である。
【０１０１】
以上のように、本発明の実施形態２−３のMulti-storage型フラッシュメモリ（ＮＲＯＭ）によれば、上記実施形態２−１と同様の効果を得ることができる。さらに、トラップ層ＴＬとして高誘電率膜５７を用いているので、フラッシュメモリを高速化し、リテンションタイムを長時間化できる。
【０１０２】
［２−４］実施形態２−４
実施形態２−４は、フィン型ＭＯＳＦＥＴであり、１つのトランジスタのソース近傍とドレイン近傍に高誘電率膜からなるトラップ層ＴＬがそれぞれ存在し、この２つのトラップ層ＴＬ間にトラップ層ＴＬよりも伝導帯ボトムレベルが高い層を設けている。
【０１０３】
図４７は、本発明の実施形態２−４に係る半導体記憶装置の平面図を示す。以下に、本発明の実施形態２−４に係る半導体記憶装置について説明する。
【０１０４】
図４７に示すように、実施形態２−４において、実施形態２−２と異なる点は、トラップ層ＴＬとして高誘電率膜５８を用いている点である。この高誘電率膜５８としては、例えば、ＨｆＯ２膜、ＺｒＯ２膜、ＴｉＯ２膜等があげられる。
【０１０５】
尚、本実施形態では、上記実施形態２−１の構造に高誘電率膜５８を付加した構造を示しているが、ＳｉＮ膜５４を無くすことも可能である。
【０１０６】
以上のように、本発明の実施形態２−４のMulti-storage型フラッシュメモリ（ＮＲＯＭ）によれば、上記実施形態２−２と同様の効果を得ることができる。さらに、トラップ層ＴＬとして高誘電率膜５８を用いているので、フラッシュメモリを高速化し、リテンションタイムを長時間化できる。
【０１０７】
［２−５］実施形態２−５
実施形態２−５は、実施形態２−１と同様、プレーナ型ＭＯＳＦＥＴであるが、実施形態２−１と製造方法が異なる。実施形態２−５では、ダミーゲートを除去してできた溝にトラップ層ＴＬを堆積し、溝の内側にトラップ層ＴＬとは異なる材料の側壁を形成し、この側壁をマスクにして溝の中央部分のトラップ層ＴＬを除去し、コントロールゲート絶縁膜を形成し、ゲート電極を溝内に埋め込み形成する。
【０１０８】
図４８乃至図５９は、本発明の実施形態２−５に係る半導体記憶装置の製造工程の断面図を示す。以下に、本発明の実施形態２−５に係る半導体記憶装置の製造方法について説明する。
【０１０９】
まず、図４８に示すように、半導体基板（例えばＳｉ基板）１１が酸化され、厚さが３ｎｍ程度のＳｉＯ２膜からなる絶縁膜４１（トンネルゲート絶縁膜ＴＩ）が形成される。この絶縁膜４１上にポリシリコン層４２が１００ｎｍ程度堆積される。
【０１１０】
次に、図４９に示すように、リソグラフィとＲＩＥにより、ポリシリコン層４２がゲート形状にパターンニング加工される。
【０１１１】
次に、図５０に示すように、イオン注入により、半導体基板１１内にソース／ドレイン拡散層６１ａ、６１ｂが形成される。
【０１１２】
次に、図５１に示すように、ＴＥＯＳからなる層間絶縁膜６２が２００ｎｍ程度堆積され、この層間絶縁膜６２がＣＭＰで平坦化される。これにより、ポリシリコン層４２の上面を露出させる。
【０１１３】
次に、図５２に示すように、ＣＤＥ等によりポリシリコン層４２が除去され、ゲート埋め込み用のゲート溝６３を形成される。
【０１１４】
次に、図５３に示すように、ゲート溝６３の底部の絶縁膜４１が除去され、新たに絶縁膜４１が形成される。次に、絶縁膜４１及び層間絶縁膜６２上にトラップ層ＴＬとしてＳｉＮ膜（Ｓｉ３Ｎ４膜）６４が堆積される。これら絶縁膜形成条件は、例えば、Ｎ２／Ｏ２雰囲気で短時間熱処理により、厚さ３ｎｍの絶縁膜４１が形成され、ＣＶＤにより５ｎｍ程度のＳｉＮ膜６４が堆積される。
【０１１５】
次に、図５４に示すように、ゲート溝６３の内側面に、厚さが４０ｎｍ程度のＴＥＯＳ等からなる側壁層６５が形成される。この側壁層６５は、トラップ層ＴＬの材料とは異なる材料からなる。
【０１１６】
次に、図５５に示すように、側壁層６５をマスクとして、ホットリン酸等でＳｉＮ膜６４がエッチングされる。これにより、ゲート溝６３の中央付近の絶縁膜４１が露出し、層間絶縁膜６２の上面が露出する。
【０１１７】
次に、図５６に示すように、ＨＦ等を用いて側壁層６５が除去される。この時、ゲート溝６３の中央付近の絶縁膜４１や、層間絶縁膜６２の上部も一緒に除去される。
【０１１８】
次に、図５７に示すように、ゲート溝６３の底部に露出した半導体基板１１を再度酸化し、例えばＳｉＯ２膜からなる酸化膜６６が形成される。この酸化膜６６は、ＳｉＮ膜６４からなるトラップ層ＴＬの材料よりも伝導帯ボトムレベルが高いものとなっている。
【０１１９】
次に、図５８に示すように、酸化膜６６及び層間絶縁膜６２上に、５ｎｍ程度の例えばＳｉＯ２膜からなる酸化膜６７（コントロールゲート絶縁膜ＣＩ）が堆積形成される。これにより、ＯＮＯ膜６８が形成される。
【０１２０】
次に、図５９に示すように、ポリシリコン層６９が２００ｎｍ程度堆積され、このポリシリコン層６９を平坦化することで、ゲート溝６３の内部のみにゲート電極Ｇが形成される（ダマシンプロセス）。この後は、通常のＬＳＩ製造工程と同様である。すなわち、層間膜が堆積され、コンタクトホールが開孔された後、上層配線が形成される。
【０１２１】
以上のように、本発明の実施形態２−５のMulti-storage型フラッシュメモリ（ＮＲＯＭ）によれば、上記実施形態２−１と同様の効果を得ることができる。
【０１２２】
さらに、本実施形態の製造方法により、メタルゲートを用い易いという効果も得られる。すなわち、ゲート電極Ｇは、ポリシリコン層６９ではなくメタル材で形成することも可能である。また、トラップ層ＴＬの材料によっては、コントロールゲート絶縁膜ＣＩを無くすことも可能である。
【０１２３】
［２−６］実施形態２−６
実施形態２−６は、実施形態２−２と同様、フィン型ＭＯＳＦＥＴであるが、実施形態２−２と製造方法が異なる。実施形態２−６の製造方法は、実施形態２−５と同様、側壁を用いた製造方法である。
【０１２４】
図６０乃至図６４は、本発明の実施形態２−６に係る半導体記憶装置の製造工程の斜視図を示す。図６５は、本発明の実施形態２−６に係る半導体記憶装置の製造工程の平面図を示す。以下に、本発明の実施形態２−６に係る半導体記憶装置の製造方法について説明する。
【０１２５】
まず、図６０に示すように、半導体基板（例えばＳｉ基板）１１と埋め込み絶縁膜（ＢＯＸ）１２とＳＯＩ層１３とを有するＳＯＩ基板１０を用意する。そして、ＳＯＩ層１３の将来チャネル領域となるボディ領域にドーピングが行われる。次に、ＳＯＩ層１３上にハードマスク１４が堆積され、このハードマスク１４がフィン形状にパターンニングされる。このハードマスク１４は、例えば、７０ｎｍ程度の膜厚を有し、ＳｉＮ膜からなる。次に、ハードマスク１４を用いて、ＲＩＥのような異方性エッチングにより、ＳＯＩ層１３がフィン形状に加工される。次に、ＳＯＩ層１３の側面が酸化され、厚さが３ｎｍ程度の酸化膜（図示せず）が形成された後、ポリシリコン層７１が２００ｎｍ程度堆積されて平坦化される。そして、リソグラフィとＲＩＥにより、ポリシリコン層７１がパターンニング加工される。次に、イオン注入により、ソース／ドレイン拡散層７２ａ、７２ｂが形成される。
【０１２６】
次に、図６１に示すように、ＴＥＯＳからなる層間絶縁膜（ＰＭＤ）７３が２００ｎｍ程度堆積され、この層間絶縁膜７３がＣＭＰで平坦化される。これにより、ポリシリコン層７１の上面が露出される。
【０１２７】
次に、図６２に示すように、ＣＤＥ、ウェットエッチング等によりポリシリコン層７１が除去され、ゲート埋め込み用のゲート溝７４が形成される。
【０１２８】
次に、図６３に示すように、ゲート溝７４内のＳＯＩ層１３の側面の図示せぬ酸化膜が除去される。その後、例えばＳｉＯ２膜からなる酸化膜７５（トンネルゲート絶縁膜ＴＩ）がＳＯＩ層１３の側面に形成され（図６５参照）、トラップ層ＴＬとしてＳｉＮ膜（Ｓｉ３Ｎ４膜）７６が堆積される。これら絶縁膜の形成条件は、例えば、Ｎ２／Ｏ２雰囲気で短時間熱処理により厚さが３ｎｍの酸化膜７５が形成され、ＣＶＤにより厚さが５ｎｍ程度のＳｉＮ膜７６が堆積される。
【０１２９】
次に、ゲート溝７４の内側面に、厚さが４０ｎｍ程度のＴＥＯＳ等からなる側壁層７７が形成される。この側壁層７７は、トラップ層ＴＬの材料とは異なる材料からなる。そして、この側壁層７７をマスクにして、ホットリン酸等で、ＳｉＮ膜７６の一部がエッチングされる。このＳｉＮ膜７６が除去される部分は、図６３ではゲート溝７４の中央付近、図６５ではゲート電極Ｇの中央付近（チャネルの中央付近、ソース／ドレイン両側から離れた真ん中付近）におけるＳＯＩ層１３の側面である。次に、ＨＦ等を用いて、側壁層７７が除去される。この時、ＳＯＩ層１３の側面でチャネル中央付近の酸化膜７５の一部も一緒に除去される（図６５参照）。その後、ゲート溝７４内に露出したＳＯＩ層１３が再度酸化され、例えばＳｉＯ２膜からなる絶縁膜７８が形成される（図６５参照）。この絶縁膜７８は、ＳｉＮ膜７６からなるトラップ層ＴＬの材料よりも伝導帯ボトムレベルが高いものとなっている。
【０１３０】
次に、図６４に示すように、酸化膜７９（コントロールゲート絶縁膜ＣＩ）が５ｎｍ程度堆積形成される。この酸化膜７９上にポリシリコン層８０が２００ｎｍ程度堆積され、このポリシリコン層８０を平坦化することで、ゲート溝７４の内部のみにゲート電極Ｇが形成される（ダマシンプロセス）。この後は、通常のＬＳＩ製造工程と同様である。すなわち、層間膜が堆積され、コンタクトホールが開孔された後、上層配線が形成される。
【０１３１】
以上のように、本発明の実施形態２−６のMulti-storage型フラッシュメモリ（ＮＲＯＭ）によれば、上記実施形態２−２と同様の効果を得ることができる。
【０１３２】
さらに、本実施形態の製造方法により、メタルゲートを用い易いという効果も得られる。すなわち、ゲート電極Ｇは、ポリシリコン層８０ではなくメタル材で形成することも可能である。また、トラップ層ＴＬの材料によっては、コントロールゲート絶縁膜ＣＩを無くすことも可能である。
【０１３３】
上述した第２の例において、上記実施形態２−１〜６に係るメモリセルの回路図及び平面レイアウトパターン図は、実施形態１−４で説明したものと同様であるため、説明は省略する。
【０１３４】
［３］第３の例
本発明の第３の例に係る半導体記憶装置は、Multi-storage型フラッシュメモリ（ＮＲＯＭ）であって、フローティング型のＭＯＳＦＥＴをフィン構造にする。
【０１３５】
［３−１］実施形態３−１
実施形態３−１は、フィン型ＭＯＳＦＥＴであり、フィンとコントロールゲート電極が交差する部分で、絶縁膜を介してフィン及びコントロールゲート電極の両方の側面に接する４つの導電性フローティングゲート電極を有する。
【０１３６】
図６６は、本発明の実施形態３−１に係る半導体記憶装置の斜視図を示す。図６７は、本発明の実施形態３−１に係る半導体記憶装置の平面図を示す。以下に、本発明の実施形態３−１に係る半導体記憶装置について説明する。
【０１３７】
図６６及び図６７に示すように、ＳＯＩ基板１０が用いられる。このＳＯＩ基板１０は、半導体基板（例えばＳｉ基板）１１と、この半導体基板１１上に設けられた埋め込み絶縁膜（ＢＯＸ）１２と、この埋め込み絶縁膜１２上に設けられたＳＯＩ層（半導体層）１３とを有する。
【０１３８】
ＳＯＩ層１３は、フィン形状である。すなわち、ＳＯＩ層１３は、互いに対向する側面ＳＳ１、ＳＳ２を有する。コントロールゲート電極ＣＧは、ＳＯＩ層１３の側面ＳＳ１、ＳＳ２を跨いで形成されている。従って、フィン形状のＳＯＩ層１３とコントロールゲート電極ＣＧとは交差している。
【０１３９】
コントロールゲート電極ＣＧの下のＳＯＩ層１３内はチャネル領域となり、コントロールゲート電極ＣＧ及びチャネル領域間にはハードマスク１４が存在している。ＳＯＩ層１３内には、チャネル領域を挟んで、ソース／ドレイン拡散層９７ａ、９７ｂが形成されている。このため、ソース／ドレイン拡散層９７ａ、９７ｂとチャネル領域との間には、ＰＮ接合がそれぞれ形成されている。
【０１４０】
ＳＯＩ層１３とコントロールゲート電極ＣＧとの交差部分における４隅には、導電性のフローティングゲート電極ＦＧ１、ＦＧ２がそれぞれ設けられている。２つのフローティングゲート電極ＦＧ１は、ソース拡散層９７ａ側のＳＯＩ層１３の側面ＳＳ１、ＳＳ２に互いに分離して配置され、ソース拡散層９７ａ側のＳＯＩ層１３とコントロールゲート電極ＣＧに絶縁膜９４を介して接している。フローティングゲート電極ＦＧ２は、ドレイン拡散層９７ｂ側のＳＯＩ層１３の側面ＳＳ１、ＳＳ２に互いに分離して配置され、ドレイン拡散層９７ｂ側のＳＯＩ層１３とコントロールゲート電極ＣＧに絶縁膜９４を介して接している。
【０１４１】
ＳＯＩ層１３の側面ＳＳ１、ＳＳ２に設けられた絶縁膜９４はトンネルゲート絶縁膜ＴＩとして機能し、コントロールゲート電極ＣＧの側面に設けられた絶縁膜９４はコントロールゲート絶縁膜ＣＩとして機能する。
【０１４２】
このような半導体記憶装置では、１つのトランジスタＴｒで２ビットを記憶する。すなわち、ソース拡散層９７ａ側のフローティングゲート電極ＦＧ１が１ビットの書き込み領域となり、ドレイン拡散層９７ｂ側のフローティングゲート電極ＦＧ２が１ビットの書き込み領域となり、１つのトランジスタＴｒで合計２ビットの書き込み領域を確保している。
【０１４３】
図６８乃至図７１は、本発明の実施形態３−１に係る半導体記憶装置の製造工程の斜視図を示す。以下に、本発明の実施形態３−１に係る半導体記憶装置の製造方法について説明する。
【０１４４】
まず、図６８に示すように、半導体基板（例えばＳｉ基板）１１と埋め込み絶縁膜（ＢＯＸ）１２と厚さが５０ｎｍ程度のＳＯＩ層１３とを有するＳＯＩ基板１０を用意する。そして、ＳＯＩ層１３の将来チャネル領域となるボディ領域にドーピングが行われる。このドーピングでは、チャネル濃度が１Ｅ１７ｃｍ−３程度になるようドーズ量が調整される。次に、ＳＯＩ層１３上にハードマスク１４が堆積され、このハードマスク１４がフィン形状にパターンニングされる。このハードマスク１４は、例えば、７０ｎｍ程度の膜厚を有し、ＳｉＮ膜からなる。次に、ハードマスク１４を用いて、ＲＩＥのような異方性エッチングにより、ＳＯＩ層１３がフィン形状に加工される。
【０１４５】
次に、図６９に示すように、ＳＯＩ層１３の側面に、厚さが７．５ｎｍ程度の酸窒化膜９１が形成される。次に、埋め込み絶縁膜１２及びハードマスク１４上にコントロールゲート用のポリシリコン層９２が１５０ｎｍ程度堆積される。このとき、フィン形状のＳＯＩ層１３上にポリシリコン層９２を堆積するため、このポリシリコン層９２の表面には大きな段差が形成される。次に、ポリシリコン層９２上にＳｉＮ膜９３が５０ｎｍ程度堆積され、このＳｉＮ膜９３がゲートパターンに加工される。その後、ＳｉＮ膜９３をマスクに用いて、ポリシリコン層９２がＲＩＥで加工される。これにより、コントロールゲート電極ＣＧが形成される。
【０１４６】
次に、図７０に示すように、ＳＯＩ層１３の側面の酸窒化膜９１がＨＦ等で除去された後、再度、ＳＯＩ層１３の側面及びコントロールゲート電極ＣＧの側面に酸窒化膜等からなる絶縁膜９４が７．５ｎｍ程度形成される。次に、フローティングゲート用のポリシリコン層９５が全面に３００ｎｍ程度堆積され、このポリシリコン層９５がＣＭＰで平坦化される。次に、ＳＯＩ層１３上のＳｉＮ膜１４が露出するまで、ＲＩＥのような異方性エッチングによりポリシリコン層９５がエッチバックされる。これにより、フィン形状のＳＯＩ層１３とコントロールゲート電極ＣＧが交差する部分で、コントロールゲート電極ＣＧが凸形状に突出する。
【０１４７】
次に、図７１に示すように、コントロールゲート電極ＣＧの突出部の側面に、ＴＥＯＳからなる側壁層９６が２０ｎｍ程度形成される。
【０１４８】
次に、図６６及び図６７に示すように、コントロールゲート電極ＣＧの突出部及び側壁層９６をマスクとして、ＲＩＥによりポリシリコン層９５が加工される。これにより、フローティングゲート電極ＦＧ１、ＦＧ２が形成される。この後、ソース／ドレイン形成用のイオンが注入され、活性化アニール（９００〜１０００℃のＲＴＡ）が行われることで、ＳＯＩ層１３内にソース／ドレイン拡散層９７ａ、９７ｂが形成される。この後は、通常のＬＳＩ製造工程と同様である。すなわち、層間膜が堆積され、コンタクトホールが開孔された後、上層配線が形成される。尚、側壁層９６は、上記層間膜を堆積する前等に除去してもよいし、残存させておいてもよい。
【０１４９】
以上のように、本発明の実施形態３−１のMulti-storage型フラッシュメモリ（ＮＲＯＭ）では、フィン構造を適用する。そして、フィン形状のＳＯＩ層１３及びコントロールゲート電極ＣＧが交差する部分で、絶縁膜９４を介して、ＳＯＩ層１３とコントロールゲート電極ＣＧの両方の側面に接する４つの導電性フローティングゲート電極ＦＧ１、ＦＧ２を形成している。このようなダブルゲート構造のフィン型ＭＯＳＦＥＴを用いることで、Multi-storage型フラッシュメモリ（ＮＲＯＭ）の微細化、高密度化、低コスト化が可能になる。
【０１５０】
また、本実施形態の製造方法によれば、フィン形状のＳＯＩ層１３とコントロールゲート電極ＣＧの隙間（ＳＯＩ層１３とコントロールゲート電極ＣＧ以外の領域）にフローティングゲート用のポリシリコン層９５を埋め込み、ＳＯＩ層１３とコントロールゲート電極ＣＧが交差する部分で、凸形状に突出したコントロールゲート電極ＣＧの側面に側壁層９６を形成し、凸形状のゲート突出部と側壁層９６をマスクとしてフローティングゲート電極ＦＧ１、ＦＧ２をＲＩＥ加工する。このため、４つのフローティングゲート電極ＦＧ１、ＦＧ２は、フィン形状のＳＯＩ層１３及びコントロールゲート電極ＣＧが交差する部分でセルファラインに形成できる。従って、合わせ精度の厳しいリソグラフィ工程を省略し、プロセスを簡略化できるとともに、フラッシュメモリをさらに微細化、高密度化できる。
【０１５１】
［３−２］実施形態３−２
実施形態３−２は、フィン型ＭＯＳＦＥＴであり、フィンとコントロールゲート電極が交差する部分で、絶縁膜を介してフィン及びコントロールゲート電極の両方の側面に接する２つの導電性フローティングゲート電極を有する。
【０１５２】
図７２は、本発明の実施形態３−２に係る半導体記憶装置の斜視図を示す。図７３は、本発明の実施形態３−２に係る半導体記憶装置の平面図を示す。以下に、本発明の実施形態３−１に係る半導体記憶装置について説明する。
【０１５３】
図７２及び図７３に示すように、実施形態３−２において、上記実施形態３−１と異なる点は、コントロールゲート電極ＣＧ及びフローティングゲート電極ＦＧ１、ＦＧ２の形状である。具体的には、次の通りである。
【０１５４】
実施形態３−１では、コントロールゲート電極ＣＧの上面が凸形状であった。これに対し、実施形態３−２では、コントロールゲート電極ＣＧの上面が平坦となっている。
【０１５５】
実施形態３−１では、２つのフローティングゲート電極ＦＧ１はソース拡散層９７ａ側のＳＯＩ層１３で分離され、２つのフローティングゲート電極ＦＧ２はドレイン拡散層９７ｂ側のＳＯＩ層１３で分離されていた。これに対し、実施形態３−２では、フローティングゲート電極ＦＧ１はソース拡散層９７ａ側のＳＯＩ層１３を跨いで連続し、フローティングゲート電極ＦＧ２はドレイン拡散層９７ｂ側のＳＯＩ層１３を跨いで連続している。
【０１５６】
図７４乃至図７７は、本発明の実施形態３−１に係る半導体記憶装置の製造工程の斜視図を示す。以下に、本発明の実施形態３−１に係る半導体記憶装置の製造方法について説明する。
【０１５７】
まず、図７４に示すように、半導体基板１１と埋め込み絶縁膜（ＢＯＸ）１２と厚さが５０ｎｍ程度のＳＯＩ層１３とを有するＳＯＩ基板１０を用意する。そして、ＳＯＩ層１３の将来チャネル領域となるボディ領域にドーピングが行われる。このドーピングでは、チャネル濃度が１Ｅ１７ｃｍ−３程度になるようドーズ量が調整される。次に、ＳＯＩ層１３上にハードマスク１４が堆積され、このハードマスク１４がフィン形状にパターンニングされる。このハードマスク１４は、例えば、７０ｎｍ程度の膜厚を有し、ＳｉＮ膜からなる。次に、ハードマスク１４を用いて、ＲＩＥのような異方性エッチングにより、ＳＯＩ層１３がフィン形状に加工される。
【０１５８】
次に、図７５に示すように、ＳＯＩ層１３の側面に、厚さが７．５ｎｍ程度の酸窒化膜９１が形成される。次に、埋め込み絶縁膜１２及びハードマスク１４上にコントロールゲート用のポリシリコン層９２が３００ｎｍ程度堆積され、ポリシリコン層９２がＣＭＰで平坦化される。次に、ポリシリコン層９２上にＳｉＮ膜９３が５０ｎｍ程度堆積され、このＳｉＮ膜９３がゲートパターンに加工される。その後、ＳｉＮ膜９３をマスクに用いて、ポリシリコン層９２がＲＩＥで加工される。これにより、コントロールゲート電極ＣＧが形成される。
【０１５９】
次に、図７６に示すように、ＳＯＩ層１３の側面の酸窒化膜９１がＨＦ等で除去された後、再度、ＳＯＩ層１３の側面及びコントロールゲート電極ＣＧの側面に酸窒化膜等からなる絶縁膜９４が７．５ｎｍ程度形成される。次に、フローティングゲート用のポリシリコン層９５が全面に４００ｎｍ程度堆積され、このポリシリコン層９５がＣＭＰで平坦化される。次に、ＳｉＮ膜９３が露出するまで、ＲＩＥのような異方性エッチングによりポリシリコン層９５がエッチバックされる。
【０１６０】
次に、図７７に示すように、コントロールゲート電極ＣＧ及びＳＯＩ層１３が交差する部分におけるＳｉＮ膜９３及びポリシリコン層９５上に、レジスト９８が形成される。そして、このレジスト９８がＲＩＥで加工される。
【０１６１】
次に、図７２及び図７３に示すように、レジスト９８をマスクとして、ＲＩＥによりポリシリコン層９５が加工される。これにより、フローティングゲート電極ＦＧ１、ＦＧ２が形成される。この後、レジスト９８が除去される。次に、ソース／ドレイン形成用のイオンが注入され、活性化アニール（９００〜１０００℃のＲＴＡ）が行われることで、ＳＯＩ層１３内にソース／ドレイン拡散層９７ａ、９７ｂが形成される。この後は、通常のＬＳＩ製造工程と同様である。すなわち、層間膜が堆積され、コンタクトホールが開孔された後、上層配線が形成される。
【０１６２】
以上のように、本発明の実施形態３−２のMulti-storage型フラッシュメモリ（ＮＲＯＭ）によれば、上記実施形態３−１と同様の効果を得ることができる。
【０１６３】
さらに、上記実施形態３−１は４つのフローティングゲート電極ＦＧ１、ＦＧ２からなるのに対し、本実施形態は２つのフローティングゲート電極ＦＧ１、ＦＧ２からなる。すなわち、フローティングゲート電極ＦＧ１、ＦＧ２がそれぞれフィンで分離されない。この構造では、フローティングゲート電極ＦＧ１、ＦＧ２のリソグラフィを行うとき、デバイスの表面が平坦であるため、リソグラフィを行い易いという効果が得られる。
【０１６４】
［３−３］実施形態３−３
実施形態３−３は、上記実施形態３−１〜２に係るメモリセルの回路図及び平面レイアウトパターン図について説明する。
【０１６５】
図７８は、本発明の実施形態３−３に係る半導体記憶装置のメモリセルの回路図を示す。図７９乃至図８１は、本発明の実施形態３−３に係る半導体記憶装置のメモリセルの平面レイアウトパターン図を示す。図８２は、図８１のLXXXII-LXXXII線に沿った半導体記憶装置のメモリセルの断面図を示す。以下に、本発明の実施形態３−３に係る半導体記憶装置について説明する。尚、これらの図は、例えば、実施形態３−１の図６７の平面図、実施形態３−２の図７３の平面図等と対応する。
【０１６６】
図７８に示すように、上述した実施形態３−１〜２のようなフィン型トランジスタＴｒが複数個配列され、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬに接続されて回路が構成される。１セルＭＣにおいて、トランジスタＴｒのコントロールゲートＣＧ（コントロールゲート電極ＣＧ）はワード線ＷＬ１につながり、ソースＳ（ソース拡散層９７ａ）はソース線ＳＬ１につながり、ドレインＤ（ドレイン拡散層９７ｂ）はビット線ＢＬ１につながる。そして、１つのトランジスタＴｒで２ビット分のmulti-storage memory-cellが構成されている（ＮＲＯＭに類似したデバイス動作を行う）。
【０１６７】
図７９に示すように、ワード線ＷＬ（コントロールゲート電極ＣＧ）とフィンＦｉｎ（ＳＯＩ層１３）とが交差し、この交差部の四隅にフローティングゲート電極ＦＧ１、ＦＧ２が形成されている。
【０１６８】
図８０に示すように、フィンＦｉｎの上層には、フィンＦｉｎと同じ方向に延在するソース線ＳＬが設けられている。このソース線ＳＬの一部がフィンＦｉｎの上方に引き出され、この引き出し部分とフィンＦｉｎ（ソース）とがソース線コンタクトＣＳで接続されている（図８２参照）。
【０１６９】
図８１に示すように、ソース線ＳＬの上層には、ソース線ＳＬと同じ方向に延在するビット線ＢＬが設けられている（図８２参照）。このビット線ＢＬはフィンＦｉｎの上方に配置され、ビット線ＢＬとフィンＦｉｎ（ドレイン）とがビット線コンタクトＣＢで接続されている。
【０１７０】
このような平面レイアウトパターンでは、例えば、ワード線ＷＬを２Ｆピッチ（Ｆ：リソグラフィの最小ピッチの半分）で配置し、フィンＦｉｎを３Ｆピッチで配置することができる。このため、フィンＦＥＴを用いた６Ｆ２−ＮＯＲ型セルアレイを形成できる。
【０１７１】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、例えば次のように種々に変形することが可能である。
【０１７２】
（１）上記各実施形態におけるＳＯＩ基板１０を用いた例では、通常のバルク基板を用いることも可能である。
【０１７３】
（２）上記第１の例では、フィン型ＭＯＳＦＥＴを例にあげたが、プレーナ型ＭＯＳＦＥＴにも適用できる。
【０１７４】
（３）上記第１の例におけるメタルソース／ドレイン領域は、メタル又はメタルシリサイドの両方を含むものとする。
【０１７５】
（４）上記第２の例では、ＰＮ接合型のソース／ドレイン拡散層を用いたが、上記第１の例のようなショットキー接合型のソース／ドレイン領域を用いることも可能である。この場合、高温アニールプロセスが省略できるため、熱に弱い高誘電率膜を用いる実施形態２−３や実施形態２−４の場合に特に有効である。
【０１７６】
（５）上記第２の例では、１つのトランジスタＴｒ内の２つのトラップ層ＴＬの間にトラップ層ＴＬよりも伝導帯ボトムレベルが高い絶縁層を設けているが、この絶縁層は、少なくともトラップ層ＴＬを分断すればよく、トラップ層ＴＬの上下のトンネルゲート絶縁膜ＴＩ及びコントロールゲート絶縁膜ＣＩは必ずしも物理的に分断しなくてもよい。
【０１７７】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１７８】
【図１】本発明の実施形態１−１に係る半導体記憶装置を示す斜視図。
【図２】図１のＩＩ−ＩＩ線に沿った半導体記憶装置の断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿った半導体記憶装置の平面図及び断面図。
【図４】本発明の実施形態１−１に係わる半導体記憶装置の製造工程を示す斜視図。
【図５】図４に続く、本発明の実施形態１−１に係わる半導体記憶装置の製造工程を示す斜視図。
【図６】図５に続く、本発明の実施形態１−１に係わる半導体記憶装置の製造工程を示す斜視図。
【図７】図６に続く、本発明の実施形態１−１に係わる半導体記憶装置の製造工程を示す斜視図。
【図８】図７に続く、本発明の実施形態１−１に係わる半導体記憶装置の製造工程を示す斜視図。
【図９】図８に続く、本発明の実施形態１−１に係わる半導体記憶装置の製造工程を示す斜視図。
【図１０】図９に続く、本発明の実施形態１−１に係わる半導体記憶装置の製造工程を示す斜視図。
【図１１】図１０に続く、本発明の実施形態１−１に係わる半導体記憶装置の製造工程を示す斜視図。
【図１２】従来技術に係る半導体記憶装置において、ドレイン端にホットキャリアが発生する場合のポテンシャル形状の模式図。
【図１３】従来技術に係る半導体記憶装置において、データの書き込み、読み出し、消去を行うためのバイアス条件を示す図。
【図１４】本発明の実施形態１−１に係る半導体記憶装置において、ソース端にホットキャリアが発生する場合のポテンシャル形状の模式図。
【図１５】本発明の実施形態１−１に係る半導体記憶装置において、データの書き込み、読み出し、消去を行うためのバイアス条件を示す図。
【図１６】本発明の実施形態１−２に係る半導体記憶装置を示す平面図及び断面図。
【図１７】本発明の実施形態１−３に係る半導体記憶装置を示す平面図及び断面図。
【図１８】本発明の実施形態１−３に係わる半導体記憶装置の製造工程を示す斜視図。
【図１９】図１８に続く、本発明の実施形態１−３に係わる半導体記憶装置の製造工程を示す斜視図。
【図２０】図１９に続く、本発明の実施形態１−３に係わる半導体記憶装置の製造工程を示す斜視図。
【図２１】本発明の実施形態１−４に係る半導体記憶装置のメモリセルを示す回路図。
【図２２】本発明の実施形態１−４に係る半導体記憶装置のメモリセルを示す平面レイアウトパターン図。
【図２３】本発明の実施形態２−１に係る半導体記憶装置を示す断面図。
【図２４】図本発明の実施形態２−１に係わる半導体記憶装置の製造工程を示す断面図。
【図２５】図２４に続く、本発明の実施形態２−１に係わる半導体記憶装置の製造工程を示す断面図。
【図２６】図２５に続く、本発明の実施形態２−１に係わる半導体記憶装置の製造工程を示す断面図。
【図２７】図２６に続く、本発明の実施形態２−１に係わる半導体記憶装置の製造工程を示す断面図。
【図２８】図２７に続く、本発明の実施形態２−１に係わる半導体記憶装置の製造工程を示す断面図。
【図２９】図２８に続く、本発明の実施形態２−１に係わる半導体記憶装置の製造工程を示す断面図。
【図３０】本発明の実施形態２−１に係わる問題を説明するための図。
【図３１】本発明の実施形態２−２に係る半導体記憶装置を示す斜視図。
【図３２】本発明の実施形態２−２に係る半導体記憶装置を示す平面図。
【図３３】本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図３４】図３３に続く、本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図３５】図３４に続く、本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図３６】図３５に続く、本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図３７】図３６に続く、本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図３８】図３７に続く、本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図３９】図３８に続く、本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図４０】図３９に続く、本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図４１】図４０に続く、本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図４２】本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す平面図。
【図４３】図４２に続く、本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す平面図。
【図４４】図４３に続く、本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す平面図。
【図４５】図４４に続く、本発明の実施形態２−２に係わる半導体記憶装置の製造工程を示す平面図。
【図４６】本発明の実施形態２−３に係る半導体記憶装置を示す断面図。
【図４７】本発明の実施形態２−４に係る半導体記憶装置を示す平面図。
【図４８】本発明の実施形態２−５に係わる半導体記憶装置の製造工程を示す断面図。
【図４９】図４８に続く、本発明の実施形態２−５に係わる半導体記憶装置の製造工程を示す断面図。
【図５０】図４９に続く、本発明の実施形態２−５に係わる半導体記憶装置の製造工程を示す断面図。
【図５１】図５０に続く、本発明の実施形態２−５に係わる半導体記憶装置の製造工程を示す断面図。
【図５２】図５１に続く、本発明の実施形態２−５に係わる半導体記憶装置の製造工程を示す断面図。
【図５３】図５２に続く、本発明の実施形態２−５に係わる半導体記憶装置の製造工程を示す断面図。
【図５４】図５３に続く、本発明の実施形態２−５に係わる半導体記憶装置の製造工程を示す断面図。
【図５５】図５４に続く、本発明の実施形態２−５に係わる半導体記憶装置の製造工程を示す断面図。
【図５６】図５５に続く、本発明の実施形態２−５に係わる半導体記憶装置の製造工程を示す断面図。
【図５７】図５６に続く、本発明の実施形態２−５に係わる半導体記憶装置の製造工程を示す断面図。
【図５８】図５７に続く、本発明の実施形態２−５に係わる半導体記憶装置の製造工程を示す断面図。
【図５９】図５８に続く、本発明の実施形態２−５に係わる半導体記憶装置の製造工程を示す断面図。
【図６０】本発明の実施形態２−６に係わる半導体記憶装置の製造工程を示す斜視図。
【図６１】図６０に続く、本発明の実施形態２−６に係わる半導体記憶装置の製造工程を示す斜視図。
【図６２】図６１に続く、本発明の実施形態２−６に係わる半導体記憶装置の製造工程を示す斜視図。
【図６３】図６２に続く、本発明の実施形態２−６に係わる半導体記憶装置の製造工程を示す斜視図。
【図６４】図６３に続く、本発明の実施形態２−６に係わる半導体記憶装置の製造工程を示す斜視図。
【図６５】本発明の実施形態２−６に係わる半導体記憶装置の製造工程を示す平面図。
【図６６】本発明の実施形態３−１に係る半導体記憶装置を示す斜視図。
【図６７】本発明の実施形態３−１に係る半導体記憶装置を示す平面図。
【図６８】本発明の実施形態３−１に係わる半導体記憶装置の製造工程を示す斜視図。
【図６９】図６８に続く、本発明の実施形態３−１に係わる半導体記憶装置の製造工程を示す斜視図。
【図７０】図６９に続く、本発明の実施形態３−１に係わる半導体記憶装置の製造工程を示す斜視図。
【図７１】図７０に続く、本発明の実施形態３−１に係わる半導体記憶装置の製造工程を示す斜視図。
【図７２】本発明の実施形態３−２に係る半導体記憶装置を示す斜視図。
【図７３】本発明の実施形態３−２に係る半導体記憶装置を示す平面図。
【図７４】本発明の実施形態３−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図７５】図７４に続く、本発明の実施形態３−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図７６】図７５に続く、本発明の実施形態３−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図７７】図７６に続く、本発明の実施形態３−２に係わる半導体記憶装置の製造工程を示す斜視図。
【図７８】本発明の実施形態３−３に係る半導体記憶装置のメモリセルを示す回路図。
【図７９】本発明の実施形態３−３に係る半導体記憶装置のワード線の層レベルまでのメモリセルを示す平面レイアウトパターン図。
【図８０】本発明の実施形態３−３に係る半導体記憶装置のソース線の層レベルまでのメモリセルを示す平面レイアウトパターン図。
【図８１】本発明の実施形態３−３に係る半導体記憶装置のビット線の層レベルまでのメモリセルを示す平面レイアウトパターン図。
【図８２】図８１のLXXXII-LXXXII線に沿った半導体記憶装置のメモリセルを示す断面図。
【符号の説明】
【０１７９】
１０…ＳＯＩ基板、１１…半導体基板、１２…埋め込み絶縁膜、１３…ＳＯＩ層、１４、２１…ハードマスク、１５、４６、５５、６８…ＯＮＯ膜、１６、１８、４３、４４、５２、５３、６６、６７、７５、７９…酸化膜、１７、４５、５４、６４、７６、９３…ＳｉＮ膜、１９、２０、４２、６９、７１、８０、９２、９５…ポリシリコン層、２２、９８…レジスト、２３…側壁材料、２３ａ…ゲート側壁層、２３ｂ…フィン側壁層、２４ａ、２４ｂ…メタルソース／ドレイン領域、２５、３４、５７、５８…高誘電率膜、３１、６２、７３…層間絶縁膜、３２、６３、７４…ゲート溝、３３…界面酸化膜、４１、５１、７８、９４…絶縁膜、４７ａ、４７ｂ、５６ａ、５６ｂ、６１ａ、６１ｂ、７２ａ、７２ｂ、９７ａ、９７ｂ…ソース／ドレイン拡散層、６５、７７、９６…側壁層、９１…酸窒化膜、Ａ、Ｂ…空洞部、ＴＬ…トラップ層、ＴＩ…トンネルゲート絶縁膜、ＣＩ…コントロールゲート絶縁膜、Ｇ…ゲート電極、ＣＧ…コントロールゲート電極、ＦＧ１、ＦＧ２…フローティングゲート電極、Ｔｒ…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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