(57)【要約】【課題】応力の制御性を向上できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板の主表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソースおよびドレインとを備えた絶縁ゲート型電界効果トランジスタＰ１と、前記ソース上に設けられた第１コンタクト配線２６と、前記ドレイン上に設けられた第２コンタクト配線２７と、前記ゲート電極上を覆うように設けられ、一端および他端が前記第１、第２コンタクト配線間に接続された圧電層２２とを具備する。【選択図】      図２
2007305666.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソースおよびドレインとを備えた絶縁ゲート型電界効果トランジスタと、
前記ソース上に設けられた第１コンタクト配線と、
前記ドレイン上に設けられた第２コンタクト配線と、
前記ゲート電極上を覆うように設けられ、一端および他端が前記第１、第２コンタクト配線間に接続された圧電層とを具備すること
を特徴とする半導体装置。
【請求項２】
前記圧電層は、チャネル長方向に沿ってチャネル領域上に対応する前記ゲート電極上の中央部分に設けられること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記圧電層は、チャネル長方向に沿ってチャネル領域上に対応する前記ゲート電極上に複数層設けられること
を特徴とする請求項１に記載の半導体装置。
【請求項４】
前記圧電層は、前記絶縁ゲート型電界効果トランジスタが駆動する際の前記第１、第２コンタクト配線間に生じる電界に従って伸びるように変位し、チャネル領域に圧縮応力を加えること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板中に不純物を導入し、ソースおよびドレインを形成する工程と、
前記ソース上、前記ゲート電極上、および前記ドレイン上に亙って圧電層を形成する工程と、
前記圧電層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記圧電層を、前記ソース表面上および前記ドレイン表面上が露出するまでエッチングし、第１、第２トレンチを形成する工程と、
前記第１、第２トレンチ内に導電物を埋め込み、第１、第２コンタクト配線を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、例えば、チャネル領域に応力を加えてキャリアの移動度を変化させたＭＯＳトランジスタおよびその製造方法等に適用されるものである。
【背景技術】
【０００２】
従来より、Ｓｉ（シリコン）やＳｉＧｅ（シリコンゲルマ）のチャネル領域に応力（ストレス：stress）を加えるとキャリアの移動度が変化することが知られている。チャネル領域に圧縮応力（compressive stress）を加えるとホールの移動度が向上し、逆に、引っ張り応力を加えると電子の移動度が上がる。この現象を利用して、望まれる応力を生じさせるために、プロセス条件を変えたり、デバイスの構成部分の寸法を変えたりするなど、色々なことが試みられてきた（例えば、特許文献１参照）。その典型的な半導体装置の一例としては以下のようなものがある。
【０００３】
１、ライナ絶縁膜としてＳｉＮ（シリコン窒化）膜を設け、このＳｉＮ膜の膜厚を変更することにより応力の大きさを制御する半導体装置。
【０００４】
この構成では、堆積されるＳｉＮ膜の膜厚のバラツキにより加える応力の値もバラツキ、応力の制御性が低減する点で問題がある。さらに、ＰＭＯＳ、ＮＭＯＳトランジスタそれぞれに適応しようとする場合には、圧縮応力と引っ張り応力とを加えるＳｉＮ膜を作り分ける必要があるため、高価な製造装置を導入する必要がある。そのため、製造コストが増大する点で問題がある。
【０００５】
２、いわゆる歪Ｓｉ基板を適用した半導体装置。
【０００６】
この構成では、チャンネル領域になる歪Ｓｉに結晶欠陥が生じ易いため、接合リークが生じ易い。また、この歪Ｓｉ基板は、Ｓｉ基板上にＳｉBuffer層／ＳｉＧｅ層／歪Ｓｉ層の積層構造を順次エピタキシャル成長させることにより製造する。そのため、製造工程が増大し、一般的なＳｉ基板よりもかなり製造コストが増大する点で問題がある。
【０００７】
上記のように、従来の半導体装置では、応力の制御性が低減するという事情があった。また、従来の半導体装置の製造方法では、製造コストの低減に対して不利であるという事情があった。
【特許文献１】特開平６−２３２１７０号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、応力の制御性を向上できる半導体装置を提供する。
【０００９】
また、この発明は、製造コストの低減に対して有利な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１０】
この発明の一態様によれば、半導体基板の主表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソースおよびドレインとを備えた絶縁ゲート型電界効果トランジスタと、前記ソース上に設けられた第１コンタクト配線と、前記ドレイン上に設けられた第２コンタクト配線と、前記ゲート電極上を覆うように設けられ、一端および他端が前記第１、第２コンタクト配線間に接続された第１圧電層とを具備する半導体装置を提供できる。
【００１１】
この発明の一態様によれば、半導体基板上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板中に不純物を導入し、ソースおよびドレインを形成する工程と、前記ソース上、前記ゲート電極上、および前記ドレイン上に亙って圧電層を形成する工程と、前記圧電層上に層間絶縁膜を形成する工程と、前記層間絶縁膜および前記圧電層を、前記ソース表面上および前記ドレイン表面上が露出するまでエッチングし、第１、第２トレンチを形成する工程と、前記第１、第２トレンチ内に導電物を埋め込み、第１、第２コンタクト配線を形成する工程とを具備する半導体装置の製造方法を提供できる。
【発明の効果】
【００１２】
この発明によれば、応力の制御性を向上できる半導体装置が得られる。
【００１３】
また、この発明は、製造コストの低減に対して有利な半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１５】
［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体装置について、図１および図２を用いて説明する。図１は、この実施形態に係る半導体装置を模式的に示す平面図である。図２は、図１中のII−II線に沿った方向における断面図である。
【００１６】
図示するように、素子分離膜１３により分離されたＰ型半導体（シリコン等）基板（P-sub）１１中のＮウェル（N-well）１２の上に、Ｐ型であるＰＭＯＳトランジスタＰ１が設けられている。
【００１７】
ＰＭＯＳトランジスタＰ１は、ゲート絶縁膜１４、ゲート電極１５、ソース１６、ドレイン１７、シリサイド層１５Ｓ、１６Ｓ、１７Ｓ、スペーサ絶縁膜１８−１、１８−２を備えている。
【００１８】
ゲート絶縁膜１４はＮウェル１２上に設けられ、ゲート電極１５はゲート絶縁膜１４上に設けられ、シリサイド層１５Ｓはゲート電極１５上に設けられている。ソース１６またはドレイン１７は、ゲート電極１５を挟むようにＮウェル１２中に隔離して設けられている。シリサイド層１６Ｓはソース１６上に設けられ、シリサイド層１７Ｓはドレイン１７上に設けられている。スペーサ絶縁膜１８−１はゲート電極１５の側壁に沿って設けられ、スペーサ絶縁膜１８−２はこのスペーサ絶縁膜１８−１上に設けられている。このスペーサ絶縁膜１８−１、１８−２がトランジスタＰ１のスペーサ１８として働く。
【００１９】
ゲート電極１５上およびスペーサ１８上を覆うように、圧電層２２が設けられている。この圧電層２２は、電界が印加された場合に、その電界方向に沿って伸びるように変位する圧電材料（piezomaterials）により形成されている。本例の場合には、ＢａＴｉＯ３（酸化チタンバナジウム）層により形成されている。
【００２０】
圧電層２２上を覆うように層間絶縁膜２５が設けられている。層間絶縁膜２５および圧電層２２を貫通したシリサイド層１６Ｓ上に、ソース１６と電気的に接続されたコンタクト配線２６が設けられている。層間絶縁膜２５および圧電層２２を貫通しシリサイド層１７Ｓ上に、ドレイン１７と電気的に接続されたコンタクト配線２７が設けられている。
【００２１】
＜駆動動作＞
次に、この実施形態に係る半導体装置の駆動動作について、図３乃至図６を用いて説明する。図３、図５は、この実施形態に係る半導体装置の駆動動作を説明するための断面図である。図４は図３中の圧電層２２を示す平面図であり、図６は図５中の圧電層２２を示す平面図である。
【００２２】
まず、図３に示すように、ＰＭＯＳトランジスタＰ１が駆動する前では、コンタクト配線２７、２６に電圧が印加されないため、圧電層（ＢａＴｉＯ３層）２２にも電圧が印加されず、圧電層２２には何らの歪みも発生していない。そのため、トランジスタＰ１のチャネル領域３０には、なんらの応力も発生していない。
【００２３】
この際、図４に示すように、圧電層２２は、粒界４０により区分されたグレイン４１により構成されている。このグレイン４１の大きさは、例えば、数１０ｎｍ〜数１００ｎｍ程度である。グレイン４１のそれぞれは、所定の温度の下、直流電流を加え内部の電気双極子を一定方向にそろえる分極処理（ポーリング処理）がなされた分極４３を有している。これにより、圧電層２２は、直流電流を取り去った後でも、分極４３による双極子モーメントが残存し、大きな圧電性を有している。
【００２４】
続いて、図５に示すように、ＰＭＯＳトランジスタＰ１が駆動する際には、Ｎウェル１２にウェル電位を印加し、ソース電位としてコンタクト配線２６に電圧値Ｖssを印加する。さらに、ドレイン電位としてコンタクト配線２７に電圧値Ｖdd（＞電圧値Ｖss）を印加する。このソース電圧、ドレイン電圧により、チャネル長方向に沿ったコンタクト配線２６、２７間には、電界が発生する。
【００２５】
この際、図６に示すように、電気双極子が電界方向に揃えられることによって、グレイン４１のそれぞれが微小にこの電界方向に沿って伸びることになる。従って、電界が印加された圧電層２２´には、電界方向に沿って伸びるように変位する歪み２８が発生する（逆圧電効果）。ここで、本例の歪み２８の値は、例えば、数Ｇｐａ程度である。
【００２６】
すると、この発生した歪み２８によってゲート電極下の基板１１があたかも破線１１´に示すように変位しようとする。その結果、ＰＭＯＳトランジスタＰ１のチャネル領域３０に、所望の圧縮応力３１を発生させる。この状態で、ゲート電極１５にゲート電圧を印加してチャネルを形成し、圧縮応力３１が印加されたチャネルにホール（キャリア）を通過させて、トランジスタＰ１を駆動させる。
【００２７】
ここで、本例のように、圧電層２２としてＢａＴｉＯ３層を適用した場合の圧縮応力３１の大きさは、以下のように予想される。
【００２８】
ＢａＴｉＯ３のヤング率は約６７Ｇｐａ程度、ＢａＴｉＯ３の変形（ΔＬ／Ｌ）は約最大０．７５％程度であることが知られている。そのため、応力は、ヤング率×変形＝６７Ｇｐａ×０．７５％＝約０．５Ｇｐａ程度である。
【００２９】
また、トランジスタＰ１のソースとドレイン間の電界が少なくとも１Ｖ／１００ｎｍ＝１００００Ｖ／ｍｍで、２００Ｖ／ｍｍの５０倍程度である。さらに、圧電層２２の圧電材料の変形が電界の強さに比例することを考えると、本例の場合、発生できる圧縮応力３１の大きさは、０．５Ｇｐａ×５０＝約２．５Ｇｐａ程度であると予測できる。
【００３０】
＜製造方法＞
次に、図１および図２に示した半導体装置を例に挙げ、図７乃至図９を用いてこの実施形態に係る半導体装置の製造方法について説明する。
【００３１】
まず、図７に示すように、周知の製造工程を用いて、Ｐ型シリコン基板１１中にＮウェル領域１２を形成し、素子分離絶縁膜１３を埋め込む。続いて、基板１１上にゲート絶縁膜１４を形成し、ゲート絶縁膜１５上にゲート電極１５を形成する。続いて、ゲート電極１５をマスクとして、Ｎウェル１２中にＢ（ホウ素）等のＰ型の不純物を導入する。続いて、例えば、ＣＶＤ（chemical vapor deposition）法等を用いてＴＥＯＳ膜、ＳｉＮ膜を順次堆積し、ＲＩＥ（reactive ion etching）法等を用いて異方性エッチングを行い、ゲート電極１５側壁にスペーサ絶縁膜（ＴＥＯＳ膜）１８−１、スペーサ絶縁膜（ＳｉＮ膜）１８−２を形成する。続いて、ゲート電極１５およびスペーサ１８をマスクとして、Ｎウェル１２中にＢ（ホウ素）等のＰ型の不純物を導入し、ソース１６、ドレイン１７を形成する。続いて、サリサイドプロセスを用いて、ゲート電極１５上、ソース１６上、ドレイン１７上にシリサイド層１５Ｓ、１６Ｓ、１７Ｓを形成する。
【００３２】
続いて、図８に示すように、上記構造上に圧電層（ＢａＴｉＯ３層）２２を形成する製造工程を説明する。まず、ＢａＯ粉末とＴｉＯ２粉末とを１：１程度で混ぜた後、この混合粉末を、例えば、１１００℃程度で２時間程度シンターリングを行う。さらに、エタノール溶液で２４時間ボールミリングすることによって、両成分が均一に混ざった混合粉末を形成する。この混合粉末に、例えば、１０Ｍｐａ程度の高圧を印加してペレットを形成するする。その後、このペレットを、例えば、１３５０℃程度の温度で２時間程度焼結させる。
【００３３】
そして、この焼結体をターゲットとして、例えば、rf磁気スパッタリング（sputtering）法等を用いることにより、シリサイド層１５Ｓ、１６Ｓ、１７Ｓ上、スペーサ１８上にＢａＴｉＯ３層を蒸着させ、圧電層２２を形成する。このスパッタリング工程は、例えば、７００℃程度で雰囲気はＡｒ：Ｏ２＝４：１、チャンバー内の圧力は２０ｍＴorr程度である。
【００３４】
続いて、図９に示すように、圧電層２２上に、例えば、ＣＶＤ法等を用いてＳｉＯＣ膜
を堆積し、層間絶縁膜２５を形成する。続いて、例えば、ＲＩＥ法等の異方性エッチングを用いて、ソース１６上およびドレイン１７上の層間絶縁膜２５、圧電層２２を除去し、トレンチ３３−１、３３−２を形成する。
【００３５】
続いて、上記トレンチ３３−１、３３−２内に、例えば、Ｃｕ（銅）、Ａｌ（アルミ二ウム）、ポリリシリコン等を埋め込み、コンタクト配線２６、２７を形成する（図示せず）。尚、上記の製造工程の中で、圧電層２２中の分極をそろえる分極処理（ポーリング処理）を行うことが望ましい。以上の製造方法により、図１および図２に示す半導体装置を製造する。
【００３６】
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、下記（１）乃至（４）の効果が得られる。
【００３７】
（１）応力の制御性を向上できる。
【００３８】
上記のように、ゲート電極１５上およびスペーサ１８上を覆うように圧電層２２が設けられている。この圧電層２２は、電界が印加された場合に、その電界方向に沿って伸びるように変位する圧電材料により形成されている。そのため、圧電層２２は、トランジスタＰ１を駆動する際にコンタクト配線２６、２７間に生じる電界に従って、チャネル長方向に伸びるように変位する歪み２８を発生させる（逆圧電効果）。
【００３９】
そのため、トランジスタＰ１のチャネル領域３０に、チャネル長方向に沿って所望の圧縮応力３１を加え、ホールの移動度を向上できる。
【００４０】
ここで、圧縮応力３１は、上記逆圧電効果を利用して、コンタクト配線２６、２７間の電界により電気的に発生させることができる。そして、このコンタクト配線２６、２７に印加される電圧は、ソース電圧またはドレイン電圧の電源電圧Ｖss、Ｖdd等により供給されるものである。そのため、膜厚等により応力を発生させる場合に比べ、製造プロセス等に依存せず、その値を安定して発生させることができる。
【００４１】
また、上記のように応力３１は、コンタクト配線２６、２７間に設けられた圧電層２２の経路に沿って発生するため、いわば“電気回路的”に応力の発生を精密に制御することができる。そのため、視覚的に応力３１の発生を確認でき、複雑な応力であっても制御し易い点で、複雑なストレスエンジニアリングの制御に対して有利である。
【００４２】
このように、安定した応力３１を容易にチャネル領域３０に加えることができ、応力の制御性を向上できる。
【００４３】
（２）キャリアの移動度を向上できる。
【００４４】
上記のように、圧縮応力３１の大きさは、上記逆圧電効果を利用しているため、圧電層２２の圧電材料のヤング率および発生する電界の大きさに依存する。そのため、圧縮応力３１の大きさを増大させるために、ＳｉＮ膜のような膜厚の制限や歪Ｓｉ基板のような信頼性の制限がない。結果、ヤング率の大きな圧電材料を選択したり、コンタクト配線２６、２７間に印加する電位値を大きく設定することにより、圧縮応力３１を増大できる点で、キャリアの移動度を向上することができる。
【００４５】
（３）微細化するほど、キャリアの移動度を向上できる。
【００４６】
ここで、近年のトランジスタの微細化に伴って、ゲート長も非常に短くなってきている。一方、圧縮応力３１は、ソース／ドレイン間に発生する電界により加えることができるが、ゲート長の長さが短くなればなるほど、この電界の大きさが増大することが知られている。
【００４７】
そのため、微細化に伴う短ゲート長によって、圧縮応力３１を増大することが自然にできるため、微細化が進むほど、キャリアの移動度を向上できる。
【００４８】
（４）製造コストの低減に対して有利である。
【００４９】
上記圧縮応力３１は、トランジスタＰ１が駆動する際のコンタクト配線２６、２７間に発生する自然な電界を利用することができる。そのため、応力３１発生させるために特別に電源端子等を設ける必要がない点で製造コスト低減に対して有利である。
【００５０】
また、圧電層２２は、ＢａＴｉＯ３層等を蒸着させる製造工程のみによって形成できる。そのため、余計なマスクを追加する必要がない点で、製造コストの低減に対して有利である。
【００５１】
［第２の実施形態（ゾルゲル方法の例）］
次に、この発明の第２の実施形態に係る半導体装置について、図１０および図１１を用いて説明する。この実施形態は、上記第１の実施形態で説明した圧電層２２をゾルゲル方法等を用いて製造した例に関するものである。この説明において、構造は上記第１の実施形態と同様であるため、詳細な説明を省略する。
【００５２】
まず、図１０に示すように、上記第１の実施形態と同様の製造工程を用いて、Ｎウェル１２上にゲート構造、スペーサ１８、ソース１６、ドレイン１７、およびシリサイド層１５Ｓ、１６Ｓ、１７Ｓを形成する。
【００５３】
続いて、図１１に示すように、上記構造上に圧電層（ＢａＴｉＯ３層）２２を形成する製造工程を説明する。まず、バリウムアセテトとTitanium tetra n-butoxideを、Ｂａ／Ｔｉの混合比が１：１となるようにメタノール溶液の中に溶解する。そして、この際に酢酸を触媒として用い、有機反応させることでゾル溶液を形成する。
【００５４】
続いて、このゾル溶液をシリサイド層１５Ｓ、１６Ｓ、１７Ｓ上およびスペーサ上に、例えば、スピン塗布方法等を用いて塗布する。それから、例えば、７００℃程度で４０分間程度アニールすることで、ＢａＴｉＯ３層を形成し、圧電層２２を形成する。上記製造工程により形成したＢａＴｉＯ３層においても、５Ｇｐａ程度の応力を発生させることができる。
【００５５】
以後、上記第１の実施形態と同様の製造方法を用いて、図１および図２に示す半導体装置を製造する。
【００５６】
上記のような構造および製造方法によれば、上記（１）乃至（４）と同様な効果が得られる。さらに、この実施形態のように、圧電層（ＢａＴｉＯ３層）２２をゾルゲル方法等を用いて形成することもできる。このように、必要に応じてこのような製造方法を適用することが可能である。
【００５７】
［第３の実施形態（チャネル領域の中央部分に応力を加える一例）］
次に、この発明の第３の実施形態に係る半導体装置について、図１２および図１３を用いて説明する。図１２は、この実施形態に係る半導体装置を示す平面図である。図１３は、図１２中のIX−IX線に沿った断面図である。この実施形態は、上記第１の実施形態で説明した圧電層２２をチャネル領域３０の中央部分に設けた例に関するものである。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００５８】
図示するように、Ｎウェル１２上にＰＭＯＳトランジスタＰ２が設けられている。このトランジスタＰ２は、コンタクト配線２６、２７と電気的に接続され、ゲート電極１５上およびスペーサ上を覆うように設けられた圧電層（ＢａＴｉＯ３層）２２を備えている。そして、この圧電層２２は、チャネル長方向に沿って、チャネル領域３０の中央部分にのみ設けられている点で上記第１の実施形態と相違している。
【００５９】
＜駆動動作＞
次に、この実施形態に係る半導体装置の駆動動作について説明する。まず、Ｎウェル１２にウェル電位を印加し、ソース電位としてコンタクト配線２６に電圧値Ｖssを印加する。さらに、ドレイン電位としてコンタクト配線２７に電圧値Ｖdd（＞電圧値Ｖss）を印加する。このソース電圧、ドレイン電圧により、チャネル長方向に沿ったコンタクト配線２６、２７間には、電界が発生する。
【００６０】
そのため、圧電層２２は、この電界に従い、チャネル長方向に沿って伸びるように変位し、圧電層２２には歪み２８が発生する。結果、ＰＭＯＳトランジスタＰ２のチャネル領域３０の中央部分のみ、所望の圧縮応力３１を発生させる。この状態で、ゲート電極１５にゲート電圧を印加してチャネルを形成し、上記圧縮応力３１が印加されたチャネルに領域３０ホール（キャリア）を通過させて、トランジスタＰ２を駆動させる。
【００６１】
＜製造方法＞
次に、この実施形態に係る半導体装置の製造方法について、図１４および図１５を用いて説明する。図１４はこの実施形態に係る半導体装置の一製造工程を示す断面図であり、図１５はこの実施形態に係る半導体装置の一製造工程を説明するためのもので、図１３と同様の方向における断面図である。
【００６２】
まず、上記第１の実施形態と同様の製造方法を用いて、Ｎウェル１２上にゲート絶縁膜１４を形成し、ゲート絶縁膜１５上にゲート電極１５を形成する。ゲート電極１５側壁にスペーサ絶縁膜（ＴＥＯＳ膜）１８−１、スペーサ絶縁膜（ＳｉＮ膜）１８−２を形成し、スペーサ１８を形成する。続いて、ゲート電極１５およびスペーサ１８をマスクとして、Ｎウェル１２中にＢ（ホウ素）等のＰ型の不純物を導入し、ソース１６、ドレイン１７を形成する。続いて、サリサイドプロセスを用いて、ゲート電極１５上、ソース１６上、ドレイン１７上にシリサイド層１５Ｓ、１６Ｓ、１７Ｓを形成する。
【００６３】
続いて、図１４に示すように、上記構造の全面上（シリサイド層１５Ｓ、１６Ｓ、１７Ｓ上、スペーサ１８上、素子分離膜１３上）に、フォトレジスト３５を塗布する。その後、このフォトレジスト３５に露光および現像を行って、チャネル長方向に沿ったゲート電極１５の中央部分のシリサイド層１５Ｓ、１６Ｓ、１７Ｓ上および素子分離膜１３上が露出する開口３７を形成する。
【００６４】
続いて、図１５に示すように、上記フォトレジスト３５をマスクとして用い、例えば、ＣＶＤ法等を用いてＢａＴｉＯ３層を開口３７内に埋め込み、圧電層２２を形成する。
【００６５】
さらに、上記フォトレジスト３５を除去した後、上記第１の実施形態と実質的に同様の製造方法を用いて、図１２および図１３に示す半導体装置を製造する。
【００６６】
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、上記（１）乃至（４）と同様の効果が得られる。
【００６７】
さらに、この実施形態によれば、圧電層２２は、ゲート電極１５上およびスペーサ１８上を覆うように、チャネル長方向に沿って、チャネル領域３０の中央部分にのみ設けられている。そのため、トランジスタＰ２の駆動動作の際に、チャネル領域３０の中央部分のみ、所望の圧縮応力３１を発生させることができる。
【００６８】
結果、ゲート電極１５の中央部分に対して局所的にホール（キャリア）の移動度を向上できる。このように、必要に応じてこのような構成を適応することが可能である。
【００６９】
［変形例１（チャネル領域に応力を加える一例）］
次に、この発明の変形例１に係る半導体装置について、図１６を用いて説明する。図１６は、この変形例１に係る半導体装置を示す平面図である。本例は、チャネル領域のみに圧縮応力を加える一例に関するものである。この説明において、上記第３の実施形態と重複する部分の説明を省略する。
【００７０】
図示するように、Ｎウェル１２上にＰＭＯＳトランジスタＰ１が設けられている。このトランジスタＰ１は、コンタクト配線２６、２７と電気的に接続され、ゲート電極１５上およびスペーサ１８上を覆うように設けられた圧電層（ＢａＴｉＯ３層）２２を備えている。
【００７１】
この圧電層２２が、チャネル長方向に沿って、チャネル領域３０上のみ設けられている点で上記第３の実施形態と相違している。製造方法に関しては、フォトレジスト３５を露光および現像する際の開口３７をより大きく変更する点で上記第３の実施形態と相違している。
【００７２】
上記のように、この変形例１に係る半導体装置およびその製造方法によれば、上記（１）乃至（４）と同様の効果が得られる。
【００７３】
さらに、本例では、圧電層２２がチャネル領域３０上のみに設けられている。そのため、必要に応じて、チャネル領域３０のみに圧縮応力３１を加えるストレスエンジニアリングを行うことができる。
【００７４】
［変形例２（圧電層の長さを増大する一例）］
次に、この発明の変形例２に係る半導体装置について、図１７を用いて説明する。図１７は、この変形例２に係る半導体装置を示す平面図である。本例は、圧縮応力の大きさをより大きく加える一例に関するものである。この説明において、上記第３の実施形態と重複する部分の説明を省略する。
【００７５】
図示するように、Ｎウェル１２上にＰＭＯＳトランジスタＰ１が設けられている。このトランジスタＰ１は、コンタクト配線２６、２７と電気的に接続され、ゲート電極１５上およびスペーサ１８上を覆うように設けられた圧電層（ＢａＴｉＯ３層）２２を備えている。
【００７６】
この圧電層２２が、チャネル長方向に沿って、チャネル領域３０上に蛇行するように設けられている点で上記第３の実施形態と相違している。製造方法に関しては、フォトレジスト３５を露光および現像する際の開口３７を蛇行するように変更する点で上記第３の実施形態と相違している。
【００７７】
上記のように、この変形例２に係る半導体装置およびその製造方法によれば、上記（１）乃至（４）と同様の効果が得られる。
【００７８】
さらに、本例では、圧電層２２が蛇行するようにチャネル領域３０上に設けられている。そのため、圧電層の長さを増大することにより、発生する歪み２８の大きさを増大でき、必要に応じて、圧縮応力３１の大きさを増大できるストレスエンジニアリングを行うことができる。
【００７９】
［変形例３（圧電層の数を複数とする一例）］
次に、この発明の変形例３に係る半導体装置について、図１８を用いて説明する。図１８は、この変形例３に係る半導体装置を示す平面図である。本例は、圧縮応力を複数加える一例に関するものである。この説明において、上記第３の実施形態と重複する部分の説明を省略する。
【００８０】
図示するように、Ｎウェル１２上にＰＭＯＳトランジスタＰ１が設けられている。このトランジスタＰ１は、コンタクト配線２６、２７と電気的に接続され、ゲート電極１５上およびスペーサ１８上を覆うように設けられた圧電層（ＢａＴｉＯ３層）２２−１、２２−２を備えている。
【００８１】
この圧電層２２−１、２２−２が、チャネル長方向に沿って、チャネル領域３０上に２層設けられている点で上記第３の実施形態と相違している。製造方法に関しては、フォトレジスト３５を露光および現像する際の開口３７を２つ形成するように変更する点で上記第３の実施形態と相違している。
【００８２】
上記のように、この変形例２に係る半導体装置およびその製造方法によれば、上記（１）乃至（４）と同様の効果が得られる。
【００８３】
さらに、本例では、この圧電層２２−１、２２−２が、チャネル長方向に沿って、チャネル領域３０上に２層設けられている。そのため、２つの歪みを発生させて、２つの圧縮応力３１−１、３１−２を同時に発生させることができる。その結果、必要に応じて、応力３１−１、３１−２をより細かく発生させるストレスエンジニアリングを行うことができる。
【００８４】
尚、圧電層２２を形成する位置および形状は、上記変形例１乃至変形例３に示した例に限らない。例えば、圧電層２２をゲート電極１５の周辺部分に形成したり、さらに複数の圧電層２２を設けることも可能である。その場合であっても、フォトレジスト３５を露光および現像する際のレイアウトパターンを変更するだけで良い。よって、製造工程が増大することがない点で、製造コストの低減に対して有利である。
【００８５】
［第４の実施形態（ホールと電子の移動度を同時に向上する一例）］
次に、この発明の第４の実施形態に係る半導体装置について、図１９を用いて説明する。図１９は、この実施形態に係る半導体装置を模式的に示す断面図である。本例は、ホールと電子の移動度を同時に向上する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００８６】
図示するように、この実施形態に係る半導体装置は、以下の点で上記第１の実施形態と相違している。Ｐ型半導体（シリコン等）基板（P-sub）１１上に、Ｎ型であるＮＭＯＳトランジスタＮ１が設けられている。さらに、このＮＭＯＳトランジスタＮ１のチャネル方向に隣接してＰＭＯＳトランジスタＰ１、Ｐ２が設けられている。
【００８７】
ＰＭＯＳトランジスタＰ１、Ｐ２は、ゲート電極１５上およびスペーサ１８上を覆うように設けられた圧電層２２をそれぞれ備えている。この圧電層２２は、電界が印加された場合に、その電界方向に沿って伸びるように変位する圧電材料（piezomaterials）により形成されている。本例の場合には、ＢａＴｉＯ３（酸化チタンバナジウム）層により形成されている。
【００８８】
ＮＭＯＳトランジスタＮ１は、ゲート電極１５上およびスペーサ１８上を覆うに設けられたライナー絶縁膜５１を備えている。このライナー絶縁膜５１は、ライナー材料として通常用いられている絶縁材料により形成されている。例えば、本例の場合では、シリコン窒化（ＳｉＮ）膜等により形成されている。
【００８９】
＜駆動動作＞
次に、この実施形態に係る半導体装置の駆動動作について説明する。
【００９０】
まず、ＰＭＯＳトランジスタＰ１、Ｐ２が駆動する際に、ソース電位としてコンタクト配線２６に電圧値Ｖssを印加し、ドレイン電位としてコンタクト配線２７に電圧値Ｖdd（＞電圧値Ｖss）を印加する。このソース電圧、ドレイン電圧により、チャネル長方向に沿ったコンタクト配線２６、２７間には、電界が発生する。
【００９１】
すると、上記の説明のように、圧電層２２には、電界方向に沿って伸びるように変位する歪み２８が発生する（逆圧電効果）。
【００９２】
この発生した歪み２８によって、ＰＭＯＳトランジスタＰ１、Ｐ２のチャネル領域３０に、所望の圧縮応力３１Ｐ１、３１Ｐ２を発生させる。
【００９３】
この際、ＮＭＯＳトランジスタＮ１は、チャネル長方向に沿ってＰＭＯＳトランジスタＰ１、Ｐ２に挟まれるように設けられている。そのため、トランジスタＮ１のチャネル領域３０Ｎには、圧縮応力３１Ｐ１、３１Ｐ２により、引っ張り応力５５が同時かつ対称的に発生する。
【００９４】
そして、この状態で、ゲート電極１５にゲート電圧を印加してチャネルを形成し、圧縮応力３１Ｐ１、３１Ｐ２、および引っ張り応力５５が印加されたチャネルにホールおよび電子（キャリア）を通過させて、トランジスタＰ１、Ｐ２、Ｎ１を駆動させる。
【００９５】
製造方法に関しては、上記第１の実施形態と実質的に同様であるので、詳細な説明を省略する。
【００９６】
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、上記（１）乃至（４）と同様の効果が得られる。
【００９７】
さらに、この実施形態では、チャネル長方向に沿ってＰＭＯＳトランジスタＰ１、Ｐ２に挟まれるように設けられたＮＭＯＳトランジスタＮ１を備えている。
【００９８】
そのため、ＰＭＯＳトランジスタＰ１、Ｐ２が駆動する際の逆圧電効果により発生した、圧縮応力３１Ｐ１、３１Ｐ２を利用して、トランジスタＮ１のチャネル領域３０Ｎに引っ張り応力５５を同時かつ対称的に加えることができる。そして、この状態で、ゲート電極１５にゲート電圧を印加してチャネルを形成し、圧縮応力３１Ｐ１、３１Ｐ２、および引っ張り応力５５が印加されたチャネルにホールおよび電子（キャリア）を通過させて、トランジスタＰ１、Ｐ２、Ｎ１を駆動することができるため、ホールおよび電子の移動度を同時に向上できる点で有利である。
【００９９】
さらに、ＮＭＯＳトランジスタＮ１のチャネル領域３０Ｎに発生する引っ張り応力５５は、同時かつ対称的に発生する圧縮応力３１Ｐ１、３１Ｐ２を利用するものである。そのため、通常のライナー絶縁膜５１を用いた場合であっても、大きな引っ張り応力５５を加えることができ、電子の移動度の向上できる点で有利である。
【０１００】
一方、ＮＭＯＳトランジスタＮ１は、実質的に周知の製造工程により製造することができ、何ら特殊な製造工程を必要としない。そのため、製造コストの低減に対して有利である。
【０１０１】
［変形例４（負の膨張係数を有するライナー絶縁膜を適用した一例）］
次に、この発明の変形例４に係る半導体装置について、図２０を用いて説明する。図２０は、この変形例４に係る半導体装置を模式的に示す断面図である。本例は、ＮＭＯＳトランジスタＮ１に負の膨張係数を有するライナー絶縁膜を適用した一例に関するものである。この説明において、上記第４の実施形態と重複する部分の説明を省略する。
【０１０２】
図示するように、ＮＭＯＳトランジスタＮ２は、ゲート電極１５上およびスペーサ１８上を覆うように設けられた負の膨張係数を有するパイロセラミックス（pyroceramics）層７７を備えている点で上記第４の実施形態と相違している。
【０１０３】
パイロセラミックス層７７は、アモルファスマトリックス層７３と上記アモルファスマトリックス層７３中に散在された結晶体７２とを備えた圧電層である。ここで、アモルファスマトリックス層７３は、例えば、ＳｉＯ２等により形成されている。結晶体７２は、例えば、ＬｉＡｌＳｉＯ４等により形成され、その大きさは、数ｎｍ〜数十ｎｍ程度である。
【０１０４】
パイロセラミックス層７７は、全体として負の膨張係数（負の膨張率）［△Ｖ／Ｖ／△Ｔ］（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）を有している。ここで、負の膨張係数とは、その体積が温度の上昇に伴って低減する割合をいう。パイロセラミックス層７７の膨張係数は、例えば、−８×１０−６／Ｋ程度である。上記結晶体７２が負の膨張係数を有し、アモルファスマトリックス層７３が正の膨張係数を有している。そのため、パイロセラミックス層７７全体中に占める割合は、アモルファスマトリックス層７３よりも結晶体７２の方が大きいことが望ましい。
【０１０５】
＜駆動動作＞
次に、この変形例４に係る半導体装置の動作について説明する。
【０１０６】
上記のように、トランジスタＰ１、Ｐ２が駆動する際に、ソース電位としてコンタクト配線２６に電圧値Ｖssを印加し、ドレイン電位としてコンタクト配線２７に電圧値Ｖdd（＞電圧値Ｖss）を印加すると、圧電層２２の逆圧電効果により発生した、圧縮応力３１Ｐ１、３１Ｐ２を利用して、チャネル領域３０Ｎに引っ張り応力５５を発生させることができる。
【０１０７】
加えて、ゲート電極１５に電位を印加して、チャネルに電流を導通させると、トランジスタＰ１、Ｐ２、Ｎ１は、チャネルを流れる電流によって発熱する。
【０１０８】
そして、これらの熱がパイロセラミックス層７７に伝導すると、パイロセラミックス層７７は、自身の負の膨張係数に従って圧縮する。そのため、パイロセラミックス層７７には、ソース／ドレイン１６、１７からシリサイド層１５Ｓに沿って歪み５７が発生する。
【０１０９】
そのため、圧縮応力３１Ｐ１、３１Ｐ２によって生じる上記引っ張り応力５５に加えて、パイロセラミックス層７７が自身の負の膨張係数に従って圧縮する際に生じる引っ張り応力が発生する。結果、チャネル領域３０Ｎにチャネル長方向に沿って、合力として引っ張り応力５６が加えられる。ここで、この引っ張り応力５６の大きさは、例えば、８０〜１００［ＧＰａ］程度である。
【０１１０】
このように、チャネル領域３０Ｎにチャネル長方向に沿ってより大きな引っ張り応力が加えられることになる。
【０１１１】
尚、上記のようなトランジスタＰ１、Ｐ２、Ｎ１の動作電圧に伴う発熱の場合に限らず、広くこのトランジスタＰ１、Ｐ２、Ｎ１を備えたＬＳＩが動作する際の発熱等によっても同様の動作が得られることは勿論である。
【０１１２】
上記のように、この実施形態に係る半導体装置によれば、下記（１）乃至（４）に示す効果が得られる。
【０１１３】
さらに、この変形例４に係る半導体装置は、負の膨張係数を有するパイロセラミックス層７７をライナー絶縁膜として備えている。
【０１１４】
そのため、ＰＭＯＳトランジスタＰ１、Ｐ２が駆動する際の圧縮応力３１Ｐ１、３１Ｐ２を利用した引っ張り応力に加え、パイロセラミックス層７７が自身の負の膨張係数に従って圧縮する際に発生する歪み５７による引っ張り応力をさらに加えることができる。
【０１１５】
そのため、ＮＭＯＳトランジスタＮ１のチャンネル領域３０Ｎにより大きな引っ張り応力５６を加えることができ、電子の移動度をより向上できる点で非常に有利である。
【０１１６】
さらに、ＰＭＯＳトランジスタＰ１、Ｐ２は、チャネル長方向に沿ってＮＭＯＳトランジスタＮ１を挟むように設けられている。そのため、増大した合力としての引っ張り応力５６によって、ＰＭＯＳトランジスタＰ１、Ｐ２の圧縮応力３１Ｐ１、３１Ｐ２もさらに増大させられ、ホールの移動度をより向上できる点で有利である。
【０１１７】
このように、本変形例４に係る半導体装置によれば、基板１１等の温度が上昇して高温となった場合であっても、ＮＭＯＳトランジスタＮ１の電子の移動度を向上することができる。しかも、高温になるほど、この引っ張り応力５６が大きくなるので、電子の移動度向上の効果は高温になるほど顕著である。そのため、高温になればなるほど、応力５６が大きくなることによって、圧縮応力３１Ｐ１、３１Ｐ２も高温になるほど大きくでき、ホールの移動度向上効果も顕著になる。このように、本例の構造では、高温になればなるほど、ホールと電子両方の移動度が同時に大きくできる点で有利である。
【０１１８】
そのため、トランジスタＮ１、Ｐ１、Ｐ２を含むＬＳＩ等が高温（例えば、２００℃程度）となり、より激しくなったシリコン等の熱擾乱が発生した場合であっても、電子の移動度が低減することを防止できる。このように、近年のトランジスタの微細化に伴うＬＳＩ等の高温状況下において、トランジスタの特性劣化を防止できる点で非常に有利である。
【０１１９】
尚、以上の実施形態では、圧縮応力を加える圧電材料の一例として、酸化チタンバナジウム（ＢａＴｉＯ３）を挙げて説明した。しかし、例えば、ＺｎＯ，チタン酸ジルコン酸鉛（ＰＺＴ:Ｐｂ(Ｚｒ，Ｔｉ)Ｏ３），ニオブ酸リチウム（ＬｉＮｂＯ３），タンタル酸リチウム（ＬｉＴａＯ３），リチウムテトラボレート（Ｌｉ２Ｂ４Ｏ７），ランガサイト（Ｌａ３Ｇａ５ＳｉＯ１４）等のその他の圧電材料を適応した場合あっても、上記と同様の効果が得られる。
【０１２０】
以上、第１乃至第４の実施形態および変形例１乃至４を用いてこの発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１２１】
【図１】この発明の第１の実施形態に係る半導体装置を示す平面図。
【図２】図１中のII−II線の方向に沿った断面図。
【図３】第１の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図４】図３中の圧電層を示す平面図。
【図５】第１の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図６】図５中の圧電層を示す平面図。
【図７】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図８】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図９】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１０】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１１】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１２】この発明の第３の実施形態に係る半導体装置を示す平面図。
【図１３】図１３中のIX−IX線の方向に沿った断面図。
【図１４】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１５】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１６】この発明の変形例１に係る半導体装置を示す平面図。
【図１７】この発明の変形例２に係る半導体装置を示す平面図。
【図１８】この発明の変形例３に係る半導体装置を示す平面図。
【図１９】この発明の第４の実施形態に係る半導体装置を示す平面図。
【図２０】この発明の第５の実施形態に係る半導体装置を示す平面図。
【符号の説明】
【０１２２】
Ｐ１…ＰＭＯＳトランジスタ、１１…Ｐ型シリコン基板、１２…Ｎウェル、１３…素子分離膜、１４…ゲート絶縁膜、１５…ゲート電極、１６…ソース、１７…ドレイン、１５Ｓ、１６Ｓ、１７Ｓ…シリサイド層、１８…スペーサ、２２…圧電層、２５…層間絶縁膜、２８…歪み、３８…引っ張り応力、３０…チャネル領域、３１…圧縮応力、２６、２７…コンタクト配線、Ｖss…ソース電位、Ｖdd…ドレイン電位。
【図１】
2007305666.tif 000003
【図２】
2007305666.tif 000004
【図３】
2007305666.tif 000005
【図４】
2007305666.tif 000006
【図５】
2007305666.tif 000007
【図６】
2007305666.tif 000008
【図７】
2007305666.tif 000009
【図８】
2007305666.tif 000010
【図９】
2007305666.tif 000011
【図１０】
2007305666.tif 000012
【図１１】
2007305666.tif 000013
【図１２】
2007305666.tif 000014
【図１３】
2007305666.tif 000015
【図１４】
2007305666.tif 000016
【図１５】
2007305666.tif 000017
【図１６】
2007305666.tif 000018
【図１７】
2007305666.tif 000019
【図１８】
2007305666.tif 000020
【図１９】
2007305666.tif 000021
【図２０】
2007305666.tif 000022