(57)【要約】【課題】電源電圧切り替え動作時に発生するオーバーシュート／アンダーシュートを低減し、かつ電圧切り替えスピードを高速化することができる電源装置及び電源供給方法を提供すること。【解決手段】電源装置１００は、出力電圧を上げる過渡状態には、スイッチングレギュレータ４００用のレジスタであるＤＣＤＣ用レジスタ２０２のＤＡＣ値ＤＤ１を、シリーズレギュレータ３００用のレジスタであるＬＤＯ用レジスタ２０１のＤＡＣ値ＬＤ０１に代えてＬＤＯ用ＤＡＣ３０２に供給し、シリーズレギュレータ３００のＬＤＯ用ＤＡＣ３０２は、ＤＣＤＣ用レジスタ２０２のＤＡＣ値ＤＤ１を参照してＤＡＣ動作を行う。【選択図】図１
2007288974.tif 000002
【特許請求の範囲】
【請求項１】
出力目標電圧に応じた出力電圧を生成して出力するシリーズレギュレータと、
出力目標電圧に応じた出力電圧を生成して出力するスイッチングレギュレータと、
前記出力目標電圧の設定により前記シリーズレギュレータと前記スイッチングレギュレータとを切り替える制御装置とを備え、
前記シリーズレギュレータの出力と前記スイッチングレギュレータの出力とを接続し、
前記制御装置は、
定常状態においては、前記シリーズレギュレータの出力目標電圧を前記スイッチングレギュレータの出力目標電圧以下に設定するとともに、
出力電圧を変化する場合には、所定時間だけ前記シリーズレギュレータの出力目標電圧を電源装置の出力目標電圧とすることを特徴とする電源装置。
【請求項２】
第１のＤＡＣの出力によって出力目標電圧を制御するシリーズレギュレータと、
第２のＤＡＣの出力によって出力目標電圧を制御するスイッチングレギュレータと、
前記第１のＤＡＣと前記第２のＤＡＣにデータを入力する制御装置とを備え、
前記シリーズレギュレータの出力と前記スイッチングレギュレータの出力とを接続し、
前記制御装置は、
定常状態においては、前記シリーズレギュレータの出力目標電圧を前記スイッチングレギュレータの出力目標電圧以下に設定するとともに、
出力電圧を変化する場合には、所定時間だけ前記シリーズレギュレータの出力目標電圧を電源装置の出力目標電圧とすることを特徴とする電源装置。
【請求項３】
前記制御装置は、
出力電圧を上げる過渡状態には、所定時間だけ前記スイッチングレギュレータの出力目標電圧を前記シリーズレギュレータの出力目標電圧に設定して該シリーズレギュレータを動作させることを特徴とする請求項１又は請求項２に記載の電源装置。
【請求項４】
前記制御装置は、
出力電圧を上げる過渡状態には、所定時間だけ前記スイッチングレギュレータの出力目標電圧を前記シリーズレギュレータの出力目標電圧に設定して該シリーズレギュレータを動作させた後、前記スイッチングレギュレータを該スイッチングレギュレータの出力目標電圧で動作させ、さらにその後、前記シリーズレギュレータの出力目標電圧を該シリーズレギュレータの出力目標電圧に戻すことを特徴とする請求項１又は請求項２に記載の電源装置。
【請求項５】
前記制御装置は、
定常状態における前記シリーズレギュレータの出力目標電圧に相当するデータを出力する第１のレジスタと、
前記電源装置の出力目標電圧に相当するデータを出力する第２のレジスタと、
定常状態には前記第１のレジスタの出力を選択し、前記出力電圧が変化する過渡状態には所定時間だけ前記第２のレジスタの出力を選択して前記第１のＤＡＣへ出力する選択回路と、
前記第２のレジスタの出力を入力し、所定の遅延時間の後、前記第２のＤＡＣへ入力するラッチ回路とを備えることを特徴とする請求項２記載の電源装置。
【請求項６】
前記制御装置は、クロック信号を受電するクロック端子を有し、
前記ラッチ回路は、前記クロック信号に応答して前記第２のレジスタの出力を保持し、前記第２のＤＡＣへ入力することを特徴とする請求項５記載の電源装置。
【請求項７】
出力を放電する放電回路を備え、
前記制御装置は、出力電圧を下げる過渡時には、所定時間だけ前記放電回路を有効とすることを特徴とする請求項１又は請求項２に記載の電源装置。
【請求項８】
前記放電回路は、出力を放電する制御トランジスタを有し、
前記制御装置は、出力電圧が出力目標電圧になるように前記制御トランジスタを制御することを特徴とする請求項７記載の電源装置。
【請求項９】
前記シリーズレギュレータは、前記放電回路を備えることを特徴とする請求項７又は請求項８に記載の電源装置。
【請求項１０】
前記シリーズレギュレータは、出力電流を制限する電流制限回路を備え、出力電圧を変化させる過渡時における所定時間だけ前記シリーズレギュレータの電流制限値を増加することを特徴とする請求項１又は請求項２に記載の電源装置。
【請求項１１】
出力端子を共有するシリーズレギュレータとスイッチングレギュレータとを使用状況に応じて切り替えて電源を供給する電源供給方法であって、
定常状態においては、前記シリーズレギュレータの出力目標電圧を前記スイッチングレギュレータの出力目標電圧以下に設定し、
出力電圧を変化する場合には、前記スイッチングレギュレータにより電源供給すべき出力電圧であっても、所定期間だけ前記スイッチングレギュレータの出力目標電圧を前記シリーズレギュレータの出力目標電圧に設定して該シリーズレギュレータにより電源供給を行うことを特徴とする電源供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器に安定した直流電圧を供給する電源装置及び電源供給方法に関し、特に、ＤＡＣ（Digital Analogue Converter）によって出力電圧が制御される電源装置及び電源供給方法に関する。
【背景技術】
【０００２】
近年電子機器の高性能化に伴い、一つのセット基板上に多数のＣＰＵが配置されるケースが増加している。また、ＣＰＵ単体も高速演算処理を要求されるため、従来に比べてＣＰＵの消費電流が増加する傾向がある。このため、ＣＰＵへ電源電圧を供給するシステム電源の大電力化・低消費電力化は重要な課題である。特に携帯電話などでは、バッテリによりＣＰＵを長時間駆動する必要があり、低消費電力化の要望は高い。低消費電力化への手段として、必要に応じてスイッチングレギュレータとシリーズレギュレータを切替えて電源回路として使用する方法がある。スイッチングレギュレータはＣＰＵの動作時の電力効率は良いが、一般的に消費電力が大きいためＣＰＵが待機時の効率は悪くなる。一方でシリーズレギュレータは消費電力が低く抑えられるため、ＣＰＵの待機時の電源回路として最適である。このため携帯機器用の電源としては、シリーズレギュレータとスイッチングレギュレータの２つのレギュレータで構成され、使用状況に応じてレギュレータを切替えるシステムが主流になっている（例えば、特許文献１参照）。
【０００３】
また、ここ数年の携帯電話の高性能化により、ＴＶや動画やゲーム画面などの画像処理を長時間使用し続ける状況が多くなってきており、ＣＰＵ動作時における消費電力の低減も重要な課題である。そこで、ＣＰＵ動作時の負荷の大きさによって電源の電圧レベルを切替える方法が提案されている。負荷が大きい場合は電圧レベルを上昇し、逆に負荷が小さいときは電圧レベルを下げることによって低電力化をはかっている。ところがＣＰＵ側のプロセスやセット基板の条件により、動作に必要な電圧が供給されずシステムがシャットダウンする危険性がある。このため電源電圧に若干マージンを取らねばならず、消費電力低減化に対する制約が多い。これを回避するためＣＰＵ側に電圧検出機能をもたせ、動作に最適な電源電圧を電源回路へ要求するシステムが考案されている。ＣＰＵが要求する電源電圧はＤＡＣを介して電源回路へ伝達され、電源回路は要求に応じた電源電圧を出力する。ＣＰＵ側の電圧検出器は電源電圧を検出し、要望した電圧レベルに対して適合・不適合を判断し、結果を電源回路へフィードバックする。この一連のフィードバック制御を一定の周期で行い電源電圧を最適化する。ＣＰＵの負荷状況が時々刻々変化するため、最適化のフィードバック周期が短いほど更なる低消費電力化が可能となる。電源回路としてはＤＡＣ制御による出力電圧切替えスピードの高速化が必要となる。
【０００４】
図７は、特許文献１に記載の従来の電源装置の構成を示す図である。また、図８は、図７の電源装置の動作を示すタイミングチャートである。
【０００５】
図７において、電源装置１０は、バッテリ１１、インダクタ１２、コンデンサ１３、スイッチングレギュレータＩＣ１４、シリーズレギュレータ１５、及び制御回路１６を備えて構成される。
【０００６】
スイッチングレギュレータＩＣ１４及びインダクタ１２は、スイッチングレギュレータ１７を構成する。スイッチングレギュレータ１７とシリーズレギュレータ１５は、共にバッテリ１１から電圧Ｖｂａｔを供給され、それぞれの出力端子Ｖｏ１と出力端子Ｖｏ２は端子Ｖｏでショートされ、出力コンデンサ１３を共有している。両レギュレータ１５，１７は電流シンク能力がないため、出力電圧の設定が高い方が負荷２０に電流を供給し、設定された出力電圧の低い方は動作停止状態になる。両レギュレータ１５，１７は、制御回路１６によって出力電圧を設定でき、さらに動作のオンオフを制御できるようになっている。図８は、各レギュレータ１５，１７の動作をタイミングチャートで表したものである。スイッチングレギュレータ１７とシリーズレギュレータ１５が同時にオンしている場合は、必ずスイッチングレギュレータ１７の出力電圧を高めに設定している。これはスイッチングレギュレータ１７がオンするタイミングは重負荷電流時のため、重負荷時に電力効率の高いスイッチングレギュレータ１７が動作するように考慮して制御をしているためである。
【特許文献１】特開２００４-８８８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような従来のスイッチングレギュレータとシリーズレギュレータの動作を切り替える電源装置にあっては、電源電圧切り替え動作時にオーバーシュート／アンダーシュートが発生し、出力電圧切替え時の特性が問題になる。
【０００８】
例えば、図８の区間Ｄから区間Ｅへの電圧切り替えでは、スイッチングレギュレータ１７の出力電圧Ｖｏ１を３Ｖから２．５Ｖへ下げている。この時、負荷電流が少ないと、電流シンク能力がないスイッチングレギュレータ１７の出力電圧が、要求されている電圧（２．５Ｖ）に到達し安定するまでの時間は非常に大きくなる。また、図８の区間Ｅから区間Ｆへの電圧切り替えでは、スイッチングレギュレータ１７の出力電圧Ｖｏ１を２．５Ｖから３．０Ｖへ上げている。図８には明示されていないが、上記電源電圧切り替え動作時には、実際の出力波形は大きなオーバーシュートを発生すると考えられる。スイッチングレギュレータ１７は、出力電圧の応答スピードが遅いからである。設定出力電圧に達するまで、スイッチングレギュレータ１７は、最大供給電力で動作するが、出力電圧が設定値を上回った後、供給電力を低減するまでの期間にオーバーシュートが発生する。さらにこの時、負荷電流が少ないと、スイッチングレギュレータ１７は、シンク能力がないため、オーバーシュート後に設定された出力電圧へ安定するまでの時間が長く必要になる。
【０００９】
上述したように、ＤＡＣ制御による出力電圧切替えスピードの高速化が必要とされるが、スイッチングレギュレータは出力電圧の応答スピードが遅い。このため、ＣＰＵと電源回路を合わせたシステム全体のフィードバックループが不安定になり、システムが不安定になる危険性がある。また、スイッチングレギュレータの出力電圧を切替える場合、オーバーシュートやアンダーシュートが発生する。プロセスの微細化により、ＣＰＵ側チップは耐圧が低いためオーバーシュートによるデバイスの破壊や、アンダーシュートによってシステムリセットがかかってしまうなどの問題が生じる。シリーズレギュレータは応答速度が速く、オーバーシュートやアンダーシュートが発生しないが、重負荷時の効率が低くなる
【００１０】
本発明は、かかる点に鑑みてなされたものであり、電源電圧切り替え動作時に発生するオーバーシュート／アンダーシュートを低減し、かつ電圧切り替えスピードを高速化することができる電源装置及び電源供給方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の電源装置は、出力目標電圧に応じた出力電圧を生成して出力するシリーズレギュレータと、出力目標電圧に応じた出力電圧を生成して出力するスイッチングレギュレータと、前記出力目標電圧の設定により前記シリーズレギュレータと前記スイッチングレギュレータとを切り替える制御装置とを備え、前記シリーズレギュレータの出力と前記スイッチングレギュレータの出力とを接続し、前記制御装置は、定常状態においては、前記シリーズレギュレータの出力目標電圧を前記スイッチングレギュレータの出力目標電圧以下に設定するとともに、出力電圧を変化する場合には、所定時間だけ前記シリーズレギュレータの出力目標電圧を電源装置の出力目標電圧とする構成を採る。
【００１２】
本発明の電源装置は、第１のＤＡＣの出力によって出力目標電圧を制御するシリーズレギュレータと、第２のＤＡＣの出力によって出力目標電圧を制御するスイッチングレギュレータと、前記第１のＤＡＣと前記第２のＤＡＣにデータを入力する制御装置とを備え、前記シリーズレギュレータの出力と前記スイッチングレギュレータの出力とを接続し、前記制御装置は、定常状態においては、前記シリーズレギュレータの出力目標電圧を前記スイッチングレギュレータの出力目標電圧以下に設定するとともに、出力電圧を変化する場合には、所定時間だけ前記シリーズレギュレータの出力目標電圧を電源装置の出力目標電圧とする構成を採る。
【００１３】
具体的な態様として、前記制御装置は、出力電圧を上げる過渡状態には、所定時間だけ前記スイッチングレギュレータの出力目標電圧を前記シリーズレギュレータの出力目標電圧に設定して該シリーズレギュレータを動作させる。
【００１４】
より好ましい具体的な態様として、前記制御装置は、出力電圧を上げる過渡状態には、所定時間だけ前記スイッチングレギュレータの出力目標電圧を前記シリーズレギュレータの出力目標電圧に設定して該シリーズレギュレータを動作させた後、前記スイッチングレギュレータを該スイッチングレギュレータの出力目標電圧で動作させ、さらにその後、前記シリーズレギュレータの出力目標電圧を該シリーズレギュレータの出力目標電圧に戻す。
【００１５】
さらに、本発明の電源装置は、出力を放電する放電回路を備え、前記制御装置は、出力電圧を下げる過渡時には、所定時間だけ前記放電回路を有効とする。前記放電回路は、出力を放電する制御トランジスタを有し、前記制御装置は、出力電圧が出力目標電圧になるように前記制御トランジスタを制御するものであってもよい。
【００１６】
さらに、本発明の電源装置は、前記シリーズレギュレータは、出力電流を制限する電流制限回路を備え、出力電圧を変化させる過渡時における所定時間だけ前記シリーズレギュレータの電流制限値を増加するものであってもよい。
【００１７】
本発明の電源供給方法は、出力端子を共有するシリーズレギュレータとスイッチングレギュレータとを使用状況に応じて切り替えて電源を供給する電源供給方法であって、定常状態においては、前記シリーズレギュレータの出力目標電圧を前記スイッチングレギュレータの出力目標電圧以下に設定し、出力電圧を変化する場合には、前記スイッチングレギュレータにより電源供給すべき出力電圧であっても、所定期間だけ前記スイッチングレギュレータの出力目標電圧を前記シリーズレギュレータの出力目標電圧に設定して該シリーズレギュレータにより電源供給を行う。
【発明の効果】
【００１８】
本発明によれば、出力電圧の設定を上昇する際のオーバーシュートや低下する際のアンダーシュートを発生させず、電圧切り替えスピードを高速化することができる。耐圧が低いＣＰＵ側チップにおいてオーバーシュート／アンダーシュートによるデバイスの破壊を有効に防止することができ、システム全体のフィードバックループを安定化することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１に係る電源装置の構成を示す回路図である。本実施の形態は、ＤＡＣによって出力電圧が制御される電源装置に適用した例である。
【００２１】
図１において、電源装置１００は、インダクタＬと、コンデンサＣと、第１のＤＡＣと第２のＤＡＣにデータを入力するＤＡＣ値制御装置２００と、第１のＤＡＣの出力によって出力目標電圧を制御するシリーズレギュレータ３００と、第２のＤＡＣの出力によって出力目標電圧を制御する降圧型のスイッチングレギュレータ４００とを備え、シリーズレギュレータ３００の出力電圧ＶＬＤＯとスイッチングレギュレータ４００の出力電圧ＶＤＣＤＣとは接続され共通出力となる。
【００２２】
ＤＡＣ値制御装置２００は、定常状態におけるシリーズレギュレータ３００の出力目標電圧に相当するデータ（４ｂｉｔ）を出力する第１のレジスタであるＬＤＯ用レジスタ２０１と、スイッチングレギュレータ４００の出力目標電圧に相当するデータ（４ｂｉｔ）を出力する第２のレジスタであるＤＣＤＣ用レジスタ２０２と、ＭＯＤＥ信号とＳＲＣＮＴ信号のＯＲ論理を制御信号としてセレクタ２１１及び電流制限回路３１０に出力するＯＲゲート回路２０３（ＯＲ１）と、定常状態にはＬＤＯ用レジスタ２０１の出力を選択し、出力電圧が変化する過渡状態には所定時間だけＤＣＤＣ用レジスタ２０２の出力を選択する４ｂｉｔのセレクタ２１１（ＳＥＬ１）と、セレクタ２１１出力をクロック端子に入力されたクロック信号ＣＬＫでラッチし、シリーズレギュレータ３００のＬＤＯ用ＤＡＣ３０２（第１のＤＡＣ）へ出力する４ｂｉｔのＤフリップフロップ２２１（ＤＦＦ１）と、ＤＣＤＣ用レジスタ２０２の出力をクロック信号ＣＬＫでラッチする４ｂｉｔのＤフリップフロップ２２２（ＤＦＦ２）と、Ｄフリップフロップ２２２（ＤＦＦ２）の出力をクロック信号ＣＬＫでラッチし、スイッチングレギュレータ４００のＤＣＤＣ用ＤＡＣ４０５（第２のＤＡＣ）へ出力する４ｂｉｔのＤフリップフロップ２２３（ＤＦＦ３）とを備えて構成される。
【００２３】
Ｄフリップフロップ２２２，２２３は、ＤＣＤＣ用レジスタ２０２の出力を所定の遅延時間遅延した後、第２のＤＡＣへ出力する。ここでＤフリップフロップ２２３は、セレクタ２１１（ＳＥＬ１）出力をＤフリップフロップ２２１がラッチしてシリーズレギュレータ３００のＬＤＯ用ＤＡＣ３０２（第１のＤＡＣ）へ出力するタイミングと、Ｄフリップフロップ２２２からスイッチングレギュレータ４００のＤＣＤＣ用ＤＡＣ４０５（第２のＤＡＣ）へ出力するタイミングとの同期をとる。
【００２４】
シリーズレギュレータ３００は、ＰチャンネルＭＯＳトランジスタである出力トランジスタＭ１と、フィードバック抵抗Ｒ１及びＲ２と、エラーアンプ３０１と、ＬＤＯ用ＤＡＣ３０２（第１のＤＡＣ）と、出力トランジスタＭ１の電流制限値を制御する電流制限回路３１０と、トランスファーゲートからなるアナログスイッチＳＷ１及びＳＷ２とを備えて構成される。電流制限回路３１０は、電流検出用ＭＯＳトランジスタＭ２と、電流検出用ＭＯＳトランジスタＭ２の電流を検出する検出抵抗Ｒ６及びＲ７と、直列接続された検出抵抗Ｒ６及びＲ７に発生する検出電圧を所定値と比較する過電流検出コンパレータ３１１と、基準電圧を発生する基準電圧源３１２と、ＯＲゲート回路２０３からの制御信号（ＬＭＴＣＮＴ）を受けて抵抗Ｒ７を短絡するアナログスイッチＳＷ３とから構成される。電流制限回路３１０は、出力トランジスタＭ１に過電流が流れた時に出力トランジスタＭ１をシャットダウンする。また、出力電圧切替え時に出力トランジスタＭ１の電流制限値を上げる電流制限制御を行う。
【００２５】
スイッチングレギュレータ４００は、出力ドライブ用ＭＯＳトランジスタＭ３と、整流用ＭＯＳトランジスタＭ４と、インダクタＬと、フィードバック抵抗Ｒ３及びＲ４と、エラーアンプ４０１と、基準電圧（ＶＲＥＦ）を発生する基準電圧源４０２と、ＰＷＭ回路４０３と、インバータ４０４（ＩＮＶ１）と、ＤＣＤＣ用ＤＡＣ４０５（第２のＤＡＣ）と、及び抵抗Ｒ５とを備えて構成される。本実施の形態では、代表的な制御回路として、ＰＷＭ回路を例に採っているがどのような制御回路でもよい。また、電圧制御方式ではなく、カレントモード方式を適用してもよい。
【００２６】
上記シリーズレギュレータ３００とスイッチングレギュレータ４００は、それぞれＤＡＣ値制御装置２００からの信号ＬＤＯ２とＤＤ２によって出力電圧ＶＬＤＯとＶＤＣＤＣが制御される。定常状態においては、シリーズレギュレータ３００の出力目標電圧をスイッチングレギュレータ４００の出力目標電圧以下に設定しておき、出力電圧を変化する場合には所定時間だけシリーズレギュレータ３００の出力目標電圧を電源装置１００の出力目標電圧とする。以下、詳述する詳細な動作によって、負荷の軽重によって動作が切り替わる並列構成をとる。
【００２７】
以下、上述のように構成された電源装置の動作について説明する。
【００２８】
図２は、図１の電源装置１００の動作を説明する回路図である。図２中の太実線矢印は、負荷の軽重によって動作が切り替わるシリーズレギュレータ３００とスイッチングレギュレータ４００の動作の流れ（パス１）〜（パス３）を示す。
【００２９】
まず、シリーズレギュレータ３００の基本動作について説明する。
【００３０】
シリーズレギュレータ３００の出力トランジスタＭ１のソースには、電源電圧が印加され、ドレインからシリーズレギュレータ３００の出力電圧ＶＬＤＯが出力される。出力電圧ＶＬＤＯは、フィードバック抵抗（Ｒ１，Ｒ２）により検出され、検出電圧（ＦＢＬＤＯ）としてエラーアンプ３０１に入力される。
【００３１】
ＬＤＯ用ＤＡＣ３０２は、内部基準電圧源（図示略）の電圧を基準電圧として、ＤＡＣ値制御装置２００のＤフリップフロップ２２１（ＤＦＦ１）から入力されるＤＡＣ値（ＬＤＯ２）に応じて変化する電圧ＤＡＣＬＤＯを出力する。ＬＤＯ用ＤＡＣ３０２の出力電圧ＤＡＣＬＤＯは、エラーアンプ３０１に入力され、エラーアンプ３０１はＬＤＯ用ＤＡＣ３０２の出力電圧ＤＡＣＬＤＯと検出電圧（ＦＢＬＤＯ）の誤差電圧を増幅し、アナログスイッチＳＷ２を通して出力トランジスタＭ１のゲートに出力する。すなわち、出力電圧ＶＬＤＯの検出電圧（ＦＢＬＤＯ）がＬＤＯ用ＤＡＣ３０２の出力電圧ＤＡＣＬＤＯと等しくなるように出力トランジスタＭ１が制御される。シリーズレギュレータ３００の出力電圧ＶＬＤＯは、ＤＡＣＬＤＯ電圧に比例し、次式（１）で示される。
【００３２】
ＶＬＤＯ＝ＤＡＣＬＤＯ・（１＋Ｒ１／Ｒ２）                …（１）
シリーズレギュレータ３００は、軽負荷で使用するため、出力電圧切替え時の負荷電流がシリーズレギュレータ３００の電流制限値より多くなって出力電圧を上げられない場合がある。この場合は、以下に説明するように、出力電圧切替え時だけ電流制限値を上げるようにする。電流制限回路３１０の電流検出用ＭＯＳトランジスタＭ２は、出力トランジスタＭ１の電流検出用ＭＯＳトランジスタであり、ゲートは出力トランジスタＭ１のゲート（ＬＭＴＩ１）に接続され、出力トランジスタＭ１とカレントミラーを構成している。電流検出用ＭＯＳトランジスタＭ２のドレインは、検出抵抗Ｒ６に接続されている。出力トランジスタＭ１のドレイン電流が増加すると、電流検出用ＭＯＳトランジスタＭ２のドレイン電流（Ｉｄｓ２）も比例して大きくなり、Ｉｄｓ２×（Ｒ６＋Ｒ７）が所定値を超えると過電流検出コンパレータ３１１の出力レベル（ＬＭＴＯ１）がＬからＨに切り替わる。このときスイッチＳＷ２がオフし、スイッチＳＷ１がオンし、出力トランジスタＭ１のゲートは電源電圧にプルアップされるため、出力トランジスタＭ１がオフすることで電流制限がかかる。電流制限値（ＩＨｍａｘ）を上げるためには、抵抗Ｒ７と並列のスイッチＳＷ３がオンするようにする。スイッチＳＷ３がオンしたとき検出抵抗（Ｒ６＋Ｒ７）の値は（Ｒ６）に下がるので電流制限値（ＩＨｍａｘ）を大きくすることができる。
【００３３】
次に、スイッチングレギュレータ４００の基本動作について説明する。
【００３４】
スイッチングレギュレータ４００は、ＰＷＭ回路４０３によって出力ドライブ用トランジスタＭ３と整流用トランジスタＭ４が交互にオン／オフすることにより、発生するパルス電圧をインダクタＬと出力コンデンサＣによって平滑して出力電圧ＶＤＣＤＣを負荷へ供給する。スイッチングレギュレータ４００の出力ＶＤＣＤＣは、シリーズレギュレータ３００の出力ＶＬＤＯと接続され、フィードバック抵抗Ｒ３及びＲ４によって検出される。この検出電圧（ＦＢＤＤ）は、エラーアンプ４０１に入力される。
【００３５】
ＤＣＤＣ用ＤＡＣ４０５は、内部基準電圧源（図示略）の電圧を基準電圧として、ＤＡＣ値制御装置２００のＤフリップフロップ（ＤＦＦ３）２２３から入力されるＤＡＣ値（ＤＤ２）に応じて変化する電圧（ＤＡＣＤＤ）を出力する。ＤＣＤＣ用ＤＡＣ４０５の出力電圧（ＤＡＣＤＤ）は、抵抗Ｒ５を介してフィードバック抵抗Ｒ３及びＲ４の接続点に印加され、エラーアンプ４０１に入力される。エラーアンプ４０１は基準電圧源４０２の基準電圧（ＶＲＥＦ）と検出電圧（ＦＢＤＤ）の誤差電圧を増幅し、ＰＷＭ回路４０３へ出力する。ＰＷＭ回路４０３は、誤差電圧に応じたオンオフ時間比で出力ドライブ用トランジスタＭ３と整流用トランジスタＭ４を交互にオン／オフする。すなわち、基準電圧源４０２の基準電圧（ＶＲＥＦ）と検出電圧（ＦＢＤＤ）が等しくなるように、出力ドライブ用トランジスタＭ３と整流用トランジスタＭ４のオンオフ時間比が調整される。
【００３６】
例えば、エラーアンプ４０１の正入力に基準電圧源４０２の基準電圧（ＶＲＥＦ）が負入力にフィードバック抵抗Ｒ３及びＲ４のアッテネート電圧が入力されており、エラーアンプ４０１は、このアッテネート電圧をモニタして出力電圧ＶＤＣＤＣが下がると、エラーアンプ４０１の出力が跳ね上がり、ＰＷＭ回路４０３はエラーアンプ４０１の出力に応じて出力ドライブ用トランジスタＭ３と整流用トランジスタＭ４をスイッチング動作させ、この場合は整流用トランジスタＭ４のオン時間に対して出力ドライブ用トランジスタＭ３のオン時間を長くすることで出力電圧ＶＤＣＤＣを上げる。
【００３７】
スイッチングレギュレータ４００の出力電圧ＶＤＣＤＣは、ＤＣＤＣ用ＤＡＣ４０５の出力電圧（ＤＡＣＤＤ）、フィードバック抵抗（Ｒ３，Ｒ４）、基準電圧源４０２の出力する基準電圧（ＶＲＥＦ）、ＤＣＤＣ用ＤＡＣ４０５の出力とエラーアンプ４０１の負入力の間の抵抗Ｒ５を用いて次式（２）で示される。
【００３８】
ＶＤＣＤＣ＝ＶＲＥＦ・（１＋Ｒ３／Ｒ４）−（ＤＡＣＤＤ−ＶＲＥＦ）・Ｒ３／Ｒ５
…（２）
上記式（２）のようにＤＡＣＤＤ電圧を設定することでスイッチングレギュレータ４００の出力電圧を制御することができる。上記式（２）からＶＤＣＤＣ電圧は、ＤＡＣＤＤ電圧の増加に対して単調減少する。これはシリーズレギュレータ３００の場合の出力電圧ＶＬＤＯとＤＡＣ電圧の関係と比較して反転している。このためインバータ４０４（ＩＮＶ１）でＤＡＣ値制御装置２００の出力を反転した信号を信号ＤＤ２としてＤＣＤＣ用ＤＡＣ４０５に入力する。
【００３９】
次に、ＤＡＣ値制御装置２００の動作について説明する。
【００４０】
ＤＡＣ値制御装置２００において、ＬＤＯ用レジスタ２０１はシリーズレギュレータ用のレジスタ、ＤＣＤＣ用レジスタ２０２はスイッチングレギュレータ用のレジスタである。本実施の形態の基本的な考え方として、起動時については、スイッチングレギュレータ４００用のレジスタであるＤＣＤＣ用レジスタ２０２のＤＡＣ値ＤＤ１を、シリーズレギュレータ３００用のレジスタであるＬＤＯ用レジスタ２０１のＤＡＣ値ＬＤ０１に代えてＬＤＯ用ＤＡＣ３０２（第１のＤＡＣ）に供給する。シリーズレギュレータ３００のＬＤＯ用ＤＡＣ３０２（第１のＤＡＣ）は、起動時はスイッチングレギュレータ４００用のレジスタであるＤＣＤＣ用レジスタ２０２のＤＡＣ値ＤＤ１を参照してＤＡＣ動作を行う。これは（パス２）の流れである。ＭＯＤＥ信号とＳＲＣＮＴ信号は、そのための制御信号、セレクタ２１１（ＳＥＬ１）は、そのための選択回路である。
【００４１】
入力信号ＭＯＤＥは、モード切り替え信号であり、ＭＯＤＥ＝Ｌの場合は［スイッチングレギュレータモード］でスイッチングレギュレータ４００とシリーズレギュレータ３００の両方が動作し、ＭＯＤＥ＝Ｈの場合は［シリーズレギュレータモード］でスイッチングレギュレータ４００は停止し、シリーズレギュレータ３００のみが動作するように制御される。本実施の形態では、［スイッチングレギュレータモード］に特徴があるため、［スイッチングレギュレータモード］のみを記述する。このため、ＭＯＤＥ信号は常にＬになっているものとする。
【００４２】
入力信号ＳＲＣＮＴは、出力電圧が一定のときはＨ、出力電圧を切り替える時にＬとなる。ＳＲＣＮＴ＝Ｈのときは、図２中のセレクタ２１１（ＳＥＬ１）の入力「１」が選択されるため（パス１）の経路が有効となり、ＶＬＤＯはシリーズレギュレータ用のレジスタであるＬＤＯ用レジスタ２０１のＤＡＣ値ＬＤＯ１を出力する。逆に、ＳＲＣＮＴ＝Ｌのときは、セレクタ２１１（ＳＥＬ１）の入力「０」が選択されるため、（パス１）の経路がシャットダウンして（パス２）の経路が有効になり、ＶＬＤＯはスイッチングレギュレータ用レジスタであるＤＣＤＣ用レジスタ２０２のＤＡＣ値ＤＤ１を出力する。
【００４３】
一方、ＶＤＣＤＣは（パス３）の経路でＤＣＤＣ用レジスタ２０２のＤＡＣ値ＤＤ１のみを出力する。各レジスタ２０１，２０２の出力は、ラッチ回路を構成するＤフリップフロップ２２１〜２２３（ＤＦＦ１〜３）でデータがラッチされ、クロック信号ＣＬＫの立ち上がりエッジでデータが切り替わるようになっている。ＤＦＦ２とＤＦＦ３はシフトレジスタを形成し、（パス３）の経路は（パス１）及び（パス２）に比べて１クロック分遅れてデータが切り替わる。
【００４４】
また、入力信号ＭＯＤＥとＳＲＣＮＴは、ＯＲゲート回路２０３（ＯＲ１）に入力され、ＯＲゲート回路２０３は、信号ＬＭＴＣＮＴを出力する。信号ＬＭＴＣＮＴは、セレクタ２１１（ＳＥＬ１）に入力され、セレクタ２１１（ＳＥＬ１）は、Ｄフリップフロップ２２１（ＤＦＦ１）の入力データとして、ＬＭＴＣＮＴ＝Ｈの時にＬＤＯ用レジスタ２０１の出力ＬＤＯ１を選択し、ＬＭＴＣＮＴ＝Ｌの時にＤＣＤＣ用レジスタ２０２の出力ＤＤ１を選択する。さらに信号ＬＭＴＣＮＴは、シリーズレギュレータ３００において電流制限回路３１０のスイッチＳＷ３を駆動する。ＬＭＴＣＮＴ＝Ｈの時にＳＷ３はオフし、ＬＭＴＣＮＴ＝Ｌの時にＳＷ３はオンして抵抗Ｒ７を短絡する。
【００４５】
ここで、スイッチングレギュレータ４００において、インバータ４０４（ＩＮＶ１）がＤＡＣ値ＤＤ１を反転したものをＤＤ２としてＤＣＤＣ用ＤＡＣ４０５に入力する理由は、ＬＤＯ用レジスタ２０１のＤＡＣ値ＤＤ１の増加に対して出力電圧ＶＤＣＤＣが単調増加する関係が成り立つようにするためである。
【００４６】
次に、出力電圧の切り替え方法について説明する。
【００４７】
図３は、電源装置１００の動作を示す出力電圧切替えのタイミングチャートである。図３のＤＤ１，ＤＤ２，ＬＤＯ１，ＬＤＯ２において丸カッコ内の数値はデータの４ビット値を示している。
【００４８】
各レギュレータ３００，４００において、ＤＡＣ値が０、１、２のときそれぞれの出力電圧は１．１、１．２、１．３Ｖを出力しようとするものとする。実際にはシリーズレギュレータ３００とスイッチングレギュレータ４００の出力は接続されているので、電源装置１００としての出力電圧は、ＶＬＤＯとＶＤＣＤＣの高い方となる。図３及び以後の説明では、ＶＬＤＯはシリーズレギュレータ３００の出力目標電圧、ＶＤＣＤＣはスイッチングレギュレータ４００の出力目標電圧を示すものとする。また、ＭＯＤＥ＝Ｈにおいては、電源装置１００としてはスイッチングレギュレータ４００が主であるので、出力電圧を変化させる際、レジスタ１０２のＤＡＣ値ＤＤ１が１〜２を変化し、ＬＤＯ用レジスタ２０１のＤＡＣ値ＬＤＯ１は「０」に固定されているものとする。
【００４９】
また電流制限値（ＩＨｍａｘ）は、ＬＭＴＣＮＴがＨのときに１００ｍＡ、Ｌのとき（出力電圧切替え時）に１０００ｍＡになるものとする。
【００５０】
初期状態では、入力信号ＳＲＣＮＴがＨのため、（パス１）と（パス３）が有効となりシリーズレギュレータ３００の出力目標電圧ＶＬＤＯ＝１．１Ｖ、スイッチングレギュレータ４００の出力目標電圧ＶＤＣＤＣ＝１．２Ｖとなる。電源装置１００としては、スイッチングレギュレータ４００が優先して動作し、出力電圧はＶＤＣＤＣ＝１．２Ｖになっている。
【００５１】
時刻Ｔ１で、ＤＡＣ値ＤＤ１が１→２、入力信号ＳＲＣＮＴがＨ→Ｌに切り替わる。（パス１）が無効、（パス２）が有効となり、シリーズレギュレータ３００は、スイッチングレギュレータ用ＤＡＣ値ＤＤ１を出力するための準備ができる。（パス２）の経路は有効になるが、実際にシリーズレギュレータ３００のＬＤＯ用ＤＡＣ３０２（第１のＤＡＣ）に、ＤＣＤＣ用レジスタ２０２のＤＡＣ値ＤＤ１が渡されるのは、Ｄフリップフロップ２２１（ＤＦＦ１）のクロックの立ち上がりエッジが入った時刻Ｔ２のタイミングである。また時刻Ｔ２では、ＬＤＯ２が「０」から「２」に切り替わる。これはＤフリップフロップ２２１（ＤＦＦ１）の出力がシリーズレギュレータ３００の初期の「０」からスイッチングレギュレータ４００の「２」の値をラッチした状態である。また、ＳＲＣＮＴがＬになるため信号ＬＭＴＣＮＴもＬになり、シリーズレギュレータ３００の電流制限値（ＩＨｍａｘ）が１００ｍＡから１０００ｍＡへ切り替わる。
【００５２】
ＤＤ１の切り替わり後、時刻Ｔ２で最初のＣＬＫ立ち上がりエッジが入りＬＤＯ２には、スイッチングレギュレータ用ＤＡＣ値ＤＤ１＝２が入力される。一方、スイッチングレギュレータ４００は、シフトレジスタとして動作するＤフリップフロップ２２１，２２２（ＤＦＦ２，ＤＦＦ３）があるため、時刻Ｔ２では前のＤＡＣ値であるＤＤ１＝１がＤＤ２に入力されたままであり、出力電圧は１．２Ｖとなるようにフィードバック制御される。このため、出力電圧はシリーズレギュレータ３００により１．１Ｖ→１．３Ｖへ持ち上げられる。
【００５３】
ところで、このままではシリーズレギュレータ３００のＬＤＯ用ＤＡＣ３０２（第１のＤＡＣ）は、ＬＤＯで動作することになるため、時刻Ｔ２の２クロック後の時刻Ｔ６でＬＤＯの電圧を落とす。具体的には、時刻Ｔ５でＳＲＣＮＴをＨにする。これにより、セレクタ２１１（ＳＥＬ１）は、いままでの入力「０」から入力「１」に切り替わり、ＬＤＯ用レジスタ２０１の出力ＬＤＯ１の初期値の「０」がＤフリップフロップ２２１（ＤＦＦ１）の入力に入り、その後の時刻Ｔ６のクロックの立ち上がりエッジでシリーズレギュレータ３００のＬＤＯ用ＤＡＣ３０２（第１のＤＡＣ）のＬＤＯ２が２→０に切り替わる。
【００５４】
このように、時刻Ｔ５でＳＲＣＮＴ＝Ｌ→Ｈとなり、（パス２）が無効、（パス１）が有効になる。このため、シリーズレギュレータ用ＤＡＣ値ＬＤＯ２は、元のＬＤ１＝０が入力され１．１Ｖになるように動作する。また、ＬＭＴＣＮＴがＨになるため電流制限値（ＩＨｍａｘ）も元の１００ｍＡになる。
【００５５】
上記シリーズレギュレータ３００動作中のスイッチングレギュレータ４００の動作に着目すると、時刻Ｔ５でＳＲＣＮＴをＨにする１クロック前、時刻Ｔ４でＤＤ１の切り替わり後２回目のＣＬＫの立ち上がりエッジが入る。このとき、スイッチングレギュレータ用ＤＡＣ値ＤＤ２が１→２に切り替わり、（パス３）を経由してＶＤＣＤＣが１．３Ｖを出力するようにフィードバック制御される。
【００５６】
図３のタイミングチャートで説明したように、電源装置１００は、出力電圧を１．２Ｖ重負荷状態（すなわち、スイッチングレギュレータ４００が動作）から１．３Ｖに切り替える際、クロック１周期分早くシリーズレギュレータ３００が応答し、その高速な応答性能によってオーバーシュートを発生させること無く出力電圧を１．３Ｖにプルアップする。次いでスイッチングレギュレータ４００が出力目標電圧を１．３Ｖとして追いつき、さらに次のクロックでシリーズレギュレータ３００は出力目標電圧を１．２Ｖに落として、主出力を高効率なスイッチングレギュレータ４００に戻す。この一連の動作により、速くてかつオーバーシュートなしの電圧切り替えが可能になる。
【００５７】
以上のように、本実施形態によれば、電源装置１００は、出力端子を共有するシリーズレギュレータ３００と、スイッチングレギュレータ４００とを備え、ＤＡＣ値制御装置２００は、ＬＤＯ用ＤＡＣ３０２のＤＡＣ値ＬＤＯ１を書き換え可能に設定するＬＤＯ用レジスタ２０１と、ＤＣＤＣ用ＤＡＣ４０５のＤＡＣ値ＤＤ１を書き換え可能に設定するＤＣＤＣ用レジスタ２０２と、定常状態にはＬＤＯ用レジスタ２０１の出力を選択し、出力電圧が変化する過渡状態には所定時間だけＤＣＤＣ用レジスタ２０２の出力を選択するセレクタ２１１（ＳＥＬ１）と、セレクタ２１１（ＳＥＬ１）出力をラッチし、シリーズレギュレータ３００のＬＤＯ用ＤＡＣ３０２へ出力するＤフリップフロップ２２１（ＤＦＦ１）と、ＤＣＤＣ用レジスタ２０２の出力をラッチするＤフリップフロップ２２２（ＤＦＦ２）と、Ｄフリップフロップ２２２（ＤＦＦ２）の出力をラッチし、スイッチングレギュレータ４００のＤＣＤＣ用ＤＡＣ４０５へ出力するＤフリップフロップ２２３（ＤＦＦ３）とを備え、出力電圧を上げる過渡状態には、スイッチングレギュレータ４００用のレジスタであるＤＣＤＣ用レジスタ２０２のＤＡＣ値ＤＤ１を、シリーズレギュレータ３００用のレジスタであるＬＤＯ用レジスタ２０１のＤＡＣ値ＬＤ０１に代えてＬＤＯ用ＤＡＣ３０２に供給し、シリーズレギュレータ３００のＬＤＯ用ＤＡＣ３０２は、ＤＣＤＣ用レジスタ２０２のＤＡＣ値ＤＤ１を参照してＤＡＣ動作を行うので、スイッチングレギュレータ４００により電源供給すべき出力電圧であっても、所定期間だけは応答スピードの速いシリーズレギュレータ３００によって、スイッチングレギュレータ４００の出力目標電圧に対応する電源供給を行うことができ、オーバーシュートなしの電圧切り替えが可能になる。これにより、耐圧が低いＣＰＵ側チップにおいてオーバーシュートによるデバイスの破壊を有効に防止することができる。また、シリーズレギュレータ３００によって、速やかに電源が供給されるので、本電源装置からの電源供給を受けるＣＰＵと電源装置を合わせたシステム全体のフィードバックループが安定となる効果が期待できる。
【００５８】
以上の効果を更に詳細に説明する。各レギュレータ３００，４００は、電流引き込み能力がなく、重負荷時はシリーズレギュレータ３００の設定電圧をスイッチングレギュレータ４００の設定電圧よりも低くしてスイッチングレギュレータ４００が定常的に動作するようにしている。これは、図３においてシリーズレギュレータ３００の出力電圧ＶＬＤＯ（１．１Ｖ）がスイッチングレギュレータ４００の出力電圧ＶＤＣＤＣ（１．２Ｖ）よりも低く設定していることに示される。
【００５９】
また、各レギュレータ３００，４００の各レジスタ２０１，２０２出力には、データを保持するＤフリップフロップ２２１（ＤＦＦ１）〜Ｄフリップフロップ２２３（ＤＦＦ３）がありＣＬＫのタイミングでＤＡＣ値の切替えをする。
【００６０】
スイッチングレギュレータ４００の出力電圧を上げるとき、スイッチングレギュレータ４００のＤＣＤＣ用ＤＡＣ４０５（第２のＤＡＣ）のＤＡＣ値が元の状態を保持する一方で、シリーズレギュレータ３００のＬＤＯ用ＤＡＣ３０２（第１のＤＡＣ）のＤＡＣ値は、ＬＤＯ用レジスタ２０１のレジスタ値ではなくスイッチングレギュレータ４００のＤＣＤＣ用ＤＡＣ４０５（第２のＤＡＣ）のレジスタ値が入るようにセレクタ２１１（ＳＥＬ１）を切替える。図３の時刻Ｔ１〜Ｔ７に示すように、ＣＬＫのタイミングでシリーズレギュレータ３００のＤＡＣ値が目標のＤＡＣ値に切替わり、シリーズレギュレータ３００により出力電圧を上昇させる。次のＣＬＫタイミングでスイッチングレギュレータ４００のＤＡＣ値を目標値に切替える。その後セレクタ２１１（ＳＥＬ１）を切替えてシリーズレギュレータ３００のＤＡＣ値を元のＤＡＣ値に戻すことで、スイッチングレギュレータ４００の出力電圧設定がシリーズレギュレータ３００の出力電圧設定よりも高い定常動作モードに復帰する。
【００６１】
具体的には、スイッチングレギュレータ４００の動作モードでは、シリーズレギュレータ３００のＤＡＣ値ＬＤＯ１はスイッチングレギュレータ４００のＤＡＣ値ＤＤ１より低く設定されている。例えば初期状態はＬＤＯ１＝０、ＤＤ１＝１とする。ＤＤ１が１→２への切り替え直後は、スイッチングレギュレータ４００のＤＡＣ値は元の状態を維持し、代わりにシリーズレギュレータ３００のＤＡＣ値のみをＬＤＯ１＝０→２へ切り替える。このように、出力電圧の切り替え直後には、インダクタＬを用いるスイッチングレギュレータ４００ではなく、応答性が良く軽負荷時に高い効率を持つシリーズレギュレータ３００で行われるため、オーバーシュートが発生しない。その後スイッチングレギュレータ４００のＤＡＣ値を１→２へ切り替え、しかる後にＬＤＯを元のＤＡＣ値ＬＤＯ１＝０に戻す。
【００６２】
ここで、従来例においてもスイッチングレギュレータにラッシュ電流防止回路を組み込めば、過電流防止の対策を採ることは可能である。但し、この場合でもスイッチングレギュレータの動作応答性が遅いことは解消されず、ラッシュ電流防止回路によりラッシュ電流は抑えようとすれば、出力電圧を早く切替えることは困難である。これに対して、本実施の形態の電源装置１００では、出力電圧の切り替え時、まずシリーズレギュレータを動作させるので、出力電圧を高速切り替え時であってもラッシュ電流及びオーバーシュートの発生を防止することができる。
【００６３】
（実施の形態２）
実施の形態１では、出力電圧を低い方から高い方へと切替える方法を提供したが、逆に出力電圧を高い方から低い方へ速く切り替えることはできない。その理由はシリーズレギュレータとスイッチングレギュレータの両方とも電流シンク能力がないため、出力コンデンサに蓄えられた電荷を素早く放電できないためである。従来例では電圧切替えスピードをさほど早くする必要はなかった。むしろシンク能力を持たせる場合は、素子が増えることによるチップ面積の増加や、一度出力コンデンサに充電した電荷を強制的に放電させるために損失が増加するというデメリットの方が大きかった。しかし、前述のとおりＣＰＵから最適な電源電圧を電源回路へ要求するシステムにおいては、コンデンサの電荷の放電による損失よりも電圧切り替えスピードの方が重要になる。
【００６４】
実施の形態２は、低電圧への電圧切り替えスピードを高速化した電源装置の例である。
【００６５】
図４は、本発明の実施の形態２に係る電源装置の構成を示す回路図である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【００６６】
図４において、電源装置５００は、インダクタＬと、コンデンサＣと、ＬＤＯ用ＤＡＣ３０２（第１のＤＡＣ）とＤＣＤＣ用ＤＡＣ４０５（第２のＤＡＣ）にデータを入力するＤＡＣ値制御装置６００と、ＬＤＯ用ＤＡＣ３０２（第１のＤＡＣ）の出力によって出力目標電圧を制御するシリーズレギュレータ７００と、ＤＣＤＣ用ＤＡＣ４０５（第２のＤＡＣ）の出力によって出力目標電圧を制御する降圧型のスイッチングレギュレータ４００とを備え、シリーズレギュレータ７００の出力電圧ＶＬＤＯとスイッチングレギュレータ４００の出力電圧ＶＤＣＤＣとは接続され共通出力となる。
【００６７】
ＤＡＣ値制御装置６００は、図１のＤＡＣ値制御装置２００の構成に加えてさらに、遅延回路６０１と、ＭＯＤＥ信号を反転するインバータ６０２（ＩＮＶ３）と、ＯＲゲート回路２０３（ＯＲ１）の出力を遅延回路６０１により遅延した信号とＭＯＤＥ信号とのＯＲ論理をとるＯＲゲート回路６０３（ＯＲ２）と、ＳＲＣＮＴ信号とＭＯＤＥ信号の反転信号とのＯＲ論理をＤフリップフロップ２２１（ＤＦＦ１）のセット端子に出力するＯＲゲート回路６０４（ＯＲ３）と、ＯＲゲート回路２０３（ＯＲ１）の出力とＭＯＤＥ信号とのＡＮＤ論理をとるＡＮＤゲート回路６０５（ＡＮＤ１）と、ＡＮＤゲート回路６０５（ＡＮＤ１）の出力とＭＡＲＫ信号とのＮＯＲ論理をとるＮＯＲゲート回路６０６（ＮＯＲ１）と、ＯＲゲート回路６０３（ＯＲ２）の出力とＭＡＲＫ信号とのＮＯＲ論理をとるＮＯＲゲート回路６０７（ＮＯＲ２）と、ＭＡＲＫ信号によりＤフリップフロップ２２３（ＤＦＦ３）の出力とＤフリップフロップ２２２（ＤＦＦ２）の出力とを選択する４ｂｉｔのセレクタ６０８（ＳＥＬ２）とを備えて構成される。
【００６８】
シリーズレギュレータ７００は、図１のシリーズレギュレータ３００の構成に加えてさらに、シンク用ＭＯＳトランジスタＭ５と、インバータ７０１（ＩＮＶ２）と、シンク用ＭＯＳトランジスタＭ５の電流制限値を制御する電流制限回路７１０と、トランスファーゲートからなるアナログスイッチＳＷ４〜ＳＷ１０とを備えて構成される。
【００６９】
電流制限回路７１０は、前記電流制限回路３１０が出力トランジスタＭ１の電流制限値を制御するのと同様な電流制限を、シンク用ＭＯＳトランジスタＭ５に対して行うものであり、シンク用ＭＯＳトランジスタＭ５に過電流が流れた時にシンク用ＭＯＳトランジスタＭ５をシャットダウンする。
【００７０】
このように、シリーズレギュレータ７００は、ソース用のＭＯＳトランジスタＭ１に対して、シンク用ＭＯＳトランジスタＭ５及び電流制限回路７１０が追加された構成である。また、ＤＡＣ値制御装置６００は、このシンク用ＭＯＳトランジスタＭ５を制御するためのゲート回路などが付加された構成である。
【００７１】
以下、上述のように構成された電源装置の動作について説明する。
【００７２】
図５は、図４の電源装置５００の動作を説明する回路図である。図５中の太実線矢印は、負荷の軽重によって動作が切り替わるシリーズレギュレータ７００とスイッチングレギュレータ４００の動作の流れ（パス１）〜（パス４）を示す。
【００７３】
まず、シリーズレギュレータ７００の動作について説明する。なお、シリーズレギュレータ７００の基本動作は、図１のシリーズレギュレータ３００と同様であるため説明を省略する。
【００７４】
シリーズレギュレータ７００は、ソース用のＭＯＳトランジスタＭ１に対して、シンク用のＭＯＳトランジスタＭ５が追加されている。エラーアンプ３０１の出力は、一方はスイッチＳＷ２とスイッチＳＷ５を通して出力トランジスタＭ１のゲートに接続され、他方は極性反転用のインバータ７０１（ＩＮＶ２）とスイッチＳＷ７とスイッチＳＷ１０を通してシンク用ＭＯＳトランジスタＭ５のゲートに接続されている。スイッチＳＷ５とＳＷ７は入力ゲートが反対の極性であるため、同じ信号が入力された場合エラーアンプ３０１の出力は出力トランジスタＭ１かシンク用ＭＯＳトランジスタＭ５のうちどちらか一方に接続されている状態になる。また、エラーアンプ３０１の出力が繋がっていない方のトランジスタのゲートはスイッチＳＷ４及びＳＷ８によってそれぞれ電源電圧にプルアップ固定、ＧＮＤにプルダウン固定している。
【００７５】
電流制限回路３１０，７１０は以下の動作を行う。電流制限回路３１０は、図１のシリーズレギュレータ３００と同様であり、出力トランジスタＭ１のゲート電圧（ＬＭＴＩ１）は、出力トランジスタＭ１のドレイン電流の大きさに応じて変化し、出力トランジスタＭ１の電流制限値（ＩＨｍａｘ）を超える場合に、出力信号ＬＭＴＯ１がＬレベルからＨレベルに切替わる。このとき、スイッチＳＷ１がオン、スイッチＳＷ２がオフするため出力トランジスタＭ１がオフする。出力トランジスタＭ１の電流制限値は、ＬＭＴＣＮＴで切替わる。
【００７６】
電流制限回路７１０は、シンク用ＭＯＳトランジスタＭ５のゲート電圧をモニタし、シンク用ＭＯＳトランジスタＭ５のゲート電圧で制御されるカレントミラーの電流をＩ−Ｖ変換して電圧を検出する。シンク用ＭＯＳトランジスタＭ５のドレイン電流が所定値を超えるときにスイッチＳＷ１０をオフ、スイッチＳＷ９をオンし、シンク用ＭＯＳトランジスタＭ５をシャットダウンする。このように、シンク用ＭＯＳトランジスタＭ５のドレイン電流は、ゲート電圧（ＬＭＴＩ２）で検出され、電流制限値を超えるときに出力信号（ＬＭＴＯ２）がＬレベルからＨレベルに切り替わる。このときスイッチＳＷ９がオン、スイッチＳＷ１０がオフするためシンク用ＭＯＳトランジスタＭ５がオフする。
【００７７】
また、スイッチＳＷ９とスイッチＳＷ１０のエラーアンプ３０１側に、インバータ７０１（ＩＮＶ２）を介してスイッチＳＷ７とスイッチＳＷ１０が設けられ、スイッチＳＷ７とスイッチＳＷ１０は、ＮＯＲゲート回路６０７（ＮＯＲ２）に入力されるＭＡＲＫ信号によりオンオフする。ＭＡＲＫ信号は、ＤＣＤＣ用レジスタ２０２のレジスタ値が下がる時（出力電圧ＶＬＤＯが低下する時）にＭＡＲＫ信号がＬとなり、ＮＯＲゲート回路６０７（ＮＯＲ２）の出力がＨとなって、スイッチＳＷ７がオン、スイッチＳＷ８がオフとなる。これにより、エラーアンプ３０１出力はシンク用ＭＯＳトランジスタＭ５のゲートに接続され、シンク用ＭＯＳトランジスタＭ５が有効となる状態、すなわちシンク能力を持たせる状態に動作する。また、出力トランジスタＭ１側についても同様に、スイッチＳＷ１とスイッチＳＷ２のエラーアンプ３０１側に、スイッチＳＷ４とスイッチＳＷ５が設けられ、スイッチＳＷ４とスイッチＳＷ５は、ＮＯＲゲート回路６０６（ＮＯＲ１）に入力されるＭＡＲＫ信号によりオンオフする。これにより、エラーアンプ３０１の出力は出力トランジスタＭ１かシンク用ＭＯＳトランジスタＭ５のうちどちらか一方に接続され、出力トランジスタＭ１かシンク用ＭＯＳトランジスタＭ５のうちいずれか一方が有効、他方が無効となる。
【００７８】
また、出力トランジスタＭ１のフィードバック抵抗Ｒ１及びＲ２間に挿入された抵抗Ｒ８と抵抗Ｒ８をバイパスするスイッチＳＷ６の機能について説明する。シリーズレギュレータ７００の出力電圧ＶＬＤＯが過度に下げすぎる状態、具体的にはスイッチングレギュレータ４００のＤＣＤＣ用ＤＡＣ４０５のフィードバック電圧よりも低い電圧になると、ＤＣＤＣ用ＤＡＣ４０５は出力電圧を持ち上げようとして出力に対して電流を供給する。一方でシリーズレギュレータ７００は、もっと出力電圧を下げようとしてシンク用ＭＯＳトランジスタＭ５で電流を流すように動作する。すると、その瞬間にスイッチングレギュレータ４００の出力ドライブ用ＭＯＳトランジスタＭ３からインダクタＬを経由してシンク用ＭＯＳトランジスタＭ５を抜ける経路で極大の電流が流れる。これを避けるためには、スイッチングレギュレータ４００のＤＣＤＣ用ＤＡＣ４０５のフィードバック電圧よりも高い電圧に、シリーズレギュレータ７００のＬＤＯ用ＤＡＣ３０２のフィードバック電圧を持たせるようにする必要がある。そこで、シンク用ＭＯＳトランジスタＭ５が有効なときにシリーズレギュレータ７００の出力電圧を上げる方向に制御するためのスイッチＳＷ６を設けている。ＭＡＲＫ信号がＨのとき、ＮＯＲゲート回路６０６（ＮＯＲ１）の出力信号がＬになり、スイッチＳＷ６がオフとなる。フィードバック抵抗Ｒ１及びＲ２と抵抗Ｒ８が直列接続となるため、シリーズレギュレータ７００のＬＤＯ用ＤＡＣ３０２のフィードバック電圧は下がる。ＭＡＲＫ信号がＬのときは、その逆の動作でフィードバック電圧は上がることになる。
【００７９】
エラーアンプ３０１の出力が出力トランジスタＭ１に接続された状態を［ソースモード］（通常モード）、シンク用ＭＯＳトランジスタＭ５に接続された状態を［シンクモード］と呼ぶことにする。また、どちらとも接続されない状態を［オープンモード］と呼ぶことにする。［ソースモード］では、（パス１）または（パス２）が有効となる。［シンクモード］では（パス４）が有効になる。［シンクモード］では、シリーズレギュレータ用ＤＡＣ値ＬＤＯ１でなく、必ずスイッチングレギュレータ用ＤＡＣ値ＤＤ１を反映した出力電圧にする。但し、スイッチＳＷ６をオンさせることによりフィードバック抵抗比が変わるため、ΔＶＬＤＯ＝ＤＡＣＬＤＯ・Ｒ１・Ｒ８／（Ｒ８＋Ｒ２）／Ｒ２だけスイッチングレギュレータ４００の出力電圧よりも高くなるように設定している。ΔＶＬＤＯはシリーズレギュレータの出力電圧ばらつきで決定し、必ずＶＬＤＯ−ΔＶＬＤＯ＞ＶＤＣＤＣの関係が成り立つようにする。
【００８０】
次に、ＤＡＣ値制御装置６００の動作について説明する。
【００８１】
ＤＡＣ値制御装置６００は、シリーズレギュレータ７００及びスイッチングレギュレータ４００のＤＡＣ値制御装置である。ラッチ回路であるＤフリップフロップ２２２，２２３（ＤＦＦ２，ＤＦＦ３）の出力にセレクタ６０８（ＳＥＬ２）を挿入することで、信号ＭＡＲＫ＝Ｈのときにセレクタ６０８（ＳＥＬ２）の出力はＤフリップフロップ２２３（ＤＦＦ３）にラッチされ、ＭＡＲＫ＝ＬのときにＤフリップフロップ２２２（ＤＦＦ２）にラッチされて、セレクタ６０８（ＳＥＬ２）はいずれかのＤフリップフロップ２２２，２２３のラッチ出力を選択する。
【００８２】
遅延回路６０１では、入力信号ＳＲＣＮＴがＨ→Ｌに切替わると、ＡＮＤゲート回路６０５（ＡＮＤ１）の出力信号はすぐにＨ→Ｌに切替わり、ＯＲゲート回路２０３（ＯＲ１）の出力信号は遅延回路６０１で設定した遅延時間だけ遅れてＨ→Ｌに切替わる。入力信号ＳＲＣＮＴがＬ→Ｈに切替わる場合は、ＡＮＤゲート回路６０５（ＡＮＤ１）の出力は、前記遅延時間だけ遅れてＬ→Ｈに切替わり、ＯＲゲート回路２０３（ＯＲ１）の出力はすぐにＬ→Ｈに切替わる。入力信号ＭＡＲＫがＬのときＮＯＲゲート回路６０６（ＮＯＲ１）の出力信号（ＬＤＯＣＮＴ１）は、ＡＮＤゲート回路６０５（ＡＮＤ１）の出力反転信号になり、ＮＯＲ２の出力信号（ＬＤＯＣＮＴ２）は、ＯＲゲート回路６０３（ＯＲ２）の出力反転信号になる。入力信号ＭＡＲＫがＨのとき、信号ＬＤＯＣＮＴ１と信号ＬＤＯＣＮＴ２はＬに固定される。また、ＯＲゲート回路６０４（ＯＲ３）の出力は、ＤＦＦ１のセット端子に接続されており、ＯＲゲート回路６０４（ＯＲ３）の出力は、入力信号ＳＲＣＮＴがＨ→Ｌの切替えタイミングでＨ→Ｌに切替わり、その後遅延回路６０１で設定された遅延時間が経過するとＬ→Ｈに切替わり、ＬのときにＤフリップフロップ２２１（ＤＦＦ１）の出力信号をＨにセットする。
【００８３】
［ソースモード］と［シンクモード］の切り替えは、ＤＡＣ値制御装置６００からの出力信号ＬＤＯＣＮＴ１，ＬＤＯＣＮＴ２によって制御される。ＤＡＣ値制御装置６００への入力信号ＭＡＲＫは、ＤＤ１のレジスタ値が大から小へ切り替わるときにクロック信号２周期分の時間だけＬを出力しそれ以外はＨで固定されている。ＭＡＲＫ＝Ｈでは、ＬＤＯＣＮＴ１＝ＬＤＯＣＮＴ２＝Ｌのため［ソースモード］になり、ＭＡＲＫ＝ＬではＳＲＣＮＴ＝Ｈ→Ｌの切り替えで［ソースモード］から［シンクモード］に切り替わる。また、ＳＲＣＮＴ＝Ｌ→Ｈでソースモードに復帰する。もし［ソースモード］と［シンクモード］が重なる条件があると貫通電流が流れるため、遅延回路６０１によってＳＲＣＮＴの切り替え時にＡＮＤゲート回路６０５（ＡＮＤ１）とＯＲゲート回路６０３（ＯＲ２）の出力をＬにしてオープンモードに入れる。すなわち、遅延回路６０１の時定数がデットタイムになる。
【００８４】
［ソースモード］ではＤＤ２＞ＬＤＯ２と設定しているため、［シンクモード］へ切替わるときにＤＤ２＜ＬＤＯ２とする必要がある。そのため入力信号ＳＣＲＮＴのＨ→Ｌ切換え時刻から遅延時間までＯＲゲート回路６０４（ＯＲ３）の出力をＬ、ＤＦＦ１の出力をＨにすることでＬＤＯ２の値を最大にする。［ソースモード］ではＤＦＦ２及びＤＦＦ３により、ＤＤ１のレジスタ値変更から２ＣＬＫだけ遅れてＤＤ２が切替わるが、１回目と２回目のＣＬＫ間でＤＤ２＞ＬＤＯ２となるためシンク用ＭＯＳトランジスタＭ５に貫通電流が生じる。［シンクモード］ではセレクタ２１１（ＳＥＬ１）によりＤフリップフロップ２２２（ＤＦＦ２）の出力をＤＤ２にすることで、レジスタ値変更から１ＣＬＫでＤＤ２が切替わるようにしている。
【００８５】
次に、出力電圧の切り替え方法について説明する。
【００８６】
図６は、電源装置５００の動作を示す出力電圧切替えのタイミングチャートである。図６のＤＤ１，ＤＤ２，ＬＤＯ１，ＬＤＯ２において丸カッコ内の数値はデータの４ビット値を示している。
【００８７】
図６において、時刻Ｔ６までの動作は、電圧を１．１Ｖ→１．３Ｖへ切り替えるときの動作であり、図３のタイミングチャートで説明した動作と同様である。
【００８８】
ＤＡＣ値制御装置６００への入力信号ＭＡＲＫは、出力電圧を下げる切り替えを行う場合の［シンクモード］の制御信号であり、ＤＤ１のレジスタ値が大から小へ切り替わるとき、Ｈ→Ｌに切り替わる。例えば図６のＤＤ１に示すように、ＤＤ１が「２」から「１」に切り替わる時、その大小を比較するとＤＤ１のレジスタ値が大から小となるためＭＡＲＫが入力される。
【００８９】
時刻Ｔ７でＭＡＲＫはＨ→Ｌに切替わる。その直後に［ソースモード］からオープンモードに遷移し遅延時間後までその状態を保持する。ＯＲゲート回路２０３（ＯＲ１）出力側に遅延回路６０１を設け、ＯＲゲート回路２０３（ＯＲ１）出力を、図６に示す遅延時間だけ遅延してＡＮＤゲート回路６０５（ＡＮＤ１）又はＮＯＲゲート回路６０７（ＮＯＲ２）の一方の入力に渡すことで、出力トランジスタＭ１とシンク用ＭＯＳトランジスタＭ５が両方オンして貫通電流が流れてしまうことを防止する。図６のＬＤＯＣＮＴ１，ＬＤＯＣＮＴ２に示すように、シンク用ＭＯＳトランジスタＭ５をオンさせる前に出力トランジスタＭ１とシンク用ＭＯＳトランジスタＭ５を何れもオフし、その後にシンク用ＭＯＳトランジスタＭ５をオンする。また［シンクモード］から［ソースモード］に遷移するオープンモードでは、シンク用ＭＯＳトランジスタＭ５をオフして出力トランジスタＭ１をオンする。その間はスイッチングレギュレータ４００の（パス３）のみが有効となる。時刻Ｔ７でＳＲＣＮＴ＝Ｈ→Ｌになると、Ｄフリップフロップ２２１（ＤＦＦ１）がセットされ、ＤＡＣ値ＬＤＯ２は最大値に設定される。また、スイッチＳＷ６がオンし、抵抗Ｒ８のＦＢ抵抗がショートされるためフィードバック電圧値が高めにシフトする。
【００９０】
時刻Ｔ７から遅延時間後に［シンクモード］へモードが遷移し、Ｄフリップフロップ２２１（ＤＦＦ１）のセット信号は解除される。このときスイッチングレギュレータ４００の（パス３）とシリーズレギュレータ７００の（パス４）が有効になる。
【００９１】
時刻Ｔ８で［シンクモード］以降後最初のＣＬＫエッジが入る。各レギュレータ７００，４００のＤＡＣ値はＤＤ２＝２→１、ＬＤＯ２＝３→１へ切り替わるが、スイッチングレギュレータ４００は、シンク能力がないためシリーズレギュレータ７００の（パス４）を経由して出力電圧がフィードバック制御される。
【００９２】
時刻Ｔ１１でＳＲＣＮＴがＬ→Ｈに切り替わり［シンクモード］からオープンモードに遷移する。遅延時間後オープンモードから［ソースモード］に復帰し、（パス１）が有効となり通常のシリーズレギュレータ７００の動作状態に復帰する。
【００９３】
図６のタイミングチャートで説明したように、本実施の形態の電源装置５００は、出力電圧を１．３Ｖ重負荷状態（すなわち、スイッチングレギュレータ４００が動作）から１．２Ｖに切り替える際、シンク能力を持つモードに移行したシリーズレギュレータ７００が応答し、その高速な応答性能によってアンダーシュートを発生させること無く出力電圧を１．２Ｖよりも若干高めの電圧にプルダウンする。次いでシリーズレギュレータ７００のシンクモードを解除し、出力目標電圧を１．１Ｖに戻す。負荷電流により出力電圧が１．２Ｖまで低下するとスイッチングレギュレータ４００が動作を開始し、主出力が高効率なスイッチングレギュレータ４００に戻る。この一連の動作により、速くてかつオーバーシュートなしの電圧切り替えが可能になる。
【００９４】
このように、本実施の形態によれば、シリーズレギュレータ７００は、さらに出力電圧を強制的に落とすシンク能力を持たせるシンク用ＭＯＳトランジスタＭ５と、シンク用ＭＯＳトランジスタＭ５の電流制限値を制御する電流制限回路７１０と備え、ＤＡＣ値制御装置６００は、出力電圧を下げる過度状態において出力トランジスタＭ１とシンク用ＭＯＳトランジスタＭ５及び電流制限回路７１０を適切に制御するゲート回路及びラッチ回路等を備えて構成したので、出力電圧を下げる過渡時には、シンク能力によって所定時間だけ放電させることができ、スイッチングレギュレータ４００の出力電圧を切替える場合の、アンダーシュートの発生を確実に防止することができる。したがって、アンダーシュートによってシステムリセットがかかってしまうなどの従来対策が困難だった問題を解決することができる。また、本電源装置からの電源供給を受けるＣＰＵと電源装置を合わせたシステム全体のフィードバックループが安定となる効果が期待できる。
【００９５】
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。
【００９６】
例えば、上記各実施の形態では、シリーズレギュレータとスイッチングレギュレータの出力目標電圧制御用として出力電圧を目標の出力電圧に制御するＤＡＣを用いているが、ＤＡＣ以外の出力目標電圧制御方法であってもよく、同様の効果を得ることができる。
【００９７】
また、出力トランジスタＭ１，シンク用ＭＯＳトランジスタＭ５を含む各トランジスタの種類、極性は上記各実施の形態のものに限定されるものではない。
【００９８】
また、上記各実施の形態は、電源装置に適用した例であるが、降圧型スイッチングレギュレータとシリーズレギュレータが並列接続された回路であれば、どのような回路構成であってもよい。また、上述した電源装置を備えるＤＣ−ＤＣコンバータ、及び電子機器であってもよい。
【００９９】
また、上記各実施の形態では電源装置及び電源供給方法という名称を用いたが、これは説明の便宜上であり、電源供給装置、スイッチングレギュレータ、電源制御装置等であってもよいことは勿論である。
【０１００】
さらに、上記電源装置を構成する各回路部、例えばスイッチ素子，比較器，アンプ等の種類、数及び接続方法などは前述した実施の形態に限られない。
【産業上の利用可能性】
【０１０１】
本発明の電源装置及び電源供給方法は、電源電圧を制御して低消費電力化を図るＣＰＵ用の電源として、また消費電流が大きく変動する電子機器の電源装置に有用である。また、ＣＰＵ等の電子機器用電源回路、携帯機器以外の電子機器における電源装置にも広く適用され得るものである。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態１に係る電源装置の構成を示す回路図
【図２】本実施の形態１に係る電源装置の動作を説明する回路図
【図３】本実施の形態１に係る電源装置の動作を示す出力電圧切替えのタイミングチャート
【図４】本発明の実施の形態２に係る電源装置の構成を示す回路図
【図５】本実施の形態２に係る電源装置の動作を説明する回路図
【図６】本実施の形態２に係る電源装置の動作を示す出力電圧切替えのタイミングチャート
【図７】従来の電源装置の構成を示すブロック図
【図８】従来の電源装置の動作を示すタイミングチャート
【符号の説明】
【０１０３】
１００，５００  電源装置
２００，６００  ＤＡＣ値制御装置
２０１  ＬＤＯ用レジスタ
２０２  ＤＣＤＣ用レジスタ
２０３  ＯＲゲート回路（ＯＲ１）
２１１  セレクタ（ＳＥＬ１）
２２１  Ｄフリップフロップ（ＤＦＦ１）
２２２  Ｄフリップフロップ（ＤＦＦ２）
２２３  Ｄフリップフロップ（ＤＦＦ３）
３００，７００  シリーズレギュレータ
３０１，４０１  エラーアンプ
３０２  ＬＤＯ用ＤＡＣ（第１のＤＡＣ）
３１０，７１０  電流制限回路
３１１  過電流検出コンパレータ
３１２，４０２  基準電圧源
４００  スイッチングレギュレータ
４０３  ＰＷＭ回路（制御回路）
４０４  インバータ（ＩＮＶ１）
４０５  ＤＣＤＣ用ＤＡＣ（第２のＤＡＣ）
６０１  遅延回路
６０２  インバータ（ＩＮＶ３）
６０３  ＯＲゲート回路（ＯＲ２）
６０４  ＯＲゲート回路（ＯＲ３）
６０５  ＡＮＤゲート回路（ＡＮＤ１）
６０６  ＮＯＲゲート回路（ＮＯＲ１）
６０７  ＮＯＲゲート回路（ＮＯＲ２）
６０８  セレクタ（ＳＥＬ２）
７０１  インバータ（ＩＮＶ２）
Ｌ  インダクタ
Ｃ  コンデンサ
Ｍ１  出力トランジスタ
Ｍ２  電流検出用ＭＯＳトランジスタ
Ｍ３  出力ドライブ用ＭＯＳトランジスタ
Ｍ４  整流用ＭＯＳトランジスタ
Ｍ５  シンク用ＭＯＳトランジスタ
ＳＷ１〜ＳＷ１０  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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