(57)【要約】【課題】接合リークの問題なく、Ｎｉシリサイドプロセスを適用できる半導体装置、及びその製造方法を提供する。【解決手段】ソース・ドレイン拡散層９の表層部に、Ｎｉ2Ｓｉであるシリサイド膜１１を形成する。続いて、シリコン基板１の全面に、アモルファスシリコン膜１２を堆積後、２ｎｄ−ＲＴＡを行う。２ｎｄ−ＲＴＡによるシリサイド反応の進行時に消費されるシリコンが、シリサイド膜１１下部のシリコン基板１のみではなく、上部のアモルファスシリコン膜１２からも供給されるため、シリサイド反応をアモルファスシリコン膜１２側にも進めることができる。その結果、シリコン基板１側へのシリサイドの侵入を抑制し、接合リークを低減することができる。【選択図】図９
2007109913.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりなる下地上に形成されたゲート構造と、
前記ゲート構造を挟むように、前記下地の表層部に形成されたソース・ドレイン拡散層と、
前記ソース・ドレイン拡散層の表層部に形成されたシリサイド膜と、
を備える半導体装置であって、
前記シリサイド膜の上面は、前記下地の主面より上方にあることを特徴とする半導体装置。
【請求項２】
前記シリサイド膜は、前記下地の前記主面を境にして、前記上面側の部分とそれ以外の部分の体積比が１対１０から１０対１０であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記体積比は、６対１０であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート構造の側壁に形成されたサイドウォールをさらに備え、
前記シリサイド膜の形状は、前記下地側に凹型であり、
前記シリサイド膜は、前記サイドウォール側の端部において、前記上面が、前記下地の前記主面よりも上方にあることを特徴とする請求項１から３の何れかに記載の半導体装置。
【請求項５】
前記下地は、ＳＯＩ基板であることを特徴とする請求項１から４の何れかに記載の半導体装置。
【請求項６】
前記ＳＯＩ基板は、フィン状のＳＯＩ層を備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
（ａ）シリコンよりなる下地上に第１シリサイド膜を形成する工程と、
（ｂ）前記第１シリサイド膜上に非晶質シリコンを堆積する工程と、
（ｃ）前記工程（ｂ）の後に、シリサイド反応を進めることにより、前記第１シリサイド膜から第２シリサイド膜を形成する工程と、
（ｄ）前記工程（ｃ）の後に、前記非晶質シリコンを除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記工程（ａ）は、比較的低温の第１アニールによるシリサイド反応により、前記第１シリサイド膜を形成する工程を含み、
前記工程（ｃ）は、比較的高温の第２アニールによるシリサイド反応により、前記第２シリサイド膜を形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）は、前記下地の主面を境にして、前記第２シリサイド膜の上面側の部分とそれ以外の部分の体積比が１対１０から１０対１０になるように前記第２シリサイド膜を形成する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）は、前記体積比が６対１０となるように前記第２シリサイド膜を形成する工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ）は、
（ａ−１）前記下地上にシリコン層を形成する工程と、
（ａ−２）前記シリコン層上に金属膜を堆積する工程と、
（ａ−３）アニールによるシリサイド反応により、前記第１シリサイド膜を形成する工程と、
を備えることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ａ）は、ＳＯＩ基板上に前記第１シリサイド膜を形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ａ）は、前記ＳＯＩ基板のフィン状のＳＯＩ層上に前記第１シリサイド膜を形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
請求項７から１３の何れかに記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サリサイドプロセスを用いて製造した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
サリサイドプロセスは、ＭＯＳトランジスタの形成に一般的に用いられている。特に、Ｎｉシリサイドを用いたＮｉサリサイドプロセスは、６５ｎｍノード以降のＭＯＳトランジスタの製造に用いられるケースが増えている（例えば、非特許文献１参照）。
【０００３】
Ｎｉサリサイドプロセスでは、まず、（１）半導体基板上に、素子分離、ゲート絶縁膜、ゲート電極、及びサイドウォールを形成する。そして、（２）Ｎｉスパッタを半導体基板全面に行い、Ｎｉ層を形成する。次に、（３）２５０℃から４００℃の１ｓｔ−ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行ってＮｉ2Ｓｉを形成する。
【０００４】
そして、（４）未反応のＮｉを除去した後、（５）４００℃〜７００℃の２ｎｄ‐ＲＴＡを行ってＮｉＳｉを形成している。その後、（６）コンタクト層間膜と配線を形成している。
【０００５】
上記のように、Ｎｉサリサイドプロセスでは、Ｎｉシリサイドとして、最も抵抗の低いＮｉＳｉを用いる。しかし、ＮｉＳｉは熱力学的には中間相であり、８００℃以上の熱負荷がかかると熱的に安定なＮｉＳｉ2になる。したがって、Ｎｉサリサイドプロセスを用いてＭＯＳトランジスタを製造する場合、製造プロセスの低温化が必要になる。
【０００６】
そのため、上記（６）のコンタクト層間膜及び配線形成プロセスの熱負荷は、３５０℃〜４５０℃程度の範囲に低温化されるのが一般的である。
【０００７】
【非特許文献１】Ｙ．Ｍａｔｓｕｂａｒａ，ｅｔ  ａｌ．，“Ｆｕｌｌｙ  Ｃｏｍｐａｔｉｂｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｅｍｂｅｄｄｅｄ  ＤＲＡＭ  ｗｉｔｈ  ６５ｎｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ（ＣＭＯＳ５）”ＩＥＤＭ  Ｔｅｃ．Ｄｉｇ．ｐ４２３−４２６（２００１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、このように低温化した場合であっても、実際には、半導体基板上に回路やＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）パターンがあるため、局所的な応力や熱負荷がかかり、ＮｉＳｉではなく、ＮｉＳｉ2への反応が進行する場合がある。特に、２ｎｄ−ＲＴＡの際には、ＮｉＳｉではなくＮｉＳｉ2への反応が進行する場合がある。
【０００９】
ＮｉＳｉの場合には、反応に消費されるＮｉとＳｉの膜厚がほぼ同一であり、比抵抗も低いため、浅接合化されたソース・ドレイン拡散層（６５ｎｍノードでは、接合深さは７０ｎｍ〜１００ｎｍである。）に対して接合リークを十分に低減することができる。
【００１０】
しかし、その後ＮｉＳｉ2への反応が進むと、さらにＳｉが消費され、元のＮｉ膜厚のほぼ２．２倍のＳｉが消費される。
【００１１】
また、その反応は、浅溝素子分離エッジやサイドウォールエッジなどの反応が進み易い部分に向かって異常成長し易い。そのため、ソース・ドレイン拡散層の接合深さを越えてシリサイドが形成され、接合リークの原因となる。
【００１２】
そこで、本発明の目的は、接合リークの問題なくＮｉシリサイドプロセスを適用できる半導体装置、及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
請求項１に記載の半導体装置は、シリコンよりなる下地上に形成されたゲート構造と、前記ゲート構造を挟むように、前記下地の表層部に形成されたソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の表層部に形成されたシリサイド膜と、を備える半導体装置であって、前記シリサイド膜の上面は、前記下地の主面より上方にあることを特徴とする。
【００１４】
請求項７に記載の半導体装置の製造方法は、（ａ）シリコンよりなる下地上に第１シリサイド膜を形成する工程と、（ｂ）前記第１シリサイド膜上に非晶質シリコンを堆積する工程と、（ｃ）前記工程（ｂ）の後に、シリサイド反応を進めることにより、前記第１シリサイド膜から第２シリサイド膜を形成する工程と、（ｄ）前記工程（ｃ）の後に、前記非晶質シリコンを除去する工程と、を備えることを特徴とする。
【発明の効果】
【００１５】
請求項１に記載の半導体装置によれば、シリサイド膜の上面が、下地の主面より上方にあるので、下地側へのシリサイド膜の侵入を抑制するように製造できる。その結果、接合リークを抑制することができる。
【００１６】
請求項７に記載の半導体装置の製造方法によれば、シリサイド反応を進めることにより消費されるシリコンが、第１シリサイド膜下部の下地のみではなく、上部の非晶質シリコンからも供給されるため、シリサイド反応を非晶質シリコン側にも進めることができる。その結果、下地側への第２シリサイド膜の侵入を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
＜実施の形態１＞
＜Ａ．構成＞
図１は、本実施の形態１に係る半導体装置の構成を示す断面図である。ＭＯＳトランジスタが形成される領域を囲うように、シリコン（Ｓｉ）基板１（下地）に浅溝素子分離２が形成されている。そして、浅溝素子分離２に囲われたシリコン基板１上にゲート絶縁膜３が形成されている。
【００１８】
ゲート絶縁膜３上に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極４が形成され、ゲート電極４の上部には、シリサイド膜２１が形成されている。そして、ゲート絶縁膜３、ゲート電極４及びシリサイド膜２１により、ゲート構造を形成している。
【００１９】
ゲート構造の側壁には、シリコン酸化膜６、及びシリコン窒化膜７からなるサイドウォール８が形成されている。
【００２０】
そして、ゲート構造を挟むように、シリコン基板１の表層部にソース・ドレイン拡散層９が形成され、ソース・ドレイン拡散層９の表層部には、シリサイド膜１３（第２シリサイド膜）が形成されている。
【００２１】
また、エクステンション層５がゲート絶縁膜３下のチャネル領域を挟むようにソース・ドレイン拡散層９から延在して形成されている。
【００２２】
ここで、ソース・ドレイン拡散層９の表層部のシリサイド膜１３は、上面がサイドウォール８の下端より上方にあるように形成されている。すなわち、シリサイド膜１３の上面（ソース・ドレイン拡散層９との接合面に対向する面）は、シリコン基板１の主面より上方にあるように形成されている。
【００２３】
具体的には、シリサイド膜１３は、シリコン基板１の主面を境にして、上面側の部分とそれ以外の部分の体積比が６対１０になるように形成されている。
【００２４】
＜Ｂ．製造方法＞
次に、図２から図１０を参照して本実施の形態１に係る半導体装置の製造方法について説明する。図２から図１０は、本実施の形態１に係る半導体装置の製造工程を示す断面図である。
【００２５】
まず、図２の工程では、シリコン基板１にシリコン酸化膜からなる浅溝素子分離２を形成し、続いてチャネル不純物をシリコン基板１の表層部に導入する。
【００２６】
次に、図３の工程では、シリコン基板１上に、酸窒化膜からなるゲート絶縁膜３（厚み：２ｎｍ）、多結晶シリコン膜からなるゲート電極４（厚み：１４０ｎｍ）を形成する。
【００２７】
次に、図４の工程では、砒素及びボロン等のイオン注入と活性化アニールを行うことによりエクステンション層５を形成する。
【００２８】
次に、図５の工程では、熱ＣＶＤ等でシリコン酸化膜６及びシリコン窒化膜７を順に堆積して積層構造を形成した後、ドライエッチング法によりエッチングすることでサイドウォール８を形成する。シリコン酸化膜６及びシリコン窒化膜７の膜厚は、例えば、それぞれ１０ｎｍと５０ｎｍである。
【００２９】
次に、図６の工程では、砒素及びボロン等のイオン注入と、１０５０℃で１秒程度の活性化アニールを行うことによりソース・ドレイン拡散層９を形成する。
【００３０】
次に、図７の工程では、スパッタ法により、例えば１０ｎｍの膜厚のＮｉ膜１０をシリコン基板１上に堆積する。
【００３１】
続いて、図８の工程では、例えば、３００℃程度の比較的低温の１ｓｔ−ＲＴＡ（第１アニール）によりＮｉ膜１０をシリサイド反応させ、ソース・ドレイン拡散層９上に選択的にメタルリッチなシリサイド膜１１（第１シリサイド膜）を形成する。同時に、ゲート電極４上にもメタルリッチなシリサイド膜２２が形成される。
【００３２】
ここで、シリサイド膜１１は、熱力学的にはシリサイドの中間相である。シリサイド膜１１としてＮｉ2Ｓｉを形成した場合は、Ｎｉ膜１０の約０．９倍の膜厚のシリコンが反応に消費される。
【００３３】
シリサイド膜１１の形成後は、過酸化水素（Ｈ2Ｏ2）等を含んだ薬液により未反応Ｎｉを選択的に除去する。
【００３４】
以上の工程により、シリサイド膜１１が形成されたシリコン基板１が準備される。
【００３５】
次に、図９の工程では、スパッタ法により、例えば５〜２０ｎｍ程度のアモルファスシリコン（ａ−Ｓｉ：非晶質シリコン）膜１２をシリコン基板１の全面に堆積する。
【００３６】
このとき、デポ温度（堆積温度）はシリサイド反応が進まない温度以下にする必要がある。そのため、室温〜４００℃の範囲に堆積温度を保持し、スパッタによりアモルファスシリコン膜１２を形成する。あるいは、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などの低温プロセスにより、アモルファスシリコン膜１２を堆積してもよい。
【００３７】
次に、図１０の工程では、例えば６００℃程度の比較的高温の２ｎｄ−ＲＴＡ（第２アニール）によりシリサイド反応を進行させ、Ｎｉ2Ｓｉであるシリサイド膜１１からＮｉＳｉである低抵抗のシリサイド膜１３（第２シリサイド膜）を形成する。同時に、ゲート電極４上に形成されたシリサイド膜２２から低抵抗なシリサイド膜２１が形成される。
【００３８】
この時、シリサイド膜１３の形成のために、シリサイド反応の進行によって消費されるシリコンは、シリサイド膜１１下部のシリコン基板１のみからではなく、シリサイド膜１１上に堆積されたアモルファスシリコン膜１２からも供給される。そのため、シリサイド反応を上部のアモルファスシリコン膜１２側にも進めることができる。
【００３９】
また、アモルファスシリコンは、シリサイド反応が起こり易いため、浅溝素子分離２のエッジやサイドウォール８のエッジなどのシリサイド反応が進み易い部分に向かう異常成長（ＮｉＳｉ2が形成される場合もある。）をより効果的に低減することができる。
【００４０】
さらに、シリサイド膜１１としてＮｉ2Ｓｉ、シリサイド膜１３としてＮｉＳｉとしているので、シリサイド膜１３は、シリコン基板１の主面を境にして、シリサイド膜１３の上面側の部分とそれ以外の部分の体積比が６対１０になるように形成される。
【００４１】
次に、シリコンの選択ドライエッチングにより、未反応のアモルファスシリコンを選択的に除去する。未反応アモルファスシリコンの除去は、ヒドラジン、ＫＯＨ、ＨＦ／ＨＮＯ3等の薬液による除去も可能である。
【００４２】
以上説明した工程により、図１に示した半導体装置を得ることができる。本実施の形態１に係る半導体装置は、シリサイド膜１３の上面がシリサイド反応前のシリコン基板１の表面よりも上方に形成されているため、積み上げソース・ドレイン構造となっている。
【００４３】
＜Ｃ．効果＞
本実施の形態１に係る半導体装置は、シリサイド膜１３のソース・ドレイン拡散層９との接合面に対向する面が、シリコン基板１の主面より上方にあるように形成されている。
【００４４】
そのため、シリコン基板１側へのシリサイド膜１３の侵入を抑制するように製造できる。その結果、接合リークを抑制することができる。
【００４５】
本実施の形態１に係る半導体装置は、シリサイド膜１３がシリコン基板１の主面を境にして、シリサイド膜１３の上面側の部分とそれ以外の部分の体積比が６対１０であるように形成されている。
【００４６】
そのため、シリサイド膜１１としてＮｉ2Ｓｉ、シリサイド膜１３としてＮｉＳｉを用いた場合であっても、シリコン基板１側へのシリサイド膜１３の侵入を抑制するように製造できる。その結果、接合リークを抑制することができる。
【００４７】
本実施の形態１に係る半導体装置の製造方法は、２ｎｄ−ＲＴＡによるシリサイド反応の進行時に消費されるシリコンが、シリサイド膜１１下部のシリコン基板１のみからではなく、上部のアモルファスシリコン膜１２からも供給されるため、シリサイド反応をアモルファスシリコン膜１２側にも進めることができる。
【００４８】
また、アモルファスシリコンはシリサイド反応が起こり易いため、浅溝素子分離２のエッジやサイドウォール８のエッジなどの反応が進み易い部分に向かう、ＮｉＳｉ2の形成による異常成長をより効果的に低減することができる。
【００４９】
その結果、シリコン基板１側へのシリサイド膜１３の侵入を抑制し、接合リークを低減することができる。
【００５０】
本実施の形態１に係る半導体装置の製造方法は、体積比が６対１０となるように第２シリサイドを形成している。
【００５１】
そのため、シリサイド膜１１としてＮｉ2Ｓｉ、シリサイド膜１３としてＮｉＳｉとした場合であっても、シリコン基板１側へのシリサイド膜１３の侵入を抑制するように半導体装置を製造できる。その結果、接合リークを抑制することができる。
【００５２】
なお、本実施の形態１では、シリコン基板１の主面を境にして、上面側の部分とそれ以外の部分の体積比が６対１０であるようにシリサイド膜１３を形成しているが、必ずしもこの体積比に限るものではない。
【００５３】
例えば、シリサイド膜１１として、Ｎｉ2Ｓｉよりメタルリッチな中間相のシリサイドを用いたり、シリサイド膜１３を抵抗の高いＮｉＳｉ2とした場合には、シリサイド膜１３の体積比は、１対１０から１０対１０の範囲の値になる。
【００５４】
より具体的には、中間相としてＮｉＳｉ、最終的なシリサイド膜１３としてＮｉＳｉ2とした場合には、体積比は概ね１対１０になる。また、中間相としてＮｉ3Ｓｉ、最終的なシリサイド膜１３としてＮｉ2Ｓｉとした場合には、体積比は概ね１０対１０になる。
【００５５】
このような場合であっても、シリコン基板１側へのシリサイド膜１３の侵入を抑制するように半導体装置を製造でき、接合リークを抑制することができる。
【００５６】
また、本実施の形態１に係る半導体装置の製造方法は、シリサイド膜１３として、Ｎｉシリサイドを用いた半導体装置に限るものではなく、例えば、Ｃｏ、Ｔｉ、Ｗ、Ｐｄ、Ｐｔ等中間相を有するシリサイドを用いた半導体装置にも適用できる。
【００５７】
＜実施の形態２＞
＜Ａ．構成＞
図１１は、本実施の形態２に係る半導体装置の構成を示す断面図である。図１１に示すように、本実施の形態２に係る半導体装置では、シリサイド膜１３が凹型に形成されている。そして、シリサイド膜１３は、サイドウォール８側の端部において、ソース・ドレイン拡散層９との接合面に対向する面が、シリコン基板１の主面よりも上方にあるように形成されている。
【００５８】
その他の構成は、実施の形態１に係る半導体装置と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【００５９】
＜Ｂ．製造方法＞
次に、図１２，１３を参照して、本実施の形態２に係る半導体装置の製造方法について説明する。
【００６０】
まず、実施の形態１と同様の工程により、実施の形態１の図６に示す構造を形成する。
【００６１】
次に、図１２の工程では、砒素及びボロンのイオン注入、及び１０５０℃で１秒程度の活性化アニールにより、ソース・ドレイン拡散層９を形成する。
【００６２】
続いて、シリコン基板１の表面をドライエッチングにより掘り下げた後、スパッタ法により例えば１０ｎｍのＮｉ膜１０をシリコン基板１の全面に堆積する。
【００６３】
ここで、サイドウォール８の形成時に、ドライエッチングによるオーバーエッチングでシリコン基板１の表面が下がった場合も同様の形状になる。
【００６４】
次に、図１３の工程では、例えば３００℃程度の１ｓｔ−ＲＴＡによりＮｉ膜１０をシリサイド反応をさせ、ソース・ドレイン拡散層９上にメタルリッチなシリサイド膜１１を形成する。同時に、ゲート電極４上にもメタルリッチなシリサイド膜２２が形成される。
【００６５】
ここで、シリサイド膜１１は、熱力学的にはシリサイドの中間相である。シリサイド膜１１としてＮｉ2Ｓｉを形成した場合は、Ｎｉ膜１０の約０．９倍の膜厚のシリコンが反応に消費される。
【００６６】
シリサイド膜１１の形成後は、未反応Ｎｉを過酸化水素（Ｈ2Ｏ2）等を含んだ薬液により選択的に除去する。
【００６７】
このとき、シリサイド膜１１は、サイドウォール８のエッジ下のシリコン基板１部分にも形成されるため、その形状は下（シリコン基板１側）に凹型になる。
【００６８】
続いてスパッタ法により、例えば５〜２０ｎｍ程度のアモルファスシリコン膜１２をシリコン基板１の全面に堆積する。
【００６９】
このとき、堆積温度は、シリサイド反応が進まない温度以下にする必要がある。そのため、室温〜４００℃の範囲に堆積温度を保持し、スパッタによりアモルファスシリコン膜１２を形成する。あるいは、プラズマＣＶＤなどの低温プロセスにより、アモルファスシリコン膜１２を堆積してもよい。
【００７０】
次に、例えば６００℃程度の２ｎｄ−ＲＴＡによりシリサイド反応を進行させ、Ｎｉ2Ｓｉであるシリサイド膜１１からＮｉＳｉである低抵抗のシリサイド膜１３を形成する。同時に、ゲート電極４上に形成されたシリサイド膜２２から低抵抗なシリサイド膜２１が形成される。
【００７１】
この時、シリサイド膜１３の形成のために、シリサイド反応の進行によって消費されるシリコンは、シリサイド膜１１下部のシリコン基板１のみからではなく、シリサイド膜１１上に堆積されたアモルファスシリコン膜１２からも供給される。そのため、シリサイド反応を上部のアモルファスシリコン膜１２側にも進めることができる。
【００７２】
また、アモルファスシリコンは、シリサイド反応が起こり易いため、浅溝素子分離２のエッジやサイドウォール８のエッジなどのシリサイド反応が進み易い部分に向かう異常成長（ＮｉＳｉ2が形成される場合もある。）をより効果的に低減することができる。
【００７３】
このときのシリサイド膜１３の形状は、サイドウォール８のエッジ部分にもシリサイド膜１３が形成されるため、下（シリコン基板１側）に凹型となる。以上の工程により、図１１に示す半導体装置を得ることができる。
【００７４】
＜Ｃ．効果＞
本実施の形態２に係る半導体装置は、シリサイド膜１３の形状がシリコン基板１側に凹型に形成されている。そして、シリサイド膜１３は、サイドウォール８側の端部において、ソース・ドレイン拡散層９との接合面に対向する面が、シリコン基板１の主面よりも上方にあるように構成されている。
【００７５】
そのため、サイドウォール８の形成時に、ドライエッチングによるオーバーエッチングでシリコン基板１の表面が下がった場合であっても、シリコン基板１側へのシリサイド膜１３の侵入を抑制するように製造できる。その結果、接合リークを抑制することができる。
【００７６】
本実施の形態２に係る半導体装置の製造方法によれば、２ｎｄ−ＲＴＡによるシリサイド反応の進行時に消費されるシリコンが、シリサイド膜１１下部のシリコン基板１のみからではなく、上部のアモルファスシリコン膜１２からも供給されるため、シリサイド反応をアモルファスシリコン膜１２側にも進めることができる。
【００７７】
また、アモルファスシリコンはシリサイド反応が起こり易いため、浅溝素子分離２のエッジやサイドウォール８のエッジなどの反応が進み易い部分に向かう、ＮｉＳｉ2の形成による異常成長をより効果的に低減することができる。
【００７８】
その結果、サイドウォール８の形成時に、ドライエッチングによるオーバーエッチングでシリコン基板１の表面が下がった場合であっても、シリコン基板１側へのシリサイド膜１３の侵入が抑制されるため、シリサイド膜１３の下面と、ソース・ドレイン拡散層９とシリコン基板１との接合面間の距離が確保され、接合リークを低減することができる。
【００７９】
＜実施の形態３＞
＜Ａ．構造＞
図１４は、本実施の形態３に係る半導体装置の構成を示す断面図である。図１４に示すように、本実施の形態３に係る半導体装置は、実施の形態１に比べて、シリサイド膜１３が上方に積み上がった構造となっている。
【００８０】
その他の構成は、実施の形態１に係る半導体装置と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。
【００８１】
＜Ｂ．製造方法＞
次に、図１５から図１９を参照して、本実施の形態３に係る半導体装置の製造方法について説明する。
【００８２】
まず、実施の形態１と同様の工程により、図６に示す構造を形成する。
【００８３】
次に、図１５の工程では、選択エピタキシャル成長技術によりソース・ドレイン拡散層９上及びゲート電極４上に、例えば１０ｎｍ〜３０ｎｍのシリコン層１４及びシリコン層２３をそれぞれ選択的に形成する。
【００８４】
なお、シリコン層１４をソース・ドレイン拡散層９の形成前に形成し、その後イオン注入によってソース・ドレイン拡散層９を形成するようにしてもよい。
【００８５】
次に図１６の工程では、スパッタ法により例えば１０ｎｍのＮｉ膜１０（金属膜）を堆積する。
【００８６】
続いて、図１７の工程では、例えば、３００℃程度の１ｓｔ−ＲＴＡ（アニ−ル）によりシリサイド反応により、ソース・ドレイン拡散層９上に選択的にメタルリッチなシリサイド膜１１を形成する。同時に、ゲート電極４上にもメタルリッチなシリサイド膜２２が形成される。
【００８７】
ここで、シリサイド膜１１は、熱力学的にはシリサイドの中間相である。シリサイド膜１１としてＮｉ2Ｓｉを形成した場合は、Ｎｉ膜１０の約０．９倍の膜厚のシリコンが反応に消費される。
【００８８】
シリサイド膜１１の形成後は、過酸化水素等を含んだ薬液により未反応Ｎｉを選択的に除去する。
【００８９】
次に、図１８の工程では、スパッタ法により、例えば５〜２０ｎｍ程度のアモルファスシリコン膜１２をシリコン基板１の全面に堆積する。このとき、デポ温度はシリサイド反応が進まない温度以下にする必要がある。そのため、室温〜４００℃の範囲に堆積温度を保持し、スパッタによりアモルファスシリコン膜１２を形成する。あるいは、プラズマＣＶＤなどの低温プロセスにより、アモルファスシリコン膜１２を堆積してもよい。
【００９０】
次に、図１９の工程では、例えば６００℃程度の２ｎｄ−ＲＴＡによりシリサイド反応を進行させ、Ｎｉ2Ｓｉであるシリサイド膜１１からＮｉＳｉである低抵抗のシリサイド膜１３を形成する。同時に、ゲート電極４上に形成されたシリサイド膜２２から低抵抗なシリサイド膜２１が形成される。
【００９１】
この時、シリサイド膜１３の形成のために、シリサイド反応の進行によって消費されるシリコンは、シリサイド膜１１下部のシリコン基板１のみからではなく、シリサイド膜１１上に堆積されたアモルファスシリコン膜１２からも供給される。そのため、シリサイド反応を上部のアモルファスシリコン膜１２側にも進めることができる。
【００９２】
また、アモルファスシリコンは、シリサイド反応が起こり易いため、浅溝素子分離２のエッジやサイドウォール８のエッジなどのシリサイド反応が進み易い部分に向かう異常成長（ＮｉＳｉ2が形成される場合もある。）をより効果的に低減することができる。
【００９３】
また、図２０に示すように、選択エピタキシャル成長時にシリコン層１４にファセット１５が形成された場合は、サイドウォール８のエッジや浅溝素子分離２のエッジ部分で積み上げたシリコン層１４が薄くなっている。そのため、ファセット１５部でシリサイド反応がシリコン基板１側へ侵入し、接合リーク増大の原因になる。
【００９４】
しかし、本実施の形態２に係る半導体装置の製造方法では、図１８，１９のプロセスを用いているので、シリサイド膜１３のシリサイド基板１側への侵入を低減することができる。
【００９５】
次に、シリコンの選択ドライエッチングにより、未反応のアモルファスシリコンを選択的に除去する。未反応アモルファスシリコンの除去は、ヒドラジン、ＫＯＨ、ＨＦ／ＨＮＯ3等の薬液による除去も可能である。そうして、図１４に示す半導体装置を製造することができる。
【００９６】
また、以上説明した工程により形成されたシリサイド膜１３は、シリサイド反応前のシリコン基板１の表面よりも上方に形成されるため、積み上げソース・ドレイン構造となる。
【００９７】
＜Ｃ．効果＞
本実施の形態３に係る半導体装置は、シリサイド膜１３の位置が実施の形態１の半導体装置に比べて上方にある。
【００９８】
すなわち、シリサイド膜１３とソース・ドレイン拡散層９との接合面と、ソース・ドレイン拡散層９とシリコン基板１との接合面間の距離が実施の形態１の半導体装置に比べて離れている。
【００９９】
そのため、シリコン基板１側へのシリサイド膜１３の侵入をさらに抑制するように製造できる。その結果、接合リークをさらに抑制することができる。
【０１００】
本実施の形態３に係る半導体装置の製造方法は、２ｎｄ−ＲＴＡによるシリサイド反応の進行時に消費されるシリコンが、シリサイド膜１１下部のシリコン基板１のみからではなく、上部のアモルファスシリコン膜１２からも供給されるため、シリサイド反応をアモルファスシリコン膜１２側にも進めることができる。
【０１０１】
また、アモルファスシリコンはシリサイド反応が起こり易いため、浅溝素子分離２のエッジやサイドウォール８のエッジなどの反応が進み易い部分に向かう、ＮｉＳｉ2の形成による異常成長をより効果的に低減することができる。
【０１０２】
また、選択エピタキシャル成長時にファセット１５が形成された場合は、サイドウォール８のエッジや浅溝素子分離２のエッジ部分で積み上げたシリコン層１４が薄くなっている。そのため、サイドウォール８のエッジや浅溝素子分離２のエッジ部分で、シリサイドがシリコン基板１側へ侵入し接合リーク増大の原因になる。
【０１０３】
本実施の形態３に係る半導体装置の製造方法では、図１８，１９のプロセスを用いているので、シリサイド膜１３のシリサイド基板１側への侵入を低減することができる。その結果、接合リークを低減することができる。
【０１０４】
＜実施の形態４＞
＜Ａ．構成＞
図２１は、本実施の形態４に係る半導体装置の構成を示す断面図である。本実施の形態４に係る半導体装置は、部分空乏型ＳＯＩトランジスタであり、実施の形態１のシリコン基板１に代えてＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板１９を用いている。
【０１０５】
ＳＯＩ基板１９は、シリコン基板１６上にＢｕｒｉｅｄ  Ｏｘｉｄｅ（ＢＯＸ：埋込酸化膜）層１７が形成され、ＢＯＸ層１７上にシリコン層であるＳＯＩ層１８が形成された構成を備えている。
【０１０６】
その他の構成は、実施の形態１と同様であり、実施の形態１と同一の構成には同一の符号を付し、重複する説明は省略する。
【０１０７】
＜Ｂ．製造方法＞
次に、図２２から図３０を参照して本実施の形態４に係る半導体装置の製造方法について説明する。
【０１０８】
まず、図２２の工程では、ＳＯＩ層１８に浅溝素子分離２を形成し、チャネル不純物を導入する。ここで、ＳＯＩ層１８の膜厚は、ゲート長５０ｎｍのＭＯＳトランジスタをターゲットとすると、部分空乏型ＳＯＩトランジスタでは、３０〜５０ｎｍ程度、完全空乏型ＳＯＩトランジスタの場合は２０ｎｍ程度である。
【０１０９】
そして、浅溝素子分離膜２は、酸化膜の埋め込み及び平坦化により形成する。また、図示はしていないが、ドライエッチングでＳＯＩ層１８を分離する構造も可能である。なお、完全空乏型ＳＯＩトランジスタの場合は、チャネル不純物導入を行わない。
【０１１０】
次に、図２３の工程では、ＳＯＩ層１８上に、酸窒化膜からなるゲート絶縁膜３（厚み：２ｎｍ）、多結晶シリコン膜からなるゲート電極４（厚み：１４０ｎｍ）を形成する。
【０１１１】
次に、図２４の工程では、砒素及びボロン等のイオン注入と、１０５０℃で１秒程度の活性化アニールを行うことによりエクステンション層５を形成する。
【０１１２】
なお、完全空乏型ＳＯＩトランジスタの場合は、エクステンション層５はＢＯＸ層１７まで到達する。
【０１１３】
次に、図２５の工程では、熱ＣＶＤ等でシリコン酸化膜６及びシリコン窒化膜７を順に堆積して積層構造を形成した後、ドライエッチング法によりエッチングしてサイドウォール８を形成する。ここで、シリコン酸化膜６及びシリコン窒化膜７の膜厚は、例えば、１０ｎｍと５０ｎｍである。
【０１１４】
次に、図２６の工程では、砒素及びボロン等のイオン注入と、１０５０℃で１秒程度の活性化アニールを行うことによりソース・ドレイン拡散層９を形成する。
【０１１５】
次に、図２７の工程では、スパッタ法に例えば１０ｎｍのＮｉ膜１０を堆積する。
【０１１６】
続いて、図２８の工程では、例えば、３００℃程度の１ｓｔ−ＲＴＡによりシリサイド反応させ、ソース・ドレイン拡散層９上に選択的にメタルリッチなシリサイド膜１１を形成する。同時に、ゲート電極４上にもメタルリッチなシリサイド膜２２が形成される。
【０１１７】
ここで、シリサイド膜１１は、熱力学的にはシリサイドの中間相である。シリサイド膜１１としてＮｉ2Ｓｉを形成した場合は、Ｎｉ膜１０の約０．９倍の膜厚のシリコンがシリサイド反応に消費される。
【０１１８】
シリサイド膜１１の形成後は、過酸化水素等を含んだ薬液により未反応Ｎｉを選択的に除去する。
【０１１９】
次に、図２９の工程では、スパッタ法により、例えば５〜２０ｎｍ程度のアモルファスシリコン膜１２をＳＯＩ基板１９の全面に堆積する。
【０１２０】
このとき、デポ温度はシリサイド反応が進まない温度以下にする必要がある。そのため、室温〜４００℃の範囲に堆積温度を保持し、スパッタによりアモルファスシリコン膜１２を形成する。あるいは、プラズマＣＶＤなどの低温プロセスにより、アモルファスシリコン膜１２を堆積してもよい。
【０１２１】
次に、図３０の工程では、例えば６００℃程度の２ｎｄ−ＲＴＡによりシリサイド反応を進行させ、Ｎｉ2Ｓｉであるシリサイド膜１１からＮｉＳｉである低抵抗のシリサイド膜１３を形成する。同時に、ゲート電極４上に形成されたシリサイド膜２２から低抵抗なシリサイド膜２１が形成される。
【０１２２】
この時、シリサイド膜１３の形成のために、シリサイド反応の進行によって消費されるシリコンは、シリサイド膜１１下部のシリコン基板１のみからではなく、シリサイド膜１１上に堆積されたアモルファスシリコン膜１２からも供給される。そのため、シリサイド反応を上部のアモルファスシリコン膜１２側にも進めることができる。
【０１２３】
また、アモルファスシリコンは、シリサイド反応が起こり易いため、浅溝素子分離２のエッジやサイドウォール８のエッジなどのシリサイド反応が進み易い部分に向かう異常成長（ＮｉＳｉ2が形成される場合もある。）をより効果的に低減することができる。
【０１２４】
次に、シリコンの選択ドライエッチングにより、未反応のアモルファスシリコンを選択的に除去する。未反応アモルファスシリコンの除去は、ヒドラジン、ＫＯＨ、ＨＦ／ＨＮＯ3等の薬液による除去も可能である。
【０１２５】
以上説明した工程により、図２１に示した半導体装置を製造することができる。本実施の形態４に係る半導体装置は、シリサイド膜１３がシリサイド反応前のＳＯＩ層１８の表面より上方に形成されているため、積み上げソース・ドレイン構造となっている。
【０１２６】
＜Ｃ．効果＞
本実施の形態４に係る半導体装置は、シリサイド膜１３のソース・ドレイン拡散層９との接合面に対向する面が、シリサイド反応前のＳＯＩ層１８の主面より上方にあるように形成されている。
【０１２７】
そのため、ＳＯＩ基板１９側へのシリサイド膜１３の侵入を抑制するように製造できる。その結果、接合リークを抑制することができる。
【０１２８】
本実施の形態４に係る半導体装置の製造方法は、２ｎｄ−ＲＴＡによるシリサイド反応の進行時に消費されるシリコンは、シリサイド膜１１下部のＳＯＩ層１８のみではなく、上部のアモルファスシリコン膜１２からも供給されるため、シリサイド反応を上部のアモルファスシリコン膜１２側にも進めることができる。
【０１２９】
また、アモルファスシリコンはシリサイド反応が起こり易いため、浅溝素子分離２のエッジやサイドウォール８のエッジなどの反応が進み易い部分に向かう、ＮｉＳｉ2の形成による異常成長をより効果的に低減することができる。
【０１３０】
その結果、ＳＯＩ層１８側へのシリサイド膜１３の侵入を抑制し、接合リークを低減することができる。
【０１３１】
ここで、ソース・ドレイン拡散層９を形成後、実施の形態３（図１５）に示したように、例えば１０〜３０ｎｍの厚みのシリコン層１４を選択エピタキシャル成長技術により形成することもできる。
【０１３２】
この時、シリコン層１４にファセット１５（図２０参照）が形成された場合は、サイドウォール８のエッジや浅溝素子分離２のエッジの部分で積み上げたシリコン層１４が薄くなっている。
【０１３３】
そのため、サイドウォール８のエッジや浅溝素子分離２のエッジの部分でシリサイド膜１３がＳＯＩ層１８側へ侵入し、接合リーク増大の原因となる。
【０１３４】
しかし、本実施の形態４では、図２９及び図３０のプロセスを用いることにより、シリサイド膜１３のＳＯＩ層１８側への侵入を低減することができる。
【０１３５】
また、完全空乏型ＳＯＩトランジスタの場合には、ＳＯＩ層１８の膜厚が薄いために、ＳＯＩ層１８を全てシリサイド化で消費して、ＢＯＸ層１７との密着性の低下やシリコン−シリサイド間の接触面積の減少による接触抵抗の増大などの現象が起こる。
【０１３６】
しかし、本実施の形態４に係る半導体装置の製造方法では、シリコンの消費量を低減できるため、マージンを増大することができる。
【０１３７】
例えば、ＳＯＩ層１８の膜厚が２０ｎｍ、Ｎｉ膜１０の膜厚が１０ｎｍの場合、ＮｉＳｉが形成された後のシリコン消費量は、従来のシリサイド形成方法では約１８ｎｍが消費され、残膜は２ｎｍとなるが、本実施の形態４の製造方法では消費量が約１３．５ｎｍであり、残膜は６．５ｎｍと３倍以上の値が得られる。
【０１３８】
＜実施の形態５＞
＜Ａ．構造＞
図３１は、本実施の形態５に係る半導体装置の構成を示す斜視図である。本実施の形態５に係る半導体装置は、Ｆｉｎトランジスタ（ＦｉｎＦＥＴ）である。
【０１３９】
図３１に示すように、シリコン基板１６上にＢＯＸ層１７が形成されている。ＢＯＸ層１７上には、ゲート長の２／３程度の幅を持つ、短冊状（フィン状）のＳＯＩ層であるＦｉｎ２０が形成されている。
【０１４０】
Ｆｉｎ２０の中央部において、Ｆｉｎ２０に直交するようにゲート電極４が形成されている。Ｆｉｎ２０の上部にはシリサイド膜１３が形成され、ゲート電極４の上部にはシリサイド膜２１が形成されている。そして、ゲート電極４、Ｆｉｎ２０の側壁にはサイドウォール８が形成されている。
【０１４１】
＜Ｂ．製造方法＞  
次に、図３２から図３６を参照して、本実施の形態５に係る半導体装置の製造方法について説明する。図３２から図３６は、本実施の形態５に係る半導体装置の製造工程を示す斜視図である。
【０１４２】
まず、図３２に示すＳＯＩ基板１９を準備する。ＳＯＩ層１８の膜厚は、ゲート長５０ｎｍのＭＯＳトランジスタがターゲットの場合では５０〜１００ｎｍ程度である。そして、ゲート長２０ｎｍの場合はあるいは、完全空乏型ＳＯＩトランジスタの場合には２０〜４０ｎｍ程度である。
【０１４３】
次に、図３３の工程では、リソグラフィ工程及びドライエッチング工程によりＳＯＩ層１８を加工し、ＦｉｎトランジスタのＦｉｎ２０を形成する。Ｆｉｎトランジスタについては、例えばＩＥＥＥ  Ｔｒａｎｓ．ＥＤ  ｖｏｌ．４７ｐ．２３２０（２０００）に記述されている。
【０１４４】
ここで、Ｆｉｎトランジスタでは完全空乏動作させるため、チャネル不純物の導入を行わない。また、図示していないが、Ｆｉｎ２０の上部にシリコン窒化膜などの絶縁膜を加工の際のストッパーとして形成する方法もある。
【０１４５】
次に、図３４に示す工程では、ゲート絶縁膜３（例えば、膜厚２．０ｎｍのゲート酸窒化膜）をＦｉｎ２０の上面及び側面に形成した後、ウエハ全面に多結晶シリコン膜を堆積する（多結晶シリコンの膜厚はＦｉｎ２０の膜厚程度）。そして、リソグラフィ工程及びドライエッチング工程により多結晶シリコン膜を加工しゲート電極４を形成する。
【０１４６】
このとき、図示していないが、多結晶シリコン膜堆積後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程によって多結晶シリコン膜の表面を平坦化することもできる。
【０１４７】
次に、図３５の工程では、シリコン酸化膜などの絶縁膜を熱ＣＶＤ法等で堆積した後（例えば１０〜３０ｎｍ）、ドライエッチング法によりシリコン窒化膜／シリコン酸化膜の積層構造を加工し、Ｆｉｎ２０の側面及びゲート電極４の側面にサイドウォール８を形成する。
【０１４８】
その後、イオン注入（砒素及びボロン）等及び活性化アニール（１０５０℃１秒程度）によりソース・ドレイン拡散層（図示せず）を形成する。
【０１４９】
次に、図３６の工程では、スパッタ法によりＮｉ（例えば１０ｎｍ）膜（図示せず）を堆積し、１ｓｔ−ＲＴＡ（例えば３００℃程度）によりシリサイド反応させ、Ｆｉｎ２０上に選択的にメタルリッチなシリサイド膜１１を形成する。同時に、ゲート電極４上にもメタルリッチなシリサイド膜２２が形成される。
【０１５０】
ここで、シリサイド膜１１は、熱力学的にはシリサイドの中間相である。シリサイド膜１１としてＮｉ2Ｓｉを形成した場合は、Ｎｉ膜の約０．９倍の膜厚のシリコンが反応に消費される。
【０１５１】
シリサイド膜１１の形成後は、過酸化水素等を含んだ薬液により未反応Ｎｉを選択的に除去する。
【０１５２】
続いて、スパッタ法により、例えば５〜２０ｎｍ程度のアモルファスシリコン（図示せず）を全面に堆積する。
【０１５３】
このとき、デポ温度はシリサイド反応が進まない温度以下にする必要がある。そのため、室温〜４００℃の範囲に堆積温度を保持し、スパッタによりアモルファスシリコン膜１２を形成する。あるいは、プラズマＣＶＤなどの低温プロセスにより、アモルファスシリコン膜１２を堆積してもよい。
【０１５４】
その後、例えば６００℃程度の２ｎｄ−ＲＴＡによりシリサイド反応を進行させ、Ｎｉ2Ｓｉであるシリサイド膜１１からＮｉＳｉである低抵抗のシリサイド膜１３を形成する。同時に、ゲート電極４上に形成されたシリサイド膜２２から低抵抗なシリサイド膜２１が形成される。
【０１５５】
この時、シリサイド膜１３の形成のために、シリサイド反応の進行によって消費されるシリコンは、シリサイド膜１１下部のＦｉｎ２０のみからではなく、シリサイド膜１１上に堆積したアモルファスシリコン膜からも供給される。そのため、シリサイド反応を上部のアモルファスシリコン膜側にも進めることができる。
【０１５６】
またこの際、アモルファスシリコンはシリサイド反応が起こり易いため、サイドウォール８のエッジなどの反応が進み易い部分に向かう異常成長（ＮｉＳｉ2が形成される場合もある）をより効果的に低減することができる。
【０１５７】
次に、シリコンの選択ドライエッチングにより、未反応のアモルファスシリコンを選択的に除去する。未反応アモルファスシリコンの除去は、ヒドラジン、ＫＯＨやＨＦ／ＨＮＯ3といった薬液による選択除去も可能である。
【０１５８】
以上説明した工程により、図３１に示す半導体装置を得ることができる。本実施の形態５に係る半導体装置は、シリサイド膜１３の上面がシリサイド反応前のＦｉｎ２０の上面よりも上方にも形成されているため、積み上げソース・ドレイン構造となっている。
【０１５９】
＜Ｃ．効果＞
本実施の形態５に係る半導体装置は、シリサイド膜１３のソース・ドレイン拡散層９との接合面に対向する面が、シリサイド反応前のＦｉｎ２０の主面よりも上方にあるように形成されている。
【０１６０】
そのため、Ｆｉｎ２０側へのシリサイド膜１３の侵入を抑制するように製造できる。その結果、接合リークを抑制することができる。
【０１６１】
本実施の形態５に係る半導体装置の製造方法によれば、２ｎｄ−ＲＴＡによるシリサイド反応の進行時に消費されるシリコンが、シリサイド膜１１下部のＦｉｎ２０のみからではなく上部のアモルファスシリコンからも供給されるため、シリサイド反応を上部のアモルファスシリコン側にも進めることができる。
【０１６２】
また、アモルファスシリコンはシリサイド反応が起こり易いため、サイドウォールエッジなどの反応が進み易い部分に向かう異常成長（ＮｉＳｉ2が形成される場合もある）をより効果的に低減することができる。
【０１６３】
その結果、Ｆｉｎ２０側へのシリサイド膜１３の侵入を抑制し接合リークを低減することができる。
【０１６４】
ここで、ソース・ドレイン拡散層を形成後、実施の形態３（図１５参照）に示したように、Ｆｉｎ２０上面及びゲート電極４上面に選択エピタキシャル成長技術により、例えば１０ｎｍ〜３０ｎｍのシリコン層１４を形成することもできる。
【０１６５】
また、選択エピタキシャル成長プロセスを行い、シリコン層１４にファセット１５（図２０参照）が形成された場合は、サイドウォール８のエッジの部分で積み上げたシリコン層１４が薄いため、その部分でシリサイド膜１３がＦｉｎ２０側へ侵入し接合リーク増大の原因となるが、本発明のプロセスを用いることにより、シリサイド膜１３のＦｉｎ２０側への侵入を低減することができる。
【図面の簡単な説明】
【０１６６】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１１】実施の形態２に係る半導体装置の構成を示す断面図である。
【図１２】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１３】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１４】実施の形態３に係る半導体装置の構成を示す断面図である。
【図１５】実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図１６】実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図１７】実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図１８】実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図１９】実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２０】実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２１】実施の形態４に係る半導体装置の構成を示す断面図である。
【図２２】実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図２３】実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図２４】実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図２５】実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図２６】実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図２７】実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図２８】実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図２９】実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図３０】実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図３１】実施の形態５に係る半導体装置の構成を示す斜視図である。
【図３２】実施の形態５に係る半導体装置の製造工程を示す斜視図である。
【図３３】実施の形態５に係る半導体装置の製造工程を示す斜視図である。
【図３４】実施の形態５に係る半導体装置の製造工程を示す斜視図である。
【図３５】実施の形態５に係る半導体装置の製造工程を示す斜視図である。
【図３６】実施の形態５に係る半導体装置の製造工程を示す斜視図である。
【符号の説明】
【０１６７】
１  シリコン基板、２  浅溝素子分離、３  ゲート絶縁膜、４  ゲート電極、５  エクステンション層、８  サイドウォール、９  ソース・ドレイン拡散層、１１，１３，２１，２２  シリサイド膜、１２  アモルファスシリコン膜、１４，２３  シリコン層、１７  ＢＯＸ層、１９  ＳＯＩ基板、２０  Ｆｉｎ。
【図１】
2007109913.tif 000003
【図２】
2007109913.tif 000004
【図３】
2007109913.tif 000005
【図４】
2007109913.tif 000006
【図５】
2007109913.tif 000007
【図６】
2007109913.tif 000008
【図７】
2007109913.tif 000009
【図８】
2007109913.tif 000010
【図９】
2007109913.tif 000011
【図１０】
2007109913.tif 000012
【図１１】
2007109913.tif 000013
【図１２】
2007109913.tif 000014
【図１３】
2007109913.tif 000015
【図１４】
2007109913.tif 000016
【図１５】
2007109913.tif 000017
【図１６】
2007109913.tif 000018
【図１７】
2007109913.tif 000019
【図１８】
2007109913.tif 000020
【図１９】
2007109913.tif 000021
【図２０】
2007109913.tif 000022
【図２１】
2007109913.tif 000023
【図２２】
2007109913.tif 000024
【図２３】
2007109913.tif 000025
【図２４】
2007109913.tif 000026
【図２５】
2007109913.tif 000027
【図２６】
2007109913.tif 000028
【図２７】
2007109913.tif 000029
【図２８】
2007109913.tif 000030
【図２９】
2007109913.tif 000031
【図３０】
2007109913.tif 000032
【図３１】
2007109913.tif 000033
【図３２】
2007109913.tif 000034
【図３３】
2007109913.tif 000035
【図３４】
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【図３５】
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【図３６】
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