(57)【要約】【課題】  電極間リークの低いキャパシタを含む半導体装置を提供する。【解決手段】  配線上、あるいはプラグ上に、下部電極、容量絶縁膜、上部電極とを順次積層して構成された容量構造を持つ半導体装置であり、前記容量構造として、多結晶膜としてのチタン窒化膜１０３上に非晶質膜あるいは微結晶膜としてタンタル膜１０４を積層した下部電極構造を有する薄膜キャパシタを持つ。【選択図】      図４
2007305654.tif 000002
【特許請求の範囲】
【請求項１】
配線上、あるいはプラグ上に、下部電極、容量絶縁膜、上部電極と順次積層して構成された容量構造を持つ半導体装置において、前記容量構造として、多結晶膜上に非晶質膜あるいは微結晶膜を積層した下部電極構造を有する薄膜キャパシタを持つことを特徴とする半導体装置。
【請求項２】
前記薄膜キャパシタの下部電極構造として、前記多結晶膜上に積層する前記非晶質膜あるいは微結晶膜が２層以上の構造を持つことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記薄膜キャパシタの下部電極構造において、前記多結晶膜の厚さが前記非晶質膜あるいは微結晶膜もしくはそれらの積層膜よりも厚いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記薄膜キャパシタの下部電極構造において、前記多結晶膜上に前記非晶質膜あるいは微結晶膜もしくはそれらの積層膜が形成され、該下部電極構造の表面凹凸が前記容量絶縁膜厚と同等以下であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記薄膜キャパシタの下部電極構造が前記上部電極よりも大きい構造であって、前記下部電極および上部電極を覆うハードマスク膜を備えた構造を特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記薄膜キャパシタの下部電極構造として積層する前記非晶質膜あるいは微結晶膜がタンタル膜であることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記薄膜キャパシタの下部電極構造として積層する前記非晶質膜あるいは微結晶膜が窒素含有タンタル膜あるいはタンタル窒化膜であることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項８】
前記薄膜キャパシタの下部電極構造として積層する前記多結晶膜がチタン窒化膜であることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記薄膜キャパシタの前記上部電極がチタン窒化膜であることを特徴とする請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記容量絶縁膜がシリコン窒化膜あるいはシリコン窒化膜を主成分とする請求項１から９のいずれかに記載した薄膜キャパシタを有する半導体装置。
【請求項１１】
多層配線の形成された半導体装置であって、該多層配線のうち電源線とグランド線との間に請求項１から１０のいずれかに記載した薄膜キャパシタが形成されていることを特徴とする半導体装置。
【請求項１２】
多層配線を有する半導体装置において、上下に隣接する任意の配線層間に請求項１から１０のいずれかに記載の薄膜キャパシタを配していることを特徴とする半導体装置。
【請求項１３】
最上層にアルミを主成分とする配線が形成され、その下層には多層からなる銅配線が形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
多層配線を有しており、該多層配線の少なくとも一層を構成している層間絶縁膜が誘電率３．０以下の絶縁材料を含んでいることを特徴とする請求項１１から１３のいずれかに記載の半導体装置。
【請求項１５】
配線上に絶縁膜を形成する工程と、
前記絶縁膜に開口部を設ける工程と、
下部電極として多結晶膜、非晶質膜あるいは微結晶膜を成膜した後、容量絶縁膜、上部電極を形成する工程と、
前記上部電極に相当するフォトレジストのパターンをマスクとして、前記上部電極から下部電極をエッチングした後、得られた構造上に上層ビアと上層配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
配線上に絶縁膜を形成する工程と、
前記絶縁膜上に下部電極として、多結晶膜、非晶質膜あるいは微結晶膜を成膜した後、容量絶縁膜、上部電極を形成する工程と、
前記上部電極に相当するフォトレジストのパターンをマスクとして、前記上部電極を加工する工程と、
前記下部電極に相当するフォトレジストのパターンをマスクとして下部電極を加工した後、得られた構造上に上層ビアと上層配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
配線上に絶縁膜を形成する工程と、
前記絶縁膜上に下部電極として、多結晶膜、非晶質膜あるいは微結晶膜を成膜した後、容量絶縁膜、上部電極を形成し、続いて無機物の第一のハードマスク膜を形成する工程と、
前記上部電極に相当するフォトレジストのパターンを前記第一のハードマスク膜に転写する工程と、
前記第一のハードマスク膜をマスクとして前記上部電極を加工した後、ウエハ全面に無機物の第二のハードマスク膜を形成する工程と、
前記下部電極に相当するフォトレジストのパターンを前記第二のハードマスク膜に転写したあと、該第二のハードマスク膜をマスクとして下部電極を加工した後、得られた構造上に上層ビアと上層配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
配線上に絶縁膜を形成する工程と、
前記絶縁膜に開口部を設ける工程と、
導電性材料の成膜と研磨により該開口部に埋設された導電性プラグを形成する工程と、
該導電性プラグ上に多結晶膜を成膜する工程と、
該多結晶膜上に非晶質膜あるいは微結晶膜を成膜した後、容量絶縁膜、上部電極を形成する工程と、
前記上部電極に相当するフォトレジストのパターンをマスクとして、前記上部電極から下部電極をエッチングし、得られた構造上に上層ビアと上層配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多層配線構造上あるいは多層配線構造中に薄膜キャパシタ構造を持つ半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、高周波デバイス用のキャパシタや、デカップリング用のキャパシタには、上部電極、下部電極の双方にポリシリコンを用い、キャパシタ絶縁膜としてＯＮＯ（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）を用いたＰＩＰ（ポリシリコン−絶縁膜−ポリシリコン）構造や、ＭＯＳ（ポリシリコン電極−ゲートシリコン酸化膜−シリコン基板）キャパシタが採用されている。しかし、ポリシリコンを用いた電極では、電極抵抗が大きい、電極の空乏化が起こるといった問題がある。このため、電極に金属や導電性金属酸化膜、例えばチタン窒化膜や酸化ルテニウムを用いたＭＩＭ（金属／キャパシタ絶縁膜／金属）構造が採用されつつある。
【０００３】
また、薄膜キャパシタの大容量化や、小面積化の要求により、従来のＯＮＯ構造やゲート酸化膜を用いた絶縁膜構造に代わり、シリコン窒化膜（ＳｉＮ）を絶縁膜としたＭＩＭ構造が検討されている。近年、ＭＩＭ構造の容量密度を５ｆＦ／μｍ２以上と高くするため、ＳｉＮの膜厚を２０ｎｍ以下にまで薄膜化する必要がでてきている。このため、ＳｉＮ膜を成長する下地膜であるところの下部電極の表面物性制御が重要となってきている。
【０００４】
現在までＭＩＭ構造の電極にはチタン窒化膜が広く検討されているが、チタン窒化膜は柱状構造の多結晶で成膜されやすいため、下部電極表面が大きなラフネス（凹凸）を持つ。このラフネスによりキャパシタ絶縁膜が下部電極全面に均一厚で成膜されずに、上部電極と下部電極間のリークが大きい、あるいは、ショートするなどの問題が発生している。特に、容量絶縁膜を薄膜化して単位面積あたりの容量を大きくする場合、下部電極表面の凹凸が容量膜の絶縁性を顕著に劣化させる。このラフネスを抑制する手法として、例えば特許文献１には、チタン窒化膜下部電極成膜後に化学的機械的研磨で削られた材料物による平坦化処理を行うことが提案されている。
【０００５】
【特許文献１】特開２００２−２０３９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のように、キャパシタ下部電極として多結晶膜であるチタン窒化膜などを直接用いると、その表面の凹凸（ラフネス）によってキャパシタのショートやリークなどの不具合が生じやすいなどの問題があった。この下部電極表面の凹凸は、特に極薄化が要求されるＳｉＮ容量絶縁膜のリーク電流増大をもたらす。
【０００７】
本発明は、上記の問題を解決するために提案されたもので、歩留が高く、電極間リーク電流も低いキャパシタを含む半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明は、配線上、あるいはコンタクトプラグ上に形成された薄膜キャパシタであって、多結晶膜上に非晶質膜あるいは微結晶膜を積層した下部電極構造による薄膜キャパシタを有することを特徴とする半導体装置を提供する。
【０００９】
具体的には、シリコン窒化膜（ＳｉＮ）あるいはシリコン窒化膜を主成分とする絶縁膜を容量絶縁膜に用いた場合には、非晶質膜あるいは微結晶膜としてタンタル膜あるいは窒素含有タンタル膜あるいはタンタル窒化膜を使用する。あるいはこれらを積層しても良い。多結晶膜としては、シリコンＬＳＩプロセスとの整合性が高く、抵抗率が低い膜であれば限定されないが、例えば、チタン窒化膜が上げられる。これは、多結晶膜の比抵抗が非晶質膜あるいは微結晶膜よりも低いため、下部電極のＣＲ時定数が小さく高周波応答性に優れたＭＩＭ容量を形成するためである。一方、ＳｉＮ膜上に形成される上部電極は、ＳｉＮ膜の被覆性に影響を与えないので、単層であっても良い。
【００１０】
本発明はまた、多結晶膜の厚さは非晶質膜の厚さに比べて厚く、積層構造にすることによって、表面凹凸がＳｉＮ容量膜の厚さの同等以下とすることにより、低リーク電流の薄膜キャパシタを持つことを特徴とする半導体装置を提供する。
【００１１】
本発明はさらに、薄膜キャパシタの下部電極が上部電極よりも大きい構造であって、下部電極および上部電極を覆うハードマスク膜を備えた構造を特徴とする半導体装置を提供する。
【００１２】
本発明はまた、配線上に絶縁膜を形成する工程と、絶縁膜に開口部を設けたあとに下部電極として、多結晶膜、非晶質膜あるいは微結晶膜を成膜した後、容量絶縁膜、上部電極を形成し、上部電極に相当するフォトレジストのパターンをマスクとして、上部電極から下部電極をエッチングし、以上のようにして得られた構造上に上層ビアと上層配線を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【００１３】
本発明はさらに、配線上に絶縁膜を形成する工程と、絶縁膜上に下部電極として、多結晶膜、非晶質膜あるいは微結晶膜を成膜した後、容量絶縁膜、上部電極を形成し、上部電極に相当するフォトレジストのパターンをマスクとして、上部電極を加工した後、下部電極に相当するフォトレジストのパターンをマスクとして下部電極を加工した後、得られた構造上に上層ビアと上層配線を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【００１４】
本発明はさらに、配線上に絶縁膜を形成する工程と、絶縁膜上に下部電極として、多結晶膜、非晶質膜あるいは微結晶膜を成膜した後、容量絶縁膜、上部電極を形成したあとに無機物の第一のハードマスク膜を形成する工程と、上部電極に相当するフォトレジストのパターンを第一のハードマスク膜に転写する工程と、第一のハードマスク膜をマスクとして上部電極を加工した後、ウエハ前面に無機物の第二のハードマスク膜を形成する工程と、下部電極に相当するフォトレジストのパターンを第二のハードマスク膜に転写したあと、第二のハードマスク膜をマスクとして下部電極を加工した後、得られた構造上に上層ビアと上層配線を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１５】
本発明によれば、歩留が高いうえに、電極抵抗が小さくかつ上下電極間のリークが少ない薄膜キャパシタを持つ半導体装置の製造が可能となる。特に、ＬＳＩ銅多層配線内に形成されるＭＩＭ容量が実現される。
【発明を実施するための最良の形態】
【００１６】
本発明における薄膜キャパシタは、例えば下部電極として、タンタル膜／チタン窒化膜の積層構造を使用する。上部電極はチタン窒化膜の単層膜を使用する。
【００１７】
本発明は、高伝導率を示す多結晶膜上に非晶質あるいは微結晶膜あるいはそれらの積層膜を形成した下部電極構造にすることにより、下部電極表面の平坦性が向上するという知見に基づいている。１４０ｎｍ厚のチタン窒化膜をスパッタデポジション法により成膜し、ＡＦＭ法により表面のラフネスを１ミクロン×１ミクロン四方にわたり分析すると、最高値と最低値の高さの差、すなわち凹凸は１３．６ｎｍであった。この１４０ｎｍ厚のチタン窒化膜上に１５ｎｍ厚のタンタル膜をスパッタ法により成膜すると、同じ測定で約１０ｎｍまで高さの差は減る。
【００１８】
図１は、これらの２種類の下部電極上にＣＶＤ法にて１０ｎｍ厚のＳｉＮ膜を成膜したあと、上部電極としてチタン窒化膜を１００ｎｍ厚で成膜してＭＩＭ構造とし、上部電極を１００ｎｍ×１００ｎｍの矩形に加工して電気特性評価をした結果を示す。タンタル膜を成膜することによりリークは大きく低減できる。
【００１９】
図２は、チタン窒化膜表面のラフネスとリークの相関を調査した結果を示す。表面のラフネスを低減できればリークは抑制でき、特に最高値と最低値の高さの差をＳｉＮ絶縁膜厚と同等以下までに抑制することができれば、表面ラフネスによるリークは抑制できる。このことから、非晶質膜あるいは微結晶膜を成膜し、下部電極鏡面を平坦化することはリーク低減に大きな効果があることがわかる。ここで、薄膜ＳｉＮの膜厚は厳密な測定は困難で測定誤差を含むので、ここで定義する「絶縁膜厚と同等以下」とは、測定誤差を含み容量絶縁膜厚の１．２倍程度以下と解釈されることが望ましい。
【００２０】
本発明の効果は、非晶質膜あるいは微結晶膜としてタンタル膜にとどまらず、金属性あるいは半導体性の導電性を有し平坦性にすぐれた膜であれば種類、膜数、膜厚を問わない。例えば、窒素添加したタンタル膜、タンタル窒化膜や、タンタル窒化膜／タンタル膜の積層、さらにはこの逆の積層でも構わない。また、炭素添加した非晶質あるいは微結晶のタンタル膜でもよい。金属材料として、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ，Ｗ，Ｍｏ、Ｎｉ、Ｃｏ膜あるいはそれらの窒素添加膜あるいは窒素化膜であっても、その性状が非晶質膜あるいは微結晶膜であればその原子種に制限はない。また、平坦性にすぐれたＷＴｉなど多元合金あるいはＷＴｉＮなど多元合金の窒化膜であってもかまわない。
【００２１】
以下、本発明の実施例について図面を参照しながら詳細に説明する。
【００２２】
［第１の実施例］
＜ＵＬＳＩ配線に組み込まれたＭＩＭ構造１＞
第１の実施例は、図３に示すように実際のＵＬＳＩ配線構造へ組み込まれたＭＩＭ構造を持つ。
【００２３】
まず、図３（ａ）に示すように下層配線１０１上に２００ｎｍ厚のシリコン酸化膜１０２をプラズマＣＶＤにより形成し、続いて多結晶膜として１４０ｎｍ厚のチタン窒化膜１０３を、非晶質膜として１５ｎｍ厚のタンタル膜１０４をそれぞれ形成した後、容量絶縁膜として１０ｎｍ厚のシリコン窒化膜１０５を形成し、更に上部電極膜として１００ｎｍ厚のチタン窒化膜１０６を形成する。チタン窒化膜１０３とタンタル膜１０４、チタン窒化膜１０６は例えばスパッタ法もしくはＣＶＤ法で堆積させることで形成できる。シリコン窒化膜１０５もスパッタ法もしくはＣＶＤ法で堆積させることが可能である。
【００２４】
次に、図３（ｂ）に示すように上部電極を所望の大きさに加工するためにフォトレジスト１０７をパターニングする。続いて、図３（ｃ）に示すようにフォトレジスト１０７を用いてチタン窒化膜１０６をエッチングする。引き続き、図３（ｄ）に示すようにエッチング後のフォトレジスト１０７を剥離する。次に、図３（ｅ）に示すように所望のサイズの下部電極を形成するためにフォトレジスト１０８をパターニングする。このとき、フォトレジスト１０８は上部電極（シリコン窒化膜１０６）を覆うようにパターニングする。
【００２５】
次に、図３（ｆ）に示すようにフォトレジスト１０８を用いてシリコン窒化膜１０５、タンタル膜１０４、窒化チタン膜１０３をエッチングする。引き続き、図３（ｇ）に示すようにエッチング後のフォトレジスト１０８を剥離する。次にＭＩＭ構造を覆うように全面にビア層間膜となる１４００ｎｍ厚のシリコン酸化膜１０９をプラズマＣＶＤで成膜し、段差解消のためのＣＭＰを行う（図３ｈ）。トレンチストッパーとして１２０ｎｍ厚のシリコン炭窒化膜１１０をプラズマＣＶＤで成膜した後、トレンチ層間膜として１２００ｎｍ厚のシリコン酸化膜１１１をプラズマＣＶＤで成膜する（図３ｉ）。
【００２６】
引き続き図４（ｊ）に示すようにフォトレジスト１１２を塗布したうえで所望の上層配線の幅でフォトレジスト１１２をパターニングする。フロロカーボンガスを用いたプラズマでシリコン酸化膜１１１をエッチングし、フォトレジスト１１２を剥離する（図４ｋ）。上層配線のパターンを覆うようにフォトレジスト１１３を塗布し、所望の上層ビアでフォトレジスト１１３をパターニングする（図４ｌ）。フロロカーボンガスを用いたプラズマでシリコン炭窒化膜１１０、シリコン酸化膜１０９をエッチングした後、フォトレジスト１１３を剥離する（図４ｍ）。この後、バリア膜と銅膜をトレンチおよびビアに埋め込み、ＣＭＰで研磨を行うと上下配線のコンタクトが形成されると共に、上層配線１１４でコンタクトが取れるＭＩＭ構造が形成できる（図４ｎ）。さらには、第１の実施例において、図４（ｏ）に示すように、チタン窒化膜１０６をエッチングする際に同時にシリコン窒化膜１０５をエッチングしたＭＩＭ構造に製造しても差し支えない。
【００２７】
多結晶膜としてチタン窒化膜を挙げたが、シリコンＬＳＩプロセスとの整合性が高く、抵抗率が低い膜であれば限定されない。これは、多結晶膜の比抵抗が非晶質膜あるいは微結晶膜よりも低いため、下部電極のＣＲ時定数が小さく高周波応答性に優れたＭＩＭ容量を形成するためである。
【００２８】
［第２の実施例］
＜ＵＬＳＩ配線に組み込まれたＭＩＭ構造２＞
本発明のＭＩＭ構造を実現する製造方法として、ハードマスク膜を用いる方法がある。その方法を図５〜図７を使って説明する。まず図３（ａ）と同様、下層配線２０１に２００ｎｍ厚のシリコン酸化膜２０２をプラズマＣＶＤにより形成し、多結晶膜として１４０ｎｍ厚のチタン窒化膜２０３を、非晶質膜として１５ｎｍ厚のタンタル膜２０４をそれぞれ形成した後、容量絶縁膜として１０ｎｍ厚のシリコン窒化膜２０５を形成し、上部電極膜として１００ｎｍ厚のチタン窒化膜２０６を形成する。さらに、ハードマスク膜として１００ｎｍ厚のシリコン窒化膜２０７をプラズマＣＶＤで成膜する（図５ａ）。ハードマスク膜２０７とチタン窒化膜（上部電極膜）２０６の関係は、ハードマスク膜２０７がエッチングされているときにはチタン窒化膜（上部電極膜）２０６がエッチングされにくい材料で、逆にチタン窒化膜（上部電極膜）２０６がエッチングされているときにはハードマスク膜２０７がエッチングされにくい材料の組み合わせであればよい。
【００２９】
次に、図５（ｂ）に示すように上部電極を所望の大きさにするためにフォトレジスト２０８をパターニングする。次に、図５（ｃ）に示すようにフォトレジスト２０８を用いてシリコン窒化膜２０７をエッチングする。引き続き、図５（ｄ）に示すようにエッチング後のフォトレジスト２０８を剥離する。次に、図５（ｅ）に示すようにシリコン窒化膜（ハードマスク膜）２０７をマスクとしてチタン窒化膜２０６をエッチングする。このようにハードマスク膜で加工することにより、チタン窒化膜２０６のエッチング中にシリコン窒化膜２０５のみならずタンタル膜２０４にまでエッチングが進行してしまい、エッチング生成物が側壁に付着しても、いわゆるフェンスと呼ばれる異常形状が発生することを防止できる。また、ハードマスク膜としてのシリコン窒化膜２０７は、後工程のビアエッチング時のストッパーにもなりうる。
【００３０】
次に、図５（ｆ）で示すように全面にハードマスク膜としてシリコン窒化膜２０９を形成する。ハードマスク膜（シリコン窒化膜）２０９と下部電極膜としてのチタン窒化膜２０３およびタンタル膜２０４の関係は、ハードマスク膜２０９がエッチングされているときには下部電極膜としてのチタン窒化膜２０３およびタンタル膜２０４がエッチングされにくい材料で、逆に下部電極膜としてのチタン窒化膜２０３およびタンタル膜２０４がエッチングされているときにはハードマスク膜２０９がエッチングされにくい材料の組み合わせであればよい。
【００３１】
次に、図５（ｇ）に示すように下部電極を所望の形状にするためにフォトレジスト２１０をパターニングする。このとき、フォトレジスト２１０は上部電極構造を覆うようにしてパターニングする。次に図５（ｈ）に示すようにフォトレジスト２１０を用いてシリコン窒化膜（ハードマスク膜）２０９をエッチングする。引き続き、図５（ｉ）に示すようにエッチング後のフォトレジスト２１０を剥離する。
【００３２】
次に、図６（ｊ）に示すようにシリコン窒化膜２０９をマスクとして、シリコン窒化膜２０５、タンタル膜２０４、チタン窒化膜２０３を順次エッチングする。このようにハードマスク膜で加工することにより、タンタル膜２０４のエッチング中に仮にエッチング生成物が側壁に付着しても、いわゆるフェンスと呼ばれる異常形状は発生しない。また、ハードマスク膜としてのシリコン窒化膜２０９は、後工程のビアエッチング時のストッパーにもなりうる。
【００３３】
次に、ＭＩＭ構造を覆うように全面にビア層間膜となる１４００ｎｍ厚のシリコン酸化膜２１１をプラズマＣＶＤで成膜し、段差解消のためのＣＭＰを行う。さらにトレンチストッパーとして１２０ｎｍ厚のシリコン炭窒化膜２１２をプラズマＣＶＤで成膜した後、トレンチ層間膜として１２００ｎｍ厚のシリコン酸化膜２１３をプラズマＣＶＤで成膜する（図６ｋ）。引き続き、図６（ｌ）に示すようにフォトレジスト２１４を塗布して所望の上層配線の幅でフォトレジスト２１４をパターニングする。フロロカーボンガスを用いたプラズマでシリコン酸化膜２１３をエッチングし、フォトレジスト２１４を剥離する（図６ｍ）。上層配線のパターンを覆うようにフォトレジスト２１５を塗布し、所望の上層ビアでフォトレジスト２１５をパターニングする（図６ｎ）。フロロカーボンガスを用いたプラズマでシリコン炭窒化膜２１２、シリコン酸化膜２１１をエッチングした後、フォトレジスト２１５を剥離する（図６ｏ）。この後、バリア膜と銅膜をトレンチおよびビアに埋め込み、ＣＭＰで研磨を行うと上下配線のコンタクトが形成されると共に、上層配線２１６でコンタクトが取れるＭＩＭ構造が形成できる（図７ｐ）。
【００３４】
上記第２の実施例において、図７（ｑ）に示すように、上部電極膜（チタン窒化膜）２０６をエッチングすると同時にシリコン窒化膜２０５をエッチングしたＭＩＭ構造に製造しても差し支えない。また図７（ｒ）に示すように、ハードマスク膜（シリコン窒化膜）２０９をエッチングする際に同時にシリコン窒化膜２０５をエッチングしたＭＩＭ構造に製造しても差し支えない。
【００３５】
［第３の実施例］
＜下部電極裏打ち構造＞
第３の実施例による半導体装置は、上部電極、容量絶縁膜、下部電極が上からこの順番に積層された容量素子を配線上に搭載する半導体装置において、この容量素子の下部電極が、その下層に位置する配線と直接接触していることを特徴とする。
【００３６】
図８に、第３の実施例による半導体装置を実現するための工程断面図を示す。まず、図８（ａ）に示すように、埋設Ｃｕ配線３０１を形成し、Ｃｕの酸化防止およびＣｕの拡散防止を目的とした配線キャップ絶縁膜３０２としてシリコン窒化膜もしくはシリコン炭窒化膜を１００ｎｍ、およびハードマスク膜３０３としてＳｉＯ２もしくはＳｉＯＣＨを１５０ｎｍ成膜する。次に、フォトレジスト３０４を塗布し、フォトリソグラフィにより下部電極コンタクト形成用パターン３０４ａを形成する（図８ｂ）。
【００３７】
続いて、下部電極コンタクト形成用パターン３０４ａを形成したフォトレジスト３０４をマスクとしてシリコン酸化膜（ハードマスク膜）３０３をフロロカーボンプラズマなどでエッチングする。エッチングの際、ドライエッチングの選択特性を利用して、配線キャップ絶縁膜３０２上でエッチングを停止することが重要である。ハードマスク膜３０３に下部電極コンタクト形成用パターン３０４ａを形成した後に、アッシングによってフォトレジスト３０４を除去し、図８（ｃ）の形状を得る。アッシングの際、下層のＣｕ表面が露出していないため、酸素プラズマによるＣｕの酸化を抑制することができる。
【００３８】
次に、ハードマスク膜３０３の開口パターンをマスクとし、配線キャップ絶縁膜３０２をエッチングし、図８（ｄ）に示すように、下層のＣｕ表面に達する開口パターンを形成する。続いて、図８（ｅ）に示すように、スパッタリング法により３０ｎｍ厚のチタン窒化膜３０５、１５ｎｍ厚のタンタル膜３０６を成膜する。さらに、プラズマＣＶＤ法により１０ｎｍ厚のシリコン窒化膜３０７、スパッタ法により上部電極となるチタン窒化膜３０８をスパッタ法で成膜する。
【００３９】
チタン窒化膜３０８上にフォトレジスト３０９を塗布した後、下部電極コンタクト領域を内包するように上部電極パターン３０９ａをフォトリソグラフィにより形成する（図８ｆ）。上部電極パターン３０９ａをマスクとして、チタン窒化膜３０８、シリコン窒化膜３０７、タンタル膜３０６、チタン窒化膜３０５をこの順でドライエッチングする（図８ｇ）。チタン窒化膜３０５と３０８のエッチングには塩素／ＢＣｌ３ガス系を、シリコン窒化膜３０７とタンタル膜３０６のエッチングにはフロロカーボンガスプラズマを用いてエッチングするのが好ましい。さらには、タンタル膜３０６のエッチングでの側壁堆積物の付着を抑制するために、基板温度を好ましくは５０度以上にする。
【００４０】
ドライエッチング後、フォトレジスト３０９を剥離し、絶縁膜３１０を堆積後、上層ビア３１１ａ、上層配線３１１ｂを形成して薄膜キャパシタとのコンタクトを取る（図８ｈ）。
【００４１】
本第３の実施例によれば、柱状構造の下部電極としてのチタン窒化膜３０５は非晶質あるいは微結晶のタンタル膜３０６により平坦化されるため、低リークの薄膜キャパシタが形成できる。
【００４２】
本第３の実施例では上部電極、下部電極をチタン窒化膜としたが、同様の効果があれば材料の種類を問わない。例えばタンタル窒化膜やタンタル膜、タングステンでも良いし、アルミニウムや合金などでもよい。さらに平坦化用に形成する非晶質膜あるいは微結晶膜をタンタルとしたが、同様の効果があれば材料の種類を問わない。例えば、タンタル窒化膜や、タンタル窒化／タンタル膜積層やその逆順に成膜された構造でも良い。
【００４３】
[第４の実施例]
第４の実施例による半導体装置は、上部電極、容量絶縁膜、下部電極が上からこの順番に積層された容量素子を配線上に搭載する半導体装置において、この容量素子の下部電極が、その下層に位置する配線上に形成されている絶縁膜をこの下層配線に達するまで開口した溝に埋設され、この下部電極と下層配線が直接接触していることを特徴とする。
【００４４】
図９に、第４の実施例による半導体装置を実現するための工程断面図を示す。まず、図９（ａ）に示すように、Ｃｕを主成分とする下層配線４０１上に配線の酸化防止および配線を構成する材料の拡散防止を目的とした配線キャップ絶縁膜４０２としてＳｉＮもしくはＳｉＣＮ膜を１２０ｎｍ厚、およびハードマスク４０３としてＳｉＯ２もしくはＳｉＯＣＨを２００ｎｍ厚で成膜する。フォトリソグラフィおよびエッチング工程を経て、図９（ｂ）に示すように、ハードマスク４０３に開口パターンを形成する。このとき、ドライエッチングの選択特性を利用して、配線キャップ絶縁膜４０２上でエッチングを停止することが重要である。ハードマスク４０３の開口パターンを形成した後に、アッシングによってフォトレジストを除去するが、このときには下層の配線表面が露出していないため、酸素プラズマによる配線の酸化を抑制することができる。
【００４５】
続いて、ハードマスク４０３の開口パターンをマスクとして配線キャップ絶縁膜４０２をエッチングし、図９（ｃ）に示すように、下層の配線表面に達する開口部を形成する。次に、図９（ｄ）に示すように、埋設プラグ下部電極４０４ａとしてスパッタ法にてＴａＮを６００ｎｍ厚で成膜し、上記開口部が完全に埋設されるようにした後、ＣＭＰ法によって開口部以外のＴａＮを除去することで図９（ｅ）に示すような埋設下部電極４０４ｂを形成する。ここで、埋設下部電極４０４ｂを形成する材料はＴａＮに限定されるものではなく、Ｔａ、Ｔｉ、Ｗ、Ａｌ、Ｃｕ、Ｓｉあるいはこれらの合金や窒化物など、金属性あるいは半導体性の導電性を示すものであればよい。このとき、ハードマスク残膜が完全になくなり、配線キャップ絶縁膜４０２が露出してもかまわない。ここで、ハードマスク４０３の残膜と配線キャップ絶縁膜４０２をあわせた厚さが下部電極４０４ｂの厚さとなる。図９（ｅ）は、配線キャップ絶縁膜４０２が露出するまで削り込んだ例を示している。
【００４６】
以上のようにして、埋設下部電極４０４ｂが下層の下層配線と直接接触する形で形成できる。配線材料としてＣｕを用いる場合、材質がやわらかいために、ＣＭＰ時にディッシングがおこりやすく、大面積パターンでは中央部で陥没したような形状になる。このため、大面積パターンのＣｕ配線は形成が困難であるが、ＴａＮは材質が硬く、このようなディッシングが起こりにくいため、比較的大面積のパターンでも平坦な表面形状が得られることが特徴である。
【００４７】
次に、図９（ｆ）に示すように、本発明の主旨である、多結晶から成り金属性の導電性を示す主たる下部電極層４０５として１００ｎｍ厚のＴｉＮ膜、この下部電極層４０５の表面の凹凸を平坦化するために導電性膜４０６として厚さ１０ｎｍのＴａＮ膜の積層膜をそれぞれ反応性スパッタ法にて成膜する。ここで、主たる下部電極層４０５としては、多結晶構造でかつ金属性もしくは半導体性の導電性を有する材料であればよいし、凹凸を平坦化する導電性膜４０６としては非晶質もしくは微結晶構造でかつ金属性あるいは半導体性の導電性を示しかつ主たる下部電極４０５を構成する材料よりも抵抗率が高いものであればよい。続いて、非晶質導電性膜４０６上に容量絶縁膜４０７として、プラズマＣＶＤ法により１０ｎｍ厚のＳｉＮ膜の成膜を行う。
【００４８】
次に、上部電極４０８としてＴｉＮを反応性スパッタ法により成膜し、上部電極４０８上に容量キャップ絶縁膜４０９として、配線上に形成した絶縁膜と同様のＳｉＮもしくはＳｉＣＮを成膜し、図９（ｇ）に示すような容量積層膜の成膜を完了する。
【００４９】
続いて、図９（ｈ）に示すように、下部電極を内包する形状に容量キャップ膜４０９、上部電極４０８、容量絶縁膜４０７、下部電極層４０５および導電性膜４０６のパターニングを行う。容量のパターニングは、フォトレジストをマスクとして容量キャップ絶縁膜４０９をエッチングし、アッシング後に容量キャップ絶縁膜４０９をマスクとして残りの多層膜をエッチングしてもよい。ドライエッチング後、絶縁膜を堆積後、上部電極コンタクト４１１ａ、上層ビア４１１ｂ、上層配線４１１ｃを形成して薄膜キャパシタとのコンタクトを取る（図９ｉ）。
【００５０】
［第５の実施例］
図１０は第５の実施例を示し、高性能・高速処理用半導体装置にデカップリングを目的として容量素子を搭載する場合の構造例を示す。高性能かつ高速処理を行う半導体装置では、多層配線の積層数が１０層以上に及ぶ場合がある。このような多層配線構造は、狭ピッチでかつ一本あたりの平均的配線距離が短く、トランジスタ層６０１の直上の一層目あるいはこれを含んで複数の層から構成される最下層の配線層領域６０２と、最下層の配線層領域６０２の配線よりもピッチが広くかつ一本あたりの平均的な配線距離が長い、しかも最下層の配線層領域６０２よりも上層に形成される一層あるいは複数の層から構成される中層の配線層領域６０３と、中層の配線層領域６０３の配線よりもピッチが広くかつ一本あたりの平均的な配線距離が長い、しかも中層の配線層領域６０３よりも上層に形成される一層あるいは複数の層から構成される上層の配線層領域６０４とから構成される。さらに、最上層の配線層上には、外部回路と接続するために用いられるパッドが設けられる。
【００５１】
一般に、最下層の一層あるいは複数の配線層領域６０２は、局所的なトランジスタ間を接続することが多く、ローカル配線と呼ばれる。また、中層の配線層領域６０３は一定の機能を有する回路ブロック間を接続することが多く、セミグローバル配線と呼ばれる。さらに、最上層の配線層領域６０４は電源供給やクロック分配に用いられることが多く、グローバル配線と呼ばれる。
【００５２】
ローカル配線層領域６０２は、上述のように配線間ピッチが小さいことから配線間容量が大きくなり、これが信号伝播を遅らせる要因になるので、配線層間を絶縁する絶縁膜として多孔質膜や有機膜などの低誘電率を示す材料を用いる。ここで言う低誘電率を示す材料とは、比誘電率が３．０以下の材料のことを示す。最近の半導体装置では微細化が進んでいるため、セミグローバル配線でも低誘電率材料を用いた配線構造を採用する。グローバル配線は、大容量の電流が供給できるように配線ピッチが広く設計されるので、配線間の容量が信号伝播に与える影響は小さくなる。むしろ、配線構造の強度を支えたり、高い信頼性を得たりすることを目的としてシリコン酸化膜などの硬い材料を用いる。また、多層構造を構成する配線材料としては、信号伝播の遅延を抑制するため抵抗の低い銅を主成分とする金属が用いられる。また、外部回路と接続するためのパッドには、アルミを主成分とする金属が用いられるが、これを付加的な配線層として用いることも可能である。したがって、この場合には、銅を主成分とする多層構造の配線領域上に一層分のアルミを主成分とする配線層が存在することになる。
【００５３】
デカップリングを目的とした容量素子は、電源供給配線の電源電圧ラインとグランドラインの間に挿入されるため、図１０に示す容量素子６０５のようにグローバル配線層領域に挿入される。ここで、容量素子６０５は、例えば下部電極パターン形成用のハードマスク膜６０５ａ、上部電極パターン形成用のハードマスク膜６０５ｂ、上部電極６０５ｃ、容量絶縁膜６０５ｄ、下部電極平坦化用非晶質膜６０５ｅ、下部電極６０５ｆから構成される。但し、容量素子構造は、本構造に限定されるものではなく、多結晶質の下部電極上に、非晶質もしくは微結晶の薄膜を有するものであれば任意の構造が適用可能である。容量絶縁膜としては、例えば膜厚１０ｎｍのＳｉＮを用いるが、これに限定されるものではなく、単位面積当たりの容量値が３ｆＦ／μｍ２以上２５ｆＦ／μｍ２であればよい。容量値が３ｆＦ／μｍ２より小さい場合には、容量絶縁膜の膜厚が十分に厚いため、本発明の効果は得られにくく、２５ｆＦ／μｍ２を越えると、容量絶縁膜の絶対的な膜厚が小さくなることによるリーク電流の増加が見られる。
【００５４】
図１０における６０４ａが電源電圧を供給する配線である場合は、６０４ｂはグランド配線となり、６０４ａがグランド配線の場合には６０４ｂが電源電圧供給配線となる。本第５の実施例では、ローカル、セミグローバル、グローバルの各配線領域をそれぞれ二層ずつで示したが、各領域は二層に限定されるものではなく、一層であってもよいし、三層以上あってもよい。また、セミグローバル配線自体が複数の階層構造になっており、全体として四階層以上の配線層構造を有していてもよい。
【００５５】
［第６の実施例］
図１１は第６の実施例を示し、低コストかつ低消費電力を目的とした半導体装置にデカップリング容量を組み込む例を示す。低コストを実現するためには、配線層数を低減することが重要である。したがって、第５の実施例で示したような三段階からなる配線層構造の代わりに、トランジスタ形成領域７０１の直上に配される単層もしくは複数の配線層を有するローカル配線層領域７０２と、ローカル配線層領域７０２の上層に形成されるグローバル配線層領域７０３の二段階の配線層構造を採用する。また、低消費電力で動作するため、グローバル配線層の配線ピッチは比較的狭くてもよく、単層でも構成可能である。したがって、デカップリング容量７０５は、複数層からなるローカル配線層領域７０２の最上層に配される配線層と単層のグローバル配線層７０３の間に挿入される。ここで、デカップリング容量７０５は、上部電極７０５ａ、容量絶縁膜７０５ｂ、下部電極表面を平坦化する非晶質もしくは微結晶構造の薄膜７０５ｃ、多結晶からなる下部電極７０５ｄから構成され、下部電極７０５ｄはローカル配線７０２ｂと開口部を介して物理的に接触している。ただし、ここで挿入されるデカップリング容量の構造は、本構造に限定されるものではなく、多結晶質の下部電極上に、非晶質もしくは微結晶の薄膜を有するものであれば任意の構造で適用可能である。
【００５６】
図１１では三層のローカル配線を示しているが、ローカル配線層は単層や二層でも良いし四層以上あってもかまわない。また、グローバル配線も単層で示してあるが、二層以上で構成しても良い。本第６の実施例による構造では、低コスト化を達成するためにローカル配線とグローバル配線の二階層構造の例を示した。しかし、必要であればこれらの配線層領域の間にセミグローバル配線層領域を設けても問題なく、容量素子は、グローバル配線層の最下層とセミグローバル配線層の最上層の間に挿入することも可能である。
【００５７】
［第７の実施例］
アナログ/ＲＦ等の信号処理を行う半導体装置を構成する場合には、容量素子の配置が極めて重要である。この種の信号処理を行う場合は、容量素子の容量性の機能のみならず、電極、配線やビア等による寄生抵抗や寄生インダクタンスが回路機能に大きな影響を及ぼす。したがって、これらの寄生成分を抑制するため、素子間を接続する配線の距離やビアの数を極力小さく抑える必要がある。このため、容量素子の配置はトランジスタに近い、下層領域に配置することが望まれる。第３の実施例に示した構造の容量素子は、低抵抗の配線材料を実効的な下部電極として活用できるため、電極の寄生抵抗を小さく抑えることが可能である。
【００５８】
図１２は、第７の実施例による半導体装置の断面構造を示す。本第７の実施例では、容量素子としての回路機能を十分に発揮するため、トランジスタ形成層８０１の直上領域に形成される複数の層から構成されるローカル配線層８０２の内部に容量素子８０５を形成している。ここで、デカップリング容量８０５は、上部電極８０５ａ、容量絶縁膜８０５ｂ、下部電極表面を平坦化する非晶質もしくは微結晶構造の薄膜８０５ｃ、多結晶からなる下部電極８０５ｄ、および下層配線上に形成された絶縁膜中に形成される導電性プラグ８０５ｅから構成され、下部電極８０５ｄはローカル配線８０２ｂと導電性プラグ８０５ｅを介して物理的に接触している。ただし、ここで挿入されるデカップリング容量の構造は、本構造に限定されるものではなく、多結晶質の下部電極上に、非晶質もしくは微結晶の薄膜を有するものであれば任意の構造が適用可能である。
【００５９】
上述のように、下部電極８０５ｄは下層の低抵抗配線上に形成される絶縁膜中に埋設された導電性プラグ８０５ｅを介して下層の低抵抗配線に物理的に接触していることから、電極の実効抵抗を極めて小さくでき、またこのため電極膜厚を極力薄くすることが可能である。これにより、下部電極８０５ｄ上に挿入する電極表面平坦化目的の膜８０５ｃと合わせた膜厚を１０〜５０ｎｍ程度まで薄膜化することが可能となる。このように容量素子を薄膜化することは、異なる配線層間距離が１００〜２００ｎｍと小さくなるローカル配線層内に容量素子を挿入する際に極めて有利な構造となる。
【００６０】
本第７の実施例では、三層からなるローカル配線層領域８０２と単層のグローバル配線層領域８０３から構成される例を示しているが、配線層構造はこれらに限定されるものではなく、ローカル配線層が単層や二層構造であってもよいし、四層以上あってもよい。グローバル配線層についても、二層以上有していても良いし、さらには単層もしくは複数の層から構成されるセミグローバル配線層領域をローカル配線層領域とグローバル配線層領域の間に有していても良い。また、容量素子の配置も、ローカル配線層内部に限定されるものではなく、ローカル配線層領域とセミグローバル配線層領域の間や、セミグローバル配線層領域内に形成されても良い。
【図面の簡単な説明】
【００６１】
【図１】図１は、非晶質膜あるいは微結晶膜との積層により、リークレベルが低く抑制できることを示す電流−電圧の関係を示した図である。
【図２】図２は、下部電極表面のラフネスとリーク電流の関係を示した図である。
【図３】図３は、本発明の第１の実施例による薄膜キャパシタの製造過程を説明するための図である。
【図４】図４は、図３に続く、第１の実施例による薄膜キャパシタの製造過程を説明するための図である。
【図５】図５は、本発明の第２の実施例による薄膜キャパシタの製造過程を説明するための図である。
【図６】図６は、図５に続く、第２の実施例による薄膜キャパシタの製造過程を説明するための図である。
【図７】図７は、図６に続く、第２の実施例による薄膜キャパシタの製造過程を説明するための図である。
【図８】図８は、本発明の第３の実施例による薄膜キャパシタの製造過程を説明するための図である。
【図９】図９は、本発明の第４の実施例による薄膜キャパシタの製造過程を説明するための図である。
【図１０】図１０は、本発明の第５の実施例による薄膜キャパシタを組み込んだ配線構造を示した図である。
【図１１】図１１は、本発明の第６の実施例による薄膜キャパシタを組み込んだ配線構造を示した図である。
【図１２】図１２は、本発明の第７の実施例による薄膜キャパシタを組み込んだ配線構造を示した図である。
【符号の説明】
【００６２】
１０１    下層配線
１０２、１１０    シリコン炭窒化膜
１０３、１０６    チタン窒化膜
１０４    タンタル膜
１０５    シリコン窒化膜
１０７、１０８、１１２、１１３    フォトレジスト
１０９、１１１    シリコン酸化膜
１１４    上層配線
【図１】
2007305654.tif 000003
【図２】
2007305654.tif 000004
【図３】
2007305654.tif 000005
【図４】
2007305654.tif 000006
【図５】
2007305654.tif 000007
【図６】
2007305654.tif 000008
【図７】
2007305654.tif 000009
【図８】
2007305654.tif 000010
【図９】
2007305654.tif 000011
【図１０】
2007305654.tif 000012
【図１１】
2007305654.tif 000013
【図１２】
2007305654.tif 000014