(57)【要約】【課題】  上位制御部が読み上げる計数値の誤ラッチを防止すること。【解決手段】  上位制御部２３からの上位制御部ラッチ信号１５（の立上がりタイミング）がサンプリングクロック１８のサンプリングタイミングと一致している場合、外部パルス入力１７の状態変化（立上がり）の終了時点のサンプリングクロック１８の立下り時点で、調停回路１４から読出しレジスタラッチ信号１６が出力され、このため、外部パルス入力１７の状態変化（立上がり）が終了した位置のサンプリングクロック１８のロー期間の中央でサンプリングが行われ、外部パルス入力１７の状態変化途中のサンプリングは回避される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
外部パルス入力を基準クロックでサンプリングして、当該基準クロックのサンプリング個数をカウントするカウンタと、前記カウンタのカウント値を上位制御部からのラッチ信号によってラッチして出力する出力手段と、前記外部パルスのサンプリングタイミングと前記ラッチ信号によるラッチタイミングの調停を行う調停手段とを具え、前記調停手段は、前記基準クロックに応答して、前記ラッチタイミングを、前記基準クロックの１周期より短い期間だけ遅らせて当該基準クロックの基準タイミングに一致させることを特徴とする計数器。
【請求項２】
請求項１において、
前記外部パルス入力の状態変化の終了タイミングは、前記基準クロックの立下りのタイミングに対応しており、前記サンプリングは前記基準クロックのロー期間中に実行され、前記基準クロックの基準タイミングは、前記基準クロックの立下りのタイミングであることを特徴とする計数器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部パルス入力を基準クロック同期のサンプリング方式でカウントする計数器に関するものである。
【背景技術】
【０００２】
例えば、外部パルス入力を基準クロック同期のサンプリング方式でカウントする計数器群と、それらのカウント値を総括的に読み上げる上位制御部とを具えたシステムが知られている。このような従来のシステムとして、図１に示すシステムが知られている（特許文献１参照）。図１において、例示的に示す１個のパルス計数部１は、外部パルス入力としてのパルス発生源３（発振器、エンコーダ等）からのパルス出力を、カウンタ４に接続している。さらに、カウンタ４はラッチ５に接続されており、ラッチ５はシリアル伝送Ｉ／Ｆ（インターフェイス）６に接続されている。一方、上位制御部２も、シリアル伝送Ｉ／Ｆ７を有し、２つのシリアル伝送Ｉ／Ｆ６，７間は、シリアル伝送信号８によって上位制御部２からパルス計数部１への計数値ラッチ兼伝送同期信号１０およびパルス計数部１から上位制御部２への計数値データ９の伝送を行う。なお、２つのシリアル伝送Ｉ／Ｆ６，７間のシリアル伝送は、図２に示すように、上位制御部２からパルス計数部１への計数値ラッチ兼伝送同期信号１０に応答してパルス計数部１から上位制御部２へ計数値データ９を返送するのみの方式となっている。
【０００３】
【特許文献１】特開２００３−１６８９７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の従来例においては、パルス発生源３からのパルスの状態変化と、上位制御部２からの計数値ラッチ兼伝送同期信号１０によるサンプリングタイミングとが非同期である。このため、パルス発生源３からのパルスの状態変化の途中でラッチされ、上位制御部が読み上げる計数値に誤りが発生するおそれがあった。
【０００５】
そこで、本発明の目的は、以上のような問題を解消した計数器を提供することにある。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本発明は、外部パルス入力を基準クロックでサンプリングして、当該基準クロックのサンプリング個数をカウントするカウンタと、前記カウンタのカウント値を上位制御部からのラッチ信号によってラッチして出力する出力手段と、前記外部パルスのサンプリングタイミングと前記ラッチ信号によるラッチタイミングの調停を行う調停手段とを具え、前記調停手段は、前記基準クロックに応答して、前記ラッチタイミングを、前記基準クロックの１周期より短い期間だけ遅らせて当該基準クロックの基準タイミングに一致させることを特徴とする。
【０００７】
ここで、前記外部パルス入力の状態変化の終了タイミングは、前記基準クロックの立下りのタイミングに対応しており、前記サンプリングは前記基準クロックのロー期間中に実行され、前記基準クロックの基準タイミングは、前記基準クロックの立下りのタイミングとすることができる。
【発明の効果】
【０００８】
本発明によれば、カウンタの基準クロックと上位制御部のラッチ信号のタイミングとが非同期であっても、外部パルス入力の状態変化の途中でラッチされることを回避することができる。また、計数器内の基準クロックによってラッチ信号との間の同期調停を行うので、上位制御部の制御方式には影響が無い。さらに、調停手段は簡単な構成であるので、ハードウエアの大幅変更は不要になる。さらに、同期調停は基準クロックの１周期以内で実現でき、計数値ずれは僅かである。例えば、最大外部パルス周波数５０ｋＨｚ、基準クロック周波数１０ＭＨｚとすると、
５０ｋＨｚ／１０ＭＨｚ＝５０／１００００＝１／２００（１パルス当たり）
となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例を図面にそって説明する。
【００１０】
図３は本実施例にかかる１個のパルス計数器の構成を示すブロック図である。図３において、１１はカウンタであり、そのクロック入力には、発振器１３が発生する基準クロックとしてのサンプリングクロック１８が入力され、このサンプリングクロックに同期して、当該クロックのロー期間の中央のタイミングで、論理ゲート２２を介して入力される外部パルス入力１７をサンプリングし、サンプリング個数をカウントする。論理ゲート２２には、外部パルス入力と、サンプリングクロック１８とが入力される。上位制御部２３は、上位制御部読出しバス１９経由で上位制御部ラッチ信号１５を出力する。サンプリングクロック１８と上位制御部ラッチ信号１５とは非同期である。
【００１１】
上位制御部２３は、上位制御部読出しバス１９に接続されるＩ／Ｆと、記憶手段と、出力手段と、これらを制御する制御回路とを備え、これらは例えばコンピュータシステムから構成することができ、制御回路の機能は、ＣＰＵが記憶手段内のプログラムを実行することによって実現でき、出力手段としては、表示器、プリンタなどが適用できる。
【００１２】
１４は調停回路であって、インバータ１４ＡとＤ型フリップフロップ１４Ｂとを有しており、Ｄ型フリップフロップ１４ＢのＤ入力には、上位制御部ラッチ信号１５が入力され、クロック入力には、発振器１３からのサンプリングクロック１８がインバータ１４Ａを介して入力される。これによって、Ｄ型フリップフロップ１４ＢのＤ入力に上位制御部ラッチ信号１５が入力されていれば、サンプリングクロック１８の立下りのタイミングで、Ｄ型フリップフロップ１４ＢのＱ出力からの読出しレジスタラッチ信号１６が出力される（すなわち、詳細は後述するが、上位制御部ラッチ信号１５の立上りタイミングが、サンプリングクロック１８の１周期より短い期間だけ遅延されて、読出しレジスタラッチ信号１６が出力されることになる）。
【００１３】
読出しレジスタ１２は調停回路１４のＤ型フリップフロップ１４ＢのＱ出力からの読出しレジスタラッチ信号１６が入力されたタイミング（同信号１６の立ち上がりタイミング）で、カウンタ１１の計数値２０をラッチする。上位制御部２３は読出しレジスタ１２によってラッチされた計数値２１を上位制御部読出しバス１９経由で読み上げる。
【００１４】
サンプリングクロック１８に基づいて外部パルス入力１７の発生タイミングは制御されて、外部パルス入力１７の状態変化（立下りまたは立上がり）の終了タイミングと、サンプリングクロック１８の立下りのタイミングとがほぼ一致している（あるいは、外部パルス入力１７の状態変化の終了タイミングが、サンプリングクロック１８の立下りのタイミングとロー期間の中央との間になるようにしてもよい）。
【００１５】
このような構成によって、外部パルス入力１７の状態変化の途中でラッチされることが回避される。これを図４を参照しながら説明する。
【００１６】
図４は、上位制御部ラッチ信号１５（の立上がりタイミング）がサンプリングクロック１８のサンプリングタイミングと一致している場合を示しており、この場合、外部パルス入力１７の状態変化（立上がり）の終了時点のサンプリングクロック１８の立下り時点で、読出しレジスタラッチ信号１６が出力され、このため、外部パルス入力１７の状態変化（立上がり）が終了した位置のサンプリングクロック１８のロー期間の中央でサンプリングが行われる。なお、例えば、図４に示すサンプリングクロック１８のハイ期間１８Ａ中に上位制御部ラッチ信号１５（の立上がりタイミング）がある場合も、サンプリングの位置は上記と同じであり、また、サンプリングクロック１８のハイ期間１８Ｂ中に上位制御部ラッチ信号１５（の立上がりタイミング）がある場合は、外部パルス入力１７の状態変化（立下がり）の終了後であり且つ外部パルス入力１７の状態変化（立上がり）の開始前の位置でサンプリングが行われ、いずれの場合も、外部パルス入力１７の状態変化の途中でのサンプリングは回避されることになる。
【図面の簡単な説明】
【００１７】
【図１】従来の計数器のブロック図である。
【図２】同従来例の信号タイミングを示す図である。
【図３】本発明実施例のブロック図である。
【図４】同実施例の信号タイミングを示す図である。
【符号の説明】
【００１８】
１１      カウンタ
１２      読出しレジスタ
１３      発振器
１４      調停回路
１４Ａ    インバータ
１４Ｂ    Ｄ型フリップフロップ
１５      上位制御部ラッチ信号
１６      読出しレジスタラッチ信号
１７      外部パルス入力
１８      サンプリングクロック
１９      上位制御部読出しバス
２０      計数値
２１      ラッチされた計数値
２２      論理ゲート
２３      上位制御部
【図１】
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【図２】
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【図３】
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【図４】
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