(57)【要約】【課題】ＣＭＰ法による研磨面の平坦性を向上させることができる半導体装置の製造方法【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１に凹部１ａを形成する工程と、凹部１ａ内及び半導体基板１上に絶縁膜２を形成する工程と、半導体基板１上に位置する絶縁膜２上に、エッチング液５１を、インクジェット式のヘッド５０を用いて塗布し、該絶縁膜２の一部を除去する工程と、半導体基板１上に残存する絶縁膜２をＣＭＰ法により研磨除去することにより、凹部１ａ内に素子分離膜２ａを埋め込む工程とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板にパターン状の溝を形成する工程と、
前記溝内及び前記半導体基板上に絶縁膜を形成する工程と、
前記半導体基板上に位置する前記絶縁膜上に、エッチング液を、インクジェット式のヘッドを用いて塗布し、該絶縁膜の一部を除去する工程と、
前記半導体基板上に残存する前記絶縁膜をＣＭＰ法により研磨除去することにより、前記溝内に素子分離膜を埋め込む工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記溝を形成する工程において、前記溝は、相互間隔が２μｍ以上の領域を有するように形成され、
前記絶縁膜の一部を除去する工程において、前記溝の相互間隔が２μｍ以上である領域に位置する前記絶縁膜の表層を除去する請求項１に記載の半導体装置の製造方法。
【請求項３】
絶縁膜上に導電パターンを形成する工程と、
前記絶縁膜上及び前記導電パターン上に層間絶縁膜を形成する工程と、
前記導電パターン上に位置する前記層間絶縁膜上に、エッチング液を、インクジェット式のヘッドを用いて塗布し、該層間絶縁膜の一部を除去する工程と、
前記層間絶縁膜の表面をＣＭＰ法により平坦化する工程と、
を具備する半導体装置の製造方法。
【請求項４】
前記導電パターンを形成する工程において、前記導電パターンは、相互間隔が０．５ｎｍ以下の領域を有するように形成され、
前記絶縁膜の一部を除去する工程において、前記導電パターンの相互間隔が０．５ｎｍ以下の領域に位置する前記絶縁膜の表層を除去する請求項３に記載の半導体装置の製造方法。
【請求項５】
絶縁膜に溝を形成する工程と、
前記溝内及び前記絶縁膜上に導電膜を形成する工程と、
前記導電膜のうち前記溝の中央部の上方に位置する領域上に、成膜材を、インクジェット式のヘッドを用いて塗布する工程と、
前記絶縁膜上に位置する前記導電膜及び前記成膜材をＣＭＰ法により研磨除去することにより、前記溝内に配線を埋め込む工程と、
を具備する半導体装置の製造方法。
【請求項６】
前記成膜材はＳＯＧである請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＰ（化学的機械研磨）法による研磨工程を有する半導体装置の製造方法に関する。特に本発明は、ＣＭＰ法による研磨面の平坦性を向上させることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＰ法による研磨工程は、例えばトレンチアイソレーション法による素子分離膜の埋め込み工程、及び層間絶縁膜の表面を平坦化する工程に用いられている。研磨前の研磨面に凹凸がある領域と凹凸がない領域が存在している場合、この凹凸の有無に起因して、研磨後の研磨面の高さにばらつきが生じたり、研磨残りが生じたりする。例えば研磨前の研磨面に凹部が複数形成されている領域と凹部が形成されていない領域がある場合、凹部が存在しなかった領域に研磨残りが生じたり、研磨後の研磨面が高くなったりする。
【０００３】
図４の各図は、上記した問題を解決するための第１の従来技術を説明する為の断面図である。本図は、素子分離膜１０２ａをシリコン基板１００に埋め込む工程を示している。まず図４（Ａ）に示すように、シリコン基板１００に溝１００ａを形成する。次いで、溝１００ａ内及びシリコン基板１００上に、窒化シリコン膜（図示せず）及び酸化シリコン膜１０２をＣＶＤ法により形成する。酸化シリコン膜１０２の表面のうち溝１００ａの上方に位置する領域には、凹部が形成される。このため、このまま酸化シリコン膜１０２をＣＭＰ法により研磨すると、シリコン基板１００のうち溝１００ａが形成されていない領域には、酸化シリコン膜１０２の残膜が生じる。
【０００４】
次いで、図４（Ｂ）に示すように、酸化シリコン膜１０２のうち溝１００ａの上方に位置しない領域を、フォトレジスト膜１１０で覆う。次いで、フォトレジスト膜１１０をマスクとして酸化シリコン膜１０２をエッチングする。これにより、酸化シリコン膜１０２のうち溝１００ａの上方に位置しない領域は薄くなる。
【０００５】
次いで、図４（Ｃ）に示すように、フォトレジスト膜１１０を除去した後、シリコン基板１００上に位置する酸化シリコン膜１０２をＣＭＰ法により研磨除去する。図４（Ｂ）を用いて説明したように、酸化シリコン膜１０２のうち溝１００ａの上方に位置しない領域は薄くされているため、酸化シリコン膜１０２の残膜が生じることが抑制される。
【０００６】
なお、図４（Ｂ）を用いて説明した工程を行わずに、図４（Ａ）に示した溝１００ａを形成する工程において、シリコン基板１００にダミーの凹部を形成しても、酸化シリコン膜１０２の残膜が生じることを抑制できる。
【０００７】
図５の各図は、上記した問題を解決するための第２の従来技術を説明する為の断面図である。本図は、層間絶縁膜１２３を平坦化する工程を示している。
【０００８】
まず、図５（Ａ）に示すように絶縁膜１２０上に金属膜を形成し、この金属膜を選択的に除去する。これにより、絶縁膜１２０上には複数の配線１２２ａが形成される。また、配線１２２ａが形成されない領域には、複数のダミー配線１２２ｂが形成される。ダミー配線１２２ｂの太さ及び配置間隔は、配線１２２ａの太さ及び配置間隔と略同一である。
【０００９】
次いで、絶縁膜１２０上、複数の配線１２２ａ上、及び複数のダミー配線１２２ｂ上に層間絶縁膜１２３を形成する。絶縁膜１２０上には配線１２２ａ及びダミー配線１２２ｂが形成されているため、層間絶縁膜１２３の表面には均等に凸部が形成される。
【００１０】
次いで、図５（Ｂ）に示すように、層間絶縁膜１２３の表面をＣＭＰ法により研磨除去し、平坦化する。なお、ダミー配線１２２ｂが形成されていない場合、層間絶縁膜１２３の表面のうち配線１２２ａが形成されていない領域の上方には凸部が形成されないため、この部分は他の部分と比べて研磨面が低くなる（例えば特許文献１参照）。
【００１１】
また、ＣＭＰ法による研磨工程は、ダマシン法による配線埋込工程にも用いられている。図６の各図は、従来のダマシン法による配線埋込方法を説明する為の断面図である。
【００１２】
まず、図６（Ａ）に示すように、絶縁膜１２０に溝１２０ａを形成する。次いで、絶縁膜１２０上及び溝１２０ａ内に、金属膜１２１をスパッタリング法により形成する。金属膜１２１の表面のうち溝１２０ａの中央部上に位置する部分は、他の部分と比較して窪む。
【００１３】
次いで、図６（Ｂ）に示すように、絶縁膜１２０上に位置する金属膜１２１をＣＭＰ法により研磨除去する。これにより、溝１２０ａには配線１２１ａが埋め込まれる。なお、配線１２１ａのうち溝１２０ａの中央部上に位置する部分は、他の部分と比較して窪む。
【００１４】
【特許文献１】特開２００４−３４２７６５号公報（第２段落）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記した第１の従来技術では、所定の領域をレジスト膜で覆う工程すなわちフォトレジスト膜の塗布工程、露光工程、及び現像工程、並びにレジスト膜を除去する工程が必要となり、工程数が増加してしまう。また、シリコン基板にダミーの凹部を形成する場合、半導体装置の設計自由度が低下してしまう。
【００１６】
また上記した第２の従来技術では、工程数は増加しないがダミー配線を形成する必要がある。ダミー配線を形成すると寄生容量が増加してしまい、かつ半導体装置の設計自由度が低下してしまう。また半導体装置の内部にコイルが形成されている場合、ダミー配線の存在によってクロストークなどのノイズが発生してしまう。
【００１７】
また、ダマシン法により配線を形成する場合、配線の表面に窪みが形成されてしまう。
【００１８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ダミー配線やダミー凹部を形成する必要が無く、工程数の増加を抑制することができ、かつＣＭＰ法による研磨面の平坦性を向上させることができる半導体装置の製造方法を提供することにある。また本発明の他の目的は、絶縁膜に配線を埋め込む場合に、配線の表面に窪みが形成されることを抑制できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板にパターン状の溝を形成する工程と、
前記溝内及び前記半導体基板上に絶縁膜を形成する工程と、
前記半導体基板上に位置する前記絶縁膜上に、エッチング液を、インクジェット式のヘッドを用いて塗布し、該絶縁膜の一部を除去する工程と、
前記半導体基板上に残存する前記絶縁膜をＣＭＰ法により研磨除去することにより、前記溝内に素子分離膜を埋め込む工程とを具備する。
【００２０】
この半導体装置の製造方法によれば、ＣＭＰ法を行う前に、インクジェット法によりエッチング液を塗布し、前記半導体基板上に位置する前記絶縁膜の一部を除去している。このため、ダミー溝部を形成しなくても、ＣＭＰ法による研磨面の平坦性を向上させることができる。また、フォトレジスト膜を形成する必要がないため、工程数の増加を抑制することができる。
【００２１】
前記溝を形成する工程において、例えば前記溝が、相互間隔が２μｍ以上の領域を有するように形成されている場合、前記絶縁膜の一部を除去する工程において、前記溝の相互間隔が２μｍ以上である領域に位置する前記絶縁膜の表層を除去する。
【００２２】
本発明に係る他の半導体装置の製造方法は、絶縁膜上に導電パターンを形成する工程と、
前記絶縁膜上及び前記導電パターン上に層間絶縁膜を形成する工程と、
前記導電パターン上に位置する前記層間絶縁膜上に、エッチング液を、インクジェット式のヘッドを用いて塗布し、該層間絶縁膜の一部を除去する工程と、
前記層間絶縁膜の表面をＣＭＰ法により平坦化する工程とを具備する。
【００２３】
この半導体装置の製造方法によれば、ＣＭＰ法を行う前に、インクジェット法によりエッチング液を塗布し、前記導電パターン上に位置する前記絶縁膜の一部を除去している。このため、ダミー配線を形成しなくても、ＣＭＰ法による研磨面の平坦性を向上させることができる。また、フォトレジスト膜を形成する必要がないため、工程数の増加を抑制することができる。
【００２４】
前記導電パターンを形成する工程において、例えば前記導電パターンが、相互間隔が０．５ｎｍ以下の領域を有するように形成されている場合、前記絶縁膜の一部を除去する工程において、前記導電パターンの相互間隔が０．５ｎｍ以下の領域に位置する前記絶縁膜の表層を除去する。
【００２５】
本発明に係る他の半導体装置の製造方法は、絶縁膜に溝を形成する工程と、
前記溝内及び前記絶縁膜上に導電膜を形成する工程と、
前記導電膜のうち前記溝の中心側の上方に位置する領域上に、成膜材（例えばＳＯＧ）を、インクジェット式のヘッドを用いて塗布する工程と、
前記絶縁膜上に位置する前記導電膜及び前記成膜材をＣＭＰ法により研磨除去することにより、前記溝内に配線を埋め込む工程とを具備する。
【００２６】
この半導体装置の製造方法によれば、前記導電膜のうち前記溝の中央部の上方に位置する領域上に、インクジェット式のヘッドを用いて成膜材を塗布し、その後ＣＭＰ法を行っている。このため、前記溝内の配線の表面の中央部が窪むことを抑制できる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、シリコン基板１に素子分離膜２ａを埋め込み、その後トランジスタを形成する方法である。
【００２８】
まず図１（Ａ）に示すように、シリコン基板１にパターン状の溝１ａを形成する。溝１ａは、パターンが密な領域と、パターンが粗い領域を有する。パターンが粗い領域において、溝１ａの相互間隔は２μｍ以上である。
【００２９】
次いで、溝１ａ内及びシリコン基板１上に、窒化シリコン膜（図示せず）及び酸化シリコン膜２をＣＶＤ法により形成する。本工程において、溝１ａのパターンが密な領域の上方に位置する酸化シリコン膜２には凹部２ｂが形成される。
【００３０】
次いで、図１（Ｂ）に示すように、インクジェット式プリンタのヘッドと同様の構成を有するヘッド５０を用いて、溝１ａが形成されていない領域の上方に位置する酸化シリコン膜２にエッチング液５１（例えばＨＦ溶液）を吐出する。これにより、溝１ａのパターンが粗い領域に位置する酸化シリコン膜２は薄くなる。このとき、酸化シリコン膜２のエッチング深さは、例えば凹部２ｂの深さと同程度とする。
【００３１】
次いで、図１（Ｃ）に示すように、シリコン基板１上に位置する酸化シリコン膜２をＣＭＰ法により研磨除去する。これにより、溝１ａには素子分離膜２ａが埋め込まれ、トランジスタが形成される素子領域が他の領域から分離される。図１（Ｂ）を用いて説明した工程において、溝１ａのパターンが粗い領域に位置する酸化シリコン膜２は薄くなっているため、シリコン基板１上に酸化シリコン膜２の残膜が生じることは抑制される。
【００３２】
次いで、図１（Ｄ）に示すように、シリコン基板１を熱酸化し、ゲート絶縁膜３を形成する。次いで、ゲート絶縁膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去することにより、ゲート電極４を形成する。次いで、ゲート電極４及び素子分離膜２ａをマスクとしてシリコン基板１に不純物を導入することにより、低濃度不純物領域６ａ，６ｂを形成する。次いで、ゲート電極４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックすることにより、ゲート電極４の側壁をサイドウォール５で覆う。次いで、サイドウォール５、ゲート電極４、及び素子分離膜２ａをマスクとしてシリコン基板１に不純物を導入することにより、ソース及びドレインとなる不純物領域７ａ，７ｂを形成する。
このようにして、素子領域にはトランジスタが形成される。
【００３３】
以上、本発明の第１の実施形態によれば、インクジェット式のヘッド５０を用いて、溝１ａのパターンが粗い領域の上方に位置する酸化シリコン膜２にエッチング液５１を吐出し、溝１ａのパターンが粗い領域の上方に位置する酸化シリコン膜２を薄くした後、シリコン基板１上に位置する酸化シリコン膜２をＣＭＰ法により研磨除去する。従って、シリコン基板１にダミー凹部を形成しなくても、シリコン基板１上に酸化シリコン膜２の残膜が生じることを抑制することができる。また、フォトレジスト膜を用いないため、製造工程数が増加することを抑制できる。また、ＣＭＰ法による研磨量も減少するため、製造コストを削減することができる。
【００３４】
図２の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、絶縁膜１０上に形成されたＡｌ合金配線１１上に、層間絶縁膜１２を形成する方法である。なお、絶縁膜１０は、例えば第１の実施形態で示したトランジスタ上に形成される層間絶縁膜である。
【００３５】
まず、図２（Ａ）に示すように、絶縁膜１０上にＡｌ合金膜をスパッタリング法により形成し、このＡｌ合金膜を選択的に除去する。これにより、絶縁膜１０の一部の領域上にはＡｌ合金配線１１が形成される。Ａｌ合金配線１１は、密度が高い領域と低い領域がある。密度が高い領域において、Ａｌ合金配線１１の相互間隔は０．５ｎｍ以下である。
【００３６】
次いで、絶縁膜１０上及びＡｌ合金配線１１上に、酸化シリコン膜からなる層間絶縁膜１２をＣＶＤ法により形成する。層間絶縁膜１２の表面のうちＡｌ合金配線１１の密度が高い領域の上方に位置する部分には、凸部１２ａが形成される。凸部１２ａの幅は、例えば数１０μｍ〜数ｍｍである。
【００３７】
次いで、図２（Ｂ）に示すように、インクジェット式のヘッド５０を用いて、凸部１２ａにエッチング液５１（例えばＨＦ溶液）を吐出する。これにより、凸部１２ａは除去される。
【００３８】
次いで、図２（Ｃ）に示すように、層間絶縁膜１２の表層をＣＭＰ法により研磨除去する。これにより、層間絶縁膜１２の表面は平坦化される。図２（Ｂ）で示した工程において凸部１２ａが除去されているため、研磨後の層間絶縁膜１２の表面は、平坦性が向上する。
【００３９】
以上、本発明の第２の実施形態によれば、インクジェット式のヘッド５０を用いて、層間絶縁膜１２の凸部１２ａにエッチング液５１を吐出し、凸部１２ａを除去した後、層間絶縁膜１２の表面をＣＭＰ法により平坦化する。従って、絶縁膜１０上にダミー配線を形成しなくても、研磨後の層間絶縁膜１２の表面の平坦性を向上させることができる。また、ＣＭＰ法による研磨量も減少するため、製造コストを削減することができる。
【００４０】
なお、Ａｌ合金配線１１を下層側の電極とするＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造の容量素子を形成する場合においても、本実施形態と同様の手法を適用することにより、本発明と同様の効果を得ることができる。
【００４１】
図３の各図は、本発明の第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、絶縁膜２０に配線（例えば銅配線）を埋め込む方法である。
【００４２】
まず、図３（Ａ）に示すように、絶縁膜２０に、配線を埋め込むための溝２０ａを形成する。絶縁膜２０は、例えば第１の実施形態で示したトランジスタ上に形成される層間絶縁膜である。次いで、溝２０ａの内部及び絶縁膜２０上に、金属膜（例えば銅膜）２１をスパッタリング法により形成する。金属膜２１の表面は、溝２０ａの中央部上に位置する部分が他の部分と比較して窪んでいる。
【００４３】
次いで、図３（Ｂ）に示すように、インクジェット式のヘッド５０を用いて、金属膜２１の表面のうち溝２０ａの中央部上に位置する部分に液状の成膜材５２（例えばＳＯＧ）を吐出する。これにより、金属膜２１の表面の窪みは、成膜材５２によって埋められる。
【００４４】
次いで、図３（Ｃ）に示すように、金属膜２１の上層部及び成膜材５２をＣＭＰ法により研磨除去する。これにより、金属膜２１のうち絶縁膜２０上に位置する部分は除去され、絶縁膜２０に配線２１ａが埋め込まれる。図３（Ｂ）で説明した工程によって、金属膜２１の表面の窪みは成膜材５２によって埋められている。このため、配線２１ａの表面の中央部に窪みが形成されることを抑制できる。
【００４５】
以上、本実施形態によれば、インクジェット式のヘッド５０を用いて、金属膜２１の凹部に成膜材５２を吐出し、金属膜２１の表面の窪みを埋めた後、絶縁膜２０上に位置する金属膜２１をＣＭＰ法により研磨除去することにより、配線２１ａを形成している。このため、配線２１ａの表面に窪みが形成されることを抑制できる。
【００４６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００４７】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】各図は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】各図は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】各図は第１の従来例に係る半導体装置の製造方法を説明する為の断面図。
【図５】各図は第２の従来例に係る半導体装置の製造方法を説明する為の断面図。
【図６】各図は従来のダマシン法を説明する為の断面図。
【符号の説明】
【００４８】
１，１００…シリコン基板、１ａ，２０ａ，１００ａ，１２０ａ…溝、２，１０２…酸化シリコン膜、２ａ，１０２ａ…素子分離膜、２ｂ…凹部、３…ゲート絶縁膜、４…ゲート電極、５…サイドウォール、６ａ，６ｂ…低濃度不純物領域、７ａ，７ｂ…不純物領域、１０，２０、１２０…絶縁膜、１１…Ａｌ合金配線、１２，１２３…層間絶縁膜、１２ａ…凸部、２１，１２１…金属膜、２１ａ，１２１ａ，１２２ａ…配線、５０…ヘッド、５１…エッチング液、５２…成膜材、１１０…フォトレジスト膜，１２２ｂ…ダミー配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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