(57)【要約】【課題】ＳＯＩ構造を有する半導体装置を低コストで形成する。【解決手段】基板１０上のＳＯＩ構造を形成すべき領域に、基板よりもエッチング速度が速い第１の材料をアモルファス化したアモルファス材料層３０を含む下地層を形成する第１の工程と、下地層上に、第１の材料よりエッチング速度が遅い第２の材料をアモルファス化した材料からなる素子形成層４０を形成する第２の工程と、単結晶半導体基板１０を加熱処理して、下地層３０、及び素子形成層４０を単結晶化する第３の工程と、第３の工程により単結晶化された下地層３０を、素子形成層４０、及び基板１０に対して選択的にエッチングして、素子形成層４０の下に空洞部７０を形成する第４の工程と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
単結晶半導体基板上に、単結晶状態において、前記基板を形成する物質よりもエッチング速度が速い第１の物質をアモルファス化した材料からなる中間層を形成する第１の工程と、
前記中間層の上に、単結晶状態において前記第１の物質よりエッチング速度が遅い第２の物質をアモルファス化した材料からなる素子形成層を形成する第２の工程と、
前記単結晶半導体基板を加熱することにより、前記中間層、及び前記素子形成層を単結晶化する第３の工程と、
前記第３の工程により単結晶化された前記中間層を、前記素子形成層、及び前記単結晶半導体基板に対して選択的にエッチングすることにより、前記素子形成層の下に空洞部を形成する第４の工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
単結晶シリコン基板上に、アモルファスシリコンゲルマニウム層を形成する第１の工程と、
前記アモルファスシリコンゲルマニウム層の上層に、アモルファスシリコン層を形成する第２の工程と、
前記単結晶シリコン基板を加熱処理することにより、前記アモルファスシリコンゲルマニウム層、及び前記アモルファスシリコン層を単結晶化して、単結晶シリコンゲルマニウム層、及び単結晶シリコン層を形成する第３の工程と、
前記単結晶シリコン基板上の一部の領域に、前記単結晶シリコンゲルマニウム層、及び前記単結晶シリコン層をエッチングにより除去して前記単結晶シリコン基板を露出させる溝を形成する第４の工程と、
前記第４の工程において露出した前記単結晶シリコン基板の少なくとも一部と前記単結晶シリコン層の少なくとも一部とを覆う、前記単結晶シリコン層を支持する支持体を形成する第５の工程と、
前記単結晶シリコンゲルマニウム層を、前記単結晶シリコン層、及び前記単結晶シリコン基板に対して選択的にエッチングすることにより、前記単結晶シリコン層の下に空洞部を形成する第６の工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記単結晶シリコン基板上にアモルファスシリコン層を形成してから、前記アモルファスシリコンゲルマニウム層を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記単結晶シリコン基板あるいは前記単結晶シリコン層の少なくともどちらか一方を酸化して、前記空洞部の少なくとも一部を充填する埋め込み絶縁層を形成する第７の工程を含むことを特徴とする請求項２、又は３に記載の半導体装置の製造方法。
【請求項５】
前記支持体を形成後、前記単結晶シリコン基板上の前記溝が形成された領域とは重ならない領域に、少なくとも前記単結晶シリコンゲルマニウム層を露出させる第２の溝を形成し、前記第２の溝を介して前記単結晶シリコンゲルマニウム層をエッチングすることを特徴とする請求項２〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第２の溝は、前記単結晶シリコン基板をも露出させることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３の工程は、前記単結晶シリコン基板を８００℃以下の温度で加熱処理することを特徴とする請求項２〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１の工程は、前記アモルファスシリコンゲルマニウム中に含まれるゲルマニウムの比率を１０パーセント乃至５０パーセントにすることを特徴とする請求項２〜７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ構造上に形成された電解効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩ（シリコン  オン  インシュレータ）トランジスタは、低消費電力かつ高速動作が可能で低電圧駆動が容易なため、研究が盛んに行われている。
【０００３】
ＳＯＩ構造を得る方法として、例えば非特許文献１には、単結晶シリコン基板上に単結晶シリコンゲルマニウム層、及び単結晶シリコン層をエピタキシャル成長法により形成し、次に前記単結晶シリコンゲルマニウム層を選択的にエッチングして空洞部を形成してＳＯＮ（シリコン  オン  ナッシング）構造とし、次に前記単結晶シリコン基板、及び単結晶シリコン層を熱酸化して、酸化シリコンから成る埋め込み絶縁層を前記空洞部に充填してＳＯＩ構造とする方法が開示されている。
【０００４】
【非特許文献１】Ｔ．ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、エピタキシャル成長は成膜速度が遅く単位時間あたりの処理枚数が少ないため、上記方法によるＳＯＩ構造を有する半導体装置は製造コストが上昇するという課題を有している。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明による半導体装置の製造方法は、単結晶半導体基板上に、単結晶状態において上記単結晶半導体基板を形成する物質よりもエッチング速度が速い第１の物質をアモルファス化した材料からなる中間層を形成する第１の工程と、上記中間層の上に、単結晶状態において上記第１の物質よりエッチング速度が遅い第２の物質をアモルファス化した材料からなる素子形成層を形成する第２の工程と、上記単結晶半導体基板を加熱することにより、上記中間層、及び上記素子形成層を単結晶化する第３の工程と、上記第３の工程により単結晶化された上記中間層を、上記素子形成層、及び上記単結晶半導体基板に対して選択的にエッチングすることにより、上記素子形成層の下に空洞部を形成する第４の工程と、を含む。
【０００７】
シリコン等、一部の物質のアモルファス膜は加熱により結晶化する性質を持ち、その際、当該アモルファス膜の下地となる層の表面における原子の配列状態の影響を受けるため、単結晶基板上に形成したアモルファス膜を加熱すると単結晶膜が形成される。また、単結晶半導体基板上に、当該基板よりもエッチング速度が速い第１の単結晶半導体層を中間層として形成し、上記第１の単結晶半導体層よりもエッチング速度が遅い第２の単結晶半導体層を素子形成層として形成すると、エッチング速度の差を利用して上記第１の単結晶半導体層を選択的にエッチングすることにより、下層に空洞部を有する単結晶半導体層（すなわちＳＯＮ構造）を形成できる。そして、上記空洞部に絶縁層を充填してＳＯＩ構造を形成することができる。したがって、このような製造方法により、基板上に低コストで形成可能なアモルファス膜を積層して当該アモルファス膜を加熱して単結晶化させることにより、エピタキシャル成長により単結晶半導体層を得る方法に比べて、ＳＯＩ構造を有する半導体装置を製造コストの上昇を抑制しつつ得ることができる。
【０００８】
また、上記課題を解決するために、本発明による半導体装置の製造方法は、単結晶シリコン基板上にアモルファスシリコンゲルマニウム層を形成する第１の工程と、上記アモルファスシリコンゲルマニウム層の上層にアモルファスシリコン層を形成する第２の工程と、上記単結晶シリコン基板を加熱処理することにより、上記アモルファスシリコンゲルマニウム層、及び上記アモルファスシリコン層を単結晶化して、単結晶シリコンゲルマニウム層、及び単結晶シリコン層を形成する第３の工程と、上記単結晶シリコン基板上の一部の領域に、上記単結晶シリコンゲルマニウム層、及び上記単結晶シリコン層をエッチングにより除去して上記単結晶シリコン基板を露出させる溝を形成する第４の工程と、上記第４の工程において露出した上記単結晶シリコン基板の少なくとも一部と上記単結晶シリコン層の少なくとも一部とを覆う、上記単結晶シリコン層を支持する支持体を形成する第５の工程と上記単結晶シリコンゲルマニウム層を、上記単結晶シリコン層、及び上記単結晶シリコン基板に対して選択的にエッチングすることにより、上記単結晶シリコン層の下に空洞部を形成する第６の工程と、を含む。
【０００９】
単結晶シリコンゲルマニウムは、フッ硝酸系のエッチング液を使用すると単結晶シリコンに対して選択的に、すなわち単結晶シリコンと比べて顕著に速い速度でエッチングできる。そのため、単結晶シリコン基板と単結晶シリコン層とで単結晶シリコンゲルマニウム層を挟み、上記単結晶シリコンゲルマニウム層を選択的にエッチングすると、下層に空洞部を有する単結晶半導体層、すなわちＳＯＮ構造を容易に形成できる。また、上記空洞部を形成後、当該空洞部に絶縁層を充填してＳＯＩ構造を形成することができる。したがって、このような製造方法により、ＳＯＩ構造を有する半導体装置を製造コストの上昇を抑制しつつ得ることができる。
【００１０】
好ましくは、上記単結晶シリコン基板上にアモルファスシリコン層を形成してから、上記アモルファスシリコンゲルマニウム層を形成する。
【００１１】
上記単結晶シリコン基板上に、下地であるアモルファスシリコン層を介して上記アモルファスシリコンゲルマニウム層を形成し、上記単結晶シリコン基板と上記アモルファスシリコンゲルマニウム層とが接触していない状態で上記加熱処理を行って上記単結晶シリコンゲルマニウム層及び上記単結晶シリコン層を形成するため、下地であるアモルファスシリコン層により上記単結晶シリコン基板上に存在する微細な不純物等に起因する欠陥が加熱処理中に上層方向へ成長する現象が遮られる。したがって、このような製造方法により、欠陥の発生が抑制された単結晶シリコン層を得ることができ、欠陥の発生が抑制された単結晶シリコン層を有するＳＯＩ構造を得ることができる。
【００１２】
好ましくは、上記単結晶シリコン基板あるいは上記単結晶シリコン層の少なくともどちらか一方を酸化して、上記空洞部の少なくとも一部を充填する埋め込み絶縁層を形成する。
【００１３】
単結晶シリコンは加熱により絶縁性を有する酸化シリコンとなり、その際体積が膨張する。したがって、このような製造方法により、上記空洞部に絶縁層を容易に充填でき、ＳＯＩ構造を容易に形成できる。
【００１４】
好ましくは、上記支持体を形成後、上記単結晶シリコン基板上の上記溝が形成された領域とは重ならない領域に、少なくとも上記単結晶シリコンゲルマニウム層を露出させる第２の溝を形成し、上記第２の溝を介して上記単結晶シリコンゲルマニウム層をエッチングする。
【００１５】
上記支持体を形成後に新たに溝を形成するため、当該溝の内部に上記支持体の形成材料が残留することがなく、当該シリコンゲルマニウム層のエッチング残りの発生を抑制できるできる。
【００１６】
好ましくは、上記第２の溝は、上記単結晶シリコン基板をも露出させる。
【００１７】
上記単結晶シリコンゲルマニウム層とエッチング液の接触する面積が増加するため、上記空洞部の形成に要する時間が削減でき、ＳＯＩ構造をより一層低コストで形成できる。
【００１８】
好ましくは、上記第３の工程は、上記単結晶シリコン基板を８００℃以下の温度で加熱処理する。
【００１９】
８００℃以下の温度では、上記アモルファスシリコンゲルマニウム層を単結晶する際に、ゲルマニウム原子が上層のアモルファスシリコン層に拡散する現象が殆んど起こらないため、このような製造方法によりゲルマニウム原子が殆んど存在せず均一な性質の単結晶シリコン層を有するＳＯＩ構造を得ることができ、半導体装置の良品率を向上させることができる。
【００２０】
好ましくは、上記第１の工程は、上記アモルファスシリコンゲルマニウム中に含まれるゲルマニウムの比率を１０パーセント乃至５０パーセントにする。
【００２１】
上記の比率でゲルマニウム原子を含む単結晶シリコンゲルマニウムは、単結晶シリコンに対して高い選択比でエッチングできるので、上記空洞部の形成時に最上層の単結晶シリコン層の厚みがエッチングにより減少することを抑制できる。したがって、このような製造方法により、均一な膜厚の単結晶シリコン層を有するＳＯＩ構造を得ることができ、半導体装置の良品率を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
図１〜４に、第１の実施形態として、半導体基板上にマトリクス状に配置され、格子状の素子分離領域で区切られるＳＯＩ構造を有する領域（以下、「ＳＯＩ領域」と称する。）を形成する方法、及び当該領域に半導体装置を形成する方法を示す。
【００２４】
図１（ａ）〜図３（ｃ）は本発明の第１実施形態に係る半導体基板、及び半導体装置の製造方法を示す模式断面図である。図４（ａ）及び図４（ｂ）は、上記図２（ｂ）及び図２（ｃ）の工程を、一部の要素を省略した上で示す模式斜視図である。
【００２５】
まず、図１（ａ）に示すように、ＳＯＩ領域１２と素子分離領域１４が設定されている単結晶シリコン基板（以下「基板」と称する。）１０上の全面に、第１のアモルファスシリコン層２０、アモルファスシリコンゲルマニウム層３０、及び第２のアモルファスシリコン層４０をＣＶＤ法により形成する。各層の膜厚は、第１のアモルファスシリコン層２０は２０ｎｍ、アモルファスシリコンゲルマニウム層３０は３０ｎｍ、第２のアモルファスシリコン層４０は１００ｎｍが好ましい。
【００２６】
次に、図１（ｂ）に示すように、基板１０を略８００℃の温度の窒素雰囲気中で加熱処理することにより、第１のアモルファスシリコン層２０、アモルファスシリコンゲルマニウム層３０、及び第２のアモルファスシリコン層４０をエピタキシャル成長させ、それぞれ、第１の単結晶シリコン層２２、単結晶シリコンゲルマニウム層３２、及び第２の単結晶シリコン層４２とする。
【００２７】
ＳＯＩ構造では、半導体装置が形成される第２の単結晶シリコン層４２を出来る限り欠陥や不純物を少なく形成することが必要となる。一方で、エピタキシャル成長は下地の結晶格子に倣って成長するため、基板上に結晶欠陥があると成長により得られる膜にも欠陥が生じ得る。第１のアモルファスシリコン層２０はその対策として形成するものであり、基板１０の表面に存在する欠陥が単結晶シリコンゲルマニウム層３２を経由して、最終的な目的物である第２の単結晶シリコン層４２に欠陥が生じることを抑制する。
【００２８】
次に、図１（ｃ）に示すように、基板１０を８００℃以下の温度の酸素雰囲気中で加熱処理し、第２の単結晶シリコン層４２の表面を酸化して略５０ｎｍの膜厚の保護酸化膜４４を形成する。そして次に、保護酸化膜４４の上面にＣＶＤ法により、窒化シリコンよりなる保護窒化膜４６を形成する。
【００２９】
次に、図１（ｄ）に示すように、基板１０上の素子分離領域１４において、第１の単結晶シリコン層２２、単結晶シリコンゲルマニウム層３２、第２の単結晶シリコン層４２、保護酸化膜４４、及び保護窒化膜４６をドライエッチングによりパターニングして、基板１０の表面を露出させる溝５０を形成する。格子状の素子分離領域１４に一括して溝を形成するため、溝５０も格子状となり、上記５種類の膜から成る島状のパターンがマトリクス状に形成される。
【００３０】
次に、図２（ａ）に示すように、溝５０の内部を含む基板１０の全面に、ＣＶＤ法により第１の絶縁層としてのシリコン酸化膜６０を形成する。
【００３１】
次に、図２（ｂ）に示すように、シリコン酸化膜６０をフォトリソグラフィー法によりパターニングして支持体６２を形成する。上記パターニングは、支持体６２が溝５０の一部、及び保護窒化膜４６の少なくとも一部を覆うように行う。その結果、支持体６２は、基板１０に対して、上述する５種類の膜から成る島状のパターンを固定する機能を発揮する。
【００３２】
次に、図２（ｃ）に示すように、単結晶シリコンゲルマニウム層３２を、下層の第１の単結晶シリコン層２２、及び上層の第２の単結晶シリコン層４２を含む他の４層に対して選択的にエッチングして除去する。フッ硝酸（フッ酸、硝酸、水の混合液）をエッチング液として用いるウェットエッチングであれば、上述するシリコンゲルマニウム層３２の選択的なエッチングは可能である。上述したように、第２の単結晶シリコン層４２は基板１０に対して固定されているため、下層の単結晶シリコンゲルマニウム層３２が除去されても第１の単結晶シリコン層２２上に落下しない。その結果、第１の単結晶シリコン層２２と第２の単結晶シリコン層４２の間に空洞部７０が形成される。
【００３３】
上述する空洞部７０を形成する工程を斜め方向から見た状態を、図４（ａ）、（ｂ）に示す。ただし、保護酸化膜４４、及び保護窒化膜４６は本工程に直接的には関係していないので、図示を省略している。図４（ａ）は、シリコン酸化膜６０をエッチングして、支持体６２を形成した状態である。支持体６２は一部が溝５０内にあり、他の部分は第２の単結晶シリコン層４２の一部を覆っている。（実際には保護窒化膜４６の一部を覆う。）したがって、第２の単結晶シリコン層４２は上から持ち上げられるようにして基板に対して固定されている。図４（ｂ）は単結晶シリコンゲルマニウム層３２を選択的にエッチングして除去した状態である。上述したように第２の単結晶シリコン層４２は上から持ち上げられているため、単結晶シリコンゲルマニウム層３２が存在していた部分は、空洞部７０となる。
【００３４】
空洞部７０を形成後、図２（ｄ）に示すように、基板１０を酸化雰囲気中で加熱することにより、空洞部７０を挟む第１の単結晶シリコン層２２の表面、及び第２の単結晶シリコン層４２の表面を酸化して、空洞部７０に、酸化シリコンからなる埋め込み絶縁層８０を形成する。シリコン層は酸化により体積が膨張するため、第２の単結晶シリコン層４２の基板１０に対する位置、すなわち基板１０の底面から第２の単結晶シリコン層４２の上面までの距離を実質的に変化させずに埋め込み絶縁層８０を形成できる。
【００３５】
なお、上記酸化雰囲気中で加熱により、第１の単結晶シリコン層２２の表面、及び第２の単結晶シリコン層４２の表面は横方向からも酸化されるため、酸化シリコンよりなる端面酸化部４８が生じる。当該酸化部はＳＯＩ領域を僅かに狭める以外は、この後の工程に特に影響は与えない。また、第２の単結晶シリコン層４２の上面は、保護酸化膜４４、及び保護窒化膜４６で覆われているので、酸化雰囲気中でも酸化しない。
【００３６】
次に、図３（ａ）に示すように、溝５０の内部を含む基板１０の全面に、ＣＶＤ法により第２の絶縁層としてのシリコン酸化膜９０を形成する。溝５０の内部のうち、支持体６２が形成されていない領域にも絶縁体が充填されるため、各々のＳＯＩ領域が電気的に分離される。
【００３７】
次に、図３（ｂ）に示すように、ＣＭＰ（化学的機械的研磨）等により基板１０の全面を平坦化処理して、支持体６２、及びシリコン酸化膜９０の一部を除去し、ＳＯＩ領域に保護窒化膜４６を露出させる。保護窒化膜４６は、ＣＭＰ工程で第２の単結晶シリコン層４２の表面を保護するストッパーとして機能する。支持体６２の材質も酸化シリコンであるため、ＳＯＩ領域に保護窒化膜４６が露出した後も研磨が進む。そのため、ＣＭＰ工程終了時には、図示するように保護窒化膜４６はシリコン酸化膜９０等からなる周囲の領域より若干高くなる。
【００３８】
そしてＣＭＰ工程後に、保護窒化膜４６を熱リン酸でエッチングして除去する。第２の単結晶シリコン層４２と保護窒化膜４６の間には保護酸化膜４４があるため、第２の単結晶シリコン層４２の表面が熱リン酸により若干エッチングされて荒れるという現象が回避される。そして、保護窒化膜４６の除去後に、保護酸化膜４４もフッ素系のエッチング液により除去する。
【００３９】
以上の工程により、底面が埋め込み絶縁層８０により基板１０から絶縁され、側面が溝５０の中に充填された支持体６２及びシリコン酸化膜９０により絶縁されたＳＯＩ領域（ＳＯＩ構造）がマトリクス状に配置された半導体基板を得ることが出来る。
【００４０】
そして、図３（ｃ）に示すようにＳＯＩ領域に半導体装置を完成させる。まず第２の単結晶シリコン層４２の表面に熱酸化を施し、ゲート絶縁膜１０２を形成する。次に、ＣＶＤ法により、ゲート絶縁膜１０２上に多結晶シリコン層を形成する。その後、フォトリソグラフィー法により多結晶シリコン層をパターニングすることにより、ゲート絶縁膜１０２上にゲート電極１０４を形成する。
【００４１】
次に、ゲート電極１０４をマスクとして、Ａｓ（ヒ素）、リン（Ｐ）、ボロン（Ｂ）等の不純物を第２の単結晶シリコン層４２にイオン注入することにより、ゲート電極１０４の両側にそれぞれ配置された低濃度不純物導入層としてのＬＤＤ１０６を形成する。そして、例えばＣＶＤ法により、ＬＤＤ１０６が形成された第２の単結晶シリコン層４２上に絶縁層を形成し、ＲＩＥ等の異方性ドライエッチングにより絶縁層をエッチバックして、ゲート電極１０４の側壁にサイドウォール１０８を形成する。
【００４２】
そして、ゲート電極１０４、及びサイドウォール１０８をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２の単結晶シリコン層４２内にイオン注入する。これにより、第２の単結晶シリコン層４２におけるサイドウォール１０８の側方に、高濃度不純物導入層からなるソース／ドレイン電極１１０が形成され、その結果、半導体装置としてのトランジスタ１１２が完成する。
【００４３】
以上のように、第１の実施形態にかかる半導体装置の製造方法によれば、低コストで形成可能なアモルファスシリコン層等を加熱によりエピタキシャル成長させて単結晶シリコン層を得ることにより、ＳＯＩ構造を形成できる。したがって、ＳＯＩ構造を有する半導体装置を、基板上に単結晶シリコン層等を直接エピタキシャル成長させる方法に比べて、低コストで得ることが可能になる。
【００４４】
なお、埋め込み絶縁層８０は熱酸化によらず、ＣＶＤ法を用いて形成することも可能である。
【００４５】
（第２の実施形態）
上記第１の実施形態では、格子状の素子分離領域１４に、溝５０を１回のエッチングで形成し、その後に第１の絶縁層６０を形成（積層）している。しかし溝を１回のエッチングで形成するのではなく、２回に分けて形成しても実施可能である。
【００４６】
図５（ａ）、図５（ｂ）は、本発明の第２の実施形態に係る半導体基板、及び半導体装置の製造方法の、第１の絶縁層（図示せず）を積層する前後の工程を示す模式斜視図である。ただし、第１の実施形態と同様、保護酸化膜４４、及び保護窒化膜４６は本工程に直接的には関係していないので、図示を省略している。格子状の素子分離領域１４に形成する溝を、第１の絶縁層を積層する前に形成する第１の溝１２２と、第１の絶縁層を積層後に形成する第２の溝１２４と、に分けて形成している。
【００４７】
まず、図５（ａ）に示すように、上記第１の実施形態の図１（ｂ）に示すエピタキシャル成長工程を経て第１の単結晶シリコン層２２、単結晶シリコンゲルマニウム層３２、及び第２の単結晶シリコン層４２が形成された基板１０上に、格子状の素子分離領域１４の縦方向に第１の溝１２２を形成する。その結果、基板１０上にＳＯＩ領域１２と素子分離領域１４とが交互に並ぶ短冊状の領域が形成される。
【００４８】
次に、図５（ｂ）に示すように、基板１０の全面に第１の絶縁層６０を形成後、格子状の素子分離領域１４の横方向に第２の溝１２４を形成する。同時に第１の絶縁層６０がパターニングされ、横方向に平行に並ぶ帯状の支持体１２６が形成される。その結果、図示するように、ＳＯＩ領域１２は全面が支持体１２６で覆われる。そして支持体１２６は、方形のＳＯＩ領域１２を形成する４辺のうちの向かい合う２辺で、第２の単結晶シリコン層４２を支持するようになる。
【００４９】
この後は、上記第１の実施形態の図２（ｃ）に示すように、単結晶シリコンゲルマニウム層３２を、下層の第１の単結晶シリコン層２２、及び上層の第２の単結晶シリコン層４２に対して選択的にエッチングして除去し、以下、上記第１の実施形態と同様の工程を行って、ＳＯＩ領域、及び当該領域上に形成された半導体装置を得ることができる。
【００５０】
本実施形態は、素子分離領域に溝を２回に分けて形成するが、第２の溝１２４の形成工程は支持体１２６の形成工程でもあるので、トータルの工程数は第１の実施形態と差はない。そして、ＳＯＩ領域１２は、空洞部７０に熱酸化により埋め込み絶縁層８０を形成する際（図２（ｄ）参照）全面が支持体１２６で覆われているため、第２の単結晶シリコン層４２をより確実に保持できる。したがって、工程数を増加させずに、より確実にＳＯＩ領域を形成することが可能となる。
【００５１】
（変形例）
上記の第１の実施形態では、基板上に第１のアモルファスシリコン層を形成した後にアモルファスシリコンゲルマニウム層を形成していたが、基板上に直接アモルファスシリコンゲルマニウム層を形成しても適用可能である。基板表面の結晶格子によりアモルファスシリコンゲルマニウム層を単結晶化させ、その上層に形成されているアモルファスシリコン層を単結晶化させ、ＳＯＩ構造を得ることが出来る。下地の基板表面の欠陥が、半導体装置を形成する最上層の単結晶シリコン層にまで影響を及ぼす可能性は高まるが、アモルファスシリコンゲルマニウム層の形成前の洗浄工程等を工夫することで対処可能であり、コスト的には有利となる。
【図面の簡単な説明】
【００５２】
【図１】第１の実施形態の半導体基板及び半導体装置の製造方法を示す模式断面図。
【図２】第１の実施形態の半導体基板及び半導体装置の製造方法を示す模式断面図。
【図３】第１の実施形態の半導体基板及び半導体装置の製造方法を示す模式断面図。
【図４】第１の実施形態の半導体基板及び半導体装置の製造方法を示す模式斜視図。
【図５】第２の実施形態の半導体基板及び半導体装置の製造方法を示す模式斜視図。
【符号の説明】
【００５３】
１０…単結晶シリコン基板、１２…ＳＯＩ領域、１４…素子分離領域、２０…第１のアモルファスシリコン層、２２…第１の単結晶シリコン層、３０…アモルファスシリコンゲルマニウム層、３２…単結晶シリコンゲルマニウム層、４０…第２のアモルファスシリコン層、４２…第２の単結晶シリコン層、４４…保護酸化膜、４６…保護窒化膜、４８…端面酸化部４８、５０…溝、６０…第１の絶縁層としてのシリコン酸化膜、６２…支持体、７０…空洞部、８０…埋め込み絶縁層、９０…第２の絶縁層としてのシリコン酸化膜、１０２…ゲート絶縁膜、１０４…ゲート電極、１０６…低濃度不純物導入層としてのＬＤＤ、１０８…サイドウォール、１１０…ソース／ドレイン電極、１１２…半導体装置としてのトランジスタ、１２２…第１の溝、１２４…第２の溝、１２６…支持体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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