(57)【要約】      （修正有）【課題】列間配置型構成の不揮発性半導体記憶装置において、データ線からセンスアンプに電流を流入させる方式の読み出しを実現する。【解決手段】メモリセルを構成するトランジスタM11E〜M36Eが直列に接続されてメモリ行が構成され、このメモリ列を複数配置し、各メモリ行のトランジスタのゲ−トを接続した複数のワ−ドラインWL1〜WL3と、直列に接続されたメモリセルを構成するトランジスタM11E〜M36E間の接続点を接続した列配線SVL1〜SVL5、SBL1〜SBL6とでメモリアレイが構成される。列配線のうち奇数番目の列配線SBL1〜SBL6にはビット線MBL1〜MBL6が接続され、偶数番目の列配線SVL1〜SVL5には選択トランジスタVLT1〜VLT5を介してバイアス電位供給線VLSが接続される。ビット線MBL1〜MBL6の２本を１組として、デ−タバス対DB1、DB2と選択的に接続させるマルチプレクサ回路T1〜T12があり、デ−タバス対DB1、DB2の夫々にはセンスアンプAMP1、AMP2が接続される。【選択図】図１
2007213805.tif 000002
【特許請求の範囲】
【請求項１】
１トランジスタでメモリセルが構成され、このメモリセルを構成するトランジスタが直列に接続されてメモリ列が構成され、このメモリ列を複数配置し、各メモリ行のメモリセルを構成するトランジスタのゲ−トを接続した複数のワ−ドラインと、上記直列に接続されたメモリセルを構成するトランジスタ間の接続点を上記行と実質的に直交する方向に接続した列配線とを有するメモリアレイを有した不揮発性半導体記憶装置において、前記列配線のうち奇数番目の列配線に接続されたビット線と、前記列配線のうち偶数番目の列配線に選択トランジスタを介して接続され、該偶数番目の列配線と直交するバイアス電位供給線と、デ−タバス対と、前記ビット線の２本を１組として、前記デ−タバス対と選択的に接続させるマルチプレクサ回路と、前記デ−タバス対の夫々に接続されたセンスアンプとを有する不揮発性半導体記憶装置。
【請求項２】
前記列配線のうち偶数番目の列配線をそれらのなかで偶数番列配線と奇数番列配線とに分類し、偶数番列配線に接続された選択トランジスタを共通な第１の制御信号で制御し、奇数番列配線に接続された選択トランジスタを共通な第２の制御信号で制御した請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリアレイは、複数のセグメントに分割されている請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリアレイの各々のセグメントにおいて、前記奇数番目の列配線と前記ビット線とは、共通な第３の制御信号で制御される選択トランジスタを介して接続される請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記第３の制御信号で制御される選択トランジスタは、前記メモリセルを構成するトランジスタより面積が大きい低抵抗のトランジスタである請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記ビット線は、前記列配線より幅広の低抵抗な配線で構成される請求項１記載の不揮発性半導体記憶装置。
【請求項７】
請求項１記載の不揮発性半導体記憶装置において、前記偶数番目の列配線に接続された選択トランジスタの少なくとも２つを導通状態にしてバイアス電位供給線から選択された偶数番目の列配線にバイアス電位を供給し、前記ワ−ド線のうち１つを選択状態とし、前記マルチプレクサ回路によって、前記選択された偶数番目の列配線のすぐ隣の前記奇数番目の列配線に接続されたビット線をデ−タバス対に選択的に接続し、前記センスアンプで、前記選択された偶数番目の列配線とそのすぐ隣の前記奇数番目の列配線との間にある選択されたメモリセルを経由した電流経路に流れる前記バイアス電位供給線からの電流を検出して、前記選択されたメモリセルのデ−タを読みだす不揮発性半導体記憶装置のデ−タ読みだし方法。
【請求項８】
デ−タ記憶用のトランジスタとこれに直列に接続された選択用トランジスタとでメモリセルが構成され、このメモリセルが直列に接続されてメモリ列が構成され、このメモリ列を複数配置し、各メモリ行のメモリセルを構成するトランジスタのゲ−トを接続した複数のワ−ドラインと、上記直列に接続されたメモリセル間の接続点を上記行と実質的に直交する方向に接続した列配線とを有するメモリアレイを有した不揮発性半導体記憶装置において、前記列配線のうち奇数番目の列配線に接続されたビット線と、前記列配線のうち偶数番目の列配線に選択トランジスタを介して接続され、該偶数番目の列配線と直交するバイアス電位供給線と、デ−タバス対と、前記ビット線の２本を１組として、前記デ−タバス対と選択的に接続させるマルチプレクサ回路と、前記デ−タバス対の夫々に接続されたセンスアンプとを有する不揮発性半導体記憶装置。
【請求項９】
前記デ−タ記憶用のトランジスタはフロ−ティングゲ−トトランジスタである請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
前記列配線のうち偶数番目の列配線をそれらのなかで偶数番列配線と奇数番列配線とに分類し、偶数番列配線に接続された選択トランジスタを共通な第１の制御信号で制御し、奇数番列配線に接続された選択トランジスタを共通な第２の制御信号で制御した請求項８記載の不揮発性半導体記憶装置。
【請求項１１】
前記メモリアレイは、複数のセグメントに分割されている請求項８記載の不揮発性半導体記憶装置。
【請求項１２】
前記メモリアレイの各々のセグメントにおいて、前記奇数番目の列配線と前記ビット線とは、共通な第３の制御信号で制御される選択トランジスタを介して接続される請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
前記第３の制御信号で制御される選択トランジスタは、前記メモリセルを構成するトランジスタより面積が大きい低抵抗のトランジスタである請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
前記ビット線は、前記列配線より幅広の低抵抗な配線で構成される請求項８記載の不揮発性半導体記憶装置。
【請求項１５】
請求項８記載の不揮発性半導体記憶装置において、前記偶数番目の列配線に接続された選択トランジスタの少なくとも２つを導通状態にしてバイアス電位供給線から選択された偶数番目の列配線にバイアス電位を供給し、前記ワ−ド線のうち１つを選択状態とし、前記マルチプレクサ回路によって、前記選択された偶数番目の列配線のすぐ隣の前記奇数番目の列配線に接続されたビット線をデ−タバス対に選択的に接続し、前記センスアンプで、前記選択された偶数番目の列配線とそのすぐ隣の前記奇数番目の列配線との間にある選択されたメモリセルを経由した電流経路に流れる前記バイアス電位供給線からの電流を検出して、前記選択されたメモリセルのデ−タを読みだす不揮発性半導体記憶装置のデ−タ読みだし方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高速に情報を読み出すことと高集積とを同時に実現するマスクROM、OTP、EPROM、EEPROM、FLASH等の不揮発性半導体記憶装置およびそのデ−タ読みだし方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、単一のトランジスタをメモリセルとして使用することにより、最も高集積なメモリLSIを実現している。情報の記憶方法は、このトランジスタのシキイ値を情報に応じて変化させることが一般的である。EPROMやFLASHメモリーの場合、フローティングゲート内の電子の量を変化させ、マスクROMの場合はチャネル部の燐やホウ素等の不純物原子の濃度を調整し、メモリセルとして使用するトランジスタのシキイ値を変化させている。メモリセルとして使用するトランジスタを行方向及び列方向に複数配列するメモリセルマトリックス構成、メモリセルマトリックス内の読み出す番地に相当するメモリセルとして使用するトランジスタを選択するマトリックス駆動手段、及びその導通又は非導通を判定し情報を出力する情報検出手段は、実現するメモリLSIの各種の望ましい機能及び性能に応じて多種の方式が併存している。以下、上述の３項目各々に関する従来技術について説明する。
【０００３】
メモリセルマトリックス構成の従来技術として、複数の列線の各々隣接する２本に、複数のメモリセルのソースとドレインとを各々接続して列配列とし、この各列配列された複数の列配列に共通してメモリセルのゲートを接続する行配線を複数有するものが上げられる（特許文献１、特許文献２）。この構成は最も集積度が高く、且つメモリセルの情報を読み出す際の電流経路に高抵抗素材である拡散層配線を有することがないので、高速で高集積な不揮発性半導体記憶装置に適している。但し、この構成により大きな面積を有するメモリセルマトリックスを形成すると、列線を構成する金属配線素材の抵抗成分が看過し得ない状態となる。この対策として、列線を分割してサブビット線とし、各分割単位毎にメモリセルとは異なるトランジスタで構成された選択トランジスタを設けて、別の金属配線により形成される抵抗の低いメインビット線と接続する手法が特許文献２に開示されている。この公報に開示されたメモリセルマトリックス構成を、本願では列間配置型と呼ぶことにする。
【０００４】
次に、列間配置型メモリマトリックス構成のマトリックス駆動手段の従来技術について説明する。特許文献２に説明されている様に、列間配置型メモリマトリックス構成では、選択された行線上にある非選択メモリセルは導通状態であり得るため、最悪条件では選択された行線にあるすべてのメモリセルが導通状態となる。特許文献２に開示されている列間配置型メモリマトリックスの読み出し動作においては、メモリセルが２ビット同時に読み出される構成となっている。同時に読み出されるメモリセルに接続された列線は、接地電位GNDが与えられる。これにより、読み出されるメモリセルのデータに応じて、読み出し電流が流れ、これをデータ読み出し回路が認識して出力する。一方、読みだされないメモリセルに接続された列線間の電位差は非常に小さく設定されており、電流はほとんど流れない。この結果、読みだされないメモリセルに接続された列線からのリーク電流はほとんどない。従って、データ読み出し速度の低下を防止できる。
【０００５】
最後に、情報検出手段に関する従来技術を説明する。特許文献３に開示される不揮発性半導体記憶装置には、メモリセルマトリックスに比較的高電位、例えば1Vを印加し、選択した列線を比較的低電位、例えば0.2Vのバイアスを与えながら流入電流を検出する回路が設けられている。このような構成では、行線に接続される非選択メモリセルのソース及びドレインの電位を1Vとすることが可能となり、浮遊容量としての非選択メモリセルのチャネル部の負荷容量が縮小し、行線の信号の伝達を早めることができる。しかしながら、流入電流を検出する方式は、行線と並列に配置された高電位印加線と、これに直行するビット線とより構成される単純NOR構成のメモリセルマトリックスを有する半導体集積回路装置に適用する手法のみが開示されていた。
【０００６】
以下にそれを示す。
【特許文献１】特開平９−３３１０３０
【特許文献２】特開平７−５７４８７（特許２５６５１０４）
【特許文献３】特開昭６１−１２３０００（特公平３−１３６７５）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
列間配置型のメモリマトリックス構成では、メインビット線とサブビット線の接続において、各サブビット線の両端にソースまたはドレインを他のセレクトトランジスタと共有しないセレクトトランジスタが必要である。メモリセルは本来最小サイズのトランジスタ列で構成するものであるから、それと同一ピッチで上記セレクトトランジスタを各アレイセグメントの両側に配列しなければならない。しかし、セレクトトランジスタはメモリセルと比較して十分大きな電流駆動能力が必要であるから、ゲート幅の大きなトランジスタである必要がある。また、特許文献２に説明されている列間配置型メモリマトリックス構成のマトリックス駆動手段では、列デコーダ及び列線を選択する回路が複雑となり、小面積でメインビット線とサブビット線を分離して、その間を制御するセレクトトランジスタを設置することは不可能である。さらに、列間配置型構成のメモリマトリックスに流入電流を検出する方式を適用する場合、特許文献２にも指摘されている問題である選択された隣接する２つの列線間のリークは、これを引き起こす非選択メモリセルのソース及びドレインの電位が低いためにより深刻となる。したがって、単一のメモリセルで形成する列間抵抗では高いインピーダンスを得られず、十分広い動作マージンを得ることが困難であった。
【課題を解決するための手段】
【０００８】
この発明の目的は、列間配置型構成のメモリマトリックスにおけるメインビット線とサブビット線の接続を小面積で実現でき、且つ低い接続抵抗を保証するセレクト機能を有する不揮発性半導体集積回路を提供することにある。また、この発明の他の目的は、列間配置型構成のメモリマトリックスの流入電流を検出する方式を用いて駆動する手段を有する不揮発性半導体集積回路を提供することにある。この発明の不揮発性半導体装置においては、メモリセルを構成するトランジスタが直列に接続されてメモリ列が構成され、このメモリ列を複数配置し、各メモリ行のメモリセルを構成するトランジスタのゲ−トを接続した複数のワ−ドラインと、直列に接続されたメモリセルを構成するトランジスタ間の接続点を接続した列配線とを有するメモリアレイを有している。さらにこの発明の不揮発性半導体装置は、列配線のうち奇数番目の列配線に接続されたビット線と、前記列配線のうち偶数番目の列配線に選択トランジスタを介して接続され、是該偶数番目の列配線と直交するバイアス電位供給線と、デ−タバス対と、ビット線の２本を１組として、デ−タバス対と選択的に接続させるマルチプレクサ回路と、デ−タバス対の夫々に接続されたセンスアンプとを有している。
【発明の効果】
【０００９】
以上詳細に説明したように、この発明によれば、列間配置型構成のメモリマトリックスを有する不揮発性半導体記憶装置において、データ線からセンスアンプに電流を流入させる方式による読み出しを実現することができ、高集積高速な不揮発性半導体記憶装置を実現することが可能になる。なお、本発明の実施例では、セグメントを有するメモリマトリックスについて説明したが、本発明の１セグメントのみの構成のメモリマトリックスとして駆動すれば、列配線の選択回路は小面積なパターンで構成できる。この場合セレクトトランジスタが不要になることは言うまでもない。このような構成では、上述の本発明の効果に加え、配線導体層は１層で実現できる利点もある。
【発明を実施するための最良の形態】
【００１０】
第１図は、この発明の第１の実施例を示す概略回路図である。メモリ素子トランジスタM11E〜M36Eは、書き込まれたデータに応じて、選択された状態で導通又は非導通となる。各セグメントSEGn-1、SEGn、- - -において、メモリ素子トランジスタM11E〜M16Eのゲート電極は、ワ−ド線WL1によって共通に接続されている。同様に、メモリ素子トランジスタM21E〜M26Eのゲート電極は、ワ−ド線WL2によって共通に接続され、メモリ素子トランジスタM31E〜M36Eのゲート電極は、ワ−ド線WL3によって共通に接続されている。これらゲ−ト電極が共通接続されたメモリ素子トランジスタ群を行とし、各行毎に隣接するメモリ素子トランジスタ群は、そのソース又はドレインが共有となる拡散層によって接続された状態になっている。セグメント内の行数は、例えば１２８行程度となる様に設計されるが、この実施例では説明の容易化のため、３行の構成となっている。各行の上述した拡散層は、列毎に第１層目の金属配線層で形成されるサブビット線SBL1、SBL2、SBL3、- - -、SBL6及びサブバイアス線SVL1、SVL2、SVL3、- -- 、SVL5に交互に接続されている。サブビット線SBL1、SBL2、SBL3、- - -、SBL6は、それぞれセレクトトランジスタSBS1、SBS2、SBS3、- - -、SBS6を介して第２層目の金属配線層で形成されるメインビット線MBL1、MBL2、MBL3、- - -、MBL6に接続されている。ここで、第２層目の金属配線層で形成されるメインビット線MBL1、MBL2、MBL3、- - -、MBL6は、サブビット線SBL1、SBL2、SBL3、- - -、SBL6及びサブバイアス線SVL1、SVL2、SVL3、- - - 、SVL5に比べてそのピッチに余裕があるので、より幅の広いアルミ等で形成している。したがって、メインビット線MBL1、MBL2、MBL3、- - -、MBL6の配線抵抗は、極めて低くなっている。また、セレクトトランジスタSBS1、SBS2、SBS3、- - -、SBS6も、メモリ素子トランジスタM11E〜M36Eに比べてそのピッチに余裕があるため、大きな面積を使った低抵抗のトランジスタで構成している。同一セグメント内のすべてのセレクトトランジスタのゲートは、共通接続されており、これらのセレクトトランジスタは、セグメント選択信号SSにより開閉される。サブバイアス線SVL1、SVL2、SVL3、- - - 、SVL5は、それぞれバイアスランジスタVLT1、VLT2、VLT3、- - -、VLT5を介して第１層目の金属配線層で形成されるバイアス線VLSに接続されている。奇数番目のバイアストランジスタVLT1、VLT3、- - - には第１バイアスカット信号DLSが共通に与えられ、偶数番目のバイアストランジスタVLT2、VLT4、- - -には第２バイアスカット信号ELSが共通に与えられる。
【００１１】
奇数番目のメインビット線MBL1、MBL3、- - -は、各々マルチプレクサトランジスタ対T1とT2、T5とT6、- - - によって第１のデ−タバスDB1に選択的に接続されている。偶数番目のメインビット線MBL2、MBL4、- - -は、各々マルチプレクサトランジスタ対T3とT4、T7とT8、- - - によって第２のデ−タバスDB2に選択的に接続されている。隣接するマルチプレクサトランジスタT2とT3、T4とT5、- - - 、はゲート電極が共通に、各々ビット線選択信号線BS12E、BS23D、BS34E、BS45D、BS56Eに接続されている。データとしての流入電流は、デ−タバスDB1、DB2を介して、選択されたビット線の電位を制御する機能を有する１対のセンスアンプAMP1とAMP２により、基準電流Irefとの大小を比較され、その結果が検出信号N1、N2として出力される。センスアンプとしては、例えば公開特許公報昭６４ー３７７９８号に開示されている回路が使用できる。第１のセンスアンプAMP1は、第１のデ−タバスDB1より流入する電流と基準電流Irefを比較し、その大小に応じて出力信号N1を出力する。第２のセンスアンプAMP2は、第２のデ−タバスDB2より流入する電流と基準電流Irefを比較し、その大小に応じて出力信号N2を出力する。基準電流Irefは、信号線RCを介して１対のセンスアンプで共用している。
【００１２】
次に、第１の実施例の回路動作について説明する。ここでは、メモリの読みだし動作の例として、メモリセルM23EとM24Eを対としたケ−スについて説明する。具体的には、メモリセルM23EとM24Eが、それぞれ第１及び第２のセンスアンプAMP1、AMP2に接続され、各々のメモリセルの導通又は非導通を判定し、それに応じた電圧レベルを有する出力信号N1、N2を出力する動作を説明する。バイアス線VLSには、読み出すセグメントに関係なく1.5Vが印加されている。第２バイアスカット信号ELSはVccレベルであるため、バイアスランジスタVLT2とVLT4は導通状態となっている。第１バイアスカット信号DLSは0Vレベルであるため、バイアスランジスタVLT1、VLT3及びVLT5は非導通状態となっている。ワ−ドラインWL1とWL3には0Vが印加されており、これらの行のすべてのメモリセルは非導通状態になっている。一方、ワ−ド線WL2にはVccが印加されている。セグメント選択信号SSは、Vccレベルになっており、セレクトトランジスタSBS1、SBS2、-- - SBS6で示すセグメントSEGn内のすべてのセレクトトランジスタは導通状態になっている。その他のセグメントSEGn-1、SEGn+1、SEGn+2、- - - のセレクトトランジスタは、図に示さない他のセグメント選択信号により、すべて非導通状態となっている。ビット線選択信号線BS12E、BS23D、BS45D、BS56Eには0Vが印加され、マルチプレクサトランジスタT1-T5、T8-T12は非導通状態になっている。一方、ビット線選択信号線BS34EにはVccが与えられ、マルチプレクサトランジスタT6、T7は導通状態となっているため、メインビット線MBL3は第１のデ−タバスDB1に、メインビット線MBL4は第２のデ−タバスDB2に選択的に接続されている。
【００１３】
センスアンプAMP1、AMP2は、各々独立に0.2Vをデ−タバスDB1、DB2に印加し、流入する電流量を判定する。上述の設定により、メモリセルM23Eは、バイアス線VLS、バイアスランジスタVLT2、サブバイアス線SVL2、メモリセルM23E、サブビット線SBL3、セレクトトランジスタSBS3、メインビット線MBL3、マルチプレクサトランジスタT6、デ−タバスDB1、センスアンプAMP1を経由した電流を流す経路上に位置することになる。又、メモリセルM24Eはバイアス線VLS、バイアスランジスタVLT4、サブバイアス線SVL4、メモリセルM24E、サブビット線SBL4、セレクトトランジスタSBS4、メインビット線MBL4、マルチプレクサトランジスタT7、デ−タバスDB2、センスアンプAMP2を経由した電流を流す経路上に位置することになる。これらの経路中でメモリセルM23E、又はM24Eとバイアス線VLSとの間は、電源とメモリセル間の経路であるから、複数の浮遊配線を充放電する必要があっても、メモリセルM23E、M24Eの導通を検出する速度には重大な影響を及ぼすことはない。また、バイアスランジスタVTL3は非導通状態であるので、サブバイアス線SVL3は浮遊状態であり、電流経路を妨げることはない。これらの１対の経路は、メモリセルM23DとM24Dの状態に従って短絡路が存在する。即ち、メモリセルM23DとM24Dが共に導通状態であればサブビット線SBL3とSBL4はメモリセルM23DとM24Dを介して電流を交換してしまい、正しい電流の読み出しが妨げられる。交換される電流は読み出し時のサブビット線SBL3とSBL4の電位差により決定される。センスアンプAMP1、AMP2は同一回路で形成し、同一の電位をデ−タバスDB1とDB2に与える。メモリセルマトリックスの構成要素ではないマルチプレクサトランジスタT1〜T12は、大きな面積を有する低抵抗のトランジスタで構成してあるので、メインビット線MBL3とMBL4は同一の電位を設定できる。従って、メモリセルマトリックスの構成要素であるサブビット線SBS3及びSBS4と、その周辺の接続、即ち、セレクトトランジスタSBS3、SBS4が低抵抗で実現できるかが問題となる。
【００１４】
上述したように、セレクトトランジスタSBS3、SBS4はメモリ素子トランジスタ（メモリセル）M11E〜M36Eに比べてそのピッチに余裕があるため、大きな面積を使った低抵抗のトランジスタで構成している。したがって、メモリセルM23DとM24Dが共に導通状態であり、メモリセルM23EとM24Eのいずれかが互いに異なる状態である導通又は非導通となっても、その電流に影響されてメインビット線MBL3とサブビット線SBL3及びメインビット線MBL4とサブビット線SBL4の間に生じる電位差が極小に抑えられ、サブビット線SBL3とSBL4の電位差を小さくすることができ、安定した電流の検出が可能になる。上述の問題を具体的な例で説明する。バイアスランジスタVLT2、VLT4が導通状態、バイアスランジスタVLT3が非道通状態、メモリセルM23D、M24D、M23Eが導通状態、メモリセルM24Eが非道通状態、マルチプレクサトランジスタT6、T7が導通状態、その他のマルチプレクサトランジスタが非道通状態であるとする。このとき、バイアス線VLS、バイアスランジスタVLT2、サブバイアス線SVL2、メモリセルM23E、サブビット線SBL3、セレクトトランジスタSBS3、メインビット線MBL3、マルチプレクサトランジスタT6、デ−タバスDB1、センスアンプAMP1を経由した電流を流す経路（通常の経路）が存在する。一方、メモリセルM24Eが非導通状態であるため、バイアスランジスタVLT4からセンスアンプAMP2への電流を流す経路は存在しない。しかし、メモリセルM23D、M24Dが導通状態であるため、バイアス線VLS、バイアスランジスタVLT2、サブバイアス線SVL2、メモリセルM23E、M23D、M24D、サブビット線SBL4、セレクトトランジスタSBS4、メインビット線MBL4、マルチプレクサトランジスタT7、デ−タバスDB2、センスアンプAMP2を経由した電流を流す経路（偶発的な経路）も存在する。この偶発的な経路では、通常の経路よりもメモリセルM23D、M24Dという高抵抗の経路が付加される。したがって、偶発的な経路に流れる電流は、通常の経路に流れる電流に比較して無視できる程度の電流量になるため、偶発的な経路がたとえ存在したとしても、電流の検出ができるのである。なお、メモリセルM23D、M24Dが導通状態であっても、メモリセルM23E、M24Eの両方ともが導通状態または非導通状態である場合は、電流の検出に問題がないことは説明するまでもないであろう。
【００１５】
さらに、メモリセルを選択する方法について説明する。メインビット線はビット線選択信号線BS12E、BS23D、BS34E、BS45D、BS56Eにより、マルチプレクサトランジスタT1〜T12を介して選択される。したがって、メインビット線は、隣接するものが互いに対になるように選択される。選択されたメインビット線対とセレクトトランジスタを介して接続されたサブビット線対が、選択されたセグメント内の選択されたサブビット線対となる。セグメント内の行線はワードラインWL1〜WL3により選択される。異なるセグメントの相対するワードラインWL1〜WL3は、同一信号を用いることができる。選択されたサブビット線の外両側のメモリセル対が、同時に選択されたものである。したがって、選択されたサブビット線対の右側が偶数番か奇数番かに応じて、バイアスカット信号ELSまたはDLSのいずれか一方をVccレベルにし、他方を0Vレベルにする。選択されたメモリセル対の外両側のサブバイアス線にバイアス線VLSの電位が導入され、選択されたメモリセル対に挟まれた２つの非選択メモリセル対に挟まれたサブバイアス線は、浮遊状態となる。この制御によりメモリセルマトリックス内のすべてのメモリセルは、同一条件で導通又は非導通を検出することができる。
【００１６】
第１の実施例におけるセグメント内のサブビット線又はサブバイアス線と、それらを選択するトランジスタの数は同一である。特に、メインビット線に対して、２列のメモリセルが接続されていることは重要である。この結線は、複雑なトランジスタ形状を駆使することなく実現することが可能である。即ち、高抵抗を有する拡散層で形成されるトランジスタのソースまたはドレインを、配線のために長く変形する必要がない。また、メインビット線がメモリセル２列分に対して１本であるため、ゲート幅の大きな、即ちインピーダンスの低いセレクトトランジスタを使用することが可能である。以上説明したように、第１の実施例では、列間配置型構成のメモリマトリックスを有する不揮発性半導体記憶装置のメモリマトリックスを、複数行を単位としてセグメントに分割し、各セグメント内の列を構成する低抵抗配線を交互にサブビット線とサブバイアス線とに識別した構成としている。そして、サブビット線を相対するメインビット線に接続し、サブバイアス線を相補的に導通させ得る２種のトランジスタを交互に用いてバイアス線に接続している。さらに、互いに隣接するメインビット線を同時に選択することにより、セグメントに分割できる列間配置型構成のメモリマトリックスを有する不揮発性半導体記憶装置において、データ線からセンスアンプに電流を流入させる方式による読み出しを実現することができ、高集積高速な不揮発性半導体記憶装置を実現することが可能になる。
【００１７】
図２は、この発明の第２の実施例を示す回路図である。第２の実施例は、FLASH等のフローティングゲートを有するメモリセルを用いる不揮発性記憶素子に、本発明を適用したものである。図２に示すように、FLASH等のフローティングゲートトランジスタは、通常のトランジスタを直列に接続して、１個のメモリ素子として用いている。なお、スプリットゲート等と呼ばれる疑似１トランジスタセル構造の例もあるが、本発明により高密度のトランジスタ配置が可能であり、かつウエハプロセスを簡略化できるため、第２の実施例では２トランジスタで一つのメモリセルを構成する例を採用している。図２において、通常のトランジスタS11DとフローティングゲートトランジスタM11Dが直列に接続され、メモリセルを構成している。トランジスタS11Dは選択されると無条件に導通状態となり、非選択時は確実に電流経路を遮断する。フローティングゲートトランジスタM11Dは、書き込まれたデータに応じて選択された状態で導通又は非導通となるが、選択されていない場合は導通していても非導通でも構わない。なお、図示していないが、他の列配線によりトランジスタS11DとフローティングゲートトランジスタM11Dの直列接続の中間を接続し、書き込みおよび消去に利用することが可能である。この場合、セグメント内の限られた個数のフローティングゲートトランジスタのリーク電流の総和が小さければ、本発明を妨げることにはならない。
【００１８】
第２の実施例のメモリマトリックスは、第１の実施例と同様に複数のセグメントに分割されている。各セグメント内のメモリセル行は、ワ−ド線WL1、WL2、WL3により一つだけ選択さる。第１層目の金属配線で形成される列配線SVL1、SVL2、SVL3は、それぞれバイアスランジスタVLT1、VLT2、VLT3を介して、第２層目の金属配線で形成される列バイアス線BA1、BA2、BA3に接続されている。この列バイアス線BA1、BA2、BA3は、メインバイアス線MBAに接続されている。第１層目の金属配線で形成されるサブビット線SBL1、SBL2、SBL3は、それぞれセレクトトランジスタSBS1、SBS2、SBS3を介して、第２層目の金属配線で形成されるメインビット線MBL1、MBL2、MBL3に接続されている。第２層目の金属配線層で形成されるメインビット線MBL1、MBL2、MBL3は、サブビット線SBL1、SBL2、SBL3及びサブバイアス線SVL1、SVL2、SVL3に比べてそのピッチに余裕があるので、より幅の広いアルミ等で形成している。したがって、メインビット線MBL1、MBL2、MBL3の配線抵抗は、極めて低くなっている。また、セレクトトランジスタSBS1、SBS2、SBS3も、メモリセルのトランジスタS11D〜M33Eに比べてそのピッチに大きな余裕があるため、大きな面積を使った低抵抗のトランジスタで構成している。上述のメモリマトリックスにおいて、サブビット線SBL1、SBL2、SBL3には、その延在方向に対して両側にフローティングゲートトランジスタM11D、M11E、- -- 、M33Eが接続される。各フローティングゲートトランジスタM11D、M11E、- -- 、M33Eには直列にトランジスタS11D、S11E、- - -が接続される。これらトランジスタS11D、S11E、- - -は、列配線SVL1、SVL2、SVL3の延在方向に対して両側に接続されている。すなわち、メモリセルが、サブビット線SBL1、SBL2、SBL3に対して線対象の形で配置、接続され、サブビット線SBL1、SBL2、SBL3間には、列配線SVL1、SVL2、SVL3が形成されているのである。メインビット線MBL1、MBL2、MBL3は、それぞれマルチプレクサトランジスタ対T3とT4、T7とT8、T11とT12を介してデ−タバスDB1又はDB2に接続されている。マルチプレクサトランジスタT3は、信号BS01Eにより導通状態になり、メインビット線MBL1とデ−タバスDB1を接続する。マルチプレクサトランジスタT4は、信号BS12Dにより導通状態になり、メインビット線MBL1とデ−タバスDB1を接続する。マルチプレクサトランジスタT7は、信号BS12Dにより導通状態になり、メインビット線MBL2とデ−タバスDB2を接続する。マルチプレクサトランジスタT8は、信号BS23Eにより導通状態になり、メインビット線MBL2とデ−タバスDB2を接続する。マルチプレクサトランジスタT11は、信号BS23Eにより導通状態になり、メインビット線MBL3とデ−タバスDB1を接続する。デ−タバスDB1に流入する電流は、センスアンプAMP1により、DB2に流入する電流はセンスアンプAMP2により比較電流Irefとの大小関係を出力信号に変換して、それぞれ出力信号N1、N2として出力する。
【００１９】
次に、フローティングゲートトランジスタM21D、M22Dの情報を、読み出す動作について説明する。ワ−ド線WL2が選択状態、ワ−ド線WL1、WL3が非選択状態、信号SS及びSSDがVccレベル、信号SSEがGNDレベルに設定される。セグメントSEGnの信号SSは、選択状態に設定され、他のすべてのセグメントSEGn-1、SEGn+1、-- -の図示しない信号SSは、非選択状態に設定される。信号BS12DがVccレベルになり、マルチプレクサトランジスタT4とT7が導通状態となる。一方、信号BS01E、BS23EはGNDレベルに設定される。これによりメインビット線MBL1とMBL2が選択的にデ−タバスDB1とDB2に接続される。センスアンプAMP1、AMP2は各々独立に0.2Vをデ−タバスDB1、DB2に印加し、流入する電流量を判定する。上記設定によりフローティングゲートトランジスタM21Dは、メインバイアス線MBA、列バイアス線BA1、バイアスランジスタVLT1、列配線SVL1、トランジスタS21D、フローティングゲートトランジスタM21D、サブビット線SBL1、セレクトトランジスタSBS1、メインビット線MBL1、マルチプレクサトランジスタT4、デ−タバスDB1、センスアンプAMP1から構成される電流を流す経路上に位置することになる。又フローティングゲートトランジスタM22Dはメインバイアス線MBA、列バイアス線BA3、バイアスランジスタVLT3、列配線SVL3、トランジスタS22D、フローティングゲートトランジスタM22D、サブビット線SBL2、セレクトトランジスタSBS2、メインビット線MBL2、マルチプレクサトランジスタT7、デ−タバスDB2、センスアンプAMP2から構成される電流を流す経路上に位置することになる。
【００２０】
これらの経路中でフローティングゲートトランジスタM21D又はM22Dとメインバイアス線MBAの間は、電源とメモリセル間の経路であるから、複数の浮遊配線を充放電する必要がある。しかしながら、フローティングゲートトランジスタM21D又はM22Dの導通／非導通を検出する速度には、重大な影響を及ぼすことはない。また、バイアスランジスタVTL2は非導通であるので、列配線SVL2は浮遊状態であり、電流経路を妨げることはない。この実施例では、書き込みおよび消去に利用する他の列配線を、トランジスタとフローティングゲートトランジスタの直列接続の中間点に接続した例は省略した。このような場合は、メモリセルアレイの配列が複雑になるが、上述した読み出す動作は基本的に同じである。さらに、第２の実施例では、第１の実施例同様、フローティングゲートトランジスタM21E又はM22Eが両方導通状態である場合に電流経路が分岐する問題がある。しかしながら、第１の実施例で説明したように、分岐した電流経路は高抵抗なトランジスタを余分に経由しているため、分岐した電流経路に流れる電流は無視できるほど小さい。なお、第２の実施例では、メモリセルがサブビット線に対して線対象の形で配置、接続される例を示したが、線対象に構成されなくても本発明の効果を得ることは可能である。
【００２１】
第２の実施例では、セグメント内のメモリアレイのトランジスタ形成ピッチと比較したセグメント周辺トランジスタSBS1-SBS3およびVLT1-VLT3の面積的配置は余裕があり、これは第１の実施例よりも更に大きな余裕である。したがって、セグメントに分割された列間配置型構成のメモリマトリックスを有する不揮発性半導体記憶装置において、データ線からセンスアンプに電流を流入させる方式による読み出しを実現することができ、高集積高速な不揮発性半導体記憶装置を実現することが可能になる。
【産業上の利用可能性】
【００２２】
以上詳細に説明したように、この発明によれば、列間配置型構成のメモリマトリックスを有する不揮発性半導体記憶装置において、データ線からセンスアンプに電流を流入させる方式による読み出しを実現することができ、高集積高速な不揮発性半導体記憶装置を実現することが可能になる。なお、本発明の実施例では、セグメントを有するメモリマトリックスについて説明したが、本発明の１セグメントのみの構成のメモリマトリックスとして駆動すれば、列配線の選択回路は小面積なパターンで構成できる。この場合セレクトトランジスタが不要になることは言うまでもない。このような構成では、上述の本発明の効果に加え、配線導体層は１層で実現できる利点もある。
【図面の簡単な説明】
【００２３】
【図１】この発明の第１の実施例の部分回路図
【図２】この発明の第２の実施例の部分回路図
【符号の説明】
【００２４】
VLS                バイアス線
VLT1〜VLT5        バイアスランジスタ
SVL1〜SVL5        サブバイアス線
M11E〜M36E        メモリセル
SBL1〜SBL6        サブビット線
SBS1〜SBS6        セレクトトランジスタ
MBL1〜MBL6        メインビット線
T1〜T12          マルチプレクサトランジスタ
DB1、DB2          デ−タバス
AMP1、AMP2        センスアンプ
【図１】
2007213805.tif 000003
【図２】
2007213805.tif 000004