(57)【要約】【課題】  大容量のメモリ回路と複数の演算回路との間のデータのやり取り、及び各回路内でのデータ転送において、タイミング制御を容易にすると共に、そのタイミングを最適なタイミングで一致させることにより、動作性能および動作速度を向上させるだけでなく、消費電流の低減をも実現することが可能な半導体記憶装置を提供する。【解決手段】  半導体記憶装置において、各メモリバンクは、メモリセルの対応する各行にそれぞれ接続された複数のローカルワードラインと、各メモリバンクによって共有されているグローバルワードラインによって伝送された制御信号に応じて該各ローカルワードラインをそれぞれ駆動するドライバとをそれぞれ備えており、各グローバルワードラインは、２以上のローカルワードラインが配置可能な間隔で、負荷が等しくなるようにそれぞれ配置されている。【選択図】図２
2007207301.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルからなるメモリセルアレイを分割してなる複数のメモリバンクと、該各メモリバンクによって共有され、該各メモリバンクに所定の制御信号をそれぞれ伝送する複数のグローバルワードラインとを備えた半導体記憶装置において、
前記各メモリバンクは、
前記メモリセルの対応する各行にそれぞれ接続された複数のローカルワードラインと、
前記制御信号に応じて該各ローカルワードラインをそれぞれ駆動するドライバと
をそれぞれ備え、
前記各グローバルワードラインは、２以上の前記ローカルワードラインが配置可能な間隔で、負荷が等しくなるようにそれぞれ配置されることを特徴とする半導体記憶装置。
【請求項２】
前記各グローバルワードラインは、前記メモリセルアレイの列方向に等しい間隔で配置されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記各メモリバンクに対してデータの入出力をそれぞれ行う複数の入出力回路と、
前記各入出力回路によって共通に接続され、該各入出力回路に入出力制御信号をそれぞれ伝送するグローバル制御ラインと
を備え、
前記グローバル制御ラインは、前記各グローバルワードラインと負荷が等しくなるように配置されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記各グローバルワードライン及びグローバル制御ラインは、前記メモリセルアレイの列方向において、等しい間隔で配置されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイは、複数のダミーセルを備え、
前記グローバル制御ラインは、前記グローバルワードラインの前記メモリセルに対する配置関係と同一の関係を有するように、該各ダミーセルに対して配置されることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記各グローバルワードラインの間に少なくとも１つのシールドラインを配置することを特徴とする請求項１から５のいずれかに記載の半導体記憶装置。
【請求項７】
前記各グローバルワードライン及びシールドラインは、前記メモリセルアレイの列方向に等しい間隔で配置されることを特徴とする請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大量の画像データを処理する画像プロセッサ等に用いられる半導体記憶装置に関する。
【背景技術】
【０００２】
近年、画像データ等の大量のデータを処理するために、プロセッサとメモリを同一のチップ上に搭載し、専用の処理システムとして高速に処理を行う半導体装置が用いられている。なかでもＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｄａｔａ）方式のプロセッサは、同一チップ上に搭載したメモリ回路と複数の演算回路とを１つの命令で並列に動作させ、これを繰り返し実行することによって様々な画像処理を実現している。
【０００３】
このように大量のデータを処理するためには、大容量のメモリ回路、およびそれらのデータを処理する複数の演算回路が必要となる。大容量のメモリ回路においては、１本のワードラインに多数のメモリセルが接続されるとワードラインの負荷が非常に大きくなってしまうことから、負荷を軽減するために、メモリセルアレイを小規模なメモリブロック（（以下、「メモリバンク」という。）に分割する方法が用いられている。この方法では、メモリセルアレイを複数のメモリバンクに分割し、それらのメモリバンクを複数のグローバルワードラインによって接続する。図５は、この方法を採用した従来の半導体記憶装置の構成例を示している。図５に示されるように、各メモリバンク１０２は、複数のグローバルワードラインＧＷＬ０〜ＧＷＬｍ（ｍは正の整数）によって接続されている。また、各メモリバンク１０２には、メモリセルの各行毎にローカルワードラインＷＬ０〜ＷＬｍがそれぞれ配置されている。図５に示された構成例では、１本のグローバルワードラインに対して、１本のローカルワードラインが対応している。このような構成において、例えばローカルワードラインＷＬ０に接続されたメモリセル（ビットセル）を駆動する場合には、デコーダ（図示せず）から出力された所定の制御信号を対応するグローバルワードラインＧＷＬ０によって各メモリバンク１０２にそれぞれ伝送し、各メモリバンク１０２におけるローカルワードラインＷＬ０を活性化させていた。これは、他のローカルワードラインＷＬ１〜ＷＬｍについても同様である。
【０００４】
図５に示された構成例において、メモリセルとしてＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）が用いられる場合、近年では、セルサイズの縮小を目的として、図６（ａ）に示されるようなスプリットワードライン(ＳＷＬ)方式のレイアウト形状が用いられ始めてきた。このビットセルの形状は、図６（ｂ）に示されている形状と比べるとビットライン（ＢＬ）方向の長さが約１／２になっている。
【０００５】
一方、ビットライン方向のセルピッチが元々小さいＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）のメモリセルアレイでは、複数のサブワードラインに対して１本のメインワードラインを割り当て、ビットライン方向に配置されたサブワード選択線とメインワードラインとの組み合わせによって、サブワードラインを選択する方法がよく用いられてきた。図７は、そのような方法を実現する半導体記憶装置の構成例を示している。図７に示された半導体記憶装置では、ｘ＋１（ｘは１以上の整数）本のサブワードラインに対して１本のメインワードラインが割り当てられている。ここで、（ｘ＋１）本のメインワードラインＭＷＬ０〜ＭＷＬｘのうち任意のメインワードラインＭＷＬｋ（ｋ＝０〜ｘ）について説明すると、メインワードラインＭＷＬｋに対して（ｘ＋１）本のサブワードラインＳＷＬｋ０〜ＳＷＬｋｘが対応しており、各サブワードラインＳＷＬｋ０〜ＳＷＬｋｘは、ビット方向の（ｘ＋１）本のサブワード選択線ＳＬ０〜ＳＬｘに一対一で対応している。このような半導体記憶装置では、メインワードラインＭＷＬ０〜ＭＷＬｘとサブワード選択線ＳＬ０〜ＳＬｘとの組み合わせによって所望のサブワードラインを選択し、そのサブワードラインに接続されているビットセルを駆動していた。
【０００６】
なお、従来の半導体記憶装置には、サブワード線を駆動するサブワードドライバの面積を縮小するために、非選択サブワード線をＬレベルに抑えておくためのトランジスタを２つのサブワードドライバで共有するものがあった（例えば、特許文献１参照。）。
【０００７】
また、従来の別の半導体記憶装置には、チップの長辺と短辺の比を小さくすることにより、信号遅延を減少させて動作の高速化を図るものがあった（例えば、特許文献２参照。）。
【０００８】
さらに、従来の別の半導体記憶装置には、サブワード選択信号を２つの信号に分け、各信号に応じて通電される回路部分を区分することにより、各信号に加わる負荷を分散させて、サブワード選択線の負荷を軽減するものがあった（例えば、特許文献３参照。）。
【０００９】
さらに、従来の別の半導体記憶装置には、ノイズ耐性を向上させるために、ノイズに対して動作不良を起こしやすいデータ読み出し用のデータ線である出力用データ線を、リード状態やデータ保持状態には動作を行わないように設定したデータ書き込み用のデータ線である入力用データ線でシールドするものがあった（例えば、特許文献４参照。）。
【特許文献１】特開２０００−１８７９７８号公報
【特許文献２】特開２００１−０６０６７１号公報
【特許文献３】特開２００４−０７１０２３号公報
【特許文献４】特開２００４−２４７５６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、近年では、画像データを処理する画像プロセッサ等において同時処理を行うプロセッサエレメント（ＰＥ）の数はどんどん増加しており、グローバルワードラインの配線抵抗が、動作性能に影響を及ぼす重要な問題となってきた。すなわち、配線抵抗が大きくなると配線遅延が増大し、直接的な配線遅延によって動作速度に影響がでるだけでなく、製造プロセスのばらつきからくる制御信号間のタイミング変動の影響もより顕著にでるという問題が生じていた。例えば、図５に示されるような構成では、メモリバンク毎に制御信号を増幅するバッファ等を備えたドライバを配置する必要があるためにグローバルワードラインの配線長が長くなり、配線抵抗の増大を招いていた。さらに、近年採用され始めた図６（ａ）のビットセルの形状は、図６（ｂ）に示されている形状と比べるとビットライン（ＢＬ）方向の長さが約１／２になる一方、ワードライン（ＷＬ）方向の長さがその分長くなってしまうことから、ワードライン方向の配線抵抗が大きくなってしまうという問題があった。特に、高速動作を目的とするプロセッサで用いられるＳＲＡＭのメモリ回路では、ＤＲＡＭのメモリ回路に比べてセルサイズが大きいため、ワードライン方向の配線抵抗はより大きな問題であった。
【００１１】
グローバルワードラインの配線抵抗を軽減するには、配線幅を広くすることが考えられるが、図６（ａ）に示されている形状は、ＢＬ方向が縮小されるために、ワードラインの幅を広くすることに限界があり、さらに、ＢＬ方向が狭ピッチになることによって、配線容量までもが増大してしまうという問題があった。図６（ｂ）に示されるようなメモリセル構造においてワードラインの配線抵抗を軽減するには、配線幅を広くすることで問題を回避できていたが、図６（ａ）に示されたメモリセル構造ではワードラインの幅を太くすることさえも困難であるという問題があった。
【００１２】
図７に示されたメモリセルアレイは、サブワード選択線ＳＬ０〜ＳＬｘを用いるために、ワードライン方向の配線負荷は低減されるが、サブワード選択線ＳＬ０〜ＳＬｘの配線負荷が大きい場合等にサブワード選択線ＳＬ０〜ＳＬｘ側に配線遅延による選択時間のばらつきが生じる場合があった。そのような場合には、メインワードラインＭＷＬ０〜ＭＷＬｘが全てのサブワード選択線ＳＬ０〜ＳＬｘの活性及び非活性の確定を待って選択されなければならなかった。この確定時間は半導体記憶装置の動作周波数に影響を及ぼし、確定時間が長い場合にはワードライン方向とビットライン方向の各信号線に対するタイミング調整を行う必要が生じる。よって、図７に示された構成例を高速動作が要求される画像プロセッサ等に応用することは困難であった。
【００１３】
半導体記憶装置をＳＩＭＤ方式のプロセッサに応用する場合には、決められた数のデータを一度に処理する必要があることから、ワードライン方向の負荷を軽減させると同時に、メモリ回路を制御する各制御線の動作タイミングを一致させることが要求される。各制御線の動作タイミングが一致していないと、メモリ回路において読み出しや書き込みに遅れが生じ、動作周波数が遅くなるだけでなく、メモリ回路に不要な消費電流を流す原因となる。また、データを処理する演算回路についても同様のことがいえる。すなわち、大量のデータを同時処理するために、複数の演算回路を制御する信号を、メモリ回路を制御する信号、例えば各グローバルワードラインによって伝送される信号と同期させなければならない。演算回路及びメモリ回路の各制御線の動作タイミングが一致しない場合には、演算回路についても高速動作を妨げるだけでなく、不要な消費電流を流す原因となる。従来の半導体記憶装置は、このように動作タイミングを一致させることが困難であるという課題があった。
【００１４】
ちなみに、メモリ回路と演算回路の同期設計を行う方法としては、小容量のメモリ回路を複数搭載することも考えられるが、各メモリ回路に制御回路が必要となり、チップサイズは大きなものになるという問題が生じる。また、そのような場合において、同期クロックが入力された後、アドレスがデコードされ、データの入出力が行われるとなると、データのアクセスタイム自体が長くなるという問題が生じる。このように同期クロックの周期に対してデータの遅延時間が長い場合には制御が困難になり、メモリアクセスをパイプライン化するなどの対策をとる必要がある。さらに、ビットライン方向にも制御信号が伝播するとなると、ビットライン方向の信号間によるスキューも問題となる。
【００１５】
本発明は、上記課題を解決するものであり、大容量のメモリ回路と複数の演算回路との間のデータのやり取り、及び各回路内でのデータ転送において、タイミング制御を容易にすると共に、そのタイミングを最適なタイミングで一致させることにより、動作性能および動作速度を向上させるだけでなく、消費電流の低減をも実現することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る半導体記憶装置は、行列状に配置された複数のメモリセルからなるメモリセルアレイを分割してなる複数のメモリバンクと、該各メモリバンクによって共有され、該各メモリバンクに所定の制御信号をそれぞれ伝送する複数のグローバルワードラインとを備えている。前記の各メモリバンクは、前記のメモリセルの対応する各行にそれぞれ接続された複数のローカルワードラインと、前記の制御信号に応じて該各ローカルワードラインをそれぞれ駆動するドライバとをそれぞれ備えている。前記の各グローバルワードラインは、２以上の前記のローカルワードラインが配置可能な間隔で、負荷が等しくなるようにそれぞれ配置される。以下、この半導体記憶装置を、「第１の半導体記憶装置」という。
【００１７】
好ましくは、第１の半導体記憶装置において、前記の各グローバルワードラインは、前記のメモリセルアレイの列方向に等しい間隔で配置される。以下、この半導体記憶装置を、「第２の半導体記憶装置」という。
【００１８】
好ましくは、第２の半導体記憶装置は、前記の各メモリバンクに対してデータの入出力をそれぞれ行う複数の入出力回路と、前記の各入出力回路によって共通に接続され、該各入出力回路に入出力制御信号をそれぞれ伝送するグローバル制御ラインとを備える。前記のグローバル制御ラインは、前記の各グローバルワードラインと負荷が等しくなるように配置される。以下、この半導体記憶装置を、「第３の半導体記憶装置」という。
【００１９】
好ましくは、第３の半導体記憶装置において、前記の各グローバルワードライン及びグローバル制御ラインは、前記のメモリセルアレイの列方向において、等しい間隔で配置される。以下、この半導体記憶装置を、「第４の半導体記憶装置」という。
【００２０】
好ましくは、第３又は第４の半導体記憶装置において、前記のメモリセルアレイは、複数のダミーセルを備える。前記のグローバル制御ラインは、前記のグローバルワードラインの前記のメモリセルに対する配置関係と同一の関係を有するように、該各ダミーセルに対して配置される。以下、この半導体記憶装置を、「第５の半導体記憶装置」という。
【００２１】
好ましくは、第１から第５のいずれかの半導体記憶装置において、前記の各グローバルワードラインの間に少なくとも１つのシールドラインを配置する。以下、この半導体記憶装置を、「第６の半導体記憶装置」という。
【００２２】
好ましくは、第６の半導体記憶装置において、前記の各グローバルワードライン及びシールドラインは、前記のメモリセルアレイの列方向に等しい間隔で配置される。
【発明の効果】
【００２３】
本発明による半導体記憶装置によれば、各メモリバンクが、メモリセルの対応する各行にそれぞれ接続された複数のローカルワードラインと、各メモリバンクによって共有されているグローバルワードラインによって伝送された制御信号に応じて該各ローカルワードラインをそれぞれ駆動するドライバとをそれぞれ備えており、各グローバルワードラインは、２以上のローカルワードラインが配置可能な間隔で、負荷が等しくなるようにそれぞれ配置されているので、高速動作に影響を及ぼすワードライン方向の配線負荷を軽減すると同時に、同一方向のグローバルワードラインのみで各回路を同期させて動作させることができることから、動作タイミングの制御が容易にできるだけでなく、不要な動作マージンを確保する必要がないために高速化が可能になる。また、半導体装記憶置を最適な動作タイミングで動作させることができるので不要な消費電流を省くことも可能となる。
【発明を実施するための最良の形態】
【００２４】
以下に、添付の図面を参照して、本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体記憶装置の構成例を示している。図１に示されるように、本実施の形態１による半導体記憶装置は、複数のメモリバンク２と、複数の入出力回路（以下、「Ｉ／Ｏ回路」という。）３と、複数の演算回路４と、デコーダ５とを備えている。各メモリバンク２は、グローバルラインＧＬ０〜ＧＬｎ（ｎは正の整数）によって接続されている。また、各Ｉ／Ｏ回路３及び各演算回路４は、対応する各グローバルラインＧＬ（ｎ＋１）及びＧＬ（ｎ＋２）によってそれぞれ接続されている。各グローバルラインＧＬ０〜ＧＬ（ｎ＋２）は、デコーダ５にそれぞれ接続されている。各演算回路４は、対応する各メモリバンク２に記憶されているデータをそれぞれ処理し、Ｉ／Ｏ回路３は、対応する各メモリバンク２にデータをそれぞれ入出力する。デコーダ５は、グローバルラインＧＬ０〜ＧＬ（ｎ＋２）を介して、各メモリバンク２、各Ｉ／Ｏ回路３、及び各演算回路４に制御信号を供給する。
【００２５】
以下に、メモリバンク２の構成について詳細に説明する。図２は、１ブロックのメモリバンク２の構成例を示した回路図である。このメモリバンク２の構成例は、ＳＩＭＤ方式の画像プロセッサのような大容量のデータを同時に並列処理する場合に用いられる。図２に示されるように、メモリバンク２は、行列状に配置された複数の１ビットメモリセル（図２では「ｂｉｔ ｃｅｌｌ」と記載されている。）を有する。また、メモリバンク２は、対応する各行のメモリセルにそれぞれ接続された複数のローカルワードラインＬＷＬ００〜ＬＷＬ０３，ＬＷＬ１０〜ＬＷＬ１３，ＬＷＬ２０〜ＬＷＬ２３，ＬＷＬ３０〜ＬＷＬ３３と、各ローカルワードラインＬＷＬ００〜ＬＷＬ０３，ＬＷＬ１０〜ＬＷＬ１３，ＬＷＬ２０〜ＬＷＬ２３，ＬＷＬ３０〜ＬＷＬ３３をそれぞれ駆動するローカルワードラインドライバ（以下、単に「ローカルドライバ」という。）とを備えている。このローカルドライバは、複数のＮＡＮＤ回路Ｎｄとインバータ回路Ｉｖとから構成されている。さらに、メモリバンク２には、８本のグローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３，ＧＷＬＢ０〜ＧＷＬＢ３と１本のグローバル制御ラインＧＲＥＮとからなる９本のグローバルラインが接続されている。このグローバル制御ラインＧＲＥＮは、Ｉ／Ｏ回路３に接続された読み出し制御用のグローバルラインである。ここで、半導体記憶装置１は、階層化構造であり、グローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３，ＧＷＬＢ０〜ＧＷＬＢ３，ＧＲＥＮとローカルワードラインＬＷＬ００〜ＬＷＬ０３，ＬＷＬ１０〜ＬＷＬ１３，ＬＷＬ２０〜ＬＷＬ２３，ＬＷＬ３０〜ＬＷＬ３３が異なる配線層に配置されてもよい。なお、図２に示されたメモリバンク２の構成例は、図１においてｎ＝８とした場合の構成例である。図２に示されたグローバル制御ラインＧＲＥＮの配置は図１とは一致しないが、Ｉ／Ｏ回路３の配置に応じて図２に示された構成例も可能であり、また、そのように構成した場合に新たな効果が生じることから、以下では図２に示された構成例に基づいて説明する。
【００２６】
図２に示されるように、各グローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３，ＧＷＬＢ０〜ＧＷＬＢ３は、グローバルワードラインＧＷＬＢ３，ＧＷＬＢ２，ＧＷＬＡ３，ＧＷＬＡ２，ＧＷＬＢ１，ＧＷＬＢ０，ＧＷＬＡ１，ＧＷＬＡ０の順に等間隔に配置されている。そして、グローバルワードラインＧＷＬＢ３に関して、グローバルワードラインＧＷＬＢ２と反対側にローカルワードラインＬＷＬ３３が配置され、各グローバルワードラインＧＷＬＢ３，ＧＷＬＢ２の間に２本のローカルワードラインＬＷＬ３２，ＬＷＬ２３がそれぞれ配置されている。また、各グローバルワードラインＧＷＬＢ２，ＧＷＬＡ３の間に２本のローカルワードラインＬＷＬ２２，ＬＷＬ１３がそれぞれ配置され、各グローバルワードラインＧＷＬＡ３，ＧＷＬＡ２の間に２本のローカルワードラインＬＷＬ１２，ＬＷＬ０３がそれぞれ配置され、各グローバルワードラインＧＷＬＡ２，ＧＷＬＢ１の間に２本のローカルワードラインＬＷＬ０２，ＬＷＬ３１がそれぞれ配置されている。さらに、各グローバルワードラインＧＷＬＢ１，ＧＷＬＢ０の間に２本のローカルワードラインＬＷＬ３０，ＬＷＬ２１がそれぞれ配置され、各グローバルワードラインＧＷＬＢ０，ＧＷＬＡ１の間に２本のローカルワードラインＬＷＬ２０，ＬＷＬ１１がそれぞれ配置され、各グローバルワードラインＧＷＬＡ１，ＧＷＬＡ０の間に２本のローカルワードラインＬＷＬ１０，ＬＷＬ０１がそれぞれ配置され、グローバルワードラインＧＷＬＡ０に関してグローバルワードラインＧＷＬＡ１と反対側にローカルワードラインＬＷＬ００が配置されている。
【００２７】
各グローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３，ＧＷＬＢ０〜ＧＷＬＢ３は、デコーダ５から出力された所定の制御信号を各メモリバンク２にそれぞれ伝送する。ローカルドライバは、伝送された制御信号に基づいて特定のローカルワードラインを活性化する。このとき、活性化されているローカルワードラインに接続されたメモリセルに対してデータの入出力等の動作が行われる。
【００２８】
以下に、メモリバンク２の動作を詳細に説明する。ここで、全てのローカルワードラインＬＷＬ００〜ＬＷＬ０３，ＬＷＬ１０〜ＬＷＬ１３，ＬＷＬ２０〜ＬＷＬ２３，ＬＷＬ３０〜ＬＷＬ３３の構成及び動作は同一であるので、任意のローカルワードラインをＬＷＬｐｑ（ｐ＝０〜３，ｑ＝０〜３）として説明すると、ローカルワードラインＬＷＬｐｑには、ローカルドライバにおける１つのＮＡＮＤ回路Ｎｄと１つのインバータ回路Ｉｖとが対応している。ここで、ローカルワードラインＬＷＬｐｑに接続されたＮＡＮＤ回路及びインバータ回路をそれぞれＮｄｐｑ及びＩｖｐｑとして説明すると、ＮＡＮＤ回路Ｎｄｐｑの２つの入力端は、２つのグローバルワードラインＧＷＬＡｐ，ＧＷＬＢｑに接続されている。この場合に、２つのグローバルワードラインＧＷＬＡｐ，ＧＷＬＢｑが選択されると、すなわち、デコーダ５から２つのグローバルワードラインＧＷＬＡｐ，ＧＷＬＢｑに所定の制御信号が出力されると、ＮＡＮＤ回路Ｎｄｐｑは、インバータ回路Ｉｖｐｑに所定の信号を出力する。インバータ回路Ｉｖｐｑは、ＮＡＮＤ回路Ｎｄｐｑから上記信号が出力されると、その信号を反転してローカルワードラインＬＷＬｐｑに出力し、これによって、ローカルワードラインＬＷＬｐｑは活性化される。
【００２９】
上述したように、図２に示された構成例では、グローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３の中から１つ、グローバルワードラインＧＷＬＢ０〜ＧＷＬＢ３の中から１つをそれぞれ選択することにより、１本のローカルワードラインを選択することができる。例えばローカルワードラインＬＷＬ００を選択するには、２つのグローバルワードラインＧＷＬＡ０，ＧＷＬＢ０を、ローカルワードラインＬＷＬ３３を選択するには、２つのグローバルワードラインＧＷＬＡ３，ＧＷＬＢ３をそれぞれ選択すればよい。このように、２つのグローバルワードラインの組み合わせを選択することにより、１６本のローカルワードラインＬＷＬ００〜ＬＷＬ０３，ＬＷＬ１０〜ＬＷＬ１３，ＬＷＬ２０〜ＬＷＬ２３，ＬＷＬ３０〜ＬＷＬ３３のうちの１本を選択することができる。
【００３０】
一般に、図２に示されたような構成で各ＮＡＮＤ回路がそれぞれ２入力であれば、２×ｊ（ｊは正の整数）本のグローバルワードラインで、ｊ２本のローカルワードラインを駆動することができる。図２に示された構成例は、ｊ＝４の場合であり、８本のグローバルワードラインを用いて１６本のローカルワードラインを駆動することができる。図２に示された構成例によれば、１本のグローバルワードラインに対して２本のローカルワードラインが対応している。これにより、グローバルワードラインの配線ピッチは従来の２倍になるため、各グローバルワードラインの配線抵抗を大幅に削減することができる。また、図２に示された構成例によれば、各グローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３，ＧＷＬＢ０〜ＧＷＬＢ３が等負荷になるように配置されているので、各グローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３，ＧＷＬＢ０〜ＧＷＬＢ３によって伝送される信号間のタイミング制御が容易になる。
【００３１】
また、図２に示された構成例によれば、ビット方向の選択線を用いることなく、ワード方向のグローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３，ＧＷＬＢ０〜ＧＷＬＢ３のみでローカルワードラインＬＷＬ００〜ＬＷＬ０３，ＬＷＬ１０〜ＬＷＬ１３，ＬＷＬ２０〜ＬＷＬ２３，ＬＷＬ３０〜ＬＷＬ３３を選択することがきる。よって、ビット方向の選択線に対するタイミングの規定が不要になり、メモリ回路の高速動作が可能になると共に、演算回路等の周辺回路との同期タイミングの最適化も容易となる。
【００３２】
さらに、図２に示された構成例では、グローバル制御ラインＧＲＥＮが、各グローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３，ＧＷＬＢ０〜ＧＷＬＢ３と等しい間隔で配置されている。また、各グローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３，ＧＷＬＢ０〜ＧＷＬＢ３及び各ローカルワードラインＬＷＬ００〜ＬＷＬ０３，ＬＷＬ１０〜ＬＷＬ１３，ＬＷＬ２０〜ＬＷＬ２３，ＬＷＬ３０〜ＬＷＬ３３に対してメモリセルがそれぞれ配置されているレイアウトと同じレイアウトで、グローバル制御ラインＧＲＥＮ及びローカル制御ラインＬＲＥＮに対してダミーセル（図２では、「ｄｕｍｍｙ ｃｅｌｌ」と記載されている。）が配置されている。これにより、グローバル制御ラインＧＲＥＮは、各グローバルワードラインと負荷が等しくなる。従って、グローバルワードラインとグローバル制御ラインの動作タイミングを一致させることが容易になり、メモリ回路と演算回路等の周辺回路との同期タイミングの最適化が容易となる。
【００３３】
また、本実施の形態１による半導体記憶装置では、各メモリバンク２において、２入力のＮＡＮＤ回路Ｎｄを用いてローカルドライバを構成したが、３以上の入力端を有するＮＡＮＤ回路を用いてローカルドライバを構成してもよい。例えば、ローカルドライバを構成するＮＡＮＤ回路が３入力であれば、３×ｊ本のグローバルワードラインで、ｊ３本のローカルワードラインを駆動することができ、４入力であれば、４×ｊ本のグローバルワードラインで、ｊ４本のローカルワードラインを駆動することができる。これらの場合、１本のローカルワードラインを選択するために、ＮＡＮＤ回路が３入力であれば３本のグローバルワードラインが選択され、４入力であれば４本のグローバルワードラインが選択されるのは言うまでもない。
【００３４】
また、図２に示された構成例では、グローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３とグローバルワードラインＧＷＬＢ０〜ＧＷＬＢ３とが混在して配置されているが、デコーダ５側の回路配置により、各グローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３，ＧＷＬＢ０〜ＧＷＬＢ３の配置場所は自由に設定できる。例えば、回路設計および回路解析の容易化のために、グローバルワードラインＧＷＬＡ０〜ＧＷＬＡ３とグローバルワードラインＧＷＬＢ０〜ＧＷＬＢ３とをそれぞれまとめて配置してもよい。但し、図２に示されているように配置すれば、グローバルワードラインからローカルドライバまでの配線長をより短く、かつ均等な長さで配置することができる。
【００３５】
なお、図２に示された構成例は、回路全体が正論理で動作している場合の構成例であるが、負論理で動作する場合には、ローカルドライバのゲート数を減らすことが可能となる。図３は、そのような場合のメモリバンク２の構成例を示している。図３に示されるように、図２の構成例における一組のＮＡＮＤ回路Ｎｄとインバータ回路Ｉｖは、１つのＮＯＲ回路Ｎｒで置き換えられている。ただし、ローカルドライバのセル面積を縮小する目的でよく用いられるパスゲートを使った構成は、グローバルラインの配線負荷の均一化の意味から、その使用は妥当ではない。
【００３６】
図４は、図２，３で示されたグローバルラインの配置を概略的に表した図である。図４に示されるように、グローバルワードラインＧＷＬ以外のグローバルライン、すなわち、リード用のグローバル制御ラインＧＲＥＮやライト用のグローバル制御ラインＧＷＥＮも、グローバルワードラインＧＷＬと同ピッチで配置することにより、ワードラインと制御ラインとの間の同期タイミングを最適にすることができる。この場合のグローバル制御ラインＧＲＥＮ，ＧＷＥＮの負荷は、図２に示されているようにグローバルワードラインＧＷＬの負荷と均等にすることが望ましい。
【００３７】
これらのグローバルラインは同時に複数のものが選択される可能性がある。その場合にはクロストークによる配線遅延差が生じてしまうことが考えられる。よって、その対策として、各グローバルラインの間に、グローバルラインと同層で新たな配線層を設け、グローバルライン間のシールドを行うことができる。またグローバルラインの配置により、クロストークの危険性が限定できるものに関しては、必要な部分だけにシールドを行うこともできる。
【００３８】
上述したように、本実施の形態１の半導体記憶装置によれば、高速動作に影響を及ぼすワードライン方向の配線負荷を軽減すると同時に、同一方向のグローバルラインのみで各回路を同期させて動作させることができる。よって、各回路の動作タイミングの制御が容易になると共に、不要な動作マージンを確保する必要がないので、半導体記憶装置の動作の高速化が可能になる。また、本実施の形態１による半導体装置によれば、各回路の動作タイミングを最適なタイミングで一致させることができるため、不要な消費電流を削減ことも可能である。以上から、本実施の形態１による半導体記憶装置は、大量のデータを同時に並列処理することが必要な画像プロセッサ等の半導体集積回路に適用することができる。
【００３９】
なお、本実施の形態１では、１ポートのＳＲＡＭについて説明してきたが、ＤＲＡＭ等の他のメモリ回路にも同様の説明が当てはまる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態１による半導体記憶装置の構成例を示した図である。
【図２】図１に示されたメモリバンクの構成例を示した図である。
【図３】図２に示されたメモリバンクの変形例を示した図である。
【図４】グローバルラインの配置を概略的に示した図である。
【図５】従来の半導体記憶装置の構成例を示した図である。
【図６】従来のメモリセルのレイアウト形状を示した図である。
【図７】従来の半導体記憶装置の別の構成例を示した図である。
【符号の説明】
【００４１】
１  半導体記憶装置
２  メモリバンク
３  Ｉ／Ｏ回路
４  演算回路
５  デコーダ
ＧＬ  グローバルライン
ＧＷＬ  グローバルワードライン
ＬＷＬ  ローカルワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007207301.tif 000008
【図７】
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