(57)【要約】【課題】スイッチング損失を低減することができ、混載されたバイポーラトランジスタ回路などの特性変動を抑制する。【解決手段】コレクタ領域をＰ型不純物層８ｂ、ベース領域をＮ型不純物層２、エミッタ領域をＰ型不純物層３とＰ型拡散層８ａとＰ型基板１とする横型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であって、前記Ｎ型不純物層２内に格子欠陥層１２を形成し、このＮ型不純物層２内に形成された格子欠陥層１２がライフタイムキラーの役割を果たす。【選択図】図１
2007109785.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された第２導電型のベース領域と、第１導電型のコレクタ領域およびエミッタ領域とを有し、前記第２導電型のベース領域内における前記第１導電型の半導体基板と前記第２導電型のベース領域との境界を除く領域に、キャリアのライフタイムが短くなるように、前記第１導電型の半導体基板よりも多い格子欠陥層を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置の製造方法であって、コレクタ領域およびエミッタ領域の第１導電型の半導体層とベース領域の第２導電型の半導体層を形成し、電極を形成した後に、裏面側からマスクを介して前記第２導電型の半導体層の一部に粒子を照射することにより、前記第２導電型の半導体層内に格子欠陥層を形成することを特徴とする半導体装置の製造方法。
【請求項３】
前記第２導電型の半導体層内に欠陥層を形成する工程が、イオンを注入する工程であることを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換機器等に用いられるスイッチング制御を行う半導体装置およびその製造方法に係り、特にトランジスタ回路などに内蔵される絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に関するものである。
【背景技術】
【０００２】
ＩＧＢＴにおいては、コレクタ電極からエミッタ電極への電流をゲート電極の正電圧の印加により制御してスイッチングを行っている。しかし、ゲート電極の正電圧の印加を中止するとＩＧＢＴはオフ状態となるが、オン状態でのｎ型ドリフト領域には電子とホールがともに高濃度に充満しており、ゲート電圧のオフによりｎ＋ソース領域からのキャリア濃度は直ちに減少しない。このため、ＩＧＢＴのスイッチオフ時の過渡特性は急峻にゼロとならずになだらかなものとなり、ターンオフ時間が増大し、スイッチング損失を増加させている。
【０００３】
前記ＩＧＢＴのターンオフ時間の低減化に関して、基板内に格子欠陥層を形成し、キャリア同士を再結合させてターンオフ時間を改善させる技術が提案されている（特許文献１）。
【０００４】
図１７は特許文献１に記載されているＩＧＢＴの構成を示す断面図であり、２０１はｐ基板、２０２はｎドリフト層、２０３はｐ＋埋め込み領域、２０４はｐ＋アイソレーション、２０５はｐベース領域、２０６はｎエミッタ領域、２０７はｐ＋コンタクト領域、２０８はゲート酸化膜、２０９はゲート電極、２１０はエミッタ電極、２１１はｎ＋バッファ領域、２１２はｐコレクタ領域、２１３はコレクタ電極、２２０はライフタイムキラー導入領域を示す。
【０００５】
図１７に示す構成のＩＧＢＴでは、半導体層の表面側にスイッチング素子を設け、重金属電極と半導体層に１．０Ｅ１１／ｃｍ２以下の照射量でイオンを注入して形成する格子欠陥領域（ライフタイムキラー導入領）２２０を設けることにより、重金属電極を有した半導体で、素子特性劣化を生じさせることなくターンオフ応答性を向上させることができる。
【特許文献１】特開平８−３４０１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の図１７に示すような構成のＩＧＢＴでは、基板全体にイオン注入を行って格子欠陥層を形成するものであるため、制御回路を混載させた横型ＩＧＢＴにあっては回路部の特性変動を招く。
【０００７】
例えば、図１７に示すような構成の横型ＩＧＢＴとバイポーラトランジスタを混載させた場合、バイポーラトランジスタのベース層に格子欠陥が形成され、ベース抵抗が高抵抗化する。
【０００８】
本発明の目的は、スイッチング損失を低減することができ、混載されたバイポーラトランジスタ回路などの特性変動を抑制することが可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するため、本発明に係る半導体装置は、第１導電型の半導体基板上に形成された第２導電型のベース領域と、第１導電型のコレクタ領域およびエミッタ領域とを有し、前記第２導電型のベース領域内における前記第１導電型の半導体基板と前記第２導電型のベース領域との境界を除く領域に、キャリアのライフタイムが短くなるように、前記第１導電型の半導体基板よりも多い格子欠陥層を有することを特徴とし、この構成により、基板全体にイオン注入を行って格子欠陥層を形成する場合よりも、ターンオフ特性を改善することができ、また、局所的に格子欠陥層を設けることにより、バイポーラトランジスタなどの制御回路を混載させた横型ＩＧＢＴにおいて回路部の特性変動なくスイッチング損失を低減することができる。
【００１０】
本発明に係る半導体装置の製造方法は、コレクタ領域およびエミッタ領域の第１導電型の半導体層とベース領域の第２導電型の半導体層を形成し、電極を形成した後に、裏面側からマスクを介して前記第２導電型の半導体層の一部に粒子を照射することにより、前記第２導電型の半導体層内に格子欠陥層を形成することを特徴とし、この方法によって、電極側の裏面側からマスクを介して第２導電型の半導体層の一部に粒子を照射することにより格子欠陥を形成するため、基板表面近傍の欠陥の多い領域の影響が避けられ、また格子欠陥層の局在化が可能になる。
【発明の効果】
【００１１】
本発明によれば、半導体基板に形成された横型ＩＧＢＴにおいて、ｎ型ドリフト領域に局所的にイオン注入を行って格子欠陥層を形成することができ、ターンオフ特性を改善して、スイッチング損失を低減することができる。
【００１２】
また、横型ＩＧＢＴとバイポーラトランジスタなどの制御回路などが同一基板上に混載される半導体集積回路において、回路部の特性変動および抵抗の高抵抗化を招くことなくスイッチング損失を低減することが可能になる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態における半導体装置およびその製造方法について、図１〜図１６を参照しながら説明する。
【００１４】
図１は本発明に係る半導体装置の実施形態の構造を示す断面図であり、低濃度のｎ型ドリフト領域内に格子欠陥層を有する横型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の断面を示す。
【００１５】
図１において、１Ｅ１４ｃｍ−３程度の濃度を有するＰ型Ｓｉ基板１中に形成された０．５〜１Ｅ１６ｃｍ−３程度で表面から一定の濃度分布を有して３〜４μｍ程度の厚さのＮ型の不純物層２と、Ｐ型Ｓｉ基板１中に形成された１Ｅ１６ｃｍ−３程度のＰ型不純物層３と、Ｎ型不純物層２とＰ型不純物層３の両方にまたがって形成されたゲート誘電体膜としてのＳｉＯ２膜５と、ゲート誘電体膜５上に形成されたゲート配線としてのＰｏｌｙ Ｓｉ膜６と、Ｐ型Ｓｉ基板１上に形成されたトランジスタを分離する絶縁膜としてのＳｉＯ２膜４ａ，４ｂと、ＭＯＳトランジスタの高濃度ソース・ドレインとなるＰ型不純物層３内に形成されたＮ型拡散層７と、Ｎ型拡散層７と並列にエミッタ電極下部に形成されたＰ型拡散層８ａと、Ｎ型不純物層２内のコレクタ電極下に形成されたＰ型拡散層８ｂと、配線を分離する層間絶縁膜としてのＳｉＯ２膜とＢＰＳＧ膜の積層膜９と、Ｎ型拡散層７とＰ型拡散層８とＰｏｌｙ Ｓｉ膜６上の層間絶縁膜９に形成された配線と接続するためのコンタクトホールを介してＮ型拡散層およびＰｏｌｙ Ｓｉ膜に接続された配線としてのアルミ合金膜１０ａ，１０ｂ，１０ｃと、保護膜としてＳｉＮ膜１１とから構成されている。
【００１６】
コレクタ領域をＰ型不純物層８ｂ、ベース領域をＮ型不純物層２、エミッタ領域をＰ型不純物層３とＰ型拡散層８ａとＰ型基板１とするＩＧＢＴ構造となっており、Ｎ型不純物層２内に形成された格子欠陥層１２がライフタイムキラーの役割を果たす。
【００１７】
図２〜図１６は本発明に係る半導体装置の製造方法の工程を説明するための断面図であり、図１に示す低濃度のＮ型ドリフト領域内に格子欠陥層を有するＩＧＢＴの製造方法を示す。
【００１８】
まず、図２に示すように、１Ｅ１４ｃｍ−３程度のＰ型Ｓｉ基板１０１上にＳｉＯ２膜１０２ａを形成する。次に、ＳｉＯ２膜１０２ａ上にレジスト膜（図示せず）をパターニングし、これをマスクとしてＳｉＯ２膜１０２ａをエッチングしてレジストを除去した後、図３に示すように、ＳｉＯ２膜パターン１０２ｂを形成する。そして、図４に示すようにＳｉＯ２膜パターン１０２ｂをマスクとして用い、２Ｅ１２〜４Ｅ１２ｃｍ−２程度のドーズ量で１５０ＫｅＶ程度の加速エネルギーで、Ｐ型Ｓｉ基板１０１の内部にＰ（リン）１０３ａを注入する。
【００１９】
次に、図５に示すように１２００℃のＮ２雰囲気で４〜６時間程度熱処理を行い、５Ｅ１５〜１Ｅ１６ｃｍ−３程度で表面から一定の濃度分布を有し、３〜４μｍ程度の厚さのＮ型不純物層１０３ｂを形成する。次に、ＳｉＯ２膜とＳｉ３Ｎ４膜を形成した後、Ｓｉ３Ｎ４膜上にレジスト膜（図示せず）をパターニングし、これをマスクとしてＳｉＯ２膜とＳｉ３Ｎ４膜をエッチングし、図６に示すようなＳｉＯ２膜１０４とＳｉ３Ｎ４膜１０５のパターンを形成する。次に、図７に示すようにレジスト膜１０６をパターニングし、これをマスクにし、ＳｉＯ２膜１０４とＳｉ３Ｎ４膜１０５を貫通するように、Ｐ型Ｓｉ基板１０１内にＢ（ボロン）イオン１０７ａを２〜５Ｅ１２ｃｍ−２程度のドーズ量で注入する。
【００２０】
次に、レジスト膜１０６を除去し、Ｓｉ３Ｎ４膜をマスクとして熱酸化を行い、図８のように素子分離用ＳｉＯ２膜１０８ａ，１０８ｂを形成し、Ｓｉ３Ｎ４膜とＳｉＯ２膜を除去する。この熱酸化工程で、図７の工程で注入したＢが拡散され、１Ｅ１６ｃｍ−３程度の濃度のＰ型不純物層１０７ｂが形成される。次に、ＳｉＯ２膜とＰｏｌｙ Ｓｉ膜を堆積させ、レジスト膜（図示せず）をパターニングし、このレジスト膜をマスクとしてエッチングを行い、図９に示すようにトランジスタのゲート酸化膜１０９とゲート電極となるＰｏｌｙ Ｓｉ膜パターン１１０を形成する。
【００２１】
次に、図１０に示すように、レジスト膜１１１ａ，１１１ｂをパターニングし、これをマスクにしてＡｓ（ヒ素）を２〜５Ｅ１５ｃｍ−２程度注入して、Ｎ型拡散層１１２を形成する。次に、図１１に示すように、レジスト膜１１３ａ，１１３ｂをパターニングし、Ｂを１〜９Ｅ１５ｃｍ−２程度で注入して、Ｐ型拡散層１１４ａ，１１４ｂを形成する。
【００２２】
次に、図１２に示すように、層間絶縁膜となるＳｉＯ２膜とＢＰＳＧ膜の積層膜１１５を堆積した後、９００℃程度の温度で熱処理して表面を平坦化する。次に、レジストパターン（図面なし）をマスクにして所望の領域の層間絶縁膜１１５をエッチングし、コンタクトホール１１６ａ，１１６ｂ，１１６ｃを形成する。
【００２３】
次に、Ａｌを主成分とするＡｌＳｉＣｕのような合金膜を形成し、合金膜上にレジストをパターニングし、このレジスト膜をマスクとして用いエッチングを行い、図１３に示すような合金膜１１７ａ，１１７ｂ，１１７ｃを形成する。次に、図１４に示すように、プラズマＣＶＤにて保護膜となるＳｉＮ膜１１８を形成する。
【００２４】
次に、図１５に示すように、基板１０１の裏面にレジスト膜１１９をパターニングし、このレジスト膜をマスクとして、Ｎ型不純物層（Ｎ型ドリフト領域）１０３ｂ内の一部にＢ（ボロン）１２０を１Ｅ１１〜１Ｅ１２ｃｍ−２程度で注入し、図１６に示すように延長ドレイン内（Ｎ型不純物層１０３ｂ）に格子欠陥層１２１を形成する。
【００２５】
前記のようにＩＧＢＴ素子を形成した後に、格子欠陥層１２１を形成することによって、格子欠陥層の回復がなく、この格子欠陥層がライフタイムキラーとして機能する。なお、本実施形態ではＢイオンを注入して格子欠陥層を形成したが、プロトンあるいはヘリウムなどの他のイオン種や電子線を照射して、格子欠陥層を形成しても同様に欠陥層を形成することができる。
【産業上の利用可能性】
【００２６】
本発明の半導体装置およびその製造方法は、電力変換機器等に用いられる半導体装置、特にターンオフ応答性を改善したスイッチング制御する半導体装置およびその製造方法に適用され、特にバイポーラトランジスタやＣＭＯＳ回路などが同一基板上に混載される半導体集積回路装置に有用である。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る半導体装置の実施形態の構造を示す断面図
【図２】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図３】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図４】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図５】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図６】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図７】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図８】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図９】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図１０】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図１１】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図１２】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図１３】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図１４】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図１５】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図１６】本発明に係る半導体装置の製造方法の工程を説明するための断面図
【図１７】従来のＩＧＢＴの構成を示す断面図
【符号の説明】
【００２８】
１，１０１  Ｐ型Ｓｉ基板
２，１０３ｂ  Ｎ型不純物層（Ｎ型ドリフト領域）
３，１０７  Ｐ型不純物層
４ａ，４ｂ，１０８ａ，１０８ｂ  ＳｉＯ２膜
５，１０９  ＳｉＯ２膜（ゲート酸化膜）
６，１１０  Ｐｏｌｙ Ｓｉ（ゲート配線）
７，１１２  Ｎ型拡散層
８ａ，８ｂ，１１４ａ，１１４ｂ  Ｐ型拡散層
９，１１５  層間絶縁膜
１１６ａ，１１６ｂ，１１６ｃ  コンタクトホール
１０ａ，１０ｂ，１０ｃ，１１７ａ，１１７ｂ，１１７ｃ  合金膜（金属配線）
１１，１１８  ＳｉＮ膜（保護膜）
１０４  ＳｉＯ２膜（酸化膜）
１０５  Ｓｉ３Ｎ４膜（酸化防止膜）
１０６，１１１ａ，１１１ｂ，１１３ａ，１１３ｂ，１１９  レジスト膜
１２，１２１  格子欠陥層
【図１】
2007109785.tif 000003
【図２】
2007109785.tif 000004
【図３】
2007109785.tif 000005
【図４】
2007109785.tif 000006
【図５】
2007109785.tif 000007
【図６】
2007109785.tif 000008
【図７】
2007109785.tif 000009
【図８】
2007109785.tif 000010
【図９】
2007109785.tif 000011
【図１０】
2007109785.tif 000012
【図１１】
2007109785.tif 000013
【図１２】
2007109785.tif 000014
【図１３】
2007109785.tif 000015
【図１４】
2007109785.tif 000016
【図１５】
2007109785.tif 000017
【図１６】
2007109785.tif 000018
【図１７】
2007109785.tif 000019