(57)【要約】【課題】本発明の課題は、ボンディング領域の省スペース化が図れるワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法を提供することである。【解決手段】  本発明の半導体リレー２０１は、ＦＥＴチップ１０３ａのソース電極パッドＳ１とＦＥＴチップ１０３ｂのソース電極パッドＳ２とは、３本のＡｕワイヤ２１１ａ〜２１１ｃによりボンディング接続されており、３本のＡｕワイヤ２１１ａ〜２１１ｃのワイヤループ形状は、所謂、Ｍ字状となっており、ワイヤループのほぼ中央で共通リード１０６ｃに導電性接着剤３１１ａ〜３１１ｃにより導電的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
両端を第１，第２の接続点にボンディング接続されたワイヤの中間部が第３の接続点に導電性接着剤を用いて接続されたワイヤボンディング構造。
【請求項２】
前記第１の接続点は第１の半導体チップの電極パッドであり、前記第２の接続点は第２の半導体チップの電極パッドであり、前記第３の接続点は前記第１，第２の半導体チップと電気的に接続されたリードである請求項１に記載のワイヤボンディング構造
【請求項３】
前記ワイヤが、複数本、平行配線された請求項１または２に記載のワイヤボンディング構造。
【請求項４】
前記ワイヤが、複数本、交差配線された請求項１または２に記載のワイヤボンディング構造。
【請求項５】
前記ワイヤは、Ａｕワイヤである請求項１から４のいずれかに記載のワイヤボンディング構造。
【請求項６】
請求項１から５のいずれかに記載のワイヤボンディング構造の製造方法であって、
前記第３の接続点となる部分に導電性接着剤を塗布する塗布工程と、
次に、前記第１，第２の接続点間のワイヤループが前記第３の接続点となる部分の上方を通過するようにワイヤボンディングするボンディング工程と、
次に、前記ワイヤの中間部を前記第３の接続点となる部分に押し付けて、前記ワイヤループを変形させ、前記導電性接着剤と接触させるワイヤ成形工程と、
次に、前記導電性接着剤を硬化させる硬化工程とを含むワイヤボンディング構造の製造方法。
【請求項７】
請求項１から５のいずれかに記載のワイヤボンディング構造の製造方法であって、
前記第１，第２の接続点間のワイヤループが、前記第３の接続点となる部分の上方を通過するようにワイヤボンディングするボンディング工程と、
次に、前記ワイヤの中間部を前記第３の接続点となる部分に押し付けて、前記ワイヤループを変形させるワイヤ成形工程と、
次に、前記第３の接続点となる部分に導電性接着剤を塗布する塗布工程と、
次に、前記導電性接着剤を硬化させる硬化工程とを含むワイヤボンディング構造の製造方法。
【請求項８】
先端の尖った薄板状の押し付け治具の先端に、予め、導電性接着剤を付着させ、その先端で前記ボンディング工程後のワイヤを前記第３の接続点となる部分に押し付けて、前記ワイヤ成形工程と前記塗布工程とを同時に行う請求項６または７に記載のワイヤボンディング構造の製造方法。
【請求項９】
入力信号に応じて光信号を発光する発光チップと、
前記発光チップが発光する光信号を受光して光起電力を発生する受光チップと、
前記受光チップが発生する光起電力をゲートとソース間に印加し、ドレインとソース間の導通／非導通を切り換える、ゲートとソースとがそれぞれ共通接続された２個の出力用のＦＥＴチップとを有し、
前記２個のＦＥＴチップをそれぞれ搭載した２個のアイランドは、前記受光チップを搭載すると共に前記受光チップと電気的に接続されたアイランドに延設されたボンディング領域としての共通リードを挟んで両側に対向配置され、ワイヤの両端が第１，第２の接続点としての前記２個のＦＥＴチップのそれぞれのソース電極パッドにボンディング接続され、前記ワイヤの中間部が第３の接続点としての前記共通リードに導電性接着剤を用いて接続された半導体リレー。
【請求項１０】
前記ワイヤが、複数本、平行配線された請求項９に記載の半導体リレー。
【請求項１１】
前記ワイヤが、複数本、交差配線された請求項９に記載の半導体リレー。
【請求項１２】
前記ワイヤは、Ａｕワイヤである請求項９から１１のいずれかに記載の半導体リレー。
【請求項１３】
請求項９から１２のいずれかに記載の半導体リレーの製造方法であって、
前記第３の接続点となる前記共通リードの所定位置に導電性接着剤を塗布する塗布工程と、
次に、前記第１，第２の接続点としての前記２個のＦＥＴチップのそれぞれのソース電極パッド間のワイヤループが前記第３の接続点となる前記共通リードの所定位置の上方を通過するようにワイヤボンディング接続するボンディング工程と、
次に、前記ワイヤの中間部を前記第３の接続点となる前記共通リードの所定位置に押し付けて、前記ワイヤループを変形させ、前記導電性接着剤と接触させるワイヤ成形工程と、
次に、前記導電性接着剤を硬化させる硬化工程とを含む半導体リレーの製造方法。
【請求項１４】
請求項９から１２のいずれかに記載の半導体リレーの製造方法であって、
前記第１，第２の接続点としての前記２個のＦＥＴチップのそれぞれのソース電極パッド間のワイヤループが前記第３の接続点となる前記共通リードの所定位置の上方を通過するようにワイヤボンディング接続するボンディング工程と、
次に、前記ワイヤの中間部を前記第３の接続点となる前記共通リードの所定位置に押し付けて、前記ワイヤループを変形させるワイヤ成形工程と、
次に、前記第３の接続点となる前記共通リードの所定位置に導電性接着剤を塗布する塗布工程と、
次に、前記導電性接着剤を硬化させる硬化工程とを含む半導体リレーの製造方法。
【請求項１５】
先端の尖った薄板状の押し付け治具の先端に、予め、導電性接着剤を付着させ、その押し付け治具の先端で前記ボンディング工程後のワイヤを前記第３の接続点となる前記共通リードの所定位置に押し付けて、前記ワイヤ成形工程と前記塗布工程とを同時に行う請求項１３または１４に記載の半導体リレーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法に関する。
【背景技術】
【０００２】
先ず、半導体リレー（ノーマリオフ型）の一例を図１０を用いて説明する。図１０は半導体リレーの回路図である。
【０００３】
図１０において、１７は発光素子としてのＬＥＤ、１６ａ，１６ｂはＬＥＤ１７の入力端子、１８は受光素子としてのフォトダイオードアレイ、２０は放電回路、２１ａ，２１ｂは放電回路２０の出力端子、２２，２３は出力用スイッチング素子としての二重拡散型のｎチャネル・エンハンスメント型のＭＯＳＦＥＴ（以降、単にＭＯＳＦＥＴと呼ぶ）、２４ａ，２４ｂは半導体リレーの出力端子である。
【０００４】
ノーマリオフ型の双方向通電可能な半導体リレーの回路構成は、ＬＥＤ１７に光結合して、フォトダイオードアレイ１８が配置されている。
【０００５】
また、フォトダイオードアレイ１８のアノードとカソードは、それぞれ放電回路２０に接続されている。
【０００６】
放電回路２０の一方の出力端子２１ａは、２個のＭＯＳＦＥＴ２２，２３の共通接続されたゲートに接続され、他方の出力端子２１ｂは、２個のＭＯＳＦＥＴ２２，２３の共通接続されたソースに接続されている。
【０００７】
また、２個のＭＯＳＦＥＴ２２，２３のドレインは、それぞれ半導体リレーの出力端子２４ａ，２４ｂに接続されている。
【０００８】
尚、ＭＯＳＦＥＴ２２，２３のベースとソース間は短絡させてある。これは、ドレインとソース間に高電圧が印加されたときにドレイン（ｎ）・ベース（ｐ）・ソース（ｎ）でなる寄生トランジスタが動作してオフ時の耐圧が低下することを防止するためである。
【０００９】
また、二重拡散型のＭＯＳＦＥＴ２２，２３のベースとドレイン間には寄生ダイオードが生じるため、双方向通電用の半導体リレーは、相補的なスイッチング動作が可能なように２個のＭＯＳＦＥＴ２２，２３が逆接続された格好となる。
【００１０】
尚、上記では、ノーマリオフ型の半導体リレーの例で説明したが、ノーマリオン型の半導体リレーもある。但し、その場合、ＭＯＳＦＥＴをｎチャネル・ディプレッション型のＭＯＳＦＥＴとし、フォトダイオードアレイ１８の接続を反転させて、ゲートとソース間の電圧印加方向をゲート側を負、ソース側を正とする。
【００１１】
次に、この半導体リレーの動作について説明する。
【００１２】
先ず、入力端子１６ａ，１６ｂ間に電気信号が印加されるとＬＥＤ１７が発光し、この光信号をフォトダイオードアレイ１８が受光し、その両端に出力電圧（直流電圧）を発生する。
【００１３】
この出力電圧は、出力端子２１ａ，２１ｂを介して、それぞれ共通接続されたゲートとソース間に供給され、これによって、２個のＭＯＳＦＥＴ２２，２３は導通状態になる。
【００１４】
そして、２個のＭＯＳＦＥＴ２２，２３が共に導通状態になると、半導体リレーの出力端子２４ａ，２４ｂ間は導通状態となる。
【００１５】
次に、入力端子１６ａ，１６ｂ間に電気信号が印加されなくなると、ＬＥＤ１７が発光を停止し、フォトダイオードアレイ１８は受光しなくなるため、その両端に発生していた出力電圧がなくなる。
【００１６】
このため、それぞれ共通接続されたゲートとソース間の電圧もなくなり、これによって、２個のＭＯＳＦＥＴ２２，２３は非導通状態になる。
【００１７】
そして、２個のＭＯＳＦＥＴ２２，２３が共に非導通状態になると、半導体リレーの出力端子２４ａ，２４ｂ間は非導通状態となる。
【００１８】
ここで、放電回路２０は、半導体リレーの導通状態において、それぞれ共通接続されたゲートとソース間に蓄積された電荷を迅速に放電する。これによって、半導体リレーは導通状態から非導通状態へ迅速に切り換えられる。（例えば、特許文献１参照）。
【００１９】
次に、このような半導体リレーの要部の従来のワイヤボンディング構造を図１１を用いて説明する。図１１はワイヤボンディング構造の模式図である。
【００２０】
図１１において、１０１は従来の半導体リレー、１０２は受光チップ、１０３ａ，１０３ｂはＭＯＳＦＥＴチップ（以降、単にＦＥＴチップと呼ぶ）、１０６ａは受光チップ１０２を搭載したアイランド、１０６ｂはアイランド１０６ａに延設されたボンディング領域としての共通リード、１０７ａはＦＥＴチップ１０３ａを搭載したアイランド、１０７ｂはアイランド１０７ａに延設された出力リード、１０８ａはＦＥＴチップ１０３ｂを搭載したアイランド、１０８ｂはアイランド１０８ａに延設された出力リード、Ａ１，Ａ２は受光チップ１０２表面に形成されたアノード電極パッド、Ｋは受光チップ１０２表面に形成されたカソード電極パッド、Ｇ１，Ｇ２はＦＥＴチップ１０３ａ，１０３ｂ表面に形成されたゲート電極パッド、Ｓ１，Ｓ２はＦＥＴチップ１０３ａ，１０３ｂ表面に形成されたソース電極パッド、１０９はカソード電極パッドＫと共通リード１０６ｂとを接続するＡｕワイヤ、１１０ａ，１１０ｂはアノード電極パッドＡ１，Ａ２とゲート電極パッドＧ１，Ｇ２とを接続するＡｕワイヤ、１１１ａ〜１１１ｃはソース電極パッドＳ１と共通リード１０６ｂとを接続するＡｕワイヤ、１１１ｄ〜１１１ｆはソース電極パッドＳ２と共通リード１０６ｂとを接続するＡｕワイヤである。
【００２１】
従来の半導体リレー１０１は、ＬＥＤチップ（図示せず）と、フォトダイオードアレイと放電回路とが一体化された受光チップ１０２と、２個のＦＥＴチップ１０３ａ，１０３ｂの４個の半導体チップを備えている。（図５中には、チップ部分を破線で囲んで示す）
【００２２】
そして、受光チップ１０２を搭載したアイランド１０６ａに延設された共通リード１０６ｂを挟んで両側に、ＦＥＴチップ１０３ａ，１０３ｂをそれぞれ搭載したアイランド１０７ａ，１０８ａが対向配置されている。
【００２３】
尚、ＦＥＴチップ１０３ａ，１０３ｂは、その裏面に形成されたドレイン電極（図示せず）とアイランド１０７ａ，１０８ａとが導電的に面接着されて、それぞれ出力リード１０７ｂ，１０８ｂに電気的に接続されている。
【００２４】
そして、カソード電極パッドＫと共通リード１０６ｂとは、Ａｕワイヤ１０９によりボンディング接続されている。
【００２５】
また、アノード電極Ａ１，Ａ２とゲート電極パッドＧ１，Ｇ２とは、それぞれ、Ａｕワイヤ１１０ａ，１１０ｂによりボンディング接続されている。
【００２６】
また、ソース電極パッドＳ１，Ｓ２と共通リード１０６ｂとは、それぞれ、３本ずつのＡｕワイヤ１１１ａ〜１１１ｃ，１１１ｄ〜１１１ｆによりボンディング接続されている。
【００２７】
すなわち、共通リード１０６ｂ（ボンディング領域）上には、合計７個のボンディング点が設けられている。
【００２８】
このため、先端に一定の面積を有するキャピラリ（図示せず）で他のワイヤのボンディング点を踏みつけたりしないように、７個のボンディング点は、互いに一定距離だけ離間させる必要があり、共通リード１０６ｂ（ボンディング領域）は、ボンディング点の増加に伴い大きくならざるを得なかった。
【００２９】
ここで、ソース電極パッドＳ１，Ｓ２と共通リード１０６ｂとを複数（本例では３本ずつ）のＡｕワイヤで接続する理由は、Ａｕワイヤの電気抵抗分を低減するためである。
【００３０】
半導体リレーは、大電流を流す際のオン抵抗を低減することが要求され、このためには、ひとつには、外部抵抗低減のためにソース電極パッド間を複数のＡｕワイヤを使用して接続すること、また、もうひとつには、内部抵抗低減のためにＦＥＴチップのセル数を増加させることが有効な手段であった。
【００３１】
次に、このような半導体リレー１０１の製造方法は、アイランド１０６ａ，１０７ａ，１０８ａ上にそれぞれ受光チップ１０２、ＦＥＴチップ１０３ａ，１０３ｂを搭載し、その後、それぞれの半導体チップ１０２，１０３ａ，１０３ｂ間および共通リード１０６ｂ間をＡｕワイヤ１０９，１１０ａ，１１０ｂ，１１１ａ〜１１１ｃ，１１１ｄ〜１１１ｆでボンディング接続する。
【特許文献１】特開２００４−６７７８号公報  図１５
【発明の開示】
【発明が解決しようとする課題】
【００３２】
しかしながら、外部抵抗低減のためのＡｕワイヤの本数増加は共通リード１０６ｂ（ボンディング領域）の面積増大を招き、内部抵抗低減のためのＦＥＴチップ１０３ａ，１０３ｂのセル数増加はチップの面積増大を招くため、パッケージサイズを一定とした場合、両者は、図中のＷ１寸法方向で競合したトレードオフの関係となった。
【００３３】
本発明の課題は、ボンディング領域の省スペース化が図れるワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法を提供することである。
【課題を解決するための手段】
【００３４】
本発明のワイヤボンディング構造は、
両端を第１，第２の接続点にボンディング接続されたワイヤの中間部が第３の接続点に導電性接着剤を用いて接続されたワイヤボンディング構造である。
【００３５】
また、本発明のワイヤボンディング構造の製造方法は、
第３の接続点となる部分に導電性接着剤を塗布する塗布工程と、
次に、第１，第２の接続点間のワイヤループが第３の接続点となる部分の上方を通過するようにワイヤボンディングするボンディング工程と、
次に、ワイヤの中間部を第３の接続点となる部分に押し付けて、ワイヤループを変形させ、導電性接着剤と接触させるワイヤ成形工程と、
次に、導電性接着剤を硬化させる硬化工程とを含むワイヤボンディング構造の製造方法である。
【００３６】
また、本発明のワイヤボンディング構造の他の製造方法は、
第１，第２の接続点間のワイヤループが、第３の接続点となる部分の上方を通過するようにワイヤボンディングするボンディング工程と、
次に、ワイヤの中間部を第３の接続点となる部分に押し付けて、ワイヤループを変形させるワイヤ成形工程と、
次に、第３の接続点となる部分に導電性接着剤を塗布する塗布工程と、
次に、導電性接着剤を硬化させる硬化工程とを含むワイヤボンディング構造の製造方法である。
【００３７】
また、本発明の半導体リレーは、
入力信号に応じて光信号を発光する発光チップと、
発光チップが発光する光信号を受光して光起電力を発生する受光チップと、
受光チップが発生する光起電力をゲートとソース間に印加し、ドレインとソース間の導通／非導通を切り換える、ゲートとソースとがそれぞれ共通接続された２個の出力用のＦＥＴチップとを有し、
２個のＦＥＴチップをそれぞれ搭載した２個のアイランドは、受光チップを搭載すると共に受光チップと電気的に接続されたアイランドに延設されたボンディング領域としての共通リードを挟んで両側に対向配置され、ワイヤの両端が第１，第２の接続点としての２個のＦＥＴチップのそれぞれのソース電極パッドにボンディング接続され、ワイヤの中間部が第３の接続点としての共通リードに導電性接着剤を用いて接続された半導体リレーである。
【００３８】
本発明の半導体リレーの製造方法は、
第３の接続点となる共通リードの所定位置に導電性接着剤を塗布する塗布工程と、
次に、第１，第２の接続点としての２個のＦＥＴチップのそれぞれのソース電極パッド間のワイヤループが第３の接続点となる共通リードの所定位置の上方を通過するようにワイヤボンディング接続するボンディング工程と、
次に、ワイヤの中間部を第３の接続点となる共通リードの所定位置に押し付けて、ワイヤループを変形させ、導電性接着剤と接触させるワイヤ成形工程と、
次に、導電性接着剤を硬化させる硬化工程とを含む半導体リレーの製造方法である。
【００３９】
本発明の半導体リレーの他の製造方法は、
第１，第２の接続点としての２個のＦＥＴチップのそれぞれのソース電極パッド間のワイヤループが第３の接続点となる共通リードの所定位置の上方を通過するようにワイヤボンディング接続するボンディング工程と、
次に、ワイヤの中間部を第３の接続点となる共通リードの所定位置に押し付けて、ワイヤループを変形させるワイヤ成形工程と、
次に、第３の接続点となる共通リードの所定位置に導電性接着剤を塗布する塗布工程と、
次に、導電性接着剤を硬化させる硬化工程とを含む半導体リレーの製造方法である。
【発明の効果】
【００４０】
本発明のワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法によれば、ボンディング領域の省スペース化が図れ、その結果として、半導体リレーにおいては、その分、ＦＥＴチップのセル数を増加させオン抵抗を低減できる。あるいは、その分、パッケージの小型化ができる。
【発明を実施するための最良の形態】
【００４１】
本発明は、ボンディング領域の省スペース化が図れるワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法を提供するという目的を、両端が第１，第２の接続点にボンディング接続されたワイヤの中間部を第３の接続点に導電性接着剤を用いて接続することで実現した。
【実施例】
【００４２】
本発明のワイヤボンディング構造を備えた半導体リレー（ノーマリオフ型）の一例を図１を用いて説明する。尚、図１は本発明のワイヤボンディング構造を備えた半導体リレーの要部の模式図である。また、図１１と同一部分には同一符号を用いる。また、半導体リレーの回路図および動作については、従来技術での説明と同じであるため説明を省略する。
【００４３】
図１において、２０１は本発明の半導体リレー、１０２は受光チップ、１０３ａ，１０３ｂはＭＯＳＦＥＴチップ（以降、単にＦＥＴチップと呼ぶ）、１０６ａは受光チップ１０２を搭載したアイランド、１０６ｃはアイランド１０６ａに延設されたボンディング領域としての共通リード、１０７ａはＦＥＴチップ１０３ａを搭載したアイランド、１０７ｂはアイランド１０７ａに延設された出力リード、１０８ａはＦＥＴチップ１０３ｂを搭載したアイランド、１０８ｂはアイランド１０８ａに延設された出力リード、Ａ１，Ａ２は受光チップ１０２表面に形成されたアノード電極パッド、Ｋは受光チップ１０２表面に形成されたカソード電極パッド、Ｇ１，Ｇ２はＦＥＴチップ１０３ａ，１０３ｂ表面に形成されたゲート電極パッド、Ｓ１，Ｓ２はＦＥＴチップ１０３ａ，１０３ｂ表面に形成されたソース電極パッド、１０９はカソード電極パッドＫと共通リード１０６ｃとを接続するＡｕワイヤ、１１０ａ，１１０ｂはアノード電極パッドＡ１，Ａ２とゲート電極パッドＧ１，Ｇ２とを接続するＡｕワイヤ、２１１ａ，２１１ｂ，２１１ｃはソース電極パッドＳ１とソース電極パッドＳ２とを接続するＡｕワイヤ、３１１ａ，３１１ｂ，３１１ｃは導電性接着剤である。
【００４４】
本発明の半導体リレー２０１は、ＬＥＤチップ（図示せず）と、フォトダイオードアレイと放電回路とが一体化された受光チップ１０２と、２個のＦＥＴチップ１０３ａ，１０３ｂの４個の半導体チップを備えている。（図５中には、チップ部分を破線で囲んで示す）
【００４５】
そして、受光チップ１０２を搭載したアイランド１０６ａに延設された共通リード１０６ｃを挟んで両側に、ＦＥＴチップ１０３ａ，１０３ｂをそれぞれ搭載したアイランド１０７ａ，１０８ａが対向配置されている。
【００４６】
尚、ＦＥＴチップ１０３ａ，１０３ｂは、その裏面に形成されたドレイン電極（図示せず）とアイランド１０７ａ，１０８ａとが導電的に面接着されて、それぞれ出力リード１０７ｂ，１０８ｂに電気的に接続されている。
【００４７】
そして、カソード電極パッドＫと共通リード１０６ｃとは、Ａｕワイヤ１０９によりボンディング接続されている。
【００４８】
また、アノード電極Ａ１，Ａ２とゲート電極パッドＧ１，Ｇ２とは、それぞれ、Ａｕワイヤ１１０ａ，１１０ｂによりボンディング接続されている。
【００４９】
また、第１，第２の接続点としての２個のＦＥＴチップ１０３ａ，１０３ｂのソース電極パッドＳ１，Ｓ２は、３本のＡｕワイヤ２１１ａ〜２１１ｃによりボンディング接続されている。
【００５０】
そして、３本のＡｕワイヤ２１１ａ〜２１１ｃのワイヤループ形状は、所謂、Ｍ字状となっており、ワイヤループのほぼ中央で第３の接続点としての共通リード１０６ｃの所定位置に導電性接着剤３１１ａ〜３１１ｃにより導電的に接続されている。
【００５１】
尚、ソース電極パッドＳ１，Ｓ２と共通リード１０６ｃとを３本のＡｕワイヤ２１１ａ〜２１１ｃで接続するのは、Ａｕワイヤの電気抵抗分を低減するためである。
【００５２】
すなわち、共通リード１０６ｃ上には、合計４個の接続点が設けられている。
【００５３】
ここで、４個の接続点のうち、３個は導電性接着剤３１１ａ〜３１１ｃによる接続点であり、キャピラリ（図示せず）によるボンディング点は1個だけである。尚、この例では、導電性接着剤がそれぞれ３個の接続点毎に分離塗布された構成で説明するが、３個の接続点をまとめて被覆するように一括塗布された構成であってもよい。
【００５４】
このため、キャピラリ（図示せず）で他のＡｕワイヤのボンディング点を踏みつけたりする心配がない上、接続点を互いに離間させる距離が少なくて済み、共通リード１０６ｃ（ボンディング領域）の幅Ｗ２は、従来のワイヤボンディング構造の幅Ｗ１に比べて狭くてよく、その分（Ｗ２−Ｗ１）、省スペース化が図れる。
【００５５】
即ち、パッケージサイズを同じとした場合、その分（幅Ｗ２−幅Ｗ１）だけ、ＦＥＴチップ１０３ａ，１０３ｂのセル数を増加させることができる。あるいは、ＦＥＴチップ１０３ａ，１０３ｂサイズ（セル数）を同じとした場合、パッケージサイズを小型化できる。
【００５６】
次に、このような半導体リレー２０１の製造方法を図３，４を用いて説明する。図３，４は製造方法を説明する模式図である。
【００５７】
先ず、図３（ａ）に示すように、アイランド１０６ａ，１０７ａ，１０８ａ上にそれぞれ受光チップ１０２、ＦＥＴチップ１０３ａ，１０３ｂを搭載した後、第３の接続点となる共通リード１０６ｃの所定位置に導電性接着剤３１１ａ〜３１１ｃをシリンジ（図示せず）またはスタンプ（図示せず）を用いて塗布する。尚、この例では、導電性接着剤をそれぞれ３個の接続点毎に分離塗布することで説明するが、３個の接続点をまとめて被覆するように一括塗布してもよい。
【００５８】
次に、図３（ｂ）に示すように、それぞれの半導体チップ１０２，１０３ａ，１０３ｂ間および共通リード１０６ｃ間をＡｕワイヤ１０９，１１０ａ，１１０ｂ，２１１ａ〜２１１ｃでボンディング接続する。
【００５９】
ここで、Ａｕワイヤ２１１ａ〜２１１ｃは、そのワイヤループがそれぞれ第３の接続点となる共通リード１０６ｃの所定位置の上方を通過するようにボンディング接続する。
【００６０】
次に、図４（ｃ）に示すように、Ａｕワイヤ２１１ａ〜２１１ｃの中間部を第３の接続点となる共通リード１０６ｃの所定位置に押し付けてワイヤループを変形させ、導電性接着剤３１１ａ〜３１１ｃと接触させる。
【００６１】
このとき、ワイヤループを変形させる方法としては、図９（ａ）に示すような、先端の尖った薄板状の押し付け治具４１１を上方から下降させて、Ａｕワイヤ２１１ａ〜２１１ｃを導電性接着剤３１１ａ〜３１１ｃと接触する高さまで変形させる。
【００６２】
ここで、この製造方法の変形例として、図９（ｂ）に示すように、押し付け治具４１１の先端に、予め、導電性接着剤３１１ａ〜３１１ｃを付着させ、その押し付け治具４１１の先端でＡｕワイヤ２１１ａ〜２１１ｃを第３の接続点となる共通リード１０６ｃの所定位置に押し付けるようにすると、ワイヤ成形工程と塗布工程とを同時に行えて好適である。
【００６３】
その後、導電性接着剤３１１ａ〜３１１ｃを硬化させて接続が完了する。
【００６４】
次に、他の製造方法を図５，６を用いて説明する。図５，６は製造方法を説明する模式図である。
【００６５】
先ず、図５（ａ）に示すように、アイランド１０６ａ，１０７ａ，１０８ａ上にそれぞれ受光チップ１０２、ＦＥＴチップ１０３ａ，１０３ｂを搭載した後、それぞれの半導体チップ１０２，１０３ａ，１０３ｂ間および共通リード１０６ｃ間をＡｕワイヤ１０９，１１０ａ，１１０ｂ，２１１ａ〜２１１ｃでボンディング接続する。
【００６６】
ここで、Ａｕワイヤ２１１ａ〜２１１ｃは、そのワイヤループがそれぞれ第３の接続点となる共通リード１０６ｃの所定位置の上方を通過するようにボンディング接続する。
【００６７】
次に、図５（ｂ）に示すように、Ａｕワイヤ２１１ａ〜２１１ｃの中間部を第３の接続点となる共通リード１０６ｃの所定位置に押し付けて、ワイヤループを変形させる。
【００６８】
このとき、ワイヤループを変形させる方法としては、図９（ａ）に示すような、先端の尖った薄板状の押し付け治具４１１を上方から下降させて、Ａｕワイヤ２１１ａ〜２１１ｃを変形させる。
【００６９】
次に、図６（ｃ）に示すように、第３の接続点となる共通リード１０６ｃの所定位置に導電性接着剤３１１ａ〜３１１ｃをシリンジ（図示せず）またはスタンプ（図示せず）を用いて塗布する。尚、この例では、導電性接着剤をそれぞれ３個の接続点毎に分離塗布することで説明するが、３個の接続点をまとめて被覆するように一括塗布してもよい。
【００７０】
ここで、この製造方法の変形例として、図９（ｂ）に示すように、押し付け治具４１１の先端に、予め、導電性接着剤３１１ａ〜３１１ｃを付着させ、その押し付け治具４１１の先端でＡｕワイヤ２１１ａ〜２１１ｃを第３の接続点となる共通リード１０６ｃの所定位置に押し付けるようにすると、ワイヤ成形工程と塗布工程とを同時に行えて好適である。
【００７１】
その後、導電性接着剤３１１ａ〜３１１ｃを硬化させて接続が完了する。
【００７２】
尚、上記では、３本のＡｕワイヤ２１１ａ〜２１１ｃが、平行配線された構成で説明したが、第２の実施例として、図２に示すように、交差配線された構成であってもよい。この構成では、共通リード１０６ｃ上の接続点数をさらに低減できる。
【００７３】
次に、このような第２の実施例の製造方法を図７，８を用いて説明する。図７，８は製造方法を説明する模式図である。
【００７４】
先ず、図７（ａ）に示すように、アイランド１０６ａ，１０７ａ，１０８ａ上にそれぞれ受光チップ１０２、ＦＥＴチップ１０３ａ，１０３ｂを搭載した後、第３の接続点となる共通リード１０６ｃの所定位置に導電性接着剤３１１ｂをシリンジ（図示せず）またはスタンプ（図示せず）を用いて塗布する。
【００７５】
次に、図７（ｂ）に示すように、それぞれの半導体チップ１０２，１０３ａ，１０３ｂ間および共通リード１０６ｃ間をＡｕワイヤ１０９，１１０ａ，１１０ｂ，２１１ａ〜２１１ｃでボンディング接続する。
【００７６】
ここで、Ａｕワイヤ２１１ａ〜２１１ｃは、それらのワイヤループが第３の接続点となる共通リード１０６ｃの所定位置の上方で立体交差するように、異なるループ高さでボンディング接続する。
【００７７】
次に、図８（ｃ）に示すように、Ａｕワイヤ２１１ａ〜２１１ｃの中間部（立体交差部）を第３の接続点となる共通リード１０６ｃの所定位置に押し付けてワイヤループを変形させ、導電性接着剤３１１ｂと接触させる。
【００７８】
このとき、ワイヤループを変形させる方法としては、図９（ａ）に示すような、先端の尖った薄板状の押し付け治具４１１を上方から下降させて、Ａｕワイヤ２１１ａ〜２１１ｃを導電性接着剤３１１ｂと接触する高さまで変形させる。
【００７９】
ここで、この製造方法の変形例として、図９（ｃ）に示すように、押し付け治具４１１の先端に、予め、導電性接着剤３１１ｂを付着させ、その押し付け治具４１１の先端でＡｕワイヤ２１１ａ〜２１１ｃを第３の接続点となる共通リード１０６ｃの所定位置に押し付けるようにすると、ワイヤ成形工程と塗布工程とを同時に行えて好適である。
【００８０】
その後、導電性接着剤３１１ｂを硬化させて接続が完了する。
【００８１】
尚、上記では、導電性接着剤３１１ｂの塗布後、ワイヤ成形する順で説明したが、ワイヤ成形後、導電性接着剤３１１ｂを塗布する順であっても構わない。
【００８２】
このような製造方法によると、共通リード１０６ｃ上に多数のボンディング点を設ける必要がないため、共通リード１０６ｃ（ボンディング領域）の省スペース化が図れる。
【産業上の利用可能性】
【００８３】
本発明は、ボンディング領域の省スペース化が図れる、ワイヤボンディング構造及びその製造方法、並びにそのワイヤボンディング構造を備えた半導体リレー及びその製造方法に適用できる。
【図面の簡単な説明】
【００８４】
【図１】本発明のワイヤボンディング構造を備えた半導体リレーの要部の模式図
【図２】本発明の他のワイヤボンディング構造を備えた半導体リレーの要部の模式図
【図３】本発明のワイヤボンディング構造を備えた半導体リレーの製造方法を説明する模式図
【図４】本発明のワイヤボンディング構造を備えた半導体リレーの製造方法を説明する模式図
【図５】本発明のワイヤボンディング構造を備えた半導体リレーの他の製造方法を説明する模式図
【図６】本発明のワイヤボンディング構造を備えた半導体リレーの他の製造方法を説明する模式図
【図７】本発明の他のワイヤボンディング構造を備えた半導体リレーの製造方法を説明する模式図
【図８】本発明の他のワイヤボンディング構造を備えた半導体リレーの製造方法を説明する模式図
【図９】押し付け治具を用いた製造方法を説明する斜視図
【図１０】半導体リレーの回路図
【図１１】従来のワイヤボンディング構造を備えた半導体リレーの要部の模式図
【符号の説明】
【００８５】
１７    ＬＥＤ
１６ａ，１６ｂ    ＬＥＤ１７の入力端子
１８    フォトダイオードアレイ
２０    放電回路
２１ａ，２１ｂ    放電回路２０の出力端子
２２，２３    ＭＯＳＦＥＴ
２４ａ，２４ｂ    半導体リレーの出力端子
１０１    従来の半導体リレー
１０２    受光チップ
１０３ａ，１０３ｂ    ＭＯＳＦＥＴチップ
１０６ａ    受光チップ１０２を搭載したアイランド
１０６ｂ，１０６ｃ    アイランド１０６ａに延設されたボンディング領域としての共通リード
１０７ａ    ＦＥＴチップ１０３ａを搭載したアイランド
１０７ｂ    アイランド１０７ａに延設された出力リード
１０８ａ    ＦＥＴチップ１０３ｂを搭載したアイランド
１０８ｂ    アイランド１０８ａに延設された出力リード
１０９    カソード電極パッドＫと共通リード１０６ｂとを接続するＡｕワイヤ
１１０ａ，１１０ｂ    アノード電極パッドＡ１，Ａ２とゲート電極パッドＧ１，Ｇ２とを接続するＡｕワイヤ
１１１ａ〜１１１ｃ    ソース電極パッドＳ１と共通リード１０６ｂとを接続するＡｕワイヤ
１１１ｄ〜１１１ｆ    ソース電極パッドＳ２と共通リード１０６ｂとを接続するＡｕワイヤ
２０１    本発明の半導体リレー
２１１ａ，２１１ｂ，２１１ｃ    ソース電極パッドＳ１とソース電極パッドＳ２とを接続するＡｕワイヤ
３１１ａ，３１１ｂ，３１１ｃ    導電性接着剤
４１１    押し付け治具
Ａ１，Ａ２    受光チップ１０２表面に形成されたアノード電極パッド
Ｇ１，Ｇ２    ＦＥＴチップ１０３ａ，１０３ｂ表面に形成されたゲート電極パッド
Ｋ    受光チップ１０２表面に形成されたカソード電極パッド
Ｓ１，Ｓ２    ＦＥＴチップ１０３ａ，１０３ｂ表面に形成されたソース電極パッド
Ｗ１    共通リード１０６ｂの幅寸法
Ｗ２    共通リード１０６ｃの幅寸法
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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