(57)【要約】【課題】本発明の目的は、オン抵抗（ＲＯＮ）が低く、オフ耐圧の高い半導体装置を提供することである。【解決手段】ソース電極−ゲート電極間に形成される絶縁膜にしきい値電圧を低くするような歪み特性を持たせ、ドレイン電極−ゲート電極間に形成される絶縁膜７にきい値電圧を高くするような歪み特性を持たせることで、素子のオン抵抗（ＲＯＮ）を小さく、耐圧を高く保つ。【選択図】図１
2007173426.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に形成され、前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層上に、直接もしくは絶縁膜を介して形成された制御電極と、
前記第２の半導体層上に、前記制御電極を挟んで設けられた第１および第２の主電極と、
前記制御電極と前記第１の主電極との間に形成され前記第２の半導体層に圧縮性または伸張性の応力を与えることにより、前記第１の半導体層と前記第２の半導体層界面で発生するピエゾ効果を変化させる第１の絶縁膜と、
前記制御電極と前記第２の主電極との間に形成され前記第２の半導体層に圧縮性または伸張性の応力を与えることにより、前記第１の半導体層と前記第２の半導体層界面で発生するピエゾ効果を変化させる第２の絶縁膜と、
を備え、
前記第１の絶縁膜と前記第２の絶縁膜は、前記第２の半導体層に対してそれぞれ異なる値の応力を与えることを特徴とする半導体装置。
【請求項２】
前記第１の絶縁膜は、前記第２の半導体層に対して前記圧縮性または伸張性の応力のいずれか一方を与え、
前記第２の絶縁膜は、前記第２の半導体層に対して前記圧縮性または伸張性の応力のいずれか他方を与えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の半導体層と前記第１の絶縁膜との間に設けられ前記第１の絶縁膜よりも応力が小さい第３の絶縁膜と、
前記第２の半導体層と前記第２の絶縁膜との間に設けられ前記第２の絶縁膜よりも応力が小さい第４の絶縁膜と、
をさらに備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第1の絶縁膜から前記応力を与えることにより、前記第１の主電極と前記制御電極との間の下の前記第１の半導体層と前記第２の半導体層界面に形成されるチャネルの抵抗値を下げ、前記第２の絶縁膜から前記応力を与えることにより、前記第２の主電極と前記制御電極との間の下の前記第１の半導体層と前記第２の半導体層界面に形成されるチャネルの抵抗値を上げたことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第1及び第２の絶縁膜は、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）及び酸化シリコン（ＳｉＯ２）よりなる群から選択されたいずれかからなることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、窒化アルミニウムガリウム（ＡｌＧａＮ）／窒化ガリウム（ＧａＮ）ヘテロ構造などを用いたヘテロ接合電界効果トランジスタの構造を有する半導体装置に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられ、このパワー半導体素子には、高耐圧や、低オン抵抗（ＲＯＮ）などの特性が求められる。そして、これら耐圧とオン抵抗（ＲＯＮ）との間には、素子材料で決まるトレードオフの関係がある。技術開発の進歩により、パワー半導体は主な素子材料であるシリコン（以下、Ｓｉ）の限界近くまで、低オン抵抗（ＲＯＮ）化が実現されるようになってきた。  
オン抵抗（ＲＯＮ）をさらに低減させるためには、素子材料の変更が必要である。例えば、窒化ガリウム（以下、ＧａＮ）や窒化アルミニウムガリウム（以下、ＡｌＧａＮ）などの窒化物半導体をスイッチング素子材料として用いることにより、材料で決まるトレードオフ関係を改善して、飛躍的にオン抵抗（ＲＯＮ）を下げることが可能となる。
【０００３】
ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子として、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ電界効果トランジスタ（以下、ＨＦＥＴ：Heterojunction Field Effect Transistor）が挙げられる。このＨＦＥＴは、ヘテロ界面チャネルの高移動度と、ヘテロ界面の歪によるピエゾ分極によって発生する高電子濃度により、低オン抵抗を実現している。このため、従来より高出力の高周波デバイスとして注目されていた。
一般的なＨＦＥＴの構造は、例えば特許文献１の図２５に表される。半導体基板上に形成されるＧａＮ膜よりなるキャリア走行層（チャネル層）１と、この上に形成されるＡｌＧａＮ膜よりなる障壁層（バリア層）２からなるヘテロ接合構造の窒化物半導体表面にゲート電極６が設けられ、これを挟んでソース電極５とドレイン電極４が設けられている。図２５には図示されていないが、通常、窒化物半導体表面および各電極は表面保護のため絶縁膜で覆われている。
【０００４】
このような窒化物半導体素子において、先に説明したオン抵抗（ＲＯＮ）の低減とオフ耐圧の向上というトレードオフ関係を改善するために、様々な試みがなされていた。例えば、オン抵抗（ＲＯＮ）の低減のためには、ソース電極のオーミック特性を向上させたり、ゲート電極化の半導体層を掘り込むリセスゲート構造を用いて、ゲート−ソース間の抵抗値を低くしていた。また、オフ耐圧の向上のためには、ゲート電極とドレイン電極間の距離を大きくとるオフセット電極構造を用いて、ゲート−ドレイン間の抵抗値を高くしていた。  しかしながら、ＡｌＧａＮ／ＧａＮヘテロ構造の場合、リセスゲート構造を形成するために半導体表面を掘り込む工程は反応性プラズマエッチング（ＲＩＥ：Reactive Ion Etching）に限られるため、プラズマダメージが半導体層に入ってしまうという問題がある。さらに、オフセット電極構造のオフセット量は、レジスト塗布、マスク合わせ、露光、現像、エッチングといった一連の工程（以下、ＰＥＰ工程：Photo Engraving Preocess）での合わせ精度によることが大きく、性能にばらつきが生じてしまうという問題がある。
【０００５】
一方、特許文献１には、ゲート電極端部の電界集中を緩和するためゲート電極下に歪み印加層３と呼ばれる半導体層を設けて、局所的にピエゾ効果を誘起させる技術が記載されている。  
これとは別に、特許文献２には、ガリウムヒ素（ＧａＡｓ）金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Feild Effect Transistor）の電流経路上を被覆する絶縁膜より半導体基板に圧縮あるいは伸張の応力を与え、この応力によって電流経路を流れる電流値の変動を緩和する技術が記載されている。また、特許文献３には、ストレスによるピエゾ効果を用いて、トランジスタのしきい値の温度依存性を補償する技術が記載されている。このように、半導体基板上に形成される半導体もしくは絶縁膜に歪をもたせて応力を発生させ、この応力によってトランジスタに流れる電流値を変化させる技術については、様々な議論がなされている。
【特許文献１】特開２００５−７９３４６号公報
【特許文献２】特開平１０−７４７７６号公報
【特許文献３】特開平８−２２２５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、オン抵抗（ＲＯＮ）が低く、オフ耐圧の高い半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、  
窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に形成され、前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層上に、直接もしくは絶縁膜を介して形成された制御電極と、
前記第２の半導体層上に、前記制御電極を挟んで設けられた第１および第２の主電極と、
前記制御電極と前記第１の主電極との間に形成され前記第２の半導体層に圧縮性または伸張性の応力を与えることにより、前記第１の半導体層と前記第２の半導体層界面で発生するピエゾ効果を変化させる第１の絶縁膜と、
前記制御電極と前記第２の主電極との間に形成され前記第２の半導体層に圧縮性または伸張性の応力を与えることにより、前記第１の半導体層と前記第２の半導体層界面で発生するピエゾ効果を変化させる第２の絶縁膜と、
を備え、
前記第１の絶縁膜と前記第２の絶縁膜は、前記第２の半導体層に対してそれぞれ異なる値の応力を与えることを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、半導体装置において、低オン抵抗（ＲＯＮ）および高オフ耐圧を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の第１の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。  
図１に表すＨＦＥＴは、ノンドープの窒化物半導体からなるチャネル層１上に、厚みが略均一なノンドープまたはｎ型の窒化物半導体からなるバリア層２が形成された構造を有する。  
なお、本願明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１）なる化学式において、組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物をさらに含むものも、「窒化物半導体」に含まれるものとする。  
バリア層２を構成する窒化物半導体のバンドギャップは、チャネル層１を構成する窒化物半導体のバンドギャップよりも大きい。具体的には、例えば、チャネル層１の材料としてＧａＮを用い、バリア層２の材料としてＡｌＧａＮを用いることができる。以下、チャネル層１及びバリア層２の材料として、これらの材料を用いた場合について説明する。
【００１０】
バリア層２上には、バリア層２とショットキー接合されるゲート電極３（制御電極）と、バリア層２とオーミック接合されるソース電極４（第１の主電極）と、ドレイン電極５（第２の主電極）と、がそれぞれ設けられている。ゲート電極３とソース電極４間の基板表面には第１の絶縁膜６が形成され、ゲート電極３とドレイン電極５間の基板表面には第２の絶縁膜７が形成されている。第１および第２の絶縁膜には、例えば窒化アルミニウム（ＡｌＮ）等が用いられる。  
ＧａＮ−ＨＦＥＴは、ＧａＮチャネル層１とＡｌＧａＮバリア層２の接合界面付近にピエゾ効果によって発生する２次元電子ガス（以下、２ＤＥＧ：2 Dimensional Electron Gas）をチャネルとし、これをゲート電極に印加する電圧によってオン／オフ制御して動作させる。そして、本実施形態によれば、このピエゾ効果を、ＨＦＥＴ表面に形成される絶縁膜の膜応力によっても変化させることができる。また、この膜応力は、絶縁膜に歪みを持たせることで発生させることができる。
【００１１】
図２は、ＧａＮ−ＨＦＥＴの半導体基板上に形成される絶縁膜の膜応力の大きさと電流値の関係を表した図表である。  
同図において、膜応力が負の場合が圧縮応力、正の場合が引っ張り応力である。膜応力が正の領域において、単位面積あたりの電流値は膜応力に応じてほぼ直線的に変化しているのが分かる。すなわち、膜応力を大きくすることにより、トランジスタのしきい値電圧を低くすることが可能となる。膜応力を変化させる方法の一例を以下に説明する。
【００１２】
図３は、窒化アルミニウム膜（ＡｌＮ）成膜時のスパッタ圧と膜応力の関係を表した図表である。  
図より、スパッタ圧を高めることで膜応力は負から正へと変化し、その変化の様子はほぼ直線的であることが分かる。この特性はスパッタ装置への装置依存性も大きいが、一般的な傾向として、成膜時の反応圧を高くすると緻密な膜となり膜応力が正（引っ張り性）の膜が形成される。また、ＲＦ電力パワーを大きくすると膜質は緻密になる傾向があるので、ＲＦ電力パワーを変化させて所望の膜応力を得ることも可能である。  
絶縁膜としてプラズマＣＶＤ（Chemical Vapor Deposition）で窒化シリコン（ＳｉＮx）を形成する場合は、アンモニア（ＮＨ３）に対するシラン（ＳｉＨ４）の流量比を大きくすることで膜応力を緩和することが可能である。これは、シリコン（Ｓｉ）と水素（Ｈ）との結合が増えるために、シリコンと窒素（Ｎ）との結合が弱くなるためであると考えられる。
このような方法を用いて、図１に表す第１の絶縁膜６、第２の絶縁膜７を形成することで、しきい値電圧を変化させることが可能となる。しきい値電圧を低くすることで、素子のオン抵抗（ＲＯＮ）は小さくすることができ、しきい値電圧を高くすることで、素子の耐圧を高く保つことができる。特に、第１の絶縁膜６の歪みをしきい値電圧が低くなるよう形成し、第２の絶縁膜７の歪みをしきい値電圧が高くなるように形成すれば、低オン抵抗（ＲＯＮ）特性と高耐圧を同時に実現することができる。また、第２の絶縁膜７のしきい値電圧を高くできるので、従来のオフセット構造を用いる必要がなくなり、図１に表されるゲート−ドレイン間距離（ＬＧＤ）はゲート−ソース間距離（ＬＧＳ）程度まで小さくすることが可能となる。
図４は、本発明の第２の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図１に表すＧａＮ−ＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＧａＮ−ＨＦＥＴが図１に表されるＧａＮ−ＨＦＥＴと異なる部分は、ＡｌＧａＮバリア層２と第１の絶縁膜６、第２の絶縁膜７との間に、第３の絶縁膜８が形成されている点である。この第３の絶縁膜８は、例えば、光ＣＶＤで形成されたシリコン窒化膜（ＳｉＮx）等の歪みを有さない絶縁膜である。
【００１３】
ＭＯＳＦＥＴの性能を維持するためには、成膜ダメージが半導体層に入らないことが望ましい。しかしながら、第１の絶縁膜６および第２の絶縁膜７のように歪みを有する絶縁膜を形成する場合のスパッタ工程は、半導体層に対するダメージが大きい。特に、大きな歪みの絶縁膜を得ようとするほど、このダメージは大きいものになってしまう。このため、本図に表すＧａＮ−ＨＦＥＴにおいては、半導体層と歪みを有する絶縁膜との間に歪みのない第３の絶縁膜８が設けられている。先に、半導体層に対するダメージの少ない第３の半導体層８を形成し、その後、所望の歪みを有する第１の絶縁膜６および第２の絶縁膜７が形成される。このような構造とすることで、第１の絶縁膜６および第２の絶縁膜７形成時の成膜ダメージは第３の半導体層で抑制され、半導体層まで入り込まなくなる。したがって、低ダメージの半導体層を得ることができ、低オン抵抗（ＲＯＮ）特性と高耐圧特性を併せ持ったＧａＮ−ＨＦＥＴ品質を高めることができる。
【００１４】
図５は、本発明の第３の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図１および図４に表すＧａＮ−ＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＧａＮ−ＨＦＥＴが図４に表わされるＧａＮ−ＨＦＥＴと異なる部分は、第３の絶縁膜８がゲート電極３下部にも形成され、ＭＩＳ（Metal Insulator Semiconductor)型のゲート構造を採用している点である。第３の絶縁膜８は歪みを有さないので、ある程度薄く形成すれば、ゲート絶縁膜として用いることも可能である。この場合でも、先に説明した第２の実施の形態にかかるＧａＮ−ＨＦＥＴと同様の効果が得られる。
【００１５】
図６は、本発明の第４の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図１に表すＧａＮ−ＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＧａＮ−ＨＦＥＴが図１に表されるＧａＮ−ＨＦＥＴと異なる部分は、ゲート−ドレイン間距離（ＬＧＤ）がゲート−ソース間距離（ＬＧＳ）に比べて大きくなっている点である。ゲート−ドレイン間のしきい値電圧を第２の絶縁膜の歪みによって高くしたＧａＮ−ＨＦＥＴに対して、さらにオフセット構造を採用することで、高耐圧特性を強化することができる。絶縁膜の歪による高耐圧化にも限界があるので、オフセット構造と組みあわせることで、高耐圧特性を促進することができる。  
オフセット構造との組み合わせは、第２、第３の実施の形態にかかるＧａＮ−ＨＦＥＴにおいても可能であり、本実施の形態と同様な効果が得られる。
【００１６】
図７は、図１に表すＧａＮ−ＨＦＥＴの上面図である。本図は、各電極とその間に形成される絶縁膜の配置を表している。ソース電極４、ドレイン電極５、ゲート電極３はストライプ状に形成され、ソース電極に対して対称な形で形成することができる。ソース電極４とゲート電極３間には第１の絶縁膜６が形成され、ドレイン電極５とゲート電極３間には第２の絶縁膜が形成される。
【００１７】
これまで第１〜４の実施の形態にかかるＧａＮ−ＨＦＥＴにおいて、第１の絶縁膜６と第２の絶縁膜７の歪特性は異なるものとして説明してきたが、この限りではなく、半導体素子の用途によっては同じ歪特性を有するものであってもよい。例えば、高電圧を扱わないスイッチング素子であれば、第１、第２の絶縁膜ともに、しきい値電圧を下げるような歪み特性を持つ絶縁膜を採用し、低オン抵抗（ＲＯＮ）特性を向上させればよい。
【００１８】
また、第１、第２の絶縁膜の材料として、窒化アルミニウム（ＡｌＮ）を例に説明したが、例えば、窒化シリコン（ＳｉＮx）、酸窒化シリコン（ＳｉＯxＮy）を用いることもできる。窒化シリコン（ＳｉＮx）や酸窒化シリコン（ＳｉＯxＮy）の場合は、プラズマＣＶＤ時にシラン（Ｓｉ）と窒素（Ｎ）または、酸素（Ｏ）と窒素（Ｎ）の流量比を変化させることで、結晶の格子を歪ませて得られる。これ以外にも、酸化アルミニウム（ＡｌxＯy）、酸化シリコン（ＳｉＯx）等を用いることも可能である。
【００１９】
また、リセスゲート構造のＧａＮ−ＨＦＥＴにも適用可能である。しきい値電圧を下げる歪み特性を有する絶縁膜を採用すれば、リセスの掘り込み量を少なくすることもできる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図２】ＧａＮ−ＨＦＥＴの半導体基板上に形成される絶縁膜の膜応力の大きさと電流値の関係を表した図表である。
【図３】窒化アルミニウム膜（ＡｌＮ）成膜時のスパッタ圧と膜応力の関係を表した図表である。
【図４】本発明の第２の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図５】本発明の第３の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図６】本発明の第４の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図７】図１に表すＧａＮ−ＨＦＥＴの上面図である。
【符号の説明】
【００２１】
１    ＧａＮチャネル層、２    ＡｌＧａＮバリア層、３    ゲート電極、４    ソース電極、５    ドレイン電極、６    第１の絶縁膜、７    第２の絶縁膜、８    第３の絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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