(57)【要約】【課題】チップ面積の増加を抑制しつつ、ファティーグ試験時間を短縮する。【解決手段】疲労試験であるファティーグ試験では、強誘電体キャパシタCxx0に対して“０”→“１”→“０”へデータを書き換え、強誘電体キャパシタCxx1に対して“１”→“０”→“１”へデータを書き換える。Vref印加試験で使用される経路を利用してリファレンス電位Vrefを供給するトランスファゲートCT00,CT01,…を用いること、更に、リファレンス電位Vrefはパッドを介して強誘電体メモリチップ外部から供給されること、この構成により、ファティーグ試験のための電位供給がライトバッファ等の強誘電体メモリチップ内部に形成されているトランジスタの駆動能力を考慮する必要がないので、強誘電体メモリチップの面積の増加を抑制しつつ、ファティーグ試験時間を短縮出来る。【選択図】図１
2007213659.tif 000002
【特許請求の範囲】
【請求項１】
ワード線の電位によりオン／オフ動作する選択トランジスタ、及び強誘電体キャパシタを有し、前記選択トランジスタ及び前記強誘電体キャパシタがビット線とプレート線との間に直列に接続されたメモリセルと、
オン／オフ動作して、パッドを介して外部から供給される基準電位の電源線と前記ビット線とを接続／遮断するスイッチと、
を有することを特徴とする半導体記憶装置。
【請求項２】
ワード線の電位によりオン／オフ動作する第１及び第２の選択トランジスタ、及び第１及び第２の強誘電体キャパシタを有し、前記第１の選択トランジスタ及び前記第１の強誘電体キャパシタが、相補的な第１及び第２のビット線の内の前記第１のビット線とプレート線との間に直列に接続され、前記第２の選択トランジスタ及び前記第２の強誘電体キャパシタが、前記第２のビット線と前記プレート線との間に直列に接続されたメモリセルと、
前記第１及び第２のビット線間の電位差を増幅するセンスアンプと、
オン／オフ動作して、パッドを介して外部から供給される基準電位の電源線と前記第１のビット線とを接続／遮断する第１のスイッチと、
オン／オフ動作して、前記電源線と前記第２のビット線とを接続／遮断する第２のスイッチと、
を有することを特徴とする半導体記憶装置。
【請求項３】
第１のワード線の電位によりオン／オフ動作する第１の選択トランジスタ、及び第１の強誘電体キャパシタを有し、前記第１の選択トランジスタ及び前記第１の強誘電体キャパシタが、相補的な第１及び第２のビット線の内の前記第１のビット線と第１のプレート線との間に直列に接続された第１のメモリセルと、
第２のワード線の電位によりオン／オフ動作する第２の選択トランジスタ、及び第２の強誘電体キャパシタを有し、前記第２の選択トランジスタ及び前記第２の強誘電体キャパシタが、前記第２のビット線と第２のプレート線との間に直列に接続された第２のメモリセルと、
前記第１及び第２のビット線間の電位差を増幅するセンスアンプと、
オン／オフ動作して、パッドを介して外部から供給される基準電位の電源線と前記第１のビット線とを接続／遮断する第１のスイッチと、
オン／オフ動作して、前記電源線と前記第２のビット線とを接続／遮断する第２のスイッチと、
を有することを特徴とする半導体記憶装置。
【請求項４】
基準電位印加試験信号及びファティーグ試験信号に基づき、前記スイッチをオン／オフ制御する基準電位コントロール回路を設けたことを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体記憶装置を用いて、
基準電位印加試験時には、前記スイッチをオン状態にして前記基準電位を前記ビット線に印加し、
ファティーグ試験時には、前記スイッチをオン状態にすると共に前記プレート線を活性化して、前記強誘電体キャパシタに対してデータを書き替えることを特徴とする半導体記憶装置の試験方法。
【請求項６】
請求項２記載の半導体記憶装置を用いて、
ファティーグ試験の際、前記基準電位を接地電位に設定し、データ“０”を書き込む側の前記第１又は第２のスイッチをオン状態にした後、前記センスアンプを活性化して前記第１及び第２のビット線間の電位差を増幅し、前記第１及び第２の強誘電体キャパシタにデータを書き込むことを特徴とする半導体記憶装置の試験方法。
【請求項７】
ワード線の電位によりオン／オフ動作する選択トランジスタ、及び強誘電体キャパシタを有し、前記選択トランジスタ及び前記強誘電体キャパシタがビット線とプレート線との間に直列に接続されたメモリセルと、
リファレンス用ワード線の電位によりオン／オフ動作するリファレンス用選択トランジスタ、及びリファレンス用強誘電体キャパシタを有し、前記リファレンス用選択トランジスタ及び前記リファレンス用強誘電体キャパシタが前記ビット線とリファレンス用プレート線との間に直列に接続されたリファレンス用メモリセルと、
オン／オフ動作して、パッドを介して外部から供給される基準電位の電源線と前記ビット線とを接続／遮断するスイッチと、
を有することを特徴とする半導体記憶装置。
【請求項８】
第１のワード線の電位によりオン／オフ動作する第１の選択トランジスタ、及び第１の強誘電体キャパシタを有し、前記第１の選択トランジスタ及び前記第１の強誘電体キャパシタが、相補的な第１及び第２のビット線の内の前記第１のビット線と第１のプレート線との間に直列に接続された第１のメモリセルと、
第２のワード線の電位によりオン／オフ動作する第２の選択トランジスタ、及び第２の強誘電体キャパシタを有し、前記第２の選択トランジスタ及び前記第２の強誘電体キャパシタが、前記第２のビット線と第２のプレート線との間に直列に接続された第２のメモリセルと、
第１のリファレンス用ワード線の電位によりオン／オフ動作する第１のリファレンス用選択トランジスタ、及び第１のリファレンス用強誘電体キャパシタを有し、前記第１のリファレンス用選択トランジスタ及び前記第１のリファレンス用強誘電体キャパシタが、前記第１のビット線と第１のリファレンス用プレート線との間に直列に接続された第１のリファレンス用メモリセルと、
第２のリファレンス用ワード線の電位によりオン／オフ動作する第２のリファレンス用選択トランジスタ、及び第２のリファレンス用強誘電体キャパシタを有し、前記第２のリファレンス用選択トランジスタ及び前記第２のリファレンス用強誘電体キャパシタが、前記第２のビット線と第２のリファレンス用プレート線との間に直列に接続された第２のリファレンス用メモリセルと、
前記第１及び第２のビット線間の電位差を増幅するセンスアンプと、
オン／オフ動作して、パッドを介して外部から供給される基準電位の電源線と前記第１のビット線とを接続／遮断する第１のスイッチと、
オン／オフ動作して、前記電源線と前記第２のビット線とを接続／遮断する第２のスイッチと、
を有することを特徴とする半導体記憶装置。
【請求項９】
ファティーグ試験信号により、前記リファレンス用ワード線を、前記ワード線と同じタイミングで駆動させるリファレンス用ワード線ドライバを設けたことを特徴とする請求項７又は８記載の半導体記憶装置。
【請求項１０】
ファティーグ試験信号により、前記リファレンス用プレート線を、前記プレート線と同じタイミングで駆動させるリファレンス用プレート線ドライバを設けたことを特徴とする請求項７又は８記載の半導体記憶装置。
【請求項１１】
前記リファレンス用強誘電体キャパシタに対してデータの書き込みを制御するリファレンスセルライトコントロール回路と、
ファティーグ試験信号により、前記リファレンスセルライトコントロール回路を不活性化するリファレンスセル書き込み回路と、
を設けたことを特徴とする請求項７又は８記載の半導体記憶装置。
【請求項１２】
請求項７〜１１のいずれか１項に記載の半導体記憶装置を用いて、
ファティーグ試験の際、前記スイッチをオン状態にすると共に前記プレート線及び前記リファレンス用プレート線を活性化して、前記強誘電体キャパシタ及び前記リファレンス用強誘電体キャパシタに対して同時にデータを書き替えることを特徴とする半導体記憶装置の試験方法。
【請求項１３】
請求項２又は３記載の半導体記憶装置を用いて、
ファティーグ試験の際、前記センスアンプを非活性化し、前記電源線の電位と前記プレート線の電位により、前記強誘電体キャパシタへのデータの書き込みを行うことを特徴とする半導体記憶装置の試験方法。
【請求項１４】
全ての前記プレート線と前記電源線により、複数の前記強誘電体キャパシタに対するファティーグ試験を行うことを特徴とする請求項１３記載の半導体記憶装置の試験方法。
【請求項１５】
請求項８記載の半導体記憶装置を用いて、
ファティーグ試験の際、前記センスアンプを非活性化し、前記電源線の電位と前記リファレンス用プレート線の電位により、前記リファレンス用強誘電体キャパシタへのデータの書き込みを行うことを特徴とする半導体記憶装置の試験方法。
【請求項１６】
前記電源線は、第１のパッドを介して外部から供給される第１の基準電位の第１の電源線と、第２のパッドを介して外部から供給される第２の基準電位の第２の電源線とにより構成され、前記第１の電源線が前記第１のスイッチに接続され、前記第２の電源線が前記第２のスイッチに接続されていることを特徴とする請求項３記載の半導体記憶装置。
【請求項１７】
請求項１６記載の半導体記憶装置を用いて、
前記第１のスイッチに接続される前記第１のビット線に繋がる前記第１の強誘電体キャパシタと、前記第２のスイッチに接続される前記第２のビット線に繋がる前記第２の強誘電体キャパシタとに、交互にデータ“０”と“１”を書き込むことを特徴とする半導体記憶装置の試験方法。
【請求項１８】
請求項１６記載の半導体記憶装置を用いて、
隣接する前記第１及び第２のプレート線間にチャージリサイクル用トランジスタを接続し、
前記第１及び第２のプレート線を交互に立ち上げる際に、チャージリサイクルを利用して前記第１及び第２のプレート線の立ち上げ、立ち下げを行うことを特徴とする半導体記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体の分極を利用した強誘電体メモリ（Ferroelectric Random Access Memory；FeRAM）である不揮発性の半導体記憶装置において、疲労試験であるファティーグ試験の方法とその回路構成に関するものである。
【背景技術】
【０００２】
図１１は、従来技術を説明するための強誘電体メモリのヒステリシス特性を示す図であり、横軸は電位V、縦軸は分極量である。
【０００３】
従来、図11に示すようなヒステリシス特性の分極状態を利用することで情報（データ）を記憶することを特徴とした強誘電体メモリが、例えば、次のような文献等で提案されている。
【０００４】
【特許文献１】特開２００５−２５８７８号公報
【０００５】
この特許文献１には、強誘電体メモリのファティーグ試験時におけるデータ書き込みを、通常のデータ書き込み経路以外の経路で実行することにより、ファティーグ試験時間の短縮を図る技術が記載されている。
【０００６】
強誘電体メモリの中の代表的なものとして、2つの選択トランジスタと2つの強誘電体キャパシタにより1ビットのメモリセルを構成するもの(2T2C型)と、１つの選択トランジスタと１つの強誘電体キャパシタにより1ビットのメモリセルを構成するもの(1T1C型)とがある。
【０００７】
（2T2C型強誘電体メモリの構成）
図12は、従来の2T2C型強誘電体メモリの主要部を示す構成図である。
【０００８】
この強誘電体メモリは、データ格納用のセルユニットである複数の2T2C型メモリセルMC00と、これらのメモリセルMC00から読み出されたデータを検出して増幅する複数のセンスアンプSA0とを有している。メモリセルMC00は、ビット線bl、及びこのビット線blに対して逆相の相補ビット線blb（この符号の末語「b」は逆相を意味する。以下同じ。）blbと、ワード線wl、及びプレート線plとの交差箇所に接続されており、例えば、Nチャネル型MOSトランジスタ（以下「NMOS」という。）からなる２つの選択トランジスタT0,T1と、２つの強誘電体キャパシタC0,C1とにより構成されている。
【０００９】
選択トランジスタT0,T1のゲートは、ワード線wlに接続され、ビット線blが、その選択トランジスタT0及び強誘電体キャパシタC0を介してプレート線plに接続され、更に、相補ビット線blbが、その選択トランジスタT1及び強誘電体キャパシタC1を介してプレート線plに接続されている。
【００１０】
センスアンプSA0は、論理“H”のイコライズ信号bleqによりビット線bl及び相補ビット線blbを接地電位VSSにイコライズ（均等化）するためのNMOSからなるイコライズ用トランジスタTN1,TN2と、“H”のイコライズ信号saeにより活性化されてビット線bl及び相補ビット線blb間の電位差を差動増幅する差動増幅回路１０と、“H”のカラム選択信号yselによりビット線bl及びディジット線db間を接続するためのNMOSからなるトランスファゲートTG1と、“H”のカラム選択信号yselにより相補ビット線blb及び相補ディジット線dbb間を接続するためのNMOSからなるトランスファゲートTG2とを有し、そのディジット線db及び相補ディジット線dbbが、図示しない入出力回路等に接続されている。
【００１１】
差動増幅回路１０は、PMOS11a及びNMOS11bからなる相補MOS（以下「CMOS」という。）インバータ１１と、PMOS12a及びNMOS12bからなるCMOSインバータ１２とにより構成されている。インバータ１１は、その入力端子が相補ビット線blbに接続され、その出力端子がビット線blに接続され、更に、インバータ１２は、その入力端子がビット線blに接続され、その出力端子が相補ビット線blbに接続されている。インバータ１１，１２は、その正電源端子が、Pチャネル型MOSトランジスタ（以下「PMOS」という。）PMOSからなる電源用トランジスタTP0を介して電源電位VDDに接続され、その負電源端子が、NMOSからなる電源トランジスタTN0を介して接地電位VSSに接続されている。センスアンプイネーブル信号saeが“H”になると、これがインバータIN0により反転されてトランジスタTP0がオン状態になると共に、トランジスタTN0がオン状態になり、インバータ１１，１２が電源電位VDD及び接地電位VSSに接続されて増幅動作が行われる。
【００１２】
（2T2C型強誘電体メモリの書き換え動作）
図１３は、図１２のメモリセルMC00のデータの書き換え動作を説明するための動作波形図であり、横軸が時刻、縦軸が電位である。
【００１３】
例えば、メモリセルMC00にデータ“０”（即ち、強誘電体キャパシタC0にデータ“０”が、C1に“１”）が書き込まれていたとする。
【００１４】
時刻t1で、イコライズ信号bleqが“Ｌ”、ワード線wl及びプレート線plが“Ｈ”になると、トランジスタTN1,TN2がオフ状態、選択トランジスタT0,T1がオン状態になり、選択トランジスタT0,T1を介して誘電体キャパシタC0の電荷がビット線blに分配されて電位V0に、誘電体キャパシタC1の電荷が相補ビット線blbに分配されて電位V1になり、ビット線bl/blb間に微小電位差ΔV(=V1-V0)が生じる。
【００１５】
時刻t2で、センスアンプイネーブル信号saeが“Ｈ”になり、センスアンプSA0内の差動増幅回路１０が活性化し、ビット線bl/blbを充電（ストア）する。時刻t3で、メモリセルMC00にデータ“１”を書き込むために、ディジット線dbが“Ｈ”、相補ディジット線dbbが“Ｌ”になり、カラム選択信号yselが“Ｈ”になってトランスファゲートTG1,TG2がオン状態になり、ビット線bl/blbを反転させてメモリセルMC00に逆データ“１”を書き込む。
【００１６】
（1T1C型強誘電体メモリの構成）
図１４は、従来の1T1C型強誘電体メモリの主要部を示す構成図であり、図１２中の要素と共通の要素には共通の符号が付されている。
【００１７】
1T1C型メモリセルMC00は、ビット線blとワード線wl0及びプレート線pl0との交差箇所に接続され、1T1C型メモリセルMC01は、相補ビット線blbとワード線wl1及びプレート線pl1との交差箇所に接続されている。メモリセルMC00は、ワード線wl0の電位によりオン／オフ動作するNMOSからなる選択トランジスタT0と、強誘電体キャパシタC0とを有し、これらがビット線blとプレート線pl0との間に直列に接続されている。同様に、メモリセルMC01は、ワード線wl1の電位によりオン／オフ動作するNMOSからなる選択トランジスタT1と、強誘電体キャパシタC1とを有し、これらが相補ビット線blbとプレート線pl1との間に直列に接続されている。ビット線bl及び相補ビット線blbの一端には、リファレンス電位Vrefを印加するためのリファレンス電位発生回路（以下「Vref発生回路」という。）２０が接続されている。ビット線bl及び相補ビット線blbの他端は、センスアンプSA0を介してディジット線db及び相補ディジット線dbbに接続されている。
【００１８】
（1T1C型強誘電体メモリの書き換え動作）
図１５は、図１４のメモリセルMC00のデータの書き換え動作を説明するための動作波形図であり、横軸が時刻、縦軸が電位である。
【００１９】
例えば、メモリセルMC00にデータ“０”（即ち、強誘電体キャパシタC0にデータ“０”）が書かれていたとする。
【００２０】
時刻t1で、イコライズ信号bleqが“Ｌ”、ワード線wl0及びプレート線pl0が“Ｈ”になると、ビット線bl及び相補ビット線blbが接地電位VSSから切り離されると共に、選択トランジスタT0がオン状態になり、強誘電体キャパシタC0の電荷がビット線blに分配される。一方、相補ビット線blbには、Vref発生回路２０によりリファレンス電位Vrefが発生する。リファレンス電位Vrefの発生方式には様々なものが提案されているが、2つの強誘電体キャパシタで生成するのが一般的である。
【００２１】
時刻t2以降は2T2C型メモリセルMC00と同様な動作で、時刻t3でビット線blが“Ｈ”レベルになることにより、メモリセルMC00即ち強誘電体キャパシタC0にデータ“１”が書き込まれる。
【００２２】
（強誘電体メモリのVref印加試験の構成）
図１６は、従来の強誘電体キャパシタのプロセスばらつきによる電位V0,V1の分布図であり、横軸は電位[V]、縦軸は数[個]である。図１７は、従来の強誘電体メモリに対してVref印加試験を行うために搭載される回路の構成図である。
【００２３】
強誘電体メモリの試験には、メモリセルMCにリファレンス電位Vrefを印加するためのVref印加試験がある。強誘電体キャパシタCは、図１６に示すように、製造プロセスのばらつきにより、電位V0,V1の値に分布を持つ。この分布状態を調べるために、図１７に示すようなVref印加試験のための回路が使用される。
【００２４】
Vref印加試験では、強誘電体メモリが1T1C型でも2T2C型でも同様な回路構成であるので、図17の2T2C型の回路構成で説明する。
【００２５】
このVref試験回路では、ビット線bl及び相補ビット線blbに接続された１ビット（以下「bit」という。）分の2T2C型メモリセルMC00を有し、そのビット線bl及び相補ビット線blbの一端に、Vref制御回路３０を介してリファレンス電位Vrefが印加され、そのビット線bl及び相補ビット線blbの他端が、センスアンプSA0を介してディジット線db及び相補ディジット線dbbに接続されている。Vref制御回路３０は、ビット線blをリファレンス電位Vrefに接続するトランスファゲートCT00と、相補ビット線blbをリファレンス電位Vrefに接続するトランスファゲートCT01とにより構成されている。
【００２６】
トランスファゲートCT00は、逆相の相補制御信号xvrebl（この符号中の語頭の「x」は逆相を意味する。以下同じ。）によりオン／オフ動作するPMOSと、これと並列に接続され、制御信号vreblによりオン／オフ動作するNMOSとにより構成されている。同様に、トランスファゲートCT01は、逆相の相補制御信号xvreblb（この符号中の語頭の「x」、語尾の「b」は逆相を意味する。以下同じ。）によりオン／オフ動作するPMOSと、これと並列に接続され、制御信号vreblbによりオン／オフ動作するNMOSとにより構成されている。
【００２７】
（Vref印加試験の動作；強誘電体キャパシタC0が正常なセルの場合）
図１８（a)，（b)は、図１７の強誘電体メモリに対するVref印加試験の動作を説明するための波形図であり、同図（a)は、強誘電体キャパシタC0が正常なセルの場合の波形図である。
【００２８】
例えば、図１７の強誘電体キャパシタC0に対してVref印加試験をする場合の動作を説明する。
【００２９】
予め、メモリセルMC00にはデータ“０”（即ち、強誘電体キャパシタC0には“０”、C1には“１”）を書いておく。強誘電体キャパシタC0が正常なセルの場合、即ち“０”読み出しのときに図16の電位V0aを出力する強誘電体キャパシタであった場合のときの動作を図18(a)を参照して説明する。
【００３０】
時刻t1で、相補制御信号xvreblbが“Ｌ”、制御信号vrefblbが“Ｈ”になると、トランスファゲートCT01がオン状態になり、相補ビット線blbはトランスファゲートCT01を介してリファレンス電位Vrefに接続される。リファレンス電位Vrefはチップ外部からパッドを介して任意に与えることが出来、このリファレンス電位Vrefには電位Vref0が与えられているので、相補ビット線blbの電位はVref0となる。又、ワード線wl0、及びプレート線pl0が立ち上がり、選択トランジスタT0がオン状態になるので、強誘電体キャパシタC0の電荷がビット線blに分配され、このビット線blの電位がV0aとなる。
【００３１】
時刻t2で、センスアンプイネーブル信号saeが立ち上がってセンスアンプSA0が活性化し、ビット線blと相補ビット線blbの電位差が増幅される。時刻t3で、カラム選択信号yselが“Ｈ”になって、ビット線bl及び相補ビット線blbとディジット線db及び相補ディジット線dbbとが接続され、ビット線bl,blbのデータがディジット線db,dbbに出力される。相補ディジット線dbbが“Ｈ”、ディジット線dbが“Ｌ”の状態は、データ“０”として読み出されるので、最初に書き込んだデータ“０”に対してデータ“０”を読み出せたので、強誘電体キャパシタC0は正常なセルである。
【００３２】
（Vref印加試験の動作；強誘電体キャパシタC0が不良なセルの場合）
図１８（b)は、強誘電体キャパシタC0が不良なセルの場合の波形図である。
【００３３】
図１７の強誘電体キャパシタC0が不良セルの場合について説明する。例えば、強誘電体キャパシタC0が“０”読み出しのとき、図16の電位V0bを出力する強誘電体キャパシタであった場合の動作を図18(b)を参照しつつ説明する。
【００３４】
時刻t1において、強誘電体キャパシタC0の電荷がビット線blに分配され、このビット線blの電位はV0bとなる。時刻t2で、センスアンプSA0が活性化してビット線blと相補ビット線blbの電位差が増幅され、時刻t3で、ディジット線db,dbbに出力される。ディジット線dbが“Ｈ”、相補ディジット線dbbが“Ｌ”である場合、データ“１”として読み出されるので、始めに書いたデータ“０”と異なるので、強誘電体キャパシタC0は不良セルとして認識出来る。
【００３５】
データ“１”に関しても同様な試験を行い、電位V1が正常なセルの分布に入っているかどうか確認する。正常な分布から外れている強誘電体キャパシタC0は劣化スピードも早いので、スクリーニング試験の際に見つけ出す必要がある。又、印加するリファレンス電位Vrefを変化させ、全てのセルの動作を見ることで、図16のデバイスの分布を測定するのにも利用している。このようにVref印加試験は強誘電体メモリには必要不可欠な試験であり、図17のような回路が搭載されている。
【００３６】
（強誘電体メモリのファティーグ試験の構成）
図１９は、従来の強誘電体メモリに対するファティーグ試験の原理図であり、横軸は強誘電体キャパシタの電位V、縦軸は強誘電体キャパシタの分極量である。図２０は、従来の強誘電体メモリに対するファティーグ試験の構成図である。
【００３７】
疲労試験であるファティーグ試験においては、図19のように強誘電体キャパシタのヒステリシス曲線上を矢印のように書き換えるもので、実際の回路ではデータ“０”と“１”を交互に書き換えることで実現する。
【００３８】
ファティーグ試験を行うための回路は、図２０に示すように、複数のメモリセルMC000,MC001,…、及び複数のセンスアンプSA00,SA01,…でそれぞれ構成される複数のアレイユニットAU0,AU1,…,AUnと、アレイユニットAU0,AU1,…,AUn 内の全てのセンスアンプSA00,SA01,…,SAn1に繋がっているセンスアンプイネーブル信号sae0,sae1,…,saen、及びカラム選択信号ysel0,ysel1,…,yselnと、センスアンプSA00,SA10,…,SAn1に繋がっているディジット線db0,db1,…及び相補ディジット線dbb0,dbb1,…と、ディジット線db0/dbb0,db1/dbb1,…をドライブするライトドライバ４０，４１，…とにより構成されている。
【００３９】
（ファティーグ試験の動作）
図２０において、通常の書き込み動作の場合、カラム選択信号ysel0〜yselnによりアレイユニットAU0〜AUnのうち1つのアレイユニットのみが選択されるため、1つのライトドライバ（例えば、４０）は1つのセンスアンプ（例えば、SA00）のみ駆動する。これに対してファティーグ試験では、１つの強誘電体キャパシタに対して1010回以上書き換えを行わなければならないため、アドレスを縮退させる。図20では1回の動作で全てのメモリセルMC000,…を書き換えるため、全てのワード線wl0,…及びプレート線pl0,…をアクティブにし、全てのセンスアンプイネーブル信号sae0,…及びカラム選択信号ysel0,…をアクティブにして全てのセンスアンプSA00,…を活性化させ、ライトドライバ４０，…にてディジット線db0/dbb0,…でビット線bl,blbを反転させ、メモリセルMC00,…の書き換えを行う。ディジット線db,dbb及び ビット線bl,blbは、センスアンプSA内の差動増幅回路１０で初期データを安定させるように駆動しており、ライトドライバ４０，…の駆動能力を大きくしてそれらを反転させている。
【００４０】
ファティーグ試験の際は1つのライトドライバ（例えば、４０）で多数の(この場合はn+1個の)センスアンプSA00,…に繋がるビット線bl,blbを反転させなければならないので、ライトドライバ４０の駆動能力、即ちドライバサイズを大きくする必要がある。又、ドライバサイズを大きくしても駆動能力の限界で反転できない場合がある。この場合、デバイスである強誘電体メモリを複数のアドレスに分けて書き換えを行わなければならないため、例えば4分割した場合は、4倍の試験時間になってしまう。又、ドライバサイズを大きくして全てのメモリセルMC000，…を同時に書き換え出来る場合も、ビット線bl,blbを反転させる時間が通常の書き換え時の反転時間より長く採らなければならないので、通常の書き換え時間に対してファティーグ試験時の書き換え時間が長くなってしまう。このようにファティーグ試験は1010回以上行うので、1回の書き換え時間を少なくすることは、ファティーグ試験時間の短縮に繋がる。
【発明の開示】
【発明が解決しようとする課題】
【００４１】
しかしながら、従来の半導体記憶装置及びその試験方法では、ファティーグ試験時間を短縮させるためには、ライトドライバ４０，…のサイズを大きくすることが必要であり、いくらサイズを大きくしてもファティーグ試験時間を短縮するのには限界がある。
【課題を解決するための手段】
【００４２】
本発明の半導体記憶装置は、ワード線の電位によりオン／オフ動作する選択トランジスタ、及び強誘電体キャパシタを有し、前記選択トランジスタ及び前記強誘電体キャパシタがビット線とプレート線との間に直列に接続されたメモリセルと、オン／オフ動作して、パッドを介して外部から供給される基準電位の電源線と前記ビット線とを接続／遮断するスイッチとを備えている。
【００４３】
本発明の半導体記憶装置の試験方法では、前記半導体記憶装置を用いて、基準電位印加試験時には、前記スイッチをオン状態にして前記基準電位を前記ビット線に印加し、ファティーグ試験時には、前記スイッチをオン状態にすると共に前記プレート線を活性化して、前記強誘電体キャパシタに対してデータを書き替えるようにしている。
【発明の効果】
【００４４】
本発明の半導体記憶装置及びその試験方法によれば、基準電位印加試験で使用される経路を利用して基準電位を供給するスイッチを用いること、更に、基準電位はパッドを介してチップ外部から供給されること、この構成により、ファティーグ試験のための電位供給がライトバッファ等のチップ内部に形成されているトランジスタの駆動能力を考慮する必要がないので、チップ面積の増加を抑制しつつ、ファティーグ試験時間を短縮出来る。
【発明を実施するための最良の形態】
【００４５】
強誘電体記憶装置は、ワード線の電位によりオン／オフ動作する選択トランジスタ、及び強誘電体キャパシタを有し、前記選択トランジスタ及び前記強誘電体キャパシタがビット線とプレート線との間に直列に接続されたメモリセルと、オン／オフ動作して、パッドを介して外部から供給される基準電位の電源線と前記ビット線とを接続／遮断するスイッチとを備えている。そして、その試験方法では、前記強誘電体記憶装置を用いて、基準電位印加試験時には、前記スイッチをオン状態にして前記基準電位を前記ビット線に印加し、ファティーグ試験時には、前記スイッチをオン状態にすると共に前記プレート線を活性化して、前記強誘電体キャパシタに対してデータを書き替える。
【実施例１】
【００４６】
（実施例１の構成）
図１は、本発明の実施例１を示す不揮発性半導体記憶装置である2T2C型強誘電体メモリの構成図であり、従来の図１１〜図２０中の要素と共通の要素には共通の符号が付されている。
【００４７】
本実施例１の2T2C型強誘電体メモリは、データ格納用のアレイブロックABと、このアレイブロックABを駆動及び制御するためのワード線ドライバ５０、プレート線ドライバ６０、センスアンプコントロール回路（以下「SAコントロール回路」という。）７０、及びリファレンス電位コントロール回路（以下「Vrefコントロール回路」という。）８０−０，８０−１とを有している。
【００４８】
アレイブロックABは、複数のビット線bl0,bl1,…及び複数の相補ビット線blb0,blb1,…と複数のワード線wl0,wl1,…及び複数のプレート線pl0,pl1,…との交差箇所に接続された複数の2T2C型メモリセルMC00,MC01,MC10,MC11,…と、複数のビット線bl0,bl1,…及び複数の相補ビット線blb0,blb1,…の一端に接続された複数のVref制御回路３０−０，３０−１,…と、複数のビット線bl0,bl1,…及び複数の相補ビット線blb0,blb1,…の他端に接続された複数のセンスアンプSA0,SA1,…とを有している。
【００４９】
各メモリセルMC00,…は、従来の図１２と同様に、各２つの選択トランジスタT000,T001,…と各２つの強誘電体キャパシタC000,C001,…とにより構成されている。各Vref制御回路３０−０，３０−１,…は、従来の図１７と同様に、制御信号vrebl,xvreblによりオン／オフ動作して各ビット線bl0,bl1,…を基準電位（例えば、リファレンス電位）Vrefの電源線に接続するための各スイッチ（例えば、トランスファゲート）CT00,CT01,…と、制御信号vreblb,xvreblbによりオン／オフ動作して各ビット線blb0,blb1,…をリファレンス電位Vrefの電源線に接続するための各スイッチ（例えば、トランスファゲート）CT10,CT11,…とにより構成されている。リファレンス電位Vrefは、パッド又は電源線を介して強誘電体メモリチップの外部から供給される。
【００５０】
各センスアンプSA0,SA1,…は、従来の図１２と同様に、イコライズ信号bleqにより各ビット線bl0,bl1,…と各相補ビット線blb0,blb1,…を接地電位VSSにイコライズするイコライズ用トランジスタと、センスアンプイネーブル信号saeにより活性化されて各ビット線bl0,bl1,…と各相補ビット線blb0,blb1,…の電位差を増幅する各差動増幅回路と、カラム選択信号yselにより活性化されて各ビット線bl0,bl1,…及び各相補ビット線blb0,blb1,…を各ディジット線db0,db1,…及び各相補ディジット線dbb0,dbb1,…に接続するためのトランスファゲートとにより構成されている。
【００５１】
ワード線ドライバ５０は、ファティーグ試験モード信号tmfatにより活性化され、ロウアドレスRAにより選択されるワード線wl0,wl1,…を“Ｈ”に立ち上げる回路である。プレート線ドライバ６０は、ファティーグ試験モード信号tmfatにより活性化され、ロウアドレスRAにより選択されるプレート線pl0,pl1,…を“Ｈ”に立ち上げる回路である。SAコントロール回路７０は、センスアンプイネーブル信号sae、イコライズ信号bleq、及びカラム選択信号yselを出力する回路である。
【００５２】
Vrefコントロール回路８０−０は、入力されるVref印加試験モード信号tmvrefとファティーグ試験モード信号tmfatの論理和を求める２入力の論理和ゲート（以下「ORゲート」という。）８１と、このORゲート８１の出力信号と入力されるVref接続イネーブル信号venblの否定論理積を求めて制御信号xvreblを出力する２入力の否定論理積ゲート（以下「NANDゲート」という。）８２と、制御信号xvreblを反転して制御信号vreblを出力するインバータ８３とにより構成されている。
【００５３】
Vrefコントロール回路８０−１は、Vrefコントロール回路８０−０とほぼ同様に、Vref印加試験信号であるVref印加試験モード信号tmvref、ファティーグ試験信号であるファティーグ試験モード信号tmfat、及び相補Vref接続イネーブル信号venblbを入力し、これらの論理から制御信号vreblb及び相補制御信号xvreblbを出力する回路である。
【００５４】
（実施例１のファティーグ試験の動作）
図２は、図１の強誘電体メモリにおけるファティーグ試験時の動作波形及びビット線blに接続される強誘電体キャパシタCxx0(C000,C010,C100,C110,…)、及び相補ビット線blbに接続される強誘電体キャパシタCxx1(C001,C011,C101,C111,…)のヒステリシス曲線を示す図であり、横軸は時刻、縦軸は電位である。なお、ヒステリシス曲線中の矢印は、分極量の移動方向を示している。
【００５５】
初期状態として強誘電体キャパシタCxx0には“０”、強誘電体キャパシタCxx1には“１”が書かれていたとする。
【００５６】
時刻t1において、ワード線ドライバ５０により全てのワード線wl（wl0,wl1,…）と、プレート線ドライバ６０により全てのプレート線pl（pl0,pl1,…）が立ち上がると、選択トランジスタT000,T010,…がオン状態になり、強誘電体キャパシタCxx0（C000,C010,…）の電荷がビット線bl（bl0,bl1,…）に分配されてこのビット線blは接地電位VSSより高い電位Vfaをとる（Cxx0の分極量はヒステリシス曲線を左下方向へ移動、Cxx1の分極量はヒステリシス曲線を左下方向へ移動）。この時、相補Vref接続イネーブル信号venblbが“Ｈ”になることにより、Vrefコントロール回路８０−１から出力される制御信号vreblbが“Ｈ”、相補制御信号xvreblbが“Ｌ”になり、トランスファゲートCT10,CT11,…がオン状態になることにより、相補ビット線blb（blb0,blb1,…）とリファレンス電位Vrefが接続される。リファレンス電位Vrefは接地電位“０”であるので、相補ビット線blbの電位は“０”である。
【００５７】
時刻t2で、SAコントロール回路７０によってイコライズ信号saeが“Ｈ”になり、センスアンプSA（SA0,SA1,・・・）内の差動増幅回路が活性化され、ビット線blのレベルは“Ｈ”になる（Cxx0の分極量はヒステリシス曲線を右上方向のデータ“０”へ移動）。
【００５８】
時刻t3で、プレート線ドライバ６０によってプレート線plが立ち下がり、時刻t4で、SAコントロール回路７０によってイコライズ信号bleqが“Ｈ”、センスアンプイネーブル信号saeが“Ｌ”になることにより、ビット線blが“０”になる（Cxx0の分極量はヒステリシス曲線を右上方向へ移動、Cxx1の分極量はヒステリシス曲線を右上方向へ移動）。時刻t5で、ワード線ドライバ６０によってワード線wlが立ち下がる（Cxx0の分極量は左下方向へ移動）。この結果、“０”が書かれていた強誘電体キャパシタCxx0が“１”に書き換えられ、“１”が書かれていた強誘電体キャパシタCxx1が“０”に書き換えられる。
【００５９】
次に、時刻t6において、ワード線ドライバ５０及びプレート線ドライバ６０により、全てのワード線wlと全てのプレート線plが立ち上がると、選択トランジスタT001,T011,…がオン状態になり、強誘電体キャパシタCxx1の電荷が相補ビット線blbに分配されて、この相補ビット線blbは接地電位VSSより高い電位Vfaをとる。この時、Vref接続イネーブル信号venblが“Ｈ”になることにより、Vrefコントロール回路８０−０から出力される制御信号vreblが“Ｈ”、相補制御信号xvreblが“Ｌ”になり、トランスファゲートCT00,CT01,…がオン状態になることにより、ビット線blとリファレンス電位Vrefが接続される。リファレンス電位Vrefは接地電位“０”であるので、ビット線blの電位は“０”である（Cxx0の分極量はヒステリシス曲線を左下方向へ移動、Cxx1の分極量はヒステリシス曲線を左下方向へ移動）。
【００６０】
時刻t7で、SAコントロール回路７０によってイコライズ信号saeが“Ｈ”になり、センスアンプSA内の差動増幅回路が活性化され、相補ビット線blbのレベルは“Ｈ”になる（Cxx1の分極量はヒステリシス曲線を右上方向へ移動）。時刻t8で、プレート線ドライバ６０によってプレート線plが立ち下がる（Cxx1の分極量はヒステリシス曲線をデータ“０”の右上方向へ移動）。時刻t9で、SAコントロール回路７０によってイコライズ信号bleqが“Ｈ”、センスアンプイネーブル信号saeが“Ｌ”になることにより、相補ビット線blbが“０”になる（Cxx0の分極量はヒステリシス曲線をデータ“０”の右上方向へ移動、Cxx1の分極量はヒステリシス曲線を右上方向へ移動）。時刻t10で、ワード線ドライバ５０によってワード線wlが立ち下がる（Cxx1の分極量はヒステリシス曲線をデータ“１”の左下方向へ移動）。この結果、“１”が書かれていた強誘電体キャパシタCxx0は“０”に、“０”が書かれていた強誘電体キャパシタCxx1は“１”に書き換えられる。
【００６１】
このように、時刻t1から時刻t10において、強誘電体キャパシタCxx0は“０”→“１”→“０”へデータが書き換えられ、強誘電体キャパシタCxx1は“１”→“０”→“１”へデータが書き換えられる。この間、カラム選択信号yselは“Ｌ”のまま固定（Fix）で、ビット線bl及び相補ビット線blbとディジット線db及び相補ディジット線dbbとが接続されないので、この書き換え動作に、ディジット線db及び相補ディジット線dbbを駆動するためのライトドライバは関与していない。従って、ファティーグ試験用にライトドライバのサイズを大きくする必要が無い。
【００６２】
（実施例１の効果）
本実施例１では、次の（１）〜（３）のような効果がある。
【００６３】
（１）  ファティーグ試験の際に、Vref印加試験の回路を利用することで、アレイブロックABの面積の増加を抑えることが出来、データ書き換え時にビット線bl及び相補ビット線blbの電位を反転させないこと、及び、書き換えの際にライトドライバを使用しないことで、ファティーグ試験時間の短縮を図ることが出来、ライトドライバの面積の増加を抑えることが出来る。
【００６４】
即ち、本実施例１では、Vref印加試験で使用される経路を利用してリファレンス電位Vrefを供給するトランスファゲートCT00,CT01,…を用いること、更に、リファレンス電位Vrefはパッドを介して強誘電体メモリチップ外部から供給されること、この構成により、ファティーグ試験のための電位供給がライトバッファ等の強誘電体メモリチップ内部に形成されているトランジスタの駆動能力を考慮する必要がないので、強誘電体メモリチップの面積の増加を抑制しつつ、ファティーグ試験時間を短縮出来る。
【００６５】
（２）  本実施例１では、全てのワード線wl及びプレート線plを駆動させて全ての強誘電体キャパシタCxx0,Cxx1の試験を実施しているが、ロウアドレスRAを限定することにより、ワード線wl、プレート線plを搾ってファティーグ試験をする場合にも有効である。
【実施例２】
【００６６】
（実施例２の構成）
図３は、本発明の実施例２を示す不揮発性半導体記憶装置である1T1C型強誘電体メモリの構成図であり、実施例１を示す図１、図２と従来の図１１〜図２０中の要素と共通の要素には共通の符号が付されている。
【００６７】
本実施例２の1T1C型強誘電体メモリは、実施例１とは異なる構成のデータ格納用のアレイブロックABと、このアレイブロックABを駆動及び制御するための実施例１とほぼ同様のワード線ドライバ５０、プレート線ドライバ６０、SAコントロール回路７０、及びVrefコントロール回路８０−０，８０−１と、新たに追加されたリファレンスワード線ドライバ５１、リファレンスプレート線ドライバ６１、リファレンスセル書き込み回路６２、及びリファレンス制御回路６３とを有している。
【００６８】
アレイブロックABは、複数のビット線bl0,bl1,…と複数の相補ビット線blb0,blb1,…と複数のワード線wl0,wl1,…及び複数のプレート線pl0,pl1,…との交差箇所に接続された複数の1T1C型メモリセルMC00,MC01,MC10,MC11,…と、複数のビット線bl0,bl1,…及び複数の相補ビット線blb0,blb1,…の一端に接続された複数のVref発生回路２０−０，２０−１,…、及び複数のVref制御回路３０−０，３０−１,…と、複数のビット線bl0,bl1,…及び複数の相補ビット線blb0,blb1,…の他端に接続された複数のセンスアンプSA0,SA1,…とを有している。
【００６９】
各メモリセルMC00,…は、従来の図１４と同様に、各１つの選択トランジスタT00,T01,…と各１つの強誘電体キャパシタC00,C01,…とにより構成されている。各Vref制御回路３０−０，３０−１，…は、実施例１と同様に、各ビット線bl0/blb0,bl1/blbl,…をリファレンス電位Vrefに接続するための回路である。リファレンス電位Vrefは、実施例１と同様に、パッドを介して強誘電体メモリチップの外部から供給される。各センスアンプSA0,SA1,…は、実施例１と同様の回路構成である。
【００７０】
各Vref発生回路２０−０，２０−１,…は、従来の図１４と同様に、リファレンスワード線ドライバ５１、リファレンスプレート線ドライバ６１、及びリファレンスセル書き込み回路６２により駆動、制御されて、各ビット線bl0,bl1,…及び各相補ビット線blb0,blb1,…に印加するためのリファレンス電位Vrefを発生する回路であり、複数のリファレンスメモリセルRMC00,RMC01,RMC10,RMC11,…、及び複数のリファレンスセルライトコントロール回路２１−０，２１−１，…により構成されている。
【００７１】
各リファレンスメモリセルRMC00,RMC01,…は、1T1C型メモリセルMC00,…と同様の回路構成であり、各リファレンスワード線rwl0,rwl1,…の電位によりオン／オフ動作するNMOSからなる選択トランジスタRT00,RT01,…と、強誘電体キャパシタRC00,RC01,…とを有し、これらがビット線bl0,bl1,…又は相補ビット線blb0,blb1,…とリファレンスプレート線rpl0,rpl1,…との間に直列に接続されている。各リファレンスセルライトコントロール回路２１−０，…は、リファレンスメモリセル書き込み信号rwodd、rwevenにより、各強誘電体キャパシタRC00,RC01,…のストレージノードst0,stb0,st1,stb1,…の電位を決定し、各強誘電体キャパシタRC00,RC01,…にデータの書き込みを行う回路である。
【００７２】
リファレンスワード線ドライバ５１は、ファティーグ試験モード信号tmfatにより活性化され、リファレンスセル制御回路６３により制御されて、リファレンスワード線rwl0,rwl1,…を“Ｈ”に立ち上げるための回路である。リファレンスプレート線ドライバ６１は、ファティーグ試験モード信号tmfatにより活性化され、リファレンスセル制御回路６３により制御されて、リファレンスプレート線rpl0,rpl1,…を“Ｈ”に立ち上げるための回路である。リファレンスセル書き込み回路６２は、ファティーグ試験モード信号tmfatにより活性化され、リファレンスセル制御回路６３により制御されて、リファレンスメモリセル書き込み信号rwodd、rwevenを出力する回路である。
【００７３】
（実施例２のファティーグ試験の動作）
図４は、図３の強誘電体メモリにおけるファティーグ試験時の動作波形及びビット線blに接続される強誘電体キャパシタCx0(C00,C010,…)とリファレンス用強誘電体キャパシタRCx0(RC00,RC10,…)、及び相補ビット線blbに接続される強誘電体キャパシタCx1(C01,C11,…)とリファレンス用強誘電体キャパシタRCx1(RC01,RC11,…)のヒステリシス曲線を示す図であり、横軸は時刻、縦軸は電位である。なお、ヒステリシス曲線中の矢印は、分極量の移動方向を示している。
【００７４】
初期状態として強誘電体キャパシタCx0、及びリファレンス用強誘電体キャパシタRCx0には“０”、強誘電体キャパシタCx1、及びリファレンス用強誘電体キャパシタRCx1には“１”が書かれていたとする。
【００７５】
通常の書き込み/読み出し動作の場合、リファレンスワード線rwlとリファレンスプレート線rplは、ワード線wlとプレート線plとは異なった動作をして、Vref発生回路２０−０，２０−１,…からリファレンス電位Vrefを発生させ、リファレンスセル書き込み回路６２から出力される書き込み信号rwodd,rwevenにより、通常のメモリセルMC00,MC01,…とは異なったタイミングでリファレンス用強誘電体キャパシタRCx0,RCx1に書き込みを行う。
【００７６】
本実施例２の場合、ファティーグ試験の際、ファティーグ試験モード信号tmfatが“Ｈ”に立ち上がることにより、時刻t1において、リファレンスワード線ドライバ５１、リファレンスプレート線ドライバ６１、ワード線ドライバ５０、及びプレート線ドライバ６０により、リファレンスワード線rwl、及びリファレンスプレート線rplは、ワード線wl、及びプレート線plと同じタイミングで立ち上がり、リファレンスセル書き込み回路６２から出力される“Ｌ”の書き込み信号rwodd,rwevenにより、リファレンスセルライトコントロール回路２１−０，２１−１,…を非活性にし、リファレンス用強誘電体キャパシタRCx0,RCx1のストレージノードst,stbをフローティング状態にする。そうすることで、リファレンス用強誘電体キャパシタRCx0,RCx1へのデータの書き込みを、強誘電体キャパシタCx0,Cx1へのデータの書き込みと同時に行うようにする。このようにして、時刻t1〜t10において、実施例１と同様の動作をさせることで、リファレンス用強誘電体キャパシタRCx0のデータの書き換え（“０”→“１”→“０”）を強誘電体キャパシタCx0と、リファレンス用強誘電体キャパシタRCx1のデータの書き換え（“１”→“０”→“１”）を強誘電体キャパシタCx1と同時に実行出来る。即ち、リファレンス用強誘電体キャパシタRCx0,RCx1のファティーグ試験を強誘電体キャパシタCx0,Cx1と同時に行うことが出来る。
【００７７】
（実施例２の効果）
本実施例２では、実施例１とほぼ同様の効果があり、更に、ファティーグ試験の際に、リファレンス用ワード線rwl及びリファレンス用プレート線rplを通常のワード線wl及びプレート線plと同じ動作にし、リファレンスセルライトコントロール回路２１−０，２１−１,…を、ファティーグ試験モード信号tmfatを入力するリファレンスセル書き込み回路６２により非活性にすることで、リファレンス用強誘電体キャパシタRCx0,RCx1のファティーグ試験を、通常の強誘電体キャパシタCx0,Cx1と同時に行うことが出来る。
【実施例３】
【００７８】
（実施例３の構成）
図５は、本発明の実施例３を示す不揮発性半導体記憶装置である2T2C型強誘電体メモリの構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００７９】
本実施例３の2T2C型強誘電体メモリでは、センスアンプイネーブル信号sae、イコライズ信号bleq、及びカラム選択信号yselを出力するSAコントロール回路７０に、ファティーグ試験モード信号tmfatを入力し、このファティーグ試験モード信号tmfatにより、センスアンプイネーブル信号sae、イコライズ信号bleq、及びカラム選択信号yselを非活性状態に出来る構成になっている。その他の構成は、実施例１と同様である。
【００８０】
（実施例３のファティーグ試験の動作）
図６は、図５の強誘電体メモリにおけるファティーグ試験時の動作波形及び全強誘電体キャパシタCxxx(C000,C010,C100,…)のヒステリシス曲線を示す図であり、横軸は時刻、縦軸は電位である。なお、ヒステリシス曲線中の矢印は、分極量の移動方向を示している。
【００８１】
例えば、初期状態として全強誘電体キャパシタCxxxにはデータ“１”が書かれていたとする。
【００８２】
本実施例３の場合、ファティーグ試験の際、後述のように強誘電体キャパシタCxx0（C000,C010,C100,C110,…）と強誘電体キャパシタCxx1（C001,C011,C101,C111,…）とは、相補データではなく、同一のデータが書かれる。ファティーグ試験モード信号tmfatが“Ｈ”になると、SAコントロール回路７０はセンスアンプイネーブル信号saeを“Ｌ”、イコライズ信号bleqを“Ｌ”、カラム選択信号yselを“Ｌ”とすることにより、全てのセンスアンプSA（SA0,SA1,…）を非活性にし、ワード線ドライバ５０により全てのワード線wl（wl0,wl1,…）は“Ｈ”に固定される。
【００８３】
時刻t1において、プレート線ドライバ６０により、全てのプレート線pl（pl0,pl1,…）が立ち上がると、全てのビット線bl（bl0,bl1,…）及び全ての相補ビット線blb（blb0,blb1,…）は、トランスファゲートCT00,CT01,CT10,CT11,…を介してリファレンス電位Vrefに接続されていて、このリファレンス電位Vrefが“０”であるので、全ての強誘電体キャパシタCxxxに“０”が書き込まれる（ヒステリシス曲線の分極量は左下方向へ移動）。
【００８４】
時刻t2で、プレート線ドライバ６０によって全てのプレート線plが立ち下がる。時刻t3で、リファレンス電位Vrefが“Ｈ”になると、全ての強誘電体キャパシタCxxxに“１”が書き込まれる（ヒステリシス曲線の分極量は“０”の右上方向へ移動）。時刻t4で、リファレンス電位Vrefが“０”になる（ヒステリシス曲線の分極量は右上方向へ移動）。このように、時刻t1から時刻t4において、全ての強誘電体キャパシタCxxxは“１”→“０”→“１”にデータが書き換えられる。
【００８５】
（実施例３の効果）
本実施例３では、実施例１とほぼ同様の効果があり、更に、ファティーグ試験の際、全てのセンスアンプSAを非活性にし、全てのワード線wlを立ち上げておき、リファレンス電位Vrefをビット線bl及び相補ビット線blbに接続し、センスアンプSAとディジット線db,dbbを駆動する図示しないライトドライバとを介さず、リファレンス電位Vrefによりビット線bl及び相補ビット線blbを制御し、全てのプレート線plとリファレンス電位Vrefを交互に立ち上げ/立ち下げを行うことで、通常の書き込み動作より速い速度で強誘電体キャパシタCxxxへのデータの書き込みが行え、強誘電体キャパシタCxxxのファティーグ試験時間を短縮することが出来る。
【実施例４】
【００８６】
（実施例４の構成）
図７は、本発明の実施例４を示す不揮発性半導体記憶装置である1T1C型強誘電体メモリの構成図であり、実施例２を示す図３中の要素と共通の要素には共通の符号が付されている。
【００８７】
本実施例４の1T1C型強誘電体メモリでは、センスアンプイネーブル信号sae、イコライズ信号bleq、及びカラム選択信号yselを出力するSAコントロール回路７０に、ファティーグ試験モード信号tmfatを入力し、このファティーグ試験モード信号tmfatにより、センスアンプイネーブル信号sae、イコライズ信号bleq、及びカラム選択信号yselを非活性状態に出来る構成になっている。その他の構成は、実施例２と同様である。
【００８８】
（実施例４のファティーグ試験の動作）
図８は、図７の強誘電体メモリにおけるファティーグ試験時の動作波形及び全強誘電体キャパシタCxx(C00,C01,C10,…)と全リファレンス用強誘電体キャパシタRCxx（RC00,RC01,RC10,…)のヒステリシス曲線を示す図であり、横軸は時刻、縦軸は電位である。なお、ヒステリシス曲線中の矢印は、分極量の移動方向を示している。
【００８９】
初期状態として全強誘電体キャパシタCxx、及び全リファレンス用強誘電体キャパシタRCxxには“１”が書かれていたとする。
【００９０】
ファティーグ試験の際、ファティーグ試験モード信号tmfatが立ち上がることにより、リファレンスワード線ドライバ６１によってリファレンスワード線rwl（rwl0,rwl1,…）は“Ｈ”に固定され、時刻t1において、リファレンスプレート線ドライバ６１、及びプレート線ドライバ６０により、リファレンスプレート線rpl（rpl0,rpl1,…）はプレート線pl（pl0,pl1,…）と同じタイミングで立ち上がり、リファレンスセル書き込み回路６２から出力される書き込み信号rwodd,rwevenにより、リファレンスセルライトコントロール回路２１−０，２１−１，…を非活性にする（Cxx,RCxxの分極量はヒステリシス曲線の左下方向へ移動）。そうすることで、リファレンス用強誘電体キャパシタRCxxへのデータの書き込みを、強誘電体キャパシタCxxへのデータの書き込みと同時に行うようにする。
【００９１】
このようにして、時刻t1〜t5において、実施例３と同様の動作をさせることで、リファレンス用強誘電体キャパシタRCxxのデータの書き換え（“１”→“０”→“１”）を強誘電体キャパシタCxxと同時に実行出来る。即ち、リファレンス用強誘電体キャパシタRCxxのファティーグ試験を強誘電体キャパシタCxxと同時に行うことが出来る。
【００９２】
（実施例４の効果）
本実施例４では、実施例１とほぼ同様の効果があり、更に、ファティーグ試験の際、センスアンプSA（SA0,SA1,…）を不活性にし、全てのリファレンスワード線rwlと、全てのワード線wlを立ち上げておき、リファレンス電位Vrefをビット線bl及び相補ビット線blbに接続し、全てのプレート線plとリファレンス電位Vrefを交互に立ち上げ/立ち下げを行うことで、リファレンス用強誘電体キャパシタRCxxを含む、全ての強誘電体キャパシタCxxのファティーグ試験を同時に行え、ファティーグ試験時間を短縮することが出来る。
【実施例５】
【００９３】
（実施例５の構成）
図９は、本発明の実施例５を示す不揮発性半導体記憶装置である1T1C型強誘電体メモリの構成図であり、実施例２を示す図３中の要素と共通の要素には共通の符号が付されている。
【００９４】
本実施例５の1T1C型強誘電体メモリでは、実施例２のVref発生回路２０−０，２０−１,…、リファレンスワード線ドライバ５１、リファレンスプレート線ドライバ６１、リファレンスセル書き込み回路６２、及びリファレンスセル制御回路６３を省略している。更に、実施例２の基準電位であるリファレンス電位Vrefに代えて、第１、第２のパッド及びこれに接続された第１、第２の電源線を介してチップ外部から供給される第１、第２の基準電位（例えば、相補的なリファレンス電位）Vrefbl,Vrefblbを入力し、新たに、隣接する２本のプレート線pl0及びpl1、pl2及びpl3、…を接続するイコライズ用トランジスタPET01,PET23,…を設けている。
【００９５】
各イコライズ用トランジスタPET01,PET23,…は、例えば、プレート線イコライズ信号pleqによりオン／オフ動作するNMOSにより構成されている。各Vref制御回路３０−０，３０−１,…において、内部のトランスファゲートCT00,CT01,…は、各ビット線bl0,bl1,…をリファレンス電位Vrefblに接続し、内部のトランスファゲートCT10,CT11,…は、各相補ビット線blb0,blb1,…をリファレンス電位Vrefblbに接続する機能を有している。その他の構成は、実施例２と同様である。
【００９６】
（実施例５のファティーグ試験の動作）
図１０は、図９の強誘電体メモリにおけるファティーグ試験時の動作波形、ビット線bl（bl0,bl1,…）に接続される強誘電体キャパシタCx0（C00,C10,…）,Cx2（C02,C12,…），…、及び相補ビット線blb（blb0,blb1,…）に接続される強誘電体キャパシタCx1（C01,C11,…），Cx3（C03,C13,…）,…のヒステリシス曲線を示す図であり、横軸は時刻、縦軸は電位である。なお、ヒステリシス曲線中の矢印は、分極量の移動方向を示している。
【００９７】
ファティーグ試験の際、制御信号vrefbl,vrefblbは“Ｈ”、制御信号xvrefbl,xvrefblbは“Ｌ”であるので、全てのトランスファゲートCT00,CT01,…はオン状態となり、ビット線blとリファレンス電位Vrefbl、及び相補ビット線blbとリファレンス電位Vrefblbが常に接続されている。
【００９８】
時刻t0で、プレート線pl0,pl2,…は“Ｈ”、プレート線pl1,pl3,…は“Ｌ”、リファレンス電位Vrefblは“Ｌ”、リファレンス電位Vrefblbは“Ｈ”であるので、強誘電体キャパシタCx0,Cx2,…には“０”が、強誘電体キャパシタCx1,Cx3,…には“１”が書き込まれている。
【００９９】
時刻t1で、リファレンス電位Vrefbl,Vrefblb及びプレート線plの電位を反転させる。プレート線plには複数の強誘電体キャパシタCx0,Cx1,Cx2,Cx3,…が繋がっていて容量が大きいために、立ち上がり/立ち下り時間が遅くなる。そこで、プレート線イコライズ信号bleqに1ショットパルスを入力して、プレート線pl0とpl1、pl2とpl3、…の間でチャージリサイクルを実行させることにより、プレート線plの反転時間を短縮させることが出来る。これらの動作をさせることにより、時刻t1で、強誘電体キャパシタCx0,Cx2,…には“１”が、強誘電体キャパシタCx1,Cx3,…には“０”が書き込まれている。
【０１００】
時刻t2では、リファレンス電位Vrefbl,Vrefblb及びプレート線plの電位を反転させることにより、強誘電体キャパシタCx0,Cx1,Cx2,Cx3,…に逆データを書き込む。これらを繰り返すことによりファティーグ試験を実行する。
【０１０１】
（実施例５の効果）
本実施例５では、実施例１とほぼ同様の効果があり、更に、ビット線blと相補ビット線blbに繋がるリファレンス電位Vrefをリファレンス電位VrefblとVrefblbに分離させ、ファティーグ試験での強誘電体キャパシタCx0,Cx1,Cx2,Cx3,…のデータを書き換える際、分離させたリファレンス電位VrefblとVrefblbを交互に立ち上げ、隣接するプレート線pl0とpl1、pl2とpl3、…を交互に立ち上げる際に、プレート線間でチャージリサイクルを行うことで、プレート線plの立ち上がり/立ち下り時間を高速化し、ファティーグ試験時間の短縮を図ることが出来る。
【０１０２】
なお、本発明は、実施例１〜５に限定されず、例えば、アレイブロックABを、他のトランジスタを用いて構成したり、或いは、図示以外の回路構成に変更しても良い。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施例１を示す2T2C型強誘電体メモリの構成図である。
【図２】図１の動作波形及びヒステリシス曲線図である。
【図３】本発明の実施例２を示す1T1C型強誘電体メモリの構成図である。
【図４】図３の動作波形及びヒステリシス曲線図である。
【図５】本発明の実施例３を示す2T2C型強誘電体メモリの構成図である。
【図６】図５の動作波形及びヒステリシス曲線図である。
【図７】本発明の実施例４を示す1T1C型強誘電体メモリの構成図である。
【図８】図７の動作波形及びヒステリシス曲線図である。
【図９】本発明の実施例５を示す1T1C型強誘電体メモリの構成図である。
【図１０】図９の動作波形及びヒステリシス曲線図である。
【図１１】強誘電体メモリのヒステリシス特性図である。
【図１２】従来の2T2C型強誘電体メモリの主要部を示す構成図である。
【図１３】図１２の書き換え動作波形図である。
【図１４】従来の1T1C型強誘電体メモリの主要部を示す構成図である。
【図１５】図１４の書き換え動作波形図である。
【図１６】従来の強誘電体キャパシタにおける電位V0,V1の分布図である。
【図１７】従来の強誘電体メモリのVref印加試験を行うための回路構成図である。
【図１８】図１７の強誘電体メモリにおけるVref印加試験の動作波形図である。
【図１９】従来のファティーグ試験の原理図である。
【図２０】従来の強誘電体メモリにおけるファティーグ試験を行うための回路構成図である。
【符号の説明】
【０１０４】
AB      アレイブロック
MC00,MC01,・・・      メモリセル
SA0,SA1,・・・      センスアンプ
２０−０，２０−１      Vref発生回路
３０−０，３０−１      Vref制御回路
５０      ワード線ドライバ
５１      リファレンスワード線ドライバ
６０      プレート線ドライバ
６１      リファレンスプレート線ドライバ
６２      リファレンスセル書き込み回路
６３      リファレンスセル制御回路
７０      SAコントロール回路
８０−０，８０−１      Vrefコントロール回路
【図１】
2007213659.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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