(57)【要約】【課題】コア領域への電源供給のための接続パッド不足を防止し、ＩＯセルのセル幅を小さくする必要を無くし、全ての接続パッドに同一接続方法が適用できるようにする。【解決手段】ＩＯ領域３０のＩＯセル３１ａ〜３１ｇ上に接続パッド４１ａ〜４１ｃの列と接続パッド４２ａ〜４２ｄの列をずらせて配置し、コア領域２０の一辺に沿うコア電源配線２１上に接続パッド４３ａ〜４３ｄを配置し、接続パッド４１ａ〜４１ｃ，４２ａ〜４２ｄ，４３ａ〜４３ｄのそれぞれのパッドピッチＰをＩＯセルのセルピッチＳに対してＰ＝２Ｓとし、且つ接続パッド４１ａ〜４１ｃ，４２ａ〜４２ｄ，４３ａ〜４３ｄ全体のパッドピッチをＰ／３（＝２Ｓ／３）として、２個のＩＯセル当り３個の接続パッドを配置する。【選択図】図１
2007305822.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路素子が配置されたコア領域と、前記コア領域の外側において、複数のＩＯセルが前記コア領域の一辺に沿って配置されるとともに、該複数のＩＯセルのそれぞれに対応する第１の接続パッドが配置されたＩＯ領域とを有し、
前記コア領域の前記一辺に沿う前記コア領域内に、複数の第２の接続パッドが配置され、前記第１および第２の接続パッドに対して同一の外部接続手段が接続されていることを特徴とする半導体集積回路。
【請求項２】
前記外部接続手段がボンディングワイヤであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記複数のＩＯセルが前記コア領域の前記一辺に沿って第１のピッチで配置され、前記複数の第２の接続パッドが前記コア領域の前記一辺に沿って前記第１のピッチの正の整数倍のピッチで配置されていることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第１および第２の接続パッドは、前記コア領域の前記一辺に沿う方向の外形寸法が同一であることを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路。
【請求項５】
前記コア領域が、前記コア領域の前記一辺に沿って配置された、前記複数の回路素子に電源を供給する電源配線を含み、前記複数の第２の接続パッドの少なくとも一部が、前記電源配線に電源電圧を供給するために利用されていることを特徴とする請求項１乃至４のいずれか１つに記載の半導体集積回路。
【請求項６】
前記電源配線が高電位電源配線と低電位電源配線を含み、前記複数の第２の接続パッドの少なくとも一部が、前記高電位電源配線に沿って配置された第１群の接続パッドと、前記低電位電源配線に沿って配置された第２群の接続パッドとを含むことを特徴とする請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイヤボンディング等を行うための接続パッドの配置について改良を図った半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、プロセスの微細化により、半導体集積回路に搭載できる回路素子数は大幅に増加しつつあり、それに伴い、例えばＡＳＩＣ（特殊用途向けＬＳＩ）においては多ピン化が進んでいる。これにより、ワイヤボンディング等を行うために多くの接続パッドが必要となるが、パッケージ実装におけるワイヤボンディング装置の制約等により、パッドピッチは制限されており、パッドピッチを小さくする手法として、パッド配列を複数列に分ける手法が広く用いられている。
【０００３】
図６は従来の半導体集積回路（ＬＳＩチップ）１０の平面の概略を示す図である。２０はコア領域であり、主要回路が構成され且つコア電源配線２１とコア接地配線２２がメッシュ状に配置されている。３０はＩＯ領域であり、複数のＩＯセル３１が配置されるとともに、それぞれのＩＯセル３１に対応する接続パッド４０が配置される。接続パッド４０は、例えば、ＩＯセル３１内の入力バッファ、出力バッファ、もしくは入出力バッファに配線５１（図７参照）を介して接続され、それぞれ、入力パッド、出力パッド、もしくは入出力パッドとして利用される。接続パッド４０は、また、ＩＯ領域３０に設けられるＩＯ領域用高電位電源配線もしくは接地電源配線（図示しない）に接続され、ＩＯ領域３０用の高電位電圧（ＶＤＤＯ）もしくは低電位電圧（ＧＮＤＯ）を供給するためにも使用される。ＩＯセル３１の一部は、コア領域２０のコア電源配線２１に高電位電圧（ＶＤＤ）を供給するためのコア電源用セル３２、コア接地配線２２に低電位電圧（ＧＮＤ）を供給するためのコア接地用セル３３として使用される。この場合、コア電源用セル３２およびコア接地用セル３３に対応して配置された接続パッド４０は、それぞれＶＤＤおよびＧＮＤを供給するために使用される。３４はコア電源用セル３２上のコア電源配線、３５はコア接地用セル３３上のコア接地配線である。
【０００４】
図７は図６のＸ部分の拡大図である。この図７では、接続パッド４０を千鳥状に２列に配置することで、各列の接続パッド４０のパッピッチＰをセルピッチＳの２倍（＝２Ｓ）に保持しながら、上下の列の接続パッドを合わせた全体のパッドピッチをセルピッチＳ（＝Ｐ／２）に小さくして、パッド密度を高くしている（例えば、特許文献１参照）。５２は配線、６１はヴィアである。
【０００５】
ところで、上記したような接続パッドの配列を２列とする手法をさらに展開して多ピン化を実現するためには、各列の接続パッドのパッドピッチＰを変更せずに、接続パッドの配列を３列以上に増やせばよい。接続パッド４０の配列を４列に増やした図８では、各列の接続パッド４０のパッドピッチＰはセルピッチＳの４倍（＝４Ｓ）、４列の接続パッド４０の全体のパッドピッチはセルピッチＳ（＝Ｐ／４）となっている。
【０００６】
一方、ＩＯ領域３０上に接続パッドを配置してチップ面積の縮小を図る手法が非特許文献１で提案されている。図９は、図７に示した部分にこの手法を適用した例を示す。図７の例では、それぞれのＩＯセル３１に対応した接続パッド４０を、複数のＩＯセル３１の外側に、２列に分けて配置した。これに対して図９では、接続パッド４０をそれぞれのＩＯセル３１上に配置することによって、ＩＯ領域３０を配置するために必要なチップ面積が縮小されている。
【０００７】
ところで、外部電極端子のファインピッチ化を図りつつ、外部電極端子の高密度化を図るために、半導体集積回路の周辺上に第２の外部電極端子を配置するとともに、半導体集積回路上に比較的大きなサイズの第１の外部電極端子を配置し、前者にはスタッドパッド電極を、後者にははんだバンプ電極を配設することが提案されている（特許文献２参照）。これによれば、サイズの大きな第１の外部電極端子を電源用に利用することにより、電圧降下を減少させることができる。
【特許文献１】特開平１１−０８７３９９号公報
【特許文献２】特開２００２−２７０６４３号公報
【非特許文献１】大庭久芳  著、「ＦＵＪＩＴＳＵ．５５」、３、ｐ．２１０−２１４、（２００４年５月）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図８に示す手法は、図７および図９に比べて、パッド密度を２倍にすることはできるものの、図８の各列のパッドピッチＰが図７および図９の各列のパッドピッチＰと同じであるとすると、パッド全体のパッドピッチの縮小化によって、ＩＯセル３１のセル幅が、図７および図９のＩＯセル３１のセル幅の半分に小さくなる。また、ＩＯセル３１の相互間には隣接境界領域３６が必要となるため、図８におけるＩＯセル３１の実効的なセル幅は更に小さくなる。このため、ＩＯセル３１に必要とされるＩＯ回路やＥＳＤ保護素子等のレイアウト配置が困難となってくる。
【０００９】
また、最近ではＩＯ領域３０とコア領域２０とで電源を分離することが一般的となり、コア領域２０に独立した電源を供給するために多数の接続パッドが必要となっている。このため、ＩＯセル３１に対応させた接続パッドを設けただけでは、コア領域２０に電源を供給するための接続パッドが不足する場合がある。
【００１０】
さらに、特許文献２に示す技術では、第１の外部電極端子と第２の外部電極端子とで接続パッドのタイプが異なっており、外部接続する際に異なった接続方法を適用しなければならず、組み立てコストの増大を招く恐れがある。
【００１１】
本発明の目的は、コア領域への電源供給のための接続パッド不足を防止でき、ＩＯセルのセル幅を小さくする必要がなく、さらに全ての接続パッドに同一接続方法が適用できるようにした半導体集積回路を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１に記載の発明は、複数の回路素子が配置されたコア領域と、前記コア領域の外側において、複数のＩＯセルが前記コア領域の一辺に沿って配置されるとともに、該複数のＩＯセルのそれぞれに対応する第１の接続パッドが配置されたＩＯ領域とを有し、前記コア領域の前記一辺に沿う前記コア領域内に、複数の第２の接続パッドが配置され、前記第１および第２の接続パッドに対して同一の外部接続手段が接続されていることを特徴とする。
請求項２に記載の発明は、請求項１に記載の半導体集積回路において、前記外部接続手段がボンディングワイヤであることを特徴とする。
請求項３に記載の発明は、請求項１又は２に記載の半導体集積回路において、前記複数のＩＯセルが前記コア領域の前記一辺に沿って第１のピッチで配置され、前記複数の第２の接続パッドが前記コア領域の前記一辺に沿って前記第１のピッチの正の整数倍のピッチで配置されていることを特徴とする。
請求項４に記載の発明は、請求項１乃至３のいずれか１つに記載の半導体集積回路において、前記第１および第２の接続パッドは、前記コア領域の前記一辺に沿う方向の外形寸法が同一であることを特徴とする。
請求項５に記載の発明は、請求項１乃至４のいずれか１つに記載の半導体集積回路において、前記コア領域が、前記コア領域の前記一辺に沿って配置された、前記複数の回路素子に電源を供給する電源配線を含み、前記複数の第２の接続パッドの少なくとも一部が、前記電源配線に電源電圧を供給するために利用されていることを特徴とする。
請求項６に記載の発明は、請求項５に記載の半導体集積回路において、前記電源配線が高電位電源配線と低電位電源配線を含み、前記複数の第２の接続パッドの少なくとも一部が、前記高電位電源配線に沿って配置された第１群の接続パッドと、前記低電位電源配線に沿って配置された第２群の接続パッドとを含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、コア領域に配置した第２の接続パッドを、主として、コア領域への電源供給のために利用することにより、コア領域への電源供給のためにパッド不足が発生することを防止できる。また、ＩＯ領域へは従来と同様に接続パッドを配置できるので、ＩＯ領域のセル幅を縮小する必要もない。そして、第１の接続パッドおよび第２の接続パッドに対して同一の外部接続手段を接続するので、低コスト化が可能である。特に、請求項２に記載のようにボンディングワイヤで接続することで、低コスト化が可能である。また、請求項３に記載のように第２の接続パッドの配置をＩＯセルの配置ピッチの正の整数倍にしておくことにより、第１および第２の接続パッドの両者への接続が容易となる。また、請求項４に記載の発明のように、コア領域の一辺に沿う方向の接続パッドの外形寸法を同一にすることにより、特に第２の接続パッドの配置密度を高めることができる。
【発明を実施するための最良の形態】
【００１４】
[第１の実施例]
図１は本発明の第１の実施例の半導体集積回路のＩＯ領域の一部とコア領域の一部の説明図である。下列の接続パッド４１ａ〜４１ｃはＩＯセル３１ｂ，３１ｄ，３１ｆ上に配置され、中列の接続パッド４２ａ〜４２ｄはＩＯセル３１ａ，３１ｃ，３１ｅ、３１ｇ上に配置され、上列の接続パッド４３ａ〜４３ｄはコア領域２０のコア電源配線２１（又はコア接地配線２２）上に配置されている。それぞれのＩＯセル３１は、入出力バッファ等のＩＯ回路を構成する素子や、ＥＳＤ保護素子等と、これらの素子間を相互に接続する配線を、図７において四角で示される領域内にあらかじめレイアウトしたものである。半導体集積回路の設計においては、あらかじめ用意されたＩＯセル３１を、必要な個数だけ、コア領域２０の一辺もしくは複数の辺に沿って一定のピッチで配置するとともに、それぞれのＩＯセル３１に対応する第１の接続パッド（接続パッド４１ａ〜４１ｃおよび４２ａ〜４２ｄ）を配置して、ＩＯ領域３０を形成する（図６参照）。
【００１５】
接続パッド４１ａ〜４１ｃおよび４２ａ〜４２ｄのそれぞれは、対応するＩＯセル３１上に配置されている。すなわち、それぞれの接続パッドは、少なくともその一部が、対応するＩＯセル３１を構成する素子（四角で示された領域内に配置されている）の上方に位置するように配置されている。
【００１６】
コア電源配線２１は、コア領域２０に配置される複数の回路素子に高電位電圧（ＶＤＤ）を供給する高電位電源配線であり、コア接地配線２２は、コア領域２０に配置される複数の回路素子に低電位電圧（ＧＮＤ）を供給する低電位電源配線である。コア電源配線２１（またはコア接地配線２２）は、コア領域２０の一辺に沿って、コア領域２０内に配置される（図６参照）。図１に示した例では、このコア電源配線２１（またはコア接地配線２２）上に、複数の第２の接続パッド（接続パッド４３ａ〜４３ｄ）が配置されている。すなわち、接続パッド４３ａ〜４３ｄは、コア電源配線２１（またはコア接地配線２２）に沿って、かつ、少なくともその一部がコア電源配線２１（またはコア接地配線２２）の上方に位置するように、配置されている。
【００１７】
ＩＯセル３１ａ〜３１ｇ上に配置された接続パッド４１ａ〜４１ｃおよび４２ａ〜４２ｄは、主として、対応するＩＯセル３１ａ〜３１ｇ内の入力バッファ、出力バッファ、もしくは入出力バッファに接続され、それぞれ、入力パッド、出力パッド、もしくは入出力パッドとして利用される。接続パッド４１ａ〜４１ｃおよび４２ａ〜４２ｄは、また、ＩＯ領域３０に設けられるＩＯ領域用高電位電源配線もしくは接地電源配線（図示しない）に接続され、ＩＯ領域３０用の高電位電圧（ＶＤＤＯ）もしくは低電位電圧（ＧＮＤＯ）を供給するためにも使用される。これら接続パッドとＩＯセルや電源配線との接続では、配線やヴィア６１等が使用される。
【００１８】
コア電源配線２１（またはコア接地配線２２）上に配置された接続パッド４３ａ〜４３ｄは、主としてコア領域べの電源供給のために使用される。具体的には、例えば、これらの接続パッド４３ａ〜４３ｄの直下に、もしくは隣接して設けられたヴィア（図示しない）を介してコア電源配線２１（またはコア接地配線２２）に接続され、コア領域２０に配置される複数の回路素子に高電位電圧ＶＤＤ（または低電位電圧ＧＮＤ）を供給するために利用される。もしくは、コア電源配線２１（またはコア接地配線２２）に隣接して配置される、図示しないコア接地配線２２（またはコア電源配線２１）に、ヴィアおよび配線を介して接続され、コア領域２０に配置される複数の回路素子に低電位電圧ＧＮＤ（または高電位電圧ＶＤＤ）を供給するために利用される。
【００１９】
本実施例では、各列の接続パッド４１ａ〜４１ｃ，４２ａ〜４２ｄ，４３ａ〜４３ｄのパッドピッチＰはＩＯセル３１ａ〜３１ｇのセルピッチＳの２倍（＝２Ｓ）になっている。また、これら３列に分かれて配置された接続パッド全体のパッドピッチはＰ／３であり、したがってセルピッチＳの２／３倍（＝２Ｓ／３）となっている。つまり、２個のＩＯセル当り３つの接続パッドを配置できる構造となっている。これにより、図７および図９で説明した従来の千鳥状の２列パッド配置（１個のＩＯセル当り１個の接続パッド）に比べて、実質１．５倍の数の接続パッドを配置することが可能となる。また図８で説明した４列パッド配置と比較すると、ＩＯセルのセル幅を２倍大きくすることができる。つまり、セル幅を図７および図９で説明したパッド配列の場合と同じにすることができる。
【００２０】
図２に各接続パッド４１ａ〜４１ｃ，４２ａ〜４２ｄ，４３ａ〜４３ｄにワイヤ７０でワイヤボンディングした様子を示した。２列に分けて配置された第１の接続パッド４１ａ〜４１ｃおよぴ４２ａ〜４２ｄは、コア領域２０の一辺に沿う方向（図１の横方向）に、ＩＯセル３１ａ〜３１ｇの配置ピッチＳの正の整数倍（図１の例では２倍）のピッチで配置される。コア電源配線２１（またはコア接地配線２２）上に配置された接続パッド４３ａ〜４３ｄについては、ＩＯセル３１ａ〜３１ｇの配置とは無関係に配置することも可能である。しかし、実用的には、接続パッド４３ａ〜４３ｄについても、コア領域２０の一辺に沿う方向（図１の横方向）の配置位置を、接続パッド４１ａ〜４１ｃおよび４２ａ〜４２ｄの同じ方向の配置位置に対して一定の単純な関係を保つようにすることが好ましい。これによって、自動ボンディング装置を用いてワイヤボンディングを行う際の、ボンディング位置の設定を容易にし、ボンディング不良発生を防止することができる。具体的には、例えば、接続パッド４３ａ〜４３ｄについても、コア領域２０の一辺に沿う方向に、ＩＯセル３１ａ〜３１ｇの配置ピッチＳの正の整数倍（図１の例では２倍）のピッチで配置することが好ましい。特に、第１の接続パッド４１ａ〜４１ｃおよび４２ａ〜４２ｄの、コア領域２０の一辺に沿う方向の配置ピッチをＩＯセル３１ａ〜３１ｇの配置ピッチＳの正の整数倍とした場合には、接続パッド４３ａ〜４３ｄの配置ピッチを、これらの接続パッド４１ａ〜４１ｃおよび４２ａ〜４２ｄの配置ピッチのさらに正の整数倍（図１の例でほ１倍）とすることが好ましい。また、第１の接続パッド４１ａ〜４１ｃ、４２ａ〜４２ｄ、および第２の接続パッド４３ａ〜４３ｄの全体を千鳥状に配置することにより、さらにボンディングを容易にすることができる。
【００２１】
前述したように、コア電源配線２１（またはコア接地配線２２）上に配置された第２の接続パッド４３ａ〜４３ｄについては、第１の接続パッド４１ａ〜４１ｃおよび４２ａ〜４２ｄに比較して大きなピッチで配置することも可能である。この場合には、第２の接続パッド４３ａ〜４３ｄのコア領域２０の一辺に沿う方向（図１の横方向）の寸法を、第１の接続パッド４１ａ〜４１ｃおよび４２ａ〜４２ｄの同じ方向の寸法に比較して大きくすることも可能である。しかし、第２の接続パッド４３ａ〜４３ｄの配置ピッチを第１の接続パッド４１ａ〜４１ｃもしくは４２ａ〜４２ｄの配置ピッチと同一にして、パッド配置密度を高めるためには、第２の接続パッド４３ａ〜４３ｄのコア領域２０の一辺に沿う方向の寸法についても、第１の接続パッド４１ａ〜４１ｃ、４２ａ〜４２ｄの同じ方向の寸法と同一もしくは実質的に同一にすることが好ましい。
【００２２】
なお、これらの接続パッド４１ａ〜４１ｃ、４２ａ〜４２ｄ、および４３ａ〜４３ｄに対する外部接続手段としてボンディングワイヤを接続することにより、特に低コストでの実装が可能になる。しかし、本発明の半導体集積回路において利用する外部接続手段はボンディングワイヤには限定されない。例えば、金バンプを接続することも可態である。もしくは、再配置配線を介して半田バンプを接続することも可能である。いずれの場合においても、第１の接続パッド４１ａ〜４１ｃおよび４２ａ〜４２ｄと、第２の接続パッド４３ａ〜４３ｄとに対して、同一の外部接続手段を接続することにより、実装コストの抑制が可能である。
【００２３】
[第２の実施例]
図３は本発明の第２の実施例の半導体集積回路のＩＯ領域の一部とコア領域の一部の説明図である。本実施例は第１の実施例と同じ３列のパッド配列において、接続パッド４１ａ〜４１ｃ，４２ａ〜４２ｄのＩＯセル３１ａ〜３１ｇへの接続構造は第１の実施例と同じであるが、配置位置が若干ずれている。このように、ＩＯセル３１の中心線と接続パッドの中心線が必ずしも重なっていなくても良く、パッド列内での接続パッドの配置とＩＯセル３１の配置とは、接続パッドとＩＯセルとの接続が可能な範囲で任意の位置とすることが可能である。
【００２４】
第１および第２の実施例のいずれにおいても、第１の接続パッド（接続パッド４１ａ〜４１ｃおよび４２ａ〜４２ｄ）のそれぞれを、対応するＩＯセル３１上に配置した。これによって、ＩＯセルおよび第１の接続パッドを配置するために必要なチップ面積を縮小することが可能である。しかし、本発明の半導体集積回路において、このように接続パッドを対応するＩＯセル上に配置することは必須ではない。チップ面積に余裕があるときには、例えば図７に示されたように、ＩＯセルが配置された領域のさらに外側に第１の接続パッドを配置することも可能である。また、第２の接続パッド（接続パッド４３ａ〜４３ｄ）についても、コア電源配線２１（またはコア接地配線２２）上に配置することは必須ではない。ただし、コア電源配線２１（またはコア接地配線２２）上に配置しない場合であっても、対応するコア電源配線２１（またはコア接地配線２２）に短い配線で接続し、高い電源供給能力を得ることが可能なように、コア電源配線２１（またはコア接地配線２２）に沿って配置することが好ましい。
【００２５】
[第３の実施例]
図４は本発明の第３の実施例の半導体集積回路のＩＯ領域の一部とコア領域の一部の説明図であり、接続パッドを４列に配列した場合の実施例である。接続パッド４１ａ〜４１ｄはＩＯセル３１ｃ，３１ｆ，３１ｉ，３１ｌ上に配置され、接続パッド４２ａ〜４２ｅはＩＯセル３１ａ，３１ｄ，３１ｇ、３１ｊ，３１ｍ上に配置され、接続パッド４３ａ〜４３ｅはＩＯセル３１ｂ，３１ｅ，３１ｈ、３１ｋ，３１ｎ上に配置され、接続パッド４４ａ〜４４ｅはコア領域２０のコア電源配線２１（又はコア接地配線２２）上に配置されている。各列の接続パッド４１ａ〜４１ｄ，４２ａ〜４２ｅ，４３ａ〜４３ｅ，４４ａ〜４４ｅのパッドピッチＰはＩＯセル３１ａ〜３１ｎのセルピッチＳの３倍（＝３Ｓ）になっている。また、４列に分けて配置した接続パッド全体のパッドピッチはＰ／４であり、したがってセルピッチＳの３／４倍（＝３Ｓ／４）となっている。これにより、ＩＯセル３１の３個当り４つの接続パッドを配置できる構造となっている。
【００２６】
[第４の実施例]
図５は本発明の第４の実施例の半導体集積回路のＩＯ領域の一部とコア領域の一部の説明図である。図５に示すのは、４列の接続パッドの内の１列の接続パッドをコア領域２０のコア電源配線２１上に、別の一列をコア領域２０のコア接地配線２２上に配置し、残りの２列をＩＯセル３１上に配列した場合の実施例である。コア電源配線２１上に配置された接続パッド４３ａ〜４３ｄは、主として、コア領域２０に配置される複数の回路素子に高電位電圧ＶＤＤを供給するために利用される。コア接地配線２２上に配置された接続パッド４４ａ〜４４ｄは、主として、コア領域２０に配置される複数の回路素子に低電位電圧ＧＮＤを供給するために利用される。各列の接続パッド４１ａ〜４１ｃ，４２ａ〜４２ｄ，４３ａ〜４３ｄ，４４ａ〜４４ｄのパッドピッチＰはＩＯセル３１ａ〜３１ｇのセルピッチＳの２倍（＝２Ｓ）になっている。また、４列に分けて配置した接続パッド全体のパッドピッチはＰ／４であり、したがってセルピッチＳの１／２倍（＝Ｓ／２）となっている。これにより、ＩＯセル３１の２個当り４つの接続パッドを配置することが可能となる。
【００２７】
本例においては、第２の接続パッドが第１群の接続パッド４３ａ〜４３ｄと第２群の接続パッド４４ａ〜４４ｄとに分けられ、それぞれが１つの列を形成するように配置される。これにより、各列の接続パッドのパッドピッチを図１に示した第１の実施例の場合と同一（ＩＯセルの配置ピッチＳの２倍）に保ちながら、第２の接続パッドの個数を、第１の実施例の場合の２倍に増やすことができる。このため、第１の実施例の場合よりもさらに、コア領域への電源供給のためにパッド不足が発生する確率を減少させることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施例の半導体集積回路のＩＯ領域の一部とコア領域の一部の説明図である。
【図２】第１の実施例において接続パッドにワイヤボンディングを施した説明図である。
【図３】本発明の第２の実施例の半導体集積回路のＩＯ領域の一部とコア領域の一部の説明図である。
【図４】本発明の第３の実施例の半導体集積回路のＩＯ領域の一部とコア領域の一部の説明図である。
【図５】本発明の第４の実施例の半導体集積回路のＩＯ領域の一部とコア領域の一部の説明図である。
【図６】従来の半導体集積回路の概略構成を示す平面図である。
【図７】図６の従来の半導体集積回路のＩＯ領域の一部とコア領域の一部の説明図である。
【図８】接続パッドを４列に配置した従来の半導体集積回路のＩＯ領域の一部の説明図である。
【図９】接続パッドをＩＯ領域上に２列に配置した従来の半導体集積回路のＩＯ領域の一部の説明図である。
【符号の説明】
【００２９】
１０：半導体装置
２０：コア領域、２１：コア電源配線、２２：コア接地配線
３０：ＩＯ領域、３１，３１ａ〜３１ｎ：ＩＯセル、３２：コア電源用セル、３３：コア接地用セル、３４：コア電源配線、３５：コア接地配線、３６：隣接境界領域
４０，４１ａ〜４１ｄ，４２ａ〜４２ｅ，４３ａ〜４３ｅ，４４ａ〜４４ｅ：接続パッド
５１，５２：配線
６１：ヴィア
７０：ボンディングワイヤ
【図１】
2007305822.tif 000003
【図２】
2007305822.tif 000004
【図３】
2007305822.tif 000005
【図４】
2007305822.tif 000006
【図５】
2007305822.tif 000007
【図６】
2007305822.tif 000008
【図７】
2007305822.tif 000009
【図８】
2007305822.tif 000010
【図９】
2007305822.tif 000011