(57)【要約】【課題】データ消去後の弱書き込みモードの条件最適化により信頼性向上を図った不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成され、各ＮＡＮＤセルユニットの一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルアレイを有し、データ消去後、消去されたメモリセルのしきい値電圧を正方向に微調整する弱書き込みモードにおいて、複数のＮＡＮＤセルユニットに対する弱書き込み電圧印加時に書き込み禁止とするＮＡＮＤセルユニットについてチャネル及び拡散層電圧がビット線電圧と等しく設定される。【選択図】図１
2007305204.tif 000002
【特許請求の範囲】
【請求項１】
複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成され、各ＮＡＮＤセルユニットの一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルアレイを有し、
データ消去後、消去されたメモリセルのしきい値電圧を正方向に微調整する弱書き込みモードにおいて、複数のＮＡＮＤセルユニットに対する弱書き込み電圧印加時に書き込み禁止とするＮＡＮＤセルユニットについてチャネル及び拡散層電圧がビット線電圧と等しく設定される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
ＮＡＮＤセルユニット内の複数のメモリセルの制御ゲートは別々のワード線に、第１及び第２の選択ゲートトランジスタのゲートはそれぞれワード線と並行する第１及び第２の選択ゲート線に接続され、ワード線を共有する複数のＮＡＮＤセルユニットの集合が消去単位である１ブロックを構成し、
データ消去は選択ブロック内の全ＮＡＮＤセルユニットに対して同時に行われる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
データ消去後の弱書き込みモードは、前記選択ブロック内の全ＮＡＮＤセルユニットについて、ビット線に０Ｖを、第１の選択ゲート線に所定のオン電圧を、第２の選択ゲート線に０Ｖを与えて、ワード線に書き込み電圧を与える書き込み電圧印加動作と、各ＮＡＮＤセルユニット内のメモリセルしきい値電圧が所定値になったことを確認するベリファイ読み出し動作の繰り返しとして行われ、
ベリファイ読み出し動作後の書き込み電圧印加動作では、書き込み禁止とするＮＡＮＤセルユニットに対して、ビット線にＶｄｄを、第１の選択ゲート線にＶｄｄ＋Ｖｔ（Ｖｔは選択ゲートトランジスタのしきい値電圧）またはそれ以上の電圧を与えて、そのＮＡＮＤセルユニットのチャネル及び拡散層がビット線と同じＶｄｄに設定される
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記弱書き込みモードのベリファイ読み出しは、前記選択ブロックの全ワード線に０Ｖを、第１及び第２の選択ゲート線にＶｄｄ＋Ｖｔ以上の電圧を、共通ソース線にＶｄｄを与えて、共通ソース線からビット線に流れるセル電流によるビット線充電状態を検出することにより行われる
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
各メモリセルは、複数ビットを記憶する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリの基本構造は、ソース／ドレイン拡散層を共有する形で直列接続された複数のメモリセル（例えば３２個）とビット線側及びソース線側に設けられた二つの選択ゲートトランジスタとで構成される。個々のメモリセルのワード線方向及びビット線方向のピッチは、最小加工寸法Ｆの２倍にできる。このため、ＮＯＲ型と比べて単位セル面積が小さく、高密度化、大容量化が可能である。
【０００３】
近年は、一つのメモリセルに多ビットを記憶する多値記憶方式の採用により、ＮＡＮＤ型フラッシュメモリの更なる大容量化が図られている。
【０００４】
ＮＡＮＤ型フラッシュメモリのデータ消去は、ブロック内の全メモリセルに消去電圧を印加して、それらのしきい値電圧を負の消去状態にする、という動作として行われる。データ書き込みは、消去されたメモリセルのフローティングゲートに電子を注入する書き込み動作によって、正のしきい値電圧状態を得る。多値記憶を行う場合には、複数の正のしきい値レベル制御を行うことになる。
【０００５】
多値記憶では、それらの複数の正のしきい値レベルの間に適切な読み出しマージンが確保させるように、精細な書き込み制御を行う必要がある。また、それらの複数の正のしきい値レベルは、メモリセルの特性から決まる設定可能な範囲を超えてはならない。そのためには、各データのしきい値分布を狭くすることが望まれる。
【０００６】
書き込み時の正のしきい値制御では、しきい値のステップアップを小さく抑える書き込み条件と、しきい値下限値を規定する書き込みベリファイ条件とによって、狭いしきい値分布に追い込むことが可能である。しかし、データ消去では通常、負の消去しきい値の下限値は制御されず、しきい値分布が広いものとなる。
【０００７】
この様に消去状態のしきい値分布が広いことは、特に多値記憶の場合に、いくつかの不都合をもたらす。
【０００８】
第１に、データ書き込み時の“１”書き込みディスターブの軽減に優れた書き込みパルス印加方式を使用する場合に十分に性能が発揮されない場合がある。即ちデータ書き込みは、１ページデータについて、しきい値電圧を上昇させる“０”書き込みと、しきい値電圧を上昇させない“１”書き込み（書き込み禁止）とが同時並行で行われる。この場合“１”書き込みのＮＡＮＤセルチャネル電位制御のためには、例えば、選択メモリセルのソース線側に隣接する非選択メモリセル（既書き込み）に０Ｖを与えて、それ以外の非選択メモリセルに書き込みパス電圧を与えて、既書き込みセル領域のチャネルと未書き込みセル領域のチャネルとを分離した状態でブーストしてチャネル電位を制御する方式が用いられる。
【０００９】
この方法は、既に書き込みが行われたチャネルブースト効率の悪いセル領域を電気的に分離した状態で、選択セルが含まれる未書き込みセル領域のチャネルをブーストすることができるので、書き込みディスターブに強い書き込みパルス印加法となっている。しかしこの方法では、０Ｖが印加されるメモリセルにおいて、そのソース側のチャネル電位が低い状態でカットオフしなければ、期待通りの書き込み禁止状態が得られないので、過剰に消去された負のしきい値電圧があると、十分な性能が発揮されない。
【００１０】
第２に、消去しきい値が負の大きな値であると、書き込み時にしきい値シフト量が大きくなってしまう。このことは、隣接メモリセル間の浮遊ゲート間容量結合によるノイズが大きくなることを意味する。即ち、第１のメモリセルに、これに隣接する第２のメモリセルが消去状態でデータが書かれ、その後第２のメモリセルに正のしきい値データが書かれると、既書き込みの第１のメモリセルでは、第２のメモリセルの書き込み前後の浮遊ゲートの電位変化を受けて、大きなしきい値変動が生じる。これは、メモリセルアレイが微細化される程、大きな問題になる。
【００１１】
この様な問題を解決するには、消去状態のなかの大きな負のしきい値状態（過消去状態）を、弱書き込み（ソフトプログラム）によってある程度書き戻すという手法が有効であり、このことは既に提案されている（例えば、特許文献１参照）。
【特許文献１】特開平１１−１７６１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
この発明は、データ消去後の弱書き込みモードの条件最適化により信頼性向上を図った不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この発明の一態様による不揮発性半導体記憶装置は、複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成され、各ＮＡＮＤセルユニットの一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルアレイを有し、
データ消去後、消去されたメモリセルのしきい値電圧を正方向に微調整する弱書き込みモードにおいて、複数のＮＡＮＤセルユニットに対する弱書き込み電圧印加時に書き込み禁止とするＮＡＮＤセルユニットについてチャネル及び拡散層電圧がビット線電圧と等しく設定される。
【発明の効果】
【００１４】
データ消去後の弱書き込みモードの条件最適化により信頼性向上を図った不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１６】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示している。メモリセルアレイ１０２は、多数のＮＡＮＤセルユニット１００を配列して構成されている。各ＮＡＮＤセルユニット１００は、複数個（この例では８個）の電気的書き換え可能な不揮発性メモリセルＭＣ０−ＭＣ７が直列接続されたＮＡＮＤストリングと、その一端をビット線ＢＬに接続する選択ゲートトランジスタＳＧ１及び他端を共通ソース線ＣＥＬＳＲＣに接続する選択ゲートトランジスタＳＧ２とを有する。
【００１７】
メモリセルは、フローティングゲートと制御ゲートとが積層されたＭＯＳトランジスタである。隣接セルがソース、ドレイン拡散層を共有する形で複数のメモリセルが直列接続されて、ＮＡＮＤストリングを構成する。
【００１８】
メモリセルＭＣ０−ＭＣ７の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ７に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続されている。これらのワード線ＷＬ０−ＷＬ７と選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤセルユニット１００の集合は、データ消去の単位となるブロック１０１を構成する。図示のように、メモリセルアレイ１０２には通常、ビット線の方向に複数のブロック１０１が配列される。
【００１９】
メモリセルアレイ１０２のビット線はセンスアンプ回路３０に接続される。センスアンプ回路３０は、１ページ分の読み出しデータ及び書き込みデータ保持を行うべく、例えばビット線毎に用意されたセンスユニット３１を有する。
【００２０】
この図においては、ビット線毎にセンスユニットが設けられているが、ビット線２本に対して一つのセンスユニットが選択的に接続される構成であってもよい。
【００２１】
ワード線及び選択ゲート線を選択駆動するロウデコーダ回路１０は、ブロック選択を行うブロックデコーダ１１と、その出力により共通ゲートが駆動される、選択ブロック内のワード線及び選択ゲート線に駆動電圧を転送するための転送トランジスタアレイ１２とを有する。選択ブロック内のワード線及び選択ゲート線に与える駆動電圧を発生するためのワード線駆動回路２０は、ページアドレスデコーダを備えて各ワード線に与える駆動電圧を発生するＣＧデコーダ・ドライバ２４、選択ゲート線に与える駆動電圧を発生するＳＧＤ，ＳＧＳドライバ２２，２３及び、ロウデコーダ用の電源の一つであるＶＲＤＥＣを駆動するＶＲＤＥＣドライバ２１を有する。
【００２２】
ワード線駆動回路２０は、全ブロックに共通に一つ設けられており、その出力はブロックデコーダ１１で選択されたブロックに供給されることになる。
【００２３】
外部端子Ｉ／Ｏから供給されるアドレスは、入出力回路１を介し、アドレスレジスタ３を介して、ページアドレスがワード線駆動回路２０のＣＧデコーダ・ドライバ２４に、ブロックアドレスがブロックデコーダ１１に、カラムアドレスがカラムデコーダ７にそれぞれ出力される。
【００２４】
外部端子Ｉ／Ｏから供給されるコマンドは、入出力回路１を介し、コマンドレジスタ２でデコードされてシーケンス制御回路４に送られる。シーケンス制御回路４は、コマンドその他外部制御信号に基づいて読み出し動作制御を行い、書き込み及び消去のシーケンス制御を行う。
【００２５】
読み出し／書き込みデータは、カラムデコーダ７によりカラム選択され、入出力回路１を介してセンスアンプ回路３０と入出力端子Ｉ／Ｏとの間でデータ転送される。
【００２６】
書き込み、消去及び読み出しの各動作モードでは電源電圧を昇圧した種々の高電圧が必要であり、そのために高電圧発生回路５が用意されている。高電圧発生回路５はシーケンス制御回路４により制御され、発生される電圧は、ワード線駆動回路２０内の種々の回路を介してワード線、選択ゲート線、ブロックデコーダに出力され、またページバッファドライバ６を介してセンスアンプ回路３０に出力される。
【００２７】
この実施の形態では、メモリセルアレイは多値データを記憶する。例えば図２は、４値データの場合のしきい値分布とビット割り付けの一例を示している。上位ページデータをｘ、下位ページデータをｙとして、４値データは（ｘｙ）で表される。
【００２８】
しきい値電圧が負の消去状態がデータ（１１）である。このデータ（１１）状態から、しきい値電圧をＶ１，Ｖ２，Ｖ３まで上昇させた状態がそれぞれ、データ（１０），（００），（０１）である。
【００２９】
データ書き込みには、図２に示したように、下位ページ書き込みと上位ページ書き込みとで行われる。下位ページ書き込みでは、データ（１１）のセルに選択的にしきい値を上昇させる“０”書き込みを行って、データ（１０）を得る。上位ページ書き込みでは、データ（１１），（１０）のセルに対する選択的な“０”書き込みにより、それぞれデータ（０１），（００）を得る。
【００３０】
データ書き込みは、ページ単位で行われる。即ち書き込みデータ“１”，“０”に応じてビット線電圧制御を行って、電子をセルのフローティングゲートに注入させてしきい値電圧を上昇させる“０”書き込みと、電子注入させずセルしきい値を維持する“１”書き込み（即ち書き込み禁止）とを同時に行う。
【００３１】
図４は、“１”書き込みのＮＡＮＤセルユニットのバイアス条件を示している。書き込みは、ソース線ＣＥＬＳＲＣ側のメモリセルから順に行われ、図４ではメモリセルＭＣ５（ワード線ＷＬ５）が選択された場合を示している。このとき選択ワード線ＷＬ５に書き込み電圧Ｖｐｇｍが与えられ、非選択ワード線には書き込みパス電圧Ｖｍが与えられる。但しこの例では、“１”書き込みディスターブを抑制する手法として、選択ワード線ＷＬ５よりソース線ＣＥＬＳＲＣ側に二つ目のワード線ＷＬ３には０Ｖを与え、一つ目のワード線ＷＬ４には、中間電圧Ｖａを与えている。或いは、中間電圧Ｖａを用いることなく、選択ワード線ＷＬ５に隣接するワード線ＷＬ４に０Ｖを与えるようにしてもよい。
【００３２】
ビット線ＢＬ側の選択ゲート線ＳＧＤには電圧Ｖｓｇｄを与える。ソース線ＣＥＬＳＲＣ側の選択ゲート線ＳＧＳは、０Ｖとして、選択ゲートトランジスタＳＧ２をオフに保つ。
【００３３】
このバイアス条件でビット線ＢＬから“１”書き込みのための電源電圧Ｖｄｄが与えられると、ＮＡＮＤセルチャネルは、Ｖｓｇｄ−Ｖｔ（Ｖｔは選択ゲートトランジスタのしきい値電圧）まで上昇して、選択ゲートトランジスタＳＧ１がオフになるためフローティング状態になる。
【００３４】
ワード線に与えられる書き込み電圧Ｖｐｇｍ及びパス電圧Ｖｍによって、フローティングのＮＡＮＤセルチャネルは容量結合により電位上昇する。図の例では、選択セルＭＣ５に近いメモリセルＭＣ３に０Ｖが与えられて、ここでカットオフさせる。
【００３５】
この電圧印加法により、選択セルが含まれた領域のチャネル電位を効率よく上昇させて、選択セルのトンネル酸化膜に印加される電界を弱め、書き込みが生じないようにする。
【００３６】
“０”書き込みのＮＡＮＤセルユニットに対してはビット線から０Ｖが与えられ、ＮＡＮＤセルチャネルが０Ｖの状態で書き込み電圧Ｖｐｇｍが与えられる。従って図４に示したバイアス条件で、選択セルのチャネルから浮遊ゲートに電子注入が起こる。
【００３７】
書き込みベリファイは、図２に示す書き込みデータ（１０），（００），（０１）に応じて設定されたベリファイ電圧（即ち各しきい値分布の下限値）Ｖ１，Ｖ２，Ｖ３を読み出し電圧として用いた読み出し動作により行われる。“０”書き込みが確認されたセルは、それ以後“１”書き込み状態（書き込み禁止状態）に切り換えて、１ページ分の全セルの書き込みが確認されるまで、書き込み電圧印加動作と書き込みベリファイ読み出し動作とが繰り返される。
【００３８】
図３は、データ消去及びその後の弱書き込みによるデータしきい値変化を示している。データ消去は、選択ブロック内の全ワード線を０Ｖとし、セルアレイが形成されたｐ型ウェルに消去パルス電圧Ｖｅｒａを与えて、全メモリセルのフローティングゲートから電子を放出させる動作として行われる。これにより、しきい値電圧が負の消去状態（１１）が得られる。
【００３９】
消去ベリファイ読み出しは、例えば図１０に示すように、全ワード線に０Ｖを与えた状態でソース線ＣＥＬＳＲＣ側からビット線ＢＬにセル電流Ｉｃｅｌｌを流すソースフォロア動作による。選択ゲート線ＳＧＤ，ＳＧＳには、少なくともＶｄｄ＋Ｖｔ（Ｖｔは選択ゲートトランジスタのしきい値）或いはそれ以上の電圧を与える。これにより、予め０Ｖにプリチャージされたビット線が│Ｖｅｖ│以上に充電されることを検出して、消去状態の負のしきい値を確認することができる。実際の負のしきい値は、ビット線にＶｅｖが充電される場合には、メモリセルにＶｅｖの基板バイアス効果がかかるため、−│Ｖｅｖ│よりやや低い値になる。消去では、この様なしきい値を上限とするような負のしきい値分布が作られる。
【００４０】
消去後の弱書き込みは、負の方向に大きく消去されたメモリセルのしきい値電圧を正方向に移動させて、しきい値分布を狭くする微調整書き込みである。ここでは、弱書き込みのための書き込みパルス印加動作とそのベリファイ動作が、所定の判定条件を満たすまで複数回繰り返し行われる。またこの繰り返しの間に、効率よく弱書き込みを行うために、ステップアップ制御が用いられ、弱書き込み電圧は例えば０．２Ｖずつ増加する。
【００４１】
弱書き込みベリファイ動作には、消去ベリファイと同様の負のしきい値読み出し動作が用いられる。この読み出し結果について、消去ベリファイ電圧Ｖｅｖよりもしきい値が正の方向にシフトしたメモリセルが所定数以下であれば、弱書き込みのための書き込みパルス印加動作を継続し、所定数より多ければ弱書き込みを終了する。
【００４２】
この方法では、消去分布の下すそのメモリセルのしきい値変化を直接検出していないが、消去動作で大きく負側にシフトするメモリセルは書き込み特性も速い傾向があるので、消去分布の下側のセルは上側のセルよりもシフト量が大きく、消去分布を狭くすることができる。
【００４３】
この様に弱書き込みを行うことによって、消去パルス印加後に過剰に消去されたメモリセルがなくなると、図４で示した書き込み電圧印加法において、所望の書き込み禁止状態にすることができる。即ちワード線にＶｍを印加してメモリセルのチャネル電位をカップリングにより上昇させるときに、チャネル電位が低い状態でＭＣ３をカットオフさせることができるので、選択セルが含まれるチャネル領域を効率よく昇圧して、Ｖｃｈａ＜Ｖｃｈｂとすることができる。
【００４４】
また、この様な弱書き込みを行うことにより、データ書き込み時のしきい値シフト量を抑えることが可能になる。図３に示すように、図２の４値記憶方式の場合、特にデータ（１１）からデータ（０１）を書く上位ページ書き込みにおいて、弱書き込みを行わないとすると、非常に大きなしきい値シフト量Ｂが生じてしまう。これに対して、弱書き込みを行って消去状態（１１）のしきい値分布の下限値を押し上げることにより、同じ書き込みをより小さいしきい値シフト量Ａで行うことが可能になる。これは、隣接メモリセルの浮遊ゲート間の容量結合ノイズを低減することになる。
【００４５】
図５は、弱書き込みモードにおいて、選択ブロック（消去されたブロック）の全ワード線に通常の書き込み電圧Ｖｐｇｍより低い書き込み電圧Ｖｓｐを印加する書き込み電圧印加動作を一つのＮＡＮＤセルユニットについて示している。最初はブロック内の全てのビット線に０Ｖが与えられ、これがＶｓｇｄによりオン駆動された選択ゲートトランジスタＳＧ１を介して、ＮＡＮＤセルチャネルに転送される。これにより、各メモリセルの浮遊ゲートに電子が注入されて、しきい値が正方向に移動する。
【００４６】
図８は、この書き込み時の各部電圧波形を示している。タイミングＴ１で選択ゲートトランジスタＳＧＤにＶｓｇｄが与えられ、ビット線には最初の書き込みサイクルでは全て書き込みのための０Ｖ（以後のサイクルでは書き込み及び書き込み禁止に応じて、０Ｖ及びＶｄｄ）が与えられ、ブロックデコーダ用の電源ＶＲＤＥＣが上昇し始め、これが選択ブロックの転送トランジスタアレイ１２の共通ゲートＴＧに与えられる。
【００４７】
タイミングＴ２でワード線駆動回路から駆動線ＣＧ０−７に書き込み電圧Ｖｓｐが出力され、ブロックデコーダ用の電源ＶＲＤＥＣは、Ｖｓｐ＋Ｖｔとなって転送トランジスタアレイの共通ゲートＴＧに与えられて、選択ブロックのワード線ＷＬ０−７には、書き込み電圧Ｖｓｐが転送される。
【００４８】
一定の書き込み時間後、タイミングＴ３で書き込み電圧を放電し、タイミングＴ４で書き込み動作を終了する。
【００４９】
書き込み電圧印加後、ベリファイ読み出しを行って、必要な書き込みが確認されたＮＡＮＤセルユニットについては、以後ビット線にＶｄｄを与えて、書き込み禁止状態とする。
【００５０】
図６は、ビット線にＶｄｄが与えられた書き込み禁止状態の弱書き込みバイアス条件を示している。このとき、ビット線側選択ゲートトランジスタＳＧ１のゲートにＶｓｇｄを与えると、そのソースがＶｓｇｄ−Ｖｔまで充電されるとトランジスタＳＧ１はオフになり、ＮＡＮＤセルチャネルはフローティングになる。従って、全ワード線への弱書き込み電圧Ｖｓｐの印加でチャネルが電位上昇し、電子注入は起こらない。この基本的動作は、通常の書き込みモードでの“１”書き込み（書き込み禁止状態）と同じである。
【００５１】
ところが、近年の微細化されたＮＡＮＤ型フラッシュメモリでは、図６の弱書き込みバイアス条件の下で、弱書き込みを止めようとしているにも拘わらず、誤って書き込みがなされる可能性があることが明らかになっている。即ち通常のデータ書き込み時は、非選択セルに対して、書き込みを生じさせないようなパス電圧Ｖｍを用いて書き込み禁止時のＮＡＮＤセルチャネル電位を制御している。これに対し、図６の条件では、全てのセルに弱書き込み電圧Ｖｓｐを与えている結果、通常のデータ書き込みでの“１”書き込みに比べて、ＮＡＮＤセルチャネル及び拡散層がより高い電位に昇圧される。
【００５２】
そしてソース線側選択ゲートトランジスタＳＧ２に着目すると、ゲートが０Ｖでオフであり、そのドレインが高い電位に昇圧されるために、この選択ゲートトランジスタＳＧ２のドレイン端にＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）電流が流れ、この電流により電子が発生して選択ゲートトランジスタＳＧ２の隣接セルＭＣ０で電子注入による誤書き込みを生じさせる。
【００５３】
これに対して図７は、ビット線にＶｄｄが与えられた書き込み禁止状態のより好ましい弱書き込みバイアス条件を示している。図６のバイアス条件と異なる点は、選択ゲートトランジスタＳＧ１のゲート（選択ゲート線ＳＧＤ）に与える電圧をＶｄｄ＋Ｖｔ（Ｖｔは、選択ゲートトランジスタのしきい値電圧）またはそれ以上としていることである。
【００５４】
このバイアス条件では、選択ゲートトランジスタＳＧ１がオフにならず、ＮＡＮＤセルユニットのチャネル及び拡散層はビット線ＢＬと導通したまま、ビット線ＢＬと同じＶｄｄ（例えば、２．５Ｖ）に固定された状態になる。この状態では全てのワード線に弱書き込み電圧Ｖｓｐを印加しても、ＮＡＮＤセルチャネルは昇圧されない。従ってソース線側選択ゲートトランジスタＳＧ２でＧＩＤＬ電流が流れることはなく、メモリセルＭＣ０での誤書き込みが防止できる。
【００５５】
この様に書き込み禁止状態としてＮＡＮＤストリング内チャネル領域にＶｄｄを転送する方法は、従来のチャネル昇圧方式に比べると、ワード線（制御ゲート）とチャネル間の電位差の弱め方が小さいため、パルス印加回数や弱書き込み電圧の制御に次のような配慮が必要となる。前述のように、０．２Ｖずつ弱書き込み電圧を増加させるステップアップ制御の場合には、例えば、Ｖｄｄ＝２．５Ｖの場合、メモリセルが書き込み禁止状態に転じてから書き込みパルス印加が１３〜１４回繰り返されると、書き込み禁止状態に転じる前の書き込み状態と同等の書き込みストレスが印加されるようになる。
【００５６】
従ってこの様な条件下では、書き込み禁止状態にしてもしきい値がシフトするため、この方法を適用するには、所望の書き込み禁止特性が得られる弱書き込み電圧または繰り返し回数の範囲で行う。
【００５７】
図９は、この好ましい弱書き込み条件での書き込み電圧波形を、図８と対応させて示している。ビット線側選択ゲート線ＳＧＤに与える電圧がＶｄｄ＋Ｖｔ以上である点で、図８と異なる。
【００５８】
弱書き込み電圧印加後のベリファイ読み出しの方法は、前述と同様に行われる。
【００５９】
この実施の形態によると、消去データ状態を微調整する弱書き込みモードの書き込み禁止状態のＮＡＮＤセルユニットで、ＮＡＮＤセルチャネルをフローティング状態にせず、ビット線電位に設定することによって、ＧＩＤＬ電流による誤書き込みを防止することが可能になる。
【図面の簡単な説明】
【００６０】
【図１】実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリの４値データ記憶の場合のしきい値分布とデータビット割り付けを示す図である。
【図３】データ消去によるしきい値分布変化を示す図である。
【図４】データ書き込み時の“１”書き込みセル対応のＮＡＮＤセルユニットのバイアス条件を示す図である。
【図５】データ消去後の弱書き込み動作のバイアス条件を示す図である。
【図６】通常の弱書き込み禁止のバイアス条件を示す図である。
【図７】好ましい弱書き込み禁止のバイアス条件を示す図である。
【図８】通常の弱書き込み動作の電圧波形図である。
【図９】好ましい弱書き込み動作の電圧波形図である。
【図１０】消去ベリファイ読み出し及び弱書き込みベリファイ読み出しのバイアス条件を示す図である。
【符号の説明】
【００６１】
１…入出力回路、２…コマンドレジスタ、３…アドレスレジスタ、４…シーケンス制御回路、５…高電圧発生回路、６…ページバッファドライバ、７…カラムデコーダ、１０…ロウデコーダ、１１…ブロックデコーダ、１２…転送トランジスタアレイ、２０…ワード線駆動回路、２１…ＶＲＤＥＣドライバ、２２…ＳＧＤドライバ、２３…ＳＧＳドライバ、２４…ＣＧデコーダ・ドライバ、３０…センスアンプ回路、３１…センスユニット、１００…ＮＡＮＤセルユニット、１０１…ブロック、１０２…メモリセルアレイ。
【図１】
2007305204.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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