(57)【要約】【課題】  浮遊ゲート電極と制御ゲート電極との間の電界集中、および、隣接セル間干渉を抑制できる、浮遊ゲート電極および制御ゲート電極を含む不揮発性半導体メモリを備えた半導体装置を提供すること。【解決手段】  半導体装置は、第１のメモリセルＣ１は、第１の島状領域１０８1 と、第１の導電性スペーサ１０７1 とを備え、第２のメモリセルは、第２の島状領域１０８2 と、第２の導電性スペーサ１０７2 とを備え、メモリセルＣ１，Ｃ２は、ゲート電極間絶縁膜１１１と、制御ゲート電極１１２とをさらに備え、ゲート電極間絶縁膜１１１の下部先端は、浮遊ゲート電極１０２1 ，１０２2 の下面よりも低い位置にあり、制御ゲート電極１１２の下部先端は、浮遊ゲート電極１０２1 ，１０２2 の下面と同じ位置もしくはそれよりも低い位置にある。【選択図】      図３
2007305749.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表面に設けられたトレンチ型素子分離領域と、前記半導体基板上に設けられ、電気的に書き換え可能な半導体メモリセルアレイであって、前記トレンチ型素子分離領域によって互いに分離され、かつ、隣接する第１および第２のメモリセルを含む前記半導体メモリセルアレイとを具備してなる半導体装置であって、
前記第１のメモリセルは、第１の島状領域および第１の導電性スペーサを備え、前記第１の島状領域は、前記半導体基板上の第１の島状半導体部、この第１の島状半導体部上に設けられた第１の絶縁膜およびこの第１の絶縁膜上に設けられた第１の浮遊ゲート電極を含み、前記第１の導電性スペーサは、前記第１の浮遊ゲート電極の上部側面上に選択的に設けられ、
前記第２のメモリセルは、第２の島状領域および第２の導電性スペーサを備え、前記第２の島状領域は、前記第１の島状半導体部と隣接し、かつ、前記トレンチ型素子分離領域によって前記第１の島状半導体部と分離された前記半導体基板上の第２の島状半導体部、この第２の島状半導体部上に設けられた第２の絶縁膜およびこの第２の絶縁膜上に設けられた第２の浮遊ゲート電極を含み、前記第２の導電性スペーサは、前記第２の浮遊ゲート電極の上部側面上に選択的に設けられ、
前記第１および第２のメモリセルは、ゲート電極間絶縁膜と、このゲート電極間絶縁膜上に設けられた制御ゲート電極とをさらに備え、前記ゲート電極間絶縁膜は、前記第１の島状領域、前記第１の導電性スペーサ、前記第２の島状領域、前記第２の導電性スペーサ、および、前記第１の島状領域と前記第２の島状領域との間の領域の上に設けられ、かつ、前記ゲート電極間絶縁膜の下部先端は、前記第１および第２の浮遊ゲート電極の下面よりも低い位置にあり、前記制御ゲート電極の下部先端は、前記第１および第２の浮遊ゲート電極の下面と同じ位置もしくはそれよりも低い位置にあり、
前記第１の浮遊ゲート電極の側面と前記制御ゲート電極との間の領域、および、前記第１の浮遊ゲート電極の側面と前記制御ゲート電極との間の領域において、前記ゲート電極間絶縁膜は屈曲部を持たないことを特徴とする半導体装置。
【請求項２】
前記トレンチ型素子分離領域は、表面に凹部を有する絶縁部材を備え、該絶縁部材は前記第１の島状領域と前記第２の島状領域との間の領域に設けられ、前記絶縁部材の前記凹部の底は、前記第１および第２の浮遊ゲート電極の下面よりも低く、かつ、前記ゲート電極間絶縁膜の下端先端および前記制御ゲート電極の下端先端は、前記絶縁部材の前記凹部内に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１および第２の浮遊ゲート電極と、前記第１および第２の導電性スペーサとは、同じ材料を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板と、前記半導体基板の表面に設けられたトレンチ型素子分離領域と、前記半導体基板上に設けられ、電気的に書き換え可能な半導体メモリセルアレイであって、前記トレンチ型素子分離領域によって互いに分離され、かつ、隣接する第１および第２のメモリセルを含む前記半導体メモリセルアレイとを具備してなる半導体装置の製造方法であって、
前記第１および第２のメモリセルを形成する工程は、
前記半導体基板上に第１および第２の絶縁膜となる絶縁膜を形成する工程と、
前記絶縁膜上に第１および第２の浮遊ゲート電極となる導電膜を形成する工程と、
前記導電膜、前記絶縁膜および前記半導体基板をエッチングすることにより、前記第１および第２の浮遊ゲート電極を形成し、前記第１および第２の浮遊ゲート電極下にそれぞれ前記第１および第２の絶縁膜を形成し、かつ、前記第１および第２の絶縁膜下にそれぞれ第１および第２の島状半導体部を形成する工程と、
前記第１の島状半導体部、前記第１の絶縁膜および前記第１の浮遊ゲート電極を含む第１の島状領域と、前記第２の島状半導体部、前記第２の絶縁膜および前記第２の浮遊ゲート電極を含む第２の島状領域との間の領域内を、素子分離用の絶縁部材で埋め込む工程であって、前記絶縁部材の上面が、前記第１および第２の浮遊ゲート電極の上面よりも低く、かつ、前記第１および第２の浮遊ゲート電極の下面よりも高い前記工程と、
前記絶縁部材で覆われていない前記第１および第２の浮遊ゲート電極の側面上にそれぞれ第１および第２の導電性スペーサを選択的に形成する工程と、
前記第１および第２の導電性スペーサをマスクにして前記絶縁性部材をエッチングすることにより、前記絶縁部材の表面に凹部を形成する工程であって、前記凹部の底が前記第１および第２の浮遊ゲート電極の下面よりも低い前記工程と、
前記第１の島状領域、前記第１の導電性スペーサ、前記第２の島状領域、前記第２の導電性スペーサ、および、前記第１の島状領域と前記第２の島状領域との間の領域の上にゲート電極間絶縁膜および該ゲート電極間絶縁膜上に制御ゲート電極を形成する工程であって、前記ゲート電極間絶縁膜の下部先端および前記制御ゲート電極の下部先端は前記絶縁部材の前記凹部内にあり、前記ゲート電極間絶縁膜の下部先端は前記第１および第２の浮遊ゲート電極の下面よりも低い位置にあり、前記制御ゲート電極の下部先端は前記第１および第２の浮遊ゲート電極の下面と同じ位置もしくはそれよりも低い位置にあり、前記第１の浮遊ゲート電極の側面と前記制御ゲート電極との間の領域、および、前記第１の浮遊ゲート電極の側面と前記制御ゲート電極との間の領域において、前記ゲート電極間絶縁膜は屈曲部を持たない前記工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１および第２の導電性スペーサを形成する工程は、前記第１および第２の導電性スペーサとなる導電膜を全面上に形成する工程と、前記導電膜の全面を異方性エッチングする工程とを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に、浮遊ゲート電極および制御ゲート電極を含むメモリセルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一つとして、不揮発性半導体メモリがある。近年、不揮発性半導体メモリは、データ格納用のデバイスとしての需要が高くなってきている。浮遊ゲート電極を用いた代表的な電気的に書き換え可能な不揮発性半導体メモリの一つとして、ＮＡＮＤ型フラッシュメモリが知られている（特許文献１）。
【０００３】
図１７に、従来のＮＡＮＤ型フラッシュメモリの断面図を示す。図１７は、チャネル幅方向に沿った断面図である。図１７において、３００はシリコン基板、３０１はトンネル絶縁膜、３０２は浮遊ゲート電極、３０３は素子分離絶縁膜、３０４はゲート電極間絶縁膜、３０５は制御ゲート電極を示している。
【０００４】
図１７に示されたデバイス構造は、以下の製造プロセスにより形成される。
【０００５】
まず、シリコン基板３００上に絶縁膜、多結晶シリコン膜が形成される。
【０００６】
次に、ハードマスクを用いたＲＩＥ（Reactive Ion Etching）プロセスにより、上記多結晶シリコン膜、上記絶縁膜、シリコン基板３００がエッチングされる。その結果、図１７に示された浮遊ゲート電極３０２、トンネル絶縁膜３０１が形成され、さらに、素子分離のためのトレンチがシリコン基板３００の表面に形成される。
【０００７】
次に、絶縁膜の堆積および平坦化により、上記トレンチは素子分離絶縁膜３０３で埋め込まれる。その後、ゲート電極間絶縁膜３０４、制御ゲート電極３０５が形成され、図１７に示されたデバイス構造が得られる。
【０００８】
しかし、上述した製造プロセスにて得られたデバイス構造には以下の問題がある。図１７に示されるように、浮遊ゲート電極３０２の上部には、鋭角なコーナー部が存在する。そのため、浮遊ゲート電極３０２の鋭角なコーナー部と制御ゲート電極３０５との間に電界集中が発生する。この電界集中は、データの書込み／消去時における、ゲート電極間絶縁膜３１１のリーク電流を増加させる。
【０００９】
隣接する浮遊ゲート電極３０２間には結合容量が存在する。この結合容量によって、隣接するメモリセル間には干渉（隣接セル間干渉）が生じる。隣接セル間干渉は、浮遊ゲート電極３０２の電位の変動を招き、この電位の変動は、しきい値電圧の変動を招く。隣接する浮遊ゲート電極３０２間の距離は、素子の微細化によって、小さくなる一方である。したがって、今後、隣接セル間干渉の影響は、ますます、大きくなると考えられている。
【特許文献１】特開２００２−３５９３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、浮遊ゲート電極と制御ゲート電極を含むメモリセルの特性劣化を抑制できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の表面に設けられたトレンチ型素子分離領域と、前記半導体基板上に設けられ、電気的に書き換え可能な半導体メモリセルアレイであって、前記トレンチ型素子分離領域によって互いに分離され、かつ、隣接する第１および第２のメモリセルを含む前記半導体メモリセルアレイとを具備してなる半導体装置であって、前記第１のメモリセルは、第１の島状領域および第１の導電性スペーサを備え、前記第１の島状領域は、前記半導体基板上の第１の島状半導体部、この第１の島状半導体部上に設けられた第１の絶縁膜およびこの第１の絶縁膜上に設けられた第１の浮遊ゲート電極を含み、前記第１の導電性スペーサは、前記第１の浮遊ゲート電極の上部側面上に選択的に設けられ、前記第２のメモリセルは、第２の島状領域および第２の導電性スペーサを備え、前記第２の島状領域は、前記第１の島状半導体部と隣接し、かつ、前記トレンチ型素子分離領域によって前記第１の島状半導体部と分離された前記半導体基板上の第２の島状半導体部、この第２の島状半導体部上に設けられた第２の絶縁膜およびこの第２の絶縁膜上に設けられた第２の浮遊ゲート電極を含み、前記第２の導電性スペーサは、前記第２の浮遊ゲート電極の上部側面上に選択的に設けられ、前記第１および第２のメモリセルは、ゲート電極間絶縁膜と、このゲート電極間絶縁膜上に設けられた制御ゲート電極とをさらに備え、前記ゲート電極間絶縁膜は、前記第１の島状領域、前記第１の導電性スペーサ、前記第２の島状領域、前記第２の導電性スペーサ、および、前記第１の島状領域と前記第２の島状領域との間の領域の上に設けられ、かつ、前記ゲート電極間絶縁膜の下部先端は、前記第１および第２の浮遊ゲート電極の下面よりも低い位置にあり、前記制御ゲート電極の下部先端は、前記第１および第２の浮遊ゲート電極の下面と同じ位置もしくはそれよりも低い位置にあり、前記第１の浮遊ゲート電極の側面と前記制御ゲート電極との間の領域、および、前記第１の浮遊ゲート電極の側面と前記制御ゲート電極との間の領域において、前記ゲート電極間絶縁膜は屈曲部を持たないことを特徴とする。
【００１２】
本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板の表面に設けられたトレンチ型素子分離領域と、前記半導体基板上に設けられ、電気的に書き換え可能な半導体メモリセルアレイであって、前記トレンチ型素子分離領域によって互いに分離され、かつ、隣接する第１および第２のメモリセルを含む前記半導体メモリセルアレイとを具備してなる半導体装置の製造方法であって、前記第１および第２のメモリセルを形成する工程は、前記半導体基板上に第１および第２の絶縁膜となる絶縁膜を形成する工程と、前記絶縁膜上に第１および第２の浮遊ゲート電極となる導電膜を形成する工程と、前記導電膜、前記絶縁膜および前記半導体基板をエッチングすることにより、前記第１および第２の浮遊ゲート電極を形成し、前記第１および第２の浮遊ゲート電極下にそれぞれ前記第１および第２の絶縁膜を形成し、かつ、前記第１および第２の絶縁膜下にそれぞれ第１および第２の島状半導体部を形成する工程と、前記第１の島状半導体部、前記第１の絶縁膜および前記第１の浮遊ゲート電極を含む第１の島状領域と、前記第２の島状半導体部、前記第２の絶縁膜および前記第２の浮遊ゲート電極を含む第２の島状領域との間の領域内を、素子分離用の絶縁部材で埋め込む工程であって、前記絶縁部材の上面が、前記第１および第２の浮遊ゲート電極の上面よりも低く、かつ、前記第１および第２の浮遊ゲート電極の下面よりも高い前記工程と、前記絶縁部材で覆われていない前記第１および第２の浮遊ゲート電極の側面上にそれぞれ第１および第２の導電性スペーサを選択的に形成する工程と、前記第１および第２の導電性スペーサをマスクにして前記絶縁性部材をエッチングすることにより、前記絶縁部材の表面に凹部を形成する工程であって、前記凹部の底が前記第１および第２の浮遊ゲート電極の下面よりも低い前記工程と、前記第１の島状領域、前記第１の導電性スペーサ、前記第２の島状領域、前記第２の導電性スペーサ、および、前記第１の島状領域と前記第２の島状領域との間の領域の上にゲート電極間絶縁膜および該ゲート電極間絶縁膜上に制御ゲート電極を形成する工程であって、前記ゲート電極間絶縁膜の下部先端および前記制御ゲート電極の下部先端は前記絶縁部材の前記凹部内にあり、前記ゲート電極間絶縁膜の下部先端は前記第１および第２の浮遊ゲート電極の下面よりも低い位置にあり、前記制御ゲート電極の下部先端は前記第１および第２の浮遊ゲート電極の下面と同じ位置もしくはそれよりも低い位置にあり、前記第１の浮遊ゲート電極の側面と前記制御ゲート電極との間の領域、および、前記第１の浮遊ゲート電極の側面と前記制御ゲート電極との間の領域において、前記ゲート電極間絶縁膜は屈曲部を持たない前記工程とを含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、浮遊ゲート電極と制御ゲート電極を含むメモリセルの特性劣化を抑制できる半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１５】
図１はＮＡＮＤ型フラッシュメモリのメモリセルの平面図、図２は該メモリセルの等価回路図である。
【００１６】
図１および図２において、Ｃ１，Ｃ２，…，Ｃｎはメモリセル、Ｓ１およびＳ２は選択トランジスタ、ＣＧ１（ＷＬ１），ＣＧ２（ＷＬ２），…，ＣＧｎ（ＷＬｎ）は浮遊ゲート電極（ワード線）、ＳＧ１およびＳＧ２は選択ゲート電極、ＢＬはビット線、Ｖssは電源電圧（グランド）を示している。図１および図２には示されてないが、メモリセルのチャネル幅方向（ワード線方向）に関しても、複数のメモリセルが配列されている。したがって、実際には、複数のビット線と複数のワード線とが直交し、それらの交点にそれぞれメモリセルが配置されている。
【００１７】
図３は、上記メモリセルのチャネル幅方向（ワード線方向）の断面図である。
【００１８】
本実施形態のＮＡＮＤ型フラッシュメモリは、シリコン基板１００と、シリコン基板１００の表面に設けられたトレンチ型の素子分離領域１０６と、シリコン基板１００上に設けられ、電気的に書き換え可能な半導体メモリセルアレイであって、素子分離領域１０６によって互いに分離され、かつ、隣接する第１−第５のメモリセルＣ１−Ｃ５を含む半導体メモリセルアレイとを備えている。こここでは、簡単のため、五つのメモリセルＣ１−Ｃ５しか示されていないが、実際にはもっと多くのメモリセルが存在する。
【００１９】
図３において、１００AA（１００AA１，１００AA２）は島状シリコン部（島状活性領域）、１０１（１０１1 ，１０１2 ）はトンネル絶縁膜、１０２（１０２1 ，１０２2 ）は浮遊ゲート電極、１０６insは素子分離用の絶縁部材、１０７（１０７1 ，１０７2 ）は導電性スペーサ、１０８（１０８1 ，１０８2 ）は島状領域、１０９は凹部（スリット）、１１１はゲート電極間絶縁膜、１１２は制御ゲート電極、１１５は層間絶縁膜、１１６はビット線を示している。
【００２０】
以下、隣接する二つのメモリセルとして、第１および第２のメモリセルＣ１，Ｃ２を例にあげて説明するが、その他の隣接する二つのメモリセルについて同様の説明が成り立つ。
【００２１】
第１のメモリセルＣ１は、第１の島状シリコン部１００AA１と、第１の島状シリコン部１００AA1上に設けられた第１のトンネル絶縁膜１０１1 と、第１のトンネル絶縁膜１０１1 上に設けられた第１の浮遊ゲート電極１０２1 とを含む第１の島状領域１０８1 と備えている。さらに、第１のメモリセルＣ１は、第１の浮遊ゲート電極１０２1 の上部側面上に選択的に設けられた第１の導電性スペーサ１０７1 を備えている。本実施形態では、第１の浮遊ゲート電極１０２1 と第１の導電性スペーサ１０７1 とは同じ材料（Ｓｉ）を含む。
【００２２】
第２のメモリセルＣ２は、第１の島状シリコン部１００AA１と隣接し、かつ、素子分離領域１０６によって第１の島状シリコン部１００AA１と分離された第２の島状シリコン部１００AA２と、第２の島状シリコン部１００AA２上に設けられた第２のトンネル絶縁膜１０１2 と、第２のトンネル絶縁膜１０１2 上に設けられた第２の浮遊ゲート電極１０２2 とを含む第２の島状領域１０８2 を備えている。さらに、第２のメモリセルＣ２は、第２の浮遊ゲート電極１０２2 の上部側面上に選択的に設けられた第２の導電性スペーサ１０７2 を備えている。
【００２３】
第１および第２のメモリセルＣ１，Ｃ２は、共通のゲート電極間絶縁膜１１１と、ゲート電極間絶縁膜１１１上に設けられた共通の制御ゲート電極１１２とを備えている。
【００２４】
ゲート電極間絶縁膜１１１は、第１の島状領域１０８1 、第１の導電性スペーサ１０７1 、第２の島状領域１０８2 、第２の導電性スペーサ１０７2 、および、第１の島状領域１０８1 と第２の島状領域１０８2 との間の領域の上に設けられている。
【００２５】
ゲート電極間絶縁膜１１１の下部先端は、第１および第２のトンネル絶縁膜１０１1 ，１０１2 の下面よりも低い位置にある。制御ゲート電極１１２の下部先端は、第１および第２の浮遊ゲート電極１０２1 ，１０２2 の下面よりも低い位置にある。
【００２６】
ゲート電極間絶縁膜１１１の下部先端は、第１および第２の浮遊ゲート電極１０２1 ，１０２2 の下面よりも低い位置にあれば良い。制御ゲート電極１１２の下部先端は、第１および第２の浮遊ゲート電極１０２1 ，１０２2 の下面と同じ高さでも構わない。ゲート電極間絶縁膜１１１の下部先端は、シリコン基板１００の表面には達しない。
【００２７】
このように、制御ゲート電極１１２の下部先端が、第１および第２の浮遊ゲート電極１０２1 ，１０２2 の下面と同じ高さ、もしくはそれよりも低い位置にあるため、第１および第２の浮遊ゲート電極１０２1 ，１０２2 の間は制御ゲート電極１１２によって静電遮蔽される。したがって、第１および第２の浮遊ゲート電極１０２1 ，１０２2 間の結合容量による、第１および第２の浮遊ゲート電極１０２1 ，１０２2 の電位の変動（しきい値変動）は抑制される。
【００２８】
素子分離領域１０６は、表面に凹部を有する絶縁部材１０６insを備え、絶縁部材１０６insは第１の島状領域１０８1 と第２の島状領域１０８2 との間の領域に設けられている。絶縁部材１０６insの凹部の底は、第１および第２の浮遊ゲート電極１０２1 ，１０２2 の下面よりも低く、さらに、第１および第２のトンネル絶縁膜１０１1 ，１０１2 の下面よりも低い。ゲート電極間絶縁膜１１１の下部先端および制御ゲート電極１１２の下部先端は凹部内に設けられている。したがって、制御ゲート電極１１２の下部先端は、上記の通り、第１および第２の浮遊ゲート電極１０２1 ，１０２2 の下面よりも低い位置に存在することになる。
【００２９】
第１および第２の導電性スペーサ１０７1 ，１０７2 の横方向の寸法は、第１および第２の浮遊ゲート電極１０２1 ，１０２2 の上面から下面に向かって徐々に大きくなっている。第１および第２の導電性スペーサ１０７1 ，１０７2 がこのような形状を有する理由は、第１および第２の導電性スペーサ１０７1 ，１０７2 が導電膜の堆積と該導電膜の異方性ドライエッチングにより形成されたものだからである。
【００３０】
絶縁部材１０６insの凹部は、順テーパ（下に向かって幅が狭くなるテーパ）の形状を有する側面を含んでいる。絶縁部材１０６insの凹部の底は、上から見て、第１の導電性スペーサ１０７1 と第２の導電性スペーサ１０７2 との間の中央の領域内に存在する。絶縁部材１０６insの凹部の上部側面と、該上部側面上の前記第１および第２の導電性スペーサ１０７1 ，１０７2 の下部表面とはほぼ連続的に繋がっている。絶縁部材１０６insの凹部がこのような形状および位置を有する理由は、絶縁部材１０６insの凹部が、第１および第２の導電性スペーサ１０７1 ，１０７2 をマスクに用いて、ドライエッチングにより自己整合的に形成されたものだからである。
【００３１】
また、導電性スペーサ１０７（１０７1 ，１０７2 ）の底面下の絶縁部材１０６insの表面は、平坦（基板表面に平行）である。
【００３２】
浮遊ゲート電極１０２（１０２1 ，１０２2 ）の側面と制御ゲート電極１１２との間の領域Ｒのゲート電極間絶縁膜１１１には屈曲部はなく、領域Ｒのゲート電極間絶縁膜１１１は平行平板状を有する。これにより、双方向電界ストレスに対し電界集中が発生しない構造が実現され、ゲート電極間絶縁膜１１１の絶縁耐性の劣化は抑制される。
【００３３】
図４−図１２は、実施形態のＮＡＮＤ型フラッシュメモリのメモリセルの製造プロセスを示す断面図である。
【００３４】
［図４］
シリコン基板１００上にトンネル絶縁膜１０１が形成される。トンネル絶縁膜１０１の厚さは例えば８ｎｍである。トンネル絶縁膜１０１上に第１の浮遊ゲート電極となる導電性を有する多結晶シリコン膜１０２が形成される。導電性を有する多結晶シリコン膜１０２は、例えば燐（Ｐ）がドープされた多結晶シリコン膜である。多結晶シリコン膜１０２の厚さは例えば６０ｎｍである。ドーパント（Ｐ）がドープされた多結晶シリコン膜１０２の代わりに、ドーパント（Ｐ）がドープされたアモルファスシリコン膜を用いても構わない。多結晶シリコン膜１０２上にハードマスクとなるシリコン窒化膜１０３が形成される。シリコン窒化膜１０３の厚さは例えば１００ｎｍである。
【００３５】
［図５］
シリコン窒化膜１０３上にレジストパターン１０４が形成される。レジストパターン１０４をマスクにしてシリコン窒化膜１０３がＲＩＥ（Reactive Ion Etching）プロセスにより、エッチングされる。その結果、レジストパターン１０４のパターンがシリコン窒化膜１０３に転写される。以下、シリコン窒化膜１０３をハードマスク１０３という。ＲＩＥプロセス以外の異方性ドライエッチングプロセスを用いても構わない。
【００３６】
［図６］
ドライエッチングとウェットエッチングにより、レジストパターン１０４が除去される。ハードマスク１０３をマスクにして、ＲＩＥプロセスにより、多結晶シリコン膜１０２、トンネル絶縁膜１０１がエッチングされ、さらにシリコン基板１００が所望の深さまでエッチングされる。
【００３７】
その結果、シリコン半導体基板１００上に島状シリコン部１００AAが形成される。さらに、島状シリコン部１００AA、該島状シリコン部１００AA上に設けられたトンネル絶縁膜１０１および該トンネル絶縁膜１０１上に設けられた浮遊ゲート電極１０２を含む島状領域１０８が形成される。この段階で、第１の浮遊ゲート電極１０２のチャネル幅方向の形状が決まる。さらに、シリコン基板の表面にはＳＴＩ（Shallow Trench Isolation）のためのトレンチ１０５が形成される。ＲＩＥプロセス以外の異方性ドライエッチングプロセスを用いても構わない。上記エッチングにより生じた、トンネル絶縁膜１０１のエッチング面（側面）およびシリコン基板１００のエッチング面（トレンチ５の側面および底面）のダメージを回復するために、後酸化膜（不図示）が形成される。
【００３８】
［図７］
隣接する浮遊ゲート電極１０２間のトレンチ部を埋めるために、全面上に素子分離絶縁膜１０６が堆積される。素子分離絶縁膜１０６の厚さは例えば６００ｎｍである。次に、表面を平坦化するために、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、素子分離絶縁膜１０６が研磨される。
【００３９】
［図８］
ウエットプロセスにより、ハードマスク（シリコン窒化膜）１０３が選択的に除去される。ウエットプロセスは、例えば、Ｈ3 ＰＯ4 （ホット燐酸）を用いたウェットエッチングである。次に、素子分離絶縁膜１０６の高さを所望の位置まで下げるために、ＣＭＰプロセスにより素子分離絶縁膜１０６が研磨される。以上の工程で、周知のＳＴＩによる素子分離領域が得られる。本実施形態では、後工程で、素子分離絶縁膜１０６の表面に凹部が形成される。したがって、素子分離のための絶縁部材１０６insの形状は、最終的には従来とは異なるものとなる。
【００４０】
［図９］
導電性スペーサ（側壁浮遊ゲート電極）となる導電性を有する多結晶シリコン膜１０７が全面上に堆積される。導電性を有する多結晶シリコン膜１０７は、例えばＰがドープされた多結晶シリコン膜である。多結晶シリコン膜１０７は薄い。多結晶シリコン膜１０７の厚さは例えば２０ｎｍである。そのため、隣接する浮遊ゲート電極１０２間のスペースは多結晶シリコン膜１０７で満たされない。
【００４１】
［図１０］
マスクを用いずにＲＩＥプロセスにより多結晶シリコン膜１０７をエッチング（エッチバック）することにより、浮遊ゲート電極１０２の側壁に導電性スペーサ１０７が選択的に形成される。
【００４２】
ソースガスとして、例えば、ＨＢｒとＯ2 の混合ガス、あるいは、Ｃｌ2 とＯ2 との混合ガスが使用される。上記ソースガスを使用することにより、素子分離絶縁膜１０６（ＳｉＯ2 ）はエッチングされず、多結晶シリコン膜１０７が選択的にエッチングされる。
【００４３】
導電性スペーサ１０７は、下に向かって横方向の厚さが大きくなる、曲率が正の表面形状（ドーム状の形状）を有する。その結果、遊ゲート電極１０２の上部に、鋭角なコーナー部は存在しなくなる。
【００４４】
導電性スペーサ１０７は多結晶シリコン膜のエッチバックにより形成されるので、導電性スペーサ１０７のＳｉ表面のモフォロジーは良好になる（Ｓｉ表面は滑らかな面になる）。したがって、後工程で、導電性スペーサ１０７上に良好なゲート電極間絶縁膜１１１（例えばＯＮＯ膜）を容易に形成することができる。
【００４５】
一方、導電性スペーサ（多結晶シリコン膜）１０７を形成しない場合、浮遊ゲート電極１０２は、レジストパターン１０４およびハードマスク（シリコン窒化膜）１０２の側面をＲＩＥプロセスにより多結晶シリコン膜に転写することにより形成されるため、浮遊ゲート電極１０２の側壁は荒れ、Ｓｉ表面のモフォロジーは劣化する。したがって、後工程で、導電性スペーサ１０７上には、良質のゲート電極間絶縁膜１１１（例えばＯＮＯ膜）を形成することは困難である。
【００４６】
［図１１］
導電性スペーサ１０７をマスクにしてＲＩＥプロセスにより素子分離絶縁膜１０６をエッチングすることにより、素子分離絶縁膜１０６の表面に凹部（スリット）１０９が自己整合的に形成される。凹部１０９は傾斜面を有する。すなわち、凹部１０９は、下に向かって幅が狭くなる順テーパーの形状（台形形状）を有する。
【００４７】
凹部１０９の先端１１０の位置は、浮遊ゲート電極１０２の下面よりも低い位置、かつ、ＳＴＩのためのトレンチ１０５の底面（シリコン基板１００の表面）よりも上の位置に設定される。本実施形態では、凹部１０９の先端１１０は、トンネル絶縁膜１０１の下面よりも下に設定されている。
【００４８】
凹部１０９は自己整合的に形成されるので、凹部１０９の形状にばらつきは生じない。素子分離絶縁膜１０６は、凹部１０９の形状が順テーパーとなるように、ドライエッチングされる。したがって、凹部１０９を形成する工程で、トレンチ１０５の側面（シリコン面）はエッチングされない。
【００４９】
［図１２］
各島状領域１０８および各導電性スペーサ１０７の上、さらには、各隣接する島状領域１０８の間の領域の上に、ゲート電極間絶縁膜１１１が形成される。凹部１０９は順テーパー形状を有するので、凹部１０９の側面上にゲート電極間絶縁膜１１１は容易に形成される。
【００５０】
ゲート電極間絶縁膜１１１は、例えば、ＯＮＯ膜（酸化膜−シリコン窒化膜−酸化膜）である。ＯＮＯ膜を用いる場合、導電性スペーサ１０７（多結晶シリコン膜またはアモルファスシリコン膜）のリン濃度を、浮遊ゲート電極１０２（多結晶シリコン膜またはアモルファスシリコン膜）のリン濃度よりも高くすると良い。導電性スペーサ１０７のリン濃度は、例えば、３×１０20 atoms/cm3 、浮遊ゲート電極１０２のリン濃度は、例えば、２×１０20 atoms/cm3 である。リンを含むシリコン膜を熱酸化して酸化膜を形成する場合、上記酸化膜の成長速度はリン濃度に対応して変化する。すなわち、リン濃度が高いほど成長速度は速くなる。したがって、ＯＮＯ膜の最初の酸化膜（ボトム酸化膜）を熱酸化法により形成することにより、浮遊ゲート電極１０２の上面に比べて、浮遊ゲート電極１０２の上部のエッジ部上でのボトム酸化膜の厚さ、および、酸化膜が形成されにくい浮遊ゲート電極１０２の側面上でのボトム酸化膜の厚さを大きくできる。これにより、ゲート電極間絶縁膜１１１（ＯＮＯ膜）の信頼性を高めることができるようになる。また、ゲート電極間絶縁膜１１１として、ＡＬＤ（Atomic Layer Deposition）−ＣＶＤプロセスにより形成されたＡｌ2 Ｏ3 （アルミナ）膜などのｈｉｇｈ−ｋ絶縁膜を用いることもできる。ｈｉｇｈ−ｋ絶縁膜を用いることにより、浮遊ゲート電極−制御ゲート電極の容量（カップリング比（Ｃ２／（Ｃ１＋Ｃ２））は増加される。その結果、書き込みの電圧は低減される。Ｃ１は制御ゲート電極−ＦＧ電極間の結合容量、Ｃ２はＦＧ電極−基板間の結合容量である。
【００５１】
ゲート電極間絶縁膜１１１上に制御ゲート電極１１２となる多結晶シリコン膜が形成される。隣接する島状領域１０８間は、上記多結晶シリコン膜によって埋め込まれる。凹部１０９は順テーパー形状を有するので、上記多結晶シリコン膜は凹部１０９内に容易に埋め込まれる。上記多結晶シリコン膜の厚さは例えば１５０ｎｍである。制御ゲート電極１１２の先端（下面）１１３は、浮遊ゲート電極１０２の下面よりも下の位置にある。
【００５２】
上記多結晶シリコン膜、ゲート電極間絶縁膜１１１および浮遊ゲート電極１０２がＲＩＥプロセスを用いてパターニングされることにより、制御ゲート電極１１２（ワード線）が形成され、かつ、浮遊ゲート電極１０２のチャネル長方向の形状が決定される。
【００５３】
浮遊ゲート電極１０２の上部には鋭角なコーナー部は存在しない。鋭角なコーナー部が存在しないので、浮遊ゲート電極１０２の上部と制御ゲート電極１１２との間のゲート電極間絶縁膜１１１には、電界は集中しない。したがって、データの書込み／消去時における、ゲート電極間絶縁膜１１１のリーク電流（ゲート耐圧の劣化）は抑制される。
【００５４】
浮遊ゲート電極１０２の上部側面には導電性スペーサ１０７が設けられている。導電性スペーサ１０７は浮遊ゲート電極としても機能する。したがって、導電性スペーサ１０７が存在する分だけ、浮遊ゲート電極１０２だけの場合に比べて、浮遊ゲート電極１０２の実質的な表面積は大きくなる。これによって、カップリング比の増大が図られる。その結果、書き込みの電圧は低減される。
【００５５】
制御ゲート電極１１２の下部先端１１３は、浮遊ゲート電極１０２の下面よりも下の位置にある。そのため、隣接する浮遊ゲート電極１０２間は、制御ゲート電極１１２によって、静電遮蔽される。したがって、隣接する浮遊ゲート電極１０２間の結合容量による、浮遊ゲート電極１０２の電位の変動（しきい値変動）は、抑制される。
【００５６】
ゲート電極間絶縁膜１１１のステップカバレッジは、導電性スペーサ１０７によって改善される。導電性スペーサ１０７がない場合、図１３に示されるように、浮遊ゲート電極１０２と素子分離絶縁膜１０６との境界部１１４で、ゲート電極間絶縁膜１１１の厚さが薄くなる。あるいは、境界部１１４で、ゲート電極間絶縁膜１１１が分離される
制御ゲート電極１１２の形成後には、層間絶縁膜１１５、ビット線１１６が形成され、図３に示されたデバイス構造が得られる。その後、周知の多層配線を形成する工程などが行われ、フラッシュメモリが得られる。
【００５７】
以上述べたように、本実施形態によれば、リーク電流が抑制され、書込み電圧が低減され、そして、しきい値変動が抑制される。これらにより、素子の微細化が進んでも、動作の信頼性が高いフラッシュメモリを実現することが可能となる。
【００５８】
なお、本発明は、上記実施形態に限定されるものではない。例えば、本発明は、ＮＡＮＤ型フラッシュメモリを備えたデバイスにも適用可能である。このようなデバイスの例を図１４−図１６に示す。
【００５９】
図１４−図１６に、実施形態のＮＡＮＤ型フラッシュメモリを備えたデバイスの具体例を示す。
【００６０】
図１４は、コントローラおよび混載チップを備えたメモリカードを示している。メモリカード２０１には、コントローラ２０２および複数のメモリチップ２０３ａ，２０３ｂが搭載されている。メモリチップ２０３ａ，２０３ｂは本実施形態のＮＡＮＤ型フラッシュメモリを備えている。
【００６１】
ホストインターフェイスは、例えば、ＡＴＡインターフェイス、ＰＣカードインターフェイス、ＵＳＢなどがあげられる。これら以外のインターフェイスでも構わない。コントローラ２０２は、ＲＡＭおよびＣＰＵを備えている。コントローラ２０２およびメモリチップ２０３ａ，２０３ｂは１チップ化されていても良いし、あるいは別々のチップに形成されていても良い。
【００６２】
図１５は、コントローラを搭載していないメモリカードを示している。本例は、メモリチップ２０３のみを搭載したカード２０１ａや、メモリチップ２０３および比較的小規模のロジック回路（ＡＳＩＣ）２０４を搭載したカード２０１ｂを対象とする。メモリチップ２０３は本実施形態のＮＡＮＤ型フラッシュメモリを備えている。カード２０１ａ，２０１ｂが接続されるホスト側の機器は、例えば、コントローラ２０５を備えたデジタルカメラ２０６である。
【００６３】
図１６は、制御回路が搭載されたメモリチップを示している。メモリカード２０１には、コントローラ２０２およびメモリチップ２０３が搭載されている。メモリチップ２０３は制御回路２０７を備えている。
【００６４】
また、本発明は、ＮＡＮＤ型フラッシュメモリ以外の不揮発性半導体メモリにも適用可能である。
【００６５】
また、本発明は、シリコン基板以外の半導体基板を用いた半導体装置にも適用可能である。シリコン基板以外の半導体基板としては、例えば、ＳＯＩ基板、ＳｉＧｅ基板、一部分（例えば電流経路）がＳｉＧｅであるシリコン基板があげられる。
【００６６】
また、本発明は、浮遊ゲート電極１０２ と第１の導電性スペーサ１０７とが異なる導電材料の場合にも適用できる。
【００６７】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００６８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００６９】
【図１】ＮＡＮＤ型フラッシュメモリのメモリセルの平面図。
【図２】図１のメモリセルの等価回路図。
【図３】メモリセルのチャネル幅方向（ワード線方向）の断面図。
【図４】実施形態のＮＡＮＤ型フラッシュメモリのメモリセルの製造プロセスを示す断面図。
【図５】図４に続く実施形態のＮＡＮＤ型フラッシュメモリのメモリセルの製造プロセスを示す断面図。
【図６】図５に続く実施形態のＮＡＮＤ型フラッシュメモリのメモリセルの製造プロセスを示す断面図。
【図７】図６に続く実施形態のＮＡＮＤ型フラッシュメモリのメモリセルの製造プロセスを示す断面図。
【図８】図７に続く実施形態のＮＡＮＤ型フラッシュメモリのメモリセルの製造プロセスを示す断面図。
【図９】図８に続く実施形態のＮＡＮＤ型フラッシュメモリのメモリセルの製造プロセスを示す断面図。
【図１０】図９に続く実施形態のＮＡＮＤ型フラッシュメモリのメモリセルの製造プロセスを示す断面図。
【図１１】図１０に続く実施形態のＮＡＮＤ型フラッシュメモリのメモリセルの製造プロセスを示す断面図。
【図１２】図１１に続く実施形態のＮＡＮＤ型フラッシュメモリのメモリセルの製造プロセスを示す断面図。
【図１３】第１のゲート電極と素子分離絶縁膜との境界部で、厚さが薄くなったゲート電極間絶縁膜を示す断面図。
【図１４】実施形態のＮＡＮＤ型フラッシュメモリを備えたデバイスを模式的に示す図。
【図１５】実施形態のＮＡＮＤ型フラッシュメモリを備えた他のデバイスを模式的に示す図。
【図１６】実施形態のＮＡＮＤ型フラッシュメモリを備えたさらに別のデバイスを模式的に示す図。
【図１７】従来のＮＡＮＤ型フラッシュメモリの断面図。
【符号の説明】
【００７０】
Ｃ１−Ｃ５…メモリセル、１００…シリコン基板、１００AA，１００AA１，１００AA２…島状シリコン部、１０１，１０１1 ，１０１2 …トンネル絶縁膜、１０２，１０２1 ，１０２2 …浮遊ゲート電極、１０３…シリコン窒化膜（ハードマスク）、１０４…レジストパターン、１０５…トレンチ、１０６…素子分離絶縁膜、１０７，１０７1 ，１０７2 …導電性スペーサ、１０８，１０８1 ，１０８2 …島状領域、１０９…凹部、１１０…凹部の先端、１１１…ゲート電極間絶縁膜、１１２…制御ゲート電極、１１３…制御ゲート電極の先端、１１４…浮遊ゲート電極と素子分離絶縁膜との境界部、１１５…層間絶縁膜、１１６…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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