(57)【要約】【課題】フラッシュメモリなどのように高速の試験を行う必要のない被測定半導体デバイスを試験する場合におけるフェイルメモリへの書込み・読出転送という一連の処理を省略できるようにする。【解決手段】フェイルメモリを中継せずに直接救済判定用の解析手段にパス／フェイルデータを転送するようにしたものである。これによって、従来必要とされていたフェイルメモリ、このフェイルメモリにアドレスを供給するアドレス発生器及びアドレス変換回路を不要とし、回路の増加を低減することができる。【選択図】図２
2007305255.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの特定アドレスにデータを書き込み、書き込まれたデータを順次読み出すデータ読み書き手段と、
前記データ読み書き手段によって読み出されたデータを所定の基準データと比較判定し、その判定結果をパス／フェイルデータとして出力する判定手段と、
前記判定手段から出力される前記パス／フェイルデータをフェイルメモリを経由することなく直接取り込み、取り込まれた前記パス／フェイルデータを前記特定アドレスに関連したアドレスに書き込み、書き込まれた前記パス／フェイルデータに基づいて救済判定を行う解析手段と
を含んで構成されたことを特徴とする半導体試験装置。
【請求項２】
請求項１に記載の半導体試験装置において、前記解析手段は、前記特定アドレスに関連したアドレスを発生するためのパターンデータを予め記憶していることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体メモリの試験を行う半導体試験装置に係り、特に各テスト結果であるパス／フェイルデータをフェイルメモリに取り込むことなく半導体メモリの試験を行うことのできる半導体試験装置に関する。
【背景技術】
【０００２】
性能や品質の保証された半導体デバイスを最終製品として出荷するためには、製造部門、検査部門の各工程で半導体デバイスの全部又は一部を抜き取り、その電気的特性を検査する必要がある。半導体試験装置はこのような電気的特性を検査するものであり、被測定半導体デバイスに所定の試験用パターンデータを与え、それによる被測定半導体デバイスの出力データを読み取り、被測定半導体デバイスの基本的動作及び機能に問題が無いかどうかを被測定半導体デバイスの出力データに基づいて不良情報を解析し、電気的特性を検査している。
【０００３】
半導体試験装置における試験は、直流試験とファンクション試験とに大別される。直流試験は被測定半導体デバイスの入出力端子にＤＣ測定回路から所定の電圧又は電流を印加することにより、被測定半導体デバイスの基本的動作に不良が無いかどうかを検査するものである。一方、ファンクション試験は被測定半導体デバイスの入力端子にパターン発生器から所定の試験用パターンデータを与え、それによる被測定半導体デバイスの出力データを読み取り、被測定半導体デバイスの基本的動作及び機能に問題が無いかどうかを検査するものである。すなわち、ファンクション試験は、アドレス、データ、書込みイネーブル信号、チップセレクト信号などの被測定半導体デバイスの各入力信号の入力タイミングや振幅などの入力条件などを変化させて、その出力タイミングや出力振幅などを試験したりするものである。
【０００４】
図１は、従来の半導体試験装置の概略構成を示す図である。半導体試験装置１１０は、テスタＣＰＵ２００、ＣＰＵメモリ３００、テスタバス１０、パターン発生器１１、アドレス変換回路１２、データセレクタ１３、波形フォーマッタ１４，１５、ドライバ１６，１７、アナログコンパレータ１８、ディジタルコンパレータ１９、フェイルメモリ２０、アドレス発生器２１、アドレス変換回路２２及びセレクタ２３を含んで構成されている。半導体試験装置１１０は、これらの他にも、テスタバスインタフェース、動作クロック及び各種タイミング信号を発生するタイミング発生器等、種々の構成要素を備えているがここでは図示や説明を省略する。
【０００５】
図１において、半導体試験装置１１０には、被測定半導体デバイスである複数のフラッシュメモリ１が接続されており、複数のフラッシュメモリ１に対してデータの書込／消去試験が行われる。各フラッシュメモリ１のライトイネーブル（ＷＥ）端子には、ドライバ１６を介して波形フォーマッタ１４が接続されている。各フラッシュメモリ１の入出力（Ｉ／Ｏ）端子には、ドライバ１７を介して波形フォーマッタ１５が接続され、またアナログコンパレータ１８を介してディジタルコンパレータ１９が接続されている。ディジタルコンパレータ１９は、アナログコンパレータ１８からの読出データと、データセレクタ１３からの期待値データとを比較判定し、その判定結果をパス／フェイルデータとしてフェイルメモリ２０に出力する。
【０００６】
フェイルメモリ２０は、ディジタルコンパレータ１９から出力されるパス／フェイルデータを記憶するものであり、フラッシュメモリ１と同程度の記憶容量を有する随時読み書き可能なＲＡＭで構成されている。フェイルメモリ２０に記憶されたパス／フェイルデータは、アドレス発生器２１及びアドレス変換回路２２からのアドレスに従って、解析装置４００のメモリ５００に転送され、解析装置４００によって解析処理される。セレクタ２３は、フェイルメモリ２０のアドレス端子に供給されるアドレスを切り替えるものであり、テスト中は、アドレス変換回路１２からのアドレスを選択し、パス／フェイルデータの解析中はアドレス変換回路２２からのアドレスをそれぞれ選択する。
【０００７】
半導体試験装置１１０のテスタバス１０には、図示しないテスタバスインタフェースを介して、半導体試験装置１１０全体を制御するテスタＣＰＵ２００が接続されている。テスタＣＰＵ２００には、システムプログラムや各種データ等を記憶したＣＰＵメモリ３００が接続されている。テスタＣＰＵ２００は、試験用のパターンデータの発生に必要なプログラムやデータ等をパターン発生器１１へ出力し、また各種データ等を半導体試験装置１１０の他の構成要素へ出力する。このようなフェイルメモリ及び解析装置を用いた半導体メモリの試験装置としては、例えば、特許文献１，２に記載のようなものがある。
【特許文献１】特開平８−３１５５９７号公報
【特許文献２】特開平９−４３３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の半導体試験装置では、複数の被測定半導体デバイス１のパス／フェイルデータを一旦フェイルメモリ２０に記憶し、これらのパス／フェイルデータを解析装置４００及びメモリ５００に転送して解析を行っている。すなわち、この解析装置４００及びメモリ５００は、被測定半導体デバイス１に対応する数だけ設けてあり、複数の被測定半導体デバイス１の試験結果であるパス／フェイルデータをフェイルメモリ５００に一旦記憶しておき、試験終了後にパス／フェイルデータを解析装置４００及びメモリ５００に転送し、そこで解析するようにしている。
【０００９】
一方、フラッシュメモリなどの被測定半導体デバイス１について、試験を行う場合、規定の回数以下でデータの書込／消去が正常にできたか否かの結果に応じて、良否判定を行っており、高速にデータの書込／消去が可能か否かの試験を行うことはほとんどなかった。それにも係わらず、従来の半導体試験装置では、被測定半導体デバイス１に対応するだけの容量のフェイルメモリ２０を設け、このフェイルメモリ２０に一旦パス／フェイルデータを記憶し、アドレス発生器２１及びアドレス変換回路２２を用いてパス／フェイルデータを解析装置４００及びメモリ５００に転送するという処理を行っていた。
【００１０】
本発明は、上述の点に鑑みてなされたものであり、フラッシュメモリなどのように高速の試験を行う必要のない被測定半導体デバイスを試験する場合におけるフェイルメモリへの書込み・読出転送という一連の処理を省略することのできる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体試験装置の第１の特徴は、半導体デバイスの特定アドレスにデータを書き込み、書き込まれたデータを順次読み出すデータ読み書き手段と、前記データ読み書き手段によって読み出されたデータを所定の基準データと比較判定し、その判定結果をパス／フェイルデータとして出力する判定手段と、前記判定手段から出力される前記パス／フェイルデータをフェイルメモリを経由することなく直接取り込み、取り込まれた前記パス／フェイルデータを前記特定アドレスに関連したアドレスに書き込み、書き込まれた前記パス／フェイルデータに基づいて救済判定を行う解析手段とを含んで構成されたことにある。
この発明は、フェイルメモリを中継せずに直接救済判定用の解析手段にパス／フェイルデータを転送するようにしたものである。これによって、従来必要とされていたフェイルメモリ、このフェイルメモリにアドレスを供給するアドレス発生器及びアドレス変換回路を不要とし、回路の増加を低減することができる。
【００１２】
本発明に係る半導体試験装置の第２の特徴は、前記第１の特徴に記載の半導体試験装置において、前記解析手段が、前記特定アドレスに関連したアドレスを発生するためのパターンデータを予め記憶していることにある。
この発明では、解析手段に取り込まれたパス／フェイルデータを解析手段内のメモリに書き込むためのアドレスを、解析手段が予め記憶しているパターンデータに基づいて発生するようにしたものである。これによって、アドレス発生器及びアドレス変換回路がなくても、解析手段がアドレスを発生することができるので、回路の増加を低減することができる。
【発明の効果】
【００１３】
本発明の半導体試験装置によれば、フラッシュメモリなどのように高速の試験を行う必要のない被測定半導体デバイスを試験する場合におけるフェイルメモリへの書込み・読出転送という一連の処理を省略することができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
図２は、本発明の一実施の形態による半導体試験装置の概略構成を示す図である。半導体試験装置１００は、テスタＣＰＵ２００、ＣＰＵメモリ３００、テスタバス１０、パターン発生器１１、アドレス変換回路１２、データセレクタ１３、波形フォーマッタ１４，１５、ドライバ１６，１７、アナログコンパレータ１８、ディジタルコンパレータ１９、解析装置４００及びメモリ５００を含んで構成されている。半導体試験装置１００は、これらの他にも、テスタバスインタフェース、動作クロック及び各種タイミング信号を発生するタイミング発生器等、種々の構成要素を備えているが、図示及びその説明を省略する。
【００１５】
図２において、半導体試験装置１００には、複数のフラッシュメモリ１が接続されており、複数のフラッシュメモリ１に対してデータの書込／消去／読出試験が行われる。各フラッシュメモリ１のライトイネーブル（ＷＥ）端子には、ドライバ１６を介して波形フォーマッタ１４が接続されている。各フラッシュメモリ１の入出力（Ｉ／Ｏ）端子には、ドライバ１７を介して波形フォーマッタ１５が接続され、またアナログコンパレータ１８及びディジタルコンパレータ１９を介して解析装置４００及びメモリ５００が接続されている。解析装置４００には、メモリ５００が接続されており、このメモリ５００内には、解析装置４００の動作プログラム、パターンデータ、パス／フェイルデータを記憶する。
【００１６】
半導体試験装置１００には、波形フォーマッタ１４，１５、ドライバ１６，１７、アナログコンパレータ１８、ディジタルコンパレータ１９、解析装置４００及びメモリ５００が、試験を行うフラッシュメモリ１の数に対応した数だけ設けられている。
【００１７】
半導体試験装置１００のテスタバス１０には、テスタＣＰＵ２００が接続されている。テスタＣＰＵ２００には、システムプログラムや各種データ等を記憶したＣＰＵメモリ３００が接続されている。テスタＣＰＵ２００は、試験用のパターンデータの発生に必要なプログラムやデータ等をパターン発生器１１及び解析装置４００へ出力し、また各種データ等を半導体試験装置１００の他の構成要素へ出力する。
【００１８】
テスタＣＰＵ２００は、データ書込／消去／読出用のパターンプログラムをテスタバス１０を介して、パターン発生器１１へ出力すると共にアドレス発生用のパターンデータを各解析装置４００に出力する。パターン発生器１１は、内部レジスタを有し、テスタＣＰＵ２００からのデータ書込／消去／読出用のパターンプログラムを内部レジスタに格納する。解析装置４００は、パターンデータをメモリ５００の所定領域に書き込む。
【００１９】
パターン発生器１１は、内部レジスタに格納してあるデータ書込／消去／読出用のパターンプログラムを実行して、データ書込／消去／読出用のパターンデータを発生する。パターン発生器１１から発生されたパターンデータは、アドレス変換回路１２で変換された後、データセレクタ１３、波形フォーマッタ１４，１５及びドライバ１６，１７を介して、各フラッシュメモリ１のライトイネーブル（ＷＥ）端子及び入出力（Ｉ／Ｏ）端子へ出力される。
【００２０】
各フラッシュメモリ１の入出力（Ｉ／Ｏ）端子から出力されたデータは、アナログコンパレータ１８及びディジタルコンパレータ１９を介して、パス／フェイルデータとして各解析装置４００へ送られる。各解析装置４００は、メモリ５００に格納されているパターンデータに基づいてアドレスを発生し、そのアドレスデータに基づいてこれらのパス／フェイルデータを順次メモリ５００に記憶する。半導体試験装置１００に接続された複数のフラッシュメモリ１について、これらのデータの書込／消去／読出が並行して行われる。
【００２１】
テスタＣＰＵ２００は、半導体試験装置１００へ、各フラッシュメモリ１へのデータの書込／消去を指示する。データ書込／消去用のパターンプログラムが、テスタＣＰＵ２００からテスタバス１０を介して、パターン発生器１１へ送られる。パターン発生器１１は、データ書込／消去用のパターンプログラムを内部レジスタに格納する。
【００２２】
パターン発生器１１は、データ書込／消去用のパターンプログラムを実行して、データ書込／消去用のパターンデータと、フラッシュメモリ１を指定する情報を含む制御信号とを発生する。解析装置４００は、メモリ５００に格納されているパターンデータに基づいてアドレスを発生し、そのアドレスを用いて、ディジタルコンパレータ１９から出力されるパス／フェイルデータをメモリ５００に記憶する。
【００２３】
解析装置４００は、試験終了後に、メモリ５００に書き込まれたパス／フェイルデータに基づいて、フラッシュメモリ１の解析及びグレード分類等の評価や救済判定等を行う。また、この解析結果に基づいて、製品、例えばロット間の解析などを行うことも可能となる。
【図面の簡単な説明】
【００２４】
【図１】従来の半導体試験装置の概略構成を示す図である。
【図２】本発明の一実施の形態による半導体試験装置の概略構成を示す図である。
【符号の説明】
【００２５】
１…フラッシュメモリ
１０…テスタバス
１１…パターン発生器
１２…アドレス変換回路
１３…データセレクタ
１４，１５…波形フォーマッタ
１６，１７…ドライバ
１８…アナログコンパレータ
１９…ディジタルコンパレータ
２０…フェイルメモリ
１００…半導体試験装置
２００…テスタＣＰＵ
３００…ＣＰＵメモリ
４００…解析装置
５００…メモリ
【図１】
2007305255.tif 000003
【図２】
2007305255.tif 000004