(57)【要約】【課題】ディスターブ特性を劣化させることなく、生産性を向上することが可能なデータ消去方法及び不揮発性半導体記憶装置の製造方法を提供する。【解決手段】半導体基板１１上に形成されたゲート電極１５と、ゲート電極１５の両サイドにそれぞれ形成された電荷蓄積部１８と、半導体基板１１上部であって電荷蓄積部１８下にそれぞれ形成された低濃度拡散領域１６と、ゲート電極１５下の領域及び低濃度拡散領域１６を挟む一対の領域にそれぞれ形成された高濃度拡散領域１７とを有する複数のメモリセル１が作り込まれたウェハを準備する。次に、ウェハに形成された全てのメモリセル１が有する電荷蓄積部１８が保持するデータを電気的に消去（電気的消去（２））した後、ウェハを高温下に所定時間放置（ベーク消去（３））する。【選択図】図１０
2007173502.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、前記ゲート電極の両サイドにそれぞれ形成された電荷蓄積部と、前記半導体基板上部であって前記電荷蓄積部下にそれぞれ形成された低濃度領域と、前記ゲート電極下の領域及び前記低濃度領域を挟む一対の領域にそれぞれ形成された高濃度領域とを有する複数のメモリセルが作り込まれたウェハを準備する工程と、
前記電荷蓄積部が保持するデータを電気的に消去する工程と、
前記ウェハを高温下に所定時間放置する工程と
を有することを特徴とするデータ消去方法。
【請求項２】
前記ウェハは、温度ｘと時間ｙとが
【数１】
2007173502.tif 000005
を満足する条件下に放置されることを特徴とする請求項１記載のデータ消去方法。
【請求項３】
前記電荷蓄積部が保持するデータは、前記ゲート電極と少なくとも一方の前記高濃度領域との間にバイアスの電位を印加することで電気的に消去されることを特徴とする請求項１または２記載のデータ消去方法。
【請求項４】
前記電荷蓄積部は、電荷蓄積膜と、当該電荷蓄積膜を挟む２つの電位障壁膜とを含んでなることを特徴とする請求項１から３の何れか１項に記載のデータ消去方法。
【請求項５】
前記電荷蓄積膜は窒化膜であり、
前記電位障壁膜は酸化膜であることを特徴とする請求項４記載のデータ消去方法。
【請求項６】
半導体基板上に形成されたゲート電極と、前記ゲート電極の両サイドにそれぞれ形成された電荷蓄積部と、前記半導体基板上部であって前記電荷蓄積部下にそれぞれ形成された低濃度領域と、前記ゲート電極下の領域及び前記低濃度領域を挟む一対の領域にそれぞれ形成された高濃度領域とを有する複数のメモリセルが作り込まれたウェハを準備する第１工程と、
前記ウェハに形成された全てのメモリセルが有する前記電荷蓄積部が保持するデータを電気的に消去する第２工程と、
前記第２工程後に前記ウェハを高温下に所定時間放置する第３工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第３工程は、温度ｘと時間ｙとが
【数２】
2007173502.tif 000006
を満足する条件下に前記ウェハを放置することを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第２工程は、前記ゲート電極と少なくとも一方の前記高濃度領域との間にバイアスの電位を印加することで前記電荷蓄積部が保持するデータを電気的に消去することを特徴とする請求項６または７記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記電荷蓄積部は、電荷蓄積膜と、当該電荷蓄積膜を挟む２つの電位障壁膜とを含んでなることを特徴とする請求項６から８の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記電荷蓄積膜は窒化膜であり、
前記電位障壁膜は酸化膜であることを特徴とする請求項９記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記ウェハにおける全てのメモリセルからの読み出しをテストする第４工程と、
前記ウェハにおける一部のメモリセルが有する少なくとも一方の電荷蓄積部に第１の理論値を書き込んだ後、前記ウェハにおける全てのメモリセルからの読み出しをテストする第５工程と、
前記第１の理論値が書き込まれなかった電荷蓄積部に前記第１の理論値を書き込んだ後、前記ウェハにおける全てのメモリセルからの読み出しをテストする第６工程とをさらに有し、
前記第２工程は前記第６工程後に実行されることを特徴とする請求項６から１０の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ消去方法及び不揮発性半導体記憶装置の製造方法に関し、特にＯＮＯ（Oxide-Nitride-Oxide）構造の電荷蓄積部を有する不揮発性半導体記憶装置のデータ消去方法及びそれを用いた不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、各メモリセルが２つの電荷蓄積部と２つの抵抗変化層とを有する、いわゆる１セル２ビット方式の不揮発性半導体記憶装置が存在する（例えば以下に示す特許文献１参照）。このような不揮発性半導体記憶装置では、電荷蓄積部がゲート電極の両サイド、すなわちドレイン側とソース側とにそれぞれ形成され、抵抗変化層が各電荷蓄積部下の半導体層にそれぞれ形成された構成を有する。
【０００３】
各電荷蓄積部は、窒化膜が２つの酸化膜によってサンドウィッチされた構造を有する。以下、このような構造をＯＮＯ（Oxide-Nitride-Oxide）構造という。この構造において、窒化膜は進入した電荷を保持する電荷蓄積膜として機能する。また、酸化膜は、電荷蓄積膜に電荷を閉じ込めるための電位障壁膜として機能する。
【０００４】
上記のような構造を有する電荷蓄積部への書き込みでは、例えばドレイン側の電荷蓄積部に理論値“０”を書き込む場合、ドレインに正の電位を与え、ゲートにドレインよりも高い電位を与えると共に、ソースを接地電位とする。このような条件とすることで、ドレインよりも不純物濃度が低いドレイン側の抵抗変化層周辺に電界が集中し、これにより、ドレイン側の抵抗変化層において衝突電離によるホットキャリアが発生し、これが電位障壁である酸化膜を突き抜けて窒化膜へ進入して、データが書き込まれる。
【０００５】
また、以上のような不揮発性半導体記憶装置は、出荷前に動作テストを行った後、出荷先の要求に応じたデータを書き込んで出荷される。この動作テストでは、例えば、まず、データを書き込まない状態で読み出しテストを行った後、各メモリセルにおける電荷蓄積部に理論値“０”を書き込み、これを正常に読み出すことができるか否かを確認する。この確認後、テスト用に書き込まれたデータは消去される。なお、データを書き込まない状態では、各電荷蓄積部には理論値“１”が保持されている。また、この動作テストは、一般的にウェハの状態、すなわち不揮発性半導体記憶装置を個片化する前に行われる。
【０００６】
【特許文献１】特開２００５−６４２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
確認用に書き込まれたデータの消去では、通常、高温放置の方法が用いられる。この方法では、複数の不揮発性半導体記憶装置が形成されたウェハが、例えば３００℃から４００℃の高温槽内に、例えば１００時間以上放置される。これにより、各メモリセルに書き込まれたデータを一括消去することができる。
【０００８】
しかしながら、上記のような消去方法では、上述したように、１００時間若しくはそれ以上という長時間の放置が必要であるため、生産性が悪く且つ製造コストが高いという問題が存在する。また、この方法では、書き込まれたデータを充分に消去することができないと言う問題も存在する。
【０００９】
このような問題を回避する方法としては、電気的にデータを消去する方法を用いることができる。この消去方法では、例えばドレインとソースとの間にバイアスの電位が数ｍ秒（ミリ秒）から１秒程度与えられる。これにより、データ書き込み時に用いたホットキャリア（例えばホットエレクトロン）と逆極性のホットキャリア（例えばホットホール）が発生し、これが電位障壁である酸化膜を突き抜けて窒化膜へ進入することで、窒化膜に保持されている電荷が中和され、結果、これに保持されているデータが消去される。
【００１０】
しかしながら、このような電気的な消去方法では、消去の対象となったメモリセルのゲート酸化膜が消去時の電気的なダメージを受けてしまう。このため、不揮発性半導体記憶装置のディスターブ特性が劣化してしまうという問題が存在する。なお、ディスターブ特性とは、他のメモリセルへの書き込みに対して或るメモリセルが受ける影響をいう。したがって、ディスターブ特性が良いとは、他のメモリセルへの書き込みに対して或るメモリセルが受ける影響が小さいことを指す。
【００１１】
また、データの消去方法としては、上記した２つの方法の他に、紫外光（ＵＶ）を用いた方法も存在する。しかしながら、この方法では、電荷蓄積膜である窒化膜の膜厚やその下の抵抗変化層の不純物濃度などの構成に制限が生じるため、設計自由度が低下すると言う問題が存在する。
【００１２】
そこで本発明は、上記の問題に鑑みてなされたものであり、ディスターブ特性を劣化させることなく、生産性を向上することが可能なデータ消去方法及び不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
かかる目的を達成するために、本発明によるデータ消去方法は、半導体基板上に形成されたゲート電極と、ゲート電極の両サイドにそれぞれ形成された電荷蓄積部と、半導体基板上部であって電荷蓄積部下にそれぞれ形成された低濃度領域と、ゲート電極下の領域及び低濃度領域を挟む一対の領域にそれぞれ形成された高濃度領域とを有する複数のメモリセルが作り込まれたウェハを準備する工程と、電荷蓄積部が保持するデータを電気的に消去する工程と、ウェハを高温下に所定時間放置する工程とを有して構成される。
【００１４】
これにより、本発明では、不揮発性半導体記憶装置のディスターブ特性を初期状態と同等程度に改善するようにデータを消去することが可能となる。また、本発明では、高温放置による消去（ベーク消去）の前に、電気的な消去（電気的消去）を行っているため、ベーク消去のみを用いた場合と比較して、ベーク温度を低くしたりベーク時間を短くしたりすることができ、この結果、ベーク消去のみを用いた場合よりも不揮発性半導体記憶装置の生産性を向上することが可能となる。
【００１５】
また、本発明による不揮発性半導体記憶装置の製造方法は、半導体基板上に形成されたゲート電極と、ゲート電極の両サイドにそれぞれ形成された電荷蓄積部と、半導体基板上部であって電荷蓄積部下にそれぞれ形成された低濃度領域と、ゲート電極下の領域及び低濃度領域を挟む一対の領域にそれぞれ形成された高濃度領域とを有する複数のメモリセルが作り込まれたウェハを準備する工程と、ウェハに形成された全てのメモリセルが有する電荷蓄積部が保持するデータを電気的に消去する工程と、この工程後にウェハを高温下に所定時間放置する工程とを有して構成される。
【００１６】
これにより、本発明では、不揮発性半導体記憶装置のディスターブ特性を初期状態と同等程度に改善することができる。また、本発明では、高温放置による消去（ベーク消去）の前に、電気的な消去（電気的消去）を行っているため、ベーク消去のみを用いた場合と比較して、ベーク温度を低くしたりベーク時間を短くしたりすることができ、この結果、ベーク消去のみを用いた場合よりも生産性を向上することが可能となる。
【発明の効果】
【００１７】
本発明によれば、ディスターブ特性を劣化させることなく、生産性を向上することが可能なデータ消去方法及び不揮発性半導体記憶装置の製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【実施例１】
【００１９】
まず、本発明による実施例１について図面を用いて詳細に説明する。なお、本実施例では、１つのメモリセルが１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性半導体記憶装置を例に挙げる。
【００２０】
・概略構成
図１は、本実施例による不揮発性半導体記憶装置における１つのメモリセル１の概略構成を示す図である。なお、図１では、メモリセル１をゲート幅方向と垂直な面で切断した際の断面構造を示す。
【００２１】
図１に示すように、メモリセル１は、半導体基板１１に形成されたウェル領域１２、素子分離絶縁膜１３、一対の低濃度拡散領域１６及び一対の高濃度拡散領域１７と、半導体基板１１上に形成されたゲート絶縁膜１４、ゲート電極１５及び電荷蓄積部１８とを有する。
【００２２】
半導体基板１１は、例えばｐ型の不純物を含み、基板抵抗が８〜２２Ω（オーム）程度のシリコン基板である。ただし、これに限定されず、種々の半導体基板を適用することができる。
【００２３】
ウェル領域１２は、半導体基板１１の素子形成面上部をアクティブ化するための領域であり、例えばｐ型の導電性を有する不純物（例えばボロンイオン）を例えば１×１０17／ｃｍ3程度の濃度となるように注入することで形成された領域である。ただし、これに限定されず、ウェル領域１２が、ｎ型の導電性を有する不純物（例えばリンイオン）を例えば１×１０17／ｃｍ3程度の拡散濃度となるように注入することで形成された領域であってもよい。
【００２４】
素子分離絶縁膜１３は、半導体基板１１表面に、素子形成領域であるアクティブ領域を区画するための絶縁膜である。この素子分離絶縁膜１３には、例えばＬＯＣＯＳ（LocalOxidation of Silicon）法を用いて形成されたシリコン酸化膜を適用することができる。ただし、これに限定されず、例えばＳＴＩ（Shallow Trench Isolation）法を用いて形成されたシリコン酸化膜など、種々の絶縁膜を適用することが可能である。
【００２５】
ゲート絶縁膜１４は、半導体基板１１のアクティブ領域上に形成された、例えば膜厚が１００Å（オングストローム）程度のシリコン酸化膜である。また、ゲート電極１５は、ゲート絶縁膜１４上に形成されたポリシリコン膜である。ただし、このポリシリコン膜は、所定の不純物を含むことで導電性を有している。このゲート電極１５の膜厚は、例えば３０００Åとすることができる。また、ゲート電極１５のゲート長方向の長さ、すなわちゲート長は、例えば０．１５μｍ程度とすることができる。なお、ゲート電極１５上部は、例えばサリサイド膜１５ａが形成されることで低抵抗化されていてもよい。
【００２６】
低濃度拡散領域１６は、半導体基板１１のアクティブ領域上部であって、ゲート電極１５下を挟む一対の領域にそれぞれ形成される。この低濃度拡散領域１６は、例えばｎ型の導電性を有する不純物（例えばリンイオン）を例えば１×１０17／ｃｍ3程度の拡散濃度となるように注入することで形成することができる。ただし、これに限定されず、低濃度拡散領域１６が、ｐ型の導電性を有する不純物（例えばボロンイオン）を例えば１×１０17／ｃｍ3程度の拡散濃度となるように注入することで形成された領域であってもよい。また、低濃度拡散領域１６は、その一部がゲート電極１５下に延在していても良い。なお、ゲート電極１５と低濃度拡散領域１６とが上下で重なる領域をオーバラップ領域とも言う。
【００２７】
電荷蓄積部１８は、データを保持するための構成であり、低濃度拡散領域１６上であって、ゲート電極１５の両サイドにそれぞれ形成される。それぞれの電荷蓄積部１８は、１ビットずつのデータを保持する。電荷蓄積部１８は、例えばシリコン窒化膜１８ｂを２つのシリコン酸化膜（シリコン酸化膜１８ａ及びシリコン酸化膜１８ｃ）で挟む構造を有する。すなわち、電荷蓄積部１８はＯＮＯ構造を有する。このＯＮＯ構造において、シリコン窒化膜１８ｂは、電荷をトラップすることでデータを保持するための電荷蓄積膜である。その膜厚は、例えば１００Å程度とすることができる。また、このシリコン窒化膜１８ｂを挟む２つのシリコン酸化膜のうち下層側のシリコン酸化膜１８ａは、シリコン窒化膜１８ｂにトラップされた電荷が半導体基板１１及びゲート電極１５へ流れ出すことを防止するための電位障壁として機能する膜である。その膜厚は、例えば１００Å程度とすることができる。一方、シリコン窒化膜１８ｂを挟む２つのシリコン酸化膜のうち上層側のシリコン酸化膜１８ｃは、シリコン窒化膜１８ｂにトラップされた電荷が上層へ流れ出すことを防止するための電位障壁として機能する膜である。その膜厚は、例えば２７００Å程度とすることができる。なお、シリコン酸化膜１８ａ及び１８ｃそれぞれの膜厚は、上記に限定されず、シリコン窒化膜１８ｂに蓄積された電荷を閉じ込めることが可能な程度の膜厚であれば如何様にも変形することができる。また、本実施例では、電荷蓄積部１８のゲート長方向の長さ（以下、これを幅という）を例えば５００Å程度とする。ただし、これに限定されず、必要に応じて種々変形することができる。
【００２８】
以上のような構成を有する電荷蓄積部１８に電荷を蓄積させると、電荷蓄積部１８下に存在する低濃度拡散領域１６の抵抗値が変化する。ＭＯＮＯＳ構造のメモリセル１は、この原理を利用することで、電荷蓄積部１８に記憶されたデータを読み出す。なお、電荷蓄積部１８下の低濃度拡散領域１６は、抵抗変化層とも呼ばれる。また、本実施例による電荷蓄積部１８は、ソース／ドレインとして機能する高濃度拡散領域１７とゲート電極１５とを電気的に隔離するためのサイドウォールスペーサとしても機能する。
【００２９】
高濃度拡散領域１７は、半導体基板１１のアクティブ領域上部であって、ゲート電極下及び電荷蓄積部１８下を挟む領域にそれぞれ形成される。この高濃度拡散領域１７は、上述したように、それぞれソース又はドレインとして機能する領域である。高濃度拡散領域１７は、例えばｎ型の導電性を有する不純物（例えばリンイオン）を例えば１×１０20／ｃｍ3程度の拡散濃度となるように注入することで形成することができる。ただし、これに限定されず、高濃度拡散領域１７が、ｐ型の導電性を有する不純物（例えばボロンイオン）を例えば１×１０20／ｃｍ3程度の拡散濃度となるように注入することで形成された領域であってもよい。また、高濃度拡散領域１７上部は、例えばサリサイド膜１７ａが形成されることで低抵抗化されている。
【００３０】
以上のような構造を有するメモリセル１上には、例えば中間絶縁膜２１が形成される。この中間絶縁膜２１には、例えばシリコン酸化膜などの絶縁膜を適用することができる。また、その膜厚は、例えばゲート電極１５（サリサイド膜１５ａを含む）表面からの厚さを８０００Å程度とすることができる。なお、中間絶縁膜２１の上面は、例えばＣＭＰ（Chemical and Mechanical Polishing）法などを用いて平坦化されている。
【００３１】
また、メモリセル１における高濃度拡散領域１７のサリサイド膜１７ａ上には、中間絶縁膜２１を貫通するコンタクトホールが形成され、この内部にタングステン（Ｗ）などの導電体が充填されることで、コンタクト内配線３１が形成されている。また、中間絶縁膜２１上には、コンタクト内配線３１と電気的に接続された上層配線３２が形成される。これにより、メモリセル１における高濃度拡散領域１７（ソース／ドレイン）が中間絶縁膜（層間絶縁膜とも言う）２１上に電気的に引き上げられている。
【００３２】
以上のようにコンタクト内配線３１及び上層配線３２が形成された中間絶縁膜２１上には、パッシベーション２３が形成される。このパッシベーション２３には、例えば膜厚が５０００Å程度のシリコン窒化膜などを適用することができる。また、パッシベーション２３の上面は、例えばＣＭＰ法などを用いて平坦化されていてもよい。
【００３３】
・データ書込み／読出し／消去方法
次に、以上のような構成を有するメモリセル１に、データの書き込み／読み出し／消去を行う際の動作を説明する。なお、本実施例では、個片化される前の不揮発性半導体記憶装置、すなわちウェハに２次元的に配列するように形成された複数の不揮発性半導体記憶装置それぞれのメモリセル１に対するデータ書込み／読出し／消去方法について説明する。
【００３４】
図２（ａ）は、本実施例によるメモリセル１の等価回路を示す図である。図２（ａ）に示すように、メモリセル１は、コアとなるＭＯＳＦＥＴ（Metal-Oxide Semiconductor FieldEffect Transistor）１ａと、このＭＯＳＦＥＴ１ａのドレインＤ側に接続された可変抵抗Ｒｄと、ソースＳ側に接続された可変抵抗Ｒｓとを有する。可変抵抗Ｒｄ及びＲｓは、それぞれ図１における電荷蓄積部１８下に設けられた低濃度拡散領域１６により形成される抵抗である。したがって、可変抵抗Ｒｄ及びＲｓそれぞれの抵抗値は、各低濃度拡散領域１６上に位置する電荷蓄積部１８の電位により制御される。なお、この等価回路において、バックゲートＢは図１におけるウェル領域１２を指し、ゲートＧは同じく図１におけるゲート電極１５を指す。本実施例による不揮発性半導体記憶装置は、上記のような等価回路で表されるメモリセル１を複数有して構成される。また、本説明におけるウェハには、複数のメモリセル１を有する不揮発性半導体記憶装置が２次元的に配列するように形成されている。
【００３５】
・・データ書き込み方法
次に、本実施例によるメモリセル１にデータの書き込みを行う際の動作を説明する。なお、本説明では、データを書き込む前の初期状態を、電荷蓄積部１８にデータが書き込まれていない状態、すなわち全電荷蓄積部１８に理論値「１」が保持されている状態とする。また、以下では、各メモリセル１におけるドレインＤ側の電荷蓄積部１８に、データとして理論値「０」を書き込む場合について例を挙げて説明する。
【００３６】
ドレインＤ側の電荷蓄積部１８に理論値「０」を書き込む場合、図２（ｂ）の表における『書込み』に示すように、図２（ａ）におけるゲートＧの電位（以下、ゲート電位という）Ｖｇを例えば１０Ｖ（ボルト）とし、ソースＳの電位（以下、ソース電位という）Ｖｓを例えば接地電位（０Ｖ）とし、ドレインＤの電位（以下、ドレイン電位という）Ｖｄを例えば６Ｖとし、バックゲートＢの電位（以下、バックゲート電位という）Ｖｂを例えば接地電位（０Ｖ）とする。
【００３７】
以上のような条件とした場合、ドレインＤ側において、高濃度拡散領域１７よりも不純物濃度（この場合はｎ型の導電性を有する不純物の濃度）が低い低濃度拡散領域１６周辺に電界が集中する。このため、ドレインＤ側の低濃度拡散領域１６において、衝突電離によるホットキャリア（この場合はホットエレクトロン）が集中して発生する。
【００３８】
このように発生したホットエレクトロンは、ドレインＤ側の電荷蓄積部１８におけるシリコン酸化膜１８ａによる電位障壁を突き抜けて、これの電荷蓄積膜であるシリコン窒化膜１８ｂに注入される。シリコン窒化膜１８ｂに注入されたキャリア（この場合はエレクトロン）は、上述のように、シリコン酸化膜１８ａ及び１８ｂによる電位障壁によってシリコン窒化膜１８ｂ内に閉じ込められる。これにより、ドレインＤ側の電荷蓄積部１８に理論値「０」が書き込まれる。
【００３９】
なお、ドレインＤ側の電荷蓄積部１８に理論値「０」を書き込む際にドレインＤに印加する電圧（すなわちドレイン電位Ｖｄ）は、上述した値に限らず、ドレインＤ側の低濃度拡散領域１６においてホットエレクトロンを発生させることができる程度の値、例えば２Ｖ程度以上、好ましくは５〜１０Ｖ程度とすることができる。また、この際にゲートＧに印加する電圧（すなわちゲート電位Ｖｇ）も、上述した値に限らず、チャネルが形成される領域（すなわちウェル領域１２上部：これをチャネル形成領域とも言う）に充分なキャリアを発生させ、且つドレインＤ側に発生したホットエレクトロンを電荷蓄積部１８におけるシリコン窒化膜１８ｂ（電荷蓄積膜）に注入することができる程度の値であればよい。
【００４０】
・・データ読出し方法
次に、本実施例によるメモリセル１からデータを読み出す際の動作を説明する。なお、本説明では、上述したデータ書込み方法によりドレインＤ側の電荷蓄積部１８に理論値「０」が書き込まれたメモリセル１からデータを読み出す場合について例を挙げて説明する。
【００４１】
ドレインＤ側の電荷蓄積部１８からデータを読み出す場合、図２（ｂ）の表における『読出し』に示すように、図２（ａ）におけるゲート電位Ｖｇを例えば３．０Ｖとし、ソース電位Ｖｓを例えば１．５Ｖとし、ドレイン電位Ｖｄを例えば接地電位（０Ｖ）とし、バックゲート電位Ｖｂを例えば接地電位（０Ｖ）とする。
【００４２】
ここで、以上したように、ドレインＤ側の電荷蓄積部１８に電荷が保持されていると、これの下に位置する低濃度拡散領域１６の抵抗値が変化する。本説明の場合、理論値「０」が書き込まれているため、低濃度拡散領域１６（抵抗Ｒｄ）の抵抗値が増加する。この結果、データを読み出す際にチャネル形成領域にチャネルが形成され難くなり、これに流れる電流量が減少する。
【００４３】
なお、電荷蓄積部１８に理論値「１」が保持されている場合（例えば初期状態の場合）、低濃度拡散領域１６の抵抗値は、これの上方に位置する電荷蓄積部１８に理論値「０」が保持されている場合と比べて低い。このため、電荷蓄積部１８に理論値「０」が保持されている場合と比較して、データを読み出す際にチャネル形成領域にチャネルが形成され易い。すなわち、ドレインＤ側に比較的大きな電流が流れる。本実施例では、この際の電流値の違い、すなわち、電荷蓄積部１８に理論値「１」が保持されている場合にドレインＤ側に流れる電流と、電荷蓄積部１８に理論値「０」が保持されている場合にドレインＤ側に流れる電流との電流値の違いを利用して、各メモリセル１からデータを読み出す。
【００４４】
・・データ消去方法
次に、本実施例による不揮発性半導体記憶装置の全メモリセル１におけるデータを消去する際の動作を説明する。
【００４５】
本実施例では、不揮発性半導体記憶装置の全メモリセル１におけるデータを消去する際、電気的な消去（以下、電気的消去という）と高温放置による消去（以下、ベーク消去という）との両方を用いることで、不揮発性半導体記憶装置のディスターブ特性を劣化させることなく、効率的且つ充分に消去する。
【００４６】
・・・電気的消去（第１段階）
本実施例では、不揮発性半導体記憶装置の全メモリセル１におけるデータを消去する際、まず、電気的消去を行う。以下、この電気的消去について説明する。なお、以下では、メモリセル１におけるドレインＤ側の電荷蓄積膜１８に理論値「０」が保持されている場合（すなわち、ドレインＤ側に保持されたデータを消去する場合）と、メモリセル１におけるドレインＤ側及びソースＳ側の両方の電荷蓄積膜１８に理論値「０」が保持されている場合（すなわちドレインＤ側及びソースＳ側の両方にそれぞれ保持されたデータを消去する場合）とのそれぞれについて例に挙げて説明する。
【００４７】
・・・・ドレインＤ側に保持されたデータを消去する場合
まず、ドレインＤ側の電荷蓄積部１８に保持された理論値「０」を消去する場合、例えば図２（ｂ）の表における『消去１、２』に示すように、図２（ａ）におけるゲート電位Ｖｇを例えば−６Ｖとし、ソース電位Ｖｓを例えば接地電位（０Ｖ）又は不定状態（これをｏｐｅｎ状態とも言う）とし、ドレイン電位Ｖｄを例えば６Ｖとし、バックゲート電位Ｖｂを例えば接地電位（０Ｖ）とする。
【００４８】
以上のような条件を用いてドレインＤ・ゲートＧ間にバイアス電位を数ｍ秒〜１秒程度印加すると、この期間、ドレインＤ側において、高濃度拡散領域１７よりも不純物濃度が低い低濃度拡散領域１６周辺に、書込み時の電界と逆方向の電界が集中する。このため、ドレインＤ側の低濃度拡散領域１６において、書込み時のホットキャリアと逆極性のホットキャリア（この場合はホットホール）が衝突電離により集中して発生する。
【００４９】
このように発生したホットホールは、ドレインＤ側の電荷蓄積膜１８におけるシリコン酸化膜１８ａによる電位障壁を突き抜けて、これの電荷蓄積膜であるシリコン窒化膜１８ｂに注入される。このようにシリコン窒化膜１８ｂにホールが注入されると、これに保持されていたエレクトロンが電気的に中和される。これにより、ドレインＤ側の電荷蓄積部１８に保持されていた理論値「０」が消去される。
【００５０】
・・・・ドレインＤ側及びソースＳ側の両方にそれぞれ保持されたデータを消去する場合
また、ドレインＤ側及びソースＳ側の両方の電荷蓄積部１８にそれぞれ保持された理論値「０」を消去する場合、例えば図２（ｂ）における『消去３』に示すように、図２（ａ）におけるゲート電位Ｖｇを例えば−６Ｖ程度とし、ソース電位Ｖｓを例えば６Ｖとし、ドレイン電位Ｖｄを例えば６Ｖとし、バックゲート電位Ｖｂを例えば接地電位（０Ｖ）とする。
【００５１】
以上のような条件を用いてドレインＤ・ゲートＧ間及びソースＳ・ゲートＧ間それぞれにバイアス電位を数ｍ秒〜１秒程度印加すると、この期間、ドレインＤ側とソースＳ側との両方において、高濃度拡散領域１７よりも不純物濃度が低い低濃度拡散領域１６周辺に、書込み時の電界と逆方向の電界が集中する。このため、ドレインＤ側及びソースＳ側の低濃度拡散領域１６において、書込み時のホットキャリアと逆極性のホットキャリア（この場合はホットホール）が衝突電離により集中して発生する。
【００５２】
このように発生したホットホールは、ドレインＤ側及びソースＳ側それぞれの電荷蓄積部１８におけるシリコン酸化膜１８ａによる電位障壁を突き抜けて、これらにおける電荷蓄積膜であるシリコン窒化膜１８ｂに注入される。このようにシリコン窒化膜１８ｂにホールが注入されると、これらにそれぞれ保持されていたエレクトロンが電気的に中和される。これにより、ドレインＤ側及びソースＳ側の電荷蓄積部１８にそれぞれ保持されていた理論値「０」が消去される。
【００５３】
なお、電荷蓄積部１８に保持されているデータを消去する際にドレインに印加する電圧（すなわちドレイン電位Ｖｄ）は、上述した値に限らず、低濃度拡散領域１６においてホットホールを発生させることができる程度の値、例えば２Ｖ以上、好ましくは４〜１０Ｖ程度とすることができる。また、この際にゲートＧに印加する電圧（すなわちゲート電位Ｖｇ）は、発生したホットホールを効率的にそれぞれのシリコン酸化膜１８ａ周辺に集めるための電圧である。この値は、上述した値に限らず、例えば−１０〜０Ｖ程度とすることができる。
【００５４】
・・ベーク消去（第２段階）
また、本実施例では、以上のような電気的消去を用いて不揮発性半導体記憶装置における全てのメモリセル１からデータを消去した後、ベーク消去を行う。このベーク消去では、本実施例による不揮発性半導体記憶装置が複数形成されたウェハが、槽内温度が例えば３５０℃の高温槽内に例えば２時間放置される。なお、以下の説明では、槽内温度をベーク温度と言い、放置時間をベーク時間という。
【００５５】
・電気的消去のみを用いた場合と実施例１による消去を用いた場合との特性比較
ここで、電気的な書き込み（以下、単に書込みと言う）（１）を経た後に電気的消去（２）のみを経たメモリセル１のサブスレッシュホールド特性と、書込み（１）を経た後に本実施例による消去方法（２、３）、すなわち電気的消去（２）とベーク消去（３）との両方を経たメモリセル１のサブスレッシュホールド特性とを、図３に示す。また、図３に、参考として、初期、すなわち書込み（１）や電気的消去（２）及びベーク消去（３）を経ていないメモリセル１のサブスレッシュホールド特性と、書込み（１）のみを経たメモリセル１のサブスレッシュホールド特性とを示す。なお、本説明では、サブスレッシュホールド特性を、読出し時のゲート電位Ｖｇと、メモリセル１から読み出されるセル電流Ｉｃとの関係で表す。また、セル電流Ｉｃとは、読出し時にメモリセル１のドレインＤ・ソースＳ間に流れる電流を指す。
【００５６】
また、本説明における書込み（１）では、ゲート電位Ｖｇを１０Ｖとし、ソース電位Ｖｓを接地電位（０Ｖ）とし、ドレイン電位Ｖｄを６Ｖとし、バックゲート電位Ｖｂを接地電位（０Ｖ）とする（図２（ｂ）の表における『書き込み』参照）と共に、書き込み時間を２０μｓ（マイクロ秒）とした。これにより、ドレインＤ側の電荷蓄積部１８にのみ理論値「０」が書き込まれる。また、電気的消去（２）では、ゲート電位Ｖｇを−６Ｖとし、ソース電位Ｖｓを接地電位（０Ｖ）とし、ドレイン電位Ｖｄを６Ｖとし、バックゲート電位Ｖｂを接地電位（０Ｖ）とする（図２（ｂ）の表における『消去１』参照）と共に、消去時間を２０ｍｓ（ミリ秒）とした。これにより、ドレインＤ側の電荷蓄積部１８に保持されている理論値「０」のデータが消去される。さらに、ベーク消去（３）では、ベーク温度を３５０℃とし、ベーク時間を２時間とした。
【００５７】
さらに、電気的消去（２）及びベーク消去（３）のいずれも経由していないメモリセル１、すなわち初期状態のメモリセル１におけるドレインＤ側にデータを書き込んだ後のディスターブ特性を図４に示し、電気的消去（２）のみを経由したメモリセル１におけるドレインＤ側にデータを書き込んだ後のディスターブ特性を図５に示し、本実施例による消去（２、３）を経由したメモリセル１におけるドレインＤ側にデータを書き込んだ後のディスターブ特性を図６に示す。なお、本説明では、ディスターブ特性を、データ書き込み時の書き込み用パルスの時間幅（以下、パルス持続時間という）と、メモリセル１から読み出されるセル電流Ｉｃとの関係で表す。また、図４から図６では、縦軸を規格化したセル電流Ｉｃとすると共に、データ書き込みの際に使用するドレイン電位Ｖｄを０，１，２，３，４，５及び６とした場合それぞれについてのディスターブ特性を示す。
【００５８】
図３に示すように、書込み（１）を経た後に電気的消去（２）のみを経たメモリセル１のサブスレッシュホールド特性と、書込み（１）を経た後に本実施例による消去（２、３）を経たメモリセル１のサブスレッシュホールド特性とを比較すると、本実施例による消去（２、３）を用いた場合の方が、サブスレッシュホールド特性が初期のメモリセル１のサブスレッシュホールド特性に近づいている。すなわち、本実施例による消去（２、３）を用いた場合の方が、サブスレッシュホールド特性が改善されている。
【００５９】
このため、図４から図６にも示すように、書込み（１）を経た後に電気的消去（２）のみを経たメモリセル１のディスターブ特性（図５参照）と、書込み（１）を経た後に本実施例による消去（２、３）を経たメモリセル１のディスターブ特性（図６参照）とでは、書込み（１）を経た後に本実施例による消去（２、３）を経たメモリセル１のディスターブ特性（６参照）の方が、電気的消去（２）及びベーク消去（３）のいずれも経由していないメモリセル１のディスターブ特性（図４参照）に近い。すなわち、本実施例による消去（２、３）を用いることで、メモリセル１のディスターブ特性を、データの書き込みなどによるダメージを受けていない初期状態のメモリセル１のディスターブ特性と略同等にまで改善することができる。この傾向は、特に、データ書き込み時のパルス持続時間を長くした場合や書き込み時のドレイン電位Ｖｄを大きくした場合に強く現れる。
【００６０】
このように、本実施例では、電気的消去（２）の後にベーク消去（３）を行うため、不揮発性半導体記憶装置のディスターブ特性を初期状態と同等程度に改善することができる。また、本実施例では、ベーク消去（３）の前に、電気的消去（２）を行っているため、ベーク消去（３）のみを用いた場合と比較して、ベーク温度を低くしたりベーク時間を短くしたりすることができ、この結果、ベーク消去（３）のみを用いた場合よりも生産性を向上することが可能となる。
【００６１】
・ベーク消去時の条件
なお、本実施例におけるベーク消去（３）時の条件は、上述した条件に限らない。以下に、ベーク消去（３）時の好ましい条件を説明する。
【００６２】
図７は、電気的消去（２）後のベーク消去（３）時におけるベーク時間ＨＢと閾値電圧変化値ΔＶｔとの関係であって、ベーク温度ＴＢを１５０℃、２５０℃、３５０℃それぞれとした場合の関係を示すグラフである。なお、閾値電圧変化値ΔＶｔとは、各条件で消去を行ったメモリセル１が持つ閾値電圧Ｖｔと初期状態のメモリセル１が持つ閾値電圧Ｖｔとの差の絶対値である。また、本説明における書込み（１）では、ゲート電位Ｖｇを１０Ｖとし、ソース電位Ｖｓを接地電位（０Ｖ）とし、ドレイン電位Ｖｄを６Ｖとし、バックゲート電位Ｖｂを接地電位（０Ｖ）とする（図２（ｂ）の表における『書き込み』参照）と共に、書き込み時間を２０μｓとした。これにより、ドレインＤ側の電荷蓄積部１８にのみ理論値「０」が書き込まれる。また、電気的消去（２）では、ゲート電位Ｖｇを−６Ｖとし、ソース電位Ｖｓを接地電位（０Ｖ）とし、ドレイン電位Ｖｄを６Ｖとし、バックゲート電位Ｖｂを接地電位（０Ｖ）とする（図２（ｂ）の表における『消去１』参照）と共に、消去時間を２０ｍｓとした。これにより、ドレインＤ側の電荷蓄積部１８に保持されている理論値「０」のデータが消去される。さらに、ベーク消去（３）では、ベーク温度を３５０℃とし、ベーク時間を２時間とした。
【００６３】
図７を参照すると明らかなように、ベーク温度ＴＢを高くするほど、短いベーク時間ＨＢで閾値電圧変化量ΔＶｔが０Ｖに近づいている。すなわち、ベーク温度ＴＢが高いほど、短時間でメモリセル１の閾値電圧Ｖｔを初期状態に戻すことができる。
【００６４】
ここで、閾値電圧変化量ΔＶｔは、０Ｖであることが好ましい。これにより、初期状態と同じサブスレッシュホールド特性を得ることができる。ただし、閾値電圧変化量ΔＶｔは０．２Ｖ以下であればよい。閾値電圧変化量ΔＶｔが０．２Ｖ以下であれば、ドレインディスターブの影響を無視できる程度に低減することが可能だからである。
【００６５】
図８に、閾値電圧変化量ΔＶｔが０．２Ｖに戻る際のベーク温度ＴＢとベーク時間ＨＢとの関係（１）を示す。また、図９に、閾値電圧変化量ΔＶｔが０．２Ｖに戻る際のベーク温度ＴＢとベーク時間ＨＢとの関係（２）を示す。なお、図８では、関係（１）、（２）をそれぞれアレニウス・プロットで表示する。また、図８では、縦軸をベーク時間ＨＢとし、横軸を１／ｋＴＢ（ｋ：ボルツマン係数）とする。さらに、図９では、縦軸をベーク時間ＨＢとし、横軸をベーク温度Ｔ（Ｔはベーク温度ＴＢを摂氏（℃）で表した値）とする。
【００６６】
以上のアレニウス・プロット（図８及び図９）に基づいて、閾値電圧変化量ΔＶｔが０．２Ｖに戻る際のベーク温度ＴＢとベーク時間ＨＢとの関係を求めると、この関係は、以下の式１に近似できることが分かる。なお、式１において、ｙはベーク時間ＨＢであり、ｘはベーク温度ＴＢ（Ｋ）であり、ｅは自然対数の底である。
【００６７】
【数３】
2007173502.tif 000003
【００６８】
従って、閾値電圧変化量ΔＶｔが０．２Ｖ以下となる条件は、以下の式２で表すことができる。
【００６９】
【数４】
2007173502.tif 000004
【００７０】
・不揮発性半導体記憶装置の製造方法
次に、本実施例によるメモリセル１を含む不揮発性半導体記憶装置の製造方法を以下に説明する。図１０は、本実施例による製造方法を示すフローチャートである。
【００７１】
本製造方法では、まず、ウェハ状態の不揮発性半導体記憶装置を製造する（ステップＳ１０１）。言い換えれば、半導体基板１１上に形成されたゲート電極１５と、ゲート電極１５の両サイドにそれぞれ形成された電荷蓄積部１８と、半導体基板１１上部であって電荷蓄積部１８下にそれぞれ形成された低濃度拡散領域１６と、ゲート電極１５下の領域及び低濃度拡散領域１６を挟む一対の領域にそれぞれ形成された高濃度拡散領域１７とを有する複数のメモリセル１が作り込まれたウェハを準備する（第１工程）。なお、ウェハ状態の不揮発性半導体記憶装置とは、２次元的に配列するように複数の不揮発性半導体記憶装置が形成されたウェハを指す。また、本実施例による構造（図１参照）を有するメモリセル１を複数有する不揮発性半導体記憶装置の製造方法は、従来技術より明白であるため、ここでは詳細な説明を省略する。
【００７２】
次に、ウェハに作り込まれた全てのメモリセル１からの読み出しテストを行う（ステップＳ１０２）。この読み出しテストでは、上述したデータ読出し方法を用いて、各メモリセル１から順次データが読み出される。この段階では、全てのメモリセル１が初期状態であるため、全てのメモリセル１が正常である場合、各メモリセル１におけるドレインＤ側及びソースＳ側からは、それぞれデータ＝「１」が読み出される。なお、正常にデータを読み出すことができなかったメモリセル１がある場合、例えばこのメモリセル１を含む不揮発性半導体記憶装置を不良と判断する。
【００７３】
次に、ウェハ状態の不揮発性半導体記憶装置における一部のメモリセル１が有する少なくとも一方の電荷蓄積部１８へ理論値「０」を書き込む（ステップＳ１０３）。例えば全メモリセル１におけるドレインＤ側の電荷蓄積部１８それぞれへ理論値「０」を書き込む。ただし、これに限定されず、不揮発性半導体記憶装置における一部のメモリセル１が有する２つの電荷蓄積部１８それぞれに理論値「０」を書き込んでも良い。
【００７４】
次に、ウェハに作り込まれた全てのメモリセル１からの読出しテストを行う（ステップＳ１０４）。この読み出しテストでは、ステップＳ１０２と同様に、上述したデータ読出し方法を用いて、各メモリセル１から順次データが読み出される。この段階では、ステップＳ１０３において一部の電荷蓄積部１８に理論値「０」が書き込まれているため、全てのメモリセル１が正常である場合、ステップＳ１０３で書き込んだデータと同じデータが読み出される。なお、書き込んだデータと同じデータを読み出すことができなかった場合、例えばこのメモリセルを含む不揮発性半導体記憶装置を不良と判断する。
【００７５】
次に、ステップＳ１０３において理論値「０」を書き込まなかった電荷蓄積部１８へ理論値「０」を書き込む（ステップＳ１０５）。これにより、全メモリセル１それぞれにおける２つの電荷蓄積部１８それぞれに保持されている理論値が「０」となる。
【００７６】
次に、ウェハに作り込まれた全てのメモリセル１からの読出しテストを行う（ステップＳ１０６）。この読み出しテストでは、ステップＳ１０２及びＳ１０４と同様に、上述したデータ読出し方法を用いて、各メモリセル１から順次データが読み出される。この段階では、ステップＳ１０５においてメモリセル１における全ての各電荷蓄積部１８に理論値「０」が書き込まれているため、全てのメモリセル１が正常である場合、全てのメモリセル１から理論値「０」が読み出される。なお、全てのメモリセル１から理論値「０」を読み出すことができなかった場合、例えばこのメモリセル１を含む不揮発性半導体記憶装置を不良と判断する。
【００７７】
次に、全メモリセル１が保持するデータを電気的に消去する（ステップＳ１０７）。すなわち、全メモリセル１それぞれにおける電荷蓄積部１８に保持された理論値「０」を、電気的消去（２）を用いて消去する（ステップＳ１０７）。なお、本ステップでは、例えば図２（ｂ）における『消去３』で示す条件を用いて、全電荷蓄積部１８における理論値が消去される。これにより、全メモリセル１における電荷蓄積部１８が理論値「１」を保持した状態となる。
【００７８】
次に、メモリセル１が作り込まれたウェハを高温下に所定時間放置する（ステップＳ１０８）。すなわち、メモリセル１が保持するデータを、ベーク消去（３）を用いて消去する。なお、本ステップでは、上述において説明したベーク消去（３）による方法が用いられる。
【００７９】
このように、ステップＳ１０７とステップＳ１０８とを経る、すなわち電気的消去（２）とベーク消去（３）とを経ることで、上述したように、不揮発性半導体記憶装置のディスターブ特性を初期状態と同等程度に改善することができる。また、本実施例では、ベーク消去（３）（ステップＳ１０８）の前に、電気的消去（２）（ステップＳ１０７）を行っているため、ベーク消去（３）のみを用いた場合と比較して、ベーク温度を低くしたりベーク時間を短くしたりすることができ、この結果、ベーク消去（３）のみを用いた場合よりも生産性を向上することが可能となる。
【００８０】
次に、ウェハ状態の不揮発性半導体記憶装置を個片化し（ステップＳ１０９）、個片化された不揮発性半導体記憶装置をパッケージングする（ステップＳ１１０）。なお、個片化の方法及びパッケージングの方法は、従来技術による方法を用いることが可能であるため、ここでは詳細な説明を省略する。
【００８１】
その後、顧客からの注文に応じてパッケージングされた不揮発性半導体記憶装置にデータを書き込む（ステップＳ１１１）。したがって、本実施例による不揮発性半導体記憶装置はデータが書き込まれた状態で出荷される。ただし、これに限定されず、ステップＳ１１０の工程後、データが書き込まれていない状態で出荷されてもよい。
【００８２】
以上のような工程を経ることで、本実施例による構造を有するメモリセル１を複数含む不揮発性半導体記憶装置が製造される。
【００８３】
・作用効果
以上のように、本実施例による不揮発性半導体記憶装置の製造方法では、半導体基板１１上に形成されたゲート電極１５と、ゲート電極１５の両サイドにそれぞれ形成された電荷蓄積部１８と、半導体基板１１上部であって電荷蓄積部１８下にそれぞれ形成された低濃度拡散領域１６と、ゲート電極１５下の領域及び低濃度拡散領域１６を挟む一対の領域にそれぞれ形成された高濃度拡散領域１７とを有する複数のメモリセル１が作り込まれたウェハを準備し、ウェハに形成された全てのメモリセル１が有する電荷蓄積部１８が保持するデータを電気的に消去し（電気的消去（２））、その後、ウェハを高温下に所定時間放置（ベーク消去（３））する。すなわち、本実施例による不揮発性半導体記憶装置の製造方法は、ウェハに形成された全てのメモリセル１が有する電荷蓄積部１８が保持するデータを電気的に消去（電気的消去（２））した後、ウェハを高温下に所定時間放置（ベーク消去（３））するデータ消去方法（２、３）を含む。
【００８４】
これにより、本実施例では、不揮発性半導体記憶装置のディスターブ特性を初期状態と同等程度に改善することができる。また、本実施例では、ベーク消去（３）の前に、電気的消去（２）を行っているため、ベーク消去（３）のみを用いた場合と比較して、ベーク温度を低くしたりベーク時間を短くしたりすることができ、この結果、ベーク消去（３）のみを用いた場合よりも生産性を向上することが可能となる。
【００８５】
また、上記した実施例１は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施例１による不揮発性半導体記憶装置におけるメモリセル１の構造を示す断面図である。
【図２】（ａ）は本発明の実施例１によるメモリセル１の等価回路を示す図であり、（ｂ）はメモリセル１へのデータ書込み／読出し／消去方法それぞれにおけるゲート電位Ｖｇとソース電位Ｖｓとドレイン電位Ｖｄとバックゲート電位Ｖｂとを示すテーブルである。
【図３】書込み（１）を経た後に電気的消去（２）のみを経たメモリセル１のサブスレッシュホールド特性と、書込み（１）を経た後に本発明の実施例１による消去方法（２、３）を経たメモリセル１のサブスレッシュホールド特性とを示すグラフである。
【図４】初期状態のメモリセル１におけるドレインＤ側にデータを書き込んだ後のディスターブ特性を示すグラフである。
【図５】電気的消去（２）のみを経由したメモリセル１におけるドレインＤ側にデータを書き込んだ後のディスターブ特性を示すグラフである。
【図６】本発明の実施例１による消去（２、３）を経由したメモリセル１におけるドレインＤ側にデータを書き込んだ後のディスターブ特性を示すグラフである。
【図７】本発明の実施例１における、電気的消去（２）後のベーク消去（３）時におけるベーク温度ＴＢごとのベーク時間ＨＢと閾値電圧変化値ΔＶｔとの関係を示すグラフである。
【図８】本発明の実施例１における、閾値電圧変化値ΔＶｔ＝０．２に戻る際のベーク温度ＴＢとベーク時間ＨＢとの関係（１）を示すアレニウス・プロットである。
【図９】本発明の実施例１における、閾値電圧変化値ΔＶｔ＝０．２に戻る際のベーク温度ＴＢとベーク時間ＨＢとの関係（２）を示すアレニウス・プロットである。
【図１０】本発明の実施例１によるメモリセル１を複数有する不揮発性半導体記憶装置の製造方法を示すフローチャートである。
【符号の説明】
【００８７】
１  メモリセル
１ａ  ＭＯＳＦＥＴ
１１  半導体基板
１２  ウェル領域
１３  素子分離絶縁膜
１４  ゲート絶縁膜
１５  ゲート電極
１５ａ、１７ａ  サリサイド膜
１６  低濃度拡散領域
１７  高濃度拡散領域
１８  電荷蓄積部
１８ａ、１８ｃ  シリコン酸化膜
１８ｂ  シリコン窒化膜
２１  中間絶縁膜
２３  パッシベーション
３１  コンタクト内配線
３２  上層配線
Ｇ  ゲート
Ｄ  ドレイン
Ｓ  ソース
Ｂ  バックゲート
Ｒｄ、Ｒｓ  可変抵抗
【図１】
2007173502.tif 000007
【図２】
2007173502.tif 000008
【図３】
2007173502.tif 000009
【図４】
2007173502.tif 000010
【図５】
2007173502.tif 000011
【図６】
2007173502.tif 000012
【図７】
2007173502.tif 000013
【図８】
2007173502.tif 000014
【図９】
2007173502.tif 000015
【図１０】
2007173502.tif 000016