(57)【要約】【課題】ＰＬＬ回路において、位相差信号に対する放射イベントの影響を軽減する。【解決手段】位相−周波数検出器１２からの位相差信号は、チャージ・ポンプ２４及び３０、抵抗性の比例ループ・フィルタ２６及び容量性の積分ループ・フィルタ３２、バイアス発生器２８及び３４を介して、加算器４０で加算され、ＶＣＯ１４，分周器１６を介して検出器１２にフィードバックされる。フィルタ２６は、影響のスケーリング及びクリップを行って影響を位相差信号から排除し、フィルタ３２は、容量性特性により影響を減衰させる。位相差信号が別個のフィルタ特性で処理されて結合されているので、突発的な影響によりＰＬＬ回路がロック状態から外れる可能性が低下する。【選択図】図１
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【特許請求の範囲】
【請求項１】
位相ロック・ループ（ＰＬＬ回路）回路の動作方法であって、
比例ループ・フィルタによって、未フィルタ処理の位相差信号をフィルタ処理して、前記位相信号の変化に対する実質的に線形な応答（線形応答）を出力するステップと、
前記未フィルタ処理の位相信号に影響を及ぼす放射イベントの発生時に、前記比例ループ・フィルタによってその影響をクリップするステップと、
積分ループ・フィルタによって、前記未フィルタ処理の位相信号をフィルタ処理して、前記位相信号の変化に対する時間平均応答を出力するステップと、
前記未フィルタ処理の位相信号に影響を及ぼす放射イベントの発生時に、前記積分フィルタによってその影響を減衰させるステップと、
からなることを特徴とする方法。
【請求項２】
請求項１記載の方法において、電圧制御発振器（ＶＣＯ）が、前記線形応答を精細チューニング信号として用い、前記時間平均応答を粗雑チューニング信号として用いることを特徴とする方法。
【請求項３】
請求項１記載の方法において、該方法は更に、
前記線形応答及び前記時間平均応答を加算して、結合信号を生成するステップと、
前記結合信号を用いてＶＣＯをチューニングするステップと、
からなることを特徴とする方法。
【請求項４】
請求項１記載の方法において、前記放射イベントの影響をクリップ及び減衰し、前記ＰＬＬ回路がロック状態を保持するようにすることを特徴とする方法。
【請求項５】
請求項１記載の方法において、該方法は更に、
第１チャージ・ポンプを用いて、前記未フィルタ処理の位相信号を第１電流に変換するステップと、
第２チャージ・ポンプを用いて、前記未フィルタ処理の位相信号を第２電流に変換するステップと、
前記第１電流を前記比例フィルタに供給するステップと、
前記第２電流を前記積分フィルタに供給するステップと、
を備えていることを特徴とする方法。
【請求項６】
請求項５記載の方法において、前記第１チャージ・ポンプは、前記第１電流を出力範囲に制限することにより、前記線形応答の所定範囲を確立することを特徴とする方法。
【請求項７】
請求項６記載の方法において、前記第１電流の大きさは前記第２電流よりも小さく、これによって、前記第１電流は前記第２電流よりも、前記位相信号の変化に対する感度が低くなるようにしたことを特徴とする方法。
【請求項８】
請求項６記載の方法において、前記第１チャージ・ポンプは、前記第１チャージ・ポンプの出力範囲に下限及び上限を確立する電流リミッタを含むことを特徴とする方法。
【請求項９】
請求項８記載の方法において、前記比例フィルタは、前記第１電流を受けることにより、前記線形応答の電圧レベルを確立する抵抗性要素を含むことを特徴とする方法。
【請求項１０】
請求項９記載の方法において、前記積分フィルタは、前記第２電流を受けることにより、前記時間平均応答の電圧レベルを確立する容量性要素を含むことを特徴とする方法。
【請求項１１】
請求項１０記載の方法において、前記容量性要素は、前記放射イベントの影響を減衰させることを特徴とする方法。
【請求項１２】
請求項１記載の方法において、前記未フィルタ処理位相信号は、位相発生器で発生されることを特徴とする方法。
【請求項１３】
位相ロック・ループ（ＰＬＬ回路）回路の動作方法であって、
電圧制御発振器（ＶＣＯ）を精細にチューニングする第１信号を発生するステップであって、前記第１信号を放射イベントの影響を受けた場合であっても、前記ＰＬＬ回路がロックを失わないように、前記第１信号を動作範囲に制約するステップと、
前記ＶＣＯを粗雑にチューニングする第２信号を発生するステップであって、前記第２信号が前記放射イベントの影響を受けた場合であっても、前記放射イベントが所定の時間量にわたって前記第２信号に影響を及ぼすまで、前記ＰＬＬ回路がロックを失わないように、前記第２信号を規制する、ステップと、
からなることを特徴とする方法。
【請求項１４】
請求項１３記載の方法において、前記第２信号は、積分ループ・フィルタによって規制され、前記所定の時間量は、前記積分ループ・フィルタ内において容量性要素によって確立されることを特徴とする方法。
【請求項１５】
請求項１３記載の方法において、前記第１信号は、前記比例ループ・フィルタ内における抵抗性要素と電流制限チャージ・ポンプとによって、抑圧されることを特徴とする方法。
【請求項１６】
請求項１５記載の方法において、前記第１信号は更に、電流制限チャージ・ポンプによって抑圧されることを特徴とする方法。
【請求項１７】
請求項１３記載の方法において、該方法は更に、
前記第１及び第２信号を加算するステップと、
前記第１及び第２信号の和を用いて、前記ＶＣＯをチューニングするステップと、
を備えていることを特徴とする方法。
【請求項１８】
位相ロック・ループ（ＰＬＬ回路）回路であって、
位相差信号を受け取り、精細チューニング信号を生成する比例モジュールであって、前記チューニング信号を出力範囲に抑圧することによって、上流の放射イベントを軽減する、比例モジュールと、
前記位相差信号を受け取り、粗雑チューニング信号を生成する積分モジュールであって、前記位相差信号の変化を減衰させることによって、上流の放射イベントを軽減する、積分モジュールと、
前記精細及び粗雑チューニング信号を受け取り、制御信号を生成する加算モジュールであって、前記制御信号は、電圧制御発振器を駆動するためのものである、加算モジュールと、
を備えていることを特徴とするＰＬＬ回路。
【請求項１９】
請求項１８記載のＰＬＬ回路において、前記比例モジュールは、
抵抗性要素を有するループ・フィルタと、
制限した電流範囲を有するチャージ・ポンプと、
を備えており、電流範囲を制限することにより、前記精細チューニング信号を前記制限出力範囲に抑えることを特徴とするＰＬＬ回路。
【請求項２０】
請求項１８記載のＰＬＬ回路において、前記積分モジュールは、
前記位相差信号の変化を減衰させる容量性要素を有するループ・フィルタを備えている
ことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、位相ロック・ループ（ＰＬＬ回路）回路の動作方法に関し、更に特定すれば、ＰＬＬ回路において単一イベントによる影響を軽減する方法に関する。
【背景技術】
【０００２】
アナログ電気システム及び通信システムは、位相ロック・ループ（ＰＬＬ回路）回路を頻繁に用いている。増々厳しくなるタイミングの制約の範囲で動作する今日の高性能システムでは、ディジタル電子回路がＰＬＬ回路を含むことが多くなっている。例えば、種々の回路用途に用いられる特定用途集積回路（ＡＳＩＣ）は、一般に、クロック信号の分配のためにオンチップＰＰＬ回路を含む。
【０００３】
ＰＬＬ回路がクロック発生にもたらす主要な利点は、位相／遅延補償、周波数逓倍、及びデューティ・サイクル補正である。ＰＬＬ回路は、１周期信号即ちクロック信号を、基準クロック信号の周波数倍数との位相一致を可能にする。名称が暗示するように、ＰＬＬ回路の出力は、入来する基準信号でロックし、基準クロックの平均周波数の倍数に等しい周期的な出力信号を発生する。ＰＬＬ回路の出力信号が基準信号に追従するとき、ＰＬＬ回路は「ロック」されたと言う。
【０００４】
しかしながら、ＰＬＬ回路がロック状態を保持することができるのは、ホールドイン又はロック・レンジと呼ばれる、限られた周波数範囲又はシフトにおけるに過ぎない。一般に、ＰＬＬ回路がロック・レンジにおいて基準信号に追従する際、基準周波数がゆっくりと変化することが条件となる。周波数の変化が速すぎると、ＰＬＬ回路はロックを失う。ロックを失うと、ＰＬＬ回路の下流にある回路や用途が混乱する可能性があるので、望ましくない。
【０００５】
放射線(radiation)環境（高い高度又は大気圏外(outerpace)におけるというような）では、ＰＬＬ回路は、基準信号がロック・レンジから逸脱していなくても、ロックを失う場合がある。これが発生するのは、一般に、イオン又はその他の荷電粒子がＰＬＬ回路の回路要素（電界効果トランジスタ、コンデンサ等）を通過するときである。これらの回路要素は、半導体材料で作られているので、例えば、入射イオンが電荷を堆積し、いずれか１つの要素において一時的な電圧のずれ、又はグリッチの原因となる。場合によっては、グリッチにより状態変化が生ずることもある（即ち、「高」から「低」又はその逆の変化）。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
放射イベントが状態変化又はグリッチを発生させるとき、これを通常単一イベント効果（ＳＥＥ： Single Event Effect）と呼んでいる。ＳＥＥは、重大な問題を発生させる。例えば、入射イオンが、位相検出器に入力される位相差信号上の位相差に関する情報にエラーを生じさせる場合がある。あるいは、入射イオンがチャージ・ポンプの正常な動作を混乱させる場合があり、更に位相信号に悪影響を及ぼす可能性もある。これらの実例の双方において、放射イベントは、短時間の混乱を招くに過ぎず、ＰＬＬ回路は直ぐに回復することができる。しかしながら、このような素早い回復にも拘わらず、ＰＬＬ回路は、ロック逸失状態の出力を発生する場合がある。ロック逸失状態の出力がＰＬＬ回路によって発生されると、下流側の回路を初期化し直す必要が生ずる場合がある。また、ＰＬＬ回路もリセットしなければならない場合もある。これら及びその他の理由のために、ロック逸失状態が報告されると、システム全体の性能を低下させる虞れがある。したがって、ＰＬＬ回路における位相差信号に対する放射イベントの影響を軽減することが望ましい。
【課題を解決するための手段】
【０００７】
本発明は、ＰＬＬ回路の動作方法を提供する。この方法は、放射線環境又は入射イオンに伴うような、位相差信号に対する放射イベントの影響を軽減する。影響を低減することにより、ロックの逸失状態が誤って発生されるのを回避する。
本発明が開示する方法は、２つのループ・フィルタを有するＰＬＬ回路において実行される。第１フィルタは、比例ループ・フィルタであり、第２フィルタは積分ループ・フィルタである。一態様において、ＰＬＬ回路は、比例モジュール及び積分モジュールを有するものと見なすことができる。比例モジュールは、比例フィルタ、バイアス発生器、及びチャージ・ポンプを含む。積分所ジュールは、積分フィルタ、第２バイアス発生器、及び第２チャージ・ポンプを含む。次いで、加算モジュールが、双方のモジュールの出力を結合することができる。加算モジュールの出力が、電圧制御発振器（ＶＣＯ）を駆動することができる。
【０００８】
一般に、本発明は、（ｉ）（比例フィルタによって）影響をスケーリング(scale)及び／又はクリップし、（ｉｉ）（積分フィルタによって）影響を減衰させることによって、位相信号に対する放射線効果の影響を低減する。比例フィルタを用いて位相信号をフィルタ処理すると、位相信号における変化に対して線形に応答する精細チューニング信号が生成する。精細チューニング信号は、チャージ・ポンプ及び／又は抵抗性要素によって確定することができる、所定の範囲を有する。
【０００９】
一方、積分フィルタによって位相信号をフィルタ処理すると、位相信号における変化に徐々に応答する粗雑チューニング信号が生成する。位相信号がグリッチを発生すると、積分信号は、グリッチの影響を粗雑チューニング信号全域に分散することによって、グリッチの効果を減衰させる。この漸次応答を得るために、積分フィルタは容量性要素を含むとよい。例えば、容量性要素は、放射イベントが位相信号に対して所定の時間量にわたって影響を及ぼすまで、ＰＬＬ回路がロックの損失を通信することを妨げる。
【００１０】
しかるべきフィルタ処理の後、精細及び粗雑チューニング信号は、次に、ＶＣＯをチューニングする。一例では、精細及び粗雑チューニング信号を合算して結合電流信号とし、これによってＶＣＯをチューニングする。これを遂行するには、精細チューニング電圧信号を第１バイアス発生器に伝達し、粗雑チューニング電圧信号を第２バイアス発生器に伝達する。バイアス発生器は、精細及び粗雑チューニング電流信号を生成する。これらを共に加算し、次いでＶＣＯに供給することができる。
【００１１】
これら及び他の態様ならびに利点は、以下の詳細な説明を、必要に応じて添付図面を参照しながら読解することによって、当業者には明白となるであろう。更に、この概要は単なる一例であり、特許請求の範囲に記載されている本発明の範囲を限定する意図がないことは言うまでもない。
【発明を実施するための最良の形態】
【００１２】
以下に、添付図面と関連付けて、特定の実施形態例について説明する。種々の図面において、同様の参照番号は同様の要素を示すものとする。
これより図面を参照して説明する。図１は、一例のＰＬＬ回路１０であり、基準クロック信号を受けて、位相一致出力信号を生成する。出力信号が基準信号にロックされているか否かを示すために、ＰＬＬ回路はロック検出信号も出力する。構成要素レベルでは、ＰＬＬ回路１０は、位相−周波数検出器１２、ＶＣＯ１４、分周器１６、及びロック検出器１８を含む。放射イベントの影響を軽減し、ＶＣＯ１４をチューニングするために、ＰＬＬ回路１０は、比例モジュール２０及び積分モジュール２２も含む。比例モジュール２０は、チャージ・ポンプ２４、比例ループ・フィルタ２６、及びバイアス発生器２８を含む。積分モジュール２２は、チャージ・ポンプ３０、積分ループ・フィルタ３２、及びバイアス発生器３４を含む。チャージ・ポンプ２４及び２６、比例フィルタ２６、ならびに積分フィルタ２８は、各々、別個の構成要素であり、比例及び積分フィルタは共通のチャージ・ポンプを共有していない。シングル・エンド信号を受けて出力するように図示しているが、チャージ・ポンプ２４及び３０は各々、ＰＭＯＳ及びＮＭＯＳ電流源を含む差動チャージ・ポンプとすることもできる。
【００１３】
動作において、位相検出器１２は、信号線３２を通じて基準信号を受け、信号線３４を通じて派生(derived)された（すなわちフィードバック）クロック信号を受ける。一般に、位相検出器１２は、信号線３６及び３８上に、アップ及びダウン電圧パルスの形態の位相差信号を生成する。殆どの場合、位相差信号は、基準及びフィードバック信号間の位相差／周波数差を示す。位相差／周波数差が一方向において発生する場合、位相検出器は、基準及びフィードバック信号が再度一致するまで、「アップ」パルスを出力する。位相差／周波数差が反対方向において発生する場合、位相検出器は「ダウン」パルスを出力して、基準及びフィードバック信号の双方を再度一致させる。代替例では、位相差信号は他の形態をなしてもよい。例えば、電圧信号の代わりに、位相差信号は電流信号でもよい。位相差信号を受けた後、比例モジュール２０は位相差信号をフィルタ処理し、精細チューニング信号を生成する。同様に、積分モジュール２２は位相差信号をフィルタ処理し、粗雑チューニング信号を生成する。これらのモジュールが精細及び粗雑チューニング信号を生成する仕方については、図２を参照しながら更に説明する。次に、加算ノード４０は、精細及び粗雑チューニング信号を加算して、結合信号を生成する。加算の後、ＶＣＯ１４は結合信号を受け取り、これを用いて信号線４２上に波形を生成する。得られた波形は、ＰＬＬ回路１０の出力信号となる。
【００１４】
出力として提供されることに加えて、この出力信号はフィードバックされる。ＰＬＬ回路１０は、最初にこの出力信号を分周器１６に（出力信号の周期を高めるため）伝達する。出力信号が分周器１６において分周された後、ＰＬＬ回路１０はそれをフィードバック信号として用いる。次いで、信号線３４は、フィードバック信号を位相検出器１２に伝達することによって、ＰＬＬ回路１０のフィードバック経路が位相検出器１２まで形成される。加えて、信号線３４はフィードバック信号をロック検出部１８にも伝達する。ロック検出部１８は、基準信号をフィードバック信号と比較し、ロック検出信号を生成する。この信号は、基準及びフィードバック信号がロック・レンジ内にあるか否かを示す。
【００１５】
前述のように、放射の影響により、ＰＬＬ回路は誤って非ロック状態となったことを表す信号を出力する場合がある。例えば、これが発生するのは、（ＰＬＬ回路の内部又はその上流にある）回路が放射イベントに晒され、直ちに又は最終的に位相差信号にグリッチが生ずるときである。このグリッチは突然であり予測できないという性質があるので、従来のループ・フィルタは、一般に、グリッチをフィルタ処理して位相差信号から排除することができなかった。つまり、グリッチはフィルタを通過してＶＣＯチューニング信号に伝搬し、ＶＣＯに誤った波形を出力させる。最終的に、ＶＣＯはこの誤った波形をロック検出器に伝達し、次いで、ロック検出器は、ロック逸失状態を示すロック検出信号を出力する。その結果、下流側の回路及び従来のＰＬＬ回路をリセットする必要があり、ＰＬＬ回路の性能が低下する恐れがある。
【００１６】
従来のＰＬＬ回路では、チャージ・ポンプは、一般に、電流パルスを発生し、従来のループ・フィルタに伝達する。図２Ａは、抵抗性要素４６及び容量性要素４８を備えている従来のループ・フィルタ４４の基本的な回路図である。殆どの状況では、ループ・フィルタ４４は、図２Ａの模式図よりも複雑である。しかしながら、大抵、この模式図は、従来のループ・フィルタがチャージ・ポンプ電流（Ｉｂ）をフィルタ処理された濾波電圧（Ｖｂ）に変換するために用いる抵抗性及び容量性要素双方を概略的に伝えている。
【００１７】
図２Ｂは、Ｉｂ、抵抗性要素４６の両端間の応答電圧（Ｖｒ）、及び容量性要素４８の両端間の応答電圧（Ｖｃ）のグラフである。正常動作の間、チャージ・ポンプはＩｂをループ・フィルタに供給し、ループ・フィルタは、ある期間にわたって発振し、位相差信号の変化に応答するフィードバックを供給する。図２Ｂは、正常動作におけるＩｂを示し、更に時点ｔ１において発生したグリッチ５０も示す。例えば、グリッチ５０は、位相差信号に対する放射イベントの影響の結果である。時点ｔ２において、Ｉｂは減少し、最終的に正常動作に戻る。
【００１８】
しかしながら、結果的に、Ｉｂにグリッチが生じると、Ｖｒがスパイク状となり、Ｖｃが徐々に増加する。Ｖｒは抵抗性要素の両端間で生じるので、概ねスパイクに対して線形的な応答で応答する。そして、Ｖｃは、容量性要素の両端間で生ずるので、スパイクに対して時間平均応答で応答する。
【００１９】
生憎、ループ・フィルタ４４は、ＶｒとＶｃとを識別しない。その代わりに、Ｖｒ及びＶｃの両方でＶｂが確立され、ＰＬＬ回路は、これを最終的に下流側のＶＣＯに伝達する。（一般に、Ｖｂが最初にバイアス発生器に伝達され、バイアス発生器はＶｂを電流信号に変換する。次いで、この電圧信号がＶＣＯに伝達される。一般に、電流信号の方が安定で制御可能であり、したがって、ＶＣＯは一層正確な波形を作成することができる。）
【００２０】
Ｖｂが高すぎる（又は低すぎる）と、ロック検出器に付随するロック・レンジを外れた波形が、下流のＶＣＯにおいて作成される可能性がある。グリッチ５０が従来のＰＬＬ回路の位相差信号上で発生した場合、ループ・フィルタを通過して、最終的にロック検出器においてロックの逸失を招く。実証するために、図２Ｃは、ロック逸失ゾーン５２の内側及び外側の双方における、ＶｂをＶｒ及びＶｃと組み合わせて示す。ロック逸失ゾーン５２とは、Ｖｂが原因となってロック検出器がロック状態が解消されとことを通知するゾーンである。Ｖｂは、時点ｔ１後に短期間ロックの逸失を生ずるが、時点ｔ２において回復する。
【００２１】
しかしながら、グリッチがＰＬＬ回路１０の位相差信号上で発生しても、ロック検出器１８（図１参照）がロックの逸失を報告することはない。その代わりに、比例モジュール２０及び積分モジュール２２が別個に位相差信号をフィルタ処理するので、これらはグリッチ５０を軽減し、ＶＣＯ１４上に誤った波形が生ずること、及びロック検出器１８においてロックの逸失を誤って報告することを防止する。次に、比例モジュール２０及び積分モジュール２２によるＰＬＬ回路１０のグリッチ５０軽減について、図２〜図６を参照しながら以下に説明する。
【００２２】
グリッチ５０を軽減するために、比例モジュール２０は、位相差信号にグリッチが発生したときにこれをクリッピングすることによって、第１タイプのフィルタ処理を設ける。位相差信号をクリップするには、チャージ・ポンプ２４の電流を制限し、比例ループ・フィルタ２６を実質的に抵抗性とすればよい。第２タイプのフィルタ処理として、積分モジュール２２は、積分ループ・フィルタ３２によってグリッチ５０を減衰させる。積分ループ・フィルタ３２は、実質的に容量性とするとよい。しかるべきフィルタ処理の後、加算ノード４０が比例及び積分モジュールの出力（即ち、精細及び粗雑チューニング信号）を結合し、ＶＣＯ１４のために結合信号を生成する。
【００２３】
図３Ａは、簡略化したレベルにおける、比例ループ・フィルタ２６の模式図を示す。一般に、ループ・フィルタ２６は、図３Ａの模式図よりも複雑である場合がある。図３Ａの模式図は、比例ループ・フィルタ２６が抵抗性であり容量性でないことを概略的に伝えるものである。
【００２４】
図３Ａにおいて、比例フィルタ２６は、最初に、電流Ｉ１の形態の位相信号をチャージ・ポンプ２６から受け取る。次いで、比例フィルタ２６は、抵抗５４によって、Ｉ１を電圧Ｖ１に変換する。放射イベントの影響の効果をスケーリングするために、Ｉ１の大きさはＩｂよりも小さいとよい（図２Ａ、図２Ｂ参照）。例えば、チャージ・ポンプ２６は、その性質が従来のチャージ・ポンプと同様でもよいが、減少したバイアス電流を生成するように修正するとよい。一実施形態では、Ｉ１はＩｂよりも１桁小さい。その結果、Ｉ１が放射イベントの影響でグリッチを発生するが、同一の影響でＩｂが劇的に増加するのに対比して、Ｉ１はそれほど増加することはない。
【００２５】
別の実施形態では、抵抗５４は抵抗４６よりも小さくするとよい。抵抗を減少させることにより、比例フィルタ２６が発生する抵抗５４間の電圧は、電圧ループ・フィルタ４４が抵抗４６間に発生する電圧よりも低くなる。したがって、グリッチ５０が発生した場合、比例フィルタ２６の線形応答は、ループ・フィルタ４４のそれよりも大幅に小さくなる。
【００２６】
更に別の実施形態では、チャージ・ポンプ２４によりＩ１の範囲を限定することができる。例えば、チャージ・ポンプ２４は電流リミッタを含むことができ、該電流リミッタは、Ｉ１の下限及び上限を確立し、Ｉ１が下限(floor)又は上限(ceiling)のいずれかを超えて逸脱したときに、これをクリップする。
【００２７】
更にまた別の実施形態では、前述の実施形態の特徴の一部又は全部を含ませることによって、Ｉ１及びＶ１を適応的に生成することができる。例えば、範囲を縮小及び制限したチャージ・ポンプ（従来のチャージ・ポンプと比較して）がＩ１を発生すればよい。次いで、（抵抗４６と比較して）抵抗を低下させた比例フィルタがＩ１を受け取り、電圧Ｖ１を確立すればよい。全体的に、比例フィルタ２６及び／又はチャージ・ポンプ２４の目標は、比例モジュール２０の利得を制限することである。例えば、比例モジュール２０の利得を制限し、Ｖ１がクリップされる前のあるレベルまでしか達しないようにするとよい。実際、比例フィルタ２６は十分なエネルギを有していないので、ＶＣＯ１４が非ロック状態となったり、過度のジッタを生ずることはない。比例モジュール２０の利得が（積分モジュール２２と比較して）高い場合があるが、これは制限されるので、比例モジュールの抵抗器のみのフィルタからＶＣＯ１４に達する外乱は、ＰＬＬ回路が非ロック状態となる程、又は過度なジッタを生ずる程には大きくはならない。
【００２８】
比較として、図３Ｂは、Ｖｒ（図２Ａ〜図２Ｃ参照）と比較したＶ１を示す。Ｖ１は、位相信号の変化に対して線形に応答するが、ｔ１において、位相信号にグリッチが生ずると、クリップされる。また、Ｖ１は、Ｖｒと比較して、大きさが減少する。
【００２９】
次に、簡略化したレベルにおいて、図４Ａは、積分ループ・フィルタ２６の模式図を示す。比例フィルタ２６と同様に、積分フィルタ３２は、図４Ａの模式図よりも複雑である可能性がある。しかしながら、図４Ａの模式図は、概略的に、積分フィルタは容量性であり抵抗性でないことを示している。
【００３０】
図４Ａにおいて、積分フィルタ３２は、最初に、チャージ・ポンプ３０から電流Ｉ２の形態の位相差信号を受け取り、積分フィルタ３２は電流Ｉ２を、容量５６によって電圧Ｖ２に変換する。更に放射イベントの影響を軽減するために、Ｖ２は、Ｉ２の変化に線形に応答する代わりに、時間平均で応答する。全体的には、積分フィルタ３２の目標は、比例モジュール２２に対して、積分モジュール２２の利得を制限することである。（積分フィルタ３２はフィルタ処理のために抵抗性要素を用いないので、単一極系に類似しており、ＳＥＥが誘発するグリッチを効果的に濾波する。
【００３１】
図４Ｂは、実証のためのＩ２及びＶ２のグラフを示す。時点ｔ１において、グリッチ５０の結果Ｉ２にスパイクが生ずる。Ｖ２は、Ｉ２の変化に対する時間平均応答である。Ｖ２の時間平均という性質は、Ｉ２の突然の変化があっても、これを減衰するのに役立つ。一般に、容量値を選択すると、Ｖ２の形状及び大きさを決定することができる。加えて、この容量値は、ロック検出器１８がロック状態からの解除を通知する程Ｖ２の変化が大きくなる前に、所定の時間量だけグリッチをＩ２で発生させるように、特別に形成することができる。一実施形態では、Ｉ２はＩｂと同一又は同様の電流とすればよい（図２Ａ及び図２Ｂ参照）。代替実施形態では、Ｉ２はＩ１よりも１桁大きくするとよい（図３Ａ参照）。
【００３２】
次いで、精細及び粗雑チューニング電流を生成するために、バイアス発生器２８はＶ１を精細チューニング電流に変換し、バイアス発生器３４はＶ２を粗雑チューニング電流に変換する。次に、加算ノード４０が、精細及び粗雑チューニング電流を結合して、結合信号を生成し、ＶＣＯ１４に伝達する。
【００３３】
図５は、一定の時間における精細、粗雑、及び結合信号を示すグラフである。この例では、これらの信号は電流信号である。しかしながら、代替実施形態では、これらは、電圧信号のような、別の形態をなしてもよい。図５において、時点ｔ１以降（グリッチ５０が発生した後）、精細チューニング電流が徐々に上昇するが、最終的にはクリップされる。一方、粗雑チューニング電流は、時間平均で応答するため、粗雑チューニング電流のピークがグリッチ５０のかなり後に現れる。その結果、Ｖｂ（図２Ａ及び図２Ｃ参照）とは対照的に、加算電流はロック逸失ゾーン５８の下に留まる。このため、ロック検出器１８（図１参照）は、ロックの逸失を通知することはない。その結果、ＰＬＬ回路１０及びそれよりも下流の回路をリセット、又は再初期化する必要はなくなる。代わりに、時点ｔ２において、ＰＬＬ回路１０はグリッチ５０から回復し、正常な動作を継続することができる。
【００３４】
前述のようにして位相差信号を分離することにより、ＰＬＬ回路の放射イベント及び影響に対する耐性を高めるように、これを動作させることができる。図６は、位相差信号から放射線の影響を濾過するＰＬＬ回路の動作方法６０を概略的に示す。ブロック６２において、ＰＬＬ回路は、予めフィルタ処理してある位相差信号を分割し、予めフィルタ処理してある位相差信号を別個のフィルタに伝達する。ブロック６４において、第１フィルタは位相差信号を線形動作範囲に制限する。この線形動作範囲は、予めフィルタ処理してある位相差信号のスケーリング及び／又はクリップを行うことができる。ブロック６６において、第２フィルタは位相差信号の変化を（例えば、コンデンサによって）減衰させる。ブロック６８において、別個にフィルタ処理したそれぞれの位相差信号を結合する。次いで、ブロック７０において、結合位相差信号を出力し、これによりＰＬＬ回路は放射イベントの影響に対する耐性が高くなる。
【００３５】
放射線耐性を更に高めるために、ＰＬＬ回路は、放射線環境及び放射線硬化用途(radiation hardened application)に合わせて最適化することができる別の構成要素を含んでもよい。位相検出器、チャージ・ポンプ、ループ・フィルタ、及びＶＣＯは、例えば、構成要素全体を混乱させるＳＥＥイベントの可能性を低下させるために、しかるべき距離のところに離間して配置した回路要素を含むとよい。加えて、これらの回路要素に合わせるために、位相検出器は、クロック周波数の倍数を用いて、しかるべきアップ及びダウン電圧パルスを生成するとよい。
【００３６】
その結果、種々のＰＬＬ回路が、前述した方法を実行するために、種々の構成要素及び回路要素を含むことができことは、言うまでもない。例えば、図１、図３Ａ、図４Ｂは、主にシングル・エンド入力及び出力を用いる回路を示す。代替実施形態では、ＰＬＬ回路は、差動入力及び／又は出力を用いる構成要素を含むこともできる。加えて、ある種の構成要素を組み合わせてもよい。例えば、図７は、バイアス発生器２８、３４、及び４０を組み合わせた回路７２を示す。図７において、粗雑チューニング入力７４を用いて第１差動対をチューニングし、精細チューニング入力７６を用いて第２差動対をチューニングする。次いで、出力７８及び８０が、ＶＣＯを駆動する差動信号を生成する。前述の方法を用いて粗雑及び精細チューニング信号を分離する差動信号を生成することにより、ＰＬＬ回路はＳＥＥイベントに対する耐性を高めることができる。更に、記載した方法を他の回路に適用することもできる。
【００３７】
したがって、例示した実施形態は一例に過ぎず、本発明の範囲を限定するものではない。特許請求の範囲は、特に記載がない限り、記載した順序又は要素に限定されるように解釈してはならない。したがって、特許請求の範囲及びその同等物の範囲及び趣旨に該当する実施形態を、本発明として特許請求するものとする。
【図面の簡単な説明】
【００３８】
【図１】ＰＬＬ回路のブロック図である。
【図２Ａ】従来技術のループ・フィルタの模式図である。
【図２Ｂ】図２Ａのループ・フィルタのチャージ・ポンプ電流上におけるグリッチを描いたグラフである。
【図２Ｃ】図２Ｂのグリッチの影響を受け、ＰＬＬ回路が非ロック状態となってしまう原因となるバイアスを描いたグラフである。
【図３Ａ】比例（抵抗性）ループ・フィルタの模式図である。
【図３Ｂ】スケーリング及びクリップしたバイアスを、スケーリングもクリップもしないバイアスに対して比較して描いたグラフである。
【図４Ａ】積分（容量性）ループ・フィルタの模式図である。
【図４Ｂ】チャージ・ポンプ回路においてグリッチに応答する減衰バイアスを描いたグラフである。
【図５】図２Ｂのグリッチの影響を受けたが、ロック状態の逸失を招かなかった、精細、粗雑、及び結合チューニング信号を描いたグラフである。
【図６】ＰＬＬ回路の動作方法のフロー図である。
【図７】２つのバイアス発生器及び加算ノードの代わりに用いることができる回路の模式図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
2007282232000001.pdf