(57)【要約】【課題】異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタおよびその製造方法を提供する。【解決手段】（ａ）シリコン基板、下部酸化膜、シリコン及びハードマスクを順次に形成する段階と、（ｂ）前記マスクパターンをマスクとしてチャネルが形成されるシリコンフィンと、ソース/ドレーン領域が形成されるシリコンパターンとを形成して、チャネルの形成のため、所定の厚さのシリコンを異方性エッチングして、シリコンフィン間を連結するシリコンボディを形成する段階と、（ｃ）アクティブマスクを利用してシリコン薄膜を部分的にエッチングし、素子からソース/ドレーン領域を分離させる段階と、（ｄ）前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクとを順次に堆積して、ゲート領域を形成する段階とを含む。【選択図】  図４ａ
2007173326.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）シリコン薄膜を含む基板の上にハードマスクパターンを形成する段階と、
（ｂ）前記ハードマスクパターンをマスクとして使用して、チャネルが形成されるシリコンフィンと、ソース/ドレーン領域が形成されるシリコンパターンとを形成し、所定の厚さのシリコンを異方性エッチングして、シリコンフィン間を連結するシリコンボディを形成し、チャネルを形成する段階と、
（ｃ）アクティブマスクを利用してシリコン薄膜を部分的にエッチングし、素子からソース/ドレーン領域を分離させる段階と、
（ｄ）前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクとを順次に堆積して、ゲート領域を形成する段階と、
を含むことを特徴とする、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項２】
前記（ａ）段階において、シリコンを含む基板は、ＳＯＩ基板、シリコンバルク基板、ストレインドシリコン基板またはＳｉＧｅ基板の中のいずれの一つの基板であることを特徴とする、請求項１記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項３】
前記（ｂ）段階後、
前記シリコンボディをエッチング形成した後、水素アニーリングを利用して、エッチングされたシリコン表面を平坦化して、コーナー効果を減少させる段階をさらに含むことを特徴とする、請求項１記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項４】
前記第１項の（ｃ）段階のエッチングは、異方性または等方性エッチングであることを特徴とする、請求項１記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項５】
前記（ｄ）段階におけるゲートは、各シリコンフィンの少なくとも２つの側面を覆う多重ゲートであることを特徴とする、請求項１記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項６】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項１〜５のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項７】
（ａ）シリコン薄膜を含む基板の上にハードマスクパターンを形成する段階と、
（ｂ）アクティブマスクを利用して、シリコン薄膜の部分的なエッチングによってソース/ドレーン領域を素子から分離させる段階と、
（ｃ）前記マスクパターンをマスクとして使用して、チャネルが形成されるシリコンフィンとソース/ドレーン領域が形成されるシリコンパターンとを形成して、所定の厚さのシリコンを異方性エッチングして、シリコンフィン間を連結するシリコンボディを形成し、チャネルを形成する段階と、
（ｄ）前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクとを順次に堆積した後、ゲート領域を形成する段階と、
を含むことを特徴とする、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項８】
前記（ａ）段階において、シリコンを含む基板は、ＳＯＩ基板、シリコンバルク基板、ストレインドシリコン基板またはＳｉＧｅ基板の中のいずれの一つの基板であることを特徴とする、 請求項７記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項９】
前記（ｃ）段階後、
前記シリコンボディをエッチング形成した後、水素アニーリングを利用してエッチングされたシリコン表面を平坦化して、コーナー効果を減少させる段階をさらに含むことを特徴とする、請求項７記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項１０】
前記（ｂ）段階のエッチングは、異方性または等方性エッチングであることを特徴とする、請求項７記載のシリコンフィンとシリコンボディがチャネルに形成された電界効果トランジスタの製造方法。
【請求項１１】
前記（ｄ）段階におけるゲートは、各シリコンフィンの少なくとも２つの側面を覆う多重ゲートであることを特徴とする、 請求項７記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項１２】
（ａ）シリコン薄膜を含む基板を形成する段階と、
（ｂ）前記シリコン薄膜の上にエッチング選択度が高い材料による物質で膜を形成した後、マスクを利用して、そのエッチング選択度の高い膜をエッチングして、シリコンフィンが形成される部分を形成する段階と、
（ｃ）選択的エピタキシャル成長によって、形成された前記部分にシリコンフィンを形成する段階と、
（ｄ）アクティブマスクを利用して、シリコン薄膜を部分的にエッチングして、ソース/ドレーン領域を素子から分離させる段階と、
（ｅ）前記シリコンのチャネル周りにゲート誘電膜を成長させ、順次にゲート物質とゲートマスク上に堆積させて、ゲート領域を形成する段階と、
を含むことを特徴とするシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項１３】
前記（ａ）段階において、シリコンを含む基板は、ＳＯＩ基板、シリコンバルク基板、ストレインドシリコン基板またはＳｉＧｅ基板の中のいずれの一つの基板であることを特徴とする、請求項１２記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項１４】
前記（ｂ）段階におけるエッチング選択度が高い物質による膜は、酸化膜または窒化膜であることを特徴とする、 請求項１２記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項１５】
前記（ｃ）段階のシリコンフィンの形成の後、前記エッチング選択度の高い膜をとり除く段階と、コーナー効果の減少のために、シリコン表面を平坦化するか、若しくは、水素アニーリングを行う段階とをさらに含むことを特徴とする、請求項１２記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項１６】
前記（ｄ）段階のエッチングは、異方性または等方性エッチングであることを特徴とする、請求項１２記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項１７】
前記（ｅ）段階におけるゲートは、各シリコンフィンの少なくとも２つの側面を覆う多重ゲートであることを特徴とする、請求項１２記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項１８】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項１２〜１７のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項１９】
（ａ）シリコン薄膜を含む基板を形成する段階と、
（ｂ）アクティブマスクを利用して、シリコン薄膜の部分的なエッチングによってソース/ドレーン領域を素子から分離させる段階と、
（ｃ）前記シリコン薄膜の上に、エッチング選択度が高い物質で膜を形成した後、シリコンフィンが形成される部分をエッチングし、かつ、パターニングする段階と、
（ｄ）選択的エピタキシャル成長によって、形成された前記部分にシリコンフィンを形成する段階と、
（ｅ）前記シリコンチャネル周りにゲート誘電膜を成長させ、順次にゲート物質とゲートマスクを堆積させて、ゲート領域を形成する段階と、
を含む、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項２０】
前記（ａ）段階において、シリコンを含む基板は、ＳＯＩ基板、シリコンバルク基板、ストレインドシリコン基板またはＳｉＧｅ基板の中のいずれの一つの基板であることを特徴とする、請求項１９記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項２１】
前記（ｃ）段階におけるエッチング選択度が高い物質による膜は、酸化膜または窒化膜であることを特徴とする、 請求項１９記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項２２】
前記（ｄ）段階のシリコンフィンの形成の後、前記エッチング選択度の高い膜をとり除く段階と、コーナー効果の減少のために、シリコン表面を平坦化するか、若しくは、水素アニーリングを行う段階とをさらに含むことを特徴とする、請求項１９記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項２３】
前記（ｂ）段階におけるエッチングは、異方性または等方性エッチングであることを特徴とする、請求項１９記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項２４】
前記（ｅ）段階におけるゲートは、各シリコンフィンの少なくとも２つの側面を覆う多重ゲートであることを特徴とする、 請求項１９記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項２５】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項１９〜２４のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項２６】
（ａ）シリコン薄膜を含む基板を形成する段階と、
（ｂ）前記シリコン薄膜上にハードマスクを形成し、当該ハードマスク上に、ポリシリコンパターンを形成し、エッチング選択度が高い物質で膜を堆積し、そのエッチング選択度が高い膜をエッチングして前記ポリシリコンパターンの両側にサイドウォールを形成する段階と、
（ｃ）前記ハードマスク、前記ポリシリコンおよび前記シリコン薄膜をエッチングし、下部酸化膜を露出させて、シリコンフィンを形成するマスクとしてのサイドウォールを素子から分離する段階と、
（ｄ）薄いシリコンボディがシリコンフィン間に残るように前記シリコン薄膜のエッチング厚さを調節しながら、前記サイドウォールと前記ハードマスクを利用して前記シリコン薄膜を異方性エッチングし、チャネルが形成されるシリコンフィンを形成する段階と、
（ｅ）シリコンチャネル周りにゲート誘電膜を成長させ、順次にゲート物質とゲートマスクとを堆積させて、ゲート領域を形成する段階と、
を含む、互いに異なる向きを持つ、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項２７】
前記（ａ）段階において、シリコンを含む基板は、ＳＯＩ基板、シリコンバルク基板、ストレインドシリコン基板またはＳｉＧｅ基板の中のいずれの一つの基板であることを特徴とする、 請求項２６記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項２８】
前記（ｂ）段階におけるエッチング選択度が高い物質による膜は酸化膜または窒化膜なのを特徴とする、 請求項２６記載のお互いに異なる向きを持つ、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項２９】
前記（ｅ）段階でのゲートは、各シリコンフィンの少なくとも２つの側面を覆う多重ゲートであることを特徴とする、 請求項２６記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項３０】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項２６〜２９のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項３１】
（ａ）シリコン薄膜を含む基板を形成する段階と、
（ｂ）前記シリコン薄膜上にハードマスクを形成し、当該ハードマスク上に、ポリシリコンパターンを形成し、エッチング選択度が高い物質で膜を堆積し、そのエッチング選択度が高い膜をエッチングして前記ポリシリコンパターンの両側にサイドウォールを形成する段階と、
（ｃ）前記ハードマスク、前記ポリシリコンおよび前記シリコン薄膜をエッチングし、下部酸化膜を露出させて、シリコンフィンを形成するマスクとしてのサイドウォールを素子から分離する段階と、
（ｄ）薄いシリコンボディがシリコンフィン間に残り、かつ、シリコンフィンとシリコンボディとが互いに分離するように前記シリコン薄膜のエッチング厚さを調節しながら、前記サイドウォールと前記ハードマスクを利用して前記シリコン薄膜を異方性エッチングし、チャネルが形成されるシリコンフィンを形成する段階と、
（ｅ）シリコンチャネル周りにゲート誘電膜を成長させ、順次にゲート物質とゲートマスクとを堆積させて、ゲート領域を形成する段階と、
を含む、互いに異なる向きを持つ、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項３２】
前記（ａ）段階において、シリコンを含む基板は、ＳＯＩ基板、シリコンバルク基板、ストレインドシリコン基板またはＳｉＧｅ基板の中のいずれの一つの基板であることを特徴とする、請求項３１記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項３３】
前記（ｂ）段階におけるエッチング選択度が高い物質による膜は酸化膜または窒化膜なのを特徴とする、請求項３１記載のお互いに異なる向きを持つ、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項３４】
前記（ｅ）段階でのゲートは、各シリコンフィンの少なくとも２つの側面を覆う多重ゲートであることを特徴とする、請求項３１記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項３５】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項３１〜３４のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタ製造方法及びその構造に関し、より詳しくはお互いに異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ製造方法とその製造方法によって製作された電界効果トランジスタに関する。
【背景技術】
【０００２】
現在、半導体素子の価格を低くして性能を高める試みにおいて、半導体素子大きさは、ムーアの法則によって持続的な縮小を繰り返し、半導体ＩＣの高集積ができるようになった。
【０００３】
しかし、素子のチャネル長が１００ｎｍ以下で縮まることによって従来の電界効果トランジスタはチャネルの電位がゲートだけではなくドレーンによっても制御され、それにより、素子がオフ状態でもソースとドレーンの間で漏洩電流が大きく流れる現象が現われるようになる。
【０００４】
このような短チャネル効果を低減させるために、チャネルとしてＳＯＩウェーハの薄いシリコン薄膜のボディを利用するＵＴＢ（Ｕｌｔｒａ−Ｔｈｉｎ ｂｏｄｙ）トランジスタ構造と、二つ以上のゲートを利用するトランジスタ構造とが提案された。薄い薄膜チャネルを利用する場合、空乏蓄積（デプレッションチャージ）とキャパシタンスの影響が低下し、それにより、追加的なチャネルのドーピングなしに短チャネル効果を効果的に減らすことができる。これにより、不純物散乱による移動度低下の問題を低減させることができる。
【０００５】
ダブルゲート構造は従来のＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の工程方法によって製造されるシリコン薄膜電界効果トランジスタである。この構造では、基板に垂直に形成されたシリコンチャネルの両側にゲートを配置させることによってチャネルが形成され、ゲート電圧のチャネル電位を制御する能力が高まり、漏洩電流が減る。
【０００６】
以後、ウェーハ間の素子特性のばらつきを低下させ、効果的な素子間絶縁を備えたフィン型電界効果トランジスタ構造及び製造方法、および、フィン型電界効果トランジスタの熱伝達の問題を解決するためにＳＯＩ基板の代わりにバルク基板を利用したオメガフィン型電界効果トランジスタ（ｂｏｄｙ−ｔｉｅｄ ｏｍｅｇａ ＦｉｎＦＥＴ）構造及び製造方法が開発されて来た。
【０００７】
シリコンチャネルの電位をチャネルの上にある一つのゲート電極で制御する２次元構造代わりに、チャネルの上/下または両面にゲートを位置させて、ゲート電圧によるチャネル電位を制御する能力を最大化させ、薄いシリコンフィンを利用する３次元構造の二重ゲートまたは多重ゲート構造のトランジスタが提案されて来た。
【０００８】
しかし、このようなフィン形状のチャネルを利用した３次元構造の垂直型ゲートの場合、チャネルは、１００が示す結晶方向（ｃｒｙｓｔａｌ ｏｒｉｅｎｔａｔｉｏｎ）を持つシリコンボディに形成される水平型トランジスタと異なり、１１０が示す結晶方向を持つサイドウォールに形成される。電子の移動度は１００が示す面で最大値を示し、１１１、１１０が示す面の順でその値が小さくなって、ホール（ｈｏｌｅ）の移動度は１１０が示す面で最大値を示し、１１１、１００が示す面の順でその値が小さくなるようになる。
【０００９】
その結果、１１０が示す面にチャネルが形成されるＮ型のフィン型電界効果トランジスタの場合は、チャネルが１００の示す面に形成される場合に比べて低い移動度、電流値を持つようになる。また、フィン型電界効果トランジスタは、素子のレイアウト時においてチャネル幅を修正することが複雑であるという点で問題がある。
【００１０】
この問題を解決する試みにおいて、従来のＳＯＩトランジスタ製作工程と類似した製作工程によって簡単に製造される、シリコンフィンとシリコンボディを有する電界効果トランジスタが提案された。
【００１１】
以下、 従来の技術によるシリコン薄膜電界効果トランジスタ形成方法を図面を参照して概略的に説明してその問題点を説明する。
【００１２】
図１は従来技術によるゲートをフィンの両側に形成する方法によるフィン型電界効果トランジスタ製造方法を順次に示す工程の斜視図である。
【００１３】
図１に示すように、シリコンで構成されたＳＯＩ基板１０１、下部酸化膜１０２、下部酸化膜上のシリコン１０３ａ及びシリコン１０３ａ上にハードマスク１０４ａを形成する(１００Ａ)。
【００１４】
リソグラフィを利用してシリコンチャネルパターンを形成する(１００Ｂ)。
【００１５】
酸化とエッチングを利用してフィン幅を所定の幅以下に減らす(１００Ｃ)。
【００１６】
ゲート１０７の誘電膜とゲート１０７の物質を成長させるか堆積した後、ゲート領域はパターン化され、イオン注入が行われ、ソース/ドレーンのエクステンション領域を形成する(１００Ｄ)。
【００１７】
ゲート１０７の両側にスペーサ１０８を形成した後、イオン注入によってソース/ドレーン領域を形成する(１００Ｅ)。
【００１８】
セルフアラインシリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）によって、電極１０９を形成してフィン型電界効果トランジスタを製作する(１００Ｆ)。
【００１９】
このような方法による素子は電流値を増加させるためには素子のチャネル幅（ｗｉｄｔｈ）を増加させなければならないので広い面積を要するという欠点がある。また、別の問題として、素子のチャネル幅レイアウト補正が複雑であるという短所がある。
【００２０】
図２は、従来技術により、バルク基板を利用してウェーハ間素子の特性ばらつきを減らして効果的に素子間絶縁を行うフィン型電界効果トランジスタを製作する方法を示した工程の断面図である。
図２に示すように、バルクウェーハ２０３ａにハードマスクブロッキング層２０２ａとハードマスクキャップ層２０１ａを堆積する（２００Ａ）。
【００２１】
堆積した後、光学リソグラフィを利用してフィンパターンをパターニングして、ハードマスクブロッキング層２０２ｂとハードマスクキャップ層２０１ｂとからなるフィンパターンを形成する（２００Ｂ）。
【００２２】
パターニングされたハードマスクキャップ層２０１ｂとフィン高さコントロール層とを使用して、バルクシリコン基板２０３ｃは、所望の深さまで異方性エッチングされ、フィンの高さを調節する（２００Ｃ）。
【００２３】
酸化の間、シリコンチャネルとフィンの間の基板の成長速度を調節するために、シリコンチャネルはハードマスクブロッキング層に覆われ、イオン注入され、フィンの間のダメージ層２０４を形成する（２００Ｄ）。
【００２４】
酸化によって、異なる厚さを備えた酸化膜２０５を形成し、エッチングによって、シリコンチャネル側面に成長した酸化膜がとり除かれて、シリコンチャネル２０６を形成する(２００Ｅ)。
【００２５】
ゲート誘電膜２０７とゲート物質を成長させるか堆積することによって、バルク基板上にフィン型電界効果トランジスタを製作する(２００Ｆ)。
【００２６】
本構造は、フィンの高さの調節のための重イオンの注入によってダメージを受ける高さコントロール層を利用するため、従来のＳＯＩ基板を利用する場合に比べて正確なシリコンチャネル高さを調節しにくいという問題がある。
【００２７】
また電流値を増加させるためには素子のチャネル幅を増加させなければならないので必要な面積が広いという問題がある。さらには、素子のレイアウトにおいて、チャネル幅補正が複雑であるという問題がある。
図３は従来技術によるフィン型電界効果トランジスタの熱伝達の問題を解決するためにバルク基板を利用したオメガフィン型電界効果トランジスタ製造方法を示した工程の断面図である。
トレンチ工程を利用してシリコン基板上にシリコンチャネルを形成した後、酸化とエッチングを利用してチャネルとソース/ドレーン領域が形成されるフィンの幅を調節する(３００Ａ)。
【００２８】
酸化膜を成長させ、窒化膜を堆積する（３００Ｂ）。
【００２９】
化学気相成長（ＣＶＤ）を利用して酸化膜を堆積する(３００Ｃ)。
【００３０】
窒化膜をエッチングストップ層として利用してＣＭＰ（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を実施する（３００Ｄ）。
【００３１】
窒化膜をウェットエッチングした後イオン注入をすることで、臨界電圧を調節することができるようにする（３００Ｅ）。
【００３２】
ゲート誘電膜とゲート物質を成長させるか堆積することで、バルク基板上にオメガフィン型電界効果トランジスタを製作する（３００Ｆ）。  
【００３３】
この構造は、フィンの高さ調節のためにトレンチ工程を利用するため、従来のＳＯＩ基板を利用する場合に比べて、正確なシリコンチャネル高さを調節しにくいという問題がある。
【００３４】
また、電流値を増加させるためには素子のチャネル幅を増加させなければならないので広い面積を要するという欠点がある。また、別の問題として、素子のチャネル幅レイアウト補正が複雑であるという短所がある。
【発明の開示】
【発明が解決しようとする課題】
【００３５】
前記の問題点を解決するための本発明の目的は、シリコンフィンと、そのシリコンフィンと異なる方向を有するシリコンボディとからなるチャネルを有し、所定の厚さへのシリコンのエッチングまたは選択的なエピタキシャル成長によってシリコンフィンとシリコンボディとが形成される、電界効果トランジスタを製造する方法を提供することにある。
【００３６】
また、本発明の他の目的は、前記の電界効果トランジスタの製造方法を利用して、電流値を増加させ、素子のレイアウトにおいてチャネル幅補正が簡単にできる電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００３７】
上述した目的を果たすため、本発明の第１実施形態に係る、シリコンフィンとシリコンボディとがチャネルに形成された電界効果トランジスタの製造方法は、（ａ）シリコン薄膜を含む基板の上にハードマスクパターンを形成する段階と、（ｂ）マスクとしてのマスクパターンを使用してシリコン薄膜を所定の厚さまで異方性エッチングして、チャネルが形成されるシリコンフィンとソース/ドレーン領域が形成されるシリコンとが形成されるだけでなく、チャネル形成のためにシリコンフィン間を互いに連結するシリコンボディが形成される段階と、（ｃ）アクティブマスクを使用してシリコン薄膜の部分的なエッチングによりソース/ドレーンと素子の間を互いに絶縁させる段階と、（ｄ）前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【００３８】
また、本発明の第２実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、（ａ）シリコン薄膜を含む基板の上にハードマスクを形成する段階と、（ｂ）アクティブマスクを利用してシリコン薄膜の部分的なエッチングによりソース/ドレーンと素子の間を互いに絶縁させる段階と、（ｃ）マスクとしてのマスクパターンを使用してシリコン薄膜を所定の厚さまで異方性エッチングして、チャネルが形成されるシリコンフィンとソース/ドレーン領域が形成されるシリコンとが形成されるだけでなく、チャネル形成のためにシリコンフィン間を互いに連結するシリコンボディが形成される段階と、（ｄ）前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【００３９】
また、本発明の第３実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、（ａ）シリコン薄膜を含む基板を形成する段階と、（ｂ）前記シリコンの上にエッチング選択度が高い材料による物質で膜を形成した後、マスクを利用してその薄膜をエッチングしてシリコンフィンが形成されるべき部分を形成する段階と、（ｃ）その部分に、シリコンの選択的なエピタキシャル成長によってシリコンフィンを形成する段階と、（ｄ）アクティブマスクを利用してシリコン薄膜の部分的なエッチングを通じてソース/ドレーンと素子の間を分離させる段階と、（ｅ）前記のシリコンチャネル周りにゲート誘電膜を成長させてゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【００４０】
また、本発明の第４実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、（ａ）シリコン薄膜を含む基板を形成する段階と、（ｂ）アクティブマスクを利用してシリコン薄膜の部分的なエッチングを行い、ソース/ドレーンと素子の間を互いに分離させる段階と、（ｃ）前記シリコンの上にエッチング選択度が高い材料による物質で膜を形成した後、マスクを利用してその薄膜をエッチングしてシリコンフィンが形成されるべき部分を形成する段階と、（ｄ）その部分に、シリコンの選択的なエピタキシャル成長によってシリコンフィンを形成する段階と、（ｅ）アクティブマスクを利用してシリコン薄膜の部分的なエッチングを通じてソース/ドレーンと素子の間を分離させ、ゲート領域を形成する段階と、を有する。
【００４１】
また、本発明の第５実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、（ａ）シリコン基板を含む基板を形成する段階と（ｂ）シリコン薄膜上にハードマスクを形成し、そのハードマスク上にポリシリコンパターンを形成し、それによって得られる構造の上に、エッチング選択度が高い物質でできた膜を堆積し、そのエッチング選択度が高い膜をエッチングして、ポリシリコンの両側にサイドウォールを形成する段階と、（ｃ）ハードマスクと、ポリシリコンと、シリコン薄膜とをエッチングして、下部酸化膜を露出させ、シリコンフィンを形成するマスクとしてのサイドウォールと素子とを互いに分離する段階と、（ｄ）そのサイドウォールとハードマスクを使用して、シリコン薄膜を異方性エッチングし、シリコンフィン間に薄いシリコンボディを残すようにシリコン薄膜のエッチング厚さを制御しながら、チャネルが形成されるべきシリコンフィンを形成する段階と、（ｅ）シリコンチャネル周りにゲート誘電膜を成長させてゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【００４２】
また、本発明の第６実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、（ａ）シリコン薄膜を含む基板を形成する段階と、（ｂ）シリコン薄膜上にハードマスクを形成し、そのハードマスク上にポリシリコンパターンを形成し、それによって得られる構造の上に、エッチング選択度が高い物質でできた膜を堆積し、そのエッチング選択度が高い膜をエッチングして、ポリシリコンパターン上にサイドウォールを形成する段階と、（ｃ）ハードマスクと、ポリシリコンと、シリコン薄膜とをエッチングして、埋められていた酸化膜を露出させ、シリコンフィンを形成するマスクとしてのサイドウォールと素子とを互いに分離する段階と、（ｄ）そのサイドウォールとハードマスクを使用して、シリコン薄膜を異方性エッチングし、シリコンフィン間に薄いシリコンボディを残り、かつ、シリコンフィンとシリコンボディとが互いに分離するように、シリコン薄膜のエッチング厚さを制御しながら、チャネルが形成されるべきシリコンフィンを形成する段階と、（ｅ）シリコンチャネル周りにゲート誘電膜を成長させてゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【００４３】
また、本発明に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタは、第１実施形態ないし第６実施形態による方法によって製作される。
【発明の効果】
【００４４】
本発明によるお互いに異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法によれば、特性が改善した素子を容易に製作することができ、半導体素子の大きさを継続的に低減させることができる。
【００４５】
また、現在の半導体工程を利用した非常に実用的な技術であるとともに、従来のフィン型電界効果トランジスタの性能において問題として指摘される、低電流値である点と、素子のレイアウト上チャネル幅の補正が困難である点とを解決することが可能になる。
【００４６】
また、半導体素子の大きさを継続的に低減させることができるため、今後の半導体産業発展に貢献することができるようになる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明に係る、お互いに異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法の望ましい実施形態を添付した図面を参照して詳しく説明する。本実施形態ではＳＯＩ基板に関して説明するものの、シリコンを含む基板、たとえば、シリコンバルク基板、ストレインドシリコン（Ｓｔｒａｉｎｅｄｓｉｌｉｃｏｎ）基板またはＳｉＧｅ基板などを利用することも可能であり、ＳＯＩ基板の場合と同一の工程をとることができる。
[第１実施形態]
【００４８】
図４ａは本発明の一つの実施形態によるシリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した、工程の斜視図である。
【００４９】
先ず、ＳＯＩ基板には、シリコン基板４０１、下部酸化膜４０２、そして下部酸化膜４０２上のシリコン薄膜４０３及びハードマスク４０４が形成される。シリコン薄膜４０３上において、ハードマスク４０４は、後に行われるシリコン薄膜に対するシリコン異方性または等方性エッチングの時にエッチングされない物質で構成される（４００Ａ）。
【００５０】
ここで、シリコン基板４０１、下部酸化膜４０２、シリコン薄膜４０３を有するＳＯＩ基板の代わりに、シリコンバルク基板上にハードマスク４０４を形成することもできる。
【００５１】
次に、マスクとしてマスクパターン４０４を使用してシリコン薄膜４０３を異方性エッチングすることで、チャネルが形成されるシリコンフィン４０３ｂとソース/ドレーン領域が形成されるシリコン領域のパターン４０３ａを形成する。また所定厚さのシリコン薄膜４０３を異方性エッチングして、チャネルが形成されるシリコンボディを形成する（４００Ｂ）。すなわち、薄いシリコンボディ４０３ｃがフィン間に残っているように、エッチングされるシリコン薄膜４０３の厚みが調節される。
【００５２】
ここで、シリコンボディを形成するために一定厚さのシリコン薄膜４０３を異方性エッチングした後、エッチングされたシリコン表面を平坦化するか、コーナー効果の減少のために水素アニーリング（ｈｙｄｒｏｇｅｎ ａｎｎｅａｌｉｎｇ）を実行する段階をさらに含めてもよい。
【００５３】
また、シリコンフィン間に所定厚さのシリコンボディを残しておくことで、シリコンフィンとシリコンボディがお互いに異なる結晶方向を持つようになる。チャネルとしてのこのような面を利用して電流を極大化させることができる。
【００５４】
また、シリコンフィン間に所定厚さのシリコンボディを残しておくことで、得られた素子のチャネル幅が増加され、または、素子のチャネル幅を容易に補正することが確実になる。
【００５５】
また、シリコンフィン間に所定厚さのディスクリートのシリコンボディを残しておくことで、素子のチャネル幅が増加し、シリコンフィンと異なる向きを持つシリコンボディによって形成されたチャネルを流れる電流が増加し、さらに、素子のチャネル幅を容易に補正することが確実になる。
【００５６】
次に、アクティブマスク４０５を利用してシリコン薄膜の部分的なエッチングを行って、ソース/ドレーン領域と素子間を分離させる（４００Ｃ）。
【００５７】
この時、マスクパターンはとり除かれ、下部酸化膜４０２上に薄いシリコン薄膜４０３が残る。
【００５８】
下部酸化膜４０２上のシリコン薄膜４０３の部分的エッチングは、アクティブマスクを利用した異方性または等方性エッチングにより実行するようにする。
【００５９】
次に、前記シリコン薄膜４０３のチャネル周りにゲート誘電膜４０６を成長させ、得られた構造の上にゲート物質４０７とゲートマスク４０８を順次に堆積した後、ゲート領域を形成する（４００Ｄ）。
【００６０】
この時、ゲートとして、シリコンフィンの各々の少なくとも２つの面を覆う多重ゲートが形成される。
【００６１】
このような過程によって、シリコンフィンとシリコンボディとがチャネルの形成のために設けられる電界効果トランジスタを製作するのが可能になる。
[第２実施形態]
【００６２】
本発明の第２実施形態が第１実施形態と異なるのは、アクティブマスク４０５を利用してシリコンボディのエッチングして、ソース/ドレーン領域及び素子間の分離する段階（４００Ｃ）を実行した後、ハードマスク４０４を利用してシリコンフィンを形成する段階（４００Ｂ）実行する点である。 
【００６３】
各工程は第１実施形態と等しいので、第２実施形態の図面は省略する。
図４ｂは、図４ａに示す製造方法によって製作された素子のａ−ａ'での断面図である。
【００６４】
図４ｂに示すように、ａ−ａ'の断面図は、シリコンフィンとシリコンボディがチャネルとして設けられていることを示し、シリコンフィンの向きは１１０、シリコンボディの向きは１００であることを示す。
【００６５】
本発明の一つの実施形態によるＮＭＯＳの場合、向き１１０であるシリコンフィンでの電子の移動度による電流減少は、シリコンボディにおける素子のチャネル幅が増加した効果だけで補償されるのではなく、シリコンボディの向きに起因する移動度増加によっても補償される。
【００６６】
また、ＰＭＯＳの場合、向き１１０でのホールの移動度がシリコンボディの１００の向きの値より大きいので、シリコンボディの向きによる電流値増加の利点は消失するが、素子のチャネル幅が増加した効果によって電流は補償される。
[第３実施形態]
【００６７】
図５は本発明の他の実施形態による、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタを製作する方法を順次に示した、工程の断面図である。
【００６８】
先ず、シリコン基板５０１、下部酸化膜５０２、そして下部酸化膜５０２上のシリコン薄膜５０３を有するＳＯＩ基板が設けられる（５００Ａ）。
ここで、シリコン基板５０１、下部酸化膜５０２、シリコン薄膜５０３を有するＳＯＩ基板の代わりに、シリコンバルク基板を使用することもできる。
【００６９】
次に、前記シリコン薄膜５０３上に酸化膜５０４を形成した後、マスクを利用してシリコンフィンが形成される部位をエッチングしてパターニングする（５００Ｂ）。
【００７０】
ここで、シリコンフィンの形成のために酸化膜以外の物質(酸化膜以外の窒化膜のような、エッチング選択性が高い物質)を堆積または成長させた後マスクを利用してエッチングすることができる。
【００７１】
次に、シリコンの選択的なエピタキシャル成長を利用してシリコンフィン５０３ａを形成する（５００Ｃ）。
【００７２】
ここで、 シリコンボディ５０３ｂ上にシリコンフィン５０３ａを形成させて、シリコンフィン５０３ａとシリコンボディ５０３ｂがお互いに異なる結晶方向を持つようにする。このような面をチャネルとして利用して電流を最大化させることができる。
【００７３】
また、シリコンボディ上にシリコンフィンを形成させて、素子のチャネル幅が増加し、または、素子のレイアウトにおいてチャネル幅を容易に補正できることが確実となる。
【００７４】
次に、酸化膜５０４をとり除いて、アクティブマスク５０５を利用してシリコン薄膜の部分的なエッチングを行い、ソース/ドレーン領域と素子とを分離させる（５００Ｄ）。
【００７５】
ここで、酸化膜５０４をとり除いた後、露出したシリコン表面を平坦化するか、コーナー効果の減少のために水素アニーリングを実行する段階をさらに含めてもよい。
【００７６】
前記下部酸化膜５０２上のシリコン薄膜５０３の部分的なエッチングは、アクティブマスクを利用した異方性または等方性エッチングによって実行するようにする。
次に、シリコンチャネル周りにゲート誘電膜５０６を成長させ、ゲート誘電膜５０７とゲートマスク５０８とを順に堆積して、ゲート領域を形成する（５００Ｅ）。
【００７７】
この時、シリコンフィンの各々の少なくとも２つの面を覆う多重ゲートが形成される。
【００７８】
このような過程によって、本発明の第３他の実施形態に係る、シリコンフィンとボディとでチャネルを形成する電界効果トランジスタを製作することが可能になる。
[第４実施形態]
【００７９】
本発明の第４実施形態が第３実施形態と異なるのは、アクティブマスク５０５を利用してシリコンボディをエッチングし、ソース/ドレーン領域と素子とを分離する段階（５００Ｄ）を先に実行した後、前記シリコン薄膜５０３上に酸化膜５０４を形成し、マスクを利用して酸化膜５０４をシリコンフィンが形成される部分までエッチングした後、選択的なエピタキシャル成長によってシリコンフィンを形成する段階（５００Ｃ）を実行する点である。従って、本実施形態を説明する図面は省略する。
[第５実施形態]
【００８０】
図６は、本発明の第５実施形態に係る、お互いに異なる向きを持つシリコンフィンとボディとからなるチャネルを有する電界効果トランジスタを製作する方法を順次に示した、工程の斜視図である。本実施形態では、スペーサ（ｓｐａｃｅｒ）を利用してシリコンフィンが形成される。
【００８１】
ＳＯＩ基板はシリコン基板６０１、下部酸化膜６０２、 そして下部酸化膜６０２上のシリコン６０３からなる。このような基板の上にハードマスク６０４を形成する（６００Ａ）。ハードマスク６０４は、シリコンの異方性エッチングの時にエッチングされない物質で構成されるのが望ましい。
【００８２】
ハードマスク６０４上にポリシリコン６０５をパターニングして形成することで、後にスペーサリソグラフィ（ｓｐａｃｅｒ ｌｉｔｈｏｇｒａｐｈｙ）を利用したシリコンフィンを形成できるようにする（６００Ｂ）。
【００８３】
パターニングされたポリシリコンパターン６０５の両側に、酸化膜６０６の堆積及びエッチングを通じてサイドウォールを形成する（６００Ｃ）。
【００８４】
次いで、ハードマスク６０４をエッチングしてシリコン６０３が露出するようにする（６００Ｄ）。
【００８５】
シリコンフィン形成のために、ポリシリコン６０５をとり除いて、この時、シリコン６０３も同時にエッチングされ、下部酸化膜６０２も露出するようにする（６００Ｅ）。
【００８６】
シリコンフィン形成のために、ハードマスク６０４を一部エッチングする（６００Ｆ）。
シリコンフィン形成のために、マスクとしてサイドウォール６０６とハードマスク６０４を使用してシリコン薄膜６０３を異方性エッチングし、後でチャネルが形成されるシリコンフィンが形成できるようにする（６００Ｇ）。ハードマスク６０４を一部エッチングする（６００Ｆ）。
この時、エッチングされるシリコン薄膜の厚さは、薄いシリコンボディ６０３ｂがシリコンフィン６０３ａ間に残るように調節される。
【００８７】
酸化膜のサイドウォール６０６とハードマスク６０５をとり除いた後、ゲート誘電膜６０７がシリコンフィンとシリコンボディ上に成長させる（６００Ｈ）。
【００８８】
ゲート誘電膜６０７を成長させた後、得られた構造の上にゲート物質６０８とゲートマスク６０９とを順に堆積してゲート領域を形成する（６００Ｉ）。この時、マスク６０９は、ゲート物質の異方性エッチングの時にエッチングされない物質で構成するのが望ましい。
[第６実施形態]
【００８９】
図７は、第６実施形態に係る、お互いに異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタを製作する方法を順次に示した、工程の斜視図である。本実施形態では、シリコンフィンとシリコンボディとが分離される。
【００９０】
先ず、図４ａ及び図６に示す方法のいくつかの段階が実行される。すなわち、図４ａの４００Ａおよび４００Ｂの段階、及び、図６の６００Ａ〜６００Ｇの段階が実行される（７００Ａ）。
【００９１】
ここで、シリコンフィン７０３ｂとシリコンボディ７０３ａを形成される段階で、シリコンフィン７０３ａとシリコンボディ７０３ｂとが分離されるように、エッチング条件が調節される。そして、ゲート誘電膜７０７をシリコンフィンとシリコンボディ上で成長させる（７００Ｂ）。
【００９２】
ゲート誘電膜７０７を成長させた後、得られた構造の上にゲート物質７０８とゲートマスク７０９とを順に堆積させて、ゲート領域を形成することで、電界効果トランジスタを製作する。この時、マスク７０９は、ゲート物質に対する以後の異方性エッチングの時にエッチングされない物質で構成される。
【００９３】
図８は本発明の一つの実施形態による電界効果トランジスタの電流-電圧特性を従来の電界効果トランジスタの電流-電圧特性と比べたグラフである。
【００９４】
図８の（ａ）はシミュレーションを利用し、シリコンフィンをチャネルとして利用する従来の電界効果トランジスタと、シリコンフィンとシリコンボディをチャネルとして利用する、本発明の一つの実施形態による電界効果トランジスタとのドレーン電流-ゲート電圧のグラフを比べた結果である。
【００９５】
図８の（ｂ）はシミュレーションを利用し、シリコンフィンをチャネルとして利用する従来の電界効果トランジスタと、シリコンフィンとシリコンボディをチャネルとして利用する、本発明の一つの実施形態による電界効果トランジスタとのドレーン電流-ドレーン電圧のグラフを比べた結果である。
【００９６】
図８（ａ）および図８（ｂ）から、シリコンフィンとシリコンボディとをチャネルとして利用する電界効果トランジスタの電流値が、シリコンフィンをチャネルとして利用する従来の電界効果トランジスタに比べて増加することを確認することができる。
【００９７】
また、シリコンボディの向きによる効果を考慮した場合には、本発明の一つの実施形態によるシリコンフィンとシリコンボディとからなるチャネルを利用するトランジスタ構造の電流値はさらに増加するであろう。
【００９８】
図９は本発明の一つの実施形態による電界効果トランジスタのチャネル幅を従来のチャネル幅と比べるための断面図である。
【００９９】
図９ａはシリコンフィンをチャネルとして利用する従来の電界効果トランジスタのゲートでの断面図で、図９ｂはシリコンフィンとシリコンボディとをチャネルとして利用する、本発明の一つの実施形態による電界効果トランジスタのゲートでの断面図である。
【０１００】
先ず、それぞれのパラメータを定義すると、Ｗｆｉｎはシリコンフィンの幅を示し、ｈｆｉｎはシリコンフィンの高さを示し、Ｗｕｔｂはシリコンボディの幅を示し、ｈｕｔｂはシリコンボディの高さを示し、Ｗｔはシリコンボディのエクステンション幅を示す。
【０１０１】
シリコンフィンをチャネルとして利用する従来の構造のチャネル幅は、２Ｗｆｉｎ＋４ｈｆｉｎで示され、シリコンフィンとシリコンボディをチャネルとして利用する本発明の一つの実施形態の構造のチャネル幅は２Ｗｆｉｎ＋４ｈｆｉｎ−２ｈｕｔｂ＋Ｗｕｔｂ＋２Ｗｔで示される。シリコンフィンとシリコンボディをチャネルとして利用する本発明の構造のチャネル幅が、シリコンフィンをチャネルとして利用する従来の構造より広く示される。
【０１０２】
また、素子のＷｆｉｎ、ｈｕｔｂ、ｈｆｉｎ、Ｗｔは決まった値であるから、素子チャネル幅をレイアウトで補正する場合、シリコンフィンをチャネルとして利用する従来の構造の場合にはシリコンフィンの数による複雑な補正過程を必要とするが、シリコンフィンとシリコンボディとをチャネルとして利用する本発明の一つの実施形態による構造の場合、Ｗｕｔｂの変更で簡単に補正することができる。
【０１０３】
上述した本発明の技術的構成は、本発明が属する技術分野の当業者が本発明のその技術的思想や必須構成要素を変更せずとも他の具体的な形態で実施されることができるということを理解することができよう。
【０１０４】
以上で記述した実施形態はすべての面で例示的なことで限定的なのではないこととして理解されなければならず、本発明の範囲はこの詳細な説明よりは特許請求の範囲の記載に基づいて示され、特許請求の範囲の解釈及び範囲そしてその均等概念から導出されるすべての変更または変形された形態が本発明の範囲に含まれるものとして解釈されなければならない。
【図面の簡単な説明】
【０１０５】
【図１】従来技術によるゲートをフィン両方に形成する方法によるフィン型電界効果トランジスタ製造方法を順次に示した、工程の斜視図。
【図２】従来技術によるバルク基板を利用したフィン型電界効果トランジスタを製作する方法を示した、工程の断面図。
【図３】従来技術によるバルク基板を利用したオメガフィン型電界効果トランジスタを製作する方法を示した工程断面図。
【図４ａ】図４ａは本発明の第１実施形態による、シリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した工程斜視図。
【図４ｂ】図４ｂは図４ａに示す製造方法によって製作された素子のａ−ａ'での断面図。
【図５】本発明の第３実施形態による、シリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した工程断面図。
【図６】本発明の第５実施形態による、シリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した工程断面図。
【図７】本発明の第６実施形態による、シリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した工程断面図。
【図８】本発明の一つの実施形態による電界効果トランジスタの電流-電圧特性を従来の電界効果トランジスタの電流-電圧特性と比べたグラフ。
【図９ａ】本発明の一つの実施形態による電界効果トランジスタのチャネル幅を従来のチャネル幅と比べるための断面図である。
【図９ｂ】本発明の一つの実施形態による電界効果トランジスタのチャネル幅を従来のチャネル幅と比べるための断面図である。
【符号の説明】
【０１０６】
１０１、４０１、５０１：基板                     
１０２、４０２、５０２：下部酸化膜
１０３ａ、４０３、５０３：シリコン               
１０４ａ、４０４： ハードマスク
１０７、４０７、５０７: ゲート                   
１０８：スペーサ
１０９： 電極                             
２０１ｂ：ハードマスクキャップ層
２０２ａ：ハードマスクブロッキング層      
２０３ａ、２０３ｃ：バルクウェーハ
２０４：ダメージ層                 
２０５：酸化膜
２０６：シリコンチャネル                         
２０７、４０６、５０６：ゲート誘電膜
４０５、５０５：アクティブマスク          
４０８、５０８：ゲートマスク
５０４：酸化膜
【図１】
2007173326.tif 000003
【図２】
2007173326.tif 000004
【図３】
2007173326.tif 000005
【図４ａ】
2007173326.tif 000006
【図４ｂ】
2007173326.tif 000007
【図５】
2007173326.tif 000008
【図６】
2007173326.tif 000009
【図７】
2007173326.tif 000010
【図８】
2007173326.tif 000011
【図９ａ】
2007173326.tif 000012
【図９ｂ】
2007173326.tif 000013