(57)【要約】【課題】インターポリ絶縁膜を介したリーク電流を低減した不揮発性半導体記憶装置の製造方法を提供すること。【解決手段】不揮発性半導体記憶装置の製造方法は、半導体基板１の主表面に第１の絶縁層２を形成する工程と、前記第１絶縁層２の上に浮遊ゲート電極層３、８を形成する工程と、前記浮遊ゲート電極層３、８の上に、金属酸化膜或いはその積層膜を含んだ第２の絶縁層１０を形成する工程と、前記第２の絶縁層１０の上に、シリコン（Ｓｉ）−水素（Ｈ）結合を持たないシリコンを含む原料を用いて制御ゲート電極層１１を形成する工程とを具備する。【選択図】      図８
2007317801.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に第１の絶縁層を形成する工程と、
前記第１絶縁層の上に浮遊ゲート電極層を形成する工程と、
前記浮遊ゲート電極層の上に、金属酸化膜或いはその積層膜を含んだ第２の絶縁層を形成する工程と、
前記第２の絶縁層の上に、シリコン（Ｓｉ）−水素（Ｈ）結合を持たないシリコンを含む原料を用いて制御ゲート電極層を形成する工程とを具備した
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記シリコンを含む原料は水素を含まない
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記シリコンを含む原料は、テトラクロロシラン（ＳｉＣｌ４）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）、テトラフルオロシラン（ＳｉＦ４）、テトラメチルシラン（Ｓｉ（ＣＨ３）４）の何れか１つ或いはこれらの混合物である
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板の主表面に形成された第１の絶縁層と、
前記第１絶縁層の上に形成された浮遊ゲート電極層と、
前記浮遊ゲート電極層の上に形成された、金属酸化膜及びその積層膜を含んだ第２の絶縁層と、
前記第２の絶縁層の上に形成された、ハロゲン元素を含んだポリシリコンからなる制御ゲート電極層とを具備した
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体基板の主表面に形成された第１の絶縁層と、
前記第１絶縁層の上に形成された浮遊ゲート電極層と、
前記浮遊ゲート電極層の上に形成された、金属酸化膜及びその積層膜を含んだ第２の絶縁層と、
前記第２の絶縁層の上に形成された、炭素を含んだポリシリコンからなる制御ゲート電極層とを具備した
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率なインターポリ絶縁膜を有する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
次世代の不揮発性半導体記憶装置では、従来よりもセル間の距離が縮小することになる。従って、電荷蓄積層と制御電極層の間に形成するインターポリ絶縁膜において、例えば従来のＯＮＯ膜（シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の三層積層膜）で採用してきた３次元的な構造を利用した面積増大が不可能になってしまう。
【０００３】
そのため、次世代不揮発性半導体記憶装置の実現のためには、インターポリ絶縁膜として従来よりも高誘電率を持つ絶縁膜の適用が必要になる（例えば、特許文献１参照。）。高誘電率膜を適用した結果として、物理的な膜厚を減少させずに容量を大きくできるため、リーク電流を増加させないで大容量化が図れ、かつ３次元的な構造を用いる必要が無くなる。また、３次元的な構造にする必要がなくなることから製造工程が簡略になり、歩留りの向上、及びその結果として素子の高性能化が可能になる。
【０００４】
従来、インターポリ絶縁膜上部には、シラン（ＳｉＨ４）を使用して制御電極となるポリシリコン（Poly-Ｓｉ）電極を形成していた。しかし、シランは還元性ガスであるため、ポリシリコン電極の形成時に、金属酸化膜等からなるインターポリ絶縁膜中の酸素を引き抜き酸素欠損を生じてしまう。欠陥が生じた場合、高電圧が印加されるインターポリ絶縁膜のリーク電流を十分に抑制できないという問題が生じる。
【特許文献１】特開２００４−１８６２５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、インターポリ絶縁膜を介したリーク電流を低減した不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
この発明の第１の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面に第１の絶縁層を形成する工程と、前記第１絶縁層の上に浮遊ゲート電極層を形成する工程と、前記浮遊ゲート電極層の上に、金属酸化膜或いはその積層膜を含んだ第２の絶縁層を形成する工程と、前記第２の絶縁層の上に、シリコン（Ｓｉ）−水素（Ｈ）結合を持たないシリコンを含む原料を用いて制御ゲート電極層を形成する工程とを具備する。
【０００７】
この発明の第２の態様に係る不揮発性半導体記憶装置は、半導体基板の主表面に形成された第１の絶縁層と、前記第１絶縁層の上に形成された浮遊ゲート電極層と、前記浮遊ゲート電極層の上に形成された、金属酸化膜及びその積層膜を含んだ第２の絶縁層と、前記第２の絶縁層の上に形成された、ハロゲン元素を含んだポリシリコンからなる制御ゲート電極層とを具備する。
【０００８】
この発明の第３の態様に係る不揮発性半導体記憶装置は、半導体基板の主表面に形成された第１の絶縁層と、前記第１絶縁層の上に形成された浮遊ゲート電極層と、前記浮遊ゲート電極層の上に形成された、金属酸化膜及びその積層膜を含んだ第２の絶縁層と、前記第２の絶縁層の上に形成された、炭素を含んだポリシリコンからなる制御ゲート電極層とを具備する。
【発明の効果】
【０００９】
本発明によれば、インターポリ絶縁膜を介したリーク電流を低減した不揮発性半導体記憶装置及びその製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態に係る不揮発性半導体記憶装置の製造方法について詳細に説明する。
【００１１】
図１に示すように、シリコン基板１上に、第１の絶縁膜２（トンネル酸化膜）を１nmから１５nm程度形成し、その上に化学気相成長法によって、例えばポリシリコンである浮遊ゲート電極層３（電荷蓄積層）を１０nmから２００nm程度形成する。
【００１２】
次いで化学気相成長法によってシリコン窒化膜４を５０nmから２００nm程度形成し、さらに化学気相成長法によってシリコン酸化膜５を５０nmから４００nm程度形成する。次いで、シリコン酸化膜５の上に、フォトレジスト６を塗布し、露光描画によりレジスト６をパターニングすることで図1の構造断面図を得る。
【００１３】
次いで、図1に示したフォトレジスト６を耐エッチングマスクにしてシリコン酸化膜５をエッチングする。エッチング後にフォトレジスト６を除去し、シリコン酸化膜５をマスクにしてシリコン窒化膜４をエッチングし、次いで浮遊ゲート電極層３、第１の絶縁膜２（トンネル酸化膜）およびシリコン基板１をエッチングする。これにより、図２に示すように素子分離のための溝を形成する。
【００１４】
エッチング後に、エッチングによって形成された断面のダメージ除去のための高温後酸化工程を行う。次いで、図３に示すようにシリコン酸化膜等の埋め込み絶縁膜７を２００nmから１５００nm形成することによって素子分離溝を埋め込む。埋め込み絶縁膜７は、窒素雰囲気もしくは酸素雰囲気で高温の熱工程を行うことにより高密度化を行う。そして、化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）によりシリコン窒化膜４をストッパーにして平坦化を行って図３の構造断面図を得る。
【００１５】
次いで、シリコン酸化膜７と選択比を持ってエッチングすることが可能なホット燐酸を用いてシリコン窒化膜４を除去する。除去後の構造断面図が図４である。
【００１６】
本実施形態では、素子分離の溝を形成するに際して、シリコン窒化膜４およびシリコン酸化膜５の積層膜をマスクに用いた例を述べたが、膜厚および反応性イオンエッチング条件を適切にすれば、単層のシリコン窒化膜、単層のシリコン酸化膜もしくは他の単層・多層膜のいずれでもシリコンとの選択比が取れる材料であれば実施可能である。
【００１７】
次に、図５に示すように、シリコン窒化膜４の除去後に得られた溝上に、段差被覆性に優れた方法を用いて、浮遊ゲート電極層３と共に全体として浮遊ゲート電極となる、例えばポリシリコンである導電層８を形成する。そして、図６に示すようにＣＭＰ法により埋め込み絶縁膜７をストッパーにして導電層８の平坦化を行う。
【００１８】
次いで図７に示すように平坦化した表面上にシリコン酸化膜よりも高い誘電率を有する第２の絶縁膜１０（インターポリ絶縁膜）を物理膜厚にして１〜４０nm程度形成する。この際、浮遊ゲート電極を構成する導電層８との間には、絶縁層９が０．１〜５nm程度形成されている。絶縁層９は、自然酸化膜であるシリコン酸化膜層、もしくはシリコン窒化膜層、もしくは酸窒化膜層である。
【００１９】
ここで、第２の絶縁膜１０として用いる高誘電率の膜としては、シリコン酸化膜（ＳｉＯ２膜）の比誘電率３．８〜４よりも大きく、さらに従来のＯＮＯ膜で得られていた比誘電率５〜５．５程度よりも大きい膜が望ましい。
【００２０】
例えば、比誘電率が６程度であるストロンチウム酸化物（ＳｒＯ）膜、比誘電率が８程度であるアルミニウム酸化物（Ａｌ２Ｏ３）膜、比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１６程度であるイットリウム酸化物（Ｙ２Ｏ３）膜、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ２）膜、比誘電率が２２程度であるジルコニウム酸化物（ＺｒＯ２）膜、比誘電率が２５程度であるタンタル酸化物（Ｔａ２Ｏ５）膜、比誘電率が４０程度であるビスマス酸化物（Ｂｉ２Ｏ３）膜、等の金属酸化膜のいずれか1つの単層膜あるいはこれらの複数を積層した積層膜を用いてもよい。
【００２１】
更には、これらとシリコン酸化膜との複合膜でも良い。複合膜は３層以上の積層構造でもよい。ただし、膜全体としての比誘電率は５〜５．５程度よりも大きい膜が望ましい。
【００２２】
また、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でも良い。すなわち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか1つの金属元素を少なくとも含む酸化物であっても使用可能である。
【００２３】
例えば、アルミニウム酸化物（Ａｌ２Ｏ３）膜は、トリメチルアルミニウム（ＴＭＡ）を原料ガスとして、３００〜６００℃の減圧ＣＶＤでアルミを形成した後、酸化剤（Ｈ２Ｏ、オゾン（Ｏ３）、ドライＯ２）で酸化して成膜する。或いは、スパッタでアルミを成膜した後、酸化剤で酸化してもよい。
【００２４】
本実施形態では、第２の絶縁膜１０としてハフニウム・アルミネート（ＨｆＡｌＯ）を用いた。ハフニウム・アルミネート膜は、例えば、１５０〜３００℃のＡＬＤ（Atomic Layer Deposition)或いは、４００〜６００℃の減圧ＣＶＤで成膜する。いずれも、ハフニウム原料となるテトラエチルメチルアミドハフニウム（ＴＥＭＡＨ）ガスとアルミ原料となるトリメチルアルミニウム（ＴＭＡ）ガスとを交互に用いて成膜し、上述した酸化剤等を用いて酸化する。或いは、ハフニア（ＨｆＯ２）、アルミナ（Ａｌ２Ｏ３）をＡＬＤ、または、ＣＶＤで交互に形成し、積層膜全体としてハフニウム・アルミネート（ＨｆＡｌＯ）とする。ここでハフニア（ＨｆＯ２）を形成する際には、ＴＥＭＡＨと酸化剤を同時に供給して形成してもよい。
【００２５】
次に、図８に示すように、第２の絶縁膜１０の上にポリシリコンからなる制御ゲート電極層１１を１０nm〜２００nm形成する。制御ゲート電極層１１は、不揮発性半導体記憶装置における制御電極となる。制御ゲート電極層１１の上にレジスト１２を塗布し、露光描画によりレジストをパターニングする（図示せず）。
【００２６】
このレジストパターン１２をマスクにして加工を行ない、図８のＡ−Ａ’線に沿った断面図である図９に示すように、制御ゲート電極層１１、第２の絶縁膜１０、絶縁層９、浮遊ゲート電極８及び３、第１の絶縁膜２をエッチング除去する。イオン注入によって、ソース・ドレイン領域１３を形成した後、素子分離用の絶縁膜１４を埋め込んで図９の構造が完成する。
【００２７】
従来、制御電極として用いるポリシリコンを気相成長で形成するときには、シラン（ＳｉＨ４）が用いられていた。しかしシランのような還元性ガスを用いると、図１０に示すように第２の絶縁膜１０（ハフニウム・アルミネート膜）の中に酸素欠陥が生じてしまう。
【００２８】
即ち、シランガスの分解時に生成された水素（Ｈ２）が第２の絶縁膜１０中の酸素と結合してＨ２Ｏを形成することによって、ハフニウム・アルミネート１０内に酸素欠損を生ずる。なお、図１０は絶縁層９を省いた浮遊ゲート電極層８、３の直上部分のみの断面図を示している。
【００２９】
本実施形態においては、シリコン（Ｓｉ）−水素（Ｈ）結合を持たないシリコン原料（例えば、テトラメチルシラン（Ｓｉ（ＣＨ３）４））、或いは、さらに水素（Ｈ）自体を含まないシリコン原料（例えば、テトラクロロシラン（ＳｉＣｌ４）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）、テトラフルオロシラン（ＳｉＦ４）等）を原料ガスとして用いて、５００〜７００℃の減圧ＣＶＤで制御ゲート電極層１１を形成する。
【００３０】
それによって、例えば、テトラクロロシラン及びヘキサクロロジシランを用いた場合を示した図１１からわかるように、第２の絶縁膜１０（ハフニウム・アルミネート）の中に酸素欠損によるダメージが生じるのを抑制することができる。
【００３１】
第２の絶縁膜１０の中の酸素欠損の発生を抑制するこの効果は、シリコン（Ｓｉ）−水素（Ｈ）結合を持たないシリコン原料を用いて、第２の絶縁膜１０の表面上に制御ゲート電極層１１を直接形成した場合に最も効果的である。しかし、第２の絶縁膜１０の上に例えば膜厚２nm程度のシリコン酸化膜（ＳｉＯ２膜）が形成されていて、それを挟んで制御ゲート電極層１１が形成されたとしても同様な効果が得られる。
【００３２】
テトラクロロシラン（ＳｉＣｌ４）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）、テトラフルオロシラン（ＳｉＦ４）等を用いて制御ゲート電極層１１を形成した場合、シリコン原料にフッ素（Ｆ）或いは塩素（Ｃｌ）が含まれることで、第２の絶縁層１０の上がエッチングされ界面層形成が抑制される。さらに、未結合手（ダングリングボンド）がフッ素（Ｆ）或いは塩素（Ｃｌ）で終端されることにより熱工程で抜け易い水素（Ｈ）による終端よりも安定させることができる。その結果、第２の絶縁層１０を流れるリーク電流を低減することができ、さらに耐圧も高めることができる。
【００３３】
この場合、制御ゲート電極層１１が、フッ素（Ｆ）或いは塩素（Ｃｌ）等のハロゲン元素を含んだポリシリコンになるので、例えば、ハロゲン元素濃度が５Ｅ＋１８〜５Ｅ＋２０atoms/cm3あたりにおいては、特に耐酸化性が向上して低抵抗化できる。その結果、不揮発性半導体記憶装置の低消費電力化及び高速動作化が図れる。
【００３４】
一方、テトラメチルシラン（Ｓｉ（ＣＨ３）４）を用いて制御ゲート電極層１１を形成した場合、シリコン原料に炭素（Ｃ）が含まれることでＳｉ−Ｃ結合のように変質しにくい安定した結合が形成される。その結果、第２の絶縁層１０と制御ゲート電極層１１との間の界面層形成が抑制され、リーク電流を低減することができ、さらに耐圧も高めることができる。
【００３５】
この場合、制御ゲート電極層１１が、炭素（Ｃ）を含んだポリシリコンになるので、例えば、炭素濃度が１Ｅ＋１８〜２Ｅ＋２０atoms/cm3あたりにおいては、特に耐薬品性及び硬度が向上する。その結果、後工程での薬品処理及び加工における製造ばらつきが低減でき、歩留りの向上が期待できる。
【００３６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態に係わる不揮発性半導体記憶装置の製造方法を示す断面図。
【図２】図１に続く不揮発性半導体記憶装置の製造方法を示す断面図。
【図３】図２に続く不揮発性半導体記憶装置の製造方法を示す断面図。
【図４】図３に続く不揮発性半導体記憶装置の製造方法を示す断面図。
【図５】図４に続く不揮発性半導体記憶装置の製造方法を示す断面図。
【図６】図５に続く不揮発性半導体記憶装置の製造方法を示す断面図。
【図７】図６に続く不揮発性半導体記憶装置の製造方法を示す断面図。
【図８】図７に続く不揮発性半導体記憶装置の製造方法を示す断面図。
【図９】図８に続く不揮発性半導体記憶装置の製造方法を示す図８のＡ−Ａ’線に沿った断面図。
【図１０】シランガス（ＳｉＨ４）を用いた不揮発性半導体記憶装置の製造方法を示す断面図。
【図１１】本実施形態に係るテトラクロロシラン（ＳｉＣｌ４）を用いた不揮発性半導体記憶装置の製造方法を示す断面図。
【符号の説明】
【００３８】
１…シリコン基板、２…第１の絶縁膜（トンネル酸化膜）、３…浮遊ゲート電極層、４…シリコン窒化膜、５…シリコン酸化膜、６…レジスト、７…埋め込み絶縁膜（シリコン酸化膜）、８…導電層、９…界面絶縁層、１０…第２の絶縁膜（インターポリ絶縁膜）、１１…制御ゲート電極層、１２…レジスト、１３…ソース・ドレイン領域、１４…素子分離用絶縁膜。
【図１】
2007317801.tif 000003
【図２】
2007317801.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007317801.tif 000009
【図８】
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【図９】
2007317801.tif 000011
【図１０】
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【図１１】
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