(57)【要約】【課題】タイムインターバル測定装置の構成の簡易化及び高精度な測定の実現【解決手段】  時間差を求める対象となる第１，第２の信号について、第１の信号の変化点からの時間経過に相当する電圧値を第２の信号のタイミングでサンプリングしてデジタル値に変換すし、そのデジタル値から時間差を算出する。また、基準クロック信号ＣＫｒと校正用信号を用いて時間−電圧変換回路５の電圧出力の変動に対する構成情報を生成し、校正情報を用いて時間差を精度良く算出できるようにする。【選択図】      図１０
2007010347.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号と第２の信号の時間差を測定するタイムインターバル測定装置において、
上記第１の信号の変化点からの時間経過を電圧に変換する時間−電圧変換手段と、
上記時間−電圧変換手段の出力電圧を、上記第２の信号をサンプリングクロックとして用いてデジタル値に変換するＡ／Ｄ変換手段と、
上記Ａ／Ｄ変換手段から出力されるデジタル値を用いて、上記第１の信号と上記第２の信号の時間差を算出する演算手段と、
を備えたことを特徴とするタイムインターバル測定装置。
【請求項２】
上記演算手段は、
上記第２の信号をサンプリングクロックとする上記Ａ／Ｄ変換手段からのデジタル値のうち、上記第１の信号の変化点の直後に得られるデジタル値をメモリ部のアドレスとして用いて、上記デジタル値をアドレスとするメモリ領域の値を加算していくとともに、
上記メモリ部における各メモリ領域に保存された値から、上記第１の信号と上記第２の信号の時間差を算出することを特徴とする請求項１に記載のタイムインターバル測定装置。
【請求項３】
上記時間−電圧変換手段として複数の時間−電圧変換手段と、
上記Ａ／Ｄ変換手段として、上記各時間−電圧変換手段に対応する複数のＡ／Ｄ変換手段を備えることを特徴とする請求項１に記載のタイムインターバル測定装置。
【請求項４】
基準クロック信号と、校正用信号を生成する信号生成手段をさらに備え、
上記演算手段は、
上記校正用信号を上記時間−電圧変換手段に供給させ、かつ上記基準クロック信号を上記Ａ／Ｄ変換手段のサンプリングクロックとして与えた状態で、上記Ａ／Ｄ変換手段から出力されるデジタル値を用いて校正情報を生成するとともに、
上記第１の信号を上記時間−電圧変換手段に供給させ、かつ上記第２の信号を上記Ａ／Ｄ変換手段のサンプリングクロックとして与えた状態で、上記Ａ／Ｄ変換手段から出力されるデジタル値と、上記校正情報を用いて、上記第１の信号と上記第２の信号の時間差を算出することを特徴とする請求項１に記載のタイムインターバル測定装置。
【請求項５】
第１の信号と第２の信号の時間差を測定するタイムインターバル測定方法として、
上記第１の信号の変化点からの時間経過を電圧に変換する時間−電圧変換ステップと、
上記時間−電圧変換ステップの出力電圧を、上記第２の信号をサンプリングクロックとして用いてデジタル値に変換するＡ／Ｄ変換ステップと、
上記Ａ／Ｄ変換ステップで得られるデジタル値を用いて、上記第１の信号と上記第２の信号の時間差を算出する演算ステップと、
を備えたことを特徴とするタイムインターバル測定方法。
【請求項６】
第１の信号と第２の信号の時間差を測定するタイムインターバル測定方法として、
校正用信号の変化点からの時間経過を電圧に変換する第１の時間−電圧変換ステップと、
上記第１の時間−電圧変換ステップの出力電圧を、基準クロック信号をサンプリングクロックとして用いてデジタル値に変換する第１のＡ／Ｄ変換ステップと、
上記第１のＡ／Ｄ変換ステップで出力されるデジタル値を用いて校正情報を生成する校正情報生成ステップと、
上記第１の信号の変化点からの時間経過を電圧に変換する第２の時間−電圧変換ステップと、
上記第２の時間−電圧変換ステップの出力電圧を、上記第２の信号をサンプリングクロックとして用いてデジタル値に変換する第２のＡ／Ｄ変換ステップと、
上記第２のＡ／Ｄ変換ステップで得られるデジタル値と、上記校正情報生成ステップで生成された上記校正情報を用いて、上記第１の信号と上記第２の信号の時間差を算出する演算ステップと、
を備えたことを特徴とするタイムインターバル測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は第１，第２の信号の時間差を測定するタイムインターバル測定装置及びタイムインターバル測定方法に関するものである。
【背景技術】
【０００２】
【特許文献１】特開２００２−１０７３９３号公報
【０００３】
２つの信号の時間差を測定するタイムインターバル測定装置が知られているが、従来のタイムインターバル測定装置は、単一信号のパルス長測定や任意の時間間隔測定を想定しているため回路が複雑になり、またそれによって高価な装置となることが余儀なくされていた。
そのような事情に対して、光ディスク再生信号評価などの特定分野で使用することを想定し、比較的簡易な構成でタイムインターバル測定装置を実現する技術が、上記特許文献１に記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に記載されたタイムインターバル測定装置は、光ディスクシステム等の記録再生システムでの信号評価、例えば再生信号と再生クロックの時間差となるジッター測定に有用であるが、タイムインターバル測定装置として、さらなる構成の簡易化及び低コスト化や、測定精度の向上が求められている。
特にタイムインターバル測定装置では、時間−電圧変換回路が用いられることが多いが、時間−電圧変換回路の電圧出力を高精度化することは、温度や経時変化の影響を受けにくい構成とし、また高価な素子を使用する必要があるなど、構成の複雑化や高コスト化につながる。このため時間−電圧変換回路を含むタイムインターバル測定装置を簡易かつ低コストな装置としたまま測定精度を向上させることは困難とされている。
また近年の光ディスクシステムでの高密度化、高転送レート化に対応できるようにすることも求められている。
【０００５】
そこで本発明では、タイムインターバル測定の構成の簡易化とともに、高密度記録システムへの対応、さらには簡易化されたタイムインターバル測定装置での高精度な測定を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明の、第１の信号と第２の信号の時間差を測定するタイムインターバル測定装置は、上記第１の信号の変化点からの時間経過を電圧に変換する時間−電圧変換手段と、上記時間−電圧変換手段の出力電圧を上記第２の信号をサンプリングクロックとして用いてデジタル値に変換するＡ／Ｄ変換手段と、上記Ａ／Ｄ変換手段から出力されるデジタル値を用いて上記第１の信号と上記第２の信号の時間差を算出する演算手段とを備える。
また上記演算手段は、上記第２の信号をサンプリングクロックとする上記Ａ／Ｄ変換手段からのデジタル値のうち、上記第１の信号の変化点の直後に得られるデジタル値をメモリ部のアドレスとして用いて、上記デジタル値をアドレスとするメモリ領域の値を加算していくとともに、上記メモリ部における各メモリ領域に保存された値から、上記第１の信号と上記第２の信号の時間差を算出するようにする。
また、上記時間−電圧変換手段として複数の時間−電圧変換手段と、上記Ａ／Ｄ変換手段として、上記各時間−電圧変換手段に対応する複数のＡ／Ｄ変換手段を備える。
また基準クロック信号と、校正用信号を生成する信号生成手段をさらに備え、上記演算手段は、上記校正用信号を上記時間−電圧変換手段に供給させ、かつ上記基準クロック信号を上記Ａ／Ｄ変換手段のサンプリングクロックとして与えた状態で、上記Ａ／Ｄ変換手段から出力されるデジタル値を用いて校正情報を生成するとともに、上記第１の信号を上記時間−電圧変換手段に供給させ、かつ上記第２の信号を上記Ａ／Ｄ変換手段のサンプリングクロックとして与えた状態で、上記Ａ／Ｄ変換手段から出力されるデジタル値と、上記校正情報を用いて、上記第１の信号と上記第２の信号の時間差を算出する。
【０００７】
本発明の、第１の信号と第２の信号の時間差を測定するタイムインターバル測定方法は、上記第１の信号の変化点からの時間経過を電圧に変換する時間−電圧変換ステップと、上記時間−電圧変換ステップの出力電圧を、上記第２の信号をサンプリングクロックとして用いてデジタル値に変換するＡ／Ｄ変換ステップと、上記Ａ／Ｄ変換ステップで得られるデジタル値を用いて、上記第１の信号と上記第２の信号の時間差を算出する演算ステップとを備える。
【０００８】
また本発明の、第１の信号と第２の信号の時間差を測定するタイムインターバル測定方法は、校正用信号の変化点からの時間経過を電圧に変換する第１の時間−電圧変換ステップと、上記第１の時間−電圧変換ステップの出力電圧を基準クロック信号をサンプリングクロックとして用いてデジタル値に変換する第１のＡ／Ｄ変換ステップと、上記第１のＡ／Ｄ変換ステップで出力されるデジタル値を用いて校正情報を生成する校正情報生成ステップと、上記第１の信号の変化点からの時間経過を電圧に変換する第２の時間−電圧変換ステップと、上記第２の時間−電圧変換ステップの出力電圧を上記第２の信号をサンプリングクロックとして用いてデジタル値に変換する第２のＡ／Ｄ変換ステップと、上記第２のＡ／Ｄ変換ステップで得られるデジタル値と上記校正情報生成ステップで生成された上記校正情報を用いて上記第１の信号と上記第２の信号の時間差を算出する演算ステップとを備える。
【０００９】
即ち本発明では、時間差を求める対象となる第１，第２の信号について、第１の信号の変化点からの時間経過に相当する電圧値を第２の信号のタイミングでサンプリングしてデジタル値に変換する構成とし、そのデジタル値から時間差を算出することで、構成を簡易化する。
また上記時間−電圧変換手段として複数の時間−電圧変換手段と、上記Ａ／Ｄ変換手段として、上記各時間−電圧変換手段に対応する複数のＡ／Ｄ変換手段を備え、これらから時間差に相当するデジタル値を順番に得るようにすることで、時間−電圧変換手段での電圧出力のリセット時間を確保し、高密度記録システム等で信号が高周波数化される場合にも対応できるようにする。
また、時間−電圧変換手段として高精度な電圧出力が実現できなくても、校正情報を用いて時間差を精度良く算出できるようにする。
【発明の効果】
【００１０】
本発明によれば、時間差を求める対象となる第１，第２の信号について、第１の信号の変化点からの時間経過に相当する電圧値を第２の信号のタイミングでサンプリングしてデジタル値に変換し、そのデジタル値から時間差を算出する構成とすることで、簡易かつ低コストなタイムインターバル測定装置を実現できるという効果がある。
また、複数の時間−電圧変換手段と、その各時間−電圧変換手段に対応する複数のＡ／Ｄ変換手段を備え、これらから時間差に相当するデジタル値を順番に得るようにすることで、時間−電圧変換手段での電圧出力のリセット時間を確保し、高密度記録システム等で信号が高周波数化される場合にも対応できる。つまり、時間−電圧変換手段を高性能化することなく、低コストの構成のまま高密度記録システム等に対応できる。
また基準クロック信号と校正用信号を用いて校正情報を生成し、校正情報を用いて第１，第２の信号の時間差を算出することで、時間−電圧変換手段として高精度な電圧出力が実現できなくても、時間差を精度良く算出できる。つまり時間−電圧変換手段を高性能化することなく、低コストの構成のまま高精度な時間差測定を実現できる。
【発明を実施するための最良の形態】
【００１１】
以下、例えば光ディスクシステム等の記録再生システムにおける再生信号評価として、再生信号のジッター計測に用いられるタイムインターバル測定装置を例として、第１〜第４の実施の形態を説明していく。
【００１２】
［第１の実施の形態］
図１に第１の実施の形態のタイムインターバル測定装置１０の構成を示す。このタイムインターバル測定装置１０は、入力回路３，４、時間−電圧変換回路５、Ａ／Ｄ変換器６、ヒストグラムメモリ７、制御・演算部８を備えて構成される。
【００１３】
入力回路３は、端子１に供給される再生データ信号を入力する。再生データ信号は、光ディスクから読み出されたＲＦ信号を二値化した信号である。なお、端子１にアナログ信号としてのＲＦ信号が供給される場合、入力回路３は、そのＲＦ信号を二値化して再生データ信号に相当するパルス波形を生成する。
入力回路４は、端子２に供給される再生クロック信号を入力する。再生クロック信号は、光ディスクから読み出されたＲＦ信号を二値化した再生データ信号をＰＬＬ回路に注入して得られる再生データ信号に同期したクロックである。即ち再生データ信号のデコード処理に用いるクロックである。
入力回路４から出力される再生クロック信号は、Ａ／Ｄ変換器６のサンプリングクロックとして用いられ、またヒストグラムメモリ７でのＡ／Ｄ変換値の取込のクロックや、制御・演算部８での制御タイミングの信号として用いられる。
なお、入力回路３に再生データ信号が入力され、入力回路４に再生クロック信号が入力されるのは、例えば光ディスクシステム等で再生データ信号のジッター計測として本例のタイムインターバル測定装置が使用される場合である。本例のタイムインターバル測定装置の入力回路３，４に入力させる信号は、時間差を測定する対象となる２つの信号であり、再生データ信号と再生クロック信号に限られるものではない。
【００１４】
時間−電圧変換回路５は、入力回路３からのパルス信号（再生データ信号）の変化点（パルスの立ち上がり及び立ち下がり）としてのタイミングから電圧値が上昇するランプ信号を生成し、出力する。時間−電圧変換回路５の具体例は後述するが、入力回路３の出力のみを用いてランプ信号を生成する回路例や、入力回路３の出力と共に破線で示すように入力回路４の出力も用いてランプ信号を生成する回路例が考えられる。
【００１５】
Ａ／Ｄ変換器６は、時間−電圧変換回路５から出力されるランプ信号を、入力回路４からのパルス信号（再生クロック信号）をサンプリングクロックとして用いてデジタル値に変換する。そしてＡ／Ｄ変換したデジタル値をヒストグラムメモリ７側に出力する。
ヒストグラムメモリ７は、制御・演算部８の制御に基づいて、Ａ／Ｄ変換器６が出力するデジタル値の度数を記憶する。
【００１６】
制御・演算部８は、ヒストグラムメモリ７の記憶動作を制御する。Ａ／Ｄ変換器６は入力回路４からのパルス信号のタイミングでサンプリングした電圧値をデジタル値として順次出力するが、制御・演算部８は、入力回路３から出力されるパルスの変化点を監視しており、その変化点の直後に得られるＡ／Ｄ変換器６からのデジタル値に関して、ヒストグラムメモリ７におけるデータ記憶動作が実行されるように制御する。
さらに制御・演算部８は、ヒストグラムメモリ７においてデジタル値に対応する記憶動作が所定回数或いは所定時間実行された時点で、ヒストグラムメモリ７のデータからジッター値を算出し、出力する。この算出されるジッター値は、再生データ信号と再生クロック信号の時間差に相当する。即ちこの場合はジッター値がタイムインターバル測定装置で測定する２信号間の時間差の値となる。
【００１７】
この図１のタイムインターバル測定装置１０の動作を図２、図３，図４を参照して説明する。上述のように再生データ信号を端子１に、また再生クロック信号（チャネルクロック）を端子２に印加することで、このタイムインターバル測定装置１０によりデータ−クロック間ジッタを測定することができ、光ディスク再生信号評価に用いることができる。
【００１８】
図２（ａ）は、入力回路３から時間−電圧変換回路５に供給される再生データ信号のパルス波形を示している。また図２（ｂ）は入力回路４から出力される再生クロック信号波形を示している。タイムインターバル測定装置１０で測定すべき２信号間の時間差とは、入力回路３から出力される再生データ信号波形の立ち上がり又は立ち下がりタイミング（ｔ１、ｔ３、ｔ５）と、入力回路４から出力される再生クロック信号の立ち上がりタイミング（ｔ２，ｔ４，ｔ６）の時間差であり、図中、ＴＩ１，ＴＩ２，ＴＩ３で示す時間差に相当する。
再生クロック信号のパルス波形が入力される時間−電圧変換回路５では、図２（ｃ）のように、入力されるパルス波形の変化点、つまり立ち上がりタイミング及び立ち下がりタイミングから電圧が上昇していくランプ波形を生成し、Ａ／Ｄ変換器６に出力する。
Ａ／Ｄ変換器６はサンプリングクロックとして図２（ｂ）の再生クロック信号が供給されており、時間−電圧変換回路５の出力について、再生クロック信号の立ち上がりタイミングの電圧値をサンプリングし、デジタル値として出力する。
制御・演算部８は、Ａ／Ｄ変換器６からのデジタル値について、再生データ信号の立ち上がり、立ち下がりタイミングの直後のＡ／Ｄ変換器６からのデジタル値に対応して、ヒストグラムメモリ７の内容を更新させる。
即ち、制御・演算部８は、入力回路３からの図２（ａ）の再生データ信号を監視しており、その変化点のタイミングの直後のサンプリングタイミングでＡ／Ｄ変換器６から得られるデジタル値ＶＤ１，ＶＤ２，ＶＤ３・・・に応じてヒストグラムメモリ７の内容を更新させる。
【００１９】
ヒストグラムメモリ７の記憶イメージを図３（ａ）に示すが、ヒストグラムメモリ７にはアドレスＡｄ０〜Ａｄmaxの記憶領域が形成される。例えばＡ／Ｄ変換器６のダイナミックレンジとしてＡ／Ｄ変換されたデジタル値が０〜Ｖmaxの範囲をとるものとしたとき、アドレスＡｄ０〜Ａｄmaxは、Ａ／Ｄ変換器６のダイナミックレンジ０〜Ｖmaxに対応するように設定される。例えば仮にＡ／Ｄ変換器６の出力ダイナミックレンジ（０〜Ｖmax）が２５６段階の値とされ、「００００００００」〜「１１１１１１１１」の範囲でデジタル値が出力されるとすると、ヒストグラムメモリ７のアドレスＡｄ０〜Ａｄmaxは「００００００００」〜「１１１１１１１１」に設定される。
そしてヒストグラムメモリ７では、Ａ／Ｄ変換器６からのデジタル値をそのままアドレスとして記憶領域の値を更新する。
例えば図２に示すデジタル値ＶＤ１がＡ／Ｄ変換器６から供給されたときは、その値ＶＤ１をアドレスとして、そのアドレスＶＤ１の領域の記憶値を＋１する。
そして、デジタル値ＶＤ１，ＶＤ２，ＶＤ３・・・というように再生データ信号の変換点直後のＡ／Ｄ変換値についてヒストグラムメモリ７での更新を行っていくことで、デジタル値ＶＤ１，ＶＤ２，ＶＤ３・・・としての統計的な情報がヒストグラムメモリ７上で形成されることになる。
例えば図３（ｂ）のように、アドレス値Ａｄ０〜Ａｄmax、即ちＡ／Ｄ変換値０〜Ｖmaxを横軸とし、各アドレスの記憶値を縦軸としたときに、Ａ／Ｄ変換器６の出力デジタル値としての分布情報（ヒストグラム）が得られることになる。
【００２０】
必要なサンプル数、或いは所要の時間、上記動作を行って図３（ｂ）のような情報が得られたら、制御・演算部８は、そのヒストグラムメモリ７上の分布情報の標準偏差を求める。この標準偏差が、データ・クロック間のジッタ測定値となる。
本例ではこのように、時間差を求めるべき信号の一方でＡ／Ｄ変換器６を駆動し、これを単純なランプ波を発生する時間−電圧変換回路５と組み合わせる。これにより、タイムインターバル測定装置１０の核心的な回路要素である時間差を電圧値に変換する回路構成を大幅に簡略化できる。
【００２１】
図４に制御・演算部８の処理を示す。なお図４において制御・演算部８の処理は実線で示すステップＦ１０１〜Ｆ１０６であるが、説明を分かり易くするため、破線の処理として制御・演算部８以外での動作ＳＴ１，ＳＴ２，ＳＴ３を同時に示している。制御・演算部８をマイクロコンピュータ、或いはＤＳＰ（Digital Signal Processor）等で構成する場合、その処理プログラムとしては動作ＳＴ１，ＳＴ２，ＳＴ３が無いものとして考えればよい。
【００２２】
測定が開始されると、制御・演算部８はまずステップＦ１０１でヒストグラムメモリ７をクリアする。続いて、入力回路３からの再生データ信号波形を監視しながらステップＦ１０２の実行を待機する。
この間、上述したように、時間−電圧変換回路５が入力回路３からの再生データ信号のパルス波形に応じてランプ信号を生成し（動作ＳＴ１）、このランプ波形がＡ／Ｄ変換器６によって、再生クロック信号タイミングでデジタル値に変換される（動作ＳＴ２）。そしてＡ／Ｄ変換器６からのデジタル値がヒストグラムメモリ７に対して出力される（動作ＳＴ３）。
制御・演算部８は、入力回路３からの再生データ信号の変化点、つまり立ち上がり又は立ち下がりを検知したら、その後、最初にＡ／Ｄ変換器６からヒストグラムメモリ７に供給されるデジタル値を対象としてステップＦ１０２の処理を実行する。即ち、当該デジタル値をアドレス値として用い、そのアドレス値の領域の値として「１」を加算する。
【００２３】
ステップＦ１０３ではヒストグラムメモリ７に対するステップＦ１０２の加算処理として必要なパルス数（サンプル数）についての加算処理を行ったか、或いは必要な時間だけ加算処理を行ったか否かを判断する。例えば制御・演算部８は入力回路３からの再生データ信号の変化点の検出数をカウントしており、そのカウント値が所定値に達したか否かを判断すればよい。或いは、ヒストグラムメモリ７のクリアタイミングからタイムカウントを開始し、カウント時間が所定時間に達したか否かを判断すればよい。
ステップＦ１０３で否定結果が得られたときは、上記動作ＳＴ１，ＳＴ２，ＳＴ３に応じてステップＦ１０２を繰り返す。
【００２４】
必要な積算数を確保でき、ヒストグラムメモリ７に十分な分布情報が得られたら、制御・演算部８の処理はステップＦ１０３からＦ１０４に進み、ヒストグラムメモリ７に確保されたヒストグラムデータ（分布情報）を読み出して取得する。そしてステップＦ１０５で、ヒストグラムデータから標準偏差、つまりジッタ値を算出する。
ステップＦ１０６では引き続き測定を行うか否かを判断し、測定を行うのであればステップＦ１０１に戻って上記処理を繰り返す。ジッタ測定を終了するのであれば、ステップＦ１０６から処理を終える。
【００２５】
続いて、このタイムインターバル測定装置１０における時間−電圧変換回路５の具体例を図５、図６で説明する。
図５（ａ）は、時間−電圧変換回路５の回路例を示す。この場合、時間−電圧変換回路５は、遅延回路５１，５３、ＥＸ−ＯＲゲート５２、インバータ５４、アンドゲート５５、ＲＳフリップフロップ５６、積分回路５７により構成される。
この図５（ａ）の構成例は、入力回路３及び入力回路４の出力を用いて、入力回路３から出力される再生データ信号に応じたランプ信号を生成させる時間−電圧変換回路５の例となる。
【００２６】
図６（ａ）に示す入力回路３からの再生データ信号のパルス波形は、遅延回路５１及びＥＸ−ＯＲゲート５２の一方の入力端に供給される。また図６（ｂ）のように遅延回路５１で遅延されたパルスはＥＸ−ＯＲゲート５２の他方の入力端に供給される。そして図６（ｃ）に示すＥＸ−ＯＲゲート５２の排他的論理和出力が、ＲＳフリップフロップ５６のリセット入力となる。
図６（ｄ）に示す入力回路４からの再生クロック信号は、遅延回路５３及びアンドゲート５５の一方の入力端に供給される。遅延回路５３で遅延されたパルスはインバータ５４で論理反転されて図６（ｅ）のパルスとなり、アンドゲート５５の他方の入力端に供給される。そして図６（ｆ）に示すアンドゲート５５の論理積出力が、ＲＳフリップフロップ５６のセット入力となる。
【００２７】
ＲＳフリップフロップ５６は、図６（ｃ）のリセット入力と図６（ｆ）のセット入力に応じて、図６（ｇ）のパルスを出力する。このパルスが積分回路５７に供給される。
積分回路５７は、オペアンプＡＰ、容量Ｃ１、電流源Ｉ、及びオペアンプＡＰの帰還経路上で容量Ｃ１と並列に接続されたスイッチＳＷから成り、スイッチＳＷが、ＲＳフリップフロップ５６の出力パルスで制御される。
ＲＳフリップフロップ５６の出力パルスがＬレベルのときはスイッチＳＷがオフとされ、この間、容量Ｃ１は充電され、またＲＳフリップフロップ５６の出力パルスがＨレベルのときはスイッチＳＷがオンとされ、容量Ｃ１は放電される。このため、図６（ｇ）のＲＳフリップフロップ５６の出力パルスに応じて、積分回路５７からは図６（ｈ）のような出力が得られる。これがつまり時間−電圧変換回路５からのランプ信号となる。
【００２８】
このように入力回路３の出力パルスの変化点でセットされ、入力回路４の出力の立ち上がりでリセットされるように構成されたＳＲフリップフロップ５６を用意し、このＳＲフリップフロップ５６の出力によって充放電を制御される積分回路５７を用意すれば、図２（ｃ）に示した時間−電圧変換出力が得られ、簡易な時間−電圧変換回路５で上述した動作が実現される。
【００２９】
図５（ｂ）は、さらに時間−電圧変換回路５を簡易化した例であり、抵抗Ｒ２と容量Ｃ２によるＣＲ積分回路（ＲＣ型の１次ローパスフィルタ）で構成した例である。
この場合、入力回路３の出力を当該時間−電圧変換回路５に供給することで、時間−電圧変換回路５の出力は図２（ｄ）のようになる。Ａ／Ｄ変換器６では図２（ｂ）の再生クロック信号波形の立ち上がりで、この図２（ｄ）の波形をサンプリングするが、この場合は制御・演算部８は、入力回路３からの再生データ信号のパルスの立ち上がり直後のサンプリング値としてＶＤ１’、ＶＤ２’・・・に基づいてヒストグラムメモリ７の記憶値を更新していけばよい。
【００３０】
なお、本例では入力回路４に光ディスク再生系から出力される再生クロック信号（ＰＬＬ回路で得られるチャネルクロック）を入力することを前提に考えたが、この前提のように、入力回路４への信号入力として周期が安定した信号を使用する場合は、Ａ／Ｄ変換器６として、比較的安価でかつ供給品種が豊富なパイプライン型の広帯域Ａ／Ｄ変換ＬＳＩを使用することができる。
このタイプのＡ／Ｄ変換ＬＳＩの多くは入力段にサンプルホールド回路を内蔵しており、動作クロックが立ち上がる瞬間の入力電圧をホールドできるため、Ａ／Ｄ変換器６を非常に簡単に構成できるという利点も得られる。
【００３１】
［第２の実施の形態］
図７に第２の実施の形態のタイムインターバル測定装置１０Ａを示す。なお図１と同一部分は同一符号を付し、説明を省略する。
この図７の構成では時間−電圧変換回路５Ａ、５ＢとＡ／Ｄ変換器６Ａ，６Ｂを備える。即ちヒストグラムメモリ７に対して時間−電圧変換出力のデジタル値を供給する回路系として、時間−電圧変換回路５ＡとＡ／Ｄ変換器６Ａの回路系と、時間−電圧変換回路５ＢとＡ／Ｄ変換器６Ｂの回路系という２系統の回路系を備える。
【００３２】
時間−電圧変換回路５Ａ、５Ｂ、及びＡ／Ｄ変換器６Ａ，６Ｂの動作は、それぞれ第１の実施の形態の時間−電圧変換回路５、Ａ／Ｄ変換器６と同様であるが、制御・演算部８は、入力回路３からの再生データ信号のパルスの変化点を監視し、立ち上がりタイミングが検出されたら、その直後にＡ／Ｄ変換器６Ａからのデジタル値に応じて、ヒストグラムメモリ７の記憶内容を更新し、また再生データ信号のパルスの立ち下がりタイミングが検出されたら、その直後にＡ／Ｄ変換器６Ｂからのデジタル値に応じて、ヒストグラムメモリ７の記憶内容を更新するように制御する。
つまり、ヒストグラムメモリ７に反映させるデジタル値を、上記２つの回路系から交互に得るようにするものである。
【００３３】
例えば高密度記録ディスクの再生の際などで、入力信号帯域が比較的高く、図５で例示したような時間−電圧変換回路５の構成では十分なランプ波のリセット時間（積分回路の放電時間）を確保できないような場合、この第２の実施の形態の構成を採ることが好適である。つまりヒストグラムメモリ７に反映させるデジタル値を２つの回路系から交互に得るようにすれば、時間−電圧変換回路５Ａ、５Ｂのそれぞれの積分回路（例えば後述する図８（ａ）の積分回路５７Ａ、５７Ｂ、又は図５（ｂ）のような積分回路）は、十分な放電時間を確保でき、放電完了後のレベルからランプ信号電圧を徐々に上げていくことができる。これにより時間−電圧変換出力として適正な値を得ることができ、十分な放電ができないことによるジッタ測定精度の低下を回避できる。
なお、時間−電圧変換回路とＡ／Ｄ変換器による回路系を３系統以上設ける例も考えられる。
【００３４】
この第２の実施の形態における時間−電圧変換回路５Ａ、５Ｂの構成例及び動作を図８、図９で説明する。
図９において時間−電圧変換回路５Ａは、遅延回路６１，６４、インバータ６２，６５、アンドゲート６３，６６、ＲＳフリップフロップ５６Ａ、積分回路５７Ａにより構成される。ＲＳフリップフロップ５６Ａ、積分回路５７Ａは、図５（ａ）で説明した構成と同様である。
【００３５】
図９（ａ）に示す入力回路３からの再生データ信号のパルス波形は、時間−電圧変換回路５Ａにおいて遅延回路６１及びアンドゲート６３の一方の入力端に供給される。また遅延回路６１で遅延されたパルスはインバータ６２で論理反転されて図９（ｂ）のパルスとなり、アンドゲート６３の他方の入力端に供給される。そして図９（ｃ）に示すアンドゲート６３の論理積出力が、ＲＳフリップフロップ５６のリセット入力となる。
また図９（ｄ）に示す入力回路４からの再生クロック信号は、遅延回路６４及びアンドゲート６６の一方の入力端に供給される。遅延回路６４で遅延されたパルスはインバータ６５で論理反転されて図９（ｅ）のパルスとなり、アンドゲート６６の他方の入力端に供給される。そして図９（ｆ）に示すアンドゲート６６の論理積出力が、ＲＳフリップフロップ５６Ａのセット入力となる。
ＲＳフリップフロップ５６Ａは、図９（ｃ）のリセット入力と図９（ｆ）のセット入力に応じて、図９（ｇ）のパルスを出力する。このパルスが積分回路５７Ａに供給されてスイッチＳＷがオン／オフされる。そしてスイッチＳＷのオン／オフによる容量Ｃ１の充放電動作により、積分回路５７Ａからは図９（ｈ）のような時間−電圧変換出力としてのランプ信号が出力される。
【００３６】
また時間−電圧変換回路５Ｂは、遅延回路６７，７０、インバータ６８，７１、アンドゲート６９，７２、ＲＳフリップフロップ５６Ｂ、積分回路５７Ｂにより構成される。ＲＳフリップフロップ５６Ｂ、積分回路５７Ｂは、図５（ａ）で説明した構成と同様である。
【００３７】
図９（ａ）に示した入力回路３からの再生データ信号のパルス波形は、時間−電圧変換回路５Ｂにおいては遅延回路６７に供給されると共に、インバータ６８で論理反転されて図９（ｉ）のパルスとされてアンドゲート６９の一方の入力端に供給される。また遅延回路６７で遅延された図９（ｊ）のパルスが、アンドゲート６９の他方の入力端に供給される。そして図９（ｋ）に示すアンドゲート６９の論理積出力が、ＲＳフリップフロップ５６Ｂのリセット入力となる。
また図９（ｌ）に示す入力回路４からの再生クロック信号は、遅延回路７０及びアンドゲート７２の一方の入力端に供給される。遅延回路７０で遅延されたパルスはインバータ７１で論理反転されて図９（ｍ）のパルスとなり、アンドゲート７２の他方の入力端に供給される。そして図９（ｎ）に示すアンドゲート７２の論理積出力が、ＲＳフリップフロップ５６Ｂのセット入力となる。
ＲＳフリップフロップ５６Ｂは、図９（ｋ）のリセット入力と図９（ｎ）のセット入力に応じて、図９（ｏ）のパルスを出力する。このパルスが積分回路５７Ｂに供給されてスイッチＳＷがオン／オフされる。そしてスイッチＳＷのオン／オフによる容量Ｃ１の充放電動作により、積分回路５７Ｂからは図９（ｐ）のような時間−電圧変換出力としてのランプ信号が出力される。
【００３８】
図９（ａ）（ｈ）（ｐ）からわかるように、時間−電圧変換回路５Ａからは、入力回路３からの再生データ信号の立ち上がりタイミングを基点として電圧値が上昇するランプ信号が発生され、また時間−電圧変換回路５Ｂからは、入力回路３からの再生データ信号の立ち下がりタイミングを基点として電圧値が上昇するランプ信号が発生される。
従って制御・演算部８は、入力回路３からの再生データ信号の立ち上がりタイミング直後に、時間−電圧変換回路５Ａからのランプ信号を再生クロック信号でサンプリングしたＡ／Ｄ変換器６Ａの出力によりヒストグラムメモリ７の記憶内容を更新し、また、入力回路３からの再生データ信号の立ち下がりタイミング直後に、時間−電圧変換回路５Ｂからのランプ信号を再生クロック信号でサンプリングしたＡ／Ｄ変換器６Ｂの出力によりヒストグラムメモリ７の記憶内容を更新していくことで、上述した第１の実施の形態と同様のジッター測定動作を実行することができる。
【００３９】
なお、時間−電圧変換回路５Ａ、５Ｂとして図５（ｂ）に示したＣＲ積分回路を採用することもできる。
その場合、図１０に示すように、時間−電圧変換回路５Ａでは、入力回路３の出力を抵抗Ｒ２１と容量Ｃ２２によるＣＲ積分回路に供給するようにし、一方、時間−電圧変換回路５Ｂでは入力回路３の出力パルスをインバータ７３で論理反転した後に、抵抗Ｒ２２と容量Ｃ２３によるＣＲ積分回路に入力するような構成とする。
すると、時間−電圧変換回路５Ａからは、図２（ｄ）のようなランプ信号が得られ、一方時間−電圧変換回路５Ｂからは、図示していないが入力回路３からの再生データ信号の立ち下がりタイミングから電圧値が上昇するランプ信号が得られる。
従って上記同様に、制御・演算部８は、入力回路３からの再生データ信号の立ち上がりタイミング直後に、時間−電圧変換回路５Ａからのランプ信号を再生クロック信号でサンプリングしたＡ／Ｄ変換器６Ａの出力によりヒストグラムメモリ７の記憶内容を更新し、また、入力回路３からの再生データ信号の立ち下がりタイミング直後に、時間−電圧変換回路５Ｂからのランプ信号を再生クロック信号でサンプリングしたＡ／Ｄ変換器６Ｂの出力によりヒストグラムメモリ７の記憶内容を更新していけばよい。
【００４０】
［第３の実施の形態］
第３の実施の形態のタイムインターバル測定装置１０Ｃを図１０に示す。
このタイムインターバル測定装置１０Ｃは、図１と同様の測定処理を行うための構成に、測定演算の校正動作を実行するための構成を追加した例である。
校正動作とは、時間−電圧変換回路５のランプ信号出力の変動があっても、２信号間の時間差が正しく算出できるようにする動作である。
【００４１】
例えば時間−電圧変換回路５として図５（ｂ）のようなＲＣ積分回路を用いると、入力信号（再生データ信号）の変化点からの経過時間から、出力電圧への変換関数が非線形になる。また図５（ａ）（ｂ）いずれの場合も、積分回路の充放電特性の経時変動や環境温度による変動で、時間に対応する電圧値のバラツキが生ずる。このことからヒストグラムメモリ７に記憶された内容から算出されるジッター値の精度が低下する場合がある。
これに対して、以下説明する校正処理を行うことで、ジッター測定精度を高精度に維持でき、時間−電圧変換回路５を簡易化しても十分な実用性を確保できる。
【００４２】
図１１において図１と同一部分には同一符号を付して説明を省略する。
図１１においては、図１で説明した構成に加えて、基準クロック発生器２０、信号発生器２１、分周器２２、スイッチ２３，２４を設けたものである。
基準クロック発生器２０は例えば水晶発振器とされ、高精度の基準クロックＣＫｒを出力する。基準クロックＣＫｒの周波数は、端子２に供給される再生クロック信号の周波数と同一もしくはそれに近い周波数とされる。
そして基準クロックＣＫｒはスイッチ２４のＣ端子に供給される。また入力回路４からの出力、つまり再生クロック信号はスイッチ２４のＮ端子に供給される。
【００４３】
また信号発生器２１は、基準クロックＣＫｒに同期した分周比ｎ／ｍの周期信号を発生する。さらにｎ／ｍの周期信号は、分周器２２にで分周比１／ｋで分周される。分周器２２の出力は校正用信号としてスイッチ２３のＣ端子に供給される。
また入力回路４からの出力、つまり再生データ信号はスイッチ２３のＮ端子に供給される。
なお、分周器２２は基準クロックＣＫｒと校正用信号の周波数比を光ディスク再生時の再生クロック信号と再生データ信号の周波数比に近づけるためのものであり、必ずしも必要ではない。例えば信号発生器２１でのｎ／ｍ分周処理で十分であれば、分周器２２は不要である。
【００４４】
スイッチ２３、２４は制御・演算部８の制御によってＮ端子とＣ端子の切替が行われる。ジッタ測定時は、制御・演算部８はスイッチ２３、２４をＮ端子に接続させる。その場合、入力回路３の出力が時間−電圧変換回路５に供給され、また入力回路４の出力がＡ／Ｄ変換器６やヒストグラムメモリ７での処理クロックとして供給される。
制御・演算部８は、校正処理を行う際には、スイッチ２３、２４をＮ端子に接続させる。その場合、校正用信号が時間−電圧変換回路５に供給され、また基準クロックＣＫｒがＡ／Ｄ変換器６やヒストグラムメモリ７での処理クロックとして供給される。
【００４５】
基準クロックＣＫｒ及び校正用信号を用いた校正動作を説明する。例としてｎ＝３、ｍ＝４、ｋ＝４としたときの分周器２２の出力を校正用信号とする場合を挙げる。
図１２（ａ）（ｂ）は基準クロックＣＫｒと校正用信号（分周器２２の出力）を示している。
校正処理では、校正用信号の変化点から、基準クロックＣＫｒの立ち上がりまでのタイムインターバルを測定するものとする。
図１２において、校正用信号の最初の変化点Ｐ２と基準クロックＣＫｒの最初の立ち上がりＰ１は位相が一致しているため時間差はゼロとなる。
校正用信号の次の変化点Ｐ３と基準クロックＣＫｒの立ち上がりＰ４の時間差は、基準クロックＣＫｒの周期をＴとした場合、Ｔ／３となる。
校正用信号のさらに次の変化点Ｐ５と基準クロックＣＫｒの立ち上がりＰ６の時間差は、Ｔ／３となる。
校正用信号のさらに次の変化点Ｐ７と基準クロックＣＫｒの立ち上がりＰ８の時間差は、再び移送が一致してゼロとなる。
【００４６】
スイッチＳＷ２３，２４がＣ端子に接続されたときは、このような校正用信号と基準クロックＣＫｒが、第１，第２の信号としてタイムインターバル測定装置１０Ｃで観測されることになる。
するとその場合、ヒストグラムメモリ７の記憶値として観測されるヒストグラム（分布情報）は、図１３のようになる。つまり最初のピークが時間差０に対応し、次のピークは時間差Ｔ／３、その次は時間差２Ｔ／３に対応するピークとなる。
【００４７】
上述したように、ヒストグラムメモリ７ではＡ／Ｄ変換器６からのデジタル値をアドレスとして用いて記憶値をインクリメントしていく。従って、Ｔ／３のピークが観測されたアドレスが、時間差Ｔ／３に対応することがわかる。また２Ｔ／３のピークが観測されたアドレスが、時間差２Ｔ／３に対応することがわかる。
時間−電圧変換回路５の温度特性や経時変化等によってランプ波形の傾きや線形性が変動することがあるが、これによっては、或る時間差（タイムインターバル測定装置に入力される２つの信号間の時間差）に対応するアドレスが変動してしまうことになる。ところが校正処理によって時間差Ｔ／３に対応するアドレス、時間差２Ｔ／３に対応するアドレスがわかる。つまりその時点で、時間差とアドレスの対応関係を知ることができる。そこで制御・演算部８は、図１３のようなヒストグラムメモリ７の積算結果から校正情報となるアドレス−時間差換算データを作成する。このアドレス−時間差換算データを、例えばテーブルデータや或いは換算係数等として生成することが、本例の校正処理の目的となる。
このように校正処理を行ってアドレス−時間差換算データを生成したら、その後はスイッチＳＷ２３、２４をＮ端子に切り換えて、通常のジッタ測定動作を実行する。その際に、ヒストグラムメモリ７の積算結果に、アドレス−時間差換算データを反映させて演算を行うことで、簡易な時間−電圧変換回路５を用いても、精度の高いジッタ測定が可能となる。
【００４８】
信号発生器２１の分周比を決めるｎおよびｍには任意の整数を用いることができるが、実用的にはｍ＝ｎ＋１とするのが良く、この場合図１３の各ピークの間隔はＴ／ｎとなる。ｎを大きくしてピークの間隔を狭くすれば、時間−電圧変換回路５の出力変動に対して精度良い校正ができるばかりでなく、図５（ｂ）のような、非線形の変換関数を持つ簡便な構成の時間−電圧変換回路５を用いても、それを校正して実用レベルの性能を引き出すことも可能である。
また、図１３のようなヒストグラムを得るために必要な測定時間は、Ｔ×ｍ×（１００〜１０００）程度で十分であり、光ディスク再生信号評価用として使用する場合は通常数ミリ秒で校正を完了することができ、校正処理に時間的な負担はほとんど無いという利点もある。
高精度の基準クロック発生器２０としては通常の水晶発振器を利用すれば実用上は十分だが、必要に応じて更に高精度の発振器を利用することもできる。
【００４９】
また、ｎ／ｍの分周比を持つ信号発生器２１としては、図１４に示すように、ｍ除算を行う割算器３１、ｎ除算を行う割算器３２、周波数位相比較器３３、電圧制御発振器（ＶＣＯ）３４から成るＰＬＬ回路を利用できる。
このようなＰＬＬ回路は、近年良く用いられているプログラム可能なゲートアレイＬＳＩに組み込まれていることが多く、わずかなコストで容易に実現することが可能である。また図１４のようなＰＬＬ回路は、入力信号に同期した信号を出力する性能が極めて高いため、図１３において校正基準値として使用されるＴ／ｎの精度も容易に高くすることができる。
【００５０】
図１１のタイムインターバル測定装置１０Ｃでの校正処理、及び測定処理として制御・演算部８が実行する処理を図１５，図１６に示す。
なお図１５，図１６において制御・演算部８の処理は実線で示すステップＦ２０１〜Ｆ２０６、Ｆ３０１〜Ｆ３０７であるが、破線により制御・演算部８以外での動作ＳＴ１１，ＳＴ１２，ＳＴ１３、ＳＴ２１，ＳＴ２２，ＳＴ２３を示している。制御・演算部８をマイクロコンピュータ、或いはＤＳＰ等で構成する場合、その処理プログラムとしては動作ＳＴ１１，ＳＴ１２，ＳＴ１３、ＳＴ２１，ＳＴ２２，ＳＴ２３が無いものとして考えればよい。
【００５１】
まず図１５で校正処理を説明する。
校正処理を開始する場合、制御・演算部８はまずステップＦ２０１でスイッチ２３、２４をＣ端子に接続させ、時間−電圧変換回路５に校正用信号が、またＡ／Ｄ変換器６，ヒストグラムメモリ７、制御・演算部８に基準クロックＣＫｒが供給される状態とする。
次に制御・演算部８はステップＦ２０２でヒストグラムメモリ７をクリアする。続いてスイッチ２３から出力される信号波形、この場合は校正用信号波形を監視しながらステップＦ２０３の実行を待機する。
この間、時間−電圧変換回路５が分周器２２からの校正用信号のパルス波形に応じてランプ信号を生成し（動作ＳＴ１１）、このランプ波形がＡ／Ｄ変換器６によって、基準クロックＣＫｒのタイミングでデジタル値に変換される（動作ＳＴ１２）。そしてＡ／Ｄ変換器６からのデジタル値がヒストグラムメモリ７に対して出力される（動作ＳＴ１３）。
制御・演算部８は、校正用信号の変化点、つまり図１２でＰ２，Ｐ３等として示した立ち上がり又は立ち下がりを検知したら、その後、最初にＡ／Ｄ変換器６からヒストグラムメモリ７に供給されるデジタル値を対象としてステップＦ２０３の処理を実行する。即ち、当該デジタル値をアドレス値として用い、そのアドレス値の領域の値として「１」を加算する。
【００５２】
ステップＦ２０４ではヒストグラムメモリ７に対するステップＦ２０３の加算処理として必要なパルス数（サンプル数）についての加算処理を行ったか、或いは必要な時間だけ加算処理を行ったか否かを判断する。例えば制御・演算部８は校正用信号の変化点の検出数をカウントしており、そのカウント値が所定値に達したか否かを判断すればよい。或いは、ヒストグラムメモリ７のクリアタイミングからタイムカウントを開始し、カウント時間が所定時間に達したか否かを判断すればよい。
ステップＦ２０４で否定結果が得られたときは、上記動作ＳＴ１１，ＳＴ１２，ＳＴ１３に応じてステップＦ２０３を繰り返す。
【００５３】
必要な積算数を確保でき、ヒストグラムメモリ７に十分な分布情報が得られたら、制御・演算部８の処理はステップＦ２０４からＦ２０５に進み、ヒストグラムメモリ７に確保されたヒストグラムデータ（分布情報）を読み出して取得する。このとき、ヒストグラムメモリ７からは図１３のようなヒストグラムデータが取得できるはずである。
そして制御・演算部８はステップＦ２０６で、取得したヒストグラムから、ヒストグラムメモリ７の各アドレスに対応する時間値（２つの入力信号のパルス時間差）を算出し、アドレス−時間差換算表を作成する。
以上で校正処理を終える。
【００５４】
校正処理に続いてジッタ測定を開始する場合、制御・演算部８はまず図１６のステップＦ３０１でスイッチ２３、２４をＮ端子に接続させ、時間−電圧変換回路５に入力回路３の出力（再生データ信号）が、またＡ／Ｄ変換器６，ヒストグラムメモリ７、制御・演算部８に入力回路４の出力（再生クロック信号）が供給される状態とする。
次に制御・演算部８はステップＦ３０２でヒストグラムメモリ７をクリアする。続いてスイッチ２３から出力される信号波形、この場合は再生データ信号を監視しながらステップＦ３０３の実行を待機する。
この間、時間−電圧変換回路５が再生データ信号のパルス波形に応じてランプ信号を生成し（動作ＳＴ２１）、このランプ波形がＡ／Ｄ変換器６によって、再生クロック信号のタイミングでデジタル値に変換される（動作ＳＴ２２）。そしてＡ／Ｄ変換器６からのデジタル値がヒストグラムメモリ７に対して出力される（動作ＳＴ２３）。
制御・演算部８は、再生データ信号の変化点、つまり立ち上がり又は立ち下がりを検知したら、その後、最初にＡ／Ｄ変換器６からヒストグラムメモリ７に供給されるデジタル値を対象としてステップＦ３０３の処理を実行する。即ち、当該デジタル値をアドレス値として用い、そのアドレス値の領域の値として「１」を加算する。
【００５５】
ステップＦ３０４ではヒストグラムメモリ７に対するステップＦ３０３の加算処理として必要なパルス数（サンプル数）についての加算処理を行ったか、或いは必要な時間だけ加算処理を行ったか否かを判断する（図４のステップＦ１０３と同様）。
ステップＦ３０４で否定結果が得られたときは、上記動作ＳＴ２１，ＳＴ２２，ＳＴ２３に応じてステップＦ３０３を繰り返す。
【００５６】
必要な積算数を確保でき、ヒストグラムメモリ７に十分な分布情報が得られたら、制御・演算部８の処理はステップＦ３０４からＦ３０５に進み、ヒストグラムメモリ７に確保されたヒストグラムデータ（分布情報）を読み出して取得する。
そしてステップＦ３０６では、まず上記校正処理で生成したアドレス−時間差換算表を用いて、ヒストグラムメモリ７の各アドレスを時間に換算する。そしてその時間値としての標準偏差を求め、それを測定されたジッタ値として出力する。
ステップＦ３０７では引き続き測定を行うか否かを判断し、測定を行うのであればステップＦ３０２に戻って上記処理を繰り返す。ジッタ測定を終了するのであれば、ステップＦ３０７から処理を終える。
【００５７】
第３の実施の形態では、以上の処理により校正処理と測定処理が行われる。即ち本例では、入力回路３および入力回路４の出力を、必要に応じて分周器２２および基準クロック発生器２０の出力に切り替えられるようにして、随時校正処理を行う。
使用条件にも依存するが、光ディスク再生信号評価用として使用する場合、校正処理は数ミリ秒程度で完了するので、たとえジッター値を連続測定中であっても、データの連続性を極端に損なうことなく随時信号を切り替えて校正を実施することも可能である。
また、タイムインターバル測定装置１０Ｃの核心回路である時間−電圧変換回路５として低コストでやや安定性に欠けるものを使用した場合でも、その時間−電圧変換回路５の出力特性が変化する時間よりも短い周期で校正を実施すれば必要な精度を維持することが可能であり、結果として簡便かつ低コストの構成で高い精度を持つタイムインターバル測定装置を実現できる。
【００５８】
［第４の実施の形態］
第４の実施の形態のタイムインターバル測定装置１０Ｄを図１７に示す。
このタイムインターバル測定装置１０Ｄは、図７のように時間−電圧変換回路５Ａ、５Ｂ、Ａ／Ｄ変換器６Ａ、６Ｂを備えた構成において、上記の校正処理を実行するための構成、即ち基準クロック発生器２０、信号発生器２１、分周器２２、スイッチ２３，２４を設けたものである。
時間−電圧変換回路５Ａ、５Ｂ、Ａ／Ｄ変換器６Ａ、６Ｂをについては、第２の実施の形態で説明したとおりである。また校正処理については上記第３の実施の形態で説明したものと同様である。
校正処理及び測定処理として、制御・演算部８は上記図１５、図１６の処理を行えばよい。
このような第４の実施の形態によれば、第２の実施の形態の効果と第３の実施の形態の効果の両方を得ることができる。即ち高密度記録ディスクの再生の際などで、入力信号帯域が比較的高く、時間−電圧変換回路で十分なランプ波のリセット時間（積分回路の放電時間）を確保できないような場合に対応できると共に、校正処理によって高精度のジッタ測定を維持できる。
【００５９】
以上、第１〜第４の実施の形態からわかるように、例えば光ディスク再生信号評価用のタイムインターバル測定装置を、安価、小型かつ簡便な構成で実現することができる。特に時間−電圧変換回路５（５Ａ，５Ｂ）の簡易化によって小型化や低コスト化を促進できる。
さらに、タイムインターバル測定装置に校正処理のための構成も簡易に実現でき、しかもそれによって精度の良い測定を維持できる。また校正処理は極めて短時間で実施できるため、ジッタ測定に時間的な負担は与えない。また校正処理によって時間−電圧変換回路５の出力特性変動や非線形性を補償できることから、簡易な構成の時間−電圧変換回路５を用いることを可能としている。
【００６０】
なお、本発明のタイムインターバル測定装置は、光ディスクの再生信号評価用途だけでなく、２つの信号間の時間差を測定する装置として各種の分野で適用できる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態のタイムインターバル測定装置のブロック図である。
【図２】実施の形態のタイムインターバル測定装置の動作波形の説明図である。
【図３】実施の形態のタイムインターバル測定装置の演算処理の説明図である。
【図４】実施の形態のタイムインターバル測定処理のフローチャートである。
【図５】実施の形態の時間−電圧変換回路の構成例の回路図である。
【図６】実施の形態の時間−電圧変換回路の動作波形の説明図である。
【図７】第２の実施の形態のタイムインターバル測定装置のブロック図である。
【図８】第２の実施の形態の時間−電圧変換回路の構成例の回路図である。
【図９】第２の実施の形態の時間−電圧変換回路の動作波形の説明図である。
【図１０】第２の実施の形態の時間−電圧変換回路の構成例の回路図である。
【図１１】第３の実施の形態のタイムインターバル測定装置のブロック図である。
【図１２】第３の実施の形態の校正用信号の説明図である。
【図１３】第３の実施の形態の校正時のヒストグラムメモリ記憶状態の説明図である。
【図１４】第３の実施の形態の信号発生器の構成のブロック図である。
【図１５】第３の実施の形態の校正処理のフローチャートである。
【図１６】第３の実施の形態のタイムインターバル測定処理のフローチャートである。
【図１７】第４の実施の形態のタイムインターバル測定装置のブロック図である。
【符号の説明】
【００６２】
３，４  入力回路、５，５Ａ，５Ｂ  時間−電圧変換回路、６，６Ａ，６Ｂ  Ａ／Ｄ変換器、７  ヒストグラムメモリ、８  制御・演算部、２０  基準クロック発生器、２１  信号発生器、２２  分周器、２３，２４  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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