(57)【要約】【課題】複数のＭＯＳトランジスタからなるマルチフィンガー構造のＥＳＤ保護素子において、ＭＯＳトランジスタを均一に動作させることができる。【解決手段】複数のゲート電極１２が平行に配列され、ゲート電極１２の両側の半導体基板にはソース領域１１Ｓ及びドレイン領域１１Ｄが形成されている。ソース領域１１Ｓ上には複数のソースコンタクト１３が形成され、ドレイン領域１１Ｄ上には複数のドレインコンタクト１４が形成されている。ゲート電極１２と複数のドレインコンタクト１４との間にはドレイン領域１１Ｄ上のシリサイド化を妨げるサリサイドブロック１５が形成され、半導体基板上には半導体基板に電気的に接続された基板コンタクト１６が形成されている。さらに、サリサイドブロック１５は、基板コンタクト１６から遠ざかるにつれてそのチャネル長方向の長さが長く形成されている。【選択図】      図１
2007116049.tif 000002
【特許請求の範囲】
【請求項１】
平行に配列された複数のゲート電極と、
前記ゲート電極の両側の半導体基板に形成されたソース領域及びドレイン領域と、
前記ソース領域上に形成された複数のソースコンタクトと、
前記ドレイン領域上に形成された複数のドレインコンタクトと、
前記ゲート電極と前記複数のドレインコンタクトとの間に形成され、前記ドレイン領域上のシリサイド化を妨げるサリサイドブロックと、
前記半導体基板上に形成され、前記半導体基板に電気的に接続された基板コンタクトとを具備し、
前記サリサイドブロックは、前記基板コンタクトから遠ざかるにつれてそのチャネル長方向の長さが長く形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極、前記ソースコンタクト、前記ドレインコンタクト、前記サリサイドブロックを含むＭＯＳトランジスタが形成された前記半導体基板の少なくとも一端側に、前記基板コンタクトが前記ゲート電極に対して平行な方向に複数配列され、
前記サリサイドブロックは、前記基板コンタクトから所定距離離れて配置された第１のサリサイドブロックと、前記基板コンタクトから前記第１のサリサイドブロックより離れて配置された第２のサリサイドブロックを有し、
前記第２のサリサイドブロックのチャネル長方向の長さは、前記第１のサリサイドブロックのチャネル長方向の長さよりも長いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極、前記ソースコンタクト、前記ドレインコンタクト、前記サリサイドブロックを含むＭＯＳトランジスタが形成された前記半導体基板の少なくとも一端側に、前記基板コンタクトが前記ゲート電極に対して直交する方向に複数配列され、
前記サリサイドブロックの前記基板コンタクトから所定距離離れた部分におけるチャネル長方向の長さは、前記基板コンタクトから前記所定距離より離れた部分におけるチャネル長方向の長さよりも短いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極、前記ソースコンタクト、前記ドレインコンタクト、前記サリサイドブロックを含むＭＯＳトランジスタが形成された前記半導体基板の周辺部に、前記基板コンタクトが前記ゲート電極に対して平行な方向と、直交する方向とに複数配列され、
前記サリサイドブロックは、前記基板コンタクトから所定距離離れて配置された第１のサリサイドブロックと、前記第１のサリサイドブロックより前記基板コンタクトから離れて配置された第２のサリサイドブロックを有し、
前記第２のサリサイドブロックのチャネル長方向の長さは、前記第１のサリサイドブロックのチャネル長方向の長さよりも長いことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記サリサイドブロックのチャネル長方向の長さは、前記基板コンタクトから遠ざかるにつれて少なくとも２段階で変化していることを特徴とする請求項１、２、４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体回路に静電気放電（electrostatic discharge；以下ＥＳＤと記す）現象などによる電流が流れ込むことを防ぐＥＳＤ保護素子を含む半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＥＳＤ保護素子に用いられているＭＯＳトランジスタでは、決められたエリア内でゲート幅のサイズを確保するために、複数のＭＯＳトランジスタからなるマルチフィンガー構造ＭＯＳトランジスタ（櫛型ＭＯＳトランジスタ）が用いられている。このマルチフィンガー構造ＭＯＳトランジスタで重要な点は、各々のＭＯＳトランジスタを均一に動作させることである。均一動作を実現させる手段として、サリサイドブロック技術が知られている。
【０００３】
このサリサイドブロック技術では、一律の幅のサリサイドブロックをゲート−ドレイン間に形成し、各々のＭＯＳトランジスタが動作した後の抵抗を一律に上げ、ＭＯＳトランジスタの動作ばらつきを軽減させている。しかし、基板コンタクトから遠い中央側に形成されたＭＯＳトランジスタは動作しやすいという問題があり、十分にＭＯＳトランジスタの動作ばらつきを解消することができない。
【０００４】
これを改善するために、以下のような提案がなされている。まず、ゲート長を部分的に変更するという手法が提案されている（例えば、特許文献１参照）。しかし、この提案では、ゲート長の変更によりトランジスタ自体の特性が変わってしまうという問題がある。
【０００５】
また、ゲートとドレインコンタクトの間隔を部分的に変更させるという手法も提案されている（例えば、特許文献２参照）。しかし、この方法では、シリサイド領域の長さを変えているため、ドレイン領域に抵抗値の変化をつけるためには、間隔を変更する前のゲート−ドレインコンタクト間の距離を長く形成しておく必要がある。
【特許文献１】米国特許出願公開第２００３／０２０２３０７Ａ１号明細書
【特許文献２】特開平７−４５８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、複数のＭＯＳトランジスタからなるマルチフィンガー構造のＥＳＤ保護素子において、ＭＯＳトランジスタを均一に動作させることができるＥＳＤ保護素子を含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、この発明の一実施態様の半導体装置は、平行に配列された複数のゲート電極と、前記ゲート電極の両側の半導体基板に形成されたソース領域及びドレイン領域と、前記ソース領域上に形成された複数のソースコンタクトと、前記ドレイン領域上に形成された複数のドレインコンタクトと、前記ゲート電極と前記複数のドレインコンタクトとの間に形成され、前記ドレイン領域上のシリサイド化を妨げるサリサイドブロックと、前記半導体基板上に形成され、前記半導体基板に電気的に接続された基板コンタクトとを具備し、前記サリサイドブロックは、前記基板コンタクトから遠ざかるにつれてそのチャネル長方向の長さが長く形成されていることを特徴とする。
【発明の効果】
【０００８】
この発明によれば、複数のＭＯＳトランジスタからなるマルチフィンガー構造のＥＳＤ保護素子において、ＭＯＳトランジスタを均一に動作させることができるＥＳＤ保護素子を提供することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照してこの発明の実施形態のＥＳＤ保護素子を含む半導体装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［第１実施形態］
まず、この発明の第１実施形態のＥＳＤ保護素子としてのマルチフィンガー構造ＭＯＳトランジスタ（櫛型ＭＯＳトランジスタ）について説明する。
【００１１】
図１は、第１実施形態のＥＳＤ保護素子の構成を示す平面図である。
【００１２】
半導体基板上にはアクティブ領域１１が形成され、このアクティブ領域１１上にはゲート絶縁膜（図示しない）を介して、ゲート電極１２が形成されている。このゲート電極１２は、複数のＭＯＳトランジスタのゲートを構成している。ゲート電極１２の両側のアクティブ領域にはソース拡散領域１１Ｓ及びドレイン拡散領域１１Ｄが形成されており、ソース拡散領域１１Ｓ上にはソースコンタクト１３が形成され、ドレイン拡散領域１１Ｄ上にはドレインコンタクト１４が形成されている。なお、図１ではソース拡散領域１１Ｓ上及びドレイン拡散領域１１Ｄ上の層間絶縁膜は省略している。
【００１３】
ゲート電極１２とドレインコンタクト１４との間には、サリサイドブロック１５が形成されている。ソース及びドレインの電気抵抗を低下させるために、ソース拡散領域１１Ｓ上及びドレイン拡散領域１１Ｄ上にはサリサイド工程によりシリサイド膜が形成される。サリサイド工程において、ドレイン拡散領域１１Ｄ上にサリサイドブロック１５を形成しておくことで、シリサイド膜の形成を妨げる。このサリサイドブロック１５の幅、すなわちサリサイドブロック１５のソース−ドレイン方向（チャネル長方向）の長さを変えることにより、ドレインの電気抵抗を調整することができる。
【００１４】
ゲート電極１２、ソースコンタクト１３、ドレインコンタクト１４、サリサイドブロック１５を含むＭＯＳトランジスタが、複数のゲート電極１２に沿って複数形成されている。
【００１５】
また、複数のＭＯＳトランジスタが形成されたアクティブ領域１１の一方側には、半導体基板とコンタクトを取るための拡散領域１６Ａが形成され、拡散領域１６Ａ上には複数の基板コンタクト１６が形成されている。基板コンタクト１６は、ゲート電極１２に対して平行に配列されている。基板コンタクト１６は、アクティブ領域１１に形成されたＭＯＳトランジスタのバックゲート（バルク）に電気的に接続されている。
【００１６】
サリサイドブロック１５の幅は、図１に示すように、基板コンタクト１６から距離が離れるにつれて、徐々に太く変化している。基板コンタクト１６から最も離れたサリサイドブロック１５の幅をＬ１とし、基板コンタクト１６に近づくにつれてそれらの幅をＬ２、Ｌ３、Ｌ４とすると、Ｌ４＜Ｌ３＜Ｌ２＜Ｌ１となっている。
【００１７】
このような構成を有するＥＳＤ保護素子では、サリサイドブロック１５の幅を基板コンタクト１６から距離が離れるにつれて徐々に太く形成することにより、ＭＯＳトランジスタのドレイン抵抗は基板コンタクト１６から距離が離れるにつれて大きくなる。これにより、幅Ｌ１のサリサイドブロックを有するＭＯＳトランジスタは、幅Ｌ２を有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。同様に、幅Ｌ２を有するＭＯＳトランジスタは、幅Ｌ３を有するＭＯＳトランジスタよりも、さらに幅Ｌ３を有するＭＯＳトランジスタは、幅Ｌ４を有するＭＯＳトランジスタよりも、動作後の抵抗値がそれぞれ大きくなる。この結果、マルチフィンガー構造ＭＯＳトランジスタにおけるＭＯＳトランジスタの動作のばらつきを低減することができ、ＭＯＳトランジスタの均一動作が可能となる。
【００１８】
次に、この発明の第１実施形態の変形例のＥＳＤ保護素子について説明する。
【００１９】
図２は、第１実施形態の第１変形例のＥＳＤ保護素子の構成を示す平面図である。
【００２０】
ゲート電極１２とドレインコンタクト１４との間には、サリサイドブロック１５が形成されている。サリサイドブロック１５の幅は、基板コンタクト１６から距離が離れるにつれて、２段階で変化している。基板コンタクト１６から最も離れたサリサイドブロック１５の幅をＬ１とし、これより基板コンタクト１６に近いサリサイドブロック１５の幅をＬ２とすると、Ｌ２＜Ｌ１となっている。
【００２１】
幅Ｌ１のサリサイドブロックを有するＭＯＳトランジスタは、幅Ｌ２を有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。これにより、図２に示したマルチフィンガー構造ＭＯＳトランジスタにおけるＭＯＳトランジスタの動作のばらつきを低減することができ、ＭＯＳトランジスタの均一動作が可能となる。なお、ここでは、サリサイドブロックの幅が２段階で変化する例を示したが、３段階、４段階などその他の多段階で変化させてもよい。
【００２２】
図３（ａ）は、第１実施形態の第２変形例のＥＳＤ保護素子の構成を示す平面図である。
【００２３】
複数のＭＯＳトランジスタが形成されたアクティブ領域１１を囲むように、基板コンタクト１６が形成されている。アクティブ領域１１の両端側に隣接し、ゲート電極１２に対して平行に配列された基板コンタクト１６から離れ中央側に近づくにつれて、サリサイドブロック１５の幅はしだいに太く形成されている。
【００２４】
両端側の基板コンタクト１６から最も離れた中央に配置されたサリサイドブロック１５の幅をＬ１とし、基板コンタクト１６に近づくにつれてサリサイドブロック１５の幅をＬ２、Ｌ３、Ｌ４とすると、Ｌ４＜Ｌ３＜Ｌ２＜Ｌ１となっている。
【００２５】
幅Ｌ１のサリサイドブロックを有するＭＯＳトランジスタは、幅Ｌ２を有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。同様に、幅Ｌ２を有するＭＯＳトランジスタは、幅Ｌ３を有するＭＯＳトランジスタよりも、さらに幅Ｌ３を有するＭＯＳトランジスタは、幅Ｌ４を有するＭＯＳトランジスタよりも、動作後の抵抗値がそれぞれ大きくなる。これにより、図３（ａ）に示したマルチフィンガー構造ＭＯＳトランジスタにおけるＭＯＳトランジスタの動作のばらつきを低減することができ、ＭＯＳトランジスタの均一動作が可能となる。なお、図３（ａ）では、サリサイドブロックの幅が４段階で変化する例を示したが、２段階やその他の多段階で変化させてもよい。
【００２６】
図３（ｂ）は、図３（ａ）に示したマルチフィンガー構造ＭＯＳトランジスタを、ゲート電極１２の延伸方向に２段に形成した図である。
【００２７】
図３（ｂ）に示すように、マルチフィンガー構造ＭＯＳトランジスタを２段に形成した例（素子分離ありの場合）でも、両端側の基板コンタクト１６から最も離れた中央のサリサイドブロック１５の幅Ｌ１を最も太くし、基板コンタクト１６に近づくにつれてサリサイドブロック１５の幅Ｌ２、Ｌ３、Ｌ４を徐々に細くする（Ｌ１＞Ｌ２＞Ｌ３＞Ｌ４）。これにより、図３（ｂ）に示したマルチフィンガー構造ＭＯＳトランジスタにおけるＭＯＳトランジスタの動作のばらつきを低減することができ、ＭＯＳトランジスタの均一動作が可能となる。なお、図３（ｂ）では、サリサイドブロックの幅が４段階で変化する例を示したが、２段階やその他の多段階で変化させてもよい。
【００２８】
［第２実施形態］
次に、この発明の第２実施形態のＥＳＤ保護素子としてのフィンガー構造ＭＯＳトランジスタについて説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００２９】
図４は、第２実施形態のＥＳＤ保護素子の構成を示す平面図である。
【００３０】
複数のＭＯＳトランジスタが形成されたアクティブ領域１１に近接して、ゲート電極１２に対して直交する方向に、拡散領域１６Ａと複数の基板コンタクト１６が形成されている。ゲート電極１２とドレインコンタクト１４との間には、サリサイドブロック２１が形成されている。サリサイドブロック２１の幅は、基板コンタクト１６から距離が離れるにつれて、徐々に太く変化している。すなわち、サリサイドブロック２１は台形形状を有しており、図４に示すように、サリサイドブロック２１の基板コンタクト１６に近接する部分の幅をＬ３、中央部の幅をＬ２、最も離れた部分の幅をＬ１とすると、Ｌ３＜Ｌ２＜Ｌ１となっている。
【００３１】
幅Ｌ１のサリサイドブロックを有するＭＯＳトランジスタは、幅Ｌ２を有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。同様に、幅Ｌ２を有するＭＯＳトランジスタは、幅Ｌ３を有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。これにより、基板コンタクト１６からの距離に関わらず、マルチフィンガー構造ＭＯＳトランジスタにおけるＭＯＳトランジスタの動作のばらつきを低減することができ、ＭＯＳトランジスタの均一動作が可能となる。
【００３２】
［第３実施形態］
次に、この発明の第３実施形態のＥＳＤ保護素子としてのフィンガー構造ＭＯＳトランジスタについて説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００３３】
図５は、第３実施形態のＥＳＤ保護素子の構成を示す平面図である。
【００３４】
複数のＭＯＳトランジスタが形成されたアクティブ領域１１を囲むように、拡散領域１６Ａと複数の基板コンタクト１６が形成されている。ゲート電極１２とドレインコンタクト１４との間には、サリサイドブロック２２が形成されている。サリサイドブロック２２の幅は、基板コンタクト１６から距離が離れるにつれて、徐々に太く変化している。詳述すると、ゲート電極１２に対して平行な方向に複数形成された基板コンタクト１６の近傍から離れ中央側に行くにつれて、サリサイドブロック２２の幅は徐々に太くなっている。さらに、ゲート電極１２に対して直交する方向に複数形成された基板コンタクト１６の近傍から離れ中央側に行くにつれて、サリサイドブロック２２の幅は徐々に太くなっている。すなわち、図５に示すように、サリサイドブロック２２の中央部の幅をＡ、Ｂ、Ｃ、Ｄとし、両端部の幅をａ、ｂ、ｃ、ｄとすると、Ｄ＜Ｃ＜Ｂ＜Ａであり、Ａ＞ａ、Ｂ＞ｂ、Ｃ＞ｃ、Ｄ＞ｄとなっている。すなわち、サリサイドブロック２２の幅は、囲まれている全方向の基板コンタクト１６からの距離が考慮されて、基板コンタクト１６からの距離に応じて変化している。
【００３５】
このような構成を有するＥＳＤ保護素子では、幅Ａのサリサイドブロックを有するＭＯＳトランジスタは、幅Ｂを有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。同様に、幅Ｂを有するＭＯＳトランジスタは、幅Ｃを有するＭＯＳトランジスタよりも、さらに幅Ｃを有するＭＯＳトランジスタは、幅Ｄを有するＭＯＳトランジスタよりも、動作後の抵抗値がそれぞれ大きくなる。さらに、幅ａのサリサイドブロックを有するＭＯＳトランジスタは、幅ｂを有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。同様に、幅ｂを有するＭＯＳトランジスタは、幅ｃを有するＭＯＳトランジスタよりも、さらに幅ｃを有するＭＯＳトランジスタは、幅ｄを有するＭＯＳトランジスタよりも、動作後の抵抗値がそれぞれ大きくなる。また、幅Ａのサリサイドブロックを有するＭＯＳトランジスタは、幅ａを有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。同様に、幅Ｂを有するＭＯＳトランジスタは、幅ｂを有するＭＯＳトランジスタよりも、幅Ｃを有するＭＯＳトランジスタは、幅ｃを有するＭＯＳトランジスタよりも、幅Ｄを有するＭＯＳトランジスタは、幅ｄを有するＭＯＳトランジスタよりも、動作後の抵抗値がそれぞれ大きくなる。これにより、基板コンタクトからの距離に関わりなく、マルチフィンガー構造ＭＯＳトランジスタにおけるＭＯＳトランジスタの動作のばらつきを低減することができ、ＭＯＳトランジスタの均一動作が可能となる。
【００３６】
次に、この発明の第３実施形態の変形例のＥＳＤ保護素子について説明する。
【００３７】
図６は、第３実施形態の変形例のＥＳＤ保護素子の構成を示す平面図である。
【００３８】
ゲート電極１２とドレインコンタクト１４との間には、サリサイドブロック２２が形成されている。サリサイドブロック２２の幅は、ゲート電極１２に対して平行な方向に形成された基板コンタクト１６から距離が離れるにつれて、２段階で変化している。基板コンタクト１６から最も離れたサリサイドブロック２２の中央部の幅をＡ、両端部の幅をａとし、これよりゲート電極１２に対して平行な方向に形成された基板コンタクト１６に近いサリサイドブロック２２の中央部の幅をＢ、両端部の幅をｂとすると、Ｂ＜Ａであり、Ａ＞ａ、Ｂ＞ｂとなっている。
【００３９】
幅Ａのサリサイドブロックを有するＭＯＳトランジスタは、幅Ｂを有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。また、幅ａのサリサイドブロックを有するＭＯＳトランジスタは、幅ｂを有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。さらに、幅Ａのサリサイドブロックを有するＭＯＳトランジスタは、幅ａを有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。同様に、幅Ｂを有するＭＯＳトランジスタは、幅ｂを有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。これにより、基板コンタクトからの距離に関わらず、マルチフィンガー構造ＭＯＳトランジスタにおけるＭＯＳトランジスタの動作のばらつきを低減することができ、ＭＯＳトランジスタの均一動作が可能となる。なお、ここでは、サリサイドブロックの幅が２段階で変化する例を示したが、３段階、４段階などその他の多段階で変化させてもよい。また、図５及び図６に示したマルチフィンガー構造ＭＯＳトランジスタを、図３（ｂ）に示したように、ゲート電極１２の延伸方向に２段に形成してもよい。
【００４０】
［第４実施形態］
以下に、この発明の第４実施形態のＥＳＤ保護素子として、基板コンタクトの形成領域が異なる例を示す。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００４１】
図７は、マルチフィンガー構造ＭＯＳトランジスタが形成されたアクティブ領域１１の両端に近接して、ゲート電極１２に対して平行な方向に基板コンタクト１６が形成された例を示す。
【００４２】
サリサイドブロック２３Ａ、２３Ｂの幅は、両端の基板コンタクト１６から距離が離れるにつれて太く変化している。すなわち、中央側のサリサイドブロック２３Ａの幅が、基板コンタクト１６側のサリサイドブロック２３Ｂの幅より太く形成されている。これにより、中央側のサリサイドブロック２３Ａを有するＭＯＳトランジスタは、基板コンタクト側のサリサイドブロック２３Ｂを有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。これにより、基板コンタクト１６からの距離に関わらず、マルチフィンガー構造ＭＯＳトランジスタにおけるＭＯＳトランジスタの動作のばらつきを低減することができ、ＭＯＳトランジスタの均一動作が可能となる。なお、ここでは、両端の基板コンタクト１６から距離が離れるにつれてサリサイドブロックの幅が太く変化している例として、２種類の幅で変化する場合を説明したが、これは２種類に限るわけではなく、ゲート電極１２が増えた場合等には３種類以上の幅で変化してもよい。
【００４３】
図８は、マルチフィンガー構造ＭＯＳトランジスタが形成されたアクティブ領域１１の両端に近接して、ゲート電極１２に対して直交する方向に基板コンタクト１６が形成された例を示す。
【００４４】
サリサイドブロック２４の幅は、両端の基板コンタクト１６から距離が離れるにつれて徐々に太く変化している。すなわち、基板コンタクト１６から遠ざかるにつれてサリサイドブロック２４の幅が徐々に太く形成されている。これにより、中央側のサリサイドブロックを有するＭＯＳトランジスタは、基板コンタクト１６側のサリサイドブロックを有するＭＯＳトランジスタよりも、動作後の抵抗値が大きくなる。これにより、基板コンタクト１６からの距離に関わらず、マルチフィンガー構造ＭＯＳトランジスタにおけるＭＯＳトランジスタの動作のばらつきを低減することができ、ＭＯＳトランジスタの均一動作が可能となる。
【００４５】
図９は、マルチフィンガー構造ＭＯＳトランジスタが形成されたアクティブ領域１１の周囲に近接して、基板コンタクト１６が形成された例を示す。
【００４６】
複数のＭＯＳトランジスタが形成されたアクティブ領域１１を囲むように、基板コンタクト１６が形成されている。サリサイドブロック２５Ａ、２５Ｂの幅は、基板コンタクト１６から距離が離れるにつれて太く変化している。詳述すると、中央側のサリサイドブロック２５Ａの幅が、ゲート電極１２に対して平行な方向に形成された基板コンタクト１６側のサリサイドブロック２５Ｂの幅より太く形成されている。これにより、基板コンタクト１６の近傍から離れ中央側に行くにつれて、ＭＯＳトランジスタの動作後の抵抗値が大きくなる。この結果、基板コンタクト１６からの距離に関わらず、マルチフィンガー構造ＭＯＳトランジスタにおけるＭＯＳトランジスタの動作のばらつきを低減することができ、ＭＯＳトランジスタの均一動作が可能となる。なお、図９では、サリサイドブロックの形状が四角形である場合を説明したが、これは四角形に限るわけではなく、六角形であってもよい。サリサイドブロックの形状を六角形にするのは、ゲート電極１２に対して平行及び垂直な方向の基板コンタクト１６から距離が離れるにつれて、サリサイドブロックの幅を徐々に太く変化させた例である。
【００４７】
図１０は、マルチフィンガー構造ＭＯＳトランジスタが形成されたアクティブ領域１１の周囲に近接して、ゲート電極１２に対して垂直な方向の中央部を除き、基板コンタクト１６が形成された例を示す。
【００４８】
複数のＭＯＳトランジスタが形成されたアクティブ領域１１に近接して、ゲート電極１２に対して平行な方向に基板コンタクト１６が形成され、さらにゲート電極１２に対して垂直な方向の中央部を除く部分に基板コンタクト１６が形成されている。図９に示した例と同様に、サリサイドブロック２６Ａ、２６Ｂの幅は、基板コンタクト１６から距離が離れるにつれて太く変化している。詳述すると、中央側のサリサイドブロック２６Ａの幅が、ゲート電極１２に対して平行な方向に形成された基板コンタクト１６側のサリサイドブロック２６Ｂの幅より太く形成されている。これにより、基板コンタクト１６の近傍から離れ中央側に行くにつれて、ＭＯＳトランジスタの動作後の抵抗値が大きくなる。この結果、基板コンタクト１６からの距離に関わらず、マルチフィンガー構造ＭＯＳトランジスタにおけるＭＯＳトランジスタの動作のばらつきを低減することができ、ＭＯＳトランジスタの均一動作が可能となる。
【００４９】
なお、図１０にはアクティブ領域１１を囲むように形成された基板コンタクトのうち、ゲート電極１２に対して直交する方向に配列された基板コンタクトが中央部に形成されていない例を示したが、これに限るわけではなく、任意の領域で形成されていない部分があってもよい。
【００５０】
また、図１０では、サリサイドブロックの形状が四角形である場合を説明したが、これは四角形に限るわけではなく、六角形であってもよい。サリサイドブロックの形状を六角形にするのは、ゲート電極１２に対して平行及び垂直な方向の基板コンタクト１６から距離が離れるにつれて、サリサイドブロックの幅を徐々に太く変化させた場合である。
【００５１】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００５２】
【図１】この発明の第１実施形態のＥＳＤ保護素子の構成を示す平面図である。
【図２】第１実施形態の第１変形例のＥＳＤ保護素子の構成を示す平面図である。
【図３】（ａ）は第１実施形態の第２変形例のＥＳＤ保護素子の構成を示す平面図であり、（ｂ）は（ａ）に示したＥＳＤ保護素子をゲート電極の延伸方向に２段に形成した例を示す平面図である。
【図４】この発明の第２実施形態のＥＳＤ保護素子の構成を示す平面図である。
【図５】この発明の第３実施形態のＥＳＤ保護素子の構成を示す平面図である。
【図６】第３実施形態の変形例のＥＳＤ保護素子の構成を示す平面図である。
【図７】この発明の第４実施形態のＥＳＤ保護素子の第１構成例を示す平面図である。
【図８】第４実施形態のＥＳＤ保護素子の第２構成例を示す平面図である。
【図９】第４実施形態のＥＳＤ保護素子の第３構成例を示す平面図である。
【図１０】第４実施形態のＥＳＤ保護素子の第４構成例を示す平面図である。
【符号の説明】
【００５３】
１１…アクティブ領域、１２…ゲート電極、１３…ソースコンタクト、１４…ドレインコンタクト、１５…サリサイドブロック、１６…基板コンタクト、１６Ａ…拡散領域、２１…サリサイドブロック、２２…サリサイドブロック、２３Ａ、２３Ｂ…サリサイドブロック、２４…サリサイドブロック、２５Ａ、２５Ｂ…サリサイドブロック、２６Ａ、２６Ｂ…サリサイドブロック。
【図１】
2007116049.tif 000003
【図２】
2007116049.tif 000004
【図３】
2007116049.tif 000005
【図４】
2007116049.tif 000006
【図５】
2007116049.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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