(57)【要約】【課題】記憶を従来以上の信頼性で行いうる半導体記憶装置を提供することを課題とする。【解決手段】半導体層上に形成された電荷を局在的に蓄積する機能を有する電荷保持膜と、前記電荷保持膜の少なくとも一部の上に形成されたゲート電極と、前記ゲート電極の両側の前記上記半導体層に形成された拡散領域とを備え、前記拡散領域の前記ゲート電極側の端部が、前記電荷保持膜直下から又は直下よりも外側に位置していることを特徴とする半導体記憶装置により上記課題を解決する。【選択図】図１
2007109955.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に形成された電荷を局在的に蓄積する機能を有する電荷保持膜と、
前記電荷を局在的に蓄積する機能を有する電荷保持膜の少なくとも一部の上に形成されたゲート電極と、
前記ゲート電極の両側の前記上記半導体層に形成された拡散領域とを備え、
前記拡散領域の前記ゲート電極側の端部が、前記電荷を局在的に蓄積する機能を有する電荷保持膜直下から又は直下よりも外側に位置していることを特徴とする半導体記憶装置。
【請求項２】
前記半導体層が、第１導電型のウェル領域を備え、前記拡散領域が前記ウェル領域内に位置し、かつ第２導電型である請求項１に記載の半導体記憶装置。
【請求項３】
前記電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくともその一部において、半導体層側より順に、第１の絶縁膜、電荷蓄積機能を有する絶縁体、及び第２の絶縁膜からなる構造を有する請求項１に記載の半導体記憶装置。
【請求項４】
前記拡散領域が、前記電荷を局在的に蓄積する機能を有する電荷保持膜と、ゲート長方向に０〜２０ｎｍの幅でオフセットしている請求項１に記載の半導体記憶装置。
【請求項５】
前記ゲート電極、前記拡散領域、又は前記ゲート電極及び前記拡散領域が、それらの上面の少なくとも一部に、高融点金属の化合物膜を有する請求項１に記載の半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置の製造方法であって、
前記ゲート電極及び前記電荷を局在的に蓄積する機能を有する電荷保持膜の側面に絶縁体からなるサイドウォールスペーサを形成する工程と、
不純物注入及びアニールを行って前記拡散領域を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記拡散領域を形成する工程後、
高融点金属を上記拡散領域上面の少なくとも一部を覆うように堆積する工程と、
熱処理によって、前記拡散領域表面の半導体と前記高融点金属とを反応させることで高融点金属の化合物膜を形成する工程と、
未反応の高融点金属を除去する工程と
を有する請求項６に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関する。更に詳しくは、本発明は、電荷を蓄積する機能を有する絶縁膜をゲート電極の下に有し、記憶を従来以上の信頼性で行いうる半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置として、種々の装置が報告されており、その中でＮＲＯＭ（窒化物含有の、プログラム可能な読み取り専用メモリ）が特開２００１−１５６１８９号公報（特許文献１）で報告されている。以下、この公報に記載されたＮＲＯＭについて図１１〜図１７を用いて説明する。
【０００３】
図１１は、従来のＮＲＯＭの概略断面図である。このＮＲＯＭは、ＮＭＯＳＦＥＴの形成に準じて形成されている。このＮＲＯＭは、ｐ型の半導体基板２０１上に第一の絶縁膜２０２、電荷蓄積絶縁膜２０３、第二の絶縁膜２０４、ゲート電極２０５を有している。一般にはそれぞれ、半導体基板２０１としてはシリコン基板、第一の絶縁膜２０２及び第二の絶縁膜２０４としてはシリコン酸化膜、電荷蓄積絶縁膜２０３としてはシリコン窒化膜、ゲート電極２０５としてはポリシリコン膜が用いられる。
【０００４】
これらは周知の方法で形成できる。すなわち、第一の絶縁膜２０２は半導体基板２０１表面の熱酸化によって、また、電荷蓄積絶縁膜２０３、第二の絶縁膜２０４及びゲート電極２０５は化学気相成長法（ＣＶＤ法）によって形成した材料膜を、リソグラフィ及びドライエッチングによって加工することで形成できる。
【０００５】
ゲート電極２０５の両側には、その一部をゲート電極２０５とオーバーラップする形で、イオン注入及び活性化アニールによって形成された、ｎ型拡散領域２０６と２０７を有する。
【０００６】
拡散領域２０６と２０７間に電位差を設けた状態で、ゲート電極２０５へ正電圧を印加することにより、ゲート電極２０５下のチャネル領域２０８を介して拡散領域２０６と２０７間に電流が流れる。
【０００７】
なお、しばしば、拡散領域２０６及び２０７と、チャネル領域２０８との境界部に、ウェルよりもｐ型不純物濃度の濃いハロー領域（ポケット注入領域）２０９と２１０が設けられる。このハロー領域２０９と２１０は、一般に微細ＭＯＳＦＥＴにおいて短チャネル効果を抑制し、オフリークを抑える働きがある。加えて、特にＮＲＯＭでは後述のように、多数回書込み消去を行った場合にも装置特性の低下を防ぐ効果があると、上記公報で説明されている。
【０００８】
ＮＲＯＭの書込み及び読出し動作を図１２〜１３を用いて説明する。
図１２は、書込みメカニズムの概略説明図である。書込みの際には、拡散領域２０７とゲート電極２０５に、正の高いプログラミング電圧を印加する。この時、通常のＭＯＳＦＥＴ動作と同様に、チャネル領域２０８に反転層２１１が形成され、拡散領域２０６をソース、拡散領域２０７をドレインとして、ソースからドレインへ電子が流れる。この場合、反転層２１１が拡散領域２０７近傍でピンチオフするため、拡散領域２０７近傍で電子が高電界によって加速され、ホットエレクトロンが発生する。このホットエレクトロンの一部は、高い正電圧が印加されたゲート電極２０５に引っ張られて紙面上方向へ走り、電荷蓄積絶縁膜２０３へトラップされる。この膜は絶縁膜であるため、トラップされた電子（電荷）２１２は膜中をほとんど移動せず、拡散領域２０７端近傍上に局在することになる。
【０００９】
図１３（ａ）は、読出しメカニズムの概略説明図である。書込みの際には上述のように拡散領域２０７へ正電圧を印加したが、読出しの際には、逆に拡散領域２０６へ正の読出し電圧を印加し、拡散領域２０７及び半導体基板２０１の電位はグラウンドとする。ここでゲート電極２０５へ正電圧を印加すると、今度は拡散領域２０６をドレイン、拡散領域２０７をソースとして、ソースからドレインへ電子が流れる。この場合、図１３（ａ）のように拡散領域２０７（ソース）端近傍の電荷蓄積絶縁膜２０３にトラップされた電子２１２が存在する場合、そのポテンシャルの影響により、電子２１２が存在しない場合に比較して電流２１３が小さなものになる。つまり、電子２１２の有無、ないし多寡を、ＭＯＳＦＥＴのドレイン電流の大小で検出できる、ということになる。ここで、２１３は読出し電流を意味する。
【００１０】
一方、図１３（ｂ）は、拡散領域２０６をソース、拡散領域２０７をドレインとして、同じ電荷蓄積状態を読出した場合を表す。反転層がピンチオフした状態、いわゆる飽和領域においては、電子２１２の直下には反転層が形成されないため、読出し電流２１４は、電子２１２のポテンシャルの影響を受けにくい。つまり、拡散領域２０７端付近に電子２１２を生じさせる書込み方法（図１２）による情報は、拡散領域２０７をソースとする図１３（ａ）の方法によれば検出される。しかし、拡散領域２０６をソースとする図１３（ｂ）の方法によればほとんど検出されない。
【００１１】
更に、図１２の書込み方法に準拠し、拡散領域２０７の代わりに拡散領域２０６へプログラミング電圧を印加すれば、今度は拡散領域２０６端近傍の電荷蓄積絶縁膜２０３へ電子を蓄積することができ、この場合は、拡散領域２０６をソースとしたときに検出可能となる。
このような方法によって、ＮＲＯＭは、１トランジスタで２ビットの情報を記憶することが可能である。
図１４及び１５に消去メカニズムの概略を示す。図１４はＮＲＯＭの概略断面図、図１５は図１４のバンド模式図である。
【００１２】
拡散領域２０７端部上の消去の際には、ゲート電極２０５へ負の高い消去電圧、拡散領域２０７へ正の高い消去電圧を印加し、半導体基板２０１は例えばグラウンド電位とする。特に、拡散領域２０７と半導体基板２０１の間の接合部にｐ型ハロー領域２１０が存在する場合、拡散領域２０７とハロー領域２１０のＰＮ接合は急峻なプロファイルになっており、更に高い逆方向バイアスが印加される。そのため、図１５のバンド図に示すように、ハロー領域２１０の荷電子帯から拡散領域２０７の伝導帯へ、一部の電子がバンド間トンネルによって流れ込む。このトンネル電子２１５は電界によって加速され、基板のシリコン原子と衝突し、ホットホール２１６とホットエレクトロン２１７のペアを生成する。このうちホットホール２１６の一部は、負バイアスが印加されたゲート電極２０５へ引っ張られ、電荷蓄積絶縁膜２０３へ入るため、すでに蓄積されていた電子と再結合し、蓄積していた電子を消滅させる。これによって、拡散領域２０７端部付近の紙面右側の電子のみを消去することができる。同様の方法で、拡散領域２０６端部付近の紙面左側の電子のみの消去も可能である。
【００１３】
なお、上述のハロー領域２０９と２１０を備えることにより、書込み消去時の高度な電界を拡散領域近傍のみに発生させることができる。この時、電荷蓄積絶縁膜２０３における、書込み時に電子が注入される領域と、消去時にホールが注入される領域とを整合させることができ、消去動作で消去し切れない電子がチャネル上の電荷蓄積絶縁膜２０３内に残ることがない。そのため、繰り返し書込み消去を行った場合に、未消去電子の蓄積による装置特性低下を防止できるという効果があることが、上記公報に記載されている。
【特許文献１】特開２００１−１５６１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、上記公報の技術においても、消去動作によって電荷蓄積絶縁膜２０３中の電子が完全に消去できるわけではない。従って、電荷蓄積絶縁膜２０３の一部に未消去の電子が残り、また一部には電子と再結合しなかったホールが残ることになる。このため、多数回書き換えによる劣化は完全には防止できず、やはり書き換え回数には限界がある。
【００１５】
図１６（ａ）及び（ｂ）を用いてこれを説明する。図１６（ａ）及び（ｂ）は、背景技術の半導体記憶装置の拡散領域２０７端近傍を拡大して示した模式図である。
【００１６】
まず、上述の手段に基づいて書込みを行う場合を、図１６（ａ）を用いて説明する。書込み時にはゲート電極２０５及び拡散領域２０７には高い正の電圧が印加されている。このため、書込み時に発生するホットエレクトロンは、ゲート電極２０５の正バイアスによって紙面の上部方向に引っ張られると同時に、拡散領域２０７の電界の影響も受ける。その結果、ホットエレクトロンの一部は、両方のバイアスの影響によって紙面右上方向に向かって注入される（図における２１２ａと２１２ｂ）。この結果、注入電子２１２ａと２１２ｂは、電荷蓄積絶縁膜２０３中にある程度の広がりをもって注入されることになる。
【００１７】
一方、上述の手段に基づいて消去を行う場合を、図１６（ｂ）を用いて説明する。消去時には、ゲート電極２０５には高い負の電圧、拡散領域２０７には高い正の電圧が印加されている。発生するホットホール２１６は、拡散領域２０７の正電圧と反発し、かつゲート電極２０５の負電圧に引っ張られる。その結果、ホットホール２１６は、紙面左上方向の電界の力を受ける。このため、図１６（ｂ）に示すように、ホットホール２１６は紙面左上方向に注入されやすくなる。この注入により、図１６（ａ）における電子のうち２１２ａが優先的に消去され、２１２ｂは消去される速度が遅くなる。
【００１８】
背景技術のように、ポケット注入領域２１０を形成して書込み消去時の横方向電界を拡散領域２０７〜ポケット注入領域２１０間の接合に集中させても、書込み時と消去時とではホットキャリア（電子、ホール、電荷）が電界から受ける力の方向が異なっているため、電荷蓄積絶縁膜２０３中へ電荷が注入される領域を完全に合致させることは困難である。
【００１９】
このような状況のもと、書込み・消去を繰り返すことで、図１７に示すように、電荷蓄積絶縁膜２０３中には、書込み後にもホールが残存する領域２１８と、消去後にも電子が残存する領域２１９が存在することになる。また、これらの領域の分布は、書込み・消去の条件にもより、図１７の通りの分布となるとは限らない。書込み／消去サイクルによるこれら残存キャリアの増加は、反転層キャリアの移動度劣化による読出し電流の低下、あるいはオフリークの上昇等、装置の性能劣化を招く。
【００２０】
また特に、消去後に、拡散領域２０７の上の部位の電荷蓄積絶縁膜２０３中に未消去の電子が残存している場合、この部位の電子のポテンシャルはチャネル領域への影響が小さいため、消去直後には読出し電流の多寡へあまり影響しない。しかし、長期保持時には、絶縁膜中といえども、蓄積電荷は時間とともに電荷蓄積絶縁膜中のトラップ準位等を伝って徐々に拡散する。蓄積電荷の一部はチャネル長方向（紙面左方向）へ拡散してチャネル領域の特性に影響を与え、読出し電流を低下させる。つまり、長期保持時に書込み・消去ウィンドウが小さくなり、信頼性が低下するという問題がある。
【課題を解決するための手段】
【００２１】
かくして本発明によれば、半導体層上に形成された電荷を局在的に蓄積する機能を有する電荷保持膜と、
前記電荷を局在的に蓄積する機能を有する電荷保持膜の少なくとも一部の上に形成されたゲート電極と、
前記ゲート電極の両側の前記上記半導体層に形成された拡散領域とを備え、
前記拡散領域の前記ゲート電極側の端部が、前記電荷を局在的に蓄積する機能を有する電荷保持膜直下から又は直下よりも外側に位置していることを特徴とする半導体記憶装置が提供される。
【００２２】
また、本発明によれば、上記半導体記憶装置の製造方法であって、
前記ゲート電極及び前記電荷を局在的に蓄積する機能を有する電荷保持膜の側面に絶縁体からなるサイドウォールスペーサを形成する工程と、
不純物注入及びアニールを行って前記拡散領域を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【００２３】
本発明の半導体記憶装置は、１セルで複数ビットの記憶が可能であり、かつ拡散領域端が、ゲート電極下に存在する電荷保持膜よりも外側にある、いわゆるオフセット構造を有しており、書込み時と消去時にホットキャリアが注入される領域を、電荷を局在的に蓄積する機能を有する電荷保持膜の端部の限られた範囲に限定することができる。そのため、電子が注入される位置とホールが注入される位置がよく合致し、繰り返し書込み／消去を行うことによる残存キャリアの増加を抑制できる。このため、繰り返し書込み／消去を行っても装置の特性劣化を防止できるので、従来よりも繰り返し耐性が強く、信頼性の高い半導体記憶装置を提供することができる。
【００２４】
電荷を局在的に蓄積する機能を有する電荷保持膜が、少なくともその一部において、半導体層側より順に、第１の絶縁膜、電荷蓄積機能を有する絶縁体、及び第２の絶縁膜、からなる構造を有する場合、以下の効果を奏する。
【００２５】
すなわち、電荷蓄積機能を有する絶縁体に蓄積された電荷は、第１の絶縁膜、第２の絶縁膜によって、ゲート電極や半導体層等への流出が防がれる。その結果、拡散領域が、電荷を局在的に蓄積する機能を有する電荷保持膜と、ゲート長方向に０〜２０ｎｍの幅でオフセットしている場合、次の効果を奏する。すなわち、書込み消去時のホットキャリア発生位置と電荷保持膜端との距離が比較的近く設定されているため、高速な書込み消去が可能となる。ホットキャリア発生位置と電荷保持膜が過度に離れると、書込み消去速度が低下してしまうため、高速な書込み消去の実現には、上記のようにオフセットを２０ｎｍ以下とすることが効果的である。
【００２６】
本発明の半導体記憶装置の製造方法によれば、拡散領域形成の際に、サイドウォールスペーサをマスクとして不純物注入を行うことにより、電荷を局在的に蓄積する機能を有する電荷保持膜と拡散領域とを容易にオフセットさせることができる。そのため、簡略な工程で本発明の半導体記憶装置を製造できる利点がある。
【００２７】
また、ゲート電極及び／又は拡散領域の上面の少なくとも一部に、高融点金属と半導体との化合物膜を有する。化合物膜は低抵抗であるため、シート抵抗を低下でき、より消費電力の低い半導体記憶装置を実現できる。
【００２８】
また、化合物膜を、拡散領域の形成後、高融点金属を堆積する工程と、熱処理によって、少なくとも拡散領域表面の半導体と高融点金属を反応させる工程と、未反応の高融点金属を除去する工程とを経て形成できる。そのため化合物膜を、自己整合的に簡便に形成することができて、しかも化合物膜間の電気的短絡を防止できる。
【発明を実施するための最良の形態】
【００２９】
本発明の半導体記憶装置は、半導体層、絶縁膜、ゲート電極及び拡散領域を有している。
半導体層は、半導体装置に使用されるものであれば特に限定されない。半導体層には、基板上に形成された半導体層のみならず、半導体基板も含まれる。例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板；ＳＯＩ基板、ＳＯＳ基板又は多層ＳＯＩ基板；ガラスやプラスチック基板上に形成された半導体層（上記元素半導体や化合物半導体からなる層）が挙げられる。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体層は、単結晶、多結晶又はアモルファスのいずれであってもよい。
【００３０】
半導体層上に形成されている電荷保持膜は、電荷を局在的に蓄積する機能を有していさえすれば、特に限定されず、半導体装置に使用される絶縁膜をいずれも使用できる。例えば、半導体層側から第一の絶縁膜、電荷蓄積絶縁体膜及び第二の絶縁膜の順で積層された絶縁膜、電荷蓄積可能な微細ドットを複数含有した絶縁膜等が挙げられる。なお、本明細書において、電荷とは、電子又は正孔を意味する。また、局在的にとは、電荷保持膜に注入された電荷が、その注入された位置に保持され、他の部分へ移動しないで存在することを意味する。
【００３１】
上記例示中、前者の絶縁膜の第一絶縁膜及び第二絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電材料膜（例えば、酸化アルミニウム、酸化ハフニウム、酸化ハフニウム−酸化シリコン混合物、酸化ジルコニウム、酸化ジルコニウム−酸化シリコン混合物、酸化イットリウム、酸化ランタン、酸化ランタン−酸化シリコン混合物、酸化プラセオジウム、酸化セリウム）等が挙げられる。電荷蓄積絶縁体膜としては、シリコン窒化膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等が挙げられる。第一絶縁膜及び第二絶縁膜は、同一種の膜からなっていても、異なる種類の膜からなっていてもよいが、特に第一絶縁膜としては膜中のトラップ準位密度が低い材質の膜を用いるのが好ましい。トラップ準位密度が低い材質の膜としては、シリコン酸化膜、酸化アルミニウム膜等が挙げられる。構造の一例としては、第１の絶縁膜・電荷蓄積絶縁体膜・第２の絶縁膜すべてに酸化アルミニウム膜を用い、そのうち電荷蓄積絶縁体膜のみをトラップ準位密度の高いアルミニウムリッチな組成とした構造をとることも可能であるが、この場合は、同一のプロセス装置で上記３つの層すべてを形成できるメリットがある。
【００３２】
後者の微細ドットとしては、窒化シリコン等の窒化物；酸化アルミニウム、酸化チタニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化亜鉛等の酸化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；強誘電体；金属等のドットが挙げられる。ドットの形状及び大きさは、所望する電荷の蓄積量に応じて適宜設定できる。ドットを含有する絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電材料膜等が挙げられる。
【００３３】
電荷を局在的に蓄積する機能を有する電荷保持膜は、第一の絶縁膜、電荷蓄積絶縁体膜及び第二の絶縁膜の順で積層された絶縁膜が、製造が容易であるという観点から好ましい。
【００３４】
電荷を局在的に蓄積する機能を有する電荷保持膜の一部の上にはゲート電極が形成されている。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されない。例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。なお、ゲート電極下の半導体層にはチャネル領域が位置している。
【００３５】
ゲート電極の両側の上記半導体層には拡散領域が形成されている。この拡散領域は、半導体層において、チャネル領域の両側に位置し、ソース／ドレイン領域として機能する。拡散領域の導電型及び不純物濃度は、半導体記憶装置の性能に応じて適宜設定できる。拡散領域の表面層には高融点金属のシリサイド層を備えていてもよい。
【００３６】
拡散領域は、半導体層に形成されたウェル領域内に位置していてもよい。ウェル領域は、拡散領域と異なる導電型を有していることが好ましい。この場合、拡散領域の導電型を第１導電型、ウェル領域の導電型を第２導電型とする。
【００３７】
また、本発明では、拡散領域の前記ゲート電極側の端部が、電荷を局在的に蓄積する機能を有する電荷保持膜直下から又は直下よりも外側に位置（オフセット）している。そのため、書込み時と消去時にホットキャリアが注入される領域を、電荷を局在的に蓄積する機能を有する電荷保持膜の端部の限られた範囲に限定することができる。この構造をオフセット構造と称し、電荷保持膜と拡散領域間で、電荷保持膜と拡散領域が存在しない箇所の半導体層をオフセット部分と称する。
【００３８】
オフセット部分のゲート長（チャネル長）方向の長さは、０〜２０ｎｍであることが好ましい。オフセット部分は、ゲート電極の少なくとも一方の端部側に位置している。オフセット部分は、ゲート電極の両側に位置することが好ましい。両側に位置する場合、オフセット部分のゲート長方向の長さは、同一でも異なっていてもよく、同一が好ましい。
【００３９】
更に、本発明では、以下の構成を備えていてもよい。
まず、拡散領域のゲート電極側の端部には、オフリークの抑制、読出し電流の低下防止等のために、拡散領域と同一又は異なる導電型の不純物領域を更に備えていてもよい。この不純物領域のゲート電極側端部は、ゲート電極及び／又は電荷を局在的に蓄積する機能を有する電荷保持膜に対してオフセット構造を有していてもいなくてもよい。
【００４０】
更に、電荷蓄積機能を有する部分は、ゲート電極直下全面に存在してもよいし、左右に二分してゲート電極端付近にのみ存在する構造をとってもよい。前者は、複雑な工程を経ることなく簡便に形成できるメリットがある。後者は、長期保持時に蓄積電荷が電荷保持膜に沿って徐々に移動し左右の情報が混合してしまうことを、より効果的に防止できるため、さらに保持特性を改善することができるメリットがある。目的に応じ、どちらかの構造を選択することができる。
【００４１】
（動作方法）
上記半導体記憶装置は、例えば、以下のように動作させることができる。
すなわち、半導体層の電位に対して、ゲート電極の電位と拡散領域の電位とが互いに逆のバイアスとなるように電圧印加を行う。この電圧印加により、電荷を局在的に蓄積する機能を有する電荷保持膜中の電荷を消去することができる。電荷の消去及び未消去を利用して、情報を書込み及び消去することができる。また、消去される電荷は、電荷保持膜中の電荷全部でも一部でもよい。
【００４２】
（製造方法）
上記半導体記憶装置において、オフセット部分は、例えば以下のように製造できる。
すなわち、ゲート電極及び前記電荷を局在的に蓄積する機能を有する電荷保持膜の側面に絶縁体からなるサイドウォールスペーサを形成する工程と、不純物注入及びアニールを行って前記拡散領域を形成する工程とを経ることにより、オフセット部分を形成できる。
【００４３】
サイドウォールスペーサは、例えば、ゲート電極の側面を熱酸化する方法、全面にサイドウォールスペーサ形成用膜を積層し、異方性エッチングによりエッチバックする方法等により形成できる。
【００４４】
半導体記憶装置の他の構成要素は、特に限定されず公知の方法により形成できる。例えば、まず、半導体層上に電荷を局在的に蓄積する機能を有する電荷保持膜を形成する。次いで、電荷保持膜上に導電体膜を堆積する。更に、リソグラフィ及びエッチングによって導電体膜を加工することでゲート電極を形成する。この際に絶縁膜も同時にエッチングすることが好ましい。この後、上記サイドウォールスペーサ形成工程及び拡散領域形成工程に付すことで半導体記憶装置を製造できる。
【００４５】
また、拡散領域の表面層に高融点金属の化合物膜を備える場合、この化合物膜は、例えば以下の方法により得ることができる。まず、拡散領域形成後、前面に高融点金属層を積層する。次いで、熱処理に付して半導体層と高融点金属層とを反応させて化合物膜を形成する。更に、未反応の高融点金属層を除去することで、拡散領域の表面層のみに化合物膜を形成できる。
【００４６】
（実施の形態）
以下、図を用いて本発明をより詳細に説明する。なお、以下においてはｎ型装置（拡散領域がｎ型の装置）について説明するが、不純物の導電型とバイアスを逆にすれば、ｐ型装置として形成することも可能である。また、ここでは、電荷を電子とし、電荷保持膜に電子が蓄積された状態を書込み状態、蓄積されていない場合を消去状態と定義している。
【００４７】
第１実施形態
図１（ａ）及び（ｂ）を用いて第１実施形態における半導体記憶装置の構成を説明する。図１（ａ）は、第１実施形態の半導体装置の断面の模式図である。ｐ型半導体層１０１上に、第一の絶縁膜１０２、電荷蓄積絶縁膜１０３、及び第二の絶縁膜１０４を有する。更にその上部に、ポリシリコン等よりなるゲート電極１０５を有する。また、ゲート電極１０５側面に絶縁体よりなるサイドウォールスペーサ１０６と１０７を有する。ゲート電極１０５下の半導体層１０１にはチャネル領域１０８を備え、ゲート電極の左右の半導体層１０１には、ｎ型拡散領域１０９と１１０が形成されている。半導体層１０１としては例えばｐ型シリコン基板を用いる。ここで、拡散領域１０９及び１１０と電荷蓄積絶縁膜１０３とはオーバーラップせず、オフセットの位置関係にある。更に、拡散領域１０９と１１０がゲート電極１０５に接近している部位の半導体基板１０１には、ｐ型不純物濃度が濃いハロー領域１１１と１１２を適宜設けてもよい。
【００４８】
電荷蓄積絶縁膜１０３は、下部を第一の絶縁膜１０２、上部を第二の絶縁膜１０４で挿まれた構造をなし、これがメモリ機能体としての働きをもつ。第一の絶縁膜１０２と第二の絶縁膜１０４は、電荷蓄積絶縁膜１０３に蓄積される電荷にとっての障壁となり、蓄積電荷が半導体層１０１やゲート電極１０５へ簡単に流出することを防ぐ働きがある。
なおここでは、半導体層上に設けられる素子分離帯や、層間絶縁膜、電極、コンタクトプラグ等は図示省略している。
【００４９】
本実施形態の半導体記憶装置は、拡散領域１０９及び１１０のゲート電極１０５側の端部が、ゲート長方向において、ゲート電極１０５直下よりも外側に位置している。このため、従来の半導体記憶装置に比べ、拡散領域１０９〜１１０間距離が大きく、微細装置においても、短チャネル効果によるオフリークをより小さくできるメリットがある。
【００５０】
本実施形態の半導体記憶装置の書込み、消去、読出し動作は、上記背景技術での書込み、消去、読出し方法に準じて行えばよい。すなわち、例えば書込みを行う場合、拡散領域１１０に６Ｖ程度の正の書込み電圧、ゲート電極に６Ｖ程度の正の書込み電圧を印加し、ｐ型半導体層及び拡散領域１０９を０Ｖとする。この時、図１（ｂ）に示すように、ゲート電極下に反転層１１３が形成され、拡散領域１０９から１１０へ電子が流れる。しかし、反転層１１３が拡散領域１１０近傍でピンチオフするため、拡散領域１１０近傍で電子が高電界によって加速され、ホットエレクトロンが発生する。このホットエレクトロンの一部は、ゲート電極１０５の電界に引っ張られて紙面の上方向へ走る。上方向へ走ったホットエレクトロンは、拡散領域１１０の正電圧の影響も受けるため、上記背景技術にて述べたように、ある広がり分布を持って飛散する。
【００５１】
ここで、本実施形態では、拡散領域１１０と電荷蓄積絶縁膜１０３はオフセットの位置関係にある。従って、図２（ａ）の拡大図に示すように、ホットエレクトロン発生位置から見て紙面右上方向には、電荷蓄積絶縁膜１０３が存在していない。そのため、紙面右上方向のベクトルを持ったホットエレクトロンは、ほとんどトラップされることがない。紙面左上方向へ走ったホットエレクトロンのみが電荷蓄積絶縁膜１０３へ注入される。その結果、電荷蓄積絶縁膜１０３の端付近のみに電荷がトラップされる（蓄積電荷１１４）。すなわち、書込み時には、電荷蓄積絶縁膜１０３端部のごく限られた領域にのみ電荷が蓄積されることになり、蓄積電荷１１４が広い分布を持つことを防止できる。
【００５２】
消去の場合は、例えばゲート電極１０５に−６Ｖ程度の負の消去電圧、右の拡散領域１１０へ６Ｖ程度の正の消去電圧を印加し、半導体層１０１を０Ｖとする。この時、半導体層の荷電子帯から拡散領域１１０の伝導帯へ、一部の電子がバンド間トンネルによって流れ込み、更に電界加速されて半導体層１０１中のシリコン原子と衝突してホットホール・ホットエレクトロンのペアを生成する。ホットホール１１５は、ゲート電極の負の電界に引かれると同時に、拡散領域１１０の正の電界と反発するため、発生位置から紙面左上方向への力を受ける。その結果、図２（ｂ）に示すように、電荷蓄積絶縁膜１０３端部に注入され、図２（ａ）に示した蓄積電荷１１４を再結合によって消滅させる。
【００５３】
以上の機構により消去が行われる。本実施形態では特に、書込み・消去時における電荷蓄積絶縁膜１０３への電荷の注入が、端部の狭い領域に限られるため、書込み時の電子注入と消去時のホール注入の位置ズレが抑えられる。書込みにおいて注入された電荷は消去時に効率的に消去され、消去後の電子残存が極力防止される。よって、繰り返し書き換え後でも性能劣化が起こりにくい。
【００５４】
なお、蓄積電荷の読出し方法は、上記背景技術に準拠して行えばよい。すなわち、図１（ｂ）において、今度は拡散領域１１０を０Ｖとし、拡散領域１０９に２Ｖ程度の正の読出し電圧を印加する。さらにゲート電極１０５へ３Ｖ程度の正の読出し電圧を印加すると、拡散領域１１０から拡散領域１０９へ電子が流れるが、蓄積電荷１１４の多寡によって、そのポテンシャルの影響により電子の流れにも大小が生じる。すなわち、蓄積電荷１１４の多寡を電流の大小として読出すことが可能であり、これを情報記憶として用いることができる。
【００５５】
また、本実施形態の装置は、上記背景技術と同様に２ビット記憶装置として使用することが可能である。すなわち書込みの際に、上記とは逆に拡散領域１０９に書込み正電圧、拡散領域１１０に０Ｖを印加した場合には、上述とは逆に紙面の左側、すなわち拡散領域１０９近傍の電荷蓄積絶縁膜１０３端部に電荷がトラップされる。
【００５６】
この左側の電荷の読出しは、拡散領域１０９に０Ｖ、拡散領域１１０に例えば２Ｖの正電圧、ゲート電極に例えば３Ｖの正電圧を印加し、拡散領域１０９〜１１０間に流れる電流の大小として検出することで行える。この場合、左側に蓄積された電荷の多寡が電流の大小に大きな影響を与えるが、右側に蓄積された電荷の多寡は、電流の大小にあまり大きな影響を与えない。上記背景技術でも説明した通り、読出し時に紙面右の拡散領域１１０に印加される正電圧によって、付近の反転層がピンチオフするためである。逆に右側の電荷多寡を読出す際は、左の拡散領域１０９に正電圧を印加することで、左側の電荷多寡は概ね無視され右側の電荷多寡情報が電流量にメインに反映される。つまり、上述した背景技術の手法に従って、読出し方向を各々逆にすることにより、左側の蓄積電荷の有無、右側の蓄積電荷の有無を、個別に取り出すことができ、１つの装置に２ビットの情報を記憶させることができる。
紙面左側電荷の消去時には、左の拡散領域１０９へ正電圧、ゲート電極１０５へ負電圧を印加することで、消去を行うことができる。
【００５７】
次に図３〜図６を用いて、第１実施形態の半導体記憶装置の製造方法を説明する。
まず、図３に示すように、ｐ型半導体層１０１上に、第一の絶縁膜１０２、電荷蓄積絶縁膜１０３、第二の絶縁膜１０４より構成されるゲート絶縁膜、ゲート電極１０５を順次形成する。ここでは半導体層１０１として一般的な、素子分離領域を有するシリコン基板を用いたが、シリコン−ゲルマニウム基板等を用いてもよい。またガラス基板上に設けた半導体層（例えばシリコン層）を用いてもよい。
【００５８】
第一の絶縁膜１０２は、シリコン基板１０１の表面を熱酸化することによって得た。膜厚は１ｎｍ〜１０ｎｍ程度が好ましく、ここでは５ｎｍとした。膜の材質は、上記熱酸化膜以外に、ＣＶＤ酸化膜、高誘電材料膜あるいはラジカル酸化した酸化膜等を用いてもよいし、これらの組み合わせでもよい。
【００５９】
電荷蓄積絶縁膜１０３としては、シリコン窒化膜を用いたが、酸化アルミニウムや、酸化ハフニウム等、他の材質を用いてもよいし、電荷蓄積可能な微細ドットを複数含有した絶縁膜（シリコン酸化膜等）を用いることも可能であり、またこれらの膜の組み合わせでもよい。シリコン窒化膜を使用した本実施形態では、膜厚は１ｎｍ〜１５ｎｍ、例えば５ｎｍとした。特に薄膜化した場合には、蓄積電荷の横方向拡散を抑え、保持能力を高める利点がある。
【００６０】
第二の絶縁膜１０４はここではＣＶＤ酸化膜を用い、厚さは例えば８ｎｍとした。ここでもＣＶＤ酸化膜以外にも、上記シリコン窒化膜の表面を熱酸化して酸化膜を得ることも可能であるし、また、高誘電材料膜を用いることもできる。これらの膜の組み合わせでもよい。シリコン窒化膜表面を熱酸化する場合には、シリコン窒化膜の表面の一部が酸化膜として消費されるため、最終的に所望の膜厚のシリコン窒化膜が残るように、酸化による消費分を上乗せしたシリコン窒化膜を形成しておく。
【００６１】
ゲート電極１０５は、ポリシリコンを使用した。以上述べた膜はすべて、周知の熱酸化方法ないしＣＶＤ法によって形成することが可能である。
【００６２】
しかる後、図４に示すように、周知のリソグラフィ及びドライエッチングによって、ゲート電極として加工される。なお、ここではゲート長を１３０ｎｍ、ゲート幅を２００ｎｍとした。更に必要に応じ、表面にシリコン酸化膜等により注入保護膜を適宜形成した後（図示略）、例えば、エネルギーが２０〜６０ｋｅＶに設定されたｐ型不純物であるホウ素を、後述する拡散領域形成工程での砒素のドーズ量よりも少ないドーズ量である、１×１０13〜１×１０14ｃｍ-2程度の面積密度で注入し、ハロー注入領域１１１と１１２を設ける。これらは必須ではないが、設けることにより、後に形成する拡散領域の端部の接合プロファイルをより急峻にし、ホットキャリア生成効率を高めて、書込み消去速度を向上することができる。
【００６３】
次に、注入保護膜等を除去した後、図５に示すように、ゲート電極の側面に、膜厚２０ｎｍ〜１５０ｎｍ程度の絶縁体からなるサイドウォールスペーサ１０６と１０７を形成する。基板上の全面にＣＶＤ法によってシリコン酸化膜等の絶縁膜を形成した後、エッチバックによって、これらを形成する方法が簡便である。ここではサイドウォールスペーサ１０６と１０７のゲート長方向の幅を５０ｎｍとした。
【００６４】
次に、拡散領域形成工程を行う。熱酸化ないしＣＶＤ酸化膜の堆積によって表面に注入保護膜（図示略）を形成した後、例えば、３０ｋｅＶにエネルギーが制御された砒素イオンを、例えば５×１０15ｃｍ-2の面積密度で注入して、シリコン基板１０１の表面及びゲート電極１０５にｎ型不純物である砒素イオンをドープする。このとき、ゲート電極下のチャネル領域１０８及びサイドウォールスペーサ１０６と１０７の下には砒素イオンがドープされない。しかる後、窒素雰囲気下でアニール、例えば１０５０℃、１０秒のＲＴＡ処理によって、注入イオンの活性化処理を行う。
【００６５】
このようにして、図６に示すように、シリコン基板１０１内に、紙面においてゲート電極１０５を中心にして略左右対称に、第２導電型の一例としてのｎ型拡散領域１０９及びｎ型拡散領域１１０を形成する。このアニールの際、砒素イオンのシリコン中拡散のため、サイドウォールスペーサ１０６と１０７の下部にまで砒素イオンが進入し、拡散領域１０９と１１０の一部がサイドウォールスペーサ１０６と１０７下にまで延伸する。上記アニールの条件を適当に設定することにより、拡散領域１０９と１１０の端（ｐ型ウェル領域あるいはハロー領域と、拡散領域との接合部）をサイドウォールスペーサ１０６と１０７の下に位置させ、拡散領域１０９及び１１０とゲート電極１０５とがオフセットした構造が得られる。
【００６６】
ここで、拡散領域１０９及び１１０とサイドウォールスペーサ１０６及び１０７とのゲート長方向のオーバーラップ幅は４０ｎｍとした。また、拡散領域１０９及び１１０とゲート電極１０５とのゲート長方向のオフセット幅は１０ｎｍとした。
【００６７】
なお、上記説明では、サイドウォールスペーサ形成前にハロー注入工程を行ったが、サイドウォールスペーサ形成後、上記砒素イオン注入工程の前ないし後に行うことも可能である。この場合は例えば、エネルギーが２０〜６０ｋｅＶに設定されたｐ型不純物であるホウ素を、上記砒素のドーズ量よりも少ないドーズ量である１×１０13〜１×１０14ｃｍ-2程度の面積密度で、垂直方向に対して１５°から４５°の間の角度で注入して、サイドウォールスペーサ１０６と１０７の下部へのホウ素注入を行ない、しかる後にアニールを行う事によって、各拡散領域１０９と１１０端部付近に、ｐ型不純物であるホウ素の濃度が濃いハロー領域１１１と１１２を形成することができる。このハロー領域を形成することによって、拡散領域１０９と１１０がゲート電極１０５下にまで拡散することを抑え、オフセット構造を安定して形成することができる。
【００６８】
尚、以上の工程により、第１導電型であるｐ型ウェル領域は、当初、シリコン基板１０１の全体であったが、シリコン基板１０１に、拡散領域１０９と１１０を形成したことにより、第１導電型であるｐ型ウェル領域が、シリコン基板１０１における拡散領域１０９と１１０が形成されなかった領域である非拡散領域まで、減少することは勿論である。
【００６９】
以上の工程を経て、図１に示した第１実施形態の構造が得られる。本実施形態では、上述したように、電荷蓄積絶縁膜１０３が、拡散領域１０９及び１１０とオフセットしている。そのため、書込み・消去時の、電荷蓄積絶縁膜１０３へのホットキャリア注入位置を、膜端部の狭い領域に限定させ、消去後にも未消去電子が残存することを極力防ぐことができる。これによって、多数回の書込み・消去を行っても、性能低下を抑えることができる。
【００７０】
なお、電荷蓄積絶縁膜１０３と、拡散領域１０９及び１１０との水平方向の距離（オフセット量）としては、オフセット量が大きすぎると、ドライブ電流の低下を招くため、２０ｎｍ以下であることがより好ましい。
【００７１】
第２実施形態
第２実施形態を、図７と８を用いて説明する。第２実施形態では、サイドウォールスペーサ１０６と１０７の形成前にハロー注入工程、及び表面近傍のハロー濃度を下げるためのｎ型不純物による打ち返し注入を行う。すなわち、第１実施形態に従って図３のようにゲート電極を加工した後、必要に応じて表面に注入保護膜（図示せず）を形成する。この後、エネルギーが１５〜２０ｋｅＶに設定されたｐ型不純物であるホウ素を、ドーズ量１×１０13〜１×１０14ｃｍ-2程度の面積密度で、垂直方向に対して１０°以下の角度で注入する。
【００７２】
更に本実施形態では、エネルギーが２０〜４０ｋｅＶに設定されたｎ型不純物であるヒ素を、ホウ素注入以下の注入量で、垂直方向に対して１０°以下の角度で注入する（図７）。
しかる後、ＣＶＤ法によって全面に２０ｎｍ〜１５０ｎｍ程度の絶縁膜を堆積した後、反応性イオンエッチング（ＲＩＥ）を用いたエッチバックによってサイドウォールスペーサ１０６と１０７を形成する。
【００７３】
この後、例えば、３０ｋｅＶにエネルギーが制御された砒素イオンを、５×１０15ｃｍ-2の面積密度で注入し、ＲＴＡ等のアニール処理を行う。その結果、サイドウォールスペーサ１０６と１０７の下の一部にまで伸びた拡散領域１０９と１１０、サイドウォールスペーサ１０６と１０７下のｐ型濃度が濃いハロー領域１１６と１１７、さらにその上部、第一の絶縁膜１０２との境界近くに、ヒ素打ち返しによってハロー濃度が下げられたハロー打ち返し領域１１８と１１９が形成される（図８）。
【００７４】
このハロー打ち返し領域を設けることで、サイドウォールスペーサ１０６と１０７下の浅い領域の抵抗を下げ、読出し電流を大きくできるので、十分な読出しマージンが確保され、信頼性が向上するという利点がある。
【００７５】
本実施形態では、サイドウォールスペーサ１０６と１０７の形成前にハロー注入を行っている。そのため、サイドウォールスペーサ１０６と１０７下部領域へハロー注入を、鉛直に近い角度で比較的低いエネルギーで行うことができるので、所望の深さに精度よく注入することができる。ハロー打ち返し注入に関しても同様である。
【００７６】
また、これらの注入の後でサイドウォールスペーサ１０６と１０７を形成するにあたっては、これらを熱酸化で形成するよりも、ＣＶＤ膜の堆積とエッチバックによって形成した方が好ましい。なぜなら、後者は、処理温度が低いため、注入プロファイルへの影響が少なく、高い精度で不純物プロファイルを制御できるためである。
以下、層間絶縁膜やコンタクトプラグ等の形成を適宜行うことにより、第２実施形態の半導体記憶装置が作製される。
【００７７】
第３実施形態
第３実施形態を、図９（ａ）及び（ｂ）を用いて説明する。第３実施形態は、半導体記憶装置の電極形成に関するものであり、半導体記憶装置をより高性能化することができる。
【００７８】
まず、第１の実施形態の説明に従って得られる図１（ａ）に示す構造に対し、フッ酸系溶液によって拡散領域１０９と１１０上及びゲート電極１０５上の自然酸化膜を極力除去する。この後、図９（ａ）に示すように、上面全面に、高融点金属膜１２０を堆積する。高融点金属膜１２０の材料としては、チタン、コバルト、ニッケル等の金属が挙げられる。この堆積工程は、スパッタリング法を用いるのが一般的であるが、他にＣＶＤ法等を用いてもよく、特に手段は問わない。適当な手段により、１０〜５０ｎｍ程度の膜厚で高融点金属１２０を堆積する。
【００７９】
次に、第１及び第２の２段階熱処理を行う。
まず、第１の熱処理として、４００℃〜７００℃程度の温度範囲で、１０秒〜３０秒程度のＲＴＡ処理を行う。この第１の熱処理によって、拡散領域１０９と１１０上面が高融点金属膜１２０と接触している部分、及びゲート電極１０５上面が高融点金属膜１２０と接触している部分において、シリコンと高融点金属が反応し、高融点金属シリサイド膜が形成される。
【００８０】
一方、上記のような比較的低温の温度では、高融点金属膜１２０と、シリコン酸化膜等からなる絶縁膜１０６との反応は抑えられ、高融点金属シリサイド膜は形成されない（本明細書では特に図示していないが、素子分離領域上も同じ理由により、高融点金属シリサイド膜は形成されない）。このため、シリコンが高融点金属と接触している部位のみに選択的に高融点金属シリサイド膜を形成することができる。
【００８１】
続いて、硫酸と過酸化水素水との混合溶液によるウェットエッチングによって未反応の高融点金属膜を除去する。これにより、図９（ｂ）に示すように、拡散領域１０９と１１０上に高融点金属シリサイド膜１２２と１２３が形成され、ゲート電極１０５上に高融点金属シリサイド膜１２１が形成されて、なおかつこれらが互いに電気的に絶縁されている構造を得ることができる。
【００８２】
この後、第２の熱処理として、８００℃〜１０００℃程度の温度範囲で、１０秒〜３０秒程度のＲＴＡ処理を行う。この処理により、高融点金属シリサイド膜１２１、１２２及び１２３の抵抗をさらに低下させることができる。
【００８３】
以上の工程により、自己整合的に、ゲート電極１０５及び拡散領域１０９と１１０上に低抵抗な高融点金属シリサイド膜を形成することができる。これによって、ゲート電極１０５と拡散領域１０９及び１１０のシート抵抗が低下するため、半導体記憶装置の低消費電力化、動作の高速化を実現できる。
【００８４】
以上のように、第１実施形態では、サイドウォールスペーサが、拡散領域をゲート電極に対しオフセットさせるためと、シリサイド膜を自己整合的にゲート電極と拡散領域の上の表面に形成し互いにショートすることを防ぐための、２つの役割を兼ねている。つまり２つの大きな役割が、簡便な工程によって同時に実現されているのである。なお、ここでは第１実施形態の半導体記憶装置に対して本手法を適用した例を説明したが、上記の他の実施形態に対しても、まったく同じ手法を適用できる。
【００８５】
第４実施形態
第４実施形態を、図１０を用いて説明する。第４実施形態は、図１０に示すように、電荷蓄積絶縁膜１０３と拡散領域１０９、１１０とはオフセット構造をとっているが、ゲート電極１０５は電荷蓄積絶縁膜１０３よりもチャネル方向（紙面左右方向）に幅広く設置され、拡散領域１０９、１１０の一部にオーバーラップしている。電荷蓄積絶縁膜１０３と拡散領域１０９、１１０がオフセットしていれば、すでに述べたように繰り返し耐性を改善する効果が得られるのであるから、上記図１のような構造に限定されることなく、このような図１０のような構造をとることも可能である。
【００８６】
加えて、本第４実施形態の構造では、ゲート電極１０５と拡散領域１０９、１１０がオーバーラップしているため、拡散領域１０９近傍から拡散領域１１０近傍までのチャネル領域全体に効果的にゲート電極１０５の電界をかけることができ、書込み消去速度を高速化させ、読出し電流の増加によって読出しマージンを増加させることができる。
【００８７】
第４実施形態の構造は、周知のＣＶＤやリソグラフィなどのプロセス技術の組み合わせによって得ることができる。半導体基板１０１上に熱酸化膜、電荷蓄積絶縁膜材料を設けた後、リソグラフィ及びエッチングにより、後に設けるゲート電極の幅よりも小さく加工することで、第一の絶縁膜１０２、電荷蓄積絶縁膜１０３を得る。次に、半導体基板１０１上を適宜熱酸化した後、ＣＶＤ酸化膜、ポリシリコン等を堆積した後、リソグラフィ及びエッチングにより、第二の絶縁膜１０４、ゲート電極１０５を加工する。しかる後、上記第一の実施形態に倣って適宜不純物注入とアニールを行い、拡散領域１０９、１１０、ハロー領域１１１、１１２を形成することで、図１０の構造を得ることができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１実施形態の半導体記憶装置の要部の概略断面図及び書込み動作を説明する概略断面図である。
【図２】本発明の第１実施形態の半導体記憶装置の書込み時の電荷の蓄積メカニズム及び消去メカニズムを説明する概略断面拡大図である。
【図３】本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図４】本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図５】本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図６】本発明の第１実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図７】本発明の第２実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図８】本発明の第２実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図９】本発明の第３実施形態の半導体記憶装置の製造方法を説明する概略断面図である。
【図１０】本発明の第４実施形態の半導体記憶装置の要部の概略断面図を説明する概略断面図である。
【図１１】従来の半導体記憶装置の要部の概略断面図である。
【図１２】従来の半導体記憶装置の書込み動作を説明する概略断面図である。
【図１３】従来の半導体記憶装置において、（ａ）図１１の書込み動作によって書込まれた部位を読出すための読出し動作、（ｂ）図１１の書込み動作によって書込まれた部位とは反対側の部位を読出すための読出し動作を、それぞれ説明する概略断面図である。
【図１４】従来の半導体記憶装置の消去動作を説明する概略断面図である。
【図１５】従来の半導体記憶装置の消去動作を説明するＰＮ接合部のバンド模式図である。
【図１６】図１１の要部を拡大した模式図である。
【図１７】従来の半導体記憶装置の書込み・消去の繰り返し後の状態を説明する概略図である。
【符号の説明】
【００８９】
１０１  半導体層
１０２、２０２  第一の絶縁膜
１０３、２０３  電荷蓄積絶縁膜
１０４、２０４  第二の絶縁膜
１０５、２０５  ゲート電極
１０６、１０７  サイドウォールスペーサ
１０８、２０８  チャネル領域
１０９、１１０、２０６、２０７  拡散領域
１１１、１１２  ハロー注入領域
１１３、２１１  反転層
１１４  蓄積電荷
１１５、２１６  ホットホール
１１１、１１２、１１６、１１７、２０９、２１０  ハロー領域
１１８、１１９  ハロー打ち返し領域
１２０  高融点金属膜
１２１、１２２、１２３  高融点金属シリサイド膜
２０１  半導体基板
２１２、２１２ａ、２１２ｂ  電子
２１３、２１４  読出し電流
２１５  トンネル電子
２１８  ホール残存領域
２１９  電子残存領域
【図１】
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【図２】
2007109955.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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