(57)【要約】      （修正有）【課題】ソース電極抵抗の増大を抑えつつ横方向のセルピッチを縮小できる、スーパージャンクション構造を有する半導体装置を提供すること。【解決手段】素子部１００における制御電極８の上に設けられた第２の絶縁膜７の厚さａが、制御電極８が設けられる素子部１００に対して隣接した終端部２００において半導体層２の主面側に設けられた第３の絶縁膜１０の厚さｂの１／３以下である。【選択図】図１
2007207784.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して、前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記半導体層の前記主面の反対側に設けられた第１の主電極と、
前記第２の半導体ピラー領域の上に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体領域及び前記第２の半導体領域の上に設けられた第２の主電極と、
前記第１の半導体ピラー領域、前記第１の半導体領域及び前記第２の半導体領域の上に設けられた第１の絶縁膜と、
前記第１の絶縁膜の上に設けられた制御電極と、
前記制御電極の上に設けられた第２の絶縁膜と、
前記制御電極が設けられる素子部に対して隣接した終端部において、前記半導体層の前記主面側に設けられた第３の絶縁膜と、
を備え、
前記第２の絶縁膜の厚さが、前記第３の絶縁膜の厚さの１／３以下であることを特徴とする半導体装置。
【請求項２】
前記第２の絶縁膜の厚さが、前記第３の絶縁膜の厚さの１／１５以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の絶縁膜は、前記制御電極を熱酸化した熱酸化膜と、前記熱酸化膜上に堆積された堆積膜と、を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記熱酸化膜はシリコン酸化膜であり、前記堆積膜はシリコン窒化膜であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記熱酸化膜及び前記堆積膜は、シリコン酸化膜であることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にスーパージャンクション構造を有する半導体装置に関する。
【背景技術】
【０００２】
従来より、パワーエレクトロニクス用途に適した縦形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が知られている。その縦形ＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）の電気抵抗に大きく依存する。そのドリフト層の電気抵抗を決定するドープ濃度は、ベース領域とドリフト層とが形成するｐｎ接合部の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係がある。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには、素子材料により決まる限界が有り、この限界を越えることが既存のパワー素子を越える低オン抵抗素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー領域とｎ型ピラー領域を埋め込んだ構造が知られている。例えば、特許文献１参照。これは、ｐ型ピラー領域とｎ型ピラー領域に含まれるチャージ量（不純物量）を同じにすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高濃度にドープされたｎ型ピラー領域を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。
【０００４】
このようにスーパージャンクション構造を用いることで材料限界を越えたオン抵抗と耐圧のトレードオフを実現することが可能であるが、ｐ型ピラー領域とｎ型ピラー領域の不純物量を増加させ、オン抵抗を低減させるためには、スーパージャンクション構造の横方向周期を狭くする必要がある。横方向周期を狭くしないで、ｐ型ピラー領域とｎ型ピラー領域の不純物量を増加させると、スーパージャンクション構造を完全空乏化させるために横方向電界が大きくなり、耐圧を決める縦方向電界が小さくなってしまう。このため、オン抵抗と共に耐圧も低下してしまう。よって、高耐圧を維持したまま、オン抵抗を低減するには、スーパージャンクション構造の横方向周期を狭くすることが不可欠である。
【０００５】
スーパージャンクション構造の横方向周期を狭くするに際しては、表面に形成されるＭＯＳゲート構造の横方向周期（ＭＯＳセルピッチ）も狭くしなければならない。ＭＯＳゲート構造も同様に微細化を行わないと、ＭＯＳゲート構造での抵抗が増加してしまい、素子全体のオン抵抗の低減が望めないためである。
【０００６】
ＭＯＳセルピッチを縮小するのに有効なのが、ソースコンタクト幅の縮小である。しかし、ソースコンタクト幅を縮めると、ソースコンタクト穴のアスペクト比（ソースコンタクト部の絶縁膜厚／ソースコンタクト幅）が大きくなってしまう。このアスペクト比が大きくなると、コンタクト穴へのソースメタルの埋め込み性が悪くなり、ソース電極抵抗が増加してしまう。
【特許文献１】特開２００３−１１５５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ソース電極抵抗の増大を抑えつつ横方向のセルピッチを縮小できる、スーパージャンクション構造を有する半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、前記第１の半導体ピラー領域に隣接して、前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、前記半導体層の前記主面の反対側に設けられた第１の主電極と、前記第２の半導体ピラー領域の上に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、前記第１の半導体領域及び前記第２の半導体領域の上に設けられた第２の主電極と、前記第１の半導体ピラー領域、前記第１の半導体領域及び前記第２の半導体領域の上に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた制御電極と、前記制御電極の上に設けられた第２の絶縁膜と、前記制御電極が設けられる素子部に対して隣接した終端部において、前記半導体層の前記主面側に設けられた第３の絶縁膜と、を備え、前記第２の絶縁膜の厚さが、前記第３の絶縁膜の厚さの１／３以下であることを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、ソース電極抵抗の増大を抑えつつ横方向のセルピッチを縮小できる、スーパージャンクション構造を有する半導体装置が提供される。
【発明を実施するための最良の形態】
【００１０】
以下に、図面を参照しつつ、本発明の実施形態について説明する。  
なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、各図面中の同一部分には同一符号を付している。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式図である。  
図２は、同半導体装置の要部平面構造を例示する模式図である。
【００１２】
高不純物濃度のｎ＋型シリコンからなる半導体層２の主面上に、ｎ型シリコンからなる第１のピラー領域（以下、単に「ｎ型ピラー領域」とも称する）３と、ｐ型シリコンからなる第２のピラー領域（以下、単に「ｐ型ピラー領域」とも称する）４とが、例えばストライプ状に並列して設けられている。
【００１３】
ｎ型ピラー領域３とｐ型ピラー領域４は、いわゆるスーパージャンクション構造を構成している。すなわち、ｎ型ピラー領域３とｐ型ピラー領域４は互いに隣接してｐｎ接合を形成している。なお、図１には、素子部１００だけでなく、終端部２００にもスーパージャンクション構造を設けた断面構造を例示したが、終端部２００にスーパージャンクション構造を設けなくてもよい。
【００１４】
ｐ型ピラー領域４の上には、ｐ型シリコンのベース領域（第１の半導体領域）５が、ｐ型ピラー領域４に接して設けられている。ベース領域５も、ｐ型ピラー領域４と同様に、ｎ型ピラー領域３に隣接してｐｎ接合を形成している。ベース領域５の表面には、ｎ＋型シリコンのソース領域（第２の半導体領域）６が選択的に設けられている。
【００１５】
ｎ型ピラー領域３から、ベース領域５を経てソース領域６に至る部分の上には、ゲート絶縁膜（第１の絶縁膜）７ａが設けられている。このゲート絶縁膜７ａの上にゲート電極（制御電極）８が設けられている。ゲート電極７ａの周囲と上面は、第２の絶縁膜７により覆われている。
【００１６】
ソース領域６の一部、およびベース領域５におけるソース領域６間の部分の上には、ソース電極（第２の主電極）９が設けられ、ソース領域６はそのソース電極９に電気的に接続されている。半導体層２の主面の反対側の面には、ドレイン電極（第１の主電極）１が設けられている。
【００１７】
また、図２に表されるように、素子表面には、ゲート配線５１を介してゲート電極８と接続されるゲート電極パッド５０と、ソース電極９と接続されるソース電極パッド６０が形成されている。
【００１８】
以上の構成要素は、半導体装置における素子部１００の主要な要素を構成する。ゲート電極８に所定の制御電圧が印加されると、その直下のベース領域５の表面付近にチャネルが形成され、ソース領域６とｎ型ピラー領域３とが導通する。その結果、ソース領域６、ｎ型ピラー領域３、半導体層２を介して、ソース電極９とドレイン電極１間に主電流経路が形成され、ソース電極９とドレイン電極１間はオン状態とされる。
【００１９】
素子部１００に隣接した終端部２００において半導体層２の主面側の表面上には、フィールド絶縁膜（第３の絶縁膜）１０が形成されている。ここで、ゲート電極８上の第２の絶縁膜７の厚さａと、フィールド絶縁膜１０の厚さｂとの関係は、（ｂ／１５）≦ａ≦（ｂ／３）となっている。
【００２０】
次に、本実施形態に係る半導体装置の製造方法の一例について説明する。  
図３〜図１１は、本実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【００２１】
まず、図３に表されるように、ｎ＋型シリコンの半導体層２の主面上に、ｎ型ピラー領域３と、ｐ型ピラー領域４とからなるスーパージャンクション構造を形成する。スーパージャンクション構造は、例えば、イオン注入と埋め込みエピタキシャル成長とを複数回繰り返すプロセスによって得ることができる。あるいは、ｎ型半導体層中にトレンチを形成し、そのトレンチにｐ型半導体層の埋め込み成長を行う方法や、トレンチを形成した後にトレンチ側壁にイオン注入を行う方法なども採用可能である。
【００２２】
スーパージャンクション構造の形成後、その表面に、図４に表されるように、絶縁膜（シリコン酸化膜）１０ａを熱酸化法により形成する。この後、図５に表されるように、エッチングにより、素子部の絶縁膜１０ａのみを除去した後、図６に表されるように、素子部表面に、ゲート絶縁膜（シリコン酸化膜）７ａを、熱酸化法により形成する。
【００２３】
その後、ゲート電極材料として例えばポリシリコン８を全面に堆積した後、リソグラフィーとエッチングにより、図７に表されるように、ポリシリコン８のパターニングを行う。この後、図８に表されるように、ポリシリコン８の熱酸化膜７ｂを形成した後、イオン注入と拡散により、ベース領域５とソース領域６を形成する。
【００２４】
その後、図９に表されるように、ゲート絶縁膜７ａ、熱酸化膜７ｂおよび絶縁膜１０ａの上に、例えば化学気相成長法により、シリコン窒化膜１０ｂを堆積形成し、さらにこのシリコン窒化膜１０ｂの上に、同じく化学気相成長法により、シリコン酸化膜１０ｃを堆積形成する。
【００２５】
そして、図１０に表されるように、素子部のシリコン酸化膜１０ｃを、リソグラフィーとエッチングにより選択的に除去する。シリコン窒化膜１０ｂと、シリコン酸化膜１０ｃの材料が異なることで、ウェットエッチングなどにより、素子部におけるシリコン酸化膜１０ｃのみを選択的にエッチングすることが可能となる。すなわち、シリコン窒化膜１０ｂは、エッチングストップ層として機能する。これにより、素子部の絶縁膜を薄く、終端部の絶縁膜を厚くした構造を形成することが可能となる。ゲート電極８の上には、熱酸化膜（熱酸化膜７ｂ、シリコン窒化膜１０ｂ）のみが形成され、堆積膜（シリコン酸化膜１０ｃ）は形成されていない。
【００２６】
その後、ソースコンタクト部のゲート絶縁膜７ａ及びシリコン窒化膜１０ｂに、コンタクト穴を開け、図１１に表されるように、そのコンタクト穴を充填するようにソース電極９を形成し、さらに、半導体層２の裏面にドレイン電極１を形成する。
【００２７】
以上説明したように、本実施形態によれば、終端部の絶縁膜厚は、耐圧確保に必要な厚さとしつつ、素子部の絶縁膜のみ薄くすることで、ソースコンタクト穴のアスペクト比の増大によるソースメタルの埋め込み性の悪化をきたさずに、ソースコンタクト幅を縮めて、スーパージャンクション構造の微細化に追従できる微細なＭＯＳゲート構造を有する半導体装置が得られる。この結果、高耐圧を維持しつつ、素子全体のオン抵抗をより低減できる。
【００２８】
前述したように、スーパージャンクション構造のｐｎピラー領域の横方向周期を狭くすると、抵抗増大を防ぐためにＭＯＳゲート構造のセルピッチも狭くしなければならない。ＭＯＳセルピッチは、ゲート長と、ゲート−ソース間オフセット長と、ソースコンタクト幅との和である。
【００２９】
リソグラフィー技術により微細なパターンを形成することで、ゲート長を短くすることは可能であるが、ベース領域間の間隔が狭くなり、オン抵抗が増加してしまう。また、ゲート−ソース間オフセット長を短くすると、ゲート−ソース間の短絡が起きやすくなり、ゲート−ソース間の耐圧や歩留まりが低下してしまう。そこで、特性を損なわずに、ＭＯＳセルピッチを縮小するのに有効なのが、ソースコンタクト幅の縮小である。
【００３０】
ソースコンタクト幅を縮めると、ソースコンタクト穴のアスペクト比（ソースコンタクト部の絶縁膜厚さ／ソースコンタクト幅）が大きくなってしまう。このアスペクト比が大きくなると、コンタクト穴へのソース電極の埋め込み性が悪くなり、ソース電極抵抗が増加してしまう。このため、ソースコンタクト穴のアスペクト比は、０．７以下とすることが望ましい。アスペクト比の増大をまねかずに、コンタクト幅を狭くするには、ソースコンタクト穴をあける部分の絶縁膜を薄くしなければならない。
【００３１】
ここで、図１２は、比較例に係る半導体装置の要部断面構造を例示する模式図である。終端部のフィールド絶縁膜は、熱酸化膜（シリコン酸化膜）１０ａと、化学気相成長法などにより堆積形成した堆積膜（シリコン酸化膜）１０ｃから構成される。素子部（ＭＯＳセル部）におけるゲート電極８の上にはゲート電極８を熱酸化して形成された熱酸化膜（シリコン酸化膜）７ｂが形成されている。終端部に設けられる堆積膜１０ｃは、その形成時に、ＭＯＳセル部にも堆積されるが、この比較例では、そのＭＯＳセル部における堆積膜１０ｃは、終端部と同じ厚さでそのまま残されている。
【００３２】
終端部の絶縁膜を薄くすると、素子表面の汚染などにより発生するチャージによる影響を受けやすくなり、耐圧低下が起きやすくなる。通常、終端部の表面チャージの影響を受け難くするために、素子耐圧にほぼ比例して、終端部の絶縁膜は厚くなる。
【００３３】
図１３は、終端部の絶縁膜厚（縦軸）と、素子耐圧（横軸）との関係を示すグラフである。
【００３４】
５００（Ｖ）以上の高耐圧素子では、終端部の絶縁膜厚（総酸化膜厚）は、２（μｍ）以上が必要とされる。終端部の絶縁膜は、熱酸化による酸化膜と、化学気相成長法などにより堆積した酸化膜と、により構成される。通常、１（μｍ）以上の熱酸化膜を得ることが難しいため、高耐圧素子であるほど堆積酸化膜を厚くしなければならない。したがって、ＭＯＳセル部にも終端部と同じ厚さで堆積酸化膜が形成される前述の比較例では、特に高耐圧素子になると、ＭＯＳセル部（ソースコンタクト部を含む）の絶縁膜も厚くなってしまう。
【００３５】
ソースコンタクト部の絶縁膜が厚くなると、この絶縁膜に開口されるソースコンタクト穴の開口幅を縮めた場合に、ソースコンタクト穴のアスペクト比が大きくなり、ソース電極の埋め込み性が悪化する。このため、ソースコンタクト幅の縮小、すなわちＭＯＳセル部の微細化には限界があった。
【００３６】
従来、例えば、高耐圧素子のセルピッチの微細化限界は、１２（μｍ）程度とされてきた。この理由について以下に説明する。
【００３７】
図１４は、耐圧（横軸）と、（終端部の絶縁膜厚／ソースコンタクト部の絶縁膜厚）比（縦軸）との関係を示すグラフである。  
また、図１５は、（終端部の絶縁膜厚／ソースコンタクト部の絶縁膜厚）比（横軸）と、ソースコンタクト穴のアスペクト比（縦軸）との関係を示すグラフである。
【００３８】
前述の比較例の構造では、図１４において点線（白丸のポイント）で表されるように、（終端部の絶縁膜厚／ソースコンタクト部の絶縁膜厚）比は、１〜２であった。また、ＭＯＳセルピッチが１２（μｍ）の場合、図１５に表されるように、（終端部の絶縁膜厚／ソースコンタクト部の絶縁膜厚）比が１．１〜２の範囲では、アスペクト比は、ソース電極の良好な埋め込み性が望める０．７以下となる。  
しかし、（終端部の絶縁膜厚／ソースコンタクト部の絶縁膜厚）比が１以下では、アスペクト比は０．７以上となってしまう。このようなことから、プロセスマージンも含めて、ＭＯＳセルピッチ縮小の限界は１２（μｍ）であった。なお、ＭＯＳセルピッチが１２（μｍ）ということは、ゲート長が６（μｍ）、ゲート−ソース間オフセット長が１（μｍ）、ソースコンタクト幅が４（μｍ）となる。
【００３９】
スーパージャンクション構造を有さない縦型ＭＯＳＦＥＴであって、５００（Ｖ）以上の高耐圧ＭＯＳＦＥＴにおいては、ドリフト部における抵抗が８０％以上を占め、ＭＯＳ部における抵抗は２０％以下であったため、ＭＯＳセルピッチが１２〜２０（μｍ）程度でも問題となっていなかった。これに対して、スーパージャンクション構造を有する高耐圧ＭＯＳＦＥＴでは、ドリフト部の抵抗を１／５以下に低減できるため、ＭＯＳ部における抵抗が占める割合が相対的に無視できなくなってきた。さらに、スーパージャンクション構造のセルピッチの縮小に伴い、ＭＯＳセルも微細化されないと、余分な抵抗が発生してしまう。このため、より微細なＭＯＳセルを形成することが、スーパージャンクション構造を有するＭＯＳＦＥＴでは不可欠となってきた。
【００４０】
スーパージャンクション構造を有するＭＯＳＦＥＴでは、セルピッチとオン抵抗がほぼ比例関係にある。セルピッチが１２（μｍ）の素子に対して、より特性を向上させた次世代素子では、その特性を向上させるのに２５％程度のオン抵抗の低減が要求される。この場合、セルピッチは９（μｍ）へと縮小させる必要がある。
【００４１】
しかし、図１５に示すように、セルピッチが９（μｍ）の場合、（終端部の絶縁膜厚／ソースコンタクト部の絶縁膜厚）比が１〜２の範囲では、コンタクト穴アスペクト比は１以上となってしまう。ソースメタルの埋め込みを良好に行うためには、セル部の絶縁膜厚を薄くして、アスペクト比を低減する必要がある。図１５に示すように、（終端部の絶縁膜厚／ソースコンタクト部の絶縁膜厚）比を３以上とすることで、セルピッチが９（μｍ）の場合でも、アスペクト比が０．７以下となる。これにより、ソースコンタクト穴への良好なソースメタルの埋め込み性を確保しつつ、ソースコンタクト幅を縮小して、セルピッチを９（μｍ）へと微細化させることが可能となる。
【００４２】
すなわち、０．７以下のアスペクト比を確保しつつ、９（μｍ）という微細なセルピッチを実現するには、（終端部の絶縁膜厚／ソースコンタクト部の絶縁膜厚）比を３以上にすることが要求される。
【００４３】
すなわち、例えば３０（Ｖ）程度のゲート−ソース間電圧に対する耐圧が確保されればよいＭＯＳセル部に対して、ドレイン電圧がかかる終端部は、より高耐圧が要求され、この高耐圧を確保するために厚さが決められる終端部の絶縁膜厚に対して、ＭＯＳセル部（ソースコンタクト部）の絶縁膜厚が１／３以下になるようにすれば、高耐圧を保持しつつ、なおかつ、ソースコンタクト穴のアスペクト比の増大をまねかずにＭＯＳセルを微細化して低オン抵抗を図れる。
【００４４】
図１１に表される本実施形態に係る半導体装置において、ソースコンタクト部上に形成され、ソースコンタクト穴があけられる部分の絶縁膜の厚さは、ゲート絶縁膜７ａの厚さと、シリコン窒化膜１０ｂの厚さとの和である。また、ゲート電極８の上には、ゲート電極材料であるポリシリコンの熱酸化膜７ｂと、シリコン窒化膜１０ｂが形成されている。熱酸化膜７ｂは、同じく熱酸化膜であるゲート絶縁膜７ａの厚さとほぼ同等であることから、ゲート電極８上に形成される絶縁膜厚（図１におけるａに対応）は、ソースコンタクト部上の絶縁膜と同等である。
【００４５】
したがって、前述した、ソースコンタクト部の絶縁膜厚が、終端部の絶縁膜厚（図１におけるｂに対応）の１／３以下ということは、ゲート電極８上の絶縁膜厚ａが、終端部の絶縁膜厚ｂの１／３以下であるということになる。
【００４６】
また、図１４において、実線（黒い四角形のポイント）は、本発明の実施形態に係る半導体装置に関しての、耐圧と、（終端部の絶縁膜厚／ソースコンタクト部の絶縁膜厚）比との関係を表す。この図１４より、耐圧が５００〜９００（Ｖ）の範囲で、（終端部の絶縁膜厚／ソースコンタクト部の絶縁膜厚）比の最大値は１５であり、よって、ソースコンタクト部の絶縁膜厚（＝ゲート電極８上の絶縁膜厚ａ）が、終端部の絶縁膜厚ｂの１／１５以上であれば、５００〜９００（Ｖ）の高耐圧素子において問題ないといえる。
【００４７】
なお、図１及び１１には図示していないが、終端部の表面には、ダイシングラインまで空乏層が到達しないようにフィールドストップ層を形成しておくことが望ましい。  
また、図１及び１１では、ソース電極が終端部へと張り出したフィールドプレート構造が示されているが、終端構造はこれに限定されない。  
また、プロセスフローも、図３〜図１１を参照して前述したものに限定されるものではない。
【００４８】
［第２の実施形態］
次に、図１６は、本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。  
本実施形態では、終端部表面に、ソース電極９に接続されたｐ型のＲＥＳＵＲＦ（Reduced Surface Field）層１１を設けて、終端部の電界集中緩和を図っている。
【００４９】
［第３の実施形態］
次に、図１７は、本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式図である。  
本実施形態に係る半導体装置は、以下のようなプロセスで得られる。
【００５０】
前述した図７に表される工程の後、ゲート電極（ポリシリコン）８を熱酸化して、ゲート電極８を覆う熱酸化膜１２ａを形成し、この後、熱酸化膜１２ａを覆うシリコン窒化膜（堆積膜）１２ｂを形成し、さらにこの後、シリコン窒化膜１２ｂの上に、シリコン酸化膜１０ｃを形成する。
【００５１】
次に、選択的にエッチングにより、素子部におけるシリコン酸化膜１０ｃを除去した後、ゲート電極８上のシリコン窒化膜１２ｂを熱酸化して、シリコン窒化膜１２ｂを覆うシリコン酸化膜１２ｃを形成し、この後、ソースコンタクト部にソースコンタクト穴をあけて、ソース電極９を形成する。
【００５２】
［第４の実施形態］
次に、図１８は、本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図である。  
本実施形態に係る半導体装置では、素子部の外周に、ベース領域５よりも深い、ｐ型のガードリング層１３が形成されている。
【００５３】
ＭＯＳセルの微細化を図るため、ゲート長を短くすると、ベース領域５どうしの間隔が狭くなるため、ベース領域５間のｎ型ピラー領域３における抵抗が増加してしまう。このため、ＭＯＳゲート部の抵抗増加を抑えつつ、セルピッチを縮めるためには、ベース領域５を浅くしなければならない。しかし、ベース領域５を浅くしてしまうと、ベース領域５の角部の曲率が小さくなり、特に終端部での電界が集中し、耐圧が低下してしまう。
【００５４】
そこで、本実施形態では、終端部に、ベース領域５よりも深いｐ型のガードリング層１３を設けている。ガードリング層１３の深さを、今までのベース領域と同等もしくは、深くすることで耐圧を保ち、ベース領域５の深さを浅くすることでセルピッチの縮小を可能とする。
【００５５】
現状、ＭＯＳゲートのセルピッチは、スーパージャンクション構造のセルピッチと同じで、１２〜１６（μｍ）であり、ゲート長は６（μｍ）、チャネル長は２（μｍ）、ベース領域深さは３〜４（μｍ）程度であった。  
これに対して、前述のガードリング層１３の深さを３〜４（μｍ）とし、ベース領域５の深さを１．５（μｍ）とすると、ゲート長は３（μｍ）まで短ゲート化することが可能であり、ＭＯＳゲート構造のセルピッチを６（μｍ）まで縮めることが可能となる。これにより、スーパージャンクション構造のセルピッチも同様に６（μｍ）まで縮めることが可能である。
【００５６】
ガードリング層１３は、ゲートしきい値電圧に影響しないため、不純物濃度を自由に決めることができる。深い拡散層を形成し、ホールの引き出し抵抗を下げるために、ガードリング層１３の不純物濃度は、ベース領域５よりも高いことが望ましい。
【００５７】
また、図１８では、ガードリング層１３が、最外周のゲート電極８の下に形成されているが、より外側まで形成されていてもかまわない。
【００５８】
［第５の実施形態］
次に、図１９は、本発明の第５の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【００５９】
ベース領域５を浅くすると、ソース領域６、ベース領域５、およびｎ型ピラー領域３から構成される寄生バイポーラトランジスタのゲインが高くなり、アバランシェ降伏時に寄生バイポーラが動作して、素子破壊するといったアバランシェ耐量の低下が懸念される。
【００６０】
そこで、本実施形態では、図１９に表されるように、ベース領域５にトレンチを形成し、その底部にｐ＋型コンタクト層１４を設け、このｐ＋型コンタクト層１４に接合するようにソース電極９を形成している。いわゆる、ソース電極のトレンチコンタクト構造となっている。これにより、ベース領域５のホール引き出し抵抗を低減し、寄生バイポーラトランジスタを動作し難くすることが可能である。これにより、アバランシェ耐量の低下を抑制できる。
【００６１】
なお、図１９では、ベース領域５にトレンチを形成し、その底部にｐ＋型コンタクト層１４を設けているが、トレンチを形成せずに、ベース領域５表層部に選択的にｐ＋型コンタクト層１４を設けてもよい。
【００６２】
［第６の実施形態］
次に、図２０は、本発明の第６の実施形態に係る半導体装置の要部断面構造を例示する模式図である。  
本実施形態では、ソース電極９と、ベース領域５及びソース領域６とのコンタクト開口がセルフアラインで形成される。
【００６３】
図２１〜図２５は、本実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【００６４】
ゲート電極（ポリシリコン）８を堆積するまでは、前述の第１の実施形態における図６までのフローと同じである。ゲート電極（ポリシリコン）８を堆積後、表面を熱酸化することで酸化膜７ｂを形成し、その後、図２１に表される絶縁膜１５を形成する。その後、絶縁膜１５、７ｂとポリシリコン８をパターニングし、再度、熱酸化を行い、ゲート電極（ポリシリコン）８の側壁に酸化膜を形成する。絶縁膜１５は、例えば、化学気相成長法などで堆積形成される、シリコン酸化膜やシリコン窒化膜である。
【００６５】
その後、図２２に表すように、ベース領域５およびソース領域６を、イオン注入および拡散により形成する。そして、図２３に表すように、絶縁膜１５の上にシリコン窒化膜１０ｂを堆積し、さらにこの上にシリコン酸化膜１０ｃを堆積した後、図２４に表されるように、素子部のシリコン酸化膜１０ｃをエッチングにより除去する。
【００６６】
その後、全面を、例えばＲＩＥ（Reactive Ion Etching）法によりエッチバックすることで、図２５に表すように、ソースコンタクト穴を開口する。このドライエッチングでは、横方向のエッチングレートは遅く、縦方向では速い。このため、ゲート電極８の側壁に絶縁膜を残したままコンタクト穴を形成することができる。そして、ゲート電極８上に、あらかじめ厚く絶縁膜１５を堆積しておくことで、エッチバックによりゲート電極８上の絶縁膜厚が薄くなっても、ゲート電極８上には十分な厚さの絶縁膜を残すことができる。これにより、ゲート−ソース間耐圧を保持することができる。
【００６７】
以上のようにして得られる本実施形態に係る半導体装置においては、ゲート電極８上の絶縁膜（熱酸化膜７ｂ、絶縁膜１５）の厚さａ（図２０参照）は、ゲート電極８の側方の絶縁膜の横方向寸法ｃよりも大きくなる。
【００６８】
また、本実施形態においても、上記実施形態と同様、ゲート電極８上の絶縁膜の厚さａは、終端部表面上の絶縁膜２０の厚さｂの１／３以下であり、ソースコンタクト穴のアスペクト比の増大を抑えることができる。
【００６９】
また、通常、ゲート−ソース間オフセット距離は、リソグラフィーの位置合わせ精度により決まっており、１（μｍ）以上とされてきた。しかし、本実施形態では、異方性エッチングにより全面をエッチバックすることで、セルフアライン的に、ソースコンタクト穴を形成でき、位置合わせずれが発生することがなく、ゲート−ソース間の耐圧保持に必要な最小限のオフセット距離にまで縮めることが可能となる。
【００７０】
ゲート電極８の側方に残る絶縁膜の厚さが、ゲート−ソース間オフセット距離となり、そのオフセット距離は、ゲート電極（ポリシリコン）８の熱酸化膜７ｂの厚さと、シリコン窒化膜１０ｂの厚さにより制御できる。例えば、熱酸化膜７ｂの厚さが０．１〜０．２（μｍ）、シリコン窒化膜１０ｂの厚さが０．１〜０．２（μｍ）とすると、ゲート−ソース間オフセット距離は、０．２〜０．４（μｍ）まで縮めることができる。
【００７１】
ソース長は、ソース電極９のコンタクト幅と、ゲート−ソース間オフセット距離と、の和で決まる。前述までの実施形態で説明してきたように、素子部の絶縁膜厚を薄くすることで、コンタクト幅は縮めることができる。そして、本実施形態では、さらに、ゲート−ソース間オフセット距離を縮めることができるため、結果として、ソース長を、より縮めることが可能となる。
【００７２】
［第７の実施形態］
次に、図２６は、本発明の第７の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【００７３】
本実施形態では、さらに素子部外周にガードリング層１３を設けることで、ベース領域５を浅くすることが可能となり、ゲート長を短くすることができる。これにより、さらにＭＯＳゲートピッチを微細化することが可能となる。
【００７４】
［第８の実施形態］
次に、図２７は、本発明の第８の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【００７５】
本実施形態では、上記第６の実施形態に係る半導体装置の構造に加えて、さらに第５の実施形態と同様、ソース電極９のトレンチコンタクト構造を採用することで、アバランシェ降伏時のホール排出が速やかになり、高いアバランシェ耐量を実現することが可能となる。
【００７６】
［第９の実施形態］
次に、図２８は、本発明の第９の実施形態に係る半導体装置の要部断面構造を例示する模式図である。  
本実施形態は、上記第８の実施形態に係る半導体装置の構造に加えて、さらにガードリング層１３を設けた構造である。
【００７７】
［第１０の実施形態］
次に、図２９は、本発明の第１０の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【００７８】
本実施形態では、ベース領域５間に、高濃度ｎ＋シリコン領域１６を設けている。これにより、ベース領域５間の抵抗を低減することができ、オン抵抗を低減することができる。
【００７９】
図２９では、ベース領域５よりも深く高濃度ｎ＋シリコン領域１６が形成されているが、浅くとも実施可能である。また、図２９は、図２６に表される第７の実施形態の構造に高濃度ｎ＋シリコン領域１６を加えた構造を示しているが、第７の実施形態以外の他の実施形態の構造においても高濃度ｎ＋シリコン領域１６を形成することで、オン抵抗を低減することが可能である。
【００８０】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００８１】
例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。
【００８２】
また、ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。
【００８３】
また、スーパージャンクション構造の形成方法に制限されることはなく、複数回のイオン注入とエピタキシャル成長を繰り返す方法や、トレンチを形成後に埋め込み成長を行う方法や、トレンチを形成した後、トレンチ側壁にイオン注入を行う方法など、様々な方法で実施可能である。
【００８４】
また、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
【００８５】
また、ＭＯＳＦＥＴに限らず、本発明は、スーパージャンクション構造を有する素子であれば、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode）との混載素子、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図２】同半導体装置の要部平面構造を例示する模式図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図４】図３に続く工程断面図である。
【図５】図４に続く工程断面図である。
【図６】図５に続く工程断面図である。
【図７】図６に続く工程断面図である。
【図８】図７に続く工程断面図である。
【図９】図８に続く工程断面図である。
【図１０】図９に続く工程断面図である。
【図１１】図１０に続く工程断面図である。
【図１２】比較例に係る半導体装置の要部断面構造を例示する模式図である。
【図１３】終端部の絶縁膜厚と、素子耐圧との関係を示すグラフである
【図１４】耐圧と、（終端部の絶縁膜厚／ソースコンタクト部の絶縁膜厚）比との関係を示すグラフである。
【図１５】（終端部の絶縁膜厚／ソースコンタクト部の絶縁膜厚）比と、ソースコンタクト穴のアスペクト比との関係を示すグラフである。
【図１６】本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図１７】本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図１８】本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図１９】本発明の第５の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図２０】本発明の第６の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図２１】本発明の第６の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図２２】図２１に続く工程断面図である。
【図２３】図２２に続く工程断面図である。
【図２４】図２３に続く工程断面図である。
【図２５】図２４に続く工程断面図である。
【図２６】本発明の第７の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図２７】本発明の第８の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図２８】本発明の第９の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図２９】本発明の第１０の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【符号の説明】
【００８７】
１…ドレイン電極（第１の主電極）、２…ｎ＋型半導体層、３…ｎ型ピラー領域（第１の半導体ピラー領域）、４…ｐ型ピラー領域（第２の半導体ピラー領域）、５…ベース領域（第１の半導体領域）、６…ソース領域（第２の半導体領域）、７ａ…ゲート絶縁膜（第１の絶縁膜）、７ｂ…シリコン酸化膜（熱酸化膜）、７…第２の絶縁膜、８…ゲート電極（制御電極）、９…ソース電極（第２の主電極）、１０…第３の絶縁膜、１０ａ…シリコン酸化膜（熱酸化膜）、１０ｂ…シリコン窒化膜（堆積膜）、１０ｃ…シリコン酸化膜（堆積膜）、１２ａ…シリコン酸化膜（熱酸化膜）、１２ｂ…シリコン窒化膜（堆積膜）、１２ｃ…シリコン酸化膜（熱酸化膜）、１５…絶縁膜（堆積膜）、２０…第３の絶縁膜、１００…素子部、２００…終端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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