(57)【要約】【課題】ノイズの低減を実現可能な半導体集積回路装置を提供する。【解決手段】複数の出力ピンＰＯ１１〜ＰＯ１５を駆動する複数の出力バッファＢＦ１１〜ＢＦ１５の内、例えばＢＦ１１〜ＢＦ１４の入力ノードに、それぞれ、遅延回路ＤＬＹ１１〜ＤＬＹ１４を設ける。各遅延回路ＤＬＹ１１〜ＤＬＹ１４の遅延時間は、それぞれ、例えば一定の時間間隔で異なっている。これによって、各出力バッファＢＦ１１〜ＢＦ１５はそれぞれ異なるタイミングで駆動するため、電源系ＶＣＣ，ＶＳＳのノイズも時間方向に分散される。また、各出力バッファＢＦ１１〜ＢＦ１５の電源系ＶＣＣ，ＶＳＳのノイズ量を監視する回路を設け、各遅延回路ＤＬＹ１１〜ＤＬＹ１４を、可変遅延回路とし、その遅延時間の調整を監視結果に基づいて行うことで、低ノイズを安定して維持することが可能となる。【選択図】図１
2007173893.tif 000002
【特許請求の範囲】
【請求項１】
第１出力バッファおよび第２出力バッファを含む複数の出力バッファと、
前記第２出力バッファの入力ノードに接続された遅延回路とを備え、
前記第１出力バッファは、第１タイミングで第１出力信号の出力を開始し、
前記第２出力バッファは、前記第１タイミングに前記遅延回路の遅延時間を加えた第２タイミングで第２出力信号の出力を開始することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記半導体集積回路装置は、
前記複数の出力バッファを駆動する電源系に接続された比較回路と、
タイミング調整回路とを備え、
前記遅延回路は、設定信号に応じて遅延時間を変更可能な可変遅延回路であり、
前記比較回路は、前記電源系の電圧と任意に設定可能な比較判定電圧とを比較して、前記タイミング調整回路に前記比較結果を出力し、
前記タイミング調整回路は、前記比較結果に基づいて前記遅延回路に前記設定信号を出力することを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記タイミング調整回路は、一定の時間間隔で前記比較結果を複数取得し、前記取得した複数の比較結果を多数決によって判定し、前記多数決の判定結果に基づいて前記遅延回路に前記設定信号を出力することを特徴とする半導体集積回路装置。
【請求項４】
請求項２記載の半導体集積回路装置において、
前記半導体集積回路装置は、
前記複数の出力バッファおよび前記タイミング調整回路を含む第１半導体チップと、
第２半導体チップとを備え、
前記第２半導体チップには、前記複数の出力バッファからの出力信号と、前記タイミング調整回路からの前記設定信号が入力され、
前記第２半導体チップは、前記入力された出力信号が備えるスキューを前記入力された設定信号に基づいて除去するスキュー調整回路を備えることを特徴とする半導体集積回路装置。
【請求項５】
出力バッファと、前記出力バッファを駆動する電源系に接続された比較回路と、タイミング調整回路とを有する半導体集積回路装置であって、
前記出力バッファは、
高電位側の出力信号を生成し、それぞれ並列に接続された複数のトランジスタと、
低電位側の出力信号を生成し、それぞれ並列に接続された複数のトランジスタと、
前記高電位側の複数のトランジスタおよび前記低電位側の複数のトランジスタのそれぞれの制御入力ノードを駆動し、設定信号に応じて駆動能力を変更可能な複数の可変駆動回路と備え、
前記比較回路は、前記電源系の電圧と任意に設定可能な比較判定電圧とを比較して、前記タイミング調整回路に前記比較結果を出力し、
前記タイミング調整回路は、前記比較結果に基づいて前記複数の可変駆動回路に前記設定信号を出力することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、多数の出力ピンを備え、高速動作が行われる半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、高速な出力信号の電圧遷移を、信号遷移に伴うノイズの発生を抑制しながら行なうことのできる出力バッファ回路が示されている。具体的には、出力信号の遷移期間において、最終段の出力ＭＯＳトランジスタのゲートバイアスを可変制御することで、出力ＭＯＳトランジスタの駆動能力を段階的に制御するものとなっている。ゲートバイアスの可変制御には、並列接続の複数のＭＯＳトランジスタが用いられ、その中のＯＮとなるトランジスタの数またはトランジスタの種類が信号の遷移期間で段階的に変わるような構成となっている。
【特許文献１】特開２００３−２５８６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等を代表とする各種半導体デバイスの高速化が進み、ＧＨｚレベルでの動作が必要とされてきている。このような半導体デバイスは、通常、複数の出力バッファによって駆動される複数の出力ピンを備えている。そうすると、複数の出力バッファが複数の出力ピンを同時かつ高速に駆動した場合に、図１７のように半導体デバイスの電源に大きなノイズが発生し、このノイズによって半導体デバイスの各種内部回路で誤動作が生じる恐れがある。
【０００４】
図１７は、従来技術の出力バッファを示す図であり、（ａ）はその構成を示す模式図、（ｂ）はその動作波形を示す概略図である。図１７（ａ）では、例えば５個の出力ピンＰＯ１７１〜１７５に接続された５個の出力バッファＢＦ１７１〜１７５が示されている。このような出力バッファ全てに対して例えば同時に‘Ｈ’レベル信号を入力すると、図１７（ｂ）のように出力ピンからも同時に‘Ｈ’レベル信号が出力される。この際、出力バッファの電源には一度に大きな電流が流れるが、この電流は、電源配線やパッケージ等のインダクタンス成分によって、図１７（ｂ）に示すように電源ノードＶＣＣの電圧降下ΔＶｐや接地ノードＶＳＳの電圧上昇ΔＶｎを誘発する。
【０００５】
そこで、従来技術では、半導体デバイス自体の電源強化（電源ピンの増加）や、特許文献１に記載されているような出力バッファの駆動能力制御（スルーレートの制御）によってノイズ対策を行ってきた。しかしながら、電源ピンの増加による対策は、チップサイズやパッケージピン数を増加させることになるため、半導体デバイスの小型化やコストなどの面で限界がある。また、スルーレートの制御による対策は、波形の立上り／立下り速度を鈍らせることになるので、ＧＨｚレベルの速度になると出力信号の遷移自体が動作周波数に追従できなくなり限界が生じてしまう。
【０００６】
そこで、本発明の目的は、このような問題等を鑑み、ノイズの低減を実現可能な半導体集積回路装置を提供することにある。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本発明による半導体集積回路装置は、複数の出力バッファの各入力ノードに、それぞれ異なる遅延時間を備えた遅延回路が接続されたものとなっている。これによって、複数の出力バッファは、それぞれ異なるタイミングで出力信号の出力を開始するため、出力バッファの電源系に生じる所謂同時切り替えノイズを低減可能となる。
【０００９】
また、本発明による半導体集積回路装置は、この出力バッファの電源系に接続された比較回路と、タイミング調整回路とを備え、前述した遅延回路を、設定信号に応じて遅延時間を変更可能な可変遅延回路で構成したものである。ここで、比較回路は、出力バッファの電源系の電圧と任意に設定可能な比較判定電圧とを比較して、タイミング調整回路に比較結果を出力し、タイミング調整回路は、この比較結果に基づいて遅延回路に設定信号を出力する。
【００１０】
すなわち、例えばノイズ量の許容範囲に該当する電圧を比較判定電圧として設定すると、比較回路は、出力バッファの電源系の電圧がこの許容範囲内であるか否かを判定する。ここで、許容範囲外であった場合、タイミング調整回路が、ノイズ量が許容範囲内に収まるまで、例えば、遅延回路の遅延時間（複数の出力バッファの遅延間隔）を段階的に遅らせるような制御を行う。これによって、設定したノイズ量の許容範囲を常に安定して維持することができる。つまり、通常は、プロセスや温度等のばらつきに伴いノイズ量の増大が発生するが、タイミング調整回路が、このばらつきを補正するような制御を行うため、常に少ないノイズ量を安定して維持できる。
【００１１】
また、本発明による半導体集積回路装置は、出力バッファと、出力バッファを駆動する電源系に接続された比較回路と、タイミング調整回路とを有するものとなっている。ここで、出力バッファは、例えば出力ピンに接続された並列接続の複数のＰＭＯＳトランジスタと、出力ピンに接続された並列接続の複数のＮＭＯＳトランジスタと、これらのＭＯＳトランジスタのゲートをそれぞれ駆動する複数の駆動回路を備えている。さらに、複数の駆動回路のそれぞれは、可変駆動回路となっており、前述したような比較回路およびタイミング調整回路の処理によって駆動能力が設定される。
【００１２】
このような構成を用いると、前述した説明と同様に、出力バッファの電源系のノイズ量が許容範囲内に収まるように各駆動回路の駆動能力（すなわちスルーレート）を調整できるため、プロセスや温度等のばらつきによらず少ないノイズ量を安定して維持することが可能となる。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体集積回路装置におけるノイズの低減が実現可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００１５】
なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００１６】
（実施の形態１）
図１は、本発明による実施の形態１の半導体集積回路装置において、その基本構成の一例を示す模式図である。図２は、図１の構成例を用いた場合の動作の一例を示す図であり、（ａ）は出力波形の概略図、（ｂ）は電源波形の概略図である。図１の半導体集積回路装置（半導体チップ）は、例えば５つの出力ピンＰＯ１１〜ＰＯ１５を備え、各出力ピンＰＯ１１〜Ｐ１５が、それぞれ出力バッファＢＦ１１〜ＢＦ１５によって駆動される構成となっている。ここで、本実施の形態の特徴は、ＢＦ１１，ＢＦ１２，ＢＦ１３，ＢＦ１４の入力ノードに、それぞれ、遅延回路ＤＬＹ１１，ＤＬＹ１２，ＤＬＹ１３，ＤＬＹ１４が備わっていることである。各遅延回路ＤＬＹ１１〜ＤＬＹ１４は、それぞれ遅延時間が異なっており、ここでは、ＤＬＹ１１＞ＤＬＹ１２＞ＤＬＹ１３＞ＤＬＹ１４の関係となっている。
【００１７】
このような構成において、半導体チップ内の図示しない内部回路から出力バッファＢＦ１１〜１５に向けて例えば同時に‘Ｈ’レベルのパルス信号が伝送されると、このパルス信号は、前述した各遅延回路ＤＬＹ１１〜１４を経て出力バッファＢＦ１１〜１５に入力される。したがって、出力バッファＢＦ１１〜１５は、それぞれ異なるタイミングで動作し、出力ピンＰＯ１１〜１５に対し、図２（ａ）に示すような出力信号を発生する。図２（ａ）では、遅延回路を経由しないＢＦ１５に対応する出力ピンＰＯ１５に最も早く‘Ｈ’レベルのパルス信号が出力され、以降、遅延回路に応じてＰＯ１４，ＰＯ１３，ＰＯ１２，ＰＯ１１の順番で‘Ｈ’レベルのパルス信号が出力されている。
【００１８】
そして、この出力バッファＢＦ１１〜１５の動作タイミングの違いに伴い、ＢＦ１１〜１５の電源ノードＶＣＣおよび接地ノードＶＳＳ（以降、ＶＣＣおよびＶＳＳを含めて電源系と呼ぶ）に生じる駆動電流の大きさも時間方向に分散されるため、ノイズを低減することが可能となる。すなわち、図２（ｂ）のようにＶＣＣの電圧降下ΔＶｐ１およびＶＳＳの電圧上昇ΔＶｎ１を抑制することができる。前述した図１７の場合と比較すると、遅延回路の時間設定や出力バッファの駆動能力などにもよるが、理想的には、ΔＶｐ１およびΔＶｎ１の大きさを、図１７のΔＶｐおよびΔＶｎを出力ピン数（ここでは５）で割った値程度に低減可能である。
【００１９】
図３は、本発明による実施の形態１の半導体集積回路装置において、その構成の一例を示す概略図である。図３に示す半導体集積回路装置は、例えば、２つの半導体チップＣＰ１，ＣＰ２を含み、各半導体チップが伝送線路ＭＳで接続された構成を備えている。このような半導体集積回路装置としては、例えば、ＣＰＵデバイスやメモリデバイスなどを１つの配線基板上に搭載して配線したＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）やマルチチップモジュールなどが挙げられる。
【００２０】
また、ＣＰ１，ＣＰ２は、半導体チップに限らず、例えば、１つの半導体チップ上に設けられた異なる回路ブロック（例えばＣＰ１がＣＰＵブロックでＣＰ２がメモリブロック）であってもよい。この場合、出力ピンＰＯおよび入力ピンＰＩは、内部出力ピンおよび内部入力ピンに該当し、伝送線路ＭＳはメタル配線層等に該当する。なお、通常は、ＣＰ１，ＣＰ２が半導体チップである場合の方が電源のインダクタンスなどが大きいと考えられるため、ここでは、半導体チップである場合を例として説明する。
【００２１】
一方の半導体チップＣＰ１には、出力ピンＰＯ３１〜ＰＯ３６にそれぞれ接続された出力バッファＢＦ３１ａ〜ＢＦ３６ａが含まれている。この内、ＢＦ３１ａ〜ＢＦ３４ａはデータ信号を出力し、ＢＦ３５ａはクロック信号を出力し、ＢＦ３６ａはタイミング調整回路ＴＩＭ＿ＣＬからの制御信号を出力する。また、ＢＦ３２ａ，ＢＦ３３ａ，ＢＦ３４ａの入力には、図１で述べたようなノイズ低減を実現するためそれぞれ遅延回路ＤＬＹ３１，ＤＬＹ３２，ＤＬＹ３３が接続されている。
【００２２】
ここで、半導体チップＣＰ１では、この遅延回路ＤＬＹ３１，ＤＬＹ３２，ＤＬＹ３３が可変遅延回路であり、各遅延時間を、データ出力を担う出力バッファＢＦ３１ａ〜ＢＦ３４ａのノイズ量に応じて設定可能となっていることが特徴となっている。ＢＦ３１ａ〜ＢＦ３４ａのそれぞれは、例えば、電源ノードＶＣＣおよび接地ノードＶＳＳのノイズ量が別途定めた許容範囲内であるか否かを判定する機能を備え、その結果となる判定信号ＭＯＨ３１〜３４（ＶＣＣ側）およびＭＯＬ３１〜３４（ＶＳＳ側）をタイミング調整回路ＴＩＭ＿ＣＬに出力する。ＴＩＭ＿ＣＬは、これらの判定信号を受けてノイズ量が許容範囲外であった場合、ノイズ量を許容範囲内に抑えるようにＤＬＹ３１〜ＤＬＹ３３の遅延時間を調整する。なお、このノイズ量の許容範囲の設定は、半導体チップ内部で行うことも半導体チップ外部で行うことも可能である。
【００２３】
一方、図３の他方の半導体チップＣＰ２には、入力ピンＰＩ３１〜ＰＩ３６にそれぞれ接続された入力バッファＢＦ３１ｂ〜ＢＦ３６ｂが含まれている。ＰＩ３１〜ＰＩ３６は、それぞれ伝送線路ＭＳを介して前述した出力ピンＰＯ３１〜ＰＯ３６に接続される。ここで、半導体チップＣＰ２では、データ入力を担う入力バッファＢＦ３１ｂ〜ＢＦ３４ｂの出力に、それぞれスキュー調整回路ＳＫ＿ＣＬ３１〜ＳＫ＿ＣＬ３４が接続されることが特徴となっている。スキュー調整回路ＳＫ＿ＣＬ３１〜ＳＫ＿ＣＬ３４のそれぞれは、前述した半導体チップＣＰ１のタイミング調整回路ＴＩＭ＿ＣＬからの出力信号をＰＩ３６およびＢＦ３６ｂを介して受信し、この信号に基づいたスキュー調整を行う。具体的には、ＣＰ１のＤＬＹ３１〜ＤＬＹ３３で遅延させられた（すなわちスキューが加えられた）各出力データ信号のスキューを無くすように調整し、ＣＰ２内の各内部回路（図示せず）に伝達する。
【００２４】
図４および図５は、図３の半導体集積回路装置において、その遅延回路の設定方法の一例を示す説明図である。図４に示すように、図３の遅延回路ＤＬＹ３１，ＤＬＹ３２，ＤＬＹ３３のそれぞれは、タイミング調整回路ＴＩＭ＿ＣＬから入力される調整ビット（設定信号）を受け、例えば、調整ビットが１ビット上がる度に遅延時間が増加するような仕様となっている。遅延回路の回路構成は、例えば、一般的に知られているＭＯＳキャパシタ型（容量値を変えて遅延時間を調整する方式）やインバータ型（インバータ段数を変えて遅延時間を調整する方式）などを用いることができる。通常は、ＭＯＳキャパシタ型を用いた方が調整する時間幅を小さくすることができる。
【００２５】
次に、例えばクロック周波数を１ＧＨｚ（クロック周期＝１０００ｐｓ）とした場合の遅延回路ＤＬＹ３１〜ＤＬＹ３３の仕様の一例を図５に示す。図５では、例えば３ビットの調整ビットを備え、調整ビットが“０００”，“００１”，“０１０”，…，“１１１”の際に、それぞれ２０ｐｓ，３０ｐｓ，４０ｐｓ，…，９０ｐｓ刻みの遅延時間が設定可能となっている。すなわち、２０ｐｓ刻みの場合は、ＤＬＹ３１が２０ｐｓ、ＤＬＹ３２が４０ｐｓ、ＤＬＹ３３が６０ｐｓの遅延時間に設定され、９０ｐｓ刻みの場合は、ＤＬＹ３１が９０ｐｓ、ＤＬＹ３２が１８０ｐｓ、ＤＬＹ３３が２７０ｐｓの遅延時間に設定される。
【００２６】
図６は、図３の半導体集積回路装置において、その遅延回路を介した出力波形の一例を示す概略図である。図６に示すように、図３のデータ出力ピンＰＯ３１〜ＰＯ３４には、図５に示したような遅延時間の設定によってそれぞれタイミングを一定時間ずらした形の出力波形が得られる。例えば、図５の調整ビットが“０００”の場合、ＰＯ３１の出力波形を基準にして、ＤＬＹ３１を介するＰＯ３２の出力波形が２０ｐｓ遅れ、ＤＬＹ３２を介するＰＯ３３の出力波形が４０ｐｓ遅れ、ＤＬＹ３３を介するＰＯ３４の出力波形が６０ｐｓ遅れる。なお、この２０ｐｓ刻みの設定でノイズ量が許容範囲をオーバーした場合は、タイミング調整回路ＴＩＭ＿ＣＬが自動的に調整ビットを繰り上げていき、許容範囲内に収まるまで３０ｐｓ刻み、４０ｐｓ刻み、…と遅延時間を変動させていく。
【００２７】
以上、図３〜図６のように、出力バッファのノイズ量を設定し、その設定範囲内に収まるように可変的に遅延時間を制御することで、例えば、プロセスや温度等のばらつきによらず少ないノイズ量を安定して保つことが可能となる。すなわち、仮に遅延回路の遅延時間を固定的に設計する場合は、通常、遅延時間のワースト条件で設計を行う。遅延時間のワースト条件とは、たとえプロセスや周辺温度等のばらつきによって遅延量が増加しても規定のクロック周期で十分に動作可能な範囲内で、できるだけ遅延時間が大きくなるような設計条件である。この状態の一例を、図７の上図に示す。また、図７では、この遅延時間のワースト条件におけるノイズ量（設計値）が示されている。
【００２８】
ここで、実チップ上の遅延回路ＤＬＹの遅延時間が、プロセスや温度等により遅延時間が大きくなる方向にばらついた場合、ノイズ量が小さくなり、また、ワースト条件の設計であるためクロック周波数の条件も満たすことができ、問題は生じない。しかしながら、遅延回路ＤＬＹの遅延時間が、図７の下図の時間Δｔのように遅延時間が小さくなる方向にばらついた場合、ノイズ量が大きくなり、場合によってはノイズ量の許容範囲を超えてしまうことも起こり得る。そこで、この遅延時間を可変設定可能とし、前述した設計値のノイズ量を許容範囲として設定すると、タイミング調整回路ＴＩＭ＿ＣＬが、設定したノイズ量（設計値）以内に収まるように自動的に遅延回路を制御することになる。つまり、ばらつきにより減少した遅延時間Δｔの分だけ増加させるような補正が自動的に行われる。これによって、少ないノイズ量でなおかつ規定のクロック周波数で動作可能な状態を常に安定して保つことが可能となる。また、実際には、求められるノイズ量の許容範囲も、各半導体チップやその使用環境によって若干異なることが考えられるため、このノイズ量を半導体チップ外部から設定可能とすることで、各半導体チップ毎に最適なノイズ量を設定することができる。
【００２９】
図８は、図３の半導体集積回路装置において、その出力バッファの詳細な構成例を示す回路図である。図８に示す出力バッファＢＦは、例えば、２段接続のインバータ回路ＩＶ８１，ＩＶ８２からなるバッファ回路と、このバッファ回路の電源系（電源ノードＶＣＣＱおよび接地ノードＶＳＳＱ）にそれぞれ接続された比較回路ＣＭＰｎおよびＣＭＰｐから構成される。バッファ回路の出力は、出力ピンＰＯに接続される。比較回路ＣＭＰｎは、バッファ回路と異なる電源系（電源ノードＶＤＤおよび接地ノードＶＳＳ）によって駆動され、バッファ回路の電源ノードＶＣＣＱの電圧と比較判定電圧ＶｒｅｆＨとを比較し、その比較結果を判定信号ＭＯＨとして出力する。比較回路ＣＭＰｐも、バッファ回路と異なる電源系（ＶＤＤ，ＶＳＳ）によって駆動され、バッファ回路の接地ノードＶＳＳＱの電圧と比較判定電圧ＶｒｅｆＬとを比較し、その比較結果を判定信号ＭＯＬとして出力する。
【００３０】
比較回路ＣＭＰｎは、例えば、負荷素子となる２個のＰＭＯＳトランジスタと、差動入力ノードを備えた２個のＮＭＯＳトランジスタと、ＶＳＳ側に設けられた電流源から構成される差動増幅回路となっており、反転側の入力ノードに、ＶＣＣＱが接続され、非反転側の入力ノードに比較判定電圧ＶｒｅｆＨが印加される。したがって、ＶＣＣＱの電圧がＶｒｅｆＨを下回った場合（すなわちノイズ量が許容範囲を超えた場合）は、判定信号ＭＯＨとして‘Ｈ’レベルが出力される。一方、比較回路ＣＭＰｐは、例えば、差動入力ノードを備えた２個のＰＭＯＳトランジスタと、負荷素子となる２個のＮＭＯＳトランジスタと、ＶＤＤ側に設けられた電流源から構成される差動増幅回路となっており、反転側の入力ノードに、ＶＳＳＱが接続され、非反転側の入力ノードに比較判定電圧ＶｒｅｆＬが印加される。したがって、ＶＳＳＱの電圧がＶｒｅｆＬを上回った場合（すなわちノイズ量が許容範囲を超えた場合）は、判定信号ＭＯＬとして‘Ｌ’レベルが出力される。
【００３１】
このような構成において、例えば、電源ノードＶＣＣＱの規定電圧を１Ｖ、ノイズ量の許容範囲を３００ｍＶとした場合、比較判定電圧ＶｒｅｆＨに０．７Ｖを、比較判定電圧ＶｒｅｆＬに０．３Ｖを設定する。この比較判定電圧は、前述したように半導体チップ内部で生成してもよいし、半導体チップ外部から設定可能にしてもよい。後者を用いると、許容するノイズ量を容易かつ自由に変更することが可能となる。なお、比較回路の電源は、誤動作を防止するためバッファ回路とは異なる電源系（ＶＤＤ，ＶＳＳ）を用いているが、この電源系にもノイズが発生する場合は、電源系と比較回路との間に例えばロウパスフィルタなどを挿入するとよい。
【００３２】
図９は、図３の半導体集積回路装置において、そのタイミング調整回路の詳細な構成例を示すブロック図である。図９に示すタイミング調整回路ＴＩＭ＿ＣＬは、例えば、４つの多数決判定回路ＪＧＥ１〜ＪＧＥ４と、各多数決判定回路にそれぞれ３つずつ接続されたフリップフロップＦ／Ｆと、各多数決判定回路の出力をオア演算するＯＲ回路ＯＲと、ＯＲの出力に応じてカウントを行うカウンタＣＵＮＴなどから構成される。３つのＦ／Ｆは、シフトレジスタを構成し、クロック信号ＣＬＫに同期して動作する。ＪＧＥ１は、このシフトレジスタの各段の出力信号を入力とし、シフトレジスタの入力は、前述した判定信号ＭＯＨ３１となっている。同様に、ＪＧＥ２，ＪＧＥ３，ＪＧＥ４には、判定信号ＭＯＨ３２，ＭＯＨ３３，ＭＯＨ３４からそれぞれに対応するシフトレジスタを介して入力が与えられる。
【００３３】
各多数決判定回路ＪＧＥ１〜ＪＧＥ４は、対応するシフトレジスタからの３つの信号のレベル（‘Ｈ’または‘Ｌ’）を判定し、この場合‘Ｈ’レベルが２個以上あれば‘Ｈ’レベルを、‘Ｌ’レベルが２個以上あれば‘Ｌ’レベルを出力する。そして、各多数決判定回路ＪＧＥ１〜ＪＧＥ４の出力はＯＲ演算され、カウンタＣＵＮＴに入力される。したがって、判定信号ＭＯＨ３１〜ＭＯＨ３４の内のいずれか１つでも、それぞれの多数決判定を介して‘Ｈ’レベル（すなわち、ノイズ量が許容範囲外）と判定された場合は、ＯＲ回路ＯＲによって‘Ｈ’レベルが出力され、カウンタＣＵＮＴによるカウントアップが行われる。ＣＵＮＴの出力は、図５の調整ビットとして各遅延回路ＤＬＹ３１〜ＤＬＹ３３に出力されており、これによって、カウントアップが行われる毎に各遅延回路の刻み幅が繰り上げられる。つまり、ノイズ量が許容範囲内に収まるまで、遅延回路の刻み幅の調整が自動的に行われる。また、カウンタＣＵＮＴの出力は、遅延回路だけでなく、図３のスキュー調整回路ＳＫ＿ＣＬ３１〜３４にも出力される。
【００３４】
なお、ここでは、判定信号ＭＯＨ側の処理を示したが、判定信号ＭＯＬ側の処理も同様に行われる。この場合は、ＭＯＬ３１〜ＭＯＬ３４の内のいずれか１つでも‘Ｌ’レベルと判定された場合にカウントアップを行うことになるため、図９のＯＲ回路がＮＡＮＤ回路に置き換えられる。そして、例えば、このＮＡＮＤ回路と図９のＯＲ回路を更にＯＲ演算した結果でカウンタＣＵＮＴを制御するとよい。また、ＭＯＨとＭＯＬの良否判定の極性を一致させた場合は、ＯＲまたはＮＡＮＤの一方の演算回路のみで対応することもできる。
【００３５】
このように、多数決判定を含めてノイズ量を判定することで、例えば半導体チップ外部から誘発された偶発的（突発的）なノイズなどを除外して電源ノイズの量を判定することができるため、より正確で安定したノイズの制御が実現可能となる。
【００３６】
図１０は、図３の半導体集積回路装置において、そのスキュー調整回路の詳細な構成例を示すブロック図である。図１０のスキュー調整回路ＳＫ＿ＣＬは、例えば、入力バッファＢＦ３１ｂ，ＢＦ３２ｂ，ＢＦ３３ｂ，ＢＦ３５ｂにそれぞれ接続された遅延回路ＤＬＹ１０３，ＤＬＹ１０２，ＤＬＹ１０１，ＤＬＹ１０４と、ＤＬＹ１０１〜ＤＬＹ１０３および入力バッファＢＦ３４ｂの出力にそれぞれ接続されたフリップフロップＦ／Ｆなどから構成される。ＢＦ３１ｂ〜ＢＦ３４ｂには、データ信号が入力され、ＢＦ３５ｂには、クロック信号が入力される。また、ＢＦ３６ｂには、前述したタイミング調整回路ＴＩＭ＿ＣＬからの設定信号（調整ビット）が入力される。
【００３７】
ＤＬＹ１０１〜ＤＬＹ１０３には、ＢＦ３６ｂを介して調整ビットが入力され、この信号に基づいてスキューを無くす調整が行われる。すなわち、例えば、入力ピンＰＩ３１を基準にしてＰＩ３２，ＰＩ３３，ＰＩ３４の信号がそれぞれ２０ｐｓ，４０ｐｓ，６０ｐｓ遅れている場合は、逆に、ＤＬＹ１０３，ＤＬＹ１０２，ＤＬＹ１０１の遅延時間をそれぞれ６０ｐｓ，４０ｐｓ，２０ｐｓに設定する。ＤＬＹ１０４は、ＢＦ３６ｂからの調整ビットを受けて、クロック信号の位相がデータ信号の位相に対して最適となるような調整を行う。フリップフロップＦ／Ｆは、この調整したクロック信号に同期して動作し、ＤＬＹ１０１〜ＤＬＹ１０３を介した信号と遅延回路を介さない信号からなる４つのデータ信号から高精度にスキューを取り除く。これによって、例えば遅延回路以外の部分で生じたスキューも含めて調整可能となる。
【００３８】
なお、クロック周波数の周期に比べて、入力ピンＰＩ３１〜ＰＩ３４におけるスキューの大きさが十分に小さい場合や、フリップフロップＦ／Ｆのみで同期化（スキューの除去）が可能な場合は、必ずしもスキュー調整回路ＳＫ＿ＣＬ内にデータ信号用の遅延回路を設ける必要はない。言い換えれば、図３の半導体チップＣＰ２内に、特に特別な構成を備える必要はない。例えば、１００ＭＨｚ（周期：１００００ｐｓ）のＬＳＩに対して、図５の場合の最大遅延である２７０ｐｓ程度のスキューを加えても特に問題は生じない。
【００３９】
図１１は、ノイズ量のシミュレーション結果の一例を示すものであり、（ａ）は、図３の構成を用いた場合の電源波形図、（ｂ）は、比較対象として出力バッファを同時に動作させた場合の電源波形図である。図１１は、クロック周波数を１ＧＨｚ（周期：１ｎｓ）とし、８個の出力バッファを用いた場合での出力バッファ等の電源波形を示している。電源系のインダクタンス値は２ｎＨとし、図１１（ａ）の場合は、出力バッファの各出力を５０ｐｓ刻みで遅延させている。
【００４０】
図１１（ａ）に示すように、図３の構成を用いた場合、例えば電源ノードＶＣＣＱのノイズ量（ピークｔｏピーク）は、０．１Ｖ程度となっている。一方、出力バッファを同時に動作させた場合、図１１（ｂ）に示すように電源ノードＶＣＣＱのノイズ量（ピークｔｏピーク）は、０．３Ｖ程度となる。したがって、図３の構成を用いることで、電源ノイズの量を約１／３程度に低減可能となる。
【００４１】
以上、本実施の形態１の半導体集積回路装置のように、各出力バッファの駆動タイミングにそれぞれ異なる遅延時間を持たせることで、出力バッファの駆動に伴う電源ノイズを低減することが可能となる。更に、電源ノイズ量を監視し、それが許容範囲内に収まるように遅延時間を自動的に調整するような構成を用いることで、プロセスや温度等のばらつきによらず少ないノイズ量を安定して保つことが可能となる。
【００４２】
（実施の形態２）
本実施の形態２の半導体集積回路装置は、実施の形態１で述べたような電源ノイズ量を監視してフィードバックをかける手法を出力バッファのスルーレートの調整に適用したものである。
【００４３】
図１２は、本発明による実施の形態２の半導体集積回路装置において、その構成の一例を示す概略図である。図１２に示す半導体集積回路装置は、図３の構成と同様に、例えば、２つの半導体チップＣＰ１ａ，ＣＰ２ａを含み、各半導体チップが伝送線路で接続された構成を備えている。一方の半導体チップＣＰ１ａには、出力ピンＰＯ１２１〜ＰＯ１２５にそれぞれ接続された出力バッファＢＦ１２１ａ〜ＢＦ１２５ａが含まれている。この内、ＢＦ１２１ａ〜ＢＦ１２４ａはデータ信号を出力し、ＢＦ１２５ａはクロック信号を出力する。
【００４４】
また、半導体チップＣＰ１ａには、図３と同様の機能を備えたタイミング調整回路ＴＩＭ＿ＣＬａが含まれている。出力バッファＢＦ１２１ａ〜ＢＦ１２４ａは、詳細は後述するが、図３における出力バッファと異なりスルーレートを調整可能な構成となっている。ただし、出力バッファの電源系には、図３の出力バッファと同様に比較回路ＣＭＰａ，ＣＭＰｎ（図８参照）が接続されており、これによる判定信号ＭＯＨ１２１ａ〜１２４ａ，ＭＯＬ１２１ａ〜１２４ａがＴＩＭ＿ＣＬａに入力される。ＴＩＭ＿ＣＬａは、これらの判定信号を受けて、図９で述べたような判定を行いその結果となる調整ビット（設定信号）を出力バッファＢＦ１２１ａ〜ＢＦ１２４ａに出力する。そして、ＢＦ１２１ａ〜ＢＦ１２４ａは、調整ビットの値に基づいて自身の駆動力（スルーレート）を制御する。一方、半導体チップＣＰ２ａは、図３に対応させて便宜上示しているが、特に特徴的な構成は備えておらず、図３の当該チップＣＰ２に含まれるスキュー調整回路ＳＫ＿ＣＬも特に必要はない。
【００４５】
次に、以降の説明の理解を容易にするため、まず、本発明の前提として検討した出力バッファについて図１３および図１４を用いて説明する。図１３は、本発明の前提として検討した半導体集積回路装置において、スルーレート機能を備えた出力バッファの一例を示す図であり、（ａ）は、その回路図、（ｂ）は、（ａ）の動作説明図である。図１４は、図１３の出力バッファを用いた場合の問題点を説明する図である。
【００４６】
図１３（ａ）に示す出力バッファは、例えば、３つのＰＭＯＳトランジスタＭＰ１〜ＭＰ３と、３つのＮＭＯＳトランジスタＭＮ１〜ＭＮ３と、これらのトランジスタのゲートをそれぞれ駆動する６つの駆動回路ＤＲ１〜３，ＤＲ１１〜１３からなる駆動回路群ＤＲＧから構成される。ＭＰ１〜ＭＰ３のそれぞれは、本来必要な駆動能力（１個のみのＰＭＯＳトランジスタで実現する場合に必要な駆動能力）の１／３程度の駆動能力を備えている。また、ＭＮ１〜ＭＮ３も同様である。ＭＰ１〜ＭＰ３のソースは電源ノードＶＣＣＱに接続され、ドレインは出力ピンＰＯに接続される。ＭＮ１〜ＭＮ３のソースは接地ノードＶＳＳＱに接続され、ドレインは出力ピンＰＯに接続される。このような構成による出力動作は、例えば図１３（ｂ）に示すように行われる。
【００４７】
図１３（ｂ）では、ＭＮ１〜ＭＮ３のゲートがそれぞれ異なるスルーレートで駆動され、ＭＰ１〜ＭＰ３のゲートもそれぞれ異なるスルーレートで駆動されている。すなわち、駆動回路群ＤＲＧ内では、ＭＰ１〜ＭＰ３に対応する３つの駆動回路ＤＲ１〜ＤＲ３の駆動能力がＤＲ１＞ＤＲ２＞ＤＲ３となっており、その出力ノードＰ１〜Ｐ３におけるスルーレートがＰ１＞Ｐ２＞Ｐ３となっている。同様に、ＭＮ１〜ＭＮ３に対応する３つの駆動回路ＤＲ１１〜ＤＲ１３の駆動能力もＤＲ１１＞ＤＲ１２＞ＤＲ１３となっており、その出力ノードＮ１〜Ｎ３におけるスルーレートもＮ１＞Ｎ２＞Ｎ３となっている。このような駆動方式を用いると、出力ピンＰＯに対する出力信号の推移過程において、ＰＭＯＳトランジスタ側（ＭＰ１〜ＭＰ３）およびＮＭＯＳトランジスタ側（ＭＮ１〜ＭＮ３）の動作が急峻に行われないように制御できるため、ノイズを低減可能となる。
【００４８】
しかしながら、図１３の構成では、ノイズ量の大きさがプロセスや温度等のばらつきによって変動してしまう。すなわち、例えば、図１３のＭＰ１〜３，ＭＮ１〜３や各駆動回路ＤＲ１〜３，ＤＲ１１〜１３内のトランジスタにおけるＷ（ゲート幅）／Ｌ（ゲート長）が、プロセスばらつきにより大きくなると、図１３（ｂ）の各スルーレートが増大し、出力ピンＰＯにおける出力信号のスルーレートも大きくなってしまう。これはノイズ量の増大に繋がる。図１４で説明すると、条件ＳＳ（例えば、ばらつきによってＷ／Ｌが最小となった場合）と条件ＦＦ（例えば、ばらつきによってＷ／Ｌが最大となった場合）でＭＯＳトランジスタＭＰ１〜３，ＭＮ１〜３の電流変化率（ｄｉ／ｄｔ）が異なり、これに伴ってＶＣＣＱ，ＶＳＳＱに生じる電源ノイズ量も変化する。
【００４９】
そこで、出力バッファを、例えば図１５に示すような構成にするとよい。図１５は、図１２の半導体集積回路装置において、その出力バッファの構成例を示す回路図である。図１５の出力バッファは、図１３の構成例と比較して駆動回路群ＤＲＧｖの構成が異なっている。図１５では、ＭＰ１〜ＭＰ３のゲートが可変駆動回路ＤＲ１ｖ〜ＤＲ３ｖによって駆動され、ＭＮ１〜ＭＮ３のゲートが可変駆動回路ＤＲ１１ｖ〜ＤＲ１３ｖによって駆動される。そして、各可変駆動回路ＤＲ１ｖ〜３ｖ，ＤＲ１１ｖ〜１３ｖの駆動能力は、タイミング調整回路ＴＩＭ＿ＣＬａからの調整ビットによって設定される。なお、図１２の出力バッファＢＦ１２１ａ〜ＢＦ１２４ａの構成は、厳密には、前述した図８の出力バッファ内のＩＶ８１およびＩＶ８２からなるバッファ回路の部分を図１５の構成例に置き換えたようなものとなる。
【００５０】
このような構成を用いると、図１６に示すように、プロセスや温度等のばらつきによらず、少ないノイズ量を安定して保つことが可能となる。図１６は、図１５を含んだ図１２の出力バッファを用いた場合の効果を説明する図である。図１２の出力バッファは、前述したように、出力バッファの電源系に生じるノイズ量の許容範囲が設定可能であるため、このノイズ量を、図１６における条件ＳＳに該当するノイズ量に設定する。そうすると、プロセスばらつき等によってノイズ量が増大しても、タイミング調整回路ＴＩＭ＿ＣＬａによって、その増大した分をキャンセルする方向に駆動回路ＤＲ１ｖ〜３ｖ，ＤＲ１１ｖ〜１３ｖの駆動能力が制御される。すなわち、駆動能力が下げられ、スルーレートが小さくなるように制御される。従って、少ないノイズ量を安定して保つことが可能となる。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
例えば、図８等では、厳密にノイズ量の制御を行うため、各出力バッファ毎に１対の比較回路ＣＭＰｐ，ＣＭＰｎを設ける例を示したが、比較回路の面積などが問題となるのであれば、複数の出力バッファに対して１対の比較回路を設けたり、全ての出力バッファに接続された電源系自体に対して１対の比較回路を設けることも可能である。
【産業上の利用可能性】
【００５３】
本発明の半導体集積回路装置は、多数の出力ピンを備え、高速動作が行われるマイクロプロセッサやメモリなどのＬＳＩに適用して特に有益な技術であり、これに限らず、同時に動作する出力バッファ数が多く、電源ピン数が少ないロジックＬＳＩなどを含めてＬＳＩ全般に広く適用可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明による実施の形態１の半導体集積回路装置において、その基本構成の一例を示す模式図である。
【図２】図１の構成例を用いた場合の動作の一例を示す図であり、（ａ）は出力波形の概略図、（ｂ）は電源波形の概略図である。
【図３】本発明による実施の形態１の半導体集積回路装置において、その構成の一例を示す概略図である。
【図４】図３の半導体集積回路装置において、その遅延回路の設定方法の一例を示す説明図である。
【図５】図３の半導体集積回路装置において、その遅延回路の設定方法の一例を示す説明図である。
【図６】図３の半導体集積回路装置において、その遅延回路を介した出力波形の一例を示す概略図である。
【図７】図３の半導体集積回路装置の効果の一例を示す説明図である。
【図８】図３の半導体集積回路装置において、その出力バッファの詳細な構成例を示す回路図である。
【図９】図３の半導体集積回路装置において、そのタイミング調整回路の詳細な構成例を示すブロック図である。
【図１０】図３の半導体集積回路装置において、そのスキュー調整回路の詳細な構成例を示すブロック図である。
【図１１】ノイズ量のシミュレーション結果の一例を示すものであり、（ａ）は、図３の構成を用いた場合の電源波形図、（ｂ）は、比較対象として出力バッファを同時に動作させた場合の電源波形図である。
【図１２】本発明による実施の形態２の半導体集積回路装置において、その構成の一例を示す概略図である。
【図１３】本発明の前提として検討した半導体集積回路装置において、スルーレート機能を備えた出力バッファの一例を示す図であり、（ａ）は、その回路図、（ｂ）は、（ａ）の動作説明図である。
【図１４】図１３の出力バッファを用いた場合の問題点を説明する図である。
【図１５】図１２の半導体集積回路装置において、その出力バッファの構成例を示す回路図である。
【図１６】図１５を含んだ図１２の出力バッファを用いた場合の効果を説明する図である。
【図１７】従来技術の出力バッファを示す図であり、（ａ）はその構成を示す模式図、（ｂ）はその動作波形を示す概略図である。
【符号の説明】
【００５５】
ＤＬＹ  遅延回路
ＶＣＣ，ＶＣＣＱ，ＶＤＤ  電源ノード
ＶＳＳ，ＶＳＳＱ  接地ノード
ＢＦ  バッファ
ＰＯ  出力ピン
ＭＯＨ，ＭＰＬ  判定信号
ＰＩ  入力ピン
ＳＫ＿ＣＬ  スキュー調整回路
ＴＩＭ＿ＣＬ  タイミング調整回路
ＣＰ  半導体チップ
ＩＶ  インバータ回路
ＣＭＰ  比較回路
ＪＧＥ  多数決判定回路
Ｆ／Ｆ  フリップフロップ
ＯＲ  ＯＲ回路
ＣＵＮＴ  カウンタ
ＭＰ  ＰＭＯＳトランジスタ
ＭＮ  ＮＭＯＳトランジスタ
ＤＲ  駆動回路
ＤＲＧ  駆動回路群
【図１】
2007173893.tif 000003
【図２】
2007173893.tif 000004
【図３】
2007173893.tif 000005
【図４】
2007173893.tif 000006
【図５】
2007173893.tif 000007
【図６】
2007173893.tif 000008
【図７】
2007173893.tif 000009
【図８】
2007173893.tif 000010
【図９】
2007173893.tif 000011
【図１０】
2007173893.tif 000012
【図１１】
2007173893.tif 000013
【図１２】
2007173893.tif 000014
【図１３】
2007173893.tif 000015
【図１４】
2007173893.tif 000016
【図１５】
2007173893.tif 000017
【図１６】
2007173893.tif 000018
【図１７】
2007173893.tif 000019