(57)【要約】【課題】  ノイズ除去用の三端子コンデンサの他に、電流変化の大きな電源端子に対しても確実に電荷供給が可能な補助用のコンデンサを設けることで、不要輻射ノイズの低減化と電圧変動の抑制とを図った多層回路基板及び電子装置を提供する。【解決手段】  マイクロコンピュータ５実装の第１信号層１とグランド端子用パターン２０を有するグランド層２と外部電源用パターン３１及び電源端子用パターン３２を有する電源層３と三端子コンデンサ６及び二端子コンデンサ７を有する第２信号層４とを備える。マイクロコンピュータ５の電源端子，グランド端子はランド１１ａ〜１７ａ，１１ｂ〜１７ｂを通じてパターン３２，２０にそれぞれ接続されている。三端子コンデンサ６はパターン３１，３２，２０にそれぞれ接続されたランド４１，４２，４３に実装され、二端子コンデンサ７はパターン３２，２０にそれぞれ接続されたランド４５，４６に実装されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
電流変化の大きな電源端子を含む複数の電源端子と複数のグランド端子とを有した半導体装置が、絶縁性基体の表面に実装され、外部電源が接続される外部電源用パターンと、上記電源端子がビアホールを通じて接続された電源端子用パターンと、上記グランド端子がビアホールを通じて接続されたグランド端子用パターンとが、上記絶縁性基体の中間層，裏面又は表面のいずれかに設けられ、三端子コンデンサの両電源ライン電極が接続された１対の電源ライン用ランドと三端子コンデンサのグランド電極が接続されたグランド用ランドとが、上記絶縁性基体の裏面又は表面に設けられ、当該１対の電源ライン用ランドの一方がビアホール又は導体パターンを通じて上記外部電源用パターンに接続されると共に、他方の電源ライン用ランドがビアホールを通じて上記電源端子用パターンに接続され、上記グランド用ランドがビアホール又は導体パターンを通じて上記グランド端子用パターンに接続された多層回路基板であって、
上記電源端子用パターン通じて上記電流変化の大きな電源端子に接続され、当該電源端子に電荷を供給可能な補助用のコンデンサを、上記絶縁性基体の表面における上記電流変化の大きな電源端子の周辺部、又は上記絶縁性基体の裏面に設けた、
ことを特徴とする多層回路基板。
【請求項２】
請求項１に記載の多層回路基板において、
上記電流変化の大きな電源端子は、上記半導体装置内のクロック回路に電荷を供給するクロック電源端子である、
ことを特徴とする多層回路基板。
【請求項３】
請求項１又は請求項２に記載の多層回路基板において、
上記補助用のコンデンサは、二端子コンデンサであり、
当該二端子コンデンサの両電極が接続される１対のランドが、上記絶縁性基体の裏面に設けられ、当該１対のランドの一方がビアホールを通じて上記電源端子用パターンに接続される共に、他方のランドがビアホールを通じて上記グランド端子用パターンに接続されている、
ことを特徴とする多層回路基板。
【請求項４】
請求項１又は請求項２に記載の多層回路基板において、
上記補助用のコンデンサは、三端子コンデンサであり、
当該三端子コンデンサの両電源ライン電極が接続された１対の電源ライン用ランドと三端子コンデンサのグランド電極が接続されたグランド用ランドとが、上記絶縁性基体の裏面に設けられ、当該１対の電源ライン用ランドの一方がビアホールを通じて上記外部電源用パターンに接続されると共に、他方の電源ライン用ランドがビアホールを通じて上記電源端子用パターンに接続され、上記グランド用ランドがビアホールを通じて上記グランド端子用パターンに接続されている、
ことを特徴とする多層回路基板。
【請求項５】
請求項１又は請求項２に記載の多層回路基板において、
上記三端子コンデンサである第１の三端子コンデンサと、上記補助用のコンデンサである第２の三端子コンデンサとを有し、
上記第１の三端子コンデンサの１対の電源ライン用ランドとグランド用ランドとを、上記絶縁性基体の裏面又は表面の一方に設け、
上記第２の三端子コンデンサの両電源ライン電極が接続された１対の電源ライン用ランドとグランド電極が接続されたグランド用ランドとを、上記絶縁性基体の裏面又は表面の他方であって且つ上記第１の三端子コンデンサの１対の電源ライン用ランドとグランド用ランドのそれぞれと対応する位置に配設し、
上記第１の三端子コンデンサと第２の三端子コンデンサの対応する電源ライン用ランド同士及び対応するグランド用ランド同士を直状のビアホールでそれぞれ接続することにより、
上記第１の三端子コンデンサと第２の三端子コンデンサとを並列接続構成にした、
ことを特徴とする多層回路基板。
【請求項６】
請求項１ないし請求項４のいずれかに記載の多層回路基板において、
上記補助用のコンデンサを、上記絶縁性基体の裏面であって、上記電流変化の大きな電源端子の真下となる位置に配置した、
ことを特徴とする多層回路基板。
【請求項７】
請求項１ないし請求項６のいずれかに記載の多層回路基板において、
上記半導体装置の端子配列は、ＢＧＡタイプの端子配列である、
ことを特徴とする多層回路基板。
【請求項８】
請求項１ないし請求項７のいずれかに記載の多層回路基板において、
上記三端子コンデンサは、両端部に上記電源ライン電極を有すると共に略中央部に上記グランド電極を有するチップ型三端子コンデンサであり、
上記二端子コンデンサは、両端部に電極を有するチップ型二端子コンデンサである、
ことを特徴とする多層回路基板。
【請求項９】
請求項１ないし請求項８のいずれかに記載の多層回路基板において、
上記外部電源用パターンと電源端子用パターンとを、上記絶縁性基体の厚さ方向から見て重ならないように配設した、
ことを特徴とする多層回路基板。
【請求項１０】
外部電源用パターンと、この外部電源用パターンと電気的に接続される第１の電源ライン用ランドと、この第１の電源ライン用ランドと同層に形成された第２の電源ライン用ランドと、この第２の電源ライン用ランドと電気的に接続された電源端子用パターンと、この電源端子用パターンと電気的に接続された複数の第１ランドと、上記第１の電源ライン用ランドと同層に形成されれた第１のグランド用ランドと、この第１のグランド用ランドと電気的に接続されたグランド端子用パターンと、このグランド端子用パターンと電気的に接続された複数の第２ランドと、上記第１の電源ライン用ランドと同層に形成され且つ上記電源端子用パターンと電気的に接続された第３の電源ライン用ランドと、上記第１の電源ライン用ランドと同層に形成され且つ上記グランド端子用パターンと電気的に接続された第２のグランド用ランドとを有する多層回路基板と、
第１の電源端子と、この第１の電源端子よりも電流変化が大きい第２の電源端子と、グランド端子とを有し、上記第１の電源端子と上記第２の電源端子とがそれぞれ上記複数の第１ランドに接続され、上記グランド端子が上記第２ランドに接続されたマイクロコンピュータとを有する電子装置であって、
上記第１の電源ライン用ランドと第２の電源ライン用ランドと第１のグランド用ランドとに、三端子コンデンサの複数の電極がそれぞれ接続され、
上記第３の電源ライン用ランドと第２のグランド用ランドとに、二端子コンデンサの複数の電極がそれぞれ接続されている、
ことを特徴とする電子装置。
【請求項１１】
請求項１０に記載の電子装置において、
上記第２の電源端子は、上記マイクロコンピュータ内部のクロック回路に電荷を供給するためのクロック電源端子である、
ことを特徴とする電子装置。
【請求項１２】
請求項１０又は請求項１１に記載の電子装置において、
上記三端子コンデンサは、両端部に電源ライン電極を有すると共に略中央部にグランド電極を有するチップ型三端子コンデンサであり、
上記二端子コンデンサは、両端部に電極を有するチップ型二端子コンデンサである、
ことを特徴とする電子装置。
【請求項１３】
請求項１０ないし請求項１２のいずれかに記載の電子装置において、
上記三端子コンデンサは、上記二端子コンデンサよりも残留インダクタンスが小さい、
ことを特徴とする電子装置。
【請求項１４】
請求項１０ないし請求項１３のいずれかに記載の電子装置において、
上記多層回路基板は、上記マイクロコンピュータが実装される第１信号層と、この第１信号層の下側に配置され且つ上記グランド端子用パターンが形成されたグランド層と、このグランド層の下側に配置され且つ上記外部電源用パターンが形成された電源層と、この電源層の下側に配置され且つ上記第１の電源ライン用ランドが形成された第２信号層とから成る、
ことを特徴とする電子装置。
【請求項１５】
請求項１０ないし請求項１４のいずれかに記載の電子装置において、
上記二端子コンデンサは、上記多層回路基板の上記第２信号層に配置され、且つ上記第２の電源端子の真下となる位置に配置されている、
ことを特徴とする電子装置。
【請求項１６】
請求項１０ないし請求項１５のいずれかに記載の電子装置において、
上記マイクロコンピュータは、ＢＧＡ型の半導体装置又はＣＳＰ型の半導体装置のいずれかである、
ことを特徴とする電子装置。
【請求項１７】
請求項１０ないし請求項１６のいずれかに記載の電子装置において、
上記外部電源用パターンと電源端子用パターンとを、上記多層回路基板の厚さ方向から見て平面的に重ならないように配設した、
ことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置と電圧変動抑制用のコンデンサとを有する多層回路基板及び電子装置に関するものである。
【背景技術】
【０００２】
従来、この種の多層回路基板として、例えば特許文献１に開示された多層回路基板がある。
図１６は、この従来の多層回路基板を示す分解斜視図である。
図１６に示すように、この多層回路基板は、半導体装置１００を実装する信号層１１０と、グランド層１２０と、外部電源が接続される電源層１３０と、信号層１１０とは反対面で電源端子１００ａに対するバイパスコンデンサ１４１の両端子が接続されるバイパスコンデンサ用電源配線１４２及びグランド配線１４３を含む信号層１４０とを具備している。
具体的には、電源層１３０の外部電源用電源パターン１３１から信号層１４０のバイパスコンデンサ用電源配線１４２及び電源層１３０の電源端子用電源パターン１３２を経由した経路で、半導体装置１００の電源端子への電源供給経路が形成されている。そして、信号層１１０の電源端子用ランド１１２から電源層１３０の外部電源用電源パターン１３１へ至る経路の途中に電源端子用電源パターン１３２とバイパスコンデンサ用電源配線１４２とが介在し、バイパスコンデンサ用電源配線１４２にバイパスコンデンサ１４１が接続されている。すなわち、バイパスコンデンサ用電源配線１４２からバイパスコンデンサ１４１及びグランド配線１４３を経由し、ビアホール１３３を介した経路で、グランド層１２０へのノイズ除去経路が形成されている。
【０００３】
【特許文献１】特開２００３−２９７９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記した従来の多層回路基板では、次のような問題がある。
従来の多層回路基板は、信号層１４０に実装した１つのバイパスコンデンサ１４１を６つの電源端子１００ａに接続して、電源端子１００ａ部分で生じる不要輻射ノイズの抑制を行っているが、バイパスコンデンサ１４１が二端子コンデンサであるので、大きな残留インダクタンスを有し、高周波の不要輻射ノイズを効果的に除去することができない。
【０００５】
これに対して、半導体装置１００の各電源端子１００ａに対応した小容量のバイパスコンデンサ１４１を信号層１４０に複数実装することにより、バイパスコンデンサ１４１の残留インダクタンスを小さくして、効果的にノイズ抑制を行う方法が考えられる。しかしながら、かかる方法では、グランド層１２０を貫通するビアホールの数が多くなるため、グランド層１２０が網目状になり、グランド層１２０のインピーダンスが大きくなってしまう。
そこで、上記特許文献１にも開示されているように、残留インダクタンスの小さな大容量の三端子コンデンサを二端子コンデンサに代えて適用することが考えられる。しかしながら、１個の三端子コンデンサでは、不要輻射ノイズの原因となるノイズの流出については抑制することができるものの、電荷供給時に発生する急激な電圧変動については抑制することができない場合がある。これは、三端子コンデンサから電源端子１００ａに至るまでの距離が無視できない場合に、電源端子１００ａまでのインダクタンスに比例した電圧が発生するためである。特に、この電圧変動は、供給する電荷スピード、即ち電流変化（ｄＩ／ｄｔ：Ｉは電流、ｔは秒）に比例するため、クロック電源端子のように、電流変化（ｄＩ／ｄｔ）の大きな電源端子１００ａに対しては、十分な電圧変動抑制を達成することができない。
【０００６】
この発明は、上述した課題を解決するためになされたもので、ノイズ除去用の三端子コンデンサの他に、電流変化の大きな電源端子に対しても確実に電荷供給が可能な補助用のコンデンサを設けることで、不要輻射ノイズの低減化と電圧変動の抑制とを図った多層回路基板及び電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１の発明は、電流変化の大きな電源端子を含む複数の電源端子と複数のグランド端子とを有した半導体装置が、絶縁性基体の表面に実装され、外部電源が接続される外部電源用パターンと、電源端子がビアホールを通じて接続された電源端子用パターンと、グランド端子がビアホールを通じて接続されたグランド端子用パターンとが、絶縁性基体の中間層，裏面又は表面のいずれかに設けられ、三端子コンデンサの両電源ライン電極が接続された１対の電源ライン用ランドと三端子コンデンサのグランド電極が接続されたグランド用ランドとが、絶縁性基体の裏面又は表面に設けられ、当該１対の電源ライン用ランドの一方がビアホール又は導体パターンを通じて外部電源用パターンに接続されると共に、他方の電源ライン用ランドがビアホールを通じて電源端子用パターンに接続され、グランド用ランドがビアホール又は導体パターンを通じてグランド端子用パターンに接続された多層回路基板であって、電源端子用パターン通じて電流変化の大きな電源端子に接続され、当該電源端子に電荷を供給可能な補助用のコンデンサを、絶縁性基体の表面における電流変化の大きな電源端子の周辺部、又は絶縁性基体の裏面に設けた構成とする。
かかる構成により、外部電源が外部電源用パターンに入力されると、外部電源用パターンから１対の電源ライン用ランドの一方に伝わり、他方のランドを通じて電源端子用パターンに入力する。そして、この直流電源は、電源端子用パターンから半導体装置の電源端子に入力される。ところで、半導体装置の高速化に伴い、ノイズが電源端子部分で発生するおそれがある。しかし、両電源ライン電極が１対の電源ライン用ランドに接続された三端子コンデンサのグランド電極がグランド用ランドに接続され、このグランド用ランドがビアホールを半導体装置のグランド端子用パターンに接続された構成となっているので、この三端子コンデンサがノイズ除去用のコンデンサとして機能し、このノイズの外部への流出を抑制して、不要輻射の発生を防止する。また、電源端子用パターンに入力された外部電源は、半導体装置のクロック電源端子等、電流変化が大きな電源端子にも電源が供給される。ところで、当該電源端子部分で生じる電源電圧変動は他の電源端子部分で生じる電源電圧変動に比べて非常に大きい。しかしながら、補助用のコンデンサが電源端子用パターン通じて当該電源端子に接続され、当該電源端子に電荷を供給するので、この電圧変動は、補助用のコンデンサによって効率的に抑制される。
【０００８】
請求項２の発明は、請求項１に記載の多層回路基板において、電流変化の大きな電源端子は、半導体装置内のクロック回路に電荷を供給するクロック電源端子である構成とした。
【０００９】
請求項３の発明は、請求項１又は請求項２に記載の多層回路基板において、補助用のコンデンサは、二端子コンデンサであり、二端子コンデンサの両電極が接続される１対のランドが、絶縁性基体の裏面に設けられ、１対のランドの一方がビアホールを通じて電源端子用パターンに接続される共に、他方のランドがビアホールを通じてグランド端子用パターンに接続されている構成とした。
【００１０】
請求項４の発明は、請求項１又は請求項２に記載の多層回路基板において、補助用のコンデンサは、三端子コンデンサであり、三端子コンデンサの両電源ライン電極が接続された１対の電源ライン用ランドと三端子コンデンサのグランド電極が接続されたグランド用ランドとが、絶縁性基体の裏面に設けられ、１対の電源ライン用ランドの一方がビアホールを通じて外部電源用パターンに接続されると共に、他方の電源ライン用ランドがビアホールを通じて電源端子用パターンに接続され、グランド用ランドがビアホールを通じてグランド端子用パターンに接続されている構成とした。
【００１１】
請求項５の発明は、請求項１又は請求項２に記載の多層回路基板において、三端子コンデンサである第１の三端子コンデンサと、補助用のコンデンサである第２の三端子コンデンサとを有し、第１の三端子コンデンサの１対の電源ライン用ランドとグランド用ランドとを、絶縁性基体の裏面又は表面の一方に設け、第２の三端子コンデンサの両電源ライン電極が接続された１対の電源ライン用ランドとグランド電極が接続されたグランド用ランドとを、絶縁性基体の裏面又は表面の他方であって且つ第１の三端子コンデンサの１対の電源ライン用ランドとグランド用ランドのそれぞれと対応する位置に配設し、第１の三端子コンデンサと第２の三端子コンデンサの対応する電源ライン用ランド同士及び対応するグランド用ランド同士を直状のビアホールでそれぞれ接続することにより、第１の三端子コンデンサと第２の三端子コンデンサとを並列接続構成にした。
【００１２】
請求項６の発明は、請求項１ないし請求項４のいずれかに記載の多層回路基板において、補助用のコンデンサを、絶縁性基体の裏面であって、電流変化の大きな電源端子の真下となる位置に配置した構成とする。
かかる構成により、補助用のコンデンサの電極が接続されたランドから電流変化の大きな電源端子までの距離を最短に設定することができる。
【００１３】
請求項７の発明は、請求項１ないし請求項６のいずれかに記載の多層回路基板において、半導体装置の端子配列は、ＢＧＡタイプの端子配列である構成とした。
【００１４】
請求項８の発明は、請求項１ないし請求項７のいずれかに記載の多層回路基板において、三端子コンデンサは、両端部に電源ライン電極を有すると共に略中央部にグランド電極を有するチップ型三端子コンデンサであり、二端子コンデンサは、両端部に電極を有するチップ型二端子コンデンサである構成とした。
【００１５】
請求項９の発明は、請求項１ないし請求項８のいずれかに記載の多層回路基板において、外部電源用パターンと電源端子用パターンとを、絶縁性基体の厚さ方向から見て重ならないように配設した構成とする。
かかる構成により、外部電源用パターンと電源端子用パターンとの間に不要な寄生容量が発生することを防止することができる。
【００１６】
また、請求項１０の発明は、外部電源用パターンと、この外部電源用パターンと電気的に接続される第１の電源ライン用ランドと、この第１の電源ライン用ランドと同層に形成された第２の電源ライン用ランドと、この第２の電源ライン用ランドと電気的に接続された電源端子用パターンと、この電源端子用パターンと電気的に接続された複数の第１ランドと、第１の電源ライン用ランドと同層に形成されれた第１のグランド用ランドと、この第１のグランド用ランドと電気的に接続されたグランド端子用パターンと、このグランド端子用パターンと電気的に接続された複数の第２ランドと、第１の電源ライン用ランドと同層に形成され且つ電源端子用パターンと電気的に接続された第３の電源ライン用ランドと、第１の電源ライン用ランドと同層に形成され且つグランド端子用パターンと電気的に接続された第２のグランド用ランドとを有する多層回路基板と、第１の電源端子と、この第１の電源端子よりも電流変化が大きい第２の電源端子と、グランド端子とを有し、第１の電源端子と第２の電源端子とがそれぞれ複数の第１ランドに接続され、グランド端子が第２ランドに接続されたマイクロコンピュータとを有する電子装置であって、第１の電源ライン用ランドと第２の電源ライン用ランドと第１のグランド用ランドとに、三端子コンデンサの複数の電極がそれぞれ接続され、第３の電源ライン用ランドと第２のグランド用ランドとに、二端子コンデンサの複数の電極がそれぞれ接続されている構成とした。
【００１７】
請求項１１の発明は、請求項１０に記載の電子装置において、第２の電源端子は、マイクロコンピュータ内部のクロック回路に電荷を供給するためのクロック電源端子である構成とした。
【００１８】
請求項１２の発明は、請求項１０又は請求項１１に記載の電子装置において、三端子コンデンサは、両端部に電源ライン電極を有すると共に略中央部にグランド電極を有するチップ型三端子コンデンサであり、二端子コンデンサは、両端部に電極を有するチップ型二端子コンデンサである構成とした。
【００１９】
請求項１３の発明は、請求項１０ないし請求項１２のいずれかに記載の電子装置において、三端子コンデンサは、二端子コンデンサよりも残留インダクタンスが小さい構成とした。
【００２０】
請求項１４の発明は、請求項１０ないし請求項１３のいずれかに記載の電子装置において、多層回路基板は、マイクロコンピュータが実装される第１信号層と、この第１信号層の下側に配置され且つグランド端子用パターンが形成されたグランド層と、このグランド層の下側に配置され且つ外部電源用パターンが形成された電源層と、この電源層の下側に配置され且つ第１の電源ライン用ランドが形成された第２信号層とから成る構成とした。
【００２１】
請求項１５の発明は、請求項１０ないし請求項１４のいずれかに記載の電子装置において、二端子コンデンサは、多層回路基板の第２信号層に配置され、且つ第２の電源端子の真下となる位置に配置されている構成とした。
【００２２】
請求項１６の発明は、請求項１０ないし請求項１５のいずれかに記載の電子装置において、マイクロコンピュータは、ＢＧＡ型の半導体装置又はＣＳＰ型の半導体装置のいずれかである構成とした。
【００２３】
請求項１７の発明は、請求項１０ないし請求項１６のいずれかに記載の電子装置において、外部電源用パターンと電源端子用パターンとを、多層回路基板の厚さ方向から見て平面的に重ならないように配設した構成とした。
【発明の効果】
【００２４】
以上詳しく説明したように、この発明に係る多層回路基板及び電子装置によれば、三端子コンデンサによってノイズの外部への流出を抑圧して、不要輻射ノイズの発生を防止することができる。さらに、残留インダクタンスが少ない三端子コンデンサを用いることで、コンデンサの数を大きく削減できる。また、電流変化が大きな電源端子部分で生じる大きな電圧変動を、二端子コンデンサ等の補助用のコンデンサによって効果的に抑制することができるという優れた効果がある。
【００２５】
特に、請求項５の発明によれば、第１の三端子コンデンサと第２の三端子コンデンサの電源ライン用ランド同士及びグランド用ランド同士を直状のビアホールでそれぞれ接続するので、絶縁性基体の表面から裏面にかけた貫通作業を１度行えば、ビアホールを絶縁性基体の表面と裏面との両方に同時に形成することができ、作業工程数の削減ひいては製造コストの低減化を図ることができる。さらに、第１の三端子コンデンサと第２の三端子コンデンサとを並列接続構成にしたので、電源端子に流せる電流量を２倍にすることができる。
【００２６】
また、請求項６及び請求項１５の発明によれば、補助用のコンデンサから電流変化の大きな電源端子までの距離を最短に設定することで、電源端子までの経路インダクタンスを減少させることができ、この結果、電源電圧の変動をさらに小さくすることができる。
【００２７】
また、請求項９及び請求項１７の発明によれば、外部電源用パターン−電源端子用パターン間の寄生容量の発生を防止することができるので、高周波のノイズが寄生容量を介して外部電源用パターン−電源端子用パターン間を直接流れるという事態を防止することができる。
【発明を実施するための最良の形態】
【００２８】
以下、この発明の最良の形態について図面を参照して説明する。
【実施例１】
【００２９】
この発明の第１実施例に係る多層回路基板について説明する。なお、この実施例は、この発明の電子装置をも具体的に示すものである。
図１は、この発明の第１実施例に係る多層回路基板を透過して示す斜視図であり、図２は、多層回路基板の各層を分離して示す斜視図である。
図１に示すように、この実施例の多層回路基板は、半導体装置としてのマイクロコンピュータ５を絶縁性基体２００の表面２００ａ上に実装し、グランド端子用パターン２０と外部電源用パターン３１及び電源端子用パターン３２とを絶縁性基体２００の中間層に配し、１つの三端子コンデンサ６と１つの二端子コンデンサ７とを絶縁性基体２００の下側、即ち絶縁性基体２００の裏面２００ｂに設けた構造を成す。
以下、理解を容易にするため、図２に示すように、マイクロコンピュータ５を実装した表面２００ａを第１信号層１と記し、グランド端子用パターン２０を有した中間層をグランド層２と記し、外部電源用パターン３１及び電源端子用パターン３２を有した中間層を電源層３と記し、１つの三端子コンデンサ６と二端子コンデンサ７とを実装した裏面２００ｂを第２信号層４と記して説明する。なお、図２においては、第２信号層４を裏返して表示しているが、図１に示したように、第２信号層４は裏面２００ｂの層である。
【００３０】
第１信号層１は、絶縁性基体２００の表面２００ａでなる層であり、マイクロコンピュータ５が実装されている。
図３は、マイクロコンピュータ５を示す概略断面図である。
マイクロコンピュータ５は、７×７個のバンプ状の端子５ａをその裏面５ｂに有したＢＧＡタイプの端子配列の半導体装置である。このマイクロコンピュータ５は、パッケージであり、例えば、図３に示すように、論理演算回路が搭載されたベアの半導体チップ５１を主面５０ａと裏面５０ｂを有する配線基板５０上に実装して、半導体チップ５１の複数の電極パッド５２と配線基板５０の複数のボンディングリード５３とをボンディングワイヤ５４でそれぞれ電気的に接続する共に、これら半導体チップ５１やボンディングワイヤ５４等を封止体５５で封止し、ボンディングリード５３と電気的に接続された端子５ａを配線基板５０の裏面５０ｂに配設した構成になっている。
これら７×７個の端子５ａの内には、電源端子とグランド端子とが、それぞれ７個ずつ存在する。そして、これら７×７個の端子５ａを接続するための７×７個のランド１０が第１信号層１に形成されており、黒塗りで示す第１ランドとしての７個のランド１１ａ〜１７ａに、７個の電源端子が接続され、ハッチ塗りで示す第２ランドとしての７個のランド１１ｂ〜１７ｂに、７個のグランド端子が接続されている。また、この実施例におけるマイクロコンピュータ５では、７個の電源端子の内１つが、第２の電源端子としてのクロック電源端子である。このクロック電源端子は、マイクロコンピュータ５内の図示しないクロック回路に電荷を供給するための電源端子であり、電荷供給時における電流の変化が第１の電源端子としての他の電源端子に比べて極めて大きな端子である。このクロック電源端子はランド１７ａに接続されているものとする。なお、この実施例では、マイクロコンピュータ５として、ＢＧＡタイプの端子配列を有した半導体装置を例示したが、ＢＧＡタイプの端子配列だけでなく、各種の端子配列を有したＣＳＰ（Chip Size Package）タイプの半導体装置をマイクロコンピュータ５として適用することができる。
【００３１】
グランド層２は、第１信号層１の下側の中間層であり、第１信号層１の７×７個のランド１０の真下になるように配設された広面積のグランド端子用パターン２０を有する。そして、第１信号層１上の７個のランド１１ｂ〜１７ｂが、各ランド１１ｂ〜１７ｂの下側に形成された図示しないビアホールを通じてこのグランド端子用パターン２０に電気的に接続されている。すなわち、マイクロコンピュータ５の全てのグランド端子が７個のランド１１ｂ〜１７ｂ及びビアホールを通じてグランド端子用パターン２０に接続されている。
【００３２】
電源層３は、グランド層２の下側に積層された中間層であり、外部電源用パターン３１と電源端子用パターン３２とを有する。
外部電源用パターン３１は、図示しない外部電源を接続するためのパターンであり、電源層３の左側縁部に設けられている。また、電源端子用パターン３２は、マイクロコンピュータ５の電源端子に接続するためのパターンであり、外部電源用パターン３１とは離れた位置で対向するように形成されている。さらに、この電源端子用パターン３２は、７個のランド１１ａ〜１７ａの真下に形成され、第１信号層１に形成されたビアホールと、グランド層２のグランド端子用パターン２０に穿設された７個のスルーホール２１及びこのスルーホール２１の下側に形成された７個のビアホールとを通じて、これら７個のランド１１ａ〜１７ａに電気的に接続されている。すなわち、マイクロコンピュータ５の全ての電源端子が７個のランド１１ａ〜１７ａやビアホールを通じて真下の電源端子用パターン３２に接続されている。
【００３３】
第２信号層４は、絶縁性基体２００に裏面２００ｂでなる層であり、１つの三端子コンデンサ６と二端子コンデンサ７とが実装されている。
図４は、三端子コンデンサ６の外観図であり、図５は、三端子コンデンサ６の分解斜視図であり、図６は、三端子コンデンサ６の等価回路図である。
三端子コンデンサ６は、主にノイズ除去を行うためのコンデンサであり、図４に示すように、両端部に電源ライン電極６１，６２を有すると共に中央部にグランド電極６３を有するチップ型三端子コンデンサである。
この三端子コンデンサ６は、図５に示すように、誘電体シート６０に電源ライン電極６１，６２を接続する貫通電極となるパターン６４を印刷し、これらの誘電体シート６０を積層することにより構成されている。また、誘電体シート６０にグランド電極６３を接続するアース電極となるパターン６５を印刷し、パターン６５を印刷した誘電体シート６０をパターン６４が印刷された誘電体シート６０と交互に積層している。これにより、図６に示すように、電源等の電流Ｉが電源ライン電極６１からパターン６４を通じて電源ライン電極６２に至るようになっている。また、グランド電極６３に接続されたパターン６５の接地機能により、グランド電極６３側の残留インダクタンスを低減している。
三端子コンデンサ６は、このように残留インダクタンスが極めて小さい構造をしているので、二端子コンデンサに比べて、大きな挿入損失特性を示す。
【００３４】
このような三端子コンデンサ６は、第２信号層４に設けられた第１及び第２の電源ライン用ランドとしての１対の電源ライン用ランド４１，４２と第１のグランド用ランドとしてのグランド用ランド４３とに接続されている。
図７は、三端子コンデンサ６のランド実装状態を示す平面図である。
図７に示すように、三端子コンデンサ６の電源ライン電極６１，６２が電源ライン用ランド４１，４２上に載置された状態で接続され、グランド電極６３がグランド用ランド４３の上に載置された状態で接続されている。この実施例では、図７に示した実装状態において、図２に示すように、三端子コンデンサ６がマイクロコンピュータ５の真下となる位置に配置される。詳しくは、三端子コンデンサ６は、電源端子用パターン３２の真下に配置される。
そして、第２信号層４及び電源層３のビアホールを通じて、電源ライン用ランド４１が外部電源用パターン３１に接続されると共に、電源ライン用ランド４２が電源端子用パターン３２に接続され、グランド用ランド４３が電源層３のスルーホール３３を通じてグランド層２のグランド端子用パターン２０に接続されている。
【００３５】
図８は、二端子コンデンサ７の外観図であり、図９は、二端子コンデンサ７の等価回路図であり、図１０は、二端子コンデンサ７のランド実装状態を示す平面図である。
二端子コンデンサ７は、マイクロコンピュータ５のクロック電源端子に安定した電源供給を行うための補助用のコンデンサであり、図８に示すように、両端部に電極７１，７２を有するチップ型二端子コンデンサである。
この二端子コンデンサ７は、誘電体シートにパターンを印刷して、パターンが交互に向き合うように、複数の誘電体シートを積層して構成したもので、図９に示すように、電源等の電流Ｉを電極７１から電極７２に通す。
【００３６】
このような二端子コンデンサ７は、第２信号層４に設けられた第３の電源ライン用ランド及び第２のグランド用ランドとしての１対のランド４５，４６に接続されている。具体的には、図１０に示すように、二端子コンデンサ７の電極７１，７２がランド４５，４６上に載置された状態で接続されている。この実施例では、図１０に示した実装状態において、図２に示すように、二端子コンデンサ７がマイクロコンピュータ５のクロック電源端子の真下、すなわち第１信号層１のランド１７ａの真下になる位置に配置される。
そして、第２信号層４及び電源層３のビアホールを通じて、上記第３の電源ライン用ランドとしてのランド４５が電源端子用パターン３２に接続される共に、上記第２のグランド用ランドとしてのランド４６がグランド端子用パターン２０に接続されている。このようにして、二端子コンデンサ７の電極７１が接続されたランド４５から電流変化の大きな電源端子用のランド１７ａまでの距離を最短に設定した。
【００３７】
ここで、各部材の電気的接続状態を具体的に説明する。
図１１は、各部材の電気的接続状態を示す概略図である。
図１１に示すように、外部電源用パターン３１は、電源ライン用ランド４１を通じて三端子コンデンサ６の電源ライン電極６１に接続され、電源ライン電極６２が電源ライン用ランド４２を通じて電源端子用パターン３２に接続されている。そして、電源端子用パターン３２が第１信号層１の７個のランド１１ａ〜１７ａを通じてマイクロコンピュータ５の７個の電源端子５ａに接続されている。つまり、外部電源用パターン３１と電源ライン用ランド４１と三端子コンデンサ６の電源ライン電極６１，６２と電源ライン用ランド４２と電源端子用パターン３２とランド１１ａ〜１７ａとによって、外部の電源をマイクロコンピュータ５に供給する電源供給路が形成されている。
また、三端子コンデンサ６のグランド電極６３は、グランド用ランド４３を通じてグランド層２のグランド端子用パターン２０に接続されている。そして、グランド端子用パターン２０が７個のランド１１ｂ〜１７ｂを通じて７個のグランド端子５ａに接続されている。つまり、三端子コンデンサ６のグランド電極６３とグランド用ランド４３とグランド端子用パターン２０とによって、不要輻射ノイズの発生を抑えるノイズ除去経路が形成されている。
さらに、二端子コンデンサ７の電極７１が、ランド４５を通じて電源端子用パターン３２に接続され、電極７２がランド４６を通じてグランド端子用パターン２０に接続されている。つまり、電源端子用パターン３２とランド４５と二端子コンデンサ７とランド４６とグランド端子用パターン２０とによって、クロック電源端子部分の大きな電圧変動を抑制して、安定した動作特性を確保する電源供給経路が形成されている。
【００３８】
次に、この実施例の多層回路基板が示す作用及び効果について説明する。
図１１において、外部電源である直流電源を外部電源用パターン３１に入力すると、外部電源用パターン３１と電源ライン用ランド４１と三端子コンデンサ６の電源ライン電極６１，６２と電源ライン用ランド４２と電源端子用パターン３２とランド１１ａ〜１７ａとで構成される電源供給路を経て、この直流電源が、マイクロコンピュータ５の全ての電源端子である７個の電源端子５ａに入力される。
【００３９】
ここで、外部電源用パターン３１からマイクロコンピュータ５の電源端子５ａ部分で大きなノイズが生じると、三端子コンデンサ６がノイズ除去用のコンデンサとして機能し、このノイズを、グランド電極６３とグランド用ランド４３とグランド端子用パターン２０とで構成されるノイズ除去経路を通じて、グランドに逃がす。これにより、ノイズの外部への流出が抑制され、不要輻射ノイズの発生が防止される。さらに、上記したように残留インダクタンスが二端子コンデンサよりも極めて小さいので、高周波の不要輻射ノイズを広範囲で効果的に除去することができる。
また、マイクロコンピュータ５の電源端子５ａは、垂下したビアホールによって電源端子用パターン３２に最短距離で接続され、グランド端子５ａも垂下したビアホールによってグランド端子用パターン２０に最短距離で接続している。そして、三端子コンデンサ６が電源端子用パターン３２の真下に配置され、電源ライン電極６１，６２から外部電源用パターン３１，電源端子用パターン３２までの距離が最短に設定されているので、三端子コンデンサ６の外部経路で生じるインダクタンスを減少させることができる。
【００４０】
ところで、電源端子用パターン３２に入力された直流電源は、マイクロコンピュータ５のクロック電源端子にも電源が供給される。このクロック電源端子部分で生じる電流変化は他の電源端子部分で生じる電流変化に比べて非常に大きい。したがって、三端子コンデンサ６のみでクロック電源端子部分の電流変化に起因する電圧変動を抑えることは困難な場合がある。しかしながら、二端子コンデンサ７がクロック電源端子真下に配されているので、この二端子コンデンサ７に蓄えられている電荷がクロック電源端子に優先的に供給される。この結果、二端子コンデンサ７からの電荷供給が、クロック電源端子の電流変化に追従し、クロック電源端子での大きな電圧変動を確実に抑制する。
【００４１】
また、１つの三端子コンデンサ６と１つの二端子コンデンサ７とを第２信号層４の広い裏面４ｂに実装する構成であるので、コンデンサ用のランド数を激減させることができる。この結果、多層回路基板の設計の自由度を増すことができる。さらに、残留インダクタンスが少ない三端子コンデンサを用いることで、二端子コンデンサを複数用いた場合と同等の効果を得ることができ、コンデンサの数を大きく削減できる。
【００４２】
発明者は、かかる効果を確認すべくノイズ測定実験を行った。
まず、１つの三端子コンデンサ６で複数の小容量の二端子コンデンサを使用した場合とほぼ同様の効果を得ることを確認する第１のノイズ測定実験を行った。
図１２は、第１のノイズ測定実験の結果を示す線図であり、図１２の（ａ）は、二端子コンデンサを用いた場合の測定結果を示し、図１２の（ｂ）は、三端子コンデンサを用いた場合の測定結果を示す。
この実験では、図１において、１つの三端子コンデンサ６の代わりに、７個の二端子コンデンサを第２信号層４に実装した。そして、７個の二端子コンデンサを７個の電源端子５ａと７個のグランド端子５ａとに別々に接続して、周波数３０〜１０００ＭＨｚの範囲で不要輻射ノイズのレベルを測定したところ、図１２の（ａ）に示すように、不要輻射ノイズを十分に抑圧した良好なノイズレベル曲線Ｓ１を得た。なお、二点鎖線で示す曲線Ｓ０はノイズレベル曲線Ｓ１の輪郭を示す曲線である。
これに対して、同基板を用い、７個の二端子コンデンサの代わりに、当該実施例の如く、１個の三端子コンデンサ６を第２信号層４に実装した。そして、周波数３０〜１０００ＭＨｚの範囲で不要輻射ノイズのレベルを測定したところ、図１２の（ｂ）に示すようなノイズレベル曲線Ｓ２を得た。このノイズレベル曲線Ｓ２で明らかなように、１個の三端子コンデンサ６だけで、７個の二端子コンデンサを用いた時と同様又はそれ以上のノイズ抑圧効果を得ることができることが確認された。
【００４３】
次に、別条件下において、三端子コンデンサ６に補助用の二端子コンデンサを追加しないで使用した場合の効果と、１つの補助用の二端子コンデンサ７を追加して使用した場合の効果とを確認する第２のノイズ測定実験を行った。
図１３は、第２のノイズ測定実験の結果を示す線図であり、図１３の（ａ）は、１つの三端子コンデンサ６のみを用いた場合の測定結果を示し、図１３の（ｂ）は、１つの三端子コンデンサ６と１つの二端子コンデンサ７とを用いた場合の測定結果を示す。
この実験では、上記第１のノイズ測定実験で用いた多層回路基板を使用せず、この実験用に別の多層回路基板を作成して、ノイズ測定を行った。
まず、図１及び図２において、二端子コンデンサ７を除き、１つの三端子コンデンサ６のみを第２信号層４に備えた多層回路基板を使用して、周波数３０〜１０００ＭＨｚの範囲で不要輻射ノイズのレベルを測定したところ、図１３の（ａ）に示すようなノイズレベル曲線Ｓ３を得た。
次に、図１及び図２に示した基板と同様に、上記多層回路基板に二端子コンデンサ７を追設して、周波数３０〜１０００ＭＨｚの範囲で不要輻射ノイズのレベルを測定したところ、図１３の（ｂ）に示すようなノイズレベル曲線Ｓ４を得た。
これらのノイズレベル曲線Ｓ３，Ｓ４で明らかなように、二端子コンデンサ７を追設した場合の方が、不要輻射ノイズの発生が少ない。特に囲みＡで示す周波数４００ＭＨｚ〜１０００ＭＨｚの範囲で顕著である。
【００４４】
以上の実験から、多層回路基板がこの実施例の構成をとることで、マイクロコンピュータ５の真下にある１つの三端子コンデンサ６だけで、マイクロコンピュータ５の電源端子部分の電圧変動で生じる不要輻射ノイズの大部分を抑圧することができ、また、１つの三端子コンデンサ６のみでは抑圧困難なクロック電源端子部分で生じる大きな電圧変動による不要輻射ノイズについては、クロック電源端子の真下にある二端子コンデンサ７によって抑圧することができることが確認できた。
【実施例２】
【００４５】
次いで、この発明の第２実施例に係る多層回路基板について説明する。なお、この実施例は、この発明の電子装置をも具体的に示すものである。
図１４は、この発明の第２実施例に係る多層回路基板の電気的接続状態を示す概略図である。
上記第１実施例では、補助用のコンデンサとして二端子コンデンサ７を用いたが、この実施例では、図１４に示すように、三端子コンデンサ８を補助用のコンデンサとして用いた。上記したように、三端子コンデンサは、残留インダクタンスが極めて小さく、二端子コンデンサに比べて大きな挿入損失特性を示すので、第２信号層４におけるレイアウト上、補助用のコンデンサとして、三端子コンデンサを実装することができる場合には、この実施例のように、三端子コンデンサ８を補助用のコンデンサとして用いることが好ましい。
【００４６】
具体的には、三端子コンデンサ８の電源ライン電極８１，８２を、第２信号層４上の電源ライン用ランド９１，９２に載置した状態で接続すると共に、グランド電極８３をグランド用ランド９３の上に載置した状態で接続した。
この実施例においても、補助用の三端子コンデンサ８がマイクロコンピュータ５のクロック電源端子の真下、すなわち第１信号層１のランド１７ａの真下になる位置に、三端子コンデンサ８を配置した。
そして、第２信号層４及び電源層３のビアホールを通じて、電源ライン用ランド９１を外部電源用パターン３１に接続すると共に、電源ライン用ランド９２を電源端子用パターン３２に接続し、グランド用ランド９３を電源層３のスルーホール３５を通じてグランド層２のグランド端子用パターン２０に接続している。
このようにして、三端子コンデンサ８の電極８２が接続されたランド９２から電流変化の大きな電源端子用のランド１７ａまでの距離を最短に設定した。
その他の構成，作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【実施例３】
【００４７】
最後に、この発明の第３実施例に係る多層回路基板について説明する。なお、この実施例は、この発明の電子装置をも具体的に示すものである。
図１５は、この発明の第３実施例に係る多層回路基板の電気的接続状態を示す概略図である。
上記第２実施例では、補助用のコンデンサとして三端子コンデンサ８を用い、この三端子コンデンサ８を絶縁性基体２００の裏面２００ｂである第２信号層４に設けたが、この実施例では、図１５に示すように、第１の三端子コンデンサとしての三端子コンデンサ６と、補助用のコンデンサである第２の三端子コンデンサとしての三端子コンデンサ８とを有し、これら三端子コンデンサ６，８を絶縁性基体２００の裏面２００ｂ及び表面２００ａにそれぞれ分配した。
【００４８】
具体的には、三端子コンデンサ６の１対の電源ライン用ランド４１，４２とグランド用ランド４３とを、絶縁性基体２００の裏面２００ｂである第２信号層４裏面に形成し、外部電源用パターン３１を電源ライン用ランド４１に連続させた。また、三端子コンデンサ８の１対の電源ライン用ランド９１，９２とグランド用ランド９３とを、絶縁性基体２００の表面２００ａである第１信号層１表面に形成した。このとき、三端子コンデンサ６の電源ライン用ランド４１と三端子コンデンサ８の電源ライン用ランド９１とを対向させると共に、電源ライン用ランド４２と電源ライン用ランド９２とを対向させ、三端子コンデンサ６のグランド用ランド４３と三端子コンデンサ８のグランド用ランド９３とを対向させた。
そして、電源ライン用ランド４１，９１同士、電源ライン用ランド４２，９２同士、グランド用ランド４３，９３同士を、絶縁性基体２００の表面２００ａから裏面２００ｂを貫通する直状のビアホール３６，３７，３８でそれぞれ接続した。
そして、三端子コンデンサ６の電源ライン電極６１，６２を１対の電源ライン用ランド４１，４２上にに接続すると共に、グランド電極６３をグランド用ランド４３上に接続した。また、三端子コンデンサ８の電源ライン電極８１，８２を１対の電源ライン用ランド９１，９２上に接続すると共に、グランド電極８３をグランド用ランド９３上に接続した。
これにより、三端子コンデンサ６と三端子コンデンサ８とを並列接続構成にした。
【００４９】
このように、この実施例の多層回路基板によれば、三端子コンデンサ６の１対の電源ライン用ランド４１，４２及びグランド用ランド４３と、これに対向配置された三端子コンデンサ８の１対の電源ライン用ランド９１，９２及びグランド用ランド９３とを直状のビアホール３６，３７，３８でそれぞれ接続したので、絶縁性基体２００の表面２００ａから裏面２００ｂにかけた貫通作業を１度行えば、ビアホール３６，３７，３８を絶縁性基体２００の表面２００ａと裏面２００ｂの両方に同時に形成することができる。したがって、ビアホールの作業工程数の削減を図ることができ、ひいては製造コストの低減化を図ることができる。さらに、三端子コンデンサ６，８を並列接続構成にしたので、マイクロコンピュータ５の電源端子５ａに流せる電流量を２倍にすることができる。
なお、この実施例では、外部電源用パターン３１を電源ライン用ランド４１に連続させて、絶縁性基体２００の裏面２００ｂに配したが、絶縁性基体２００の厚さ方向（図１５の上下方向）から見て、この外部電源用パターン３１部分が電源端子用パターン３２と、重ならないように配設することが好ましい。電源端子用パターン３２の下に外部電源用パターン３１を配すると、これらのパターン３１，３２間に寄生容量が発生し、高周波ノイズが、三端子コンデンサ６を通らずに、直接パターン３１，３２間を流れるおそれがあるからである。
その他の構成，作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【００５０】
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記実施例では、補助用の二端子コンデンサ７を、マイクロコンピュータ５のクロック電源端子の真下になる位置に配置した例を示したが、補助用のコンデンサの配置位置は、これに限定されるものではない。補助用のコンデンサは、クロック電源端子だけでなく、電流変化の大きなあらゆる電源端子に対して絶縁性基体２００の真下に配したり、絶縁性基体２００の表面２００ａであって且つ当該電流変化の大きなあらゆる電源端子の周辺部にも配することもできる。
また、上記実施例では、グランド端子用パターン２０と外部電源用パターン３１及び電源端子用パターン３２とを絶縁性基体２００の中間層としてのグランド層２や電源層３に設けたが、これらの中間層に限定されるものではなく、絶縁性基体２００の裏面２００ｂ又は表面２００ａのいずれかに設けてもよい。
また、上記実施例では、三端子コンデンサ６が接続される１対の電源ライン用ランド４１，４２とグランド用ランド４３とが、第２信号層４即ちに絶縁性基体２００の裏面２００ｂに設けたが、これに限ることなく、絶縁性基体２００の表面２００ａに設けても良い。
さらに、上記実施例では、三端子コンデンサ６の電源ライン用ランド４１を、ビアホールを通じて、外部電源用パターン３１に接続し、グランド用ランド４３をスルーホール３３を通じてグランド端子用パターン２０に接続した例を示したが、電源ライン用ランド４１やグランド用ランド４３を、絶縁性基体２００の側面等に形成した導体パターンを通じて、外部電源用パターン３１やグランド端子用パターン２０に接続してもよい。
また、上記第３実施例では、三端子コンデンサ６の電源ライン用ランド４１と三端子コンデンサ８の電源ライン用ランド９１とを対向させると共に、電源ライン用ランド４２と電源ライン用ランド９２とを対向させ、三端子コンデンサ６のグランド用ランド４３と三端子コンデンサ８のグランド用ランド９３とを対向させた構成例を示したが、電源ライン用ランド４１，９１同士、電源ライン用ランド４２，９２同士、グランド用ランド４３，９３同士は、対応した位置関係にあればよいので、互いに対向している必要はない。すなわち、電源ライン用ランド４１，９１同士、電源ライン用ランド４２，９２同士、グランド用ランド４３，９３同士は、直状のビアホール３６，３７，３８で接続可能な位置関係にあればよい。したがって、例えば、電源ライン用ランド４１，９１を対向させず、電源ライン用ランド９２を第１信号層１の平面内で、電源ライン用ランド４２に対して９０°回転させた構造の技術もこの発明の範囲内に含まれる。
さらに、上記第３実施例では、電源ライン用ランド４１，９１同士、電源ライン用ランド４２，９２同士、グランド用ランド４３，９３同士を、それぞれ、１本の直状のビアホール３６，３７，３８で接続した構成を例示したが、この発明は、直状のビアホール３６，３７，３８の本数に限定を加えるものでない。したがって、電源ライン用ランド４１，９１同士、電源ライン用ランド４２，９２同士、グランド用ランド４３，９３同士を、それぞれ複数本のビアホール３６，３７，３８で接続した技術もこの発明の範囲に入ることは勿論である。
【図面の簡単な説明】
【００５１】
【図１】この発明の第１実施例に係る多層回路基板を透過して示す斜視図である。
【図２】多層回路基板の各層を分離して示す斜視図である。
【図３】マイクロコンピュータの概略断面図である。
【図４】三端子コンデンサの外観図である。
【図５】三端子コンデンサの分解斜視図である。
【図６】三端子コンデンサの等価回路図である。
【図７】三端子コンデンサのランド実装状態を示す平面図である。
【図８】二端子コンデンサの外観図である。
【図９】二端子コンデンサの等価回路図である。
【図１０】二端子コンデンサのランド実装状態を示す平面図である。
【図１１】各部材の電気的接続状態を示す概略図である。
【図１２】第１のノイズ測定実験の結果を示す線図であり、図１２の（ａ）は、二端子コンデンサを用いた場合の測定結果を示し、図１２の（ｂ）は、三端子コンデンサを用いた場合の測定結果を示す。
【図１３】第２のノイズ測定実験の結果を示す線図であり、図１３の（ａ）は、１つの三端子コンデンサのみを用いた場合の測定結果を示し、図１３の（ｂ）は、１つの三端子コンデンサと１つの二端子コンデンサとを用いた場合の測定結果を示す。
【図１４】この発明の第２実施例に係る多層回路基板の電気的接続状態を示す概略図である。
【図１５】この発明の第３実施例に係る多層回路基板の電気的接続状態を示す概略図である。
【図１６】この従来の多層回路基板を示す分解斜視図である。
【符号の説明】
【００５２】
１…第１信号層、  ２…グランド層、  ３…電源層、  ４…第２信号層、  ５…マイクロコンピュータ、  ５ａ…端子、  ５ｂ…裏面、  ６，８…三端子コンデンサ、  ７…二端子コンデンサ、  １０…ランド、  １１ａ〜１７ａ，１１ｂ〜１７ｂ，４１〜４３，４５，４６，９１〜９３…ランド、  ２０…グランド端子用パターン、  ３１…外部電源用パターン、  ３２…電源端子用パターン、  ５０…配線基板、  ５０ａ…主面、  ５０ｂ…裏面、  ５１…半導体チップ、  ５２…電極パッド、  ５３…ボンディングリード、  ５４…ボンディングワイヤ、  ５５…封止体、  ６１，６２，８１，８２…電源ライン電極、  ６３，８３…グランド電極、  ７１，７２…電極、  ２００…絶縁性基体、  ２００ａ…表面、  ２００ｂ…裏面。
【図１】
2007305642.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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