(57)【要約】【課題】特性不均衡とチップ面積上の無駄発生を抑制し得るパターン形成法を提供する。【解決手段】処理基板上に形成された積層膜上にリソグラフィー工程によりレジストパターンを形成し、このレジストをマスクに積層膜最上層の第１の膜を加工し、第１の膜からなるパターンを形成し、第１の膜からなるパターンをレジストパターン形成で部分的に露出し、露出された第１の膜からなるパターンをエッチングプロセスにより選択的に細らせ、第１の膜をマスクに第２の膜を加工し、第１及び第２の膜からなる積層パターンを形成し、第１及び第２の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出し、露出された第１の膜をエッチングにより除去し、第１及び第２の膜の積層パターン、第２の膜のパターンの側壁部に第３の膜からなる側壁パターンを形成し、第１〜３膜のパターンをマスクにして、第４の膜を加工し、第１〜３の膜を除去する。【選択図】      図１６
2007305970.tif 000002
【特許請求の範囲】
【請求項１】
処理基板上に形成された積層膜上にリソグラフィー工程によりレジストパターンを形成する工程と、
前記レジストパターンをマスクに前記積層膜最上層の第１の膜を加工し、第１の膜からなるパターンを形成する工程と、
前記第１の膜からなるパターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、
前記露出された第１の膜からなるパターンをエッチングプロセスにより選択的に細らせる工程と、
前記第１の膜をマスクに前記第１の膜の下の第２の膜を加工し、前記第１及び第２の膜からなる積層パターンを形成する工程と、
前記第１及び第２の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、
前記露出された第１の膜をエッチングにより除去し、前記第２の膜を露出する工程と、
前記第１及び第２の膜の積層パターン、及び前記第２の膜のパターンの側壁部に第３の膜からなる側壁パターンを形成する工程と、
前記側壁パターンを形成後、前記露出された第２の膜の部分を除去する工程と、
前記露出された第２の膜の部分を除去した後、前記第１、第２、第３の膜のパターンをマスクにして、前記第１、第２、第３の膜の下の第４の膜を加工する工程と、
前記第１、第２、第３の膜を除去する工程と、
を具備することを特徴とする集積回路パターン形成方法。
【請求項２】
前第１の膜からなるパターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、前記第１及び第２の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程とに用いられる露光マスクは、同一露光マスクであることを特徴とする請求項１に記載の集積回路パターン形成方法。
【請求項３】
処理基板上に形成された積層膜上にリソグラフィー工程によりレジストパターンを形成する工程と、
前記レジストパターンをマスクに前記積層膜最上層の第１の膜を加工し、前記第１の膜からなるパターンを形成する工程と、
前記露出された第１の膜からなるパターンをエッチングプロセスにより細らせる工程と、
前記第１の膜をマスクに前記第１の膜の下の第２の膜を加工し、前記第１及び第２の膜の積層パターンを形成する工程と、
前記第１及び第２の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、
前記露出された第１の膜をエッチングにより除去し、前記第２の膜を露出する工程と、
前記第１及び第２の膜の積層パターン、及び前記第２の膜のパターンの側壁部に第３の膜からなる側壁パターンを形成する工程と、
前記側壁パターンを形成後、前記露出された第２の膜の部分を除去する工程と、
前記露出された第２の膜の部分を除去した後、前記第１、第２、第３の膜のパターンをマスクにして、前記第１、第２、第３の膜の下の第４の膜を加工する工程と、
前記第１、第２、第３の膜を除去する工程と、
を具備することを特徴とする集積回路パターン形成方法。
【請求項４】
処理基板上に形成された積層膜上にリソグラフィ工程によりレジストパターンを形成する工程と、
前記レジストパターンをエッチングプロセスにより細らせる工程と、
前記細らせたレジストパターンをマスクに前記積層膜最上層の第１の膜を加工し、第１膜からなるパターンを形成する工程と、
前記第１の膜をマスクに前記第１の膜の下の第２の膜を加工し、前記第１及び第２の膜からなる積層パターンを形成する工程と、
前記第１及び第２の膜の積層パターンの側壁部に第３の膜からなる側壁パターンを形成する工程と、
前記側壁パターン形成後、前記第１、第２、第３の膜からなるパターンをリソグラフィ工程によるレジストパターン形成で部分的に露出する工程と、
前記レジストパターン形成後、前記露出された第１及び第２の膜をエッチングにより除去する工程と、
前記第１、第２、第３の膜のパターンをマスクにして、前記第１、第２、第３の膜の下の第４の膜を加工する工程と、
前記第１、第２、第３の膜を除去する工程と、
を具備することを特徴とする集積回路パターン形成方法。
【請求項５】
前記側壁パターン形成後に、側壁パターンの終端部をリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、
前記露出された側壁パターンを除去する工程と、
を具備することを特徴とする請求項１、３又は４のいずれかに記載の集積回路パターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のパターン形成法に関し、特に側壁残しプロセスを用いて微細パターンを精度よく形成する方法に関する。
【背景技術】
【０００２】
半導体集積回路開発におけるパターン寸法微細化の加速は留まるところを知らない。微細化の推進は光リソグラフィ技術が担っており、今後も暫く続くものと考えられる。ハーフピッチで表わされたパターンサイズ（ＨＰ）と、それを実現するのに用いられる露光装置の波長（λ）とレンズ開口数（ＮＡ）との関係はレーリーの式（ＨＰ＝ｋ1 ＊λ／ＮＡ）で記述される。パターンサイズが市場の要求（コスト、デバイス性能）で決定されるとすると、この式に含まれるｋ1ファクタはそれを実現するリソグラフィ技術の困難度を示す値となる（ｋ1 ファクタが小さいとリソグラフィが困難となる）。
【０００３】
一般に、リソグラフィによるパターン寸法の解像限界はｋ1＝０．２５で、ｋ1 が０．２７５を下回るとリソグラフィによるパターン形成は極めて困難になる。ｋ1＜０．２７５の領域でのリソグラフィは、瞳面の最外周２点のみを通過した光がウエハ上で結像する強い変形照明による２光束干渉となる。この２光束干渉を生むための照明絞りがいわゆる二重極である。このような強い変形照明の条件下では、対象となる最小パターンピッチ以外のパターンの解像性が極端に悪くなる。このため２重極照明のような強い変形照明は二重露光技術とともに用いられることが多い。
【０００４】
二重露光の場合、最小パターンピッチの形成は二重極照明を用い、最小ピッチ以外のパターンの形成は輪帯照明のような弱い変形照明を用いて、ＬＳＩパターン全体を形成する。このような二重露光技術は、パターンのランダム性が強いロジックデバイスよりも、最小パターンピッチがメモリセル部だけに規定されるメモリデバイスの方が適用しやすい。この場合、メモリセル部を二重極照明のような強い変形照明で形成し、それ以外は輪帯照明のような弱い変形照明技術でパターンを形成する。
【０００５】
しかし、半導体デバイスの微細化の加速は、ｋ1＜０．２５を下回るパターン寸法をも要求してきている。この領域では、リソグラフィで形成可能となる最小パターンピッチよりも微細なパターンピッチの形成が求められる。そのような手法の一つとして、側壁残しプロセスによるパターン形成技術が知られている（例えば、特許文献１参照）。特許文献１のＦＩＧ．１からＦＩＧ．８に示されるように、後にダミーパターンとなる第１の膜上に、リソグラフィ工程によりレジストパターンを形成する。レジストパターンをマスクに第１の膜をエッチングし、ダミーパターンを形成後、レジストを剥離する。次に、ダミーパターン上に側壁となる材料である第２の膜を堆積させる。その後、第２の膜をＲＩＥによりエッチングすると、ダミーパターンの側壁に側壁パターンが形成される。ダミーパターン剥離後、側壁パターンをマスクに、被加工膜をエッチングする。このとき被加工膜としてハードマスクを選択し、ハードマスクのスリミング（ライン幅を狭くすること）によって更に微細なパターンを形成することもできる。最後に側壁パターンを剥離し、側壁残しプロセスによるパターン形成が完成する。ハードマスクを用いた場合は、下地膜をエッチングしたあとハードマスクを剥離することになる。
【０００６】
側壁残しプロセスの特徴として、次の点が挙げられる。  
１）リソグラフィで形成するパターンはデザインピッチの倍ピッチとなる、即ち２〜３世代前の露光装置でパターン形成が可能となる。
【０００７】
２）設計パターンとリソグラフィターゲットパターン（ダミーパターン）が異なる。
【０００８】
３）全面同じパターンサイズが形成される。
【０００９】
４）閉ループパターンとなる。
【００１０】
５）寸法精度は側壁パターンの膜厚のみで決まり、寸法制御性が高い。
【００１１】
６）ラインエッジラフネスが小さい。
【００１２】
集積回路パターンは最小線幅のみならず、様々な線幅のパターンから形成される。そのため、上記の３）は複雑な集積回路パターンを形成する上でデメリットとなる。側壁残しプロセスで最小線幅からなるパターンサイズを形成し、かつ最小線幅以外のパターンを形成するプロセスとして、様々な提案が為されている（例えば、特許文献２参照）。
【００１３】
然しながら、これらの提案では何れも最小線幅パターンとそれ以外のパターンとを分割し、別マスクでリソグラフィを行なうプロセス（２度露光プロセス）となっている。このため、最小線幅パターンとそれ以外のパターンとの間に合わせずれが生じることになる。この合わせずれがデバイスに影響を及ぼさないように、両パターン間に十分な距離（合わせずれ余裕）を確保して設計を行う必要がある。この合わせずれ余裕はそのままデバイスのチップサイズに影響を及ぼし、不必要に大きなチップとなり、高コストのプロセスとなる。
【特許文献１】米国特許６，０６３、６８８号公報
【特許文献２】米国特許６，４７５、８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記のように、側壁残しパターン形成法には種々の利点がある一方、全面同じパターンサイズで形成されるため、種々なサイズのパターンが混在する場合には、サイズ毎に露光する必要があり、その際の合わせずれを考慮すると、パターン設計においてマージンをとり必要があり、チップサイズを大きくする原因となっていた。また、同一トランジスタが繰り返し形成されるパターンにおいて合わせずれが生じた場合には、形成されるトランジスタ間に特性の不均衡が生じ、特性不良による歩留り低下を惹き起こしていた。
【００１５】
本発明は上記事情に鑑みて為されたもので、合わせずれに基づく特性不均衡とチップ面積上の無駄発生を抑制し、且つプロセスの簡略化が可能な集積回路パターンの形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の集積回路パターン形成方法の第１は、処理基板上に形成された積層膜上にリソグラフィー工程によりレジストパターンを形成する工程と、
前記レジストパターンをマスクに前記積層膜最上層の第１の膜を加工し、第１の膜からなるパターンを形成する工程と、前記第１の膜からなるパターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、前記露出された第１の膜からなるパターンをエッチングプロセスにより選択的に細らせる工程と、前記第１の膜をマスクに前記第１の膜の下の第２の膜を加工し、前記第１及び第２の膜からなる積層パターンを形成する工程と、前記第１及び第２の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、前記露出された第１の膜をエッチングにより除去し、前記第２の膜を露出する工程と、前記第１及び第２の膜の積層パターン、及び前記第２の膜のパターンの側壁部に第３の膜からなる側壁パターンを形成する工程と、前記側壁パターンを形成後、前記露出された第２の膜の部分を除去する工程と、前記露出された第２の膜の部分を除去した後、前記第１、第２、第３の膜のパターンをマスクにして、前記第１、第２、第３の膜の下の第４の膜を加工する工程と、前記第１、第２、第３の膜を除去する工程とを具備することを特徴とする。
【００１７】
また、本発明の集積回路パターン形成方法の第２は、処理基板上に形成された積層膜上にリソグラフィー工程によりレジストパターンを形成する工程と、前記レジストパターンをマスクに前記積層膜最上層の第１の膜を加工し、前記第１の膜からなるパターンを形成する工程と、前記露出された第１の膜からなるパターンをエッチングプロセスにより細らせる工程と、前記第１の膜をマスクに前記第１の膜の下の第２の膜を加工し、前記第１及び第２の膜の積層パターンを形成する工程と、前記第１及び第２の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、前記露出された第１の膜をエッチングにより除去し、前記第２の膜を露出する工程と、前記第１及び第２の膜の積層パターン、及び前記第２の膜のパターンの側壁部に第３の膜からなる側壁パターンを形成する工程と、前記側壁パターンを形成後、前記露出された第２の膜の部分を除去する工程と、前記露出された第２の膜の部分を除去した後、前記第１、第２、第３の膜のパターンをマスクにして、前記第１、第２、第３の膜の下の第４の膜を加工する工程と、前記第１、第２、第３の膜を除去する工程とを具備することを特徴とする。
【００１８】
また、本発明の集積回路パターン形成方法の第３は、処理基板上に形成された積層膜上にリソグラフィ工程によりレジストパターンを形成する工程と、前記レジストパターンをエッチングプロセスにより細らせる工程と、前記細らせたレジストパターンをマスクに前記積層膜最上層の第１の膜を加工し、第１膜からなるパターンを形成する工程と、前記第１の膜をマスクに前記第１の膜の下の第２の膜を加工し、前記第１及び第２の膜からなる積層パターンを形成する工程と、前記第１及び第２の膜の積層パターンの側壁部に第３の膜からなる側壁パターンを形成する工程と、前記側壁パターン形成後、前記第１、第２、第３の膜からなるパターンをリソグラフィ工程によるレジストパターン形成で部分的に露出する工程と、前記レジストパターン形成後、前記露出された第１及び第２の膜をエッチングにより除去する工程と、前記第１、第２、第３の膜のパターンをマスクにして、前記第１、第２、第３の膜の下の第４の膜を加工する工程と、前記第１、第２、第３の膜を除去する工程とを具備することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、合わせずれに基づく特性不均衡とチップ面積上の無駄発生を抑制し、且つプロセスの簡略化が可能な集積回路パターンの形成方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施形態を説明する前に、２度露光プロセスの側壁残しパターン形成法の問題点をＮＡＮＤ型フラッシュメモリを例にとり、より詳細に説明する。図１は、ＮＡＮＤ型フラッシュメモリの１ストリング分の等価回路図である。選択トランジスタＳＴ１，ＳＴ２の間に、直列接続された複数のメモリセルＭＣを設けた構造になっている。選択トランジスタＳＴ１、ＳＴ２のゲートには選択ゲート線ＳＧ１，ＳＧ２が夫々接続されており、メモリセルＭＣの制御ゲートには、ワード線（制御ゲート線）ＷＬ１〜ＷＬｎが接続されている。選択トランジスタＳＴ１のソース・ドレインの一方はビット線ＢＬに接続され、選択トランジスタＳＴ２のソース・ドレインの一方はソース線ＳＬに接続されている。
【００２１】
実際のメモリＩＣでは、メモリセル部に複数の上記ＮＡＮＤストリングが行列状に配列されており、メモリセル部に隣接した周辺回路部に、メモリセルの制御回路等が配置されている。図２は、その一部を断面図で示したものであり、２つのＮＡＮＤストリング（但し、相対する端部のみを図示）が端部の選択トランジスタＳＴを対峙させるように配置されており、破線部の右側には、周辺回路部の１トランジスタのゲート電極が描かれている。これらのトランジスタのゲート構造は、周知のように同一層構成を有している。即ち、半導体基板１上に、第１のゲート絶縁膜２、第１のポリシリコンゲート電極膜（浮遊ゲート）３、第２のゲート絶縁膜（ゲート電極間絶縁膜）４、第２のポリシリコンゲート電極膜（制御ゲート）５を積層したものを、フォトリソグラフィで加工し、切り離し形成したものである。
【００２２】
前述のように、側壁残しで積層ゲートを形成しようとすると、同一のパターンサイズのものしかできない。そのため、ワード線部（ＷＬ部）を構成するメモリセルＭＣの形成と、選択トランジスタＳＴや、周辺トランジスタの形成とを、リソグラフィ工程を分けて形成しなければならない。即ち、露光プロセスが２度になるため、フォトリソグラフィの合わせずれ余裕を見ておく必要がある。合わせずれが発生する箇所は、図２に示すように、ＷＬ部と選択ゲート部（ＳＧ部）間と、ＷＬ部と周辺部との間となる。
【００２３】
このように、ＮＡＮＤフラッシュメモリのゲート層のように、メモリセルアレイ内にＷＬ部とＳＧ部という線幅が異なるパターンが存在するデバイスへ、側壁残しプロセスを適用する場合は、前述の問題は非常に深刻となる。それはチップの中で面積占有率が高いメモリセルアレイ部（通常６０〜８０％の面積占有率）の中にも、合わせずれ余裕を確保しておかなければならず、メモリセル面積の増大はそのままチップサイズの増大となるからである。
【００２４】
ここで、メモリセル内に合わせずれ余裕を確保していない場合を想定してみる。図３に示すように、隣接する選択ゲートＳＴａ、ＳＴｂ（この２つは同一マスクで作られるので、相互の位置ずれは無い）があり、選択ゲートＳＴａと隣接するメモリセルＭＣａが規定の間隔よりも狭く、また選択ゲートＳＴｂと隣接するメモリセルＭＣｂが規定の間隔よりも広く合わせずれが生じた場合を考える。積層ゲートＳＴ，ＭＣをマスクにして、イオン注入によりソース／ドレイン拡散層ｄ１、ｄ２、ｄ３等を形成する。マスク間の間隔が広いほどイオン注入は深く入るので、拡散層の深さはｄ１＜ｄ２、ｄ３となる。拡散層の深さと積層ゲート下への拡散長は比例するので、ＷＬ部のメモリセルＭＣａの実効チャネル長ＬeffとメモリセルＭＣｂの実効チャネル長Ｌeffを比較すると、ＭＣａ＞ＭＣｂとなる。一方、選択トランジスタＭＴａ、ＭＴｂの実効チャネル長Ｌeffについては、ＳＴａ＞ＳＴｂとなる。
【００２５】
以上は、実効チャネル長についてのみ考えた場合であるが、２度露光プロセスの問題点としては、次の事項が挙げられる。  
１）左右選択トランジスタ（ＳＴａ，ＳＴｂ）の特性（Ｖｔｈ，Ｉｏｎ，Ｉｏｆｆ）が非対称となる。  
２）左右１つ目のメモリセル（ＭＣａ、ＭＣｂ）のトランジスタ特性（Ｖｔｈ，Ｉｏｎ，Ｉｏｆｆ）が非対称となる。  
３）上記を回避するためには、セル内の面積増大が生じる（ＳＧ−ＷＬ間距離を大きくとる必要がある）。  
４）ＭＣａのトランジスタ特性を他のＭＣと合わせるためには、イオン注入プロセスのチューニングが必要になる（イオン注入２度打ちなどプロセスが複雑になる）。  
５）ＷＬ部と周辺部の合わせずれに関しても、これを避けようとすると面積の増大となる。
【００２６】
このうち、１）、２）では、ＭＣｂの実効チャネル長Ｌｅｆｆが小さいことによりＭＣｂの閾値電圧が下がり、過書き込みセルとなる。これが読み出し時の閾値電圧を上げＮＡＮＤストリングがオンせず、読み出しができない。それを回避するために４）のような複雑なプロセスが必要になり、高コストのプロセスとなってくる。本発明は、このような問題に解決策を与えるものである。
【００２７】
以下、図面を参照しつつ本発明の実施形態を説明する。
【００２８】
（第１の実施形態）
図４〜１７に本発明の第１の実施形態に係る半導体集積回路装置のプロセスフローを示す。本実施形態では、ＮＡＮＤフラッシュメモリのプロセスフローを例に説明する。まず、被処理基板であるシリコン基板１上に、第１の膜としてトンネル酸化膜２、フローティングゲートとなる第１のポリシリコン膜３、高誘電膜（ゲート間絶縁膜）４、コントロールゲートとなる第２のポリシリコン膜５が積層され、さらに犠牲膜となるシリコン酸化膜（第２の膜）６、ハードマスク材（第３の膜）７を堆積させる（図４）。
【００２９】
ここでは、高誘電膜４としてＡｌ2Ｏ3を、シリコン酸化膜６としてボロン入りガラス（ＢＳＧ）膜を使用している。ハードマスク７として、ＢＳＧ膜に対してエッチング選択比が取れる膜、たとえば窒化シリコン膜（ＳｉＮ膜）などが考えられる。図中ＥＩとは、後に選択ゲート（ＳＧ）部となる箇所において、フローティングゲート３とコントロールゲート５の電気的導通をとるためのスペースで、予めリソグラフィー工程とエッチング工程で形成しておく。
【００３０】
まず、第１のリソグラフィー工程にてＷＬ（ワード線）部、ＳＧ部、周辺回路部にレジストパターン（第１のマスクパターン）を形成する（図５）。ＷＬ部におけるレジストパターンのパターンピッチＰ１とレジスト寸法Ｌ１は、共に最終的なＷＬとなるＭＣトランジスタパターンのピッチＰ２とトランジスタゲート長Ｌ２の約２倍とする（後述の図１７参照）。即ちＷＬ部で５５nmゲート長のトランジスタが必要なときには、ＷＬ部のレジスト幅は約１１０ｎｍ、レジストパターンピッチは約２２０ｎｍとなる。ＳＧ部におけるレジストパターンはＷＬトランジスタ寸法の約１．５〜４倍程度である。周辺回路部のレジストパターンは回路パターンに応じてランダムなパターン寸法となる。またレジストの膜厚は２００〜４００ｎｍ程度である。
【００３１】
このレジストパターン８をマスクに下地のハードマスク材をエッチングし、ハードマスク７のパターン（第２のマスクパターン）を形成する（図６）。エッチングプロセスとしては異方性エッチング（ＲＩＥ）が一般的である。図ではハードマスク７のエッチング後、レジスト８を剥離している状態を示している。レジスト剥離プロセスとしては、酸素雰囲気での灰化プロセス（Ｏ2アッシャー）等が一般的である。
【００３２】
次に、第２のリソグラフィー工程にて、ＳＧ部、周辺回路部のハードマスクパターンをレジスト９で覆い、ＷＬ部のハードマスクパターンのみを露出させる（図７）。このときのレジスト９の膜厚は第１のリソグラフィ工程でのレジスト８の膜厚よりも厚くなる。次に、露出されたハードマスクパターン７をエッチングプロセスでスリミングを行う（図８）。
【００３３】
このときのエッチングプロセスは、ＣＤＥ法やウェット法などの等方エッチングプロセスが一般的で、そのプロセスはハードマスク材料、スリミング量の制御性などによって決定される。例えばハードマスクとしてＳｉＮ膜を選択した場合、ホットリン酸によるウェットエッチングなどが挙げられる。スリミングにより細らせる量は、ＷＬ部において最終的なゲート長の約１／２程度（片側辺り）である。即ち５５ｎｍのＷＬトランジスタの寸法が必要なときには、スリミング量は片側辺り約２７．５ｎｍとなる。
【００３４】
ＷＬ部のハードマスクのスリミングプロセスが終了した後、ＳＧ部、周辺回路部のレジストパターン９を剥離する（図９）。レジスト剥離プロセスとしては、酸素雰囲気での灰化プロセス（Ｏ2アッシャー）等が一般的である。
【００３５】
次に、ハードマスクパターン７をマスクに下地のＢＳＧマスクをエッチングする（図１０）。エッチングプロセスとしては異方性エッチング（ＲＩＥ）が一般的である。このときＳＧ部及び周辺回路部は第１のリソグラフィ工程で形成されたレジストパターン８とほぼ同じ寸法のＢＳＧパターン６が、ＷＬ部は第１のリソグラフィ工程で形成されたレジストパターン８の約１／２の寸法分のＢＳＧパターン６´が形成されることになる。ＢＳＧ膜６のエッチングの際には、ＢＳＧ膜６上にハードマスク７が残る条件（ハードマスク７に対するＢＳＧ膜６のエッチング選択性が高いエッチング条件）でエッチングを行う。
【００３６】
次に、第３のリソグラフィー工程にて、ＳＧ部、周辺回路部のハードマスク７／ＢＳＧ膜６積層パターンをレジスト（第３のマスクパターン）１０で覆い、ＷＬ部のハードマスク７／ＢＳＧ膜６´積層パターンのみを露出させる（図１１）。このときのレジスト１０の膜厚は第１のリソグラフィ工程でのレジスト８の膜厚よりも厚くなる。また、第３のマスクパターンは、前記第２のマスクパターンと同一露光マスクを使用することができる。
【００３７】
次に、露出されたハードマスク７／ＢＳＧ膜６´積層パターン上のハードマスク７のみをエッチングプロセスで除去する（図１２）。このときのエッチングプロセスはＣＤＥ法やウェット法などの等方エッチングプロセスが一般的で、そのプロセスはハードマスク材料などによって決定される。例えばハードマスク７としてＳｉＮ膜を選択した場合、ホットリン酸によるウェットエッチングなどが挙げられる。
【００３８】
ＷＬ部のハードマスク除去後、レジストパターン１０を剥離する（図１３）。レジスト１０剥離プロセスとしては、酸素雰囲気での灰化プロセス（Ｏ2アッシャー）等が一般的である。ここまでの工程で、ＷＬ部にＢＳＧパターン６´が最終的なトランジスタパターンピッチの約２倍のピッチで形成される。更にＳＧ部と周辺回路部には、ハードマスク７／ＢＳＧ膜６の積層パターンが形成されることになる。
【００３９】
次に、これらのパターンの側壁に側壁パターン（第４の膜）１１を形成する（図１４）。側壁パターン形成方法の詳細は省略するが、側壁材となるシリコン酸化膜やシリコン窒化膜などの絶縁膜をＣＶＤ法など用いてパターン上に堆積させ、ＲＩＥによるエッチングで側壁のみにパターンを残す方式が一般的である。
【００４０】
側壁パターン１１の寸法は、側壁材の堆積膜厚にほぼ一致し、その世代のＮＡＮＤフラッシュメモリのＷＬ寸法と同じ値になるように設定する。例えば５５ｎｍのＷＬトランジスタ寸法が必要なときは、堆積膜厚を５５ｎｍとする。側壁パターン１１の寸法は側壁膜の堆積膜にほぼ一致するため、寸法制御性は極めて高い。次に、表面に露出されているＢＳＧ膜６´をエッチングによって除去する。このエッチングはＶＰＣ法などが一般的に知られている。このときＢＳＧ膜はＷＬ部のみ除去され、ＳＧ部と周辺回路部のＢＳＧ膜６はハードマスク７で覆われえているため、ＢＳＧ膜６は除去されない（図１５）。
【００４１】
次に、下地となるＮＡＮＤフラッシュメモリのゲート構造（トンネル酸化膜２／第１ポリシリコン層３／Ａｌ2Ｏ3層４／第２ポリシリコン層５）を、ＷＬ部は側壁パターン１１をマスクに、ＳＧ部と周辺回路部は側壁パターン１１、ハードマスクパターン７、ＢＳＧ膜６をマスクにエッチング加工する（図１６）。
【００４２】
最後に、マスクとなった側壁パターン１１、ハードマスクパターン７、ＢＳＧ膜６をエッチングにより除去する（図１７）。ＳＧ部とＷＬ部、周辺回路部とＷＬ部に合わせずれがないパターンが完成する。上記の工程を採ることにより、ＷＬ部とＳＧ部、あるいは周辺部との間の合わせずれ余裕を見る必要の無く、個々のメモリセルの特性が均一なＮＡＮＤフラッシュメモリの製造が可能となる。
【００４３】
（第２の実施形態）
第２の実施形態も、ＮＡＮＤフラッシュメモリを例にとり、他のプロセスフローについて説明する。まず、第１の実施形態の図４、図５と同様な加工をシリコン基板（被処理基板）１上に行なう。即ち、ＷＬ部におけるレジストパターン（第１のマスクパターン）８のパターンピッチとレジスト寸法は、共に最終的なＷＬとなるトランジスタパターンのピッチとトランジスタ（ゲート長）寸法の約２倍である。即ち５５ｎｍのＷＬトランジスタの寸法が必要なときには、ＷＬ部のレジスト寸法は約１１０nm、レジストパターンピッチは約２２０ｎｍとする。ＳＧ部におけるレジストパターン８はＷＬトランジスタ寸法の約１．５〜４倍程度である。周辺回路部のレジストパターン８は回路パターンに応じてランダムなパターン寸法となる。またレジストの膜厚は２００〜４００ｎｍ程度である。
【００４４】
次いで、図１８に示すように、このレジストパターン８をマスクに下地のハードマスク材（第３の膜）をエッチングし、ハードマスク７のパターンを形成する。エッチングプロセスとしては異方性エッチング（ＲＩＥ）が一般的である。図ではハードマスクのエッチング後、レジストを剥離している状態を示している。レジスト剥離プロセスとしては、酸素雰囲気での灰化プロセス（Ｏ2アッシャー）等が一般的である。
【００４５】
次に、露出されたハードマスクパターン７をエッチングプロセスでスリミングを行う（図１９）。このときのエッチングプロセスはＣＤＥ法やウェット法などの等方エッチングプロセスが一般的で、そのプロセスはハードマスク材料、スリミング量の制御性などによって決定される。例えばハードマスクとしてＳｉＮ膜を選択した場合、ホットリン酸によるウェットエッチングなどが考えられる。スリミングにより細らせる量は最終的なＷＬとなるトランジスタ寸法の約１／２程度（片側辺り）である。即ち５５nmのＷＬトランジスタの寸法が必要なときには、スリミング量は片側辺り約２７．５nmとなる。
【００４６】
次に、ハードマスクパターン７をマスクに下地のＢＳＧ膜（第２の膜）６をエッチングする（図２０）。エッチングプロセスとしては異方性エッチング（ＲＩＥ）が一般的である。このときＷＬ部は第１のリソグラフィ工程で形成されたレジストパターン８の約１／２の寸法分のＢＳＧパターン６が形成されることになる。ＢＳＧ膜６のエッチングの際には、ＢＳＧ膜６上にハードマスク７が残る条件（ハードマスク７に対するＢＳＧ膜６のエッチング選択性が高いエッチング条件）でエッチングを行う。
【００４７】
次に、第２のリソグラフィー工程にて、ＳＧ部、周辺回路部のハードマスク７／ＢＳＧ膜６の積層パターンをレジスト（第２のマスクパターン）９で覆い、ＷＬ部のハードマスク７／ＢＳＧ膜６´積層パターンのみを露出させる（図２１）。このときのレジスト９の膜厚は第１のリソグラフィ工程でのレジスト８の膜厚よりも厚くなる。
【００４８】
次に、露出されたハードマスク７／ＢＳＧ膜６´の積層パターン上のハードマスク７のみをエッチングプロセスで除去する（図２２）。このときのエッチングプロセスはＣＤＥ法やウェット法などの等方エッチングプロセスが一般的で、そのプロセスはハードマスク材料などによって決定される。例えばハードマスク７としてＳｉＮ膜を選択した場合、ホットリン酸によるウェットエッチングなどが考えられる。ＷＬ部のハードマスク除去後、レジストパターンを剥離する（図２３）。レジスト剥離プロセスとしては、酸素雰囲気での灰化プロセス（Ｏ2アッシャー）等が一般的である。ここまでの工程で、ＷＬ部にＢＳＧパターンが最終的なトランジスタパターンピッチの約２倍のピッチで形成される。更にＳＧ部と周辺回路部には、ハードマスク７／ＢＳＧ膜６の積層パターンが形成されることになる。
【００４９】
次に、これらのパターンの側壁に側壁パターン（第４の膜）１１を形成する（図２４）。側壁パターン１１の形成方法については、第１の実施形態と同じである。次に、表面に露出されているＢＳＧ膜６´をエッチングによって除去する。このエッチングはＶＰＣ法などが一般的に知られている。このときＢＳＧ膜はＷＬ部のみ除去され、ＳＧ部と周辺回路部のＢＳＧ膜６はハードマスク７で覆われえているため、ＢＳＧ膜６は除去されない（図２５）。
【００５０】
次に、下地となるＮＡＮＤフラッシュメモリのゲート構造（トンネル酸化膜２／第１ポリシリコン電極３／Ａｌ2Ｏ3膜４／第２ポリシリコン電極５）を、ＷＬ部は側壁パターン１１をマスクに、ＳＧ部と周辺回路部は側壁パターン１１、ハードマスクパターン７、ＢＳＧ膜６をマスクに加工する（図２６）。最後に、マスクとなった側壁パターン１１、ハードマスクパターン７、ＢＳＧ膜６をエッチングにより除去する（図２７）。ＳＧ部とＷＬ部、周辺回路部とＷＬ部に合わせずれがないパターンが完成する。
【００５１】
第２の実施形態によれば、第１の実施形態より簡略なプロセスで、同等な効果を奏することができる。
【００５２】
ここで、上述の実施形態において、最初に形成するレジストパターンのサイズと最終的なパターンサイズとの関係を、平面図的に説明する。図２８（ａ）は、図５におけるレジスト８の摸式的平面図で、幅Ｌ１、ピッチＰ１で形成されている。図２８（ｂ）は、図８のＷＬ部におけるスリミング後のハードマスク７の平面形状を示し、幅Ｌ１／２，ピッチＰ１となっている。図２８（ｃ）は、図１４において側壁１１が形成された平面図であり、側壁１１、ＢＳＧ膜６の幅、隣接する側壁１１の間隔は、全てＬ１／２となるように加工される。図２８（ｄ）は、図１７においてＷＬ部の積層ゲート構造が形成された状態の平面図で、側壁ゲートの幅（ゲート長）はＬ２＝Ｌ１／２，ピッチＰ２＝Ｐ１／２となる。
【００５３】
一般に、ゲート長とゲート間隔の比率は、設計として１：１とすることが多いが、実製品レベルにおいては、Ｐ２／Ｐ１＝０．４〜０．６の範囲で制御するのが好ましい。
【００５４】
（第３の実施形態）
第３の実施形態も、ＮＡＮＤフラッシュを例にとり、さらに他のプロセスフローを説明する。先ず、第１の実施形態の図４、５と同様な加工をシリコン基板１上に行なう。
【００５５】
次に、図２９に示すように、レジストパターン８に対して、エッチングプロセスでスリミングを行なう。このときのエッチングプロセスは、ＣＤＥ法やウェット法などの等方エッチングプロセスが一般的で、反射防止膜材料（下地からの反射を抑える目的でレジストの直下に形成するもの、図示せず）のエッチングに用いられるＲＩＥ法のオーバーエッチングによっても可能である。そのプロセスは反射防止膜材料、スリミング量の制御性などによって決定される。スリミングにより細らせる量は最終的なＷＬと成るトランジスタ寸法の約１／２程度（片側当たり）である。即ち５５ｎｍのＷＬトランジスタの寸法が必要なときには、スリミング量は片側当たり約２７．５ｎｍとなる。
【００５６】
次に、図３０に示すように、このスリミングされたレジストパターン８をマスクに下地のハードマスク材７をエッチングし、ハードマスクのパターンを形成する。エッチングプロセスとしては異方性エッチング（ＲＩＥ）が一般的である。図３０では、ハードマスクのエッチング後、レジストを剥離した状態を示している。レジスト剥離プロセスとしては、酸素雰囲気での灰化プロセス（Ｏ2アッシャー）等が一般的である。
【００５７】
次に、図３１に示すように、ハードマスク７をマスクに下地のＢＳＧ層６をエッチングする。エッチングプロセスとしては異方性エッチング（ＲＩＥ）が一般的である。このときＳＧ部及び周辺回路部は第１のリソグラフィ工程で形成されたレジストパターン８にスリミングにより細り分を差し引いた寸法のＢＳＧパターン６が、ＷＬ部は第１のリソグラフィ工程で形成されたレジストパターン８の約１／２の寸法分のＢＳＧパターン６が形成されることになる。ＢＳＧパターン６のエッチングの際には、ＢＳＧ膜上にハードマスクが残る条件（ハードマスクに対するＢＳＧ膜のエッチング選択性が高いエッチング条件）でエッチングを行なう。
【００５８】
次に、図３２に示すように、これらのパターンの側壁に側壁スペーサ１１を形成する。側壁スペーサの形成方法の詳細は省略するが、側壁材となる酸化膜や窒化膜等の絶縁膜をＣＶＤ法等を用いてＢＳＧパターン６を覆うように堆積させ、ＲＩＥによるエッチングでＢＳＧパターン６の側壁のみに絶縁膜を残す方式が一般的である。側壁スペーサの水平方向の膜厚は、側壁材の堆積膜厚にほぼ一致し、その世代のＮＡＮＤフラッシュメモリのＷＬ寸法と同じ値になるように設定する。側壁スペーサの水平方向の膜厚は側壁膜の堆積膜にほぼ一致するため、寸法制御性は極めて高い。
【００５９】
次に、図３３に示すように、第２のリソグラフィ工程にて、ＳＧ部、周辺回路部のハードマスクパターン７を含む領域をレジスト９で覆い、ＷＬ部のハードマスクパターン７を含む領域のみを露出させる。このときのレジスト９の膜厚は、一般的に第１のリソグラフィ工程でのレジスト８の膜厚よりも厚くなる。
【００６０】
次に、図３４に示すように、露出された領域のハードマスク７／ＢＳＧ膜６´の積層パターンのみをエッチングプロセスで除去する。このときのエッチングプロセスはＣＤＥ法やウェット法等の等方エッチングプロセスが一般的で、そのプロセスはハードマスク材料等によって決定される。例えば、ハードマスク７としてＳｉＮ膜を選択した場合、ホットリン酸によるウェットエッチング等が考えられる。ＷＬ部のハードマスク７除去後、レジストパターン９を剥離する。レジスト９の剥離プロセスとしては、酸素雰囲気での灰化プロセス（Ｏ2アッシャー）等が一般的である。ここまでの工程で、ＷＬ部に側壁パターン１１が最終的なトランジスタパターンピッチの約２倍のピッチで形成される。さらに、ＳＧ部と周辺回路部には、ハードマスク７／ＢＳＧ膜６の積層＋側壁スペーサ１１が形成されることになる。
【００６１】
次に、図３５に示すように、下地となるＮＡＮＤフラッシュメモリのゲート構造（トンネル酸化膜２／第１ポリシリコン膜３／高誘電膜（Ａｌ2Ｏ3）４／第２ポリシリコン膜５）を、ＷＬ部は側壁パターン１１をマスクに、ＳＧ部と周辺回路部は側壁パターン１１、ハードマスクパターン７、ＢＳＧ膜６をマスクに加工する。最後に、図３６に示すように、マスクとなった側壁スペーサ１１、ハードマスクパターン７、ＢＳＧ膜６をエッチングにより除去する。
【００６２】
以上述べたように、第３の実施形態によっても、第２の実施形態と同様に、ＳＧ部とＷＬ部、周辺回路部とＷＬ部に合わせずれが無いパターンが完成する。
【００６３】
（第４の実施形態）
図３７に本発明の第４の実施形態に係る集積回路パターン形成方法を示す。側壁残しプロセスで形成されるパターンは閉ループパターンとなるので、集積回路パターンとするにはライン終端部のパターンを切断しなければならない。
【００６４】
上記の切断方法には２種類ある。一つは、図３７に示すように、ＷＬ部側壁終端部とそれ以外（ＳＧ部、周辺回路部）のライン終端部を、リソグラフィ工程によるレジストパターン１２の形成で、両方とも露出する方法である。このリソグラフィ工程を導入するタイミングは、第１及び第２の実施形態に記載した工程フローの中で、ＷＬ部のＢＳＧ膜マスク６´を除去した後が望ましい。側壁パターン１１の露出した部分ははエッチングによって除去される。
【００６５】
他の一つは、図３８に示すように、リソグラフィ工程によるレジストパターン１３の形成で、ＷＬ部側壁終端部のみを露出し、それ以外（ＳＧ部、周辺回路部）のライン終端部はレジストパターンで覆う方法である。ＷＬ部以外はハードマスク７が残ることにより閉ループパターンとならないので、ＷＬ部以外のライン終端部をレジストパターン１３で覆ってもかまわない。このような終端部処理を行った後、層間絶縁膜１５で配線パターン１４を埋め込んだ後、配線パターン１４にコンタクト１６を接続する工程を経て、終端部パターンが形成される（図３９）。
【００６６】
図４０に２度露光手法（Type A）と、第１の実施形態（Type B）、第２あるいは第３の実施形態（Type C）の手法とのＮＡＮＤストリング長の比較を行った。横軸はハーフピッチ（ＨＰ）で表わした世代である。
【００６７】
微細化が加速するに従い、Type AとType B、Type CとのＮＡＮＤストリング長の差が大きくなっている。この理由は以下のように考えられる。ＮＡＮＤフラッシュメモリのゲートパターンには、寸法の微細化は加速するが縦方向（高さ）の微細化は進まないという特徴があり、アスペクト比は微細化とともに高くなっていく。このため、イオン注入によるデバイス特性の非対称性が大きくなるが、この影響を無くすためのＷＬ１−ＳＧ間距離のシュリンクは、世代が進んでもなされないからである。
【００６８】
図４０より、１２ｎｍ世代では、本実施形態の手法（Type B、Type C）は２度露光手法（Type A）と比べ、約２５％のストリング長が短くなっていくことが分かる。この差はそのままメモリセル面積の差となり、メモリセル占有率（通常６０〜８０％）を乗じれば、チップサイズの差となる。本手法を用いることでチップサイズが小さく、所望のデバイス特性が得られ、かつコストの低いプロセスでの半導体集積装置が実現できる。
【００６９】
以上本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【００７０】
【図１】一般的なＮＡＮＤ型フラッシュメモリの等価回路図。
【図２】２度露光プロセスにおける合わせずれを説明するためのＮＡＮＤ型フラッシュメモリの模式的断面図。
【図３】上記合わせずれに起因する特性変動を説明するためのＮＡＮＤ型フラッシュメモリの模式的断面図。
【図４】第１の実施形態にかかるＮＡＮＤ型フラッシュメモリ製造工程を説明する為の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に続く工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】図１０に続く工程の断面図。
【図１２】図１１に続く工程の断面図。
【図１３】図１２に続く工程の断面図。
【図１４】図１３に続く工程の断面図。
【図１５】図１４に続く工程の断面図。
【図１６】図１５に続く工程の断面図。
【図１７】図１６に続く工程の断面図。
【図１８】第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を説明する断面図で、図５に続く工程の断面図。
【図１９】図１８に続く工程の断面図。
【図２０】図１９に続く工程の断面図。
【図２１】図２０に続く工程の断面図。
【図２２】図２１に続く工程の断面図。
【図２３】図２２に続く工程の断面図。
【図２４】図２３に続く工程の断面図。
【図２５】図２４に続く工程の断面図。
【図２６】図２５に続く工程の断面図。
【図２７】図２６に続く工程の断面図。
【図２８】本発明の実施形態における、マスクパターンと完成時のゲートパターンとの関係を説明するための平面図。
【図２９】第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を説明する断面図で、図５に続く工程の断面図。
【図３０】図２９に続く工程の断面図。
【図３１】図３０に続く工程の断面図。
【図３２】図３１に続く工程の断面図。
【図３３】図３２に続く工程の断面図。
【図３４】図３３に続く工程の断面図。
【図３５】図３４に続く工程の断面図。
【図３６】図３５に続く工程の断面図。
【図３７】第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を説明する為の平面図。
【図３８】第４の実施形態に係るＮＡＮＤ型フラッシュメモリの他の製造工程を説明する為の平面図。
【図３９】図３８に続く工程の平面図。
【図４０】本発明の効果を説明する為の図。
【符号の説明】
【００７１】
ＳＴ…選択トランジスタ
ＭＣ…メモリセル
ＳＧ…選択ゲート
ＷＬ…ワード線
１…シリコン基板（被処理基板）
２…ゲート絶縁膜（トンネル酸化膜）（第１の膜の一部）
３…ポリシリコン膜（フローティングゲート）（第１の膜の一部）
４…ゲート間絶縁膜（第１の膜の一部）
５…ポリシリコン膜（コントロールゲート）（第１の膜の一部）
６…シリコン酸化膜（ＢＳＧ膜）（第２の膜）
７…ハードマスク（第３の膜）
８，８，１０、１２，１３…レジスト膜（マスクパターン）
１１…側壁絶縁膜（第４の膜）
１４…電極
１５…層間絶縁膜
【図１】
2007305970.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007305970.tif 000009
【図８】
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【図９】
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【図１０】
2007305970.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2007305970.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2007305970.tif 000030
【図２９】
2007305970.tif 000031
【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
2007305970.tif 000036
【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2007305970.tif 000041
【図４０】
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