(57)【要約】【課題】しきい値電圧等の各種ばらつきや低電圧化に伴って起こるディスターブに対する耐性向上と書き込み特性の改善を両立し、そのためのパワー増やスピード特性悪化を抑制することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ＳＲＡＭセルを構成し、入力端と出力端とがクロスに接続してなる第１、第２のインバータと、第１のインバータに電源を供給する第１の電源制御回路１１と、第２のインバータに電源を供給する第２の電源制御回路１２とを具備する。第１、第２の電源制御回路１１，１２は、書き込み動作において、選択されたメモリセル内の第１、第２のインバータに供給する電源を、書き込みデータに応じて制御する。【選択図】      図１
2007317316.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを構成し、入力端と出力端とがクロスに接続してなる第１、第２のインバータと、
前記第１のインバータに電源を供給する第１の電源制御回路と、
前記第２のインバータに電源を供給する第２の電源制御回路とを具備し、
前記第１、第２の電源制御回路は、書き込み動作において、選択されたメモリセル内の第１、第２のインバータに供給する電源を、書き込みデータに応じて制御することを特徴とする半導体記憶装置。
【請求項２】
前記第１のインバータの出力ノードがロウレベルに書き込まれるとき、前記第１の電源制御回路は、前記第２の電源制御回路により第２のインバータに供給される電源レベルより低い電源レベルを第１のインバータに供給することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のインバータの出力ノードがロウレベルに書き込まれるとき、前記第１の電源制御回路は、第１のインバータに供給する電源を遮断することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
第１、第２の電源制御回路は、読み出し時に第１、第２のインバータに供給する電源、書き込み時に非選択カラムである第１、第２のインバータに供給する電源、書き込み時に選択カラムにおいて出力ノードがハイレベルに書き込まれるインバータに供給する電源を全て同じ電源レベルとすることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
入力端と出力端とがクロスに接続してなる第１、第２のインバータを有するメモリセルが行列状に配列されたメモリセルアレイと、
前記メモリセルアレイ内で列方向に配列された複数のメモリセルの第１のインバータ群に共通に接続された第１の電源線と、
前記メモリセルアレイ内で列方向に配列された前記複数のメモリセルの第２のインバータ群に共通に接続された第２の電源線と、
書き込み時において、前記メモリセルアレイ内の選択されたメモリセルへの書き込みデータに応じて前記第１の電源線及び第２の電源線に電圧を供給する電源制御回路とを具備し、
前記選択されたメモリセルに“１”を書き込むとき、前記第１のインバータ群は出力ノードがハイレベルとなり、前記選択されたメモリセルに“０”を書き込むとき、前記第２のインバータ群は出力ノードがハイレベルとなり、
前記電源制御回路は、“１”の書き込み時に、前記第１の電源線に前記第２の電源線より高い電圧を供給し、“０”の書き込み時に、前記第２の電源線に前記第１の電源線より高い電圧を供給することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関するものであり、例えばスタティックランダムアクセスメモリ（以下、ＳＲＡＭ）に関するものである。
【背景技術】
【０００２】
現在のＳＲＡＭのメモリセルは、６個のＭＯＳトランジスタから構成されたＣＭＯＳ型の６トランジスタセルが主流である。これは、２つのＣＭＯＳインバータからなるフリップフロップと、フリップフロップの両ノードを、ビット線対に接続する２つのトランスファーゲートからなる。ＳＲＡＭは、データ記憶を、フリップフロップにより静的（Static）に行うので、データ保持が安定的にできることを特徴としている。
【０００３】
しかし、ＬＳＩ（大規模集積回路）の性能向上、搭載素子数の増大を図るために、素子の微細化が進み、それに伴い電源電圧がスケーリングされてきている。また、素子の微細化に伴い、均一に制御されるべきトランジスタのしきい値電圧Ｖthが、素子毎にランダムにばらつく現象が顕著になってきた。
【０００４】
ＳＲＡＭの動作マージンを示す指標のひとつとして、スタティックノイズマージン（Static Noise Margin（ＳＮＭ））がある。ＳＮＭとは、セルのワード線が選択状態にあり、つまり、トランスファーゲートのトランジスタがオンしている状態における、フリップフロップを構成する二つのインバータの入出力特性を重ねた、所謂、ＳＲＡＭセルのメガネ特性としてよく知られるものであり、動作時における電圧マージンのことである。ノイズによって、入出力特性がずれても、メガネ特性がつぶれてデータ破壊するまでにＳＮＭ分余裕があるということになる。このＳＮＭが大きければ大きいほど、セルのデータ保持特性は安定していることとなる。通常のインバータ特性との違いは、ワード線がオンすると、ロウ（“Ｌ”）レベル側の電位が、トランスファーゲートを介してつながるビット線のレベル（通常、ハイ（“Ｈ”）レベル）により吊り上げられ、トランスファーゲートとドライバ（インバータを構成するＮチャネルＭＯＳトランジスタ）との駆動力の比で決まる中間電位になることである。
【０００５】
先に述べたように、電源電圧がスケーリングされれば、メガネ特性も全体としてスケーリングされることとなり、当然、ＳＮＭも小さくなる。さらに、ランダムなしきい値電圧Ｖthのばらつきにより、セルを構成する６つのトランジスタの特性がばらつくと、フリップフロップを構成する２つのインバータ特性が互いにずれることとなる。これにより、メガネ特性が非対称となり、ＳＲＡＭセルのＳＮＭは、メガネ特性の左右の小さいほうで決まることとなる。電源電圧がスケーリングされ、また、しきい値電圧Ｖthのばらつきがある程度以上に大きくなり分布をもってばらつくと、結果としてＳＮＭが確保されない、つまり、メガネ特性がかけなくなるセルが確率的に存在することとなり、ＳＲＡＭの大容量化、つまりＳＲＡＭセルの数が多くなればなるほど、その確率は増すことなる。そのようなセルは、ワード線が選択状態にあり、トランスファーゲートがオンすると、それだけで記憶されているデータが破壊されるおそれがあり、メモリとしての正常動作ができなくなるという問題を生じる。
【０００６】
ＳＲＡＭにおけるアレイのアーキテクチャは各種考えられるが、ＡＳＩＣなどで混載される、ビット数や構成に自由度があるコンパイラブルのＳＲＡＭでは、Ｉ/Ｏ幅の自由度を持たせるために、図１１に示すように、アレイはＩ/Ｏ毎にまとめられる構成をとることが、面積効率や、スピードやパワーの性能を考えると一般的である。このような場合、あるロウが選択されたときに、Ｉ/Ｏ毎にひとつ選択されるカラムとのクロスポイントにあるセルが、実際に選択されたセルとなり、データの書き込み、読み出しが実行される。よって、選択されたセルと同じロウにありながら、カラムが非選択のセルは、ワード線はオンするが、データの読み書きは行われずに、データは保持されていることが必要である。
【０００７】
今、先に述べたようなＳＮＭが破綻しているセルがある場合を考える。まず、書き込み時は、選択されたカラムにある選択セルには、新たなデータが書き込まれるために、元のデータは不要となり、結果としてデータ破壊について心配することはない。しかし、ワード線はオンするが非選択のカラムにある全てのセルは、データ破壊のおそれがある。一方、読み出し時は、カラムの選択・非選択にかかわらず、選択されたロウにあり、ワード線がオンする全てのセルにおいて、データが破壊されるおそれがある。これらをディスターブ不良とよぶ。
【０００８】
これらの問題を回避するために、セル関連の電圧を制御する提案がなされている。例えば、非特許文献１で提案している案を紹介する。この提案は、セルのフリップフロップを構成するインバータの電源電圧ＶDDCをモードやカラム選択状態で変化させるというものである。リード時においては、インバータの電源電圧ＶDDCを、標準供給電圧ＶDDよりも高くする。これにより、“０”ノード側を“Ｌ”固定し、オンしているドライバ（ＮチャネルＭＯＳトランジスタ）の駆動力が増す。これは、ゲート電位レベルが電源電圧ＶDDCとなり電圧ＶDDよりも高くなるためである。一方で、ワード線のレベルや、ビット線のプリチャージは電圧ＶDDレベルのままであるので、トランスファーゲートの駆動力が変わらない。よって、メガネ特性おける“Ｌ”側ノードの浮きが小さく抑えられることになり、ＳＮＭが改善されることとなる。よって、読み出し時、書き込み時を含めたディスターブ耐性は改善される。
【０００９】
しかし、このように電源電圧ＶDDCを電圧ＶDDよりも高くすると、書き込み特性が悪化することとなる。ＳＲＡＭセルのデータ書き換えは、主に“１”側の“Ｈ”ノードを、トランスファーゲートを介してビット線の“Ｌ”レベルで引き落とすことで行われるが、電源電圧ＶDDCが上がることにより“Ｈ”ノードをキープしようとするＰＭＯＳトランジスタの駆動力が改善されるためである。書き込み特性の向上は、ＳＮＭの向上と相反するものであるため、電源電圧ＶDDCを逆に電圧ＶDDより下げることで達成される。先に説明したように、書き込み時には、非選択カラムについてはディスターブを考慮しなくてはならないため、電源電圧ＶDDCを電圧ＶDDより上げることには変わりなく、書き込みを行う選択カラムに関してのみ電源電圧ＶDDCを下げることとなる。
【００１０】
これらをまとめたのが、図１２である。この場合、書き込み時に、カラムの選択/非選択に応じてセル電源電圧ＶDDCの電圧レベルを制御する必要があるが、このカラム毎の電源電圧ＶDDCの充放電のためのパワーが必要となるだけでなく、セルのアクセスに応じた十分なスピードを持って充電あるいは放電が完了する必要がある。また、ディスターブ回避のために十分に高い電源電圧ＶDDC（＞ＶDD）と、書き込み改善のために十分に低い電源ＶDDC（＜VDD）の差が大きいほど、先の充放電電流が増え、また、充放電スピードが遅くなる。よって、なるべく、電源電圧ＶDDCの電圧レベルを変化させる場合において、充放電するノードの容量を減らすこと、さらには、その変化させる電圧レベル差を小さくすることが、パワー削減およびスピード性能維持のためには、望ましい。
【００１１】
先に紹介した非特許文献１では、ディスターブ回避のために電源電圧ＶDDCを電圧ＶDDより高くしている例を上げたが、ディスターブ特性が問題なく、書き込み特性が厳しいような場合は、読み出し時および、書き込み時の非選択カラムは、電源電圧ＶDDCを電圧ＶDDレベルにしておき、書き込み時のみ、選択カラムの電源電圧ＶDDCを下げることも考えられる。このような例としては、非特許文献２により提案されたものがあり、この場合、書き込み時に、選択カラムの電源電圧ＶDDCをオープンとする。書き込みセルによって、電源電圧ＶDDCから電流が放電されるために、電圧レベルが下がり書き込み特性が改善されることになる。但し、この場合、書き込み後、“１”レベルにするノード側のインバータの電源電圧ＶDDCについても、電源供給がされなくなるために、書き込みのためのデータ反転は容易になる半面、セルのラッチが不安定になるという懸念がある。また、書き込みの際に電源電圧ＶDDCが下がる際において、充放電するノードの容量を減らすこと、さらには、その変化させる電圧レベル差を小さくすることが、パワー削減およびスピード性能維持のためには、望ましいことは、先の例と同様である。
【非特許文献１】K. Zhang et al.,“A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply,”ISSCC 2005 Digest of Technical Papers, pp.474-475, 611.
【非特許文献２】Masanao Yamaoka et al.,“Low-Power Embedded SRAM Modules with Expanded Margins for Writing,”ISSCC 2005 Digest of Technical Papers, pp.480-481, 611.
【発明の開示】
【発明が解決しようとする課題】
【００１２】
この発明は、しきい値電圧等の各種ばらつきや低電圧化に伴って起こるディスターブに対する耐性向上と書き込み特性の改善を両立し、そのためのパワー増やスピード特性悪化を抑制することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この発明の一実施態様の半導体記憶装置は、メモリセルを構成し、入力端と出力端とがクロスに接続してなる第１、第２のインバータと、前記第１のインバータに電源を供給する第１の電源制御回路と、前記第２のインバータに電源を供給する第２の電源制御回路とを具備し、前記第１、第２の電源制御回路は、書き込み動作において、選択されたメモリセル内の第１、第２のインバータに供給する電源を、書き込みデータに応じて制御することを特徴とする。
【００１４】
この発明の他の実施態様の半導体記憶装置は、入力端と出力端とがクロスに接続してなる第１、第２のインバータを有するメモリセルが行列状に配列されたメモリセルアレイと、前記メモリセルアレイ内で列方向に配列された複数のメモリセルの第１のインバータ群に共通に接続された第１の電源線と、前記メモリセルアレイ内で列方向に配列された前記複数のメモリセルの第２のインバータ群に共通に接続された第２の電源線と、書き込み時において、前記メモリセルアレイ内の選択されたメモリセルへの書き込みデータに応じて前記第１の電源線及び第２の電源線に電圧を供給する電源制御回路とを具備し、前記選択されたメモリセルに“１”を書き込むとき、前記第１のインバータ群は出力ノードがハイレベルとなり、前記選択されたメモリセルに“０”を書き込むとき、前記第２のインバータ群は出力ノードがハイレベルとなり、前記電源制御回路は、“１”の書き込み時に、前記第１の電源線に前記第２の電源線より高い電圧を供給し、“０”の書き込み時に、前記第２の電源線に前記第１の電源線より高い電圧を供給することを特徴とする。
【発明の効果】
【００１５】
この発明によれば、しきい値電圧等の各種ばらつきや低電圧化に伴って起こるディスターブに対する耐性向上と書き込み特性の改善を両立し、そのためのパワー増やスピード特性悪化を抑制することができる半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１７】
前述した従来例においては、ディスターブ回避のために電源電圧ＶDDCを標準供給電圧ＶDDよりも上げる場合と、電圧ＶDDよりも上げない場合を示したが、この発明の実施形態においては、それはいずれの場合でもよい。ここでは、書き込み時において選択カラムに供給する電源の下げ方に注目する。簡単化のため、以下の例では、後者のＶDDC＝ＶDDとする例を挙げるが、ＶDDC＞ＶDDとする場合も、全く同様に適用できる。
【００１８】
［第１実施形態］
まず、この発明の第１実施形態のＳＲＡＭセルを有する半導体記憶装置について説明する。図１は、第１実施形態のＳＲＡＭセルの構成を示す回路図である。
【００１９】
このＳＲＡＭセルは、第１，第２のインバータ回路、トランスファーゲートトランジスタＰＬ，ＰＲ、及び第１，第２の電源制御回路１１，１２を備えている。第１のインバータ回路は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）からなるロードトランジスタＬＬ、及びＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）からなるドライバトランジスタＤＬから構成される。ロードトランジスタＬＬのドレインは、ドライバトランジスタＤＬのドレインに接続されている。ロードトランジスタＬＬのソースには第１の電源制御回路１１から電源電圧ＶDDCLが供給され、ドライバトランジスタＤＬのソースには基準電圧（例えば、接地電圧）ＶSSCが供給されている。
【００２０】
第２のインバータ回路は、ＰＭＯＳトランジスタからなるロードトランジスタＬＲ、及びＮＭＯＳトランジスタからなるドライバトランジスタＤＲから構成される。ロードトランジスタＬＲのドレインは、ドライバトランジスタＤＲのドレインに接続されている。ロードトランジスタＬＲのソースには第２の電源制御回路１２から電源電圧ＶDDCRが供給され、ドライバトランジスタＤＲのソースには基準電圧ＶSSCが供給されている。
【００２１】
トランジスタＬＬ，トランジスタＤＬから構成された第１のインバータの出力ノードは、トランジスタＬＲ，トランジスタＤＲから構成された第２のインバータの入力ノードに接続されると共に、トランスファーゲートトランジスタＰＬの電流通路を介してビット線ＢＬに接続されている。第２のインバータの出力ノードは、第１のインバータの入力ノードに接続されると共に、トランスファーゲートトランジスタＰＲの電流通路を介して、前記ビット線ＢＬの信号に対して相補な信号が供給されるビット線/ＢＬに接続されている。さらに、トランスファーゲートトランジスタＰＬ，ＰＲのゲートには、ワード線ＷＬが接続されている。
【００２２】
次に、第１実施形態のＳＲＡＭセルの動作について説明する。
【００２３】
前述した従来例の読み出し及び書き込み動作において、ＳＲＡＭセルのインバータに供給する電源電圧ＶDDCを下げるのは、書き込み対象の選択カラムに対してのみでよい。そしてこれは、書き込み特性を改善することが目的であった。さらに、従来例では、ＳＲＡＭセルの左右両方のインバータに供給する電源電圧ＶDDCを共通にレベル制御しているが、書き込み特性を改善するだけであれば、その必要はない。つまり、１→０とデータを反転するノードにおいては、電源電圧ＶDDCは低下している方がノードの書き換えには有利であり、前述したようにその必要がある。しかし、他方のノード、つまり０→１と変化する側においては、電源電圧ＶDDCを下げる必要はない。というよりも、むしろ電源電圧ＶDDCは高いままの方がデータ変化には有利である。よって、左右のインバータの電源電圧を両方とも下げる必要はなく、一方のみを下げればよいことになり、どちらを下げるかは、そのカラムに書かれるデータによって決めることができる。
【００２４】
第１実施形態では、図２に示すように、“１”を書き込むノード側の第２のインバータ回路に供給する電源電圧ＶDDCRは下げずに標準供給電圧ＶDDと同じにする。一方、“０”を書き込むノード側の第１のインバータ回路に供給する電源電圧ＶDDCLは電圧ＶDDより下げる。このように、書き込みカラムにおいてデータに応じて、セルの左右のインバータに供給する電源のうち、一方の電源電圧ＶDDCLのみを制御することにより、“１”を書き込むノード側の電源電圧ＶDDCRが、電源電圧ＶDDCLよりも高いままとなるので、従来例で述べた両方のインバータの電源電圧ＶDDCを下げる場合に比べて書き込み特性を改善することができる。
【００２５】
このように、書き込み特性が改善することで、電源電圧ＶDDCLあるいはＶDDCRにおいて低下させる電圧レベルを小さくすることができる。よって、電圧変化が小さくなる分、書き込みカラムにおいて電源電圧ＶDDCLあるいはＶDDCRの充放電に要するパワーを削減することができる。また、変化する電圧レベルが小さければ、充放電に要する時間も当然短くなり、スピード特性の改善につながる。書き込み時には、選択カラムのみでの電圧レベル変化が必要となるため、この充放電時間の短縮によるスピード特性の改善は、書き込み動作そのもののＳＲＡＭセルの動作速度に大きく影響する。また、当然ながら、書き込みのスピード特性がチップ（半導体記憶装置）のスピード性能向上に対して障害となっている場合には、書き込み特性が改善されることで、チップとしてのスピード特性が向上することとなる。
【００２６】
さらには、左右両方のインバータの電源を充放電する場合に比べて、片方のインバータの電源の充放電で済むことから、充放電する電源ノードの寄生容量も小さくて済み、パワー削減につながる。後述するように、左右のインバータに電源を供給する電源配線が電源電圧ＶDDCRと電源電圧ＶDDCLに元々分離されている場合は、それぞれの電源配線の上下配線や、他ノードとの間の寄生容量は半減することとなる。これらの半導体記憶装置の構成例を図３に示す。
【００２７】
図３は、第１実施形態の半導体記憶装置の詳細な構成を示す回路図である。この図３は、電源電圧ＶDDC（電源電圧ＶDDCLあるいはＶDDCR）を、読み出し時の高電圧ＶDDH（この例では、＝ＶDD）と書き込み時の低電圧ＶDDLとにそれぞれのスイッチ回路、例えばＰＭＯＳトランジスタで切り替える例を示す。なお、低電圧ＶDDLは電圧ＶDDより低い電圧である。
【００２８】
図３に示すように、ＮＡＮＤ回路ＮＤ１の第１入力端にはデータ信号Ｄが入力され、ＮＡＮＤ回路ＮＤ１の第２入力端には書き込み選択信号Ｗaddが入力されている。ＮＡＮＤ回路ＮＤ２の第１入力端にはデータ信号Ｄの相補信号であるデータ信号/Ｄが入力され、ＮＡＮＤ回路ＮＤ２の第２入力端には書き込み選択信号Ｗaddが入力されている。ＮＡＮＤ回路ＮＤ１の出力信号は、ＰＭＯＳトランジスタＰＴ１のゲートに入力されると共に、インバータＩＶ１を介してＰＭＯＳトランジスタＰＴ２のゲートに入力される。ＮＡＮＤ回路ＮＤ２の出力信号は、ＰＭＯＳトランジスタＰＴ３のゲートに入力されると共に、インバータＩＶ２を介してＰＭＯＳトランジスタＰＴ４のゲートに入力される。
【００２９】
ＰＭＯＳトランジスタＰＴ１の電流通路の一端と、ＰＭＯＳトランジスタＰＴ２の電流通路の一端とが接続され、この接続点には電源配線ＶDDCLが接続されている。ＳＲＡＭセルＭＣはカラム方向及びロウ方向に行列状に配列されており、この電源配線ＶDDCLはカラム方向に配列された複数のＳＲＡＭセルＭＣの一方のインバータに接続されている。また、ＰＭＯＳトランジスタＰＴ３の電流通路の一端と、ＰＭＯＳトランジスタＰＴ４の電流通路の一端とが接続され、この接続点には電源配線ＶDDCRが接続されている。この電源配線ＶDDCRは、カラム方向に配列された複数のＳＲＡＭセルＭＣの他方のインバータに接続されている。
【００３０】
書き込み選択信号Ｗaddは、書き込み時に、そのカラムが選択されたときに“Ｈ”となる、すなわち書き込み信号により書き込みがイネーブルとなり、アドレス信号によりそのカラムが選択されたときに“Ｈ”となる。書き込み選択信号Ｗaddが“Ｈ”、かつデータ信号Ｄが“Ｈ”、データ信号/Ｄが“Ｌ”になると、ＮＡＮＤ回路ＮＤ１の出力信号は“Ｌ”、ＮＡＮＤ回路ＮＤ２の出力信号は“Ｈ”となる。ＮＡＮＤ回路ＮＤ１の出力信号が“Ｌ”になると、ＰＭＯＳトランジスタＰＴ１はオンし、ＰＭＯＳトランジスタＰＴ２はオフする。これにより、低電圧ＶDDLが、電源配線ＶDDCLに供給されて、ＳＲＡＭセルＭＣの一方のインバータに電源として供給される。また、ＮＡＮＤ回路ＮＤ２の出力信号が“Ｈ”になると、ＰＭＯＳトランジスタＰＴ３はオフし、ＰＭＯＳトランジスタＰＴ４はオンする。これにより、高電圧ＶDDHが、電源配線ＶDDCRに供給されて、ＳＲＡＭセルＭＣの他方のインバータに電源として供給される。
【００３１】
図４は、第１実施形態の第１変形例における半導体記憶装置の詳細な構成を示す回路図であり、ＳＲＡＭセルＭＣの左右のインバータへ供給する高電圧ＶDDHを、スイッチ回路、すなわちＰＭＯＳトランジスタＰＴ５，ＰＴ６で切断する例を示す。
【００３２】
図４に示すように、ＡＮＤ回路ＡＤ１の第１入力端にはデータ信号Ｄが入力され、ＡＮＤ回路ＡＤ１の第２入力端には書き込み選択信号Ｗaddが入力されている。ＡＮＤ回路ＡＤ２の第１入力端にはデータ信号/Ｄが入力され、ＡＮＤ回路ＡＤ２の第２入力端には書き込み選択信号Ｗaddが入力されている。ＡＮＤ回路ＡＤ１の出力信号はＰＭＯＳトランジスタＰＴ５のゲートに入力され、ＡＮＤ回路ＡＤ２の出力信号はＰＭＯＳトランジスタＰＴ６のゲートに入力される。
【００３３】
ＰＭＯＳトランジスタＰＴ５の電流通路の一端と、ＰＭＯＳトランジスタＰＴ６の電流通路の一端とが接続され、この接続点には高電圧ＶDDHが供給されている。ＰＭＯＳトランジスタＰＴ５の電流通路の他端には電源配線ＶDDCLが接続され、ＰＭＯＳトランジスタＰＴ６の電流通路の他端には電源配線ＶDDCRが接続されている。電源配線ＶDDCLは、カラム方向に配列された複数のＳＲＡＭセルＭＣの一方のインバータに接続されている。さらに、電源配線ＶDDCRは、カラム方向に配列された複数のＳＲＡＭセルＭＣの他方のインバータに接続されている。
【００３４】
このように構成された回路において、書き込み選択信号Ｗaddが“Ｈ”、かつデータ信号Ｄが“Ｈ”、データ信号/Ｄが“Ｌ”になると、ＡＮＤ回路ＡＤ１の出力信号は“Ｈ”、ＡＮＤ回路ＡＤ２の出力信号は“Ｌ”となる。これにより、ＰＭＯＳトランジスタＰＴ５はオフし、ＰＭＯＳトランジスタＰＴ６はオンする。これにより、高電圧ＶDDHが、電源配線ＶDDCRに供給され、ＳＲＡＭセルＭＣの他方のインバータに電源として供給される。一方、電源配線ＶDDCLには高電圧ＶDDHの供給が遮断される。
【００３５】
この場合、高電圧ＶDDHの供給がオープンとなった側のセルノードは、“Ｌ”レベルに変化するようにビット線から、“Ｌ”レベルに引き落とされるために、最初に“Ｈ”を与えていた高電圧ＶDDHは放電されることとなり下がっていく。よって、書き込み特性を改善する方向に電圧レベルがシフトする。但し、電源配線の寄生容量があるため、オープンとなった高電圧ＶDDHが供給されていた電源配線ＶDDCLの電圧レベルは、ワード線が開いている程度の期間であれば下がりながらも中間電位を保っており、セルのラッチが壊れるわけではない。高電圧ＶDDHは、セルの基準電圧ＶSSCと異なり、読み出し電流パスとなるわけではなく、セルにおいて“Ｈ”ノードのキープに使われるだけである。このため、高電圧ＶDDHの電源パスの寄生抵抗の影響は少ないため、高電圧ＶDDHの切り替えに図３で示したような制御スイッチをつけることのＳＲＡＭ性能に対する影響は微々たるものである。
【００３６】
左右の電源電圧ＶDDCを共通にレベル変化させる場合に比べて、書き込みデータに応じて一方の電源のみを切り替えるための制御が必要となる分のパワー増はある。しかし、従来例でも、元々ある電源電圧ＶDDCのスイッチに、ビット線制御のために、カラム制御部まできているデータ信号による制御を追加するだけであり、そのスイッチのためのゲート容量駆動のためのパワー増や面積増はわずかである。一方、電源電圧ＶDDCの電源配線は、セルアレイ内のカラム方向に配列されたＳＲＡＭセルに共通接続されるものであり、その容量の充放電のほうが、一般的にははるかに大きい。高電圧ＶDDHが標準供給電圧ＶDDよりも高い電圧レベルの場合、図３のカラム制御部のインバータに高電圧ＶDDHへのレベルシフト機能を持たせればよい。
【００３７】
図４に示した第１変形例では、図３に示した回路に比べて、制御用の回路規模が縮小できるというメリットがある。
【００３８】
さらに、図５は、第１実施形態の第２変形例における半導体記憶装置の詳細な構成を示す回路図であり、図４に示した構成に、高電圧ＶDDHの低下する電圧レベルをクランプする機能を追加した例を挙げる。
【００３９】
ＰＭＯＳトランジスタＰＴ５，ＰＴ６からなるスイッチに並列にＮＭＯＳトランジスタＮＴ１，ＮＴ２からなるスイッチを設けている。一方のＰＭＯＳトランジスタがオフとなった場合、ゲート入力レベル(Ｈ)からＮＭＯＳトランジスタのしきい値分以上に電源配線ＶDDCLあるいはＶDDCRの電圧が下がると、ＮＭＯＳトランジスタがオンして、電源配線ＶDDCLあるいはＶDDCRの電圧がそれ以上下がらないようにクランプする。電源配線ＶDDCLあるいはＶDDCRの電圧が下がり過ぎることで、高電圧ＶDDHの充放電のパワーや時間が問題となる場合に有効となる。
【００４０】
セルアレイにおいて同一カラム内の電源配線は、左右のインバータについて異なる配線となっている場合と、同一の配線となっている場合とがある。本実施形態では、同一カラム内の電源配線が、左右のインバータについて異なる配線となっていることが前提となる。
【００４１】
図６に、ＳＲＡＭセルの下地レイアウトとアレイ配線の接続例を示す。図６中、中央部に、左右のインバータのＰＭＯＳトランジスタ（ロードトランジスタＬＬ，ＬＲ）があり、それらのソースには電源配線ＶDDCが接続されている。そこで、従来例では、左右の電源配線ＶDDCが同一ノードであるため、電源配線ＶDDCを共通に接続することが可能である。
【００４２】
この接続について考えると、微細化されたセルにおいては、電源配線ＶDDCとして中央の１本の２層目メタルに枝配線をつくり、この枝配線を左右に伸ばしてソースに接続することとなる。これは、ＰＭＯＳトランジスタのソースから中央の２層目メタル直下まで1層目メタルで接続しようとすると、図６中のＡで示す部分で、１層目メタルと、ゲート上のコンタクトとの距離が非常に接近することとなり、不具合が生じるためである。この場合、２層目メタルのレイアウトは図７（ａ）に示すようになる。しかし、この場合、２層目メタルの電源配線ＶDDCが、左右のＰＭＯＳトランジスタの各ソースに接続をとるために、でこぼこのある配線となる。微細化が進み、特にセルアレイのようにピッチが厳しく、複数の配線が一方向に配線される場合、図７（ａ）に示したようなでこぼこ配線を加工するのは難しくなる。露光の際の近接効果で、凸部のショートや凹部のオープンが起こったり、凸部が短く加工され、ＰＭＯＳトランジスタのソース部と電源配線とのコンタクト不良を起こしたりする危険が増すなど、正確に加工することが難しくなるためである。よって、最小デザインルールよりも、線間隔を広めにとるなどの制約が課せられることがあり得る。
【００４３】
したがって、微細な配線を狭ピッチで並べるには、図７（ｂ）に示すように、左右の電源配線ＶDDCを独立に配置し、他のビット線ＢＬ，／ＢＬや基準電圧配線ＶSSCと併せて規則的な縦配線で配した方が、加工が容易であり、最小ピッチで配線が形成できることとなる。このため、図７（ｂ）に示した配線では、図７（ａ）に比べて１本配線が多いにも関わらず、トータルのセル幅を小さくすることが可能となる場合があり、微細化に伴い、その傾向が大きくなってきている。よって、図７（ｂ）に示したように、左右のインバータの電源配線ＶDDCが、元々分離されているようなＳＲＡＭセルにおいては、セル面積やアレイ内の配線を特別に変えることなく、本実施形態が実現できる。
【００４４】
［第２実施形態］
次に、この発明の第２実施形態のＳＲＡＭセルを有する半導体記憶装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００４５】
第１実施形態では、ＳＲＡＭセルにおける２つのインバータの電源配線ＶDDCL及び電源配線ＶDDCRを独立に制御する例を述べたが、この第２実施形態では２つのインバータの基準電圧ＶSSCの独立制御について述べる。図７（ａ）及び図７（ｂ）に示したセルレイアウトでは、１つのセルの左右のインバータに接続される基準電圧配線ＶSSCは別配線となっているが、一方で基準電圧配線ＶSSCは左右の隣接するセル間で共有されている。
【００４６】
しかし、セル電流を確保するために、ＮＭＯＳトランジスタからなるドライバトランジスタやトランスファーゲートトランジスタのトランジスタ幅（Ｗ）を大きめにとるようなセルもある。つまり、これは、図６における、ドライバトランジスタＤＲ，ＤＬ、トランスファーゲートトランジスタＰＲ，ＰＬの拡散領域幅が太くなることに相当する。このような場合、トランジスタ幅（Ｗ）を大きくとった分、セルの幅は大きくなり、図８（ａ）及び図８（ｂ）に示すように、基準電圧配線ＶSSCを隣接するセル間で分離するようなレイアウトを取る場合がある。
【００４７】
図９は、第２実施形態の半導体記憶装置の構成を示す回路図であり、選択カラムのＳＲＡＭセルにおける２つのインバータの基準電圧ＶSSCL，ＶSSCRを独立に制御する構成を示している。
【００４８】
図９に示すように、ＮＡＮＤ回路ＮＤ１の第１入力端にはデータ信号/Ｄが入力され、ＮＡＮＤ回路ＮＤ１の第２入力端には書き込み選択信号Ｗaddが入力されている。ＮＡＮＤ回路ＮＤ２の第１入力端にはデータ信号Ｄが入力され、ＮＡＮＤ回路ＮＤ２の第２入力端には書き込み選択信号Ｗaddが入力されている。ＮＡＮＤ回路ＮＤ１の出力信号は、ＮＭＯＳトランジスタＮＴ３のゲートに入力されると共に、インバータＩＶ１を介してＮＭＯＳトランジスタＮＴ４のゲートに入力されている。ＮＡＮＤ回路ＮＤ２の出力信号は、ＮＭＯＳトランジスタＮＴ５のゲートに入力されると共に、インバータＩＶ２を介してＮＭＯＳトランジスタＮＴ６のゲートに入力されている。
【００４９】
ＮＭＯＳトランジスタＮＴ３の電流通路の一端と、ＮＭＯＳトランジスタＮＴ４の電流通路の一端とが接続され、この接続点には基準電圧配線ＶSSCLが接続されている。ＳＲＡＭセルＭＣはカラム方向及びロウ方向に行列状に配列されており、基準電圧配線ＶSSCLはカラム方向に配列された複数のＳＲＡＭセルＭＣの一方のインバータに接続されている。また、ＮＭＯＳトランジスタＮＴ５の電流通路の一端と、ＮＭＯＳトランジスタＮＴ６の電流通路の一端とが接続され、この接続点には基準電圧配線ＶSSCRが接続されている。この基準電圧配線ＶSSCRは、カラム方向に配列された複数のＳＲＡＭセルＭＣの他方のインバータに接続されている。
【００５０】
このように構成された回路において、書き込み選択信号Ｗaddが“Ｈ”、かつデータ信号/Ｄが“Ｌ”、データ信号Ｄが“Ｈ”になると、ＮＡＮＤ回路ＮＤ１の出力信号は“Ｈ”となり、ＮＡＮＤ回路ＮＤ２の出力信号は“Ｌ”となる。ＮＡＮＤ回路ＮＤ１の出力信号が“Ｈ”になると、ＮＭＯＳトランジスタＮＴ３はオンし、ＮＭＯＳトランジスタＮＴ４はオフする。これにより、基準電圧ＶSSCが、基準電圧配線ＶSSCLに供給され、ＳＲＡＭセルＭＣの一方のインバータに電源として供給される。また、ＮＡＮＤ回路ＮＤ２の出力信号が“Ｌ”になると、ＮＭＯＳトランジスタＮＴ５はオフし、ＮＭＯＳトランジスタＮＴ６はオンする。これにより、基準電圧ＶSSHが、基準電圧配線ＶSSCRに供給され、ＳＲＡＭセルＭＣの他方のインバータに電源として供給される。なお、基準電圧ＶSSHは、基準電圧ＶSSCより高い電圧である。
【００５１】
この場合、第１実施形態と同様に、電源電圧ＶDDCL，ＶDDCRによりディスターブ耐性は確保しておき、選択カラムにおける左右のインバータに接続される基準電圧配線ＶSSCLとＶSSCRの電圧を書き込みデータに応じて独立制御できるようになる。すなわち、０→１とデータを反転するほうのみ基準電圧の電圧レベルを上げることにより、選択カラムのＳＲＡＭセルのみ書き込み特性を改善することが可能となる。
【００５２】
［第３実施形態］
次に、この発明の第３実施形態のＳＲＡＭセルを有する半導体記憶装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００５３】
第２実施形態では、隣接するセル間で基準電圧ＶSSCを分離した場合における基準電圧ＶSSCの制御について述べたが、ここでは、図７に示したように、隣接するセル間で基準電圧配線ＶSSCを共有する場合において、基準電圧ＶSSCをデータ信号で制御する例について述べる。前述した第１，第２実施形態では、電源電圧ＶDDCLあるいはＶDDCRを上げることでディスターブ耐性を改善しつつ、それにより悪化する書き込み特性の改善をセル電源制御で行う場合を想定していた。しかし、電源レベルや、ＳＲＡＭセルを構成するトランジスタの特性およびディメンジョンによって、ディスターブ耐性は十分であっても、書き込み特性が悪く、書き込み特性の改善が必要となるＳＲＡＭセルも存在する。この第３実施形態は、このようなＳＲＡＭセルを考慮したものであり、隣接セルと共有していても、その共有する基準電圧配線ＶSSCを書き込みデータに応じて制御する例を示す。この制御により、選択カラムについては、書き込み特性が改善される効果がある。
【００５４】
今、非選択カラムにおいて基準電圧ＶSSCの一方上がった状態で、ワード線が選択状態にある場合を考える。この状態では、基準電圧ＶSSCが上がる分だけ、ディスターブ耐性が低下することにはなるが、先に述べたように、ＳＲＡＭセルを構成するトランジスタの特性およびディメンジョンによって、このような状態でも、ディスターブ耐性の悪化は問題ないレベルにあるとする。つまり、ビット線は“Ｈ”にプリチャージされているので、“０”レベルノード側の基準電圧ＶSSCが上がった状態で、トランスファーゲートトランジスタがオンするが、それにより、“０”レベルが“１”レベルに反転しないということである。そのような場合、非選択カラムの基準電圧ＶSSCを、選択カラムと同様にレベル制御しても問題ないことになる。
【００５５】
図１０は、第３実施形態の半導体記憶装置の構成を示す回路図であり、選択カラム及び非選択カラムの基準電圧ＶSSCを同様に制御する構成を示している。
【００５６】
図１０に示すように、ＮＡＮＤ回路ＮＤ１の第１入力端にはデータ信号/Ｄが入力され、ＮＡＮＤ回路ＮＤ１の第２入力端には書き込み信号Ｗが入力されている。ＮＡＮＤ回路ＮＤ２の第１入力端にはデータ信号Ｄが入力され、ＮＡＮＤ回路ＮＤ２の第２入力端には書き込み信号Ｗが入力されている。ＮＡＮＤ回路ＮＤ１の出力信号は、ＮＭＯＳトランジスタＮＴ３のゲートに入力されると共に、インバータＩＶ１を介してＮＭＯＳトランジスタＮＴ４のゲートに入力されている。ＮＡＮＤ回路ＮＤ２の出力信号は、ＮＭＯＳトランジスタＮＴ５のゲートに入力されると共に、インバータＩＶ２を介してＮＭＯＳトランジスタＮＴ６のゲートに入力されている。
【００５７】
セルアレイ内には、ＳＲＡＭセルＭＣがカラム方向及びロウ方向に行列状に複数配列されている。同一のカラムに配列された複数のＳＲＡＭセルＭＣの一方のインバータには、基準電圧配線ＶSSCLがそれぞれ接続され、これら基準電圧配線ＶSSCLは、ＮＭＯＳトランジスタＮＴ３の電流通路の一端と、ＮＭＯＳトランジスタＮＴ４の電流通路の一端との接続点に接続されている。また、同一のカラムに配列された複数のＳＲＡＭセルＭＣの他方のインバータには、基準電圧配線ＶSSCRがそれぞれ接続され、これら基準電圧配線ＶSSCRは、ＮＭＯＳトランジスタＮＴ５の電流通路の一端と、ＮＭＯＳトランジスタＮＴ６の電流通路の一端との接続点に接続されている。さらに、ＮＭＯＳトランジスタＮＴ３及びＮＴ５の他端には基準電圧ＶSSCが供給され、ＮＭＯＳトランジスタＮ４及びＮＴ６の他端には基準電圧ＶSSHが供給されている。
【００５８】
このように構成された回路において、書き込み信号Ｗが“Ｈ”、かつデータ信号/Ｄが“Ｌ”、データ信号Ｄが“Ｈ”になると、ＮＡＮＤ回路ＮＤ１の出力信号は“Ｈ”となり、ＮＡＮＤ回路ＮＤ２の出力信号は“Ｌ”となる。ＮＡＮＤ回路ＮＤ１の出力信号が“Ｈ”になると、ＮＭＯＳトランジスタＮＴ３はオンし、ＮＭＯＳトランジスタＮＴ４はオフする。これにより、基準電圧ＶSSCが、基準電源配線ＶSSCLに供給されて、ＳＲＡＭセルＭＣの一方のインバータに電源として供給される。また、ＮＡＮＤ回路ＮＤ２の出力信号が“Ｌ”になると、ＮＭＯＳトランジスタＮＴ５はオフし、ＮＭＯＳトランジスタＮＴ６はオンする。これにより、基準電圧ＶSSHが、基準電源配線ＶSSCRに供給されて、ＳＲＡＭセルＭＣの他方のインバータに電源として供給される。
【００５９】
前述したように、図１０に示したような構成を用いれば、カラム選択のアドレス信号に関係なく、書き込みデータ（データ信号Ｄ，/Ｄ）に応じて全カラムの基準電圧ＶSSCを制御するだけでよいことになり、セルアレイ内のカラム間で、基準電圧配線ＶSSCL，ＶSSCRをそれぞれ共通接続して、書き込み時に書き込みデータに応じて基準電圧ＶSSCL，ＶSSCRを制御すればよく、制御回路が簡単となる。選択カラムにおいては、書き込みが改善するように、基準電圧ＶSSCLあるいはＶSSCRの一方がレベル変化するので、書き込み特性は改善されることとなる。よって、基準電圧配線ＶSSCL，ＶSSCRを隣接するカラムのセルと共有したセルにおいても、基準電圧ＶSSCLあるいはＶSSCRの一方を書き込みデータに応じてレベル制御することが有用な効果をもたらす。
【００６０】
以上説明したようにこの発明の実施形態は、ＳＲＡＭセルにおいて、微細化や低電圧化によって悪化が懸念されている、読み出しおよび書き込み動作時におけるノイズマージンやディスターブ耐性の向上と、それに対し対極にある書き込み特性改善を、両立させるために、セルアレイ関連の電圧制御によりこれらを実現する手法を提案した。すなわち、低電圧化および微細化に伴うしきい値電圧Ｖthなどのばらつき増大に伴い問題となっている、ＳＲＡＭセルにおけるスタティックノイズマージンのばらつきによるデータ破壊を招くディスターブ不良対策を行いつつ、それによる書き込み特性悪化を回避する解決策を提供できる。具体的には、例えば、書き込み時に、選択カラムについて、ＳＲＡＭセル内の左右のインバータに供給する電源レベルを、書き込みデータに応じて左右独立に制御する。
【００６１】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００６２】
【図１】この発明の第１実施形態のＳＲＡＭセルの構成を示す回路図である。
【図２】第１実施形態のＳＲＡＭセルにおける電圧制御例を示す回路図である。
【図３】第１実施形態の半導体記憶装置の詳細な構成を示す回路図である。
【図４】第１実施形態の第１変形例における半導体記憶装置の詳細な構成を示す回路図である。
【図５】第１実施形態の第２変形例における半導体記憶装置の詳細な構成を示す回路図である。
【図６】ＳＲＡＭセルの下地レイアウトとアレイ配線の接続例を示す図である。
【図７】（ａ）はセルアレイにおいて同一カラム内の左右のインバータの電源配線を同一にした場合のレイアウトを示す図であり、（ｂ）は左右のインバータの電源配線を異なる配線にした場合のレイアウトを示す図である。
【図８】セルアレイにおいてカラム内の左右のインバータの基準電圧配線を隣接するセル間で分離した場合のレイアウトを示す図である。
【図９】この発明の第２実施形態の半導体記憶装置の構成を示す回路図である。
【図１０】この発明の第３実施形態の半導体記憶装置の構成を示す回路図である。
【図１１】ＳＲＡＭにおけるセルアレイの構成を示す図である。
【図１２】読み出し時及び書き込み時における選択カラム及び非選択カラムの電圧制御を示す図表である。
【符号の説明】
【００６３】
１１…第１の電源制御回路、１２…第２の電源制御回路、ＢＬ，/ＢＬ…ビット線、ＤＬ，ＤＲ…ドライバトランジスタ、ＬＬ，ＬＲ…ロードトランジスタ、ＰＬ，ＰＲ…トランスファーゲートトランジスタ、ＶDD…標準供給電圧、ＶDDCL，ＶDDCR…電源電圧、ＶDDH…高電圧、ＶDDL…低電圧、ＶSSC…基準電圧、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007317316.tif 000011
【図１０】
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【図１１】
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【図１２】
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