(57)【要約】【課題】半導体ウェハがダイシングされて形成される半導体チップの側面に露出するすべてのＰＮ接合部分に対する結晶ダメージを低減する。【解決手段】Ｐ＋型層２と、このＰ＋型層２の上に形成されたＮ＋型層３と、によって形成されるＰＮ接合を含んだ半導体基板１を備え、Ｐ＋型層２からＮ＋型層３に電流が流れるように構成された複数の半導体素子が備えられてなる半導体装置において、Ｐ＋型層２とＮ＋型層３とがそれぞれ露出する半導体基板１のすべての側面のうち、ＰＮ接合をなしているＰ＋型層２とＮ＋型層３との接合点を少なくとも含むように劈開面１２が形成されていることを特徴とする。【選択図】図１
2007109783.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の層（２）と、この第１導電体の層の上に形成された第２導電型の層（３、４）と、によって形成されるＰＮ接合を含んだ半導体基板（１）を備え、前記第１導電型の層から前記第２導電型の層に電流が流れるように構成された半導体素子が備えられてなる半導体装置において、
前記第１導電型の層と前記第２導電型の層とがそれぞれ露出する前記半導体基板のすべての側面のうち、ＰＮ接合をなしている前記第１導電型の層と前記第２導電型の層との接合点を少なくとも含む部分がそれぞれ劈開面（１２）として形成されていることを特徴とする半導体装置。
【請求項２】
第１導電型の層（２）と、この第１導電体の層の上に形成された第２導電型の層（３、４）と、によって形成されるＰＮ接合を含んだ半導体基板（１）を備え、前記第１導電型の層から前記第２導電型の層に電流が流れるように構成された半導体素子が備えられてなる半導体装置の製造方法において、
前記複数の半導体素子が設けられた半導体ウェハを用意する工程と、
前記複数の半導体素子をそれぞれ区分する、前記半導体ウェハに設けられたスクライブライン（１３）に対し、前記ＰＮ接合を構成する前記第１導電型の層と前記第２導電型の層との接合面が少なくとも残されるように、前記第１導電型の層および前記第２導電型の層もしくは前記第２導電型の層のみを除去する工程と、
前記スクライブラインにおいて、前記ＰＮ接合の接合面が含まれた部分を劈開し、前記半導体基板のすべての側面のうち、露出する前記ＰＮ接合の接合点を少なくとも含んだ部分に劈開面（１２）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項３】
前記除去する工程では、ブレードダイシングによって前記第１導電型の層および前記第２導電型の層もしくは前記第２導電型の層のみを切削することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記除去する工程では、エッチングによって前記スクライブラインにトレンチ（１５、１６）を形成することで前記第１導電型の層および前記第２導電型の層もしくは前記第２導電型の層のみを除去することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
第１導電型の層（２）と、この第１導電型の層の上に形成された第２導電型の層（３、４）と、によって形成されるＰＮ接合を含んだ半導体基板（１）を備え、前記第１導電型の層から前記第２導電型の層に電流が流れるように構成された半導体素子が備えられてなる半導体装置の製造方法において、
前記複数の半導体素子が設けられた半導体ウェハを用意する工程と、
前記複数の半導体素子をそれぞれ区分する、前記半導体ウェハに設けられたスクライブライン（１３）に対し、前記第１導電型の層および前記第２導電型の層もしくは前記第２導電型の層のうち、前記ＰＮ接合を構成する前記第１導電型の層と前記第２導電型の層との接合面を少なくとも除いた部分にレーザ光を入射してダメージ層（１４）を形成する工程と、
前記スクライブラインにおいて、前記半導体基板を劈開し、前記半導体基板のすべての側面のうち、露出する前記ＰＮ接合の接合点を少なくとも含んだ部分に劈開面（１２）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイシングカットした半導体チップの側面の結晶ダメージを低減するようにした半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体素子として例えば絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）を半導体基板として構成されるウェハに多数形成し、その後、ウェハを複数のチップに分割するダイシングカットが行われる。このようなダイシング技術として、一般に、薄い円板（ブレード）を回転させてウェハを切削し、ウェハを複数のチップに分割するブレードダイシング技術や、ウェハにレーザ光を照射してウェハを熱溶断することでウェハを複数のチップに分割するレーザダイシング技術が用いられている。
【０００３】
しかしながら、これらダイシング技術では、ウェハをチップに分割する際、チップの側面、すなわち半導体基板の側面全面に結晶ダメージを与えてしまうため、半導体基板の側面に露出しているＰＮ接合部分において、リーク電流増大や耐圧低下が生じてしまう。具体的には、半導体基板に形成されているＰＮ接合に逆バイアスが印加されたとき、半導体基板の側面に露出しているＰＮ接合部分に電流が集中し、半導体基板に形成されているＰＮ接合に逆バイアスが印加されたときのサージ耐量が低下するという問題が生じている。
【０００４】
そこで、特許文献１では、ＩＧＢＴのようにウェハをチップ分離した後にＰＮ接合がむき出しになるような半導体素子において、人為的な力（例えば引張応力）をウェハに印加することにより、チップ分離を行う方法が提案されている。この方法では、ウェハに対し、チップとして分離させたい場所にレーザ光の焦点を合わせてレーザ光の照射を行い、ウェハ内部にクラック領域を形成する。そして、ウェハを互いに逆方向に引っ張ることでクラック領域を起点としてクラックをさらに成長させることにより、ウェハを割ってチップに切断する。このようにクラック領域を起点にしてウェハを割ることにより、切断されるチップ側面のダメージを低減させている。
【特許文献１】特許３６２４９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の発明では、ウェハ内に切断起点となるクラック領域を形成しているため、ダイシングされたチップ（半導体基板）の側面にクラック領域を形成したときのダメージが残ってしまう。すなわち、このクラック領域は、上述のように、レーザ光が集光されることによってウェハ内部に形成されるため、このクラック領域を形成する際、半導体基板の側面に露出することとなるＰＮ接合部分にダメージを与えてしまう可能性がある。
【０００６】
このように、クラック領域の形成時にＰＮ接合の部分にダメージが与えられていると、上述のように、分割されたチップにおいて、ＰＮ接合に逆バイアスを印加したとき、ＰＮ接合端面の逆方向リーク電流が増加し、電流集中によって素子破壊に至る可能性がある。
【０００７】
本発明は、上記点に鑑み、半導体ウェハがダイシングされて形成される半導体チップの側面に露出するすべてのＰＮ接合部分に対する結晶ダメージを低減することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明では、第１導電型の層（２）と第２導電型の層（３、４）とがそれぞれ露出する半導体基板（１）のすべての側面のうち、ＰＮ接合をなしている第１導電型の層と第２導電型の層との接合点を少なくとも含む部分がそれぞれ劈開面（１２）として形成されていることを特徴とする。
【０００９】
このように、半導体基板のすべての側面において少なくともＰＮ接合の接合点を含んだ部分を劈開面で形成する。これにより、半導体基板においてＰＮ接合の側面部分の結晶性を確保することができ、ひいては結晶ダメージを低減することができる。したがって、ＰＮ接合端面の逆方向リーク電流を抑制でき、電流集中による素子破壊耐量を向上させることができる。
【００１０】
本発明では、複数の半導体素子が設けられた半導体ウェハを用意し、複数の半導体素子をそれぞれ区分する半導体ウェハに設けられたスクライブライン（１３）に対し、ＰＮ接合を構成する第１導電型の層と第２導電型の層との接合面が少なくとも残されるように、第１導電型の層および第２導電型の層もしくは第２導電型の層のみを除去し、スクライブラインにおいて、ＰＮ接合の接合面が含まれた部分を劈開し、半導体基板のすべての側面のうち露出する前記ＰＮ接合の接合点を少なくとも含んだ部分に劈開面（１２）を形成することを特徴とする。
【００１１】
このように、半導体基板の側面において少なくともＰＮ接合の接合点を含んだ部分に劈開面を形成する。これにより、ＰＮ接合部分における結晶ダメージを低減することができ、半導体基板においてＰＮ接合の側面部分の結晶性を確保することができる。したがって、ＰＮ接合端面の逆方向リーク電流の抑制、電流集中による素子破壊耐量の向上を実現させることができる。
【００１２】
本発明では、ブレードダイシングによって第１導電型の層および第２導電型の層もしくは第２導電型の層のみを切削することを特徴とする。
【００１３】
このように、ブレードダイシング技術を用いて、スクライブラインにおいて所望の量だけ半導体基板を切削することができる。
【００１４】
本発明では、エッチングによってスクライブラインにトレンチ（１５、１６）を形成することで第１導電型の層および第２導電型の層もしくは第２導電型の層のみを除去することを特徴とする。
【００１５】
このように、トレンチエッチングの技術を用いて、スクライブラインにおいて所望の量だけ半導体基板を除去することができる。
【００１６】
本発明では、複数の半導体素子が設けられた半導体ウェハを用意し、複数の半導体素子をそれぞれ区分する半導体ウェハに設けられたスクライブライン（１３）に対し、第１導電型の層および第２導電型の層もしくは第２導電型の層のうち、ＰＮ接合を構成する第１導電型の層と第２導電型の層との接合面を少なくとも除いた部分にレーザ光を入射してダメージ層（１４）を形成し、スクライブラインにおいて、半導体基板を劈開し、半導体基板のすべての側面のうちＰＮ接合の接合点を少なくとも含んだ部分に劈開面（１２）を形成することを特徴とする。
【００１７】
このように、スクライブラインにおいて半導体基板の内部のうちＰＮ接合部分以外の場所にレーザ光によってダメージ層を形成して半導体基板を劈開する。これにより、半導体基板の側面のうちＰＮ接合部分のみに劈開面を形成することができる。したがって、劈開面の結晶性を確保することができ、ＰＮ接合部分の結晶ダメージを低減することができる。以上により、ＰＮ接合端面の逆方向リーク電流を抑制でき、電流集中による素子破壊耐量を向上させることができる。
【００１８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２０】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。
【００２１】
以下では、半導体素子としてＩＧＢＴを例に説明する。図１は、本発明の第１実施形態に係る半導体装置としての半導体チップの概略断面図を示したものである。図１に示される半導体チップは、この半導体素子が複数形成された半導体ウェハが例えばスクライブラインに沿ってダイシングされることで、個々の半導体チップに分割されたものに相当する。
【００２２】
図１に示されるように、シリコン基板としての半導体基板１は、Ｐ＋型層２と、Ｐ＋型層２の表層部に形成されたＮ＋型層３と、Ｎ＋型層３の表層部に形成されたＮ−型ドリフト層４と、を備えて構成されている。これらＰ＋型層２とＮ＋型層３およびＮ−型ドリフト層４とによってＰＮ接合が形成されている。
【００２３】
なお、Ｐ＋型層２は、本発明の第１導電型の層に相当し、Ｎ＋型層３およびＮ−型ドリフト層４は、本発明の第２導電型の層に相当する。
【００２４】
また、Ｎ−型ドリフト層４の表層部に、Ｐ型ベース領域５が形成されていると共に、Ｐ型ベース領域５の内部であって、Ｐ型ベース領域５の表層部にＮ＋型エミッタ領域６が形成されている。なお、Ｐ型ベース領域５は、本発明の第１導電型のベース領域に相当し、Ｎ＋型エミッタ領域６は、本発明の第２導電型のエミッタ領域に相当する。
【００２５】
半導体基板１の表面のうち、Ｎ−型ドリフト層４、Ｐ型ベース領域５の一部、そしてＮ＋型エミッタ領域６の一部を覆うようにゲート絶縁膜７が形成されている。このゲート絶縁膜７の表面にゲート電極８が形成されており、このゲート電極８を覆うように層間絶縁膜９が形成されている。すなわち、Ｎ−型ドリフト層４とＮ＋型エミッタ領域６との間に位置するＰ型ベース領域５の表面側部分をチャネル領域として、このチャネル領域上にゲート絶縁膜７を介してゲート電極８が形成された状態になっている。
【００２６】
また、Ｎ＋型エミッタ領域６およびＮ−型ドリフト層４との間に位置するＰ型ベース領域５の表層部をチャネル領域とし、その表面にゲート絶縁膜７を介してゲート電極８が形成されている。さらに、ゲート電極８を覆うように層間絶縁膜９が形成されていると共に、層間絶縁膜９に形成されたコンタクトホール９ａを通じて、エミッタ電極１０がＮ＋型エミッタ領域６およびＰ型ベース領域５に電気的に接続されている。そして、Ｐ＋型基板２の裏面側にコレクタ電極１１が形成された構成となっている。
【００２７】
なお、エミッタ電極１０は本発明の第１電極に相当し、コレクタ電極１１は本発明の第２電極に相当する。
【００２８】
以上が、本実施形態に係る半導体チップの構成である。
【００２９】
次に、上記半導体チップの側面の状態について説明する。図１に示されるように、本実施形態では、半導体基板１の側面のうち、ＰＮ接合をなしているＰ＋型層２によるＰ層とＮ＋型層３およびＮ−型ドリフト層４によるＮ層との接合部分を少なくとも含んだ場所に劈開面１２が形成されている。すなわち、本実施形態では、半導体チップのすべての側面のうち、Ｐ＋型層２とＮ＋型層３との接合点を少なくとも含んだ部分が劈開面１２としてそれぞれ形成されている。
【００３０】
このように、半導体基板１の側面において、Ｐ＋型層２とＮ＋型層３との接続点を含む領域を劈開により形成することで、劈開面１２に相当するＰ＋型層２およびＮ＋型層３の側面の結晶ダメージを抑制し、ＰＮ接合部分の劈開面１２における結晶性を確保している。
【００３１】
図１では、半導体チップの一側面しか描かれていないが、半導体ウェハが切断されると半導体チップには４つの側面が形成される。すなわち、半導体チップの各側面にＰＮ接合部分が露出する部分が存在する。したがって、半導体チップにおいてＰＮ接合部分を含むすべての側面に劈開面１２が設けられている。
【００３２】
また、半導体基板１の各側面のうち、劈開面１２以外の場所は、ブレードダイシングにより切削されている。本実施形態では、半導体基板１のうち、コレクタ電極１１およびＰ＋型層２の一部と、Ｎ−型ドリフト層４およびＮ＋型層３の一部がブレードダイシングによりカットされている。以上が、半導体基板１の側面の状態である。
【００３３】
次に、図１に示される半導体装置の製造方法について図２を参照して説明する。図２は、図１に示す半導体チップの製造工程を示した図である。
【００３４】
まず、半導体ウェハを用意し、この半導体ウェハに複数のＩＧＢＴを形成する。製造工程図は示さないが、Ｐ＋型層２の主表面上にＮ＋型層３を形成し、このＮ＋型層３の主表面上にＮ−型ドリフト層４を形成する。そして、Ｎ−型ドリフト層４の表層部に複数のＰ型ベース領域５と、各Ｐ型ベース領域５の表層部にＮ＋型エミッタ領域６と、を形成する。
【００３５】
この後、半導体基板１の表面のうち、Ｎ−型ドリフト層４、Ｐ型ベース領域５の一部、そしてＮ＋型エミッタ領域６の一部を覆うようにゲート絶縁膜７を形成し、ゲート絶縁膜７上にゲート電極８を形成して層間絶縁膜９で覆う。そして、Ｐ型ベース領域５においてゲート絶縁膜７が形成された側とは反対側に層間絶縁膜９を形成し、層間絶縁膜９に形成されたコンタクトホール９ａにエミッタ電極１０を形成する。また、Ｐ＋型層２の裏面にコレクタ電極１１を形成する。また、隣接するＩＧＢＴ素子を区分するためのスクライブライン１３をウェハに設けている。
【００３６】
このようにして、半導体ウェハに多数のＩＧＢＴを形成する。
【００３７】
続いて、図２に示す工程では、半導体基板１の表面においてＮ−型ドリフト層４が露出したスクライブライン１３に沿ってブレードダイシングを行う。具体的には、スクライブライン１３に水を注ぎながら、回転するブレードをスクライブライン１３に押し付けて半導体基板１を削って行く。このとき、半導体基板１のうち、Ｎ−型ドリフト層４とＮ＋型層３の一部とをブレードダイシングにより切削する。
【００３８】
また、半導体基板１の裏面においてスクライブライン１３に対応する部分を削って行く。すなわち、コレクタ電極１１とＰ＋型層２の一部とを切削する。このようにして、半導体基板１の表裏面をブレードダイシングにより切削する。
【００３９】
上記のように半導体基板１をブレードダイシングすると、図２に示されるように、Ｎ＋型層３とＰ＋型層２との接合面が含まれるようにＮ＋型層３の一部とＰ＋型層２の一部とが残された状態となる。つまり、ブレードダイシングにより、半導体基板１の各側面のうちＰＮ接合位置以外を切削するのである。これにより、本実施形態では、１つの半導体チップのうちすべての側面にＰＮ接合部分がそれぞれ残され、この残された部分によって隣接する他の半導体チップと繋がった状態となっている。そして、半導体基板１のうちＮ＋型層３の一部とＰ＋型層２の一部との接合部分を劈開し、半導体ウェハを複数の半導体チップに分割する。こうしてＩＧＢＴが完成する。
【００４０】
このように、半導体基板１のうちＰＮ接合部分を劈開することで、ＰＮ接合部分に劈開面１２を形成することができ、この劈開面１２に結晶ダメージを与えることなくＩＧＢＴチップを形成することができる。
【００４１】
以上説明したように、本実施形態では、半導体基板１においてＰＮ接合部分が露出するすべての側面のうち、少なくともＰＮ接合の接合点を含んだ場所をそれぞれ劈開面１２として形成していることを特徴としている。これにより、半導体基板１においてＰＮ接合の側面部分の結晶性を確保することができ、ひいては結晶ダメージを低減することができる。したがって、ＰＮ接合端面の逆方向リーク電流を抑制でき、電流集中による素子破壊耐量を向上させることができる。
【００４２】
（第２実施形態）
本発明の第２実施形態について説明する。上記第１実施形態では、半導体基板１の表裏面をブレードダイシングしたが、Ｐ＋型層２が図１に示されるものよりも薄い場合、半導体基板１の表面側のみをブレードダイシングし、劈開することができる。
【００４３】
図３は、本実施形態に係る半導体装置の製造工程を示した図である。この図に示されるように、Ｐ＋型層２が薄い場合、半導体基板１の表面に設けられたスクライブライン１３に沿ってブレードダイシングする。このとき、Ｎ−型ドリフト層４とＮ＋型層３の一部とを切削する。これにより、スクライブライン１３において、Ｎ＋型層３の一部とＰ＋型層２とコレクタ電極１１とが残された状態になっている。この後、半導体基板１を劈開することで、ＩＧＢＴチップを形成する。
【００４４】
このように、半導体基板１の厚さに応じて、より詳しくはＰ＋型層２の厚さに応じて、半導体基板１の表面側のみをブレードダイシングしても構わない。
【００４５】
（第３実施形態）
本発明の第３実施形態について説明する。上記第１、第２実施形態では、半導体基板１の表裏面もしくは表面側のみをブレードダイシングしたが、レーザによって半導体基板１内にダメージ層を形成した後、半導体基板１を劈開することもできる。
【００４６】
図４は、本実施形態に係る半導体装置の製造工程を示した図である。この図に示されるように、半導体基板１に設けられたスクライブライン１３に対し、半導体基板１の表裏面から半導体基板１の内部に集光するようにレーザ光を照射し、半導体基板１の内部に複数のダメージ層１４を形成する。
【００４７】
具体的には、半導体ウェハに複数のＩＧＢＴを形成したものを用意し、スクライブライン１３において、半導体基板１の表面側からレーザを入射し、Ｎ−型ドリフト層４とＮ＋型層３の一部とにレーザダイシングによって複数のダメージ層１４を形成する。このとき、レーザ光の焦点をスクライブライン１３に沿って移動させ、さらに半導体基板１に対して垂直方向に移動させる。同様に、半導体基板１の裏面側からレーザを入射し、Ｐ＋型層２とＮ＋型層の一部とにレーザダイシングによってダメージ層１４を形成する。このとき、少なくともＮ＋型層３とＰ＋型層２との接合面を除いた場所にレーザダイシングによってダメージ層１４を形成する。
【００４８】
このようにして、半導体基板１内にダメージ層１４を形成する際、上述のように、半導体チップとなる各側面のうち、Ｐ＋型層２とＮ＋型層３との接合部分を少なくとも含んだ領域が残されるように半導体基板１内にダメージ層１４が形成される。したがって、半導体ウェハにおいて各半導体チップは、ダメージ層１４とＰＮ接合部分とによって、隣接する他の半導体チップと繋がった状態となっている。
【００４９】
半導体基板１においてダメージ層１４が形成された部分は、結晶性が悪化して結晶ダメージを受けているためもろくなっている。そして、スクライブライン１３に沿って半導体基板１を劈開する。これにより、半導体基板１においてダメージ層１４の部分を崩すと共に、ＰＮ接合の部分を劈開し、半導体ウェハを複数の半導体チップに分割する。こうしてＩＧＢＴが完成する。
【００５０】
以上のように、半導体基板１の内部にレーザダイシングによってＰＮ接合以外の場所に選択的にダメージ層１４を形成しておき、半導体チップとなる各側面のうちＰＮ接合部分を劈開するようにしても構わない。
【００５１】
（第４実施形態）
本発明の第４実施形態について説明する。上記第３実施形態では、半導体基板１の表裏面をレーザダイシングしたが、Ｐ＋型層２が図４に示されるものよりも薄い場合、半導体基板１の表面側のみをレーザダイシングすることができる。
【００５２】
図５は、本実施形態に係る半導体装置の製造工程を示した図である。この図に示されるように、Ｐ＋型層２が薄い場合、半導体基板１の表面に設けられたスクライブライン１３に沿ってレーザダイシングする。このとき、Ｎ−型ドリフト層４とＮ＋型層３の一部とにダメージ層１４を形成する。これにより、スクライブライン１３において、Ｎ＋型層３の一部とＰ＋型層２とコレクタ電極１１とが残された状態になっている。この後、半導体基板１を劈開することで、ＩＧＢＴチップを形成する。
【００５３】
このように、半導体基板１の厚さに応じて、より詳しくはＰ＋型層２の厚さに応じて、半導体基板１の表面側のみにダメージ層１４を形成するレーザダイシングを行うようにしても構わない。
【００５４】
（第５実施形態）
本発明の第５実施形態について説明する。上記第１、第２実施形態では、半導体基板１をブレードダイシングし、第３、第４実施形態では半導体基板１をレーザダイシングしたが、半導体基板１にトレンチエッチングを施した後、半導体基板１を劈開することもできる。
【００５５】
図６は、本実施形態に係る半導体装置の製造工程を示した図である。この図に示されるように、半導体基板１に設けられたスクライブライン１３に対応する部分に、少なくともＮ＋型層３とＰ＋型層２との接合面が残されるようにトレンチ１５、１６を形成する。
【００５６】
具体的には、半導体基板１の表面側において、スクライブライン１３に対応する場所に、Ｎ−型ドリフト層４を貫通し、Ｎ＋型層３に達するトレンチ１５をエッチングによって形成する。同様に、半導体基板１の裏面側において、コレクタ電極１１を貫通し、Ｐ＋型層２に達するトレンチ１６をエッチングによって形成する。
【００５７】
このとき、上述のように、半導体チップとなる各側面のうち、Ｐ＋型層２とＮ＋型層３との接合部分を少なくとも含んだ領域が残されるように半導体基板１内にトレンチ１５、１６が形成される。したがって、半導体ウェハにおいて各半導体チップは、トレンチエッチングによって残されたＰＮ接合部分によって、隣接する他の半導体チップと繋がった状態となっている。
【００５８】
この後、半導体基板１のうちＮ＋型層３の一部とＰ＋型層２の一部との接合部分を劈開し、複数のチップに分割する。こうしてＩＧＢＴが完成する。
【００５９】
以上のように、スクライブライン１３においてＰＮ接合以外の部分にトレンチ１５、１６を形成しておき、半導体基板１を劈開するようにしても構わない。なお、トレンチエッチングを行う際、半導体基板１の表裏面のうちスクライブライン１３以外の場所にレジストを塗布してエッチングを行うことで、トレンチ１５、１６を形成する。
【００６０】
（第６実施形態）
本発明の第６実施形態について説明する。上記第５実施形態では、半導体基板１の表裏面にトレンチ１５、１６を形成したが、Ｐ＋型層２が図６に示されるものよりも薄い場合、半導体基板１の表面のみにトレンチ１５を形成し、劈開することができる。
【００６１】
図７は、本実施形態に係る半導体装置の製造工程を示した図である。この図に示されるように、Ｐ＋型層２が薄い場合、半導体基板１の表面に設けられたスクライブライン１３に沿ってトレンチ１５をエッチングによって形成する。このとき、Ｎ−型ドリフト層４を貫通してＮ＋型層３に達すると共に、ＰＮ接合部分が残されるようにトレンチ１５を形成する。これにより、スクライブライン１３において、Ｎ＋型層３の一部とＰ＋型層２とコレクタ電極１１とが残された状態になっている。この後、半導体基板１を劈開することで、ＩＧＢＴチップを形成する。
【００６２】
このように、半導体基板１の厚さに応じて、より詳しくはＰ＋型層２の厚さに応じて、半導体基板１の表面側のみにトレンチ１５を形成するようにしても構わない。
【００６３】
（他の実施形態）
上記実施形態では、半導体素子としてＩＧＢＴを例に説明したが、ＩＧＢＴの他に、ダイオード、バイポーラトランジスタ、サイリスタ等のＰＮ接合が形成された素子であっても構わない。
【００６４】
上記実施形態では、半導体基板１としてシリコン基板を用いているが、ゲルマニウムやガリウム砒素などの化合物半導体で構成される基板を用いても構わない。
【００６５】
上記第１〜第６実施形態に示されるように半導体基板１を劈開分離した後、半導体基板１の側面の結晶性を向上させるため、半導体基板１の側面にエッチングあるいは結晶回復アニールを施しても良い。
【００６６】
上記各実施形態のうち、半導体ウェハの表面側を切削する際、第１実施形態では半導体基板１の表面側からＮ＋型層３に達するまでブレードダイシングし、第３実施形態ではＮ＋型層３にダメージ層１４を形成し、第５実施形態ではＮ＋型層３に達するまでトレンチ１５を形成していた。しかしながら、隣接する半導体チップと接続されているＰＮ接合部分が劈開されれば良い。
【００６７】
したがって、半導体ウェハの表面側に対して、ブレードダイシングの方法では、Ｎ−型ドリフト層４の一部を切削するだけで良い。また、レーザダイシングの方法では、Ｎ−型ドリフト層４にダメージ層１４を形成するだけで良い。さらに、トレンチエッチングの方法では、Ｎ−型ドリフト層４にトレンチ１５を形成するだけでよい。
【００６８】
また、上記各実施形態では、半導体基板１のＰ＋型層２の表層部にＮ＋型層３が形成され、パンチスルー型ＩＧＢＴとして半導体チップが構成されている。しかしながら、Ｐ＋型層２の表層部にＮ＋型層３を形成せずにＮ−型層４を形成したいわゆるノンパンチスルー型ＩＧＢＴとしての半導体チップを構成しても構わない。この具体例を図８に示す。
【００６９】
図８は、ノンパンチスルー型ＩＧＢＴの半導体チップの概略断面図を示したものである。この図に示されるように、半導体基板１は、Ｐ＋型層２と、Ｐ＋型層２の表層部に形成されたＮ−型ドリフト層４と、を備えて構成されている。これらＰ＋型層２とＮ−型ドリフト層４とによってＰＮ接合が形成されている。
【００７０】
なお、図８に示されるノンパンチスルー型の半導体チップにおいて、Ｐ＋型層２は、本発明の第１導電型の層に相当し、Ｎ−型ドリフト層４は、本発明の第２導電型の層に相当する。
【００７１】
そして、図８に示されるように、半導体基板１の各側面のうち、ＰＮ接合をなしているＰ＋型層２によるＰ層とＮ−型ドリフト層４によるＮ層との接合部分を少なくとも含んだ場所に劈開面１２が形成されている。すなわち、半導体チップの各側面のうち、Ｐ＋型層２とＮ−型ドリフト層４との接合部分を少なくとも含んだ領域が劈開面１２としてそれぞれ形成されている。
【００７２】
図９は、図８に示される半導体チップの製造工程を示した図である。まず、半導体ウェハに図８に示されるＭＯＳＦＥＴを多数形成したものを用意する。そして、図９に示されるスクライブライン１３に沿って、第１実施形態と同様にブレードダイシングを行う。
【００７３】
すなわち、半導体基板１の表面においてＮ−型ドリフト層４が露出したスクライブライン１３に沿ってＮ−型ドリフト層４をブレードダイシングにより切削する。また、半導体基板１の裏面においてスクライブライン１３に対応するコレクタ電極１１およびＰ＋型層２の一部を切削する。
【００７４】
この際、上述のように、半導体基板１の各側面のうちＰＮ接合位置以外を切削する。そして、半導体基板１のうちＮ−型ドリフト層４の一部とＰ＋型層２の一部との接合部分を劈開し、半導体ウェハを複数の半導体チップに分割する。こうしてＩＧＢＴが完成する。
【００７５】
以上のように、ノンパンチスルー型の半導体素子を形成した半導体ウェハに対しても、各半導体チップの側面においてＰＮ接合が露出する部分を劈開面１２として形成することができる。なお、図８を製造する方法として、第１実施形態で採用されたブレードダイシングの方法を用いたが、レーザダイシングの方法、トレンチエッチングの方法を採用して半導体チップを劈開するようにしても構わない。
【００７６】
また、上記各実施形態で示されたＩＧＢＴやＭＯＳＦＥＴの電極構造は一例を示すものであって、他の形態の電極構造であっても構わない。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１実施形態に係る半導体チップの概略断面図である。
【図２】図１に示す半導体チップの製造工程を示した図である。
【図３】本発明の第２実施形態に係る半導体チップの製造工程を示した図である。
【図４】本発明の第３実施形態に係る半導体チップの製造工程を示した図である。
【図５】本発明の第４実施形態に係る半導体チップの製造工程を示した図である。
【図６】本発明の第５実施形態に係る半導体チップの製造工程を示した図である。
【図７】本発明の第６実施形態に係る半導体チップの製造工程を示した図である。
【図８】本発明の他の実施形態に係るノンパンチスルー型の半導体チップの概略断面図である。
【図９】図８に示す半導体チップの製造工程を示した図である。
【符号の説明】
【００７８】
１…半導体基板、２…Ｐ＋型層、３…Ｎ＋型層、４…Ｎ−型ドリフト層、
５…Ｐ型ベース領域、６…Ｎ＋型エミッタ領域、７…ゲート絶縁膜、
８…ゲート電極、９…層間絶縁膜、１０…エミッタ電極、１１…コレクタ電極、
１２…劈開面、１３…スクライブライン、１４…ダメージ層、
１５、１６…トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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