(57)【要約】【課題】ゲート電極／ドレイン電極間の寄生容量の変動が小さいＡＭ基板を提供する。【解決手段】透明基板上にマトリクス状に配置された各絵素電極１６にＴＦＴ１４が接続されたアクティブマトリクス基板１において、ゲート電極１４Ｇとドレイン電極１４Ｄとが重なり合う領域およびその周縁領域とによって寄生容量Ｃｇｄが形成される。この半導体層１４ａの少なくとも一端辺を、前記寄生容量Ｃｇｄを形成する領域の端辺から、ゲート電極１４Ｇ、半導体層１４ａ、ソース電極１４Ｓおよびドレイン電極１４Ｄの相対的な位置ずれの許容誤差Δｅの距離よりも離れて、前記寄生容量Ｃｇｄを形成する領域の外側に配置する。【選択図】図３
2007305641.tif 000002
【特許請求の範囲】
【請求項１】
基板上にマトリクス状に配置された多数の絵素電極に、ソース電極およびドレイン電極が絶縁膜と複数の半導体層とを介してゲート電極と部分的に重なり合うように積層されて形成された薄膜トランジスタが接続されてなるアクティブマトリクス基板であって、
前記ゲート電極と前記ドレイン電極とが重なり合う領域およびその周縁領域から前記ゲート電極／ドレイン電極間の寄生容量を形成する領域がなり、
前記複数の半導体層のうちゲート電極に近い側の層に設けられた半導体層のソース電極と重なり合っていない端辺が、前記ゲート電極／ドレイン電極間の寄生容量を形成する領域の外側に配置されていることを特徴とするアクティブマトリクス基板。
【請求項２】
前記ゲート電極／ドレイン電極間の寄生容量を形成する領域の外側に配置された半導体層の端辺と、この端辺に最も近い前記ゲート電極／ドレイン電極間の寄生容量を形成する領域の端辺とが、前記ゲート電極、前記半導体層および前記ドレイン電極の相対的な位置ずれが許容される範囲の長さ分よりも離れて配置されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記ゲート電極／ドレイン電極間の寄生容量を形成する領域の外側に配置された半導体層の端辺が、前記寄生容量を形成する領域の長手方向に延びる端辺であることを特徴とする請求項１または請求項２に記載のアクティブマトリクス基板。
【請求項４】
請求項１から３のいずれかに記載のアクティブマトリクス基板を備えることを特徴とする液晶表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクティブマトリクス基板およびこれを備えた液晶表示パネルに関する。
【背景技術】
【０００２】
近年、コンピュータやテレビなどの電気製品の表示画面として、例えば液晶表示パネルのような、フラットパネルディスプレイが広く用いられている。液晶表示パネルは、一般に対をなす透明基板間に液晶を封入したものであり、例えば、薄膜トランジスタ（以下、ＴＦＴと称す。）をスイッチング素子として搭載したアクティブマトリクス基板（以下、ＡＭ基板と称す。）を有するアクティブマトリクス型の液晶表示パネル等が知られている。
【０００３】
図６（ａ）は、従来のＡＭ基板１０１の１絵素電極分の領域を拡大して示した平面図、図６（ｂ）は、そのＡＭ基板１０１のＴＦＴ１１４部位のＸ−Ｘ線断面図である。
【０００４】
このＡＭ基板１０１は、透明基板１１０上に多数の絵素電極１１６がマトリクス状に配置され、各絵素電極にはスイッチング素子であるＴＦＴ１１４が接続されている。このＴＦＴ１１４は、ドレイン電極１１４Ｄとソース電極１１４Ｓとが、複数の半導体層１１４ａ，１１４ｂおよびゲート絶縁膜１１７を介してゲート電極１１４Ｇと部分的に重なり合うように配置されて形成される。このソース電極１１４Ｓはソース配線１１３と、ゲート電極１１４Ｇはゲート配線１１１と一体的に形成されており、ゲート配線１１１とソース配線１１３は、ゲート絶縁膜１１７を介して互いに交差するように設けられている。
【０００５】
そして、図示しないが、このＡＭ基板１０１と対をなす、透明基板（以下、ＣＦ基板と称す。）には、ＡＭ基板１０１の絵素電極１１６と対向して共通電極（対向電極）、カラーフィルタおよび絵素電極１１６間の光漏れを遮光するブラックマトリックス等が形成されている。
【０００６】
これらのＡＭ基板１０１とＣＦ基板とを所定の間隙を介して対向させて貼り合わせ、この間隙に液晶を封入することで液晶表示パネルが構成される。このようにＡＭ基板１０１とＣＦ基板を対向させると、絵素電極１１６と共通電極の間で液晶容量ＣＣＬが形成される。また、ＡＭ基板１０１上では補助容量配線１１２と補助用量電極１１２ａとの間で補助容量Ｃｓが、ドレイン電極１１４Ｄとゲート電極１１４Ｇとの間には寄生容量Ｃｇｄが形成される。
【０００７】
このように、ＡＭ基板１０１には、絵素電極１１６、ＴＦＴ１１４を構成する複数の半導体層１１４ａ，１１４ｂやゲート配線１１１、ソース配線１１３等のパターンが積層して配置されている。このＡＭ基板１０１上に各パターンを形成するには、フォトリソグラフィー法が広く適用されている。フォトリソグラフィー法は、透明基板上１１０に各種配線またはＴＦＴ１１４等を形成する薄膜を生成し、フォトレジストを塗布し、遮光マスクを介してフォトレジストを選択的に露光、現像して、フォトレジストのパターンを形成する。そして、このフォトレジストを介して薄膜を選択的にエッチングする。この一連の処理を各パターン毎に繰り返すことでＡＭ基板１０１が完成する。
【０００８】
この各パターンの形成において、露光時の仕上り差により、透明基板１１０上に形成されるパターンの配置がずれてしまうことがある。そうするとドレイン電極１１４Ｄとゲート電極１１４Ｇとの重なり具合もずれ、ドレイン電極１１４Ｄとゲート電極１１４Ｇとの間に生じる寄生容量Ｃｇｄの大きさも変化する。
【０００９】
そして、寄生容量Ｃｇｄが大きいＴＦＴ１１４が接続された絵素電極１１６と、寄生容量Ｃｇｄが小さいＴＦＴ１１４が接続された絵素電極１１６とが入り交じった状態のＡＭ基板を液晶表示パネルに適用した場合、各絵素毎に表示輝度のばらつきが生じてしまう。
【００１０】
このような不具合を解消するＡＭ基板としては、ドレイン電極とゲート電極の配置が多少ずれても、重なり合う面積が変動しにくいように、ドレイン電極を特殊な形状に形成したものが多く知られている。例えば、特許文献１は、ドレイン電極のゲート電極端を跨ぐ部分の幅を、ドレイン電極幅よりも狭く形成することで、アライメントずれによるゲート電極とドレイン電極との重なり面積の変動を小さくして、寄生容量Ｃｇｄの変動を抑えるというものである。
【００１１】
【特許文献１】特開２００２−１４３７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、寄生容量Ｃｇｄは、ゲート電極とドレイン電極との重なり合う面積の大きさだけではなく、その周縁領域に含まれる半導体層の面積や、ドレイン電極の端辺から半導体層の端辺までの距離等の周縁領域の状態にも影響を受けて変動する。
【００１３】
図７（ａ）〜（ｃ）は、従来のＡＭ基板１０１の各絵素電極に接続されたＴＦＴ１１４の断面図である。図７（ａ）は、ゲート電極１１４Ｇに対してドレイン電極１１４Ｄがずれのない位置に形成された場合、図７（ｂ）、（ｃ）は、ゲート電極１１４Ｇに対してドレイン電極１１４Ｄが図中左または右方向にずれて形成された場合を示したものである。矢印Ｃｇｄは、ゲート電極１１４Ｇ／ドレイン電極１１４Ｄ間の寄生容量Ｃｇｄの大きさに影響を与える半導体層１１４ａの範囲を示している。
【００１４】
寄生容量Ｃｇｄは、ゲート電極１１４Ｇとドレイン電極１１４Ｄが重なり合う領域と、その周縁領域から形成される。この周縁領域は、ソース電極１１４Ｓとドレイン電極１１４Ｄとが隣り合う側では、ソース電極１１４Ｓとドレイン電極１１４Ｄとの間の隙間の中心からドレイン電極１１４Ｄの端部までの領域、ソース電極１１４Ｓとドレイン電極１１４Ｄとが隣り合わない側ではドレイン電極１１４Ｄから所定の距離ａまでの領域である。ただし、この所定の距離ａよりも、半導体層１１４ａの端辺が近くにある場合は、図７（ａ）〜（ｃ）に示されるように、半導体層１１４ａの端辺までの領域が、寄生容量Ｃｇｄを形成する周縁領域となる。
【００１５】
図７（ｂ）のように、ドレイン電極１１４Ｄが半導体層１１４ａの端辺に遠ざかる方向にずれた場合、ドレイン電極１１４Ｄの端辺から半導体層１１４ａの端辺までの距離は長くなる。すると寄生容量Ｃｇｄを形成する周縁領域の面積も大きくなる。また、図７（ｃ）のように、ドレイン電極１１４Ｄが半導体層１１４ａの端部に近づく方向にずれた場合、周縁領域の面積は小さくなる。
【００１６】
このように、ドレイン電極１１４Ｄが半導体層の端部に近接して設けられた場合に、ゲート電極１１４Ｇの配置がずれると、ゲート電極１１４Ｇとドレイン電極１１４Ｄとの重なり合う面積が同じでも、ドレイン電極１１４Ｄの端辺から半導体層１１４ａの端辺までの距離が変化してしまう。これにより、ゲート電極１１４Ｇ／ドレイン電極１１４Ｄ間の寄生容量Ｃｇｄを形成する周縁領域の面積が変化し、それに伴って、寄生容量Ｃｇｄの大きさも変動する。
【００１７】
すなわち、寄生容量Ｃｇｄは、ゲート電極１１４Ｇとドレイン電極１１４Ｄとの重なり合う面積だけでなく、ドレイン電極１１４Ｄと半導体層１１４ａとの位置関係にも影響を受けて変動するため、ゲート電極１１４Ｇとドレイン電極１１４Ｄとの重なり合う面積の変動を抑えるだけでは、ＡＭ基板１０１上でのパターンの相対的な配置のずれに起因した寄生容量Ｃｇｄの変動を十分に抑えることができない、という問題があった。
【００１８】
また、ＡＭ基板１０１の面内で、ドレイン電極１１４Ｄが半導体層１１４ａの端辺に近づく方向にずれて形成されたＴＦＴ１１４と、ドレイン電極１１４Ｄが半導体層１１４ａの端辺から遠ざかる方向にずれて形成されたＴＦＴ１１４とが入り交じって形成されると、ＡＭ基板１０１の面内で寄生容量Ｃｇｄの大きさにばらつきが生じる。このように、寄生容量Ｃｇｄの大きさにばらつきのあるＡＭ基板を液晶表示パネルに適用した場合、各絵素で表示輝度のばらつきが生じてしまうという問題があった。
【００１９】
そこで、本発明が解決しようとする課題は、ゲート電極／ドレイン電極間の寄生容量Ｃｇｄのばらつき起こりにくいＡＭ基板を提供することにある。また、他の課題は、表示輝度のばらつきによる表示不良を抑えた液晶表示パネルを提供することにある。
【課題を解決するための手段】
【００２０】
このような課題を解決するために、本発明は、基板上にマトリクス状に配置された多数の絵素電極に、ソース電極およびドレイン電極が絶縁膜と複数の半導体層とを介してゲート電極と部分的に重なり合うように積層されて形成された薄膜トランジスタが接続されてなるアクティブマトリクス基板であって、前記ゲート電極と前記ドレイン電極とが重なり合う領域およびその周縁領域から前記ゲート電極／ドレイン電極間の寄生容量を形成する領域がなり、前記複数の半導体層のうちゲート電極に近い側の層に設けられた半導体層のソース電極と重なり合っていない端辺が、前記ゲート電極／ドレイン電極間の寄生容量を形成する領域の外側に配置されていることを要旨とするものである。
【００２１】
ここで、前記ゲート電極／ドレイン電極間の寄生容量を形成する領域の外側に配置された半導体層の端辺と、この端辺に最も近い前記ゲート電極／ドレイン電極間の寄生容量を形成する領域の端辺とが、前記ゲート電極、前記半導体層および前記ドレイン電極の相対的な位置ずれが許容される範囲の長さ分よりも離れて配置されるようにすると好適である。
【００２２】
さらに、前記ゲート電極／ドレイン電極間の寄生容量を形成する領域の外側に配置された半導体層の端辺が、前記寄生容量を形成する領域の長手方向に延びる端辺であれば好ましい。
【００２３】
また、本発明に係る液晶表示パネルは、前記アクティブマトリクス基板を備えることを要旨とするものである。
【発明の効果】
【００２４】
本発明に係るアクティブマトリクス基板は、前記半導体層のソース電極と重なり合っていない端辺が、ゲート電極／ドレイン電極間の寄生容量を形成する領域の端辺よりも、ドレイン電極から離れた位置に配置されているので、ゲート電極、半導体層およびドレイン電極等をパターン形成する際に、相対的な配置がずれてしまったとしても、前記ゲート電極と前記ドレイン電極とが重なり合う領域の周縁領域内に半導体層の端辺が配置されない。そのため、アクティブマトリクス基板上の各絵素電極に接続されたＴＦＴのゲート電極／ドレイン電極間の寄生容量にばらつきが生じない。
【００２５】
また、前記半導体層のソース電極と重なり合っていない端辺が、前記ゲート電極／ドレイン電極間の寄生容量を形成する領域の端辺から、前記ゲート電極、前記半導体層および前記ドレイン電極の相互の位置ずれが許容される範囲の長さ分よりも離れて形成されていれば、ゲート電極、半導体層およびドレイン電極の相互の位置関係がずれて形成されてしまった場合でも、そのずれが許容誤差の範囲内であれば、ゲート電極／ドレイン電極間の寄生容量を形成する領域内に半導体層の端辺が配置されない。そのため、アクティブマトリクス基板上の各ＴＦＴでゲート電極／ドレイン電極間の寄生容量のばらつきが生じない。
【００２６】
さらに、前記半導体層の、前記寄生容量を形成する領域の長手方向に延びる端辺が、前記ゲート電極／ドレイン電極間の寄生容量を形成する領域の端辺よりも
前記ドレイン電極から離れて配置されるようにすれば、ゲート電極、半導体層およびドレイン電極の相互の位置関係がずれてしまっても、前記半導体層の前記長手方向の端辺が、前記ゲート電極／ドレイン電極間の寄生容量を形成する領域内に入り込んでしまうのを避けることができる。従って、より効果的に前記寄生容量のばらつきを抑えることができる。
【００２７】
また、本発明に係る液晶表示パネルによれば、前記アクティブマトリクス基板を備えているので、液晶表示パネルの前記絵素電極がマトリクス状に配置された表示面内で、前記ゲート電極／ドレイン電極間の寄生容量のばらつきが生じない。そのため、液晶表示パネルの表示面内の、表示輝度のばらつきによる表示不良を防止することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の第１の実施形態について図１〜図４を参照して詳細に説明する。
【００２９】
図１は、本発明の実施形態に係るアクティブマトリクス基板（ＡＭ基板）１の一絵素の概略を拡大して示した平面図である。このＡＭ基板１は、透明基板上にマトリクス状に配置された各絵素電極１６に、薄膜トランジスタ（ＴＦＴ）１４が接続されてなるものである。このＴＦＴ１４は、ソース電極１４Ｓおよびドレイン電極１４Ｄが複数の半導体層１４ａ，１４ｂと、ゲート絶縁膜とを介してゲート電極１４Ｇと部分的に重なり合うように配置されている。このゲート電極１４Ｇはゲート配線１１と、ソース電極１４Ｓはソース配線１３と、一体的に形成されている。ドレイン電極１４Ｄはソース電極１４Ｓと隣り合って同じ層に形成されており、ドレイン配線を介して補助用量電極１２ａに接続され、さらにコンタクトホール１５を介して絵素電極１６に接続されている。
【００３０】
図２（ａ）は、図１の１絵素のＴＦＴ１４近傍をさらに拡大したものを示した平面図であり、図２（ｂ）は、図２（ａ）のＡ−Ａ断面を示す断面図である。なお、これらの図は、各電極および配線等の位置関係を説明するための概略図であるので、これらの寸法や膜厚等は実際の比率とは異なる。また、絵素電極１６および層間絶縁膜等は、以下の説明に直接関連しないので、図示していない。
【００３１】
ここで、このようなＡＭ基板１の製造工程について簡単に説明する。ガラス、プラスチック等の絶縁性の透明基板１０上に、ゲート電極１４Ｇを備えたゲート配線１１が設けられる。このゲート配線１１およびゲート電極１４Ｇは、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜、これらの合金膜、または、これらの積層膜からなる。このような導電性薄膜を、例えばスパッタリング法等により、膜厚１００ｎｍ〜３００ｎｍ程度で、透明基板１０の面全体に成膜する。この導電性薄膜を必要な形状にパターン形成することで、ゲート電極１４Ｇを有するゲート配線１１は形成される。
【００３２】
この導電性薄膜のパターン形成には例えばフォトリソグラフィー法等が適用される。この導電性薄膜の上にフォトレジストを塗布し、透明基板１０上に所定の遮光パターンを有するフォトマスクを配置する。ここでは、ゲート電極１４Ｇを備えたゲート配線１１および補助容量配線１２のパターンが形成されたフォトマスクが適用される。このフォトマスクを介してフォトレジストを選択的に露光、現像して、フォトレジストにフォトマスクの遮光パターンを転写する。そして、この導電性薄膜上に形成されたフォトレジストのパターンを介して導電性薄膜を選択的にエッチングする。このようなゲート配線１１をパターン形成するための工程を第１のパターン形成工程と称する。
【００３３】
続いてゲート絶縁膜１７となる窒化シリコン膜、ＴＦＴ１４となるアモルファスシリコンやポリシリコン等からなる高抵抗半導体層１４ａ、ｎ＋アモルファスシリコン等の低抵抗半導体層１４ｂが、プラズマＣＶＤ（化学的気相成長）法等により連続して成膜される。これらの膜の膜厚は、例えば、ゲート絶縁膜１７である窒化シリコン膜は３００ｎｍ〜５００ｎｍ程度、高抵抗半導体層１４ａのアモルファスシリコン膜は１００ｎｍ〜３００ｎｍ程度、低抵抗半導体層１４ｂのｎ＋アモルファスシリコン膜は４０ｎｍ〜７０ｎｍ程度の膜厚が好適である。
【００３４】
これらの高抵抗半導体層１４ａおよび低抵抗半導体層１４ｂをパターン形成する第２のパターン形成工程の一例について簡単に説明する。この第２のパターン形成工程にも、例えば、フォトリソグラフィー法を適用することができる。ゲート絶縁膜１７上に形成された低抵抗半導体層１４ｂの上にフォトレジストを塗布して、フォトマスクを介してフォトレジストを露光し、現像して、低抵抗半導体層１４ｂの上に所定のパターンのフォトレジストを形成する。ここでは、高抵抗半導体層１４ａのパターンが形成されたフォトマスクが適用される。そして、ＴＦＴ１４を形成する所定の領域にだけ低抵抗半導体層１４ｂと高抵抗半導体層１４ａが残るように同時にエッチングする。
【００３５】
本実施形態においては、低抵抗半導体層１４ｂおよび高抵抗半導体層１４ａが、略方形の島状に形成された例を示す。低抵抗半導体層１４ｂおよび高抵抗半導体層１４ａはゲート電極１４Ｇをほぼ覆うようにパターン形成される。低抵抗半導体層１４ｂおよび高抵抗半導体層１４ａの長手方向の端辺は、ゲート電極１４Ｇの長手方向の端辺よりもやや張り出した形状に形成される。
【００３６】
さらに、ソース電極１４Ｓ、ソース配線１３およびドレイン電極１４Ｄが、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜、これらの合金膜、または、これらの積層膜から形成される。これらの導電性薄膜は、例えばスパッタリング法等の方法により１００ｎｍ〜３００ｎｍ程度の厚さに成膜される。そして、この導電性薄膜を第３のパターン形成工程により必要な形状にパターン形成して、ソース電極１４Ｓ、ソース配線１３およびドレイン電極１４Ｄが同時に形成される。この第３のパターン形成工程にも、例えばフォトエッチング法等が適用される。
【００３７】
このようにして形成されたソース電極１４Ｓおよびドレイン電極１４Ｄをマスクにして、前記低抵抗半導体層１４ｂを、ドライエッチングによりチャネルエッチングする（第４のパターン形成工程）。このようにしてゲート電極１４Ｇ、ソース電極１４Ｓおよびドレイン電極１４Ｄと接続されたＴＦＴ１４が形成される。
【００３８】
このように各パターンを形成するに際して、ソース電極１４Ｓとドレイン電極１４Ｄは、第３のパターン形成工程により同時に形成されるため、これらの相対的な位置関係がずれることはない。また、低抵抗半導体層１４ｂはソース電極１４Ｓとドレイン電極１４Ｄを介してエッチングされてパターン形成されるため、ソース電極１４Ｓおよびドレイン電極１４Ｄとの相対的な位置関係がずれることはない。しかし、ドレイン電極１４Ｄとゲート電極１４Ｇ、および、ドレイン電極１４Ｄと高抵抗半導体層１４ａは別々のパターン形成工程において形成されるため、各パターン形成工程での微妙な仕上り差により、相対的な位置関係がずれてしまう場合がある。なお、以下の説明では、ゲート電極１４Ｇ、高抵抗半導体層１４ａ、ソース電極１４Ｓおよびドレイン電極１４Ｄの相対的な位置ずれが許容される範囲の誤差（許容誤差）をΔｅで表す。
【００３９】
ここで、図２（ａ）の太線の枠に囲まれた領域Ｃｇｄは、ゲート電極１４Ｇ／ドレイン電極１４Ｄ間の寄生容量Ｃｇｄを形成する領域を模式的に示したものである。寄生容量Ｃｇｄは、ゲート電極１４Ｇとドレイン電極１４Ｄとの重なり合う領域、および、その周縁領域から形成される。この周縁領域は、ドレイン電極１４Ｄとソース電極１４Ｓが隣り合う部分では、ドレイン電極１４Ｄとソース電極１４Ｓとの隙間の中心から、ドレイン電極１４Ｄの端辺までの領域である。そして、ドレイン電極１４Ｄとソース電極１４Ｓが隣接していない部分では、ドレイン電極１４Ｄの端辺から所定の距離ａまでの領域である。
【００４０】
図３は、ドレイン電極１４Ｄの配置ずれによる寄生容量Ｃｇｄへの影響を模式的に示す断面図である。図３（ａ）は、ＴＦＴ１４が、ゲート電極１４Ｇ、高抵抗半導体層１４ａ、ソース電極１４Ｓおよびドレイン電極１４Ｄの位置関係に相対的なずれが無い状態に形成された場合、図３（ｂ）および図３（ｃ）は、ソース配線１３およびドレイン電極１４Ｄを形成するパターンが、ゲート電極１４Ｇに対して、図中左方向または右方向に許容誤差Δｅだけ、ずれて形成された場合の例を示したものである。
【００４１】
図３（ａ）に示されるように、寄生容量Ｃｇｄは、ドレイン電極１４Ｄとゲート電極１４Ｇとが重なり合う領域と、その周縁領域とから形成される。周縁領域とは、ドレイン電極１４Ｄの端辺からソース電極１４Ｓとドレイン電極１４Ｄとの中心までと、ドレイン電極１４Ｄの端辺から所定の距離ａまでの領域である。本発明の実施形態に係るＡＭ基板１では、高抵抗半導体層１４ａの端辺が、ドレイン電極１４Ｄの端辺から距離ａよりも離れた位置に配置されている。
【００４２】
図３（ｂ）は、ドレイン電極１４Ｄおよびソース電極１４Ｓが、図中左方向に許容誤差Δｅだけずれて形成された場合を示す断面図である。ここでも、ドレイン電極１４Ｄから所定の距離ａまでの領域全体に高抵抗半導体層１４ａが設けられている。
【００４３】
また図３（ｃ）は、ドレイン電極１４Ｄおよびソース電極１４Ｓが、図中右方向に許容誤差Δｅだけずれて形成された場合を示す断面図である。この場合も、ドレイン電極１４Ｄから所定の距離ａまでの領域全体に高抵抗半導体層１４ａが設けられている。
【００４４】
このように、図３（ａ）〜（ｃ）のいずれの場合も、ドレイン電極１４Ｄと同じ形状の低抵抗半導体層１４ｂと、寄生容量Ｃｇｄを形成する領域全体にわたって設けられた高抵抗半導体層１４ａとゲート絶縁膜１７とが、ドレイン電極１４Ｄとゲート電極１４Ｇとの間の寄生容量Ｃｇｄを形成する領域に配置されている。従って、ドレイン電極１４Ｄの位置が許容誤差Δｅ内でずれても、寄生容量Ｃｇｄの大きさは変動しない。
【００４５】
なお、ソース電極１４Ｓとドレイン電極１４Ｄは同一のパターン形成工程で形成されるので、ソース電極１４Ｓとドレイン電極１４Ｄの中心までの距離は変動することはない。また、ソース電極１４Ｓとドレイン電極１４Ｄの間に高抵抗半導体層１４ａが配置されていなければ、ＴＦＴ１４が正常に動作しないため、そのような場合は考慮する必要がない。
【００４６】
従って、このように高抵抗半導体層１４ａが、少なくともドレイン電極１４Ｄとゲート電極１４Ｇとの配置の許容誤差Δｅの分だけ、寄生容量Ｃｇｄを形成する周縁領域よりも張り出して形成されていれば、ドレイン電極１４Ｄとゲート電極１４Ｇとの配置がずれても寄生容量Ｃｇｄの大きさが変化しない。
【００４７】
また、特に高抵抗半導体層１４ｂの端辺のうち、ゲート電極１４Ｇとドレイン電極１４Ｄとが重なり合う領域の長手方向に延びる端辺がドレイン電極１４Ｄから距離ａより離れて配置されていれば、寄生容量Ｃｇｄを形成する周縁領域の面積の変動を効果的に防ぐことができる。従って、寄生容量Ｃｇｄの変動を防ぐのに効果的である。
【００４８】
次に、本発明の第２の実施形態に係る液晶表示パネル２について図４および図５を用いて説明する。ＡＭ基板１をカラーフィルタ基板３（以下、ＣＦ基板と称す。）と所定の間隔で離間させた状態で対向させて貼り合わせ、その間に液晶を封入することで液晶表示パネル２が製造される。
【００４９】
図４は、ＡＭ基板１を用いた液晶表示パネル２の断面を模式的に示した図である。ＣＦ基板３は、透明基板３１上に絵素間の光漏れを遮光するブラックマトリクス３２と、各絵素に対応する着色層３３Ｒ、３３Ｇ、３３Ｂ（例えば、赤、緑、青等のカラーフィルタ）と、絵素電極１６と対向して液晶を駆動する共通電極３４（対向電極）とが形成されている。このＣＦ基板３としては、従来用いられているものがそのまま適用できるので、構造、製法等の詳細な説明は省略する。
【００５０】
このＣＦ基板３とＡＭ基板１とを所定の間隔を介して貼り合わせ、その間に液晶４を封入して、液晶表示パネル２は形成される。ＣＦ基板３とＡＭ基板１を貼り合わせるには、従来一般に用いられている方法が適用できる。例えば、ＡＭ基板１側の周縁部にシール樹脂を塗布し、ＣＦ基板３側に液晶４を滴下して、ＡＭ基板１とＣＦ基板３とを貼り合わせる方法等が適用できる。
【００５１】
このようにして製造された液晶表示パネル２は、ＡＭ基板１の絵素電極１６とＣＦ基板３の共通電極３４の間で液晶容量ＣＬＣが形成される。絵素電極１６の電圧ＶＬＣと共通電極３４の電圧Ｖｃｏｍとの差によって生じる電界によって、液晶４が駆動される。これらの電圧ＶＬＣ，Ｖｃｏｍを制御することで、各絵素の光の透過率を制御することができる。
【００５２】
この液晶表示パネル２の１絵素分の等価回路を、図５（ａ）に示す。図５（ｂ）は、この絵素の駆動時における各電圧の変化の概略を示す図である。ソース配線１３、ゲート配線１１に接続されたＴＦＴ１４のドレイン電極１４Ｄに、液晶容量ＣＬＣおよび補助容量Ｃｓが並列に接続されている。
【００５３】
ゲート電圧Ｖｇのパルスが所定のタイミングでゲート配線１１を介してＴＦＴ１４のゲート電極１４Ｇに印加される。するとＴＦＴ１４がオン状態となり、ソース電極１４Ｓに印加されているソース電圧Ｖｓが、ドレイン電極１４Ｄに接続されている液晶容量ＣＬＣおよび蓄積容量Ｃｓに印加される。このとき、絵素電極１６の電圧ＶＬＣは、ゲート電圧Ｖｇのパルスとともに立ち上がり、液晶容量ＣＬＣおよび蓄積容量Ｃｓに電荷が蓄積されて、ゲート電圧Ｖｇがオフになった時の電圧ＶＬＣが維持される。
【００５４】
しかし、ドレイン電極１４Ｄとゲート電極１４Ｇとの間には寄生容量Ｃｇｄが形成されているため、液晶容量ＣＬＣおよび蓄積容量Ｃｓに蓄積された電荷がわずかに寄生容量Ｃｇｄに奪われて、絵素電極１６の電圧ＶＬＣはΔＶだけ低下してしまう。この低下する電圧ΔＶは、寄生容量Ｃｇｄの大きさによって変化する。
【００５５】
本発明に係るＡＭ基板１を用いた液晶表示パネルであれば、ゲート電極１４Ｇ、半導体層１４ａソース電極１４Ｓおよびドレイン電極１４Ｄの相対的な位置関係によらずゲート電極１４Ｇ／ドレイン電極１４Ｄ間の寄生容量Ｃｇｄが均一なので、液晶表示パネル２内の各絵素で生じる電圧降下ΔＶも均一になる。従って、ＡＭ基板１上にマトリクス状に配置された各絵素電極１６に接続されたＴＦＴ１４のゲート電極１４Ｇ、高抵抗半導体層１４ａ、ソース電極１４Ｓおよびドレイン電極１４Ｄの相対的な位置ずれにばらつきがあっても、液晶表示パネル２の各絵素での寄生容量Ｃｇｄの不均一による表示輝度のばらつきが生じない。
【００５６】
以上、本発明の実施形態について説明したが、本発明はこうした実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々なる態様で実施できる。例えば、１つの絵素を複数の副絵素に分割し、これらの副絵素で異なる輝度を表示するマルチ絵素駆動のＡＭ基板にも適用できることはもちろんである。
【産業上の利用可能性】
【００５７】
本発明に係るＡＭ基板または液晶表示パネルによれば、絵素間の輝度のばらつき等の表示不良を低減することができるので、高品位の表示性能が要求される表示装置などに好適である。
【図面の簡単な説明】
【００５８】
【図１】図１は本発明の第１の実施形態に係るＡＭ基板の一絵素分を示す平面図である。
【図２】図２（ａ）は図１に示した絵素のＴＦＴ近傍を拡大して示した平面図であり、図２（ｂ）はそのＡ−Ａ断面図である。
【図３】図３は、図２（ｂ）のドレイン電極の配置ずれによる寄生容量Ｃｇｄへの影響を模式的に示す断面図であり、図３（ａ）は、ソース配線およびドレイン電極がずれ無く形成された場合、図３（ｂ）は、ドレイン電極が図中右方向に許容誤差Δｅだけずれて形成された場合、図３（ｃ）は、ドレイン電極が図中右方向に許容誤差Δｅだけずれて形成された場合の例を示したものである。
【図４】図４は本発明の第２の実施形態に係る液晶表示パネルの概略を示す断面図である。
【図５】図５（ａ）は、図４の液晶表示パネルの１絵素分の等価回路を示す図であり、図５（ｂ）は、この絵素を駆動するときの各電圧の変化を示す概略図である。
【図６】図６（ａ）は、一般的な液晶表示パネルの１絵素分を示す平面図であり、図６（ｂ）はこの絵素のＴＦＴ近傍のＢ−Ｂ断面を示す図である。
【図７】図７は、図６（ｂ）のドレイン電極の配置ずれによる寄生容量Ｃｇｄへの影響を模式的に示す断面図であり、図３（ａ）は、ソース配線およびドレイン電極がずれ無く形成された場合、図３（ｂ）は、ドレイン電極が図中右方向にずれて形成された場合、図３（ｃ）は、ドレイン電極が図中右方向にずれて形成された場合の例を示したものである。
【符号の説明】
【００５９】
１      ＡＭ基板
２      液晶表示パネル
３      ＣＦ基板
４      液晶
１０    透明基板
１１    ゲート配線
１３    ソース配線
１４    ＴＦＴ
１４ａ  高抵抗半導体層
１４ｂ  低抵抗半導体層
１４Ｄ  ドレイン電極
１４Ｇ  ゲート電極
１４Ｓ  ソース電極
１６    絵素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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