(57)【要約】【課題】埋め込み酸化膜を有するＳＯＩ基板の表面シリコン層と埋め込み酸化層との界面準位を低減できるシリコンウェーハの製造方法およびその製造方法で製造した界面準位の低いシリコンウェーハを提供する。【解決手段】埋め込み酸化膜層３２を有するＳＯＩ基板を、窒素、不活性ガス、空気から選択されるいずれか１種または２種以上からなる雰囲気中で、２５０〜９００℃の温度で、３分〜８時間アニールすることにより、前記埋め込み酸化膜層３２と表面シリコン層３３との界面準位を低減させる界面準位低減工程を備えたシリコンウェーハの製造方法とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
埋め込み酸化膜層を有するＳＯＩ基板を、窒素、不活性ガス、空気から選択されるいずれか１種または２種以上からなる雰囲気中で、２５０〜９００℃の温度で、３分〜８時間アニールすることにより、前記埋め込み酸化膜層と表面シリコン層との界面準位を低減させる界面準位低減工程を備えたことを特徴とするシリコンウェーハの製造方法。
【請求項２】
前記ＳＯＩ基板がＳＩＭＯＸ型の構造であることを特徴とする請求項１に記載のシリコンウェーハの製造方法。
【請求項３】
前記ＳＯＩ基板が貼り合わせ型の構造であることを特徴とする請求項１に記載のシリコンウェーハの製造方法。
【請求項４】
前記界面準位低減工程において、３５０〜４５０℃の温度でアニールすることを特徴とする請求項１に記載のシリコンウェーハの製造方法。
【請求項５】
前記界面準位低減工程において、３０分〜１２０分アニールすることを特徴とする請求項１または請求項２に記載のシリコンウェーハの製造方法。
【請求項６】
請求項１〜請求項５のいずれかに記載のシリコンウェーハの製造方法で製造したことを特徴とするシリコンウェーハ。
【請求項７】
請求項６に記載のシリコンウェーハ上に半導体素子が設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み酸化膜層を有するＳＯＩ（Ｓｉｌｉｃｏｎ(Ｓｅｍｉｃｏｎｄｕｃｔｏｒ) Ｏｎ ｉｎｓｕｌａｔｏr）基板における埋め込み酸化膜層と表面シリコン層との界面準位を低減させることができるシリコンウェーハの製造方法およびシリコンウェーハに関する。
【背景技術】
【０００２】
近年、高性能トランジスタの半導体基板としてＳＯＩ基板が注目されている。ＳＯＩ基板は、接合容量の低下によるデバイスの高速化、低消費電力化、基板バイアス効果の低下による動作電圧の低下、素子の完全分離によるソフトエラー耐性の向上、ラッチアップの抑制、渉ノイズの抑制等に寄与する。
【０００３】
例えば、ＳＯＩ基板を用いてＭＯＳＦＥＴを製造する場合、ゲート絶縁膜の形成工程は、通常のウェハ（ＣＺウェハ、エピタキシャルウェハ等）を用いた場合と同様であり、一般的に、ゲート絶縁膜を形成した後、水素雰囲気中で熱処理することによりゲート絶縁膜の界面準位をパッシベートする水素処理が行なわれている。
しかし、水素処理後のＳＯＩ基板に高温で熱処理を行なうと、水素により埋め込み酸化層（ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層）中の酸素が還元されて表面シリコン層（半導体層）中に酸素が入る可能性がある。このため、水素処理後の熱処理によっては、ＳＯＩ基板の表面シリコン層の表層中に酸素析出物ができることもありうる。また、ゲート絶縁膜の界面準位をパッシベートした水素は、素子動作中に解離し、素子特性の劣化を招く（J.W.Lydimg et.al Appl.Phys.lett.68,2526(1996)）可能性があり、コストの負担が大きい。
【０００４】
また、ＳＯＩ基板を低温で水素を含む雰囲気で処理することによって、表面シリコン層（ＳＯＩ層）と埋め込み酸化層（ＢＯＸ層）との界面(ＳＯＩ/ＢＯＸ界面)に水素を導入し界面準位密度を低下させる方法もある。しかし、この方法においても、導入された水素が素子動作中に解離して素子特性の劣化を招く可能性がある。
【０００５】
この問題を解決するために、半導体基板としてＳＯＩ基板を用いて半導体装置を構成するに際して、ＳＯＩ/ＢＯＸ界面近傍に窒素を所定濃度(５×１０20ａｔｏｍｓ／ｃｍ3(０．９％))で偏析させ、これによりＳＯＩ／ＢＯＸ界面における界面準位の低減、チャネル移動度の向上を図る方法が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２６２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の方法では、表面シリコン層の表面に酸窒化膜が形成されるため、表面シリコン層が薄膜化して行くに従って、酸窒化膜の形成分による表面シリコン層の膜厚の減少の影響が無視できなくなる可能性がある。また、特許文献１に記載の方法では、熱処理及び酸窒化膜剥離の工程が必要であるためコストの負担が大きくなる。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、埋め込み酸化膜を有するＳＯＩ基板の表面シリコン層と埋め込み酸化層との界面準位を低減できるシリコンウェーハの製造方法およびその製造方法で製造した界面準位の低いシリコンウェーハを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のシリコンウェーハの製造方法は、埋め込み酸化膜層を有するＳＯＩ基板を、窒素、不活性ガス、空気から選択されるいずれか１種または２種以上からなる雰囲気中で、２５０〜９００℃の温度で、３分〜８時間アニールすることにより、前記埋め込み酸化膜層と表面シリコン層との界面準位を低減させる界面準位低減工程を備えたことを特徴とする。
また、上記シリコンウェーハの製造方法においては、前記ＳＯＩ基板がＳＩＭＯＸ型の構造であるものとすることができる。また、ＳＯＩ基板が貼り合わせ型の構造であるものとすることができる。
さらに、上記シリコンウェーハの製造方法においては、前記界面準位低減工程において、３５０〜４５０℃の温度でアニールすることができる。
また、上記シリコンウェーハの製造方法においては、前記界面準位低減工程において、３０分〜１２０分アニールすることができる。
また、上記課題を解決するために、本発明のシリコンウェーハ上記のいずれかに記載のシリコンウェーハの製造方法で製造したことを特徴とする。
また、本発明の半導体装置は、上記シリコンウェーハ上に半導体素子が設けられていることを特徴とする。
【０００９】
本発明のシリコンウェーハの製造方法では、埋め込み酸化膜層を有するＳＯＩ基板を、窒素、不活性ガス、空気から選択されるいずれか１種または２種以上からなる雰囲気中で、２５０〜４５０℃の温度で、３分〜８時間アニールする界面準位低減工程を備えているので、埋め込み酸化膜層内および埋め込み酸化膜層と表面シリコン層との界面付近の欠陥や埋め込み酸化膜中に存在するＳｉ-Ｏ結合の歪みが緩和され、ダングリングボンド等の界面準位密度を増加させる要因となる埋め込み酸化膜中の欠陥を減少させることができ、埋め込み酸化膜層と表面シリコン層との界面準位を低減させることができる。よって、本発明の製造方法で製造されたシリコンウェーハ上に半導体素子を設けた半導体装置とすることにより、キャリア移動度に優れ、半導体素子の動作性能及び信頼性に優れた半導体装置を実現できる。
しかも、本発明では水素を用いないので、埋め込み酸化膜層と表面シリコン層との界面準位を低減させるために水素を導入した場合のように、導入された水素による素子特性の劣化の問題が生じることはなく、長期信頼性に優れたものとなる。
【００１０】
なお、界面準位低減工程におけるアニール温度は、２５０〜９００℃の範囲とすることができるが、３５０〜４５０℃とすることが望ましい。界面準位低減工程におけるアニール温度が上記範囲未満であると、埋め込み酸化膜層と表面シリコン層との界面準位を低減させる効果が十分に得られない虞が生じるため好ましくない。また、アニール温度が上記範囲を超えると、加熱に要するエネルギーが無駄となるし、ウェーハ表面に窒化物が生成するために望ましくない。
また、界面準位低減工程におけるアニール時間は、３分〜８時間の範囲とすることができるが、３０分〜１２０分とすることが望ましい。界面準位低減工程におけるアニール時間が上記範囲未満であると、埋め込み酸化膜層と表面シリコン層との界面準位を低減させる効果が十分に得られない虞が生じるため好ましくない。アニール時間が上記範囲を超えると、生産性に支障を来たす。
【００１１】
また、本発明は、ＳＯＩ基板がＳＩＭＯＸ型の構造であっても貼り合わせ型の構造であっても適用可能である。
【発明の効果】
【００１２】
本発明のシリコンウェーハの製造方法によれば、界面準位低減工程を備えているので、埋め込み酸化膜層と表面シリコン層との界面準位を低減させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態について詳細に説明する。
「第１実施形態」
図１は、本発明の第１実施形態であるシリコンウェーハを示した概略断面図である。
（ＳＩＭＯＸ型の構造の形成）
図１に示すシリコンウェーハ１は、ＳＩＭＯＸ型のＳＯＩ基板であり、シリコン基板３４と、シリコン基板３４上に配置された埋め込み酸化層３２と、埋め込み酸化層３２上に配置された表面シリコン層３３とからなるものである。
図１に示すシリコンウェーハ１を製造するには、まず、図２に示すように、半導体基板３１を用意し、図３に示すように、半導体基板３１内の所定部位に酸素イオンが到達するように、加速エネルギー１７０ｋｅＶ、ドーズ量５×１０17／ｃｍ２の条件で酸素イオンをイオン注入する。その後、１３００℃で６時間以上の熱処理を施し、図１に示すように、半導体基板３１の酸素イオンを注入した部位に埋め込み酸化層（ＢＯＸ層）３２を形成することにより、ＳＩＭＯＸ型のＳＯＩ基板が得られる。ここで、酸素イオン注入後におけるＢＯＸ層３２を形成するための熱処理の雰囲気が酸化性雰囲気の場合には、半導体基板３１の表面に酸化膜が付着するため、この酸化膜を剥離する。
【００１４】
（界面準位低減工程）
次いで、得られたＳＩＭＯＸ型のＳＯＩ基板を、窒素、不活性ガス、空気から選択されるいずれか１種または２種以上からなる雰囲気中、ホットプレートあるいは炉で２５０〜９００℃の温度で、３分〜８時間アニールすることにより、図１に示すシリコンウェーハ１が得られる。
【００１５】
「第２実施形態」
次に、本発明の第２実施形態である半導体装置を説明する。
図４は、本発明の第２実施形態である半導体装置を示した概略断面図である。図４に示す半導体装置は、図１に示すシリコンウェーハ１上に半導体素子を設けることによって得られたものである。したがって、図４において、図１と同一の部分については同一の符号を付して説明を省略する。
図４において、シリコンウェーハ１の表面シリコン層３３上には、ゲート絶縁膜３７とゲート電極３８とが形成されている。また、ゲート電極３８の両側の表面シリコン層３３には、ソース電極３５とドレイン電極３６とが形成され、ソース電極３５とドレイン電極３６との間の領域がチャネル領域３９とされている。
【００１６】
図１に示すシリコンウェーハ１は、界面準位低減工程を備える上述した方法によって製造されたものであるので、埋め込み酸化膜層３２と表面シリコン層３３との界面準位の低いものとなる。したがって、図４に示す半導体装置は、チャネル領域３９におけるキャリア移動度に優れ、半導体素子の動作性能及び信頼性に優れた半導体装置となる。
【００１７】
「第３実施形態」
次に、本発明の第３実施形態であるシリコンウェーハの製造方法を説明する。
図５は、本発明の第３実施形態であるシリコンウェーハを示した概略断面図である。
（貼り合わせ型の構造の形成）
図５に示すシリコンウェーハ２は、貼り合わせ型のＳＯＩ基板であり、シリコン基板２３と、シリコン基板２３上に配置された埋め込み酸化層２５と、埋め込み酸化層２５上に配置された表面シリコン層２１とからなるものである。
図５に示すシリコンウェーハ２を製造するには、まず、半導体基板２４を用意し、半導体基板２４を１０００℃のウェット雰囲気中で熱処理し、図６に示すように、上下両面に膜厚１５０ｎｍ程度の酸化層２２を形成する。次いで、図７に示すように、半導体基板２４の上下いずれか一方の面（図７においては半導体基板２４の下面）に形成された酸化層２２とシリコン基板２３とを対面させて貼り合わせ、１１００℃で熱処理して両者を完全に密着させる。その後、半導体基板２４の他方の面（図７においては半導体基板２４の上面）を研磨して半導体基板２４上の酸化層２２を除去し、半導体基板２４を露出させて表面シリコン層２１とすることにより、埋め込み酸化層２５を有する貼り合わせ型のＳＯＩ基板２が得られる。
【００１８】
（界面準位低減工程）
次いで、得られた貼り合わせ型ＳＯＩ基板２に、上述した第１実施形態と同様にして界面準位低減工程を行うことにより、図５に示すシリコンウェーハ２が得られる。
図５に示すシリコンウェーハ２は、図１に示すシリコンウェーハ１に代えて用いることができ、例えば、図４に示す半導体装置において、図１に示すシリコンウェーハ１に代えて、図５に示すシリコンウェーハ２を用いることができる。図５に示すシリコンウェーハ２を用いた半導体装置においても、図１に示すシリコンウェーハ１を用いた半導体装置と同様の効果が得られる。
【００１９】
（実験例１）
シリコン基板３４と埋め込み酸化層３２と表面シリコン層３３とからなる直径２００ｍｍ,Ｐ型（ボロンドープ）の図１に示すＳＩＭＯＸ型のＳＯＩ基板を複数製造し、窒素、アルゴン、空気のいずれかの雰囲気中、ホットプレートまたは炉で２５〜７００℃の温度で０〜４８０分それぞれアニールすることにより、シリコンウェーハを得た。そして、得られたシリコンウェーハのシリコン表面の自然酸化膜をフッ酸で除去し、純水リンスを行なった後、Ｎ２ブローで乾燥させて試験体とした。
その後、このようにして得られた各試験体の界面準位密度を以下に示すようにして求めた。すなわち、図８に示すように、各試験体の表面（図８においては下側）に水銀からなる電極を２箇所接触させてＭＯＳＦＥＴのソース電極１１およびドレイン電極１２を形成し、各試験体の裏面（図８においては上側）に金からなるゲート電極１３を形成した。なお、図８において、図１と同一の部分については同一の符号を付して説明を省略する。そして、ソース電極１１、ドレイン電極１２、ゲート電極１３にそれぞれ電圧を印加し、電流と電圧の関係（Ｉｄｓ-Ｖｇｓカーブ）を求め、Ｉｄｓ-Ｖｇｓカーブから界面準位密度を計算した。
【００２０】
得られた各試験体毎の界面準位密度から、界面準位密度とアニ−ル温度、アニール時間、アニ−ル雰囲気との関係を調べた。その結果を図９〜図１１に示す。図９は、アニール時間が３０分であるときの界面準位密度とアニ−ル温度との関係を示したグラフであり、図１０は、アニ−ル温度が３５０℃であるときの界面準位密度とアニール時間との関係を示したグラフであり、図１１は、アニール時間が３０分、アニ−ル温度が４５０℃であるときの界面準位密度とアニ−ル雰囲気との関係をアニールしないときの界面準位密度と共に示したグラフである。
【００２１】
図９より、アニ−ル温度を高くしていくに従って界面準位密度が低下していくことが確認できた。また、アニ−ル温度を２５０℃以上とすることで界面準位密度を低下させる効果が得られることが分かった。また、アニ−ル温度を３００℃以上とすることで界面準位密度を６（／ｃｍ２）以下とすることができ、アニ−ル温度を３５０℃以上とすることで界面準位密度が３（／ｃｍ２）以下の安定した値となることが確認できた。
【００２２】
図１０より、アニール時間を長くしていくに従って界面準位密度が低下していくことが確認できた。また、アニール時間を３分以上とすることで界面準位密度を低下させる効果が得られることが分かった。また、アニール時間を３０分以上とすることで、界面準位密度が３（／ｃｍ２）以下の安定した値となることが確認できた。
【００２３】
図１１より、窒素雰囲気中、アルゴン雰囲気中、空気雰囲気中のいずれにおいても、４５０℃で３０分アニ−ルすることで、界面準位密度が３（／ｃｍ２）以下となり、アニールしないときと比較して界面準位密度を低下させることができることが確認できた。
【００２４】
（実験例２）
シリコン基板２３と埋め込み酸化層２５と表面シリコン層２１とからなる直径２００ｍｍ,Ｐ型（ボロンドープ）の図５に示す貼り合わせ型のＳＯＩ基板を複数製造し、水蒸気を８０％ｗｔ以上含む空気雰囲気中、ホットプレートで４５０℃の温度で０〜１２０分それぞれアニールすることにより、シリコンウェーハを得た。そして、得られたシリコンウェーハを実験例１と同様にして試験体とし、実験例１と同様にして界面準位密度を求めた。
【００２５】
そして、得られた各試験体毎の界面準位密度から、界面準位密度とアニール時間との関係を調べた。その結果を図１２に示す。図１２は、アニ−ル温度が４５０℃であるときの界面準位密度とアニール時間との関係を示したグラフである。
図１２より、ＳＯＩ基板が貼り合わせ型の構造である場合であっても、アニール時間を長くしていくに従って界面準位密度が低下していくことが確認できた。また、アニール時間を３０分以上とすることで、界面準位密度が４（／ｃｍ２）以下の安定した値となることが確認できた。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の第１実施形態であるシリコンウェーハを示した概略断面図である。
【図２】図２は、図１に示すシリコンウェーハの製造方法を説明するための概略断面図である。
【図３】図３は、図１に示すシリコンウェーハの製造方法を説明するための概略断面図である。
【図４】図４は、本発明の第２実施形態である半導体装置を示した概略断面図である。
【図５】図５は、本発明の第３実施形態であるシリコンウェーハを示した概略断面図である。
【図６】図６は、図５に示すシリコンウェーハの製造方法を説明するための概略断面図である。
【図７】図７は、図５に示すシリコンウェーハの製造方法を説明するための概略断面図である。
【図８】図８は  界面準位密度の測定方法を説明するための概略断面図である
【図９】図９は、アニール時間が３０分であるときの界面準位密度とアニ−ル温度との関係を示したグラフである。
【図１０】図１０は、アニ−ル温度が３５０℃であるときの界面準位密度とアニール時間との関係を示したグラフである。
【図１１】図１１は、アニール時間が３０分、アニ−ル温度が４５０℃であるときの界面準位密度とアニ−ル雰囲気との関係をアニールしないときの界面準位密度と共に示したグラフである。
【図１２】図１２は、アニ−ル温度が４５０℃であるときの界面準位密度とアニール時間との関係を示したグラフである。
【符号の説明】
【００２７】
１、２：シリコンウェーハ、１１、３５：ソース電極、１２、３６：ドレイン電極、１３、３７：ゲート絶縁膜、２１、３３：表面シリコン層、２２：酸化層、２３：シリコン基板、２４、３１：半導体基板、２５、３２：埋め込み酸化層、３４：シリコン基板、３８：ゲート電極、３９：チャネル領域
【図１】
2007207874.tif 000003
【図２】
2007207874.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007207874.tif 000009
【図８】
2007207874.tif 000010
【図９】
2007207874.tif 000011
【図１０】
2007207874.tif 000012
【図１１】
2007207874.tif 000013
【図１２】
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