(57)【要約】【課題】容易に高耐圧化でき、高耐圧特性と低オン抵抗特性とを同時に備える半導体素子を提供する。【解決手段】ｎ型ドレイン層２０と、ｎ型ドレイン層２０に接して形成されたドレイン電極４０と、ｎ型ドレイン層２０に接して形成されてオン状態でドリフト電流を流すとともにオフ状態で空乏化するｎ型ドリフト層２６と、ｎ型ドレイン層２０及びｎ型ドリフト層２６に接して形成され、オフ状態で空乏化するｐ型ドリフト層２８と、ｎ型ドリフト層２６及びｐ型ドリフト層２８に接して形成されたｐ型ベース層３０と、ｐ型ベース層３０の表面部に形成されたｎ＋ソース層３２と、絶縁ゲート電極３６と、ソース電極３８とを含み、ドリフト電流が流れるセル領域部と、セル領域部を囲むように設けられた接合終端領域部とを備える半導体素子１において、互いに直交する２方向のうち少なくとも１方向に形成された第２のｎ型ドリフト層２６ａ及び第２のｐ型ドリフト層２８ａを接合終端領域部に設ける。【選択図】図２
2007116190.tif 000002
【特許請求の範囲】
【請求項１】
セル領域部と、このセル領域部を囲むように設けられた接合終端領域部とを有し、前記接合終端領域部での不純物濃度が前記セル領域部での不純物濃度よりも低くなるように形成された第１の第１導電型半導体層と、
前記第１の第１導電型半導体層の一方の表面上に形成された第２の第１導電型半導体層と、
前記第２の第１導電型半導体層に電気的に接続された第１の主電極と、
前記第１の第１導電型半導体層の前記セル領域部内で前記第１の第１導電型半導体層の一方の表面にほぼ垂直な方向でそれぞれが形成され、前記一方の表面に平行な任意の方向である第１の方向に周期的に配置された第１の第２導電型半導体層と、
前記第１の第１導電型半導体層の他方の表面部において前記第１の第２導電型半導体層に接続するように選択的に形成された第２の第２導電型半導体層と、
前記第２の第２導電型半導体層の表面部に選択的に形成された第３の第１導電型半導体層と、
前記第２の第２導電型半導体層の表面と前記第３の第１導電型半導体層の表面とに接するように形成された第２の主電極と、
前記第１の第１導電型半導体層の他方の表面のうち隣り合う前記第２の第２導電型半導体層に挟まれた領域と、前記隣り合う第２の第２導電型半導体層の表面と前記第３の第１導電型半導体層の表面の上にゲート絶縁膜を介して形成された制御電極と、
前記接合終端領域部内で前記セル領域部との境界面近傍の表面部において前記セル領域部を取り囲むように形成され、前記第２の主電極に電気的に接続される第３の第２導電型半導体層と、
を備える半導体素子。
【請求項２】
前記第１の第１導電型半導体層の前記接合終端領域部内で前記第１の第１導電型半導体層の前記一方の表面にほぼ垂直な方向で形成され、一端で前記第３の第２導電型半導体層に接して前記第３の第２導電型半導体層を介して前記第２の主電極に電気的に接続される第４の第２導電型半導体層をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記接合終端領域部の前記第１の第１導電型半導体層の表面部に第２導電型半導体層で形成された複数のガードリング層をさらに備えることを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
アスペクト比Ｒのトレンチ溝が設けられた第１導電型半導体層と前記トレンチ溝内に埋め込まれた第２導電型半導体層とを有するスーパージャンクション構造の半導体素子の製造方法であって、
第１導電型半導体層内にＲ／Ｎ（Ｎは２以上の自然数）のアスペクト比を有するトレンチ溝を形成する第１の工程と、
前記トレンチ溝を埋め込むように第２導電型半導体層をエピタキシャル成長させる第２の工程と、
前記第１導電型半導体層の表面が露出するまで前記第２導電型半導体層を除去する第３の工程と、
前記第１導電型半導体層および前記第２導電型半導体層の上に、前記第１の工程により形成されたトレンチ溝の深さと実質的に同一の長さだけ層厚が増大するように前記第１導電型半導体層をエピタキシャル成長させる第４の工程と、
前記第１の工程により形成されたトレンチ溝に埋め込まれた前記第２導電型半導体層が露出するように前記第１導電型半導体層を選択的に除去する第５の工程と、
前記第２乃至第５の工程を（Ｎ−１）回だけ繰り返す工程と、
を備える半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に関し、特に電力用スイッチング素子として好適なパワー半導体素子の接合終端領域部の構造を対象とする。
【背景技術】
【０００２】
近年のパワーエレクトロニクス分野における電源機器の小型化・高性能化への要求を受けて、パワー半導体素子では、高耐圧化・大電流化とともに、低損失化・高速化・高破壊耐量化に対する性能改善が注力されている。その中で、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）はその高速スイッチング性能のため、スイッチング電源分野などでキーデバイスとして定着している。
【０００３】
ＭＯＳＦＥＴは多数キャリアデバイスであるため、少数キャリア蓄積時間がなくスイッチングが速いという利点を有する。しかし、この反面、伝導度変調がないために高耐圧素子ではＩＧＢＴ（Insulated Gate Bipolar Transistor）などのバイポーラ素子と比べるとオン抵抗の面で不利になる。これは、ＭＯＳＦＥＴにおいて高い耐圧を得るには、ｎ型ベース層を厚くし不純物濃度も低くする必要があるため、高耐圧の素子ほどＭＯＳＦＥＴのオン抵抗が増大することに起因する。
【０００４】
パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ｎ型ドリフト層）部分の電気抵抗に大きく依存する。そして、このｎ型ドリフト層の電気抵抗を決定する不純物濃度は、ｐ型ベースとｎ型ドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子の材料により決定される限界があり、この限界を越えることが既存のパワー素子を超える低オン抵抗素子の実現への道である。
【０００５】
この問題を解決するＭＯＳＦＥＴの一例として、ｎ型ドリフト層にスーパージャンクション構造と呼ばれるリサーフ構造を埋め込んだ構造が知られている。従来の技術によるスーパージャンクション構造を有するパワーＭＯＳＦＥＴについて図３６を参照しながら説明する。なお、以下の各図において同一の部分には同一の参照番号を付してその詳細な説明を省略する。
【０００６】
図３６は、従来の技術によるパワーＭＯＳＦＥＴの一例の概略構成を模式的に示す断面図である。同図に示すＭＯＳＦＥＴは、ｎ−型ドリフト層１０２の一方の表面にｎ＋型ドレイン層１００が形成され、このｎ＋型ドレイン層１００上にはドレイン電極４０が形成されている。また、ｎ−型ドリフト層１０２の他方の表面部には複数のｐ型ベース層１０８が選択的に形成され、この各ｐ型ベース層１０８の表面にはｎ＋型ソース層１１０が選択的に形成されている。また、ｎ＋型ソース層１１０およびｐ型ベース層１０８の表面からｎ−型ドリフト層１０２の表面を通って隣り合うｐ型ベース層１０８およびｎ＋型ソース層１１０の表面に至る領域上には、ゲート絶縁膜１１２を介してゲート電極１１４が形成されている。また、ｐ型ベース層１０８の表面部に隣り合って形成されたｎ＋型ソース層１１０の表面とこれらに挟まれたｐ型ベース層１０８の表面の領域上には、各々ソース電極１１６が形成され、ゲート電極１１４を挟むように配置されている。さらに、ｐ型ベース層１０８とｎ＋型ドレイン層１００との間のｎ−型ドリフト層１０２中には、リサーフ層をなすように形成されてｐ型ベース層１０８に接続されたｐ型ドリフト層１０６が形成されている。このように、図３６に示すパワーＭＯＳＦＥＴは、ｐ型ドリフト層１０６と、ｎ−型ドリフト層１０２のうちこれらｐ型ドリフト層１０６に挟まれた部分とが交互に横方向に繰り返す縦型リサーフ構造となっている。
【０００７】
オフ状態では、これらのｐ型ドリフト層１０６と、ｎ−型ドリフト層１０２との間の接合に空乏層が広がり、ｎ−型ドリフト層１０２の不純物濃度を高くしても、ブレークダウンする前にｎ−型ドリフト層１０２とｐ型ドリフト層１０６とが完全に空乏化する。これにより、従来のＭＯＳＦＥＴと同様の耐圧が得られる。
【０００８】
ここで、ｎ−型ドリフト層１０２の不純物濃度は、素子の耐圧ではなく、ｐ型ドリフト層１０６の幅とこれらのｐ型ドリフト層１０６の間のｎ−型ドリフト層１０２自身の幅に依存する。ｎ−型ドリフト層１０２の幅とｐ型ドリフト層１０６の幅をさらに狭くすれば、ｎ−型ドリフト層１０２の不純物濃度をいっそう高くすることができ、オン抵抗の更なる低減化と更なる高耐圧化を達成することが可能である。
【０００９】
このようなＭＯＳＦＥＴを設計する際には、ｎ−型ドリフト層１０２とｐ型ドリフト層１０６の不純物濃度が耐圧とオン抵抗を決める重要なポイントとなる。原理的にｎ−型ドリフト層１０２とｐ型リサーフ層１０６のそれぞれの不純物量を等しくすることにより等価的に不純物濃度がゼロとなって、高耐圧が得られる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のスーパージャンクション構造の半導体素子については、素子活性領域部（以下、セル領域部という）を囲むように設けられた接合終端領域部において、阻止状態（オフ状態）やターンオフ時に高耐圧を得るための有効な構造が見出されていない。このため、セル領域部と接合終端領域部では、空乏層の広がり方が異なるため、最適の不純物濃度が異なる。従って、セル領域部と接合終端領域部とで同じ不純物量となるように製造すると、終端部で耐圧が低下し、この箇所に局所的に電界が集中する結果、素子が破壊されることがある。このように、従来の技術では素子全体としては充分な高耐圧が得られないという問題があった。
【００１１】
また、実際に製造するときにはプロセス間でばらつきがあるため、ｎ−型ドリフト層１０２とｐ型ドリフト層１０６のそれぞれの不純物量を完全に等しくすることは困難であり、これによって耐圧が劣化する。従って、このようなプロセスマージンによる耐圧劣化を考慮して素子設計を行う必要がある。オン抵抗を下げるためには、ｎ−型ドリフト層１０２の不純物濃度を上げることが有効である。この一方、耐圧に対するプロセスマージンは、ｎ−型ドリフト層１０２とｐ型ドリフト層１０６との間の不純物量の差で決まる。このため、ｎ−型ドリフト層１０２の不純物濃度を上げた場合、プロセスマージンを決める不純物量の差自体が変わるわけではないので、許容される不純物量とｎ−型ドリフト層１０２の不純物量との比が小さくなる。つまり、プロセスマージンが小さくなってしまう。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、その目的は、従来よりも容易かつ良好に高耐圧化でき、高耐圧特性と低オン抵抗特性とを両立し得る半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明によれば、
セル領域部と、このセル領域部を囲むように設けられた接合終端領域部とを有し、前記接合終端領域部での不純物濃度が前記セル領域部での不純物濃度よりも低くなるように形成された第１の第１導電型半導体層と、
前記第１の第１導電型半導体層の一方の表面上に形成された第２の第１導電型半導体層と、
前記第２の第１導電型半導体層に電気的に接続された第１の主電極と、
前記第１の第１導電型半導体層の前記セル領域部内で前記第１の第１導電型半導体層の一方の表面にほぼ垂直な方向でそれぞれが形成され、前記一方の表面に平行な任意の方向である第１の方向に周期的に配置された第１の第２導電型半導体層と、
前記第１の第１導電型半導体層の他方の表面部において前記第１の第２導電型半導体層に接続するように選択的に形成された第２の第２導電型半導体層と、
前記第２の第２導電型半導体層の表面部に選択的に形成された第３の第１導電型半導体層と、
前記第２の第２導電型半導体層の表面と前記第３の第１導電型半導体層の表面とに接するように形成された第２の主電極と、
前記第１の第１導電型半導体層の他方の表面のうち隣り合う前記第２の第２導電型半導体層に挟まれた領域と、前記隣り合う第２の第２導電型半導体層の表面と前記第３の第１導電型半導体層の表面の上にゲート絶縁膜を介して形成された制御電極と、
前記接合終端領域部内で前記セル領域部との境界面近傍の表面部において前記セル領域部を取り囲むように形成され、前記第２の主電極に電気的に接続される第３の第２導電型半導体層と、
を備える半導体素子が提供される。
【００１４】
また、本発明によれば、
アスペクト比Ｒのトレンチ溝が設けられた第１導電型半導体層と前記トレンチ溝内に埋め込まれた第２導電型半導体層とを有するスーパージャンクション構造の半導体素子の製造方法であって、
第１導電型半導体層内にＲ／Ｎ（Ｎは２以上の自然数）のアスペクト比を有するトレンチ溝を形成する第１の工程と、
前記トレンチ溝を埋め込むように第２導電型半導体層をエピタキシャル成長させる第２の工程と、
前記第１導電型半導体層の表面が露出するまで前記第２導電型半導体層を除去する第３の工程と、
前記第１導電型半導体層および前記第２導電型半導体層の上に、前記第１の工程により形成されたトレンチ溝の深さと実質的に同一の長さだけ層厚が増大するように前記第１導電型半導体層をエピタキシャル成長させる第４の工程と、
前記第１の工程により形成されたトレンチ溝に埋め込まれた前記第２導電型半導体層が露出するように前記第１導電型半導体層を選択的に除去する第５の工程と、
前記第２乃至第５の工程を（Ｎ−１）回だけ繰り返す工程と、
を備える半導体素子の製造方法が提供される。
【発明の効果】
【００１５】
以上詳述したとおり、本発明は、以下の効果を奏する。
即ち、本発明によれば、低オン抵抗と高耐圧とを同時に実現する半導体素子が提供される。
【００１６】
また、本発明によれば、スーパージャンクション構造を有する半導体素子を少ない工程数で形成することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態のいくつかについて図面を参照しながら説明する。以下では先ず本発明にかかる半導体素子の実施の形態について説明し、最後に本発明にかかる半導体素子の製造方法の実施の形態について説明する。
【００１８】
（Ａ）半導体素子の実施形態
以下では、スーパージャンクション構造を有するパワーＭＯＳＦＥＴを取り上げて説明する。しかしながら、本発明にかかる半導体素子は、これに限ることなく、スーパージャンクション構造を有するＳＢＤやＭＰＳダイオード、ＳＩＴ、ＪＦＥＴ、ＩＧＢＴ等のスイッチング素子、ダイオードとスイッチング素子の複合素子または集積素子に対しても適用可能である。
【００１９】
（１）第１の実施形態
図１は、本発明にかかる半導体素子の第１の実施の形態の概略構造を示す平面図である。図２および図３は、それぞれ図１の切断線Ａ−Ａ、Ｂ−Ｂに沿った本実施形態の半導体素子の断面図である。図３６との対比において明らかなように、本実施形態の半導体素子１の特徴は、ｎ型ドリフト層２６とｐ型ドリフト層２８とがセル領域部のみならず、接合終端領域部の周縁近傍に至るまで形成されている点にある。以下、本実施形態の半導体素子１の構造をより詳細に説明する。
【００２０】
本実施形態の半導体素子１は、ｎ＋型ドレイン層２０と、ドレイン電極４０と、ｎ型ドリフト層２６と、ｐ型ドリフト層２８と、ｐ型ベース層３０と、ｎ＋型ソース層３２と、ソース電極３８と、絶縁ゲート電極３６と、フィールド電極４８とを備える。
【００２１】
ドレイン電極４０は、ｎ＋型ドレイン層２０の一方の表面、図２および３においては下面に形成される。ｐ型ドリフト層２８は、ｎ＋型ドレイン層２０の他方の表面、図２および３においては上面に形成されたｎ型半導体層２６内でそれぞれｎ＋型ドレイン層２０との境界面からｎ型半導体層２６の表面部に至るまでストライプ形状をなすように形成され、各ストライプ状のｐ型ドリフト層２８は、ｎ＋型ドレイン層２０の表面に水平な所定方向においてセル領域部のみならず接合終端領域部にまで所定の間隔で配置される。ｎ型半導体層２６内でこれらのｐ型ドリフト層２８に挟まれた領域は、ｎ型ドリフト層２６を構成する。ｎ型ドリフト層２６とｐ型ドリフト層２８のいずれについても、その幅および不純物濃度は、例えば幅が５μｍの場合で不純物濃度が約４×１０１５ｃｍ−３であり、幅が１μｍであれば、その不純物濃度は約２×１０１６ｃｍ−３である。
【００２２】
ｐ型ベース層３０は、ｐ型ドリフト層２８に接続するようにｎ型半導体層内２６の表面部に選択的に形成される。ｎ＋型ソース層３２は、ｐ型ベース層３０の表面部に選択的に形成される。ソース電極３８は、ｐ型ベース層３０の表面において隣り合うｎ＋型ソース層３２とこれらに挟まれたｐ型ベース層３０に接続するように形成される。さらに、これらのソース電極３８に囲まれるように、絶縁ゲート電極３６は、ｎ型ドリフト層２６の表面、これに隣接するｐ型ベース層３０の表面およびこのｐ型ベース層３０に接するｎ＋型ソース層３２の表面上に絶縁膜３４を介して配設される。このような構造により、半導体素子１は、絶縁ゲート３６直下のｐ型ベース層３０の表面部をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴを構成する。本実施形態では、プレーナ型のゲート構造を有する場合について説明するが、トレンチ型のゲート構造を用いても良い。この点は、以下の各実施形態についても同様である。
【００２３】
半導体素子１はまた、接合終端領域部のうちセル領域部との境界近傍の表面部でセル領域部を囲むように形成されたｐ型ベース層３０ａを備える。ｐ型ベース層３０ａは、接合終端領域部に設けられたｐ型ドリフト層２８ａのうちセル領域部に最も近いｐ型ドリフト層２８ａに離散的に接続される。接合終端領域部の表面には、ｐ型ベース層３０ａ上の一部の領域を除いて絶縁膜４６が形成され、この絶縁膜４６上にフィールド電極４８がセル領域を囲むように形成され、ｐ型ベース層３０ａの表面にコンタクトするとともに、ソース電極３８と電気的に接続される。接合終端領域の周縁には、ｎ型ドリフト層２６の表面部に高濃度のｎ＋型チャネルストッパ層４２が形成され、このｎ＋型チャネルストッパ層４２上に電極４４が設けられる。
【００２４】
図２および図３内の破線は、等電位線を表わし、これは、ｎ型ドリフト層２６とｐ型ドリフト層２８の幅が８μｍ、不純物濃度が２×１０１５ｃｍ−３、厚さが５０μｍの条件を用いて計算したシミュレーション結果である。
【００２５】
本実施形態の半導体素子１は、ターンオフ時において、平面視におけるドリフト層２６（２６ａ），２８（２８ａ）のストライプ長手方向（図１のＢ−Ｂ方向、以下、水平方向という）に直交する方向（図１のＡ−Ａ方向、以下、垂直方向という）についてはｎ型ドリフト層２６ａとｐ型ドリフト層２８ａのセル領域部に近い側から素子周縁へ向けて空乏化が進み、水平方向では、ドリフト層２６ａ，２８ａの素子周縁部からセル領域部にかけて、その境界面で同時に空乏化が進む。このとき、電子はｎ型ドリフト層２６ａからｎ＋型ドレイン層２０を介してドレイン電極４０に排出され、この一方、正孔はｐ型ドリフト層２８ａからｐ型ベース層３０ａおよびフィールド電極４８を介してソース電極３８に排出される。ただし、垂直方向においては、正孔はｎ型ドリフト層２６ａとｐ型ドリフト層２８ａとの接合を横切るように排出される。さらに、阻止状態（オフ時）においては、図２および図３に示すように、フィールド電極４８により等電位線の間隔が均一化されるので、これにより電界が緩和される。この結果、半導体素子１について安定した高耐圧を得ることができる。
【００２６】
なお、ｎ型ドレイン層２０の構造は、図１〜図３に示す形態に限られることなく、例えばエピタキシャル・ウェーハの基板やこれを所定の深さだけ熱拡散した層、または不純物を熱拡散した拡散層などを適用することができる。また、本実施形態ではｎ型ドレイン層２０およびｎ型半導体層２６の２層構造としたが、これらの間に濃度が連続的に変化する中間層を介装しても良い。また、本実施形態では、図２および図３に示すように単一の厚さを有する絶縁膜４６上にフィールド電極４８を形成したが、これに限ることなく、例えば後述する第１１〜第１６の実施形態におけるように、絶縁膜４６の厚さを周縁部に近づくにつれて漸次増大するように設定しても良い。これらの点は、以下の第２〜第１０の実施形態についても同様である。
【００２７】
（２）第２の実施形態
図４は、本発明にかかる半導体素子の第２の実施の形態の概略構造を示す平面図である。図５および図６は、それぞれ図４の切断線Ａ−Ａ、Ｂ−Ｂに沿った本実施形態の半導体素子の断面図である。
【００２８】
本実施形態の半導体素子２は、図１に示す半導体素子１が備えるフィールド電極４８に代えて、接合終端領域部内でセル領域を囲むように配置されたｐ型ベース層３０ａに接続してさらにこれを囲むように形成されたｐ−型リサーフ層５２を備える。半導体素子２のその他の構造は、図１に示す半導体素子１と実質的に同一である。
【００２９】
図２および図３の等電位線に示すように、このようなｐ−型リサーフ層５２を備えることによっても、オフ時に電界が緩和されので、安定した高耐圧を得ることができる。
【００３０】
（３）第３の実施形態
図７は、本発明にかかる半導体素子の第３の実施の形態の概略構造を示す平面図である。なお、同図中の切断線Ａ−Ａに沿った断面図は、図２と実質的に同一である。
【００３１】
本実施形態の半導体素子３の特徴は、上述した実施形態と異なり、ｐ型ドリフト層５４，５４ａが円形の平面形状を有する点にある。このような形状でｐ型ドリフト層を構成することにより、素子の表面に水平な面内のどの方向にも同様に空乏層を伸ばすことができる。
【００３２】
なお、図７では円形パターンを有する場合について示したが、四角形や六角形等の多角形のパターンでも良い。また、ｎ型ドリフト層２６がパターンを有するように形成しても良い。また、上述した第２の実施形態と同様に、フィールド電極４８に代えてリサーフ層を適用することもできる。
【００３３】
（４）第４の実施形態
図８は、本発明にかかる半導体素子の第４の実施の形態の概略構造を示す平面図である。図９は、図８の切断線Ａ−Ａに沿った本実施形態の半導体素子の断面図である。
【００３４】
本実施形態の半導体素子４は、上述した第１〜第３の実施形態とは異なり、接合終端領域部のｎ型ベース層としてセル領域部のｎ型ドリフト層２６よりも低濃度のｎ−型ベース層６８を備える。さらに、半導体素子４は、後述するｐ型ドリフト層２７を除き、接合終端領域部内にドリフト層を有しない。ｎ−型ベース層６８の表面部には、セル領域を囲むようにｐ型ベース層３０ａおよび複数のｐ型ガードリング層６２が選択的に形成される。ｐ型ベース層３０ａの下方にはその配置に対応してｐ型ドリフト層２７が形成され、これによりｐ型ベース層３０ａがドレイン層２０を介してドレイン電極４０に接続される。
【００３５】
このように、本実施形態によれば、接合終端領域部内に複数のドリフト層を有しない場合であっても、セル領域部を取り囲む単一のスーパージャンクション構造と、その周辺の表面部で同様にセル領域を取り囲むように形成されたｐ型ガードリング層６２により、安定した高耐圧を得ることができる。
【００３６】
本実施形態の一変形例の断面図を図１０に示す。同図に示す半導体素子４’は、セル領域部のｎ型ドリフト層２６と同一濃度のｎ型ベース層２２を接合終端領域部に有し、接合終端領域部にもｐ型ドリフト層２９が設けられ、ｎ型ベース層２２の表面部に選択的に設けられたｐ型ガードリング層６２’に接続される。さらに、接合終端領域部の周縁部には、ｎ型ベース層２２の表面に露出するようにｐ型ドリフト層２９’が形成されている。これらの構成により、接合終端領域部に広がる等電位線がなだらかになるので、安定した高耐圧が得られる。この結果、接合終端領域部での耐圧低下が抑制される。
【００３７】
（５）第５の実施形態
図１１は、本発明にかかる半導体素子の第５の実施の形態の概略構造を示す平面図である。図１２は、図１１の切断線Ａ−Ａに沿った本実施形態の半導体素子の断面図である。なお、図１１の切断線Ｂ−Ｂに沿った断面図は図３と同様である。
【００３８】
本実施形態は、セル領域部のｎ型ドリフト層２６内で水平方向に平行に形成された絶縁膜を有する半導体素子に好適な接合終端領域構造を提供するものである。
【００３９】
図１１および図１２に示すように、本実施形態の半導体素子５では、ｎ型ドリフト層２６（２６ａ）内で水平方向にトレンチ溝６４が形成され、その内部に絶縁膜６６が形成されている。このような絶縁膜は、例えば、低濃度のｎ−型ベース層６８により構成される基板にストライプ状のトレンチ溝６４をセル領域部から接合終端領域部に延在するように形成し、このトレンチ溝６４の側壁にイオン注入等の方法を用いてｎ型不純物とｐ型不純物を導入した後に熱拡散することにより製造することができる。これにより、絶縁膜６６を周回するようにｎ型ドリフト層２６（２６ａ）とｐ型ドリフト層２８（２８ａ）とが形成される。従って、接合終端領域部では、水平方向で絶縁膜６６と両ドリフト層２６ａ、２８ａが周縁部近傍まで延在するが、垂直方向には、絶縁膜６６とドリフト層は形成されない。
【００４０】
この理由は、仮に垂直方向に絶縁膜６６とドリフト層２６ａ、２８ａを形成すると、絶縁膜６６が存在するためにターンオフ時にｐ型ドリフト層２８ａ内の正孔が排出されず、結果的に空乏層が伸びなくなって最外周のセルに電界が集中し素子を破壊するおそれがあるためである。
【００４１】
図１２に示すように、本実施形態の半導体素子５は、接合終端領域において低濃度のｎ−型ベース層６８上に絶縁膜４６を介してセル領域を囲むように設けられたフィールドプレート電極４８をさらに備えるので、空乏層が十分に広がり高耐圧を得ることができる。
【００４２】
（６）第６の実施形態
図１３は、本発明にかかる半導体素子の第６の実施の形態の概略構造を示す平面図である。図１４および図１５は、それぞれ図１３の切断線Ａ−Ａ、Ｂ−Ｂに沿った本実施形態の半導体素子の断面図である。
【００４３】
本実施形態の半導体素子６では、前述した第５の実施形態と異なり、絶縁膜６６はセル領域部内でのみ形成され、接合終端領域部に延在しない。さらに、半導体素子６の接合終端領域部には、ｎ型ドリフト層もｐ型ドリフト層も形成されていない。本実施形態では、接合終端領域部にｎ型ドリフト層２６よりも低濃度のｎ−型ベース層６８が形成され、このｎ−型ベース層６８の表面部には、セル領域を囲むようにｐ型ベース層３０ａおよび複数のｐ型ガードリング層６２が選択的に形成される。ｐ型ベース層３０ａの表面にソース電極３８ａがコンタクトしている。また、ｐ型ベース層３０ａの下方にはその配置に対応してｐ型ベース層２７が形成され、これによりｐ型ベース層３０ａがドレイン層２０を介してドレイン電極４０に接続される。このような接合終端領域部の構造によっても、本実施形態の半導体素子６は、充分な高耐圧を得ることができる。
【００４４】
図１６は、本実施形態の一変形例を示す平面図である。本例の半導体素子６’では、絶縁膜７２がセル領域部内に限り垂直方向にも形成され、これにより、絶縁膜７２が網目の平面形状を有する。半導体素子６’のその他の構造は、図１３に示す半導体素子６と実質的に同一である。絶縁膜７２がセル領域部でこのような構造を有する場合であっても、絶縁膜７２が接合終端領域部に延在することなく、かつ、接合終端領域部でｐ型ガードリング層６２が形成されているので、半導体素子６’は充分な高耐圧を得ることができる。
【００４５】
（７）第７の実施形態
図１７は、本発明にかかる半導体素子の第７の実施の形態の概略構造を示す平面図である。図１８は、図１７の切断線Ａ−Ａに沿った本実施形態の半導体素子の断面図である。なお、図１７の切断線Ｂ−Ｂに沿った断面図は図３と同様である。
【００４６】
本実施形態の半導体素子７は、上述した第５の実施形態における半導体素子５の構成に加え、接合終端領域部内で垂直方向に形成された絶縁膜７６と、接合終端領域部内でそれぞれが垂直方向に形成されて水平方向に周期的に配置されたｎ型ドリフト層１６６およびｐ型ドリフト層１６８をさらに備える。このような構造により、垂直方向でも水平方向と同様に、ターンオフ時にｐ型ドリフト層１６８内の正孔が排出されるので、空乏層が十分に広がり高耐圧を得ることができる。
【００４７】
（８）第８の実施形態
図１９は、本発明にかかる半導体素子の第８の実施の形態の概略構造を示す平面図である。図２０および図２１は、それぞれ図１９の切断線Ａ−Ａ、Ｂ−Ｂに沿った本実施形態の半導体素子の断面図である。
【００４８】
本実施形態では、図１１に示す第５の実施形態と異なり、セル領域部から接合終端領域部に延在するように形成された絶縁膜７６とドリフト層２６ａ、２８ａが、垂直方向にも周期的に配置されて接合終端領域部の周縁近傍に至るまで形成される。また、接合終端領域部の表面部には、セル領域を囲むように所定幅を有するｐ−リサーフ層５２が設けられている。さらに、接合終端領域部において垂直方向に周期的に配置された各ｐ型ドリフト層２８ａ４〜２８ａ７上には電位固定用の電極７８が設けられ（図２０参照）、これらの電極７８は、相互間の間隔を維持しながらソース電極３８ａのコーナ部と中心を共有する円弧をなすように曲折してｐ型ドリフト層２８ａ１〜２８ａ３に直交するように延在して形成され、この延在部分でこれらｐ型ドリフト層２８ａ１〜２８ａ３に接続される（図２１参照）。
【００４９】
本実施形態の半導体素子８は、上述した構造により、ターンオフ時に垂直方向に周期的に設けられたｐ型ドリフト層３ａ４〜７内の正孔を電極７８を介して排出するので、水平方向と垂直方向の２つの方向で空乏層が均等に伸びる。これにより、高耐圧が保持される。
【００５０】
（９）第９の実施形態
図２２は、本発明にかかる半導体素子の第９の実施の形態の概略構造を示す平面図である。図２３は、図２２の切断線Ａ−Ａに沿った本実施形態の半導体素子の断面図である。なお、図２２の切断線Ｂ−Ｂに沿った断面図は図３と同様である。
【００５１】
本実施形態の半導体素子９は、前述した第８の実施形態と異なり、接合終端領域部においてそれぞれの水平方向にストライプ状に形成され垂直方向に周期的に配置された絶縁膜８４とこれを周回するように形成されたｎ型ドリフト層１７２とが水平方向でそれぞれ分割されて平面視において格子形状をなすように形成され、これにより、ｐ型ドリフト層１７８の水平方向の領域が垂直方向で相互に接続されている。この垂直方向でのｐ型ドリフト層１７８の接続構造により、ターンオフ時に正孔が排出される。また、本実施形態の半導体素子９は、上述した第１の実施の形態と同様に、セル領域を囲むように形成されたｐ型ベース層３０ａに接続され、接合終端領域上に形成された絶縁膜４６上に延在して形成されたフィールド電極４８を備えるので、これにより接合終端領域部における電界が緩和される。この結果、充分な高耐圧が得られる。
【００５２】
（１０）第１０の実施形態
図２４は、本発明にかかる半導体素子の第１０の実施の形態の概略構造を示す平面図である。図２５および図２６は、それぞれ図２４の切断線Ａ−Ａ、Ｂ−Ｂに沿った本実施形態の半導体素子の断面図である。
【００５３】
本実施形態の半導体素子１０は、図１９に示す半導体素子８のｐ−リサーフ層５２と電極７８に代えて、セル領域を囲むように接合終端領域上に半絶縁性ポリシリコン等により形成された抵抗性フィールドプレート（Resistive Field Plate：ＲＦＰ）５０を備える。ＲＦＰ５０は、セル領域との境界近傍におけるｐ型ベース層３０ａを介して、または直接にソース電極３８ａに接続されるとともに、ｐ型ドリフト層２８ａに接続される。特に、セル領域部のｐ型ドリフト層２８を水平方向に延在した部分に該当するｐ型ドリフト層２８ａ１および２８ａ２については、それらのほぼ全長においてＲＦＰ５０にコンタクトしている（図２６参照）。また、接合終端領域部で垂直方向に周期的に形成されたｐ型ドリフト層２８ａ４〜２８ａ７は、水平方向におけるセル領域部の幅に対応する幅において離散的にＲＦＰ５０にコンタクトしている（図２５参照）。
【００５４】
このような構造により、ターンオフ時に正孔がｐ型ドリフト層２８ａからＲＦＰ５０を介してソース電極３８ａに排出されるので、半導体素子１０は充分な高耐圧を実現することができる。
【００５５】
（１１）第１１の実施形態
図２７は、本発明にかかる半導体素子の第１１の実施の形態の概略構成を模式的に示す断面図である。
【００５６】
図２７に示す縦型パワーＭＯＳＦＥＴ１１は、ｎ−型ベース層をなす半導体層１０２と、ｎ＋ドレイン層１００と、ドレイン電極４０と、スーパージャンクション構造をなす複数のｐ型リサーフ層１０６，１３０と、ｐ型ベース層１０８と、ｎ＋型ソース層１１０と、ゲート電極１１４およびソース電極１１６とを備える。
【００５７】
ｎ＋ドレイン層１００は、ｎ−型ベース層１０２の一方の表面、図２７においては下面に形成され、ドレイン電極４０は、ｎ＋ドレイン層１００上に形成される。
【００５８】
ｐ型リサーフ層１０６，１３０は、ｎ−型ベース層１０２の他方の表面部、図２７においては上面部に、セル領域部だけでなく接合終端領域部にも所定方向に周期的に配置され、これによりスーパージャンクション構造が形成され、ｐ型リサーフ層１０６はｐ型ドリフト層１０６として機能し、また、ｎ−型ベース層１０２のうち、これらｐ型ドリフト層１０６に挟まれた領域部分はｎ−型ドリフト層１０２として機能する。
【００５９】
ｐ型ベース層１０８は、セル領域部におけるｎ−型ベース層１０２の表面部でｐ型ドリフト層１０６に接続されるように選択的に形成される。ｎ＋型ソース層１１０は、ｐ型ベース層１０８の表面部でストライプの平面形状を有するように選択的に拡散形成される。ｐ型ベース層１０８は、例えば、約３×１０１７ｃｍ−３の不純物濃度で約２．０μｍの深さに形成され、また、ｎ＋型ソース層１１０は、例えば、約１×１０２０ｃｍ−３の不純物濃度で約０．２μｍの深さに形成される。
【００６０】
ゲート電極１１４は、ｎ＋型ソース層１１０およびｐ型ベース層１０８の表面からｎ−型ドリフト層１０２の表面を介して隣り合うｐ型ベース層１０８およびｎ＋型ソース層１１０の表面に至る領域上に、膜厚約０．１μｍのゲート絶縁膜、例えばＳｉ酸化膜１１２を介してストライプの平面形状をなすように形成される。ソース電極１１６は、ｐ型ベース層１０８の表面部における一方のｎ＋型ソース層１１０の表面領域、ｐ型ベース層１０８の表面領域および隣り合うｎ＋型ソース層１１０の表面領域でストライプの平面形状をなすように形成され、ゲート電極１１４を挟むように配置される。
【００６１】
縦型パワーＭＯＳＦＥＴ１１の接合終端領域部におけるスーパージャンクション構造の上には、金属またはポリシリコンなどの導電性膜１２８が絶縁膜１２６を介して形成され、これにより、接合終端領域におけるフィールドプレート構造を構成する。なお、素子の周縁の表面部には、ｎ層で形成され空乏化を止めるフィールドストッパ４２が設けられている。
【００６２】
このような構造により、高電圧印加時にフィールドプレート１２８により接合終端領域部のスーパージャンクション構造部が速やかに空乏化して、接合終端領域部が等価的に低不純物濃度層となるので、接合終端領域部での電界集中が抑制され、高耐圧が保持される。なお、接合終端領域部の表面部にリサーフ層を形成しても、フィールドプレートと同様にスーパージャンクション構造部が速やかに空乏化するので、同様な効果を得ることができる。図２７において、フィールドプレート１２８はソース電極１１６と同じ電位となるような構造を有するが、これに限ることなく、ゲート電極１１４と同じ電位となるように製造しても良い。
【００６３】
接合終端領域部のｐ型ドリフト層１３０の不純物量をセル領域部のｐ型ドリフト層１０６の不純物量よりも多くすることにより、接合終端領域部での耐圧低下を抑制することができる。ｐ型ドリフト層１０６，１３０の不純物量は、幅と不純物密度との積とする。
【００６４】
図２７では、接合終端領域部のｐ型ドリフト層１３０は、セル領域部のｐ型ドリフト層１０６よりも広い幅で形成されるが、ｐ型ドリフト層１０６と同じ不純物密度を有するように形成される。これにより、接合終端領域部でのｐ型ドーパントの不純物量が多くなり、この結果、接合終端領域部での耐圧低下を抑制することができる。
【００６５】
なお、この構造に限ることなく、例えば、セル領域部のｐ型ドリフト層１０６の幅と接合終端領域部のｐ型ドリフト層１３０の幅を同じにし、不純物密度を接合終端領域部だけ高くしても同様の効果が得られる。
【００６６】
図２８は、ｐ型不純物量を変化させた時の耐圧の変化をセル領域部と接合終端領域部のそれぞれについて示すグラフである。同図の横軸は、ｎ−型ドリフト層の不純物量Ｎｎに対するｐ型ドリフト層の不純物量Ｎｐの比とした。同図に示すように、セル領域部ではｎ−型ドリフト層不純物量とｐ型ドリフト層不純物量とが等しい（アンバランスが０％）場合に最も高い耐圧が得られ、ｐ型ドリフト層の不純物量が相対的に高くなっても低くなってもその比率に応じて０％の点を中心に対称的に耐圧が低下することがわかる。この一方、接合終端領域部では、ｐ型ドリフト層不純物量を相対的に１０％高くした場合が最も高い耐圧が得られることがわかる。このように、セル領域部と接合終端領域部では、最適のｐ型ドリフト層の不純物量が異なり、セル領域部で最適のｐ型ドリフト層濃度と同一の濃度で接合終端領域部にもｐ型ドリフト層を形成すると、接合終端領域部で耐圧が低下してしまう。図２８からも明らかなように、接合終端領域部で最適の不純物量は、セル領域部より高くなっている。
【００６７】
セル領域部おけるｐ型ドリフト層不純物量は、プロセスマージンも含めると、ｎ−型ドリフト層の８０〜１２０％とすることが最適であり、接合終端領域部におけるｐ型ドリフト層不純物量は、プロセスマージンも含めると、ｎ−型ドリフト層の９０〜１３０％とすることが最適であるから、終端部のｐ型ドリフト層不純物量は、セル領域部のｐ型ドリフト層不純物量の７５〜１６３％とすることが望ましい。最も高い耐圧が得られるｐ型ドリフト層不純物量は終端部の方が高いので、終端部のｐ型ドリフト層不純物量は、セル領域部の不純物量に対して、１００〜１６３％とすることがより望ましい。
【００６８】
スーパージャンクション構造の形成方法は、例えば、イオン注入と埋め込み結晶成長を繰り返す方法でも、トレンチ溝を形成して埋め込みエピを行う方法でも、トレンチ溝を形成した後に斜め方向からイオン注入を行う方法のいずれでもよい。
【００６９】
接合終端領域部のｐ型ドリフト層濃度を上げることは、スーパージャンクション構造の各形成方法に応じて可能である。
【００７０】
イオン注入と埋め込み結晶成長を繰り返してスーパージャンクション構造を形成する方法では、セル領域部と接合終端領域部で別々にイオン注入を行っても、セル領域部と接合終端領域部でイオン注入のマスク開口幅を変えて同時にイオン注入を行ってもよい。
【００７１】
トレンチ溝を形成した後にトレンチ溝内を結晶成長により埋め込む方法、または、斜め方向からイオン注入や気相拡散を行ってスーパージャンクション構造を形成する方法では、セル領域部と接合終端領域部とでトレンチ溝幅やメサ幅を変えてもよい。
【００７２】
また、ｐ型ドリフト層不純物量をセル領域部と終端部で同じにし、接合終端領域部のｎ−型ドリフト層不純物量をセル領域部よりも下げても同様な効果が得られる。
【００７３】
（１２）第１２の実施形態
図２９は、本発明にかかる半導体素子の第１２の実施の形態の概略構成を模式的に示す断面図である。
【００７４】
本実施形態の半導体素子１２の特徴は、セル領域部と接合終端領域部とでセルピッチが異なるｐ型ドリフト層でスーパージャンクション構造を構成する点にある。即ち、接合終端領域部のｐ型ドリフト層１３２のセルピッチをセル領域部のｐ型ドリフト層１０６よりも狭くしている。このように、接合終端領域部でのセル幅を狭くすることにより、ターンオフ時に接合終端領域部での空乏化が速やかに進む。この結果、接合終端領域部での耐圧低下が抑制される。
【００７５】
図３０は、ｐ型ドリフト層とｎ−型ドリフト層の不純物量バランスに対する耐圧の変化を示すグラフである。ｎ−型ドリフト層の不純物濃度は、２．５×１０１５ｃｍ−３とした。セルピッチを１６μｍとした場合と８μｍとした場合とを比較すると、セルピッチを８μｍと狭くした方が、不純物のバランスに対して耐圧低下が小さくなっている。これより、セルピッチを狭くすることにより、不純物濃度バランスに対するマージンを大きくすることができることが分かる。
【００７６】
さらに、ｎ−型ドリフト層とｐ型ドリフト層との不純物量バランスに注目すると、セル幅を変化させても、耐圧が最も高くなる最適のｐ型ドリフト層不純物量は、ｎ−型ドリフト層よりも高い不純物量となっている。このことから、接合終端領域部のセル幅を狭くした場合でも、接合終端領域部のｐ型ドリフト層不純物量をセル領域部よりも高くすることが望ましいことが分かる。
【００７７】
（１３）第１３の実施形態
図３１は、本発明にかかる半導体素子の第１３の実施の形態の概略構成を模式的に示す断面図である。
【００７８】
本実施形態の半導体素子１３の特徴は、接合終端領域部でのｐ型ドリフト層１３４の形状にあり、上述した各実施形態における柱状の断面形状ではなく水玉状の断面形状を有するように埋め込まれている点にある。仮に、スーパージャンクション構造を構成するｐ型ドリフト層１３４がセル領域部でこのような水玉の断面形状を有する場合は、ターンオフで一旦空乏化した後、ｐ型ドリフト層の空乏化が保持されてしまうが、本実施形態では、水玉状の断面形状のｐ型ドリフト層１３４が接合終端領域部にのみ形成されているので、半導体素子１３のオン動作に影響を及ぼすことはない。
【００７９】
スーパージャンクション構造の形成にあたり、イオン注入と埋め込み結晶成長を繰り返す方法を採用する場合、接合終端領域部でスーパージャンクション構造のセルピッチを狭くすると、イオン注入するドーパントの量が終端領域で減ってしまう。本実施形態のｐ型ドリフト層１３４は、このような問題を解消するために埋め込み成長後の拡散を採用した場合に得られる構造である。即ち、埋め込み成長後の拡散によれば、埋め込まれたｐ層の濃度は、セル領域部では高く、接合終端領域部では低くなる。この結果、セル領域部では上下のｐ層が接続して柱状の断面形状をなすようにｐ型ドリフト層が形成されるが、接合終端領域部では各埋め込み層が接続されることなく水玉状の断面形状を有することになる。ただし、接合終端領域部でセルピッチを狭くしすぎると、隣り合うｐ型ドリフト層同士が接続されてしまうので、接合終端領域部のセルピッチとしては、セル領域部のセルピッチの半分以上に設定することが望ましい。
【００８０】
（１４）第１４の実施形態
図３２は、本発明にかかる半導体素子の第１４の実施の形態の概略構成を模式的に示す断面図である。本実施形態の半導体素子１４は、接合終端領域部でのスーパージャンクション構造のセル幅がセル領域部におけるセル幅よりも狭くなるように形成され、かつ、接合終端領域部内でｐ型ドリフト層１３６のメサ幅が相対的に広くなるように形成される。これにより、接合終端領域部のｐ型ドリフト層１３６の不純物濃度をセル領域部よりも高くすることができる。このような構造により、本実施形態の半導体素子１４は、接合終端領域部での耐圧低下が抑制される。
【００８１】
（１５）第１５の実施形態
図３３は、本発明にかかる半導体素子の第１５の実施の形態の概略構成を模式的に示す断面図である。図２７に示す半導体素子１１との対比において明らかなように、本実施形態の半導体素子１５の特徴は、スーパージャンクション構造とｎ＋ドレイン層１００との間に設けられたｎ−型ドリフト層１４２をさらに備え、このｎ−型ドリフト層１４２とスーパージャンクション構造とでｎ型ドリフト層を構成する点にある。ｎ−型ドリフト層１４２は、スーパージャンクション構造におけるｎ−型ドリフト層１０２よりも低い不純物濃度を有するように形成される。このようなｎ−型ドリフト層１４２を有する場合であっても、上部のスーパージャンクション構造の空乏化により耐圧が決定されるため、上述したスーパージャンクション構造の半導体素子１〜１０と同様の接合終端領域構造を設計できる。本実施形態の半導体素子１５では、図２７に示す第１１の実施形態と同様に、接合終端領域部におけるｐ型ドリフト層１３０の幅をセル領域部のｐ型ドリフト層１０６よりも広くすることにより、接合終端領域部でのスーパージャンクション構造のｐ型不純物量をセル領域部よりも多くしている。これにより、接合終端領域部での耐圧低下を抑制することが可能になる。
【００８２】
（１６）第１６の実施形態
図３４は、本発明にかかる半導体素子の第１６の実施の形態の概略構成を模式的に示す断面図である。前述した第１５の実施形態と同様に、図３４に示す半導体素子１６では、ｎ−型ドリフト層１４２とスーパージャンクション構造とでｎ型ドリフト層を構成している。ｎ−型ドリフト層１４２は、スーパージャンクション構造におけるｎ−型ドリフト層１０２よりも低い不純物濃度を有する。本実施形態では、接合終端領域部構造として接合終端領域部のスーパージャンクション構造のセルピッチをセル領域部のセルピッチよりも狭くすることにより、ｐ型ドリフト層１３２とｎ−型ドリフト層１０２との濃度バランスに対するマージンを広くすることができる。さらに、接合終端領域部でのｐ型ドリフト層１３２の不純物量をセル領域部よりも多くすれば、接合終端領域部での耐圧低下をさらに抑制できる。
【００８３】
（Ｂ）半導体素子の製造方法の実施形態
図３５は、本発明にかかる半導体素子の製造方法の実施の一形態を示す略示断面図である。本実施形態は、上述した本発明の半導体素子の各実施形態におけるスーパージャンクション構造を少ない結晶成長回数で形成する方法を提供する。
【００８４】
イオン注入と埋め込み結晶成長を繰り返す従来のプロセスでは、拡散によりｐ型リサーフ層（ｐ型ドリフト層）を形成するので、１回の結晶成長膜厚を厚くすることができず、このため５〜７回にわたってイオン注入および埋め込み結晶成長を繰り返す必要があった。また、従来の他のプロセスとしては、トレンチ溝を形成した後にトレンチ溝内を結晶成長により埋め込む方法があり、この場合は埋め込み成長回数を１回にすることが可能である。しかしながら、スーパージャンクション構造で期待されるトレンチ溝のアスペクト比は５以上と高いので、このような埋め込み結晶成長は困難であった。
【００８５】
本実施形態の製造方法の特徴は、図３５（ａ）〜（ｆ）に示すように、アスペクト比の低いトレンチ埋め込み結晶成長を複数回繰り返す点にある。即ち、まずｎ−型半導体層１５１内に、最終的に要求されるアスペクト比の半分でトレンチ溝１５４を形成し（図３５（ａ））、このトレンチ溝１５４を埋め込むように、ｐ−型半導体層１５６をエピタキシャル成長させる（同図（ｂ））。次に、ｎ−型半導体層１５１の表面が露出するまでｐ−型半導体層１５６を後退させ、トレンチ溝に埋め込まれた半導体層１５８を得る（同図（ｃ））。その後、ｎ−型半導体層１５１およびｐ−型半導体層１５８を覆うようにｎ−型半導体層をさらにエピタキシャル成長させ、ｐ−型半導体層１５８の膜厚と同一の膜厚を有するｎ−型半導体層１６０を形成する（同図（ｄ））。続いて、トレンチ溝１５４と合致するトレンチ溝１６２をｎ−型半導体層１６０内に形成する（同図（ｅ））。さらに、ｎ−型半導体層１５３およびｐ−型半導体層１５８を覆うようにｎ−型半導体層１６４をエピタキシャル成長させる（同図（ｆ））。このように、本実施形態の半導体素子製造方法によれば、比較的容易に埋め込み成長を行うので、イオン注入と埋め込み結晶成長を繰り返す従来のプロセスよりも少ない結晶成長回数でスーパージャンクション構造を形成することができる。
【００８６】
なお、本実施形態では２回のトレンチ埋め込み結晶成長でスーパージャンクション構造を形成したが、これに限ることなく、例えば一回あたりのアスペクト比を求められるアスペクト比の１／３以下に設定してトレンチ埋め込み結晶成長を３回以上繰り返すこととしても良い。また、１回目と２回目のスーパージャンクション構造をそれぞれストライプ状に形成し、相互に直交するように形成すると、位置合わせを確実に行うことができる。
【００８７】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限ることなくその技術的範囲内で種々変更して実施することができる。例えば、上述した各実施形態においては、スーパージャンクション構造、ｐ型ベース層、ｎ＋ソース層およびゲート電極をストライプ状に形成したが、格子状や千鳥状をなすように配置してもよい。また、半導体材料としてシリコン（Ｓｉ）を用いた縦型パワーＭＯＳＦＥＴについて説明したが、他の材料としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）等の化合物半導体の他、ダイアモンドを用いることもできる。
【図面の簡単な説明】
【００８８】
【図１】本発明にかかる半導体素子の第１の実施の形態の概略構造を示す平面図である。
【図２】図１に示す半導体素子の切断線Ａ−Ａに沿った断面図である。
【図３】図１に示す半導体素子の切断線Ｂ−Ｂに沿った断面図である。
【図４】本発明にかかる半導体素子の第２の実施の形態の概略構造を示す平面図である。
【図５】図４に示す半導体素子の切断線Ａ−Ａに沿った断面図である。
【図６】図４に示す半導体素子の切断線Ｂ−Ｂに沿った断面図である。
【図７】本発明にかかる半導体素子の第３の実施の形態の概略構造を示す平面図である。
【図８】本発明にかかる半導体素子の第４の実施の形態の概略構造を示す平面図である。
【図９】図８に示す半導体素子の切断線Ａ−Ａに沿った断面図である。
【図１０】図８に示す半導体素子の一変形例を示す断面図である。
【図１１】本発明にかかる半導体素子の第５の実施の形態の概略構造を示す平面図である。
【図１２】図１１に示す半導体素子の切断線Ａ−Ａに沿った断面図である。
【図１３】本発明にかかる半導体素子の第６の実施の形態の概略構造を示す平面図である。
【図１４】図１３に示す半導体素子の切断線Ａ−Ａに沿った断面図である。
【図１５】図１３に示す半導体素子の切断線Ｂ−Ｂに沿った断面図である。
【図１６】図１３に示す半導体素子の一変形例を示す平面図である。
【図１７】本発明にかかる半導体素子の第７の実施の形態の概略構造を示す平面図である。
【図１８】図１７に示す半導体素子の切断線Ａ−Ａに沿った断面図である。
【図１９】本発明にかかる半導体素子の第８の実施の形態の概略構造を示す平面図である。
【図２０】図１９に示す半導体素子の切断線Ａ−Ａに沿った断面図である。
【図２１】図１９に示す半導体素子の切断線Ｂ−Ｂに沿った断面図である。
【図２２】本発明にかかる半導体素子の第９の実施の形態の概略構造を示す平面図である。
【図２３】図２２に示す半導体素子の切断線Ａ−Ａに沿った断面図である。
【図２４】本発明にかかる半導体素子の第１０の実施の形態の概略構造を示す平面図である。
【図２５】図２４に示す半導体素子の切断線Ａ−Ａに沿った断面図である。
【図２６】図２４に示す半導体素子の切断線Ｂ−Ｂに沿った断面図である。
【図２７】本発明にかかる半導体素子の第１１の実施の形態の概略構成を模式的に示す断面図である。
【図２８】ｐ型ドーパント量と耐圧との関係をセル領域部と接合終端領域部のそれぞれについて示すグラフである。
【図２９】本発明にかかる半導体素子の第１２の実施の形態の概略構成を模式的に示す断面図である。
【図３０】ｐ型リサーフ層とｎ−型ドリフト層の不純物量バランスに対する耐圧の変化を示すグラフである。
【図３１】本発明にかかる半導体素子の第１３の実施の形態の概略構成を模式的に示す断面図である。
【図３２】本発明にかかる半導体素子の第１４の実施の形態の概略構成を模式的に示す断面図である。
【図３３】本発明にかかる半導体素子の第１５の実施の形態の概略構成を模式的に示す断面図である。
【図３４】本発明にかかる半導体素子の第１６の実施の形態の概略構成を模式的に示す断面図である。
【図３５】本発明にかかる半導体素子の製造方法の実施の一形態を示す略示断面図である。
【図３６】従来の技術によるスーパージャンクション構造を有するパワーＭＯＳＦＥＴの概略構成を模式的に示す断面図である。
【符号の説明】
【００８９】
１〜１６  半導体素子
２０，１００  ｎ＋型ドレイン層
２６  ｎ型ドリフト層（セル領域部）
２６ａ，１３６，１６６  ｎ型ドリフト層（接合終端領域部）
２８，５４，１０６  ｐ型ドリフト層（セル領域部）
２８ａ，２９，２９’，５４ａ，１３０，１３２，１３４，１３６，１６８  ｐ型ドリフト層（接合終端領域部）
３０，１０８  ｐ型ベース層（セル領域部）
３０ａ  ｐ型ベース層（接合終端領域部）
３２，１１０  ｎ＋型ソース層
３４，１１２  ゲート絶縁膜
３６，１１４  絶縁ゲート電極
３８  ソース電極（セル領域）
３８ａ  ソース電極（接合終端領域部）
４０  ドレイン電極
４２  ｎ＋型チャネルストッパ層
４４  電極
４８，１２８  フィールド電極
５２  ｐ−型リサーフ層
６２，６２’  ｐ型ガードリング層
６６，７２，７６  絶縁膜
６８  ｎ−型ベース層
１０２，１４２  ｎ−型ドリフト層
１５１，１５３，１６０  ｎ−型半導体層
１５６，１５８，１６４  ｐ−型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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