(57)【要約】【課題】下地層を高精度にパターニングすることができ、下地層にスクラッチおよび腐食が生じるのを防ぐことができる半導体装置の製造方法および半導体装置を提供する。【解決手段】第１のフォト工程にて、下地段差４ａを有するポリシリコン４上にポジレジストを塗布した後、このポジレジストに対して露光および現像を行って、ポジレジスト５を形成する。第２のフォト工程にて、ポジレジスト５の周囲にネガレジストを塗布した後、このネガレジストに対して露光および現像を行って、ネガレジスト２９を形成する。ネガレジスト２９は、第１のフォト工程で下地段差４ａからの反射光によりポジレジスト５に形成されたくびれ部５ａを補う。【選択図】図３
2007173298.tif 000002
【特許請求の範囲】
【請求項１】
下地段差を有する下地層を形成する下地層形成工程と、
上記下地層上に第１のレジストを塗布した後、上記第１のレジストに対して露光および現像を行って、第１のレジストパターンを形成する第１のフォト工程と、
上記第１のレジストパターンの周囲に第２のレジストを塗布した後、上記第２のレジストに対して露光および現像を行って、第２のレジストパターンを形成する工程と
を備え、
上記第２のレジストパターンは、上記第１のフォト工程で上記下地段差からの反射光により上記第１のレジストパターンに形成されたくびれ部を補うことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
上記第１のレジストはポジレジストであり、
上記第２のレジストはネガレジストであることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
上記第１のレジストは、第１の波長の光に感光する材料からなり、
上記第２のレジストは、上記第１の波長とは異なる第２の波長の光に感光する材料からなることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
上記第１の波長の光は波長３６５ｎｍのｉ線であり、
上記第２の波長の光は波長４３６ｎｍのｇ線であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
上記第２のフォト工程では、上記第２のレジストの露光に用いる露光光の強度と、上記下地段差からの反射光の強度との和を、上記くびれ部に上記第２のレジストの一部が残るように調整することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
上記第２のフォト工程の露光は、上記露光光を上記第２のレジストの全部に照射する全面露光であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
上記第１のレジストパターンと上記第２のレジストパターンとをマスクにして、上記下地層をドライエッチングで加工することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法を用いて形成された半導体装置であって、
定電圧供給デバイスに使用されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リソグラフィにより微細なパターンを形成するのに好適な半導体装置の製造方法および半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置のデザインルールが高度に縮小され、かつ集積度が上昇するに伴って、ＵＬＳＩ（Ultra Large Scale Integration：超大規模集積回路）製造に要求される寸法精度の向上や下地段差部間の間隔の縮小のため、下地段差部からの反射光がフォトレジスト膜の特定領域に集中することによるパターンくびれが、寸法精度低下やパターン断線などの要因となってきている。
【０００３】
上記ＵＬＳＩ製造に要求される寸法精度を満たすために必要なリソグラフィのオプション技術としては、次の［１］〜［４］の技術がある。
【０００４】
［１］ターンテーブル上の研磨布（パッド）にウエハを押し付け、研磨剤（スラリ)を用いて、ウエハに形成された下地の段差を研磨し平坦化するＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）技術。
【０００５】
［２］下地段差による層間絶縁膜の段差をＳＯＧ（Spin On Glass)等の平滑化膜で平坦化するＳＯＧ技術。
【０００６】
［３］配線の段差以上に絶縁膜を堆積し、その絶縁膜上にフォトレジストを塗布した後、エッチバックによって表面層を一様に削り取って平坦化するエッチバック法を用いるエッチバック技術。
【０００７】
［４］基板からの露光光の反射を抑制する吸光性膜を反射防止膜としてレジスト塗布前に塗布するＡＲＣ(Anti Reflective Coａting：反射防止膜塗布)技術。
【０００８】
これらの技術は、下地段差からの露光光の反射光がフォトレジスト膜の特定の領域に集中してパターン幅の変動（レジストパターンにくびれが生じたり）や断線を招くいわゆるハレーションによる不都合を抑制するために用いられている。
【０００９】
しかしながら、上記［１］のＣＭＰ技術ではＣＭＰによるスクラッチ（ウエハ表面の引っ掻き傷）の問題が生じる。
【００１０】
上記スクラッチは絶縁膜を有する研磨パッドを用いた場合、加工屑、スラリによる目詰まりによりレートの低下を回復するために、ドレッシングと呼ばれる目立てによって目詰まり部分を削りとる作業によって、ドレッシング用の工具に使われているダイヤモンド砥粒の脱粒によるものであり、装置に依存する部分が大きい。
【００１１】
また、上記［２］のＳＯＧ技術では、図５に示すように、第１のメタル配線１２と第２のメタル配線１６を接続しているスルーホール１７の側壁でＳＯＧ膜１４が露出しているため、ＳＯＧ膜１４から水蒸気等の脱ガスによりスルーホール１７内の第２のメタル配線１６が腐食する結果、スルーホール内１７に空隙が生じ、第１のメタル配線１２と第２のメタル配線１６の接触抵抗が大きくなり導電不良を引き起こす問題がある。なお、図５において、１１は層間絶縁膜、１３はナイトライド膜、１５は酸化膜である。
【００１２】
また、上記［３］のエッチバック技術では、絶縁膜とレジストをほぼ等しい速度でエッチングする条件が必要となるため、所望のパターンを得るのが困難になるという問題が生じる。
【００１３】
また、上記［４］のＡＲＣ技術では、図６に示すように、反射防止膜１８の段差上部の膜厚Ｄ１が、段差下部の膜厚Ｄ２と平坦部の膜厚Ｄ３とより薄くなることから、十分な反射防止効果を得るために、反射防止膜の膜厚を厚く設定する必要があるが、反射防止膜の膜厚を厚くすると、現像および反射防止膜エッチングにより形成されたパターン幅に対するレジスト＋反射防止膜の膜厚の比（アスペクト比）が非常に大きくなり、現像および反射防止膜エッチングにより形成されたパターンが倒れて不良となるため、パターン形成を行えないという問題が生じる。
【特許文献１】特開平５−９０３００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、本発明の課題は、下地層を高精度にパターニングすることができ、下地層にスクラッチおよび腐食が生じるのを防ぐことができる半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明の半導体装置の製造方法は、
下地段差を有する下地層を形成する下地層形成工程と、
上記下地層上に第１のレジストを塗布した後、上記第１のレジストに対して露光および現像を行って、第１のレジストパターンを形成する第１のフォト工程と、
上記第１のレジストパターンの周囲に第２のレジストを塗布した後、上記第２のレジストに対して露光および現像を行って、第２のレジストパターンを形成する工程と
を備え、
上記第２のレジストパターンは、上記第１のフォト工程で上記下地段差からの反射光により上記第１のレジストパターンに形成されたくびれ部を補うことを特徴としている。
【００１６】
上記構成の半導体装置の製造方法によれば、上記第１のフォト工程にて、下地層上に第１のレジストを塗布した後、第１のレジストに対して露光および現像を行って、第１のレジストパターンを形成する。この第１のレジストパターンには、下地段差からの反射光によりくびれ部が形成される。
【００１７】
次に、上記第２のフォト工程にて、上記第１のレジストパターンの周囲に第２のレジストを塗布した後、第２のレジストに対して露光および現像を行って、第２のレジストパターンを形成する。この第２のレジストパターンは第１のレジストパターンのくびれ部を補う。
【００１８】
したがって、上記第１のレジストパターンと第２のレジストパターンとをマスクとして下地層をパターニングすることにより、下地層を高精度にパターニングすることができる。
【００１９】
上記下地層をドライエッチングして配線を形成する場合、配線の断線や細りを防止することができ、配線の線幅の精度を高めることができる。
【００２０】
また、上記下地段差をＣＭＰで平坦化しないから、下地層の表面においてＣＭＰによるスクラッチが形成されるのを防ぐことができる。
【００２１】
また、上記下地層の下地段差をＳＯＧ膜で平坦化しないから、ＳＯＧ膜から発生した例えば水蒸気によって下地層が腐食するのを防ぐことができる。
【００２２】
このように、上記下地層を高精度なパターニングでき、下地層におけるスクラッチおよび腐食の発生を防止できるから、半導体装置の歩留りや信頼性の向上が可能となる。
【００２３】
一実施形態の半導体装置の製造方法では、
上記第１のレジストはポジレジストであり、
上記第２のレジストはネガレジストである。
【００２４】
一実施形態の半導体装置の製造方法では、
上記第１のレジストは、第１の波長の光に感光する材料からなり、
上記第２のレジストは、上記第１の波長とは異なる第２の波長の光に感光する材料からなる。
【００２５】
一実施形態の半導体装置の製造方法では、
上記第１の波長の光は波長３６５ｎｍのｉ線であり、
上記第２の波長の光は波長４３６ｎｍのｇ線である。
【００２６】
一実施形態の半導体装置の製造方法では、
上記第２のフォト工程では、上記第２のレジストの露光に用いる露光光の強度と、上記下地段差からの反射光の強度との和を、上記くびれ部に上記第２のレジストの一部が残るように調整する。
【００２７】
一実施形態の半導体装置の製造方法では、
上記第２のフォト工程の露光は、上記露光光を上記第２のレジストの全部に照射する全面露光である。
【００２８】
一実施形態の半導体装置の製造方法では、
上記第１のレジストパターンと上記第２のレジストパターンとをマスクにして、上記下地層をドライエッチングで加工することを特徴とする半導体装置の製造方法。
【００２９】
本発明の半導体装置は、
上記発明の半導体装置の製造方法を用いて形成された半導体装置であって、
定電圧供給デバイスに使用されることを特徴としている。
【００３０】
上記構成の半導体装置によれば、上記発明の半導体装置の製造方法を用いて形成するから、下地層を高精度なパターニングでき、下地層におけるスクラッチおよび腐食の発生を防止できる。
【発明の効果】
【００３１】
本発明の半導体装置の製造方法によれば、第２のフォト工程にて、第１のレジストパターンの周囲に第２のレジストを塗布した後、第２のレジストに対して露光および現像を行って、第２のレジストパターンを形成することによって、この第２のレジストパターンが、第１のフォト工程で下地段差からの反射光により第１レジストパターンに形成されたくびれ部を補うから、第１のレジストパターンと第２のレジストパターンとをマスクとして下地層をパターニングすることにより、下地層を高精度にパターニングすることができる。
【００３２】
また、上記下地段差をＣＭＰで平坦化しないから、下地層の表面においてＣＭＰによるスクラッチが形成されるのを防ぐことができる。
【００３３】
また、上記下地層の下地段差をＳＯＧ膜で平坦化しないから、ＳＯＧ膜から発生した例えば水蒸気によって下地層が腐食するのを防ぐことができる。
【００３４】
本発明の半導体装置によれば、上記発明の半導体装置の製造方法を用いて形成するから、下地層を高精度なパターニングでき、下地層におけるスクラッチおよび腐食の発生を防止できる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の具体的な実施の形態について図を参照しながら説明する。以下の説明では、ゲート配線を形成する場合の実施の形態である。
【００３６】
図１に、本発明の一実施の形態の半導体装置の製造方法の第１のフォト工程にて形成されるポジレジスト５の概略断面図を示す。
【００３７】
上記半導体装置の製造方法では、半導体基板１に酸化膜２およびＬＯＣＯＳ（シリコン局所酸化）膜３を形成した後、酸化膜２およびＬＯＣＯＳ膜３上に、下地層の一例としてのポリシリコン４を形成する（下地層形成工程）。このポリシリコン４には、ＬＯＣＯＳ膜３により複数の下地段差４ａが形成されている。
【００３８】
次に、上記ポリシリコン４上に第１のレジストの一例としてのポジレジストを塗布した後、そのポジレジストに対して露光および現像を行って、第１のレジストパターンの一例としてのポジレジスト５を形成する（第１のフォト工程）。
【００３９】
より詳しくは、上記第１のフォト工程では、ポリシリコン４の全面に、ｉ線（波長３６５ｎｍ）にのみ感光するポジレジストを塗布して、ゲート配線を形成するためのフォトマスク７を使用し、ｉ線（波長３６５ｎｍ）の露光光８をポジレジストに照射した後、ポジレジストを現像して、ポジレジスト５を形成する。これにより、上記下地段差４ａによる反射光が最も集光する場所にポジレジストが削られた部分６が生じる。また、上記ポジレジスト５の頂部は、ポジレジスト５の底部よりも幅が狭いくびれ部５ａとなる。
【００４０】
図２に、上記ポジレジストが削られた部分６を補うために形成するネガレジスト９の概略断面図を示す。
【００４１】
上記ネガレジスト９を形成する工程では、まず、上記第１のフォト工程が完了した半導体基板１上に、ｇ線（波長４３６ｎｍ）にのみ感光するネガレジスト９を塗布する。このネガレジスト９が第２のレジストの一例である。
【００４２】
次に、上記ネガレジスト９にｇ線（波長４３６ｎｍ）の露光光１０を照射する。この露光光１０を用いる露光はフォトマスクを使用しない全面露光である。このとき、光が集光する場所のネガレジスト９を選択的に感光させることができる。また、上記露光光１０を用いる露光を行う際、露光量は上記ポジレジストが削られた部分６にネガレジスト９が残るように調整する必要がある。
【００４３】
図３に、上記半導体装置の製造方法の第２のフォト工程の現像後のレジストパターンの概略断面図を示す。
【００４４】
上記露光光１０が照射されたネガレジスト９の現像を行うと、上記ポジレジストが削られた部分６にネガレジスト２９が残る。つまり、上記ネガレジスト２９は、第１のフォト工程で下地段差４ａからの反射光によりポジレジスト５に形成されたくびれ部５ａを補う。これにより、上記ポジレジスト５とネガレジスト２９とからなるレジストパターンが得られる。このネガレジスト２９が第２のレジストパターンの一例である。
【００４５】
次に、上記ポジレジスト５とネガレジスト２９とからなるレジストパターンをマスクとしてドライエッチングすることにより、ポリシリコン４をパターンニングする。
【００４６】
図４Ａに、上記ドライエッチング前のポリシリコン４の概略断面図を示す。また、図４Ｂに、上記ドライエッチング後のポリシリコン４の概略断面図を示す。
【００４７】
図４Ａに示すポリシリコン４にドライエッチングを行うと、図４Ｂに示すように、幅Ｗ２のポリシリコン２４が得られる。このポリシリコン２４の幅Ｗ２は、ポジレジスト５とネガレジスト２９とからなるレジストパターンの幅Ｗ１と略同じになっている。すなわち、ポリシリコン４を高精度にパターニングすることができている。
【００４８】
これに対して、上記ポジレジストが削られた部分６をネガレジスト２９で補わずに、つまり、図４Ｃに示すような状態で、ポリシリコン４へのドライエッチングを行うと、図４Ｄに示すように、幅Ｗ４のポリシリコン３４が得られる。このポリシリコン３４の幅Ｗ４は、ポジレジスト５の頂部の幅Ｗ３と略同じになり、ポリシリコン２４の幅Ｗ２よりも狭くなってしまう。これは、上記ドライエッチングの際に、レジスト膜厚が不足するからである。より詳しくは、上記ドライエッチングを行うと、ポジレジスト５の下部の側部がエッチングされてしまって、ポジレジスト５の下部の幅が狭くなるため、ポリシリコン２４の幅Ｗ２よりも狭い幅Ｗ４のポリシリコン３４が形成されるのである。
【００４９】
上記実施の形態の半導体装置の製造方法では、下地段差４ａをＣＭＰで平坦化しないから、ポリシリコン４の表面においてＣＭＰによるスクラッチが形成されるのを防ぐことができる。
【００５０】
また、上記下地段差４ａをＳＯＧ膜で平坦化しないことによって、ＳＯＧ膜から発生した例えば水蒸気によって下地層が腐食するのを防ぐことができる。
【００５１】
上記実施の形態は、本発明をゲート配線の形成へ適用する例に関するものであるが、ＬＯＣＯＳ酸化膜・ゲート配線の段差上に形成する１層目のメタル配線の形成に本発明を適用してもよいし、あるいは、ＬＯＣＯＳ酸化膜・ゲート配線・１層目のメタル配線の段差上に形成する２層目のメタル配線の形成に本発明を適用してもよい。
【００５２】
上記実施の形態では、ｉ線（波長３６５ｎｍ）にのみ感光するポジレジストを用いてポジレジスト５を形成したが、波長３６５ｎｍ以外の波長の光のみに感光するポジレジストを用いてポジレジスト５を形成してもよい。ただし、上記波長３６５ｎｍ以外の波長は、ネガレジスト９が感光する光の波長と異なるようにする。
【００５３】
上記実施の形態では、ｇ線（波長４３６ｎｍ）にのみ感光するネガレジスト９を用いてネガレジスト２９を形成したが、波長４３６ｎｍ以外の波長の光のみに感光するネガレジストを用いてネガレジスト２９を形成してもよい。ただし、上記波長４３６ｎｍ以外の波長は、ポジレジスト５の材料であるポジレジストが感光する光の波長と異なるようにする。
【図面の簡単な説明】
【００５４】
【図１】図１は、本発明の一実施の形態の半導体装置の製造方法の第１のフォト工程を説明するための概略断面図である。
【図２】図２は、半導体装置の製造方法の第２のフォト工程を説明するための概略断面図である。
【図３】図３は、上記半導体装置の製造方法の第２のフォト工程後の状態を説明するための概略断面図である。
【図４Ａ】図４Ａは上記半導体装置の製造方法のドライエッチング前のポリシリコンの概略断面図である。
【図４Ｂ】図４Ｂは上記半導体装置の製造方法のドライエッチング後のポリシリコンの概略断面図である。
【図４Ｃ】図４Ｃは従来の半導体装置の製造方法のドライエッチング前のポリシリコンの概略断面図である。
【図４Ｄ】図４Ｄは従来の半導体装置の製造方法のドライエッチング後のポリシリコンの概略断面図である。
【図５】図５は従来の半導体装置の製造方法の問題を説明するための概略断面図である。
【図６】図６は他の従来の半導体装置の製造方法の問題を説明するための概略断面図である。
【符号の説明】
【００５５】
１  半導体基板
２  酸化膜
３  ＬＯＣＯＳ膜
４，２４  ポリシリコン
４ａ  下地段差
５  ポジレジスト
５ａ  くびれ部
６  反射光によりポジレジストが削れた部分
７  フォトマスク
８，１０  露光光
９，２９  ネガレジスト
【図１】
2007173298.tif 000003
【図２】
2007173298.tif 000004
【図３】
2007173298.tif 000005
【図４Ａ】
2007173298.tif 000006
【図４Ｂ】
2007173298.tif 000007
【図４Ｃ】
2007173298.tif 000008
【図４Ｄ】
2007173298.tif 000009
【図５】
2007173298.tif 000010
【図６】
2007173298.tif 000011