(57)【要約】【課題】過電圧または過電流時に負荷を保護しつつ負荷に必要な電流を供給でき、過電圧または過電流が持続する際には、自動的に負荷電流を遮断でき、遮断された負荷電流を復帰させる復帰機能を付与する。【解決手段】直列逆極性接続されて負荷電流路に挿入され第１と第２スイッチング素子と、過電圧を検出する第１と２ツェナーと、ツェナー電圧を超えたとき導通する第３と第４スイッチング素子およびそれにより接地される第５スイッチング素子とを備え、過電圧時、第３または第４スイッチング素子を流れる電流により第５スイッチング素子が接地され、第１と第２スイッチング素子が非導通に向かい第１または第２ツェナーがツェナー電圧未満となり第３または第４スイッチング素子がオフし第５スイッチング素子が接地解除され第１および第２スイッチング素子が導通に向かい負荷電流路を導通する負帰還動作を行う。【選択図】図１
2007288819.tif 000002
【特許請求の範囲】
【請求項１】
直列逆極性接続されて負荷電流路に挿入され第５スイッチング素子の一端の電位に連動して制御される第１スイッチング素子および第２スイッチング素子と、
前記負荷電流路の負荷側に発生する正極性の過電圧を検出する第１ツェナーと負極性の過電圧を検出する第２ツェナーと、
過電圧時に、前記第１ツェナーのツェナー電圧を超えたとき導通する第３スイッチング素子と前記第２ツェナーのツェナー電圧を超えたとき導通する第４スイッチング素子と、
前記第３または第４スイッチング素子の導通により導通し一端が接地される前記第５スイッチング素子と、を備え、
前記過電圧時、導通する第３スイッチング素子を流れる電流により導通して前記第５スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通に向かい前記負荷電流路の電圧降下が新たに発生することにより前記第１ツェナーへの印加電圧が低下しツェナー電圧未満となることにより前記第３スイッチング素子がオフし前記第５スイッチング素子がオフし該第５スイッチング素子の一端が接地解除され該第１および第２スイッチング素子が導通に向かい前記負荷電流路を導通する負帰還動作により、前記第１のツェナーのツェナー電圧により前記負荷電流路を通過可能な電圧が前記第１のツェナーのツェナー電圧に制御され、
前記過電圧時、導通する第４スイッチング素子を流れる電流により導通して前記第５スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通に向かい前記負荷電流路の電圧降下が新たに発生することにより前記第２ツェナーへの印加電圧が低下しツェナー電圧未満となることにより前記第４スイッチング素子がオフし前記第５スイッチング素子がオフし該第５スイッチング素子の一端が接地解除され該第１および第２スイッチング素子が導通に向かい前記負荷電流路を導通する負帰還動作により、前記第２のツェナーのツェナー電圧により前記負荷電流路を通過可能な電圧が前記第２のツェナーのツェナー電圧に制御されることを特徴とする過電圧過電流保護回路。
【請求項２】
直列逆極性接続されて負荷電流路に挿入され第５スイッチング素子の一端の電位に連動して制御される第１スイッチング素子および第２スイッチング素子と、
前記負荷電流路の入力側に発生する正極性の過電圧を検出する第１ツェナーと負極性の過電圧を検出する第２ツェナーと、
過電圧時に、前記第１ツェナーのツェナー電圧を超えたとき導通する第３スイッチング素子と前記第２ツェナーのツェナー電圧を超えたとき導通する第４スイッチング素子と、
前記第３または第４スイッチング素子の導通により導通し一端が接地される前記第５スイッチング素子と、を備え、
前記過電圧時、導通する第３スイッチング素子を流れる電流により導通して前記第５スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通になり、
前記過電圧時、導通する第４スイッチング素子を流れる電流により導通して前記第５スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通になり、負荷への電圧供給を遮断することを特徴とする過電圧過電流保護回路。
【請求項３】
直列逆極性接続されて負荷電流路に挿入され第５スイッチング素子の一端の電位に連動して制御される第１スイッチング素子および第２スイッチング素子と、
前記負荷電流路の負荷側に発生する正極性の過電圧を検出する第１ツェナーと負極性の過電圧を検出する第２ツェナーと、
過電圧時に、前記第１ツェナーのツェナー電圧を超えたとき導通する第３スイッチング素子と前記第２ツェナーのツェナー電圧を超えたとき導通する第４スイッチング素子と、
前記第４スイッチング素子の導通により導通し一端が接地される前記第５スイッチング素子と、を備え、
前記過電圧時、導通する第３スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通に向かい前記負荷電流路の電圧降下が新たに発生することにより前記第１ツェナーへの印加電圧が低下しツェナー電圧未満となることにより前記第３スイッチング素子がオフし該第３スイッチング素子の一端が接地解除され該第１および第２スイッチング素子が導通に向かい前記負荷電流路を導通する負帰還動作により、前記第１のツェナーのツェナー電圧により前記負荷電流路を通過可能な電圧が前記第１のツェナーのツェナー電圧に制御され、
前記過電圧時、導通する第４スイッチング素子を流れる電流により導通して前記第５スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通に向かい前記負荷電流路の電圧降下が新たに発生することにより前記第２ツェナーへの印加電圧が低下しツェナー電圧未満となることにより前記第４スイッチング素子がオフし前記第５スイッチング素子がオフし該第５スイッチング素子の一端が接地解除され該第１および第２スイッチング素子が導通に向かい前記負荷電流路を導通する負帰還動作により、前記第２のツェナーのツェナー電圧により前記負荷電流路を通過可能な電圧が前記第２のツェナーのツェナー電圧に制御されることを特徴とする過電圧過電流保護回路。
【請求項４】
直列逆極性接続されて負荷電流路に挿入され第５スイッチング素子の一端の電位に連動して制御される第１スイッチング素子および第２スイッチング素子と、
前記負荷電流路の入力側に発生する正極性の過電圧を検出する第１ツェナーと負極性の過電圧を検出する第２ツェナーと、
過電圧時に、前記第１ツェナーのツェナー電圧を超えたとき導通する第３スイッチング素子と前記第２ツェナーのツェナー電圧を超えたとき導通する第４スイッチング素子と、
前記第４スイッチング素子の導通により導通し一端が接地される前記第５スイッチング素子と、を備え、
前記過電圧時、導通する第３スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通になり、
前記過電圧時、導通する第４スイッチング素子を流れる電流により導通して前記第５スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通になり、負荷への電圧供給を遮断することを特徴とする過電圧過電流保護回路。
【請求項５】
直列逆極性接続され負荷電流路に配設され第６または第７スイッチング素子の一端の電位に連動して制御される第１および第２スイッチング素子と該負荷電流路に直列接続された第１抵抗素子と、
前記第１抵抗素子の端子間電圧を検出し該第１抵抗素子の一端の電位が他端の電位より高い場合導通可能な前記第６スイッチング素子と、該第１抵抗素子の一端の電位が他端の電位より低い場合導通可能な前記第７スイッチング素子と、を備え、
前記負荷電流路に過電流が流れ前記第１抵抗素子の端子間電圧が前記第６スイッチング素子の制御端を順バイアスしかつ該第６スイッチング素子を導通にする電圧に達したとき、該第６スイッチング素子の一端は接地され、
前記負荷電流路に過電流が流れ前記第１抵抗素子の端子間電圧が前記第７スイッチング素子の制御端を順バイアスしかつ該第７スイッチング素子を導通にする電圧に達したとき、該第７スイッチング素子の一端が接地されることにより前記第１および第２スイッチング素子が非導通に向かい前記負荷電流路の電流が制限されることにより前記第１抵抗素子の電圧降下が低下し前記第６または第７スイッチング素子がオフし該第６または第７スイッチング素子の一端が接地解除され前記第１および第２スイッチング素子が前記負荷電流路を導通に向かう負帰還動作により過電流を抑制し負荷電流を導通することを特徴とする過電圧過電流保護回路。
【請求項６】
一端が直流電源に接続された第８スイッチング素子と、
前記第５または第６および第７スイッチング素子の一端に接続され直列接続された第１整流素子、第２抵抗素子および一端が前記第８スイッチング素子の他端に接続された容量素子と、
一端が該第８スイッチング素子の他端に接続された第２整流素子と、
一端に直流電圧が印加され制御端に該容量素子の他端の電位が伝達可能に構成された第９スイッチング素子と、該第９スイッチング素子の他端から制御端に順バイアス可能で一端が前記第２整流素子を介して該容量素子の一端の電位が伝達可能に構成される第１０スイッチング素子と、該第１０スイッチング素子の他端から制御端に順バイアス可能で一端の電位を前記第５または第６および第７スイッチング素子の一端に伝達可能に構成され他端が接地電位を有する第１１スイッチング素子と、を備え、
前記第５、第６または第７のスイッチング素子の一端が接地されたとき、前記第１整流素子、第２抵抗素子、容量素子および第８スイッチング素子が構成する電流路により該容量素子への充電が開始され、該第２抵抗素子と該容量素子による時定数に基づく時間経過後、前記第９スイッチング素子の制御端が順バイアスされることにより該第９スイッチング素子が導通し前記第１０および第１１スイッチング素子が導通することで前記第２整流素子が導通することにより第９スイッチング素子の制御端が更に深く順バイアスされ該第９、第１０および第１１スイッチング素子が導通を保持し前記第５または第６および第７のスイッチング素子の一端が接地保持され前記第１および第２スイッチング素子を遮断保持することを特徴とする請求項１乃至５のいずれかに記載の過電圧過電流保護回路。
【請求項７】
前記第８スイッチング素子の一端と前記容量素子の他端との間にスイッチ素子を備え、該スイッチ素子を導通させることにより該容量素子の電荷を前記第１０スイッチング素子の一端を通して放電させ、前記第９スイッチング素子の制御端を逆バイアスすることにより前記第１０および第１１スイッチング素子の導通を遮断し前記第８スイッチング素子の制御端を順バイアスし、前記第２抵抗素子、前記第１整流素子、第４抵抗素子および該第８スイッチング素子の電流路で前記容量素子を放電させることにより正常時の初期状態に復帰させ該第１１スイッチング素子の一端を接地解除し前記第１および第２スイッチング素子を遮断保持解除することを特徴とする請求項６に記載の過電圧過電流保護回路。
【請求項８】
前記第５または第６および第７のスイッチング素子の一端と前記容量素子の他端との間に接続された第３抵抗素子と、
前記第５または第６および第７スイッチング素子の一端の接続点と前記第１１スイッチング素子の一端との間に接続された第３整流素子と、
前記第１１スイッチング素子の一端に接続され前記直流電源により前記第１スイッチング素子および第２スイッチング素子の制御端を順バイアス可能な第５抵抗素子と、を更に備え、
前記第５、第６または第７のスイッチング素子の一端が接地保持されている状態において、
前記第５、第６及び第７スイッチング素子の一端が接地解除されたとき該第５、第６または第７スイッチング素子の一端の電位により前記第３抵抗素子、前記容量素子、前記第２整流素子、前記第１０および第１１スイッチング素子が形成する電流路で該容量素子が逆充電されることにより、略該第３抵抗素子と該容量素子による時定数に基づく時間経過後、前記第９スイッチング素子の制御端が逆バイアスされ、前記第９、第１０および第１１スイッチング素子がオフすることにより第１１スイッチング素子の一端が接地解除され該一端の電位が回復することにより前記第１および第２スイッチング素子の制御端が順バイアスされ前記第１および第２半導体素子の遮断保持を解除することを特徴とする請求項１乃至５のいずれかに記載の過電圧過電流保護回路。
【請求項９】
一端が前記第１０スイッチング素子の制御端に接続され他端および制御端に直流電圧が印加された第１２スイッチング素子と、
前記第１及び／又は第２スイッチング素子に温度結合され一端が前記第１２スイッチング素子の制御端に接続され他端が接地電位の温度感応素子を備え、
前記温度感応素子の抵抗値が低下したとき、前記第１２スイッチング素子が導通し前記第１０スイッチング素子をオン駆動することにより前記第１０および第１１スイッチング素子が導通し該第１１スイッチング素子の一端が接地され前記第１および第２スイッチング素子を遮断保持することを特徴とする請求項６乃至８のいずれかに記載の過電圧過電流保護回路。
【請求項１０】
前記第１抵抗素子に替えて電流トランスを用いて過電流を検出し、前記第６及び／又は第７スイッチング素子をオンオフ駆動することを特徴とする請求項５に記載の過電圧過電流保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電圧過電流保護回路に関し、特に、負荷電流を即時に遮断することなく過電圧及び／または過電流に対応可能な過電圧過電流保護回路に関する。
【背景技術】
【０００２】
雷などによるサージ電圧が入力されると負荷等の機器を損傷するため、アレスタなどを用いた避雷器によって機器の損傷を防止したり、トライアックやバリスタなどを併用することにより、機器の損傷防止を図っている。
しかしながら、これらのアレスタ、バリスタ、トライアックなどを用いた場合、最終的には強制的にヒューズを飛ばすことで対処していたり、これらの素子そのものが短絡状態になってしまうこともあり、回路の復旧に時間がかかっていた。また、過電圧と過電流は、別個に対処されることが一般的であった。
【０００３】
そこで、特許文献１では、過電圧に対する対処と、過電流の防止とを同時に実現するとともに、保護動作が働いた直後であっても、迅速かつ自動的に復旧できる過電圧過電流保護回路を提示している。
【０００４】
特許文献１に記載された過電圧過電流保護回路は、過電流抑止回路として、交流電源と負荷の間の負荷電流路に一対の導通素子を挿入し、一対の導通素子の各々にバイアス電圧を印加する自己バイアス手段を設け、この一対の導通素子自体が過電流を検知することにより、自己バイアス手段に作用して一対の導通素子の導通／遮断を制御する導通制御素子を設けている。過電圧が負荷に入力されると一対の導通素子に流れる電流が増加する。一対の導通素子は、この電流増加を検知し、この電流増加によって導通制御素子が作動して自己バイアス手段に作用し、一対の導通素子のバイアス電圧を遮断することにより一対の導通素子が遮断される。これにより負荷電流が遮断される。また、過電圧抑止回路は、負荷に過電圧が印加されたとき、負荷へ流れようとする電流を迂回させることにより負荷を保護する。この迂回させられた電流は、上記の過電流抑止回路により対処される。
【０００５】
さらに、特許文献１の回路では、上記の過電流抑止回路が作動して負荷電流が遮断した後、交流入力の半サイクル毎に復旧動作を自動的に行う。
【特許文献１】特許第３６７２５５２号特許公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の過電圧過電流保護回路においては、過電流抑止回路が作動したとき負荷電流が即時に遮断される。半サイクル毎に復旧する機能は設けられているが、復旧するまでの間は負荷電流は遮断状態のままとなる。従って、負荷電流が即時に遮断されること及び復旧まで遮断状態となることにより、負荷に悪影響を及ぼす可能性がある。
例えば、サーバなどの機器では電源投入時に突入電流が流れるが、過電流に対して即時に負荷電流が遮断される場合は、突入電流に起因して過電流保護が動作して負荷電流を遮断してしまうという不都合がある。
また、過電圧に対して負荷電圧を即時に遮断してしまう場合、過電圧の発生頻度が高ければ、その都度、負荷電流の瞬断が生じてしまい、サーバなどの通信機器を誤動作させてしまうことになる。
さらにまた、このような保護回路は過熱に対する対処機能も備えることが望ましい。
【０００７】
以上の現状に鑑み本発明は、過電圧過電圧保護回路において、過電圧または過電流時に負荷を保護しつつ負荷に必要な電流を供給できることを目的とする。さらに、過電圧または過電流が持続する際には、一定時間経過後のある時点で自動的に負荷電流を遮断できることを目的とする。またさらに、遮断された負荷電流を復帰させる手動または自動の復帰機能を付与することを目的とする。またさらに、過熱に対する対処も可能とすることを目的とする。
【課題を解決するための手段】
【０００８】
（１）請求項１に係る過電圧過電流保護回路は、直列逆極性接続されて負荷電流路に挿入され第５スイッチング素子の一端の電位に連動して制御される第１スイッチング素子および第２スイッチング素子と、
前記負荷電流路の負荷側に発生する正極性の過電圧を検出する第１ツェナーと負極性の過電圧を検出する第２ツェナーと、
過電圧時に、前記第１ツェナーのツェナー電圧を超えたとき導通する第３スイッチング素子と前記第２ツェナーのツェナー電圧を超えたとき導通する第４スイッチング素子と、
前記第３または第４スイッチング素子の導通により導通し一端が接地される前記第５スイッチング素子と、を備え、
前記過電圧時、導通する第３スイッチング素子を流れる電流により導通して前記第５スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通に向かい前記負荷電流路の電圧降下が新たに発生することにより前記第１ツェナーへの印加電圧が低下しツェナー電圧未満となることにより前記第３スイッチング素子がオフし前記第５スイッチング素子がオフし該第５スイッチング素子の一端が接地解除され該第１および第２スイッチング素子が導通に向かい前記負荷電流路を導通する負帰還動作により、前記第１のツェナーのツェナー電圧により前記負荷電流路を通過可能な電圧が前記第１のツェナーのツェナー電圧に制御され、
前記過電圧時、導通する第４スイッチング素子を流れる電流により導通して前記第５スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通に向かい前記負荷電流路の電圧降下が新たに発生することにより前記第２ツェナーへの印加電圧が低下しツェナー電圧未満となることにより前記第４スイッチング素子がオフし前記第５スイッチング素子がオフし該第５スイッチング素子の一端が接地解除され該第１および第２スイッチング素子が導通に向かい前記負荷電流路を導通する負帰還動作により、前記第２のツェナーのツェナー電圧により前記負荷電流路を通過可能な電圧が前記第２のツェナーのツェナー電圧に制御されることを特徴とする。
【０００９】
（２）請求項２に係る過電圧過電流保護回路は、直列逆極性接続されて負荷電流路に挿入され第５スイッチング素子の一端の電位に連動して制御される第１スイッチング素子および第２スイッチング素子と、
前記負荷電流路の入力側に発生する正極性の過電圧を検出する第１ツェナーと負極性の過電圧を検出する第２ツェナーと、
過電圧時に、前記第１ツェナーのツェナー電圧を超えたとき導通する第３スイッチング素子と前記第２ツェナーのツェナー電圧を超えたとき導通する第４スイッチング素子と、
前記第３または第４スイッチング素子の導通により導通し一端が接地される前記第５スイッチング素子と、を備え、
前記過電圧時、導通する第３スイッチング素子を流れる電流により導通して前記第５スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通になり、
前記過電圧時、導通する第４スイッチング素子を流れる電流により導通して前記第５スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通になり、負荷への電圧供給を遮断することを特徴とする。
【００１０】
（３）請求項３に係る過電圧過電流保護回路は、直列逆極性接続されて負荷電流路に挿入され第５スイッチング素子の一端の電位に連動して制御される第１スイッチング素子および第２スイッチング素子と、
前記負荷電流路の負荷側に発生する正極性の過電圧を検出する第１ツェナーと負極性の過電圧を検出する第２ツェナーと、
過電圧時に、前記第１ツェナーのツェナー電圧を超えたとき導通する第３スイッチング素子と前記第２ツェナーのツェナー電圧を超えたとき導通する第４スイッチング素子と、
前記第４スイッチング素子の導通により導通し一端が接地される前記第５スイッチング素子と、を備え、
前記過電圧時、導通する第３スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通に向かい前記負荷電流路の電圧降下が新たに発生することにより前記第１ツェナーへの印加電圧が低下しツェナー電圧未満となることにより前記第３スイッチング素子がオフし該第３スイッチング素子の一端が接地解除され該第１および第２スイッチング素子が導通に向かい前記負荷電流路を導通する負帰還動作により、前記第１のツェナーのツェナー電圧により前記負荷電流路を通過可能な電圧が前記第１のツェナーのツェナー電圧に制御され、
前記過電圧時、導通する第４スイッチング素子を流れる電流により導通して前記第５スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通に向かい前記負荷電流路の電圧降下が新たに発生することにより前記第２ツェナーへの印加電圧が低下しツェナー電圧未満となることにより前記第４スイッチング素子がオフし前記第５スイッチング素子がオフし該第５スイッチング素子の一端が接地解除され該第１および第２スイッチング素子が導通に向かい前記負荷電流路を導通する負帰還動作により、前記第２のツェナーのツェナー電圧により前記負荷電流路を通過可能な電圧が前記第２のツェナーのツェナー電圧に制御されることを特徴とする。
【００１１】
（４）請求項４に係る過電圧過電流保護回路は、直列逆極性接続されて負荷電流路に挿入され第５スイッチング素子の一端の電位に連動して制御される第１スイッチング素子および第２スイッチング素子と、
前記負荷電流路の入力側に発生する正極性の過電圧を検出する第１ツェナーと負極性の過電圧を検出する第２ツェナーと、
過電圧時に、前記第１ツェナーのツェナー電圧を超えたとき導通する第３スイッチング素子と前記第２ツェナーのツェナー電圧を超えたとき導通する第４スイッチング素子と、
前記第４スイッチング素子の導通により導通し一端が接地される前記第５スイッチング素子と、を備え、
前記過電圧時、導通する第３スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通になり、
前記過電圧時、導通する第４スイッチング素子を流れる電流により導通して前記第５スイッチング素子の一端が接地されることにより、前記第１および第２スイッチング素子が非導通になり、負荷への電圧供給を遮断することを特徴とする。
【００１２】
（５）請求項５に係る過電圧過電流保護回路は、直列逆極性接続され負荷電流路に配設され第６または第７スイッチング素子の一端の電位に連動して制御される第１および第２スイッチング素子と該負荷電流路に直列接続された第１抵抗素子と、
前記第１抵抗素子の端子間電圧を検出し該第１抵抗素子の一端の電位が他端の電位より高い場合導通可能な前記第６スイッチング素子と、該第１抵抗素子の一端の電位が他端の電位より低い場合導通可能な前記第７スイッチング素子と、を備え、
前記負荷電流路に過電流が流れ前記第１抵抗素子の端子間電圧が前記第６スイッチング素子の制御端を順バイアスしかつ該第６スイッチング素子を導通にする電圧に達したとき、該第６スイッチング素子の一端は接地され、
前記負荷電流路に過電流が流れ前記第１抵抗素子の端子間電圧が前記第７スイッチング素子の制御端を順バイアスしかつ該第７スイッチング素子を導通にする電圧に達したとき、該第７スイッチング素子の一端が接地されることにより前記第１および第２スイッチング素子が非導通に向かい前記負荷電流路の電流が制限されることにより前記第１抵抗素子の電圧降下が低下し前記第６または第７スイッチング素子がオフし該第６または第７スイッチング素子の一端が接地解除され前記第１および第２スイッチング素子が前記負荷電流路を導通に向かう負帰還動作により過電流を抑制し負荷電流を導通することを特徴とする。
【００１３】
（６）請求項６に係る過電圧過電流保護回路は、請求項１乃至５のいずれかにおいて、一端が直流電源に接続された第８スイッチング素子と、
前記第５または第６および第７スイッチング素子の一端に接続され直列接続された第１整流素子、第２抵抗素子および一端が前記第８スイッチング素子の他端に接続された容量素子と、
一端が該第８スイッチング素子の他端に接続された第２整流素子と、
一端に直流電圧が印加され制御端に該容量素子の他端の電位が伝達可能に構成された第９スイッチング素子と、該第９スイッチング素子の他端から制御端に順バイアス可能で一端が前記第２整流素子を介して該容量素子の一端の電位が伝達可能に構成される第１０スイッチング素子と、該第１０スイッチング素子の他端から制御端に順バイアス可能で一端の電位を前記第５または第６および第７スイッチング素子の一端に伝達可能に構成され他端が接地電位を有する第１１スイッチング素子と、を備え、
前記第５、第６または第７のスイッチング素子の一端が接地されたとき、前記第１整流素子、第２抵抗素子、容量素子および第８スイッチング素子が構成する電流路により該容量素子への充電が開始され、該第２抵抗素子と該容量素子による時定数に基づく時間経過後、前記第９スイッチング素子の制御端が順バイアスされることにより該第９スイッチング素子が導通し前記第１０および第１１スイッチング素子が導通することで前記第２整流素子が導通することにより第９スイッチング素子の制御端が更に深く順バイアスされ該第９、第１０および第１１スイッチング素子が導通を保持し前記第５または第６および第７のスイッチング素子の一端が接地保持され前記第１および第２スイッチング素子を遮断保持することを特徴とする。
【００１４】
（７）請求項７に係る過電圧過電流保護回路は、請求項６において、前記第８スイッチング素子の一端と前記容量素子の他端との間にスイッチ素子を備え、該スイッチ素子を導通させることにより該容量素子の電荷を前記第１０スイッチング素子の一端を通して放電させ、前記第９スイッチング素子の制御端を逆バイアスすることにより前記第１０および第１１スイッチング素子の導通を遮断し前記第８スイッチング素子の制御端を順バイアスし、前記第２抵抗素子、前記第１整流素子、第４抵抗素子および該第８スイッチング素子の電流路で前記容量素子を放電させることにより正常時の初期状態に復帰させ該第１１スイッチング素子の一端を接地解除し前記第１および第２スイッチング素子を遮断保持解除することを特徴とする。
【００１５】
（８）請求項８に係る過電圧過電流保護回路は、請求項１乃至５のいずれかにおいて、前記第５または第６および第７のスイッチング素子の一端と前記容量素子の他端との間に接続された第３抵抗素子と、
前記第５または第６および第７スイッチング素子の一端の接続点と前記第１１スイッチング素子の一端との間に接続された第３整流素子と、
前記第１１スイッチング素子の一端に接続され前記直流電源により前記第１スイッチング素子および第２スイッチング素子の制御端を順バイアス可能な第５抵抗素子と、を更に備え、
前記第５、第６または第７のスイッチング素子の一端が接地保持されている状態において、
前記第５、第６及び第７スイッチング素子の一端が接地解除されたとき該第５、第６または第７スイッチング素子の一端の電位により前記第３抵抗素子、前記容量素子、前記第２整流素子、前記第１０および第１１スイッチング素子が形成する電流路で該容量素子が逆充電されることにより、略該第３抵抗素子と該容量素子による時定数に基づく時間経過後、前記第９スイッチング素子の制御端が逆バイアスされ、前記第９、第１０および第１１スイッチング素子がオフすることにより第１１スイッチング素子の一端が接地解除され該一端の電位が回復することにより前記第１および第２スイッチング素子の制御端が順バイアスされ前記第１および第２半導体素子の遮断保持を解除することを特徴とする。
【００１６】
（９）請求項９に係る過電圧過電流保護回路は、請求項６乃至８のいずれかにおいて、一端が前記第１０スイッチング素子の制御端に接続され他端および制御端に直流電圧が印加された第１２スイッチング素子と、
前記第１及び／又は第２スイッチング素子に温度結合され一端が前記第１２スイッチング素子の制御端に接続され他端が接地電位の温度感応素子を備え、
前記温度感応素子の抵抗値が低下したとき、前記第１２スイッチング素子が導通し前記第１０スイッチング素子をオン駆動することにより前記第１０および第１１スイッチング素子が導通し該第１１スイッチング素子の一端が接地され前記第１および第２スイッチング素子を遮断保持することを特徴とする。
【００１７】
（１０）請求項１０に係る過電圧過電流保護回路は、請求項５において、前記第１抵抗素子に替えて電流トランスを用いて過電流を検出し、前記第６及び／又は第７スイッチング素子をオンオフ駆動することを特徴とする。
【発明の効果】
【００１８】
本発明による過電圧過電流保護回路は、基本構成要素として、負荷電流路に一対の第１及び第２スイッチング素子が挿入されており、これらのスイッチング素子の導通遮断動作を制御することにより、負荷電圧／負荷電流を所定の値に保持し、または遮断することが可能である。この第１及び第２スイッチング素子は、本回路の有する過電圧抑止機能、過電流抑止機能及び過熱抑止機能をそれぞれ実現する複数の部分的な回路によって共有されており、本回路の簡略化にも寄与している。
【００１９】
・請求項１または３に係る回路は、過電圧の検出とその検出に基づく負荷電流路の制御を行う過電圧抑止機能を有する。過電圧抑止機能を実現する回路要素として、負荷電流路の負荷側に発生する正極性と負極性の過電圧をそれぞれ検出する第１及び第２のツェナーと、第１及び第２ツェナーがそれぞれ過電圧を検出したときにそれぞれ導通する第３及び第４スイッチング素子を備えている。さらに、第３または第４スイッチング素子により導通遮断を制御される第５スイッチング素子を備えている。これらの回路要素は、過電圧の検出とそれに対応した上記の第１及び第２のスイッチング素子の制御を行う。すなわち、第５スイッチング素子の一端電位により第１及び第２スイッチング素子が制御される。
【００２０】
斯かる構成によれば、例えば、正極性の過電圧が第１ツェナーにより検出され第３スイッチング素子が導通すると、第５スイッチング素子が導通してその一端電位が接地され、第１及び第２スイッチング素子が非導通状態に向かうことで第１ツェナーへの印加電圧が低下して第３スイッチング素子がオフし、第５スイッチング素子の一端電位が接地解除され、第１及び第２スイッチング素子が導通状態に向かうという負帰還動作が実現される。この負帰還動作により負荷電圧は一定値に定まる。このことは、本回路によって過電圧と正常電圧との差分のみが遮断されることを意味する。この結果、過電圧印加時に負荷電流が瞬断されず、適宜の負荷電流が維持されることにより負荷への悪影響が避けられる。なお、負極性の過電圧の場合も、同様の負帰還動作が行われる。
【００２１】
・請求項２または４に係る回路もまた過電圧の検出とその検出に基づく負荷電流路の制御を行う過電圧抑止機能を有する。過電圧抑止機能を実現する回路要素は、請求項１の回路と同じであるが、負帰還動作は行われない。従って、第５スイッチング素子の一端電位が接地されると、第１及び第２スイッチング素子は非導通状態となり、負荷電流は直ちに遮断され、同時に負荷への電圧供給も遮断される。この回路は、負荷電流の瞬断があっても弊害のない場合に利用できる。過電圧が無くなれば直ちに負荷電流を供給する。
【００２２】
・請求項５に係る回路では、過電流の検出とその検出に基づく負荷電流路の制御を行う過電流抑止機能を有する。過電流抑止機能を実現する回路要素として、負荷電流路に直列接続された第１抵抗素子と、第１抵抗素子の一端電位と他端電位のいずれかが高くかつその端子間電圧が順バイアス電圧に達したときそれぞれ導通して一端電位が接地される第６及び第７スイッチング素子とを備えている。
これらの回路要素は、過電流の検出とそれに対応した上記第１及び第２のスイッチング素子の制御を行う。すなわち、正極性電流に対しては第６スイッチング素子の一端電位により、そして負極性電流に対しては第７スイッチング素子の一端電位により第１及び第２のスイッチング素子が制御される。
【００２３】
斯かる構成によれば、例えば、正極性の過電流が第１抵抗素子により検出されると、第６スイッチング素子が導通してその一端電位が接地され、第１及び第２スイッチング素子が非導通状態に向かうことで第１抵抗素子の端子間電圧が低下して第６スイッチング素子がオフしてその一端電位が接地解除され、第１及び第２スイッチング素子が導通状態に向かうという負帰還動作が実現される。この負帰還動作により負荷電流は一定値に定まる。このことは、本回路によって過電流と正常電流の差分のみが遮断されることを意味する。この結果、過電流が流れた時に負荷電流が瞬断されず、適宜の負荷電流が維持されることにより負荷への悪影響が避けられる。例えば、サーバなど整流負荷において電源投入時の突入電流が大きい場合でも、負荷機器の始動不能が避けられる。なお、負極性の過電流の場合も、同様の負帰還動作が行われる。
【００２４】
・請求項６に係る回路は、タイマー機能を有し、上記の過電圧検出機能または過電流検出機能が作動した時点からタイマーが始動し、一定時間の経過後に負荷電流を完全に遮断するものである。よって、過電圧または過電流が生じてから一定時間は負荷に適宜の負荷電流が流れるが、この一定時間を超えて過電圧または過電流が継続した場合は負荷電流を遮断することができ、異常状態の継続による弊害を防止し、負荷及び本回路への負担を軽減する。
【００２５】
請求項６の回路において、例えば、過電圧検出機能における第５スイッチング素子の一端に対しては、直列に第１整流素子、第２抵抗素子および容量素子が順次接続され、そして容量素子の一端は、直流電源に一端が接続された第８スイッチング素子に接続されている。従って、第５スイッチング素子の一端電位が接地されると、直流電源から第８スイッチング素子、容量素子、第２抵抗素子そして第１整流素子へ電流が流れることにより、容量素子への充電が開始される。
【００２６】
この充電の時定数に基づく時間はタイマー作動期間に相当しており、第２抵抗素子と容量素子により設定できる。タイマー作動期間中は、過電圧が印加され続けていても上記の過電圧抑止機能（請求項１または３の過電圧抑止）が働いており、負荷電流は遮断されない。なお、請求項２または４の過電圧抑止の場合は、負荷電流の瞬断がある。
【００２７】
さらに、一端に直流電圧が印加された第９スイッチング素子は、容量素子の他端電位により制御されるため、上記時定数に基づく時間経過後、充電された容量素子の他端電位により順バイアスされて第９スイッチング素子が導通する。
【００２８】
さらに、第９スイッチング素子の他端電位により制御される第１０スイッチング素子と、第１０スイッチング素子の他端電位により制御される第１１スイッチング素子とが設けられているため、第１０および第１１スイッチング素子の双方は、第９スイッチング素子が導通すると同時に導通する。
【００２９】
この第１０スイッチング素子の一端には、第８スイッチング素子の他端に接続された第２整流素子を介して容量素子の一端電位が印加されている。従って、第１０および第１１スイッチング素子が導通すると第２整流素子が導通するため、容量素子の一端電位を介して他端電位が第９スイッチング素子をさらに深く順バイアスするように移行する。この結果、第９、第１０および第１１スイッチング素子の導通状態を保持することができる。
【００３０】
さらに、第１１スイッチング素子は、一端電位を第５スイッチング素子の一端に伝達可能であり、他端が接地電位であるため、第１１スイッチング素子の導通状態が保持されると、第５スイッチング素子の一端が接地電位を保持することになる。これにより、第１および第２スイッチング素子が遮断状態に保持され、負荷電流が遮断され、その状態が保持される。
なお、請求項６の回路において、過電流検出機能における第６及び第７スイッチング素子の一端電位が接地されたときも、同様のタイマー動作及び遮断保持動作が行われる。
【００３１】
・請求項７に係る回路は、請求項６の回路のタイマー機能に手動復帰機能を付加したものである。この手動復帰機能を付加することにより、本回路が遮断保持状態となった後、所望する時点で容易に正常時の初期状態に復帰させることができる。
手動復帰用のスイッチ素子は、第８スイッチング素子の一端と容量素子の他端との間に設けられる。スイッチ素子を導通させると、直流電源により容量素子が逆充電され、第９スイッチング素子は容量素子の他端電位により逆バイアスされて遮断され、続いて第１０及び第１１スイッチング素子も遮断され、一方、第８スイッチング素子は導通する。これにより、容量素子から第２抵抗素子、第１整流素子、第４抵抗素子及び第８スイッチング素子へと電流が流れて容量素子が放電する。これにより、本回路は正常時の初期状態に復帰でき、第１１スイッチング素子の一端電位が接地解除されることにより第１および第２スイッチング素子の遮断保持状態を解除できる。
【００３２】
・請求項８に係る回路は、自動復帰機能を付加したタイマー機能を有する。この自動復帰機能を付加することにより、本回路が遮断保持状態となった後、手動操作の必要なく自動的に正常時の初期状態に復帰させることができる。
自動復帰機能のための回路要素として、第５または第６および第７スイッチング素子の一端と容量素子の他端との間にさらに第３抵抗素子が接続される。また、第５または第６および第７スイッチング素子の一端が、第１１スイッチング素子の一端に一端が接続された第３整流素子の他端に接続される。さらに第１１スイッチング素子の一端に接続され直流電源により第１および第２スイッチング素子の制御端を順バイアス可能な第８抵抗素子を備える。
斯かる構成によれば、第５、第６または第７スイッチング素子の一端が接地状態となった後、これら全てのスイッチング素子の一端が接地解除されたとする。このとき第５または第６および第７スイッチング素子の一端電位により、第３抵抗素子、容量素子、第２整流素子、第１０および第１１スイッチング素子へと電流が流れ、容量素子が逆充電される。
【００３３】
この充電の時定数に基づく時間は、自動復帰期間に相当しており、ほぼ第３抵抗素子（第４抵抗素子（Ｒ６）に比べ支配的となる抵抗値とする）と容量素子により設定できる。より正確にはこの時定数は、ほぼ、容量素子の容量値×（第３抵抗素子＋第４抵抗素子の抵抗値）である。自動復帰期間中は、第５、第６及び第７スイッチング素子の一端が接地解除されても、第１１スイッチング素子の一端は接地保持状態であり、従って、第１および第２スイッチング素子も順バイアスされず、遮断保持状態のままである。
【００３４】
容量素子の他端電位により制御される第９スイッチング素子は、上記時定数に基づく時間経過後、逆充電された容量素子の他端電位により逆バイアスされて第９スイッチング素子がオフし、第１０および第１１スイッチング素子もオフする。これにより第１１スイッチング素子の一端が接地解除される結果、第１および第２スイッチング素子が第８抵抗素子を介して順バイアスされ、遮断保持状態を解除する。
【００３５】
・請求項９に係る回路は、過熱の検出とその検出に基づく負荷電流路の制御を行う過熱抑止機能を有し、負荷電流路の制御のために上記のタイマー機能の回路構成の一部を利用する。これにより、回路素子の過熱による損傷を防止し、回路の簡略化にも寄与する。
過熱抑止機能を実現する回路要素として、タイマー回路の第１０スイッチング素子の制御端に一端が接続され他端及び制御端に直流電圧を印加された第１２スイッチング素子と、第１および／または第２スイッチング素子に温度結合された温度感応素子とを備え、温度感応素子の一端は第１２スイッチング素子の制御端に、他端は接地電位である。
【００３６】
斯かる構成において、温度感応素子の抵抗が低下したとき（過熱時）、第１２スイッチング素子が導通して第１０スイッチング素子をオン駆動することにより、第１０及び第１１スイッチング素子が導通する。これにより、第１１スイッチング素子の一端電位が接地され、第１および第２スイッチング素子を遮断する。この遮断状態は、第１２スイッチング素子の導通が遮断されるまで保持される。
【００３７】
・請求項１０に係る回路は、請求項５の過電流抑止機能における過電流検出用の第１抵抗素子に替えて電流トランスを用いる。これにより、抵抗素子を用いる場合に比べて電圧降下及び電力損失を低減できる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態を図面を参照しつつ説明する。なお、本回路中の各素子と特許請求の範囲の構成要素との対応関係を明確とするために、随所において各素子名称の後に括弧付きで特許請求の範囲における名称を添付している。
【００３９】
（１）第１の実施形態
（１−１）全体回路の構成概要と正常時動作
＜全体回路の概要構成＞
図１は、本発明の過電圧過電流保護回路の第１の実施形態の一例を示す回路図である。本回路は、交流電源と負荷との間に挿入される回路である。本回路の交流電源側の入力端子を端子１及び端子２とし、負荷側の出力端子を端子３および端子４とする。端子１と端子３の間、および端子２と端子４の間がそれぞれ負荷電流路となる。本回路は、一般的な雑音除去および過電圧保護素子を備えた入力部１０および一般的な過電圧保護素子を備えた出力部１１に加えて、本発明の主要部である過電圧抑止部１２、過電流抑止部１３、タイマー部１４、過熱抑止部１５、電界効果トランジスタ（以下「ＦＥＴ」と称する）Ｑ１およびＦＥＴＱ２、並びにバッファ増幅器１６とが設けられている。
【００４０】
入力部１０には、コモンモードトランスがヒューズを介して交流電件の端子１と端子２に接続されており端子１と端子２にそれぞれ入力する同相ノイズを相殺する。入力部１０におけるトライアックＴＲｉと一対のツェナーダイオードＺＤとは、本発明による過電圧抑止部１２の対象とする過電圧より遙かに高い（例えば２倍程度）過電圧に対して作動する。また、出力部１１には、端子３と端子４間にコンデンサとバリスタが並列に接続され、過電圧から負荷を保護する。なお、入力部１０と出力部１１の構成は、一般的なものであり、本発明の本質的要素ではない。
【００４１】
ＦＥＴＱ１（第１スイッチング素子）とＦＥＴＱ２（第２スイッチング素子）は、直列逆極性で接続されて端子１と端子３間の負荷電流路に挿入されている。ＦＥＴＱ１のドレインは端子１側に接続され、ＦＥＴＱ２のドレインは端子３側に接続され、そしてＦＥＴＱ１とＦＥＴＱ２のソース同士は抵抗Ｒ１を介して接続され、ＦＥＴＱ１とＦＥＴＱ２のゲートは、バッファ増幅器１６の出力端に接続されている。
【００４２】
なお、本発明の過電圧抑止部１２、過電流抑止部１３、タイマー部１４、過熱抑止部１５およびバッファ増幅器１６に関しては、ＦＥＴＱ１とＦＥＴＱ２を挿入した端子３線路の負荷電流路を接地電位点としている。この場合、抵抗Ｒ１による電圧降下は無視できるものとする。
【００４３】
バッファ増幅器１６は、相補的に接続されたnpn型バイポーラトランジスタであるトランジスタＱ３とpnp型バイポーラトランジスタであるトランジスタＱ４から構成されたエミッタフォロアバッファ増幅器である。トランジスタＱ３のコレクタは直流電源＋Ｖccに接続され、トランジスタＱ４のコレクタは、負荷電流路上の接地電位点に接続されている。トランジスタＱ３とＱ４のベース同士の接続点は、バッファ増幅器１６の入力端であり、すなわち点Ｃである。トランジスタＱ３とＱ４のエミッタ同士の接続点は、バッファ増幅器の出力端であり、ＦＥＴＱ１およびＦＥＴＱ２の各ゲートに接続されている。バッファ増幅器１６は点Ｃの電位により、ＦＥＴＱ１およびＦＥＴＱ２の各ゲートを制御する。
【００４４】
点Ｃは、抵抗Ｒ６を介して直流電源＋Ｖccに接続されている。点Ｃはまた、後述する過電圧抑止部１２のトランジスタＱ９（第５スイッチング素子）並びに過電流抑止部１３のトランジスタＱ５およびＱ６（第６および第７スイッチング素子）の一端である各コレクタに接続されている。点Ｃはまた、後述するタイマー部のトランジスタＱ１３（第１１スイッチング素子）の一端であるコレクタにも接続されている。
【００４５】
＜全体回路の正常時動作＞
先ず、全体回路の正常時動作を説明する。正常時には、点Ｃに接続されている全てのトランジスタＱ９、Ｑ５、Ｑ６およびＱ１３がオフ（非導通すなわち遮断）である。従って、点Ｃには、直流電源＋Ｖccの電位（以下「高電位」と称する）が抵抗Ｒ６を介して印加されている。よって、トランジスタＱ３は順バイアスされてオン（導通）であり、一方トランジスタＱ４は逆バイアスされてオフである。
【００４６】
このときトランジスタＱ３およびＱ４のエミッタは高電位に保持されるため、ＦＥＴＱ１およびＦＥＴＱ２（第１および第２スイッチング素子）のゲートがオン電位に保持される。従って、ＦＥＴＱ１およびＦＥＴＱ２はオン状態に保持される。
【００４７】
ＦＥＴＱ１およびＱ２がオン状態のときは負荷電流路の導通状態が確保されるから、交流電源の電圧が負荷に印加され、正常時の負荷電流が流れる。
【００４８】
（１−２）過電圧抑止部の構成と動作
＜構成＞
過電圧抑止部１２では、ＦＥＴＱ２のドレイン側すなわち負荷側にて、端子３と端子４間にツェナーダイオードＺ１（第１ツェナー）と、ツェナーダイオードＺ２（第２ツェナー）と、適宜の抵抗Ｒ９および抵抗Ｒ１０とが直列接続されている。２つのツェナーダイオードＺ１とＺ２は互いに逆極性となるように接続されている。すなわち、ツェナーダイオードＺ１はカソードを端子３側にアノードを端子４側にして接続され、一方、ツェナーダイオードＺ２はカソードを端子４側にアノードを端子３側にして接続されている。抵抗Ｒ９はツェナーダイオードＺ１と端子３の間に接続され、抵抗Ｒ１０はツェナーダイオードＺ２と端子４の間に接続されている。
【００４９】
過電圧抑止部１２にはさらに、npn型バイポーラトランジスタであるトランジスタＱ７（第３スイッチング素子）、pnp型バイポーラトランジスタであるトランジスタＱ８（第４スイッチング素子）およびnpn型バイポーラトランジスタであるトランジスタＱ９（第５スイッチング素子）が設けられている。
【００５０】
トランジスタＱ７のベースは、ツェナーダイオードＺ２と抵抗Ｒ１０の接続点に接続され、コレクタは抵抗Ｒ１７とダイオードＤ１７を介してトランジスタＱ９のエミッタに接続され、エミッタは端子４に接続されている。
【００５１】
トランジスタＱ８のベースは、ツェナーダイオードＺ２と抵抗Ｒ１０の接続点に接続され、コレクタは抵抗Ｒ１８とダイオードＤ１８を介してトランジスタＱ９のベースに接続され、エミッタは端子４に接続されている。
【００５２】
トランジスタＱ９のベースは、抵抗Ｒ５を介して負荷電流路上の点Ａ（抵抗Ｒ１の一端）に接続され、コレクタは点Ｃに接続され、エミッタはダイオードＤ３を介して点Ａに接続されている。トランジスタＱ９のエミッタは抵抗Ｒ１７とダイオードＤ１７を介してトランジスタＱ７のコレクタにも接続されている。
【００５３】
＜動作：正極性過電圧の場合＞
先ず、端子４線路を基準電位として端子３線路に正の過電圧（正極性の過電圧）が印加された場合の過電圧抑止動作を説明する。
この場合、ツェナーダイオードＺ１（第１ツェナー）に対しツェナー電圧を超える電圧が印加されると、ツェナーダイオードＺ１が導通する。これにより抵抗Ｒ１０に電流が流れ、トランジスタＱ７のベースが順バイアスされ、トランジスタＱ７（第３スイッチング素子）がオンとなる。このときの電流路は、端子３線路→抵抗Ｒ９→ツェナーダイオードＺ１→ツェナーダイオードＺ２→トランジスタＱ７(ベース→エミッタ)→端子４線路、となる。
【００５４】
トランジスタＱ７がオンすると、トランジスタＱ９（第５スイッチング素子）のエミッタ電位がほぼ端子４の電位に引き下げられる。同時にトランジスタＱ９のベースは抵抗Ｒ５を介して順バイアスされるため、トランジスタＱ９がオンとなる。このときの電流路は、点Ａ→抵抗Ｒ５→トランジスタＱ９(ベース→エミッタ)→トランジスタＱ７(コレクタ→エミッタ)→端子４線路、となる。
【００５５】
点Ｃの電位は、正常時は上記の通り高電位であるが、トランジスタＱ９がオンとなると、点Ｃの電位がトランジスタＱ９およびダイオードＤ３を介して接地される。このときの電流路は、点Ｃ→トランジスタＱ９(コレクタ→エミッタ)→トランジスタＱ７(コレクタ→エミッタ)→端子４線路、となる。
【００５６】
点Ｃが接地電位となると、バッファ増幅器１６を介した制御によりＦＥＴＱ１およびＱ２がオフ状態（非導通状態）へと向かうが、ここで本回路独自の負帰還動作が次のように働く。トランジスタＱ３は逆バイアスされてオフ傾向へ向かい、一方トランジスタＱ４は順バイアスされてオン傾向へ向かう。これによりトランジスタＱ３およびＱ４のエミッタは接地電位へ向かい、ＦＥＴＱ１およびＦＥＴＱ２（第１および第２スイッチング素子）のゲートがオフ電位へと向かう。
【００５７】
これにより、ＦＥＴＱ１およびＦＥＴＱ２はオフ状態（非導通状態）へ向かう。この結果、端子１と端子３間に新たな電圧降下が生じるため、ツェナーダイオードＺ１に印加される電圧がツェナー電圧以下となり非導通となる。この結果、トランジスタＱ７およびＱ９がオフとなり、点Ｃは接地解除されて高電位となる。
【００５８】
点Ｃが高電位となると、バッファ増幅器１６を介した制御によりＦＥＴＱ１およびＱ２がオン状態（導通状態）へと向かう。この結果、端子３側の電圧が上昇する。この負帰還動作により、端子３と端子４の間の電圧は一定電圧（この場合、ツェナーダイオードＺ１のツェナー電圧）で均衡する。なお、この負帰還動作は瞬時に行われるため、正常電圧から過電圧に移行した時点で直ちに一定電圧に均衡し、過電圧が持続する限り一定電圧が保持される。従って本回路では、正常電圧と過電圧との差分のみが抑止されて負荷には適宜の電流が供給され続ける。つまり、過電圧が印加されても直ちに負荷電流が遮断されない。
【００５９】
これと同様な動作をする別の回路例（図示しない）として、一端がダイオードＤ１７のアノードに接続されている抵抗Ｒ１７の他端を点Ｃに接続し（すなわち、トランジスタＱ９のエミッタに接続されている抵抗Ｒ１７の他端を点Ｃに接続替えし）、トランジスタＱ９のエミッタと点Ａとの間に接続されているダイオードＤ３をスルー（短絡）にした回路を構成できる。この場合も正極性の過電圧が印加されたとき、トランジスタＱ７がオンとなるため、トランジスタＱ９を使用しないで点Ｃを低電位とすることができ、上記説明と同様にＦＥＴＱ１とＦＥＴＱ２をオフとする過電圧抑制が可能である。点Ｃ接地のための電流は、点Ｃ→抵抗Ｒ１７→ダイオードＤ１７→トランジスタＱ７（コレクタ→エミッタ）となる。
【００６０】
＜動作：負極性過電圧の場合＞
次に、端子４線路を基準電位として端子３線路に負の過電圧（負極性の過電圧）が印加された場合の過電圧抑止動作を説明する。
この場合は、ツェナーダイオードＺ２（第２ツェナー）に対しツェナー電圧を超える電圧が印加されると、ツェナーダイオードＺ２が導通する。これにより抵抗Ｒ１０に電流が流れ、トランジスタＱ８のベースが順バイアスされ、トランジスタＱ８（第４スイッチング素子）がオンとなる。このときの電流路は、端子４線路→トランジスタＱ８(エミッタ→ベース)→ツェナーダイオードＺ２→ツェナーダイオードＺ１→抵抗Ｒ９→端子３線路である。
【００６１】
トランジスタＱ８がオンすると、トランジスタＱ９（第５スイッチング素子）のベースに端子４の電位が印加される。一方、トランジスタＱ９のエミッタはダイオードＤ３を介してほぼ点Ａの電位となるから、順バイアスされてトランジスタＱ９がオンとなる。このときの電流路は、端子４線路→トランジスタＱ８(エミッタ→コレクタ)→トランジスタＱ９(ベース→エミッタ)→ダイオードＤ３→点Ａとなる。
【００６２】
点Ｃの電位は、正常時は上記の通り高電位であるが、トランジスタＱ９がオンとなると、点Ｃの電位がトランジスタＱ９およびダイオードＤ３を介して接地される。このときの電流路は、点Ｃ→トランジスタＱ９(コレクタ→エミッタ)→ダイオードＤ３→点Ａ、となる。
【００６３】
その後の動作については、正極性の過電圧の場合と同様となる。すなわち、負帰還動作により、端子３と端子４の間の電圧は一定電圧（この場合、ツェナーダイオードＺ２のツェナー電圧）で均衡する。
【００６４】
（１−３）過電流抑止部の構成と動作
＜構成＞
過電流抑止部１３では、抵抗Ｒ１（第１抵抗素子）が負荷電流路に直列接続されている。入力の端子１側に接続される抵抗の一端を点Ａ、他端を点Ｂとする。過電流抑止部１３にはさらに、npn型バイポーラトランジスタであるトランジスタＱ５（第６スイッチング素子）およびnpn型バイポーラトランジスタであるトランジスタＱ６（第７スイッチング素子）が設けられている。
【００６５】
トランジスタＱ５のベースは、ベース抵抗を介して点Ａに接続され、コレクタは点Ｃに接続され、エミッタは適宜の抵抗を介して点Ｂに接続されている。
【００６６】
トランジスタＱ６のベースは、ベース抵抗を介して点Ｂに接続され、コレクタは点Ｃに接続され、エミッタは点Ａに接続されている。
【００６７】
なお、抵抗Ｒ１に替えて電流トランスを設けてもよい。その場合、電流トランスの一次側を負荷電流路に磁気結合させ、二次側の一端の電位がトランジスタＱ５のベースに印加されるようにし、二次側の他端の電位がトランジスタＱ６のベースに印加されるようにする。このとき、二次側の一端の電位が高電位となるときトランジスタＱ５が順バイアスされ、二次側の他端の電位が高電位となるときトランジスタＱ６が順バイアスされるようにする。
【００６８】
＜動作：正極性過電流の場合＞
先ず、抵抗Ｒ１において点Ａから点Ｂの方向に過電流（正極性の過電流）が流れる場合の過電流抑止動作について説明する。
このとき抵抗Ｒ１の端子間電圧は、点Ａの電位が点Ｂの電位より高い。さらに、端子間電圧Ｖab＝電流Ｉ×抵抗Ｒ１の関係であるから、端子間電圧がトランジスタＱ５のベースの順バイアス電圧（約０．６V）を超えるとトランジスタＱ５がオンとなり、コレクタ電流が流れる。
【００６９】
点Ｃの電位は、正常時は上記の通り高電位であるが、トランジスタＱ５がオンとなると、点Ｃの電位がトランジスタＱ５を介して接地される。
【００７０】
点Ｃが接地電位となると、バッファ増幅器１６を介した制御によりＦＥＴＱ１およびＦＥＴＱ２がオフ状態（非導通状態）へと向かうが、ここで本回路独自の負帰還動作が次のように働く。トランジスタＱ３は逆バイアスされてオフ傾向へ向かい、一方トランジスタＱ４は順バイアスされてオン傾向へ向かう。これによりトランジスタＱ３およびＱ４のエミッタは接地電位へ向かい、ＦＥＴＱ１およびＦＥＴＱ２（第１および第２スイッチング素子）のゲートがオフ電位へと向かう。
【００７１】
これにより、ＦＥＴＱ１およびＦＥＴＱ２はオフ状態（非導通状態）へ向かう。この結果、負荷電流路上の電流が低下し、抵抗Ｒ１の端子間電圧が低下してトランジスタＱ５の順バイアス電圧以下となる。この結果、トランジスタＱ５がオフとなり、点Ｃは接地解除されて高電位となる。
【００７２】
点Ｃが高電位となると、バッファ増幅器１６を介した制御によりＦＥＴＱ１およびＱ２がオン状態（導通状態）へと向かう。この結果、負荷電流路上の電流は増加する。この負帰還動作により、負荷電流は一定電流（この場合、トランジスタＱ５が順バイアスとなるときの電流）で均衡する。なお、この負帰還動作は瞬時に行われるため、正常電流から過電流に移行した時点で直ちに一定電流に均衡し、過電流が持続する限り一定電流が保持される。従って本回路では、正常電流と過電流との差分のみが抑止されて負荷には適宜の電流が供給され続ける。つまり、過電流が印加されても直ちに負荷電流が遮断されない。
【００７３】
＜動作：負極性過電流の場合＞
次に、抵抗Ｒ１において点Ｂから点Ａの方向に過電流（負極性の過電流）が流れる場合の過電流抑止動作について説明する。
このとき抵抗Ｒ１の端子間電圧は、点Ｂの電位が点Ａの電位より高い。そして、端子間電圧がトランジスタＱ６のベースの順バイアス電圧を超えるとトランジスタＱ６がオンとなり、コレクタ電流が流れる。
【００７４】
点Ｃの電位は、正常時は上記の通り高電位であるが、トランジスタＱ６がオンとなると、点Ｃの電位がトランジスタＱ６を介して接地される。
【００７５】
その後の動作については、正極性の過電流の場合と同様となる。すなわち、負帰還動作により、負荷電流は一定電流（この場合、トランジスタＱ６が順バイアスとなるときの電流）で均衡する。
【００７６】
（１−４）タイマー部の構成と動作
＜構成＞
タイマー部１４では、npn型バイポーラトランジスタであるトランジスタＱ１０（第８スイッチング素子）を有する。トランジスタＱ１０のコレクタは直流電源＋Ｖccに接続され、ベースも抵抗Ｒ４を介して直流電源＋Ｖccに接続されている。
【００７７】
さらに、点Ｃ（トランジスタＱ９またはＱ５およびＱ６のコレクタ）に対して直列接続されたダイオードＤ１（第１整流素子）、抵抗Ｒ２（第２抵抗素子）およびコンデンサＣ１(容量素子)を有する。ダイオードＤ１は、カソードが点Ｃに接続され、アノードが抵抗Ｒ２に接続される。コンデンサＣ１の一端である点Ｄは、トランジスタＱ１０のエミッタと接続されている。
【００７８】
さらに、タイマー部１４は、ダイオードＤ２（第２整流素子）を有し、そのアノードがトランジスタＱ１０のエミッタに、カソードがトランジスタＱ１０のベースに接続されている。
【００７９】
さらに、タイマー部１４は、pnp型バイポーラトランジスタであるトランジスタＱ１１（第９スイッチング素子）、npn型バイポーラトランジスタであるトランジスタＱ１２（第１０スイッチング素子）およびnpn型バイポーラトランジスタであるトランジスタＱ１３（第１１スイッチング素子）を有する。
【００８０】
トランジスタＱ１１は、ベースがコンデンサＣ１の他端である点Ｅに接続され、エミッタがダイオードＤ５および抵抗Ｒ３を介して直流電源＋Ｖccに接続され、コレクタがトランジスタＱ１２のベースに接続されている。
【００８１】
トランジスタＱ１２は、ベースがトランジスタＱ１１のコレクタと接続され、コレクタがダイオードＤ２のカソードに接続され、エミッタがトランジスタＱ１３のベースに接続されている。
【００８２】
トランジスタＱ１３は、ベースがトランジスタＱ１２のエミッタと接続され、コレクタが点Ｃ（トランジスタＱ９またはＱ５およびＱ６のコレクタ）に接続され、エミッタが接地されている。トランジスタＱ１２とトランジスタＱ１３はダーリントン接続である。
【００８３】
さらに、トランジスタＱ１０のコレクタとコンデンサＣ１の他端である点Ｅの間にリセットスイッチＲＳ（スイッチ素子）が接続されている。
【００８４】
さらに、トランジスタＱ１０のコレクタとダイオードＤ１のカソードの間に抵抗Ｒ６（第４抵抗素子）が接続されている。トランジスタＱ１０のコレクタは直流電源に接続され、ベースは抵抗Ｒ４により順バイアスされている。
【００８５】
さらに、点ＣとコンデンサＣ１の他端である点Ｅの間に抵抗Ｒ７（第３抵抗素子）が接続されている。
【００８６】
＜動作：正常時＞
正常時は、前述の通り点Ｃの電位が高電位である。このとき、トランジスタＱ１０は、コレクタに直流電源＋Ｖccが印加されかつ抵抗Ｒ４を介して直流電源＋Ｖccがベースを順バイアスするため、オン状態である。しかしながら、エミッタ電位は抵抗Ｒ７を介して点Ｃの高電位となっているため、電流は流れない。コンデンサＣ１も初期状態（未充電）であるが、両端間電圧が生じないため充電されない。すなわち、タイマーは作動していない状態である。
【００８７】
＜動作：過電圧時または過電流時＞
過電圧時または過電流時には、トランジスタＱ９、Ｑ５またはＱ６（第５、第６または第７スイッチング素子）のコレクタが接地され、点Ｃが接地電位となる。すると、点Ｅの電位が降下してトランジスタＱ１０（第８スイッチング素子）に電流が流れ始め、コンデンサＣ１（容量素子）の充電が開始される。このときの電流路は、直流電源＋Ｖcc→トランジスタＱ１０(コレクタ→エミッタ)→コンデンサＣ１→抵抗Ｒ２→ダイオードＤ１→点Ｃ→トランジスタＱ９（コレクタ→エミッタ→ダイオードＤ３）、Ｑ５またはＱ６(コレクタ→エミッタ)→点Ａ、となる。
【００８８】
このときの時定数は、コンデンサＣ１×抵抗Ｒ２で決定される。なお、抵抗Ｒ７は抵抗Ｒ２より十分大きい値とする。時定数は、例えば２００msであり、これがタイマー作動期間に相当する。タイマー作動期間中は、過電圧抑止部および過電流抑止部は前述の通り動作している。もしこの間に過電圧および過電流の状態が解消され、トランジスタＱ９、Ｑ５およびＱ６のコレクタが全て接地解除されたならば、点Ｃは高電位に復帰し、正常時動作に戻る。タイマー部１４も初期状態に戻る。
【００８９】
過電圧または過電流の状態が持続すればコンデンサＣ１が充電されていき、点Ｅの電位が点Ｃの電位（接地電位）に向かって降下していく。そして時定数に相当するタイマー作動期間を経過したとき、点Ｅの電位がトランジスタＱ１１（第９スイッチング素子）のベースを順バイアスし、トランジスタＱ１１がオンする。
【００９０】
トランジスタＱ１１がオンしてコレクタ電流が流れると、この電流がトランジスタＱ１２およびＱ１３（第１０および第１１スイッチング素子）で構成するダーリントン回路に流れ、トランジスタＱ１２およびＱ１３がオンする。これにより、コンデンサＣ１がダイオードＤ２（第２整流素子）を介して放電し始める。このときの電流路は、コンデンサＣ１のＤ点→ダイオードＤ２→トランジスタＱ１２(コレクタ→エミッタ)→トランジスタＱ１３(ベース→エミッタ)→接地点（点Ａ）、となる。
【００９１】
この電流路に放電電流が流れると、コンデンサＣ１の一端である点Ｄ（コンデンサＣ１の正極側）の電位はほぼ接地電位となり、同時に、コンデンサＣ１の他端である点Ｅの電位はさらに深く降下する。これによりトランジスタＱ１１はさらに深く順バイアスされ、トランジスタＱ１２およびＱ１３も同様にオン状態が強化される。この正帰還動作により、点Ｅの深く降下した電位がそのまま保持され、トランジスタＱ１１、Ｑ１２およびＱ１３はオン状態にロックされる（以下、「オンロック状態」と称する）。この結果、トランジスタＱ１３のコレクタに接続された点Ｃの電位が接地電位に保持される。すなわち、ＦＥＴＱ１およびＦＥＴＱ２はオフ状態に保持され、負荷電流路は遮断されたままとなる。
【００９２】
タイマー作動時間が経過してオンロック状態となった後は、過電圧および過電流が解消（すなわちトランジスタＱ９、Ｑ５およびＱ６のコレクタが接地解除）されても本回路は正常時状態に復帰しない。これにより、過電圧または過電流の状態が一定時間以上持続することによる弊害を回避できる。
【００９３】
なお、ダイオードＤ２が導通すると上記のとおり、トランジスタＱ１０のベースが接地電位となり逆バイアスされるためトランジスタＱ１０はオフとなる。
【００９４】
ここで、図２を参照してオンロック状態となった後のタイマー部１４の回路動作について補足説明する。図２は、オンロック状態におけるタイマー部１４を等価的に表した回路図である。トランジスタＱ１２およびＱ１３は等価的に短絡またはＰＮ接合素子で示される。トランジスタＱ１０がオフとなるため、トランジスタＱ１０を介したコンデンサＣ１の充電路は遮断される。さらにコンデンサＣ１は、直流電源＋Ｖcc→抵抗Ｒ３→ダイオードＤ５→トランジスタＱ１１(エミッタ→ベース)→抵抗Ｒ２→ダイオードＤ１→点Ｃ→トランジスタＱ１３(コレクタ→エミッタ)→接地点（点Ａ）という電流路で逆充電される。しかしながら、この逆充電によって点Ｅの電位は上昇しない。これは、トランジスタＱ１１の電流増幅作用により、抵抗Ｒ２の値が実質的に電流増幅率ｈfe分の１となり、非常に小さくなるためである。よって、点Ｅはほぼ接地されていることと等価となる。この結果、トランジスタＱ１１のエミッタが高電位のためトランジスタＱ１１のベースは順バイアス状態を保持される。
【００９５】
＜動作：手動復帰時＞
再び図１を参照して、タイマー部１４の手動復帰時の動作を説明する。
上記のオンロック状態にあるとき、リセットスイッチＲＳを押して導通させると、リセットスイッチの一端には直流電源が接続されているためコンデンサＣ１の点Ｅに直流電源＋Ｖccの電圧が印加され、コンデンサＣ１が逆充電される。このときの電流路は、直流電源＋Ｖcc→リセットスイッチＲＳ→コンデンサＣ１→ダイオードＤ２→トランジスタＱ１２(コレクタ→エミッタ)→トランジスタＱ１３(ベース→エミッタ)→接地点(点Ａ)、となる。
【００９６】
コンデンサＣ１の逆充電により点Ｅの電位が上昇し、トランジスタＱ１１が逆バイアスとなってオフし、これによりトランジスタＱ１２およびＱ１３もオフとなる。トランジスタＱ１３のコレクタが接地解除されることにより点Ｃが接地解除される。この結果、負荷電流路の導通が復帰する。
【００９７】
さらに、トランジスタＱ１２がオフするためＱ１２のコレクタが接地解除されるため、トランジスタＱ１０が再び順バイアスされてオンし、トランジスタＱ１０に電流が流れることにより、逆充電されたコンデンサＣ１が放電される。このときの電流路は、コンデンサＣ１（点Ｅ）→抵抗Ｒ２→ダイオードＤ１→抵抗Ｒ６→トランジスタＱ１０(コレクタ→エミッタ)→コンデンサＣ１(点Ｄ)、となる。これにより、タイマー部は初期状態に戻る。
【００９８】
この手動復帰動作は、過電圧および過電流が解消されている状態で有効である。すなわち、点ＣがトランジスタＱ９、Ｑ５またはＱ６によって接地されておらず、かつトランジスタＱ１３のみによって接地されている状態である。従って、トランジスタＱ１３をオフにすることで点Ｃが接地解除される。
【００９９】
仮に、過電圧また過電流が解消されていないときは、手動復帰動作によりトランジスタＱ１３がオフになっても点Ｃは接地解除されない。
【０１００】
手動復帰直後に、負荷機器の突入電流により過電流が流れたとしても、再びタイマー部が作動するためタイマー作動期間中は負荷電流が遮断されることはない。そして、タイマー作動期間中に突入電流による過電流が解消されれば、その後は正常時の動作となる。
【０１０１】
（１−５）過熱抑止部
＜構成＞
過熱抑止部１５は、ＦＥＴＱ１および／またはＦＥＴＱ２と温度結合されたサーミスタｔｈ（温度感応素子）と、pnp型バイポーラトランジスタであるトランジスタＱ１４（第１２スイッチング素子）とを備える。サーミスタｔｈの一端はトランジスタＱ１４のベースに接続され、他端は接地される。トランジスタＱ１４のコレクタは、タイマー部のトランジスタＱ１２のベースに接続され、エミッタおよびベースには、直流電源＋Ｖccから得られる直流電圧が印加される。
【０１０２】
＜動作＞
温度が正常時には、ベースバイアス抵抗とサーミスタの分圧によりベースが逆バイアスされ、トランジスタＱ１４はオフ状態となっている。
温度上昇に伴いサーミスタの抵抗値は低下する。サーミスタの抵抗値が一定以下となるとベースが順バイアスされ、トランジスタＱ１４がオンとなる。トランジスタＱ１４がオンとなると、トランジスタＱ１４のエミッタには直流電源＋Ｖccによる直流電圧が印加されてコレクタ電流が流れる。これにより、トランジスタＱ１２およびＱ１３（第１０および第１１スイッチング素子）が順バイアスされてオンとなる。トランジスタＱ１３がオンとなることにより、そのコレクタに接続された点Ｃが接地される。これにより、ＦＥＴＱ１およびＦＥＴＱ２が遮断される。
【０１０３】
トランジスタＱ１２およびＱ１３がオンすると、トランジスタＱ１０（第８スイッチング素子）は逆バイアスされオフとなる。従って、過熱抑止動作の際にはタイマーは作動しない。
【０１０４】
（２）第１の実施形態の変形形態
＜構成＞
図示しないが、図１に示した形態の変形形態について説明する。これは、過電圧抑止部１２における負帰還動作がない形態である。変形形態では、過電圧抑止部１２における抵抗Ｒ９と端子３線路の接続点Ｇとを切り離し、抵抗Ｒ９の一端を、ＦＥＴＱ１のドレイン側に接続する。すなわち、ツェナーダイオードＺ１およびＺ２は、ＦＥＴＱ１の入力側に接続されることとなる。その他の構成は、図１の形態と同じである。
【０１０５】
＜動作＞
ツェナーダイオードＺ１（第１ツェナー）が過電圧を検知するとトランジスタＱ７（第３スイッチング素子）がオンとなり、トランジスタＱ９（第５スイッチング素子）がオンとなる。ツェナーダイオードＺ２（第２ツェナー）が過電圧を検知するとトランジスタＱ８（第４スイッチング素子）がオンとなり、トランジスタＱ９（第５スイッチング素子）がオンとなる。トランジスタＱ９がオンとなると、点Ｃが接地電位となる。
【０１０６】
点Ｃが接地電位となると、ＦＥＴＱ１およびＦＥＴＱ２のゲートは接地電位となり、ＦＥＴＱ１およびＦＥＴＱ２はオフとなる。これにより端子３線路の負荷電流は即時遮断される。この負荷電流遮断による負荷側の電圧低下は、ツェナーダイオードＺ１およびＺ２に対する印加電圧には反映されない。よって、負帰還動作は働かない。
【０１０７】
なお、この変形形態においても、点Ｃが接地電位となることによりタイマー部が作動し始める。時定数に相当する期間の経過前に過電圧が解消されたならば、回路は正常状態に復帰するが、時定数に相当する期間が経過した後は、トランジスタＱ１３がオンロック状態となることにより点Ｃが接地保持される。点Ｃが接地保持されてしまうと、過電圧が解消されても回路は復帰しない。その場合は、リセットスイッチＲＳにより手動復帰させる。
【０１０８】
（３）第２の実施形態
＜構成＞
図３は、本発明の過電圧過電流保護回路の第２の実施形態の一例を示す回路図である。第２の実施形態は、過電圧抑止部１２、過電流抑止部１３、過熱抑止部１５、ＦＥＴＱ１およびＦＥＴＱ２、並びにバッファ増幅器１６については同じ構成であるが、タイマー部１４に関する構成が異なっており、タイマー部１４がロックオン状態となった際に自動復帰動作を行うことができる。
【０１０９】
図３の回路では、タイマー部１４に手動のリセットスイッチは設けられない。さらに、トランジスタＱ９（第５スイッチング素子）並びにトランジスタＱ５およびＱ６（第６および第７スイッチング素子）のコレクタである点Ｃと、トランジスタＱ１３（第１１スイッチング素子）のコレクタである点Ｆとの間にダイオードＤ４（第３整流素子）が接続される。ダイオードＤ４は、アノードが点Ｆに、カソードが点Ｃに接続されている。点Ｆは、バッファ増幅器１６の入力点でもある。バッファ増幅器１６はＦＥＴＱ１およびＦＥＴＱ２（第１および第２スイッチング素子）のゲートを制御する。
【０１１０】
さらに、トランジスタＱ１３のコレクタすなわち点Ｆは、抵抗Ｒ８を介して直流電源＋Ｖccに接続される。従って、抵抗Ｒ８は、ＦＥＴＱ１およびＦＥＴＱ２のゲートに対してオン電圧を印加可能である。
【０１１１】
＜動作：正常時、過電圧および過電圧の場合＞
正常時の動作は、図１の形態と同様であり、点Ｃおよび点Ｆとも高電位である。
過電圧時の過電圧抑止部１２の動作は、図１の形態と同様であり、過電圧を検知するとトランジスタＱ９がオンして点Ｃが接地される。また、過電流時の過電流抑止部１３の動作も、図１の形態と同様であり、過電流を検知するとトランジスタＱ５またはＱ６がオンして点Ｃが接地される。このとき、ダイオードＤ４を介して点Ｆも接地される。
【０１１２】
点Ｃが接地されると、タイマー部１４は図１の形態と同様に動作して、トランジスタＱ１３がオンロック状態となり、点Ｆが接地保持される。
【０１１３】
＜自動復帰動作＞
トランジスタＱ１３がオンロック状態であって点Ｆが接地保持されているとき、過電圧および過電流が復帰して点Ｃが高電位に復帰したとする。
このとき、点Ｃと点Ｆの電位差に対してダイオードＤ４は逆極性であるため、点Ｆは接地電位のままであり、ＦＥＴＱ１およびＦＥＴＱ２はオフすなわち負荷電流路は遮断されている。
【０１１４】
しかしながら、点Ｃが高電位となると、直流電源＋Ｖcc→抵抗Ｒ６→抵抗Ｒ７→コンデンサＣ１→ダイオードＤ２→トランジスタＱ１２→トランジスタＱ１３→接地点（Ａ点）、の電流路で電流が流れ、コンデンサＣ１が逆充電される。これによりコンデンサＣ１の他端である点Ｅの電位が上昇し始める。このときの時定数は、コンデンサＣ１×（抵抗Ｒ７＋抵抗Ｒ６）で決定される。時定数は、例えば数秒程度であり、これが自動復帰期間に相当する。この自動復帰期間の経過後、点Ｅの電位が一定値に上昇するとトランジスタＱ１１のベースが逆バイアスされオフとなる。トランジスタＱ１１がオフとなると、トランジスタＱ１２およびＱ１３もオフとなり、点Ｆが高電位に復帰する。この結果、バッファ増幅器１６を介してＦＥＴＱ１およびＦＥＴＱ２のゲートにオン電圧が印加され、ＦＥＴＱ１およびＦＥＴＱ２が導通する。こうして、負荷電流路の導通が復帰する。
【０１１５】
この自動復帰期間中に、再び過電圧または過電流が生じると、点Ｃが接地されるためコンデンサＣ１の逆充電電流が流れなくなる。この結果、点Ｅの電位も上昇せず、オンロック状態は解除されない。従って、負荷電流路の導通は復帰しない。
【０１１６】
この自動復帰動作によれば、過電圧抑止部または過電流抑止部が作動しさらにタイマー部によって負荷電流路の遮断保持が行われた後、手動操作の必要なく適宜の期間経過後に自動的に負荷電流路の導通が回復する。
【０１１７】
本発明の回路例で示したＦＥＴ、バイポーラトランジスタは一例であり、ＮチャネルのＦＥＴをＰチャネルのＦＥＴ、npn型のバイポーラトランジスタをpnp型として、pnp型のバイポーラトランジスタをnpn型として使用することが可能である。この場合直流電源の極性を逆にし、ダイオードの極性を逆にすることで実現できる。
【図面の簡単な説明】
【０１１８】
【図１】本発明の過電圧過電流保護回路の第１の実施形態の一例を示す回路図である。
【図２】図１の回路において、オンロック状態におけるタイマー部を等価的に表した回路図である。
【図３】本発明の過電圧過電流保護回路の第２の実施形態の一例を示す回路図である。
【符号の説明】
【０１１９】
１０  入力部
１１  出力部
１２  過電圧抑止部
１３  過電流抑止部
１４  タイマー部
１５  過熱抑止部
１６  バッファ増幅器
Ｑ１、Ｑ２  ＦＥＴ（第１、第２スイッチング素子）
Ｑ３、Ｑ４  バイポーラトランジスタ
Ｑ５、Ｑ６  バイポーラトランジスタ(第６、第７スイッチング素子)
Ｑ７、Ｑ８  バイポーラトランジスタ(第３、第４スイッチング素子)
Ｑ９  バイポーラトランジスタ(第５スイッチング素子)
Ｑ１０  バイポーラトランジスタ(第８スイッチング素子)
Ｑ１１、Ｑ１２、Ｑ１３  バイポーラトランジスタ(第９、第１０、第１１スイッチング素子)
Ｑ１４  バイポーラトランジスタ(第１２スイッチング素子)
Ｄ１〜Ｄ５  ダイオード
ＲＳ  リセットスイッチ
ｔｈ  サーミスタ
Ｚ１、Ｚ２  ツェナーダイオード
【図１】
2007288819.tif 000003
【図２】
2007288819.tif 000004
【図３】
2007288819.tif 000005