(57)【要約】【課題】単純な加工により、括れ形成部の表面形状に自由度を持たせたメモリ素子を提供する。【解決手段】基板１上に、互いに種類の異なる層が複数積層されて成る積層部２と、積層部２に設けられた第１の溝部８と、第１の溝部８内、および積層部２上に配置された磁性細線５と、磁性細線５にデータの記録を行なう書き込み素子６と、記録されたデータを再生する読み込み素子７と、を有する単位セルが複数接続されて成っており、データの記録により磁性細線５に形成される磁壁が、磁性細線５を流れる電流によって移動可能となっているメモリ素子において、互いに種類の異なる各層は周期的に配されており、第１の溝部内８に、互いに種類の異なる層のうちのいずれかの層に選択的に結晶粒３が設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に、互いに種類の異なる層が複数積層されて成る積層部と、
上記積層部に設けられた第１の溝部と、
上記第１の溝部内、および上記積層部上に配置された磁性細線と、
上記磁性細線にデータの記録を行なう書き込み素子と、
記録されたデータを再生する読み込み素子と、を有する単位セルが複数接続されて成っており、
データの記録により上記磁性細線に形成される磁壁が、上記磁性細線を流れる電流によって移動可能となっているメモリ素子において、
上記互いに種類の異なる層の各層は、周期的に配されており、
上記第１の溝部内における、上記互いに種類の異なる層のうちのいずれかの層に選択的に結晶粒が形成されていることを特徴とするメモリ素子。
【請求項２】
上記積層部は、基板材料層と絶縁層とが交互に積層されて成っていることを特徴とする請求項１に記載のメモリ素子。
【請求項３】
上記第１の溝部は、開口部の形状が矩形状となっており、
上記第１の溝部における２組の互いに対峙する側面のうち、
一方の互いに対峙する第１の側面には上記積層部が露出し、この積層部が露出した面に上記磁性細線が配されるようになっており、
他方の互いに対峙する第２の側面には絶縁膜が成膜されていることを特徴とする請求項２に記載のメモリ素子。
【請求項４】
上記結晶粒は、上記第１の溝部内を高温にして、基板材料、もしくは、基板材料と同じ結晶構造の材料を用いることにより形成されていることを特徴とする請求項３に記載のメモリ素子。
【請求項５】
上記基板材料層はシリコン層であり、上記結晶粒の組成はＳｉｘＧｅ１−ｘ(０≦ｘ≦１)であることを特徴とする請求項３または４に記載のメモリ素子。
【請求項６】
隣接する単位セルにおける第１の溝部間の積層部上に、上記結晶粒の配置周期とほぼ同周期であり、該結晶粒と連続して配された突起状の括れ形成部を有し、
上記磁性細線は、上記第１の側面、上記第１の溝部の底面、および、上記括れ形成部が設けられた積層部上に、連続的に、周期的な膜厚分布を有するように形成されていることを特徴とする請求項３ないし５のいずれか１項に記載のメモリ素子。
【請求項７】
隣接する単位セルにおける第１の溝部間の積層部上に、上記結晶粒の配置周期とほぼ同周期であり、該結晶粒と連続して配された突起状の括れ形成部を有し、
上記磁性細線は、上記第１の側面、上記第１の溝部の底面、および、上記括れ形成部が設けられた積層部上に、連続的に、膜厚が略一定であり、かつ、周期的に曲部を有するように形成されていることを特徴とする請求項３ないし５のいずれか１項に記載のメモリ素子。
【請求項８】
上記複数の単位セルが、２次元平面的、連続的、かつ、電気的に結合し、アレイ化して構成されていることを特徴とする請求項６または７に記載のメモリ素子。
【請求項９】
基板上に、互いに種類の異なる層を複数積層して成る積層部を形成し、該積層部に第１の溝部を形成し、該第１の溝部内および上記積層部上に磁性細線を形成するメモリ素子の製造方法において、
上記互いに種類の異なる層の各層を周期的に配し、
上記第１の溝部内における、上記互いに種類の異なる層のうちのいずれかの層に選択的に結晶粒を形成することを特徴とするメモリ素子の製造方法。
【請求項１０】
上記積層部を、基板材料層と絶縁層とを交互に積層して形成することを特徴とする請求項９に記載のメモリ素子の製造方法。
【請求項１１】
上記第１の溝部を、上記積層部に、互いに離間した２つの第２の溝部を形成し、これらの第２の溝部に絶縁膜を埋め込み、これらの絶縁層にて挟まれた箇所を開口部の形状が矩形状になるようにエッチングすることにより形成し、
上記第１の溝部における２組の互いに対峙する側面のうち、
一方の互いに対峙する第１の側面には上記積層部を露出させて、
他方の互いに対峙する第２の側面を、上記絶縁膜にて成膜することを特徴とする請求項１０に記載のメモリ素子の製造方法。
【請求項１２】
上記結晶粒は、上記第１の溝部内を高温にして、基板材料、もしくは、基板材料と同じ結晶構造の材料を用いて形成することを特徴とする請求項１０または１１に記載のメモリ素子の製造方法。
【請求項１３】
隣接する単位セルにおける第１の溝部間の積層部上に、上記結晶粒の配置周期とほぼ同周期であり、該結晶粒と連続して配された突起状の括れ形成部を形成し、
上記第１の溝部に磁性材料を埋め込み、異方性エッチングによって、上記第１の側面、上記第１の溝部の底面、および上記括れ形成部が設けられた積層部上に、連続的に、周期的な膜厚分布を有する上記磁性細線を形成することを特徴とする請求項１１または１２に記載のメモリ素子の製造方法。
【請求項１４】
隣接する単位セルにおける第１の溝部間の積層部上に、上記結晶粒の配置周期とほぼ同周期であり、該結晶粒と連続して配された突起状の括れ形成部を形成し、
レーザアブレーション法を用いて、上記第１の側面、上記第１の溝部の底面、および、上記括れ形成部が設けられた積層部上に、連続的に、膜厚が略一定であり、かつ、周期的に曲部を有する上記磁性細線を形成することを特徴とする請求項１１または１２に記載のメモリ素子の製造方法。
【請求項１５】
上記複数の単位セルを２次元平面的、連続的、かつ、電気的に結合し、アレイ化することを特徴とする請求項１３または１４に記載のメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁壁の移動を用いた大容量のメモリ素子およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、新型の不揮発性メモリへの期待が高まっている。これは、コスト競争力でフラッシュ・メモリに対抗しうるメモリが出現してきたからである。そのひとつとして、３次元型メモリが挙げられる。一般的に、３次元型メモリは、セル・アレイを縦方向に積層するメモリであり、層数に応じて１ビットあたりの実効的なセル面積とセルあたりのコストを削減することができる。その中で、特に容量において、大きなポテンシャルを有する不揮発性メモリとして、ＩＢＭ社が提案した磁性材料を用いた不揮発性メモリ（ＭＲＴＭ：Ｍａｇｎｅｔｉｃ  Ｒａｃｅ−Ｔｒａｃｋ  Ｍｅｍｏｒｙ）がある。ＭＲＴＭはＳｉ基板と垂直方向に配置した磁性細線に情報を多数記録するため、１ビットあたりの実効的なセル面積が小さい。このような多ビットメモリ構成にすることにより、ビット単価（ビット当たりのコスト）が低下する。
【０００３】
例えば、特許文献１にＭＲＴＭの基本構成が開示されている。図９に、特許文献１に記載されているＭＲＴＭ単位セルの概略構成図を示す。ＭＲＴＭ単位セルは、磁性細線部１００がＵ字型形状でＳｉ基板上溝内に形成されている。図８の右拡大図に示すように、磁性細線部１００の下には、磁性細線部１００に記録を行なう書き込みデバイス１０１と、磁性細線部１００に記録されたデータを再生する読み込みデバイス１０２が配置されている。
【０００４】
書き込みデバイス１０１によって記録が行なわれる際、磁性細線部１００内には磁化方向を記録情報とする記録部１０３と異なる磁化方向を持つ記録部間に形成される磁壁１０４が形成される。書き込みデバイス１０１によって記録されたデータを再生する際、磁性細線部１００にパルス電流を与えて磁壁１０４を移動する、つまり、読み込みデバイス１０２上に所望の記録部１０３を移動させることにより、所望のデータを取得することが可能となる。例えば、記録部１０３の周期的長さを約０．１μｍ、磁性細線部１００の深さ１０５を約１０μｍとすることにより、単位セルに約１００ビットの記録を可能とした大容量メモリが実現できる。そして、図１０に示すように、それぞれの単位セルを電気的に複数接続させることにより、メモリチップが構成される。
【０００５】
磁性細線部１００の所望の領域にデータを記録し、所望のデータを再生するには、磁壁１０４の移動を制御する必要がある。一般的に磁壁１０４の移動の向きは、与えるパルス電流の向きによって変えることができる。また、磁壁１０４の移動量は、与えるパルス電流のパルス数によって変えることができる。しかし、磁性細線部１００の形状に依存して磁壁１０４の移動量に誤差が生じる可能性が高い。このことから、移動した磁壁１０４が安定して存在し得るピニングサイトを形成する必要がある。そして、このピニングサイト形成と電流パルスの制御により、磁壁１０４の移動を制御する必要がある。
【０００６】
図９の左拡大図に、磁壁１０４をピニングするための磁性細線部１００の加工形状を示す。磁壁１０４の移動制御を行なうには、磁性細線部１００内に磁壁１０４が安定してピニングされるピニングサイトを形成すればよい。この方法として、磁性細線部１００にピニングサイトとなる括れ加工部１０６を形成する方法がある。この括れ加工部１０６位置で、磁壁１０４は安定して存在することができる。
【０００７】
磁性細線部１００に加工を行なう上記方法以外に、ピニングサイトを形成する方法として、磁性細線部１００を配置させる溝に加工を行なう方法が特許文献２に開示されている。磁壁１０４をピニングするための溝形状を図１０に示す。まず、少なくとも２種類の材料を交互に積層(層Ａおよび層Ｂ)させる。次に、エッチングによって磁性細線部１００を埋め込むための２つの溝形成部１０７を形成する。エッチングを行なう際、層Ａと層Ｂのエッチングレートの違いにより、図に示すような括れ形成部１０８を溝形成部１０７側面に形成することができる。この溝形成部１０７に磁性細線部１００を埋め込むことにより、磁性細線部１００に括れ形成部１０８による膜厚分布を与えることができる。この膜厚の薄い部分で、磁壁１０４は安定して存在することが可能となり、磁壁１０４の移動を制御することができる。
【特許文献１】米国特許第６８３４００５号公報（平成１６年１２月２１日  公開）
【特許文献２】米国特許２００４/０２５１２３２号公報（平成１６年１２月１６日  公開）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載されている磁壁１０４をピニングするための磁性細線部１００の形状加工について、３次元的に配置する深さ１０μｍ以上の磁性細線部１００の側面に直接加工を行なうことは、Ｓｉ基板上溝内への形成前および形成後であっても、共に困難である。そして、０．１μｍほどの記録部１０３の周期的長さごとに、微細な加工を３次元的に配置された磁性細線部１００全面にわたって行なうことは、加工プロセスが困難となることは明確である。
【０００９】
特許文献２に記載された磁性細線部１００を配置させる溝形成部１０７に加工を行なう方法では、層Ａと層Ｂのエッチングレートの違いにより、図に示すような括れ形成部１０８を溝形成部１０７側面に形成しているので、括れ形成部１０８の表面は略平面状の形状となり、表面形状に自由度がない。また、括れ形成部１０８のそれぞれの括れ幅よりも磁壁１０４の幅が小さい場合、括れ幅における磁壁１０４のピニング位置にずれが生じる。つまり、磁壁１０４の移動の制御を向上させるには、括れ形成部１０８の表面形状に自由度をもたせることが望まれる。
【００１０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、単純な加工により、括れ形成部の表面形状に自由度を持たせたメモリ素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明のメモリ素子は、上記課題を解決するために、基板上に、互いに種類の異なる層が複数積層されて成る積層部と、上記積層部に設けられた第１の溝部と、上記第１の溝部内、および上記積層部上に配置された磁性細線と、上記磁性細線にデータの記録を行なう書き込み素子と、記録されたデータを再生する読み込み素子と、を有する単位セルが複数接続されて成っており、データの記録により上記磁性細線に形成される磁壁が、上記磁性細線を流れる電流によって移動可能となっているメモリ素子において、上記互いに種類の異なる層の各層は、周期的に配されており、上記第１の溝部内における、上記互いに種類の異なる層のうちのいずれかの層に選択的に結晶粒が形成されていることを特徴としている。
【００１２】
また、本発明のメモリ素子の製造方法は、上記課題を解決するために、基板上に、互いに種類の異なる層を複数積層して成る積層部を形成し、該積層部に第１の溝部を形成し、該第１の溝部内および上記積層部上に磁性細線を形成するメモリ素子の製造方法において、上記互いに種類の異なる層の各層を周期的に配し、上記第１の溝部内における、上記互いに種類の異なる層のうちのいずれかの層に選択的に結晶粒を形成することを特徴としている。
【００１３】
本発明のメモリ素子では、互いに種類の異なる複数の層を積層させて積層部とし、この積層部に第１の溝部を設けている。この互いに種類の異なる複数の層の各層を周期的に配している。そして、この第１の溝部内に互いに種類の異なる層のうちのいずれかの層に選択的に結晶粒を設けている。それゆえ、この溝部に磁性細線を形成すれば、周期的なピニングサイトを持った磁性細線を簡単に作製することができる。
【００１４】
さらに、積層部の溝部内に選択的にピニングサイトを設けているのは、結晶粒であるので、単に積層部をエッチングする従来技術に比して、表面形状にもある程度の自由度を持たせることができる。また、結晶粒により、この上に形成した磁性細線内を移動する磁壁の移動位置を制御することができる。
【００１５】
また、本発明のメモリ素子では、上記積層部は、基板材料層と絶縁層とが交互に積層されて成っていることが好ましい。
【００１６】
また、本発明のメモリ素子の製造方法では、上記積層部を、基板材料層と絶縁層とを交互に積層して形成することが好ましい。
【００１７】
上記構成によれば、基板材料を結晶粒の成長に用いることによって、基板材料層に結晶粒を成長させることができるため、容易に結晶粒を形成させることができる。
【００１８】
また、本発明のメモリ素子では、上記第１の溝部は、開口部の形状が矩形状となっており、上記第１の溝部における２組の互いに対峙する側面のうち、一方の互いに対峙する第１の側面には上記積層部が露出し、この積層部が露出した面に上記磁性細線が配されるようになっており、他方の互いに対峙する第２の側面には絶縁膜が成膜されていることが好ましい。
【００１９】
また、本発明のメモリ素子の製造方法では、上記第１の溝部を、上記積層部に、互いに離間した２つの第２の溝部を形成し、これらの第２の溝部に絶縁膜を埋め込み、これらの絶縁層にて挟まれた箇所を開口部の形状が矩形状になるようにエッチングすることにより形成し、上記第１の溝部における２組の互いに対峙する側面のうち、一方の互いに対峙する第１の側面には上記積層部を露出させて、他方の互いに対峙する第２の側面を、上記絶縁膜にて成膜することが好ましい。
【００２０】
上記構成によれば、開口部の形状が矩形状の溝部を、結晶粒を形成する面と、結晶粒を形成しない面とに分けることができる。
【００２１】
また、本発明のメモリ素子では、上記結晶粒は、上記第１の溝部内を高温にして、基板材料、もしくは、基板材料と同じ結晶構造の材料を用いることにより形成されていることが好ましい。
【００２２】
また、本発明のメモリ素子の製造方法では、上記結晶粒は、上記第１の溝部内を高温にして、基板材料、もしくは、基板材料と同じ結晶構造の材料を用いて形成することが好ましい。
【００２３】
上記構成によれば、第１の溝部内に高温にて基板材料、もしくは、基板材料と同じ結晶構造の材料を成膜することによって、基板材料層上に優先的に結晶粒を形成することができ、結晶粒を１組の対峙する側面に形成した磁性細線内を移動する磁壁の移動位置を制御することができる。
【００２４】
また、本発明のメモリ素子では、上記基板材料層はシリコン層であり、上記結晶粒の組成はＳｉｘＧｅ１−ｘ(０≦ｘ≦１)であることが好ましい。上記構成によれば、基板材料層はシリコン層であり、結晶粒は、ＳｉｘＧｅ１−ｘ(０≦ｘ≦１)であるので、結晶粒の表面形状および幅に自由度を与えることができ、表面形状が球面状であるドットとして結晶粒を形成した際には、磁壁のピニングサイトの頂上を中心とした位置に制御することができる。
【００２５】
また、本発明のメモリ素子では、隣接する単位セルにおける第１の溝部間の積層部上に、上記結晶粒の配置周期とほぼ同周期であり、該結晶粒と連続して配された突起状の括れ形成部を有し、上記磁性細線は、上記第１の側面、上記第１の溝部の底面、および、上記括れ形成部が設けられた積層部上に、連続的に、周期的な膜厚分布を有するように形成されていることが好ましい。
【００２６】
また、本発明のメモリ素子の製造方法では、隣接する単位セルにおける第１の溝部間の積層部上に、上記結晶粒の配置周期とほぼ同周期であり、該結晶粒と連続して配された突起状の括れ形成部を形成し、上記第１の溝部に磁性材料を埋め込み、異方性エッチングによって、上記第１の側面、上記第１の溝部の底面、および上記括れ形成部が設けられた積層部上に、連続的に、周期的な膜厚分布を有する上記磁性細線を形成することが好ましい。
【００２７】
上記構成によれば、結晶粒を有する、互いに対峙する第１の側面、第１の溝部の側面、および、括れ形成部が設けられた積層部上に磁性細線が連続的に接触するように、周期的な膜厚分布を有する磁性細線を形成している。それゆえ、溝部内にＵ字型に、および、溝部と溝部との間、単位セルと単位セルとの間に連続的に、磁壁の移動を制御することができる。
【００２８】
また、本発明のメモリ素子では、隣接する単位セルにおける第１の溝部間の積層部上に、上記結晶粒の配置周期とほぼ同周期であり、該結晶粒と連続して配された突起状の括れ形成部を有し、上記磁性細線は、上記第１の側面、上記第１の溝部の底面、および、上記括れ形成部が設けられた積層部上に、連続的に、膜厚が略一定であり、かつ、周期的に曲部を有するように形成されていることが好ましい。
【００２９】
また、本発明のメモリ素子の製造方法では、隣接する単位セルにおける第１の溝部間の積層部上に、上記結晶粒の配置周期とほぼ同周期であり、該結晶粒と連続して配された突起状の括れ形成部を形成し、レーザアブレーション法を用いて、上記第１の側面、上記第１の溝部の底面、および、上記括れ形成部が設けられた積層部上に、連続的に、膜厚が略一定であり、かつ、周期的に曲部を有する上記磁性細線を形成することが好ましい。
【００３０】
上記構成によれば、結晶粒を有する、互いに対峙する第１の側面、第１の溝部の側面、および、括れ形成部が設けられた積層部上に磁性細線が連続的に接触するように、周期的な曲部を有する磁性細線を形成している。それゆえ、溝部内にＵ字型に、および、溝部と溝部との間、単位セルと単位セルとの間に連続的に、磁壁の移動を制御することができる。
【００３１】
また、本発明のメモリ素子では、上記複数の単位セルが、２次元平面的、連続的、かつ、電気的に結合し、アレイ化して構成されていることが好ましい。
【００３２】
また、本発明のメモリ素子の製造方法では、上記複数の単位セルを２次元平面的、連続的、かつ、電気的に結合し、アレイ化することが好ましい。
【００３３】
上記構成によれば、結晶粒が形成されている側面の方向を同じ方向にして、第１の溝部を２次元的、連続的、かつ電気的に結合して、アレイ化しているので、磁性細線の形成プロセスまたは加工プロセスを簡略化することができる。
【発明の効果】
【００３４】
本発明のメモリ素子は、以上のように、基板上に、互いに種類の異なる層が複数積層されて成る積層部と、上記積層部に設けられた第１の溝部と、上記第１の溝部内、および上記積層部上に配置された磁性細線と、上記磁性細線にデータの記録を行なう書き込み素子と、記録されたデータを再生する読み込み素子と、を有する単位セルが複数接続されて成っており、データの記録により上記磁性細線に形成される磁壁が、上記磁性細線を流れる電流によって移動可能となっているメモリ素子において、上記互いに種類の異なる層の各層は、周期的に配されており、上記第１の溝部内における、上記互いに種類の異なる層のうちのいずれかの層に選択的に結晶粒が形成されている。
【００３５】
また、本発明のメモリ素子の製造方法は、以上のように、基板上に、互いに種類の異なる層を複数積層して成る積層部を形成し、該積層部に第１の溝部を形成し、該第１の溝部内および上記積層部上に磁性細線を形成するメモリ素子の製造方法において、上記互いに種類の異なる層の各層を周期的に配し、上記第１の溝部内における、上記互いに種類の異なる層のうちのいずれかの層に選択的に結晶粒を形成している。
【００３６】
従って、単純な加工により、括れ形成部の表面形状に自由度を持たせたメモリ素子およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３７】
本発明の一実施の形態について図面を用いて説明する。
【００３８】
本実施の形態のＭＲＴＭ（Magnetic Race-Track Memory）のメモリチップ（メモリ素子）は、図２に示すように、単位セルがマトリクス状に配されて構成されている。そして、概略的には行方向に延びた磁性細線と、列方向に延びた書き込み素子および読み込み素子との交点に、単位セルが配されている。
【００３９】
磁性細線は、行方向に隣接する単位セルを互いに接続している。書き込み素子および読み込み素子は、列方向に延びて設けられている。なお、実際には、書き込み素子および読み込み素子は、それぞれ互いに独立した部材であるが、図２では、簡単のため、同一の部材にて示されている。
【００４０】
図１は、単位セルの概略構成を拡大して示す断面図である。
【００４１】
この単位セルは、同図に示すように、基板（Ｓｉ基板）１と、積層部２と、突起状の結晶粒３と、同じく突起状の括れ形成部４と、磁性細線５と、書き込み素子６と、読み込み素子７とを有している。
【００４２】
基板１は、シリコン（Ｓｉ）から成っており、この単位セルの基台としての役割を有している。
【００４３】
積層部２は、基板１上に絶縁層１０および基板材料層（ａ−Ｓｉ層；アモルファスシリコン層）１１（互いに種類の異なる層）が交互に複数積層されて成っている。積層部２は、開口部の形状が矩形状の溝（第１の溝部）８を有している。溝８は、３次元的な磁性細線５を形成する役割を有している。ここで、「矩形上の」溝８とは、溝の内部構造が、直方体、または、立方体をしているような溝をいう。
【００４４】
なお、積層部２の両端（上端および下端）には、絶縁層１０が配されている。つまり、積層部２は、基板１上に、絶縁層１０→基板材料層１１→絶縁層１０→…→基板材料層１１→絶縁層１０の順に配されている。また、溝８の開口部の形状は、矩形となっており、その一辺の長さは、例えば１００ｎｍであり、溝８の深さは、例えば１０μｍである。
【００４５】
結晶粒３は、溝８において互いに対峙する、２組の側面のうち、一方の側面（第１面；第１の側面）１２の基板材料層１１に形成されている。それゆえ、結晶粒３は、基板材料層１１が配された周期と同周期で（周期的に）設けられている。結晶粒３は、磁性細線５に膜厚の薄い部分を形成する役割を有している。なお、溝８において、互いに対峙する他方の一組の側面（第２面；第２の側面）２０（図４（ａ）参照）には、結晶粒３が設けられていない。
【００４６】
括れ形成部４は、積層部２の上面（つまり、絶縁層１０の上面）、かつ、磁性細線５に沿って一定周期で複数形成されている。括れ形成部４は、結晶粒３と同様に、磁壁を安定して存在させるピニングサイトとしての役割を有している。また、括れ形成部４も結晶粒３とほぼ同周期で形成することが好ましい。なお、この括れ形成部４は、異方性エッチングなどの方法を用いれば、容易に形成することができる。
【００４７】
磁性細線５は、記録媒体としての役割と、隣接する単位セルを互いに電気的に接続する役割と、を有している。この磁性細線５は、積層部２の上面かつ基板１面に対して平行な部分（第１部分）と、溝８の第１面１２に沿って配された部分（第２部分）と、溝８の底面に配された部分（第３部分）と、が互いに連続的に接続されて成っている。
【００４８】
また、磁性細線５は、上記の結晶粒３および括れ形成部４により、膜厚分布を与えることができる。また、上記の結晶粒３および括れ形成部４にて形成された磁性細線５の膜厚が薄い部分は、後述する磁壁３１を安定して存在することが可能なピニングサイトとしての役割を有する。このような形状の磁性細線５と、磁壁を移動させるパルス電流の制御により磁壁の移動・位置を制御することができる。
【００４９】
書き込み素子６は、磁性細線５にデータの記録を行なう一方、読み込み素子７は、磁性細線５に記録されたデータを再生する役割を有している。書き込み素子６および読み込み素子７は、図１に示すように、それぞれ隣接する括れ形成部４間に位置する絶縁層１０に埋め込まれている。なお、書き込み素子６および読み込み素子７は、括れ形成部４のサイズに合わせて配置されている。
【００５０】
次に、図１に示す単位セルを形成する方法について、順を追って説明する。
【００５１】
まず、単位セルにおける結晶粒３を形成する方法について、第１プロセスおよび第２プロセスに分けて、説明する。
【００５２】
第１プロセス（溝８を形成する方法）について、図３（ａ）〜（ｅ）を用いて説明する。
【００５３】
図３（ａ）〜（ｅ）は、それぞれ、第１プロセスにおける平面図と、この平面図におけるＩ−Ｉ’断面図と、を示している。
【００５４】
まず、図３（ａ）の断面図に示すように、基板１上に、積層部２を形成する、つまり、基板１上に、絶縁層１０と基板材料層１１とを、両端（上端および下端）が絶縁層１０になるように、交互に積層する。絶縁層１０および基板材料層１１の積層後、積層部２の上端の絶縁層１０上に、第１レジスト膜９を形成する。第１レジスト膜９に、互いに離間した２つの第１貫通穴１３・１３’を設ける。これらの第１貫通穴１３・１３’は、図３（ａ）に示すように、平面形状も、断面形状も矩形状となるようにする。
【００５５】
また、絶縁層１０は、ＳｉＯ２、または、Ｓｉ３Ｎ４などの窒化膜などから成っており、基板材料層１１は、ａ−Ｓｉなどから成っている。絶縁層１０および基板材料層１１のそれぞれの膜厚は、約５０ｎｍとなっている。
【００５６】
次に、図３（ｂ）に示すように、プラズマなどを用いた異方性エッチングにより、第１レジスト膜９に形成された第１貫通穴１３・１３’と連続した第２貫通穴（溝加工部；第２の溝部）１４・１４’を絶縁層１０および基板材料層１１に設ける。第２貫通穴１４・１４’は、基板１の直上に配された絶縁層（積層部２の下端の絶縁層）１０の上面まで達するように設ける。また、第２貫通穴１４・１４’の平面形状は、第１貫通穴１３・１３’の平面形状と同一の形状とする。さらに、第２貫通穴１４・１４’の断面形状も矩形状となるようにする。
【００５７】
第２貫通穴１４・１４’を設けた後、図３（ｃ）に示すように、第２貫通穴１４・１４’に絶縁膜１５を充填する（埋める）。この絶縁膜１５としては、例えば、ＳｉＯ２、または、Ｓｉ３Ｎ４などを用いることができる。
【００５８】
絶縁膜１５の充填後、図３（ｄ）に示すように、第１レジスト膜９のうち、第１貫通穴１３・１３’の間に挟まれた部位１６を除去する。除去後、絶縁膜１５上に第２レジスト膜１７を、残りの第１レジスト膜９と連続し、かつ、該第１レジスト膜９と同じ膜厚になるように形成する。
【００５９】
絶縁膜１５上に第２レジスト膜１７を形成した後、図３（ｅ）に示すように、絶縁層１０および基板材料層１１のうち、絶縁膜１５にて挟まれた部位１８（図３（ｄ）参照）をエッチングする。このエッチングは、プラズマなどを用いた異方性エッチングである。これにより溝８を形成することができる。
【００６０】
次に、第２プロセスについて、図４（ａ）〜（ｅ）を用いて説明する。
【００６１】
図４（ａ）は、結晶粒３を形成する前段階を示す平面図であり、図４（ｂ）は、結晶粒３を形成した後段階を示す平面図である。また、図４（ｃ）は、図４（ａ）におけるＥ−Ｅ’断面を示す概略断面図であり、図４（ｄ）は、図４（ｂ）におけるＦ−Ｆ’断面を示す概略断面図であり、図４（ｅ）は、図４（ｂ）におけるＧ−Ｇ’断面を示す概略断面図である。なお、説明の便宜上、図４（ａ）〜（ｅ）では、第１レジスト膜９、および、第２レジスト膜１７が省略されている。
【００６２】
図４（ａ）（ｃ）に示すように、溝８の第１面１２には、積層部２が露出しており、第２面２０は、積層部２が第１プロセスにて充填した絶縁膜１５にて覆われている。結晶粒３の形成（成膜）は、Ｓｉ２Ｈ６（基板材料）を用いた、ｇｓ−ＭＢＥ（gas-source Molecular-Beam-Epitaxy）法にて行なう。
【００６３】
具体的には、まず、溝８の内部を７００°にして、ａ−Ｓｉから成る基板材料層１１を、結晶化する。なお、この基板材料層１１の結晶化は、基板１の熱処理を図ることによって行ってもよい。
【００６４】
次に、溝８の内部に、Ｓｉ２Ｈ６を噴射する。このＳｉ２Ｈ６の噴射により、図４（ｂ）〜（ｅ）に示すように、基板材料層１１に優先的に（選択的に）結晶粒（Ｓｉ結晶粒）３が成膜される。７００°という高温化で行っているため、溝８の内部の側面でＳｉは、マイグレーションを起こりやすい状態となっている。従って、絶縁層１０上に噴射されたＳｉも基板材料層１１に容易に移動する。
【００６５】
なお、絶縁層１０上には、核が発生するのみであり、Ｓｉ結晶粒の成膜は起こらない。同様の理由により、絶縁層１０で形成されている、溝８の底面に噴射されたＳｉも基板材料層１１に移動するため、該溝８の底面にも結晶粒３は形成されない。
【００６６】
ここで、結晶粒３の幅Ｊ（図４（ｂ））は、第２面２０間の幅Ｋ（図４（ｂ））内に収まるように、１００ｎｍとなっている。結晶粒３の配置周期Ｌ（図４（ｄ））は、積層部２の基板材料層１１の周期と同一の周期である、約１００ｎｍとなっている。また、結晶粒３の高さＭ（図４（ｄ））は、約３０〜５０ｎｍとなっている。この結晶粒３の高さＭは、上記したＳｉ２Ｈ６の噴射量および噴射時間に依存して変わる。
【００６７】
また、結晶粒３の形成の途中において、基板材料層１１上で、結晶化サイトが複数形成されたとしても、それぞれの結晶サイトが大きくなり、一つの結晶粒３が形成される。磁性細線５内の磁壁の移動を制御するには、磁壁をピニングするためのピニングサイトが周期的に形成されていればよいので、ピニングサイトとなる基板材料層１１の結晶粒３は、単結晶であっても、多結晶であってもよい。
【００６８】
また、結晶粒３の形成方法は、上記したＳｉ２Ｈ６を用いたｇｓ−ＭＢＥ法に限定されず、Ｓｉ２Ｈ６およびＧｅＨ４（基板材料と同じ結晶構造の材料）を用いたｇｓ−ＭＢＥ法、または、ＧｅＨ４を用いたｇｓ−ＭＢＥ法であってもよい。これらのｇｓ−ＭＢＥ法を用いた場合の結晶粒３の組成は、ＳｉｘＧｅ１−ｘ（０≦ｘ≦１）となる。そして、結晶粒３にＧｅが含まれている場合、膜内歪が生じ、表面形状が変化する。
【００６９】
この結晶粒の組成は、Ｇｅの組成比によって変化する。Ｇｅの組成比が大きい場合、膜内歪が大きくなり、結晶粒の表面形状が半球面状（ドット形状）となる。Ｇｅの組成を変えることにより、膜内歪を変えることができ、結晶粒３の表面形状に自由度を与えることができる。結晶粒３の表面形状が、ドット形状となると、磁壁のピニングサイトはドット（半球）の頂上を中心に形成され、この頂上の位置を制御することにより、結晶粒３上における磁壁のピニングサイトのずれを制御することができる。また、結晶粒３が、ドット状に成長していくので、Ｓｉ２Ｈ６およびＧｅＨ４の噴射時間および噴射量をコントロールすることにより、結晶粒３の幅も制御することができる。
【００７０】
次に、括れ形成部４を形成する方法について説明する。
【００７１】
まず、図３（ｅ）に記載されている（図４（ａ）〜（ｅ）において省略されていた）第１レジスト膜９、および、第２レジスト膜１７を一旦取り除く。なお、上記第１レジスト膜９および第２レジスト膜１７を取り除いた後に、結晶粒３の成膜を行ってもよい。
【００７２】
次に、積層部２の最上部（上端）に位置している、絶縁層１０の表面に、結晶粒３と連続するように、結晶粒３の周期とほぼ同周期で括れ形成部４を異方性エッチングなどにより形成する。具体的には、例えば、図５（ａ）に示すように、括れ形成部４の配置周期Ｎは、１００ｎｍであり、括れ形成部４の高さＰは、３０ｎｍ〜５０ｎｍとなっており、それぞれ、結晶粒３の配置周期Ｌおよび結晶粒３の高さＭと同一となっている。
【００７３】
括れ形成部４を形成した後、一旦取り除いた第１レジスト膜９および第２レジスト膜１７を再度成膜する。次に、書き込み素子６の載置部分に対応する括れ形成部４間と、読み込み素子７の載置部分に対応する括れ形成部４間とに配された第１レジスト膜９をパターン化する。その後、これらの括れ形成部４間をパターンに基づいて異方性エッチングして、書き込み素子６の載置用の穴（不図示）、および、読み込み素子７の載置用の穴（不図示）を形成する。これらの穴に、書き込み素子６、および、読み込み素子７を埋め込む。書き込み素子６、および、読み込み素子７（合わせてヘッド素子ともいう）を絶縁性の材料（不図示）にて覆う。なお、このヘッド素子の作製方法は、ＭＲＡＭのヘッド作製方法と同等の技術である。
【００７４】
括れ形成部４、書き込み素子６、および読み込み素子７の形成後、図５（ａ）に示すように、磁性材料２１を溝８に埋め込むと共に、磁性材料２１によって括れ形成部４および積層部２の上端の絶縁層１０を覆う。このような磁性材料２１の埋め込みなどは、メッキ法などにより行なうことができる。磁性材料２１の具体例としては、ＦｅＮｉ、ＦｅＰｔ、ＦｅＣｒ、およびＦｅＶなどが挙げられる。
【００７５】
次に、図５（ａ）に示すように、この磁性材料２１上の結晶粒３が互いに対峙する方向に離間した、第３レジスト膜２２を形成する。第３レジスト膜２２を離間させる距離は、互いに対峙する結晶粒３の頂上部同士の距離よりも小さくなっている。
【００７６】
この磁性材料２１を異方性エッチングする。この異方性エッチングは、(i)第２面２０に磁性材料２１が残存しないように、(ii)溝８の底部における磁性材料２１が、第１面１２に残された磁性材料２１とほぼ同じ膜厚となるように、行なう。これにより、図５（ｂ）に示すように磁性細線５を形成することができる。なお、磁性細線５の括れ幅Ｗは、磁性細線５の膜厚が厚い部分の幅Ｖの５０〜７０％の膜厚となっている。磁性細線５の形成は、上記の方法以外にも、レーザアブレーション法を用いて行なってもよい。
【００７７】
ここでは、結晶粒３をＳｉ２Ｈ６およびＧｅＨ４を用いたｇｓ−ＭＢＥ法を用いて形成した場合について説明する。レーザアブレーション法によれば、磁性材料を薄膜堆積させることができる。従って、図６に示すように、磁性細線５を結晶粒３の形状に依存した形状で形成することができる。このレーザアブレーション法は、結晶粒３の形成方法として、Ｓｉ２Ｈ６およびＧｅＨ４を用いたｇｓ−ＭＢＥ法を用いることが好ましい。
【００７８】
この結晶粒３の形状に依存して形成された磁性細線５にて形成される曲部２５では、静磁エネルギーの増加が起こる。そして、この曲部２５で静磁エネルギーが最も小さくなるのは、曲部２５に磁壁が存在する時である。これにより、曲部２５は、ピニングサイトとなる。
【００７９】
次に、図７（ａ）〜（ｃ）を用いて、データの記録・再生の手順を示す。図７（ａ）は、上記の製造方法にて作製された単位セルであり、溝８内に形成された膜厚分布を有する磁性細線５に、書き込み素子６でデータの記録を、読み込み素子７で記録されたデータを再生する構成となっている。
【００８０】
書き込み素子６によって磁性細線５に対してデータの記録を行なうと、磁性細線５内に磁区（矢印は、磁化方向）３０と、この磁区の両端に配された磁壁３１と、が形成される。具体的には、書き込み素子６に電流を流し、この電流の周りに発生する磁界の向きによって、磁区３０の磁化方向を決定付けることができる。
【００８１】
図７（ｂ）に示すように、磁性細線５に多数のデータを記録するには、磁壁３１を磁区３０の周期的長さ分（隣接する磁壁３１間の距離）、矢印Ａの方向に電流パルスによって駆動（移動）させて、再度、書き込み素子６にて記録を行なう。この駆動と記録とを繰り返すことにより、図７（ｃ）のように、単位セルあたりにデータを多ビット化することが可能となる。
【００８２】
磁性細線に記録されたデータは、電流パルスにて矢印Ｂの方向に磁壁および磁区を駆動させて、記録されたデータを読み込み素子にて読み込む（再生する）ことにより、データの再生を行なうことができる。このような、駆動と再生とを繰り返すことにより、多ビット化したデータを読み込むことができる。
【００８３】
図８は単位セルの連結状態と、データ記録後の記録保管状態を示す。同図は、矢印Ｃの方向へ磁壁３１を移動させる電流パルスを与えて、書き込み素子６による記録を繰り返した後の状態である。同図に示すように、隣接する単位セル同士は、磁性細線５で接続することにより連結されている。磁性細線５は、記録データが保管される（つまり、磁区３０および磁壁３１が設けられている）記録領域３３と記録データが存在しないリザーブ領域３４と、を有している。
【００８４】
リザーブ領域３４を構成することにより、隣接する単位セル間でのデータの混合を防ぐことができる。図に示したようなデータ保管状態から、データを読み込み素子７で再生するには、パルス電流を与えて矢印Ｄの方向に磁壁３１および磁区３０を移動させ、読み込み素子７で記録データの再生を行なえばよい。
【００８５】
また、記録後、書き込み素子６および読み込み素子７の図８中左側に記録領域３３を移動させておき、記録データの再生および修正の際には、パルス電流を与えることにより、矢印Ｃの方向に磁壁３１を移動して、再生および修正を行なってもよい。
【００８６】
以上の実施例において、このメモリ素子は、単位セルの方向を同じ方向にして、単位セルを２次元平面的に、連続的に、かつ、電気的に結合し、アレイ化するものとする。
書き込み素子６および読み込み素子７は、溝側面、および、単位セルと単位セルの間いずれに形成しても構わない。
【００８７】
また、溝８の内外に関わらず、磁性細線５周辺は絶縁性の材料のみに覆われる、または部分的に接触する構成として構わない。
以上により、磁性細線を配置させる溝形成時に、溝側面に単純な加工プロセスおよび簡略な成膜プロセスによって形状に自由度を有する結晶粒を形成し、溝内に配置させる磁性細線に直接括れ加工を行なうことなく周期的な膜厚分布、または、曲部を形成し、磁壁の移動を制御することを特徴とするメモリ素子を作製することができた。
【００８８】
本発明は、溝部と、溝部内外に形成される記録部となる磁性細線と、磁性細線に記録を行なう書き込み素子と、磁性細線に記録されたデータを再生する読み込み素子とで構成され、磁性細線内に複数のデータが記録されることによって形成される複数の磁壁を電流によって制御して移動させるメモリ素子およびその作製方法において、溝側面に結晶粒を形成することに関する。本発明は、磁壁移動制御構造を用いた大容量メモリ素子とその作製方法を提供する。本発明は、上述の問題点を解決するためになされたものであり、本発明の目的は、単純な加工プロセスおよび簡略な成膜プロセスによって大容量を実現する多ビットのメモリ素子およびその製造方法を提供することにある。
【００８９】
磁性細線を配置させる溝形成時に、溝側面に成膜プロセスによって括れ部となる結晶粒を形成する。成膜プロセスを用いると、結晶粒の表面形状、幅および高さを変化させることにより、括れ部の形状に自由度を与えることができる。このような結晶粒を形成することにより、溝内に配置させる磁性細線に周期的な膜厚分布、または、曲部を形成し、磁壁の移動を制御することを特徴とするメモリ素子を提供する。
【００９０】
ＭＲＴＭ素子において、所望の領域にデータを記録し、所望のデータを再生するには、磁壁の移動を制御する必要がある。一般的に磁壁移動の向きは、与えるパルス電流の向きによって変えることができる。また、磁壁移動量は、与えるパルス電流のパルス数によって変えることができるが、磁性細線の形状に依存して磁壁移動量に誤差が生じる。
【００９１】
単純な加工プロセスおよび簡略な成膜プロセスにおいて、磁性細線を配置させる溝形成時に、形状に自由度を有する結晶粒を溝側面に形成することにより、溝内に配置させる磁性細線に直接括れ加工を行なうことなく周期的な膜厚分布、または、曲部を形成し、磁壁が安定して存在し得るピニングサイトを形成させることから、ピニングサイトに対応した電流パルスの制御によって、磁壁の移動を制御できるメモリ素子を作製する。
【００９２】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００９３】
本発明のメモリ素子は、大容量の情報を記憶させるメモリチップとして特に好適に利用することができる。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施形態を示すものであり、単位セルを示す概略断面図である。
【図２】本発明の実施形態を示すものであり、メモリ素子を示す模式図である。
【図３】本発明の実施形態を示すものであり、（ａ）〜（ｅ）は、溝を形成する方法を示す平面図と、この平面図におけるＤ−Ｄ’断面図である。
【図４】本発明の実施形態を示すものであり、（ａ）は結晶粒を形成する前段階を示す平面図であり、（ｂ）は結晶粒を形成した後段階を示す平面図である。
【図５】本発明の実施形態を示すものであり、（ａ）（ｂ）は、めっき法と異方性エッチングを用いた磁性細線の形成方法を示す断面図である。
【図６】本発明の実施形態を示すものであり、レーザアブレーション法を用いて形成した磁性細線を備えた単位セル示す断面図である。
【図７】本発明の実施形態を示すものであり、（ａ）〜（ｃ）は磁壁の移動例を基に、記録手順を示す模式図である。
【図８】本発明の実施形態を示すものであり、単位セルの連結状態と書き込み後の記録保管状態を示す模式図である。
【図９】従来技術の従来例としてのＭＲＴＭ単位セルの概略構成図である。
【図１０】従来技術の従来例としてのメモリチップの概略構成図である。
【図１１】従来技術の従来例としての磁壁をピニングするための溝形状を示す図である。
【符号の説明】
【００９５】
１          基板
２          積層部
３          結晶粒
４          括れ形成部
５          磁性細線
６          書き込み素子
７          読み込み素子
８          溝（第１の溝部）
１０          絶縁層
１１          基板材料層
１２          第１面（第１の側面）
１４，１４’  第２貫通穴（第２の溝部）
１５          絶縁膜
２０          第２面（第２の側面）
２５          曲部
３１          磁壁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007109821.tif 000009
【図８】
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【図９】
2007109821.tif 000011
【図１０】
2007109821.tif 000012
【図１１】
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