(57)【要約】【課題】工程数増加を抑制しつつ同一のチップ内に高性能のショットキバリアダイオードと他の半導体素子とを形成できる技術を提供する。【解決手段】ｎチャネル型ＭＩＳＦＥＴＱｎが形成された基板３１上に酸化シリコン膜４３を堆積し、ゲート電極３８およびｎ＋型半導体領域４２上の酸化シリコン膜４３を選択的に除去した後、基板３１上にＣｏ膜を堆積し、基板３１に熱処理を施してｎ＋型半導体領域４２およびゲート電極３８上にＣｏＳｉ２層４４を形成する。次いで、基板３１上に窒化シリコン膜４５を堆積し、ショットキバリアダイオードのアノード形成部の窒化シリコン膜４５および酸化シリコン膜４３を除去して基板３１に達する開口部４６を形成した後、開口部４６内を含む基板３１上にＴｉ膜を堆積し、基板３１に熱処理を施して開口部４６の底部にショットキバリアダイオードのアノード電極となるＴｉＳｉ２層４７を形成する。【選択図】図１８
2007288082.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを主成分とする半導体基板の主面上の第１領域に形成されたソース領域、ドレイン領域および前記シリコンを主成分とするゲート電極を備えたＭＩＳＦＥＴと、
前記半導体基板の前記主面上の第２領域に形成された第１電極および第２電極を備えたショットキバリアダイオードとを有し、
前記ソース領域、前記ドレイン領域および前記ゲート電極の表面には、前記シリコンと第１金属とによる第１金属化合物層が形成され、
前記第１電極は、前記第１金属化合物層から形成され、
前記第２電極は、前記シリコンと第２金属とによる第２金属化合物層から形成され、
前記第２金属化合物層は、前記第１金属化合物層から前記第２電極を形成した場合に比べて低いショットキバリア高さを付与することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２金属化合物層の厚さは、前記第１金属化合物層の厚さより厚いことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１金属はコバルトを主成分とし、
前記第２金属はチタンを主成分とすることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１金属化合物層の厚さは２０ｎｍ〜４０ｎｍであり、
前記第２金属化合物層の厚さは５０ｎｍ〜７０ｎｍであることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記第２金属化合物層は、Ｃ４９相のＴｉＳｉ２層を含むことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１電極はカソード電極であり、
前記第２電極はアノード電極であり、
前記ソース領域、前記ドレイン領域および前記第１電極下の不純物濃度は、前記第２電極下の不純物濃度より高いことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記ＭＩＳＦＥＴおよび前記ショットキバリアダイオードの上部には導電性不純物を含まない第１絶縁膜が形成され、
前記第２電極の一部は、前記第１絶縁膜と接することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記ソース領域および前記ドレイン領域上の前記第１金属化合物層に達する第２開口部と、
前記ゲート電極上の前記第１金属化合物層に達する第３開口部と、
前記第１電極に達する第４開口部と、
前記第２電極に達する第５開口部と、
前記第２開口部、前記第３開口部、前記第４開口部および前記第５開口部内に形成されたプラグとを有し、
前記第２開口部、前記第３開口部、前記第４開口部および前記第５開口部は、同じ開口径を有することを特徴とする半導体装置。
【請求項９】
シリコンを主成分とする半導体基板と、
前記半導体基板の主面上の第１領域に形成されたソース領域、ドレイン領域および前記シリコンを主成分とするゲート電極を備えたＭＩＳＦＥＴと、
前記半導体基板の前記主面上の第２領域に形成された第１電極および第２電極を備えたショットキバリアダイオードとを有し、
前記ソース領域、前記ドレイン領域および前記ゲート電極の表面には、前記シリコンと第１金属とによる第１金属化合物層が形成され、
前記第１電極および前記第２電極は、前記シリコンと第２金属とによる第２金属化合物層から形成され、
前記第１電極下の不純物濃度は、前記第２電極下の不純物濃度より高いことを特徴とする半導体装置。
【請求項１０】
（ａ）シリコンを主成分とする半導体基板の主面に素子分離部を形成する工程、
（ｂ）前記半導体基板の前記主面上に前記シリコンを主成分とする第１導電性膜を堆積し、前記第１導電性膜をパターニングして前記半導体基板の前記主面上の第１領域にＭＩＳＦＥＴのゲート電極を形成する工程、
（ｃ）前記半導体基板の前記主面に選択的に第１不純物を導入して、前記ゲート電極の両側の前記半導体基板に第１半導体領域を形成し、前記半導体基板の第２領域に第２半導体領域を形成する工程、
（ｄ）前記半導体基板上に第２絶縁膜を形成し、前記ゲート電極、前記第１半導体領域および前記第２半導体領域上の前記第２絶縁膜を選択的に除去する工程、
（ｅ）前記第２絶縁膜の存在下で前記半導体基板上に第１金属を主成分とする第１金属膜を堆積し、前記半導体基板に第１熱処理を施して、前記ゲート電極、前記第１半導体領域および前記第２半導体領域上に前記シリコンと前記第１金属とによる第１金属化合物層を形成し、残った前記第１金属膜を除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板上に前記素子分離部とはエッチング選択比が異なる第３絶縁膜を形成し、前記半導体基板の前記主面上の前記第２領域にて前記第２半導体領域上とは異なる位置で前記第３絶縁膜を選択的に除去し、前記半導体基板に達する第１開口部を形成する工程、
（ｇ）前記第３絶縁膜の存在下で前記半導体基板上に第２金属を主成分とする第２金属膜を堆積し、前記半導体基板に第２熱処理を施して、前記第１開口部の底部の前記半導体基板上に前記シリコンと前記第２金属とによる第２金属化合物層を形成し、残った前記第２金属膜を除去する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板上に前記第３絶縁膜とはエッチング選択比が異なる第１絶縁膜を形成する工程、
（ｉ）前記第１絶縁膜および前記第３絶縁膜を選択的にエッチングし、前記第１半導体領域上の前記第１金属化合物層に達する第２開口部、前記ゲート電極上の前記第１金属化合物層に達する第３開口部、前記第２半導体領域上の前記第１金属化合物層に達する第４開口部、および前記第２金属化合物層に達する第５開口部を形成する工程、
（ｊ）前記第２開口部、前記第３開口部、前記第４開口部および前記第５開口部を第２導電性膜で埋め込みプラグを形成する工程、
を含み、
前記第１半導体領域は、前記ＭＩＳＦＥＴのソース領域およびドレイン領域を形成し、
前記第２領域の前記第１金属化合物層および前記第２金属化合物層は、それぞれショットキバリアダイオードの第１電極および第２電極を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第２金属化合物層は、前記第１金属化合物層から前記第２電極を形成した場合に比べて低いショットキバリア高さを付与することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１金属はコバルトを主成分とし、
前記第２金属はチタンを主成分とすることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第２金属化合物層の厚さは、前記第１金属化合物層の厚さより厚いことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記第１金属化合物層の厚さは２０ｎｍ〜４０ｎｍであり、
前記第２金属化合物層の厚さは５０ｎｍ〜７０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、
前記第１電極はカソード電極であり、
前記第２電極はアノード電極であり、
前記第１半導体領域および前記第２半導体領域中の不純物濃度は、前記第２電極下の前記半導体基板中の不純物濃度より高いことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２記載の半導体装置の製造方法において、
前記第２金属化合物層は、Ｃ４９相のＴｉＳｉ２層を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１０記載の半導体装置の製造方法において、
前記第１絶縁膜は、導電性不純物を含まないことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１０記載の半導体装置の製造方法において、
前記素子分離部および前記第１絶縁膜は、酸化シリコンを主成分とし、
前記第３絶縁膜は、窒化シリコンを主成分とすることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１０記載の半導体装置の製造方法において、
前記２絶縁膜は、酸化シリコンを主成分とすることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１０記載の半導体装置の製造方法において、
前記第２開口部、前記第３開口部、前記第４開口部および前記第５開口部は、同じ開口径を有することを特徴とする半導体装置の製造方法。
【請求項２１】
（ａ）シリコンを主成分とする半導体基板の主面に素子分離部を形成する工程、
（ｂ）前記半導体基板の前記主面上に前記シリコンを主成分とする第１導電性膜を堆積し、前記第１導電性膜をパターニングして前記半導体基板の前記主面上の第１領域にＭＩＳＦＥＴのゲート電極を形成し、前記半導体基板の前記主面上の第３領域に抵抗素子を形成する工程、
（ｃ）前記半導体基板の前記主面に選択的に第１不純物を導入して、前記ゲート電極の両側の前記半導体基板に第１半導体領域を形成し、前記半導体基板の第２領域に第２半導体領域を形成する工程、
（ｄ）前記半導体基板上に第２絶縁膜を形成し、前記ゲート電極、前記抵抗素子、前記第１半導体領域および前記第２半導体領域上の前記第２絶縁膜を選択的に除去する工程、
（ｅ）前記第２絶縁膜の存在下で前記半導体基板上に第１金属を主成分とする第１金属膜を堆積し、前記半導体基板に第１熱処理を施して、前記ゲート電極、前記抵抗素子、前記第１半導体領域および前記第２半導体領域上に前記シリコンと前記第１金属とによる第１金属化合物層を形成し、残った前記第１金属膜を除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板上に前記素子分離部とはエッチング選択比が異なる第３絶縁膜を形成し、前記半導体基板の前記主面上の前記第２領域にて前記第２半導体領域上とは異なる位置で前記第３絶縁膜を選択的に除去し、前記半導体基板に達する第１開口部を形成する工程、
（ｇ）前記第３絶縁膜の存在下で前記半導体基板上に第２金属を主成分とする第２金属膜を堆積し、前記半導体基板に第２熱処理を施して、前記第１開口部の底部の前記半導体基板上に前記シリコンと前記第２金属とによる第２金属化合物層を形成し、残った前記第２金属膜を除去する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板上に前記第３絶縁膜とはエッチング選択比が異なる第１絶縁膜を形成する工程、
（ｉ）前記第１絶縁膜および前記第３絶縁膜を選択的にエッチングし、前記第１半導体領域上の前記第１金属化合物層に達する第２開口部、前記ゲート電極上の前記第１金属化合物層に達する第３開口部、前記第２半導体領域上の前記第１金属化合物層に達する第４開口部、前記第２金属化合物層に達する第５開口部、および前記抵抗素子上の前記第１金属化合物層に達する第６開口部を形成する工程、
（ｊ）前記第２開口部、前記第３開口部、前記第４開口部、前記第５開口部および前記第６開口部を第２導電性膜で埋め込みプラグを形成する工程、
を含み、
前記第１半導体領域は、前記ＭＩＳＦＥＴのソース領域およびドレイン領域を形成し、
前記第２領域の前記第１金属化合物層および前記第２金属化合物層は、それぞれショットキバリアダイオードの第１電極および第２電極を形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記第２金属化合物層は、前記第１金属化合物層から前記第２電極を形成した場合に比べて低いショットキバリア高さを付与することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記第１金属はコバルトを主成分とし、
前記第２金属はチタンを主成分とすることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記第２金属化合物層の厚さは、前記第１金属化合物層の厚さより厚いことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２３記載の半導体装置の製造方法において、
前記第１金属化合物層の厚さは２０ｎｍ〜４０ｎｍであり、
前記第２金属化合物層の厚さは５０ｎｍ〜７０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２３記載の半導体装置の製造方法において、
前記第１電極はアノード電極であり、
前記第２電極はカソード電極であり、
前記第１半導体領域および前記第２半導体領域中の不純物濃度は、前記第２電極下の前記半導体基板中の不純物濃度より高いことを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２３記載の半導体装置の製造方法において、
前記第２金属化合物層は、Ｃ４９相のＴｉＳｉ２層であることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２１記載の半導体装置の製造方法において、
前記第１絶縁膜は、導電性不純物を含まないことを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２１記載の半導体装置の製造方法において、
前記素子分離部および前記第１絶縁膜は、酸化シリコンを主成分とし、
前記第３絶縁膜は、窒化シリコンを主成分とすることを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２１記載の半導体装置の製造方法において、
前記２絶縁膜は、酸化シリコンを主成分とすることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２１記載の半導体装置の製造方法において、
前記第２開口部、前記第３開口部、前記第４開口部、前記第５開口部および前記第６開口部は、同じ開口径を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、同一の半導体基板上に形成されたダイオードと他の半導体素子とを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平５−２３５２８８号公報（特許文献１）には、ＭＯＳトランジスタのゲート電極上とショットキーダイオード形成領域とに異なる種類のシリサイド層を形成し、ＭＯＳトランジスタのゲート電極上にはタングステンシリサイド層を形成し、ショットキーダイオード形成領域には白金とシリコンとによるシリサイド層を形成する例が開示されている。
【０００３】
特開２０００−１３３８０２号公報（特許文献２）には、トランジスタのソース・ドレイン上とゲート電極上とに異なる種類のシリサイド膜を形成し、ソース・ドレイン上にはコバルトシリサイド膜を形成し、ゲート電極上にはチタンシリサイド層を形成する例が開示されている。
【特許文献１】特開平５−２３５２８８号公報
【特許文献２】特開２０００−１３３８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電子タグは、半導体チップ（以下、単にチップと記す）内のメモリ回路にデータを記憶させるため、バーコードを利用したタグなどに比べて大容量のデータを記憶できる利点がある。また、メモリ回路に記憶させたデータは、バーコードに記憶させたデータに比べて不正な改竄が困難であるという利点もある。
【０００５】
非接触型の電子タグは、チップ内のメモリ回路に所望のデータを記憶させ、マイクロ波を使ってこのデータを読み取るようにしたタグであり、リードフレームで構成したアンテナにチップを実装した構造を有している。
【０００６】
チップ内には、メモリ回路以外にも、整流・送信、クロック抽出、セレクタ、カウンタ等の回路が形成されている。本発明者らは、これらの回路に含まれるショットキバリアダイオードを形成する上で以下のような課題を見出した。
【０００７】
すなわち、上記ショットキバリアダイオードは、上記回路中のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する工程における金属シリサイド膜形成工程を利用し、その金属シリサイド膜を用いてショットキ電極が形成される。この金属シリサイド膜は、ＭＩＳＦＥＴにおいては、ゲート電極およびソース・ドレイン領域の低抵抗化を目的として形成される。また、Ｔｉ（チタン）を用いたチタンシリサイド膜は、細線効果による抵抗上昇が大きいことから、半導体素子の微細化に伴ってＴｉの代わりにＣｏ（コバルト）用いたコバルトシリサイド膜が形成されるようになっている。
【０００８】
コバルトシリサイド膜を用いてショットキ電極を形成したショットキバリアダイオードは、チタンシリサイド膜を用いてショットキ電極を形成したショットキバリアダイオードに比べて、低いショットキバリア高さであるため、ショットキバリアダイオードの特性としては相対的に劣ってしまう課題を有する。
【０００９】
また、コバルトシリサイド膜を用いてショットキ電極が形成されたショットキバリアダイオードは、逆方向電圧を印加した時にリークが発生しやすい。このリークを防ぐために、たとえばガードリングを設けると、このガードリングでの寄生容量が増加してインピーダンスの増加となってしまい、ショットキバリアダイオードの特性が低下してしまう課題がある。
【００１０】
また、ＭＩＳＦＥＴの形成工程に合わせて最適化されたコバルトシリサイド膜は、膜厚が薄くなることから、後の工程のスパッタエッチング時に削れて下部の半導体基板（以下、単に基板と記す）が露出しやすくなる。このように基板が露出した状態で以降の工程を実行してしまった場合には、ショットキバリアダイオードに逆方向電圧を印加した時にリークが発生してしまう不具合を生じる。
【００１１】
また、ＭＩＳＦＥＴ形成領域とショットキバリアダイオード形成領域とでは同時にコバルトシリサイド膜を形成せず、後の工程でＭＩＳＦＥＴのゲート電極およびソース・ドレイン領域に達するコンタクトホールを形成する際に、ショットキバリアダイオード形成領域にも基板に達する開口部を形成し、その開口部にてチタンシリサイド膜を形成してショットキ電極を形成する手段がある。しかしながら、ショットキ電極を形成するための前記開口部は、他のコンタクトホールに比べて開口径が大きくなり、それらコンタクトホールおよび開口部内に金属膜を埋め込んでプラグまたは配線を形成する際に、相対的に開口径の大きな開口部では金属膜の埋め込みが困難になってしまう不具合を生じる。また、金属膜の埋め込みが困難になってしまうことから、配線層の平坦化を妨げてしまう不具合が生じる。
【００１２】
ところで、金属シリサイド膜によるショットキ電極を形成する手段以外にも、ＭＩＳＦＥＴの形成後に基板上に金属膜（たとえばＷ（タングステン））を成膜し、その金属膜をエッチングによりパターニングすることでショットキ電極を形成する手段がある。しかしながら、基板上にはゲート電極が既に形成されていることから、ゲート電極形成部では段差が生じており、その段差部にて金属膜のエッチング残りが生じてしまう虞がある。また、金属膜下にいわゆるＳＡＣ（Self Align Contact）加工によるコンタクトホール形成のためのエッチングストッパ膜が形成されている場合には、金属膜のパターニング時にエッチングストッパ膜に損傷を与えてしまう虞があり、ＳＡＣ加工を困難にしてしまう不具合が生じる。
【００１３】
本発明の目的は、工程数増加を抑制しつつ同一のチップ内に高性能のショットキバリアダイオードと他の半導体素子とを形成できる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明による半導体装置は、
シリコンを主成分とする半導体基板の主面上の第１領域に形成されたソース領域、ドレイン領域および前記シリコンを主成分とするゲート電極を備えたＭＩＳＦＥＴと、
前記半導体基板の前記主面上の第２領域に形成された第１電極および第２電極を備えたショットキバリアダイオードとを有し、
前記ソース領域、前記ドレイン領域および前記ゲート電極の表面には、前記シリコンと第１金属とによる第１金属化合物層が形成され、
前記第１電極は、前記第１金属化合物層から形成され、
前記第２電極は、前記シリコンと第２金属とによる第２金属化合物層から形成され、
前記第２金属化合物層は、前記第１金属化合物層から前記第２電極を形成した場合に比べて低いショットキバリア高さを付与するものである。
【００１７】
また、本発明による半導体装置の製造方法は、
（ａ）シリコンを主成分とする半導体基板の主面に素子分離部を形成する工程、
（ｂ）前記半導体基板の前記主面上に前記シリコンを主成分とする第１導電性膜を堆積し、前記第１導電性膜をパターニングして前記半導体基板の前記主面上の第１領域にＭＩＳＦＥＴのゲート電極を形成する工程、
（ｃ）前記半導体基板の前記主面に選択的に第１不純物を導入して、前記ゲート電極の両側の前記半導体基板に第１半導体領域を形成し、前記半導体基板の第２領域に第２半導体領域を形成する工程、
（ｄ）前記半導体基板上に第２絶縁膜を形成し、前記ゲート電極、前記第１半導体領域および前記第２半導体領域上の前記第２絶縁膜を選択的に除去する工程、
（ｅ）前記第２絶縁膜の存在下で前記半導体基板上に第１金属を主成分とする第１金属膜を堆積し、前記半導体基板に第１熱処理を施して、前記ゲート電極、前記第１半導体領域および前記第２半導体領域上に前記シリコンと前記第１金属とによる第１金属化合物層を形成し、残った前記第１金属膜を除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板上に前記素子分離部とはエッチング選択比が異なる第３絶縁膜を形成し、前記半導体基板の前記主面上の前記第２領域にて前記第２半導体領域上とは異なる位置で前記第３絶縁膜を選択的に除去し、前記半導体基板に達する第１開口部を形成する工程、
（ｇ）前記第３絶縁膜の存在下で前記半導体基板上に第２金属を主成分とする第２金属膜を堆積し、前記半導体基板に第２熱処理を施して、前記第１開口部の底部の前記半導体基板上に前記シリコンと前記第２金属とによる第２金属化合物層を形成し、残った前記第２金属膜を除去する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板上に前記第３絶縁膜とはエッチング選択比が異なる第１絶縁膜を形成する工程、
（ｉ）前記第１絶縁膜および前記第３絶縁膜を選択的にエッチングし、前記第１半導体領域上の前記第１金属化合物層に達する第２開口部、前記ゲート電極上の前記第１金属化合物層に達する第３開口部、前記第２半導体領域上の前記第１金属化合物層に達する第４開口部、および前記第２金属化合物層に達する第５開口部を形成する工程、
（ｊ）前記第２開口部、前記第３開口部、前記第４開口部および前記第５開口部を第２導電性膜で埋め込みプラグを形成する工程、
を含み、
前記第１半導体領域は、前記ＭＩＳＦＥＴのソース領域およびドレイン領域を形成し、
前記第２領域の前記第１金属化合物層および前記第２金属化合物層は、それぞれショットキバリアダイオードの第１電極および第２電極を形成するものである。
【００１８】
また、本発明による半導体装置の製造方法は、
（ａ）シリコンを主成分とする半導体基板の主面に素子分離部を形成する工程、
（ｂ）前記半導体基板の前記主面上に前記シリコンを主成分とする第１導電性膜を堆積し、前記第１導電性膜をパターニングして前記半導体基板の前記主面上の第１領域にＭＩＳＦＥＴのゲート電極を形成し、前記半導体基板の前記主面上の第３領域に抵抗素子を形成する工程、
（ｃ）前記半導体基板の前記主面に選択的に第１不純物を導入して、前記ゲート電極の両側の前記半導体基板に第１半導体領域を形成し、前記半導体基板の第２領域に第２半導体領域を形成する工程、
（ｄ）前記半導体基板上に第２絶縁膜を形成し、前記ゲート電極、前記抵抗素子、前記第１半導体領域および前記第２半導体領域上の前記第２絶縁膜を選択的に除去する工程、
（ｅ）前記第２絶縁膜の存在下で前記半導体基板上に第１金属を主成分とする第１金属膜を堆積し、前記半導体基板に第１熱処理を施して、前記ゲート電極、前記抵抗素子、前記第１半導体領域および前記第２半導体領域上に前記シリコンと前記第１金属とによる第１金属化合物層を形成し、残った前記第１金属膜を除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板上に前記素子分離部とはエッチング選択比が異なる第３絶縁膜を形成し、前記半導体基板の前記主面上の前記第２領域にて前記第２半導体領域上とは異なる位置で前記第３絶縁膜を選択的に除去し、前記半導体基板に達する第１開口部を形成する工程、
（ｇ）前記第３絶縁膜の存在下で前記半導体基板上に第２金属を主成分とする第２金属膜を堆積し、前記半導体基板に第２熱処理を施して、前記第１開口部の底部の前記半導体基板上に前記シリコンと前記第２金属とによる第２金属化合物層を形成し、残った前記第２金属膜を除去する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板上に前記第３絶縁膜とはエッチング選択比が異なる第１絶縁膜を形成する工程、
（ｉ）前記第１絶縁膜および前記第３絶縁膜を選択的にエッチングし、前記第１半導体領域上の前記第１金属化合物層に達する第２開口部、前記ゲート電極上の前記第１金属化合物層に達する第３開口部、前記第２半導体領域上の前記第１金属化合物層に達する第４開口部、前記第２金属化合物層に達する第５開口部、および前記抵抗素子上の前記第１金属化合物層に達する第６開口部を形成する工程、
（ｊ）前記第２開口部、前記第３開口部、前記第４開口部、前記第５開口部および前記第６開口部を第２導電性膜で埋め込みプラグを形成する工程、
を含み、
前記第１半導体領域は、前記ＭＩＳＦＥＴのソース領域およびドレイン領域を形成し、
前記第２領域の前記第１金属化合物層および前記第２金属化合物層は、それぞれショットキバリアダイオードの第１電極および第２電極を形成するものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
工程数増加を抑制しつつ同一のチップ内に高性能のショットキバリアダイオードとＭＩＳＦＥＴ等の他の半導体素子とを形成できる。
【発明を実施するための最良の形態】
【００２１】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００２２】
電子タグとは、ＲＦＩＤ（Radio Frequency IDentification）システム、ＥＰＣ（Electronic Product Code）システムの中心的電子部品であり、一般的に数ｍｍ以下（それ以上の場合を含む）のチップに電子情報、通信機能、データ書き換え機能を納めたものを言い、電波や電磁波で読み取り器と交信する。無線タグもしくはＩＣタグとも呼ばれ、商品に取り付けることでバーコードよりも高度で複雑な情報処理が可能になる。アンテナ側（チップ外部または内部）からの非接触電力伝送技術により、電池を持たない半永久的に利用可能なタグも存在する。タグは、ラベル型、カード型、コイン型およびスティック型など様々な形状があり、用途に応じて選択する。通信距離は数ｍｍ程度のものから数ｍのものがあり、これも用途に応じて使い分けられる。
【００２３】
インレット（一般にＲＦＩＤチップとアンテナとの複合体、ただし、アンテナのないものやアンテナをチップ上に集積したものもある。したがって、アンテナのないものもインレットに含まれることがある。）とは、金属コイル（アンテナ）にＩＣチップを実装した状態での基本的な製品形態を言い、金属コイルおよびＩＣチップは一般にむき出しの状態となるが、封止される場合もある。
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２９】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３２】
（実施の形態１）
図１は、本実施の形態の半導体装置である電子タグ用インレットを示す平面図（表面側）、図２は、図１の一部を拡大して示す平面図、図３は、本実施の形態の電子タグ用インレットを示す側面図、図４は、本実施の形態の電子タグ用インレットを示す平面図（裏面側）、図５は、図４の一部を拡大して示す平面図である。上記したごとく、本実施の形態（実施例）の一部または全部は後続の実施の形態（実施例）の一部または全部である。したがって、重複する部分は原則として、説明を省略する。
【００３３】
本実施の形態の電子タグ用インレット（以下、単にインレットという）１は、マイクロ波受信用のアンテナを備えた非接触型電子タグの主要部を構成するものである。このインレット１は、細長い長方形の絶縁フィルム２の一面に接着されたＡｌ箔からなるアンテナ３と、表面および側面がポッティング樹脂４で封止された状態でアンテナ３に接続されたチップ５とを備えている。絶縁フィルム２の一面（アンテナ３が形成された面）には、アンテナ３やチップ５を保護するためのカバーフィルム６が必要に応じてラミネートされる。
【００３４】
上記絶縁フィルム２の長辺方向に沿ったアンテナ３の長さは、たとえば５６ｍｍであり、周波数２．４５ＧＨｚのマイクロ波を効率よく受信できるように最適化されている。また、アンテナ３の幅は３ｍｍであり、インレット１の小型化と強度の確保とが両立できるように最適化されている。
【００３５】
アンテナ３のほぼ中央部には、その一端がアンテナ３の外縁に達する「Ｌ」字状のスリット７が形成されており、このスリット７の中途部には、ポッティング樹脂４で封止されたチップ５が実装されている。
【００３６】
図６および図７は、上記スリット７が形成されたアンテナ３の中央部付近を拡大して示す平面図であり、図６はインレット１の表面側、図７は裏面側をそれぞれ示している。なお、これらの図では、チップ５を封止するポッティング樹脂４およびカバーフィルム６の図示は、省略してある。
【００３７】
図示のように、スリット７の中途部には、絶縁フィルム２の一部を打ち抜いて形成したデバイスホール８が形成されており、前記チップ５は、このデバイスホール８の中央部に配置されている。デバイスホール８の寸法は、たとえば縦×横＝０．８ｍｍ×０．８ｍｍであり、チップ５の寸法は、縦×横＝０．４８ｍｍ×０．４８ｍｍである。
【００３８】
図６に示すように、チップ５の主面上には、たとえば４個のＡｕ（金）バンプ９ａ、９ｂ、９ｃ、９ｄが形成されている。また、これらのＡｕバンプ９ａ、９ｂ、９ｃ、９ｄのそれぞれには、アンテナ３と一体に形成され、その一端がデバイスホール８の内側に延在するリード１０が接続されている。
【００３９】
上記４本のリード１０のうち、２本のリード１０は、スリット７によって２分割されたアンテナ３の一方からデバイスホール８の内側に延在し、チップ５のＡｕバンプ９ａ、９ｃと電気的に接続されている。また、残り２本のリード１０は、アンテナ３の他方からデバイスホール８の内側に延在し、チップ５のＡｕバンプ９ｂ、９ｄと電気的に接続されている。
【００４０】
図８は、上記チップ５の主面に形成された４個のＡｕバンプ９ａ、９ｂ、９ｃ、９ｄのレイアウトを示す平面図、図９は、Ａｕバンプ９ａの近傍の拡大断面図、図１０は、Ａｕバンプ９ｃの近傍の拡大断面図、図１１は、チップ５に形成された回路のブロック図である。
【００４１】
チップ５は、厚さ＝０．１５ｍｍ程度の単結晶シリコン基板からなり、その主面には、図１１に示すような整流・送信、クロック抽出、セレクタ、カウンタ、ＲＯＭなどからなる回路が形成されている。ＲＯＭは、１２８ビットの記憶容量を有しており、バーコードなどの記憶媒体に比べて大容量のデータを記憶することができる。また、ＲＯＭに記憶させたデータは、バーコードに記憶させたデータに比べて不正な改竄が困難であるという利点がある。
【００４２】
上記回路が形成されたチップ５の主面上には、４個のＡｕバンプ９ａ、９ｂ、９ｃ、９ｄが形成されている。これら４個のＡｕバンプ９ａ、９ｂ、９ｃ、９ｄは、図８の二点鎖線で示す一対の仮想的な対角線上に位置し、かつこれらの対角線の交点（チップ５の主面の中心）からの距離がほぼ等しくなるようにレイアウトされている。これらのＡｕバンプ９ａ、９ｂ、９ｃ、９ｄは、たとえば電解めっき法を用いて形成されたもので、その高さは、たとえば１５μｍ程度である。
【００４３】
なお、これらＡｕバンプ９ａ、９ｂ、９ｃ、９ｄのレイアウトは、図８に示したレイアウトに限られるものではないが、チップ接続時の加重に対してバランスを取りやすいレイアウトであることが好ましく、たとえば平面レイアウトにおいてＡｕバンプの接線によって形成される多角形が、チップの中心を囲む様に配置するのが好ましい。
【００４４】
上記４個のＡｕバンプ９ａ、９ｂ、９ｃ、９ｄのうち、たとえばＡｕバンプ９ａは、前記図１１に示す回路の入力端子を構成し、Ａｕバンプ９ｂは、ＧＮＤ端子を構成している。また、残り２個のＡｕバンプ９ｃ、９ｄは、上記回路には接続されていないダミーのバンプを構成している。
【００４５】
図９に示すように、回路の入力端子を構成するＡｕバンプ９ａは、チップ５の主面を覆うパッシベーション膜２０とポリイミド樹脂２１とをエッチングして露出させた最上層メタル配線２２の上に形成されている。また、Ａｕバンプ９ａと最上層メタル配線２２との間には、両者の密着力を高めるためのバリアメタル膜２３が形成されている。パッシベーション膜２０は、たとえば酸化シリコン膜と窒化シリコン膜との積層膜で構成され、最上層メタル配線２２は、たとえばＡｌ合金膜で構成されている。また、バリアメタル膜２３は、たとえばＡｌ合金膜に対する密着力が高いＴｉ膜と、Ａｕバンプ９ａに対する密着力が高いＰｄ膜との積層膜で構成されている。図示は省略するが、回路のＧＮＤ端子を構成するＡｕバンプ９ｂと最上層メタル配線２２との接続部も、上記と同様の構成になっている。一方、図１０に示すように、ダミーのバンプを構成するＡｕバンプ９ｃ（および９ｄ）は、上記最上層メタル配線２２と同一配線層に形成されたメタル層２４に接続されているが、このメタル層２４は、前記回路に接続されていない。
【００４６】
このように、本実施の形態のインレット１は、絶縁フィルム２の一面に形成したアンテナ３の一部に、その一端がアンテナ３の外縁に達するスリット７を設け、このスリット７によって２分割されたアンテナ３の一方にチップ５の入力端子（Ａｕバンプ９ａ）を接続し、他方にチップ５のＧＮＤ端子（Ａｕバンプ９ｂ）を接続する。この構成により、アンテナ３の実効的な長さを長くすることができるので、必要なアンテナ長を確保しつつ、インレット１の小型化を図ることができる。
【００４７】
また、本実施の形態のインレット１は、チップ５の主面上に、回路の端子を構成するＡｕバンプ９ａ、９ｂとダミーのＡｕバンプ９ｃ、９ｄとを設け、これら４個のＡｕバンプ９ａ、９ｂ、９ｃ、９ｄをアンテナ３のリード１０に接続する。この構成により、回路に接続された２個のＡｕバンプ９ａ、９ｂのみをリード１０に接続する場合に比べて、Ａｕバンプとリード１０の実効的な接触面積が大きくなるので、Ａｕバンプとリード１０の接着強度、すなわち両者の接続信頼性が向上する。また、４個のＡｕバンプ９ａ、９ｂ、９ｃ、９ｄを図８に示したようなレイアウトでチップ５の主面上に配置することにより、Ａｕバンプ９ａ、９ｂ、９ｃ、９ｄにリード１０を接続した際に、チップ５が絶縁フィルム２に対して傾くことがない。これにより、チップ５をポッティング樹脂４で確実に封止することができるので、インレット１の製造歩留まりが向上する。
【００４８】
上記チップ５には、図１１に示した回路を形成するショットキバリアダイオード、ＭＩＳＦＥＴおよび抵抗等が含まれる。このようなチップ５の製造工程について図１２〜図２１を用いて説明する。これら図１２〜図２１には、ショットキバリアダイオードが形成される領域（ＳＢＤ形成領域（第２領域））、ＭＩＳＦＥＴが形成される領域（ＭＩＳＦＥＴ形成領域（第１領域））および抵抗（抵抗素子）が形成される領域（抵抗形成領域（第３領域））の断面を示す。また、図１２〜図２１中に示すＭＩＳＦＥＴ形成領域には、ｎチャネル型ＭＩＳＦＥＴが形成される。
【００４９】
まず、図１２に示すように、半導体基板（以下、単に基板と記す）３１の主面（素子形成面）に素子分離部３２を形成する。この素子分離部３２は、たとえば以下のようにして形成することができる。まず、１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板３１の主面をエッチングし溝部を形成する。次に、基板３１を約１０００℃で熱酸化することによって、溝部の内壁に薄い酸化シリコン膜（図示は省略）を形成する。この酸化シリコン膜は、溝部の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝部の内部に埋め込まれる酸化シリコン膜と基板３１との界面に生じるストレスを緩和するために形成するものである。続いて、溝部の内部を含む基板３１上に絶縁膜としてたとえばＣＶＤ（Chemical Vapor deposition）法で酸化シリコン膜３３を堆積する。次いで、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法で溝の上部の酸化シリコン膜３３を研磨し、溝部内に酸化シリコン膜３３を残すことによって、素子分離部３２を形成する。
【００５０】
次に、基板３１にｎ型の導電型を有する不純物（たとえばＰ（リン））およびｐ型の導電型を有する不純物（たとえばＢ（ホウ素））をイオン打ち込みした後、基板３１に熱処理を施すことによってその不純物を拡散させ、基板３１にｎ型ウエル３４およびｐ型ウエル３５を形成する。この時、基板３１には、ｎ型ウエル３４およびｐ型ウエル３５の主表面である活性領域が形成され、これらの活性領域は上記素子分離部３２で囲まれる。
【００５１】
次に、図１３に示すように、たとえばフッ酸系の洗浄液を用いて基板３１（ｎ型ウエル３４およびｐ型ウエル３５）の表面をウェット洗浄した後、基板３１に熱処理を施すことによってｎ型ウエル３４およびｐ型ウエル３５のそれぞれの表面にゲート絶縁膜として作用する清浄なゲート酸化膜３７を形成する。
【００５２】
続いて、たとえばＣＶＤ法にて基板３１上に導電膜として膜厚１００ｎｍ程度の低抵抗の多結晶シリコン膜（第１導電性膜）をＣＶＤ法で堆積する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてその多結晶シリコン膜をエッチングすることにより、ＭＩＳＦＥＴ形成領域にゲート電極３８を形成し、抵抗形成領域に抵抗３９を形成する。
【００５３】
続いて、ゲート電極３８の両側のｐ型ウエル３５にｎ型の導電型を有する不純物（たとえばＰまたはＡｓ（ヒ素））を導入し、低濃度のｎ−型半導体領域４０を形成する。
【００５４】
次に、図１４に示すように、基板３１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）法によって異方的にエッチングすることによって、ゲート電極３８および抵抗３９の側壁にサイドウォールスペーサ４１を形成する。続いて、ＭＩＳＦＥＴ形成領域のｐ型ウエル３５およびＳＢＤ形成領域におけるショットキバリアダイオードのカソード形成部に選択的にｎ型の導電型を有する不純物（第１不純物（たとえばＰまたはＡｓ））を注入し、高濃度のｎ＋型半導体領域（第１半導体領域、第２半導体領域）４２を形成する。それにより、ＭＩＳＦＥＴ形成領域ではＬＤＤ（Lightly Doped Drain）構造のソース・ドレインを有するｎチャネル型ＭＩＳＦＥＴＱｎを形成することができる。なお、図１４では図示していない領域において、ｐチャネル型ＭＩＳＦＥＴを形成してもよい。ｐチャネル型ＭＩＳＦＥＴは、基板１にｎ型の導電型を有する不純物（たとえばＰ）を導入して熱処理を施すことによってｎ型ウエルを形成し、上記ゲート電極３８と同様のゲート電極を形成した後に、ｎ型ウエルにｐ型の導電型を有する不純物（たとえばＢ）を注入することによってｐ型半導体領域（ソース、ドレイン）を形成することで形成できる。
【００５５】
次に、図１５に示すように、たとえば基板１上に膜厚１０ｎｍ〜５０ｎｍ程度の酸化シリコン膜（第２絶縁膜）４３を堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてその酸化シリコン膜４３をエッチングする。それにより、ゲート電極３８、抵抗３９およびｎ＋型半導体領域４２上の酸化シリコン膜４３を選択的に除去する。抵抗３９上では、後の工程で形成されるプラグが抵抗３９に接続する領域の酸化シリコン膜４３が除去され、それ以外の酸化シリコン膜４３は残される。
【００５６】
次に、図１６に示すように、基板３１上にスパッタリング法によりＣｏ（コバルト（第１金属））膜（第１金属膜）を堆積する。次いで、基板３１に熱処理（第１熱処理）を施し、ｎ＋型半導体領域４２、ゲート電極３８および抵抗３９上に、シリサイド層として厚さ２５ｎｍ〜３０ｎｍ程度のＣｏＳｉ２層（第１金属化合物層）４４を形成する。
【００５７】
次に、未反応のＣｏ膜をエッチングにより除去した後、図１７に示すように、たとえば基板３１上に膜厚２０ｎｍ〜６０ｎｍ程度の窒化シリコン膜（第３絶縁膜）４５を堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ＳＢＤ形成領域におけるアノード形成部の窒化シリコン膜４５および酸化シリコン膜４３をエッチングし、基板３１（ｎ型ウエル３４）に達する開口部（第１開口部）４６を形成する。
【００５８】
次に、図１８に示すように、上記開口部４６内を含む基板３１上にスパッタリング法によりＴｉ（チタン（第２金属））膜（第２金属膜）を堆積する。次いで、ＣｏＳｉ２層４４を形成するＣｏＳｉ２粒子が凝集しない程度の温度（６５０℃〜８５０℃程度）で基板３１に熱処理（第２熱処理）を施し、開口部４６の底部にシリサイド層として厚さ５０ｎｍ程度のＴｉＳｉ２層（第２金属化合物層）４７を形成する。この時、ＣｏＳｉ２層４４は窒化シリコン膜４５によって覆われているので、ＴｉＳｉ２層４７の形成時の熱によってＣｏＳｉ２層４４を形成しているＣｏＳｉ２が凝集してしまうのを防ぐことができる。それにより、ＣｏＳｉ２層４４の低抵抗状態を保つことができる。ここまでの工程により、ＳＢＤ形成領域においては、ｎ＋型半導体領域４２と接するＣｏＳｉ２層４４をカソード電極（第１電極）とし、ｎ型ウエル３４と接するＴｉＳｉ２層４７をアノード電極（ショットキ電極（第２電極））とするショットキバリアダイオードを形成することができる。
【００５９】
本実施の形態において、上記ＴｉＳｉ２層４７は、ショットキバリアダイオードのアノード電極（ショットキ電極）専用として形成される。そのため、ＴｉＳｉ２層４７は、比較的高抵抗であっても低温で形成できるＣ４９相のＴｉＳｉ２層から形成することが好ましい。それにより、ＴｉＳｉ２層４７の形成時の熱が他の部材に作用してしまうことを防ぐことができるので、たとえばＴｉＳｉ２層４７の形成時の熱によってＣｏＳｉ２層４４を形成しているＣｏＳｉ２が凝集してしまうのを防いだり、ｎチャネル型ＭＩＳＦＥＴＱｎおよびショットキバリアダイオードの特性が変化してしまうことを防いだりすることができる。
【００６０】
本実施の形態では、ＣｏＳｉ２層４４を形成する際に酸化シリコン膜４３をマスクとして用いたが、酸化シリコン膜４３の代わりに窒化シリコン膜を用いた場合には、酸化シリコン膜４３に比べて比誘電率が高いことから、残留した窒化シリコン膜によって誘電率が上昇し、配線遅延等の不具合を引き起こす虞がある。すなわち、本実施の形態のように、ＣｏＳｉ２層４４を形成する際のマスクとしては、酸化シリコン膜４３を用いるのが好ましい。
【００６１】
本実施の形態によれば、ＣｏＳｉ２層４４がｎ＋型半導体領域４２（ソース・ドレイン）およびゲート電極３８上に形成されるｎチャネル型ＭＩＳＦＥＴＱｎの製造工程に、ＴｉＳｉ２層４７をアノード電極（ショットキ電極）とするショットキバリアダイオードの製造工程を容易に組み込むことができる。また、本実施の形態のように形成したショットキバリアダイオードにおいては、アノード電極（ショットキ電極）をＴｉＳｉ２層４７から形成することができるので、アノード電極（ショットキ電極）をＣｏＳｉ２層から形成した場合に比べて物性的に低い順方向電圧でショットキバリアダイオードを動作させることができ、ショットキバリアダイオードの特性を相対的に向上させることができる。
【００６２】
また、ＣｏＳｉ２層からアノード電極（ショットキ電極）が形成されたショットキバリアダイオードは、逆方向電圧を印加した時にリークが発生しやすいことから、ガードリングを設けることによってリークを防ぐ手段等が用いられる。そのため、このガードリングでの寄生容量が増加してインピーダンスの増加となってしまい、ショットキバリアダイオードの特性が低下してしまう不具合が懸念される。一方、ＴｉＳｉ２層４７をアノード電極（ショットキ電極）とした本実施の形態のショットキバリアダイオードは、相対的にリークが発生しにくいことから、ガードリングを省略することができる。それにより、寄生容量の増加を防ぎ、インピーダンスの増加を抑制することができるので、ショットキバリアダイオードの特性の低下を防ぐことができる。
【００６３】
上記の本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎの特性に合わせて形成されたＣｏＳｉ２層４４に比べて、ショットキバリアダイオードのアノード電極（ショットキ電極）となるＴｉＳｉ２層４７が厚く形成される。そのため、後の工程で基板３１上に成膜した層間絶縁膜にＴｉＳｉ２層４７に達するコンタクトホールを形成した際にＴｉＳｉ２層４７が削れてしまっても、所望の厚さは確保することができる。それにより、本実施の形態のショットキバリアダイオードに逆方向電圧を印加した時にリークが発生してしまうことを防ぐことができる。
【００６４】
次に、未反応のＴｉ膜をウエットエッチングにより除去する。それにより、ゲート電極３８が形成されて段差が生じている部分や、局所的なオーバーハングが生じている部分でも確実にＴｉ膜を除去することができる。このように、未反応のＴｉ膜を確実に除去することにより、後の工程でＳＡＣ加工によりコンタクトホールを形成する際に、コンタクトホール加工部にＴｉ膜が残っていることによってコンタクトホールが加工不良となってしまう不具合を防ぐことができる。また、ウエットエッチングにより未反応のＴｉ膜を除去することから、下地の窒化シリコン膜４５の削れ量を最小限にすることができる。
【００６５】
次に、図１９に示すように、ＴｉＳｉ２層４７および窒化シリコン膜４５の上部にＣＶＤ法により、たとえばＰ等の導電性不純物を含まない酸化シリコン膜を堆積する。次いで、たとえばＣＭＰ法によりその酸化シリコン膜の表面を平坦化し、層間絶縁膜（第１絶縁膜）４８を形成する。層間絶縁膜４８は、開口部４６の底部にてＴｉＳｉ２層４７と接触することから、層間絶縁膜４８としてＰ（リン）を含む酸化シリコン系膜であるＰＳＧ（Phospho Silicate Glass）膜やＢＰＳＧ（Boro-Phospho Silicate Glass）膜を用いた場合には、層間絶縁膜４８からＴｉＳｉ２層４７およびｎ型ウエル３４へ導電性不純物が拡散し、ショットキバリアダイオードの特性が低下してしまう虞がある。一方、本実施の形態では、Ｐ（リン）等の導電性不純物を含まない酸化シリコン膜を層間絶縁膜４８として用いているので、そのような不具合を防ぐことができる。
【００６６】
本実施の形態では、層間絶縁膜４８となる酸化シリコン膜を堆積した際に、その酸化シリコン膜の表面に生じる段差は、下層の薄い窒化シリコン膜４５の膜厚（２０ｎｍ〜６０ｎｍ）程度とすることができる。それにより、その酸化シリコン膜の表面平坦化を容易にすることができる。層間絶縁膜４８の表面を平坦にすることにより、層間絶縁膜４８上に形成される配線の断線を防ぐことが可能となる。
【００６７】
次に、図２０に示すように、層間絶縁膜４８をフォトレジスト膜をマスクとしたエッチングによりパターニングすることにより開孔部を形成する。次いで、その開孔部の底部に現れた窒化シリコン膜４５をエッチングすることにより、ｎ＋型半導体領域４２上のＣｏＳｉ２層４４、抵抗３９上のＣｏＳｉ２層４４、ショットキバリアダイオードのカソード電極であるＣｏＳｉ２層４４、およびショットキバリアダイオードのアノード電極（ショットキ電極）であるＴｉＳｉ２層４７のそれぞれに達するコンタクトホール（第２開口部、第３開口部、第４開口部、第５開口部、第６開口部）４９を形成する。また、図２０では図示されない領域では、ゲート電極３８上のＣｏＳｉ２層４４に達するコンタクトホール４９も形成される。本実施の形態において、これらのコンタクトホール４４は、ほぼ同一の開口径で形成することができる。
【００６８】
本実施の形態においては、コンタクトホール４９を形成する際における層間絶縁膜４８のエッチング時のエッチングストッパとして窒化シリコン膜４５を利用することができる。すなわち、エッチングストッパ用の窒化シリコン膜を別途設けることなく、本実施の形態の半導体装置の製造工程を削減することができる。
【００６９】
また、本実施の形態では、ＣｏＳｉ２層４４を形成する際のマスクとして酸化シリコン膜４３を用いている。そのマスクとして、酸化シリコン膜４３の代わりに窒化シリコン膜を用いた場合には、窒化シリコンは酸化シリコンより比誘電率が高いことから、ＣｏＳｉ２層４４の形成後にも残留する窒化シリコン膜によって本実施の形態の半導体装置内に形成される回路のインピーダンスが増加し、回路の動作速度を低下させてしまう不具合が懸念される。また、ＣｏＳｉ２層４４を形成する際のマスクとして酸化シリコン膜４３の代わりに窒化シリコン膜を用い、ＴｉＳｉ２層４７を形成する際のマスクとして窒化シリコン膜４５の代わりに酸化シリコン膜を用いた場合には、基板３１上にエッチングストッパ用の窒化シリコン膜を別途設ける必要が生じる。このようなエッチングストッパ用の窒化シリコン膜を別途設けた場合には、回路のインピーダンスを増加させるばかりか、コンタクトホール４９を形成した後でコンタクトホール４９の底部に酸化シリコン膜が残ってしまい、そのコンタクトホール４９の底部に酸化シリコン膜を除去する工程が増加してしまう不具合を生じる。
【００７０】
一方、本実施の形態では、ＣｏＳｉ２層４４を形成する際のマスクとして酸化シリコン膜４３を用いることによって、回路のインピーダンス増加を防ぐことができる。また、コンタクトホール４９が形成される領域では、窒化シリコン膜４５下において酸化シリコン膜４３が完全に除去されている。それにより、コンタクトホール４９を形成した後で、コンタクトホール４９の底部に酸化シリコン膜４３が残ってしまう不具合を防ぐことができるので、本実施の形態の半導体装置の製造工程増の増加を防ぎ、容易にコンタクトホール４９を形成することができる。
【００７１】
次に、たとえばスパッタリング法により、コンタクトホール４９の内部を含む層間絶縁膜４８上にバリア膜としてたとえば膜厚１０ｎｍ程度のＴｉ膜および膜厚５０ｎｍ程度のＴｉＮ膜を順次堆積し、５００〜７００℃で１分間熱処理を施す。次いで、ＣＶＤ法により層間絶縁膜４８およびバリア膜上に導電性膜としてたとえばＷ膜を堆積し、そのＷ膜でコンタクトホール４９を埋め込む。次いで、エッチバック法もしくはＣＭＰ法によって層間絶縁膜４８上のＷ膜、ＴｉＮ膜およびＴｉ膜を除去し、コンタクトホール４９内にＷ膜、ＴｉＮ膜およびＴｉ膜を残す。これにより、コンタクトホール４９内にＴｉＮ膜およびＴｉ膜をバリア膜としＷ膜を主導電層とするプラグ５０を形成する。
【００７２】
次に、層間絶縁膜４８上に導電膜としてＴｉ膜、Ａｌ（アルミニウム）膜および窒化チタン膜を順次下層より堆積する。続いて、フォトレジスト膜をマスクとしたドライエッチングによってそれらＴｉ膜、Ａｌ膜および窒化チタン膜をパターニングし、プラグ４９と接続する配線５１を形成する。
【００７３】
次に、図２１に示すように、たとえばプラズマＣＶＤ法により基板３１上に酸化シリコン膜を堆積することによって層間絶縁膜５２を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその層間絶縁膜５２をエッチングすることにより、配線５１に達するコンタクトホール５３を形成する。
【００７４】
次に、コンタクトホール５３内にプラグ５４を形成する。このプラグ５４は、たとえば上記プラグ５０を形成した工程と同様の工程によって形成することができる。
【００７５】
続いて、層間絶縁膜５２上にプラグ５４と接続する配線５５を形成することによって本実施の形態の半導体装置を製造する。この配線５５は、たとえば上記配線５１を形成した工程と同様の工程によって形成することができる。また、層間絶縁膜５２、プラグ５４、および配線５５を形成した工程と同様の工程を繰り返すことによって、さらに多層に配線を形成してもよく、最上層の配線は、図９および図１０を用いて前述した最上層メタル配線２２およびメタル層２４となる。
【００７６】
（実施の形態２）
前述の実施の形態１では、第１電極をＣｏＳｉ２層で形成し、第２電極をＴｉＳｉ２層で形成したが、本実施の形態では、第１電極および第２電極をＴｉＳｉ２層で形成している。また、前述の実施の形態１と同様に、ＳＢＤ形成領域におけるショットキバリアダイオードのカソード形成部に選択的に高濃度のｎ＋型半導体領域（第１半導体領域、第２半導体領域）４２を形成しており、第１電極をショットキバリアダイオードのカソード電極とし、第２電極をショットキバリアダイオードのアノード電極としている。
【００７７】
本実施の形態で、このように第１電極を形成している理由としては、前述の実施の形態１のように、第１電極をＣｏＳｉ２で、第2電極をＴｉＳｉ２で作ろうとすると、図１６で示した酸化シリコン膜４３または図１７で示した窒化シリコン膜４５を選択的に除去する時に用いるマスクの境界と、素子分離部３２との間の合わせ余裕を考慮しなければならず、第１電極と第２電極の距離を大きめに取る必要があるからである。
【００７８】
本実施の形態では、上記のマスクの境界を、第１電極と第２電極の間に設ける必要が無くなるため、第１電極と第２電極の間の距離を縮小することができる。従って、ショットキバリアダイオード形成領域の面積を縮小することができ、チップ５の微細化を図ることができる。
【００７９】
また、本実施の形態の製造方法については、前述の実施の形態１のＣｏＳｉ２層４４をＴｉＳｉ２層で形成する以外は、その製造方法および効果は同様なので、その記載を省略する。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８１】
本発明の半導体装置およびその製造方法は、同一のチップ内にショットキバリアダイオードと他の半導体素子とを有する半導体装置およびその製造工程に適用することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態の半導体装置である電子タグ用インレットを示す平面図（表面側）である。
【図２】図１の一部を拡大して示す平面図である。
【図３】本発明の実施の形態の半導体装置である電子タグ用インレットを示す側面図である。
【図４】本発明の実施の形態の半導体装置である電子タグ用インレットを示す平面図（裏面側）である。
【図５】図４の一部を拡大して示す平面図である。
【図６】本発明の実施の形態の半導体装置である電子タグ用インレットの要部拡大平面図（表面側）である。
【図７】本発明の実施の形態の半導体装置である電子タグ用インレットの要部拡大平面図（裏面側）である。
【図８】本発明の実施の形態の半導体装置である電子タグ用インレットに実装された半導体チップの平面図である。
【図９】図８に示す半導体チップの主面に形成されたバンプ電極およびその近傍の断面図である。
【図１０】図８に示す半導体チップの主面に形成されたダミーバンプ電極およびその近傍の断面図である。
【図１１】図８に示す半導体チップの主面に形成された回路のブロック図である。
【図１２】本発明の実施の形態の半導体装置である電子タグに含まれるチップの製造工程を説明する要部断面図である。
【図１３】図１２に続くチップの製造工程中の要部断面図である。
【図１４】図１３に続くチップの製造工程中の要部断面図である。
【図１５】図１４に続くチップの製造工程中の要部断面図である。
【図１６】図１５に続くチップの製造工程中の要部断面図である。
【図１７】図１６に続くチップの製造工程中の要部断面図である。
【図１８】図１７に続くチップの製造工程中の要部断面図である。
【図１９】図１８に続くチップの製造工程中の要部断面図である。
【図２０】図１９に続くチップの製造工程中の要部断面図である。
【図２１】図２０に続くチップの製造工程中の要部断面図である。
【符号の説明】
【００８３】
１  電子タグ用インレット
２  絶縁フィルム
３  アンテナ
４  ポッティング樹脂
５  チップ
６  カバーフィルム
７  スリット
８  デバイスホール
９ａ、９ｂ、９ｃ、９ｄ  Ａｕバンプ
１０  リード
２０  パッシベーション膜
２１  ポリイミド樹脂
２２  最上層メタル配線
２３  バリアメタル膜
２４  メタル層
３１  基板
３２  素子分離部
３３  酸化シリコン膜
３４  ｎ型ウエル
３５  ｐ型ウエル
３７  ゲート酸化膜
３８  ゲート電極
３９  抵抗
４０  ｎ−型半導体領域
４１  サイドウォールスペーサ
４２  ｎ＋型半導体領域（第１半導体領域、第２半導体領域）
４３  酸化シリコン膜（第２絶縁膜）
４４  ＣｏＳｉ２層（第１金属化合物層）
４５  窒化シリコン膜（第３絶縁膜）
４６  開口部（第１開口部）
４７  ＴｉＳｉ２層（第２金属化合物層）
４８  層間絶縁膜（第１絶縁膜）
４９  コンタクトホール（第２開口部、第３開口部、第４開口部、第５開口部、第６開口部）
５０  プラグ
５１  配線
５２  層間絶縁膜
５３  コンタクトホール
５４  プラグ
５５  配線
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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