(57)【要約】【課題】少ない回路でシンプルに構成することができ、小面積、低消費電力で、集積化可能であり、さらにクロック停止から短時間で出力制御、保護が可能なパルス変調型電力増幅器を提供する。【解決手段】  クロックと入力信号を入力として入力信号をパルス列に変換するパルス変調器１と、クロックの停止を検出してクロック停止時にクロック正常時と異なる信号を出力するクロック検出回路１４と、パルス変調器が出力するパルス列とクロック検出回路の出力を入力とする出力制御回路２と、出力制御回路が出力する出力パルス列に応じてスイッチングする出力回路３とを備える。出力制御回路は、クロック検出回路が出力するクロック正常時と異なる信号に応じて、前記出力回路のスイッチングを停止させるように制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロックと入力信号を入力として入力信号をパルス列に変換するパルス変調器と、
前記クロックの停止を検出してクロック停止時にクロック正常時と異なる信号を出力するクロック検出回路と、
前記パルス変調器が出力する前記パルス列と前記クロック検出回路の出力を入力とする出力制御回路と、
前記出力制御回路が出力する出力パルス列に応じてスイッチングする出力回路とを備え、
前記出力制御回路は、前記クロック検出回路が出力する前記クロック正常時と異なる信号に応じて、前記出力回路のスイッチングを停止させるように制御することを特徴とするパルス変調型電力増幅器。
【請求項２】
前記クロック検出回路は、
前記クロックが入力されるインバータと、
前記インバータの出力が入力される積分器と、
前記積分器の出力を所定の基準値と比較して正常な範囲内にあるか否かを検出する比較器とを備え、
前記比較器により、前記積分器の出力が正常な範囲内から外れていることが検出されたときに前記クロック正常時と異なる信号を出力する請求項１に記載のパルス変調型電力増幅器。
【請求項３】
前記クロック検出回路は、
前記クロックが入力される分周器と、
前記分周器の出力が入力される積分器と、
前記積分器の出力を所定の基準値と比較して正常な範囲内にあるか否かを検出する比較器とを備え、
前記比較器により、前記積分器の出力が正常な範囲内から外れていることが検出されたときに前記クロック正常時と異なる信号を出力する請求項１に記載のパルス変調型電力増幅器。
【請求項４】
前記積分器がローパスフィルタで構成された請求項２または３に記載のパルス変調型電力増幅器。
【請求項５】
前記出力制御回路は、前記パルス変調器の出力と前記クロック検出回路の出力を入力とする第一の出力制御回路と、前記パルス変調器の出力を反転した信号と前記クロック検出回路の出力を入力とする第二の出力制御回路とを備え、
前記出力回路は、前記第一の出力制御回路の出力を入力とする第一の出力回路と、前記第二の出力制御回路の出力を入力とする第二の出力回路とを備え、
前記第一の出力回路と前記第二の出力回路の出力が差動型である請求項１に記載のパルス変調型電力増幅器。
【請求項６】
前記パルス変調器は、パルス幅変調（ＰＷＭ）されたパルス列、パルス密度変調（ＰＤＭ）されたパルス列、またはデルタシグマ変調されたパルス列のいずれかを出力する請求項１に記載のパルス変調型電力増幅器。
【請求項７】
出力される信号がオーディオ信号である請求項６に記載のパルス変調型電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス変調型電力増幅器に関するもので、主にＤ級オーディオアンプのクロック停止時の破壊防止に関するものである。
【背景技術】
【０００２】
近年、パルス幅変調（以下、ＰＷＭ変調）やデルタシグマ変調を用いたＤ級オーディオアンプが利用されている。Ｄ級アンプのようなパルス変調型電力増幅器は、アナログ信号を増幅するＡ級アンプやＢ級アンプ等に比べてエネルギー効率がよく、盛んに実用化が試みられている。
【０００３】
図８に一般的なパルス変調型電力増幅器のブロック図を示す。一般的なパルス変調型電力増幅器は、クロックＡとアナログ信号Ｂを入力とするパルス変調器１と、パルス変調器１から出力されるパルス列Ｃに応じてスイッチングを行う出力回路３で構成される。必要に応じてパルス変調器１と出力回路３の間に駆動回路や演算回路等からなる出力制御回路２が挿入される。アナログ信号Ｂはパルス変調器１によってパルス列に変換され、そのパルス列のハイ、ローに応じて出力回路３はスイッチングを行う。出力回路３からの信号をローパスフィルタ４に通すことでアナログ信号が復元され、負荷（スピーカ）５を駆動する。（例えば、非特許文献１参照）。
【０００４】
また、パルス変調型電力増幅器の出力端子に電流が流れ続けることを防止する手段が提案されている。図９に特許文献１に提案されているオーディオ出力保護回路のブロック図を示す。図８と同じ参照番号は、同一の要素を示す。この回路では、出力端子に接続されるローパスフィルタ４がインダクタとコンデンサで構成され、インダクタと相互誘導作用が発生するよう電流検出用（相互）インダクタ６が配置される。電流検出用インダクタ６は整流器７に接続され、整流器７の出力はローパスフィルタ４ａを介してフリップフロップ８に供給される。
【０００５】
電流検出用インダクタ６によって出力端子に流れる電流が検出される。その電流は整流器７、ローパスフィルタ４ａで電圧に変換され、フリップフロップ８に入力されるその電圧が、予め設定された電圧値以上となったとき出力端子が短絡したものと見なされる。このとき、フリップフロップ８から出力停止信号が送られることで、負荷や出力回路を破壊から保護することが可能である。
【０００６】
図１０に特許文献２に提案されている保護装置を有するデジタルアンプのブロック図を示す。この回路では、出力端子に接続されるローパスフィルタ４を構成するインダクタの両端をアンプ１０に入力する。アンプ１０の出力は、インダクタのインピーダンスと周波数の直線性のずれを補償するフィルタ回路１１に入力される。フィルタ回路１１の出力は検波回路１２を介してマイコン１３に入力される。出力制御回路２は、パルス列Ｃがゲート回路を介して駆動回路に入力されるように構成され、マイコン１３の出力がゲート回路の一方の入力として供給される。また、ローパスフィルタ４の出力は出力リレー９を介して負荷（スピーカ）５に供給され、出力リレー９はマイコン１３により制御される。
【０００７】
フィルタ回路１１の出力がインダクタに流れる電流の検出信号であり、マイコン１３は、入力された電流検出信号と予め設定した基準値を比較する。インダクタに過電流が流れたとき、電流検出信号がマイコン１３の基準値を超え、出力短絡と判定される。このときマイコン１３が供給する出力短絡検出信号により、出力制御回路２のゲート回路および出力リレー９が動作して、出力を停止することで、負荷や出力回路を破壊から保護することが可能である。
【非特許文献１】Ｄ級/ディジタル・アンプの設計と製作、ＣＱ出版社
【特許文献１】特開平５−１６０６４９号公報
【特許文献２】特開２００５−２０３９６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
パルス変調型電力増幅器では、ＥＭＩが発生したときや、物理的に衝撃が与えられた場合等に、クロック生成手段や、クロック生成手段からパルス変調器への接続に問題が発生することによってパルス変調器に入力されるクロック信号が停止したとき、出力端子からスピーカやヘッドホン等の負荷に直流電流が流れた状態で停止する。その直流電流が、負荷の許容電流を超えることで発熱して人体に危害を加えたり、出力端子に接続されたスピーカやヘッドホン、あるいはパルス変調型電力増幅器自身が破壊されたりする。そのため、出力端子に電流が流れ続けることを防止する手段を備えることが望ましい。
【０００９】
この課題に対し、従来は特許文献１や特許文献２のように、出力端子の電流を直接測定することで保護しようとしていた。しかし出力端子の電流を測定する方法は、アナログ増幅器、基準電圧源、基準電流との比較を行う高精度のコンパレータ、電圧あるいは電流の測定値を平均化するアナログフィルタ等、さまざまアナログ回路が必要であり、回路が複雑かつ消費電力も大きいという短所を有している。また、出力端子の信号をフィードバックして制御するため、出力短絡判定から出力制御までに時間がかかるという課題がある。さらに特許文献１の構成では、相互インダクタンスを使用することで集積化が困難になり、それに伴って実装面積の増加が課題になる。
【００１０】
本発明は、少ない回路でシンプルに構成することができ、小面積、低消費電力で、集積化可能であり、さらにクロック停止から短時間で出力制御、保護が可能なパルス変調型電力増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明のパルス変調型電力増幅器は、クロックと入力信号を入力として入力信号をパルス列に変換するパルス変調器と、前記クロックの停止を検出してクロック停止時にクロック正常時と異なる信号を出力するクロック検出回路と、前記パルス変調器が出力する前記パルス列と前記クロック検出回路の出力を入力とする出力制御回路と、前記出力制御回路が出力する出力パルス列に応じてスイッチングする出力回路とを備え、前記出力制御回路は、前記クロック検出回路が出力する前記クロック正常時と異なる信号に応じて、前記出力回路のスイッチングを停止させるように制御する。
【発明の効果】
【００１２】
上記構成の本発明のパルス変調型電力増幅器は、クロック検出回路によりクロック停止を検出し、クロック停止時に出力制御回路により出力回路のスイッチングを停止することにより、出力端子に電流が流れ続けることを防ぐ。それにより、クロックが停止した場合でも、人体への危害や、出力端子に接続されたスピーカやヘッドホン、あるいはパルス変調型電力増幅器自身の破壊を防止することができる。また、本発明のクロック検出回路は、少ない回路でシンプルに構成することができるため、小面積、低消費電力で、集積化可能であり、さらにクロックからのフィードフォワード制御であるためクロック停止から短時間で出力制御、保護が可能である。
【発明を実施するための最良の形態】
【００１３】
上記構成の本発明のパルス変調型電力増幅器において、前記クロック検出回路は、前記クロックが入力されるインバータと、前記インバータの出力が入力される積分器と、前記積分器の出力を所定の基準値と比較して正常な範囲内にあるか否かを検出する比較器とを備え、前記比較器により、前記積分器の出力が正常な範囲内から外れていることが検出されたときに前記クロック正常時と異なる信号を出力する構成とすることができる。
【００１４】
あるいは、前記クロック検出回路は、前記クロックが入力される分周器と、前記分周器の出力が入力される積分器と、前記積分器の出力を所定の基準値と比較して正常な範囲内にあるか否かを検出する比較器とを備え、前記比較器により、前記積分器の出力が正常な範囲内から外れていることが検出されたときに前記クロック正常時と異なる信号を出力する構成とすることができる。
【００１５】
上記構成において、前記積分器をローパスフィルタで構成することができる。
【００１６】
また、前記出力制御回路は、前記パルス変調器の出力と前記クロック検出回路の出力を入力とする第一の出力制御回路と、前記パルス変調器の出力を反転した信号と前記クロック検出回路の出力を入力とする第二の出力制御回路とを備え、前記出力回路は、前記第一の出力制御回路の出力を入力とする第一の出力回路と、前記第二の出力制御回路の出力を入力とする第二の出力回路とを備え、前記第一の出力回路と前記第二の出力回路の出力が差動型である構成とすることができる。
【００１７】
また、前記パルス変調器は、パルス幅変調（ＰＷＭ）されたパルス列、パルス密度変調（ＰＤＭ）されたパルス列、またはデルタシグマ変調されたパルス列のいずれかを出力する構成とすることができる。
【００１８】
また、出力される信号をオーディオ信号とすることができる。
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る単一出力のパルス変調型電力増幅器のブロック図である。このパルス変調型電力増幅器は、クロックＡと入力信号Ｂを入力とするパルス変調器１と、パルス変調器１の出力信号Ｃを入力とする出力制御回路２と、出力制御回路２の出力によってスイッチングを行う出力回路３と、クロックＡを入力とし、出力制御回路２に出力禁止信号Ｅを送信するクロック検出回路１４とから構成されている。クロック検出回路１４は、クロックＡの停止を検出して、クロック停止時に出力禁止信号Ｅを生成する。出力回路３の出力信号Ｄは、ローパスフィルタ４を通した後、スピーカやヘッドホン５に供給される。
【００２０】
出力制御回路２は、ＮＡＮＤ回路２ａとＮＯＲ回路２ｂを備え、パルス変調器出力Ｃが各々一方の入力として供給される。また、クロック検出回路１４からの出力禁止信号ＥがＮＯＲ回路２ｂの他方の入力として供給される。さらに、出力禁止信号Ｅをインバータ回路２ｃに通した信号がＮＡＮＤ回路２ａの他方の入力として供給される。ＮＡＮＤ回路２ａおよびＮＯＲ回路２ｂによる演算結果が、パルス列として出力される。
【００２１】
出力回路３はＰＭＯＳトランジスタ３ａとＮＭＯＳトランジスタ３ｂで構成され、出力制御回路２の出力がＰＭＯＳトランジスタ３ａ、およびＮＭＯＳトランジスタ３ｂのゲート端子に接続されている。出力制御回路２から供給されるパルス列がハイ電圧のときＮＭＯＳトランジスタ３ｂがオンし、パルス列がロー電圧のときＰＭＯＳトランジスタ３ａがオンする。ＰＭＯＳトランジスタ３ａがオンしたときは出力回路３の出力端子は第一の電源２１に接続され、ＮＭＯＳトランジスタ３ｂがオンしたときは出力端子は第二の電源２２に接続される。よって出力信号Ｄもパルス列となり、ローパスフィルタ４を通すことでアナログ信号に変換される。
【００２２】
図１のパルス変調型電力増幅器の動作を図２に示す。Ａ、Ｂ、Ｄ、Ｅは、図１における対応する各信号の波形を示す。クロックＡが正常動作しているとき、パルス変調器１はアナログ入力信号Ｂをパルス列に変調する。出力制御回路２は、パルス変調器出力Ｃを演算し、パルス列を出力する。出力制御回路２からのパルス列に基づき出力回路３は出力信号Ｄとしてパルス列を出力する。
【００２３】
クロックＡの停止が発生した場合、クロック検出回路１４がクロック停止を検出して、出力制御回路２に出力禁止信号Ｅを送る。これによって出力制御回路２の演算が変更され、出力回路３のＰＭＯＳトランジスタ３ａにはハイ電圧が、ＮＭＯＳトランジスタ３ｂにはロー電圧が入力される。したがってＰＭＯＳトランジスタ３ａ、およびＮＭＯＳトランジスタ３ｂはオフし、出力端子は第一の電源２１にも第二の電源２２にも接続されず、出力信号Ｄにより負荷５に流れる電流も停止する。
【００２４】
これに対してクロック検出回路１４を備えていない構成においては、以下のような問題が発生する。まず、クロックＡの停止が発生した場合、パルス変調器１はアナログ入力信号Ｂをパルス列に変換することができず、不定の値を出力する。この信号が出力制御回路２に入力され、演算されることで、出力制御回路２は常にハイ電圧、または常にロー電圧を出力する。常にハイ電圧が出力された場合、出力回路３のＮＭＯＳトランジスタ３ｂが常にオン状態となり、第二の電源２２から出力信号Ｄとして電流が流れ続けることになる。常にロー電圧が出力された場合、出力回路３のＰＭＯＳトランジスタ３ａが常にオン状態となり、第一の電源２１から出力信号Ｄとして電流が流れ続けることになる。したがって、出力信号Ｄにより負荷５に電流が流れ続け、発熱、破壊が生じる。
【００２５】
なお、以上の説明では単一出力のパルス変調型電力増幅器を例としたが、図３に示すように、パルス変調器出力Ｃとクロック検出回路出力Ｅを入力とする第一の出力制御回路２Ａと、パルス変調器出力Ｃを反転した信号とクロック検出回路出力Ｅを入力とする第二の出力制御回路２Ｂと、第一の出力制御回路２Ａの出力を入力とする第一の出力回路３Ａと、第二の出力制御回路２Ｂの出力を入力とする第二の出力回路３Ｂを備え、第一の出力回路３Ａの出力と第二の出力回路３Ｂの出力を差動出力とする構成としてもよい。
【００２６】
（第２の実施形態）
本発明の第２の実施形態に係るクロック検出回路について、図面を参照しながら説明する。図４は、図１あるいは図３に示したパルス変調型電力増幅器を構成するクロック検出回路１４の、本実施形態における構成を示す回路図である。
【００２７】
本実施形態のクロック検出回路は、クロックＡを入力とするインバータ１５と、インバータ出力Ｆを入力とする積分器１６と、積分器出力Ｇと基準電圧ＶＲＥＦＨを比較する第一の比較器１７と、積分器出力Ｇと基準電圧ＶＲＥＦＬを比較する第二の比較器１８と、第一の比較器１７および第二の比較器１８の出力を入力とするＥＸ−ＮＯＲ回路１９から成る。積分器１６は、カットオフ周波数（ｆ＝１／２πＣＲ）がクロック周波数よりも十分に小さいローパスフィルタで構成されている。
【００２８】
このクロック検出回路の動作について、図５の波形図も参照して説明する。クロックＡはインバータ１５に入力され、その出力信号Ｆは積分器１６を通過することで電圧が平均化される。積分器１６の出力信号Ｇは、ＶＲＥＦＨを基準電圧とする比較器１７と、ＶＲＥＦＬを基準電圧とする比較器１８に入力される。２つの比較器の出力はＥＸ−ＮＯＲ回路１９に入力され、２つの比較器出力が異なる場合はＥＸ−ＮＯＲ回路１９の出力はロー電圧に、２つの比較器出力が等しい場合はＥＸ−ＮＯＲ回路１９の出力はハイ電圧となる。
【００２９】
クロックＡが正常動作のときは、図５のクロック停止より前に示されるように、信号ＧはＶＲＥＦＨよりも小さく、ＶＲＥＦＬよりも大きな電圧となる。したがって、比較器１７は入力Ｇが基準電圧よりも小さいのでロー電圧を出力し、比較器１８は入力Ｇが基準電圧よりも大きいのでハイ電圧を出力する。このように２つの比較器出力が異なるので、ＥＸ−ＮＯＲ回路１９の出力はロー電圧となる。
【００３０】
クロックが停止した場合、クロックＡがハイ電圧に張り付いたときは積分器１６通過後の信号電圧ＧがＶＲＥＦＨよりも大きくなり、クロックＡがロー電圧に張り付いたときは積分器１６通過後の信号電圧ＧがＶＲＥＦＬよりも小さくなる。つまり、比較器１７、１８両方で入力電圧が基準電圧よりも大きくなるか、または基準電圧よりも小さくなる。これによって２つの比較器１７、１８の出力が等しくなり、２つの比較器１７、１８の出力を入力とするＥＸ−ＮＯＲ回路１９の出力がハイ電圧になる。これによりクロックＡが停止したと判定され、ＥＸ−ＮＯＲ回路１９の出力が出力禁止信号Ｅとして図１の出力制御回路２に送信される。
【００３１】
（第３の実施形態）
本発明の第３の実施形態に係るクロック検出回路について、図面を参照しながら説明する。図６は、図１あるいは図３に示したパルス変調型電力増幅器を構成するクロック検出回路１４の、本実施形態における構成を示す回路図である。
【００３２】
本実施形態のクロック検出回路は、クロックＡを入力とする分周器２０と、分周器出力Ｈを入力とする積分器１６と、積分器１６の出力Ｇと基準電圧ＶＲＥＦＨを比較する第一の比較器１７と、積分器出力Ｇと基準電圧ＶＲＥＦＬを比較する第二の比較器１８と、ＥＸ−ＮＯＲ回路１９から成る。
【００３３】
このクロック検出回路の動作について、図７の波形図も参照して説明する。クロックＡは分周器２０に入力され、その出力信号Ｈは積分器１６を通過することで電圧が平均化される。積分器１６の信号Ｇは、ＶＲＥＦＨを基準電圧とする比較器１７と、ＶＲＥＦＬを基準電圧とする比較器１８に入力される。２つの比較器の出力はＥＸ−ＮＯＲ回路１９に入力され、２つの比較器出力が異なる場合はＥＸ−ＮＯＲ回路の出力はロー電圧に、２つの比較器出力が等しい場合はＥＸ−ＮＯＲ回路の出力はハイ電圧となる。
【００３４】
クロックＡが正常動作のとき、分周器２０を通った信号Ｈはデューティ比が５０％となる。よって積分器１６によって平均化されると、信号Ｇはクロック振幅の中間値になり、ＶＲＥＦＨよりも小さく、ＶＲＥＦＬよりも大きな電圧となる。したがって比較器１７は入力Ｇが基準電圧よりも小さいのでロー電圧を出力し、比較器１８は入力Ｇが基準電圧よりも大きいのでハイ電圧を出力する。このように２つの比較器出力が異なるので、ＥＸ−ＮＯＲ回路１９の出力はロー電圧となる。
【００３５】
クロックが停止した場合、クロックＡがハイ電圧に張り付いたときは積分器１６通過後の信号電圧ＧがＶＲＥＦＨよりも大きくなり、クロックＡがロー電圧に張り付いたときは積分器１６通過後の信号電圧ＧがＶＲＥＦＬよりも小さくなる。つまり、比較器１７、１８両方で入力電圧が基準電圧よりも大きくなるか、または基準電圧よりも小さくなる。これによって２つの比較器１７、１８の出力が等しくなり、２つの比較器１７、１８の出力を入力とするＥＸ−ＮＯＲ回路１９の出力がハイ電圧になる。これによりクロックが停止したと判定され、ＥＸ−ＮＯＲ回路１９の出力が出力禁止信号Ｅとして図１の出力制御回路２に送信される。
【００３６】
なお、以上の説明では入力信号をパルス列に変換するブロックをパルス変調器と記載したが、これは例えばＰＷＭ変調器、ＰＤＭ変調器、デルタシグマ変調器等である。
【００３７】
また、以上のクロック検出回路において、比較器は、積分器１６の出力Ｇが基準電圧よりも大きい場合にハイ電圧を、基準電圧よりも小さい場合にロー電圧を出力する構成としたが、一方の比較器の入出力関係を反転させ、ＥＸ−ＮＯＲ回路をＥＸ−ＯＲ回路で置き換えてもよい。
【産業上の利用可能性】
【００３８】
本発明のパルス変調型電力増幅器は、オーディオ信号を取り扱うＤ級オーディオアンプを始めとした、パルス変調型電力増幅器やその周辺機器の破壊防止や、破壊防止回路の集積化等に有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係る単一出力のパルス変調型電力増幅器のブロック図
【図２】同実施形態に係るパルス変調型電力増幅器の動作を示す信号波形図
【図３】同実施形態の構成をＢＴＬ構成に適用したパルス変調型電力増幅器のブロック図
【図４】本発明の第２の実施形態に係るクロック検出回路の回路図
【図５】同クロック検出回路の動作を示す信号波形図
【図６】本発明の第３の実施形態に係るクロック検出回路の回路図
【図７】同クロック検出回路の動作を示す信号波形図
【図８】従来の一般的なパルス変調型電力増幅器のブロック図
【図９】従来のオーディオ出力保護回路のブロック図
【図１０】従来のデジタルアンプの保護装置のブロック図
【符号の説明】
【００４０】
１  パルス変調器
２  出力制御回路
２ａ  ＮＡＮＤ回路
２ｂ  ＮＯＲ回路
２ｃ  インバータ
２Ａ  第一の出力制御回路
２Ｂ  第二の出力制御回路
３  出力回路
３ａ  ＰＭＯＳトランジスタ
３ｂ  ＮＭＯＳトランジスタ
３Ａ  第一の出力回路
３Ｂ  第二の出力回路
４、４ａ  ローパスフィルタ
５  負荷（スピーカ）
６  電流検出用（相互）インダクタ
７  整流器
８  フリップフロップ
９  出力リレー
１０  アンプ
１１  フィルタ回路
１２  検波回路
１３  マイコン
１４  クロック検出回路
１５  インバータ
１６  積分器（ローパスフィルタ）
１７  ＶＲＥＦＨを基準電圧に持つ比較器
１８  ＶＲＥＦＬを基準電圧に持つ比較器
１９  ＥＸ−ＮＯＲ回路
２０  分周器
２１、２２  電源
【図１】
2007288431.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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