(57)【要約】【課題】ゲート長が異なっていても、均一な金属組成比のフルシリサイドゲート電極を備え、かつその金属組成比を容易に制御できる半導体装置及びその製造方法を提供する。【解決手段】異なるゲート長のポリシリコンゲート電極９，２９において、その上端の高さを等しく、かつサイドウオール２０よりも低く形成する。そして、ポリシリコンゲート電極９，２９を覆うように金属膜８を形成後、熱処理によりシリサイド化する。ポリシリコンゲート電極２１の上端の高さが、サイドウオール２０の上端の高さよりも低く形成されているので、微細なゲート長であってもシリサイド反応が加速されることなく、一次元的に進む。その結果、ゲート長が異なるポリシリコンゲート電極９，２９でも、均一な金属組成比のフルシリサイドゲート電極を安定して形成できる。【選択図】図２
2007173347.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成され、完全にシリサイド化されたフルシリサイドゲート電極と、
前記ゲート絶縁膜及び前記フルシリサイドゲート電極の側壁に形成されたサイドウオールと、
を有するＭＩＳＦＥＴを備える半導体装置であって、
前記フルシリサイドゲート電極の上端の高さは、前記サイドウオールの上端の高さよりも低いことを特徴とする半導体装置。
【請求項２】
Ｐ型の前記ＭＩＳＦＥＴの前記フルシリサイドゲート電極の上端の高さが、Ｎ型の前記ＭＩＳＦＥＴの前記フルシリサイドゲート電極の上端の高さよりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
ゲート長が異なる複数の前記ＭＩＳＦＥＴを備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数のＭＩＳＦＥＴは、同一導電型であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介して形成され、完全にシリサイド化されたフルシリサイドゲート電極と、
前記フルシリサイドゲート電極の側壁に形成されたサイドウオールと、
を有するＭＩＳＦＥＴを備える半導体装置であって、
前記フルシリサイドゲート電極の上端の高さが、前記サイドウオールの上端の高さよりも低く形成された第１の前記ＭＩＳＦＥＴと、
前記フルシリサイドゲート電極の上端の高さが、前記サイドウオールの上端の高さよりも高く形成された第２の前記ＭＩＳＦＥＴと、
を備えることを特徴とする半導体装置。
【請求項６】
前記第１のＭＩＳＦＥＴは、Ｎ型ＭＩＳＦＥＴであり、前記第２のＭＩＳＦＥＴは、Ｐ型ＭＩＳＦＥＴであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
（ａ）主面上に、ゲート絶縁膜を介して形成されたポリシリコンゲート電極と、前記ゲート絶縁膜及び前記ポリシリコンゲート電極の側壁に形成されたサイドウオールよりなる構造体を備える半導体基板を準備する工程と、
（ｂ）前記ポリシリコンゲート電極の上端の高さをエッチングにより調節する工程と、
（ｃ）前記工程（ｂ）の後に、前記ポリシリコンゲート電極を覆うように金属膜を形成する工程と、
（ｄ）熱処理により前記金属膜と前記ポリシリコンゲート電極とをシリサイド反応させ、前記ポリシリコンゲート電極を完全にシリサイド化して前記フルシリサイドゲート電極を形成する工程と、
を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）は、Ｐ型ＭＩＳＦＥＴの前記ポリシリコンゲート電極の上端の高さが、Ｎ型ＭＩＳＦＥＴの前記ポリシリコンゲート電極の上端の高さよりも低くなるように調節する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ａ）は、ゲート長が異なる複数の前記構造体を備える半導体基板を準備する工程を含むことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
（ｅ）前記工程（ｃ）の前に、前記ポリシリコンゲート電極の上端の高さが前記サイドウオールの上端の高さよりも高くなるように、前記サイドウオールをエッチングする工程をさらに備えることを特徴とする請求項７から９の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に完全にシリサイド化されたゲート電極を備えるＭＩＳＦＥＴを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１では、ポリシリコンをゲート電極として通常のＭＩＳＦＥＴ形成フローと同様にソース／ドレイン領域まで形成した後、Ｎｉ等の金属を堆積している。そして、その後アニールにより金属とＳｉを反応させてポリシリコンを完全にシリサイド化してフルシリサイドゲート電極を形成する、いわゆるフルシリサイド（ＦＵＳＩ）技術を、比較的容易に作成できるメタルゲート技術として提案している。
【０００３】
この時、ゲート電極と同時にソース／ドレイン領域上にもＮｉＳｉｘが形成されるが、通常ゲート電極の高さはソース／ドレイン領域に必要なＮｉＳｉｘ厚よりも十分に高いため、ゲート電極をフルシリサイド化した際同時に形成されるソース／ドレイン領域上のＮｉＳｉｘは厚すぎてデバイス特性上は問題がある。
【０００４】
この問題を解決するために、ゲート電極上にキャップ膜を堆積した状態でソース／ドレイン領域上のシリサイド形成まで行い、その後層間絶縁膜を形成し、ＣＭＰでキャップ膜を頭出し後エッチング除去し、ゲート電極のみフルシリサイド化を行うというプロセスが考案されている（特許文献２参照）。
【０００５】
しかし、従来のＮｉＳｉｘによるＦＵＳＩゲート形成プロセスでは、長いゲート長のＭＩＳＦＥＴと、微細なゲート長のＭＩＳＦＥＴを同時に形成した場合、微細なゲート長のＭＩＳＦＥＴにおいて長いゲート長のＭＩＳＦＥＴよりもＮｉ組成比の高いＮｉＳｉｘが形成される。
【０００６】
そして、場合によっては体積膨張が顕著になり、ゲート電極上部へのＮｉＳｉｘのはみ出しやＮｉＳｉｘがゲート絶縁膜を突き抜けてシリコン基板に達することもあった。
【０００７】
また、体積膨張が顕著でない場合でも、ＮｉＳｉｘの組成変化に伴って仕事関数が変化するため、トランジスタの閾値電圧Ｖｔｈがゲート長に対して不連続に変化してしまうことがわかっている（非特許文献１参照）。
【０００８】
非特許文献１には、ＮｉＳｉｘ形成時のアニールを２段階で行うことにより３０ｎｍ程度の微細ゲートまでＮｉＳｉｘの組成を制御してＶｔｈの不連続性を解決する提案がなされている。
【０００９】
【特許文献１】特開平１１−２８４１７９号公報
【特許文献２】特開２００４−２２１２２６号公報
【非特許文献１】Ｊ．Ａ．Ｋｉｔｔｌ  ｅｔ  ａｌ．，ｉｎ  Ｓｙｍｐ．ｏｎＶＬＳＩ  Ｔｅｃｈ．，Ｄｉｇ．，２００５，ｐ７２
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、非特許文献１に記載の発明では、アニール時の温度制御によりＮｉＳｉｘの組成を制御しており、ＮｉＳｉｘの組成を容易かつ精密に制御することは困難である。さらに、非特許文献１に記載の発明では、前述した体積膨張の問題を解決できない。
【００１１】
また、アニール時の温度制御では、Ｐ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴのゲート電極の組成を別々に制御できないので、仕事関数の異なるゲート電極有する、いわゆるデュアルワークファンクションのメタルゲートＣＭＯＳ構造を作成することも困難である。
【００１２】
そこで、本発明の目的は、ゲート長が異なっていても、均一な金属組成比のフルシリサイドゲート電極を備え、かつその金属組成を容易に制御できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１３】
請求項１に記載の半導体装置は、半導体基板上にゲート絶縁膜を介して形成され、完全にシリサイド化されたフルシリサイドゲート電極と、前記ゲート絶縁膜及び前記フルシリサイドゲート電極の側壁に形成されたサイドウオールと、を有するＭＩＳＦＥＴを備える半導体装置であって、前記フルシリサイドゲート電極の上端の高さは、前記サイドウオールの上端の高さよりも低いことを特徴とする。
【００１４】
請求項４に記載の半導体装置は、半導体基板上にゲート絶縁膜を介して形成され、完全にシリサイド化されたフルシリサイドゲート電極と、前記フルシリサイドゲート電極の側壁に形成されたサイドウオールと、を有するＭＩＳＦＥＴを備える半導体装置であって、前記フルシリサイドゲート電極の上端の高さが、前記サイドウオールの上端の高さよりも低く形成された第１の前記ＭＩＳＦＥＴと、前記フルシリサイドゲート電極の上端の高さが、前記サイドウオールの上端の高さよりも高く形成された第２の前記ＭＩＳＦＥＴと、を備えることを特徴とする。
【発明の効果】
【００１５】
請求項１に記載の半導体装置によれば、ポリシリコンゲート電極の上端をサイドウオールの上端より低く形成してシリサイド化することによりフルシリサイドゲート電極を形成する製造方法が適用できる。ポリシリコンゲート電極の上端がサイドウオールの上端より低いため、ゲート長によらず一次元的にシリサイド反応を進めることができる。
【００１６】
そのため、ゲート長が異なっていても、均一な金属組成比のフルシリサイドゲート電極を有する半導体装置を得ることができる。
【００１７】
また、ポリシリコンゲート電極の高さを制御することで、シリサイド反応時に供給される金属に対するシリコンの体積を制御できるので、フルシリサイドゲート電極の金属組成を容易に制御できる。
【００１８】
請求項５に記載の半導体装置によれば、第１のＭＩＳＦＥＴでは、ポリシリコンゲート電極の上端の高さをサイドウオール上端の高さより低く形成し、第２のＭＩＳＦＥＴではポリシリコンゲート電極の上端の高さをサイドウオール上端の高さより高く形成して、シリサイド化する製造方法を適用できる。
【００１９】
第１のＭＩＳＦＥＴのポリシリコンゲート電極は一次元的にシリサイド化が行われ、第２のＭＩＳＦＥＴのポリシリコンゲート電極は二次元的若しくは三次元的にシリサイド化が行われ、シリサイド反応が加速される。
【００２０】
そのため、第１のＭＩＳＦＥＴのフルシリサイドゲート電極の金属組成比は、第２のＭＩＳＦＥＴのフルシリサイドゲート電極の金属組成比に比べて小さくなる。
【００２１】
その結果、第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとで、フルシリサイドゲート電極の仕事関数が異なる半導体装置を容易に実現できる。
【発明を実施するための最良の形態】
【００２２】
＜実施の形態１＞
＜Ａ．構成＞
図１は、本実施の形態１に係る半導体装置の構成を示す断面図である。図１に示すように、本実施の形態１に係る半導体装置には、長いゲート長のＭＩＳＦＥＴ（図１（ａ））、及び微細なゲート長のＭＩＳＦＥＴ（図１（ｂ））が形成されている。
【００２３】
半導体基板１上に層間絶縁膜６が形成されている。層間絶縁膜６内の半導体基板１上に、ゲート絶縁膜２を介して完全にシリサイド化されたフルシリサイドゲート電極（メタルゲート電極とも称される。）３，１９が形成されている。
【００２４】
長いゲート長のＭＩＳＦＥＴのゲート絶縁膜２上には、フルシリサイドゲート電極３が形成されている。そして、微細なゲート長のＭＩＳＦＥＴのゲート絶縁膜２上には、フルシリサイドゲート電極１９が形成されている。
【００２５】
ここで、フルシリサイドゲート電極３，１９は、上部からゲート絶縁膜２との接合面（底部）まで完全にシリサイド化されたゲート電極である。
【００２６】
ゲート絶縁膜２及びフルシリサイドゲート電極３、１９の両側壁には、第１サイドウオール４及び第２サイドウオール５からなるサイドウオール２０が形成されている。そして、層間絶縁膜６上には、フルシリサイドゲート電極３、１９を覆うように、層間絶縁膜７が形成されている。
【００２７】
ここで、フルシリサイドゲート電極３、１９の上端の高さは、それぞれサイドウオール２０の上端の高さよりも低く形成されている。そして、フルシリサイドゲート電極３とフルシリサイドゲート電極１９は、等しい高さに形成されている。
【００２８】
なお、半導体基板１にはソース／ドレイン領域などが形成されているが、本実施の形態１の特徴とは関係が薄いため、図１においては、詳細を省略している。
【００２９】
＜Ｂ．製造方法＞
図２は、本実施の形態１に係る半導体装置の製造工程を示す断面図である。図２は、半導体装置の製造工程のうち、ポリシリコンゲート電極９，２１を完全にシリサイド化してフルシリサイドゲート電極３，１９を形成する製造工程を示す図である。
【００３０】
まず、主面上に、ゲート絶縁膜２を介して形成されたポリシリコンゲート電極９，２１と、前記ゲート絶縁膜２及び前記ポリシリコンゲート電極９，２１の側壁に形成されたサイドウオール２０よりなる構造体を備える半導体基板１を準備する。
【００３１】
そして、ポリシリコンゲート電極９，２１の上端の高さがサイドウオール２０の上端の高さよりも低くなるように、ポリシリコンゲート電極９，２１の高さをエッチングにより調節する。ここで、微細なゲート長のポリシリコンゲート電極２１の高さと、長いゲート長のポリシリコンゲート電極９の高さは等しくなるように形成されている。
【００３２】
次に、ポリシリコンゲート電極９，２１を覆うようにＮｉ等の金属膜８を成膜する。
【００３３】
次に、図２に示すように、熱処理を行うことで、金属膜８とポリシリコンゲート電極９，２１をシリサイド反応させる。そして、ポリシリコンゲート電極９、２１を底部まで完全にシリサイド化することで、フルシリサイドゲート電極３、１９を形成する。
【００３４】
なお、図２に示した矢印は、シリサイド反応の過程で供給される金属原子の流れを示している。
【００３５】
未反応の金属膜８を除去後、層間絶縁膜７を半導体基板１の全面に堆積することで図１に示す半導体装置を完成する。
【００３６】
＜Ｃ．効果＞
図３は、従来の半導体装置の製造工程を示す断面図である。図３は、ポリシリコンゲート電極３４，３５をシリサイド化する工程を示している。また、図３に示した矢印は、図２と同様に、シリサイド反応の過程で供給される金属原子の流れを示している。
【００３７】
図３に示すように、従来の半導体装置の製造方法では、ポリシリコンゲート電極３４，３５の上端の高さを、サイドウオール２０の上端の高さと等しくなるように形成している。
【００３８】
図３に示すように、長いゲート長のポリシリコンゲート電極３４をシリサイド化する場合は、ポリシリコンゲート電極３４の正面部分Ａ１から供給される金属原子に比べて、両側部分Ｂ１から供給される金属原子の割合が小さい。そのため、長いゲート長のポリシリコンゲート電極３４では、ほぼ一次元的にシリサイド反応が進む。
【００３９】
これに対して、微細なゲート長のポリシリコンゲート電極３５をシリサイド化する場合は、ポリシリコンゲート電極３５の正面部分Ａ２から供給される金属原子に比べて、両側部分Ｂ２から供給される金属原子の割合が大きくなる。
【００４０】
そのため、微細なゲート長のポリシリコンゲート電極３５では、二次元的にシリサイド反応が進む。さらに、ゲート幅も微細である場合には、三次元的にシリサイド反応が進むことになる。
【００４１】
その結果、微細なゲート長のポリシリコンゲート電極３５は、長いゲート長のポリシリコンゲート電極３４に比べてシリサイド化反応が加速され、金属組成比の大きなフルシリサイドゲート電極が形成され易くなる。また、フルシリサイドゲート電極の金属組成比が大きくなることで、体積膨張によりゲート絶縁膜２を突き抜ける恐れもある。
【００４２】
本実施の形態１に係る半導体装置の製造方法では、ポリシリコンゲート電極２１の上端の高さをサイドウオール２０上端の高さより低くしている。そのため、微細なゲート長のポリシリコンゲート電極２１であっても、両側からの金属（例えばＮｉ）の供給経路を遮断できるので、シリサイド反応面を一次元的できる。
【００４３】
そのため、微細なゲート長（あるいはゲート幅）の場合であっても、金属原子が二次元的又は三次元的に供給されてシリサイド化が加速的に進むのを抑制できる。
【００４４】
ゲート長（あるいはゲート幅）によらず、シリサイド反応を一次元的にできるので、ポリシリコンゲート電極９，２１の高さを等しくすることで、組成比の等しいフルシリサイドゲート電極３，１９を安定して形成できる。
【００４５】
また、微細なゲート長のフルシリサイドゲート電極１９でも、金属組成比が長いゲート長のものに比べて大きくなることがないので、体積膨張による不具合も抑制できる。
【００４６】
本実施の形態１に係る半導体装置は、フルシリサイドゲート電極３，１９の上端の高さが、サイドウオール２０の上端の高さよりも低いので、前述した製造方法を適用することで、ゲート長が異なっていても、均一な金属組成比のフルシリサイドゲート電極３，１９を容易に形成できる。
【００４７】
＜実施の形態２＞
本実施の形態２に係る半導体装置は、実施の形態１をＣＭＯＳ構造に適用したものである。
【００４８】
＜Ａ．構成＞
図４は、本実施の形態２に係る半導体装置の構成を示す断面図である。本実施の形態２に係る半導体装置は、Ｎ型ＭＩＳＦＥＴ（ｎＦＥＴ）及びＰ型ＭＩＳＦＥＴ（ｐＦＥＴ）が形成されたＣＭＯＳ構造を備えている。
【００４９】
図４に示すように、ｎＦＥＴとｐＦＥＴとは、ＳＴＩ（Ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）１３により分離されている。そして、半導体基板１の上層部にウエル領域１２が形成されている。ウエル領域１２の上層部には、ソース／ドレイン領域１０が形成されている。
【００５０】
半導体基板１上に層間絶縁膜６が形成されている。そして、ｎＦＥＴ形成領域では、層間絶縁膜６内の半導体基板１上にゲート絶縁膜２を介してフルシリサイドゲート電極２２が形成されている。また、ｐＦＥＴ形成領域では、層間絶縁膜６内の半導体基板１上にゲート絶縁膜２を介してフルシリサイドゲート電極２３が形成されている。
【００５１】
ゲート絶縁膜２、フルシリサイドゲート電極２２，２３の両側壁には第１サイドウオール４及び第２サイドウオール５から形成されるサイドウオール２０が形成されている。
【００５２】
ここで、フルシリサイドゲート電極２２，２３は、底部まで完全にシリサイド化されたゲート電極である。
【００５３】
そして、フルシリサイドゲート電極２２，２３の上端の高さは、サイドウオール２０の上端の高さよりも低く形成されている。さらに、Ｐ型のＭＩＳＦＥＴのフルシリサイドゲート電極２３の上端の高さは、Ｎ型のＭＩＳＦＥＴのフルシリサイドゲート電極２２の上端の高さよりも低くなるように形成されている。
【００５４】
ここで、フルシリサイドゲート電極２２，２３は、Ｎｉ、Ｃｏ、Ｔｉ等をシリサイド化して得られるものであり、組成比などが異なるいくつかの相を含むものとする。
【００５５】
本実施の形態１に係るＣＭＯＳ構造では、ｎＦＥＴのフルシリサイドゲート電極２２とｐＦＥＴのフルシリサイドゲート電極２３は、金属：シリサイドの組成比が異なっている。フルシリサイドゲート電極２３は、フルシリサイドゲート電極２２に比べて金属リッチな組成になっている。例えば、ｎＦＥＴのフルシリサイドゲート電極２２はＮｉＳｉを用い、ｐＦＥＴのフルシリサイドゲート電極２３にはＮｉ3Ｓｉを用いている。
【００５６】
また、同一導電型のＭＩＳＦＥＴ間では、フルシリサイドゲート電極２２，２３の高さは揃えられている。
【００５７】
そして、層間絶縁膜６上には、フルシリサイドゲート電極２２，２３を覆うように層間絶縁膜７が形成されている。
【００５８】
＜Ｂ．製造方法＞
次に、図５から図１２を参照して、本実施の形態２に係る半導体装置の製造方法について説明する。図５から図１２は、本実施の形態２に係る半導体装置の製造工程を示す断面図である。
【００５９】
まず、図５に示す工程では、半導体基板１にＳＴＩ１３及びウエル領域１２を形成する。
【００６０】
次に、図６に示す工程では、通常のＭＩＳＦＥＴ形成工程と同様に、半導体基板１上に、ゲート絶縁膜２となる絶縁膜１４、及びポリシリコン膜１５を順に堆積する。ここで、絶縁膜１４の材質は、シリコン酸窒化膜、又はｈｉｇｈ−ｋ絶縁膜、あるいはこれらの積層膜等である。
【００６１】
続いて、ポリシリコン膜１５上に絶縁膜１６を堆積する。絶縁膜１６の材質は、例えば酸化膜、シリコン窒化膜、シリコン酸窒化膜等である。
【００６２】
次に、図７に示す工程では、絶縁膜１４、ポリシリコン膜１５、絶縁膜１６をドライエッチングでエッチングし、ゲート絶縁膜２、ポリシリコンゲート電極２４，２５及びキャップ膜１７を形成する。
【００６３】
次に、図８に示す工程では、通常のＭＩＳＦＥＴ作成プロセスと同様に、エクステンション層をイオン注入により形成する。ここで、イオン注入の前にオフセットスペーサを形成しても構わない。また、イオン注入により、ポケット層（ハロー層とも呼ばれる。）を形成してもよい。
【００６４】
続いて、絶縁膜をポリシリコンゲート電極を覆うように半導体基板１上に堆積し、ドライエッチングをすることで、第１サイドウオール４及び第２サイドウオール５からなるサイドウオール２０を形成する。サイドウオール２０は、ゲート絶縁膜２、ポリシリコンゲート電極２４及びキャップ膜１７の側壁に形成される。
【００６５】
ここで、サイドウオール２０は、通常、酸化膜と窒化膜からなる二層又は三層の積層構造になっており、図８では二層の例を示している。
【００６６】
続いて、ソース／ドレイン領域１０をイオン注入で形成し、熱処理により不純物を活性化させる。続いて、金属膜を堆積し、熱処理によりソース／ドレイン領域１０上にのみシリサイド層１１を形成する。金属膜の材質は、Ｎｉ、Ｃｏ、Ｔｉなどである。この時、ポリシリコンゲート電極２４，２５上にはキャップ膜１７が挿入されているため、シリサイドは形成されない。
【００６７】
以上の工程により、主面上に、ゲート絶縁膜２を介して形成されたポリシリコンゲート電極２４，２５と、前記ポリシリコンゲート電極２４，２５上に形成されたキャップ膜１７と、前記ゲート絶縁膜２、前記ポリシリコンゲート電極２４，２５及びキャップ膜１７の側壁に形成されたサイドウオール２０よりなる構造体を備える半導体基板１を準備する。
【００６８】
ここで、図８では、同一のゲート長の構造体を図示しているが、Ｐ型ＭＩＳＦＥＴの構造体とＮ型ＭＩＳＦＥＴの構造体とで、ゲート長が異なっていてもよい。また、Ｐ型ＭＩＳＦＥＴの構造体間でゲート長が異なってもよいし、Ｎ型ＭＩＳＦＥＴの構造体間でゲート長が異なってもよい。すなわち、ゲート長が異なる複数の構造体を備える半導体基板１を準備してもよい。
【００６９】
次に、図９，１０に示す工程では、エッチングにより、ポリシリコンゲート電極２４，２５の上端の高さを調節する。
【００７０】
まず、図９に示す工程では、層間絶縁膜６を半導体基板１上に堆積し、ＣＭＰにより研磨を行い、キャップ膜１７の表面を露出させる。
【００７１】
次に、図１０に示す工程では、ウェットエッチング等によりキャップ膜１７を除去した後に、ｎＦＥＴの形成領域を覆うようにレジスト１８を形成する。そして、レジスト１８をマスクとして用いて、ｐＦＥＴのポリシリコンゲート電極２５をエッチングする。エッチングによりポリシリコンゲート電極２５の高さを調節することで、ポリシリコンゲート電極２５と後述する金属膜８間の体積比を調節する。
【００７２】
ｎＦＥＴ側も同様に、ｐＦＥＴ側にレジストを形成した後、エッチングによりポリシリコンゲート電極２４と金属膜８間の体積比を調節する。この工程は、必要に応じて、ｎＦＥＴ／ｐＦＥＴの一方あるいは両方について行う。
【００７３】
ここで、シリサイド反応面ができるだけ一次元的になるようにするため、ポリシリコンゲート電極２４，２５の上端とサイドウオール２０の上端との距離は３０ｎｍ以上あることが望ましい。
【００７４】
また、ポリシリコンゲート電極２４，２５の上端とサイドウオール２０の上端との間の距離は、キャップ膜１７の膜厚とキャップ膜１７除去後のポリシリコンゲート電極２４，２５のエッチングにより調整可能である。
【００７５】
次に図１１に示す工程では、Ｎｉ等の金属膜８を層間絶縁膜６上に、ポリシリコンゲート電極２４，２５を覆うように堆積する。
【００７６】
ここで、図１２に示すように、図１１の工程の後、ポリシリコンゲート電極２４，２５の上部以外の領域の金属膜８をマスクエッチングにより除去してもよい。こうすることで、ポリシリコンゲート電極２４，２５の側面からのシリサイド反応の進行を抑制できる。
【００７７】
続いて、熱処理によりポリシリコンゲート電極２４，２５を完全にシリサイド化しフルシリサイドゲート電極２２，２３を形成する。
【００７８】
次に、未反応の金属膜８を除去後、層間絶縁膜７を半導体基板１の全面に堆積することで図４に示す半導体装置を得ることができる。
【００７９】
＜Ｃ．効果＞
仕事関数がゲート長に依存して変化する現象は、シリサイド反応過程で供給される金属原子の流れがゲート端において二次元又は三次元的になり、ゲート長が微細になるとシリサイド反応が加速されることに起因している。
【００８０】
しかし、シリサイド反応時におけるポリシリコンゲート電極２４，２５の上端をサイドウオール２０の上端から低くしておくことにより、側面からの金属供給を遮断し、ほぼ一次元的なシリサイド反応を微細なゲート長のポリシリコンゲート電極２４，２５でも維持することが可能になる。
【００８１】
本実施の形態２に係る半導体装置の製造方法では、エッチングにより、ポリシリコンゲート電極２４，２５の上端の高さを調節する工程を備えている。
【００８２】
そのため、ポリシリコンゲート電極２４，２５の上端の高さを、サイドウオール２０の高さよりも低くなるように調節することで、ゲート長に依存せず一次元的なシリサイド反応を行うことができる。
【００８３】
ゲート長の異なるＰ型ＭＩＳＦＥＴを備える半導体装置であっても、ポリシリコンゲート電極２４の高さを複数のＰ型ＭＩＳＦＥＴ間で揃えておくことで、組成比の等しいフルシリサイドゲート電極２２を形成できる。
【００８４】
また、ゲート長の異なる複数のＮ型ＭＩＳＦＥＴを備える半導体装置も同様に、ポリシリコンゲート電極２５の高さを複数のＮ型ＭＩＳＦＥＴ間で揃えておくことで、組成比の等しいフルシリサイドゲート電極２３を形成できる。
【００８５】
さらに、ポリシリコンゲート電極２４，２５の上端の高さを調節することで、フルシリサイドゲート電極２２，２３の金属組成比を容易に調節することができる。
【００８６】
本実施の形態２に係る半導体装置の製造方法では、Ｐ型ＭＩＳＦＥＴのポリシリコンゲート電極２５の上端の高さが、Ｎ型ＭＩＳＦＥＴのポリシリコンゲート電極２４の上端の高さよりも低くなるように調節する工程を含んでいる。
【００８７】
ポリシリコンゲート電極２５のシリコンの量がポリシリコンゲート電極２４のシリコンの量に比べて少なくなるので、シリサイド反応後には、フルシリサイドゲート電極２３の金属組成比は、フルシリサイドゲート電極２２に比べて大きくなる。
【００８８】
その結果、ｐＦＥＴのフルシリサイドゲート電極２３の仕事関数を、ｎＦＥＴのフルシリサイドゲート電極２２の仕事関数に比べて大きくすることができ、ｐＦＥＴとｎＦＥＴのそれぞれに最適な異なる仕事関数のフルシリサイドゲート電極２２，２３を形成できる。
【００８９】
本実施の形態２に係る半導体装置は、以上説明した製造方法を適用することで、二種類の仕事関数をもつ、いわゆるデュアルワークファンクションのメタルゲートＣＭＯＳ構造を実現し、かつゲート長やゲート幅に依存しない安定した仕事関数をもつフルシリサイドゲート電極を実現できる。
【００９０】
また、ゲート長が異っていても、均一な金属組成比のフルシリサイドゲート電極２２，２３を備える同一導電型の複数のＭＩＳＦＥＴを容易に形成できる。
【００９１】
＜実施の形態３＞
＜Ａ．構成＞
図１３は、本実施の形態３に係る半導体装置の構成を示す断面図である。図１３に示すように、本実施の形態３に係る半導体装置には、長いゲート長のＭＩＳＦＥＴ（図１３（ａ））、及び微細なゲート長のＭＩＳＦＥＴ（図１３（ｂ））が形成されている。
【００９２】
半導体基板１上に層間絶縁膜６が形成されている。層間絶縁膜６内の半導体基板１上に、ゲート絶縁膜２を介して完全にシリサイド化されたフルシリサイドゲート電極（メタルゲート電極とも称される。）３０，３１が形成されている。
【００９３】
長いゲート長のＭＩＳＦＥＴのゲート絶縁膜２上には、フルシリサイドゲート電極３０が形成されている。そして、微細なゲート長のＭＩＳＦＥＴのゲート絶縁膜２上には、フルシリサイドゲート電極３１が形成されている。
【００９４】
ここで、フルシリサイドゲート電極３０，３１は、上部からゲート絶縁膜２との接合面（底部）まで完全にシリサイド化されたゲート電極である。
【００９５】
ゲート絶縁膜２及びフルシリサイドゲート電極３０、３１の両側壁には、第１サイドウオール４及び第２サイドウオール５からなるサイドウオール２０が形成されている。そして、層間絶縁膜６上には、フルシリサイドゲート電極３０、３１を覆うように、層間絶縁膜７が形成されている。
【００９６】
ここで、フルシリサイドゲート電極３０、３１の上端の高さは、それぞれサイドウオール２０の上端の高さよりも高く形成されている。そして、フルシリサイドゲート電極３０とフルシリサイドゲート電極３１は、等しい高さに形成されている。
【００９７】
なお、半導体基板１にはソース／ドレイン領域などが形成されているが、本実施の形態３の特徴とは関係が薄いため、図１３においては、詳細を省略している。
【００９８】
＜Ｂ．製造方法＞
図１４は、本実施の形態３に係る半導体装置の製造工程を示す断面図である。図１４は、半導体装置の製造工程のうち、ポリシリコンゲート電極３２，３３を完全にシリサイド化してフルシリサイドゲート電極３０，３１を形成する製造工程を示す図である。
【００９９】
まず、主面上に、ゲート絶縁膜２を介して形成されたポリシリコンゲート電極３２，３３と、前記ゲート絶縁膜２及び前記ポリシリコンゲート電極３２，３３の側壁に形成されたサイドウオール２０よりなる構造体を備える半導体基板１を準備する。
【０１００】
そして、ポリシリコンゲート電極３２，３３の上端の高さがサイドウオール２０の上端の高さよりも高くなるように、ポリシリコンゲート電極３２，３３の高さを調節する。ここで、微細なゲート長のポリシリコンゲート電極３３の高さと、長いゲート長のポリシリコンゲート電極３２の高さは等しくなるように形成されている。
【０１０１】
次に、ポリシリコンゲート電極３２，３３を覆うようにＮｉ等の金属膜８を成膜する。
【０１０２】
次に、図１４に示すように、熱処理を行うことで、金属膜８とポリシリコンゲート電極３２、３３をシリサイド反応をさせる。そして、ポリシリコンゲート電極３２、３３を底部まで完全にシリサイド化することで、フルシリサイドゲート電極３０、３１を形成する。
【０１０３】
なお、図１４に示した矢印は、シリサイド反応の過程で供給される金属原子の流れを示している。
【０１０４】
未反応の金属膜８を除去後、層間絶縁膜７を半導体基板１の全面に堆積することで図１３に示す半導体装置を完成する。
【０１０５】
＜Ｃ．効果＞
本実施の形態３に係る半導体装置では、ポリシリコンゲート電極３２，３３の上端の高さをサイドウオール２０よりも高く形成している。シリサイド反応面を二次元、若しくは三次元的に構成することにより、金属原子の流れを加速し、容易に金属リッチな組成のフルシリサイドゲート電極３０，３１を形成できる。
【０１０６】
そのため、ポリシリコンゲート電極３２のように、ゲート長が長く体積が大きい場合であっても、ポリシリコンゲート電極３２の上端の高さを高くすることで、金属リッチな組成のフルシリサイドゲート電極３０を容易に形成できる。
【０１０７】
ここで、単位体積当たりにポリシリコンゲート電極３２，３３に取り込める金属原子の量は決まっている。
【０１０８】
そのため、ポリシリコンゲート電極３３の上端の高さをポリシリコンゲート電極３２の上端の高さに等しくしても、フルシリサイドゲート電極３１の金属組成比が、フルシリサイドゲート電極３０の金属組成比より大きくなることはなく、等しくできる。
【０１０９】
以上から、本実施の形態３に係る半導体装置では、ゲート長（あるいはゲート幅）の長さによらず、金属リッチな同一組成のフルシリサイドゲート電極３０，３１を安定して容易に形成できる。
【０１１０】
＜実施の形態４＞
本実施の形態４に係る半導体装置は、実施の形態１から３に係る半導体装置をＣＭＯＳ構造に適用したものである。
【０１１１】
＜Ａ．構成＞
図１５は、本実施の形態４に係る半導体装置の構成を示す断面図である。本実施の形態４に係る半導体装置は、Ｎ型ＭＩＳＦＥＴ（ｎＦＥＴ）及びＰ型ＭＩＳＦＥＴ（ｐＦＥＴ）が形成されたＣＭＯＳ構造を備えている。
【０１１２】
図１５に示すように、ｎＦＥＴとｐＦＥＴとは、ＳＴＩ１３により分離されている。そして、半導体基板１の上層部にウエル領域１２が形成されている。ウエル領域１２の上層部には、ソース／ドレイン領域１０が形成されている。
【０１１３】
半導体基板１上に層間絶縁膜６が形成されている。そして、ｎＦＥＴ形成領域では、層間絶縁膜６内の半導体基板１上にゲート絶縁膜２を介してフルシリサイドゲート電極２６が形成されている。また、ｐＦＥＴ形成領域では、層間絶縁膜６内の半導体基板１上にゲート絶縁膜２を介してフルシリサイドゲート電極２７が形成されている。
【０１１４】
ゲート絶縁膜２、フルシリサイドゲート電極２６，２７の両側壁には第１サイドウオール４及び第２サイドウオール５から形成されるサイドウオール２０が形成されている。
【０１１５】
ここで、フルシリサイドゲート電極２６，２７は、底部まで完全にシリサイド化されている。
【０１１６】
そして、フルシリサイドゲート電極２６の上端の高さは、サイドウオール２０の上端の高さより低く形成され、フルシリサイドゲート電極２７の上端の高さは、サイドウオール２０の上端の高さよりも高く形成されている。
【０１１７】
すなわち、本実施の形態４では、Ｎ型ＭＩＳＦＥＴは、フルシリサイドゲート電極２６の上端の高さが、サイドウオール２０の上端の高さより低く形成された第１のＭＩＳＦＥＴと理解できる。また、Ｐ型ＭＩＳＦＥＴは、フルシリサイドゲート電極２７の上端の高さが、サイドウオール２０の上端の高さよりも高く形成された第２のＭＩＳＦＥＴと理解できる。
【０１１８】
ここで、フルシリサイドゲート電極２６，２７は、Ｎｉ、Ｃｏ、Ｔｉ等をシリサイド化して得られるものであり、組成比などが異なるいくつかの相を含むものとする。
【０１１９】
本実施の形態４に係るＣＭＯＳ構造では、ｎＦＥＴのフルシリサイドゲート電極２６とｐＦＥＴのフルシリサイドゲート電極２７とは、金属：シリサイドの組成比が異なっている。フルシリサイドゲート電極２７は、フルシリサイドゲート電極２６に比べて金属リッチな組成になっている。例えば、ｎＦＥＴのフルシリサイドゲート電極２６はＮｉＳｉが形成され、ｐＦＥＴのフルシリサイドゲート電極２７にはＮｉ3Ｓｉが形成されている。
【０１２０】
そして、層間絶縁膜６上には、フルシリサイドゲート電極２６，２７を覆うように層間絶縁膜７が形成されている。
【０１２１】
＜Ｂ．製造方法＞
次に、図１６から図１８を参照して、本実施の形態４に係る半導体装置の製造方法について説明する。図１６から図１８は、本実施の形態４に係る半導体装置の製造工程を示す断面図である。
【０１２２】
図８に示す工程までは、実施の形態２の製造工程と同一であるため詳細な説明は省略する。
【０１２３】
図８と同一の構成を得た後、図１６に示す工程では、ポリシリコンゲート電極２９の高さがサイドウオール２０の高さよりも高くなるように、サイドウオール２０をエッチングする。
【０１２４】
具体的には、まずＮ型ＭＩＳＦＥＴ形成領域を覆うようにレジスト１８を形成する。次に、異方性エッチングによりＰ型ＭＩＳＦＥＴのサイドウオール２０をエッチバックし、ポリシリコンゲート電極２９側面を一部露出させる。
【０１２５】
そうして、ポリシリコンゲート電極２９の上端の高さをサイドウオール２０の上端の高さよりも高くなるように形成する。
【０１２６】
ここで、本実施の形態４においては、側面を露出しないポリシリコンゲート電極２８の側では、キャップ膜１７の厚みにより、ポリシリコンゲート電極２８の上端とサイドウオール２０の距離を調整できる。また、側面を露出するポリシリコンゲート電極２９側では、サイドウオール２０のエッチバック量により、ポリシリコンゲート電極２９の上端とサイドウオール２０の距離を調整可能である。
【０１２７】
次に、図１７に示す工程では、レジスト１８を除去後、層間絶縁膜６を堆積し、ＣＭＰにより研磨を行い、キャップ膜１７の表面を露出させる。
【０１２８】
次に、図１８に示す工程では、ウェットエッチング等によりキャップ膜１７を除去する。続いて、層間絶縁膜６をＰ型ＭＩＳＦＥＴ側のサイドウオール２０上端までエッチバックした後、Ｎｉ等の金属膜８を層間絶縁膜６上に堆積する。
【０１２９】
ここで、実施の形態１の図１２に示したように、ポリシリコンゲート電極２８，２９の上部以外の領域の金属膜８をマスクエッチングにより除去してもよい。そうすることで、側面からのシリサイド反応の進行を抑制できる。
【０１３０】
次に、熱処理によりポリシリコンゲート電極２８，２９を完全にシリサイド化しフルシリサイドゲート電極２６，２７を形成する。
【０１３１】
未反応の金属膜８を除去後、層間絶縁膜７を半導体基板１の全面に堆積することで図１５に示す半導体装置を得ることができる。
【０１３２】
＜Ｃ．効果＞
本実施の形態４に係る半導体装置の製造方法では、ポリシリコンゲート電極２９の上端の高さがサイドウオール２０の上端の高さよりも高くなるように、サイドウオール２０をエッチングする工程を備えている。
【０１３３】
そのため、二次元、三次元的にシリサイド反応を進めることができる。その結果、金属原子の供給を加速し、容易に金属リッチな組成を作り込むことができる。
【０１３４】
本実施の形態４に係る半導体装置は、フルシリサイドゲート電極２６の上端の高さが、サイドウオール２０の上端の高さよりも低く形成されたＮ型ＭＩＳＦＥＴと、フルシリサイドゲート電極２７の上端の高さが、サイドウオール２０の上端の高さよりも高く形成されたＰ型ＭＩＳＦＥＴと、を備えている。
【０１３５】
そのため、ポリシリコンゲート電極２８の上端の高さをサイドウオール２０の上端の高さより低く形成し、ポリシリコンゲート電極２９の上端の高さをサイドウオール２０の上端の高さより高く形成した後にシリサイド化できる。
【０１３６】
Ｎ型ＭＩＳＦＥＴ側では、シリサイド反応が一次元的に進むのに対し、Ｐ型ＭＩＳＦＥＴ側では、シリサイド反応が二次元的若しくは三次元的に加速して進む。
【０１３７】
そのため、Ｐ型ＭＩＳＦＥＴのフルシリサイドゲート電極２７は、Ｎ型ＭＩＳＦＥＴのフルシリサイドゲート電極２６に比べて金属組成比を大きくできる。
【０１３８】
その結果、二種類の仕事関数をもつ、いわゆるデュアルワークファンクションのメタルゲートＣＭＯＳ構造を容易に実現できる。
【０１３９】
また、実施の形態１，２で説明したように、複数のＮ型ＭＩＳＦＥＴ間でフルシリサイドゲート電極２６の上端の高さを等しくすることで、ゲート長によらず、金属組成比を等しくできる。そして、複数のＰ型ＭＩＳＦＥＴ間でもフルシリサイドゲート電極２７の上端の高さを等しくすることで、ゲート長によらず、金属組成比を等しくできる。
【産業上の利用可能性】
【０１４０】
本発明は、シリサイド金属を材料とするメタルゲート電極を有する先端ＣＭＯＳプロセスを適用するＬＳＩ、主にＳｏＣ製品に利用される。
【図面の簡単な説明】
【０１４１】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図３】従来の半導体装置の製造工程を示す断面図である。
【図４】実施の形態２に係る半導体装置の構成を示す断面図である。
【図５】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図６】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図７】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図８】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図９】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１０】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１１】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１２】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１３】実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図１４】実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図１５】実施の形態４に係る半導体装置の構成を示す断面図である。
【図１６】実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図１７】実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図１８】実施の形態４に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１４２】
１  半導体基板、２  ゲート絶縁膜、３，１９，２２，２３，２６，２７  フルシリサイドゲート電極、４  第１サイドウオール、５  第２サイドウオール、６，７  層間絶縁膜、８  金属膜、９，２１，２４，２５，２８，２９，３４，３５  ポリシリコンゲート電極、１０  ソース／ドレイン領域、１１  シリサイド層、１２  ウエル領域、１３  ＳＴＩ、１７  キャップ膜、１８  レジスト、２０  サイドウオール。
【図１】
2007173347.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2007173347.tif 000019
【図１８】
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