(57)【要約】      （修正有）【課題】情報ハンドリングシステムにおける回復可能なエラーのソース及びそのソースの場所を示す情報をログする。【解決手段】システムは、基板管理コントローラ（ＢＭＣ）及び基本入出力システム（ＢＩＯＳ）を含むメモリユニットを含む。システム管理割り込み（ＳＭＩ）は周期的に呼び出される。ステータスレジスタは、回復可能なエラーが発生したか否かを検出するためにスキャンされる。回復可能なエラーが検出された場合、システムは基板管理コントローラに関連付けられたメモリユニットにログする。システムは、回復可能なエラーのソース及びそのソースの場所を示す情報をログする。回復可能なエラーの検出がない場合には、システムは回復可能なエラーが発生していないことを示す通信を伝送する。【選択図】図１
2007109238.tif 000002
【特許請求の範囲】
【請求項１】
情報ハンドリングシステムにおける回復可能なエラーをロギングする方法において、
システム管理割り込み（ＳＭＩ）を周期的に呼び出し、
回復可能なエラーが発生したか否かを検出するためにステータスレジスタをスキャンし、
回復可能なエラーが検出された場合に回復可能なエラーをログし、回復可能なエラーをログすることは回復可能なエラーのソース及びそのソースの場所を示す情報を基幹管理コントローラと関連付けられた不揮発性メモリにログすることを含み、
回復可能なエラーが検出されない場合に、回復可能なエラーが発生していないことを示す通信を伝送する方法。
【請求項２】
ＳＭＩを呼び出すステップは、基板管理コントローラを使用する割り込みを呼び出すことを含む請求項１の回復可能なエラーをロギングする方法。
【請求項３】
回復可能なエラーが発生したか否かを検出するためにステータスレジスタをスキャンするステップは、情報ハンドリングシステムにおけるメモリユニットに格納されている基本入出力システム（ＢＩＯＳ）を使用してステータスレジスタをスキャンするステップを含む請求項１の回復可能なエラーをロギングする方法。
【請求項４】
回復可能なエラーが発生したか否かを検出するためにステータスレジスタをスキャンするステップは、ＢＭＣを使用してステータスレジスタをスキャンするステップを含む請求項１の回復可能なエラーをロギングする方法。
【請求項５】
回復可能なエラーが発生したか否かを検出するためにステータスレジスタをスキャンするステップは、中央処理ユニットに関連付けられたプロセッサステータスレジスタをスキャンするステップを含む請求項１の回復可能なエラーをロギングする方法。
【請求項６】
回復可能なエラーが発生したか否かを検出するためにステータスレジスタをスキャンするステップは、チップセットに関連付けられたチップセットステータスレジスタをスキャンするステップを含む請求項１の回復可能なエラーをロギングする方法。
【請求項７】
回復可能なエラーが発生したか否かを検出するためにステータスレジスタをスキャンするステップは、チップセットに接続された少なくとも１つのメモリユニットに関連付けられたメモリステータスレジスタをスキャンするステップを含む請求項１の回復可能なエラーをロギングする方法。
【請求項８】
チップセットに関連付けられた少なくとも１つのメモリユニットの動作中のエラーから現れる回復可能なエラーをメモリユニットステータスレジスタに記録し、
メモリユニットステータスレジスタに記録されたどんな回復可能なエラーもチップステータスレジスタにおいてトラッキングすることをさらに具備する請求項１の回復可能なエラーをロギングする方法。
【請求項９】
回復可能なエラーが発生したか否かを検出するためにステータスレジスタをスキャンするステップは、回復可能なエラーが発生したか否かを検出するためにチップセットステータスレジスタをスキャンすることをさらに含む請求項８の方法。
【請求項１０】
情報ハンドリングシステムの動作中のイベントに基づいてＳＭＩが周期的に呼び出されることを何度か変更することをさらに含む請求項１の方法。
【請求項１１】
情報ハンドリングシステムの動作中のイベントに基づいてＳＭＩが周期的に呼び出されることを何度か変更することは、回復可能なエラーが検出されたか否かに基づいてＳＭＩが周期的に呼び出されることを何度か変更することを含む請求項１０の方法。
【請求項１２】
情報ハンドリングシステムの動作における変更に基づいてＳＭＩが周期的に呼び出されることを何度か変更することをさらに含む請求項１の方法。
【請求項１３】
情報ハンドリングシステムの動作における変更に基づいてＳＭＩが周期的に呼び出されることを何度か変更することは、情報ハンドリングシステムに格納された基本入出力システムの動作負荷の変化に基づいてＳＭＩが周期的に呼び出されることを何度か変更することを含む請求項１２の方法。
【請求項１４】
中央処理ユニットと、
前記中央処理ユニットに接続されたチップセットと、
前記チップセットに関連付けられ、かつ接続された少なくとも１つのチップセットメモリユニットと、
基本入出力システム（ＢＩＯＳ）を含む少なくとも１つのファームウェアメモリユニットと、前記少なくとも１つのファームウェアメモリユニットは少なくとも１つのチップセットに接続され、
前記チップセット及び少なくとも１つのファームウェアメモリユニットに接続された基板管理コントローラ（ＢＭＣ）と、前記ＢＭＣは前記ＢＩＯＳに回復可能なエラーのチェック及びどんな検出された回復可能なエラーをログすることを要求する割り込みを呼び出すことができ、
前記ＢＭＣに関連付けられ、かつ接続された少なくとも１つのＢＭＣメモリユニットと、前記少なくとも１つのＢＭＣメモリユニットは検出された回復可能なエラーを格納することができる回復可能なエラーをロギングするシステム。
【請求項１５】
前記ＢＭＣを前記チップセットに接続する割り込み要求線をさらに具備し、
前記ＢＭＣは前記割り込み要求線を介して割り込みを前記チップセットに伝送できる請求項１４の回復可能なエラーをロギングするシステム。
【請求項１６】
前記少なくとも１つのチップセットメモリユニットに関連付けられたメモリステータスレジスタをさらに具備し、
前記ＢＩＯＳは回復可能なエラーをチェックするメモリステータスレジスタをチェックする請求項１４の回復可能なエラーをロギングするシステム。
【請求項１７】
前記中央処理ユニットに関連付けられたプロセッサステータスレジスタをさらに具備し、
前記ＢＩＯＳは回復可能なエラーをチェックするプロセッサステータスレジスタをチェックする請求項１４の回復可能なエラーをロギングするシステム。
【請求項１８】
前記チップセットに関連付けられたチップセットステータスレジスタをさらに具備し、
前記ＢＩＯＳは回復可能なエラーをチェックするチップセットステータスレジスタをチェックする請求項１４の回復可能なエラーをロギングするシステム。
【請求項１９】
中央処理ユニットと、
前記中央処理ユニットに接続されたチップセットと、
前記チップセットに関連付けられ、かつ接続された少なくとも１つのチップセットメモリユニットと、前記少なくとも１つのチップセットメモリユニットはメモリステータスレジスタに関連付けられ、
前記チップセットに関連付けられたチップセットステータスレジスタと、前記チップセットステータスレジスタは前記メモリステータスレジスタの内容をトラックし、
基本入出力システム（ＢＩＯＳ）を含む少なくとも１つのファームウェアメモリユニットと、前記少なくとも１つのファームウェアメモリユニットは少なくとも１つのチップセットに接続され、
前記チップセット及び少なくとも１つのファームウェアメモリユニットに接続された基板管理コントローラ（ＢＭＣ）と、前記ＢＭＣは割り込みを呼び出すことができ、チップセットステータスレジスタにおける回復可能なエラーをチェックすることができ及び前記ＢＩＯＳがどんな検出された回復可能なエラーをログすることを要求でき、
前記ＢＭＣに関連付けられ、かつ接続された少なくとも１つのＢＭＣメモリユニットと、前記少なくとも１つのＢＭＣメモリユニットは検出された回復可能なエラーのログを格納することができる回復可能なエラーをロギングするシステム。
【請求項２０】
前記ＢＭＣを前記チップセットに接続するInter-Interconnectバスをさらに具備する請求項１９の回復可能なエラーをロギングするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、コンピュータシステム及び情報ハンドリングシステムに関し、特に、回復可能なエラーのロギングのためのシステム及び方法に関する。
【背景技術】
【０００２】
情報の使用及び価値が増大し続けるにつれて、個人及びビジネスは情報を処理し格納するための更なる方法を求めている。これらユーザが利用可能な１つのオプションは、情報ハンドリングシステムである。情報ハンドリングシステムは、一般的に、ビジネス、パーソナル或いは他の目的のための情報或いはデータを処理し、コンパイル及び格納し、これにより、ユーザが情報の価値を利用することを可能にする。技術及び情報ハンドリングのニーズ及び要求は異なるユーザ間或いはアプリケーション間で異なるので、ハンドルされる情報の種類、情報をハンドリングする方法、情報を処理し、格納し、或いは通信する方法、処理され、格納され或いは通信される情報の量及び情報が処理され、格納され或いは通信されるスピード及び効率に対して、情報ハンドリングシステムは変化する。情報ハンドリングシステムの種類は、情報ハンドリングシステムが一般的に、或いは特定のユーザのために構成され、或いは財務トランザクション処理、航空券予約、企業のデータ記憶、グローバルな通信のような特定の用途のために構成されることを可能とする。加えて、情報ハンドリングシステムは、種々のハードウェア及びソフトウェアコンポーネントを含み、これらは情報を処理し、格納し、通信可能なように構成され、１つ以上のコンピュータシステム、データ格納システム及びネットワーキングシステムを含む。
【０００３】
サーバシステムは、通常のシステム動作中に回復可能或いは修正可能なエラーを経験する。このような回復可能なエラーは発生しても差し支えなく、例えば、回復可能なエラーはサーバに接続されているメモリユニットが故障した場合である。システムの信頼性を増大するために、サーバシステムは、しばしば回復可能或いは修正可能なエラーをそれらが発生するときに、キャプチャしログするように設計されている。回復可能なエラーはしばしば、差し迫ったメモリ故障の警告信号であるので、このキャプチャ−ログ処理は、サーバシステムユーザにシステム全体がクラッシュする前に欠陥メモリユニットを交換する機会を与える。サーバシステムは、しばしばサイドバンド信号を介してシステム管理割り込み（ＳＭＩ）を生成することによってログされるべきエラーをルートする。ＳＭＩはサイドバンドを通してＣＰＵへ行き、次にＣＰＵは進行中のサーバシステムプロセスをフリーズする。ＳＭＩによって引き起こされるプロセスにおけるこれら中断は、サーバシステムに常駐する基本入出力システム（ＢＩＯＳ）に、ＳＭＩハンドラを使用して、回復可能なエラーが発生するごとに当該回復可能なエラーをログすることを可能にする。ＢＩＯＳが一旦エラーをログするとＳＭＩは終了し、サーバシステムはどんな割り込みされたプロセスの実行を再開することができる。基本基板管理コントローラ（ＢＭＣ）は、システム管理ソフトウェアとプラットフォームハードウェアとの間のインターフェイスを管理するものであり、ＢＩＯＳから受信したエラーロギングコマンドを処理し、基本基板管理コントローラの不揮発性メモリへの実際の書き込みを行なう。全体の通知処理を通して、サーバシステムに常駐しているオペレーティングシステム（ＯＳ）はエラー及びそのエラーの後のロギングに気付かない。
【０００４】
しかしながら、いくつかのサーバシステムは、サイドバンド信号容量を含まない。全ての通信はメイントランスポートリンクを通らなければならない。回復可能なエラーは修正可能であるので、サーバシステムは回復可能なエラーが発生した場合に通知を生成しない。これらサーバシステムは、したがって、サーバシステムＢＩＯＳ或いは周期的ＳＭＩのような周期的なスキャンを実行するためのチップセットを使用することによって、回復可能なエラーを報告するように設計されている。同様に、これらサーバシステムは、周期的にシステムのスキャンを行なうサーバシステムＯＳが必要とされる。例えば、ＯＳはシステム及びマシンチェックステータスレジスタにおいて検出されているいくつかの回復可能なエラーのログを周期的にスキャンしても良い。典型的なＯＳは、約１分ごとに１回スキャンを行なう。しかしながら、システムを周期的にスキャンするためのサーバシステムＯＳを使用することは、その欠点を有する。例えば、ほとんどのハードウェアエラーはシステム特有である。しかしながら、一般的には、ＯＳはシステムに対しての特有のアーキテクチャのいくつかの理解に欠ける。ＯＳは、しばしばシステムＢＩＯＳからの助けを求めることなく、どのコンポーネントが故障状態にあるのかを認識することができず、これにより、双方のリソースをタイアップする。サーバシステムユーザは、特に、問題となるシステムがハイエンドサーバシステムである場合には、しばしばＯＳによって実行される一般的なエラーロギングよりも詳細なものを要求する。さらに、ＯＳはしばしばマシンチェックステータスレジスタにおけるエラーをログする。マシンチェックステータスレジスタは、エラーソースに関する情報を格納せず、したがって、このシステム或いはユーザに、そのエラーソースの場所をあとで決定することを許可しない。いくつかのＯＳヴァージョンはスキャン毎に１０個程度の回復可能なエラーを維持することが可能であり、一般的には、ＯＳはさらに、このことが一旦起こると、回復可能なエラーのロギングをディスエーブルし、これによりユーザを問題のソースを決定するためにオーバタイムでエラーを見ることを防ぐ。
【発明の開示】
【０００５】
本開示においては、情報ハンドリングシステムにおける回復可能なエラーのロギングのための方法及び装置が開示される。このシステムは、中央処理ユニット、この中央処理ユニットに接続されたチップセット及びチップセットに関連付けられ、接続されたチップセットメモリユニットを含む。このシステムは、さらに基本基板管理コントローラ（ＢＭＣ）及び基本入出力システム（ＢＩＯＳ）を含むメモリユニットを含む。
【０００６】
システム管理割り込み（ＳＭＩ）は定期的に呼び出される。エラーステータスレジスタは回復可能なエラーが起きたか否かを検出するためにスキャンされる。もし回復可能なエラーが検出された場合、システムは回復可能なエラーをＢＭＣに関連付けられた不揮発性メモリユニットにログする。システムは、回復可能なエラーのソース及びそのソースのロケーションを示す情報をログする。回復可能なエラーが検出されない場合、システムは回復可能がエラーが起きていないことを示す通信を伝送する。
【０００７】
ここにおいて開示されるシステム及び方法は、例え情報ハンドリングシステムがサイドバンドを介して信号を送るための能力を有していない場合でも、情報ハンドリングシステムが回復可能なエラーのソース及びそのソースの場所を可能にするので有利である。ＯＳではないＢＭＣ或いはＢＩＯＳは、回復可能なエラーのソースを認識しログする。ここにおいて開示されるシステム及び方法は、さらに、ＳＭＩの周期性が情報ハンドリングシステムの動作中のイベント或いは情報ハンドリングシステムの動作における変化に基づいて動的に調整されるので有利である。この周期的スキャンは、ＯＳの回復可能エラースキャンニングレートより速くすることができる。
【発明を実施するための最良の形態】
【０００８】
本実施の形態のより完全な理解及びその利点は添付した図面とともに以下の記述を参照することによって得られる。この図面においては同様の参照番号は同様の特徴を示す。
【０００９】
この開示の目的のために、情報ハンドリングシステムは、ビジネス、科学、制御或いは他の目的のための情報、インテリジェンス或いはデータのどんなフォームも計算し、分類し、処理し、伝送し、受信し、検索し、創始し、切り替え、格納し、表示し、明らかにし、検出し、記録し、再生し、ハンドルし利用することができるどんな手段或いは手段の集合体を含む。例えば、情報ハンドリングシステムは、パーソナルコンピュータ、ネットワーク記憶装置或いはどんな他の適切な装置であっても良く、大きさ、形、性能、機能及び価格も種々のものであって良い。情報ハンドリングシステムはランダムアクセスメモリ（ＲＡＭ）、中央処理ユニット（ＣＰＵ）、ハードウェア或いはソフトウェア制御ロジックのような１つ以上の処理リソース、ＲＯＭ及び／又は他のタイプの不揮発性メモリ（ＲＯＭ）を含んでいても良い。情報ハンドリングシステムのさらなるコンポーネントは、１つ以上のディスクドライバ、キーボード、マウス及びビデオディスプレイのような種々の入出力（Ｉ／Ｏ）装置と同様の外部機器と通信を行なうための１つ以上のネットワークポートを含む。
【００１０】
図１は数字１００で全体的に示されるマザーボードのアーキテクチャを示し、このアーキテクチャはサーバシステムのような情報ハンドリングシステムにおいて使用される。図１に示されるアーキテクチャは、例示的な目的のみのためのものであり、マザーボードに可能な多くのアーキテクチャのうちの１つのみが示されているものとして理解されるべきである。図１に示されるように、マザーボード１００はマイクロプロセッサ１１０を含む。マイクロプロセッサ１１０は、マザーボードのＣＰＵとして動作する。マイクロプロセッサ１１０は、図１において１３０で示される通常”ノースブリッジ”と呼ばれるチップにプロセッサバス１２０を介して接続される。ノースブリッジ１３０は一般的にメモリユニットのような情報ハンドリングシステムの他のコンポーネントとＣＰＵとの間の通信を管理する。したがって、一般的に１４０で示される１つ以上のメモリユニット及びメモリコントローラはノースブリッジ１３０に接続可能である。図１において１５０で示される”サウスブリッジ”として知られているチップもまたノースブリッジ１３０に接続されている。サウスブリッジ１５０は、一般的にノースブリッジ１３０によって実行されるよりも遅いマザーボードのサービスを実行する。例えば、電源管理及び周辺コンポーネントインターフェイス（ＰＣＩ）バスである。サウスブリッジ１５０は、ロウピンカウント（ＬＰＣ）バス１６０を介してＢＩＯＳ１７０を含むメモリユニットに接続されることが可能である。ＢＩＯＳはしばしば”ファームウェア”として参照される。ノースブリッジ１３０及びサウスブリッジ１５０はまとめてマザーボード１００の”チップセット”としてしばしば参照される。しかしながら、マザーボード１００は他の或いは追加のチップを含むべきであり、これらコンポーネントは同様にチップセットの一部となることができる。
【００１１】
図１の下部に示されているように、ＢＭＣ１８０はＬＰＣバス１６０に接続されている。１９０によって概略的に示されているコントローラ及び１つ以上のメモリユニットはＢＭＣ１８０に接続する。メモリユニット１９０は、望ましくは不揮発性メモリユニットである。ＢＭＣ１８０は、図１には電源は示されていないが、自己電源を有している。前述したように、ＢＭＣ１８０は一般的にシステム管理ソフトウェアとプラットフォームハードウェアとの間のインターフェイスを管理する。情報ハンドリングシステムに組み込まれる異なるセンサはＢＭＣ１８０に情報ハンドリングシステムの状態及び操作性に関するパラメータを報告する。このパラメータは、温度、空冷ファンスピード及び種々の電圧などである。ＢＭＣ１８０が監視されているパラメータのいずれかが所望の事前に設定されたリミットを超えたことを検出した場合、ＢＭＣはユーザ或いはシステム管理者に警告を送る。ＢＭＣ１８０は、従って、図１に示されてはいないが、多くのハードウェアコンポーネント及びネットワークに接続され、これらパラメータを監視し、必要であれば警告を行なう。
【００１２】
図１に示されているマザーボード１００のアーキテクチャは、マイクロプロセッサ１１０及びサウスブリッジ１５０の間のサイドバンド信号容量を含まない。全ての通信はメイントランスポートリンクを通らなければならず、マザーボード１００を含む情報ハンドリングシステムは回復可能なエラーのレポートのためのサイドバンド信号に依存することができない。さらに、回復可能なエラーは修正可能であるため、情報ハンドリングシステムは、一般的に、周期的にエラーを探索していない限り、このようなエラーが発生したことをユーザに通知しない。従って、マザーボード１００を含む情報ハンドリングシステムは、周期ＳＭＩのような周期的なスキャンを実行するＢＩＯＳ１７０を使用することによって、回復可能なエラーを報告するように設計される。同様に、マザーボード１００を含む情報ハンドリングシステムは、情報ハンドリングシステムに常駐する周期的なスキャンを呼び出すＯＳに依存するように設計される。しかしながら、これららの方法は本開示において前述したように、それらの障害がないわけではない。例えば、一般的にＯＳは回復可能なエラーのソースがどのコンポーネントであるかを認識することはできない。ＯＳパッケージは一般的なものであり、特定のシステムのそのアーキテクチャのマップを含まないからである。さらに、ＯＳはマシンチェックステータスレジスタにおける回復可能なエラーをログし（これはエラーを引き起こすコンポーネントに対して局所的なものではない）、その後、このマシンチェックステータスレジスタをクリアする。
【００１３】
周期的なスキャンをＯＳ或いはＢＩＯＳ１７０単独に依存する代わりに、マザーボード１００を含む情報ハンドリングシステムは、代わりにＢＭＣ１８０に依存し周期的にソフトＳＭＩを呼び出す。すなわち、一旦、情報ハンドリングシステムがアップし動作すると、ＢＭＣ１８０は所定周期時間後、ソフトＳＭＩを呼び起こす。ＢＭＣ１８０及びマザーボード１００のチップセットの間の割り込み要求線１９５はソフトＳＭＩを呼び起こすことが可能なように形成されている。図１に示されていない一般目的入出力（ＧＰＩＯ）ポートはＢＩＯＳ１７０及びＢＭＣ１８０の間の通信を可能にするように構成される。ＢＭＣ１８０がソフトＳＭＩを呼び出す場合、ＢＩＯＳ１７０は、例えば、チップセットのステータスレジスタ、メモリステータスレジスタ及び／又はマイクロプロセッサ１１０のステータスレジスタを読み込むことにより、回復可能なエラーを探索する。ＢＩＯＳ１７０がステータスレジスタにおけるエラーを見つけない場合、ＢＩＯＳ１７０はエラーが無いことをＢＭＣ１８０に通信する。ＢＩＯＳ１７０がステータスレジスタにおけるエラーを見つけた場合には、ＢＩＯＳ１７０はそのエラーをＢＭＣ１８０に通信し、そのエラーを含むステータスレジスタをクリアする。ＢＩＯＳ１７０は、さらに、ＢＭＣ１８０を介してそのエラーをメモリユニット１９０にログする。一般的には、当該エラーは不揮発性システムイベントログにログされる。ＢＩＯＳ１７０はマザーボード１００のアーキテクチャに通じていることから、ＢＩＯＳ１７０はログにおける回復可能なエラーのソースの位置を認識する。
【００１４】
ＢＭＣ１８０がソフトＳＭＩを呼び出す周期は、製造者或いはユーザによる所望のいくつかの期間に対して事前に設定される。例えば、本開示において以前に述べたように、いくつかのヴァージョンのＯＳはシステムのマシンチェックステータスレジスタの周期的スキャンを１分毎に行なう。したがって、ＢＭＣ１８０がソフトＳＭＩを呼び出す周期は１分よりも短く設定され、その結果、ＢＩＯＳ１７０は常駐するＯＳがそのスキャンをするよりもより頻繁にステータスレジスタをチェックする。これにより、ＢＩＯＳ１７０がエラーを検出する前に、ＯＳがマシンチェックステータスレジスタからエラーをクリアするリスクを低減する。ＢＭＣ１８０もＯＳが常にいくつかのエラーを検出することを十分に防ぐように頻繁にソフトＳＭＩを呼び出す。しかしながら、ソフトＳＭＩ間の期間は、ＢＩＯＳ１７０とＢＭＣ１８０の不必要なタイアップをすることによりシステムパフォーマンスが低下するのを避けるのに十分に大きいべきである。
【００１５】
また、ＢＭＣ１８０はＢＩＯＳ１７０からエラーステータスを学習した後にソフトＳＭＩの頻度を適応的に変更する。図２はソフトＳＭＩの頻度を適応的に変更することが可能な方法を示すフローチャートを含む。このフローチャートのブロック２００において示されるように、ＢＭＣは最初にソフトＳＭＩを呼び出す。フローチャートのブロック２１０において示されるように、ＢＩＯＳ１７０は次に適切なマシンチェックステータスレジスタをチェックする。ＢＩＯＳ１７０はブロック２２０に示すようにエラーが突き止められたか否かを判断する。ＢＩＯＳ１７０がいずれのエラーも検出しない場合には、ＢＩＯＳ１７０はブロック２３０に示すように、エラー検出がないことを示す単一ビット通信をＢＭＣ１８０に送信する。フローチャートのブロック２４０が示すように、ＢＭＣ１８０は次にＢＭＣがソフトＳＭＩを呼び出す頻度を減少する。一方、ＢＩＯＳ１７０がエラーを検出した場合には、ＢＩＯＳ１７０は次にエラーが回復可能であるか否かを決定する。ＢＩＯＳ１７０は１つ以上のエラーを検出した場合には、ブロック２６０に示すようにＢＩＯＳ１７０はその事実をＢＭＣ１８０に通信する。ブロック２７０に示すようにＢＭＣ１８０はＢＭＣがソフトＳＭＩを呼び出す頻度を増加することができる。しかしながら、ＢＩＯＳ１７０が回復不可能なエラーを検出した場合には、その事実をＢＭＣ１８０に通信する。ブロック２９０に示すように、その時点では、システム全体はリセット可能であり、ソフトＳＭＩの頻度はデフォルトの設定まで戻ってリセットされる。
【００１６】
ソフトＳＭＩの生成はシステムタイマを使用して制御される。エラーの頻度は一般的にステップ毎に増大或いは減少し、故に、ソフトＳＭＩの頻度の急激な変化がないことはシステムの正しいエラー状態を捉えるために必要である。ソフトＳＭＩの頻度を適応的に変更するシステムについては、しかしながら、ユーザ或いは製造者は、ＢＭＣがいずれかのＳＭＩを呼び出すことができる頻度のための所定の最小値及び最大値を設定するべきである。
【００１７】
図３は概略的に３００で示されているマザーボードの択一的アーキテクチャを示しており、このアーキテクチャはサーバシステムのような情報ハンドリングシステムにおいて使用される。図３に示されているアーキテクチャは図１に示されているものと同様である。したがって、双方の図面における同様のコンポーネントには同一の参照番号によって認識される。マザーボード３００においては、しかしながら、ＢＭＣ１８０及びチップセット或いはノースブリッジ１３０までもがInter-Interconnect（Ｉ２Ｃ）バス３１０を介して図３に示すように接続されている。マザーボード３００もメモリユニット１４０のステータスレジスタがチップセットによってシャドウされ或いはトラックされることを可能にするように設計される。特に、マザーボード３００はノースブリッジ１３０がメモリユニット１４０のステータスレジスタをそれ自身のステータスレジスタにシャドウすることを可能にする。したがって、ＢＭＣ１８０はノースブリッジ１３０のステータスレジスタをＩ２Ｃバス３１０を介してスキャンし、メモリユニット１４０のいくつかの回復可能なエラーが起こったか否かを決定する。ＢＭＣ１８０が回復可能なメモリエラーを検出した場合に、ＢＭＣ１８０はソフトＳＭＩを呼び出し、ＢＩＯＳ１７０に回復可能なエラーをログするように命令する。しかしながら、ＢＭＣ１８０が回復可能なメモリエラーを検出しない場合には、ＢＭＣ１８０はＢＩＯＳ１７０の動作を妨げない。したがって、ＢＭＣ１８０によって以前に検出された実際のエラーについて動作することのみが必要とされるので、ＢＩＯＳ１７０の負荷が低減される。特定のシステムにおいては、ＢＭＣ１８０は回復可能なエラーをログする。しかしながら、多くのシステムでは、アルゴリズムがすでに一般的なＢＩＯＳに組み込まれ、エラーの原因及びエラーの原因であるコンポーネントの場所を決定するので、ＢＩＯＳ１７０は回復可能なエラーをログするより効率的な選択が残る。したがって、ＢＭＣ１８０がＢＩＯＳ１７０にソフトＳＭＩを生成することによってエラーが検出されたことを知らせた場合に、ＢＩＯＳ１７０がエラーの原因を決定し、その情報をログできる。ＢＭＣ１８０がノースブリッジ１３０のマシンチェック状態をスキャンする頻度は予め決定することができる。また、本開示において前述したように、頻度は適応的に変更されることが可能である。例えば、シングルビットエラーが検出された場合には頻度が増加され、エラーの検出が無い場合には減少される。
【００１８】
本開示は検出されたエラーに応答し、ＢＩＯＳ１７０及び／又はＢＭＣ１８０による周期的なスキャンの間のタイムインターバルに適応的な変更を含むシステム及び方法について述べられたけれども、他の要素がこれらのスキャンの頻度を調整するために使用されることが可能である。例えば、ＢＩＯＳ１７０或いはＢＭＣ１８０であるスキャンを実行するコンポーネントによる負荷はスキャンの周期性に影響する。スキャンを実行するコンポーネントが他のタスクでオーバロードである場合には、例えば、そのコンポーネントの負荷を減らすためにスキャンの頻度を低減することができる。本開示が詳細に述べられたけれども、添付した請求の範囲によって定義される本発明の精神及び観点から離れることなく、種々の変更、置き換え及び交替をこれに行なうことができる。
【図面の簡単な説明】
【００１９】
【図１】例示的なマザーボードのための例示的なアーキテクチャのブロック図である。
【図２】システムが周期的スキャンを実行する際の頻度に適合するための例示的な方法を示すフローチャートである。
【図３】例示的なマザーボードのための例示的なアーキテクチャのブロック図である。
【符号の説明】
【００２０】
１１０…マイクロプロセッサ、１３０…ノースブリッジ、１５０…サウスブリッジ、１７０…ＢＩＯＳ／ファームウェア、１８０…ＢＭＣ。
【図１】
2007109238.tif 000003
【図２】
2007109238.tif 000004
【図３】
2007109238.tif 000005
【外国語明細書】
2007109238000001.pdf