(57)【要約】【課題】接合リーク不良の抑制が可能な半導体装置の製造方法を提供する。【解決手段】半導体基板１０の表面上にゲート電極３４を形成し、ゲート電極３４の側壁に側壁絶縁膜４１を形成する。ゲート電極３４及び側壁絶縁膜４１を覆うように半導体基板１０に金属膜を堆積し、半導体基板１０を雰囲気ガス中に載置して、半導体基板１０の表面及び裏面のそれぞれから雰囲気ガスの熱伝導により金属膜を加熱して金属シリサイド膜を形成する。【選択図】図７
2007173743.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上にゲート電極を形成し、
前記ゲート電極の側壁に側壁絶縁膜を形成し、
前記ゲート電極及び前記側壁絶縁膜を覆うように前記半導体基板に金属膜を堆積し、
前記半導体基板を雰囲気ガス中に載置して、前記半導体基板の表面及び裏面のそれぞれから前記雰囲気ガスの熱伝導により前記金属膜を加熱して金属シリサイド膜を形成する
ことを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記金属膜が、ニッケルであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属シリサイド膜を形成する加熱処理が、２００℃以上、且つ５５０℃以下の温度で行われることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記金属シリサイド膜を形成する加熱処理が、２００℃以上、且つ４００℃以下の温度で行われることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記金属シリサイド膜の形成後に、前記側壁絶縁膜上の未反応の前記金属膜を除去し、  前記金属シリサイド膜を、前記金属シリサイド膜が形成された加熱処理の温度より高く、且つ５５０℃以下の温度で加熱する
ことを更に含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイドを用いる半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、トランジスタのゲート寸法、素子分離領域の絶縁膜幅、配線の線幅等、半導体基板の表面上での寸法の縮小が必要である。更に、トランジスタのソース・ドレイン・エクステンション領域の拡散層やソース・ドレイン・コンタクト領域等の接合深さのような半導体基板表面に垂直な方向の寸法の縮小も要求される。
【０００３】
しかし、単純に垂直方向の寸法を縮小しようとすると、トランジスタ性能の劣化の問題が生じる。例えば、エクステンション領域の抵抗が増大し寄生抵抗が増加するため、トランジスタの駆動力劣化を招いてしまう。低抵抗の浅いエクステンション領域を実現するため、高濃度に注入した不純物イオンの拡散を抑制する熱処理方法等が開発されている。
【０００４】
また、コンタクト領域に低抵抗のシリサイド膜を形成してソース・ドレイン領域の寄生抵抗を低減することも要求される。低抵抗のシリサイド膜を形成するため、自己整合的シリサイド（サリサイド）プロセスが適用される（例えば、特許文献１参照。）。
【０００５】
例えば、サリサイドプロセスを用いて金属・酸化物・半導体（ＭＯＳ）型電界効果トランジスタ（ＦＥＴ）を製造する場合、まず、シリコン（Ｓｉ）等の半導体基板に、絶縁膜の素子分離領域、側壁絶縁膜を有するゲート電極等が形成される。イオン注入等により、素子分離領域と側壁絶縁膜の間の半導体基板にソース・ドレイン領域の不純物拡散層が形成される。
【０００６】
次に、不純物拡散層が形成された半導体基板の表面に、例えばニッケル（Ｎｉ）等の金属膜を堆積する。ハロゲンランプを用いる急速熱処理（ＲＴＡ）や電気炉を用いる炉加熱処理により、ゲート電極の多結晶Ｓｉ表面及び不純物拡散層表面にニッケルシリサイド（ＮｉＳｉ）等の金属シリサイド膜を形成する。素子分離領域の絶縁膜上や、側壁絶縁膜上の未反応の金属膜を除去して、ＭＯＳＦＥＴが製造される。
【０００７】
素子の微細化に伴い、ソース・ドレイン領域の不純物拡散層のｐｎ接合は浅くなる。そのため、寄生抵抗低減のために不純物拡散層表面に形成された金属シリサイド膜底面と、不純物拡散層のｐｎ接合面との距離は縮小される。シリサイデーションで結晶成長した金属シリサイド膜底面形状の凸部に電界が集中すること、シリサイド工程後の熱工程等により、シリサイド形成用の金属がｐｎ接合面へ拡散しやすくなること等より、接合リーク不良の発生頻度が増大するという問題が発生する。
【０００８】
ＲＴＡでは、炉加熱処理に比べ昇温速度が速く、短時間で加熱処理が行える。したがって、ＲＴＡにより、金属の拡散を抑制して薄い金属シリサイド膜の形成が可能である。
【０００９】
しかし、サリサイド形成のＲＴＡにより、素子分離領域の絶縁膜上やゲート電極の側壁絶縁膜上に堆積したシリサイド形成用の金属膜が凝集し、ソース・ドレイン領域やゲート電極に流れ込む。その結果、ソース・ドレイン領域の端部やゲート電極の端部で金属シリサイド膜が設計値よりも厚くなり、接合リークが大きくなるという問題が発生する。
【特許文献１】米国特許第６８０６１７２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、金属シリサイド膜の膜厚の増加を抑制し、接合リーク不良の抑制が可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の態様によれば、（イ）半導体基板の表面上にゲート電極を形成し、（ロ）ゲート電極の側壁に側壁絶縁膜を形成し、（ハ）ゲート電極及び側壁絶縁膜を覆うように半導体基板に金属膜を堆積し、（ニ）半導体基板を雰囲気ガス中に載置して、半導体基板の表面及び裏面のそれぞれから雰囲気ガスの熱伝導により金属膜を加熱して金属シリサイド膜を形成することを含む半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、金属シリサイド膜の膜厚の増加を抑制し、接合リーク不良の抑制が可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１４】
本発明の実施の形態に係る金属シリサイド形成用の熱処理装置は、図１に示すように、処理室１２と、制御システム１８と、ガス供給源２０とを備える。処理室１２には、ガス供給源２０に接続された導入配管２２、及び排気配管２４が設けられる。処理室１２内には、加熱源１６ａ、１６ｂが、互いに対向して配置される。支持部１４により支持された半導体基板１０が、加熱源１６ａ、１６ｂの間に配置される。加熱源１６ａ、１６ｂは、半導体基板１０の直径よりも十分大きな寸法を有する。加熱源１６ａ、１６ｂは、加熱処理を制御する制御システム１８に接続される。
【００１５】
Ｓｉ等の半導体基板１０のシリサイデーション時には、ガス供給源２０から導入配管２２を通して、水素（Ｈ2）、窒素（Ｎ2）、アルゴン（Ａｒ）等の雰囲気ガスが処理室１２に導入される。半導体基板１０は、加熱源１６ａ、１６ｂで発生した熱が雰囲気ガスを介して半導体基板１０の表面及び裏面のそれぞれに伝導されて加熱される。処理室１２に導入された雰囲気ガスは、排気配管２４から排気される。
【００１６】
例えば、現行の炉加熱によるシリサイデーションでは、均熱性を確保して半導体基板面内で均一な金属シリサイドを形成するために昇温速度を１℃／ｓよりも遅くする必要があり、短時間の加熱処理ができない。このため、形成される金属シリサイド膜の膜厚の増加を抑制することが困難である。また、金属シリサイドを形成する金属の拡散を抑制することも困難となる。
【００１７】
また、ＲＴＡによるシリサイデーションでは、半導体基板１０の表面領域で短時間の加熱処理が可能である。半導体基板１０は、ハロゲンランプ光を吸収することにより急速に加熱される。一方、ハロゲンランプ光を吸収しない絶縁膜等は加熱するのが困難である。また、絶縁膜等の周辺の領域では、絶縁膜等の内部から屈折して出射されるハロゲンランプ光により局所的な加熱が生じる。そのため、半導体基板１０を均一に加熱することは困難である。また、ＲＴＡでは、４００℃以上の加熱処理で、絶縁膜上のＮｉ等の金属が凝集する。
【００１８】
実施の形態に係る加熱源１６ａ、１６ｂの昇温速度は、比較的速く、ＲＴＡ用のハロゲンランプよりも遅く、且つ通常の炉加熱用の電気炉よりも速い。例えば、昇温速度は、約１℃／ｓ〜約１０℃／ｓの範囲である。また、加熱源１６ａと、加熱源１６ａに対向する半導体基板１０の表面との距離ｄ１、及び加熱源１６ｂと、加熱源１６ｂに対向する半導体基板１０の裏面との距離ｄ２は、例えば共に約５ｍｍ〜約１５ｍｍの範囲、望ましくは約８ｍｍ〜約１０ｍｍの範囲である。距離ｄ１、ｄ２を約５ｍｍ〜約１５ｍｍの範囲にすることにより、半導体基板１０を雰囲気ガスの熱伝導によりほぼ熱平衡状態で均一に昇温することが可能となる。また、半導体基板１０が熱平衡状態で比較的速い昇温速度で加熱されるため、約４００℃〜５５０℃の温度範囲であっても、絶縁膜上のＮｉ等の金属膜の凝集を防止することができる。
【００１９】
本発明の実施の形態に係る半導体装置の製造方法を、ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）の製造工程を例にして説明する。なお、半導体装置は、ｎＭＯＳＦＥＴに限定されない。例えば、ｐＭＯＳＦＥＴや相補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）等であってもよい。また、ゲート絶縁膜として、窒化シリコン（Ｓｉ3Ｎ4）膜、酸窒化シリコン（ＳｉＯＮ）膜等の絶縁膜を用いる金属・絶縁膜・半導体（ＭＩＳ）ＦＥＴでもよい。また、ゲート絶縁膜として、ＳｉＯ2膜と、ＳｉＯＮ膜、Ｓｉ3Ｎ4膜、及び各種の金属酸化膜等との複合絶縁膜を用いるＭＩＳＦＥＴでもよい。
【００２０】
（イ）図２に示すように、フォトリソグラフィ、反応性イオンエッチング（ＲＩＥ）、化学気相成長（ＣＶＤ）等により、ｐ型Ｓｉの半導体基板１０に設けられたトレンチに、ＳｉＯ２等の絶縁膜が堆積して埋め込まれる。化学機械研磨（ＣＭＰ）等により、半導体基板１０表面に堆積した絶縁膜を除去し、素子分離領域３０が形成される。素子分離領域３０の間の素子領域表面に、熱酸化等により絶縁膜が形成される。絶縁膜上に、ＣＶＤ等により多結晶Ｓｉ膜が堆積される。フォトリソグラフィ及びＲＩＥ等により多結晶Ｓｉ膜及び絶縁膜を選択的に除去し、ゲート絶縁膜３２及びゲート電極３４が形成される。
【００２１】
（ロ）図３に示すように、ゲート電極３４等が形成された半導体基板１０表面に、ＣＶＤ等により、例えば約２ｎｍ〜約１０ｎｍのＳｉ３Ｎ４等の絶縁膜を堆積する。ＲＩＥ等の指向性エッチングにより、堆積した絶縁膜を選択的に除去して、ゲート電極３４及びゲート絶縁膜３２の側壁にオフセットスペーサ３６を形成する。ゲート電極３４、オフセットスペーサ３６、及び素子分離領域３０をマスクとして、砒素（Ａｓ）等の不純物イオンをイオン注入して、ゲート絶縁膜３２の両側に不純物注入領域を形成する。ＲＴＡ等により、注入された不純物イオンの活性加熱処理が行われる。活性加熱処理により、不純物注入領域に注入された不純物イオンが拡散しながら電気的に活性化され、ゲート絶縁膜３２の両端近傍及び素子分離領域３０の間のソース・ドレイン領域にｎ型のエクステンション領域３８が形成される。
【００２２】
（ハ）図４に示すように、エクステンション領域３８が形成された半導体基板１０の上に、ＣＶＤ等によりＳｉ3Ｎ4等の絶縁膜を堆積する。ＲＩＥ等の指向性エッチングにより、堆積した絶縁膜等を選択的に除去してオフセットスペーサ３６の側壁に側壁スペーサ４０を形成する。ゲート電極３４、オフセットスペーサ３６、側壁スペーサ４０からなる側壁絶縁膜４１、並びに素子分離領域３０をマスクとして、エクステンション領域３８の表面からＡｓや燐（Ｐ）等の不純物イオンを注入する。ＲＴＡ等により、側壁スペーサ４０の下の領域から素子分離領域３０の間のソース・ドレイン領域にエクステンション領域３８より深く、ｎ+型のコンタクト領域（不純物拡散層）４２が形成される。同時に、ゲート電極３４に注入された不純物イオンも活性化され、ゲート電極３４の導電型がｎ型となる。
【００２３】
（ニ）図５に示すように、スパッタ等により、ゲート電極３４、側壁絶縁膜４１及び素子分離領域３０を覆うように半導体基板１０上の表面にＮｉ等の金属膜４４を堆積する。金属膜４４は、半導体基板１０を、例えば約１５０℃〜約３００℃の範囲、望ましくは約２００℃の温度で加熱しながら約１０ｎｍの膜厚で堆積される。
【００２４】
（ホ）半導体基板１０を、図１に示した熱処理装置の処理室１２の支持部１４上に載置して雰囲気ガスを導入する。制御システム１８の制御により、加熱源１６ａ、１６ｂで熱を発生させる。半導体基板１０の表面及び裏面のそれぞれを雰囲気ガスの熱伝導により、約２００℃〜約４００℃の範囲、望ましくは約２５０℃〜約３５０℃の範囲の温度で加熱する。加熱処理時間は、約３ｍｉｎ〜約１５ｍｉｎの範囲、望ましくは約５ｍｉｎ〜約１０ｍｉｎの範囲、更に望ましくは約５ｍｉｎ〜約８ｍｉｎの範囲である。加熱処理終了後直ちに、半導体基板１０を処理室１２から取り出す。その結果、図６に示すように、ゲート電極３４及びコンタクト領域４２の表面に堆積した金属膜４４がＳｉと反応してＮｉｘＳｉ（１＜ｘ≦２）等のＳｉに対する金属の含有比率が１より大きな第１金属シリサイド膜４６を形成する。
【００２５】
（ヘ）図７に示すように、硫酸（Ｈ２ＳＯ４）、あるいは水酸化アンモニウム（ＮＨ４ＯＨ）、及び過酸化水素水（Ｈ２Ｏ２）を用いるウェットエッチングにより、未反応の金属膜４４を選択的に除去する。ＲＴＡ等により、約４００℃〜約５５０℃の範囲、望ましくは約４５０℃〜約５００℃の範囲の温度で加熱してＮｉＳｉ等のＳｉに対する金属の含有比率がほぼ１の第２金属シリサイド膜４８を形成する。
【００２６】
（ト）その後、ＣＶＤ等により、半導体基板１０の上に堆積されたＳｉＯ2等の層間絶縁膜にコンタクトホールを開口する。コンタクトホールを介して、コンタクト領域４２及びゲート電極３４の表面側に形成された第２金属シリサイド膜４８に配線等が接続される。このようにして、半導体装置が製造される。
【００２７】
製造したｎＭＯＳＦＥＴにおいて、図７に示したように、半導体基板１０の表面から深さｘｊのコンタクト領域４２と半導体基板１０との境界にｐｎ接合が形成される。素子の微細化に伴いｐｎ接合の深さｘｊが浅くなると、第２金属シリサイド膜４８の底面からｐｎ接合までの距離Ｄｊが減少する。したがって、ソース・ドレイン領域内で距離Ｄｊが不均一になると、接合リーク不良が発生するリスクが増大してしまう。
【００２８】
実施の形態では、半導体基板１０の表面及び裏面のそれぞれを雰囲気ガスの熱伝導により加熱する。したがって、半導体基板１０に形成された素子分離領域３０、側壁絶縁膜４１等の異種材料パターンも、半導体基板１０及びゲート電極３４と共に平衡状態で均一に加熱される。ゲート電極３４及びコンタクト領域４２の表面に堆積した金属膜４４は、Ｓｉと均一に反応する。その結果、第２金属シリサイド膜４８の底面からｐｎ接合までの距離Ｄｊは、ソース・ドレイン領域内でほぼ一様とすることができる。
【００２９】
比較例として、第１金属シリサイド膜の形成を通常のハロゲンランプを用いるＲＴＡにより約３００℃、９０ｓで実施して、未反応の金属膜を除去した後、約５００℃の加熱を行い第２金属シリサイド膜が形成されている。ＲＴＡ処理による第１金属シリサイド膜４６ａ形成の加熱処理では、図８に示すように、素子分離領域３０上や側壁絶縁膜４１上に堆積した金属膜４４が凝集することが知られている。凝集の際に、素子分離領域３０及び側壁絶縁膜４１上の金属膜４４の一部が、コンタクト領域４２やゲート電極３４に流れ込む。その結果、第１金属シリサイド膜４６ａの端部での膜厚が厚くなる。
【００３０】
更に、第２金属シリサイド膜４８ａ形成の加熱処理により、コンタクト領域４２やゲート電極３４が素子分離領域３０及び側壁絶縁膜４１と接する第２金属シリサイド膜４８ａの端部での膜厚Ｄｅが、中央部の膜厚Ｄｃに比べ厚くなる。その結果、接合リーク不良が発生しやすくなる。
【００３１】
図１０及び図１１に示すように、比較例によるｎＭＯＳＦＥＴのコンタクト領域４２と半導体基板１０のｎ＋ｐ接合のリーク電流には、大きなばらつきがある。実施の形態では、比較例に比べてｎ＋ｐ接合のリーク電流が低減され、且つばらつきも抑制される。
【００３２】
また、図１２に示すように、第２金属シリサイド膜の中央部の膜厚に対する端部の膜厚の比の平均値は、比較例においては約１．２５であるが、実施の形態においては約１．０５と小さい。更に、比較例においては、最大値、第３四分位数、中央値、第１四分位数、最小値のいずれも、実施の形態に比べて増加している。したがって、比較例による第２金属シリサイド膜の端部の膜厚は、実施の形態に比べて増加し、且つばらつきも大きくなることがわかる。このように、実施の形態では、第２金属シリサイド膜の端部での厚膜化を抑制することができる。
【００３３】
また、Ｘ線回折法（ＸＲＤ）により、形成した第２金属シリサイド膜としてのＮｉＳｉ膜の配向性が評価されている。図１３に示すように、ＮｉＳｉ膜の（１１１）方位に帰属されるＸ線回折ピークの半値幅を示す。実施の形態により形成したＮｉＳｉ膜のＮｉＳｉ（１１１）に帰属されるＸ線回折ピークの半値全幅（ＦＷＨＭ）は、比較例に比べて小さい。即ち、実施の形態では、配向性が高いＮｉＳｉ膜を形成することができる。第２金属シリサイド膜４８の配向性が高いと、第２金属シリサイド膜４８の底面のモフォロジを均一にすることができる。その結果、接合リーク不良の発生を抑制することが可能となる。
【００３４】
また、実施の形態では、ゲート電極３４上に形成される第２金属シリサイド膜４８に対しても、端部での厚膜化を抑制し、且つ底面のモフォロジを均一にすることができる。その結果、第１及び第２金属シリサイド膜４６、４８からの金属原子の拡散等によるゲート絶縁膜の信頼性劣化を抑制することが可能となる。
【００３５】
実施の形態に係る半導体装置の製造方法によれば、浅い不純物拡散層上に金属シリサイド膜を自己整合的に形成する際に、接合リーク不良の発生を抑制することができ、半導体装置の製造歩留まりを向上することが可能となる。
【００３６】
なお、実施の形態では、ＮｉｘＳｉ等の第１金属シリサイド膜４６を約２００℃〜約４００℃の範囲の低温加熱処理で形成した後、ＮｉＳｉ等の第２金属シリサイド膜４８を約４００℃〜約５５０℃の範囲の高温加熱処理で形成している。低温加熱処理を用いずに高温加熱処理だけで形成された金属シリサイド膜に比べて、第１及び第２金属シリサイド膜４６、４８のグレインサイズは小さくすることができる。素子の微細化の観点から、金属シリサイドのグレインサイズの増大を抑制し、金属シリサイドとＳｉ界面を平坦に形成することが重要である。
【００３７】
第１金属シリサイド膜４６のシリサイデーションにおいて、温度が２００℃より低いと、金属とＳｉの反応がほとんど進まず第１金属シリサイド膜４６が形成されない。したがって、金属シリサイドのグレインサイズの増大を抑制することができない。シリサイデーションの温度が４００℃を越えると、結晶化した第１金属シリサイド膜４６のグレインサイズが増加してしまう。
【００３８】
また、第２金属シリサイド膜４８のシリサイデーションにおいて、４００℃未満の温度では、例えばＮｉｘＳｉとＳｉの反応速度が遅く、ＮｉＳｉ膜の形成が不十分となる。５５０℃を越える温度では、ＮｉｘＳｉとＳｉとの反応が進みすぎて、ＮｉＳｉ２膜が生成されてしまう。ＮｉＳｉ膜に比べて、ＮｉｘＳｉ膜及びＮｉＳｉ２膜の抵抗は高い。したがって、ソース・ドレイン領域及びゲート電極３４の寄生抵抗の低減の観点から好ましくない。
【００３９】
また、第１金属シリサイド膜４６の形成では、約３ｍｉｎ〜約１５ｍｉｎの範囲で加熱処理を行う。加熱処理時間が３ｍｉｎより短いとシリサイデーションが不均一になり、金属シリサイドとＳｉ界面のモフォロジが劣化する。加熱処理時間が１５ｍｉｎより長いと金属シリサイド膜からの金属拡散が顕著になる。
【００４０】
また、金属膜４４は、半導体基板１０を約１５０℃〜約３００℃の範囲の温度で加熱して堆積されている。堆積温度が１５０℃未満では、堆積された金属膜４４とコンタクト領域４２あるいはゲート電極３４との界面には、主に非晶質金属シリサイドが生成される。しかし、界面の一部に結晶化した金属シリサイドが生成されるため、加熱処理により形成される第１金属シリサイド膜４６の底面のモフォロジが劣化する。堆積温度が３００℃を越えると、素子分離領域３０及び側壁絶縁膜４１等の上に堆積する金属膜４４の凝集が生じ、均一な膜厚の金属膜４４を得ることが困難となる。
【００４１】
（変形例）
本発明の実施の形態の変形例に係る半導体装置の製造方法を、図１４〜図１６を用いて説明する。なお、半導体装置はｎＭＯＳＦＥＴであり、図２〜図４に示した工程は、実施の形態と同様であるので、重複する記載は省略する。
【００４２】
（イ）図１４に示すように、スパッタ等により、ゲート電極３４、側壁絶縁膜４１及び素子分離領域３０を覆うように半導体基板１０上の表面にＮｉ等の金属膜４４を堆積する。金属膜４４は、半導体基板１０を、例えば約２００℃の温度で加熱しながら約１０ｎｍの膜厚で堆積される。
【００４３】
（ロ）半導体基板１０を、図１に示した熱処理装置の処理室１２に導入された雰囲気ガス中に載置する。制御システム１８の制御により、加熱源１６ａ、１６ｂで熱を発生させる。半導体基板１０の表面及び裏面のそれぞれを雰囲気ガスの熱伝導により、約４５０℃〜約５００℃の範囲の温度で加熱する。加熱処理時間は、約３ｍｉｎ〜約１５ｍｉｎの範囲、望ましくは約５ｍｉｎ〜約１０ｍｉｎの範囲、更に望ましくは約５ｍｉｎ〜約８ｍｉｎの範囲である。加熱処理終了後直ちに、半導体基板１０を処理室１２から取り出す。その結果、図１５に示すように、ゲート電極３４及びコンタクト領域４２の表面に堆積した金属膜４４がＳｉと反応してＮｉＳｉ等のＳｉに対する金属の含有比率がほぼ１の金属シリサイド膜４８ｂを形成する。
【００４４】
（ハ）図１６に示すように、Ｈ２ＳＯ４、あるいはＮＨ４ＯＨ、及びＨ２Ｏ２を用いるウェットエッチングにより、未反応の金属膜４４を選択的に除去する。その後、ＣＶＤ等により、半導体基板１０の上に堆積されたＳｉＯ2等の層間絶縁膜にコンタクトホールを開口する。コンタクトホールを介して、コンタクト領域４２及びゲート電極３４の表面側に形成された金属シリサイド膜４８ｂに配線等が接続される。このようにして、半導体装置が製造される。
【００４５】
実施の形態の変形例では、半導体基板１０の表面及び裏面のそれぞれを雰囲気ガスの熱伝導により加熱する。したがって、半導体基板１０に形成された素子分離領域３０、側壁絶縁膜４１等の異種材料パターンも、半導体基板１０及びゲート電極３４と共に平衡状態で均一に加熱される。ゲート電極３４及びコンタクト領域４２の表面に堆積した金属膜４４は、Ｓｉと均一に反応する。その結果、金属シリサイド膜４８ｂの底面からｐｎ接合までの距離を、ソース・ドレイン領域内でほぼ一様とすることができる。
【００４６】
また、金属シリサイド膜４８ｂの形成では、約３ｍｉｎ〜約１５ｍｉｎの範囲で加熱処理を行う。加熱処理時間が３ｍｉｎより短いとシリサイデーションが不均一になり、金属シリサイドとＳｉ界面のモフォロジが劣化する。加熱処理時間が１５ｍｉｎより長いと金属シリサイド膜からの金属拡散が顕著になる。
【００４７】
実施の形態の変形例に係る半導体装置の製造方法によれば、浅い不純物拡散層上に金属シリサイド膜を自己整合的に形成する際に、接合リーク不良の発生を抑制することができ、半導体装置の製造歩留まりを向上することが可能となる。
【００４８】
（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４９】
本発明の実施の形態において、コンタクト領域４２及びゲート電極３４にフッ素（Ｆ）イオンをイオン注入することにより、金属シリサイドを形成する金属原子の拡散を抑制することができる。例えば、図４に示したように、コンタクト領域４２を形成した後、素子分離領域３０及び側壁絶縁膜４１をマスクとして、コンタクト領域４２及びゲート電極３４にＦイオンを注入する。イオン注入条件は、例えば、ドーズが約１×１０1４ｃｍ-2〜約１×１０15ｃｍ-2、望ましくは約３×１０1４ｃｍ-2ある。Ｆイオンの注入深さは、コンタクト領域４２を越えないようにすることが望ましい。
【００５０】
また、実施の形態の説明では、シリサイドを形成する金属としてＮｉを用いている。しかし、シリサイドを形成する金属はＮｉに限定されない。例えば、チタン（Ｔｉ）、白金（Ｐｔ）、イッテルビウム（Ｙｂ）、イットリウム（Ｙ）、エルビウム（Ｅｒ）、パラジウム（Ｐｄ）等の遷移金属、及びＮｉを主成分とした遷移金属の合金等が使用可能である。
【００５１】
また、本発明の実施の形態においては、ゲート電極３４として、多結晶Ｓｉを用いている。しかし、ゲート電極として、非晶質Ｓｉを用いてもよい。また、ゲート電極の材料は、Ｓｉに限定されず、シリコンゲルマニウム（ＳｉＧｅ）等のＳｉを含む材料を用いてもよい。
【００５２】
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態に係る熱処理装置の一例を示す概略図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その１）である。
【図３】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その２）である。
【図４】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その３）である。
【図５】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その４）である。
【図６】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その５）である。
【図７】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その６）である。
【図８】比較例による半導体装置の製造方法の一例を示す工程断面図（その１）である。
【図９】比較例による半導体装置の製造方法の一例を示す工程断面図（その１）である。
【図１０】比較例による半導体装置のｐｎ接合のリーク電流の一例を示す図である。
【図１１】本発明の実施の形態に係る半導体装置のｐｎ接合のリーク電流の一例を示す図である。
【図１２】本発明の実施の形態に係る金属シリサイド膜の中央部の膜厚に対する端部の膜厚の比の分布の一例を示す箱髭図である。
【図１３】本発明の実施の形態に係る金属シリサイド膜の配向性の一例を示す表である。
【図１４】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す工程断面図（その１）である。
【図１５】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す工程断面図（その２）である。
【図１６】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す工程断面図（その３）である。
【符号の説明】
【００５４】
１０…半導体基板
３０…素子分離領域
３２…ゲート絶縁膜
３４…ゲート電極
３８…エクステンション領域
４１…側壁絶縁膜
４２…コンタクト領域
４４…金属膜
４６…第１金属シリサイド膜
４８…第２金属シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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