(57)【要約】【課題】  本発明は、バイアス生成回路を必要とすることなく、入出力特性の利得が高く、ノイズが少なく、広い電圧領域で線形性が良く、製造ばらつきや温度環境変化に対して入出力特性の線形性が受ける影響が少ないバッファ回路及び該バッファ回路を用いた固体撮像装置を提供する。【解決手段】  電界効果トランジスタＭ１と、電界効果トランジスタＭ１のソース端子と低電圧側電圧源ＶＳＳ（２）の間に設けられた第１負荷素子Ｌ１を備えてなるソースフォロワ回路ａと、電界効果トランジスタＭ２と、電界効果トランジスタＭ２のソース端子と低電圧側電圧源ＶＳＳ（２）の間に設けられた第２負荷素子Ｌ２を備えてなるソースフォロワ回路ｂとを前後２段に縦列接続してなり、ソースフォロワ回路ａ及びｂに同じ入力信号Ｖｉｎが接続し、ソースフォロワ回路ａの出力信号である制御信号Ｖｃｏｎｔが第２負荷素子Ｌ２の電流を制御するように構成されている。【選択図】        図３
2007288646.tif 000002
【特許請求の範囲】
【請求項１】
第１ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴのソース端子と低電圧側電圧源の間に設けられた第１負荷素子を備えてなる第１ソースフォロワ回路と、
第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのソース端子と前記低電圧側電圧源の間に設けられた第２負荷素子を備えてなる第２ソースフォロワ回路とを前後２段に縦列接続してなるバッファ回路であって、
前記第１ソースフォロワ回路及び前記第２ソースフォロワ回路に同じ入力信号が接続し、
前記第１ソースフォロワ回路の出力信号を制御信号として用いて、当該制御信号が前記第２ソースフォロワ回路の第２負荷素子の電流を制御することを特徴とするバッファ回路。
【請求項２】
前記第１ソースフォロワ回路は、前記第１ＭＯＳＦＥＴのゲート端子が前記入力信号に、ドレイン端子が高電圧側電圧源に、ソース端子が前記制御信号を出力する第１出力端子に夫々接続されており、前記第１負荷素子が、ドレイン端子とゲート端子が前記第１出力端子に、ソース端子が前記低電圧側電圧源に夫々接続された第３ＭＯＳＦＥＴであり、
前記第２ソースフォロワ回路は、前記第２ＭＯＳＦＥＴのゲート端子が前記入力信号に、ドレイン端子が前記高電圧側電圧源に、ソース端子が前記第２ソースフォロワ回路の第２出力端子に夫々接続されており、前記第２負荷素子が、ゲート端子が前記第１出力端子に、ドレイン端子が前記第２出力端子に、ソース端子が前記低電圧側電圧源に夫々接続された第４ＭＯＳＦＥＴであることを特徴とする請求項１に記載のバッファ回路。
【請求項３】
前記第１ソースフォロワ回路は、前記第１ＭＯＳＦＥＴのゲート端子が前記入力信号に、ドレイン端子が高電圧側電圧源に、ソース端子が前記制御信号を出力する第１出力端子に夫々接続されており、前記第１負荷素子が、一端が前記第１出力端子に、他端が前記低電圧側電圧源に接続された固定抵抗素子であり、
前記第２ソースフォロワ回路は、前記第２ＭＯＳＦＥＴのゲート端子が前記入力信号に、ドレイン端子が前記高電圧側電圧源に、ソース端子が前記第２ソースフォロワ回路の第２出力端子に夫々接続されており、前記第２負荷素子が、ゲート端子が前記第１出力端子に、ドレイン端子が前記第２出力端子に、ソース端子が前記低電圧側電圧源に夫々接続された第４ＭＯＳＦＥＴであることを特徴とする請求項１に記載のバッファ回路。
【請求項４】
前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴの少なくとも何れか１つが、ディプリーション型ＭＯＳＦＥＴであることを特徴とする請求項２または３に記載のバッファ回路。
【請求項５】
前記第２ソースフォロワ回路が固定抵抗素子を備え、前記固定抵抗素子の一端が前記第４ＭＯＳＦＥＴのドレイン端子に、他端が前記低電圧側電圧源に夫々接続されていることを特徴とする請求項２または３に記載のバッファ回路。
【請求項６】
前記第１ソースフォロワ回路から出力される前記制御信号の電圧振幅が前記入力信号の電圧振幅の５分の１以下となるように、前記第１ＭＯＳＦＥＴの利得値が前記第３ＭＯＳＦＥＴの利得値よりも小さく設定されていることを特徴とする請求項２に記載のバッファ回路。
【請求項７】
前記第１ソースフォロワ回路の前記第３ＭＯＳＦＥＴの閾値電圧の値と、前記第２ソースフォロワ回路の前記第４ＭＯＳＦＥＴの閾値電圧の値とが一致することを特徴とする請求項２に記載のバッファ回路。
【請求項８】
前記第１ソースフォロワ回路から出力される前記制御信号の電圧振幅が前記入力信号の電圧振幅の５分の１以下となるように、前記第１ＭＯＳＦＥＴの利得値と前記第３ＭＯＳＦＥＴの抵抗値の積の値が小さく設定されていることを特徴とする請求項３に記載のバッファ回路。
【請求項９】
前記第１ソースフォロワ回路の前記第１ＭＯＳＦＥＴのゲート面積が、前記第２ソースフォロワ回路の前記第２ＭＯＳＦＥＴのゲート面積の５分の１以下であることを特徴とする請求項２または３に記載のバッファ回路。
【請求項１０】
前記第２ソースフォロワ回路の前記第４ＭＯＳＦＥＴのオン抵抗の抵抗値より、前記第２ソースフォロワ回路の固定抵抗素子の抵抗値が大きいことを特徴とする請求項５に記載のバッファ回路。
【請求項１１】
請求項１〜１０の何れか１項に記載するバッファ回路を備えてなることを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路におけるバッファ回路、及び、バッファ回路を備えた固体撮像装置に関する。
【背景技術】
【０００２】
入力信号に対して線形な出力信号を生成することを目的とし、入力インピーダンスが高く出力インピーダンスが低い代表的なバッファ回路として、ソースフォロワ回路がある（例えば、非特許文献１参照）。このソースフォロワ回路は、ＭＯＳＦＥＴ（電界効果トランジスタ）のソース端子と低電圧側電圧源（例えば、接地電位）間に負荷素子を備えて構成されており、大きく分類して２種類のソースフォロワ回路が存在する。１つ目は、負荷素子として電界効果トランジスタを用いた電界効果トランジスタ負荷型ソースフォロワ回路であり、２つ目は、負荷素子として固定抵抗素子を用いた固定抵抗負荷型ソースフォロワ回路である。
【０００３】
先ず、１つ目の電界効果トランジスタ負荷型ソースフォロワ回路について図１を基に説明する。この電界効果トランジスタ負荷型ソースフォロワ回路は、Ｎ型電界効果トランジスタＭ１（１０６）を用いて構成されており、ゲート端子が入力端子１０３に、ソース端子が出力端子１０４及び負荷素子Ｍ２（Ｎ型電界効果トランジスタＭ２）（１０７）のドレイン端子に、ドレイン端子が高電圧側電圧源ＶＣＣ（１０１）に夫々接続している。Ｎ型電界効果トランジスタＭ２（１０７）のゲート端子には基準バイアス信号Ｖｂｉａｓが入力される。この電界効果トランジスタ負荷型ソースフォロワ回路の長所としては、入出力特性の線形性に優れている点と、製造ばらつきによる電界効果トランジスタの特性ばらつきや温度環境の変化に対して、入出力特性の線形性が影響を受けにくい点が挙げられる。短所としては、基準バイアス信号Ｖｂｉａｓを生成するためのバイアス生成回路が必要である点と、基準バイアス信号Ｖｂｉａｓにのるノイズと低電圧側電圧源ＶＳＳ（１０２）にのるノイズとの間で位相差が生じている場合に、負荷素子である電界効果トランジスタのゲート−ソース間電圧Ｖｇｓが過渡的に変動し、結果として出力信号Ｖｏｕｔにノイズがのる点が挙げられる。
【０００４】
電界効果トランジスタ負荷型ソースフォロワ回路について図１を基により詳細に説明する。図１において、電界効果トランジスタＭ１（１０６）と電界効果トランジスタＭ２（１０７）を流れる電流が等しく、出力端子１０４側との電流の出入りが無いと仮定すると、電界効果トランジスタＭ１（１０６）、Ｍ２（１０７）は共に飽和領域で動作していることから、飽和領域におけるドレイン電流Ｉｄｓを以下の数１で近似すると、出力信号Ｖｏｕｔは入力信号Ｖｉｎと基準バイアス信号Ｖｂｉａｓに対して、おおよそ数２に従い変化する。
【０００５】
【数１】
2007288646.tif 000003
【０００６】
但し、Ｖｔｈは閾値電圧、βは利得値、Ｌはゲート電極長、Ｗはゲート電極幅、 μは移動度、Ｃｏｘは単位面積当りのゲート酸化膜容量である。
【０００７】
【数２】
2007288646.tif 000004
【０００８】
但し、Ｖｔｈ１は電界効果トランジスタＭ１（１０６）の閾値電圧、β１は電界効果トランジスタＭ１（１０６）の利得値、Ｖｔｈ２は電界効果トランジスタＭ２（１０７）の閾値電圧、β２は電界効果トランジスタＭ２（１０７）の利得値である。
【０００９】
数２より、入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの１次微分特性（傾き）は、以下の数３のように理想的には１となり、入出力特性の線形性が良いことが分かる。
【００１０】
【数３】
2007288646.tif 000005
【００１１】
ここで、基準バイアス信号Ｖｂｉａｓを電界効果トランジスタＭ２（１０７）の閾値電圧Ｖｔｈ２にほぼ等しく、少しだけ高い電圧に設定すると、数２より、出力信号ＶｏｕｔはＶｉｎ−Ｖｔｈ１となり、入力信号Ｖｉｎに対して電解効果トランジスタＭ１（１０６）の閾値電圧Ｖｔｈ１だけシフトさせた値が得られる。Ｖｉｎ＜Ｖｔｈ１となる領域においては、出力信号Ｖｏｕｔが０［ｖ］となる。従って、電界効果トランジスタＭ１（１０６）として閾値電圧が０［ｖ］に近い負の値であるディプリーション型トランジスタを使用すれば、出力信号Ｖｏｕｔの絶対値は理想的に入力信号Ｖｉｎと等しくなる。
【００１２】
また、数３より、入出力特性の傾きが、閾値電圧Ｖｔｈや利得値βの関数になっていないことから、製造ばらつきによる電界効果トランジスタの特性ばらつきや温度環境の変化に対して影響を受けにくいことが分かる。
【００１３】
続いて、電界効果トランジスタ負荷型ソースフォロワ回路の短所についてより詳細に説明する。バイアス生成回路と電界効果トランジスタ負荷型ソースフォロワ回路が１対１に対応していて、チップ内で隣接して配置されている場合は、基準バイアス信号Ｖｂｉａｓにのるノイズと低電圧側電圧源にのるノイズの位相に差が生じにくい。しかし、１つのバイアス生成回路に対して複数の電界効果トランジスタ負荷型ソースフォロワ回路が対応している場合は、各ソースフォロワ回路とバイアス生成回路との距離が異なる場合や、各ソースフォロワ回路と電圧源パッドとの間の距離が異なる場合が考えられる。このような場合、基準バイアス信号Ｖｂｉａｓを伝達する信号線の長さが異なり、各ソースフォロワ回路から見た信号配線のもつ寄生抵抗値・寄生容量値が異なることから、ソースフォロワ回路毎に基準バイアス信号Ｖｂｉａｓに過渡的にのるノイズの波形が異なることとなる。また、低電圧側電圧源についても同様に、低電圧電圧源パッドからの距離が各ソースフォロワ回路で異なる為、各ソースフォロワ回路から見た電圧源配線のもつ寄生抵抗値・寄生容量値が異なり、電流・抵抗による電圧降下の度合いや、低電圧電圧源配線に過渡的にのるノイズの波形が異なる。この結果、各ソースフォロワ回路で出力信号にのるノイズの過渡的な波形が異なり、１対１に対応している場合に比べて、問題はより複雑になる。
【００１４】
次に、２つ目の固定抵抗型ソースフォロワ回路について図２を基に説明する。この固定抵抗型ソースフォロワ回路は、Ｎ型電界効果トランジスタＭ１（２０６）を用いて構成されており、ゲート端子が入力端子２０３に、ソース端子が出力端子２０４及び負荷素子Ｒ１（固定抵抗素子Ｒ１）（２１０）の一端に、ドレイン端子が高電圧側電圧源ＶＣＣ（２０１）に夫々接続している。尚、固定抵抗型ソースフォロワ回路の長所と短所は、上述した電界効果トランジスタ負荷型ソースフォロワ回路の場合と丁度逆の関係になる。固定抵抗型ソースフォロワ回路の長所としては、電界効果トランジスタ負荷型ソースフォロワ回路とは異なり負荷素子として固定抵抗素子Ｒ１を用いるため、基準バイアス信号Ｖｂｉａｓを用いる必要が無く、バイアス生成回路が不要である点が挙げられる。更に、基準バイアス信号Ｖｂｉａｓを用いない構成でありバイアス生成回路が不要であることから、電界効果トランジスタ負荷型ソースフォロワ回路における基準バイアス信号Ｖｂｉａｓのノイズに起因して出力信号Ｖｏｕｔにノイズがのるという問題を解決することができる。その一方で、固定抵抗型ソースフォロワ回路の短所としては、入出力特性の線形性が悪い点と、製造ばらつきによる電界効果トランジスタの特性ばらつきや温度環境の変化に対して入出力特性の線形性が影響を受けてしまう点が挙げられる。
【００１５】
固定抵抗負荷型ソースフォロワ回路について図２を基により詳細に説明する。図２において、電界効果トランジスタＭ１（２０６）と固定抵抗素子Ｒ１（２１０）を流れる電流が等しく、出力端子２０４側との電流の出入りが無いと仮定すると、電界効果トランジスタＭ１（２０６）は飽和領域で動作していることから、飽和領域におけるドレイン電流Ｉｄｓを数１で近似すると、出力信号Ｖｏｕｔは入力信号Ｖｉｎに対して、おおよそ数４に従い変化する。
【００１６】
【数４】
2007288646.tif 000006
【００１７】
但し、Ｖｔｈ１は電界効果トランジスタＭ１（２０６）の閾値電圧、β１は電界効果トランジスタＭ１（２０６）の利得値、Ｒ１は固定抵抗素子Ｒ１（２１０）の抵抗値である。
【００１８】
数４より、入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの１次微分特性（傾き）は、以下の数５のようになり、入力信号Ｖｉｎの絶対値が大きくなるに依存して、入出力特性の傾きが大きくなり、線形性が悪いことが分かる。
【００１９】
【数５】
2007288646.tif 000007
【００２０】
更には、数５より、入出力特性の傾きが、閾値電圧Ｖｔｈや利得値βの関数になっていることから、製造ばらつきによる電界効果トランジスタの特性ばらつきや温度環境の変化に対して影響を受けることが分かる。
【００２１】
尚、上述した電界効果トランジスタ負荷型ソースフォロワ回路と同様に、固定抵抗負荷型ソースフォロワ回路においても、電界効果トランジスタＭ１（２０６）として閾値電圧が０［ｖ］に近い負の値であるディプリーション型トランジスタを使用すれば、出力信号Ｖｏｕｔの絶対値は入力信号Ｖｉｎに近い値となる。
【００２２】
【特許文献１】特開平８−２３２３８号公報
【非特許文献１】Ｂｅｈｚａｄ  Ｒａｚａｖｉ、「Ｄｅｓｉｇｎ  ｏｆ  Ａｎａｌｏｇ  ＣＭＯＳ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ」、ＭｃＧＲＡＷ−ＨＩＬＬ  ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＥＤＩＴＩＯＮ、ｐ．６７−７６
【発明の開示】
【発明が解決しようとする課題】
【００２３】
上述した２種類のソースフォロワ回路は、何れも一長一短が有り、重要な課題を持つ。このため、２種類のソースフォロワ回路の何れを備えた半導体装置においても半導体装置の特性に直接的に影響を及ぼす場合がある。従って、半導体装置の特性に及ぼす影響の少ないソースフォロワ回路が望まれている。
【００２４】
また、ソースフォロワ回路の用途の一つとして固体撮像装置があり、代表的な固体撮像装置の一つとして、画素回路とともに駆動回路や信号処理回路を同一チップ上に一体化して形成可能なＣＭＯＳイメージセンサであるＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）型イメージセンサが知られている。尚、ＣＭＯＳイメージセンサでは、ソースフォロワ回路の出力信号にのった他の用途では問題にならないレベルの微小なノイズや、ソースフォロワ回路の入出力特性の僅かな非線形性が直接的に画像に影響し、線状や点状の固定パターンノイズとして現れ、ＣＭＯＳイメージセンサとしての品質を左右する。
【００２５】
一般に、ＣＭＯＳイメージセンサにおいて使用されているソースフォロワ回路には、信号保持回路内の容量素子に電荷を蓄積するために、フォトダイオードに蓄積された電荷により決定される電圧を入力信号とし、各画素回路の増幅器として機能するものがある。このソースフォロワ回路は、ピクセルアレイ内の垂直走査回路から選択された１行の画素回路の全てが同時に動作して、画素回路内のフォトダイオードが受光した光量の情報が、光が光電変換された後の電荷量として信号保持回路内の容量素子に蓄積される。１行の画素回路の全てが同時に動作することから、各ソースフォロワ回路に入力される基準バイアス信号に乗るノイズは、全ソースフォロワ回路で同じ条件になり、水平方向の各列における差異が生じにくい。
【００２６】
また、ＣＭＯＳイメージセンサにおいて使用されている他のソースフォロワ回路には、信号保持回路に一旦蓄積された電荷を水平走査回路により選択的に読み出すために、信号保持回路内の容量素子に蓄積された電荷により決定される電圧を入力信号として出力信号を出力するものがある。このソースフォロワ回路は、上述した信号保持回路内の容量素子に電荷を蓄積するためのソースフォロワ回路が動作した直後に、過渡的に順々に水平走査回路から選択された信号保持回路の電荷を列単位で読み出して信号を出力するように動作するので、基準バイアス信号に乗るノイズが画素回路の各列で異なる場合が生じる。
【００２７】
ここで、図１７は、ピクセルアレイ７０１の複数の画素回路７０１ａ、７０１ｂ、７０１ｃに対し単一のバッファ回路（電界効果トランジスタ負荷型ソースフォロワ回路）７０６を備えたＣＭＯＳイメージセンサの概略構成を示すブロック図であり、信号保持回路７０５に一旦蓄積された電荷を水平走査回路７０４により選択的に読み出すためのバッファ回路７０６を備えて構成されている。図１７に示すＣＭＯＳイメージセンサの場合、バイアス生成回路７０７とソースフォロワ回路７０６が１対１に対応し、且つ、バイアス生成回路７０７とソースフォロワ回路７０６がチップ内で隣接した位置関係で配置されているので、基準バイアス信号にのるノイズと低電圧側電圧源にのるノイズの位相に差が生じにくい。しかしながら、このシステムの場合には、全列の信号保持回路７０５の出力からソースフォロワ回路７０６の入力までの配線容量が、水平方向の何れの列が選択された場合においても負荷容量として働く為、高速動作に不向きであるのと同時に、信号保持回路７０５に蓄積された電荷容量の値が電荷分配されて損失する為、ソースフォロワ回路７０６への入力電圧の絶対値が小さくなるという問題がある。更に、リセット入力信号レベルと実際の光量に応じたシグナル入力信号レベルの両方が小さくなり、結果的に差分出力信号レベル（リセット出力信号レベルとシグナル出力信号レベルの電圧差）が減少してしまうことから、広域のダイナミックレンジを確保することが困難になる。
【００２８】
この問題を解決するための一例として、図１８に、ピクセルアレイ７０１の複数の画素回路７０１ａ、７０１ｂ、７０１ｃ夫々に対し各別にバッファ回路（電界効果トランジスタ負荷型ソースフォロワ回路）７０６を備えたＣＭＯＳイメージセンサの概略構成を示す。ここで、基準バイアス生成回路７０７を各列のソースフォロワ回路７０６毎に設けるのは面積的に不利になる為、図１８のように単一の基準バイアス生成回路７０７に複数のソースフォロワ回路７０６を対応させることが一般的である。このシステムは、図１７で示したシステムに比べて負荷容量が小さいため、高速動作に向いており、差分出力信号レベルの減少も少ない。従って、ピクセルアレイ７０１内の画素回路７０１ａ、７０１ｂ、７０１ｃから信号伝達された信号レベルを保持したまま信号を出力することができる。
【００２９】
しかしながら、図１８に示すＣＭＯＳイメージセンサは、１つのバイアス回路に対して複数の電界効果トランジスタ負荷型ソースフォロワ回路が対応していることから、ソースフォロワ回路７０６毎にソースフォロワ回路７０６とバイアス生成回路７０７の間の距離が異なる。この為、各ソースフォロワ回路７０６で過渡的に基準バイアス信号にのるノイズの波形が異なる。また、低電圧側電圧源も同様に、低電圧電圧源パッドからの距離が各ソースフォロワ回路で異なる為、電流・抵抗による電圧降下の度合いや、過渡的な低電圧電圧源配線にのるノイズの波形が異なる。結果として、各ソースフォロワ回路７０６において出力信号にのるノイズの過渡的な波形が異なり、画像に垂直方向の線状の固定パターンノイズが発生するという問題が生じる。
【００３０】
最後に、差分出力信号の劣化の問題を解決するための一例として、図１９に、固定抵抗負荷型ソースフォロワ回路を備えたＣＭＯＳイメージセンサのシステム図を示す。このＣＭＯＳイメージセンサでは、固定抵抗負荷型ソースフォロワ回路を用いるためバイアス生成回路が存在しない。この為、低電圧側電圧源のノイズに非常に強いが、上述したように、固定抵抗負荷型ソースフォロワ回路は入出力特性の線形性が悪く、製造ばらつきによる電界効果トランジスタの特性ばらつきや温度環境の変化に対して、入出力特性の線形性が影響を受ける。ソースフォロワ回路の入出力特性の線形性が悪いことから、画素回路の特性ばらつきが直接的に画像に表れ、画像にランダムな点状の固定パターンノイズが発生するという問題が生じる。更に、画素回路の特性ばらつきにより、リセット入力信号レベルが標準値よりも高電圧側若しくは低電圧側にシフトしている場合、実際の光量に応じたシグナル入力信号レベルにおいてもリセット入力信号レベルと同一方向にほぼ同一量シフトするので、入出力特性が線形性の良い直線である場合には理想的に相殺され、差分出力信号レベル（リセット出力信号レベルとシグナル出力信号レベルの電圧差）はばらつかない。しかしながら、線形性が悪い場合には、相殺されずに残った成分が画像に現れてしまう。
【００３１】
本発明は上記の問題に鑑みてなされたものであり、その目的は、バイアス生成回路を必要とすることなく、入出力特性の利得が高く、ノイズが少なく、広い電圧領域で線形性が良く、製造ばらつきや温度環境変化に対して入出力特性の線形性が受ける影響が少ないバッファ回路を提供する点にある。また、入出力特性の利得が高く、ノイズが少なく、広い電圧領域で線形性が良く、製造ばらつきや温度環境変化に対して入出力特性の線形性が受ける影響が少ない固体撮像装置を提供する点にある。
【課題を解決するための手段】
【００３２】
上記目的を達成するための本発明に係るバッファ回路は、第１ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴのソース端子と低電圧側電圧源の間に設けられた第１負荷素子を備えてなる第１ソースフォロワ回路と、第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのソース端子と前記低電圧側電圧源の間に設けられた第２負荷素子を備えてなる第２ソースフォロワ回路とを前後２段に縦列接続してなるバッファ回路であって、前記第１ソースフォロワ回路及び前記第２ソースフォロワ回路に同じ入力信号が接続し、前記第１ソースフォロワ回路の出力信号を制御信号として用いて、当該制御信号が前記第２ソースフォロワ回路の第２負荷素子の電流を制御することを第１の特徴とする。
【００３３】
上記特徴のバッファ回路は、前記第１ソースフォロワ回路は、前記第１ＭＯＳＦＥＴのゲート端子が前記入力信号に、ドレイン端子が高電圧側電圧源に、ソース端子が前記制御信号を出力する第１出力端子に夫々接続されており、前記第１負荷素子が、ドレイン端子とゲート端子が前記第１出力端子に、ソース端子が前記低電圧側電圧源に夫々接続された第３ＭＯＳＦＥＴであり、前記第２ソースフォロワ回路は、前記第２ＭＯＳＦＥＴのゲート端子が前記入力信号に、ドレイン端子が前記高電圧側電圧源に、ソース端子が前記第２ソースフォロワ回路の第２出力端子に夫々接続されており、前記第２負荷素子が、ゲート端子が前記第１出力端子に、ドレイン端子が前記第２出力端子に、ソース端子が前記低電圧側電圧源に夫々接続された第４ＭＯＳＦＥＴであることを第２の特徴とする。
【００３４】
上記第１の特徴のバッファ回路は、前記第１ソースフォロワ回路は、前記第１ＭＯＳＦＥＴのゲート端子が前記入力信号に、ドレイン端子が高電圧側電圧源に、ソース端子が前記制御信号を出力する第１出力端子に夫々接続されており、前記第１負荷素子が、一端が前記第１出力端子に、他端が前記低電圧側電圧源に接続された固定抵抗素子であり、前記第２ソースフォロワ回路は、前記第２ＭＯＳＦＥＴのゲート端子が前記入力信号に、ドレイン端子が前記高電圧側電圧源に、ソース端子が前記第２ソースフォロワ回路の第２出力端子に夫々接続されており、前記第２負荷素子が、ゲート端子が前記第１出力端子に、ドレイン端子が前記第２出力端子に、ソース端子が前記低電圧側電圧源に夫々接続された第４ＭＯＳＦＥＴであることを第３の特徴とする。
【００３５】
上記第２または第３の特徴のバッファ回路は、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴの少なくとも何れか１つが、ディプリーション型ＭＯＳＦＥＴであることを第４の特徴とする。
【００３６】
上記第２または第３の特徴のバッファ回路は、前記第２ソースフォロワ回路が固定抵抗素子を備え、前記固定抵抗素子の一端が前記第４ＭＯＳＦＥＴのドレイン端子に、他端が前記低電圧側電圧源に夫々接続されていることを第５の特徴とする。
【００３７】
上記第２の特徴のバッファ回路は、前記第１ソースフォロワ回路から出力される前記制御信号の電圧振幅が前記入力信号の電圧振幅の５分の１以下となるように、前記第１ＭＯＳＦＥＴの利得値が前記第３ＭＯＳＦＥＴの利得値よりも小さく設定されていることを第６の特徴とする。
【００３８】
上記第２の特徴のバッファ回路は、前記第１ソースフォロワ回路の前記第３ＭＯＳＦＥＴの閾値電圧の値と、前記第２ソースフォロワ回路の前記第４ＭＯＳＦＥＴの閾値電圧の値とが一致することを第７の特徴とする。
【００３９】
上記第３の特徴のバッファ回路は、前記第１ソースフォロワ回路から出力される前記制御信号の電圧振幅が前記入力信号の電圧振幅の５分の１以下となるように、前記第１ＭＯＳＦＥＴの利得値と前記第３ＭＯＳＦＥＴの抵抗値の積の値が小さく設定されていることを第８の特徴とする。
【００４０】
上記第２または第３の特徴のバッファ回路は、前記第１ソースフォロワ回路の前記第１ＭＯＳＦＥＴのゲート面積が、前記第２ソースフォロワ回路の前記第２ＭＯＳＦＥＴのゲート面積の５分の１以下であることを第９の特徴とする。
【００４１】
上記第５の特徴のバッファ回路は、前記第２ソースフォロワ回路の前記第４ＭＯＳＦＥＴのオン抵抗の抵抗値より、前記第２ソースフォロワ回路の固定抵抗素子の抵抗値が大きいことを第１０の特徴とする。
【００４２】
上記目的を達成するための本発明に係る固体撮像装置は、上記何れかの特徴のバッファ回路を備えてなることを特徴とする。
【発明の効果】
【００４３】
本発明によれば、前段の第１ソースフォロワ回路の出力信号を制御信号として後段の第２ソースフォロワ回路に入力するので、バイアス生成回路を設ける必要がない。バイアス生成回路を設ける必要が無いことから、基準バイアス信号のノイズに起因するノイズの影響を防止することができ、入出力特性の利得が高く、広い電圧領域で線形性が良く、製造ばらつきや温度環境変化に対して入出力特性の線形性が受ける影響が少ないバッファ回路を実現することが可能になる。また、本発明に係るバッファ回路をＣＭＯＳイメージセンサ等の固体撮像装置に使用することで、信号保持回路や水平走査回路の動作によって生じる線状の固定パターンノイズや、画素回路の製造特性のばらつきによって画像に生じるランダムな点状の固定パターンノイズを低減することができる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明に係るバッファ回路及び固体撮像装置の実施形態を図面に基づいて説明する。
【００４５】
先ず、本発明に係るバッファ回路の基本構成について図３を基に説明する。本発明に係るバッファ回路は、図３に示すように、電界効果トランジスタＭ１（第１ＭＯＳＦＥＴ）と、電界効果トランジスタＭ１のソース端子と低電圧側電圧源ＶＳＳ（２）の間に設けられた第１負荷素子Ｌ１を備えてなるソースフォロワ回路ａ（第１ソースフォロワ回路）と、電界効果トランジスタＭ２（第２ＭＯＳＦＥＴ）と、電界効果トランジスタＭ２のソース端子と低電圧側電圧源ＶＳＳ（２）の間に設けられた第２負荷素子Ｌ２を備えてなるソースフォロワ回路ｂ（第２ソースフォロワ回路）とを前後２段に縦列接続してなり、ソースフォロワ回路ａ及びソースフォロワ回路ｂに同じ入力信号Ｖｉｎが接続し、ソースフォロワ回路ａの出力信号を制御信号Ｖｃｏｎｔとして用いて、当該制御信号Ｖｃｏｎｔがソースフォロワ回路ｂの第２負荷素子Ｌ２の電流を制御するように構成されている。
【００４６】
〈第１実施形態〉
本発明に係るバッファ回路の第１実施形態について図４を基に説明する。本実施形態では、図４に示すように、第１負荷素子Ｌ１として電界効果トランジスタＭ４（第３ＭＯＳＦＥＴ）を用い、第２負荷素子Ｌ２として電界効果トランジスタＭ３（第４ＭＯＳＦＥＴ）を用いた場合について説明する。
【００４７】
より具体的には、図４に示すように、前段のソースフォロワ回路３ａは、線形性の良い電界効果トランジスタ負荷型ソースフォロワ回路であり、電界効果トランジスタＭ１（３０６）と負荷素子としての電界効果トランジスタＭ４（３０９）とを備えている。電界効果トランジスタＭ１（３０６）は、ゲート端子が入力端子３０３に、ドレイン端子が高電圧側電圧源ＶＣＣ（３０１）に、ソース端子がバイアス制御ノード３０５に夫々接続されている。電界効果トランジスタＭ４（３０９）は、ゲート端子及びドレイン端子がバイアス制御ノード３０５に接続（ダイオード接続）され、ソース端子が低電圧側電圧源ＶＳＳ（３０２）に接続されている。
【００４８】
後段のソースフォロワ回路３ｂは、線形成の良い電界効果トランジスタ負荷型ソースフォロワ回路であり、電界効果トランジスタＭ２（３０７）と負荷素子としての電界効果トランジスタＭ３（３０８）とを備えている。電界効果トランジスタＭ２（３０７）は、ゲート端子が入力端子３０３に、ドレイン端子が高電圧側電圧源ＶＣＣ（３０１）に、ソース端子が出力端子３０４に夫々接続されている。電界効果トランジスタＭ３（３０８）は、ゲート端子がバイアス制御ノード３０５に、ドレイン端子が出力端子３０４に、ソース端子が低電圧側電圧源ＶＳＳ（３０２）に夫々接続されている。
【００４９】
尚、本実施形態のバッファ回路は、後段のソースフォロワ回路３ｂを線形性の良い電界効果トランジスタ負荷型とし、負荷素子である電界効果トランジスタ（ＭＯＳＦＥＴ）を制御するための制御信号Ｖｃｏｎｔを、ソースフォロワ回路３ａが入力信号Ｖｉｎから生成する構成であるため、バイアス生成回路が不要であり、出力信号Ｖｏｕｔにのるノイズも少ない。ソースフォロワ回路３ａをソースフォロワ回路３ｂに比べて、面積的に小さく設計することにより、従来技術に係るバッファ回路から容易に置き換えが可能である。
【００５０】
次に、本実施形態のバッファ回路の動作について説明する。先ず、前段のソースフォロワ回路３ａが生成する制御信号Ｖｃｏｎｔは、入力信号Ｖｉｎに対して、おおよそ数６に従い変化する。
【００５１】
【数６】
2007288646.tif 000008
【００５２】
但し、Ｖｔｈ１は電界効果トランジスタＭ１（３０６）の閾値電圧、β１は電界効果トランジスタＭ１（３０６）の利得値、Ｖｔｈ４は電界効果トランジスタＭ４（３０９）の閾値電圧、β４は電界効果トランジスタＭ４（３０９）の利得値である。
【００５３】
また、数６より、入力信号Ｖｉｎに対する制御信号Ｖｃｏｎｔの１次微分特性（傾き）は、以下の数７のようになる。
【００５４】
【数７】
2007288646.tif 000009
【００５５】
尚、余分な電力を消費しないためや、後段のソースフォロワ回路３ｂの出力信号Ｖｏｕｔの利得を向上させるためには、後段のソースフォロワ回路３ｂを制御するために電界効果トランジスタＭ３（３０８）のゲート電極に与えられる制御信号Ｖｃｏｎｔの絶対値が、電界効果トランジスタＭ３（３０８）の閾値電圧に近い値に設定され、且つ、制御信号Ｖｃｏｎｔの入力信号Ｖｉｎに対する変化量が少ないことが必要である。従って、利得値β１が利得値β４よりも小さくなるように設計することで、制御信号Ｖｃｏｎｔの電圧振幅が入力信号Ｖｉｎの電圧振幅の５分の１以下になるように設定し、数７の傾きを小さくする。この場合は、制御信号Ｖｃｏｎｔが近似的に（δＶｃｏｎｔ／δＶｉｎ）Ｖｉｎ＋Ｖｔｈ４となる。従って、制御信号Ｖｃｏｎｔを生成する前段のソースフォロワ回路３ａの電界効果トランジスタＭ４（３０９）の閾値電圧と制御信号Ｖｃｏｎｔを受ける後段のソースフォロワ回路３ｂの電界効果トランジスタＭ３（３０８）の閾値電圧が等しくなるように設計することで、自動的に制御信号Ｖｃｏｎｔの絶対値が電界効果トランジスタＭ３（３０８）の閾値電圧に近い値に設定される。更に、前段のソースフォロワ回路３ａの電界効果トランジスタＭ４（３０９）として、閾値電圧が０［ｖ］に近い負の値（例えば、−０．３［ｖ］以上）であるディプリーション型トランジスタを使用した場合、制御信号Ｖｃｏｎｔは近似的にαＶｉｎと表せる。上述したように、このときのαは、０．２以下に設定することが望ましい。
【００５６】
次に、後段のソースフォロワ回路３ｂが生成する出力信号Ｖｏｕｔは、入力信号Ｖｉｎに対して、おおよそ数８に従い変化する。
【００５７】
【数８】
2007288646.tif 000010
【００５８】
但し、Ｖｔｈ１は電界効果トランジスタＭ１（３０６）の閾値電圧、β１は電界効果トランジスタＭ１（３０６）の利得値、Ｖｔｈ２は電界効果トランジスタＭ２（３０７）の閾値電圧、β２は電界効果トランジスタＭ２（３０７）の利得値、Ｖｔｈ３は電界効果トランジスタＭ３（３０８）の閾値電圧、β３は電界効果トランジスタＭ３（３０８）の利得値、Ｖｔｈ４は電界効果トランジスタＭ４（３０９）の閾値電圧、β４は電界効果トランジスタＭ４（３０９）の利得値であり、α２３とα１４は以下の数９で定義する。
【００５９】
【数９】
2007288646.tif 000011
【００６０】
また、数８より、入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの１次微分特性（傾き）は、以下の数１０のようになる。
【００６１】
【数１０】
2007288646.tif 000012
【００６２】
入力信号Ｖｉｎの絶対値に対する出力信号Ｖｏｕｔの絶対値を出来る限り一致させる目的において、一般的に、数９で定義したα２３を小さくなるように設計する。一方、本発明に係るバッファ回路では、上述したように、制御信号Ｖｃｏｎｔの入力信号Ｖｉｎに対する傾きを小さくするため数７においてα１４（β４／β１）の値が大きくなるように設計している。従って、前段のソースフォロワ回路３ａの電界効果トランジスタＭ４（３０９）の閾値電圧Ｖｔｈ４の絶対値と後段のソースフォロワ回路３ｂの電界効果トランジスタＭ３（３０８）の閾値電圧Ｖｔｈ３の絶対値を一致させることにより、数８から、出力信号Ｖｏｕｔは、近似的にはＶｉｎ−Ｖｔｈ２となる。これによって、数２より、図１に示した従来技術に係る電界効果トランジスタ負荷型ソースフォロワ回路と同等の絶対値の出力特性が得られることが分かる。また、数１０から、バッファ回路の入出力特性の傾きが１に近い値となり、これによって、数３より、図１に示した従来技術に係る電界効果トランジスタ負荷型ソースフォロワ回路と同等の利得と線形性が得られることが分かる。更に、後段のソースフォロワ回路３ｂの電界効果トランジスタＭ２（３０７）として、閾値電圧Ｖｔｈ２が０［ｖ］に近い負の値であるディプリーション型トランジスタを使用すれば、出力信号Ｖｏｕｔの絶対値は、理想的に入力信号Ｖｉｎと等しくなる。尚、電界効果トランジスタＭ２（３０７）だけでなく、その他の電界効果トランジスタＭ１（３０６）、Ｍ３（３０８）、Ｍ４（３０９）についても、閾値電圧が０［ｖ］に近い負の値であるディプリーション型トランジスタを使用しても良い。
【００６３】
〈第２実施形態〉
本発明に係るバッファ回路の第２実施形態について図５を基に説明する。本実施形態では、上記第１実施形態とは、前段のソースフォロワ回路の回路構成が異なる場合について説明する。本実施形態では、図５に示すように、第１負荷素子Ｌ１として固定抵抗素子Ｒ１を用い、第２負荷素子Ｌ２として電界効果トランジスタＭ３（第４ＭＯＳＦＥＴ）を用いた場合について説明する。
【００６４】
本実施形態では、具体的には、図５に示すように、前段のソースフォロワ回路４ａは、固定抵抗負荷型ソースフォロワ回路であり、電界効果トランジスタＭ１（４０６）と負荷素子としての固定抵抗素子Ｒ１（４１０）とを備えている。電界効果トランジスタＭ１（４０６）は、ゲート端子が入力端子４０３に、ドレイン端子が高電圧側電圧源ＶＣＣ（４０１）に、ソース端子がバイアス制御ノード４０５に夫々接続されている。固定抵抗素子Ｒ１は、一端がバイアス制御ノード４０５に、他端が低電圧側電圧源ＶＳＳ（４０２）に夫々接続されている。
【００６５】
後段のソースフォロワ回路４ｂは、上記第１実施形態と同様に電界効果トランジスタ負荷型ソースフォロワ回路であり、電界効果トランジスタＭ２（４０７）と電界効果トランジスタＭ３（４０８）とを備えて構成される。電界効果トランジスタＭ２（４０７）は、ゲート端子が入力端子４０３に、ドレイン端子が高電圧側電圧源ＶＣＣ（４０１）に、ソース端子が出力端子４０４に夫々接続されている。電界効果トランジスタＭ３（４０８）は、ゲート端子がバイアス制御ノード４０５に、ドレイン端子が出力端子４０４に、ソース端子が低電圧側電圧源ＶＳＳ（４０２）に夫々接続されている。
【００６６】
次に、本実施形態のバッファ回路の動作について説明する。先ず、前段のソースフォロワ回路４ａが生成する制御信号Ｖｃｏｎｔは、入力信号Ｖｉｎに対して、おおよそ数４に従い変化する。また、入力信号Ｖｉｎに対する制御信号Ｖｃｏｎｔの１次微分特性（傾き）は、数５のようになる。上述したように、余分な電力を消費しないためや、後段のソースフォロワ回路４ｂの出力信号Ｖｏｕｔの利得を向上させるためには、後段のソースフォロワ回路４ｂを制御するために電界効果トランジスタＭ３（４０８）のゲート電極に与えられる制御信号Ｖｃｏｎｔの絶対値が、電界効果トランジスタＭ３（４０８）の閾値電圧に近い値に設定され、且つ、制御信号Ｖｃｏｎｔの入力信号Ｖｉｎに対する変化量が少ないことが必要である。従って、制御信号Ｖｃｏｎｔを生成するソースフォロワ回路４ａの電界効果トランジスタＭ１（４０６）の利得値β１と固定抵抗素子Ｒ１（４１０）の抵抗値Ｒの積β１×Ｒが小さくなるように設計することで、制御信号Ｖｃｏｎｔの電圧振幅が入力信号Ｖｉｎの電圧振幅の５分の１以下になるように設定し、数５の傾きを小さくする。更に、前段のソースフォロワ回路４ａの電界効果トランジスタＭ１（４０６）として、閾値電圧が０［ｖ］に近い負の値であるディプリーション型トランジスタを使用すれば、制御信号Ｖｃｏｎｔは近似的にαＶｉｎφと表せる。上述したように、αは、０．２以下に設定することが望ましい。また、φは１〜２の間の値をとる指数である。
【００６７】
次に、後段のソースフォロワ回路４ｂが生成する出力信号Ｖｏｕｔは、入力信号Ｖｉｎに対して、おおよそ数１１に従い変化する。
【００６８】
【数１１】
2007288646.tif 000013
【００６９】
但し、Ｖｔｈ１は電界効果トランジスタＭ１（４０６）の閾値電圧、β１は電界効果トランジスタＭ１（４０６）の利得値、Ｖｔｈ２は電界効果トランジスタＭ２（４０７）の閾値電圧、β２は電界効果トランジスタＭ２（４０７）の利得値、Ｖｔｈ３は電界効果トランジスタＭ３（４０８）の閾値電圧、β３は電界効果トランジスタＭ３（４０８）の利得値、Ｒ１は固定抵抗素子Ｒ１（４１０）の抵抗値とし、α２３は数９で定義する。
【００７０】
また、入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの１次微分特性（傾き）は、以下の数１２のようになる。
【００７１】
【数１２】
2007288646.tif 000014
【００７２】
上記第１実施形態と同様に、入力信号Ｖｉｎの絶対値に対する出力信号Ｖｏｕｔの絶対値を出来る限り一致させる目的において、一般的に、数９で定義したα２３を小さくなるように設計する。この場合、数１１から、出力信号Ｖｏｕｔは、近似的にはＶｉｎ−Ｖｔｈ２となり、数４より、図２に示した従来技術に係る固定抵抗負荷型ソースフォロワ回路と同等の絶対値の出力特性が得られることが分かる。また、数１２に示す入出力特性の傾きは、括弧内が数５に示した従来技術に係る固定抵抗負荷型ソースフォロワ回路の入出力特性の傾きと同じになっている。数１２は、入力信号Ｖｉｎをパラメータとして含むことから入力信号Ｖｉｎに依存した非線形性分が含まれるが、上述したように、前段のソースフォロワ回路４ａから出力される制御信号Ｖｃｏｎｔの入力信号Ｖｉｎに値する傾きを小さくするために、電界効果トランジスタＭ１（４０６）の利得値β１と固定抵抗素子Ｒ１（４１０）の抵抗値Ｒの積β１×Ｒを小さく設計していることから、数１２の括弧内の値は、任意の入力信号Ｖｉｎの絶対値に対して非常に小さい値となる。更に、その括弧内の値に対して非常に小さい値に設計される係数α２３が乗算されることより、入出力特性の傾きは、１に近い一定値となる。従って、本実施形態の回路構成においても上記第１実施形態の回路構成の場合と同様に、数３より、図１に示した従来技術に係る電界効果トランジスタ負荷型ソースフォロワ回路と同等の利得と線形性が得られることが分かる。更に、後段のソースフォロワ回路４ｂにおける電界効果トランジスタＭ２（４０７）として、閾値電圧が０［ｖ］に近い負の値であるディプリーション型トランジスタを使用することで、出力信号Ｖｏｕｔの絶対値は、理想的に入力信号Ｖｉｎと等しくなる。尚、電界効果トランジスタＭ２（４０７）だけでなく、その他の電界効果トランジスタＭ１（４０６）、Ｍ３（４０８）についても、閾値電圧が０［ｖ］に近い負の値であるディプリーション型トランジスタを使用しても良い。
【００７３】
上記第１及び第２実施形態のバッファ回路は、何れの回路構成においても、バイアス生成回路が不要であり、入出力特性の利得が高く、ノイズが少なく、広い電圧領域で線形性が良い。更に、従来技術に係るバッファ回路を第１及び第２実施形態のバッファ回路の何れかに置き換える際に、前段のソースフォロワ回路から見た負荷が本発明に係るバッファ回路の特性に及ぼす影響を小さくする為に、制御信号Ｖｃｏｎｔを生成する前段のソースフォロワ回路の電界効果トランジスタＭ１のゲート面積を、出力信号Ｖｏｕｔを生成する後段のソースフォロワ回路の電界効果トランジスタＭ２のゲート面積の５分の１以下に設定する。このように設定した場合、具体的には、従来技術に係るバッファ回路の場合と比べ、前段のソースフォロワ回路から見た負荷は、１．２倍以下に抑制することができる。従って、従来技術に係るバッファ回路を使用する場合と、本発明に係るバッファ回路を使用する場合とでは、信号保持回路に蓄積された容量値が電荷分配されて損失する電荷成分に大きな差異が生じない。
【００７４】
〈第３実施形態〉
本発明に係るバッファ回路の第３実施形態について図６を基に説明する。本実施形態では、上記第１実施形態とは後段のソースフォロワ回路の構成が異なる場合について説明する。本実施形態では、図６に示すように、第１負荷素子Ｌ１として電界効果トランジスタＭ４（第３ＭＯＳＦＥＴ）を用い、第２負荷素子Ｌ２として電界効果トランジスタＭ３（第４ＭＯＳＦＥＴ）及び固定抵抗素子Ｒ２を並列に用いた場合について説明する。
【００７５】
本実施形態のバッファ回路は、図６に示すように、図４のバッファ回路の各構成要素に加え、後段のソースフォロワ回路に固定抵抗素子を備えて構成される。より具体的には、図６に示すように、前段のソースフォロワ回路５ａは、電界効果トランジスタＭ１（５０６）と負荷素子としての電界効果トランジスタＭ４（５０９）とを備えている。電界効果トランジスタＭ１（５０６）は、ゲート端子が入力端子５０３に、ドレイン端子が高電圧側電圧源ＶＣＣ（５０１）に、ソース端子がバイアス制御ノード５０５に夫々接続されている。電界効果トランジスタＭ４（５０９）は、ゲート端子及びドレイン端子がバイアス制御ノード５０５に接続（ダイオード接続）され、ソース端子が低電圧側電圧源ＶＳＳ（５０２）に接続されている。
【００７６】
後段のソースフォロワ回路５ｂは、電界効果トランジスタＭ２（５０７）と負荷素子としての電界効果トランジスタＭ３（５０８）と固定抵抗素子Ｒ２（５１１）を備えている。電界効果トランジスタＭ２（５０７）は、ゲート端子が入力端子５０３に、ドレイン端子が高電圧側電圧源ＶＣＣ（５０１）に、ソース端子が出力端子５０４に夫々接続されている。電界効果トランジスタＭ３（５０８）は、ゲート端子がバイアス制御ノード５０５に、ドレイン端子が出力端子５０４に、ソース端子が低電圧側電圧源ＶＳＳ（５０２）に夫々接続されている。固定抵抗素子Ｒ２（５１１）は、電界効果型トランジスタＭ３（５０８）と並列に配置され、一端が出力端子５０４に、他端が低電圧側電圧源ＶＳＳ（５０２）に夫々接続されている。
【００７７】
次に、本実施形態のバッファ回路の回路動作について説明する。後段のソースフォロワ回路５ｂが生成する出力信号Ｖｏｕｔは、入力信号Ｖｉｎと前段のソースフォロワ回路５ａが生成する制御信号Ｖｃｏｎｔに対して、おおよそ数１３に従い変化する。
【００７８】
【数１３】
2007288646.tif 000015
【００７９】
但し、Ｖｔｈ２は電界効果トランジスタＭ２（５０７）の閾値電圧、β２は電界効果トランジスタＭ２（５０７）の利得値、Ｖｔｈ３は電界効果トランジスタＭ３（５０８）の閾値電圧、β３は電界効果トランジスタＭ３（５０８）の利得値、Ｒ２は固定抵抗素子Ｒ２（５１１）の抵抗値とする。
【００８０】
ここで、簡単のため、前段のソースフォロワ回路５ａの電界効果トランジスタＭ４（５０９）として、閾値電圧が０［ｖ］に近い負の値であるディプリーション型トランジスタを使用した場合を想定する。このとき、制御信号Ｖｃｏｎｔは近似的にαＶｉｎと表せる。但し、αは０〜０．２の間の値をとる係数とする。この場合、入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの１次微分特性（傾き）は、以下の数１４のようになる。
【００８１】
【数１４】
2007288646.tif 000016
【００８２】
尚、数１４の分数項を、固定抵抗素子Ｒ２（５１１）の抵抗値Ｒ２の関数として捉えた場合、固定抵抗素子Ｒ２（５１１）の抵抗値Ｒ２が大きければ大きいほど、分数項が小さくなる性質を持つ。言い換えれば、固定抵抗素子Ｒ２（５１１）の抵抗値Ｒ２が大きければ大きいほど、入出力特性の利得が１に近づくと同時に線形性が良くなる特徴を持つ。
【００８３】
次に、本実施形態のバッファ回路が製造ばらつきや、温度環境変化から受ける影響について説明する。本実施形態における総合的な負荷の働きを以下の数１５に示す。
【００８４】
【数１５】
2007288646.tif 000017
【００８５】
但し、Ｒｌｏａｄは合成負荷抵抗値、Ｒｍは電界効果トランジスタＭ３（５０８）のオン抵抗値、Ｖｄｓは電界効果トランジスタＭ３（５０８）のソース・ドレイン間の電圧値、Ｉｄｓは電界効果トランジスタＭ３（５０８）のドレイン電流値、Ｒｒは固定抵抗素子Ｒ２（５１１）の抵抗値とする。言うまでもなく、オン抵抗Ｒｍは、前段のソースフォロワ回路５ａからの制御信号Ｖｃｏｎｔに依存する。また、制御信号Ｖｃｏｎｔが入力信号Ｖｉｎに依存することより、オン抵抗Ｒｍは入力信号Ｖｉｎに依存することになる。
【００８６】
但し、数１５より、固定抵抗素子Ｒ２（５１１）の抵抗値Ｒｒが電界効果トランジスタＭ３（５０８）のオン抵抗値Ｒｍに比べて１０倍以上小さい場合は、合成負荷抵抗値Ｒｌｏａｄは近似的にＲｒとなり、後段のソースフォロワ回路５ｂが図２に示す固定抵抗負荷型ソースフォロワ回路と等価となるため、入出力特性の利得や線形性が悪くなる。また、このときの数１４に示した入出力特性の傾きは、数５に示した従来技術に係る固定抵抗負荷型ソースフォロワ回路の特性になる。上述したように、オン抵抗Ｒｍは入力信号Ｖｉｎに依存して変化するので、出力信号Ｖｏｕｔを生成するソースフォロワ回路５ｂの電界効果トランジスタＭ３（５０８）のオン抵抗の最大値Ｒｍ＿ｍａｘに比べて、並列に配置された固定抵抗素子Ｒ２（５１１）の抵抗値を大きく設定する必要がある。しかしながら、数１５より、固定抵抗素子Ｒ２（５１１）の抵抗値Ｒｒが、電界効果トランジスタＭ３（５０８）のオン抵抗値Ｒｍに比べて１０倍以上大きい場合は、合成負荷抵抗値Ｒｌｏａｄは、近似的にＲｍとなり、本発明に係るバッファ回路が、後段のソースフォロワ回路５ｂに固定抵抗素子Ｒ２（５１１）を追加する前の図４に示すバッファ回路と等価となり、数１４に示す入出力特性の傾きは、数１０に示す固定抵抗素子Ｒ２（５１１）を追加する前の入出力特性の傾きと同じになる。
【００８７】
従って、製造ばらつきや温度環境変化により受ける影響を効果的に低減するためには、固定抵抗素子Ｒ２（５１１）の抵抗値Ｒｒは、入出力特性の利得や線形性が問題にならない範囲で、適切な範囲（電界効果トランジスタＭ３（５０８）のオン抵抗値Ｒｍに比べて１０倍以上小さくなく、電界効果トランジスタＭ３（５０８）のオン抵抗値Ｒｍに比べて１０倍以上大きくない範囲）に設定する必要があり、双方のバランスを保つことが非常に重要である。尚、上述したように、固定抵抗素子Ｒ２（５１１）の抵抗値Ｒｒを決定するに当たっては、電界効果トランジスタＭ３（５０８）のオン抵抗の最大値Ｒｍ＿ｍａｘが１つの目安となる。
【００８８】
〈第４実施形態〉
本発明に係るバッファ回路の第４実施形態について図７を基に説明する。本実施形態では、上記第２実施形態とは、後段のソースフォロワ回路の構成が異なる場合について説明する。本実施形態では、図７に示すように、第１負荷素子Ｌ１として固定抵抗素子Ｒ１を用い、第２負荷素子Ｌ２として電界効果トランジスタＭ３（第４ＭＯＳＦＥＴ）及び固定抵抗素子Ｒ２を並列に用いた場合について説明する。
【００８９】
本実施形態のバッファ回路は、図７に示すように、図５のバッファ回路の各構成要素に加え、後段のソースフォロワ回路に固定抵抗素子を備えて構成される。より具体的には、図７に示すように、前段のソースフォロワ回路６ａは、電界効果トランジスタＭ１（６０６）と負荷素子としての固定抵抗素子Ｒ１（６１０）とを備えている。電界効果トランジスタＭ１（６０６）は、ゲート端子が入力端子６０３に、ドレイン端子が高電圧側電圧源ＶＣＣ（６０１）に、ソース端子がバイアス制御ノード６０５に夫々接続されている。固定抵抗素子Ｒ１（６１０）は、一端がバイアス制御ノード６０５に接続され、他端が低電圧側電圧源ＶＳＳ（６０２）に接続されている。
【００９０】
後段のソースフォロワ回路６ｂは、電界効果トランジスタＭ２（６０７）と負荷素子としての電界効果トランジスタＭ３（６０８）と固定抵抗素子Ｒ２（６１１）を備えている。電界効果トランジスタＭ２（６０７）は、ゲート端子が入力端子６０３に、ドレイン端子が高電圧側電圧源ＶＣＣ（６０１）に、ソース端子が出力端子６０４に夫々接続されている。電界効果トランジスタＭ３（６０８）は、ゲート端子がバイアス制御ノード６０５に、ドレイン端子が出力端子６０４に、ソース端子が低電圧側電圧源ＶＳＳ（６０２）に夫々接続されている。固定抵抗素子Ｒ２（６１１）は、電界効果型トランジスタＭ３（６０８）と並列に配置され、一端が出力端子６０４に、他端が低電圧側電圧源ＶＳＳ（６０２）に夫々接続されている。
【００９１】
次に、本実施形態のバッファ回路の回路動作について説明する。尚、後段のソースフォロワ回路６ｂが生成する出力信号Ｖｏｕｔは、上記第３実施形態と同様に、入力信号Ｖｉｎと前段のソースフォロワ回路６ａが生成する制御信号Ｖｃｏｎｔに対して、おおよそ数１３に従い変化する。
【００９２】
また、簡単のため、前段のソースフォロワ回路６ａの電界効果トランジスタＭ１（６０６）として、閾値電圧が０［ｖ］に近い負の値であるディプリーション型トランジスタを使用した場合を想定する。このとき、制御信号Ｖｃｏｎｔは近似的にαＶｉｎφと表せる。但し、αは０．２以下の係数とし、φは１〜２の間の値をとる指数とする。この場合、入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの１次微分特性（傾き）は、以下の数１６のようになる。尚、数１６のφが１に近い指数の場合、近似的に数１４の特性となる。
【００９３】
【数１６】
2007288646.tif 000018
【００９４】
尚、上記第３実施形態と同様に、数１６の分数項を固定抵抗素子Ｒ２（６１１）の抵抗値Ｒ２の関数として捉えた場合、固定抵抗素子Ｒ２（６１１）の抵抗値Ｒ２が大きければ大きいほど、分数項が小さくなる性質を持つ。言い換えれば、固定抵抗素子Ｒ２（６１１）の抵抗値Ｒ２が大きければ大きいほど、入出力特性の利得が１に近づくと同時に線形性が良くなる特徴を持つ。
【００９５】
次に、本実施形態のバッファ回路が製造ばらつきや、温度環境変化から受ける影響について説明する。本実施形態における総合的な負荷の働きを以下の数１７に示す。
【００９６】
【数１７】
2007288646.tif 000019
【００９７】
但し、Ｒｌｏａｄは合成負荷抵抗値、Ｒｍは電界効果トランジスタＭ３（６０８）のオン抵抗値、Ｖｄｓは電界効果トランジスタＭ３（６０８）のソース・ドレイン間の電圧値、Ｉｄｓは電界効果トランジスタＭ３（６０８）のドレイン電流値、Ｒｒは固定抵抗素子Ｒ２（６１１）の抵抗値とする。言うまでもなく、オン抵抗Ｒｍは、前段のソースフォロワ回路６ａからの制御信号Ｖｃｏｎｔに依存する。また、制御信号Ｖｃｏｎｔが入力信号Ｖｉｎに依存することより、オン抵抗Ｒｍは入力信号Ｖｉｎに依存することになる。
【００９８】
但し、数１７より、固定抵抗素子Ｒ２（６１１）の抵抗値Ｒｒが電界効果トランジスタＭ３（６０８）のオン抵抗値Ｒｍに比べて１０倍以上小さい場合は、合成負荷抵抗値Ｒｌｏａｄは近似的にＲｒとなり、後段のソースフォロワ回路６ｂが図２に示す固定抵抗負荷型ソースフォロワ回路と等価となるため、入出力特性の利得や線形性が悪くなる。また、このときの数１４に示した入出力特性の傾きは、数５に示した従来技術に係る固定抵抗負荷型ソースフォロワ回路の特性になる。上述したように、オン抵抗Ｒｍは入力信号Ｖｉｎに依存して変化するので、出力信号Ｖｏｕｔを生成するソースフォロワ回路６ｂの電界効果トランジスタＭ３（６０８）のオン抵抗の最大値Ｒｍ＿ｍａｘに比べて、並列に配置された固定抵抗素子Ｒ２（６１１）の抵抗値を大きく設定する必要がある。しかしながら、数１７より、固定抵抗素子Ｒ２（６１１）の抵抗値Ｒｒが、電界効果トランジスタＭ３（６０８）のオン抵抗値Ｒｍに比べて１０倍以上大きい場合は、合成負荷抵抗値Ｒｌｏａｄは、近似的にＲｍとなり、本発明に係るバッファ回路が、後段のソースフォロワ回路６ｂに固定抵抗素子Ｒ２（６１１）を追加する前の図４に示すバッファ回路と等価となり、数１４に示す入出力特性の傾きは、数１０に示す固定抵抗素子Ｒ２（６１１）を追加する前の入出力特性の傾きと同じになる。
【００９９】
従って、製造ばらつきや温度環境変化により受ける影響を効果的に低減するためには、固定抵抗素子Ｒ２（６１１）の抵抗値Ｒｒは、入出力特性の利得や線形性が問題にならない範囲で、適切な範囲（電界効果トランジスタＭ３（６０８）のオン抵抗値Ｒｍに比べて１０倍以上小さくなく、電界効果トランジスタＭ３（６０８）のオン抵抗値Ｒｍに比べて１０倍以上大きくない範囲）に設定する必要があり、双方のバランスを保つことが非常に重要である。尚、上述したように、固定抵抗素子Ｒ２（６１１）の抵抗値Ｒｒを決定するに当たっては、電界効果トランジスタＭ３（６０８）のオン抵抗の最大値Ｒｍ＿ｍａｘが１つの目安となる。
【０１００】
次に、図７に示す本実施形態のバッファ回路の特性について図８〜図１２を基に説明する。尚、図７に示す本発明に係るバッファ回路に対する比較対象として、図２に示す従来技術に係るバッファ回路（固定抵抗負荷型ソースフォロワ回路）を用いて説明する。
【０１０１】
ここで、図２に示す従来技術に係るバッファ回路における具体的な電圧条件と、回路内で用いている電界効果トランジスタのサイズ（Ｌ：ゲート電極長／Ｗ：ゲート電極幅）と固定抵抗素子の抵抗値Ｒを示す。高電圧側電圧源ＶＣＣ（２０１）は３［ｖ］、低電圧側電圧源ＶＳＳ（２０２）は０［ｖ］（接地電位）とし、特に入力信号Ｖｉｎが１〜２［ｖ］の電圧範囲である場合の入出力特性において、良好な線形性が得られるものとする。従来技術に係るバッファ回路を構成する電界効果トランジスタＭ１（２０６）のサイズは、Ｌ／Ｗ ＝ ０．５／１００［ｕｍ］とし、固定抵抗素子Ｒ１（２１０）の抵抗値は、７［ｋΩ］とする。但し、入力信号Ｖｉｎの絶対値と出力信号Ｖｏｕｔの絶対値をできる限り一致させる目的から、電界効果トランジスタＭ１（２０６）は、閾値電圧が０［ｖ］に近い負の値であるディプリーション型トランジスタとする。
【０１０２】
図７の本発明に係るバッファ回路における具体的な電圧条件と、バッファ回路内で用いている各電界効果トランジスタのサイズと各固定抵抗素子の抵抗値Ｒを示す。電圧条件は従来技術に係るバッファ回路の電圧条件と同様である。本発明に係るバッファ回路の前段のソースフォロワ回路６ａを構成する電界効果トランジスタＭ１（６０６）のサイズは、Ｌ／Ｗ＝２／２［ｕｍ］とし、固定抵抗素子Ｒ１（６１０）の抵抗値は１．６［ｋΩ］とする。更に、後段のソースフォロワ回路６ｂを構成する電界効果トランジスタＭ２（５０７）のサイズはＬ／Ｗ＝０．５／１００［ｕｍ］、電界効果トランジスタＭ３（６０８）のサイズはＬ／Ｗ＝１／１０［ｕｍ］とし、固定抵抗素子Ｒ２（６１１）の抵抗値は１４［ｋΩ］とする。従来技術に係るバッファ回路と同様に、電界効果トランジスタＭ１（６０６）、Ｍ２（６０７）、Ｍ３（６０８）は、閾値電圧が０［ｖ］に近い負の値であるディプリーション型トランジスタとする。
【０１０３】
本発明に係るバッファ回路の各電界効果トランジスタのサイズや固定抵抗素子の抵抗値を設定する上でのポイントを以下に説明する。
【０１０４】
前段のソースフォロワ回路６ａの目的は、後段のソースフォロワ回路６ｂが出力信号Ｖｏｕｔを生成する際に必要である制御信号Ｖｃｏｎｔを生成することである。また、上述したように、制御信号Ｖｃｏｎｔは、入力信号Ｖｉｎに対しての利得を５分の１以下に設定する必要がある。このためには、電界効果トランジスタＭ１（６０６）の利得値β１を小さく設定する必要がある。これは、ゲート電極長Ｌをゲート電極幅Ｗに対して大きく設定することで実現できるが、もう１つの観点からゲート容量を出来るだけ小さく設定する必要もあるため、その双方を満たす為に、ゲート電極長Ｌとゲート電極幅Ｗが等しく、且つばらつきに影響がでない程度に小さい値に決定した。このときの電界効果トランジスタＭ１（６０６）のゲート面積と電界効果トランジスタＭ２（６０７）のゲート面積の比は４：５０であり、電界効果トランジスタＭ１（６０６）のゲート面積を電界効果トランジスタＭ２（６０７）のゲート面積の１０分の１以下に設定することにより、前段のソースフォロワ回路６ａの負荷容量が無視できる。固定抵抗素子Ｒ１（６１０）の抵抗値は、制御信号Ｖｃｏｎｔの電圧振幅が入力信号Ｖｉｎの電圧振幅の５分の１以下になるように、小さい値に決定する。
【０１０５】
続いて、後段のソースフォロワ回路６ａの目的は、入力信号Ｖｉｎと前段ソースフォロワ回路６ｂが生成した制御信号Ｖｃｏｎｔを用いて、入出力特性の利得が高く、線形性が良好な出力信号Ｖｏｕｔを生成することである。後段のソースフォロワ回路６ｂの電界効果トランジスタのサイズや固定抵抗素子の抵抗値は、従来技術に係るバッファ回路の電界効果トランジスタのサイズや固定抵抗素子の抵抗値を基準として考える。従って、電界効果トランジスタＭ２（６０７）のサイズは、従来技術に係るバッファ回路の場合と同一のサイズに設定する。従来技術に係るバッファ回路の固定抵抗素子Ｒ１（２１０）の抵抗値は７［ｋΩ］であり、これは、抵抗値が１４［ｋΩ］の固定抵抗素子を並列に配置した回路の合成抵抗値と等価であることから、本発明に係るバッファ回路の後段のソースフォロワ回路６ｂの固定抵抗素子Ｒ２の抵抗値を１４［ｋΩ］としている。また、上述したように、数９で定義するα２３が小さくなるように、電界効果トランジスタＭ３（６０８）のサイズを決定する必要がある。また、電界効果トランジスタＭ３（６０８）のサイズは、入力電圧Ｖｉｎが１〜２［ｖ］の電圧範囲にある場合において、常に固定抵抗素子Ｒ２（６１１）の抵抗値よりも電界効果トランジスタＭ３（６０８）のオン抵抗値が小さくなるように注意して決定した。このときのα２３は、約０．２２４となる。
【０１０６】
図８は、本発明に係るバッファ回路Ａと従来技術に係るバッファ回路Ｂの入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの特性を示している。図８から分かるように、実線で示す本発明に係るバッファ回路Ａの特性は、理想的な直線に近い特性を示しているが、破線で示す従来技術に係るバッファ回路Ｂの特性は、下に凸の非線形な特性を示している。
【０１０７】
図９は、本発明に係るバッファ回路Ａと従来技術に係るバッファ回路Ｂ（固定抵抗負荷型）の入力信号に対する出力信号の１次微分特性を示している。実線で示す本発明に係るバッファ回路Ａの特性は、入力信号Ｖｉｎに対して依存性を持たない、一定に近い特性を示しているが、破線で示す従来技術に係るバッファ回路Ｂの特性は、入力電圧Ｖｉｎに依存して増加している。
【０１０８】
図１０は、前段のソースフォロワ回路として固定抵抗負荷型ソースフォロワ回路を使用した第１実施形態のバッファ回路Ｃ１と、前段のソースフォロワ回路として電界効果トランジスタ負荷型ソースフォロワ回路を使用した第２実施形態のバッファ回路Ｃ２の入力信号Ｖｉｎに対する制御信号Ｖｃｏｎｔの特性（傾き）を示している。入力信号Ｖｉｎを基準として、実線で示すバッファ回路Ｃ１の特性は、５分の１以下の傾きの非線形な特性である。細破線で示すバッファ回路Ｃ２の特性は、バッファ回路Ｃ１の特性と線形性は異なるが、絶対値としてはほぼ等しい。
【０１０９】
図１１は、製造ばらつきに対する効果を示す図であり、後段のソースフォロワ回路に固定抵抗素子を有する本発明に係るバッファ回路Ｄ１と、後段のソースフォロワ回路が固定抵抗素子を備えない本発明に係るバッファ回路Ｄ２の入出力特性の１次微分特性を比較している。ここで、標準条件（Ｔｙｐｉｃａｌ）とは、電界効果トランジスタの閾値電圧Ｖｔｈ及び利得値βが標準値の場合を指し、このときの電界効果トランジスタのドレイン電流値Ｉｄｓを基準としている。ベスト条件（Ｂｅｓｔ）とは、電界効果トランジスタの閾値電圧Ｖｔｈが標準値より低くなり、利得値βが標準値より高くなる場合を指し、このときの電界効果トランジスタのドレイン電流値Ｉｄｓは標準値より大きくなる。ワースト条件（Ｗｏｒｓｔ）とは、電界効果トランジスタの閾値電圧Ｖｔｈが標準値より高くなり、利得値βが標準値より低くなる場合を指し、このときの電界効果トランジスタのドレイン電流値Ｉｄｓは標準値より小さくなる。但し、固定抵抗素子は、何れの条件においても一定の抵抗値であることを条件としている。図１１から分かるように、破線で示すバッファ回路Ｄ２の特性と比べ、実線で示すバッファ回路Ｄ１の特性は、ベスト条件（Ｂｅｓｔ）からワースト条件（Ｗｏｒｓｔ）にかけての入出力特性の線形性の変動が小さく、入出力特性の利得値が０．９３付近でほぼ一定である。
【０１１０】
図１２は、温度環境変化に対する効果を示す図であり、図１１と同様に後段のソースフォロワ回路に固定抵抗素子を有する本発明に係るバッファ回路Ｄ１と、後段のソースフォロワ回路が固定抵抗素子を備えない本発明に係るバッファ回路Ｄ２の入出力特性の１次微分特性を比較している。室温条件（２５℃）における電界効果トランジスタの閾値電圧Ｖｔｈ及び利得値βを基準として、高温条件（９０℃）では、電界効果トランジスタの閾値電圧Ｖｔｈが標準値及び利得値βが標準値より低くなる。逆に、低温条件（−４０℃）では、電界効果トランジスタの閾値電圧Ｖｔｈ及び利得値βが標準値より高くなる。この場合、固定抵抗素子も、電界効果トランジスタと同様に温度依存性を考慮している。図１２から分かるように、破線で示すバッファ回路Ｄ２の特性と比べ、実線で示すバッファ回路Ｄ１の特性は、高温条件（９０℃）から低温条件（−４０℃）にかけて線形性が良好なまま保たれており、更に、入出力特性の利得値が０．９３付近でほぼ一定である。
【０１１１】
上述したように、本実施形態のバッファ回路は、バイアス生成回路を必要とせず、入出力特性の利得が高く、ノイズが少なく、広い電圧領域で線形性が良く、製造ばらつきや温度環境変化に対して入出力特性の線形性が受ける影響が少ない。また、本発明のバッファ回路をＣＭＯＳイメージセンサ等の固体撮像装置に使用することで、信号保持回路や水平走査回路の動作によって生じる線状の固定パターンノイズや、画素回路のばらつきによって生じるランダムな点状の固定パターンノイズが飛躍的に改善される。
【０１１２】
〈第５実施形態〉
本発明に係る固体撮像装置の実施形態について図７、図１３〜図１９を基に説明する。尚、本実施形態では、固体撮像装置として、特にＣＭＯＳイメージセンサを想定して説明する。
【０１１３】
図１９は、本発明に係る固体撮像装置の概略構成を示すブロック図であり、本実施形態では、バッファ回路７０６として上記第４実施形態のバッファ回路を備えて構成されている。より具体的には、複数の画素回路７０１ａ、７０１ｂ、７０１ｃ等からなるピクセルアレイ７０１、信号タイミング生成回路７０２、垂直走査回路７０３、複数の画素回路７０１ａ、７０１ｂ、７０１ｃに対し各別に設置され、信号保持回路７０５に一旦蓄積された電荷を水平走査回路７０４により選択的に読み出すためのバッファ回路７０６、及び、アナログ出力端子７０６ａを備えて構成されている。
【０１１４】
尚、後述する従来技術に係るバッファ回路は、図２に示す固定抵抗負荷型ソースフォロワ回路であり、該従来技術に係るバッファ回路を搭載するＣＭＯＳイメージセンサの構成は、図１９に示すＣＭＯＳイメージセンサと同じ構成である。
【０１１５】
先ず、ＣＭＯＳイメージセンサ内のバッファ回路の入出力特性と、ＣＭＯＳイメージセンサから出力されるリセット・シグナル差分出力信号特性の関係について説明する。ＣＭＯＳイメージセンサの基準となるリセット信号レベルは、光量に応じて変化するシグナル信号レベルよりも高い電圧であるとする。
【０１１６】
図１３は、従来技術に係るバッファ回路である固定抵抗負荷型ソースフォロワ回路Ｂの入出力特性と、従来技術に係るバッファ回路を用いたＣＭＯＳイメージセンサから出力されるリセット・シグナル差分出力信号特性の関係を示している。図１３から分かるように、従来技術に係る固定抵抗負荷型ソースフォロワ回路Ｂを使用した場合、入出力特性が破線のように非線形になる。
【０１１７】
ここで、基準となる標準の画素回路特性（Ｔｙｐ）におけるリセット入力信号レベルＶｉｎｒとシグナル入力信号レベルＶｉｎｓを、各々Ｖｒｔ、Ｖｓｔとする。このときのリセット出力信号レベルＶｏｕｔｒとシグナル出力信号レベルＶｏｕｔｓの電圧差であるリセット・シグナル差分出力信号ΔＶをΔＶｔとする。製造ばらつきにより、図１９に示すバッファ回路のピクセルアレイ７０１内の個々の画素回路７０１ａ、７０１ｂ、７０１ｃに特性ばらつきが生じるため、リセット入力信号レベルＶｉｎｒとシグナル入力信号レベルＶｉｎｓが、高電圧側にシフトした場合を、各々Ｖｒｈ、Ｖｓｈとし、このときのリセット・シグナル差分出力信号ΔＶをΔＶｈとする。同様に、低電圧側にシフトした場合を、各々Ｖｒｌ、Ｖｓｌとし、このときのリセット・シグナル差分出力信号ΔＶをΔＶｌとする。但し、画素回路特性のばらつきにより、リセット入力信号レベルＶｉｎｒが高電圧側若しくは低電圧側にある一定値シフトした場合、シグナル入力信号レベルＶｉｎｓもリセット入力信号Ｖｉｎｒと同一方向にほぼ同一量シフトするものとする。つまり、入力信号としてＶｒｈ−Ｖｓｈ＝Ｖｒｔ−Ｖｓｔ＝Ｖｒｌ−Ｖｓｌが成立する。しかしながら、図１３に示すように、従来技術に係るバッファ回路である固定抵抗負荷型ソースフォロワ回路Ｂの入出力特性が非線形である為に、リセット・シグナル差分出力信号ΔＶは、ΔＶｈ＞ΔＶｔ＞ΔＶｌとなり、高電圧側にシフトするほどリセット・シグナル差分出力信号ΔＶは大きくなり、逆に低電圧側にシフトするほどリセット・シグナル差分出力信号ΔＶは小さくなる。従って、従来技術に係るバッファ回路Ｂを用いたＣＭＯＳイメージセンサでは、画素回路特性のばらつきが差分出力信号に影響し、結果として、ランダムな点状の固定パターンノイズが画像に表れることとなる。
【０１１８】
一方、図１４は、本発明に係るバッファ回路Ａの入出力特性と、本発明に係るバッファ回路Ａを用いたＣＭＯＳイメージセンサから出力されるリセット・シグナル差分出力信号特性の関係を示している。図１４から分かるように、本発明に係るバッファ回路Ａを使用した場合、ノイズの影響がない上に、入出力特性が実線のように直線に近い線形性を持つ。従って、リセット出力信号レベルＶｏｕｔｒとシグナル出力信号レベルＶｏｕｔｓの電圧差として規定されるリセット・シグナル差分出力信号ΔＶは、ΔＶｈ＝ΔＶｔ＝ΔＶｌとなり、リセット入力信号レベルやシグナル入力信号レベルのシフトに依存せずに、差分出力信号ΔＶは理想的にほぼ一定となる。従って、本発明に係るバッファ回路Ａを用いたＣＭＯＳイメージセンサでは、画素回路特性のばらつきが殆ど差分出力信号ΔＶに影響せず、結果として、固定パターンノイズが非常に小さい画像が得られる。
【０１１９】
次に、従来技術に係るバッファ回路Ｂ（図１３）を用いた場合のＣＭＯＳイメージセンサの動作概要、及び、本発明に係るバッファ回路Ａ（図１４）を用いた場合のＣＭＯＳイメージセンサの動作概要を、以下に具体的な数値を用いて示す。
【０１２０】
図１５は、従来技術に係るバッファ回路である固定抵抗負荷型ソースフォロワ回路Ｂを使用した場合のリセット入力信号レベルＶｉｎｒと、ＣＭＯＳイメージセンサから出力されるリセット・シグナル差分出力信号特性（ΔＶ＝Ｖｏｕｔｒ−Ｖｏｕｔｓ）の関係を示している。但し、シグナル入力信号レベルＶｉｎｓは、リセット入力信号レベルＶｉｎｒから常に７００［ｍｖ］低い電圧とする。図１５に示すように、標準のリセット入力信号レベルＶｒｔが、１．９［ｖ］で、ばらつきの上限と下限が、各々２．０［ｖ］、１．８［ｖ］とした場合、リセット・シグナル差分出力信号ΔＶは、入力信号レベルに依存して４２１〜４２４［ｍｖ］の範囲で約３［ｍｖ］のばらつきを持つ。このリセット・シグナル差分出力信号のばらつきが直接的に画像に現れる為、人間の目には不均一な画像として認識される。
【０１２１】
一方、図１６は、本発明に係るバッファ回路Ａを使用した場合のリセット入力信号レベルＶｉｎｒと、ＣＭＯＳイメージセンサから出力されるリセット・シグナル差分出力信号特性（ΔＶ＝Ｖｏｕｔｒ−Ｖｏｕｔｓ）の関係を示している。入力信号に関する条件は、図１５で示した従来技術に係る回路である固定抵抗負荷型ソースフォロワ回路Ｂを使用した場合と同じである。図１６に示す本発明に係るバッファ回路Ａを使用した場合、リセット・シグナル差分出力信号ΔＶの絶対値は図１５に示した従来技術に係るバッファ回路Ｂを使用した場合よりも約５％小さいが、リセット入力信号レベルが１．９［ｖ］を基準に±０．１［ｖ］ばらついた場合でも、リセット・シグナル差分出力信号ΔＶのばらつきは、３９９〜３９９．５［ｍｖ］の範囲で０．５［ｍｖ］以下である。
【０１２２】
また、上記第４実施形態で示した製造ばらつきや温度環境変化によるバッファ回路への影響を考慮すると、本発明に係るバッファ回路を用いたＣＭＯＳイメージセンサは、製造ばらつきや温度環境変化に大きく左右されずに、固定パターンノイズが非常に小さい画質を得ることができる点において優れている。
【図面の簡単な説明】
【０１２３】
【図１】従来技術に係る電界効果トランジスタ負荷型ソースフォロワ回路の構成を示す概略ブロック図
【図２】従来技術に係る固定抵抗負荷型ソースフォロワ回路の構成を示す概略ブロック図
【図３】本発明に係るバッファ回路の構成を示す概略ブロック図
【図４】本発明に係るバッファ回路の第１実施形態における構成を示す概略ブロック図
【図５】本発明に係るバッファ回路の第２実施形態における構成を示す概略ブロック図
【図６】本発明に係るバッファ回路の第３実施形態における構成を示す概略ブロック図
【図７】本発明に係るバッファ回路の第４実施形態における構成を示す概略ブロック図
【図８】従来技術に係るバッファ回路（固定抵抗負荷型）と本発明に係るバッファ回路の入力信号に対する出力信号の特性を説明するグラフ
【図９】従来技術に係るバッファ回路（固定抵抗負荷型）と本発明に係るバッファ回路の入力信号に対する出力信号の１次微分特性を説明する図
【図１０】本発明に係るバッファ回路の入力信号に対する制御信号の特性を説明するグラフ
【図１１】本発明に係るバッファ回路の第３実施形態における製造ばらつきに対する効果を説明するグラフ
【図１２】本発明に係るバッファ回路の第３実施形態における動作温度環境の変化に対する効果を説明するグラフ
【図１３】従来技術に係るバッファ回路（固定抵抗負荷型）の入出力特性と固体撮像装置の動作の関連性を説明する図
【図１４】本発明に係るバッファ回路の入出力特性と固体撮像装置の動作の関連性を説明する図
【図１５】従来技術に係るバッファ回路（固定抵抗負荷型）を備えた固体撮像装置のリセット・シグナル差分出力信号特性を説明する図
【図１６】本発明に係るバッファ回路を備えた固体撮像装置のリセット・シグナル差分出力信号特性を説明する図
【図１７】単一の従来技術に係るバッファ回路（電解効果トランジスタ負荷型）を備えた固体撮像装置のシステム構成を説明する概略ブロック図
【図１８】複数の従来技術に係るバッファ回路（電解効果トランジスタ負荷型）を備えた固体撮像装置のシステム構成を説明する概略ブロック図
【図１９】複数の従来技術に係るバッファ回路（固定抵抗負荷型）を備えた固体撮像装置のシステム構成及び複数の本発明に係るバッファ回路を備えた固体撮像装置のシステム構成を説明するブロック図
【符号の説明】
【０１２４】
１、１０１、２０１、３０１、４０１、５０１、６０１  高電圧側電圧源
２、１０２、２０２、３０２、４０２、５０２、６０２  低電圧側電圧源
３、１０３、２０３、３０３、４０３、５０３、６０３  入力端子
４、１０４、２０４、３０４、４０４、５０４、６０４  出力端子
５、１０５、３０５、４０５、５０５、６０５  バイアス制御ノード
１０６、２０６、３０６、４０６、５０６、６０６  電界効果トランジスタＭ１
１０７、２０７、３０７、４０７、５０６、６０７  電界効果トランジスタＭ２
３０８、４０８、５０８、６０８  電界効果トランジスタＭ３
３０９、５０９                  電界効果トランジスタＭ４
２１０、４１０、６１０          固定抵抗素子Ｒ１
５１１、６１１                  固定抵抗素子Ｒ２
１ａ  電界効果トランジスタ負荷型ソースフォロワ回路
２ａ  固定抵抗負荷型ソースフォロワ回路
ａ、３ａ、４ａ、５ａ、６ａ  ソースフォロワ回路
ｂ、３ｂ、４ｂ、５ｂ、６ｂ  ソースフォロワ回路
７０１  ピクセルアレイ
７０１ａ、７０１ｂ、７０１ｃ  画素回路
７０２    信号タイミング生成回路
７０３    垂直走査回路
７０４    水平走査回路
７０５    信号保持回路
７０６    バッファ回路
７０６ａ  アナログ信号出力端子
７０７    バイアス生成回路
【図１】
2007288646.tif 000020
【図２】
2007288646.tif 000021
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2007288646.tif 000032
【図１４】
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【図１５】
2007288646.tif 000034
【図１６】
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【図１７】
2007288646.tif 000036
【図１８】
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【図１９】
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