(57)【要約】【課題】基板面内でのビアの分布の均一化が図られた半導体装置および配線補助パターンの生成方法を提供する。【解決手段】  第１の配線と第１の配線の上層に配置された第２の配線とを有する半導体集積回路において、配線レイアウト情報をもとにビアパターンの密度が低い領域を抽出する。次に、選択された領域内のビアパターンの周辺領域において、第１の配線と第２の配線のいずれか一方に接続されたダミービアパターンを配置する。これにより、配線が混雑する箇所にもダミービアを配置することができる。【選択図】図４
2007305713.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の配線と、
前記第１の配線の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成された第２の配線と、
前記層間絶縁膜を貫通し、前記第１の配線と前記第２の配線とを接続するビアと、
前記第１の配線と同じ配線層に形成された第１のダミー配線と、
前記第２の配線と同じ配線層に形成された第２のダミー配線と、
前記第１のダミー配線と前記第２の配線とを接続する第１のダミービアと、
前記第２のダミー配線と前記第１の配線とを接続する第２のダミービアとを備えている半導体装置。
【請求項２】
前記第１のダミー配線は前記第１の配線と電気的に接続されておらず、
前記第２のダミー配線は前記第２の配線と電気的に接続されていないことを特徴とする半導体装置。
【請求項３】
前記第１の配線のうちクロックラインまたはクリティカルパスを構成する第１の配線には前記第２のダミービアおよび前記第２のダミー配線が接続されておらず、
前記第２の配線のうちクロックラインまたはクリティカルパスを構成する第２の配線には前記第１のダミービアおよび前記第１のダミー配線が接続されていないことを特徴とする半導体装置。
【請求項４】
第１の配線と、前記第１の配線の上方に位置する第２の配線と、前記第１の配線と前記第２の配線とを接続するビアとを備えた半導体装置の配線補助パターン生成方法であって、
前記第１の配線の配線パターンである第１の配線パターン、前記第２の配線の配線パターンである第２の配線パターン、および前記ビアのパターンであるビアパターンの情報を含む前記半導体装置のレイアウトＣＡＤデータから、前記半導体装置を縦横が共に第１の所定値である領域ごとに区切った場合、前記ビアパターンの個数が第２の所定値より少ない領域に含まれる該当ビアパターンを抽出するステップ（ａ）と、
前記ステップ（ａ）で抽出された前記該当ビアパターンの１つを中心として第３の所定値を用いた図形拡大処理を行い、前記該当ビアパターンの周辺領域を出力するステップ（ｂ）と、
前記該当ビアパターンの周辺領域において、前記第１の配線パターンと同じ配線層に配置される第１のダミー配線パターンと、前記第２の配線パターンと同じ配線層に配置される第２のダミー配線パターンと、前記第１のダミー配線パターンと前記第２のダミー配線パターンとを接続するダミービアパターンとで構成されるダミーパターンモジュールを生成可能な領域を抽出するステップ（ｃ）と、
前記ステップ（ｃ）で抽出された領域に、前記第１の配線パターンおよび前記第２の配線パターンの一方にのみ接続された前記ダミーパターンモジュールを配置するステップ（ｄ）とを備えている配線補助パターン生成方法。
【請求項５】
第１の配線と、前記第１の配線の上方に位置する第２の配線と、前記第１の配線と前記第２の配線とを接続するビアとを備えた半導体装置の配線補助パターン生成方法であって、
前記第１の配線の配線パターンである第１の配線パターン、前記第２の配線の配線パターンである第２の配線パターン、および前記ビアのパターンであるビアパターンの情報を含む前記半導体装置のレイアウトＣＡＤデータから、個々のビアを中心に縦横が共に第１の所定値である領域を生成し、その領域における前記ビアパターンの個数が第２の所定値より少ない領域の中心に位置する該当ビアパターンを抽出するステップ（ａ）と、
前記ステップ（ａ）で抽出された前記該当ビアパターンを中心として第３の所定値を用いた図形拡大処理を行い、前記該当ビアパターンの周辺領域を出力するステップ（ｂ）と、
前記該当ビアパターンの周辺領域において、前記第１の配線パターンと同じ配線層に配置される第１のダミー配線パターンと、前記第２の配線パターンと同じ配線層に配置される第２のダミー配線パターンと、前記第１のダミー配線パターンと前記第２のダミー配線パターンとを接続するダミービアパターンとで構成されるダミーパターンモジュールを生成可能な領域を抽出するステップ（ｃ）と、
前記ステップ（ｃ）で抽出された領域に、前記第１の配線パターンおよび前記第２の配線パターンの一方にのみ接続された前記ダミーパターンモジュールを配置するステップ（ｄ）とを備えている配線補助パターン生成方法。
【請求項６】
前記ステップ（ｃ）は、
前記該当ビアパターンの周辺領域において、前記第１の配線パターンに対し、設計規約で定義される前記第１の配線パターン同士の最小間隔以上の値を用いて図形拡大処理を実施して、その結果を第１のダミー配線パターンの配置が禁止される第１の配置禁止領域として出力するステップ（ｃ１）と、
前記該当ビアパターンの周辺領域において、前記第２の配線パターンに対し、設計規約で定義される前記第２の配線パターン同士の最小間隔以上の値を用いて図形拡大処理を実施して、その結果を第２のダミー配線パターンの配置が禁止される第２の配置禁止領域として出力するステップ（ｃ２）と、
前記第１の配置禁止領域および前記第２の配置禁止領域を各々図形反転処理し、出力された各領域を図形排他的論理和演算処理し、その結果を前記ダミーパターンモジュールを生成可能な領域として出力するステップ（ｃ３）とを含んでいることを特徴とする請求項４または５に記載の配線補助パターン生成方法。
【請求項７】
前記ステップ（ｄ）で出力された前記ダミーパターンモジュールのうちから、前記第１ダミー配線パターンまたは前記第２ダミー配線パターン、前記ダミービアパターンを付加することにより回路動作に影響を与える可能性のあるアナログ回路およびメモリ回路が形成される領域以外に配置されたダミーパターンモジュールのみを選択し、出力するステップ（ｅ）をさらに備えていることを特徴とする請求項４〜６のうちいずれか１つに記載の配線補助パターン生成方法。
【請求項８】
前記半導体装置のネットリストＣＡＤデータから、信号の遅延変動が生じやすい信号経路情報を含むネットリストを抽出するステップ（ｆ）と、
前記ステップ（ｆ）で抽出された前記ネットリストに含まれる配線パターンを抽出するステップ（ｇ）と、
前記ステップ（ｄ）で出力された前記ダミーパターンモジュールのうちから、前記ステップ（ｇ）で抽出された配線パターン上に位置するダミーパターンモジュールを削除するステップ（ｈ）とをさらに備えていることを特徴とする請求項４〜６のうちいずれか１つに記載の配線補助パターン生成方法。
【請求項９】
前記ステップ（ｆ）で抽出される前記ネットリストは、クリティカルパスを含むことを特徴とする請求項７に記載の配線補助パターン生成方法。
【請求項１０】
前記ステップ（ｆ）で抽出される前記ネットリストは、クロックラインを含むことを特徴とする請求項８に記載の配線補助パターン生成方法。
【請求項１１】
少なくとも前記ステップ（ｄ）の後、前記ステップ（ｂ）で抽出された領域に配置された前記該当ビアパターンおよび前記ダミービアパターンの個数の和が、前記第２の所定値以上であるか否か、および第４の所定値以下であるか否かを判定するステップ（ｉ）と、
前記ステップ（ｉ）において、前記該当ビアパターンおよび前記ダミービアパターンの個数の和が、前記第２の所定値よりも少ない場合には前記ダミービアパターンを加工し、前記該当ビアパターンおよび前記ダミービアパターンの個数の和が、前記第４の所定値よりも多い場合には前記ダミーパターンモジュールを削減するステップ（ｊ）とをさらに備えていることを特徴とする請求項４〜１０のうちいずれか１つに記載の配線補助パターン生成方法。
【請求項１２】
前記ステップ（ｉ）において、前記該当ビアパターンおよび前記ダミービアパターンの個数の和が前記第２の所定値よりも少ない場合には、前記ステップ（ｊ）において、前記ダミービアパターン及び前記該当ビアパターンを第５の所定値を用いて図形拡大処理することを特徴とする請求項１１に記載の配線補助パターン生成方法。
【請求項１３】
前記ステップ（ｉ）において、前記該当ビアパターンおよび前記ダミービアパターンの個数の和が前記第４の所定値よりも多い場合には、前記ステップ（ｊ）において、前記ステップ（ｂ）で抽出された領域内に配置された前記ダミーパターンモジュールのうち、前記該当ビアパターンから距離が離れた前記ダミーパターンモジュールを削除することを特徴とする請求項１１または１２に記載の配線補助パターン生成方法。
【請求項１４】
前記ステップ（ｉ）において、前記該当ビアパターンおよび前記ダミービアパターンの個数の和が前記第４の所定値よりも多い場合には、前記ステップ（ｊ）において、１つおきの配線グリッド上に配置された前記第１の配線パターンに接続される前記ダミーパターンモジュールと、１つおきの配線グリッド上に配置された前記第２の配線パターンに接続される前記ダミーパターンモジュールとを削除することを特徴とする請求項１１〜１３のうちいずれか１つに記載の配線補助パターン生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にダミービア及びダミー配線を有するＬＳＩの配線構造に関する。
【背景技術】
【０００２】
半導体集積回路等の多層配線を有する半導体装置では、下層配線層の形成後に層間絶縁膜を形成し、当該層間絶縁膜の特定部位を選択的にエッチングすることでビアホールを形成して下層配線層の表面を露出させる。次いで、ビアホールを含む層間絶縁膜上にタングステン等からなる金属膜を形成し、その後ＣＭＰ(化学的機械的研磨:Chemical Mechanical Polishing)法により層間絶縁膜上の金属膜を除去してビアを形成し、その後上層配線層を形成する。
【０００３】
しかし、選択的エッチングを行う部位、即ちビアホールを形成する部位が半導体装置の全域に均等に配置されていない、つまりビアホールの配置に粗密のばらつきがある場合、エッチングレートが変化し、半導体装置の全域に均等にエッチングできずビアホールの深さにばらつきが生じる。
【０００４】
この不具合を解消するための技術として、国際公開番号ＷＯ２００４／００６３２９号公報がある。図１４は、従来の半導体集積回路におけるダミービアの配置方法を示す平面図および断面図である。この特許文献１では、ビアの配置密度が低い領域に対して、ビアの周辺にダミービアを配置することで基板上でビアの配置密度のばらつきを緩和し、エッチングレートの均一化を図り、ビアホールの形成時にビアホールの深さのばらつきを抑制する。更にダミービアを形成する際に、半導体集積回路の配線とは電気的に孤立させる、あるいは電源配線や接地配線とのみ接続することにより半導体集積回路に対する容量の増加等の影響を回避する。
【特許文献１】国際公開番号ＷＯ２００４／００６３２９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のような配線構造を有する従来の半導体集積回路は、外部回路とは電気的に孤立したダミー配線及び及びダミービアを有する。このような構造の場合、第１の配線層での配線及び第２配線層での配線が共に存在しない領域にダミー配線及びダミービアが配置されるため、システムＬＳＩ等の高集積化、高密度化した半導体集積回路では、高密度に配線される領域には、ダミー配線及びダミービアを配置することができない。
【０００６】
また、ダミー配線及びダミービアが電源配線または接地配線と電気的に接続される場合、周囲に電源配線、接地配線がない領域には、ダミー配線及びダミービアを配置することができない。
【０００７】
以上のように、ダミー配線及びダミービアを配置できず、且つ信号配線の一部を構成する孤立したビアが配置される領域では、ビアの配置密度が低い領域が発生する。このため、ビアの形成時にエッチングレートが基板面内で変化する。すると、例えばオーバーエッチングが起こり、層間絶縁膜が薄く、ビアホールが浅くなる等の不具合が生じる。また、配線の形成工程においては、ビアホール形成後、上層の配線パターン形成前に塗布した反射防止膜（Anti Reflective Coating:以下、ＡＲＣ）の厚さがビアの密な領域に比べて厚くなり、その後配線パターン部分のＡＲＣを除去する際に残渣物がビアホール内に残る場合がある。この場合には、下層配線と上層配線を接続するビアホールに金属が充填しきれず、この部位で断線が発生する等の不具合が生じるおそれがある。
【０００８】
本発明は、上記従来技術の課題を解決するためになされるもので、基板面内でのビアの分布の均一化が図られた半導体装置および配線補助パターンの生成方法を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板上に形成された第１の配線と、第１の配線の上に形成された層間絶縁膜と、層間絶縁膜の上に形成された第２の配線と、層間絶縁膜を貫通し、第１配線と第２配線とを接続するビアと、第１の配線と同じ配線層に形成された第１のダミー配線と、第２の配線と同じ配線層に形成された第２のダミー配線と、第１のダミー配線と第２の配線とを接続する第１のダミービアと、第２のダミー配線と第１の配線とを接続する第２のダミービアとを備えている。
【００１０】
この構成により、第１の配線および第２の配線のいずれにも接続されないダミー配線およびダミービアを設ける場合に比べ、第１の配線または第２の配線のいずれか一方が設けられた領域にダミービアを設けることができるので、第１の配線および第２の配線が密に存在する領域であってもダミービアを十分な数だけ配置することが可能となっている。このため、本発明の半導体装置では、第１の配線層および第２の配線層で種々の配線間がダミービアを介して短絡してしまうのが防がれる。
【００１１】
なお、第１のダミー配線は第１の配線と電気的に接続されておらず、第２のダミー配線は第２の配線と電気的に接続されていないので、第１および第２のダミービアや第１および第２のダミー配線が信号伝達などに影響を与えない。
【００１２】
第１の配線のうちクロックラインまたはクリティカルパスを構成する第１の配線には第２のダミービアおよび第２のダミー配線が接続されておらず、第２の配線のうちクロックラインまたはクリティカルパスを構成する第２の配線には第１のダミービアおよび第１のダミー配線が接続されていないことにより、ダミービアに起因する寄生容量がクリティカルパスでの信号伝達に影響を与えるのを防いでいる。
【００１３】
本発明の配線補助パターン生成方法は、第１の配線と、第１の配線の上方に位置する第２の配線と、第１配線と第２配線とを接続するビアとを備えた半導体装置の配線補助パターン生成方法であって、第１の配線の配線パターンである第１の配線パターン、第２の配線の配線パターンである第２の配線パターン、およびビアのパターンであるビアパターンの情報を含む半導体装置のレイアウトＣＡＤデータから、半導体装置を縦横が共に第１の所定値である領域ごとに区切った場合、ビアパターンの個数が第２の所定値より少ない領域に含まれる該当ビアパターンを抽出するステップ（ａ）と、ステップ（ａ）で抽出された該当ビアパターンの１つを中心として第３の所定値を用いた図形拡大処理を行い、該当ビアパターンの周辺領域を出力するステップ（ｂ）と、該当ビアパターンの周辺領域において、第１の配線パターンと同じ配線層に配置される第１のダミー配線パターンと、第２の配線パターンと同じ配線層に配置される第２のダミー配線パターンと、第１のダミー配線パターンと第２のダミー配線パターンとを接続するダミービアパターンとで構成されるダミーパターンモジュールを生成可能な領域を抽出するステップ（ｃ）と、ステップ（ｃ）で抽出された領域に、第１の配線パターンおよび第２の配線パターンの一方にのみ接続されたダミーパターンモジュールを配置するステップ（ｄ）とを備えている。
【００１４】
この方法により、ステップ（ｄ）で第１の配線パターンおよび第２の配線パターンの一方にのみ接続されたダミーパターンモジュールを配置することで、配線パターンが密に存在する領域にもダミー配線およびダミービアパターンを配置することができる。このため、配線パターン同士の短絡の発生が防がれているので、半導体装置を製造する際の歩留まりを向上させることができる。なお、ダミービアパターンは第１の配線パターンまたは第２の配線パターンのいずれか一方に接続されるので、回路上の配線抵抗や容量を抽出するＬＰＥ(Layout Parameter Extraction)を用いてダミービアによる寄生容量の増加を精度良く計算することができる。
【００１５】
本発明の配線補助パターン生成方法の各ステップはコンピュータに組み込まれた専用の設計ツールや専用の設計装置によって実現される。また、本発明の各ステップにおいて出力されるデータはメモリなどの記憶手段に格納しておいてもよい。
【００１６】
また、ステップ（ｃ）は、該当ビアパターンの周辺領域において、第１の配線パターンに対し、設計規約で定義される第１の配線パターン同士の最小間隔以上の値を用いて図形拡大処理を実施して、その結果を第１のダミー配線パターンの配置が禁止される第１の配置禁止領域として出力するステップ（ｃ１）と、該当ビアパターンの周辺領域において、第２の配線パターンに対し、設計規約で定義される第２の配線パターン同士の最小間隔以上の値を用いて図形拡大処理を実施して、その結果を第２のダミー配線パターンの配置が禁止される第２の配置禁止領域として出力するステップ（ｃ２）と、第１の配置禁止領域および第２の配置禁止領域を各々図形反転処理し、出力された各領域を図形排他的論理和演算処理し、その結果をダミーパターンモジュールを生成可能な領域として出力するステップ（ｃ３）とを含んでいてもよい。このような図形処理を行うことにより、第１の配線パターンと第２の配線パターンのうちいずれか一方のみに接続されるダミーパターンモジュールを配置可能な領域を効率的に抽出することができる。
【００１７】
ステップ（ｄ）で出力されたダミーパターンモジュールのうちから、第１ダミー配線パターンまたは第２ダミー配線パターン、ダミービアパターンを付加することにより回路動作に影響を与える可能性のあるアナログ回路およびメモリ回路が形成される領域以外に配置されたダミーパターンモジュールのみを選択し、出力するステップ（ｅ）をさらに備えていることにより、アナログ回路やメモリ回路の回路動作に影響を及ぼすことなくダミーパターンモジュールを配置することができる。
【００１８】
また、半導体装置のネットリストＣＡＤデータから、信号の遅延変動が生じやすい信号経路情報を含むネットリストを抽出するステップ（ｆ）と、ステップ（ｆ）で抽出されたネットリストに含まれる配線パターンを抽出するステップ（ｇ）と、ステップ（ｄ）で出力されたダミーパターンモジュールのうちから、ステップ（ｇ）で抽出された配線パターン上に位置するダミーパターンモジュールを削除するステップ（ｈ）とをさらに備えていることにより、ダミービアパターンおよびダミー配線パターンに起因する寄生容量の増加が信号伝搬の遅延や回路の動作周波数の低下などの不具合を起こすのを防ぐことができる。
【００１９】
ステップ（ｆ）で抽出されるネットリストがクリティカルパスやクロックラインを含むことにより、信号伝搬の遅延や回路の動作周波数の低下などの不具合の発生を抑えることができる。
【００２０】
少なくともステップ（ｄ）の後、ステップ（ｃ）で抽出された領域に配置されたビアパターンおよびダミービアパターンの個数の和が、第２の所定値以上であるか否か、および第４の所定値以下であるか否かを判定するステップ（ｉ）と、ステップ（ｉ）において、ビアパターンおよびダミービアパターンの個数の和が、第２の所定値よりも少ない場合にはダミービアパターンを加工し、ビアパターンおよびダミービアパターンの個数の和が、第４の所定値よりも多い場合にはダミーパターンモジュールを削減するステップ（ｊ）とをさらに備えていることにより、半導体装置の配線形成工程中にオーバーエッチングやアンダーエッチングが発生するのを効果的に防ぐことができる。
【００２１】
ステップ（ｉ）において、ビアパターンおよびダミービアパターンの個数の和が第２の所定値よりも少ない場合には、ステップ（ｊ）において、ダミービアパターン及びビアパターンを第５の所定値を用いて図形拡大処理することが好ましい。この第５の所定値は、半導体装置の製造工程に用いられる方法によって規定される値である。
【００２２】
ステップ（ｉ）において、ビアパターンおよびダミービアパターンの個数の和が第４の所定値よりも多い場合には、ステップ（ｊ）において、ステップ（ｃ）で抽出された領域内に配置されたダミーパターンモジュールのうち、ビアパターンから距離が離れたダミーパターンモジュールを削除することにより、少なくともビアパターンに近い領域においてはアンダーエッチングによる層間絶縁膜上に金属が残って配線同士の短絡が発生するなどの不具合を確実に防ぐことができる。
【００２３】
ステップ（ｉ）において、ビアパターンおよびダミービアパターンの個数の和が第４の所定値よりも多い場合には、ステップ（ｊ）において、１つおきの配線グリッド上に配置された第１の配線パターンに接続されるダミーパターンモジュールと、１つおきの配線グリッド上に配置された第２の配線パターンに接続されるダミーパターンモジュールとを削除することにより、ダミービアパターン同士の間隔を広げることができるので、実際の半導体装置の製造工程中に配線同士、あるいは配線とダミー配線とが短絡する等の不具合の発生を抑えることができる。
【発明の効果】
【００２４】
本発明の配線補助パターンの生成方法によれば、第１の配線パターンおよび第２の配線パターンのうちいずれか一方にのみ接続されたダミービアパターンおよびダミー配線パターンを配置することにより、配線密度が高い領域であってもダミービアパターンを配置することができるので、所定の領域内でのビアパターンとダミービアパターンの個数の和を適切な範囲内に設定することが可能となる。
【００２５】
また、本発明の配線補助パターンが適用された半導体装置は、所定の領域内でのビアとダミービアの個数の和が適切な範囲内に設定されているので、アンダーエッチングや接続不良などの不具合の発生確率が低く抑えられている。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る配線補助パターンの生成方法を示すフロー図であり、図２は、第１の実施形態に係る配線補助パターンの生成方法において、一部のステップの詳細を示すフロー図である。また、図３（ａ）は、半導体集積回路を上方から見た場合の配線レイアウトを示す平面図であり、（ｂ）は、（ａ）に示す半導体集積回路のIIIb-IIIb線における断面図である。図４（ａ）は、第１の実施形態に係る配線補助パターンの生成方法が適用された半導体集積回路を上方から見た場合の配線レイアウトを示す平面図であり、（ｂ）は、（ａ）に示す半導体集積回路のIVb-IVb線における断面図である。図５Ａ〜Ｊは、図４に示す配線パターンの例に対して第１の実施形態に係る配線補助パターンの生成方法を適用する手順を説明する図である。なお、図３〜図５では、第１の配線層に形成された配線（以下、「第１の配線」と称す）のパターン、第１の配線層の上方に位置する第２の配線層に形成された配線（以下、「第２の配線」と称す）のパターン、および第１の配線層の配線と第２の配線層の配線とを接続するビア（ダミービア）のパターンを示す。
【００２７】
これらの図を用いて、以下、本実施形態の配線補助パターンの生成方法について説明する。図１および図２に示す各ステップは、コンピュータにデータ処理を実行させる解析ツール（レイアウト検証ツール）などによって行われる。このレイアウト検証ツールは、半導体レイアウトパターンの寸法等が設計規約を満足するかどうかを検証するツールである。
【００２８】
まず、図１に示すように、ステップｓ１０１では、半導体集積回路のレイアウトＣＡＤのデータを用いて所定の条件に該当する領域のビアパターンを抽出する。具体的には、例えば解析ツールが組み込まれたコンピュータに配線レイアウト情報を含むレイアウトＣＡＤのデータを入力する。本ステップでは、個々のビアパターンを中心に縦横が共に第１の所定値である領域を生成し、その領域に含まれるビアパターンの個数ががカウントされる。そして、この領域におけるビアパターンの個数が第２の所定値より少ない場合、該当するビアパターンのデータが出力される。ここで、ビアパターンの個数がカウントされる領域の大きさ、および第２の所定値は、半導体装置の製造装置や製造方法によって規定される値で、所定の大きさの領域内においてビアパターンの個数が第２の所定値より少ない場合には、当該領域においてビアパターンの密度が低く、ビアパターンが孤立した状態になっていることを意味する。
【００２９】
図３（ａ）、（ｂ）は、本ステップで抽出されたビアパターン４を含む領域の一例を示している。この例では、第１の配線層には第１の配線パターン２ａ、２ｂ、２ｃが互いに平行に配置され、第２の配線層にはそれぞれ第１の配線パターン２ａ、２ｂ、２ｃと直交する第２の配線パターン３ａ、３ｂ、３ｃが配置されている。この領域には、第１の配線２ｂと第２の配線３ｂとを接続するビアパターン４が配置されているが、ビアパターン４の個数は第２の所定値よりも少なくなっている。
【００３０】
なお、このようなビアパターンの密度が低い領域が存在する場合、レイアウトの修正を行わなければ、半導体装置の製造工程においてオーバーエッチングが発生し、ビアの深さのばらつきが生じることになる。
【００３１】
次に、図１に示すステップｓ１０２では、ステップｓ１０１で抽出されたビアパターンの周辺領域を抽出する。具体的には、ステップｓ１０１で抽出されたビアパターンを中心として上下および左右方向にそれぞれ第３の所定値だけ広げた範囲を周辺領域として抽出する図形拡大処理を実施する。周辺領域の抽出（ステップｓ１０２）は、ｓ１０１で抽出された全ビアパターンに対して行われる。ここで、第３の所定値は、半導体装置の製造装置や製造方法によって規定される値であり、この第３の所定値の領域内にダミービアパターンを配置することにより、ビアパターンの孤立な状態を回避することができる値である。よって、ステップｓ１０２で出力された領域はダミービアパターンを配置する領域となる。なお、図５Ａは、ビアパターン４の中心から縦方向および横方向に第３の所定値ｖ１だけ広げた範囲のパターン１０を示す。パターン１０は、この領域内にダミービアパターンを配置することにより、ビアパターンの孤立状態を回避することができる領域である。
【００３２】
次に、ステップｓ１０３では、ダミーパターンモジュールを配置することができる領域を抽出する。ここで、「ダミーパターンモジュール」とは、第１の配線層および第２の配線層に形成されたダミーパターンと、このダミーパターンに接続されたダミービアパターンとを合わせたものを意味する。
【００３３】
本ステップでは、ステップｓ１０２で出力された領域のうちから、第１の配線層および第２の配線層の配線パターンを考慮してダミービアパターンを配置可能な領域を抽出する。本ステップでの処理についてさらに詳細に説明する。
【００３４】
図２は、ステップｓ１０３の詳細なフローの一例を示す図である。同図に示すように、ステップｓ１０３においては、まず、ステップｓ１０２で出力された領域のうち、第１の配線層内でダミーパターンを配置できない領域を抽出するステップｓ２０１を行う。すなわち、ステップｓ１０２で出力されたビアパターンの周辺領域において、第１の配線層での配線パターンに図形拡大処理を実施してその結果を第１のダミー配線パターンの配置禁止領域として出力する。ここで、図形拡大処理を行う際の拡大量は、設計規約で定義される第１の配線層の配線パターン同士の最小間隔以上の値であり、第１の配線層において配線パターンとダミー配線パターンとの間隔として確保したい値とする。配線パターンとダミー配線パターンとの間隔を第１の配線層での最小間隔以上にすることで、配線パターンとダミー配線パターンとの短絡を防ぐとともに、配線間容量を十分に小さくすることができる。図５Ｂは、配線パターン同士の最小間隔をｖ２に設定した場合の図形拡大処理の出力例を示している。同図に示す例では、第１の配線層内の第１の配線パターン２ａ、２ｂ、２ｃ（図３（ａ）参照）からの距離がｖ２以下の領域がそれぞれパターン１１ａ、１１ｂ、１１ｃとして出力される。
【００３５】
次に、ステップｓ２０２では、ステップｓ１０２で出力された領域のうち、第１の配線層内でダミーパターンを配置できない領域を抽出する。すなわち、ステップｓ１０２で出力されたビアパターンの周辺領域において、第２の配線層での配線パターンに図形拡大処理を実施してその結果を第２のダミー配線パターンの配置禁止領域として出力する。ここで、図形拡大処理を行う際の拡大量の値は、設計規約で定義される第２の配線層の配線パターン同士の最小間隔以上の値であり、第２の配線層において配線パターンとダミー配線パターンとの間隔として確保したい値とする。図５Ｃは、配線パターン同士の最小間隔をｖ３に設定した場合の図形拡大処理の出力例を示している。同図に示す例では、第２の配線層内の第２の配線パターン３ａ、３ｂ、３ｃ（図３（ａ）参照）からの距離がｖ３以下の領域がそれぞれパターン１２ａ、１２ｂ、１２ｃとして出力される。
【００３６】
次に、ステップｓ２０３では、ダミーパターンモジュールを配置可能な領域を生成する。本ステップでは、ステップｓ２０１で出力された第１のダミー配線パターンの配置禁止領域とステップｓ２０２で出力された第２のダミー配線パターンの配置禁止領域とをそれぞれ図形反転処理した後、図形排他的論理和演算処理する。この処理結果がダミーパターンモジュールの配置可能領域として出力される。
【００３７】
図５Ｄは、パターン１０の領域内にあるパターン１１ａ、１１ｂ、１１ｃ（図５Ｂ参照）をそれぞれ図形反転処理したパターン１３ａ、１３ｂ、１３ｃを示している。また、図５Ｅは、パターン１０の領域内にあるパターン１２ａ、１２ｂ、１２ｃ（図５Ｃ参照）をそれぞれ図形反転処理したパターン１４ａ、１４ｂ、１４ｃを示している。本ステップ（ステップｓ２０３）では、図５Ｆに示すように、パターン１２ａ、１２ｂ、１２ｃとパターン１４ａ、１４ｂ、１４ｃとが重なりを持たない領域をパターン１５として抜き出す。このパターン１５の領域にダミービアパターン及びダミー配線パターンからなるダミーパターンモジュールを配置すると、第１の配線パターン２ａ、２ｂ、２ｃ、あるいは第２の配線パターン３ａ、３ｂ、３ｃのどちらか一方の配線パターンに接続されたダミーパターンモジュールを生成することができる。
【００３８】
次に、ステップｓ１０４では、ステップｓ１０３で抽出した領域内にダミーパターンモジュールを配置する。ここで、図５Ｈに示すように、ダミーパターンモジュール１７は、第１の配線層に形成される第１ダミー配線パターン１７ａと、第２の配線層に形成される第２ダミー配線パターン１７ｂと、第１ダミー配線パターンと第２の配線パターンとを接続するダミービアパターン１７ｃとで構成されている。なお、第１ダミー配線パターン１７ａ、第２ダミー配線パターン１７ｂ、およびダミービアパターン１７ｃの大きさ（平面サイズ）は、半導体装置の製造装置及び製造方法によって規定される設計規約を遵守する範囲の大きさとする。
【００３９】
図５Ｇは、第１の配線層における配線グリッド１６ａと第２の配線層における配線グリッド１６ｂとを示している。本ステップ（ステップｓ１０４）では、パターン１５の領域において、配線グリッド１６ａと配線グリッド１６ｂとの交点にダミーパターンモジュール１７を配置する。具体的には、図５Ｊに示すダミーパターンモジュール１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈ、１９ｉ、１９ｊ、１９ｋが出力される。この後、ダミーパターンモジュール１９ａ〜１９ｋを、第１の配線パターン２ａ〜２ｃ、第２の配線パターン３ａ〜３ｃ、ビアパターン４に重ねる。この結果、第１の配線パターン２ａ〜２ｃ、第２配線パターン３ａ〜３ｃと重なりを持つダミーパターンモジュールの第１ダミー配線パターン、第２ダミー配線パターンは第１の配線パターン２ａ〜２ｃ、第２配線パターン３ａ〜３ｃと合成され、第１ダミー配線パターン５ａ〜５ｆ及び、第２ダミー配線パターン６ａ〜６ｅ、ダミービアパターン７ａ〜７ｋからなる配線パターンを含む半導体集積回路が形成される。なお、ダミーパターンモジュール１９ｄ、１９ｅ、１９ｇ、１９ｈ、１９ｉは第１の配線パターンのいずれかに接続されるダミービアパターン（第１のダミービアパターン）を含んでおり、ダミーパターンモジュール１９ａ、１９ｂ、１９ｃ、１９ｆ、１９ｊ、１９ｋは第２の配線パターンのいずれかに接続されるダミービアパターン（第２のダミービアパターン）を含んでいる。
【００４０】
図４（ａ）、（ｂ）は、以上のようにして得られた配線パターンを含む半導体集積回路を示している。
【００４１】
第１ダミー配線パターン５ａはダミービアパターン７ａにより第２の配線パターン３ａと接続され、第１ダミー配線パターン５ｂはダミービアパターン７ｂにより第２の配線パターン３ｂと接続され、第１ダミー配線パターン５ｃはダミービアパターン７ｃにより第２の配線パターン３ｃと接続され、第１ダミー配線パターン５ｄはダミービアパターン７ｆにより第２の配線パターン３ａと接続され、第１ダミー配線パターン５ｅはダミービアパターン７ｊにより第２の配線パターン３ａと接続され、第１ダミー配線パターン５ｆはダミービアパターン７ｋにより第２の配線パターン３ａと接続され、第２ダミー配線パターン６ａはダミービアパターン７ｄにより第１の配線パターン２ａと接続され、第２ダミー配線パターン６ｂはダミービアパターン７ｅにより第１の配線パターン２ａと接続され、第２ダミー配線パターン６ｃはダミービアパターン７ｇにより第１の配線パターン２ｂと接続され、第２ダミー配線パターン６ｄはダミービアパターン７ｈにより第１の配線パターン２ｃと接続され、第２ダミー配線パターン６ｅはダミービアパターン７ｉにより第１の配線パターン２ｃと接続される。本実施形態の半導体集積回路において、ダミービアパターン７ａ〜７ｋおよびビアパターン４は層間絶縁膜を貫通している。
【００４２】
このように、すべての第１ダミー配線パターン、第２ダミー配線パターン、ダミービアパターンは各々第１の配線パターン、あるいは第２の配線パターンのいずれか一方に接続されたものとなる。また、半導体集積回路では、ビアパターンの密度が低い領域の周辺にダミービアパターンが配置され、所定の範囲内でのダミーパターンの個数とビアパターンの個数の和は少なくとも第２の所定値以上となっている。
【００４３】
以上のように、本発明の第１の実施形態に係る方法によれば、第１の配線あるいは第２の配線が存在する領域にダミービアを配置するので、第１の配線及び第２の配線のいずれにも電気的に接続されないダミービアを配置する、すなわち第１の配線及び第２の配線が存在しない領域にのみダミービアを配置する場合に比べ、第１の配線及び第２の配線が密に存在する領域で且つビア密度が低い領域に対してダミービアを効率良く配置することができる。
【００４４】
本実施形態の方法で設計された半導体集積回路では、第１の配線上にダミービアを配置する場合にはダミービアと接続する第２のダミー配線を第２の配線と電気的に接続しない。また、第２の配線下にダミービアを配置する場合にはダミービアと接続する第１ダミー配線を第１の配線と電気的に接続しない。そのため、半導体集積回路の第１配線層及び第２配線層に存在する信号配線、電源配線、接地配線が互いにダミービアを介して接続されること、即ち配線同士が短絡することを防止することができる。
【００４５】
さらに、本実施形態の半導体集積回路では、ダミービアが第１の配線或いは第２の配線のいずれか一方と電気的に接続されるため、回路上の配線の抵抗、容量等を抽出するＬＰＥ(Layout Parameter Extraction)において、ダミービアによる寄生容量の増加を精度良く計算することができる。
【００４６】
なお、ステップｓ１０１においては、縦と横の長さが共に第１の所定値である領域ごとに半導体集積回路を区切り、各領域内に含まれるビアパターンの個数をカウントし、ビアパターンの個数が第２の所定値より少ない領域を抽出してもよい。また、半導体集積回路を面積が第１の所定値である領域ごとに区切ってもよい。
【００４７】
なお、ステップｓ１０４の説明では、ダミーパターンモジュールの形状としてダミーパターンモジュール１７を用いたが、ダミーパターンモジュールの形状はこれに限定されるものでなく、第１の配線パターン及び第２の配線パターン、ビアパターンの設計規約を満たしていれば、例えば図５Ｉに示すような、互いに平面形状が等しい第１の配線パターン１８ａおよび第２の配線パターン１８ｂと、ダミービアパターン１８ｃとで構成されるダミーパターンモジュール１８を用いることも可能である。
【００４８】
なお、図１および図２に示すステップｓ１０１〜ｓ１０４、ステップｓ２０１〜ｓ２０３において抽出あるいは出力された結果は、各ステップ終了後にコンピュータ等のメモリに記憶させてもよい。少なくともステップｓ１０４で生成されたダミーパターンモジュールについてのデータがメモリなどの記憶手段に保存されていれば当該データをさらに加工して半導体集積回路の設計に利用することもできる。
【００４９】
また、ステップｓ１０２では、該当ビアパターン周辺領域としてパターン１０のように四辺形のビアパターンに対して四辺形状に拡大したパターンを用いて説明したが、該当ビアパターン周辺領域の形状を限定するものではない。例えば、四辺形のビアパターンに対して正八角形状に拡大したパターンを用いることも可能である。これにより該当ビアパターン周辺領域の中心から各辺までの距離を縦方向、横方向、斜め４５度方向で同一にすることが可能となる。
【００５０】
図６は、第１の実施形態に係るダミーパターンモジュールの生成方法の変形例を示す図である。同図において、パターン３０は、パターン１０がビアパターン４を拡大量ｖ１で四辺形状に拡大したパターンであるのに対し、パターン３０はビアパターン４を拡大量ｖ１で正八角形状に拡大したパターンである。四辺形状に拡大したパターン１０を用いる場合には領域生成が簡易になるという利点があるが、ビアパターン４を中心に八角形状に拡大したパターン３０を用いることで、製造時に起きる物理現象をより忠実に見積もることができるようになる。
【００５１】
（第２の実施形態）
図７は、本発明の第２の実施形態に係るダミーパターンモジュールの生成方法を示すフロー図である。図８は、第２の実施形態に係る配線補助パターンの生成方法において、図７に示すステップの詳細を示すフロー図である。また、図９（ａ）、（ｂ）は、本実施形態の配線補助パターンの生成方法を説明するための平面図であり、実際のパターン例を示している。なお、本実施形態の配線補助パターンの生成方法を説明するために図５を用いる。
【００５２】
本実施形態の配線補助パターンは、以下の手順で生成される。
【００５３】
まず、図７に示すように、ステップｓ１０１〜ｓ１０４を行う。ステップｓ１０４では、図５Ｊに示すダミーパターンモジュール１９ａ〜１９ｋを出力する。
【００５４】
次に、ステップｓ３０１では、ステップｓ１０４で生成されたダミーパターンモジュールのうち、一部の配線パターンに接続されたダミーパターンモジュールを削除する。具体的には、ステップｓ１０４で生成されたダミーパターンモジュールのうち、ダミーパターンモジュールによる寄生容量の増加等の影響を回避すべきクリティカルパスやクロックライン等に該当する配線に電気的に接続されるダミーパターンモジュールを削除する。あるいは、ダミーパターンモジュールを配置した領域がアナログ回路であったりメモリ回路であった場合に、回路動作への影響を回避したい領域のダミーパターンモジュールを削除する。これにより、ダミーパターンモジュールにより生じる寄生容量の増加と、これに起因する回路動作への影響を防ぐことができる。
【００５５】
図８は、ステップｓ３０１の詳細な手順を示すフロー図である。図７および図８に示す各ステップは、例えばコンピュータに組み込まれた設計ツールなどによっても実行されるが、各ステップの処理を行う回路を備えた設計装置によっても実行可能である。
【００５６】
ステップＳ３０１では、まずステップｓ４０１を行う。本ステップでは、半導体集積回路において遅延変動の影響を受けやすいネットリストを半導体集積回路のネットリストＣＡＤデータから抽出する。本ステップに際しては、設計ツールなどに第１の配線パターン２ａ〜２ｃ、第２の配線パターン３ａ〜３ｃ、パターン１０、ダミーパターンモジュール１９ａ〜１９ｋ、及び半導体集積回路のネットリスト情報を入力しておく。そして、ネットリストを用いて、信号伝播遅延の発生により半導体集積回路の動作速度に影響を及ぼす信号経路を解析し、クリティカルパス情報として出力する。
【００５７】
次に、ステップｓ４０２では、ステップｓ４０１で選択されたネットリストから上記条件に該当する第１の配線パターン及び第２の配線パターンを該当第１の配線パターン、該当第２の配線パターンとして抽出する。ステップｓ４０１より出力されたクリティカルパス情報に該当する配線経路を第１の配線パターン２ａ〜２ｃ、第２の配線パターン３ａ〜３ｃ、パターン１０から抽出し、該当する配線パターンとして図９（ａ）に示すパターン２０を出力する。
【００５８】
次いで、ステップｓ４０３では、ステップｓ４０２で抽出された該当第１の配線パターン、該当第２の配線パターンと電気的に接続される位置に配置されているダミーパターンモジュールを図５Ｊに示すダミーパターンモジュール１９ａ〜１９ｋから削除する。すなわち、ダミーパターンモジュール１９ａ〜１９ｋのうち、ステップｓ４０２において出力されたパターン２０上に配置されたダミーパターンモジュール１９ｄ、１９ｅを抽出して削除し、その結果、ダミーパターンモジュール１９ａ〜１９ｃ、１９ｆ〜１９ｋを出力する。
【００５９】
以上で説明した例では、ダミーパターンモジュール１９ｄ、１９ｅはクリティカルパスの経路に電気的に接続されたダミー配線パターン、ダミービアパターンとなり、これによりクリティカルパスに容量を付加するものとなる。そのため、ダミーパターンモジュール１９ｄ、１９ｅの存在によってクリティカルパスの信号伝播遅延量が増加し、半導体集積回路の動作速度が影響を受ける。これに対し、本実施形態の方法では、ダミーパターンモジュール選択ステップｓ３０１においてクリティカルパスの経路上に配置されたダミーパターンモジュール１９ｄ、１９ｅを削除するため、ダミー配線パターン、ダミービアパターンが半導体集積回路の動作速度に影響を及ぼすのを防ぐことができる。
【００６０】
なお、ダミーパターンモジュール選択ステップｓ３０１ではクリティカルパスに限定して説明したが、これに限定するものでなく、例えばクロックラインの信号経路に相当する配線に対しても同様にダミーパターンモジュールの削除を実施することが可能である。
【００６１】
また、ダミーパターンモジュール選択ステップｓ３０１では特定の信号経路上のダミー配線パターン、ダミービアパターンを削除する場合について説明したが、これに限定するものでなく、例えばアナログ回路やメモリ回路等のダミー配線パターン、ダミービアパターン付加により回路動作に影響を与える回路については、その領域のダミー配線パターン、ダミービアパターンを削除することに置き換えてもよい。
【００６２】
（第３の実施形態）
図１０は、本発明の第３の実施形態に係る配線補助パターンの生成方法を示すフロー図である。図１１（ａ）、（ｂ）は第３の実施形態に係る配線補助パターンの生成方法を説明するための平面図であり、それぞれ実際のパターン例を示している。なお、本実施形態の方法を説明するために第１の実施形態で説明した図５を用いる。
【００６３】
本実施形態の配線補助パターンは、以下の手順で生成される。
【００６４】
まず、図１０に示すステップｓ１０１〜ｓ１０４およびステップｓ３０１を行う。ステップｓ１０１〜ｓ１０４は第１の実施形態で説明したステップと同じものであり、ステップｓ３０１は第２の実施形態で説明したステップと同じものである。すなわち、ステップｓ１０４では図５Ｊに示すダミーパターンモジュール１９ａ〜１９ｋを出力し、ステップｓ３０１ではダミーパターンモジュール１９ａ〜１９ｋのうちからダミーパターンモジュール１９ｄ、１９ｅを削除する。
【００６５】
次に、ステップｓ５０１では、ステップｓ１０２で出力されたビアパターン周辺領域内で、ビアパターンと、ステップｓ１０１〜ｓ１０４、ステップｓ３０１の各ステップを経て出力されたダミーパターンモジュールとを足した個数が第２の所定の値以上かどうか、また第４の所定の値以下かどうかを解析し、良否判定結果を出力する。具体的には、ダミーパターンモジュール１９ａ〜１９ｋに含まれるダミービアパターンの個数及びビアパターンの個数を足し合わせた個数が第２の所定値より少ない場合、及び第４の所定値より多い場合に不良判定を出力する。逆に、ダミーパターンモジュール１９ａ〜１９ｋに含まれるダミービアパターンの個数及びビアパターンの個数を足し合わせた個数が第２の所定値以上で且つ第４の所定値以下であれば良判定を出力する。ここで、第４の所定値は、半導体装置の製造装置及び製造方法によって規定される値であり、ダミーパターンモジュールに含まれるダミービアパターンとビアパターンとの合計個数が多すぎる場合に生じる製造上の問題を防止するために規定される値である。ここで、製造上の問題としては、例えばアンダーエッチングによって層間絶縁膜上に金属の残渣が形成される場合に発生する第２の配線層における配線同士の短絡等が挙げられる。
【００６６】
次に、ステップｓ５０２では、余分なダミーパターンモジュールを削除する。すなわち、ステップｓ５０１で良否判定した結果、ビアパターンの個数とダミーパターンモジュールの個数との和が第４の所定値を超える不良判定の場合、ダミーパターンモジュールの一部を削除して残ったダミーパターンモジュールを出力する。
【００６７】
具体的な例では、ダミーパターンモジュールを間引くために奇数配線グリッド上に配置されたダミーパターンモジュールのみを出力する。図１１（ａ）において、２１ａはステップｓ１０４で求めた配線グリッド１６ａの奇数配線グリッドを示し、２１ｂは配線グリッド１６ｂの奇数配線グリッドを示す。本ステップでは、配線グリッド１６ａ、１６ｂの交点のうち、奇数配線グリッド２１ａと奇数配線グリッド２１ｂとの交点にのみダミーパターンモジュールを配置し、その結果、ダミーパターンモジュール１９ｂ、１９ｇを出力する。図１１（ｂ）は、このようにしてダミーパターンモジュールを間引いた結果を示す。
【００６８】
以上のように、本発明の第３の実施形態に係る方法によると、ダミーパターンモジュール選択ステップｓ３０１において出力されたダミーパターンモジュールの数を、ビア数判定ステップｓ５０１及びダミーパターンモジュール削除ステップｓ５０２で削減することにより、ダミーパターンモジュールの数が多すぎる場合に生じる製造上の問題を回避することができる。ここで、回避される製造上の問題には、例えばアンダーエッチングによって層間絶縁膜上に金属の残渣が形成された場合に、第２の配線層において生じる配線同士の短絡等が挙げられる。
【００６９】
なお、ダミーパターンモジュール削除ステップｓ５０２では奇数配線グリッド上のダミーパターンモジュールだけを出力したが、これに限定するものでなく、例えば偶数グリッド上のダミーパターンだけを出力させたり、ビアパターン４から遠方に位置するダミーパターンモジュールを削除し、ビアパターン４の近辺に位置するダミーパターンモジュールだけを出力する等の変形が可能である。この場合、ビアパターン４からの距離が大きいダミーパターンモジュールから削除していき、ビアパターン４とダミービアパターンの個数の和を第２の所定値以上第４の所定値以下にする。ビアパターン４から遠方に位置するダミーパターンモジュールを削除する場合には、ビアパターンのおよびダミービアパターンの個数が多いことにより生じる製造上の不具合の発生を、少なくともビアパターンの周辺部でより確実に抑えることが可能となる。
【００７０】
また、図１０ではステップｓ５０１、ｓ５０２をステップｓ３０１の後に行う例を示しているが、ステップｓ１０４の後にステップｓ３０１を行わずにステップｓ５０１、ｓ５０２を行ってもよい。
【００７１】
（第４の実施形態）
図１２は、本発明の第４の実施形態に係る配線補助パターンの生成方法を示すフロー図である。図１３（ａ）、（ｂ）は第４の実施形態に係る配線補助パターンの生成方法を説明するための平面図であり、それぞれ実際のパターン例を示している。
【００７２】
図１３（ａ）は半導体基板を上面から見たレイアウトを表しており、図１３（ｂ）は図１３（ａ）に示す配線パターン例に対して本実施形態の方法により配線補助パターンを生成した結果である半導体集積回路を示している。また、図１３（ｃ）は、補正後のビアパターン４４を示している。図１３（ａ）において４０ａ〜４０ｆは第１の配線層に配置された第１の配線パターンであり、４１ａ〜４１ｆは第２の配線層に配置された第２の配線パターンである。ビアパターン４２は第１の配線パターン４０ｄと第２の配線パターン４１ｃとを電気的に接続している。また、第２の配線パターン４１ｂは各々クリティカルパスに該当する配線パターンとする。
【００７３】
本実施形態の配線補助パターンは、以下の手順で生成される。
【００７４】
まず、図１２に示すステップｓ１０１〜ｓ１０４、ステップｓ３０１およびステップｓ５０１を行う。
【００７５】
ステップｓ１０１〜ｓ１０４では第１の実施形態に係る方法と同様にして、図１３（ｂ）のダミーパターンモジュール４３を出力する。続くステップｓ３０１では第２の実施形態に係る方法と同様にして、クリティカルパスに該当する第２の配線パターン４１ｂの上に配置されたダミーパターンモジュール４３を削除する。そして、ステップｓ５０１では、第３の実施形態に係る方法と同様にして、ステップｓ１０１〜ｓ１０４およびステップｓ３０１を経て出力されたダミーパターンモジュールに含まれるダミービアパターンと、ビアパターンの個数との合計が、第２の所定値を超えるかどうか、また第４の所定値未満かどうかを解析し良否判定結果を出力する。具体的には、ステップｓ３０１でダミーパターンモジュール４３を削除しているので、ビアパターン４２の個数をカウントして良否判定を行う。
【００７６】
次に、ダミーパターンモジュール加工ステップｓ６０１では、ビア数判定ステップｓ５０１においてビアパターン及びダミーパターンモジュールに含まれるダミービアパターンを足し合わせた個数が第２の所定の値より少ない旨の不良判定が出力された場合、ビアパターン４２に対して、パターン形状の補正として拡大処理を行い、その処理結果を補正後のビアパターン４４として出力する。
【００７７】
以上のように、本実施形態の方法によれば、ビア数判定ステップｓ５０１及びダミーパターンモジュール加工ステップｓ６０１によってダミーパターンモジュール選択ステップｓ３０１で出力したダミーパターンモジュールに含まれるダミービアパターンとビアパターンとの合計の個数が第２の所定値を満たさない場合に、該当ビアパターンの形状を拡大する補正することにより、ダミーパターンモジュールの数が少なすぎる場合に生じる製造上の問題の発生を抑えることができる。ここで、製造上の問題としては、例えば配線の形成工程によっては、ビアホール形成後に上層の配線パターン形成前に塗布したＡＲＣの厚さがビアの密な領域に比べて厚い部位で配線パターン部分のＡＲＣを除去する際に残渣物がビアホール内に残ることや、下層配線（第１の配線）と上層配線（第２の配線）とを接続するビアホールに金属が充填しきれずこの部位で断線が発生することなどが挙げられる。
【００７８】
なお、ここでは、ダミーパターンモジュール加工ステップｓ６０１においてビアパターンに拡大処理を施す例を説明したが、これに限定するものでなく、ビアホール内で残渣物の発生を抑えることができれば、ビアパターンの形状を多様に変形することができる。
【００７９】
上述のように、ビア数判定ステップｓ５０１での判定結果が不良である場合、ビアパターンの個数とダミービアパターンの個数との合計が第２の所定値未満である場合にはステップｓ６０１を行い、第４の所定値を超える場合にはステップｓ５０２を行えばよい。また、ステップｓ５０１での判定結果が良判定である場合には、ステップｓ３０１で得られたダミーパターンモジュールがそのまま半導体集積回路の設計に用いられる。
【産業上の利用可能性】
【００８０】
本発明に係る半導体装置及び配線補助パターン生成方法は、半導体装置の製造工程で生じる層間膜厚のばらつきを削減し、ビア断線不良の削減において特に有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態に係る配線補助パターンの生成方法を示すフロー図である。
【図２】第１の実施形態に係る配線補助パターンの生成方法において、一部のステップの詳細を示すフロー図である。
【図３】（ａ）は、半導体集積回路を上方から見た場合の配線レイアウトを示す平面図であり、（ｂ）は、（ａ）に示す半導体集積回路のIIIb-IIIb線における断面図である。
【図４】（ａ）は、第１の実施形態に係る配線補助パターンの生成方法が適用された半導体集積回路を上方から見た場合の配線レイアウトを示す平面図であり、（ｂ）は、（ａ）に示す半導体集積回路のIVb-IVb線における断面図である。
【図５Ａ】図４に示す配線パターンの例に対して第１の実施形態に係る配線補助パターンの生成方法を適用する手順を説明する図である。
【図５Ｂ】図４に示す配線パターンの例に対して第１の実施形態に係る配線補助パターンの生成方法を適用する手順を説明する図である。
【図５Ｃ】図４に示す配線パターンの例に対して第１の実施形態に係る配線補助パターンの生成方法を適用する手順を説明する図である。
【図５Ｄ】図４に示す配線パターンの例に対して第１の実施形態に係る配線補助パターンの生成方法を適用する手順を説明する図である。
【図５Ｅ】図４に示す配線パターンの例に対して第１の実施形態に係る配線補助パターンの生成方法を適用する手順を説明する図である。
【図５Ｆ】図４に示す配線パターンの例に対して第１の実施形態に係る配線補助パターンの生成方法を適用する手順を説明する図である。
【図５Ｇ】図４に示す配線パターンの例に対して第１の実施形態に係る配線補助パターンの生成方法を適用する手順を説明する図である。
【図５Ｈ】図４に示す配線パターンの例に対して第１の実施形態に係る配線補助パターンの生成方法を適用する手順を説明する図である。
【図５Ｉ】図４に示す配線パターンの例に対して第１の実施形態に係る配線補助パターンの生成方法を適用する手順を説明する図である。
【図５Ｊ】図４に示す配線パターンの例に対して第１の実施形態に係る配線補助パターンの生成方法を適用する手順を説明する図である。
【図６】第１の実施形態に係るダミーパターンモジュールの生成方法の変形例を示す図である。
【図７】本発明の第２の実施形態に係るダミーパターンモジュールの生成方法を示すフロー図である。
【図８】第２の実施形態に係る配線補助パターンの生成方法において、図７に示すステップの詳細を示すフロー図である。
【図９】（ａ）、（ｂ）は、第２の実施形態に係る配線補助パターンの生成方法を説明するための平面図である。
【図１０】本発明の第３の実施形態に係る配線補助パターンの生成方法を示すフロー図である。
【図１１】（ａ）、（ｂ）は第３の実施形態に係る配線補助パターンの生成方法を説明するための平面図である。
【図１２】本発明の第４の実施形態に係る配線補助パターンの生成方法を示すフロー図である。
【図１３】（ａ）、（ｂ）は第４の実施形態に係る配線補助パターンの生成方法を説明するための平面図である。
【図１４】従来の半導体集積回路におけるダミービアの配置方法を示す平面図および断面図である。
【符号の説明】
【００８２】
２ａ〜２ｃ    第１の配線パターン
３ａ〜３ｃ    第２の配線パターン
４            ビアパターン
５ａ〜５ｆ    第１ダミー配線パターン
６ａ〜６ｅ    第２ダミー配線パターン
７ａ〜７ｋ    ダミービアパターン
１０、１５、２０、３０          パターン
１１ａ、１１ｂ、１１ｃ      パターン
１２ａ、１２ｂ、１２ｃ      パターン
１３ａ、１３ｂ、１３ｃ      パターン
１４ａ、１４ｂ、１４ｃ      パターン
１６ａ、１６ｂ  配線グリッド
１７、１８      ダミーパターンモジュール
１７ａ    第１ダミー配線パターン
１７ｂ    第２ダミー配線パターン
１７ｃ    ダミービアパターン
１８ａ    第１の配線パターン
１８ｂ    第２の配線パターン
１８ｃ    ダミービアパターン
１９ａ〜１９ｋ  ダミーパターンモジュール
２１ａ、２１ｂ    奇数配線グリッド
４０ａ〜４０ｆ            第１の配線パターン
４１ａ〜４１ｆ    第２の配線パターン
４２、４４      ビアパターン
４３      ダミーパターンモジュール
【図１】
2007305713.tif 000003
【図２】
2007305713.tif 000004
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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