(57)【要約】【課題】  チップ面積を減少させて駆動装置のコスト低減を図ること。【解決手段】  共通データ線Ｄは、第１のドットメモリ群と、第２のドットメモリ群とを被駆動素子の配列順に一対にして直列接続し、第１のワード線（ＷＯ０、ＷＯ１、ＷＯ２、ＷＯ３）は、第１のドットメモリ群に接続し、第２のワード線（ｗｏ０、ｗｏ１、ｗｏ２、ｗｏ３）は、第２のドットメモリ群に接続し、データ書込手段が第１のドットメモリ群への補正値と第２のドットメモリ群への補正値とをタイミングをずらせて供給し、所定のタイミングに合わせて第１のワード線（ＷＯ０、ＷＯ１、ＷＯ２、ＷＯ３）、及び第２のワード線（ｗｏ０、ｗｏ１、ｗｏ２、ｗｏ３）に書込信号を供給する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
所定の規則に従って配列される複数の被駆動素子を駆動する駆動装置であって、
前記被駆動素子に印加するパワーの補正値を前記被駆動素子毎に記憶する複数のドットメモリを前記複数の被駆動素子の配列順に交互に振り分けてなる第１のドットメモリ群、及び第２のドットメモリ群と、
前記第１のドットメモリ群と、前記第２のドットメモリ群とを前記被駆動素子の配列順に一対にして直列接続する共通データ線と、
前記第１のドットメモリ群の全てのドットメモリに接続する第１のワード線と、前記第２のドットメモリ群の全てのドットメモリに接続する第２のワード線と、
前記被駆動素子の配列順に従って前記共通データ線に、前記第１のドットメモリ群への補正値と前記第２のドットメモリ群への補正値とをタイミングをずらせて供給し、所定のタイミングに合わせて前記第１のワード線、及び前記第２のワード線に書込信号を供給するデータ書込手段とを備えることを特徴とする駆動装置。
【請求項２】
前記ドットメモリを構成する複数のメモリセルは、相互に直列接続する２個のインバータからなり、
前記データ書き込み手段は、第１の電極を前記インバータに接続し、第２の電極を前記共通データ線に接続し、ゲート電極を前記第１のワード線、及び前記第２のワード線の何れか一方に接続するＭＯＳトランジスタを備えることを特徴とする請求項１に記載の駆動装置。
【請求項３】
所定の規則に従って配列される複数の被駆動素子を駆動する駆動装置であって、
前記被駆動素子に印加するパワーの補正値を前記被駆動素子毎に記憶する複数のドットメモリを前記複数の被駆動素子の配列順に交互に振り分けてなる第１のドットメモリ群、及び第２のドットメモリ群と、
前記第１のドットメモリ群と前記第２のドットメモリ群とを共通に接続する共通ワード線と、
前記第１のドットメモリ群のドットメモリに接続する第１データ線と、
前記第２のドットメモリ群のドットメモリに接続する第２データ線と、
前記被駆動素子の配列順に前記第１データ線と前記第２データ線とをデータ線対にし、前記被駆動素子の配列順に従って各データ線対に前記第１のドットメモリ群への補正値と前記第２のドットメモリ群への補正値とをタイミングをずらせて供給し、前記共通ワード線に所定のタイミングに合わせて書込信号を供給するデータ書込手段とを備えることを特徴とする駆動装置。
【請求項４】
前記ドットメモリを構成するメモリセルは、相互に直列接続する２個のインバータからなり、
前記データ書込手段は、
第１の電極を前記インバータに接続し、ゲート電極を前記共通ワード線に接続する第１のＭＯＳトランジスタと、第１の電極を前記第１のＭＯＳトランジスタの第２の電極に接続し、第２の電極を前記第１データ線、又は前記第２データ線に接続し、ゲート電極をデータ信号切替線に接続する第２のＭＯＳトランジスタとを備え、前記データ信号切替線を介して受け入れる切替信号に基づいて、前記第１のドットメモリ群、及び前記第２のドットメモリ群毎にタイミングをずらせて前記第１のドットメモリ群、及び前記第２のドットメモリ群に対する前記補正値の供給を切り替えることを特徴とする請求項３に記載の駆動装置。
【請求項５】
所定の規則に従って配列される複数の被駆動素子を駆動する駆動装置であって、
前記被駆動素子に印加するパワーの補正値を前記被駆動素子毎に記憶する複数のドットメモリを前記複数の被駆動素子の配列順に交互に振り分けてなる第１のドットメモリ群、第２のドットメモリ群、第３のドットメモリ群、及び第４のドットメモリ群と、
前記第１のドットメモリ群、前記第２のドットメモリ群、第３のドットメモリ群、及び第４のドットメモリ群とを共通に接続する共通ワード線と、
前記第１のドットメモリ群のドットメモリに接続する第１データ線と、
前記第２のドットメモリ群のドットメモリに接続する第２データ線と、
前記第３のドットメモリ群のドットメモリに接続する第３データ線と、
前記第４のドットメモリ群のドットメモリに接続する第４データ線と、
前記被駆動素子の配列順に前記第１データ線、前記第２データ線、前記第３データ線、及び前記第４データ線とをデータ線組にし、前記被駆動素子の配列順に従って各データ線組に前記第１のドットメモリ群への補正値、前記第２のドットメモリ群への補正値、前記第３のドットメモリ群への補正値、及び前記第４のドットメモリ群への補正値とをタイミングをずらせて供給し、前記共通ワード線に所定のタイミングに合わせて書込信号を供給するデータ書込手段とを備えることを特徴とする駆動装置。
【請求項６】
前記ドットメモリを構成するメモリセルは、相互に直列接続する２個のインバータからなり、
前記データ書込手段は、
第１の電極を前記インバータに接続し、ゲート電極を前記共通ワード線に接続する第１のＭＯＳトランジスタと、第１の電極を前記第１のＭＯＳトランジスタの第２の電極に接続し、第２の電極を前記第１データ線、前記第２データ線、前記第３データ線、及び前記第４データ線の何れかに接続し、ゲート電極をデータ信号切替線に接続する第２のＭＯＳトランジスタとを備え、前記データ信号切替線を介して受け入れる切替信号に基づいて、前記第１のドットメモリ群、前記第２のドットメモリ群、前記第３のドットメモリ群、及び前記第４のドットメモリ群毎にタイミングをずらせて前記第１のドットメモリ群、前記第２のドットメモリ群、前記第３のドットメモリ群、及び前記第４のドットメモリ群に対する前記補正値の供給を切り替えることを特徴とする請求項５に記載の駆動装置。
【請求項７】
所定の規則に従って配列される複数の被駆動素子を駆動する駆動装置であって、
前記被駆動素子に印加するパワーの補正値を前記被駆動素子毎に記憶する複数のドットメモリを前記複数の被駆動素子の配列順に交互に振り分けてなる第１のドットメモリ群、及び第２のドットメモリ群と、
前記第１のドットメモリ群のドットメモリと、前記第２のドットメモリ群のドットメモリとを前記被駆動素子の配列順に一対にして接続する補正値読み出し手段と、
前記補正値読み出し手段による、前記第１のドットメモリ群の補正値読み出しと、前記第２のドットメモリ群の補正値読み出しとを、タイミングをずらせて切り替える読み出し位置切替手段と、
前記読み出し位置切替手段に切替信号を供給する切替信号発生手段とを備え、
該切替信号発生手段は、
前記読み出し位置切替手段に前記切替信号を供給し、後に続く切替信号の供給までの間に切替信号オフのタイミングを含ませることを特徴とする駆動装置。
【請求項８】
所定の規則に従って配列される複数の被駆動素子を駆動する駆動装置であって、
前記被駆動素子に印加するパワーの補正値を前記被駆動素子毎に記憶する複数のドットメモリを前記複数の被駆動素子の配列順に交互に振り分けてなる第１のドットメモリ群、第２のドットメモリ群、第３のドットメモリ群、及び第４のドットメモリ群と、
前記第１のドットメモリ群のドットメモリ、前記第２のドットメモリ群のドットメモリ、前記第３のドットメモリ群のドットメモリ、及び前記第４のドットメモリ群のドットメモリとを前記被駆動素子の配列順に一組にして接続する補正値読み出し手段と、
前記補正値読み出し手段による、前記第１のドットメモリ群の補正値読み出し、前記第２のドットメモリ群の補正値読み出し、前記第３のドットメモリ群の補正値読み出し、及び前記第４のドットメモリ群の補正値読み出しとを、タイミングをずらせて切り替える読み出し位置切替手段と、
前記読み出し位置切替手段に切替信号を供給する切替信号発生手段とを備え、
該切替信号発生手段は、
前記読み出し位置切替手段に前記切替信号を供給し、後に続く切替信号の供給までの間に切替信号オフのタイミングを含ませることを特徴とする駆動装置。
【請求項９】
前記被駆動素子の隣接する素子間の第１の電極を相互に接続し、該被駆動素子の第２の電極を前記複数の被駆動素子の配列順に交互に振り分けてなる第１の被駆動素子群、及び第２の被駆動素子群と、
前記第１の被駆動素子群に属する全ての被駆動素子の前記第２の電極と接続する第１のパワーＭＯＳトランジスタと、
前記第２の被駆動素子群に属する全ての被駆動素子の前記第２の電極と接続する第２のパワーＭＯＳトランジスタと、
前記両パワーＭＯＳトランジスタ介して前記被駆動素子の第２の電極を交互に接地させる駆動切替手段とを備えることを特徴とする請求項１から請求項４、及び請求項７の何れか一項に記載の駆動装置。
【請求項１０】
前記被駆動素子の互いに隣接する４個の素子間の第１の電極を相互に接続し、該被駆動素子の第２の電極を前記複数の被駆動素子の配列順に交互に振り分けてなる第１の被駆動素子群、第２の被駆動素子群、第３の被駆動素子群、及び第４の被駆動素子群と、
前記第１の被駆動素子群に属する全ての被駆動素子の前記第２の電極と接続する第１のパワーＭＯＳトランジスタと、
前記第２の被駆動素子群に属する全ての被駆動素子の前記第２の電極と接続する第２のパワーＭＯＳトランジスタと、
前記第３の被駆動素子群に属する全ての被駆動素子の前記第２の電極と接続する第３のパワーＭＯＳトランジスタと、
前記第４の被駆動素子群に属する全ての被駆動素子の前記第２の電極と接続する第４のパワーＭＯＳトランジスタと、
前記両パワーＭＯＳトランジスタ介して前記被駆動素子の第２の電極を交互に接地させる駆動切替手段とを備えることを特徴とする請求項１から請求項５、又は請求項６に記載の駆動装置。
【請求項１１】
請求項１から請求項１０の何れか一項に記載の駆動装置と、該駆動装置により駆動される前記被駆動素子としてのＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）素子とを有することを特徴とするＬＥＤヘッド。
【請求項１２】
請求項１１に記載のＬＥＤヘッドを有し、該ＬＥＤヘッドに含まれる複数のＬＥＤ素子を選択的に露光させることにより画像を形成することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子や発熱抵抗体等を複数個配列させた被駆動素子アレイを駆動する駆動装置、及びこれを搭載したＬＥＤヘッド、及び画像形成装置に関するものである。
【背景技術】
【０００２】
従来、プリンタ等の画像形成装置には、アレイ状の被駆動素子、例えばＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）アレイを光源とし、個々のＬＥＤ素子を選択的に駆動させて画像を形成させるものがある。このような画像形成装置に用いられる駆動装置では、低コストでありながら高品質な画像を得るために、個々の被駆動素子（ここではＬＥＤ素子）を均一な電気的エネルギーで駆動するべく、ＩＣ（集積回路）内部の駆動素子毎に電気的特性のバラツキを補正するための補正値格納用にメモリセル回路を備える必要を生じ、その補正値の格納手段を低コストで実現するために多大の努力が払われていた（特許文献１参照）。
【０００３】
かかる、従来の画像形成装置に備えるメモリセル回路では、被駆動素子に印加するパワーの補正値を被駆動素子毎に記憶する複数のドットメモリ（複数のメモリセルからなる）を、上記複数の被駆動素子の配列順に交互に振り分けてなる、第１のドットメモリ群及び第２のドットメモリ群とに分割し、第１と第２のドットメモリ同士ごとに個々に配設されるデータ線と、第１のドットメモリ群、及び第２のドットメモリ群に共通に配設される共通ワード線とを有し、データ線、及び共通のワード線を用いてドットメモリに補正値を格納していた。
【０００４】
又、上記ドットメモリから補正値を読み出す時に、読み出し位置を切り替えるマルチプレックス回路では、上記第１のドットメモリ群に属するドットメモリと、上記第２のドットメモリ群に属するドットメモリとを上記被駆動素子の配列順に一対にして接続し、一対のドットメモリを個々のドットメモリ毎に切り替えて読み出すときに、データ激突によるメモリ格納データの反転を防止するためにマルチプレックス回路の入力部分にバッファ回路を設けていた。
【特許文献１】特開２００２−２４８８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明によって解決すべき主なる問題点は以下の通りである。メモリセル回路では、ドットメモリ毎に個々に配設されるデータ線に接続されるパストランジスタの数量が膨大になっている。また、データ線、及びワード線の本数が多くチップ面積が増大している。これにより、起動装置のコスト低減を阻む一因となっていた。以上の主な問題点を解決し、駆動装置のコスト低減を図ることが本発明の目的である。
【課題を解決するための手段】
【０００６】
本発明では、第１のドットメモリ群と、第２のドットメモリ群とを配列順に一対にしておのおの接続する共通データ線と、上記第１のドットメモリ群の全てのドットメモリに接続する第１のワード線と、上記第２のドットメモリ群の全てのドットメモリに接続する第２のワード線を備え、被駆動素子の配列順に従って共通データ線に、第１のドットメモリ群への補正値と第２のドットメモリ群への補正値とを時分割に供給し、所定のタイミングに合わせて第１のワード線、及び第２のワード線に書込信号を供給するデータ書込手段とを備えることを主なる特徴とする。
【発明の効果】
【０００７】
上記対になる第１と第２のドットメモリにおいて、互いに相補な２本のデータ線に代えて１本のデータ線で接続したので、データ線に接続するパストランジスタの数量を半分に削減することが可能になるので、ＩＣチップ面積を削減し、ＬＥＤヘッドのコスト削減に寄与できるという効果を得る。
【発明を実施するための最良の形態】
【０００８】
上記解決すべき課題にプラスして、第１のＬＥＤ素子群に属する全てのＬＥＤ素子のカソード電極と接続するスイッチ手段として第１のパワーＭＯＳトランジスタと、第２のＬＥＤ素子群に属する全てのＬＥＤ素子のカソード電極と接続する第２のパワーＭＯＳトランジスタとを備えることによって、従来構成のようにバイポーラトランジスタを用いる場合と比べ、スイッチ手段におけるオン電圧を低減することが可能となり、プリンタ電源装置には何らの変更を要しない。小さいチップ面積でありながらオン抵抗を微少値に抑えたＬＥＤヘッドを実現した。
【実施例１】
【０００９】
本実施例は、上記、発明が解決しようとする課題に対処するためのメモリセル回路に関する。但し、本実施例によるメモリセル回路の説明をする前に、本実施例によるメモリセル回路を含むドライバＩＣ全体の概略構成について説明し、その後にメモリセル回路の詳細について説明する。
【００１０】
図１は実施例１のドライバＩＣのブロック構成図である。
このドライバＩＣは、一例として２６個カスケード接続され、対応する被駆動素子としてのＬＥＤ素子と組み合わせたＬＥＤヘッドの形で画像形成装置に実装される。ここではドライバＩＣ１個のみについて以下に説明する。
【００１１】
尚、本発明では、一例として図に示すように１９２個のＬＥＤ素子Ｄ（１）〜Ｄ（１９２）の配列順に、隣接するＬＥＤ素子を一対にして１個のＬＥＤ駆動回路に接続して制御する場合に限定して説明する。ここでは隣接するＬＥＤ素子のアノード（第１の電極）を相互に接続し、該ＬＥＤ素子のカソード（第２の電極）を配列順に交互に振り分けて、奇数番目のＬＥＤ素子の集合を第１のＬＥＤ素子群とし、偶数番目のＬＥＤ素子の集合を第２のＬＥＤ素子群として説明する。
【００１２】
図に示すように、実施例１のドライバＩＣ１００は、Ａ組のシフトレジスタ回路を形成するフリップフロップＦＦＡ１〜ＦＦＡ２５、Ｂ組のシフトレジスタ回路を形成するＦＦＢ１〜ＦＦＢ２５、Ｃ組のシフトレジスタ回路を形成するＦＦＣ１〜ＦＦＣ２５、Ｄ組のシフトレジスタ回路を形成するＦＦＤ１〜ＦＦＤ２５と、Ａ組のラッチ回路を形成するラッチ回路ＬＴＡ１〜ＬＴＡ２４、Ｂ組のラッチ回路を形成するＬＴＢ１〜ＬＴＢ２４、Ｃ組のラッチ回路を形成するＬＴＣ１〜ＬＴＣ２４、Ｄ組のラッチ回路を形成するＬＴＤ１〜ＬＴＤ２４と、Ａ組のメモリセル回路ＭＥＭ（Ａ１）〜ＭＥＭ（Ａ２４）と、Ｂ組のメモリセル回路ＭＥＭ（Ｂ１）〜ＭＥＭ（Ｂ２４）と、Ｃ組のメモリセル回路ＭＥＭ（Ｃ１）〜ＭＥＭ（Ｃ２４）と、Ｄ組のメモリセル回路ＭＥＭ（Ｄ１）〜ＭＥＭ（Ｄ２４）と、Ａ組のマルチプレクサ回路ＭＵＸ（Ａ１）〜ＭＵＸ（Ａ２４）と、Ｂ組のマルチプレクサ回路ＭＵＸ（Ｂ１）〜ＭＵＸ（Ｂ２４）と、Ｃ組のマルチプレクサ回路ＭＵＸ（Ｃ１）〜ＭＵＸ（Ｃ２４）と、Ｄ組のマルチプレクサ回路ＭＵＸ（Ｄ１）〜ＭＵＸ（Ｄ２４）と、Ａ組のＬＥＤ駆動回路ＤＲＶ（Ａ１）〜ＤＲＶ（Ａ２４）と、Ｂ組のＬＥＤ駆動回路ＤＲＶ（Ｂ１）〜ＤＲＶ（Ｂ２４）と、Ｃ組のＬＥＤ駆動回路ＤＲＶ（Ｃ１）〜ＤＲＶ（Ｃ２４）と、Ｄ組のＬＥＤ駆動回路ＤＲＶ（Ｄ１）〜ＤＲＶ（Ｄ２４）とを備える。尚、メモリセル回路としては本実施例によるメモリ回路が用いられ、それ以外の部分には従来から良く知られている構成品が用いられている。
【００１３】
上記Ａ組のシフトレジスタ回路、Ａ組のラッチ回路、Ａ組のメモリセル回路、Ａ組のマルチプレクサ回路、及びＡ組のＬＥＤ駆動回路は、図中縦方向に、それぞれのデータ信号を介して接続される。同様に、上記Ｂ組のシフトレジスタ回路、Ｂ組のラッチ回路、Ｂ組のメモリセル回路、Ｂ組のマルチプレクサ回路、及びＢ組のＬＥＤ駆動回路は、図中縦方向に、それぞれのデータ信号を介して接続される。同様に、上記Ｃ組のシフトレジスタ回路、Ｃ組のラッチ回路、Ｃ組のメモリセル回路、Ｃ組のマルチプレクサ回路、及びＣ組のＬＥＤ駆動回路は、図中縦方向に、それぞれのデータ信号を介して接続される。同様に、上記Ｄ組のシフトレジスタ回路、Ｄ組のラッチ回路、Ｄ組のメモリセル回路、Ｄ組のマルチプレクサ回路、及びＤ組のＬＥＤ駆動回路は、図中縦方向に、それぞれのデータ信号を介して接続される。
【００１４】
但し、シフトレジスタ回路のフリップフロップＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５は、Ａ組からＤ組のラッチ回路には接続されていない。フリップフロップＦＦＡ２５は、トータルセル回路ＭＥＭ（Ｔ）に接続される。上記Ａ、Ｂ、Ｃ、Ｄ、４組のシフトレジスタ回路は、排他的ＮＯＲ（ＥＸ−ＮＯＲ）回路２０１からそれぞれのフリップフロップ回路にクロック信号ＣＬＫを受け入れて、入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３からのデータ信号を受け入れる。また、ＶＲＥＦは基準電圧入力端子であり、図示しない基準電圧回路に接続される。
【００１５】
このように、４組のシフトレジスタを設けることによって、１回のクロックにおいて隣接する４ビットデータを一括して転送することが可能になる。その結果、データ転送のクロック周波数（クロック信号ＣＬＫの周波数）を低減することができる。また、上記の４組のシフトレジスタで印刷データだけでなく光量補正データ（補正値）をも転送する構成としたことにより、各ＩＣの端子数が削減されることでドライバＩＣ間をボンディングワイヤーにより接続する工程が簡単になり、ドライバＩＣのチップサイズが小さくなっている。
【００１６】
ＥＸ−ＮＯＲ回路２０１は、セレクト端子ＳＥＬの論理レベルに従い、差動クロック入力回路２０２の出力信号からシフトレジスタ用のクロック信号ＣＬＫ−Ｐを生成する。
アンドゲート２０７は、端子ＳＴＢに入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎと、端子ＬＯＡＤより入力されるラッチ信号ＬＯＡＤ−Ｐに基づいて、ＬＥＤ駆動回路ＤＲＶに対する駆動制御信号ＤＲＶ−ＯＮを生成する。なお、２０５、２０６はインバータ、２０３、２０４はプルアップ抵抗である。
【００１７】
ドライバＩＣ１００は、制御系統回路として、制御回路ＣＴＲＬ１と、制御回路ＣＴＲＬ２と、制御回路ＣＴＲＬ３と、トータルセル回路ＭＥＭ（Ｔ）と、制御電圧発生回路ＡＤＪとを備えている。
【００１８】
制御回路ＣＴＲＬ１は、ＬＯＡＤ端子からラッチ信号ＬＯＡＤ−Ｐと、インバータ２０５を介してストローブ信号ＨＤ−ＳＴＢ−Ｎをそれぞれ受け入れてデータ書込み信号（ｗｏ０、ｗｏ１、ｗｏ２、ｗｏ３、ｗｅ０、ｗｅ１、ｗｅ２、ｗｅ３）をメモリセル回路ＭＥＭ（Ａ１）〜（Ｄ２４）へ出力する回路である。
【００１９】
制御回路ＣＴＲＬ２は、ＬＯＡＤ端子からラッチ信号ＬＯＡＤ−Ｐと、ＨＳＹＮＣ端子からＨＳＹＮＣ−Ｎをそれぞれ受け入れてマルチプレックス回路ＭＵＸ（Ａ１）〜ＭＵＸ（Ｄ２４）へ上記第１と第２のＬＥＤ素子群への補正データ選択信号を生成して供給する部分である。
制御回路ＣＴＲＬ３は、図示していないＣＰＵから切替信号（ＯＤＤ、ＥＶＥＮ）を受け入れて上記第１のＬＥＤ素子群、及び上記第２のＬＥＤ素子群のカソード端子（第２の電極）を択一的に接地させる部分である。
【００２０】
トータルセル回路ＭＥＭ（Ｔ）は、補正値（補正データ）受入時にフリップフロップＦＦＡ２５から所定の信号を受け入れて、図示しない基準抵抗Ｒｒｅｆの値をチップ毎に設定する回路である。本発明の説明には直接必要としないので説明を割愛する。
【００２１】
以上で、本実施例によるメモリセル回路を含むドライバＩＣの全体構成について概略説明を終了し、以下に本実施例によるメモリセル回路の詳細について説明する。
図２は、実施例１のメモリセル回路の回路構成図である。
図に示すように隣接する２個のドットメモリの回路を示してあり、それぞれを破線にて囲まれる領域で区分けして示している。ここでは、一例として補正値（補正データ）を４ビットデータとして、メモリセル４個を１個のドットに対応するドットメモリとして記載する。
【００２２】
以後の説明では、上記のように一例として図１に示す１９２個のＬＥＤ素子Ｄ（１）〜Ｄ（１９２）を配列順に、隣接するＬＥＤ素子を一対にし、１個のＬＥＤ駆動回路に接続して制御する場合に限定して説明する。ここでは隣接するＬＥＤ素子のアノード（第１の電極）を相互に接続し、該ＬＥＤ素子のカソード（第２の電極）を配列順に交互に振り分けて、奇数番目のＬＥＤ素子の集合を第１のＬＥＤ素子群とし、偶数番目のＬＥＤ素子の集合を第２のＬＥＤ素子群として説明する。更に、第１のＬＥＤ素子群に対応する補正値を格納するドットメモリ群を第１のドットメモリ群とし、第２のＬＥＤ素子群に対応する補正値を格納するドットメモリ群を第２のドットメモリ群として説明する。図中下段部は奇数番目のドットの補正データ（補正値）を格納する部分（第１のドットメモリ群に属するドットメモリ）なので第１のドットメモリとし、上段部は偶数番目のドットの補正データ（補正値）を格納する部分（第２のドットメモリ群に属するドットメモリ）なので第２のドットメモリである。
【００２３】
メモリセル回路ＭＥＭは、バッファ２１０と、インバータ２１１〜２２６と、ＮチャネルＭＯＳトランジスタ２２７〜２３４とを備えている。また、メモリセル回路ＭＥＭは、データ線Ｄと、第１のドットメモリに関するワード線ＷＯ０〜ＷＯ３と、第２のドットメモリに関するワード線ＷＥ０〜ＷＥ３と、第１のドットメモリに関する補正データ出力端子ＯＤＤ０〜ＯＤＤ３と、第２のドットメモリに関する補正データ出力端子ＥＶＮ０〜ＥＶＮ３とを備えている。
【００２４】
メモリセル回路ＭＥＭのデータ線Ｄは、バッファ２１０を介して図１に示すフリップフロップＦＦＡ１、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１、ＦＦＡ２...ＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４等のデータ出力端子Ｑにそれぞれ接続されている。また、ワード線ＷＯ０、ＷＯ１、ＷＯ２、ＷＯ３、ＷＥ０、ＷＥ１、ＷＥ２、ＷＥ３には制御回路ＣＴＲＬ１（図１）からの書き込み信号ｗｏ０、ｗｏ１、ｗｏ２、ｗｏ３、ｗｅ０、ｗｅ１、ｗｅ２、ｗｅ３が、それぞれ入力される。又、データ線Ｄは、ＮチャネルＭＯＳトランジスタ２２７〜２３４の第１の電極に接続されている。
【００２５】
インバータ２１１と２１２、２１３と２１４、２１５と２１６、２１７と２１８、２１９と２２０、２２１と２２２、２２３と２２４、２２５と２２６と、それぞれ入力と出力とが接続され、メモリセルを形成している。ＮチャネルＭＯＳトランジスタ２２７〜２３４の第２の電極はインバータ２１２、２１４、２１６、２１８、２２０、２２２、２２４、２２６の入力端子と接続されている。
【００２６】
ＮチャネルＭＯＳトランジスタ２２７のゲート電極は、ワード線ＷＯ０に接続されている。ＮチャネルＭＯＳトランジスタ２２８のゲート電極は、ワード線ＷＯ１に接続されている。ＮチャネルＭＯＳトランジスタ２２９のゲート電極は、ワード線ＷＯ２に接続されている。ＮチャネルＭＯＳトランジスタ２３０のゲート電極は、ワード線ＷＯ３に接続されている。ＮチャネルＭＯＳトランジスタ２３１のゲート電極は、ワード線ＷＥ０に接続されている。ＮチャネルＭＯＳトランジスタ２３２のゲート電極は、ワード線ＷＥ１に接続されている。ＮチャネルＭＯＳトランジスタ２３３のゲート電極は、ワード線ＷＥ２に接続されている。ＮチャネルＭＯＳトランジスタ２３４のゲート電極は、ワード線ＷＥ３に接続されている。
【００２７】
インバータ２１１からの出力は端子ＯＤＤ０に接続される。インバータ２１３からの出力は端子ＯＤＤ１に接続される。インバータ２１５からの出力は端子ＯＤＤ２に接続される。インバータ２１７からの出力は端子ＯＤＤ３に接続される。インバータ２１９からの出力は端子ＥＶＮ０に接続される。インバータ２２１からの出力は端子ＥＶＮ１に接続される。インバータ２２３からの出力は端子ＥＶＮ２に接続される。インバータ２２５からの出力は端子ＥＶＮ３に接続される。
【００２８】
以上説明したメモリセル回路ＭＥＭには、ＬＥＤ素子１個（１ドット）当たりの補正データ（ｂ０、ｂ１、ｂ２、ｂ３からなる４ビットデータ）がドットメモリ１個（メモリセル４個）に以下の手順で格納される。
【００２９】
ステップＳ１−１
第１のドットメモリに格納すべき補正データのうちｂｉｔ３のものがシフトレジスタ回路（図１）に転送されてくる。次いで書き込み線ＷＯ３がＨｉｇｈレベルになると、ＮチャネルＭＯＳトランジス２３０がオンし、シフトレジスタ回路に格納されているデータがバッファ２１０、データ線Ｄを介して、インバータ２１８と２１７からなるメモリセルに書き込まれる。
【００３０】
ステップＳ１−２
第２のドットメモリに格納すべき補正データのうちｂｉｔ３のものがシフトレジスタ回路（図１）に転送されてくる。次いでワード線ＷＥ３がＨｉｇｈレベルになると、ＮチャネルＭＯＳトランジス２３４がオンし、シフトレジスタ回路に格納されているデータがバッファ２１０、データ線Ｄを介して、インバータ２２６と２２５からなるメモリセルに書き込まれる。
【００３１】
ステップＳ１−３
第１のドットメモリに格納すべき補正データのうちｂｉｔ２のものがシフトレジスタ回路（図１）に転送されてくる。次いでワード線ＷＯ２がＨｉｇｈレベルになると、ＮチャネルＭＯＳトランジス２２９がオンし、シフトレジスタ回路に格納されているデータがバッファ２１０、データ線Ｄを介して、インバータ２１６と２１５からなるメモリセルに書き込まれる。
【００３２】
ステップＳ１−４
第２のドットメモリに格納すべき補正データのうちｂｉｔ２のものがシフトレジスタ回路（図１）に転送されてくる。次いでワード線ＷＥ２がＨｉｇｈレベルになると、ＮチャネルＭＯＳトランジス２３３がオンし、シフトレジスタ回路に格納されているデータがバッファ２１０、データ線Ｄを介して、インバータ２２４と２２３からなるメモリセルに書き込まれる。
【００３３】
ステップＳ１−５
第１のドットメモリに格納すべき補正データのうちｂｉｔ１のものがシフトレジスタ回路（図１）に転送されてくる。次いでワード線ＷＯ１がＨｉｇｈレベルになると、ＮチャネルＭＯＳトランジス２２８がオンし、シフトレジスタ回路に格納されているデータがバッファ２１０、データ線Ｄを介して、インバータ２１４と２１３からなるメモリセルに書き込まれる。
【００３４】
ステップＳ１−６
第２のドットメモリに格納すべき補正データのうちｂｉｔ１のものがシフトレジスタ回路（図１）に転送されてくる。次いでワード線ＷＥ１がＨｉｇｈレベルになると、ＮチャネルＭＯＳトランジス２３２がオンし、シフトレジスタ回路に格納されているデータがバッファ２１０、データ線Ｄを介して、インバータ２２２と２２１からなるメモリセルに書き込まれる。
【００３５】
ステップＳ１−７
第１のドットメモリに格納すべき補正データのうちｂｉｔ０のものがシフトレジスタ回路（図１）に転送されてくる。次いでワード線ＷＯ０がＨｉｇｈレベルになると、ＮチャネルＭＯＳトランジス２２７がオンし、シフトレジスタ回路に格納されているデータがバッファ２１０、データ線Ｄを介して、インバータ２１２と２１１からなるメモリセルに書き込まれる。
【００３６】
ステップＳ１−８
第２のドットメモリに格納すべき補正データのうちｂｉｔ０のものがシフトレジスタ回路（図１）に転送されてくる。次いでワード線ＷＥ０がＨｉｇｈレベルになると、ＮチャネルＭＯＳトランジス２３１がオンし、シフトレジスタ回路に格納されているデータがバッファ２１０、データ線Ｄを介して、インバータ２２０と２１９からなるメモリセルに書き込まれる。
【００３７】
尚、上記説明中で、バッファ２１０の出力がＨｉｇｈレベルのとき，ＮチャネルＭＯＳトランジスタ２２７から２３４をオンしてメモリセルへ伝達される信号電位はバッファ２１０の出力電位よりもＮチャネルＭＯＳトランジスタ２２７から２３４のゲート閾値電圧程度低い値となる。このためメモリセルの入力閾値電圧は、ＮチャネルＭＯＳトランジスタ２２７から２３４のゲート閾値電圧によるＨｉｇｈレベル低下を考慮して通常のインバータよりも低く設定される。
【００３８】
以上説明したように、本実施例によるメモリセル回路では、対になる第１のドットメモリと第２のメモリセットとを１本のデータ線を介して直列に接続したので、データ線に接続するＮチャネルＭＯＳトランジスタ（パストランジスタ）の数量を半分に削減することが可能になるので、ＩＣチップ面積を削減し、ＬＥＤヘッドのコスト削減に寄与できるという効果を得る。ここでは、データ線を図中左側に１本配設してチップサイズの削減を行ったものであるが、従来から良く知られているメモリセル回路では相補データ線を図中右側に配設した場合には、増加したもう一本のデータ線に付随するＮチャネルＭＯＳトランジスタを配設する必要があり、コスト低減の制約となっていた。
【実施例２】
【００３９】
実施例１では、対になる第１のドットメモリと第２のドットメモリとを１本のデータ線で直列に接続したので、データ線に接続するパストランジスタの数量を削減することを可能にした。しかし、第１の実施例においては図２に示すメモリセルごとにワード線（ＷＯ０〜ＷＯ３、ＷＥ０〜ＷＥ３）を設ける必要があり、必然的に配線本数を多く必要とし、これを配設するためのＩＣキャップ面積を多く占有していた。そこで本実施例では、第１のドットメモリと第２のドットメモリとに接続されるワード線を共有化すると共に、第１のドットメモリと第２のドットメモリとを選択するための選択手段を設ける。
【００４０】
図３は、実施例２のドライバＩＣのブロック構成図である。
図に示すように本実施例のドライバＩＣ２００は、実施例１のドライバＩＣ１００に於ける、制御回路ＣＴＲＬ１が制御回路ＣＴＲＬ１１に、Ａ組のメモリセル回路ＭＥＭ（Ａ１）〜ＭＥＭ（Ａ２４）がＡ組のメモリセル回路ｍｅｍ（Ａ１）〜ｍｅｍ（Ａ２４）に、Ｂ組のメモリセル回路ＭＥＭ（Ｂ１）〜ＭＥＭ（Ｂ２４）がＢ組のメモリセル回路ｍｅｍ（Ｂ１）〜ｍｅｍ（Ｂ２４）に、Ｃ組のメモリセル回路ＭＥＭ（Ｃ１）〜ＭＥＭ（Ｃ２４）がＣ組のメモリセル回路ｍｅｍ（Ｃ１）〜ｍｅｍ（Ｃ２４）に、Ｄ組のメモリセル回路ＭＥＭ（Ｄ１）〜ＭＥＭ（Ｄ２４）がＤ組のメモリセル回路ｍｅｍ（Ｄ１）〜ｍｅｍ（Ｄ２４）に、それぞれ置き換わっただけであって、その他の部分は実施例１におけるドライバＩＣ１００と全く同様である。以下に相違部分のみについて説明する。
【００４１】
制御回路ＣＴＲＬ１１は、ＬＯＡＤ端子からラッチ信号ＬＯＡＤ−Ｐを、インバータ１０５を介してストローブ信号ＨＤ−ＳＴＢ−Ｎをそれぞれ受け入れてデータ書込み信号（ｗｏ０、ｗｏ１、ｗｏ２、ｗｏ３）と、データ線切替信号（ｅ１、ｅ２）をメモリセル回路ＭＥＭ（Ａ１）〜（Ｄ２４）へ出力する回路である。
【００４２】
図４は、実施例２のメモリセル回路の回路構成図である。
図に示すように隣接する２個のドットメモリの回路を、それぞれを破線にて囲まれる領域で区分けして示している。ここでは、一例として補正値（補正データ）を４ビットデータとして、メモリセル４個を１個のドットに対応するドットメモリとして記載する。
【００４３】
以後の説明では、上記のように一例として図３に示すように１９２個のＬＥＤ素子Ｄ（１）〜Ｄ（１９２）を配列順に、隣接するＬＥＤ素子を一対にし、１個のＬＥＤ駆動回路に接続して制御する場合に限定して説明する。ここでは隣接するＬＥＤ素子のアノード（第１の電極）を相互に接続し、該ＬＥＤ素子のカソード（第２の電極）を配列順に交互に振り分けて、奇数番目のＬＥＤ素子の集合を第１のＬＥＤ素子群とし、偶数番目のＬＥＤ素子の集合を第２のＬＥＤ素子群として説明する。更に、第１のＬＥＤ素子群に対応する補正値を格納するドットメモリ群を第１のドットメモリ群とし、第２のＬＥＤ素子群に対応する補正値を格納するドットメモリ群を第２のドットメモリ群として説明する。図中左側部は奇数番目のドットの補正データを格納する部分（第１のドットメモリ群に属するドットメモリ）なので第１のドットメモリとし、右側部は偶数番目のドットの補正データを格納する部分（第２のドットメモリ群に属するドットメモリ）なので第２のドットメモリとして説明する。
【００４４】
メモリセル回路ｍｅｍ１１は、バッファ３０３を備え，補正メモリセルを構成するインバータ３０５〜３１２、３２９〜３３６と、ＮチャネルＭＯＳトランジスタ３１３〜３２６、３３７〜３５０とを備えている。また、メモリセル回路ｍｅｍ１１は、データ線Ｄと、データ線イネイブル信号（ｅ１、ｅ２）を制御回路ＣＴＲＬ１１から受け入れるデータ信号イネイブル線Ｅ１、Ｅ２と、ワード線Ｗ０〜Ｗ３と、奇数番目ドット（第１のドットメモリ）に関する補正データ出力端子ＯＤＤ０〜ＯＤＤ３と、偶数番目ドット（第２のドットメモリ）に関する補正データ出力端子ＥＶＮ０〜ＥＶＮ３とを備えている。
【００４５】
メモリセル回路ｍｅｍのデータ線Ｄは、バッファ３０３を介して図３に示すフリップフロップＦＦＡ１、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１、ＦＦＡ２...ＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４等のデータ出力端子Ｑにそれぞれ接続されている。また、ワード線ＷＯ０、ＷＯ１、ＷＯ２、ＷＯ３は、制御回路ＣＴＲＬ１１（図３）の該当するワード端子に接続される。制御回路ＣＴＲＬ１１（図３）から書き込み信号ｗｏ０、ｗｏ１、ｗｏ２、ｗｏ３が、データ信号イネイブル線Ｅ１、Ｅ２には、制御回路ＣＴＲＬ１１（図３）からデータ線イネイブル信号ｅ１、ｅ２が、それぞれ入力される。又、データ線Ｄは、ＮチャネルＭＯＳトランジスタ３１３、３１７、３２１、３２５、３３７、３４１、３４５、３４９の第１の電極に接続されている。
【００４６】
インバータ３０６と３０５、３０８と３０７、３１０と３０９、３１２と３１１、３３０と３２９、３３２と３３１、３３４と３３３、３３６と３３５は出力と入力とが接続され、メモリセルを形成している。ＮチャネルＭＯＳトランジスタ３１３と３１４、３１７と３１８、３２１と３２２、３２５と３２６、３３７と３３８、３４１と３４２、３４５と３４６、３４９と３５０とはそれぞれ直列接続され、直列接続の一端はデータ線Ｄにそれぞれ接続され、他の一端は３０６，３０８，３１０，３１２，３３０，３３２，３３４，３３６の入力に接続される。
【００４７】
ＮチャネルＭＯＳトランジスタ３１４、３３８のゲート電極は、ワード線Ｗ０に接続されている。ＮチャネルＭＯＳトランジスタ３１８、３４２のゲート電極は、ワード線Ｗ１に接続されている。ＮチャネルＭＯＳトランジスタ３２２、３４６のゲート電極は、ワード線Ｗ２に接続されている。ＮチャネルＭＯＳトランジスタ３２６、３５０のゲート電極は、ワード線Ｗ３に接続されている。また、データ信号イネイブル線Ｅ１は、ＮチャネルＭＯＳトランジスタ３１３、３１７、３２１、３２５のゲート電極に接続され、データ信号イネイブル線Ｅ２は、ＮチャネルＭＯＳトランジスタ３３７、３４１、３４５、３４９のゲート電極に接続される。
【００４８】
インバータ３０５からの出力は端子ＯＤＤ０に接続される。インバータ３０７からの出力は端子ＯＤＤ１に接続される。インバータ３０９からの出力は端子ＯＤＤ２に接続される。インバータ３１１からの出力は端子ＯＤＤ３に接続される。インバータ３２９からの出力は端子ＥＶＮ０に接続される。インバータ３３１からの出力は端子ＥＶＮ１に接続される。インバータ３３３からの出力は端子ＥＶＮ２に接続される。インバータ３３５からの出力は端子ＥＶＮ３に接続される。
【００４９】
以上説明したメモリセル回路ｍｅｍは、ＬＥＤ素子１個（１ドット）当たりの補正データ（ｂ０、ｂ１、ｂ２、ｂ３からなる４ビットデータ）がドットメモリ１個（メモリセル４個に以下の手順で格納される。
【００５０】
ステップＳ２−１
第１のドットメモリ（図４の左側）に格納すべき補正データのうちｂｉｔ３のものがシフトレジスタ回路（図３）に転送されてくる。次にデータ信号イネイブル線Ｅ１がＨｉｇｈ、データ信号イネイブル線Ｅ２がＬｏｗレベルとなり第１のドットメモリ（図４の左側）が選択される。このときＮチャネルＭＯＳトランジスタ３１３、３１７、３２１、３２５がオンする。ついでワード線Ｗ３がＨｉｇｈレベルになる。このときＮチャネルＭＯＳトランジス３２６がオンし、シフトレジスタ回路に格納された補正データがバッファ３０３、データ線Ｄを介してインバータ３１２と３１１からなるメモリセルに書き込まれる。
【００５１】
ステップＳ２−２
第２のドットメモリ（図４の右側）に格納すべき補正データのうちｂｉｔ３のものがシフトレジスタ回路（図３）に転送されてくる。次にデータ信号イネイブル線Ｅ２がＨｉｇｈ、データ信号イネイブル線Ｅ１がＬｏｗレベルとなり第２ドットメモリ（図４の右側）が選択される。このときＮチャネルＭＯＳトランジスタ３３７、３４１、３４５、３４９がオンする。ついでワード線Ｗ３がＨｉｇｈレベルになる。このときＮチャネルＭＯＳトランジス３５０がオンし、シフトレジスタ回路に格納された補正データがバッファ３０３、データ線Ｄを介してインバータ３３６と３３５からなるメモリセルに書き込まれる。
【００５２】
ステップＳ２−３
第１のドットメモリ（図４の左側）に格納すべき補正データのうちｂｉｔ２のものがシフトレジスタ回路（図３）に転送されてくる。次にデータ信号イネイブル線Ｅ１がＨｉｇｈ、データ信号イネイブル線Ｅ２がＬｏｗレベルとなり第１のドットメモリ（図４の左側）が選択される。このときＮチャネルＭＯＳトランジスタ３１３、３１７、３２１、３２５がオンする。ついでワード線Ｗ２がＨｉｇｈレベルになる。このときＮチャネルＭＯＳトランジス３２２がオンし、シフトレジスタ回路に格納された補正データがバッファ３０３、データ線Ｄを介してインバータ３１０と３０９からなるメモリセルに書き込まれる。
【００５３】
ステップＳ２−４
第２のドットメモリ（図４の右側）に格納すべき補正データのうちｂｉｔ２のものがシフトレジスタ回路（図３）に転送されてくる。次にデータ信号イネイブル線Ｅ２がＨｉｇｈ、データ信号イネイブル線Ｅ１がＬｏｗレベルとなり第２ドットメモリ（図４の右側）が選択される。このときＮチャネルＭＯＳトランジスタ３３７、３４１、３４５、３４９がオンする。ついでワード線Ｗ２がＨｉｇｈレベルになる。このときＮチャネルＭＯＳトランジス３４６がオンし、シフトレジスタ回路に格納された補正データがバッファ３０３、データ線Ｄを介してインバータ３３４と３３３からなるメモリセルに書き込まれる。
【００５４】
ステップＳ２−５
第１のドットメモリ（図４の左側）に格納すべき補正データのうちｂｉｔ１のものがシフトレジスタ回路（図３）に転送されてくる。次にデータ信号イネイブル線Ｅ１がＨｉｇｈ、データ信号イネイブル線Ｅ２がＬｏｗレベルとなり第１のドットメモリ（図４の左側）が選択される。このときＮチャネルＭＯＳトランジスタ３１３、３１７、３２１、３２５がオンする。ついでワード線Ｗ１がＨｉｇｈレベルになる。このときＮチャネルＭＯＳトランジス３１８がオンし、シフトレジスタ回路に格納された補正データがバッファ３０３、データ線Ｄを介してインバータ３０８と３０７からなるメモリセルに書き込まれる。
【００５５】
ステップＳ２−６
第２のドットメモリ（図４の右側）に格納すべき補正データのうちｂｉｔ１のものがシフトレジスタ回路（図３）に転送されてくる。次にデータ信号イネイブル線Ｅ２がＨｉｇｈ、データ信号イネイブル線Ｅ１がＬｏｗレベルとなり第２ドットメモリ（図４の右側）が選択される。このときＮチャネルＭＯＳトランジスタ３３７、３４１、３４５、３４９がオンする。ついでワード線Ｗ１がＨｉｇｈレベルになる。このときＮチャネルＭＯＳトランジス３４２がオンし、シフトレジスタ回路に格納された補正データがバッファ３０３、データ線Ｄを介してインバータ３３２と３３１からなるメモリセルに書き込まれる。
【００５６】
ステップＳ２−７
第１のドットメモリ（図４の左側）に格納すべき補正データのうちｂｉｔ０のものがシフトレジスタ回路（図３）に転送されてくる。次にデータ信号イネイブル線Ｅ１がＨｉｇｈ、データ信号イネイブル線Ｅ２がＬｏｗレベルとなり第１のドットメモリ（図４の左側）が選択される。このときＮチャネルＭＯＳトランジスタ３１３、３１７、３２１、３２５がオンする。ついでワード線Ｗ０がＨｉｇｈレベルになる。このときＮチャネルＭＯＳトランジス３１８がオンし、シフトレジスタ回路に格納された補正データがバッファ３０３、データ線Ｄを介してインバータ３０６と３０５からなるメモリセルに書き込まれる。
【００５７】
ステップＳ２−８
第２のドットメモリ（図４の右側）に格納すべき補正データのうちｂｉｔ０のものがシフトレジスタ回路（図３）に転送されてくる。次にデータ信号イネイブル線Ｅ２がＨｉｇｈ、データ信号イネイブル線Ｅ１がＬｏｗレベルとなり第２ドットメモリ（図４の右側）が選択される。このときＮチャネルＭＯＳトランジスタ３３７、３４１、３４５、３４９がオンする。ついでワード線Ｗ０がＨｉｇｈレベルになる。このときＮチャネルＭＯＳトランジス３３８がオンし、シフトレジスタ回路に格納された補正データがバッファ３０３、データ線Ｄを介してインバータ３３０と３２９からなるメモリセルに書き込まれる。
【００５８】
尚、上記説明中で、バッファ３０３の出力がＨｉｇｈレベルのとき、ＮチャネルＭＯＳトランジスタ３１３、３１４をオンしてメモリセルへ伝達される信号電位はバッファ３０３の出力電位よりもＮチャネルＭＯＳトランジスタ３１３あるいは３１４のゲート閾値電圧程度低い値となる。このためインバータの入力閾値電圧は、ＮチャネルＭＯＳトランジスタ（３１３あるいは３１４）のゲート閾値電圧によるＨｉｇｈレベル低下を考慮して通常のインバータよりも低く設定される。
【００５９】
以上説明したように、本実施例によるメモリセル回路では、対になる第１のドットメモリと第２のメモリセットとを１本のデータ線を介して接続したので、実施例１と同様に該データ線に接続するＮチャネルＭＯＳトランジスタ（パストランジスタ）の数量を削減することが可能になる。更に、第１のドットメモリと第２のドットメモリとでワード線を共用するので、該配線の専有面積を削減することができ、ＩＣチップ面積を削減し、ＬＥＤヘッドのコスト削減に寄与できるという効果を得る。ここでは、データ線を図中ドットメモリの左側に１本配設した場合について説明したが、相補データ線を図中ドットメモリの右側に配設した場合であっても同様の効果が得られる。
【００６０】
本実施例にて示すメモリセル回路においては、データ信号イネイブル線を設けることで、ワード線を第１のドットメモリ、及び第２のドットメモリとで共用することが出来た。その結果ワード線の本数を大幅に削減することが出来たので、実施例１の効果に加えて、ＩＣチップ面積を削減することが可能となり、ＬＥＤヘッドのコスト削減に寄与できるという効果を得る。
【実施例３】
【００６１】
メモリセル回路から補正値読み出し位置（ビットデータを読み出す端子）を選択するマルチプレクサ回路では、補正値読み出し位置を切り替える際に、マルチプレクサ回路内部で入力データ同士が衝突することによるメモリ格納データの反転を防止するためにその入力端子にバッファ回路を設けていた。本実施例では、該バッファ回路を削除し、読み出しデータ選択手段にデータ選択信号を供給するデータ選択信号発生手段を備え、該データ選択信号発生手段は、読み出し位置データ選択手段にデータ選択信号を供給し、後に続く別のデータ選択信号との間に全てのデータ選択信号オフのタイミングを設ける。以下に、最初にマルチプレクサ回路のみについて説明し、続いてデータ選択信号を供給するデータ選択信号発生手段について説明し、更に両者の接続について説明する。尚、本実施例によるマルチプレクサ回路ＭＵＸを含むドライバＩＣ全体の概略構成は、実施例１または実施例２と全く同様なので説明を省略する。
【００６２】
図５は、実施例３のマルチプレクサ回路の回路構成図である。
このマルチプレクサ回路は図３のマルチプレクサ回路ＭＵＸ（Ａ１）〜ＭＵＸ（Ａ２４）と、マルチプレクサ回路ＭＵＸ（Ｂ１）〜ＭＵＸ（Ｂ２４）と、マルチプレクサ回路ＭＵＸ（Ｃ１）〜ＭＵＸ（Ｃ２４）と、マルチプレクサ回路ＭＵＸ（Ｄ１）〜ＭＵＸ（Ｄ２４）とに該当する。図に於いて、５０１〜５０８はＮチャネルＭＯＳトランジスタである。ＮチャネルＭＯＳトランジスタ５０１の第１の電極はＯＤＤ０端子に接続され、第２の電極は出力端子Ｙ０と接続される。ＮチャネルＭＯＳトランジスタ５０３の第１の電極はＯＤＤ１端子に接続され、第２の電極は出力端子Ｙ１と接続される。ＮチャネルＭＯＳトランジスタ５０５の第１の電極はＯＤＤ２端子に接続され、第２の電極は出力端子Ｙ２と接続される。ＮチャネルＭＯＳトランジスタ５０７の第１の電極はＯＤＤ３端子に接続され、第２の電極は出力端子Ｙ３と接続される。ＮチャネルＭＯＳトランジスタ５０２の第１の電極はＥＶＮ０端子に接続され、第２の電極は出力端子Ｙ０と接続される。ＮチャネルＭＯＳトランジスタ５０４の第１の電極はＥＶＮ１端子に接続され、第２の電極は出力端子Ｙ１と接続される。ＮチャネルＭＯＳトランジスタ５０６の第１の電極はＥＶＮ２端子に接続され、第２の電極は出力端子Ｙ２と接続される。ＮチャネルＭＯＳトランジスタ５０８の第１の電極はＥＶＮ３端子に接続され、第２の電極は出力端子Ｙ３と接続される。
【００６３】
データ選択線Ｓ１ＰはＮチャネルＭＯＳトランジスタ５０１、５０３、５０５、５０７のゲート電極と接続され、データ選択線Ｓ２ＰはＮチャネルＭＯＳトランジスタ５０２、５０４、５０６、５０８のゲート電極と接続されている。いま、データ選択線Ｓ１ＰがＨｉｇｈレベルにあるとき、データ選択線Ｓ２ＰはＬｏｗレベルに設定される。従って、ＮチャネルＭＯＳトランジスタ５０１、５０３、５０５、５０７はそれぞれオンしており、ＮチャネルＭＯＳトランジスタ５０２、５０４、５０６、５０８はそれぞれオフすることになる。このとき、マルチプレクサ回路に入力されたＯＤＤ０信号はオンしているＮチャネルＭＯＳトランジスタ５０１を介してＹ０端子より出力される。
【００６４】
出力端子Ｙ１〜Ｙ３においても同様にＯＤＤ１〜ＯＤＤ３端子と同一論理値が出力される。別の場合として、データ選択線Ｓ２Ｐ信号がＨｉｇｈレベルのときＳ１Ｐ信号はＬｏｗレベルに設定される。従って、ＮチャネルＭＯＳトランジスタ５０２、５０４、５０６、５０８はそれぞれオンしており、ＮチャネルＭＯＳトランジスタ５０１、５０３、５０５、５０７はそれぞれオフすることになる。このとき、マルチプレクサ回路に入力されたＥＶＮ０信号はオンしているＮチャネルＭＯＳトランジスタ５０２を介してＹ０端子より出力される。出力端子Ｙ１〜Ｙ３においても同様にＥＶＮ１〜ＥＶＮ３端子と同一論理値が出力される。
【００６５】
このように、データ選択線Ｓ１Ｐおよび切替線Ｓ２Ｐに印加される論理値によりＯＤＤ０もしくはＥＶＮ０信号、ＯＤＤ１もしくはＥＶＮ１信号、ＯＤＤ２もしくはＥＶＮ２信号、ＯＤＤ３もしくはＥＶＮ３信号が選択されて出力端子Ｙ０〜Ｙ３より出力されることになる。
【００６６】
図６は、実施例３の切替信号発生手段の回路構成図である。
図に示す回路は、制御回路ＣＴＲＬ２（図１、図２）の内部に含まれている。５０１はトグルフリップフロップであり、フリップフロップＱ１のＤ入力をＱＮ出力に接続して構成される。フリップフロップＱ１のクロック入力端子にはラッチ信号であるＬＯＡＤ−Ｐ信号が入力され、Ｑ１のリセット端子には、後述するヘッドの同期信号であるＨＳＹＮＣ−Ｎ信号が入力される。
【００６７】
ＮＯＲ１、ＮＯＲ２はノアゲートであり、ノアゲートＮＯＲ２の一方の入力端子はＱ１のＱ出力と接続され、他方の入力端子はノアゲートＮＯＲ１の出力に接続される。ノアゲートＮＯＲ１の一方の入力端子はノアゲートＮＯＲ２の出力端子と接続され、他方の入力端子はＱ１のＱＮ出力と接続される。また、ノアゲートＮＯＲ２、ノアゲートＮＯＲ１の出力はデータ選択線Ｓ２Ｐ（図５）、データ選択線Ｓ１Ｐ（図５）に接続される。
【００６８】
図７は、実施例３の制御回路の動作を説明するタイムチャートである。
図において信号波形は、上から順番に、ＨＳＹＮＣ−Ｎ信号、ＬＯＡＤ−Ｐ信号、Ｑ出力端子の状態Ｑ１−Ｐ、ＱＮ端子の状態Ｑ１−Ｎ、データ選択線Ｓ１Ｐの状態、データ選択線Ｓ２Ｐの状態、各信号に共通の時刻を、それぞれ表している。
【００６９】
時刻Ｔ１
制御回路ＣＴＲＬ２（図１、図２）がＨＳＹＮＣ−Ｎ信号の負極性パルスを受け入れてフリップフロップＱ１は初期化されＱ１−Ｐ信号はＬｏｗレベル、Ｑ１−Ｎ信号はＨｉｇｈレベルとなる。
【００７０】
時刻Ｔ２
ついで図示しない奇数ドットデータの転送処理が完了して制御回路ＣＴＲＬ２（図１、図２）はラッチ信号ＬＯＡＤ−Ｐを受け入れる。
【００７１】
時刻Ｔ３
これによりフリップフロップＱ１は論理反転してＱ１−ＰはＨｉｇｈ、Ｑ１−ＮはＬｏｗになる。
【００７２】
時刻Ｔ４
ノアゲートＮＯＲ２の出力はノアゲートＮＯＲ１の入力に接続され（図６）、ノアゲートＮＯＲ１の出力はノアゲートＮＯＲ２の入力と接続されている（図６）ので、上記信号遷移による影響はデータ選択線Ｓ２Ｐにおいて先に現れ、データ選択線Ｓ２ＰはＨｉｇｈからＬｏｗへと遷移する。
時刻Ｔ５
しかる後にデータ選択線Ｓ１ＰがＬｏｗからＨｉｇｈへと遷移する。
【００７３】
時刻Ｔ６
次いで図示しない偶数ドットデータの転送処理が完了して制御回路ＣＴＲＬ２（図１、図２）はラッチ信号ＬＯＡＤ−Ｐを受け入れる。
【００７４】
時刻Ｔ７
フリップフロップＱ１は論理反転し、Ｑ１−ＰはＨｉｇｈからＬｏｗへ、Ｑ１−ＮはＬｏｗからＨｉｇｈへと変化する。
【００７５】
時刻Ｔ８
上記状態変化に伴い、まずデータ選択線Ｓ１ＰがＨｉｇｈからＬｏｗへ遷移する。
時刻Ｔ９
その後データ選択線Ｓ２ＰがＬｏｗからＨｉｇｈへ遷移する。
【００７６】
以後同様の動作を繰り返す。ここでは、以下の点に留意すべきである。図６に示す回路においてはノアゲートＮＯＲ２の出力はノアゲートＮＯＲ１の入力に接続され、ノアゲートＮＯＲ１の出力はノアゲートＮＯＲ２の入力と接続されている。従って、信号伝達に明確な順序関係が与えられている。このため、図中ハッチング部分（Ｔ４〜Ｔ５、及びＴ８〜Ｔ９）に、データ選択線Ｓ１Ｐとデータ選択線Ｓ２Ｐの両方がオフする期間が発生することになる。
【００７７】
図８は、マルチプレクサ回路とメモリセル回路の接続比較例である。
この図は、従来のマルチプレクサ回路と、従来のメモリセル回路の接続例を表している。
図中５１３はバッファであり、５１２はインバータである。５１４〜５１７、５１０はインバータであり、５１８〜５２１はＮチャネルＭＯＳトランジスタである。５１１はアンドゲートとオアゲートからなる従来のマルチプレクサ回路である。
【００７８】
破線部（ａ）、（ｂ）はメモリセル回路を示しており、図では奇数ドットおよび偶数ドットの補正データのうちＯＤＤ０とＥＶＮ０のみを記載している。図から分かるように、インバータ５１０の入力はデータ選択線Ｓ１Ｐ、及びデータ選択線Ｓ２Ｐに直接接続されている。従って、データ選択線Ｓ１Ｐと、データ選択線Ｓ２Ｐの信号遷移過程においてはデータ選択線Ｓ１Ｐと、データ選択線Ｓ２Ｐが同時にオンする一瞬が生じ得る。その結果、メモリセル間のデータ衝突する場合も発生しうる。この問題を回避するために、複数のデータ選択線同士が両方オフする期間を設け、データ選択線の信号遷移時にいずれか片方のデータだけが選択され、複数のデータ同士がマルチプレクサ回路内での衝突することがなくなる。
【００７９】
一方、本実施例では、制御回路ＭＵＸ（図１、図２）の内部に図５で示すような上記選択信号発生手段を備え、図８のマルチプレクサ回路５１１のかわりに図５に示すマルチプレクサ回路を使用するとともに、図６に示す切替信号発生手段を使用することによって、奇数ドット補正データと偶数ドット補正データの切替えのオンタイミングの途中に両方オフとなるタイミングを挿入することに成功している。従って、データ選択信号の遷移時に奇数ドット補正データと偶数ドット補正データとが衝突することはなくなる。また多く使用されるマルチプレクサ回路は図５に示すように簡単な構成で良くなり、ＬＥＤヘッドの低コスト化に大きく寄与することができるという効果を得る。
【実施例４】
【００８０】
本実施例では、上記実施例３とは異なるマルチプレクサの回路を構成する。
図９は、実施例４のマルチプレクサの回路構成図である。
図に於いて、６０１〜６０８はＮチャネルＭＯＳトランジスタ、６０９〜６１６はＰチャネルＭＯＳトランジスタである。ＮチャネルＭＯＳトランジスタ６０１とＰチャネルＭＯＳトランジスタ６０９の第１の電極と第２電極同士は接続され、両者でトランスミッションゲート回路が構成されている。
【００８１】
ＮチャネルＭＯＳトランジスタ６０２とＰチャネルＭＯＳトランジスタ６１０の第１の電極と第２電極同士は接続され、両者でトランスミッションゲート回路が構成されている。ＮチャネルＭＯＳトランジスタ６０３とＰチャネルＭＯＳトランジスタ６１１の第１の電極と第２電極同士は接続され、両者でトランスミッションゲート回路が構成されている。ＮチャネルＭＯＳトランジスタ６０４とＰチャネルＭＯＳトランジスタ６１２の第１の電極と第２電極同士は接続され、両者でトランスミッションゲート回路が構成されている。
【００８２】
ＮチャネルＭＯＳトランジスタ６０５とＰチャネルＭＯＳトランジスタ６１３の第１の電極と第２電極同士は接続され、両者でトランスミッションゲート回路が構成されている。ＮチャネルＭＯＳトランジスタ６０６とＰチャネルＭＯＳトランジスタ６１４の第１の電極と第２電極同士は接続され、両者でトランスミッションゲート回路が構成されている。ＮチャネルＭＯＳトランジスタ６０７とＰチャネルＭＯＳトランジスタ６１５の第１の電極と第２電極同士は接続され、両者でトランスミッションゲート回路が構成されている。ＮチャネルＭＯＳトランジスタ６０８とＰチャネルＭＯＳトランジスタ６１６の第１の電極と第２電極同士は接続され、両者でトランスミッションゲート回路が構成されている。
【００８３】
ＮチャネルＭＯＳトランジスタ６０１とＰチャネルＭＯＳトランジスタ６０９の第１の電極はＯＤＤ０端子に接続され、それぞれの第２の電極は出力端子Ｙ０と接続される。ＮチャネルＭＯＳトランジスタ６０２とＰチャネルＭＯＳトランジスタ６１０の第１の電極はＥＶＮ０端子に接続され、それぞれの第２の電極は出力端子Ｙ０と接続される。
【００８４】
ＮチャネルＭＯＳトランジスタ６０３とＰチャネルＭＯＳトランジスタ６１１の第１の電極はＯＤＤ１端子に接続され、それぞれの第２の電極は出力端子Ｙ１と接続される。ＮチャネルＭＯＳトランジスタ６０４とＰチャネルＭＯＳトランジスタ６１２の第１の電極はＥＶＮ１端子に接続され、それぞれの第２の電極は出力端子Ｙ１と接続される。
【００８５】
ＮチャネルＭＯＳトランジスタ６０５とＰチャネルＭＯＳトランジスタ６１３の第１の電極はＯＤＤ２端子に接続され、それぞれの第２の電極は出力端子Ｙ２と接続される。ＮチャネルＭＯＳトランジスタ６０６とＰチャネルＭＯＳトランジスタ６１４の第１の電極はＥＶＥＮ２端子に接続され、それぞれの第２の電極は出力端子Ｙ２と接続される。
【００８６】
ＮチャネルＭＯＳトランジスタ６０７とＰチャネルＭＯＳトランジスタ６１５の第１の電極はＯＤＤ２端子に接続され、それぞれの第２の電極は出力端子Ｙ３と接続される。ＮチャネルＭＯＳトランジスタ６０８とＰチャネルＭＯＳトランジスタ６１６の第１の電極はＥＶＥＮ２端子に接続され、それぞれの第２の電極は出力端子Ｙ３と接続される。
【００８７】
データ選択線Ｓ１ＰはＮチャネルＭＯＳトランジスタ６０１、６０３、６０５、６０７のゲート電極に接続される。データ選択線Ｓ１ＮはＰチャネルＭＯＳトランジスタ６０９、６１１、６１３、６１５のゲート電極に接続される。データ選択線Ｓ２ＰはＮチャネルＭＯＳトランジスタ６０２、６０４、６０６、６０８のゲート電極に接続される。データ選択線Ｓ２ＮはＰチャネルＭＯＳトランジスタ６１０、６１２、６１４、６１６のゲート電極に接続される。
【００８８】
いま、データ選択線Ｓ１ＰがＨｉｇｈ、データ選択線Ｓ１ＮがＬｏｗレベルにあるとき、データ選択線Ｓ２ＰはＬｏｗ、データ選択線Ｓ２ＮはＨｉｇｈレベルに設定される。従って、ＮチャネルＭＯＳトランジスタ６０１、６０３、６０５、６０７、及びＰチャネルＭＯＳトランジスタ、６０９、６１１、６１３、６１５はそれぞれオンしており、ＮチャネルＭＯＳトランジスタ６０２、６０４、６０６、６０８、及びＰチャネルＭＯＳトランジスタ、６１０、６１２、６１４、６１６はそれぞれオフすることになる。
【００８９】
このとき、マルチプレクサ回路に入力されたＯＤＤ０信号はオンしているＮチャネルＭＯＳトランジスタ６０１、ＰチャネルＭＯＳトランジスタ６０９を介してＹ０端子より出力される。出力端子Ｙ１〜Ｙ３においても同様にＯＤＤ１〜ＯＤＤ３端子と同一論理値が出力される。別の場合として、データ選択線Ｓ２ＰがＨｉｇｈ、データ選択線Ｓ２ＮがＬｏｗレベルのときデータ選択線Ｓ１ＰはＬｏｗ、データ選択線Ｓ１ＮはＨｉｇｈレベルに設定される。従って、ＮチャネルＭＯＳトランジスタ６０２、６０４、６０６、６０８、及びＰチャネルＭＯＳトランジスタ、６１０、６１２、６１４、６１６はそれぞれオンしており、ＮチャネルＭＯＳトランジスタ６０１、６０３、６０５、６０７、６０９、ＰチャネルＭＯＳトランジスタ、６１１、６１３、６１５はそれぞれオフすることになる。
【００９０】
このとき、マルチプレクサ回路に入力されたＥＶＮ０信号はオンしているＰチャネルＭＯＳトランジスタ６０２、ＮチャネルＭＯＳトランジスタ６１０を介して出力端子Ｙ０より出力される。出力端子Ｙ１〜Ｙ３においても同様にＥＶＮ１〜ＥＶＮ３端子と同一論理値が出力される。このように、データ選択線Ｓ１Ｐ、データ選択線Ｓ１Ｎ、データ選択線Ｓ２Ｐ、及びデータ選択線Ｓ２Ｎの論理値によりＯＤＤ０信号もしくはＥＶＮ０信号，ＯＤＤ１信号もしくはＥＶＮ１信号、ＯＤＤ２信号もしくはＥＶＮ２信号、ＯＤＤ３信号もしくはＥＶＮ３信号が選択されて出力端子Ｙ０〜Ｙ３より出力されることになる。
【００９１】
図１０は、実施例４の切替信号発生手段の回路構成図である。
５０１はトグルフリップフロップであり、フリップフロップＱ１のＤ入力をＱＮ出力に接続して構成される。フリップフロップＱ１のクロック入力端子にラッチ信号ＬＯＡＤ−Ｐ信号が入力され、Ｑ１のリセット端子はヘッドの同期信号ＨＳＹＮＣ−Ｎが入力される。
【００９２】
ＡＮＤ１、ＡＤＮ２、ＡＤ１、ＡＤ２はアンドゲートであり、ＩＶ１〜ＩＶ４はインバータである。アンドゲートＡＮＤ１の一方の入力端子はＱ１のＱ出力と接続され、他方の入力端子はバッファＡＤ２の出力に接続される。アンドゲートＡＮＤ２の一方の入力端子はバッファＡＤ１の出力端子と接続され、他方の入力端子はＱ１のＱＮ出力と接続される。インバータＩＶ３の入力はアンドゲートＡＮＤ１の出力に接続され、インバータＩＶ４の入力はアンドゲートＡＮＤ２の出力に接続される。またアンドゲートＡＮＤ１、アンドゲートＡＮＤ２の出力はデータ選択線Ｓ１Ｐ、データ選択線Ｓ２Ｐにそれぞれ接続される。インバータＩＶ３、インバータＩＶ４の出力はデータ選択線Ｓ１Ｎ、データ選択線Ｓ２Ｎにそれぞれ接続される。インバータＩＶ１はアンドゲートＡＮＤ１出力に、インバータＩＶ２はアンドゲートＡＮＤ２出力と接続され、バッファＡＤ１の一方の入力はインバータＩＶ３の出力と接続され、他方の入力はインバータＩＶ１の出力に、バッファＡＤ２の一方の入力はインバータＩＶ４の出力と接続され、他方の入力はインバータＩＶ２の出力に接続される。
【００９３】
図１１は、実施例４の制御回路の動作を示すタイムチャートである。
図において信号波形は、上から順番に、ＨＳＹＮＣ−Ｎ信号、ＬＯＡＤ−Ｐ信号、Ｑ出力端子の状態Ｑ１−Ｐ、ＱＮ端子の状態Ｑ１−Ｎ、データ選択線Ｓ１Ｐの状態、データ選択線Ｓ１Ｎの状態、インバータＩＶ１の状態、バッファＡＤ１の状態、データ選択線Ｓ２Ｐの状態、データ選択線Ｓ２Ｎの状態、インバータＩＶ２の状態、バッファＡＤ２の状態、各信号に共通の時刻を、それぞれ表している。
【００９４】
時刻Ｔ１
制御回路ＣＴＲＬ２（図１、図２）がＨＳＹＮＣ−Ｎ信号の負極性パルスを受け入れてフリップフロップＱ１は初期化されＱ１−Ｐ信号はＬｏｗレベル，Ｑ１−Ｎ信号はＨｉｇｈレベルとなる。
【００９５】
時刻Ｔ２
ついで図示しない奇数ドットデータの転送処理が完了して制御回路ＣＴＲＬ２（図１、図２）はラッチ信号ＬＯＡＤ−Ｐを受け入れる。
時刻Ｔ３
これによりＱ１は論理反転してＱ１−ＰはＨｉｇｈ、Ｑ１−ＮはＬｏｗとなる。
【００９６】
時刻Ｔ４
バッファＡＤ２出力はアンドゲートＡＮＤ１の入力に接続されバッファＡＤ１の出力はアンドゲートＡＮＤ２の入力と接続されている（図１０）ので、上記信号遷移による影響はデータ選択線Ｓ２Ｐにおいて最も先に現れ、アンドゲートＡＮＤ２の出力、すなわちデータ選択線Ｓ２ＰはＨｉｇｈからＬｏｗへと遷移する。
時刻Ｔ５
次いでインバータＩＶ４の出力であるデータ選択線Ｓ２ＮがＬｏｗからＨｉｇｈへと立ち上がる。同様のタイミングでインバータＩＶ２出力も立ち上がる。
【００９７】
時刻Ｔ６
インバータＩＶ２出力は、バッファＡＤ２へ伝達されるので、データ選択線Ｓ２ＮがＨｉｇｈもしくはＨｉｇｈとなった後少し遅れてバッファＡＤ２出力はＬｏｗからＨｉｇｈへと遷移する。
【００９８】
時刻Ｔ７
Ｑ１に接続されているアンドゲートＡＮＤ１の一方の入力はＨｉｇｈである．他方の入力信号であるバッファＡＤ２が立ち上がるので、アンドゲートＡＮＤ１出力は立ち上がりデータ選択線Ｓ１ＰはＬｏｗからＨｉｇｈへと変化する。
【００９９】
時刻Ｔ８
ついでインバータＩＶ３により論理反転され、データ選択線Ｓ１ＮはＨｉｇｈからＬｏｗへ変化する。これと同様のタイミングでインバータＩＶ１出力も立ち下がり、バッファＡＤ１の一方の入力へ伝達される。
時刻Ｔ９
バッファＡＤ１の他方の入力はデータ選択線Ｓ１Ｎへ接続されており、データ選択線Ｓ１ＮがＬｏｗもしくはインバータＩＶ１出力がＬｏｗとなるとバッファＡＤ１も少し遅れてＬｏｗとなる。このような信号伝達経路をたどるために、データ選択線Ｓ２Ｐが立ち下がった後に、データ選択線Ｓ２Ｎが立ち上がり、次いでデータ選択線Ｓ１Ｐが立ち上がった後にデータ選択線Ｓ１Ｎが立ち下がるシーケンスが得られる。
【０１００】
時刻Ｔ１０
次いで，図示しない偶数ドットのデータ転送が完了し２度目のラッチ信号（ＬＯＡＤ−Ｐ）が入力される。
時刻Ｔ１１
Ｑ１は論理反転してＱ１−ＰはＨｉｇｈからＬｏｗへ、Ｑ１−ＮはＬｏｗからＨｉｇｈへと変化する。
【０１０１】
時刻Ｔ１２
上記状態変化に伴い、まずデータ選択線Ｓ１ＰがＨｉｇｈからＬｏｗへと立ち下がる。
時刻Ｔ１３
次いでデータ選択線Ｓ１ＮがＬｏｗからＨｉｇｈへ立ち上がる。同様のタイミングでインバータＩＶ１出力も立ち上がる。
【０１０２】
時刻Ｔ１４
上記変化は、バッファＡＤ１へ伝達されるので、少し遅れてバッファＡＤ１出力はＬｏｗからＨｉｇｈへと遷移する．
時刻Ｔ１５
Ｑ１に接続されているアンドゲートＡＮＤ２の一方の入力はＨｉｇｈなので、他方の入力信号であるバッファＡＤ１が立ち上がる結果、アンドゲートＡＮＤ２出力は立ち上がりデータ選択線Ｓ２ＰはＬｏｗからＨｉｇｈへと変化する。
【０１０３】
時刻Ｔ１６
ついでＩＶ２により論理反転され、データ選択線Ｓ２ＮはＨｉｇｈからＬｏｗへ立ち下がる。これと同様のタイミングでインバータＩＶ２出力も立ち下がり、バッファＡＤ２の一方の入力へ伝達される。
時刻Ｔ１７
バッファＡＤ２の他方の入力はデータ選択線Ｓ２Ｎへ接続されており、データ選択線Ｓ２ＮがＬｏｗもしくはインバータＩＶ２出力がＬｏｗとなるとバッファＡＤ２もＬｏｗとなる。以後、同様の動作を繰り返す。
【０１０４】
このような信号伝達経路をたどるために、データ選択線Ｓ１Ｐが立ち下がった後に、データ選択線Ｓ１Ｎが立ち上がり、次いでデータ選択線Ｓ２Ｐが立ち上がった後にデータ選択線Ｓ２Ｎが立ち下がるシーケンスが得られる。その結果、時刻Ｔ５〜Ｔ７の間、及び時刻Ｔ１３〜Ｔ１５の間で、データ選択線Ｓ１Ｐ、データ選択線Ｓ２Ｐ、データ選択線Ｓ１Ｎ、データ選択線Ｓ２Ｎが全てＬｏｗとなる期間が発生することになる。
【０１０５】
又、図１０に示すようにアンドゲートＡＮＤ１の出力はバッファＡＤ１を介してアンドゲートＡＮＤ２の入力に接続され、アンドゲートＡＮＤ２の出力はバッファＡＤ２を介してアンドゲートＡＮＤ１の入力と接続されており、信号伝達に明確な順序関係が与えられている。このため、データ選択線Ｓ２Ｐが立ち下がった後に、データ選択線Ｓ２Ｎが立ち上がり、次いでデータ選択線Ｓ１Ｐが立ち上がり、データ選択線Ｓ１Ｎ信号が立ち下がる。また、データ選択線Ｓ１Ｐが立ち下がった後にデータ選択線Ｓ１Ｎが立ち上がり、次いでデータ選択線Ｓ２Ｐが立ち上がり、データ選択線Ｓ２Ｎ信号が立ち下がる、という信号遷移の順序関係が保たれることになる。
【０１０６】
以上説明したように、図９に記載のマルチプレクサ回路と図１０に記載の切替信号発生手段とを組み合わせることによって、上記実施例３と同様に、奇数ドット補正データと偶数ドット補正データの切替えのオンタイミングの途中に両方オフとなるタイミングを挿入することが可能になる。従って、切替時に奇数ドット補正データと偶数ドット補正データとが衝突することはなくなり、従来技術にて行われてた、メモリセルのデータが反転してしまうことを防止するため、メモリセル出力とマルチプレクサデータ入力との間にバッファを介在させる必要がなくなる、これによりＬＥＤヘッドの低コスト化に寄与することができるという効果を得る。
【実施例５】
【０１０７】
上記実施例１〜実施例４までは、図１又は図３に示すように１９２個のＬＥＤ素子Ｄ（１）〜Ｄ（１９２）の配列順に、隣接するＬＥＤ素子を一対にして１個のＬＥＤ駆動回路に接続して制御する場合に限定して説明した。本実施例では、１９２個のＬＥＤ素子Ｄ（１）〜Ｄ（１９２）の配列順に、４個のＬＥＤ素子を一組にして１個のＬＥＤ駆動回路に接続して制御することとする。ここでは４個一組のＬＥＤ素子のアノード（第１の電極）を相互に接続し、該ＬＥＤ素子のカソード（第２の電極）を配列順に交互に振り分けて、最初のＬＥＤ素子の集合を第１のＬＥＤ素子群とし、２番目のＬＥＤ素子の集合を第２のＬＥＤ素子群とし、３番目のＬＥＤ素子の集合を第３のＬＥＤ素子群とし、４番目のＬＥＤ素子の集合を第４のＬＥＤ素子群として説明する。
【０１０８】
図１２は、実施例５のドライバＩＣのブロック構成図である。
図に示すように本実施例のドライバＩＣ４００は、実施例１のドライバＩＣ１００に於ける、制御回路ＣＴＲＬ１が制御回路ＣＴＲＬ２１に、制御回路ＣＴＲＬ２が制御回路ＣＴＲＬ２２に、制御回路ＣＴＲＬ３が制御回路ＣＴＲＬ２３に、Ａ組のメモリセル回路ＭＥＭ（Ａ１）〜ＭＥＭ（Ａ２４）がＡ組のメモリセル回路Ｍｅｍ（Ａ１）〜Ｍｅｍ（Ａ２４）に、Ｂ組のメモリセル回路ＭＥＭ（Ｂ１）〜ＭＥＭ（Ｂ２４）がＢ組のメモリセル回路Ｍｅｍ（Ｂ１）〜Ｍｅｍ（Ｂ２４）に、Ｃ組のメモリセル回路ＭＥＭ（Ｃ１）〜ＭＥＭ（Ｃ２４）がＣ組のメモリセル回路Ｍｅｍ（Ｃ１）〜Ｍｅｍ（Ｃ２４）に、Ｄ組のメモリセル回路ＭＥＭ（Ｄ１）〜ＭＥＭ（Ｄ２４）がＤ組のメモリセル回路Ｍｅｍ（Ｄ１）〜Ｍｅｍ（Ｄ２４）に、Ａ組のマルチプレックス回路ＭＵＸ（Ａ１）〜ＭＵＸ（Ａ２４）がＡ組のマルチプレックス回路ｍｕｘ（Ａ１）〜ｍｕｘ（Ａ２４）に、Ｂ組のマルチプレックス回路ＭＵＸ（Ｂ１）〜ＭＵＸ（Ｂ２４）がＢ組のマルチプレックス回路ｍｕｘ（Ｂ１）〜ｍｕｘＢＡ２４）に、Ｃ組のマルチプレックス回路ＭＵＸ（Ｃ１）〜ＭＵＸ（Ｃ２４）がＣ組のマルチプレックス回路ｍｕｘ（Ｃ１）〜ｍｕｘ（Ｃ２４）に、Ｄ組のマルチプレックス回路ＭＵＸ（Ｄ１）〜ＭＵＸ（Ｄ２４）がＣ組のマルチプレックス回路ｍｕｘ（Ｄ１）〜ｍｕｘ（Ｄ２４）に、制御回路ＣＴＲＬ３が制御回路ＣＴＲＬ２３にそれぞれ置き換わっただけであって、その他の部分は実施例１におけるドライバＩＣ１００と全く同様である。以下に相違部分のみについて説明する。
【０１０９】
制御回路ＣＴＲＬ２１は、ＬＯＡＤ端子からラッチ信号ＬＯＡＤ−Ｐを、インバータ２０５を介してストローブ信号ＨＤ−ＳＴＢ−Ｎをそれぞれ受け入れてデータ書込み信号（ｗｏ０、ｗｏ１、ｗｏ２、ｗｏ３）と、データイネイブル信号（ｅ１、ｅ２、ｅ３、ｅ４）とをメモリセル回路Ｍｅｍ（Ａ１）〜（Ｄ２４）へ出力する回路である。
【０１１０】
図１３は、実施例５のメモリセル回路の回路構成図である。
図には、隣接する４ドット分である４個のドットメモリが破線にて囲まれる領域７０１〜７０４で区分けして示されている。７０１はドット１、ドット５、ドット９、ドット１３、．．等、第１のＬＥＤ素子群に対応する補正データを格納するドットメモリであり、７０２はドット２、ドット６、ドット１０、ドット１４、．．等、第２のＬＥＤ素子群に対応する補正データを格納するドットメモリであり、７０３はドット３，ドット７、ドット１１、ドット１５、．．等、第３のＬＥＤ素子群に対応する補正データを格納するドットメモリであり、７０４はドット４、ドット８、ドット１２、ドット１６、．．等、第４のＬＥＤ素子群に対応するの補正データを格納するドットメモリである。
【０１１１】
ドットメモリ７０１〜７０４はそれぞれドット当たり４ビットからなるＬＥＤのドット補正データを格納するものであり、格納されるビットの重み付け（ｂｉｔ３〜ｂｉｔ０）に対応してｄ１３〜ｄ１０、ｄ２３〜ｄ２０、ｄ３３〜ｄ３０、ｄ４３〜ｄ４０と出力端子が命名されている。
【０１１２】
メモリセル回路Ｍｍｅｍは、図示しないバッファを備え、それと相補なデータ信号を発生するために図示しないバッファと接続されたインバータ７００と、補正メモリセルを構成するインバータ７１０〜７１７と、ＮチャネルＭＯＳトランジスタ７１８〜７３３を備えている。
【０１１３】
また、メモリセル回路Ｍｍｅｍには、データ線Ｄと、ドット１、ドット５、ドット９、ドット１３等のデータ書き込みイネーブルを指示するイネーブル制御信号ｅ１を受け入れるデータイネイブル線Ｅ１と、ドット２、ドット６、ドット１０、ドット１４等のデータ書き込みイネーブルを指示するイネーブル制御信号ｅ２を受け入れるデータイネイブル線Ｅ２と、ドット３、ドット７、ドット１１、ドット１５等のデータ書き込みイネーブルを指示するイネーブル制御信号ｅ３を受け入れるデータイネイブル線Ｅ３と、ドット４、ドット８、ドット１２、ドット１６等のデータ書き込みイネーブルを指示するイネーブル制御信号ｅ４を受け入れるデータイネイブル線Ｅ４とが配設される。
【０１１４】
更に、ワード線Ｗ０〜Ｗ３と、ドット１、ドット５、ドット９、ドット１３等の補正データの出力端子であるｄ１３〜ｄ１０と、ドット２、ドット６、ドット１０、ドット１４等の補正データの出力端子であるｄ２３〜ｄ２０と、ドット３、ドット７、ドット１１、ドット１５等の補正データの出力端子であるｄ３３〜ｄ３０と、ドット４、ドット８、ドット１２、ドット１６等の補正データの出力端子であるｄ４３〜ｄ４０とが配設されている。
【０１１５】
又、データ線Ｄは、図１２に示すフリップフロップＦＦＡ１、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１、ＦＦＡ２...ＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４等のデータ出力端子Ｑにそれぞれ接続されている。又、ワード線Ｗ０〜Ｗ３は制御回路ＣＴＲＬ２１に接続され、データ書込信号（ｗ０、ｗ１、ｗ２、ｗ３）を受け入れる。又、データイネイブル線Ｅ１〜Ｅ４も、制御回路ＣＴＲＬ２１に接続され、イネーブル制御信号ｅ１〜ｅ４を受け入れる。
【０１１６】
インバータ７１１と７１０、７１３と７１２、７１５と７１４、７１７と７１６はそれぞれ出力と入力とが順に接続され，メモリセルを形成している。ＮチャネルＭＯＳトランジスタ７１８と７１９、７２０と７２１、７２２と７２３、７２４と７２５、７２６と７２７、７２８と７２９、７３０と７３１、７３２と７３３とはそれぞれ直列接続され、直列接続の一端はメモリセルの入力にそれぞれ接続される。
【０１１７】
ＮチャネルＭＯＳトランジスタ７１９、７２０のゲート電極は、ワード線Ｗ０に接続されている。ＮチャネルＭＯＳトランジスタ７２３、７２４のゲート電極は、ワード線Ｗ１に接続されている。ＮチャネルＭＯＳトランジスタ７２７、７２８のゲート電極は、ワード線Ｗ２に接続されている。ＮチャネルＭＯＳトランジスタ７３１、７３２のゲート電極は、ワード線Ｗ３に接続されている。
【０１１８】
またデータイネイブル線Ｅ１は７０１のＮチャネルＭＯＳトランジスタ７１８、７２１、７２２、７２５、７２６、７２９、７３０７３３のゲート電極に接続され、データイネイブルＥ２は７０２の対応するＮチャネルＭＯＳトランジスタのゲート電極に接続され、データイネイブル線Ｅ３は７０３の対応するＮチャネルＭＯＳトランジスタのゲート電極に接続され、データイネイブル線Ｅ４は７０４の対応するＮチャネルＭＯＳトランジスタのゲート電極に接続される。
【０１１９】
インバータ７１０からの出力は端子ｄ１０に接続される。インバータ７１２からの出力は端子ｄ１１に接続される。インバータ７１４からの出力は端子ｄ１２に接続される。インバータ７１４からの出力は端子ｄ１２に接続される。インバータ７１６からの出力は端子ｄ１３に接続される。端子ｄ２３〜ｄ２０についても同様に７０２の対応する位置のインバータ出力に接続され、端子ｄ３３〜ｄ３０についても同様に７０３の対応する位置のインバータ出力に接続され、端子ｄ４３〜ｄ４０についても同様に７０４の対応する位置のインバータ出力に接続される。
【０１２０】
図１４は、実施例５のマルチプレクサ回路の回路構成図である。
この図は、図１２のマルチプレクサ回路ｍｕｘの内部構成を表す図である。
７４０〜７５５はＮチャネルＭＯＳトランジスタである。ＮチャネルＭＯＳトランジスタ７４０の第１の電極にはｄ１０信号が入力され、第２の電極は出力端子Ｙ０と接続される。ＮチャネルＭＯＳトランジスタ７４４の第１の電極端子にはｄ１１信号が入力され、第２の電極は出力端子Ｙ１と接続される。ＮチャネルＭＯＳトランジスタ７４８の第１の電極にはｄ１２信号が入力され、第２の電極は出力端子Ｙ２と接続される。ＮチャネルＭＯＳトランジスタ７５２の第１の電極にはｄ１３信号が入力され、第２の電極は出力端子Ｙ３と接続される。
【０１２１】
ＮチャネルＭＯＳトランジスタ７４１の第１の電極端子にはｄ２０信号が入力され、第２の電極は出力端子Ｙ０と接続される。ＮチャネルＭＯＳトランジスタ７４５の第１の電極にはｄ２１信号が入力され、第２の電極は出力端子Ｙ１と接続される。ＮチャネルＭＯＳトランジスタ７４９の第１の電極にはｄ２２信号が入力され、第２の電極端子は出力端子Ｙ２と接続される。ＮチャネルＭＯＳトランジスタ７５３の第１の電極にはｄ２３信号が入力され、第２の電極は出力端子Ｙ３と接続される。ＮチャネルＭＯＳトランジスタ７４２の第１の電極にはｄ３０信号が入力され、第２の電極は出力端子Ｙ０と接続される。ＮチャネルＭＯＳトランジスタ７４６の第１の電極にはｄ３１信号が入力され、第２の電極は出力端子Ｙ１と接続される。
【０１２２】
ＮチャネルＭＯＳトランジスタ７５０の第１の電極にはｄ３２信号が入力され、第２の電極は出力端子Ｙ２と接続される。ＮチャネルＭＯＳトランジスタ７５４の第１の電極にはｄ３３信号が入力され、第２の電極は出力端子Ｙ３と接続される。ＮチャネルＭＯＳトランジスタ７４３の第１の電極にはｄ４０信号が入力され、第２の電極は出力端子Ｙ０と接続される。ＮチャネルＭＯＳトランジスタ７４７の第１の電極にはｄ４１信号が入力され、第２の電極は出力端子Ｙ１と接続される。ＮチャネルＭＯＳトランジスタ７５１の第１の電極にはｄ４２信号が入力され、第２の電極は出力端子Ｙ２と接続される。ＮチャネルＭＯＳトランジスタ７５５の第１の電極にはｄ４３信号が入力され、第２の電極は出力端子Ｙ３と接続される。
【０１２３】
データ信号切替線Ｓ１ＰはＮチャネルＭＯＳトランジスタ７４０、７４４、７４８、７５２のゲート電極に接続される。データ信号切替線Ｓ２ＰはＮチャネルＭＯＳトランジスタ７４１、７４５、７４９、７５３のゲート電極と接続される。データ信号切替線Ｓ３ＰはＮチャネルＭＯＳトランジスタ７４２、７４６、７５０、７５４のゲート電極と接続される。データ信号切替線Ｓ４ＰはＮチャネルＭＯＳトランジスタ７４３、７４７、７５１、７５５のゲート電極と接続される。
【０１２４】
いま、データ信号選択線Ｓ１ＰがＨｉｇｈレベルにあるとき、データ信号選択線Ｓ２Ｐ〜Ｓ４Ｐ信号はＬｏｗレベルに設定される。従って、ＮチャネルＭＯＳトランジスタ７４０、７４４、７４８、７５２はそれぞれオンしており、７４１〜７４３、７４５〜７４７、７４９〜７５１、７５３〜７５５はそれぞれオフすることになる。このとき、マルチプレクサ回路ｍｕｘに入力されたｄ１０信号はオンしている７４０を介してＹ０端子より出力される。出力端子Ｙ１〜Ｙ３においても同様にｄ１１、ｄ１２、ｄ１３端子と同一論理値が出力される。
【０１２５】
別の場合として、データ信号選択線Ｓ２ＰがＨｉｇｈレベルのときデータ信号選択線Ｓ１Ｐ、データ信号選択線Ｓ３Ｐ、データ信号選択線Ｓ４ＰはＬｏｗレベルに設定される。従って、ＮチャネルＭＯＳトランジスタ７４１、７４５、７４９、７５３はそれぞれオンしており、７４０、７４２、７４３、７４４、７４６、７４７、７４８、７５０、７５１、７５２、７５４、７５５はそれぞれオフすることになる。このとき、マルチプレクサ回路ｍｕｘに入力されたｄ２０信号はオンしている７４１を介してＹ０端子より出力される。出力端子Ｙ１〜Ｙ３においても同様にｄ２１，ｄ２２，ｄ２３端子と同一論理値が出力される。
【０１２６】
同様に、データ信号選択線Ｓ３ＰがＨｉｇｈレベルのときデータ信号選択線Ｓ１Ｐ、データ信号選択線Ｓ２Ｐ、データ信号選択線Ｓ４Ｐ信号はＬｏｗレベルに設定される。従って、出力端子Ｙ０〜Ｙ３にはｄ３０、ｄ３１、ｄ３２、ｄ３３端子と同一論理値が出力され、データ信号選択線Ｓ４ＰがＨｉｇｈレベルのときデータ信号選択線Ｓ１Ｐ、データ信号選択線Ｓ２Ｐ、データ信号選択線Ｓ３Ｐ、はＬｏｗレベルに設定される。従って、出力端子Ｙ０〜Ｙ３にはｄ４０、ｄ４１、ｄ４２、ｄ４３端子と同一論理値がそれぞれ出力される。
【０１２７】
このように、データ信号選択線Ｓ１Ｐ〜Ｓ４Ｐ信号の論理値により、ｄ１０〜ｄ４０のうちで選択される信号が出力端子Ｙ０より出力される。同様にデータ信号選択線Ｓ１Ｐ〜Ｓ４Ｐ信号の論理値により、ｄ１１〜ｄ４１のうちで選択される信号がＹ１より出力される。同様にデータ信号選択線Ｓ１Ｐ〜Ｓ４Ｐ信号の論理値により、ｄ１２〜ｄ４２のうちで選択される信号がＹ２より出力される。同様にデータ信号選択線Ｓ１Ｐ〜Ｓ４Ｐ信号の論理値により、ｄ１３〜ｄ４３のうちで選択される信号が出力端子Ｙ３より出力される。
【０１２８】
図１５は、実施例５の切替信号発生手段の回路構成図である。
この図は、図１２の制御回路ＣＴＲＬ２２の内部構成を表す図である。
図に於いて、Ｑ１、Ｑ２はフリップフロップであり、破線部にて示す７６０はフリップフロップＱ１，Ｑ２を用いてなるジョンソンカウンタ回路である。ＮＡＮＤ１〜ＮＡＮＤ４はナンドゲート、ＯＲ１〜ＯＲ４はオアゲート、ＮＲ１〜ＮＲ４はノアゲートである。
【０１２９】
７６０はジョンソンカウンタ回路であって、Ｑ１のＱ出力はＱ２のＤ入力へ接続され、Ｑ２のＱＮ出力はＱ１のＤ入力に接続されている。フリップフロップＱ１、Ｑ２のクロック入力端子にはラッチ信号であるＬＯＡＤ−Ｐ信号が入力され、Ｑ１，Ｑ２のリセット端子には、ヘッドの同期信号であるＨＳＹＮＣ−Ｎ信号が入力される。
【０１３０】
ナンドゲートＮＡＮＤ４の一方の入力端子はＱ１のＱＮ出力と接続され、他方の入力端子はＱ２のＱＮ出力に接続される。ナンドゲートＮＡＮＤ３の一方の入力端子はＱ１のＱＮ出力と接続され、他方の入力端子はＱ２のＱ出力に接続される。ナンドゲートＮＡＮＤ２の一方の入力端子はＱ１のＱ出力と接続され、他方の入力端子はＱ２のＱ出力に接続される。
ナンドゲートＮＡＮＤ１の一方の入力端子はＱ１のＱ出力と接続され、他方の入力端子はＱ２のＱＮ出力に接続される。ノアゲートＮＲ４の一方の入力端子はナンドゲートＮＡＮＤ４の出力に接続され、他方の入力はオアゲートＯＲ４の出力に接続され、ノアゲートＮＲ４の出力はデータ信号選択線Ｓ４Ｐと接続される。
【０１３１】
ノアゲートＮＲ３の一方の入力端子はナンドゲートＮＡＮＤ３の出力に接続され、他方の入力はオアゲートＯＲ３の出力に接続され、ノアゲートＮＲ３の出力はデータ信号選択線Ｓ３Ｐと接続される。ノアゲートＮＲ２の一方の入力端子はナンドゲートＮＡＮＤ２の出力に接続され、他方の入力はオアゲートＯＲ２の出力に接続され、ノアゲートＮＲ２の出力はデータ信号選択線Ｓ２Ｐと接続される。ノアゲートＮＲ１の一方の入力端子はナンドゲートＮＡＮＤ１の出力に接続され、他方の入力はオアゲートＯＲ１の出力に接続され、ノアゲートＮＲ１の出力はデータ信号選択線Ｓ１Ｐと接続される。
【０１３２】
オアゲートＯＲ４の一方の入力端子はノアゲートＮＲ３の出力に接続され、他方の入力はノアゲートＮＲ１の出力と接続される。オアゲートＯＲ３の一方の入力端子はノアゲートＮＲ２の出力に接続され、他方の入力はノアゲートＮＲ４の出力と接続される。オアゲートＯＲ２の一方の入力端子はノアゲートＮＲ１の出力に接続され、他方の入力はノアゲートＮＲ３と接続される。オアゲートＯＲ１の一方の入力端子はノアゲートＮＲ４の出力に接続され、他方の入力はＮＲ２の出力と接続される。次にこの制御回路が、データ信号選択線Ｓ１Ｐ、Ｓ２Ｐ、Ｓ３Ｐ、Ｓ４Ｐの状態遷移過程で同時にＯＮすることが発生しないことについて説明する。
【０１３３】
制御回路ＣＴＲＬ２（図１２）がＨＳＹＮＣ−Ｎ信号の負極性パルスを受け入れると、２個のフリップフロップＱ１、Ｑ２は初期化され、出力はＬｏｗレベルとなる。これにより、データ信号選択線Ｓ４ＰはＨｉｇｈとなり、データ信号選択線Ｓ１Ｐ〜Ｓ３ＰはＬｏｗとなる。ついで図示しない１番目、５番目、９番目、．．のドットデータの転送処理が完了してラッチ信号ＬＯＡＤ−Ｐ信号が入力されると、Ｑ１は論理反転してＱ出力はＨｉｇｈ、ＱＮ出力はＬｏｗ、Ｑ２のＱ出力はＬｏｗ、ＱＮ出力はＨｉｇｈとなる。
【０１３４】
これにより、ナンドゲートＮＡＮＤ１の出力はＨｉｇｈからＬｏｗへと遷移し、ナンドゲートＮＡＮＤ４の出力はＬｏｗからＨｉｇｈへと立ち上がる。ここでノアゲートＮＲ４の出力はオアゲートＯＲ３、ＯＲ１の入力に接続され、ノアゲートＮＲ３の出力はオアゲートＯＲ２、ＯＲ４の入力と接続され、ノアゲートＮＲ２の出力はオアゲートＯＲ１、ＯＲ３の入力に接続され、ノアゲートＮＲ１の出力はオアゲートＯＲ２、ＯＲ４の入力と接続されている。従って、ナンドゲートＮＡＮＤ１出力波形が立ち下がり、ナンドゲートＮＡＮＤ４波形が立ち上がる。この信号遷移による影響はデータ信号選択線Ｓ４Ｐにおいて最も先に現れ、Ｌｏｗレベルになる。ついで、オアゲートＯＲ１、ＯＲ３出力は立ち下がり、さらに遅れてデータ信号選択線Ｓ１ＰがＨｉｇｈとなる。その後、オアゲートＯＲ２、ＯＲ４が立ち上がることになる。
【０１３５】
次いで、図示しない２番目ドット、６番目ドット、１０番目ドット、１４番目ドット、．．、のデータ転送が完了し２度目のラッチ信号（ＬＯＡＤ−Ｐ）が入力されると、Ｑ２は論理反転してＱ出力はＬｏｗからＨｉｇｈへ遷移する。このときＱ１のＱ出力はＨｉｇｈ、ＱＮ出力はＬｏｗのままである。これに伴い、ナンドゲートＮＡＮＤ１出力は立ち上がり、ナンドゲートＮＡＮＤ２出力は立ち下がる。このとき信号遷移による影響はデータ信号選択線Ｓ１Ｐにおいて最も先に現れ、Ｌｏｗレベルになる。ついで、オアゲートＯＲ２、ＯＲ４出力は立ち下がり、さらに遅れてデータ信号選択線Ｓ２ＰがＨｉｇｈになる。その後、オアゲートＯＲ１、ＯＲ３が立ち上がることになる。
【０１３６】
次いで、図示しない３番目ドット、７番目ドット、１１番目ドット、１５番目ドット、．．，のデータ転送が完了し３度目のラッチ信号（ＬＯＡＤ−Ｐ）が入力される。これによりＱ１は論理反転してＱ出力はＨｉｇｈからＬｏｗへ遷移する。このときＱ２のＱ出力はＨｉｇｈ、ＱＮ出力はＬｏｗのままである。これに伴い、ナンドゲートＮＡＮＤ２出力は立ち上がり、ナンドゲートＮＡＮＤ３出力は立ち下がる。このとき、信号遷移による影響はデータ信号選択線Ｓ２Ｐにおいて最も先に現れ、Ｌｏｗになる。ついで、オアゲートＯＲ１、ＯＲ３出力は立ち下がり、さらに遅れてデータ信号選択線Ｓ３ＰがＨｉｇｈになる。その後、オアゲートＯＲ２、ＯＲ４が立ち上がることになる。
【０１３７】
次いで、図示しない４番目ドット、８番目ドット、１２番目ドット、１６番目ドット、．．、のデータ転送が完了し４度目のラッチ信号（ＬＯＡＤ−Ｐ）が入力される。これによりＱ２は論理反転してＱ出力はＨｉｇｈからＬｏｗへ遷移する。このときＱ２のＱ出力はＬｏｗ、ＱＮ出力はＨｉｇｈのままである。これに伴い、ナンドゲートＮＡＮＤ３出力は立ち上がり、ナンドゲートＮＡＮＤ４出力は立ち下がる。このとき、信号遷移による影響はデータ信号選択線Ｓ３Ｐにおいて最も先に現れ、Ｌｏｗになる。ついで、オアゲートＯＲ２、ＯＲ４出力は立ち下がり、さらに遅れてデータ信号選択線Ｓ４ＰがＨｉｇｈになる。その後、オアゲートＯＲ１、ＯＲ３が立ち上がることになる。以下同様の動作を繰り返すことになる。
【０１３８】
以上説明したドライバＩＣ４００（図１２）を含む画像形成装置は、以下に説明する４段階のステップに従って印刷駆動することになる。
ステップＳ５−１
１ライン印刷開始を示す同期信号ＨＳＹＮＣ−Ｎ入力の後に、ドット１、ドット５、ドット９、ドット１３、・・、ドット４９８９のデータを送出して、ＬＯＡＤ信号を入力、入力データをラッチさせ、ストローブ信号ＳＴＢ−ＮによるＬＥＤの各素子のうちドット１、ドット５、ドット９、ドット１３、・・、ドット４９８９を発光させる。
【０１３９】
ステップＳ５−２
ついでドット２、ドット６、ドット１０、ドット１４、・・、ドット４９９０のデータを送出して、ＬＯＡＤ信号を入力、入力データをラッチさせ、ストローブ信号ＳＴＢ−ＮによるＬＥＤの各素子のうちドット２、ドット６、ドット１０、ドット１４、・・、ドット４９９０を発光させる。
【０１４０】
ステップＳ５−３
ついでドット３、ドット７、ドット１１、ドット１５、・・、ドット４９９１のデータを送出して、ＬＯＡＤ信号を入力、入力データをラッチさせ、ストローブ信号ＳＴＢ−ＮによるＬＥＤの各素子のうちドット３、ドット７、ドット１１、ドット１５、・・、ドット４９９１を発光させる。
【０１４１】
ステップＳ５−４
さらにドット４、ドット８、ドット１２、ドット１６、・・、ドット４９９２のデータを送出して、ＬＯＡＤ信号を入力、入力データをラッチさせ、ストローブ信号ＳＴＢ−ＮによるＬＥＤの各素子のうちドット４、ドット８、ドット１２、ドット１６、・・、ドット４９９２を発光させる。
【０１４２】
以上説明したように本実施例によるドライバＩＣ４００によって、１９２個のＬＥＤ素子Ｄ（１）〜Ｄ（１９２）の配列順に、４個のＬＥＤ素子を一組にして１個のＬＥＤ駆動回路に接続して制御する場合であっても、各ドット毎の補正データの切替えオンタイミングの途中に両方オフとなるタイミングを挿入することが可能になるので、従来技術により行われていた様なメモリセルのデータが反転してしまうことを防止するため、メモリセル出力とマルチプレクサデータ入力との間にバッファを介在させる必要がなくなる。その結果ＬＥＤヘッドの低コスト化に寄与することができるという効果を得る。
【実施例６】
【０１４３】
上記実施例５では、１９２個のＬＥＤ素子Ｄ（１）〜Ｄ（１９２）の配列順に、４個のＬＥＤ素子を一組にして１個のＬＥＤ駆動回路に接続して制御する場合について説明した。本実施例では、実施例５のマルチプレクサ回路ｍｕｘ（図１２）に於けるスイッチ素子をＮチャネルＭＯＳトランジスタに換えてトランスミッションゲートを用いることとする。このためにはデータ選択信号発生回路は８本の出力信号を備える構成となる。従って、本実施例が、実施例５と異なる部分は、マルチプレクサ回路と選択信号発生手段のみであり、その他の部分は実施例５と全く同様なので、以下にマルチプレクサ回路と選択信号発生手段のみについて説明する。
【０１４４】
図１６は、実施例６のマルチプレクサ回路の回路構成図である。
図に於いて、８０１〜８１６はＮチャネルＭＯＳトランジスタであり、８１７〜８３２はＰチャネルＭＯＳトランジスタである。ＮチャネルＭＯＳトランジスタ８０１の第１電極にはｄ１０信号が入力され、第２電極は出力端子Ｙ０と接続される。ＮチャネルＭＯＳトランジスタ８０５の第１電極にはｄ１１信号が入力され、第２電極は出力端子Ｙ１と接続される。ＮチャネルＭＯＳトランジスタ８０９の第１電極にはｄ１２信号が入力され、第２電極端子は出力端子Ｙ２と接続される。ＮチャネルＭＯＳトランジスタ８１３の第１電極にはｄ１３信号が入力され、第２電極は出力端子Ｙ３と接続される。
【０１４５】
ＮチャネルＭＯＳトランジスタ８０２の第１電極にはｄ２０信号が入力され、第２電極は出力端子Ｙ０と接続される。ＮチャネルＭＯＳトランジスタ８０６の第１電極にはｄ２１信号が入力され、第２電極は出力端子Ｙ１と接続される。ＮチャネルＭＯＳトランジスタ８１０の第１電極にはｄ２２信号が入力され、第２電極は出力端子Ｙ２と接続される。ＮチャネルＭＯＳトランジスタ８１４の第１電極にはｄ２３信号が入力され、第２電極は出力端子Ｙ３と接続される。
【０１４６】
ＮチャネルＭＯＳトランジスタ８０３の第１電極にはｄ３０信号が入力され、第２電極は出力端子Ｙ０と接続される。ＮチャネルＭＯＳトランジスタ８０７の第１電極にはｄ３１信号が入力され、第２電極は出力端子Ｙ１と接続される。ＮチャネルＭＯＳトランジスタ８１１の第１電極にはｄ３２信号が入力され、第２電極は出力端子Ｙ２と接続される。ＮチャネルＭＯＳトランジスタ８１５の第１電極にはｄ３３信号が入力され、第２電極は出力端子Ｙ３と接続される。
【０１４７】
ＮチャネルＭＯＳトランジスタ８０４の第１電極にはｄ４０信号が入力され、第２電極は出力端子Ｙ０と接続される。ＮチャネルＭＯＳトランジスタ８０８の第１電極にはｄ４１信号が入力され、第２電極は出力端子Ｙ１と接続される。ＮチャネルＭＯＳトランジスタ８１２の第１電極にはｄ４２信号が入力され、第２電極は出力端子Ｙ２と接続される。ＮチャネルＭＯＳトランジスタ８１６の第１電極にはｄ４３信号が入力され、第２電極は出力端子Ｙ３と接続される。
【０１４８】
ＰチャネルＭＯＳトランジスタ８１７の第１電極にはｄ１０信号が入力され、第２電極は出力端子Ｙ０と接続される。ＰチャネルＭＯＳトランジスタ８２１の第１電極にはｄ１１信号が入力され、第２電極は出力端子Ｙ１と接続される。ＰチャネルＭＯＳトランジスタ８２５の第１電極にはｄ１２信号が入力され、第２電極は出力端子Ｙ２と接続される。ＰチャネルＭＯＳトランジスタ８２９の第１電極にはｄ１３信号が入力され、第２電極は出力端子Ｙ３と接続される。
【０１４９】
ＰチャネルＭＯＳトランジスタ８１８の第１電極にはｄ２０信号が入力され、第２電極は出力端子Ｙ０と接続される。ＰチャネルＭＯＳトランジスタ８２２の第１電極にはｄ２１信号が入力され、第２電極は出力端子Ｙ１と接続される。ＰチャネルＭＯＳトランジスタ８２６の第１電極にはｄ２２信号が入力され、第２電極は出力端子Ｙ２と接続される。ＰチャネルＭＯＳトランジスタ８３０の第１電極にはｄ２３信号が入力され、第２電極は出力端子Ｙ３と接続される。
【０１５０】
ＰチャネルＭＯＳトランジスタ８１９の第１電極にはｄ３０信号が入力され、第２電極は出力端子Ｙ０と接続される。ＰチャネルＭＯＳトランジスタ８２３の第１電極にはｄ３１信号が入力され、第２電極は出力端子Ｙ１と接続される。ＰチャネルＭＯＳトランジスタ８２７の第１電極にはｄ３２信号が入力され、第２電極は出力端子Ｙ２と接続される。ＰチャネルＭＯＳトランジスタ８３１の第１電極にはｄ３３信号が入力され、第２電極は出力端子Ｙ３と接続される。
【０１５１】
ＰチャネルＭＯＳトランジスタ８２０の第１電極にはｄ４０信号が入力され、第２電極は出力端子Ｙ０と接続される。ＰチャネルＭＯＳトランジスタ８２４の第１電極にはｄ４１信号が入力され、第２電極は出力端子Ｙ１と接続される。ＰチャネルＭＯＳトランジスタ８２８の第１電極にはｄ４２信号が入力され、第２電極は出力端子Ｙ２と接続される。ＰチャネルＭＯＳトランジスタ８３２の第１電極にはｄ４３信号が入力され、第２電極は出力端子Ｙ３と接続される。
【０１５２】
データ信号選択線Ｓ１ＰはＮチャネルＭＯＳトランジスタ８０１、８０５、８０９、８１３のゲート電極と接続される。データ信号選択線Ｓ２ＰはＮチャネルＭＯＳトランジスタ８０２、８０６、８１０、８１４のゲート電極と接続される。データ信号選択線Ｓ３ＰはＮチャネルＭＯＳトランジスタ８０３、８０７、８１１、８１５のゲート電極と接続される。データ信号選択線Ｓ４ＰはＮチャネルＭＯＳトランジスタの８０４、８０８、８１２、８１６ゲート電極と接続される。
【０１５３】
データ信号選択線Ｓ１ＮはＰチャネルＭＯＳトランジスタ８１７、８２１、８２５、８２９のゲート電極と接続される。データ信号選択線Ｓ２ＮはＰチャネルＭＯＳトランジスタ８１８、８２２、８２６、８３０のゲート電極と接続される。データ信号選択線Ｓ３ＮはＰチャネルＭＯＳトランジスタ８１９、８２３、８２７、８３１のゲート電極と接続される。データ信号選択線Ｓ４ＮはＰチャネルＭＯＳトランジスタ８２０、８２４、８２８、８３２のゲート電極と接続される。
【０１５４】
上記マルチプレクサ回路は、データ信号選択線Ｓ１ＰがＨｉｇｈレベルにあるとき、データ信号選択線Ｓ１ＮはＬｏｗレベル、データ信号選択線Ｓ２Ｐ〜Ｓ４ＰはＬｏｗレベルに設定され、データ信号選択線Ｓ２Ｎ〜Ｓ４ＮはＨｉｇｈレベルに設定される。このときＮチャネルＭＯＳトランジスタ８０１、８０５、８０９、８１３はそれぞれオンしており、ＰチャネルＭＯＳトランジスタ８１７、８２１、８２５、８２９もオンしている。また、８０２〜８０４、８１８〜８２０、８０６〜８０８、８２２〜８２４、８１０〜８１２、８２６〜８２８、８１４〜８１６、８３０〜８３２はオフする。
【０１５５】
このとき、マルチプレクサ回路に入力されたｄ１０信号はオンしている８０１、８１７を介してＹ０端子より出力される。出力端子Ｙ１〜Ｙ３においても同様にｄ１１、ｄ１２、ｄ１３端子と同一論理値が出力される。別の場合として、データ信号選択線Ｓ２ＰがＨｉｇｈレベルのときデータ信号選択線Ｓ１Ｐ、Ｓ３Ｐ、Ｓ４ＰはＬｏｗレベルに設定され、データ信号選択線Ｓ２ＮはＬｏｗレベルに設定され、データ信号選択線Ｓ１Ｎ、Ｓ３Ｎ、Ｓ４ＮはＨｉｇｈレベルに設定される。このときＮチャネルＭＯＳトランジスタ８０２、８０６、８１０、８１４はそれぞれオンしており、ＰチャネルＭＯＳトランジスタ８１８、８２２、８２６、８３０もオンしている。
【０１５６】
また、８０１、８０３、８０４、８０５、８０７、８０８、８０９、８１１、８１２、８１３、８１５、８１６、８１７、８１９、８２０、８２１、８２３、８２４、８２５、８２７、８２８、８２９、８３１、８３２はオフする。このとき、マルチプレクサ回路に入力されたｄ２０信号はオンしている８０２、８１８を介してＹ０端子より出力される。出力端子Ｙ１〜Ｙ３においても同様にｄ２１，ｄ２２，ｄ２３端子と同一論理値が出力される。
【０１５７】
同様に、データ信号選択線Ｓ３ＰがＨｉｇｈレベルのとき、データ信号選択線Ｓ１Ｐ、Ｓ２Ｐ、Ｓ４ＰはＬｏｗレベルに設定され、データ信号選択線Ｓ３ＮはＬｏｗ、データ信号選択線Ｓ１Ｎ、Ｓ２Ｎ、Ｓ４ＮはＨｉｇｈレベルに設定される。このとき出力端子Ｙ０〜Ｙ３にはｄ３０、ｄ３１、ｄ３２、ｄ３３端子と同一論理値が出力される。データ信号選択線Ｓ４ＰがＨｉｇｈレベルのときデータ信号選択線Ｓ１Ｐ、Ｓ２Ｐ、Ｓ３ＰはＬｏｗレベルに設定され、データ信号選択線Ｓ４ＮはＬｏｗに設定され、データ信号選択線Ｓ１Ｎ、Ｓ２Ｎ、Ｓ３ＮはＬｏｗレベルに設定される。このとき出力端子Ｙ０〜Ｙ３にはｄ４０、ｄ４１、ｄ４２、ｄ４３端子と同一論理値がそれぞれ出力される。
【０１５８】
このように、データ信号選択線Ｓ１Ｐ〜Ｓ４Ｐ、Ｓ１Ｎ〜Ｓ４Ｎ信号の論理値により、ｄ１０〜ｄ４０のうちで選択される信号が出力端子Ｙ０より、ｄ１１〜ｄ４１のうちで選択される信号が出力端子Ｙ１より、ｄ１２〜ｄ４２のうちで選択される信号が出力端子Ｙ２より、ｄ１３〜ｄ４３のうちで選択される信号がＹ３より、それぞれ択一的に選択されて当該端子より出力される。
【０１５９】
図１７は、実施例６の選択信号発生手段の回路構成図である。
図中、Ｑ１，Ｑ２はフリップフロップであり，破線部にて示す８４０はフリップフロップＱ１，Ｑ２を用いてなるジョンソンカウンタ回路である。ＮＡＮＤ１〜ＮＡＮＤ４はナンドゲート、ＯＲ１〜ＯＲ４はオアゲート、ＮＲ１〜ＮＲ４はノアゲート、ＩＶ１〜ＩＶ８はインバータである。
【０１６０】
上記のように８４０はジョンソンカウンタ回路であり、Ｑ１のＱ出力をＱ２のＤ入力へ接続し、Ｑ２のＱＮ出力をＱ１のＤ入力に接続している。フリップフロップＱ１、Ｑ２のクロック入力端子はラッチ信号であるＬＯＡＤ−Ｐ信号が入力され、Ｑ１，Ｑ２のリセット端子へはヘッドの同期信号であるＨＳＹＮＣ−Ｎ信号が入力される。
【０１６１】
ナンドゲートＮＡＮＤ４の一方の入力端子はＱ１のＱＮ出力と接続され、他方の入力端子はＱ２のＱＮ出力に接続される。ナンドゲートＮＡＮＤ３の一方の入力端子はＱ１のＱＮ出力と接続され、他方の入力端子はＱ２のＱ出力に接続される。ナンドゲートＮＡＮＤ２の一方の入力端子はＱ１のＱ出力と接続され、他方の入力端子はＱ２のＱ出力に接続される。ナンドゲートＮＡＮＤ１の一方の入力端子はＱ１のＱ出力と接続され、他方の入力端子はＱ２のＱＮ出力に接続される。
【０１６２】
ノアゲートＮＲ４の一方の入力端子はナンドゲートＮＡＮＤ４出力に接続され、他方の入力はオアゲートＯＲ４の出力に接続され、ノアゲートＮＲ４の出力はデータ信号切替線Ｓ４Ｐと接続される。ノアゲートＮＲ３の一方の入力端子はナンドゲートＮＡＮＤ３の力に接続され、他方の入力はオアゲートＯＲ３の出力に接続され、ノアゲートＮＲ３の出力はデータ信号選択線Ｓ３Ｐと接続される。ノアゲートＮＲ２の一方の入力端子はナンドゲートＮＡＮＤ２の出力に接続され、他方の入力はオアゲートＯＲ２の出力に接続され、ノアゲートＮＲ２の出力はデータ信号選択線Ｓ２Ｐと接続される。ノアゲートＮＲ１の一方の入力端子はナンドゲートＮＡＮＤ１の出力に接続され、他方の入力はオアゲートＯＲ１の出力に接続され、ノアゲートＮＲ１の出力はデータ信号選択線Ｓ１Ｐと接続される。
【０１６３】
オアゲートＯＲ４の一方の入力端子はＩＶ３出力に接続され、他方の入力はインバータＩＶ１出力と接続される。オアゲートＯＲ３の一方の入力端子はインバータＩＶ２出力に接続され、他方の入力はインバータＩＶ４出力と接続される。オアゲートＯＲ２の一方の入力端子はインバータＩＶ１出力に接続され、他方の入力はインバータＩＶ３出力と接続される。オアゲートＯＲ１の一方の入力端子はインバータＩＶ４出力に接続され、他方の入力はインバータＩＶ２出力と接続される。
【０１６４】
インバータＩＶ５の入力はノアゲートＮＲ１出力に接続され、インバータＩＶ５出力はデータ信号選択線Ｓ１Ｎに接続される。インバータＩＶ６の入力はノアゲートＮＲ２出力に接続され、インバータＩＶ６出力はデータ信号選択線Ｓ２Ｎに接続される。インバータＩＶ７の入力はノアゲートＮＲ３出力に接続され、インバータＩＶ７出力はデータ信号選択線Ｓ３Ｎに接続される。インバータＩＶ８の入力はノアゲートＮＲ４出力に接続され、インバータＩＶ８出力はデータ信号選択線Ｓ４Ｎに接続される。インバータＩＶ１の入力はインバータＩＶ５出力と接続され、インバータＩＶ２の入力はインバータＩＶ６出力と接続され、インバータＩＶ３の入力はインバータＩＶ７出力と接続され、インバータＩＶ４の入力はインバータＩＶ８出力と接続される。
【０１６５】
次にこの制御回路が、データ信号選択線Ｓ１Ｐ、Ｓ２Ｐ、Ｓ３Ｐ、Ｓ４Ｐ、Ｓ１Ｎ、Ｓ２Ｎ、Ｓ３Ｎ、Ｓ４Ｎの状態遷移過程で同時にＯＮすることが発生しないことについて説明する。
【０１６６】
制御回路ＣＴＲＬ２（図１２）がＨＳＹＮＣ−Ｎ信号の負極性パルスを受け入れると、２個のフリップフロップＱ１、Ｑ２は初期化され、出力はＬｏｗレベルとなる。これにより、データ信号選択線Ｓ４ＰはＨｉｇｈとなり、データ信号選択線Ｓ１Ｐ〜Ｓ３ＰはＬｏｗとなる。又、データ信号選択線Ｓ４ＮはＬｏｗとなり、データ信号選択線Ｓ１Ｎ〜Ｓ３ＮはＨｉｇｈレベルになる。
【０１６７】
ついで図示しない１番目，５番目，９番目，．．，の転送処理が完了してラッチ信号ＬＯＡＤ−Ｐ信号が入力される。これによりＱ１は論理反転してＱ１のＱ出力はＨｉｇｈ、ＱＮ出力はＬｏｗ、Ｑ２のＱ出力はＬｏｗ、ＱＮ出力はＨｉｇｈとなる。これにより、ナンドゲートＮＡＮＤ１出力はＨｉｇｈからＬｏｗへと遷移し、ナンドゲートＮＡＮＤ４出力はＬｏｗからＨｉｇｈへと立ち上がる。ここでノアゲートＮＲ４出力はインバータＩＶ８、ＩＶ１を介してオアゲートＯＲ３、ＯＲ１の入力に接続され、ノアゲートＮＲ３の出力はインバータＩＶ７、ＩＶ３を介してオアゲートＯＲ２、ＯＲ４の入力と接続され、ノアゲートＮＲ２出力はインバータＩＶ６、ＩＶ２を介してオアゲートＯＲ１、ＯＲ３の入力に接続され、ノアゲートＮＲ１の出力はインバータＩＶ５、ＩＶ１を介してオアゲートＯＲ２、ＯＲ４の入力と接続されている。
【０１６８】
いまナンドゲートＮＡＮＤ１出力が立ち下がり、ナンドゲートＮＡＮＤ４出力が立ち上がる。このとき、上記信号遷移による影響はデータ信号選択線Ｓ４Ｐにおいて最も先に現れＬｏｗになる。ついで、インバータＩＶ４が立ち下がり、オアゲートＯＲ１，ＯＲ３出力は立ち下がり、さらに遅れてデータ信号選択線Ｓ１ＰがＨｉｇｈになり、データ信号選択線Ｓ１ＮがＬｏｗになる。その後、インバータＩＶ１を介してオアゲートＯＲ２、ＯＲ４が立ち上がることになる。
【０１６９】
次いで，図示しない２番目ドット、６番目ドット、１０番目ドット、１４番目ドット、．．、のデータ転送が完了し２度目のラッチ信号（ＬＯＡＤ−Ｐ）が入力される。Ｑ２は論理反転してＱ出力はＬｏｗからＨｉｇｈへ遷移する。このときＱ１のＱ出力はＨｉｇｈ、ＱＮ出力はＬｏｗのままである。これに伴い、ナンドゲートＮＡＮＤ１出力は立ち上がり、ナンドゲートＮＡＮＤ２出力は立ち下がる。このとき、上記信号遷移による影響はデータ信号選択線Ｓ１Ｐにおいて最も先に現れＬｏｗになる。
【０１７０】
ついで、インバータＩＶ１は立ち下がり、オアゲートＯＲ２、ＯＲ４出力は立ち下がり、さらに遅れてデータ信号選択線Ｓ２ＰはＨｉｇｈになる。その後、インバータＩＶ２は立ち上がり、オアゲートＯＲ１、ＯＲ３が立ち上がることになる。次いで、図示しない３番目ドット，７番目ドット，１１番目ドット，１５番目ドット、．．、番目ドットのデータ転送が完了し３度目のラッチ信号（ＬＯＡＤ−Ｐ）が入力される。これによりＱ１は論理反転してＱ出力はＨｉｇｈからＬｏｗへ遷移する。このときＱ２のＱ出力はＨｉｇｈ、ＱＮ出力はＬｏｗのままである。
【０１７１】
これに伴い、ナンドゲートＮＡＮＤ２出力は立ち上がり、ナンドゲートＮＡＮＤ３出力は立ち下がる。このとき、上記信号遷移による影響はデータ信号選択線Ｓ２Ｐにおいて最も先に現れＬｏｗになる。ついで、インバータＩＶ２が立ち下がり、オアゲートＯＲ１、ＯＲ３出力は立ち下がり、さらに遅れてデータ信号選択線Ｓ３ＰがＨｉｇｈになる。その後、インバータＩＶ３が立ち上がり、オアゲートＯＲ２、ＯＲ４が立ち上がることになる。
【０１７２】
次いで、図示しない４番目ドット、８番目ドット、１２番目ドット、１６番目ドット、．．、のデータ転送が完了し４度目のラッチ信号（ＬＯＡＤ−Ｐ）が入力される。これによりＱ２は論理反転してＱ出力はＨｉｇｈからＬｏｗへ遷移する。このときＱ２のＱ出力はＬｏｗ、ＱＮ出力はＨｉｇｈのままである。これに伴い、ナンドゲートＮＡＮＤ３出力は立ち上がり、ナンドゲートＮＡＮＤ４出力は立ち下がる。このとき、上記信号遷移による影響はデータ信号選択線Ｓ３Ｐにおいて最も先に現れＬｏｗになる。ついで、インバータＩＶ３は立ち下がり、オアゲートＯＲ２、ＯＲ４出力は立ち下がり、さらに遅れてデータ信号選択線Ｓ４ＰがＨｉｇｈになる。その後、インバータＩＶ４が立ち上がり、オアゲートＯＲ１、ＯＲ３が立ち上がることになる。以下同様の動作を繰り返す事になる。
【０１７３】
以上説明したように本実施例では、マルチプレクサ回路に於いて、スイッチ素子をＮチャネルＭＯＳトランジスタに換えてトランスミッションゲートを用いることとしても、実施例５と同様の効果をえることが出来る。
【実施例７】
【０１７４】
図１８は、実施例７のドライバＩＣのブロック構成図である。
図に示すように、実施例７のドライバＩＣ５００は、実施例１のドライバＩＣ１００における制御回路ＣＴＲＬ３が制御回路ＣＴＲＬ３３に置き換えられているだけであり、その他の部分は、実施例１のドライバＩＣ１００と全く同様である。以下に、制御回路ＣＴＲＬ３３のみについて詳細に説明する。
【０１７５】
制御回路ＣＴＲＬ３３は、図示していないＣＰＵから切替信号（ＯＤＤ、ＥＶＥＮ）を受け入れて上記第１のＬＥＤ素子群、及び上記第２のＬＥＤ素子群のカソード端子（第２端子）を択一的に接地させる部分である。１３１、１３２は、ＮチャネルパワーＭＯＳトランジスタであり、１３３、１３４は、抵抗である。ＮチャネルパワーＭＯＳトランジスタ１３１のソース電極は、接地され、ＮチャネルパワーＭＯＳトランジスタ１３１のドレイン電極は、奇数番目のＬＥＤ素子の集合（第１のＬＥＤ素子群）のカソードに接続され、ＮチャネルパワーＭＯＳトランジスタ１３２のドレイン電極は、偶数番目のＬＥＤ素子の集合（第２のＬＥＤ素子群）のカソードに接続される。
【０１７６】
ＮチャネルパワーＭＯＳトランジスタ１３１のゲート電極は、ＯＤＤ端子に接続され、制御信号を受け入れてオン・オフ制御される。ＮチャネルパワーＭＯＳトランジスタ１３３のゲート電極は、ＥＶＥＮ端子に接続され、制御信号を受け入れてオン・オフ制御される。その制御動作について図１８を用いて説明する。
【０１７７】
ステップＳ７−１
ＬＥＤ駆動回路ＤＲＶ（Ａ１）〜ＤＲＶ（Ｄ２４）は、１ライン印刷開始を示す同期信号ＨＳＹＮＣ−Ｎを受け入れると、ドット１、ドット３、ドット５、ドット７、・・、のデータを出力する。このとき、ＯＤＤ端子に制御信号が入力されてＮチャネルパワーＭＯＳトランジスタ１３１のゲートがＨｉｇｈになる。その結果、第１のＬＥＤ素子群が導通し、発光する。
【０１７８】
ステップＳ７−２
ついでＬＥＤ駆動回路ＤＲＶ（Ａ１）〜ＤＲＶ（Ｄ２４）は、ドット２、ドット４、ドット６、ドット８、・・、のデータを出力する。このとき、ＥＶＥＮ端子に制御信号が入力されてＮチャネルパワーＭＯＳトランジスタ１３２のゲートがＨｉｇｈになる。その結果、第２のＬＥＤ素子群が導通し、発光する。以下、同様の動作を繰り返すことになる。
【０１７９】
以上説明したように、本実施例では、従来用いられていたＮＰＮバイポーラトランジスタに換えて、第１のＬＥＤ素子群に属する全てのＬＥＤ素子のカソード電極と接続する第１のパワーＭＯＳトランジスタと、第２のＬＥＤ素子群に属する全てのＬＥＤ素子のカソード電極と接続する第２のパワーＭＯＳトランジスタとを備えることによって、小さいチップ面積でありながらオン抵抗を微少値に抑えることが可能になりＬＥＤヘッドのコスト削減が可能になるという効果を得る。尚、上記説明では、本実施例による制御回路ＣＴＲＬ３３を実施例１に限定して適用したが、本発明は、この例に限定されるものではない。即ち、本実施例による制御回路ＣＴＲＬ３３は、上記全ての実施例に適用可能であることは記すまでもない。
【産業上の利用可能性】
【０１８０】
上記説明では、被駆動素子としてＬＥＤ素子を一例として説明したが、本発明はこの例に限定されるものではない。ＬＥＤ素子に換えて有機ＥＬ素子、更には、サーマルプリンタにおける発熱抵抗体等にも適用可能である。
【図面の簡単な説明】
【０１８１】
【図１】実施例１のドライバＩＣのブロック構成図である。
【図２】実施例１のメモリセル回路の回路構成図である。
【図３】実施例２のドライバＩＣのブロック構成図である。
【図４】実施例２のメモリセル回路の回路構成図である。
【図５】実施例３のマルチプレクサ回路の回路構成図である。
【図６】実施例３の切替信号発生手段の回路構成図である。
【図７】実施例３の制御回路の動作を説明するタイムチャートである。
【図８】マルチプレクサ回路とメモリセル回路の接続比較例である。
【図９】実施例４のマルチプレクサの回路構成図である。
【図１０】実施例４のデータ信号発生手段の回路構成図である。
【図１１】実施例４の制御回路の動作を示すタイムチャートである。
【図１２】実施例５のドライバＩＣのブロック構成図である。
【図１３】実施例５のメモリセル回路の回路構成図である。
【図１４】実施例５のマルチプレクサ回路の回路構成図である。
【図１５】実施例５の切替信号発生手段の回路構成図である。
【図１６】実施例６のマルチプレクサ回路の回路構成図である。
【図１７】実施例６の切替信号発生手段の回路構成図である。
【図１８】実施例７のドライバＩＣのブロック構成図である。
【符号の説明】
【０１８２】
２１０    バッファ
２１１〜２２６    インバータ
２２７〜２３４    ＮチャネルＭＯＳトランジスタ
Ｄ    データ線
ＷＯ０〜ＷＯ３    第１のドットメモリに関するワード線
ＷＥ０〜ＷＥ３    第２のドットメモリに関するワード線
ＯＤＤ０〜ＯＤＤ３    第１のドットメモリに関する補正データ出力端子
ＥＶＮ０〜ＥＶＮ３    第２のドットメモリに関する補正データ出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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