(57)【要約】【課題】異なるクロック・ドメイン間のラッチ−ラッチ・パス（クロス・ドメイン・パス）に対する実動作テストを実現する。【解決手段】第１のクロック信号ＣＬＫ１で動作するフラッシュ（flush）可能な第１のフリップ・フロップＤＦＦ１と、第２のクロック信号ＣＬＫ２で動作し第１のフリップ・フロップＤＦＦ１に接続された第２のフリップ・フロップＤＦＦ２と、第２のクロック信号ＣＬＫ２で動作し、第１のフリップ・フロップＤＦＦ１に接続された第３のフリップ・フロップＤＦＦ３とを備える。そして、クロック信号ＣＬＫ２により、フリップ・フロップＤＦＦ１を挟んでフリップ・フロップＤＦＦ２とフリップ・フロップＤＦＦ３との間でテスト・データをリリースおよびキャプチャーし、フリップ・フロップＤＦＦ１はテスト・データをフラッシュさせることにより、フリップ・フロップＤＦＦ１とフリップ・フロップＤＦＦ２との間のテストを実行する。【選択図】図１
2007127602.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号で動作するフラッシュ（flush）可能な第１のフリップ・フロップと、
第２のクロック信号で動作し、前記第１のフリップ・フロップに接続されたフラッシュ可能な第２のフリップ・フロップと、
前記第２のクロック信号で動作し、前記第１のフリップ・フロップに接続された第３のフリップ・フロップと、
前記第１のクロック信号で動作し、前記第２のフリップ・フロップに接続された第４のフリップ・フロップとを備え、
前記第２のクロック信号により、前記第３のフリップ・フロップからテスト・データをリリースし、前記第１のフリップ・フロップをフラッシュして前記第２のフリップ・フロップで当該テスト・データをキャプチャーするテスト・モードと、
前記第１のクロック信号により、前記第１のフリップ・フロップからテスト・データをリリースし、前記第２のフリップ・フロップをフラッシュして前記第４のフリップ・フロップで当該テスト・データをキャプチャーするテスト・モードとにより、当該第１のフリップ・フロップと当該第２のフリップ・フロップとの間のテストを実行する、集積回路。
【請求項２】
前記第１、第２のフリップ・フロップが、ＭＵＸＳＣＡＮフリップ・フロップである、請求項１に記載の集積回路。
【請求項３】
前記第１、第２のフリップ・フロップが、ＬＳＳＤスキャン・テストに用いられるＬＳＳＤラッチである、請求項１に記載の集積回路。
【請求項４】
前記第３のフリップ・フロップが、前記第１のフリップ・フロップの近傍に位置し、前記第２のクロック信号で動作するドメインに含まれ、ファンクションで使われるフリップ・フロップである、請求項１に記載の集積回路。
【請求項５】
前記第３のフリップ・フロップが、前記テスト・データをリリースまたはキャプチャーするために設けられたテスト専用のフリップ・フロップである、請求項１に記載の集積回路。
【請求項６】
前記第４のフリップ・フロップが、前記第２のフリップ・フロップの近傍に位置し、前記第１のクロック信号で動作するドメインに含まれ、ファンクションで使われるフリップ・フロップである、請求項１に記載の集積回路。
【請求項７】
前記第４のフリップ・フロップが、前記テスト・データをリリースまたはキャプチャーするために設けられたテスト専用のフリップ・フロップである、請求項１に記載の集積回路。
【請求項８】
第１のクロック信号で動作するフラッシュ（flush）可能な第１のフリップ・フロップと、
第２のクロック信号で動作し、前記第１のフリップ・フロップに接続されたフラッシュ可能な第２のフリップ・フロップと、
前記第２のクロック信号で動作し、前記第１のフリップ・フロップに接続された第３のフリップ・フロップと、
前記第１のクロック信号で動作し、前記第２のフリップ・フロップに接続された第４のフリップ・フロップとを備えた集積回路のテスト方法であって、
前記第２のクロック信号により、前記第３のフリップ・フロップからテスト・データをリリースし、前記第１のフリップ・フロップをフラッシュして前記第２のフリップ・フロップで当該テスト・データをキャプチャーするステップと、
前記第１のクロック信号により、前記第１のフリップ・フロップからテスト・データをリリースし、前記第２のフリップ・フロップをフラッシュして前記第４のフリップ・フロップで当該テスト・データをキャプチャーするステップと
を含む、テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＳＩＣ等の集積回路のテストに関し、特にクロック・ドメイン間のパスに対するテストを実現するための回路構成およびそのテスト方法に関するものである。
【背景技術】
【０００２】
特定の用途のために設計・製造されるＡＳＩＣ（Application Specific Integrated Circuit）では、その製造時に、チップの良品・不良品を判別する手法として、ＬＳＳＤ（Level-Sensitive Scan Design）ラッチを使用するＬＳＳＤスキャン・テスト（LSSD Scan test  以下、ＬＳＳＤテストと記す）が広く行われている。
図７は、ＬＳＳＤテストを行うための回路構成の概略図である。
図７に示すように、ＬＳＳＤテストを行うためには、チップ（集積回路）内の各組み合わせ回路（被テスト回路）の入力側と出力側にそれぞれＬＳＳＤラッチ（フリップ・フロップ）２００が設けられる。そして、チップ内の全てのＬＳＳＤラッチ２００が複数のスキャン・チェーン（Scan Chain）で接続される。
【０００３】
ＬＳＳＤラッチ２００は、マスタ・ラッチ２０１とスレイブ・ラッチ２０２という２つのＤラッチを組み合わせて構成される。マスタ・ラッチ２０１には、Ａクロックの入力及びこのＡクロックにより制御されるスキャンイン（Scan input）とＣクロックの入力及びこのＣクロックにより制御されるデータイン（Data input）がある。スレイブ・ラッチ２０２には、Ｂクロックが接続され、このＢクロックがハイレベルのとき、マスタ・ラッチ２０１のデータがスレイブ・ラッチ２０２に入力される。
通常の動作では、Ａクロックはローレベルに固定されており、Ｂクロック及びＣクロックを使ってデータが保持される。一方、ＬＳＳＤテストの実行時は、テスト・パターン（テスト・データ）の入力及びテスト結果の出力にＡクロック、Ｂクロックが使われる。
【０００４】
図７の回路に対する静的なＬＳＳＤテストのシーケンスは次のようになる。
まず、ＡクロックおよびＢクロックにより、スキャン・チェーンを介して入力側のＬＳＳＤラッチ２００にテスト・パターンをセットする（以下、スキャン・ロード）。スキャン・ロードが終わったならば、Ｃクロックをヒットして組み合わせ回路の出力を出力側のＬＳＳＤラッチ２００に取り込む。次に、再びＡクロックおよびＢクロックにより、ＬＳＳＤラッチ２００に取り込まれた値をスキャンアウトから観測する（以下、スキャン・アンロード）。このスキャン・アンロードで得られた値と予め求めた期待値とを比較することで、各組み合わせ回路における論理の正否を判別することができる。
【０００５】
さて、今日、ＡＳＩＣ等の集積回路は、大規模化、高密度化だけでなく高速化も進んでいる。特に生産プロセスが複雑化し工程が増えたため、半導体のスピードのばらつきが大変大きくなってきている。そのため、ＬＳＳＤテストにおいても、論理の正否を確認するだけでなく、運用時のクロック周波数でも正常に動作するか否かを確認する必要がある。そこで、上記のような静的なテストではなく、実動作状態（アットスピード）でのテスト（実動作テスト、At speed test）を実施することが重要となる。ところが、図７に示した構成で、ＬＳＳＤテストにおける動作クロック（Ａ／Ｂ／Ｃクロック）を外部装置であるＬＳＩ（Large Scale Integration）テスタから直接供給すると、実動作テストを行うことは困難である。これは、ＬＳＩテスタから供給される動作クロックが集積回路（チップ）の本来の動作クロック（内部周波数）よりも遅いためである。
【０００６】
したがって、実動作テストを行うためには、ＬＳＩの実際の動作時と同じ動作クロック（例えば、ＬＳＩ内部のＰＬＬ回路で生成されるクロック）を使用してテストを行う必要がある。しかし、ＬＳＩ内部のクロック・ドメイン内（すなわち、同じクロックで動作する回路部分）のラッチ−ラッチ・パスでは、実動作テストすることが実現されているが、異なるクロック・ドメイン間のラッチ−ラッチ・パス（以下、クロス・ドメイン・パス）に対しては、実動作テストは実現されていない。そして、異種のインターフェイス間でのデータ転送速度という観点から、異なるクロック・ドメイン間の転送スピードをテストすることが、今日、非常に重要になっている。
【０００７】
異なるクロック・ドメイン間にまたがる回路部分に対するテストを行う従来技術としては、ＡＣディレイ・テストと呼ばれるテスト方法がある。これは、テスタから５０ＭＨｚ程度のリリース・クロックおよびキャプチャー・クロックを与えて、クロス・ドメイン・パスをテストする方法である。また、他の従来技術として、テスト用のクロック（以下、テスト・クロック）によりテストを行う方法および装置が提案されている（例えば、特許文献１参照）。この文献記載の従来技術では、テスト・クロックをキャプチャー・クロックとして用い、各ドメインのローカル・クロック（ＰＬＬ回路により生成される、実動作時のクロック）をリリース・クロックとして用いる。そして、キャプチャー・クロックに対してリリース・クロックをどの程度早く叩くかを調整して、実動作時に近い状態でテストを行うことができる。
【０００８】
【特許文献１】特表２００３−５１３２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、性能が向上し高速化が進んだ今日の集積回路では、論理の正否を調べる静的なテストだけでなく、ＡＣ（alternating-current）動作の保証をおこなうためのテストが非常に重要になっている。ＬＳＩテスタから動作クロック（テスト・クロック）を入力して行うテストでは、動作クロックが遅いため、テスト精度が上がらず、出荷不良率の悪化をきたすこととなる。そのため、ＬＳＩの実際の動作時と同じクロックでテストを行う実動作テストを行う必要があるが、クロス・ドメイン・パスに対する実動作テストは未だ実現されていない。
【００１０】
従来行われているＡＣディレイ・テストは、図７に示したＬＳＳＤテストにおける動作クロックであるＢクロックおよびＣクロックを用いてリリース・キャプチャー動作を実行する。しかし、これらのクロックは実動作には使われないため、タイミングを正確に設定すること（いわゆるタイミングの作り込み）が行われないこと、およびクロックがテスター・チャネルから供給されることにより、ラッチへの到着時間のコントロールに大きな誤差を伴うという問題があった。
【００１１】
また、特許文献１に記載された従来技術は、テストを実行するためにＬＳＩ内部に複雑なテスト制御回路を設けている。そのため、実動作テストに近い状態でテストを実行できるものの、ＬＳＩの回路規模が大きくなり、またＬＳＩのタイミングクローズが困難になる事態が起こり得るという問題があった。
【００１２】
本発明は、上記のような技術的課題に鑑みてなされたものであり、その目的とするところは、クロス・ドメイン・パスに対する実動作テストを実現することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成する本発明は、次のような回路構成により実現される。この集積回路は、第１のクロック信号で動作するフラッシュ動作可能な第１のフリップ・フロップと、第２のクロック信号で動作し、第１のフリップ・フロップの出力に接続されている組み合わせ回路に接続されたフラッシュ動作可能な第２のフリップ・フロップと、第２のクロック信号で動作し、第１のフリップ・フロップの入力に接続された第３のフリップ・フロップと、第１のクロック信号で動作し、第２のフリップ・フロップの出力に接続された第４のフリップ・フロップとを備える。そして、第２のクロック信号により、第３のフリップ・フロップからテスト・データをリリースし、第１のフリップ・フロップをフラッシュして第２のフリップ・フロップでテスト・データをキャプチャーするテスト・モードと、第１のクロック信号により、第１のフリップ・フロップからテスト・データをリリースし、第２のフリップ・フロップをフラッシュして第４のフリップ・フロップでテスト・データをキャプチャーするテスト・モードとにより、第１のフリップ・フロップと第２のフリップ・フロップとの間のパスとそれらに関わるクロックのテストを実行する。ここで、この第１のフリップ・フロップと第２のフリップ・フロップとの間のパスは、クロス・ドメイン・パスである。
【００１４】
より詳細には、第１、第２のフリップ・フロップを、ＭＵＸＳＣＡＮフリップ・フロップ、またはＬＳＳＤスキャン・テストに用いられるＬＳＳＤラッチで構成することができる。さらに、第３のフリップ・フロップを、第１のフリップ・フロップの近傍に位置し、第２のクロック信号で動作するドメインに含まれ、ファンクションで使われるフリップ・フロップとすることができる。そのようなフリップ・フロップがシステムに存在しないときは、第３のフリップ・フロップとして、テスト・データをリリースまたはキャプチャーするための専用のフリップ・フロップを設けることもできる。第４のフリップ・フロップについても同様に、第２のフリップ・フロップの近傍に位置し、第１のクロック信号で動作するドメインに含まれ、ファンクションで使われるフリップ・フロップとすることができる。そのようなフリップ・フロップがシステムに存在しないときは、第４のフリップ・フロップとして、テスト・データをリリースまたはキャプチャーするための専用のフリップ・フロップを設けることもできる。
【００１５】
なお、第１のフリップ・フロップのキャプチャー実動作テストは、これが属するクロック・ドメイン内の実動作テストで実施される。また、第２のフリップ・フロップのリリースの実動作テストは、これが属するクロック・ドメイン内の実動作テストで実施される。
また本発明は、上記のように構成された集積回路におけるテスト方法としても把握される。
【発明の効果】
【００１６】
以上のように構成された本発明によれば、クロス・ドメイン・パスに対して、実動作テスト、すなわちアットスピードでのデータのリリースおよびキャプチャーの動作をテストすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して、本発明を実施するための最良の形態（以下、実施形態）について詳細に説明する。
まず、概要を説明する。ＬＳＩの実動作テストを行うためには、集積回路（チップ）の動作クロックを発信するチップ内部のＰＬＬ回路（クロック生成回路）から出力されるパルスに基づいて、チップの内部周波数に相当する間隔のリリース・クロックとキャプチャー・クロックを生成する必要がある。ところが、異なるクロック・ドメイン間にまたがるクロス・ドメイン・パスに対してテストを行う場合、このクロス・ドメイン・パスの両端のフリップ・フロップは異なるＰＬＬ回路で生成されるクロックにしたがって動作する。このため、リリース・クロックとキャプチャー・クロックの間隔をコントロールすることは極めて困難である。
【００１８】
そこで、本実施形態は、次の考え方によりクロス・ドメイン・パスの実動作テストを実現する。
（１）テスト時はドメイン間のパスを“ドメイン内のパス”とする。
（２）テスト時は１つのＰＬＬでこのパスのリリース・クロックおよびキャプチャー・クロックを作る。
（３）（１）および（２）を達成するために、クロック・ラインにマルチプレクサを挿入しない。すなわち、クロック・ラインのゲーティングは行わない。
【００１９】
図１は、本実施形態によるテスト方法の概念を説明する回路図である。
図１において、ＤＦＦ（フリップ・フロップ）１はクロック信号ＣＬＫ１にしたがって動作し、ＤＦＦ３およびＤＦＦ２はクロック信号ＣＬＫ２にしたがって動作する。クロックＣＬＫ１とクロックＣＬＫ２とは異なるＰＬＬ（Phase Locked Loop）回路により発生する。また、ＤＦＦ１は組み合わせ回路を介してＤＦＦ２と接続されている。
【００２０】
図１を参照してわかるように、この回路では、ＣＬＫ１ドメインのフリップ・フロップであるＤＦＦ１が、ＣＬＫ２ドメインのフリップ・フロップであるＤＦＦ３およびＤＦＦ２に挟まれている。そこで、ＤＦＦ３からＤＦＦ２へのパスに着目し（ＤＦＦ１はフラッシュ（flush）する）、クロック信号ＣＬＫ２でリリースおよびキャプチャー動作を行う（図１で、矢印で示した経路）。
【００２１】
すなわち本実施形態では、クロス・ドメイン・パスのリリース・フリップ・フロップの手前（上流側）に、キャプチャー・フリップ・フロップのクロック信号と同じクロック信号で駆動するフリップ・フロップを置き、ここからテスト・データをリリースする。
なお、図１の回路において、ＤＦＦ３は、ＤＦＦ１の近傍に配置されており、かつクロック信号ＣＬＫ２で駆動するユーザ・ラッチ（ファンクションで使われるフリップ・フロップ）から任意に選択して良い。さらに、そのような適当なユーザ・ラッチが見つからない場合は、テスト専用のＤＦＦ３を特に設けても良い。
【００２２】
図２は、本実施形態でテストに用いられるＭＵＸＳＣＡＮフリップ・フロップの構成を示す図である。
図２において、ＦＬＵＳＨ＝１にすると、論理和回路ＯＲ１およびＯＲ２の出力は、共に「１」となる。これにより、２つのラッチＭ、Ｓは、フラッシュ状態となる。この状態で、マルチプレクサＭ１でＳＧＮ＝０とすれば、図２に示す回路のＳＩからＱまでデータがフラッシュする。
【００２３】
なお、図示のフリップ・フロップは、フラッシュ・モードを持つＭＵＸＳＣＡＮフリップ・フロップの構成例を示したに過ぎない。本実施形態において、クロス・ドメイン・パスの両端に置かれるフリップ・フロップは、データインプットからアウトプットまで、フラッシュ（あるいはスルー）となるモードを持つことが必須であるが、その構成は、図２に示すものに限定されない。例えば、ＬＳＳＤテストに用いられるＬＳＳＤラッチは、元々フラッシュ動作できるようになっているので、本実施形態のテスト用として、図２に示すＭＵＸＳＣＡＮフリップ・フロップの代わりにＬＳＳＤラッチを流用しても構わない。
【００２４】
図３は、ＡＳＩＣのチップ上での図１に示した回路の位置関係のイメージを示した図である。
図３には、ＣＬＫ１ドメインとＣＬＫ２ドメインのクロック・ツリーが示されている。図３において、ＣＬＫ１ドメインのＤＦＦ１とＣＬＫ２ドメインのＤＦＦ２とをつなぐパスＰ０がテスト対象のターゲット・パスである。また、ＣＬＫ２ドメインのＤＦＦ３がＤＦＦ１の近くに置かれているのがわかる。このような回路構成において、ＤＦＦ３からテスト・データをリリースし、ＤＦＦ２でキャプチャーすることにより、パスＰ０の実動作テストを行う。
【００２５】
図４は、本実施形態によるテストを実現する回路構成の例を示す図である。
図４において、ＤＦＦ１、ＤＦＦ４は、クロック信号ＣＬＫ１で駆動するフリップ・フロップである。また、ＤＦＦ２、ＤＦＦ３は、クロック信号ＣＬＫ２で駆動するフリップ・フロップである。そして、ＤＦＦ１とＤＦＦ２の間のパスＰ０がターゲット・パスである。ＤＦＦ３は、上述したようにＣＬＫ２で駆動するＣＬＫ２ドメインの回路であるが、本実施形態のテスト方法を説明する都合上、ＣＬＫ１ドメイン側に記載されている。
【００２６】
図１、３に示した回路図では、本テストの概念を説明するため、ＤＦＦ１の上流側にのみテスト用のフリップ・フロップＤＦＦ３を記載したが、この構成ではターゲット・パスに対してＣＬＫ２での実動作テストしかできない。実際には、ＣＬＫ１での実動作テストを実行するための構成も必要である。そこで、図４に示す構成では、ＤＦＦ２の下流側にＤＦＦ３と同様のテスト用のフリップ・フロップＤＦＦ４が配置される。このＤＦＦ４は、上述したようにＣＬＫ１で駆動するＣＬＫ１ドメインの回路であるが、本実施形態のテスト方法を説明する都合上、ＣＬＫ２ドメイン側に記載されている。
【００２７】
さらに図４を参照すると、ＣＬＫ１ドメイン側において、ＤＦＦ３のＱ出力がＤＦＦ１のＳＩに接続されている。また、ＣＬＫ２ドメイン側において、ＤＦＦ２のＱ出力がＤＦＦ４のＳＩに接続されている。そして、ＣＬＫ１ドメインとＣＬＫ２ドメインの境界をまたぐパスＰ０により、ＤＦＦ１のＱ出力がＤＦＦ２のＳＹＳＩＮに接続されている。
【００２８】
さて、上述したように本実施形態では、図４に示すパスＰ０がテスト対象となる。ただし、テスト対象は、実際にはクロック・ラインを含めて考える必要があり、これは、図中、破線の矢印で示した信号伝播経路と、一点鎖線の矢印で示した信号伝播経路からなる。すなわち、パスＰ０における信号伝播を考える場合、次のような動作が行われている。パルス（クロック信号）ＣＬＫ１が、破線で示した経路を辿って、ＤＦＦ１のＣＬＫピンに到達する。これによって、ＤＦＦ１のＱからデータが発射され、パスＰ０を伝播してＤＦＦ２のＳＹＳＩＮに到着する。一方で、パルス（クロック信号）ＣＬＫ２が、一点鎖線で示した経路を辿って、ＤＦＦ２のＣＬＫに到達する。これによって、ＤＦＦ２がＳＹＳＩＮに到着しているデータをラッチする。
【００２９】
以上のことを踏まえると、ＤＦＦ１、ＤＦＦ２間の実動作テストを行うとは、以下の４つをテストすることに他ならない。
（Ａ）ＤＦＦ１がアットスピードでデータをキャプチャーする。
（Ｂ）ＤＦＦ１がアットスピードでデータをリリースする。
（Ｃ）ＤＦＦ２がアットスピードでデータをキャプチャーする。
（Ｄ）ＤＦＦ２がアットスピードでデータをリリースする。
上の４つのテストを一度に行うことはできないため、複数のモードに分けてテストを行う。ただし、（Ａ）のテストはＣＬＫ１ドメイン内の実動作テストにおいて、（Ｄ）のテストはＣＬＫ２ドメイン内の実動作テストにおいて、それぞれアットスピードでテストされる。したがって、以下では、（Ｂ）および（Ｃ）のテストについて、順番に説明する。
【００３０】
＜第１のテスト・モード＞
第１のテスト・モードでは、ＤＦＦ２におけるデータのキャプチャーをテストする。
図５は、図４に示した回路構成で第１のテスト・モードを説明する図である。
図５において、ＤＦＦ１はＦＬＵＳＨ＝１、ＤＦＦ２はＦＬＵＳＨ＝０である。したがって、ＤＦＦ１は入力データをフラッシュするが、ＤＦＦ２は入力データをフラッシュせずにキャプチャーする。
【００３１】
本モードでは、まず、ＤＦＦ３にテスト・データがセットされる。そして、ＤＦＦ３に入力されたＣＬＫ２によりＤＦＦ３のテスト・データがリリースされる。このとき、ＤＦＦ１はＳＩからＱまでフラッシュなので、テスト・データはそのままパスＰ０へ伝播する。そして、ＤＦＦ２に入力されたＣＬＫ２によりＤＦＦ２がテスト・データをキャプチャーする。
以上の手順によって、ＤＦＦ２によるデータのキャプチャーがアットスピード（ＣＬＫ２）でテストされる。すなわち、上述した（Ｃ）のテストが実行された。なお、本モードでテストを行うときの周波数は、システム設計者が想定したスピードから導き出した周波数を与えることになるであろう。
【００３２】
＜第２のテスト・モード＞
第２のテスト・モードでは、ＤＦＦ１におけるデータのリリースをテストする。
図６は、図４に示した回路構成で第２のテスト・モードを説明する図である。
図６において、ＤＦＦ１はＦＬＵＳＨ＝０、ＤＦＦ２はＦＬＵＳＨ＝１である。したがって、ＤＦＦ１は入力データをフラッシュせずに保持するが、ＤＦＦ２は入力データをフラッシュする。
【００３３】
本モードでは、まず、ＤＦＦ１にテスト・データがセットされる。そして、ＤＦＦ１に入力されたＣＬＫ１によりＤＦＦ１のテスト・データがリリースされる。このとき、ＤＦＦ２はＳＹＳＩＮからＱまでフラッシュする。そして、ＤＦＦ４に入力されたＣＬＫ１によりＤＦＦ４がテスト・データをキャプチャーする。
以上の手順によって、ＤＦＦ１によるデータのリリースがアットスピード（ＣＬＫ１）でテストされる。すなわち、上述した（Ｂ）のテストが実行された。なお、本モードでテストを行うときの周波数は、第１のテスト・モードの場合と同様に、システム設計者が想定したスピードから導き出した周波数を与えることになるであろう。
【００３４】
また、上述のように、第２のテスト・モードでは、テスト用のフリップ・フロップＤＦＦ４が用いられる。このＤＦＦ４は、ＤＦＦ３（図１に示したＤＦＦ３）と同様に、ＤＦＦ２の近傍に配置されており、かつクロック信号ＣＬＫ１で駆動するユーザ・ラッチ（ファンクションで使われるフリップ・フロップ）を用いることができる。そのような適当なユーザ・ラッチがない場合は、テスト専用のＤＦＦ４を特に設けても良い。
【００３５】
以上説明した第１、第２のテスト・モードにより、クロス・ドメイン・パスを対象とした実動作テストが実現された。
なお、上述した回路構成およびテスト方法は、スキュード・ロード・テスト（Skewed load test）を前提として説明したが、ブロード・サイド・バンド・テスト（Broad side band test）に適用することも可能である。
【図面の簡単な説明】
【００３６】
【図１】本実施形態によるテスト方法の概念を説明する回路図である。
【図２】本実施形態でテストに用いられるフリップ・フロップの構成を示す図である。
【図３】ＡＳＩＣのチップ上での図１に示した回路の位置関係のイメージを示した図である。
【図４】本実施形態によるテストを実現する回路構成の例を示す図である。
【図５】図４に示した回路構成で第１のテスト・モードを説明する図である。
【図６】図４に示した回路構成で第２のテスト・モードを説明する図である。
【図７】ＬＳＳＤテストを行うための回路構成を示す概略図である。
【符号の説明】
【００３７】
ＤＦＦ１、ＤＦＦ２、ＤＦＦ３、ＤＦＦ４…フリップ・フロップ
【図１】
2007127602.tif 000003
【図２】
2007127602.tif 000004
【図３】
2007127602.tif 000005
【図４】
2007127602.tif 000006
【図５】
2007127602.tif 000007
【図６】
2007127602.tif 000008
【図７】
2007127602.tif 000009