(57)【要約】【課題】遅延回路により与えられる微小な遅延時間値が規格値内であるか否かを判断することが可能な半導体装置および半導体装置の検査方法を提供すること。【解決手段】遅延回路ＤＣ０、ＤＣ１は、テスト用データストローブ信号ＴＤＱＳに対して遅延時間ＤＴ０、ＤＴ１遅れた遅延データストローブ信号ＩＤＱＳ０、ＩＤＱＳ１を生成する。インバータＩＮＶ０からは、遅延データストローブ信号ＩＤＱＳ０に対して遅延許容時間ＩＴ分だけ遅延された反転信号である反転データストローブ信号ＲＩＤＱＳ０が出力される。ナンドゲートＮＤ０には反転データストローブ信号ＲＩＤＱＳ０および遅延データストローブ信号ＩＤＱＳ１が入力される。遅延データストローブ信号ＩＤＱＳ１の位相が、遅延データストローブ信号ＩＤＱＳ０の位相に比して、遅延許容時間ＩＴ以上遅れる場合には、ナンドゲートＮＤ０からパルス信号ＰＬ０が出力されない。【選択図】図１
2007116435.tif 000002
【特許請求の範囲】
【請求項１】
入力される信号に対して略同一の遅延時間を与える複数の遅延回路を備える半導体装置であって、
何れか１つの前記遅延回路の信号出力経路上に備えられる論理反転回路と、
前記論理反転回路の出力信号と他の前記遅延回路の出力信号とが入力される論理積回路と、
前記論理積回路から出力されるパルス信号を記憶するラッチ回路と
を備えることを特徴とする半導体装置。
【請求項２】
前記論理積回路は複数の前記遅延回路の各々に対応して備えられ、
前記論理反転回路は、互いに対応する前記遅延回路と前記論理積回路との接続経路上に備えられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
機能試験制御信号に応じて機能試験が行われる半導体装置であって、
前記遅延回路に共通する試験信号を前記機能試験制御信号に応じて前記遅延回路の各々へ入力するセレクタ回路を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
入力信号に対して遅延時間を与える遅延回路を備え、機能試験制御信号に応じて機能試験が行われる半導体装置であって、
前記遅延回路の出力信号が前記入力信号に対して逆相の信号である場合には、前記遅延回路の出力端子と入力端子とを前記機能試験制御信号に応じて接続するスイッチ回路と、前記遅延回路の前記出力信号を分周する分周部とを備え、
前記遅延回路の前記出力信号が前記入力信号に対して同相の信号である場合には、前記スイッチ回路と、前記出力端子と前記入力端子との接続経路上に備えられる論理反転回路と、前記分周部とを備えることを特徴とする半導体装置。
【請求項５】
入力される信号に対して略同一の遅延時間が与えられた複数の遅延信号を生成する半導体装置の検査方法であって、
何れか１つの前記遅延信号に対して所定時間遅延された逆相信号を生成するステップと、
前記逆相信号と他の前記遅延信号との信号レベルが所定の同一レベルとされる一致期間を検出するステップと、
前記一致期間の検出の有無を記憶するステップと
を備えることを特徴とする半導体装置の検査方法。
【請求項６】
複数の前記遅延信号の各々について、
前記逆相信号を生成するステップと、
前記一致期間を検出するステップと、
前記一致期間の検出の有無を記憶するステップと
を行うことを特徴とする請求項５に記載の半導体装置の検査方法。
【請求項７】
入力信号に対して遅延時間を与える遅延回路を備え、機能試験制御信号に応じて機能試験が行われる半導体装置の検査方法であって、
前記遅延回路の出力信号が前記入力信号に対して逆相の信号である場合には、前記遅延回路の前記出力信号を前記機能試験制御信号に応じて該遅延回路に入力するステップと、前記遅延回路の前記出力信号を分周するステップとを備え、
前記遅延回路の前記出力信号が前記入力信号に対して同相の信号である場合には、
前記遅延回路の前記出力信号の逆相信号を生成するステップと、該逆相信号を前記機能試験制御信号に応じて前記遅延回路に入力するステップと、前記遅延回路の前記出力信号を分周するステップとを備えることを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延回路を備える半導体装置にかかり、特に、遅延回路の遅延時間量が微小な値である場合においても、遅延時間値が規格値内であるか否かを判断することが可能な半導体装置および半導体装置の検査方法に関するものである。
【背景技術】
【０００２】
半導体装置には、外部信号を遅延させる遅延回路が備えられるものがある。例えばＤＲＡＭコントローラでは、ＳＤＲＡＭから入力されるデータストローブ信号をＤＬＬ（Ｄｅｌａｙｅｄ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路で所定の位相分遅延させ、当該遅延後の信号を用いてＳＤＲＡＭから入力されるデータを取り込むことが行われている。
【０００３】
これらのＤＬＬ回路に代表される遅延回路では、半導体装置の製造時の異常によって、遅延時間量が規格値の範囲外となるものが発生する場合がある。ここで製造時の異常とは、例えば、遅延回路に異物が載ることによる容量値変動やショート、パタン崩れの発生などである。そこで半導体装置の機能試験時において、テスタを用いて遅延回路の遅延時間を実測し、遅延時間量が規格値の範囲外となる遅延回路が存在する半導体装置を不良品として選別することが行われている。
【０００４】
尚、上記の関連技術として特許文献１が開示されている。
【特許文献１】特開２００２−２８６８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし近年の半導体装置の動作速度の高速化に伴って、遅延回路に入力される信号の周期が短くされるため、遅延回路での遅延時間量や、遅延時間の遅延回路間ばらつき量の許容値は微小な値とされる。すると、微小な遅延時間量を実測定するには、高い時間分解能を有する高価なテスタを用いる必要があり、半導体装置のコストアップに繋がるため問題である。また、遅延時間量がテスタの時間分解能よりも小さい場合には、遅延時間量の測定自体を行うことができず、異常が発生した遅延回路を検出することができないため問題である。
【０００６】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、遅延回路により与えられる遅延時間が微小な値であっても、遅延時間値が規格値内であるか否かを判断することができ、また、当該判断において高い時間分解能のテスタを必要としない半導体装置および半導体装置の検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明に係る第１の思想における半導体装置は、入力される信号に対して略同一の遅延時間を与える複数の遅延回路を備える半導体装置であって、何れか１つの遅延回路の信号出力経路上に備えられる論理反転回路と、論理反転回路の出力信号と他の遅延回路の出力信号とが入力される論理積回路と、論理積回路から出力されるパルス信号を記憶するラッチ回路とを備えることを特徴とする。
【０００８】
半導体装置には略同一の遅延時間を与える複数の遅延回路が備えられる。論理反転回路が、何れか一つの遅延回路の信号出力経路上に備えられる。論理反転回路からは、遅延回路から出力される信号に対して所定時間遅延される逆相信号が出力される。論理積回路には、論理反転回路の出力信号と他の遅延回路の出力信号とが入力される。論理積回路は、入力される全ての信号レベルが所定の同一レベルである期間において、論理積回路の出力信号のレベルを変化させる結果、パルス信号が出力される。例えば、論理積回路に入力される信号が全てハイレベルであるか、全てローレベルである期間において、論理積回路からはパルス信号が出力される。ラッチ回路には、論理積回路の出力信号が入力される。そしてラッチ回路は、論理積回路から出力されるパルス信号を記憶する。
【０００９】
例えば、遅延回路の各々に同相の周波数信号が入力される場合には、各遅延回路からは遅延時間が付与された周波数信号が出力される。このとき、遅延時間には遅延回路間ばらつきが存在する。よって、出力信号の位相にも、遅延回路間ばらつきが存在する。そして、論理反転回路を介して出力されるある１つの遅延回路の出力信号の位相に比して、他の遅延回路の出力信号の位相が早い場合には、論理積回路に入力される全信号のレベルが所定の同一レベルとなる時間が存在するため、論理積回路からはパルス信号が出力される。一方、論理反転回路を介して出力されるある１つの遅延回路の出力信号の位相に比して、他の遅延回路の出力信号のうちの少なくとも一つの位相が遅い場合には、論理積回路に入力される全信号のレベルが所定の同一レベルとなる時間が存在しないため、論理積回路からはパルス信号が出力されない。そして論理積回路から出力されるパルス信号が、ラッチ回路に保持される。
【００１０】
すなわち、ある一つの遅延回路の出力信号の位相に比して、その他の遅延回路の出力信号の位相が、論理反転回路で与えられる遅延時間以上遅れているか否かを、論理積回路において検出し、その検出結果をラッチ部に保持することができる。
【００１１】
以上により、複数の遅延回路から各々出力される信号間の位相差が、論理反転回路の遅延時間により定められる所定の規格値内であるか否かを、論理積回路で演算することができる。よって、遅延回路間の遅延時間ばらつき量が、許容範囲内であるか否かを判断することにより、遅延時間値の異常を検出することが可能となる。そして遅延回路間の遅延時間ばらつき量が許容範囲を超える半導体装置を、不良品として選別することが可能となる。これにより、テスタの時間分解能以下の微小な遅延時間を発生する回路を備える半導体装置であっても、当該遅延時間を実際に測定することなく遅延時間値の異常を検出できる結果、当該半導体装置の良品判定を行うことが可能となる。
【００１２】
またラッチ部に検出結果が保持されるため、論理積回路での演算結果を半導体装置から読み出す際において、高い時間分解能を有する高価なテスタを不要とすることができる。
【００１３】
また目的を達成するために、本発明に係る第２の思想における半導体装置は、入力信号に対して遅延時間を与える遅延回路を備え、機能試験制御信号に応じて機能試験が行われる半導体装置であって、遅延回路の出力信号が入力信号に対して逆相の信号である場合には、遅延回路の出力端子と入力端子とを機能試験制御信号に応じて接続するスイッチ回路と、遅延回路の出力信号を分周する分周部とを備え、遅延回路の出力信号が入力信号に対して同相の信号である場合には、スイッチ回路と、出力端子と入力端子との接続経路上に備えられる論理反転回路と、分周部とを備えることを特徴とする。
【００１４】
半導体装置は、機能試験制御信号に応じて機能試験が行われる。遅延回路は、入力信号に遅延時間を与える。遅延回路の出力信号が入力信号に対して逆相とされる場合には、半導体装置にはスイッチ回路と分周部とが備えられる。一方、遅延回路の出力信号が入力信号に対して同相とされる場合には、半導体装置にはスイッチ回路と論理反転回路と分周部とが備えられる。スイッチ回路は、半導体装置の機能試験時において、遅延回路の出力端子と入力端子とを接続する動作を行う。よって機能試験時には、遅延回路の遅延時間に応じた周期で発振するリングオシレータが構成される。また分周部は、機能試験時において、リングオシレータの出力信号を分周する。分周後の信号の周期は、外部テスタ等によって読み出される。
【００１５】
以上により、半導体装置の機能試験時において、遅延回路の遅延時間に応じた周期を有する発振信号を生成し、当該発振信号を分周した上でテスタ等により測定することが可能とされる。これにより、発振信号の周期から、遅延回路の遅延時間を直接求めることができる。よって、遅延回路の遅延時間値の異常を検出することが可能となる。そして遅延時間が異常である遅延回路を備える半導体装置を、不良品として選別することが可能となる。
【００１６】
また、遅延時間の値が微小であるため、発振信号の周期がテスタの時間分解能以下となる場合においても、分周部で発振信号を分周し分周後の発振信号を実測することにより、遅延時間を測定することが可能となる。これにより、高い時間分解能を有する高価なテスタを不要とすることができる。
【発明の効果】
【００１７】
本発明を適用することにより、遅延回路により与えられる遅延時間が微小な値であっても、遅延時間値が規格値内であるか否かを判断することができ、また、当該判断において高い時間分解能のテスタを必要としない半導体装置および半導体装置の検査方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施にかかる半導体装置について具体化した一例である第１実施形態を図１乃至図４を参照しつつ詳細に説明する。図１は、ＤＲＡＭコントロール回路１の実施形態を示す回路ブロック図である。ＤＲＡＭコントロール回路１は、データラッチ部２と遅延時間判定部３とを備える。ＤＲＡＭコントロール回路１は、不図示のＳＤＲＡＭに接続される。そしてＳＤＲＡＭからは、８００（Ｍｂｐｓ）のデータ転送速度で、データＤＱ０乃至ＤＱ１５が入力される。
【００１９】
データラッチ部２は、遅延回路ＤＣ０およびＤＣ１、スイッチＳＷ０およびＳＷ１、データラッチ回路ＤＬ０乃至ＤＬ１５を備える。データラッチ回路ＤＬ０乃至ＤＬ１５の各々の入力端子Ｄには、不図示のＳＤＲＡＭから入力されるデータＤＱ０乃至ＤＱ１５が入力される。またデータＤＱ０乃至ＤＱ７に対応してデータストローブ信号ＤＱＳ０が備えられ、データＤＱ８乃至ＤＱ１５に対応してデータストローブ信号ＤＱＳ１が備えられる。すなわちデータ８つ当たりに１つのデータストローブ信号が用意される。データストローブ信号ＤＱＳ０およびＤＱＳ１は、それぞれスイッチＳＷ０およびＳＷ１に入力される。またテスト用データストローブ信号ＴＤＱＳがスイッチＳＷ０およびＳＷ１に入力される。スイッチＳＷ０の出力端子は遅延回路ＤＣ０の入力端子に接続され、遅延回路ＤＣ０の出力端子はデータラッチ回路ＤＬ０乃至ＤＬ７のクロック端子に接続される。同様に、スイッチＳＷ１の出力端子は遅延回路ＤＣ１の入力端子に接続され、遅延回路ＤＣ１の出力端子はデータラッチ回路ＤＬ８乃至ＤＬ１５のクロック端子に接続される。遅延回路ＤＣ０およびＤＣ１からは、それぞれ遅延データストローブ信号ＩＤＱＳ０およびＩＤＱＳ１が出力される。
【００２０】
遅延時間判定部３は、遅延判定回路ＤＤ０およびＤＤ１、フリップフロップＦＦ０およびＦＦ１を備える。遅延判定回路ＤＤ０は、インバータＩＮＶ０およびナンドゲートＮＤ０を備える。インバータＩＮＶ０は、入力される遅延データストローブ信号ＩＤＱＳ０を、反転データストローブ信号ＲＩＤＱＳ０として出力する。ナンドゲートＮＤ０には反転データストローブ信号ＲＩＤＱＳ０および遅延データストローブ信号ＩＤＱＳ１が入力され、ナンドゲートＮＤ０からはパルス信号ＰＬ０が出力される。フリップフロップＦＦ０はＲＳフリップフロップである。フリップフロップＦＦ０のセット端子にはテストモード信号ＴＲＳＴＸが入力され、リセット端子にはパルス信号ＰＬ０が入力される。そしてフリップフロップＦＦ０の出力端子からは、出力信号ＯＵＴ０が出力される。なお遅延判定回路ＤＤ１の構成は遅延判定回路ＤＤ０と同様であり、フリップフロップＦＦ１の構成は遅延判定回路ＤＤ０と同様であるため、ここでは詳細な説明は省略する。
【００２１】
ＤＲＡＭコントロール回路１の作用を図２のタイミングチャートを用いて説明する。図２は、遅延回路ＤＣ０およびＤＣ１で生成される遅延時間ＤＴ０とＤＴ１とが等しい場合のタイミングチャートである。ＤＲＡＭコントロール回路１は、通常動作を行う通常モードと、機能試験を行うテストモードとを備える。通常モード時には、不図示の制御回路から出力されるテストモード信号ＴＲＳＴＸがローレベルとされる。ローレベルのテストモード信号ＴＲＳＴＸに応じて、スイッチＳＷ０およびＳＷ１は、それぞれデータストローブ信号ＤＱＳ０およびＤＱＳ１を選択して遅延回路ＤＣ０およびＤＣ１に入力する。遅延回路ＤＣ０およびＤＣ１は、ＤＬＬ回路である。遅延回路ＤＣ０およびＤＣ１は、入力されるデータストローブ信号ＤＱＳ０およびＤＱＳ１（周期ＴＴ＝２５００（ｐｓ））に対して、位相が９０°（１／４周期）遅延した遅延データストローブ信号ＩＤＱＳ０およびＩＤＱＳ１を生成する。遅延データストローブ信号ＩＤＱＳ０およびＩＤＱＳ１の遅延設定時間ＤＴは、データラッチ回路ＤＬ０乃至ＤＬ１５のセットアップホールド時間であり、その値は６２５（ｐｓ）である。データラッチ回路ＤＬ０乃至ＤＬ１５では、遅延データストローブ信号ＩＤＱＳ０およびＩＤＱＳ１に基づいて、データＤＱ０乃至ＤＱ１５をラッチする。以上説明した様に、通常モード時においては、データＤＱ０乃至ＤＱ１５の読み込み動作が行われる。
【００２２】
テストモードに移行すると、不図示の制御回路から出力されるテストモード信号ＴＲＳＴＸがハイレベルへ遷移する。テストモード信号ＴＲＳＴＸのハイレベルへの遷移に応じて、スイッチＳＷ０およびＳＷ１が切り替えられ、テスト用データストローブ信号ＴＤＱＳが遅延回路ＤＣ０およびＤＣ１に入力される。なお、テスト用データストローブ信号ＴＤＱＳの周期は、データストローブ信号ＤＱＳ０およびＤＱＳ１と同じとされる。遅延回路ＤＣ０は、テスト用データストローブ信号ＴＤＱＳに対して、位相が９０°（遅延時間ＤＴ０）遅れた遅延データストローブ信号ＩＤＱＳ０を生成する。また遅延回路ＤＣ１は、テスト用データストローブ信号ＴＤＱＳに対して、位相が９０°（遅延時間ＤＴ１）遅れた遅延データストローブ信号ＩＤＱＳ１を生成する。
【００２３】
遅延データストローブ信号ＩＤＱＳ０およびＩＤＱＳ１は、それぞれインバータＩＮＶ０およびＩＮＶ１に入力される。そしてインバータＩＮＶ０およびＩＮＶ１のそれぞれからは、遅延許容時間ＩＴ分だけ遅延された反転信号である反転データストローブ信号ＲＩＤＱＳ０およびＲＩＤＱＳ１が出力される。ここで遅延許容時間ＩＴとは、後述するように、遅延時間ＤＴ０とＤＴ１との間のばらつき量の許容値である。そして遅延許容時間ＩＴは、インバータＩＮＶ０およびＩＮＶ１の伝搬遅延時間によって定められる。そのため遅延許容時間ＩＴは、インバータ素子を構成するトランジスタの特性を調整することで、例えば数十（ｐｓ）などの微小な時間に定めることができる。
【００２４】
遅延判定回路ＤＤ０のナンドゲートＮＤ０には、遅延データストローブ信号ＩＤＱＳ１および反転データストローブ信号ＲＩＤＱＳ０が入力される。時間ｔ１（図２）において、遅延データストローブ信号ＩＤＱＳ１がハイレベルへ遷移すると、ナンドゲートＮＤ０に入力される信号は全てハイレベルとされるため、パルス信号ＰＬ０はローレベルへ遷移する（図２，矢印Ａ１）。ローレベルのパルス信号ＰＬ０がフリップフロップＦＦ０に入力されると、出力信号ＯＵＴ０はハイレベルへ遷移し、ハイレベル状態が保持される（矢印Ａ２）。そして時間ｔ１から遅延許容時間ＩＴが経過した時間ｔ２において、反転データストローブ信号ＲＩＤＱＳ０がローレベルへ遷移すると、パルス信号ＰＬ０はハイレベルへ遷移する（矢印Ａ３）。
【００２５】
また同様にして、遅延判定回路ＤＤ１のナンドゲートＮＤ１には、遅延データストローブ信号ＩＤＱＳ０および反転データストローブ信号ＲＩＤＱＳ１が入力される。時間ｔ１（図２）において、遅延データストローブ信号ＩＤＱＳ０がハイレベルへ遷移すると、ナンドゲートＮＤ１に入力される信号は全てハイレベルとされるため、パルス信号ＰＬ１はローレベルへ遷移する（図２，矢印Ａ５）。ローレベルのパルス信号ＰＬ１がフリップフロップＦＦ１に入力されると、出力信号ＯＵＴ１はハイレベルへ遷移し、ハイレベル状態が保持される（矢印Ａ６）。そして時間ｔ２において、反転データストローブ信号ＲＩＤＱＳ１がローレベルへ遷移すると、パルス信号ＰＬ１はハイレベルへ遷移する（矢印Ａ７）。
【００２６】
また図３に、遅延時間ＤＴ１がＤＴ０に比して遅延許容時間ＩＴ分だけ大きくされる場合のタイミングチャートを示す。時間ｔ２において、遅延データストローブ信号ＩＤＱＳ１がハイレベルへ遷移すると、ナンドゲートＮＤ０に入力される信号は全てハイレベルとされないため、パルス信号ＰＬ０はハイレベルが維持される（矢印Ａ１１）。よって出力信号ＯＵＴ０は、ローレベル状態が保持される（矢印Ａ１２）。これにより、遅延データストローブ信号ＩＤＱＳ１の位相が、ＩＤＱＳ０の位相に比して、遅延許容時間ＩＴ以上遅れる場合には、出力信号ＯＵＴ０がハイレベルへ遷移しないことが分かる。
【００２７】
また図４に、遅延時間ＤＴ０がＤＴ１に比して遅延許容時間ＩＴ分だけ大きくされる場合のタイミングチャートを示す。時間ｔ２において、遅延データストローブ信号ＩＤＱＳ０がハイレベルへ遷移すると、ナンドゲートＮＤ１に入力される信号は全てハイレベルとされないため、パルス信号ＰＬ１はハイレベルが維持される（矢印Ａ２１）。よって出力信号ＯＵＴ１は、ローレベル状態が保持される（矢印Ａ２２）。これにより、遅延データストローブ信号ＩＤＱＳ０の位相が、ＩＤＱＳ１の位相に比して、遅延許容時間ＩＴ以上遅れる場合には、出力信号ＯＵＴ１がハイレベルへ遷移しないことが分かる。
【００２８】
以上により、遅延データストローブ信号ＩＤＱＳ０の位相に比して、遅延データストローブ信号ＩＤＱＳ１の位相が、遅延許容時間ＩＴ以上遅れているか否かを、遅延判定回路ＤＤ０において検出し、検出結果をフリップフロップＦＦ０に保持することが可能となる。また同様に、遅延データストローブ信号ＩＤＱＳ１の位相に比して、遅延データストローブ信号ＩＤＱＳ０の位相が、遅延許容時間ＩＴ以上遅れているか否かを、遅延判定回路ＤＤ１において検出し、検出結果をフリップフロップＦＦ１に保持することが可能となる。
【００２９】
これにより、ＤＲＡＭコントロール回路１では、遅延データストローブ信号ＩＤＱＳ０およびＩＤＱＳ１の位相が、お互いに遅延許容時間ＩＴ以上遅れているか否かを監視することで、遅延時間ＤＴ０とＤＴ１との間のばらつき量が遅延許容時間ＩＴの範囲内であるか否かを検出することが可能となる。そしてテスタ等を用いて出力信号ＯＵＴ０およびＯＵＴ１の信号レベルを読み出し、出力信号ＯＵＴ０およびＯＵＴ１が共にハイレベルであれば、遅延時間ＤＴ０とＤＴ１との間のばらつき量が遅延許容時間ＩＴであることが分かる。
【００３０】
以上詳細に説明したとおり、第１実施形態に係るＤＲＡＭコントロール回路１によれば、遅延回路ＤＣ０およびＤＣ１から各々出力される遅延データストローブ信号ＩＤＱＳ０とＩＤＱＳ１との間の位相差に着目し、当該位相差による時間差が遅延許容時間ＩＴ内か否かを遅延判定回路ＤＤ０およびＤＤ１で演算する。これにより、遅延回路ＤＣ０により与えられる遅延時間ＤＴ０と、遅延回路ＤＣ１により与えられる遅延時間ＤＴ１との間のばらつき量が、遅延許容時間ＩＴ内であるか否かを判断することが可能となる。そして、当該ばらつき量が遅延許容時間ＩＴよりも大きいか否かを検出することで、遅延時間ＤＴ０またはＤＴ１が異常な値となっているか否かを検出することが可能となる。よって、テスタの時間分解能以下の微小な遅延時間を発生する回路を備える半導体装置であっても、当該遅延時間を実際に測定することなく、当該半導体装置の良品判定を行うことが可能となる。
【００３１】
また遅延判定回路ＤＤ０およびＤＤ１における、遅延時間ＤＴ０またはＤＴ１が異常値であるか否かの判断結果は、フリップフロップＦＦ０およびＦＦ１に保持される。よって判断結果を半導体装置から読み出す際において、高い時間分解能を有する高価なテスタを不要とすることができる。
【００３２】
また遅延許容時間ＩＴを、インバータＩＮＶ０およびＩＮＶ１の伝搬遅延時間により定めることができる。よってインバータ素子を構成するトランジスタの特性を調整することで、遅延許容時間ＩＴを、例えば数十（ｐｓ）などの微小な時間に定めることができる。これにより、高い時間分解能を有するテスタを用いずに、遅延回路ＤＣ０とＤＣ１との間の遅延時間ばらつきの有無を非常に高い時間精度で検出することができる。また、さらなる遅延許容時間ＩＴの短縮化にも対応することができる。
【００３３】
また遅延回路ＤＣ０およびＤＣ１は、共通の信号であるテスト用データストローブ信号ＴＤＱＳに基づいて、遅延データストローブ信号ＩＤＱＳ０およびＩＤＱＳ１を生成する。これにより、遅延時間ＤＴ０とＤＴ１との間のばらつきをより正確に得ることが可能となる。よって半導体装置の良品判定の確度を高めることができる。
【００３４】
本発明に係る第２実施形態に係るＤＲＡＭコントロール回路１ｂを、図５を用いて説明する。スイッチＳＷ２０およびＳＷ２１のノードＮ２０ａ、Ｎ２１ａには、それぞれデータストローブ信号ＤＱＳ０およびＤＱＳ１が入力される。また遅延データストローブ信号ＩＤＱＳ０およびＩＤＱＳ１が、それぞれインバータＩＮＶ１０およびＩＮＶ１１を介して、スイッチＳＷ２０およびＳＷ２１のノードＮ２０ｂ、Ｎ２１ｂに入力される。スイッチＳＷ３０のノードＮ３０ａはデータラッチ回路ＤＬ０乃至ＤＬ７に接続され、ノードＮ３０ｂはセレクタ４０のノードＮ４０ａに接続される。またスイッチＳＷ３１のノードＮ３１ａはデータラッチ回路ＤＬ８乃至ＤＬ１５に接続され、ノードＮ３１ｂはセレクタ４０のノードＮ４０ｂに接続される。セレクタ４０の出力端子は分周カウンタ４１の入力端子に接続され、分周カウンタ４１の出力端子はバッファ４２の入力端子に接続される。バッファ４２からは、分周クロック信号ＤＣＬＫが出力され、分周クロック信号ＤＣＬＫは不図示のテスタに入力される。またテストモード信号ＴＲＳＴＸが、スイッチＳＷ２０、ＳＷ２１、ＳＷ３０、ＳＷ３１に入力される。なお、その他の構成は第１実施形態と同様であるため、ここでは詳細な説明を省略する。
【００３５】
ＤＲＡＭコントロール回路１ｂは、通常動作を行う通常モードと、機能試験を行うテストモードとを備える。通常モード時において、テストモード信号ＴＲＳＴＸがローレベルとされることに応じて、スイッチＳＷ２０、ＳＷ２１、ＳＷ３０、ＳＷ３１ではノードＮ２０ａ、Ｎ２１ａ、Ｎ３０ａ、Ｎ３１ａが選択される。これにより、遅延データストローブ信号ＩＤＱＳ０およびＩＤＱＳ１は、データラッチ回路ＤＬ０乃至ＤＬ１５に入力される。
【００３６】
テストモード時において、遅延回路ＤＣ０の遅延時間の測定を行う場合を説明する。まず制御信号ＳＳ１０によって、セレクタ４０ではノードＮ４０ａが選択される。またテストモードへの移行に応じて、テストモード信号ＴＲＳＴＸがハイレベルとされる。ハイレベルのテストモード信号ＴＲＳＴＸに応じて、スイッチＳＷ２０、ＳＷ２１、ＳＷ３０、ＳＷ３１において、それぞれノードＮ２０ｂ、Ｎ２１ｂ、Ｎ３０ｂ、Ｎ３１ｂが選択される。これにより、遅延回路ＤＣ０とインバータＩＮＶ１０とによってリングオシレータが構成される。
【００３７】
ここでリングオシレータの発振周期は、論理値がループを１周する時間に相当する。よって遅延回路ＤＣ０によって構成されるリングオシレータの発振周期は、遅延回路ＤＣ０の遅延時間ＤＴ０と、インバータＩＮＶ１０の遅延時間ＩＴ１０との合計値の２倍の時間とされる。
【００３８】
遅延回路ＤＣ０から出力される発振信号は、分周カウンタ４１で分周される。なお分周カウンタ４１の分周比は、分周クロック信号ＤＣＬＫの周期がテスタの時間分解能を超えない値となるように、適宜定めればよい。そしてテスタにより実測された分周クロック信号ＤＣＬＫの周期と、分周カウンタ４１の分周比とから、遅延回路ＤＣ０の遅延時間ＤＴ０を求めることができる。なお遅延時間ＤＴ０の算出時において、インバータＩＮＶ１０の遅延時間ＩＴ１０が、遅延回路ＤＣ０の遅延時間ＤＴ０に比して十分に小さい場合には、遅延時間ＩＴ１０を無視してもよい。また、インバータＩＮＶ１０の素子構造が、遅延回路ＤＣ０の単位遅延素子の素子構造と同一である場合には、インバータＩＮＶ１０の遅延時間ＩＴ１０は単位遅延素子の遅延時間と同等であるとして、遅延時間ＤＴ０を算出してもよい。
【００３９】
またテストモード時において、遅延回路ＤＣ１の遅延時間の測定を行う場合には、セレクタ４０ではノードＮ４０ｂが選択される。よって遅延回路ＤＣ１とインバータＩＮＶ１１とによって構成されるリングオシレータの発振出力信号が、分周カウンタ４１に入力される。なお、その他の動作は遅延回路ＤＣ０の遅延時間の測定を行う場合と同様であるため、ここでは詳細な説明を省略する。
【００４０】
以上詳細に説明したとおり、第２実施形態に係るＤＲＡＭコントロール回路１ｂによれば、機能試験時において、遅延回路ＤＣ０およびＤＣ１の遅延時間ＤＴ０、ＤＴ１に応じた周期を有する発振信号を生成し、当該発振信号を分周した上でテスタ等により周期を実測することが可能となる。これにより、分周後の発振信号の周期の実測値と、分周カウンタ４１の分周比とから、遅延時間ＤＴ０およびＤＴ１を求めることができる。すなわち、遅延時間が規格値内であるか否かの判断をするだけではなく、遅延時間の値そのものを実測することが可能となる。
【００４１】
これにより、遅延回路ＤＣ０およびＤＣ１の遅延時間値の異常を検出することが可能となる。そして遅延時間が異常である遅延回路を備える半導体装置を、不良品として選別することが可能となる。
【００４２】
また、遅延時間ＤＴ０およびＤＴ１の値が微小であるため、発振信号の周期がテスタの時間分解能以下となる場合においても、分周カウンタ４１で発振信号を分周し分周後の発振信号を実測することにより、遅延時間ＤＴ０およびＤＴ１を測定することが可能となる。
【００４３】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第１実施形態においては、遅延判定回路ＤＤ０およびＤＤ１は、ナンドゲートＮＤ０およびＮＤ１を備えるとしたが、この形態に限られない。入力される信号が同レベルであることを検知することができる論理回路であれば、多種多様な論理ゲートの組み合わせによって構成されてもよいことは言うまでもない。例えば、入力される信号が共にローレベルであることを検知するには、ナンドゲートＮＤ０およびＮＤ１に代えてノアゲートを備えればよい。このときノアゲートは、入力端子にインバータを備えるアンドゲートで構成することができることは言うまでもない。
【００４４】
また第１実施形態においては、データストローブ信号ＤＱＳ０およびＤＱＳ１に対応して遅延回路ＤＣ０およびＤＣ１が備えられる場合を説明した。すなわち遅延させる対象の信号が複数存在する場合に、これらの信号間の位相差が規格を満たすか否かを検出する方法を説明したが、この形態に限られない。遅延させる対象の信号が一つであっても、遅延回路が複数存在すれば、第１実施形態を適用することができる。
【００４５】
図６に、遅延対象である信号が１つ（データストローブ信号ＤＱＳ）であるＤＲＡＭコントロール回路１ａを示す。ＤＲＡＭコントロール回路１ａは、データストローブ信号ＤＱＳの位相の遅延量を、９０°（１／４周期）または１８０°（１／２周期）に切り替え可能とされる回路である。またＤＲＡＭコントロール回路１ａには、データストローブ信号ＤＱＳおよびデータＤＱ０乃至ＤＱ７が入力される。
【００４６】
ＤＲＡＭコントロール回路１ａは、遅延回路ＤＣ１０を備える。遅延回路ＤＣ１０は、第１遅延回路ＩＤＣ０、第２遅延回路ＩＤＣ１、スイッチＳＷ１０およびＳＷ１１を備える。データストローブ信号ＤＱＳは、スイッチＳＷ１０およびＳＷ１１に入力される。スイッチＳＷ１０の出力端子は、第１遅延回路ＩＤＣ０の入力端子に接続される。また第１遅延回路ＩＤＣ０の出力端子は、スイッチＳＷ１１、遅延判定回路ＤＤ０およびＤＤ１に接続される。スイッチＳＷ１１の出力端子は、第２遅延回路ＩＤＣ１の入力端子に接続される。また第２遅延回路ＩＤＣ１の出力端子は、データラッチ回路ＤＬ０乃至ＤＬ７のクロック端子、遅延判定回路ＤＤ０およびＤＤ１に接続される。スイッチＳＷ１０およびＳＷ１１には、不図示の制御回路から出力されるテストモード信号ＴＲＳＴＸおよび位相制御信号ＳＳが入力される。スイッチＳＷ１０および第１遅延回路ＩＤＣ０によって、データストローブ信号ＤＱＳの位相が９０°遅延される。またスイッチＳＷ１１および第２遅延回路ＩＤＣ１によっても、データストローブ信号ＤＱＳの位相が９０°遅延される。なお、その他の構成は第１実施形態と同様であるため、ここでは詳細な説明を省略する。
【００４７】
ＤＲＡＭコントロール回路１ａは、通常動作を行う通常モードと、機能試験を行うテストモードとを備える。通常モード時には、テストモード信号ＴＲＳＴＸがローレベルとされる。データストローブ信号ＤＱＳの位相を９０°遅延させた遅延データストローブ信号ＩＤＱＳ１を得る場合には、位相制御信号ＳＳに応じて、スイッチＳＷ１０ではノードＮ０ａが選択され、スイッチＳＷ１１ではＮ１ａが選択される。これにより、スイッチＳＷ１１および第２遅延回路ＩＤＣ１によって、データストローブ信号ＤＱＳの位相は９０°遅延される。一方、データストローブ信号ＤＱＳの位相を１８０°遅延させた遅延データストローブ信号ＩＤＱＳ１を得る場合には、位相制御信号ＳＳに応じて、スイッチＳＷ１０ではノードＮ０ｂが選択され、スイッチＳＷ１１ではＮ１ｂが選択される。これにより、スイッチＳＷ１０、第１遅延回路ＩＤＣ０、スイッチＳＷ１１、第２遅延回路ＩＤＣ１によって、データストローブ信号ＤＱＳの位相は１８０°遅延される。
【００４８】
テストモードに移行すると、テストモード信号ＴＲＳＴＸがハイレベルとされる。ハイレベルのテストモード信号ＴＲＳＴＸに応じて、スイッチＳＷ１０ではノードＮ０ｂが選択され、スイッチＳＷ１１ではノードＮ１ａが選択される（図６）。これにより、データストローブ信号ＤＱＳに対して、第１遅延回路ＩＤＣ０と第２遅延回路ＩＤＣ１とが並列接続される。よって第１遅延回路ＩＤＣ０から出力される遅延データストローブ信号ＩＤＱＳ０の位相と、第２遅延回路ＩＤＣ１から出力される遅延データストローブ信号ＩＤＱＳ１の位相は、共に、データストローブ信号ＤＱＳに対して９０°遅延した信号となる。
【００４９】
以上によりＤＲＡＭコントロール回路１ａでは、スイッチＳＷ１０およびＳＷ１１を用いて、第１遅延回路ＩＤＣ０と第２遅延回路ＩＤＣ１との接続を切り替えることにより、データストローブ信号ＤＱＳに対して位相が共に９０°遅延された遅延データストローブ信号ＩＤＱＳ０およびＩＤＱＳ１を得ることができる。そして遅延データストローブ信号ＩＤＱＳ０とＩＤＱＳ１との間で、位相が遅延許容時間ＩＴ以上遅れていないかを互いに監視することができる。よって第１遅延回路ＩＤＣ０によって発生する遅延時間と第２遅延回路ＩＤＣ１によって発生する遅延時間との間のばらつき量が、遅延許容時間ＩＴの範囲内であるか否かを検出することが可能となる。
【００５０】
また第１実施形態においては、遅延回路が２つ（遅延回路ＤＣ０およびＤＣ１）である場合を説明したが、この形態に限られない。遅延回路は複数であればいくつ存在してもよい。例として、不図示のＳＤＲＡＭから、３２ビットのデータ（データＤＱ０乃至ＤＱ３１）が入力される場合におけるＤＲＡＭコントロール回路１ｃを、図７を用いて説明する。このとき、データストローブ信号はＤＱＳ０乃至ＤＱＳ３の４つが必要となり、遅延回路はデータストローブ信号の各々に対応して遅延回路ＤＣ０乃至ＤＣ３の４つが必要となる。また遅延回路ＤＣ０乃至ＤＣ３の各々に対応して、遅延判定回路ＤＤ０乃至ＤＤ３が備えられる。遅延判定回路ＤＤ０のナンドゲートＮＤ０には、反転データストローブ信号ＲＩＤＱＳ０と、遅延回路ＤＣ１乃至ＤＣ３から出力される遅延データストローブ信号ＩＤＱＳ１乃至ＩＤＱＳ３とが入力される。また同様にして、遅延判定回路ＤＤ１のナンドゲートＮＤ１には、反転データストローブ信号ＲＩＤＱＳ１と、遅延データストローブ信号ＩＤＱＳ０、ＩＤＱＳ２、ＩＤＱＳ３が入力される。またナンドゲートＮＤ２には、反転データストローブ信号ＲＩＤＱＳ２と、遅延データストローブ信号ＩＤＱＳ０、ＩＤＱＳ１、ＩＤＱＳ３が入力される。またナンドゲートＮＤ３には、反転データストローブ信号ＲＩＤＱＳ３と、遅延データストローブ信号ＩＤＱＳ０乃至ＩＤＱＳ２が入力される。フリップフロップＦＦ０乃至ＦＦ３の出力信号ＯＵＴ０乃至ＯＵＴ３はアンドゲートＡＤに入力される。アンドゲートＡＤからは出力信号ＯＵＴ２０が出力される。その他の構成は、第１実施形態と同様であるため、ここでは説明を省略する。
【００５１】
これにより、遅延判定回路ＤＤ０では、遅延データストローブ信号ＩＤＱＳ０の位相を基準として、遅延データストローブ信号ＩＤＱＳ１乃至ＩＤＱＳ３のうちの少なくとも何れかの位相が遅延許容時間ＩＴ以上遅れているか否かを検出できる。また同様にして、遅延判定回路ＤＤ１においては遅延データストローブ信号ＩＤＱＳ１の位相を基準とし、遅延判定回路ＤＤ２においては遅延データストローブ信号ＩＤＱＳ２の位相を基準とし、遅延判定回路ＤＤ３においては遅延データストローブ信号ＩＤＱＳ３の位相を基準として、それぞれ他の遅延データストローブ信号が遅延許容時間ＩＴ以上遅れているか否かを検出できる。
【００５２】
これにより、遅延データストローブ信号ＩＤＱＳ０乃至ＩＤＱＳ３の位相が、お互いに遅延許容時間ＩＴ以上遅れているか否かを検出することが可能となる。すなわち、遅延回路ＤＣ０乃至ＤＣ３によって発生する遅延時間の遅延回路間のばらつき量が、遅延許容時間ＩＴの範囲内であるか否かを検出することが可能となる。そしてテスタ等を用いて出力信号ＯＵＴ２０の信号レベルを読み出し、出力信号ＯＵＴ２０がハイレベルとされる半導体装置を良品として選別することができる。
【００５３】
なお、ナンドゲートＮＤ０乃至ＮＤ３は論理積回路の一例、スイッチＳＷ０およびＳＷ１はセレクタ回路の一例、テストモード信号ＴＲＳＴＸは機能試験制御信号の一例、テスト用データストローブ信号ＴＤＱＳは試験信号のそれぞれ一例である。
【図面の簡単な説明】
【００５４】
【図１】ＤＲＡＭコントロール回路１の回路ブロック図である。
【図２】ＤＲＡＭコントロール回路１のタイミングチャート（その１）である。
【図３】ＤＲＡＭコントロール回路１のタイミングチャート（その２）である。
【図４】ＤＲＡＭコントロール回路１のタイミングチャート（その３）である。
【図５】ＤＲＡＭコントロール回路１ｂの回路ブロック図である。
【図６】ＤＲＡＭコントロール回路１ａの回路ブロック図である。
【図７】ＤＲＡＭコントロール回路１ｃの回路ブロック図である。
【符号の説明】
【００５５】
１、１ａ、１ｂ、１ｃ  ＤＲＡＭコントロール回路
４１  分周カウンタ
ＤＣ０乃至ＤＣ３  遅延回路
ＤＤ０乃至ＤＤ３  遅延判定回路
ＤＬ０乃至ＤＬ１５  データラッチ回路
ＤＱＳ０乃至ＤＱＳ３  データストローブ信号
ＤＴ０、ＤＴ１  遅延時間
ＩＤＱＳ０乃至ＩＤＱＳ３  遅延データストローブ信号
ＩＮＶ０、ＩＮＶ１  インバータ
ＩＴ  遅延許容時間
ＲＩＤＱＳ０乃至ＲＩＤＱＳ３  反転データストローブ信号
ＴＤＱＳ  テスト用データストローブ信号
ＴＲＳＴＸ  テストモード信号
【図１】
2007116435.tif 000003
【図２】
2007116435.tif 000004
【図３】
2007116435.tif 000005
【図４】
2007116435.tif 000006
【図５】
2007116435.tif 000007
【図６】
2007116435.tif 000008
【図７】
2007116435.tif 000009