(57)【要約】【課題】データのビット長を、容易に変換する。【解決手段】メモリセルアレイ２１は、複数である１０行のメモリセルと、複数である８列のメモリセルとを有する。ワード線４２jによって選択されている列の１０個のメモリセル４１1,j乃至メモリセル４１10,jに対して、１０ビットのデータがビット線４３iを介して読み書きされる。また、ワード線４４iによって選択されている行の８個のメモリセル４１i,1乃至メモリセル４１i,8に対して、８ビットのデータが、ビット線４５jを介して読み書きされる。本発明は、例えば、任意のビット長のデータを、そのビット長とは異なるビット長のデータに変換する場合等に適用できる。【選択図】図２
2007305227.tif 000002
【特許請求の範囲】
【請求項１】
複数であるN行のメモリセルと、複数であるM列のメモリセルとを有するメモリセルアレイと、
前記M列のうちの１列のメモリセルを選択するための第１のワード線と、
前記第１のワード線によって選択されている列のN個のメモリセルに対して、Nビットのデータを読み書きするための第１のビット線と、
前記N行のうちの１行のメモリセルを選択するための第２のワード線と、
前記第２のワード線によって選択されている行のM個のメモリセルに対して、Mビットのデータを読み書きするための第２のビット線と
を備える記憶装置。
【請求項２】
１以上の他のメモリセルアレイと、
前記メモリセルアレイと、前記１以上の他のメモリセルアレイとの中から、前記Nビットのデータを読み書きする対象のメモリセルアレイを選択する第１のマルチプレクサと、
前記メモリセルアレイと、前記１以上の他のメモリセルアレイとの中から、前記Mビットのデータを読み書きする対象のメモリセルアレイを選択する第２のマルチプレクサと
をさらに備える請求項１に記載の記憶装置。
【請求項３】
データを記憶する記憶装置に用いて、Nビットのデータを、Mビットのデータに変換するデータ変換方法において、
前記記憶装置は、
複数であるN行のメモリセルと、複数であるM列のメモリセルとを有するメモリセルアレイと、
前記M列のうちの１列のメモリセルを選択するための第１のワード線と、
前記第１のワード線によって選択されている列のN個のメモリセルに対して、Nビットのデータを読み書きするための第１のビット線と、
前記N行のうちの１行のメモリセルを選択するための第２のワード線と、
前記第２のワード線によって選択されている行のM個のメモリセルに対して、Mビットのデータを読み書きするための第２のビット線と
を備え、
前記M列の各列のメモリセルに、Nビットのデータを書き込み、
前記N行の各行のメモリセルから、Mビットのデータを読み出す
ステップ
、または前記N行の各行のメモリセルに、Mビットのデータを書き込み、
前記M列の各列のメモリセルから、Nビットのデータを読み出す
ステップを含むデータ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置、およびデータ変換方法に関し、特に、例えば、画像処理等を行うアプリケーションが扱う任意のビット長のデータと、汎用的なビット長のデータとの間のビット長の変換を容易に行うことができるようにする記憶装置、およびデータ変換方法に関する。
【背景技術】
【０００２】
プロセッサやバス等の情報処理に用いられるハードウェアの高性能化に伴い、画像処理や音声処理等の様々なアプリケーションは、従来から汎用的に用いられている８ビットのビット長以外のビット長、例えば、１０ビットや１２ビット等のビット長のデータを頻繁に処理するようになってきている。
【０００３】
例えば、アプリケーションが、処理の過程で生成する１０ビットのビット長のデータを、RAM(Random Access Memory)等の汎用的な８ビットのビット長のデータを記憶する外部メモリに記憶させる場合、１０ビット単位のデータを８ビット単位のデータに変換する必要がある。
【０００４】
また、単位データのビット長がメモリのビット幅の１／ｎ（ｎは自然数）とならないデータをメモリに格納するメモリデータ格納方式であって、それぞれがメモリのビット幅と同じビット長であり、データ長とメモリのビット幅の最小公倍数をメモリのビット幅で割った個数のバッファと、要求元から受けたデータをバッファに振り分けるデータ分配手段とバッファの一つを選択しメモリ書込データとする選択手段とを入力側のバスとメモリバスの間に設け、バッファは、第１のバッファの先頭ビットから最後のバッファの末尾ビットに向けて、先頭からｄ（ｄはデータのビット長）ビット毎に区切った各グループがメモリ書込データのストローブ単位となる様に構成されることを特徴とするメモリデータ格納方式がある（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開２００５−０３２０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
１０ビット単位のデータを、８ビット単位のデータに変換する方法としては、１０ビットのデータを、例えば、８ビットのデータと、２ビットのデータとに分け、さらに、２ビットのデータに、６ビットのパディング用のデータを付加して、２つの８ビットのデータを得る方法がある。
【０００７】
しかしながら、この方法では、６ビットのパディング用のデータが付加されるため、外部メモリの記憶容量を無駄に消費することになる。
【０００８】
そこで、例えば、１０ビット単位のデータの並びを、その先頭から、８ビット単位のデータに区切ることで、１０ビット単位のデータを、８ビット単位のデータに変換する方法がある。
【０００９】
しかしながら、この方法では、１０ビット単位のデータの並びにおいて、８ビット単位のデータの先頭（と終わり）の位置を求める必要がある。即ち、１０ビット単位のデータの並びにおいて、先頭から１番目の１０ビットのデータの１ビット目、先頭から１番目の１０ビットのデータの９ビット目、先頭から２番目の１０ビットのデータの７ビット目、・・・といったように、８ビット単位のデータの先頭の位置を求める必要がある。
【００１０】
このように、１０ビット単位のデータの並びにおいて、８ビット単位のデータの先頭の位置を求めるには、８の倍数を１０で除算して得られる剰余を求める必要があるため、高コストの演算である除算を行う必要がある。
【００１１】
本発明は、このような状況に鑑みてなされたものであり、データのビット長を、容易に変換することができるようにするものである。
【課題を解決するための手段】
【００１２】
本発明の一側面の記憶装置は、複数であるN行のメモリセルと、複数であるM列のメモリセルとを有するメモリセルアレイと、前記M列のうちの1列のメモリセルを選択するための第１のワード線と、前記第１のワード線によって選択されている列のN個のメモリセルに対して、Nビットのデータを読み書きするための第１のビット線と、前記N行のうちの１行のメモリセルを選択するための第２のワード線と、前記第２のワード線によって選択されている行のM個のメモリセルに対して、Mビットのデータを読み書きするための第２のビット線とを備える。
【００１３】
本発明の一側面の記憶装置には、１以上の他のメモリセルアレイと、前記メモリセルアレイと、前記１以上の他のメモリセルアレイとの中から、前記Nビットのデータを読み書きする対象のメモリセルアレイを選択する第１のマルチプレクサと、前記メモリセルアレイと、前記１以上の他のメモリセルアレイとの中から、前記Mビットのデータを読み書きする対象のメモリセルアレイを選択する第２のマルチプレクサとをさらに設けることができる。
【００１４】
本発明の一側面のデータ変換方法は、データを記憶する記憶装置に用いて、Nビットのデータを、Mビットのデータに変換するデータ変換方法において、前記記憶装置は、複数であるN行のメモリセルと、複数であるM列のメモリセルとを有するメモリセルアレイと、前記M列のうちの１列のメモリセルを選択するための第１のワード線と、前記第１のワード線によって選択されている列のN個のメモリセルに対して、Nビットのデータを読み書きするための第１のビット線と、前記N行のうちの１行のメモリセルを選択するための第２のワード線と、前記第２のワード線によって選択されている行のM個のメモリセルに対して、Mビットのデータを読み書きするための第２のビット線とを備え、前記M列の各列のメモリセルに、Nビットのデータを書き込み、前記N行の各行のメモリセルから、Mビットのデータを読み出すステップ、または前記N行の各行のメモリセルに、Mビットのデータを書き込み、前記M列の各列のメモリセルから、Nビットのデータを読み出すステップを含む。
【００１５】
本発明の一側面においては、複数であるN行のメモリセルと、複数であるM列のメモリセルとを有するメモリセルアレイにおいて、前記M列のうちの、前記第１のワード線によって選択されている列のN個のメモリセルに対して、Nビットのデータが読み書きされる。また、前記N行のうちの、前記第２のワード線によって選択されている行のM個のメモリセルに対して、Mビットのデータが読み書きされる。
【発明の効果】
【００１６】
本発明の一側面によれば、データのビット長の変換を容易に行うことができる。
【発明を実施するための最良の形態】
【００１７】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００１８】
本発明の一側面の記憶装置（例えば、図２のメモリ１３）は、複数であるN行のメモリセルと、複数であるM列のメモリセルとを有するメモリセルアレイ（例えば、図２のメモリセルアレイ２１）と、前記M列のうちの1列のメモリセルを選択するための第１のワード線（例えば、図２のワード線４２j）と、前記第１のワード線によって選択されている列のN個のメモリセルに対して、Nビットのデータを読み書きするための第１のビット線（例えば、図２のビット線４３i）と、前記N行のうちの１行のメモリセルを選択するための第２のワード線（例えば、図２のワード線４４i）と、前記第２のワード線によって選択されている行のM個のメモリセルに対して、Mビットのデータを読み書きするための第２のビット線（例えば、図２のビット線４５j）とを備える。
【００１９】
本発明の一側面の記憶装置には、１以上の他のメモリセルアレイ（例えば、図７のメモリセルアレイ１０１）と、前記メモリセルアレイ（例えば、図７のメモリセルアレイ２１）と、前記１以上の他のメモリセルアレイとの中から、前記Nビットのデータを読み書きする対象のメモリセルアレイを選択する第１のマルチプレクサ（例えば、図７のマルチプレクサ２３Ａ）と、前記メモリセルアレイと、前記１以上の他のメモリセルアレイとの中から、前記Mビットのデータを読み書きする対象のメモリセルアレイを選択する第２のマルチプレクサ（例えば、図７のマルチプレクサ２５Ａ）とをさらに設けることができる。
【００２０】
本発明の一側面のデータ変換方法は、データを記憶する記憶装置（例えば、図２のメモリ１３）に用いて、Nビットのデータを、Mビットのデータに変換するデータ変換方法において、前記記憶装置は、複数であるN行のメモリセルと、複数であるM列のメモリセルとを有するメモリセルアレイ（例えば、図２のメモリセルアレイ２１）と、前記M列のうちの１列のメモリセルを選択するための第１のワード線（例えば、図２のワード線４２j）と、前記第１のワード線によって選択されている列のN個のメモリセルに対して、Nビットのデータを読み書きするための第１のビット線（例えば、図２のビット線４３i）と、前記N行のうちの１行のメモリセルを選択するための第２のワード線（例えば、図２のワード線４４i）と、前記第２のワード線によって選択されている行のM個のメモリセルに対して、Mビットのデータを読み書きするための第２のビット線（例えば、図２のビット線４５j）とを備え、前記M列の各列のメモリセルに、Nビットのデータを書き込み（例えば、図５のステップＳ１２）、前記N行の各行のメモリセルから、Mビットのデータを読み出す（例えば、図５のステップＳ１６）ステップ、または前記N行の各行のメモリセルに、Mビットのデータを書き込み（例えば、図６のステップＳ３２）、前記M列の各列のメモリセルから、Nビットのデータを読み出す（例えば、図６のステップＳ３６）ステップを含む。
【００２１】
以下、図面を参照して本発明を適用した実施の形態について説明する。
【００２２】
図１は、本発明を適用したデータ処理システムの一実施の形態の構成例を示すブロック図である。
【００２３】
図１において、データ処理システムは、データ処理装置１１、外部メモリ１２、およびメモリ１３から構成される。
【００２４】
データ処理装置１１は、例えば、画像処理を行うアプリケーションであり、メモリ１３または図示せぬ外部の装置から供給されるNビット（Nは２以上の整数）単位のデータを対象に画像処理を行う。また、データ処理装置１１は、画像処理の結果得られるNビット単位のデータを、メモリ１３、または外部の装置に供給する。
【００２５】
外部メモリ１２は、ワード長がMビット（Mは２以上の整数）の（Mビット単位でデータの読み書きを行う）メモリ等であり、メモリ１３から供給されるMビット単位のデータを記憶する。また、外部メモリ１２は、記憶したMビット単位のデータを読み出し、メモリ１３に供給する。
【００２６】
ここで、本実施の形態では、データ処理装置１１が扱うデータのビット長Nと、外部メモリ１２が扱うデータのビット長Mとは異なる値であることとするが、同一の値であっても構わない。
【００２７】
メモリ１３は、データ処理装置１１から供給されるNビット単位のデータを記憶する。また、メモリ１３は、記憶したデータを、Mビット単位で読み出し、外部メモリ１２に供給する。さらに、メモリ１３は、外部メモリ１２から供給されるMビット単位のデータを記憶する。また、メモリ１３は、記憶したデータを、Nビット単位で読み出し、データ処理装置１１に供給する。
【００２８】
即ち、メモリ１３は、メモリセルアレイ２１、ラインセレクタ２２、入出力部２３、ラインセレクタ２４、および入出力部２５から構成される。
【００２９】
メモリセルアレイ２１は、後述する図２で説明するように、データ処理装置１１が扱うデータのビット長Nと同一のN行のメモリセルと、外部メモリ１２が扱うデータのビット長Mと同一のM列のメモリセルとを有する。
【００３０】
そして、メモリセルアレイ２１は、入出力部２３から供給されるNビットのデータを、M列のメモリセルのうちの、ラインセレクタ２２によって選択されている１列のN個のメモリセルに記憶する。また、メモリセルアレイ２１は、入出力部２５から供給されるMビットのデータを、N行のメモリセルのうちの、ラインセレクタ２４によって選択されている１行のM個のメモリセルに記憶する。
【００３１】
さらに、メモリセルアレイ２１は、M列のメモリセルのうちの、ラインセレクタ２２によって選択されている１列のN個のメモリセルに記憶されているデータ、即ち、Nビットのデータを、入出力部２３に供給する。また、メモリセルアレイ２１は、N行のメモリセルのうちの、ラインセレクタ２４によって選択されている１行のM個のメモリセルに記憶されているデータ、即ち、Mビットのデータを、入出力部２５に供給する。
【００３２】
ラインセレクタ２２は、入出力部２３の制御に従い、メモリセルアレイ２１のM列のメモリセルのうちの、１列のメモリセルであるN個のメモリセルを選択する。
【００３３】
入出力部２３は、ラインセレクタ２２を制御することにより、メモリセルアレイ２１のM列のメモリセルの中から、Nビットのデータを読み書きする対象の１列のメモリセルを選択させる。さらに、入出力部２３は、メモリセルアレイ２１のM列のメモリセルのうちの、ラインセレクタ２２によって選択されている１列のN個のメモリセルに対して、Nビットのデータの読み出し、または書き込みを行う。
【００３４】
なお、入出力部２３は、データ処理装置１１からNビットのデータが供給された場合に、そのNビットのデータを、メモリセルアレイ２１に書き込む。また、入出力部２３は、メモリセルアレイ２１からNビットのデータを読み出した場合、そのNビットのデータを、データ処理装置１１に供給する。
【００３５】
ラインセレクタ２４は、入出力部２５の制御に従い、メモリセルアレイ２１のN行のメモリセルのうちの、１行のメモリセルであるM個のメモリセルを選択する。
【００３６】
入出力部２５は、ラインセレクタ２４を制御することにより、メモリセルアレイ２１のN行のメモリセルの中から、Mビットのデータを読み書きする対象の１行のメモリセルを選択させる。さらに、入出力部２５は、メモリセルアレイ２１のN行のメモリセルのうちの、ラインセレクタ２４によって選択されている１行のM個のメモリセルに対して、Mビットのデータの読み出し、または書き込みを行う。
【００３７】
なお、入出力部２５は、外部メモリ１２からMビットのデータが供給された場合に、そのMビットのデータを、メモリセルアレイ２１に書き込む。また、入出力部２５は、メモリセルアレイ２１からMビットのデータを読み出した場合、そのMビットのデータを、外部メモリ１２に供給する。
【００３８】
図２は、図１のメモリセルアレイ２１の構成例を示している。
【００３９】
なお、以下では、データ処理装置１１が扱うNビットのデータが、例えば、１０ビットのデータであるとともに、外部メモリ１２が扱うMビットのデータが、例えば、８ビットのデータであるとする。
【００４０】
上述したように、データ処理装置１１が１０ビットのデータを扱い、外部メモリ１２が８ビットのデータを扱うこととすると、メモリセルアレイ２１は、データ処理装置１１が扱うデータのビット長である１０ビットと同一の１０行のメモリセルと、外部メモリ１２が扱うデータのビット長である８ビットと同一の８列のメモリセルとを有する。
【００４１】
即ち、メモリセルアレイ２１は、図２の右上のメモリセル４１i,j（ｉ＝１,２，…，１０、ｊ＝１,２，…，８）が水平方向に8個配置されるとともに、垂直方向に10個配置された8×10個のメモリセル４１i,jから構成されている。
【００４２】
ここで、メモリセル４１i,jのサフィックスi,jは、そのメモリセル４１i,jが、メモリセルアレイ２１において、第i行第j列（上からi行目で、左からj列目）に配置されているものであることを示す。
【００４３】
なお、メモリセル４１i,jを特に区別する必要がない場合には、以下、適宜、メモリセル４１と称す。
【００４４】
メモリセル４１としては、デュアルポートメモリと呼ばれるデータの読み出しと書き込みとが同時に可能なメモリのメモリセルと同様の構造のメモリセルを採用することができる。メモリセル４１として、デュアルポートメモリという一般に使用されているメモリのメモリセルと同様の構造のメモリセルを採用することにより、メモリセルアレイ２１は、既存技術を用いて製造することが可能になる。
【００４５】
なお、デュアルポートメモリでは、データの読み書きを同時に行うことができるが、メモリ１３は、後述するように、データのビット長を変換することができる。従って、メモリ１３は、デュアルポートメモリとは、根本的に、機能および用途が異なる。
【００４６】
メモリセルアレイアレイ５１には、上述したように、8×10個のメモリセル４１i,jが設けられている他、２セットのワード線であるワード線４２jおよびワード線４４iと、２セットのビット線であるビット線４３iおよびビット線４５jとが設けられている。
【００４７】
ワード線４２jは、ｊ列目の垂直方法に並ぶ１０個のメモリセル４１1,j乃至メモリセル４１10,jと、ラインセレクタ２２とに接続されている。
【００４８】
ビット線４３iは、ｉ行目の水平方向に並ぶ８個のメモリセル４１i,1乃至メモリセル４１i,8と、入出力部２３とに接続されている。
【００４９】
ワード線４４iは、ｉ行目の水平方向に並ぶ８個のメモリセル４１i,1乃至メモリセル４１i,8と、ラインセレクタ２４とに接続されている。
【００５０】
ビット線４５jは、ｊ列目の垂直方向に並ぶ１０個のメモリセル４１1,j乃至メモリセル４１10,jと、入出力部２５とに接続されている。
【００５１】
ここで、ワード線４２jは、垂直方向に配線され、ワード線４４iは、水平方向に配線されている。従って、２セットのワード線４２jとワード線４４iとは、互いに直交している。同様に、ビット線４３iは、水平方向に配線され、ビット線４５jは、垂直方向に配線されており、２セットのビット線４３iとビット線４５jとは、互いに直交している。
【００５２】
一方、デュアルポートメモリは、メモリ１３と同様に、２セットのビット線と、２セットのワード線とを有するが、２セットのビット線は互いに平行に配線され、同様に、２セットのワード線も互いに平行に配線される。
【００５３】
従って、メモリ１３と、デュアルポートメモリとは、２セットのビット線および２セットのワード線を有する点で共通するが、メモリ１３は、２セットのビット線同士が直交しているとともに、２セットのワード線同士も直交している点で、２セットのビット線同士が平行になっているとともに、２セットのワード線同士が平行になっているデュアルポートメモリと構成が根本的に相違する。
【００５４】
次に、図２のメモリ１３で行われるデータの読み書きについて説明する。
【００５５】
入出力部２３が、データ処理装置１１からの１０ビットのデータを、メモリセルアレイ２１に書き込む場合には、入出力部２３は、メモリセルアレイ２１の８列のメモリセルの中から、データ処理装置１１からの１０ビットのデータを書き込む１列のメモリセルを選択するように、ラインセレクタ２２を制御する。
【００５６】
例えば、いま、メモリセルアレイ２１の１０行×８列のメモリセル４１のうちの、第ｊ列のメモリセル４１1,j乃至メモリセル４１10,jを、データ処理装置１１からの１０ビットのデータを書き込む１列のメモリセルとして選択することとすると、ラインセレクタ２２は、入出力部２３からの制御に従い、ワード線４２jの電圧レベルを、L(Low)またはH(High)レベルのうちの、例えば、Hレベルにする。
【００５７】
ここで、ワード線４２jの電圧レベルは、入出力部２３が特に制御をしない限り、Lレベルになっているものとする。ワード線４４iの電圧レベルについても、同様に、ラインセレクタ２４が制御をしない限り、Lレベルになっているものとする。
【００５８】
ワード線４２jの電圧レベルが、Hレベルになると、そのワード線４２jに接続されている第j列のメモリセル４１1,j乃至メモリセル４１10,jは、データの読み書きが可能な状態になる。
【００５９】
第j列のメモリセル４１1,j乃至メモリセル４１10,jが、データの読み書きが可能な状態となると、入出力部２３は、メモリセル４１1,j乃至メモリセル４１10,jの電圧レベルを、データ処理装置１１からの１０ビットのデータに応じた電圧レベルとする。
【００６０】
即ち、入出力部２３は、データ処理装置１１からの１０ビットのデータのうちの、最上位ビットからiビット目が0または1である場合、ビット線４３iの電圧レベルを、それぞれLまたはHレベルとする。
【００６１】
これにより、メモリセルアレイ２１のメモリセル４１のうちの、第i行のメモリセル４１i,1乃至メモリセル４１i,8には、データ処理装置１１からの１０ビットのデータのうちの、最上位ビットからｉビット目に対応した電圧レベルが、ビット線４３iを介して印加される。
【００６２】
第i行のメモリセル４１i,1乃至メモリセル４１i,8のうちの、ワード線４２jの電圧レベルがHレベルになっている第j列のメモリセル４１i,jでは、ビット線４３iを介して印加された電圧レベルが保持され、これにより、データ処理装置１１からの１０ビットのデータのうちの、最上位ビットからiビット目が記憶される。
【００６３】
その後、ラインセレクタ２２は、Hレベルにしたワード線４２jの電圧レベルを、Lレベルにし、これにより、第j列のメモリセル４１1,j乃至メモリセル４１10,jへの１０ビットのデータの書き込みが終了する。
【００６４】
次に、入出力部２３が、メモリセルアレイ２１から１０ビットを読み出し、データ処理装置１１に供給する場合には、入出力部２３は、メモリセルアレイ２１の８列のメモリセルの中から、１０ビットのデータを読み出す１列のメモリセルを選択するように、ラインセレクタ２２を制御する。
【００６５】
例えば、いま、メモリセルアレイ２１の１０行×８列のメモリセル４１のうちの、第j列のメモリセル４１1,j乃至メモリセル４１10,jを、１０ビットのデータを読み出す１列のメモリセルとして選択することとすると、ラインセレクタ２２は、入出力部２３からの制御にしたがい、ワード線４２jの電圧レベルを、LレベルからHレベルにする。
【００６６】
ワード線４２jの電圧レベルが、Hレベルになると、上述したように、そのワード線４２jに接続されている第j列のメモリセル４１1,j乃至メモリセル４１10,jは、データの読み書きが可能な状態になる。
【００６７】
第j列のメモリセル４１1,j乃至メモリセル４１10,jが、データの読み書きが可能な状態になると、そのメモリセル４１1,j乃至メモリセル４１10,jそれぞれに接続しているビット線４３1乃至ビット線４３10には、メモリセル４１1,j乃至メモリセル４１10,jに記憶されているビットに対応する電圧レベルが現れる。
【００６８】
入出力部２３は、ビット線４３1乃至ビット線４３10それぞれの電圧レベルを受信し、これにより、ビット線４３1の電圧レベルに対応するビットを最上位ビットとして、ビット線４３1乃至ビット線４３10それぞれの電圧レベルに対応するビットを下位ビットの方向に順次並べた１０ビットのビット列を、第j列のメモリセル４１1,j乃至メモリセル４１10,jから読み出した１０ビットのデータとして得て、データ処理装置１１に供給する。
【００６９】
その後、ラインセレクタ２２は、Hレベルにしたワード線４２jの電圧レベルを、Lレベルにし、これにより、第j列のメモリセル４１1,j乃至メモリセル４１10,jからの１０ビットのデータの読み出しが終了する。
【００７０】
次に、入出力部２５が、メモリセルアレイ２１から８ビットのデータを読み出し、外部メモリ１２に供給する場合には、入出力部２５は、メモリセルアレイ２１の１０行のメモリセルの中から、８ビットのデータを読み出す１行のメモリセルを選択するように、ラインセレクタ２４を制御する。
【００７１】
例えば、いま、メモリセルアレイ２１の１０行×８列のメモリセル４１のうちの、第ｉ行のメモリセル４１i,1乃至メモリセル４１i,8を、８ビットのデータを読み出す１行のメモリセルとして選択することとすると、ラインセレクタ２４は、入出力部２５からの制御に従い、ワード線４４iの電圧レベルを、LレベルからHレベルにする。
【００７２】
ワード線４４iの電圧レベルが、Hレベルになると、そのワード線４４iに接続されている第ｉ行のメモリセル４１i,1乃至メモリセル４１i,8は、データの読み書きが可能な状態になる。
【００７３】
第ｉ行のメモリセル４１i,1乃至メモリセル４１i,8が、データの読み書きが可能な状態となると、そのメモリセル４１i,1乃至メモリセル４１i,8それぞれに接続しているビット線４５1乃至ビット線４５8には、メモリセル４１i,1乃至メモリセル４１i,8に記憶されているビットに対応する電圧レベルが現れる。
【００７４】
入出力部２５は、ビット線４５1乃至ビット線４５8それぞれの電圧レベルを受信し、これにより、ビット線４５1の電圧レベルに対応するビットを最上位ビットとして、ビット線４５1乃至ビット線４５8それぞれの電圧レベルに対応するビットを下位ビットの方向に順次並べた８ビットのビット列を、第ｉ行のメモリセル４１i,1乃至メモリセル４１i,8から読み出した８ビットのデータとして得て、外部メモリ１２に供給する。
【００７５】
その後、ラインセレクタ２４は、Hレベルにしたワード線４４iの電圧レベルを、Lレベルにし、これにより、第i行のメモリセル４１i,1乃至メモリセル４１i,8からの８ビットのデータの読み出しが終了する。
【００７６】
次に、入出力部２５が、外部メモリ１２からの８ビットのデータを、メモリセルアレイ２１に書き込む場合には、入出力部２５は、メモリセルアレイ２１の１０行のメモリセルの中から、外部メモリ１２からの８ビットのデータを書き込む１行のメモリセルを選択するように、ラインセレクタ２４を制御する。
【００７７】
例えば、いま、メモリセルアレイ２１の１０行×８列のメモリセル４１のうちの、第ｉ行のメモリセル４１i,1乃至メモリセル４１i,8を、外部メモリ１２からの８ビットのデータを書き込む１行のメモリセルとして選択することとすると、ラインセレクタ２４は、入出力部２５からの制御に従い、ワード線４４iの電圧レベルを、LレベルからHレベルにする。
【００７８】
ワード線４４iの電圧レベルが、Hレベルになると、そのワード線４４iに接続されている第ｉ行のメモリセル４１i,1乃至メモリセル４１i,8は、データの読み書きが可能な状態になる。
【００７９】
第ｉ行のメモリセル４１i,1乃至メモリセル４１i,8が、データの読み書きが可能な状態となると、入出力部２５は、メモリセル４１i,1乃至メモリセル４１i,8の電圧レベルを、外部メモリ１２からの８ビットのデータに応じた電圧レベルとする。
【００８０】
即ち、入出力部２５は、外部メモリ１２からの８ビットのデータのうちの、最上位ビットからjビット目が0または1である場合、ビット線４５jの電圧レベルを、それぞれ、LレベルまたはHレベルとする。
【００８１】
これにより、メモリセルアレイアレイ５１のメモリセル４１のうちの、第j列のメモリセル４１1,j乃至メモリセル４１10,jには、外部メモリ１２からの８ビットのデータのうちの、最上ビットからjビット目に対応した電圧レベルが、ビット線４５jを介して印加される。
【００８２】
第j列のメモリセル４１1,j乃至メモリセル４１10,jのうちの、ワード線４４iの電圧レベルがHレベルになっている第i行のメモリセル４１i,jでは、ビット線４５jを介して印加された電圧レベルが保持され、これにより、外部メモリ１２からの８ビットのデータのうちの、最上位ビットからjビット目が記憶される。
【００８３】
その後、ラインセレクタ２４は、Hレベルにしたワード線４４iの電圧レベルを、Lレベルにし、これにより、第i行のメモリセル４１i,1乃至メモリセル４１i,8への８ビットのデータの書き込みが終了する。
【００８４】
なお、メモリセルアレイ２１にデータを書き込むか、またはメモリセルアレイ２１からデータを読み出すかの選択は、メモリ１３に設けられている、図示せぬR/W(Read/Write)線に印加される電圧レベルによって制御される。
【００８５】
ここで、ワード線４２1乃至ワード線４２8それぞれを特に区別する必要がない場合には、以下、適宜、ワード線４２と称す。同様に、ワード線４４1乃至ワード線４４10それぞれを特に区別する必要がない場合には、以下、適宜、ワード線４４と称す。
【００８６】
また、ビット線４３1乃至ビット線４３10それぞれを特に区別する必要がない場合には、以下、適宜、ビット線４３と称す。同様に、ビット線４５1乃至ビット線４５8それぞれを特に区別する必要がない場合には、以下、適宜、ビット線４５と称す。
【００８７】
図３は、図２のメモリセル４１の構成例を示す回路図である。
【００８８】
なお、図３において、図２における場合と対応する部分には、同一の符号が付してあり、その説明は適宜省略する。
【００８９】
図３において、メモリセル４１は、インバータ７１，７２、およびFET(Field- Effect Transistor)７３乃至FET７６から構成される。
【００９０】
ここで、FET７３乃至FET７６は、例えば、NチャネルFETであることとする。従って、FET７３乃至FET７６は、ゲートの電圧レベルがLレベルのときに、オフ状態となり、ゲートの電圧レベルがHレベルであるときに、オン状態となる。
【００９１】
インバータ７１の入力端子７１Ａは、インバータ７２の出力端子７２Ｂと接続されており、インバータ７１の出力端子７１Ｂは、インバータ７２の入力端子７２Ａと接続されている。
【００９２】
FET７３のドレインは、ビット線４３に接続されており、そのゲートは、ワード線４２に接続されている。また、FET７３のソースは、インバータ７１の入力端子７１Ａとインバータ７２の出力端子７２Ｂとの接続点に接続されている。
【００９３】
FET７４のドレインは、ビット線６１に接続されており、そのゲートは、ワード線４２に接続されている。また、FET７４のソースは、インバータ７１の出力端子７１Ｂとインバータ７２の入力端子７２Ａとの接続点に接続されている。
【００９４】
FET７５のドレインは、ビット線４５に接続されており、そのゲートは、ワード線４４に接続されている。また、FET７５のソースは、インバータ７１の入力端子７１Ａとインバータ７２の出力端子７２Ｂとの接続点に接続されている。
【００９５】
FET７６のドレインは、ビット線６２に接続されており、そのゲートは、ワード線４４に接続されている。また、FET７６のソースは、インバータ７１の出力端子７１Ｂとインバータ７２の入力端子７２Ａとの接続点に接続されている。
【００９６】
ここで、ビット線６１には、ビット線４３に現れる電圧レベルを反転した電圧レベルが現れる。同様に、ビット線６２には、ビット線４５に現れる電圧レベルを反転した電圧レベルが現れる。
【００９７】
なお、上述した図２では、ビット線６１とビット線６２の図示を省略してある。
【００９８】
以上のように構成されるメモリセル４１では、ワード線４２およびワード線４４の電圧レベルがLレベルである場合には、FET７３乃至FET７６のゲートの電圧レベルが、Lレベルであるため、FET７３乃至FET７６はすべてオフ状態となり、ビット線４３およびビット線４５は（ビット線６１およびビット線６２も同様）、ハイインピーダンス状態となる。
【００９９】
入出力部２３（図２）がデータの読み書きを行う場合には、図２で説明したように、ワード線４２の電圧レベルが（Lレベルから）Hレベルになる。従って、そのワード線４２に接続されているFET７３とFET７４のゲートに、Hレベルが印加される。
【０１００】
FET７３とFET７４のゲートの電圧レベルがHレベルとなると、FET７３とFET７４はオン状態となる。
【０１０１】
FET７３がオン状態となると、FET７３のドレインと接続されているビット線４３には、インバータ７１の入力端子７１Ａとインバータ７２の出力端子７２Ｂとの接続点の電圧レベルが、FET７３を介して現れる。
【０１０２】
入出力部２３では、このようにして、ビット線４３に現れた電圧レベルに対応するデータが、メモリセル４１から読み出したデータとされる。
【０１０３】
一方、入出力部２３がメモリセル４１にデータを書き込む場合には、ビット線４３の電圧レベルが、書き込むデータに対応する電圧レベルとされる。
【０１０４】
例えば、ビット線４３の電圧レベルがHレベルとされた場合、FET７３を介してビット線４３と接続されているインバータ７１の入力端子７１Ａの電圧レベルがHレベルとなり、その出力端子７１Ｂの電圧レベルはLレベルとなる。
【０１０５】
さらに、出力端子７１Ｂと接続されているインバータ７２の入力端子７２Ａの電圧レベルがLレベルとなり、その出力端子７２Ｂの電圧レベルはHレベルとなる。
【０１０６】
従って、インバータ７１の入力端子７１Ａとインバータ７２の出力端子７２Ｂとの接続点の電圧レベルはHレベルに安定し、これにより、ビット線４３の電圧レベルであるHレベルに対応するデータ（ビット）が書き込まれる。
【０１０７】
また、例えば、ビット線４３の電圧レベルがLレベルとされた場合、FET７３を介してビット線４３と接続されているインバータ７１の入力端子７１Ａの電圧レベルがLレベルとなり、その出力端子７１Ｂの電圧レベルはHレベルとなる。
【０１０８】
さらに、出力端子７１Ｂと接続されているインバータ７２の入力端子７２Ａの電圧レベルがHレベルとなり、その出力端子７２Ｂの電圧レベルはLレベルとなる。
【０１０９】
従って、インバータ７１の入力端子７１Ａとインバータ７２の出力端子７２Ｂとの接続点の電圧レベルはLレベルに安定し、これにより、ビット線４３の電圧レベルであるLレベルに対応するデータが書き込まれる。
【０１１０】
次に、入出力部２５（図２）が読み書きを行う場合には、図２で説明したように、ワード線４４の電圧レベルが（Lレベルから）Hレベルになる。従って、そのワード線４４に接続されているFET７５とFET７６のゲートに、Hレベルが印加される。
【０１１１】
FET７５とFET７６のゲートの電圧レベルがHレベルとなると、FET７５とFET７６はオン状態となる。
【０１１２】
FET７５がオン状態となると、FET７５のドレインと接続されているビット線４５には、インバータ７１の入力端子７１Ａとインバータ７２の出力端子７２Ｂとの接続点の電圧レベルが、FET７５を介して現れる。
【０１１３】
入出力部２５では、このようにして、ビット線４５に現れた電圧レベルに対応するデータが、メモリセル４１から読み出したデータとされる。
【０１１４】
一方、入出力部２５がメモリセル４１にデータを書き込む場合には、ビット線４５の電圧レベルが、書き込むデータに対応する電圧レベルとされる。
【０１１５】
例えば、ビット線４５の電圧レベルがHレベルとされた場合、FET７５を介してビット線４５と接続されているインバータ７１の入力端子７１Ａの電圧レベルがHレベルとなり、その出力端子７１Ｂの電圧レベルはLレベルとなる。
【０１１６】
さらに、出力端子７１Ｂと接続されているインバータ７２の入力端子７２Ａの電圧レベルがLレベルとなり、その出力端子７２Ｂの電圧レベルはHレベルとなる。
【０１１７】
従って、インバータ７１の入力端子７１Ａとインバータ７２の出力端子７２Ｂとの接続点の電圧レベルはHレベルに安定し、これにより、ビット線４５の電圧レベルであるHレベルに対応するデータ（ビット）が書き込まれる。
【０１１８】
また、例えば、ビット線４５の電圧レベルがLレベルとされた場合、FET７５を介してビット線４５と接続されているインバータ７１の入力端子７１Ａの電圧レベルがLレベルとなり、その出力端子７１Ｂの電圧レベルはHレベルとなる。
【０１１９】
さらに、出力端子７１Ｂと接続されているインバータ７２の入力端子７２Ａの電圧レベルがHレベルとなり、その出力端子７２Ｂの電圧レベルはLレベルとなる。
【０１２０】
従って、インバータ７１の入力端子７１Ａとインバータ７２の出力端子７２Ｂとの接続点の電圧レベルはLレベルに安定し、これにより、ビット線４５の電圧レベルであるLレベルに対応するデータが書き込まれる。
【０１２１】
次に、図４を参照して、メモリ１３に対するデータの読み書きについて説明する。
【０１２２】
なお、図４において、矩形は、１つのメモリセル４１を表す。
【０１２３】
メモリ１３に対するデータの読み書きは、そのメモリ１３が有するメモリセルアレイ２１を構成するメモリセル４１の行の数N、または列の数Mと同一のビット数単位で行われる。
【０１２４】
即ち、例えば、図２に示したように、メモリセルアレイ２１が１０行×８列のメモリセル４１で構成される場合において、データ処理装置１１から供給される１０ビット単位のデータを、メモリ１３に書き込み、さらに、メモリ１３から８ビット単位のデータを読み出して、外部メモリ１２に供給するときには、入出力部２３は、データ処理装置１１から１０ビットのデータが供給されると、例えば、図４の上から１番目に示すように、データ処理装置１１からの１０ビットのデータを、メモリセルアレイ２１の第１列のメモリセル４１1,1乃至メモリセル４１10,1に記憶させる。
【０１２５】
ここで、データ処理装置１１からの１０ビットのデータの各ビットを、最上位ビットから順に、A#0，A#1,・・・，A#9と表すこととすると、メモリセル４１i,1には、ビットA#i-1が記憶される。
【０１２６】
入出力部２３は、データ処理装置１１から、次の１０ビットのデータが供給されると、その１０ビットのデータを、メモリセルアレイ２１の第２列のメモリセル４１1,2乃至メモリセル４１10,2に記憶させる。
【０１２７】
以下、同様に、入出力部２３は、データ処理装置１１からの１０ビットのデータを、メモリセルアレイ２１に記憶させる。
【０１２８】
そして、入出力部２３は、書き込みの開始後、データ処理装置１１から、８回目の１０ビットのデータが供給されると、その１０ビットのデータを、メモリセルアレイ２１の第８列のメモリセル４１1,8乃至メモリセル４１10,8に記憶させる。
【０１２９】
入出力部２３において、図４の上から２番目に示すように、メモリセルアレイ２１に、１０ビット×８回（列）分のデータが記憶されると、入出力部２３は、メモリセルアレイ２１への書き込みを終了し、入出力部２５が、メモリセルアレイ２１からのデータの読み出しを開始する。
【０１３０】
即ち、入出力部２５は、例えば、まず、図４の上から３番目に示すように、メモリセルアレイ２１の第１行のメモリセル４１1,1乃至メモリセル４１1,8それぞれからデータ（ビット）を読み出し、その８個のデータの並びである８ビットのデータを、外部メモリ１２に供給する。
【０１３１】
さらに、入出力部２５は、メモリセルアレイ２１の第２行のメモリセル４１2,1乃至メモリセル４１2,8それぞれからデータを読み出し、その８個のデータの並びである８ビットのデータを、外部メモリ１２に供給する。
【０１３２】
以下、同様に、入出力部２５は、メモリセルアレイ２１から８ビットのデータを読み出していき、読み出しの開始後、メモリセルアレイ２１から１０回目の８ビットのデータを読み出し、外部メモリ１２に供給すると、メモリセルアレイ２１からの読み出しを終了する。
【０１３３】
データ処理装置１１からメモリ１３に供給されるデータが、まだある場合には、入出力部２３によるデータの書き込みと、入出力部２５によるデータの読み出しとが繰り返される。
【０１３４】
次に、外部メモリ１２から読み出されて供給される８ビット単位のデータを、メモリ１３に書き込み、さらに、メモリ１３から１０ビット単位のデータを読み出して、データ処理装置１１に供給するときには、入出力部２５は、外部メモリ１２から８ビットのデータが供給されると、外部メモリ１２からの８ビットのデータを、メモリセルアレイ２１の第１行のメモリセル４１1,1乃至メモリセル４１1,8に記憶させる。
【０１３５】
入出力部２５は、外部メモリ１２から、次の８ビットのデータが供給されると、その８ビットのデータを、メモリセルアレイ２１の第２行のメモリセル４１2,8乃至メモリセル４１2,8に記憶させる。
【０１３６】
以下、同様に、入出力部２５は、外部メモリ１２からの８ビットのデータを、メモリセルアレイ２１に記憶させる。
【０１３７】
そして、入出力部２５は、書き込みの開始後、外部メモリ１２から、１０回目の８ビットのデータが供給されると、その８ビットのデータを、メモリセルアレイ２１の第１０行のメモリセル４１10,1乃至メモリセル４１10,8に記憶させる。
【０１３８】
入出力部２５において、メモリセルアレイ２１に、８ビット×１０回（行）分のデータが記憶されると、入出力部２５は、メモリセルアレイ２１への書き込みを終了し、入出力部２３が、メモリセルアレイ２１からのデータの読み出しを開始する。
【０１３９】
即ち、入出力部２３は、例えば、まず、メモリセルアレイ２１の第１列のメモリセル４１1,1乃至メモリセル４１10,1それぞれからデータ（ビット）を読み出し、その１０個のデータの並びである１０ビットのデータを、データ処理装置１１に供給する。
【０１４０】
さらに、入出力部２３は、メモリセルアレイ２１の第２列のメモリセル４１1,2乃至メモリセル４１10,2それぞれからデータを読み出し、その１０個のデータの並びである１０ビットのデータを、データ処理装置１１に供給する。
【０１４１】
以下、同様に、入出力部２３は、メモリセルアレイ２１から１０ビットのデータを読み出していき、読み出しの開始後、メモリセルアレイ２１から８回目の１０ビットのデータを読み出し、データ処理装置１１に供給すると、メモリセルアレイ２１からの読み出しを終了する。
【０１４２】
外部メモリ１２からメモリ１３に供給されるデータが、まだある場合には、入出力部２５によるデータの書き込みと、入出力部２３によるデータの読み出しとが繰り返される。
【０１４３】
以上のように、入出力部２３において、データ処理装置１１からのデータをメモリセルアレイ２１に書き込み、入出力部２５において、メモリセルアレイ２１に記憶されたデータを読み出すだけで、データ処理装置１１からの１０ビット単位のデータを、８ビット単位のデータに変換することができる。
【０１４４】
また、入出力部２５において、外部メモリ１２からのデータをメモリセルアレイ２１に書き込み、入出力部２３において、メモリセルアレイ２１に記憶されたデータを読み出すだけで、外部メモリ１２からの８ビット単位のデータを、１０ビット単位のデータに変換することができる。
【０１４５】
次に、図５のフローチャートを参照して、データ処理装置１１からメモリ１３に供給される１０ビットのデータを８ビットのデータに変換する場合に行われるメモリ１３の処理について、さらに説明する。
【０１４６】
入出力部２３は、ステップＳ１１において、メモリセルアレイ２１を構成するメモリセル４１の列をカウントする変数jに、初期値としての、例えば、１をセットする。
【０１４７】
そして、入出力部２３は、データ処理装置１１から１０ビットのデータが供給されるのを待って、ステップＳ１１からステップＳ１２に進み、データ処理装置１１からの１０ビットのデータを、メモリセルアレイ２１の第j列のメモリセル４１1,j乃至メモリセル４１10,jに書き込んで、ステップＳ１３に進む。
【０１４８】
ステップＳ１３では、入出力部２３は、変数jが、メモリセルアレイ２１を構成するメモリセル４１の列数Mである８に等しいかどうかを判定する。
【０１４９】
ステップＳ１３において、変数jが８に等しくないと判定された場合、ステップＳ１４に進み、入出力部２３は、変数jを１だけインクリメントする。そして、入出力部２３は、データ処理装置１１から、次の１０ビットのデータが供給されるのを待って、ステップＳ１４からステップＳ１２に戻り、以下、同様の処理が繰り返される。
【０１５０】
また、ステップＳ１３において、変数jが８に等しいと判定された場合、即ち、メモリセルアレイ２１の８列の各列のメモリセル４１に、データ処理装置１１からの１０ビットのデータが書き込まれた場合、ステップＳ１５に進み、入出力部２５は、メモリセルアレイ２１を構成するメモリセル４１の行をカウントする変数iに、初期値としての、例えば、１をセットして、ステップＳ１６に進む。
【０１５１】
ステップＳ１６では、入出力部２５は、メモリセルアレイ２１の第i行のメモリセル４１i,1乃至メモリセル４１i,8から、８ビットのデータを読み出して、外部メモリ１２に供給し、ステップＳ１７に進む。
【０１５２】
ここで、入出力部２５から外部メモリ１２に供給された８ビットのデータは、外部メモリ１２に記憶される。
【０１５３】
ステップＳ１７では、入出力部２５は、変数iが、メモリセルアレイ２１を構成するメモリセル４１の行数Nである１０に等しいかどうかを判定する。
【０１５４】
ステップＳ１７において、変数iが１０に等しくないと判定された場合、ステップＳ１８に進み、入出力部２５は、変数iを１だけインクリメントして、ステップＳ１６に戻り、以下、同様の処理が繰り返される。
【０１５５】
また、ステップＳ１７において、変数iが１０に等しいと判定された場合、即ち、メモリセルアレイ２１の１０行の各行のメモリセル４１から、８ビットのデータが読み出された場合、処理を終了する。
【０１５６】
なお、データ処理装置１１からメモリ１３に供給されるデータが、まだある場合には、ステップＳ１１乃至ステップＳ１８の処理が繰り返される。
【０１５７】
次に、図６のフローチャートを参照して、外部メモリ１２からメモリ１３に供給される８ビットのデータを１０ビットのデータに変換する場合に行われるメモリ１３の処理について、さらに説明する。
【０１５８】
入出力部２５は、ステップＳ３１において、メモリセルアレイ２１を構成するメモリセル４１の行をカウントする変数iに、初期値としての、例えば、１をセットする。
【０１５９】
そして、入出力部２５は、外部メモリ１２から８ビットのデータが供給されるのを待って、ステップＳ３１からステップＳ３２に進み、外部メモリ１２からの８ビットのデータを、メモリセルアレイ２１の第i行のメモリセル４１i,1乃至メモリセル４１i,8に書き込んで、ステップＳ３３に進む。
【０１６０】
ステップＳ３３では、入出力部２５は、変数iが、メモリセルアレイ２１を構成するメモリセル４１の行数Nである１０に等しいかどうかを判定する。
【０１６１】
ステップＳ３３において、変数iが１０に等しくないと判定された場合、ステップＳ３４に進み、入出力部２５は、変数iを１だけインクリメントする。そして、入出力部２５は、外部メモリ１２から、次の８ビットのデータが供給されるのを待って、ステップＳ３４からステップＳ３２に戻り、以下、同様の処理が繰り返される。
【０１６２】
また、ステップＳ３３において、変数iが１０に等しいと判定された場合、即ち、メモリセルアレイ２１の１０行の各行のメモリセル４１に、外部メモリ１２からの８ビットのデータが書き込まれた場合、ステップＳ３５に進み、入出力部２３は、メモリセルアレイ２１を構成するメモリセル４１の列をカウントする変数jに、初期値としての、例えば、１をセットして、ステップＳ３６に進む。
【０１６３】
ステップＳ３６では、入出力部２３は、メモリセルアレイ２１の第ｊ列のメモリセル４１1,j乃至メモリセル４１10,jから、１０ビットのデータを読み出して、データ処理装置１１に供給し、ステップＳ３７に進む。
【０１６４】
ここで、入出力部２３からデータ処理装置１１に供給された１０ビットのデータは、データ処理装置１１によって、例えば、画像処理のために使用される。
【０１６５】
ステップＳ３７では、入出力部２３は、変数jが、メモリセルアレイ２１を構成するメモリセル４１の列数Mである８に等しいかどうかを判定する。
【０１６６】
ステップＳ３７において、変数jが８に等しくないと判定された場合、ステップＳ３８に進み、入出力部２３は、変数を１だけインクリメントして、ステップＳ３６に戻り、以下、同様の処理が繰り返される。
【０１６７】
また、ステップＳ３７において、変数が８に等しいと判定された場合、即ち、メモリセルアレイ２１の８列の各列のメモリセル４１から、１０ビットのデータが読み出された場合、処理を終了する。
【０１６８】
なお、外部メモリ１２からメモリ１３に供給されるデータが、まだある場合には、ステップＳ３１乃至ステップＳ３８の処理が繰り返される。
【０１６９】
以上のように、メモリ１３に対するデータの読み書きを行うだけで、１０ビットという画像処理や音声処理などのアプリケーションで主に扱われる８ビット以外のビット長のデータを、算術演算その他の特別な演算を行うことなく、容易に、外部メモリ１２が扱う８ビットのデータに変換し、外部メモリ１２に格納することができる。さらに、外部メモリ１２に記憶された８ビットのデータを、元の１０ビットのデータに変換することができる。
【０１７０】
また、メモリ１３を用いることにより、類似するメモリセルの構造を有するSRAM等のキャッシュメモリと同等の速度で、１０ビットから８ビットに、あるいは、８ビットから１０ビットにビット長の変換を行うことができる。また、消費電力、実装面積の点に関しては、新たにビット長変換回路等を付加する場合に比べ、はるかに小さな電力および実装面積で、ビット長の変換を行うことができる。
【０１７１】
なお、現状では、画像処理等で用いられるデータのビット長は１０ビット等であるが、将来的に、ハードウェアの高機能化等により使用されるデータのビット長が増加した場合や、他の用途、例えば、音声処理等で１０ビット以外のデータを扱うような場合でも、メモリセルアレイ２１を構成するメモリセル４１の行または列の数を変化させることにより、様々な（任意の）ビット長に対応することが可能である。
【０１７２】
次に、図７は、本発明を適用したデータ処理システムの他の一実施の形態の構成例を示すブロック図である。
【０１７３】
なお、図７において、図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１７４】
図７のデータ処理システムにおいては、図１のメモリ１３に代えて、メモリ９１が設けられている。
【０１７５】
メモリ９１は、入出力部２３がマルチプレクサ２３Ａを内蔵するとともに、入出力部２５がマルチプレクサ２５Ａを内蔵し、メモリセルアレイ２１の他に、メモリセルアレイ１０１を有する他は、図１のメモリ１３と同様に構成されている。
【０１７６】
マルチプレクサ２３Ａは、メモリセルアレイ２１とメモリセルアレイ１０１のうちの一方を、入出力部２３がアクセスするアクセス対象として選択する。マルチプレクサ２５Ａも、同様に、メモリセルアレイ２１とメモリセルアレイ１０１のうちの一方を、入出力部２５がアクセスするアクセス対象として選択する。
【０１７７】
メモリセルアレイ１０１は、メモリセルアレイ２１と同様に構成される。
【０１７８】
以上のように構成されるデータ処理システムでは、メモリ９１において、データ処理装置１１から供給されるデータを記憶し、その記憶したデータを読み出して、外部メモリ１２に供給する場合には、まず、入出力部２３が、マルチプレクサ２３Ａを制御することにより、メモリセルアレイ２１とメモリセルアレイ１０１のうちの一方である、例えば、メモリセルアレイ２１をアクセス対象として選択させる。
【０１７９】
その後は、図１のデータ処理システムにおける場合と同様にして、データ処理装置１１からメモリ９１に供給されるNビット単位のデータが、アクセス対象であるメモリセルアレイ２１に記憶される。
【０１８０】
そして、メモリセルアレイ２１に、Nビット単位のデータが、Mセットだけ記憶されると、入出力部２３は、マルチプレクサ２３Ａを制御することにより、メモリセルアレイ２１とメモリセルアレイ１０１のうちの他方であるメモリセルアレイ１０１をアクセス対象として選択させる。
【０１８１】
その後は、図１のデータ処理システムにおける場合と同様にして、データ処理装置１１からメモリ９１に供給されるNビット単位のデータが、アクセル対象であるメモリセルアレイ１０１に記憶される。
【０１８２】
そして、メモリセルアレイ１０１に、Nビット単位のデータが、Mセットだけ記憶されると、入出力部２３は、データ処理装置１１からのNビット単位のデータの書き込みを終了し、入出力部２５が、データの読み出しを開始する。
【０１８３】
即ち、入出力部２５は、マルチプレクサ２５Ａを制御することにより、メモリセルアレイ２１とメモリセルアレイ１０１のうちの一方であるメモリセルアレイ２１をアクセス対象として選択させる。
【０１８４】
その後は、図１のデータ処理システムにおける場合と同様にして、入出力部２５は、アクセス対象であるメモリセルアレイ２１から、Mビット単位のデータを読み出し、外部メモリ１２に供給する。
【０１８５】
そして、メモリセルアレイ２１からMビット単位のデータが、Nセットだけ読み出されると、入出力部２５は、マルチプレクサ２５Ａを制御することにより、メモリセルアレイ２１とメモリセルアレイ１０１のうちの他方であるメモリセルアレイ１０１をアクセス対象として選択させる。
【０１８６】
その後は、図１のデータ処理システムにおける場合と同様にして、入出力部２５は、アクセス対象であるメモリセルアレイ１０１から、Mビット単位のデータを読み出し、外部メモリ１２に供給する。
【０１８７】
そして、メモリセルアレイ１０１から、Mビット単位のデータが、Nセットだけ読み出されると、入出力部２５は、Mビット単位のデータを読み出しを終了する。
【０１８８】
データ処理装置１１からメモリ９１に供給されるデータが、まだある場合には、上述したような、メモリセルアレイ２１とメモリセルアレイ１０１へのデータの書き込みと、メモリセルアレイ２１とメモリセルアレイ１０１からのデータの読み出しとが繰り返される。
【０１８９】
なお、メモリ９１において、外部メモリ１２から供給されるデータを記憶し、その記憶したデータを読み出して、データ処理装置１１に供給する場合にも、上述したように、メモリセルアレイ２１とメモリセルアレイ１０１を、交互にアクセス対象に切り替えて、メモリセルアレイ２１とメモリセルアレイ１０１に対するデータの読み書きが行われる。
【０１９０】
また、図７では、データ処理装置１１からのNビット単位のデータを、メモリセルアレイ２１にMセットだけ記憶させるとともに、メモリセルアレイ１０１にもMセットだけ記憶させた後に、メモリセルアレイ２１およびメモリセルアレイ１０１からのMビット単位のデータの読み出しを行うようにしたが、その他、例えば、データ処理装置１１からのNビット単位のデータを、メモリセルアレイ２１にMセットだけ記憶させた後、データ処理装置１１からのNビット単位のデータを、メモリセルアレイ１０１に記憶させている最中に、メモリセルアレイ２１からのMビット単位のデータの読み出しを行うようにすることが可能である。
【０１９１】
さらに、図７では、メモリセルアレイ２１とメモリセルアレイ１０１を交互にアクセス対象に切り替えて、データの読み書きを行うようにしたが、メモリセルアレイ２１と同様に構成される３以上のメモリセルアレイを設け、その３以上のメモリセルアレイを、順次アクセス対象に切り替えて、データの読み書きを行うようにすることが可能である。
【０１９２】
このように、複数のメモリセルアレイを設け、アクセス対象とするメモリセルアレイを切り替えることにより、メモリ９１を、大容量のキャッシュメモリとしても使用することができる。
【０１９３】
なお、本発明の形態では、Nとして１０を、Mとして８を、それぞれ採用することとしたが、NやMとして採用する値は、これに限定されるものではない。
【０１９４】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１９５】
【図１】本発明を適用したデータ処理システムの一実施の形態の構成例を示すブロック図である。
【図２】メモリセルアレイ２１の構成例を示す図である。
【図３】メモリセル４１の構成例を示す回路図である。
【図４】メモリ１３に対するデータの読み書きについて説明する図である。
【図５】メモリ１３の処理について説明するフローチャートである。
【図６】メモリ１３の処理について説明するフローチャートである。
【図７】本発明を適用したデータ処理システムの他の一実施の形態の構成例を示すブロック図である。
【符号の説明】
【０１９６】
１１  データ処理装置，  １２  外部メモリ，  １３  メモリ，  ２１  メモリセルアレイ，  ２２  ラインセレクタ，  ２３  入出力部，  ２３Ａ  マルチプレクサ，  ２４  ラインセレクタ，  ２５  入出力部，  ２５Ａ  マルチプレクサ，  ４１i,j  メモリセル，  ４２j  ワード線，  ４３i  ビット線，  ４４i  ワード線，  ４５j  ビット線，  ４５  ビット線，  ６１，６２  ビット線，  ７１，７２  インバータ，  ７３乃至７６  FET，  ９１  メモリセルアレイ１０１  メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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