(57)【要約】【課題】  ＳＯＩ基板上に製造される差動構成のスイッチトキャパシタ回路において、一端がＶssとＶdd間の中間電位であるアナロググランドに接続されるスイッチに用いるトランジスタとして、スイッチオフ時のリーク電流を少なくする。【解決手段】  ＳＯＩ基板上に製造されたトランジスタであり、活性領域中に形成されたチャネル領域、ソースおよびドレインと、チャネル領域上に形成されたゲート電極と、チャネル領域に接し、かつソースおよびドレインに接しない活性領域中に形成され、チャネル領域と同一伝導型の第１の領域と、チャネル領域に接し、かつソースおよびドレインに接しない活性領域中に形成され、ソースおよびドレインと同一伝導型の第２の領域とを有し、第１の領域と第２の領域とは金属コンタクトにより電気的に相互に接続されてチャネル領域に対する電位固定作用を有するソースタイトランジスタを用いる。【選択図】        図５
2007288554.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタとスイッチで構成され、一端がＶssとＶdd間の中間電位であるアナロググランドに接続されるスイッチのオンオフによりキャパシタに充電された電荷を放電するフェーズを有する第１および第２のスイッチトキャパシタと、
前記第１および第２のスイッチトキャパシタを介して差動信号を入力し、所定の信号処理により差動信号を出力する差動処理回路と
を備えたスイッチトキャパシタ回路において、
前記第１および第２のスイッチトキャパシタで前記アナロググランドに接続されるスイッチに用いるトランジスタとして、
ＳＯＩ基板上に製造されたトランジスタであり、活性領域中に形成されたチャネル領域、ソースおよびドレインと、前記チャネル領域上に形成されたゲート電極と、前記チャネル領域に接し、かつ前記ソースおよびドレインに接しない活性領域中に形成され、前記チャネル領域と同一伝導型の第１の領域と、前記チャネル領域に接し、かつ前記ソースおよびドレインに接しない活性領域中に形成され、前記ソースおよびドレインと同一伝導型の第２の領域とを有し、前記第１の領域と前記第２の領域とは金属コンタクトにより電気的に相互に接続されて前記チャネル領域に対する電位固定作用を有するソースタイトランジスタを用いる構成である
ことを特徴とするスイッチトキャパシタ回路。
【請求項２】
請求項１に記載のスイッチトキャパシタ回路において、
前記ソースタイトランジスタは、前記第１の領域を下層とし、前記第２の領域を上層とした上下２層として前記チャネル領域に接続した構成である
ことを特徴とするスイッチトキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator) 基板上に製造される差動構成のスイッチトキャパシタ回路に関する。
【背景技術】
【０００２】
図１は、差動構成のスイッチトキャパシタ回路（ＳＣ積分器）の構成例を示す（非特許文献１）。
【０００３】
図１において、スイッチトキャパシタ回路は差動構成をとっており、スイッチトキャパシタ１０−１を構成するキャパシタ（容量値Ｃ１）１１−１およびスイッチ１２−１，１２−２，１３−１，１３−２と、スイッチトキャパシタ１０−２を構成するキャパシタ（容量値Ｃ１）１１−２およびスイッチ１２−３，１２−４，１３−３，１３−４と、演算増幅器１４およびキャパシタ（容量値Ｃ２）１５−１，１５−２を有し、入力端子Ｖin，Ｖip、スイッチトキャパシタ１０−１，１０−２、演算増幅器１４およびキャパシタ１５−１，１５−２、出力端子Ｖoutp, Ｖoutnの順に接続される。スイッチ１２−１〜１２−４はクロックφ１が“Ｈ”時にオン（短絡）し、スイッチ１３−１〜１３−４はクロックφ２が“Ｈ”時にオン（短絡）する構成である。
【０００４】
入力端子Ｖin，Ｖipの入力信号および出力端子Ｖoutp, Ｖoutnの出力信号はそれぞれ差動信号であり、スイッチ１３−１〜１３−４の一端にはＶssとＶdd間の中間電位であるアナロググランドが接続される。
【０００５】
クロックφ１，φ２の関係は、図２に示すように、周期Ｔが互いに逆相であり、非オーバラップ期間Ｔｇをもつクロック信号となっている。スイッチトキャパシタ１０−１，１０−２は、このようなクロックφ１，φ２によりスイッチ１２−１〜１２−４，１３−１〜１３−４のオンオフを相補的に制御する。すなわち、スイッチ１２−１〜１２−４がオン、スイッチ１３−１〜１３−４がオフのときに、一方でキャパシタ１１−１を介して入力端子Ｖinと演算増幅器１４およびキャパシタ１５−１が接続され、キャパシタ１１−１は入力端子Ｖinからの入力信号に応じて充電され、他方でキャパシタ１１−２を介して入力端子Ｖipと演算増幅器１４およびキャパシタ１５−２が接続され、キャパシタ１１−２は入力端子Ｖipからの入力信号に応じて充電される。また、スイッチ１２−１〜１２−４がオフ、スイッチ１３−１〜１３−４がオンのときに、キャパシタ１１−１，１１−２はアナロググランドに接続されて蓄積した電荷を放電する。このように、スイッチトキャパシタ１０−１，１０−２は、クロックφ１，φ２により、入力端子Ｖin，Ｖipからの入力信号でキャパシタ１１−１，１１−２を充放電サンプリングして等価的な抵抗器として機能するようになっている。
【０００６】
アナロググランドに接続されるスイッチ１３−１〜１３−４をＮＭＯＳで構成した場合の対応関係を図１(2) に示す。通常のＭＯＳスイッチは、構造上対称なのでソース（Ｓ）とドレイン（Ｄ）の区別はないが、説明のために便宜的にアナロググランドに接続される側をソースとして定義する。通常、スイッチをオンにする場合は、ＮＭＯＳであればゲート（Ｇ）をＶddレベルにし、オフにする場合はＶss（ＧＮＤ）レベルにする。ソースは中間電位なのでＶdd／２付近の値をとるのが一般的であり、ドレイン側がＶss〜Ｖdd間の電位をとることになる。通常のボディフローティングＭＯＳＦＥＴ（Body-Floating Metal Oxide Semiconductor Field-Effect Transistor)を用いた場合と、通常のソースタイ（Sorce-tye)ＭＯＳＦＥＴを用いた場合におけるＶds（ドレインソース間電圧）とＩds（ドレインソース間電流）の関係を図３，図４に示す。
【０００７】
図３は、スイッチがオン時の特性を示す。ソース電位をＶdd／２としてドレイン電位がＶss〜Ｖddで変化するので、Ｖdsの変化としては−Ｖdd／２〜Ｖdd／２となる。Ｖdsが０〜Ｖdd／２間の電位では、Ｖgs（ゲートソース間電圧：Ｖdd−Ｖdd／２＝Ｖdd／２）がオーバドライブ電圧（Ｖgs−Ｖth（閾値））に達するまではＭＯＳトランジスタは線型領域で動作し、オーバドライブ電圧に達すると飽和動作になる。一方、Ｖdsが−Ｖdd／２〜０の範囲では、ＭＯＳトランジスタは線型領域で動作する。
【０００８】
図４は、スイッチがオフ時の特性を示す。通常のボディフローティングＭＯＳＦＥＴでは基板浮遊効果があり、完全にオフするのは難しくリーク電流がある程度流れてしまう。Ｖdsが０〜Ｖdd／２の範囲ではＶdsに比例してリーク電流が大きくなる。Ｖdsが−Ｖdd／２〜０の範囲ではトレインとソースの関係が入れ替わる。ドレインが０Ｖに近づくにつれてＶgsが閾値に近づきリーク電流が大きくなる。
【０００９】
通常のソースタイＭＯＳＦＥＴの場合は、ボディの電位がソースに固定されるため基板浮遊効果が抑制される効果がある。Ｖdsが０〜Ｖdd／２の範囲ではＶdsに比例してリーク電流は通常のボディフローティングＭＯＳＦＥＴに比べて桁違いに抑制される。一方、Ｖdsが−Ｖdd／２〜０の範囲ではトレインとソースの関係が入れ替わることで、ボディの電位がドレイン電位に固定されているように見えるため、ある電位からトランジスタがオフ状態を保てずにオンしてしまう。
【非特許文献１】武部幹「スイッチトキャパシタ回路」，現代工学社，pp.6-8，ISBN4-87472-118-4
【発明の開示】
【発明が解決しようとする課題】
【００１０】
スイッチをボディフローティングＭＯＳＦＥＴで構成した場合には、上記のように基板浮遊効果によりスイッチを完全にオフにすることが難しい問題があった。一方、ソースタイＭＯＳＦＥＴを使用した場合には、ドレインとソースの電位関係が逆転しない限りにおいてはリーク電流を大幅に抑制できるものの、ドレインとソースの電位関係が逆転してしまう場合（Ｖdsが−Ｖdd／２〜０の範囲）には、トランジスタ構造が非対称なためにオフ状態を維持できずにオンしてしまう問題があった。
【００１１】
図１に示す差動構成のスイッチトキャパシタ回路のスイッチ１３−１〜１３−４は、ＭＯＳＦＥＴを用いたときに入力信号によってソースとドレインの電位関係が逆になる場合がある。そのため、このスイッチ１３−１〜１３−４は、通常のソースタイＭＯＳＦＥＴは使用できず、ボディフローティングＭＯＳＦＥＴで構成する必要があった。しかし、その場合には、スイッチオフ時のリーク電流による信号振幅誤差、オフセット電圧が発生する問題があった。
【００１２】
本発明は、ＳＯＩ基板上に製造される差動構成のスイッチトキャパシタ回路において、一端がＶssとＶdd間の中間電位であるアナロググランドに接続されるスイッチに用いるトランジスタとして、スイッチオフ時のリーク電流を少なくしてキャパシタからの電荷のリークを低減し、振幅誤差やオフセット電圧を低減することができるスイッチトキャパシタ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、キャパシタとスイッチで構成され、一端がＶssとＶdd間の中間電位であるアナロググランドに接続されるスイッチのオンオフによりキャパシタに充電された電荷を放電するフェーズを有する第１および第２のスイッチトキャパシタと、第１および第２のスイッチトキャパシタを介して差動信号を入力し、所定の信号処理により差動信号を出力する差動処理回路とを備えたスイッチトキャパシタ回路において、第１および第２のスイッチトキャパシタでアナロググランドに接続されるスイッチに用いるトランジスタとして、ＳＯＩ基板上に製造されたトランジスタであり、活性領域中に形成されたチャネル領域、ソースおよびドレインと、チャネル領域上に形成されたゲート電極と、チャネル領域に接し、かつソースおよびドレインに接しない活性領域中に形成され、チャネル領域と同一伝導型の第１の領域と、チャネル領域に接し、かつソースおよびドレインに接しない活性領域中に形成され、ソースおよびドレインと同一伝導型の第２の領域とを有し、第１の領域と第２の領域とは金属コンタクトにより電気的に相互に接続されてチャネル領域に対する電位固定作用を有するソースタイトランジスタを用いる構成を特徴とする。
【００１４】
また、ソースタイトランジスタは、第１の領域を下層とし、第２の領域を上層とした上下２層としてチャネル領域に接続した構成を特徴とする。
【発明の効果】
【００１５】
本発明のスイッチトキャパシタ回路は、ＶssとＶdd間の中間電位であるアナロググランドに接続されるスイッチトキャパシタのスイッチとして、対称構造でかつ基板浮遊効果を抑制したソースタイトランジスタを用いることにより、スイッチオフ時のリーク電流を低減することがか可能となり、低振幅誤差および低オフセット電圧のスイッチトキャパシタ回路を実現することができる。
【発明を実施するための最良の形態】
【００１６】
本発明は、例えば図１に示すスイッチトキャパシタ回路において、一端がＶssとＶdd間の中間電位であるアナロググランドに接続されるスイッチ１３−１〜１３−４に用いるトランジスタとして、ＳＯＩ基板上に製造される対称構造でかつ基板浮遊効果を抑制したソースタイトランジスタ（特開平８−７８６８６号公報に記載のトランジスタ構造）を用いることを特徴とする。なお、本発明が適用されるスイッチトキャパシタ回路は図１の構成に限定されるものではない。
【００１７】
図５は、本発明で用いるソースタイトランジスタの概略構成を示し、(2) は平面図、(1) は(2) の線Ｄ−Ｄにおける断面図である。図５において、基板１００上に形成した埋め込み絶縁膜１０１上に島状に活性領域を形成され、そのシリコン活性領域２１上にＴ型のゲート電極２２が形成され、このゲート電極２２を挟んで左右にＮ型層であるソース２４およびドレイン２５が形成される。１０５はゲート酸化膜である。さらに、ゲート電極２２を挟んで、ソース２４およびドレイン２５とは異なる位置に、Ｐ型領域（第１の領域）２６およびＮ型領域（第２の領域）２７が形成される。また、Ｐ型領域２６とＮ型領域２７とは金属コンタクト２８により相互に接続される。金属コンタクト２８は、図示された領域以外の電極に接続されていても接続されていなくてもよい。１０８は層間絶縁膜である。
【００１８】
また、ゲート電極２２を挟んで、ソース２４およびドレイン２５とは異なる位置に、下部領域にＰ型領域（第１の領域）２６を配置し、上部領域にＮ型領域（第２の領域）２７を有する活性領域が形成されるようにしてもよい。この構造では、上下２層構造のＮ型領域／Ｐ型領域を用いることにより、素子面積の拡大を最小限に抑えることができる。
【００１９】
このようなソースタイトランジスタを用いて、ゲート電極２２に正の電圧を入力して動作状態にすると、Ｎ型領域１７とソース２４およびドレイン２５との間に形成されるトランジスタにより、オン状態にあるチャネル領域２３の表面を介して、Ｎ型領域２７はソース２４およびドレイン２５とそれぞれ一定の接続抵抗をもって電気的に接続される。ここで、２４，２５はどちらがソースでもよく、電位の高い側がドレイン、電位の低い側がソースとなる。
【００２０】
図５に示すソースタイトランジスタを図１に示すスイッチトキャパシタ回路のスイッチ１３−１〜１３−４として用いた場合のＶds（ドレインソース間電圧）とＩds（ドレインソース間電流）の関係を図６，図７に示す。なお、スイッチとトランジスタの対応関係は図１(2) に示す通りとする。
【００２１】
図６は、スイッチがオン時の特性を示す。スイッチオン時の特性は、通常のボディフローティングＭＯＳＦＥＴおよびソースタイＭＯＳＦＥＴと同様である。
【００２２】
図７は、スイッチがオフ時の特性を示す。本発明で用いるソースタイトランジスタは、ソースとドレインの構造が対称構造であり、かつ基板浮遊効果を大きく抑制できる特徴を有する。そのため、図７に示すように、Ｖdsが−Ｖdd／２〜Ｖdd／２の範囲に渡ってリーク電流を通常のボディフローティングＭＯＳＦＥＴを用いた場合よりも桁違いに抑制することができる。したがって、キャパシタに蓄えられた電荷のリークを大幅に抑制することが可能となり、スイッチトキャパシタ回路における信号振幅誤差やオフセット電圧を大幅に低減することができる。
【００２３】
なお、図１に示す全てのスイッチを上記のソースタイタトランジスタで構成する必要はない。スイッチ１２−１〜１２−４については、通常のボディフローティングＭＯＳＦＥＴで十分である。スイッチ１２−１〜１２−４がオフの場合は、スイッチ１３−１〜１３−４はオンになっている。このとき、キャパシタ１１−１，１１−２は、アナロググランドに接地され、電荷は０である。キャパシタ１１−１，１１−２の入力側のスイッチ１２−１，１２−３がリークしたとしても、スイッチ１３−１〜１３−４がオンになっており、低インピーダンスなアナロググランドに接地されているため、リーク電流による電荷はアナロググランドから排出され、積分器の動作には影響しない。一方、キャパシタ１１−１，１１−２の出力側のスイッチ１２−２，１２−４は、演算増幅器１４の入力側の電位は基本的にアナロググランドであることから、このスイッチがオフのときにはスイッチの両端に電圧はかかっておらず、基本的にリーク電流は生じない。
【００２４】
本実施形態で用いるソースタイトランジスタは、その構造上ソース側の寄生容量が通常のボディフローティングＭＯＳＦＥＴよりも多くなる。そのため、スイッチ１２−１〜１２−４に本実施形態におけるソースタイトランジスタを使用する場合、処理する信号周波数によっては、寄生容量のために信号振幅が減衰する場合もあるため、必ずしも本実施形態におけるソースタイトランジスタをスイッチ１２−１〜１２−４に使用する必要はない。
【００２５】
一方、スイッチ１３−１〜１３−４がオフの場合はスイッチ１２−１〜１２−４はオンである。スイッチ１３−１〜１３−４の一端はアナロググランドに接地され、他端の電位については入力信号によって大きな電位差が生じる場合がある。このとき、スイッチ１３−１〜１３−４から電流がリークしてしまうと、入力信号振幅の減衰や入力信号の歪みが生じてしまうため、スイッチ１３−１〜１３−４には本実施形態におけるソースタイトランジスタを使用する必要がある。
【図面の簡単な説明】
【００２６】
【図１】差動構成のスイッチトキャパシタ回路の構成例を示す図。
【図２】クロックφ１，φ２を示す図。
【図３】従来のトランジスタにおけるＶdsとＩdsの関係（スイッチオン時）を示す図。
【図４】従来のトランジスタにおけるＶdsとＩdsの関係（スイッチオフ時）を示す図。
【図５】本発明で用いるソースタイトランジスタの概略構成を示す図。
【図６】図５のトースタイトランジスタにおけるＶdsとＩdsの関係（スイッチオン時）を示す図。
【図７】図５のトースタイトランジスタにおけるＶdsとＩdsの関係（スイッチオフ時）を示す図。
【符号の説明】
【００２７】
１１，１５  キャパシタ
１２，１３  スイッチ
１４  演算増幅器
２１  シリコン活性層
２２  ゲート電極
２３  チャネル領域
２４  ソース
２５  ドレイン
２６  Ｐ型領域（第１の領域）
２７  Ｎ型領域（第２の領域）
２８  金属コンタクト
１００  シリコン基板
１０１  埋め込み酸化膜
１０５  ゲート酸化膜
１０８  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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