(57)【要約】【課題】異なるメモリセルに対して同時にデータ書き込みを行ない、かつデータ書き込みの誤動作を防ぐことが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、行列状に配置され、端子Ｔ１およびＴ２間の電流に基づいてデータを記憶する複数個の磁気記憶部Ｓと、各磁気記憶部Ｓの１列に対してｎ本配置されるワード線ＷＬと、１行に対してｎ本配置されるビット線ＢＬと、各磁気記憶部Ｓの行または列に対応して配置され、対応する磁気記憶部Ｓの端子Ｔ１に接続されるソース線と、磁気記憶部Ｓごとにｎ個ずつ配置されるトランジスタＭＢとを備え、このｎ個のトランジスタＭＢは、対応の磁気記憶部Ｓが構成する列に対応する各ワード線ＷＬに制御電極、行に対応する各ビット線ＢＬに第１の導通電極がそれぞれ接続され、対応する磁気記憶部Ｓの端子Ｔ２に第２の導通電極が接続される。【選択図】図２
2007213639.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、第１の端子および第２の端子を有し、前記第１の端子および前記第２の端子間に流れる書き込み電流に基づいてデータを記憶する複数個の磁気記憶部と、
前記各磁気記憶部の１列に対してｎ（ｎは１以上の自然数）本配置される第１の制御線と、
前記各磁気記憶部の１行に対してｎ本配置される第２の制御線と、
前記各磁気記憶部の行または列に対応して配置され、対応する前記磁気記憶部の前記第１の端子に接続される第３の制御線と、
制御電極、第１の導通電極および第２の導通電極を有し、前記磁気記憶部ごとにｎ個ずつ配置される第１の制御トランジスタとを備え、
前記磁気記憶部ごとに配置されるｎ個の第１の制御トランジスタは、対応の前記磁気記憶部が構成する列に対応する前記各第１の制御線に前記制御電極がそれぞれ接続され、対応の前記磁気記憶部が構成する行に対応する前記各第２の制御線に前記第１の導通電極がそれぞれ接続され、対応する前記磁気記憶部の前記第２の端子に前記第２の導通電極が接続される不揮発性半導体記憶装置。
【請求項２】
前記第１の制御線は、前記各磁気記憶部の列とほぼ平行に配置され、
前記第２の制御線は、前記各磁気記憶部の行とほぼ平行に配置され、
前記第３の制御線は、前記各磁気記憶部の列に対応して配置され、前記各磁気記憶部の列とほぼ平行に配置される請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体記憶装置は、さらに、
前記第１〜第３の制御線に電流を供給する制御を行なう制御回路を備え、
前記制御回路は、データ書き込み時、前記各磁気記憶部の所定の行または列に対応する前記第３の制御線に接続されるすべての前記磁気記憶部に所定方向の前記書き込み電流を供給し、その後、前記所定の行または列に対応する前記第３の制御線に接続される一部または全部の前記磁気記憶部に前記所定方向と逆方向の前記書き込み電流を供給する請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記各磁気記憶部の行方向において隣り合う２個の前記磁気記憶部にそれぞれ対応し、かつ同一の前記第２の制御線に接続される２個の前記第１の制御トランジスタが前記２個の磁気記憶部間において隣接して配置され、前記隣接して配置される前記各第１の制御トランジスタのソース領域またはドレイン領域が共通である請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記第３の制御線は、前記各磁気記憶部の１行に対してｎ本配置され、
前記不揮発性半導体記憶装置は、さらに、
制御電極、第１の導通電極および第２の導通電極を有し、前記磁気記憶部ごとにｎ個ずつ配置される第２の制御トランジスタを備え、
前記磁気記憶部ごとに配置されるｎ個の第２の制御トランジスタは、対応の前記磁気記憶部が構成する列に対応する前記各第１の制御線に前記制御電極がそれぞれ接続され、対応の前記磁気記憶部が構成する行に対応する前記各第３の制御線に前記第１の導通電極がそれぞれ接続され、対応する前記磁気記憶部の前記第１の端子に前記第２の導通電極が接続される請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記ｎは２以上の自然数である請求項１または５に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の制御線は、前記各磁気記憶部の列とほぼ平行に配置され、
前記第２の制御線は、前記各磁気記憶部の行とほぼ平行に配置され、
前記第３の制御線は、前記各磁気記憶部の行に対応して配置され、前記各磁気記憶部の行とほぼ平行に配置される請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、異なるメモリセルに対して同時にデータ書き込みまたはデータ読み出しを行なう不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＭＲＡＭ（薄膜磁性体記憶装置）は、強磁性体の磁化方向を利用してデータを記憶する固体メモリの総称である。ＭＲＡＭにおいては、メモリセルを構成する強磁性体の磁化方向が、ある基準方向に対して平行であるか反平行であるかを“１”および“０”に対応させる。また、メモリセルに対するデータ読み出しにおいて巨大磁気抵抗効果（ジャイアント・マグネット・レジスタンス効果：ＧＭＲ（Giant  Magneto  Resistive）効果）を利用するＧＭＲ素子、および磁性トンネル効果（トンネル・マグネット−レジスタンス効果：ＴＭＲ（Tunneling  Magneto  Resistive）効果）を利用するＴＭＲ素子等がＭＲＡＭに使用されている。
【０００３】
ＴＭＲ素子は、強磁性体層／絶縁層／強磁性体層の３層膜で構成され、絶縁層をトンネル電流が流れる。このトンネル電流に対する抵抗値が、２つの強磁性体層の磁化方向の関係に応じて変化する。
【０００４】
ここで、強磁性体層の磁化方向を反転させる方法として、書き込み対象のメモリセルの近傍に配置されるビット線およびデジット線に電流を流して外部磁場を発生し、強磁性体層の磁化方向を反転させる外部磁化反転法が知られている（たとえば、非特許文献１参照）。
【０００５】
この外部磁化反転法を採用する不揮発性磁気メモリとして、たとえば、特許文献１には以下のような不揮発性磁気メモリが開示されている。すなわち、互いに平行して配置された第一および第二のワード線と、絶縁層を介して第一および第二のワード線に交差するデータ線と、第一および第二のワード線とデータ線の交点に設けられた複数のメモリセルを有する半導体記憶装置において、データ線が、第一および第二のワード線の間に延在して存在し、メモリセルは、磁性導電体と絶縁体の積層膜を有している。
【０００６】
また、強磁性体の磁化方向を反転させる方法として、スピン注入磁化反転法が知られている（たとえば、非特許文献２参照）。これは、メモリセルに直接電流を流して電子のもつスピン（向き）の作用によって磁化を反転させる方法である。より詳細には、ＴＭＲ素子の一方の強磁性体層から他方の強磁性体層へ電流（以下、スピン注入電流とも称する）を流すことにより、強磁性体層の磁化を反転させる方法である。スピン注入電流は外部磁場を発生するための電流より電流量を小さくできるため、スピン注入磁化反転法は外部磁化反転法と比べてＭＲＡＭの消費電流を低減することができる。
【特許文献１】特開２００２−２０８６８２号公報
【非特許文献１】“IEEE JOURNAL OF SOLID-STATE CIRCUITS”,VOL.40,NO.1,JANUARY 2005
【非特許文献２】“2005 Symposium on VLSI Technology Digest of Technical Papers”,10B-1
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、異なるメモリセルに対して同時にデータ書き込みまたはデータ読み出しを行なうデュアルポートＭＲＡＭの実現が要求されている。しかしながら、デュアルポートＭＲＡＭに外部磁化反転法を採用する構成では、たとえば書き込み対象である２個のメモリセルのいずれか一方のメモリセルに対応するデジット線の近傍に配置され、かつ他方のメモリセルに対応するビット線の近傍に配置される書き込み対象でないメモリセルに対して誤ってデータ書き込みが行なわれてしまうという問題点があった。
【０００８】
それゆえに、本発明の目的は、異なるメモリセルに対して同時にデータ書き込みを行ない、かつデータ書き込みの誤動作を防ぐことが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、この発明のある局面に係わる不揮発性半導体記憶装置は、行列状に配置され、第１の端子および第２の端子を有し、第１の端子および第２の端子間に流れる書き込み電流に基づいてデータを記憶する複数個の磁気記憶部と、各磁気記憶部の１列に対してｎ（ｎは１以上の自然数）本配置される第１の制御線と、各磁気記憶部の１行に対してｎ本配置される第２の制御線と、各磁気記憶部の行または列に対応して配置され、対応する磁気記憶部の第１の端子に接続される第３の制御線と、制御電極、第１の導通電極および第２の導通電極を有し、磁気記憶部ごとにｎ個ずつ配置される第１の制御トランジスタとを備え、磁気記憶部ごとに配置されるｎ個の第１の制御トランジスタは、対応の磁気記憶部が構成する列に対応する各第１の制御線に制御電極がそれぞれ接続され、対応の磁気記憶部が構成する行に対応する各第２の制御線に第１の導通電極がそれぞれ接続され、対応する磁気記憶部の第２の端子に第２の導通電極が接続される。
【発明の効果】
【００１０】
本発明によれば、異なるメモリセルに対して同時にデータ書き込みを行ない、かつデータ書き込みの誤動作を防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１２】
＜第１の実施の形態＞
［構成］
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の全体構成を概略的に示す図である。なお、以下の説明において、ワード線ＷＬが延在する方向を列方向と称し、ビット線ＢＬが延在する方向を行方向と称する。
【００１３】
同図を参照して、この不揮発性半導体記憶装置は、磁気記憶部Ｓが行列状に配列されるメモリアレイ１と、ワード線駆動回路２と、ビット線駆動回路４と、ソース線駆動回路５と、読み出し回路７と、出力回路８と、制御回路１０と、電源回路１２と、基板バイアス回路１３とを備える。
【００１４】
磁気記憶部Ｓの各列に対応してワード線ＷＬおよびソース線ＳＬが配列され、磁気記憶部Ｓの各行に対応してビット線ＢＬが配列される。
【００１５】
ワード線駆動回路２は、ワード線ＷＬを駆動するワード線ドライバを含む。ビット線駆動回路４は、ビット線ＢＬを駆動するビット線ドライバを含む。ソース線駆動回路５は、ソース線ＳＬを駆動するソース線ドライバを含む。
【００１６】
制御回路１０は、データ書き込み時、外部からの書き込み制御信号ＷＲおよび外部からのデータＤに基づいて内部書き込み制御信号ＷＲＣＯＮＴを生成する。また、制御回路１０は、データ読み出し時、外部からの読み出し制御信号ＲＥに基づいて内部読み出し制御信号ＲＤＣＯＮＴを生成する。また、制御回路１０は、外部からのアドレス信号ＡＤに基づいて、書き込み対象または読み出し対象の磁気記憶部Ｓを表わす内部アドレス制御信号ＡＤＣＯＮＴを生成する。
【００１７】
ワード線駆動回路２は、内部アドレス制御信号ＡＤＣＯＮＴと、内部書き込み制御信号ＷＲＣＯＮＴまたは内部読み出し制御信号ＲＤＣＯＮＴとを受けて、内部アドレス制御信号ＡＤＣＯＮＴが表わす列に対応するワード線ＷＬを選択状態に駆動する。
【００１８】
ソース線駆動回路５は、内部アドレス制御信号ＡＤＣＯＮＴと、内部書き込み制御信号ＷＲＣＯＮＴまたは内部読み出し制御信号ＲＤＣＯＮＴとを受けて、内部アドレス制御信号ＡＤＣＯＮＴが表わす列に対応するソース線ＳＬに電圧を供給する。
【００１９】
ビット線駆動回路４は、データ書き込み時、内部アドレス制御信号ＡＤＣＯＮＴおよび内部書き込み制御信号ＷＲＣＯＮＴを受けて、内部アドレス制御信号ＡＤＣＯＮＴが表わす行に対応するビット線ＢＬを選択する。そして、ビット線駆動回路４は、選択したビット線ＢＬを選択状態に駆動し、スピン注入電流を流す。
【００２０】
また、ビット線駆動回路４は、データ読み出し時、内部アドレス制御信号ＡＤＣＯＮＴおよび内部読み出し制御信号ＲＤＣＯＮＴを受けて、内部アドレス制御信号ＡＤＣＯＮＴが表わす行に対応するビット線ＢＬを選択する。そして、ビット線駆動回路４は、選択したビット線ＢＬに読み出し電流を供給する。
【００２１】
読み出し回路７は、選択されたビット線ＢＬを流れる読み出し電流の電流量を検出して内部読み出しデータを生成する。出力回路８は、読み出し回路７の出力する内部読み出しデータに基づいて外部出力データＱを生成する。
【００２２】
電源回路１２は、各回路に電源電圧ＶｄｄおよびＶｓｓを供給する。基板バイアス回路１３は、基板ＳＵＢにバイアス電圧ＶｐｗおよびＶｎｗを供給する。
【００２３】
図２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリアレイの構成を示す回路図である。
【００２４】
同図を参照して、メモリアレイ１は、複数個の磁気記憶部Ｓと、複数本のワード線（第１の制御線）ＷＬと、複数本のビット線（第２の制御線）ＢＬと、複数本のソース線（第３の制御線）ＳＬと、複数個のビット線切り替えトランジスタ（第１の制御トランジスタ）ＭＢとを備える。同図では代表的に磁気記憶部Ｓ１〜Ｓ１５と、ワード線ＷＬ＿ＥＶＥＮ０〜ＷＬ＿ＥＶＥＮ２およびワード線ＷＬ＿ＯＤＤ０〜ＷＬ＿ＯＤＤ２と、ビット線ＢＬ＿ＥＶＥＮ０〜ＢＬ＿ＥＶＥＮ４およびビット線ＢＬ＿ＯＤＤ０〜ＢＬ＿ＯＤＤ４と、ソース線ＳＬ０〜ＳＬ２と、ビット線切り替えトランジスタＭＢ０＿ＥＶＥＮ〜ＭＢ１５＿ＥＶＥＮおよびＭＢ０＿ＯＤＤ〜ＭＢ１５＿ＯＤＤとに符号を付している。なお、ビット線切り替えトランジスタＭＢ０＿ＥＶＥＮ〜ＭＢ１５＿ＥＶＥＮおよびＭＢ０＿ＯＤＤ〜ＭＢ１５＿ＯＤＤは、ＭＢ０＿Ｅ〜ＭＢ１５＿ＥおよびＭＢ０＿Ｏ〜ＭＢ１５＿Ｏと短縮して符号を付す場合もある。
【００２５】
磁気記憶部Ｓ１〜Ｓ１５は、行列状に配置され、たとえばＴＭＲ素子を含む。磁気記憶部Ｓは、端子Ｔ１（第１の端子）および端子Ｔ２（第２の端子）間に流れる書き込み電流に基づいてデータを記憶する。たとえば、前述のようにＴＭＲ素子の一方の強磁性体層に接続される端子Ｔ１から他方の強磁性体層に接続される端子Ｔ２へスピン注入電流を流すことにより、ＴＭＲ素子の強磁性体層の磁化を反転させてデータ書き込みを行なう。
【００２６】
ワード線ＷＬは、各磁気記憶部Ｓの１列に対してｎ（ｎは１以上の自然数）本配置される。
【００２７】
ビット線ＢＬは、各磁気記憶部Ｓの１行に対してｎ本配置される。
ソース線ＳＬは、各磁気記憶部Ｓの行または列に対応して配置され、対応する磁気記憶部Ｓの端子Ｔ１に接続される。
【００２８】
ビット線切り替えトランジスタＭＢは、磁気記憶部Ｓごとにｎ個ずつ配置され、対応する磁気記憶部Ｓが構成する列に対応する各ワード線ＷＬに制御電極すなわちゲートがそれぞれ接続され、また、対応する磁気記憶部Ｓが構成する行に対応する各ビット線ＢＬに一方の導通電極すなわちソースまたはドレインがそれぞれ接続され、対応する磁気記憶部Ｓの端子Ｔ２に他方の導通電極すなわちドレインまたはソースが接続される。
【００２９】
ビット線切り替えトランジスタＭＢは、ワード線ＷＬに供給される電圧に基づいて、磁気記憶部Ｓの端子Ｔ２およびビット線ＢＬ間を導通または非導通とする。
【００３０】
以下、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、ｎ＝２であると仮定して説明する。
【００３１】
磁気記憶部Ｓの接続関係を詳細に説明する。磁気記憶部Ｓ１は、端子Ｔ１がソース線ＳＬ０に接続され、端子Ｔ２がビット線切り替えトランジスタＭＢ１＿ＥＶＥＮおよびＭＢ１＿ＯＤＤのソースに接続される。ビット線切り替えトランジスタＭＢ１＿ＥＶＥＮのドレインがビット線ＢＬ＿ＥＶＥＮ０に接続され、ゲートがワード線ＷＬ＿ＥＶＥＮ０に接続される。ビット線切り替えトランジスタＭＢ１＿ＯＤＤのドレインがビット線ＢＬ＿ＯＤＤ０に接続され、ゲートがワード線ＷＬ＿ＯＤＤ０に接続される。
【００３２】
磁気記憶部Ｓ２は、端子Ｔ１がソース線ＳＬ１に接続され、端子Ｔ２がビット線切り替えトランジスタＭＢ２＿ＥＶＥＮおよびＭＢ２＿ＯＤＤのソースに接続される。ビット線切り替えトランジスタＭＢ２＿ＥＶＥＮのドレインがビット線ＢＬ＿ＥＶＥＮ０に接続され、ゲートがワード線ＷＬ＿ＥＶＥＮ１に接続される。ビット線切り替えトランジスタＭＢ２＿ＯＤＤのドレインがビット線ＢＬ＿ＯＤＤ０に接続され、ゲートがワード線ＷＬ＿ＯＤＤ１に接続される。
【００３３】
磁気記憶部Ｓ４は、端子Ｔ１がソース線ＳＬ０に接続され、端子Ｔ２がビット線切り替えトランジスタＭＢ４＿ＥＶＥＮおよびＭＢ４＿ＯＤＤのソースに接続される。ビット線切り替えトランジスタＭＢ４＿ＥＶＥＮのドレインがビット線ＢＬ＿ＥＶＥＮ１に接続され、ゲートがワード線ＷＬ＿ＥＶＥＮ０に接続される。ビット線切り替えトランジスタＭＢ４＿ＯＤＤのドレインがビット線ＢＬ＿ＯＤＤ１に接続され、ゲートがワード線ＷＬ＿ＯＤＤ０に接続される。
【００３４】
磁気記憶部Ｓ３、Ｓ５〜Ｓ１２周辺の接続関係は上記と同様であるため、ここでは詳細な説明を繰り返さない。
【００３５】
図３は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリアレイのレイアウトを示す図である。図４は、図３のＡ方向から見たメモリアレイの断面構造を概略的に示す図である。
【００３６】
図４を参照して、ビット線ＢＬ＿ＯＤＤ４は、基板ＳＵＢにおけるビット線切り替えトランジスタＭＢ１３＿ＯＤＤのドレインに接続される。ビット線ＢＬ＿ＥＶＥＮ４は、同図ではビット線ＢＬ＿ＯＤＤ４の背面に位置するため示されていないが、基板ＳＵＢにおけるビット線切り替えトランジスタＭＢ＿ＥＶＥＮ４のドレインに接続される。ソース線ＳＬ０は、磁気記憶部Ｓ１３の端子Ｔ１に接続される。ソース線ＳＬ１は、磁気記憶部Ｓ１４の端子Ｔ１に接続される。ワード線ＷＬ＿ＥＶＥＮ０は、ビット線切り替えトランジスタＭＢ１３＿ＥＶＥＮのゲートに接続される。ワード線ＷＬ＿ＯＤＤ０は、ビット線切り替えトランジスタＭＢ１３＿ＯＤＤのゲートに接続される。ワード線ＷＬ＿ＥＶＥＮ１は、ビット線切り替えトランジスタＭＢ１４＿ＥＶＥＮのゲートに接続される。ワード線ＷＬ＿ＯＤＤ１は、ビット線切り替えトランジスタＭＢ１４＿ＯＤＤのゲートに接続される。磁気記憶部Ｓ１３の端子Ｔ２は、ビット線切り替えトランジスタＭＢ１３＿ＥＶＥＮおよびＭＢ１３＿ＯＤＤのソースに接続される。磁気記憶部Ｓ１４の端子Ｔ２は、ビット線切り替えトランジスタＭＢ１４＿ＥＶＥＮおよびＭＢ１４＿ＯＤＤのソースに接続される。
【００３７】
図３を参照して、ワード線ＷＬは、各磁気記憶部Ｓの列とほぼ平行に配置される。ビット線ＢＬは、各磁気記憶部Ｓの行とほぼ平行に配置される。ソース線ＳＬは、各磁気記憶部Ｓの列に対応して配置され、各磁気記憶部Ｓの列とほぼ平行に配置される、すなわちワード線ＷＬとほぼ平行に配置される。
【００３８】
ここで、ソース線ＳＬがビット線ＢＬとほぼ平行に配置される構成では、図４に示すビット線ＢＬおよび基板ＳＵＢ間の接続線を避けて磁気記憶部Ｓの端子Ｔ１にソース線ＳＬを接続するために余分なスペースが必要となる。しかしながら、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、ソース線ＳＬがビット線ＢＬとほぼ垂直に配置されるため、各磁気記憶部Ｓの真上にソース線ＳＬを延在させることができ、不揮発性半導体記憶装置の小型化を図ることができる。
【００３９】
図５は、図３において活性領域および分離領域を示した図である。図６は、図４において活性領域および分離領域を示した図である。
【００４０】
図５を参照して、斜線部分が活性領域であり、斜線部分以外の領域が分離領域である。また、太線で囲んだ部分が磁気記憶部Ｓの２行目におけるソース領域またはドレイン領域を示している。図６を参照して、太線で囲んだ部分が活性領域である。
【００４１】
図５を参照して、磁気記憶部Ｓ１〜Ｓ１５の各行に対応してビット線切り替えトランジスタＭＢの活性領域ＡＣＴ１〜ＡＣＴ５が形成される。活性領域ＡＣＴ１〜ＡＣＴ５を複数本のワード線ＷＬが横断している。
【００４２】
ソース線ＳＬ０は、磁気記憶部Ｓ１、Ｓ４、Ｓ７、Ｓ１０およびＳ１３の真上に延在して配置される。
【００４３】
ワード線ＷＬ＿ＥＶＥＮ０およびワード線ＷＬ＿ＯＤＤ０は、ソース線ＳＬ０に対してほぼ平行に配置され、ソース線ＳＬ０の左右に隣接して配置される。
【００４４】
ソース線ＳＬ１は、磁気記憶部Ｓ２、Ｓ５、Ｓ８、Ｓ１１およびＳ１４の真上に延在して配置される。
【００４５】
ワード線ＷＬ＿ＥＶＥＮ１およびワード線ＷＬ＿ＯＤＤ１は、ソース線ＳＬ１に対してほぼ平行に配置され、ソース線ＳＬ１の左右に隣接して配置される。
【００４６】
また、太点線で囲んだ領域、すなわち隣接するワード線ＷＬで分割され、かつ磁気記憶部Ｓの配置されない活性領域は、１個おきに異なるビット線ＢＬに接続される。
【００４７】
図６を参照して、磁気記憶部Ｓの行方向において隣り合う磁気記憶部Ｓ１３および磁気記憶部Ｓ１４にそれぞれ対応し、かつ同一のビット線ＢＬ＿ＯＤＤ４に接続されるビット線切り替えトランジスタＭＢ１３＿ＯＤＤおよびＭＢ１４＿ＯＤＤが磁気記憶部Ｓ１３および磁気記憶部Ｓ１４間において隣接して配置される。そして、ビット線切り替えトランジスタＭＢ１３＿ＯＤＤおよびＭＢ１４＿ＯＤＤ間でドレイン領域が共通である。
【００４８】
すなわち、ワード線ＷＬ＿ＯＤＤ０およびワード線ＷＬ＿ＯＤＤ１で分割された活性領域は、ビット線切り替えトランジスタＭＢ１３＿ＯＤＤおよびＭＢ１４＿ＯＤＤのドレイン領域として共通に使用される。また、ワード線ＷＬ＿ＥＶＥＮ１およびワード線ＷＬ＿ＥＶＥＮ２で分割された活性領域は、ビット線切り替えトランジスタＭＢ１４＿ＥＶＥＮおよびＭＢ＿１５ＥＶＥＮのドレイン領域として共通に使用される。
【００４９】
したがって、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、磁気記憶部Ｓの行方向において隣り合う各トランジスタの領域を共通化することにより、各トランジスタそれぞれのドレイン領域、および各トランジスタ間の分離領域を設ける必要がなくなり、不揮発性半導体記憶装置の小型化を図ることができる。
【００５０】
［動作］
次に、本発明の第１の実施の形態に係る不揮発性半導体記憶装置が異なる複数のメモリセルに対して同時にデータ書き込みまたはデータ読み出しを行なう際の動作について説明する。
【００５１】
まず、磁気記憶部Ｓの同じ行に対応する複数の磁気記憶部、たとえば磁気記憶部Ｓ１３および磁気記憶部Ｓ１４に対して同時にデータ書き込みを行なう場合について説明する。
【００５２】
図７は、図３においてメモリアレイに供給される電流を示した図である。図８は、図４においてメモリアレイに供給される電流を示した図である。
【００５３】
図７および図８を参照して、実線の矢印がソース線ＳＬ１およびビット線ＢＬ＿ＥＶＥＮ４間を流れる電流であり、点線の矢印がソース線ＳＬ０およびビット線ＢＬ＿ＯＤＤ４間を流れる電流である。ただし、背面を流れる電流は一点鎖線で示している。このように電流を流すことにより、磁気記憶部Ｓの同じ行に対応する磁気記憶部Ｓ１３および磁気記憶部Ｓ１４に対して同時にデータ書き込みまたはデータ読み出しが行なわれる。
【００５４】
より詳細には、制御回路１０は、磁気記憶部Ｓ１３および磁気記憶部Ｓ１４が同じ行に対応するため、各磁気記憶部に対して異なるビット線ＢＬを選択する、すなわち磁気記憶部Ｓ１３に対してビット線ＢＬ＿ＥＶＥＮ４を選択し、磁気記憶部Ｓ１４に対してビット線ＢＬ＿ＯＤＤ４を選択する。
【００５５】
また、制御回路１０は、磁気記憶部Ｓ１３に対してソース線ＳＬ０を選択し、磁気記憶部Ｓ１４に対してソース線ＳＬ１を選択する。
【００５６】
また、制御回路１０は、磁気記憶部Ｓ１３に対応し、かつビット線駆動回路４が選択したビット線ＢＬ＿ＥＶＥＮ４に対応するビット線切り替えトランジスタＭＢ１３＿ＥＶＥＮをオン状態とするため、ワード線ＷＬ＿ＥＶＥＮ０を選択する。また、制御回路１０は、磁気記憶部Ｓ１４に対応し、かつビット線駆動回路４が選択したビット線ＢＬ＿ＯＤＤ４に対応するビット線切り替えトランジスタＭＢ１４＿ＯＤＤをオン状態とするため、ワード線ＷＬ＿ＯＤＤ１を選択する。
【００５７】
そして、制御回路１０は、選択結果を表わす内部アドレス制御信号ＡＤＣＯＮＴをワード線駆動回路２、ビット線駆動回路４およびソース線駆動回路５に出力する。また、制御回路１０は、磁気記憶部Ｓ１３および磁気記憶部Ｓ１４に対する書き込みデータを表わす内部書き込み制御信号ＷＲＣＯＮＴをビット線駆動回路４およびソース線駆動回路５に出力する。
【００５８】
ビット線駆動回路４は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部書き込み制御信号ＷＲＣＯＮＴに基づいて、ビット線ＢＬ＿ＥＶＥＮ４およびビット線ＢＬ＿ＯＤＤ４に電圧を供給する。
【００５９】
ソース線駆動回路５は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部書き込み制御信号ＷＲＣＯＮＴに基づいて、ソース線ＳＬ０およびソース線ＳＬ１に電圧を供給する。
【００６０】
ワード線駆動回路２は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部書き込み制御信号ＷＲＣＯＮＴに基づいて、ワード線ＷＬ＿ＥＶＥＮ０およびワード線ＷＬ＿ＯＤＤ１を選択状態に駆動する。
【００６１】
すなわち、制御回路１０は、ワード線駆動回路２、ビット線駆動回路４およびソース線駆動回路５を制御して、ビット線ＢＬ＿ＥＶＥＮ４およびソース線ＳＬ０間に磁気記憶部Ｓ１３に対する書き込みデータの論理レベルに応じた向きの書き込み電流を供給することにより、磁気記憶部Ｓ１３に対してデータ書き込みを行なう。また、制御回路１０は、これと並行して、ビット線ＢＬ＿ＯＤＤ４およびソース線ＳＬ１間に磁気記憶部Ｓ１４に対する書き込みデータの論理レベルに応じた向きの書き込み電流を供給することにより、磁気記憶部Ｓ１４に対してデータ書き込みを行なう。
【００６２】
次に、磁気記憶部Ｓ１３および磁気記憶部Ｓ１４に対して同時にデータ読み出しを行なう場合について説明する。制御部１０が、磁気記憶部Ｓ１３および磁気記憶部Ｓ１４に対応するビット線ＢＬ、ソース線ＳＬおよびビット線切り替えトランジスタＭＢを選択する動作はデータ書き込み時と同様であるため、ここでは詳細な説明を繰り返さない。
【００６３】
ビット線駆動回路４は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部読み出し制御信号ＲＤＣＯＮＴに基づいて、ビット線ＢＬ＿ＯＤＤ４およびビット線ＢＬ＿ＥＶＥＮ４にデータ読み出し用のバイアス電圧を供給する。
【００６４】
ソース線駆動回路５は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部読み出し制御信号ＲＤＣＯＮＴに基づいて、ソース線ＳＬ０およびソース線ＳＬ１にたとえば接地電圧を供給する。
【００６５】
ワード線駆動回路２は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部読み出し制御信号ＲＤＣＯＮＴに基づいて、ワード線ＷＬ＿ＯＤＤ０およびワード線ＷＬ＿ＥＶＥＮ１を選択状態に駆動する。
【００６６】
読み出し回路７は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部読み出し制御信号ＲＤＣＯＮＴに基づいて、ビット線ＢＬ＿ＯＤＤ４およびビット線ＢＬ＿ＥＶＥＮ４を流れる読み出し電流の電流量をそれぞれ検出して磁気記憶部Ｓ１３および磁気記憶部Ｓ１４が記憶するデータの検出を行なう。
【００６７】
したがって、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、ｎ＝２の構成である場合、同一行に対応する２個の磁気記憶部Ｓに対して同時にデータ書き込みまたはデータ読み出しを行なうことができる。さらに、不揮発性半導体記憶装置を３≦ｎの構成とすることにより、同一行に対応するｎ個の磁気記憶部Ｓに対して同時にデータ書き込みまたはデータ読み出しを行なうことが可能である。
【００６８】
次に、磁気記憶部Ｓの異なる行および異なる列に対応する複数の磁気記憶部Ｓ、たとえば磁気記憶部Ｓ１３および磁気記憶部Ｓ１１に対して同時にデータ書き込みまたはデータ読み出しを行なう場合について説明する。
【００６９】
この場合、制御回路１０は、磁気記憶部Ｓ１３に対してビット線ＢＬ＿ＥＶＥＮ４およびビット線切り替えトランジスタＭＢ１３＿ＥＶＥＮ、またはビット線ＢＬ＿ＯＤＤ４およびビット線切り替えトランジスタＭＢ１３＿ＯＤＤを選択する。また、制御回路１０はソース線ＳＬ０を選択する。
【００７０】
また、制御回路１０は、磁気記憶部Ｓ１１に対してビット線ＢＬ＿ＥＶＥＮ３およびビット線切り替えトランジスタＭＢ１１＿ＥＶＥＮ、またはビット線ＢＬ＿ＯＤＤ３およびビット線切り替えトランジスタＭＢ１１＿ＯＤＤを選択する。また、制御回路１０はソース線ＳＬ１を選択する。
【００７１】
そして、制御回路１０は、ビット線ＢＬ＿ＥＶＥＮ４およびソース線ＳＬ０間に書き込み電流または読み出し電流を流すことにより磁気記憶部Ｓ１３に対してデータ書き込みまたはデータ読み出しを行なう。また、制御回路１０は、ビット線ＢＬ＿ＥＶＥＮ３およびソース線ＳＬ１間に書き込み電流または読み出し電流を流すことにより磁気記憶部Ｓ１４に対してデータ書き込みまたはデータ読み出しを行なう。
【００７２】
次に、同じ列に対応する複数の磁気記憶部Ｓ、たとえば磁気記憶部Ｓ１、Ｓ４、Ｓ７、Ｓ１０およびＳ１３に対して同時にデータ書き込みを行ない、かつ磁気記憶部Ｓ１およびＳ４に対してＨレベルのデータを書き込み、磁気記憶部Ｓ７、Ｓ１０およびＳ１３に対してＬレベルのデータを書き込む場合について説明する。
【００７３】
ここで、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、たとえば、磁気記憶部Ｓの端子Ｔ１から端子Ｔ２、すなわちソース線ＳＬからビット線ＢＬの方向に書き込み電流を流すことにより磁気記憶部ＳにＬデータが書き込まれ、ビット線ＢＬからソース線ＳＬの方向に書き込み電流を流すことにより磁気記憶部ＳにＨデータが書き込まれる。
【００７４】
図９は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置が同じ列に対応する複数の磁気記憶部Ｓに対して同時にデータ書き込みまたはデータ読み出しを行なう際の電圧波形および電流波形を示す図である。
【００７５】
同図を参照して、ここでは、ソース線ＳＬからビット線ＢＬの方向に流れる電流を正の電流とし、ビット線ＢＬからソース線ＳＬの方向に流れる電流を負の電流としている。
【００７６】
制御回路１０は、磁気記憶部Ｓ１、Ｓ４、Ｓ７、Ｓ１０およびＳ１３が同じ列に対応するため、たとえばビット線ＢＬ＿ＯＤＤ０〜ＢＬ＿ＯＤＤ４を選択する。
【００７７】
また、制御回路１０は、磁気記憶部Ｓ１、Ｓ４、Ｓ７、Ｓ１０およびＳ１３に対応するソース線ＳＬ０を選択する。
【００７８】
また、制御回路１０は、磁気記憶部Ｓ１、Ｓ４、Ｓ７、Ｓ１０およびＳ１３に対応し、かつ選択したビット線ＢＬ＿ＯＤＤ０〜ＢＬ＿ＯＤＤ４に対応するビット線切り替えトランジスタＭＢ１＿ＯＤＤ、ＭＢ４＿ＯＤＤ、ＭＢ７＿ＯＤＤ、ＭＢ１０＿ＯＤＤおよびＭＢ１３＿ＯＤＤをオン状態とするため、ワード線ＷＬ＿ＯＤＤ０を選択する。
【００７９】
そして、制御回路１０は、選択結果を表わす内部アドレス制御信号ＡＤＣＯＮＴをワード線駆動回路２、ビット線駆動回路４およびソース線駆動回路５に出力する。また、制御回路１０は、磁気記憶部Ｓ１、Ｓ４、Ｓ７、Ｓ１０およびＳ１３に対する書き込みデータを表わす内部書き込み制御信号ＷＲＣＯＮＴをビット線駆動回路４およびソース線駆動回路５に出力する。
【００８０】
ビット線駆動回路４は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部書き込み制御信号ＷＲＣＯＮＴに基づいて、ビット線ＢＬ＿ＯＤＤ０〜ＢＬ＿ＯＤＤ４に接地電圧を供給する。
【００８１】
ソース線駆動回路５は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部書き込み制御信号ＷＲＣＯＮＴに基づいて、ソース線ＳＬ０に正電圧を供給する。
【００８２】
ワード線駆動回路２は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部書き込み制御信号ＷＲＣＯＮＴに基づいて、ワード線ＷＬ＿ＯＤＤ０を選択状態に駆動する。
【００８３】
すなわち、制御回路１０は、ワード線駆動回路２、ビット線駆動回路４およびソース線駆動回路５を制御して、まず、磁気記憶部Ｓ１、Ｓ４、Ｓ７、Ｓ１０およびＳ１３に正の書き込み電流を流すことにより、磁気記憶部Ｓ１、Ｓ４、Ｓ７、Ｓ１０およびＳ１３に同じＬデータを書き込む。
【００８４】
次に、制御回路１０は、ビット線駆動回路４を制御して、書き込みデータの論理レベルがＨレベルである磁気記憶部Ｓ１およびＳ４に対応するビット線ＢＬ＿ＯＤＤ０およびＢＬ＿ＯＤＤ１に正電圧を供給する。また、制御回路１０は、ビット線駆動回路４を制御して、書き込みデータの論理レベルがＬレベルである磁気記憶部Ｓ７、Ｓ１０およびＳ１３に対応するビット線ＢＬ＿ＯＤＤ２〜ＢＬ＿ＯＤＤ４に接地電圧を供給する。
【００８５】
また、制御回路１０は、ソース線駆動回路５を制御して、ソース線ＳＬ０に接地電圧を供給する。なお、ワード線駆動回路２は、ワード線ＷＬ＿ＯＤＤ０を選択状態に駆動している。
【００８６】
すなわち、制御回路１０は、ワード線駆動回路２、ビット線駆動回路４およびソース線駆動回路５を制御して、磁気記憶部Ｓ１、Ｓ４、Ｓ７、Ｓ１０およびＳ１３に同じＬデータを書き込んだ後、磁気記憶部Ｓ１およびＳ４にのみ反対向きの負の書き込み電流を流すことにより、磁気記憶部Ｓ１およびＳ４にのみＨデータを書き込む。
【００８７】
したがって、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、磁気記憶部Ｓの同一列に対応する複数個の磁気記憶部Ｓに対して異なる論理レベルのデータを書き込むことができる。
【００８８】
また、データ読み出しについては、読み出し電流はソース線ＳＬおよびビット線ＢＬ間で一定方向とすることができ、かつ同一列における各磁気記憶部Ｓに対応するビット線ＢＬはそれぞれ異なるため、磁気記憶部Ｓの同一列に対応する複数個の磁気記憶部Ｓに対して同時にデータ読み出しを行なうことが可能である。
【００８９】
ところで、デュアルポートＭＲＡＭに外部磁化反転法を採用する構成では、書き込み対象でないメモリセルに対して誤ってデータ書き込みが行なわれてしまうという問題点があった。しかしながら、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、磁気記憶部Ｓは、端子Ｔ１および端子Ｔ２間に流れる書き込み電流、たとえばスピン注入電流に基づいてデータを記憶する。また、ビット線切り替えトランジスタＭＢは、ワード線ＷＬに供給される電圧に基づいて、磁気記憶部Ｓの端子Ｔ２およびビット線ＢＬ間を導通または非導通とする。このような構成により、書き込み対象の磁気記憶部Ｓにのみスピン注入電流を流すことができ、異なる磁気記憶部Ｓに対して同時にデータ書き込みを行なっても、書き込み対象でない磁気記憶部Ｓに対して誤ってデータ書き込みが行なわれることを防ぐことができる。
【００９０】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００９１】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に対して、１個の磁気記憶部Ｓに対するデータ書き込みおよびデータ読み出しについてソース線ＳＬを選択可能とした不揮発性半導体記憶装置に関する。以下で説明する内容以外の構成および動作は第１の実施の形態に係る不揮発性半導体記憶装置と同様である。
【００９２】
［構成］
図１０は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリアレイの構成を示す回路図である。
【００９３】
同図を参照して、メモリアレイ１は、複数個の磁気記憶部Ｓと、複数本のワード線（第１の制御線）ＷＬと、複数本のビット線（第２の制御線）ＢＬと、複数本のソース線（第３の制御線）ＳＬと、複数個のビット線切り替えトランジスタ（第１の制御トランジスタ）ＭＢと、複数個のソース線切り替えトランジスタ（第２の制御トランジスタ）ＭＳとを備える。
【００９４】
同図では代表的に磁気記憶部Ｓ１〜Ｓ１２と、ワード線ＷＬ＿ＥＶＥＮ０〜ＷＬ＿ＥＶＥＮ５およびワード線ＷＬ＿ＯＤＤ０〜ＷＬ＿ＯＤＤ５と、ビット線ＢＬ＿ＥＶＥＮ０〜ＢＬ＿ＥＶＥＮ１およびビット線ＢＬ＿ＯＤＤ０〜ＢＬ＿ＯＤＤ１と、ソース線ＳＬ＿ＥＶＥＮ０〜ＳＬ＿ＥＶＥＮ１およびＳＬ＿ＯＤＤ０〜ＯＤＤ１と、ビット線切り替えトランジスタＭＢ０＿ＥＶＥＮ〜ＭＢ１２＿ＥＶＥＮおよびＭＢ０＿ＯＤＤ〜ＭＢ１２＿ＯＤＤと、ソース線切り替えトランジスタＭＳ０＿ＥＶＥＮ〜ＭＳ１２＿ＥＶＥＮおよびＭＳ０＿ＯＤＤ〜ＭＳ１２＿ＯＤＤとに符号を付している。なお、ビット線切り替えトランジスタＭＢ０＿ＥＶＥＮ〜ＭＢ１２＿ＥＶＥＮおよびＭＢ０＿ＯＤＤ〜ＭＢ１２＿ＯＤＤは、ＭＢ０＿Ｅ〜ＭＢ１２＿ＥおよびＭＢ０＿Ｏ〜ＭＢ１２＿Ｏと短縮して符号を付す場合もある。また、ソース線切り替えトランジスタＭＳ０＿ＥＶＥＮ〜ＭＳ１２＿ＥＶＥＮおよびＭＳ０＿ＯＤＤ〜ＭＳ１２＿ＯＤＤは、ＭＳ０＿Ｅ〜ＭＳ１２＿ＥおよびＭＳ０＿Ｏ〜ＭＳ１２＿Ｏと短縮して符号を付す場合もある。
【００９５】
磁気記憶部Ｓの各列に対応してワード線ＷＬが配列され、磁気記憶部Ｓの各行に対応してビット線ＢＬおよびソース線ＳＬが配列される。
【００９６】
ワード線ＷＬは、各磁気記憶部Ｓの１列に対してｎ（ｎは１以上の自然数）本配置される。
【００９７】
ビット線ＢＬは、各磁気記憶部Ｓの１行に対してｎ本配置される。
ソース線ＳＬは、各磁気記憶部Ｓの１行に対してｎ本配置される。
【００９８】
ビット線切り替えトランジスタＭＢは、磁気記憶部Ｓごとにｎ個ずつ配置され、対応する磁気記憶部Ｓが構成する列に対応する各ワード線ＷＬに制御電極すなわちゲートがそれぞれ接続され、また、対応する磁気記憶部Ｓが構成する行に対応する各ビット線ＢＬに一方の導通電極すなわちソースまたはドレインがそれぞれ接続され、対応する磁気記憶部Ｓの端子Ｔ２に他方の導通電極すなわちドレインまたはソースが接続される。
【００９９】
ビット線切り替えトランジスタＭＢは、ワード線ＷＬに供給される電圧に基づいて、磁気記憶部Ｓの端子Ｔ２およびビット線ＢＬ間を導通または非導通とする。
【０１００】
ソース線切り替えトランジスタＭＳは、磁気記憶部Ｓごとにｎ個ずつ配置され、対応する磁気記憶部Ｓが構成する列に対応する各ワード線ＷＬにそれぞれ接続され、また、対応する磁気記憶部Ｓが構成する行に対応する各ソース線ＳＬにそれぞれ接続される。
【０１０１】
ソース線切り替えトランジスタＭＳは、ワード線ＷＬに供給される電圧に基づいて、磁気記憶部Ｓの端子Ｔ１およびソース線ＳＬ間を導通または非導通とする。
【０１０２】
以下、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、ｎ＝２であると仮定して説明する。
【０１０３】
磁気記憶部Ｓの接続関係を詳細に説明する。磁気記憶部Ｓ１は、端子Ｔ１がソース線切り替えトランジスタＭＳ１＿ＥＶＥＮおよびＭＳ１＿ＯＤＤのソースに接続され、端子Ｔ２がビット線切り替えトランジスタＭＢ１＿ＥＶＥＮおよびＭＢ１＿ＯＤＤのソースに接続される。ビット線切り替えトランジスタＭＢ１＿ＥＶＥＮのドレインがビット線ＢＬ＿ＥＶＥＮ０に接続され、ゲートがワード線ＷＬ＿ＥＶＥＮ０に接続される。ビット線切り替えトランジスタＭＢ１＿ＯＤＤのドレインがビット線ＢＬ＿ＯＤＤ０に接続され、ゲートがワード線ＷＬ＿ＯＤＤ０に接続される。ソース線切り替えトランジスタＭＳ１＿ＥＶＥＮのドレインがソース線ＳＬ＿ＥＶＥＮ０に接続され、ゲートがワード線ＷＬ＿ＥＶＥＮ０に接続される。ソース線切り替えトランジスタＭＳ１＿ＯＤＤのドレインがソース線ＳＬ＿ＯＤＤ０に接続され、ゲートがワード線ＷＬ＿ＯＤＤ０に接続される。
【０１０４】
磁気記憶部Ｓ２は、端子Ｔ１がソース線切り替えトランジスタＭＳ２＿ＥＶＥＮおよびＭＳ２＿ＯＤＤのソースに接続され、端子Ｔ２がビット線切り替えトランジスタＭＢ２＿ＥＶＥＮおよびＭＢ２＿ＯＤＤのソースに接続される。ビット線切り替えトランジスタＭＢ２＿ＥＶＥＮのドレインがビット線ＢＬ＿ＥＶＥＮ０に接続され、ゲートがワード線ＷＬ＿ＥＶＥＮ１に接続される。ビット線切り替えトランジスタＭＢ２＿ＯＤＤのドレインがビット線ＢＬ＿ＯＤＤ０に接続され、ゲートがワード線ＷＬ＿ＯＤＤ１に接続される。ソース線切り替えトランジスタＭＳ２＿ＥＶＥＮのドレインがソース線ＳＬ＿ＥＶＥＮ０に接続され、ゲートがワード線ＷＬ＿ＥＶＥＮ１に接続される。ソース線切り替えトランジスタＭＳ２＿ＯＤＤのドレインがソース線ＳＬ＿ＯＤＤ０に接続され、ゲートがワード線ＷＬ＿ＯＤＤ１に接続される。
【０１０５】
磁気記憶部Ｓ７は、端子Ｔ１がソース線切り替えトランジスタＭＳ７＿ＥＶＥＮおよびＭＳ７＿ＯＤＤのソースに接続され、端子Ｔ２がビット線切り替えトランジスタＭＢ７＿ＥＶＥＮおよびＭＢ７＿ＯＤＤのソースに接続される。ビット線切り替えトランジスタＭＢ７＿ＥＶＥＮのドレインがビット線ＢＬ＿ＥＶＥＮ１に接続され、ゲートがワード線ＷＬ＿ＥＶＥＮ０に接続される。ビット線切り替えトランジスタＭＢ７＿ＯＤＤのドレインがビット線ＢＬ＿ＯＤＤ１に接続され、ゲートがワード線ＷＬ＿ＯＤＤ０に接続される。ソース線切り替えトランジスタＭＳ７＿ＥＶＥＮのドレインがソース線ＳＬ＿ＥＶＥＮ１に接続され、ゲートがワード線ＷＬ＿ＥＶＥＮ０に接続される。ソース線切り替えトランジスタＭＳ７＿ＯＤＤのドレインがソース線ＳＬ＿ＯＤＤ１に接続され、ゲートがワード線ＷＬ＿ＯＤＤ０に接続される。
【０１０６】
磁気記憶部Ｓ３〜Ｓ６およびＳ８〜Ｓ１２周辺の接続関係は上記と同様であるため、ここでは詳細な説明を繰り返さない。
【０１０７】
図１１は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリアレイのレイアウトを示す図である。図１２は、図１１のＡ方向から見たメモリアレイの断面構造を概略的に示す図である。図１３は、メモリアレイの図１１におけるＢ−Ｃ断面を示す断面図である。
【０１０８】
図１２および図１３を参照して、ビット線ＢＬ＿ＯＤＤ１は、基板ＳＵＢにおけるビット線切り替えトランジスタＭＢ９＿ＯＤＤのドレインに接続される。ビット線ＢＬ＿ＥＶＥＮ１は、同図ではビット線ＢＬ＿ＯＤＤ１の背面に位置するため示されていないが、基板ＳＵＢにおけるビット線切り替えトランジスタＭＢ９＿ＥＶＥＮのドレインに接続される。ソース線ＳＬ＿ＯＤＤ１は、同図ではビット線ＢＬ＿ＯＤＤ１の背面に位置するため示されていないが、基板ＳＵＢにおけるソース線切り替えトランジスタＭＳ９＿ＯＤＤのドレインに接続される。ソース線ＳＬ＿ＥＶＥＮ１は、同図ではビット線ＢＬ＿ＯＤＤ１の背面に位置するため示されていないが、基板ＳＵＢにおけるソース線切り替えトランジスタＭＳ９＿ＥＶＥＮのドレインに接続される。磁気記憶部Ｓ９の端子Ｔ１は、ソース線切り替えトランジスタＭＳ９＿ＥＶＥＮおよびＭＳ９＿ＯＤＤのソースに接続される。ワード線ＷＬ＿ＥＶＥＮ２は、ビット線切り替えトランジスタＭＢ９＿ＥＶＥＮおよびソース線切り替えトランジスタＭＳ９＿ＥＶＥＮのゲートに接続される。ワード線ＷＬ＿ＯＤＤ２は、ビット線切り替えトランジスタＭＢ９＿ＯＤＤおよびソース線切り替えトランジスタＭＳ９＿ＯＤＤのゲートに接続される。磁気記憶部Ｓ９の端子Ｔ２は、ビット線切り替えトランジスタＭＢ９＿ＥＶＥＮおよびＭＢ９＿ＯＤＤのソースに接続される。
【０１０９】
図１１を参照して、ワード線ＷＬは、各磁気記憶部Ｓの列とほぼ平行に配置される。ビット線ＢＬおよびソース線ＳＬは、各磁気記憶部Ｓの行とほぼ平行に配置される。
【０１１０】
ここで、第１の実施の形態に係る不揮発性半導体記憶装置のようにソース線ＳＬがビット線ＢＬとほぼ垂直に配置される構成では、メモリアレイ１の異なる端部、たとえば図２に示すようにメモリアレイ１の右端および下端にそれぞれ電圧を供給する必要があるため、回路構成が複雑になる。しかしながら、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、ソース線ＳＬがビット線ＢＬとほぼ平行に配置されるため、たとえば図１１に示すようにメモリアレイ１の右端にのみ電圧を供給すればよく、不揮発性半導体記憶装置の回路構成の簡易化を図ることができる。
【０１１１】
図１４は、図１１において活性領域および分離領域を示した図である。図１５は、図１２において活性領域および分離領域を示した図である。図１６は、図１３において活性領域および分離領域を示した図である。
【０１１２】
図１４を参照して、斜線部分が活性領域であり、斜線部分以外の領域が分離領域である。また、太線で囲んだ部分が磁気記憶部Ｓの２行目におけるソース領域またはドレイン領域を示している。図１５を参照して、太線で囲んだ部分が活性領域である。
【０１１３】
図１４を参照して、磁気記憶部Ｓ１〜Ｓ１２の各行に対応してビット線切り替えトランジスタＭＢの活性領域ＡＣＴ１〜ＡＣＴ４が形成される。活性領域ＡＣＴ１〜ＡＣＴ４を複数本のワード線ＷＬが横断している。
【０１１４】
ワード線ＷＬ＿ＥＶＥＮ２およびワード線ＷＬ＿ＯＤＤ２は、磁気記憶部Ｓ３およびＳ９の列に対してほぼ平行に配置され、磁気記憶部Ｓ３およびＳ９の左右に隣接して配置される。
【０１１５】
ワード線ＷＬ＿ＥＶＥＮ３およびワード線ＷＬ＿ＯＤＤ３は、磁気記憶部Ｓ４およびＳ１０の列に対してほぼ平行に配置され、磁気記憶部Ｓ４およびＳ１０の左右に隣接して配置される。
【０１１６】
また、太点線で囲んだ領域、すなわち隣接するワード線ＷＬで分割され、かつ磁気記憶部Ｓの配置されない活性領域は、１個おきに異なるビット線ＢＬに接続される。
【０１１７】
図１４〜図１６を参照して、磁気記憶部Ｓの行方向において隣り合う磁気記憶部Ｓ９および磁気記憶部Ｓ１０にそれぞれ対応し、かつ同一のビット線ＢＬ＿ＯＤＤ１に接続されるビット線切り替えトランジスタＭＢ９＿ＯＤＤおよびＭＢ１０＿ＯＤＤが磁気記憶部Ｓ９および磁気記憶部Ｓ１０間において隣接して配置される。そして、ビット線切り替えトランジスタＭＢ９＿ＯＤＤおよびＭＢ１０＿ＯＤＤ間でドレイン領域が共通である。
【０１１８】
すなわち、ワード線ＷＬ＿ＯＤＤ２およびワード線ＷＬ＿ＯＤＤ３で分割された活性領域は、ビット線切り替えトランジスタＭＢ９＿ＯＤＤおよびＭＢ１０＿ＯＤＤのドレイン領域として共通に使用される。また、ワード線ＷＬ＿ＥＶＥＮ１およびワード線ＷＬ＿ＥＶＥＮ２で分割された活性領域は、ビット線切り替えトランジスタＭＢ８＿ＥＶＥＮおよびＭＢ＿９ＥＶＥＮのドレイン領域として共通に使用される。
【０１１９】
したがって、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、磁気記憶部Ｓの行方向において隣り合うトランジスタの領域を共通化することにより、小型化を図ることができる。
【０１２０】
［動作］
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置が異なる複数のメモリセルに対して同時にデータ書き込みまたはデータ読み出しを行なう際の動作について説明する。
【０１２１】
まず、磁気記憶部Ｓの同じ行に対応する複数の磁気記憶部、たとえば磁気記憶部Ｓ９および磁気記憶部Ｓ１１に対して同時にデータ書き込みを行なう場合について説明する。
【０１２２】
図１７は、図１１においてメモリアレイに供給される電流を示した図である。図１８は、図１１のＡ方向から見たメモリアレイの断面構造を概略的に示す図である。図１９は、メモリアレイの図１７におけるＢ−Ｃ断面を示す断面図である。図２０は、図１１のＤ方向から見たメモリアレイの断面構造を概略的に示す図である。図２１は、メモリアレイの図１７におけるＥ−Ｆ断面を示す断面図である。
【０１２３】
図１７〜図２１を参照して、実線の矢印がソース線ＳＬ＿ＥＶＥＮ１およびビット線ＢＬ＿ＥＶＥＮ１間を流れる電流であり、点線の矢印がソース線ＳＬ＿ＯＤＤ１およびビット線ＢＬ＿ＯＤＤ１間を流れる電流である。このように電流を流すことにより、磁気記憶部Ｓの同じ行に対応する磁気記憶部Ｓ９および磁気記憶部Ｓ１１に対して同時にデータ書き込みまたはデータ読み出しが行なわれる。
【０１２４】
より詳細には、制御回路１０は、磁気記憶部Ｓ９および磁気記憶部Ｓ１１が同じ行に対応するため、各磁気記憶部に対して異なるビット線ＢＬを選択する、すなわち磁気記憶部Ｓ９に対してビット線ＢＬ＿ＥＶＥＮ１を選択し、磁気記憶部Ｓ１１に対してビット線ＢＬ＿ＯＤＤ１を選択する。また、制御回路１０は、磁気記憶部Ｓ９に対してソース線ＳＬ＿ＥＶＥＮ１を選択し、磁気記憶部Ｓ１１に対してソース線ＳＬ＿ＯＤＤ１を選択する。
【０１２５】
また、制御回路１０は、磁気記憶部Ｓ９に対応し、かつ選択したビット線ＢＬ＿ＥＶＥＮ１およびソース線ＳＬ＿ＥＶＥＮ１に対応するビット線切り替えトランジスタＭＢ９＿ＥＶＥＮおよびソース線切り替えトランジスタＭＳ９＿ＥＶＥＮをオン状態とするため、ワード線ＷＬ＿ＥＶＥＮ２を選択する。また、制御回路１０は、磁気記憶部Ｓ１１に対応し、かつ選択したビット線ＢＬ＿ＯＤＤ１およびソース線ＳＬ＿ＯＤＤ１に対応するビット線切り替えトランジスタＭＢ１１＿ＯＤＤおよびソース線切り替えトランジスタＭＳ１１＿ＯＤＤをオン状態とするため、ワード線ＷＬ＿ＯＤＤ４を選択する。
【０１２６】
そして、制御回路１０は、選択結果を表わす内部アドレス制御信号ＡＤＣＯＮＴをワード線駆動回路２、ビット線駆動回路４およびソース線駆動回路５に出力する。また、制御回路１０は、磁気記憶部Ｓ９および磁気記憶部Ｓ１１に対する書き込みデータを表わす内部書き込み制御信号ＷＲＣＯＮＴをビット線駆動回路４およびソース線駆動回路５に出力する。
【０１２７】
ビット線駆動回路４は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部書き込み制御信号ＷＲＣＯＮＴに基づいて、ビット線ＢＬ＿ＥＶＥＮ１およびビット線ＢＬ＿ＯＤＤ１に電圧を供給する。
【０１２８】
ソース線駆動回路５は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部書き込み制御信号ＷＲＣＯＮＴに基づいて、ソース線ＳＬ＿ＥＶＥＮ１およびソース線ＳＬ＿ＯＤＤ１に電圧を供給する。
【０１２９】
ワード線駆動回路２は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部書き込み制御信号ＷＲＣＯＮＴに基づいて、ワード線ＷＬ＿ＥＶＥＮ２およびワード線ＷＬ＿ＯＤＤ４を選択状態に駆動する。
【０１３０】
すなわち、制御回路１０は、ワード線駆動回路２、ビット線駆動回路４およびソース線駆動回路５を制御して、ビット線ＢＬ＿ＥＶＥＮ１およびソース線ＳＬ＿ＥＶＥＮ１間に磁気記憶部Ｓ９に対する書き込みデータの論理レベルに応じた向きの書き込み電流を供給することにより、磁気記憶部Ｓ９に対してデータ書き込みを行なう。また、制御回路１０は、これと並行して、ビット線ＢＬ＿ＯＤＤ１およびソース線ＳＬ＿ＯＤＤ１間に磁気記憶部Ｓ１１に対する書き込みデータの論理レベルに応じた向きの書き込み電流を供給することにより、磁気記憶部Ｓ１１に対してデータ書き込みを行なう。
【０１３１】
次に、磁気記憶部Ｓ９および磁気記憶部Ｓ１１に対して同時にデータ読み出しを行なう場合について説明する。制御部１０が、磁気記憶部Ｓ９および磁気記憶部Ｓ１１に対応するビット線ＢＬ、ソース線ＳＬおよびビット線切り替えトランジスタＭＢを選択する動作はデータ書き込み時と同様であるため、ここでは詳細な説明を繰り返さない。
【０１３２】
ビット線駆動回路４は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部読み出し制御信号ＲＤＣＯＮＴに基づいて、ビット線ＢＬ＿ＥＶＥＮ１およびビット線ＢＬ＿ＯＤＤ１にデータ読み出し用のバイアス電圧を供給する。
【０１３３】
ソース線駆動回路５は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部読み出し制御信号ＲＤＣＯＮＴに基づいて、ソース線ＳＬ＿ＥＶＥＮ１およびソース線ＳＬ＿ＯＤＤ１にたとえば接地電圧を供給する。
【０１３４】
ワード線駆動回路２は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部読み出し制御信号ＲＤＣＯＮＴに基づいて、ワード線ＷＬ＿ＥＶＥＮ２およびワード線ＷＬ＿ＯＤＤ４を選択状態に駆動する。
【０１３５】
読み出し回路７は、制御回路１０から受けた内部アドレス制御信号ＡＤＣＯＮＴおよび内部読み出し制御信号ＲＤＣＯＮＴに基づいて、ビット線ＢＬ＿ＥＶＥＮ１およびビット線ＢＬ＿ＯＤＤ１を流れる読み出し電流の電流量をそれぞれ検出して磁気記憶部Ｓ９および磁気記憶部Ｓ１１が記憶するデータの検出を行なう。
【０１３６】
したがって、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、ｎ＝２の構成である場合、同一行に対応する２個の磁気記憶部Ｓに対して同時にデータ書き込みまたはデータ読み出しを行なうことができる。さらに、不揮発性半導体記憶装置を３≦ｎの構成とすることにより、同一行に対応するｎ個の磁気記憶部Ｓに対して同時にデータ書き込みまたはデータ読み出しを行なうことが可能である。
【０１３７】
次に、磁気記憶部Ｓの異なる行および異なる列に対応する複数の磁気記憶部Ｓ、たとえば磁気記憶部Ｓ９および磁気記憶部Ｓ４に対して同時にデータ書き込みまたはデータ読み出しを行なう場合について説明する。
【０１３８】
この場合、制御回路１０は、磁気記憶部Ｓ９に対してビット線ＢＬ＿ＥＶＥＮ１、ソース線ＳＬ＿ＥＶＥＮ１、ワード線ＷＬ＿ＥＶＥＮ２、ビット線切り替えトランジスタＭＢ９＿ＥＶＥＮおよびソース線切り替えトランジスタＭＳ９＿ＥＶＥＮ、またはビット線ＢＬ＿ＯＤＤ１、ソース線ＳＬ＿ＯＤＤ１、ワード線ＷＬ＿ＯＤＤ２、ビット線切り替えトランジスタＭＢ９＿ＯＤＤおよびソース線切り替えトランジスタＭＳ９＿ＯＤＤを選択する。
【０１３９】
また、制御回路１０は、磁気記憶部Ｓ４に対してビット線ＢＬ＿ＥＶＥＮ０、ソース線ＳＬ＿ＥＶＥＮ０、ワード線ＷＬ＿ＥＶＥＮ３、ビット線切り替えトランジスタＭＢ４＿ＥＶＥＮおよびソース線切り替えトランジスタＭＳ４＿ＥＶＥＮ、またはビット線ＢＬ＿ＯＤＤ０、ソース線ＳＬ＿ＯＤＤ０、ワード線ＷＬ＿ＯＤＤ３、ビット線切り替えトランジスタＭＢ４＿ＯＤＤおよびソース線切り替えトランジスタＭＳ４＿ＯＤＤを選択する。
【０１４０】
そして、制御回路１０は、ビット線ＢＬ＿ＥＶＥＮ１およびソース線ＳＬ＿ＥＶＥＮ１間に書き込み電流または読み出し電流を流すことにより磁気記憶部Ｓ９に対してデータ書き込みまたはデータ読み出しを行なう。また、制御回路１０は、ビット線ＢＬ＿ＥＶＥＮ０およびソース線ＳＬ＿ＥＶＥＮ０間に書き込み電流または読み出し電流を流すことにより磁気記憶部Ｓ４に対してデータ書き込みまたはデータ読み出しを行なう。
【０１４１】
次に、同じ列に対応する複数の磁気記憶部Ｓ、たとえば磁気記憶部Ｓ３およびＳ９に対して同時にデータ書き込みを行なう場合について説明する。
【０１４２】
この場合、制御回路１０は、磁気記憶部Ｓ３に対してビット線ＢＬ＿ＥＶＥＮ０、ソース線ＳＬ＿ＥＶＥＮ０、ワード線ＷＬ＿ＥＶＥＮ２、ビット線切り替えトランジスタＭＢ３＿ＥＶＥＮおよびソース線切り替えトランジスタＭＳ３＿ＥＶＥＮ、またはビット線ＢＬ＿ＯＤＤ０、ソース線ＳＬ＿ＯＤＤ０、ワード線ＷＬ＿ＯＤＤ２、ビット線切り替えトランジスタＭＢ３＿ＯＤＤおよびソース線切り替えトランジスタＭＳ３＿ＯＤＤを選択する。
【０１４３】
また、制御回路１０は、磁気記憶部Ｓ９に対してビット線ＢＬ＿ＥＶＥＮ１、ソース線ＳＬ＿ＥＶＥＮ１、ワード線ＷＬ＿ＥＶＥＮ２、ビット線切り替えトランジスタＭＢ９＿ＥＶＥＮおよびソース線切り替えトランジスタＭＳ９＿ＥＶＥＮ、またはビット線ＢＬ＿ＯＤＤ１、ソース線ＳＬ＿ＯＤＤ１、ワード線ＷＬ＿ＯＤＤ２、ビット線切り替えトランジスタＭＢ９＿ＯＤＤおよびソース線切り替えトランジスタＭＳ９＿ＯＤＤを選択する。
【０１４４】
したがって、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、磁気記憶部Ｓの同一列に対応する複数個の磁気記憶部Ｓに対して同時にデータ書き込みまたはデータ読み出しを行なうことができる。
【０１４５】
また、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、第１の実施の形態に係る不揮発性半導体記憶装置と同様に、書き込み対象の磁気記憶部Ｓにのみスピン注入電流を流すことができ、異なる磁気記憶部Ｓに対して同時にデータ書き込みを行なっても、書き込み対象でない磁気記憶部Ｓに対して誤ってデータ書き込みが行なわれることを防ぐことができる。
【０１４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１４７】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の全体構成を概略的に示す図である。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリアレイの構成を示す回路図である。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリアレイのレイアウトを示す図である。
【図４】図３のＡ方向から見たメモリアレイの断面構造を概略的に示す図である。
【図５】図３において活性領域および分離領域を示した図である。
【図６】図４において活性領域および分離領域を示した図である。
【図７】図３においてメモリアレイに供給される電流を示した図である。
【図８】図４においてメモリアレイに供給される電流を示した図である。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置が同じ列に対応する複数の磁気記憶部Ｓに対して同時にデータ書き込みまたはデータ読み出しを行なう際の電圧波形および電流波形を示す図である。
【図１０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリアレイの構成を示す回路図である。
【図１１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリアレイのレイアウトを示す図である。
【図１２】図１１のＡ方向から見たメモリアレイの断面構造を概略的に示す図である。
【図１３】メモリアレイの図１１におけるＢ−Ｃ断面を示す断面図である。
【図１４】図１１において活性領域および分離領域を示した図である。
【図１５】図１２において活性領域および分離領域を示した図である。
【図１６】図１３において活性領域および分離領域を示した図である。
【図１７】図１１においてメモリアレイに供給される電流を示した図である。
【図１８】図１１のＡ方向から見たメモリアレイの断面構造を概略的に示す図である。
【図１９】メモリアレイの図１７におけるＢ−Ｃ断面を示す断面図である。
【図２０】図１１のＤ方向から見たメモリアレイの断面構造を概略的に示す図である。
【図２１】メモリアレイの図１７におけるＥ−Ｆ断面を示す断面図である。
【符号の説明】
【０１４８】
１  メモリアレイ、２  ワード線駆動回路、４  ビット線駆動回路、５  ソース線駆動回路、７  読み出し回路、８  出力回路、１０  制御回路、１２  電源回路、１３  基板バイアス回路、Ｓ，Ｓ１〜Ｓ１５  磁気記憶部、ＷＬ，ＷＬ＿ＥＶＥＮ０〜ＷＬ＿ＥＶＥＮ５，ＷＬ＿ＯＤＤ０〜ＷＬ＿ＯＤＤ５  ワード線（第１の制御線）、ＢＬ，ＢＬ＿ＥＶＥＮ０〜ＢＬ＿ＥＶＥＮ４，ＢＬ＿ＯＤＤ０〜ＢＬ＿ＯＤＤ４  ビット線（第２の制御線）、ＳＬ，ＳＬ０〜ＳＬ２，ＳＬ＿ＥＶＥＮ０〜ＳＬ＿ＥＶＥＮ１，ＳＬ＿ＯＤＤ０〜ＯＤＤ１  ソース線（第３の制御線）、ＭＢ，ＭＢ０＿ＥＶＥＮ〜ＭＢ１５＿ＥＶＥＮ，ＭＢ０＿ＯＤＤ〜ＭＢ１５＿ＯＤＤ，ＭＢ０＿Ｅ〜ＭＢ１５＿Ｅ，ＭＢ０＿Ｏ〜ＭＢ１５＿Ｏ  ビット線切り替えトランジスタ（第１の制御トランジスタ）、Ｔ１  端子（第１の端子）、Ｔ２  端子（第２の端子）、ＭＳ，ＭＳ０＿ＥＶＥＮ〜ＭＳ１２＿ＥＶＥＮ，ＭＳ０＿ＯＤＤ〜ＭＳ１２＿ＯＤＤ，ＭＳ０＿Ｅ〜ＭＳ１２＿Ｅ，ＭＳ０＿Ｏ〜ＭＳ１２＿Ｏ  ソース線切り替えトランジスタ（第２の制御トランジスタ）、ＡＣＴ１〜ＡＣＴ５  活性領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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