(57)【要約】【課題】ＶＣＯにおいて広い周波数範囲にわたり安定した利得を与える装置及び方法を提供する。【解決手段】ＶＣＯは、波形発生器を、周波数選択入力を有するバイアス発生器と共に用いる。周波数選択入力を用いて、バイアス発生器の出力電流及び／又は利得の量を調整する。バイアス発生器の出力電流は、波形発生器の出力の周波数を決定する。複数のバイアス及び波形の発生器を用いて、ＶＣＯの周波数範囲を拡大できる。ＰＬＬは、ＶＣＯの周波数選択入力を用いることにより様々な出力周波数のためにプログラムできる。【選択図】  図２ａ
2007116661.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器（ＶＣＯ）であって、
周波数選択入力信号及び制御入力信号を受け取るように結合され、前記周波数選択入力信号及び前記制御入力信号を用いて出力バイアス信号を発生する第１のバイアス発生器と、
前記第１のバイアス発生器から前記出力バイアス信号を受け取るように結合され、前記出力バイアス信号により決定される周波数を有する出力波形を生成する第１の波形発生器と
を備える電圧制御発振器。
【請求項２】
請求項１記載の電圧制御発振器（ＶＣＯ）であって、
前記制御入力信号が、差動電圧入力信号であり、
前記第１のバイアス発生器が、前記差動電圧入力信号を受け取るように結合された差動増幅器を備え、
前記差動増幅器が、前記周波数選択入力信号を受け取るように結合された利得入力信号端子を有する、
電圧制御発振器。
【請求項３】
請求項２記載の電圧制御発振器（ＶＣＯ）であって、
前記第１のバイアス発生器が、前記差動増幅器に結合された基準回路を更に備え、
前記基準回路が、前記周波数選択入力信号を受け取るように結合された利得入力信号端子を有し、
前記基準回路が前記出力バイアス信号を生成する、
電圧制御発振器。
【請求項４】
請求項３記載の電圧制御発振器（ＶＣＯ）であって、
前記第１の波形発生器が、前記第１のバイアス発生器の前記出力バイアス信号を受け取るように結合された複数の遅延セルを備え、
前記遅延セルの遅延時間が、前記第１のバイアス発生器の前記出力バイアス信号により決定される、
電圧制御発振器。
【請求項５】
請求項１記載の電圧制御発振器（ＶＣＯ）であって、
前記周波数選択入力信号及び前記制御入力信号を受け取るよう結合され、前記周波数選択入力信号及び前記制御入力信号を用いて出力バイアス信号を発生する第２のバイアス発生器と、
前記第２のバイアス発生器の前記出力バイアス信号を受け取るよう結合され、前記第２のバイアス発生器の前記出力バイアス信号により決定される周波数を有する出力波形を生成する第２の波形発生器と、
前記第１の波形発生器及び前記第２の波形発生器の前記出力波形と前記周波数選択入力信号とを受け取るよう結合され、前記周波数選択入力信号を用いて、前記第１の波形発生器及び前記第２の波形発生器の前記出力波形から出力波形を選択する論理回路と、
を更に備える電圧制御発振器。
【請求項６】
請求項５記載の電圧制御発振器（ＶＣＯ）であって、
前記周波数選択入力信号がマルチビット信号を備え、
前記マルチビット信号の第１の部分が前記第１のバイアス発生器へ通信され、前記マルチビット信号の第２の部分が前記第２のバイアス発生器へ通信される、
電圧制御発振器。
【請求項７】
請求項５記載の電圧制御発振器（ＶＣＯ）であって、
前記第１のバイアス発生器及び前記第２のバイアス発生器に結合されたバイアス信号源を更に備え、
前記バイアス信号源が、第１の基準バイアス信号を前記第１のバイアス発生器へ与え、第２の基準バイアス信号を前記第２のバイアス発生器へ与える、
電圧制御発振器。
【請求項８】
請求項７記載の電圧制御発振器（ＶＣＯ）であって、
前記制御入力信号が差動電圧入力であり、
前記第１のバイアス発生器及び前記第２のバイアス発生器のそれぞれが、差動電圧入力信号を受け取るように結合された差動増幅器を備え、
それぞれの前記差動増幅器が、前記周波数選択入力信号を受け取るように結合された利得入力信号端子を有する、
電圧制御発振器。
【請求項９】
請求項８記載の電圧制御発振器（ＶＣＯ）であって、
前記第１のバイアス発生器及び前記第２のバイアス発生器のそれぞれが、前記差動増幅器に結合された基準回路を更に備え、
前記基準回路は、前記周波数選択入力信号を受け取るように結合された利得入力信号端子を備え、
前記基準回路が、前記第１のバイアス発生器及び前記第２のバイアス発生器の出力バイアス信号を生成する、
電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電圧制御発振器に関し、より詳細には、広い周波数範囲にわたり安定した利得を与える電圧制御発振器に関する。
【背景技術】
【０００２】
米国政府は、防衛脅威削減機関により与えられた契約Ｎｏ．ＤＴＲＡ０１−０３−Ｄ−００１８及び交付Ｎｏ．ＤＴＲＡ０１−０３−Ｄ−００１８−０００１に従った本発明の或る一定の権利を取得している。
【０００３】
フェーズ・ロックド・ループ（「ＰＬＬ」）は、アナログ電気システム及び通信システムにおいて広範囲に用いられてきた。益々厳しいタイミング制約内で動作する今日の高性能のシステムにおいて、ＰＬＬは、より一般的なデジタル電子回路に導入されている。例えば、様々な回路応用に用いられる特定用途向け集積回路（「ＡＳＩＣ」）は、通常、クロック信号分配用のオンチップＰＬＬを含む。
【０００４】
ＰＬＬがクロック分配にもたらす重要な利点は、位相／遅延補償、周波数逓倍及びデューティ・サイクル補正である。ＰＬＬは、１つの周期信号又はクロック信号を、基準クロック信号の周波数倍数に対して位相合わせすることを可能にする。名前が示すように、ＰＬＬの出力は、入来する基準クロック信号にロックし、そして基準クロックの平均周波数に実質的に等しい周波数を有する周期出力信号を発生する。出力ＰＬＬ信号が基準信号を追跡しているとき、ＰＬＬは、「ロックされている」と言われる。
【０００５】
しかしながら、ＰＬＬは、ホールドイン又はロック・レンジと呼ばれる或る限定された周波数範囲又は周波数シフトにわたりのみ、ロックされたままになる。ＰＬＬは、基準周波数がゆっくり変化する場合には、一般に、そのロック・レンジにわたりその基準信号を追跡する。周波数の変化が速すぎる場合、ＰＬＬは、ロック状態から外れる。基準周波数の最大変化率（ロックが外れることがない）は、「ロックド・スイープ・レート（ロック状態でのスイープ速度）」として知られている。
【０００６】
ＰＬＬは、典型的には、特定の周波数範囲に対して設計される。電圧制御発振器（ＶＣＯ）は、チャージ・ポンプと共に、波形出力を生成するために用いられる。波形出力の周波数は、電圧制御発振器及び／又はチャージ・ポンプ内の回路部品に直接依存する。これらの回路部品は、多くの場合、差動増幅器のような利得エレメントを含む。差動増幅器（又は他の利得エレメント）の利得は、特定の電圧範囲に制限される。正常動作範囲からはずれた電圧が差動増幅器に印加されたとき、差動増幅器の利得は、低減され過ぎて使用できない。その上、差動増幅器の正常電圧範囲外で動作すると、差動増幅器の動作が不安定になり得る。この不安定性は、関連のＶＣＯ及び／又はＰＬＬの動作を不安定にし得る。
【０００７】
差動増幅器及び関連の回路は特定の電圧範囲に制限されるので、対応のＶＣＯの有効な出力範囲も同様に、特定の周波数範囲に制限され、そのようなＶＣＯが使用されるＰＬＬの周波数範囲も、それに応じて、ＶＣＯの特定の周波数範囲に制限される。例えば、図１ａは、ＶＣＯの「周波数出力」対「入力電圧」を示す（「０．６マイクロメートルＣＭＯＳの低雑音９００ＭＨｚ ＶＣＯ（Ａ  Ｌｏｗ−Ｎｏｉｓｅ，９００−ＭＨｚ  ＶＣＯ  ｉｎ  ．６μｍ  ＣＭＯＳ）」、固体エレクトロニクスのＩＥＥＥジャーナル（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）、１９９９年５月、５８６−１９１頁から抜粋）。この例では、正常な動作利得は、１．４−１．８Ｖの入力電圧範囲で３００ＭＨｚ／Ｖである。１−１．３Ｖの範囲の入力電圧は、４５０ＭＨｚ／Ｖの利得を有する。より高い入力電圧、例えば２．２−２．４Ｖは、低減した２００ＭＨｚ／Ｖの利得を生成する。ＰＬＬの安定性がＰＬＬの利得に直接関係するので、ＶＣＯの所与の出力周波数に関してのＰＬＬの利得を考慮することは重要である。利得が変われば、その結果ＰＬＬの安定性も変わる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＰＬＬは、広い周波数範囲を有することが望ましい。広い周波数範囲の幾つかの利点には、出力周波数のスペクトルが大きいこと、及び様々な部品及び／又はデバイスへの統合が容易であることが含まれる。出力周波数のスペクトルが大きいことは、単一のＰＬＬが、広い周波数範囲を用いる応用に対して所望の波形を生成することを可能にする。しかしながら、ＰＬＬが狭い帯域幅を有する場合、特定の応用では２又はそれより多くのＰＬＬが必要となり得る。半導体デバイスについては、オンチップＰＬＬを加えることは、チップの面積、電力消費、及び静電流を増加させ、それは望ましいことではない。
【０００９】
大きい帯域幅を有するＰＬＬは、そのようなＰＬＬを標準パーツ又は標準設計セルとして提供し得るので、望ましい。例えば、複数のＰＬＬを設計ライブラリに設ける代わりに、単一の大きい帯域幅のＰＬＬを設けることができる。従って、そのようなＰＬＬは、それぞれの特定の応用に対して特定のＰＬＬを設計するオーバーヘッド無しで、他の回路と組み合わせられ得る。
【００１０】
ＰＬＬの帯域幅を増加させる従来の方法は、ＰＬＬフィードバック経路に分割器を加えること、及びＶＣＯに供給するチャージ・ポンプに対する電流を調整することを含む。前述したように、分割器をＰＬＬフィードバック・ループに加えることによりＰＬＬの出力周波数が増加するが、ＰＬＬの利得は、出力周波数範囲に応じて変わる。ＰＬＬの利得のこの変動は、広い周波数範囲をカバーする場合には、一体化に関連する問題を引き起こす。その上、ＰＬＬの不安定性も、利得のそのような変動から起こり得る。
【００１１】
米国特許Ｎｏ．６，７１０，６７０（Ｍａｎｅａｔｉｓ）に開示されているように、チャージ・ポンプの電流出力を調整することによっても、ＰＬＬの動作周波数範囲を改善することになる。Ｍａｎｅａｔｉｓのものにおいては、バイアス発生器からのフィードバック経路を用いて、チャージ・ポンプからの出力される電流量を調整する。しかしながら、この方法では幾つかの複雑な問題が生じる。チャージ・ポンプの一体化は、より複雑なループ・フィルタ（インピーダンス・マッチングのため）を必要とする。また、ＰＬＬが大きい周波数範囲にわたり動作するとき、チャージ・ポンプにより生成される意図しない雑音が生じ得る。全体的に、より複雑なループ・フィルタは、ＰＬＬの製造を一層難しくする。更に、ＰＬＬを広い周波数範囲にわたり調整することも、複雑なことである。
【００１２】
しかしながら、広い周波数範囲にわたり安定した利得を有するＶＣＯを含むＰＬＬは、そのようなＰＬＬの設計及びそのようなＰＬＬの他の回路との一体化において、一層の柔軟性を与える。従って、広い周波数範囲にわたり安定した利得を有する改善されたＶＣＯに対する必要性が存在する。
【課題を解決するための手段】
【００１３】
電圧制御発振器を動作させる装置及び方法が提供される。
一実施形態において、電圧制御発振器は、バイアス発生器、及び出力波形を生成するための波形発生器を用いる。バイアス発生器は、周波数入力により決定される出力バイアスを生成する。波形発生器は、出力バイアスを用いて、周波数入力に対応する周波数を有する波形を生成する。
【００１４】
第２の実施形態において、電圧制御発振器は、複数のバイアス発生器及び波形発生器を論理回路と一緒に用いて、電圧制御発振器の動作周波数範囲を拡大する。また、周波数入力は幾つかの信号に分割される。
【００１５】
第３の実施形態において、バイアス発生器は、バイアス源からバイアスを与えられる。バイアス源は、様々な周波数に対応する幾つかの異なったバイアス電圧及び／又は電流を生成する。
【００１６】
第４の実施形態において、バイアス発生器は、差動増幅器及び基準回路を備える。差動増幅器は、調整可能な利得を有する。更に別の実施形態において、基準回路は、複数の電流を波形発生器に与えるための１又はそれより多くのトランジスタを備える。
【００１７】
第５の実施形態において、バイアス発生器は、差動増幅器の利得並びに基準回路の出力電流を決定する論理回路を備える。また、論理回路を用いて、バイアス発生器をオン及びオフにする。
【００１８】
これら並びに他の面及び利点は、適切に添付図面を参照して以下の詳細な説明を読むことにより、当業者には明らかになるであろう。更に、この概要が単なる例示であり、特許請求の範囲を限定する意図でないことが理解されるであろう。
【発明を実施するための最良の形態】
【００１９】
或る例示的な実施形態が、添付図面と共に以下で説明され、類似の参照番号は、様々な図面において類似のエレメントを指す。
【００２０】
広い周波数範囲にわたり安定な利得を有する例示的な電圧制御発振器（ＶＣＯ）が提示される。１つのそのようなＶＣＯは、バイアス発生器、及びＰＬＬ出力信号を生成するための波形発生器を含む。ＶＣＯは、出力周波数範囲を選択するため及び／又はＶＣＯの感度を調整するために用いられる周波数入力信号を受け取る。バイアス発生器は、周波数入力信号を受け取って、出力信号を生成する。波形発生器は、バイアス発生器からの出力信号を用いて、周波数入力信号に対応する周波数を有する波形を生成する。周波数入力信号は、バイアス発生器内の差動増幅器及び／又は基準回路へ送られる。
【００２１】
ＶＣＯはまた、出力周波数範囲を増大するために複数のバイアス発生器及び波形発生器を含むように設計され得る。波形発生器に結合された、マルチプレクサのような論理回路を用いて、適切な出力波形を選択する。また、周波数入力信号を用いて、バイアス発生器及び波形発生器をオンにし、また、それらが用いられていない場合にはオフにする。更に、周波数入力信号は、複数の信号に分割される。分割された信号は、ＶＣＯ内の様々なバイアス発生器へ分配される。
【００２２】
ここで図１ｂを参照すると、一例のＰＬＬ１０が示されており、このＰＬＬ１０は、位相−周波数検出器１２、チャージ・ポンプ１４、ループ（ロー・パス）フィルタ１６、ＶＣＯ１８、及びロック検出器３０を含む。位相−周波数検出器１２は、信号線２０を介して基準クロック信号を受け取り、かつ、信号線２２を介して導出された（又はフィードバックの）クロック信号を受け取る。位相−周波数検出器１２の出力信号は、チャージ・ポンプ１４へ送られる。チャージ・ポンプ１４の出力信号は、ループ・フィルタ１６へ送られる。ループ・フィルタ１６はＶＣＯ１８に結合される。ＶＣＯ１８の出力信号は、周波数分割器２８へ送られる。周波数分割器２８の出力信号は、位相−周波数検出器１２に戻すように送られ、また、通常のロック検出器３０へ与えられる。また、ロック検出器３０へは、通常のロック検出信号３２を与えることが可能であるように、信号線２０を介して基準クロック信号が供給される。
【００２３】
動作において、位相検出器１２は、２つの入力周波数を比較して、それらの位相差の尺度である出力信号を発生する。例えば、位相−周波数検出器１２は、入力基準信号（ＲＥＦＣＬＫ）とフィードバック・クロック信号（ＦＢＫＣＬＫ）とを比較し、誤差信号を発生して、それを信号線２４を介して通信する。この誤差信号は、２つの信号間の位相／周波数の差の大きさに比例する。説明の目的のため、位相検出器１２の出力信号が、信号線２４上で送られるアップ・パルス又はダウン・パルスとして示されている。これらのパルスは、典型的には、カウンタ（図示せず）へ送られ、そのカウンタは、例えば、ＶＣＯ１８を駆動するためループ・フィルタ１６として動作する。別の実施形態において、位相検出器１２は、標準ディジタル・フィルタ（これも図示せず）へ与えられるｎビット位相誤差信号を出力する。
【００２４】
誤差信号は、チャージ・ポンプ１４に通信され、ＰＬＬ１０回路の位相検出器１２の負荷を低減させる。チャージ・ポンプ１４の出力電流信号は、ループ・フィルタ１６に蓄積される電荷の大きさを制御し、こうして、位相−周波数検出器１２の出力信号を、ＶＣＯ１８のための制御電圧入力信号に変換し、その制御電圧入力信号は信号線２６を介して送られる。ＶＣＯ１８は、制御電圧信号に比例する周波数を有する出力信号を発生する。
【００２５】
ＰＬＬ１０がロックされたとき、ＲＥＦＣＬＫ信号とＦＢＫＣＬＫ信号との間に一定の位相差（通常はゼロ）が存在し、それらの周波数は一致される。これら２つの信号が実質的に等しい場合、位相検出器１２からのそれらの出力信号は、ほぼゼロの振幅を有する。これらの２つの信号が異なっている場合、位相検出器１２は、対応の電圧信号を信号線２４に出力する。動作において、位相検出器１２は、ＲＥＦＣＬＫ信号と発振器出力信号とを比較して（周波数分割器２８を用いる）、ＲＥＦＣＬＫ信号を追跡する周期的フィードバック・クロック（ＦＢＫＣＬＫ）出力信号を発生する。発振器からのＦＢＫＣＬＫ信号が周波数においてＲＥＦＣＬＫ信号から遅れる場合、位相検出器１２は、チャージ・ポンプ１４に制御電圧を変えさせて、発振器１８が速度を上げるようにさせる。同様に、ＦＢＫＣＬＫ信号がＲＥＦＣＬＫ信号より先へとクリープ（ｃｒｅｅｐ）する場合、位相検出器１２は、チャージ・ポンプ１４に制御電圧を変えてさせて、発振器１８の速度を落とすようにさせる。ループ（ロー・パス）フィルタ１６は、チャージ・ポンプ１４からの急峻な制御入力を平滑化し、それによりシステムは、位相検出器１２が行う補正が非常に少なくなる状態へと向かわせる。その結果として、信号線３４上のＰＬＬ出力信号が安定し、それを様々な応用に用いることができる。１つのそのような応用は、集積回路上に実現されるクロック発生回路である。
【００２６】
しかしながら、ＰＬＬ１０が安定した出力信号を生成することができない多くの状況が存在する。ロック検出器３０は、安定した出力が出力されているか又は出力されていないかを、ＲＥＦＣＬＫ信号及びＦＢＫＣＬＫ信号を測定することにより示す。安定な出力が存在しない場合、ロック検出器３０は、「ロック」状態になっていないことに対応する信号を、信号線３２上に生成する。ＰＬＬ１０がロックしていない場合、ＰＬＬ１０が安定していないかも知れないので、ＰＬＬ１０の出力信号を用いることは望ましくない。従って、ＰＬＬ１０の周波数範囲は、ＰＬＬ１０をロックすることが可能な最低周波数および最高周波数でのＰＬＬ１０の安定性により制限される。
【００２７】
多くの応用で広い周波数範囲が要求されるので、広い周波数範囲及び安定した利得を有するＶＣＯをＰＬＬに与えることが望ましい。安定な利得は、不注意な出力偏差及びロックの喪失（ｌｏｓｓ  ｏｆ  ｌｏｃｋ）を引き起こし得る不安定性を防止する。
【００２８】
そのような周波数範囲及び安定した利得を有する一例のＶＣＯ３６が図２ａに示されている。ＶＣＯ３６は、ＶＣＯバイアス発生器４１を備え、その実施形態を、図４を参照して更に詳細に説明する。ＶＣＯ３６はまた、ＶＣＯ波形発生器４２ａを含み、その実施形態を、図３ａ−図３ｂを参照して更に詳細に説明する。ＶＣＯ３６は、電圧制御信号を（例えば、ループ・フィルタ及び／又はチャージ・ポンプから）信号線２６を介して受け取り、また、周波数選択信号を信号線４３を介して受け取る。ＶＣＯ３６は、信号線５２ａを介して通信される波形発生器出力信号を生成する。或る実施形態において、信号線５２ａ上を通信される信号は、ＰＬＬ出力信号である。更に、或る実施形態において、電圧制御信号は、電流制御信号として実施され得る。
【００２９】
ＶＣＯ３６は、バイアス発生器４１を含み、バイアス発生器４１は、電圧／電流源３９を含む。電圧／電流源３９（「Ｖ／Ｃ源」）を用いて、基準バイアスをバイアス発生器４１に与える。Ｖ／Ｃ源３９の一実施形態は図５を参照して説明される。
【００３０】
周波数選択信号及び電圧制御信号を受け取ると、バイアス発生器４１は、基準電流（「ＩＲＥＦ」）信号を信号線５０ａ−５０ｄを介して出力する。ＩＲＥＦ信号は、ＶＣＯ波形発生器４２ａへ送られ、ＶＣＯ波形発生器４２ａは波形出力信号を出力し、それは上記で説明したように、ＰＬＬ出力信号であり得る。周波数選択信号及び電圧制御信号を用いて、ＩＲＥＦ信号により供給される電流量を決定する。例えば、周波数選択信号は、５０−２５０ＭＨｚの周波数範囲を示す電圧信号である。電圧制御信号は、ＲＥＦＣＬＫ信号と一致するためには更に高い出力信号周波数が要求されることを、示す。ＩＲＥＦ信号の電流出力量は、これらの２つの入力状態を反映する。
【００３１】
周波数選択信号はまた、電圧制御信号に対するバイアス発生器４１の感度の度合いを確立する。例えば、より高い出力信号周波数で、波形発生器４２ａは、ＩＲＥＦ信号の僅かな変化に一層敏感である。この例では、より高い周波数の選択信号の振幅は、制御電圧信号の変化と共にＩＲＥＦ信号の対応する変化を減少する。周波数選択信号はアナログ信号であり得、また、他の実施形態においてはデジタル信号であり得ることが、理解できるであろう。
【００３２】
図２ｂは、別の実施形態のＶＣＯ３７を示す。ＶＣＯ３７は、複数のバイアス発生器４０ａ−４０ｃ及び波形発生器４２ａ−４２ｃを含む。バイアス発生器４０ａ−４０ｃは、それぞれ、信号線２６ａ、２６ｂを介して差動電圧制御信号を受け取る。ＶＣＯ３７の電圧制御信号は差動信号であるが、代替例として、この信号は、図２ａを参照して説明されたようにシングル・エンデッド信号としても実施され得る。ＶＣＯ３７のバイアス発生器４０ａ−４０ｃは、複数の個々の周波数選択信号を信号線５１ａ−５１ｆを介して受け取る。周波数分割器５３を用いて、周波数選択信号を、信号線５１ａ−５１ｆで通信される個々の周波数選択信号へと変換する。バイアス発生器４０ａ−４０ｃは、信号線５０ａ−５０ｌで通信されるＩＲＥＦ出力信号を発生する。
【００３３】
波形発生器４２ａは、ＩＲＥＦ信号を受け取って、信号線５２ａ−５２ｃで送られる対応の出力波形信号を発生する。出力波形信号は、マルチプレクサ５４へ送られる。マルチプレクサ５４は、個々の周波数選択信号を信号線５１ａ−５１ｆを介して受け取る。次いで、ＰＬＬ出力信号がマルチプレクサ５４により発生され、信号線３４で送られる。他の実施形態においては、マルチプレクサ５４は、周波数選択信号を直接受け取る。この実施形態については、マルチプレクサ５４は、周波数選択信号（例えば、個々の周波数選択信号）を間接的に用いて、ＰＬＬ出力信号を発生する。マルチプレクサ５４はまた、ＰＬＬ出力信号を発生するための異なる論理回路を含み得る。
【００３４】
また、個々の周波数選択信号（信号線５１ａ−５１ｆを介して通信される）を用いて、バイアス発生器４０ａ−４０ｃのいずれかをオン／オフにできる。例えば、両方の周波数選択信号が「ハイ」である場合、所与のバイアス発生器はオフであり、それに関連の波形発生器は波形信号を出力しない。このアプローチは、ＶＣＯの全体の消費電力を低減し、従って、ＰＬＬの消費電力を、使用していない波形発生器内の電力を消費する回路をオフにすることにより、低減する。
【００３５】
図２ｂに示されるように、バイアス発生器４０ａ−４０ｃは、Ｖ／Ｃ源３９と結合されて、個々の基準バイアスを信号線４４ａ−４４ｃを介して受け取る。バイアス発生器４０ａ−４０ｃ内の差動増幅器及び基準回路は、特定の周波数範囲に対して設計されるので、Ｖ／Ｃ源３９は、それぞれのバイアス発生器のために別々のバイアス・レベルを生成する。
【００３６】
図３ａは、図２ａに示される波形発生器４２ａの一実施形態を示すブロック図である。波形発生器４２ａは、遅延セル５５ａ−５５ｄ、及びフルスイング／シングルエンデッド変換（「Ｆ／Ｓ」）回路５６を備える。波形発生器４２ｂ、４２ｃの構造が、波形発生器４２ａに類似していてもよく、また、代替例として、異なる構造でもよいことが理解できるであろう。波形発生器４２ａにおいて、遅延セル５５ａ−５５ｄは、それぞれ、信号線５０ａ−５０ｄを介してＩＲＥＦ信号を受け取る。遅延セル５５ａ−５５ｄはまた、差動入力信号を受け取り、増幅された差動出力を出力する。
【００３７】
図３ａに示されるように、遅延セル５５ｄの差動出力端子は、Ｆ／Ｓ回路５６の入力端子に結合されていることに加えて、遅延セル５５ａの入力端子にも結合されている。Ｆ／Ｓ回路５６は、遅延セル５５ｄから受け取ったフルスイング差動信号を、信号線５２ａを介して通信されるシングルエンデッド論理レベル出力信号に変換する。フルスイング差動出力信号が波形発生器４２ａにとって望ましい実施形態においては、Ｆ／Ｓ回路５６を省略できる。波形発生器の他の実施形態においては、より多くの又は少ない数の遅延セルを用いることができる。ＶＣＯ３６、３７のようなＶＣＯの周波数、安定性及び電力消費は、用いられる遅延セルの数に依存する。遅延セルの追加又は除去の影響を、図３ｂを参照して説明する。
【００３８】
遅延セル５５ｄの回路概略図が、図３ｂに示されている。遅延セル５５ｂ−５５ｄの構造は、遅延セル５５ａに類似していてもよく、また、代替例として、１又はそれより多くの他の形態で実現してもよいことが、理解されるであろう。ＩＲＥＦ信号（信号線５０ａを介してのもの）、及び差動入力信号ＶＩＮ＋及びＶＩＮ−（信号線５８ａ、５８ｂを介してのもの）は、遅延セル５５ａに入力される。これらの信号に応答して、差動出力信号ＶＯＵＴ＋及びＶＯＵＴ−（信号線６０ａ、６０ｂを介する）は、遅延セル５５ａから出力される。遅延セル５５ａ内で、ＩＲＥＦ信号は、ＰＭＯＳトランジスタ６２へ通信される。ＰＭＯＳトランジスタ６２のゲートには、電圧分割器６４、ＮＭＯＳトランジスタ６６、６８のソース電圧、及びＮＭＯＳトランジスタ７０のゲート電圧により決定されるバイアスが印加される。ＮＭＯＳトランジスタ７０は、差動増幅器７２内の電流源として用いられる。この実施形態においては、差動増幅器７２は、ＰＭＯＳトランジスタ７４ａ、７４ｂ、７６ａ、７６ｂにより形成される能動負荷を含む。また、ＰＭＯＳトランジスタ７８の出力端子が、能動負荷ＰＭＯＳトランジスタ７４ａ及び７６ａのゲートに結合される。ＰＭＯＳトランジスタ７８を用いて、能動負荷ＰＭＯＳトランジスタ７４ａ及び７６ａを通る電流量を調整する。
【００３９】
動作において、信号線５０ａを介して通信されるＩＲＥＦ信号は、ＮＭＯＳトランジスタ６６、６８、７０のバイアスを決定する。ＩＲＥＦ信号の電流値が高いほど、トランジスタ６６、６８、７０のゲート−ソース・バイアスは高くなる。ＩＲＥＦ信号の電流値を減少させる反対の相関が存在する。トランジスタ７０のゲート−ソース・バイアスが増大すると、より多くの電流が、差動増幅器７２の末端に供給される。
【００４０】
差動電圧が差動増幅器７２に印加されると、ＶＩＮ＋及びＶＩＮ−信号端子５８ａ、５８ｂに印加された信号は、ＶＯＵＴ＋及びＶＯＵＴ−６０ａ、６０ｂで増幅され反転される。これは、次式により表される。
【００４１】
（ＶＯＵＴ＋−ＶＯＵＴ−）＝ＡＶ（ＶＩＮ＋−ＶＩＮ−）
【００４２】
増幅の遷移時間又は遅延時間（「τ」）は、差動増幅器７２の末端に印加される電流量に比例する。本質的に、差動増幅器７２に供給される電流が多い程、差動増幅器７２内のラッチング（即ち、「ハイ」から「ロー」へ、又は「ロー」から「ハイ」への遷移）は遅くなる。従って、トランジスタ７０を通る電流が増加すると、遅延時間τは増加する。また、トランジスタ７０を通る電流が減少すると、差動増幅器７２が信号を反転することがより容易となり、それに従って遅延時間τは減少する。トランジスタ７０はＩＲＥＦ信号の影響を直接に受けるので、ＩＲＥＦ信号の電流の大きさを変えることにより、遅延時間τの直接の制御を行える。
【００４３】
遅延時間τはまた、トランジスタ７８を用いて調整され得る。例えば、トランジスタ７８を抵抗７９と一緒に用いて、能動負荷トランジスタ７４ａ、７６ａをバイアスする。トランジスタ７８、７４ａ及び７６ａは、能動負荷トランジスタ７４ａ、７４ｂ及び７６ａ、７６ｂにおける遅延時間τを補償するように動作する。この補償を達成するために、トランジスタ７４ａ及び７６ａは、「ハイ」から「ロー」へ、又は「ロー」から「ハイ」への遷移が起こる前にオンになる。これらのトランジスタにより供給される上乗せの電流は、能動負荷が遷移するのに要する時間量を低減することにより、遅延時間τを低減する。ＩＲＥＦ信号が、トランジスタ６６を通る電流量を直接制御するので、ＩＲＥＦ信号の電流を変えると、差動増幅器７２の能動負荷を調整することにより、遅延時間τに影響を及ぼす。
【００４４】
図３ａに示される上記の実施形態においては、動作において、遅延セル５５ａ−５５ｄのフィードバック・ループは、定常状態の波形を生成するよう子収束する。最初に、差動入力での小さい摂動は、増幅のスレッショルドに達するまで引き続き増幅される。遅延セル５５ａ−５５ｄの反転された差動出力は振動波形を生成し、その振動波形は、それぞれの個別の遅延セルでの遅延時間τだけ遅延される前縁を有する。前縁は、その元の電圧レベルに戻る前に、遅延セル５５ａ−５５ｄを２回通るように循環する。従って、ＶＣＯ３６、３７の全体周波数は次式のように計算される。
【００４５】
ｆ＝１／（２Ｎτ）
【００４６】
ここで、Ｎは遅延セルの数である。上記で説明したように、より少数の遅延セルを用いてもよく、また、より速い周波数出力が実現される。しかしながら、遅延セルの数を少なくすると、それに対応してＶＣＯの安定性も低減する。雑音及び他の干渉（例えば、電磁干渉のようなもの）は、周波数又は位相シフトの望ましくない偏移を生成することにより、この不安定性を引き起こし得る。
【００４７】
逆に、遅延セルを追加することは、回路の安定性を増大させるが、電力消費の増加及び周波数の低減をもたらす。回路設計者は、所与のＶＣＯの適切な許容度を選定する際に、これらのことを考慮することが必要である。４個の遅延セルを用いる遅延セル５５ａの上記の実施形態の１つの利点は、各遅延セル間で９０度位相シフトが起こることである。この種の位相シフトの構成は、出力周波数極（ポール）（ｐｏｌｅｓ）を決定するのに有利である。
【００４８】
上記の説明から、信号線５０ａ−５０ｄを介して波形発生器４２ａへ通信されるＩＲＥＦ信号は、中にそのような回路が組み込まれるＶＣＯの出力周波数に対して著しい影響を有することが理解されるであろう。例えば、ＩＲＥＦ信号の電流値を変えることにより、遅延時間τの変化を引き起こし、従って、ＶＣＯ３６、３７のような対応するＶＣＯの出力周波数に直接に影響を与える。
【００４９】
バイアス発生器４０ａの一実施形態を示す概略回路が図４に示されている。図４は、上記で説明したＩＲＥＦ信号を発生する方法、及び選択可能な周波数を達成する方法を示す。バイアス発生器４０ａにおいて、基準電流信号、基準バイアス信号（信号線４４ａを介する）、及び電圧制御信号（信号線２６ａ、２６ｂを介する）が、バイアス発生器４０ａへ入力される。更に、周波数選択信号ｆ１、ｆ２は、それぞれ、信号線５１ａ、５１ｂを介してバイアス発生器４０ａへ入力される。他の実施形態においては、更に多くの又は少ない数の周波数選択信号を用いることもできる。
【００５０】
ＶＣＯバイアス発生器４０ａ内には、差動増幅器８２、電流ミラー８４ａ−８４ｄ、ＮＭＯＳトランジスタ８６、ＡＮＤゲート８８、及びＯＲゲート９０がある。基準バイアス信号は、この特定の実施形態においては、電源により補償された電流であり、差動増幅器８２内のトランジスタ９２ａ、９２ｂをバイアスするために用いられる。図３における差動増幅器７２と類似の様式で、トランジスタ９２ａ、９２ｂはテール電流源（ｔａｉｌ  ｃｕｒｒｅｎｔ  ｓｏｕｒｃｅ）として働く。電圧制御信号（信号線２６ａ、２６ｂを介して通信される）は、ＰＭＯＳトランジスタ９４ａ、９４ｂをバイアスする。トランジスタ９６は、そのドレーンで電圧を提供し、その電圧は、電流ミラー８４ａ−８４ｄ内のＰＭＯＳトランジスタのゲートへミラーされる。利得は、トランジスタ９５を、周波数選択信号ｆ１５１ａで「オン」又は「オフ」にすることにより、増大される。差動増幅器８２の利得調整は、電圧制御信号の変化に対するＩＲＥＦ信号の感度を変える。
【００５１】
ＮＭＯＳトランジスタ９６からの出力信号を受け取ると共に、電流ミラー８４ａ−８４ｄはまた、ＡＮＤゲート８８から出力された論理信号を受け取る。ＡＮＤゲート８８は、周波数選択信号ｆ１及びｆ２の論理ＡＮＤであり、このＡＮＤゲート８８に、ＡＮＤゲート８８の出力信号及び周波数選択信号ｆ２の論理ＯＲ（ＯＲゲート９０を用いる）が伴っている。ＡＮＤゲート８８及びＯＲゲート９０の出力を用いて、電流ミラー８４ａ−８４ｄ内の個々のＰＭＯＳトランジスタ９７ａ−９７ｄ及び９８ａ−９８ｄを駆動する。ＩＲＥＦ信号は、ＰＭＯＳトランジスタ９７ａ−９７ｄ及び９８ａ−９８ｄのドレーンから出力される。トランジスタ９７ａ−９７ｄ及び９８ａ−９８ｄからの出力電流の加算により、上記で説明したＶＣＯ３６、３７（又は、そのような技術を採用するＶＣＯ）が変化する周波数範囲を有することを可能にする。
【００５２】
動作において、ＶＣＯ３６、３７のようなＶＣＯが定常状態に達するとき（例えば、ＲＥＦＣＬＫ信号とＦＢＫＣＬＫ信号とが一致したとき）、電圧制御信号（信号線２６ａ、２６ｂを介して通信される）は、比較的安定状態に留まる。そのようなＶＣＯが定常状態に達する前に、差動制御信号は、ＲＥＦＣＬＫ信号の周波数とＦＢＫＣＬＫ信号の周波数とが一致するまで、ＩＲＥＦ信号の出力電流を調整する（上げる又は下げる）。しかしながら、ＲＥＦＣＬＫ信号の周波数とＦＢＫＣＬＫ信号の周波数とにおける正又は負の偏差がまた、増加又は低減する差動電圧に変換される。再び述べるが、ＩＲＥＦ信号の電流の増加又は減少は、対応する遅延時間τのそれぞれの増加又は減少をもたらす。この遅延時間τは出力周波数に逆に比例する。図３ｂに関して上記で説明したように、差動増幅器８２を用いて、ＩＲＥＦ信号の電流を制御する。
【００５３】
電源の変動が望ましくない出力を、特に増幅において、引き起こすので、基準バイアス信号（信号線４４ａを介して通信される）は、差動増幅器８２内の電流源を通る電流量を制御する。ＮＭＯＳトランジスタ８６のゲートにおける電圧は、基準バイアス信号により決定されるものであり、トランジスタ９２ａ、９２ｂのゲートに印加される。基準バイアス信号が絶対温度に対して負の勾配の比例をする。即ち、動作温度が増幅すると基準バイアス信号は減少し、そして、差動増幅器８２の電流源（抵抗９２ａ、９２ｂ）を通る電流も減少する。基準バイアス信号が絶対温度に対して負の勾配の比例をしない場合、差動増幅器８２は、温度が増加するにつれその利得を増加させる。利得を増加させると、関連のＰＬＬの出力周波数を間違って増大させるであろう。基準バイアス信号の発生が、図５に関連して更に以下で説明される。
【００５４】
上記で説明したように、差動増幅器８２の利得に対する別の影響は、トランジスタ９５の動作である。周波数選択信号ｆ１が「ハイ」である（例えば、周波数ｆ１が選択された）場合、トランジスタ９５はオフになる。この状況において、差動増幅器８２の利得は、トランジスタ９２ａのドレーンからトランジスタ９２ｂのドレーンまでの抵抗が増大されているので、低減される。差動増幅器８２の利得を調整する能力は、バイアス発生器４０ａの出力の感度に影響を与える。利得が低い場合、差動増幅器８２は、利得が高い場合ほど大きくは、その出力電圧（トランジスタ９６のドレーンにおける）を増加しない。他の実施形態においては、周波数選択信号ｆ１は、アナログ様式で用いることができる。例えば、トランジスタ９５のゲートは、差動増幅器８２の利得を変えるように、バイアスを調整されることができる。また、トランジスタ９５の代わりに、可変抵抗を用いて、利得をアナログ様式で調整することもできる。差動増幅器８２はまた、追加の周波数選択入力を有してもよい。
【００５５】
バイアス発生器４０ａはまた、周波数選択入力信号ｆ１、ｆ２を用いて、ＩＲＥＦ信号に対する電流量を選択するように設計できる。増加又は減少する電圧制御信号を受け取る（信号線２６ａ、２６ｂを介する）と、トランジスタ６６のドレーンの電圧は、増加又は減少する。ドレーン電圧を増加させることにより、電流ミラー８４ａ−８４ｄを通る電流は減少し、また、その逆の場合も同様である。
【００５６】
他の実施形態並びに上記で説明した実施形態において、電流ミラー８４ａ−８４ｄは、周波数選択入力信号を用いて出力電流の量を選択するように調整可能にできる。例えば、図４において、周波数選択信号ｆ１、ｆ２は、ＰＭＯＳトランジスタ９７ａ−９７ｄ、９８ａ−９８ｄのゲートへ印加される前に、論理演算にかけられる。周波数選択信号ｆ１が選択された場合（例えば、論理「ハイ」による）、ＡＮＤゲート８８及びＯＲゲート９０の出力は、「ロー」となり、ＰＭＯＳトランジスタ９７ａ−９７ｄ、９８ａ−９８ｄは、オンになる。しかしながら、周波数選択信号ｆ２が選択された場合、ＡＮＤゲート８８の出力は「ロー」のままであり、ＯＲゲート９０の出力は「ハイ」になる。この場合、ＰＭＯＳトランジスタ９７ａ−９７ｄのみがオンになり、それによりＩＲＥＦ信号の電流が低くなる。従って、遅延時間τが低いものとなり、そして出力周波数が高くなる。そのような実施形態において、両方の周波数選択枝ｆ１、ｆ２が選択された場合、バイアス発生器４０ａは、トランジスタ９７ａ−９７ｄ及び９８ａ−９８ｄがＡＮＤゲート８８及びＯＲゲート９０の出力によりオフにされるので、オフにされる。バイアス発生器４０ａをオフにすることにより、波形発生器４２ａもオフにさせることになる。勿論、周波数選択入力信号に適用され得る論理については多くの代替実施形態が存在する。特に、追加の周波数選択入力信号が使用可能である場合はそうである。
【００５７】
しかしながら、１つのみの出力周波数を希望する場合、単一の周波数入力信号を用いてもよく、また、代替例として、周波数入力信号を用いなくてもよい。他の実施形態においては、ＡＮＤゲート８８及びＯＲゲート９０により与えられる論理演算は取り去ることができ、そして１組のみのトランジスタ（例えば、９７ａ−９７ｄ又は９８ａ−９８ｄ）を用いることもできる。一定のバイアスをいずれかの組のトランジスタに印加することもできる。また、他の実施形態においては、トランジスタ９５を介した利得調整を除くこともできる。
【００５８】
上記で説明したように、ＶＣＯ３６、３７のようなＶＣＯ内の遅延セルの数に応じて、更に多くの又は少ない数のＩＲＥＦ信号を用いることができる。バイアス発生器４０ａにおいて、電流ミラー８４ａ−８４ｄを電流分割器の代わりに用いられる。電流ミラーは、決定可能な電流出力量を提供するものであり、この決定可能な電流出力量は、固有の抵抗に制限されないものであり、また、そのような電流分割器から結果として生じ得る電流の微妙な差を引き起こし得る処理に起因した変動に制限されないものである。しかしながら、電流分割器から安定した電流出力が得られる場合、代替実施形態では、ＩＲＥＦ信号を発生するためそのような電流分割器を用いることができる。
【００５９】
ＶＣＯ３６、３７とは独立である全体の電源変動は、基準バイアス信号（例えば、信号線４４ａを介して通信される）に依存する。基準バイアス信号が電源変動と共に変わる場合、差動増幅器８２を通る電流量は、意図せずに増加又は減少するであろう。図５は、電源補償を備えるＶ／Ｃ源３９の回路の実施形態を示す。他の実施形態において、Ｖ／Ｃ源３９は、図２ａに示されるように、バイアス発生器の中に一体化することができ、バイアス発生器４１及びＶ／Ｃ源３９は、ＶＣＯ３６の中に含まれる。
【００６０】
図５において、電圧基準信号（ＶＢＧ）は、信号線４５を介してＶ／Ｃ源３９へ入力される。この実施形態において、（ＶＢＧ）はバンドギャップ電圧基準信号であり、他の実施形態においては、差動電圧基準信号が用いられ得る。電源補償された基準バイアス信号（これらは信号線４４ａ−４４ｃ上に与えられる）は、ＶＢＧに基づいてＶ／Ｃ源３９により発生される。この実施形態において、補償された基準バイアス信号は、電流基準である。他の実施形態において、それらは、電圧基準であり得る。
【００６１】
Ｖ／Ｃ源３９は、電圧分割器１０２、電圧基準回路１０４、及び差動増幅器１０６を含む。Ｖ／Ｃ源３９はまた、フィルタ１０８、電圧ミラー回路１１０、及び電流ミラー回路１１２ａ−１１２ｃを含む。バイアス及び波形の発生器を追加する場合には追加の電流ミラー回路を用いることができる。例えば、それぞれの電圧ミラー回路は、１つの個別のバイアス発生器に対応する基準回路を提供することができる。
【００６２】
差動増幅器１０６は、ＰＭＯＳトランジスタ１１４ａ、１１４ｂ（これらは能動負荷を形成する）、ＮＭＯＳトランジスタ１１６ａ、１１６ｂ、抵抗１１８、及びＮＭＯＳトランジスタ１２４ａ、１２４ｂを含む。能動負荷ＰＭＯＳトランジスタ１１４ａ、１１４ｂのソースは、電源に接続されている。トランジスタ１１４ａ、１１４ｂのドレーンは、トランジスタ１１６ａ、１１６ｂのドレーンに接続されている。トランジスタ１１６ａのゲートは、ＶＢＧ（これはフィルタ１０８によりフィルタリングされる）によりバイアスされ、トランジスタ１１６ｂのゲートは、電圧分割器１２２内のノード１２２によりバイアスされる。抵抗１１８は、トランジスタ１１６ａ及び１１６ｂのソースと結合する。また、トランジスタ１２４ａ及び１２４ｂのソースは、トランジスタ１１６ａ及び１１６ｂのソースに接続される。トランジスタ１２４ａ、１２４ｂは、電流源を形成する。
【００６３】
上記で説明したように、トランジスタ１１６ａのゲートは、ＶＢＧによりバイアスされる。トランジスタ１１６ａをＶＢＧを用いてバイアスすることにより、トランジスタ１１６ｂのゲートを、差動増幅器１０６内の一定の電圧基準と比較することを可能にする。他方、トランジスタ１１６ｂのゲートは、電圧分割器１０２内のノード１２２によりバイアスされる。電圧分割器１０２は、２つの直列接続された抵抗を含む。電源−コモン電圧（Ｖｐ−Ｖｎ）は、上記の直列接続された抵抗に与えられる。電源が変動すると、ノード１２２からトランジスタ１１６のゲートに印加されるバイアスもまた変動する。この変動は、抵抗分割器１０２の抵抗の値に依存する電源変動のスケーリングされたものである。
【００６４】
両方のトランジスタ１１６ａ、１１６ｂのソースは、それぞれ、トランジスタ１２４ａ、１２４ｂドレーンに接続される。トランジスタ１２４ａ、１２４ｂのゲートは、電圧基準回路１０４によりバイアスされる。電圧基準回路１０４は、トランジスタ１２６−１３６、及び抵抗１３８を含む。基準回路１０４は、スレッショルドを参照した電流源を用いて、絶対温度に対して負の向きに比例する出力信号をトランジスタ１３２にて生成する。
【００６５】
電圧基準回路１０４において、入力電流は、トランジスタ１２６及び１３４を通る。トランジスタ１２８及び１３２は出力電流を生成する。トランジスタ１３２のゲートがトランジスタ１３４のドレーンに接続されているので、トランジスタ１２８及び１３２を通る出力電流は、トランジスタ１２６及び１３４を通る入力電流よりもスレッショルド電圧に、依存する。従って、トランジスタ１２６及び１３４ｎを通る出力電流に対する電源変動の影響は減らされる。トランジスタ１３２での出力電流はミラーされ、電圧信号は、信号線１４０上に発生され、トランジスタ１２４ａ、１２４ｂをバイアスするために用いられる。この電圧信号は、絶対温度に対して、負の向きに比例する。
【００６６】
温度が増加すると、信号線１４０上の電圧信号の電圧は減少し、トランジスタ１２４ａ、１２４ｂを通る電流は減少する。更に、トランジスタ１１６ｂ及び１１６ａを通る電流もまた、信号線４４ａ−４４ｃ上を通信される基準バイアス信号が減少すると、減少する。しかしながら、温度が低減すると、反対の効果が観察される。即ち、信号線１４０上の電圧信号、トランジスタ１１６ａ、１１６ｂを通る電流、及び基準バイアス信号は、増加する。絶対温度に対する負の勾配の比例量は、Ｖ／Ｃ源３９の特定の設計により決定される。
【００６７】
電源変動の補償が、次の例により示される。電源の変動が生じない場合、トランジスタ１１６ａのドレーン（ノード１４４）での電圧は、一定のままであることが理解されるであろう。電圧ミラー回路１１０を用いて、或る電圧を信号端子／線１００上に発生し、電圧ミラー回路１１２ａ−１１２ｃを用いて、信号線４４ａ−４４ｃ上に与えられる基準バイアス信号を生成することができる。
【００６８】
電源電圧（例えば、Ｖｐ−Ｖｎ）が増加すると、トランジスタ１１６ｂのゲートへ印加されるバイアスは増加し、トランジスタ１１６ｂを通る電流も増加する。トランジスタ１１６ａは、基準電圧により導出されたバイアスを有するので、トランジスタ１１６ｂを通る増大された電流は、トランジスタ１１６ａを通る電流よりも大きいであろう。基本的に、抵抗分割器１０２のノード１２２の電圧は、トランジスタ１１６ａのゲート電圧（例えば、ＶＢＧのフィルタリングされたもの）と比較される。トランジスタ１２４ａ、１２４ｂを通る電流はまた、電源電圧が増加すると増加する。トランジスタ１１６ｂからの補償電流は、抵抗１１８を通って流れ、トランジスタ１２４ａ、１２４ｂを通る電流の増加に対する補償を行う。補償電流は、トランジスタ１１６ａの電流の大きい増加を防止する。従って、ノード１４４における電圧及び電流の変化は減らされる。電源電圧が減少すると、トランジスタ１１６ｂに印加されるゲート電圧は減少する。補償電流は、反対方向に抵抗１１８を流れる。再び述べるが、ノード１４４における全体的効果は、トランジスタ１１８を流れる補償電流により電圧変化を抑制することである。
【００６９】
再び図２ｂを参照して、ＶＣＯ３７の全体的動作の一例を次に説明する。ＶＣＯ３７は、例えば、５０−１２５０ＭＨｚの範囲の周波数を与えるよう設計され得る。バイアス発生器４０ａ−４０ｃのそれぞれは、周波数全体の範囲の間隔に対応する。例えば、バイアス発生器４０ａは、５０−２５０ＭＨｚ及び６５０−８５０ＭＨｚに対応する範囲を有し、それは、その周波数選択入力により選択可能である。同様に、バイアス発生器４０ｂ、４０ｃの範囲は、それぞれ、２５０−４５０ＭＨｚ、８５０−１０５０ＭＨｚ、及び４５０−６５０ＭＨｚ、１０５０−１２５０ＭＨｚであり得る。周波数選択入力信号（信号線４３上を通信される）は、２５０−４５０ＭＨｚの周波数範囲を希望していることを示し得る。６ビット・バイナリ信号が周波数分割器５３により生成され、バイナリ信号のフィールドは、信号線５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ及び５１ｆを介して通信される。この例では、発生されるバイナリ信号は、（１，１，１，０，１，１）であり得る。この特定のバイナリ信号により、バイアス発生器４０ａ、４０ｃがオフにされ、そして、信号線５１ｃを介して通信された周波数選択信号に対応する周波数範囲が選択されることが、示される。従って、バイアス発生器４０ｂ内の差動増幅器８２は、低減された利得を有し、ＰＭＯＳトランジスタ９７ａ−９７ｄ及び９８ａ−９８ｄが全てオンになる。信号線５０ｅ−５０ｈ上を通信されたＩＲＥＦ信号は、波形発生器４２ｂの遅延時間τを決定する。遅延時間τを表す波形は、信号線５２ｂを介して出力で出力される。この波形はＭＵＸ（マルチプレクサ）５４へ通信される。ＭＵＸ５４はまた、６ビット・バイナリ信号を受け取り、信号線５２ｂ上の信号をＰＬＬ出力信号として選択し、その信号は信号線３４を介して通信される。
【００７０】
異なる周波数範囲、例えば、８５０−１０５０ＭＨｚを希望する場合、（１，１，１，１，０，１）というバイナリ信号が発生される。このバイナリ信号は、バイアス発生器４０ａ、４０ｂがオフであること、及び信号線５１ｆを介して通信される周波数選択信号に対応する周波数が選択されたことを示す。しかしながら、この例では、バイアス発生器４０ｃ内の差動増幅器８２は増大された利得を有し、及びＰＭＯＳトランジスタ９７ａ−９７ｄのみがオン状態である。信号線５０ｉ−５０ｌを介して通信されるＩＲＥＦ信号は、波形発生器４２ｃの遅延時間τを決定する。波形発生器４２ｃからの出力波形は、信号線５２ｃを介してＭＵＸ５４へ通信される。ＭＵＸ５４は、バイナリ信号を受け取り、信号線５２ｃを介して受け取られる出力信号をＰＬＬ出力信号として選択し、その信号は信号線３４を介して通信される。
【００７１】
図６は、上記の例における「周波数」対「入力電圧」のグラフである。所与のバイナリ信号に対するＰＬＬ出力信号が示されている。ＶＣＯの利得は、３５−１２３５ＭＨｚの周波数範囲にわたり約２００から２２５ＭＨｚ／Ｖの範囲にある。これは、図１ａに示される例と比べて、利得の偏差がかなり低減している。
【００７２】
上記で説明したように、ＶＣＯ３６、３７の様々な実施形態（及び他の実施形態）は、回路設計者の選好に適合するよう設計され得る。或る実施形態において、ＶＣＯ３６、３７は、特定の使用のための特定の機能を実行するようカスタマイズされたＡＳＩＣの形で実現され得る。多くの応用に対して、本発明の実施形態は、同様に、ＤＳＰ（ディジタル信号プロセッサ）やＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）でも実現され得る。実施形態はまた、ソフトウエアのフェーズ・ロックド・ループのような、ソフトウエアで実現することもできる。これらのループは、それぞれの回路ブロックに対してのソフトウエア等価物を用いてＰＬＬを実現する。そのようなフェーズ・ロックド・ループは、典型的には、ＤＳＰ又はマイクロプロセッサ上で動作される。ソフトウエアＰＬＬは、ＤＳＰをプログラムするのが安価であり且つ容易であることに主に起因して、一層一般的になりつつある。
【００７３】
従って、上記で説明した装置及び方法は、例えば、ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭのようなキャリア媒体、読み出し専用メモリ（ファームウエア）のようなプログラムされたメモリ、又は光学的キャリアや電気的信号キャリアのようなデータ・キャリア上に、ソフトウエア・コードとして具体化され得る。従って、コードは、通常のプログラム・コードやマイクロコード、また、例えば、ＡＳＩＣやＦＰＧＡをセットアップや制御するコードを備え得る。コードはまた、再プログラム可能論理ゲート・アレイのような再コンフィギュレーション可能な装置を動的にコンフィギュレーションするためのコードを備え得る。同様に、コードは、ベリログ（Ｖｅｒｉｌｏｇ）やＶＨＤＬ（超高速集積回路ハードウエア記述言語）のようなハードウエア記述言語のためのコードを備え得る。当業者が理解するように、コードは、互いに通信する複数の結合されたコンポーネント間に分散され得る。適切である場合、実施形態はまた、アナログ・ハードウエアをコンフィギュレーションするためのフィールド（再）プログラム可能アナログ・アレイやそれと類似のデバイス上で実行するコードを用いて実現され得る。
【００７４】
上記の実施形態は、周波数選択入力を備えるバイアス発生器および波形発生器を含むＶＣＯを説明している。周波数選択入力は、安定した利得を維持しながらも、ＶＣＯの周波数範囲を拡大することを可能にする。様々な他の実施形態において、複数のバイアス発生器及び波形発生器を用いることができる。周波数選択入力は、それぞれのバイアス発生器へ分配され、マルチプレクサにより用いられて適切な出力波形が決定される。説明された実施形態が単に例示であり、本発明の範囲を限定するものと取るべきでないことを理解すべきである。特許請求の範囲は、説明された順序やエレメントに限定されるものとして述べられていない場合には、そのように限定されるものとして読むべきでない。従って、添付の特許請求の範囲及び趣旨及びその均等物の内に入る全ての実施形態は、本発明として主張されるものである。
【図面の簡単な説明】
【００７５】
【図１ａ】図１ａは、電圧の増加に伴う利得の変化を示すグラフである。
【図１ｂ】図１ｂは、フェーズ・ロックド・ループのブロック図である。
【図２ａ】図２ａは、電圧制御発振器（ＶＣＯ）のブロック図である。
【図２ｂ】図２ｂは、別のＶＣＯのブロック図である。
【図３ａ】図３ａは、ＶＣＯ波形発生器のブロック図である。
【図３ｂ】図３ｂは、遅延セルの回路図である。
【図４】図４は、ＶＣＯバイアス発生器の回路図である。
【図５】図５は、電圧及び電流源の回路図である。
【図６】図６は、図２ａ及び図２ｂに示されたＶＣＯのようなＶＣＯの安定利得を示すグラフである。
【図１ａ】
2007116661.tif 000003
【図１ｂ】
2007116661.tif 000004
【図２ａ】
2007116661.tif 000005
【図２ｂ】
2007116661.tif 000006
【図３ａ】
2007116661.tif 000007
【図３ｂ】
2007116661.tif 000008
【図４】
2007116661.tif 000009
【図５】
2007116661.tif 000010
【図６】
2007116661.tif 000011
【外国語明細書】
2007116661000001.pdf