(57)【要約】【課題】結晶欠陥の発生を抑制しつつ、絶縁層上に配置された厚膜半導体層と薄膜半導体層とを同一基板上に形成する。【解決手段】絶縁層１２上に配置された半導体層１３の薄膜ＳＯＩ形成領域Ｒ１に第１半導体層２１および第２半導体層２２を選択的に形成し、第２半導体層２２を半導体層１３上で支持する支持体２７を形成してから、第１半導体層２１をエッチング除去して、半導体層１３と第２半導体層２２との間に空洞部３０を形成し、半導体層１３および第２半導体層２２の熱酸化を行うことにより、半導体層１３と第２半導体層２２との間の空洞部３０に埋め込み絶縁層３１を形成する。【選択図】図１３
2007207825.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁層を介して形成された第１半導体層と、
前記第１半導体層上の一部の領域にエピタキシャル成長にて形成された第２半導体層と、
前記第１半導体層と前記第２半導体層との間に埋め込まれた埋め込み絶縁層とを備えることを特徴とする半導体装置。
【請求項２】
絶縁体上に配置された第１半導体層上の第１領域に第２半導体層を形成する工程と、
前記第２半導体層よりもエッチングレートが小さな第３半導体層を前記第２半導体層上に形成する工程と、
前記第２および第３半導体層を貫通して前記第１半導体層を露出させる第１溝を形成する工程と、
前記第３半導体層を前記第１半導体層上で支持する支持体を前記第１溝内に形成する工程と、
前記支持体が形成された後に前記第２半導体層の少なくとも一部を前記第３半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第２半導体層を選択的にエッチングすることにより、前記第２半導体層が除去された空洞部を前記第３半導体層下に形成する工程と、
前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記第１半導体層および前記第３半導体層はＳｉ、前記第２半導体層はＳｉＧｅであることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２および第３半導体層の膜厚に対応した段差を前記第１半導体層の第１領域に形成する工程をさらに備えることを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
前記第２溝の形成する際に、前記第１半導体層の第２領域の素子分離溝の少なくとも一部を一括形成することを特徴とする請求項２から４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記第１領域には電界効果型トランジスタが形成されていることを特徴とする請求項２から５のいずれか１項記載の半導体装置の製造方法。
【請求項７】
前記第１半導体層の第２領域には高耐圧電界効果型トランジスタまたはバイポーラトランジスタが形成されていることを特徴とする請求項２から６のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、薄膜ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と厚膜ＳＯＩ構造とを同一基板上に混載する方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。なお、ＳＯＩトランジスタの高耐圧化という観点からはＳＯＩ層を厚膜化することが好ましく、ＳＯＩトランジスタの低電圧駆動化および高速化という観点からはＳＯＩ層を薄膜化することが好ましい。ここで、特許文献１には、同一半導体基板上に薄膜ＳＯＩ層と厚膜ＳＯＩ層とを形成するために、厚膜ＳＯＩ層が設けられたＳＯＩ基板の浅い部分に酸素イオンを選択的に注入することにより、薄膜ＳＯＩ層を形成する方法が開示されている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００１−２７４２３４号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された方法では、シリコンウェハに高濃度の酸素をイオン注入することが必要となり、コストアップを招くとともに、ＳＯＩ層の膜厚のばらつきが大きく、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
一方、非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜させる際に臨界膜厚が存在し、結晶欠陥のない厚膜ＳＯＩ層を形成することが困難であるという問題があった。
【０００５】
そこで、本発明の目的は、結晶欠陥の発生を抑制しつつ、絶縁層上に配置された厚膜半導体層と薄膜半導体層とを同一基板上に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に絶縁層を介して形成された第１半導体層と、前記第１半導体層上の一部の領域にエピタキシャル成長にて形成された第２半導体層と、前記第１半導体層と前記第２半導体層との間に埋め込まれた埋め込み絶縁層とを備えることを特徴とする。
これにより、厚膜ＳＯＩ層上に薄膜ＳＯＩ層をエピタキシャル成長にて形成することが可能となる。このため、薄膜ＳＯＩ層の結晶欠陥の発生を抑制しつつ、厚膜ＳＯＩ層と薄膜ＳＯＩ層とを同一基板上に形成することが可能となり、コスト増を抑制しつつ、高耐圧ＳＯＩトランジスタと高速ＳＯＩトランジスタと同一基板上に混載することができる。
【０００７】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に配置された第１半導体層上の第１領域に第２半導体層を形成する工程と、前記第２半導体層よりもエッチングレートが小さな第３半導体層を前記第２半導体層上に形成する工程と、前記第２および第３半導体層を貫通して前記第１半導体層を露出させる第１溝を形成する工程と、前記第３半導体層を前記第１半導体層上で支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された後に前記第２半導体層の少なくとも一部を前記第３半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第２半導体層を選択的にエッチングすることにより、前記第２半導体層が除去された空洞部を前記第３半導体層下に形成する工程と、前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【０００８】
これにより、第２および第３半導体層を第１半導体層上の第１領域に形成した場合においても、第３半導体層を残したまま第２半導体層を除去することが可能となり、第３半導体層下に空洞部を形成することが可能となるとともに、第３半導体層を支持する支持体を設けることで、第３半導体層下に空洞部が形成された場合においても、第３半導体層を支持体にて第１半導体層上に支持することが可能となる。また、第２半導体層の一部を露出させる第２溝を設けることにより、第２半導体層上に第３半導体層が積層された場合においても、エッチングガスまたはエッチング液を第２半導体層に接触させることが可能となり、第３半導体層を残したまま第２半導体層を除去することが可能となる。このため、第３半導体層の欠陥の発生を低減させつつ、第３半導体層を絶縁層上に配置することが可能となり、第３半導体層の品質を損なうことなく、第３半導体層と第１半導体層との間の絶縁を図ることが可能となる。この結果、第１半導体層が厚膜化されている場合においても、第３半導体層を薄膜化することが可能となり、結晶欠陥の発生を抑制しつつ、厚膜ＳＯＩ層と薄膜ＳＯＩ層とを同一基板上に形成することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層および前記第３半導体層はＳｉ、前記第２半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層半よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２および第３半導体層の膜厚に対応した段差を前記第１半導体層の第１領域に形成する工程をさらに備えることを特徴とする。
これにより、厚膜ＳＯＩ層と薄膜ＳＯＩ層の境界領域に存在する段差を解消することができ、フォトリソグラフィーの寸法精度の向上等を図りつつ、同一基板上に厚膜ＳＯＩ領域と薄膜ＳＯＩ領域を形成することが可能となる。更に、製造工程の煩雑化を抑制することができる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２溝の形成する際に、前記第１半導体層の第２領域の素子分離溝の少なくとも一部を一括形成することを特徴とする。
これにより、工程数の増大を抑制しつつ、厚膜ＳＯＩ層と薄膜ＳＯＩ層とを同一基板上に形成することが可能となるとともに、厚膜ＳＯＩ層を素子分離することが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１領域には電界効果型トランジスタが形成されていることを特徴とする。
これにより、電界効果型トランジスタを薄膜ＳＯＩ層に形成することが可能となり、ＳＯＩトランジスタを完全空乏モードで動作させることが可能となることから、ＳＯＩトランジスタの低消費電力化、高速化および低電圧駆動化を図ることができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層の第２領域には高耐圧電界効果型トランジスタまたはバイポーラトランジスタが形成されていることを特徴とする。
これにより、電界効果型トランジスタまたはバイポーラトランジスタを厚膜ＳＯＩ層に形成することが可能となり、電界効果型トランジスタまたはバイポーラトランジスタの高耐圧化を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図１６（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１６（ｂ）は、図１（ａ）〜図１６（ａ）のＡ１−Ａ１´〜Ａ１６−Ａ１６´線でそれぞれ切断した断面図、図１１（ｃ）〜図１６（ｃ）は、図１１（ａ）〜図１６（ａ）のＢ１１−Ｂ１１´〜Ｂ１６−Ｂ１６´線でそれぞれ切断した断面図である。
【００１５】
図１において、半導体基板１１には、薄膜ＳＯＩ形成領域Ｒ１および厚膜ＳＯＩ形成領域Ｒ２が設けられている。そして、半導体基板１１上には絶縁層１２が形成され、絶縁層１２上には半導体層１３が形成されている。なお、半導体基板１１および半導体層１３の材質としては、例えば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができ、絶縁層１２としては、例えば、酸化膜を用いることができる。また、絶縁層１２上に半導体層１３が形成された半導体基板１１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板などを用いることができる。また、半導体基板１１以外にも、サファイア基板またはガラス基板などを用いるようにしてもよい。
【００１６】
次に、図２に示すように、半導体層１３の熱酸化を行うことにより、下地酸化膜１４を形成した後、ＣＶＤなどの方法にて酸化防止膜１５を下地酸化膜１４上に形成する。なお、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて半導体層１３、下地酸化膜１４および酸化防止膜１５をパターニングすることにより、半導体層１３に溝１６を形成する。そして、酸化防止膜１５をマスクとして半導体層１３の熱酸化を行うことにより、半導体層１３の側壁に素子分離用酸化膜１７を形成する。
【００１７】
次に、図３に示すように、素子分離用酸化膜１７が側壁に形成された溝１６内が埋め込まれるようにして、ＣＶＤなどの方法にて多結晶シリコン層１８を酸化防止膜１５上に形成する。ここで、素子分離用酸化膜１７で溝１６内を完全に埋め込むことなく、溝１６内の側壁に形成された素子分離用酸化膜１７を介して多結晶シリコン層１８を溝１６内に埋め込むことにより、溝１６に発生するストレスを緩和することができる。
【００１８】
次に、図４に示すように、酸化防止膜１５をエッチストップ層としてＣＭＰなどの方法にて多結晶シリコン層１８を薄膜化した後、酸化防止膜１５および下地酸化膜１４を除去する。そして、ＣＶＤなどの方法にて酸化膜１９を半導体層１３上の全面に形成した後、フォトリソグラフィー技術を用いることにより、薄膜ＳＯＩ形成領域Ｒ１を露出させるとともに、厚膜ＳＯＩ形成領域Ｒ２を覆うレジストパターンＲを酸化膜１９上に形成する。
【００１９】
次に、図５に示すように、レジストパターンＲをマスクとして酸化膜１９および半導体層１３をエッチングすることにより、薄膜ＳＯＩ形成領域Ｒ１を境界とする段差２０を半導体層１３に形成した後、図６に示すように、レジストパターンＲを除去する。なお、段差２０の高さは、図７の第１半導体層２１および第２半導体層２２の全体の膜厚に対応させることが好ましい。
【００２０】
次に、図７に示すように、酸化膜１９をマスクとして選択エピタキシャル成長を行うことにより、第１半導体層２１を半導体層１３上の薄膜ＳＯＩ形成領域Ｒ１に選択的に形成する。ここで、単結晶半導体層を半導体層１３上に成膜させる時に、アモルファス半導体層が酸化膜１９上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、半導体層１３上に成膜された単結晶半導体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、酸化膜１９上に半導体層が成膜されないようにして、半導体層１３上に第１半導体層２１を選択的に形成することができる。
【００２１】
続けて、選択エピタキシャル成長を行うことにより、薄膜ＳＯＩ形成領域Ｒ１の第１半導体層２１上に第２半導体層２２を形成する。なお、第１半導体層２１は、半導体基板１および第２半導体層２２よりもエッチングレートが大きな材質を用いることができ、第１半導体層２１および第２半導体層２２の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体層１３がＳｉの場合、第１半導体層２１としてＳｉＧｅ、第２半導体層２２としてＳｉを用いることが好ましい。
【００２２】
これにより、第１半導体層２１と第２半導体層２２との間の格子整合をとることを可能としつつ、第１半導体層２１と第２半導体層２２との間のエッチング時の選択比を確保することができる。なお、第１半導体層２１としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２１の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２１および第２半導体層２２の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００２３】
次に、図８に示すように、厚膜ＳＯＩ形成領域Ｒ２の半導体層１３上の酸化膜１９を除去する。そして、半導体層１３、第２半導体層２２および多結晶シリコン層１８の熱酸化により半導体層１３、第２半導体層２２および多結晶シリコン層１８の表面に下地酸化膜２３を形成する。そして、ＣＶＤなどの方法により、下地酸化膜２３上の全面に酸化防止膜２４を形成する。なお、酸化防止膜２４としては、例えば、シリコン窒化膜を用いることができる。なお、この酸化防止膜２４は、酸化防止の機能のほかに、ＣＭＰによる平坦化プロセスのストッパー層として機能させることもできる。
【００２４】
次に、図９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜２４、下地酸化膜２３、第２半導体層２２および第１半導体層２１をパターニングすることにより、薄膜ＳＯＩ形成領域Ｒ１に配置された半導体層１３の一部を露出させる溝２６を形成する。なお、半導体層１３の一部を露出させる場合、半導体層１３の表面でエッチングを止めるようにしてもよいし、半導体層１３をオーバーエッチングして半導体層１３に凹部を形成するようにしてもよい。また、溝２６の配置位置は、第２半導体層２２の素子分離領域の一部に対応させることができる。
【００２５】
次に、図１０に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝２６内に埋め込まれた支持体２７を成膜する。なお、支持体２７は、溝２６内における第１半導体層２１および第２半導体層２２の側壁にも成膜され、第２半導体層２２を半導体層１３上で支持することができる。また、基板全体を覆うように形成された支持体２７は、第２半導体層２２の撓み等を抑制して、平坦性を保ったまま第２半導体層２２を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体２７の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体２７の材質として、単結晶シリコンや多結晶シリコンなどを用いるようにしてもよい。
【００２６】
次に、図１１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体２７、酸化防止膜２４、下地酸化膜２３、第２半導体層２２および第１半導体層２１をパターニングすることにより、第１半導体層２１の一部を露出させる溝２８ａを形成するとともに、薄膜ＳＯＩ形成領域Ｒ１と厚膜ＳＯＩ形成領域Ｒ２を素子分離する溝２８ｃを半導体層１３に形成し、厚膜ＳＯＩ形成領域Ｒ２を素子分離する溝２８ｂを形成する。
【００２７】
なお、第１半導体層２１の一部を露出させる場合、第１半導体層２１の表面でエッチングを止めるようにしてもよいし、第１半導体層２１をオーバーエッチングして第１半導体層２１に凹部を形成するようにしてもよい。あるいは、溝２８ａ内の第１半導体層２１を貫通させて半導体層１３の表面を露出させるようにしてもよい。ここで、第１半導体層２１のエッチングを途中で止めることにより、溝２８ａ内の半導体層１３の表面が露出されることを防止することができる。このため、第１半導体層２１をエッチング除去する際に、溝２８ａ内の半導体層１３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝２８ａ内の半導体層１３のオーバーエッチングを抑制することができる。
【００２８】
次に、図１２に示すように、溝２８ａを介してエッチングガスまたはエッチング液を第１半導体層２１に接触させることにより、第１半導体層２１をエッチング除去し、半導体層１３と第２半導体層２２との間に空洞部３０を形成する。
ここで、溝２６内に支持体２７を設けることにより、第１半導体層２１が除去された場合においても、第２半導体層２２を半導体層１３上で支持することが可能となるとともに、溝２６とは別に溝２８ａを設けることにより、第２半導体層２２下の第１半導体層２１にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層２２の品質を損なうことなく、第２半導体層２２と半導体層１３との間の絶縁を図ることが可能となる。
【００２９】
なお、半導体層１３および第２半導体層２２がＳｉ、第１半導体層２１がＳｉＧｅの場合、第１半導体層２１のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体層１３および第２半導体層２２のオーバーエッチングを抑制しつつ、第１半導体層２１を除去することが可能となる。また、第１半導体層２１のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００３０】
また、第１半導体層２１をエッチング除去する前に、陽極酸化などの方法により第１半導体層２１を多孔質化するようにしてもよいし、第１半導体層２１にイオン注入を行うことにより、第１半導体層２１をアモルファス化するようにしてもよいし、半導体層１３としてＰ型半導体層を用いるようにしてもよい。これにより、第１半導体層２１のエッチングレートを増大させることが可能となり、第１半導体層２１のエッチング面積を拡大することができる。
【００３１】
次に、図１３に示すように、半導体層１３および第２半導体層２２の熱酸化を行うことにより、半導体層１３と第２半導体層２２との間の空洞部３０に埋め込み絶縁層３１を形成する。その際、第２半導体層２２の側壁および半導体層１３に形成された溝２８ｂ内の表面も酸化される。
なお、半導体層１３および第２半導体層２２の熱酸化にて埋め込み絶縁層３１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、埋め込み絶縁層３１は空洞部３０を全て埋めるように形成しても良いし、空洞部３０が一部残るように形成しても良い。
【００３２】
また、図１３の方法では、半導体層１３および第２半導体層２２の熱酸化を行うことにより、半導体層１３と第２半導体層２２との間の空洞部３０に埋め込み絶縁層３１を形成する方法について説明したが、ＣＶＤ法にて半導体層１３と第２半導体層２２との間の空洞部３０に絶縁膜を成膜させることにより、半導体層１３と第２半導体層２２との間の空洞部３０を埋め込み絶縁層３１で埋め込むようにしてもよい。
【００３３】
これにより、第２半導体層２２の膜減りを防止しつつ、半導体層１３と第２半導体層２２との間の空洞部３０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層２２の裏面側に配置される埋め込み絶縁層３１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層２２の裏面側の寄生容量を低減させることができる。
【００３４】
なお、埋め込み絶縁層３１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層３１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００３５】
また、第２半導体層２２上に酸化防止膜２４を設けることで、第２半導体層２２の表面が熱酸化されることを防止しつつ、第２半導体層２２の裏面側に埋め込み絶縁層３１を形成することが可能となり、第２半導体層２２の膜減りを抑制することが可能となる。
また、溝２８ａ〜２８ｃの配置位置を素子分離領域に対応させることにより、薄膜ＳＯＩ形成領域Ｒ１および厚膜ＳＯＩ形成領域Ｒ２の素子分離を行うことが可能となるとともに、溝２６内に支持体２７を埋め込むことにより、第２半導体層２２を半導体層１３上で支持する支持体２７をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００３６】
次に、図１４に示すように、ＣＶＤなどの方法により支持体２７上の全面が覆われるようにして溝２８ａ〜２８ｃ内に埋め込まれた埋め込み絶縁体３２を成膜する。なお、埋め込み絶縁体３２としては、例えば、シリコン酸化膜などの絶縁体を用いることができる。
次に、図１５に示すように、ＣＭＰなどの方法にて埋め込み絶縁体３２および支持体２７を薄膜化するとともに、酸化防止膜をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜２３および酸化防止膜２４を除去することにより、半導体層１３および第２半導体層２２の表面を露出させる。
【００３７】
次に、図１６に示すように、薄膜ＳＯＩ形成領域Ｒ１において、第２半導体層２２の表面の熱酸化を行うことにより、第２半導体層２２の表面にゲート絶縁膜４１を形成する。そして、ゲート絶縁膜４１が形成された第２半導体層２２上にＣＶＤなどの方法にて多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層２２上にゲート電極４２を形成する。
【００３８】
次に、ゲート電極４２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層２２内にイオン注入することにより、ゲート電極４２の側方にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層２２に形成する。そして、ＬＤＤ層が形成された第２半導体層２２上にＣＶＤなどの方法にて絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極４２の側壁にサイドウォール４３を形成する。そして、ゲート電極４２およびサイドウォール４３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層２２内にイオン注入することにより、サイドウォール４３の側方にそれぞれ配置された高濃度不純物導入層からなるソース層４４ａおよびドレイン層４４ｂを第２半導体層２２に形成する。
【００３９】
また、厚膜ＳＯＩ形成領域Ｒ２において、半導体層１３に不純物のイオン注入を選択的に行うことにより、ｎ+拡散層５１、ｎ-拡散層５２、ｐ+拡散層５３およびｎ+拡散層５４を半導体層１３に形成する。そして、ｐ+拡散層５３に接続されたベース電極５５を半導体層１３上に形成し、絶縁層５６を介してベース電極５５と絶縁され、ｎ+拡散層５４に接続されたエミッタ電極５７を半導体層１３上に形成し、ｎ+拡散層５１に接続されたコレクタ電極５８を半導体層１３上に形成する。
【００４０】
なお、薄膜ＳＯＩ形成領域Ｒ１には完全空乏型電界効果型トランジスタ、厚膜ＳＯＩ形成領域Ｒ２には高耐圧電界効果型トランジスタまたはバイポーラトランジスタを形成することが好ましい。
これにより、厚膜ＳＯＩ形成領域Ｒ２が設けられた半導体基板１１上に薄膜ＳＯＩ形成領域Ｒ１をエピタキシャル成長にて形成することが可能となる。このため、薄膜ＳＯＩ形成領域Ｒ１の結晶欠陥の発生を抑制しつつ、薄膜ＳＯＩ形成領域Ｒ１と厚膜ＳＯＩ形成領域Ｒ２とを同一半導体基板１１上に形成することが可能となり、コスト増を抑制しつつ、高耐圧ＳＯＩトランジスタと高速ＳＯＩトランジスタと同一半導体基板１１上に混載することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００４２】
Ｒ１  薄膜ＳＯＩ形成領域、Ｒ２  厚膜ＳＯＩ形成領域、１１  半導体層１３２  絶縁層、１３  半導体層、１４、２３  下地酸化膜、１５、２４  酸化防止膜、１６、２６、２８ａ〜２８ｃ  溝、１７  素子分離用酸化膜、１９  酸化膜、１８  多結晶シリコン層、Ｒ  レジストパターン、２０  段差、２１  第１半導体層、２２  第２半導体層、２７  支持体、３０  空洞部、３１  埋め込み絶縁層、３２  埋め込み絶縁体、４１  ゲート絶縁膜、４２  ゲート電極、４３  サイドウォール、４４ａ  ソース層、４４ｂ  ドレイン層、５１、５４  ｎ+拡散層、５２  ｎ-拡散層、５３  ｐ+拡散層、５５  ベース電極、５６  絶縁層、５７  エミッタ電極、５８  コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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