(57)【要約】【課題】バックゲート電極によるしきい値制御性を向上させるとともに、ソース／ドレイン層との寄生容量を低減する。【解決手段】半導体基板３１を露出させる溝３６を形成した後、半導体層３３、３５下にそれぞれ配置された半導体層５１、５２の一部を除去し、半導体層３３、３５の端部の上下面を半導体層５１、５２からそれぞれ露出させる空隙６０ａ、６０ｂを形成し、導体層３３、３５の側壁をそれぞれ介して半導体層３３、３５下に回り込むようにして支持体５６を溝３６、３７内に埋め込み、半導体基板３１と半導体層３３との間に空洞部５７ａを形成するとともに、半導体層３３、３５間に空洞部５７ｂを形成してから、空洞部５７ａ、５７ｂに埋め込まれた埋め込み絶縁層３９を形成する。【選択図】図１２
2007173767.tif 000002
【特許請求の範囲】
【請求項１】
半導体層下の一部に形成された第１絶縁体と、
前記第１絶縁体を避けるようにして前記半導体層下に形成され、前記第１絶縁体と比誘電率の異なる第２絶縁体と、
前記第１絶縁体および前記第２絶縁体下に形成されたバックゲート電極と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
前記バックゲート電極と前記ゲート電極とを接続する配線層をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に配置され、エピタキシャル成長にて成膜された半導体層と、
前記半導体基板と前記半導体層との間に一部に埋め込まれた第１埋め込み絶縁体と、
前記第１埋め込み絶縁体を避けるようにして前記半導体基板と前記半導体層との間に埋め込まれ、前記第１埋め込み絶縁体と比誘電率の異なる第２埋め込み絶縁体と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項４】
前記第１埋め込み絶縁体は前記ゲート電極下に配置され、前記第２埋め込み絶縁体は前記ソース／ドレイン層下に配置され、前記第１埋め込み絶縁体は前記第２埋め込み絶縁体よりも比誘電率が大きいことを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板上に配置され、エピタキシャル成長にて成膜された第１半導体層と、
前記第１半導体層上に配置され、エピタキシャル成長にて成膜された第２半導体層と、
前記第１および第２半導体層の側壁をそれぞれ介して前記第１および第２半導体層下に回り込むように配置され、前記半導体基板上で前記第１および第２半導体層を支持する支持体と、
前記支持体を避けるようにして前記半導体基板と前記第１半導体層との間に埋め込まれた第１埋め込み絶縁体と、
前記支持体を避けるようにして前記第１半導体層と前記第２半導体層との間に埋め込まれ、前記支持体よりも比誘電率の大きな第２埋め込み絶縁体と、
前記第２半導体層上に形成されたゲート電極と、
前記第２半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項６】
半導体基板上に第１半導体層を成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、
前記第１半導体層と同一の組成を持つ第３半導体層を前記第２半導体層上に成膜する工程と、
前記第２半導体層と同一の組成を持つ第４半導体層を前記第３半導体層上に成膜する工程と、
前記第１から第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１溝を介して前記第１および第３半導体層を横方向にエッチングすることにより、前記第２および第４半導体層下にそれぞれ配置された第１および第３半導体層の一部を除去する工程と、
前記第１溝を介して前記第２および第４半導体層下に回り込むように配置され、前記半導体基板上で前記第２および第４半導体層を支持する支持体を形成する工程と、
前記支持体が形成された前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１および第３半導体層を選択的にエッチングすることにより、前記第１および第３半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、
前記第２溝を介して前記第１および第２空洞部にそれぞれ埋め込まれ、前記支持体よりも比誘電率の大きな埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体基板、前記第２および第４半導体層はＳｉ、前記第１および第３半導体層はＳｉＧｅであることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
絶縁層に上下を挟まれるようにして前記半導体基板と前記半導体層との間に部分的に埋め込まれた埋め込み導電体層とを備え、
前記埋め込み導電体層上にチャネルが配置されるようにして前記半導体層に形成された電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項９】
前記半導体層の側壁を介して前記埋め込み導電体層を両側から挟み込むようにして電界効果型トランジスタのソース／ドレイン層下に回り込むように配置され、前記半導体基板上で前記半導体層を支持する支持体をさらに備えることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記絶縁層は熱酸化膜、酸窒化膜またはＨｉｇｈ−Ｋ絶縁膜、前記埋め込み導電体層は不純物がドープされた多結晶半導体、アモルファス半導体、金属または合金であることを特徴とする請求項８または請求項９記載の半導体装置。
【請求項１１】
前記埋め込み導電体層は、前記電界効果型トランジスタのゲート電極よりも幅方向に延伸された延伸部を備え、前記埋延伸部を介して前記埋め込み導電体層に接続されたバックゲートコンタクト電極をさらに備えることを特徴とする請求項８から請求項１０のいずれか1項記載の半導体装置。
【請求項１２】
前記埋め込み導電体層と前記電界効果型トランジスタのゲート電極とは仕事関数が互いに異なることを特徴とする請求項８から請求項１１のいずれか1項記載の半導体装置。
【請求項１３】
前記絶縁層と前記電界効果型トランジスタのゲート絶縁膜とは膜厚または比誘電率が互いに異なることを特徴とする請求項８から請求項１２のいずれか1項記載の半導体装置。
【請求項１４】
前記電界効果型トランジスタのゲート電極と前記埋め込み導電体層とを電気的に接続する配線層をさらに備えることを特徴とする請求項８から請求項１３のいずれか1項記載の半導体装
置。
【請求項１５】
前記電界効果型トランジスタのソース層と前記埋め込み導電体層とを電気的に接続する配線層をさらに備えることを特徴とする請求項８から請求項１３のいずれか1項記載の半導体装置
。
【請求項１６】
前記電界効果型トランジスタのゲート電極およびソース層と独立して前記埋め込み導電体層に電気的に接続された配線層をさらに備えることを特徴とする請求項８から請求項１３のいずれか1項記載の半導体装置。
【請求項１７】
前記埋め込み導電体層はＮ極性またはＰ極性を持つ多結晶半導体、アモルファス半導体、シリサイドあるいはメタルであり、前記電界効果型トランジスタのゲート電極はＮ極性またはＰ極性を持つ多結晶半導体、アモルファス半導体、シリサイドあるいは前記埋め込み導電体層と仕事関数が異なるメタルゲートであることを特徴とする請求項８から請求項１６のいずれか１項記載の半導体装置。
【請求項１８】
第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１および第２半導体層から前記半導体基板を露出させる第１露出部を形成する工程と、
前記第１露出部を介して前記第１半導体層を横方向にエッチングすることにより、前記第２半導体層下の第１半導体層の一部を除去する工程と、
前記第１露出部を介して前記第２半導体層下に回り込むように配置され、前記半導体基板上で前記第２半導体層を支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる第２露出部を形成する工程と、
前記第２露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部の上下面に絶縁膜を形成する工程と、
前記絶縁膜にて上下が挟まれるようにして前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１９】
前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
化学的気相成長法にて前記空洞部内に埋め込まれた埋め込み導電体層を形成することを特徴とする請求項１８または請求項１９記載の半導体装置の製造方法。
【請求項２１】
前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程は、
前記空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、
等方性エッチングまたは異方性エッチングのいずれか少なくとも一方を用いることで、前記第２半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の導電体層を選択的に除去する工程とを備えることを特徴とする請求項１８から請求項２０のいずれか１項記載の半導体装置の製造方法。
【請求項２２】
前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程は、
前記空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、
前記導電体層の全面をバックエッチングすることで、前記第２半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の導電体層を除去する工程とを備えることを特徴とする請求項１８から請求項２０のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、バックゲート電極が設けられた電界効果型トランジスタを形成する方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、従来の半導体装置では、例えば、特許文献３、４に開示されているように、電界効果型トランジスタの高耐圧化を図るために、電界効果型トランジスタを覆う絶縁膜上にバックゲート電極を形成し、ゲートまたはソースにバックゲート電極を接続する方法がある。
さらに、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【０００４】
ここで、電界効果型トランジスタの微細化に対応しつつ、電界効果型トランジスタの高速化および低消費電力化を両立させるために、ＳＯＩトランジスタにバックゲート構造またはダブルゲート構造を持たせる方法がある。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【特許文献３】特開平９−４５９０９号公報
【特許文献４】特開平９−２０５２１１号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体集積回路では、トランジスタの微細化に伴ってチャネル長が短くなると、サブスレショルド領域のドレイン電流の立ち上がり特性が劣化する。このため、トランジスタの低電圧動作の妨げになるとともに、オフ時のリーク電流が増加し、動作時や待機時の消費電力が増大するだけでなく、トランジスタの破壊要因にもなるという問題があった。
【０００６】
また、バックゲート電極が電界効果型トランジスタ下の全面に配置されると、バックゲート電極とソース／ドレイン層との寄生容量が増大し、ＳＯＩトランジスタの高速化の妨げになるという問題があった。
そこで、本発明の目的は、バックゲート電極によるしきい値制御性を向上させるとともに、ソース／ドレイン層との寄生容量を低減することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体層下の一部に形成された第１絶縁体と、前記第１絶縁体を避けるようにして前記半導体層下に形成され、前記第１絶縁体と比誘電率の異なる第２絶縁体と、前記第１絶縁体および前記第２絶縁体下に形成されたバックゲート電極と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【０００８】
これにより、ゲート電極下にバックゲート電極を配置することを可能としつつ、バックゲート電極とチャネル領域とを高誘電体材料を介して結合することが可能となるとともに、バックゲート電極とソース／ドレイン層とを低誘電体材料を介して結合することが可能となる。このため、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と基板間の寄生容量を低減することができる。この結果、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、バックゲート電極を配置することが可能となるとともに、バックゲート電極によるしきい値制御性を向上させることが可能となり、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記バックゲート電極と前記ゲート電極とを接続する配線層をさらに備えることを特徴とする。
これにより、バックゲート電極とゲート電極とが同電位となるように制御することができ、チャネル領域の深い部分のポテンシャルの支配力を向上させることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に配置され、エピタキシャル成長にて成膜された半導体層と、前記半導体基板と前記半導体層との間に一部に埋め込まれた第１埋め込み絶縁体と、前記第１埋め込み絶縁体を避けるようにして前記半導体基板と前記半導体層との間に埋め込まれ、前記第１埋め込み絶縁体と比誘電率の異なる第２埋め込み絶縁体と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【００１１】
これにより、バックゲート電極の配置の自由度を向上させることが可能となり、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、電界集中が起こる部分にバックゲート電極を配置することが可能となる。このため、電界効果型トランジスタの設計の自由度を向上させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００１２】
また、半導体層の裏面側にバックゲート電極を配置することにより、ドレイン電位をバックゲート電極でシールドすることが可能となる。このため、ＳＯＩのＳｉ薄膜の表面からドレイン電位が与えられた場合においても、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に高電圧がかかることを防止することができる。この結果、ドレインのオフセット層や高濃度不純物拡散層と埋め込み絶縁体との界面に局所的に強い電界が発生することを防止することができ、ＳＯＩトランジスタの高耐圧化を図ることができる。
【００１３】
さらに、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの耐圧を向上させることができる。
【００１４】
また、バックゲート電極とチャネル領域とを高誘電体材料を介して結合することが可能となるとともに、バックゲート電極とソース／ドレイン層とを低誘電体材料を介して結合することが可能となる。このため、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と基板間の寄生容量を低減することができ、バックゲート電極によるしきい値制御性を向上させて、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記第１埋め込み絶縁体は前記ゲート電極下に配置され、前記第２埋め込み絶縁体は前記ソース／ドレイン層下に配置され、前記第１埋め込み絶縁体は前記第２埋め込み絶縁体よりも比誘電率が大きいことを特徴とする。
これにより、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と基板間の寄生容量を低減することができ、バックゲート電極によるしきい値制御性を向上させて、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００１６】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に配置され、エピタキシャル成長にて成膜された第１半導体層と、前記第１半導体層上に配置され、エピタキシャル成長にて成膜された第２半導体層と、前記第１および第２半導体層の側壁をそれぞれ介して前記第１および第２半導体層下に回り込むように配置され、前記半導体基板上で前記第１および第２半導体層を支持する支持体と、前記支持体を避けるようにして前記半導体基板と前記第１半導体層との間に埋め込まれた第１埋め込み絶縁体と、前記支持体を避けるようにして前記第１半導体層と前記第２半導体層との間に埋め込まれ、前記支持体よりも比誘電率の大きな第２埋め込み絶縁体と、前記第２半導体層上に形成されたゲート電極と、前記第２半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【００１７】
これにより、第１および第２半導体層下に埋め込み絶縁体を形成するために、組成の異なる半導体層間のエッチングレートの違いを利用して下層の半導体層を除去した場合においても、上層の半導体層の側壁だけでなく、上層の半導体層の下から上層の半導体層を支持することが可能となるとともに、第１および第２半導体層下にそれぞれ埋め込まれる埋め込み絶縁体の比誘電率を端部と中央部とで異ならせることができる。このため、電界効果型トランジスタが形成される第１および第２半導体層の撓みを抑制しつつ、第１および第２半導体層下に埋め込み絶縁体をそれぞれ形成することが可能となり、第１および第２半導体層および埋め込み絶縁体の膜厚の均一性を向上させることが可能となるとともに、バックゲート電極とチャネル領域とを高誘電体材料を介して結合し、バックゲート電極とソース／ドレイン層とを低誘電体材料を介して結合することが可能となる。この結果、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを均一に形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの高性能化を達成することができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第１半導体層と同一の組成を持つ第３半導体層を前記第２半導体層上に成膜する工程と、前記第２半導体層と同一の組成を持つ第４半導体層を前記第３半導体層上に成膜する工程と、前記第１から第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝を介して前記第１および第３半導体層を横方向にエッチングすることにより、前記第２および第４半導体層下にそれぞれ配置された第１および第３半導体層の一部を除去する工程と、前記第１溝を介して前記第２および第４半導体層下に回り込むように配置され、前記半導体基板上で前記第２および第４半導体層を支持する支持体を形成する工程と、前記支持体が形成された前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１および第３半導体層を選択的にエッチングすることにより、前記第１および第３半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、前記第２溝を介して前記第１および第２空洞部にそれぞれ埋め込まれ、前記支持体よりも比誘電率の大きな埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１９】
これにより、第１および第３半導体層上に第２および第４半導体層がそれぞれ積層された場合においても、第２溝を介してエッチング液を第１および第３半導体層に接触させることが可能となり、第２および第４半導体層を残したまま、第１および第３半導体層を除去することが可能となるとともに、第２および第４半導体層下の第１および第２空洞部内にそれぞれ埋め込まれた埋め込み絶縁層を形成することができる。また、第１溝に埋め込まれた支持体を形成することにより、第２および第４半導体層下に第１および第２空洞部がそれぞれ形成された場合においても、第２および第４半導体層の側壁だけでなく、第２および第４半導体層の下から第２および第４半導体層を支持することが可能となるとともに、第２および第４半導体層下の端部と中央部とで比誘電率をそれぞれ異ならせることができる。
【００２０】
このため、第２および第４半導体層の欠陥の発生を低減させつつ、第２および第４半導体層の中央部を埋め込み絶縁層上にそれぞれ配置することが可能となるとともに、第２および第４半導体層の端部を支持体上にそれぞれ配置することが可能となり、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極とソース／ドレイン層間の寄生容量を低減することが可能となるとともに、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを第４半導体層に形成することができる。この結果、コストアップを抑制しつつ、バックゲート電極によるしきい値制御性を向上させることが可能となり、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板、前記第２および第４半導体層はＳｉ、前記第１および第３半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第１から第４半導体層間の格子整合をとることを可能としつつ、半導体基板、第２および第４半導体層よりも第１および第３半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２および第４半導体層を第１および第３半導体層上に形それぞれ形成することが可能となり、第２および第４半導体層の品質を損なうことなく、第２および第４半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、絶縁層に上下を挟まれるようにして前記半導体基板と前記半導体層との間に部分的に埋め込まれた埋め込み導電体層とを備え、前記埋め込み導電体層上にチャネルが配置されるようにして前記半導体層に形成された電界効果型トランジスタとを備えることを特徴とする。
【００２３】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを形成することが可能となるとともに、半導体基板と半導体層との間に埋め込み導電体層を部分的に埋め込むことで、ＳＯＩトランジスタのソース／ドレイン層下を避けるようにしてチャネル下にバックゲート電極を配置することができる。このため、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ＳＯＩトランジスタ下のバックゲート電極を配置した場合においても、ソース／ドレイン層の寄生容量の増大を抑制することができる。この結果、コスト増を抑制した上で、トランジスタのオン電流を増大させることが可能となり、ＳＯＩトランジスタの高速化を図ることが可能となるとともに、低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となる。
【００２４】
また、本発明の一態様に係る半導体装置によれば、前記半導体層の側壁を介して前記埋め込み導電体層を両側から挟み込むようにして電界効果型トランジスタのソース／ドレイン層下に回り込むように配置され、前記半導体基板上で前記半導体層を支持する支持体をさらに備えることを特徴とする。
【００２５】
これにより、半導体層下に空洞部が形成された場合においても、半導体層の側壁だけでなく、半導体層の下から半導体層を支持することが可能となるとともに、半導体基板と半導体層との間に部分的に埋め込み導電体層を埋め込むことができる。このため、半導体層の撓みを抑制しつつ、半導体層下に埋め込み導電体層を埋め込むことが可能となり、半導体層の膜厚の均一性を向上させることが可能となるとともに、ＳＯＩトランジスタのソース／ドレイン層下を避けるようにしてチャネル下に埋め込み導電体層を配置することができる。この結果、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを均一に形成することが可能となるとともに、ソース／ドレイン層の寄生容量の増大を抑制しつつ、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの高性能化および低消費電力化を両立させることが可能となるとともに、トランジスタ特性のバラツキを低減することができる。
【００２６】
また、本発明の一態様に係る半導体装置によれば、前記絶縁層は熱酸化膜、酸窒化膜またはＨｉｇｈ−Ｋ絶縁膜、前記埋め込み導電体層は不純物がドープされた多結晶半導体、アモルファス半導体、金属または合金であることを特徴とする。
これにより、ＣＶＤなどの汎用的な半導体製造プロセスを用いることで、半導体基板と半導体層との間にバックゲート電極を埋め込むことが可能となるとともに、バックゲート電極の低抵抗化を図ることができる。また、半導体層と導電体層との間の絶縁層を熱酸化にて形成することにより、半導体層と導電体層との間の絶縁層の膜厚制御を精度よく行いつつ、半導体層と導電体層との間の絶縁層を薄膜化することができる。このため、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となるとともに、ＳＯＩトランジスタの閾値電圧を、バックゲート電極により低電圧で制御することが可能となり、ＳＯＩトランジスタの低消費電力化を図ることができる。
【００２７】
また、本発明の一態様に係る半導体装置によれば、前記埋め込み導電体層は、前記電界効果型トランジスタのゲート電極よりも幅方向に延伸された延伸部を備え、前記埋延伸部を介して前記埋め込み導電体層に接続されたバックゲートコンタクト電極をさらに備えることを特徴とする。
これにより、電界効果型トランジスタのチャネル領域に対応させて埋め込み導電体層を電界効果型トランジスタ下に配置した場合においても、ゲート電極に邪魔されることなく、埋め込み導電体層とコンタクトをとることができ、埋め込み導電体層の電位を外部から制御することが可能となる。
【００２８】
また、本発明の一態様に係る半導体装置によれば、前記埋め込み導電体層と前記電界効果型トランジスタのゲート電極とは仕事関数が互いに異なることを特徴とする。
これにより、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、電界効果型トランジスタのアクティブ領域の電位を埋め込み導電体層にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００２９】
また、電界効果型トランジスタの表面側に形成されたゲート電極と電界効果型トランジスタ下に配置された埋め込み導電体層とで仕事関数が互いに異なるように設定することにより、半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を数ボルト程度変化させることができる。閾値電圧の高低にかかわらず、半導体層のドーパント濃度は低いため、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、半導体層の不純物濃度を低くすることが可能となることから、半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【００３０】
また、本発明の一態様に係る半導体装置によれば、前記絶縁層と前記電界効果型トランジスタのゲート絶縁膜とは膜厚または比誘電率が互いに異なることを特徴とする。
これにより、電界効果型トランジスタ下に埋め込み導電体層を配置することを可能としつつ、埋め込み導電体層とチャネル領域との間の結合容量を増大させたり、埋め込み導電体層とソース／ドレイン層との間の寄生容量を低減させたりすることができる。このため、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、埋め込み導電体層を配置することが可能となるとともに、埋め込み導電体層によるしきい値制御性を向上させ、動作時や待機時の消費電力を低減させたり、ＳＯＩトランジスタの高速化を実現したりすることができる。また、膜厚が１ｎｍから２０ｎｍの薄いシリコン酸化膜やシリコン窒化膜、あるいは、ＡＬ，Ｚｒ，Ｈｒなどの酸化膜からなるＨｉｇｈ−Ｋ絶縁膜で絶縁層を形成すれば、埋め込み導電体層による閾値の制御性が向上し、かつ、良好なサブスレショルドを得ることができる。
【００３１】
また、本発明の一態様に係る半導体装置によれば、前記埋め込み導電体層と前記ゲート電極とを電気的に接続する配線層をさらに備えることを特徴とする。
これにより、電界効果型トランジスタのチャネル領域の裏側がゲート電極と同電位となるように制御することができ、チャネル領域ポテンシャルの支配力を向上させることができる。このため、半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、オフ時のリーク電流を減少させることを可能としつつ、特性バラツキを低減させることが可能となる。
【００３２】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのソース層と前記埋め込み導電体層とを電気的に接続する配線層をさらに備えることを特徴とする。
これにより、埋め込み導電体層の電位を安定化させることが可能となるとともに、電界効果型トランジスタの耐圧を向上させることが可能となり、電界効果型トランジスタの高耐圧化を図ることができる。
【００３３】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタのゲート電極およびソース層と独立して前記埋め込み導電体層に電気的に接続された配線層をさらに備えることを特徴とする。
これにより、埋め込み導電体層に電圧を印加することで、電界効果型トランジスタのしきい値をダイナミックに制御することが可能となり、電界効果型トランジスタの動作中にしきい値を変化させることができる。
【００３４】
また、本発明の一態様に係る半導体装置によれば、前記埋め込み導電体層はＮ極性またはＰ極性を持つ多結晶半導体、アモルファス半導体、シリサイドあるいはメタルであり、前記電界効果型トランジスタのゲート電極はＮ極性またはＰ極性を持つ多結晶半導体、アモルファス半導体、シリサイドあるいは前記埋め込み導電体層と仕事関数が異なるメタルゲートであることを特徴とする。
【００３５】
これにより、埋め込み導電体層およびゲート電極の不純物の極性または濃度を組み合わせることにより、チャネルの不純物濃度を低く保ちつつ、電界効果型トランジスタのしきい値を調整することができる。このため、閾値の高低にかかわらず電界効果型トランジスタの移動度を向上させ、オン電流を増大させることが可能となるとともに、半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となる。
【００３６】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１および第２半導体層から前記半導体基板を露出させる第１露出部を形成する工程と、前記第１露出部を介して前記第１半導体層を横方向にエッチングすることにより、前記第２半導体層下の第１半導体層の一部を除去する工程と、前記第１露出部を介して前記第２半導体層下に回り込むように配置され、前記半導体基板上で前記第２半導体層を支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部の上下面に絶縁膜を形成する工程と、前記絶縁膜にて上下が挟まれるようにして前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程とを備えることを特徴とする。
【００３７】
これにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第２半導体層下に空洞部を形成することが可能となるとともに、第２半導体層を支持体にて覆うことで、第２半導体層下に空洞部が形成された場合においても、第２半導体層を支持体にて半導体基板上に支持することが可能となる。また、第１半導体層の一部を露出させる露出部を設けることにより、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま第１半導体層を除去することが可能となるとともに、絶縁膜にて上下が挟まれるようにして空洞部内に埋め込まれた埋め込み導電体層を形成することが可能となる。さらに、第１露出部を介して第１半導体層を横方向にエッチングしてから支持体を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層の側壁だけでなく、第２半導体層の下から第２半導体層を支持することが可能となるとともに、半導体基板と第２半導体層との間に部分的に埋め込み導電体層を埋め込むことができる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタのソース／ドレイン層下を避けるようにしてチャネル下に埋め込み導電体層を配置することができる。この結果、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを均一に形成することが可能となるとともに、ソース／ドレイン層の寄生容量の増大を抑制しつつ、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの高性能化および低消費電力化を両立させることが可能となるとともに、トランジスタ特性のバラツキを低減することができる。
【００３８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００３９】
また、本発明の一態様に係る半導体装置の製造方法によれば、化学的気相成長法にて前記空洞部内に埋め込まれた埋め込み導電体層を形成することを特徴とする。
これにより、汎用的な半導体製造プロセスを用いることで、導電体層の埋め込み性を確保しつつ、半導体基板と半導体層との間にバックゲート電極を形成することが可能となり、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することができる。
【００４０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程は、前記空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、等方性エッチングまたは異方性エッチングのいずれか少なくとも一方を用いることで、前記第２半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の導電体層を選択的に除去する工程とを備えることを特徴とする。
【００４１】
これにより、埋め込み導電体層を空洞部内に埋め込むために、半導体基板上の全面に導電体層が堆積された場合においても、埋め込み導電体層を空洞部内に残したまま、不要な導電体層を除去することができ、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程は、前記空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、前記導電体層の全面をバックエッチングすることで、前記第２半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の導電体層を除去する工程とを備えることを特徴とする。
【００４２】
これにより、埋め込み導電体層を空洞部内に埋め込むために、半導体基板上の全面に導電体層が堆積された場合においても、単に導電体層の全面をバックエッチングすることで、埋め込み導電体層を空洞部内に残したまま、不要な導電体層を除去することができ、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
（１）第１実施形態
図１（ａ）〜図１２（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１２（ｂ）は、図１（ａ）〜図１２（ａ）のＡ１−Ａ１´〜Ａ１２−Ａ１２´線でそれぞれ切断した断面図、図１（ｃ）〜図１２（ｃ）は、図１（ａ）〜図１２（ａ）のＢ１−Ｂ１´〜Ｂ１２−Ｂ１２´線でそれぞれ切断した断面図である。
【００４４】
図１において、半導体基板３１上には、半導体層５１、３３、５２、３５が順次積層されている。なお、半導体層５１、５２は、半導体基板３１および半導体層３３、３５よりもエッチングレートが大きな材質を用いることができ、半導体基板３１、半導体層３３、３５、５１、５２の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの中から適宜選択することができる。特に、半導体基板３１がＳｉの場合、半導体層５１、５２としてＳｉＧｅ、半導体層３３、３５としてＳｉを用いることが好ましい。これにより、半導体層５１、５２と半導体層３３、３５との間の格子整合をとることを可能としつつ、半導体層５１、５２と半導体層３３、３５との間の選択比を確保することができる。また、半導体層５１、３３、５２、３５としては、単結晶半導体層、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、半導体層５１、５２の代わりに、半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、半導体層５１、３３、５２、３５の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００４５】
そして、半導体層３５の熱酸化により半導体層３５の表面に下地酸化膜５３を形成する。そして、ＣＶＤなどの方法により、下地酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、下地酸化膜５３、半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３６の配置位置は、半導体層３３の素子分離領域の一部に対応させることができる。
【００４６】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、下地酸化膜５３、半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成する。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
なお、半導体層３３の表面を露出させる代わりに、半導体層５２の表面でエッチングを止めるようにしてもよいし、半導体層５２をオーバーエッチングして半導体層５２の途中までエッチングするようにしてもよい。ここで、半導体層５２のエッチングを途中で止めることにより、溝３６内の半導体層３３の表面が露出されることを防止することができる。このため、半導体層５１、５２をエッチング除去する際に、溝３６内の半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３６内の半導体層３３のオーバーエッチングを抑制することができる。
【００４７】
次に、図３に示すように、溝３６、３７を介して半導体層５１、５２を横方向にエッチングすることにより、半導体層３３、３５下にそれぞれ配置された半導体層５１、５２の一部を除去し、半導体層３３、３５の端部の上下面を半導体層５１、５２からそれぞれ露出させる空隙６０ａ、６０ｂを形成する。
【００４８】
次に、図４に示すように、ＣＶＤなどの方法により、溝３６、３７内に埋め込まれ、半導体層３３、３５を半導体基板３１上で支持する支持体５６を半導体基板３１上の全面に形成する。ここで、半導体層３３、３５の端部の上下面を半導体層５１、５２からそれぞれ露出させる空隙６０ａ、６０ｂを形成することにより、半導体層３３、３５の側壁をそれぞれ介して半導体層３３、３５下に回り込むようにして支持体５６を溝３６、３７内に埋め込むことができる。なお、支持体５６の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜などを用いるようにしてもよい。また、支持体５６の材質としては、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００４９】
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、下地酸化膜５３、半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、半導体層３３、３５の素子分離領域に対応させることができる。
【００５０】
次に、図６に示すように、溝３８を介してエッチングガスまたはエッチング液を半導体層５１、５２に接触させることにより、半導体層５１、５２をエッチング除去し、半導体基板３１と半導体層３３との間に空洞部５７ａを形成するとともに、半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、半導体層５１、５２が除去された場合においても、半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、半導体層３３、３５下にそれぞれ配置された半導体層５１、５２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、半導体層３３、３５の結晶品質を損なうことなく、半導体層３３、３５と半導体基板３１との間の絶縁を図ることが可能となる。
【００５１】
なお、半導体基板３１、半導体層３３、３５がＳｉ、半導体層５１、５２がＳｉＧｅの場合、半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板３１および半導体層３３、３５のオーバーエッチングを抑制しつつ、半導体層５１、５２を除去することが可能となる。また、半導体層５１、５２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００５２】
また、半導体層５１、５２をエッチング除去する前に、陽極酸化などの方法により半導体層５１、５２を多孔質化するようにしてもよいし、半導体層５１、５２にイオン注入を行うことにより、半導体層５１、５２をアモルファス化するようにしてもよい。これにより、半導体層５１、５２のエッチングレートを増大させることが可能となり、半導体層３３、３５のオーバーエッチングを抑制しつつ、半導体層５１、５２のエッチング面積を拡大することができる。
【００５３】
次に、図７に示すように、ＣＶＤ法またはＳＯＧ法等の処理にて半導体基板３１と半導体層３３、３５との間の空洞部５７ａ、５７ｂに埋め込まれた埋め込み絶縁層３９を形成する。なお、埋め込み絶縁層３９の材質としては、支持体５６よりも比誘電率の大きな材料を用いることが好ましく、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層３９として、例えば、シリコン酸化膜の他、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3などの誘電体を用いるようにしてもよい。
【００５４】
これにより、半導体層３３、３５の側壁だけでなく、半導体層３３、３５の下から半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、互いに比誘電率の異なる埋め込み絶縁層３９および支持体５６を半導体層３３、３５下に配置することができる。このため、半導体層３３、３５の撓みを抑制しつつ、半導体層３３、３５下に埋め込み絶縁層３９をそれぞれ形成することが可能となり、半導体層３３、３５および埋め込み絶縁層３９の膜厚の均一性を向上させることが可能となるとともに、半導体層３５に電界効果型トランジスタを形成した場合においても、半導体層３３からなるバックゲート電極を半導体層３５下に配置することを可能としつつ、バックゲート電極とチャネル領域とを高誘電体材料を介して結合し、バックゲート電極とソース／ドレイン層とを低誘電体材料を介して結合することが可能となる。この結果、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、バックゲート電極を配置することが可能となるとともに、バックゲート電極によるしきい値制御性を向上させることが可能となり、かつ、ソース・ドレインの寄生容量を減らすことが出来る。さらに、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００５５】
次に、図８に示すように、ＣＶＤ処理またはＳＯＧ処理などの方法により、溝３８内が埋め込まれるようにして、支持体５６上に絶縁層４５を堆積する。なお、絶縁層４５としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
次に、図９に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層４５および支持体５６を薄膜化するとともに、酸化防止膜５４および下地酸化膜５３を除去することにより、半導体層３５の表面を露出させる。
【００５６】
図８または図９において、適当な加速エネルギーを選択すれば、イオン注入により、半導体層３３のみに、ドーパントを導入できる。この後、アニール処理により、結晶性の回復とドーパントの活性化ができる。
次に、図１０に示すように、半導体層３５の表面の熱酸化を行うことにより、半導体層３５の表面にゲート絶縁膜４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４１が形成された半導体層３５上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層３５上に配置されたゲート電極４２を形成する。
【００５７】
次に、図１１に示すように、ゲート電極４２をマスクとして、Ｂ、ＢＦ2、Ａｓ、Ｐなどの不純物を半導体層３５内にイオン注入することにより、ゲート電極４２を挟み込むように配置されたソース／ドレイン層４３ａ、４３ｂを半導体層３５に形成する。
次に、図１２に示すように、ＣＶＤなどの方法により、ゲート電極４５上に層間絶縁層４４を堆積する。そして、層間絶縁層４４および支持体５６に埋め込まれ、半導体層３３に接続されたバックゲートコンタクト電極４５ａ、４５ｂを層間絶縁層４４上に形成する。さらに、層間絶縁層４４に埋め込まれ、ソース層４７ａおよびドレイン層４７ｂにそれぞれ接続されたソースコンタクト電極４６ａおよびドレインコンタクト電極４６ｂを層間絶縁層４４上に形成する。
【００５８】
なお、バックゲートコンタクト電極４５ａ、４５ｂを介してゲート電極４５と半導体層３３とを電気的に接続するようにしてもよい。これにより、バックゲート電極とゲート電極４５とが同電位となるように制御することができ、チャネル領域の深い部分のポテンシャルの支配力を向上させることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００５９】
（２）第２実施形態
図１３（ａ）〜図２６（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図１３（ｂ）〜図２６（ｂ）は、図１３（ａ）〜図２６（ａ）のＡ１３−Ａ１３´〜Ａ２６−Ａ２６´線でそれぞれ切断した断面図、図１３（ｃ）〜図２６（ｃ）は、図１３（ａ）〜図２６（ａ）のＢ１３−Ｂ１３´〜Ｂ２６−Ｂ２６´線でそれぞれ切断した断面図である。
【００６０】
図１３において、半導体基板１上にはエピタキシャル成長にて第１半導体層２が形成され、第１半導体層２上にはエピタキシャル成長にて第２半導体層３が形成されている。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。また、第１半導体層２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２および第２半導体層３の膜厚は、例えば、１〜２００ｎｍ程度とすることができる。
【００６１】
そして、第２半導体層３の熱酸化あるいはＣＶＤ法により第２半導体層３の表面に、該表面を保護する下地酸化膜４を形成する。そして、ＣＶＤなどの方法により、下地酸化膜４上の全面に酸化防止膜５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができ、酸化防止膜としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させることもできる。
【００６２】
次に、図１４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５、下地酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、半導体基板１の一部を露出させる溝６を形成する。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝６の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。そして、溝６を介して第１半導体層２を横方向にエッチングすることにより、第２半導体層３下に配置された第１半導体層２の一部を除去し、第２半導体層３の端部の下面を第１半導体層２から露出させる。なお、第１半導体層２を横方向にエッチングする場合、第１半導体層２が除去された部分を図２５のソース層２５ａおよびドレイン層２５ｂに対応させ、第１半導体層２が残された部分を図２５のチャネル領域に対応させることが好ましい。
【００６３】
次に、図１５に示すように、ＣＶＤなどの方法により、第２半導体層３の側壁を介して半第２導体層３下に回り込むように溝６内に埋め込まれ、第２半導体層３を半導体基板１上で支持する支持体７を半導体基板１上の全面に形成する。なお、支持体７の材質としてはシリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。なお、半導体基板１全体を覆うように形成された支持体７は、第２半導体層３の撓み等を抑制して、平坦性を保ったまま第２半導体層３を支持する必要がある。そのため、その機械的な強度を確保する意味で、素子分離最小寸法以上の膜厚にすることが好ましい。例えば、65nm世代の半導体集積回路では、100-200nm程度の膜厚が好ましい。また、支持体７の材質としては、シリコン酸化膜などの絶縁体を用いることができる。そして、ＣＭＰまたはエッチバックなどの方法にて支持体７を薄膜化することにより、溝６内に支持体７が埋め込まれた状態で酸化防止膜５の表面を露出させる、ここで、酸化防止膜５を設けることで、ＣＭＰによる平坦化プロセスのストッパー層として機能させることができる。
【００６４】
次に、図１６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５、下地酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、第１半導体層２の一部を露出させる溝８ａおよび段差８ｂを形成する。ここで、溝８ａおよび段差８ｂの配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
【００６５】
なお、第１半導体層２の一部を露出させる場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層２に凹部を形成するようにしてもよい。あるいは、溝８ａ内および段差８ｂの第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、溝８ａ内および段差８ｂの半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、溝８ａ内および段差８ｂの半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝８ａ内および段差８ｂの半導体基板１のオーバーエッチングを抑制することができる。
【００６６】
次に、図１７に示すように、溝８ａおよび段差８ｂを介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。
ここで、溝６内に支持体７を設けることにより、第１半導体層２が除去された場合においても、第２半導体層３を半導体基板１上で支持することが可能となるとともに、溝６とは別に溝８ａを設けることにより、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となる。
【００６７】
なお、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００６８】
また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよいし、半導体基板１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。
【００６９】
次に、図１８に示すように、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９内の上下面に絶縁膜１０を形成する。これにより、第２半導体層３下に形成される絶縁膜１０の膜厚制御を精度よく行いつつ、絶縁膜１０を薄膜化することができる。このため、絶縁膜１０を介してＳＯＩトランジスタの裏面側からＳＯＩトランジスタのチャネルのポテンシャルを効率よく制御することができ、ＳＯＩトランジスタの閾値電圧を低電圧で制御することを可能として、ＳＯＩトランジスタの低消費電力化を図ることができる。
【００７０】
なお、図１８の方法では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９内の上下面に絶縁膜１０を形成する方法について説明したが、ＡＬＤ法、ＭＯＣＶＤ法、あるいは、ＣＶＤ法にて半導体基板１と第２半導体層３との間の空洞部９内の上下面に絶縁膜１０を成膜させるようにしてもよい。これにより、第２半導体層３の膜減りを防止しつつ、半導体基板１と第２半導体層３との間の空洞部９内の上下面に酸化膜以外の材料を成膜させることが可能となり、絶縁膜１０の誘電率を増大させることを可能として、ＳＯＩトランジスタのチャネルのポテンシャルの支配力を向上させることができる。
【００７１】
なお、絶縁膜１０の材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。あるいは、絶縁膜１０の材質として、例えば、ＨｆＯ2、Ｈ
ｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、
ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）
Ｏ3などの誘電体を用いるようにしてもよい。
【００７２】
また、第２半導体層３上に酸化防止膜５を設けることで、第２半導体層３の表面が熱酸化されることを防止しつつ、第２半導体層３の裏面側に絶縁膜１０を形成することが可能となり、第２半導体層３の膜減りを抑制することが可能となる。
また、溝６、８ａの配置位置を第２半導体層３の素子分離領域に対応させることにより、第２半導体層３の横方向および縦方向の素子分離を行うことが可能となるとともに、溝６内に支持体７を埋め込むことにより、第２半導体層３を半導体基板１上で支持する支持体７の溝をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００７３】
次に、図１９に示すように、絶縁膜１０が形成された空洞部９内にＡＬＤ、ＭＯＣＶＤ，ＣＶＤなどの方法にて導電膜を埋め込むことにより、絶縁膜１０が形成された空洞部９内に埋め込み導電体層１１を形成する。そして、ＣＭＰまたはエッチバックなどの方法にて埋め込み導電体層１１を薄膜化することにより、空洞部９内に埋め込み導電体層１１が埋め込まれた状態で酸化防止膜５の表面を露出させる、ここで、酸化防止膜５を設けることで、ＣＭＰによる平坦化プロセスのストッパー層として機能させることができる。なお、埋め込み導電体層１１としては、例えば、Ｂ、Ａｓ、Ｐなどの不純物がドープされた多結晶半導体やアモルファス半導体を用いるようにしてもよいし、Ｗ、Ｍｏ、Ａｌ、Ｃｕ、Ｔｉ、Ｔａなどの金属を用いるようにしてもよいし、ＴｉＮ、ＴａＮ，シリサイド、ゲルマノサイドなどの合金を用いるようにしてもよい。
【００７４】
これにより、汎用的な半導体製造プロセスを用いることで、埋め込み導電体層１１をバックゲート電極として機能させることが可能となるとともに、埋め込み導電体層１１の埋め込み性を確保しつつ、第２半導体層３下に埋め込み導電体層１１を形成することが可能となり、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することができる。
【００７５】
ここで、電界効果型トランジスタが形成される半導体層３とバックゲート電極として機能する埋め込み導電体層１１とで仕事関数あるいは不純物の極性または濃度が互いに異なるように設定するようにしてもよい。これにより、半導体層３のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、しきい値を数ボルト程度変化させることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、半導体層３の不純物濃度を低くすることが可能となることから、半導体層３を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。
【００７６】
また、溝６を介して第１半導体層２を横方向にエッチングしてから支持体７を形成することにより、第２半導体層３下に空洞部９が形成された場合においても、第２半導体層３の側壁だけでなく、第２半導体層３の下から第２半導体層３を支持することが可能となるとともに、半導体基板１と第２半導体層３との間に部分的に埋め込み導電体層１１を埋め込むことができ、図２５のソース層２５ａおよびドレイン層２５ｂ下を避けるようにしてチャネル下にバックゲート電極を配置することができる。このため、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ＳＯＩトランジスタ下のバックゲート電極を配置した場合においても、ソース層２５ａおよびドレイン層２５ｂ層の寄生容量の増大を抑制することができる。
【００７７】
次に、図２０に示すように、ウェットエッチングまたはプラズマエッチングなどの等方性エッチングあるいは異方性エッチングあるいはそれらを適宜組み合わせて用いながら、埋め込み導電体層１１を選択的にエッチングすることにより、第２半導体層３下に埋め込み導電体層１１を残したまま溝８ａ内および段差８ｂの埋め込み導電体層１１を除去する。
【００７８】
なお、埋め込み導電体層１１の全面をバックエッチングすることで、第２半導体層３下に埋め込み導電体層１１が残るようにして溝８ａ内および段差８ｂの埋め込み導電体層１１を除去するようにしてもよい。これにより、埋め込み導電体層１１を空洞部９内に埋め込むために、半導体基板１上の全面に埋め込み導電体層１１が堆積された場合においても、埋め込み導電体層１１の全面を単にバックエッチングすることで、埋め込み導電体層１１を空洞部９内に残したまま、不要な導電体層を除去することができ、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。
【００７９】
あるいは、半導体基板１上の全面に堆積された埋め込み導電体層１１を酸化処理し、溝８ａ内および段差８ｂの埋め込み導電体層１１を絶縁酸化膜化しても良い。例えば、埋め込み導電体層１１に多結晶シリコンを用いた場合には、酸化処理にて、溝８ａ内および段差８ｂの多結晶シリコンをシリコン酸化膜に変化させることができる。
次に、図２１に示すように、フォトリソグラフィー技術を用いることにより、埋め込み導電体層１１の端部上を露出させる開口部Ｒａが形成されたレジストパターンＲを酸化防止膜５上に形成する。そして、レジストパターンＲをマスクとして酸化防止膜５、下地酸化膜４および第２半導体層３をエッチングすることにより、埋め込み導電体層１１の端部上の絶縁膜１０を露出させる。
【００８０】
次に、図２２に示すように、ＣＶＤなどの方法により酸化防止膜５上の全面が覆われるようにして溝８ａ内および段差８ｂに埋め込まれた埋め込み絶縁体１３を成膜する。なお、埋め込み絶縁体１３としては、例えば、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。
次に、図２３に示すように、ＣＭＰまたはエッチバックなどの方法にて埋め込み絶縁体１３を薄膜化するとともに、酸化防止膜５をストッパー層として、ＣＭＰによる平坦化を止める。続いて、図２４に示すように、下地酸化膜４および酸化防止膜５を除去することにより、第２半導体層３の表面を露出させる。
【００８１】
次に、図２５に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。なお、ゲート絶縁膜２１は、ＡＬＤ法や、ＣＶＤ法によるシリコン窒化膜や、Ｈｆ，Ｚｒ酸化膜等のＨｉｇｈ−Ｋ絶縁膜を用いて形成し、絶縁膜１０と膜厚または比誘電率が互いに異なるように設定するようにしてもよい。これにより、電界効果型トランジスタ下に埋め込み導電体層１１を配置することを可能としつつ、埋め込み導電体層１１とチャネル領域との間の結合容量を増大させたり、埋め込み導電体層１１とソース層２５ａおよびドレイン層２５ｂとの間の寄生容量を低減させたりすることができる。このため、ゲート電極２２やソースコンタクト電極２７ａ、ドレインコンタクト電極２７ｂなどの配置の制約を受けることなく、埋め込み導電体層１１を配置することが可能となるとともに、埋め込み導電体層１１によるしきい値制御性を向上させ、動作時や待機時の消費電力を低減させたり、ＳＯＩトランジスタの高速化を実現したりすることができる。また、膜厚が１ｎｍから２０ｎｍの薄いシリコン酸化膜やシリコン窒化膜、あるいは、ＡＬ，Ｚｒ，Ｈｒなどの酸化膜からなるＨｉｇｈ−Ｋ絶縁膜で絶縁膜１０を形成すれば、埋め込み導電体層１１による閾値の制御性が向上し、かつ、良好なサブスレショルドを得ることができる。
【００８２】
そして、ＣＶＤなどの方法により、ゲート絶縁膜２１が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。ここで、第２半導体層３上にゲート電極２２を形成する場合、埋め込み導電体層１１の端部上を避けるようにしてゲート電極２２を配置することができる。また、埋め込み導電体層１１とゲート電極２２とは仕事関数が互いに異なるように設定してもよい。例えば、埋め込み導電体層１１としてＮ極性またはＰ極性を持つ多結晶半導体、アモルファス半導体、シリサイドあるいはメタルを用いたり、ゲート電極２１としてＮ極性またはＰ極性を持つ多結晶半導体、アモルファス半導体、シリサイドあるいは埋め込み導電体層１１と仕事関数が異なるメタルゲートを用いたりすることができる。これにより、埋め込み導電体層１１およびゲート電極２２の不純物の極性または濃度を組み合わせることにより、チャネルの不純物濃度を低く保ちつつ、電界効果型トランジスタのしきい値を調整することができる。このため、閾値の高低にかかわらず電界効果型トランジスタの移動度を向上させ、オン電流を増大させることが可能となるとともに、第２半導体層３層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となる。
【００８３】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２４の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２４の側壁にサイドウォール２４ａ、２４ｂを形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール２４ａ、２４ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層２５ａおよびドレイン層２５ｂを第２半導体層３に形成する。
【００８４】
次に、図２６に示すように、ＣＶＤなどの方法により、ゲート電極２２上に層間絶縁層２６を堆積する。そして、層間絶縁層２６および埋め込み絶縁体１３に埋め込まれ、埋め込み導電体層１１に接続されたバックゲートコンタクト電極２７ｄを層間絶縁層２６上に形成する。また、層間絶縁層２６に埋め込まれ、ソース層２５ａ、ドレイン層２５ｂおよびゲート電極２２にそれぞれ接続されたソースコンタクト電極２７ａ、ドレインコンタクト電極２７ｂおよびゲートコンタクト電極２７ｃを層間絶縁層２６上に形成する。
【００８５】
これにより、第２半導体層３の欠陥の発生を低減させつつ、ＳＯＩトランジスタを第２半導体層３に形成することが可能となるとともに、ＳＯＩトランジスタのソース層２５ａおよびドレイン層２５ｂ下を避けるようにしてチャネル下にバックゲート電極を配置することができる。このため、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ＳＯＩトランジスタ下のバックゲート電極を配置した場合においても、ソース層２５ａおよびドレイン層２５ｂの寄生容量の増大を抑制することができる。この結果、コスト増を抑制した上で、トランジスタのオン電流を増大させることが可能となり、ＳＯＩトランジスタの高速化を図ることが可能となるとともに、低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となる。
【００８６】
また、埋め込み導電体層１１の端部上を避けるようにしてゲート電極２２を配置することにより、電界効果型トランジスタのチャネル領域に対応させて埋め込み導電体層１１を電界効果型トランジスタ下に配置した場合においても、ゲート電極２２に邪魔されることなく、埋め込み導電体層１１とコンタクトをとることができ、埋め込み導電体層１１の電位を外部から制御することが可能となる。
【００８７】
なお、ゲートコンタクト電極２７ｃおよびバックゲートコンタクト電極２７ｄを介してゲート電極２２と埋め込み導電体層１１とを電気的に接続するようにしてもよい。これにより、バックゲート電極とゲート電極２２とが同電位となるように制御することができ、チャネル領域のポテンシャル支配力を向上させ、サブスレッショルド領域のドレイン電流立ち上がりを急峻にすることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００８８】
あるいは、ソースコンタクト電極２７ａおよびバックゲートコンタクト電極２７ｄを介してソース層２５ａと埋め込み導電体層１１とを電気的に接続するようにしてもよいし、ゲート電極２２およびゲート電極２２とは別個に埋め込み導電体層１１の電位を制御するようにしてもよい。
また、上述した実施形態では、絶縁膜１０を形成する際に、第２半導体層３の表面の熱酸化を防止するために、第２半導体層３上に酸化防止膜５を形成する方法について説明したが、第２半導体層３上に酸化防止膜５を形成することなく、絶縁膜１０を形成するようにしてもよい。この場合、絶縁膜１０の形成時に第２半導体層３の表面に形成された絶縁膜は、エッチングまたは研磨により除去するようにしてもよい。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１８】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１９】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図２０】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図２１】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図２２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図２３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図２４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図２５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図２６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００９０】
１  半導体基板、２  第１半導体層、３  第２半導体層、４  下地酸化膜、５  酸化防止膜、６、８ａ  溝、７  支持体、８ｂ  段差、９  空洞部、１０  絶縁膜、１１  埋め込み導電体層、Ｒ  レジストパターン、Ｒａ  開口部、１３  埋め込み絶縁体、２１  ゲート絶縁膜、２２  ゲート電極、２３ａ、２３ｂ  ＬＤＤ層、２4ａ、２４ｂ  サイドウ
ォール、２５ａ  ソース層、２５ｂ  ドレイン層、２６  層間絶縁膜、２７ａ  ソースコンタクト電極、２７ｂ  ドレインコンタクト電極、２７ｃ  ゲートコンタクト電極、２７ｄ  バックゲートコンタクト電極、３１  半導体基板、  ３３、３５  第２半導体層、５１、５２  第１半導体層、４１  ゲート絶縁膜、４２  ゲート電極、４３ａ  ソース層、４３ｂ  ドレイン層、３６、３７、３８  溝、４４  層間絶縁層、３９  埋め込み絶縁層、４５  埋め込み絶縁体、４５ａ、４５ｂ  バックゲートコンタクト電極、４６ａ  ソースコンタクト電極、４６ｂ  ドレインコンタクト電極、５３  下地酸化膜、５４  酸化防止膜、５６  支持体、５７ａ、５７ｂ  空洞部、６０ａ、６０ｂ  空隙、６１  サイドウォール
【図１】
2007173767.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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