(57)【要約】【課題】従来の単一ソースフォロワにおける駆動能力低下の欠点を克服し、電圧モード伝送の低消費電力性を保持しつつ、高速伝送が可能な信号伝送回路を提供する。【解決手段】ソースフォロワの出力電圧がＬｏｗからある一定の電圧に立ち上がる時間はバイアス電圧に依存するため、バイアス電圧を高くして出力電圧の収束電圧を高く設定することで、ある電圧まで立ち上がる時間を短縮できる。そこで、入力データ信号がＬｏｗからＨｉへ遷移した際に、出力電圧の収束値が所定のＨｉ電圧となるようバイアスされた第１のソースフォロワ２０と、１クロック周期の後に同Ｈｉ電圧となるようバイアスされた第２のソースフォロワ２３とを用い、これら２つのソースフォロワ２０，２３を適切なタイミングで動作させる。【選択図】図１
2007116416.tif 000002
【特許請求の範囲】
【請求項１】
伝送路を電圧モードで駆動する信号伝送回路であって、
各々ＭＯＳトランジスタで構成された第１及び第２のソースフォロワと、
前記第１のソースフォロワに第１のバイアス電圧を印加する第１のバイアス回路と、
前記第２のソースフォロワに前記第１のバイアス電圧とは異なる第２のバイアス電圧を印加する第２のバイアス回路と、
入力データ信号が第１の論理値から第２の論理値へ遷移した時点から１クロック分の期間を表す強調データ信号を生成する回路とを備え、
前記第１のソースフォロワは前記入力データ信号に応じて、前記第２のソースフォロワは前記強調データ信号に応じてそれぞれ前記伝送路を駆動することを特徴とする信号伝送回路。
【請求項２】
請求項１記載の信号伝送回路において、
前記入力データ信号が前記第１の論理値から前記第２の論理値へ遷移したときの前記第１のソースフォロワの出力電圧の収束値と、前記入力データ信号が前記第１の論理値から前記第２の論理値へ遷移した後に１クロック分の期間が経過した時点の前記第２のソースフォロワの出力電圧とが実質的に等しくなるように、前記第１及び第２のバイアス電圧が決定されたことを特徴とする信号伝送回路。
【請求項３】
請求項２記載の信号伝送回路において、
前記第２のバイアス回路は、前記入力データ信号が前記第１の論理値から前記第２の論理値へ遷移したときの前記第１のソースフォロワの出力電圧の収束値の半分と、クロック送信回路の出力電圧の平均値とが実質的に等しくなるように、前記第２のバイアス電圧を決定することを特徴とする信号伝送回路。
【請求項４】
請求項１記載の信号伝送回路において、
差動出力構成のデータ送信回路を有することを特徴とする信号伝送回路。
【請求項５】
請求項４記載の信号伝送回路において、
前記伝送路は、クロックパルス列を送信端から第１の電圧で送信した信号波形が受信端で第２の電圧に減衰する特性を持ち、かつ前記受信端に比較的大きな抵抗値を持つ終端抵抗を有し、
前記入力データ信号が前記第１の論理値から前記第２の論理値へ遷移したときの前記第１のソースフォロワの出力電圧の収束値が前記第２の電圧と実質的に一致し、かつ前記入力データ信号が前記第１の論理値から前記第２の論理値へ遷移した後に１クロック分の期間が経過した時点の前記第２のソースフォロワの出力電圧が前記第１の電圧と実質的に一致するように、前記第１及び第２のバイアス電圧が決定されたことを特徴とする信号伝送回路。
【請求項６】
請求項５記載の信号伝送回路において、
前記データ送信回路は、前記第２のソースフォロワが前記伝送路を駆動した直後に前記送信端の電荷量を低減するための回路を有することを特徴とする信号伝送回路。
【請求項７】
請求項６記載の信号伝送回路において、
ダミー送信回路により駆動されるダミー送信端の電圧と前記第２の電圧とを比較し、その比較結果に応じて前記送信端と前記ダミー送信端との双方の電荷量調整時間を制御するための回路を更に備えたことを特徴とする信号伝送回路。
【請求項８】
各々ＭＯＳトランジスタで構成され、かつ互いに異なるバイアス電圧が印加される第１及び第２のソースフォロワにより伝送路を電圧モードで駆動する信号伝送方法であって、
入力データ信号が第１の論理値から第２の論理値へ遷移した時点から１クロック分の期間に前記第２のソースフォロワにより前記伝送路を所定の電圧まで駆動する第１のステップと、
前記第１のステップの後に前記第１のソースフォロワにより前記伝送路を前記所定の電圧で駆動する第２のステップとを備えたことを特徴とする信号伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体集積回路間の信号伝送技術に関するものである。
【背景技術】
【０００２】
従来、低消費電力かつ低振幅の信号伝送回路として、単一のソースフォロワを用いる電圧モードの回路が知られている（特許文献１参照）。
【０００３】
他の従来技術によれば、低振幅かつ高速の出力信号が得られるように、プッシュプル構成の２個のＮチャネルＭＯＳトランジスタと、出力信号をプルアップトランジスタへフィードバックする１個のＮＯＲ回路とで、出力バッファ回路が構成される（特許文献２参照）。
【０００４】
更に、高速電圧モードの差動出力ドライバにエッジ強調回路を付加する技術も知られている（特許文献３参照）。
【特許文献１】特開平６−４５５４７号公報
【特許文献２】特開平８−２４２１６１号公報
【特許文献３】米国特許第６６２４６７０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
単一のソースフォロワを用いた従来の回路では、論理高電圧（Ｈｉ電圧）を送信する際に、当該ソースフォロワを構成するＮチャネルＭＯＳトランジスタのゲート・ソース間電圧が当該ＮチャネルＭＯＳトランジスタのしきい値電圧まで低下することによって駆動能力が低下し、伝送速度が落ちる欠点があった。
【０００６】
本発明の目的は、従来の駆動能力低下の欠点を克服し、電圧モード伝送の低消費電力性を保持しつつ、高速伝送が可能な信号伝送回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明は、伝送路を電圧モードで駆動する信号伝送回路において、各々ＭＯＳトランジスタで構成された第１及び第２のソースフォロワと、第１のソースフォロワに第１のバイアス電圧を印加する第１のバイアス回路と、第２のソースフォロワに第１のバイアス電圧とは異なる第２のバイアス電圧を印加する第２のバイアス回路と、入力データ信号が第１の論理値から第２の論理値へ遷移した時点から１クロック分の期間を表す強調データ信号を生成する回路とを備え、第１のソースフォロワは入力データ信号に応じて、第２のソースフォロワは強調データ信号に応じてそれぞれ伝送路を駆動することとしたものである。
【発明の効果】
【０００８】
一般にソースフォロワの出力電圧及びその遷移に要する時間は、バイアス電圧に依存する。したがって、本発明によれば、互いに異なるバイアス電圧が印加される第１及び第２のソースフォロワを用意し、低速動作する第１のソースフォロワを入力データ信号に応じて、高速動作する第２のソースフォロワを強調データ信号に応じてそれぞれ動作させることにより、電圧モードにて伝送路を高速駆動することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１０】
《第１の実施形態》
図１は、本発明の第１の実施形態に係る信号伝送回路の構成を示している。図１の信号伝送回路は、各々の伝送路Ｌへクロック信号を送信するためのクロック送信回路とデータ信号を送信するためのデータ送信回路とを有するシングルエンド出力形式の回路であって、各伝送路Ｌが電圧モードで駆動されるものである。
【００１１】
クロック送信回路は、各々ＮチャネルＭＯＳトランジスタで構成された第１及び第２のソースフォロワ１０，１３と、各々ＮチャネルＭＯＳトランジスタで構成された第１、第２及び第３のスイッチングトランジスタ１１，１２，１４とを備えている。第１のソースフォロワ１０のドレインは電源Ｖｄｄに、第１のソースフォロワ１０のソースは第１のスイッチングトランジスタ１１を介して送信端にそれぞれ接続されている。また、第２のソースフォロワ１３のドレインは電源Ｖｄｄに、第２のソースフォロワ１３のソースは第３のスイッチングトランジスタ１４を介して送信端にそれぞれ接続されている。送信端は、第２のスイッチングトランジスタ１２を介してグランドに接続されている。第１のソースフォロワ１０のゲートには第１のバイアス電圧Ｖｂｉａｓ１が、第２のソースフォロワ１３のゲートにはＶｂｉａｓ１と異なる第２のバイアス電圧Ｖｂｉａｓ２がそれぞれ印加される。また、第１及び第３のスイッチングトランジスタ１１，１４のゲートにはクロック（ＣＬＫ）信号が、第２のスイッチングトランジスタ１２のゲートには反転されたクロック信号がそれぞれ与えられる。
【００１２】
データ送信回路は、各々ＮチャネルＭＯＳトランジスタで構成された第１及び第２のソースフォロワ２０，２３と、各々ＮチャネルＭＯＳトランジスタで構成された第１、第２及び第３のスイッチングトランジスタ２１，２２，２４とを備えている。第１のソースフォロワ２０のドレインは電源Ｖｄｄに、第１のソースフォロワ２０のソースは第１のスイッチングトランジスタ２１を介して送信端にそれぞれ接続されている。また、第２のソースフォロワ２３のドレインは電源Ｖｄｄに、第２のソースフォロワ２３のソースは第３のスイッチングトランジスタ２４を介して送信端にそれぞれ接続されている。送信端は、第２のスイッチングトランジスタ２２を介してグランドに接続されている。第１のソースフォロワ２０のゲートにはＶｂｉａｓ１が、第２のソースフォロワ２３のゲートにはＶｂｉａｓ２がそれぞれ印加される。また、第１のスイッチングトランジスタ２１のゲートには入力データ（ＤＩＮ）信号が、第２のスイッチングトランジスタ２２のゲートには反転された入力データ信号が、第３のスイッチングトランジスタ２４のゲートには強調データ（Ｄｅｍｐ）信号がそれぞれ与えられる。つまり、第１のソースフォロワ２０はＤＩＮ信号に応じて、第２のソースフォロワ２３はＤｅｍｐ信号に応じて、それぞれ伝送路Ｌを駆動する。なお、ＤＩＮ信号は、ＣＬＫ信号に同期したシリアルデータ信号である。
【００１３】
図１には、Ｖｂｉａｓ１を生成するための第１のバイアス回路５と、Ｖｂｉａｓ２を生成するための第２のバイアス回路１８とが更に示されている。第１のバイアス回路５は、１個のＰチャネルＭＯＳトランジスタ１と、１個のＮチャネルＭＯＳトランジスタ２と、１本の抵抗３と、１個の差動増幅器４とで構成される。差動増幅器４の反転入力は、予め設定された送信端Ｈｉ電圧（Ｖｈｉ）に固定されている。第２のバイアス回路１８は、クロック送信回路の送信端電圧の平均値を検出するための抵抗１５及び容量１６と、１個の差動増幅器１７とで構成される。差動増幅器１７の反転入力は、Ｖｈｉの半分の電圧に固定されている。
【００１４】
第１のバイアス回路５は、ＤＩＮ信号がＬｏｗからＨｉへ遷移したときの第１のソースフォロワ１０，２０の出力電圧の収束値がＶｈｉとなるように、Ｖｂｉａｓ１を決定する。一方、第２のバイアス回路１８は、ＤＩＮ信号がＬｏｗからＨｉへ遷移したときの第１のソースフォロワ１０，２０の出力電圧の収束値であるＶｈｉの半分と、クロック送信回路の出力電圧の平均値とがほぼ等しくなるように、Ｖｂｉａｓ２を決定する。このようにして、Ｖｂｉａｓ１及びＶｂｉａｓ２は、ＤＩＮ信号がＬｏｗからＨｉへ遷移したときの第１のソースフォロワ１０，２０の出力電圧の収束値と、ＤＩＮ信号がＬｏｗからＨｉへ遷移した後に１クロック分の期間が経過した時点の第２のソースフォロワ１３，２３の出力電圧とがほぼ等しくなるようにそれぞれ決定される。
【００１５】
図１には、強調データ（Ｄｅｍｐ）信号を生成するためのＤｅｍｐ信号生成回路３０が更に示されている。このＤｅｍｐ信号生成回路３０は、
Ｄｅｍｐ（ｎ）  ＝  ｎｏｔ（ＤＩＮ（ｎ−１））  ａｎｄ  ＤＩＮ（ｎ）
に従って、ＤＩＮ信号がＬｏｗ（論理値０）からＨｉ（論理値１）へ遷移した時点から１クロック分の期間を表すＤｅｍｐ信号を生成する。つまり、入力データ信号系列ＤＩＮ（ｎ）の連続したＨｉ期間のうち最初の１クロック分の期間だけ、Ｄｅｍｐ信号がＨｉとなる。
【００１６】
図２（ａ）〜（ｃ）は、図１の信号伝送回路の効果を説明するための信号波形図である。図２（ａ）は第１のソースフォロワ２０の立ち上がり波形を、図２（ｂ）は第２のソースフォロワ２３の立ち上がり波形をそれぞれ表している。ここでは、ＣＬＫ信号の１周期、すなわち１クロック分の期間の長さをＴとしている。
【００１７】
図２（ａ）によれば、ＤＩＮ信号がＬｏｗからＨｉへ遷移したときの第１のソースフォロワ２０の出力電圧の収束値がＶｈｉとなることが判る。この収束値Ｖｈｉは、Ｖｂｉａｓ１と、第１のソースフォロワ２０を構成するＮチャネルＭＯＳトランジスタのしきい値電圧との差にほぼ等しい。一方、図２（ｂ）によれば、ＤＩＮ信号がＬｏｗからＨｉへ遷移した後に１Ｔの期間が経過した時点の第２のソースフォロワ２３の出力電圧がＶｈｉとなるようにＶｂｉａｓ２が調整されていることが判る。一般にソースフォロワの出力電圧及びその遷移に要する時間は、バイアス電圧に依存する。したがって、Ｖｂｉａｓ１よりもＶｂｉａｓ２を高い電圧値に設定することにより、第２のソースフォロワ２３の出力電圧の立ち上がりを第１のソースフォロワ２０よりも速くしているのである。ただし、第２のソースフォロワ２３によるデータ送信端の駆動は、Ｄｅｍｐ信号によって、ＤＩＮ信号がＬｏｗからＨｉへ遷移した時点から１Ｔの期間に限られる。その結果、図２（ｃ）のような合成出力波形となり、従来の単一ソースフォロワ駆動の信号伝送回路では実現できない高速な出力信号系列を得ることができる。
【００１８】
なお、ＤＩＮ信号がＬｏｗからＨｉへ遷移した時点から１Ｔの期間における第１のソースフォロワ２０によるデータ送信端の駆動を停止して、第２のソースフォロワ２３だけでデータ送信端を駆動することとしてもよい。
【００１９】
《第２の実施形態》
図３は、本発明の第２の実施形態に係る信号伝送回路の構成を示している。これは、上記第１の実施形態を差動出力形式へ変更したものである。図３において、１００は差動出力構成のクロック送信回路であり、２００は差動出力構成のデータ送信回路である。図３には、正相回路用の強調データ（Ｄｅｍｐ１）信号を生成するためのＤｅｍｐ信号生成回路３１と、逆相回路用の強調データ（Ｄｅｍｐ２）信号を生成するためのＤｅｍｐ信号生成回路３２とが更に示されている。Ｄｅｍｐ１信号は入力データ信号系列ＤＩＮ（ｎ）の連続したＨｉ期間のうち最初の１クロック分の期間だけＨｉとなり、Ｄｅｍｐ２信号は入力データ信号系列ＤＩＮ（ｎ）を反転した信号系列の連続したＨｉ期間のうち最初の１クロック分の期間だけＨｉとなる。Ｖｂｉａｓ１を生成するための第１のバイアス回路５の構成は、図１と同じである。
【００２０】
図４は、図３中のクロック送信回路１００の詳細構成を示している。ＣＬＫ信号に応答する正相回路は第１及び第２のソースフォロワ１１０，１１３と、３個のスイッチングトランジスタ１１１，１１２，１１４とにより、反転されたＣＬＫ信号に応答する逆相回路は第１及び第２のソースフォロワ１２０，１２３と、３個のスイッチングトランジスタ１２１，１２２，１２４とによりそれぞれ構成される。Ｖｂｉａｓ２を生成するための第２のバイアス回路１１８は、正相回路の送信端電圧と逆相回路の送信端電圧とを用いて平均電圧を検出するための抵抗１１５，１２５及び容量１１６と、１個の差動増幅器１１７とで構成される。差動増幅器１１７の反転入力は、Ｖｈｉの半分の電圧に固定されている。
【００２１】
図５は、図３中のデータ送信回路２００の詳細構成を示している。ＤＩＮ信号に応答する正相回路は第１及び第２のソースフォロワ２１０，２１３と、３個のスイッチングトランジスタ２１１，２１２，２１４とにより、反転されたＤＩＮ信号に応答する逆相回路は第１及び第２のソースフォロワ２２０，２２３と、３個のスイッチングトランジスタ２２１，２２２，２２４とによりそれぞれ構成される。
【００２２】
第２の実施形態によれば、第１の実施形態と同様の効果が差動出力形式にて得られる。
【００２３】
《第３の実施形態》
伝送路カットオフ周波数以上の伝送周波数で差動信号を送信する場合、伝送路のフィルタ特性による信号波形振幅の減少が重要な課題となる。ＨｉとＬｏｗが交互に１Ｔ毎に切り替わる波形は受信端では振幅の小さな波形となり、その中間値はＨｉとＬｏｗの電圧の中心値となる。一方、Ｌｏｗがしばらく続いてＨｉに立ち上がりその１Ｔ後にまたＬｏｗに立ち下がる送信波形では、受信端電圧はＬｏｗからＨｉに立ち上がろうとする途中でまたＬｏｗに引き戻される。すなわち、ＨｉとＬｏｗが交互に１Ｔ毎に切り替わる信号波形と、Ｌｏｗに張り付いた状態からＨｉに立ち上がる信号波形とでは、立ち上がりの初期値は前者が高く後者が低い。当然、後者は受信回路のしきい値電圧まで波形が立ち上がる時間が前者よりも長くなり、このことは受信回路においてタイミング誤差（＝ジッタ）として現れる。第３の実施形態は、この問題への対策を講じたものである。
【００２４】
図６は、本発明の第３の実施形態に係る信号伝送回路の構成を示している。図６において、３００は差動出力構成のクロック送信回路であり、４００は差動出力構成のデータ送信回路である。図６中の伝送路Ｌは、送信端からクロックパルス列を第１の電圧Ｖｐｐ１で送信した信号波形が受信端で第２の電圧Ｖｐｐ２に減衰する特性を持つものとする。また、受信端には比較的大きな抵抗値（数百Ω〜数ｋΩ）を持つ終端抵抗Ｒが設けられている。更に、本実施形態における第１のバイアス回路６では、差動増幅器４の反転入力電圧がＶｐｐ２に設定され、かつ抵抗３の抵抗値を終端抵抗Ｒと等しくしている。
【００２５】
図７は、図６中のクロック送信回路３００の詳細構成を示している。ＣＬＫ信号に応答する正相回路は第１及び第２のソースフォロワ３１０，３１３と、３個のスイッチングトランジスタ３１１，３１２，３１４とにより、反転されたＣＬＫ信号に応答する逆相回路は第１及び第２のソースフォロワ３２０，３２３と、３個のスイッチングトランジスタ３２１，３２２，３２４とによりそれぞれ構成される。Ｖｂｉａｓ２を生成するための第２のバイアス回路３１８は、正相回路の送信端電圧と逆相回路の送信端電圧とを用いて平均電圧を検出するための抵抗３１５，３２５及び容量３１６と、１個の差動増幅器３１７とで構成される。差動増幅器３１７の反転入力は、Ｖｐｐ１の半分の電圧に固定されている。
【００２６】
図８は、図６中のデータ送信回路４００の詳細構成を示している。ＤＩＮ信号に応答する正相回路は第１及び第２のソースフォロワ４１０，４１３と、３個のスイッチングトランジスタ４１１，４１２，４１４とにより、反転されたＤＩＮ信号に応答する逆相回路は第１及び第２のソースフォロワ４２０，４２３と、３個のスイッチングトランジスタ４２１，４２２，４２４とによりそれぞれ構成される。
【００２７】
図９は、図６の信号伝送回路の効果を示す信号波形図である。図６〜図８を用いて説明した構成により、入力データ信号系列ＤＩＮ（ｎ）がＨｉのときの第１のソースフォロワ４１０，４２０の出力電圧の収束値がＶｐｐ２となり、かつ入力データ信号系列ＤＩＮ（ｎ）がＬｏｗからＨｉに切り替わるとき第２のソースフォロワ４１３，４２３の出力電圧が入力データ信号系列ＤＩＮ（ｎ）の１Ｔの期間でＶｐｐ１まで立ち上がるように、Ｖｂｉａｓ１及びＶｂｉａｓ２が決定される。つまり、連続したＨｉ期間の１Ｔ経過以後の送信端電圧を積極的にＶｐｐ２まで下げることにより、受信端での電圧振幅をＶｐｐ２に維持する。
【００２８】
本実施形態によれば、ＨｉとＬｏｗが１Ｔ毎に交互に切り替わる信号波形でも、また直流的にＨｉが連続する信号波形でも受信端の電圧をＶｐｐ２に抑え、ジッタの発生を抑えることができる。
【００２９】
なお、受信端の終端抵抗Ｒが比較的大きな抵抗値を持つものとしているので、この終端抵抗Ｒに流れる電流による消費電力が問題となることはない。
【００３０】
《第４の実施形態》
第３の実施形態よりも更に高速伝送を狙う場合には、Ｖｐｐ１とＶｐｐ２との差が大きくなることと、寄生容量の放電時間と比較して１Ｔの時間が短くなってくることとにより、受信端電圧の盛り上がりが課題となる。受信端電圧の盛り上がりは、送信端寄生容量に溜まった電荷が受信端寄生容量に流れ込むことによって生じる。この盛り上がりにより受信端電圧の変動が大きくなると、ジッタを生じる大きな原因となる。第４の実施形態は、この問題への対策を講じたものである。
【００３１】
図１０は、本発明の第４の実施形態に係る信号伝送回路の構成を示している。これは、データ伝送回路４００の送信端に放電回路５４０ａ，５４０ｂを付加したものである。図示はしていないが、クロック伝送回路３００の送信端にも同様の放電回路を設ければよい。図１０には、放電タイミングを決定するための回路構成として、ダミー送信回路５００と、制御回路５２０と、ダミー放電回路５４０とが設けられている。制御信号生成回路５６０は、これらの回路を制御するための信号を生成するものである。
【００３２】
図１１は、図１０中のダミー送信回路５００、制御回路５２０及びダミー放電回路５４０の各々の詳細構成を示している。ダミー送信回路５００は、各々ＮチャネルＭＯＳトランジスタで構成された第１及び第２のソースフォロワ５１０，５１３と、各々ＮチャネルＭＯＳトランジスタで構成された第１、第２及び第３のスイッチングトランジスタ５１１，５１２，５１４とを備えている。第１のソースフォロワ５１０のドレインは電源Ｖｄｄに、第１のソースフォロワ５１０のソースは第１のスイッチングトランジスタ５１１を介してダミー送信端にそれぞれ接続されている。また、第２のソースフォロワ５１３のドレインは電源Ｖｄｄに、第２のソースフォロワ５１３のソースは第３のスイッチングトランジスタ５１４を介してダミー送信端にそれぞれ接続されている。ダミー送信端は、第２のスイッチングトランジスタ５１２を介してグランドに接続されている。第１のソースフォロワ５１０のゲートにはＶｂｉａｓ１が、第２のソースフォロワ５１３のゲートにはＶｂｉａｓ２がそれぞれ印加される。また、第１及び第３のスイッチングトランジスタ５１１，５１４のゲートにはＣＬＫ２信号が、第２のスイッチングトランジスタ５１２のゲートにはＲＳＴ信号がそれぞれ与えられる。
【００３３】
制御回路５２０は、Φ信号により開閉が制御される２個のスイッチ５２１，５２４と、ダミー送信端の電圧とＶｐｐ２とを比較するコンパレータ５２２と、チャージポンプ５２３と、制御容量５２５とで構成されて、制御電圧Ｖｂｉａｓ３を出力する。ダミー放電回路５４０は、ＣＬＫ３信号に応答してダミー送信端の電荷を引き抜くように、Ｖｂｉａｓ３の供給を受ける可変遅延インバータ５４１と、２個のスイッチングトランジスタ５４２，５４３とで構成される。図１０中の放電回路５４０ａ，５４０ｂは、図１１中に示したダミー放電回路５４０と同様の内部構成を持つ。
【００３４】
図１２は、図１０中の制御信号生成回路５６０の動作を示すタイミング図である。制御信号生成回路５６０は、ＣＬＫ信号をもとに、上述のＣＬＫ２信号、ＣＬＫ３信号、ＲＳＴ信号及びΦ信号を生成する。
【００３５】
ダミー送信回路５００は、単発パルスであるＣＬＫ２信号で駆動される。その結果、ダミー送信端の寄生容量は、その両端にかかる電圧がＶｐｐ１となるようチャージされる。ＣＬＫ２信号の直後の単発パルスであるＣＬＫ３信号で、可変遅延インバータ５４１でオン時間が決まるダミー放電回路５４０によってダミー送信端の寄生容量の電荷が引き抜かれる。その後、ＣＬＫ３信号の後にＨｉに立ち上がるΦ信号によって制御回路５２０の信号パスが形成される。コンパレータ５２２は、ダミー送信端の寄生容量の電圧とＶｐｐ２とを比較し、前者が高ければＬｏｗを、逆に後者が高ければＨｉを出力する。チャージポンプ５２３は、Ｌｏｗが入力されればある一定の電流で制御容量５２５の電荷を引き抜き、Ｈｉが入力されれば同じ電流値で制御容量５２５をチャージする。可変遅延インバータ５４１は、Ｖｂｉａｓ３が低いほど遅延を長くし、逆にＶｂｉａｓ３が高いほど遅延を短くする。可変遅延インバータ５４１の遅延がダミー放電回路５４０のオン時間となる。なお、ダミー送信端の電圧を０にするため、Φ信号がＬｏｗになる時刻にＲＳＴ信号を予めＨｉに立ち上げる。
【００３６】
以上のとおり、制御回路５２０は、ダミー送信回路５００により駆動されるダミー送信端の寄生容量の電圧とＶｐｐ２とを比較し、その比較結果に応じてデータ送信端とダミー送信端との双方の電荷量調整時間を制御するよう、ダミー放電回路５４０とともに動作する。詳細に説明すると、制御回路５２０は、ダミー送信端の寄生容量の電圧とＶｐｐ２とをコンパレータ５２２によって比較し、その結果、受信端電圧が高ければ放電時間を長くするよう制御し、逆であれば放電時間を短くするよう制御する。毎回送信端電圧をＶｐｐ１にチャージしてこの制御を繰り返すことにより、次第に放電直後の送信端電圧はＶｐｐ２に収束する。そのときのＶｂｉａｓ３をデータ送信回路４００に付加した放電回路５４０ａ，５４０ｂに与えることにより、受信端電圧の盛り上がりを抑制することが可能となる。
【００３７】
図１３は、図１０中の放電回路５４０ａ，５４０ｂを設けない場合の信号波形図である。受信端電圧がＶｐｐ２よりも高い電圧まで盛り上がることが判る。
【００３８】
図１４は、図１０の信号伝送回路の効果を示す信号波形図である。図１４に示すように、送信端寄生容量の電荷が受信端に流れ込まないよう、データ送信回路４００内の第２のソースフォロワが伝送路Ｌを駆動した直後に送信端の電荷を引き抜くように、放電回路５４０ａ，５４０ｂにより送信端からグランドへ直接放電する電流パスを設けてやることで、受信端に流れ込む電流のほぼ全てを送信端のグランドに流し込むことができ、受信端電圧の盛り上がりを防ぐことができる。また、図１４によれば、受信端電圧の盛り上がりが１Ｔ以内にＶｐｐ２に収束する。したがって、ＨｉとＬｏｗが１Ｔ毎に交互に切り替わる信号波形でも、また直流的にＨｉが連続する信号波形でも受信端の電圧をＶｐｐ２に抑え、ジッタの発生を抑えることができる。
【００３９】
なお、上記各実施形態に示した構成に対する相補構成を採用してもよい。具体的には、第１及び第２のソースフォロワをＰチャネルＭＯＳトランジスタで構成し、ＤＩＮ信号及びＤｅｍｐ信号の０と１とを入れ替えるのである。
【産業上の利用可能性】
【００４０】
以上説明してきたとおり、本発明に係る信号伝送回路は、従来の単一ソースフォロワにおける駆動能力低下の欠点を克服し、電圧モード伝送の低消費電力性を保持しつつ高速伝送が可能となるので、半導体集積回路間等の低消費電力の高速インターフェース技術として有用である。
【００４１】
例えば、液晶パネルのドライバは、ガラス基板上に形成された高抵抗の配線を駆動する関係上、１００ＭＨｚ程度の比較的低いカットオフ周波数を持つ伝送路を駆動しなければならない。本発明は、このような場合の高速信号伝送にも好適に適用できる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係る信号伝送回路の構成を示す回路図である。
【図２】図１の信号伝送回路の効果を説明するための信号波形図である。
【図３】本発明の第２の実施形態に係る信号伝送回路の構成を示すブロック図である。
【図４】図３中のクロック送信回路の詳細構成を示す回路図である。
【図５】図３中のデータ送信回路の詳細構成を示す回路図である。
【図６】本発明の第３の実施形態に係る信号伝送回路の構成を示すブロック図である。
【図７】図６中のクロック送信回路の詳細構成を示す回路図である。
【図８】図６中のデータ送信回路の詳細構成を示す回路図である。
【図９】図６の信号伝送回路の効果を示す信号波形図である。
【図１０】本発明の第４の実施形態に係る信号伝送回路の構成を示すブロック図である。
【図１１】図１０中のダミー送信回路、制御回路及びダミー放電回路の各々の詳細構成を示す回路図である。
【図１２】図１０中の制御信号生成回路の動作を示すタイミング図である。
【図１３】図１０中の放電回路を設けない場合の信号波形図である。
【図１４】図１０の信号伝送回路の効果を示す信号波形図である。
【符号の説明】
【００４３】
５，６  第１のバイアス回路
１０，２０  第１のソースフォロワ
１３，２３  第２のソースフォロワ
１８，１１８，３１８  第２のバイアス回路
３０，３１，３２  Ｄｅｍｐ信号生成回路
１００  クロック送信回路
１１０，１２０  第１のソースフォロワ
１１３，１２３  第２のソースフォロワ
２００  データ送信回路
２１０，２２０  第１のソースフォロワ
２１３，２２３  第２のソースフォロワ
３００  クロック送信回路
３１０，３２０  第１のソースフォロワ
３１３，３２３  第２のソースフォロワ
４００  データ送信回路
４１０，４２０  第１のソースフォロワ
４１３，４２３  第２のソースフォロワ
５００  ダミー送信回路
５１０  第１のソースフォロワ
５１３  第２のソースフォロワ
５２０  制御回路
５２１，５２４  スイッチ
５２２  コンパレータ
５２３  チャージポンプ
５２５  制御容量
５４０，５４０ａ，５４０ｂ  放電回路
５４１  可変遅延インバータ
５４２，５４３  スイッチングトランジスタ
５６０  制御信号生成回路
ＣＬＫ  クロック信号
Ｄｅｍｐ  強調データ信号
ＤＩＮ  入力データ信号
Ｌ  伝送路
Ｒ  終端抵抗
Ｖｈｉ  送信端Ｈｉ電圧
Ｖｐｐ１  送信端Ｈｉ電圧の最大値
Ｖｐｐ２  受信端Ｈｉ電圧の収束値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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