(57)【要約】【課題】平滑インダクタＬ１の回生電流を流す基底電位側スイッチＳＷ２を双方向に電流が流すスイッチで構成するに際、負荷に流れる電流が非常に小さな超軽負荷状態となった場合の負荷とスイッチングレギュレータとの間の逆流電流の値を低減すること。【解決手段】負荷電圧検出回路Ｒ−ＣＯＭは負荷ＺＬの電圧がＶｒｅｆ１よりも低下すると供給電圧側スイッチＳＷ１をオンとする。平滑インダクタＬ１と並列に抵抗Ｒ１と容量Ｃ１との直列回路を接続する。直列回路から負荷電流の大小にあまり依存しない検出電圧Ｖｎ２を生成する。電圧検出回路Ｈ−ＣＯＭはＶｎ２がＶｒｅｆ１＋Ｖｈｙｓより上昇するとＳＷ２をオフとし安定な出力Ｖｏｕｔを得る。特に、超軽負荷状態では、基底電位側スイッチＳＷ２のオン動作の後半期間では検出電圧Ｖｎ２に応答して電圧検出回路Ｈ−ＣＯＭはＳＷ２を低導通度の状態として逆流電流が低減される。【選択図】図１
2007116878.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングコントローラと、
前記スイッチングコントローラからの出力に応答して電圧入力端子と回路ノードとの間の電気的導通度が制御される供給電圧側スイッチと、
前記スイッチングコントローラからの出力に応答して前記回路ノードと基底電位との間の電気的導通度が制御される基底電位側スイッチと、
前記回路ノードにその一端が接続された平滑インダクタと前記平滑インダクタの他端に接続された平滑キャパシタとを含み、前記平滑インダクタの前記他端に接続される負荷に出力電圧を供給するローパスフィルタと、
前記負荷の側より直列形態に接続された容量素子とインピーダンス素子とを含み、前記平滑インダクタと他のダイオード、スイッチ、トランスとのいずれかに並列接続された電圧形成回路と、
前記電圧形成回路の前記インピーダンス素子と前記容量素子との間の接続ノードの電圧に応じて形成される第１検出電圧の変化を検出して検出結果を前記スイッチングコントローラに出力する第１検出回路と、
前記負荷に供給される前記出力電圧に応じて形成される第２検出電圧の変化を検出して検出結果を前記スイッチングコントローラに出力する第２検出回路とを有し、
前記スイッチングコントローラは、前記第２検出電圧が第1スレッシュホールド電圧に低下した時の前記第２検出回路による検出に応答して前記供給電圧側スイッチの電気的導通度を高い状態に制御するとともに前記基底電位側スイッチの電気的導通度を低い状態に制御し、
前記スイッチングコントローラは、前記第１検出電圧が第２スレッシュホールド電圧に上昇した時の前記第1検出回路による検出に応答して前記供給電圧側スイッチの電気的導通度を低い状態に制御するとともに前記基底電位側スイッチの電気的導通度を高い状態に制御し、
前記スイッチングコントローラは、前記第１検出電圧が前記第２スレッシュホールド電圧よりも低い第３スレッシュホールド電圧に低下した時の前記第1検出回路による検出に応答して前記基底電位側スイッチの電気的導通度を低い状態に制御するスイッチングレギュレータ。
【請求項２】
電気的導通度が高い状態に制御された供給電圧側スイッチを介して電圧入力端子からインダクタ素子を通して負荷に電力を供給する第１の処理と、
前記第１の処理の後、前記負荷の側より直列形態に接続された容量素子とインピーダンス素子とを含み前記インダクタ素子と他のダイオード、スイッチ、トランスとのいずれかに並列接続された当該インピーダンス素子と容量素子との間の接続ノードの電圧の上昇に応じて形成される第1検出電圧が第１スレッシュホールド電圧に上昇することで前記供給電圧側スイッチの電気的導通度を低い状態に制御するとともに基底電位側スイッチの電気的導通度を高い状態に制御する第2の処理と、
前記第2の処理の後、前記第1検出電圧が第２スレッシュホールド電圧まで低下することで前記基底電圧側スイッチの導通度が低い状態に制御される第3の処理と、
前記第3の処理の後、前記負荷に供給される出力電圧の低下に応じて形成される第2検出電圧が第３スレッシュホールド電圧に低下した時の検出に応答して前記供給電圧側スイッチの電気的導通度を高い状態に制御するとともに前記基底電位側スイッチの電気的導通度を低い状態に制御する第４の処理とを有するスイッチングレギュレータの動作方法。
【請求項３】
スイッチングコントローラと、
供給電圧が印加される電圧入力端子として適合化された第１外部端子と、
基底電位が印加されるように適合化された第２外部端子と、
前記スイッチングコントローラから出力される第１制御信号のレベルに応答して前記第１外部端子と回路ノードとの間の電気的導通度が制御される供給電圧側スイッチと、
前記スイッチングコントローラから出力される第２制御信号のレベルに応答して前記回路ノードと前記第２外部端子との間の電気的導通度が制御される基底電位側スイッチと、
前記回路ノードに接続されるように適合化された第３外部端子とを半導体チップ上に具備してなり、
前記第３外部端子は平滑インダクタと平滑キャパシタとからなるローパスフィルタの入力端子である前記平滑インダクタの一端に前記半導体チップの外部で接続されるように適合化され、前記平滑インダクタの他端に負荷が接続可能であり、
前記負荷の側より直列形態に接続された容量素子とインピーダンス素子とを含んでなり前記平滑インダクタと他のダイオード、スイッチ、トランスとのいずれかに並列接続されるように適合化された電圧形成回路と、前記電圧形成回路の前記インピーダンス素子と前記容量素子との間の接続ノードの電圧に応じて形成される第１検出電圧の変化を検出して検出結果を前記スイッチングコントローラに出力する第１検出回路と、前記負荷に供給される前記出力電圧に応じて形成される第２検出電圧の変化を検出して検出結果を前記スイッチングコントローラに出力する第２検出回路とを前記半導体チップ上にさらに具備してなり、
前記スイッチングコントローラは、前記第２検出電圧が第1スレッシュホールド電圧に低下した時の前記第２検出回路による検出に応答して前記供給電圧側スイッチの電気的導通度を高い状態に制御するとともに前記基底電位側スイッチの電気的導通度を低い状態に制御し、前記第１検出電圧が第２スレッシュホールド電圧に上昇した時の前記第1検出回路による検出に応答して前記供給電圧側スイッチの電気的導通度を低い状態に制御するとともに前記基底電位側スイッチの電気的導通度を高い状態に制御し、前記第１検出電圧が前記第２スレッシュホールド電圧よりも低い第３スレッシュホールド電圧に低下した時の前記第1検出回路による検出に応答して前記基底電位側スイッチの電気的導通度を低い状態に制御するスイッチングレギュレータを構成するための半導体集積回路。
【請求項４】
前記第２検出回路により検出される前記負荷に供給される前記出力電圧に応じて形成される前記第２検出電圧は前記負荷に供給される前記出力電圧に等しい請求項３記載のスイッチングレギュレータを構成するための半導体集積回路。
【請求項５】
前記第２検出回路により検出される前記負荷に供給される前記出力電圧に応じて形成される前記第２検出電圧は前記負荷に供給される前記出力電圧を分圧して形成された分圧である請求項３記載のスイッチングレギュレータを構成するための半導体集積回路。
【請求項６】
前記第２検出電圧として前記負荷に供給される前記出力電圧を分圧した分圧出力電圧を生成する分圧回路が前記負荷に接続され、
前記分圧回路からの前記分圧出力電圧と基準電圧とが印加されることにより前記分圧出力電圧の前記基準電圧よりの誤差を増幅して誤差出力として出力して前記誤差出力を前記第1スレッシュホールド電圧として前記第２検出回路に供給する誤差増幅器とをさらに前記半導体チップ上に具備する請求項３記載のスイッチングレギュレータを構成するための半導体集積回路。
【請求項７】
前記電圧形成回路の前記インピーダンス素子は抵抗素子である請求項３記載のスイッチングレギュレータを構成するための半導体集積回路。
【請求項８】
前記基底電位は接地電位であり、前記電圧入力端子に印加される前記供給電圧は前記接地電位に対して所定の極性を持ち、前記負荷に供給される前記出力電圧も前記所定の極性を有する請求項３記載のスイッチングレギュレータを構成するための半導体集積回路。
【請求項９】
前記供給電圧側スイッチと前記基底電位側スイッチとはそれぞれトランジスタである請求項３記載のスイッチングレギュレータを構成するための半導体集積回路。
【請求項１０】
前記トランジスタは電界効果トランジスタとバイポーラトランジスタとのいずれかである請求項９記載のスイッチングレギュレータを構成するための半導体集積回路。
【請求項１１】
前記供給電圧側スイッチと前記基底電位側スイッチとの前記高導通度と前記低導通度とはそれぞれ対応するスイッチのオン状態とオフ状態とに起因する請求項３から請求項１０までのいずれかに記載のスイッチングレギュレータを構成するための半導体集積回路。
【請求項１２】
前記供給電圧側スイッチと前記基底電位側スイッチとのスイッチング動作の切り換えに際して前記供給電圧側スイッチと前記基底電位側スイッチとの両者がともに低導通度に制御されることに起因する貫通電流が低減された請求項３から請求項１０までのいずれかに記載のスイッチングレギュレータを構成するための半導体集積回路。
【請求項１３】
前記電圧入力端子に印加される前記供給電圧はモバイル機器に搭載されるバッテリーの電圧である請求項１記載のスイッチングレギュレータ。
【請求項１４】
前記負荷はモバイル機器に搭載されるバッテリーの電圧で動作する能動負荷である請求項１３記載のスイッチングレギュレータ。
【請求項１５】
前記能動負荷はマイクロプロセッサである請求項１４記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動される負荷に流れる消費電流が小さい場合の消費電力をスイッチングレギュレータが低減することで、電力効率を改善するのに有益な技術に関する。
【背景技術】
【０００２】
非安定化された入力直流電圧から安定化された出力直流電圧を形成する電源回路としては、シリーズレギュレータよりも低消費電力であるスイッチングレギュレータが知られている。スイッチングレギュレータは、ひとつのスイッチング動作サイクルの第１期間に非安定化された入力直流電圧である供給電圧からオン状態とされた供給電圧側スイッチを介してローパスフィルタの平滑インダクタに電流を供給する。このひとつのスイッチング動作サイクル中で第１期間の経過後の第２期間では供給電圧側スイッチをオフ状態とする一方、基底電位側スイッチをオンとする。すると、基底電位からオン状態の基底電位側スイッチを介して平滑インダクタに蓄積されたエネルギーに起因する回生電流が流れる。このひとつのスイッチング動作サイクルが、複数回、繰り返されると、負荷と並列接続された平滑キャパシタとから安定化された出力直流電圧を得られることになる。
【０００３】
この特許文献１には、スイッチングレギュレータの出力電圧により駆動される負荷に流れる電流が変動することによる負荷変動に際しても出力電圧を高速で初期の安定化された出力直流電圧に追従させる技術が記載されている。シリーズレギュレータの平滑インダクタと並列に抵抗とキャパシタとの直列接続回路を接続して、抵抗とキャパシタとの接続ノードの電位をヒステリシス特性を有するコンパレータ回路に入力して、このコンパレータ回路の出力で供給電圧側スイッチをオン・オフ制御することで初期の目的を達成している。
【０００４】
また、この特許文献１には、第２期間に回生電流を流す基底電位側スイッチをダイオード、または、オン・オフ動作するスイッチのいずれでも構成されることも記載されている。
【０００５】
【特許文献１】特開２００４−６４９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記特許文献１に記載された技術を、本発明者らが、更に検討を行ったところ、下記のような結論に到達した。
【０００７】
まず、駆動される負荷がマイクロプロセッサのような能動デバイス（以下、能動負荷と称す）である場合には、能動負荷に流れる電流は大きな状態（能動デバイスがフル稼働している場合）と能動負荷に流れる電流が非常に小さな状態（能動デバイスが、スタンバイ状態やスリープ状態にある場合）に状態が区別される。
【０００８】
能動負荷に流れる電流は大きな状態では、ひとつのスイッチング動作サイクルの第１期間中に供給電圧側スイッチを介してローパスフィルタの平滑インダクタに流れる電流も大きくなり、その結果、第２期間中に基底電位から基底電位側スイッチを介して平滑インダクタに流れる回生電流の電流も大きくなる。この時、第２期間に回生電流を流す基底電位側スイッチをダイオードによって構成すると、このダイオードの順方向電圧降下と回生電流との積が基底電位側スイッチであるダイオードでの消費電力となる。このダイオードでの消費電力を低減するためには、順方向電圧降下の大きなＰＮ接合ダイオードよりも、順方向電圧降下の小さなショットキーバリアダイオードの方が有利である。しかし、ショットキーバリアダイオードのバリアハイトは金属と半導体との接触による金属の仕事関数と半導体の仕事関数との差によって決定されるので特殊な金属を使用することとなる。この特殊な金属は、一般的な半導体製造プロセスと、整合しないこともある。従って、第２期間に回生電流を流す基底電位側スイッチをオン・オフ動作するスイッチで構成して、このスイッチのオン抵抗を低減すれば、上記の問題は解消される。
【０００９】
しかし、第２期間に回生電流を流す基底電位側スイッチを低オン抵抗のスイッチで構成した場合には、能動負荷に流れる電流が非常に小さな状態には次のような問題が発生することが、本発明者らの検討により明らかとされた。これは、下記のようなものである。
【００１０】
すなわち、ひとつのスイッチング動作サイクルの第１期間中に供給電圧側スイッチを介してローパスフィルタの平滑インダクタに流れる電流は単調に増加する。一方、ひとつのスイッチング動作サイクルの第２期間中に基底電位側スイッチを介して流れる平滑インダクタの回生電流は単調に減少する。能動負荷に流れる電流が大きな状態から非常に小さな状態に変化すると、単調に減少する回生電流がゼロアンペア以下の負の電流となる。第２期間に回生電流を流す基底電位側スイッチをダイオードによって構成すると、このダイオードには周知のように整流作用を有する。このダイオードの整流作用は、負の回生電流の流れ（ローパスフィルタの出力と基底電位側スイッチとの間の逆流電流）を有効に阻止することとなる。しかし、第２期間に回生電流を流す基底電位側スイッチを低オン抵抗のスイッチで構成した場合には、スイッチは、一般的には整流作用を有していない。例えば、スイッチをリレースイッチとすると、オン状態のスイッチには双方向で電流が流れてしまう。また、スイッチを電界効果トランジスタやバイポーラトランジスタ等の半導体スイッチで構成すると、ドレイン・ソース電流経路やコレクタ・エミッタ電流経路にはノーマルなトランジスタ動作による電流とそれと逆方向のインバース・トランジスタ動作による逆方向の電流が流れることも当業者らにより良く知られている。負荷に流れる電流が非常に小さな状態となった場合における負荷とスイッチングレギュレータとの間のこの逆流電流は、非安定化された入力直流電圧がモバイル機器に搭載されるバッテリーの電圧である場合には、バッテリーの使用可能時間の短縮を引き起こすものとなる。モバイル機器としては、携帯電話、ＰＤＡ(Personal Digital Assist)機器、ＨＤＤ使用の携帯型ミュージックプレイヤー等色々の機器がある。しかし、殆ど全ての場合に、搭載バッテリーの使用可能時間をできるだけ長くすることが要求される。駆動される負荷がマイクロプロセッサのような能動負荷がスタンバイ状態やスリープ状態の低消費電力状態にあり、能動負荷に流れる電流が非常に小さな状態での逆流電流は消費電力の増大をもたらすので、スタンバイ状態やスリープ状態を無意味とする可能性もある。
【００１１】
図３は、本発明者らが本発明に先立って検討したスイッチングレギュレータの回路図である。尚、図３での負荷の記号をＺＬからＲＬへ置換して、図３抵抗Ｒ１を抵抗ＲＦ２と容量Ｃｆ２との直列接続に置換して、図３の容量の記号をＣ１からＣｆ３へ置換して、負荷と並列の負荷電流ＩＺＬを削除したものは前記特許文献１の図５Ｂに記載された回路図にほぼ対応している。図３において、１００はスイッチングコントローラ、ＶＩＮは非安定化された入力直流電圧Ｖｉｎが供給される電圧入力端子、ＳＷ１は供給電圧側スイッチと、ＳＷ２は基底電圧側スイッチである。Ｌ１は平滑インダクタ、Ｃ０は平滑キャパシタ、ＺＬは負荷のインピーダンス、ＩＺＬは負荷ＺＬに流れる電流である。Ｒ１はインピーダンス素子としての抵抗、Ｃ１は負荷変動検出用の容量素子、Ｈ−ＣＯＭは抵抗Ｒ１と容量素子Ｃ１との接続ノードｎ２の電圧Ｖｎ２と基準電圧Ｖｒｅｆ１とを比較してスイッチングコントローラ１００への電圧検出出力を形成する電圧検出回路である。電圧検出回路Ｈ−ＣＯＭは低入力スレッシュホールドＶｒｅｆ１と高入力スレッシュホールドＶｒｅｆ１＋Ｖｈｙｓとの間にＶｈｙｓの分のヒステリシス特性を持つ。
【００１２】
図４は、図３のスイッチングレギュレータの回路動作を説明する図で、本発明者らの検討により明らかとされたものである。
【００１３】
時刻ｔ１にて、接続ノードｎ２の電圧Ｖｎ２が低入力スレッシュホールドＶｒｅｆ１よりも低下すると、電圧検出回路Ｈ−ＣＯＭの電圧検出出力に応答してスイッチングコントローラ１００は供給電圧側スイッチＳＷ１の駆動信号Ｇ−１をハイレベルにし基底電圧側スイッチＳＷ２の駆動信号Ｇ−２をローレベルとする。供給電圧側スイッチＳＷ１はオンとなり、基底電圧側スイッチＳＷ２はオフとなり、接続ノードｎ１の電圧Ｖｎ１は入力直流電圧Ｖｉｎとなる。この間に、接続ノードｎ２の電圧Ｖｎ２と平滑インダクタＬ１に流れる電流ＩＬとは増加する。時刻ｔ２にて接続ノードｎ２の電圧Ｖｎ２が高入力スレッシュホールドＶｒｅｆ１＋Ｖｈｙｓよりも上昇すると、電圧検出回路Ｈ−ＣＯＭの電圧検出出力に応答してスイッチングコントローラ１００は供給電圧側スイッチＳＷ１の駆動信号Ｇ−１をローレベルにし基底電圧側スイッチＳＷ２の駆動信号Ｇ−２をハイレベルとする。供給電圧側スイッチＳＷ１はオフとなり、基底電圧側スイッチＳＷ２はオンとなり、接続ノードｎ１の電圧Ｖｎ１は基底電位ＧＮＤとなる。この間に、接続ノードｎ２の電圧Ｖｎ２と平滑インダクタＬ１に流れる電流ＩＬとは低下する。時刻ｔ３にて接続ノードｎ２の電圧Ｖｎ２が低入力スレッシュホールドＶｒｅｆ１よりも低下すると、電圧検出回路Ｈ−ＣＯＭの電圧検出出力に応答してスイッチングコントローラ１００は供給電圧側スイッチＳＷ１の駆動信号Ｇ−１をハイレベルにし基底電圧側スイッチＳＷ２の駆動信号Ｇ−２をローレベルとする。時刻ｔ３から時刻ｔ８までは時刻ｔ１と時刻ｔ２との動作と同様な動作が繰り返されるが、時刻ｔ１から時刻ｔ８までは負荷ＺＬに流れる電流ＩＺＬが大電流である重負荷の状態となっている。時刻ｔ８以降には、負荷ＺＬに流れる電流ＩＺＬが小電流の低負荷の状態に遷移しており、時刻ｔ８から時刻ｔ９までは基底電圧側スイッチＳＷ２のオン期間が一時的に延長される。その後、時刻ｔ９から時刻ｔ１６までは供給電圧側スイッチＳＷ１のオン期間と基底電圧側スイッチＳＷ２のオン期間とは略互いに等しくなるようにスイッチング動作が繰り返されている。時刻ｔ１６以降には負荷ＺＬに流れる電流ＩＺＬが微小電流の超低負荷の状態に遷移しており、時刻ｔ１６から時刻ｔ１７までは基底電圧側スイッチＳＷ２のオン期間が一時的に延長される。その後、時刻ｔ１７から時刻ｔ２５までは供給電圧側スイッチＳＷ１のオン期間と基底電圧側スイッチＳＷ２のオン期間とは略互いに等しくなるようにスイッチング動作が繰り返されている。ここで注目すべきことは、時刻ｔ１６以降の超低負荷状態においては、時刻ｔ１７、ｔ１９、ｔ２１、ｔ２３、ｔ２５のそれぞれの直前においてゼロアンペア以下の負の逆流電流としての平滑インダクタＬ１に流れる電流ＩＬがオン状態の基底電圧側スイッチＳＷ２を介して流れていることである。本発明者らは、この負の逆流電流が超低負荷状態でのスイッチングレギュレータの電力効率の低下と言う問題の原因となっているとの結論に到達したものである。
【００１４】
本発明の目的は、回生電流を流す基底電位側スイッチを双方向で電流が流すスイッチで構成するに際して、スイッチングレギュレータで駆動される負荷に流れる電流が非常に小さな状態となった場合における負荷とスイッチングレギュレータとの間の逆流電流の値を低減することが可能なスイッチングレギュレータを提供することにある。
【００１５】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１７】
すなわち、本発明に係わるスイッチングレギュレータは、スイッチングコントローラ（１００）と、前記スイッチングコントローラ（１００）からの出力（Ｇ−１）に応答して電圧入力端子（ＶＩＮ）と回路ノード（ｎ１）との間の電気的導通度が制御される供給電圧側スイッチ（ＳＷ１）と、前記スイッチングコントローラ（１００）からの出力（Ｇ−２）に応答して前記回路ノード（ｎ１）と基底電位（ＧＮＤ）との間の電気的導通度が制御される基底電位側スイッチ（ＳW２）と、前記回路ノード（ｎ１）にその一端が接続された平滑インダクタ（Ｌ１）と前記平滑インダクタ（Ｌ１）の他端に接続された平滑キャパシタ（Ｃ０）とを含み、前記平滑インダクタ（Ｌ１）の前記他端に接続される負荷（ＺＬ）に出力電圧（Ｖｏｕｔ）を供給するローパスフィルタと、前記負荷（ＺＬ）の側より直列形態に接続された容量素子（Ｃ１）とインピーダンス素子（Ｒ１）とを含み前記平滑インダクタ（Ｌ１）に並列接続された電圧形成回路（Ｃ１，Ｒ１）と、前記電圧形成回路（Ｃ１，Ｒ１）の前記インピーダンス素子（Ｒ１）と前記容量素子（Ｃ１）との間の接続ノード（ｎ２）の電圧に応じて形成される第１検出電圧（Ｖｎ２）の変化を検出して検出結果を前記スイッチングコントローラ（１００）に出力する第１検出回路（Ｈ−ＣＯＭ）と、前記負荷（ＺＬ）に供給される前記出力電圧（Ｖｏｕｔ）に応じて形成される第２検出電圧（Ｖｎ３）の変化を検出して検出結果を前記スイッチングコントローラ（１００）に出力する第２検出回路（Ｒ−ＣＯＭ）とを有する（図１参照）、また、前記スイッチングコントローラ（１００）は、前記第２検出電圧（Ｖｎ３）が第1スレッシュホールド電圧（Ｖｒｅｆ１）に低下した時の前記第２検出回路（Ｒ−ＣＯＭ）による検出に応答して前記供給電圧側スイッチ（ＳＷ１）の電気的導通度を高い状態に制御するとともに前記基底電位側スイッチ（ＳW２）の電気的導通度を低い状態に制御する。また、前記スイッチングコントローラ（１００）は、前記第１検出電圧（Ｖｎ２）が第２スレッシュホールド電圧（Ｖｒｅｆ１＋Ｖｈｙｓ）に上昇した時の前記第1検出回路（Ｈ−ＣＯＭ）による検出に応答して前記供給電圧側スイッチ（ＳＷ１）の電気的導通度を低い状態に制御するとともに前記基底電位側スイッチ（ＳW２）の電気的導通度を高い状態に制御する。また、前記スイッチングコントローラ（１００）は、前記第１検出電圧（Ｖｎ２）が前記第２スレッシュホールド電圧（Ｖｒｅｆ１＋Ｖｈｙｓ）よりも低い第３スレッシュホールド電圧（Ｖｒｅｆ１）に低下した時の前記第1検出回路（Ｈ−ＣＯＭ）による検出に応答して前記基底電位側スイッチ（ＳW２）の電気的導通度を低い状態に制御するものである（図２参照）。
【００１８】
上記した手段によれば、インダクタ電流ILが低負荷状態の電流よりも更に低い電流の状態、言い換えると負荷ＺＬに流れる電流ＩＺＬが微小電流の超低負荷の状態に遷移すると、第１検出電圧（Ｖｎ２）が第２スレッシュホールド電圧（Ｖｒｅｆ１＋Ｖｈｙｓ）よりも低い第３スレッシュホールド電圧（Ｖｒｅｆ１）に低下した時の第1検出回路（Ｈ−ＣＯＭ）による検出に応答してスイッチングコントローラ（１００）は基底電位側スイッチ（ＳW２）の電気的導通度を低い状態に制御して、第2検出電圧（ＶＮ３）が第1検出電圧（Ｖｒｅｆ１）に到達するまで前記供給電圧側スイッチ（ＳＷ１）及び前記基底電位側スイッチ（ＳＷ２）の電気的導通度を低い状態に保持するものである。従って、インダクタ電流ILが低負荷状態の電流よりも更に低い電流の状態になると前記供給電圧側スイッチ（ＳＷ１）及び前記基底電位側スイッチ（ＳＷ２）の電気的導通度の低い状態を保持する期間が負荷ZLに流れる電流に応じて延長されるため、低導通度とされた基底電位側スイッチ（ＳW２）を介してゼロアンペア以下の負の逆流電流としての平滑インダクタＬ１に流れる電流ＩＬの電流値を低減することが可能となる（図２参照）。
【００１９】
本発明の更に別な代表的なものの概要を簡単に説明すれば、下記の通りである。
【００２０】
本発明に係わるスイッチングレギュレーの動作方法は、以下の第１から第４の処理を含む。
【００２１】
すなわち、第１の処理は、電気的導通度が高い状態に制御された供給電圧側スイッチ（ＳＷ１）を介して電圧入力端子（ＶＩＮ）からインダクタ素子（Ｌ１）を通して負荷（ＺＬ）に電力を供給する。
【００２２】
第２の処理は、前記第１の処理の後、前記負荷（ＺＬ）の側より直列形態に接続された容量素子（Ｃ１）とインピーダンス素子（Ｒ１）とを含み前記インダクタ素子（Ｌ１）に並列接続された当該インピーダンス素子と容量素子との間の接続ノード（ｎ２）の電圧の上昇に応じて形成される第1検出電圧が第１スレッシュホールド電圧に上昇することで前記供給電圧側スイッチ（ＳＷ１）の電気的導通度が低い状態に制御されるとともに基底電位側スイッチ（ＳＷ２）の電気的導通度が高い状態に制御される。
【００２３】
第3の処理は、前記第2の処理の後、第1検出電圧が第２スレッシュホールド電圧まで低下することで基底電圧側スイッチ（ＳＷ2）の導通度が低い状態に制御される。
【００２４】
第4の処理は、前記第3の処理の後、前記負荷（ＺＬ）に供給される出力電圧（Ｖｏｕｔ）の低下に応じて形成される第２検出電圧（Ｖｎ３）が第1スレッシュホールド電圧（Ｖｒｅｆ１）に低下した時の検出に応答して前記供給電圧側スイッチ（ＳＷ１）の電気的導通度を高い状態に制御するとともに前記基底電位側スイッチ（ＳW２）の電気的導通度を低い状態に制御する（図１、図２参照）。
【００２５】
上記した処理によれば、インダクタ電流ILが低負荷状態の電流よりも更に低い電流の状態、言い換えると負荷ＺＬに流れる電流ＩＺＬが微小電流の超低負荷の状態に遷移すると、第１検出電圧（Ｖｎ２）が第２スレッシュホールド電圧（Ｖｒｅｆ１＋Ｖｈｙｓ）よりも低い第３スレッシュホールド電圧（Ｖｒｅｆ１）に低下した時の第1検出回路（Ｈ−ＣＯＭ）による検出に応答してスイッチングコントローラ（１００）は基底電位側スイッチ（ＳW２）の電気的導通度を低い状態に制御して、第2検出電圧（ＶＮ３）が第1検出電圧（Ｖｒｅｆ１）に到達するまで前記供給電圧側スイッチ（ＳＷ１）及び前記基底電位側スイッチ（ＳＷ２）の電気的導通度を低い状態に保持するものである。従って、インダクタ電流ILが低負荷状態の電流よりも更に低い電流の状態になると前記供給電圧側スイッチ（ＳＷ１）及び前記基底電位側スイッチ（ＳＷ２）の電気的導通度の低い状態を保持する期間が負荷ZLに流れる電流に応じて延長されるため、低導通度とされた基底電位側スイッチ（ＳW２）を介してゼロアンペア以下の負の逆流電流としての平滑インダクタＬ１に流れる電流ＩＬの電流値を低減することが可能となる（図２参照）。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２７】
すなわち、回生電流を流す基底電位側スイッチを双方向で電流を流すスイッチで構成するに際して、スイッチングレギュレータで駆動される負荷に流れる電流が非常に小さな超軽負荷状態となった場合における負荷とスイッチングレギュレータとの間の逆流電流の値を低減することで電力変換効率を向上することが可能なスイッチングレギュレータを提供することができる。
【発明を実施するための最良の形態】
【００２８】
≪スイッチングレギュレータの回路構成≫
図１は、本発明の一つの実施形態によるスイッチングレギュレータの回路構成を示す回路図である。ここでは、図３と同様な回路と回路素子との説明は重複を避けるために省略する。図１の回路の特徴は、スイッチングコントローラ１００が、負荷ＺＬの出力電圧Ｖｏｕｔに応じて負荷ノードｎ３に形成される第２検出電圧Ｖｎ３が第1スレッシュホールド電圧Ｖｒｅｆ１に低下した時の第２検出回路Ｒ−ＣＯＭによる検出に応答して供給電圧側スイッチＳＷ１と基底電位側スイッチＳW２とをそれぞれ高導通度と低導通度とに制御する。また更なる特徴は、スイッチングコントローラ１００が、電圧形成回路Ｃ１，Ｒ１のインピーダンス素子Ｒ１と容量素子Ｃ１との間の接続ノードｎ２の電圧に応じて形成される第１検出電圧Ｖｎ２が第２スレッシュホールド電圧Ｖｒｅｆ１＋Ｖｈｙｓに上昇した時の第1検出回路Ｈ−ＣＯＭによる検出に応答して供給電圧側スイッチＳＷ１と基底電位側スイッチＳW２とをそれぞれ低導通度と高導通度とに制御する。その結果、この第１検出電圧Ｖｎ２が第２スレッシュホールド電圧Ｖｒｅｆ１＋Ｖｈｙｓよりも低い第３スレッシュホールド電圧Ｖｒｅｆ１に低下した時の第1検出回路Ｈ−ＣＯＭによる検出に応答してスイッチングコントローラ１００が基底電位側スイッチＳW２を低導通度に制御することも図１の回路の特徴である。
【００２９】
尚、負荷ＺＬは、携帯電話、ＰＤＡ(Personal Digital Assist)機器、ＨＤＤ使用の携帯型ミュージックプレイヤー等のモバイル機器のマイクロプロセッサのような能動負荷である。この能動負荷がアクティブ状態からスタンバイ状態やスリープ状態に遷移することで、負荷ＺＬに流れる電流ＩＺＬの電流値は大きく減少する。ＰＳはモバイル機器の搭載バッテリーで、このバッテリーから非安定化された入力直流電圧Ｖｉｎが電圧入力端子ＶＩＮに供給される。
【００３０】
尚、特に制限されるものではないが、ローパスフィルタを構成するために、平滑インダクタＬ１は１〜３μＨのインダクタンス、平滑キャパシタＣ０は２〜４μＦのキャパシタンスである。また、電圧形成回路Ｃ１，Ｒ１のインピーダンス素子Ｒ１は数百ＫΩの抵抗値とされ、容量素子Ｃ１は１０ｐＦのキャパシタンスとなっている。
【００３１】
従って、負荷ＺＬに流れる電流ＩＺＬが大電流である重負荷の状態から低負荷状態の電流よりも更に低い電流の状態、言い換えると負荷ＺＬに流れる電流ＩＺＬが微小電流の超低負荷の状態に遷移すると、負荷ＺＬに供給される出力電圧Ｖｏｕｔに応じて形成される第２検出電圧Ｖｎ３が第1スレッシュホールド電圧Ｖｒｅｆ１まで低下する時間は大電流から微小電流への変化によって大きく延長される。これに対して、電圧形成回路Ｃ１，Ｒ１のインピーダンス素子Ｒ１と容量素子Ｃ１との間の接続ノードｎ２の電圧に応じて形成される第１検出電圧Ｖｎ２が第３スレッシュホールド電圧Ｖｒｅｆ１まで低下する時間は、負荷電流の大幅に減少にもかかわらずそれほどは延長されずほぼ一定である。その理由は、大インダクタンスの平滑インダクタＬ１による交流信号の遮蔽効果と負荷ＺＬのインピーダンスや電流ＩＺＬで決定されるインピーダンスよりもインピーダンス素子Ｒ１が高インピーダンスであることの効果と考えられる。
【００３２】
高インピーダンスのインピーダンス素子Ｒ１とオン状態の基底電圧側スイッチＳＷ２とを介して第１検出電圧Ｖｎ２が第３スレッシュホールド電圧Ｖｒｅｆ１のレベルまで放電される時間は、負荷電流の減少によってそれほどは延長されずほぼ一定である。
【００３３】
第２検出回路Ｒ−ＣＯＭに供給される第1スレッシュホールド電圧Ｖｒｅｆ１と第1検出回路Ｈ−ＣＯＭに供給される第３スレッシュホールド電圧Ｖｒｅｆ１とは特に制限されないものの、例えば当業者に周知であるバンドキャップ電圧発生回路ＶＲＥＦから発生される温度変動にも補償されて電源電圧変動にも補償されたシリコンの安定なバンドギャップ電圧から生成されている。その結果、非安定化された入力直流電圧Ｖｉｎの電圧変動や温度変動や負荷変動に対しても、負荷ＺＬに供給される出力電圧Ｖｏｕｔもしくは出力電圧Ｖｏｕｔに応じて負荷ノードｎ３に形成される第２検出電圧Ｖｎ３のいずれのレベルをも、安定なシリコンバンドギャップ電圧に維持することができる。これは、第1検出回路Ｈ−ＣＯＭ、第２検出回路Ｒ−ＣＯＭ、スイッチングコントローラ１００、供給電圧側スイッチＳＷ１、基底電圧側スイッチＳＷ２、平滑インダクタＬ１と平滑キャパシタＣ０とからなるローパスフィルタで構成された負帰還制御回路によるものである。
【００３４】
≪スイッチングレギュレータの回路動作≫
図２は、図１に示した本発明の一つの実施形態によるスイッチングレギュレータの回路動作を説明する図である。
【００３５】
時刻ｔ１にて、負荷ＺＬに供給される出力電圧Ｖｏｕｔに応じて形成される第２検出電圧Ｖｎ３が第1スレッシュホールド電圧Ｖｒｅｆ１に低下した時の第２検出回路Ｒ−ＣＯＭによるハイレベル検出出力ＶＣＲに応答してスイッチングコントローラ１００は供給電圧側スイッチＳＷ１と基底電位側スイッチＳW２とをそれぞれ高導通度と低導通度とに制御する。すなわち、第２検出回路Ｒ−ＣＯＭの電圧検出出力ＶＣＲに応答してスイッチングコントローラ１００は供給電圧側スイッチＳＷ１の駆動信号Ｇ−１をハイレベルにし基底電圧側スイッチＳＷ２の駆動信号Ｇ−２をローレベルとする。供給電圧側スイッチＳＷ１はオンとなり、基底電圧側スイッチＳＷ２はオフとなり、接続ノードｎ１の電圧Ｖｎ１は入力直流電圧Ｖｉｎとなる。この間に、接続ノードｎ２の電圧Ｖｎ２と接続ノードｎ３の電圧Ｖｎ３と平滑インダクタＬ１に流れる電流ＩＬとは増加する。
【００３６】
時刻ｔ２にて、電圧形成回路Ｃ１，Ｒ１のインピーダンス素子Ｒ１と容量素子Ｃ１との間の接続ノードｎ２の電圧に応じて形成される第１検出電圧Ｖｎ２が第２スレッシュホールド電圧Ｖｒｅｆ１＋Ｖｈｙｓに上昇した時の第1検出回路Ｈ−ＣＯＭによる検出に応答してスイッチングコントローラ１００はＳＷ１とＳＷ２とをそれぞれ低導通度と高導通度とに制御する。すなわち、接続ノードｎ２の電圧Ｖｎ２が高入力スレッシュホールドＶｒｅｆ１＋Ｖｈｙｓよりも上昇すると、電圧検出回路Ｈ−ＣＯＭの電圧検出出力に応答してスイッチングコントローラ１００は供給電圧側スイッチＳＷ１の駆動信号Ｇ−１をローレベルにし基底電圧側スイッチＳＷ２の駆動信号Ｇ−２をハイレベルとする。供給電圧側スイッチＳＷ１はオフとなり、基底電圧側スイッチＳＷ２はオンとなり、接続ノードｎ１の電圧Ｖｎ１は基底電位ＧＮＤとなる。この間に、接続ノードｎ２の電圧Ｖｎ２と接続ノードｎ３の電圧Ｖｎ３と平滑インダクタＬ１に流れる電流ＩＬとは低下する。
【００３７】
時刻ｔ３にて、電圧形成回路Ｃ１，Ｒ１のインピーダンス素子Ｒ１と容量素子Ｃ１との間の接続ノードｎ２の電圧に応じて形成される第１検出電圧Ｖｎ２が第２スレッシュホールド電圧Ｖｒｅｆ１＋Ｖｈｙｓよりも低い第３スレッシュホールド電圧Ｖｒｅｆ１に低下する。この時の第1検出回路Ｈ−ＣＯＭによる検出に応答して、スイッチングコントローラ１００は基底電位側スイッチＳW２の電気的導通度を低い状態に制御する。すなわち、接続ノードｎ２の電圧Ｖｎ２が低入力スレッシュホールドＶｒｅｆ１よりも低下すると、電圧検出回路Ｈ−ＣＯＭの電圧検出出力に応答してスイッチングコントローラ１００は基底電圧側スイッチＳＷ２の駆動信号Ｇ−２をローレベルとする。この時刻ｔ３と略同時に、負荷ＺＬに供給される出力電圧Ｖｏｕｔに応じて形成される第２検出電圧Ｖｎ３が第1スレッシュホールド電圧Ｖｒｅｆ１に低下する。その結果、第２検出回路Ｒ−ＣＯＭの電圧検出出力ＶＣＲに応答してスイッチングコントローラ１００は供給電圧側スイッチＳＷ１の駆動信号Ｇ−１をハイレベルにし基底電圧側スイッチＳＷ２の駆動信号Ｇ−２をローレベルとする。供給電圧側スイッチＳＷ１はオンとなり、基底電圧側スイッチＳＷ２はオフとなり、接続ノードｎ１の電圧Ｖｎ１は入力直流電圧Ｖｉｎとなる。この間に、接続ノードｎ２の電圧Ｖｎ２と接続ノードｎ３の電圧Ｖｎ３と平滑インダクタＬ１に流れる電流ＩＬとは増加する。
【００３８】
時刻ｔ３から時刻ｔ８までは時刻ｔ１から時刻ｔ３までの動作と同様な動作が繰り返されるが、時刻ｔ１から時刻ｔ８までは負荷ＺＬに流れる電流ＩＺＬが大電流である重負荷の状態となっている。時刻ｔ８以降には負荷ＺＬに流れる電流ＩＺＬが小電流の低負荷の状態に遷移しており、時刻ｔ８から時刻ｔ９までの負荷ＺＬに供給される出力電圧Ｖｏｕｔに応じて形成される第２検出電圧Ｖｎ３が第1スレッシュホールド電圧Ｖｒｅｆ１に低下する期間が延長されている。時刻ｔ９にて、負荷ＺＬに供給される出力電圧Ｖｏｕｔに応じて形成される第２検出電圧Ｖｎ３が第1スレッシュホールド電圧Ｖｒｅｆ１に低下する。この時の第２検出回路Ｒ−ＣＯＭによる検出に応答してスイッチングコントローラ１００は供給電圧側スイッチＳＷ１と基底電位側スイッチＳW２とをそれぞれ高導通度と低導通度に制御する。すなわち、第２検出回路Ｒ−ＣＯＭの電圧検出出力に応答してスイッチングコントローラ１００は供給電圧側スイッチＳＷ１の駆動信号Ｇ−１をハイレベルにし基底電圧側スイッチＳＷ２の駆動信号Ｇ−２をローレベルとする。供給電圧側スイッチＳＷ１はオンとなり、基底電圧側スイッチＳＷ２はオフとなり、接続ノードｎ１の電圧Ｖｎ１は入力直流電圧Ｖｉｎとなる。この間に、接続ノードｎ２の電圧Ｖｎ２と接続ノードｎ３の電圧Ｖｎ３と平滑インダクタＬ１に流れる電流ＩＬとは増加する。
【００３９】
時刻ｔ１０にて、電圧形成回路Ｃ１，Ｒ１のインピーダンス素子Ｒ１と容量素子Ｃ１との間の接続ノードｎ２の電圧に応じて形成される第１検出電圧Ｖｎ２が第２スレッシュホールド電圧Ｖｒｅｆ１＋Ｖｈｙｓに上昇する。この時の第1検出回路Ｈ−ＣＯＭによる検出に応答してスイッチングコントローラ１００は供給電圧側スイッチＳＷ１と基底電位側スイッチＳW２とをそれぞれ低導通度と高導通度に制御する。すなわち、接続ノードｎ２の電圧Ｖｎ２が高入力スレッシュホールドＶｒｅｆ１＋Ｖｈｙｓよりも上昇すると、電圧検出回路Ｈ−ＣＯＭの電圧検出出力に応答してスイッチングコントローラ１００は供給電圧側スイッチＳＷ１の駆動信号Ｇ−１をローレベルにし基底電圧側スイッチＳＷ２の駆動信号Ｇ−２をハイレベルとする。供給電圧側スイッチＳＷ１はオフとなり、基底電圧側スイッチＳＷ２はオンとなり、接続ノードｎ１の電圧Ｖｎ１は基底電位ＧＮＤとなる。この間に、接続ノードｎ２の電圧Ｖｎ２と接続ノードｎ３の電圧Ｖｎ３と平滑インダクタＬ１に流れる電流ＩＬとは低下する。
【００４０】
時刻ｔ１１にて、電圧形成回路Ｃ１，Ｒ１のインピーダンス素子Ｒ１と容量素子Ｃ１との間の接続ノードｎ２の電圧に応じて形成される第１検出電圧Ｖｎ２が第２スレッシュホールド電圧Ｖｒｅｆ１＋Ｖｈｙｓよりも低い第３スレッシュホールド電圧Ｖｒｅｆ１に低下する。この時の第1検出回路Ｈ−ＣＯＭによる検出に応答して、スイッチングコントローラ１００は基底電位側スイッチＳW２の電気的導通度を低い状態に制御する。
【００４１】
時刻ｔ１１から時刻ｔ１２までは、第2検出電圧Ｖｎ3が第1スレッシュホールド電圧Ｖｒｅｆ1より高いので供給電圧側スイッチＳＷ１と基底電圧側スイッチＳＷ２とはともにオフ状態に制御される。
【００４２】
時刻ｔ９から時刻ｔ１６までは供給電圧側スイッチＳＷ１のオン期間と基底電圧側スイッチＳＷ２のオン期間とは略互いに等しくなるようなスイッチング動作と供給電圧側スイッチＳＷ１と基底電圧側スイッチＳＷ２とはともにオフ状態に制御されるカットオフ動作とが繰り返されている。時刻ｔ１６以降には負荷ＺＬに流れる電流ＩＺＬが微小電流の超低負荷の状態に遷移しており、時刻ｔ１６から時刻ｔ１９までの負荷ＺＬに供給される出力電圧Ｖｏｕｔに応じて形成される第２検出電圧Ｖｎ３が第1スレッシュホールド電圧Ｖｒｅｆ１に低下する期間が更に延長されている。また時刻ｔ１７から時刻ｔ２２までは供給電圧側スイッチＳＷ１のオン期間と基底電圧側スイッチＳＷ２のオン期間はＶｏｕｔとＶｉｎの比に等しくなるようなスイッチング動作と、供給電圧側スイッチＳＷ１と基底電圧側スイッチＳＷ２とがともにオフ状態に制御されるカットオフ動作とが繰り返されている。ここで注目すべきことは、時刻ｔ１６以降の超低負荷状態においては、時刻ｔ１８から時刻ｔ１９までのカットオフ期間と、時刻ｔ２１から時刻ｔ２２までのカットオフ期間とでは、供給電圧側スイッチＳＷ１と基底電圧側スイッチＳＷ２とはともにオフ状態に制御され、さらにオフ期間は負荷ZLに流れる電流IZLの大きさに応じて変動するように制御されている。特に、供給電圧側スイッチＳＷ１と基底電圧側スイッチＳＷ２が共にオフとなる期間を負荷ZLに流れる電流IZLの大きさに応じて変動するように制御する。これにより、インダクタ電流がゼロアンペアとなったときに基底電圧側スイッチＳＷ２がオフ状態になり、ゼロアンペア以下の負の逆流電流が平滑インダクタＬ１に流れることが防止されていることに注目されたい。
【００４３】
尚、実際は、時刻ｔ２、…の瞬間では供給電圧側スイッチＳＷ１と基底電圧側スイッチＳＷ２とはともにオフ状態に制御され、そのわずか後に基底電圧側スイッチＳＷ２がオフ状態からオン状態に制御されている。時刻ｔ３、…の瞬間では供給電圧側スイッチＳＷ１と基底電圧側スイッチＳＷ２とはともにオフ状態に制御されて、そのわずか後に供給電圧側スイッチＳＷ１がオフ状態からオン状態に制御されている。このような制御により、供給電圧側スイッチＳＷ１と基底電圧側スイッチＳＷ２とにスイッチング切り換えによる大きな貫通電流が流れるのが防止されている。
【００４４】
≪その他の実施形態≫
以下に、本発明のその他の実施形態を説明する。
【００４５】
図５は本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。同図において、図１のヒステリシス特性を有するコンパレータＨ−ＣＯＭの代わりに通常のコンパレータＣＭＰを用い、このコンパレータＣＭＰに入力される参照電圧ＶｈｙｓをコンパレータＣＭＰの出力で制御されるスイッチＳＷ３でレベルが切り換えられるようにしたものである。
【００４６】
図６は本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。同図においては、ヒステリシス特性を有するコンパレータＨ−ＣＯＭは、コンパレータＣＭＰ１、ＣＭＰ２、ＲＳフリップフロップ回路１０３とで構成されている。コンパレータＣＭＰ１の非反転入力端子にノードｎ２の検出電圧Ｖｎ２が印加され、反転入力端子に参照電圧Ｖｒｅｆ１が印加されている。コンパレータＣＭＰ２の非反転入力端子にノードｎ２の検出電圧Ｖｎ２が印加され、反転入力端子に参照電圧Ｖｒｅｆ１−Ｖｈｙｓが印加されている。ＲＳフリップフロップ回路１０３のリセット入力ＲはコンパレータＣＭＰ１からの非反転出力で駆動されて、セット入力ＳはコンパレータＣＭＰ２からの反転出力で駆動される。ノードｎ２の検出電圧Ｖｎ２が参照電圧Ｖｒｅｆ１−Ｖｈｙｓに低下するとセット入力Ｓがハイレベルに駆動され、ＲＳフリップフロップ回路１０３の出力Ｑはローレベルからハイレベルに変化する。これに応答して、スイッチングコントローラ１００は供給電圧側スイッチＳＷ１をオフ状態からオン状態に制御して、基底電圧側スイッチＳＷ２をオン状態からオフ状態に制御する。ノードｎ２の検出電圧Ｖｎ２が参照電圧Ｖｒｅｆ１に上昇するとリセット端子Ｒがハイレベルに駆動されて、ＲＳフリップフロップ回路１０３の出力Ｑはハイレベルからローレベルに変化する。これに応答して、スイッチングコントローラ１００は供給電圧側スイッチＳＷ１をオン状態からオフ状態に制御し、基底電圧側スイッチＳＷ２をオフ状態からオン状態に制御する。
【００４７】
図７は本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。同図においては、図１のインピーダンス素子の抵抗Ｒ１は抵抗ＲＦ２と容量Ｃｆ２との直列接続で置換され、図１の容量Ｃ１は容量Ｃｆ３で置換されている。Ｃｆ２＞Ｃｆ３の容量の関係に設定することによって、インダクタＬ１の直列抵抗Ｒｄｃｒの影響を低減することが可能となる。
【００４８】
これまで説明した実施形態の電圧形成回路Ｃ１，Ｒ１の間のローパスフィルタの平滑インダクタの場所に、ダイオード、スイッチ、トランスを配置しても、同様な効果が得られる。
【００４９】
図８は本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。同図においては、これまで説明した実施形態でのローパスフィルタの平滑インダクタの場所にダイオードＤ２が配置され、非安定化された入力直流電圧Ｖｉｎが供給される電圧入力端子ＶＩＮとダイオードＤ２のアノードとの間に平滑インダクタＬ１が接続されている。誤差増幅器ＥＡ２は出力電圧Ｖｏｕｔを分圧抵抗Ｒ４、Ｒ５で分圧したフィードバック電圧Ｖｆｂ１を基準電圧Ｖｒｅｆ１と比較する。誤差増幅器ＥＡ２の出力電圧Ｖｅｒｒまで出力ノードｎ３の電圧Ｖｎ３が低下すると、第２検出回路Ｒ−ＣＯＭがハイレベル出力ＶＣＲを出力して、スイッチングコントローラ１００は基底電位側スイッチであるスイッチＳＷ３をオフ状態に制御する。すると電圧入力端子ＶＩＮに供給された非安定化された入力直流電圧Ｖｉｎから平滑インダクタＬ１と供給電圧側スイッチであるダイオードＤ２とを介して出力の負荷ＲＬに電流が流れ、負荷ＺＬに供給される出力電圧Ｖｏｕｔもしくは出力電圧Ｖｏｕｔに応じて負荷ノードｎ３に形成される第２検出電圧Ｖｎ３のいずれのレベルも上昇する。インピーダンス素子Ｒｆと容量素子Ｃｆ２との間の接続ノードｎ２の第１検出電圧Ｖｎ２が誤差増幅器ＥＡ２の出力電圧Ｖｅｒｒを参照電圧とする高ヒステリシス電圧まで上昇する。すると、スイッチングコントローラ１００はスイッチＳＷ３をオン状態に制御する。すると、基底電位側スイッチのスイッチＳＷ３は平滑インダクタＬ１の回生電流を流し始めるので、負荷ＺＬに供給される出力電圧Ｖｏｕｔもしくは出力電圧Ｖｏｕｔに応じて負荷ノードｎ３に形成される第２検出電圧Ｖｎ３のいずれのレベルも低下する。接続ノードｎ２の第１検出電圧Ｖｎ２が誤差増幅器ＥＡ２の出力電圧Ｖｅｒｒを参照電圧とする低ヒステリシス電圧まで低下すると、スイッチングコントローラ１００はスイッチＳＷ３をオフ状態に制御する。従って、供給電圧側スイッチであるダイオードＤ２が大きな逆方向リーク電流を流す場合であっても、基底電位側スイッチであるスイッチＳＷ３がオフ状態に制御されるので、ゼロアンペア以下の負の逆流電流が平滑インダクタＬ１に流れることが防止されること可能となる。
【００５０】
図９は、図８のダイオードＤ２がスイッチＳＷ４により置換されている点と、図1に示したが供給電圧側スイッチＳＷ１と基底電位側スイッチＳＷ２とが平滑インダクタＬ１のスイッチングコントローラ１００側の端子に接続されている点とが、図８の実施形態との大きな違いであるが、基本的な動作は図８の実施形態と同様である。
【００５１】
図１０は本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。同図においては、これまで説明した実施形態でのローパスフィルタの平滑インダクタの場所に絶縁トランスＴＲが配置されている。この絶縁トランスＴＲの一次側コイルＬＴＲ１の両端の間に電圧形成回路Ｃｆ，Ｒｆが接続され、この電圧形成回路Ｃｆ，Ｒｆのインピーダンス素子Ｒｆと容量素子Ｃｆとの間の接続ノードｎ２の電圧に応じて第１検出電圧Ｖｎ２が形成される。絶縁トランスＴＲの二次側コイルＬＴＲ２からの出力電圧Ｖｏｕｔに基づくフィードバック電圧Ｖｆｂ１は、図８や図９のように出力電圧Ｖｏｕｔを分圧抵抗で分圧するのではない。フィードバック電圧Ｖｆｂ１は発光素子のホトダイオードＰＤ１と受光素子のホトトランジスタＰＴ１との組合せであるホトカップラーＰＣ１で形成されて、誤差増幅器ＥＡ２にて基準電圧Ｖｒｅｆ１と比較されて誤差出力電圧Ｖｅｒｒが形成されている。このフィードバック電圧Ｖｆｂ１の形成に際してホトカップラーＰＣ１は絶縁トランスＴＲの一次側コイルＬＴＲ１と二次側コイルＬＴＲ２とを電気的には絶縁している。しかし、ホトカップラーＰＣ１は、出力電圧Ｖｏｕｔに基づくフィードバック電圧Ｖｆｂ１を第１検出回路Ｈ−ＣＭＰにフィードバックする機能を持っている。負荷電流の大小に応じて変化する第２検出電圧Ｖｎ３は絶縁トランスＴＲの二次側コイルＬＴＲ２の発光素子のホトダイオードＰＤ２と受光素子のホトトランジスタＰＴ２との組合せであるホトカップラーＰＣ２で形成されて、第２検出回路Ｒ−ＣＯＭの入力に供給されている。
【００５２】
図１１は本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。同図においては、電圧形成回路Ｃ１，Ｒ１のインピーダンス素子Ｒ１と前記容量素子Ｃ１との間の接続ノードｎ２と基底電位である接地電圧ＧＮＤとの間に抵抗Ｒ２と容量Ｃ２との並列接続回路が接続されている。この実施形態では、Ｖｏｕｔ＝Ｒ２／（Ｒ１＋Ｒ２）・Ｖｒｅｆ１の関係の出力電圧Ｖｏｕｔを生成することができる。Ｒ１・Ｃ１＝Ｒ２・Ｃ２の時定数の関係を設定することにより、第１検出回路Ｈ−ＣＭＰでの位相の進みや遅れを小さくすることができる。
【００５３】
図１２は本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。同図においては、図１の実施形態の回路に分圧抵抗Ｒ４、Ｒ５と出力電圧Ｖｏｕｔを分圧抵抗Ｒ４、Ｒ５で分圧したフィードバック電圧ＦＢを基準電圧Ｖｒｅｆ１と比較する誤差増幅器ＥＡ２とが追加されている。この誤差増幅器ＥＡ２の出力電圧Ｖｅｒｒを基準にして第１検出回路Ｈ−ＣＯＭと第２検出回路Ｒ−ＣＯＭとが動作しているが、図１２の動作は図８とほぼ同様である。尚、図１２のスイッチングコントローラ１００と第１検出回路Ｈ−ＣＯＭと第２検出回路Ｒ−ＣＯＭと誤差増幅器ＥＡ２とは半導体集積回路の一枚の半導体チップ上に構成されることができる。
【００５４】
図１３は本発明の更に他の実施形態によるスイッチングレギュレータ構成用の半導体集積回路のチップ内部回路と外部回路とを示す回路図である。同図に示すように、半導体チップＣＨＩＰの上には、スイッチングコントローラ１００と、供給電圧Ｖｉｎが印加される電圧入力端子ＶＩＮとして適合化された第１外部端子Ｔ１と、基底電位ＧＮＤが印加されるように適合化された第２外部端子Ｔ２とが形成されている。半導体チップＣＨＩＰの上には、スイッチングコントローラ１００から出力される第１制御信号Ｇ−１のレベルに応答して第１外部端子Ｔ１と回路ノードｎ１との間の電気的導通度が制御される供給電圧側スイッチＳＷ１としてのＰチャンネルＭＯＳトランジスタＱＰと、スイッチングコントローラ１００から出力される第２制御信号Ｇ−２のレベルに応答して回路ノードｎ１と第２外部端子子Ｔ２との間の電気的導通度が制御される基底電位側スイッチとしてのＮチャンネルＭＯＳトランジスタＱＮも同様に形成されている。また、更に、回路ノードｎ１に接続されるように適合化された第３外部端子Ｔ３も同様に形成されている。尚、供給電圧側スイッチＳＷ１としてＮチャンネルＭＯＳトランジスタを使用する場合には、供給電圧側スイッチＳＷ１としてＮチャンネルＭＯＳトランジスタのゲートとソースとの間にブートストラップ容量を接続することが推奨される。このブートストラップ容量を省略する場合には、供給電圧側スイッチＳＷ１としてのＰチャンネルＭＯＳトランジスタが使用される。供給電圧側スイッチＳＷ１としてのＰチャンネルＭＯＳトランジスタＱＰが使用される場合には、スイッチングコントローラ１００から出力される第１制御信号Ｇ−１が反転されてＱＰのゲートに印加される。逆に、供給電圧側スイッチＳＷ１としてのNチャンネルＭＯＳトランジスタが使用される場合には、スイッチングコントローラ１００から出力される第１制御信号Ｇ−１が反転されることなくＮＭＯＳのゲートに印加される。
【００５５】
この第３外部端子Ｔ３は、この半導体チップＣＨＩＰの外部で平滑インダクタＬ１と平滑キャパシタＣ０とからなるローパスフィルタの入力端子である平滑インダクタＬ１の一端に接続されるように適合化されている。平滑インダクタＬ１の他端と基底電位である接地電圧ＧＮＤとの間に接続される平滑キャパシタＣｏの両端と並列に、負荷ＺＬが接続可能である。
【００５６】
この半導体チップＣＨＩＰの外部で電圧入力端子ＶＩＮに供給電圧Ｖｉｎが印加されることにより負荷ＺＬに供給される出力電圧Ｖｏｕｔがローパスフィルタの出力端子である平滑インダクタＬ１の他端から発生するように半導体チップＣＨＩＰとローパスフィルタＬ１、Ｃｏとはスイッチングレギュレータを構成するものである。電圧入力端子ＶＩＮに印加される供給電圧Ｖｉｎの極性が正電圧であれば、出力電圧Ｖｏｕｔの極性も正電圧である。
【００５７】
尚、この半導体チップＣＨＩＰは、負荷ＺＬの側より直列形態に接続された容量素子Ｃ１とインピーダンス素子Ｒ１とを含んでいる。従って、第３外部端子Ｔ３と第５外部端子Ｔ５とを介して外部の平滑インダクタＬ１に並列接続されることが可能な電圧形成回路Ｃ１，Ｒ１がチップ内蔵回路として半導体チップＣＨＩＰの上に形成されている。他の実施形態としては、この電圧形成回路Ｃ１，Ｒ１がチップ外部回路として半導体チップＣＨＩＰの外部に形成されることも可能である。
【００５８】
更に、半導体チップＣＨＩＰは、電圧形成回路Ｃ１，Ｒ１のインピーダンス素子Ｒ１と容量素子Ｃ１との間の接続ノードｎ２の電圧に応じて形成される第１検出電圧Ｖｎ２の変化を検出して検出結果をスイッチングコントローラ１００に出力する第１検出回路Ｈ−ＣＯＭを有している。更に、半導体チップＣＨＩＰは、負荷ＺＬに供給される出力電圧Ｖｏｕｔに応じて形成される第２検出電圧Ｖｎ３の変化を検出して検出結果をスイッチングコントローラ１００に出力する第２検出回路Ｒ−ＣＯＭをも有している。また、負荷ＺＬの電流の大小で変化する出力電圧Ｖｏｕｔに応じて負荷ノードｎ３に形成される第２検出電圧Ｖｎ３は第４外部端子Ｔ４を介して第２検出回路Ｒ−ＣＯＭに供給されている。
【００５９】
このスイッチングコントローラ１００は、第２検出電圧Ｖｎ３が第1スレッシュホールド電圧Ｖｒｅｆ１に低下した時の第２検出回路Ｒ−ＣＯＭによる検出に応答して供給電圧側スイッチＳＷ１と基底電位側スイッチＳW２とをそれぞれ高導通度と低導通度に制御する。その結果、第１検出電圧Ｖｎ２が第２スレッシュホールド電圧Ｖｒｅｆ１＋Ｖｈｙｓに上昇した時の第1検出回路Ｈ−ＣＯＭによる検出に応答してスイッチングコントローラ１００は供給電圧側スイッチＳＷ１と基底電位側スイッチＳW２とをそれぞれ低導通度と高導通度に制御する。その結果、第１検出電圧Ｖｎ２が第２スレッシュホールド電圧Ｖｒｅｆ１＋Ｖｈｙｓよりも低い第３スレッシュホールド電圧Ｖｒｅｆ１に低下した時の第1検出回路Ｈ−ＣＯＭによる検出に応答してスイッチングコントローラ１００は基底電位側スイッチＳW２の電気的導通度を低い状態に制御するものである。
【００６０】
このように、図１３に示した本発明の他の実施形態による半導体集積回路のチップ内部回路と外部回路とからなるスイッチングレギュレータは図１の本発明の一実施形態によるスイッチングレギュレータと同様な回路動作を実現するものであるため、負荷ＺＬに流れる電流ＩＺＬが微小電流の超低負荷の状態では、基底電圧側スイッチＳＷ２がオフ状態に制御されて、ゼロアンペア以下の負の逆流電流が平滑インダクタＬ１に流れることが防止されることができる。
【００６１】
尚、第４外部端子Ｔ４を第５外部端子Ｔ５に統一して、第２検出回路Ｒ−ＣＯＭにより検出される第２検出電圧Ｖｎ３をチップ内蔵回路の電圧形成回路Ｃ１，Ｒ１の容量素子Ｃ１の一端から半導体チップＣＨＩＰの内部配線を介して第２検出回路Ｒ−ＣＯＭに供給することもできる。
【００６２】
尚、図１３に示した本発明の他の実施形態にのみ限定されるものではなく、本発明の実施形態による半導体集積回路は図５から図１２までのいずれの実施形態と同様な回路を採用することができる。その際には、平滑インダクタと平滑キャパシタと負荷とは半導体チップ外部の外部回路とされ、それ以外の回路と回路素子とは可能な限り半導体チップの内部回路とされる。
【００６３】
図１４は図１３の実施形態におけるスイッチングコントローラ１００の内部構成の一例を示す回路図である。同図には、スイッチングコントローラ１００だけではなく、供給電圧側スイッチＳＷ１としてのＰチャンネルＭＯＳトランジスタＱＰ、基底電位側スイッチとしてのＮチャンネルＭＯＳトランジスタＱＮ、第１検出回路Ｈ−ＣＯＭ、第２検出回路Ｒ−ＣＯＭも示されている。既に説明したように、第２検出回路Ｒ−ＣＯＭに供給される第1スレッシュホールド電圧Ｖｒｅｆ１と第1検出回路Ｈ−ＣＯＭに供給される第３スレッシュホールド電圧Ｖｒｅｆ１とを例えば当業者に周知であるバンドキャップ電圧発生回路ＶＲＥＦから発生される温度変動にも補償されて電源電圧変動にも補償されたシリコンの安定なバンドギャップ電圧１．２ボルトとされている。第１検出回路Ｈ−ＣＯＭと第２検出回路Ｒ−ＣＯＭとはこのバンドギャップ電圧１．２ボルトであるスレッシュホールド電圧Ｖｒｅｆ１を基準にして抵抗Ｒ１と容量素子Ｃ１との接続ノードｎ２の電圧Ｖｎ２や負荷ＺＬに供給される出力電圧Ｖｏｕｔの低下に応じて形成される第1検出電圧Ｖｎ３のレベルを検出している。従って、第１検出回路Ｈ−ＣＯＭと第２検出回路Ｒ−ＣＯＭとは比較的低電圧で動作しているので、スイッチングコントローラ１００の内部回路のうち、この第１検出回路Ｈ−ＣＯＭと第２検出回路Ｒ−ＣＯＭからの出力信号が印加される回路部分も同様に比較的低電圧で動作することができる。また、基底電位である接地電位ＧＮＤに接続された基底電位側スイッチとしてのＮチャンネルＭＯＳトランジスタＱＮを駆動するスイッチングコントローラ１００の基底電位側スイッチ駆動出力回路ＩＮＶ１１も同様に比較的低電圧で動作することができる。しかし、電圧入力端子ＶＩＮに印加される約５ボルトの供給電圧Ｖｉｎに接続された供給電圧側スイッチＳＷ１としてのＭＯＳトランジスタＱＰを駆動するスイッチングコントローラ１００の供給電圧側スイッチを駆動する駆動出力回路は比較的高電圧で動作する必要がある。従って、ＰチャンネルＭＯＳトランジスタＱＰを駆動する駆動出力回路は、低電圧ＬＶから高電圧ＨＶを形成するレベルシフト回路ＬＶＳによって構成されている。この高電圧動作のレベルシフト回路ＬＶＳ以外のスイッチングコントローラ１００の内部回路は低電圧動作回路によって構成されている。
【００６４】
第１検出回路Ｈ−ＣＯＭ、第２検出回路Ｒ−ＣＯＭの出力と二つのフリップフロップ回路ＦＦ１、ＦＦ２のセット入力Ｓやリセット入力Ｒの間の従属接続された二つのインバータの群ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６と従属接続されたＮＯＲ回路ＮＯＲ１、インバータＩＮＶ７とはタイミング整合機能を持っている。すなわち、これらの回路は、第１検出回路Ｈ−ＣＯＭ、第２検出回路Ｒ−ＣＯＭの出力に応答する二つのフリップフロップ回路ＦＦ１、ＦＦ２のセット入力Ｓやリセット入力Ｒでの応答タイミングをほぼ同時となるようにタイミング整合の機能を持っている。
【００６５】
負荷ＺＬに供給される出力電圧Ｖｏｕｔの低下に応じて形成される第２検出電圧Ｖｎ３が第1スレッシュホールド電圧Ｖｒｅｆ１に低下した時の第２検出回路Ｒ−ＣＯＭによるハイレベルの検出出力信号ＶＣＲがインバータの群ＩＮＶ１、ＩＮＶ２を介してフリップフロップ回路ＦＦ１のセット入力Ｓに印加されている。その結果、ＦＦ１の反転出力／Ｑ（ｇ−１）はハイレベルからローレベルに変化する。同様に、このハイレベルの検出出力信号ＶＣＲが従属接続されたＮＯＲ回路ＮＯＲ１、インバータＩＮＶ７を介してフリップフロップ回路ＦＦ２のリセット入力Ｒに印加されている。その結果、ＦＦ２の非反転出力Ｑ（ｇ−２）もハイレベルからローレベルに変化する。ＦＦ１の反転出力／Ｑ（ｇ−１）はハイレベルからローレベルに変化するとともに、ＦＦ２の非反転出力Ｑ（ｇ−２）もハイレベルからローレベルに変化する。このスイッチ期間において、供給電圧側スイッチＳＷ１としてのＰチャンネルＭＯＳトランジスタＱＰと基底電位側スイッチとしてのＮチャンネルＭＯＳトランジスタＱＮとが同時にオン状態となって両者に大きな貫通電流が流れる可能性を否定できない。そこでこの１４図に示した実施形態においては、この貫通電流の値を低減する工夫がなされている。
【００６６】
すなわち、この工夫の原理は、両者の同時オン状態の期間を低減することである。より好ましい工夫は、両者のスイッチ切り換え動作では必ず両者同時オフの状態を経由して状態遷移動作を実行することである。
【００６７】
この工夫が、ＮＯＲ回路ＮＯＲ２、インバータＩＮＶ１０、従属接続された二つのインバータＩＮＶ８、ＩＮＶ９、ＮＡＮＤ回路ＮＡＮＤ１、インバータＩＮＶ１１である。ＮＯＲ回路ＮＯＲ２とインバータＩＮＶ１０とはＦＦ２の非反転出力Ｑ（ｇ−２）に応答するインバータＩＮＶ８、ＩＮＶ９からの遅延信号とＦＦ１の反転出力信号／Ｑ（ｇ−１）とのＯＲ信号処理を実行する。従って、スイッチ期間においてハイレベル期間の長い駆動信号Ｇ−１を高電圧動作のレベルシフト回路ＬＶＳが出力して、供給電圧側スイッチＳＷ１としてのＰチャンネルＭＯＳトランジスタＱＰがオン状態となるタイミングを遅延する。同様に、ＮＡＮＤ回路ＮＡＮＤ１とインバータＩＮＶ１１とはＦＦ２の非反転出力信号／Ｑ（ｇ−２）とこの非反転出力信号／Ｑ（ｇ−２）の遅延信号とのＡＮＤ信号処理を実行する。スイッチ期間において、ハイレベル期間の短い駆動信号Ｇ−２をインバータＩＮＶ１１が出力して、基底電位側スイッチとしてのＮチャンネルＭＯＳトランジスタＱＮがオフ状態となるタイミングを早める。このように、ＭＯＳトランジスタＱＰがオン状態となるタイミングを遅延して、ＮチャンネルＭＯＳトランジスタＱＮがオフ状態となるタイミングを早めることで貫通電流を低減することができる。
【００６８】
接続ノードｎ２の電圧Ｖｎ２が高入力スレッシュホールドＶｒｅｆ１＋Ｖｈｙｓよりも上昇すると、電圧検出回路Ｈ−ＣＯＭの電圧検出出力ＯＵＴ１はローレベルからハイレベルに変化する。このハイレベルの電圧検出出力ＯＵＴ１がインバータＩＮＶ３、ＩＮＶ４を介してフリップフロップ回路ＦＦ１のリセット入力Ｒに印加されるので、ＦＦ１の反転出力／Ｑ（ｇ−１）はローレベルからハイレベルに変化する。同様に、このハイレベルの電圧検出出力ＯＵＴ１がインバータＩＮＶ５、ＩＮＶ６を介してフリップフロップ回路ＦＦ２のセット入力Ｓに印加されるので、ＦＦ２の非反転出力／Ｑ（ｇ−２）もローレベルからハイレベルに変化する。このスイッチ期間においても、ＮＯＲ回路ＮＯＲ２とインバータＩＮＶ１０とはＦＦ２の非反転出力Ｑ（ｇ−２）のインバータＩＮＶ８、ＩＮＶ９の遅延信号とＦＦ１の反転出力信号／Ｑ（ｇ−１）とのＯＲ信号処理を実行する。従って、スイッチ期間においてハイレベル期間の長い駆動信号Ｇ−１を高電圧動作のレベルシフト回路ＬＶＳが出力して、供給電圧側スイッチＳＷ１としてのＰチャンネルＭＯＳトランジスタＱＰがオフ状態となるタイミングを早める。同様にＮＡＮＤ回路ＮＡＮＤ１とインバータＩＮＶ１１とはＦＦ２の非反転出力信号／Ｑ（ｇ−２）とこの非反転出力信号／Ｑ（ｇ−２）の遅延信号とのＡＮＤ信号処理を実行する。スイッチ期間においてハイレベル期間の短い駆動信号Ｇ−２をインバータＩＮＶ１１が出力して、基底電位側スイッチとしてのＮチャンネルＭＯＳトランジスタＱＮがオン状態となるタイミングを遅延する。このように、ＰチャンネルＭＯＳトランジスタＱＰがオフ状態となるタイミングを早め、ＮチャンネルＭＯＳトランジスタＱＮがオン状態となるタイミングを遅延することで、貫通電流を低減することができる。
【００６９】
接続ノードｎ２の電圧Ｖｎ２が低入力スレッシュホールドＶｒｅｆ１よりも低下すると、電圧検出回路Ｈ−ＣＯＭの電圧検出出力ＯＵＴ２はローレベルからハイレベルに変化する。このハイレベルの電圧検出出力ＯＵＴ２が従属接続されたＮＯＲ回路ＮＯＲ１、インバータＩＮＶ７を介してフリップフロップ回路ＦＦ２のリセット入力Ｒに印加されるので、ＦＦ２の非反転出力Ｑ（ｇ−２）はハイレベルからローレベルに変化する。この非反転出力Ｑ（ｇ−２）はハイレベルからローレベルに変化は従属接続された二つのインバータＩＮＶ８、ＩＮＶ９を介することなくＮＡＮＤ回路ＮＡＮＤ１の上側入力に直接伝播される。従って、インバータＩＮＶ１１の駆動出力Ｇ−２は直ちにローレベルとなり、基底電位側スイッチとしてのＮチャンネルＭＯＳトランジスタＱＮがオフ状態となるタイミングを早める。このように、基底電位側スイッチとしてのＮチャンネルＭＯＳトランジスタＱＮがオフ状態となるタイミングを早めることで、負荷に流れる電流が非常に小さな超軽負荷状態となった場合の負荷とスイッチングレギュレータとの間の逆流電流の値を低減することができる。
【００７０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７１】
例えば、供給電圧側スイッチＳＷ１は、ダイオード、リレースイッチ等の双方向スイッチ、電界効果トランジスタやバイポーラトランジスタ等の双方向で電流が流れる半導体スイッチでも良く、ＭＥＳＦＥＴやＨＥＭＴトランジスタ、ＧａＡｓやＩｎＰやＳｉＧｅによるヘテロバイポーラトランジスタでも良い。
【００７２】
また、基底電位側スイッチＳＷ２は、リレースイッチ等の双方向スイッチ、電界効果トランジスタやバイポーラトランジスタ等の双方向で電流が流れる半導体スイッチでも良く、ＭＥＳＦＥＴやＨＥＭＴによる電界効果トランジスタ、ＧａＡｓやＩｎＰやＳｉＧｅによるヘテロバイポーラトランジスタでも良い。
【００７３】
スイッチングレギュレータのローパスフィルタの平滑インダクタＬ１はチップ外部のインダクタ素子以外に半導体チップ上に半導体プロセスで形成されるスパイラルコイルでも良く、半導体チップを封止するパッケージ内部のリードフレームの一部を利用するパッケージ内部のコイルでも良い。
【００７４】
また、ローパスフィルタの平滑キャパシタＣｏはチップ外部の容量素子以外に、半導体チップ上に半導体プロセスで形成されるチップ内蔵容量でも良く、半導体チップを封止するパッケージ内部で大きな半導体チップの上に搭載されるチップコンデンサでも良い。
【図面の簡単な説明】
【００７５】
【図１】本発明の一つの実施形態によるスイッチングレギュレータの回路構成を示す回路図である。
【図２】図１に示した本発明の一つの実施形態によるスイッチングレギュレータの回路動作を説明する図である。
【図３】本発明者らが本発明に先立って検討したスイッチングレギュレータの回路図である。
【図４】図３のスイッチングレギュレータの回路動作を説明する図である。
【図５】本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。
【図６】本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。
【図７】本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。
【図８】本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。
【図９】本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。
【図１０】本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。
【図１１】本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。
【図１２】本発明の他の実施形態によるスイッチングレギュレータの回路構成を示す回路図である。
【図１３】本発明の更に他の実施形態によるスイッチングレギュレータ構成用の半導体集積回路のチップ内部回路と外部回路とを示す回路図である。
【図１４】図１３の実施形態におけるスイッチングコントローラ１００の内部構成の一例を示す回路図である。
【符号の説明】
【００７６】
１００  スイッチングコントローラ、
ＶＩＮ  電圧入力端子
ｎ１  回路ノード
ＳＷ１  供給電圧側スイッチ
ＳW２  基底電位側スイッチ
ＧＮＤ  基底電位
Ｌ１  平滑インダクタ
Ｃｏ  平滑キャパシタ
ＺＬ  負荷
Ｖｏｕｔ  出力電圧
Ｃ１，Ｒ１  電圧形成回路
ｎ２  接続ノード
Ｖｎ２  第１検出電圧
Ｈ−ＣＯＭ  第１検出回路
Ｖｎ３  第２検出電圧
Ｒ−ＣＯＭ  第２検出回路
【図１】
2007116878.tif 000003
【図２】
2007116878.tif 000004
【図３】
2007116878.tif 000005
【図４】
2007116878.tif 000006
【図５】
2007116878.tif 000007
【図６】
2007116878.tif 000008
【図７】
2007116878.tif 000009
【図８】
2007116878.tif 000010
【図９】
2007116878.tif 000011
【図１０】
2007116878.tif 000012
【図１１】
2007116878.tif 000013
【図１２】
2007116878.tif 000014
【図１３】
2007116878.tif 000015
【図１４】
2007116878.tif 000016