(57)【要約】【課題】動作耐圧を向上させる。【解決手段】  前駆ゲート酸化膜３２Ｘ、対向する側壁を有するゲートポリシリコン層３１を具える構造体を準備する工程と、ゲートポリシリコン層と素子分離膜２４とを覆う本体部４４ａ、本体部から露出する素子形成領域２３に形成されてこれを複数の領域に分割する１又は２以上の遮蔽壁部４４ｂを含む第１レジストマスク４４を形成する工程と、不純物を回転斜め注入法により注入して、第１注入層６２ａ、第２注入層６２ｂ、第１注入層及び第２注入層よりも低い不純物濃度である第３注入層６２ｃとからなる注入層６２を形成する工程と、ゲートポリシリコン層の側壁を覆うサイドウォール３４を形成してゲート電極３０を形成する工程と、第２レジストマスク４６を用いて不純物を注入して、注入層にソース／ドレイン注入層６４を形成する工程とを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板の素子分離膜で画成されている素子形成領域に、前駆ゲート酸化膜、該前駆ゲート酸化膜上に、対向する側壁を有するゲートポリシリコン層を具える構造体を準備する工程と、
前記素子分離膜を覆う本体部、前記ゲートポリシリコン層の延在方向に沿って延在しており、前記本体部から露出する前記素子形成領域に形成されて前記素子形成領域を複数の領域に分割する１又は２以上の遮蔽壁部を含む不純物イオン注入用の第１レジストマスクを前記構造体に形成する工程と、
前記第１レジストマスクを用いて、前記基板に対し不純物を回転斜め注入法により注入して、ゲート長方向に沿って前記素子分離膜の端部の下側から前記ゲートポリシリコン層の端部の下側にわたって延在し、前記素子分離膜側に形成される第１注入層、前記ゲートポリシリコン層側に形成される第２注入層、前記遮蔽壁部の下側に前記第１注入層及び前記第２注入層と連続形成されかつ前記第１注入層及び前記第２注入層よりも低い不純物濃度である第３注入層とからなる注入層を形成する工程と、
前記第１レジストマスクを除去する工程と、
前記ゲートポリシリコン層の前記側壁を覆うサイドウォールを形成して前記ゲートポリシリコン層及び当該サイドウォールを含むゲート電極を形成する工程と、
不純物イオン注入用の第２レジストマスクを形成して、該第２レジストマスク及び前記ゲート電極から露出している前記基板に不純物を注入して、前記注入層にソース／ドレイン注入層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
基板の素子分離膜で画成されている素子形成領域に、前駆ゲート酸化膜、該前駆ゲート酸化膜上に、対向する側壁を有するゲートポリシリコン層を具える構造体を準備する工程と、
前記素子分離膜を覆う本体部、前記ゲートポリシリコン層の延在方向に沿って延在しており、前記本体部から露出する前記素子形成領域に形成されて前記素子形成領域を複数の領域に分割する遮蔽壁本体部、当該遮蔽壁本体部と前記本体部とを接続する第１接続部、及び前記遮蔽壁本体部とゲートポリシリコン層とを接続する第２接続部を有する１又は２以上の遮蔽壁部を含む不純物イオン注入用の第１レジストマスクを前記構造体に形成する工程と、
前記第１レジストマスクを用いて、前記基板に対し不純物を回転斜め注入法により注入して、ゲート長方向に沿って前記素子分離膜の端部の下側から前記ゲートポリシリコン層の端部の下側にわたって延在し、前記素子分離膜側に形成される第１注入層、前記ゲートポリシリコン層側に形成される第２注入層、前記遮蔽壁部の下側に前記第１注入層及び前記第２注入層と連続形成されかつ前記第１注入層及び前記第２注入層よりも低い不純物濃度である第３注入層とからなる注入層を形成する工程と、
前記第１レジストマスクを除去する工程と、
前記ゲートポリシリコン層の前記側壁を覆うサイドウォールを形成して前記ゲートポリシリコン層及び当該サイドウォールを含むゲート電極を形成する工程と、
不純物イオン注入用の第２レジストマスクを形成して、該第２レジストマスク及び前記ゲート電極から露出している前記基板に不純物を注入して、前記注入層にソース／ドレイン注入層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１レジストマスクを形成する工程は、前記ゲートポリシリコン層の一側壁から離間して当該一側壁に沿って延在している１つの前記遮蔽壁部を含む不純物イオン注入用第１レジストマスクを形成する工程であり、
前記注入層を形成する工程は、前記遮蔽壁部が非形成とされている側に、前記本体部から前記ゲートポリシリコン層の前記側壁に至る領域を含んで形成される第１注入層を形成し、かつ前記第２注入層及び前記第３注入層を非形成とする工程であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
素子分離膜が設けられている基板と、
前記素子分離膜が画成する素子形成領域に設けられているゲート酸化膜と、
前記ゲート酸化膜上に設けられていて、対向する側壁を有するゲートポリシリコン層及び当該ゲートポリシリコン層の前記側壁を覆うサイドウォールを含むゲート電極と、
前記ゲート電極の延在方向に直交する方向に沿って前記素子分離膜の端部の下側から前記ゲートポリシリコン層の端部の下側にわたって延在し、前記素子分離膜側に形成される第１注入層、前記ゲートポリシリコン層側に形成される第２注入層、前記第１注入層及び前記第２注入層と連続形成されかつ前記第１注入層及び前記第２注入層よりも低い不純物濃度である第３注入層からなる注入層と、
前記注入層に設けられているソース／ドレイン注入層と
を含むことを特徴とする半導体装置。
【請求項５】
素子分離膜が設けられている基板と、
前記素子分離膜が画成する素子形成領域に設けられているゲート酸化膜と、
前記ゲート酸化膜上に設けられていて、対向する側壁を有するゲートポリシリコン層及び当該ゲートポリシリコン層の前記側壁を覆うサイドウォールを含むゲート電極と、
前記ゲート電極の延在方向に直交する方向に沿って前記素子分離膜の端部の下側から前記ゲートポリシリコン層の端部の下側にわたって延在し、前記素子分離膜側に形成される第１注入層、前記ゲートポリシリコン層側に形成される第２注入層、前記第１注入層及び前記第２注入層よりも低い不純物濃度であって、前記第１注入層及び前記第２注入層と連続形成されて前記第１注入層及び前記第２注入層を分離する本体領域、当該本体領域に直交する方向に延在しており、前記本体領域及び前記ゲート電極に接触して前記第２注入層を分割しているゲート接触領域、及び前記本体領域に対して直交する方向に延在しており、前記本体領域及び前記素子分離膜に接触して前記第１注入層を分割している素子分離膜接触領域を含む第３注入層からなる注入層と、
前記注入層に設けられているソース／ドレイン注入層と
を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及びその製造方法に関し、特に動作耐圧が異なる複数種類のトランジスタ素子を具える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えば液晶ディスプレイドライバ用ＩＣに代表される半導体チップが具える低耐圧トランジスタ（動作電圧３．６Ｖ（ボルト）程度）及び高耐圧トランジスタ（動作電圧１２Ｖから１８Ｖ程度）に加えて中耐圧トランジスタ（動作電圧６Ｖから９Ｖ程度）を混載している半導体装置（半導体素子：トランジスタ）の製造工程、特にイオン注入による注入層の形成工程はいわゆる回転斜めイオン注入法により行われている。
【０００３】
特に中耐圧トランジスタの形成は、トランジスタの構成自体及び製造工程は高耐圧トランジスタと同様とし、ソース／ドレイン注入層への低下する印加電圧に許容される範囲でチャネル長を縮小することによって中耐圧トランジスタとしていた。
【０００４】
このような半導体装置の製造方法としては、例えば、ゲート電極の延在方向に対して、左右非対称な位置にｎ+不純物層を容易に製造することを目的として、ダミーゲートとして使用する第１のマスクパターンのドレイン側に近接して第２のマスクパターンを形成した後、ｎ+不純物層を形成する不純物を斜めイオン注入し、その後、このマスク材をエッチングしてダミーゲートの寸法を短くするとともに、第２のマスクパターンをエッチオフし、残った第１のマスクパターンを反転してゲート電極を形成することを特徴とする半導体装置の製造方法が知られている（特許文献１参照。）。
【０００５】
また、トランジスタの製造工程において、ソース側のゲート電極に対するオーバーラップを最小限に抑制してさらなる微細化を図ることを目的として、１）低濃度のＰ型不純物を含む注入層を形成した半導体基板上にゲート酸化膜を介してＮ型不純物を含むゲート電極を形成する工程と、２）ドレイン以外の部分、及びソースにおいてゲート電極端から一定距離だけ離れた部分にホトレジストを形成する工程と、３）Ｎ型不純物をウエハに対して垂直方向より３０度から６０度程度傾いた方向からイオン注入を行ってからウエハを一定の角度だけ回転させ、これを複数回繰り返すことにより第１のイオン注入を行い、ドレイン側のゲート電極端の直下及びソースの一部を除くソース／ドレイン領域に低濃度のＮ型不純物を含む注入層を形成する工程と、４）ゲート電極の脇に酸化シリコン膜で側壁を形成する工程と、５）ゲート電極及びゲート電極の脇に酸化シリコンで形成された側壁の直下を除くソース／ドレイン領域に第２のイオン注入を行うことにより高濃度のＮ型不純物を有するソース／ドレイン領域を形成する工程とを少なくとも有することを特徴とする半導体装置の製造方法が知られている（特許文献２参照。）。
【０００６】
さらに、ポケット層を有する半導体装置において、ポケット層のサイズを容易にかつ安定的に調整することを目的として、第１導電型の半導体基板上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、ゲート電極の両側にゲート電極から離間させてイオン注入阻止材を形成する第２の工程と、ゲート電極とイオン注入阻止材とをマスクにして、半導体基板を回転させつつ半導体基板の表面に対して斜めの方向から半導体基板へ第１導電型の不純物をイオン注入して、半導体基板のうちでゲート電極のゲート長方向における両方の側端の各々を横切る領域に、半導体基板よりも高濃度の第１導電型の不純物層を形成する第３の工程と、イオン注入阻止材を除去した後、ゲート電極をマスクにして、半導体基板へ第２導電型の不純物を導入して、第１導電型の不純物層のうちでゲート電極の両側の領域を相対的に低濃度の第２導電型の不純物層とするとともに、相対的に低濃度の第２導電型の不純物層の第１導電型の不純物層とは反対側に、相対的に高濃度の第２導電型の不純物層を形成する第４の工程を具備する半導体装置の製造方法が知られている（特許文献３参照。）。
【０００７】
さらにまた、半導体基板のトランジスタ形成領域上にゲート絶縁膜を介してゲート電極を形成する第１の工程と、トランジスタ形成領域のドレイン形成領域におけるゲート電極側の第１の所定領域上とソース形成領域におけるゲート電極側の第２の所定領域上とを開口する開口部を設けたイオン注入マスクを半導体基板上に形成した後、斜めイオン注入法によって、トランジスタ形成領域と同導電型のものでかつソース形成領域側の半導体基板にポケット注入層を形成する第１の不純物を導入する第２の工程と、イオン注入マスクを用いたイオン注入法によって、ゲート電極の両側における半導体基板にＬＤＤ注入層を形成する第２の不純物を導入する第３の工程と、ゲート電極より所定距離だけ離れたトランジスタ形成領域の半導体基板にソースとドレインとを形成する第３の不純物を導入する第４の工程と、第１、第２、第３の不純物を導入した領域を活性化して、ゲート電極の両側におけるトランジスタ形成領域にＬＤＤ注入層を介してソースとドレインを形成するとともに、少なくともソースのＬＤＤ注入層のチャネル領域側にトランジスタ形成領域と同導電型のポケット注入層を形成する第５の工程とを行うことを特徴とするトランジスタの製造方法が知られている（特許文献４参照。）。
【０００８】
また、しきい値電圧の異なるトランジスタを同一基板に形成することを目的として、半導体基板上の第１トランジスタ形成領域に、第１のゲート絶縁膜を介して第１のゲート電極を形成するとともに、半導体基板上の第２のトランジスタ形成領域に、第２のゲート絶縁膜を介して第２のゲート電極を形成した後、第２のゲート電極の両側より所定幅を置いた領域を開口した状態にマスクパターンを形成する第１の工程と、斜めイオン注入法によって、第１のゲート電極をイオン注入マスクにして、第１のトランジスタ形成領域の半導体基板にポケット注入層を形成する不純物を導入するとともに、その際に第２のゲート電極の両側より所定領域内の半導体基板に不純物が導入されるのを防ぐ第２の工程とを行うことを特徴とするトランジスタの製造方法が知られている（特許文献５参照。）。
【０００９】
さらに、ドレイン耐圧を向上させることを目的として、ゲート電極を形成するに際し、不純物領域が形成されている領域上に、ゲート電極と同層のダミーゲート電極を形成する工程を含む半導体装置の製造方法が知られている（特許文献６参照。）。
【特許文献１】特開平０５−００６９０２号公報
【特許文献２】特開平０５−１１４６０８号公報
【特許文献３】特開平０６−１９６４９２号公報
【特許文献４】特開平０６−３４９８５４号公報
【特許文献５】特開平０６−３５００４０号公報
【特許文献６】特開２００３−２０３９２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の回転斜めイオン注入法による注入層の形成工程によれば、特に中耐圧トランジスタにおいて、ソース／ドレイン注入層のいわゆるパンチスルー現象による耐圧の低下が懸念され、トランジスタのチャネル長を縮小することが困難であった。
【００１１】
また、回転斜めイオン注入法により、素子分離膜の直下にも注入領域（注入層）が大きく張り出すため、隣接するトランジスタ同士間の距離を狭めることが困難であった。
【００１２】
さらに、特許文献３に記載されているような、例えばイオン注入工程に用いられるマスクパターン（レジストパターン、ダミーゲートパターン）をゲート電極側に張り出して形成して、ゲート電極直下にイオン注入層を非形成とする方法によれば、ソース／ドレイン注入層の耐圧が大幅に低下してしまう。
【００１３】
さらにまた、高耐圧トランジスタの注入層形成には回転斜めイオン注入法を用い、中耐圧トランジスタ又は低耐圧トランジスタ用には基板面に対して垂直方向にイオン注入を行うことで、特に中耐圧トランジスタのいわゆるパンチスルー現象を防止し、かつチャネル長をより小さくすることが可能である。
【００１４】
しかしながら、この場合には、工程数が増加してしまうことに加え、露光マスクの所要数が増加してしまう。結果として、製造コストが嵩んでしまうことになる。
【課題を解決するための手段】
【００１５】
この発明は、上記課題に鑑みてなされたものである。上記課題を解決するにあたり、この発明の半導体装置の製造方法は、下記のような工程を含んでいる。
【００１６】
すなわち、基板の素子分離膜で画成されている素子形成領域に、前駆ゲート酸化膜、この前駆ゲート酸化膜上に、対向する側壁を有するゲートポリシリコン層を具える構造体を準備する。
【００１７】
素子分離膜を覆う本体部、ゲートポリシリコン層の延在方向に沿って延在しており、本体部から露出する素子形成領域に形成されて素子形成領域を複数の領域に分割する１又は２以上の遮蔽壁部を含む不純物イオン注入用の第１レジストマスクを構造体に形成する。
【００１８】
第１レジストマスクを用いて、基板に対し不純物を回転斜め注入法により注入して、ゲート長方向に沿って素子分離膜の端部の下側からゲートポリシリコン層の端部の下側にわたって延在し、素子分離膜側に形成される第１注入層、ゲートポリシリコン層側に形成される第２注入層、遮蔽壁部の下側に第１注入層及び第２注入層と連続形成されかつ第１注入層及び第２注入層よりも低い不純物濃度である第３注入層とからなる注入層を形成する。第１レジストマスクを除去する。
【００１９】
ゲートポリシリコン層の側壁を覆うサイドウォールを形成してゲートポリシリコン層及びサイドウォールを含むゲート電極を形成する。
【００２０】
不純物イオン注入用の第２レジストマスクを形成して、この第２レジストマスク及びゲート電極から露出している基板に不純物を注入して、注入層にソース／ドレイン注入層を形成する。
【発明の効果】
【００２１】
この発明の半導体装置の製造方法によれば、遮蔽壁により、打ち込まれる不純物の一部が遮蔽されるため、特に高耐圧トランジスタ及び低耐圧トランジスタと同時に形成される中耐圧トランジスタの製造工程において、動作耐圧の向上を目的として形成される注入層のゲート電極直下への張り出しをより小さくすることができる。よって、いわゆるパンチスルー現象が起こりにくくなる。結果として、トランジスタのチャネル長をより小さくすることができるため、トランジスタ（半導体装置）の電気的特性（駆動能力）をより向上させることができる。
【００２２】
また、電界が集中するゲート電極に近い部分では低濃度不純物が深く打ち込まれるためホットキャリアによる素子劣化を低減することができる。
【００２３】
さらに、従来の製造プロセスを踏襲し、かつ露光マスクの所要数の増加がない。従って、耐圧の異なるトランジスタ、特に中耐圧トランジスタを混載させつつ、製造コストのさらなる低減が可能となる。
【００２４】
さらにまた、素子分離膜の直下に形成される注入層の張り出しををより小さくすることができるため、素子同士の間隔をより狭め、集積度をより向上させることができる。
【００２５】
また、製造工程において遮蔽壁が存在していた領域には、注入層が非形成とされるわけではなく、その周囲の領域と比較して、不純物は低濃度に打ち込まれる。よって、この領域においても電界が緩和されるため、動作耐圧を向上させることができる。従って、所定の動作耐圧を確保することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は何らこれらに限定されない。
【００２７】
〔第１の実施の形態〕
（トランジスタの構成例）
図１を参照して、この発明の製造方法により製造される半導体装置（半導体素子：トランジスタ）の一構成例につき説明する。なお、この半導体装置は、いわゆるソース又はドレイン領域として供する主電極領域の下側に設けられている、不純物の注入層に特色を有している。
【００２８】
この半導体装置の構成以外は、従来のトランジスタの構成及びその構成と何ら変わるところがない。従って、以下の説明においては注入層についての説明を主として行い、これ以外の構成の詳細な説明は省略する。
【００２９】
図１は、この発明の半導体装置を切断した切断端面を示す模式的な図である。
【００３０】
図１に示すように、この発明の半導体装置（トランジスタ）１０は、下地としての基板２０を用いて形成されている。この例では基板２０を、Ｐ--型シリコン基板とする。この基板２０は、これに形成されたＰ型又はＮ型の第１導電型領域２２を有している。
【００３１】
第１導電型領域２２には、素子形成領域２３を画成するための素子分離膜２４が設けられている。この素子分離膜２４により、複数の半導体素子（トランジスタ）同士が素子分離される。この例では素子分離膜２４として、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜により素子分離する例を示してある。なお、この素子分離膜２４としては、例えばＳＴＩ（Shallow Trench Isolation）といった別の公知の構成を適用することもできる。
【００３２】
この素子分離膜２４で囲まれている素子形成領域２３、すなわち表面２２ａの上側には、所定形状、この例ではストライプ状に延在するゲート電極３０が設けられている。この延在方向に直交する方向がゲート長方向である。
【００３３】
ゲート電極３０は、表面２２ａ上に設けられているゲート酸化層３２、このゲート酸化層３２上に、ゲート酸化層３２の一部分を露出させて積層されているゲートポリシリコン層３１、このゲートポリシリコン層３１の側面及びゲートポリシリコン層３１から露出しているゲート酸化層３２上を覆っているサイドウォール３４を含んでいる。
【００３４】
ゲートポリシリコン層３１は、第１側壁３１ａとこの第１側壁３１ａに対向する第２側壁３１ｂとを有している。
【００３５】
この素子形成領域２３には、主電極領域６４が設けられている。主電極領域６４は、ゲート長方向に沿ったゲート電極３０の両側の、このゲート電極３０と素子分離膜２４との間に設けられている。
【００３６】
さらにこの半導体装置１０は、素子形成領域２３中に、ゲート電極３０の側壁側の下側から主電極領域６４の下側を通って素子分離膜２４に至って設けられている不純物が注入された領域（以下、注入層ともいう。）６２を有している。
【００３７】
注入層６２は、Ｎ型の不純物である例えばヒ素（Ａｓ）又はＰ型の不純物である例えばホウ素（Ｂ）が打ち込まれている領域である。注入層６２は、ゲート電極３０から露出している素子形成領域２３の部分、すなわちゲート電極３０の外側の領域に不純物が打ち込まれて形成された領域である。従ってこの注入層６２は、ゲートポリシリコン層３１より外側の領域、すなわちサイドウォール３４の直下の領域から素子分離膜２４に至る領域にわたって主電極領域６４に接しながら設けられている。この注入層６２は、動作耐圧を向上させる（調節する）ために設けられる。
【００３８】
図１に示す構成例では、注入層６２は、第１注入層６２ａ、第２注入層６２ｂ及び第３注入層６２ｃの３つのサブ領域を含んでいる。
【００３９】
第１注入層６２ａは、ゲート電極３０とは離間して設けられていて、かつ一方の端縁が素子分離膜２４の直下の一部分の領域にまで入り込んでおり、かつ他方の端縁は、素子分離膜２４とゲート電極３０との中間に位置している。
【００４０】
第２注入層６２ｂは、一方の端縁がゲート電極３０の直下の一部分の領域にまで入り込んでおり、かつ他方の端縁は、素子分離膜２４とゲート電極３０との中間に位置している。
【００４１】
第３注入層６２ｃは、第１注入層６２ａと第２注入層６２ｂとの間に挟まれて設けられていて、これらを互いに離間させている。すなわち、第３注入層６２ｃは、例えばゲート電極３０の延在方向に沿って、かつゲート電極３０とは離間してストライプ状の形態として存在している。
【００４２】
詳細は後述するが、注入層６２、すなわち第１注入層６２ａ、第２注入層６２ｂ及び第３注入層６２ｃは、同一工程により同時に形成される。
【００４３】
第１注入層６２ａと第２注入層６２ｂとの不純物濃度は、ほぼ等しい濃度となる。また、第３注入層６２ｃの不純物濃度は、第１注入層６２ａ及び第２注入層６２ｂのいずれの不純物濃度よりも低い。
【００４４】
半導体装置１０は、ソース／ドレイン注入層、すなわち主電極領域６４を具えている。このソース／ドレイン注入層６４は、ゲート電極３０、すなわちサイドウォール３４から素子分離膜２４に至る基板２０の部分領域に設けられている。
【００４５】
このように注入層６２を設けることにより、動作耐圧を確保しつつ、特に中耐圧トランジスタのいわゆるパンチスルー現象を防止し、かつチャネル長をより小さくすることが可能となる。
【００４６】
（半導体装置の製造方法）
図２及び図３を参照して、この発明の半導体装置の製造方法例につき説明する。なお、図は各製造工程段階で得られた構造体の平面図又は切断端面で示してある。
【００４７】
図２（Ａ）及び（Ｂ）は、この発明の半導体装置の製造工程を説明するための模式的な製造工程図であり、各図はゲート長方向に沿って切断して得られた切断端面を示してある。
【００４８】
図３（Ａ）、（Ｂ）及び（Ｃ）は、図２に続く製造工程図である。図３（Ａ）は上面側からみた平面図であり、図３（Ｂ）及び図３（Ｃ）は図３（Ａ）のＩ−Ｉ’一点鎖線に沿って切断した断面の切り口を示してある。
【００４９】
図２（Ａ）に示すように、まず、下地として第１導電型領域２２が設けられている基板２０を準備する。この基板２０として、シリコン基板に不純物を注入して第１導電型領域２２を形成した基板としてもよく、或いはシリコン基板上に成膜した層に不純物を注入して、第１導電型領域２２を形成した基板であってもよい。
【００５０】
次いで、第１導電型領域２２に、常法に従って、例えばＬＯＣＯＳ法により素子分離膜２４を形成して素子形成領域２３を画成する。通常、この素子形成領域２３の平面形状は四角形である。
【００５１】
次に、素子分離膜２４により分離された素子形成領域２３を含む基板２０に前駆ゲート酸化膜３２Ｘを形成する。前駆ゲート酸化膜３２Ｘは、例えば従来公知の熱酸化工程により、シリコン酸化膜を形成する工程とすればよい。なお、この前駆ゲート酸化膜３２Ｘとしては、これに限定されず、公知の任意好適な材料を用いることができる。
【００５２】
次いで、前駆ゲート酸化膜３２Ｘ上に、従来公知のＣＶＤ工程により任意好適な条件でポリシリコン膜３１Ｘを形成する。
【００５３】
さらに、ポリシリコン膜３１Ｘ上に、所定のゲート電極形成用パターンを有するゲート電極形成用レジストマスク４２を常法のホトリソグラフィ工程により形成する。
【００５４】
次いで、図２（Ｂ）に示すように、ゲート電極形成用レジストマスク４２をマスクとして用いて、前駆ゲート酸化膜３２Ｘ、ポリシリコン膜３１Ｘを、常法のエッチング工程によりパターニングする。
【００５５】
このパターニング工程により、前駆ゲート酸化膜３２Ｘ上に積層されるゲートポリシリコン層３１がストライプ状の形態で形成される。
【００５６】
次に、図３（Ａ）及び（Ｂ）に示すように、素子分離膜２４上及び素子形成領域２３の、ゲートポリシリコン層３１の両側に、不純物イオン注入領域２６を露出する不純物イオン注入用第１レジストマスク４４を形成する。
【００５７】
この発明の製造方法に適用される不純物イオン注入用第１レジストマスク４４は、本体部４４ａ及び１又は２以上の遮蔽壁部４４ｂを有している点に特徴がある。
【００５８】
すなわち、本体部４４ａは、素子分離膜２４とゲートポリシリコン層３１とで囲まれた領域を不純物イオン注入領域２６として露出する。
【００５９】
また、遮蔽壁部４４ｂは、ゲートポリシリコン層３１の延在方向に、ゲートポリシリコン層３１の側壁から離間してこの側壁に沿ってストライプ状の形状で延在しており、かつ本体部４４ａから離間して形成される。
【００６０】
この例の遮蔽壁部４４ｂは、ゲートポリシリコン層３１の第１側壁３１ａ及び第２側壁３１ｂのそれぞれの側に、１つずつの計２つの遮蔽壁部４４ｂを有している。
【００６１】
すなわち、遮蔽壁部４４ｂは、第１側壁３１ａに対向する第１遮蔽壁部４４ｂａ及び第２側壁３１ｂに対向する第２遮蔽壁部４４ｂｂを有している。
【００６２】
次に、形成されたゲートポリシリコン層３１及び不純物イオン注入用第１レジストマスク４４をマスクとして用いて、ゲートポリシリコン層３１及び不純物イオン注入用第１レジストマスク４４から露出している基板２０の露出面に、例えばリン（Ｐ）であるＮ型不純物又は例えばホウ素（Ｂ）であるＰ型不純物を注入して、注入層６２を形成する。
【００６３】
この注入層６２の形成工程は、従来公知のいわゆる回転斜めイオン注入法により行う。注入条件としては、好ましくは例えば注入角度を３０°から４５°の範囲の任意好適な注入角度とし、不純物５２のドーズ量を１．０×１０12ｉｏｎｓ／ｃｍ2から５．０×１０15ｉｏｎｓ／ｃｍ2の範囲の任意好適な値とし、かつ注入エネルギーを８０ＫｅＶから３００ＫｅＶの範囲の任意好適な値として設定するのがよい。
【００６４】
このとき、注入層６２は、既に説明したように３つの部分領域（サブ領域とも称される。）、すなわち互いに離間する第１注入層６２ａ及び第２注入層６２ｂ並びにこれら第１注入層６２ａ及び第２注入層６２ｂに挟まれて第１注入層６２ａ及び第２注入層６２ｂの両方に連接する第３注入層６２ｃを含んでいる。
【００６５】
既に説明したように、第３注入層６２ｃは、第１注入層６２ａ及び第２注入層６２ｂの不純物濃度よりも低い濃度で形成される。
【００６６】
すなわち、回転斜めイオン注入法により打ち込まれる注入層形成不純物５２は、その一部が遮蔽壁部４４ｂにより遮られて基板２０に至ることはない。また、残りの一部は遮蔽壁部４４ｂを透過して、基板２０に打ち込まれることになる。
【００６７】
従って、特に第１注入層６２ａにおいては不純物が深く打ち込まれることになる。よって、電界が集中するゲート電極に近い部分でのホットキャリアによる素子劣化をより低減することができる。
【００６８】
加えて、遮蔽壁部４４ｂの直下を含む領域に形成される第３注入層６２ｃは、その両外側の領域、すなわち第１注入層６２ａ及び第２注入層６２ｂと比較して不純物濃度が低濃度となる。
【００６９】
第３注入層６２ｃの不純物濃度は、必要な動作耐圧に応じた任意好適なものとできる。
【００７０】
すなわち、遮蔽壁部４４ｂの形状は、所定の動作耐圧に対応する不純物濃度を考慮して、打ち込まれる不純物５２の一部を遮蔽し残りの一部を透過する厚さ（幅）Ｗ１及び高さとして形成される。
【００７１】
具体的には、延在方向に対して直交する方向の遮蔽壁部４４ｂの幅Ｗ１は、回転斜めイオン注入法による不純物注入条件、必要な動作耐圧等を考慮して、例えば製造プロセスルールに従う最小幅に加えて０．５μｍ程度を目安として任意好適なものとできる。不純物注入条件が上述の例の場合には、好ましくは０．３μｍから０．５μｍ程度の範囲の値に設定するのがよい。
【００７２】
このとき、遮蔽壁部４４ｂの高さ、すなわちレジスト膜厚は好ましくは例えば８００ｎｍから１２００ｎｍ程度の範囲に設定すればよい。
【００７３】
また、遮蔽壁部４４ｂとゲートポリシリコン層３１との離間距離は、プロセスルール、必要な動作耐圧等を考慮して、好ましくは０．２μｍから０．４μｍの範囲の値に設定するのがよい。
【００７４】
このように、遮蔽壁部４４ｂの幅、高さ、ゲートポリシリコン層３１との離間距離は、この発明の目的を損なわない範囲で、回転斜めイオン注入条件に応じた任意好適な範囲に設定することができる。
【００７５】
図３（Ｃ）に示すように、次に第１レジストマスク４４を除去し、例えばシリコン酸化膜（ＴＥＯＳ膜）を、常法のホトリソグラフィ工程及びエッチング工程（サイドウォールエッチング工程）を行うことにより、ゲートポリシリコン層３１の第１側壁３１ａ及び第２側壁３１ｂを覆うサイドウォール３４として形成する。
【００７６】
これにより、ゲートポリシリコン層３１、ゲート酸化層３２及びサイドウォール３４からなるゲート電極３０が形成される。
【００７７】
次に、不純物イオン注入領域２６を露出する不純物イオン注入用第２レジストマスク４６を形成する。
【００７８】
次いで、ゲート電極３０及び不純物イオン注入用第２レジストマスク４６から露出している基板に、Ｐ型又はＮ型の主電極領域、すなわちソース／ドレイン注入層形成のための不純物５４を注入して、ソース／ドレイン注入層６４を形成する。
【００７９】
このソース／ドレイン注入層６４は、好ましくは例えばドーズ量を１．０×１０12ｉｏｎｓ／ｃｍ2から６．０×１０15ｉｏｎｓ／ｃｍ2程度の範囲の任意好適な値とし、注入エネルギーを３０ＫｅＶから８０ＫｅＶ程度の範囲の任意好適な値として設定して形成するのがよい。
【００８０】
次いで、不純物イオン注入用第２レジストマスク４６を、レジスト材料に応じた任意好適な条件で除去する。
【００８１】
さらに、常法の、いわゆるアニールプロセス及び結晶欠陥の回復を目的とする高速熱処理工程（RTP：Rapid Thermal Process）を行う。
【００８２】
アニールプロセスは、例えば好ましくは６００℃から８００℃の範囲内で１時間程度の条件で行えばよい。また、高速熱処理工程は、好ましくは１０００℃程度で数秒間の条件で行うのがよい。
【００８３】
このようにして、図１を参照して既に説明した構成を有する半導体装置１０が得られる。
【００８４】
この発明の半導体装置の製造方法によれば、レジストマスクの一部である遮蔽壁部により、斜め方向から打ち込まれる不純物の一部が遮蔽されるため、動作耐圧の向上を目的として形成される注入層のゲート電極直下への張り出しを遮蔽壁部を設けていない場合と比較してより小さくすることができる。よって、いわゆるパンチスルー現象が起こりにくくなる。結果として、トランジスタのチャネル長を従来と比較してより小さくすることができるため、半導体装置（トランジスタ）の電気的特性（駆動能力）をより向上させることができる。
【００８５】
さらに、この発明の製造方法によれば、特にホトリソグラフィ工程において従来の製造プロセスを踏襲するため、露光マスクの所要数の増加がない。従って、耐圧の異なる複数種類のトランジスタを混載させつつ、電気的特性に優れた半導体装置を効率よく製造できるため、製造コストのさらなる低減が可能となる。
【００８６】
さらにまた、素子分離膜の直下に形成される注入層の張り出しを従来の遮蔽壁部を形成しない斜め注入を行う場合と比較して、より小さくすることができるため、素子同士の間隔をより狭め、集積度をより向上させることができる。
【００８７】
また、遮蔽壁部直下領域には、注入層が非形成とされるわけではなく、その周囲の領域と比較して、不純物はより低濃度に打ち込まれる。よって動作時に、この領域で電界が緩和されるため、動作耐圧を向上させることができる。従って、所定の動作耐圧を確保することができる。
【００８８】
〔変形例〕
図４を参照して、この発明の第１の実施の形態の変形例につき説明する。なお、既に説明した第１の実施の形態と同一の構成については同一番号を付してその詳細な説明を省略する。
【００８９】
図４は、この例の半導体装置を切断した切断端面を示す。
【００９０】
この例の半導体装置１０は、ゲートポリシリコン層３１の第１側壁３１ａ側の注入層６２と第２側壁３１ｂ側の注入層６２とが非対称の構成とされている。
【００９１】
すなわち、この例では第２側壁３１ｂ側の注入層６２が、第１の実施の形態で既に説明した第２注入層６２ｂ及び第３注入層６２ｃを有しておらず、単一の注入層、すなわち第１注入層６２ａのみで構成されている。
【００９２】
第１側壁３１ａ側の注入層６２は、既に説明した第１の実施の形態と同様の構成を有している。
【００９３】
このような構成とすれば、ソース又はドレインの耐圧をゲートポリシリコン層３１の第１側壁３１ａ側と第２側壁３１ｂ側で変化させることができる。
【００９４】
（半導体装置の製造方法）
図５を参照して、この例の半導体装置の製造方法につき説明する。なお、不純物イオン注入用第１レジストマスク４４の形状、すなわちその形成工程を除き、他の各工程は既に説明した第１の実施の形態と同様であるのでその詳細な説明は省略する。
【００９５】
図５（Ａ）、（Ｂ）及び（Ｃ）は、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。図５（Ａ）は上面側からみた平面図であり、図５（Ｂ）及び図５（Ｃ）は、図５（Ａ）のＩ−Ｉ’一点鎖線に沿って、すなわち半導体装置をゲート長方向で切断した断面の切り口を示してある。
【００９６】
図５（Ａ）に示すように、前駆ゲート酸化膜３２Ｘ上に積層されるゲートポリシリコン層３１の形成工程までを第１の実施の形態と同様の工程により行う。
【００９７】
次に、図５（Ａ）及び（Ｂ）に示すように、不純物イオン注入領域２６を露出する不純物イオン注入用第１レジストマスク４４を形成する。
【００９８】
この例の不純物イオン注入用第１レジストマスク４４は、本体部４４ａと、第１側壁３１ａに対向する第１遮蔽壁部４４ｂａとを有している。
【００９９】
次に、形成されたゲートポリシリコン層３１及び不純物イオン注入用第１レジストマスク４４をマスクとして用いて、ゲートポリシリコン層３１及び不純物イオン注入用第１レジストマスク４４から露出している基板２０の露出面に、注入層６２を形成する。
【０１００】
このとき、注入層６２は、３つの部分領域、すなわち互いに離間する第１注入層６２ａ及び第２注入層６２ｂ、並びにこれら第１注入層６２ａ及び第２注入層６２ｂに挟まれて第１注入層６２ａ及び第２注入層６２ｂの両方に連接する第３注入層６２ｃを含んで形成される。また、第２側壁３１ｂ側には第１注入層６２ａのみが形成される。
【０１０１】
このとき、第１側壁３１ａ側の第３注入層６２ｃは、第１側壁３１ａ側の第１注入層６２ａ及び第２注入層６２ｂの不純物濃度よりも低い濃度で形成される。
【０１０２】
すなわち、回転斜めイオン注入法により打ち込まれる注入層形成不純物５２は、特に第１側壁３１ａ側において、その一部が遮蔽壁部４４ｂにより遮られて基板２０に至ることはない。また、残りの一部は遮蔽壁部４４ｂを透過して、基板２０に打ち込まれることになる。
【０１０３】
従って、遮蔽壁部４４ｂの直下を含む領域に形成される第３注入層６２ｃは、その両外側の領域、すなわち第１注入層６２ａ及び第２注入層６２ｂに比較して低濃度となる。
【０１０４】
さらに図５（Ｃ）に示すように、例えばシリコン酸化膜に対して、常法に従うホトリソグラフィ工程及びエッチング工程（サイドウォールエッチング工程）を行い、ゲートポリシリコン層３１の第１側壁３１ａ及び第２側壁３１ｂを覆うサイドウォール３４として形成する。
【０１０５】
これにより、ゲートポリシリコン層３１、ゲート酸化層３２及びサイドウォール３４からなるゲート電極３０が形成される。
【０１０６】
次に、不純物イオン注入領域２６を露出する不純物イオン注入用第２レジストマスク４６を形成する。
【０１０７】
次いで、既に説明したように、ゲート電極３０及び不純物イオン注入用第２レジストマスク４６から露出している基板２０に、Ｐ型又はＮ型のソース／ドレイン注入層形成不純物５４を注入して、ソース／ドレイン注入層６４を形成する。打ち込み後、常法に従って、熱拡散工程を行う。
【０１０８】
最後に、不純物イオン注入用第２レジストマスク４６を、レジスト材料に応じた任意好適な条件で除去する。
【０１０９】
このようにして、図４に示すこの例の半導体装置１０が完成する。
【０１１０】
このような製造工程とすれば、第１の実施の形態において既に説明した効果に加えて、例えば、ソース電極をＶＳＳに接続し、かつドレイン電極をＶＤＤに接続する構成にも対応することができる。
【０１１１】
〔第２の実施の形態〕
（トランジスタの構成例）
図６を参照して、この例の半導体装置の構成例につき説明する。なお、既に説明した第１の実施の形態と同一の構成については、同一番号を付して詳細な説明を省略する。
【０１１２】
図６（Ａ）は、図７（Ａ）におけるI−I'一点鎖線と同じ位置で半導体装置を切断した切断端面を示す模式的な図であり、図６（Ｂ）は、図７（Ａ）におけるII−II'一点鎖線と同じ位置で半導体装置を切断した切断端面を示す模式的な図である。
【０１１３】
図６（Ａ）及び（Ｂ）に示すように、この発明の半導体装置１０は、下地としての基板２０を用いて形成されている。この基板２０は、これに形成されたＰ型又はＮ型の第１導電型領域２２を有している。
【０１１４】
第１導電型領域２２には、素子形成領域２３を画成するための素子分離膜２４が設けられている。
【０１１５】
この素子分離膜２４で囲まれている素子形成領域２３、すなわち表面２２ａの上側には、所定形状、この例ではストライプ状に延在するゲート電極３０が設けられている。
【０１１６】
ゲート電極３０は、表面２２ａ上に設けられているゲート酸化層３２、このゲート酸化層３２上に、ゲート酸化層３２の一部分を露出させて積層されているゲートポリシリコン層３１、このゲートポリシリコン層３１の側面及びゲートポリシリコン層３１から露出しているゲート酸化層３２上を覆っているサイドウォール３４を含んでいる。
【０１１７】
ゲートポリシリコン層３１は、第１側壁３１ａとこの第１側壁３１ａに対向する第２側壁３１ｂとを有している。
【０１１８】
この素子形成領域２３には、主電極領域、すなわちソース／ドレイン注入層６４が設けられている。主電極領域６４は、ゲート長方向に沿ったゲート電極３０の両側の、このゲート電極３０と素子分離膜２４との間に設けられている。
【０１１９】
この主電極領域６４は、ゲート電極３０、すなわちサイドウォール３４から素子分離膜２４に至る基板２０の部分領域に設けられている。
【０１２０】
さらにこの半導体装置１０は、素子形成領域２３中に、ゲート電極３０の側壁側の下側から主電極領域６４の下側を通って素子分離膜２４に至って設けられている不純物が注入された注入層６２を有している。
【０１２１】
この注入層６２は、ゲート電極３０から露出している素子形成領域２３の部分、すなわちゲート電極３０の外側の領域に不純物が打ち込まれて形成された領域である。従って注入層６２は、ゲートポリシリコン層３１より外側の領域、すなわちサイドウォール３４の直下の領域から素子分離膜２４に至る領域にわたって主電極領域６４に接しながら設けられている。
【０１２２】
注入層６２は、第１注入層６２ａ、第２注入層６２ｂ及び第３注入層６２ｃの３つの領域を含んでいる。すなわち、注入層６２は、互いに離間する第１注入層６２ａ及び第２注入層６２ｂ並びにこれら第１注入層６２ａ及び第２注入層６２ｂに挟まれて第１注入層６２ａ及び第２注入層６２ｂの両方に連接する第３注入層６２ｃを含んでいる。
【０１２３】
すなわち、第１注入層６２ａと第２注入層６２ｂとは、ゲート電極３０の延在方向に沿って延在している第３注入層６２ｃの本体領域６２ｃａにより分離されている。
【０１２４】
この例の第３注入層６２ｃは、既に説明した第１の実施の形態と同様の構成である、本体領域６２ｃａに加えて、本体領域６２ｃａ及びゲート電極３０の両方に対して直交する方向に延在し、本体領域６２ｃａ及びゲート電極３０に接触しているゲート接触領域６２ｃｂを有している。
【０１２５】
すなわち、第２注入層６２ｂは、このゲート接触領域６２ｃｂにより複数領域に、この例では等面積の２領域として分割されている。
【０１２６】
また、第３注入層６２ｃは、本体領域６２ｃａ及び素子分離膜２４の両方に対して直交する方向に延在し、本体領域６２ｃａ及び素子分離膜２４に接触している素子分離膜接触領域６２ｃｃを有している。
【０１２７】
すなわち、第１注入層６２ａは、この素子分離膜接触領域６２ｃｃにより複数領域に、この例では等面積の２領域として分割されている。
【０１２８】
これらゲート接触領域６２ｃｂ及び素子分離膜接触領域６２ｃｃは、本体領域６２ｃａと一体として設けられている。
【０１２９】
注入層６２、すなわち第１注入層６２ａ、第２注入層６２ｂ及び第３注入層６２ｃは、同一工程により同時に形成される。
【０１３０】
第１注入層６２ａと第２注入層６２ｂとの不純物濃度は、ほぼ等しい濃度となる。また、第３注入層６２ｃの不純物濃度は、第１注入層６２ａ及び第２注入層６２ｂのいずれの不純物濃度よりも低い。
【０１３１】
このように注入層６２を設けることにより、特に中耐圧トランジスタのいわゆるパンチスルー現象をより効果的に防止することができる。
【０１３２】
また、素子分離膜２４の下側に注入された不純物が張り出す領域をより小さくすることができるため、各素子同士の間隔をより狭めることができる。
【０１３３】
（半導体装置の製造方法）
図７を参照して、この例の半導体装置の製造方法につき説明する。なお、不純物イオン注入用第１レジストマスク４４の形状、すなわちその形成工程を除き、他の各工程は既に説明した第１の実施の形態と同様であるのでその詳細な説明は省略する。
【０１３４】
図７（Ａ）、（Ｂ）及び（Ｃ）は、この例の半導体装置の製造工程を説明するための模式的な製造工程図である。図７（Ａ）は上面側からみた平面図であり、図７（Ｂ）及び図７（Ｃ）は、図７（Ａ）のＩ−Ｉ’一点鎖線に沿って、すなわち半導体装置をゲート長方向で切断した断面の切り口を示してある。
【０１３５】
既に説明した第１の実施の形態と同様に、ゲートポリシリコン層３１を形成する工程まで行う。
【０１３６】
次に、図７（Ａ）及び（Ｂ）に示すように、不純物イオン注入領域２６を露出する不純物イオン注入用第１レジストマスク４４を形成する。
【０１３７】
この発明の製造方法に適用される不純物イオン注入用第１レジストマスク４４は、本体部４４ａ及び遮蔽壁部４４ｂを有していることを特徴としている。
【０１３８】
すなわち、本体部４４ａは、不純物イオン注入領域２６、すなわち素子分離膜２４とゲートポリシリコン層３１との間隙の領域を露出している。
【０１３９】
素子形成領域２３の、ゲートポリシリコン層３１の両側に、不純物イオン注入領域２６を露出する不純物イオン注入用第１レジストマスク４４を形成する。
【０１４０】
この例の不純物イオン注入用第１レジストマスク４４は、本体部４４ａ及び１又は２以上の遮蔽壁部４４ｂを有している点に特徴がある。
【０１４１】
すなわち、本体部４４ａは、素子分離膜２４とゲートポリシリコン層３１とで囲まれた領域を不純物イオン注入領域２６として露出する。
【０１４２】
また、遮蔽壁部４４ｂは、ゲートポリシリコン層３１の延在方向に、ゲートポリシリコン層３１の側壁から離間して、この側壁に沿ってストライプ状の形状で延在しており、かつ本体部４４ａから離間して形成される。
【０１４３】
この例の遮蔽壁部４４ｂは、ゲートポリシリコン層３１の第１側壁３１ａ及び第２側壁３１ｂのそれぞれに対向する側に、１つずつの計２つの遮蔽壁部４４ｂとして構成されている。
【０１４４】
すなわち、遮蔽壁部４４ｂは、第１側壁３１ａに対向する第１遮蔽壁部４４ｂａ及び第２側壁３１ｂに対向する第２遮蔽壁部４４ｂｂを有している。
【０１４５】
第１遮蔽壁部４４ｂａの第１遮蔽壁本体部４４ｂａｃ及び第２遮蔽壁部４４ｂｂの第２遮蔽壁本体部４４ｂｂｃは、ゲートポリシリコン層３１の延在方向に、ゲートポリシリコン層３１の側壁から離間してこの側壁に沿って延在しており、かつ本体部４４ａから離間させて形成する。
【０１４６】
加えて、この例の第１遮蔽壁部４４ｂａは、第１遮蔽壁部４４ｂａの第１遮蔽壁本体部４４ｂａｃ及び本体部４４ａの両方に対して直交する方向に延在し、第１遮蔽壁本体部４４ｂａｃ及び本体部４４ａに接触している第１接続部４４ｂａａを有している。また、第１遮蔽壁部４４ｂａの第１遮蔽壁本体部４４ｂａｃ及びゲート電極３０の両方に対して直交する方向に延在し、第１遮蔽壁本体部４４ｂａｃ及びゲート電極３０に接触している第２接続部４４ｂａｂを有している。
【０１４７】
また、この例の第２遮蔽壁部４４ｂｂは、第２遮蔽壁部４４ｂｂの第２遮蔽壁本体部４４ｂｂｃ及び本体部４４ａの両方に対して直交する方向に延在し、第２遮蔽壁本体部４４ｂｂｃ及び本体部４４ａに接触している第１接続部４４ｂｂａを有している。さらに第２遮蔽壁部４４ｂｂの第２遮蔽壁本体部４４ｂｂｃ及びゲート電極３０の両方に対して直交する方向に延在し、第２遮蔽壁本体部４４ｂｂｃ及びゲート電極３０に接触している第２接続部４４ｂｂｂを有している。
【０１４８】
次に、形成されたゲートポリシリコン層３１及び不純物イオン注入用第１レジストマスク４４をマスクとして用いて、ゲートポリシリコン層３１及び不純物イオン注入用第１レジストマスク４４から露出している基板２０の露出面に、不純物を注入して、注入層６２を形成する。
【０１４９】
この注入層６２の形成工程は、従来公知のいわゆる回転斜めイオン注入法により行う。
【０１５０】
このとき、注入層６２は、３つの部分領域、すなわち互いに離間する第１注入層６２ａ及び第２注入層６２ｂ並びにこれら第１注入層６２ａ及び第２注入層６２ｂに挟まれて第１注入層６２ａ及び第２注入層６２ｂの両方に連接する第３注入層６２ｃを含んでいる。
【０１５１】
これら第１注入層６２ａ及び第２注入層６２ｂは、第３注入層６２ｃのうち、それぞれ素子分離膜接触領域６２ｃｃ及びゲート接触領域６２ｃｂにより複数の領域、この例ではそれぞれが２つの領域に分割されることになる。
【０１５２】
既に説明したように、第３注入層６２ｃは、第１注入層６２ａ及び第２注入層６２ｂの不純物濃度よりも低い濃度で形成される。
【０１５３】
すなわち、回転斜めイオン注入法により打ち込まれる注入層形成不純物５２は、その一部が遮蔽壁部４４ｂにより遮られて基板２０に至ることはない。また、残りの一部は遮蔽壁部４４ｂを透過して、基板２０に打ち込まれることになる。
【０１５４】
遮蔽壁部４４ｂの直下を含む領域に形成される第３注入層６２ｃは、第１注入層６２ａ及び第２注入層６２ｂと比較して低濃度となる。
【０１５５】
第３注入層６２ｃの不純物濃度は、必要な動作耐圧に応じた任意好適なものとできる。すなわち、遮蔽壁部４４ｂの形状は、所定の動作耐圧に対応する不純物濃度を考慮して、打ち込まれる不純物５２の一部を遮蔽し残りの一部を透過する厚さ（幅）Ｗ１及び高さとして形成する。
【０１５６】
さらに図７（Ｃ）に示すように、例えばシリコン酸化膜を、常法に従うホトリソグラフィ工程及びエッチング工程を行い、ゲートポリシリコン層３１の第１側壁３１ａ及び第２側壁３１ｂを覆うサイドウォール３４として形成する。
【０１５７】
これにより、ゲートポリシリコン層３１、ゲート酸化層３２及びサイドウォール３４からなるゲート電極３０が形成される。
【０１５８】
次に、不純物イオン注入領域２６を露出する不純物イオン注入用第２レジストマスク４６を形成する。
【０１５９】
次いで、既に説明したように、ゲート電極３０及び不純物イオン注入用第２レジストマスク４６から露出している基板２０に、Ｐ型又はＮ型のソース／ドレイン注入層形成不純物５４を注入して、ソース／ドレイン注入層６４を形成する。打ち込み後、常法に従って、熱拡散工程を行う。
【０１６０】
最後に、不純物イオン注入用第２レジストマスク４６を、レジスト材料に応じた任意好適な条件で除去する。
【０１６１】
このようにして、図６に示すこの例の半導体装置１０が完成する。
【０１６２】
このような製造工程とすれば、第１の実施の形態で既に説明した製造方法と同様の効果を得ることができる。
【０１６３】
〔変形例〕
図８を参照して、この発明の第２の実施の形態の変形例につき説明する。なお、第１及び第２の実施の形態と同一の構成については同一番号を付してその詳細な説明を省略する。
【０１６４】
図８は、この発明の半導体装置を切断した切断面を示す模式的な図である。
【０１６５】
この例の半導体装置１０は、ゲートポリシリコン層３１の第１側壁３１ａ側の注入層６２と第２側壁３１ｂ側の注入層６２とが非対称の構成とされている。
【０１６６】
すなわち、この例では第２側壁３１ｂ側の注入層６２が、第１の実施の形態で既に説明した第２注入層６２ｂ及び第３注入層６２ｃを有しておらず、単一の注入層、すなわち第１注入層６２ａのみで構成されている。
【０１６７】
第１側壁３１ａ側の注入層６２は、既に説明した第２の実施の形態と同様である。
【０１６８】
このような構成とすれば、ソース又はドレインの耐圧をゲートポリシリコン層３１の第１側壁３１ａ側と第２側壁３１ｂ側で変化させることができる。
【０１６９】
（半導体装置の製造方法）
図９を参照して、この発明の半導体装置の製造方法例につき説明する。なお、不純物イオン注入用第１レジストマスク４４の形状、すなわちその形成工程を除き、他の各工程は既に説明した第１及び第２の実施の形態と同様であるのでその詳細な説明は省略する。
【０１７０】
図９（Ａ）、（Ｂ）及び（Ｃ）は、この例の半導体装置の製造工程を説明するための模式的な製造工程図である。図９（Ａ）は上面側からみた平面図であり、図９（Ｂ）及び図９（Ｃ）は図９（Ａ）のＩ−Ｉ’一点鎖線に沿って、すなわち半導体装置をゲート長方向で切断した断面の切り口を示してある。
【０１７１】
図９（Ａ）に示すように、前駆ゲート酸化膜３２Ｘ上に積層されるゲートポリシリコン層３１の形成工程までを第１及び第２の実施の形態と同様の工程により行う。
【０１７２】
次に、図９（Ａ）及び（Ｂ）に示すように、不純物イオン注入領域２６を露出する不純物イオン注入用第１レジストマスク４４を形成する。
【０１７３】
この例の不純物イオン注入用第１レジストマスク４４は、本体部４４ａと、第１側壁３１ａに対向する第１遮蔽壁部４４ｂａのみを有している。
【０１７４】
次に、形成されたゲートポリシリコン層３１及び不純物イオン注入用第１レジストマスク４４をマスクとして用いて、ゲートポリシリコン層３１及び不純物イオン注入用第１レジストマスク４４から露出している基板２０の露出面に、注入層６２を形成する。
【０１７５】
このとき注入層６２は、第１側壁３１ａ側にのみ３つの部分領域、すなわち互いに離間する第１注入層６２ａ及び第２注入層６２ｂ、並びに第３注入層６２ｃを含んで形成される。また、第２側壁３１ｂ側には第１注入層６２ａのみが形成される。
【０１７６】
このとき、第１側壁３１ａ側の第３注入層６２ｃは、第１側壁３１ａ側の第１注入層６２ａ及び第２注入層６２ｂの不純物濃度よりも低い濃度で形成される。
【０１７７】
すなわち、回転斜めイオン注入法により打ち込まれる注入層形成不純物５２は、特に第１側壁３１ａ側において、その一部が遮蔽壁部４４ｂにより遮られて基板２０に至ることはない。また、残りの一部は遮蔽壁部４４ｂを透過して、基板２０に打ち込まれることになる。
【０１７８】
従って、遮蔽壁部４４ｂの直下を含む領域に形成される第３注入層６２ｃは、第１注入層６２ａ及び第２注入層６２ｂに比較して低濃度となる。
【０１７９】
遮蔽壁部４４ｂは、打ち込まれる注入層形成不純物５２の一部を遮蔽し残りの一部を透過する厚さ（幅）として形成される。
【０１８０】
さらに図９（Ｃ）に示すように、例えばシリコン酸化膜を、常法に従うホトリソグラフィ工程及びエッチング工程を行い、ゲートポリシリコン層３１の第１側壁３１ａ及び第２側壁３１ｂを覆うサイドウォール３４として形成する。
【０１８１】
これにより、ゲートポリシリコン層３１、ゲート酸化層３２及びサイドウォール３４からなるゲート電極３０が形成される。
【０１８２】
次に、不純物イオン注入領域２６を露出する不純物イオン注入用第２レジストマスク４６を形成する。
【０１８３】
次いで、既に説明したように、ゲート電極３０及び不純物イオン注入用第２レジストマスク４６から露出している基板２０に、Ｐ型又はＮ型のソース／ドレイン注入層形成不純物５４を注入して、ソース／ドレイン注入層６４を形成する。打ち込み後、常法に従って、熱拡散工程を行う。
【０１８４】
最後に、不純物イオン注入用第２レジストマスク４６を、レジスト材料に応じた任意好適な条件で除去する。
【０１８５】
このようにして、図８に示すこの例の半導体装置１０が完成する。
【０１８６】
このような製造工程とすれば、第１の実施の形態において既に説明した効果に加えて、例えば、ソース電極をＶＳＳに接続し、かつドレイン電極をＶＤＤに接続する構成にも対応することができる。
【図面の簡単な説明】
【０１８７】
【図１】この発明の半導体装置を切断した切断端面を示す模式的な図である。
【図２】（Ａ）及び（Ｂ）は、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【図３】（Ａ）、（Ｂ）及び（Ｃ）は、図２に続く製造工程図である。
【図４】この発明の半導体装置を切断した切断端面を示す模式的な図である。
【図５】（Ａ）、（Ｂ）及び（Ｃ）は、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【図６】（Ａ）は半導体装置を切断した切断端面を示す模式的な図であり、（Ｂ）は半導体装置を（Ａ）図とは異なる位置で切断した切断端面を示す模式的な図である。
【図７】（Ａ）、（Ｂ）及び（Ｃ）は、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【図８】この発明の半導体装置を切断した切断端面を示す模式的な図である。
【図９】（Ａ）、（Ｂ）及び（Ｃ）は、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【符号の説明】
【０１８８】
１０：半導体装置
２０：基板（Ｐ--型シリコン基板）
２２：第１導電型領域
２２ａ：表面
２３：素子形成領域
２４：素子分離膜
２６：不純物イオン注入領域
３０：ゲート電極
３１：ゲートポリシリコン層
３１ａ：第１側壁
３１ｂ：第２側壁
３１Ｘ：ポリシリコン膜
３２：ゲート酸化層
３２Ｘ：前駆ゲート酸化膜
３４：サイドウォール
４２：ゲート電極形成用レジストマスク
４４：不純物イオン注入用第１レジストマスク
４４ａ：本体部
４４ｂ：遮蔽壁部
４４ｂａ：第１遮蔽壁部
４４ｂｂ：第２遮蔽壁部
４４ｂａａ：第１接続部
４４ｂａｂ：第２接続部
４４ｂａｃ：第１遮蔽壁本体部
４４ｂｂａ：第１接続部
４４ｂｂｂ：第２接続部
４４ｂｂｃ：第２遮蔽壁本体部
４６：不純物イオン注入用第２レジストマスク
５２：注入層形成不純物
５４：ソース／ドレイン注入層形成不純物
６２：注入層
６２ａ：第１注入層
６２ｂ：第２注入層
６２ｃ：第３注入層
６２ｃａ：本体領域
６２ｃｂ：ゲート接触領域
６２ｃｃ：素子分離膜接触領域
６４：ソース／ドレイン注入層（主電極領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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