(57)【要約】【課題】ＣＰＵやＤＭＡコントローラによって連続する複数のデータを効率良く読み出すことができるＦＩＦＯバッファを使用した半導体記憶装置を提供する。【解決手段】ＣＰＵ等のデータ処理装置２から出力されるｍビットのアドレス信号の内の上位ｎビットが、レジスタ１２Ａに予め設定された値に一致すると、比較器１３Ａから一致検出信号ＥＱが出力される。更に、データ処理装置２から読み出し要求信号ＲＱが出力されると、ＡＮＤ１４からＦＩＦＯバッファ１１に読み出し制御信号ＲＥが出力され、一番古いデータが読み出しデータＲＤとして読み出される。アドレス信号ＡＤの全ビットが一致しなくてもＦＩＦＯバッファ１１からデータを読み出すことができるので、ＣＰＵやＤＭＡコントローラから連続する複数のデータを効率良く読み出すことができる。【選択図】図１
2007305021.tif 000002
【特許請求の範囲】
【請求項１】
書き込み制御信号に従って与えられる書き込みデータを記憶し、読み出し制御信号が与えられたときには該記憶しているデータを所定の順番に読み出して出力するバッファメモリと、
データ処理装置側から出力されるｍビット（但し、ｍは複数）のアドレス信号の内の上位ｎビット（但し、ｎはｍよりも小さい整数）が、予め設定されたｎビットの値に一致したときに一致検出信号を出力する比較手段と、
前記比較手段から前記一致検出信号が出力され、かつ、前記データ処理装置側から読み出し要求信号が出力されたときに、前記読み出し制御信号を前記バッファメモリに与える読み出し制御手段とを、
備えたことを特徴とする半導体記憶装置。
【請求項２】
書き込み制御信号に従って与えられる書き込みデータを記憶し、読み出し制御信号が与えられたときには該記憶しているデータを所定の順番に読み出して出力するバッファメモリと、
データ生成装置側から出力されるｍビット（但し、ｍは複数）のアドレス信号の内の上位ｎビット（但し、ｎはｍよりも小さい整数）が、予め設定されたｎビットの値に一致したときに一致検出信号を出力する比較手段と、
前記比較手段から前記一致検出信号が出力され、かつ、前記データ生成装置側から書き込み要求信号が出力されたときに、前記書き込み制御信号を前記バッファメモリに与える書き込み制御手段とを、
備えたことを特徴とする半導体記憶装置。
【請求項３】
前記バッファメモリは、前記読み出し制御信号が与えられたときに、前記記憶しているデータの内で先に書き込まれたデータから順番に読み出す先入れ先出しバッファであることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
書き込み制御信号に従って与えられる書き込みデータを記憶し、読み出し制御信号が与えられたときには該記憶しているデータを所定の順番に読み出して出力する半導体記憶装置の読み出し方法であって、
データ処理装置側から出力されるｍビット（但し、ｍは複数）のアドレス信号の内の上位ｎビット（但し、ｎはｍよりも小さい整数）と予め設定されたｎビットの値を比較する比較処理と、
前記比較処理によって一致が検出され、かつ、前記データ処理装置側から読み出し要求信号が出力されたときに、前記読み出し制御信号を前記半導体記憶装置に与えて該半導体記憶装置からデータを読み出す読み出し処理とを、
行うことを特徴とする半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ生成装置とデータ処理装置の間に設けられるバッファ用の半導体記憶装置、特にそのデータ処理装置からのアクセス制御技術に関するものである。
【背景技術】
【０００２】
図２は、従来の半導体記憶装置の構成図である。
この半導体記憶装置１０は、データ生成装置１とＣＰＵ（中央処理装置）等のデータ処理装置２の間に設けられて、データ生成装置１側のデータ出力タイミングとデータ処理装置２側のデータ入力タイミングの相違を吸収するためのバッファとして用いられるもので、ＦＩＦＯ（先入れ先出し）バッファ１１を有している。ＦＩＦＯバッファ１１は、一定の記憶容量を有するメモリで、書き込まれたデータを読み出す場合には一番古いデータから順番に読み出されるように構成され、外部からアドレスを指定せずにデータの書き込みや読み出しを行うことができるものである。
【０００３】
即ち、ＦＩＦＯバッファ１１は、データ生成装置１から書き込み制御信号ＷＥが与えられたときに、このデータ生成装置１から与えられる書き込みデータＷＤを読み込んでメモリに格納するようになっている。また、ＦＩＦＯバッファ１１は、読み出し制御信号ＲＥが与えられたときに、メモリに格納されているデータの内で一番古いデータを読み出しデータＲＤとして出力するようになっている。そして、読み出したデータが記憶されていた領域は、新たに与えられるデータの格納領域として開放されるようになっている。
【０００４】
一方、ＣＰＵ等のデータ処理装置２は、データ生成装置１からのデータだけでなく、他の装置や回路及びＲＡＭやＲＯＭ等のメモリに対する読み書きのアクセスを行うために、そのアクセス対象を特定するためのアドレス空間を有している。従って、データ処理装置２は、アクセス対象を指定するｍビットのアドレス信号ＡＤと読み出し要求信号ＲＱを出力し、読み出しデータＲＤを入力するように構成されている。
【０００５】
このようなデータ処理装置２に対応するために、この半導体記憶装置１０は、データ処理装置２から割り当てられたアドレスを記憶するｍビットのレジスタ（ＲＥＧ）１２を有している。レジスタ１２のｍビットのアドレス情報は、比較器（ＣＭＰ）１３の一方の入力側に与えられ、この比較器１３の他方の入力側にはデータ処理装置２からｍビットのアドレス信号ＡＤが与えられている。比較器１３は、レジスタ１２から与えられるアドレス情報とデータ処理装置２から与えられるアドレス信号ＡＤをビット毎に比較し、全ビットが一致したときに一致検出信号ＥＱを出力（レベル“Ｈ”を出力）するものである。なお、１ビットでも違う場合には、比較器１３は一致検出信号ＥＱを出力しない（即ち、レベル“Ｌ”を出力する）ようになっている。
【０００６】
比較器１３の出力側は２入力のＡＮＤ（論理積ゲート）１４の一方の入力側に接続され、このＡＮＤ１４の他方の入力側には、データ処理装置２から読み出し要求信号ＲＱが与えられている。そして、このＡＮＤ１４から出力される読み出し制御信号ＲＥが、ＦＩＦＯバッファ１１に与えられるようになっている。
【０００７】
次に動作を説明する。
まず、データ処理装置２によって、この半導体記憶装置１０に対するアドレスが割り当てられ、その割り当てられたアドレスがレジスタ１２に設定される。
【０００８】
データ生成装置１で生成されたデータは、書き込みデータＷＤとしてＦＩＦＯバッファ１１に与えられ、この書き込みデータＷＤと共に与えられる書き込み制御信号ＷＥに従って、このＦＩＦＯバッファ１１のメモリに格納される。
【０００９】
一方、データ処理装置２では、ＦＩＦＯバッファ１２に格納されたデータを読み出すとき、アドレス信号ＡＤとして半導体記憶装置１０に割り当てたアドレスを出力すると共に、読み出し要求信号ＲＱを出力する。データ処理装置２から出力されたアドレス信号ＡＤは比較器１３に与えられ、レジスタ１２に設定されている半導体記憶装置１０のアドレスと比較される。
【００１０】
アドレス信号ＡＤが半導体記憶装置１０のアドレスに一致していると、比較器１３から出力される一致検出信号ＥＱが“Ｈ”となる。また、このとき、データ処理装置２から出力される読み出し要求信号ＲＱは“Ｈ”であるので、ＡＮＤ１４の出力信号である読み出し制御信号ＲＥも“Ｈ”となる。これにより、ＦＩＦＯバッファ１１から、一番古いデータが読み出され、読み出しデータＲＤとしてデータ処理装置２に出力される。
【００１１】
一方、アドレス信号ＡＤが半導体記憶装置１０のアドレスに一致していなければ、比較器１３から出力される一致検出信号ＥＱは“Ｌ”となり、読み出し制御信号ＲＥも“Ｌ”となって、ＦＩＦＯバッファ１１のデータは読み出されない。
【００１２】
【特許文献１】特開２００４−２５２７０５号公報
【特許文献２】特開２０００−２７６３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記半導体記憶装置１０は、読み書きのアクセスを行う際に常に固定された１つのアドレスを指定する必要があるので、次のような問題があった。
【００１４】
（１）  例えば、前記特許文献２に記載されたＡＲＭ社のＡＲＭ（AdvancedRISCMachines）（登録商標）と呼ばれるＲＩＳＣ（縮小命令セット・コンピュータ）型のＣＰＵでは、データ読み出し命令として、“ＬＤＲ命令”と“ＬＤＭ命令”を備えている。“ＬＤＲ命令”は、１命令で１データを読み出すもので、“ＬＤＭ命令”は１命令で連続した複数のアドレスのデータを読み出すものである。従って、この半導体記憶装置１０から４個のデータを連続して読み出す場合、“ＬＤＲ命令”を使用すると４回同じ命令を発行する必要がある。一方、“ＬＤＭ命令”を使用すれば１回の命令で済むことになるが、その場合、データの読み出し毎にアドレス信号ＡＤが１ずつ自動的に増加される。このため、１個目のデータは正しく読み出すことができるが、２個目以降のデータはアドレスが不一致となり、半導体記憶装置１０からは読み出すことができない。従って、この半導体記憶装置１０に対して“ＬＤＭ命令”を使用することができず、連続したデータを効率よく読み出すことができない。
【００１５】
（２）  また、ＤＭＡ（ダイナミック・メモリ・アクセス）コントローラでも、１つの転送命令で連続した複数のアドレスのデータをアクセスすることが可能であるが、この半導体記憶装置１０に対しては（１）と同様の理由により、１命令で１つのデータしか読み出すことができず、ＤＭＡコントローラの性能を使い切ることができない。
【００１６】
本発明は、ＣＰＵやＤＭＡコントローラによって連続する複数のデータを効率良く読み出すことができるＦＩＦＯバッファを使用した半導体記憶装置とその読み出し方法を提供することを目的としている。
【課題を解決するための手段】
【００１７】
本発明の半導体記憶装置は、書き込み制御信号に従って与えられる書き込みデータを記憶し、読み出し制御信号が与えられたときには該記憶しているデータを所定の順番に読み出して出力するバッファメモリと、データ処理装置側から出力されるｍビット（但し、ｍは複数）のアドレス信号の内の上位ｎビット（但し、ｎはｍよりも小さい整数）が、予め設定されたｎビットの値に一致したときに一致検出信号を出力する比較手段と、前記比較手段から前記一致検出信号が出力され、かつ、前記データ処理装置側から読み出し要求信号が出力されたときに、前記読み出し制御信号を前記バッファメモリに与える読み出し制御手段とを備えたことを特徴としている。
【発明の効果】
【００１８】
本発明では、ＣＰＵやＤＭＡコントローラ等の、データ処理装置側から出力されるアドレス信号の内の上位ビットが、予め設定された値に一致したときに一致検出信号を出力する比較手段と、一致検出信号と読み出し要求信号が与えられたときにバッファメモリに読み出し制御信号を出力する読み出し制御手段を有している。これにより、アドレス信号の全ビットが一致しなくてもバッファメモリからデータを読み出すことができるので、ＣＰＵやＤＭＡコントローラから連続する複数のデータを効率良く読み出すことができるという効果がある。
【発明を実施するための最良の形態】
【００１９】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２０】
図１は、本発明の実施例を示す半導体記憶装置の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２１】
この半導体記憶装置１０Ａは、図２の半導体記憶装置１０と同様に、データ生成装置１とＣＰＵ等のデータ処理装置２の間に設けられて、データ生成装置１側のデータ出力タイミングとデータ処理装置２側のデータ入力タイミングの相違を吸収するためのバッファとして用いられるものである。
【００２２】
この半導体記憶装置１０Ａは、記憶素子としてＦＩＦＯバッファ１１を有している。このＦＩＦＯバッファ１１は、一定の記憶容量を有するメモリで、データ生成装置１から書き込み制御信号ＷＥが与えられたときに、このデータ生成装置１から与えられる書き込みデータＷＤを読み込んでメモリに格納し、読み出し制御信号ＲＥが与えられたときには、メモリに格納されているデータの内で一番古いデータを読み出しデータＲＤとしてデータ処理装置２へ出力するものである。そして、読み出したデータが記憶されていた領域は、新たに与えられるデータの格納領域として開放されるようになっている。
【００２３】
一方、データ処理装置２からは、読み書きのアクセス対象を指定するｍビットのアドレス信号ＡＤと読み出し要求信号ＲＱが与えられるようになっている。
【００２４】
半導体記憶装置１０Ａは、データ処理装置２から割り当てられたｍビット（ｍは複数）のアドレスの内の上位ｎビット（即ち、ｎ＜ｍ）を記憶するｎビットのレジスタ１２Ａを有している。レジスタ１２Ａに記憶されたｎビットのアドレス情報は、比較手段である比較器１３Ａの一方の入力側に与えられ、この比較器１３Ａの他方の入力側にはデータ処理装置２から出力されるｍビットのアドレス信号ＡＤの内の上位ｎビットが与えられるようになっている。
【００２５】
比較器１３Ａは、レジスタ１２Ａから与えられるｎビットのアドレス情報とデータ処理装置２から与えられるアドレス信号ＡＤの内の上位ｎビットを対応するビット毎に比較し、ｎビットすべてが一致したときに一致検出信号ＥＱを“Ｈ”にして出力するものである。なお、１ビットでも違う場合には、比較器１３Ａは一致検出信号ＥＱの出力を停止して“Ｌ”にするようになっている。
【００２６】
比較器１３Ａの出力側は、読み出し制御手段である２入力のＡＮＤ１４の一方の入力側に接続され、このＡＮＤ１４の他方の入力側には、データ処理装置２から読み出し要求信号ＲＱが与えられている。そして、このＡＮＤ１４の出力側から読み出し制御信号ＲＥが出力され、ＦＩＦＯバッファ１１に与えられるようになっている。
【００２７】
次に動作を説明する。ここでは、ｍ＝１６，ｎ＝１２として説明を行う。
まず、データ処理装置２によって、この半導体記憶装置１０Ａに対するアドレス、例えばＨ０１００（但し、Ｈは以下に続く数が１６進数であることを示す）が割り当てられる。これにより、半導体記憶装置１０Ａのレジスタ１２Ａには、アドレスＨ０１００の上位１２ビット、即ち、Ｈ０１０が設定される。
【００２８】
データ生成装置１で生成されたデータは、書き込みデータＷＤとしてＦＩＦＯバッファ１１に与えられ、この書き込みデータＷＤと共に与えられる書き込み制御信号ＷＥに従って、このＦＩＦＯバッファ１１のメモリに順次格納される。
【００２９】
一方、データ処理装置２では、ＦＩＦＯバッファ１２に格納されたデータを読み出すとき、アドレス信号ＡＤとして半導体記憶装置１０Ａに割り当てたアドレス（即ち、Ｈ０１００）を出力すると共に、読み出し要求信号ＲＱを出力する。データ処理装置２から出力されたアドレス信号ＡＤの内の上位１２ビットが比較器１３Ａに与えられ、レジスタ１２Ａに設定されている半導体記憶装置１０Ａのアドレスの上位１２ビットと比較される。
【００３０】
従って、比較器１３Ａでは、アドレス信号ＡＤの上位１２ビットであるＨ０１０と、レジスタ１２Ａに設定されたＨ０１０が比較される。２つの値は一致しているので、比較器１３Ａから出力される一致検出信号ＥＱが“Ｈ”となる。また、このとき、データ処理装置２から出力される読み出し要求信号ＲＱは“Ｈ”であるので、ＡＮＤ１４の出力信号である読み出し制御信号ＲＥも“Ｈ”となる。これにより、ＦＩＦＯバッファ１１から、一番古いデータが読み出され、読み出しデータＲＤとしてデータ処理装置２に出力される。
【００３１】
次に、データ処理装置２から連続するアドレスのデータを読み出すためにアドレス信号ＡＤが１だけ増加してＨ０１０１となるが、比較器１３Ａに与えられるアドレス信号は上位１２ビットであるので、その値はＨ０１０である。従って、比較器１３Ａから出力される一致検出信号ＥＱは“Ｈ”のままであり、読み出し制御信号ＲＥによってＦＩＦＯバッファ１１から次のデータが読み出される。
【００３２】
このように、データ処理装置２から出力されるアドレス信号ＡＤの上位１２ビットがＨ０１０である間、即ち、アドレス信号ＡＤがＨ０１００〜Ｈ０１０Ｆである間、一致検出信号ＥＱは“Ｈ”となり、ＦＩＦＯバッファ１１から連続して複数のデータを読み出すことができる。
【００３３】
一方、アドレス信号ＡＤの上位１２ビットが半導体記憶装置１０Ａに指定されたアドレスの上位１２ビットに一致していなければ、比較器１３Ａから出力される一致検出信号ＥＱは“Ｌ”となり、読み出し制御信号ＲＥも“Ｌ”となって、ＦＩＦＯバッファ１１のデータは読み出されない。
【００３４】
以上のように、本実施例の半導体記憶装置１０Ａは、データ処理装置２から与えられるｍ桁のアドレス信号ＡＤの全桁ではなく、上位のｎ桁だけをレジスタ１２に設定されている値と比較して、一致したときにＦＩＦＯバッファ１１からデータを読み出すように構成している。これにより、ＣＰＵやＤＭＡコントローラ等のデータ処理装置２から連続するアドレスを指定して読み出し要求が行われた場合に、これに対応して連続する複数のデータを効率良く読み出すことができるという利点がある。
【００３５】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  ＦＩＦＯバッファ１１に限らず、先に書き込まれたデータを後に読み出すＦＩＬＯ（先入れ後出し）バッファや、後に書き込まれたデータを後に読み出すＬＩＬＯ（後入れ後出し）バッファにも同様に適用することができる。
（ｂ）  データ処理装置２が、連続するアドレスを出力してデータを読み出す場合を説明したが、データ生成装置１が連続するアドレスを出力してＦＩＦＯバッファ１１にデータを書き込む場合には、レジスタ１２Ａ、比較器１３Ａ及びＡＮＤ１４をＦＩＦＯバッファ１１の書き込み制御信号ＷＥ側に、書き込み制御手段として設けることができる。
（ｃ）  レジスタ１２Ａに対するアドレスの設定はデータ処理装置２から行う必要はない。レジスタ１２Ａに代えてディップスイッチ等を用い、手動で行うようにしても良い。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施例を示す半導体記憶装置の構成図である。
【図２】従来の半導体記憶装置の構成図である。
【符号の説明】
【００３７】
１    データ生成装置
２    データ処理装置
１０Ａ    半導体記憶装置
１１    ＦＩＦＯバッファ
１２Ａ    レジスタ
１３Ａ    比較器
１４    ＡＮＤ
【図１】
2007305021.tif 000003
【図２】
2007305021.tif 000004