(57)【要約】      （修正有）【課題】多値の相変化メモリの提供。【解決手段】メモリは、第１の抵抗メモリセルと、上記第１のメモリセルの所望の抵抗値を示す入力電流を供給するように構成された電流源と、上記入力電流を鏡映して出力電流を供給するカレントミラーとを備えている。このメモリは、第１のスイッチング回路を備えている。上記第１のスイッチング回路は、上記所望の抵抗値にない上記第１のメモリセルへ上記出力電流を送るように構成されていると共に、上記第１のメモリセルが上記所望の抵抗値に達したことに応答して、上記出力電流を上記第１のメモリセルから遮断するように構成されている。【選択図】図１
2007207412.tif 000002
【特許請求の範囲】
【請求項１】
第１の抵抗メモリセルと、
上記第１のメモリセルの所望の抵抗値を示す入力電流を供給するように構成された電流源と、
上記入力電流を鏡映して出力電流を供給するカレントミラーと、
上記第１のメモリセルが上記所望の抵抗値に達していない場合、上記第１のメモリセルへ上記出力電流を送るように構成されていると共に、上記第１のメモリセルが上記所望の抵抗値に達したことに応答して、上記第１のメモリセルへの上記出力電流を遮断するように構成されている第１のスイッチング回路と、を備えたメモリ。
【請求項２】
上記電流源が可変電流源からなる、請求項１に記載のメモリ。
【請求項３】
上記第１のスイッチング回路が、
上記出力電流を、制御信号に基づいて、上記第１のメモリセルに選択的に送るように構成されたスイッチと、
上記所望の抵抗値を示す上記カレントミラーの入力電圧と、上記第１のメモリセルの実際の抵抗値を示す上記カレントミラーの出力電圧とを比較するように構成されていると共に、当該比較に基づいて上記制御信号を供給するように構成されているコンパレータと、を備えている、請求項１に記載のメモリ。
【請求項４】
第２の抵抗メモリセルと、
上記所望の抵抗値にない上記第２のメモリセルへ上記出力電流を送るように構成されていると共に、上記第２のメモリセルが上記所望の抵抗値に達したことに応答して、上記出力電流を上記第２のメモリセルから遮断するように構成されている第２のスイッチング回路とをさらに備えている、請求項１に記載のメモリ。
【請求項５】
上記第１のスイッチング回路および上記第２のスイッチング回路が、上記第１のメモリセルおよび上記第２のメモリセルの抵抗値を同時に設定するように構成されている、請求項４に記載のメモリ。
【請求項６】
第２の抵抗メモリセルをさらに備えており、
上記第１のスイッチング回路が、上記所望の抵抗値にない上記第２のメモリセルへ上記出力電流を送るように構成されていると共に、上記第２のメモリセルが上記所望の抵抗値に達したことに応答して、上記出力電流を上記第２のメモリセルから遮断するように構成されている、請求項１に記載のメモリセル。
【請求項７】
相変化メモリセルと、
上記メモリセルに結合されたスイッチと、
上記メモリセルの所望の抵抗値を示す電流を供給するように構成された可変電流源と、
入力部が上記電流源に結合されており、出力部が上記スイッチに結合されているカレントミラーと、
第１の入力部が上記カレントミラーの上記入力部に結合されており、第２の入力部が上記カレントミラーの上記出力部に結合されていると共に、上記カレントミラーの上記入力部における電圧と、上記カレントミラーの上記出力部における電圧とを比較し、当該比較に基づいて上記スイッチを制御して、上記メモリセルを上記所望の抵抗値に設定するように構成されているセンスアンプと、を備えたメモリ。
【請求項８】
上記スイッチがトランジスタスイッチからなる、請求項７に記載のメモリ。
【請求項９】
出力部が上記センスアンプのイネーブル入力部に結合されていると共に、上記比較に基づいて上記センスアンプを無効にするように構成された論理ブロックをさらに備えている、請求項７に記載のメモリ。
【請求項１０】
上記メモリセルが、少なくとも３つの抵抗値のそれぞれに設定されるように構成されている、請求項７に記載のメモリ。
【請求項１１】
上記メモリセルが、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの内の少なくとも１つを含有している、請求項７に記載のメモリ。
【請求項１２】
少なくとも３つの状態のそれぞれに設定されるように構成された相変化メモリセルと、
上記メモリセルへの設定パルスを、カレントミラーを介して有効にするための手段と、
上記メモリセルの実際の状態を示す上記カレントミラーの出力部における電圧と、上記メモリセルの所望の状態を示す上記カレントミラーの入力部における電圧とを比較するための手段と、
上記比較の結果、上記メモリセルが上記所望の状態に設定されたことに応じて、上記設定パルスを無効にする手段と、を備えたメモリ。
【請求項１３】
上記比較するための手段を、上記比較に応じて無効にするための手段をさらに備えている、請求項１２に記載のメモリ。
【請求項１４】
上記メモリセルが、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの内の少なくとも１つを含有している、請求項１２に記載のメモリ。
【請求項１５】
メモリセルの状態を設定するための方法であって、
カレントミラーの入力部における入力電流を鏡映させて、当該カレントミラーの出力部に出力電流を供給する工程と、
抵抗メモリセルに上記出力電流を印加する工程と、
上記メモリセルの所望の状態を示す上記カレントミラーの上記入力部における電圧と、上記メモリセルの実際の状態を示す上記カレントミラーの上記出力部における電圧とを比較する工程と、
上記比較の結果、上記メモリセルが上記所望の状態になったことに基づいて、上記メモリセルから上記出力電流を除去する工程と、を含んでいる方法。
【請求項１６】
上記出力電流を印加する工程が、
上記出力電流を印加して、上記メモリセルの上記実際の状態を、第１の抵抗値を有する第１の状態から、上記第１の抵抗値より低い第２の抵抗値を有する第２の状態へ変える工程を含んでいる、請求項１５に記載の方法。
【請求項１７】
上記出力電流を除去する上記工程は、
上記カレントミラーの上記出力部における上記電圧が、上記カレントミラーの上記入力部における上記電圧より低いか同等であることに応じて、上記出力電流を除去する工程を含んでいる、請求項１５に記載の方法。
【請求項１８】
上記比較に基づいて上記比較する工程を無効にする工程をさらに含んでいる、請求項１５に記載の方法。
【請求項１９】
上記出力電流を印加する工程が、
上記出力電流を、多ビットデータを記憶するように構成された相変化メモリセルへ印加する工程を含んでいる、請求項１５に記載の方法。
【請求項２０】
メモリへ書き込むための方法であって、
相変化メモリセルを実質的にアモルファス状態にリセットする工程と、
カレントミラーの入力部における入力電流を鏡映させて、当該カレントミラーの出力部に出力電流を供給する工程と、
上記出力電流を上記メモリセルへ送ることによって、上記メモリセルへの設定パルスを有効にする工程と、
上記メモリセルの実際の状態を示す上記カレントミラーの上記出力部における電圧と、上記メモリセルの少なくとも３つの状態の内の所望の状態を示す上記カレントミラーの上記入力部における電圧とを比較する工程と、
上記カレントミラーの上記出力部における上記電圧が、上記カレントミラーの上記入力部における上記電圧より低いか同等であることに応じて、上記出力電流が上記メモリセルに送られないように遮断することによって、上記メモリセルへの設定パルスを無効にする工程と、を含んでいる方法。
【請求項２１】
上記メモリセルの上記所望の状態を示す上記入力電流を、可変電流源から供給する工程をさらに含んでいる、請求項２０に記載の方法。
【請求項２２】
上記設定パルスを無効にすることにより、上記比較を無効にする工程をさらに含んでいる、請求項２０に記載の方法。
【請求項２３】
上記設定パルスを有効にする工程が、
上記設定パルスを有効にして、上記メモリセルの上記実際の状態を、第１の抵抗値を有する第１の状態から、上記第１の抵抗値より低い第２の抵抗値を有する第２の状態へ変える工程を含んでいる、請求項２０に記載の方法。
【請求項２４】
相変化メモリセルと、
自己終端型書き込みドライバとを備えたメモリであって、
上記自己終端型書き込みドライバが、電流パルスを上記メモリセルへ供給することによって、少なくとも３つの抵抗値から選択された１つの抵抗値を上記メモリセルへ書き込むように構成されており、
上記電流パルスが、カレントミラーの出力部から上記メモリセルへ選択的に電流を送ることによって供給され、
上記カレントミラーの入力部が、上記少なくとも３つの抵抗値から選択された上記１つの抵抗値を示す電流を受け、
上記電流パルスの幅が、上記メモリセルの実際の抵抗値を示す上記メモリセルからのフィードバックに基づいている、メモリ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
不揮発性メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子用の相変化材料を用いる。
【０００２】
相変化メモリは、少なくとも２つの異なる状態を示す相変化材料に基づいている。相変化材料は、データビットを記憶するために、メモリセル内において用いられる。これら相変化材料の状態は、アモルファス状態および結晶状態と称される。これらの状態は、アモルファス状態が一般的に結晶状態よりも高い抵抗値を示すため、区別することができる。一般的には、アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。一部の相変化材料は、例えば面心立方（face-centered cubic; FCC）状態および六方最密充てん（hexagonal closest packing; HCP）状態など、２つ以上の結晶状態を示す。これら２つの結晶状態は、抵抗値がそれぞれ異なり、またデータビットを記憶するために用いることができる。以下の説明では、一般的に抵抗値がより高い状態をアモルファス状態と称し、一般的に抵抗値がより低い状態を結晶状態と称する。
【０００３】
相変化材料における相変化は、可逆的に誘発させることができる。このようにメモリは、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料の温度は、様々な方法によって変化させることができる。例えば、相変化材料へのレーザ照射、相変化材料への電流印加、あるいは相変化材料に隣接する抵抗ヒータへの電流供給が可能である。これら方法のいずれにおいても、相変化材料の熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
【０００４】
相変化材料からなる複数のメモリセルを有するメモリアレイを備えた相変化メモリは、これら相変化材料のメモリ状態を利用してデータを記憶するようにプログラム可能である。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込み方法の１つとして、相変化材料へ印加する電流および／または電圧パルスを制御する方法がある。電流および／または電圧のレベルは、一般的には、各メモリセルにおける相変化材料内において誘発される温度と対応している。
【０００５】
相変化メモリセルは、より高密な相変化メモリを達成するために、多数のデータビットを記憶することができる。相変化メモリセル内への多ビット記憶は、相変化材料が中間の抵抗値または状態を有するようにプログラムすることによって達成される。相変化メモリセルが、３つの異なる抵抗値のいずれか１つにプログラムされた場合は、１セルにつき１．５ビットのデータが記憶される。相変化メモリセルが、４つの異なる抵抗値のいずれか１つにプログラムされた場合は、１セルにつき２ビットのデータが記憶される。以後同様である。説明を簡素にするために、本開示では、４つの異なる抵抗値または状態、および１セルにつき２ビットのデータに実質的に焦点を合わせて説明していく。しかしこれは例証するためのみであって、本発明の範囲を限定するものではない。原則的には、３つまたはそれ以上の状態を記憶することが可能である。相変化メモリセルが中間の抵抗値を有するようにプログラムするためには、アモルファス材料と共在している結晶材料の量、従ってセル抵抗値が、適切な書き込み方法によって制御される。
【０００６】
〔概要〕
本発明の一形態は、メモリを提供する。このメモリは、第１の抵抗メモリセルと、この第１のメモリセルの所望の抵抗値を示す入力電流を供給するように構成された電流源と、上記入力電流を鏡映させて出力電流を供給するためのカレントミラーと、を備えている。上記メモリは、第１のスイッチング回路を備えている。この第１のスイッチング回路は、抵抗値が所望のレベルにない第１のメモリセルへ出力電流を送り、そして第１のメモリセルに応じて第１のメモリセルからの出力電流を遮断し、所望の抵抗値を得るように構成されている。
【０００７】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原則を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮小とはなっていない。同様の符号は、対応する同様の箇所を示している。
【０００８】
図１は、メモリデバイスの一実施形態を示すブロック図である。
【０００９】
図２は、４つの異なる状態におけるメモリセルの一実施形態を示す図である。
【００１０】
図３Ａは、相変化メモリセルをプログラムするための回路の一実施形態を示す図である。
【００１１】
図３Ｂは、相変化メモリセルをプログラムするための回路の一実施形態を示す図である。
【００１２】
図４は、複数の相変化メモリセルをプログラムするための回路の一実施形態を示す図である。
【００１３】
図５は、相変化メモリセルの抵抗に対するセンスアンプの出力の一実施形態を示すグラフである。
【００１４】
〔詳細な説明〕
図１は、メモリデバイス１００の一実施形態を示すブロック図である。メモリデバイス１００は、書き込みパルス発生器１０２、分配回路１０４、メモリセル１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、およびセンス回路１０８を備えている。各々のメモリセル１０６ａ〜１０６ｄは、これらメモリセル内の相変化材料のアモルファス状態および結晶状態に基づいてデータを記憶する相変化メモリセルである。また、各々のメモリセル１０６ａ〜１０６ｄは、相変化材料が中間の抵抗値を有するようにプログラムすることによって、２つ以上の状態にプログラムすることができる。メモリセル１０６ａ〜１０６ｄのいずれか１つが中間の抵抗値を有するようにプログラムするためには、アモルファス材料と共在している結晶材料の量、従ってセル抵抗値が、適切な書き込み方法によって制御される。
【００１５】
相変化メモリセル１０６ａ〜１０６ｄは、まず、相変化メモリセルが実質的にアモルファス状態になるようにリセットすることによって、２つ以上の抵抗値のいずれか１つにプログラムされる。次に、上記相変化メモリセルに定電流パルスが印加される。この電流パルスは、相変化メモリセルの抵抗値が、上記２つ以上の抵抗値から選択された１つに設定されるように、相変化メモリセルへ継続的に印加される。上記相変化メモリセルは、メモリセルの状態をモニタすることによって、かつ選択された上記抵抗値が得られた後に上記定電流パルスを除去することによって、上記２つ以上の抵抗値から選択された１つに設定される。
【００１６】
書き込みパルス発生器１０２は、メモリセル１０６ａ〜１０６ｄへパルスを供給し、そして各メモリセル１０６ａ〜１０６ｄの相変化材料へ、２つ以上の抵抗値または状態のいずれか１つをプログラムする。センス回路１０８は、相変化材料の状態を感知し、メモリセル内の相変化材料の状態を示す信号を供給する。
【００１７】
書き込みパルス発生器１０２は、信号経路１１０を介して、分配回路１０４に電気的に結合されている。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、メモリセル１０６ａ〜１０６ｄの各々に電気的に結合されている。分配回路１０４は、信号経路１１２ａを介して、メモリセル１０６ａに電気的に結合されている。分配回路１０４は、信号経路１１２ｂを介して、メモリセル１０６ｂに電気的に結合されている。分配回路１０４は、信号経路１１２ｃを介して、メモリセル１０６ｃに電気的に結合されている。分配回路１０４は、信号経路１１２ｄを介して、メモリセル１０６ｄに電気的に結合されている。分配回路１０４はさらに、信号経路１１４を介して、センス回路１０８に電気的に結合されている。センス回路１０８は、信号経路１１６を介して、書き込みパルス発生器１０２に電気的に結合されている。
【００１８】
各メモリセル１０６ａ〜１０６ｄは、アモルファス状態から結晶状態、あるいは結晶状態からアモルファス状態へと、温度変化の影響下において変化し得る相変化材料を含んでいる。従って、メモリセル１０６ａ〜１０６ｄのいずれか１つの相変化材料内においてアモルファス材料と共在している結晶材料の量によって、メモリデバイス１００内にデータを記憶するための２つ以上の状態が規定される。相変化材料は、アモルファス状態では、結晶状態よりも大幅に高い抵抗値を示す。従ってメモリセル１０６ａ〜１０６ｄの２つ以上の状態は、その電気的抵抗において異なる。一実施形態では、上記２つ以上の状態は３つの状態であってよく、３成分系（trinary system）を用いることができる。この実施形態では、ビット値「０」、「１」、および「２」が３つの状態に割り当てられる。一実施形態では、上記２つ以上の状態は４つの状態であってよい。これら４つの状態には、例えば「００」、「０１」、「１０」、および「１１」などの多ビット値が割り当てられる。別の実施形態では、上記２つ以上の状態は、メモリセルの相変化材料における任意の適切な数の状態であってよい。
【００１９】
一実施形態では、書き込みパルス発生器１０２は、信号経路１１０を介して分配回路１０４へ電圧パルスを供給し、そして分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、メモリセル１０６ａ〜１０６ｄに電圧パルスを制御しながら与える。一実施形態では、分配回路１０４は、各メモリセル１０６ａ〜１０６ｄへ電圧パルスを制御しながら与える複数のトランジスタを備えている。別の実施形態では、書き込みパルス発生器１０２は、信号経路１１０を介して分配回路１０４へ電流パルスを供給し、そして分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、メモリセル１０６ａ〜１０６ｄへ電流パルスを制御しながら与える。
【００２０】
センス回路１０８は、信号経路１１４を介して、メモリセル１０６ａ〜１０６ｄの２つ以上の各状態を読み出す。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間の読み出し信号を制御しながら与える。一実施形態では、分配回路１０４は、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間に読み出し信号を制御しながら与える複数のトランジスタを備えている。一実施形態では、メモリセル１０６ａ〜１０６ｄのいずれか１つの抵抗値を読み出すために、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つに流れる電流を供給し、そしてメモリセル１０６ａ〜１０６ｄの上記の１つにおける電圧を読み出す。一実施形態では、センス回路１０８は、メモリセル１０６ａ〜１０６ｄのいずれか１つに電圧を供給し、そしてメモリセル１０６ａ〜１０６ｄの上記の１つに流れる電流を読み出す。一実施形態では、書き込みパルス発生器１０２は、メモリセル１０６ａ〜１０６ｄのいずれか１つに電圧を供給し、そしてセンス回路１０８は、メモリセル１０６ａ〜１０６ｄの上記の１つに流れる電流を読み出す。一実施形態では、書き込みパルス発生器１０２は、メモリセル１０６ａ〜１０６ｄのいずれか１つに電流を供給し、そしてセンス回路１０８は、メモリセル１０６ａ〜１０６ｄの上記の１つにおける電圧を読み出す。
【００２１】
一実施形態における動作において、書き込みパルス発生器１０２は、メモリセル１０６ａ〜１０６ｄ内の相変化材料をリセットする。リセット動作は、標的とするメモリセルの相変化材料を、その融点を超える温度で加熱する工程と、上記相変化材料を素早く冷却することによって実質的にアモルファス状態を得る工程とを含んでいる。このアモルファス状態は、各メモリセル１０６ａ〜１０６ｄの２つ以上の状態の内の１つであり、抵抗値の最も高い状態である。
【００２２】
書き込みパルス発生器１０２は、２つ以上の状態から選択された１つを、メモリセル１０６ａ〜１０６ｄから選択された１つにプログラムするためにパルスを供給するように構成されている。書き込みパルス発生器１０２は、メモリセル１０６ａ〜１０６ｄから選択された上記１つにパルスを供給して相変化材料の一部を結晶化し、これによって、メモリセル１０６ａ〜１０６ｄから選択された上記１つの抵抗値を下げる。
【００２３】
図２は、２００ａ、２００ｂ、２００ｃ、および２００ｄにおける４つの異なる状態にあるメモリセル２０２の一実施形態を示す図である。メモリセル２０２は、絶縁材料２０６内に位置する相変化材料２０４を含んでいる。相変化材料２０４は細長い細片状の材料であり、中心部において細く、端部において広くなっている。絶縁材料２０６は長方形の形状をしている。別の実施形態では、メモリセル２０２は、任意の適切な形状をした相変化材料２０４、および任意の適切な形状をした絶縁材料２０６を含んだ、任意の適切な形状であってよい。
【００２４】
相変化材料２０４は、一方の端部において第１の電極２０８と電気的に結合されており、他方の端部において第２の電極２１０と電気的に結合されている。パルスは、第１の電極２０８および第２の電極２１０を介してメモリセル２０２に供給される。相変化材料２０４を通る電流路は、第１の電極２０８あるいは第２の電極２１０のいずれか一方から、第１の電極２０８あるいは第２の電極２１０の他方へ伸びている。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、メモリセル２０２と類似している。
【００２５】
メモリセル２０２は、データビットを記憶するための記憶場所を備えている。絶縁材料２０６は、例えばＳｉＯ２、フッ化シリカガラス（fluorinated silica glass; FSG）、あるいはドープされたリンホウ素シリケートガラス（boro-phosphorous silicate glass; BPSG）などの任意の適切な絶縁体であってよい。第１の電極２０８および第２の電極２１０は、例えばＴｉＮ、ＴａＮ、Ｗ、Ａｌ、またはＣｕなどの任意の適切な電極材であってよい。
【００２６】
相変化材料２０４は、本発明に従って様々な材料から形成されていてよい。このような材料としては、一般的には、周期表の第６族に属する元素を１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、メモリセル２０２の相変化材料２０４は、例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド複合材料から形成されている。別の実施形態では、相変化材料は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲナイドを含有しない材料であってもよい。さらに別の実施形態では、相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳなどの元素を１つ以上含有した、任意の適切な材料から形成されていてよい。
【００２７】
相変化材料２０４は、２ビットのデータを記憶するための４つの状態のいずれか１つにプログラムされる。トランジスタまたはダイオードのような能動デバイスなどの選択デバイスは、相変化材料２０４へのパルス印加を制御するために、第１の電極２０８に結合されている。上記パルスは、相変化材料２０４をリセットし、そして上記以外の３つの状態のいずれか１つを相変化材料２０４にプログラムする。２００ｂでは、相変化材料２０４の寸法の小さい中心領域２１２が、相変化材料２０４およびメモリセル２０２の抵抗値を変えるようにプログラムされている。２００ｃでは、相変化材料２０４の寸法が中程度の中心領域２１４が、相変化材料２０４およびメモリセル２０２の抵抗値を変えるようにプログラムされている。２００ｄでは、実質的には相変化材料２０４の全部である、寸法の大きい中心領域２１６が、相変化材料２０４およびメモリセル２０２の抵抗値を変えるようにプログラムされている。プログラムされた中心領域のサイズは、相変化材料２０４およびメモリセル２０２の抵抗値に関連している。サイズの異なる３つの中心領域の２００ｂ〜２００ｄにおける状態と、２００ａにおける当初の状態とが、相変化材料２０４における４つの状態であり、メモリセル２０２は、２ビットのデータを記憶するための記憶場所を備えている。一実施形態では、２００ａにおけるメモリセル２０２の状態は「００」であり、２００ｂにおけるメモリセル２０２の状態は「０１」であり、２００ｃにおけるメモリセルの状態は「１０」であり、そして２００ｄにおけるメモリセル２０２の状態は「１１」である。
【００２８】
２００ａでは、相変化材料２０４が、実質的にアモルファス状態にリセットされる。メモリセル２０２のリセット動作中に、リセットパルスが上記選択デバイスによって選択的に有効にされ、そして第１の電極２０８および相変化材料２０４へ送信される。上記リセットパルスは、その融点を超える温度で相変化材料２０４を加熱し、そして相変化材料２０４は急速に冷却され、２００ａにおいて実質的にアモルファス状態が得られる。リセット動作後には、相変化材料２０４は、結晶状態の相変化材料を２１８および２２０において含み、アモルファス状態の相変化材料を２０４に含んでいる。２００ａにおける実質的なアモルファス状態は、メモリセル２０２の抵抗値が最も高い状態である。
【００２９】
相変化材料２０４を、上記以外の３つの状態２００ｂ〜２００ｄのいずれか１つにプログラムするためには、例えば書き込みパルス発生器１０２などの書き込みパルス発生器を介して、パルスが供給される。２００ｂでは、寸法の小さい中心領域２１２を結晶状態にプログラムするためのパルスが供給される。結晶状態の抵抗値はアモルファス状態より低く、また２００ｂにおけるメモリセル２０２の抵抗値は、実質的にアモルファス状態にある２００ａでのメモリセル２０２より低い。２００ｃでは、中心領域２１４を結晶状態にプログラムするためのパルスが供給される。中心領域２１４は、寸法の小さい中心領域２１２より大きく、また結晶状態での抵抗値は、アモルファス状態より低い。このため、２００ｃにおけるメモリセル２０２の抵抗値は、２００ｂにおけるメモリセル２０２、および２００ａにおいてアモルファス状態にあるメモリセル２０２よりも低い。２００ｄでは、寸法の大きい中心領域２１６を結晶状態にプログラムするためのパルスが供給される。寸法の大きい中心領域２１６は、中心領域２１４よりも大きく、また結晶状態の抵抗値は、アモルファス状態よりも低い。このため、２００ｄにおけるメモリセル２０２の抵抗値は、２００ｃにおけるメモリセル２０２、２００ｂにおけるメモリセル２０２、および２００ａにおいてアモルファス状態にあるメモリセル２０２よりも低い。２００ｄにおけるメモリセル２０２は、抵抗値が最も低い状態にある。別の実施形態では、メモリセル２０２は、任意の適切な抵抗値または状態にプログラムすることができる。
【００３０】
本明細書において用いられている「電気的に結合」という表現は、素子同士が直接結合されていなければならないという意味ではなく、「電気的に結合」された素子間に介在する素子が備えられていてもよい。
【００３１】
図３Ａは、相変化メモリセルをプログラムするための回路３００ａの一実施形態を示す図である。一実施形態では、回路３００ａは、書き込みパルス発生器１０２の一部と、図２に示す４つの状態のいずれか１つに相変化メモリセルをプログラムするための分配回路１０４とを備えている。回路３００ａは、３０１で示されているスイッチングおよびメモリセル回路を備えている。回路３００ａは、電流源３４０と、トランジスタ３０６および３１０によって形成されたカレントミラーとをさらに備えている。スイッチングおよびメモリセル回路３０１は、トランジスタ３１４および３２２と、相変化メモリセル３１８と、バッファ３２６と、センスアンプ３３０と、論理ブロック３３４とを備えている。
【００３２】
トランジスタ３０６のソース／ドレイン経路の一方の側は、電圧源３０２に電気的に結合されており、またトランジスタ３０６のソース／ドレイン経路の他方の側は、信号経路３１２を介して、センスアンプ３３０の第１の入力部と、トランジスタ３１４のソース／ドレイン経路の一方の側に電気的に結合されている。トランジスタ３０６のゲートは、トランジスタ３１０のゲートと、トランジスタ３１０のソース／ドレイン経路の一方の側と、センスアンプ３３０の第２の入力部と、電流源３４０の一方の側とに、信号経路３０８を介して電気的に結合されている。トランジスタ３１０のソース／ドレイン経路の他方の側は、電圧源３０２に電気的に結合されている。電流源３４０の他方の側は、コモンまたはグランド３０４に電気的に結合されている。
【００３３】
センスアンプ３３０の出力部は、信号経路３２８を介して、バッファ３２６の入力部に電気的に結合されている。バッファ３２６の出力部は、信号経路３２４を介して、トランジスタ３１４のゲートと、論理ブロック３３４の第１の入力部とに電気的に結合されている。論理ブロック３３４の第２の入力部は、ＥＮ信号経路３３６を介して、イネーブル（ＥＮ）信号を受信する。論理ブロック３３４の出力部は、制御信号経路３３２を介して、センスアンプ３３０のイネーブル入力部に電気的に結合されている。
【００３４】
トランジスタ３１４のドレイン／ソース経路の他方の側は、ビット線（ＢＬ）３１６を介して、相変化メモリセル３１８の一方の側に電気的に結合されている。相変化メモリセル３１８の他方の側は、信号経路３２０を介して、トランジスタ３２２のソース／ドレイン経路の一方の側に電気的に結合されている。トランジスタ３２２のソース／ドレイン経路の他方の側は、コモンまたはグランド３０４に電気的に結合されている。トランジスタ３２２のゲートは、ワード線３３８を介してワード線（ＷＬ）信号を受信する。
【００３５】
電流源３４０は、相変化メモリセル３１８の所望の状態に基づいて可変電流を供給する。電流源３４０によって供給された電流の設定によって、相変化メモリセル３１８が設定される状態が決定される。一実施形態では、電流源３４０は、レジスタおよび電圧源を備えている。上記電圧源および／またはレジスタは、信号経路３０８に所望の電流が供給されるように変えることができる。別の実施形態では、電流源３４０は、信号経路３０８に所望の電流を供給するためのカレントミラーを備えている。
【００３６】
トランジスタ３０６、３１０、および３１４は、ｐチャネル金属酸化膜半導体（p-channel metal-oxide-semiconductor; PMOS）トランジスタであり、トランジスタ３２２は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタである。トランジスタ３０６および３１０は、カレントミラーを形成している。カレントミラーの入力部は、電流源３４０から信号経路３０８を介して供給された電流を受ける。信号経路３０８を介してカレントミラーの入力部に供給された電流は、信号経路３１２を介して、カレントミラーの出力部において鏡映される。トランジスタ３１４および３２２は、スイッチとして機能する。
【００３７】
論理ブロック３３４は、ＥＮ信号経路３３６のＥＮ信号と信号経路３２４の信号とを受信して、制御信号経路３３２に制御信号を供給する。論理ブロック３３４は、論理ハイＥＮ信号または信号経路３２４の論理ロー信号に応答して、信号経路３３２へ論理ハイ信号を出力する。論理ブロック３３４は、論理ローＥＮ信号または信号経路３２４の論理ハイ信号に応答して、信号経路３３２へ論理ロー信号を出力する。
【００３８】
センスアンプ３３０は、信号経路３３２における論理ロー信号に応答して無効にされる。センスアンプ３３０は、信号経路３３２における論理ハイ信号に応答して有効にされ、カレントミラーの入力部に接続されている信号経路３０８の電圧と、カレントミラーの出力部に接続されている信号経路３１２の電圧とを比較する。カレントミラーの入力部に接続されている信号経路３０８の電圧は、相変化メモリセル３１８の所望の抵抗値を示している。カレントミラーの出力部に接続されている信号経路３１２の電圧は、相変化メモリセル３１８の実際の抵抗値を示している。センスアンプ３３０は、上記の比較に基づいて、信号経路３２８へ信号を出力する。センスアンプ３３０は、信号経路３０８上の電圧が信号経路３１２上の電圧よりも低いことに応答して、信号経路３２８へ論理ロー信号を出力する。センスアンプ３３０は、信号経路３０８上の電圧が信号経路３１２上の電圧より高いか同等であることに応答して、信号経路３２８へ論理ハイ信号を出力する。
【００３９】
バッファ３２６は、信号経路３２８を介して上記信号を受信し、そしてこの信号を信号経路３２４へ供給する。バッファ３２６は、信号経路３２８上の論理ロー信号に応答して、信号経路３２４へ論理ロー信号を供給して、トランジスタ３１４をオンにする。トランジスタ３１４がオンにされると、信号経路３１２上の上記信号はビット線３１６へ送られる。バッファ３２６は、信号経路３２８上の論理ハイ信号に応答して、信号経路３２４へ論理ハイ信号を供給して、トランジスタ３１４をオフにする。トランジスタ３１４がオフにされると、信号経路３１２上の上記信号は、ビット線３１６へ送られないように遮断される。
【００４０】
トランジスタ３２２は、ワード線３３８上の論理ハイＷＬ信号に応答してオンになり、相変化メモリセル３１８を選択する。トランジスタ３２２は、ワード線３３８上の論理ローＷＬ信号に応答してオフになり、相変化メモリセル３１８を選択から除外する。トランジスタ３１４および３２２がオンにされると、相変化メモリセル３１８は、カレントミラーの出力部から、信号経路３１２を介して定電流を受ける。相変化メモリセル３１８は、この定電流に応答して、実質的なアモルファス状態から、部分的あるいは実質的な結晶状態へと遷移する。カレントミラーの出力部に接続されている信号経路３１２の電圧は、相変化メモリセル３１８の実際の状態を示している。信号経路３１２上の電圧は、相変化メモリセル３１８の抵抗値の低下に応答して下がる。
【００４１】
動作中において、相変化メモリセル３１８は、ワード線３３８へ論理ハイＷＬ信号を供給することによって選択される。相変化メモリセル３１８が実質的にアモルファス状態にない場合は、相変化メモリセル３１８は、書き込みパルス発生器（図示せず）からビット線３１６を介してリセットパルスを受けて、相変化メモリセル３１８を実質的にアモルファス状態にリセットする。電流源３４０は、相変化メモリセル３１８の所望の抵抗値または状態に基づいて信号経路３０８へ電流を供給するように調節される。
【００４２】
相変化メモリセル３１８が選択され、かつ実質的にアモルファス状態になると、論理ハイＥＮ信号がＥＮ信号経路３３６上に供給されて、センスアンプ３３０を有効にする。トランジスタ３１４がオンになり、相変化メモリセル３１８に電流パルスを供給する。上記電流パルスは、相変化メモリセル３１８が、カレントミラーの入力部における電圧とカレントミラーの出力部における電圧との比較に基づいて所望の状態を達成するまで、相変化メモリセル３１８に印加され続ける。相変化メモリセル３１８が所望の状態になると、センスアンプ３３０は、上記信号を供給してトランジスタ３１４をオフにする。センスアンプ３３０からの上記信号はまた、論理ブロック３３４を介してセンスアンプ３３０を無効にして電力を節約する。
【００４３】
回路３００ａはまた、相変化メモリセル３１８の読み出しに用いることができる。カレントミラーへ基準電流を印加することによって、センスアンプ３３０は、相変化メモリセル３１８の抵抗値が電流源３４０の抵抗値より高いのか、あるいは低いのかを判断する。上記基準電流は、相変化メモリセル３１８に記憶されたデータの破損を防止するために、書き込み電流より低い。
【００４４】
図３Ｂは、相変化メモリセル３１８をプログラムするための回路３００ｂの一実施形態を示す図である。一実施形態では、回路３００ｂは、書き込みパルス発生器１０２の一部と、図２に示す４つの状態のいずれか１つへ相変化メモリセル３１８をプログラムするための分配回路１０４とを備えている。回路３００ｂは、３０３で示されているスイッチングおよびメモリセル回路を備えている。回路３００ｂは、電流源３４０と、トランジスタ３０６および３１０によって形成されたカレントミラーとをさらに備えている。スイッチングおよびメモリセル回路３０３は、トランジスタ３１４、バッファ３２６、センスアンプ３３０、論理ブロック３３４、デコーダ３４２、トランジスタ３２２ａ〜３２２（ｍ）、および相変化メモリセル３１８ａ〜３１８（ｍ）（「ｍ」は、例えば１６などの、相変化メモリセルの任意の適切な数量）を備えている。
【００４５】
スイッチングおよびメモリセル回路３０３は、デコーダ２４２、複数のメモリセル３１８ａ〜３１８（ｍ）、およびトランジスタ３２２ａ〜３２２（ｍ）が追加されていることを除いては、スイッチングおよびメモリセル回路３０１と同様である。デコーダ３４２の第１の入力部は、信号経路３１５を介して、トランジスタ３１４のソース／ドレイン経路の一方の側と電気的に結合されている。デコーダ３４２の第２の入力部は、ＡＤＤ信号経路３４４を介して、アドレス（ＡＤＤ）信号を受信する。デコーダ３４２の出力部は、ビット線ゼロ３１６ａ〜ビット線（ｍ）３１６（ｍ）を介して、相変化メモリセル３１８ａ〜３１８（ｍ）の一方の側に電気的に結合されている。相変化メモリセル３１８ａ〜３１８（ｍ）の他方の側は、トランジスタ３２２ａ〜３２２（ｍ）のソース／ドレイン経路の一方の側に電気的に結合されている。トランジスタ３２２ａ〜３２２（ｍ）のソース／ドレイン経路の他方の側は、コモンまたはグランド３０４に電気的に結合されている。トランジスタ３２２ａ〜３２２（ｍ）のゲートは、ワード線３３８ａ〜３３８（ｍ）を介して、ワード線ゼロ（ＷＬ０）〜ワード線（ｍ）（ＷＬ（ｍ））信号を受信する。
【００４６】
デコーダ３４２は、ＡＤＤ信号経路３４４を介してアドレス信号を受信し、またこのアドレス信号に基づいて、信号経路３１５をビット線３１６ａ〜３１６（ｍ）の１つに電気的に結合している。デコーダ３４２は、ＢＬ０を示すアドレス信号に応答して、信号経路３１５上の上記信号をＢＬ０  ３１６ａへ送るためにスイッチを閉じ、また信号経路３１５上の上記信号がビット線３１６ｂ〜３１６（ｍ）へ送られないように遮断するためにスイッチを開ける。同様に、デコーダ３４２は、ＢＬ（ｍ）を示すアドレス信号に応答して、信号経路３１５上の上記信号をＢＬ（ｍ）３１６（ｍ）へ送るためにスイッチを閉じ、また信号経路３１５上の上記信号がビット線３１６ｂ〜３１６（ｍ−１）へ送られないように遮断するためにスイッチを開ける。別の実施形態では、デコーダ３４２は備えられておらず、ビット線３１６ａ〜３１６（ｍ）が、信号経路３１５に電気的に直接結合されている。
【００４７】
スイッチングおよびメモリセル回路３０３は、信号経路３１５上の上記信号をビット線３１６ａ〜３１６（ｍ）へ送るデコーダ３４２を備えていることによって、図３Ａを参照しながら前述したスイッチングおよびメモリセル回路３０１と同様に機能する。
【００４８】
図４は、複数の相変化メモリセルをプログラムするための回路４００の一実施形態を示す図である。回路４００は、複数のスイッチングおよびメモリセル回路３０１ａ〜３０１（ｎ）（「ｎ」は、例えば１６などの、スイッチングおよびメモリセル回路の任意の適切な数量）を備えていることを除いては、回路３００ａと同様である。回路４００は、スイッチングおよびメモリセル回路３０１ａ〜３０１（ｎ）を備えている。別の実施形態では、スイッチングおよびメモリセル回路３０１は、スイッチングおよびメモリセル回路３０３と置き換えられる。
【００４９】
各スイッチングおよびメモリセル回路３０１ａ〜３０１（ｎ）は、ＥＮ信号回路３３６ａ〜３３６（ｎ）を介してＥＮ信号を受信し、そしてワード線３３８ａ〜３３８（ｎ）を介してＷＬ信号を受信する。各スイッチングおよびメモリセル回路は、信号経路３０８を介して、カレントミラーの入力部に電気的に結合されており、また信号経路３１２を介して、カレントミラーの出力部に電気的に結合されている。各スイッチングおよびメモリセル回路３０１ａ〜３０１（ｎ）は、図３Ａを参照しながら前述したスイッチングおよびメモリセル回路３０１と同様に機能する。
【００５０】
上記実施形態では、電流源３４０から供給された選択された電流に基づいて、複数のメモリセルを所望の状態に同時にプログラムすることができる。各相変化メモリセルは、論理ハイＷＬ信号を、対応するワード線３３８ａ〜３３８（ｎ）へ供給することによって選択される。上記スイッチング回路は、論理ハイＥＮ信号を、対応するＥＮ信号経路３３６ａ〜３３６（ｎ）へ供給することによって、選択された相変化メモリセルに対して有効にされる。選択された各相変化メモリセルの電流パルスの幅は、その他の相変化メモリセルとは無関係である。選択された各相変化メモリセルは、この相変化メモリセルが所望の抵抗値または状態に設定されるまで、電流パルスを受ける。
【００５１】
図５は、相変化メモリセル３１８の抵抗値のセンスアンプ３３０の出力の一実施形態を示すグラフである。グラフ５００では、センスアンプ３３０の電圧出力がＹ軸５０２に示されており、相変化メモリセル３１８の抵抗値がＸ軸５０４に示されている。センスアンプ３３０の電圧出力は、電流源３４０からの選択された電流と、相変化メモリセル３１８の抵抗値とに基づいて変わる。電流５０６は、例えば５０８、５１０、５１２で示されているような複数の可能な抵抗値または状態のいずれか１つに相変化メモリセル３１８を設定するように、選択することができる。
【００５２】
本発明の実施形態は、基準値に基づいて相変化メモリセルの状態を設定するための自己終端型（self-terminating）書き込み回路を提供している。カレントミラーの出力部からの電流パルスは、相変化メモリセルへ印加される。相変化メモリセルが所望の状態に達すると、上記書き込み回路によって電流が自動的に除去される。従って、メモリセルの相変化材料の多層書き込みが迅速、一定、かつ正確になる。さらに上記書き込み回路は、相変化メモリセルを設定した後に節電するための自動制御パワーダウンモードを備えている。
【図面の簡単な説明】
【００５３】
【図１】メモリデバイスの一実施形態を示すブロック図である。
【図２】４つの異なる状態におけるメモリセルの一実施形態を示す図である。
【図３Ａ】相変化メモリセルをプログラムするための回路の一実施形態を示す図である。
【図３Ｂ】相変化メモリセルをプログラムするための回路の一実施形態を示す図である。
【図４】複数の相変化メモリセルをプログラムするための回路の一実施形態を示す図である。
【図５】相変化メモリセルの抵抗に対するセンスアンプの出力の一実施形態を示すグラフである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【外国語明細書】
2007207412000001.pdf