(57)【要約】【課題】大容量化および高速化に有利な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ｎ（ｎは自然数）ビットデータを記憶することが可能なメモリセルＭＣを複数有する第１領域１１−２と、ｋ（ｋ＞ｎ：ｋは自然数）ビットデータを記憶することが可能なメモリセルを複数有する第２領域１１−１とを備えたメモリセルアレイ１１と、複数のデータキャッシュを備えたデータ記憶回路２７と、前記第１領域の前記ｋ／ｎ個のメモリセルから読み出した前記ｋビットデータを前記データ記憶回路に記憶させ、前記第２領域のメモリセルに記憶させるように前記メモリセルアレイおよび前記データ記憶回路を制御するように構成された制御回路１７、２０とを具備する。【選択図】      図１
2007305210.tif 000002
【特許請求の範囲】
【請求項１】
ｎ（ｎは自然数）ビットデータを記憶することが可能なメモリセルを複数有する第１領域と、ｋ（ｋ＞ｎ：ｋは自然数）ビットデータを記憶することが可能なメモリセルを複数有する第２領域とを備えたメモリセルアレイと、
複数のデータキャッシュを備えたデータ記憶回路と、
前記第１領域の前記ｋ／ｎ個のメモリセルから読み出した前記ｋビットデータを前記データ記憶回路に記憶させ、前記第２領域のメモリセルに記憶させるように前記メモリセルアレイおよび前記データ記憶回路を制御するように構成された制御回路とを具備すること
を特徴とする半導体記憶装置。
【請求項２】
ｎ（ｎは自然数）ビットデータを記憶することが可能なメモリセルを複数有する第１領域と、ｋ（ｋ＞ｎ：ｋは自然数）ビットデータを記憶することが可能なメモリセルを複数有する第２領域とを備えたメモリセルアレイと、
複数のデータキャッシュを備えたデータ記憶回路と、
書込み動作が特定の前記メモリセルに偏らないように前記メモリセルアレイのアドレスを指定して書込み動作を分散化するように前記メモリセルアレイおよび前記データ記憶回路を制御するように構成された制御回路とを具備すること
を特徴とする半導体記憶装置。
【請求項３】
前記制御回路は、前記第２領域から読み出したデータを前記ｋビットのデータキャッシュに記憶させ、前記複数のデータキャッシュに記憶させた前記データを前記第１領域の前記ｋ／ｎ個のメモリセルに記憶させること
を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記データ記憶回路のビット数は、第１領域のメモリセルのｎビット数よりも多いｉ（ｉ＞ｎ：ｉは自然数）ビットであり、
前記制御回路は、複数のデータを連続して前記複数のデータキャッシュに記憶させるように前記データ記憶回路を制御すること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記制御回路を制御するコントローラを更に具備すること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
【背景技術】
【０００２】
従来より、ＮＡＮＤ型フラッシュメモリと呼ばれる半導体記憶装置が使用され、販売されている。このＮＡＮＤ型フラッシュメモリには、１つのメモリセルに１ビットのデータを記録することが可能な２値ＮＡＮＤ型フラッシュメモリの他に、１つのメモリセルに複数のデータを記録することが可能な多値ＮＡＮＤ型フラッシュメモリがある（例えば、特許文献１参照）。
【０００３】
多値ＮＡＮＤ型フラッシュメモリは、１つのメモリセルに複数のデータを記録することが可能なため、同面積の２値ＮＡＮＤ型フラッシュメモリに対して２倍以上の容量を実現することが可能である。このため、近年のフラッシュメモリの大容量化の要請に伴って、この多値ＮＡＮＤ型フラッシュメモリが注目されている。
【０００４】
しかし、この多値ＮＡＮＤ型フラッシュメモリのデータ書込み時間は、２値ＮＡＮＤ型に比べ、例えば、２〜３倍程度必要であるため、高速化に不利である。これは、１つのメモリセルに、例えば、２ビットのデータを記憶する場合には４個の閾値電圧を設定しなくてはならないため、２値ＮＡＮＤ型フラッシュメモリに比べ、閾値電圧の分布幅を狭くする必要がある。そして、閾値電圧の分布幅を狭くするように制御するためには、プログラムとプログラムベリファイリードを繰り返し行う必要があるため、書込み速度が低下し、書込み時間が増大するからである。
【０００５】
また、１つのメモリセルに３ビット、あるいは４ビットのデータを記憶する場合には、さらに８個あるいは１６個の閾値電圧を設定しなくてはならない。このため、より多くのデータを記憶しようとすると、閾値電圧の分布を狭くする必要があり、書込み速度がさらに低下し、高速化に不利であるという問題があった。
【０００６】
一方、２値ＮＡＮＤ型フラッシュメモリによりメモリセルアレイを構成した場合には、高速化には有利であるが、１つのメモリセルに１ビットデータしか記録することができないため、大容量化に不利であるという問題があった。
【０００７】
上記のように、従来の半導体記憶装置は、高速に大容量データを記憶することができないという事情があった。
【特許文献１】特開２００２−０１６１５４号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、大容量化および高速化に有利な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
この発明の一態様によれば、ｎ（ｎは自然数）ビットデータを記憶することが可能なメモリセルを複数有する第１領域と、ｋ（ｋ＞ｎ：ｋは自然数）ビットデータを記憶することが可能なメモリセルを複数有する第２領域とを備えたメモリセルアレイと、複数のデータキャッシュを備えたデータ記憶回路と、前記第１領域の前記ｋ／ｎ個のメモリセルから読み出した前記ｋビットデータを前記データ記憶回路に記憶させ、前記第２領域のメモリセルに記憶させるように前記メモリセルアレイおよび前記データ記憶回路を制御するように構成された制御回路とを具備する半導体記憶装置を提供できる。
【００１０】
さらに、この発明の一態様によれば、ｎ（ｎは自然数）ビットデータを記憶することが可能なメモリセルを複数有する第１領域と、ｋ（ｋ＞ｎ：ｋは自然数）ビットデータを記憶することが可能なメモリセルを複数有する第２領域とを備えたメモリセルアレイと、複数のデータキャッシュを備えたデータ記憶回路と、書込み動作が特定の前記メモリセルに偏らないように前記メモリセルアレイのアドレスを指定して書込み動作を分散化するように前記メモリセルアレイおよび前記データ記憶回路を制御するように構成された制御回路とを具備する半導体記憶装置を提供できる。
【発明の効果】
【００１１】
この発明によれば、大容量化および高速化に有利な半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１３】
[第１の実施形態]
まず、図１乃至図１４を用いて、この発明の第１の実施形態に係る半導体記憶装置を説明する。図１は、この実施形態に係る半導体記憶装置を示す平面図である。本例においては、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１４】
図示するように、ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、データ記憶回路２７、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出量端子１５、ワード線制御回路１６、制御信号発生回路１７、制御信号入力端子１８、ビジー信号出力端子１９、およびデータ変換制御回路２０を備えている。
【００１５】
メモリセルアレイ１１は、１つのメモリセルに多ビットのデータを記録することが可能な多値ＮＡＮＤ型フラッシュメモリをメモリセルＭＣとして有するＭＬＣ（Multi Level Cell）領域１１−１と、１つのメモリセルに１ビットのデータを記録することが可能な２値ＮＡＮＤ型フラッシュメモリをメモリセルＭＣとして有するＳＬＣ（Single Level Cell）領域１１−２を備えている。メモリセルＭＣのそれぞれは、複数のワード線ＷＬと複数のビット線ＢＬとの交差位置にマトリクス状に配置されている。
【００１６】
本例では、ＭＣＬ領域１１−１の多値ＮＡＮＤ型フラッシュメモリのビット数は１６値（４ビット）であり、ＳＬＣ領域１１−１の２値ＮＡＮＤ型フラッシュメモリのビット数は２値（１ビット）である一例を挙げて説明する。
【００１７】
データ記憶回路２７は、複数のデータキャッシュを有し、後述する書込み・読み出し動作の際にＭＣＬ領域１１−１およびＳＬＣ領域１１−２に対して共通に用いられる。
【００１８】
ビット線制御回路１２は、ビット線ＢＬの電位を制御し、ビット線ＢＬを介してメモリセルアレイ１１中のメモリセルＭＣのデータを読み出し、メモリセルＭＣの状態を検出し、メモリセルＭＣに書込み制御電圧を印加してメモリセルに書込みを行ように構成されている。
【００１９】
カラムデコーダ１３は、ビット線制御回路１２を制御して、上記データ記憶回路２７を選択するように構成される。例えば、カラムデコーダ１３は、外部からデータ入出力端子１５を介して入力されデータ入出力バッファ１４に一時的に保持された書込みデータを、選択したデータ記憶回路２７に入力する。
【００２０】
データ入出力バッファ１４は、データ記憶回路２７から読み出されたメモリセルＭＣの読み出しデータ、および外部から入力される書込みデータを一時的に保持するように構成されている。
【００２１】
データ入出力端子１５を介して、データの外部への入出力がなされる。
【００２２】
ワード線制御回路１６は、メモリセルアレイ１１に電気的に接続されている。このワード線制御回路１６は、メモリセルアレイ１１中のワード線ＷＬを選択し、選択したワード線ＷＬに読み出し、書込みあるいは消去に必要な電圧を印加するように構成されている。
【００２３】
制御信号発生回路１７は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、ワード線制御回路１６、およびデータ変換制御回路２０に電気的に接続されている。制御信号発生回路１７は、データ変換制御回路２０と共に、後述する書込み・読み出し動作の際に、ＳＬＣ領域１１−２から読み出した複数のデータを複数のデータキャッシュに記憶させ、上記複数のデータキャッシュに記憶させた複数のデータのうちの任意のビット数をＭＬＣ領域１１−１のメモリセルＭＣのビット数の値に合わせて選択したアドレスのＭＬＣ領域のメモリセルＭＣに記憶させるようにメモリセルアレイ１１およびデータ記憶回路２７を制御するように構成されている。
【００２４】
また、制御信号発生回路１７は、後述する書込み動作の際に、書き換え頻度の高いデータはＳＬＣ領域１１−２に書き込み、書き換え頻度の低いデータはＭＬＣ領域１１−２書き込むように、アドレスを指定してメモリセルアレイ１１を制御するように構成されている。このように、制御信号発生回路１７が、書込み動作が特定のメモリセルＭＣに偏らないようにアドレスを指定して書込み動作を分散化する機能（レベリング機能）を有している。
【００２５】
データ変換制御回路２０は、内部でタイマ２１を有し、このタイマ２１により制御信号発生回路１７からビジィ信号が出力されていない時間をカウントする。そして、データ変換制御回路２０は、ビジィ信号が出力されなくなってから所定の時間が経過すると、データ記憶回路２７が待機状態であると判断し、データ変換開始命令を制御信号発生回路１７へ出力するように構成されている。
【００２６】
次に、図２を用いて、メモリセルアレイ１１について詳しく説明する。図２は、この実施形態に係る半導体記憶装置のメモリセルアレイの一例を示す回路図である。
【００２７】
図示するように、メモリセルアレイ１１は、ワード線ＷＬとビット線ＢＬとの交差位置にマトリクス状に配置された複数のメモリセルＭＣを備えている。メモリセルＭＣのそれぞれは、半導体基板上に設けられたトンネル絶縁膜、トンネル絶縁膜上に設けられた浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御電極ＣＧを備えた積層構造である。ビット線ＢＬ方向に沿って隣接するメモリセルＭＣは、電流経路であるソース／ドレインを共有し、それぞれの電流経路の一端および他端が直列に、例えば、３２個接続するように配置されている。
【００２８】
電流経路の一端および他端が直列に接続されたメモリセルＭＣおよび選択トランジスタＳ１、Ｓ２は、ＮＡＮＤセル列を構成している。選択トランジスタＳＴ１、ＳＴ２により、このＮＡＮＤセル列を選択する。ＮＡＮＤセル列の電流経路の一端はデータ記憶回路２７を介してセンスアンプ（図示せず）に接続され、電流経路の他端はソース線ＳＲＣに接続されている。
【００２９】
尚、メモリセルＭＣの個数は、本例の３２個に限らず、例えば、８個、１６個等であっても良い。また、選択トランジスタＳＴ１、ＳＴ２は、ＮＡＮＤセル列を選択できる構成であれば、選択トランジスタＳＴ１、ＳＴ２のいずれか一方のみが設けられていても良い。
【００３０】
各ロウ方向（ワード線ＷＬ方向）のメモリセルＭＣの制御電極ＣＧは、ワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続されている。選択トランジスタＳＴ１のゲートはセレクトゲートＳＧＳに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲートＳＧＤに共通接続されている。選択トランジスタＳ１のソースは、ソース線ＳＲＣに接続され、選択トランジスタＳＴ２のドレインは、ビット線ＢＬ0e〜ＢＬ8koのいずれかに接続されている。
【００３１】
一対のビット線（ＢＬ0e，ＢＬ0o）、（ＢＬ1e，ＢＬ1o）、…、（ＢＬie，ＢＬio）、（ＢＬ8ke，ＢＬ8ko）には、それぞれデータ記憶回路２７−０〜２７−8Kが接続されている。一対のビット線（ＢＬ0e，ＢＬ0o）等は、リード動作、プログラムベリファイ動作、およびプログラム動作の際において、外部より供給されるアドレス信号（YA0、YA1，…，YAi，…，YA8k）に応じて選択される。
【００３２】
メモリセルアレイ１１は複数のブロックを含んでおり、このうち幾つかのブロックはＳＬＣ領域１１−２として使用され、残りはＭＬＣ領域１１−１として使用される。消去動作は、データ記憶回路２７に接続されている２本のビット線ＢＬについて同時に行われる。各ブロックは複数の上記ＮＡＮＤセル列により構成されている。
【００３３】
また、破線２８で示すように、ワード線ＷＬ方向に沿って、ビット線ＢＬの１本おきに配置された複数のメモリセルは１セクタを構成する。例えば、ＭＬＣ領域１１−１ではこの1セクタに２ページが存在し、ＳＬＣ領域１１−１では1セクタに１ページが存在する。このページ毎にデータが書き込まれ、読み出される。
【００３４】
外部アドレスに応じて、1本のワード線ＷＬが選択される。ＭＬＣ領域１１−１を対象とするときは、さらにアドレスによってページの切り替えを行う。
【００３５】
ここで、書込み動作時のアドレス選択において、制御信号発生回路１７により、書込み対象のメモリセルＭＣをＳＬＣ領域１１−２内あるいはＭＬＣ領域１１−１内で分散化させるようにアドレスを指定すること（レベリング）も可能である。これにより、特定のメモリセルＭＣに書込みが集中することを防ぎ、信頼性を向上させることができる。
【００３６】
次に、データ記憶回路２７について、図３および図４を用いて詳細に説明する。図３は、この本例に係るデータ記憶回路の一例を示す回路図である。ここでは、データ記憶回路２７−０を例に挙げて説明する。
【００３７】
図示するように、データ記憶回路２７−０は、ラッチ回路３１、増幅回路３５、および４つのデータキャッシュ４１−１〜４１−４を備えている。
【００３８】
ラッチ回路３１は、データ入出力端子（Ｉ／Ｏ）１５から入力されたデータをデータキャッシュ４１−１〜４１−４へ転送する際に、またはデータキャッシュ４１−１〜４１−４のデータをデータ入出力端子（Ｉ／Ｏ）１５へ出力する際に、データを一時的に保持するように構成されている。ラッチ回路３１は、インバータ３２−１、３２−２、トランジスタ３３、３４を備えている。
【００３９】
トランジスタ４５が選択されると、データ入出力端子１５からのデータをインバータ３２−１、３２−２により一時的に保持する。インバータ３２−１の入力端はインバータ３２−２の出力端に接続され、インバータ３２−１の出力端はインバータ３２−２の入力端に接続されている。トランジスタ３３の電流経路の一端はインバータ３２−１の入力端に接続され、他端はインバータ３２−１の出力端に接続されている。トランジスタ３４の電流経路の一端はインバータ３２−１の出力端に接続され、他端は増幅回路３５に接続されている。
【００４０】
増幅回路３５は、データキャッシュ４１−１〜４１−４からのデータを増幅するように構成されている。増幅回路３５は、インバータ３６−１、３６−２、トランジスタ３７、３８を備えている。
【００４１】
トランジスタ３８、トランジスタ４０−１〜４０−４が選択されると、データキャッシュ４１−１〜４１−４からのデータをインバータ３６−１、３６−１により一時的に保持する。また、保持した後、トランジスタ４０-１〜４０−４が選択されると、増幅されたデータをデータキャッシュ回路４１−１〜４１−４へ転送する。インバータ３６−１の入力端はインバータ３６−２の出力端に接続され、インバータ３６−１の出力端はインバータ３６−２の入力端に接続されている。トランジスタ３７の電流経路の一端はインバータ３６−１の入力端に接続され、他端はインバータ３６−１の出力端に接続されている。トランジスタ３８の電流経路の一端はデータキャッシュ４１−１〜４１−４の出力に接続され、他端はデータ入出力端子１５に接続されている。
【００４２】
また、書込み動作中は、この増幅回路３５が記憶しているデータによって、書込みを実行するか終了するかを区別する。例えば、増幅回路３５に”０”が記憶されているときは書込みを実行し、書込みが完了すると増幅回路３５に“１”が記憶され、書込み動作を終了する。
【００４３】
データキャッシュ４１−１〜４１−４は、書込みデータおよび読み出しデータを記憶するように構成されている。
【００４４】
データキャッシュ４１−１は、トランジスタ４４、３８、４０−１がオンとされビット線ＢＬと導通されると、破線部内にメモリセルＭＣのデータを記憶する。この記憶されたデータは、トランジスタ４１−１、４２−１、３４が選択されることによりラッチ回路３１を介してデータ入出力端子１５へ出力される。その他のデータキャッシュ４１−２〜４１−４も同様である。
【００４５】
図４は、メモリセルＭＣの閾値電圧とデータキャッシュ４１−１〜４１−４に記憶されるデータとの関係を示す図である。（ａ）は、ＭＬＣ領域１１−１（本例では、１６値）の場合であり、（ｂ）は、ＳＬＣ領域１１−２（本例では、２値）の場合を示している。
【００４６】
（ａ）に図示するように、ＭＬＣ領域１１−１のメモリセルＭＣの閾値電圧“０”〜“Ｆ”はそれぞれ、データキャッシュ４１−１〜４１−４に“１１１１”〜“１１１０”に対応して記憶される。（ｂ）に図示するように、ＳＬＣ領域１１−２のメモリセルＭＣの閾値電圧“０”または“１”はそれぞれ、データキャッシュ４１−１に“１”，“０”に対応して記憶される。
【００４７】
データ記憶回路２７−０内にこのデータキャッシュを１つだけ備えている場合は、１ビットの判別しかできないため、１回の書込み動作において１つのしきい値分布から２つのしきい値分布を作ることしかできない。例えば、１つのメモリセルに４ビットを記憶させたい場合は、１つのしきい値分布から２つのしきい値分布を作り、その後に２つから４つ、４つから８つ、８つから１６個としきい値分布を増やしていくことになるため、高速化に不利である。一方、本例では、データキャッシュ４１を４つ備えているため、４ビットの判別が可能である。よって、１回の書込み動作において１つのしきい値分布から１６個のしきい値分布を同時に作ることができる。
【００４８】
＜書込みおよび読み出し動作＞
次に、本例の実施形態に係る半導体記憶装置の書込みおよび読み出し動作について、図５乃至図１４を用いて説明する。図５は、本例に係る書込み動作および読み出し動作を説明するためのフローチャート図である。以下、このフローチャート図に則して説明する。
【００４９】
（ステップＳＴ１（データ入力の単独書込みの一例））
まず、図６および図７に示すように、時刻ｔ０の際に、書き込むべきデータ“１”をデータ入出力端子１５より入力し、データ記憶回路２７−０中のデータキャッシュ４１−１に記憶させる。
【００５０】
（ステップＳＴ２（ＳＬＣ領域への単独書込みの一例））
続いて、図６および図８に示すように、時刻ｔ１の際に、データキャッシュ４１−１に記憶されたデータ“１”をＳＬＣ領域１１−２の選択したメモリセルＭＣに書き込む。さらに、この時刻ｔ１の際からメモリセルアレイ１１が動作中であることを制御信号発生回路１７が感知して、制御信号発生回路１７がデータ変換制御回路２０およびビジィ信号出力端子１９にビジィ信号を出力して動作状態を外部に知らせる。
【００５１】
尚、この時刻ｔ１の際に、２値データに対する訂正符号（ＥＣＣ: Error Correction Code）も同時に書き込む。しかし、後にＭＬＣ領域１１−１へ１６値でデータを書き直すことを考慮して、この時刻ｔ１の際に、あらかじめ１６値データ用のＥＣＣを書き込んでも良い。
【００５２】
続いて、時刻ｔ２においてメモリセルＭＣへのデータ“１”の書込みが終了すると、制御信号発生回路１７はビジィ信号の出力を停止する。この間（時刻ｔ１〜ｔ２）は、データキャッシュ４１−１は待機状態となる。
【００５３】
続いて、時刻ｔ４〜時刻ｔ９の間、同様の動作をデータキャッシュ４１−２〜４１−４およびＳＬＣ領域のメモリセルＭＣに対して行い、ＳＬＣ領域１１−２の書込み動作が完了する。
【００５４】
（ステップＳＴ１（データ入力の連続書込みの一例））
さらに、本例は、図９乃至図１１に示すように、データキャッシュ４１−１〜４１−４に対して連続してデータ入力を行った後、ＳＬＣ領域１１−２へ連続して書込み動作を行うことも可能である。
【００５５】
まず、図９および図１０に示すように、時刻ｔ０の際に、書き込むべき全てのデータ“１”、“０”、“０”、“１”をデータ入出力端子１５より入力し、データ記憶回路２７−０中のデータキャッシュ４１−１〜４１−４に連続して記憶させる。
【００５６】
（ステップＳＴ２（ＳＬＣ領域への連続書込みの一例））
続いて、図９および図１１に示すように、時刻ｔ１の際に、データキャッシュ４１−１〜４１−４に記憶された全てデータ“１”、“０”、“０”、“１”をＳＬＣ領域１１−２の選択した４つのメモリセルＭＣに連続して書き込む。さらに、この時刻ｔ１の際からメモリセルアレイ１１が動作中であることを制御信号発生回路１７が感知して、制御信号発生回路１７がデータ変換制御回路２０およびビジィ信号出力端子１９にビジィ信号を出力して動作状態を外部に知らせる。
【００５７】
続いて、時刻ｔ２においてメモリセルＭＣへの書込みが終了すると、制御信号発生回路１７はビジィ信号の出力を停止する。この間（時刻ｔ１〜ｔ２）は、データキャッシュ４１−１〜４１−４は待機状態となる。
【００５８】
（ステップＳＴ３）
続いて、所定の時間が経過したことを、データ変換制御回路２０の内部のタイマ２１が検知する。この所定の時間の経過の検知は、制御信号発生回路１７からビジィ信号が出力されていない時間をタイマ２１カウントすることによって行われる。
【００５９】
（ステップＳＴ４）
続いて、所定の時間が経過を検知すると、データ変換制御回路２０は、制御信号発生回路１７に対して変換開始命令を出力する。
【００６０】
尚、この所定の時間はあらかじめ設定でき、任意に調節することが可能である。また、変換開始命令を即座に送信する変換開始コマンドを制御信号入力端子１８を介して外部より入力することも可能である。
【００６１】
（ステップＳＴ５）
続いて、図１２に示すように、変換開始命令を制御信号発生回路１７が受けると、データ変換を開始する。
【００６２】
即ち、ＳＬＣ領域のメモリセルＭＣに書き込まれたデータ“１”を読み出す。さらに、読み出したデータを１つのデータキャッシュ４１−１に記憶する。同様の動作を別のページに対しても行い、読み出したデータ“０”“０”“１”をデータキャッシュ４１−２〜４１−４に記憶する。
【００６３】
本例では、変換するＭＬＣ領域１１−１が１６値であるため、このように読み出し動作を計４回連続して行う。
【００６４】
（ステップＳＴ６（ＳＬＣ領域からＭＬＣ領域へのデータ圧縮））
続いて、図１３に示すように、ＭＬＣ領域１１−１内の任意のページを選択し、多値書込み動作を開始する。
【００６５】
即ち、データキャッシュ４１−１〜４１−４に記憶されたデータ“１”“０”“０”“１”をＭＬＣ領域１１−１の単一のメモリセルＭＣに書き込む。
【００６６】
この結果、ＳＬＣ領域１１−２では４つのメモリセルＭＣに記憶されていたデータ“１”“０”“０”“１”を、ＭＬＣ領域１１−１の単一メモリセルＭＣへ書き直して圧縮している。
【００６７】
このように、上記「圧縮」は、データのビット数を減らすことなく、ＳＬＣ領域１１−２に記憶された複数のデータをＭＬＣ領域１１−１に書き込むことであると定義する。この点、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の場合のように、データのビット数を減らして記憶することを意味する圧縮と相違する。
【００６８】
尚、同様の動作により、圧縮されたデータを解凍することも可能である。例えば、本例の場合、ＭＬＣ領域１１−１の単一メモリセルＭＣに記憶されたデータ“１”“０”“０”“１”を再びＳＬＣ領域１１−２の４つのメモリセルＭＣに書き直すことが可能である。即ち、制御信号発生回路１７およびデータ変換制御回路２０は、ＭＬＣ領域１１−１から読み出した複数のデータを複数のデータキャッシュ４１−１〜４１−４に記憶させ、複数のデータキャッシュ４１−１〜４１−４に記憶させた複数のデータのうちの任意のビット数をＳＬＣ領域１１−２のメモリセルのビット数の値に合わせて選択したアドレスのＳＬＣ領域１１−２のメモリセルに記憶させるようにメモリセルアレイ１１およびデータ記憶回路２７を制御する。
【００６９】
同様に、上記「解凍」は、データのビット数を減らすことなく、ＭＬＣ領域１１−１に記憶されたデータをＳＬＣ領域１１−２に書き込むことであると定義する。この点、例えば、ＤＲＡＭ等の場合のように、ビット数を増やして記憶することを意味する解凍と相違する。このように、本例に係る上記「圧縮」および「解凍」は、データのビット数の値は増減せず一定であるが書き込まれるセル数が増減する点で、ＤＲＡＭ等の場合と相違している。
【００７０】
上記のように、この実施形態に係る半導体記憶装置によれば、下記（１）乃至（３）の効果が得られる。
【００７１】
（１）大容量化および高速化に有利である。
【００７２】
上記のように、本例に係る半導体記憶装置は、１つのメモリセルに多ビットのデータを記録することが可能な多値ＮＡＮＤ型フラッシュメモリをメモリセルＭＣとして有するＭＬＣ領域１１−１と、１つのメモリセルに１ビットのデータを記録することが可能な２値ＮＡＮＤ型フラッシュメモリをメモリセルＭＣとして有するＳＬＣ領域１１−２を備えている。
【００７３】
さらに、ＳＬＣ領域１１−２への２値書き込みが完了した後（ＳＴ１、ＳＴ２）、ＳＬＣ領域に書かれている１ビットデータを読み出してデータキャッシュ４１−１〜４１−４へ一時保存し（ＳＴ３〜ＳＴ５）、このデータを多ビットデータとしてＭＬＣ領域１１−２へ再度書き込む（ＳＴ６）ことができる。
【００７４】
このように、ＳＬＣ領域１１−２に書き込まれたデータを、多ビットデータとしてＭＬＣ領域１１−２へ再度書き込むことができるため、データを圧縮し、より大量のデータを記憶することができ、大容量化に有利である。例えば、本例では、ＳＬＣ領域（２値）１１−２において４つのメモリセルＭＣに記憶されていたデータ“１”“０”“０”“１”を、ＭＬＣ領域（１６値）１１−１の単一のメモリセルＭＣに圧縮して記憶することができる。
【００７５】
さらに、本例に係るデータ記憶回路２７は、複数のデータキャッシュ４１−１〜４１−４を備えている。
【００７６】
そのため、データ記憶回路２７に複数のデータを同時に記憶できる点でも大容量化に対して有利である。さらに、本例では、４つのデータキャッシュ４１−１〜４１−４を備えているため、４ビットの判別が可能である。よって、１回の書込み動作において１つのしきい値分布から１６個のしきい値分布を同時に作ることができる点で高速化に対して有利である。
【００７７】
一方、ＭＬＣ領域１１−１のメモリセルＭＣの多値ＮＡＮＤ型フラッシュメモリは、データ書込みおよび消去の時間が２値ＮＡＮＤ型フラッシュメモリに比べ、例えば、２〜３倍程度必要であることが知られている。そのため、高速化に対して不利であるとも思われる。
【００７８】
しかし、本例では、図１４に示すように、時刻Ｔ１の際において２値ＮＡＮＤ型フラッシュメモリ（ＳＬＣ領域１１−２）の書き込みが完了した後、ＳＬＣ領域に書かれている１ビットデータを読み出してデータキャッシュ４１−１〜４１−４へ一時保存し、時刻Ｔ２の際にこのデータを多ビットデータとして多値ＮＡＮＤ型フラッシュメモリ（ＭＬＣ領域１１−１）へ再度書き込むことができる。
【００７９】
そのため、時刻Ｔ１から、動作速度がより速い２値ＮＡＮＤ型フラッシュメモリ（ＳＬＣ領域）の使用を開始することができる。ここで、多値ＮＡＮＤ型フラッシュメモリを使用した場合に、書込みに要する時間が時刻Ｔ０〜時刻Ｔ２とすれば、その差の時刻Ｔ２〜時刻Ｔ１程度高速化することができる。
【００８０】
例えば、本例では、時刻Ｔ０〜時刻Ｔ１間が２００μｓ程度であり、時刻Ｔ０〜時刻Ｔ２間が６ｍｓ程度である。そのため、例えば、１ページあたり５．８ｍｓ程度高速化することができる。
【００８１】
このように、この実施形態に係る半導体記憶装置によれば、大容量化および高速化に有利である。
【００８２】
（２）制御信号発生回路１７の自由度を増大でき、制御信号発生回路１７の設計負担を軽減することができる。
【００８３】
この実施形態に係るデータ記憶回路２７は、複数のデータキャッシュ４１−１〜４１−４を備えている。
【００８４】
そのため、図９乃至図１１に示したように、全てのデータキャッシュ４１−１〜４１−４に対して連続してデータを入力した後、データキャッシュ４１−１〜４１−４に記憶させた全てデータをＳＬＣ領域１１−２の４つのメモリセルＭＣに連続して書き込む行うこと（連続書込み）ができる。この場合には、図９中の時刻ｔ１〜時刻ｔ２間に示すように、データ記憶回路２７の連続した待機時間を延ばすことができる点で有利である。
【００８５】
さらに、図６乃至図９に示したように、単一のデータキャッシュ４１−１にデータを入力した後、データキャッシュ４１−１に記憶させたデータをＳＬＣ領域１１−２の選択した単一のメモリセルＭＣに書き込むこと（単独書込み）ができる。この場合には、図６中の時刻ｔ１〜時刻ｔ２間に示すように、データ記憶回路２７の待機時間を短くすることができる点で有利である。
【００８６】
このように、必要に応じて連続書込みか単独書込みかを選択できるため、制御信号発生回路１７の自由度を増大でき、制御信号発生回路１７の設計負担を軽減することができる。
【００８７】
（３）データリテンション特性の低下を防止でき、信頼性を向上できる。
【００８８】
一般的に、フラッシュメモリは、書込みを繰り返し行うとセル特性が劣化しデータ保持能力が低下する特性（データリテンション特性）を有する。さらに、２値ＮＡＮＤ型フラッシュメモリは、多値ＮＡＮＤ型フラッシュメモリセルに比べ、このデータリテンション耐性が高いことが知られている。
【００８９】
本例では、書き換え頻度の高いデータはＳＬＣ領域１１−２に書き込み、書き換え頻度の低いデータはＭＬＣ領域１１−１書き込むように、制御信号発生回路１７がアドレスを指定してメモリセルアレイ１１およびデータ記憶回路２７を制御することができる。
【００９０】
このように、制御信号発生回路１７が、書込み動作が特定のメモリセルＭＣに偏らないようにアドレスを指定して書込み動作を分散化する機能（レベリング機能）を有するため、データリテンション特性の低下を防止でき、信頼性を向上できる。
【００９１】
［変形例１（ステップＳＴ３のその他の例）］
次に、この発明の変形例１に係る半導体記憶装置について、図１５および図１６を用いて説明する。図１５は、本変形例に係る書込み動作および読み出し動作を説明するためのフローチャート図である。図１６は、本変形例に係る半導体記憶装置を示す平面図である。この変形例１は、上記第１の実施形態で説明したＳＬＣ領域からＭＬＣ領域へのデータ変換開始命令の開始のステップＳＴ３のその他の例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９２】
図示するように、本変形例に係る半導体記憶装置は、データ変換制御回路２０内にタイマを備えていない点で上記第１の実施形態と相違している。動作については、以下に示すように、制御信号入力端子１８から変換開始コマンドを受信する点で上記第１の実施形態と相違している。
【００９３】
（ステップＳＴ３）
図示するように、外部から制御信号入力端子１８を介して、変換開始コマンドを制御信号発生回路１７に入力させる。続いて、変更開始コマンドを受けた制御信号発生回路１７は、変換開始コマンドをデータ変換制御回路２０に出力する。
【００９４】
（ステップＳＴ４）
続いて、変換開始コマンドを受けたデータ変換制御回路２０は、変換開始命令を制御信号発生回路１７に出力する。
【００９５】
以下、変換開始命令を受けた制御信号発生回路１７が、上記第１の実施形態と同様のステップＳＴ５〜ＳＴ６を行って、同様の書込み動作および読み出し動作を行う。その他の構成等は、上記第１の実施形態と同様である。
【００９６】
この変形例１に係る半導体記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。
【００９７】
さらに、この変形例１によれば、外部から変換開始コマンドを制御信号発生回路１７に入力させ、データ変換制御回路２０が変換開始命令を制御信号発生回路１７に出力することができる。そのため、例えば、所定の時間が経過してする前等であっても、必要に応じて、即座にデータ変換制御回路２０が変換開始命令を出力することができる。そのため、ＳＬＣ領域１１−２の読み出し（ＳＴ５）の開始時間を早くすることができる点で高速化に対して有利である。
【００９８】
さらに、本変形例に係る半導体記憶装置は、データ変換制御回路２０内にタイマを備える必要がない。そのため、データ変換制御回路２０の専有面積を低減できる点で小型化に対して有利である。
【００９９】
［変形例２（ＭＬＣ領域１１−１のその他のビット数の一例）］
次に、この発明の変形例２に係る半導体記憶装置について、図１７を用いて説明する。図１７は、本変形例に係るＭＬＣ領域への書込み動作（ＳＴ６）を示す図である。この変形例２は、ＭＬＣ領域のその他のビット数の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１００】
図示するように、本例は、ＭＣＬ領域１１−１のメモリセルＭＣとして働く多値ＮＡＮＤ型フラッシュメモリのビット数が、４値（２ビット）である点で上記第１の実施形態と相違している。
【０１０１】
そのため、ステップＳＴ６においてＳＬＣ領域１１−２からＭＬＣ領域１１−１へデータ圧縮をする際には、まず、データキャッシュ４１−１、４１−２に記憶されたデータ“１”“０”をＭＬＣ領域１１−１の選択された単一のメモリセルＭＣ（４値）に書き込む。
【０１０２】
続いて、データキャッシュ４１−３、４１−４に記憶されたデータ“０”“１”をＭＬＣ領域１１−１の選択された単一のメモリセルＭＣ（４値）に書き込み、このステップＳＴ６のデータ圧縮動作が完了する。その他の構成等は、上記第１の実施形態と同様である。
【０１０３】
この変形例２に係る半導体記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。
【０１０４】
さらに、この変形例２に係る半導体記憶装置は、ＭＣＬ領域１１−１のメモリセルＭＣとして働く多値ＮＡＮＤ型フラッシュメモリのビット数が４値（２ビット）である。このように、複数のデータキャッシュ４１−１〜４１−４を備えているため、ＭＬＣ領域１１−１のビット数に対応することができる。そのため、必要に応じて、本変形例のように、ＭＣＬ領域１１−１のメモリセルＭＣとして働く多値ＮＡＮＤ型フラッシュメモリのビット数に適応できる点で有利である。
【０１０５】
［第２の実施形態（コントローラを備えた一例）］
次に、この発明の第２の実施形態に係る半導体装置について、図１８を用いて説明する。図１８は、この実施形態に係る半導体記憶装置を示す平面図である。この実施形態は、コントローラ５０を更に備えた一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０６】
図示するように、この実施形態に係る半導体記憶装置は、以下の点で上記第１の実施形態と相違している。
【０１０７】
まず、コントローラ５０を更に備えている。さらに、ＮＡＮＤ型フラッシュメモリ１０は、データ変換制御回路２０を有していない点で相違している。
【０１０８】
コントローラ５０は、ＮＡＮＤ型フラッシュメモリ１０内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、あるいは、何処のブロックが消去状態であるか）を管理するように構成されている。また、コントローラ５０は、ＮＡＮＤ型フラッシュメモリ１０に対してデータの入出力制御、データの管理、及びデータを書き込む際にはＥＣＣを付加し、読み出す際にも誤り訂正符号ＥＣＣの解析・処理を行うように構成することも可能である。
【０１０９】
コントローラ５０は、データ変換制御回路５１、制御信号発生回路５２、データ記憶回路５３、データ入出力端子５５、制御信号出力端子５８、およびビジィ信号入力端子５９を備えている。
【０１１０】
データ変換制御回路５１は、所定の時間の経過を検知するタイマ５４を有している。このデータ変換制御回路５１は、ビジィ信号入力端子５９を介して入力されたビジィ信号を受けて、制御信号発生回路５２に変換開始命令を出力するように構成されている。
【０１１１】
制御信号発生回路５２は、変更開始命令を受けた後、上記ステップＳＴ５、ＳＴ６を行うようにメモリ１０内の制御信号発生回路１７を制御するように構成されている。
【０１１２】
データ入出力端子５５、制御信号出力端子５８、およびビジィ信号入力端子５９は、ＮＡＮＤ型フラッシュメモリ１０とコントローラ５０と間の送受信を行う際のインターフェイスとして働くように構成されている。
【０１１３】
コントローラ５０は、上記第１の実施形態と同様の書込みおよび読み出し動作を行うように、制御信号発生回路１７を介してメモリセルアレイ１１を制御する。この動作の際、ＳＬＣ領域１１−２から読み出したデータを、コントローラ５０内のデータ記憶回路５３に一時的に保持することも可能である。
【０１１４】
また、制御信号発生回路５２が、書込み対象のメモリセルＭＣをＳＬＣ領域１１−２内あるいはＭＬＣ領域１１−１内で分散化させるようにアドレスを指定するレベリング機能を有するように構成させることも可能である。
【０１１５】
尚、上記実施形態および変形例においては、ＳＬＣ領域１１−２のメモリセルのビット数は２値の場合について、ＭＬＣ領域１１−１のメモリセルのビット数は１６値、４値の場合について説明した。しかし、ＳＬＣ領域１１−２、ＭＬＣ領域１１−１のメモリセルのビット数はこれらに限られず、ＳＬＣ領域１１−２のメモリセルのビット数よりも、ＭＬＣ領域１１−１のメモリセルのビット数が大きい場合に適用可能である。
【０１１６】
例えば、ＳＬＣ領域１１−２のメモリセルのビット数がｎビット（ｎは自然数）の場合に、多値ＮＡＮＤ型フラッシュメモリのメモリセルのビット数は、８値、ｋ値（ｋ＞ｎ：ｋは自然数)等のその他の値を適用することができる。
【０１１７】
さらに、データ記憶回路２７のデータキャッシュ４１−１〜４１−４のビット数も本例の場合のビット数に限られない。データ記憶回路２７のビット数は、ＳＬＣ領域１１−２のメモリセルのビット数（ｎビット）よりも多いｉ（ｉ＞ｎ：ｉは自然数）ビットであれば、上記同様の効果が得られる。
【０１１８】
また、メモリセルＭＣは、ＮＡＮＤ型フラッシュメモリに限らず、例えば、ＡＮＤ型フラッシュメモリ等のその他の不揮発性メモリであっても適用することが可能である。
【０１１９】
以上、第１、第２の実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１２０】
【図１】この発明の第１の実施形態に係る半導体記憶装置を示す平面図。
【図２】図１中のメモリセルアレイを示す回路図。
【図３】図１中のデータ記憶回路を示す回路図。
【図４】メモリセルの閾値電圧とデータキャッシュに記憶されるデータとの関係を説明するためのもので、（ａ）はＭＬＣ領域の場合の図であり、（ｂ）はＳＬＣ領域の場合の図。
【図５】第１の実施形態に係る半導体記憶装置の書込み動作および読み出し動作を説明するためのフローチャート図。
【図６】第１の実施形態に係る半導体記憶装置のデータ入力動作およびＳＬＣ領域への書込み動作を示すタイミングチャート図（単独書込みの場合）。
【図７】第１の実施形態に係る半導体記憶装置のデータ入力動作およびＳＬＣ領域への書込み動作を示す図（単独書込みの場合）。
【図８】第１の実施形態に係る半導体記憶装置のデータ入力動作およびＳＬＣ領域への書込み動作を示す図（単独書込みの場合）。
【図９】第１の実施形態に係る半導体記憶装置のデータ入力動作およびＳＬＣ領域への書込み動作を示すタイミングチャート図（連続書込みの場合）。
【図１０】第１の実施形態に係る半導体記憶装置のデータ入力動作を示す図（連続書込みの場合）。
【図１１】第１の実施形態に係る半導体記憶装置のＳＬＣ領域への書込み動作を示す図（連続書込みの場合）。
【図１２】第１の実施形態に係る半導体記憶装置のＳＬＣ領域の読み出し動作を示す図。
【図１３】第１の実施形態に係る半導体記憶装置のＭＬＣ領域への書込み動作を示す図。
【図１４】第１の実施形態に係る半導体記憶装置のＳＬＣ領域およびＭＬＣ領域の書込み時間を示す図。
【図１５】この発明の変形例１に係る半導体記憶装置の書込み動作および読み出し動作を説明するためのフローチャート図。
【図１６】変形例１に係る半導体記憶装置を示す平面図。
【図１７】この発明の変形例２に係る半導体記憶装置のＭＬＣ領域への書込み動作を示す図。
【図１８】この発明の第２の実施形態に係る半導体記憶装置を示す平面図。
【符号の説明】
【０１２１】
１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１１−１…ＭＬＣ領域、１１−２…ＳＬＣ領域、ＢＬ…ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、１２…ビット線制御回路、１３…カラムデコーダ、１４…データ入出力バッファ、１５…データ入出力端子、１６…ワード線制御回路、１７…制御信号発生回路、１８…制御信号入力端子、１９…ビジィ信号出力端子、２０…データ変換制御回路、２７…データ記憶回路。
【図１】
2007305210.tif 000003
【図２】
2007305210.tif 000004
【図３】
2007305210.tif 000005
【図４】
2007305210.tif 000006
【図５】
2007305210.tif 000007
【図６】
2007305210.tif 000008
【図７】
2007305210.tif 000009
【図８】
2007305210.tif 000010
【図９】
2007305210.tif 000011
【図１０】
2007305210.tif 000012
【図１１】
2007305210.tif 000013
【図１２】
2007305210.tif 000014
【図１３】
2007305210.tif 000015
【図１４】
2007305210.tif 000016
【図１５】
2007305210.tif 000017
【図１６】
2007305210.tif 000018
【図１７】
2007305210.tif 000019
【図１８】
2007305210.tif 000020