(57)【要約】【課題】簡単な方法で半導体装置の素子特性のウェハ面内バラツキを小さくすることができる半導体装置の製造工程の制御方法を提供することにある。【解決手段】第１の工程により得られた処理結果の面内分布から半導体装置の素子特性の面内分布を予測し（ステップＳ２、Ｓ３）、次工程である第２の工程の処理条件として、この予測された素子特性の面内分布を相殺するような面内分布を有する最適な処理条件を求め（ステップＳ４、Ｓ５）、この処理条件に基づいて第２の工程の処理をすることによって、素子特性の面内分布のバラツキを小さくする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板を複数の工程で順次処理して半導体装置を製造する製造工程において、第１の工程の処理結果に基づいて、次工程である第２の工程の処理条件を決定する制御方法であって、
前記第１の工程で前記半導体基板を処理して、第１の処理結果を取得する第１のステップと、
前記第１の処理結果の前記基板内における面内分布を測定する第２のステップと、
前記第１の処理結果の面内分布から予測される前記半導体装置の素子特性の面内分布を算出する第３のステップと、
前記予測される素子特性の面内分布に対して、反対の面内分布を有する素子特性が得られることが予測される前記第２の工程における第２の処理結果の面内分布を算出する第４のステップと、
前記第２の処理結果の面内分布が得られることが予測される前記第２の工程の処理条件を決定する第５のステップと、
前記第２の工程の処理条件により、前記半導体基板を処理する第６のステップと
を有することを特徴とする、半導体装置の製造工程の制御方法。
【請求項２】
前記第３のステップにおいて、前記予測される素子特性の面内分布は、前記第１の工程における第１の処理結果と、前記半導体素子の素子特性との相関関係を予め記録したデータベースから算出されることを特徴とする、請求項１に記載の半導体装置の製造工程の制御方法。
【請求項３】
前記第４のステップにおいて、前記予測される第２の処置結果の面内分布は、前記第２の工程における第２の処理結果と、前記半導体素子の素子特性との相関関係を予め記録したデータベースから算出されることを特徴とする、請求項１に記載の半導体装置の製造工程の制御方法。
【請求項４】
前記第５のステップにおいて、前記予測される第２の工程の処理条件は、前記第２の工程の処理条件と、該処理条件から得られた第２の処理結果との相関関係を予め記録したデータベースから決定されることを特徴とする、請求項１に記載の半導体装置の製造工程の制御方法。
【請求項５】
前記第２の工程は、前記第２の処理結果が、所定の面内分布をもつように制御されて実行されることを特徴とする、請求項１に記載の半導体装置の製造工程の制御方法。
【請求項６】
前記第３のステップ及び前記第４のステップの少なくとも一方のステップにおいて、前記素子特性の面内分布、または前記第２の処理結果の面内分布は、前記測定された第１の処理結果の面内分布に基づいて、シミュレーションにより算出されることを特徴とする、請求項１に記載の半導体装置の製造工程の制御方法。
【請求項７】
前記複数の工程において、各工程で処理して取得した処理結果と、前記複数の工程で順次処理して製造した半導体装置の素子特性との関係を、前記データベースに追加するステップをさらに有することを特徴とする、請求項２または３に記載の半導体装置の製造工程の制御方法。
【請求項８】
前記第１の工程は、ゲート絶縁膜形成工程であって、前記第１の処理結果は、前記ゲート絶縁膜の膜厚であり、
前記第２の工程は、ゲート電極形成工程であって、前記第２の処理結果は、前記ゲート長寸法である
ことを特徴とする、請求項１に記載の半導体装置の製造工程の制御方法。
【請求項９】
前記第２の工程の処理条件は、前記ゲート電極のパターン形成を行う露光条件であることを特徴とする、請求項８に記載の半導体装置の製造工程の制御方法。
【請求項１０】
前記第１の工程は、ゲート電極形成工程であって、前記第１の処理結果は、前記ゲート長寸法であり、
前記第２の工程は、ソース・ドレイン形成工程であって、前記第２の処理結果は、ソース・ドレイン注入不純物の活性化熱処理温度である
ことを特徴とする、請求項１に記載の半導体装置の製造工程の制御方法。
【請求項１１】
前記第２の工程の処理条件は、前記ソース・ドレイン注入不純物の活性化熱処理を行うランプ加熱条件であることを特徴とする、請求項１０に記載の半導体装置の製造工程の制御方法。
【請求項１２】
半導体基板を複数の工程で順次処理して半導体装置を製造する製造工程において、第１の工程の第１の処理結果、及び前記第１の工程に続く第２の工程の第２の処理結果に基づいて、前記第２の工程の次工程である第３の工程の処理条件を決定する制御方法であって、
前記第１の工程で前記半導体基板を処理して、前記第１の処理結果の前記基板内における面内分布を取得するステップと、
前記第２の工程で、前記第１の工程で処理した前記半導体基板を処理して、前記第２の処理結果の前記基板内における面内分布を取得するステップと、
前記第１の処理結果、前記第２の処理結果、及び前記第３の工程の処理条件を変数とする応答関数を用いて、前記第１の処理結果の面内分布、前記第２の処理結果の面内分布、及び前記第３の工程の複数の処理条件の仮想的な面内分布から、前記半導体装置の素子特性の複数の面内分布を算出するステップと、
前記素子特性の複数の面内分布から、該面内分布のバラツキが最小になる前記第３の工程の一の処理条件の仮想的な面内分布を決定するステップと、
前記第３の工程の一の処理条件により、前記第３の工程で前記半導体基板を処理するステップと
を有することを特徴とする、半導体装置の製造工程の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板を複数の工程で順次処理して半導体装置を製造する製造工程において、半導体装置の素子特性のバラツキが最小になるように製造工程を制御する方法に関する。
【背景技術】
【０００２】
半導体装置の製造において、素子特性のバラツキをどの程度許容するかは品質とコストの観点から非常に重要な問題である。素子特性のバラツキを大きく許容した場合、その素子で構成される半導体回路は大きな動作マージンを確保せざるを得なくなり、その結果、消費電力・信頼性等の面で品質が低下する。一方、素子特性のバラツキを小さく許容した場合、素子製造工程の変動を抑えるために多大な管理が必要であり、その結果、素子の製造コストが高くなる。
【０００３】
一般的な半導体装置の製造工程では、複数のトランジスタ・抵抗・容量等の電子素子とそれらを電気的に接続する配線から構成される半導体装置（チップ）を一枚の半導体基板（ウェハ）上に複数個配置し、その半導体基板を複数枚まとめて一括（ロット）処理する方法が取られる。このような半導体装置の製造方法においては、半導体装置の素子特性、たとえばＭＯＳ型トランジスタのしきい値電圧等のバラツキは、チップ内でばらつく成分、チップ間でばらつく成分、ロット内でばらつく成分、またはロット間でばらつく成分等に分類される。
【０００４】
高品質で低コストな半導体装置を製造するためには、上記各成分の半導体素子の特性バラツキを抑制するように、半導体装置の製造装置を相互に高精度に制御することが近年の半導体装置の製造では非常に重要である。
【０００５】
この課題を解決するために、例えば露光現像工程において、あるロットの露光工程の仕上がり結果を測定し、その測定結果と設計値からのズレを算出し、そのズレを補正するような露光条件を次のロット処理に反映することで、ロット間での素子特性バラツキを低減させるフィードバック方式の制御方法が採用されている。
【０００６】
さらに、例えば特許文献１では、半導体基板を処理する工程（例えば、基板表面を平坦化する化学的機械研磨の工程）において、基板に施した第１の処理工程の処理結果（例えば、第１の研磨条件による研磨速度）、及び第２の処理工程の処理結果（例えば、第２の研磨条件における研磨速度）のそれぞれの基板の面内分布データから、各面内位置に対する両処理工程の差異のデータとして各面内位置に対する相関関数を求め、この相関関数から所望の処理条件（例えば、研磨条件）における基板の面内分布を算出し、この面内分布特性に基づいて基板を処理するフィードフォワード方式の制御を行うことでウェハ間の処理結果のバラツキを抑制する方法が示されている。
【特許文献１】特開２００２−０１８４７３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のフィードフォワード方式の制御方法では、処理結果のウェハ面内均一性を高めることはできる。しかし、上記面内分布の差異を表す相関関数が複雑な関数形となった場合には、所望の処理条件を算出するための工数が増大するため、あまり複雑な関数形を採用するのは適切ではなく、処理コストの観点から近似的な関数形を用いざるを得ない。そのため、均一性の確保には限界があり、均一性を高める処理を行うほど、その処理にかかるコストは増大するため、ある程度の処理結果のウェハ面内バラツキは許容する必要がある。
【０００８】
さらに、半導体装置の製造では、ある工程の処理結果の設計値からのズレの方向と、別の工程の処理結果の設計値からのズレの方向は、半導体素子の特性の設計値からのズレを大きくする場合もあれば、逆に半導体素子の特性の設計値からのズレを小さくする場合もある。上記の処理結果のウェハ面内分布の均一性を高めるようなフィードフォワード方式による半導体装置製造装置の制御方法では、半導体素子の素子特性と処理結果の相関関係は考慮されていないため、半導体素子の特性バラツキを小さくするには限界がある。
【０００９】
本発明はかかる点に鑑みてなされたもので、その主な目的は、簡単な方法で半導体装置の素子特性のウェハ面内バラツキを小さくすることができる半導体装置の製造工程の制御方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係わる半導体装置の製造工程の制御方法は、半導体基板を複数の工程で順次処理して半導体装置を製造する製造工程において、第１の工程の処理結果に基づいて、次工程である第２の工程の処理条件を決定する制御方法であって、第１の工程で半導体基板を処理して第１の処理結果を取得する第１のステップと、第１の処理結果の基板内における面内分布を測定する第２のステップと、第１の処理結果の面内分布から予測される半導体装置の素子特性の面内分布を算出する第３のステップと、予測される素子特性の面内分布に対して、反対の面内分布を有する素子特性が得られることが予測される第２の工程における第２の処理結果の面内分布を算出する第４のステップと、第２の処理結果の面内分布が得られることが予測される第２の工程の処理条件を決定する第５のステップと、第２の工程の処理条件により半導体基板を処理する第６のステップとを有することを特徴とする。
【００１１】
このような方法によれば、第１の工程により得られた処理結果の面内分布から素子特性の面内分布を予測し、次工程である第２の工程の処理条件として、この予測された素子特性の面内分布を相殺するような面内分布を有する最適な処理条件を求め、この処理条件に基づいて第２の工程の処理を行うことによって、素子特性の面内分布のバラツキを小さく制御でき、簡単な方法により均一な素子特性を有する半導体装置を得ることができる。
【００１２】
ある好適な実施形態において、上記第３のステップにおいて、予測される素子特性の面内分布は、第１の工程における第１の処理結果と半導体素子の素子特性との相関関係を予め記録したデータベースから算出される。
【００１３】
また、上記第４のステップにおいて、予測される第２の処置結果の面内分布は、第２の工程における第２の処理結果と半導体素子の素子特性との相関関係を予め記録したデータベースから算出される。
【００１４】
また、上記第５のステップにおいて、予測される第２の工程の処理条件は、第２の工程の処理条件と該処理条件から得られた第２の処理結果との相関関係を予め記録したデータベースから決定される。
【００１５】
ある好適な実施形態において、上記第２の工程は、第２の処理結果が、所定の面内分布をもつように制御されて実行されることが好ましい。
【００１６】
ある好適な実施形態において、上記第３のステップ及び第４のステップの少なくとも一方のステップにおいて、素子特性の面内分布または第２の処理結果の面内分布は、測定された第１の処理結果の面内分布に基づいてシミュレーションにより算出される。
【００１７】
ある好適な実施形態において、上記複数の工程において、各工程で処理して取得した処理結果と、複数の工程で順次処理して製造した半導体装置の素子特性との関係を、データベースに追加するステップをさらに有する。
【００１８】
ある好適な実施形態において、上記第１の工程はゲート絶縁膜形成工程であって、第１の処理結果はゲート絶縁膜の膜厚であり、第２の工程はゲート電極形成工程であって、第２の処理結果はゲート長寸法である。
【００１９】
このとき、第２の工程の処理条件は、ゲート電極のパターン形成を行う露光条件であることが好ましい。
【００２０】
ある好適な実施形態において、上記第１の工程はゲート電極形成工程であって、第１の処理結果はゲート長寸法であり、第２の工程はソース・ドレイン形成工程であって、第２の処理結果はソース・ドレイン注入不純物の活性化熱処理温度である。
【００２１】
このとき、第２の工程の処理条件は、ソース・ドレイン注入不純物の活性化熱処理を行うランプ加熱条件であることが好ましい。
【００２２】
本発明に係わる他の半導体装置の製造工程の制御方法は、半導体基板を複数の工程で順次処理して半導体装置を製造する製造工程において、第１の工程の第１の処理結果、及び第１の工程に続く第２の工程の第２の処理結果に基づいて、第２の工程の次工程である第３の工程の処理条件を決定する制御方法であって、第１の工程で半導体基板を処理して、第１の処理結果の基板内における面内分布を取得するステップと、第２の工程で、第１の工程で処理した半導体基板を処理して、第２の処理結果の基板内における面内分布を取得するステップと、第１の処理結果、第２の処理結果、及び第３の工程の処理条件を変数とする応答関数を用いて、第１の処理結果の面内分布、第２の処理結果の面内分布、及び第３の工程の複数の処理条件の仮想的な面内分布から、半導体装置の素子特性の複数の面内分布を算出するステップと、素子特性の複数の面内分布から、該面内分布のバラツキが最小になる第３の工程の一の処理条件の仮想的な面内分布を決定するステップと、第３の工程の一の処理条件により、第３の工程で前記半導体基板を処理するステップとを有することを特徴とする。
【発明の効果】
【００２３】
本発明に係わる半導体装置の製造工程の制御方法によれば、第１の工程により得られた処理結果の面内分布から素子特性の面内分布を予測し、次工程である第２の工程の処理条件として、この予測された素子特性の面内分布を相殺するような面内分布を有する最適な処理条件を求め、この処理条件に基づいて第２の工程の処理をすることによって、素子特性の面内分布のバラツキを小さく制御することができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の製造工程の制御方法を示したフローチャートである。なお、半導体装置は、半導体基板を多数の工程で順次処理することによって製造されるが、ここでは、その中の任意の工程を、第１の工程及びその次工程である第２の工程として説明する。なお、第１の工程と第２の工程とは、必ずしも連続する工程でなくてもよい。
【００２６】
図１のフローチャートに示すように、まず、第１の工程で半導体基板を処理して、第１の処理結果を取得した後（第１のステップＳ１）、第１の処理結果の基板内における面内分布を測定する（第２のステップＳ２）。
【００２７】
次に、第１の処理結果の面内分布から、予測される半導体装置の素子特性の面内分布を算出する（第３のステップＳ３）。これは、第１の工程における第１の処理結果と、半導体素子の素子特性との相関関係を予め記録したデータベースＤ１から算出される。
【００２８】
次に、第３のステップＳ３で算出した「予測される素子特性の面内分布」に対して、「反対の面内分布を有する素子特性」が得られることが予測される第２の工程における第２の処理結果の面内分布を算出する（第４のステップＳ４）。これは、第２の工程における第２の処理結果と、半導体素子の素子特性との相関関係を予め記録したデータベースＤ２から算出される。ここで、「反対の面内分布を有する素子特性」とは、予測される素子特性の平均値に対して、大小関係が反対の素子特性を有するような面内分布をもった素子特性をいう。
【００２９】
次に、第４のステップＳ４で算出した「第２の処理結果の面内分布」が得られることが予測される第２の工程の処理条件を決定する（第５のステップＳ５）。これは、第２の工程の処理条件と、該処理条件から得られた第２の処理結果との相関関係を予め記録したデータベースＳ３から決定される。
【００３０】
最後に、第５のステップＳ５で決定した第２の工程の処理条件により、半導体基板を処理する（第６のステップＳ６）。なお、第２の工程は、第２の工程によって得られる第２の処理結果が、所定の面内分布をもつように制御されて実行される。
【００３１】
本発明の制御方法によれば、第１の工程により得られた処理結果の面内分布から素子特性の面内分布を予測し、次工程である第２の工程の処理条件として、この予測された素子特性の面内分布を相殺するような面内分布を有する最適な処理条件を求め、この処理条件に基づいて第２の工程の処理をすることによって、素子特性の面内分布のバラツキを小さくすることができる。
【００３２】
また、第３〜第５の各ステップにおいて算出する「素子特性の面内分布」、「第２の処理結果の面内分布」、及び「第２の工程の処理条件」は、それらの算出に必要なデータを予めデータベースに記憶しておき、このデータベースに記憶されたデータに基づいて算出することができるので、簡単なデータ処理によって求めることができる。さらに、これらのデータベースに記憶されたデータは、半導体装置の製造工程が終了する毎に、各工程の処理結果をデータベースに蓄積していくことによって、精度の高いフィードバックができるので、素子特性のバラツキ低減に有効である。また、第３のステップ及び第４のステップの少なくとも一方のステップにおいて、素子特性の面内分布、または第２の処理結果の面内分布は、測定された第１の処理結果の面内分布に基づいて、シミュレーションにより算出されるよいうにしてもよい。
【００３３】
次に、本発明の制御方法を実施するための制御システムの構成を、図２に示したブロック図を参照しながら説明する。なお、ここで示した各ブロックは、システムの機能を説明するために便宜的に設けたものであって、例えば、これらの機能が一つの装置内で実現されるものであってもよい。
【００３４】
本制御システムは、測定手段１１、演算手段１２、データベース１３、及び第２の工程を処理する装置の制御手段１４とで構成されている。
【００３５】
測定手段１１では、半導体基板を第１の工程で処理した第１の処理結果を測定し、第１の処理結果の面内分布のデータを出力する。演算手段１２は、第３〜第５の各ステップにおける「素子特性の面内分布」、「第２の処理結果の面内分布」、及び「第２の工程の処理条件」を順次算出する。
【００３６】
データベース１３には、「第１の処理結果と半導体素子の素子特性との相関関係」、「第２の処理結果と半導体素子の素子特性との相関関係」、及び「第２の工程の処理条件と、該処理条件から得られた第２の処理結果との相関関係」が記録されている。そして、演算手段１２では、データベース１３に記録されたこれらのデータを用いて、第３〜第５の各ステップにおける所要の演算が実行される。
【００３７】
第２の工程を処理する装置の制御手段１４は、演算手段で最終的に求めた「第２の工程の処理条件」に従って、第２の工程の処理を実行する。なお、第２の工程を処理する装置は、第２の工程によって得られる第２の処理結果が、所定の面内分布をもつように制御する機能を有している。
【００３８】
（第１の実施形態の実施例１）
半導体装置の製造工程において、ＭＯＳトランジスタの形成工程に、本発明の制御方法を適用した例を、図３〜図１２を参照しながら説明する。
【００３９】
図３は、第１の工程がゲート絶縁膜の形成工程で、第２の工程がゲート電極の形成工程における、本発明の制御方法を示したフローチャートである。なお、データベース１３には、図４に示すような「ゲート絶縁膜の膜厚変化と、ＭＯＳトランジスタの駆動力変化との相関関係」、図５に示すような「ゲート長寸法の変化と、ＭＯＳトランジスタの駆動力変化との相関関係」、及び図６に示すような「ゲートパターン露光量の設計値からの変化量と、現像後のゲート長の設計値からの変化量との相関関係」が予め格納されている。
【００４０】
図３に示すように、まず、半導体基板（ウェハ）にゲート絶縁膜を形成した後（第１のステップＳ１１）、膜厚測定手段１１を用いて、図７（ａ）に示すようなウェハ内の各ショットにつき、ゲート絶縁膜の膜厚を測定し、ゲート絶縁膜の設計値からのシフト量の面内分布を求める（第２のステップＳ１２）。図７（ｂ）は、その結果を示した表で、図７（ｃ）、（ｄ）は、ウェハ内のＸ軸、Ｙ軸に沿ったゲート絶縁膜の膜厚の設計値からのシフト量の面内分布を示す。図７（ｃ）、（ｄ）に示すように、ゲート絶縁膜はウェハ中心部では設計値よりも膜厚が５％厚く、ウェハ周辺部では設計値よりも膜厚が５％薄い同心円状の分布となっている。なお、測定したデータは、一旦データベース１３に格納してもよい。
【００４１】
次に、ゲート絶縁膜の膜厚の面内分布から、予測されるＭＯＳトランジスタの素子特性、例えばトランジスタ駆動力の面内分布を算出する（第３のステップＳ１３）。これは、データベースＤ１１に格納された「ゲート絶縁膜の膜厚変化と、ＭＯＳトランジスタの駆動力変化との相関関係」（図４参照）を用いて、容易に算出することができる。
【００４２】
図８は、図７（ｃ）に示したゲート絶縁膜の膜厚の面内分布から算出したトランジスタ駆動力の面内分布（Ｘ軸方向のみ）を示す。先の工程で特別な制御をしない限り、図８に示すように、ウェハ中心部ではトランジスタ駆動力が設計値から１０％減少し、ウェハ周辺部では１０％増加することが予測される。
【００４３】
次に、第３のステップＳ１３で算出した「予測されるトランジスタ駆動力の面内分布」に対して、「反対の面内分布を有するトランジスタ駆動力」が得られることが予測される「ゲート長寸法」の面内分布を算出する（第４のステップＳ１４）。これは、データベースＤ１２に格納された「ゲート長寸法の変化と、ＭＯＳトランジスタの駆動力変化との相関関係」（図５参照）を用いて、容易に算出することができる。
【００４４】
図９は、図８に示したトランジスタ駆動力の面内分布から算出したゲート長寸法の面内分布（Ｘ軸方向のみ）を示す。トランジスタ駆動力の設計値からの変化量を打ち消すようなゲート長の設計値からの変化量を、ウェハ面内各ショットについて算出したものである。図９に示すように、ウェハ中心部ではゲート長を設計値より８％減少させ、ウェハ周辺部ではゲート長を設計値より１２％増加させればよい。
【００４５】
次に、第４のステップＳ１４で算出した「ゲート長寸法の面内分布」が得られることが予測されるゲート電極パターンの露光条件を決定する（第５のステップＳ１５）。これは、データベースＤ１３に格納された「ゲートパターン露光量の設計値からの変化量と、現像後のゲート長の設計値からの変化量との相関関係」（図６参照）を用いて、容易に算出することができる。
【００４６】
図１０は、図９に示したゲート長寸法の面内分布から算出したゲート電極パターンの露光条件の面内分布（Ｘ軸方向のみ）を示す。図１０に示すように、ウェハ中心部では露光機の露光量を設計値から１０％増加させ、ウェハ周辺部では露光量を設計値から１５％減少させる。
【００４７】
最後に、第５のステップＳ１５で決定したゲート電極パターンの露光条件でゲート電極パターンの露光を行い、ゲート電極の形成工程を実行する（第６のステップＳ１６）。
【００４８】
図１１に、本発明による制御方法を用いない場合、図１２に、本発明による制御方法を用いた場合のＭＯＳトランジスタ駆動力のウェハ面内の分布を示す。トランジスタ駆動力のバラツキは、第１の工程（ゲート絶縁膜の形成工程）と第２の工程（ゲート電極の形成工程）以外の工程のバラツキによっても生じるため、本発明による制御方法を用いても完全にはゼロにはならないが、本発明による制御方法を用いると、トランジスタ駆動力のバラツキを±３０％から±２５％に減少させることができる。
【００４９】
（第１の実施形態の実施例２）
ＭＯＳトランジスタの形成工程に、本発明の制御方法を適用した他の例を、図１３〜図１９を参照しながら説明する。
【００５０】
図１３は、第１の工程がゲート電極の形成工程で、第２の工程がソース・ドレイン形成工程における、本発明の制御方法を示したフローチャートである。実施例１におけるゲート電極の形成工程（第２の工程）に引き続き、その次工程であるソース・ドレインの形成工程に本発明の制御方法を適用することによって、ＭＯＳトランジスタの素子特性（トランジスタ駆動力）の面内バラツキをさらに減少させることができる期待できる。
【００５１】
なお、本実施例を実行するに当たって、データベース１３には、図５に示すような「ゲート長寸法の変化と、ＭＯＳトランジスタの駆動力変化との相関関係」、図１４に示すような「ソース・ドレインの注入不純物の活性化熱処理温度の変化と、ＭＯＳトランジスタの駆動力変化との相関関係」、及び図１５に示すような「ランプ加熱装置の加熱ランプ入力パワーの変化量と、ランプ加熱されたときのウエハの表面温度の変化量との相関関係」が予め格納されている。
【００５２】
図１３に示すように、まず、ゲート絶縁膜が形成された半導体基板（ウェハ）上にゲート電極を形成した後（第１のステップＳ２１）、寸法測定定手段１１を用いて、図１６（ａ）に示すようなウェハ内の各ショットにつき、ゲート長寸法を測定し、ゲート長の設計値からの変化量の面内分布を求める（第２のステップＳ２２）。図１６（ｂ）は、その結果を示した表で、図１６（ｃ）、（ｄ）は、ウェハ内のＸ軸、Ｙ軸に沿ったゲート長の設計値からの変化量の面内分布を示す。図１６（ｃ）、（ｄ）に示すように、ゲート長はウェハ中心部では設計値よりも１０％短く、ウェハ周辺部では設計値よりも１０％長い同心円状の分布となっている。なお、測定したデータは、一旦データベース１３に格納してもよい。
【００５３】
次に、ゲート長寸法の面内分布から、予測されるＭＯＳトランジスタの素子特性、例えばトランジスタ駆動力の面内分布を算出する（第３のステップＳ２３）。これは、データベースＤ２１に格納された「ゲート長の寸法変化と、ＭＯＳトランジスタの駆動力変化との相関関係」（図５参照）を用いて、容易に算出することができる。
【００５４】
図１７は、図１６（ｃ）に示したゲート長寸法の面内分布から算出したトランジスタ駆動力の面内分布（Ｘ軸方向のみ）を示す。先の工程で特別な制御をしない限り、図１７に示すように、ウェハ中心部ではトランジスタ駆動力が設計値から１５％増加し、ウェハ周辺部では８％増加することが予測される。
【００５５】
次に、第３のステップＳ２３で算出した「予測されるトランジスタ駆動力の面内分布」に対して、「反対の面内分布を有するトランジスタ駆動力」が得られることが予測される「ソース・ドレイン注入不純物の活性化熱処理温度」の面内分布を算出する（第４のステップＳ２４）。これは、データベースＤ２２に格納された「ソース・ドレインの注入不純物の活性化熱処理温度の変化と、ＭＯＳトランジスタの駆動力変化との相関関係」（図１４参照）を用いて、容易に算出することができる。
【００５６】
図１８は、図１７に示したトランジスタ駆動力の面内分布から算出した活性化熱処理温度の面内分布（Ｘ軸方向のみ）を示す。トランジスタ駆動力の設計値からの変化量を打ち消すような熱処理温度の変化量を、ウェハ面内各ショットについて算出したものである。図１８に示すように、ウェハ中心部では熱処理温度を設計値より１５％下降させ、ウェハ周辺部では熱処理温度を設計値より５％上昇させればよい。
【００５７】
次に、第４のステップＳ２４で算出した「熱処理温度の面内分布」が得られることが予測されるランプ加熱装置の加熱条件を決定する（第５のステップＳ２５）。これは、データベースＤ２３に格納された「ランプ加熱装置の加熱ランプ入力パワーの変化量と、ランプ加熱されたときのウエハの表面温度の変化量との相関関係」（図１５参照）を用いて、容易に算出することができる。
【００５８】
図１９は、図１８に示した熱処理温度の面内分布から算出したランプ加熱の加熱条件（入力パワー）の面内分布（Ｘ軸方向のみ）を示す。図１９に示すように、ウェハ中心部では入力パワーを設計値から１０％減少させ、ウェハ周辺部では露光量を設計値から５％増加させる。
【００５９】
最後に、第５のステップＳ２５で決定したランプ加熱装置の加熱条件でソース・ドレインの注入不純物の活性化熱処理を行い、ソース・ドレインの形成工程を実行する（第６のステップＳ２６）。
【００６０】
本実施例における素子特性（トランジスタ駆動力）のバラツキの低減は、現象的には、以下のように説明できる。すなわち、ＭＯＳトランジスタの素子特性は、実効ゲート長（ソース、ドレイン間のチャネルの距離）に律束されるが、この実効ゲート長は、一義的にはゲート電極の仕上がり寸法できまるので、ゲート電極の仕上がり寸法（ゲート長）にバラツキが生じると、実効ゲート長もバラツキが起きる。しかしながら、ソース、ドレインは、ゲート電極をマスクに不純物をイオン注入した後、注入不純物を活性化熱処理することによって形成されるので、実効ゲート長は、この熱処理条件によっても変動する。そこで、熱処理条件をウエハ面内において局所的に制御できれば、ゲート電極の仕上り寸法の面内分布と反対の面内分布をもつ熱処理温度で注入不純物を熱処理することによって、ゲート電極の仕上がり寸法のバラツキを相殺することができることになる。
【００６１】
（実施例２における熱処理装置の例）
実施例２におけるソース・ドレイン注入不純物の活性化熱処理を実行する熱処理装置の代表的な構成を説明する。
【００６２】
図２０は、ランプ加熱装置の断面図で、ウェハ１０３を保持するステージ１００と、ウェハ１０３を加熱するランプ１０１と、ランプ１０１への入力パワーを制御する制御装置１０２で構成されている。ウエハ１０３はステージ１００に乗せられ、ランプ１０１でウェハ１０３表面を加熱することでソース・ドレイン不純物の活性化の熱処理が行われる。ウェハ面内で熱処理の温度分布を均一にするために、ステージ１００を回転しながらランプ１０１で加熱が行われる。ここで、ランプ１０１はウェハ全面を覆うように複数個配置されており、ランプへの入力パワーは制御装置１０２によって個別に制御できる。従って、加熱ランプの入力パワーを変えることによって、所望の面内分布をもった熱処理温度により、ソース・ドレイン注入不純物の活性化熱処理を実行することができる。
【００６３】
図２１は、他の熱処理装置の例を示した図で、ウェハの一部の温度を下げる機能を付与することによって、所望の熱処理温度の面内分布を得るようにしたものである。
【００６４】
図２１に示すように、ウェハ２０３の裏面側に、不活性ガス、例えばＮ2を噴出するノズル２０４を配置する。ノズル２０４の噴出口から出た不活性ガスをウェハの裏面に吐出することで、不活性ガスがあたった部分のウェハ表面温度を低下させることができる。ここで、ノズル２０４はウェハ２０３の半径方向に移動することによって、ウェハ２０３の任意の部分に不活性ガスを吐出させることができる。また、不活性ガスの吐出量も変化させることによって、ウェハ面内に任意の温度変化を生じさせることもできる。
【００６５】
図２２（ａ）は、不活性ガスの吐出量Ｐを一定にした場合のウエハ面内の温度分布を、図２２（ｂ）は、ノズル２０４の位置ｒ及び不活性ガスの吐出量Ｐを変化させた場合のウェハ面内の温度分布を示す。
【００６６】
（第２の実施形態）
図２３は、本発明の第２の実施形態における半導体装置の製造工程の制御方法を示したフローチャートである。本実施形態における制御方法は、第１の工程と第２の工程との処理結果に基づき、第３の工程の処理条件を求めるものである。なお、本実施形態において、第１の工程、第２の工程、及び第３の工程は、必ずしも連続する工程でなくてもよい。
【００６７】
図２３に示すように、まず、第１の工程で半導体基板を処理して、第１の処理結果の基板内における面内分布を取得する（ステップＳ３１）。次に、第２の工程で、第１の工程で処理した半導体基板を処理して、第２の処理結果の基板内における面内分布を取得する（ステップＳ３２）。
【００６８】
次に、第１の処理結果、第２の処理結果、及び第３の工程の処理条件と半導体装置の素子特性との相関関係Ｆ３１を用いて、ステップＳ３１及びステップＳ３２で取得した第１の処理結果の面内分布及び第２の処理結果の面内分布、並びに第３の工程の複数の処理条件の仮想的な面内分布から、半導体装置の素子特性の複数の面内分布を算出する（ステップＳ３３）。
【００６９】
次に、ステップＳ３３で算出した素子特性の複数の面内分布から、該面内分布のバラツキが最小になる第３の工程の一の処理条件の仮想的な面内分布を決定する（Ｓ３４）。そして、ステップＳ３４で決定した第３の工程の一の処理条件により、第３の工程で、半導体基板を処理する（ステップＳ３５）。
【００７０】
本実施形態の制御方法によれば、第１の工程及び第２の工程により得られた処理結果の面内分布、及び第３の工程の複数の処理条件の仮想的な面内分布から素子特性の面内分布を予測し、その中から面内分布のバラツキが最小となる第３の工程の処理条件を求め、この処理条件に基づいて第３の工程の処理をすることによって、素子特性の面内分布のバラツキを小さくすることができる。
【００７１】
なお、第３の工程の複数の処理条件の仮想的な面内分布は、予めデータベースＤ３１に格納されている。また、ステップＳ３１、Ｓ３２で取得した第１及び第２の処理結果の面内分布も、一時的にデータベースＤ３１に格納しておいてもよい。
【００７２】
（第２の実施形態の実施例）
半導体装置の製造工程において、ＭＯＳトランジスタの形成工程に、第２の実施形態の制御方法を適用した例を、図２４を参照しながら説明する。
【００７３】
ここでは、第１の工程がゲート絶縁膜形成工程であり、第２の工程がゲート電極形成工程であり、第３の工程がソース・ドレイン注入の不純物活性化の熱処理工程である場合について説明する。
【００７４】
本実施形態の制御方法において、第１〜３の工程の処理結果と、最終的な半導体素子特性の関係を表す関係式を導入する。すなわち、第１の工程の処理結果であるゲート絶縁膜の膜厚Ｇox、第２の工程の処理結果であるゲート電極寸法Ｌg、及び第３の工程の処理結果である不純物活性化の熱処理温度ＲＴＡtempを変数として、半導体素子特性、例えばＭＯＳトランジスタの駆動力Ｉdsを求める関係式（応答関数）
Ｉds＝Ｆunction（Ｇox，Ｌg，ＲＴＡtemp）      （式１）
を導入する。ここで、上記応答関数Ｆunctionは任意の関数形を表す。通常、駆動力Ｉdsは、Ｇox、Ｌg、ＲＴＡtempに対して線形に変化しない場合が多いので、上記応答関数Ｆunctionは、例えば以下の二次式
Ｉds＝aＧox2＋bＧox＋cＬg2＋dＬg＋eＲＴＡtemp2＋fＲＴＡtemp＋Const.    （式２）
で表すことできる。ここで、Const.は定数項であり、各係数ａ〜ｆは、試作実験を行い決定してもよいし、またはシミュレーションにより決定してもよい。
【００７５】
図２４に示すように、まず、ゲート絶縁膜の形成工程による処理結果として、ゲート絶縁膜の膜厚の面内分布を取得する（ステップＳ４１）。この処理結果は、データはデータベースＤ１に格納される。次に、ゲート酸化膜形成後のゲート電極形成工程による処理結果として、ゲート長寸法の面内分布を取得する（ステップＳ４２）。この処理結果は、データはデータベースＤ２に格納される。
【００７６】
次に、素子特性と各工程の処理結果との相関関数Ｆ４１として、上記（式１）または（式２）を用いて、ステップＳ４１、Ｓ４２で取得したゲート絶縁膜の膜厚の面内分布、ゲート長寸法の面内分布、及び仮想的な活性化熱処理温度の面内分布から、トランジスタの駆動力の面内分布を算出する（ステップＳ４３）。ここで、仮想的な活性化熱処理温度の面内分布は、データベースＤ４３に複数格納されており、仮想的な活性化熱処理温度の数だけ、トランジスタの駆動力の面内分布を算出することができる。
【００７７】
次に、ステップＳ４３で算出したトランジスタ駆動力の複数の面内分布から、該面内分布のバラツキが最小になる処理条件の面内分布を決定する（Ｓ４４）。そして、ステップＳ４４で決定した熱処理条件により、不純物活性化熱処理工程を実行する。
【００７８】
図２５（ａ）〜（ｃ）は、３つの仮想的な熱処理温度分布を用いた場合の、トランジスタ駆動力のバラツキを比較したもので、熱処理温度分布２が最も小さいバラツキを示している。これにより、活性化熱処理工程の条件として、熱処理温度分布２をもった加熱条件を用いて、第３の工程の熱処理工程を実行することで、特性バラツキの小さな半導体装置を製造することができる。
【００７９】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態においては、半導体装置の素子特性として、ＭＯＳトランジスタの駆動力を例に説明したが、他の素子特性に対しても同様の効果を得ることができる。
【産業上の利用可能性】
【００８０】
本発明によれば、簡単な方法で半導体装置の素子特性のウェハ面内バラツキを小さくすることができる半導体装置の製造工程の制御方法を提供することができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態における半導体装置の製造工程の制御方法を示したフローチャートである。
【図２】本発明の第１の実施形態における制御方法を実施するためのシステムの構成を示したブロック図である。
【図３】本発明の第１の実施形態の実施例１における半導体装置の製造工程の制御方法を示したフローチャートである。
【図４】本発明におけるゲート絶縁膜厚の設計値からの変化率と、ＭＯＳトランジスタ駆動力の設計値からの変化率の関係を示した図である。
【図５】本発明におけるゲート長寸法の設計値からの変化率と、ＭＯＳトランジスタ駆動力の設計値からの変化率の関係を示した図である。
【図６】本発明におけるゲートパターン露光量の設計値からの変化量と、現像後のゲートパターン寸法の設計値からの変化率の関係を示した図である。
【図７】本発明におけるゲート絶縁膜の膜厚の面内分布を示した図で、（ａ）はウェハ内の各ショットを示した図、（ｂ）はゲート絶縁膜の膜厚の測定結果を示した図、（ｃ）はウェハ内のＸ軸に沿ったゲート絶縁膜の膜厚の面内分布を示した図、（ｄ）はウェハ内のＹ軸に沿ったゲート絶縁膜の膜厚の面内分布を示した図である。
【図８】本発明におけるゲート絶縁膜の膜厚の面内分布から算出したトランジスタ駆動力の面内分布を示した図である。
【図９】本発明におけるトランジスタ駆動力の面内分布から算出したゲート長の面内分布を示した図である。
【図１０】本発明におけるゲート長の面内分布から算出したゲート電極パターンの露光条件の面内分布を示した図である。
【図１１】本発明による制御方法を用いない場合、ＭＯＳトランジスタ駆動力の面内分布を示した図である。
【図１２】本発明による制御方法を用いた場合、ＭＯＳトランジスタ駆動力の面内分布を示した図である。
【図１３】本発明の第１の実施形態の実施例２における半導体装置の製造工程の制御方法を示したフローチャートである。
【図１４】本発明におけるソース・ドレインの注入不純物の活性化熱処理温度の変化と、ＭＯＳトランジスタの駆動力変化との関係を示した図である。
【図１５】本発明における加熱ランプ入力パワーの変化量と、ウエハの表面温度の変化量との相関を示した図である。
【図１６】本発明におけるゲート長寸法の面内分布を示した図で、（ａ）はウェハ内の各ショットを示した図、（ｂ）はゲート長寸法の測定結果を示した図、（ｃ）はウェハ内のＸ軸に沿ったゲート長寸法の面内分布を示した図、（ｄ）はウェハ内のＹ軸に沿ったゲート長寸法の面内分布を示した図である。
【図１７】本発明におけるゲート長寸法の膜厚の面内分布から算出したトランジスタ駆動力の面内分布を示した図である。
【図１８】本発明におけるトランジスタ駆動力の面内分布から算出した活性化熱処理温度の面内分布を示した図である。
【図１９】本発明における活性化熱処理温度の面内分布から算出したランプ加熱の加熱条件の面内分布を示した図である。
【図２０】本発明におけるソース・ドレイン注入不純物の活性化熱処理を実行する熱処理装置の構成を示した図である。
【図２１】本発明におけるソース・ドレイン注入不純物の活性化熱処理を実行する他の熱処理装置の構成を示した図である。
【図２２】本発明における熱処理装置のウエハ面内の温度分布を示した図で、（ａ）は不活性ガスの吐出量を一定にした場合のウエハ面内の温度分布、（ｂ）は、ノズルの位置及び不活性ガスの吐出量を変化させた場合のウェハ面内の温度分布を示した図である。
【図２３】本発明の第２の実施形態における半導体装置の製造工程の制御方法を示したフローチャートである。
【図２４】本発明の第２の実施形態の実施例における半導体装置の製造工程の制御方法を示したフローチャートである。
【図２５】本発明の第２の実施形態におけるトランジスタ駆動力の分布を示した図である。
【符号の説明】
【００８２】
１１    測定手段
１２    演算手段
１３    データベース
１４    制御手段
１００、２００    ステージ
１０１、２１０    ランプ
１０２、２０２    制御装置
１０３、２０３    ウェハ
２０４    ノズル
【図１】
2007305655.tif 000003
【図２】
2007305655.tif 000004
【図３】
2007305655.tif 000005
【図４】
2007305655.tif 000006
【図５】
2007305655.tif 000007
【図６】
2007305655.tif 000008
【図７】
2007305655.tif 000009
【図８】
2007305655.tif 000010
【図９】
2007305655.tif 000011
【図１０】
2007305655.tif 000012
【図１１】
2007305655.tif 000013
【図１２】
2007305655.tif 000014
【図１３】
2007305655.tif 000015
【図１４】
2007305655.tif 000016
【図１５】
2007305655.tif 000017
【図１６】
2007305655.tif 000018
【図１７】
2007305655.tif 000019
【図１８】
2007305655.tif 000020
【図１９】
2007305655.tif 000021
【図２０】
2007305655.tif 000022
【図２１】
2007305655.tif 000023
【図２２】
2007305655.tif 000024
【図２３】
2007305655.tif 000025
【図２４】
2007305655.tif 000026
【図２５】
2007305655.tif 000027