(57)【要約】【課題】  素子の微細化に伴う制御ゲート電極のアスペクト比の増加を抑制できるとともに、制御ゲート電極と電荷蓄積層との間のリーク電流の増大を抑制できる不揮発性半導体メモリを含む半導体装置を提供すること。【解決手段】  半導体装置は、半導体基板２と、半導体基板２上に設けられた第１の絶縁膜３と、第１の絶縁膜３上に設けられた電荷蓄積層４と、電荷蓄積層４上に設けられ、最上層が窒化膜である第２の絶縁膜５と、第２の絶縁膜５上に設けられ、金属シリサイドからなる単層の制御ゲート電極１３とを具備している。【選択図】      図１１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた電荷蓄積層と、
前記電荷蓄積層上に設けられ、最上層が窒化膜である第２の絶縁膜と、
前記第２の絶縁膜上に設けられ、金属シリサイドからなる単層の制御ゲート電極と
を具備してなることを特徴とする半導体装置。
【請求項２】
前記第２の絶縁膜の最上層はＳｉ−Ｎ結合を含む窒化膜であることを特徴する請求項１に記載の半導体装置。
【請求項３】
前記第２の絶縁膜は、酸化膜、窒化膜、酸窒化膜、高誘電金属酸化膜、高誘電金属窒化膜および高誘電金属酸窒化膜の少なくとも一つを含む、最上層が窒化膜である絶縁膜であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記金属シリサイドは、Ｎｉ、ＣｏおよびＰｔの少なくとも一つ以上を含むことを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた電荷蓄積層と、
前記電荷蓄積層上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた多層の制御ゲート電極であって、半導体膜と、前記半導体膜上に設けられ、最上層が窒化膜である第３の絶縁膜と、前記第３の絶縁膜上に設けられた金属シリサイド膜とを含む前記多層の制御ゲート電極と
を具備してなることを特徴とする半導体装置。
【請求項６】
半導体基板と、
前記半導体基板上に設けられ、絶縁膜と、前記絶縁膜上に設けられた制御ゲート電極とを含むゲート構造を備えた不揮発半導体メモリと
を具備してなる半導体装置の製造方法であって、
前記絶縁膜として最上層が窒化膜である絶縁膜を形成する工程と、
前記絶縁膜上に半導体膜を形成する工程と、
前記半導体膜、前記絶縁膜をゲート加工した後、前記半導体膜を含む領域上に高融点金属膜を形成する工程と、
熱処理により前記半導体膜の全体を金属シリサイド膜に変え、前記金属シリサイドからなる単層の制御ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体メモリを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一つとして、不揮発性半導体メモリがある。近年、不揮発性半導体メモリは、データ格納用のデバイスとしての需要が高くなってきている。浮遊ゲート（ＦＧ）電極および制御ゲート（ＣＧ）電極を用いた代表的な電気的に書き換え可能な不揮発性メモリとして、ＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
ＮＡＮＤ型フラッシュメモリのＣＧ電極として、多結晶シリコンからなる電極と、この電極上に設けられ、金属シリサイドからなる電極とを含む積層タイプのものが知られている(特許文献１)。
【０００４】
ＮＡＮＤ型フラッシュメモリの記憶容量を増大させるために、素子の微細化が進行している。素子の微細化は、素子構造のアスペクトの増大を招く。上記積層タイプのＣＧ電極を用いた場合、素子の微細化に伴うＣＧ電極のアスペクト比の増加を抑制することは困難である。その理由は以下の通りである。多結晶シリコンからなる電極は、金属シリサイドからなる電極に比べて抵抗が高く、微細化による抵抗増加を抑制するためには、金属シリサイドからなる電極を厚くする必要があるからである。
【特許文献１】特開平２−１８８９６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、素子の微細化に伴う制御ゲート電極のアスペクト比の増加を抑制できるとともに、制御ゲート電極からのリーク電流の増大を抑制できる不揮発性半導体メモリを含む半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、最上層が窒化膜である第２の絶縁膜と、前記第２の絶縁膜上に設けられ、金属シリサイドからなる単層の制御ゲート電極とを具備してなることを特徴とする。
【０００７】
本発明に係る他の半導体装置は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた多層の制御ゲート電極であって、半導体膜と、前記半導体膜上に設けられ、最上層が窒化膜である第３の絶縁膜と、前記第３の絶縁膜上に設けられた金属シリサイド膜とを含む前記多層の制御ゲート電極とを具備してなることを特徴とする。
【０００８】
本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられ、絶縁膜と、前記絶縁膜上に設けられた制御ゲート電極とを含むゲート構造を備えた不揮発半導体メモリとを具備してなる半導体装置の製造方法であって、前記絶縁膜として最上層が窒化膜である絶縁膜を形成する工程と、前記絶縁膜上に半導体膜を形成する工程と、前記半導体膜、前記絶縁膜をゲート加工した後、前記半導体膜を含む領域上に高融点金属膜を形成する工程と、熱処理により前記半導体膜の全体を金属シリサイド膜に変え、前記金属シリサイドからなる単層の制御ゲート電極を形成する工程とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、素子の微細化に伴う制御ゲート電極のアスペクト比の増加を抑制できるとともに、制御ゲート電極からのリーク電流の増大を抑制できる不揮発性半導体メモリを含む半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１はＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を示す平面パターン、図２は図１に示したメモリセルアレイ１０の等価回路を示している。
【００１２】
図１および図２において、Ｍ１，Ｍ２，…，Ｍｎ−１，Ｍｎは複数のメモリセルを示しており、これらの複数のメモリセルＭ１，Ｍ２，…，Ｍｎ−１，Ｍｎは隣接するもの同士でソース／ドレインを共用する形で直列接続されたＮＡＮＤセルを構成している。ＮＡＮＤセルのドレイン端は選択トランジスタＱ１を介してビット線ＢＬに接続されている。ＮＡＮＤセルのソース端は選択トランジスタＱ２を介してソース線ＳＬに接続されている。
【００１３】
各メモリセルＭ１，Ｍ２，…，Ｍｎ−１，Ｍｎは、シリコン基板上にゲート絶縁膜を介して二層ゲート構造（ＦＧ電極上に絶縁膜を介してＣＧ電極が積層された構造）を含むＭＯＳＦＥＴからなり、選択トランジスタＳ１，Ｓ２もＭＯＳＦＥＴからなる。上記各ＭＯＳＦＥＴは同一のウェル基板上に形成されている。
【００１４】
メモリセルＭ１，Ｍ２，…，Ｍｎ−１，ＭｎのＣＧ電極は、それぞれ、メモリセルアレイの行方向に配設されたＣＧｉ線（ワード線）（ｉ＝１，２，…，ｎ−１，ｎ）に接続され、選択トランジスタＱ１，Ｑ２のゲート電極は、それぞれ、メモリセルアレイの行方向に配設された選択ゲート線ＳＧ１，ＳＧ２に接続されている。ワード線の一端は、メタル配線を介して周辺回路との接続パッドを有しており、素子分離絶縁膜上に形成された構造になっている。
【００１５】
図３−図１１は本実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。図３−図１１の断面図は、図１の矢視Ａ−Ａ’方向の断面図に相当する。
【００１６】
［図３］
シリコン基板１上にシリコン酸化膜２が熱酸化法により形成される。
【００１７】
［図４］
シリコン酸化膜２は、ＮＯガスを用いた処理により、オキシナイトライド膜３に変えられる。このオキシナイトライド膜３は、一般に、トンネル絶縁膜と称される。
【００１８】
［図５］
オキシナイトライド膜３上に、不純物としてリンが添加された多結晶のシリコン膜４がＣＶＤプロセスにより形成される。このシリコン膜４は、ＦＧ電極となる。なお、最初に、非結晶のシリコン膜を形成し、しかる後、加熱処理により多結晶のシリコン膜４に変えても構わない。
【００１９】
シリコン膜４上に、層上層が窒化膜である絶縁膜（ゲート電極間絶縁膜）５が形成される。窒化膜は金属に対してバリア性が高い膜である。窒化膜はシリサイド形成をブロックする膜厚(０．５ｎｍ以上)であり，厚すぎるとトラップ／デトラップサイトになり電荷特性の保持特性に影響を与えるため好ましくは３ｎｍ以下が良い。
【００２０】
ゲート電極間絶縁膜５は、ここでは、酸化膜／窒化膜／酸化膜／窒化膜の積層構造を有する、ＯＮＯＮ膜と呼ばれる絶縁膜である。ＯＮＯＮ膜の形成工程は、ＬＰＣＶＤプロセスにより、酸化膜／窒化膜／酸化膜の積層構造を有する、ＯＮＯ膜と呼ばれる絶縁膜を形成する工程と、ＬＰＣＶＤプロセスにより、ＯＮＯ膜上に窒化膜を形成する工程とを含む。
【００２１】
ゲート電極間絶縁膜５上に、不純物としてリンが添加されたシリコン膜６がＬＰＣＶＤプロセスにより形成される。シリコン膜６は非結晶である。非結晶のシリコン膜６を用いた理由は、多結晶シリコン膜に比べて、シリサイド化しやすいからである。シリコン膜６の厚さは、例えば、１２５ｎｍである。シリコン膜６を形成する前に、ゲート電極間絶縁膜５の最上層である窒化膜の表面がやや酸化されていても良いが、好ましくは酸化されないほうが良い。そのためには、ゲート電極間絶縁膜５とシリコン膜６とを同一チャンバー内で連続して形成する。シリコン膜６上にシリコン窒化膜７がＬＰＣＶＤプロセスにより形成される。
【００２２】
［図６］
シリコン窒化膜７上にレジストパターン８が形成される。レジストパターン８をマスクにしてシリコン窒化膜７をエッチングすることにより、レジストパターン８のパターンがシリコン窒化膜７に転写される。シリコン窒化膜７のエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）プロセスを用いて行われる。
【００２３】
［図７］
レジストパターン８が除去され、シリコン窒化膜７をマスクにして、シリコン膜６、ゲート電極間絶縁膜５、シリコン膜４、オキシナイトライド膜３が垂直方向にエッチングされる。これらの膜６−３のエッチングは、例えば、ＲＩＥプロセスを用いて行われる。
【００２４】
［図８］
図７の工程でのエッチングで生じたダメージを回復するために、後酸化と呼ばれる酸化処理が行われる。後酸化により後酸化膜９が形成される。シリコン基板１の表面にイオンをイオン注入プロセスにより注入し、注入されたイオンを熱アニールにより活性化することにより、ソース／ドレイン領域１０が形成される。エクステンションと呼ばれる浅い拡散領域も形成されることが多いが、ここでは簡単のため省略する。
【００２５】
［図９］
セル間が絶縁膜１１で埋め込まれるとともに、表面が平坦化される。具体的には、セル間が埋め込まれるように、絶縁膜１１としての熱酸化膜、シリコン窒化膜およびＢＰＳＧ膜が順次形成され、その後、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより表面が平坦化される。
【００２６】
［図１０］
シリコン窒化膜７がエッチングにより除去される。絶縁膜１１はシリコン窒化膜７よりもエッチングレートが大きい。そのため、シリコン窒化膜７のエッチング時には、絶縁膜１１もエッチングされ、その高さが低くなる。シリコン窒化膜７が除去されて生じた凹部が埋め込まれるように、Ｃｏ（コバルト）膜１２がスパッタプロセスにより全面上に堆積される。Ｃｏ膜１２の厚さは、例えば、２６ｎｍである。
【００２７】
［図１１］
熱処理により、Ｃｏ膜１２とシリコン膜６とを反応させ、シリコン膜６を完全にＣｏシリサイド膜１３に変える。ここで、Ｃｏシリサイド膜は、実質的にゲート電極間絶縁膜５の界面までシリサイド化されている。Ｃｏシリサイド膜１３はＣＧ電極として使用される。未反応のＣｏ膜１２は除去される。この後、周知の工程を経てＮＡＮＤ型フラッシュメモリが完成する。
【００２８】
図１１に示されるように、本実施形態のＮＡＮＤ型フラッシュメモリは、シリコン基板１と、シリコン基板１上に設けられたトンネル絶縁膜としてのオキシナイトライド膜３と、オキシナイトライド膜３上に設けられたＦＧ電極としてのシリコン膜４と、シリコン膜４上に設けられ、最上層が窒化膜であるゲート電極間絶縁膜５と、ゲート電極間絶縁膜５上に設けられ、金属シリサイドからなる単層の制御ゲート電極としてのＣｏシリサイド膜１３とを備えている。
【００２９】
本実施形態によれば、Ｃｏシリサイド膜１３の形成がゲート電極間絶縁膜５の最上層の窒化膜で止まるため、制御性良くシリコン膜６の全体をシリサイド化することが可能となり、シリサイド膜厚が均一になる。ゲート電極間絶縁膜５の最上層の窒化膜であることにより、スパイクやＣｏの拡散が抑制されるため、ゲート電極間絶縁膜５やオキシナイトライド膜（トンネル酸化膜）３は劣化しない。
【００３０】
また、本実施形態によれば、ＣＧ電極の全体をＣｏシリサイド膜１３とすることにより、シリコン／金属シリサイド構造のＣＧ電極の場合に比べて、ＣＧ電極の高さ（アスペクト）を低くすることができ、これにより、ゲート加工、セル間埋め込み、コンタクトの加工が容易になる。
【００３１】
さらに、本実施形態によれば、ＣＧ電極であるＣｏシリサイド膜１３がゲート電極間絶縁膜５の最上層の窒化膜と接することにより、シリコン／金属シリサイド構造のＣＧ電極の場合に比べて、ＣＧ電極とゲート電極間絶縁膜との間のバリアハイトが高くなり、ＣＧ電極からのリーク電流の低減化を図れる。
【００３２】
なお、本実施形態では、ゲート電極間絶縁膜としてＯＮＯＮ膜を用いたが、酸化膜、窒化膜、酸窒化膜、高誘電金属酸化膜、高誘電金属窒化膜および高誘電金属酸窒化膜の少なくとも一つを含む、最上層が窒化膜である単層または多層の絶縁膜であれば構わない。例えば、ＮＯＮＯＮ膜があげられる。また、上記高誘電金属酸化膜、高誘電金属窒化膜および高誘電金属酸窒化膜は、より具体的には、ＳｉＯ2 膜よりも誘電率が高く、かつ、Ａｌ、Ｈｆ、Ｓｉ、ＯおよびＮの少なくとも一つを含む膜である。
【００３３】
また、金属シリサイドとしてＣｏシリサイドを用いたが、少なくとも一つ以上の高融点金属を含むものであれば構わない。高融点金属としては、例えば、Ｎｉ、Ｃｏ、Ｐｔがあげられる。
【００３４】
また、本実施形態では、ＮＡＮＤ型Ｆｌａｓｈメモリの製造方法を示したが、ＭＯＮＯＳ型不揮発性メモリにも同様の効果がある。すなわち、ＭＯＮＯＳ型不揮発性メモリ中のＯＮＯ膜上の制御電極の全体を本実施形態の方法により金属シリサイド電極しても構わない。
【００３５】
なお、特許文献１には、金属シリサイド膜の下に窒化膜を挿入しリーク電流を低減することが記載されているが、ＣＧ電極の全てはシリサイド化されていない。そのため、金属シリサイド膜の下側界面のラフネスが大きく、金属シリサイド膜の膜厚にばらつきが生じる。これらは、ＣＧ電極の抵抗値のばらつきの原因となる。また、ポリシリコン膜のグレインに沿ってスパイクが形成され、Ｃｏが拡散することにより、ゲート電極間絶縁膜やトンネル絶縁の劣化が生じる。
【００３６】
（第２の実施形態）
図１２−図１８は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。なお、第１の実施形態の説明で用いた図３−図１１と対応する部分には図３−図１１と同一符号を付してあり、詳細な説明は省略する。
【００３７】
［図１２］
まず、第１の実施形態と同様に、シリコン基板１上に、オキシナイトライド膜３、多結晶のシリコン膜４、ゲート電極間絶縁膜５が形成される。ゲート電極間絶縁膜５上に多結晶のシリコン膜６’が形成される。非結晶のシリコン膜を形成し、その後、熱処理等により、上記シリコン膜を多結晶に変えたものをシリコン膜６’として用いても構わない。シリコン膜６’の厚さは、ここでは、４０ｎｍである。
【００３８】
［図１３］
シリコン膜６’上に絶縁膜１５が形成される。絶縁膜１５は、Ｓｉ，Ｏ，Ｎを含むＳｉＯ膜、ＳｉＮ膜またはＳｉＯＮ膜である。絶縁膜１５の膜厚は下限がシリサイド形成をブロックする膜厚(０．５ｎｍ以上)、上限は多結晶シリコン膜とシリサイド膜の導電性を阻害しない膜厚(２ｎｍ以下)である。絶縁膜１５の形成は、シリコン膜６’の表面に形成された自然酸化膜を希フッ酸処理により予め除去した後、Ｈ2 Ｏ2 またはＯ3 が添加された溶液を用いて、シリコン膜６’の表面をウエット処理することにより行われる。上記ウエット処理の後、ラジカル窒素雰囲気中で絶縁膜１５の極表面を窒化しても構わない。絶縁膜１５上に、不純物としてリンが添加された非結晶のシリコン膜１６がＬＰＣＶＤプロセスにより形成される。シリコン膜１６の厚さは、例えば、１２５ｎｍである。シリコン膜１６上にシリコン窒化膜７がＬＰＣＶＤプロセスにより形成される。
【００３９】
［図１４］
シリコン窒化膜７上にレジストパターン８が形成される。レジストパターン８をマスクにしてシリコン窒化膜７をエッチングすることにより、レジストパターン８のパターンがシリコン窒化膜７に転写される。
【００４０】
［図１５］
レジストパターン８が除去され、シリコン窒化膜７をマスクにして、シリコン膜１６、絶縁膜１５、シリコン膜６’、ゲート電極間絶縁膜５、シリコン膜４、オキシナイトライド膜３が垂直方向に順次エッチングされる。これらの膜３−６’，１５，１６のエッチングは、例えば、ＲＩＥプロセスを用いて行われる。このときのエッチングで生じたダメージを回復するために、後酸化が行われ、後酸化膜９が形成される。
【００４１】
［図１６］
シリコン基板１の表面にイオンをイオン注入プロセスにより注入し、注入されたイオンを熱アニールにより活性化することにより、ソース／ドレイン領域１０が形成される。エクステンションと呼ばれる浅い拡散領域も形成されることが多いが、ここでは簡単のため省略する。
【００４２】
［図１７］
セル間が絶縁膜１１で埋め込まれるとともに、表面が平坦化される。
【００４３】
［図１８］
シリコン窒化膜７がエッチングにより除去され、膜厚が例えば２６ｎｍのＣｏ膜がスパッタプロセスにより全面上に堆積され、その後、熱処理により、上記Ｃｏ膜とシリコン膜１６とを反応させることにより、シリコン膜１６を完全にＣｏシリサイド膜１７に変える。Ｃｏシリサイド膜１７、絶縁膜１５およびシリコン膜１６は、ＣＧ電極として使用される。ＣＧ電極は絶縁膜１５を含むが、絶縁膜１５は先に説明した厚さに設定されているので、電極として支障はない。絶縁膜１１はシリコン窒化膜７よりもエッチングレートが大きいため、シリコン窒化膜７のエッチング時には、絶縁膜１１もエッチングされ、その高さが低くなる。この後、周知の工程を経てＮＡＮＤ型フラッシュメモリが完成する。
【００４４】
本実施形態のＮＡＮＤ型フラッシュメモリは、シリコン基板１(半導体基板)と、シリコン基板１上に設けられたトンネル絶縁膜としてのオキシナイトライド膜３(第１の絶縁膜)と、オキシナイトライド膜３上に設けられたＦＧ電極としての多結晶シリコン膜４(電荷蓄積層)と、多結晶シリコン膜４上に設けられたゲート電極間絶縁膜５(第２の絶縁膜)と、ゲート電極間絶縁膜５上に設けられた多層の制御ゲート電極であって、ゲート電極間絶縁膜５上に設けられたシリコン膜６’（半導体膜）と、シリコン膜６’上に設けられた最上層が窒化膜である絶縁膜１５(第３の絶縁膜)と、絶縁膜１５上に設けられたＣｏシリサイド膜１７(金属シリサイド膜)とを含む前記多層の制御ゲート電極とを備えている。
【００４５】
本実施形態によれば、Ｃｏシリサイド膜１７の形成が絶縁膜１５で止まるため、制御性良くシリコン膜１６の全体をシリサイド化することが可能となり、シリサイド膜厚が均一になる。また、スパイクやＣｏの拡散を抑制することができ、ゲート電極間絶縁膜５やオキシナイトライド膜（トンネル酸化膜）３は劣化しない
なお、本実施形態では、金属シリサイドとしてＣｏシリサイドを用いたが、少なくとも一つ以上の高融点金属を含むものであれば構わない。高融点金属としては、例えば、Ｎｉ、Ｃｏ、Ｐｔがあげられる。
【００４６】
また、本実施形態では、ＮＡＮＤ型Ｆｌａｓｈメモリの製造方法を示したが、ＭＯＮＯＳ型不揮発性メモリにも同様の効果がある。すなわち、ＭＯＮＯＳ型不揮発性メモリ中のＯＮＯ膜上の制御電極を本実施形態の方法によりシリコン／絶縁体／金属シリサイド構造の電極としても構わない。
【００４７】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００４８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００４９】
【図１】ＮＡＮＤ型フラッシュメモリのメモリセルの平面図。
【図２】ＮＡＮＤ型フラッシュメモリのメモリセルの等価回路図。
【図３】第１の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図４】図３に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図５】図４に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図６】図５に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図７】図６に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図８】図７に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図９】図８に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図１０】図９に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図１１】図１０に続く第１の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図１２】第２の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図１３】図１２に続く第２の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図１４】図１３に続く第２の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図１５】図１４に続く第２の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図１６】図１５に続く第２の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図１７】図１６に続く第２の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【図１８】図１７に続く第２の実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図。
【符号の説明】
【００５０】
１…シリコン基板、２…シリコン酸化膜、３…オキシナイトライド膜（第１の絶縁膜）、４…多結晶シリコン膜（電荷蓄積層）、５…ゲート電極間絶縁膜（第２の絶縁膜、最上層が窒化膜である絶縁膜）、６…非結晶シリコン膜、７…シリコン窒化膜、８…レジストパターン、９…後酸化膜、１０…ソース／ドレイン領域、１１…絶縁膜、１２…Ｃｏ膜（高融点金属膜）、１３，１７…Ｃｏシリサイド膜（金属シリサイドからなる単層の制御ゲート電極）、１５…絶縁膜、１６…非結晶シリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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