(57)【要約】【課題】  通常の読み出し動作（１つのリファレンスセルを設定すること）が困難若しくは不可能な場合においても、メモリセルのデータを正確に読み出す方法を提供する。【解決手段】  電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が第１メモリ機能部と第２メモリ機能部の各電荷蓄積量により変化するメモリセルを備え、選択メモリ機能部の電荷蓄積量に主として対応して変化する第１メモリセル電流を読み出して、異なる２つのリファレンス電流との対比に基づき、選択メモリ機能部の記憶状態の判定を行い、且つ、判定において選択メモリ機能部の記憶状態が確定しない場合には、非選択メモリ機能部の電荷蓄積量に主として対応して変化する第２メモリセル電流を読み出した結果に基づいて、選択メモリ機能部の記憶状態を特定する。【選択図】        図３
2007109360.tif 000002
【特許請求の範囲】
【請求項１】
ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が前記２つのメモリ機能部の各電荷蓄積量により変化するメモリセルを備えた半導体記憶装置の読み出し方法であって、
前記２つのメモリ機能部の内、読み出し対象の選択メモリ機能部の電荷蓄積量に主として対応して変化する第１メモリセル電流を読み出して、異なる２つのリファレンス電流との対比に基づき、前記選択メモリ機能部の記憶状態の判定を行い、且つ、
前記判定において前記選択メモリ機能部の記憶状態が確定しない場合には、前記２つのメモリ機能部の内の読み出し対象ではない非選択メモリ機能部の電荷蓄積量に主として対応して変化する第２メモリセル電流を読み出した結果に基づいて、前記選択メモリ機能部の記憶状態を特定することを特徴とする半導体記憶装置の読み出し方法。
【請求項２】
前記判定を行うに、前記第１メモリセル電流を読み出し、
前記第１メモリセル電流によって特定される閾値電圧が、前記２つのリファレンス電流の内の大きい方の第１リファレンス電流によって規定される第１閾値電圧より小さい場合に、前記選択メモリ機能部が消去状態であると判定し、前記２つのリファレンス電流の内の小さい方の第２リファレンス電流によって規定される第２閾値電圧より大きい場合に、前記選択メモリ機能部が書き込み状態であると判定し、その他の場合を不定状態であると判定し、
不定状態であると判定された場合に、前記２つのメモリ機能部の内の読み出し対象ではない非選択メモリ機能部の電荷蓄積量に主として対応して変化する第２メモリセル電流を読み出し、
前記第２メモリセル電流によって特定される閾値電圧が、前記第１閾値電圧または前記第２閾値電圧より小さい場合に前記選択メモリ機能部が書き込み状態であると判定し、前記第１閾値電圧または前記第２閾値電圧より大きい場合に前記選択メモリ機能部が消去状態であると判定することを特徴とする請求項１に記載の半導体記憶装置の読み出し方法。
【請求項３】
一方の前記リファレンス電流によって規定される第１閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が消去状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最高値より高く、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最小値より低くなるように設定され、
他方の前記リファレンス電流によって規定される第２閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が書き込み状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最小値より低く、前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最大値より高くなるように設定されていることを特徴とする請求項１または２に記載の半導体記憶装置の読み出し方法。
【請求項４】
前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布と、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布が重なっていない場合に、
前記第１閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が消去状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最高値より高く、前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最大値より低くなるように設定され、
前記第２閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が書き込み状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最小値より低く、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最小値より高くなるように設定されていることを特徴とする請求項３に記載の半導体記憶装置の読み出し方法。
【請求項５】
ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が前記２つのメモリ機能部の各電荷蓄積量により変化するメモリセルを備えた半導体記憶装置であって、
前記２つのメモリ機能部の内、読み出し対象の選択メモリ機能部の電荷蓄積量に主として対応して変化する第１メモリセル電流を読み出して、異なる２つのリファレンス電流との対比に基づき、前記選択メモリ機能部の記憶状態の判定を行い、且つ、
前記判定において前記選択メモリ機能部の記憶状態が確定しない場合には、前記２つのメモリ機能部の内の読み出し対象ではない非選択メモリ機能部の電荷蓄積量に主として対応して変化する第２メモリセル電流を読み出した結果に基づいて、前記選択メモリ機能部の記憶状態を特定する読み出し回路を備えることを特徴とする半導体記憶装置。
【請求項６】
一方の前記リファレンス電流によって規定される第１閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が消去状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最高値より高く、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最小値より低くなるように設定され、
他方の前記リファレンス電流によって規定される第２閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が書き込み状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最小値より低く、前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最大値より高くなるように設定されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布と、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布が重なっていない場合に、
前記第１閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が消去状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最高値より高く、前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最大値より低くなるように設定され、
前記第２閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が書き込み状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最小値より低く、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最小値より高くなるように設定されていることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記読み出し回路は、前記第１メモリセル電流と前記第２メモリセル電流を選択的に切り替え、且つ、前記２つのリファレンス電流を選択的に切り替えて、前記各メモリセル電流と前記各リファレンス電流とを対比可能に構成されていることを特徴とする請求項５〜７の何れか１項に記載の半導体記憶装置。
【請求項９】
ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が前記２つのメモリ機能部の各電荷蓄積量により変化するメモリセルを備えた半導体記憶装置の読み出し方法であって、
前記２つのメモリ機能部の内、読み出し対象の選択メモリ機能部の電荷蓄積量に主として対応して変化する第１メモリセル電流を読み出して、異なる２つのリファレンス電流との対比に基づき、前記選択メモリ機能部の記憶状態を判定する第１読み出しを行い、
前記第１読み出しの判定において前記選択メモリ機能部の記憶状態が確定しない場合に、前記２つのメモリ機能部の内の読み出し対象ではない非選択メモリ機能部の電荷蓄積量に主として対応して変化する第２メモリセル電流を読み出して、前記２つのリファレンス電流との対比に基づき、前記非選択メモリ機能部の記憶状態を判定する第２読み出しを行い、
前記第１読み出しと前記第２読み出しの各判定結果に基づいて、前記選択メモリ機能部の記憶状態を特定することを特徴とする半導体記憶装置の読み出し方法。
【請求項１０】
前記第１読み出しにおいて、前記第１メモリセル電流と前記２つのリファレンス電流との間の２つの対比動作を同時に行うことを特徴とする請求項９に記載の読み出し方法。
【請求項１１】
前記第２読み出しにおいて、前記第２メモリセル電流と前記２つのリファレンス電流との間の２つの対比動作を同時に行うことを特徴とする請求項９または１０に記載の読み出し方法。
【請求項１２】
ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が前記２つのメモリ機能部の各電荷蓄積量により変化するメモリセルを備えた半導体記憶装置であって、
前記２つのメモリ機能部の内、読み出し対象の選択メモリ機能部の電荷蓄積量に主として対応して変化する第１メモリセル電流を読み出して、異なる２つのリファレンス電流との対比に基づき、前記選択メモリ機能部の記憶状態を判定する第１読み出しを行い、
前記第１読み出しの判定において前記選択メモリ機能部の記憶状態が確定しない場合に、前記２つのメモリ機能部の内の読み出し対象ではない非選択メモリ機能部の電荷蓄積量に主として対応して変化する第２メモリセル電流を読み出して、前記２つのリファレンス電流との対比に基づき、前記非選択メモリ機能部の記憶状態を判定する第２読み出しを行い、
前記第１読み出しと前記第２読み出しの各判定結果に基づいて、前記選択メモリ機能部の記憶状態を特定する読み出し回路を備えることを特徴とする半導体記憶装置。
【請求項１３】
前記読み出し回路が、前記第１読み出しにおいて、前記第１メモリセル電流と前記２つのリファレンス電流との間の２つの対比動作を同時に行うことを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記読み出し回路が、前記第２読み出しにおいて、前記第２メモリセル電流と前記２つのリファレンス電流との間の２つの対比動作を同時に行うことを特徴とする請求項１２または１３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、電荷を保持する機能を有する２つのメモリ機能体とを備えてなるメモリセルを備えた不揮発性半導体記憶装置に関し、より詳細には、当該不揮発性半導体装置の読み出し方法に関する。
【背景技術】
【０００２】
フラッシュＥＥＰＲＯＭ等の不揮発性半導体メモリは、電荷（電子）を保持可能なメモリ機能部を有するメモリセルを備えており、そのメモリ機能部の記憶状態を読み出すために、様々な手法が利用されている。例えば、フラッシュメモリは、メモリ機能部としてフローティングゲートを有しており、そのフローティングゲートに注入された電荷の蓄積量に基づいて記憶状態を判断している。具体的には、フローティングゲートに電子が多く注入されている状態では、チャネル領域に反転層が形成され難いため、メモリセルの閾値電圧は高くなる（書き込み状態）。一方、フローティングゲートから電子が放出されている状態では、チャネル領域に反転層が形成され易いため、メモリセルの閾値電圧は低くなる（消去状態）。尚、選択したメモリセルの記憶状態が上記書き込み状態か上記消去状態かを判定するために、書き込み状態のメモリセルの閾値電圧と消去状態のメモリセルの閾値電圧の中間の閾値電圧を有するリファレンスセル用いる。ここで、図４は、閾値電圧（横軸）に対するセル数（縦軸）の分布を示している。図４から、リファレンスセルの閾値電圧より高い閾値電圧を有するメモリセルを書き込み状態、リファレンスセルの閾値電圧より低い閾値電圧を有するメモリセルを消去状態と判定することができる。
【０００３】
続いて、フラッシュＥＥＲＰＯＭ等の不揮発性半導体メモリにおける一般的な読み出し方法について図５を用いて説明する。ここで、図５（ａ）は、判定回路の概略構成を示している。判定回路は、抵抗負荷３０１、抵抗負荷３０２及び差動増幅器１００で構成されている。抵抗負荷３０１は、一端側が電源電圧に接続され、他端側がリファレンスセルのドレイン及び差動増幅器１００に接続されている。抵抗負荷３０２は、一端側が電源電圧に接続され、他端側が選択メモリセルのドレイン及び差動増幅器１００に接続されている。ここでの抵抗負荷３０１と抵抗負荷３０２の抵抗値は同じである。図５（ｂ）は、メモリセルのドレイン電圧とドレイン電流の関係及び抵抗負荷の電圧と電流の関係を示している。差動増幅器１００に入力される電圧は、図５（ｂ）のＩ‐Ｖ（電流・電圧）特性より求めることができ、具体的には、抵抗負荷のＩ‐Ｖ曲線とメモリセルのＩ‐Ｖ曲線の交点が差動増幅器の入力電圧となる。ここでは、リファレンスセルに対応する電圧はＶｒ、消去状態のメモリセルに対応する電圧はＶｅ、書き込み状態のメモリセルに対応する電圧はＶｐである。図５（ｂ）より、Ｖｅ＜Ｖｒ＜Ｖｐの関係が成り立つ。従って、選択メモリセルが消去状態である場合は、差動増幅器の出力がＨレベルとなり、選択メモリセルが書き込み状態である場合は、差動増幅器の出力がＬレベルとなることから、差動増幅器を用いることで選択メモリセルの記憶状態を判定することが可能となる。
【０００４】
ところで、不揮発性半導体メモリの中には、１つのメモリセルに複数のデータを記憶できるマルチビットメモリが存在する。その中の１つにサイドウォールメモリがある（例えば、特許文献１参照）。サイドウォールメモリは、１つのメモリセルに２ビットのデータを記憶できるマルチビットメモリであり、電気的に書き込み及び消去可能な読み出し専用メモリとして一般的なフラッシュメモリと比較した場合、１ビット当たりのメモリセルサイズが小さいことから高集積化に好適である。また、サイドウォールメモリは、ロジックプロセス（論理回路用の製造プロセス）を基本としているため、製造コストがフラッシュメモリに比較して低いことが特長である。このサイドウォールメモリで採用されるサイドウォール型メモリセルについて、図６を参照して説明する。
【０００５】
サイドウォールメモリセルは、以下のような構成となっている。Ｐ型半導体基板上２１１に形成されたゲート絶縁膜２１４を介してゲート電極２１７が形成され、Ｐ型半導体基板２１１には、ゲート電極２１７の下部領域の両側に、夫々ソース領域またはドレイン領域として機能するＮ型の拡散領域２１２、２１３が形成されている。拡散領域２１２、２１３は、オフセット構造を有している。即ち、拡散領域２１２、２１３はゲート電極２１７の下部領域には達しておらず、電荷保持膜下のオフセット領域２７１がチャネル領域の一部を構成している。ゲート電極２１７の側面には、電荷を保持するトラップ準位を有し電荷保持膜となるシリコン窒化膜２４２が、シリコン酸化膜２４１、２４３に挟まれてＯＮＯ構造のサイドウォールとして配置されており、夫々実際に電荷を保持するメモリ機能部２６１、２６２となっている。ここで、メモリ機能部とは、メモリ機能体または電荷保持膜の内で書き換え動作により実際に電荷が蓄積される部分または領域を指す。図６（ｂ）は、サイドウォールメモリのメモリセルをシンボル化したものであり、回路図を示す場合は、このシンボルを採用する。図６（ｂ）の符号２６１、２６２で指示されている部分は、図６（ａ）のメモリ機能部２６１、２６２に対応する。同様に、図６（ｂ）の符号２１７、２１２、２１３で指示されている部分についても、夫々、図６（ａ）のゲート電極２１７、Ｎ型拡散領域２１２、２１３に対応している。
【０００６】
次に、サイドウォールメモリのメモリセルに対するプログラム条件及び読み出し方法について説明する。メモリセルに対するプログラムは、メモリ機能部２６１に電荷を注入する場合には、ゲート電極２１７及び拡散領域２１２に夫々５Ｖを印加し、拡散領域２１３を接地する。これによりホットエレクトロンを発生させてメモリ機能部２６１に電荷を注入する。同様に、メモリ機能部２６２に電荷を注入する場合には、ゲート電極２１７及び拡散領域２１３に夫々５Ｖを印加し、拡散領域２１２を接地する。
【０００７】
一方、メモリ機能部２６１を読み出す場合は、ゲート電極２１７に２〜３Ｖ程度の正電圧を印加した状態で拡散領域２１３に１〜２Ｖを印加し、拡散領域２１２を接地する。これにより、拡散領域２１３付近では空乏層が広がり、メモリ機能部２６２の影響が少ない状態で、メモリ機能部２６１の情報を得ることが可能となる。上述したように、読み出し時とプログラム時では、電流を流す方向が逆になっている点がサイドウォールメモリセルの特徴である。
【０００８】
尚、サイドウォールメモリもフラッシュメモリの場合と同様に、注入された電荷（電子）の蓄積量に従って情報を記憶しているが、サイドウォールメモリの場合は、１つのメモリセルに２つのメモリ機能部を有するマルチビットメモリであることが特長であり、かつここに重要なポイントが存在する。それは一方のメモリ機能部の情報を読み出す時に他方のメモリ機能部の影響が完全には無視できない点である。
【０００９】
具体的には、メモリ機能部２６１及びメモリ機能部２６２に電荷が注入されていない状態（消去状態）をＥＥ状態、メモリ機能部２６１に電荷が注入されていない状態（消去状態）で、メモリ機能部２６２に電荷が注入されている状態（書き込み状態）をＥＰ状態、メモリ機能部２６１に電荷が注入されている状態（書き込み状態）で、メモリ機能部２６２に電荷が注入されていない状態（消去状態）をＰＥ状態、メモリ機能部２６１及びメモリ機能部２６２に電荷が注入されている状態（書き込み状態）をＰＰ状態とすると、ドレイン電圧とサイドウォールメモリのドレイン電流の関係は、図７に示すようになる。尚、拡散領域２１３側をドレイン電極とし、ドレイン電流は拡散領域２１３から拡散領域２１２に流れる場合を想定している。ここで、ＥＥ状態からメモリ機能部２６１に電荷を注入することにより、ＰＥ状態となってメモリ機能部２６１のドレイン電流は下がり、閾値電圧の高い状態となる。このとき、メモリ機能部２６２は消去状態のままにも関わらず、メモリ機能部２６１に電荷を注入した影響により若干ドレイン電流が下がり、実効的な閾値電圧が高くなる。このように、一方のメモリ記憶部に電荷を注入することにより他方のメモリ機能部のドレイン電流にも影響が出る現象をビット干渉と呼んでいる。このビット干渉は、サイドウォールメモリセルを読み出す場合にドレイン電流に変動を与えるため、記憶情報の読み出し時の動作マージンを低下させる要因となり好ましくない。尚、例えば、ドレイン電圧を２Ｖ近くまで上げることで、ビット干渉の影響は抑制できるが、ドレイン電圧が１Ｖ程度であれば、ビット干渉の影響が大きい。
【００１０】
図８（ａ）は、ドレイン電圧を２Ｖ程度にした場合のメモリセルのセル数と閾値電圧の関係を示す閾値電圧分布図であり、図８（ｂ）は、ドレイン電圧を１Ｖ程度にした場合のメモリセルのセル数と閾値電圧の関係を示す閾値電圧分布図である。ドレイン電圧を２Ｖ程度にした場合には、図８（ａ）に示すように、ＰＰ状態及びＰＥ状態（メモリ機能部２６１が書き込み状態の場合）における閾値電圧分布と、ＥＰ状態及びＥＥ状態（メモリ機能部２６１が消去状態の場合）における閾値電圧分布との差が十分確保されている。従って、フラッシュメモリの例で説明したように、メモリ機能部２６１の記憶状態を読み出す際には、書き込み状態と消去状態の中間レベルにリファレンスセルＲＥＦを設置することで、データの判定を行うことが可能である。これに対し、ドレイン電圧を１Ｖ程度にした場合には、図８（ｂ）に示すように、ビット干渉の影響のために、ＰＰ状態及びＰＥ状態における閾値電圧分布とＥＰ状態及びＥＥ状態における閾値電圧分布との間で十分な差が確保できない。このため、リファレンスセルを設定することが困難である。つまり、ビット干渉の影響が大きい状態では、一般的な読み出し方法では、メモリ記憶部の正確な読み出しが困難となる。
【００１１】
【特許文献１】特開２００４−２４７４３６号公報
【非特許文献１】Ｎ．Ｎａｇｅｌ他、“Highly Scalable 90nm STI Bounded Twin FlashTM Cell with Local Interconnect”、2005 Symposium on VLSI Technology Digest of Technical Papers、PP.120-121、（２００５年６月）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
近年、不揮発性半導体メモリの低電圧化が進んでおり、１．８Ｖ動作が一般的になりつつある。しかしながら、電源電圧が１．８Ｖの場合にはビット線電圧（ドレイン電圧）を１Ｖ程度にせざるを得ないが、上述したように、ドレイン電圧が１Ｖ程度になるとビット干渉の影響が大きくなり、読み出し対象である選択メモリ機能部の書き込み状態における閾値電圧分布（ＰＰ状態及びＰＥ状態）と消去状態（ＥＰ状態及びＥＥ状態）における閾値電圧分布との差が十分に確保できなくなるため、一般的な読み出し手法が使用できないという問題がある。尚、ビット干渉の影響を抑えるために、昇圧回路等を用いてドレイン電圧を２Ｖにすることが考えられるが、追加回路が必要となることから、消費電流やチップ面積の増大につながるという問題がある。従って、低電圧化が進みビット干渉が存在する状態であっても、追加回路を必要とすることなく、適切に読み出しを行うことができる技術が必要となっている。
【００１３】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、書き込み状態における閾値電圧分布と消去状態における閾値電圧分布との差が小さい場合、若しくは、書き込み状態における閾値電圧分布と消去状態における閾値電圧分布が重なった場合等、通常の読み出し動作（１つのリファレンスセルを設定すること）が困難若しくは不可能な場合においても、メモリセルのデータを正確に読み出す方法を提供する点にある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る半導体記憶装置の読み出し方法は、ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が前記２つのメモリ機能部の各電荷蓄積量により変化するメモリセルを備えた半導体記憶装置の読み出し方法であって、前記２つのメモリ機能部の内、読み出し対象の選択メモリ機能部の電荷蓄積量に主として対応して変化する第１メモリセル電流を読み出して、異なる２つのリファレンス電流との対比に基づき、前記選択メモリ機能部の記憶状態の判定を行い、前記判定において前記選択メモリ機能部の記憶状態が確定しない場合には、前記２つのメモリ機能部の内の読み出し対象ではない非選択メモリ機能部の電荷蓄積量に主として対応して変化する第２メモリセル電流を読み出した結果に基づいて、前記選択メモリ機能部の記憶状態を特定することを特徴とする。
【００１５】
上記特徴の本発明に係る半導体記憶装置の読み出し方法は、前記判定を行うに、前記第１メモリセル電流を読み出し、前記第１メモリセル電流によって特定される閾値電圧が、前記２つのリファレンス電流の内の大きい方の第１リファレンス電流によって規定される第１閾値電圧より小さい場合に、前記選択メモリ機能部が消去状態であると判定し、前記２つのリファレンス電流の内の小さい方の第２リファレンス電流によって規定される第２閾値電圧より大きい場合に、前記選択メモリ機能部が書き込み状態であると判定し、その他の場合を不定状態であると判定し、不定状態であると判定された場合に、前記２つのメモリ機能部の内の読み出し対象ではない非選択メモリ機能部の電荷蓄積量に主として対応して変化する第２メモリセル電流を読み出し、前記第２メモリセル電流によって特定される閾値電圧が、前記第１閾値電圧または前記第２閾値電圧より小さい場合に前記選択メモリ機能部が書き込み状態であると判定し、前記第１閾値電圧または前記第２閾値電圧より大きい場合に前記選択メモリ機能部が消去状態であると判定することを特徴とする。
【００１６】
上記何れかの特徴の本発明に係る半導体記憶装置の読み出し方法は、一方の前記リファレンス電流によって規定される第１閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が消去状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最高値より高く、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最小値より低くなるように設定され、他方の前記リファレンス電流によって規定される第２閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が書き込み状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最小値より低く、前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最大値より高くなるように設定されていることを特徴とする。
【００１７】
上記特徴の本発明に係る半導体記憶装置の読み出し方法は、前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布と、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布が重なっていない場合に、つまり、前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最大値が、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最小値より小さい場合に、前記第１閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が消去状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最高値より高く、前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最大値より低くなるように設定され、前記第２閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が書き込み状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最小値より低く、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最小値より高くなるように設定されていることを特徴とする。
【００１８】
更に、本発明に係る半導体記憶装置の読み出し方法は、ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が前記２つのメモリ機能部の各電荷蓄積量により変化するメモリセルを備えた半導体記憶装置の読み出し方法であって、前記２つのメモリ機能部の内、読み出し対象の選択メモリ機能部の電荷蓄積量に主として対応して変化する第１メモリセル電流を読み出して、異なる２つのリファレンス電流との対比に基づき、前記選択メモリ機能部の記憶状態を判定する第１読み出しを行い、前記第１読み出しの判定において前記選択メモリ機能部の記憶状態が確定しない場合に、前記２つのメモリ機能部の内の読み出し対象ではない非選択メモリ機能部の電荷蓄積量に主として対応して変化する第２メモリセル電流を読み出して、前記２つのリファレンス電流との対比に基づき、前記非選択メモリ機能部の記憶状態を判定する第２読み出しを行い、前記第１読み出しと前記第２読み出しの各判定結果に基づいて、前記選択メモリ機能部の記憶状態を特定することを特徴とする。
【００１９】
上記特徴の本発明に係る半導体記憶装置の読み出し方法は、前記第１読み出しにおいて、前記第１メモリセル電流と前記２つのリファレンス電流との間の２つの対比動作を同時に行うことを特徴とし、更に、前記第２読み出しにおいて、前記第２メモリセル電流と前記２つのリファレンス電流との間の２つの対比動作を同時に行うことを特徴とする。
【００２０】
上記目的を達成するための本発明に係る半導体記憶装置は、ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が前記２つのメモリ機能部の各電荷蓄積量により変化するメモリセルを備えた半導体記憶装置であって、前記２つのメモリ機能部の内、読み出し対象の選択メモリ機能部の電荷蓄積量に主として対応して変化する第１メモリセル電流を読み出して、異なる２つのリファレンス電流との対比に基づき、前記選択メモリ機能部の記憶状態の判定を行い、且つ、前記判定において前記選択メモリ機能部の記憶状態が確定しない場合には、前記２つのメモリ機能部の内の読み出し対象ではない非選択メモリ機能部の電荷蓄積量に主として対応して変化する第２メモリセル電流を読み出した結果に基づいて、前記選択メモリ機能部の記憶状態を特定する読み出し回路を備えることを特徴とする。
【００２１】
上記特徴の本発明に係る半導体記憶装置は、一方の前記リファレンス電流によって規定される第１閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が消去状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最高値より高く、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最小値より低くなるように設定され、他方の前記リファレンス電流によって規定される第２閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が書き込み状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最小値より低く、前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最大値より高くなるように設定されていることを特徴とする。
【００２２】
上記特徴の本発明に係る半導体記憶装置は、前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布と、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布が重なっていない場合に、前記第１閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が消去状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最高値より高く、前記選択メモリ機能部が消去状態であり前記非選択メモリ機能部が書き込み状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最大値より低くなるように設定され、前記第２閾値電圧が、前記選択メモリ機能部及び前記非選択メモリ機能部の両方が書き込み状態の場合の前記第１メモリセル電流に対する閾値電圧分布の最小値より低く、前記選択メモリ機能部が書き込み状態であり前記非選択メモリ機能部が消去状態であるときの前記第１メモリセル電流に対する閾値電圧分布の最小値より高くなるように設定されていることを特徴とする。
【００２３】
上記何れかの特徴の本発明に係る半導体記憶装置は、前記読み出し回路が、前記第１メモリセル電流と前記第２メモリセル電流を選択的に切り替え、且つ、前記２つのリファレンス電流を選択的に切り替えて、前記各メモリセル電流と前記各リファレンス電流とを比較可能に構成されていることを特徴とする。
【００２４】
更に、本発明に係る半導体記憶装置は、ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が前記２つのメモリ機能部の各電荷蓄積量により変化するメモリセルを備えた半導体記憶装置であって、前記２つのメモリ機能部の内、読み出し対象の選択メモリ機能部の電荷蓄積量に主として対応して変化する第１メモリセル電流を読み出して、異なる２つのリファレンス電流との対比に基づき、前記選択メモリ機能部の記憶状態を判定する第１読み出しを行い、前記第１読み出しの判定において前記選択メモリ機能部の記憶状態が確定しない場合に、前記２つのメモリ機能部の内の読み出し対象ではない非選択メモリ機能部の電荷蓄積量に主として対応して変化する第２メモリセル電流を読み出して、前記２つのリファレンス電流との対比に基づき、前記非選択メモリ機能部の記憶状態を判定する第２読み出しを行い、前記第１読み出しと前記第２読み出しの各判定結果に基づいて、前記選択メモリ機能部の記憶状態を特定する読み出し回路を備えることを特徴とする。
【００２５】
上記特徴の本発明に係る半導体記憶装置は、前記読み出し回路が、前記第１読み出しにおいて、前記第１メモリセル電流と前記２つのリファレンス電流との間の２つの対比動作を同時に行うことを特徴とし、更に、前記読み出し回路が、前記第２読み出しにおいて、前記第２メモリセル電流と前記２つのリファレンス電流との間の２つの対比動作を同時に行うことを特徴とする。
【発明の効果】
【００２６】
本発明によれば、サイドウォールメモリのようなマルチビットメモリにおいて、読み出し対象の選択メモリ機能部について、書き込み状態（ＰＰ状態及びＰＥ状態）における閾値電圧分布の最小値と、消去状態である場合（ＥＰ状態及びＥＥ状態）における閾値電圧分布の最大値との差が小さく、従来の手法ではリファレンスセルの閾値電圧を設定できない場合、若しくは、書き込み状態における閾値電圧分布の最小値より、消去状態における閾値電圧分布の最大値が高く、従来の手法ではリファレンスセルの閾値電圧値を設定できない場合であっても、２つのリファレンスセルを用いてビット干渉の影響を判断することで、読み出し対象のメモリ機能部の記憶状態を正確に読み出すことが可能になる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る半導体記憶装置及びその読み出し方法（以下、適宜「本発明装置」、「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００２８】
先ず、本発明装置の回路構成について説明する。本発明装置は、ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れるメモリセル電流に対する閾値電圧が第１メモリ機能部と第２メモリ機能部の各電荷蓄積量により変化するメモリセルを備え、２つのメモリ機能部の内、読み出し対象の選択メモリ機能部の電荷蓄積量に主として対応して変化する第１メモリセル電流を読み出して、異なる２つのリファレンス電流との対比に基づき、選択メモリ機能部の記憶状態の判定を行い、且つ、判定において選択メモリ機能部の記憶状態が確定しない場合には、２つのメモリ機能部の内の読み出し対象ではない非選択メモリ機能部の電荷蓄積量に主として対応して変化する第２メモリセル電流を読み出した結果に基づいて、選択メモリ機能部の記憶状態を特定する読み出し回路を備えて構成される。
【００２９】
ここで、図１は、本発明装置の読み出し回路１の要部回路構成を示す概略ブロック図であり、第１及び第２メモリセル電流を選択的に切り替えて読み出す主読み出し回路１１２、２つのリファレンス電流を選択的に切り替えて読み出す副読み出し回路１１１、メモリセル電流とリファレンス電流を電圧レベルに変換して対比する差動増幅器１００、及び、選択メモリ機能部の記憶状態を特定する読み出し制御回路１１３を備えて構成される。尚、本発明装置は、メモリセルを行方向及び列方向にマトリクス状に配列したメモリセルアレイを備えた不揮発性半導体記憶装置であるが、ここでは、簡単のために１つのメモリセルＭについてのみ図示する。
【００３０】
図１に示すように、本発明装置の読み出し回路１は、メモリトランジスタＭを備えて構成される。メモリトランジスタＭは、図６（ａ）及び（ｂ）に示した構造のサイドウォール型メモリセルで、重複して説明すれば、Ｐ型半導体基板上２１１に形成されたゲート絶縁膜２１４を介してゲート電極２１７が形成され、ゲート電極２１７の両側であって、Ｐ型半導体基板上２１１に、夫々ソース領域またはドレイン領域として機能するＮ型の拡散領域２１２、２１３が形成されている。拡散領域２１２、２１３は、オフセット構造を有している。即ち、拡散領域２１２、２１３はゲート電極下の領域には達しておらず、電荷保持膜下のオフセット領域２７１がチャネル領域の一部を構成している。ゲート電極２１７の側面には、電荷を保持するトラップ準位を有し電荷保持膜となるシリコン窒化膜２４２が、シリコン酸化膜２４１、２４３に挟まれてＯＮＯ構造のサイドウォールとして配置されており、夫々実際に電荷を保持するメモリ機能部２６１、２６２となっている。メモリトランジスタＭに対する読み出しモードでのバイアス条件は、ドレイン側をソースより高電圧に設定され、図１に示す適用例では、Ｌ１側の拡散領域をドレインとしＬ０側の拡散領域をソースとしたときはメモリ機能部２６１（第１メモリ機能部）が読み出され、Ｌ０側の拡散領域をドレインとしＬ１側の拡散領域をソースとしたときはメモリ機能部２６２（第２メモリ機能部）が読み出される。従って、メモリトランジスタＭのドレイン電流（ドレインからソースに流れるドレイン・ソース電流に該当）は、ＷＬに一定のゲート電圧を印加した状態で、Ｌ１側の拡散領域をドレインとしＬ０側の拡散領域をソースとしたときは、主としてメモリ機能部２６１（第１メモリ機能部）の電荷蓄積量に依存して電流量が定まり、メモリ機能部２６２（第２メモリ機能部）の電荷蓄積量に依存して電流量が微小に変動する。同様に、Ｌ０側の拡散領域をドレインとしＬ１側の拡散領域をソースとしたときは、主としてメモリ機能部２６２（第２メモリ機能部）の電荷蓄積量に依存して電流量が定まり、メモリ機能部２６１（第１メモリ機能部）の電荷蓄積量に依存して電流量が微小に変動する。
【００３１】
主読み出し回路１１２は、メモリ機能部２６１及びメモリ機能部２６２を有するメモリセルＭを備えて構成され、メモリ機能部２６１及びメモリ機能部２６２の記憶状態を選択的に読み出すように構成されている。メモリセルＭのメモリ機能部２６１側のソース（またはドレイン）に、Ｎ型ＭＯＳトランジスタＮ１のソースとＮ型ＭＯＳトランジスタＮ３のドレインが配線Ｌ０により接続されている。また、メモリ機能部２６２側のドレイン（またはソース）に、Ｎ型ＭＯＳトランジスタＮ２のソースとＮ型ＭＯＳトランジスタＮ４のドレインが配線Ｌ１により接続されている。Ｎ型ＭＯＳトランジスタＮ３、Ｎ４のソースは接地されている。Ｎ型ＭＯＳトランジスタＮ１とＮ２のドレインは、Ｎ型ＭＯＳトランジスタＮ５のソースに接続され、Ｎ型ＭＯＳトランジスタＮ５のドレインは、電源電圧に接続された抵抗負荷回路Ｒ１の一方に接続され、更に、差動増幅器１００に入力されている。Ｎ型ＭＯＳトランジスタＮ５のゲートは、メモリセルＭのドレイン電圧を制御するために、一定電圧のＶｂｉａｓが印加されている。
【００３２】
更に、主読み出し回路１１２は、図１に示すように、メモリ機能部２６１、２６２へのアクセスを切り替えるためのＥＸＯＲ（排他的論理和）回路１１０を備えており、ここでは、外部から入力されたアドレスをデコードした信号ＤＥＣと、メモリ機能部２６１とメモリ機能部２６２のアクセスを強制的に切り替える信号ＩＮＶが、ＥＸＯＲ回路１１０に入力されている。ＥＸＯＲ回路１１０の出力は、Ｎ型ＭＯＳトランジスタＮ３のゲート及びインバータＮＯＴ１、ＮＯＴ３に入力される。インバータＮＯＴ３の出力は、Ｎ型ＭＯＳトランジスタＮ４のゲートに接続され、インバータＮＯＴ１の出力は、Ｎ型ＭＯＳトランジスタＮ１のゲートとインバータＮＯＴ２入力され、更に、インバータＮＯＴ２の出力は、Ｎ型ＭＯＳトランジスタＮ２のゲートに接続される。
【００３３】
引き続き、主読み出し回路１１２の動作について述べる。ここでは、デコード信号ＤＥＣが、ハイレベル（電源電位レベル）のときメモリ機能部２６１が選択され、ローレベル（接地電位レベル）のときメモリ機能部２６２が選択される場合について説明する。例えば、デコード信号ＤＥＣ及び信号ＩＮＶがローレベルの時には、Ｎ型ＭＯＳトランジスタＮ１がオン、Ｎ２がオフ、Ｎ３がオフ、Ｎ４がオンになるため、配線Ｌ０に抵抗負荷回路Ｒ１からの電圧が印加され、配線Ｌ１は接地され、メモリセルＭを配線Ｌ０側から配線Ｌ１側へメモリ機能部２６２を選択メモリ機能部とする第１メモリセル電流が流れる。この時、メモリ機能部２６２の記憶状態を読み出すことができる。この電圧印加状態で、ＩＮＶ信号をハイレベルにすると、Ｎ型ＭＯＳトランジスタＮ１がオフ、Ｎ２がオン、Ｎ３がオン、Ｎ４がオフになるため、配線Ｌ１に抵抗負荷回路Ｒ１からの電圧が印加され、配線Ｌ０は接地されることになり、メモリセルＭを配線Ｌ１側から配線Ｌ０側へ非選択メモリ機能部であるメモリ機能部２６１の電荷蓄積量に主として対応する第２メモリセル電流が流れ、デコード信号ＤＥＣで本来選択されないメモリ機能部２６１の記憶状態を読み出すことができる。同様に、デコード信号ＤＥＣがハイレベル、信号ＩＮＶがローレベルの場合には、メモリ機能部２６１を選択メモリ機能部として、その記憶状態を読み出すことができ、この状態で信号ＩＮＶをハイレベルにすると、デコード信号ＤＥＣで本来選択されないメモリ機能部２６２の記憶状態を読み出すことができる。
【００３４】
副読み出し回路１１１は、抵抗負荷回路Ｒ２、メモリセル（リファレンスセル）Ｍ１、Ｍ２、及び、メモリセルのドレイン電圧制御用のＮ型ＭＯＳトランジスタＮ６から構成されている。ここでは、メモリセルＭ１のリファレンス電流（第１リファレンス電流）によって規定される第１閾値電圧ＲＥＦ１を、メモリセルＭ１の閾値電圧を制御することによって生成し、メモリセルＭ２のリファレンス電流（第２リファレンス電流）によって規定される第２閾値電圧ＲＥＦ２を、メモリセルＭ２の閾値電圧を制御することによって生成する。第１閾値電圧ＲＥＦ１を選択する時には、メモリセルＭ１のゲートに接続される配線ＲＷＬ１に電圧を印加し、メモリセルＭ２のゲートに接続される配線ＲＷＬ２を接地する。一方、第２閾値電圧ＲＥＦ２を選択する時には、メモリセルＭ１のゲートに接続される配線ＲＷＬ１を接地し、メモリセルＭ２のゲートに接続される配線ＲＷＬ２に電圧を印加することにより選択する。
【００３５】
また、ここでの第１閾値電圧ＲＥＦ１は、メモリ機能部２６１及びメモリ機能部２６２の内の読み出し対象の選択メモリ機能部並びにメモリ機能部２６１及びメモリ機能部２６２の内の読み出し対象ではない非選択メモリ機能部の両方が消去状態の場合（ＥＥ状態）の閾値電圧分布の最高値より高く、選択メモリ機能部が書き込み状態であり非選択メモリ機能部が消去状態の場合（ＰＥ状態）の閾値電圧分布の最小値より低くなるように設定されている。第２閾値電圧ＲＥＦ２は、選択メモリ機能部及び非選択メモリ機能部の両方が書き込み状態の場合（ＰＰ状態）の閾値電圧分布の最小値より低く、選択メモリ機能部が消去状態であり非選択メモリ機能部が書き込み状態である場合（ＥＰ状態）の閾値電圧分布の最大値より高くなるように設定されている。
【００３６】
尚、ＥＰ状態であるときの閾値電圧分布と、ＰＥ状態であるときの閾値電圧分布が重なっていない場合には、第１閾値電圧ＲＥＦ１を、ＥＥ状態の場合の閾値電圧分布の最高値より高く、ＥＰ状態であるときの閾値電圧分布の最大値より低くなるように設定し、第２閾値電圧ＲＥＦ２を、ＰＰ状態の場合の閾値電圧分布の最小値より低く、ＰＥ状態であるときの閾値電圧分布の最小値より高くなるように設定するのも好適である。
【００３７】
読み出し制御回路１１３は、信号ＲＷ１、ＲＷ２及びＩＮＶを制御して選択メモリ機能部の記憶状態の特定を行う。具体的には、読み出し制御回路１１３は、メモリセルＭ１のゲートに入力される信号ＲＷ１及びメモリセルＭ２のゲートに入力される信号ＲＷ２を制御することにより、２つのリファレンス電流と選択メモリ機能部の第１メモリセル電流との対比結果を差動増幅器１００から取得して、選択メモリ機能部の記憶状態を特定する。更に、選択メモリ機能部の記憶状態が不定状態である場合には、信号ＩＮＶを制御して、現状の非選択メモリ機能部を選択メモリ機能部として読み出し動作を行うことにより、選択メモリ機能部の記憶状態を特定する。
【００３８】
次に、本発明方法について図２及び図３を基に説明する。
【００３９】
図２は、本発明方法におけるセル数と閾値電圧との関係を示す閾値電圧分布図である。ここでは、選択メモリ機能部が消去状態（ＥＥ状態及びＥＰ状態）である場合の閾値電圧分布と、選択メモリ機能部が書き込み状態（ＰＥ状態及びＰＰ状態）である場合の閾値電圧分布との間に、少なくとも０以上の電圧差があるものの、その間にリファレンスセルを設定できるほど十分な電圧差がない場合を想定して説明する。更に、ここでは、ＥＥ状態の閾値電圧分布の最大値より高く、ＥＰ状態の閾値電圧分布の最大値より低い位置に、メモリセルＭ１の第１閾値電圧ＲＥＦ１を設定し、ＰＥ状態の閾値電圧分布の最小値より高く、ＰＰ状態の閾値電圧分布の最小値より低い位置にメモリセルＭ２の第２閾値電圧ＲＥＦ２を設定する場合を想定して説明する。
【００４０】
次に、本発明方法における読み出しの手順について、図３のフローチャートを用いて説明する。先ず、第１閾値電圧ＲＥＦ１と、読み出し対象である選択メモリ機能部の出力を、図１に示す差動増幅器１００によって比較する（＃１０）。第１閾値電圧ＲＥＦ１より選択メモリ機能部の閾値電圧が低いと判定された場合は、差動増幅器１００の出力データはハイレベルとなり（＃１１でＹｅｓ分岐）、選択メモリ機能部が消去状態であると確定できる（＃１２）。この場合は、図２を参照すれば、ＥＥ状態またはＥＰ状態の何れかであるので、選択メモリ機能部が消去状態であると確定できる。
【００４１】
ステップ＃１１において、差動増幅器１００の出力データがローレベルの場合は（＃１１でＮｏ分岐）、第２閾値電圧ＲＥＦ２と選択メモリ機能部の出力とを差動増幅器１００によって比較する（＃２０）。第２閾値電圧ＲＥＦ２より選択メモリ機能部の閾値電圧が高いと判定された場合は、差動増幅器１００の出力データはローレベルとなり（＃２１でＹｅｓ分岐）、選択メモリ機能部が書き込み状態であると確定できる（＃２２）。この場合は、図２を参照すれば、ＰＰ状態またはＰＥ状態の何れかであるので、選択メモリセルが書き込み状態であると確定できる。
【００４２】
選択メモリ機能部の閾値電圧が、第１閾値電圧ＲＥＦ１より大きく、第２閾値電圧ＲＥＦ２より小さい場合は（＃２１でＮｏ分岐）、選択メモリ機能部の記憶状態は確定されず、不定状態となる。この場合は、図２を参照すると、ＰＥ状態及びＥＰ状態の両方があるため、消去状態と書き込み状態の何れの可能性も残されている。
【００４３】
第１閾値電圧ＲＥＦ１と非選択メモリ機能部の閾値電圧を差動増幅器１００によって比較する（＃３０）。第１閾値電圧ＲＥＦ１より非選択メモリ機能部の閾値電圧が低いと判定された場合は（＃３１でＹｅｓ分岐）、非選択メモリ機能部は消去状態であると確定できる（＃３２）。ここで、上述したように、選択メモリ機能部が不定状態の場合は、ＥＰ状態かＰＥ状態の何れかであり、一方のメモリ機能部が消去状態であれば、他方のメモリ機能部が書き込み状態となる。このため、選択メモリ機能部は書き込み状態であると確定できる（＃３３）。
【００４４】
更に、第１閾値電圧ＲＥＦ１より非選択メモリ機能部の閾値電圧が高いと判定された場合は（＃３１でＮｏ分岐）、非選択メモリ機能部は書き込み状態であると確定できるため（＃４０〜＃４２）、選択メモリ機能部は消去状態であると確定できる（＃４３）。最終的に、選択メモリ機能部の記憶状態をデータとして出力し（＃５０）、読み出しを終了する（＃５１）。
【００４５】
ここで、メモリセルの閾値電圧の分布について考える。ＥＰ状態の閾値電圧分布とＰＥ状態の閾値電圧分布との間で電圧差が小さい原因は、ビット干渉によるドレイン電流の変動が主要因であるが、それに加えて、大規模なメモリアレイを構成した場合のメモリセルの位置による特性ばらつきや、製造プロセスによるメモリセルの特性ばらつきがある。これにより、ＰＥ状態の閾値電圧分布の最小値とＥＰ状態の閾値電圧分布の最大値が近づくこととなるため、本発明方法では、２つのリファレンスセル（メモリセルＭ１、Ｍ２）を用いて選択メモリ機能部の記憶状態を判定するが、２つのリファレンスセルを用いるために、不定状態となる場合がある。ところで、メモリセル単体で考えた場合には、位置依存はゲート左右に位置するメモリ機能部２６１とメモリ機能部２６１の距離に過ぎないので、その特性のばらつきは最小となる。つまり、メモリセル単体で考えた場合、２つのメモリ機能部の記憶状態は、図中のＡとＡ’、ＢとＢ’、或いは、ＣとＣ’等の関係にあり、閾値電圧差は十分にあることが分かっている。上記閾値電圧差により、選択メモリ機能部の閾値電圧が第１閾値電圧ＲＥＦ１より大きく第２閾値電圧ＲＥＦ２より小さい不定状態の場合でも、非選択メモリ機能部の記憶状態を読み出すことにより、非選択メモリ機能部の記憶状態は不定状態とはならないことから、ＥＰ状態かＰＥ状態かを確定し、選択メモリ機能部の記憶状態を特定することができる。具体的には、選択メモリ機能部がＥＰ状態で不定の場合（例えば、図中のＡの場合）は、閾値電圧が高めに分布しているので、非選択メモリ機能部を選択メモリ機能部として読み出した場合は、ＰＥ状態で、同じように閾値電圧が高めに分布しており（図中のＡ’に対応）、不定状態とはならない。同様に、選択メモリ機能部がＰＥ状態で不定の場合（例えば、図中のＢの場合）は、閾値電圧が低めに分布しているので、非選択メモリ機能部を選択メモリ機能部として読み出した場合は、ＥＰ状態で、同じように閾値電圧が低めに分布しており（図中のＢ’に対応）、不定状態とはならない。このように、同一メモリセル内でのビット干渉のばらつき特性を利用し、２つのリファレンスセルを用いることで、選択メモリ機能部を正確に読み出すことができる。
【００４６】
本発明の読み出し方法は、サイドウォールメモリのようなメモリ機能部を複数備えるマルチビットメモリにおいて有用であり、フラッシュメモリのような２値メモリ若しくはマルチレベルメモリにおいて、閾値電圧分布の状態により、通常の読み出し動作（１つのリファレンスを設定する場合）では読み出しが不可能な場合でも、読み出しを可能とする。
【００４７】
〈別実施形態〉
以下に、本発明方法及び本発明装置の別実施形態について説明する。
【００４８】
〈１〉上記実施形態では、図３に示すように、４回の読み出し動作で記憶状態を確定させる場合を示しているが、ステップ＃１１の段階でＥＥ状態が確定し、ステップ＃２１の段階でＰＰ状態が確定し、ステップ＃３１の段階でＰＥ状態が確定することから、ステップ＃４１では、特に読み出し動作を行わなくても、ＥＰ状態であることは確定している。つまり、３回の読み出しで終了して、ステップ＃４０及び＃４１を省略し、記憶状態を確定するように構成しても構わない。
【００４９】
〈２〉更に、上記実施形態では、図３に示すように、ステップ＃１０とステップ＃２０の２つの対比動作、及び、ステップ＃３０とステップ＃４０の２つの対比動作を、夫々シリアルに行う場合を説明しているが、前者の２つの対比動作と、後者の２つの対比動作を夫々並列動作させることにより、読み出し回数を更に低減させて、読み出し時間を短縮させることも可能である。
【００５０】
以下、第１メモリセル電流と２つのリファレンスセル（メモリセルＭ１、Ｍ２）を夫々流れる２つのリファレンス電流との対比（以下、適宜「第１読み出し」という）を並列に同時に行い、第２メモリセル電流とメモリセルＭ１とＭ２を夫々流れる２つのリファレンス電流との対比（以下、適宜「第２読み出し」という）を並列に同時に行う場合につき、図９を参照して詳細に説明する。
【００５１】
図９は、本別実施形態における本発明装置の読み出し回路２の要部回路構成を示す概略ブロック図であり、第１及び第２メモリセル電流を選択的に切り替えて読み出す主読み出し回路１１２、メモリセルＭ１の第１リファレンス電流とメモリセルＭ２の第２リファレンス電流を同時に読み出す副読み出し回路１１４、第１メモリセル電流と第２メモリセル電流の何れか一方と第１及び第２リファレンス電流を電圧レベルに変換して対比する２つの差動増幅器１０１、１０２、及び、選択メモリ機能部の記憶状態を特定する読み出し制御回路１１５を備えて構成される。
【００５２】
主読み出し回路１１２は、図１に示す読み出し回路１のものと同じであり、回路構成の詳細については重複する説明は省略する。また、主読み出し回路１１２の回路動作については、上記実施形態で説明した通りであるが、重複を恐れずに以下に簡単に説明する。デコード信号ＤＥＣが、ハイレベル（電源電位レベル）のときメモリ機能部２６１が選択され、ローレベル（接地電位レベル）のときメモリ機能部２６２が選択される場合について説明する。例えば、デコード信号ＤＥＣ及び信号ＩＮＶがローレベルの時には、Ｎ型ＭＯＳトランジスタＮ１がオン、Ｎ２がオフ、Ｎ３がオフ、Ｎ４がオンになるため、配線Ｌ０に抵抗負荷回路Ｒ１からの電圧が印加され、配線Ｌ１は接地され、メモリセルＭを配線Ｌ０側から配線Ｌ１側へメモリ機能部２６２を選択メモリ機能部とする第１メモリセル電流が流れる。この時、メモリ機能部２６２の記憶状態を読み出すことができる（第１読み出し）。この電圧印加状態で、ＩＮＶ信号をハイレベルにすると、Ｎ型ＭＯＳトランジスタＮ１がオフ、Ｎ２がオン、Ｎ３がオン、Ｎ４がオフになるため、配線Ｌ１に抵抗負荷回路Ｒ１からの電圧が印加され、配線Ｌ０は接地されることになり、メモリセルＭを配線Ｌ１側から配線Ｌ０側へ非選択メモリ機能部であるメモリ機能部２６１の電荷蓄積量に主として対応する第２メモリセル電流が流れ、デコード信号ＤＥＣで本来選択されないメモリ機能部２６１の記憶状態を読み出すことができる（第２読み出し）。同様に、デコード信号ＤＥＣがハイレベル、信号ＩＮＶがローレベルの場合には、メモリ機能部２６１を選択メモリ機能部として、その記憶状態を読み出すことができ（第１読み出し）、この状態で信号ＩＮＶをハイレベルにすると、デコード信号ＤＥＣで本来選択されないメモリ機能部２６２の記憶状態を読み出すことができる（第２読み出し）。
【００５３】
副読み出し回路１１４は、抵抗負荷回路Ｒ３、Ｒ４、メモリセルＭ１、Ｍ２、及び、メモリセルのドレイン電圧制御用のＮ型ＭＯＳトランジスタＮ７、Ｎ８から構成されている。ここでは、メモリセルＭ１の第１リファレンス電流によって規定される第１閾値電圧ＲＥＦ１を、メモリセルＭ１の閾値電圧を制御することによって生成し、第２リファレンス電流によって規定される第２閾値電圧ＲＥＦ２を、メモリセルＭ２の閾値電圧を制御することによって生成する。ここで、第１閾値電圧ＲＥＦ１と第２閾値電圧ＲＥＦ２を同時に選択するために、メモリセルＭ１とメモリセルＭ２の各ゲートに接続される配線ＲＷＬ３に電圧を印加する。
【００５４】
第１閾値電圧ＲＥＦ１と第２閾値電圧ＲＥＦ２の設定は上記第１実施形態と同様に行われる。つまり、第１閾値電圧ＲＥＦ１は、メモリ機能部２６１及びメモリ機能部２６２の内の読み出し対象の選択メモリ機能部並びにメモリ機能部２６１及びメモリ機能部２６２の内の読み出し対象ではない非選択メモリ機能部の両方が消去状態の場合（ＥＥ状態）の閾値電圧分布の最高値より高く、選択メモリ機能部が書き込み状態であり非選択メモリ機能部が消去状態の場合（ＰＥ状態）の閾値電圧分布の最小値より低くなるように設定されている。第２閾値電圧ＲＥＦ２は、選択メモリ機能部及び非選択メモリ機能部の両方が書き込み状態の場合（ＰＰ状態）の閾値電圧分布の最小値より低く、選択メモリ機能部が消去状態であり非選択メモリ機能部が書き込み状態である場合（ＥＰ状態）の閾値電圧分布の最大値より高くなるように設定されている。
【００５５】
尚、ＥＰ状態であるときの閾値電圧分布と、ＰＥ状態であるときの閾値電圧分布が重なっていない場合には、第１閾値電圧ＲＥＦ１を、ＥＥ状態の場合の閾値電圧分布の最高値より高く、ＥＰ状態であるときの閾値電圧分布の最大値より低くなるように設定し、第２閾値電圧ＲＥＦ２を、ＰＰ状態の場合の閾値電圧分布の最小値より低く、ＰＥ状態であるときの閾値電圧分布の最小値より高くなるように設定するのも好適である。
【００５６】
読み出し制御回路１１５は、信号ＲＷＬ３及び信号ＩＮＶを制御して選択メモリ機能部の記憶状態の特定を行う。具体的には、読み出し制御回路１１５は、メモリセルＭ１及びメモリセルＭ２の各ゲートに入力される信号ＲＷＬ３を制御することにより、第１読み出しにおける２つのリファレンス電流と選択メモリ機能部の第１メモリセル電流との対比結果を差動増幅器１０１、１０２から取得して、選択メモリ機能部の記憶状態を特定する。更に、選択メモリ機能部の記憶状態が特定できず不定状態である場合には、信号ＩＮＶを制御して、現状の非選択メモリ機能部を選択メモリ機能部として第２読み出しを行い、第２読み出しにおける２つのリファレンス電流と非選択メモリ機能部の第２メモリセル電流との対比結果を差動増幅器１０１、１０２から取得して、不定状態であった選択メモリ機能部の記憶状態を特定する。
【００５７】
図１０において、上記実施形態の縦列的な読み出し動作手順（図３参照）と、本別実施形態における一部並列的な読み出し動作手順を比較して示す。
【００５８】
図１０に示すように、２つの読み出し動作手順において、１）選択メモリ機能部の閾値電圧と第１閾値電圧ＲＥＦ１の比較による選択メモリ機能部が消去状態（ＥＥまたはＥＰ）であるとの消去状態確定処理、２）選択メモリ機能部の閾値電圧と第２閾値電圧ＲＥＦ２の比較による選択メモリ機能部が書き込み状態（ＰＰまたはＰＥ）であるとの書き込み状態確定処理、３）選択メモリ機能部の記憶状態が不定状態（ＥＰまたはＰＥ）において、非選択メモリ機能部の閾値電圧と第１閾値電圧ＲＥＦ１の比較による選択メモリ機能部が書き込み状態（ＰＥ）であるとの書き込み状態確定処理、４）選択メモリ機能部の記憶状態が不定状態（ＥＰまたはＰＥ）において、非選択メモリ機能部の閾値電圧と第２閾値電圧ＲＥＦ２の比較による選択メモリ機能部が消去状態（ＥＰ）であるとの消去状態確定処理の４つの処理が存在する。
【００５９】
本別実施形態における一部並列的な読み出し動作手順では、１）〜４）の確定処理の内、１）と２）の処理を同時に行い（第１読み出し）、３）と４）の処理を同時に行い（第２読み出し）、第１読み出しと第２読み出しの結果を合成して、選択メモリ機能部の記憶状態を確定してデータ出力するため、上記実施形態の縦列的な読み出し動作手順に比べて高速にデータ出力できる。
【００６０】
尚、上述〈１〉の通り、上記実施形態の縦列的な読み出し動作手順では、選択メモリ機能部の記憶状態を確定するには、３）または４）の何れか一方の処理で十分であるが、２つのメモリ機能部の記憶状態の両方を確定させるには、１）〜４）の確定処理を順番に行う必要があるが、一部並列的な読み出し動作手順では、第１読み出しと第２読み出しの結果により、選択メモリ機能部の記憶状態を確定すると同時に、非選択メモリ機能部の記憶状態も必ず確定できるため、２つのメモリ機能部の記憶状態を確定してデータ出力する場合も、上記実施形態の縦列的な読み出し動作手順に比べて高速にデータ出力できる。
【００６１】
〈３〉また、メモリ機能部２６１、２６２の両方を夫々選択メモリ機能部として読み出す場合には、上述したように、一方のメモリ機能部が不定状態であっても他方のメモリ機能部が不定状態とはならないため、読み出した記憶状態を記憶しておき、他方のメモリ機能部の読み出しの際に、記憶した記憶状態を利用するように構成しても構わない。
【００６２】
〈４〉また、本発明方法を採用するメモリセルとして、サイドウォール型メモリセルを例示したが、メモリトランジスタとしては、単体のメモリセル内に複数のメモリ機能部を有し、相互にビット干渉を有するメモリセル構造であれば、サイドウォール型メモリセルに限定されるものではない。また、メモリトランジスタの第１メモリ機能部と第２メモリ機能部は、相互に電気的に絶縁分離されて形成されていなくても、電荷を保持する領域が、単体の電荷保持可能な担体内で空間的に分離されている形態であっても構わない。
【００６３】
〈５〉上記各実施形態において、本発明装置として、サイドウォール型メモリセルのメモリセルアレイを備えた不揮発性半導体記憶装置を例示したが、本発明装置は、当該不揮発性半導体記憶装置に限定されるものではない。例えば、サイドウォール型メモリセルを備えたロジックデバイスであっても構わない。
【図面の簡単な説明】
【００６４】
【図１】本発明に係る半導体記憶装置の回路構成を示す回路図
【図２】本発明に係る半導体記憶装置におけるセル数と閾値電圧との関係を示す閾値電圧分布図
【図３】本発明に係る半導体記憶装置の読み出し方法を示すフローチャート
【図４】フラッシュメモリにおけるセル数と閾値電圧との関係を示す閾値電圧分布図
【図５】従来技術に係る読み出し回路の回路図、及びメモリセルと抵抗の関係を示すグラフ
【図６】サイドウォールメモリの構造を示すブロック図
【図７】サイドウォールメモリセルのドレイン電流とドレイン電圧の関係を示すグラフ
【図８】サイドウォールメモリセルにおけるセル数と閾値電圧との関係を示す閾値電圧分布図
【図９】本発明に係る半導体記憶装置の他の回路構成を示す回路図
【図１０】本発明に係る半導体記憶装置の２通りの読み出し方法を比較して示すフローチャート
【符号の説明】
【００６５】
１      ：読み出し回路
２      ：読み出し回路
１００  ：差動増幅器
１０１  ：差動増幅器
１０２  ：差動増幅器
１１０  ：ＥＸＯＲ回路
１１１  ：副読み出し回路
１１２  ：主読み出し回路
１１３  ：読み出し制御回路
１１４  ：副読み出し回路
１１５  ：読み出し制御回路
３０１  ：負荷抵抗
３０２  ：負荷抵抗
Ｌ１    ：配線
Ｌ２    ：配線
Ｍ      ：メモリセル
Ｍ１    ：リファレンスセル
Ｍ２    ：リファレンスセル
Ｎ１    ：Ｎ型ＭＯＳトランジスタ
Ｎ２    ：Ｎ型ＭＯＳトランジスタ
Ｎ３    ：Ｎ型ＭＯＳトランジスタ
Ｎ４    ：Ｎ型ＭＯＳトランジスタ
Ｎ５    ：Ｎ型ＭＯＳトランジスタ
Ｎ６    ：Ｎ型ＭＯＳトランジスタ
Ｎ７    ：Ｎ型ＭＯＳトランジスタ
Ｎ８    ：Ｎ型ＭＯＳトランジスタ
ＮＯＴ１：インバータ
ＮＯＴ２：インバータ
ＮＯＴ３：インバータ
Ｒ１    ：抵抗負荷回路
Ｒ２    ：抵抗負荷回路
Ｒ３    ：抵抗負荷回路
Ｒ４    ：抵抗負荷回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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