(57)【要約】【課題】ダブルドープ型のチャネル構造を採用する場合に、伝達コンダクタンスｇｍが下がらないようにし、さらに、伝達コンダクタンスｇｍ又はしきい値電圧Ｖｔｈの制御性を向上させ、ひいては素子特性を向上させる。【解決手段】基板１と、基板１上に形成されたアンドープのチャネル層４と、チャネル層を挟んで上下に設けられ、不純物をドープされた２つの供給層３，５と、２つの供給層を構成する上部供給層５の上側に形成された金属ゲート電極７と、２つの供給層を構成する下部供給層３の下側に形成された半導体ゲート層２とを備える。【選択図】図１
2007305791.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたアンドープのチャネル層と、
前記チャネル層を挟んで上下に設けられ、不純物をドープされた２つの供給層と、
前記２つの供給層を構成する上部供給層の上側に形成された金属ゲート電極と、
前記２つの供給層を構成する下部供給層の下側に形成された半導体ゲート層とを備えることを特徴とする、半導体装置。
【請求項２】
前記半導体ゲート層が、前記供給層よりも高濃度にドーピングされている半導体層であることを特徴とする、請求項１記載の半導体装置。
【請求項３】
前記半導体ゲート層が、前記金属ゲート電極の反対側の位置に前記金属ゲート電極に沿ってライン状に設けられていることを特徴とする、請求項１又は２記載の半導体装置。
【請求項４】
前記半導体ゲート層が、前記チャネル層及び前記２つの供給層を積層してなる素子領域よりも広くなるように形成されていることを特徴とする、請求項１又は２記載の半導体装置。
【請求項５】
半絶縁性半導体基板上に、導電性半導体ゲート層、不純物をドープされた下部供給層、アンドープのチャネル層、不純物をドープされた上部供給層を順に成長させて形成されており、前記上部供給層の上側に金属ゲート電極を備えることを特徴とする、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば化合物半導体を用いたＭＭＩＣ（Monolithic Microwave Integrated Circuit）、特に、化合物半導体からなるＨＥＭＴ(High Electron Mobility Transistor；高電子移動度トランジスタ)であって、ダブルドープ型のチャネル構造を持つものに用いて好適の半導体装置に関する。
【背景技術】
【０００２】
近年、例えばＩｎＰを用いたＩｎＰ−ＨＥＭＴは、その高速特性より、光通信システムの信号処理回路や高速デジタル回路などに応用されている。また、その低雑音特性より、マイクロ波やミリ波帯での増幅器にも応用が期待されている。
また、例えばＨＥＭＴなどの電界効果トランジスタ（ＦＥＴ；Field effect transistor）は、キャリヤ濃度を向上させるために、ダブルドープ型のチャネル構造にすることが提案されている。
【０００３】
しかしながら、ダブルドープ型のチャネル構造を採用する場合に、金属ゲート電極を１つしか設けないと、ゲート電極から遠い位置にキャリヤが存在することになるので、シングルドープ型のものと比べて、伝達コンダクタンスｇｍが下がってしまう傾向がある。また、しきい値電圧Ｖｔｈをプロセスで制御する必要があり、その値の設計値からのズレが特性に大きく影響してしまう。
【０００４】
このため、伝達コンダクタンスｇｍを上げるために、金属電極からなるバックゲートを形成し、チャネル層へのチャージを上下の金属ゲート電極でコントロールする方法がある（例えば非特許文献１参照）。
【非特許文献１】N. Wichmann, I. Duszynski, X. Wallart, S. Bollaert, and A. Cappy "Fabrication and Characterization of 100-nm In0.53Ga0.47As-In0.52Al0.48As Double - Gate HEMTs With Two Separate Gate Controls, " IEEE Electron Device Lett., vol. 26, no.9, pp.601-603, Sept. 2005
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の伝達コンダクタンスｇｍを上げるためにバックゲートを形成する方法では、金属ゲート電極（これがバックゲートになる）を備える素子を形成し、この金属ゲート電極を別の基板上に貼り付け、素子基板を取り除いて極めて薄層化し、その後、素子基板を取り除いた層の上に金属ゲート電極を形成することになるが、複数の素子を製造する場合には問題の多いプロセスであり、現実的でない。
【０００６】
なお、しきい値電圧Ｖｔｈを制御できるように、導電性基板を用い、これにバイアスをかけることが一般的に行なわれているが、導電性基板を用いると、素子間分離の問題や配線の伝達ロスを生じやすいという問題がある。
本発明は、このような課題に鑑み創案されたもので、ダブルドープ型のチャネル構造を採用する場合に伝達コンダクタンスｇｍが下がらないようにし、さらに、伝達コンダクタンスｇｍ又はしきい値電圧Ｖｔｈの制御性を向上させ、ひいては素子特性を向上させることができるようにした、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
このため、本発明の半導体装置は、基板と、基板上に形成されたアンドープのチャネル層と、チャネル層を挟んで上下に設けられ、不純物をドープされた２つの供給層と、２つの供給層を構成する上部供給層の上側に形成された金属ゲート電極と、２つの供給層を構成する下部供給層の下側に形成された半導体ゲート層とを備えることを特徴としている。
また、本発明の半導体装置は、半絶縁性半導体基板上に、導電性半導体ゲート層、不純物をドープされた下部供給層、アンドープのチャネル層、不純物をドープされた上部供給層を順に成長させて形成されており、上部供給層の上側に金属ゲート電極を備えることを特徴としている。
【発明の効果】
【０００８】
したがって、本発明の半導体装置によれば、ダブルドープ型のチャネル構造を採用する場合に伝達コンダクタンスｇｍが下がらないようにすることができ、さらに、伝達コンダクタンスｇｍ又はしきい値電圧Ｖｔｈの制御性を向上させることができ、ひいては素子特性を向上させることができるという利点がある。
【発明を実施するための最良の形態】
【０００９】
以下、図面により、本発明の実施の形態にかかる半導体装置について説明する。
［第１実施形態］
まず、本発明の第１実施形態にかかる半導体装置について、図１〜図４を参照しながら説明する。
本実施形態では、本発明をダブルドープ型のチャネル構造を備えるＩｎＰ−ＨＥＭＴに適用した場合を例に説明する。
【００１０】
本実施形態にかかるＩｎＰ−ＨＥＭＴは、例えば図１（Ａ）に示すように、ＳＩ（Semi-Insulating）−ＩｎＰ基板（半絶縁性半導体基板）１上に、ｎ+−ＩｎＧａＡｓ層（半導体ゲート層；導電性半導体層）２、ｎ−ＩｎＡｌＡｓ下部供給層（キャリヤ供給層）３、ｉ−ＩｎＧａＡｓチャネル層４、ｎ−ＩｎＡｌＡｓ上部供給層（キャリヤ供給層）５、ｎ−ＩｎＧａＡｓキャップ層６を順に積層した構造になっている。
【００１１】
ここでは、図１（Ａ）に示すように、ＩｎＰ基板１上に形成されたｉ（アンドープ）−ＩｎＧａＡｓチャネル層４を挟んで上下に、不純物をドープされた２つのｎ−ＩｎＡｌＡｓ供給層３，５が形成されており、いわゆるダブルドープ型のチャネル構造（ダブルへテロ接合構造）になっている。
また、本実施形態では、図１（Ａ），（Ｂ）に示すように、導電性半導体層であるｎ+−ＩｎＧａＡｓゲート層２は、ＨＥＭＴ素子の直下及びその近傍領域にのみ形成されている。つまり、図示しない配線層が形成されている領域の下側は、導電性半導体層が形成されておらず、半絶縁性の半導体基板になっている。このため、素子間分離の問題や伝達ロスの問題は生じない。
【００１２】
そして、図１（Ａ），（Ｂ）に示すように、ｉ−ＩｎＧａＡｓチャネル層４の直上に設けられたｎ−ＩｎＡｌＡｓ上部供給層５の上側に金属ゲート電極（第１ゲート）７が形成されている。また、ｎ−ＩｎＧａＡｓキャップ層６上にソース電極８及びドレイン電極９が形成されている。
特に、本実施形態では、図１（Ａ）に示すように、ｉ−ＩｎＧａＡｓチャネル層４の直下にｎ−ＩｎＡｌＡｓ下部供給層３が設けられており、このｎ−ＩｎＡｌＡｓ下部供給層３の下側（ここでは直下）に、バックゲート（第２ゲート）として、ｎ+−ＩｎＧａＡｓゲート層２が設けられている。つまり、ｎ−ＩｎＡｌＡｓ下部供給層３、ｉ−ＩｎＧａＡｓチャネル層４、ｎ−ＩｎＡｌＡｓ上部供給層５を積層した積層構造の金属ゲート電極７が設けられている側の反対側にｎ+−ＩｎＧａＡｓゲート層２が設けられている。
【００１３】
ここで、ｎ+−ＩｎＧａＡｓゲート層２は、例えば１００ｎｍ程度の厚さにしている。なお、ｎ+−ＩｎＧａＡｓゲート層２の厚さを厚くすれば抵抗を低くすることができる。一方、あまり厚くすると、段差が大きくなってしまい、配線や電極を形成するプロセスが難しくなる。これらの点を考慮して、ｎ+−ＩｎＧａＡｓゲート層の厚さを設定すれば良い。
【００１４】
なお、ｎ−ＩｎＡｌＡｓ下部供給層３よりも上側の構造は一般的なＩｎＰ−ＨＥＭＴの構造と同じである。
本実施形態では、バックゲートを、ｎ−ＩｎＡｌＡｓ下部供給層３よりも高濃度にドーピングされているｎ+−ＩｎＧａＡｓ層（低抵抗半導体層）２としている。例えばＩｎＡｌＡｓ材料にドーピングできる限界の不純物量をドーピングするのが好ましい。
【００１５】
このｎ+−ＩｎＧａＡｓゲート層２は、図１（Ａ），（Ｂ）に示すように、ＨＥＭＴ素子を規定するメサ部（素子領域）よりも外側まで延びている。つまり、ｎ+−ＩｎＧａＡｓゲート層２は、ｉ−ＩｎＧａＡｓチャネル層４及び２つのｎ−ＩｎＡｌＡｓ供給層３，５などを積層してなる素子領域よりも広くなるように形成されている。また、メサ部の外側のｎ+−ＩｎＧａＡｓゲート層２上に、上記の金属ゲート電極（第１ゲート電極）７とは異なる他の金属ゲート電極（第２ゲート電極）１０が設けられている。これにより、ｎ+−ＩｎＧａＡｓゲート層２の電位を、第１金属ゲート電極７とは独立に制御できるようになっている。つまり、２層に分かれて存在するｉ−ＩｎＧａＡｓチャネル層４中のキャリヤを、それぞれ、独立のゲート２，７を用いて制御できるようになっている。
【００１６】
このように、本実施形態では、バックゲートとしての金属ゲートの代わりに、素子内部に半導体ゲート層２を形成し、この半導体ゲート層２をバックゲートとして用いることで、第１ゲートとしての金属ゲート電極７から遠い側のヘテロ界面、即ち、ｉ−ＩｎＧａＡｓチャネル層４とｎ−ＩｎＡｌＡｓ下部供給層３とのヘテロ界面にあるキャリヤ（下部キャリヤ）を制御できるようになっている。
【００１７】
ここで、図２は、このような構造を有するＨＥＭＴ素子のエネルギーバンド図である。
図２に示すように、ｉ−ＩｎＧａＡｓチャネル層４の両側（基板１上に形成された状態では上側及び下側）にｎ−ＩｎＡｌＡｓキャリヤ供給層３，５があり、ダブルドープ型のチャネル構造（ダブルへテロ接合構造）になっているため、ｉ−ＩｎＧａＡｓチャネル層４では、キャリヤが２箇所に別れて分布する。
【００１８】
このため、表面側に設けられる金属ゲート電極（第１ゲート）７に電圧を印加することによって生じる電界は、この金属ゲート電極７に近い側のキャリヤ（上部キャリヤ）が存在する領域には届くものの、この金属ゲート電極７のみでは、金属ゲート電極７から遠い側のキャリヤ（下部キャリヤ）が存在する領域には電界が届きにくい。
そこで、金属ゲート電極７が設けられている側の反対側、即ち、ｎ−ＩｎＡｌＡｓキャリヤ下部供給層３の右側（基板１上に形成された状態では下側）に、バックゲート（第２ゲート）として機能するｎ+−ＩｎＧａＡｓゲート層（低抵抗半導体層）２を設けることで、このｎ+−ＩｎＧａＡｓゲート層２に印加される電圧によって生じる電界が、下部キャリヤが存在する領域に届くようにしている。
【００１９】
これにより、上下に分布しているキャリヤを制御できるようになり、金属ゲート電極が１つしか設けられていないダブルドープ型のチャネル構造を持つものよりも、伝達コンダクタンスｇｍを上げることができる。つまり、シングルドープ型のチャネル構造を持つものと比べて、伝達コンダクタンスｇｍが下がらないようにすることができる。
特に、第２ゲートとしてのｎ+−ＩｎＧａＡｓゲート層２に印加する電圧は、第１ゲートとしての金属ゲート電極７に印加する電圧とは独立に制御できるため、伝達コンダクタンス特性のピーク位置を制御できるようになる。
【００２０】
ここで、図３は、ゲート−ソース間電圧（ゲート電圧）Ｖｇｓと伝達コンダクタンスｇｍとの関係を示す伝達コンダクタンス特性（ゲート電圧−伝達コンダクタンス特性）を示す図である。
まず、第１ゲートとしての金属ゲート電極７のみに電圧を印加すると、伝達コンダクタンス特性は、例えば図３中、点線Ａで示すようになる。従来のように、金属ゲート電極７だけしか設けられていない場合には、この伝達コンダクタンス特性のピーク位置を制御することはできない。
【００２１】
一方、上述のように、第２ゲートとしてのｎ+−ＩｎＧａＡｓゲート層２を設け、このｎ+−ＩｎＧａＡｓゲート層２に印加する電圧を制御することで、伝達コンダクタンス特性のピーク位置を、例えば図３中、実線Ｂで示すような位置に移動させることができる。つまり、ｎ+−ＩｎＧａＡｓゲート層２に印加する電圧を制御することで、金属ゲート電極７に印加する電圧に依存することなく（即ち、金属ゲート電極７に印加する電圧を一定にしたまま）、伝達コンダクタンス特性のピーク位置を制御できるようになり、伝達コンダクタンスｇｍの制御性が向上する。また、伝達コンダクタンス特性の最も伝達コンダクタンスｇｍが小さくなる付近のゲート電圧がしきい値電圧Ｖｔｈ相当であるため、しきい値電圧Ｖｔｈも制御できるようになり、しきい値電圧Ｖｔｈの制御性も向上する。
【００２２】
次に、本実施形態にかかる半導体装置（ダブルドープ型のチャネル構造を備えるＩｎＰ−ＨＥＭＴ）の製造方法について、図４を参照しながら説明する。
図４（Ａ）に示すように、ＳＩ−ＩｎＰ基板１上に、ｎ+−ＩｎＧａＡｓゲート層２（導電性半導体ゲート層；例えば厚さ１００ｎｍ）、ｎ−ＩｎＡｌＡｓ下部供給層３（例えば厚さ１２ｎｍ）、ｉ（アンドープ）−ＩｎＧａＡｓチャネル層４（例えば厚さ２５ｎｍ）、ｎ−ＩｎＡｌＡｓ上部供給層５（例えば厚さ１２ｎｍ）、ｎ−ＩｎＧａＡｓキャップ層６（例えば厚さ５０ｎｍ）を、例えばＭＯＣＶＤ法で順にエピタキシャル成長させて形成する。
【００２３】
次に、図４（Ｂ）に示すように、例えばフォトリソグラフィーによってＨＥＭＴ素子領域を規定し、例えばリン酸と過酸化水素水の混合液でｎ−ＩｎＡｌＡｓ下部供給層３までをエッチングして、ｎ+−ＩｎＧａＡｓゲート層２を露出させる。
次いで、図４（Ｂ）に示すように、レジスト剥離後、さらにパターニングでｎ+−ＩｎＧａＡｓゲート層領域（第２ゲート領域）を規定し、例えばリン酸と過酸化水素水の混合液で余分なｎ+−ＩｎＧａＡｓゲート層２を除去する。
【００２４】
そして、図４（Ｃ），（Ｄ）に示すように、ＨＥＭＴ素子を構成するｎ−ＩｎＧａＡｓキャップ層６上に、例えばリフトオフ法によって、例えばＴｉ／Ｐｔ／Ａｕからなるオーミック電極としてのソース電極８及びドレイン電極９を形成する。このとき、同時に、ｎ+−ＩｎＧａＡｓゲート層２上に、例えばリフトオフ法によって、例えばＴｉ／Ｐｔ／Ａｕからなるオーミック電極としての金属ゲート電極（第２金属ゲート電極）１０も形成する。
【００２５】
さらに、図４（Ｅ），（Ｆ）に示すように、パターニングし、例えばウェットエッチングを行なって、リセスを形成した後、例えばリフトオフ法によって、例えばＴｉ／Ｐｔ／Ａｕからなる金属ゲート電極（第１ゲート；第１金属ゲート電極）７を形成する。
このように、本実施形態にかかるダブルドープ型のチャネル構造を備えるＨＥＭＴは、バックゲートとしてのｎ+−ＩｎＧａＡｓゲート層２も含めてエピタキシャル成長させるだけで形成できるため、製造が容易であるという利点がある。つまり、従来技術の欄で説明したような問題の多いプロセスによって素子を作製する必要がなく、同様の機能を基板表面側でのプロセスだけで実現することができる。
【００２６】
したがって、本実施形態にかかる半導体装置によれば、ダブルドープ型のチャネル構造を採用する場合に、簡単なプロセスで、かつ、素子間分離の問題や配線の伝達ロスの問題を生じることなく、伝達コンダクタンスｇｍが下がらないようにすることができ、さらに、伝達コンダクタンスｇｍ又はしきい値電圧Ｖｔｈの制御性を向上させることができ、ひいては素子特性を向上させることができるという利点がある。
［第２実施形態］
次に、本発明の第２実施形態にかかる半導体装置について、図５〜図７を参照しながら説明する。
【００２７】
本実施形態にかかる半導体装置は、上述の第１実施形態のものに対し、第２ゲートとしてのｎ+−ＩｎＧａＡｓゲート層（半導体ゲート層；導電性半導体層）の形状が異なる。
つまり、本実施形態では、図５（Ａ），（Ｂ）に示すように、ｎ+−ＩｎＧａＡｓゲート層２が、第１ゲートとしての金属ゲート電極７の反対側の位置に金属ゲート電極７に沿ってライン状に設けられている。なお、図５では、上述の第１実施形態（図１参照）と同一のものには同一の符号を付している。
【００２８】
このｎ+−ＩｎＧａＡｓゲート層２のライン幅（ゲート長）は、図５（Ａ），（Ｂ）に示すように、素子上部に設けられる金属ゲート電極（第１ゲート）７のゲート長に近くなるように、上述の第１実施形態のものよりも狭く（ゲート長が短く）なっている。ここでは、例えばウェットエッチングなどによって、ｎ+−ＩｎＧａＡｓゲート層２のサイドをエッチングしてサイズを小さくしている。
【００２９】
なお、ｎ−ＩｎＡｌＡｓ下部供給層３の厚さは、ｎ−ＩｎＡｌＡｓ上部供給層５の厚さと同様に薄くなっている。
なお、その他の構成の詳細は、上述の第１実施形態のものと同じであるため、ここでは説明を省略する。但し、本実施形態では、図５（Ａ），（Ｂ）に示すように、ｉ−ＩｎＡｌＡｓカバー層１１やＳｉＮ膜１２も設けられている。これらの層や膜は、ｎ+−ＩｎＧａＡｓゲート層２をエッチングする際に、他の半導体層がエッチングされてしまうのを防止するために形成したものであるため、素子作製後に取り除いても良い。つまり、本実施形態にかかるＩｎＰ−ＨＥＭＴは、これらの層や膜を備えないものとして構成することもできる。
【００３０】
ここで、図６は、ゲート−ソース間電圧（ゲート電圧）Ｖｇｓと伝達コンダクタンスｇｍとの関係を示す伝達コンダクタンス特性（ゲート電圧−伝達コンダクタンス特性）を示す図である。
なお、図６中、点線Ａは、第１ゲートとしての金属ゲート電極７のみに電圧を印加した場合の伝達コンダクタンス特性を示している。また、図６中、点線Ｂは、第２ゲートとしてのｎ+−ＩｎＧａＡｓゲート層２のみに電圧を印加した場合の伝達コンダクタンス特性を示している。さらに、図６中、実線Ｃは、第１ゲートとしての金属ゲート電極７及び第２ゲートとしてのｎ+−ＩｎＧａＡｓゲート層２の両方に電圧を印加した場合の伝達コンダクタンス特性を示している。
【００３１】
本実施形態では、上述のように、ｎ+−ＩｎＧａＡｓゲート層２のゲート長が短くなっているため、図６中、点線Ｂに示すように、伝達コンダクタンス特性のピークが立っている。このため、金属ゲート電極７及びｎ+−ＩｎＧａＡｓゲート層２の両方に電圧を印加した場合の伝達コンダクタンス特性のピークが高くなり、上述の第１実施形態のものよりも、伝達コンダクタンスを上げることができる。なお、本実施形態では、ｎ−ＩｎＡｌＡｓ下部供給層３の厚さも、ｎ−ＩｎＡｌＡｓ上部供給層５と同程度に薄くなっているため、この点からも、伝達コンダクタンス特性のピークが立ち、伝達コンダクタンスが上がることになる。
【００３２】
特に、図６中、点線Ｂに示すように、ｎ+−ＩｎＧａＡｓゲート層２に電圧を印加した場合の伝達コンダクタンス特性のピークも立つため、図６中、実線Ｃに示すように、金属ゲート電極７及びｎ+−ＩｎＧａＡｓゲート層２の両方に電圧を印加した場合の伝達コンダクタンス特性のピーク近傍の幅を広げることができる。つまり、広範囲のゲート電圧Ｖｇｓで、ほぼ同一の伝達コンダクタンスｇｍが得られるようになり、ゲート電圧Ｖｇｓに対する伝達コンダクタンスｇｍの均一化（均一な伝達コンダクタンス分布）を実現することができる。この結果、ゲートバイアス電圧Ｖｇｓが変動してしまうような場合であっても、伝達コンダクタンスｇｍが下がらないようにすることができる。
【００３３】
このように、ｎ+−ＩｎＧａＡｓゲート層２のゲート長を短くし、ｎ+−ＩｎＧａＡｓゲート層２からの電界が作用する領域を限定することで、伝達コンダクタンス特性のピークが立つようにすることができ、この結果、伝達コンダクタンスｇｍの特性形状（伝達コンダクタンス分布）を制御することができるようになる。これにより、伝達コンダクタンスｇｍの制御性が向上する。
【００３４】
なお、上述の第１実施形態の場合と同様に、ｎ+−ＩｎＧａＡｓゲート層２に印加する電圧を制御することで、伝達コンダクタンス特性のピーク位置を制御したり、しきい値電圧Ｖｔｈを制御したりすることもでき、この点でも、伝達コンダクタンスｇｍの制御性やしきい値電圧Ｖｔｈの制御性が向上する。
また、本実施形態では、第１ゲートとしての金属ゲート電極７のみに電圧を印加した場合の伝達コンダクタンス特性のピーク位置と第２ゲートとしてのｎ+−ＩｎＧａＡｓゲート層２のみに電圧を印加した場合の伝達コンダクタンス特性のピーク位置とがずれているが、それぞれのゲート長及びチャネル層４とゲート２，７との距離を調整することで、ピーク位置を一致させることも可能である。これらのピーク位置を一致させれば、金属ゲート電極７及びｎ+−ＩｎＧａＡｓゲート層２の両方に電圧を印加した場合の伝達コンダクタンスｇｍをさらに上げることができ、素子特性を良くすることができる。
【００３５】
具体的には、構造上、ｎ+−ＩｎＧａＡｓゲート層２のゲート長を、金属ゲート電極７のゲート長と同一にするのは難しく、ｎ+−ＩｎＧａＡｓゲート層２のゲート長の方が長くなってしまうため、ゲート長の差に応じて、ｎ−ＩｎＡｌＡｓ上部供給層５の厚さを、ｎ−ＩｎＡｌＡｓ下部供給層３の厚さよりも相対的に厚くすることになる。
また、本実施形態では、上述のように構成することで、第２ゲートとしてのｎ+−ＩｎＧａＡｓゲート層２には、第１ゲートとしての金属ゲート電極７と異なるバイアス電圧を加えるようにしている。
【００３６】
但し、これに限られるものではなく、例えば図５（Ｃ）に示すように、ｎ+−ＩｎＧａＡｓゲート層２を金属ゲート電極７に上下で接続して、ｎ+−ＩｎＧａＡｓゲート層２と金属ゲート電極７とが同電位になるようにし、第２ゲートとしてのｎ+−ＩｎＧａＡｓゲート層２と第１ゲートとしての金属ゲート電極７とに同一のバイアス電圧が加わるようにしても良い。なお、ｎ+−ＩｎＧａＡｓゲート層２と金属ゲート電極７とは配線によって接続しても良い。
【００３７】
次に、本実施形態にかかる半導体装置（ダブルドープ型のチャネル構造を備えるＩｎＰ−ＨＥＭＴ）の製造方法について、図７を参照しながら説明する。
図７（Ａ）に示すように、ＳＩ−ＩｎＰ基板１上に、ｎ+−ＩｎＧａＡｓゲート層２（例えば厚さ１００ｎｍ）、ｎ−ＩｎＡｌＡｓ下部供給層３（例えば厚さ１２ｎｍ）、ｉ−ＩｎＧａＡｓチャネル層４（例えば厚さ２５ｎｍ）、ｎ−ＩｎＡｌＡｓ上部供給層５（例えば厚さ１２ｎｍ）、ｎ−ＩｎＧａＡｓキャップ層６（例えば厚さ５０ｎｍ）、ｉ−ＩｎＡｌＡｓカバー層１１を、例えばＭＯＣＶＤ法で順にエピタキシャル成長させて形成する。
【００３８】
次に、図７（Ｂ）に示すように、例えばフォトリソグラフィーによってＨＥＭＴ素子を形成するための領域を規定し、例えばリン酸と過酸化水素水の混合液でｎ−ＩｎＡｌＡｓ下部供給層３までをエッチングして、ｎ+−ＩｎＧａＡｓゲート層２を露出させる。
次いで、図７（Ｂ）に示すように、レジスト剥離後、例えばＣＶＤ法によってＳｉＮを例えば１００ｎｍ堆積させて、ＳｉＮ膜１２を形成する。
【００３９】
次に、図７（Ｃ），（Ｄ）に示すように、例えば異方性ＲＩＥによるドラエッチングによってＨＥＭＴ素子を形成するための領域のサイドウォールに形成されているＳｉＮ膜１２を残して、他の部分を除去する。
次いで、図７（Ｅ），（Ｆ）に示すように、例えば選択ウェットエッチング法によってｎ+−ＩｎＧａＡｓゲート層２をエッチングする。これにより、ｎ+−ＩｎＧａＡｓゲート層２は全方向からエッチングされ、ＨＥＭＴ素子を構成する積層構造部分よりもサイズ（幅及び長さ）が小さくなる。
【００４０】
次に、図７（Ｇ），（Ｈ）に示すように、第２ゲートとしてのｎ+−ＩｎＧａＡｓゲート層２上に金属ゲート電極７を形成できるようにｎ+−ＩｎＧａＡｓゲート層２の一部を露出させ、かつ、ＨＥＭＴ領域を規定すべく、レジストを塗布してパターニングした後、図７（Ｉ），（Ｊ）に示すように、例えばリン酸と過酸化水素水の混合液で余分な層を除去する。
【００４１】
そして、図７（Ｋ），（Ｌ）に示すように、ｎ−ＩｎＧａＡｓキャップ層６が露出するようにｉ−ＩｎＡｌＡｓカバー層１１の一部を例えばエッチングによって除去した後、ｎ−ＩｎＧａＡｓキャップ層６上に、例えばリフトオフ法によって、例えばＴｉ／Ｐｔ／Ａｕからなるオーミック電極としてのソース電極８及びドレイン電極９を形成する。このとき、同時に、ｎ+−ＩｎＧａＡｓゲート層２上に、例えばリフトオフ法によって、例えばＴｉ／Ｐｔ／Ａｕからなるオーミック電極としての金属ゲート電極（第２金属ゲート電極）１０も形成する。
【００４２】
その後、図７（Ｍ），（Ｎ）に示すように、パターニング及び例えばウェットエッチングよってリセスを形成した後、例えばリフトオフ法によって、例えばＴｉ／Ｐｔ／Ａｕからなる金属ゲート電極（第１ゲート；第１金属ゲート電極）７を形成する。
このように、本実施形態にかかるダブルドープ型のチャネル構造を備えるＨＥＭＴは、バックゲートとしてのｎ+−ＩｎＧａＡｓゲート層２も含めてエピタキシャル成長させるだけで形成できるため、製造が容易であるという利点がある。つまり、従来技術の欄で説明したような問題の多いプロセスによって素子を作製する必要がなく、同様の機能を基板表面側でのプロセスだけで実現することができる。
【００４３】
したがって、本実施形態にかかる半導体装置によれば、ダブルドープ型のチャネル構造を採用する場合に、簡単なプロセスで、かつ、素子間分離の問題や配線の伝達ロスの問題を生じることなく、伝達コンダクタンスｇｍが下がらないようにすることができ、さらに、伝達コンダクタンスｇｍ又はしきい値電圧Ｖｔｈの制御性を向上させることができ、ひいては素子特性を向上させることができるという利点がある。
［その他］
なお、上述の各実施形態では、半導体ゲート層を、ＩｎＧａＡｓ層としているが、これに限られるものではなく、ＩｎＰ基板に格子整合しうるＩｎＧａＡｓＰ系の半導体材料からなる半導体層を用いれば良い。
【００４４】
また、上述の各実施形態では、ＩｎＰ基板を用いているが、これに限られるものではなく、例えばＧａＡｓ基板を用いても良い。この場合、ＧａＡｓ−ＨＥＭＴは、以下のように構成される。
まず、上述の第１実施形態の変形例としては、例えば図８に示すように、ＳＩ（Semi-Insulating）−ＧａＡｓ基板（半絶縁性半導体基板）１Ａ上に、ｉ−ＡｌＧａＡｓバッファ層１３（ここではｉ−Ａｌ0.2Ｇａ0.8Ａｓ層）、ｎ+−ＩｎＧａＡｓ層２Ａ（半導体ゲート層；導電性半導体層；ここではｎ+−Ｉｎ0.15Ｇａ0.85Ａｓ層）、ｎ−ＡｌＧａＡｓ下部供給層３Ａ（キャリヤ供給層；ここではｎ−Ａｌ0.2Ｇａ0.8Ａｓ層）、ｉ−ＩｎＧａＡｓチャネル層４Ａ（ここではｉ−Ｉｎ0.15Ｇａ0.85Ａｓ層）、ｎ−ＡｌＧａＡｓ上部供給層５Ａ（キャリヤ供給層；ここではｎ−Ａｌ0.2Ｇａ0.8Ａｓ層）、ｎ−ＧａＡｓキャップ層６Ａを順に積層した構造になる。そして、ｉ−ＩｎＧａＡｓチャネル層４Ａの直上に設けられたｎ−ＡｌＧａＡｓ上部供給層５Ａの上側に金属ゲート電極（第１ゲート）７Ａが形成される。また、ｎ−ＧａＡｓキャップ層６Ａ上にソース電極８Ａ及びドレイン電極９Ａが形成される。さらに、ｎ+−ＩｎＧａＡｓゲート層２Ａは、ＨＥＭＴ素子を規定するメサ部よりも外側まで延び、メサ部の外側のｎ+−ＩｎＧａＡｓゲート層２Ａ上に、上記の金属ゲート電極（第１金属ゲート電極）７Ａとは異なる他の金属ゲート電極（第２金属ゲート電極）１０Ａが設けられることになる。
【００４５】
また、上述の第２実施形態の変形例としては、例えば図９に示すように、ＳＩ（Semi-Insulating）−ＧａＡｓ基板（半絶縁性半導体基板）１Ａ上に、ｉ−ＡｌＧａＡｓバッファ層１３（ここではｉ−Ａｌ0.2Ｇａ0.8Ａｓ層）、ｎ+−ＩｎＧａＡｓ層２Ａ（半導体ゲート層；導電性半導体層；ここではｎ+−Ｉｎ0.15Ｇａ0.85Ａｓ層）、ｎ−ＡｌＧａＡｓ下部供給層３Ａ（キャリヤ供給層；ここではｎ−Ａｌ0.2Ｇａ0.8Ａｓ層）、ｉ−ＩｎＧａＡｓチャネル層４Ａ（ここではｉ−Ｉｎ0.15Ｇａ0.85Ａｓ層）、ｎ−ＡｌＧａＡｓ上部供給層５Ａ（キャリヤ供給層；ここではｎ−Ａｌ0.2Ｇａ0.8Ａｓ層）、ｎ−ＧａＡｓキャップ層６Ａを順に積層した構造になる。そして、ｉ−ＩｎＧａＡｓチャネル層４Ａの直上に設けられた一方のｎ−ＡｌＧａＡｓ上部供給層５Ａの上側に金属ゲート電極（第１ゲート）７Ａが形成される。また、ｎ−ＧａＡｓキャップ層６Ａ上にソース電極８Ａ及びドレイン電極９Ａが形成される。さらに、ｎ+−ＩｎＧａＡｓゲート層２Ａは、第１ゲートとしての金属ゲート電極７Ａに沿ってライン状に設けられ、ＨＥＭＴ素子を規定するメサ部の外側のｎ+−ＩｎＧａＡｓゲート層２Ａ上に、上記の金属ゲート電極（第１金属ゲート電極）７Ａとは異なる他の金属ゲート電極（第２金属ゲート電極）（図示せず）が設けられることになる。
【００４６】
また、本発明は、上述した各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することができる。例えば、ＩｎＰ基板上にｉ−ＩｎＡｌＡｓバッファ層を挿入しても良い。
（付記１）
基板と、
前記基板上に形成されたアンドープのチャネル層と、
前記チャネル層を挟んで上下に設けられ、不純物をドープされた２つの供給層と、
前記２つの供給層を構成する上部供給層の上側に形成された金属ゲート電極と、
前記２つの供給層を構成する下部供給層の下側に形成された半導体ゲート層とを備えることを特徴とする、半導体装置。
【００４７】
（付記２）
前記半導体ゲート層が、前記供給層よりも高濃度にドーピングされている半導体層であることを特徴とする、付記１記載の半導体装置。
（付記３）
前記半導体ゲート層が、前記金属ゲート電極の反対側の位置に前記金属ゲート電極に沿ってライン状に設けられていることを特徴とする、付記１又は２記載の半導体装置。
【００４８】
（付記４）
前記上部供給層は、前記下部供給層よりも厚くなっていることを特徴とする、付記３記載の半導体装置。
（付記５）
前記半導体ゲート層が、前記チャネル層及び前記２つの供給層を積層してなる素子領域よりも広くなるように形成されていることを特徴とする、付記１又は２記載の半導体装置。
【００４９】
（付記６）
前記半導体ゲート層が、前記半導体ゲート層と前記金属ゲート電極とが同電位になるように前記金属ゲート電極に接続されていることを特徴とする、付記１〜５のいずれか１項に記載の半導体装置。
（付記７）
前記チャネル層及び前記２つの供給層を積層してなる素子領域の外側の前記半導体ゲート層上に形成された他の金属ゲート電極を備えることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
【００５０】
（付記８）
前記基板が、半絶縁性半導体基板であることを特徴とする、付記１〜７のいずれか１項に記載の半導体装置。
（付記９）
半絶縁性半導体基板上に、導電性半導体ゲート層、不純物をドープされた下部供給層、アンドープのチャネル層、不純物をドープされた上部供給層を順に成長させて形成されており、前記上部供給層の上側に金属ゲート電極を備えることを特徴とする、半導体装置。
【図面の簡単な説明】
【００５１】
【図１】（Ａ），（Ｂ）は、本発明の第１実施形態にかかる半導体装置の構成を示す図であって、（Ａ）は模式的断面図であり、（Ｂ）は模式的平面図である。
【図２】本発明の第１実施形態にかかる半導体装置のエネルギーバンド図である。
【図３】本発明の第１実施形態にかかる半導体装置におけるゲート電圧と伝達コンダクタンスとの関係を示す図である。
【図４】（Ａ）〜（Ｆ）は、本発明の第１実施形態にかかる半導体装置の製造方法を説明するための図であって、（Ａ）〜（Ｃ），（Ｅ）は模式的断面図であり、（Ｄ），（Ｆ）は模式的平面図である。
【図５】（Ａ）〜（Ｃ）は、本発明の第２実施形態及びその変形例にかかる半導体装置の構成を示す図であって、（Ａ）は模式的断面図であり、（Ｂ）は模式的平面図であり、（Ｃ）は変形例の構成を示す模式的平面図である。
【図６】本発明の第２実施形態にかかる半導体装置におけるゲート電圧と伝達コンダクタンスとの関係を示す図である。
【図７】（Ａ）〜（Ｎ）は、本発明の第２実施形態にかかる半導体装置の製造方法を説明するための図であって、（Ａ）〜（Ｃ），（Ｅ），（Ｇ），（Ｉ），（Ｋ），（Ｍ）は模式的断面図であり、（Ｄ），（Ｆ），（Ｈ），（Ｊ），（Ｌ），（Ｎ）は模式的平面図である。
【図８】本発明の第１実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。
【図９】本発明の第２実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。
【符号の説明】
【００５２】
１  ＳＩ−ＩｎＰ基板（半絶縁性半導体基板）
１Ａ  ＳＩ−ＧａＡｓ基板（半絶縁性半導体基板）
２  ｎ+−ＩｎＧａＡｓ層（半導体ゲート層；導電性半導体層）
２Ａ  ｎ+−ＩｎＧａＡｓ層（半導体ゲート層；導電性半導体層）
３  ｎ−ＩｎＡｌＡｓ下部供給層（キャリヤ供給層）
３Ａ  ｎ−ＡｌＧａＡｓ下部供給層（キャリヤ供給層）
４  ｉ−ＩｎＧａＡｓチャネル層
４Ａ  ｉ−ＩｎＧａＡｓチャネル層
５  ｎ−ＩｎＡｌＡｓ上部供給層（キャリヤ供給層）
５Ａ  ｎ−ＡｌＧａＡｓ上部供給層（キャリヤ供給層）
６  ｎ−ＩｎＧａＡｓキャップ層
６Ａ  ｎ−ＧａＡｓキャップ層
７，７Ａ  金属ゲート電極（第１ゲート；第１ゲート電極）
８，８Ａ  ソース電極
９，９Ａ  ドレイン電極
１０，１０Ａ  金属ゲート電極（第２ゲート電極）
１１  ｉ−ＩｎＡｌＡｓカバー層
１２  ＳｉＮ膜
１３  ｉ−ＡｌＧａＡｓバッファ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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