(57)【要約】      （修正有）【課題】微細な構造の半導体装置におけるＳＴＩ段差を一定にすることが可能なＳＴＩの製造方法を提供する。【解決手段】半導体基板１上に保護酸化膜２およびシリコン窒化膜３を形成する。光リソグラフィーおよびドライエッチングにより、シリコン窒化膜３および保護酸化膜２を貫通し、半導体基板１の一部を除去して溝部４を形成する。溝部４およびシリコン窒化膜３に埋め込み酸化膜６を形成する。ＣＭＰによりシリコン窒化膜３上の埋め込み酸化膜６およびシリコン窒化膜３の表面部を除去する。溝部４に堆積した埋め込み酸化膜６の一部をウエットエッチングにより除去し、ＳＴＩ７を形成する。【選択図】図１
2007109966.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を形成する形成方法において、
半導体基板上に保護酸化膜を形成し、前記保護酸化膜上にシリコン窒化膜を形成し、
光リソグラフィーおよびドライエッチングにより、前記シリコン窒化膜および前記保護酸化膜を貫通し、前記半導体基板の一部を除去して溝部を形成し、
前記溝部および前記シリコン窒化膜に埋め込み酸化膜を形成し、
ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により前記シリコン窒化膜上の埋め込み酸化膜および前記シリコン窒化膜の表面部を除去し、
前記溝部に堆積した埋め込み酸化膜の一部をウエットエッチングにより除去することを特徴とするＳＴＩ形成方法。
【請求項２】
前記ＣＭＰにより除去する前記シリコン窒化膜の膜厚は、前記形成されたシリコン窒化膜の膜厚の５０％以下であり、
前記ウエットエッチングにより除去する埋め込み酸化膜の膜厚は、前記埋め込み酸化膜の膜厚の１０％〜５０％である請求項１記載のＳＴＩ形成方法。
【請求項３】
請求項１または２に記載されたＳＴＩ形成方法により形成したＳＴＩ間に、半導体素子を形成する半導体装置の製造方法。
【請求項４】
前記半導体素子を形成することにより、入射光を光電変換し蓄積するフォトダイオードと、前記フォトダイオードの信号電荷を読み出す読み出し部、駆動部または出力信号を増幅する増幅部を形成するＭＯＳトランジスタとを形成する請求項３記載の半導体装置の製造方法。
【請求項５】
請求項３、４に記載の製造方法により製造された半導体装置において、
前記ＳＴＩの上端の高さが、前記半導体基板から４０ｎｍ以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に増幅型ＭＯＳセンサを用いた固体撮像装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の素子分離には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造が、特に、０．２５μｍテクノロジー以下の微細パターンを用いて素子を構成する場合に用いられている。
【０００３】
また、近年では、増幅型ＭＯＳセンサを用いた固体撮像装置においても微細セル化が進み、０．２５μｍテクノロジー以下の微細パターンの採用、すなわち、ＳＴＩ構造の素子分離を採用するようになっている。増幅型ＭＯＳセンサを用いた固体撮像装置について、以下に説明する。
【０００４】
増幅型ＭＯＳセンサを用いた固体撮像装置は、画素ごとにフォトダイオードで検出した信号をトランジスタで増幅する構成であり、高感度である。また、この固体撮像装置は、ＣＭＯＳロジックプロセスに、フォトダイオードを形成するプロセスを追加することにより製造することができ、開発期間の短縮、低コスト、低消費電力であるという特徴を持つ。
【０００５】
従来のＭＯＳ型固体撮像装置の回路構成を図３に示す。この固体撮像装置は、画素領域１０７と、画素領域１０７の周辺に配置された周辺回路領域とで構成されている。画素領域１０７は、単位セルである画素１０６を２次元に配列して構成されている。画素１０６は、フォトダイオード１０１と、フォトダイオード１０１で得られた信号を転送する転送トランジスタ１０２と、信号をリセットするリセットトランジスタ１０３と、信号を増幅する増幅トランジスタ１０４と、および信号を読み出すラインを選択する垂直選択トランジスタ１０５とを有する。１０８は、画素部電源への接続部を示す。周辺回路領域は、垂直選択手段１０９と、負荷トランジスタ群１１０と、スイッチトランジスタを含む行信号蓄積手段１１１と、水平選択手段１１２とで構成されている。
【０００６】
このような構成のＭＯＳ型固体撮像装置に用いられる微細なＣＭＯＳイメージセンサが例えば、特許文献１に開示されている。図４は、特許文献１に開示されているＭＯＳ型固体撮像装置の断面図を示す。ＭＯＳ型固体撮像装置では、フォトダイオード１０１が繰り返し配置されている画素領域１０７がチップの大部分を占めている。
【０００７】
画素領域１０７には、フォトダイオード１０１のｎ型信号蓄積領域１２５が形成されており、蓄積された電荷をｎ型ドレイン領域１２４ａへ転送するためのゲート電極１２３ａが、ゲート絶縁膜（シリコン酸化膜）１２２を介して形成されている。周辺回路領域１１７には、ｎウェル１２６、ｐウェル１２７にそれぞれ、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタが構成されている。ＳＴＩ１２１は、画素領域１０７および周辺回路領域１１７において、各素子間を絶縁する。
【０００８】
図５は、従来のＳＴＩ製造工程断面図である。図５は、画素領域１０７と周辺回路領域１１７について示している。まず、図５（ａ）に示すように、半導体基板１３１上に保護酸化膜１３２およびシリコン窒化膜１３３を形成する。次に、保護酸化膜１３２およびシリコン窒化膜１３３を貫通し、半導体基板１３１に溝を設けたシリコントレンチ１３５を形成する。シリコントレンチ１３５を埋めるように、ＮＳＧ膜１３４を堆積する。
【０００９】
次に、図５（ｂ）に示すように、反転マスク１３７を用いて、周辺回路領域１１７におけるＳＴＩ間の素子が形成される領域（活性領域）のＮＳＧ膜１３４を、光リソグラフィーおよびドライエッチングにより削る。これにより、次工程のＣＭＰの負担を減らすことができる。次に、図５（ｃ）に示すように、ＣＭＰにより、シリコン窒化膜１３３上に堆積したＮＳＧ膜１３４を除去し、ＳＴＩ１３６を形成する。さらに、図示していないがシリコン窒化膜１３３および保護酸化膜１３２を除去する。
【００１０】
図５（ｂ）において、反転マスク１３７を用いて画素領域１０７の活性領域を削ることも可能である。しかし、ＭＯＳ型固体撮像装置の画素領域１０７の活性化領域の寸法は、非常に微細であるため、よほど微細なレジスト開口パターンを形成しない限り、ＮＳＧ膜１３４をエッチングすることができない。そのため、周辺回路領域１１７のみのＮＳＧ膜１３４をエッチングした後にＣＭＰを行う。
【００１１】
以上の工程により、ＳＴＩを形成することができる。さらに、ＳＴＩ間に一般的な方法により半導体素子を形成し、半導体装置を製造する。
【特許文献１】特開２００１−３４５４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来のＳＴＩの形成方法では、周辺回路領域１１７においてのみ反転マスクによるシリコン酸化膜のエッチングが施される。そのため、周辺回路領域１１７では、ＣＭＰにおいて研磨されるシリコン酸化膜の量が比較的小さくなり、早く研磨され、図５（ｃ）に示すように、画素領域１０７と周辺回路領域１１７のＳＴＩ段差（ＳＴＩと半導体基板表面との段差）の差（｜Ｄ１−Ｄ２｜）が大きくなる。特に、微細セル化が進み、素子分離が微細になるほど、画素領域１０７のＣＭＰによる平坦化は困難になるため、画素領域１０７のＳＴＩ段差は高なる。ＳＴＩ段差が高くなることによるストレス（特に、ＳＴＩ上にポリシリコンが形成されている場合）に起因して、固体撮像装置では画像欠陥の発生が高くなる可能性がある。
【００１３】
図６は、ＳＴＩ段差が（ａ）小さい場合、（ｂ）大きい場合を示すＳＴＩの断面図である。ＳＴＩ段差が高い場合には、ＳＴＩ１３６ｂの側壁にＰＳ（ポリシリコン）残渣１３８が発生し、素子分離に対して隣接するゲートをブリッジする。そのため、固体撮像装置の特性の一つである画像欠陥（特に黒キズや白キズに代表される）が発生する。
【００１４】
本発明は、微細な構造の半導体装置において、ＳＴＩ段差を一定に形成することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記問題を解決するために、本発明のＳＴＩ形成方法は、半導体基板にＳＴＩを形成する形成方法において、半導体基板上に保護酸化膜を形成し、前記保護酸化膜上にシリコン窒化膜を形成し、光リソグラフィーおよびドライエッチングにより、前記シリコン窒化膜および前記保護酸化膜を貫通し、前記半導体基板の一部を除去して溝部を形成し、前記溝部および前記シリコン窒化膜に埋め込み酸化膜を形成し、ＣＭＰにより前記シリコン窒化膜上の埋め込み酸化膜および前記シリコン窒化膜の表面部を除去し、前記溝部に堆積した埋め込み酸化膜の一部をウエットエッチングにより除去することを特徴とする。
【００１６】
また、本発明の半導体装置の製造方法は、上記ＳＴＩ形成方法により形成したＳＴＩ間に、半導体素子を形成することを特徴とする。
【００１７】
また、本発明の半導体装置は、上記製造方法により製造された半導体装置において、前記ＳＴＩの上端の高さが、前記半導体基板から４０ｎｍ以下であることを特徴とする。
【発明の効果】
【００１８】
上記の製造方法による半導体装置によれば、隣接するゲート間の微小なリーク電流を抑制できる。また、半導体基板にかかる様々な応力の緩和することができ、結晶欠陥の発生を抑制できる。それにより、微細な構造の半導体装置を用いたＭＯＳ型固体撮像装置において画像欠陥の発生を十分に抑制し、性能を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
本発明のＳＴＩ形成方法は、前記ＣＭＰにより除去する前記シリコン窒化膜の膜厚は、前記形成されたシリコン窒化膜の膜厚の５０％以下であり、前記ウエットエッチングにより除去する埋め込み酸化膜の膜厚は、前記埋め込み酸化膜の膜厚の１０％〜５０％であってもよい。
【００２０】
また、本願発明の半導体装置の製造方法は、前記半導体素子を形成することにより、入射光を光電変換し蓄積するフォトダイオードと、前記フォトダイオードの信号電荷を読み出す読み出し部、駆動部または出力信号を増幅する増幅部を形成するＭＯＳトランジスタとを形成してもよい。
【００２１】
以下、本発明おける半導体装置の実施の形態について、特に、固体撮像装置を例に、図面を用いて具体的に説明する。
【００２２】
本発明の実施の形態における固体撮像装置の製造方法は、０．２５μｍ以下の微細ＣＭＯＳロジックテクノロジーを用い、素子分離にＳＴＩを用い、ゲート酸化膜を１０ｎｍ以下で作製する場合に好適である。本実施の形態は、ＳＴＩを形成する工程において、ＣＭＰ処理後にシリコン窒化膜をハードマスクとして、ウエットエッチを施す点に特徴がある。本実施の形態における固体撮像装置の製造方法について、図１（ａ）〜（ｆ）の工程を示す断面図を参照して説明する。なお、９は周辺回路領域を示し、１０は画素領域を示す。
【００２３】
まず、図１（ａ）に示すように、公知の技術を用いて、シリコン基板１上に、保護酸化膜２およびシリコン窒化膜３を形成する。次に、光リソグラフィーとドライエッチング法を用いて、シリコン窒化膜３、保護酸化膜２、およびシリコン基板１のＳＴＩを形成する領域にシリコントレンチ４（孔部、溝部）を形成する。
【００２４】
次に、図１（ｂ）に示すように、ウエットエッチング（例えば、ＢＨＦ：Ｈ2Ｏ＝２０：１の溶液で１００秒間）により保護酸化膜２をシリコントレンチ４の側面からエッチングし、シリコントレンチ４の側壁酸化を行い、シリコントレンチ４の側面に１５ｎｍ、底部に３０ｎｍの熱酸化膜５を形成する。次に、光リソグラフィーとイオン注入法を用いて、シリコントレンチ４の側壁にボロンを注入（例えば、注入エネルギー３０ｋｅＶ、ドーズ量８×１０12ｃｍ-2を４ステップ）する。
【００２５】
シリコントレンチ４の側壁酸化と側壁注入により、後にＳＴＩ側壁に近接して形成されるフォトダイオード拡散層の空乏層が、シリコントレンチ４の表面シリコン原子などのダングリングボンドによる界面準位まで広がらないようにして、界面準位を電気的に不活性にする。これによって、固体撮像装置においてフォトダイオードからのリーク電流を防止することができる。
【００２６】
次に、図１（ｃ）に示すように、ＳＴＩを形成するＮＳＧ膜６（埋め込み酸化膜）をＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）ＣＶＤにより、シリコントレンチ４を埋めるように、シリコン窒化膜３上に堆積する。ここで、ＮＳＧ膜６を堆積する前に、ＨＤＰＣＶＤによるプラズマダメージの影響を軽減するために、シリコントレンチ４の側壁にさらにＴＥＯＳ（テトラエトキシシラン）を（例えば２０ｎｍ）プラズマを使用しない熱ＣＶＤ法により成長させることが望ましい。また、ＮＳＧ膜６を堆積後に、アニールを行う（例えば、窒素雰囲気中において、９００℃で３０分間）ことで、ＮＳＧ膜６の膜質を良好なものにすることが望ましい。
【００２７】
次に、図１（ｄ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）によって、シリコン窒化膜３上のＮＳＧ膜６を平坦化する。ＣＭＰ処理による平坦化を行う際には、ＣＭＯＳロジックプロセスで一般的に用いる活性領域の反転マスクによる埋め込み酸化膜（ＮＳＧ膜６）のエッチングを、画素領域１０で行わないことが望ましい。これは、上述したように、画素領域１０における活性化領域の寸法が非常に小さく、反転マスクを用いたエッチングを適切に行うことが困難だからである。
【００２８】
ＣＭＰ処理によって、ＮＳＧ膜６はシリコン窒化膜３と同程度の高さに平坦化される。なお、ＣＭＰにより削られるシリコン窒化膜３の膜厚は、形成された膜厚の５０％以下であることが好ましい。ＣＭＰにより削られる膜厚を５０％以下にすることにより、平坦化されたＮＳＧ膜６の段差のバラツキを抑えることができる。
【００２９】
次に、図１（ｅ）に示すように、シリコン窒化膜３をハードマスクとして、ウエットエッチング（例えば、ＢＨＦ：Ｈ2Ｏ＝２０：１）を新たに施すことにより、平坦化されたＮＳＧ膜６を縦方向にエッチングする。つまり、従来まではＣＭＰだけで、ＮＳＧ膜６の厚さを調整していたが、ウエットエッチング工程を追加することで、ＳＴＩ７の厚さをＣＭＰとウエットエッチングの量で制御することが可能となる。ＮＳＧ膜６は、ＣＭＰとウエットエッチングにより削られることでＳＴＩ７となる。なお、ウエットエッチングでエッチングされるＮＳＧ膜６の膜厚は、初期に形成されたシリコン窒化膜３の１０〜５０％であることが好ましい。
【００３０】
次に、図１（ｆ）に示すように、ウエットエッチング後に、燐酸ボイルによるウエットエッチング（例えば、ＢＨＦ：Ｈ2Ｏ＝２０：１の溶液を用いて、２０秒間）により、シリコン窒化膜３およびゲート酸化膜形成前の保護酸化膜２を除去する。その後、画素領域１０の活性領域に、ゲート絶縁膜（図示せず）およびゲート材料であるポリシリコン８を形成し、ゲート電極を形成する。ＳＴＩ段差は、ポリシリコン８の形成時におけるポリシリコン８の上端の高さで決まる。なお、ＳＴＩ段差は、４０ｎｍ以下にすることが好ましい。
【００３１】
その後、画素領域１０および周辺回路領域９に、入射光を光電変換し蓄積するフォトダイオードあるいは、前記フォトダイオードの信号電荷を読み出す読み出し部、駆動部または出力信号を増幅する増幅部を形成するＭＯＳトランジスタを形成する。
【００３２】
以上のことから、シリコン窒化膜３を残したまま埋め込みＮＳＧ膜６をウエットエッチングすることで、ＳＴＩ段差を一定に形成することができる。
【００３３】
図２は、図１（ｄ）に示したＣＭＰ研磨後のシリコン窒化膜３において、残り膜厚の累積度数分布を示すグラフである。図２に示すように、それぞれの残り膜厚の平均値に対して頻度０％〜１００％間の膜厚が、ＣＭＰ研磨後のシリコン窒化膜３の膜厚バラツキであり、平均残り膜厚が１０５ｎｍ１１、７５ｎｍ１２、６５ｎｍ１３、５０ｎｍ１４である場合を示している。これによると、例えば平均残り膜厚を１０５ｎｍとしたときのバラツキ幅は約２５ｎｍ、平均残り膜厚５０ｎｍの時のバラツキ幅は約４７ｎｍである。
【００３４】
シリコン窒化膜３の残り膜厚が薄いほど、すなわち、シリコン窒化膜３の研磨量が多いほど、ウエハ面内のシリコン窒化膜３の残り膜厚のばらつきが大きく、ＣＭＰによるシリコン窒化膜３の研磨量とウエハ面内のシリコン窒化膜３の残り膜厚のばらつき量は、ほぼ比例関係にある。
【００３５】
従って、ＣＭＰシリコン窒化膜３の研磨量を活性領域上のＮＳＧ膜６の除去できる最小、つまり、シリコン窒化膜３上のＮＳＧ膜６は完全に除去されているが、シリコン窒化膜３は研磨しすぎないように残した状態にすることが好ましい。そして、シリコン窒化膜３をハードマスクとして、所定量のＮＳＧ膜６をウエットエッチングすることが好ましい。
【００３６】
このようにＮＳＧ膜６を削ることで、ウエハ面内のＳＴＩ段差のばらつきを低減しつつ、ＳＴＩ段差を低減することができる。また、このようにＳＴＩ段差を低減することにより、図６に示すようなＳＴＩ側壁のＰＳ残渣が生じないようにすることができる。
【００３７】
従来方法では、周辺回路上のＳＴＩ埋め込み酸化膜高さを最適化したときに、画素領域１０内のＳＴＩ段差が高かったが、この製造方法によれば、画素セル内の高さを最適化しても、周辺回路領域９のＳＴＩ段差を低くしすぎることがない。またＳＴＩ段差が低いことで、ＳＴＩ７と隣接する半導体基板の活性化領域の角部が露出し、その角部でゲート酸化膜がシニング(薄膜化)することによる信頼性を劣化させることなく、画素領域１０のＳＴＩ段差を低減することができる。ＳＴＩ段差を一定にかつ、低減することにより、ＳＴＩ７に起因した応力の緩和および結晶欠陥の発生を抑制できる。
【００３８】
また、ＳＴＩ側壁のＰＳ残渣による隣接するゲートのブリッジを抑制することができる。従って、０．２５μｍ以下の微細ＣＭＯＳロジックテクノロジーを用いて製造したＭＯＳ型固体撮像装置において、白キズ、暗ザラのような撮像特性不良を解消することができる。
【産業上の利用可能性】
【００３９】
本発明は、微細な構造の半導体装置の隣接するゲートのブリッジを抑制でき、かつ、微細な構造のＭＯＳ型固体撮像装置における画像欠陥の発生を十分に抑制することが可能であるため、半導体装置およびＭＯＳ型固体撮像装置の製造に広汎に適用可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態に係る固体撮像装置の製造方法を示す工程断面図
【図２】ＣＭＰ処理後のシリコン窒化膜の残り膜厚とバラツキを示すグラフ
【図３】増幅型ＭＯＳセンサを用いた固体撮像装置の構成を示す概略回路図
【図４】従来例の固体撮像装置を示す断面図
【図５】従来のＳＴＩ形成方法を示す断面図
【図６】ＳＴＩ段差が（ａ）小さい場合、（ｂ）大きい場合を示す断面図
【符号の説明】
【００４１】
１  シリコン基板
２  保護酸化膜
３  シリコン窒化膜
４  シリコントレンチ
５  熱酸化膜
６  ＮＳＧ膜
７  ＳＴＩ
８  ポリシリコン
９  周辺回路領域
１０  画素領域
１１、１２、１３、１４  累積度分布曲線
【図１】
2007109966.tif 000003
【図２】
2007109966.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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