(57)【要約】【課題】ウエル近接効果の影響を製造コストを増大することなく低減できるようにする。【解決手段】半導体基板１０の上に保護膜１２を形成し、形成した保護膜１２をパターニングする。その後、半導体基板１０に、保護膜１２に覆われた活性領域１０ｂと保護膜１２から露出した素子分離領域１３とを形成する。続いて、半導体基板１０に保護膜１２を介したイオン注入を選択的に行なうことにより、半導体基板１０にｎ型ウエル領域１４を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体領域の上に保護膜を形成する工程（ａ）と、
前記保護膜をパターニングした後、前記半導体領域に前記保護膜に覆われた活性領域と前記保護膜から露出した素子分離領域とを形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記半導体領域の上に、ウエル形成領域に開口部を有するレジスト膜を形成する工程（ｃ）と、
前記レジスト膜をマスクにして、前記半導体領域に前記保護膜を介したイオン注入を選択的に行なうことにより、前記半導体領域にウエル領域を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）において、前記素子分離領域を、
前記半導体領域における前記保護膜から露出した部分に溝部を形成する工程と、
前記半導体領域の上における前記保護膜及び前記溝部の上に該溝部が埋まるように絶縁膜を形成する工程と、
前記絶縁膜に対して前記保護膜が露出するまで平坦化する工程とにより形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｄ）よりも後に、
前記保護膜を除去する工程（ｅ）と、
前記活性領域にイオン注入により閾値制御層を形成する工程（ｆ）とをさらに備えていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体領域の上に保護膜を形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記半導体領域の上に、ウエル形成領域に開口部を有するレジスト膜を形成する工程（ｂ）と、
前記レジスト膜をマスクにして、前記半導体領域に前記保護膜を介したイオン注入を選択的に行なうことにより、前記半導体領域にウエル領域を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記保護膜をパターニングした後、前記半導体領域に前記保護膜に覆われた活性領域と前記半導体領域における前記保護膜から露出した部分に素子分離領域を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項５】
前記工程（ｄ）において、前記素子分離領域を、
前記半導体領域における前記保護膜から露出した部分に溝部を形成する工程と、
前記半導体領域の上における前記保護膜及び前記溝部の上に該溝部が埋まるように絶縁膜を形成する工程と、
前記絶縁膜を前記半導体領域が露出するまで平坦化して除去する工程とにより形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｄ）よりも後に、
前記活性領域にイオン注入により閾値制御層を形成する工程（ｅ）をさらに備えていることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記半導体領域はシリコンからなり、前記保護膜は窒化シリコンからなることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記工程（ａ）よりも前に、
前記半導体領域の上に、下地絶縁膜を形成する工程をさらに備え、
前記工程（ａ）において、前記半導体領域の上に前記下地絶縁膜を介して前記保護膜を形成することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路は、その低消費電力化を実現するため、データの演算には主にＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が用いられている。ＣＭＯＳ回路は、１つの基板にｎ型ウエル及びｐ型ウエルを形成し、その上にｐ型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）及びｎ型ＭＩＳＦＥＴ等の素子がそれぞれ形成される。
【０００３】
一般に、ウエル領域は、リソグラフィ工程により形成されたレジストパターンをマスクとして、比較的に高いエネルギーを持つイオン注入により形成される。高エネルギーでレジストパターンに注入されたイオンの大部分は、レジスト中のイオン又は原子等と散乱してエネルギーを失い、レジスト中に留まる。しかしながら、注入されたイオンの一部は、散乱によりレジストから飛び出して、ウエル領域に注入されてしまう。この現象によって、ウエル領域の端部には、レジスト中で散乱し且つエネルギーの一部を失った不純物が注入されることになる。従って、ウエル領域の端部に形成されたＭＩＳＦＥＴは、レジストパターンから飛び出した不純物イオンの影響により、該ＭＩＳＦＥＴの閾値電圧が設計値から変動してしまう（例えば、特許文献１を参照。）。この現象をウエル近接効果という。
【０００４】
ウエル近接効果によるトランジスタの特性変動は、ウエルの端部又はｎ型ウエルとｐ型ウエルとの界面からの距離が近い程大きくなる。ＭＩＳＦＥＴはそのレイアウトに応じてウエルの端部又はその境界部分からの距離が異なるため、トランジスタの閾値電圧がばらつき、従って電気的特性にばらつきが生じる。トランジスタの特性がばらつくと、回路設計のマージン増大による性能劣化や回路の特性不良による歩留まりの低下を引き起こす。
【０００５】
ウエル近接効果の影響を低減するために、ウエル近接効果による特性変動をモデル化し、回路シミュレーションに反映することを目的とした技術開発が進められている。しかし、特性変動をモデル化して回路シミュレーションに反映することにより、シミュレーションを行なう時間が増大し、ひいては開発時間が増大するという懸念がある。また、ウエル近接効果は、その影響する範囲が数ミクロンと大きく、現実的なシミュレーション時間で高精度にモデル化を行なうことは難しい。
【０００６】
そこで、下記の非特許文献１では、製造プロセスでウエル近接効果を抑制する方法を提案している。該文献１では、ウエル注入を行なう際に、素子分離領域及び拡散領域の上にＢＡＲＣ（Bottom Anti Reflecting Coating）と呼ばれる有機膜又はポリシリコン膜をスクリーンレイヤとして堆積し、堆積したスクリーンレイヤを介してウエル注入を行なうことにより、レジストパターンから飛び出した、エネルギーが低い不純物イオンをスクリーンレイヤでブロックすることにより、ウエル近接効果を抑制できると説明している。
【非特許文献１】Igor Polishchuk et al. "CMOS Vt-Control Improvement through Implant Lateral Scatter Elimnation", IEEE International Symposium on Semiconductor Manufacturing, p193-196, (2005)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の半導体装置の製造方法は、スクリーンレイヤを形成するという新たな工程が必要となるため、製造コストが増大するという問題がある。
【０００８】
前述したように、ウエル近接効果の影響を、製造コストの増大を招かないように製造プロセスで抑制することが半導体装置の競争力を向上させるという観点から重要である。
【０００９】
本発明は、前記従来の問題を解決し、その目的は、ウエル近接効果の影響を製造コストを増大することなく低減できるようにすることにある。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は、半導体基板（半導体領域）に形成される活性領域及び該活性領域を分離する素子分離領域とを形成する際のマスク膜及びその後の平坦化のストッパとして用いる保護膜を、ウエル近接効果の影響を抑制するスクリーンレイヤとして用いる構成とする。
【００１１】
具体的に、本発明に係る第１の半導体装置の製造方法は、半導体領域の上に保護膜を形成する工程（ａ）と、保護膜をパターニングした後、半導体領域に保護膜に覆われた活性領域と保護膜から露出した素子分離領域とを形成する工程（ｂ）と、工程（ｂ）よりも後に、半導体領域の上に、ウエル形成領域に開口部を有するレジスト膜を形成する工程（ｃ）と、レジスト膜をマスクにして、半導体領域に保護膜を介したイオン注入を選択的に行なうことにより、半導体領域にウエル領域を形成する工程（ｄ）とを備えていることを特徴とする。
【００１２】
第１の半導体装置の製造方法によると、工程（ｄ）において、半導体領域を活性領域と素子分離領域とにパターニングするマスクである保護膜を介してウエル注入を選択的に行なうため、レジスト膜から飛び出した注入イオンがウエル領域側に注入されたとしても、飛び出した注入イオンは窒化膜中にトラップされる。ここで、保護膜は、素子分離領域の配置を決定するマスク膜であり、また、その後の平坦化工程におけるストッパとなり得るため、新たな工程を追加する必要がない。従って、製造コストを増大することなくウエル近接効果の影響を低減することができる。
【００１３】
第１の半導体装置の製造方法は、工程（ｂ）において、素子分離領域を、半導体領域における保護膜から露出した部分に溝部を形成する工程と、半導体領域の上における保護膜及び溝部の上に該溝部が埋まるように絶縁膜を形成する工程と、絶縁膜に対して保護膜が露出するまで平坦化する工程とにより形成することが好ましい。
【００１４】
第１の半導体装置の製造方法は、工程（ｄ）よりも後に、保護膜を除去する工程（ｅ）と、活性領域にイオン注入により閾値制御層を形成する工程（ｅ）とをさらに備えていることが好ましい。
【００１５】
本発明の第２の実施形態に係る半導体装置の製造方法は、半導体領域の上に保護膜を形成する工程（ａ）と、工程（ａ）よりも後に、半導体領域の上に、ウエル形成領域に開口部を有するレジスト膜を形成する工程（ｂ）と、レジスト膜をマスクにして、半導体領域に保護膜を介したイオン注入を選択的に行なうことにより、半導体領域にウエル領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、保護膜をパターニングした後、半導体領域に保護膜に覆われた活性領域と半導体領域における保護膜から露出した部分に素子分離領域を形成する工程（ｄ）とを備えていることを特徴とする。
【００１６】
第２の半導体装置の製造方法によると、工程（ｃ）において、後工程の工程（ｄ）で半導体領域を性領域と素子分離領域とにパターニングする際のマスクとなる保護膜を介してウエル注入を選択的に行なうため、レジスト膜から飛び出した注入イオンがウエル領域側に注入されたとしても、飛び出した注入イオンは保護膜中にトラップされる。ここで、保護膜は、素子分離領域の配置を決定するマスク膜であり、また、その後の平坦化工程におけるストッパとなり得るため、新たな工程を追加する必要がない。従って、製造コストを増大することなくウエル近接効果の影響を低減することができる。
【００１７】
第２の半導体装置の製造方法は、工程（ｄ）において、素子分離領域を、半導体領域における保護膜から露出した部分に溝部を形成する工程と、半導体領域の上における保護膜及び溝部の上に該溝部が埋まるように絶縁膜を形成する工程と、絶縁膜を半導体領域が露出するまで平坦化して除去する工程とにより形成することが好ましい。
【００１８】
第２の半導体装置の製造方法は、工程（ｄ）よりも後に、活性領域にイオン注入により閾値制御層を形成する工程（ｅ）をさらに備えていることが好ましい。
【００１９】
第１又は第２の半導体装置の製造方法において、半導体領域はシリコンからなり、保護膜は窒化シリコンからなることが好ましい。
【００２０】
第１又は第２の半導体装置の製造方法は、工程（ａ）よりも前に、半導体領域の上に、下地絶縁膜を形成する工程をさらに備え、工程（ａ）において、半導体領域の上に下地絶縁膜を介して保護膜を形成することが好ましい。
【発明の効果】
【００２１】
本発明に係る半導体装置の製造方法によると、製造コストを増大することなくウエル近接効果の影響を低減することができる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００２３】
図１（ａ）〜図１（ｇ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００２４】
まず、図１（ａ）に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１０の主面上に、熱酸化法により、膜厚が１１ｎｍの酸化シリコン（ＳｉＯ2 ）からなる下地絶縁膜１１と、該下地絶縁膜１１の上に、低圧化学気相堆積（ＬＰ−ＣＶＤ）法により、膜厚が１３０ｎｍの窒化シリコン（ＳｉＮ）からなる保護膜１２とを形成する。なお、下地絶縁膜１１は必ずしも設ける必要はないが、不純物注入等による基板表面のダメージを低減するため、下地絶縁膜１１を形成することが好ましい。
【００２５】
次に、図１（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、保護膜１２及び下地絶縁膜１１に対して、半導体基板１０における素子分離形成領域を露出する開口部を形成する。その後、開口部が形成された保護膜１２及び下地絶縁膜１１をマスクとして、ドライエッチング法により、半導体基板１０の素子分離形成領域に複数の溝部（トレンチ）１０ａを形成する。ここで、保護膜１２に対するエッチングにはフルオロカーボンを、また、半導体基板１０に対するエッチングには塩素をそれぞれ主成分とするエッチングガスを用いることができる。
【００２６】
次に、図１（ｃ）に示すように、例えば、プラズマＣＶＤ法により、半導体基板１０の上に全面にわたって各溝部１０ａが埋まるように酸化シリコンからなる絶縁膜１３Ａを堆積する。このとき、堆積された絶縁膜１３Ａの上面は、埋め込み前の半導体基板１０の凹凸形状を反映した形状になる。
【００２７】
次に、図１（ｄ）に示すように、例えば化学機械研磨（ＣＭＰ）法により、保護膜１２をストッパとして絶縁膜１３Ａを平坦化する。これにより、半導体基板１０の上部には、複数の溝部１０ａに酸化シリコンが埋められた素子分離領域１３と、該素子分離領域１３に囲まれた活性領域１０ｂとが形成される。
【００２８】
ここで、重要なことは、保護膜１２の設定膜厚である。後工程のウエル注入時に、レジスト膜中で散乱した不純物イオンが活性領域１０ｂに到達せず、且つウエル領域には所望の不純物プロファイルが実現されなければならない。
【００２９】
保護膜１２の膜厚は、注入される不純物イオンのイオン種、注入エネルギー及びレジスト膜の膜厚等により適宜変更する必要がある、従って、保護膜１２の膜厚は、あらかじめシミュレーション又はテストパターンによる評価を行なうことによって決定される。
【００３０】
ＣＭＯＳ構造は、ｎ型ウエルを形成するｎ型ウエル注入と、ｐ型ウエルを形成するｐ型ウエル注入とを行なう必要があるため、両ウエルのウエル近接効果を低減することが望ましい。例えば、ｎ型ウエル注入として、リン（Ｐ：原子番号＝１５）を注入エネルギーが４００ｋｅＶで且つドーズ量が１．０×１０13ｃｍ-2で注入する場合と、ｐ型ウエル注入として、ボロン（Ｂ：原子番号＝５）を注入エネルギーが２００ｋｅＶで且つドーズ量が１．０×１０13ｃｍ-2で注入する場合とを考える。
【００３１】
このとき、注入エネルギーの観点からは、エネルギーが小さいボロンの方がレジストを構成する原子との散乱角は若干大きいものの、エネルギーが大きいリンの方が原子番号が大きいため、ラザフォード散乱モデルに従えば、リンの散乱角度がボロンと比べて大きくなる。このため、ウエル近接効果の影響はリンの方が大きい。従って、以下では、ｎ型ウエル注入を例に説明する。なお、以下の議論はｐ型ウエル注入についても定性的には同様である。
【００３２】
例えば、ｎ型ウエルの形成時にレジスト膜から飛び出す不純物のエネルギーは、モンテカルロイオン注入シミュレーション法により、数十ｋｅＶ〜１００ｋｅＶ程度と予想される。
【００３３】
図２は保護膜１２に、リンを、注入エネルギーが５０ｋｅＶで且つ１．０×１０13ｃｍ-2で注入する場合（破線）と、注入エネルギーが１００ｋｅＶで且つ注入エネルギーが１．０×１０13ｃｍ-2で注入する場合（実線）との各不純物プロファイルをシミュレーションした結果を示す。図２から分かるように、ウエル注入前の保護膜１２の膜厚を２００ｎｍ程度にすれば、ウエル近接効果の影響をほぼ確実に抑制できる。但し、ウエル注入に保護膜１２を介在させることの影響により、ウエル領域に注入される不純物プロファイルも変化するため、実際には注入エネルギーの微調整が必要である。
【００３４】
次に、図１（ｅ）に示すように、平坦化された素子分離領域１３及び保護膜１２の上に、リソグラフィ法により、ウエル形成領域に開口部を有する第１のレジスト膜２１を形成する。続いて、上述した方法で見積もった注入条件、例えばリンを、注入エネルギーが４００ｋｅＶで且つドーズ量が１．０×１０13ｃｍ-2でウエル注入を行なう。この注入条件により、第１のレジスト膜２１の端部から飛び出した不純物イオンであるリンは保護膜１２に留まることになる。
【００３５】
次に、図１（ｆ）に示すように、例えばＣＭＰ法又はエッチバック法により、保護膜１２及び下地絶縁膜１１を素子分離領域１３と共に半導体基板１０が露出するまで平坦化して除去する。なお、ここでは、下地絶縁膜１１を除去せずに残しておいてもよい。これにより、ウエル近接効果の影響が大幅に低減されたｎ型ウエル領域１４が形成される。なお、ｐ型ウエルについても、ｎ型ウエル領域１４と同様にウエル近接効果の影響を低減することができる。
【００３６】
次に、図１（ｇ）に示すように、リソグラフィ法により、半導体基板１０の上にｎ型ウエル領域１４に開口部を有する第２のレジスト膜２２を形成する。続いて、例えば砒素（Ａｓ：原子番号＝３３）を、注入エネルギーが８５ｋｅＶで且つドーズ量が１．７×１０12ｃｍ-2でイオン注入を行なって、ｎ型ウエル領域１４の上部に深さが８０ｎｍ程度の閾値制御層１５を形成する。なお、閾値制御層１５はｎ型ウエル領域１４を形成するよりも前に行なってもよい。この後、半導体基板１０には、ゲート絶縁膜、ゲート電極及びソースドレイン拡散層等を順次形成してＭＩＳＦＥＴを含む半導体素子を形成する。
【００３７】
第１の実施形態においては、ウエル近接効果の影響が大幅に低減されるため、トランジスタ特性のばらつきは小さい。
【００３８】
図３に、図１（ｅ）に示すウエル注入後のリンの濃度プロファイルのシミュレーション結果の一例を示す。ここでは、リン（Ｐ）の注入エネルギーを４００ｋｅＶとし且つドーズ量を１．０×１０13ｃｍ-2とし、第１のレジスト膜２１から飛び出すリンのウエル近接効果による注入を注入エネルギーが１００ｋｅＶで且つドーズ量が１．０×１０12ｃｍ-2としている。図３から分かるように、ｎ型ウエル領域１４には、半導体基板１０の表面から３００ｎｍ程度の深さに濃度のピーク位置が来る。これに対し、ウエル近接効果によるイオンの濃度プロファイルは、保護膜１２の膜厚のほぼ中央にピーク位置が来る。従って、保護膜１２は、その膜厚が２００ｎｍよりも小さい１３０ｎｍ程度であっても、十分に実用に耐え得る。なお、保護膜１２の膜厚値の上限は３００ｎｍ程度である。
【００３９】
このように、第１の実施形態によると、保護膜１２は、素子分離領域１３の配置を決定するマスク膜となり、また、その後の平坦化工程におけるストッパとなるため、新たな工程を追加する必要がない。従って、製造コストを増大することなくウエル近接効果の影響を確実に低減することができる。
【００４０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００４１】
図４（ａ）〜図４（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００４２】
まず、図４（ａ）に示すように、例えば、シリコンからなる半導体基板１０の主面上に、熱酸化法により、膜厚が１１ｎｍの酸化シリコンからなり、半導体基板１０を保護する下地絶縁膜１１と、該下地絶縁膜１１の上に、ＬＰ−ＣＶＤ法により、膜厚が１３０ｎｍの窒化シリコンからなる保護膜１２とを形成する。
【００４３】
次に、図４（ｂ）に示すように、形成された保護膜１２の上に、リソグラフィ法により、ウエル形成領域に開口部を有する第１のレジスト膜２１を形成する。続いて、第１の実施形態と同様に、注入エネルギーが４００ｋｅＶで且つドーズ量が１．０×１０13ｃｍ-2の注入条件で、リンのウエル注入を行なう。この注入条件により、第１のレジスト膜２１の端部から飛び出した不純物イオンであるリンは保護膜１２に留まることになる。
【００４４】
次に、図４（ｃ）に示すように、第１のレジスト膜２１を除去して、図３に示す濃度プロファイルを有するｎ型ウエル領域１４が形成される。
【００４５】
次に、第１の実施形態と同様に、リソグラフィ法及びドライエッチング法により、保護膜１２及び下地絶縁膜１１に対して、半導体基板１０における素子分離形成領域を露出する開口部を形成する。その後、開口部が形成された保護膜１２及び下地絶縁膜１１をマスクとして、ドライエッチング法により、半導体基板１０の素子分離形成領域に複数の溝部（トレンチ）１０ａを形成する。その後、図４（ｄ）に示すように、例えば、プラズマＣＶＤ法により、半導体基板１０の上に全面にわたって各溝部１０ａが埋まるように酸化シリコンからなる絶縁膜１３Ａを堆積する。
【００４６】
次に、図４（ｅ）に示すように、ＣＭＰ法により、保護膜１２をストッパとして絶縁膜１３Ａを平坦化する。その後、ウエル近接効果の影響を受けている保護膜１２を除去する。これにより、半導体基板１０の上部には、複数の溝部１０ａに酸化シリコンが埋められた素子分離領域１３と、該素子分離領域１３に囲まれた活性領域１０ｂとが形成される。
【００４７】
次に、図４（ｆ）に示すように、リソグラフィ法により、半導体基板１０の上にｎ型ウエル領域１４に開口部を有する第２のレジスト膜２２を形成する。続いて、例えば砒素（Ａｓ：原子番号＝３３）を、注入エネルギーが８５ｋｅＶで且つドーズ量が１．７×１０12ｃｍ-2でイオン注入を行なって、ｎ型ウエル領域１４の上部に深さが８０ｎｍ程度の閾値制御層１５を形成する。なお、閾値制御層１５はｎ型ウエル領域１４を形成するよりも前に行なってもよい。この後、半導体基板１０には、ゲート絶縁膜、ゲート電極及びソースドレイン拡散層等を順次形成してＭＩＳＦＥＴを含む半導体素子を形成する。
【００４８】
第２の実施形態においても、ウエル近接効果の影響が大幅に低減されるため、トランジスタ特性のばらつきは小さい。
【００４９】
このように、第２の実施形態によると、保護膜１２は、素子分離領域１３の配置を決定するマスク膜となり、また、その後の平坦化工程におけるストッパとなるため、新たな工程を追加する必要がない。従って、製造コストを増大することなくウエル近接効果の影響を確実に低減することができる。
【００５０】
なお、第１及び第２の実施形態において、保護膜１２に窒化シリコンを用いたが、窒化シリコンに限られず、ＣＭＰ工程において素子分離領域１３となる絶縁膜１３Ａと高選択比を実現できる材料であればよく、例えばポリシリコンを用いることができる。
【産業上の利用可能性】
【００５１】
本発明に係る半導体装置の製造方法は、ウエル近接効果の影響を製造コストを増大することなく低減できる結果、各種電子機器に搭載される半導体集積回路の特性ばらつきを抑制でき、半導体集積回路の歩留まりの向上、開発時間の短縮及びチップ面積の縮小を可能とする半導体装置の製造方法等として有用である。
【図面の簡単な説明】
【００５２】
【図１】（ａ）〜（ｇ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図２】本発明の第１の実施形態に係るウエル近接効果によって保護膜に注入されるリン原子の濃度プロファイルのシミュレーション結果を示すグラフである。
【図３】本発明の第１の実施形態に係る保護膜を介したウエル注入によるリン原子の濃度プロファイルのシミュレーション結果を示すグラフである。
【図４】（ａ）〜（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【符号の説明】
【００５３】
１０    半導体基板（半導体領域）
１０ａ  溝部
１０ｂ  活性領域
１１    下地絶縁膜
１２    保護膜
１３    素子分離領域
１３Ａ  絶縁膜
１４    ｎ型ウエル領域
１５    閾値制御層
２１    第１のレジスト膜
２２    第２のレジスト膜
【図１】
2007305858.tif 000003
【図２】
2007305858.tif 000004
【図３】
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【図４】
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