(57)【要約】【課題】  寄生のサイリスタを有した半導体装置のラッチアップを防ぐ。【解決手段】  ソース領域１７と前記ドレイン領域１４とを跨ぐ方向に直交する方向において、チャネル領域の幅Ｙ２は、前記ドレイン領域１４の幅Ｙ１よりも狭く形成される。この場合、チャネル部分に流れる電流のみが抑制され、ドレイン領域１４の抵抗値を大きくしないでラッチアップを防ぐことができる。【選択図】      図４
2007305750.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の主表面に形成された第２導電型のソース領域及びドレイン領域と、
前記ドレイン領域の表面に所定の間隔を隔てて複数形成された第１導電型の不純物領域と、を備え、
前記ソース領域と前記ドレイン領域とを跨ぐ方向に直交する方向において、チャネル領域の幅は、前記ドレイン領域の幅よりも狭いことを特徴とする半導体装置。
【請求項２】
前記ソース領域と前記ドレイン領域とを跨ぐ方向において、
前記ドレイン領域は、前記ソース領域よりも長く形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、ワード線として機能し、
前記不純物領域は、それぞれ異なるビット線と接続されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、マスクＲＯＭ等の半導体装置に関する。
【背景技術】
【０００２】
近年、メモリセルにダイオードを設けたマスクＲＯＭ等の半導体装置が発案されている。
【０００３】
図６は、従来技術に係る半導体装置のメモリセルアレイの一部を示した断面図を示す。
【０００４】
ｐ型シリコン基板１３の上面に、ｎ型不純物領域１４が設けられている。
【０００５】
ここで、ｎ型不純物領域１４内に複数（８個）のｐ型不純物領域１５が所定の間隔を隔てて形成されている。そして、１つのｐ型不純物領域１５とｎ型不純物領域１４とによって、１つのダイオード１０が形成されている。即ち、８つのダイオード１０が形成されている。
【０００６】
また、ｎ型不純物領域１４は、選択トランジスタ１１のドレイン領域としても用いられている。また、ｎ型不純物領域１４の両側には、選択トランジスタ１１のソース領域１７が形成されている
また、ｐ型シリコン基板１３のｎ型不純物領域１４とソース領域１７との間のチャネル領域上には、ゲート絶縁膜１８を介してゲート電極１９が形成されている。このゲート電極１９は、ポリシリコン膜からなるワード線７と一体的に形成されている。図示されていないが、このワード線７は、所定の間隔を隔てて複数設けられている。
【０００７】
また、ｐ型シリコン基板１３の上面上には、ゲート電極１９（ワード線７）を覆うように、１層目の層間絶縁膜２１が設けられている。この１層目の層間絶縁膜２１のｐ型不純物領域１５およびソース領域１７に対応する領域には、コンタクトホール２２が設けられている。また、このコンタクトホール２２には、Ｗ（タングステン）からなる１層目のプラグ２３が埋め込まれている。
【０００８】
また、１層目の層間絶縁膜２１上には、１層目のプラグ２３に接続するように、Ａｌからなるソース線１２および１層目の接続層２４が設けられている。また、１層目の層間絶縁膜２１上には、ソース線１２および１層目の接続層２４を覆うように２層目の層間絶縁膜２５が設けられている。この２層目の層間絶縁膜２５の１層目の接続層２４に対応する領域には、コンタクトホール２６が形成されている。このコンタクトホール２６には、Ｗからなる２層目のプラグ２７が埋め込まれている。
【０００９】
また、２層目の層間絶縁膜２５上には、２層目のプラグ２７に接続するように、Ａｌからなる２層目の接続層２８が設けられている。また、２層目の層間絶縁膜２５の上には、２層目の接続層２８を覆うように３層目の層間絶縁膜２９が設けられている。この３層目の層間絶縁膜２９には、コンタクトホール３０が設けられているとともに、そのコンタクトホール３０には、Ｗからなる３層目のプラグ３１が埋め込まれている。この３層目のプラグ３１は、２層目の接続層２８に接続されている。３層目の層間絶縁膜２９上には、Ａｌからなる複数のビット線８が所定の間隔を隔てて設けられている。このビット線８は、３層目のプラグ３１に接続されている。そして、３層目の層間絶縁膜２９に、コンタクトホール３０を設け、ビット線８を３層目のプラグ３１を介して前記２層目の接続層２８と接続するか否かにより、データ「０」または「１」が記憶されている。
【００１０】
関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００５−２６８３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図７に示すように、上記の半導体装置には、ｐ型不純物領域１５をエミッタ、ｎ型不純物領域１４をベース、ｐ型シリコン基板１３をコレクタとする寄生のｐｎｐトランジスタと、ソース領域１７をエミッタ、ｐ型シリコン基板１３をベース、ｎ型不純物領域１４をコレクタとするｎｐｎトランジスタと、により構成される寄生のサイリスタが存在する。ここで、上記の半導体装置では、ｎ型不純物領域１４に８つのｐ型不純物領域１５が形成されるため、抵抗値の大きいｎ型不純物領域において、全てのｐ型不純物領域１５に十分な電流が流れるように、ｎ型不純物領域１４−ソース領域１７間に大きな電位がかけられる。しかしながら、この場合には、選択トランジスタ１１のチャネル領域に流れる電流が大きくなるため、チャネル領域近傍の電位が上昇し、このサイリスタがオン状態になる可能性がある。この場合、ラッチアップの状態となる可能性があり、動作電流が増える。
【課題を解決するための手段】
【００１２】
上記に鑑み、本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の主表面に形成された第２導電型のソース領域及びドレイン領域と、前記ドレイン領域の表面に所定の間隔を隔てて複数形成された第１導電型の不純物領域と、を備え、前記ソース領域と前記ドレイン領域とを跨ぐ方向に直交する方向において、チャネル領域の幅は、前記ドレイン領域の幅よりも狭いことを特徴とする。
【００１３】
また、好ましくは、前記ソース領域と前記ドレイン領域とを跨ぐ方向において、前記ドレイン領域は、前記ソース領域よりも長く形成されていることを特徴とする。
【００１４】
また、好ましくは、前記ゲート電極は、ワード線として機能し、前記不純物領域は、それぞれ異なるビット線と接続されていることを特徴とする。
【発明の効果】
【００１５】
本発明に係る半導体装置では、チャネル領域に流れる電流を減少することができる。このため、チャネル領域近傍の電位が上昇することを抑え、ラッチアップの発生を防ぐことができる。
【００１６】
また、ドレイン領域の抵抗値を大きくすることなく、上記の技術的効果を得ることが出来る。
【００１７】
また、高性能のメモリを得ることが出来る。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態に係る半導体装置を図面に基づいて説明する。
【００１９】
図１は、本発明に係る半導体装置の回路図を示す。
【００２０】
本実施形態に係る半導体装置は、アドレス入力回路１と、ロウデコーダ２と、カラムデコーダ３と、センスアンプ４と、出力回路５と、メモリセルアレイ６とを備えている。なお、アドレス入力回路１、ロウデコーダ２、カラムデコーダ３、センスアンプ４および出力回路５により、周辺回路が構成されている。アドレス入力回路１は、外部から所定のアドレスが入力されることにより、ロウデコーダ２とカラムデコーダ３とにアドレスデータを出力するように構成されている。また、ロウデコーダ２には、複数のワード線（ＷＬ）７が接続されている。ロウデコーダ２は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するワード線７を選択するとともに、その選択したワード線７の電位をＨレベルに上昇させる。また、カラムデコーダ３には、複数のビット線（ＢＬ）８が接続されている。カラムデコーダ３は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するビット線８を選択するとともに、その選択したビット線８とセンスアンプ４とを接続する。また、センスアンプ４は、カラムデコーダ３により選択されたビット線８の電位を判別して増幅した後、選択されたビット線８の電位がＬレベルの場合にＨレベルの信号を出力するとともに、選択されたビット線８の電位がＨレベルの場合にＬレベルの信号を出力する。また、センスアンプ４は、選択されたビット線８の電位がＬレベルでない場合にビット線８の電位をＨレベルに上昇させる負荷回路（図示せず）を含んでいる。また、出力回路５は、センスアンプ４の出力が入力されることにより外部へ信号を出力するように構成されている。
【００２１】
また、メモリセルアレイ６には、複数のメモリセル９がマトリクス状に配置されている。各メモリセル９は、１つのダイオード１０を含んでいる。また、メモリセルアレイ６には、ビット線８にアノードが接続されたダイオード１０を含むメモリセル９と、ビット線８にアノードが接続されていないダイオード１０を含むメモリセル９とが設けられている。このビット線８に対するダイオード１０のアノードの接続の有無によって、メモリセル９に記憶されたデータが「０」または「１」に区別される。また、ダイオード１０のカソードは、ｎチャネルトランジスタからなる選択トランジスタ１１のドレインに接続されている。また、選択トランジスタ１１のソースは、ソース線（ＧＮＤ線）１２を介して接地されているとともに、ゲートは、ワード線７に接続されている。
【００２２】
図２は、本発明に係る半導体装置のメモリセルアレイの構成を示した平面レイアウト図を示す。また、図３は、図２の１００−１００線に沿った断面図を示す。
【００２３】
メモリセルアレイ６では、ｐ型シリコン基板１３の上面に、ｎ型不純物領域１４が所定の間隔を隔てて複数設けられている。また、ｎ型不純物領域１４は、ｎ型の低濃度の不純物領域１４ａと、不純物領域１４ａよりも深く形成されたｎ型の不純物領域１４ｂとによって構成されている。ここで、該不純物領域１４ｂは、不純物領域１４ａよりも少しだけ高い不純物濃度を有している。
【００２４】
また、１つのｎ型不純物領域１４内に複数（８個）のｐ型不純物領域１５が所定の間隔を隔てて形成されている。そして、１つのｐ型不純物領域１５とｎ型不純物領域１４とによって、ダイオード１０が形成されている。これにより、ｎ型不純物領域１４は、複数のダイオード１０の共通のカソードとして用いられる。また、ｐ型不純物領域１５は、ダイオード１０のアノードとして用いられる。ここで、ｎ型不純物領域１４内に複数（８個）のダイオード１０が形成されている。つまり、１つのｎ型不純物領域１４は、複数（８個）のダイオード１０に対して共通に用いられている。
【００２５】
また、ｎ型不純物領域１４は、選択トランジスタ１１のドレイン領域としても用いられている。そして、ｎ型不純物領域１４の両側には、選択トランジスタ１１のソース領域１７が所定の間隔を隔てて形成されている。このソース領域１７は、ｎ型低濃度不純物領域１７ａと、ｎ型高濃度不純物領域１７ｂとを含んでいる。ここで、ｎ型低濃度不純物領域１７ａは、ｐ型シリコン基板１３の表面から比較的浅い領域に形成されている。一方、ｎ型高濃度不純物領域１７ｂは、ｎ型低濃度不純物領域１７ａよりも深い領域まで形成されている。また、ソース領域１７には、ｎ型コンタクト領域１７ｃが形成されている。このｎ型コンタクト領域１７ｃは、後述する１層目のプラグ２３をソース領域１７に接続する際の接触抵抗を低減するために設けられている。
【００２６】
また、ソース領域１７のｎ型低濃度不純物領域１７ａと、ｎ型不純物領域１４の不純物領域１４ａとは、同じ不純物濃度を有している。一方、ソース領域１７のｎ型高濃度不純物領域１７ｂは、ｎ型不純物領域１４の不純物領域１４ｂよりも高い不純物濃度を有している。また、隣接するｎ型不純物領域１４は、２つの選択トランジスタ１１の共通のソース領域１７からそれぞれ所定の間隔を隔てて配置されている。すなわち、ｎ型不純物領域１４は、ｐ型シリコン基板１３の２つの選択トランジスタ１１に対応する領域で分割されている。
【００２７】
また、ｐ型シリコン基板１３のｎ型不純物領域１４とソース領域１７との間のチャネル領域上には、ゲート絶縁膜１８を介してゲート電極１９が形成されている。このゲート電極１９は、ポリシリコン膜からなるワード線７と一体的に形成されている。また、ワード線７は、所定の間隔を隔てて複数設けられている。また、ゲート電極１９は、ワード線７の一部が屈曲することによって形成されているとともに、ｎ型不純物領域１４の延びる方向に対して斜めに交差している。
【００２８】
また、ゲート電極１９の両側には、絶縁膜からなるサイドウォールスペーサ２０が設けられている。また、ｐ型シリコン基板１３の上面上には、ゲート電極１９（ワード線７）およびサイドウォールスペーサ２０を覆うように、１層目の層間絶縁膜２１が設けられている。この１層目の層間絶縁膜２１のｐ型不純物領域１５およびｎ型コンタクト領域１７ｃに対応する領域には、コンタクトホール２２が設けられている。また、このコンタクトホール２２には、Ｗ（タングステン）からなる１層目のプラグ２３が埋め込まれている。これにより、ｐ型不純物領域１５およびｎ型コンタクト領域１７ｃにプラグ２３が接続されている。
【００２９】
また、１層目の層間絶縁膜２１上には、１層目のプラグ２３に接続するように、Ａｌからなるソース線１２および１層目の接続層２４が設けられている。また、１層目の層間絶縁膜２１上には、ソース線１２および１層目の接続層２４を覆うように２層目の層間絶縁膜２５が設けられている。この２層目の層間絶縁膜２５の１層目の接続層２４に対応する領域には、コンタクトホール２６が形成されている。このコンタクトホール２６には、Ｗからなる２層目のプラグ２７が埋め込まれている。
【００３０】
また、２層目の層間絶縁膜２５上には、２層目のプラグ２７に接続するように、Ａｌからなる２層目の接続層２８が設けられている。また、２層目の層間絶縁膜２５の上には、２層目の接続層２８を覆うように３層目の層間絶縁膜２９が設けられている。この３層目の層間絶縁膜２９には、コンタクトホール３０が設けられているとともに、そのコンタクトホール３０には、Ｗからなる３層目のプラグ３１が埋め込まれている。この３層目のプラグ３１は、２層目の接続層２８に接続されている。３層目の層間絶縁膜２９上には、Ａｌからなる複数のビット線８が所定の間隔を隔てて設けられている。このビット線８は、３層目のプラグ３１に接続されている。なお、３層目のプラグ３１は、所定のｐ型不純物領域１５（ダイオード１０のアノード）に繋がる２層目の接続層２８とビット線３１との間に設けられている一方、それ以外のｐ型不純物領域１５（ダイオード１０のアノード）に繋がる２層目の接続層２８とビット線３１との間には設けられていない。これにより、ビット線３１にアノードが接続されるダイオード１０と、ビット線３１にアノードが接続されていないダイオード１０とが構成されている。つまり、３層目の層間絶縁膜２９に、コンタクトホール３０を設けるか否かにより、データ「０」または「１」が記憶されている。
【００３１】
図４は、図２の領域Ａを拡大して示した平面図を示す。ｎ型不純物領域１４は、各ダイオード１０から十分な電流が流れるように、ｎ型不純物領域１４のｎ型不純物領域１４とソース領域１７とが跨ぐ方向と直交する方向の幅Ｙ１を広くして抵抗値が低くなるように形成される。しかしながら、幅Ｙ１が広く形成されていても、ｎ型不純物領域１４の抵抗値は、金属配線等の抵抗値よりも大きい。また、ｎ型不純物領域１４には、８つのダイオード１０が形成されるために、ソース領域１７と比べて長く形成される。このため、各ダイオード１０から十分な電流が流れるためには、ワード線７−ビット線８間には、大きな電位差が必要となる。
【００３２】
ところが、図５に示すように、本発明に係る半導体装置では、ｐ型不純物領域１５をエミッタ、不純物領域１４ｂをベース、ｐ型シリコン基板１３をコレクタとする寄生のｐｎｐトランジスタと、ｎ型高濃度不純物領域１７ｂをエミッタ、ｐ型シリコン基板１３をベース、不純物領域１４ｂをコレクタとするｎｐｎトランジスタと、により構成される寄生のサイリスタが存在する。したがって、選択トランジスタ１１のチャネル領域に流れる電流が大きくなると、チャネル領域近傍の電位が上昇し、このサイリスタがオン状態になる可能性がある。この場合、ラッチアップの状態となる可能性があり、動作電流が増える。
【００３３】
しかしながら、ラッチアップを防ぐために、幅Ｙ１を狭めると、前述したように、各ダイオード１０からｎ型不純物領域１４に十分な電流が流れなくなる。そこで、本発明に係る半導体装置では、ゲート電極１９近傍におけるｎ型不純物領域１４の幅Ｙ２（仮想線３２間の幅）のみを、幅Ｙ１よりも狭くなるようにした。この場合、各ＭＯＳトランジスタのチャネル幅は、幅Ｙ２と等しくなる。すなわち、ｎ型不純物領域１４の抵抗値の上昇を最小限に抑えて、選択トランジスタ１１のチャネル領域に流れる電流を減少することができる。したがって、ｐ型シリコン基板１３の電位が上昇を抑え、ラッチアップの発生を防ぐことができる。
【００３４】
また、ワード線７及びゲート電極１９は、抵抗値を小さくするために、大きい幅で形成される。この場合、１層目のプラグ２３と、ゲート電極１９との距離が小さくなるため、干渉を起こす可能性がある。そこで、本発明に係る半導体装置では、ゲート電極１９と１層目のプラグ２３との最小の距離Ｘ１が干渉を起こさない基準距離を満たすように、ゲート電極１９は屈曲されて形成される。本実施形態に係る半導体装置では、ゲート電極１９は、ソース領域１７側、ｎ型不純物領域１４側、の両側で、屈曲されている。しかしながら、ゲート電極１９と１層目のプラグ２３との距離は、ソース領域１７側と、ｎ型不純物領域１４側とで異なるように形成されてもよい。この場合、ゲート電極１９は、両側で屈曲される必要はなく、Ｘ１が基準距離以下となる側のみ屈曲させてもよい。
【００３５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３６】
たとえば、本実施形態では、マスクＲＯＭに本発明を適用した例について説明したが、本発明はこれに限らず、マスクＲＯＭ以外のメモリにも適用可能である。
【００３７】
また、本実施形態では、素子分離領域としてのＬＯＣＯＳ膜によって複数のｎ型不純物領域を分離するように構成したが、本発明はこれに限らず、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）や他の素子分離方法によって複数のｎ型不純物領域を分離するように構成してもよい。
【００３８】
また、本実施形態では、ゲート電極１９（ワード線７）がポリシリコン層である場合について説明したが、タングステンポリサイド層、タンタルポリサイド層、モリブデンポリサイド層等であってもよい。
【００３９】
また、本実施形態では、センスアンプが、選択されたビット線に所定の電流以上の電流が流れる場合にＨレベルの信号を出力するとともに、選択されたビット線に所定の電流未満の電流が流れる場合にＬレベルの信号を出力するように構成したが、本発明はこれに限らず、センスアンプが、選択されたビット線に所定の電流以上の電流が流れる場合にＬレベルの信号を出力するとともに、選択されたビット線に所定の電流未満の電流が流れる場合にＨレベルの信号を出力するように構成してもよい。
【００４０】
また、本実施形態では、ｎ型不純物領域１４の幅と、ソース領域１７の幅が同じである場合について説明した。しかしながら、ソース領域１７は、ｎ型不純物領域１４よりも長さが短いため、ソース領域１７の抵抗値は、ｎ型不純物領域１４ほどは、小さくする必要がない。したがって、ソース領域１７の幅は、ｎ型不純物領域１４よりも狭くてもよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態に係る回路図を示す。
【図２】本発明の実施形態に係る半導体装置の平面図を示す。
【図３】本発明の実施形態に係る半導体装置の断面図を示す。
【図４】本発明の実施形態に係る半導体装置の平面図を示す。
【図５】本発明の実施形態に係る半導体装置の断面図を示す。
【図６】従来技術に係る半導体装置の断面図を示す。
【図７】従来技術に係る半導体装置の断面図を示す。
【符号の説明】
【００４２】
１      アドレス入力回路
２      ロウデコーダ
３      カラムデコーダ
４      センスアンプ
５      出力回路
６      メモリセルアレイ
７      ワード線
８      ビット線
９      メモリセル
１０    ダイオード
１１    選択トランジスタ
１２    ソース線（ＧＮＤ線）
１３    ｐ型シリコン基板（半導体基板）
１４    ｎ型不純物領域（第１不純物領域）
１５    ｐ型不純物領域
１７    ソース領域（第２不純物領域）
１７ｃ  ｎ型コンタクト領域
１８    ゲート絶縁膜
１９    ゲート電極
２０    サイドウォールスペーサ
２１    １層目の層間絶縁膜
２２    １層目のコンタクトホール
２３    １層目のプラグ
２４    １層目の接続層
２５    ２層目の層間絶縁膜
２６    ２層目のコンタクトホール
２７    ２層目のプラグ
２８    ２層目の接続層
２９    ３層目の層間絶縁膜
３０    ３層目のコンタクトホール
３１    ３層目のプラグ
３２    仮想線
【図１】
2007305750.tif 000003
【図２】
2007305750.tif 000004
【図３】
2007305750.tif 000005
【図４】
2007305750.tif 000006
【図５】
2007305750.tif 000007
【図６】
2007305750.tif 000008
【図７】
2007305750.tif 000009