(57)【要約】【課題】従来の技術では、ディジット幅変換回路を用いて異なるディジット幅を扱うシステムを開発していた。しかし、変換データのスループットの低下や回路規模の増大と両立できない問題があった。【解決手段】  パラレルワード線、シリアルワード線、パラレルビット線およびシリアルビット線を有するメモリセルを行列状に配置し、１本のシリアルワード線の選択で、１行以上のメモリセルにアクセスできるよう、メモリセルのアドレスを割り当てる。これにより１つのメモリに対して同時に複数個のディジットシリアルデータを入出力できる。またメモリを複数設け、ディジットシリアルデータの配線を並べることにより、任意のディジット幅のデータを同時に複数個処理することができる。従って、ディジット幅の変換、パラレルデータとシリアルデータの入出力が可能なメモリを提供できる。【選択図】    図１１
2007213641.tif 000002
【特許請求の範囲】
【請求項１】
複数のパラレルデータワード線と、
該パラレルデータワード線とそれぞれ直交する複数のパラレルデータビット線と、
前記パラレルデータワード線およびパラレルデータビット線にそれぞれ直交する複数のシリアルデータワード線および複数のシリアルデータビット線と、
前記パラレルデータワード線およびパラレルデータビット線の交点に配置され、前記パラレルデータワード線およびパラレルデータビット線と、前記シリアルデータワード線およびシリアルデータビット線とそれぞれ接続するメモリセルと、
前記メモリセルを行列状に配置したメモリセルアレイと、
前記パラレルデータワード線に接続する第１データ線選択手段と、
前記パラレルデータビット線に接続する第２データ線選択手段と、
前記シリアルデータワード線に接続する第３データ線選択手段と、
前記シリアルデータビット線に接続する第４データ線選択手段と、
パラレルデータ入出力回路と、
シリアルデータ入出力回路と、を具備し、
前記第３データ線選択手段により１本の前記シリアルデータワード線を選択する際、前記第４データ線選択手段により少なくとも１行の前記メモリセルに接続する前記シリアルデータビット線を選択し、少なくとも１つのディジットシリアルデータの伝送を行うことを特徴とする半導体記憶装置。
【請求項２】
少なくとも２行の前記メモリセルに接続する前記シリアルデータビット線が選択され、該シリアルデータビット線と選択された前記シリアルデータワード線に接続する少なくとも２つの前記メモリセルは、割り当てられたアドレスの一部が同一であり、該メモリセルに対してそれぞれディジットシリアルデータが伝送されることを特徴とする半導体記憶装置。
【請求項３】
前記シリアルデータ入出力回路に、前記ディジットシリアルデータが伝送される少なくとも１つのシリアルデータ伝送用配線を接続することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
複数のパラレルデータワード線と、
該パラレルデータワード線とそれぞれ直交する複数のパラレルデータビット線と、
前記パラレルデータワード線およびパラレルデータビット線にそれぞれ直交する複数のシリアルデータワード線および複数のシリアルデータビット線と、
前記パラレルデータワード線およびパラレルデータビット線の交点に配置され、前記パラレルデータワード線およびパラレルデータビット線と、前記シリアルデータワード線およびシリアルデータビット線とそれぞれ接続するメモリセルと、
前記メモリセルを行列状に配置したメモリセルアレイと、
前記パラレルデータワード線に接続する第１データ線選択手段と、
前記パラレルデータビット線に接続する第２データ線選択手段と、
前記シリアルデータワード線に接続する第３データ線選択手段と、
前記シリアルデータビット線に接続する第４データ線選択手段と、
パラレルデータ入出力回路と、
シリアルデータ入出力回路と、
連続した複数行の前記メモリセルに共通で該メモリセルの前記シリアルデータビット線に接続し前記複数行のうち１行の前記メモリセルを選択するビット線セレクタと、
連続した他の複数行の前記メモリセルに共通で該メモリセルの前記第シリアルデータビット線に接続し前記他の複数行のうち１行の前記メモリセルを選択する他のビット線セレクタと、を具備し、
前記第３データ線選択手段により１列の前記メモリセルに接続する前記シリアルデータワード線を選択する際、前記ビット線セレクタおよび前記他のビット線セレクタにより複数行の前記メモリセルに接続する前記シリアルデータビット線を選択し、複数のディジットシリアルデータの伝送を行うことを特徴とする半導体記憶装置。
【請求項５】
前記ビット線セレクタおよび前記他のビット線セレクタにより選択された複数行の前記メモリセルは、割り当てられたアドレスの一部が同一であり、該メモリセルに対してそれぞれディジットシリアルデータが伝送されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記ビット線セレクタおよび前記他のビット線セレクタにそれぞれ１つのシリアルデータ伝送用配線が接続することを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記メモリセルは、パラレルデータの入出力用に割り当てられた行アドレスの上位ビットと、シリアルデータの入出力用に割り当てられた行アドレスが同一であることを特徴とする請求項１または請求項４に記載の半導体記憶装置。
【請求項８】
前記メモリセルアレイと同等の他のメモリセルアレイと、該メモリセルアレイおよび他のメモリセルアレイに入出力されるディジットシリアルデータがそれぞれ伝送するシリアルデータ用配線を有し、該シリアルデータ用配線の結合または分配により複数ディジット幅のシリアルデータを入力および／または出力することを特徴とする請求項１または請求項４に記載の半導体記憶装置。
【請求項９】
前記メモリセルアレイと同等の他のメモリセルアレイと、該メモリセルアレイおよび他のメモリセルアレイに対して１つのパラレルデータの入力および／または出力を行うことを特徴とする請求項１または請求項４に記載の半導体記憶装置。
【請求項１０】
前記メモリセルアレイおよび前記他のメモリセルアレイにそれぞれ接続するパラレルデータ用配線を有し、該パラレルデータ用配線の分配および／または結合により、前記１つのパラレルデータの入力および／または出力を行うことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記シリアルデータワード線を曲折して前記パラレルデータビット線とも直交させて延在し、斜め方向に配置される複数の前記メモリセルが該シリアルデータワード線に接続されることを特徴とする請求項１または請求項４に記載の半導体記憶装置。
【請求項１２】
前記第３データ線選択手段に接続するシリアルデータ入出力制御回路を有し、該シリアルデータ入出力制御回路に前記シリアルデータワード線の読み出し位置指定信号を入力することを特徴とする請求項１または請求項４に記載の半導体記憶装置。
【請求項１３】
前記メモリセルは、パラレルデータの入出力用に割り当てられた列アドレスと、シリアルデータの入出力用に割り当てられた列アドレスが同一であることを特徴とする請求項１または請求項４に記載の半導体記憶装置。
【請求項１４】
パラレルデータで選択する前記メモリセルの列とシリアルデータで選択する前記メモリセルの列を同一とし、パラレルデータとシリアルデータの変換を行うことを特徴とする請求項１または請求項４に記載の半導体記憶装置。
【請求項１５】
パラレルデータで選択する前記メモリセルの列とシリアルデータで選択する前記メモリセルの列を異ならせ、パラレルデータの入出力およびシリアルデータの入出力を同時に処理することを特徴とする請求項１または請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に、高いデータ転送バンド幅で変換を行い、またパラレルデータおよびシリアルデータの入出力が可能な半導体記憶装置に関する。
【背景技術】
【０００２】
現在のコンピュータシステムにおいては、パラレルデータを使ってワード単位で演算をする方法が主流である。しかし、半導体技術の現状では配線遅延やトランジスタ間の遅延差の影響を受け、今後はワード単位より小さいディジット単位での演算処理やデータの転送を行っていく方法が主流になると予想される。
【０００３】
このような、ディジット単位で処理するシステムにワード単位でデータを転送する場合、従来技術ではワード幅をあるディジット幅に変換する（あるいはディジット幅をワード幅に変換する）ディジット幅変換回路（パラレル−シリアルデータ変換回路）を使用していた（例えば特開２０００−８２２８７号公報  図４参照。）。
【０００４】
図１６は、ディジット幅変換回路を用いて異なるディジット幅を扱うシステムの構成例を示す図である。
【０００５】
図１６（Ａ）のシステムは、ワード幅Ｎのメモリ２０１、ディジットシリアル演算器（またはそれを使用したシステム）２０２、あるワード幅を所定のディジット幅に変換するディジット幅変換回路２０３、バッファ２０４、２０６、ディジット幅を所定のワード幅に変換するディジット幅変換回路２０５から構成され、矢印はデータを示す。
【０００６】
メモリ２０１には、ワード幅Ｎのパラレルデータが格納されており、演算器２０２内のディジットシリアル演算器では、ディジット幅Ｎｄ（Ｎ＞＝Ｎｄ）を扱う。またバッファ２０４はディジット幅変換回路２０３内で使用され、バッファ２０６は、ディジット幅変換回路２０５内で使用される。
【０００７】
メモリ２０１から供給されたデータ２０７は、ディジット幅変換回路２０３でディジット幅Ｎｄのデータ２０８として出力され、演算器２０２で処理される。演算器２０２での処理後のデータ２０９は、ディジット幅変換回路２０５により、元のワード幅に変換され、出力される。
【０００８】
このようなシステムでは、メモリ２０１ではワード単位でデータを扱い、演算器２０２ではディジット単位で処理をするため、それぞれのデータの処理方法が異なる。そこで、演算器２０２が処理を行えるように、メモリ２０１と演算器２０２の間にディジット幅変換回路２０３が必要になる。
【０００９】
また、図１６（Ｂ）の如きシステムも知られている。このシステムは、スループットの低下を防ぐため、ディジット幅変換回路２０３に入るデータ２０７のバンド幅と、演算器２０２などで処理する能力を等しくした場合である。演算器２０２の処理能力を上げ、複数のデータを同時に要求する構成にすると、メモリ２０１からのデータ２０７のバンド幅とディジット幅変換回路２０３後のデータ２０８のバンド幅を等しくすることが出来る。
【特許文献１】特開２００４−１１０４２１
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の技術では、ディジット幅変換回路を用いて異なるディジット幅を扱うシステムを開発していた。しかし、データ変換に伴うスループットの低下や回路規模の増大と両立できない問題がある。
【００１１】
例えば図１６（Ａ）の如きシステムでは、演算器２０２での処理を可能にするためのディジット幅変換回路２０３、２０５の入出力で、データ２０７、２０８およびデータ２０９、２１０のバンド幅が異なる。このため、ディジット幅変換回路２０３，２０５の前後でのスループットは等しくならない。つまり、メモリ２０１から出力されるバンド幅が大きくても、供給されるデータ全てを一度に処理することはないため無駄が生じてしまい、メモリ２０１と演算器２０２の間でスループットは低下してしまう。
【００１２】
図１６（Ｂ）の場合では、複数のデータを同時に供給するためには、メモリ２０１からのデータ２０７を全て格納しておくだけのバッファ２０４が必要になる。そのためハードウェア量が増加してしまう問題がある。
【００１３】
また、メモリ２０１からの供給量を増やすと演算器２０２から出力されるデータ２０９の個数も増加し、そのデータ２０９を全て格納しておくためのバッファ２０６が必要になる。そのため、この場合もハードウェア量が増加してしまう。
【００１４】
例えば、ワード幅Ｎ＝３２ビットの１ポートメモリ２０１、およびディジット幅Ｎｄ＝２の演算器２０２を使用した図１６（Ａ）のシステムの場合、メモリ２０１と演算器２０２の装置間でのスループットを計算すると、ワード幅Ｎ＝３２ビットのデータをＮｄ＝２ビット幅ずつのデータ（２ビット×１６個）に変換するので、単純に１／１６のスループットになってしまう。従ってディジット幅を変換する前と後とでスループットが低下してしまう。
【００１５】
一方図１６（Ｂ）でバッファを増加する場合には、メモリ２０１から送られるデータの１ワードが３２ビットなので、データを保持するためには３２個のデータを記憶するバッファが必要になる。メモリバンド幅と演算器の処理能力を等しくする場合、供給するデータ数は１６個になるので、５１２個［３２ビット×１６(個)］のバッファが必要になるため、ハードウェア量が増加してしまう。
【００１６】
このように従来のディジット幅変換回路２０３、２０５を用いる技術では、スループットの低下と回路規模の増加の両方を同時に解決することができない問題があった。
【課題を解決するための手段】
【００１７】
本発明は、係る課題に鑑みてなされ、第１に、複数のパラレルデータワード線と、該パラレルデータワード線とそれぞれ直交する複数のパラレルデータビット線と、前記パラレルデータワード線およびパラレルデータビット線にそれぞれ直交する複数のシリアルデータワード線および複数のシリアルデータビット線と、前記パラレルデータワード線およびパラレルデータビット線の交点に配置され、前記パラレルデータワード線およびパラレルデータビット線と、前記シリアルデータワード線およびシリアルデータビット線とそれぞれ接続するメモリセルと、前記メモリセルを行列状に配置したメモリセルアレイと、前記パラレルデータワード線に接続する第１データ線選択手段と、前記パラレルデータビット線に接続する第２データ線選択手段と、前記シリアルデータワード線に接続する第３データ線選択手段と、前記シリアルデータビット線に接続する第４データ線選択手段と、パラレルデータ入出力回路と、シリアルデータ入出力回路と、を具備し、前記第３データ線選択手段により１本の前記シリアルデータワード線を選択する際、前記第４データ線選択手段により少なくとも１行の前記メモリセルに接続する前記シリアルデータビット線を選択し、少なくとも１つのディジットシリアルデータの伝送を行うことにより解決するものである。
【００１８】
第２に、複数のパラレルデータワード線と、該パラレルデータワード線とそれぞれ直交する複数のパラレルデータビット線と、前記パラレルデータワード線およびパラレルデータビット線にそれぞれ直交する複数のシリアルデータワード線および複数のシリアルデータビット線と、前記パラレルデータワード線およびパラレルデータビット線の交点に配置され、前記パラレルデータワード線およびパラレルデータビット線と、前記シリアルデータワード線およびシリアルデータビット線とそれぞれ接続するメモリセルと、前記メモリセルを行列状に配置したメモリセルアレイと、前記パラレルデータワード線に接続する第１データ線選択手段と、前記パラレルデータビット線に接続する第２データ線選択手段と、前記シリアルデータワード線に接続する第３データ線選択手段と、前記シリアルデータビット線に接続する第４データ線選択手段と、パラレルデータ入出力回路と、シリアルデータ入出力回路と、連続した複数行の前記メモリセルに共通で該メモリセルの前記シリアルデータビット線に接続し前記複数行のうち１行の前記メモリセルを選択するビット線セレクタと、連続した他の複数行の前記メモリセルに共通で該メモリセルの前記第シリアルデータビット線に接続し前記他の複数行のうち１行の前記メモリセルを選択する他のビット線セレクタと、を具備し、前記第３データ線選択手段により１列の前記メモリセルに接続する前記シリアルデータワード線を選択する際、前記ビット線セレクタおよび前記他のビット線セレクタにより複数行の前記メモリセルに接続する前記シリアルデータビット線を選択し、複数のディジットシリアルデータの伝送を行うことにより解決するものである。
【発明の効果】
【００１９】
本発明により、任意のワード幅Ｎのパラレルデータの入出力と、任意のディジット幅Ｎｄのシリアルデータの入出力が可能なメモリを提供できる。
【００２０】
例えば、異なるディジット幅を扱うシステムなどの場合、従来のディジット幅変換回路を使用する代わりに、本実施形態のメモリを使用する。これにより、従来の技術において問題であったスループットの低下と回路規模の増加をともに解決することができる。さらに、スループットの調整が容易に行える。
【００２１】
具体的には、従来のメモリでは入出力にディジット幅変換回路を設ける必要があったが、本実施形態ではメモリとその回路の親和性に着目し、メモリにデータを入出力することによりディジット幅の変換を行うことができる。これによりディジット幅変換回路を別途設ける必要がなく、回路規模を縮小できる。これにより、以下の効果が得られる。
【００２２】
第１に、メモリに対してデータの書き込みや読み出しを行う場合において、スループットを低下させることなく、データを最上位ビットまた最下位ビットのどちらの方向から読み出すか、を変えることができる。従来では、データを一度バッファに格納する必要があるためハードウェア量が増加し、スループットが低下する問題があった。しかし、本実施形態ではバッファが不要となるのでこの問題を解決できる。
【００２３】
第２に、必要なディジット幅の構成を容易に設計できる。本実施形態において入出力するシリアルデータをディジット幅Ｎｄとする場合、以下の２つの方法がある。すなわち、１つのメモリを使用する場合は、メモリセルアレイをＮｄ分割し、分割したメモリセルアレイの対応する同一行にそれぞれ配線を接続する。またＮｄ個のメモリを使用する場合には、それぞれのメモリの対応する同一行にそれぞれ配線を接続する。このように、任意のディジット幅Ｎｄのシリアルデータに対応するメモリが容易に設計できる。
【００２４】
本実施形態のメモリを、異なるディジット幅の装置を扱うシステムで使用することにより、ディジット幅変換回路を不要としたシステムを構築できる。
【００２５】
第３に、メモリに対して、複数のシリアルデータをディジット単位で同時に入出力することができる。すなわち、メモリセルの複数行を１組とし、メモリセルに接続するシリアルデータビット線を選択するビット線セレクタを各組に接続する。同時に入出力できるシリアルデータは、ビット線セレクタの数と同数である。従って、メモリの構成自体は変更せず、ビット線セレクタの数、メモリの使用数や配線、およびシリアルデータ用のアドレスの変更によりディジット幅Ｎｄを適宜選択することにより、任意のメモリバンド幅に設計することが可能であり、高いデータ転送バンド幅で変換を行うことができる。
【００２６】
第４に、データの読み出し開始位置を指定することで、データのシフトやローテートを行うことが可能になる。従って、システム内などでこれらの機能を実現する場合に生じるハードウェア量の増加を防ぐ事ができる。
【００２７】
第５に、シリアルデータワード線を階段状に延在することにより、パラレルデータの書き込みとシリアルデータの読み出し、またはシリアルデータの書き込みとパラレルデータの読み出しの、パイプライン処理が可能となる。
【００２８】
第６に、パラレルデータで書き込まれデータを、シリアルデータおよびパラレルデータのどちらでも読み出すことが可能である。また、シリアルデータで書き込まれたデータを、シリアルデータ、パラレルデータのどちらでも読み出すことが可能である。さらに、パラレルデータでの書き込み・読み出しと、シリアルデータでの書き込み・読み出しを同時に行うことができる。
【発明を実施するための最良の形態】
【００２９】
本発明の実施形態を、図１から図１５を参照して説明する。なお本実施形態においては半導体記憶装置として、各メモリセルがＳＲＡＭ（Static  Random  Access  Memory）により構成されるメモリ１００を例に説明する。
【００３０】
まず、図１から図１０を参照して、第１の実施形態を説明する。
【００３１】
図１は、本実施形態のメモリを示す概要図である。本実施形態のメモリ１００は、パラレルデータワード線ｗｌと、パラレルデータビット線ｂｌと、シリアルデータワード線ｗｌ＿ｓおよび複数のシリアルデータビット線ｂｌ＿ｓと、メモリセル４００と、メモリセルアレイ４と、第１データ線選択手段１と、第２データ線選択手段５と、第３データ線選択手段３と、第４データ線選択手段８と、シリアルデータ入出力制御回路２と、パラレルデータ入出力回路６と、シリアルデータ入出力回路９とから構成される。
【００３２】
パラレルデータワード線（以下パラレルワード線）ｗｌおよび、パラレルデータビット線（以下パラレルビット線）ｂｌはパラレルデータＰが伝送するデータ線である。これらはそれぞれ複数本設けられ、互いに直交して配置される。
【００３３】
パラレルワード線ｗｌとパラレルビット線ｂｌの交点にはメモリセル４００が配置される。すなわちメモリセル４００はｍ行×ｎ列の行列状に配置され、１つのメモリセルアレイ４を構成する。
【００３４】
シリアルデータワード線（以下シリアルワード線）ｗｌ＿ｓおよび、シリアルデータビット線（以下シリアルビット線）ｂｌ＿ｓはシリアルデータＳが伝送するデータ線である。これらはそれぞれ複数本設けられ、互いに直交して配置される。
【００３５】
パラレルデータＰは、パラレルデータ用指定アドレスＰ＿Ａｄｄｒにより選択されたメモリセル４００に入出力される。パラレルデータ用指定アドレスＰ＿Ａｄｄｒはパラレルデータ用行指定アドレスＡｄｄｒ＿０と、パラレルデータ用列指定アドレスＡｄｄｒ＿１からなる。
【００３６】
シリアルデータＳは、シリアルデータ用指定アドレスＳ＿Ａｄｄｒにより選択されたメモリセル４００に入出力される。シリアルデータ用指定アドレスＳ＿Ａｄｄｒはシリアルデータ用行指定アドレスＡｄｄｒ＿３と、シリアルデータ用列指定アドレスＡｄｄｒ＿２からなる。
【００３７】
メモリセル４００についての詳細は後述するが、シリアルビット線ｂｌ＿ｓはパラレルワード線ｗｌと平行に設けられ、パラレルビット線ｂｌと直交する。またシリアルワード線ｗｌ＿ｓはパラレルビット線ｂｌと平行に設けられ、パラレルワード線ｗｌと直交する。
【００３８】
パラレルワード線ｗｌは、第１データ線選択手段であるパラレルデータ用行アドレスデコーダ（以下パラレル行デコーダ）１に接続する。パラレル行デコーダ１には、パラレルデータ用行指定アドレスＡｄｄｒ＿０が入力される。パラレルデータ用行指定アドレスＡｄｄｒ＿０は、例えば４ビットとする。
【００３９】
一方パラレルビット線ｂｌは、第２データ線選択手段５に接続する。第２データ線選択手段５は、パラレルデータ用列アドレスデコーダ（以下パラレル列デコーダ）５０と複数のパラレルデータ用ビット線セレクタ（以下パラレルビット線セレクタ）５１を有する。詳細にはパラレルビット線ｂｌは、複数列を１組として１つのパラレルビット線セレクタ５１に接続する。第２データ線選択手段５には、パラレルデータ用列指定アドレスＡｄｄｒ＿１が入力される。パラレルデータ用列指定アドレスＡｄｄｒ＿１は例えば２ビットで入力され、パラレル列デコーダ５０により４ビットに変換されるとする。
【００４０】
シリアルワード線ｗｌ＿ｓは第３データ線選択手段３に接続する。第３データ線選択手段３は、シリアルデータ用列アドレスデコーダ（以下シリアル列デコーダ）３０と、複数のシリアルデータ用ワード線セレクタ（以下シリアルワード線セレクタ）３１を有する。詳細にはシリアルワード線ｗｌ＿ｓは、複数列を１組として１つのシリアルワード線セレクタ３１に接続する。第３データ線選択手段３には、シリアルデータ用列指定アドレスＡｄｄｒ＿２が入力される。シリアルデータ用列指定アドレスＡｄｄｒ＿２は例えば２ビットとする。
【００４１】
シリアルビット線ｂｌ＿ｓは第４データ線選択手段８に接続する。第４データ線選択手段８は、シリアルデータ用行アドレスデコーダ（以下シリアル行デコーダ）８０と、複数のシリアルデータ用ビット線セレクタ（以下シリアルビット線セレクタ）８１を有する。詳細にはシリアルビット線ｂｌ＿ｓは、複数行を１組として１つのシリアルビット線セレクタ８１に接続する。第４データ線選択手段８には、シリアルデータ用行指定アドレスＡｄｄｒ＿３が入力される。シリアルデータ用行指定アドレスＡｄｄｒ＿３は例えば２ビットとする。
【００４２】
シリアルデータ入出力制御回路２は、第３データ線選択手段３に接続し、読み出しまたは書き込みのビット開始位置指定信号Ａｃｔ＿ｓｅｔおよびデータの読み出し方向を指定するＬＳＢ／ＭＳＢ選択信号ＬＭ＿ＳＥＬが入力される。
【００４３】
パラレルデータ入出力回路６は、第２データ線選択手段５に接続し、書き込みおよび読み出しを制御するパラレルデータ用ライトイネーブルＰ＿ＷＥおよびパラレルデータ用リードイネーブルＰ＿ＲＥが入力される。
【００４４】
シリアルデータ入出力回路９は、第４データ線選択手段８に接続し、書き込みおよび読み出しを制御するシリアルデータ用ライトイネーブルＳ＿ＷＥおよびシリアルデータ用リードイネーブルＳ＿ＲＥが入力される。
【００４５】
またパラレルビット線セレクタ５１には、パラレルデータ入出力回路６を介してパラレルデータ伝送用配線１１が接続する。パラレルデータ伝送用配線１１は、パラレルビット線セレクタ５１に対応し、これと同数設けられる。
【００４６】
シリアルビット線セレクタ８１には、シリアルデータ入出力回路９を介してシリアルデータ伝送用配線１２が接続する。シリアルデータ伝送用配線１２は、シリアルビット線セレクタ８１に対応し、これと同数設けられる。
【００４７】
図２を参照して、本実施形態のメモリセル４００について説明する。図２（Ａ）はメモリセルアレイ４を構成する複数のメモリセル４００の概略を示す回路図であり、図２（Ｂ）は、１つのメモリセル４００の一例を示す回路図である。
【００４８】
パラレルワード線ｗｌとパラレルビット線ｂｌが直交して延在し、パラレルワード線ｗｌに直交してシリアルワード線ｗｌ＿ｓが延在し、パラレルビット線ｂｌに直交してシリアルビット線ｂｌ＿ｓが延在する。
【００４９】
メモリセル４００は、パラレルワード線ｗｌおよびパラレルビット線ｂｌの交点に配置され、フリップフロップ回路を構成するトランジスタＴｒ１、Ｔｒ２に加えてパストランジスタＴｒ３、Ｔｒ４を接続する。トランジスタＴｒ１、Ｔｒ２はゲートがパラレルワード線ｗｌに接続し、それぞれのソース（またはドレイン）が、２本のパラレルビット線ｂｌにそれぞれ接続する。パストランジスタＴｒ３、Ｔｒ４はゲートがシリアルワード線ｗｌ＿ｓに接続し、それぞれのソース（またはドレイン）が２本のシリアルビット線ｂｌ＿ｓにそれぞれ接続する。パストランジスタＴｒ３、Ｔｒ４のドレイン（またはソース）は、フリップフロップ回路のトランジスタＴｒ１、Ｔｒ２のドレイン（またはソース）に接続する。
【００５０】
図２（Ｂ）を参照し、パラレルデータは、パラレルワード線ｗｌがＨレベルのとき、パラレルビット線ｂｌに伝送される。これにより、メモリセル４００に対して１ビットの書き込みまたは読み出しが可能となる。またシリアルデータは、シリアルワード線ｗｌ＿ｓがＨレベルのとき、シリアルビット線ｂｌ＿ｓに伝送される。これにより、メモリセル４００に対して１ビットの書き込みまたは読み出しが可能となる。
【００５１】
このメモリセル４００によりメモリセルアレイ４を構成した場合、行方向に並ぶメモリセル４００は、パラレルワード線ｗｌを、列方向に並ぶメモリセル４００はシリアルワード線ｗｌ＿ｓをそれぞれ共有する。したがって、行列状に配置されたメモリセル４００の、行方向と列方向の２種類の方向でデータの読み出しと書き込みが可能になる。
【００５２】
例えば、行方向に１ワード分のデータを格納した場合、列方向にデータを読み出すとパラレルデータの１ビット分を読み出すことができる。
【００５３】
尚、ここではＳＲＡＭを例に示しているので、パラレルビットラインｂｌおよびシリアルビットラインｂｌ＿ｓは１つのメモリセル４００に対して２本配置される。
【００５４】
このように本実施形態では、各メモリセル４００に対して行方向と列方向でアクセスすることができ、パラレルデータおよびシリアルデータ（ディジットシリアルデータ）のいずれでも読み出しおよび書き込みが可能である。そして更に、各メモリセル４００のアドレスの割り当てを工夫することにより、複数のメモリセル４００に対して同時にアクセスすることができる。これにより、１つのメモリセルアレイ４に対して複数のディジットシリアルデータを同時に入力または出力することができる。以下これについて説明する。
【００５５】
図３から図５は、本実施形態のメモリセル４００に割り当てられたアドレスとそのアクセス方法の一例を示す図である。図３および図４は、メモリセル４００に割り当てられたアドレスを説明する図であり、図５は、パラレルデータおよびシリアルデータメモリセル４００を参照する方法を示す。メモリセル４００は１６行１６列に配置されるとする。
【００５６】
図３の如く、本実施形態の場合、メモリセル４００は６ビットのアドレスが割り当てられる。
【００５７】
同じメモリセル４００であるが、パラレルデータとシリアルデータで参照するアドレス（ビット位置）が異なっている。すなわち、パラレルデータを参照する場合は６ビットのパラレルデータ用指定アドレスＰ＿Ａｄｄｒである。パラレルデータ用指定アドレスＰ＿Ａｄｄｒの上位２ビットはパラレルデータの列を選択する際に使用するパラレルデータ用列指定アドレスＡｄｄｒ＿１である。また下位４ビットはパラレルデータの行を選択する際使用されるにパラレルデータ用行指定アドレスＡｄｄｒ＿０である。
【００５８】
一方、シリアルデータを参照する場合は４ビットのシリアルデータ用指定アドレスＳ＿Ａｄｄｒを用いる。つまり、シリアルデータ用指定アドレスＳ＿Ａｄｄｒの上位２ビットはシリアルデータの列を選択する際に使用されるシリアルデータ用列指定アドレスＡｄｄｒ＿２であり、３ビット目および４ビット目が、シリアルデータの行を選択する際に使用されるシリアルデータ用行指定アドレスＡｄｄｒ＿３である。
【００５９】
つまり、本実施形態ではパラレルデータ用に割り当てられた行アドレスの上位ビットと、シリアルデータ用に割り当てられた行アドレスを同一とし、シリアルデータ用行指定アドレスＡｄｄｒ＿３はパラレルデータ用行指定アドレスＡｄｄｒ＿０の上位２ビットと同一のアドレスを使用する。
【００６０】
また、シリアルデータ用に割り当てられた列アドレスとパラレルデータ用に割り当てられた列アドレスを同一とし、シリアルデータ用列指定アドレスＡｄｄｒ＿２とパラレルデータ用列指定アドレスＡｄｄｒ＿１は同一のアドレスを使用する。
【００６１】
図４の如く、メモリセル４００は、例えば１６行×１６列に配置される。図において、点線、細線、一点鎖線、二点鎖線の枠は図３の枠と一致させた。
【００６２】
本実施形態では、シリアルデータで処理を行う場合、連続したデータでの処理を可能にする必要があるため、アドレスの割り当てを工夫する。
【００６３】
パラレルデータの行は、複数行（例えば４行）を１組としたグループ（一点鎖線の枠）と、各メモリセル４００を示す細線の枠で選択できるようアドレスを割り当てる。つまり４ビットのパラレルデータ用行指定アドレスＡｄｄｒ＿０の上位２ビットで細線の枠のアドレスを参照し、下位２ビットで一点鎖線の枠のアドレスを参照できるようアドレスを割り当てる。
【００６４】
そして、パラレルデータの列は、点線の枠で選択できるようアドレスを割り当てる。つまりパラレルデータ用列指定アドレスＡｄｄｒ＿１で点線の枠のアドレスを参照できるよう、アドレスを割り当てる。なお、後述するがパラレルデータの列は、第２データ線選択手段５により複数列（例えば４列）１組でグループ化されており、１つのパラレルデータ用列指定アドレスＡｄｄｒ＿１により点線の枠の複数列（各組１列）が選択できる。
【００６５】
尚、パラレルデータ用に割り当てられたアドレスの配置の変更は、パラレルデータ伝送用配線（ここでは不図示）を変更する。
【００６６】
一方、シリアルデータの行は、二点鎖線の枠で選択できるよう、つまりシリアルデータ用行指定アドレスＡｄｄｒ＿３で二点鎖線の枠のアドレスを参照できるようアドレスを割り当てる。また列は、点線の枠で選択できるよう、つまりシリアルデータ用列指定アドレスＡｄｄｒ＿２で点線の枠のアドレスを参照できるよう、アドレスを割り当てる。
【００６７】
これも後述するが、シリアルデータの行は、第４データ線選択手段８により複数行（例えば４行）１組でグループ化されており、１つのシリアルデータ用行指定アドレスＡｄｄｒ＿３によって、組毎に１行が選択される。シリアルデータ用行指定アドレスＡｄｄｒ＿３は各組何行目を選択するかの信号にデコードされる。
【００６８】
シリアルデータの行も同様に、第３データ線選択手段３によって、複数列（例えば４列）１組でグループ化されており、シリアルデータ用列指定アドレスＡｄｄｒ＿２で１列を選択する。これにより、選択された列の各組の同じ行に配置された複数のメモリセル４００を同時にアクセスすることができる。
【００６９】
図５は、パラレルデータおよびシリアルデータでのメモリセル４００とアクセス方法を示す。アドレスの割り当ては図４と同様である。
【００７０】
図５（Ａ）がパラレルデータの場合であり、例えば、パラレルデータ用行指定アドレスＡｄｄｒ＿０を“００００”とし、パラレルデータ用列指定アドレスＡｄｄｒ＿１を“００”とする。
【００７１】
一点鎖線の枠で囲まれた４行１組は、パラレルデータ用行指定アドレスＡｄｄｒ＿０の下位２ビットで参照するアドレスが一致する組である。つまりパラレルデータ用行指定アドレスＡｄｄｒ＿０により、一点鎖線の枠で囲まれ、割り当てられたアドレスの１ビット目および２ビット目が“００”の１組（４行）を選択する(ａ)。その後、パラレルデータ用列指定アドレスＡｄｄｒ＿１により点線の枠で囲まれたメモリセル４００のうち、割り当てられたアドレスの５ビット目および６ビット目が同一のアドレス“００”である複数列を選択する。詳細には、メモリセル４００が４列１組でグループ化されているので、各組毎に１列目を選択する。
【００７２】
これにより、太実線の枠で囲まれた、４個×複数列のメモリセル４００が選択される(ｂ)。更に、パラレルデータ用行指定アドレスＡｄｄｒ＿０の上位２ビットによって太線の枠内の各メモリセル４００のうち割り当てられたアドレスの３ビット目および４ビット目が“００”である複数個（各組１個）のメモリセル４００を選択する。これによりハッチングで示すメモリセル４００が選択され(ｃ)、パラレルデータの読み出しまたは書き込みを行う。
【００７３】
つまり、所定のワード幅のパラレルデータを書き込む場合には、ハッチングを付した複数のメモリセル４００に、１ワードを分配して格納する。また読み出す場合にはハッチングを付したメモリセル４００をアクセスし、各メモリセル４００のビットを結合して１ワードのデータの読み出しを行う。この詳細については後述する。
【００７４】
一方、図５（Ｂ）はシリアルデータをアクセスする場合であり、例えば、シリアルデータ用行指定アドレスＡｄｄｒ＿３（パラレルデータ用行指定アドレスＡｄｄｒ＿０の上位２ビットと同一）を“００”とし、シリアルデータ用列指定アドレスＡｄｄｒ＿２を“０１”とする。これらも、各組毎に何行目あるいは何列目を選択するかの信号にデコードされる。
【００７５】
シリアルデータ用列指定アドレスＡｄｄｒ＿２により、点線の枠で囲まれたメモリセル４００の各組（４列１組）毎に１列目を選択する。これにより、割り当てられたアドレスの５ビット目および６ビット目が同一（“００”）の複数列のメモリセルが選択される(ａ)。次にシリアルデータ用行指定アドレスＡｄｄｒ＿３により、４行１組の各組毎に二点鎖線の枠で囲んだ２行目を選択する。これにより割り当てられたアドレスの３ビット目および４ビット目が同一のアドレス（“０１”）の複数行のメモリセル４００が選択される(ｂ)。このようにして、ハッチングで示す如く、１列につき１つのシリアルデータ用行指定アドレスＡｄｄｒ＿３により、複数個のメモリセル４００(太線：ｃ)を選択する。
【００７６】
つまり、これらにそれぞれシリアルデータ伝送用配線を接続することにより、１列ごとに１つのメモリセルアレイ４から同時に複数個（ここでは４個）のディジットシリアルデータを読み出しまたは書き込みを行うことができる。
【００７７】
図６から図８と図１を参照し、本実施形態のメモリ１００の動作について説明する。
【００７８】
メモリ１００は、図１に示すものと同様であるが、メモリセルアレイ４は、一例として１６行×１６列とする。また、１ワードのデータのビット幅を４ビットとし、データの出力数はパラレルデータは１エントリとする。シリアルデータの出力数は、尚本実施形態では変更可能であるが、まず４エントリとして動作を説明する。
【００７９】
図１を参照し、パラレルデータＰはパラレル行デコーダ１により１行が選択され、第２データ線選択手段（パラレル列デコーダ５０、パラレルビット線セレクタ５１ａ〜５１ｄ）により４列（各組１列）が選択されて、４個のメモリセル４００にアクセスできる（図５（Ａ）参照）。以下詳細に説明する。
【００８０】
パラレル行デコーダ１には４ビットのパラレルデータ用行指定アドレスＡｄｄｒ＿０が入力される。パラレル行デコーダ１はパラレルデータ用行指定アドレスＡｄｄｒ＿０により、１６行の中から１行を選択する。
【００８１】
図６は、第２データ線選択手段５の拡大図である。
【００８２】
図６（Ａ）の如くパラレル列デコーダ５０には、パラレルデータ用列指定アドレスＡｄｄｒ＿１が入力される。パラレルデータ用列指定アドレスＡｄｄｒ＿１は２ビットであるが、パラレル列デコーダ５０によって４ビットにデコードされる。この４ビットの信号により４列１組のうちどの列を選択し、パラレルデータ入出力回路６に接続するかを制御する。
【００８３】
第２データ線選択手段５は、複数（ここでは４個）のパラレルビット線セレクタ５１ａ〜５１ｄを有する。パラレルビット線セレクタ５１ａ〜５１ｄは、メモリセル４００の４列を１組として各組毎に設けられる。４本のアドレス信号線１３はパラレルビット線セレクタ５１ａ〜５１ｄに接続する。
【００８４】
メモリセル４００は、図３の如くアドレスが割り当てられており、列の選択では各組ごとにアドレスの一部が共有できる。つまり同一のパラレルデータ用列指定アドレスＡｄｄｒ＿１によりパラレルビット線セレクタ５１ａ〜５１ｄで同一の列が選択できる。例えば、パラレルデータ用列指定アドレスＡｄｄｒ＿１が“０１”の場合、パラレル列デコーダ５０により“０１００”にデコードされ、４本のアドレス信号線１３にそれぞれ入力される。そして各組の２列目が選択される。このとき、選択された２列目のメモリセル４００の３ビット目および４ビット目は同一アドレス“０１”（図４：細線）に割り当てられており、１エントリのデータで１ワード＝４ビットを処理することができる。
【００８５】
尚、パラレルデータのアクセスを多ポートにすることにより、１エントリ×ポート数のデータを処理できる。また、１組の列数を変更することにより、ワード幅を変更できる。
【００８６】
図６（Ｂ）は、２列を１組とした場合を示す。この場合は２列のうちいずれを選択するかを制御すればよいので、アドレス信号線１３は２本でよく、パラレルデータ用列指定アドレスＡｄｄｒ＿１は１ビットとなる。そして１エントリのデータで１ワード＝８ビットを処理することができる。
【００８７】
すなわち、一度に処理できるデータ量は、（メモリセル４００列数／１組に割り当てる列数）ビットである。
【００８８】
図１を参照し、パラレルデータ入出力回路６は、データの方向を指定する。第２データ線選択手段５（パラレルビット線セレクタ５１ａ〜５１ｄ）では、各組毎にどの列にデータを伝送するかを制御し、パラレルデータ入出力回路６ではデータの方向（読み出しか書き込み）を制御する。また、パラレルデータ入出力回路６は、センスアンプによって２ビットの電位差情報からメモリセル４００の値を判断し、０か１に変換する。ここで２ビットの電位差情報は、各メモリセル４００が接続する２本のパラレルビット線ｂｌに伝達する２ビットである（図２（Ｂ）参照）。
【００８９】
データの方向は、パラレルデータ用ライトイネーブルＰ＿ＷＥおよびパラレルデータ用リードイネーブルＰ＿ＲＥにより制御する。パラレルデータ用ライトイネーブルＰ＿ＷＥ＝１のとき、２本のパラレルビット線ｂｌにデータを伝送し、１つのメモリセル４００にデータを格納する。また、パラレルデータ用リードイネーブルＰ＿ＲＥ＝１のとき、アドレスで指定されたメモリセル４００の２本のパラレルビット線ｂｌからデータを読み出す。
【００９０】
シリアルデータの入出力は、シリアル入出力制御回路２によりシリアルデータの読み出し開始位置を決定し、第３データ線選択手段３により１列を選択し、第４データ線選択手段８により複数行（各組１行）を選択する。これにより複数個のメモリセルついてシリアルデータの入出力が可能となる。以下詳細に説明する。
【００９１】
図７は、シリアル入出力制御回路２および第３データ線選択手段３を示す拡大図である。
【００９２】
本実施形態のシリアル入出力制御回路２は、読み出しまたは書き込みのビット開始位置指定信号Ａｃｔ＿ｓｅｔをデコードすることにより、シリアルデータを読み出す（書き込む：以下同様）開始位置を決定する。ＬＳＢ／ＭＳＢ選択信号ＬＭ＿ＳＥＬは、データを読み出す方向を指定する。
【００９３】
ビット開始位置指定信号Ａｃｔ＿ｓｅｔは２ビットで入力され、いずれか１ビットが“１”の４ビットの信号にデコードされる。例えば入力が“００”は“１０００”にデコードされ、“０１”は“０１００”、“１０”は“００１０”、“１１”は“０００１”にデコードされる。
【００９４】
第３データ線選択手段３には、２ビットのシリアルデータ用列指定アドレスＡｄｄｒ＿２が入力される。シリアルデータ用列指定アドレスＡｄｄｒ＿２は２ビットであるが、シリアル列デコーダ３０によって、ビット開始位置指定信号Ａｃｔ＿ｓｅｔと同様に４ビットにデコードされる。この４ビットの信号によりどの列を選択し、シリアル入出力制御回路２に接続するかを制御する。
【００９５】
第３データ線選択手段３は、複数（ここでは４個）のシリアルワード線セレクタ３１ａ〜３１ｄを有する。シリアルワード線セレクタ３１ａ〜３１ｄは、メモリセル４００の４列を１組として各組毎に設けられる。デコードされた４ビットの信号が伝送される４本のアドレス信号線１４は、シリアルワード線セレクタ３１ａ〜３１ｄに接続する。
【００９６】
メモリセル４００は、図３の如くアドレスが割り当てられており、各組ごとにアドレスの一部が共有できる。つまり同一のシリアルデータ用列指定アドレスＡｄｄｒ＿２によりシリアルワード線セレクタ３１ａ〜３１ｄで同一の列が選択できる。例えば、シリアルデータ用列指定アドレスＡｄｄｒ＿２が“０１”の場合、シリアル列デコーダ３０により“０１００”にデコードされ、４本のアドレス信号線１４にそれぞれ入力される。そして各組の、この場合右から２列目が選択される。この選択された列は、５ビット目および６ビット目に同じアドレスが割り当てられた列（図４：点線の枠）である。ここでは、選択された２列目のメモリセル４００の５ビット目および６ビット目は同一アドレス“１０”に割り当てられている。尚、図では１行分のメモリセル４０１、４０２、４０３、４０４のみ示しているが、これらと同列のメモリセル４００が全て選択されている。
【００９７】
シリアルワード線セレクタ３１ａ〜３１ｄが２列目を選択した状態で、後述の第４データ線選択手段８により複数行（４行１組で各組１行）が選択される。例えば各組の１行目が選択された場合、太枠のメモリセル４０１、４０２、４０３、４０４が選択される。選択された行は、図４（Ｂ）の二点鎖線の枠で囲まれた行であり、ここでの図示は省略するが他の組の１行目も同様に選択されている。
【００９８】
この状態で、シリアル入出力制御回路２によって、シリアルワード線セレクタ３１ａ〜３１ｄのいずれか１つ（１組１列）が選択される。すなわち、ビット開始位置指定信号Ａｃｔ＿ｓｅｔが例えば“００”の場合、“１０００”にデコードされ、１組目のシリアルワード線セレクタ３１ａが選択される。これにより、シリアルワード線セレクタ３１ａが選択する２列目のメモリセル４０１が選択される。このとき、４行１組毎に、１行目でシリアルワード線セレクタ３１ａが選択する２列目のメモリセルが選択されている（図４（Ｂ）太枠参照）。従って、シリアルデータ入出力回路９に４本のシリアルデータ伝送用配線を接続することにより、１つのメモリセルアレイ４から同時に複数（４個）のディジットシリアルデータを入出力することができる。
【００９９】
シリアル入出力制御回路２から出力される制御信号は１サイクル毎である。したがって、次のサイクルでは各組２列目、各組１行目の選択はそのままに、シリアル入出力制御回路２内で２組目のシリアルワード線セレクタ３１ｂを選択する信号が生成され、４行１組毎に、シリアルワード線セレクタ３１ｂが選択する１行目２列目のメモリセル４０２が選択される。
【０１００】
ビット開始位置指定信号Ａｃｔ＿ｓｅｔを一度指定することによって、順番に全てのシリアルワード線セレクタ３１ａ〜３１ｄが選択されると、新たなシリアルデータ用列指定アドレスＡｄｄｒ＿２によって、各組から１列が選択され、シリアルデータ用行指定アドレスＡｄｄｒ＿３によって各組から１行が選択される。
【０１０１】
尚、説明は省略したが、シリアル入出力制御回路２は、クロックに同期しているため、システムクロックとシステムリセットが必要である。
【０１０２】
上記の如く、シリアルワード線ｗｌ＿ｓを１サイクル毎に順番にアクティブにすることで、シリアルデータの読み書きを制御しているため、シリアルワード線ｗｌ＿ｓをアクティブにする方向を制御すればシリアルデータを読み書きする方向を指定することができる。
【０１０３】
データを読み書きする方向を指定するには、シリアル用入出力制御回路２にどちらの方向から処理をするかを指定する信号（ＬＳＢ、ＭＳＢ選択信号ＬＭ＿ＳＥＬ）を入力する。これにより、シリアルデータを読み書きする方向を任意に指定できる。つまり、ＬＳＢ（Least  Significant  bit：最下位ビット）およびＭＳＢ（Most  Significant  bit：最上位ビット）のどちらからでも読み書きすることができる。
【０１０４】
また、読み出し開始位置を指定し、データの一番端まで読み終えた後、まだ読み終えていないデータの先頭から読み出すことでデータのシフトまたはローテートを実現する。読み出しデータのシフト方法はシリアルデータ用リードイネーブル信号Ｓ＿ＲＥを使用して行う。
データのシフト方法は読み出し開始位置を指定し、シリアルデータ用リードイネーブル信号Ｓ＿ＲＥが”１”（Ｈレベル）の時のみデータを読み出させる。シリアルデータ用信号が”０”（Ｌレベル）のときは、メモリ１００外のシステム、あるいは装置で判断するなどし、メモリ１００からの出力は０であるとすることで実現できる。
【０１０５】
図８は、第４データ線選択手段８の拡大図である。
【０１０６】
図８（Ａ）の如くシリアル行デコーダ８０には、シリアルデータ用行指定アドレスＡｄｄｒ＿３が入力される。シリアルデータ用行指定アドレスＡｄｄｒ＿３は２ビットであるが、シリアル行デコーダ８０によって４ビットにデコードされる。この４ビットの信号によりどの列を選択し、シリアルデータ入出力回９に接続するかを制御する。
【０１０７】
第４データ線選択手段５は、複数（ここでは４個）のシリアルビット線セレクタ８１ａ〜８１ｄを有する。シリアルビット線セレクタ８１ａ〜８１ｄは、メモリセル４００の４行を１組として各組毎に設けられる。４本のアドレス信号線１５はシリアルビット線セレクタ８１ａ〜８１ｄに接続する。
【０１０８】
メモリセル４００は、図３の如くアドレスが割り当てられており、各組ごとにアドレスの一部が共有できる。つまり同一のシリアルデータ用行指定アドレスＡｄｄｒ＿３によりシリアルビット線セレクタ８１ａ〜８１ｄで同一の列が選択できる。例えば、シリアルデータ用行指定アドレスＡｄｄｒ＿３が“０１”の場合、シリアル行デコーダ８０により“０１００”にデコードされ、４本のアドレス信号線１５にそれぞれ入力される。そして各組の２行目が選択される。このとき、選択された２行目のメモリセル４００の３ビット目および４ビット目は同一アドレス（図４（Ｂ）の二点鎖線の枠）に割り当てられている。すなわち、図８で示したように、シリアルデータ入出力制御回路２と第３データ線選択手段３によって１列を選択することにより、交差した位置にある４つのメモリセルにアクセス可能となり、４ビットのシリアルデータを同時に処理することができる。
【０１０９】
つまり、シリアルビット線セレクタ８１ａ〜８１ｄの構成（１組の行数）を変更することにより、同時に処理するシリアルデータの数を変更できる。
【０１１０】
図８（Ｂ）は、２行を１組とした場合を示す。この場合は２行のうちいずれを選択するかを制御すればよいので、アドレス信号線１５は１本でよく、シリアルデータ用行指定アドレスＡｄｄｒ＿３は１ビットとなる。これにより、１度に処理するシリアルデータの数を８個（８ビット）に変更でき、容易にバンド幅を調整することができる。
【０１１１】
すなわち、一度に処理できるシリアルデータの数は、（メモリセル行数／１組に割り当てる行数）個（ビット）であり、メモリセルアレイの行数が最大である。
【０１１２】
シリアルデータ入出力回路９の動作は、パラレルデータ入出力回路６と同様である。すなわち、シリアルデータ入出力回路９は、第４データ線選択手段８（シリアルビット線セレクタ８１ａ〜８１ｄ）に接続し、シリアルデータ用ライトイネーブルＳ＿ＷＥおよびシリアルデータ用リードイネーブルＳ＿ＲＥによりデータの方向を制御する。また、センスアンプによって２ビットの電位差情報からメモリセル４００の値を判断し、０か１に変換する。ここで２ビットの電位差情報は、各メモリセル４００が接続する２本のシリアルビット線ｂｌ＿ｓに伝達する２ビットである（図２（Ｂ）参照）。これ以外はパラレルデータ入出力回路６と同様であるので説明は省略する。
【０１１３】
このように、本実施形態のメモリ１００は、パラレルデータ用列指定アドレスＡｄｄｒ＿１とシリアルデータ用列指定アドレスＡｄｄｒ＿２を同一のアドレスとし、シリアルデータ用行指定アドレスＡｄｄｒ＿３をパラレルデータ用行指定アドレスＡｄｄｒ＿０の上位２ビットと同一にすることにより、１つのメモリセルアレイ４でパラレルデータの入出力およびシリアルデータの入出力が可能である。また、格納されたパラレルデータをシリアルデータで読み出すことができ、その逆も可能である。更に１つのメモリセルアレイ４において同時に複数個（ビット）のディジットシリアルデータを処理することができる。
【０１１４】
つまり、このメモリセルアレイ４を複数配置することにより、任意のディジット幅Ｎｄの複数のシリアルデータを同時に処理することもできる。以下これについて説明する。
【０１１５】
図９から図１２は第２の実施形態を示す。第２の実施形態は、ディジット幅Ｎｄの複数のシリアルデータを同時処理する場合であり、その一例として、メモリ１００に１ワードＮビットのパラレルデータを格納し、ディジット幅Ｎｄで出力する場合について説明する。
【０１１６】
ディジット幅Ｎｄのシリアルデータを処理する場合には、第１の実施形態のメモリ１００を、Ｎｄ個使用する。そして１ワードのパラレルデータをＮｄ個のメモリ１００に分配して格納する。
【０１１７】
図９は、Ｎｄ個のメモリ１００に１ワードのパラレルデータを分配して格納する方法を示す。
【０１１８】
Ｎｄ個のメモリメモリ１００＿ｉ（ｉ＝１、２・・Ｎｄ）を並べ、一つ目のメモリ１００＿１には、１ワードの所定のビット位置のみを格納する。ここで所定のビット位置とは、一つ目のメモリ１００＿１の場合、Ｎｄ×ｉの数列式でｉに０から始まる自然数を代入した計算結果により得られる。つまり、１ワードのビット位置Ｎｄ×ｉビットのみをメモリ１００＿１に格納する。
【０１１９】
同様に二つ目のメモリ１００＿２には、同じ１ワードのビット位置Ｎｄ×ｉ＋１ビットのみ、三つ目のメモリ１００＿３には、ビット位置Ｎｄ×ｉ＋２ビットのみ、・・・Ｎｄ個目のメモリ１００＿Ｎｄにはビット位置Ｎｄ×ｉ＋（Ｎｄ−１））ビットのみを格納する。
【０１２０】
例をあげると、ディジット幅Ｎｄ＝４のシリアルデータを出力する場合、４つのメモリ１００＿１から１００＿４を使用する。この場合、一つ目のメモリ１００＿１は、４ｉであるので、１ワードのビット位置｛０，４，８，１２・・・｝のデータをメモリセル４００に格納する。二つ目のメモリ１００＿２は、４ｉ＋１なので、ビット位置｛１，５，９，１３・・・｝ビットを格納し、三つ目のメモリ１００＿３は４ｉ＋２となるので、ビット位置｛２，６，１０，１４・・・｝ビットを格納し、４つ目のメモリ１００＿４では４ｉ＋３となるので、ビット位置｛３，７，１１，１５・・・｝ビットをそれぞれ格納する。このような分配は、パラレルデータ伝送用配線１１によって行う。
【０１２１】
このような方法で格納されたメモリ１００＿１〜１００＿Ｎｄを、矢印の如く列方向から参照すると、ビット位置が連続する。つまり一つ目のメモリ１００＿１でビット位置０ビットが格納されている列を参照すると、二つ目のメモリ１００＿２では同列にビット位置１ビットが格納され、三つ目のメモリ１００＿３はビット位置２ビットが格納されている。Ｎｄ個目のメモリ１００＿Ｎｄにはビット位置（Ｎｄ−１）ビットが格納されていることになる。
【０１２２】
つまり、各メモリ１００から１個のディジットシリアルデータを読み出した場合、ビット位置０ビットから、ビット位置（Ｎｄ−１）ビットまで同時に読み出すことができる。従って各メモリ１００に接続するシリアルデータ伝送用配線を並べることで、ディジット幅Ｎｄのシリアルデータを読み出すことができる。
【０１２３】
また１つのメモリ１００については、第１の実施形態の如く、アドレスの一部を共通にすることにより、複数のディジットシリアルデータを処理することができる。例えば、図のごとく各メモリ１００毎にハッチングを付したメモリセル４００を同時にアクセスできるので、１つのメモリ１００から複数のディジットシリアルデータを同時に出力できる。従って、メモリ１００＿１〜１００＿Ｎｄにシリアルデータ伝送用配線をそれぞれ複数接続し、メモリ１００＿１〜１００＿Ｎｄから出力されるＮｄ個のディジットシリアルデータが連続するようにシリアルデータ伝送用配線を並べることで、ディジット幅Ｎｄの複数のシリアルデータを同時に処理することが可能になる。
【０１２４】
図１０を参照し、より具体的に説明する。ここでは、１ワード３２ビットのパラレルデータをメモリ１００に格納し、ディジット幅Ｎｄ＝２で出力する場合を例に示す。メモリセルアレイ４は１６行×１６列で構成されるとする。メモリ１００は、第１の実施形態と同様であり、アドレスは図３の如く各メモリセル４００に割り当てられている。図示は省略するが、パラレルビット線ｂｌは例えば４列１組で４つのパラレルビット線セレクタ５１ａ〜５１ｄに接続している。また、シリアルビット線ｂｌ＿ｓは、４行１組で４つのシリアルビット線セレクタ８１ａ〜８１ｄにそれぞれ接続し、シリアルワード線ｗｌ＿ｓは、４列１組で４つのシリアルワード線セレクタ３１ａ〜３１ｄにそれぞれ接続する（図１参照）。
【０１２５】
ディジット幅Ｎｄ＝２であるので、２個のメモリ１００＿１、メモリ１００＿２を使用する。各メモリセル４００内の数字は、１ワードのビット位置を示す。すなわち、メモリ１００＿１には１ワードの偶数ビット目を、メモリ１００＿２には１ワードの奇数ビット目を分配して格納する。他の１ワードのデータも、同様にそれぞれのメモリ１００＿１、１００＿２の同じ行、同じ列の位置に分配して格納される。
【０１２６】
各メモリセルへ４００の格納方法は、第１の実施形態と同様である。パラレル行デコーダで選択されたパラレルワード線ｗｌと、パラレルビット線セレクタ５１ａ〜５１ｄで選択されたパラレルビット線ｂｌの交点のメモリセル４００に格納される。
【０１２７】
例えばメモリ１００＿１について、シリアルデータを読み出す場合、シリアルワード線セレクタ３１ａ〜３１ｄは、入力されたシリアルデータ用列指定アドレスＡｄｄｒ＿２により、それぞれ４列１組のメモリセルの中から１列（×４組）を選択する（図４（Ｂ）点線）。そしてシリアルビット線セレクタ８１ａ〜８１ｄは、シリアルデータ用行指定アドレスＡｄｄｒ＿３により、４行１組のメモリセルの中から１行を選択する（図４（Ｂ）二点鎖線）。このとき、シリアルデータ用行指定アドレスＡｄｄｒ＿３で参照するメモリセルのアドレスは、シリアルビット線セレクタ８１ａ〜８１ｄの各行で共有しているため、全てのシリアルビット線セレクタ８１ａ〜８１ｄについて、１行×４組（例えば４行１組の一番上の行）が同時に選択される。
【０１２８】
この状態で、ビット開始位置指定信号Ａｃｔ＿ｓｅｔに基づくシリアル入出力制御回路２の制御により、シリアルワード線セレクタ３１ａ〜３１ｄの１つが選択され、１列×４行（１列×（１行×４組））のメモリセル４００がアクセス可能となる。そして、シリアルデータ入出力回路９に、シリアルビット線セレクタ８１ａ〜８１ｄにそれぞれ対応したシリアルデータ伝送用配線１２を接続することにより、メモリ１００＿１について、４個（１ビット×４行）のディジットシリアルデータが出力される。
【０１２９】
メモリ１００＿２はメモリ１００＿１と同一の構成であり、メモリ１００＿１と同時に処理され、メモリ１００＿２についても４個（１ビット×４行）のディジットシリアルデータが出力される。従って、メモリ１００＿１およびメモリ１００＿２のディジットシリアルデータが連続するようにシリアルデータ伝送用配線を並べることにより、ディジット幅Ｎｄ＝２の、４個のシリアルデータを同時に出力することができる。
【０１３０】
具体的には、図において列方向からメモリセルを参照すると、｛０，１｝、｛２，３｝、｛４，５｝、・・・というようにデータが連続している。このため、列方向からシリアルデータを読み出し、２つのシリアルデータ伝送用配線１２を並べることにより、２ビットのデータを同時に出力できる。
【０１３１】
ディジット幅Ｎｄ＝4でシリアルデータを処理する場合は、メモリ１００を４個使用し、1列のシリアルワード線がアクティブになった時に、０ビット目から３ビット目までのデータが同時に読み出されるようにデータを格納する。すなわち、メモリ１００の数の変更により、任意のディジット幅Ｎｄの処理が可能なメモリ１００を提供できる。またシリアルビット線セレクタ８１ａ〜８１ｄの構成（１組に割り当てる行数）の変更により、１つのメモリ１００から同時に出力されるディジットシリアルデータの数を容易に変更できる。
【０１３２】
このように、同じ列のデータを読み出すことで、ディジット単位で連続したデータを一度に読み出せるため、ディジット幅の変換を行うことができる。また、このように、ディジット単位で処理を行う場合、複数のシリアルデータを同時に処理することができるため、メモリ１００の入力および出力でのバンド幅の調整が容易に行える。従って、データのディジット幅Ｎｄを変換する前後でスループットを落とさず、また回路規模を増加させずにデータを供給することが可能になる。
【０１３３】
図１１は、図１０に示したディジット幅Ｎｄ＝２でデータを出力するメモリ１００の他の形態を示す。
【０１３４】
ディジット幅Ｎｄのシリアルデータを処理する場合、１つのメモリ１００でメモリセルアレイ４をＮｄ分割してもよい。図１３は２分割した場合である。
【０１３５】
上段のメモリセルアレイ４＿１は１ワードの偶数ビット目を格納し、下段のメモリセルアレイ４＿２は１ワードの奇数ビット目を格納する。
【０１３６】
この場合、上下のメモリセルアレイ４＿１、４＿２について、同じ行および同じ列のメモリセル４００を選択するためには以下の方法がある。第１は、図のごとく、第２データ線選択手段５をそれぞれのメモリセルアレイ４＿１、４＿２に設け、分割されたメモリセルアレイ４＿１、４＿２の両方に、シリアルワード線を共有させる。そして２つのメモリセルアレイ４＿１、４＿２の第２データ線選択手段５に入力するアドレス(パラレルデータ用列指定アドレスＡｄｄｒ＿１）を同一アドレスにする。データの書き込みは、別々に同時に行うので、２つの第２データ線選択手段５が必要であるが、第３データ線選択手段３は１つでよい。
【０１３７】
他の方法の図示は省略するが、第２は、第１データ線選択手段（パラレル用行デコーダ）１で使用するパラレルワード線、および第２データ線選択手段５で使用するシリアルワード線を共有する方法である。
【０１３８】
第３は、第４データ線選択手段８は１つであるが、それぞれのメモリセルアレイ４＿１、４＿２のビット線セレクタ８１＿１、８１＿２にも同じアドレス（シリアルデータ用行指定アドレスＡｄｄｒ＿３）を入力する方法である。
【０１３９】
これ以外は図１０の場合と同様である。ディジット幅Ｎｄを変更する場合には、メモリセルアレイ４の分割数を変更する。
【０１４０】
尚、図１０および図１１ではパラレルデータを書き込み、シリアルデータを読み出す場合を例に説明した。しかし、本実施形態のメモリセル４００は図２（Ｂ）の如くシリアルビット線ｂｌ＿ｓを使用してメモリセル４００への格納、およびパラレルワード線ｗｌを使用してメモリセル４００からの出力も可能である。つまり、パラレルデータの双方向の伝送（入出力）が可能であり、またシリアルデータの双方向の伝送（入出力）が可能である。
【０１４１】
図１２は、第２の実施形態のメモリ１００を応用例を示す。
【０１４２】
例えば異なるディジット幅同士でデータ通信する場合、第２の実施形態のメモリ１００を用いてディジット幅Ｎｄ１とディジット幅Ｎｄ２（Ｎｄ１≠Ｎｄ２）を変換することができる。つまり、ディジット幅Ｎｄ１をワード幅Ｎに変換するメモリ１００＿１と、同じワード幅Ｎをディジット幅Ｎｄ２に変換するメモリ１００＿２を使用する。
シリアルデータＳ１１は、メモリ１００＿１にＮｄ１ビットずつ書き込む。そしてメモリ１００＿１から所定のワード幅ＮでパラレルデータＰ１０を読み出し、これをメモリ１００＿２に書き込む。メモリ１００＿２からＮｄ２ビットずつシリアルデータＳ１２を出力することによりディジット幅Ｎｄ１からディジット幅Ｎｄ２に変換することができる。またこの逆の変換も同様に実施できる。
【０１４３】
図１３および図１４は、第３の実施形態を示す。第３の実施形態は、シリアルワード線ｗｌ＿ｓの配線パターンを変更し、ワード幅Ｎのデータの書き込みと、シリアルデータの読み込みでパイプライン化を可能にした場合である。
【０１４４】
まず、図１３は、メモリセル４１０を示す回路図である。第４の実施形態では、シリアルデータワード線ｗｌ＿ｓを曲折して延在する。
【０１４５】
すなわち、１本のシリアルワード線ｗｌ＿ｓは、行が並ぶ方向（行方向）および列が並ぶ方向（列方向）に曲折して延在し、階段状に配置される。シリアルワード線ｗｌ＿ｓは行方向ではパラレルワード線と平行に延在し、列方向ではシリアルビット線ｂｌ＿ｓ、パラレルワード線ｗｌと平行に延在する。そして、シリアルビット線ｂｌ＿ｓおよびパラレルビット線ｂｌと直交する。従って、１本のシリアルワード線ｗｌ＿ｓに接続するメモリセル４００は、斜め方向に配置される。これ以外の構成は、第１の実施形態（図２（Ｂ））と同様であるので、説明は省略する。
【０１４６】
次に図１４を参照し、第３の実施形態の動作について説明する。
【０１４７】
図１４において、メモリセル４００は６行５列に配置され、矢印がワード単位でのパラレルデータＰ１〜Ｐ９の書き込みを示し、ハッチングを付したメモリセル４００がシリアルデータＳ１〜Ｓ１０での読み出しを示す。
【０１４８】
メモリ１００の構成(アドレスの割り当て方法)およびメモリの動作は（メモリセルのアクセス方法）は第１の実施形態と同様であるので説明は省略する。
【０１４９】
シリアルワードｗｌ＿ｓを曲折して階段状に配線することで、ワード単位でパラレルデータを書き込みつつシリアルデータを読み出すことができる。この場合、シリアルデータは階段状に読み出される。
【０１５０】
このような処理を実現するには、まず１ワードのパラレルデータＰ１をメモリセル４００に書き込む際、メモリセルアレイ４の１行目に格納する（１）。ワード単位でパラレルデータＰ１が一つ格納された後、次のワード単位のパラレルデータＰ２は、２行目に格納される。ここでシリアルデータＳ１の読み出しを開始する。シリアルデータＳ１を読み出す時は、ワード単位で格納されたパラレルデータＰ１の一番端（ここでは右端）のビットを１ビットだけ読み出す（２）。次のパラレルデータＰ３が、３行目に格納されると、シリアルデータＳ２の読み出しを開始する。シリアルデータＳ２の読み出し位置は、最初に読み出されたシリアルデータＳ１の列と同じ場所にある２行目のメモリセル４００のシリアルデータＳ２になる。その時１行目のデータについても読み出しを行う。このデータを読み出す位置は最初に読み出したメモリセル４００の隣の１ビットとする（３）。同様に４行目にパラレルデータＰ４の格納後、シリアルデータＳ３を読み出し、５行目にパラレルデータＰ５を格納後、シリアルデータＳ４を読み出す。更に６行目にパラレルデータＰ６を格納後、シリアルデータＳ５を読み出す（４〜６）。
【０１５１】
このようにすることで、パラレルデータの書き込みと、シリアルデータの読み込みの際に、同一のメモリセル４００のシリアルワード線ｗｌ＿ｓおよびパラレルワード線ｗｌが同時にオンにすることがないため、パラレルデータで書き込みながらシリアルデータで読み出すことができる。
【０１５２】
シリアルデータＳ５の読み出しが終わると、１行目のデータは全てシリアルデータとして読み出されるので、再び１ワードのパラレルデータＰ７を書き込むことができる（７）。このとき、シリアルデータＳ６の読み出しが全て終わっていない状況でパラレルデータＰ７を書き込むことになる。すなわち、パラレルデータＰ８書き込みの後は、シリアルデータＳ８とシリアルデータＳ７を斜め方向に２列読み出す必要がある。このため、シリアルワード線ｓ＿ｗｌを２本ずつアクティブにすることになる。これは２本のシリアルワード線ｓ＿ｗｌを１本に接続することで実現できる。
【０１５３】
図１５を参照し、第４の実施形態を説明する。第４の実施形態は、ワード幅Ｎのパラレルデータの読み出しおよび書き込みとシリアルデータの読み出しおよび書き込みを同時に処理するメモリ１００である。なお、メモリ１００の構成、メモリセルのアドレスの割り当て方法は、第１の実施形態と同様であるので、説明は省略する。
【０１５４】
パラレルデータとシリアルデータでの読み書きを同時処理するには、パラレルデータの読み書きで選択するメモリセルとシリアルデータの読み書きで選択するメモリセル４００が重複すると読み書きの処理が行えないため、両者のメモリセル４００の選択を常に排他的にする必要がある。
【０１５５】
第１の実施形態では、シリアルデータとパラレルデータでメモリセル４００の列を選択するアドレス(パラレルデータ用列指定アドレスＡｄｄｒ＿１とシリアルデータ用列指定アドレスＡｄｄｒ＿２)を共通にできる。一方、第４の実施形態では、パラレルデータのアクセスおよび、シリアルデータのアクセスのどちらの場合も行と列を指定するアドレスが必要になる。すなわち、パラレルデータとシリアルデータで同時に処理する場合、メモリセルアレイ４の列を選択するアドレス（パラレルデータ用列指定アドレスＡｄｄｒ＿１およびシリアルデータ用行指定アドレスＡｄｄｒ＿２）は必ず異なるものを使用しなければならない。この列を選択するアドレスさえ異なればパラレルデータとシリアルデータの読み書きを同時処理できる。同じ列を選択してしまうと、シリアルデータとパラレルデータでそれぞれ処理するメモリセル４００が重複してしまうため、正常に動作しないからである。
【０１５６】
図１５は、パラレルデータおよびシリアルデータで選択するメモリセルの一例を示す。例えば、パラレルデータでハッチングを付したメモリセル４００(上から３行目、各組ごとに２列目)を選択する場合、シリアルデータではパラレルデータで選択された列(×印を付した列)以外の列を選択する。なお、交差するシリアルデータワード線およびパラレルデータワード線が共にアクティブになっても問題はない。
【０１５７】
この方法により、例えばパラレルデータの書き込み処理中にシリアルデータの読み出しを行えるため、スループットの向上に大きく寄与する。
【０１５８】
以上説明した本実施形態のメモリ１００を、異なるディジット幅の装置を扱うシステムで使用することにより、ディジット幅変換回路を不要としたシステムを構築できる。システムの一例を挙げると、整数系演算器や浮動小数点演算器といった、ディジットシリアル演算器系のシステムなど、ディジット幅の異なる回路や装置を使用するシステムである。
【０１５９】
例えば、本実施形態のメモリ１００にワード幅Ｎでデータを書き込み、読み出すことでディジット幅Ｎｄを変換する。そのデータをディジットシリアル演算器で演算処理し、その結果を（ディジット幅の変換を行わず）直接メモリ１００に書き込む。そして内部あるいは外部装置にワード単位でデータを転送することができる。
【０１６０】
尚、本実施形態のメモリセル４００はＳＲＡＭを例に説明したが、これに限らず、ＤＲＡＭ（Dynamic  Random  Access  Memory）、ＭＲＡＭ（Magnetoresistive  Random  Access  Memory）、ＦＥＲＡＭ（Ferroelectric  Random  Access  Memory）など、ビット線およびワード線を使用するすべてのメモリで実施可能である。
【産業上の利用可能性】
【０１６１】
本発明は、たとえば、バンド幅が重要で、かつワードを異なるディジット幅でデータ通信する回路同士がデータを伝送するシステムのディジット幅変換装置に応用できる。また、ワード同士の演算を行うシステムにおいて、ディジットシリアル演算器とパラレル演算器の各々で処理した演算結果を相互に変換可能にするディジット幅変換機能を備えるバッファメモリなどに応用できる。
【図面の簡単な説明】
【０１６２】
【図１】本発明の半導体記憶装置を説明する概要図である。
【図２】本発明のメモリセルを説明する回路図である。
【図３】本発明のメモリセルに割り当てられたアドレスを説明する図である。
【図４】本発明のメモリセルアレイのアドレスを説明する図である。
【図５】本発明のメモリセルのアクセス方法を説明する図である。
【図６】本発明の半導体記憶装置を説明する概要図である。
【図７】本発明の半導体記憶装置を説明する概要図である。
【図８】本発明の半導体記憶装置を説明する概要図である。
【図９】本発明の半導体記憶装置を説明する概要図である。
【図１０】本発明の半導体記憶装置を説明する概要図である。
【図１１】本発明の半導体記憶装置を説明する概要図である。
【図１２】本発明の半導体記憶装置を説明する概要図である。
【図１３】本発明のメモリセルを説明する回路図である。
【図１４】本発明の半導体記憶装置を説明する概要図である。
【図１５】本発明の半導体記憶装置を説明する概要図である。
【図１６】従来技術を説明する図である。
【符号の説明】
【０１６３】
１    第１データ線選択手段
２    シリアルデータ入出力制御回路
３    第３データ線選択手段
４    メモリセルアレイ４
５    第２データ線選択手段
６    パラレルデータ入出力回路
８    第４データ線選択手段
９    シリアルデータ入出力回路
３０    シリアルデータ用列アドレスデコーダ（シリアル列デコーダ）
３１    シリアルデータ用ワード線セレクタ（シリアルワード線セレクタ）
５０    パラレルデータ用列アドレスデコーダ（パラレル列デコーダ）
５１    パラレルデータ用ビット線セレクタ（パラレルビット線セレクタ）
８０    シリアルデータ用行アドレスデコーダ（シリアル行デコーダ）
８１    シリアルデータ用ビット線セレクタ（シリアルビット線セレクタ）
４００    メモリセル４００
ｗｌ    パラレルデータワード線
ｂｌ    パラレルデータビット線
ｗｌ＿ｓ    シリアルデータワード線
ｂｌ＿ｓ    シリアルデータビット線
Ａｄｄｒ＿０    パラレルデータ用行指定アドレス
Ａｄｄｒ＿１    パラレルデータ用列指定アドレス
Ａｄｄｒ＿２    シリアルデータ用列指定アドレス
Ａｄｄｒ＿３    シリアルデータ用行指定アドレス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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