(57)【要約】【課題】ＳＯＩ基板上に形成された電界効果トランジスタのオフ電流を減少させることができる半導体装置の製造方法を提供する。【解決手段】埋め込み酸化物（ＢＯＸ）層４５１上に配置されたシリコン層４５０を有する半導体装置の製造方法において、（ａ）シリコン層４５０の一部上にゲート４０１を形成する工程と、ゲート４０１上およびゲート４０１により被覆されていないシリコン層４５０の少なくとも一部分上に絶縁層を形成する工程と、この絶縁層がシリコン層４５０の表面までエッチングされるのに十分な第１の時間で絶縁層をエッチングする工程と、第１の時間よりも長い第２の時間でシリコン層４５０をエッチングする工程とを備える。【選択図】図４
2007288202.tif 000002
【特許請求の範囲】
【請求項１】
酸化物層上に配置されたシリコン層を有する半導体装置の製造方法において、
前記シリコン層の一部上に導電層を形成する工程と、
前記導電層上および前記導電層により被覆されていない前記シリコン層の少なくとも一部分上に絶縁層を形成する工程と、
前記絶縁層が前記シリコン層の表面までエッチングされるのに十分な第１の時間、前記絶縁層をエッチングする工程と、
前記第１の時間よりも長い第２の時間、前記シリコン層をエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁層をエッチングする工程と、前記シリコン層をエッチングする工程は、単一の連続的なエッチング工程として行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
電界効果トランジスタを有する半導体装置の製造方法において、
酸化物層上に配置され、表面を有するシリコン層を設け、
前記シリコン層の一部分上に前記電界効果トランジスタのポリシリコンゲートを形成し、前記ポリシリコンゲートは１００ｎｍ未満の距離で離れた対向する側壁を有しており、
前記ゲート上および前記ゲートにより被覆されていない前記シリコン層の少なくとも一部分上に絶縁層を形成し、
キャリアトラップが前記シリコン層中に導入されるのに十分な量だけ、前記絶縁層とシリコン層をエッチングし、
前記電界効果トランジスタの電源電圧時における逆方向接合電流と、前記電界効果トランジスタの０．４Ｖ電圧時における順方向電流との比は、０．５よりも小さいことを特徴とする半導体装置の製造方法。
【請求項４】
前記絶縁層と前記シリコン層をエッチングする工程は、前記絶縁層が前記シリコン層の表面までエッチングされるのに十分な第１の時間、前記絶縁層をエッチングし、前記第１の時間以上の長さの第２の時間、前記シリコン層をエッチングすることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
電界効果トランジスタを含む半導体装置において、
酸化物層と、
前記酸化物層上に配置されたシリコン層と、
前記シリコン層上に配置された前記電界効果トランジスタのゲートと、
前記ゲートの対向する両側の前記シリコン層中に配置された前記電界効果トランジスタのソース領域およびドレイン領域と、
前記ゲートの対向する各側壁上に配置された絶縁スペーサとを具備し、
前記電界効果トランジスタの電源電圧時における逆方向接合電流と、前記電界効果トランジスタの０．４Ｖ電圧時における順方向電流との比は、０．５よりも小さいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを有する半導体装置及びその製造方法に関し、例えば部分的に空乏化された電界効果トランジスタのボディ電位の制御に関するものである。
【背景技術】
【０００２】
部分的に空乏化されたシリコン-オン-絶縁体（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）の性能は多くの特性により測定される。これら特性のうちの１つは、ＦＥＴのオフ電流である。オフ電流は、ＦＥＴがオフ状態のとき（即ち、ＦＥＴのゲートが低電位であるとき）ＦＥＴのソースとドレインの間を流れる電流の量である。このオフ電流は小さいほど、良い。別の特性は、電子がソースからチャネルを通ってドレインへ流れるために越えなければならないエネルギーバリアである。
【０００３】
これらの両特性は、ＦＥＴのボディ電位により影響される。ボディ電位は、ＦＥＴのチャネル下の中性領域の電位または電圧である。オフ電流に関しては、ボディ電位が高いほど、オフ電流も高い。同様に、エネルギーバリアはボディ電位の上昇と共に減少する。これは、しきい値ターンオン電圧（Ｖｔｈ）が比較的低く、それによってドレインからソースへのオフ電流が比較的大きいことを意味している。この現象は、ＤＩＢＬ(drain-induced barrier lowering）として知られている。ボディ電位が高いほど、ＤＩＢＬの悪影響は大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＦＥＴの拡張領域にキセノン（Ｘｅ）イオンを注入することによって、ＤＩＢＬの影響を減少する試みが行われている。Ｘｅイオンは、キャリアトラップをソース／ドレイン領域と空乏領域の両者で発生させ、それによって電子が越えなければならないバリアを上昇させる。しかしながら、この技術はこれまで中程度の効果しか得ることはできず、ボディ電位を大幅に低下させるものではない。また、このような技術は、オフ電流を減少させる効果を有していない。
【０００５】
部分的に空乏化されたシリコン-オン-絶縁体（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）のオフ電流を減少させるための改良された方法が必要とされている。これは、従来のＳＯＩＦＥＴよりも低いボディ電位を有するＳＯＩＦＥＴを提供することにより実現できる。ここで説明する特徴は、種々のＳＯＩＦＥＴで利用できるだけではなく、１００ｎｍより小さいゲート長を有するような短いゲート長のＳＯＩＦＥＴで特に有効であろう。
【０００６】
この説明のこれら及び他の特徴は、例示的な実施形態の以下の詳細な説明を考慮することによって明白になるであろう。
【０００７】
この発明は、前記課題に鑑みてなされたものであり、ＳＯＩ基板上に形成された電界効果トランジスタのオフ電流を減少させることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の第１実施態様の半導体装置の製造方法は、酸化物層上に配置されたシリコン層を有する半導体装置の製造方法において、前記シリコン層の一部上に導電層を形成する工程と、前記導電層上および前記導電層により被覆されていない前記シリコン層の少なくとも一部分上に絶縁層を形成する工程と、前記絶縁層が前記シリコン層の表面までエッチングされるのに十分な第１の時間、前記絶縁層をエッチングする工程と、前記第１の時間よりも長い第２の時間、前記シリコン層をエッチングする工程とを具備することを特徴とする。
【０００９】
この発明の第２実施態様の半導体装置は、電界効果トランジスタを含む半導体装置において、酸化物層と、前記酸化物層上に配置されたシリコン層と、前記シリコン層上に配置された前記電界効果トランジスタのゲートと、前記ゲートの対向する両側の前記シリコン層中に配置された前記電界効果トランジスタのソース領域およびドレイン領域と、前記ゲートの対向する各側壁上に配置された絶縁スペーサとを具備し、前記電界効果トランジスタの電源電圧時における逆方向接合電流と、前記電界効果トランジスタの０．４Ｖ電圧時における順方向電流との比は、０．５よりも小さいことを特徴とする。
【００１０】
この発明の第３実施態様の半導体装置の製造方法は、電界効果トランジスタを有する半導体装置の製造方法において、酸化物層上に配置され、表面を有するシリコン層を設け、前記シリコン層の一部分上に前記電界効果トランジスタのポリシリコンゲートを形成し、前記ポリシリコンゲートは１００ｎｍ未満の距離で離れた対向する側壁を有しており、前記ゲート上および前記ゲートにより被覆されていない前記シリコン層の少なくとも一部分上に絶縁層を形成し、キャリアトラップが前記シリコン層中に導入されるのに十分な量だけ、前記絶縁層とシリコン層をエッチングし、前記電界効果トランジスタの電源電圧時における逆方向接合電流と、前記電界効果トランジスタの０．４Ｖ電圧時における順方向電流との比は、０．５よりも小さいことを特徴とする。
【発明の効果】
【００１１】
この発明によれば、ＳＯＩ基板上に形成された電界効果トランジスタのオフ電流を減少させることができる半導体装置及びその製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１２】
添付図面を考慮に入れ、以下の説明を参照することにより、本発明及びその利点はさらに完全に理解されるであろう。同一の参照符合は同一の特徴を示している。
【００１３】
図１を参照すると、部分的に空乏化された電界効果トランジスタ（ＦＥＴ）１００を含む例示的な半導体装置が示されている。ＮＦＥＴまたはＰＦＥＴのＦＥＴ１００は、シリコン層１０１上またはその内部に形成されている。シリコン層１０１は、標準的なシリコン-オン-絶縁体（ＳＯＩ）構造の一部であり、したがって、埋め込み酸化物（ＢＯＸ）層１２０上に配置されている。ＦＥＴ１００はＳＯＩＦＥＴである。ＦＥＴ１００はゲート１０２と、そのゲート１０２の対向する両側面上のスペーサ１０８、１０９を含んでおり、これら全てはシリコン層１０１上に配置されている。ゲート１０２は、ポリシリコンのような導電性材料からなる。スペーサ１０８、１０９は、酸化物または窒化シリコンのような絶縁性材料であってもよい。
【００１４】
ＦＥＴ１００は、さらに、ドープされたソース拡張領域１０３と、ドープされたドレイン拡張領域１０４と、ボディ領域１０５と、ソース拡張領域１０３およびドレイン拡張領域１０４の外側の、示されているようにほぼシリコン層１０１中に配置されているドープされた深いソース及びドレイン領域１０６、１０７とを有している。このようなＦＥＴ構造はよく知られている。また、引っ張りまたは圧縮応力ライナー（例えば、窒化シリコン）のような絶縁層（図示せず）が、ゲート１０２とスペーサ１０８、１０９を含むＦＥＴ１００をカバーしていてもよい。半導体装置は、一般的にはＦＥＴ１００に加えて、シリコン層１０１上またはその内部に配置された他の回路素子を含んでいる。
【００１５】
種々の電流は、ＦＥＴ１００の部分の相対的な電圧にしたがって、ＦＥＴ１００を通って流れる。３つの電流が図１に示されている。順方向接合電流ＩＦは、ボディ領域１０５から深いドレイン領域１０７および／またはドレイン拡張領域１０４へ流れる。逆方向接合電流ＩＲは、深いソース領域１０６および／またはソース拡張領域１０３からボディ領域１０５へ流れる。ゲート電流Ｉｇｂは、ゲート１０２からボディ領域１０５へ流れる。ボディ領域１０５へ流入する総電流は、ボディ領域１０５から流出する総電流に等しい。したがって、以下の式が任意の部分的に空乏化されたＳＯＩＦＥＴに適合される。
【００１６】
Ｉｇｂ（−Ｖｂ）＋ＩＲ（Ｖｂ−Ｖｄｄ）＝ＩＦ（Ｖｂ）    …（式１）
ここで、各電流の依存性は括弧内に示されている。例えば、式１は、逆方向接合電流ＩＲがボディ電圧Ｖｂとドレイン電圧Ｖｄｄとの差に依存していることを示している。
【００１７】
ゲート電流Ｉｇｂは、電流の逆方向接合電流ＩＲおよび順方向接合電流ＩＦと比較して非常に小さいので、式１は次の等式で近似することができる。
【数１】
2007288202.tif 000003
【００１８】
図２は、所定のボディ電圧ＶｂにおけるＰ／Ｎ接合部を横切る逆方向接合電流ＩＲと順方向接合電流ＩＦの例示的で近似的な関係を示している。認められるように、この関係は式２と一致している。例えば、任意のドレイン電圧Ｖｄｄでは、逆方向接合電流ＩＲは近似的に順方向接合電流ＩＦに等しい。
【００１９】
図３は、ボディ電圧を低下する効果を示している。図３中の破線の曲線は、図２の元のボディ電圧Ｖｂを有する順方向接合電流ＩＦ曲線を示しており、この図の実線は比較的低いボディ電圧Ｖｂ’を有する順方向接合電流ＩＦ曲線を示している。ボディ電圧をＶｂ’に低下することは、逆方向接合電流ＩＲ曲線に影響せずに（または実質的に影響せずに）、示されているように順方向接合電流ＩＦ曲線を上昇させる効果を有している。これは、ＦＥＴ１００のターンオンしきい値電圧Ｖｔｈが上昇し、それによってオフ電流が低減されることを意味している。
【００２０】
したがって、順方向接合電流ＩＦおよび逆方向接合電流ＩＲは、ボディ電圧Ｖｂを決定するための主な要因である。逆方向接合電流ＩＲが大きくなるとき、より多くの電流がドレインから本体へ流れ、そのためボディ電圧Ｖｂも上昇する。さらに、半導体装置が縮小されると、ウェルの濃度が増加する。これはゲート長が１００ｎｍ以下であるとき特に顕著であり、このときのウェルの濃度は１×１０１８ｃｍ−３以上になる可能性がある。この高いウェル濃度は、オフ状態で、高い逆方向接合電流ＩＲと高いボディ電圧Ｖｂとを生じさせ、したがって、小さいスケールほど、ＤＩＢＬをさらに悪化させる。
【００２１】
図４及び図７を参照して、比較的低いボディ電圧を有する部分的に空乏化されたＳＯＩＦＥＴ４００を製造するための例示的な方法を、製造中の種々の工程について説明する。ステップ７０１では、導電ゲート（ポリシリコンゲートのような）４０１は、伝統的な方法等によってシリコン層４５０上に形成される。シリコン層４５０は、標準的なＳＯＩシリコン層であってもよく、これは埋め込み酸化物（ＢＯＸ）層４５１上に配置される。ゲート酸化物またはその他の絶縁層も、ゲート４０１とシリコン層４５０との間に形成される。
【００２２】
次に、ステップ７０２では、別の絶縁層がシリコン層４５０上とゲート４０１上に形成され、これは部分的に除去されてゲート４０１の対向する側壁上にオフセットスペーサ４０４、４０５として形成される。スペーサ４０４、４０５は、酸化物または窒化シリコンのような絶縁材料であってもよい。
【００２３】
絶縁層がシリコン層４５０上とゲート４０１上に形成されると、絶縁層は伝統的なリソグラフィ処理を使用して、エッチングにより除去される。例えば、スペーサ材料層に対して反応性イオンエッチング（ＲＩＥ）を行うことができる。適切な量のエッチングを実現するために、伝統的にＲＩＥはシリコン層４５０の上部表面までエッチングするのに必要な時間だけ行われ、その後、さらにＲＩＥはこの時間の２０％の時間、付加的に行われる。このように、極小量の過剰なエッチングが行われる。
【００２４】
しかしながら、ステップ７０３では、さらに多くの過剰なエッチングが行われ、さらに多くのシリコン層４５０をエッチングする。したがって、ＲＩＥはシリコン層４５０の上部表面までエッチングするのに必要な時間量だけ行われ、その後ＲＩＥは付加的にこの時間量の２０％を超える時間だけ継続される（または他の方法で付加的に行われる）。この過剰エッチングのステップは結果として、シリコン層４５０の上部に損傷を与え、キャリアトラップ４２０をシリコン層４５０の上部部分に形成させる。
【００２５】
次に、ソース及びドレイン領域４０８、４０９が、通常の方法等により形成される。キャリアトラップ４２０を、伝統的なＸｅ注入を使用する場合のように空乏領域４０６と４０７に形成させずに（または実質的に形成させずに）、主としてソース／ドレイン領域４０８、４０９だけに形成させることが望ましい。実質的にソース／ドレイン領域４０８、４０９のみにこのキャリアトラップ４２０を配置させるために、ＲＩＥが行われる実行時間はシリコン層４５０の上部表面に到達するのに必要な時間であり、その後、ＲＩＥはもとのＲＩＥ時間（前記実行時間）に対して５０％乃至１５０％のような付加的な時間、或いは例えばもとのＲＩＥ時間の約１００％以上継続される（または他の方法で付加的に行われる）。後者の場合には、これは、例えばＲＩＥがシリコン層４５０の上部表面に到達するのに必要な時間の少なくとも２倍行われることを意味している。この付加的な過剰エッチングを行うことによって、工程（Ｘｅ注入工程）は実際に製造プロセスから除去することができ、したがって潜在的に製造速度を上げおよび／または製造価格を減少させることができる。
【００２６】
シリサイド領域４１０、４１１および外部スペーサ４０２、４０３もまた、通常の方法等によりゲート４０１の対向する側面上に形成される。シリサイド領域４１０、４１１が形成され、キャリアトラップ４２０が、実質的に空乏領域４０６、４０７に配置されずに、主に中性ソース／ドレイン領域４０８、４０９に配置される場合、キャリアトラップ４２０はシリサイド領域４１０、４１１とゲート４０１との間に主として配置され、恐らくシリサイド領域４１０、４１１内にも配置される。
【００２７】
この製造方法の結果として、改良された、部分的に空乏化されたＳＯＩＦＥＴを生成することができる。例えば、このようなＦＥＴは、１００ｎｍより小さいゲート長と、０．５より小さいＩＲ／ＩＦ比を有して生成される。ここで、ＩＲは電源電圧における逆方向接合電流であり、ＩＦは０．４Ｖにおける順方向電流である。また、このようなＦＥＴでは、この比のＩＲは１×１０−９Ａ／μｍ程度の小さいものである。
【００２８】
図５及び図６は、ＩＲ／ＩＦ比を変更したときの影響を示している。２つの異なる例示的なＳＯＩＦＥＴ、即ちデバイス１とデバイス２が比較されている。図５には、デバイス１が約５０のＩＲ／ＩＦ比を有し、デバイス２が約０．５のＩＲ／ＩＦ比を有することが示されている。図６から、デバイス２はデバイス１と比較して、所定の駆動電流（Ｉon）で低いオフ電流（Ｉoff）を有することが解り、デバイス２はデバイス１よりも良好に動作することが認められる。
【００２９】
以上、従来のＳＯＩＦＥＴよりも低いボディ電位を有するＳＯＩＦＥＴを製造する方法を含めた、部分的に空乏化されたシリコン-オン-絶縁体（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）におけるオフ電流を減少させるための改良された方法を説明した。
【００３０】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
【００３１】
本発明によれば、例えば以下の視点１乃至２０に記載されるような半導体装置の製造方法及び半導体装置が提供可能である。
【００３２】
［視点１］
酸化物層上に配置されたシリコン層を有する半導体装置の製造方法において、
（ａ）前記シリコン層の一部上に導電層を形成する工程と、
（ｂ）前記導電層上および前記導電層により被覆されていない前記シリコン層の少なくとも一部分上に絶縁層を形成する工程と、
（ｃ）前記絶縁層が前記シリコン層の表面までエッチングされるのに十分な第１の時間、前記絶縁層をエッチングする工程と、
（ｄ）前記第１の時間よりも長い第２の時間、前記シリコン層をエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【００３３】
［視点２］
前記導電層は対向する側壁を有し、工程（ｃ）と（ｄ）が行われた後、前記絶縁層の一部は前記導電層の前記対向する側壁上に残されることを特徴とする視点１に記載の半導体装置の製造方法。
【００３４】
［視点３］
前記導電層は、１００ｎｍより小さい距離に互いに配置された対向する側壁を有していることを特徴とする視点１に記載の半導体装置の製造方法。
【００３５】
［視点４］
前記導電層の両側の前記シリコン層にイオンを注入する工程をさらに含むことを特徴とする視点１に記載の半導体装置の製造方法。
【００３６】
［視点５］
前記導電層は、ポリシリコンであることを特徴とする視点１に記載の半導体装置の製造方法。
【００３７】
［視点６］
前記導電層の両側の前記シリコン層にシリサイド領域を形成する工程をさらに含むことを特徴とする視点１に記載の半導体装置の製造方法。
【００３８】
［視点７］
前記絶縁層をエッチングする工程と、前記シリコン層をエッチングする工程は、単一の連続的なエッチング工程として行われることを特徴とする視点１に記載の半導体装置の製造方法。
【００３９】
［視点８］
前記第２の時間は、前記第１の時間の１５０％以下であることを特徴とする視点１に記載の半導体装置の製造方法。
【００４０】
［視点９］
前記絶縁層は、窒化シリコンであることを特徴とする視点１に記載の半導体装置の製造方法。
【００４１】
［視点１０］
電界効果トランジスタを含む半導体装置において、
酸化物層と、
前記酸化物層上に配置されたシリコン層と、
前記シリコン層上に配置された前記電界効果トランジスタのゲートと、
前記ゲートの対向する両側の前記シリコン層中に配置された前記電界効果トランジスタのソース領域およびドレイン領域と、
前記ゲートの対向する各側壁上に配置された絶縁スペーサとを具備し、
前記電界効果トランジスタの電源電圧時における逆方向接合電流と、前記電界効果トランジスタの０．４Ｖ電圧時における順方向電流との比は、０．５よりも小さいことを特徴とする半導体装置。
【００４２】
［視点１１］
前記逆方向接合電流は、１×１０−９Ａ／μｍ未満であることを特徴とする視点１０に記載の半導体装置。
【００４３】
［視点１２］
前記ゲートは、前記対向する側壁間が１００ｎｍより小さいことを特徴とする視点１０に記載の半導体装置。
【００４４】
［視点１３］
キャリアトラップは、主としてソース領域とドレイン領域に配置されていることを特徴とする視点１０に記載の半導体装置。
【００４５】
［視点１４］
前記ゲートの対向する両側の前記シリコン層上に配置されたシリサイド領域をさらに含み、キャリアトラップは主として前記シリサイド領域と前記ゲートの間に配置されていることを特徴とする視点１０に記載の半導体装置。
【００４６】
［視点１５］
前記ゲートは、ポリシリコンであることを特徴とする視点１０に記載の半導体装置。
【００４７】
［視点１６］
前記絶縁スペーサは、窒化シリコンであることを特徴とする視点１０に記載の半導体装置。
【００４８】
［視点１７］
電界効果トランジスタを有する半導体装置の製造方法において、
酸化物層上に配置され、表面を有するシリコン層を設け、
（ａ）前記シリコン層の一部分上に前記電界効果トランジスタのポリシリコンゲートを形成し、前記ポリシリコンゲートは１００ｎｍ未満の距離で離れた対向する側壁を有しており、
（ｂ）前記ゲート上および前記ゲートにより被覆されていない前記シリコン層の少なくとも一部分上に絶縁層を形成し、
（ｃ）キャリアトラップが前記シリコン層中に導入されるのに十分な量だけ、前記絶縁層とシリコン層をエッチングし、
前記電界効果トランジスタの電源電圧時における逆方向接合電流と、前記電界効果トランジスタの０．４Ｖ電圧時における順方向電流との比は、０．５よりも小さいことを特徴とする半導体装置の製造方法。
【００４９】
［視点１８］
前記逆方向接合電流は、１×１０−９Ａ／μｍ未満であることを特徴とする視点１７に記載の半導体装置の製造方法。
【００５０】
［視点１９］
前記絶縁層と前記シリコン層をエッチングする工程は、前記絶縁層が前記シリコン層の表面までエッチングされるのに十分な第１の時間、前記絶縁層をエッチングし、前記第１の時間以上の長さの第２の時間、前記シリコン層をエッチングすることを特徴とする視点１７に記載の半導体装置の製造方法。
【００５１】
［視点２０］
前記絶縁層と前記シリコン層をエッチングする工程は、前記絶縁層が前記シリコン層の表面までエッチングされるのに十分な第１の時間、前記絶縁層をエッチングし、前記第１の時間の長さの５０％乃至１５０％の範囲の第２の時間、前記シリコン層をエッチングすることを特徴とする視点１７に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５２】
【図１】例示的なＦＥＴの側断面図である。
【図２】高いボディ電圧を有するＰ／Ｎ半導体接合部を横切る電流を示す図である。
【図３】低いボディ電圧を有するＰ／Ｎ半導体接合部を横切る電流を示す図である。
【図４】本発明の実施形態における比較的低いボディ電圧を有するように構成された例示的なＦＥＴの側断面図である。
【図５】本発明の実施形態における異なるボディ電圧を有する２つのＦＥＴの順方向接合電流対逆方向接合電流を示す図である。
【図６】本発明の実施形態における異なるボディ電圧を有する２つのＦＥＴの駆動電流対オフ電流を示す図である。
【図７】本発明の実施形態における比較的低いボディ電圧を有するＦＥＴ半導体装置を製造するために採用される例示的な工程を示すフローチャートである。
【符号の説明】
【００５３】
１００…電界効果トランジスタ（ＦＥＴ）、１０１…シリコン層、１０２…ゲート、１０３…ソース拡張領域、１０４…ドレイン拡張領域、１０５…ボディ領域、１０６…ソース領域、１０７…ドレイン領域、１０８，１０９…スペーサ、１２０…埋め込み酸化物（ＢＯＸ）層、４００…電界効果トランジスタ（ＦＥＴ）、４０１…導電ゲート、４０２，４０３…外部スペーサ、４０４，４０５…オフセットスペーサ、４０６，４０７…空乏領域、４０８…ソース領域、４０９…ドレイン領域、４１０，４１１…シリサイド領域、４２０…キャリアトラップ、４５０…シリコン層、４５１…埋め込み酸化物（ＢＯＸ）層。
【図１】
2007288202.tif 000004
【図２】
2007288202.tif 000005
【図３】
2007288202.tif 000006
【図４】
2007288202.tif 000007
【図５】
2007288202.tif 000008
【図６】
2007288202.tif 000009
【図７】
2007288202.tif 000010