(57)【要約】【課題】周波数制御値に応じて複数種類の周波数のクロック信号を出力する周波数発生器において、各出力間で前記周波数制御値に対する応答性に誤差が発生せず、かつ各出力のジッタを少なくできるようにする。【解決手段】加算器１１０において、与えられた周波数制御値とフリップフロップ１３０の出力とが加算され、加算結果が変換テーブルに基づいて変換回路１２０所定の値に変換される。変換された値は、動作クロック信号に同期してフリップフロップ１３０によって保持されて出力される。一方、加算器１４０において、前記周波数制御値とフリップフロップ１６０の出力とが加算され、加算結果が前記変換テーブルとは別の変換テーブルに基づいて変換回路１５０によって所定の値に変換される。変換された値は、前記動作クロック信号に同期してフリップフロップ１６０によって保持されて出力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
与えられた周波数制御値に応じた周波数の出力クロック信号を複数種類生成する周波数発生器であって、
前記周波数制御値を上位ビットと下位ビットに分けたうちの少なくとも上位ビットと入力されたデジタル値とを加算する加算器、
前記加算器の出力を変換して出力する変換回路、および
前記変換回路の出力を動作クロック信号に同期して保持して、前記デジタル値として前記加算器に入力する一方、前記出力クロック信号として出力するフリップフロップを有するクロック信号生成部をそれぞれ２つ以上備え、
前記変換回路は、各クロック信号生成部ごとに変換規則が異なっていることを特徴とする周波数発生器。
【請求項２】
与えられた周波数制御値に応じた周波数の出力クロック信号を複数種類生成する周波数発生器であって、
前記周波数制御値を上位ビットと下位ビットに分けたうちの少なくとも上位ビットと入力された第１のデジタル値とを加算する第１の加算器、および
前記第１の加算器の出力を動作クロック信号に同期して保持して、前記第１のデジタル値として前記第１の加算器に入力する一方、前記出力クロック信号として出力するフリップフロップを有する第１のクロック信号生成部と、
前記周波数制御値を上位ビットと下位ビットに分けたうちの少なくとも上位ビットと入力された第２のデジタル値とを加算する第２の加算器、
前記第２の加算器の出力を変換して出力する変換回路、および
前記変換回路の出力を前記動作クロック信号に同期して保持して、前記第２のデジタル値として前記第２の加算器に入力する一方、前記出力クロック信号として出力するフリップフロップを有する第２のクロック信号生成部と、
を備えたことを特徴とする周波数発生器。
【請求項３】
請求項２の周波数発生器であって、
前記第２のクロック信号生成部を２つ以上備えていることを特徴とする周波数発生器。
【請求項４】
請求項１の周波数発生器であって、
前記周波数制御値を上位ビットと下位ビットに分けたうちの下位ビットと入力されたデジタル値とを加算し、加算結果を前記下位ビット幅分の出力とオーバーフロー出力とに分けて出力する下位ビット用加算器、および
前記下位ビット幅分の出力を前記動作クロック信号に同期して保持して、前記デジタル値として前記下位ビット用加算器に入力するフリップフロップを有する下位ビット演算部をさらに備え、
前記クロック信号生成部における加算器は、前記周波数制御値における前記上位ビットと前記デジタル値と前記オーバーフロー出力とを加算するように構成されていることを特徴とする周波数発生器。
【請求項５】
請求項２の周波数発生器であって、
前記周波数制御値を上位ビットと下位ビットに分けたうちの下位ビットと入力された第３のデジタル値とを加算し、加算結果を前記下位ビット幅分の出力とオーバーフロー出力とに分けて出力する下位ビット用加算器、および
前記下位ビット幅分の出力を前記動作クロック信号に同期して保持して、前記第３のデジタル値として前記下位ビット用加算器に入力するフリップフロップを有する下位ビット演算部をさらに備え、
前記第１の加算器は、前記周波数制御値における前記上位ビットと前記第１のデジタル値と前記オーバーフロー出力とを加算するように構成され、
前記第２の加算器は、前記周波数制御値における前記上位ビットと前記第２のデジタル値と前記オーバーフロー出力とを加算するように構成されていることを特徴とする周波数発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数の比がｎ：ｍ１：ｍ２：ｍ３…のように整数比である２種類以上のクロック信号を生成する周波数発生器に関するものである。
【背景技術】
【０００２】
任意の周波数のクロック信号を生成する周波数発生器では、周波数の比がｎ：ｍ（ｎ、ｍは整数比）である２種類のクロック信号の生成が必要な場合がある。
【０００３】
このような周波数発生器としては、例えば、図６に示す周波数発生器５００のような構成が考えられる。周波数発生器５００は、ＶＣＯ５１０、分周器５２０、位相比較器５３０、ループフィルタ５４０、ＶＣＯ５５０、および分周器５６０を備えて構成される。
【０００４】
ＶＣＯ５１０（電圧制御型発振器）は、入力された周波数制御値に応じた周波数のクロック信号を生成して出力するようになっている（図６における出力１）。
【０００５】
分周器５２０は、ＶＣＯ５１０が生成したクロック信号を分周して、位相比較器５３０に出力するようになっている。ここでは、分周器５２０における分周比はｎであるものとする。
【０００６】
位相比較器５３０は、分周器５２０が出力するクロック信号と分周器５６０が出力するクロック信号との位相差を検出し、位相差に応じた電圧の信号を出力するようになっている。
【０００７】
ループフィルタ５４０は、位相比較器５３０の出力を平滑化して出力するようになっている。
【０００８】
ＶＣＯ５５０は、ループフィルタ５４０の出力した信号の電圧に応じた周波数のクロック信号を生成して出力するようになっている（図６における出力２）。
【０００９】
分周器５６０は、ＶＣＯ５５０が出力したクロック信号を分周して、位相比較器５３０に出力するようになっている。ここでは、分周器５６０における分周比はｍであるものとする。
【００１０】
上記の構成により、分周器５２０、位相比較器５３０、ループフィルタ５４０、ＶＣＯ５５０、および分周器５６０によってＰＬＬ回路（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）によるフィードバックループが構成され、ＶＣＯ５５０が出力するクロック信号の周波数は、ＶＣＯ５１０が出力するクロック信号の周波数のｍ／ｎ倍に収束する。すなわち、ＶＣＯ５５０が出力するクロック信号の周波数とＶＣＯ５１０が出力するクロック信号の周波数との比は、ｎ：ｍ（ｎ、ｍは整数比）となる。
【００１１】
また、前記ＰＬＬ回路に相当する部分を論理回路にて実現した例もある（例えば特許文献１を参照）。
【特許文献１】特開２００３−８７２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図６の周波数発生器では、前記出力２の生成のために、前記出力１の生成には用いられていないＰＬＬ回路が用いられている。ＰＬＬ回路には一般的に知られるように、基準信号である前記出力１の周波数が動的に変化した場合、それに応答して前記出力２を変化させる場合の限界応答周波数が存在する。このため、前記出力１の周波数を決定する周波数制御値の変化が急激である場合は、ＰＬＬ回路が応答できず、周波数制御値の変化に対する応答性に出力１と出力２の間で誤差が生じる場合があった（問題点１）。
【００１３】
また、前記ＰＬＬ回路に相当する部分を論理回路にて実現する例では、周波数制御値の変化に対する応答性に誤差は発生しないものの、前記出力２を生成する為に、前記出力１をクロック信号として動作する論理回路を用いているため、前記出力２は平均的には目的とする周波数となっても、瞬時的には前記出力１のタイミングでしか前記出力２が変化することが無い。それゆえ、前記出力２のジッタを少なくすることが困難であるという問題があった（問題点２）。
【００１４】
本発明は、前記２点の問題に着目してなされたものであり、周波数制御値に応じて複数種類の周波数のクロック信号を出力する周波数発生器において、各出力間で前記周波数制御値に対する応答性に誤差が発生せず、かつ各出力のジッタを少なくできる周波数発生器を実現することを目的としている。
【課題を解決するための手段】
【００１５】
前記の課題を解決するため、請求項１の発明は、
与えられた周波数制御値に応じた周波数の出力クロック信号を複数種類生成する周波数発生器であって、
前記周波数制御値を上位ビットと下位ビットに分けたうちの少なくとも上位ビットと入力されたデジタル値とを加算する加算器、
前記加算器の出力を変換して出力する変換回路、および
前記変換回路の出力を動作クロック信号に同期して保持して、前記デジタル値として前記加算器に入力する一方、前記出力クロック信号として出力するフリップフロップを有するクロック信号生成部をそれぞれ２つ以上備え、
前記変換回路は、各クロック信号生成部ごとに変換規則が異なっていることを特徴とする。
【００１６】
また、請求項２の発明は、
与えられた周波数制御値に応じた周波数の出力クロック信号を複数種類生成する周波数発生器であって、
前記周波数制御値を上位ビットと下位ビットに分けたうちの少なくとも上位ビットと入力された第１のデジタル値とを加算する第１の加算器、および
前記第１の加算器の出力を動作クロック信号に同期して保持して、前記第１のデジタル値として前記第１の加算器に入力する一方、前記出力クロック信号として出力するフリップフロップを有する第１のクロック信号生成部と、
前記周波数制御値を上位ビットと下位ビットに分けたうちの少なくとも上位ビットと入力された第２のデジタル値とを加算する第２の加算器、
前記第２の加算器の出力を変換して出力する変換回路、および
前記変換回路の出力を前記動作クロック信号に同期して保持して、前記第２のデジタル値として前記第２の加算器に入力する一方、前記出力クロック信号として出力するフリップフロップを有する第２のクロック信号生成部と、
を備えたことを特徴とする。
【００１７】
また、請求項３の発明は、
請求項２の周波数発生器であって、
前記第２のクロック信号生成部を２つ以上備えていることを特徴とする。
【００１８】
これらにより、与えられた周波数制御値に応じた周波数の出力クロック信号を複数種類生成する周波数発生器において、各出力間で前記周波数制御値に対する応答性に差が出ないようにでき、かつ各出力のジッタを少なくできる。
【００１９】
また、請求項４の発明は、
請求項１の周波数発生器であって、
前記周波数制御値を上位ビットと下位ビットに分けたうちの下位ビットと入力されたデジタル値とを加算し、加算結果を前記下位ビット幅分の出力とオーバーフロー出力とに分けて出力する下位ビット用加算器、および
前記下位ビット幅分の出力を前記動作クロック信号に同期して保持して、前記デジタル値として前記下位ビット用加算器に入力するフリップフロップを有する下位ビット演算部をさらに備え、
前記クロック信号生成部における加算器は、前記周波数制御値における前記上位ビットと前記デジタル値と前記オーバーフロー出力とを加算するように構成されていることを特徴とする。
【００２０】
また、請求項５の発明は、
請求項２の周波数発生器であって、
前記周波数制御値を上位ビットと下位ビットに分けたうちの下位ビットと入力された第３のデジタル値とを加算し、加算結果を前記下位ビット幅分の出力とオーバーフロー出力とに分けて出力する下位ビット用加算器、および
前記下位ビット幅分の出力を前記動作クロック信号に同期して保持して、前記第３のデジタル値として前記下位ビット用加算器に入力するフリップフロップを有する下位ビット演算部をさらに備え、
前記第１の加算器は、前記周波数制御値における前記上位ビットと前記第１のデジタル値と前記オーバーフロー出力とを加算するように構成され、
前記第２の加算器は、前記周波数制御値における前記上位ビットと前記第２のデジタル値と前記オーバーフロー出力とを加算するように構成されていることを特徴とする。
【００２１】
これらにより、回路規模の増大を最小限にとどめつつ、周波数制御の分解能を小さくすることができる。
【発明の効果】
【００２２】
本発明によれば、周波数制御値に応じて複数種類の周波数のクロック信号を出力する周波数発生器において、各出力間で前記周波数制御値に対する応答性に差が出ないようにでき、かつ各出力のジッタを少なくできる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について図面を参照しながら説明する。
【００２４】
《発明の実施形態１》
図１は、本発明の実施形態１に係る周波数発生器１００の構成を示すブロック図である。図１に示すように、周波数発生器１００は、加算器１１０、変換回路１２０、フリップフロップ１３０、加算器１４０、変換回路１５０、およびフリップフロップ１６０を備えて構成されている。なお、同図に示す信号は、フリップフロップの動作クロック信号を除きすべての信号を８ｂｉｔのパラレルデータとする。
【００２５】
加算器１１０は、入力された周波数制御値とフリップフロップ１３０の出力値とを加算した値を変換回路１２０に出力するようになっている。
【００２６】
変換回路１２０は、入力された値を所定の値に変換してフリップフロップ１３０に出力するようになっている。変換回路１２０での変換は、具体的には図２に示す変換テーブルに基づいて行われる。
【００２７】
フリップフロップ１３０は、入力された動作クロック信号に同期して変換回路１２０の出力を保持するようになっている。フリップフロップ１３０の出力は、前記のように加算器１１０に出力される他、周波数発生器１００の外部に第１の出力クロック信号として出力される。なお、本実施形態では、前記動作クロック信号は、１ＭＨｚの例を説明する。
【００２８】
加算器１４０は、前記周波数制御値とフリップフロップ１６０の出力値とを加算した値を変換回路１２０に出力するようになっている。
【００２９】
変換回路１５０は、入力された値を所定の値に変換してフリップフロップ１６０に出力するようになっている。変換回路１５０での変換は、具体的には図３に示す変換テーブルに基づいて行われる。
【００３０】
フリップフロップ１６０は、入力された動作クロック信号に同期して変換回路１２０の出力を保持するようになっている。このフリップフロップ１６０の出力は、周波数発生器１００の外部に第２の出力クロック信号として出力される。なお、フリップフロップ１６０の動作クロック信号も１ＭＨｚであるものとする。
【００３１】
上記のように構成された周波数発生器１００において、加算器１１０と加算器１４０とに周波数制御値として、例えば「１６」が入力されると、フリップフロップ１３０から出力される第１の出力クロック信号は、１ＭＨｚ×１６／１００＝１６０ＫＨｚのクロック信号となる。また、フリップフロップ１６０から出力される第２の出力クロック信号は、１ＭＨｚ×１６／１０１＝１５８．４１５ＫＨｚのクロック信号となる。すなわち、第１の出力クロック信号の周波数と第２の出力クロック信号の周波数との比は、１０１：１００となる。この比は、変換回路１２０で用いられている変換テーブルや変換回路１５０で用いられている変換テーブルの構成を変更することで変えることができる。また、周波数自体は、前記周波数制御値や動作クロック信号の周波数を変更することで変えることができる。
【００３２】
上記のように本実施形態は、第１の出力クロック信号を生成する回路（加算器１１０、変換回路１２０、およびフリップフロップ１３０）と第２の出力クロック信号を生成する回路（加算器１４０、変換回路１５０、およびフリップフロップ１６０）とは、構成が同じなので、第１の出力クロック信号および第２の出力クロック信号の各クロック信号間で周波数制御値に対する応答性に差が出ないようにでき、かつ各出力のジッタを少なくできる。
【００３３】
《発明の実施形態２》
図４は、本発明の実施形態２に係る周波数発生器２００の構成を示すブロック図である。図４に示すように、周波数発生器２００は、加算器１１０、フリップフロップ１３０、加算器１４０、変換回路１５０、およびフリップフロップ１６０を備えて構成されている。すなわち周波数発生器２００は、周波数発生器１００における変換回路１２０が省略されている。なお、以下の実施形態において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００３４】
上記のように構成された周波数発生器２００において、フリップフロップ１３０とフリップフロップ１６０とに１ＭＨｚの動作クロック信号が入力され、加算器１１０と加算器１４０とに周波数制御値として、例えば「１６」が入力されると、フリップフロップ１３０から出力される第１の出力クロック信号は、１ＭＨｚ×１６／２５６＝６２．５ＫＨｚのクロック信号となる。また、フリップフロップ１６０から出力される第２の出力クロック信号は、１ＭＨｚ×１６／１０１＝１５８．４１５のクロック信号となる。すなわち、第１の出力クロック信号の周波数と第２の出力クロック信号の周波数との比は、１０１：２５６となる。
【００３５】
このように、整数比の一方の値が２のべき乗の場合には、変換回路（変換回路１２０・１５０）の一方を省略できる。すなわち、本実施形態は、実施形態１の周波数発生器１００よりも回路規模を小さくすることが可能になる。
【００３６】
《発明の実施形態３》
実施形態３では、前記の実施形態１，２よりも周波数制御分解能を小さくすることが可能な周波数発生器の例を説明する。実施形態３に係る周波数発生器は、周波数制御値として１６ｂｉｔの値が入力される。
【００３７】
図５は、本発明の実施形態３に係る周波数発生器３００の構成を示すブロック図である。図５に示すように、周波数発生器３００は、変換回路１２０、フリップフロップ１３０、変換回路１５０、フリップフロップ１６０、加算器３１０、加算器３４０、下位ビット用加算器３７０、および下位ビット用フリップフロップ３８０を備えて構成されている。なお、同図に示す信号は、フリップフロップの動作クロック信号と、下位ビット用加算器の桁上げ信号を除くすべての信号を１６ｂｉｔのパラレルデータとする。
【００３８】
加算器３１０は、入力された周波数制御値の上位８ｂｉｔとフリップフロップ１３０の出力値と下位ビット用加算器３７０のオーバーフロー出力とを加算した値を変換回路１２０に出力するようになっている。
【００３９】
加算器３４０は、前記周波数制御値の上位８ｂｉｔとフリップフロップ１６０の出力値と下位ビット用加算器３７０のオーバーフロー出力とを加算した値を変換回路１５０に出力するようになっている。
【００４０】
下位ビット用加算器３７０は、入力された周波数制御値の下位８ｂｉｔと下位ビット用フリップフロップ３８０の出力値とを加算するようになっている。加算結果は、８ｂｉｔ分の加算結果とオーバーフロー出力とに分けて出力される。すなわち、下位ビット用加算器３７０は、前記８ｂｉｔ分の加算結果を下位ビット用フリップフロップ３８０に出力する。また、オーバーフロー出力は、加算器３１０と加算器３４０とに出力する。
【００４１】
下位ビット用フリップフロップ３８０は、入力された動作クロック信号に同期して下位ビット用加算器３７０の出力を保持するようになっている。下位ビット用フリップフロップ３８０の出力（下位出力）は、前記のように下位ビット用加算器３７０に出力される他、周波数発生器１００の外部にも出力される。なお、本実施形態では、前記動作クロック信号は、１ＭＨｚの例を説明する。
【００４２】
上記のように構成された周波数発生器３００では、周波数制御分解能を周波数発生器２００などに比べ小さくできる。例えば、前記実施形態２においては、周波数制御分解能は６．２５％である。これは周波数制御値が「１６」であることから決定されるものである（分解能は、１／１６＝０．０６２５として計算される。）。
【００４３】
この分解能を向上するためには、演算のｂｉｔ幅を大きくする必要がある。周波数発生器３００では、フリップフロップの動作クロック信号と、下位ビット用加算器の桁上げ信号を除くすべての信号が１６ｂｉｔのパラレルデータなので、周波数制御値を４０９６とすれば、周波数制御分解能は、０．０２４４％に向上する。
【００４４】
この場合、本来なら回路規模が全体的に増加するが、周波数発生器３００では、周波数制御値のｂｉｔ幅を増加した際の回路増加を軽減する例を示している。すなわち、周波数発生器３００では、増加した下位８ｂｉｔについての加算回路（下位ビット用加算器３７０）およびフリップフロップ（下位ビット用フリップフロップ３８０）を２系統（加算器３１０、変換回路１２０、およびフリップフロップ１３０から成る系統と加算器３４０、変換回路１５０、およびフリップフロップ１６０から成る系統）で共用することで回路増加を最小限とすることが可能となる。
【００４５】
なお、本周波数発生器の出力として、２系統以上の方形波のみが必要な場合がある。この際は、フリップフロップ１３０・１６０の出力の最上位ｂｉｔのみを使用すればよい。
【００４６】
また、前記各実施形態で説明した構成要素は、論理的に可能な範囲で種々に組み合わせてもよい。例えば、実施形態２の周波数発生器２００においても、実施形態３のように下位ビット用に下位ビット用加算器３７０や下位ビット用フリップフロップ３８０を設けて分解能を向上させることが可能である。
【産業上の利用可能性】
【００４７】
本発明にかかる周波数発生器は、周波数制御値に応じて複数種類の周波数のクロック信号を出力する周波数発生器において、各出力間で前記周波数制御値に対する応答性に差が出ないようにでき、かつ各出力のジッタを少なくできるという効果を有し、周波数の比がｎ：ｍ１：ｍ２：ｍ３…のように整数比である２種類以上のクロック信号を生成する周波数発生器等として有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態１に係る周波数発生器の構成を示すブロック図である。
【図２】変換回路１２０で用いられる変換テーブルである。
【図３】変換回路１５０で用いられる変換テーブルである。
【図４】本発明の実施形態２に係る周波数発生器の構成を示すブロック図である。
【図５】本発明の実施形態３に係る周波数発生器の構成を示すブロック図である。
【図６】従来の周波数発生器の構成を示すブロック図である。
【符号の説明】
【００４９】
１００      周波数発生器
１１０      加算器
１２０      変換回路
１３０      フリップフロップ
１４０      加算器
１５０      変換回路
１６０      フリップフロップ
２００      周波数発生器
３００      周波数発生器
３１０      加算器
３４０      加算器
３７０      下位ビット用加算器
３８０      下位ビット用フリップフロップ
５００      周波数発生器
５１０      ＶＣＯ
５２０      分周器
５３０      位相比較器
５４０      ループフィルタ
５５０      ＶＣＯ
５６０      分周器
【図１】
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【図２】
2007116613.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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