(57)【要約】【課題】スタンダードセルを用いた半導体集積回路設計において、ゲート破壊を防止する半導体集積回路とその設計方法を提供する。【解決手段】スタンダードセル内部に空き領域がある場合、入力端子に接続していないダイオードを備えたスタンダードセルと、ダイオードを備えていないスタンダードセルの２種類を用意する。まず、ダイオードを備えていないスタンダードセルを用いて半導体集積回路の設計を行い、アンテナエラー検証の結果、アンテナエラーが出たスタンダードセル近傍のスタンダードセルを、ダイオードを備えたスタンダードセルに置き換え、ダイオードをアンテナエラーの出たスタンダードセルの入力端子に接続する。【選択図】図１
2007317814.tif 000002
【特許請求の範囲】
【請求項１】
複数のスタンダードセルによって論理回路が構成される半導体集積回路において、前記複数のスタンダードセルは、第１のダイオードを備えた第１のスタンダードセルを含み、前記第１のダイオードは前記第１のスタンダードセルの入力端子に接続されておらず、前記第１のダイオードが、前記複数のスタンダードセルのうち、前記第１のスタンダードセル以外の少なくとも１つに接続されていることを特徴とする半導体集積回路。
【請求項２】
前記第１のスタンダードセルと同一の論理、同一のセル高さ、同一の幅であり、かつ前記第１のダイオードを備えないスタンダードセルを有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記複数のスタンダードセルは第２のダイオードを備えた第２のスタンダードセルをさらに含み、前記第２のダイオードは前記第２のスタンダードセルの入力端子に接続されておらず、
前記第２のダイオードが、前記複数のスタンダードセルのうち、前記第２のスタンダードセル以外の少なくとも１つに接続されていることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記第２のダイオードは、前記第１のダイオードと拡散領域の形状が異なることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記第２のダイオードは、前記第１のダイオードと、拡散領域に散逸させることのできる電荷量が異なることを特徴とする請求項３記載の半導体集積回路。
【請求項６】
前記第１のダイオードと前記第２のダイオードが、前記複数のスタンダードセルのうち、前記第１のスタンダードセルと前記第２のスタンダードセル以外の、同一のスタンダードセルに接続されていることを特徴とする請求項３から５いずれか記載の半導体集積回路。
【請求項７】
前記第１のダイオードと前記第２のダイオードを接続することで第３のダイオードを構成し、前記第３のダイオードは、前記複数のスタンダードセルのうち、前記第１のスタンダードセルと前記第２のスタンダードセル以外の少なくとも１つに接続されていることを特徴とする請求項３から５いずれか記載の半導体集積回路。
【請求項８】
前記第１のダイオードをＰｃｈのトランジスタ形成領域に有し、かつ少なくとも、前記第２のダイオードをＮｃｈのトランジスタ形成領域に有することを特徴とする請求項７記載の半導体集積回路。
【請求項９】
ある半導体集積回路内の一部にメモリがあり、前記メモリ内にダイオードが備えられており、前記ダイオードが前記メモリ以外に接続されていることを特徴とする半導体集積回路。
【請求項１０】
第１のダイオードを備えた第１のスタンダードセルと、前記第１のスタンダードセルと同一の論理、同一のセル高さ、同一の幅であり、かつ前記第１のダイオードを備えない第２のスタンダードセルとを含む複数のスタンダードセルを用いて行われる半導体集積回路の設計方法であって、
前記第２のスタンダードセルを含む前記複数のスタンダードセルを配置配線し、
アンテナエラー検証を行った結果、アンテナエラーが発生した場合に、アンテナエラーが検出されたスタンダードセル近傍の前記第２のスタンダードセルを前記第１のスタンダードセルに置換し、前記第１のダイオードを、前記アンテナエラーが検出されたスタンダードセルに接続することを特徴とする半導体集積回路の設計方法。
【請求項１１】
ダイオードを備えたスタンダードセルを有し、前記ダイオードは前記スタンダードセルの入力端子に接続されていないことを特徴とするスタンダードセルライブラリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセルを配置配線して作成する半導体集積回路とその設計方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の製造工程において、静電放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ
ｄｉｓｃｈａｒｇｅ）が発生する可能性がある。例えば、金属配線工程においてプラズマを用いたドライエッチング処理が行われるとき、プラズマの照射によりトランジスタのゲートまたはゲートに接続される金属配線に電荷がチャージされることによりＥＳＤが発生する。この現象はアンテナ効果と呼ばれる。電荷がチャージされる部分と、ドレインまたはソースの拡散領域とを結ぶ経路が存在する場合は、電荷は拡散領域に散逸される。しかし、電荷を逃がす低抵抗経路が存在しない場合には電荷は誘電体であるゲート酸化膜を通過し、ゲートが破壊されたり酸化膜が変質したりという不具合が生じる可能性がある。
【０００３】
このようなＥＳＤによる損傷からトランジスタを保護するために、ゲートまたはゲートに接続される金属配線にチャージされる電荷の大きさがゲートの耐圧許容範囲内になるよう、レイアウトパターンに対してアンテナルールが設けられている。アンテナルールは、例えば電荷が蓄積される導電層の面積とゲート酸化膜の面積との比を用いて設定される。
【０００４】
しかし、レイアウト設計工程においてアンテナルールを満足しない部分が出てくる場合がある。これをアンテナエラーと呼ぶ。アンテナエラーが発生したトランジスタにおいては、ＥＳＤによるゲート破壊が生じる可能性が高い。このようなアンテナエラーの対策として、レイアウトにアンテナダイオードを挿入し、ゲート破壊の要因となる電荷をダイオード経由で拡散領域に散逸させる方法がある。
【０００５】
また、半導体集積回路の設計においては、一度に回路全体を構築するのではなく、スタンダードセルライブラリ（ｓｔａｎｄａｒｄｃｅｌｌ  ｌｉｂｒａｒｉｅｓ）に含まれる種々の論理機能を実現するスタンダードセルを所定の規則のもとに複数組み合わせる手法が一般的である。
【０００６】
通常、スタンダードセルは少なくとも１つのスタンダードセルの入力端子を有し、他のスタンダードセル又は外部ソースからの信号を受信可能な構成である。スタンダードセルを設計する時点においては、スタンダードセルの入力端子が最終的に何に接続されるかは未知である。そのため、レイアウトのどの部分でアンテナダイオードが必要になるかを事前に判定することは不可能である。そこで、各スタンダードセルの入力端子にアンテナダイオードを接続することで、半導体集積回路の製造工程においてＥＳＤによるゲート破壊が生じないことを保証する。
【０００７】
なお、本願発明に関連する先行技術として特許文献１、２を挙げる。
【０００８】
特許文献１には、スタンダードセル入力に関連するダイオード配置空間用ホルダを有するスタンダードセルライブラリを用いて半導体集積回路を設計し、スタンダードセルに電荷がチャージする可能性があるか否かの判定を行い、電荷がチャージする可能性があることが確認された場合、そのスタンダードセル入力に関連するダイオード配置空間用ホルダをダイオードに置き換えることにより、ゲート破壊を回避可能にする半導体装置の実現方法が提案されている。
【０００９】
特許文献２には、アンテナ対策用保護ダイオードセルをライブラリとして備え、半導体集積回路を設計後にレイアウトの空き領域内にダイオードセルを配置することより、ゲート破壊を回避可能にする半導体装置の実現方法が提案されている。
【特許文献１】特開平１０−１４４７９５号公報
【特許文献２】特開２０００−１０６４１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
各スタンダードセル入力にダイオードを付加することには欠点がある。１つ目は、スタンダードセルの入力容量が増大する点である。入力容量増大の結果、動作速度の低下や消費電流の増大を招き、消費電流の増大は消費電力の増大も引き起こす。２つ目は、スタンダードセル内の空き領域によっては必ずしもアンテナエラーに対応できない点である。スタンダードセル内の空き領域がダイオードを備えることができない程に小さい場合には、スタンダードセル入力（ゲート電極）に蓄積される電荷を分配できず、ゲート破壊を回避する手段を失う。もし、ダイオードを挿入するためにスタンダードセルを拡大した場合には、半導体集積回路の面積増大などの新たな問題が生じる。
【００１１】
また、特許文献１で提案しているような、ＥＳＤによる損傷を受ける可能性がある全てのスタンダードセル入力にダイオード配置のための空間を新たに設ける方法も、半導体集積回路の面積増大を招く可能性がある。
【００１２】
さらに、特許文献２で提案しているような、アンテナ対策用保護ダイオードセルをライブラリとして備える方法にも欠点がある。それは、スタンダードセルの敷き詰め率が高い場合に、ダイオードセル挿入による半導体集積回路の面積増大が引き起こされる点である。
【００１３】
本発明は上記課題を解決するために、スタンダードセルを用いた半導体集積回路の設計において、スタンダードセル内の空き領域を利用し、必要に応じてダイオードを備えたスタンダードセルを挿入することにより、入力容量の増大を防ぎ、半導体集積回路としての面積を増加させることなく、またスタンダードセルの敷き詰め率が高くダイオードセルを挿入できない場合においても、ゲート破壊回避可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の実施においては、スタンダードセル内に空き領域がある場合、入力端子に接続していないダイオードを備えたスタンダードセルと、ダイオードを備えていないスタンダードセルの２種類を用意する。まず、ダイオードを備えていないスタンダードセルで半導体集積回路の設計を行い、アンテナエラー検証の結果、アンテナエラーが出たスタンダードセル近傍のスタンダードセルを、ダイオードを備えたスタンダードセルに置換し、ダイオードをアンテナエラーの出たスタンダードセルの入力端子に接続する。
【発明の効果】
【００１５】
本発明に基づいた半導体集積回路によれば、スタンダードセル内の空き領域に入力端子に接続していないダイオードを備え、アンテナエラーが出た他のスタンダードセルの入力端子にダイオードを接続することにより、余分な入力容量や面積の増大なくＥＳＤによるゲート破壊を回避できる。
【００１６】
アンテナエラーが出たスタンダードセル内に十分な空き領域がなくダイオードを備えることができない場合や、スタンダードセルの敷き詰め率が高くダイオードセルを挿入できない場合にも有効である。
【００１７】
また本発明に基づいた半導体集積回路の設計方法によれば、アンテナエラー発生時にのみ、ダイオードを備えないスタンダードセルを、ダイオードを備えたスタンダードセルに単純に置換することで、余分な入力容量や面積の増大なく、ゲート破壊を回避できる。
【発明を実施するための最良の形態】
【００１８】
以下に本発明の実施の形態を説明する。
【００１９】
（実施の形態１）
スタンダードセルを用いた半導体集積回路とその設計方法の発明について、図面に照らし合わせて第１の実施の形態を説明する。図面において、点線（図１のセル枠８）はスタンダードセルの領域を表す。ただし、水平方向の点線についてはＶＤＤ側のＰｃｈと、ＶＳＳ側のＮｃｈとの境界を表すものとする。
【００２０】
まず、本実施の形態において用いられる複数種類のスタンダードセル各々の構成について説明する。
【００２１】
図１は、スタンダードセル１Ａの構成を表す図である。スタンダードセル１Ａには、ゲート電極１とＰ型拡散領域３によってＰｃｈトランジスタが構成されており、ゲート電極１とＮ型拡散領域５によってＮｃｈトランジスタが構成されている。また、Ｎｃｈトランジスタ形成領域の空き領域にはダイオード７が配置されている。なお、ゲート電極１はスタンダードセル１Ａの入力端子に対応する。
【００２２】
図２は、スタンダードセル２Ａの構成を表した図である。スタンダードセル２Ａは、スタンダードセル内にダイオードを備えない点においてのみスタンダードセル１Ａと異なる。
【００２３】
図３は、スタンダードセル１Ｂの構成を表す図である。スタンダードセル１Ｂには、ゲート電極２とＰ型拡散領域４によってＰｃｈトランジスタが構成されており、ゲート電極２とＮ型拡散領域６によってＮｃｈトランジスタが構成されている。ゲート電極２は配線９に接続されている。なお、ゲート電極２はスタンダードセル１Ｂの入力端子に対応する。
【００２４】
スタンダードセル２ＡはＮｃｈトランジスタ形成領域に空き領域を備えているが、このような片方のチャネルに空き領域を備えた構成のセルは一般的である。
【００２５】
次に、上記のスタンダードセルを用いたブロックレイアウトとその設計方法を説明する。
【００２６】
図５は、本実施の形態におけるブロックレイアウトの設計フローを表した図である。
【００２７】
ステップ１は、スタンダードセルの設計を行う工程である。ここでは、図２に示すスタンダードセル２Ａのようなスタンダードセルに加え、図１に示すスタンダードセル１Ａのような、スタンダードセル内の空き領域に入力端子に接続されないダイオード７を備えた、本発明に特徴的なスタンダードセルを設計する。なお、前記２種類のスタンダードセル以外にも、図３に示すスタンダードセル１Ｂのような、ブロックレイアウトを構成するのに必要な他のスタンダードセルも設計されることは言うまでもない。これらの設計されたスタンダードセルは、スタンダードセルライブラリに登録される。
【００２８】
ステップ２は、スタンダードセルの配置・配線を行う工程である。所定のブロックレイアウトを設計するために必要な、スタンダードセルライブラリに含まれるスタンダードセル用いた配置・配線が行われる。この段階では、内部にダイオードを備えたスタンダードセル１Ａは用いず、ダイオードを備えないスタンダードセル２Ａを用いる。実際にレイアウトした後でないと、ブロックレイアウトのどこでアンテナエラーが検出されるかわからないためである。このスタンダードセル２Ａと、スタンダードセル１Ｂを用いて図６に示すようなブロックレイアウトを形成する。ただし、本発明の各スタンダードセルおよび複数のスタンダードセルから構成されるブロックレイアウトを表わす図面では、拡散領域とゲートのみを図示し、拡散領域とＶＤＤやＶＳＳを接続する配線、および各スタンダードセル間を接続する配線については簡単のため省略している。
【００２９】
ステップ３は、ステップ２で構成されたブロックレイアウトに対してアンテナエラー検証を行う工程である。この段階では、ブロックレイアウトに含まれるスタンダードセルのいずれかでアンテナエラーが発生した場合にそれを検出する。スタンダードセルのいずれかにアンテナエラーが検出された場合は次の工程でブロックレイアウトの変更を行い、アンテナエラーが検出されない場合はブロックレイアウトに対する変更は加えない。本例では図６に示すブロックレイアウトにおいて、スタンダードセル１Ｂにアンテナエラーが検出されたものとする。
【００３０】
ステップ４は、アンテナエラーが検出されたスタンダードセル近傍のスタンダードセルを置換する工程である。この段階では、図６に示すようなブロックレイアウトにおいて、アンテナエラーが検出されたスタンダードセル１Ｂの近傍にあるスタンダードセル２Ａを、内部にダイオードを備えたスタンダードセル１Ａと置換する。さらに、スタンダードセル１Ａのダイオードを、アンテナエラーが検出されたスタンダードセル１Ｂのゲート電極２に接続することにより、図４のようなブロックレイアウトを形成する。
【００３１】
上記のステップ３、４で説明した、アンテナエラー検出によるブロックレイアウト変更について、図６に示すスタンダードセル２Ａ、１Ｂから成るブロックレイアウトと、図４に示すスタンダードセル１Ａ、１Ｂから成るブロックレイアウトを用いて以下に詳述する。
【００３２】
図６に示すブロックレイアウトでは、その製造工程においてＰ型拡散領域４やＮ型拡散領域６及びゲート電極２よりも後に配線９が形成される。そのため、アンテナ効果による電荷は配線９にチャージされる。配線９にチャージされた電荷量が、配線９と接続されたゲート電極２の耐圧許容範囲を超えると、ゲート電極２が破壊される恐れがある。
【００３３】
そこで、構成したブロックレイアウトに対してアンテナエラー検証を行い、ブロックを構成するいずれかのスタンダードセルにアンテナエラーが検出された場合には（ステップ３）、ダイオードを備えないスタンダードセル２Ａをレイアウトから取り除き、同じ位置にダイオード７を備えたスタンダードセル１Ａを配置する。さらに、スタンダードセル１Ａ内に備えられたダイオード７をゲート電極２に接続する（ステップ４）。この置換配置により、図４に示すブロックレイアウトが形成される。
【００３４】
ダイオード７を介して、スタンダードセル１Ｂの配線９にチャージされた電荷をスタンダードセル１ＡのＮ形拡散領域３３に散逸させることにより、配線９と接続されたゲート電極２の破壊を回避することが可能になる。
【００３５】
上記のようにスタンダードセル１Ａとスタンダードセル２Ａとを置換するためには、スタンダードセル２Ａがスタンダードセル１Ａと同一の論理、同一のセル高さ、同一のセル幅、同一のピン形状を有する必要がある。図２に示すスタンダードセル２Ａは、内部にダイオードを備えない点においてのみスタンダードセル１Ａと異なり、その他の素子やセルのサイズなど、構成の大部分はスタンダードセル１Ａと同じである。サイズが同一であるため、スタンダードセル２Ａをスタンダードセル１Ａに置換することによるブロックレイアウトの疎密の変化はなく、他のスタンダードセルの再配置は不要である。また、論理が同一であるため、置換によってブロックレイアウトとしての機能が変質することもない。従って、スタンダードセル１Ｂにアンテナエラーを検出した場合には、スタンダードセル１Ａとスタンダードセル２Ａを置換するという容易な手段によって、ゲート電極２の破壊を回避できるのである。
【００３６】
また、図８に示すブロックレイアウトのように、スタンダードセル１Ａとはゲート電極やダイオードが左右反転して配置されたスタンダードセル４Ａを用いることによっても同様の効果が得られる。
【００３７】
図８は本実施の形態において、スタンダードセル１Ａ、１Ｂ、３Ｂ、４Ａを用いて設計されたブロックレイアウトの一部を表す図である。スタンダードセル３Ｂには、ゲート電極１６とＰ型拡散領域１９によってＰｃｈトランジスタが構成されており、ゲート電極１６とＮ型拡散領域２０によってＮｃｈトランジスタが構成されている。ゲート電極１６は配線１８に接続されている。スタンダードセル４Ａは、図１のスタンダードセル１Ａと同一の論理、同一のセル高さ、同一のセル幅、同一のピン形状を有する。同一の論理という条件には、スタンダードセル内のゲート電極やダイオードが左右反転して配置された構成のものも含まれる。素子の配置が左右反転されていてもその論理には変わりはなく、スタンダードセルとして同じ機能を実現することが可能なためである。また、同一のセル高さ、同一のセル幅を有するスタンダードセル２Ａとの置換は容易である。なお、ゲート電極１６、１７はそれぞれスタンダードセル３Ｂ、４Ａの入力端子に対応する。
【００３８】
図８に示すブロックレイアウトでは、その製造工程においてＰ型拡散領域１９やＮ型拡散領域２０及びゲート電極１６よりも後に配線１８が形成される。配線１８にチャージされた電荷によりゲート電極１６が破壊される恐れのある場合は、スタンダードセル４Ａ内に備えられたダイオード１５をスタンダードセル３Ｂのゲート電極１６に接続することにより、ゲート電極１６の破壊を回避することができる。同様に、配線９にチャージされた電荷によりゲート電極２が破壊される恐れのある場合は、スタンダードセル１Ａ内に備えられたダイオード７をスタンダードセル１Ｂのゲート電極２に接続することにより、ゲート電極２の破壊を回避することができる。
【００３９】
以上のように、スタンダードセルを用いた半導体集積回路の設計において、スタンダードセル内の空き領域を利用し、必要に応じてダイオードを備えたスタンダードセルを挿入することにより、従来技術の課題であった各スタンダードセルにダイオードを付加することによる余分な入力容量の増大、スタンダードセル内にダイオード配置用の空間を設けることやレイアウトにダイオードセルを挿入することによる面積増大の可能性、さらにスタンダードセルの敷き詰め率が高いことによるゲート破壊回避不可能性などを解消することが可能となる。
【００４０】
なお、本発明においてアンテナエラー検出時には、アンテナエラーが検出されたスタンダードセルのゲート破壊を回避するために必要な置換のみが行われる。例えば、図７においてスタンダードセル１Ｂの左側にはダイオード７を備えたスタンダードセル１Ａが、右側にはダイオードを備えないスタンダードセル２Ａが配置されているが、アンテナエラー検出前には左右共にスタンダードセル２Ａが配置されていたことは、上述の本実施の形態の説明から明らかである。ここで片方のスタンダードセル２Ａのみがスタンダードセル１Ａに置換されたのは、スタンダードセル１Ｂにチャージされる電荷は、１つのダイオード７をゲート電極２に接続することで拡散領域に散逸させることが可能な大きさであったためである。
【００４１】
このように、スタンダードセル１Ｂ近傍の必要な箇所にのみダイオードを備えたスタンダードセル１Ａを配置し、それ以外はダイオードを備えないスタンダードセル２Ａを配置することにより、ブロック全体として余分なダイオードを備えたスタンダードセルを含むことを回避できる。ダイオードを備えたスタンダードセルはダイオードを備えない場合よりも入力容量が増加するため、各スタンダードセルにダイオードを備える従来の構成に比べ、ブロック全体として無駄な入力容量の増大を防ぐことができる。
【００４２】
（実施の形態２）
以下、スタンダードセルを用いた半導体集積回路の発明について、図面に照らし合わせて第２の実施の形態を説明する。実施の形態１で説明した内容については省略して記す。
【００４３】
図９は本実施の形態において、スタンダードセル１Ａ、１Ｂ、３Ａ、２Ｂを用いて設計されたスタンダードセルのブロックレイアウトを表す図である。スタンダードセル３Ａはスタンダードセル１Ａと同一の論理、同一のセル高さ、同一のセル幅、同一のピン形状を有し、構成の大部分はスタンダードセル１Ａと同様であるが、スタンダードセル１Ａはダイオード７を備え、スタンダードセル３Ａはダイオード７とは拡散領域の形状の異なるダイオード１０を備える点においてのみ異なる。スタンダードセル２Ｂには、ゲート電極１１とＰ型拡散領域１３によってＰｃｈトランジスタが構成されており、ゲート電極１１とＮ型拡散領域１４によってＮｃｈトランジスタが構成されている。ゲート電極１１は配線１２に接続されている。なお、ゲート電極１１はスタンダードセル２Ｂの入力端子に対応する。
【００４４】
図９に示すブロックレイアウトでは、その製造工程においてＰ型拡散領域１３やＮ型拡散領域１４及びゲート電極１１よりも後に配線１２が形成される。配線１２にチャージされた電荷によりゲート電極１１が破壊される恐れのある場合は、スタンダードセル３Ａ内に備えられたダイオード１０をスタンダードセル２Ｂのゲート電極１１に接続することにより、ゲート電極１１の破壊を回避することができる。同様に、配線９にチャージされた電荷によりゲート電極２が破壊される恐れのある場合は、スタンダードセル１Ａ内に備えられたダイオード７をスタンダードセル１Ｂのゲート電極２に接続することにより、ゲート電極２の破壊を回避することができる。
【００４５】
図９において、ダイオード１０の拡散領域はダイオード７の拡散領域より大きい。この場合、ダイオード７よりダイオード１０の方がより大きな電荷を拡散領域へ逃がすことができる。つまり図９のブロックレイアウトは、スタンダードセル２Ｂの電極１２にチャージされ得る電荷の量がダイオード７により散逸させることのできる電荷の大きさを超える場合に、スタンダードセル１Ａではなく、より大きな拡散領域のダイオード１０を備えたスタンダードセル３Ａを配置することでゲート電極１２の破壊を回避することを可能にする構成である。
【００４６】
このように、拡散領域の形状が異なるスタンダードセルを、ゲート電極にチャージされる電荷の大きさに応じて配置することにより、ＥＳＤによるゲート電極の破壊を適切に回避することが可能になる。
【００４７】
（実施の形態３）
以下、スタンダードセルを用いた半導体集積回路の発明について、図面に照らし合わせて第３の実施の形態を説明する。実施の形態１〜２で説明した内容については省略して記す。
【００４８】
図１０は本実施の形態において、スタンダードセル１Ａ、４Ｂ、４Ａを用いて設計されたブロックレイアウトの一部を表す図である。スタンダードセル４Ｂには、ゲート電極２２とＰ型拡散領域２４によってＰｃｈトランジスタが構成されており、ゲート電極２２とＮ型拡散領域２５によってＮｃｈトランジスタが構成されている。ゲート電極２２は配線２３に接続されている。ゲート電極１７はスタンダードセル４Ａの入力端子に対応する。
【００４９】
図１０に示すブロックレイアウトでは、その製造工程においてＰ型拡散領域２４やＮ型拡散領域２５及びゲート電極２２よりも後に配線２３が形成される。配線２３にチャージされた電荷によりゲート電極２２が破壊される恐れのある場合は、スタンダードセル１Ａ内に備えられたダイオード７と、スタンダードセル４Ａ内に備えられたダイオード１５をゲート電極２２に接続し、ダイオード７とダイオード１５にも電荷を分配することでゲート電極２２の破壊を回避することができる。
【００５０】
図１０において、ゲート電極２２にはダイオード７、ダイオード１５の２つのダイオードが接続されている。この場合、ダイオード７のみを接続するよりも大きな電荷を拡散領域へ逃がすことができる。つまり、図１０のブロックレイアウトは、スタンダードセル４Ｂの電極２２にチャージされ得る電荷の量がダイオード７により散逸させることのできる電荷の大きさを超える場合に、スタンダードセル１Ａに加えてスタンダードセル４Ａを配置することでゲート電極２２の破壊を回避することを可能にする構成である。
【００５１】
このように、ゲート電極にチャージされる電荷の大きさに応じて、ダイオードを備えた複数のスタンダードセルを配置することにより、ＥＳＤによるゲート電極の破壊を適切に回避することが可能になる。
【００５２】
なお、図１１に示すブロックレイアウトのように、ダイオード７とダイオード１５を接続することで新たなダイオード２１を形成し、ゲート電極２に接続させる構成でも同様の効果が得られる。さらに、図１１に示すブロックレイアウトではスタンダードセル１Ｂと隣接しないスタンダードセル１Ａを、スタンダードセル１Ａが備えるダイオード７とスタンダードセル４Ａが備えるダイオード１５と接続することにより、ゲート電極２にチャージされた電荷の散逸に用いることが可能になる。
【００５３】
（実施の形態４）
以下、スタンダードセルを用いた半導体集積回路の発明について、図面に照らし合わせて第４の実施の形態を説明する。実施の形態１〜３で説明した内容については省略して記す。
【００５４】
図１２は本実施の形態において、スタンダードセル１Ａ、１Ｂ、２Ｂを用いて設計されたブロックレイアウトの一部を表す図である。
【００５５】
図１２に示すブロックレイアウトでは、その製造工程においてＰ型拡散領域４やＮ型拡散領域６及びゲート電極２よりも後に配線９が形成される。同様に、Ｐ型拡散領域１３やＮ型拡散領域１４及びゲート電極１１よりも後に配線１２が形成される。配線９にチャージされた電荷によりゲート電極２が破壊される恐れ、配線１２にチャージされた電荷によりゲート電極１１が破壊される恐れのある場合には、スタンダードセル１Ａ内に備えられたダイオード７をゲート電極２及びゲート電極１１に接続し、ダイオード７に電荷を分配することでゲート電極２及びゲート電極１１の破壊を回避することができる。
【００５６】
図１２において、ダイオード７はゲート電極２、ゲート電極１１の両方に接続されている。この場合、ダイオード７はゲート電極２にチャージされた電荷、ゲート電極１１にチャージされた電荷の両方を拡散領域に逃がす。つまり、図１２のブロックレイアウトは、ゲート電極２、ゲート電極１１にチャージされる電荷の量の合計が、ダイオード７により散逸させることのできる電荷の大きさより小さい場合に、複数のゲート電極に１つのダイオードを接続することでゲート電極の破壊を回避することを可能にする構成である。
【００５７】
このように、ゲート電極にチャージされる電荷の大きさに応じて、複数のスタンダードセルに１つのダイオードを接続することにより、複数のスタンダードセルのゲート電極の破壊を回避することが可能になる。
【００５８】
また、アンテナエラーが検出されたスタンダードセル個々に対してダイオードを備えたスタンダードセルを挿入する方法よりも、ブロックレイアウト全体で用いるダイオードを備えたスタンダードセルの個数を減らすことができる。スタンダードセルの入力容量は、スタンダードセルに配置されるダイオードの分だけ増加するため、本実施の形態の構成によりダイオードを備えたスタンダードセルを減少させることで、ブロックレイアウト全体としてスタンダードセルの入力容量を抑えることが可能となる。
【００５９】
（実施の形態５）
以下、スタンダードセルを用いた半導体集積回路の発明について、図面に照らし合わせて第５の実施の形態を説明する。実施の形態１〜４で説明した内容については省略して記す。
【００６０】
図１３は本実施の形態において、スタンダードセル１Ａ、５Ａ、１Ｂを用いて設計されたブロックレイアウトの一部を表す図である。スタンダードセル５Ａは、スタンダードセル１ＡとＰｃｈ、Ｎｃｈ側で素子の配置が反転された構成であり、Ｐｃｈトランジスタ形成領域の空き領域にダイオード２６が配置されている。また、他のスタンダードセルと同様、ゲート電極２８とＰ型拡散領域３４によってＰｃｈトランジスタが、ゲート電極２８とＮ型拡散領域３５によってＮｃｈトランジスタが構成されている。ゲート電極２８はスタンダードセル５Ａの入力端子に対応する。
【００６１】
図１３に示すブロックレイアウトでは、その製造工程においてＰ型拡散領域４やＮ型拡散領域６及びゲート電極２よりも後に配線９が形成される。配線９にチャージされた電荷によりゲート電極２が破壊される恐れのある場合は、スタンダードセル１Ａ内に備えられたダイオード７と、スタンダードセル５Ａ内に備えられたダイオード２６とを接続することで新たなダイオード２７を形成し、ゲート電極２に接続することによりダイオード７とダイオード２６にも電荷を分配することでゲート電極２の破壊を回避することができる。
【００６２】
また、プロセスがより微細化すると、製造工程におけるドライエッチングなどプラズマの影響によるトランジスタの不具合を確実に回避するために、Ｎｃｈ側にダイオードを備えたスタンダードセルと、Ｐｃｈ側にダイオードを備えたスタンダードセルの両方を配置する、本実施の形態の構成をとることがより望ましい。
【００６３】
以上の実施の形態１〜５はすべて例示であって、本発明の実施の形態をここで挙げた形態に制限するものでないことは言うまでもない。
【００６４】
例えば、図１４に示すようにダイオードはスタンダードセル内だけではなくメモリ内にも配置可能であり、幅広く利用することができる。図１４では、半導体集積回路２９内においてロジック部３２を構成するスタンダードセルにアンテナエラーが検出された場合に、メモリ部３０に備えられたダイオード３１を、アンテナエラーが検出されたロジック部３２内のスタンダードセルのゲートに接続することにより、該スタンダードセルにおけるゲート破壊を回避する。このように、同じブロックレイアウトに備えられたスタンダードセル間に限らず、異なるブロック間においてもダイオードの接続によるゲート破壊回避が可能である。
【００６５】
また、本実施の形態においてはダイオードを備えたスタンダードセルと、破壊される恐れのあるゲート電極を備えたスタンダードセルが隣接しているが、必ずしも隣接している必要はない。
【産業上の利用可能性】
【００６６】
本発明は、半導体集積回路に関し、スタンダードセルを用いた半導体集積回路のレイアウト構造とその設計方法に有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明に特徴的なスタンダードセル１Ａのレイアウトの模式図
【図２】スタンダードセル２Ａのレイアウトの模式図
【図３】スタンダードセル１Ｂのレイアウトの模式図
【図４】第１の実施の形態におけるブロックレイアウトの模式図（１）
【図５】第１の実施の形態の設計フローチャート
【図６】第１の実施の形態における設計途中のブロックレイアウトの模式図
【図７】第１の実施の形態におけるブロックレイアウトの模式図（２）
【図８】本発明の第１の実施におけるブロックレイアウトの模式図（３）
【図９】本発明の第２の実施の形態におけるブロックレイアウトの模式図
【図１０】本発明の第３の実施の形態におけるブロックレイアウトの模式図（１）
【図１１】本発明の第３の実施の形態におけるブロックレイアウトの模式図（２）
【図１２】本発明の第４の実施の形態におけるブロックレイアウトの模式図
【図１３】本発明の第５の実施の形態におけるブロックレイアウトの模式図
【図１４】半導体集積回路内のメモリのレイアウトの模式図
【符号の説明】
【００６８】
１、２、１１、１６、１７、２２、２８  ゲート電極
３、４、１３、１９、２４、３４  Ｐ型拡散領域
５、６、１４、２０、２５、３３、３５  Ｎ型拡散領域
７、１０、１５、２１、２６、２７、３１  ダイオード
８  セル枠
９、１２、１８、２３  配線
２９  半導体集積回路
３０  メモリ
３２  ロジック部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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