(57)【要約】【課題】機能面に振動子または可動部を持つ機能素子あるいは発光受光素子を有してパッケージ化され、小型化や薄型化が可能である半導体装置とその製造方法を提供する。【解決手段】一方の面に振動子または可動部を持つ機能素子あるいは発光素子及び／または受光素子を含む電子素子１１が形成されている第１基板１０に対して、この一方の面上に、電子素子から間隙を持って電子素子を覆うように第２基板２０が貼り合わされ、第１基板１０を貫通して電子素子１１に接続するように貫通配線１４が形成されており、第１基板１０の他方の面上に絶縁層（３０，３４，３７）が形成され、絶縁層（３０，３４，３７）中に、貫通配線１４に接続して配線層（３１，３５，３６）が埋め込まれて形成されており、配線層（３１，３５，３６）に接続して、絶縁層の表面に凸に形成されたバンプ３８とを有する構成とする。【選択図】図１
2007173750.tif 000002
【特許請求の範囲】
【請求項１】
一方の面に振動子または可動部を持つ機能素子あるいは発光素子及び／または受光素子を含む電子素子が形成されている第１基板と、
前記第１基板の前記一方の面上に、前記電子素子から間隙を持って前記電子素子を覆うように貼り合わされた第２基板と、
前記第１基板を貫通して前記電子素子に接続するように形成された貫通配線と、
前記第１基板の他方の面上に形成された絶縁層と、
前記絶縁層中に埋め込まれ、前記貫通配線に接続して形成された配線層と、
前記配線層に接続して、前記絶縁層の表面に凸に形成されたバンプと
を有する半導体装置。
【請求項２】
前記電子素子が振動子または可動部を持つ機能素子であり、
前記第１基板と前記第２基板が封止材で封止して貼り合わされており、
前記第１基板の前記電子素子の形成面と前記第２基板の表面を内壁面とする中空部分が構成されている
請求項１に記載の半導体装置。
【請求項３】
前記中空部分が、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されている
請求項２に記載の半導体装置。
【請求項４】
前記第２基板の前記第１基板側の表面に、前記電子素子と前記第２基板表面の間隙を広げる凹部が形成されている
請求項１に記載の半導体装置。
【請求項５】
前記電子素子が発光素子及び／または受光素子であり、
前記第２基板が光透過性の保護基板である
請求項１に記載の半導体装置。
【請求項６】
前記第１基板に第１電子回路が形成されている
請求項１に記載の半導体装置。
【請求項７】
前記第１基板に第１電子回路として受動素子が形成されている
請求項６に記載の半導体装置。
【請求項８】
前記第２基板に第２電子回路が形成されている
請求項１に記載の半導体装置。
【請求項９】
前記第２基板に第２電子回路として受動素子が形成されている
請求項８に記載の半導体装置。
【請求項１０】
前記第２基板に第２電子回路として、前記第１基板と貼り合わせる側の表面に、振動子または可動部を持つ機能素子を含む電子素子が形成されている
請求項８に記載の半導体装置。
【請求項１１】
前記絶縁層中に半導体チップが埋め込まれている
請求項１に記載の半導体装置。
【請求項１２】
一方の面に振動子または可動部を持つ機能素子あるいは発光素子及び／または受光素子を含む電子素子が形成されている第１基板の前記一方の面上に、前記電子素子から間隙を持って前記電子素子を覆うように、第２基板を貼り合わせる工程と、
前記第１基板を貫通して前記電子素子に接続するように貫通配線を形成する工程と、
前記第１基板の他方の面上に絶縁層を形成し、前記絶縁層中に埋め込んで、前記貫通配線に接続するように配線層を形成する工程と、
前記配線層に接続して、前記絶縁層の表面に凸にバンプを形成する工程と
を有する半導体装置の製造方法。
【請求項１３】
前記電子素子が振動子または可動部を持つ機能素子であり、
前記第１基板の前記一方の面上に前記第２基板を貼り合わせる工程において、前記第１基板と前記第２基板を封止材で封止して貼り合わせ、前記第１基板の前記電子素子の形成面と前記第２基板の表面を内壁面とする中空部分を構成する
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記中空部分が、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されるように、前記中空部分を構成する工程を、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気下で行う
請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２基板として、前記第２基板の前記第１基板側の表面に、前記電子素子と前記第２基板表面の間隙を広げる凹部が形成されている基板を用いる
請求項１２に記載の半導体装置の製造方法。
【請求項１６】
前記電子素子として発光素子及び／または受光素子が形成された基板を前記第１基板として用い、
光透過性の保護基板である基板を前記第２基板として用いる
請求項１２に記載の半導体装置の製造方法。
【請求項１７】
第１電子回路が形成されている基板を前記第１基板として用いる
請求項１２に記載の半導体装置の製造方法。
【請求項１８】
前記第１電子回路として受動素子が形成されている基板を前記第１基板として用いる
請求項１７に記載の半導体装置の製造方法。
【請求項１９】
第２電子回路が形成されている基板を前記第２基板として用いる
請求項１２に記載の半導体装置の製造方法。
【請求項２０】
前記第２電子回路として受動素子が形成されている基板を前記第２基板として用いる
請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第２電子回路として、振動子または可動部を持つ機能素子を含む電子素子が形成されている基板を前記第２基板として用い、
前記第１基板に前記第２基板を貼り合わせる工程において、前記第２基板の前記電子素子の形成面が前記中空部分の内壁面を構成するように貼り合わせる
請求項１９に記載の半導体装置の製造方法。
【請求項２２】
前記絶縁層を形成する工程において、前記絶縁層中に半導体チップを埋め込みながら形成する
請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＥＭＳ（Micro Electro Mechanical Systems）、ＳＡＷ（Surface Acoustic Wave）素子、あるいはＦ−ＢＡＲ（Thin Film Bulk Acoustic Wave Resonators）などの機能面に可動部または振動子を持つ機能素子あるいは発光ダイオードやフォトダイオードなどの発光素子及び／または受光素子などを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やパーソナルコンピュータに代表されるモバイル機器においては、小型軽量化や多機能および高機能化が進んでおり、これらの機器を構成する部品や基板も同様に小型、薄型、軽量化や高密度実装化が進んでいる。また、半導体等のデバイスの実装に関しても、実装面積の小型化や伝達信号の高速化に伴い、単品の半導体チップのパッケージではなく、複数の半導体チップや受動部品、その他機能デバイスを内蔵したモジュールパッケージが多く提案されている。
【０００３】
従来のモジュールパッケージとして、例えば、モジュール基板両面に半導体チップやチップ部品、中空セラミックパッケージなどを実装していた。
各材料、部品は年々小型化され、モジュール全体も小型化が進んではいるが、この構造を採用する限り、パッケージサイズの小型化には限界があった。
【０００４】
また、例えば、ＭＥＭＳ（Micro Electro Mechanical Systems）、ＳＡＷ（Surface Acoustic Wave）素子あるいはＦ−ＢＡＲ（Thin Film Bulk Acoustic Wave Resonators）などの機能面に可動部または振動子を持つマイクロデバイスの場合、機能面を封止材等で覆うことができないため、セラミックや金属、あるいはガラスなどの基板を用いて気密封止するパッケージ構造がとられている。
【０００５】
例えば、特許文献１には、絶縁層と配線層とが積層された配線基板内の中空部分に、機能面に振動子または可動部を持つマイクロデバイスが設けられた半導体チップが実装されており、中空部分に露出する絶縁層の表面、及び中空部内面における絶縁層と配線層との境界を覆うようにして中空部分内面に疎水性材料の膜が形成され、中空部分の上面が金属膜で覆われて構成されている素子内蔵基板が開示されている。
中空部分は、例えば、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されている。
【０００６】
しかしながら、特許文献１に示された構造では、半導体チップをスムーズに収容するために、半導体チップの大きさよりも中空部分を相当大きくする必要があることから、マイクロデバイスを組み込んだモジュールまたは半導体装置のサイズや厚みが大きくなってしまうという不利益があり、また、製造するときに、マイクロデバイスを気密封止するためのセラミック基板や樹脂基板などの中空部分を構成するための中空基板が予め必要であることから、製造工程が多いという不利益がある。
【０００７】
また、特許文献２には、ＭＩＭキャパシタなどが形成されたシステムインパッケージ（ＳＩＰ）と呼ばれる形態の半導体装置の構成及び製造方法が記載されており、特許文献３及び４にはウェハ貼り合わせによるウェハレベルパッケージで気密封止する方法が記載されている。
【特許文献１】特開２００４−１７９５７３号公報
【特許文献２】特開２００５−５５４８号公報
【特許文献３】特開２００１−６８６１６号公報
【特許文献４】特開２００４−８０２２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子あるいは発光ダイオードやフォトダイオードなどの発光素子及び／または受光素子を有してパッケージ化され、小型化や薄型化が可能である半導体装置と、その製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の半導体装置は、一方の面に振動子または可動部を持つ機能素子あるいは発光素子及び／または受光素子を含む電子素子が形成されている第１基板と、前記第１基板の前記一方の面上に、前記電子素子から間隙を持って前記電子素子を覆うように貼り合わされた第２基板と、前記第１基板を貫通して前記電子素子に接続するように形成された貫通配線と、前記第１基板の他方の面上に形成された絶縁層と、前記絶縁層中に埋め込まれ、前記貫通配線に接続して形成された配線層と、前記配線層に接続して、前記絶縁層の表面に凸に形成されたバンプとを有する。
【００１０】
上記の本発明の半導体装置は、一方の面に振動子または可動部を持つ機能素子あるいは発光素子及び／または受光素子を含む電子素子が形成されている第１基板に対して、この一方の面上に、電子素子から間隙を持って電子素子を覆うように第２基板が貼り合わされている。
また、第１基板を貫通して電子素子に接続するように貫通配線が形成されており、第１基板の他方の面上に絶縁層が形成されている。
さらに、絶縁層中に、貫通配線に接続して配線層が埋め込まれて形成されており、配線層に接続して、絶縁層の表面に凸に形成されたバンプとを有する。
【００１１】
また、上記の課題を解決するため、本発明の半導体装置の製造方法は、一方の面に振動子または可動部を持つ機能素子あるいは発光素子及び／または受光素子を含む電子素子が形成されている第１基板の前記一方の面上に、前記第１基板の前記一方の面上に、前記電子素子から間隙を持って前記電子素子を覆うように、第２基板を貼り合わせる工程と、前記第１基板を貫通して前記電子素子に接続するように貫通配線を形成する工程と、前記第１基板の他方の面上に絶縁層を形成し、前記絶縁層中に埋め込んで、前記貫通配線に接続するように配線層を形成する工程と、前記配線層に接続して、前記絶縁層の表面に凸にバンプを形成する工程とを有する。
【００１２】
上記の本発明の半導体装置の製造方法は、まず、一方の面に振動子または可動部を持つ機能素子あるいは発光素子及び／または受光素子を含む電子素子が形成されている第１基板の一方の面上に、電子素子から間隙を持って電子素子を覆うように、第２基板を貼り合わせる。
次に、第１基板を貫通して電子素子に接続するように貫通配線を形成する。
次に、第１基板の他方の面上に絶縁層を形成し、絶縁層中に埋め込んで、貫通配線に接続するように配線層を形成する。
次に、配線層に接続して、絶縁層の表面に凸にバンプを形成する。
【発明の効果】
【００１３】
本発明の半導体装置は、第１基板と第２基板が間隙を持って積層してマウントされており、前記同様にＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子あるいは発光ダイオードやフォトダイオードなどの発光素子及び／または受光素子を有してパッケージ化され、小型化や薄型化が可能である。
【００１４】
本発明の半導体装置の製造方法は、第１基板と第２基板が間隙を持って積層して貼り合わせており、前記同様にＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子あるいは発光ダイオードやフォトダイオードなどの発光素子及び／または受光素子を有する半導体装置をパッケージ化して、小型化や薄型化を進めて製造できる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００１６】
第１実施形態
図１は本実施形態に係る半導体装置の模式断面図である。
例えば、シリコン半導体からなる第１基板１０の一方の面に、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子などの電子素子１１が形成されており、これに接続する素子配線１２が形成されている。
第１基板１０の他方の面から素子配線１２に達する貫通開口部１３が開口されており、これを埋め込んで第１基板１０の他方の面上に貫通配線１４が形成されている。
【００１７】
上記の第１基板１０の電子素子１１が形成されている面上に、例えば、電子素子１１から間隙を持って電子素子１１を覆うように、第２基板２０が、金メッキされたシールリングなどからなる封止材Ｓで気密封止して貼り合わされている。
ここで、例えば、第１基板１０の電子素子１１の形成面と第２基板２０の表面を内壁面とする気密封止された中空部分Ｖが構成されており、中空部分Ｖは、例えば、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されている。
また、例えば、第２基板２０の第１基板１０側の表面に、電子素子１１と第２基板２０の表面の間隙を広げる凹部２１が形成されている。
【００１８】
第１基板１０の他方の面上において、例えば、貫通配線１４に接続して、電気抵抗素子１５及びキャパシタ１６が形成されている。キャパシタ１６としては、例えば特許文献２に記載のＭＩＭキャパシタなどが形成されている。
また、例えば、貫通配線１４、電気抵抗素子１５及びキャパシタ１６を被覆して全面に、絶縁樹脂からなる第１絶縁層３０が形成されている。
第１絶縁層３０には、貫通配線１４、電気抵抗素子１５及びキャパシタ１６などに達する第１配線用開口部が開口されており、これを埋め込んで、貫通配線１４、電気抵抗素子１５及びキャパシタ１６などに接続するプラグと配線部分が一体となった銅などの導電体からなる第１配線３１が形成されている。第１配線３１の一部はインダクタを構成するようなパターンとなっている。
上記のようにして、第１基板１０の他方の面上に、電気抵抗素子１５、キャパシタ１６及びインダクタなどの受動素子（第１電子回路）が形成されている。
【００１９】
上記の第１配線３１の上層に、例えば、ダイアタッチフィルムなどの接着層３２を介して、半導体チップ３３ａ及び受動素子集積デバイス３３ｂがパッド電極側を上面（フェースアップ）にしてマウントされている。半導体チップには、例えば、スイッチング用のトランジスタなどの能動素子が形成されており、受動素子集積デバイス３３ｂには電気抵抗素子、キャパシタ及びインダクタなどの受動素子が集積して形成されている。
【００２０】
また、例えば、第１配線３１、半導体チップ３３ａ及び受動素子集積デバイス３３ｂを被覆して全面に、絶縁樹脂からなる第２絶縁層３４が形成されている。
上記の第２絶縁層３４には、例えば、第１配線３１、半導体チップ３３ａ及び受動素子集積デバイス３３ｂのパッド電極などに達する第２配線用開口部が開口されており、これを埋め込んで、第１配線３１、半導体チップ３３ａ及び受動素子集積デバイス３３ｂのパッド電極などに接続するプラグと配線部分が一体となった銅などの導電体からなる第２配線３５が形成されている。
【００２１】
また、例えば、第２配線３５の上層に導電性ポスト３６が形成されており、導電性ポストの外周部を埋め込んで第２絶縁層３４の上層にバッファ層３７が形成されている。
また、例えば、導電性ポスト３６の頂部はバッファ層３７から露出しており、ハンダボールなどからなるバンプ３８がバッファ層３７の表面から凸に形成されている。
上記のようにして、第１基板の他方の面上に、第１絶縁層３０、第２絶縁層３４、バッファ層３７などからなる絶縁層が形成されており、この絶縁層中に、貫通配線１４に接続して、第１配線３１、第１配線３５及び導電性ポスト３６などからなる配線層が埋め込まれて形成されている。
【００２２】
図２（ａ）は第１基板１０の電子素子形成面側の平面図であり、図２（ｂ）は第２基板２０の第１基板と対向する面と反対側の平面図である。
第１基板１０の一方の面上に、例えば、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの電子素子（１１ａ，１１ｂ，１１ｃ）が各素子のサイズに合わせてレイアウトされており、それらの外周を囲んで封止材Ｓが形成されている。
また、第２基板２０には、第１基板１０と対向する側に、凹部２１が形成されている。
【００２３】
図３（ａ）は、上記の電子素子１１のうち、振動子が形成されたＦ−ＢＡＲの一例の断面図である。
例えば、基板４０に、所定の共振領域を構成する空隙４１を介して、下部電極４２、圧電膜４３および上部電極４４の積層体からなる弾性共振膜が形成されている。
下部電極４２および上部電極４４は、例えばＡｌ、Ｐｔ、Ａｕ、Ｃｕ、Ｗ、Ｍｏ、Ｔｉなどの導電性材料からなり、例えば０．１〜０．５μｍの膜厚で形成されている。
また、圧電膜４３は窒化アルミニウムや酸化亜鉛などの圧電材料からなり、ｃ軸に高配向した緻密な膜となっており、優れた圧電特性と弾性特性を備えた圧電膜であり、例えば１．５μｍ以下の膜厚で形成されている。
空隙４１は、下部電極４２の端部に屈曲して形成された足部により支えられており、空隙４１の高さは例えば数μｍ程度である。
下部電極４２、上部電極４４および圧電膜４３の膜厚や空隙４１の高さなどは、共振周波数に合わせて適宜調整することができる。
また、図３（ｂ）は、上記のＭＥＭＳの一例の断面図である。例えば、基板４５に、可動部を有するＭＥＭＳ構造体４６が形成されており、ＭＥＭＳが構成されている。
【００２４】
上記の本実施形態に係る半導体装置は、第１基板と第２基板が間隙を持って積層して貼り合わされており、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有してパッケージ化されたものであり、第１基板と第２基板を積層させることで機能素子を所定の雰囲気に保持する中空構造が実現され、小型化や薄型化が可能である。
【００２５】
次に、上記の本実施形態の半導体装置の製造方法について説明する。
まず、図４（ａ）に示すように、例えば、シリコン半導体からなる第１基板１０の一方の面に、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子などの電子素子１１を形成し、これに接続する素子配線１２を形成する。さらに第２基板との貼り合わせ領域に金メッキされたシールリングなどからなる封止材Ｓ１０を形成する。
一方、シリコン半導体からなる第２基板２０に、第１基板１０と貼り合わせたときの電子素子１１と第２基板２０の表面の間隙を広げる凹部２１を形成する。第２基板２０側においても、第１基板との貼り合わせ領域に金メッキされたシールリングなどからなる封止材Ｓ２０を形成する。
【００２６】
次に、図４（ｂ）に示すように、例えば、第１基板１０の封止材Ｓ１０と第２基板２０の封止材Ｓ２０とを接合して、第１基板の電子素子１１形成面上に、電子素子１１から間隙を持って電子素子１１を覆うように、第２基板２０を凹部２１形成面側から貼り合わせる。
上記において、封止材Ｓ１０と封止材Ｓ２０とが接合してなる封止材Ｓで気密封止して第１基板１０と第２基板２０を貼り合わせることにより、第１基板１０の電子素子１１の形成面と第２基板２０の表面を内壁面とする気密封止された中空部分Ｖを構成する。
ここで、上記の中空部分Ｖが、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されるように、中空部分Ｖを構成する工程を、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気下で行う。
上記のような基板の貼り合わせをウェハレベルで行う場合には、特許文献３及び４に記載の方法を好ましく用いることができる。
【００２７】
次に、図５（ａ）に示すように、例えば、第１基板１０の電子素子１１形成面の裏面側から研磨して、第１基板１０を薄く加工する。
【００２８】
次に、図５（ｂ）に示すように、例えば、素子配線１２に達する開口部となる領域を開口するパターンのレジスト膜をパターン形成し、ウェットエッチングなどのエッチング処理を行って、第１基板１０に対して、素子配線１２に達する貫通開口部１３を形成する。
例えば、貫通開口部１３としては、開口部上方ほど開口径の大きい順テーパー形状となるように形成する。
【００２９】
次に、図６（ａ）に示すように、例えば、貫通開口部１３を埋め込んで、第１基板１０の他方の面上に貫通配線１４をパターン形成する。図面上は、貫通開口部１３を完全に埋め込んで形成しているが、貫通開口部１３の内壁面を被覆する程度の導電層で形成してもよい。但し、基板の平坦化の観点からは、図示のように完全に埋め込んで形成することが好ましく、上記のように貫通開口部１３を順テーパー形状とすることで容易に埋め込むことができる。
【００３０】
次に、図６（ｂ）に示すように、例えば、貫通配線１４に接続して、電気抵抗素子１５及びキャパシタ１６を形成する。キャパシタ１６としては、例えば特許文献２に記載のＭＩＭキャパシタの形成方法により行うことができる。
【００３１】
次に、図７（ａ）に示すように、例えば、スピン塗布あるいは貼り合わせなどにより、貫通配線１４、電気抵抗素子１５及びキャパシタ１６を被覆して全面に、ポリイミド樹脂、エポキシ樹脂、ＢＣＢ（ベンゾシクロブテン）樹脂などの感光性樹脂などからなる第１絶縁層３０を形成する。
【００３２】
次に、図７（ｂ）に示すように、例えば、第１絶縁層３０に対して、第１配線用開口部を開口するパターンで露光及び現像処理を行い、貫通配線１４、電気抵抗素子１５及びキャパシタ１６などに達する第１配線用開口部３０ｐを開口する。
【００３３】
次に、図８（ａ）に示すように、例えば、スパッタリング法などにより第１配線用開口部３０ｐの内壁を被覆して全面に不図示のシード層を形成し、第１配線の形成領域を開口するパターンの不図示のレジスト膜をパターン形成し、シード層を一方の電極とする電解メッキ処理などを行って、第１配線用開口部３０ｐを埋め込んで、貫通配線１４、電気抵抗素子１５及びキャパシタ１６などに接続するプラグと配線部分が一体となった銅などの導電体からなる第１配線３１を形成する。ここで、第１配線３１の一部はインダクタを構成するようにパターン形成する。
この後、レジスト膜を除去し、さらに第１配線３１をマスクとして露出している部分のシード層を除去する。
【００３４】
上記のように、本実施形態においては、例えば特許文献２に記載のようなＭＩＭキャパシタを形成し、再配線を構成する第１配線などをパターン加工してスパイラルインダクタなどを形成する。
通常受動部品は、複数の１００５や０６０３サイズのチップ部品をモジュール基板上に１０数〜数１０個ハンダ付け実装するが、本実施形態においては全てシリコンの第１基板上に作りこまれているため、ハンダ付けスペースや実装のための部品間のクリアランスをとる必要がなく、また部品そのもののサイズも小型化、特に薄型化しやすい。
【００３５】
次に、図８（ｂ）に示すように、例えば、上記の第１配線３１の上層に、例えば、ダイアタッチフィルムなどの接着層３２を介して、半導体チップ３３ａ及び受動素子集積デバイス３３ｂを、パッド電極側が上面となるようにしてマウントする。
【００３６】
次に、図９（ａ）に示すように、例えば、スピン塗布あるいは貼り合わせなどにより、第１配線３１、半導体チップ３３ａ及び受動素子集積デバイス３３ｂを被覆して全面に、ポリイミド樹脂、エポキシ樹脂、ＢＣＢ（ベンゾシクロブテン）樹脂などの感光性樹脂などからなる第２絶縁層３４を形成する。
【００３７】
次に、図９（ｂ）に示すように、例えば、第２絶縁層３４に対して、第２配線用開口部を開口するパターンで露光及び現像処理を行い、第１配線３１、半導体チップ３３ａ及び受動素子集積デバイス３３ｂのパッド電極などに達する第２配線用開口部３４ｐを開口する。
【００３８】
次に、図１０（ａ）に示すように、例えば、スパッタリング法などにより第２配線用開口部３４ｐの内壁を被覆して全面に不図示のシード層を形成し、第２配線の形成領域を開口するパターンの不図示のレジスト膜をパターン形成し、シード層を一方の電極とする電解メッキ処理などを行って、第２配線用開口部３４ｐを埋め込んで、第１配線３１、半導体チップ３３ａ及び受動素子集積デバイス３３ｂのパッド電極などに接続するプラグと配線部分が一体となった銅などの導電体からなる第２配線３５を形成する。
この後、レジスト膜を除去するが、シード層は次工程において導電性ポストを形成する際にも用いるので、第２配線３５から露出している部分のシード層は除去しないでおく。
【００３９】
次に、図１０（ｂ）に示すように、例えば、感光性樹脂シートの貼り合わせなどにより、導電性ポストの形成領域を開口するパターンの不図示のレジスト膜をパターン形成し、上記のシード層を一方の電極とする電解メッキ処理などを行って、第２配線の上層に導電性ポスト３６を形成する。
この後、レジスト膜を除去し、さらに第２配線３５及び導電性ポスト３６をマスクとして露出している部分のシード層を除去する。
【００４０】
次に、図１１（ａ）に示すように、例えば、バッファ層を構成する絶縁樹脂を供給して、導電性ポスト３６の外周部を埋め込んで第２絶縁層３４の上層にバッファ層３７を形成し、上面から導電性ポスト３６の頂部が露出するまで研磨処理を行う。
【００４１】
次に、第２基板２０の第１基板１０との貼り合わせ面の裏面側を研磨して、第２基板２０を薄く加工する。
上記の後、図１１（ｂ）に示すように、例えば、露出した導電性ポスト３６の頂部の上面に、ハンダボールなどからなるバンプ３８をバッファ層３７の表面から凸状となるように形成する。上記の各工程をウェハレベルで行った後、ダイシング処理により各半導体装置に切断して、図１に示す本実施形態に係る半導体装置を製造することができる。
【００４２】
上記の本実施形態に係る半導体装置の製造方法では、第１基板と第２基板が間隙を持って積層して貼り合わせて、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有する半導体装置をパッケージ化しており、第１基板と第２基板を積層させることで機能素子を所定の雰囲気に保持する中空構造を実現させることができ、小型化や薄型化が可能である。
【００４３】
上記の本実施形態に係る半導体装置において、第２基板は単なる中空部分を構成するキャップとして用いているが、第２基板にも受動素子などを形成してもよい。この場合には、第２基板に形成された受動素子に接続するように配線を別途形成して対応することができる。
また、第２基板の凹部は必ずしも必要ではなく、第１基板上の電子素子と第２基板の表面との間隙を十分に確保できる場合には形成しなくてもよい。
【００４４】
従来の半導体装置を構成するモジュール基板は通常２００〜６００μｍの厚さが必要だが、本実施形態の半導体装置の再配線層（第１配線，第２配線）の厚みは総計で５０〜１００μｍ前後で済むので、大幅に薄型化ができる。
また、再配線はウェハプロセスで形成できるので、通常の基板配線ピッチに比べてファインパターンで形成可能で、面積的にも小型化が実現できる。
【００４５】
第２実施形態
図１２は本実施形態に係る半導体装置の模式断面図である。
実質的に第１実施形態に係る半導体装置と同様の構成であるが、シリコン半導体からなる第１基板１０の一方の面に、発光ダイオードやフォトダイオードあるいはその他の発光素子及び／または受光素子である電子素子１７が形成されており、第１基板１０の電子素子１７が形成されている面上に、例えば、電子素子１７から間隙を持って電子素子１７を覆うように、ガラス基板などの光透過性の保護基板からなる第２基板２２が接着層Ａにより貼り合わされていることが異なる。
上記の構成においては、中空部分Ｖは気密封止されていてもよいが、必ずしもその必要はなく、接着層Ａにより第１基板１０上の電子素子１７と第２基板２２の表面との間隙が確保されていればよい。
【００４６】
搭載する半導体チップは、必要に応じて、イメージセンサー制御ＩＣ、メモリＩＣなどから選択して、イメージセンサーモジュールとする。
【００４７】
図１３（ａ）は第１基板１０の電子素子形成面側の平面図であり、図１３（ｂ）は第２基板２２の第１基板と対向する面と反対側の平面図である。
第１基板１０の一方の面上に、例えば、フォトダイオードなどの電子素子（１７ａ，１７ｂ，１７ｃ）が各素子のサイズに合わせてレイアウトされており、それらの外周を囲んで接着層Ａが形成されている。
また、第２基板２２としてはガラス基板などを用いることができ、第１実施形態の第２基板に形成されている凹部は特に必要はない。
【００４８】
上記の本実施形態に係る半導体装置は、例えば、第１基板１０の一方の面上に電子素子１７として形成されたフォトダイオードと、絶縁層（３０，３２，３７）中に埋め込まれた受動素子や半導体チップなどからＰＤＩＣを構成することができ、第２基板２２を透過して光を受光することができる。
また、上記の電子素子１７として発光ダイオードなどが形成され、第２基板を透過して外部に光を出射することができる。
【００４９】
上記の本実施形態に係る半導体装置は、第１基板と第２基板が間隙を持って積層して貼り合わされており、発光ダイオードやフォトダイオードなどの発光素子及び／または受光素子を有してパッケージ化されたものであり、第１基板と第２基板を積層させることで第２基板により発光素子及び／または受光素子を保護する構成とすることができ、別途これらを保護するパッケージを設ける必要がなく、半導体装置の小型化や薄型化が可能である。
【００５０】
第３実施形態
図１４は本実施形態に係る半導体装置の模式断面図である。
実質的に第１実施形態に係る半導体装置と同様の構成であるが、第２基板２０の第１基板１０と貼り合わせる側の表面に、振動子または可動部を持つ機能素子などの電子素子２３とこれに接続する素子配線２４が形成されて、第２基板２０に第２電子回路が構成されており、第１基板１０と第２基板２０は第２基板２０の電子素子２３の形成面が中空部分Ｖの内壁面を構成するように貼り合わされており、中空部分Ｖを垂直方向に接続する電極Ｅにより、上記の第２電子回路が第１基板１０の第１電子回路へと接続された構成となっていることが異なる。
電子素子２３が振動子または可動部を持つ機能素子である場合には、第１実施形態と同様に、中空部分Ｖが気密封止された構成とする。
第２基板２０に形成されている電子素子２３としては受動素子などであってもよい。
【００５１】
図１５（ａ）は第１基板１０の電子素子形成面側の平面図であり、図１５（ｂ）は第２基板２０の第１基板と対向する面と反対側の平面図である。
第１基板１０の一方の面上に、例えば、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの電子素子（１１ａ，１１ｂ，１１ｃ）が各素子のサイズに合わせてレイアウトされており、それらの外周を囲んで封止材Ｓが形成されている。
また、第２基板２０の第１基板１０との貼り合わせ面上にも、例えば、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの電子素子（２３ａ，２３ｂ，２３ｃ）が各素子のサイズに合わせてレイアウトされている。
ここで、例えば、第１基板１０の電子素子（１１ａ，１１ｂ）が第２基板２０の電子素子２３ｃと重なるように、また、第１基板１０の電子素子１１ｃが第２基板２０の電子素子（２３ａ，２３ｂ）と重なるようにして、第１基板１０と第２基板２０とが貼り合わされている。
【００５２】
図１６は、本実施形態に係る半導体装置として、例えば携帯電話用ＲＦモジュールに適用した場合の回路図である。
例えば、Ｂａｎｄ Ａ、Ｂａｎｄ Ｂ、Ｂａｎｄ Ｃの３つの周波数帯の送受信回路と、これらを駆動するスイッチング回路とを備えている。３つの送受信回路は、それぞれＦ−ＢＡＲなどを含んで、送信回路と受信回路に区分して構成されている。
ここで、Ｂａｎｄ Ａについて、送信回路が第１基板１０の電子素子１１ａを含んで構成され、受信回路が第２基板２０の電子素子２３ａを含んで構成されている。
また、Ｂａｎｄ Ｂについて、送信回路が第１基板１０の電子素子１１ｂを含んで構成され、受信回路が第２基板２０の電子素子２３ｂを含んで構成されている。
また、Ｂａｎｄ Ｃについて、送信回路が第１基板１０の電子素子１１ｃを含んで構成され、受信回路が第２基板２０の電子素子２３ｃを含んで構成されている。
また、スイッチング用の回路は、例えば半導体チップ３３ａ上に形成されている。
【００５３】
上記のように各送受信回路を構成し、さらに図１５（ａ）及び（ｂ）のレイアウトに示すように、電子素子１１ａと電子素子２３ａ、電子素子１１ｂと電子素子２３ｂ、電子素子１１ｃと電子素子２３ｃが、それぞれ対向しないように配置することにより、３つの周波数帯の送受信回路のいずれにおいても送信時と受信時の電磁波の干渉を抑制して回路を駆動することができる。
【００５４】
上記の本実施形態に係る半導体装置は、第１基板と第２基板が間隙を持って積層して貼り合わされており、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有してパッケージ化されたものであり、第１基板と第２基板を積層させることで機能素子を所定の雰囲気に保持する中空構造を実現することができ、小型化や薄型化が可能である。
特に、所定の素子面積が必要なＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの素子を第１基板と第２基板の両方に形成することにより、半導体装置全体として必要となる面積を半分程度にまで大きく縮小することができる。
【００５５】
次に、上記の本実施形態の半導体装置の製造方法について説明する。
まず、図１７（ａ）に示すように、例えば、シリコン半導体からなる第１基板１０の一方の面に、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子などの電子素子１１を形成し、これに接続する素子配線１２を形成する。さらに第２基板との貼り合わせ領域に金メッキされたシールリングなどからなる封止材Ｓ１０を形成し、さらに、中空部分で垂直方向に接続する電極Ｅを形成する。
一方、シリコン半導体からなる第２基板２０の第１基板との貼り合わせ面上においても、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子などの電子素子２３を形成し、これに接続する素子配線２４を形成する。さらに第１基板との貼り合わせ領域に金メッキされたシールリングなどからなる封止材Ｓ２０を形成する。
【００５６】
次に、図１７（ｂ）に示すように、例えば、第１基板１０の封止材Ｓ１０と第２基板２０の封止材Ｓ２０とを接合して、第１基板の電子素子１１形成面上に、電子素子１１から間隙を持って電子素子１１を覆うように、第１基板１０の電子素子１１形成面と第２基板２０の電子素子２３形成面とを対抗させて貼り合わせる。このように、封止材Ｓ１０と封止材Ｓ２０とが接合してなる封止材Ｓで気密封止して第１基板１０と第２基板２０を貼り合わせることにより、第１基板１０の電子素子１１の形成面と第２基板２０の電子素子２３の形成面を内壁面とする気密封止された中空部分Ｖを構成する。
上記の工程において、第１基板１０側に形成された電極Ｅが、第２基板の素子配線２４に接続するようにして貼り合わせる。
ここで、上記の中空部分Ｖが、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気に保持されるように、中空部分Ｖを構成する工程を、真空、減圧、還元雰囲気、あるいは不活性ガス雰囲気下で行う。
【００５７】
次に、図１８（ａ）に示すように、例えば、第１基板１０の電子素子１１形成面の裏面側から研磨して、第１基板１０を薄く加工する。
【００５８】
次に、図１８（ｂ）に示すように、例えば、素子配線１２及び電極Ｅに達する開口部となる領域を開口するパターンのレジスト膜をパターン形成し、ウェットエッチングなどのエッチング処理を行って、第１基板１０に対して、素子配線１２及び電極Ｅに達する貫通開口部１３を形成する。
例えば、貫通開口部１３としては、開口部上方ほど開口径の大きい順テーパー形状となるように形成する。
上記の工程以降については、第１実施形態に示す半導体装置の製造方法と同様の工程により行うことができ、これにより図１４に示す半導体装置を製造することができる。
【００５９】
上記の本実施形態に係る半導体装置の製造方法では、第１基板と第２基板が間隙を持って積層して貼り合わせて、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に振動子または可動部を持つ機能素子を有する半導体装置をパッケージ化しており、第１基板と第２基板の積層させることで機能素子を所定の雰囲気に保持する中空構造を実現させることにより、小型化や薄型化が可能である。
【００６０】
上記の本実施形態によれば、以下の効果を享受できる。
モジュール基板、チップ部品、中空セラミックパッケージなど、従来必要であった部材を使わずに、これら機能を全てシリコン基板上に集約できる。このため、ウェハプロセスが使って製造することができ、高精細な再配線や素子形成をすることにより大幅なモジュールの小型化が実現できる。
また、製造プロセス全てをウェハ状態で行うことができ、製造コストを抑制できる。
【００６１】
本発明は上記の説明に限定されない。
例えば、樹脂層やこれに内蔵する配線層の層数は実施形態に限らず、何層であってもよい。
キャパシタやインダクタ、電気抵抗素子などの受像素子は、必要に応じて適宜組み込むことができる。さらに、トランジスタなどの能動素子が形成された半導体チップを適宜組み込むことが可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００６２】
本発明の半導体装置は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に可動部または振動子あるいは発光素子及び／または受光素子を有してパッケージ化された半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、ＭＥＭＳ、ＳＡＷ素子あるいはＦ−ＢＡＲなどの機能面に可動部または振動子あるいは発光素子及び／または受光素子を有してパッケージ化する半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００６３】
【図１】図１は本発明の第１実施形態に係る半導体装置の模式断面図である。
【図２】図２（ａ）は本発明の第１実施形態に係る半導体装置の第１基板の電子素子形成面側の平面図であり、図２（ｂ）は第２基板の第１基板と対向する面と反対側の平面図である。
【図３】図３（ａ）はＦ−ＢＡＲの一例の断面図であり、図３（ｂ）はＭＥＭＳの一例の断面図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２は本発明の第２実施形態に係る半導体装置の模式断面図である。
【図１３】図１３（ａ）は本発明の第２実施形態に係る半導体装置の第１基板の電子素子形成面側の平面図であり、図１３（ｂ）は第２基板の第１基板と対向する面と反対側の平面図である。
【図１４】図１４は本発明の第３実施形態に係る半導体装置の模式断面図である。
【図１５】図１５（ａ）は本発明の第３実施形態に係る半導体装置の第１基板の電子素子形成面側の平面図であり、図１５（ｂ）は第２基板の第１基板と対向する面と反対側の平面図である。
【図１６】図１６は第３実施形態の半導体装置により構成可能な携帯電話用ＲＦモジュールの回路図である。
【図１７】図１７（ａ）及び（ｂ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１８】図１８（ａ）及び（ｂ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
【００６４】
１０…第１基板、１１，１１ａ，１１ｂ，１１ｃ…電子素子、１２…素子配線、１３…貫通開口部、１４…貫通配線、１５…電気抵抗素子、１６…キャパシタ、１７…電子素子、２０…第２基板、２１…凹部、２２…第２基板、２３，２３ａ，２３ｂ，２３ｃ…電子素子、２４…素子配線、３０…第１絶縁層、３１…第１配線、３２…接着層、３３ａ…半導体チップ、３３ｂ…受動素子集積デバイス、３４…第２絶縁層、３５…第２配線、３６…導電性ポスト、３７…バッファ層、３８…バンプ、４０…基板、４１…空隙、４２…下部電極、４３…圧電膜、４４…上部電極、４５…基板、４６…ＭＥＭＳ構造体、Ｓ，Ｓ１０，Ｓ２０…封止材、Ａ…接着層、Ｅ…電極、Ｖ…中空部分
【図１】
2007173750.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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