(57)【要約】【課題】本発明の課題は、待機時にある電位に固定する必要がある回路を駆動する回路のリーク電流低減を実現する技術を提供することにある。【解決手段】ゲート酸化膜厚の厚さが違うダブルゲート型トランジスタを用いて、そのトランジスタの酸化膜厚が薄いゲートはオフさせ、酸化膜厚が厚いゲートをオンさせることで電位が変化しないノードを駆動し、回路ブロックのリーク電流を低減する回路自体のリーク電流および回路ブロックのリーク電流を低減する。【選択図】図1
2007173385.tif 000002
【特許請求の範囲】
【請求項１】
所定の機能を有する回路ブロックの電源を遮断するための電源スイッチと、前記電源スイッチを制御する駆動回路とを備え、
前記駆動回路は、互いのドレインが電気的に接続された第１のトランジスタと第２のトランジスタで構成され、前記第１のトランジスタはゲート酸化膜厚の厚さがそれぞれ異なる第１のゲートおよび第２のゲートを有するダブルゲート型トランジスタであって、
前記第１のゲートの電位と前記第２のゲートの電位が独立に制御されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記第１のゲートのゲート酸化膜厚は、前記第２のゲートのゲート酸化膜厚よりも薄いことを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
前記第１のトランジスタは、nチャネル型のダブルゲート型トランジスタであり、前記第２のトランジスタは、ｐチャネル型のダブルゲート型トランジスタであって、
前記第１のトランジスタのソースがロウの電位の電源線に接続され、
前記第２のトランジスタのソースがハイの電位の電源線に接続され、
前記第1および第２のトランジスタのそれぞれのドレインが前記電源スイッチの制御端子に接続されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
前記第１のトランジスタの第２ゲートと前記第２のトランジスタの第１および第２のゲートのそれぞれが相互に接続されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１において、
前記第1のトランジスタは、nチャネル型のダブルゲート型トランジスタであり、前記第２のトランジスタは、ｐチャネル型のシングル型トランジスタであって、
前記第1のトランジスタのソースがロウの電位の電源線に接続され、
前記第２のトランジスタのソースがハイの電位の電源線に接続され、
前記第１および第２のトランジスタのそれぞれのドレインが前記電源スイッチの制御端子に接続されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１において、
前記電源スイッチは、第１および第２のゲートを有するnチャネル型のダブルゲート型トランジスタで構成され、該ダブルゲート型トランジスタの第１のゲートは前記第１および第２のトランジスタのドレインに接続され、該ダブルゲート型トランジスタのドレインは前記所定の機能を有する回路ブロックの接地電位線に接続されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
前記nチャネル型のダブルゲート型トランジスタの第１および第２のゲートが互いに接続されるとともに、前記第１のゲートが前記第１および第２のトランジスタのドレインに接続されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項１において、
前記電源スイッチは、nチャネル型のシングルゲート型トランジスタで構成され、該シングルゲート型トランジスタのゲートは前記第１および第２のトランジスタのドレインに接続され、該シングルゲート型トランジスタのドレインは前記所定の機能を有する回路ブロックの接地電位線に接続されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項１において、
前記電源スイッチは、ｐチャネル型のダブルゲート型トランジスタで構成され、該ダブルゲート型トランジスタの第１のゲートは、前記第１および第２のトランジスタのドレインに接続され、該ダブルゲート型トランジスタのドレインは前記所定の機能を有する回路ブロックの電源電位線に接続されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１において、
前記電源スイッチは、ｐチャネル型のシングルゲート型トランジスタで構成され、該シングルゲート型トランジスタの第１のゲートは前記第１および第２のトランジスタのドレインに接続され、該シングルゲート型トランジスタのドレインは前記所定の機能を有する回路ブロックの電源電位線に接続されていることを特徴とする半導体集積回路装置。
【請求項１１】
論理機能を有する回路ブロックの電源を遮断するための電源スイッチと、前記電源スイッチを制御する駆動回路とを備え、
前記駆動回路は、互いのドレインが電気的に接続されると共に前記電源スイッチの制御端子に接続された第１のトランジスタと第２のトランジスタで構成され、
前記第１のトランジスタは、第１のゲート酸化膜厚を有する第１のゲートと、前記第１のゲート酸化膜厚より厚いゲート酸化膜厚を有する第２のゲートとを具備するダブルゲート型トランジスタであって、
前記第１のゲートの電位と前記第２のゲートの電位が独立に制御されることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
前記第１のトランジスタは、nチャネル型のダブルゲート型トランジスタであって、
前記第１のゲートをロウの電位に、前記第２のゲートをハイの電位にすることにより、前記第１のトランジスタのドレインの電位がロウの電位に設定され、前記電源スイッチが遮断されることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１１において、
前記第１のトランジスタは、ｎチャネル型のダブルゲート型トランジスタであり、
前記第２のトランジスタは、第３のゲート酸化膜厚を有する第３のゲートと、前記第３のゲート酸化膜厚より厚いゲート酸化膜厚を有する第４のゲートを具備するｐチャネル型のダブルゲート型トランジスタであって、
前記第３のゲートをハイの電位にし、前記第４のゲートをロウの電位にすることにより、前記第２のトランジスタのドレインの電位がハイの電位に設定され、前記電源スイッチがオンすることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３において、
前記第１のトランジスタの第２のゲートと、前記第２のトランジスタの第１および第２のゲートが互いに接続されていることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１１において、
前記第１のトランジスタは、ｎチャネル型のダブルゲート型トランジスタであり、
前記第２のトランジスタは、第３のゲート酸化膜厚を有する第３のゲートと、前記第３のゲート酸化膜厚より厚いゲート酸化膜厚を有する第４のゲートを具備するｐチャネル型のダブルゲート型トランジスタであって、
前記第１のトランジスタの第１ゲートには、前記所定の機能を有する回路ブロックが動作している状態ではハイとなり、動作していない状態ではロウとなる信号が入力され、
前記第１のトランジスタの第２のゲートには、前記所定の機能を有する回路ブロックが動作している状態ではハイとなり、動作していない状態ではロウとなる信号が入力され、
前記第２のトランジスタの第３のゲートには前記所定の機能を有する回路ブロックが動作しない状態になった場合に、所定の時間ロウとなり、前記所定の時間以外の時間にはハイとなる信号が入力され、
前記第２のトランジスタの第４ゲートには、前記回路ブロックが動作している状態ではハイとなり、動作していない状態ではロウとなる信号が入力されることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１１において、
前記電源スイッチは、nチャネル型のダブルゲート型トランジスタで構成され、
前記電源スイッチが遮断された状態から導通した状態に変化する際に、
該トランジスタの第２のゲートがオンし、所定の時間が経過した後に、該トランジスタの第１のゲートがオンすることにより、前記電源スイッチから接地電位線に流れる電流ノイズを小さくすることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１において、
前記所定の機能を有する回路ブロックがメモリ回路ブロックであって、
前記第１および第２のトランジスタのドレインは、前記メモリ回路のワード線に接続されていることを特徴とする半導体集積回路装置。
【請求項１８】
請求項１において、
前記所定の機能を有する回路ブロックがメモリ回路ブロックであって、
前記電源スイッチは、ゲート酸化膜厚の厚さがそれぞれ異なる第１のゲートおよび第２のゲートを有するｎチャネル型のダブルゲート型トランジスタで構成され、
前記第１のゲートがロウの電位に、前記第２のゲートがハイの電位に設定された場合に、該トランジスタのドレインに接続された前記メモリ回路ブロックの接地電位線の電位が、所定の電位以下に制御されることを特徴とする半導体集積回路装置。
【請求項１９】
請求項１において、
電源スイッチを介して接地電位線に接続された第１の回路ブロックと、電源スイッチを介することなく接地電位線に接続された第２の回路ブロックと、を備え、
前記電源スイッチが前記駆動回路により制御されることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１９において、
前記第１の回路ブロックが第１ラッチ回路からなり、前記第２の回路ブロックが第２ラッチ回路からなるフリップフロップ回路であって、
前記第１ラッチ回路は、前記ダブルゲート型トランジスタを備え、前記第１ラッチ回路の電源線には電源が接続され、
前記第２ラッチ回路は、前記第１ラッチ回路よりも動作速度の遅い回路で構成され、
前記第２ラッチ回路が動作しない状態では、前記第２ラッチ回路の電源は、前記電源スイッチにより遮断される電源線に接続され、
前記第２ラッチ回路に供給される電源が遮断される前に、前記第２ラッチ回路に記憶されているデータを前記第１ラッチ回路に記憶させることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された信号に特定の処理を施して出力する回路が半導体チップ上に集積された半導体集積回路装置に関し、特に、該半導体集積回路装置の消費電力を低減する技術に関する。
【背景技術】
【０００２】
従来のリーク電流を低減する回路の例として、ロジック回路の電源を遮断するためのスイッチとして動作するnチャネル型トランジスタと、そのnチャネル型トランジスタを駆動するインバータ回路があった（例えば、非特許文献１参照）。
【０００３】
【非特許文献１】「“90nm Low Leakage SoC Design Technique for Wireless Applications”：2005アイ・イー・イー・イー  インターナショナル  ソリッド  ステート  サーキット  コンファレンス（2005 IEEE International Solid-State Circuits Conference (ISSCC)）」、2005年、p. 138-139（Fig.7.6.3）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
非特許文献１に開示された従来技術に基づき、本発明者らが本発明に先立って独自の視点から検討した技術を図２６に示す。この図において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の接地電位線、STBYはスタンバイ状態のときにハイとなるスタンバイ信号、PSWはLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、MN1はDRV中のnMOSトランジスタを示す。今、上記の回路が動作していないスタンバイ状態において、Logic部分のリーク電流を低減するために、スタンバイ時にはLogic部分の接地電位線であるVssmを電源スイッチPSWによってVssから切り離す。これにより、Vssmの電位が上昇しLogic部分のリーク電流を低減することが出来る。非特許文献１の技術は図２６に示す回路の一例であり、同文献は、ロジック回路の電源を遮断するためのスイッチとして動作するnチャネル型トランジスタと、そのnチャネル型トランジスタを駆動するインバータ回路を開示する。
【０００５】
しかし、この場合、電源スイッチPSWを制御する信号SWONをロウ電位とする必要があるため、SWONを駆動する回路DRV中のnMOSトランジスタMN1をオン状態とする必要がある。オン状態にあるnMOSトランジスタでは、ゲートリークと呼ばれるゲート電極からソース電極に流れるリーク電流が流れる。回路各部の電位と、Logic回路中を流れるリーク電流IlogicおよびSTBYノードからnMOSトランジスタを通して流れるゲートリーク電流ISTBYの状態を図２７に示す。
【０００６】
ところで、LSI(Large Scale Integrated circuit: 大規模集積回路)に搭載される回路規模の増加により、回路が動作しない時に流れるリーク電流がLSIの低消費電力化を妨げる要因として問題となっている。これを解決する手段として、回路中の電源にスイッチを設け回路が動作しない場合には電源スイッチをオフにして電源を遮断しリーク電流を低減する技術が広く使われている。
【０００７】
これにより、電源スイッチを設けた電源に接続されている回路のリーク電流は低減できるが、その電源スイッチを制御する回路の電流は遮断できず、リーク電流は低減できない。特に、半導体微細加工技術の進展とともに、トランジスタ中のゲート酸化膜といわれる絶縁膜の厚さが薄くなるため、この絶縁膜を通して流れるゲートリーク電流と呼ばれるリーク電流が増加している。上記の電源を遮断できない回路における、ゲートリーク電流の増加は、回路全体のリーク電流に影響を与えるため、このリーク電流の低減が、LSI全体のリーク電流低減のために課題となっている。
【０００８】
よって、本発明の目的は、ＬＳＩ回路のリーク電流を低減するために設けられた電源スイッチを制御する回路自体の電流のリーク電流を低減することにある。
【課題を解決するための手段】
【０００９】
上記の目的は、所定の機能を有する回路ブロックの電源を遮断するための電源スイッチと、この電源スイッチを制御する駆動回路とを備え、駆動回路は、互いのドレインが電気的に接続された第１のトランジスタと第２のトランジスタで構成され、第１のトランジスタはゲート酸化膜厚の厚さがそれぞれ異なる第１のゲートおよび第２のゲートを有するダブルゲート型トランジスタであって、第１のゲートの電位と第２のゲートの電位が独立に制御されることを特徴とする半導体集積回路装置によって達成され、
さらに、第１のゲートのゲート酸化膜厚は、第２のゲートのゲート酸化膜厚よりも薄いことを特徴とすることにより達成できる。
【００１０】
すなわち、回路が動作していない場合にも電源を遮断できない回路を、２つのゲートを持ちそれぞれゲートの絶縁膜厚が異なる非対象のダブルゲート構造を有するダブルゲートトランジスタで構成し、回路が動作しない状態の時には、ゲート絶縁膜が薄いゲートはオフ状態とし、ゲート絶縁膜が厚いゲートのみをオンとすることにより、必要な回路動作を行いながら、ゲート絶縁膜を流れるリーク電流を低減する。
【発明の効果】
【００１１】
本発明によれば、ＬＳＩ回路のリーク電流を低減するために設けられた電源スイッチを制御する回路自体のリーク電流を低減することが可能である。
【発明を実施するための最良の形態】
【００１２】
以下に、図を用いて実施例を詳細に説明する。
【００１３】
＜実施例1＞
図１に本発明を用いた負荷駆動回路の回路図を示す。MD1は負荷を駆動するためのnチャネル型ダブルゲートトランジスタ、MD2は負荷を駆動するためのpチャネル型トランジスタ、OUTは駆動されるべき負荷ノード、CL1は負荷としてついている容量、G1はダブルゲートトランジスタMD1の第1ゲート、G2はダブルゲートトランジスタMD1の第2ゲート、G3はトランジスタMD2のゲート、Vssは接地電位線を示す。
【００１４】
本発明の実施例では、特に断らない限りは電源電圧は1.0Vとし、ハイの電位は1.0V、ロウの電位が0Vで回路が動作している状態を考慮している。ただし、電源電圧が、1.0V以外の電圧でも効果は同様であり、例えば、1.2Vや0.8Vの電源電圧であっても同等の効果が得られる。
【００１５】
図２に、図１の回路各部の電圧および電流関係を示し、この関係から図１の回路動作を説明する。Activeとは回路が動作している状態、Standbyは回路が動作していない状態を表している。Standbyは、明示的に回路動作を止めている場合や単に信号の入力がなく回路動作が行われない場合等を含んだ単に回路が動作せずリーク電流を低減する必要のある状態を示す。
【００１６】
本発明では、回路が動作している状態をアクティブ状態、回路が動作していない状態をスタンバイ状態と呼ぶ。本回路は、回路がアクティブ状態の時にはOUTの電位がハイとロウに変化し、回路がスタンバイ状態の場合にはOUTの電位がロウ電位に固定される必要がある回路を示している。アクティブ状態では、ダブルゲートトランジスタの2つのゲートには、同じ電圧が印加され、両方のトランジスタがオンオフする。
【００１７】
またさらに同電位の信号がMD2にも印加されるため、ダブルゲートトランジスタとpチャネル型トランジスタMD2はインバータ動作を行い、駆動しているノードOUTはハイとロウの電位をとる。回路が動作していない場合には、OUTの電位をロウとするためにpチャネルトランジスタMD2はオフとなる。またダブルゲートトランジスタMD1の第2ゲートがオン状態となって、OUTの電位はロウに固定される。MD2の第2ゲートのゲート絶縁膜は厚いため、第2ゲートを流れるゲートリーク電流は小さい。さらに、MD1の第1ゲートの電位はロウとすれば、第1ゲートはオフ状態になる。よって、ゲートリーク電流が大きく流れるダブルゲートトランジスタの第1ゲートのリーク電流は小さく抑えられる。
以上のように、図１の回路を用いると、ノードOUTの電位をロウに固定した状態で、回路を流れるリーク電流を低減することが可能である。
【００１８】
図１の回路中で用いられているダブルゲートトランジスタの断面の概略図を図３に示す。図３中で、1は第1ゲート、2はドレイン、3はソース、4は第2ゲート、5は支持基板、6は埋め込み酸化膜(BOX)層、7は素子分離領域である。本トランジスタは完全空乏型SOI(FD-SOI: Fully Depleted SOI)トランジスタ構造となっており、ウエルとして生成される層を第2ゲートとして制御することによりダブルゲートトランジスタを実現している。このトランジスタでは、第2のトランジスタのゲート絶縁膜は、FD-SOI構造の埋め込み酸化膜である。ゲート絶縁膜が2nm程度と薄い第1のゲートと、ゲート絶縁膜が10nm程度と厚い第2のゲートを有するダブルゲートトランジスタであり、第1と第2のゲートでゲート絶縁膜厚が異なるため、それぞれを個別のトランジスタと見た時のトランジスタ特性は異なる。
【００１９】
本発明では、第1ゲートの絶縁膜厚を2nm程度、第2ゲートの絶縁膜厚を10nm程度と想定している。しかし、第1ゲートの絶縁膜厚が第2ゲートの絶縁膜厚より薄ければ、本発明の効果を得ることが可能であり、上記の値である必要はない。たとえば、第1ゲートの絶縁膜厚が1.2nm程度、第2ゲートの絶縁膜厚が5nm程度のトランジスタでも同等の結果が得られる。
【００２０】
図４に図３のトランジスタ構造の等価回路を示す。1は第1ゲート、2はドレイン、3はソース、4は第2ゲートを示している。図1ではこの構造のトランジスタが用いられている。
【００２１】
図５に図３のダブルゲートトランジスタの電流特性を示す。Ids1は、第2ゲートがオフ状態の時に第1ゲートの電位を変化させた時にソース-ドレイン間に流れる電流を示す。従来のバルクトランジスタと大きくは変わらない特性を示している。Ids2は、第1ゲートがオフ状態の時に第2ゲートの電位を変化させた時にソース-ドレイン間に流れる電流を示す。ゲート絶縁膜厚が厚いトランジスタのため、第1ゲートをオンした場合と比較して、流れる電流が少ない。Ids3は、第2ゲートがオン状態の時に第1ゲートの電位を変化させた時にソース-ドレイン間に流れる電流を示す。第2ゲートをオンしているため、第1ゲートがオフの状態でも電流が流れている。さらに第1ゲートをオンにすることで大きい電流が流れる。第1ゲートおよび第2ゲートをともにオンすることで、第1ゲートのみをオンにした場合よりも大きい電流が流れる。
【００２２】
図６に図３のダブルゲートトランジスタのゲートとソースまたはドレイン間に流れるゲートリーク電流を示す。Ig1は第1ゲートの電位を変化させた場合の第1ゲートから流れるゲートリーク電流を示している。ゲート電圧がハイとなりトランジスタがオンしている時に大きいゲートリーク電流が流れ、逆にオフしている時はゲートリーク電流は1桁以上小さくなる。Ig2は第2ゲートの電位を変化させた場合の第2ゲートから流れるゲートリーク電流を示している。第2ゲートのゲート絶縁膜は、第1ゲートの絶縁膜と比較して厚いため、約100,000分の１のゲートリーク電流しか流れない。
【００２３】
本実施例では、ノードOUTの電位をロウに固定するためにnチャネル型のダブルゲートトランジスタを用いたが、pチャネル型ダブルゲートトランジスタを用いれば、ノードOUTの電位をハイに固定した状態で回路をリーク電流を低減することが可能である。また、本実施例では、ノードOUTを駆動する回路としてインバータ回路を用いたが、NANDやNORなどの論理回路を用いた場合にも、同様にダブルゲート型のトランジスタを用いて第2のゲートをオンさせることによってノードOUTの電位を固定すれば、ノードの電位を確定させたままリーク電流を低く抑えることが可能となる。
【００２４】
＜実施例２＞
図７に本発明を用いたリーク電流を低減する回路の回路図を示す。図７において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の接地電位線、STBYはスタンバイ状態のときにハイとなるスタンバイ信号、PSWはLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、SWENは駆動回路DRVを制御する信号、Ilogicは回路ブロックLogicを流れるリーク電流である。
【００２５】
図８に図７の回路中のノードの電位の変化および電流の変化を示す。回路がアクティブの状態では、電源スイッチPSWがオン状態でVssmがVss電位となり回路は正常に動作する。この際、電源スイッチの制御信号SWONを駆動する回路DRVの制御信号STBYおよびSWENはロウとなる。これによりSWONはハイとなる。回路Logicがアクティブ状態からスタンバイ状態に変化した場合には、SWENが一定時間ハイ電位となり、駆動回路DRV中のnチャネル型ダブルゲートトランジスタの第1ゲートがオンし、SWONは急速にロウ電位となる。これによって、電源スイッチPSWはオフし、回路Logicの接地電位線であるVssmの電位が上昇し、Logicを流れるリーク電流Ilogicは大幅に削減される。
【００２６】
また、回路がスタンバイ状態にある場合、通常は、SWENがロウ電位となって、駆動回路DRV中のnチャネル型第1のゲートのゲートリークは低く抑えられる。さらに、第2ゲートがオンしていることによって、電源スイッチを制御する信号SWONはロウ電位に保たれ電源スイッチPSWがオンしない。
以上のように、本実施例を用いると、回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となる。
【００２７】
＜実施例３＞
図９に本発明を用いたリーク電流を低減する回路の回路図を示す。図９において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の接地電位線、STBYはスタンバイ状態のときにハイとなるスタンバイ信号、PSWはダブルゲート型トランジスタで構成されたLogicの電源を遮断するための電源スイッチ、SWON1はダブルゲートトランジスタで構成される電源スイッチPSWの第1ゲートを制御する信号、SWON2はダブルゲートトランジスタで構成される電源スイッチPSWの第2ゲートを制御する信号、DRVはSWONを駆動する回路、SWENは駆動回路DRVを制御する信号、Inodeは電源スイッチから接地電位線Vssに流れ込む電流を示す。Vssは本回路が搭載されている半導体チップ上の回路で共通な接地電位線である。
【００２８】
図１０に図７の回路中のノードの電位の変化および電流の変化を示す。回路Logicがアクティブ状態では、電源スイッチPSWがオン状態でVssmがVss電位となり回路は正常に動作する。この際、電源スイッチの制御信号SWONを駆動する回路DRVの制御信号STBYおよびSWENはロウとなる。これによりSWONはハイとなる。
【００２９】
回路Logicがスタンバイ状態に変化した場合には、SWENが一定時間ハイ電位となり、駆動回路DRV中のnチャネル型ダブルゲートトランジスタの第1ゲートがオンし、SWONは急速にロウ電位となる。これによって、電源スイッチPSWはオフし、回路Logicの接地電位線であるVssmの電位が上昇し、Logicを流れるリーク電流は大幅に削減される。また、回路が動作していない状態において、通常は、SWENがロウ電位となって、駆動回路DRV中のnチャネル型第1のゲートのゲートリークは低く抑えられる。さらに、第2ゲートがオンしていることによって、電源スイッチを制御する信号SWONはロウ電位に保たれ電源スイッチPSWがオンしない。
【００３０】
さらに、回路Logicがスタンバイ状態からアクティブ状態に変化した場合には、まずSWON2がロウからハイに変化する。これによって、電源スイッチPSWはオンしてVssmの電位がVss電位に近付く。さらに一定時間後にSWON1がオンし、電源スイッチPSWを構成するダブルゲートトランジスタの第1および第2のゲートがオン状態となる。
【００３１】
ここで、Vssは回路ブロックLogic以外の回路にも接続されているため、Inoiseの電流量が大きくなるとVssの電位が変動し、回路ブロックLogic以外のVssに接続されている回路の動作に影響を与え、Vss電位の変動量が大きい場合には誤動作を引き起こす可能性がある。回路Logicがスタンバイ状態からアクティブ状態に変化した際にPSWの第1ゲートおよび第2ゲートを同時にオンさせると、高い電位となっているVssmに蓄積されている電荷を急激に引き抜く電流がPSWに流れ、Inoiseが大きくなる。これは、Vss電位の変動を引き起こし、回路ブロックLogic以外のVssに接続される回路の誤動作を引き起こす。
【００３２】
ここで、SWON2をSWON1よりも先にオンさせることで、第2ゲートのみをオンさせた時のトランジスタの駆動電流は小さいため、電源スイッチからVssに流れる電流Inoiseを小さくすることができ、Vssに接続されている回路の誤動作を防ぐことが出来る。第2ゲートをオンさせVssmの電位がある程度下がってから第1ゲートをオンさせればInoiseに大きい電流は流れず、またアクティブ状態に電源スイッチPSWが流すことが出来る電流量が大きくなって、Logic回路の動作も保証される。
【００３３】
さらに、この構造では、電源スイッチがオンした状態では、電源スイッチを構成するダブルゲートトランジスタの第1および第2のゲートがオンした状態となり、通常のシングルゲートのトランジスタや第1のゲートのみをオンした場合よりも電流を流す能力が高いため、回路ブロックLogicが動作している際の電源スイッチが挿入されていることによる電流の低下が起こりにくく性能が高い電源スイッチ構成であるといえる。
以上のように、本実施例を用いると、回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となるとともに、電源スイッチが挿入されている回路以外の回路の電源電位変動を抑えて、誤動作を防ぐことが可能となる。
【００３４】
＜実施例４＞
図１１に本発明を用いたリーク電流を低減する回路の回路図を示す。図１１において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の接地電位線、PSWはLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、STBYN1はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYN2はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号である。
【００３５】
図１２に図１１の回路中のノードの電位の変化および電流の変化を示す。回路がアクティブの状態では、電源スイッチの制御信号SWONを駆動する回路DRV内のpチャネル型トランジスタを制御する信号STBYP1およびSTBYP2はロウとなっており、pチャネル型トランジスタがオン状態となってSWONはハイとなる。これにより、電源スイッチPSWがオン状態でVssmがVss電位となり回路は正常に動作する。
【００３６】
回路Logicがアクティブ状態からスタンバイ状態に変化した場合には、STBYN1が一定時間ハイ電位となり、駆動回路DRV中のnチャネル型ダブルゲートトランジスタの第1ゲートがオンし、SWONは急速にロウ電位となる。また、nチャネル型トランジスタの第2ゲートもオンしている。同時に、駆動回路中のpチャネル型トランジスタのゲート電極を制御するSTBYP1およびSTBYP2がハイになって、SWONを充電する電流は流れない。
【００３７】
これによって、電源スイッチPSWはオフし、回路Logicの接地電位線であるVssmの電位が上昇し、Logicを流れるリーク電流は大幅に削減される。回路がスタンバイ状態にある場合、通常は、STBYN1がロウ電位となって、駆動回路DRV中のnチャネル型第1のゲートのゲートリークは低く抑えられる。さらに、第2ゲートがオンしていることによって、電源スイッチを制御する信号SWONはロウ電位に保たれSWONの電位が上昇して電源スイッチPSWがオンすることはない。
【００３８】
以上のように本実施例を用いると、回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となるとともに、電源スイッチの動作を細かく調整可能となる。
【００３９】
＜実施例５＞
図１３に本発明を用いたリーク電流を低減する回路の回路図を示す。図１３において、Logicは多数の回路が集積された回路ブロック、VddmはLogic内の電源電位線、PSWはLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、STBYN1はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYN2はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号である。
【００４０】
図１４に図１３の回路中のノードの電位の変化および電流の変化を示す。回路がアクティブの状態では、電源スイッチの制御信号SWONを駆動する回路DRV内のnチャネル型トランジスタを制御する信号STBYN1およびSTBYN2はハイとなっており、nチャネル型トランジスタがオン状態となってSWONはロウとなり、電源スイッチPSWが電源スイッチPSWがオン状態でVddmがVdd電位となり回路は正常に動作する。
回路Logicがアクティブ状態からスタンバイ状態に変化した場合には、STBYP1が一定時間ロウ電位となり、駆動回路DRV中のpチャネル型ダブルゲートトランジスタの第1ゲートがオンし、SWONは急速にハイ電位となる。また、pチャネル型トランジスタの第2ゲートもオンしている。同時に、駆動回路中のpチャネル型トランジスタのゲート電極を制御するSTBYN1およびSTBYN2がロウになって、SWONを放電する電流は流れない。
【００４１】
これによって、電源スイッチPSWはオフし、回路Logicの接地電位線であるVddmの電位が低下しLogicを流れるリーク電流は大幅に削減される。回路がスタンバイ状態にある場合、通常は、STBYP1がハイ電位となって、駆動回路DRV中のnチャネル型第1のゲートのゲートリークは低く抑えられる。さらに、第2ゲートがオンしていることによって、電源スイッチを制御する信号SWONはハイ電位に保たれSWONの電位が低下して電源スイッチPSWがオンすることはない。
【００４２】
以上のように本実施例を用いると、pチャネル型トランジスタを電源スイッチとして用いた回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となるとともに、電源スイッチの動作を細かく調整可能となる。
【００４３】
＜実施例６＞
図１５に本発明を用いたリーク電流を低減する回路の回路図を示す。図１５において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の接地電位線、PSWはLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、STBYN1はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYN2はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型トランジスタのゲートを制御する信号である。
【００４４】
図１６に図１５の回路中のノードの電位の変化および電流の変化を示す。回路がアクティブの状態では、電源スイッチの制御信号SWONを駆動する回路DRV内のpチャネル型トランジスタを制御する信号STBYPはロウとなっており、pチャネル型トランジスタがオン状態となってSWONはハイとなる。これにより、電源スイッチPSWがオン状態でVssmがVss電位となり回路は正常に動作する。
【００４５】
回路Logicがアクティブ状態からスタンバイ状態に変化した場合には、STBYN1が一定時間ハイ電位となり、駆動回路DRV中のnチャネル型ダブルゲートトランジスタの第1ゲートがオンし、SWONは急速にロウ電位となる。また、nチャネル型トランジスタの第2ゲートもオンしている。同時に、駆動回路中のpチャネル型トランジスタのゲート電極を制御するSTBYPがハイになって、SWONを充電する電流は流れない。
【００４６】
これによって、電源スイッチPSWはオフし、回路Logicの接地電位線であるVssmの電位が上昇し、Logicを流れるリーク電流は大幅に削減される。回路がスタンバイ状態にある場合、通常は、STBYN1がロウ電位となって、駆動回路DRV中のnチャネル型第1のゲートのゲートリークは低く抑えられる。さらに、第2ゲートがオンしていることによって、電源スイッチを制御する信号SWONはロウ電位に保たれSWONの電位が上昇して電源スイッチPSWがオンすることはない。
【００４７】
以上のように、本実施例を用いると、回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となる。本実施例に示すように、SWONを駆動する回路のpチャネル型トランジスタとしては、ダブルゲート型トランジスタではなく、通常のシングルゲートのトランジスタも使用しても、実施例１〜５と同様のリーク電流低減効果が得られる。また、本回路はVssmに電源スイッチを挿入する構成に関して説明したが、実施例５と同様にVddmに電源スイッチを挿入する構成では、SWONを駆動する回路中のnチャネル型トランジスタとしてシングルゲートのトランジスタを用い、pチャネル型トランジスタとしてダブルゲート型のトランジスタを用いてリーク電流を低減することが可能である。
【００４８】
＜実施例７＞
図１７に、いくつかの機能を有する回路モジュールが複数搭載されたLSIであるSoC(System on a Chip)の簡単なブロック図を示す。SOCは一つの半導体チップを、CPUおよびDSPは入力された信号に処理を施して出力するモジュール、SRAMおよびRAMはデータを保持するモジュール、BLOCK1・BLOCK2はモジュールを1つまたは複数含んだ回路の集まりを示す。図１７において、BLOCK1・BLOCK2が実施例２〜実施例６で示した回路ブロックLogicを表しており、同様の技術を使用することでスタンバイ時のリーク電流を低減することが可能である。
【００４９】
ここで、SoCの重要な構成回路の一つとして、SRAM回路が挙げられる。SRAM回路は、スタンバイ時にもデータを保持しておくという要求がある。しかし、実施例２〜実施例６で示したように完全に電源を遮断するとデータが破壊されてしまうため、リーク電流の低減に同様の方法が使用できないという問題がある。よって、SRAM回路では、データを保持するメモリセルアレイ部分は電源電圧を調節してリーク電流を低減し、メモリセル以外の回路に関しては電源スイッチを用いてリーク電流を低減するという手法が可能となる。
【００５０】
図１８にSRAM回路の概略図を示す。ARRAYはSRAMメモリセルが複数個アレイ状に並べられたメモリセルアレイ、WDDRはワード線を駆動するワード線ドライバ、DECはワード線ドライバの前段に入るデコーダ回路、BLPCはビット線をプリチャージするためのプリチャージ回路、AMPはセンスアンプ・書き込み回路・データラッチ等を含む列毎に付加されている直接周辺回路、CONTはSRAM回路を制御する制御回路を示す。
デコーダ回路DEC、列毎に付加される回路AMPおよび制御回路CONTは、スタンバイ時にはなんらかのデータを保持しておく必要はないため、実施例２〜実施例６と同様の電源スイッチを用いれば、リーク電流を低減することが可能である。
【００５１】
図１９にワードドライバWDRの構成を示す。図１９において、IN1およびIN2はアドレスをデコードしたデコード信号、WLはワード線、MCはメモリセルを示す。
【００５２】
図２０に図１９の回路中のノードの電位の変化を示す。Active(accessed)はワード線が選択された場合の状態を示す。この場合、ワード線が立ち上がるタイミングで、ワード線ドライバの入力IN1およびIN2はともにロウとなりワード線電位はハイとなり、ワード線が選択される。Active(not accessed)はSRAM回路はアクティブ状態にあるがワード線が選択されていない場合の状態を示す。
【００５３】
この場合、ワード線ドライバの入力IN1およびIN2はともにロウ状態にあり、ワード線はロウ状態に固定されワード線は選択されていない状態となる。この時、ワード線ドライバ中のnチャネル型ダブルゲートトランジスタの第1のゲートはオン状態となり、大きいゲートリーク電流が流れる。StandbyはSRAMが動作していないスタンバイ状態を示す。この時、SRAMは動作していないがデータを保持しておく必要があるため、ワード線電位はロウに固定される必要がある。この時、ワード線ドライバ中のnチャネル型ダブルゲートトランジスタの第1のゲートにはロウの電位が入力されるため第1ゲートはオフ状態となり、ゲートリーク電流はオン状態よりも低減された状態となる。
【００５４】
またワード線ドライバ中のnチャネル型ダブルゲートトランジスタの第2のゲートにはハイの電位が入力され第2ゲートはオン状態となり、ワード線電位はロウの状態に固定される。また第2ゲートのゲート絶縁膜は厚いため、ゲートリーク電流は無視できる程度に小さい。このように、図１９の回路を用いると、SRAM回路中のワード線ドライバのリーク電流を低減することが出来る。
このワードドライバは、インバータ構成の回路を用いて説明したが、NAND型やNOR型のワードドライバにおいても同様にダブルゲート型トランジスタを用いて制御すればリーク電流を低減することが可能である。
【００５５】
図２１にメモリセルのリーク電流を低減するための従来の回路を示す。図２１において、ARRAYはSRAMメモリセルが複数個アレイ状に並べられたメモリセルアレイ、ARVSSはメモリセルの駆動トランジスタのソースノードが接続されたメモリセルのソース線、MSWは電源スイッチとなるトランジスタ、R1は抵抗、D1はダイオード、SWMは電源スイッチMSWを制御する信号、ISRAMはメモリセルアレイを流れるリーク電流を示す。
【００５６】
本実施例で用いるメモリセルのリーク電流を低減する回路を図２２に示す。図２２において、ARRAYはSRAMメモリセルが複数個アレイ状に並べられたメモリセルアレイ、ARVSSはメモリセルの駆動トランジスタのソースノードが接続されたメモリセルのソース線、MSRは電源スイッチおよび抵抗素子を兼ねるダブルゲートトランジスタ、MC1はダイオードの役割をするトランジスタ、SWMは電源スイッチを制御する信号、ISRAMはメモリセルアレイを流れるリーク電流を示す。
【００５７】
図２２の回路の動作は、図２１の回路動作と同様、図２３の波形図で表される。図２２が図２１と異なるのは、図２１中の電源スイッチMSWと抵抗素子R1を、図２２中の1つのダブルゲートトランジスタMSRに置き換えた点にある。この回路では、電源スイッチがオンしている状態では、第1および第2のゲートが電源スイッチを構成するダブルゲートトランジスタの第1および第2のゲートがオンした状態となり、通常のシングルゲートのトランジスタや第1のゲートのみをオンした場合よりも電流を流す能力が高いため、メモリセルから流れる電流を流す駆動力が高く、電源スイッチが挿入されていることによる電流の低下が起こりにくく性能が高い電源スイッチ構成であるといえる。さらに、抵抗素子が、第2のゲートを用いて実現されているため抵抗素子を挿入することによる面積の増加がまったくない。このように、図２２の構成を用いることで、面積の増加を極力抑えて、メモリセルのリーク電流を低減する回路が実現できる。
【００５８】
図２３にリーク電流を図２１の回路中の電圧および電流を示す。回路が動作している状態(Active)では、電源スイッチMSWを制御する信号SWMがハイとなっており、電源スイッチMSWがオンし、メモリセルのソース線ARVSSが0Vとなって回路は動作している。この状態はリーク電流が低減されていない状態である。回路が動作しない状態(Standby)では、電源スイッチMSWを制御する信号SWMがロウとなっており、電源スイッチMSWがオフする。この時、メモリセルのソース線ARVSSの電位は、メモリセルのリーク電流と抵抗R1およびダイオードD1が流す電流が釣合う電位となり、約0.3V程度になる。ARVSSの電位が上昇すると、メモリセルに印加される電圧が低下し、メモリセルを構成するトランジスタを流れるゲートリークが1桁程度低減される。
【００５９】
また、ARVSSが上昇するとメモリセルを構成するnチャネル型トランジスタに逆方向バックバイアスが印加された状態となり、nチャネルトランジスタのリーク電流が大きく低減できる。以上の効果により、メモリセルのリーク電流ISRAMは、回路が動作している状態と比較して約1/10に低減できる。ここで、R1は抵抗素子が用いられるが、SoCに搭載されるSRAMではプロセスコストを下げるために、トランジスタのオン抵抗が用いられ、トランジスタのオン抵抗の値をメモリセルリーク電流と釣合わせるために、ゲート長の大きいトランジスタが用いられる。例えば、90nm低電力プロセスの64kbitのメモリアレイでは、ゲート長10μm程度のトランジスタが用いられる。この値は、メモリアレイのサイズが小さくなるとリーク電流が小さくなるため、抵抗値は大きくする必要があり、さらに大きいゲート長のトランジスタを使用する必要がある。しかし、ゲート長の大きいトランジスタは、占有する面積が大きくメモリモジュールの面積が増加するという問題がある。
【００６０】
図２４に、本実施例において用いる、ビット線をプリチャージする回路の回路図を示す。図２４において、MCはメモリセル、PCEおよびPCE2はビット線をプリチャージする際にロウになるプリチャージ信号、BLTおよびBLBはビット線、PCはビット線をプリチャージするためのpチャネル型ダブルゲートトランジスタが組み合わされた回路、IPCEはPCEからPCEが接続されているトランジスタのゲートを介して流れるゲートリーク電流、IPCE2はPCE2からPCE2が接続されているトランジスタのゲートを介して流れるゲートリーク電流を示す。
【００６１】
図２４の回路各部の電位と流れる電流を図２５に示す。回路が動作している状態(Active)では、ビット線のプリチャージが繰り返し行われ、プリチャージを指定する信号PCEおよびPCE2がハイとロウの電位を繰り返す。回路が動作していない状態(Standby)では、ビット線はプリチャージされた状態となる。ここで、回路が動作していない場合は、ビット線はプリチャージされた状態となる。この時、プリチャージする回路PCを構成するダブルゲートトランジスタの第1のゲートはオフ状態となり、第2のゲートのみがオンしビット線がプリチャージされた状態となる。よって、ゲートリーク電流が大きい第1のゲートはオフ状態となりゲートリークが低減され、ゲート絶縁膜厚が厚いためにゲートリーク電流の少ない第2のトランジスタのみがオン状態となりビット線をプリチャージする。このように、図２４の構成を用いることで、リーク電流を低減したビットと線プリチャージ回路が得られる。
以上のように、本実施例を用いると、回路が動作していない場合のリーク電流を低減し性能を向上させたSRAM回路を実現することが可能となる。
【００６２】
＜実施例８＞
図２８に本発明を用いたリーク電流を低減する回路の回路図を示す。図２８において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の電源接地線、PSWはダブルゲートトランジスタを用いて構成されたLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、STBYN1はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYN2はSWONの駆動回路DRVのnチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型ダブルゲートトランジスタの第1ゲートを制御する信号、STBYP1はSWONの駆動回路DRVのpチャネル型ダブルゲートトランジスタの第2ゲートを制御する信号である。
【００６３】
図２９に図２８の回路中のノードの電位の変化および電流の変化を示す。回路がアクティブの状態では、電源スイッチの制御信号SWONを駆動する回路DRV内のnチャネル型トランジスタを制御する信号STBYP1およびSTBYP2はロウとなっており、pチャネル型トランジスタがオン状態となってSWONはハイとなり、電源スイッチPSWが電源スイッチPSWがオン状態でVssmがVss電位となり回路は正常に動作する。
【００６４】
この回路では、電源スイッチPSWがオンしている状態では、第1および第2のゲートが電源スイッチを構成するダブルゲートトランジスタの第1および第2のゲートがオンした状態となり、通常のシングルゲートのトランジスタや第1のゲートのみをオンした場合よりも電流を流す能力が高いため、回路ブロックLogicから流れる電流を流す駆動力が高く、電源スイッチが挿入されていることによる電流の低下が起こりにくく性能が高い電源スイッチ構成であるといえる。
【００６５】
回路Logicがアクティブ状態からスタンバイ状態に変化した場合には、STBYN1が一定時間ハイ電位となり、駆動回路DRV中のnチャネル型ダブルゲートトランジスタの第1ゲートがオンし、SWONは急速にロウ電位となる。また、nチャネル型トランジスタの第2ゲートもオンしている。同時に、駆動回路中のpチャネル型トランジスタのゲート電極を制御するSTBYP1およびSTBYP2がハイになって、SWONを充電する電流は流れない。
【００６６】
これによって、電源スイッチPSWはオフし、回路Logicの接地電位線であるVssmの電位が上昇しLogicを流れるリーク電流は大幅に削減される。回路がスタンバイ状態にある場合、通常は、STBYN1がロウ電位となって、駆動回路DRV中のnチャネル型第1のゲートのゲートリークは低く抑えられる。さらに、第2ゲートがオンしていることによって、電源スイッチを制御する信号SWONはロウ電位に保たれSWONの電位が上昇して電源スイッチPSWがオンすることはない。
【００６７】
以上のように本実施例を用いると、単純な電源スイッチの制御によって論理回路の性能を向上させ、さらに電源スイッチとして用いた回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となる。
【００６８】
＜実施例９＞
図３０に本発明を用いたリーク電流を低減する回路の回路図を示す。図３０において、図２８と異なるのは、電源スイッチPSWの第2ゲートを制御する信号がSWONではなくSWONNとなり、第1ゲートから独立した制御が出来ることである。
【００６９】
図３１に図３０の回路中のノードの電位の変化および電流の変化を示す。図２９と異なるのは、SWONNの制御が加わっていることである。SWONNは回路が動作していない状態(Standby)において、負の電圧となる。第2のゲートに負の電圧を印加すると、図５の電流特性を参照すればダブルゲートトランジスタのリーク電流は低減される。これによって、PSWを流れるリーク電流は図２９の状態よりも低減され、電源スイッチPSWを流れるリーク電流が小さくなり、PSWによって遮断されたブロックのリーク電流を図２８の回路と比較してさらに小さくすることが出来る。また、第2のゲートのゲート参加膜厚は10nm程度と厚いため、1.0V程度の低い電圧を印加しても、信頼性上問題となることは
以上のように本実施例を用いると、電源スイッチの制御を最適化することで論理回路の性能を向上させ、さらに電源スイッチとして用いた回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となる。
【００７０】
＜実施例１０＞
図３２に本発明を用いたリーク電流を低減する回路の回路図を示す。図３２において、図１３と異なるのは、電源スイッチPSWがダブルゲートトランジスタで構成され、第1ゲートが図１３同様SWONで制御され、第2ゲートはSWONPによって第1ゲートから独立した制御が出来ることである。
【００７１】
図３３に図３２の回路中のノードの電位の変化および電流の変化を示す。図１４と異なるのは、SWONPの制御が加わっていることである。SWONPは回路が動作していない状態(Standby)において、電源電圧1.0Vよりも高い電圧である2.5Vが印加される。第2のゲートに電源電圧よりも高い電圧を印加すると、図５の電流特性をpチャネル型トランジスタに読み直すとダブルゲートトランジスタのリーク電流は低減することがわかる。
【００７２】
これによって、PSWを流れるリーク電流は図１４の状態よりも低減され、電源スイッチPSWを流れるリーク電流が小さくなり、PSWによって遮断されたブロックのリーク電流を図１３の回路と比較してさらに小さくすることが出来る。また、第2のゲートのゲート参加膜厚は10nm程度と厚いため、2.5V程度の低い電圧を印加しても、信頼性上問題となることはない。またここで2.5Vの電圧を用いているのは、LSIで用いられる入出力回路の電圧と同じ電圧を用いることを想定している。入出力回路に用いられている電圧を印加することで、特別な昇圧回路などの電源回路が不要となるため、面積や消費電力のオーバーヘッドなくLSIに適用することが可能となる。
【００７３】
ここで、2.5V以外の1.0Vよりも高い電圧を印加すれば同様の効果は得られ、必ずしも2.5Vである必要はない。また、入出力回路と異なる電圧を印加する場合にも、昇圧回路等の電源回路は必要となるが、リーク電流を低減する効果は同様である。さらに、2.5Vよりも高い電圧を印加すれば、さらにリーク電流を低減する効果は大きくなる。
【００７４】
以上のように本実施例を用いると、pチャネル型トランジスタを電源スイッチとして用いた回路において電源スイッチの制御を最適化することで論理回路の性能を向上させ、さらに電源スイッチとして用いた回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となる。
【００７５】
＜実施例１１＞
図３４に図１１の回路を用いた場合の、実施例4とは異なる制御によるリーク電流低減の方法を示す。回路が動作している場合(Active)に関しては、実施例4と同様の制御が行われる。実施例4と異なるのは、回路が動作していない場合(Standby)にSTBYP2に2.5Vと1.0Vよりも高い電圧が印加されていることである。回路が動作していない状態では、SWONが0V、Vddが1.0Vであるため、駆動回路DRVを構成するpチャネル型トランジスタのソース-ドレイン間にサブスレショルドリーク電流が流れる。ここで図5の電流特性をpチャネル型トランジスタに読み直すと、pチャネル型トランジスタの第2ゲートつまりSTBYP2に1.0Vよりも高い電圧を印加することで、ダブルゲートトランジスタのサブスレショルドリーク電流は低減することがわかる。これによって、駆動回路DRVを流れるリーク電流は大きく低減できる。
【００７６】
以上のように本実施例を用いると、回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となり、さらに第2ゲートに印加する電圧を大きくすることで、電源スイッチのみを用いた場合よりもリーク電流低減効果が大きくなる。
【００７７】
＜実施例１２＞
図３５に本発明を用いたリーク電流を低減する回路の回路図を示す。図３５において、Logicは多数の回路が集積された回路ブロック、VssmはLogic内の接地電位線、STBYはスタンバイ状態のときにハイとなるスタンバイ信号、PSWはLogicの電源を遮断するための電源スイッチ、SWONは電源スイッチPSWを制御する信号、DRVはSWONを駆動する回路、Ilogicは回路ブロックLogicを流れるリーク電流である。
【００７８】
図３６に図３５の回路中のノードの電位の変化および電流の変化を示す。回路がアクティブの状態では、電源スイッチPSWがオン状態でVssmがVss電位となり回路は正常に動作する。この際、電源スイッチの制御信号SWONを駆動する回路DRVの制御信号STBYはロウとなる。これによりSWONはハイとなる。回路Logicがアクティブ状態からスタンバイ状態に変化した場合には、STBYがハイとなり、駆動回路DRV中のnチャネル型ダブルゲートトランジスタの第2ゲートをオンさせ、それによってSWONがロウとなり、電源スイッチPSWはオフし回路Logicの接地電位線であるVssmの電位が上昇し、Logicを流れるリーク電流Ilogicは大幅に削減される。この回路が図7と異なるのは、駆動回路DRV中のnチャネル型ダブルゲートトランジスタの第1のゲートがつねにオフ状態となっていることである。
【００７９】
これにより、SWONの電位がロウになるまでには時間がかかるが、通常は動作していない状態で多少時間がかかることに対する問題は少ないため、本回路構成が有利になる場合がある。また第1ゲートを制御する信号を作る必要がないため、消費電力は低減され、面積も縮小でき、さらに信号を生成する部分でのリーク電流も低減できるというメリットがある。
以上のように、本実施例を用いると、回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となる。
【００８０】
以上のように本実施例を用いると、単純な電源スイッチの制御によって、電源を制御する回路の面積を削減し、回路ブロックおよび回路ブロックのリーク電流を低減する回路自体のリーク電流を低減することが可能となる。
【００８１】
＜実施例１３＞
図３７に本発明を用いたリーク電流が低減された記憶素子回路の回路図を示す。図３７の回路は、インバータが相互接続された構造となっており、それぞれのインバータはダブルゲートトランジスタによって構成される。pチャネル型トランジスタの第1のゲートはVddに、nチャネル型トランジスタの第1のゲートはVssに接続されており、それぞれオフ状態となっているため、ゲートリークが少ない状態になっている。またダブルゲートトランジスタの第2のゲートがインバータの入力となっており相互接続されているため、データが保持できるとともに、オン状態となるのは第2のゲートのみであるため、ゲートを流れるリーク電流は小さく抑えられる。
【００８２】
図３８に本発明を用いた、回路ブロックのブロック図を示す。これは図１７におけるBLOCK1・BLOCK2と同等の回路を示している。図３８において、BLOCKは回路ブロックを、CPUは特定の機能を有する回路モジュール、SRAMおよびDATAはデータを保持するモジュール、Vssmは回路が動作しない場合に電源が遮断される接地電位線、Vssは常に通電された接地電位線を示す。SRAMには、従来から使われているメモリセルが使用され、Vssmが遮断された場合にはデータは消えるがリーク電流は低く抑えられる。DATAには、図３７で示した記憶素子が使用され、Vssは遮断されないが、リーク電流が低い状態でデータを保持することが可能である。本ブロックが動作しない場合には、CPU内のフリップフロップおよびSRAMが保持しているデータの中で必要なデータをDATAに移動させ、電源Vssmを遮断すれば、リーク電流を低減した上に必要なデータを保持可能な回路ブロックが実現できる。
以上のように、本実施例を用いると、低リークな記憶素子および回路ブロックが実現できる。
【００８３】
＜実施例１４＞
図３９に本発明を用いたリーク電流を抑えてデータが保持できるフリップフロップのブロック図を示す。図３９において、FFはフリップフロップ回路、LATCHAおよびLATCHBはデータを保持するラッチ、Vssmは回路が動作しない場合に電源が遮断される接地電位線、Vssは常に通電された接地電位線、STOREはLATCHAからLATCHBにデータを移す経路、RESTOREはLATCHBからLATCHAにデータを移す経路を示す。LATCHAには従来から使われているラッチ回路、LATCHBには実施例１３で示した記憶素子を用いたラッチ回路を使用する。回路が動作せずリーク電流を低減する場合には、STOREという経路を通してLATCHAのデータをLATCHBに移す。その後Vssmの電源を遮断すれば、LATCHAのリーク電流は低減できる。LATCHBはリーク電流の少ない記憶素子が使われているため、このフリップフロップ回路のリーク電流が小さく抑えられる。
回路が動作する場合には、Vssmの電源スイッチをオンしてVssmをVssレベルとし、RESTOREの経路を通してLATCHBのデータをLATCHAに書き戻せば、通常のFFとして動作する。
以上のように、本実施例を用いると、低リークなフリップフロップ回路が実現できる。
【００８４】
＜実施例１５＞
図４０に本発明を用いたリーク電流を抑えてデータが保持できるSRAMメモリセルの回路図を示す。この回路は図３７の記憶素子に、記憶素子にアクセスするための転送トランジスタMT1およびMT2、ビット線BLTおよびBLBとワード線WLを付加した構成となっている。本構成では、通常のSRAMメモリセル同様、ワード線WLで選択することにより、メモリセルへのデータの書き込みおよび読み出しが実行できる。また、メモリセルを構成しているダブルゲートトランジスタにおいてゲート酸化膜厚の薄い第1のゲートは常にオフした状態にあるため、リーク電流は低く抑えられ、さらに第２のゲートで構成された記憶素子により、データが保持できる。
以上のように、本実施例を用いると、低リークなSRAMメモリセルが実現できる。
【００８５】
＜実施例１６＞
図４１に本発明を用いたリーク電流を抑えてデータが保持できるSRAMメモリセルの回路図を示す。本回路は図４０のメモリセルとほぼ同等の構成となっており、異なるのは、読み出し時に使用される読み出しワード線RWLと書き込み時に使用される書き込みワード線WWLが存在する点である。このメモリセルのデータを読み出す際には、読み出しワード線RWLが選択され、メモリセル内のデータがビット線に出力される。このメモリセルに新しいデータの書き込みが行われる時には、書き込みワード線WWLが選択され、ビット線から転送トランジスタの第1のゲートを通してデータが書き込まれる。SRAMメモリセルに書き込みを行う際には、転送トランジスタの電流が大きければ大きい程正常に動作が行われるため本回路構成をとることにより、書き込み特性が改善する。本回路構成においても、メモリセルにアクセスがない場合には、メモリセルを構成しているダブルゲートトランジスタにおいてゲート酸化膜厚の薄い第1のゲートは常にオフした状態にあるため、リーク電流は低く抑えられる。
以上のように、本実施例を用いると、書き込み特性の良好な低リークなSRAMメモリセルが実現できる。
【００８６】
＜実施例１７＞
図４２に本発明を用いたリーク電流を抑えてデータが保持できるSRAMメモリセルの回路図を示す。本回路は図４０のメモリセルとほぼ同等の構成となっており、異なるのは、メモリセルを構成するダブルゲートトランジスタの第1のゲートがpチャネル型トランジスタに関してはGP1にnチャネル型トランジスタに関してはGN1に接続されている点である。このメモリセルにアクセスする場合の動作は図４０と同等である。
【００８７】
ここで、メモリセルが動作している場合に、GP1に電源電圧より低い電圧を、またGN1に電源電圧よりも高い電圧を印加すれば、図５の電流特性よりダブルゲートトランジスタのオン電流が増加する。よって、メモリセルの書き込み・読み出し性能が向上する。
またメモリセルが動作していない場合に、GP1に電源電圧より高い電圧を、またGN1に電源電圧よりも低い電圧を印加すれば、図５の電流特性よりダブルゲートトランジスタのオフ電流が低減でき、リーク電流が低く抑えられる。
【００８８】
ここでは、動作時および非動作時にGP1およびGN1の電位を図４０の状態から変化させたが、動作時または非動作時の一方の動作のみ変動させることも可能である。また、実施例１６のワード線構成を加えると書き込み特性を改善することも可能である。
以上のように、本実施例を用いると、性能が高くリーク電流が低減されたSRAMメモリセルを実現できる。
【００８９】
＜実施例１８＞
図４３に本発明を用いたリーク電流を抑えてデータが保持できるSRAMメモリセルの回路図を示す。本回路は図４１のメモリセルとほぼ同等の構成となっており、異なるのは、読み出しビット線RBLおよび転送トランジスタMT3が追加され、MT3のゲートに読み出しワード線RWLが接続され、図４１で存在したビット線が書き込み専用のビット線WBLTおよびWBLBとなったことである。
書き込みに関しては、書き込みワード線WWLおよび書き込みビット線WBLT/WBLBを用いて図４１と同様に実行される。読み出し時には、読み出しワード線が活性化されMT3を通してメモリセルのデータが読み出しビット線RBLに出力される。
【００９０】
図４１の回路構成の場合、ダブルゲートトランジスタの第2のゲートを用いてラッチ回路を構成した場合、駆動電流が小さいために、読み出しの際にデータが破壊される可能性がある。しかし、本回路構成を用いると読み出し時に、データを保持しているラッチ回路の部分に電圧が印加されないため、データが破壊されることはなく、安全にデータを読み出すことが可能となる。
【００９１】
また、本実施例では、読み出しビット線が1本のみの構成を示したが、相補信号の2本のビット線を使用して読み出す構成も同様に可能である。
以上のように、本実施例を用いると、読み出しおよび書き込みの特性が高く、リーク電流が低減されたSRAMメモリセルを実現できる。
【図面の簡単な説明】
【００９２】
【図１】本発明が適用された負荷駆動回路の回路構成の概略図。
【図２】本発明が適用された負荷駆動回路の電圧および電流の関係を表す図。
【図３】本発明で使用されるトランジスタ構造の断面の概略図。
【図４】本発明で使用されるトランジスタの等価回路を示す図。
【図５】本発明で使用されるトランジスタ特性を示す図。
【図６】本発明で使用されるトランジスタ特性を示す図。
【図７】本発明が適用された回路ブロックとそのリーク電流低減回路の概略図。
【図８】本発明が適用された回路ブロックとそのリーク電流低減回路の電圧および電流の関係を表す図。
【図９】本発明が適用された回路ブロックとそのリーク電流低減回路の概略図。
【図１０】本発明が適用された回路ブロックとそのリーク電流低減回路の電圧および電流の関係を表す図。
【図１１】本発明が適用された回路ブロックとそのリーク電流低減回路の概略図。
【図１２】本発明が適用された回路ブロックとそのリーク電流低減回路の電圧関係を表す図。
【図１３】本発明が適用された回路ブロックとそのリーク電流低減回路の概略図。
【図１４】本発明が適用された回路ブロックとそのリーク電流低減回路の電圧の関係を表す図。
【図１５】本発明が適用された回路ブロックとそのリーク電流低減回路の概略図。
【図１６】本発明が適用された回路ブロックとそのリーク電流低減回路の電圧の関係を表す図。
【図１７】本発明が適用されたSoCのブロック図。
【図１８】本発明が適用されたSRAMのブロック図。
【図１９】本発明が適用されたSRAMのワード線ドライバ回路の概略図。
【図２０】本発明が適用されたSRAMのワード線ドライバ回路の電圧の関係を表す図。
【図２１】従来のSRAMメモリセルのリーク電流を低減するための回路の概略図。
【図２２】本発明が適用されたSRAMメモリセルのリーク電流を低減するための回路の概略図。
【図２３】本発明が適用されたSRAMメモリセルのリーク電流を低減するための回路の電圧および電流の関係を表す図。
【図２４】本発明が適用されたSRAMのプリチャージ回路のリーク電流を低減するための回路の概略図。
【図２５】本発明が適用されたSRAMのプリチャージ回路のリーク電流を低減するための回路の電圧および電流の関係を表す図。
【図２６】従来の回路ブロックとそのリーク電流低減回路の概略図。
【図２７】従来の回路ブロックとそのリーク電流低減回路の電圧の関係を表す図。
【図２８】本発明が適用された回路ブロックとそのリーク電流低減回路の概略図。
【図２９】本発明が適用された回路ブロックとそのリーク電流低減回路の電圧の関係を表す図。
【図３０】本発明が適用された回路ブロックとそのリーク電流低減回路の概略図。
【図３１】本発明が適用された回路ブロックとそのリーク電流低減回路の電圧の関係を表す図。
【図３２】本発明が適用された回路ブロックとそのリーク電流低減回路の概略図。
【図３３】本発明が適用された回路ブロックとそのリーク電流低減回路の電圧の関係を表す図。
【図３４】本発明が適用された回路ブロックとそのリーク電流低減回路の電圧の関係を表す図。
【図３５】本発明が適用された回路ブロックとそのリーク電流低減回路の概略図。
【図３６】本発明が適用された回路ブロックとそのリーク電流低減回路の電圧および電流の関係を表す図。
【図３７】本発明を用いたリーク電流が低減された記憶素子回路の回路図。
【図３８】本発明を用いた回路ブロックのブロック図。
【図３９】本発明を用いたリーク電流を抑えてデータが保持できるフリップフロップのブロック図。
【図４０】本発明を用いたリーク電流を抑えてデータが保持できるSRAMメモリセルの回路図。
【図４１】本発明を用いたリーク電流を抑えてデータが保持できるSRAMメモリセルの回路図。
【図４２】本発明を用いたリーク電流を抑えてデータが保持できるSRAMメモリセルの回路図。
【図４３】本発明を用いたリーク電流を抑えてデータが保持できるSRAMメモリセルの回路図。
【符号の説明】
【００９３】
1…第1ゲート電極、2…ドレイン電極、3…ソース電極、4…第2ゲート電極、5…支持基板、6…埋め込み酸化膜層、7…素子分離層、8…第１ゲート酸化膜、MD1,MD2…駆動回路内のトランジスタ、G1,G2,G3…駆動回路制御信号、OUT…駆動回路が駆動するノード、CL1…駆動回路に駆動される負荷、Vss…接地電位線、Vdd…電源電位線、IG1,IG2…ノードを流れるゲートリーク電流、Active…回路が動作している状態、Standby…回路が動作していない状態、Ids1,Ids2,Ids3…トランジスタのソース-ドレイン間電流、Ig1,Ig2…トランジスタのゲートリーク電流、STBY,SWEN,STBYN1,STBYN2,STBYP1,STBYP2…電源スイッチ駆動回路の制御信号、SWON,SWON1,SWON2,SWONN,SWONP…電源スイッチ制御信号、PSW…電源スイッチ、DRV…SWONの駆動回路、Vssm…回路ブロックの接地電位線、Vddm…回路ブロックの電源電位線、Ilogic…回路ブロックを流れるリーク電流、Inoise…電源スイッチを流れる電流、SRAM…SRAM回路ブロック、DSP,CPU…SoC内の特定の機能を持ったモジュール、BLOCK,BLOCK1,BLOCK2…SoC内の回路ブロック、SOC…SoCチップ、ARRAY…SRAMメモリセルアレイ、DEC…アドレスデコーダ、WDDR…ワード線ドライバ、BLPC…ビット線プリチャージ回路、AMP…列毎に付加されている直接周辺回路、CONT…SRAM回路を制御する制御回路、WL…ワード線、BLT,BLB…ビット線、MC…メモリセル、IN1,IN2…ワード線ドライバ制御信号、SWM…メモリセルアレイ向け電源スイッチ、MSW,MSR…電源スイッチを構成するトランジスタ、R1…抵抗、D1…ダイオード、MC1…ダイオードとなるトランジスタ、ARVSS…メモリセルの接地電位線、ISRAM…メモリセルアレイのリーク電流、PC…ビット線プリチャージ回路、PCE,PCE2…ビット線プリチャージ回路の制御信号、IPCE,IPCE2…ビット線プリチャージ回路内のトランジスタのゲートリーク電流。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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