(57)【要約】【目的】レジストパターンの寸法および形状の変動と、チャージアップダメージとを同時に解決する。【解決手段】レジストパターン形成時に、コンタクトホール用のパターン３７を画成する、矩形枠状のダミーコンタクトホール用のパターン３５をチップ分離領域１７の脇に沿って形成する。これにより、ウエハ単位でのパターン付き第１のレジスト層３０の収縮が、チップ単位での収縮に低減される。また、このダミーコンタクトホール用のパターンから形成されるダミーコンタクトにより、導電体層を除去する際に発生する電荷を、チップ単位で基板へ逃がすことができる。【選択図】図２
2007109949.tif 000002
【特許請求の範囲】
【請求項１】
集積回路形成領域を有するチップ領域と、該チップ領域の外周部で、該チップ領域を囲むチップ分離領域とを有する基板の全面に、中間絶縁層を形成する第１工程と、
前記基板の全面に第１のレジスト層を形成する第２工程と、
該第１のレジスト層をエッチングすることにより、前記チップ領域内のアクティブ領域の直上となる位置であって、前記集積回路形成領域の外周に沿って、矩形枠状であるダミーコンタクトホールを形成するためであるとともに、前記チップ領域内の前記集積回路形成領域にコンタクトホールを形成するための第１のレジストパターンを形成する第３工程と、
該第１のレジストパターンを用いることにより、前記中間絶縁層に前記ダミーコンタクトホール、および前記コンタクトホールを形成する第４工程と、
前記第１のレジスト層を除去する第５工程と、
前記ダミーコンタクトホール内、前記コンタクトホール内、および前記中間絶縁層の表面に、第１の導電体層を形成する第６工程と、
該第１の導電体層に対し除去処理を行って、該第１の導電体層を前記ダミーコンタクトホール内および前記コンタクトホール内のみに残存させることで、ダミーコンタクトおよびコンタクトを形成する第７工程と
を有することを特徴とする半導体素子の形成方法。
【請求項２】
請求項１に記載の半導体素子の形成方法において、第７工程の後で、コンタクトおよびダミーコンタクトの直上に第１の配線メタルを形成する第８工程を有することを特徴とする半導体素子の形成方法。
【請求項３】
請求項２に記載の半導体素子の形成方法において、第８工程の後で、該第８工程により形成された構造体の全面に第２の絶縁層を形成する第９工程と、
前記構造体の全面に第２のレジスト層を形成する第１０工程と、
該第２のレジスト層をエッチングすることにより、ダミーコンタクトの直上に形成された第１の配線メタルの直上となる位置に、ダミービアホールを形成するためであるとともに、コンタクトの直上に形成された第１の配線メタルの直上となる位置に、ビアホールを形成するための第２のレジストパターンを形成する第１１工程と、
該第２のレジストパターンを用いることにより、前記第２の絶縁層に前記ダミービアホール、および前記ビアホールを形成する第１２工程と、
前記第２のレジスト層を除去する第１３工程と、
前記ダミービアホール内、前記ビアホール内、および前記第２の絶縁層の表面に、第２の導電体層を形成する第１４工程と、
該第２の導電体層に対し除去処理を行って、該第２の導電体層を前記ダミービアホール内および前記ビアホール内のみに残存させることで、ダミービアコンタクトおよびビアコンタクトを形成する第１５工程と
を有することを特徴とする半導体素子の形成方法。
【請求項４】
請求項３に記載の半導体素子の形成方法において、第１５工程の後で、ビアコンタクトおよびダミービアコンタクトの上部に第２の配線メタルを形成する第１６工程を有することを特徴とする半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子の形成方法、特にレジストパターンによるコンタクトの形成方法に関するものである。
【背景技術】
【０００２】
周知の通り、半導体素子を形成する工程において、基板上で絶縁層に形成したコンタクトホールを経て電極と配線との間、あるいは配線同士間の電気的な接続を行う接続導体を形成する必要がある。この接続導体は、コンタクトあるいはコンタクト導体とも称せられる。これらコンタクトは、通常は、以下のような方法で形成されている。
【０００３】
まず、基板にチップ分離領域を形成することによって区画されたチップ領域に、集積回路を作り込んで得られた構造体を用意する。この構造体にチップ分離領域と、チップ領域を覆うようにして、中間絶縁層およびレジスト層を順次形成する。次に、中間絶縁層のコンタクト形成予定位置に対応する、レジスト層の箇所をエッチングすることで、レジストパターンすなわち開口部を形成する。このレジストパターンを有するレジスト層をマスクにして、下層の中間絶縁層をエッチングし、コンタクトホールを形成する。レジスト層の除去後、基板の上側全面に、中間絶縁層を覆う導電体層を形成する。最後に、コンタクトホール内のみに導電体層が残存するように、導電体層を除去する。
【０００４】
ところで、周知の通り、レジストパターンを形成する際に、上述のレジストパターンを形成した後、レジスト層を固めるための加熱処理を行うため、レジスト層が収縮する。このレジスト層の収縮による引張り応力や、この引張り応力に起因する中間絶縁層とレジスト層と間の密着性低下により、レジストパターンの寸法、および形状が変動してしまう。この結果、コンタクトの仕上がり寸法および形状が、設計値からずれてしまう。
【０００５】
このレジストパターンの寸法および形状の変動を抑制するために、従来は、コンタクト用のレジストパターンの外周を囲むように濠状のダミーパターンを形成する方法が知られている。この方法によれば、ダミーパターンを設けることにより、ダミーパターンよりも外側に存在するレジスト層の領域からの引張り応力と、ダミーパターンによって画成された内側のレジスト層の領域の引張り応力とを、分断することができる。これにより、パターン周囲のレジスト層の引っ張り応力を低減することができる（特許文献１）。
【０００６】
また、半導体素子形成中の何らかの除去処理を施す工程において、半導体素子がプラズマエッチング等の雰囲気にさらされているとき、コンタクトを形成するための導電体層に電荷が溜まり、この導電体層に異常放電が発生する、いわゆるチャージアップによるダメージが生じる恐れがある。これを低減する手段として、この導電体層と基板とを電気的に接続することで、電荷を基板に逃がす方法が知られている（特許文献２）。この特許文献２には、基板すなわちウエハ周辺部の、半導体素子が形成されていない領域にコンタクトを形成して、基板と、その上側の導電体層とを電気的に接続することで、導電体層から基板へ電荷を逃がす方法が開示されている。
【特許文献１】特開平９−９７７６２号公報
【特許文献２】特開２００３−２８２５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、前述のチャージアップダメージを低減するために、例えば特許文献２に開示されているようにウエハ単位でアースをとるだけでは不十分である。
【０００８】
そこで、従来より、半導体素子の製造工程中に、ウエハに画成されている個々のチップ領域毎に電荷を逃して、より確実にチャージアップダメージを低減することができる半導体素子の形成方法が望まれていた。
【０００９】
また、レジストパターンの寸法および形状の変動と、チャージアップダメージとを同時に解決できる半導体素子の形成方法が望まれていた。
【課題を解決するための手段】
【００１０】
そこで、上記の課題の解決を図るため、この発明における半導体素子の形成方法は、以下の第１工程から第７工程までの各工程を含むことを特徴としている。
【００１１】
すなわち、第１工程では、集積回路形成領域を有するチップ領域と、チップ領域の外周部でチップ領域を囲むチップ分離領域とを有する基板の全面に、中間絶縁層を形成する。
【００１２】
第２工程では、基板の全面に第１のレジスト層を形成する。
【００１３】
第３工程では、第１のレジスト層をエッチングすることにより、チップ領域内のアクティブ領域の直上となる位置であって、集積回路形成領域の脇に沿って、矩形枠状であるダミーコンタクトホールを形成するためであるとともに、チップ領域内の集積回路形成領域にコンタクトホールを形成するための第１のレジストパターンを形成する。
【００１４】
第４工程では、第１のレジストパターンを用いることにより、中間絶縁層にダミーコンタクトホール、およびコンタクトホールを形成する。
【００１５】
第５工程では、第１のレジスト層を除去する。
【００１６】
第６工程では、ダミーコンタクトホール内、コンタクトホール内、および中間絶縁層の表面に、第１の導電体層を形成する。
【００１７】
第７工程では、第１の導電体層に対し除去処理を行って、第１の導電体層をダミーコンタクトホール内およびコンタクトホール内のみに残存させることで、ダミーコンタクトおよびコンタクトを形成する。
【発明の効果】
【００１８】
請求項１に係る発明の半導体素子の形成方法によれば、第３工程において、通常のコンタクトホール用の第１のレジストパターンを形成するとともに、集積回路形成領域の脇に沿って、矩形枠状のダミーコンタクトホール用の第１のレジストパターンを形成する。これにより、従来までのウエハ単位でのレジスト層の収縮による引張り応力から、チップ単位での引張り応力に低減できる。この結果、レジスト層の収縮に起因する、コンタクトの寸法および形状の変動を抑制することができる。また、引張り応力の低減により、レジスト層と中間絶縁層との密着性も向上する。
【００１９】
また、同じく請求項１に係る発明の半導体素子の形成方法によれば、いわゆる通常のコンタクトだけでなく、この発明において特に発明されるダミーコンタクトも基板のアクティブ領域上に形成される。このため、第７工程において、導電体層を除去する際に発生する電荷を、ダミーコンタクトからも、導電体層を通して基板へ逃がすことが可能となる。ダミーコンタクトは、通常のコンタクトに比べて広い領域に形成されるため、従来よりも、効率良く電荷を逃がすことができる。
【００２０】
また、この発明の形成方法によれば、ダミーコンタクトを個々のチップ領域の内側に、それぞれ設けるため、特許文献２に開示されているようにウエハ単位ではなく、チップ単位で効率的かつ確実に電荷を逃がすことができる。
【００２１】
また、請求項１に係る発明の半導体素子の形成方法によれば、ダミーコンタクトは、通常のコンタクトと同時に形成されるため、目的であるレジストパターンの寸法および形状の変動の抑制と、チャージアップダメージの低減とを同時に達成することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、この発明に係る半導体素子の形成方法について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、および配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
【００２３】
〈第１の実施の形態〉
第１の実施の形態では、集積回路形成領域の外周にダミーコンタクトを有する半導体素子の形成方法について説明する。この形成方法は、第１工程から第７工程までを含んでいる。以下、第１工程から順に各工程につき説明する。
【００２４】
図１は、この実施の形態において用いられるウエハを示す平面図である。このウエハの一方の主面側にアクティブであるチップ分離領域１７によって複数のチップ領域１１が画成されていて、それぞれのチップ領域１１には集積回路（図示せず）が形成されている。なお、この実施の形態において、チップ分離領域１７をアクティブとしたのは、ダイシングをする際に生じうるクラックがチップ領域１１に及ぶのを防ぐためである。従って、このクラックを問題としないのであれば、チップ分離領域１７をアクティブとせずに、チップ分離領域１７にフィールド酸化膜を形成してもよい。
【００２５】
図２および図３は、図１の一つのチップ領域ａに着目して示した拡大図であって、図２は、この実施の形態における第３工程で得られた構造体の、第１のレジストパターン１３の状態を説明するための平面図である。また、図３は、第７工程で得られた構造体を示す平面図である。
【００２６】
図４〜図６は、第１工程から第７工程までの各形成段階で得られた構造体を示す端面図である。ここで、図５（Ａ）は図２のI−I線における端面図であり、また、図６（Ｃ）は図３のII−II線における端面図である。
【００２７】
まず、集積回路形成領域１１ａが存在するチップ領域１１と、このチップ領域１１の外周部に、チップ領域１１を囲んで形成されている、チップ領域１１間を分離するチップ分離領域１７とが形成されている基板１５を用意する。
【００２８】
第１工程では、基板１５の全面にわたって、これらチップ領域１１およびチップ分離領域１７を覆う酸化膜、窒化膜等の中間絶縁層１９を形成する（図４（Ａ）参照）。この中間絶縁層１９の形成は、ＣＶＤ法等の従来周知の好適な方法で行えばよい。ここで、基板１５のチップ領域１１には、アクティブ領域２１と、及びチップ領域１１とチップ分離領域１７とを電気的に分離する素子分離領域２３が形成されている。アクティブ領域２１の所定の位置には、集積回路を構成するゲート絶縁膜２５、およびキャパシタ下部の絶縁膜２６が形成されている。ゲート絶縁膜２５は、ゲートと基板との間に、また、キャパシタ下部の絶縁膜２６はキャパシタと基板との間にそれぞれ形成されている。これら絶縁膜２５および２６上に、同じく集積回路を構成するキャパシタ、またはゲートとしてポリ（Poly）シリコン２７が形成されている。また、基板１５の材料については、特に限定されるものではないが、この発明の効果を顕著に奏し得るという観点から、特にＮタイプおよびＰタイプのシリコン基板を用いるのが好適である。
【００２９】
次に、この実施の形態における第２工程では、第１工程で形成した中間絶縁層１９の上側であって、基板１５の全面にわたって第１のレジスト層２９を形成する（図４（Ｂ）参照）。
【００３０】
次に、第３工程では、第１のレジスト層２９をエッチングすることにより、第１のレジスト層２９に第１のレジストパターン１３を形成する（図５（Ａ）参照）。第１のレジストパターン１３が形成された第１のレジスト層、すなわちパターン付き第１のレジスト層３０は、後述するように、次の第４工程でマスクとして、コンタクトホール３１およびダミーコンタクトホール３３を形成するのに用いられる。ダミーコンタクトホール用のパターン３５は、集積回路形成領域１１ａの外周に沿って、矩形枠状に形成される。また、このダミーコンタクトホール用のパターン３５は、基板１５に設けられたアクティブ領域２１の直上に形成される。また、コンタクトホール用のパターン３７は、ダミーコンタクトホール用のパターン３５である枠の、内側となる集積回路形成領域１１ａに形成される。ここで、コンタクトホール用のパターン３７は、二種類のパターンを含んでいる。一方のパターンは、ポリシリコン２７上に形成されるコンタクトホール用のパターン３７ａであり、他方のパターンは、基板１５のポリシリコン２７が存在しない、アクティブ領域２１上に形成されるコンタクトホール用のパターン３７ｂである（図２及び図５（Ａ）参照）。
【００３１】
次に、第４工程では、前述の第３工程で形成されたパターン付き第１のレジスト層３０をマスクとして用いて、中間絶縁層１９をエッチングする。このエッチングは、通常異方性ドライエッチングで行う。このエッチングにより中間絶縁層１９にパターン３５、パターン３７ａおよびパターン３７ｂがそれぞれ転写されたダミーコンタクトホール３３、およびコンタクトホール３１がそれぞれ形成される。ここで、パターン３７ａによって形成されるコンタクトホール３１ａは、ポリシリコン２７上に形成され、およびパターン３７ｂによって形成されるコンタクトホール３１ｂは、基板１５のポリシリコン２７が存在しない、アクティブ領域２１上に形成される（図５（Ｂ）参照）。ここで、コンタクトホール３１（３１ａ、３１ｂ）およびダミーコンタクトホール３３が形成された中間絶縁層、すなわちホール付き中間絶縁層を２０で表す。
【００３２】
次に、第５工程では、パターン付き第１のレジスト層３０をエッチングの技術を用いて除去し、基板１５上にホール付き中間絶縁層２０を露出させる（図６（Ａ）参照）。
【００３３】
次に、第６工程では、露出したホール付き中間絶縁層２０を含む基板１５の上側全面に、第１の導電体層３９を形成する（図６（Ｂ）参照）。この第１の導電体層３９の形成は、例えばＣＶＤ法を用いて行うのが好適である。また、この第１の導電体層３９の材料として、例えばタングステン等の導電性材料を用いるのが好ましい。この導電性材料は、ダミーコンタクトホール３３内、およびコンタクトホール３１内を埋め込むとともに、ホール付き中間絶縁層２０の上側全面にも均一の厚みで成膜されて、第１の導電体層３９を形成する。このとき、中間絶縁層２０の上側の表面に形成される導電体層部分３９ａの表面は平坦面となっている。また、それぞれのホール３１および３３内に埋め込まれて形成された導電体層部分を３９ｂで表す（図６（Ｂ）参照）。
【００３４】
次に、第７工程では、第６工程において形成された導電体層部分３９ａは、不要であるので、この導電体層部分３９ａに対し、除去処理を行う。この除去処理を、エッチバック、ドライエッチング、ＣＭＰ、その他の任意好適な方法で行えばよい。この除去処理により、ホール付き中間絶縁層２０の上側表面（上面）まで導電体層部分３９ａを除去して、ダミーコンタクトホール３３内およびコンタクトホール３１内を埋め込んでいる導電体層部分３９ｂのみを残存させる。この残存した導電体層部分３９ｂが、ダミーコンタクト４１およびコンタクト４３、すなわち、ポリシリコン２７上に形成されるコンタクト４３ａと、ポリシリコン２７が存在しない、アクティブ領域２１上に形成されるコンタクト４３ｂとをそれぞれ形成する（図３及び図６（Ｃ）参照）。ここで、ダミーコンタクトホール３３内およびコンタクトホール３１内のみに残存した導電体層部分３９ｂを、以下、単に導電体３９ｂとも称する。
【００３５】
既に説明したように、この実施の形態においてパターン付き第１のレジスト層３０に形成されているダミーコンタクトホール用のパターン３５は、従来のダミーパターンとは異なり、アクティブ領域２１の直上となる箇所に、集積回路形成領域１１ａを囲む形状で形成される。また、この実施の形態におけるダミーコンタクト４１は、通常のコンタクト４３と同様にチップ分離領域１７の内側に導電体３９ｂとして形成される。これにより、この実施の形態における半導体素子の形成方法によれば、第１のレジストパターン１３の形成の際の加熱時に、チップ領域１１に存在するパターン付き第１のレジスト層３０の収縮を抑制できるという効果が得られる。その上さらに、第７工程における不要な導電体層部分３９ａの除去処理時に第１の導電体層３９に発生した電荷をダミーコンタクト、従って導電体層部分３９ｂを経て、基板１５へと逃がす効果も得られる。従って、コンタクト４３の寸法および形状の変動抑制、引張り応力の低減による、パターン付き第１のレジスト層３０と中間絶縁層１９との密着性向上、およびチャージアップダメージの低減という効果を同時に奏することができる。
【００３６】
また、この実施の形態におけるダミーコンタクト４１は、基板１５の個々のチップ領域１１の外周に、それぞれ、通常のコンタクト４３に比べ広い範囲で設けられている。そのため、ダミーコンタクト４１の基板１５との接触面積もコンタクト４３よりもはるかに大であるので、チップ領域１１毎に、コンタクト形成のための導電体層に発生する電荷を効率的かつ確実に逃がすことができる。従って、チャージアップによるゲート絶縁膜２５およびキャパシタ下部の絶縁膜２６へのダメージを低減することができる。
【００３７】
また、この実施の形態における半導体素子の形成方法によれば、ダミーコンタクト４１を通常のコンタクト４３と同時に、かつ同じ方法で形成しているので、従来の半導体素子の形成方法で必要とされる工程数と同じ工程数で、上述した諸課題を解決することができる。
【００３８】
第７工程における不所望な導電体層部分３９ａを除去処理する方法は、特に限定されるものではないが、例えば、プラズマエッチングのように導電体３９ｂに電荷が溜まりやすい方法が用いられるとき、特に上述したこの発明の効果を顕著に奏し得る。
【００３９】
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態における第７工程で形成された構造体の、ダミーコンタクト４１およびコンタクト４３の上部に第１の配線メタル４５を形成する第８工程を有する半導体素子の形成方法について説明する。
【００４０】
図７は、この実施の形態における半導体素子の形成方法で得られた半導体素子の端面図である。
【００４１】
この実施の形態における第８工程では、第１の実施の形態における第７工程で形成して得られた構造体の、ダミーコンタクト４１およびコンタクト４３の直上に、アルミニウム等の第１の配線メタル４５を形成する。
【００４２】
この実施の形態における半導体素子の形成方法によれば、第１の配線メタル４５を形成する処理において、例えばプラズマエッチングの処理を施すとき、このエッチング処理に起因して第１の配線メタル４５に発生した電荷を、ダミーコンタクト４１を介して基板１５へ逃がすことができる。この結果、チャージアップによるダメージを低減することが可能となる。また、ダミーコンタクト４１は各集積回路形成領域１１ａの外周に設けられているため、第１の実施の形態と同様に、チップ領域１１毎に効率的かつ確実に電荷を基板１５に逃すことができ、従来に比べ、飛躍的にチャージアップによるゲート絶縁膜２５およびキャパシタ下部の絶縁膜２６へのダメージを低減することができる。
【００４３】
〈第３の実施の形態〉
第３の実施の形態では、第２の実施の形態における第８工程で形成された構造体の、第１の配線メタル４５の直上にビアコンタクト４７およびダミービアコンタクト４９を形成する半導体素子の形成方法について説明する。この形成方法は、第９工程から第１５工程までを含んでいる。以下、第９工程から順に各工程につき説明する。
【００４４】
ここで、図８〜図１１は、この実施の形態が有する第９工程から第１５工程までの各形成段階で得られた構造体を示す端面図である。平面図については、第１の実施の形態で示した図２および図３と同様となるため省略する。
【００４５】
この実施の形態における第９工程では、まず、第２の実施の形態における第８工程で形成された構造体の上側全面に、酸化膜、窒化膜等の第２の絶縁層５１を形成する（図８（Ａ）参照）。
【００４６】
次に、第１０工程では、第２の絶縁層５１を覆うように、基板１５の上側全面に第２のレジスト層５３を形成する（図８（Ｂ）参照）。
【００４７】
次に、第１１工程では、前述の第１のレジスト層２９に対してと同様に、第２のレジスト層５３をエッチングすることにより、開口部すなわち第２のレジストパターン５５を形成する（図９（Ａ）参照）。この第２のレジストパターン５５が形成された第２のレジスト層をパターン付き第２のレジスト層５４と称する。また、このパターン付き第２のレジスト層５４は、第２の絶縁層５１をエッチングする際にマスクとして使用し、ビアホール５７およびダミービアホール５９を形成する際に用いられる。ここで、ビアホール５７およびダミービアホール５９に対応するパターンは、第２の実施の形態における第８工程で形成された、第１の配線メタル４５の直上となる箇所に形成される。従って、ダミーコンタクト４１の直上に形成された第１の配線メタル４５に対応するダミービアホール用のパターン６１は、第１の実施の形態で形成されたダミーコンタクト４１の直上となる箇所、すなわち、集積回路形成領域１１ａの外周に沿って、矩形枠状に形成される。また、通常のコンタクト４３の直上に形成された第１の配線メタル４５に対応するビアホール用のパターン６３は、第１の実施の形態で形成されたコンタクト４３の直上となる箇所、すなわち、ダミービアホール用のパターン６１である枠の内側となる集積回路形成領域１１ａに形成される。ここで、コンタクト４３ａの直上となる箇所に形成されるビアホール用のパターンをパターン６３ａ、コンタクト４３ｂの直上となる箇所に形成されるビアホール用のパターンをパターン６３ｂとする。
【００４８】
次に、第１２工程では、このパターン付き第２のレジスト層５４をマスクとして、上述した中間絶縁層１９に対してと同様に、第２の絶縁層５１をエッチングする（図９（Ｂ）参照）。これにより第２の絶縁層５１にダミービアホール５９、およびビアホール５７を形成する。これらのビアホールが形成された第２の絶縁層５１を、ビアホール付き絶縁層５２と称する。ここで、パターン６３ａによって形成されるビアホール５７ａは、コンタクト４３ａの直上となる箇所に形成され、また、パターン６３ｂによって形成されるビアホール５７ｂは、コンタクト４３ｂの直上となる箇所に形成される。
【００４９】
次に、第１３工程では、パターン付き第１のレジスト層３０に対すると同様にして、パターン付き第２のレジスト層５４をエッチングすることで除去する（図１０（Ａ）参照）。
【００５０】
次に、第１４工程では、ダミービアホール５９内、およびビアホール５７内を埋め込む、タングステン等の良導電材料の第２の導電体層６５を形成する（図１０（Ｂ）参照）。このとき、この第２の導電体層６５は、ビアホール付き絶縁層５２の上側全面に形成された導電体層部分６５ａと、それぞれのビアホール５７および５９に埋込形成された導電体層部分６５ｂとを有している。ここで、この導電体層部分６５ａの厚みは均一で、その表面は平坦面となっている。
【００５１】
次に、第１５工程では、形成された導電体層部分６５ａは不要であるので、この導電体層部分６５ａに対し、エッチバック、その他任意の方法で除去処理を行う（図１１参照）。これにより、ダミービアホール５９内およびビアホール５７内の導電体層部分６５ｂのみを残存させることで、ダミービアコンタクト４９およびビアコンタクト４７が形成される。ビアホール５７ａから形成されるビアコンタクト４７ａは、コンタクト４３ａの直上となる箇所に形成され、ビアホール５７ｂから形成されるビアコンタクト４７ｂは、コンタクト４３ｂの直上となる箇所に形成される。ここで、ダミービアホール５９内およびビアホール５７内のみに残存した導電体層部分６５ｂを、以下、単に導電体６５ｂとも称する。
【００５２】
この実施の形態においてパターン付き第２のレジスト層５４に形成されているダミービアホール用のパターン６１は、第１の実施の形態におけるダミーコンタクト４１、および第２の実施の形態における第１の配線メタル４５の直上となる箇所に、集積回路分離領域１１ａを囲む形状で形成される。また、この実施の形態におけるダミービアコンタクト４９は、通常のビアコンタクト４７と同様に、チップ領域１１の内側に導電体６５ｂを有している。これにより、この実施の形態における半導体素子の形成方法によれば、第１の実施の形態と同様に、第２のレジストパターン５５形成の際の加熱時に、チップ領域１１におけるパターン付き第２のレジスト層５４の収縮を抑制できるという効果、および第１５工程で不所望な導電体層部分６５ａの除去処理時において、第２の導電体層６５に発生した電荷をダミービアコンタクト４９から第１の配線メタル４５、ダミーコンタクト４１を介して基板１５に逃がす効果を奏し得る。従って、ビアコンタクト４７の寸法および形状の変動の抑制、引張り応力の低減による、パターン付き第２のレジスト層５４と第２の絶縁層５１との密着性向上、およびチャージアップダメージの低減という効果を同時に得ることができる。
【００５３】
また、この実施の形態におけるダミービアコンタクト４９は、基板１５の個々の集積回路形成領域１１ａの外周に、それぞれ、通常のビアコンタクト４７に比べ広い範囲で設けられている。このため、ダミービアコンタクト４９は、ビアコンタクト４７と比べて、第１の配線メタル４５および基板１５に対する接触面積が大きい。従って、チップ領域１１毎に、第２の導電体層６５に発生した電荷を効率的かつ確実に基板１５へと逃がすことができる。従って、チャージアップによるゲート絶縁膜２５およびキャパシタ下部の絶縁膜２６へのダメージを低減することができる。
【００５４】
また、この実施の形態における半導体素子の形成方法において、ダミービアコンタクト４９は通常のビアコンタクト４７と同時に、かつ同じ方法で形成されるため、従来までの半導体素子の形成方法と同じ工程数で、課題を解決することができる。
【００５５】
ここで、第１５工程における、不所望な導電体層部分６５ａを除去処理する方法は、特に限定されるものではないが、例えば、プラズマエッチングのように導電体６５ｂに電荷が溜まりやすい方法が用いられるとき、特に著しい効果を得ることができる。
【００５６】
〈第４の実施の形態〉
第４の実施の形態では、第３の実施の形態における第１５工程で形成された構造体の、ビアコンタクト４７およびダミービアコンタクト４９の直上に第２の配線メタル６７を形成する第１６工程を有する半導体素子の形成方法について説明する。
【００５７】
ここで、図１２は、この実施の形態における方法で得られた半導体素子の端面図である。
【００５８】
この実施の形態における第１６工程では、第３の実施の形態における第１５工程で形成された構造体の、ビアコンタクト４７およびダミービアコンタクト４９の直上に、アルミニウム等の第２の配線メタル６７を形成する。
【００５９】
この実施の形態における半導体素子の形成方法によれば、第２の配線メタル６７形成時に、例えばプラズマエッチング等の処理を施すとき、発生した電荷を、ダミービアコンタクト４９、第１の配線メタル４５、およびダミーコンタクト４１を介して基板１５へ逃がすことができる。この結果、チャージアップによるダメージを低減することが可能となる。また、ダミーコンタクト４１は各集積回路形成領域１１ａの外周に設けられているため、第１の実施の形態と同様に、チップ領域１１毎に効率的かつ確実に電荷を逃すことができ、従来に比べ、飛躍的にチャージアップによるゲート絶縁膜２５およびキャパシタ下部の絶縁膜２６へのダメージを低減することができる。
【図面の簡単な説明】
【００６０】
【図１】第１の実施の形態で用意するウエハを示す平面図である。
【図２】図１の一つのチップ領域（ａ）に着目して示した拡大図であって、第１の実施の形態における第３工程で得られた構造体の、第１のレジストパターンの状態を説明するための平面図である。
【図３】図１の一つのチップ領域（ａ）に着目して示した拡大図であって、第１の実施の形態における第７工程で得られた構造体を示した平面図である。
【図４】第１の実施の形態における第１工程から第２工程までの各形成段階で得られた構造体を示す端面図である。
【図５】第１の実施の形態における第３工程から第４工程までの各形成段階で得られた構造体を示す端面図である。特に、図５（Ａ）は図２のI−I線における端面図である。
【図６】第１の実施の形態における第５工程から第７工程までの各形成段階で得られた構造体を示す端面図である。特に、図６（Ｃ）は図３のII−II線における端面図である。
【図７】第２の実施の形態で得られた半導体素子の端面図である。
【図８】第３の実施の形態における第９工程から第１０工程までの各形成段階で得られた構造体を示す端面図である。
【図９】第３の実施の形態における第１１工程から第１２工程までの各形成段階で得られた構造体を示す端面図である。
【図１０】第３の実施の形態における第１３工程から第１４工程までの各形成段階で得られた構造体を示す端面図である。
【図１１】第３の実施の形態における第１５工程で得られた構造体を示す端面図である。
【図１２】第４の実施の形態で得られた半導体素子の端面図である。
【符号の説明】
【００６１】
１１：チップ領域
１１ａ：集積回路形成領域
１３：第１のレジストパターン
１５：基板
１７：チップ分離領域
１９：中間絶縁層
２０：ホール付き中間絶縁層
２１：アクティブ領域
２３：素子分離領域
２５：ゲート絶縁膜
２６：キャパシタ下部の絶縁膜
２７：ポリシリコン
２９：第１のレジスト層
３０：パターン付き第１のレジスト層
３１：コンタクトホール
３１ａ：パターン３７ａによって形成されるコンタクトホール
３１ｂ：パターン３７ｂによって形成されるコンタクトホール
３３：ダミーコンタクトホール
３５：ダミーコンタクトホール用のパターン
３７：コンタクトホール用のパターン
３７ａ：ポリシリコン上に形成されるコンタクトホール用のパターン
３７ｂ：アクティブ領域上に形成されるコンタクトホール用のパターン
３９：第１の導電体層
３９ａ：導電体層部分
３９ｂ：導電体（導電体層部分）
４１：ダミーコンタクト
４３：コンタクト
４３ａ：ポリシリコン上に形成されるコンタクト
４３ｂ：アクティブ領域上に形成されるコンタクト
４５：第１の配線メタル
４７：ビアコンタクト
４７ａ：ビアホール５７ａから形成されるビアコンタクト
４７ｂ：ビアホール５７ｂから形成されるビアコンタクト
４９：ダミービアコンタクト
５１：第２の絶縁層
５２：ビアホール付き絶縁層
５３：第２のレジスト層
５４：パターン付き第２のレジスト層
５５：第２のレジストパターン
５７：ビアホール
５７ａ：パターン６３ａによって形成されるビアホール
５７ｂ：パターン６３ｂによって形成されるビアホール
５９：ダミービアホール
６１：ダミービアホール用のパターン
６３：ビアホール用のパターン
６３ａ：コンタクト４３ａの直上となる位置に存在するビアホール用のパターン
６３ｂ：コンタクト４３ｂの直上となる位置に存在するビアホール用のパターン
６５：第２の導電体層
６５ａ：導電体層部分
６５ｂ：導電体（導電体層部分）
６７：第２の配線メタル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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