(57)【要約】【課題】駆動能力の増大を必要とせずに画素の駆動期間を短縮する。【解決手段】表示信号処理装置は複数の階調基準電圧を複数の電圧出力端Ｖ０〜Ｖ９から発生する階調基準電圧発生回路７と、複数の電圧出力端Ｖ０〜Ｖ９の端子間電圧を分圧するように直列に接続される抵抗群ｒ０〜ｒ８から得られる所定数の階調電圧を選択的に用いて表示信号を画素電圧に変換する信号変換回路２３とを備える。階調基準電圧発生回路７は信号変換回路２３の変換動作毎に複数の階調基準電圧を表示信号の最大階調差に対応した画素電圧範囲において互いに同じであるプリチャージ用中間電圧値に一時的に設定し、続いて複数の階調基準電圧をこの画素電圧範囲において互いに異なる表示用電圧値に設定する出力制御部ＶＣ１〜ＶＣ６を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の階調基準電圧を複数の電圧出力端から発生する階調基準電圧発生回路と、前記複数の電圧出力端の端子間電圧を分圧するように直列に接続される抵抗群から得られる所定数の階調電圧を選択的に用いて表示信号を画素電圧に変換する信号変換回路とを備え、前記階調基準電圧発生回路は前記信号変換回路の変換動作毎に前記複数の階調基準電圧を表示信号の最大階調差に対応した画素電圧範囲において互いに同じであるプリチャージ用中間電圧値に一時的に設定し、続いて前記複数の階調基準電圧を前記画素電圧範囲において互いに異なる表示用電圧値に設定する出力制御部を含むことを特徴とする表示信号処理装置。
【請求項２】
前記階調基準電圧発生回路は各々前記複数の諧調基準電圧のいずれかを出力電圧として発生する複数の可変電圧発生部および前記出力制御部として前記複数の可変電圧発生部をそれぞれ制御する複数の電圧切換部とを含むことを特徴とする請求項１に記載の表示信号処理装置。
【請求項３】
各電圧切換部は前記表示用電圧値を表す数値データを保持する第１レジスタ、プリチャージ用中間電圧値を表す数値データを保持する第２レジスタ、および前記第１レジスタに保持された数値データおよび前記第２レジスタに保持された数値データを選択的に対応可変電圧発生部に出力する切換スイッチを含むことを特徴とする請求項２に記載の表示信号処理装置。
【請求項４】
各可変電圧発生部は対応電圧切換部の切換スイッチから出力される数値データをアナログ電圧に変換するデジタルアナログ変換器を含むことを特徴とする請求項３に記載の表示信号処理装置。
【請求項５】
各電圧切換部は前記第１レジスタに保持される数値データ、前記第２レジスタに保持される数値データ、および前記切換スイッチから数値データを出力するタイミングについて外部から制御されることを特徴とする請求項３に記載の表示信号処理装置。
【請求項６】
前記階調基準電圧発生回路はさらに前記複数の可変電圧発生部の出力端間電圧を分圧するように直列に接続される複数の抵抗を含むことを特徴とする請求項２に記載の表示信号処理装置。
【請求項７】
前記プリチャージ用中間電圧値は前記画素電圧範囲の略１／２であることを特徴とする請求項１に記載の表示信号処理装置。
【請求項８】
略マトリクス状に配置される複数の表示画素、前記複数の表示画素の行に沿って配置される複数のゲート線、前記複数の表示画素の列に沿って配置される複数のソース線、および前記複数のゲート線および前記複数のソース線の交差位置近傍に配置され各々対応ゲート線が駆動される間に対応表示画素を対応ソース線に電気的に接続する複数の画素スイッチング素子を含む液晶表示パネルと、前記複数のゲート線を順次駆動するゲートドライバ回路と、１行分の表示画素に対する表示信号に対応して前記複数のソース線を駆動するソースドライバ回路とを備え、前記ソースドライバ回路は複数の階調基準電圧を複数の電圧出力端から発生する階調基準電圧発生回路と、前記複数の電圧出力端の端子間電圧を分圧するように直列に接続される抵抗群から得られる所定数の階調電圧を選択的に用いて表示信号を画素電圧に変換する信号変換回路とを含み、前記階調基準電圧発生回路が前記信号変換回路の変換動作毎に前記複数の階調基準電圧を表示信号の最大階調差に対応した画素電圧範囲において互いに同じであるプリチャージ用中間電圧値に一時的に設定し、続いて前記複数の階調基準電圧を前記画素電圧範囲において互いに異なる表示用電圧値に設定する出力制御部を含む表示信号処理装置を有し、前記ソースドライバ回路は前記出力制御部が前記複数の階調基準電圧をプリチャージ用中間電圧値に設定するプリチャージ期間において少なくとも２本の隣接ゲート線を一緒に駆動するように構成されることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示信号を画素電圧に変換する表示信号処理装置およびこの表示信号処理装置を有する液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置に代表される平面表示装置は、パーソナルコンピュータ、情報携帯端末、テレビジョン受像機、あるいはカーナビゲーションシステム等の表示装置として広く利用されている。
【０００３】
液晶表示装置は、一般に複数の液晶画素のマトリクスアレイを含む表示パネルと、この表示パネルを駆動する駆動回路とを備える。典型的な表示パネルはアレイ基板および対向基板間に液晶層を挟持した構造を有する。アレイ基板はマトリクス状に配置される複数の画素電極を有し、対向基板はこれら画素電極に対向する共通電極を有する。画素電極および共通電極はこれら電極間に配置される液晶層の画素領域と共に液晶画素を構成し、画素領域内の液晶分子配列を画素電極および共通電極間の電界によって制御する。駆動回路では、例えば各行の画素に対するデジタル表示信号が複数の階調基準電圧を用いて画素電圧に変換され、表示パネルに出力される。画素電圧は共通電極の電位を基準として画素電極に印加される電圧であり、液晶分子の偏在化による表示パネルの劣化を避けるために例えば図５に示すように１水平走査期間（１Ｈ）毎に共通電極の電位に対して極性反転されてソースドライバから出力される。図５において、ＣＫＶは１垂直走査期間において１水平走査期間を周期として発生されるパルスである垂直クロック信号ＣＫＶを表し、ＳＴＢは垂直クロック信号ＣＫＶに同期して水平走査期間（１Ｈ）毎に発生されるストローブ信号である。
【０００４】
従来の階調基準電圧発生回路は、例えば一対の電源端子間に複数の抵抗を直列に接続したラダー抵抗器からなり、電源端子間の電圧を分圧して複数の階調基準電圧を出力する（例えば、特許文献１を参照）。
【特許文献１】特開２００３−２２８３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年では、液晶表示装置の高精細化が求められ、画素数が増大する傾向にある。駆動回路の駆動能力が一定であるとすれば、１垂直走査期間内において表示信号に対応して全ての画素を駆動するために各行の画素の駆動時間を短縮する必要がある。１行（ライン）分の画素の画素電圧はこの駆動時間内に遷移して、これら画素の階調を例えば白表示である最大値から黒表示である最小値まで、あるいは最小値から最大値まで変化させることが可能でなくてはならない。しかしながら、この駆動時間が駆動回路の駆動能力に対して短すぎると、この駆動時間内に画素電圧の遷移を完了させることが困難となる。
【０００６】
本発明はこのような問題点に鑑みてなされたものであり、駆動能力の増大を必要とせずに画素の駆動期間を短縮することが可能な表示信号処理装置および液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、複数の階調基準電圧を複数の電圧出力端から発生する階調基準電圧発生回路と、複数の電圧出力端の端子間電圧を分圧するように直列に接続される抵抗群から得られる所定数の階調電圧を選択的に用いて表示信号を画素電圧に変換する信号変換回路とを備え、階調基準電圧発生回路は信号変換回路の変換動作毎に複数の階調基準電圧を表示信号の最大階調差に対応した画素電圧範囲において互いに同じであるプリチャージ用中間電圧値に一時的に設定し、続いて複数の階調基準電圧をこの画素電圧範囲において互いに異なる表示用電圧値に設定する出力制御部を含む表示信号処理装置が提供される。
【０００８】
さらに本発明によれば、略マトリクス状に配置される複数の表示画素、複数の表示画素の行に沿って配置される複数のゲート線、複数の表示画素の列に沿って配置される複数のソース線、および複数のゲート線および複数のソース線の交差位置近傍に配置され各々対応ゲート線が駆動される間に対応表示画素を対応ソース線に電気的に接続する複数の画素スイッチング素子を含む液晶表示パネルと、複数のゲート線を順次駆動するゲートドライバ回路と、１行分の表示画素に対する表示信号に対応して複数のソース線を駆動するソースドライバ回路とを備え、ソースドライバ回路は複数の階調基準電圧を複数の電圧出力端から発生する階調基準電圧発生回路と、複数の電圧出力端の端子間電圧を分圧するように直列に接続される抵抗群から得られる所定数の階調電圧を選択的に用いて表示信号を画素電圧に変換する信号変換回路とを含み、階調基準電圧発生回路が信号変換回路の変換動作毎に複数の階調基準電圧を表示信号の最大階調差に対応した画素電圧範囲において互いに同じであるプリチャージ用中間電圧値に一時的に設定し、続いて複数の階調基準電圧を画素電圧範囲において互いに異なる表示用電圧値に設定する出力制御部を含む表示信号処理装置を有し、ソースドライバ回路は出力制御部が複数の階調基準電圧をプリチャージ用中間電圧値に設定するプリチャージ期間において２隣接ゲート線を一緒に駆動するように構成される液晶表示装置が提供される。
【発明の効果】
【０００９】
これら表示信号処理装置および液晶表示装置では、出力制御部が信号変換回路の変換動作毎に複数の階調基準電圧を画素電圧範囲において互いに同じであるプリチャージ用中間電圧値に一時的に設定する。この状態では、階調基準電圧発生回路の電圧出力端子間に電圧差が生じないため、信号変換回路が抵抗群から得られる全階調電圧のどれを画素電圧として選択しても、上述したプリチャージ用中間電圧値の画素電圧が出力される。信号変換回路の画素電圧出力端の負荷容量がこの画素電圧によってプリチャージされていると、画素電圧が表示信号を反映した電圧値までより短い時間で遷移する。従って、駆動能力の増大を必要とせずに画素の駆動期間を短縮することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。図１はこの液晶表示装置１の回路構成を概略的に示す。液晶表示装置１は、複数の液晶画素ＰＸを有する表示パネルＤＰ、および表示パネルＤＰを制御する制御ユニットＣＮＴを備える。表示パネルＤＰはアレイ基板２および対向基板３間に液晶層４を挟持した構造である。
【００１１】
アレイ基板２は、例えばガラス等の透明絶縁基板上にマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って配置される複数のゲート線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って配置される複数のソース線Ｘ（Ｘ１〜Ｘｎ）、これらゲート線Ｙおよびソース線Ｘの交差位置近傍に配置される画素スイッチング素子Ｗ、および複数のゲート線Ｙを順次駆動するゲートドライバ１０、および各ゲート線Ｙが駆動される間に複数のソース線Ｘを駆動するソースドライバ２０を有する。各画素スイッチング素子Ｗは例えばポリシリコン薄膜トランジスタからなる。この場合、薄膜トランジスタのゲートが１本のゲート線Ｙに接続され、ソースおよびドレインパスが１本のソース線Ｘおよび１個の画素電極ＰＥ間にそれぞれ接続される。尚、ゲートドライバ１０は画素スイッチング素子Ｗと同一工程で同時に形成されるポリシリコン薄膜トランジスタを用いて構成される。また、ソースドライバ２０はＣＯＧ（Chip On Glass）技術によりアレイ基板２にマウントされた集積回路（ＩＣ）チップである。
【００１２】
対向基板３は例えばガラス等の透明絶縁基板上に配置されるカラーフィルタ（図示せず）、および複数の画素電極ＰＥに対向してカラーフィルタ上に配置される共通電極ＣＥ等を含む。各画素電極ＰＥおよび共通電極ＣＥは例えばＩＴＯ等の透明電極材料からなり、画素電極ＰＥおよび共通電極ＣＥ間に配置されこれら電極ＰＥ，ＣＥからの電界に対応した液晶分子配列に制御される液晶層４の画素領域と共に液晶画素ＰＸを構成する。また、全ての画素ＰＸは補助容量Ｃｓを有する。これら補助容量Ｃｓはアレイ基板２側において複数行の画素電極ＰＥにそれぞれ容量結合した複数の補助容量線を共通電極ＣＥに電気的に接続することにより得られる。
【００１３】
制御ユニットＣＮＴはコントローラ５、コモン電圧発生回路６、階調基準電圧発生回路７を含む。コントローラ５は外部から供給されるデジタル映像信号VIDEOを画像として表示パネルＤＰに表示させるためにコモン電圧発生回路６、階調基準電圧発生回路７、ゲートドライバ１０、ソースドライバ２０を制御する。コモン電圧発生回路６は対向基板３上の共通電極ＣＥに対してコモン電圧Ｖcomを発生する。階調基準電圧発生回路７は映像信号VIDEOから各画素ＰＸに対して得られる例えば６ビットの表示信号DATAを画素電圧に変換するために用いられる複数の階調基準電圧VREFを発生する。画素電圧は共通電極ＣＥの電位を基準として画素電極ＰＥに印加される電圧である。
【００１４】
コントローラ５は、１垂直走査期間毎に順次複数のゲート線Ｙを選択するための制御信号ＣＴＹおよび、１水平走査期間（１Ｈ）毎に映像信号VIDEOに含まれる１行（ライン）分の画素ＰＸに対する表示信号DATAを複数のソース線Ｘにそれぞれ割り当てるための制御信号ＣＴＸ等を発生する。制御信号ＣＴＹは１垂直走査期間（１Ｖ）毎に発生されるパルスである垂直スタート信号ＳＴＶ、および１垂直走査期間においてゲート線数分発生されるパルスである垂直クロック信号ＣＫＶを含む。ここで、制御信号ＣＴＸは１水平走査期間（１Ｈ）毎に発生されるパルスである水平スタート信号ＳＴＨ、各水平走査期間においてソース線数分発生されるパルスである水平クロック信号ＣＫＨ、１ライン分の画素に対する表示信号DATAを並列的に画素電圧に変換してソース線Ｘ１〜Ｘｎに出力するために１水平走査期間（１Ｈ）毎にスタート信号ＳＴＨから所定時間遅れて発生されるパルスであるストローブ信号ＳＴＢ、および１水平走査期間毎および１垂直走査期間毎に画素電圧の極性を反転させるための極性信号ＰＯＬを含む。制御信号ＣＴＹはコントローラ５からゲートドライバ１０に供給され、制御信号ＣＴＸは表示信号DATAと共にコントローラ５からソースドライバ２０に供給される。
【００１５】
ゲートドライバ１０は制御信号ＣＴＹの制御により複数のゲート線Ｙを順次選択し、画素スイッチング素子Ｗを導通させる走査信号を選択ゲート線Ｙに供給する。但し、ゲートドライバ１０は各水平走査期間の開始後において一時的に２本の隣接ゲート線Ｙ１およびＹ２，Ｙ２およびＹ３，Ｙ３およびＹ４…を一緒に選択するように構成されている。
【００１６】
図２は図１に示すソースドライバ２０の構成を概略的に示す。ソースドライバ２０は、水平スタート信号ＳＴＨを水平クロック信号ＣＫＨに同期してシフトし、デジタル映像信号VIDEOを順次直並列変換するタイミングを制御するシフトレジスタ２１、シフトレジスタ２１の制御により１ライン分の画素ＰＸに対する表示信号DATAを順次ラッチし、並列的に出力するサンプリング＆ロードラッチ２２、これら表示信号DATAをアナログ形式の画素電圧に変換するデジタルアナログ（Ｄ／Ａ）変換回路２３、およびＤ／Ａ変換回路２３から得られるアナログ画素電圧をソース線Ｘ１〜Ｘｎに出力する出力バッファ回路２４を含む。Ｄ／Ａ変換回路２３は、階調基準電圧発生回路７から発生される複数の階調基準電圧VREFを参照するように構成される。
【００１７】
階調基準電圧発生回路７は、図３に示すように例えば６個の電圧切換部ＶＣ１〜ＶＣ６と、これら電圧切換部ＶＣ１〜ＶＣ６によって制御される可変電圧発生部ＶＧ１〜ＶＧ６と、これら可変電圧発生部ＶＧ１〜ＶＧ６の出力端（出力チャネル）ＣＨ６〜ＣＨ１間電圧を分圧するように直列に接続される複数の抵抗Ｒ０〜Ｒ８とを有する。
【００１８】
電圧切換部ＶＣ１〜ＶＣ６は表示用数値データを格納するレジスタＲＧ１、プリチャージ用数値データを格納するレジスタＲＧ２、並びに可変電圧発生部ＶＧ１〜ＶＧ６を制御するために表示用数値データおよびプリチャージ用数値データの一方を選択的に出力する切換スイッチＳを含む。表示用数値データおよびプリチャージ用数値データは電源投入時にコントローラ５から複数の電圧切換部３３のレジスタＲＧ１，ＲＧ２に供給される。電圧切換部ＶＣ１〜ＶＣ６の切換スイッチＳは各水平走査期間においてストローブ信号ＳＴＢに同期してプリチャージ用数値データを所定のプリチャージ期間出力し、このプリチャージ期間の経過後に表示用数値データを出力するようにコントローラ５により制御される。１水平走査期間が３１．７μsである場合、プリチャージ期間は８μs程度である。表示用数値データおよびプリチャージ用数値データは８〜１０ビット程度であり、６ビットの表示信号DATAに対して十分高い分解能を有する。
【００１９】
可変電圧発生部ＶＧ１〜ＶＧ６の各々は、Ｄ／Ａ変換器３０および出力バッファ３１を含む。可変電圧発生部ＶＧ１〜ＶＧ６のＤ／Ａ変換器３０はそれぞれ電圧切換部ＶＣ１〜ＶＣ６から出力される数値データを出力電圧に変換し、出力バッファ３１がこの出力電圧を出力端ＣＨ６〜ＣＨ１に出力する。
【００２０】
複数の抵抗Ｒ０〜Ｒ８は可変電圧発生部ＶＧ１〜ＶＧ６の出力端ＣＨ６〜ＣＨ１間電圧を分圧して複数の階調基準電圧VREFを得ると共にこれら階調基準電圧VREFの電圧出力端の電気的な相互接続のために用いられる。この実施形態において、階調基準電圧VREFは例えば１０個の電圧出力端から出力される階調基準電圧Ｖ０〜Ｖ９である。これら階調基準電圧Ｖ０〜Ｖ９は、階調基準電圧Ｖ０に向かって相対的に高いレベルになり、階調基準電圧Ｖ９側に向かって相対的に低いレベルになるように設定されている。
【００２１】
ソースドライバ２０のＤ／Ａ変換回路２３は、例えば図２および図３に示すように複数のＤ／Ａ変換部２３’および階調基準電圧発生回路７の電圧出力端間に接続される入力抵抗群ｒ０〜ｒ８で構成される。入力抵抗群ｒ０〜ｒ８は複数のＤ／Ａ変換部２３’に対して共通に設けられ、これら電圧出力端間電圧を分圧して得られる所定数の階調電圧を複数のＤ／Ａ変換部２３’に出力する。
【００２２】
各Ｄ／Ａ変換部２３’はサンプリング＆ロードラッチ２２から出力されるデジタル表示信号DATAに対応して所定数の階調電圧の１つを選択して、これをアナログ画素電圧として出力バッファ回路２４に出力する。出力バッファ回路２４は複数のＤ／Ａ変換部２３’からのアナログ画素電圧をそれぞれソース線Ｘ１，Ｘ２，Ｘ３，…に出力する複数のバッファアンプ２４’で構成される。
【００２３】
上述の出力切換部ＶＣ１〜ＶＣ６はＤ／Ａ変換回路２３の変換動作毎に階調基準電圧Ｖ０〜Ｖ９を表示信号の最大階調差に対応した画素電圧範囲において互いに同じであるプリチャージ用中間電圧値に一時的に設定し、続いて階調基準電圧Ｖ０〜Ｖ９をこの画素電圧範囲において互いに異なる表示用電圧値に設定する出力制御部を構成する。プリチャージ用中間電圧値は画素電圧範囲の略１／２であることが好ましい。また、Ｄ／Ａ変換回路２３および出力バッファ回路２４は階調基準電圧発生回路７の電圧出力端間電圧を分圧するように直列に接続される入力抵抗群ｒ０〜ｒ８から得られる所定数の階調電圧を選択的に用いて１ライン分の表示信号DATAをそれぞれ画素電圧に変換し、これら画素電圧をソース線Ｘ１〜Ｘｎに出力する信号変換回路を構成する。
【００２４】
ソース線Ｘ１〜Ｘｎ上の画素電圧は走査信号によって駆動された１ライン分の画素スイッチング素子Ｗを介して対応する画素電極ＰＥにそれぞれ供給される。コモン電圧Ｖcomは画素電圧の出力タイミングに同期してコモン電圧発生回路６から共通電極ＣＥに出力される。このコモン電圧発生回路６はコントローラ５によって設定される８〜１０ビット程度の数値データに対応した出力電圧を発生するＤ／Ａ変換器等を用いて構成され、例えば０Ｖおよび５．８Ｖの電圧を１水平走査期間毎に交互に出力する。このため、ソースドライバ２０側では、各Ｄ／Ａ変換部２３’がコモン電圧Ｖcomの中心レベルを基準にして画素電圧を極性反転させる。液晶印加電圧を最大にする場合、画素電圧は０Ｖのコモン電圧Ｖcomに対して５．８Ｖに設定され、５．８Ｖのコモン電圧Ｖcomに対して０Ｖに設定される。ちなみに、画素電圧がソースドライバ２０から５．８Ｖで出力されても、画素スイッチング素子Ｗの寄生容量に起因するフィールドスルー電圧等により例えば４．８Ｖ程度に低下して画素電極ＰＥに保持されることになる。このため、コモン電圧発生回路６から出力されるコモン電圧Ｖcomの振幅および中心レベルは実際に画素電極ＰＥに保持される画素電圧に合わせて予め調整される。全画素ＰＸの液晶印加電圧はさらに１フレーム（１垂直走査期間）毎に反転される。
【００２５】
この液晶表示装置１では、ゲートドライバ１０が１垂直走査期間においてゲート線Ｙ１，Ｙ２，Ｙ３，…に１水平走査期間ずつ順次走査信号を出力する。また、走査信号は各水平走査期間の開始直後のプリチャージ期間だけゲート線Ｙ１，Ｙ２，Ｙ３，…の次のゲート線Ｙ２，Ｙ３，Ｙ４…にも出力される。すなわち、各水平走査期間の開始直後のプリチャージ期間では、２本のゲート線Ｙ１およびＹ２，Ｙ２およびＹ３，Ｙ３およびＹ４…が一緒に駆動される。
【００２６】
例えばゲート線Ｙ１およびＹ２がプリチャージ期間において一緒に駆動されると、２ライン分の画素スイッチング素子Ｗが同時に導通し、ソース線Ｘ１，Ｘ２，Ｘ３，…が対応画素スイッチング素子Ｗを介して第１ラインの対応画素電極ＰＥおよび第２ラインの対応画素電極ＰＥに電気的に接続される。階調基準電圧発生回路７では、電圧切換部ＶＣ１〜ＶＣ６の切換スイッチＳがこのプリチャージ期間においてプリチャージ用数値データを可変電圧発生部ＶＧ１〜ＶＧ６に出力し、可変電圧発生部ＶＧ１〜ＶＧがプリチャージ用数値データを出力電圧に変換する。この結果、複数の階調基準電圧Ｖ０〜Ｖ９は表示信号DATAの最大階調差に対応した画素電圧範囲において互いに同じであるプリチャージ用中間電圧値に一時的に設定される。すなわち、階調基準電圧発生回路７の電圧出力端子間に電圧差が生じない。このため、これら電圧出力端間に接続された入力抵抗群ｒ０〜ｒ８から得られる所定数の階調電圧が全てこの中間電圧値に設定され、複数のＤ／Ａ変換部２３’に出力される。各Ｄ／Ａ変換部２３’が表示信号DATAに対応してこれら階調電圧の１つを選択しこれを画素電圧として画素電圧出力端から出力すると、ソース線Ｘ１〜Ｘｎが実質的に表示信号DATAを反映しない中間電圧値の画素電圧までプリチャージされる。
【００２７】
上述のプリチャージ期間が経過すると、走査信号は１本のゲート線Ｙ１だけに継続的に出力され、次のゲート線Ｙ２には出力されなくなる。これにより、ゲート線Ｙ１が単独で駆動され、１ライン分の画素スイッチング素子Ｗだけ導通させると、ソース線Ｘ１，Ｘ２，Ｘ３，…が対応画素スイッチング素子Ｗを介して第１ラインの対応画素電極ＰＥに電気的に接続される。階調基準電圧発生回路７では、電圧切換部ＶＣ１〜ＶＣ６の切換スイッチＳがプリチャージ期間の経過後に表示用数値データを可変電圧発生部ＶＧ１〜ＶＧ６に出力し、可変電圧発生部ＶＧ１〜ＶＧが表示用数値データを出力電圧に変換する。この結果、複数の階調基準電圧Ｖ０〜Ｖ９は表示信号DATAの最大階調差に対応した画素電圧範囲において互いに異なる表示用電圧値に設定される。これにより、階調基準電圧発生回路７の電圧出力端子間に電圧差が生じるため、これら電圧出力端間に接続された入力抵抗群ｒ０〜ｒ８から得られる所定数の階調電圧が互いに異なる表示用電圧値に設定され、複数のＤ／Ａ変換部２３’に出力される。各Ｄ／Ａ変換部２３’が表示信号DATAに対応してこれら階調電圧の１つ選択し、これを画素電圧として画素電圧出力端から出力すると、ソース線Ｘ１〜Ｘｎ上の画素電圧が表示信号DATAを反映した電圧値まで遷移する。
【００２８】
上述の実施形態では、階調電圧発生回路７およびソースドライバ２０の組み合わせが書き込み能力に優れた表示信号処理装置を構成し、画素電圧の電圧値および時間を任意に制御してソース線Ｘおよび画素ＰＸをプリチャージできる。具体的には、出力制御部（電圧切換部ＶＣ１〜ＶＣ６）が信号変換回路（Ｄ／Ａ変換回路２３および出力バッファ２４）の変換動作毎に階調基準電圧Ｖ０〜Ｖ９を表示信号DATAの最大階調差に対応する画素電圧範囲において互いに同じであるプリチャージ用中間電圧値に一時的に設定する。この状態では、階調基準電圧Ｖ０〜Ｖ９の電圧出力端子間に電圧差が生じないため、信号変換回路が入力抵抗群ｒ０〜ｒ８から得られる全階調電圧のどれを画素電圧として選択しても、上述した中間電圧値の画素電圧が出力される。信号変換回路の画素電圧出力端の負荷容量（ソース線Ｘ１〜Ｘｎ）が中間電圧値の画素電圧によってプリチャージされていると、画素電圧が表示信号DATAを反映した電圧値までより短い時間で遷移する。従って、駆動能力の増大を必要とせずに画素の駆動期間を短縮することが可能である。
【００２９】
特に上述のように全画素ＰＸの液晶印加電圧の極性が１ライン毎および１フレーム毎に反転される駆動形式である場合には、ソースドライバ２０のバッファ出力が各画素ＰＸの画素電極ＰＥに対して画素電圧を設定するために極めて大きく遷移しなくてはならない。例えば全体的に黒（または白）の画像が複数フレームにおいて連続的に表示される場合には、ソースドライバ２０のバッファ出力はストローブ信号ＳＴＢおよび垂直クロック信号ＣＫＶに対して図４に示すようなタイミングで遷移する。表示信号DATAに基づくＤ／Ａ変換の開始タイミングをソース線Ｘを中間電圧値に設定した後にしてもよいが、上述のようにソースドライバ２０のバッファ出力がフレームｉおよび次のフレームｉ＋１について逆極性になる場合には、表示信号DATAに基づくＤ／Ａ変換の開始タイミングが既存のソースドライバＩＣの仕様のためにソース線Ｘを中間電圧値に設定する前に制約されても、次の理由から表示信号DATAを反映した電圧値までの遷移時間を短縮することが可能である。ここで、例えばゲート線Ｙｋ−１，Ｙｋおよびソース線Ｘ１に対応した一対の画素ＰＸｋ−１，ＰＸｋに注目する。画素ＰＸｋ−１，ＰＸｋはプリチャージ期間において導通する一対の画素スイッチング素子Ｗｋ−１，Ｗｋをそれぞれ介して電気的にソース線Ｘ１接続され、画素ＰＸｋ−１および画素ＰＸｋ間で電荷を等しく配分させてこれら一対の画素ＰＸｋ−１，ＰＸｋに同量の電荷を共有させる。ソース線Ｘ１がソースドライバ２０のバッファ出力によって画素電圧範囲の略１／２である中間電圧値までプリチャージされる場合には、ソース線Ｘ１の電位遷移がこのプリチャージにおいて促進される。次に、ゲート線Ｙｋ，Ｙｋ＋１およびソース線Ｘ１に対応した一対の画素ＰＸｋ，ＰＸｋ＋１に注目すると、画素ＰＸｋ−１，ＰＸｋは１水平走査期間（１Ｈ）後のプリチャージ期間において導通する一対の画素スイッチング素子Ｗｋ，Ｗｋ＋１をそれぞれ介して電気的にソース線Ｘ１接続され、画素ＰＸｋおよび画素ＰＸｋ＋１間で電荷を等しく配分させてこれら一対の画素ＰＸｋ−１，ＰＸｋに同量の電荷を共有させる。画素ＰＸｋについては、１水平走査期間（１Ｈ）前のプリチャージ期間においてソース線Ｘ１と共に中間電圧値に設定されている。これは、プリチャージ期間後においてソースドライバ２０のバッファ出力によって行うソース線Ｘ１の電位遷移についても促進し、その結果として画素ＰＸｋの画素電圧を表示信号DATAを反映させた電圧値まで遷移させる時間を短縮する。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係る液晶表示装置の回路構成を概略的に示す図である。
【図２】図１に示すソースドライバの構成を概略的に示す図である。
【図３】図２に示す階調基準電圧発生回路の構成を示す図である。
【図４】図１に示す液晶表示装置の動作を示す波形図である。
【図５】従来から知られるＨライン反転駆動方式を示す波形図である。
【符号の説明】
【００３１】
１…液晶表示装置、２…アレイ基板、３…対向基板、４…液晶層、５…コントローラ、６…コモン電圧発生回路、７…階調基準電圧発生回路、１０…ゲートドライバ、２０…ソースドライバ、２３…Ｄ／Ａ変換回路、２３’…Ｄ／Ａ変換部、ＶＣ１〜ＶＣ６…電圧切換部ＶＣ１〜ＶＣ６、ＶＧ１〜ＶＢ６…可変電圧発生部、３０…Ｄ／Ａ変換器、３１…出力バッファ、ＰＥ…画素電極、ＣＥ…共通電極、ＰＸ…液晶画素、ＤＰ…表示パネル、ＣＮＴ…制御ユニット、Ｘ…ソース線、Ｙ…ゲート線、Ｗ…画素スイッチング素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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