(57)【要約】【課題】信号を双方向にシフト可能なシフトレジスタにおいて、トランジスタのリーク電流およびしきい値電圧シフトに起因する誤動作を防止する。【解決手段】双方向単位シフトレジスタは、第１クロック信号ＣＬＫを出力端子ＯＵＴに供給する第１トランジスタＱ１と、第２クロック信号に基づいて出力端子ＯＵＴを放電する第２トランジスタＱ２と、第１トランジスタＱ１のゲートノードである第１ノードに対し互いに相補な第１および第２電圧信号Ｖｎ、Ｖｒをそれぞれ供給する第３および第４トランジスタＱ３，Ｑ４と、第１ノードと出力端子ＯＵＴとの間に接続した第５トランジスタＱ５とを備える。第５トランジスタＱ５は、トランジスタＱ１のゲートがＬ（Low）レベルのときに、第１クロック信号ＣＬＫに基づいて導通状態になる。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１クロック端子に入力される第１クロック信号を出力端子に供給する第１トランジスタと、
前記第１クロック信号とは位相の異なる第２クロック信号に基づいて前記出力端子を放電する第２トランジスタと、
互いに相補な第１および第２電圧信号が各々入力される第１および第２電圧信号端子と、
第１入力端子に入力される第１入力信号に基づいて、前記第１トランジスタの制御電極が接続する第１ノードに前記第１電圧信号を供給する第３トランジスタと、
第２入力端子に入力される第２入力信号に基づいて、前記第１ノードに前記第２電圧信号を供給する第４トランジスタと、
前記第１ノードが放電された状態のときに、前記第１クロック信号に基づいて前記第１ノードと前記出力端子との間を導通させるスイッチング回路とを備える
ことを特徴とするシフトレジスタ回路。
【請求項２】
請求項１記載のシフトレジスタ回路であって、
前記出力端子には、容量性の負荷が接続されている
ことを特徴とするシフトレジスタ回路。
【請求項３】
請求項１または請求項２記載のシフトレジスタ回路であって、
前記スイッチング回路は、
前記出力端子と前記第１ノードとの間に接続した第５トランジスタである
ことを特徴とするシフトレジスタ回路。
【請求項４】
請求項３記載のシフトレジスタ回路であって、
前記第５トランジスタの制御電極は、前記第１クロック端子に接続している
ことを特徴とするシフトレジスタ回路。
【請求項５】
請求項３記載のシフトレジスタ回路であって、
前記第１クロック信号の活性レベルを所定値だけ低くしてから前記第５トランジスタの制御電極が接続する第２ノードに供給するレベル調整回路をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項６】
請求項５記載のシフトレジスタ回路であって、
前記レベル調整回路は、
前記第１クロック端子と前記第２ノードとの間に接続し、前記第１クロック端子から前記第２ノードへの方向が導通方向になるようにダイオード接続された１つ以上の第６トランジスタと、
前記第２クロック信号に基づいて前記第２ノードを放電する第７トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
【請求項７】
請求項６記載のシフトレジスタ回路であって、
前記第７トランジスタは、
前記第２ノードに接続した一の主電極、前記第２クロック信号が入力される制御電極および、前記第２クロック信号とは位相が異なる第３クロック信号が供給される他の主電極を有するものである
ことを特徴とするシフトレジスタ回路。
【請求項８】
請求項７記載のシフトレジスタ回路であって、
前記第３クロック信号は、前記第１クロック信号と同じ信号である
ことを特徴とするシフトレジスタ回路。
【請求項９】
請求項５から請求項８のいずれか記載のシフトレジスタ回路であって、
前記レベル調整回路は、
前記第２ノードと前記第１クロック端子との間に接続し、前記第２ノードから前記第１クロック端子への方向を導通方向とする一方向性のスイッチング素子を備える
ことを特徴とするシフトレジスタ回路。
【請求項１０】
請求項９記載のシフトレジスタ回路であって、
前記一方向性のスイッチング素子は、
ダイオード接続した第８トランジスタである
ことを特徴とするシフトレジスタ回路。
【請求項１１】
請求項１から請求項１０のいずれか記載のシフトレジスタ回路であって、
前記第２トランジスタは、
前記出力端子に接続した一の主電極、前記第２クロック信号が入力される制御電極および、前記第２クロック信号とは位相が異なる第３クロック信号が供給される他の主電極を有するものである
ことを特徴とするシフトレジスタ回路。
【請求項１２】
請求項１１記載のシフトレジスタ回路であって、
前記第３クロック信号は、前記第１クロック信号と同じ信号である
ことを特徴とするシフトレジスタ回路。
【請求項１３】
請求項１から請求項１２のいずれか記載のシフトレジスタ回路であって、
前記出力端子と前記第１ノードとの間に接続する容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１４】
請求項１から請求項１３のいずれか記載のシフトレジスタ回路であって、
前記第３トランジスタは、
当該第３トランジスタの制御電極に接続した制御電極を有する第９トランジスタを介して前記第１電圧信号端子に接続し、
前記第４トランジスタは、
当該第４トランジスタの制御電極に接続した制御電極を有する第１０トランジスタを介して前記第２電圧信号端子に接続し、
当該シフトレジスタ回路は、
前記出力端子が活性化されるときに、前記第３トランジスタと前記第９トランジスタとの接続ノードである第３ノード並びに前記第４トランジスタと前記第１０トランジスタとの接続ノードである第４ノードを充電する充電回路をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１５】
請求項１４記載のシフトレジスタ回路であって、
前記充電回路は、
前記出力端子と前記第３ノードとの間に接続し、前記出力端子から前記第３ノードへの向きが充電方向となるようにダイオード接続された第１１トランジスタと、
前記出力端子と前記第４ノードとの間に接続し、前記出力端子から前記第４ノードへの向きが充電方向となるようにダイオード接続された第１２トランジスタとを含む
ことを特徴とするシフトレジスタ回路。
【請求項１６】
請求項１４記載のシフトレジスタ回路であって、
前記充電回路は、
所定の電源端子と前記第３ノードとの間に接続し、前記出力端子に接続した制御電極を有する第１３トランジスタと、
前記電源端子と前記第４ノードとの間に接続し、出力端子に接続した制御電極を有する第１４トランジスタとを含む
ことを特徴とするシフトレジスタ回路。
【請求項１７】
請求項１４記載のシフトレジスタ回路であって、
前記第３ノードと前記第４ノードとは互いに接続しており、
前記充電回路は、
前記出力端子と前記第３および第４ノードとの間に接続し、前記出力端子から前記第３および第４ノードへの向きが充電方向となるようにダイオード接続された第１５トランジスタを含む
ことを特徴とするシフトレジスタ回路。
【請求項１８】
請求項１４記載のシフトレジスタ回路であって、
前記第３ノードと前記第４ノードとは互いに接続しており、
前記充電回路は、
所定の電源端子と前記第３および第４ノードとの間に接続し、出力端子に接続した制御電極を有する第１６トランジスタを含む
ことを特徴とするシフトレジスタ回路。
【請求項１９】
請求項１４から請求項１６のいずれか記載のシフトレジスタ回路であって、
前記第１入力信号に基づいて、前記第４ノードを放電する第１７トランジスタと、
前記第２入力信号に基づいて、前記第３ノードを放電する第１８トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２０】
請求項１４から請求項１６のいずれか記載のシフトレジスタ回路であって、
前記第１入力信号に基づいて、前記第１電圧信号を前記第４ノードに供給する第１９トランジスタと、
前記第２入力信号に基づいて、前記第２電圧信号を前記第３ノードに供給する第２０トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２１】
複数段から成るシフトレジスタ回路であって、
その各段は、請求項１から請求項２０のいずれか記載のシフトレジスタ回路であり、
最前段の前記第１入力端子には所定の第１制御パルスが入力され、それよりも後段の前記第１入力端子には自己の前段の出力信号が入力され、
最後段の前記第２入力端子には所定の第２制御パルスが入力され、それよりも前段の前記第２入力端子には自己の次段の出力信号が入力される
ことを特徴とするシフトレジスタ回路。
【請求項２２】
先頭の第１ダミー段および最後尾の第２ダミー段を含む複数段から成るシフトレジスタ回路であって、
その各段は、請求項１から請求項２０のいずれか記載のシフトレジスタ回路であり、
前記第１ダミー段を除いて最前段の前記第１入力端子には所定の第１制御パルスが入力され、それよりも後段の前記第１入力端子には自己の前段の出力信号が入力され、
前記第２ダミー段を除いて最後段の前記第２入力端子には所定の第２制御パルスが入力され、それよりも前段の前記第２入力端子には自己の次段の出力信号が入力され、
前記最前段は、
前記第１ダミー段の出力信号に基づいて、当該最前段の前記第１ノードを放電する第２１トランジスタをさらに備え、
前記最後段は、
前記第２ダミー段の出力信号に基づいて、当該最後段の前記第１ノードを放電する第２２トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２３】
請求項２２記載のシフトレジスタ回路であって、
前記第１ダミー段は、
前記第１入力端子に前記第２制御パルスが入力され、
前記第１制御パルスに基づいて当該第１ダミー段の前記第１ノードを放電する第２３トランジスタをさらに備え、
前記第２ダミー段は、
前記第２入力端子に前記第１制御パルスが入力され、
前記第２制御パルスに基づいて当該第２ダミー段の前記第１ノードを放電する第２４トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項２４】
請求項２１から請求項２３のいずれか記載のシフトレジスタ回路をゲート線駆動回路として備える画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば画像表示装置の走査線駆動回路などに使用される同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものであり、特に、信号をシフトさせる向きを反転可能な双方向シフトレジスタに関するものである。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行なわれる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行なうシフトレジスタを用いることができる。
【０００３】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。
【０００４】
また、ゲート線駆動回路は複数段から成るシフトレジスタにより構成される。即ち、ゲート線駆動回路は、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
【０００５】
例えば液晶画素が行列状に配設されたマトリクス型の液晶表示装置において、その表示画像を上下および左右に反転させたり、表示の際の表示順序を変更する等の、表示パターン変更の要望はたびたび生じる。
【０００６】
例えば表示反転は、液晶表示装置をＯＨＰ（Overhead Projector）用の投影装置に適用し、透過式スクリーンを用いる場合に望まれる。透過式スクリーンを用いる場合には、視聴者から見てスクリーンの裏側から映像を投写するため、スクリーンの表側から投写する場合に対してスクリーン上の映像が反転するためである。また、表示順序の変更は、表示画像がその上から下へ徐々に現れるようにしたり、逆に下から上へ徐々に現れるようにするなどして、棒グラフやヒストグラム等の表示に演出的効果を得たい場合に望まれる。
【０００７】
このような表示装置の表示パターン変更を行う手法の一つとして、ゲート線駆動回路における信号のシフト方向を切り換えることが挙げられる。そのため、信号のシフト方向を切り替え可能なシフトレジスタ（以下「双方向シフトレジスタ」と称す）が提案されている。
【０００８】
例えば、下記の特許文献１の図１３に、双方向シフトレジスタに用いられる単位シフトレジスタ（以下、「双方向単位シフトレジスタ」と称することもある）であって、Ｎチャネル型の電界効果トランジスタのみにより構成されたものが開示されている（本明細書の図３にそれと同様の回路が示されており、以下の括弧内の参照符号は当該図３のものに対応している）。
【０００９】
当該単位シフトレジスタの出力段は、クロック端子（ＣＫ）に入力されるクロック信号（ＣＬＫ）を出力端子（ＯＵＴ）に供給する第１トランジスタ（Ｑ１）および、基準電圧（ＶＳＳ）を出力端子に供給する第２トランジスタ（Ｑ２）により構成されている。ここで、第１トランジスタのゲートノード（Ｎ１）を第１ノード、第２トランジスタのゲートノード（Ｎ２）を第２ノードと定義する。
【００１０】
当該単位シフトレジスタは、所定の第１入力端子（ＩＮ１）に入力される信号に基づいて第１ノードに第１電圧信号（Ｖｎ）を供給する第３トランジスタ（Ｑ３）および、所定の第２入力端子（ＩＮ２）に入力される信号に基づいて第１ノードに第２電圧信号（Ｖｒ）を供給する第４トランジスタ（Ｑ４）を有している。この第１，第２電圧信号は、その一方の電圧レベル（以下、単に「レベル」）がＨ（High）レベルのとき、他方がＬ（Low）レベルになる互いに相補な信号である。
【００１１】
第１トランジスタは、それら第３，第４トランジスタによって駆動される。また第２トランジスタは、第１ノードを入力端とし第２ノードを出力端とするインバータ（Ｑ６，Ｑ７）により駆動される。つまり、当該単位シフトレジスタが出力信号を出力する際には、第２，第３トランジスタの動作により第１ノードがＨレベルにされ、応じてインバータが第２ノードをＬレベルする。それにより第１トランジスタがオン、第２トランジスタがオフになり、その状態でクロック信号が出力端子に伝達されることによって出力信号が出力される。一方、出力信号を出力しないときは、第２，第３トランジスタの動作により第１ノードがＬレベルにされ、応じてインバータが第２ノードをＨレベルにする。それにより第１トランジスタがオフ、第２トランジスタがオンになり、出力端子の電圧レベルはＬレベルに保持される。
【００１２】
例えば第１電圧信号がＨレベル、第２電圧信号がＬレベルである場合には、第１入力端子に信号が入力されたときに、第１ノードがＨレベルになり、応じて第２ノードがＬレベルになり、第１トランジスタがオン、第２トランジスタがオフの状態になる。よって、その後にクロック信号が入力されるタイミングで当該単位シフトレジスタから出力信号が出力される。つまり、第１電圧信号がＨレベル、第２電圧信号がＬレベルである場合には、当該単位シフトレジスタは、第１入力信号に入力された信号を時間的にシフトして出力するよう動作する。
【００１３】
逆に、第１電圧信号がＬレベル、第２電圧信号がＨレベルの場合には、第２入力端子に信号が入力されたときに、第１ノードがＨレベルになり、応じて第２ノードがＬレベルになり、第１トランジスタがオン、第２トランジスタがオフの状態になる。よって、その後にクロック信号が入力されるタイミングで当該単位シフトレジスタから出力信号が出力される。つまり第１電圧信号がＬレベル、第２電圧信号がＨレベルの場合には、当該単位シフトレジスタは、第２入力信号に入力された信号を時間的にシフトして出力するよう動作する。
【００１４】
このように特許文献１の図１３の双方向単位シフトレジスタ（本明細書の図３）は、第１トランジスタを駆動するための第１電圧信号および第２電圧信号のレベルを切り替えることによって、信号のシフト方向を切り替わるようになっている。
【００１５】
【特許文献１】特開２００１−３５０４３８号公報（第１３−１９頁、図１３−図２５）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
まず、従来の双方向シフトレジスタが有する第１の問題点について説明する。上記した従来の双方向単位シフトレジスタを縦続接続してゲート線駆動回路を構成する場合、その各段の単位シフトレジスタの第１入力端子（ＩＮ１）には自己の前段の出力信号が入力され、第２入力端子（ＩＮ２）には自己の次段の出力信号が入力される（本明細書の図２参照）。また、ゲート線駆動回路は１フレーム期間の周期で各ゲート線を順番に選択するよう動作するので、それぞれの単位シフトレジスタからは、１フレーム期間内の特定の１水平期間のみに出力信号（ゲート線駆動信号）が出力され、それ以外の期間では出力されない。従って、各単位シフトレジスタにおいて、第１トランジスタ（Ｑ１）を駆動する第３および第４トランジスタ（Ｑ３，Ｑ４）は、１フレーム期間のうちの殆どはオフしていることになる。
【００１７】
従来の単位シフトレジスタでは、第３および第４トランジスタがオフになると、第１トランジスタのゲート、すなわち第１ノード（Ｎ１）はフローティング状態になる。特に、出力信号を出力しない期間（非選択期間）は約１フレーム期間の長さ続き、その期間内は第１ノードはフローティング状態のＬレベルに維持されることにより第１トランジスタがオフに保たれる。このとき第３トランジスタ（第１電圧信号がＨレベルの場合）あるいは第４トランジスタ（第２電圧信号がＨレベルの場合）にリーク電流が生じていると、それに伴う電荷がフローティング状態の第１ノードに蓄積され、当該第１ノードの電位が徐々に上昇する。
【００１８】
また、クロック端子（ＣＫ）（第１トランジスタのドレイン）には、非選択期間にもクロック信号が入力され続けており、第１トランジスタのドレイン・ゲート間のオーバラップ容量を介する結合により、クロック信号がＨレベルになる間、第１ノードの電位も上昇する。本明細書の説明においては、各トランジスタはＮ型トランジスタを想定しているので、トランジスタはクロック信号のＨレベルで活性（オン）状態となり、Ｌレベルで非活性（オフ）状態となる。またＰ型トランジスタの場合はその逆になる。
【００１９】
上記のリーク電流並びにクロック信号に起因して第１ノードの電位が上昇した結果、第１トランジスタのゲート・ソース間電圧がそのしきい値電圧を超えてしまうと、オフであるべき第１トランジスタがオンし、ゲート線が不要に活性化されるという誤動作の問題が生じる。それによって各画素に設けられた画素スイッチ素子（アクティブトランジスタ）がオンになると、画素内のデータが書き換えられ、表示不良が発生してしまう。
【００２０】
次いで、第２の問題点について説明する。双方向単位シフトレジスタが出力信号を出力する期間（選択期間）にあっては、第１ノード（Ｎ１）はフローティング状態のＨレベルになることによって、第１トランジスタ（Ｑ１）がオンに保たれる。そしてクロック端子（ＣＫ）（第１トランジスタのドレイン）のクロック信号がＨレベルになると、それに追随して出力端子（ＯＵＴ）がＨレベルになり、ゲート線が活性化される。このとき第１トランジスタのドレイン・ゲート間のオーバラップ容量、ゲート・チャネル間容量およびゲート・ソース間のオーバラップ容量を介する結合により、クロック信号がＨレベルになる間第１ノードが昇圧される。この第１ノードの昇圧は、第１トランジスタの駆動能力（電流を流す能力）が増大されるという利点をもたらし、それにより当該単位シフトレジスタがゲート線を高速に充電することができる。
【００２１】
しかし、第１ノードが昇圧されたときには、第３トランジスタ（Ｑ３）（第１電圧信号がＬレベルの場合）あるいは第４トランジスタ（Ｑ４）（第２電圧信号がＬレベルの場合）のドレイン・ソース間に高い電圧が加わるため、そのドレイン・ソース間の耐電圧特性によってはリーク電流が生じやすい。そのリーク電流によって第１ノードのレベルが下がると、第１トランジスタの駆動能力の低下を招き、クロック信号がＨレベルからＬレベルに戻るときの出力信号の立下り速度が遅くなる。それによって、画素トランジスタがオフになるのが遅れると、画素内のデータが次のラインのデータに書き換えられてしまい、表示不良が発生するという問題が生じる。
【００２２】
また、第３の問題点について説明する。従来の双方向シフトレジスタで構成されたゲート線駆動回路において、例えば、前段から後段への向きに信号をシフトする順方向シフトの際は、最前段の単位シフトレジスタの第１入力端子（ＩＮ１）に、画像信号の各フレーム期間の先頭に対応する「スタートパルス」と呼ばれる制御パルスが入力信号として入力される。その入力信号は、縦続接続した各単位シフトレジスタに順次伝達され、最後段の単位シフトレジスタにまで到達する。従来の双方向シフトレジスタにおいては、最後段の単位シフトレジスタが出力信号を出力した直後に、当該最後段の第２入力端子（ＩＮ２）へ、画像信号の各フレーム期間の末尾に対応する「エンドパルス」と呼ばれる制御パルスを入力する必要があった。そうしなければ、最後段の第１トランジスタをオフにすることができず、当該最後段から出力信号が出力され続けるからである。
【００２３】
単方向のみに信号をシフトさせる通常のシフトレジスタであれば、最後段のさらに次段にダミー段を設けてその出力信号をエンドパルスの役割に用いたり、最後段に入力されるクロック信号とは位相の異なるクロック信号をエンドパルスの役割に用いたりできたため、エンドパルスが必要になることは少なく、スタートパルスのみで足りることが多かった。従って、単方向のみに信号（ゲート線駆動信号）をシフトさせる通常のゲート線駆動回路の動作を制御する駆動制御装置の多くは、スタートパルスのみを出力するものが多い。
【００２４】
しかし双方向シフトレジスタの場合にあっては、最後段の第２入力端子にはエンドパルスのみが入力されるのではなく、後段から前段への向きに信号をシフトさせる逆方向シフトの際にスタートパルスを入力する必要がある。また、単純にダミー段を設けるだけでは、シフト方向を反転させたときにダミー段の出力信号が誤ったスタートパルスになりかねないため、単方向のみのシフトの場合のように簡単ではない。そのため、双方向に信号をシフトさせるゲート線駆動回路の駆動制御装置には、上記のようにスタートパルスだけでなくエンドパルスの出力回路を搭載したものが採用され、駆動制御装置のコスト上昇、すなわち表示装置のコスト上昇の問題を招いていた。
【００２５】
さらに、第４の問題点を説明する。ゲート線駆動回路の単位シフトレジスタを非晶質シリコンＴＦＴ（ａ−Ｓｉ ＴＦＴ）で構成した表示装置は近年広く採用されているが、ａ−Ｓｉ ＴＦＴは、ゲート電極が継続的に正にバイアスされると、しきい値電圧がシフトしてその駆動能力（電流を流す能力）が低下するという問題を有している。またａ−Ｓｉ ＴＦＴのみならず有機ＴＦＴにおいても同様の問題が生じることが分かっている。
【００２６】
一方、ゲート線駆動回路を構成する各単位シフトレジスタにおいては、出力信号を出力しない期間（非選択期間）は約１フレーム期間の長さ続く。従来の単位シフトレジスタでは、その間、第２トランジスタをオンにして出力端子（ＯＵＴ）をＬレベルに維持するために、第２ノード（Ｎ２）がＨレベルに維持される。つまり、第２トランジスタのゲートが継続的に正にバイアスされることになり、それがａ−Ｓｉ ＴＦＴや有機ＴＦＴ等である場合には駆動能力が徐々に低下する。その現象が進むと、非選択期間において出力端子がフローティング状態になって、各ゲート線の電位が不安定になるため誤動作が生じやすくなり、表示品質の劣化の問題が生じる。
【００２７】
本発明は以上の問題を解決するためになされたものであり、双方向単位シフトレジスタにおいて、それを構成するトランジスタのリーク電流およびしきい値電圧のシフトに起因する誤動作を抑制することを第１の目的とする。また、エンドパルスの入力が不要な双方向シフトレジスタを提供することを第２の目的する。
【課題を解決するための手段】
【００２８】
本発明のシフトレジスタ回路は、第１クロック端子に入力される第１クロック信号を出力端子に供給する第１トランジスタと、前記第１クロック信号とは位相の異なる第２クロック信号に基づいて前記出力端子を放電する第２トランジスタと、互いに相補な第１および第２電圧信号が各々入力される第１および第２電圧信号端子と、第１入力端子に入力される第１入力信号に基づいて、前記第１トランジスタの制御電極が接続する第１ノードに前記第１電圧信号を供給する第３トランジスタと、第２入力端子に入力される第２入力信号に基づいて、前記第１ノードに前記第２電圧信号を供給する第４トランジスタと、前記第１ノードが放電された状態のときに、前記第１クロック信号に基づいて前記第１ノードと前記出力端子との間を導通させるスイッチング回路とを備えるものである。
【発明の効果】
【００２９】
本発明のシフトレジスタ回路によれば、出力信号（第１トランジスタを介して出力端子に伝達された第１クロック信号）の出力時には、スイッチング回路には電流が流れないため第１トランジスタの制御電極は充分に昇圧され、第１トランジスタの駆動能力を大きく保つことができる。それにより、出力信号の立上がりおよび立下り速度を早くすることができ、動作の高速化に寄与できる。なお且つ、出力信号を出力しない期間（非選択期間）には、スイッチング回路がオンするため、第１トランジスタの制御電極は放電されてＬレベルを維持する。それにより、非選択期間に第１トランジスタがオンして、出力信号が不要にＨレベルになることを防止できる。つまり、非選択期間における誤動作を防止と、出力信号の出力時における駆動能力の低下の防止との両方の効果を得ることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００３１】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。
【００３２】
液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係る双方向シフトレジスタはゲート線駆動回路３０に搭載され、液晶アレイ部２０と一体的に形成される。
【００３３】
液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
【００３４】
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００３５】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。本実施の形態では、ゲート線駆動回路３０は双方向シフトレジスタにより構成されており、ゲート線ＧＬを活性化させる順番の向きを切り替えることができる。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００３６】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００３７】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００３８】
表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
【００３９】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取込を指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００４０】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００４１】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００４２】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００４３】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００４４】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ1，ＤＬ2・・・に出力する。
【００４５】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2・・・をこの順あるいはその逆順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像あるいはその反転画像の表示が成される。
【００４６】
ここで、本発明の説明を容易にするために、従来のゲート線駆動回路３０およびそれを構成する双方向単位シフトレジスタについて説明する。図２は、従来のゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は複数段から成る双方向シフトレジスタにより構成されている。即ち、当該ゲート線駆動回路３０は、縦続接続（カスケード接続）したｎ個の双方向単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，・・・ＳＲnから成っている（以下、単位シフトレジスタＳＲ1，ＳＲ2，・・・，ＳＲnを「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。
【００４７】
図２に示すクロック発生器３１は、互いに位相が異なる２相のクロック信号ＣＬＫ，／ＣＬＫをゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。これらクロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。
【００４８】
また図２に示す電圧信号発生器３２は、当該双方向シフトレジスタにおける信号のシフト方向を決定する第１電圧信号Ｖｎおよび第２電圧信号Ｖｒを生成するものである。第１電圧信号Ｖｎおよび第２電圧信号Ｖｒは互いに相補な信号であり、電圧信号発生器３２は、前段から後段への向き（単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，・・・の順）に信号をシフトさせる場合（この向きを「順方向」と定義する）には、第１電圧信号ＶｎをＨレベルにし、第２電圧信号ＶｒをＬレベルにする。逆に、後段から前段への向き（単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn-2，・・・の順）に信号をシフトさせる場合（この向きを「逆方向」と定義する）には、第２電圧信号ＶｒをＨレベルにし、第１電圧信号ＶｎをＬレベルにする。
【００４９】
それぞれの単位シフトレジスタＳＲは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫ、第１電圧信号端子Ｔ１および第２電圧信号端子Ｔ２を有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、その前後に隣接する単位シフトレジスタＳＲと異なるクロック信号が入力されるよう、クロック信号ＣＬＫ，／ＣＬＫの片方が入力される。
【００５０】
クロック発生器３１が生成するクロック信号ＣＬＫ、／ＣＬＫはプログラムあるいは配線の接続変更により、信号のシフト方向に応じて位相を互いに交換することができるようになっている。配線の接続変更による交換は、表示装置の製造前にシフトの方向を一方向に固定するような場合に有効である。またプログラムによる交換は、表示装置の製造後にシフト方向を一方向に固定する、あるいは表示装置の使用中にシフト方向を変更できるようにするような場合に有効である。
【００５１】
単位シフトレジスタＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴに出力される信号（出力信号）は、ゲート線ＧＬを活性化するための水平（又は垂直）走査パルスとなる。
【００５２】
最前段である第１段目（第１ステージ）の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１には、第１制御パルスＳＴｎが入力される。この第１制御パルスＳＴｎは、順方向シフトの場合には画像信号の各フレーム期間の先頭に対応するスタートパルスとなり、逆方向シフトの場合には画像信号の各フレーム期間の末尾に対応するエンドパルスとなる。第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１は、自身の前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続されている。即ち、第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１にはその前段の出力信号が入力される。
【００５３】
また、最後段である第ｋ段目（第ｋステージ）の単位シフトレジスタＳＲkの第２入力端子ＩＮ２には、第２制御パルスＳＴｒが入力される。この第２制御パルスＳＴｒは、逆方向の場合にはスタートパルスとなり、順方向シフトの場合にはエンドパルスとなる。第ｋ−１段目以前の第２入力端子ＩＮ２は、自身の後段の出力端子ＯＵＴに接続されている。即ち、第２段目以降の第２入力端子ＩＮ２にはその後段の出力信号が入力される。
【００５４】
各単位シフトレジスタＳＲはクロック信号ＣＬＫ，／ＣＬＫに同期して、順方向シフトの場合には、前段から入力される入力信号（前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する。また逆方向シフトの場合には、後段から入力される入力信号（後段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の前段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
【００５５】
図３は、上記した特許文献１に開示されたものと同様の、従来の双方向単位シフトレジスタＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、本実施の形態においては全てＮ型ＴＦＴであるものとする。
【００５６】
図３の如く、従来の双方向単位シフトレジスタＳＲは、既に図２で示した第１，第２入力端子ＩＮ１，ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫおよび第１，第２電圧信号端子Ｔ１，Ｔ２の他に、低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１および、高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２を有している。以下の説明では、低電位側電源電位ＶＳＳが回路の基準電位（＝０Ｖ）とするが、実使用では画素に書込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤは１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００５７】
単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給する出力プルアップトランジスタであり、トランジスタＱ２は、第１電源端子Ｓ１の電位を出力端子ＯＵＴに供給する出力プルダウントランジスタである。以下、単位シフトレジスタＳＲの出力段を構成するトランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１、トランジスタＱ２のゲートノードをノードＮ２と定義する。
【００５８】
ノードＮ１と第１電圧信号端子Ｔ１との間にはトランジスタＱ３が接続しており、そのゲートは第１入力端子ＩＮ１に接続している。ノードＮ１と第２電圧信号端子Ｔ２との間には、トランジスタＱ４が接続し、そのゲートは第２入力端子ＩＮ２に接続している。
【００５９】
ノードＮ２と第２電源端子Ｓ２との間にはトランジスタＱ６が接続し、ノードＮ２と第１電源端子Ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ６は、ゲートがドレインと同じく第２電源端子Ｓ２に接続しており、いわゆるダイオード接続されている。トランジスタＱ７のゲートはノードＮ１に接続する。トランジスタＱ７は、トランジスタＱ６よりも駆動能力（電流を流す能力）が十分大きく設定されている。即ち、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも小さい。よってトランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、反対にトランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６およびトランジスタＱ７は、ノードＮ１を入力端としノードＮ２を出力端とするインバータを構成している。当該インバータは、トランジスタＱ６およびトランジスタＱ７のオン抵抗値の比によってその動作が規定される、いわゆる「レシオ型インバータ」である。また当該インバータは、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２を駆動する「プルダウン駆動回路」として機能している。
【００６０】
図３の単位シフトレジスタＳＲの動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲの動作は実質的にどれも同じであるので、ここでは第ｋ段目の単位シフトレジスタＳＲkの動作を代表的に説明する。
【００６１】
簡単のため、当該単位シフトレジスタＳＲkのクロック端子ＣＫにはクロック信号ＣＬＫが入力されるものとして説明を行う（例えば図２における、単位シフトレジスタＳＲ1，ＳＲ3などがこれに該当する）。また、当該単位シフトレジスタＳＲkの出力信号をＧk、その前段（第ｋ−１段）の単位シフトレジスタＳＲk-1の出力信号をＧk-1、次段（第ｋ＋１段）の単位シフトレジスタＳＲk+1の出力信号をＧk+1と定義する。またクロック信号ＣＬＫ，／ＣＬＫ、第１電圧信号Ｖｎ、第２電圧信号ＶｒのＨレベルの電位は高電位側電源電位ＶＤＤと等しいものとする。さらに、単位シフトレジスタＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。
【００６２】
まずゲート線駆動回路３０が順方向シフトの動作を行う場合を説明する。このとき電圧信号発生器３２は、第１電圧信号ＶｎをＨレベル（ＶＤＤ）にし、第２電圧信号ＶｒをＬレベル（ＶＳＳ）にする。つまり順方向シフトの場合には、トランジスタＱ３はノードＮ１を充電（プルアップ）するトランジスタとして機能し、トランジスタＱ４はノードＮ１を放電（プルダウン）するトランジスタとして機能する。
【００６３】
まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）であるとする（以下、この状態を「リセット状態」と称す）。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、第１入力端子ＩＮ１（前段の出力信号Ｇk-1）および第２入力端子ＩＮ２（次段の出力信号Ｇk+1）は何れもＬレベルであるとする。このリセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、出力端子ＯＵＴ（出力信号Ｇk）は、クロック端子ＣＫ（クロック信号ＣＬＫ）のレベルに関係なくＬレベルに保たれる。即ち、この単位シフトレジスタＳＲkが接続するゲート線ＧＬkは非選択状態にある。
【００６４】
その状態から、前段の単位シフトレジスタＳＲk-1の出力信号Ｇk-1（第１段目の場合はスタートパルスとしての第１制御パルスＳＴｎ）がＨレベルになると、それが当該単位シフトレジスタＳＲkの第１入力端子ＩＮ１に入力されトランジスタＱ３がオンになり、ノードＮ１がＨレベル（ＶＤＤ）になる。応じてトランジスタＱ７がオンになるので、ノードＮ２はＬレベル（ＶＳＳ）になる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）では、トランジスタＱ１がオン、トランジスタＱ２がオフになる。その後、前段の出力信号Ｇk-1がＬレベルに戻るとトランジスタＱ３はオフするが、ノードＮ１はフローティング状態のＨレベルになるので、このセット状態は維持される。
【００６５】
続いて、クロック端子ＣＫに入力されるクロック信号ＣＬＫがＨレベルになるが、このときトランジスタＱ１がオン、トランジスタＱ２がオフであるため、それに伴い出力端子ＯＵＴのレベルが上昇する。また、トランジスタＱ１のゲート・チャネル間容量を介した結合により、フローティング状態のノードＮ１のレベルは特定の電圧だけ昇圧される。よって、出力端子ＯＵＴのレベルが上昇してもトランジスタＱ１の駆動能力は大きく保たれるので、出力信号Ｇkのレベルはクロック端子ＣＫのレベルに追随して変化する。特に、トランジスタＱ１のゲート・ソース間電圧が充分大きい場合にはトランジスタＱ１は非飽和領域での動作（非飽和動作）を行うので、しきい値電圧分の損失はなく出力端子ＯＵＴはクロック信号ＣＬＫと同レベルにまで上昇する。よって、クロック信号ＣＬＫがＨレベルの期間だけ、出力信号ＧkがＨレベルになり、ゲート線ＧＬkを活性化して選択状態にする。
【００６６】
その後、クロック信号ＣＬＫがＬレベルに戻ると、それに追随して出力信号ＧkもＬレベルになり、ゲート線ＧＬkは放電され非選択状態に戻る。
【００６７】
出力信号Ｇkは次段の第１入力端子ＩＮ１に入力されるため、次にクロック信号／ＣＬＫがＨレベルになるタイミングで、次段の出力信号Ｇk+1がＨレベルになる。そうなると、当該単位シフトレジスタＳＲkのトランジスタＱ４がオンになるためノードＮ１がＬレベルになる。応じてトランジスタＱ７がオフになってノードＮ２はＨレベルになる。即ち、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。
【００６８】
その後、次段の出力信号Ｇk+1がＬレベルに戻るとトランジスタＱ４はオフになるが、このときトランジスタＱ３もオフであるのでノードＮ１はフローティング状態になり、そのＬレベルは維持される。その状態は次に第１入力端子ＩＮ１に信号が入力されるまで続き、当該単位シフトレジスタＳＲkはリセット状態に維持される。
【００６９】
以上の順方向シフトの動作をまとめると、単位シフトレジスタＳＲは、第１入力端子ＩＮ１に信号（スタートパルスまたは前段の出力信号Ｇk-1）が入力されない間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２がオンであるので、出力端子ＯＵＴ（ゲート線ＧＬk）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして、第１入力端子ＩＮ１に信号が入力されると、単位シフトレジスタＳＲはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるので、クロック端子ＣＫの信号（クロック信号ＣＬＫ）がＨレベルになる期間、出力端子ＯＵＴがＨレベルになって出力信号Ｇkが出力される。そしてその後、第２入力端子ＩＮ２に信号（次段の出力信号Ｇk+1あるいはエンドパルス）が入力されると、元のリセット状態に戻る。
【００７０】
このように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、第１段目の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力されたスタートパルスとしての第１制御パルスＳＴｎは、図４に示すタイミング図のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、単位シフトレジスタＳＲ2，ＳＲ3・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3・・・をこの順に駆動することができる。
【００７１】
また順方向シフトの場合には、図４の如く最後段の単位シフトレジスタＳＲnが出力信号Ｇnを出力した直後に、エンドパルスとしての第２制御パルスＳＴｒを当該単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力する必要がある。それによって、当該単位シフトレジスタＳＲnがセット状態に戻る。
【００７２】
一方、ゲート線駆動回路３０が逆方向シフトの動作を行う場合には、電圧信号発生器３２は、第１電圧信号ＶｎをＬレベル（ＶＳＳ）にし、第２電圧信号ＶｒをＨレベル（ＶＤＤ）にする。つまり逆方向シフトの場合には、順方向シフトのときとは反対に、トランジスタＱ３がノードＮ１を放電（プルダウン）するトランジスタとして機能し、トランジスタＱ４がノードＮ１を充電（プルアップ）するトランジスタとして機能する。また、第２制御パルスＳＴｒはスタートパルスとして最後段の単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力され、第１制御パルスＳＴｎはエンドパルスとして第１段目の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力される。以上により、各段の単位シフトレジスタＳＲにおいて、トランジスタＱ３およびトランジスタＱ４の動作が、順方向シフトの場合と互いに入れ替わることになる。
【００７３】
従って逆方向シフトの場合には、単位シフトレジスタＳＲは、第２入力端子ＩＮ２に信号（スタートパルスあるいは次段の出力信号Ｇk+1）が入力されない間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２であるため、出力端子ＯＵＴ（ゲート線ＧＬk）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして第２入力端子ＩＮ２に信号が入力されると、単位シフトレジスタＳＲはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるため、クロック端子ＣＫの信号（クロック信号ＣＬＫ）がＨレベルになる期間、出力端子ＯＵＴがＨレベルになって出力信号Ｇkが出力される。そしてその後、第１入力端子ＩＮ１に信号（前段の出力信号Ｇk-1あるいはエンドパルス）が入力されると、元のリセット状態に戻る。
【００７４】
そのように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、最後段（第ｎ段目）の単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力されたスタートパルスとしての第２制御パルスＳＴｒは、図５に示すタイミング図のように、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングでシフトされながら、単位シフトレジスタＳＲn-1，ＳＲn-2，・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-2，・・・をこの順に、即ち順方向シフトとは逆の順に駆動することができる。
【００７５】
また逆方向シフトの場合には、図５の如く、第１段目の単位シフトレジスタＳＲ1が出力信号Ｇ１を出力した直後に、エンドパルスとしての第１制御パルスＳＴｎを当該単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力する必要がある。それによって、当該単位シフトレジスタＳＲ1がセット状態に戻る。
【００７６】
なお、上の例では複数の単位シフトレジスタＳＲが２相クロックに基づいて動作する例を示したが、３相クロック信号を使用して動作させることも可能である。その場合には、ゲート線駆動回路３０を図６に示すように構成すればよい。
【００７７】
この場合におけるクロック発生器３１は、それぞれ位相の異なる３相クロックであるクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を出力するものである。それぞれの単位シフトレジスタＳＲのクロック端子ＣＫには、前後に隣接する単位シフトレジスタＳＲに互いに異なるクロック信号が入力されるよう、そのクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のいずれかが入力される。これらクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３はプログラムあるいは配線の接続変更により、Ｈレベルになる順番を信号をシフトさせる方向に応じて変更することができるようになっている。例えば、順方向シフトの場合にはＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，・・・の順にＨレベルになり、逆方向シフトの場合にはＣＬＫ３，ＣＬＫ２，ＣＬＫ１，ＣＬＫ３，・・・の順にＨレベルになる。
【００７８】
ゲート線駆動回路３０が図６のように構成されている場合でも、個々の単位シフトレジスタＳＲの動作は、上で説明した図２の場合と同じであるためここでの説明は省略する。
【００７９】
図２および図６のように構成されたゲート線駆動回路３０において、例えば順方向シフトの場合、各単位シフトレジスタＳＲは、自己の次段の単位シフトレジスタＳＲが少なくとも一度動作した後でなければリセット状態（すなわち上記の初期状態）にならない。反対に、逆方向シフトの場合には、各単位シフトレジスタＳＲは、自己の前段の単位シフトレジスタＳＲが少なくとも一度動作した後でなければリセット状態にならない。各単位シフトレジスタＳＲは、リセット状態を経なければ通常動作を行うことができない。従って、通常動作に先立って、ダミーの入力信号を単位シフトレジスタＳＲの第１段目から最後段まで（または最後段から第１段目まで）伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタＳＲのノードＮ２と第２電源端子Ｓ２（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行なってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。
【００８０】
以下、本発明に係るゲート線駆動回路３０およびそれを構成する双方向単位シフトレジスタについて説明する。図７は、実施の形態１に係るゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０もまた、縦続接続（カスケード接続）した複数の双方向単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4・・・ＳＲnで構成される多段のシフトレジスタから成っている。
【００８１】
図７に示すように、実施の形態１に係る各単位シフトレジスタＳＲは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、第１クロック端子ＣＫ１、第２クロック端子ＣＫ２、第１電圧信号端子Ｔ１および第２電圧信号端子Ｔ２を有している。各単位シフトレジスタＳＲの第１および第２クロック端子ＣＫ１，ＣＫ２には、クロック発生器３１が出力するクロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。
【００８２】
図７においても、最前段である第１段目（第１ステージ）の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１には、第１制御パルスＳＴｎが入力される。第１制御パルスＳＴｎは、順方向シフトの場合には画像信号の各フレーム期間の先頭に対応するスタートパルスとなり、逆方向シフトの場合には画像信号の各フレーム期間の末尾に対応するエンドパルスとなる。第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１には、その前段の出力信号が入力される。
【００８３】
また最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲnの第２入力端子ＩＮ２には、第２制御パルスＳＴｒが入力される。第２制御パルスＳＴｒは、逆方向の場合にはスタートパルスとなり、順方向シフトの場合にはエンドパルスとなる。第ｋ−１段目以前の第２入力端子ＩＮ２には、その後段の出力信号が入力される。
【００８４】
図８は、実施の形態１に係る双方向単位シフトレジスタＳＲの構成を示す回路図である。ここでも１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全てＮ型のａ−Ｓｉ ＴＦＴであるものとする。但し、本発明の適用はａ−Ｓｉ ＴＦＴに限定されるものではなく、例えばＭＯＳトランジスタや有機ＴＦＴ等で構成されたものに対しても適用可能である。
【００８５】
図８の如く、当該単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１および、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２により構成されている。即ち、トランジスタＱ１は、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴに供給する出力プルアップトランジスタ（第１トランジスタ）であり、トランジスタＱ２は第１電源端子Ｓ１の電位（低電位側電源電位ＶＳＳ）を出力端子ＯＵＴに供給することで出力端子ＯＵＴを放電する出力プルダウントランジスタ（第２トランジスタ）である。図８に示すように、トランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１（第１ノード）と定義する。一方、トランジスタＱ２のゲートは、第２クロック端子ＣＫ２に接続している。
【００８６】
本実施の形態に係る単位シフトレジスタＳＲは、トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）に接続するトランジスタＱ５（第５トランジスタ）を備えており、当該トランジスタＱ５のゲートは第１クロック端子ＣＫ１に接続している。つまりトランジスタＱ５は、第１クロック端子ＣＫ１に入力される信号に基づいてノードＮ１と出力端子ＯＵＴとの間を導通させるスイッチング回路として機能するものである。また同じくノードＮ１と出力端子ＯＵＴとの間には、トランジスタＱ５に並列に容量素子Ｃ１が設けられる。なお、参照符号「Ｃ３」の要素は、単位シフトレジスタＳＲの出力端子ＯＵＴ（即ちゲート線）の負荷容量を示している。
【００８７】
ノードＮ１と第１電圧信号端子Ｔ１との間にはトランジスタＱ３が接続し、当該トランジスタＱ３のゲートは第１入力端子ＩＮ１に接続している。またノードＮ１と第２電圧信号端子Ｔ２との間にはトランジスタＱ４が接続し、当該トランジスタＱ４のゲートは第２入力端子ＩＮ２に接続している。即ち、トランジスタＱ３は、第１入力端子ＩＮ１に入力される信号（第１入力信号）に基づいて、第１電圧信号ＶｎをノードＮ１に供給する第３トランジスタである。またトランジスタＱ４は、第２入力端子ＩＮ２に入力される信号（第２入力信号）に基づいて、第２電圧信号ＶｒをノードＮ１に供給する第４トランジスタである。つまりトランジスタＱ３，Ｑ４は、トランジスタＱ１を駆動する駆動回路を構成している。また上記のように、第１電圧信号Ｖｎおよび第２電圧信号Ｖｒは互いに相補な信号であり、電圧信号発生器３２は、前段から後段への向き（単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，・・・の順）に信号をシフトさせる場合（この向きを「順方向」と定義する）には、第１電圧信号ＶｎをＨレベルにし、第２電圧信号ＶｒをＬレベルにする。逆に、後段から前段への向き（単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn-2，・・・の順）に信号をシフトさせる場合（この向きを「逆方向」と定義する）には、第２電圧信号ＶｒをＨレベルにし、第１電圧信号ＶｎをＬレベルにする。
【００８８】
以下、実施の形態１に係る双方向単位シフトレジスタＳＲの動作を説明する。ここでは図８の単位シフトレジスタＳＲが、図７のように縦続接続してゲート線駆動回路３０を構成しているものとする。また簡単のため、第ｋ段目の単位シフトレジスタＳＲkの動作を代表的に説明し、当該単位シフトレジスタＳＲkの第１クロック端子ＣＫ１にはクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものとする。また、当該単位シフトレジスタＳＲkの出力信号をＧk、その前段（第ｋ−１段）の単位シフトレジスタＳＲk-1の出力信号をＧk-1、次段（第ｋ＋１段）の単位シフトレジスタＳＲk+1の出力信号をＧk+1と定義する。
【００８９】
さらに、クロック信号ＣＬＫ，／ＣＬＫ、並びに第１および第２電圧信号Ｖｎ，ＶｒのＨレベルの電圧は互いに等しく、その値をＶＤＤとする。また本実施の形態では、単位シフトレジスタＳＲを構成している各トランジスタＱｍのしきい値電圧をそれぞれＶｔｈ（Ｑｍ）と表すこととする。
【００９０】
ここではゲート線駆動回路３０が順方向シフトの動作を行う場合を説明する。即ち、電圧信号発生器３２が生成する第１電圧信号ＶｎはＨレベル（ＶＤＤ）であり、第２電圧信号ＶｒはＬレベル（ＶＳＳ）である。
【００９１】
（Ａ）ゲート線選択時の動作
まず、図８の単位シフトレジスタＳＲkの第１入力端子ＩＮ１に前段の出力信号Ｇk-1（第１段目の単位シフトレジスタＳＲ1の場合はスタートパルスとしての第１制御パルスＳＴｎ）が入力され、当該単位シフトレジスタＳＲkが出力信号Ｇkを出力するとき（即ちゲート線ＧＬkを活性化するとき）の動作を説明する。図９は当該動作を示すタイミング図である。
【００９２】
初期状態として、ノードＮ１はＬレベル（ＶＳＳ）であるとする（以下「リセット状態」と称す）。また第１クロック端子ＣＫ１（クロック信号ＣＬＫ）はＨレベルであり、第２クロック端子ＣＫ２（クロック信号／ＣＬＫ）、第１入力端子ＩＮ１（前段の出力信号Ｇk-1）および第２入力端子ＩＮ２（次段の出力信号Ｇk+1）はＬレベルであるとする。この初期状態では、トランジスタＱ１〜Ｑ４がオフであるので、ノードＮ１および出力端子ＯＵＴ（出力信号Ｇk）はフローティング状態のＬレベルである。
【００９３】
時刻ｔ0でクロック信号ＣＬＫがＬレベルに遷移した後、クロック信号／ＣＬＫがＨレベルに遷移する時刻ｔ1で前段の出力信号Ｇk-1がＨレベルになると、トランジスタＱ３がオンする。第１電圧信号ＶｎがＨレベルであるので、ノードＮ１は充電されてＨレベル（ＶＤＤ−Ｖｔｈ（Ｑ３））になる。それによりトランジスタＱ１はオンする。このときクロック信号ＣＬＫはＬレベル（ＶＳＳ）であり、またクロック信号／ＣＬＫがＨレベルになったことでトランジスタＱ２もオンになっているため出力信号ＧkはＬレベルを維持する。
【００９４】
その後、クロック信号／ＣＬＫがＬレベルになる時刻ｔ2で、前段の出力信号Ｇk-1がＬレベルに戻る。するとトランジスタＱ３はオフになるので、ノードＮ１はフローティング状態のＨレベルになる。このときトランジスタＱ２もオフするが、トランジスタＱ１はオンを維持しており、第１クロック端子ＣＫ１（クロック信号ＣＬＫ）はＬレベルであるので出力信号ＧkはＬレベルを維持する。
【００９５】
次いでクロック信号ＣＬＫがＨレベルになる時刻ｔ3では、トランジスタＱ１がオンしているため当該クロック信号ＣＬＫが出力端子ＯＵＴに供給され、出力信号Ｇkのレベルが上昇する。このとき昇圧容量Ｃ１およびトランジスタＱ１のゲート・チャネル間容量を介する容量結合により、出力信号Ｇkのレベル上昇に応じてノードＮ１が昇圧される。そのため、出力信号ＧkがＨレベルになってもトランジスタＱ１のゲート・ソース間電圧は大きく保たれ、当該トランジスタＱ１の駆動能力が確保される。またこのときトランジスタＱ１は非飽和動作するため出力端子ＯＵＴ（出力信号Ｇk）のレベルはクロック信号ＣＬＫのＨレベルと同じＶＤＤとなり、負荷容量Ｃ３が充電されてゲート線ＧＬkの選択状態となる。
【００９６】
図８の単位シフトレジスタＳＲkにおいては、クロック信号ＣＬＫはトランジスタＱ５のゲートにも供給されている。ここで、時刻ｔ3すなわち出力信号Ｇkの立ち上り時のトランジスタＱ５の動作を説明する。図１０はその動作を示す図であり、同図の上段の図は、図９の時刻ｔ3におけるクロック信号ＣＬＫ並びに出力信号Ｇkの波形を拡大した図である。図１０の中段の図は、そのときのトランジスタＱ５のゲート・ソース間電圧ＶGS（Ｑ５）すなわち上段のクロック信号ＣＬＫと出力信号Ｇkとの電圧差を示している（出力信号Ｇkの立上がり時では、電位関係から、トランジスタＱ５のソースは出力端子ＯＵＴ側、ドレインはノードＮ１側である）。また図１０の下段の図は、そのときのトランジスタＱ５を流れる電流Ｉ（Ｑ５）を示している。
【００９７】
時刻ｔ3（図１０における時刻ｔ30）でクロック信号ＣＬＫが立ち上り始めると、出力信号Ｇkもそれに追随して立ち上がる。図１０の上段に示すように、クロック信号ＣＬＫと出力信号Ｇkとの間には立ち上り速度に若干の差があるため、時刻ｔ30から、出力信号Ｇkがクロック信号ＣＬＫと同レベルになる時刻ｔ33までの間、両信号間に電位差が生じる。つまり時刻ｔ30〜ｔ33の間は、トランジスタＱ５のゲート・ソース間に図１０の中段の如き電圧ＶGS（Ｑ５）が加わる。ここで、トランジスタＱ５のゲート・ソース間電圧ＶGS（Ｑ５）が、時刻ｔ31〜ｔ32の間だけ当該トランジスタＱ５のしきい値電圧Ｖｔｈ（Ｑ５）を超えた仮定する。するとトランジスタＱ５がオン（導通状態）になるため、図１０の下段の如き電流Ｉ（Ｑ５）がノードＮ１から出力端子ＯＵＴへと流れる。この電流Ｉ（Ｑ５）は負荷容量Ｃ３を充電する電流の一部となる。
【００９８】
上記のように当該単位シフトレジスタＳＲkでは、出力信号Ｇkの立上がり時にノードＮ１が昇圧されることによって、トランジスタＱ１の駆動能力が確保されるという効果を得ているが、電流Ｉ（Ｑ５）が大きくなるとノードＮ１の電位の上昇が抑制されるためその効果が低減してしまう。しかしトランジスタＱ１はサイズが大きいため、出力信号Ｇkはクロック信号ＣＬＫに追随して素早く立上がるので、基本的に電圧ＶGS（Ｑ５）はそれほど大きくなく、電圧ＶGS（Ｑ５）がしきい値電圧Ｖｔｈ（Ｑ５）を超えるとしてもそれは短期間である。よって電流Ｉ（Ｑ５）は僅かに流れるだけであり、トランジスタＱ１の駆動能力に影響を与える程のノードＮ１のレベル低下は生じないため問題とはならない。もちろんトランジスタＱ５のゲート・ソース間電圧ＶGS（Ｑ５）が、しきい値電圧Ｖｔｈ（Ｑ５）を超えなければ、トランジスタＱ５はオンしないため電流Ｉ（Ｑ５）は流れずトランジスタＱ１の駆動能力に全く影響しない。
【００９９】
このように図８の単位シフトレジスタＳＲによれば、出力信号Ｇkのレベル上昇時にノードＮ１が充分に昇圧されるため、トランジスタＱ１の駆動能力を大きく確保でき時刻ｔ3で出力信号Ｇkは高速に立上がる。
【０１００】
また出力信号Ｇkのレベルが充分上昇すれば（図１０の時刻ｔ32以降）、トランジスタＱ５はオフになり電流が流れないため（即ち、Ｉ（Ｑ５）＝０）、トランジスタＱ１のゲート・ソース間電圧は維持され、トランジスタＱ１の駆動能力は確保される。従って、次にクロック信号ＣＬＫがＬレベルになる時刻ｔ4（図９）には、出力端子ＯＵＴ（ゲート線ＧＬk）はトランジスタＱ１を通して素早く放電され、出力信号ＧkがＬレベルに戻る。
【０１０１】
そしてクロック信号／ＣＬＫがＨレベルになる時刻ｔ5では、次段のシフトレジスタの出力信号Ｇk+1がＨレベルになるのでトランジスタＱ４がオンとなる。第２電圧信号ＶｒがＬレベルであるので、ノードＮ１は放電されてＬレベルになり、当該単位シフトレジスタＳＲkはリセット状態に戻る。それによりトランジスタＱ１はオフになるが、クロック信号／ＣＬＫがＨレベルになっているためトランジスタＱ２がオンしており、出力信号ＧkのＬレベルは維持される。
【０１０２】
（Ｂ）ゲート線の非選択期間の動作
次に、単位シフトレジスタＳＲkにおける非選択期間（即ちゲート線ＧＬkを非活性の状態で維持する期間）の動作を説明する。図１１は当該動作を示すタイミング図であり、単位シフトレジスタＳＲkが出力信号Ｇkを出力してから、非選択期間に移行するときの各信号波形を示している。即ち、図１１に示す時刻ｔ6は、図９の時刻ｔ6に対応している。また図９で説明したように、時刻ｔ5でクロック信号／ＣＬＫおよび次段の出力信号Ｇk+1がＨレベルになり、このときノードＮ１および出力端子ＯＵＴ（出力信号Ｇk）はＬレベルとなっている。
【０１０３】
その状態から、クロック信号／ＣＬＫがＬレベルになる時刻ｔ6で次段の出力信号Ｇk+1がＬレベルになると、トランジスタＱ４がオフになりノードＮ１はフローティング状態のＬレベルになる。このときトランジスタＱ４のゲート・ドレイン間のオーバラップ容量を介する結合により、ノードＮ１のレベルは特定の電圧（ΔＶ１）だけ低下する。またクロック信号／ＣＬＫがＬレベルになったのに応じてトランジスタＱ２もオフとなり、出力端子ＯＵＴもフローティングのＬレベルとなる。
【０１０４】
そして時刻ｔ7でクロック信号ＣＬＫがＨレベルになると、今度はトランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介する結合により、ノードＮ１のレベルが特定の電圧（ΔＶ２）だけ上昇する。このときノードＮ１の電位がトランジスタＱ１のしきい値電圧Ｖｔｈ（Ｑ１）を超えたと仮定すると、その間トランジスタＱ１がオンして第１クロック端子ＣＫ１から出力端子ＯＵＴに電流が流れる。そうなると負荷容量Ｃ３に電荷が蓄積され、出力端子ＯＵＴ（出力信号Ｇk）のレベルが上昇し始める。但し、このときトランジスタＱ５がオン（導通状態）になっており、ノードＮ１の電位が上昇しても当該ノードＮ１の電荷はすぐに負荷容量Ｃ３へと放電される。従って、ノードＮ１のレベル上昇によりトランジスタＱ１がオンしたとしてもそれは瞬時であり、また負荷容量Ｃ３は比較的大きいため、出力端子ＯＵＴのレベル上昇は微量（ΔＶ３）である。また、トランジスタＱ５を介して放電された後のノードＮ１は、出力端子ＯＵＴと同じ電位（ＶＳＳからΔＶ３だけ高い電位）になるが、Ｌレベルに維持されている。
【０１０５】
そして時刻ｔ8でクロック信号ＣＬＫがＬレベルになると、トランジスタＱ５はオフになる。ノードＮ１はフローティング状態であるので、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量を介した結合により、当該ノードＮ１のレベルは、クロック信号ＣＬＫの立下りに応じて上記のΔＶ２とほぼ等しい電圧（ΔＶ４）だけ低下する。ノードＮ１のレベルが低下した結果、トランジスタＱ３，Ｑ４，Ｑ５のゲート・ソース間電圧がしきい値電圧を超えると（電位関係から、トランジスタＱ３，Ｑ４，Ｑ５は何れもノードＮ１側がソースとなる）、それらがオンしてノードＮ１のレベルはＶＳＳに向かって上昇する。このノードＮ１のレベル上昇はトランジスタＱ３，Ｑ４，Ｑ５が全てオフになると終息するため、ノードＮ１の電位は、低電位側電源電位ＶＳＳに対して、トランジスタＱ３，Ｑ４，Ｑ５のしきい値電圧のうちの最小値（ΔＶ５）だけ低い電位になる。なお、このときのトランジスタＱ５のオンにより、出力端子ＯＵＴの電荷がノードＮ１に流れ込むため、出力端子ＯＵＴのレベルは特定量（ΔＶ６）だけ低下する。
【０１０６】
時刻ｔ9でクロック信号／ＣＬＫがＨレベルになると、トランジスタＱ２がオンとなり、負荷容量Ｃ３に蓄積されていた電荷が放電され、出力端子ＯＵＴ（出力信号Ｇk）のレベルはＶＳＳへと低下する。そして時刻ｔ10でクロック信号／ＣＬＫがＬレベルになるとトランジスタＱ２がオフし、出力端子ＯＵＴはフローティング状態のＬレベルとなる。
【０１０７】
続く時刻ｔ11〜ｔ12では、上記の時刻ｔ7〜ｔ8と同様の動作となるが、時刻ｔ11直前のノードＮ１のレベル（−ΔＶ５）は時刻ｔ7直前よりも低いため（ΔＶ５＞ΔＶ１）、その分だけノードＮ１のレベルは低くなる。応じて、時刻ｔ11〜ｔ12における出力端子ＯＵＴのレベル上昇量（ΔＶ７）も、時刻ｔ7〜ｔ8のときより低い値となる（ΔＶ７＜ΔＶ３）。
【０１０８】
そして時刻ｔ12以降は、次のゲート線の選択期間まで（即ち前段の出力信号Ｇk-1が入力されるまで）、上記の時刻ｔ7〜ｔ12の動作が繰り返される。
【０１０９】
このように図８の単位シフトレジスタＳＲkにおいては、出力信号Ｇkを出力しない非選択期間における出力信号Ｇkの上昇は殆どなく（最大でも図１１のΔＶ３）、誤動作が防止されている。
【０１１０】
以上の（Ａ），（Ｂ）の説明から分かるように、本実施の形態に係る双方向単位シフトレジスタＳＲによれば、出力信号Ｇkの出力時（ゲート線ＧＬkの選択時）には、トランジスタＱ５には電流が流れないためノードＮ１は充分に昇圧され、トランジスタＱ１の駆動能力を大きく保つことができる。それにより、出力信号Ｇkの立上がりおよび立下り速度を速くすることができ、動作の高速化に寄与できる。
【０１１１】
なお且つ、出力信号Ｇkを出力しない非選択期間には、クロック信号ＣＬＫの立上がり時にノードＮ１のレベルが上昇しようとしてもクロック信号ＣＬＫがＨレベルになる毎にトランジスタＱ５がオンするため、トランジスタＱ３にリーク電流が生じたとしても、それに伴う電荷は放電されてＬレベルを維持する。つまり、非選択期間にトランジスタＱ３のリーク電流によりノードＮ１の電位が上昇する問題（上記の第１の問題点）は生じない。つまり、本実施の形態の単位シフトレジスタＳＲによれば、非選択期間における誤動作が防止され、画像表示装置の動作信頼性が向上する。
【０１１２】
一方、ゲート線駆動回路３０が逆方向シフトの動作を行う場合には、電圧信号発生器３２は、第１電圧信号ＶｎをＬレベル（ＶＳＳ）にし、第２電圧信号ＶｒをＨレベル（ＶＤＤ）にする。また、第２制御パルスＳＴｒはスタートパルスとして最後段の単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力され、第１制御パルスＳＴｎはエンドパルスとして第１段目の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力される。それにより、各単位シフトレジスタＳＲにおいて、トランジスタＱ３およびトランジスタＱ４の動作が順方向シフトの場合とは互いに入れ替わり、逆方向シフトの動作が可能になる。
【０１１３】
トランジスタＱ３およびトランジスタＱ４の動作が互いに入れ替わっても、単位シフトレジスタＳＲの基本的な動作は順方向シフトの場合と同じであり、トランジスタＱ５も順方向シフトの場合と同様に機能する。従って、図８の単位シフトレジスタＳＲが逆方向シフトの動作をする場合であっても、上記と同様の効果が得られる。
【０１１４】
また、本実施の形態の双方向単位シフトレジスタＳＲにおいて、出力端子ＯＵＴをプルダウンするためのトランジスタＱ２のゲートにはクロック信号／ＣＬＫが入力されており、図３に示した従来の単位シフトレジスタのトランジスタＱ２のようにゲートが継続的に正バイアスされることはない。従って、トランジスタＱ２のしきい値電圧のシフト、即ちトランジスタＱ２の駆動能力の低下が抑制され、非選択期間に出力端子ＯＵＴがフローティング状態になることが防止される。よって、各ゲート線の電位が不安定になることが防止され、誤動作による表示品質の劣化の問題（上記の第４の問題）の発生は抑制される。
【０１１５】
なお、図８の単位シフトレジスタＳＲが有する容量素子Ｃ１は、選択期間においては、上述のように、出力端子ＯＵＴがＨレベルになるときにノードＮ１の電位を昇圧させるよう機能する。また、非選択期間においては、第１クロック端子ＣＫ１に入力されるクロック信号の立上がり時に、トランジスタＱ１のゲート・ドレイン間のオーバラップ容量によってノードＮ１の電位が上昇するのを抑制する、いわゆる電圧安定化容量として機能している。従って、例えば選択期間におけるノードＮ１の昇圧動作をトランジスタＱ１のゲート・チャネル間容量のみで行うことが可能であり、且つ、非選択期間におけるノードＮ１の電位上昇が小さい場合には、単位シフトレジスタＳＲに容量素子Ｃ１を設けなくてもよい。
【０１１６】
また、以上の説明においては、双方向単位シフトレジスタＳＲによりゲート線駆動回路３０が図２の如く構成され、それが２相のクロック信号により駆動される例を説明したが、本発明の適用はそれに限られるものではない。例えばゲート線駆動回路３０を図１２のように構成し、３相のクロック信号により駆動する場合にも適用可能である。
【０１１７】
その場合、各単位シフトレジスタＳＲのクロック端子ＣＫ１には、その前後に隣接する段の第１クロック端子ＣＫ１とは異なるクロック信号が入力される。また単位シフトレジスタＳＲの各々においては、第２クロック端子ＣＫ２には第１クロック端子ＣＫ１とは異なる位相のクロック信号が入力される。クロック信号用の配線の接続変更あるいはクロック発生器３１のプログラム変更により、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３がＨレベルになる順番を、信号のシフト方向に応じて変更することができるようになっている。例えば、図１２の構成の場合、順方向シフトの場合にはＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，・・・の順にＨレベルになり、逆方向シフトの場合にはＣＬＫ３，ＣＬＫ２，ＣＬＫ１，ＣＬＫ３，・・・の順にＨレベルになる。
【０１１８】
ゲート線駆動回路３０が３相のクロック信号で駆動される場合でも、個々の単位シフトレジスタＳＲの動作は上で説明した２相のクロック信号の場合と同じであるため、ここでの説明は省略する。
【０１１９】
＜実施の形態２＞
実施の形態１（図８）のａ−Ｓｉ ＴＦＴで構成された双方向単位シフトレジスタＳＲでは、トランジスタＱ２のゲートにクロック信号／ＣＬＫが入力されるため、当該トランジスタＱ２のしきい値電圧がシフトしてその駆動能力が次第に低下するという問題（上記の第４の問題点）の発生は抑制されている。しかし、トランジスタＱ２のしきい値電圧はシフトが全く無くなるわけではなく、クロック信号／ＣＬＫが繰り返しＨレベルになるうちに徐々にしきい値電圧がシフトし、最終的には上記の問題が生じる可能性がある。実施の形態２では、その問題をさらに抑制することが可能な単位シフトレジスタＳＲを提案する。
【０１２０】
図１３は、実施の形態２に係る単位シフトレジスタの構成を示す回路図である。同図の如く、トランジスタＱ２のソースは、第１クロック端子ＣＫ１に接続されている。即ち、トランジスタＱ２の一の主電極（ドレイン）は出力端子ＯＵＴに接続しており、他の主電極（ソース）には、制御電極（ゲート）入力されるクロック信号／ＣＬＫとは位相が異なるクロック信号ＣＬＫが供給される。
【０１２１】
この構成によれば、トランジスタＱ２のゲートに入力されるクロック信号／ＣＬＫがＬレベルになって当該トランジスタＱ２がオフになるとき、ソースに入力されるクロック信号ＣＬＫがＨレベルになるため、トランジスタＱ２のゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたしきい値電圧が負方向へ戻って回復するため、トランジスタＱ２の駆動能力の低下が実施の形態１よりもさらに軽減され、回路の動作寿命が延びるという効果が得られる。
【０１２２】
なお本実施の形態においては、トランジスタＱ２のソースに入力される信号は、ゲートに入力されるものとは異なる位相のクロック信号であれば任意のものでよい。ここでは単位シフトレジスタＳＲで構成されるゲート線駆動回路３０が２相のクロック信号で駆動されていることを前提に説明したが、本実施の形態は、図１２のように３相のクロック信号で駆動されるゲート線駆動回路３０の単位シフトレジスタＳＲに対しても適用可能である。その場合、トランジスタＱ２のソースには、トランジスタＱ２のゲートに入力されるもの以外の２つのクロック信号のいずれか入力されればよい。
【０１２３】
以上の説明では、単位シフトレジスタＳＲがａ−Ｓｉ ＴＦＴで構成されているものとして説明したが、本実施の形態の適用はそれに限定されるものではない。即ち本実施の形態は、例えば有機ＴＦＴなど、ａ−Ｓｉ ＴＦＴと同様にしきい値電圧のシフトが生じるトランジスタで構成された単位シフトレジスタＳＲに対して広くて起用可能であり、その場合でも上記と同様の効果を得ることができる。
【０１２４】
＜実施の形態３＞
図１０を用いて説明したように、実施の形態１の双方向単位シフトレジスタＳＲにおいて、出力信号（Ｇk）の立上がり時にトランジスタＱ５のゲート・ソース間電圧ＶGS（Ｑ５）が、そのしきい値電圧Ｖｔｈ（Ｑ５）を超えると、トランジスタＱ５を介してノードＮ１から出力端子ＯＵＴへと電流（Ｉ（Ｑ５））が流れる。上記のとおり、通常、その電流は僅かに流れるだけであり、トランジスタＱ１の駆動能力に影響を与える程のノードＮ１のレベル低下は生じないため問題とはならないが、出力負荷容量が大きく出力信号の立上がりが遅くなる場合には、トランジスタＱ５を流れる電流（Ｉ（Ｑ５））が大きくなり、トランジスタＱ１の駆動能力が低下してしまう可能性もある。実施の形態３ではその対策となる双方向単位シフトレジスタＳＲを提案する。
【０１２５】
図１４は実施の形態３に係る双方向単位シフトレジスタＳＲの回路図である。図１４に示す単位シフトレジスタＳＲにおいては、トランジスタＱ５のゲートと第１クロック端子ＣＫ１とは直接接続しておらず、その間にはレベル調整回路１００が介在している。このレベル調整回路１００は、第１クロック端子ＣＫ１に入力されるクロック信号をＨレベルを所定値だけ低くしてからトランジスタＱ５のゲートに供給するものである。
【０１２６】
図１４の例においてレベル調整回路１００は、トランジスタＱ２１，Ｑ２２により構成されている。トランジスタＱ５のゲートが接続するノードをノードＮ５（第２ノード）と定義すると、トランジスタＱ２１は、ノードＮ５と第１クロック端子ＣＫ１との間に接続し、そのゲートは第１クロック端子ＣＫ１に接続されている（即ち、トランジスタＱ２１はダイオード接続されている）。またトランジスタＱ２２は、ノードＮ５と第１電源端子Ｓ１との間に接続し、そのゲートは第２クロック端子ＣＫ２に接続している。
【０１２７】
以下、実施の形態３の単位シフトレジスタＳＲの動作について説明する。ここでも当該単位シフトレジスタＳＲが２相のクロック信号ＣＬＫ，／ＣＬＫにより駆動されており、第１クロック端子ＣＫ１にクロック信号ＣＬＫ１が入力され、第２クロック端子ＣＫ２にクロック／ＣＬＫが入力されていると仮定する。
【０１２８】
図１４の単位シフトレジスタＳＲの動作は、基本的に実施の形態１の回路（図８）と同様であるが、トランジスタＱ５のゲートには、レベル調整回路１００を介してクロック信号ＣＬＫが供給される。クロック信号ＣＬＫがＨレベルになるとき、トランジスタＱ５のゲートにはクロック信号ＣＬＫのＨレベルをトランジスタＱ２１のしきい値電圧分だけ小さくした信号が供給される（このときクロック信号／ＣＬＫはＬレベルでありトランジスタＱ２２はオフしている）。
【０１２９】
その結果、出力信号（Ｇk）の立上がり時におけるトランジスタＱ５のゲート・ソース間電圧（ＶGS（Ｑ５））は小さくなり、そのしきい値電圧（Ｖｔｈ（Ｑ５））を超えにくくなる。よって、出力負荷容量が大きく、出力信号の立上がりが遅くなった場合でも、そのときトランジスタＱ５に流れる電流（Ｉ（Ｑ５））を小さく、あるいは０にすることができ、トランジスタＱ１の駆動能力の低下を抑えることができる。
【０１３０】
なお、トランジスタＱ２１は第１クロック端子ＣＫ１をアノード、ノードＮ５をカソードとするダイオードとして機能するので、クロック信号ＣＬＫがＬレベルに戻ったとき、トランジスタＱ２１ではノードＮ５を放電できないが、このときクロック信号／ＣＬＫがＨレベルになるため、ノードＮ５はトランジスタＱ２２を介して放電されＬレベルになる。その結果、トランジスタＱ５は実施の形態１とほぼ同様に動作する。
【０１３１】
なお図示は省略するが、レベル調整回路１００は、実施の形態２（図１３）の単位シフトレジスタＳＲに対しても適用可能である。
【０１３２】
＜実施の形態４＞
実施の形態４においては、実施の形態３で説明したレベル調整回路１００の変形例を示す。
【０１３３】
例えば、図１４のレベル調整回路１００を用いても、単位シフトレジスタＳＲの出力信号Ｇkの立上がり時にトランジスタＱ５に流れる電流を充分に抑制できないような場合には、図１５のようにノードＮ５と第１クロック端子ＣＫ１との間に共にダイオード接続した２つのトランジスタＱ２１，Ｑ２３を直列に接続させたレベル調整回路１００を用いてもよい。図１４のレベル調整回路１００と比較して、トランジスタＱ５のゲートに供給される信号のＨレベルがトランジスタＱ２３のしきい値電圧の分だけ小さくなるため、トランジスタＱ５に流れる電流を抑制する効果をさらに高くでき有効である。
【０１３４】
また図１４においてはトランジスタＱ２２のソースは、第１電源端子Ｓ１に接続させていたが、図１６のように第１クロック端子ＣＫ１に接続さてもよい。その場合、クロック信号／ＣＬＫがＬレベルになって当該トランジスタＱ２２がオフになるとき、ソースに入力されるクロック信号ＣＬＫがＨレベルになるため、トランジスタＱ２２のゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたトランジスタＱ２２のしきい値電圧が負方向へ戻って回復するため、回路の動作寿命を延ばすことができるという効果が得られる。また図１６のレベル調整回路１００は、例えば有機ＴＦＴなど、ａ−Ｓｉ ＴＦＴと同様にしきい値電圧のシフトが生じるトランジスタで構成された単位シフトレジスタＳＲに対しても有効である。
【０１３５】
なお図１６の例においては、トランジスタＱ２２のソースに入力される信号は、ゲートに入力されるものとは異なる位相のクロック信号であれば任意のものでよい。従って、例えば図１２のようにゲート線駆動回路３０が３相のクロック信号で駆動される場合であっては、トランジスタＱ２２のソースには、当該トランジスタＱ２２のゲートに入力されるもの以外の２つのクロック信号のいずれか入力されればよい。
【０１３６】
また図１４の単位シフトレジスタＳＲにおいて、トランジスタＱ５のゲート幅が大きくそのゲート容量がノードＮ５に付随する寄生容量（不図示）に対して相当大きい場合には、出力信号Ｇkの立上がり時にトランジスタＱ５のゲート・ドレイン間のオーバラップ容量を介する結合によってノードＮ５のレベルが上昇することが考えられる。このノードＮ５のレベル上昇が大きいと、出力信号ＧkがＨレベルの間トランジスタＱ５がオンして、ノードＮ１のレベルが低下するという問題が生じる。
【０１３７】
そこで図１７のように、レベル調整回路１００に、ノードＮ５と第１クロック端子ＣＫ１との間に、ノードＮ５から第１クロック端子ＣＫ１への方向が順方向になるようにダイオード接続したトランジスタＱ２４（一方向性のスイッチング素子）を設けてもよい。このトランジスタＱ２４は、ノードＮ５のレベルが、クロック信号ＣＬＫのＨレベル（ＶＤＤ）とトランジスタＱ２４のしきい値電圧（Ｖｔｈ（Ｑ２４））の和以上に上昇した場合に、ノードＮ５から第１クロック端子ＣＫ１へ電流を流し、ノードＮ５のレベルをＶＤＤ＋Ｖｔｈ（Ｑ２４）レベルにクランプする。従って、トランジスタＱ５のゲート・ソース間電圧の電圧は最大でもＶｔｈ（Ｑ２４）となり、出力信号Ｇkの出力時におけるトランジスタＱ５の導通がほぼ抑えられるので、ノードＮ１のレベル低下も抑えられる。
【０１３８】
また図１７においては、図１４に示したレベル調整回路１００に対してトランジスタＱ２４を設けた例を示したが、例えば、図１８に示すように図１５のレベル調整回路１００にトランジスタＱ２４を設けてもよいし、図１９に示すように図１６のレベル調整回路１００にも設けてもよい。
【０１３９】
＜実施の形態５＞
図２０は実施の形態５に係る双方向単位シフトレジスタＳＲの回路図である。同図に示すように、当該単位シフトレジスタＳＲは、実施の形態１の単位シフトレジスタＳＲ（図８）に対し、トランジスタＱ３Ａ，Ｑ４Ａ，Ｑ８，Ｑ９をさらに設けた構成となっている。
【０１４０】
図２０の如く、トランジスタＱ３はトランジスタＱ３Ａを介して第１電圧信号端子Ｔ１に接続しており、トランジスタＱ４はトランジスタＱ４Ａを介して第２電圧信号端子Ｔ２に接続している。トランジスタＱ３ＡのゲートはトランジスタＱ３のゲートと同じく第１入力端子ＩＮ１に接続し、トランジスタＱ４ＢのゲートはトランジスタＱ４のゲートに接続したゲートを有している。ここで、トランジスタＱ３とトランジスタＱ３Ａとの間の接続ノード（第３ノード）をノードＮ３と定義し、トランジスタＱ４−トランジスタＱ４Ａ間の接続ノード（第４ノード）をノードＮ４と定義する。
【０１４１】
出力端子ＯＵＴとノードＮ３との間には、出力端子ＯＵＴからノードＮ３への向きが順方向（電流を流す方向）になるようにダイオード接続されたトランジスタＱ８が接続されている。出力端子ＯＵＴとノードＮ４との間には、出力端子ＯＵＴからノードＮ４への向きが順方向になるようダイオード接続されたトランジスタＱ９が接続されている。トランジスタＱ８は、出力端子ＯＵＴがＨレベルになったとき（活性化されたとき）に、出力端子ＯＵＴからノードＮ３へ電流を流して、当該ノードＮ３を充電する。同様に、トランジスタＱ９は、出力端子ＯＵＴがＨレベルになったときに、出力端子ＯＵＴからノードＮ４へ電流を流して、当該ノードＮ４を充電する。即ち、これらトランジスタＱ８，Ｑ９は、出力端子ＯＵＴからノードＮ３，Ｎ４への一方向を充電方向にして、当該ノードＮ３，Ｎ４を充電する充電回路として機能するものである。
【０１４２】
図２０の双方向単位シフトレジスタＳＲの動作を説明する。図２１は、図２０の単位シフトレジスタＳＲの順方向シフト時の動作を示すタイミング図である。
【０１４３】
ここでも、ゲート線駆動回路３０が順方向シフトの動作を行う場合における、第ｋ段目の単位シフトレジスタＳＲkの動作を代表的に説明する。即ち、電圧信号発生器３２が生成する第１電圧信号ＶｎはＨレベル（ＶＤＤ）であり、第２電圧信号ＶｒはＬレベル（ＶＳＳ）である。また説明の便宜上、以下では単位シフトレジスタＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。
【０１４４】
まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）のリセット状態を想定し、第１クロック端子ＣＫ１（クロック信号ＣＬＫ）がＨレベルであり、第２クロック端子ＣＫ２（クロック信号／ＣＬＫ）、第１入力端子ＩＮ１（前段の出力信号Ｇk-1）および第２入力端子ＩＮ２（次段の出力信号Ｇk+1）は何れもＬレベルであるとする。このときトランジスタＱ１〜Ｑ４，Ｑ３Ａ，Ｑ４Ａが全てオフであるので、ノードＮ１および出力端子ＯＵＴ（出力信号Ｇk）はフローティング状態のＬレベルである。
【０１４５】
その状態から、時刻ｔ0でクロック信号ＣＬＫがＬレベルになり、その後、時刻ｔ1でクロック信号／ＣＬＫがＨレベルになると共に前段の単位シフトレジスタＳＲk-1の出力信号Ｇk-1（第１段目の場合はスタートパルスとしての第１制御パルスＳＴｎ）がＨレベルになると、トランジスタＱ３，Ｑ３Ａは共にオンになる。第１電圧信号ＶｎがＨレベルなので、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。即ち、当該単位シフトレジスタＳＲkはセット状態になり、トランジスタＱ１がオンになる。なお、このときノードＮ３はＨレベル（ＶＤＤ−Ｖｔｈ）になっているが、トランジスタＱ８は出力端子ＯＵＴからノードＮ３への向きを順方向（充電方向）とするダイオードとして機能しているため、ノードＮ３から出力端子ＯＵＴへの電流は流れない。またクロック信号／ＣＬＫがＨレベルになっているので、トランジスタＱ２がオンし、出力端子ＯＵＴを低インピーダンスでＬレベルに維持する。
【０１４６】
その後、時刻ｔ2でクロック信号／ＣＬＫがＬレベルになり、このとき前段の出力信号Ｇk-1はＬレベルに戻る。するとトランジスタＱ３，Ｑ３Ａがオフするが、ノードＮ１，Ｎ３はフローティング状態のＨレベルになるので、このセット状態は維持される。またトランジスタＱ２がオフになる。
【０１４７】
続く時刻ｔ3でクロック信号ＣＬＫがＨレベルになると、トランジスタＱ１がオン、トランジスタＱ２がオフになっているので、それに追随して出力端子ＯＵＴのレベルが上昇する。このときノードＮ１のレベルは特定の電圧だけ昇圧される。それによりトランジスタＱ１の駆動能力が増大されるため、出力信号Ｇkのレベルは第１クロック端子ＣＫ１のレベルに追随して変化する。よって、クロック信号ＣＬＫがＨレベルの期間は、出力信号ＧkがＨレベル（ＶＤＤ）になる。なお、このときのトランジスタＱ５の動作は、実施の形態１において図１０を用いて説明したとおりであるため、ここでの説明は省略する。
【０１４８】
図３の従来回路や実施の形態１の単位シフトレジスタＳＲ（図８）においては、ノードＮ１が昇圧されたとき、トランジスタＱ４のドレイン・ソース間に高い電圧が加わるため、当該トランジスタＱ４にリーク電流が生じてノードＮ１のレベルが下がることが懸念された。そうなると、第１トランジスタの駆動能力を充分に確保できず、出力信号Ｇkの立下り速度が遅くなるという問題（上記の第２の問題点）が生じる。
【０１４９】
それに対し図２０の単位シフトレジスタＳＲにおいては、ノードＮ１が昇圧されるとき、即ち出力端子ＯＵＴがＨレベル（ＶＤＤ）になるとき、ダイオード接続したトランジスタＱ９がオンしてノードＮ４のレベルはＶＤＤ−Ｖｔｈになる。このときトランジスタＱ４は、ゲート電位がＶＳＳ、ソース電位がＶＤＤ−Ｖｔｈになっており、ゲートがソースに対して負にバイアスされた状態となる。よって、当該トランジスタＱ４のドレイン・ソース間のリーク電流は充分に抑制され、ノードＮ１のレベル低下は抑制される。
【０１５０】
従って、続く時刻ｔ4でクロック信号ＣＬＫがＬレベルになるときは、それに追随して出力信号Ｇkは素早くＬレベルに遷移し、ゲート線ＧＬkは高速に放電されてＬレベルになる。よって、各画素トランジスタも素早くオフになり、画素内のデータが次のラインのデータに書き換えられることによる表示不良の発生は抑制される。
【０１５１】
次いでクロック信号／ＣＬＫがＨレベルになる時刻ｔ5で、次段の出力信号Ｇk+1がＨレベルになる。そうなると、当該単位シフトレジスタＳＲkのトランジスタＱ４，Ｑ４ＡがオンになってノードＮ１，Ｎ４がＬレベルになる。即ち、当該単位シフトレジスタＳＲは、リセット状態となりトランジスタＱ１がオフになる。またクロック信号／ＣＬＫがＨレベルであるので、トランジスタＱ２がオンして出力端子ＯＵＴを低インピーダンスでＬレベルにする。
【０１５２】
そして時刻ｔ6で次段の出力信号Ｇk+1がＬレベルに戻るとトランジスタＱ４，Ｑ４Ａがオフになるので、ノードＮ１およびノードＮ４はフローティング状態のＬレベルになる。その状態は次に第１入力端子ＩＮ１に信号が入力されるまで続き、当該単位シフトレジスタＳＲkはリセット状態に維持される。なおその間は、クロック信号ＣＬＫがＨレベルになる毎にトランジスタＱ５がオンするため、トランジスタＱ３にリーク電流によるノードＮ１の上昇は抑えられる。つまり本実施の形態においても、非選択期間にノードＮ１の電位が上昇することによる誤動作の問題（上記の第１の問題点）は防止される。
【０１５３】
次に、逆方向シフトの動作を想定する。この場合、第１電圧信号ＶｎはＬレベル、第２電圧信号ＶｒはＨレベルであるため、図３の従来回路においては、ノードＮ１が昇圧されたとき、トランジスタＱ３のドレイン・ソース間に高い電圧が加わるため、そのリーク電流が懸念される。
【０１５４】
それに対し、図２０の単位シフトレジスタＳＲkが逆方向シフトの動作を行う場合には、ノードＮ１が昇圧されるときにトランジスタＱ８を介してノードＮ３へ電流が流れ、ノードＮ３のレベルがＶＤＤ−Ｖｔｈになる。このときトランジスタＱ３は、ゲート電位がＶＳＳ、ソース電位がＶＤＤ−Ｖｔｈになり、ゲートがソースに対して負にバイアスされた状態となる。従って、トランジスタＱ３のドレイン・ソース間のリーク電流は充分に抑制され、ノードＮ１のレベル低下は抑制される。即ち、順方向シフトの場合と同様の効果が得られる。
【０１５５】
なお、図２０においては、本実施の形態に係るトランジスタＱ３Ａ，Ｑ４Ａ，Ｑ８，Ｑ９を実施の形態１の双方向単位シフトレジスタＳＲ（図８）に設けた構成を示したが、本実施の形態は、上記した実施の形態２，３（図１３，図１４）などの双方向単位シフトレジスタＳＲに対しても適用可能である。
【０１５６】
＜実施の形態６＞
実施の形態５の双方向単位シフトレジスタＳＲ（図２０）が順方向シフトの動作を行っている間は、図２１に示されているように、ノードＮ３は継続的に正の電位（ＶＤＤ−Ｖｔｈ）になる。このことは、トランジスタＱ３Ａのゲート・ソース間およびゲート・ドレイン間の両方が負にバイアスされていることを意味し、トランジスタＱ３Ａのしきい値電圧の負方向への大きなシフトをもたらす。しきい値電圧の負方向へのシフトが進むと、トランジスタは実質的にノーマリ・オン型になり、ゲート・ソース間の電圧が０Ｖであってもドレイン・ソース間に電流が流れる状態となる。そのようにしてトランジスタＱ３がノーマリ・オンになってしまうと、その後に当該単位シフトレジスタＳＲが逆方向シフトの動作を行う場合において、次のような問題が生じる。
【０１５７】
すなわち、実施の形態５の単位シフトレジスタＳＲにおいて、第１電圧信号ＶｎがＬレベル（ＶＳＳ）である逆方向シフトの際には、出力端子ＯＵＴがＨレベルになるとき（ノードＮ１が昇圧されるとき）にトランジスタＱ８を介してノードＮ３を充電するための電流が流れる。しかし、トランジスタＱ３Ａがノーマリ・オンになっているので、その電流による電荷はトランジスタＱ３Ａを通して第１入力端子ＩＮ１に流出してしまい、消費電力が増大してしまう。且つ、ノードＮ３を充分に充電することができないため、トランジスタＱ３のリーク電流を抑制するという実施の形態５の効果を得ることができなくなる。そこで、実施の形態６では、この問題を解決することができる双方向単位シフトレジスタＳＲを提案する。
【０１５８】
図２２は、実施の形態６に係る双方向単位シフトレジスタの構成を示す回路図である。同図の如く、実施の形態５の単位シフトレジスタＳＲ（図２０）に対し、ノードＮ３と第１電源端子Ｓ１（ＶＳＳ）との間に、ゲートが第２入力端子ＩＮ２に接続したトランジスタＱ１０を設け、また、ノードＮ４と第１電源端子Ｓ１との間に、ゲートが第１入力端子ＩＮ１に接続したトランジスタＱ１１を設ける。即ち、トランジスタＱ１１は、第１入力端子ＩＮ１に入力される信号（第１入力信号）に基づいて、ノードＮ４（第４ノード）を放電するトランジスタであり、トランジスタＱ１０は、第２入力端子ＩＮ２に入力される信号（第２入力信号）に基づいて、ノードＮ３（第３ノード）を放電するトランジスタである。
【０１５９】
図２３は、実施の形態６に係る双方向単位シフトレジスタの順方向シフト時の動作を示すタイミング図である。当該動作は、図２１に示したものとほぼ同様であるので詳細な説明は省略し、本実施の形態の特徴部分のみ説明する。
【０１６０】
本実施の形態では、時刻ｔ5で次段の出力信号Ｇk+1がＨレベルになるときトランジスタＱ１０がオンになるため、そのタイミングでノードＮ３がＬレベル（ＶＳＳ）に放電される。続く時刻ｔ6で次段の出力信号Ｇk+1がＬレベル戻ると、トランジスタＱ１０はオフになるが、ノードＮ３はフローティング状態になり、次に前段の出力信号Ｇk-1がＨレベルになるまでノードＮ３はＬレベルのまま維持される。つまり、図２３に示すようにノードＮ３は時刻ｔ3〜ｔ5の約１水平期間のみ充電されることとなり、トランジスタＱ３Ａはその期間のみゲート・ソース間およびゲート・ドレイン間が負にバイアスされることになる。よって、トランジスタＱ３Ａのしきい値電圧のシフトは殆ど起こらず、上記の問題は防止される。
【０１６１】
また、逆方向シフトの動作の際には、前段の出力信号Ｇk-1がＨレベルになるとき、トランジスタＱ１１がオンになりノードＮ４がＬレベル（ＶＳＳ）に放電される。その結果、トランジスタＱ４Ａのゲート・ソース間およびゲート・ドレイン間が継続的に負にバイアスされることが防止され、トランジスタＱ４のしきい値電圧のシフトは殆ど起こらない。即ち、順方向シフトの場合と同様の効果が得られる。
【０１６２】
＜実施の形態７＞
図２４は、実施の形態７に係る双方向単位シフトレジスタＳＲの回路図である。実施の形態６においては、ノードＮ３，Ｎ４を充電する充電回路を構成するトランジスタＱ８，Ｑ９のドレインを出力端子ＯＵＴに接続させ、当該トランジスタＱ８，Ｑ９をダイオードとして機能させていた。それに対し、本実施の形態では、それらトランジスタＱ８，Ｑ９のドレインを所定の高電位側電源電位ＶＤＤ１が供給される第３電源端子Ｓ３に接続させる。
【０１６３】
図２４の単位シフトレジスタＳＲの動作は、基本的には実施の形態６と同じであり、それと同様の効果が得られる。但し、ノードＮ３およびノードＮ４を充電する電荷の供給源が、出力端子ＯＵＴに現れる出力信号ではなく、高電位側電源電位ＶＤＤ１を供給する電源である点で実施の形態６とは異なっている。
【０１６４】
本実施の形態によれば、実施の形態６の単位シフトレジスタＳＲよりも出力端子ＯＵＴの負荷容量が軽減されるので、ゲート線の充電速度が上がる。従って、動作の高速化を図ることができる。また、ここでは実施の形態６の変形例として説明したが、本実施の形態は実施の形態５の単位シフトレジスタＳＲ（図２０）に対しても適用可能である。
【０１６５】
＜実施の形態８＞
図２５は、実施の形態８に係る双方向単位シフトレジスタの回路図である。図２３から分かるように、実施の形態６においてはノードＮ３およびノードＮ４は互いに同じ電位になる。そこで本実施の形態では、実施の形態６の単位シフトレジスタＳＲの回路（図２２）に対して、トランジスタＱ１０，Ｑ１１を削除し、ノードＮ３とノードＮ４とを互いに接続させる。それと共に、ノードＮ３，Ｎ４を充電する充電回路を構成するトランジスタＱ８，Ｑ９を１つのトランジスタＱ１２に置き換える。トランジスタＱ１２は、出力端子ＯＵＴとノードＮ３，Ｎ４との間に接続し、出力端子ＯＵＴからノードＮ３，Ｎ４への方向が順方向（充電方向）になるようにダイオード接続されている。
【０１６６】
本実施の形態においては、ノードＮ３，Ｎ４は互いに同じ電位になる。例えば順方向シフト（第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベル）の場合であれば、ノードＮ３，Ｎ４は共に、第１入力端子ＩＮ１に入力される前段の出力信号Ｇk-1がＨレベルになるときに充電され、第２入力端子ＩＮ２に入力される次段の出力信号Ｇk+1がＨレベルになるときに放電される。逆方向シフト（第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベル）の場合であれば、ノードＮ３，Ｎ４は共に、第２入力端子ＩＮ２に入力される次段の出力信号Ｇk+1がＨレベルになるときに充電され、第１入力端子ＩＮ１に入力される前段の出力信号Ｇk-1がＨレベルになるときに放電される。即ち、ノードＮ３，Ｎ４の電圧波形は実施の形態６（図２３）と同様になる。
【０１６７】
従って本実施の形態によれば、実施の形態６と同様の効果を得ることができる。実施の形態６に対して、トランジスタＱ１０，Ｑ１１を用いることなくその効果を得ることができ、さらにトランジスタＱ８，Ｑ９を１つのトランジスタＱ１２に置き換えることができるのでトランジスタの数を少なくでき、単位シフトレジスタＳＲの形成面積の削減に寄与できる。
【０１６８】
＜実施の形態９＞
図２６は、実施の形態８に係る双方向単位シフトレジスタＳＲの回路図である。本実施の形態では、実施の形態８に実施の形態７を適用し、トランジスタＱ１２のドレインを所定の高電位側電源電位ＶＤＤ１が供給される第３電源端子Ｓ３に接続させる。図２６の単位シフトレジスタＳＲの動作は、ノードＮ３，Ｎ４を充電する電荷の供給源が高電位側電源電位ＶＤＤ１を供給する電源である点を除いて、実施の形態８と同じであり、それと同様の効果が得られる。
【０１６９】
本実施の形態によれば、実施の形態８の単位シフトレジスタＳＲよりも出力端子ＯＵＴの負荷容量が軽減されるので、ゲート線の充電速度が上がる。従って、動作の高速化を図ることができる。
【０１７０】
＜実施の形態１０＞
図２７は実施の形態１０に係る双方向単位シフトレジスタＳＲの構成を示す回路図である。実施の形態６においては、トランジスタＱ１０，Ｑ１１のソースを低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１に接続させていたが、図２７の如くトランジスタＱ１０のソースを第２電圧信号Ｖｒが供給される第２電圧信号端子Ｔ２に接続させ、トランジスタＱ１１のソースを第１電圧信号Ｖｎが供給される第１電圧信号端子Ｔ１に接続させてもよい。
【０１７１】
図２７の単位シフトレジスタＳＲの動作は、基本的には実施の形態６と同じである。即ち、例えば順方向シフトの動作の際には、第２電圧信号ＶｒがＬレベルであるので、トランジスタＱ１０は実施の形態６のケースと同じようにノードＮ３を放電することができる。また逆方向シフトの動作の際には、第１電圧信号ＶｎがＬレベルであるので、トランジスタＱ１１は実施の形態６のケースと同じようにノードＮ４を放電することができる。
【０１７２】
従って、本実施の形態においても実施の形態６と同様の効果が得られる。言い換えれば、図２２のように構成しても図２７のように構成しても、実施の形態６の効果を得ることができるため、回路のレイアウトの自由度が増し、回路占有面積を縮小化に寄与できる。
【０１７３】
なお、本実施の形態は、実施の形態７の単位シフトレジスタＳＲ（図２４）に対しても適用可能である。
【０１７４】
＜実施の形態１１＞
以上に示した本発明に係る双方向単位シフトレジスタＳＲは、図７や図１２の如く縦続接続することによってゲート線駆動回路３０を構成することができる。しかし、図７や図１２のゲート線駆動回路３０において、例えば順方向シフトを行う場合には、図４の従来例と同様に、最前段（単位シフトレジスタＳＲ1）の第１入力端子ＩＮ１にスタートパルスとしての第１制御パルスＳＴｎを入力し、その後、最後段（単位シフトレジスタＳＲn）の第２入力端子ＩＮ２へエンドパルスとしての第２制御パルスＳＴｒを入力する必要がある。また逆方向シフトを行う場合には、図５の従来例と同様に、最後段の第２入力端子ＩＮ２にスタートパルスとしての第２制御パルスＳＴｒを入力し、その後、最前段の第１入力端子ＩＮ１エンドパルスとしての第１制御パルスＳＴｎを入力する必要がある。
【０１７５】
つまり、図７や図１２のゲート線駆動回路３０の動作にあっては、従来と同様にスタートパルスとエンドパルスという２種類の制御パルスが必要である。そのため、そのようなゲート線駆動回路３０の動作を制御する駆動制御装置には、スタートパルスの出力回路だけでなく、エンドパルスの出力回路を搭載したものが採用されコスト上昇の問題（上記の第３の問題点）を招いていた。そこで実施の形態１１では、スタートパルスのみで動作可能な双方向シフトレジスタを提案する。
【０１７６】
図２８〜図３０は、実施の形態１１に係るゲート線駆動回路３０の構成を示す図である。図２８のブロック図に示されるように、本実施の形態に係るゲート線駆動回路３０もまた複数段から成る双方向シフトレジスタにより構成されているが、その複数段には、ゲート線ＧＬ１を駆動する最前段の単位シフトレジスタＳＲ1のさらに前段に、第１ダミー段である第１ダミーシフトレジスタＳＲＤ1が設けられ、またゲート線ＧＬnを駆動する最後段の単位シフトレジスタＳＲnのさらに次段に第２ダミー段としての第２ダミーシフトレジスタＳＲＤ2が設けられている。即ち、ゲート線駆動回路３０は、先頭の第１ダミー段および最後尾の第２ダミー段を含む複数段から成っている。第１、第２ダミーシフトレジスタＳＲＤ1、ＳＲＤ2の出力ノードには、単位シフトレジスタＳＲ1〜ＳＲnの負荷容量と同等の容量値を持つ容量素子が、一定電位源（例えばＶＳＳ）との間に負荷容量Ｃ３として設けられる。
【０１７７】
図２８の如く、（第１ダミー段である第１ダミーシフトレジスタＳＲＤ1を除いて）最前段の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１には第１制御パルスＳＴｎが入力され、それよりも後段（単位シフトレジスタＳＲ２〜第２ダミーシフトレジスタＳＲＤ2）の第１入力端子ＩＮ１には自己の前段の出力信号が入力される。そして第１ダミーシフトレジスタＳＲＤ1の第１入力端子ＩＮ１には上記の第２制御パルスＳＴｒが入力される。
【０１７８】
また、（第２ダミー段である第２ダミーシフトレジスタＳＲＤ2を除いて）最後段の第２入力端子ＩＮ２には第２制御パルスＳＴｒが入力され、それよりも前段（単位シフトレジスタＳＲn-1〜第１ダミーシフトレジスタＳＲＤ1）の第２入力端子ＩＮ２には自己の次段の出力信号が入力される。そして第２ダミーシフトレジスタＳＲＤ2の第２入力端子ＩＮ２には上記の第１制御パルスＳＴｎが入力される。
【０１７９】
本実施の形態においては、最前段の単位シフトレジスタＳＲ1、最後段の単位シフトレジスタＳＲn、第１ダミーシフトレジスタＳＲＤ1および第２ダミーシフトレジスタＳＲＤ2は、所定のリセット端子ＲＳＴ１，ＲＳＴ２，ＲＳＴ３，ＳＲＴ４をそれぞれ有している。図２８のように、単位シフトレジスタＳＲ1のリセット端子ＲＳＴ１には、第１ダミーシフトレジスタＳＲＤ1の出力信号Ｄ1が入力され、単位シフトレジスタＳＲnのリセット端子ＲＳＴ２には、第２ダミーシフトレジスタＳＲＤ2の出力信号Ｄ2が入力され、第１ダミーシフトレジスタＳＲＤ1のリセット端子ＲＳＴ３には第１制御パルスＳＴｎが入力され、第２ダミーシフトレジスタＳＲＤ2のリセット端子ＲＳＴ４には第２制御パルスＳＴｒが入力される。これら単位シフトレジスタＳＲ1、単位シフトレジスタＳＲn、第１ダミーシフトレジスタＳＲＤ1および第２ダミーシフトレジスタＳＲＤ2は、それぞれのリセット端子ＲＳＴ１，ＲＳＴ２，ＲＳＴ３，ＳＲＴ４に信号が入力されると、リセット状態（ノードＮ１がＬレベルの状態）になるよう構成されている（詳細は後述する）。
【０１８０】
以下の説明では、ゲート線駆動回路３０を構成するそれぞれの双方向シフトレジスタの各段は、実施の形態１の双方向単位シフトレジスタＳＲ（図８）の構成を有しているものと仮定する。上記のように最前段の単位シフトレジスタＳＲ1、最後段の単位シフトレジスタＳＲn、第１ダミーシフトレジスタＳＲＤ1および第２ダミーシフトレジスタＳＲＤ2は、その他の段とは異なる構成を有しているが、それらもそれぞれ実施の形態１の双方向単位シフトレジスタＳＲの構成を含んでいる。
【０１８１】
図２９は、本実施の形態のゲート線駆動回路３０おける第１ダミーシフトレジスタＳＲＤ1および単位シフトレジスタＳＲ1の具体的な回路図であり、図３０は、単位シフトレジスタＳＲnおよび第２ダミーシフトレジスタＳＲＤ2の具体的な回路図である。
【０１８２】
まず図２９の単位シフトレジスタＳＲ1に注目すると、当該単位シフトレジスタＳＲ1は、トランジスタＱ３に並列にトランジスタＱ３Ｄが接続していることを除いて、図８と同じ構成を有している。当該トランジスタＱ３Ｄのゲートは、前記のリセット端子ＲＳＴ１に接続している。
【０１８３】
同様に、第１ダミーシフトレジスタＳＲＤ1は、トランジスタＱ４に並列にトランジスタＱ４Ｄが接続していることを除いて、図８と同じ構成を有している。当該トランジスタＱ４Ｄのゲートは、前記のリセット端子ＲＳＴ３に接続している。トランジスタＱ４Ｄは、第１ダミーシフトレジスタＳＲＤ1の動作に必須のものではなく、動作の初期段階にそのノードＮ１がＬレベルの状態（リセット状態）になるように設けらたものである。例えばトランジスタＱ４Ｄを設けず、そのままでは初期段階でノードＮ１がＬレベルにならない場合は、当該第１ダミーシフトレジスタＳＲＤ1の出力信号Ｄ1がＨレベルになり、応じて単位シフトレジスタＳＲ1のトランジスタＱ３Ｄがオンして単位シフトレジスタＳＲ1のノードＮ１が充電されるため最初の１フレームは正常な動作が行われない。しかし、その次のフレームからは正常な動作が行われるので、トランジスタＱ４Ｄを設けない場合には、通常動作に先立って１フレーム分のダミーのフレームを設ければよい。
【０１８４】
また図３０の単位シフトレジスタＳＲnに注目すると、当該単位シフトレジスタＳＲnは、トランジスタＱ４に並列にトランジスタＱ４Ｄが接続していることを除いて、図８と同じ構成を有している（即ち、第１ダミーシフトレジスタＳＲＤ1と同じ回路構成である）。当該トランジスタＱ４Ｄのゲートは、前記のリセット端子ＲＳＴ２に接続している。
【０１８５】
同様に、第２ダミーシフトレジスタＳＲＤ2は、トランジスタＱ３に並列にトランジスタＱ３Ｄが接続していることを除いて、図８と同じ構成を有している（即ち、単位シフトレジスタＳＲ1と同じ回路構成である）。当該トランジスタＱ３Ｄのゲートは、前記のリセット端子ＲＳＴ４に接続している。トランジスタＱ３Ｄは、第２ダミーシフトレジスタＳＲＤ2の動作に必須のものではなく、動作の初期段階にそのノードＮ１がＬレベルの状態（リセット状態）になるように設けらたものである。例えばトランジスタＱ３Ｄを設けず、そのままでは初期段階でノードＮ１がＬレベルにならない場合は、当該第２ダミーシフトレジスタＳＲＤ2の出力信号Ｄ2がＨレベルになり、応じて単位シフトレジスタＳＲnのトランジスタＱ４Ｄがオンして単位シフトレジスタＳＲnのノードＮ１が充電されるため最初の１フレームは正常な動作が行われない。しかし、その次のフレームからは正常な動作が行われるので、トランジスタＱ４Ｄを設けない場合には、通常動作に先立って１フレーム分のダミーのフレームを設ければよい。
【０１８６】
本実施の形態に係るゲート線駆動回路３０の動作を説明する。まず、順方向シフトを行う場合の動作を説明する。順方向シフトの場合、電圧信号発生器３２が供給する第１電圧信号ＶｎはＨレベル、第２電圧信号ＶｒはＬレベルに設定される。つまりこの場合、第１ダミーシフトレジスタＳＲＤ1のトランジスタＱ４Ｄおよび第２ダミーシフトレジスタＳＲＤ2のトランジスタＱ４Ｄは、それぞれのノードＮ１を放電するよう動作する。また、説明の簡単のため、単位シフトレジスタＳＲ1〜ＳＲnは、既にリセット状態（ノードＮ１がＬレベルの状態）になっているものとする。
【０１８７】
図３１は本実施の形態に係るゲート線駆動回路３０の順方向シフト時の動作を示すタイミング図である。図３１に示すように、順方向シフトの際には、所定のタイミングでスタートパルスとしての第１制御パルスＳＴｎが、最前段の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力される。それにより単位シフトレジスタＳＲ1は、セット状態（ノードＮ１がＨレベルの状態）になる。一方、第２制御パルスＳＴｒは活性化されずＬレベルに維持される。
【０１８８】
第１制御パルスＳＴｎ（スタートパルス）は、第１ダミーシフトレジスタＳＲＤ1のリセット端子ＲＳＴ３および第２ダミーシフトレジスタＳＲＤ2の第２入力端子ＩＮ２にも入力される。そのため第１ダミーシフトレジスタＳＲＤ1においては、トランジスタＱ４ＤがオンしてノードＮ１がＬレベルになり、当該第１ダミーシフトレジスタＳＲＤ1はリセット状態になる。従って、第１ダミーシフトレジスタＳＲＤ1の出力信号Ｄ1はＬレベルになり、単位シフトレジスタＳＲ1のトランジスタＱ３Ｄはオフになる。
【０１８９】
また、第２ダミーシフトレジスタＳＲＤ2においては、トランジスタＱ４がオンしてノードＮ１がＬレベルになり、当該第２ダミーシフトレジスタＳＲＤ2もリセット状態になる。従って、第２ダミーシフトレジスタＳＲＤ2の出力信号Ｄ2はＬレベルになり、単位シフトレジスタＳＲnのトランジスタＱ４Ｄはオフになる。
【０１９０】
その後は、実施の形態１と同様の順方向シフトの動作により、クロック信号ＣＬＫ，／ＣＬＫに同期して、図３１に示すように単位シフトレジスタＳＲ1〜ＳＲnおよび第２ダミーシフトレジスタＳＲＤ2に順次伝達され、それらの出力信号Ｇ1，Ｇ2，Ｇ3，・・・，Ｇn，Ｄ2が順番にＨレベルになる。
【０１９１】
図３１からも分かるように、第２ダミーシフトレジスタＳＲＤ2の出力信号Ｄ2は、最後段の単位シフトレジスタＳＲnが出力信号Ｇnを出力した直後にＨレベルになる。この出力信号Ｄ2は、単位シフトレジスタＳＲnのリセット端子ＲＳＴ２に入力され、そのトランジスタＱ４Ｄをオンにして当該単位シフトレジスタＳＲnをリセット状態にする。即ち、出力信号Ｄ2は、最後段の単位シフトレジスタＳＲnをリセット状態にするエンドパルスとして機能している。なお、第２ダミーシフトレジスタＳＲＤ2は、次フレームのスタートパルスとしての第１制御パルスＳＴｎによってリセット状態になるため、次フレームにおいても同じように動作可能である。
【０１９２】
このように、本実施の形態に係るゲート線駆動回路３０の順方向シフトの動作には、スタートパルス（第１制御パルスＳＴｎ）のみが必要であり、エンドパルスは不要である。
【０１９３】
次に、逆方向シフトを行う場合の動作を説明する。逆方向シフトの場合、第１電圧信号ＶｎはＬレベル、第２電圧信号ＶｒはＨレベルである。つまりこの場合には、単位シフトレジスタＳＲ1のトランジスタＱ３Ｄおよび第２ダミーシフトレジスタＳＲＤ2のトランジスタＱ３Ｄは、それぞれのノードＮ１を放電するよう動作する。またここでも、単位シフトレジスタＳＲ1〜ＳＲnは、既にリセット状態（ノードＮ１がＬレベルの状態）になっているものとする。
【０１９４】
図３２は、本実施の形態に係るゲート線駆動回路３０の逆方向シフト時の動作を示すタイミング図である。図３２に示すように、逆方向シフトの際には、所定のタイミングでスタートパルスとしての第２制御パルスＳＴｒが、最後段の単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力される。それにより単位シフトレジスタＳＲnは、セット状態（ノードＮ１がＨレベルの状態）になる。一方、第１制御パルスＳＴｎは活性化されずＬレベルに維持される。クロック信号ＣＬＫ，／ＣＬＫは配線接続あるいはクロック発生器３１のプログラム変更により互いに交換される。
【０１９５】
第２制御パルスＳＴｒ（スタートパルス）は、第１ダミーシフトレジスタＳＲＤ1の第１入力端子ＩＮ１および第２ダミーシフトレジスタＳＲＤ2のリセット端子ＲＳＴ４にも入力される。そのため第１ダミーシフトレジスタＳＲＤ1においては、トランジスタＱ３がオンしてノードＮ１がＬレベルになり、当該第１ダミーシフトレジスタＳＲＤ1はリセット状態になる。従って、第１ダミーシフトレジスタＳＲＤ1の出力信号Ｄ1はＬレベルになり、単位シフトレジスタＳＲ1のトランジスタＱ３Ｄはオフになる。
【０１９６】
また、第２ダミーシフトレジスタＳＲＤ2においては、トランジスタＱ３ＤがオンしてノードＮ１がＬレベルになり、当該第２ダミーシフトレジスタＳＲＤ2もリセット状態になる。従って、第２ダミーシフトレジスタＳＲＤ2の出力信号Ｄ2はＬレベルになり、単位シフトレジスタＳＲnのトランジスタＱ４Ｄはオフになる。
【０１９７】
その後は、実施の形態１と同様の逆方向シフトの動作により、クロック信号ＣＬＫ，／ＣＬＫに同期して、図３２に示すように単位シフトレジスタＳＲn〜ＳＲ1および第１ダミーシフトレジスタＳＲＤ1に順次伝達され、それらの出力信号Ｇn，Ｇn-1，Ｇn-2，・・・，Ｇ1，Ｄ1が順番にＨレベルになる。
【０１９８】
図３２からも分かるように、第１ダミーシフトレジスタＳＲＤ1の出力信号Ｄ1は、最前段の単位シフトレジスタＳＲ1が出力信号Ｇ１を出力した直後にＨレベルになる。この出力信号Ｄ1は、単位シフトレジスタＳＲ1のリセット端子ＲＳＴ１に入力され、そのトランジスタＱ３をオンにして当該単位シフトレジスタＳＲ1をリセット状態にする。即ち、出力信号Ｄ1は、最前段の単位シフトレジスタＳＲ1をリセット状態にするエンドパルスとして機能している。なお、第１ダミーシフトレジスタＳＲＤ1は、次フレームのスタートパルスとしての第２制御パルスＳＴｒによってリセット状態になるため、次フレームにおいても同じように動作可能である。
【０１９９】
このように、本実施の形態に係るゲート線駆動回路３０の逆方向シフトの動作にも、スタートパルス（第２制御パルスＳＴｒ）のみが必要であり、エンドパルスは不要である。
【０２００】
以上のように本実施の形態によれば、双方向シフトレジスタにおいて、エンドパルスを用いることなく、スタートパルスのみで順方向シフトおよび逆方向シフトの動作を行うことができる。つまり、ゲート線駆動回路３０の動作を制御する駆動制御装置は、スタートパルスの出力回路のみを有していれば足りるため、コスト上昇の問題（上記の第３の問題点）を解決することができる。
【０２０１】
また上で述べたように、本実施の形態の双方向シフトレジスタの単位シフトレジスタＳＲ1，ＳＲn、第１および第２ダミーシフトレジスタＳＲＤ1，ＳＲＤ2に設けられるトランジスタＱ３ＤあるいはトランジスタＱ４Ｄは、それぞれのノードＮ１を放電する働きをしている。各単位シフトレジスタＳＲのノードＮ１を放電する場合は、それを充電する場合に比べて、駆動能力（電流を流す能力）を大きく確保できる上、高速性が要求とされない。そのため、トランジスタＱ３Ｄ，Ｑ４Ｄのサイズは、トランジスタＱ３，Ｑ４に比べて小さくてよく、例えば１／１０程度であってもよい。またトランジスタＱ３Ｄ，Ｑ４Ｄのサイズが大きい場合にはノードＮ１の寄生容量が大きくなるので、クロック信号ＣＬＫあるいは／ＣＬＫによるノードＮ１を昇圧作用が小さくなってしまう。そのため、トランジスタＱ１の駆動能力の低下を招くため、ある程度小さい方が望ましい。
【０２０２】
以上の説明においては、双方向シフトレジスタの各段が、実施の形態１の単位シフトレジスタＳＲの構成を有するものとしたが、上記したように、本実施の形態に適用される双方向単位シフトレジスタＳＲは、上記の各実施の形態の双方向単位シフトレジスタＳＲのいずれでもよい。
【０２０３】
そのような場合においても、最前段の単位シフトレジスタＳＲ1において、トランジスタＱ３に並列接続するトランジスタＱ３Ｄを設け、最後段の単位シフトレジスタＳＲnにおいて、トランジスタＱ４に並列接続するトランジスタＱ４Ｄを設け、第１ダミーシフトレジスタＳＲＤ1において、トランジスタＱ４に並列接続するトランジスタＱ４Ｄを設け、第２ダミーシフトレジスタＳＲＤ2において、トランジスタＱ３に並列接続するトランジスタＱ３Ｄを設ければよい。
【０２０４】
但し、例えば実施の形態５（図２０）や実施の形態６（図２２）のように、トランジスタＱ３がトランジスタＱ３Ａを介して第１電圧信号端子Ｔ１に接続し、トランジスタＱ４がトランジスタＱ４Ａを介して第２電圧信号端子Ｔ２に接続するような場合には、トランジスタＱ３Ａ，Ｑ４Ａに対しても並列にトランジスタを追加する必要がある。
【０２０５】
図３３および図３４は、本実施の形態のゲート線駆動回路３０の各段に、実施の形態５（図２０）の単位シフトレジスタＳＲを適用した例を示す。図３３のように、最前段の単位シフトレジスタＳＲ1においては、トランジスタＱ３，Ｑ３Ａにそれぞれ並列にトランジスタＱ３Ｄ，Ｑ３ＡＤを設け、その両者のゲートを共にリセット端子ＲＳＴ１に接続させる。第１ダミーシフトレジスタＳＲＤ1においては、トランジスタＱ４，Ｑ４Ａにそれぞれ並列にトランジスタＱ４Ｄ，Ｑ４ＡＤを設け、その両者のゲートを共にリセット端子ＲＳＴ３に接続させる。
【０２０６】
また図３４のように、最後段の単位シフトレジスタＳＲnにおいては、トランジスタＱ４，Ｑ４Ｄに並列にトランジスタＱ４Ｄ，Ｑ４ＡＤを設け、その両者のゲートを共にリセット端子ＲＳＴ２に接続させる。第２ダミーシフトレジスタＳＲＤ2においては、トランジスタＱ３，Ｑ３Ａにそれぞれ並列にトランジスタＱ３Ｄ，Ｑ３Ａを設け、その両者のゲートを共にリセット端子ＲＳＴ４に接続させる。このように構成すれば、上記と同様にスタートパルスのみで、順方向シフトおよび逆方向シフトの動作が可能である。
【０２０７】
またこの場合も、トランジスタＱ３Ｄ，Ｑ３ＡＤ，Ｑ４Ｄ，Ｑ４ＡＤは、それぞれノードＮ１のレベルを放電する働きをするため、それらのサイズは、トランジスタＱ３，Ｑ３Ａ，Ｑ４，Ｑ４Ａに比べて小さくよく、例えば１／１０程度であってもよい。またトランジスタＱ３Ｄ，Ｑ３ＡＤ，Ｑ４Ｄ，Ｑ４ＡＤのサイズが大きい場合にはノードＮ１の寄生容量が大きくなるので、クロック信号ＣＬＫあるいは／ＣＬＫによるノードＮ１を昇圧作用が小さくなり、トランジスタＱ１の駆動能力の低下を招いてしまう。そのため、ある程度小さいほうが望ましい。
【図面の簡単な説明】
【０２０８】
【図１】本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。
【図２】従来の双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。
【図３】従来の双方向単位シフトレジスタの回路図である。
【図４】ゲート線駆動回路の動作を示すタイミング図である。
【図５】双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。
【図６】従来の双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。
【図７】実施の形態１に係るゲート線駆動回路の構成を示すブロック図である。
【図８】実施の形態１に係る双方向単位シフトレジスタの構成を示す回路図である。
【図９】実施の形態１に係る双方向単位シフトレジスタの動作を示すタイミング図である。
【図１０】実施の形態１に係る双方向単位シフトレジスタの動作を説明するための図である。
【図１１】実施の形態１に係る双方向単位シフトレジスタの動作を示すタイミング図である。
【図１２】実施の形態１に係るゲート線駆動回路の変形例を示すブロック図である。
【図１３】実施の形態２に係る双方向単位シフトレジスタの構成を示す回路図である。
【図１４】実施の形態３に係る双方向単位シフトレジスタの構成を示す回路図である。
【図１５】実施の形態４におけるレベル調整回路の変形例を示す回路図である。
【図１６】実施の形態４におけるレベル調整回路の変形例を示す回路図である。
【図１７】実施の形態４におけるレベル調整回路の変形例を示す回路図である。
【図１８】実施の形態４におけるレベル調整回路の変形例を示す回路図である。
【図１９】実施の形態４におけるレベル調整回路の変形例を示す回路図である。
【図２０】実施の形態５に係る双方向単位シフトレジスタの回路図である。
【図２１】実施の形態５に係る双方向単位シフトレジスタの動作を示すタイミング図である。
【図２２】実施の形態６に係る双方向単位シフトレジスタの回路図である。
【図２３】実施の形態６に係る双方向単位シフトレジスタの動作を示すタイミング図である。
【図２４】実施の形態７に係る双方向単位シフトレジスタの回路図である。
【図２５】実施の形態８に係る双方向単位シフトレジスタの回路図である。
【図２６】実施の形態９に係る双方向単位シフトレジスタの回路図である。
【図２７】実施の形態１０に係る双方向単位シフトレジスタの回路図である。
【図２８】実施の形態１１に係る双方向単位シフトレジスタを用いたゲート線駆動回路の構成例を示すブロック図である。
【図２９】実施の形態１１に係るゲート線駆動回路の構成例を示す回路図である。
【図３０】実施の形態１１に係るゲート線駆動回路の構成例を示す回路図である。
【図３１】実施の形態１１に係るゲート線駆動回路の動作を示すタイミング図である。
【図３２】実施の形態１１に係るゲート線駆動回路の動作を示すタイミング図である。
【図３３】実施の形態１１に係るゲート線駆動回路の構成例を示す回路図である。
【図３４】実施の形態１１に係るゲート線駆動回路の構成例を示す回路図である。
【符号の説明】
【０２０９】
３０  ゲート線駆動回路、ＳＲ  単位シフトレジスタ、ＳＲＤ1  第１ダミーシフトレジスタ、ＳＲＤ2  第２ダミーシフトレジスタ、Ｑ１〜Ｑ１２，Ｑ２１〜Ｑ２４，Ｑ３Ａ，Ｑ４Ａ，Ｑ３Ｄ，Ｑ４Ｄ，Ｑ３ＡＤ，Ｑ４ＡＤ  トランジスタ、ＣＫ１  第１クロック端子、ＣＫ２  第２クロック端子、ＩＮ１  第１入力端子、ＩＮ２  第２入力端子、ＯＵＴ  出力端子、ｓ１〜ｓ３  電源端子、Ｔ１  第１電圧信号端子、Ｔ２  第２電圧信号端子、１００  レベル調整回路。
【図１】
2007317288.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007317288.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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