(57)【要約】【課題】ドライエッチングにおける、パターンが密な部分のエッチングレートとその他の部分のエッチングレートとの差を評価することができる半導体装置を提供する。【解決手段】  絶縁膜２上に形成され、互いに離間かつ略平行に配置され、互いが電気的に分離された複数の第１の導体パターンを有する第１のＴＥＧパターン４ｃと、絶縁膜２上に形成され、互いに離間かつ略平行に配置された複数の第２の導体パターン、及び、前記複数の第２の導体パターンを互いに接続する第３の導体パターンを有している第２のＴＥＧパターン４ｅと、いずれかの前記第１の導体パターンに接続された第１の検査用ゲート電極４ａと、第２のＴＥＧパターン４ｅに接続された第２の検査用ゲート電極４ｂと、第１の検査用ゲート電極４ａの下に位置する第１の検査用ゲート絶縁膜３ａと、第２の検査用ゲート電極４ｂの下に位置する第２の検査用ゲート絶縁膜３ｂとを具備する。【選択図】図３
2007116041.tif 000002
【特許請求の範囲】
【請求項１】
モニター用の半導体基板に、第１の開口パターン及び第２の開口パターンを有する絶縁層を形成する工程と、
前記第１の開口パターン内に位置する前記半導体基板に第１の検査用ゲート絶縁膜を形成し、かつ前記第２の開口パターン内に位置する前記半導体基板に第２の検査用ゲート絶縁膜を形成する工程と、
前記絶縁層上、並びに前記第１及び第２の検査用ゲート絶縁膜それぞれ上に、導電膜を形成する工程と、
前記導電膜上にレジストパターンを形成し、該レジストパターンをマスクとして前記導電膜をドライエッチングすることにより、前記第１の検査用ゲート絶縁膜上に位置する第１の検査用ゲート電極、前記第２の検査用ゲート絶縁膜上に位置する第２の検査用ゲート電極、前記絶縁層上に位置していて前記第１の検査用ゲート電極に接続する第１のＴＥＧパターン、及び前記絶縁層上に位置していて前記第２の検査用ゲート電極に接続する第２のＴＥＧパターンそれぞれを形成する工程と、
前記第１及び第２の検査用ゲート電極それぞれに電圧を加えることにより、前記第１及び第２のゲート絶縁膜の耐圧特性を検査する工程と、
を具備し、
前記第１のＴＥＧパターンは、互いに離間かつ略平行に配置され、互いが電気的に分離された複数の第１の導体パターンを有しており、いずれかの前記第１の導体パターンが前記第１の検査用ゲート電極に接続しており、
前記第２のＴＥＧパターンは、互いに離間かつ略平行に配置された複数の第２の導体パターン、及び、前記複数の第２の導体パターンを互いに接続する第３の導体パターンを有している半導体装置の製造方法。
【請求項２】
モニター用の半導体基板に、第１の開口パターン及び第２の開口パターンを有する第１の絶縁層を形成する工程と、
前記第１の開口パターン内に位置する前記半導体基板に第１の検査用ゲート絶縁膜を形成し、かつ前記第２の開口パターン内に位置する前記半導体基板に第２の検査用ゲート絶縁膜を形成する工程と、
前記第１の検査用ゲート絶縁膜上に位置する第１の検査用ゲート電極、及び前記第２の検査用ゲート絶縁膜上に位置する第２の検査用ゲート電極それぞれを形成する工程と、
前記第１の絶縁層、前記第１の検査用ゲート電極、及び第２の検査用ゲート電極それぞれの上又は上方に、第２の絶縁層を形成する工程と、
第２の絶縁層上に導電膜を形成する工程と、
前記導電膜上にレジストパターンを形成し、該レジストパターンをマスクとして前記導電膜をドライエッチングすることにより、第２の絶縁層上に、前記第１の検査用ゲート電極に接続する第１のＴＥＧパターン、及び前記第２の検査用ゲート電極に接続する第２のＴＥＧパターンを形成する工程と、
前記第１及び第２の検査用ゲート電極それぞれに電圧を加えることにより、前記第１及び第２のゲート絶縁膜の耐圧特性を検査する工程と、
を具備し、
前記第１のＴＥＧパターンは、互いに離間かつ略平行に配置され、互いが電気的に分離された複数の第１の導体パターンを有しており、いずれかの前記第１の導体パターンが前記第１の検査用ゲート電極に接続しており、
前記第２のＴＥＧパターンは、互いに離間かつ略平行に配置された複数の第２の導体パターン、及び、前記複数の第２の導体パターンを互いに接続する第３の導体パターンを有している半導体装置の製造方法。
【請求項３】
半導体基板に、第１の開口パターン、第２の開口パターン、及び第３の開口パターンを有する素子分離膜を形成する工程と、
前記第１の開口パターン内に位置する前記半導体基板に第１の検査用ゲート絶縁膜を形成し、前記第２の開口パターン内に位置する前記半導体基板に第２の検査用ゲート絶縁膜を形成し、かつ前記第３の開口パターン内に位置する前記半導体基板に素子用ゲート絶縁膜を形成する工程と、
前記素子分離膜上、前記第１及び第２の検査用ゲート絶縁膜、並びに前記素子用ゲート絶縁膜それぞれ上に、導電膜を形成する工程と、
前記導電膜上にレジストパターンを形成し、該レジストパターンをマスクとして前記導電膜をドライエッチングすることにより、前記第１の検査用ゲート絶縁膜上に位置する第１の検査用ゲート電極、前記第２の検査用ゲート絶縁膜上に位置する第２の検査用ゲート電極、前記素子分離膜上に位置していて前記第１の検査用ゲート電極に接続する第１のＴＥＧパターン、前記素子分離膜上に位置していて前記第２の検査用ゲート電極に接続する第２のＴＥＧパターン、及び前記素子用ゲート絶縁膜上に位置する素子用ゲート電極それぞれを形成する工程と、
前記第１及び第２の検査用ゲート電極それぞれに電圧を加えることにより、前記第１及び第２のゲート絶縁膜の耐圧特性を検査する工程と、
を具備し、
前記第１のＴＥＧパターンは、互いに離間かつ略平行に配置され、互いが電気的に分離された複数の第１の導体パターンを有しており、いずれかの前記第１の導体パターンが前記第１の検査用ゲート電極に接続しており、
前記第２のＴＥＧパターンは、互いに離間かつ略平行に配置された複数の第２の導体パターン、及び、前記複数の第２の導体パターンを互いに接続する第３の導体パターンを有している半導体装置の製造方法。
【請求項４】
半導体基板に、第１の開口パターン、第２の開口パターン、及び第３の開口パターンを有する素子分離膜を形成する工程と、
前記第１の開口パターン内に位置する前記半導体基板に第１の検査用ゲート絶縁膜を形成し、前記第２の開口パターン内に位置する前記半導体基板に第２の検査用ゲート絶縁膜を形成し、かつ前記第３の開口パターン内に位置する前記半導体基板に素子用ゲート絶縁膜を形成する工程と、
前記第１の検査用ゲート絶縁膜上に位置する第１の検査用ゲート電極、前記第２の検査用ゲート絶縁膜上に位置する第２の検査用ゲート電極、及び前記素子用ゲート絶縁膜上に位置する素子用ゲート電極それぞれを形成する工程と、
前記素子分離膜、前記第１の検査用ゲート電極、第２の検査用ゲート電極、及び前記素子用ゲート電極それぞれの上又は上方に、層間絶縁膜を形成する工程と、
層間絶縁膜上に導電膜を形成する工程と、
前記導電膜上にレジストパターンを形成し、該レジストパターンをマスクとして前記導電膜をドライエッチングすることにより、層間絶縁膜上に、前記第１の検査用ゲート電極に接続する第１のＴＥＧパターン、前記第２の検査用ゲート電極に接続する第２のＴＥＧパターン、及び前記素子用ゲート電極に接続する配線それぞれを形成する工程と、
前記第１及び第２の検査用ゲート電極それぞれに電圧を加えることにより、前記第１及び第２のゲート絶縁膜の耐圧特性を検査する工程と、
を具備し、
前記第１のＴＥＧパターンは、互いに離間かつ略平行に配置され、互いが電気的に分離された複数の第１の導体パターンを有しており、いずれかの前記第１の導体パターンが前記第１の検査用ゲート電極に接続しており、
前記第２のＴＥＧパターンは、互いに離間かつ略平行に配置された複数の第２の導体パターン、及び、前記複数の第２の導体パターンを互いに接続する第３の導体パターンを有している半導体装置の製造方法。
【請求項５】
前記第１の導体パターンの相互間隔は、前記第２の導体パターンの相互間隔に略等しい請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１のＴＥＧパターンと前記第２のＴＥＧパターンの間隔は、前記第１の導体パターンの相互間隔、及び前記第３の導体パターンの相互間隔のいずれよりも広い請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
絶縁膜上に形成され、互いに離間かつ略平行に配置され、互いが電気的に分離された複数の第１の導体パターンを有する第１のＴＥＧパターンと、
前記絶縁膜上に形成され、互いに離間かつ略平行に配置された複数の第２の導体パターン、及び、前記複数の第２の導体パターンを互いに接続する第３の導体パターンを有している第２のＴＥＧパターンと、
いずれかの前記第１の導体パターンに接続された第１の検査用ゲート電極と、
前記第２のＴＥＧパターンに接続された第２の検査用ゲート電極と、
前記第１の検査用ゲート電極の下に位置する第１の検査用ゲート絶縁膜と、
前記第２の検査用ゲート電極の下に位置する第２の検査用ゲート絶縁膜と、
を具備する半導体装置。
【請求項８】
前記第１のＴＥＧパターン及び前記第２のＴＥＧパターンは、モニター用の半導体基板に形成されている請求項７に記載の半導体装置。
【請求項９】
前記第１のＴＥＧパターン及び前記第２のＴＥＧパターンは、半導体チップとなる領域を複数有する半導体基板に形成されており、かつ前記複数の半導体チップとなる領域を相互に分離するダイシングラインに位置している請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＥＧ（Test Element Group）を有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、ドライエッチングにおける、パターンが密な部分のエッチングレートとその他の部分のエッチングレートとの差を評価することができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図１３は、従来の半導体装置が有するＴＥＧの構成の一例を説明する為の平面図である。本図に示すＴＥＧは、ドライエッチング時のプラズマダメージを評価するＴＥＧであり、層間絶縁膜１００上に第１の金属配線１０１ａ及び第２の金属配線１０１ｂを形成したものである。
【０００３】
第１の金属配線１０１ａは、層間絶縁膜１００に形成された接続孔（図示せず）を介して検査用トランジスタ（図示せず）のゲート電極に接続されている。また、第２の金属配線１０１ｂは、第１の金属配線１０１ａを囲むように配置されており、層間絶縁膜１００に形成された接続孔（図示せず）を介して、ダイオード（図示せず）に接続されている。検査用トランジスタのゲート絶縁膜の耐圧性を評価することにより、プラズマダメージが評価される。ダイオードに接続された第２の金属配線１０１ｂが配置されることにより、ゲート絶縁膜に加わるプラズマダメージが増幅される（例えば特許文献１参照）。
【特許文献１】特開平１０−７９４０７号公報（図１及び第１０〜第１６段落）
【０００４】
図１４は、絶縁膜１１０上に配線パターンを形成する方法を説明する図である。まず、図１４（Ａ）に示すように、絶縁膜１１０上に導電膜１１２及びレジストパターン１２０を形成する。レジストパターン１２０は複数の直線状のパターンを互いに平行に配置したものである。
【０００５】
次いで、図１４（Ｂ）に示すように、レジストパターン１２０をマスクとして導電膜１１２をドライエッチングする。これにより、導電膜１１２のうちレジストパターン１２０の下方に位置する部分が、互いに平行な直線配線１１２ａになる。なお、直線配線１１２ａの相互間では、エッチングレートが他の部分より遅い。このため、図１４（Ｂ）に示す状態では、直線配線１１２ａは他の部分からは分離されているが、相互間には導電膜１１２の一部が残っているため、互いに電気的に繋がった状態にある。
【０００６】
その後、図１４（Ｃ）に示すように、ドライエッチングを更に進める。これにより、直線配線１１２ａは互いに分離される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
製品となる半導体チップにおいて、トランジスタのゲート電極に接続する配線の周囲には、他の配線が配置されている場合が多い。ゲート電極に接続する配線と他の配線の間隔が狭い場合、図１４で示した場合と同様に、これら配線を形成するときのドライエッチングの過程で、一時的にこれら配線が電気的に接続し、かつ他の導電体から分離された状態（例えば図１４（Ｂ）に示す状態）になる。この状態になった場合、ゲート電極に接続している配線の周囲に位置する配線に加わったプラズマチャージもゲート電極に伝達し、ゲート絶縁膜にダメージを与える。
【０００８】
従って、ドライエッチングにおいて、パターンが密な部分のエッチングレートとその他の部分のエッチングレートとの差を小さくする必要がある。しかし、従来はこれらのエッチングレートの差を評価することができなかった。
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ドライエッチングにおける、パターンが密な部分のエッチングレートとその他の部分のエッチングレートとの差を評価することができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、モニター用の半導体基板に、第１の開口パターン及び第２の開口パターンを有する絶縁層を形成する工程と、
前記第１の開口パターン内に位置する前記半導体基板に第１の検査用ゲート絶縁膜を形成し、かつ前記第２の開口パターン内に位置する前記半導体基板に第２の検査用ゲート絶縁膜を形成する工程と、
前記絶縁層上、並びに前記第１及び第２の検査用ゲート絶縁膜それぞれ上に、導電膜を形成する工程と、
前記導電膜上にレジストパターンを形成し、該レジストパターンをマスクとして前記導電膜をドライエッチングすることにより、前記第１の検査用ゲート絶縁膜上に位置する第１の検査用ゲート電極、前記第２の検査用ゲート絶縁膜上に位置する第２の検査用ゲート電極、前記絶縁層上に位置していて前記第１の検査用ゲート電極に接続する第１のＴＥＧパターン、及び前記絶縁層上に位置していて前記第２の検査用ゲート電極に接続する第２のＴＥＧパターンそれぞれを形成する工程と、
前記第１及び第２の検査用ゲート電極それぞれに電圧を加えることにより、前記第１及び第２のゲート絶縁膜の耐圧特性を検査する工程と、
を具備し、
前記第１のＴＥＧパターンは、互いに離間かつ略平行に配置され、互いが電気的に分離された複数の第１の導体パターンを有しており、いずれかの前記第１の導体パターンが前記第１の検査用ゲート電極に接続しており、
前記第２のＴＥＧパターンは、互いに離間かつ略平行に配置された複数の第２の導体パターン、及び、前記複数の第２の導体パターンを互いに接続する第３の導体パターンを有している。
【００１１】
この半導体装置の製造方法の前記第１及び第２のＴＥＧパターンを形成する工程において、前記第１の導体パターン相互間及び前記第２の導体パターン相互間には、前記導電膜のうち前記レジストパターンに被覆されていない他の部分が除去された後でも、前記導電膜が薄く残る。
【００１２】
その後、ドライエッチングを引き続き行い、薄く残っている導電膜が除去されるが、前記複数の第１の導体パターンそれぞれに生じるプラズマチャージは、前記導電膜が薄く残っている部分を介して前記第１の検査用ゲート電極に伝達し、前記第１の検査用ゲート絶縁膜にダメージを与える。
同様に、前記第２の導体パターン及び前記第３の導体パターンそれぞれにもプラズマチャージが生じるが、これらプラズマチャージは前記第２の検査用ゲート電極に伝達し、前記第２の検査用ゲート絶縁膜にダメージを与える。
【００１３】
なお、薄く残っている前記導電膜が除去された後は、前記第１の検査用ゲート絶縁膜に加わるプラズマダメージは途中から小さくなる。これに対し、前記第２の導体パターン及び前記第３の導体パターンは相互に接続されたままであるため、前記第２の検査用ゲート絶縁膜に加わるプラズマダメージは大きいままである。
【００１４】
従って、前記第１及び第２の検査用ゲート絶縁膜の耐圧の差を評価することにより、前記導電膜をドライエッチングする場合における、パターンが密な部分のエッチングレートと、他の部分のエッチングレートとの差を定量的に評価することができる。
【００１５】
本発明に係る他の半導体装置の製造方法は、モニター用の半導体基板に、第１の開口パターン及び第２の開口パターンを有する第１の絶縁層を形成する工程と、
前記第１の開口パターン内に位置する前記半導体基板に第１の検査用ゲート絶縁膜を形成し、かつ前記第２の開口パターン内に位置する前記半導体基板に第２の検査用ゲート絶縁膜を形成する工程と、
前記第１の検査用ゲート絶縁膜上に位置する第１の検査用ゲート電極、及び前記第２の検査用ゲート絶縁膜上に位置する第２の検査用ゲート電極それぞれを形成する工程と、
前記第１の絶縁層、前記第１の検査用ゲート電極、及び第２の検査用ゲート電極それぞれの上又は上方に、第２の絶縁層を形成する工程と、
第２の絶縁層上に導電膜を形成する工程と、
前記導電膜上にレジストパターンを形成し、該レジストパターンをマスクとして前記導電膜をドライエッチングすることにより、第２の絶縁層上に、前記第１の検査用ゲート電極に接続する第１のＴＥＧパターン、及び前記第２の検査用ゲート電極に接続する第２のＴＥＧパターンを形成する工程と、
前記第１及び第２の検査用ゲート電極それぞれに電圧を加えることにより、前記第１及び第２のゲート絶縁膜の耐圧特性を検査する工程と、
を具備し、
前記第１のＴＥＧパターンは、互いに離間かつ略平行に配置され、互いが電気的に分離された複数の第１の導体パターンを有しており、いずれかの前記第１の導体パターンが前記第１の検査用ゲート電極に接続しており、
前記第２のＴＥＧパターンは、互いに離間かつ略平行に配置された複数の第２の導体パターン、及び、前記複数の第２の導体パターンを互いに接続する第３の導体パターンを有している。
【００１６】
本発明に係る他の半導体装置の製造方法は、半導体基板に、第１の開口パターン、第２の開口パターン、及び第３の開口パターンを有する素子分離膜を形成する工程と、
前記第１の開口パターン内に位置する前記半導体基板に第１の検査用ゲート絶縁膜を形成し、前記第２の開口パターン内に位置する前記半導体基板に第２の検査用ゲート絶縁膜を形成し、かつ前記第３の開口パターン内に位置する前記半導体基板に素子用ゲート絶縁膜を形成する工程と、
前記素子分離膜上、前記第１及び第２の検査用ゲート絶縁膜、並びに前記素子用ゲート絶縁膜それぞれ上に、導電膜を形成する工程と、
前記導電膜上にレジストパターンを形成し、該レジストパターンをマスクとして前記導電膜をドライエッチングすることにより、前記第１の検査用ゲート絶縁膜上に位置する第１の検査用ゲート電極、前記第２の検査用ゲート絶縁膜上に位置する第２の検査用ゲート電極、前記素子分離膜上に位置していて前記第１の検査用ゲート電極に接続する第１のＴＥＧパターン、前記素子分離膜上に位置していて前記第２の検査用ゲート電極に接続する第２のＴＥＧパターン、及び前記素子用ゲート絶縁膜上に位置する素子用ゲート電極それぞれを形成する工程と、
前記第１及び第２の検査用ゲート電極それぞれに電圧を加えることにより、前記第１及び第２のゲート絶縁膜の耐圧特性を検査する工程と、
を具備し、
前記第１のＴＥＧパターンは、互いに離間かつ略平行に配置され、互いが電気的に分離された複数の第１の導体パターンを有しており、いずれかの前記第１の導体パターンが前記第１の検査用ゲート電極に接続しており、
前記第２のＴＥＧパターンは、互いに離間かつ略平行に配置された複数の第２の導体パターン、及び、前記複数の第２の導体パターンを互いに接続する第３の導体パターンを有している。
【００１７】
本発明に係る他の半導体装置の製造方法は、半導体基板に、第１の開口パターン、第２の開口パターン、及び第３の開口パターンを有する素子分離膜を形成する工程と、
前記第１の開口パターン内に位置する前記半導体基板に第１の検査用ゲート絶縁膜を形成し、前記第２の開口パターン内に位置する前記半導体基板に第２の検査用ゲート絶縁膜を形成し、かつ前記第３の開口パターン内に位置する前記半導体基板に素子用ゲート絶縁膜を形成する工程と、
前記第１の検査用ゲート絶縁膜上に位置する第１の検査用ゲート電極、前記第２の検査用ゲート絶縁膜上に位置する第２の検査用ゲート電極、及び前記素子用ゲート絶縁膜上に位置する素子用ゲート電極それぞれを形成する工程と、
前記素子分離膜、前記第１の検査用ゲート電極、第２の検査用ゲート電極、及び前記素子用ゲート電極それぞれの上又は上方に、層間絶縁膜を形成する工程と、
層間絶縁膜上に導電膜を形成する工程と、
前記導電膜上にレジストパターンを形成し、該レジストパターンをマスクとして前記導電膜をドライエッチングすることにより、層間絶縁膜上に、前記第１の検査用ゲート電極に接続する第１のＴＥＧパターン、前記第２の検査用ゲート電極に接続する第２のＴＥＧパターン、及び前記素子用ゲート電極に接続する配線それぞれを形成する工程と、
前記第１及び第２の検査用ゲート電極それぞれに電圧を加えることにより、前記第１及び第２のゲート絶縁膜の耐圧特性を検査する工程と、
を具備し、
前記第１のＴＥＧパターンは、互いに離間かつ略平行に配置され、互いが電気的に分離された複数の第１の導体パターンを有しており、いずれかの前記第１の導体パターンが前記第１の検査用ゲート電極に接続しており、
前記第２のＴＥＧパターンは、互いに離間かつ略平行に配置された複数の第２の導体パターン、及び、前記複数の第２の導体パターンを互いに接続する第３の導体パターンを有している。
【００１８】
上記したそれぞれの半導体装置の製造方法において、前記第１の導体パターンの相互間隔は、前記第２の導体パターンの相互間隔に略等しいのが好ましい。また、前記第１のＴＥＧパターンと前記第２のＴＥＧパターンの間隔は、前記第１の導体パターンの相互間隔、及び前記第３の導体パターンの相互間隔のいずれよりも広いのが好ましい。
【００１９】
本発明に係る半導体装置は、絶縁膜上に形成され、互いに離間かつ略平行に配置され、互いが電気的に分離された複数の第１の導体パターンを有する第１のＴＥＧパターンと、
前記絶縁膜上に形成され、互いに離間かつ略平行に配置された複数の第２の導体パターン、及び、前記複数の第２の導体パターンを互いに接続する第３の導体パターンを有している第２のＴＥＧパターンと、
いずれかの前記第１の導体パターンに接続された第１の検査用ゲート電極と、
前記第２のＴＥＧパターンに接続された第２の検査用ゲート電極と、
前記第１の検査用ゲート電極の下に位置する第１の検査用ゲート絶縁膜と、
前記第２の検査用ゲート電極の下に位置する第２の検査用ゲート絶縁膜とを具備する。
【００２０】
前記第１のＴＥＧパターン及び前記第２のＴＥＧパターンは、モニター用の半導体基板に形成されているのが好ましい。また、前記第１のＴＥＧパターン及び前記第２のＴＥＧパターンは、半導体チップとなる領域を複数有する半導体基板に形成されており、かつ前記複数の半導体チップとなる領域を相互に分離するダイシングラインに位置しているのが好ましい。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の第１の実施形態について説明する。本実施形態は、ポリシリコン膜をパターニングする時のプラズマチャージを評価できる半導体装置の製造方法である。
【００２２】
本実施形態において、シリコンウェハ１はモニター用のウェハである。図１（Ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の平面図である。図１（Ｂ）は図１（Ａ）のＡ−Ａ断面図である。図２（Ａ）及び（Ｂ）は、それぞれ図１（Ａ）のＢ−Ｂ断面図及びＣ−Ｃ断面図である。図３（Ａ）は、図１及び図２の次の工程を説明する為の平面図であり、図３（Ｂ）、図４（Ａ）及び図４（Ｂ）は、それぞれ図３（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面図及びＣ−Ｃ断面図である。図５（Ａ）及び（Ｂ）は図３の次の工程を説明する為の断面図であり、それぞれ図３（Ａ）のＢ−Ｂ断面図及びＣ−Ｃ断面図に相当する。
【００２３】
まず、図１及び図２の各図に示すように、シリコンウェハ１にウェル１ａ,１ｂを形成する。次いで、シリコンウェハ１上に溝を形成し、この溝に素子分離膜２（例えば酸化シリコン膜）を埋め込む。素子分離膜２には、ウェル１ａ,１ｂそれぞれ上に位置する２つの開口パターンが形成されている。次いで、シリコンウェハ２を熱酸化する。これにより、ウェル１ａ，１ｂそれぞれには第１の検査用ゲート絶縁膜３ａ及び第２の検査用ゲート絶縁膜３ｂが形成される。
【００２４】
次いで、素子分離膜２、第１の検査用ゲート絶縁膜３ａ、及び第２の検査用ゲート絶縁膜３ｂそれぞれ上に、ポリシリコン膜４をＣＶＤ法により形成する。次いで、ポリシリコン膜４上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜４上には、第１のＴＥＧパターンを形成するためのレジストパターン２１、及び第２のＴＥＧパターンを形成するためのレジストパターン２２が形成される。
【００２５】
レジストパターン２１は、素子分離膜２の上方に位置していて互いに平行に配置された複数の直線パターン２１ａ、第１の検査用ゲート絶縁膜３ａを介して直線パターン２１ａの反対側に配置された長方形パターン２１ｂ、及び第１の検査用ゲート絶縁膜３ａの上方を通る直線パターン２１ｃを有している。直線パターン２１ｃは、一端が直線パターン２１ａの一つの端部に接続しおり、他端が長方形パターン２１ｂに接続している。
【００２６】
レジストパターン２２は、素子分離膜２の上方に位置していて互いに平行に配置された複数の直線パターン２２ａ、直線パターン２２ａの端部を相互に接続する直線パターン２２ｂ、第２の検査用ゲート絶縁膜３ｂを介して直線パターン２２ａ，２２ｂの反対側に配置された長方形パターン２２ｃ、及び第２の検査用ゲート絶縁膜３ｂの上方を通る直線パターン２２ｄを有している。直線パターン２２ｄは、一端が直線パターン２２ｂに接続しており、他端が長方形パターン２１ｂに接続している。
【００２７】
なお、直線パターン２２ａの幅Ｌ２は直線パターン２１ａの幅Ｌ１に等しく、直線パターン２２ａの相互間隔Ｓ２は直線パターン２１ａの相互間隔Ｓ１に等しい。これら幅及び相互間隔は、設計ルール上の最小値であるのが好ましい。また、レジストパターン２１，２２の相互間隔は、幅Ｌ１より広い。
【００２８】
次いで、図３及び図４の各図に示すように、レジストパターン２１，２２をマスクとしてポリシリコン膜４をドライエッチングする。これにより、ポリシリコン膜４はパターニングされ、直線パターン２１ａの下に位置する第１のＴＥＧパターン４ｃ、及び直線パターン２２ａ，２２ｂの下に位置する第２のＴＥＧパターン４ｅが形成される。
【００２９】
また、本処理によって、長方形パターン２１ｂの下に位置するパッド４ｄ、直線パターン２１ｃの下すなわち第１の検査用ゲート絶縁膜３ａ上に位置する第１の検査用ゲート電極４ａ、長方形パターン２２ｃの下に位置するパッド４ｇ、及び直線パターン２２ｄの下すなわち第２の検査用ゲート絶縁膜３ｂ上に位置する第２の検査用ゲート電極４ｂも形成される。
【００３０】
第１のＴＥＧパターン４ｃは、複数の直線パターンを並列に並べた形状であるが、直線パターンの一つは、一端が第１の検査用ゲート電極４ａの一端に接続されている。第１の検査用ゲート電極４ａの他端はパッド４ｄに接続している。
【００３１】
第２のＴＥＧパターン４ｅは、複数の直線パターンを並列に並べ、これら直線パターンの端部を互いに接続した形状である。第２の検査用ゲート電極４ｂは、一端が第２のＴＥＧパターン４ｅに接続しており、他端がパッド４ｇに接続している。
【００３２】
なお、図３及び図４の各図は、ドライエッチング終了の少し前の状態を示しているが、この状態では、図４（Ａ）に示すように、第１のＴＥＧパターン４ｃが有する複数の直線パターン相互間には、薄いポリシリコン膜４が残っている。また、図４（Ｂ）に示すように、第２のＴＥＧパターン４ｅも、互いに平行な複数の直線パターン相互間にポリシリコン膜４が薄く残っている。これは、パターンが密な部分のエッチングレートが他の部分のエッチングレートと比較して遅いためである。
【００３３】
その後、図５（Ａ）及び（Ｂ）に示すように、ドライエッチングを引き続き行い、薄く残っているポリシリコン膜４を除去する。この処理において、第１のＴＥＧパターン４ｃを構成する複数の直線パターンそれぞれにはプラズマチャージが生じるが、これらプラズマチャージは、ポリシリコン膜４が薄く残っている部分を介して第１の検査用ゲート電極４ａに伝達し、第１の検査用ゲート電極４ａの下に位置する第１の検査用ゲート絶縁膜３ａにダメージを与える。
【００３４】
同様に、第２のＴＥＧパターン４ｅを構成する複数の直線パターンそれぞれにもプラズマチャージが生じるが、これらプラズマチャージは第２の検査用ゲート電極４ｂの下に位置する第２の検査用ゲート絶縁膜３ｂにダメージを与える。
【００３５】
薄く残っているポリシリコン膜４が除去された後は、第１のＴＥＧパターン４ｃを構成する複数の直線パターンは相互に切り離されるため、第１の検査用ゲート絶縁膜３ａに加わるプラズマダメージは小さくなる。これに対し、第２のＴＥＧパターン４ｅを構成する複数の直線パターンは相互に接続されたままであるため、第２の検査用ゲート絶縁膜３ｂに加わるプラズマダメージは大きいままである。
【００３６】
その後、各レジストパターンを除去する。そして、パッド４ｄ，４ｇそれぞれにプローブ端子を接続する。そして、第１の検査用ゲート電極４ａ及び第２の検査用ゲート電極４ｂそれぞれに電圧を印加して、第１の検査用ゲート絶縁膜３ａが絶縁破壊する電圧、及び第２の検査用ゲート絶縁膜３ｂが絶縁破壊する電圧それぞれを検査する。
【００３７】
上記したように、第１の検査用ゲート絶縁膜３ａに加わるプラズマダメージと、第２の検査用ゲート絶縁膜３ｂに加わるプラズマダメージは、互いに平行な複数の直線パターン相互間に薄く残っているポリシリコン膜４が除去された後に、異なってくる。従って、本実施形態によれば、第１の検査用ゲート絶縁膜３ａが絶縁破壊する電圧、及び第２の検査用ゲート絶縁膜３ｂが絶縁破壊する電圧には、複数の直線パターンが相互に切り離された後の時間に応じた差が生じる。
【００３８】
このため、本実施形態によれば、第１の検査用ゲート絶縁膜３ａが絶縁破壊する電圧、及び第２の検査用ゲート絶縁膜３ｂが絶縁破壊する電圧の差を測定することにより、ポリシリコン膜をドライエッチングする場合における、パターンが密な部分のエッチングレートと、他の部分のエッチングレートとの差を定量的に評価することができる。
【００３９】
従って、幅Ｌ１，Ｌ２及び間隔Ｓ１，Ｓ２が異なる複数種類の第１のＴＥＧパターン４ｃ及び第２のＴＥＧパターン４ｅを製品形成時のドライエッチング条件で形成し、第１及び第２の検査用ゲート絶縁膜３ａ，３ｂの耐圧性を評価することにより、このドライエッチング条件において、ポリシリコン配線パターンの幅及び間隔をいずれの値にすれば、パターンが密な部分のエッチングレートと、他の部分のエッチングレートとの差が小さくなるかを評価できる。
【００４０】
また、幅Ｌ１，Ｌ２及び間隔Ｓ１，Ｓ２を変更しないでポリシリコン膜４のドライエッチング条件を変えることにより、互いに平行な複数の直線パターン相互間のエッチングレートと、他の部分のエッチングレートとの差が小さいエッチング条件を見出すことができる。
【００４１】
図６（Ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の平面図であり、図６（Ｂ）は図６（Ａ）のＡ−Ａ断面図である。図７（Ａ）及び（Ｂ）は、それぞれ図６（Ａ）のＢ−Ｂ断面図及びＣ−Ｃ断面図である。図８（Ａ）は、図６及び図７の次の工程を説明する為の平面図であり、図８（Ｂ）、図９（Ａ）、及び図９（Ｂ）は、それぞれ図８（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面図、及びＣ−Ｃ断面図である。図１０（Ａ）及び（Ｂ）は図８及び図９の次の工程を説明する為の断面図であり、それぞれ図８（Ａ）のＢ−Ｂ断面図及びＣ−Ｃ断面図に相当する。
以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４２】
まず、図６及び図７の各図に示すように、シリコンウェハ１にウェル１ａ，１ｂ、素子分離膜２、第１及び第２の検査用ゲート絶縁膜３ａ，３ｂ、及び第１及び第２の検査用ゲート電極４ａ，４ｂを形成する。なお、第１の実施形態に示した第１及び第２のＴＥＧパターン４ｃ，４ｅ及びパッド４ｄ，４ｇは形成されない。
【００４３】
次いで、素子分離膜２、第１及び第２の検査用ゲート絶縁膜３ａ，３ｂ、並びに第１及び第２の検査用ゲート電極４ａ，４ｂそれぞれを含む全面上に、層間絶縁膜１０をＣＶＤ法により形成する。次いで、層間絶縁膜１０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜１０上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜１０をエッチングする。これにより、層間絶縁膜１０には、第１の検査用ゲート電極４ａ上に位置する２つの接続孔、及び第２の検査用ゲート電極４ｂ上に位置する２つの接続孔が形成される。
その後、レジストパターンを除去する。
【００４４】
次いで、層間絶縁膜１０上及び各接続孔の中に、タングステン膜をＣＶＤ法により形成する。次いで、層間絶縁膜１０上に位置するタングステン膜をＣＭＰ法により研磨除去する。これにより、層間絶縁膜１０には、第１の検査用ゲート電極４ａ上に位置するタングステンプラグ１１ａ，１１ｂ、及び第２の検査用ゲート電極４ｂ上に位置するタングステンプラグ１１ｃ，１１ｄが埋め込まれる。
【００４５】
次いで、層間絶縁膜１０上及び各タングステンプラグ上を含む全面上に、Ａｌ合金膜１２をスパッタリング法により形成する。次いで、Ａｌ合金膜１２上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜１２上には直線状の複数のレジストパターン２３ａ、長方形のレジストパターン２３ｂ，２４ａ、直線状の複数のレジストパターン２４ｂ、及び直線状のレジストパターン２４ｃが形成される。
【００４６】
複数のレジストパターン２３ａは互いに略平行かつ離間して配置されている。レジストパターン２３ａの一つは、端部がタングステンプラグ１１ａ上に位置している。レジストパターン２３ｂ，２４ａは、それぞれタングステンプラグ１１ｂ，１１ｃ上に位置している。複数のレジストパターン２４ｂは互いに略平行かつ離間して配置されている。レジストパターン２４ｃは、レジストパターン２４ｂに略直交する方向に配置されており、複数のレジストパターン２４ｂの端部を互いに接続している。レジストパターン２４ｃの下にはタングステンプラグ１１ｄが位置している。
【００４７】
なお、レジストパターン２３ａの幅Ｌ３及び相互間隔Ｓ３は、レジストパターン２４ｂの幅Ｌ４及び相互間隔Ｓ４に略等しい。これら幅及び相互間隔は、設計ルール上の最小値であるのが好ましい。また、レジストパターン２３ａとレジストパターン２４ｂの間隔は、Ｌ３より広い。
【００４８】
次いで、図８及び図９の各図に示すように、レジストパターン２３ａ，２３ｂ，２４ａ〜２４ｃをマスクとしてＡｌ合金膜１２をエッチングする。これにより、Ａｌ合金膜１２はパターニングされ、レジストパターン２３ａの下に位置する第１のＴＥＧパターン１２ａ、及びレジストパターン２４ｂ，２４ｃの下に位置する第２のＴＥＧパターン１２ｄが形成される。また、本処理によって、レジストパターン２３ｂの下すなわちタングステンプラグ１１ｂ上に位置するパッド１２ｂ、及びレジストパターン２４ａの下すなわちタングステンプラグ１１ｃ上に位置するパッド１２ｃが形成される。
【００４９】
第１のＴＥＧパターン１２ａは、複数の直線パターンを並列に並べた形状であるが、直線パターンの一つはタングステンプラグ１１ａを介して第１の検査用ゲート電極４ａに接続している。第１の検査用ゲート電極４ａは、タングステンプラグ１１ｂを介してパッド１２ｂにも接続している。
【００５０】
第２のＴＥＧパターン１２ｄは、複数の直線パターンを並列に並べ、これら直線パターンの端部を互いに接続した形状である。第２のＴＥＧパターン１２ｄは、タングステンプラグ１１ｄを介して第２の検査用ゲート電極４ｂに接続している。第２の検査用ゲート電極４ｂは、タングステンプラグ１１ｃを介してパッド１２ｃに接続している。
【００５１】
なお、図８及び図９の各図は、ドライエッチング終了の少し前の状態を示しているが、この状態では、図９（Ａ），（Ｂ）に示すように、第１のＴＥＧパターン１２ａ及び第２のＴＥＧパターン１２ｄは、複数の直線パターン相互間に薄いＡｌ合金膜１２が残っている。
【００５２】
その後、図１０（Ａ）及び（Ｂ）に示すように、ドライエッチングを引き続き行い、薄く残っているＡｌ合金膜１２を除去する。この処理において、第１のＴＥＧパターン１２ａを構成する複数の直線パターンそれぞれに生じるプラズマチャージは、Ａｌ合金膜１２が薄く残っている部分及びタングステンプラグ１１ａを介して第１の検査用ゲート電極４ａに伝達し、第１の検査用ゲート絶縁膜３ａにダメージを与える。
【００５３】
同様に、第２のＴＥＧパターン１２ｄを構成する複数の直線パターンそれぞれにもプラズマチャージが生じるが、これらプラズマチャージはタングステンプラグ１１ｄを介して第２の検査用ゲート電極４ｂに伝達し、第２の検査用ゲート電極４ｂの下に位置する第２の検査用ゲート絶縁膜３ｂにダメージを与える。
【００５４】
なお、薄く残っているＡｌ合金膜１２が除去された後は、第１のＴＥＧパターン１２ａを構成する複数の直線パターンは相互に切り離されるため、第１の検査用ゲート絶縁膜３ａに加わるプラズマダメージは途中から小さくなる。これに対し、第２のＴＥＧパターン１２ｄを構成する複数の直線パターンは相互に接続されたままであるため、第２の検査用ゲート絶縁膜３ｂに加わるプラズマダメージは大きいままである。
【００５５】
その後、各レジストパターンを除去する。そして、パッド１２ｂ，１２ｃそれぞれにプローブ端子を接続する。そして、タングステンプラグ１１ｂ，１１ｃを介して第１の検査用ゲート電極４ａ及び第２の検査用ゲート電極４ｂそれぞれに電圧を印加し、第１の検査用ゲート絶縁膜３ａが絶縁破壊する電圧、及び第２の検査用ゲート絶縁膜３ｂが絶縁破壊する電圧それぞれを検査する。
【００５６】
このように、本実施形態によれば、第１の実施形態と同様に、第１の検査用ゲート絶縁膜３ａが絶縁破壊する電圧、及び第２の検査用ゲート絶縁膜３ｂが絶縁破壊する電圧の差を測定することにより、Ａｌ合金膜をエッチングする場合における、パターンが密な部分のエッチングレートと、他の部分のエッチングレートとの差を定量的に評価することができる。
【００５７】
従って、幅Ｌ３，Ｌ４及び間隔Ｓ３，Ｓ４が異なる複数種類の第１のＴＥＧパターン１２ａ及び第２のＴＥＧパターン１２ｄを、実際の製品形成工程と同一条件で形成し、第１及び第２の検査用ゲート絶縁膜３ａ，３ｂの耐圧性を評価することにより、この条件において、Ａｌ合金配線の幅及び間隔をいずれの値にすれば、パターンが密な部分のエッチングレートと、他の部分のエッチングレートとの差が小さくなるかを評価できる。
【００５８】
また、幅Ｌ１，Ｌ２及び間隔Ｓ１，Ｓ２を変更しないでＡｌ合金膜１２のドライエッチング条件を変えることにより、Ａｌ合金膜をドライエッチングする場合における、パターンが密な部分のエッチングレートと、他の部分のエッチングレートとの差が小さいエッチング条件を見出すことができる。
【００５９】
図１１は、本発明の第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、半導体チップとなる領域にトランジスタのゲート絶縁膜及びゲート電極を形成すると同時に、半導体チップとなる領域を相互に分離するダイシングラインに、第１の実施形態で示した第１及び第２のＴＥＧを形成する方法である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６０】
本方法において形成される半導体装置において、半導体チップとなる領域には素子分離膜２、ウェル１ｃ、素子用ゲート絶縁膜３ｃ及び素子用ゲート電極４ｈが形成されている。これらはそれぞれウェル１ａ，１ｂ、第１及び第２の検査用ゲート絶縁膜３ａ，３ｂ、並びに第１及び第２の検査用ゲート電極４ａ，４ｂと同一工程で形成される。なお、素子用ゲート電極４ｈ上には、ポリシリコン膜をドライエッチングするときのマスクであるレジストパターン２５が形成されている。レジストパターン２５は、レジストパターン２１，２２と同一工程で形成される。
【００６１】
素子用ゲート電極４ｈ、並びに第１及び第２の検査用ゲート電極４ａ，４ｂが形成される工程では、第１のＴＥＧ用パターン４ｃ、第２のＴＥＧ用パターン４ｅ、及びパッド４ｄ，４ｇが形成される。
従って、本実施形態によれば、第１の実施形態と同一の方法で第１及び第２の検査用ゲート絶縁膜３ａ，３ｂの耐圧を調べることにより、素子用ゲート電極４ｈを形成するときのドライエッチング条件において、直線パターン相互間のエッチングレートと他の部分のエッチングレートとの差が大きいか否かを判断することができる。
【００６２】
図１２は、本発明の第４の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、半導体チップとなる領域にＡｌ合金配線を形成すると同時に、半導体チップとなる領域を相互に分離するダイシングラインに第２の実施形態で示した第１及び第２のＴＥＧを形成する方法である。Ａｌ合金配線は、第３の実施形態で示したトランジスタのゲート電極に接続している。以下、第２又は第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６３】
本方法によって形成される半導体装置において、半導体チップとなる領域には素子分離膜２、ウェル１ｃ、素子用ゲート絶縁膜３ｃ、素子用ゲート電極４ｈ、ソース及びドレインとなる不純物領域（図示せず）、層間絶縁膜１０、層間絶縁膜１０に埋め込まれたタングステンプラグ１１ｅ、及びＡｌ合金配線１２ｅが形成されている。
【００６４】
これらは、不純物領域を除いて、それぞれウェル１ａ，１ｂ、第１及び第２の検査用ゲート絶縁膜３ａ，３ｂ、第１及び第２の検査用ゲート電極４ａ，４ｂ、タングステンプラグ１１ａ〜１１ｄを形成する工程、並びに第１及び第２のＴＥＧパターン１２ａ，１２ｄを形成する工程と同一工程で形成される。ソース及びドレインとなる不純物領域は、素子用ゲート電極４ｈを形成した後、かつ層間絶縁膜１０を形成する前に、素子分離膜２及び素子用ゲート電極４ｈをマスクとしてシリコンウェハ１に不純物を導入することにより形成される。
なお、Ａｌ合金配線１２ｅ上には、Ａｌ合金膜をドライエッチングするときのマスクであるレジストパターン２６が形成されている。レジストパターン２６は、レジストパターン２３，２４と同一工程で形成される。
【００６５】
上記したように、Ａｌ合金配線１２ｅが形成される工程では、第１のＴＥＧ用パターン１２ａ、第２のＴＥＧ用パターン１２ｄ、及びパッド１２ｂ，１２ｃが形成される。
従って、本実施形態によれば、第２の実施形態と同一の方法で第１及び第２の検査用ゲート絶縁膜３ａ，３ｂの耐圧を調べることにより、Ａｌ合金配線１２ｅを形成するときのドライエッチング条件において、直線パターン相互間のエッチングレートと他の部分のエッチングレートとの差が大きいか否かを判断することができる。
【００６６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第１の実施形態においてポリシリコン膜４の代わりにポリシリコン膜とモリブデンシリサイド膜の積層膜、又はポリシリコン膜とタングステンシリサイド膜の積層膜を用いてもよい。また、シリコンウェハ１の代わりにガラス基板を用いることにより、液晶の表示を制御する薄膜トランジスタの形成工程における評価を行うこともできる。
【図面の簡単な説明】
【００６７】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図２】（Ａ）は図１（Ａ）のＢ−Ｂ断面図、（Ｂ）は図１（Ａ）のＣ−Ｃ断面図。
【図３】（Ａ）は図１及び図２の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図４】（Ａ）は図３（Ａ）のＢ−Ｂ断面図、（Ｂ）は図３（Ａ）のＣ−Ｃ断面図。
【図５】（Ａ），（Ｂ）は図３及び図４の次の工程を説明する為の断面図。
【図６】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図７】（Ａ）は図６（Ａ）のＢ−Ｂ断面図、（Ｂ）は図６（Ａ）のＣ−Ｃ断面図。
【図８】（Ａ）は図６及び図７の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図９】（Ａ）は図８（Ａ）のＢ−Ｂ断面図、（Ｂ）は図８（Ａ）のＣ−Ｃ断面図。
【図１０】（Ａ），（Ｂ）は図８及び図９の次の工程を説明する為の断面図。
【図１１】第３の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図１２】第４の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図１３】従来の半導体装置が有するＴＥＧの構成の一例を説明する為の平面図。
【図１４】各図は、絶縁膜１１０上に配線パターンを形成する方法を説明する図。
【符号の説明】
【００６８】
１…シリコンウェハ、１ａ，１ｂ，１ｃ…ウェル、２…素子分離膜、３ａ…第１の検査用ゲート絶縁膜、３ｂ…第２の検査用ゲート絶縁膜、３ｃ…素子用ゲート絶縁膜、４…ポリシリコン膜、４ａ…第１の検査用ゲート電極、４ｂ…第２の検査用ゲート電極、４ｃ，１２ａ…第１のＴＥＧパターン、４ｄ，４ｇ，１２ｂ，１２ｃ…パッド、４ｅ，１２ｄ…第２のＴＥＧパターン、４ｈ…素子用ゲート電極、１０…層間絶縁膜、１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ…タングステンプラグ、１２…Ａｌ合金膜、１２ｅ…Ａｌ合金配線、２１，２２，２３，２４，２５，２６…レジストパターン
【図１】
2007116041.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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