(57)【要約】【課題】挿入パターンに対する制限をより少なくして、最小ランの連続を所定の回数に制限することができるようにする。【解決手段】チャネルビット列から、特定規則逆変換パターン検出部202が偶奇性保存違反符号パターンを検出し、最小ラン連続制限逆変換パターン検出部203が偶奇性保存符号パターンを検出する。チャネルビット列変換部204は、偶奇性保存違反符号パターンを、対応する偶奇性保存違反データパターンを個別に変換することで生成される偶奇性保存違反個別変換符号パターンに変換し、偶奇性保存符号パターンを偶奇性保存個別変換符号パターンに変換する。逆変換パターン処理部205は、偶奇性保存違反個別変換符号パターンを、対応する偶奇性保存違反データパターンに逆変換し、偶奇性保存個別変換符号パターンを、対応する偶奇性保存違反データパターンに逆変換する。本発明は例えば光ディスクを再生する場合に利用することができる。【選択図】図３
2007213658.tif 000002
【特許請求の範囲】
【請求項１】
最小ランがｄ（ｄ＞０）、最大ランがｋであり、基本符号語長がｎビットの可変長符号(d,k;m,n;r)（最大拘束長ｒ＞１）を、基本データ長がｍビットのデータに変換する復調装置において、
入力された符号語列から偶奇性保存違反符号パターンを検出する第１の検出手段と、
入力された前記符号語列から偶奇性保存符号パターンを検出する第２の検出手段と、
検出された前記偶奇性保存違反符号パターンを、それに対応する偶奇性保存違反データパターンを個別に変換することで生成される偶奇性保存違反個別変換符号パターンに変換するとともに、検出された前記偶奇性保存符号パターンを、それに対応する偶奇性保存データパターンを個別に変換することで生成される偶奇性保存個別変換符号パターンに変換する変換手段と、
前記偶奇性保存違反個別変換符号パターンを、対応する前記偶奇性保存違反データパターンに逆変換するとともに、前記偶奇性保存個別変換符号パターンを、対応する前記偶奇性保存データパターンに逆変換する逆変換手段と
を備える復調装置。
【請求項２】
前記逆変換手段は、基礎符号パターンとそれに対応付けられた基礎データパターンを有する復調テーブルに従って、前記変換手段により変換された前記偶奇性保存違反個別変換符号パターンまたは前記偶奇性保存個別変換符号パターンを、前記偶奇性保存違反データパターンまたは前記偶奇性保存データパターンに逆変換する
請求項１に記載の復調装置。
【請求項３】
前記偶奇性保存違反符号パターンと前記偶奇性保存符号パターンは、前記最小ランの連続をＮ（Ｎ＞０）回以下に制限するように決定されている最小ラン連続制限パターンである
請求項２に記載の復調装置。
【請求項４】
少なくとも１つの前記最小ラン連続制限パターンの符号パターンを一部に含む符号パターンを検出する第３の検出手段と、
１つの前記最小ラン連続制限パターンの符号パターンを一部に含む符号パターンが検出されたかどうかの結果を用いて、前記復調テーブルの第１の部分または第２の部分に従って変換されたデータ列のいずれかを選択する選択手段と
をさらに備える請求項３に記載の復調装置。
【請求項５】
前記選択手段により選択されたデータ列から、所定の位置に挿入されている同期パターンまたはDSV制御ビットを取り除き、データビットを取り出す取出手段をさらに備える
請求項４に記載の復調装置。
【請求項６】
入力された信号から前記符号語列を作成する符号語列化手段をさらに備える
請求項１に記載の復調装置。
【請求項７】
入力された前記符号語列から、所定の位置に挿入されている同期パターンを検出する同期パターン検出手段をさらに備える
請求項１に記載の復調装置。
【請求項８】
前記復調テーブルは、前記最大ランをＭ（Ｍ＞０）に制限するように決定されている符号パターンとそれに対応付けられたデータパターンとをさらに有する
請求項２に記載の復調装置。
【請求項９】
最小ランがｄ（ｄ＞０）、最大ランがｋであり、基本符号語長がｎビットの可変長符号(d,k;m,n;r)（最大拘束長ｒ＞１）を、基本データ長がｍビットのデータに変換する復調方法において、
入力された符号語列から偶奇性保存違反符号パターンを検出する第１の検出ステップと、
入力された前記符号語列から偶奇性保存符号パターンを検出する第２の検出ステップと、
検出された前記偶奇性保存違反符号パターンを、それに対応する偶奇性保存違反データパターンを個別に変換することで生成される偶奇性保存違反個別変換符号パターンに変換するとともに、検出された前記偶奇性保存符号パターンを、それに対応する偶奇性保存データパターンを個別に変換することで生成される偶奇性保存個別変換符号パターンに変換する変換ステップと、
前記偶奇性保存違反個別変換符号パターンを、対応する前記偶奇性保存違反データパターンに逆変換するとともに、前記偶奇性保存個別変換符号パターンを、対応する前記偶奇性保存データパターンに逆変換する逆変換ステップと
を備える復調方法。
【請求項１０】
最小ランがｄ（ｄ＞０）、最大ランがｋであり、基本符号語長がｎビットの可変長符号(d,k;m,n;r)（最大拘束長ｒ＞１）を、基本データ長がｍビットのデータに変換するプログラムにおいて、
入力された符号語列から偶奇性保存違反符号パターンを検出する第１の検出ステップと、
入力された前記符号語列から偶奇性保存符号パターンを検出する第２の検出ステップと、
検出された前記偶奇性保存違反符号パターンを、それに対応する偶奇性保存違反データパターンを個別に変換することで生成される偶奇性保存違反個別変換符号パターンに変換するとともに、検出された前記偶奇性保存符号パターンを、それに対応する偶奇性保存データパターンを個別に変換することで生成される偶奇性保存個別変換符号パターンに変換する変換ステップと、
前記偶奇性保存違反個別変換符号パターンを、対応する前記偶奇性保存違反データパターンに逆変換するとともに、前記偶奇性保存個別変換符号パターンを、対応する前記偶奇性保存データパターンに逆変換する逆変換ステップと
をコンピュータに実行させるプログラム。
【請求項１１】
請求項１０に記載のプログラムが記録されている記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、復調テーブル、復調装置および方法、プログラム、並びに記録媒体に関し、特に挿入パターンに対して制限を加えることなく、最小ランの連続を所定の回数に制限することができるようにする復調テーブル、復調装置および方法、プログラム、並びに記録媒体に関する。
【背景技術】
【０００２】
データを所定の伝送路に伝送したり、または例えば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体に記録する際、伝送路や記録媒体に適するように、データの変調が行われる。このような変調方法の１つとして、ブロック符号が知られている。ブロック符号とは、データ列をｍ×ｉビットからなる単位（以下データ語という）にブロック化し、このデータ語を適当な符号則に従って、ｎ×ｉビットからなる符号語に変換するものである。そしてこの符号は、ｉ＝１のときには固定長符号となり、またｉが複数個選べるとき、すなわち、１乃至ｉmax（最大のｉ）の範囲の所定のｉを選択して変換したときには可変長符号となる。このブロック符号化された符号は可変長符号（d,k;m,n;r）と表される。
【０００３】
ここでｉは拘束長と称され、ｉmaxはｒ（最大拘束長）となる。またｄは、例えば、連続する“１”の間に入る“０”の最小連続個数、すなわち“０”の最小ランを示し、ｋは連続する“１”の間に入る“０”の最大連続個数、すなわち“０”の最大ランを示している。
【０００４】
ところで上述のようにして得られる符号語を、光ディスクや光磁気ディスク等に記録する場合、例えばコンパクトディスク(CD)やミニディスク(MD)（登録商標）では、可変長符号列より、“１”を反転とし、“０”を無反転とするNRZI(NonReturn to Zero Inverted)変調を行い、NRZI変調された可変長符号(以下、記録波形列と称する)に基づき、記録が行なわれている。これはマークエッジ記録と称される。これに対して、ISO規格の3.5inch・230MB容量の光磁気ディスク等では、記録変調された符号列が、NRZI変調されずにそのまま記録される。これはマークポジション記録と称される。現在のように高記録密度化された記録メディアでは、マークエッジ記録が多く用いられている。
【０００５】
記録波形列の最小反転間隔をＴminとし、最大反転間隔をＴmaxとするとき、線速方向に高密度記録を行うためには、最小反転間隔Ｔminは長い方が、即ち最小ランｄは大きい方が良く、またクロックの再生の面からは、最大反転間隔Ｔmaxは短い方が、即ち最大ランｋは小さい方が望ましい。またオーバーライト特性を考慮する場合にはＴmax/Ｔminは小さい方が望ましい。さらには、JitterやS/Nの点から検出窓幅Ｔw=m/nが大きいことが重要になるなど、メディアの条件と照らし合わせながら種々の変調方法が提案され、実用化されている。
【０００６】
ここで具体的に、光ディスク、磁気ディスク、または光磁気ディスク等において、提案されたり、あるいは実際に使用されている変調方式をあげてみる。CDやMDで用いられるEFM符号((2,10;8,17;1)とも表記される)やDVD（Digital Versatile Disc）で用いられる8-16符号((2,10;1,2;1)とも表記される)、そしてPD(120mm650MB容量)で用いられるRLL(2,7)((2,7;m,n;r)とも表記される)は、最小ランd=2のRLL符号である。また、MD−DATA２あるいはISO規格の3.5inchMO(640MB容量)で用いられるRLL(1,7)((1,7;2,3;r)とも表記される)は、最小ランｄ＝１のRLL符号である。この他、現在開発研究されている、記録密度の高い光ディスクや光磁気ディスク等の記録再生ディスク装置においては、最小マークの大きさや、変換効率のバランスの取れた、最小ランｄ＝１のRLL符号（Run Length Limited code）がよく用いられている。
【０００７】
可変長の RLL(1,7)符号の変調テーブルは、例えば以下のようなテーブルである。
＜表１＞
RLL(1,7) : (d,k;m,n;r) = (1,7;2,3;2)
データパターン    符号パターン
ｉ＝１  11              00x
10              010
01              10x
ｉ＝２  0011            000 00x
0010            000 010
0001            100 00x
0000            100 010      
【０００８】
ここで変調テーブル内の記号ｘは、次に続くチャネルビットが“０”であるときに“１”とされ、また次に続くチャネルビットが“１”であるときに“０”とされる。最大拘束長ｒは２である。
【０００９】
可変長RLL(1,7)のパラメータは(1,7;2,3,2)であり、記録波形列のビット間隔をＴとすると、(ｄ＋１)Ｔで表される最小反転間隔Ｔminは２(=1+1)Ｔとなる。データ列のビット間隔をＴdataとすると、この(m/n)×２で表される最小反転間隔Ｔminは1.33(=(2/3)×2)Ｔdataとなる。また(ｋ＋１)Ｔで表される最大反転間隔Ｔmaxは、Ｔmax = ８(=7+1)Ｔ(=(m/n)×８Ｔdata = (2/3)×８Ｔdata = 5.33Ｔdata) である。さらに検出窓幅Ｔwは(m/n)×Ｔdataで表され、その値は、Ｔw = 0.67(=2/3)Ｔdata となる。
【００１０】
ところで、表１のRLL(1,7)による変調を行ったチャネルビット列においては、発生頻度としてはＴminである２Ｔが一番多く、以下、３Ｔ，４Ｔ，５Ｔ，６Ｔ，…の順に多い。そして最小ラン（Ｔmin）である２Ｔが繰り返した場合、即ちエッジ情報が早い周期で多く発生することは、クロック再生には有利となる場合が多い。
【００１１】
ところが、例えば光ディスクの記録再生において、さらに記録線密度を高くしていった場合、最小ランは、エラーが発生しやすい部位となる。なぜなら、ディスク再生時において、最小ランの波形出力は、他のランよりも小さく、例えばデフォーカスやタンジェンシャル・チルト等による影響を受けやすいからである。またさらに、高記録線密度における、最小マークの連続した記録再生は、ノイズ等の外乱の影響も受けやすく、従ってデータ再生誤りを起こしやすくなる。この時のデータ再生誤りのパターンとしては、連続する最小マークの先頭のエッジから最後のエッジまでが、一斉にシフトして誤るという場合がある。即ち発生するビットエラー長は、最小ランの連続する区間の、先頭から最後まで伝搬することになる。従ってエラー伝搬は長くなってしまうという問題が現れる。
【００１２】
高線密度にデータを記録再生する場合の安定化のためには、最小ランの連続を制限することが効果的である。
【００１３】
一方、記録媒体へのデータの記録、あるいはデータの伝送の際には、記録媒体あるいは伝送路に適した符号化変調が行われるが、これら変調符号に低域成分が含まれていると、例えば、ディスク装置のサーボ制御におけるトラッキングエラーなどの、各種のエラー信号に変動が生じ易くなったり、あるいはジッターが発生し易くなったりする。従って変調符号は、低域成分がなるべく抑制されている方が望ましい。
【００１４】
低域成分を抑制する方法として、DSV(Digital Sum Value)制御がある。DSVとは、チャネルビット列をNRZI化（すなわちレベル符号化）して記録符号列とし、そのビット列（データのシンボル）の“１”を「＋１」、“０”を「−１」として、符号を加算していったときのその総和を意味する。DSVは記録符号列の低域成分の目安となる。DSVの正負のゆれの絶対値を小さくすること、すなわちDSV制御を行うことは、記録符号列の直流成分を除き、低域成分を抑制することになる。
【００１５】
前記表１に示した、可変長RLL(1,7)テーブルによる変調符号は、DSV制御が行われていない。このような場合のDSV制御は、変調後の符号化列（チャネルビット列）において、所定の間隔でDSV計算を行い、所定のDSV制御ビットを符号化列（チャネルビット列）内に挿入することで、実現される（例えば、特許文献１）。
【００１６】
チャネルビット列内に挿入するDSV制御ビット数は、最小ランｄによって決まる。ｄ＝１の時、最小ランを守るように、符号語内の任意の位置にDSV制御ビットを挿入する場合、必要なビット数は２(＝ｄ＋1)チャネルビットである。また最大ランを守るように、符号語内の任意の位置にDSV制御ビットを挿入する場合に必要となるビット数は４(＝2×(ｄ＋1))チャネルビットである。これらよりも少ないチャネルビットでDSV制御を行うと、挟まれる前後のパターンによって、DSV制御できない場合が発生する。
【００１７】
(d,k;m,n) = (1,7;2,3)である RLL(1,7)符号において、前記DSV制御ビットを、変換率と合わせて、データに換算すると、
４チャネルビット×２／３  ＝  ８／３  ＝  ２．６７データ相当（2.67 Ｔdata）
になる。
【００１８】
ところでDSV制御ビットは、基本的には冗長ビットである。従って符号変換の効率から考えれば、DSV制御ビットはなるべく少ないほうが良い。
【００１９】
またさらに、挿入されるDSV制御ビットによって、最小ランｄおよび最大ランｋは、変化しないほうが良い。（ｄ，ｋ）が変化すると、記録再生特性に影響を及ぼしてしまうからである。
【００２０】
ただし、実際のRLL符号においては、最小ランは記録再生特性への影響が大きいために、必ず守られる必要があるが、最大ランについては必ずしも守られてはいない。場合によっては最大ランを破るパターンを同期パターンに用いるフォーマットも存在する。例えば、DVD（Digital Versatile Disk）の8-16符号における最大ランは11Ｔだが、同期パターン部分において最大ランを超える14Ｔを与え、同期パターンの検出能力を上げている。
【００２１】
以上を踏まえて本発明者等は、(d,k)=(1,7)で、さらに高記録密度に対応した変調方式として、表２の1,7PP符号を先に提案した（例えば、特許文献２参照）。
＜表２＞
1,7PP : (d,k;m,n;r) = (1,7;2,3;4)
データパターン    符号パターン
11              *0*
10              001
01              010
0011            010 100
0010            010 000
0001            000 100
000011          000 100 100
000010          000 100 000
000001          010 100 100
000000          010 100 000
110111          001 000 000(next010)
00001000        000 100 100 100
00000000        010 100 100 100
if xx1 then *0* = 000
xx0 then *0* = 101
=============================
Sync & Termination
#01 001 000 000 001 000 000 001  (24 channel bits)
# = 0  not terminate case
# = 1  terminate case
Termination table
00              000
0000            010 100
110111    001 000 000(next010):
When next channel bits are '010',
convert '11 01 11' to '001 000 000'.
【００２２】
表２の変調テーブルは、変換パターンとして、それがないと変換処理ができない基礎パターン（（11）から（000000）までのデータパターンよりなる変換パターン）、それがなくても変換処理は可能であるが、それを行うことによって、より効果的な変換処理が実現する置換パターン（（110111），（00001000），（00000000）のデータパターンよりなる変換パターン）、および、データ列を任意の位置で終端させるための終端パターン（（00），（0000）のデータパターンよりなる変換パターン）を有している。
【００２３】
また、表２は、最小ランｄ＝１、最大ランｋ＝７で、基礎パターンの要素に不確定符号（＊で表される符号）を含んでいる。不確定符号は、直前および直後の符号語列の如何によらず、最小ランｄと最大ランｋを守るように、“０”か“１”に決定される。すなわち表２において、変換する２データパターンが（11）であったとき、その直前の符号語列（チャネルビット列）によって、“000”または“101”の符号パターンが選択され、そのいずれかに変換される。例えば、直前の符号語列の１チャネルビットが“１”である場合、最小ランｄを守るために、データパターン（11）は、符号パターン“000”に変換され、直前の符号語列の１チャネルビットが“０”である場合、最大ランｋが守られるように、データパターン（11）は、符号パターン“101”に変換される。
【００２４】
表２の変調テーブルの基礎パターンは可変長構造を有している。すなわち、拘束長ｉ＝１における基礎パターンは、必要数の４つ（2^m = 2^2 = 4）よりも少ない３つ（*0*，001，010の３つ）で構成されている。その結果、データ列を変換する際に、拘束長ｉ＝１だけでは変換できないデータ列が存在することになる。結局、表２において、全てのデータ列を変換するには（変調テーブルとして成り立つためには）、拘束長ｉ＝３までの基礎パターンを参照する必要がある。
【００２５】
また、表２の変調テーブルは、最小ランｄの連続を制限する置換パターンを持っているため、データパターンが（110111）である場合、さらに後ろに続く符号語列が参照され、それが“010”であるとき、この６データパターン符号パターン“001 000 000”に置き換えられる。また、このデータパターンは、後ろに続く符号語列が“010”以外である場合、２データ単位（（11），（01），（11））で符号パターンに変換されるので、符号語“*0* 010 *0*”に変換される。これによって、データを変換した符号語列は、最小ランの連続が制限され、最大でも６回までの最小ラン繰り返しとなる。
【００２６】
そして表２の変調テーブルは、最大拘束長ｒ＝４である。拘束長ｉ＝４の変換パターンは、最大ランｋ＝７を実現するための、置換パターン（最大ラン保証パターン）で構成されている。すなわち、データパターン（00001000）は、符号パターン“000 100 100 100”に変換され、データパターン（00000000）は、符号パターン“010 100 100 100”に変換されるように構成されている。そしてこの場合においても、最小ランｄ＝１は守られている。
【００２７】
さらに表２は、同期パターンを挟むために、データ列の任意の位置において終端させる場合、データ列が（00）または（0000）で終端位置となる際には、終端パターンが用いられる。挿入される同期パターンは、先頭の１符号語が終端パターン使用識別ビットとなっており、終端パターンが用いられた時は、直後の同期パターン列の先頭符号語が“１”となる。また終端パターンが用いられなかった時は、“０”となる。なお、表２における同期パターンは、上述の終端パターン使用識別ビットと、同期パターン検出のために、最大ランｋ＝７を超えるｋ＝８の符号パターンを２回繰り返し、合計24符号語で構成してある。
【００２８】
ところで表２の変換パターンは、データパターンの要素としての「１」の個数を２で割った時の余りと、変換される符号パターンの要素としての「１」の個数を２で割った時の余りが、どちらも１あるいは０で同一（対応するいずれの要素も「１」の個数が奇数または偶数）となるような変換規則を持っている。例えば、変換パターンのうちのデータパターン（000001）は、“010 100 100”の符号パターンに対応しているが、それぞれの要素としての「１」の個数は、データパターンでは１個、対応する符号パターンでは３個であり、どちらも２で割ったときの余りが１（奇数）で一致している。同様にして、変換パターンのうちのデータパターン（000000）は、“010 100 000”の符号パターンに対応しているが、それぞれ「１」の個数は、データパターンでは０個、対応する符号パターンでは２個であり、どちらも２で割ったときの余りが０（偶数）で一致している。
【００２９】
次に、DSV制御を行う方法について述べる。表１のRLL(1,7)符号のような、変調テーブルにDSV制御が行われていない場合における従来のDSV制御は、例えば、データ列を変調した後、変調後のチャネルビット列に、所定の間隔で、DSV制御ビットを少なくとも（ｄ＋１）ビットだけ付加することで行われた。表２のような変調テーブルにおいても、従来と同様にDSV制御を行うことができるが、表２における、データパターンと符号パターンの関係を生かして、さらに効率良くDSV制御を行うことができる。即ち、変調テーブルが、データパターンの要素としての「１」の個数と符号パターンの要素としての「１」の個数を２で割った時の余りが、どちらも１あるいは０で同一となるような変換規則を持っている時、前記のようにチャネルビット列内に、「反転」を表す“１”、あるいは「非反転」を表す“０”のDSV制御ビットを挿入することは、データビット列内に、「反転」するならば（１）の、「非反転」ならば（０）の、それぞれDSV制御ビットを挿入することと等価となる。
【００３０】
例えば表２において、データ変換する３ビットが（001）と続いたときに、その後ろにおいてDSV制御ビットを挾むものとすると、データは、（001−x）（xは１ビットで、「０」又は「１」）となる。ここでｘに「０」を与えれば、表２の変調テーブルで、
データパターン    符号パターン
0010              010 000
の変換が行われ、また、「１」を与えれば、
データパターン    符号パターン
0011              010 100
の変換が行われる。符号語列をNRZI化して、レベル符号列を生成すると、これらは
データパターン  符号パターン  レベル符号列
0010            010 000      011111
0011            010 100      011000
となり、レベル符号列の最後の３ビットが相互に反転している。このことは、DSV制御ビットｘの（１）と（０）を選択することによって、データ列内においても、DSV制御が行えることを意味する。
【００３１】
DSV制御による冗長度を考えると、データ列内の１ビットでDSV制御を行うということは、チャネルビット列で表現すれば、表２の変換率(m:n=2:3)より、1.5チャネルビットでDSV制御を行っていることに相当する。一方、表１のようなRLL(1,7)テーブルにおいてDSV制御を行うためには、チャネルビット列においてDSV制御を行う必要があるが、この時最小ランを守るためには、少なくとも２チャネルビットが必要であり、表２のDSV制御と比較すると、冗長度がより大きくなってしまう。換言すれば、表２のテーブル構造を持つ時、データ列内でDSV制御を行うことで、効率よくDSV制御を行うことができる。
【００３２】
本出願人は、表２の1,7PP符号の変換テーブル(変調テーブル)に対する逆変換テーブル（復調テーブル）として、次の表３を提案した（例えば、特許文献２）。
【００３３】
＜表３＞
1,7PP_DEM : (d,k;m,n;r) = (1,7;2,3;4)
符号語列              復調データ列
符号パターン          データパターン
ｉ＝１  101                    11
000                    11
001                    10
010                    01
ｉ＝２  010 100                0011
010 000(not 100)       0010
000 100                0001
ｉ＝３  000 100 100            000011
000 100 000(not 100)   000010
010 100 100            000001
010 100 000(not 100)   000000
ｉ＝３:Prohibit Repeated Minimum Transition Runlength
001 000 000(not 100)   110111
ｉ＝４:limits k to 7
000 100 100 100        00001000
010 100 100 100        00000000
【００３４】
表３の逆変換テーブルでは、例えば拘束長ｉの大きい方から順に入力符号語列との一致比較・変換をすることで復調処理が行われ、元のデータ列を得ることができる。この、表３の逆変換テーブルは、最小ランの連続を６回までに制限するように、拘束長ｉ＝３において、置換パターンで１つの最小ラン連続制限パターン（逆変換パターン）を持っている。また同期パターンは、上記表２に示されている通りであり、同期パターンが検出された位置を基準として、表３にあるような逆変換テーブルに従って、復調処理が行われる。
【００３５】
以上のように、本出願人は、(d,k)=(1,7)の最小ランと最大ランを持った、高記録密度に対応した表２の変調テーブルと、その変調テーブルに対する表３の復調テーブルを提案した。表３の復調テーブルは、高密度光ディスクである、Blu-ray Disc ReWritable ver1.0（登録商標）におけるフォーマットとして採用されている。
【００３６】
そして、今後さらなる高記録密度に対して、具体的に例えば、高密度光ディスクに対するさらなる高密度規格に対して、変復調方式においても、さらに安定したシステムが要求されている。
【００３７】
その際、既に商品化されている Blu-ray Disc ReWritable ver1.0 に対し、従来の (1,7)PP符号と同様なテーブルの構成で、より安定したシステムを実現する復調方式が実現すれば、従来の設計技術を流用することができることより、ハードウエア設計時の設計リスクを低減することができる。
【００３８】
さらに、従来の (1,7)PP符号テーブルを全て含んだ復調構成とすれば、従来の(1,7)PP符号によって変調され、記録されたデータの復調を行うことも可能となる。
【００３９】
ところで、特許文献２に対応した同期パターンは、例えば特許文献３にも示されているが、これによると、同期パターンとして、#01 010 000 000 010 000 000 010(24 channel bits)が与えられ、さらに、複数種類の同期パターンを持ち、これを識別するために６符号語が与えられている。具体的には、例えば次の７種類が与えられている。
【００４０】
#01 010 000 000 010 000 000 010 000 001  (30 channel bits)
000 100
001 001
010 000
010 010
100 001
101 000
# = 0  not terminate case
# = 1  terminate case
Termination table
00    000
0000  010 100
【００４１】
【特許文献１】特開平6−197024号公報
【特許文献２】特開平11−346154号公報
【特許文献３】特開2000−68846号公報
【発明の開示】
【発明が解決しようとする課題】
【００４２】
ところで、上記7種類の同期パターンのうち、最後の符号語が“１”である場合は、後続の符号パターンによって最大で６回の最小ラン連続が発生し得る。今、最小ランの連続を表２の６回からさらに少なくするとき、最後の符号語が“１”である場合を発生しないようにしなければならず、具体的に例えば、同期パターンの最後の符号語として“０”を与える必要があった。すなわち同期パターンの種類に制限を与える必要があった。
【００４３】
以上のように、RLL符号を高線密度にディスクに記録再生する場合、最小ランｄの連続したパターンがあると、長いエラーが発生し易かった。また(1,7;2,3)符号においてDSV制御を行うには冗長ビットを挟む必要があり、なるべくこの冗長ビットを少なくする必要があった。そして、このような状況から開発された、最小ランd=1のRLL符号(d,k;m,n)=(1,7;2,3)において、最小ランの連続する回数を制限し、さらに最小ラン及び最大ランを守りながら、効率の良い制御ビットでDSV制御を行うことができる等の特徴を持つ1,7PP符号に対し、さらに安定した符号列を発生する変調テーブルに対応した復調テーブル、及び復調装置が望まれた。具体的に例えば、エッジシフトによるエラーの発生を、さらに少なくする復調方式が要求された。
【００４４】
そしてこの場合、ハードウエア共通化のためと従来との再生互換のために、さらにハードウエア設計を容易にするために、従来の1,7PPテーブルを含み、かつ同様なテーブル構成であることが望まれた。
【００４５】
本発明は、このような状況に鑑みてなされたものであり、基本構成を1,7PP符号と同様にした上で、従来1,7PP符号と再生互換性を考慮し、さらに、最小ランの連続する回数を、従来よりもさらに減らすようにし、記録再生時における、長いエラーの発生を改善するような復調テーブルを提供するものである。そして挿入パターンに対する制限をより少なくして、最小ランの連続を所定の回数に制限することができるようにし、より広範にシステムフォーマットに対応することができるようにするものである。
【課題を解決するための手段】
【００４６】
本発明の側面は、最小ランがｄ（ｄ＞０）、最大ランがｋであり、基本符号語長がｎビットの可変長符号(d,k;m,n;r)（最大拘束長ｒ＞１）を、基本データ長がｍビットのデータに変換する復調装置において、入力された符号語列から偶奇性保存違反符号パターンを検出する第１の検出手段と、入力された前記符号語列から偶奇性保存符号パターンを検出する第２の検出手段と、検出された前記偶奇性保存違反符号パターンを、それに対応する偶奇性保存違反データパターンを個別に変換することで生成される偶奇性保存違反個別変換符号パターンに変換するとともに、検出された前記偶奇性保存符号パターンを、それに対応する偶奇性保存データパターンを個別に変換することで生成される偶奇性保存個別変換符号パターンに変換する変換手段と、前記偶奇性保存違反個別変換符号パターンを、対応する前記偶奇性保存違反データパターンに逆変換するとともに、前記偶奇性保存個別変換符号パターンを、対応する前記偶奇性保存データパターンに逆変換する逆変換手段とを備える復調装置である。
【００４７】
前記逆変換手段は、基礎符号パターンとそれに対応付けられた基礎データパターンを有する復調テーブルに従って、前記変換手段により変換された前記偶奇性保存違反個別変換符号パターンまたは前記偶奇性保存個別変換符号パターンを、前記偶奇性保存違反データパターンまたは前記偶奇性保存データパターンに逆変換することができる。
【００４８】
前記偶奇性保存違反符号パターンと前記偶奇性保存符号パターンは、前記最小ランの連続をＮ（Ｎ＞０）回以下に制限するように決定されている最小ラン連続制限パターンであることができる。
【００４９】
少なくとも１つの前記最小ラン連続制限パターンの符号パターンを一部に含む符号パターンを検出する第３の検出手段と、１つの前記最小ラン連続制限パターンの符号パターンを一部に含む符号パターンが検出されたかどうかの結果を用いて、前記復調テーブルの第１の部分または第２の部分に従って変換されたデータ列のいずれかを選択する選択手段とをさらに備えることができる。
【００５０】
前記選択手段により選択されたデータ列から、所定の位置に挿入されている同期パターンまたはDSV制御ビットを取り除き、データビットを取り出す取出手段をさらに備えることができる。
【００５１】
入力された信号から前記符号語列を作成する符号語列化手段をさらに備えることができる。
【００５２】
入力された前記符号語列から、所定の位置に挿入されている同期パターンを検出する同期パターン検出手段をさらに備えることができる。
【００５３】
前記復調テーブルは、前記最大ランをＭ（Ｍ＞０）に制限するように決定されている符号パターンとそれに対応付けられたデータパターンとをさらに有することができる。
【００５４】
最小ランがｄ（ｄ＞０）、最大ランがｋであり、基本符号語長がｎビットの可変長符号(d,k;m,n;r)（最大拘束長ｒ＞１）を、基本データ長がｍビットのデータに変換する復調方法、プログラム、またはプログラムが記録された記録媒体において、入力された符号語列から偶奇性保存違反符号パターンを検出する第１の検出ステップと、入力された前記符号語列から偶奇性保存符号パターンを検出する第２の検出ステップと、検出された前記偶奇性保存違反符号パターンを、それに対応する偶奇性保存違反データパターンを個別に変換することで生成される偶奇性保存違反個別変換符号パターンに変換するとともに、検出された前記偶奇性保存符号パターンを、それに対応する偶奇性保存データパターンを個別に変換することで生成される偶奇性保存個別変換符号パターンに変換する変換ステップと、前記偶奇性保存違反個別変換符号パターンを、対応する前記偶奇性保存違反データパターンに逆変換するとともに、前記偶奇性保存個別変換符号パターンを、対応する前記偶奇性保存データパターンに逆変換する逆変換ステップとを備える復調方法、プログラム、またはプログラムが記録された記録媒体である。
【００５５】
本発明の側面においては、入力された符号語列から偶奇性保存違反符号パターンと偶奇性保存符号パターンが検出される。検出された偶奇性保存違反符号パターンは、それに対応する偶奇性保存違反データパターンを個別に変換することで生成される偶奇性保存違反個別変換符号パターンに変換され、検出された偶奇性保存符号パターンは、それに対応する偶奇性保存データパターンを個別に変換することで生成される偶奇性保存個別変換符号パターンに変換される。偶奇性保存違反個別変換符号パターンは、対応する偶奇性保存違反データパターンに逆変換され、偶奇性保存個別変換符号パターンは、対応する偶奇性保存データパターンに逆変換される
【発明の効果】
【００５６】
本発明の側面によれば、データ記録再生時のエラー伝搬を、より少なくすることができ、その結果、高線密度記録再生により適するようになる。また、本発明の側面によれば、データ列内におけるDSV制御が可能となる。さらに本発明の側面によれば、挿入パターンに対する制限をより少なくして、最小ランの連続を所定の回数に制限することができる。
【発明を実施するための最良の形態】
【００５７】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書または図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書または図面に記載されていることを確認するためのものである。従って、明細書または図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００５８】
本発明の側面は、最小ランがｄ（ｄ＞０）、最大ランがｋであり、基本符号語長がｎビットの可変長符号(d,k;m,n;r)（最大拘束長ｒ＞１）を、基本データ長がｍビットのデータに変換する復調装置において、入力された符号語列から偶奇性保存違反符号パターンを検出する第１の検出手段(例えば、図３の特定規則逆変換パターン検出部202)と、入力された前記符号語列から偶奇性保存符号パターンを検出する第２の検出手段（例えば、図３の最小ラン連続制限逆変換パターン検出部203）と、検出された前記偶奇性保存違反符号パターン（例えば、表４の符号パターン“010 000 000 101”）を、それに対応する偶奇性保存違反データパターン（例えば、表４のデータパターン(01110111)）を個別に変換することで生成される偶奇性保存違反個別変換符号パターン（例えば、図９のステップS488における符号パターン“010 101 010 101”）に変換するとともに、検出された前記偶奇性保存符号パターン（例えば、表４の符号パターン“001 000 000”,“101 010 000 000 101”,“000  010 000 000 101”）を、それに対応する偶奇性保存データパターン（例えば、表４のデータパターン(110111),(1001110111)）を個別に変換することで生成される偶奇性保存個別変換符号パターン（例えば、図９のステップS485における符号パターン“101 010 101”、ステップS486における符号パターン“000 010 101”、ステップS482における符号パターン“001 010 101 010 101”）に変換する変換手段（例えば、図３のチャネルビット列変換部204）と、前記偶奇性保存違反個別変換符号パターンを、対応する前記偶奇性保存違反データパターンに逆変換するとともに、前記偶奇性保存個別変換符号パターンを、対応する前記偶奇性保存データパターンに逆変換する逆変換手段（例えば、図３の逆変換パターン処理部205）とを備える復調装置（例えば、図１の復調装置１）である。
【００５９】
前記逆変換手段は、基礎符号パターンとそれに対応付けられた基礎データパターンを有する復調テーブル(例えば、図４の逆変換テーブル232)に従って、前記変換手段により変換された前記偶奇性保存違反個別変換符号パターンまたは前記偶奇性保存個別変換符号パターンを、前記偶奇性保存違反データパターンまたは前記偶奇性保存データパターンに逆変換することができる。
【００６０】
少なくとも１つの前記最小ラン連続制限パターンの符号パターン(例えば、符号パターン“000  010 000 000 101”)を一部に含む符号パターン(例えば、図６のステップS431における符号パターン“xxx 000  010 000 000 101”)を検出する第３の検出手段(例えば、図３のパターン検出予想処理部201)と、１つの前記最小ラン連続制限パターンの符号パターンを一部に含む符号パターンが検出されたかどうかの結果(例えば、図６のステップS432における予想フラグ)を用いて(例えば、図12のステップS559)、前記復調テーブルの第１の部分(例えば、図４の逆変換テーブル232A)または第２の部分(例えば、図４の逆変換テーブル232B)に従って変換されたデータ列のいずれかを選択する選択手段(例えば、図３の逆変換パターン決定部206)とをさらに備えることができる。
【００６１】
前記選択手段により選択されたデータ列から、所定の位置に挿入されている同期パターンまたはDSV制御ビットを取り除き、データビットを取り出す取出手段(例えば、図３のデータビット取出部206)をさらに備えることができる。
【００６２】
入力された信号から前記符号語列を作成する符号語列化手段(例えば、図３のチャネルビット列化部21)をさらに備えることができる。
【００６３】
入力された前記符号語列から、所定の位置に挿入されている同期パターンを検出する同期パターン検出手段(例えば、図３の同期パターン検出処理部22)をさらに備えることができる。
【００６４】
また、本発明の側面は、最小ランがｄ（ｄ＞０）、最大ランがｋであり、基本符号語長がｎビットの可変長符号(d,k;m,n;r)（最大拘束長ｒ＞１）を、基本データ長がｍビットのデータに変換する復調方法において、入力された符号語列から偶奇性保存違反符号パターンを検出する第１の検出ステップ（例えば、図５のステップS406）と、入力された前記符号語列から偶奇性保存符号パターンを検出する第２の検出ステップ（例えば、図５のステップS405）と、検出された前記偶奇性保存違反符号パターン（例えば、表４の符号パターン“010 000 000 101”）を、それに対応する偶奇性保存違反データパターン（例えば、表４のデータパターン(01110111)）を個別に変換することで生成される偶奇性保存違反個別変換符号パターン（例えば、図９のステップS488における符号パターン“010 101 010 101”）に変換するとともに、検出された前記偶奇性保存符号パターン（例えば、表４の符号パターン“001 000 000”,“101 010 000 000 101”,“000  010 000 000 101”）を、それに対応する偶奇性保存データパターン（例えば、表４のデータパターン(110111),(1001110111)）を個別に変換することで生成される偶奇性保存個別変換符号パターン（例えば、図９のステップS485における符号パターン“101 010 101”、ステップS486における符号パターン“000 010 101”、ステップS482における符号パターン“001 010 101 010 101”）に変換する変換ステップ（例えば、図５のステップS407）と、前記偶奇性保存違反個別変換符号パターンを、対応する前記偶奇性保存違反データパターンに逆変換するとともに、前記偶奇性保存個別変換符号パターンを、対応する前記偶奇性保存データパターンに逆変換する逆変換ステップ（例えば、図５のステップS408）とを備える復調方法（例えば、図５の復調方法）である。
【００６５】
以下、本発明の実施の形態について説明する。以後、変換前のデータ列を、(000011)のように（  ）で区切って表し、変換後のチャネルビット列を、“000 100 100”のように“  ”で区切って表す。また、本明細書において、最小ランｄ＝１、最大ランｋ＝７、かつ変換率(m:n)=(2:3)である可変長符号であり、さらに、最小ランの連続する回数を制限し、かつ、最小ラン及び最大ランを守りながら、効率の良いDSV制御ビットで、完全なDSV制御を行う変換テーブルを持つ符号を、1,7PP符号（PP:Parity-preserve Prohibit-repeated-minimum-transition-runlength)と呼んでいる。
【００６６】
表４は、本発明の逆変換テーブル(復調テーブル)の実施の形態を表す。
【００６７】
＜表４＞  1,7PP-rmtr5_DEM     RLL(1,7;2,3;5)
channel bits                  data bits
符号パターン                  データパターン
ｉ＝１  101                            11
000                            11
001                            10
010                            01
ｉ＝２  010 100                        0011
010 000(not 100)               0010
000 100                        0001
ｉ＝３  000 100 100                    000011
000 100 000(not 100)           000010
010 100 100                    000001
010 100 000(not 100)           000000
ｉ＝４  : limits k to 7
000 100 100 100                00001000
010 100 100 100                00000000
Prohibit Repeated Minimum Transition Runlength
ｉ＝３        001 000 000(not 100)     110111
ｉ＝４  (pre1)010 000 000 101          01110111
ｉ＝５        101 010 000 000 101      1001110111
000 010 000 000 101      1001110111
-----------------------------
Sync & Termination
#01 010 000 000 010 000 000 010 yyy yyy  (30 cbits = SY_24 cbits + ID_6 cbits)
# = 0  not terminate case
# = 1  terminate case
Termination table
channel bits      data bits
符号パターン      データパターン
ｉ＝１  000              00
ｉ＝２  010 100          0000
【００６８】
なお、本明細書において、データパターンを符号パターンに変換する場合を変換すると表現し、逆に符号パターンをデータパターンに変換する場合を逆変換すると表現する。そして、データパターンを符号パターンに変換する変換パターンが記述されているテーブルを変調テーブル（変換テーブル）と表現し、符号パターンをデータパターンに変換する変換パターン（逆変換パターン）が記述されているテーブルを復調テーブル（逆変換テーブル）という。ただし、逆変換を便宜上単に変換という場合もある。
【００６９】
表４の逆変換テーブルは、可変長符号（d,k;m,n;r)=(1,7;2,3;5）である1,7PP符号で、最小ランの連続を５回までに制限することのできる符号語列に対して、データ復調を行う逆変換テーブルである。
【００７０】
表４の逆変換テーブルは、1,7PP符号でありさらに、基本構成が表３と同様でありながら、最小ランの連続を制限する逆変換パターンを複数通り持っている。即ち、表４の逆変換テーブルは、逆変換パターンとして、それがないと逆変換処理ができない基礎パターン（“101”から“010 100 000”までの符号パターンと、それに対応する(11)から(000000)までのデータパターンからなる逆変換パターン）を有する基礎テーブル、それがなくても逆変換処理は可能であるが、それを行うことによって、より効果的な逆変換処理が実現する逆変換パターン（“000 100 100 100”から“000 010 000 000 101”までの符号パターンと、それに対応する（00001000）から(1001110111)までのデータパターンからなる逆変換パターン）を有する置換テーブル、および、符号を任意の位置で終端させるための逆変換パターン（“000”,“010 100”の符号パターンと、それに対応する(00),(0000)のデータパターンからなる逆変換パターン）を有する終端テーブルを含んでいる。表４のそれぞれの符号パターンは、対応する（表４において右側に示されている）データパターンに逆変換される。
【００７１】
置換テーブルの逆変換パターンは、最大ランを制限する逆変換パターンと、最小ランの連続を制限する逆変換パターンとで構成される。なお、以下においては、置換テーブルの逆変換パターンは置換パターン、終端テーブルの逆変換パターンは終端パターンとも称する。
【００７２】
表４は、最小ランｄ＝１、最大ランｋ＝７で、基礎パターンの要素に、変調テーブルにおいて不確定符号(＊を含む符号)であったパターンを持つ。不確定符号は、直前および直後の符号語列の如何によらず、最小ランｄと最大ランｋを守るように、“０”か“１”に決定されている。すなわち表４において、変換する３符号語“101”と“000”は、いずれも対応する同一のデータパターン(11)に変換される。
【００７３】
表４の逆変換テーブルは可変長構造を有しているので、基礎パターンはｉ＝１からｉ＝３までを持つ。基礎パターンでは、それぞれの拘束長ｉにおいて、符号列が符号パターンと一致したとき、その部分が対応するデータパターンに変換（逆変換）され、復調データ列として出力される。
【００７４】
なお、拘束長ｉ＝２の符号パターン“010 000(not 100)”の(not 100)は、直後の符号が“100”でないとき変換が行われることを意味する。他の符号パターンにおいても同様である。
【００７５】
また、表４の逆変換テーブルは、拘束長ｉ＝３において、最小ランｄの連続を制限する置換パターンを持っている。符号列の９符号語が、“001 000 000”であり、さらに続く３符号語が“100”以外であったとき、その符号パターンはデータパターン(110111)に変換される。この変換は、符号列の９符号語が、“001 000 000”であり、さらに続く３符号語が“010”であったとき、その符号パターンはデータパターン(110111)に変換されるとしても等価である。
【００７６】
表４の逆変換テーブルはさらに、拘束長ｉ＝５において、最小ランｄの連続を制限する置換パターンを別途持っている。すなわち、変調テーブルにおいて、変換するRLL規則を守り、かつ最小ランの連続を所定回数に制限するように不確定符号“＄”が与えられていた符号パターン“$0$ 010 000 000 101”に対応する符号パターンを有している。具体的には、15符号語“101 010 000 000 101”と“000 010 000 000 101”からなる符号パターンは、いずれも対応する同一のデータパターン(1001110111)に変換される。
【００７７】
さらに、表４の逆変換テーブルは、拘束長ｉ＝４において、最小ランｄの連続を制限する置換パターンを別途持っている。符号語列が同期パターンを含めた符号語列である場合、符号列の12符号語が、“010 000 000 101”であり、さらに直前の符号語が“１”であったとき、その符号パターンはデータパターン(01110111)に変換される。
【００７８】
従って、表４は、最小ランｄの連続を制限する置換パターンとして拘束長ｉ＝３、拘束長ｉ＝４、そして拘束長ｉ＝５の３つを持っている。その構成から、この３つの最小ランｄの連続を制限する置換パターンには優先順位をつけることができ、拘束長ｉ＝３、拘束長ｉ＝５、そして拘束長ｉ＝４の順となっている。このとき優先度のもっとも低い、拘束長ｉ＝４の置換処理が行われるのは、結局、同期パターンが挿入された位置において、同期パターンの最後の符号語が“１”であり、その直後が“010 000 000 101”となる場合に限られる。
【００７９】
なお、符号パターン“(pre1)010 000 000 101”の(pre1)は、直前の符号が“１”であるとき、変換が行われることを意味する。
【００８０】
表４の逆変換テーブルは、拘束長ｉ＝４のパターンにおいて、最大ランｋ＝７を実現するための置換パターン（最大ラン補償パターン）を持っている。すなわち、符号列の12符号語が、“000 100 100 100”であったとき、その符号パターンはデータパターン(00001000)に変換される。また、符号列の12符号語が、“010 100 100 100”であったとき、その符号パターンはデータパターン(00000000)に変換される。
【００８１】
さらに表４は、同期パターンを挟むために、終端パターンを持っており、直後に挿入されている同期パターン列の、先頭の１符号語を、終端パターン使用識別情報として処理が行われる。直後の同期パターン列の先頭符号語が“１”であるとき、終端パターンを用いて復調データ列として変換され、また直後の同期パターン列の先頭符号語が“０”であるとき、終端パターン以外を用いて復調データ列として変換される。
【００８２】
ところで表４の変換パターンは、データパターンの「１」）の個数を２で割った時の余りと、変換される符号パターンの「１」の個数を２で割った時の余りが、どちらも１あるいは０で同一（対応するいずれのパターンも、「１」の個数が奇数または偶数）となるような変換規則を持っている。例えば、変換パターンのうちの“010 100 100 100”の符号パターン（偶奇性保存符号パターン）は、(000001)のデータパターン（偶奇性保存データパターン）に対応しているが、それぞれのパターンの「１」の個数は、符号パターンでは３個、対応するデータパターンでは１個であり、どちらも２で割ったときの余りが１（奇数）で一致している。同様にして、変換パターンのうちの“010 100 000”の符号パターン（偶奇性保存符号パターン）は、(000000)のデータパターン（偶奇性保存データパターン）に対応しているが、それぞれ“１”の個数は、符号パターンでは２個、対応するデータパターンでは０個であり、どちらも２で割ったときの余りが０（偶数）で一致している。即ち、これらのパターンは、偶奇性が保存されている偶奇性保存パターン（偶奇性保存符号パターンと偶奇性保存データパターン）である。
【００８３】
各変換パターンにおける符号パターンとデータパターンは、DSV極性が保存されているので、変調時、データパターンにおいて、冗長ビットとしてDSV制御ビットを１ビット挿入し、このDSV制御ビットが（１）である時、DSV制御ビット部分を含むデータ列をチャネルビット列に変換し、NRZI化して記録符号列を作成すると、“１”と“０”の極性が反転する。また上記DSV制御ビットが（０）である時、DSV制御ビット部分を含むデータ列をチャネルビット列に変換し、NRZI化して記録符号列を作成すると、極性は反転しない。すなわち、表４のようなDSV極性が保存された変換テーブルは、データ列内に冗長ビットとして挿入された１ビットによって、これをデータ変換しNRZI化した後の極性を変えることが出来るので、データ列内でDSV制御が出来ることになる。したがってこの復調テーブルは、原則として、データのDSVを制御することで符号のDSVを制御することができる逆変換パターン（基本規則逆変換パターン）で構成される規則（基本規則）を有するテーブルである。
【００８４】
一方表４は、拘束長ｉ＝４の最小ランｄの連続を制限する置換パターンについては、“010 000 000 101”の符号パターン（偶奇性保存違反符号パターン）に対し、(01110111)のデータパターン（偶奇性保存違反データパターン）が対応している。この符号パターンの“１”の個数を２で割った時の余りと、変換されるデータパターンの（１）の個数を２で割った時の余りが、１（奇数）と０（偶数）で一致していないので、この変換パターンは偶奇性保存違反パターン（偶奇性保存違反符号パターンと偶奇性保存違反データパターン）である。
したがってこの復調テーブルは、データのDSVを制御することで符号のDSVを制御することができない逆変換パターン（特定規則逆変換パターン）で構成される規則（特定規則）を一部に持ったテーブルである。
【００８５】
本発明の実施の形態においては、DSV制御を行うことができない拘束長ｉ＝４の最小ランｄの連続を制限する置換パターンの出現位置が、同期パターンの直後に限定されるようにしてある。
【００８６】
ところで、同期パターンは30チャネルビットであり、符号パターン“010 000 000 101”は12チャネルビットであるので、合計のチャネルビット数は42となる。42チャネルビットは、データビットに換算すると28ビットとなる（42 × （変換率）＝ 42 × ２/３ ＝ 28）。そこで、データ列内で28データおき以上の間隔で１ビットのDSV制御ビットが挿入される（DSV区間が28ビット以上とされる）ようにする。これにより、偶奇性保存違反パターンによる影響を避けることができる。よって表４においては、28データ＋１DSV制御ビットが、偶奇性保存違反パターンによる影響がない最小値である。DSV区間をこれ以上の間隔（例えば、45＋１DSV）とすれば、DSV制御は通常通り行うことができる。
【００８７】
即ち表４は、データに対して挿入されるパターン（30ビットの同期パターン）と偶奇性保存違反パターン(12ビットのパターン（010 000 000 101）)の和の長さ（42ビット）に対応する変換前の長さ（28ビット）を基準長とし、１ビットのDSV制御ビットを挿入するDSV区間を基準長以上の長さとする規則を有する表である。これにより復調テーブル中に、偶奇性保存パターンだけでなく、偶奇性保存違反パターンも利用することが可能となり、復調テーブルに採用可能な変換パターンの自由度が向上する。そして、DSV区間でのDSV制御が可能となる。
【００８８】
ところで偶奇性保存違反符号パターン“010 000 000 101”への変調処理は、同期パターンが挿入されないDSV区間では適用されておらず、同期パターンが挿入されるDSV区間においてのみ適用されている。以下、この理由について説明する。
【００８９】
所定の位置において、12符号パターン“010 000 000 101”が存在し、さらにその直前のチャネルビットが“１”となるのは、12符号パターン“010 000 000 101”の前の3符号パターンが“101”であるか、または“001”である場合である。しかし、符号パターンが“101”である場合には、表４の拘束長ｉ＝５の逆変換（符号パターン“101 010 000 000 101”からデータパターン(1001110111)への逆変換）が既に行われていることになる。一方、直前の符号パターンが“001”である場合については、変調時に置換え処理（データパターン(1001110111)から符号パターン“101 010 000 000 101”への変換）が行われているので、エラーの場合でしか出現しない。
【００９０】
結局、偶奇性保存違反符号パターン“010 000 000 101”が適用される可能性があるのは、変調テーブルの規則に拘わらずに自由にチャネルビットが決定される場合、すなわち、同期パターンが挿入される場合だけである。
【００９１】
具体的には、偶奇性保存違反符号パターン“010 000 000 101”が適用されているのは、挿入される同期パターン列の後方にある識別ビットの“yyy yyy”の最後の１チャネルビット“y”が１である場合である。従って、偶奇性保存違反パターンは同期パターンが挿入されるDSV区間においてのみ使用され、同期パターンが挿入されないDSV区間においては使用されないことになる。
【００９２】
以上のような構成とすることによって、最小ランｄ＝１、最大ランｋ＝７、かつ変換率（m:n)=(2:3）であり、さらに、任意の位置に挿入された、例えば複数種類の同期パターン列における識別ビットの制限をより少なくして、最小ランの連続が最大５回までに制限することのできる符号語列を元のデータ列に復調することができる。
【００９３】
尚、表４の逆変換テーブルは、表２の逆変換テーブル要素を全て持っている構造となっている。
【００９４】
表４以外として、同様な復調テーブルを実現する他の実施の形態を考えることができる。例えば、偶奇性保存違反符号パターン“010 000 000 101”への変調処理が、同期パターンが挿入されるDSV区間においてのみ適用されているような、
ｉ＝４  01110111  010 000 000 101(not010)、但し挿入パターン（例えば同期信号）直後にのみ適用
という変換規則を持った変調テーブルに対しては、
表４の
ｉ＝４  (pre1)010 000 000 101    01110111
の部分を、
ｉ＝４  010 000 000 101          01110111、但し挿入パターン（例えば同期信号）直後にのみ適用
として、他の部分を同様な逆変換テーブル（以下、このテーブルを表４’の逆変換テーブルと称する）とすれば、同期パターンの直後に限定されている、DSV制御を行うことが出来ない拘束長ｉ＝４の最小ランｄの連続を制限する置換パターンに対して復調を行うことができる。
【００９５】
次に、図を参照して、本発明に係る復調装置の実施の形態を図面を参照しながら説明する。図１は、本発明の復調装置の全体の構成を示すブロック図である。
【００９６】
復調装置１は、図１に示されるように、伝送路より伝送されてきた信号、または、記録媒体11に記録されている信号を出力する再生部12、再生部12からの出力信号を復号する復号装置13、復号装置13からの信号を出力する出力部14により構成されている。
【００９７】
復号装置13は、再生部12より入力された信号を２値化し、また必要であれば（信号がNRZI化されている場合には）、逆NRZI化するチャネルビット列化部21、チャネルビット列化部21より出力されるチャネルビット列から所定の位置に所定の間隔で挿入されている同期パターンを検出することで、後段の復調処理の開始位置の同期を取る同期パターン検出処理部22、チャネルビット列化部21より出力されるチャネルビット列を復調しデータ列化する復調部23、並びに、復調部23の出力から冗長ビットとして残っている所定の間隔で挿入されている同期パターンとDSV制御ビットを取り除き、データビットを取り出すデータビット取出部24により構成されている。
【００９８】
また、図示しないが、タイミング信号を生成し、各部に供給してタイミングを管理するタイミング管理部が設けられている。
【００９９】
図２は、図１の復調装置１の各部におけるデータフォーマットを示す図である。再生部12により記録媒体11より再生された再生信号列（図2A）はチャネルビット列化部21に入力され、シンク付チャネルビット列（同期パターンを含むチャネルビット列）（図2B）として出力される。同期パターン検出処理部22は、チャネルビット列化部21より出力されたシンク付チャネルビット列からシンク（同期パターン）を検出し（図2C）、そのタイミング信号を復調部23とデータビット取出部24に出力する。
【０１００】
シンク（同期パターン）はｃチャネルビットで構成されている。復調部23は、チャネルビット列化部21より入力されたシンク付チャネルビット列を復調し、DSVビット付データ列を出力する（図2D）。データ列のDSV区間(DATA1，DATA2，およびDATA3)をそれぞれaデータ、bデータ、およびbデータとすると、変調テーブルの変換率m:nは2:3であるから、各DSV区間(DATA1,DATA2,およびDATA3)の変調後のチャネルビット区間は、(a×3/2)=(1.5a)あるいは、(b×3/2)=(1.5b)となっている。これが復調（復号）されるため、DSVビット付データ列のDSV区間（DATA1，DATA2，およびDATA3）は、それぞれaデータ、bデータ、およびbデータとなる。
【０１０１】
またこの例の場合、所定の位置（この例ではDATA1位置の前の先頭位置）に、シンク（SYNC）が挿入されるため、SYNCのチャネルビット数をc(cbit)とすれば、a,b,cの間には  1.5a＋c＝1.5b  の関係が成立している。すなわち、各DSV区間の長さを表すspan1，span2，span3，…は、同じ長さとされており、等しい間隔でDSV制御が行われている。
【０１０２】
図２におけるチャネルビット内のDSV制御ビットは、1.5チャネルビット相当である。すなわち、データ列内にDSV制御ビットは１ビット挿入されるから、チャネルビット相当では変換率分だけ増加し、１ビット  ×  ｎ／ｍ  ＝  １×3/2  ＝  1.5チャネルビットとなる。これを従来の方式と比較すると例えば、チャネルビット内でDSV制御を行う場合では、最小ランｄ＝１を守って行うためには、２チャネルビットが必要であり、あるいは最小ラン・最大ランとも守って行うためには、４チャネルビットが必要である。これより、従来のDSV制御方式と較べると、本方式であるデータ列内DSV制御ビット挿入は、DSV制御のための冗長チャネルビットが少なく行えることがわかる。
【０１０３】
データビット取出部24は、復調部23より出力されたDSVビット付データ列からシンク（同期パターン）とDSV制御ビットを除去することで、データビット（図2E）を取り出す。この復調データ列が出力部14に供給される。
【０１０４】
図３は、復号装置13のより詳細な構成を示すブロック図である。同図に示されるように、復調部23は、パターン検出予想処理部201、特定規則逆変換パターン検出部202、最小ラン連続制限逆変換パターン処理部203、チャネルビット列変換部204、逆変換パターン処理部205、および逆変換パターン決定部206により構成されている。
【０１０５】
図３において、入力された再生信号は、記録符号列あるいは、伝送路に出力された場合は伝送符号列であり、２値化された状態において、“1111001100000…”のように、レベル符号となっている時、チャネルビット列化部21は、入力値の“１”と“０”が反転した位置に対して“１”を出力する逆NRZI化を行い、チャネルビット列に変換して出力する。チャネルビット列化部21からの出力は、同期パターン検出処理部22、パターン検出予想処理部201、特定規則逆変換パターン検出部202、最小ラン連続制限逆変換パターン検出部203、チャネルビット列変換部204、の各部へ供給される。
【０１０６】
同期パターン検出処理部22は、チャネルビット列より、所定の位置に所定の間隔で挿入されている同期パターンを検出し、後段の復調処理を開始する位置を示すとともに、復調処理のために必要な情報を、パターン検出予想処理部201、特定規則逆変換パターン検出部202、最小ラン連続制限逆変換パターン検出部203、チャネルビット列変換部204、逆変換パターン処理部205、逆変換パターン決定部206、およびデータビット取出部24の各部へ供給する。各部ではそれぞれ、処理を開始する位置情報として用いるほか、逆変換パターン処理部205は、終端処理のために、同期パターン内の所定の情報を用いる。
【０１０７】
最小ラン連続制限逆変換パターン検出部203は、チャネルビット列化部21より出力されたチャネルビット列から、基本処理単位である３チャネルビット単位で、所定の最小ラン連続制限逆変換パターンを検出し、その情報を出力する。
特定規則逆変換パターン検出部202は、データ列内でDSV制御を行うことの出来ない特定規則を持った置換パターン（偶奇性保存違反パターン）を含んでおり、表４においては、最小ランｄの連続を制限する置換パターンのうち、データ列内でDSV制御を行うことの出来ない、特定規則を持った置換パターンであり、チャネルビット列化部21より出力されたチャネルビット列から、基本処理単位である３チャネルビット単位で、所定の置換パターンを検出し、その情報を出力する。
【０１０８】
チャネルビット列変換部204は、入力されたチャネルビット列から、最小ラン連続制限逆変換パターン検出部203と特定規則逆変換パターン検出部202における処理に基づいて、基本処理単位である３チャネルビット単位で、所定のチャネルビット列を検出して置換処理を行い、その結果を逆変換パターン処理部205へ出力する。逆変換パターン処理部205は、表４の基礎パターン部分と、最大ランｋ＝７を実現するための置換パターンを含んでおり、これらを用いて、置換処理の行われたチャネルビット列に対して逆変換パターン処理を行い、その処理情報を逆変換パターン決定部206へ供給する。また逆変換パターン処理部205は、同期パターンを挿入するために必要に応じて用いられた終端テーブルの逆変換テーブルも持っており、置換処理の行われたチャネルビット列に対して、終端逆変換パターン処理を行い、その処理情報を逆変換パターン決定部206へ供給する。
【０１０９】
パターン検出予想処理部201は、チャネルビット列より、先頭では無い所定位置において、所定の逆変換パターンを検出したとき、その情報を、逆変換パターン決定部206へ供給する。逆変換パターン決定部206は、逆変換パターン処理部205とパターン検出予想処理部201からの情報を用いて、最終的に逆変換パターンを決定して出力する。データビット取出部24は、冗長ビットで残っている、所定の間隔で挿入されている同期パターン、あるいはDSV制御ビットを取り除き、復調データ列を出力する。
【０１１０】
このほか各部の動作のタイミングは、図示しないタイミング管理部から供給される、タイミング信号に同期して管理されている。
【０１１１】
図３においてさらに詳しくは、最小ラン連続制限逆変換パターン検出部203は、所定の最小ラン連続制限逆変換パターン検出のために、表４の最小ランｄの連続を制限する逆変換パターンを有しており、同期パターンを含まないチャネルビット列上で、基本処理単位である３チャネルビット単位で見て、符号パターン“001 000 000”であり、さらに続く３チャネルビットが“010”である時（“100”ではない時）、検出処理が行われる。さらに、同期パターンを含まないチャネルビット列上で、基本処理単位である３チャネルビット単位で見て、“000 010 000 000 101”または、“101 010 000 000 101”である時、検出処理が行われる。
【０１１２】
特定規則逆変換パターン検出部202は、所定の特定規則逆変換パターン検出のために、表４の拘束長４の、最小ランｄの連続を制限する置換パターンに対する逆変換パターンを有しており、同期パターンが挿入される位置の直後において、同期パターンの最後の符号語が“１”であり、かつ基本処理単位である３チャネルビット単位で見て、偶奇性保存違反符号パターン“010 000 000 101”である時、検出処理が行われる。
【０１１３】
チャネルビット列変換部204は、所定の最小ラン連続制限逆変換パターン検出部203からの情報として、“001 000 000”と、これに続く３チャネルビットが“010”であった部分が検出された場合に、“001 000 000”から“*0* 010 101”へ置換処理を行う。置換される先頭３ビットの“*0*”については、その直前のチャネルビットが参照され、RLL規則を守るようにして決定される。すなわち、直前の１ビットが“１”の時は“001 000 000”から“000 010 101”へ置換処理が行われる。一方、直前の１ビットが“０”の時は“001 000 000”から“101 010 101”へ置換処理が行われる。さらに、“000 010 000 000 101”または、“101 010 000 000 101”であった部分が検出された場合に、“000 010 000 000 101”から“001 010 101 010 101”、または“101 010 000 000 101”から“001 010 101 010 101”への置換処理がそれぞれ行われる。そして、特定規則逆変換パターン検出部202からの情報として、同期パターンの最後の符号語が“１”であり、かつ“010 000 000 101”であった部分が検出された場合に、“010 000 000 101”から“010 101 010 101”へ置換処理が行われる。
【０１１４】
尚、これらの置換処理については、挿入されている同期パターン部分以外のチャネルビット列に対して行われる。
【０１１５】
そして、上述したように置換が行われたチャネルビット列は、置換処理が行われた分だけレジスタが先に進められるまで、次の置換処理は行われない。
【０１１６】
図４は、図３の主要部のより詳細な構成を表している。同図に示されるように、パターン検出予想処理部201は、最小ラン連続制限逆変換パターン検出予想処理部211により構成され、逆変換パターン処理部205は、逆変換パターン検出部231と逆変換テーブル232（逆変換テーブル232A乃至232Dにより構成されている。
【０１１７】
逆変換パターン検出部231は、チャネルビット列変換部204より入力されたチャネルビット列より、RLL規則を守るためのパターンの逆変換パターン検出を行い、その結果情報を逆変換パターン決定部206へ出力するとともに、各逆変換テーブル232A乃至232Dにも出力し、各逆変換テーブル232A乃至232Dは、検出された逆変換パターン（変換データ列）を、逆変換パターン決定部206に供給する。最小ラン連続制限逆変換パターン検出予想処理部211は、チャネルビット列の、先頭では無い所定位置において、最小ランの連続回数を制限するための逆変換パターンのうち、所定の逆変換パターンを検出した時、その情報を、逆変換パターン決定部206へ出力する。
【０１１８】
図４においてさらに詳しくは、最小ラン連続制限逆変換パターン検出予想処理部211は、表４の拘束長５の、最小ランｄの連続を制限する逆変換パターンのひとつを有しており、同期パターンを含まないチャネルビット列上で、基本処理単位である３チャネルビット単位で見て、入力チャネルビット列の４ビット目以降が“000 010 000 000 101”である時、検出動作が行われる。
【０１１９】
逆変換パターン処理部205は、逆変換テーブル232A乃至232Cにおいて、表４の基礎パターン部分を含んでおり、また逆変換テーブル232Dにおいて、表４の最大ランｋ＝７を実現するための置換パターンを含んでいる。逆変換パターン検出部231において検出されたRLL規則を守るためのパターンの逆変換パターンの情報は、逆変換パターン決定部206へ出力されている。
【０１２０】
逆変換パターン決定部206では、逆変換パターン処理部205と最小ラン連続制限逆変換パターン検出予想処理部211からの情報が用いられている。基本処理単位である３チャネルビット単位で見て、表４の基礎パターンi=2に含まれている“010 000”の６−４復調決定情報が得られている時、さらに最小ラン連続制限逆変換パターン検出予想処理情報より、入力チャネルビット列の４ビット目以降が“000 010 000 000 101”であることが判れば、“010”が出力として決定され、またそうでなければ、“010 000”が出力として決定される。
【０１２１】
なお、図３、並びに図４において、同期パターンを除去する手段については、同図の限りではなく、例えば、逆変換パターン決定部205で、例外処理として同期パターンを除去する構成としてもよく、その場合は、データビット取出部24においては、所定の間隔で挿入されたDSV制御ビットだけを取り除けばよい。
【０１２２】
次に、図５のフローチャートを参照して、図１の復調装置１の再生処理（復調処理）について説明する。
【０１２３】
ステップS401において、再生部12は記録媒体11に記録されている信号を再生する。ステップS402において、チャネルビット列化部21は、再生部12より入力された再生符号をチャネルビット列化する。ステップS403において、同期パターン検出処理部22は同期パターンを検出する。検出結果は、同期パターン検出処理情報として各部に供給される。
【０１２４】
ステップS404において、パターン検出予想処理部201はパターン検出予想処理を実行する。このパターン検出予想処理の詳細は図６を参照して後述するが、これによりパターン“xxx 000 010 000 000 101”が検出された場合、予想フラグonが出力される。
【０１２５】
ステップS405において、最小ラン連続制限逆変換パターン検出部203は最小ラン連続制限逆変換パターン検出処理を実行する。その処理の詳細は図７のフローチャートを参照して後述するが、これにより符号パターン“000 010 000 000 101”または“101 010 000 000 101”が検出された場合、最小ラン連続制限逆変換パターン検出フラグ（15cbit）onが出力される。また、符号パターン“001 000 000”が検出され、かつ次のチャネルビットが“010”である場合（結局、符号パターン“001 000 000 010”が検出された場合）、最小ラン連続制限逆変換パターン検出フラグ（9cbit）onが出力される。
【０１２６】
次に、ステップS406において、特定規則逆変換パターン検出部202は、特定規則逆変換パターン処理を実行する。その処理の詳細は、図８のフローチャートを参照して後述するが、これにより偶奇性保存違反符号パターン“010 000 000 101”が検出され、かつ直前の１チャネルビットが“１”である場合、特定規則逆変換パターン検出フラグonが出力される。
【０１２７】
次に、ステップS407において、チャネルビット列変換部204はチャネルビット列変換処理を実行する。その処理の詳細は図９のフローチャートを参照して後述するが、この処理により最小ラン連続制限逆変換パターン検出フラグ（15cbit）がonである場合、符号パターン“000 010 000 000 101”または“101 010 000 000 101”が符号パターン“001 010 101 010 101”に変換される。また、最小ラン連続制限逆変換パターン検出フラグ（9cbit）がonである場合、直前のチャネルビット“０”であれば、符号パターン“001 000 000”が符号パターン“101 010 101”に変換され、直前のチャネルビットが“１”である場合には、符号パターン“001 000 000”が符号パターン“000 010 101”に変換される。さらにまた、特定規則逆変換パターン検出フラグがonである場合、符号パターン“010 000 000 101”が符号パターン“010 101 010 101”に変換される。
【０１２８】
なお、ステップS404のパターン検出予想処理、ステップS405の最小ラン連続制限逆変換パターン検出処理、並びにステップS406の特定規則逆変換パターン処理は、実際にはそれぞれ並行に実施される。
【０１２９】
ステップS408において、逆変換パターン処理部205は逆変換パターン処理を実行する。この逆変換パターン処理の詳細は図10を参照して後述するが、これにより逆変換テーブル232A乃至232Dに基づく逆変換処理が実行される。
【０１３０】
ステップS409において、逆変換パターン決定部206は逆変換パターン決定処理を実行する。この処理の詳細は図13を参照して後述するが、この処理により逆変換テーブル232A乃至232Dのいずれかの出力を選択、出力する処理が行われる。
【０１３１】
ステップS410において、データビット取出部24はデータビットを取り出す。すなわち、同期パターンとDSV制御ビットがここで除去され、データビットのみが抽出される。ステップS411において、出力部14はデータビット取出部24より供給されたデータビットをデスクランブルしたり、ECCでエラー訂正したりする。このようにして画像データ、音声データなどの意味を有するデータ列が生成され、LCD，CRTなどの表示部、あるいはスピーカなどに出力される。あるいは、必要に応じてさらに所定のフォーマットでエンコードされ、各種のデバイス、伝送路に供給されたり、記録媒体に記録される。
【０１３２】
次に、図６のフローチャートを参照して、図５のステップS404のパターン検出予想処理の詳細について説明する。
【０１３３】
ステップS431において、パターン検出予想処理部201の最小ラン連続制限逆変換パターン検出予想処理部211は、チャネルビット列化部21より入力されたチャネルビット列が符号パターン“xxx 000 010 000 000 101”と一致するかを判定する。チャネルビット列がこの符号パターンと一致する場合には、ステップS432において最小ラン連続制限逆変換パターン検出予想処理部211は、予想フラグonを出力する。ステップS431においてチャネルビット列が符号パターン“xxx 000 010 000 000 101”と一致しないと判定された場合、ステップS433において最小ラン連続制限逆変換パターン検出予想処理部211は、予想フラグoffを出力する。この予想フラグは、最小ラン連続制限逆変換パターン検出予想処理情報として逆変換パターン決定部206に供給され、図13のステップS607において利用される。
【０１３４】
図７は、図５のステップS405の最小ラン連続制限逆変換パターン検出処理の詳細を表している。
【０１３５】
ステップS451において、最小ラン連続制限逆変換パターン検出部203は、検出フラグをクリアする。即ち、後述するステップS453,S455で出力される最小ラン連続制限逆変換パターン検出フラグ（15cbit）と最小ラン連続制限逆変換パターン検出フラグ（9cbit）がクリアされる。ステップS452において、最小ラン連続制限逆変換パターン検出部203は、チャネルビット列化部21より入力されたチャネルビット列が符号パターン“000 010 000 000 101”または“101 010 000 000 101”と一致するかを判定する。チャネルビット列がこれらのパターンと一致する場合には、ステップS453において最小ラン連続制限逆変換パターン検出部203は、最小ラン連続制限逆変換パターン検出フラグ（15cbit）onを出力する。このフラグは、最小ラン連続制限逆変換パターン検出情報としてチャネルビット列変換部204に出力される。そして、このフラグは、後述する図９のステップS481において利用される。
【０１３６】
ステップS452において、チャネルビット列が符号パターン“000 010 000 000 101”あるいは“101 010 000 000 101”のどちらとも一致しないと判定された場合、ステップS454において最小ラン連続制限逆変換パターン検出部203は、チャネルビット列が符号パターン“001 000 000 010”と一致するか（符号パターン“001 000 000”と一致し、かつ次のチャネルビットが“010”と一致するか）を判定する。チャネルビット列がこの符号パターンと一致する（すなわち、符号パターン“001 000 000”と一致し、かつ次のチャネルビットが“010”と一致する）場合には、ステップS455において最小ラン連続制限逆変換パターン検出部203は、最小ラン連続制限逆変換パターン検出フラグ（9cbit）onを出力する。このフラグは、チャネルビット列変換部204に供給される。そして、このフラグは、図９のステップS483において利用される。
【０１３７】
ステップS454において、チャネルビット列が符号パターン“001 000 000 010”と一致しない（符号パターン“001 000 000”と一致しないか、または一致したとしても次のチャネルビットが“010”ではない）と判定された場合には、ステップS456において最小ラン連続制限逆変換パターン検出部203は、最小ラン連続制限逆変換パターン検出フラグoffを出力する。この検出フラグoffは、ステップS453で出力される最小ラン連続制限逆変換パターン検出フラグ（15cbit）のoffであることを表すとともに、ステップS455で出力される最小ラン連続制限逆変換パターン検出フラグ（9cbit）のoffであることも意味する。
【０１３８】
次に、図８のフローチャートを参照して、図５のステップS406における特定規則逆変換パターン処理の詳細について説明する。
【０１３９】
ステップS471において特定規則逆変換パターン検出部202は、チャネルビット列化部21より入力されたチャネルビット列が偶奇性保存違反符号パターン“010 000 000 101”と一致するかを判定する。チャネルビット列が偶奇性保存違反符号パターン“010 000 000 101”と一致する場合には、ステップS472において特定規則逆変換パターン検出部202は、直前の符号語列の１チャネルビットが“１”かを判定する。処理対象の直前の符号語列の１チャネルビットが“１”である場合、ステップS473において特定規則逆変換パターン検出部202は、特定規則逆変換パターン検出フラグonを出力する。
【０１４０】
ステップS471において、入力されたチャネルビット列が偶奇性保存違反符号パターン“010 000 000 101”と一致しないと判定された場合、またはステップS472において、直前の符号語列の１チャネルビットが“１”ではない（“０”である）と判定された場合、ステップS474において、特定規則逆変換パターン検出部202は、特定規則逆変換パターン検出フラグoffを出力する。ステップS473,S474で出力されたフラグは、チャネルビット列変換部204に供給され、図９のステップS487で利用される。
【０１４１】
次に、図９のフローチャートを参照して、図５のステップS407におけるチャネルビット列変換処理の詳細について説明する。
【０１４２】
ステップS481において、チャネルビット列変換部204は、最小ラン連続制限逆変換パターン検出フラグ（15cbit）がonかを判定する。このフラグは、図７のステップS453，S456において最小ラン連続制限逆変換パターン検出部203により出力されたものである。最小ラン連続制限逆変換パターン検出フラグ（15cbit）がonであると判定された場合（チャネルビット列が符号パターン“000 010 000 000 101”または“101 010 000 000 101”と一致する場合）、ステップS482においてチャネルビット列変換部204は、チャネルビット列“000 010 000 000 101”または“101 010 000 000 101”を符号パターン“001 010 101 010 101”に変換する。
【０１４３】
この符号パターン“001 010 101 010 101”は、偶奇性保存符号パターン“000 010 000 000 101”および“101 010 000 000 101”に対応する偶奇性保存違反データパターン(1001110111)を、個別に変換する（データパターン(10),(01),(11),(01),(11)として変換する）ことで生成される偶奇性保存個別変換符号パターンである。
【０１４４】
ステップS481において、最小ラン連続制限逆変換パターン検出フラグ（15cbit）がonではない（offである）と判定された場合（チャネルビット列が符号パターン“000 010 000 000 101”あるいは“101 010 000 000 101” のどちらとも一致しない場合）、ステップS483においてチャネルビット列変換部204は、最小ラン連続制限逆変換パターン検出フラグ（9cbit）がonかを判定する。このフラグは、図７のステップS455，S456において最小ラン連続制限逆変換パターン検出部203により出力されたものである。
【０１４５】
最小ラン連続制限逆変換パターン検出フラグ（9cbit）がonである場合（チャネルビット列が偶奇性保存符号パターン“001 000 000”と一致し、直後のチャネルビットが“010”である場合）には、ステップS484においてチャネルビット列変換部204は、直前のチャネルビットが“０”であるかを判定する。直前のチャネルビットが“０”である場合には、ステップS485においてチャネルビット列変換部204は、符号パターン“001 000 000”を符号パターン“101 010 101”に変換する。ステップS484において、直前のチャネルビットが“０”ではない（“１”である）と判定された場合、ステップS486においてチャネルビット列変換部204は、符号パターン“001 000 000”を符号パターン“000 010 101”に変換する。
【０１４６】
この符号パターン“101 010 101”,“000 010 101”は、偶奇性保存符号パターン“001 000 000”に対応する偶奇性保存データパターン(110111)を、個別に変換する（データパターン(11),(01),(11)として変換する）ことで生成される偶奇性保存個別変換符号パターンである。
【０１４７】
ステップS483で最小ラン連続制限逆変換パターン検出フラグ（9cbit）がonではない（offである）と判定された場合（チャネルビット列が符号パターン“001 000 000”と一致しないか、または一致したとしても直後のチャネルビットが“010”と一致しない場合）、ステップS487においてチャネルビット列変換部204は、特定規則逆変換パターン検出フラグがonかを判定する。このフラグは、図８のステップS473，S474において特定規則逆変換パターン検出部202により出力されたものである。
【０１４８】
特定規則逆変換パターン検出フラグがonである場合（チャネルビット列が偶奇性保存違反符号パターン“010 000 000 101”と一致し、直前のチャネルビットが“１”である場合）、ステップS488においてチャネルビット列変換部204は、偶奇性保存違反符号パターン“010 000 000 101”を、符号パターン“010 101 010 101”に変換する。この符号パターン“010 101 010 101”は、偶奇性保存違反符号パターン“010 000 000 101”に対応する偶奇性保存違反データパターン(01110111)を、個別に変換する（データパターン(01),(11),(01),(11)として変換する）ことで生成される偶奇性保存違反個別変換符号パターンである。
【０１４９】
ステップS487において特定規則逆変換パターン検出フラグがonではない（offである）と判定された場合（チャネルビット列が偶奇性保存違反符号パターン“010 000 000 101”と一致しないか、一致したとしても、直前のチャネルビットが“０”である場合）、ステップS489においてチャネルビット列変換部204は、チャネルビット列化部21より供給されたチャネルビット列をそのまま出力する。
【０１５０】
図10は、図５のステップS408の逆変換パターン処理の詳細を表している。
【０１５１】
ステップS501において、逆変換パターン検出部231は、チャネルビット列変換部204より入力されたチャネルビット列が12-8復調かを判定する。この判定は、例えば、入力された12チャネルビットが表４の拘束長ｉ＝４の２つの符号パターン“000 100 100 100 ”，“010 100 100 100”と一致するかが判定される。チャネルビット列が12-8復調である場合には、ステップS502において逆変換パターン検出部231は、12-8復調決定情報を出力する。この情報は、逆変換パターン決定部206と逆変換テーブル232A乃至232Dに供給される。そして、この決定情報は、図13のステップS601において利用される。
【０１５２】
ステップS503において逆変換テーブル232Dは、12チャネルビットを８データに逆変換する。具体的には、表４に示されるように、入力チャネルビット列が符号パターン“000 100 100 100”である場合、これがデータパターン（00001000）に逆変換され、また、12チャネルビットが符号パターン“010 100 100 100”である場合には、それがデータパターン（00000000）に逆変換される。このデータは、後述する図13のステップS602において選択、出力される。
【０１５３】
ステップS501においてチャネルビット列が12-8復調ではないと判定された場合、ステップS504において、逆変換パターン検出部231はチャネルビット列が9-6復調かを判定する。9-6復調である場合には、ステップS505において逆変換パターン検出部231は、9-6復調決定情報を出力する。この情報は、逆変換パターン決定部206と逆変換テーブル232A乃至232Dに出力される。そして、この決定情報は、後述する図13のステップS603において利用される。ステップS506において逆変換テーブル232Cは、９チャネルビットを６データに逆変換する。具体的には、表４の拘束長ｉ＝３の符号パターン“000 100 100”，“000 100 000 （not 100）”，“010 100 100”，“010 100 000 （not 100）”が、データパターン（000011），（000010），（000001），（000000）にそれぞれ逆変換される。これらのデータは、後述する図13のステップS604において選択、出力される。
【０１５４】
ステップS504においてチャネルビット列が9-6復調ではないと判定された場合、ステップS507において、逆変換パターン検出部231はチャネルビット列が6-4復調かを判定する。チャネルビット列が6-4復調である場合、ステップS508において逆変換パターン検出部231は、6-4復調決定情報を出力する。この情報は、逆変換パターン決定部206と逆変換テーブル232A乃至232Dに出力される。そして、この決定情報は、後述する図13のステップS605において利用される。ステップS509において逆変換テーブル232Bは、６チャネルビットを４データに逆変換する。具体的には、表４における拘束長ｉ＝２の符号パターン“010 100”，“010 000 （not 100）”，“000 100”がデータパターン（0011），（0010），（0001）にそれぞれ逆変換される。これらのデータは、後述する図13のステップS608で選択、出力される。
【０１５５】
次に、ステップS510において逆変換パターン検出部231は、６チャネルビットは符号パターン“010 100”または“000 100”と一致するかを判定する。チャネルビットがこれらのパターンと一致する場合には、逆変換パターン処理は終了され、一致しない場合には、処理はステップS511に進む。
【０１５６】
この処理について、６チャネルビットが“010 100”あるいは“000 100”のどちらでもない時、即ち“010 000 （not 100）”である時は、後述する図13のステップS607の判定の結果によって、６チャネルビットを４データに逆変換する場合と、３チャネルビットを２データに逆変換する場合の両方がある。そこで、６チャネルビットが“010 000 （not 100）”の時は、ステップS508及びステップS509の処理に加えて、さらにステップS512とステップS513の処理を追加してある。
【０１５７】
ステップS507においてチャネルビット列が6-4復調ではないと判定された場合、並びにステップS510においてNoと判定された場合（６チャネルビットが符号パターン“010 000”と一致する場合）、ステップS511において逆変換パターン検出部231は、チャネルビット列が3-2復調かを判定する。チャネルビット列が3-2復調である場合には、ステップS512において逆変換パターン検出部231は、3-2復調決定情報を出力する。この情報は、逆変換パターン決定部206と逆変換テーブル232A乃至232Dに出力される。そして、この決定情報は、後述する図13のステップS609において利用される。ステップS513において逆変換テーブル232Aは、３チャネルビットを２データに逆変換する。具体的には、表４の拘束長ｉ＝１の符号パターン“101”，“000”，“001”，“010”がデータパターン（11），（11），（10），（01）にそれぞれ逆変換される。ところで、図９のステップS482,S485,S486,S488で生成された偶奇性保存個別変換符号パターンについてもここで逆変換される。これらのデータは、後述する図13のステップS610において選択、出力される。
【０１５８】
ステップS511においてチャネルビット列が3-2復調ではないと判定された場合、ステップS514において、逆変換パターン検出部231はエラー処理を実行する。
【０１５９】
図11は、図10のステップS514のエラー処理の詳細を表している。すなわち、ステップS531において逆変換パターン検出部231は、あらかじめエラー処理として定めた3-2復調決定情報を出力する。この決定情報は、逆変換パターン決定部206と逆変換テーブル232A乃至232Dに出力される。ステップS532において、変換テーブル232Aは予めエラー処理用として定められている３チャネルビットを２データに逆変換する。すなわち、符号パターン“101”，“000”，“001”，“010”のうちのいずれか１つがエラー処理用の符号パターンとされ、それが対応するデータパターンに変換される。
【０１６０】
エラー処理用のデータパターンとして、符号パターン“101”，“000”，“001”，“010”に対応するデータパターンを与える以外に、エラー専用にデータパターンを個別に与えても良い。たとえば、エラー処理用として３チャネルビットを２データ(00)に逆変換してもよい。
【０１６１】
図３と図４において、点線で示されるように、最小ラン連続制限逆変換パターン検出予想処理部211の出力する最小ラン連続制限逆変換パターン検出予想情報（予想フラグ）が、逆変換パターン検出部231にも供給される場合には、図５のステップS408の逆変換パターン処理は、図12に示されるような処理とすることができる。
【０１６２】
図12のステップS551乃至ステップS565の処理は、図10のステップS501乃至ステップS514の処理と基本的に同様の処理であるが、図10のステップS507において6-4復調であると判定された場合のステップS508，S509，S510に対応する処理が異なっている。具体的には、図12における場合、図10のステップS507の6-4復調の判定処理に対応する図12のステップS557の6-4復調の判定処理においてYesと判定された場合、ステップS558乃至ステップS561の処理が実行される。
【０１６３】
すなわち、図10のステップS501乃至S506の処理と同様の処理が、図12のステップS551乃至S556で行われた後、ステップS557において、チャネルビット列変換部204より入力されたチャネルビット列が6-4復調であると判定された場合、ステップS558において逆変換パターン検出部231は、チャネルビット列が符号パターン“010 100”または“000 100”と一致するかを判定する。チャネルビット列がこれらのパターンと一致しない場合には（パターン“010 000”と一致する場合には）、ステップS559において逆変換パターン検出部231は、予想フラグがonかを判定する。このフラグは、最小ラン連続制限逆変換パターン検出予想処理部211から供給されたものである。
【０１６４】
予想フラグがonではない（offである）と判定された場合（チャネルビット列がパターン“xxx 000 010 000 000 101”と一致しない場合）、ステップS560において、逆変換パターン検出部231は6-4復調決定情報を出力する。この情報は、逆変換パターン決定部206と逆変換テーブル232A乃至232Dに出力される。そして、この決定情報は図13のステップS605において利用される。ステップS561において逆変換テーブル232Bは、６チャネルビットを４データに逆変換する。具体的には、表４における拘束長ｉ＝２の符号パターン“010 100”，“010 000 （not 100）”，“000 100”がそれぞれ対応するデータ（0011），（0010），（0001）のいずれかに逆変換される。これらのデータは、図13のステップS608で選択、出力される。
【０１６５】
ステップS558においてチャネルビット列が符号パターン“010 100”または“000 100”と一致すると判定された場合、ステップS559の判定処理はスキップされ、処理はステップS560に進む。ステップS559において予想フラグがonであると判定された場合（チャネルビット列が符号パターン“xxx 000 010 000 000 101”と一致すると判定された場合であるが、ステップS558で符号パターン“010 000”と一致する（符号パターン“010 100”または“000 010”と一致しない）とも判定されているので、結局、符号パターンは“010 000 010 000 000 101”と一致する場合）、処理はステップS562に進む。
【０１６６】
その他の処理は図10における場合と同様であり、繰り返しになるのでその説明は省略する。
【０１６７】
尚、図12のフローチャートを用いた場合は、後段の処理である図５のステップS409において、後述する図13と同様でよいが、図13のステップS606とステップS607が省略されていてもよい。
【０１６８】
次に、図13のフローチャートを参照して、図５のステップS409における逆変換パターン決定処理の詳細について説明する。
【０１６９】
ステップS601において、逆変換パターン決定部206は、12-8復調決定情報を受信したかを判定する。この決定情報は、図10のステップS502(図12のステップS552)において出力されたものである。12-8復調決定情報を受信している場合には、ステップS602において逆変換パターン決定部206は、12チャネルビットを逆変換した８データを選択、出力する。すなわち、図10のステップS503(図12のステップS553)で逆変換されたデータがここで選択され、後段のデータビット取出部24に供給される。
【０１７０】
ステップS601において12-8復調決定情報を受信していないと判定された場合、ステップS603において逆変換パターン決定部206は、9-6復調決定情報を受信したかを判定する。この決定情報は、図10のステップS505(図12のステップS555)において出力されたものである。9-6復調決定情報を受信している場合には、ステップS604において逆変換パターン決定部206は、９チャネルビットを逆変換した６データを選択、出力する。このデータは、図10のステップS506(図12のステップS556)で逆変換されたものである。
【０１７１】
ステップS603において9-6復調決定情報を受信していないと判定された場合、ステップS605において逆変換パターン決定部206は、6-4復調決定情報を受信したかを判定する。この決定情報は、図10のステップS508(図12のステップS560)において出力されたものである。6-4復調決定情報を受信している場合には、ステップS606において逆変換パターン決定部206は、チャネルビット列が符号パターン“010 100”または“000 100”と一致するかを判定する。
【０１７２】
チャネルビット列がこれらの符号パターンと一致しない場合には（符号パターン“010 000”と一致する場合には）、ステップS607において逆変換パターン決定部206は、最小ラン連続制限逆変換パターン検出予想処理部211より供給される予想フラグがonかを判定する。この予想フラグがonではない（offである）と判定された場合（チャネルビット列がパターン“xxx 000 010 000 000 101”と一致しない場合）、ステップS608において逆変換パターン決定部206は、６チャネルビットを逆変換した４データを選択、出力する。このデータは、図10のステップS509(図12のステップS561)において逆変換されたものである。ステップS606においてチャネルビットが符号パターン“010 100”または“000 100”と一致すると判定された場合、ステップS607の判定処理はスキップされ、ステップS608の処理が実行される。
【０１７３】
ステップS607において、予想フラグがonであると判定された場合（チャネルビット列が符号パターン“xxx 000 010 000 000 101”と一致すると判定された場合であるが、ステップS606で符号パターン“010 000”と一致する（符号パターン“010 100”または“000 010”と一致しない）とも判定されているので、結局、符号パターンは“010 000 010 000 000 101”と一致する場合）、並びにステップS605において6-4復調決定情報を受信していないと判定された場合には、ステップS609において逆変換パターン決定部206は、3-2復調決定情報を受信したかを判定する。この復調決定情報は、図10のステップS512(図12のステップS563)において出力されたものである。3-2復調決定情報を受信した場合には、ステップS610において逆変換パターン決定部206は、３チャネルビットを逆変換した２データを選択、出力する。このデータは図10のステップS513(図12のステップS564)で逆変換されたものである。
【０１７４】
ステップS609において3-2復調決定情報を受信していないと判定された場合、ステップS611において、逆変換パターン決定部206はエラー出力処理を実行する。
【０１７５】
図14は、ステップS611のエラー出力処理の詳細を表している。すなわち、ステップS651において逆変換パターン決定部206は、エラー処理として定めた３チャネルビットを逆変換した２データを選択、出力する。このデータは、図10のステップS514（図11のステップS532）のエラー出力処理で出力されたものである。具体的には、符号パターン“101”，“000”，“001”，“010”のいずれかがエラー処理用として予め定められており、データパターン（11），（11），（10），（01）のうちそれに対応するデータパターンが出力されることになる。
【０１７６】
このほか、エラー専用にデータパターンが個別に与えられている時は、そのデータパターン（例えば、データパターン(00)）が出力される。
【０１７７】
ところで、図４の最小ラン連続制限逆変換パターン検出予想処理部211、最小ラン連続制限逆変換パターン検出部203、そして特定規則逆変換パターン検出部202の処理をまとめると、図15に示されるようになる。
【０１７８】
すなわち、最小ラン連続制限逆変換パターン検出予想処理部211は、入力チャネルビット列が符号パターン“xxx 000 010 000 000 101”と一致するかを判定し、一致する場合には予想フラグonを出力する。そして、一致しない場合には予想フラグoffが出力される。
【０１７９】
最小ラン連続制限逆変換パターン検出部203は、チャネルビット列が15-10復調であるかを判定する。具体的には、入力チャネルビット列が符号パターン“000 010 000 000 101”または“101 010 000 000 101”と一致するかが判定される。チャネルビット列がこれらの符号パターンと一致する場合には、最小ラン連続制限逆変換パターン検出フラグ（15cbit）onが出力される。さらに、“000 010 000 000 101”または“101 010 000 000 101”から、“001 010 101 010 101”へのチャネルビット列変換が行われる。
【０１８０】
次に、入力チャネルビット列が符号パターン“000 010 000 000 101” あるいは “101 010 000 000 101”のどちらとも一致しない場合には、さらに9-6復調かが判定される。すなわち、入力チャネルビットが符号パターン“001 000 000 010”と一致するか、あるいは別の例として符号パターン“001 000 000”と一致し、かつ次の３チャネルビットがパターン“100”ではないかが判定される。これらの条件が満足される場合には、最小ラン連続制限逆変換パターン検出フラグ（9cbit）onが出力される。さらに、直前のチャネルビットが参照され、pre“０”＋“001 000 000”から“０”＋“101 010 101”へのチャネルビット列変換、あるいは、pre“１”＋“001 000 000”から“１”＋“000 010 101”へのチャネルビット列変換が行われる。これらの条件が満足されない場合には、最小ラン連続制限逆変換パターン検出フラグoffが出力される。即ち、最小ラン連続制限逆変換パターンによるチャネルビット列変換は行われない。
【０１８１】
特定規則逆変換パターン検出部202は、偶奇性保存違反符号パターン“010 000 000 101”が検出され、その直前のチャネルビットが“１”である場合、特定規則逆変換パターン検出フラグonを出力する。この場合、偶奇性保存違反符号パターン“010 000 000 101”は、偶奇性保存違反個別変換符号パターン“010 101 010 101”に変換される。
【０１８２】
偶奇性保存違反符号パターン“010 000 000 101”が検出されないか、または検出されても、その直前のチャネルビットが“０”である場合、特定規則逆変換パターン検出フラグoffが出力される。即ち、特定規則逆変換パターンによるチャネルビット列変換は行われない。
【０１８３】
また、図４の逆変換パターン検出部231と逆変換テーブル232A乃至232D、そして逆変換パターン決定部206の処理をまとめると、図16に示されるようになる。
【０１８４】
すなわち、チャネルビット列変換部204によるチャネルビット列変換後の第２のチャネルビット列が12-8復調かが判定され、12-8復調である場合には逆変換パターン決定情報が出力され、逆変換テーブル232Dにより12チャネルビットが８データに逆変換される。
【０１８５】
チャネルビット列が12-8復調ではない場合には、9-6復調であるかが判定され、9-6復調である場合には逆変換テーブル232Cにより９チャネルビットが６データに逆変換される。
チャネルビット列が9-6復調ではない場合には、6-4復調であるかが判定される。6-4復調である場合にはチャネルビットが符号パターン“010 000”と一致し、かつ次の３チャネルビットが“100”ではない場合には、さらに予想フラグがonかが判定される。この予想フラグがonである場合には、逆変換テーブル232Aによって３チャネルビット“010”が２データ(01)に逆変換され、この予想フラグがoffである場合には、逆変換テーブル232Bによって６チャネルビット“010 000”が４データ(0010)に逆変換される。
【０１８６】
次に、入力された6-4復調であるチャネルビットが符号パターン“010 000”＋not“100”と一致しない場合には、逆変換テーブル232Bによって６チャネルビット（“010 100”あるいは“000 100”）が４データ((0011)あるいは(0001))に逆変換される。
【０１８７】
チャネルビット列が6-4復調ではないと判定された場合、チャネルビット列が3-2復調であるかが判定される。3-2復調である場合には、逆変換テーブル232Aは３チャネルビットを２データに逆変換して出力する。チャネルビット列が3-2復調ではないと判定された場合にはエラー処理が行われ、３チャネルビットのうち予め設定されているエラー処理用の３ビットが２データに逆変換され、出力される。逆変換される２データは、例えば（00）としておく。
【０１８８】
以上の様にして、表４の逆変換テーブルは、1,7PP符号でありさらに、基本構成が従来の逆変換テーブルである表３と同様でありながら、さらに、最小ランの連続を制限する逆変換パターンを複数通り持ち、特定規則逆変換パターン処理部32を持っているので、任意の位置に挿入された、例えば複数種類の同期パターン列における識別ビットの制限をより少なくして、最小ランの連続が最大５回までに制限することのできる符号語列を元のデータ列に復調することができ、さらに従来の表３の逆変換テーブルよりもエラー伝播特性を改善することができる。
【０１８９】
なお以上における15-10復調の最小ラン連続制限パターンの検出には、表４の構成では、15チャネルビットが必要だが、逆変換処理については、12-8復調における“$0$ 010 000 000”部分を (10011101)とし、次に存在する“101”を、次の復調処理として行っても良い。
【０１９０】
また、特定規則逆変換パターン“010 000 000 101”の検出には、直前のチャネルビットが“１”かどうかがさらに判定されたが、直前のチャネルビットの参照を行わなくても、表４における復調動作は同様にして行うことができる。このとき、その他の動作説明についても、直前のチャネルビットの参照を省略することで、同様にして行うことができる。
【０１９１】
さらに、表４’の逆変換テーブルにおける場合のように、所定の間隔で挿入されている同期パターンの位置を情報として、同期パターン挿入直後において、(01110111)と一致し、さらに続くチャネルビット列が“010”ではない時に８データの特定規則変換パターンの検出処理を行う場合においては、特定規則逆変換パターン処理部32において、表４における、特定規則逆変換パターン“010 000 000 101”の検出には、同期パターンの挿入される位置を検出し、この直後において“010 000 000 101”の検出を行うことによって、同様にして実現することができる。
【０１９２】
この他の逆変換テーブルの例としては、DSV制御の性能に対して多少の劣化が許容できる場合は、例えば表４において、拘束長i＝４の部分だけを他の部分と偶奇性が反対となるように構成するなどして、偶奇性の規則が部分的に他の部分と異なる逆変換テーブルとすることもできる。また、各逆変換テーブルの全てのパターンにおいて、符号パターンの「１」の個数と、データパターンの「１」の個数が、それぞれ２で割った時の余りが一致していないように選ぶことができる。ただし、その場合は、そのことを全てのパターンで統一して行う必要がある。
【０１９３】
表４の逆変換テーブルは、最小ランｄ＝１、最大ランｋ＝７、変換率(m:n)=(2:3)の逆変換テーブルにおいて、最小ラン長の繰り返し回数を制限する置換パターンを設けるようにしたので、
（１）高線密度での記録再生、および、タンジェンシャル・チルトに対する許容度が向上する。
（２）信号レベルが小さい部分が減少し、AGC（Auto Gain Control）やPLL（Phase-Locked Loop）等の波形処理の精度が向上し、総合特性を高めることができる。
（３）従来と比較して、ビタビ復号等の際のパスメモリ長を短く設計することができ、回路規模を小さくすることができる。
【０１９４】
また、DSV制御ビットを挿入する位置において、逆変換テーブルの符号語列内の「１」の個数と、対応する復調データ列内の「１」の個数を、２で割った時の余りがどちらも１あるいは０で一致するようにしたので、
（４）DSVの制御のための冗長ビットを少なくすることができる。
（５）最小ランｄ＝１かつ(m,n)=(2,3)においては、1.5符号語でDSV制御を行うことができる。
（６）冗長度が少ない上に、最小ランと最大ランを守ることができる。さらに本テーブルは、表３の1,7PP符号と較べて、最小ランの連続回数制限を６回から５回へと少なくしたので、データ記録再生時のエラー伝播を、より少なくすることができる。
【０１９５】
一般的に、データ再生誤りのパターンとしては、連続する最小マークの先頭のエッジから最後のエッジまでが、一斉にシフトして誤るという場合がある。即ち発生するビットエラー長は、最小ランの連続する区間の、先頭から最後まで伝搬することになる。従ってエラー伝搬は長くなってしまうという問題が現れる。しかしながら、最小ランの連続を５回に制限することによって、上記のエラーの発生を少なくすることができ、より安定したデータの記録再生を実現することができる。
【０１９６】
表４の逆変換テーブルは、さらに表３の逆変換テーブルを含んでいるので、表２の1,7PP符号で作成されたチャネルビット列は、完全にデータ列への復調を行うことができる。
【０１９７】
図17は、上述した一連の処理をプログラムにより実行するパーソナルコンピュータの構成の例を示すブロック図である。CPU（Central Processing Unit）321は、ROM（Read Only Memory）322、または記憶部328に記憶されているプログラムに従って各種の処理を実行する。RAM（Random Access Memory）323には、CPU321が実行するプログラムやデータなどが適宜記憶される。これらのCPU321、ROM322、およびRAM323は、バス324により相互に接続されている。
【０１９８】
CPU321にはまた、バス324を介して入出力インターフェース325が接続されている。入出力インターフェース325には、キーボード、マウス、マイクロホンなどよりなる入力部326、ディスプレイ、スピーカなどよりなる出力部327が接続されている。CPU321は、入力部326から入力される指令に対応して各種の処理を実行する。そして、CPU321は、処理の結果を出力部327に出力する。
【０１９９】
入出力インターフェース325に接続されている記憶部328は、例えばハードディスクからなり、CPU321が実行するプログラムや各種のデータを記憶する。通信部329は、インターネットやローカルエリアネットワークなどのネットワークを介して外部の装置と通信する。また、通信部329を介してプログラムを取得し、記憶部328に記憶してもよい。
【０２００】
入出力インターフェース325に接続されているドライブ330は、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア331が装着されたとき、それらを駆動し、そこに記録されているプログラムやデータなどを取得する。取得されたプログラムやデータは、必要に応じて記憶部328に転送され、記憶される。
【０２０１】
上述した一連の処理は、ハードウエアにより実行させることもできるし、ソフトウエアにより実行させることもできる。一連の処理をソフトウエアにより実行させる場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、プログラム格納媒体からインストールされる。
【０２０２】
コンピュータにインストールされ、コンピュータによって実行可能な状態とされるプログラムを格納するプログラム格納媒体は、図17に示すように、磁気ディスク（フレキシブルディスクを含む）、光ディスク（CD-ROM(Compact Disc-Read Only Memory),DVD(Digital Versatile Disc)を含む）、光磁気ディスク（MD（Mini-Disc）（登録商標）を含む）、もしくは半導体メモリなどよりなるパッケージメディアであるリムーバブルメディア331、または、プログラムが一時的もしくは永続的に格納されるROM322や、記憶部328を構成するハードディスクなどにより構成される。プログラム格納媒体へのプログラムの格納は、必要に応じてルータ、モデムなどのインターフェースである通信部329を介して、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の通信媒体を利用して行われる。
【０２０３】
なお、本明細書において、プログラム格納媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０２０４】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０２０５】
【図１】本発明の一実施の形態の復調装置の構成を示すブロック図である。
【図２】データフォーマットを説明する図である。
【図３】図１の復号装置のより詳細な構成を示すブロック図である。
【図４】図３の復号装置のより詳細な構成を示すブロック図である。
【図５】図１の復調装置の再生処理を説明するフローチャートである。
【図６】図５のステップS404のパターン検出予想処理を説明するフローチャートである。
【図７】図５のステップS405の最小ラン連続制限逆変換パターン検出処理を説明するフローチャートである。
【図８】図５のステップS406の特定規則逆変換パターン処理を説明するフローチャートである。
【図９】図５のステップS407のチャネルビット列変換処理を説明するフローチャートである。
【図１０】図５のステップS408の逆変換パターン処理を説明するフローチャートである。
【図１１】図10のステップS514のエラー処理を説明するフローチャートである。
【図１２】図５のステップS408の逆変換パターン処理の他の実施の形態を説明するフローチャートである。
【図１３】図５のステップS409の逆変換パターン決定処理を説明するフローチャートである。
【図１４】図13のステップS611のエラー出力処理を説明するフローチャートである。
【図１５】図４の最小ラン連続制限逆変換パターン検出予想部、最小ラン連続制限逆変換パターン検出部、および特定規則逆変換パターン検出部の処理を説明する図である。
【図１６】図４の逆変換パターン検出部と逆変換テーブルの処理を説明する図である。
【図１７】パーソナルコンピュータの構成を示すブロック図である。
【符号の説明】
【０２０６】
１  復調装置，  13  復号装置，  21  チャネルビット列化部，  22  同期パターン検出処理部，  23  復調部，  24  データビット取出部，  201  パターン検出予想処理部，  202  特定規則逆変換パターン検出部,  203  最小ラン連続制限逆変換パターン検出部，  204  チャネルビット列変換部，  205  逆変換パターン処理部，  206  逆変換パターン決定部，  211  最小ラン連続制限逆変換パターン検出予想処理部，  231  逆変換パターン検出部，  232A乃至232D  逆変換テーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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