(57)【要約】【課題】  解決しようとする課題は、雑音特性とエージング特性に優れると供に、消費電力化及び小型化を実現できる発振器回路を提供することである。【解決手段】  本発明は、ＦＥＴを発振用増幅器とした圧電発振器であり、ＦＥＴのゲート・ソース間電位を制御する為のＡＧＣ回路がダイオードから成る整流回路を備えた単純構造であることを特徴とする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
圧電振動子と、圧電振動子の励振信号を入力信号とする発振用のＦＥＴと、該ＦＥＴのソース抵抗とを備えた圧電発振回路と、前記ＦＥＴのゲート・ソース間電位を制御する為のＡＧＣ回路とを備え、前記ＡＧＣ回路が前記ＦＥＴのゲートとソース間を接続する少なくとも２つの抵抗から成る直列回路と、該直列回路の接続中点と前記ＦＥＴのソースとの間に挿入接続され、前記ＦＥＴのソースに向かって少なくとも２つのダイオードを順方向に接続した直列回路と、該直列回路における陽極端子と接地との間に容量を接続するよう構成した圧電発振器回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、雑音特性、及び、エージング特性に優れる圧電発振器回路に関する。
【背景技術】
【０００２】
通信機器の基準信号源等に用いられ雑音特性及びエージング特性に優れる水晶発振器としては、図６に示すような回路構成のものがある。
同図に示す水晶発振器は、水晶発振回路１００と、水晶発振回路１００の出力信号を増幅する為の増幅回路１０１と、増幅回路１０１の出力信号を整流すると共に、増幅回路１０１の利得を制御する為のＡＧＣ（Automatic Gain Control）回路１０２とを有するものである。
【０００３】
水晶発振回路１００は、水晶振動子１０３と、水晶振動子１０３からの入力信号を受けて発振増幅動作させる為の発振用のトランジスタ１０４及びトランジスタ１０４のバイアス回路と、負荷容量とを備えたコルピッツ型水晶発振回路である。
増幅回路１０１は、増幅用のトランジスタ１０５のベースを容量１０６を介して接地し、トランジスタ１０５のコレクタと電源Ｖｃｃとの間に抵抗１０７とを接続したものであり、トランジスタ１０５のエミッタとトランジスタ１０４のコレクタとをカスコード接続したものである。
【０００４】
ＡＧＣ回路１０２は、トランジスタ１０８のエミッタと接地との間に抵抗１０９を挿入接続し、トランジスタ１０８のコレクタと電源Ｖｃｃとの間に抵抗１１０を挿入接続し、トランジスタ１０８のベースにダイオード１１１のカソード端を接続すると共に、ダイオード１１１のアノード端を接地した構成を有するものであり、トランジスタ１０８のコレクタとトランジスタ１０５のベースとを接続すると共に、トランジスタ１０８のベースとトランジスタ１０５のコレクタとを容量１１２とを介して接続したものである。
そしてこのような構成の水晶発振器は、例えば電源電圧等の変動に伴って発振用のトランジスタ１０４のコレクタ電流が増加して水晶振動子１０３の励振信号レベルが増加しようとした場合であっても、当該励振信号レベルの増加に伴いトランジスタ１０８のベース電位が上昇してトランジスタ１０８のコレクタエミッタ間のインピーダンスが低下するので、トランジスタ１０５へ供給されるベース電流が減少する。
そして、これに伴いトランジスタ１０４のコレクタ電流を減少させて、その結果、水晶振動子１０３の励振信号レベルの増加を抑圧することができるものである。
【０００５】
しかしながら、従来の水晶発振器は、ＡＧＣ回路１０２による制御を可能とする為に、水晶発振回路１００からＡＧＣ回路１０２に供給する信号レベルを十分に高く設定する為の増幅回路１０１及びＡＧＣ回路１０２がトランジスタ及びバイアス回路を構成する多くの回路素子を必要とするものである為に低消費電力化が十分に達成されない又は小型化が十分に達成されないなどの問題が発生する場合があった。
【特許文献１】特開２０００−２５２７４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする課題は、雑音特性とエージング特性に優れると供に、消費電力化及び小型化を実現できる発振器回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、ＦＥＴを発振用増幅器とした圧電発振器回路であり、ＦＥＴのゲート・ソース間電位を制御する為のＡＧＣ回路がダイオードから成る整流回路を備えた単純構造であることを特徴とする。
【発明の効果】
【０００８】
本発明の圧電発振器回路は、ＡＧＣ回路の回路規模を小さくしたものであるので圧電発振器回路の低消費電流化及び小型化の実現できるという利点がある。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明の圧電発振器回路図である。
同図に示す発振器回路１は、圧電発振回路２と、圧電発振回路２の発振動作を制御する為のＡＧＣ(Automatic Gain Control)回路３と、圧電発振回路２の出力信号を増幅する等の為のバッファ回路４とを備えたものである。
圧電発振回路２は、ＡＴカット水晶素板の表裏に励振電極を有する水晶振動素子を備えた水晶振動子５と、水晶振動子５の励振信号を入力信号とする発振用増幅器としてのＪＦＥＴ（Junction Field Effect Transistor）６と、発振用の負荷容量である複数の容量とを備えたものである。
【００１０】
そして、圧電発振回路２は、水晶振動子５の一方の励振電極と接地との間に容量７を挿入接続し、水晶振動子５の他方の励振電極とＮチャネル型のＪＦＥＴ６のゲートに接続し、ＪＦＥＴ６のゲートとソースとの間に容量８を挿入接続し、ＪＦＥＴ６のソースと接地との間に容量９と抵抗（ソース抵抗）１０とから成る並列回路を挿入接続し、ＪＦＥＴ６のドレインを電源Ｖｃｃに接続した構成である。
ＡＧＣ回路３は、ダイオード１１のアノードとダイオード１２のカソードを接続した直列回路に抵抗１３を並列接続し、ダイオード１２のアノード（陽極端子）と接地との間に容量１４を挿入接続すると供に、ダイオード１２のアノードと圧電発振回路２に於けるＪＦＥＴ６のゲートとの間に抵抗１５を挿入接続し、ダイオード１１のカソードを圧電発振回路２に於けるＪＦＥＴ６のソースに接続し、ダイオード１１のアノードと水晶振動子５の一方の励振電極とを容量１６を介して接続した構成である。
【００１１】
バッファ回路４は、Ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１７のソースを接地し、ＭＯＳＦＥＴ１７のドレインと電源Ｖｃｃとの間に抵抗１８を挿入接続し、ＭＯＳＦＥＴ１７のゲートと接地との間に抵抗１９を挿入接続すると供に、ＭＯＳＦＥＴ１７のゲートと圧電発振回路２の一方の励振電極との間に容量２０を挿入接続し、ＭＯＳＦＥＴ１７のドレインを容量２１を介して発振器出力端子ＯＵＴに接続した構成である。
次に、本願発明に基づくＡＧＣ回路３の動作説明をする。
電源Ｖｃｃを印加して圧電発振回路２を発振動作させると、水晶振動子からの励振信号の一部が容量１６を介してＡＧＣ回路３に供給される。
ＡＧＣ回路３に供給された励振信号は、ダイオード１１とダイオード１２及び容量１４の構成から成る整流回路によって直流電流化（ＡＤ／ＤＣ変換）されるので、接地から容量１４及びダイオード１１のカソード方向へ流れる電流が発生する。
従って、抵抗１３と抵抗１５との接続点には逆電位（マイナス電位）が発生し、当該逆電位の値に基づき抵抗１３の端子間電位差＝ＪＦＥＴ６のゲート・ソース間電位ＶＧＳの値が決定する。
そして、ゲート・ソース間電位ＶＧＳに基づきＪＦＥＴ６のドレイン電流が所望の値に制御されると供に、ドレイン電流の値に伴いＪＦＥＴ６の順方向電圧アドミタンスが決定されるので、これに基づき水晶振動子５の励振信号レベルが所望のレベルとなるよう圧電発振器回路１は動作する。
【００１２】
また、電源Ｖｃｃの電圧値が高くなるとこれに伴いドレイン電流が増加すると供に水晶振動子５の励振信号レベルが上昇しようとするが、励振信号レベルの上昇に伴い、上記整流回路により整流される電流値が増加する。
そして、整流された電流値の増加に伴い、ＪＦＥＴ６のソース電位が上昇し且つ、抵抗１３と抵抗１５との接続点に発生する逆電位の絶対値が上昇するので、抵抗１３の端子間電位＝ＪＦＥＴ６のゲート・ソース間電位ＶＧＳの値が増加する。
ここでＦＥＴの伝達特性は例えば図２に示すようにゲート・ソース間電位ＶＧＳの絶対値の増加に対してドレイン電流ＩＤが減少するような特性であり、更に、ＦＥＴの順方向伝達アドミタンス特性は例えば図３に示すようにドレイン電流の増加に対してアドミタンスが増加するような特性である。
従って、上述の如く圧電発振器回路１に於けるＪＦＥＴ６のゲート・ソース間電位ＶＧＳの増加が起こると、その増加量に基づきＪＦＥＴ６のドレイン電流が減少し、更に、ドレイン電流の減少に伴い順方向伝達アドミタンスが減少し、圧電発振回路２の発振動作が抑圧されるので水晶振動子２の励振信号レベルの上昇を抑えることができるので、水腫振動子２の駆動電力（水晶振動子電流）を抑えたことによりエージング特性及び雑音特性に優れた圧電発振器回路を実現することができる。
【００１３】
図４は本発明に基づく圧電発振器回路の他の実施例を示すものであり、図１に示す圧電発振器回路１と同一機能部分には同一の符号を付してある。
同図に示す水晶発振回路１は、圧電発振回路２と、圧電発振回路２の発振動作を制御する為のＡＧＣ回路３と、圧電発振回路２の出力信号を増幅する等の為のバッファ回路４とを備えたものである。
圧電発振回路２は、ＡＴカット水晶素板の表裏面に励振電極を有する水晶振動素子を備えた水晶振動子５と、水晶振動子５の励振信号を入力信号とするＪＦＥＴ６と、複数の容量とを備えたものである。
そして同図に示す圧電発振器回路１が、図１に示す圧電発振器回路１と異なる点は、ＡＧＣ回路３を圧電発振回路２の発振ループ回路に含めた構成とし、また、バッファ回路４をベース接地型増幅回路とした所にある。
【００１４】
即ち、水晶振動子５の一方の励振電極とダイオード１１のアノードとを容量１６を介して接続したものであり、図１に示す圧電発振回路の容量７の如く一方の励振電極と接地間との間に挿入接続する容量は存在しない。
そして、バッファ回路４は、ｎｐｎトランジスタ２２のベースを容量２３を介して接地すると供に、トランジスタ２２のコレクタとベースとの間に抵抗２４を挿入接続し、更にトランジスタ２２のコレクタと電源Ｖｃｃとの間に抵抗２５を挿入接続し、トランジスタ２２のエミッタと接地との間に抵抗２６を挿入接続すると供に、トランジスタ２２のエミッタと水晶振動子５の一方の励振電極とを容量２０を介して接続した構成である。
このような構成の圧電発振器回路１であれば、図１に示す圧電発振器回路と比較して水晶振動子５の励振信号の分岐経路の数が少ない分、水晶振動子５の励振信号の必要レベルを小さく設定することが可能である。
【００１５】
図５は本発明に基づく圧電発振器回路の他の実施例を示すものであり、図１に示す圧電発振器回路１と同一機能部分には同一の符号を付してある。
同図に示す圧電発振回路１は、圧電発振回路２と、圧電発振回路２の発振動作を制御する為のＡＧＣ回路３と、圧電発振回路２の出力信号を増幅する等の為のバッファ回路４とを備えたものである。
同図に示す圧電発振器回路１が図１に示す圧電発振器回路１と異なる点は、圧電発振回路２に於ける発振用増幅器にデュアルゲートＦＥＴを用いた所にある。
即ち、圧電発振回路２は、ＡＴカット水晶素板の表裏面に励振電極を有する水晶振動素子を備えた水晶振動子５と、水晶振動子５の励振信号を入力信号とするデュアルゲート
ＦＥＴ２７と、複数の容量とを備えたものである。
そして、圧電発振回路２は、水晶振動子５の一方の励振電極と接地との間に容量７を挿入接続し、水晶振動子５の他方の励振電極をデュアルＦＥＴ２７の第１ゲートに接続し、デュアルゲートＦＥＴ２７の第１ゲートとソースとの間に容量８を挿入接続し、デュアルゲートＦＥＴ２７のソースと接地との間に容量９と抵抗１０とから成る並列回路を挿入接続し、デュアルゲートＦＥＴ２７のドレインを電源Ｖｃｃに接続した構成を有する。
そして更に圧電発振回路２は、抵抗２８と抵抗２９とから成る直列回路を電源Ｖｃｃと接地との間に挿入接続し、抵抗２８と抵抗２９との接続中点とデュアルゲートＦＥＴ２７の第２ゲートとを接続すると供に、抵抗２８と抵抗２９との接続中点と接地との間に容量３０を挿入接続した構成である。
そしてこのような構成の圧電発振器回路１であっても上述した本発明に基づく圧電発振器回路と同等の機能が得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明に基づく圧電発振器回路の一実施例を示す回路図である。
【図２】ＦＥＴの伝達特性を示すものである。
【図３】ＦＥＴの順方向伝達アドミタンスとドレイン電流との関係を示すものである
【図４】本発明に基づく圧電発振器回路の他の実施例を示す回路図である。
【図５】本発明に基づく圧電発振器回路の他の実施例を示すものである、
【図６】従来の圧電発振器回路を示す回路図である。
【符号の説明】
【００１７】
１  圧電発振器回路、２  圧電発振回路、３  ＡＧＣ回路、４  バッファ回路、５  水晶振動子、６  ＦＥＴ、７、８、９  容量、１０  抵抗、１１、１２  ダイオード、１３  抵抗、１４  容量、１５  抵抗、１６  容量、１７  ＦＥＴ、１８、１９  抵抗、２０、２１  容量、２２トランジスタ、２３  容量、２４、２５、２６  抵抗、２７  ＦＥＴ、２８、２９  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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