(57)【要約】      （修正有）【課題】多層配線構造と基体との分離が簡単で、素早く且つ低コストである、多層配線構造を備えた基体及びその製造方法を提供する。【解決手段】基体１１と、基体１１上にある多層配線構造１９と、を備え、前記多層配線構造１９と基体１１との間が、実質一部の領域にのみ付着された多層配線構造１９を備えた基体１１と、更に、上記多層配線構造１９を備えた基体１１の製造方法と回収方法、及びこれを使用した電子素子の実装方法と、多層配線装置の製造方法を提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
多層配線構造を備えた基体であって、
基体と、
前記基体上にある多層配線構造と、を備え、
前記多層配線構造と前記基体との間が、実質一部の領域にのみ付着する、ことを特徴とする多層配線構造を備えた基体。
【請求項２】
前記一部の領域が基体の外周領域であることを特徴とする請求項１に記載の多層配線構造を備えた基体。
【請求項３】
前記一部の領域が点状に分布する、ことを特徴とする請求項１に記載の多層配線構造を備えた基体。
【請求項４】
前記一部の領域が格子状に分布する、ことを特徴とする請求項１に記載の多層配線構造を備えた基体。
【請求項５】
多層配線構造を備えた基体の製造方法であって、
基体を提供するステップと、
前記基体上に多層配線構造を形成するステップと、を含み、
前記多層配線構造と前記基体との間が、実質一部の領域にのみ付着する、ことを特徴とする多層配線構造を備えた基体の製造方法。
【請求項６】
前記一部の領域が基体の外周領域であることを特徴とする請求項５に記載の基体の製造方法。
【請求項７】
前記一部の領域が点状に分布する、ことを特徴とする請求項５に記載の基体の製造方法。
【請求項８】
前記一部の領域が格子状に分布する、ことを特徴とする請求項５に記載の基体の製造方法。
【請求項９】
電子素子の実装方法であって、
請求項１に記載の多層配線構造を備えた基体を提供するステップと、
少なくとも一の電子素子を前記多層配線構造を備えた基体に電気接続するステップと、
前記電子素子を封止するステップと、
前記多層配線構造をカットすることにより、カットされた、電子素子を封止した多層配線装置を前記基体から自然に分離させるステップと、
を含むことを特徴とする電子素子の実装方法。
【請求項１０】
前記電子素子が複数あり、前記複数の電子素子を封止するステップは、前記複数の電子素子が位置する、多層配線構造を有する基体の特定領域上にのみ封止を行い、その他の領域に封止を行わないことで、前記電子素子を封止した多層配線装置の可撓性を維持する、ことを特徴とする請求項９に記載の電子素子の実装方法。
【請求項１１】
電子素子の実装方法であって、
請求項１に記載の多層配線構造を備えた基体を提供するステップと、
カットされた多層配線装置が前記基体から自然に分離するよう、前記多層配線構造をカットするステップと、
少なくとも一の電子素子を前記多層配線装置に電気接続するステップと、
前記電子素子を封止するステップと、
を含むことを特徴とする電子素子の実装方法。
【請求項１２】
前記電子素子が複数あり、前記複数の電子素子を封止するステップは、前記複数の電子素子が位置する、多層配線構造を有する基体の特定領域上にのみ封止を行い、その他の領域に封止を行わないことで、前記電子素子を封止した多層配線装置の可撓性を維持する、ことを特徴とする請求項１１に記載の電子素子の実装方法。
【請求項１３】
基体の回収方法であって、
請求項１に記載の多層配線構造を備えた基体を提供するステップと、
前記基体から前記多層配線構造を取除くステップと、
を含むことを特徴とする基体の回収方法。
【請求項１４】
前記基体から前記多層配線構造を取除くステップが、硫酸と過酸化水素の混合溶液によって行う、ことを特徴とする請求項１３に記載の基体の回収方法。
【請求項１５】
前記基体から前記多層配線構造を取除くステップが、研磨によって行う、ことを特徴とする請求項１３に記載の基体の回収方法。
【請求項１６】
前記基体から前記多層配線構造を取除くステップが、剥離方式によって行う、ことを特徴とする請求項１３に記載の基体の回収方法。
【請求項１７】
前記多層配線構造が一部既にカットされた、ことを特徴とする請求項１３に記載の基体の回収方法。
【請求項１８】
多層配線装置の製造方法であって、
基体を提供するステップと、
前記多層配線構造と基体との間は、実質一部の領域にのみ付着した多層配線構造を前記基体上に形成するステップと、
カットされた多層配線装置と前記基体が自然に分離するよう、前記多層配線構造をカットするステップと、
を含むことを特徴とする多層配線装置の製造方法。
【請求項１９】
前記一部領域が基体の外周領域である、ことを特徴とする請求項１８に記載の多層配線装置の製造方法。
【請求項２０】
前記一部領域が点状に分布する、ことを特徴とする請求項１８に記載の多層配線装置の製造方法。
【請求項２１】
前記一部領域が格子状に分布する、ことを特徴とする請求項１８に記載の多層配線装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多層配線構造を備えた基体及びその製造方法、回収方法、その基体を使用した電子素子の実装方法と多層配線装置の製造方法に関し、特に多層配線構造と基体との間は実質一部の領域にのみ付着している、多層配線構造を備えた基体、及びその製造方法、回収方法、その基体を使用した電子素子の実装方法と多層配線装置の製造方法に関する。
【背景技術】
【０００２】
現在の半導体製造技術の進歩に伴い、チップのライン幅、ライン間隔とサイズとも次第に小さくなり、伝送速度がより速く、出力パワーがより高いチップが求められているため、チップを外部と電気接続するための配線技術に対する要求がますます高くなり、リード線がより多く且つリード線間隔がより密集したものが求められている。従って、チップ配線の技術はスルーホール型から表面実装型へ、リードフレームに金線によって接続する方式から、次第に突起によって接続する方式に、回路板も印刷回路板、フレキシブルプリント配線板からIC基板へと次第に移り変わっている。
【０００３】
通常6層BT材質の印刷回路板は重さ約4ｇ、厚さ約1mmであるため、屈曲させることができず、またフレキシブルプリント配線板は厚さ約50μmである状況では、2層配線しか製造できない。これに対し、厚さ約50μmの状況で、IC基板では6層配線基体を製造することができ、その総重量は約0.21グラムである。従って、IC基板の屈曲特性が最もよく、且つ最も軽い。この他、配線密度では、印刷回路板とフレキシブルプリント配線板のビアホールは少なくとも50μmであり、ビアホール・ボンディングパッドは、少なくとも100μm、ライン幅とライン間隔は少なくとも25μmが必要である。これに対し、IC基板のビアホールは少なくとも20μm、ビアホール・ボンディングパッドは少なくとも25μm、ライン幅とライン間隔は少なくとも20μm必要であるので、IC基板は配線密度を大幅に増加させることができる。
【０００４】
回路板のサイズの縮小化に伴い、回路板の精密度に対する要求も高くなり、回路板の製造プロセスも新たな挑戦に面している。特に、製造プロセスにおいてどのようにライン密度を上げるかは非常に重要であり、ライン密度向上の鍵は製造プロセスにおける回路板のサイズ安定性にある。従来の解決方法は、硬い基体上でIC基板の製造を行い、基体のより良いサイズ安定性によりIC基板の製造プロセスにおけるサイズ安定性を向上させるが、IC基板の製造が完了した後、どのようにIC基板と基体を分離させるかが、この技術分野の一大課題である。
【０００５】
アメリカ特許第4,812,191号（特許文献１）において、犠牲基体(sacrificial substrate)製造技術により多層配線構造を製造する方法が開示されている。即ち、基体上に熱膨張率が該基体より大きい多層配線構造を製造し、次に硬化を行い、温度の上昇、下降の過程に於いて基体と多層配線構造との間に充分な張力を生じさせ、そして支持装置を該多層配線構造に吸着させ、且つ酸浸漬法で多層配線構造と基体とを分離する。
【０００６】
アメリカ特許第5,258,236号（特許文献２）には、レーザ剥離で基体と多層配線構造を分離させる方法が開示されている。図1に示すように、重合体層2、金属層3と多層配線構造4の順に透明基体1上に形成した後、レーザ紫外線を透明基体1を透過させて重合体層2上に照射して重合体層2を分解し、透明基体1をその他の部分と分離させる。
【０００７】
しかしながら、上記の従来技術による分離方法は、大変複雑なので、どのように、同時にサイズ精密度が高いIC基板を製造し、且つIC基板と基体の分離が簡単で、低コストな方法と構造を提供するかが、回路板製造技術の目下の課題である。
【０００８】
【特許文献１】アメリカ特許第４，８１２，１９１号
【特許文献２】アメリカ特許第５，２５８，２３６号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は前述した従来の欠点に鑑みてなされたものであり、多層配線構造と基体との分離が簡単で、素早く且つ低コストである多層配線構造を備えた基体及びその製造方法を提供することを目的とする。また、本発明はこの多層配線構造を備えた基体を使用した実装方法と、該多層配線構造を備えた基体の回収方法を提供する。
【００１０】
本願の実施例は、基体と、基体上にある多層配線構造と、を備え、前記多層配線構造と基体との間は実質一部の領域にのみ付着している。前記一部の領域は基体の外周領域、点状又は格子状に分布されている。
【００１１】
本発明の別の実施例は、基体を提供するステップと、基体上に多層配線構造を形成するステップと、を含み、前記多層配線構造と前記基体との間は実質一部の領域にのみ付着している、多層配線構造を備えた基体の製造方法を提供する。上記一部の領域とは、基体の外周領域、点状又は格子状に分布されている。
【００１２】
本発明の別の実施例は、上記の多層配線構造を備えた基体を使用した電子装置の実装方法を提供する。この実装方法は、少なくとも一の電子素子を多層配線構造を備えた基体に電気接続するステップと、該電子素子を封止するステップと、前記多層配線構造をカットすることにより、カットされた、電子素子を封止した多層配線装置を前記基体から自然に分離させるステップとを含む。このうち、電子素子は複数あり、上記複数の電子素子を封止するステップは、複数の電子素子が位置する、多層配線構造を有する基体の特定領域上にのみ封止を行い、その他の領域に封止を行わないことで、電子素子を封止した多層配線装置の可撓性を維持する。
【００１３】
本発明の更に別の実施例は、上記の多層配線構造を備えた基体を使用した電子装置の実装方法を提供する。この実装方法は、多層配線構造をカットすることにより、カットされた多層配線装置を基体から自然に分離させるステップと、少なくとも一の電子素子を多層配線装置に電気接続するステップと、前記電子素子を封止するステップと、を含む。このうち、電子素子は複数あり、複数の電子素子を封止するステップは、複数の電子素子が位置する、多層配線構造を有する基体の特定領域上にのみ封止を行い、その他の領域に封止を行わないことで、電子素子を封止した多層配線装置の可撓性を維持する。
【００１４】
本発明の更に別の実施例は、上記多層配線構造を備えた基体の回収方法を提供する。該回収方法は、上記多層配線構造を備えた基体を提供するステップと、多層配線構造を前記基体から取除くステップと、を含む。このうち、多層配線構造は既に一部がカットされて除去され、上記基体から多層配線構造を取除くステップが、硫酸と過酸化水素の混合溶液によって、又は研磨あるいは剥離の方式により多層配線構造を、前記基体から取除くことができる。
【００１５】
本発明の更に別の実施例は、基体を提供するステップと、多層配線構造と基体との間が実質一部の領域のみ付着するよう、多層配線構造を前記基体上に形成するステップと、前記多層配線構造をカットすることにより、カットされた多層配線装置を前記基体から自然に分離させるステップと、を含む多層配線装置の製造方法を提供する。このうち、一部の領域とは、基体の外周領域、点状又は格子状に分布されている。
【発明の効果】
【００１６】
従来技術が溶剤やレーザなどの煩雑な方法で多層配線構造と基体とを分離しなければならないのに対し、本発明は、簡単で、素早く且つ低コストの方法で多層配線装置を製造することができる。
【発明を実施するための最良の形態】
【００１７】
以下図に示された実施形態を参照して、本発明の目的の達成に使われる技術手段と構造の特徴を詳細に説明する。
【実施例１】
【００１８】
図2は、本発明に係る多層配線構造を備えた基体の平面図及び断面図である。本実施例が示す多層配線構造は両面IC基板であって、その表面と裏面とも外部と電気接続されている。この両面IC基板のうち、表面は裏面と電気接続しているが、多層配線構造はその他の接続方法によって接続してもよく、例えば片面配線でもよい。この他、多層配線構造の層数についても、特に制限はなく、各種応用に応じて適宜変更をすることができる。
【００１９】
この他注意すべきは、図2では一の多層配線構造19を一つのIC基板とした例を示しているが、この分野の通常の知識を有する者であれば分かるように、一の多層配線構造19は後続の工程でカットされて数百、数千のIC基板を製造することができるが、ここでは表示及び説明の簡略化のため、一つで示している。
【００２０】
本実施例では、基体11は6インチのシリコンウェハを使用し、基体11上に誘電体層と金属層を順に交互に積層して、多層配線構造19を形成する。このうち、誘電体層12、14、16、18は低誘電率（＜4）のポリイミド（PI）を使用し、厚さ8μm、上金属層17と下金属層13はCr/Cu/Ni/Au構造のUBM(Under Bump Metal)を選択して、後続のはんだボールに電気的接続のために使用し、中間の金属層15にはCr/Cu/Cr多層金属線を使用する。
【００２１】
多層配線構造19はエッチング法若しくはレーザドリル法により誘電体層18、14若しくは16を貫通させて、金属配線同士、又は外部と電気的接続できるようにする。
【００２２】
基体11と誘電体層12は外周領域20で実質付着し、このように一部の領域で選択的に付着させる技術を「局部付着法」と呼ぶ。本実施例においては誘電体層12が基体11上にスピンコートされる前に、まずシラン系の付着増強剤（デュポン社生産のVM-651）を基体11の外周領域に塗布して基体11と誘電体層12との付着力を増加し、一方、基体11のその他の領域にはいずれの処理もせず、本発明に必要な局部付着の効果を達成できる。
【００２３】
注意すべきは、本発明において基体は、金属、ガラス、セラミックス、シリコンウェハ、サファイア基板、砒化ガリウム、ポリイミドなどあらゆる固体材料でよい。誘電体層の材料は、ポリイミド、BCB(benzocyclobutene)、PMMA(polymethylmethacrylate)、液晶ポリマLCP(liquid crystal polymer)などあらゆる有機材料でよい。封止基体への応用にとって、低誘電率、低誘電損失は高速・高効率封止への応用に有利であり、また適宜な機械特性（熱膨張率CTE、ヤング率など）を有する材料を使用することで、電子素子と多層配線装置との機械特性をマッチングさせることによりパッケージ製品の信頼性に更に有利になる。誘電体層の塗布方法は、スピンコーティング、押出しコーティング（extrusion coating）、ロールコーティング(roll coating)でよい。金属配線は、エッチング法、金属リフトオフ法（metal lift-off）などによって形成することができる。
【００２４】
本発明における局部付着は、基体表面の本来の特性によって、若しくはプラズマ処理などで表面エネルギーを増加し、又は界面分子同士の干渉と架橋を増強できる材料、例えばシラン系の増強剤などを塗布することによって実現する。表1は各種異なる基体材料と誘電体層材料に応じて選択できる各種の局部付着法の例を示すが、当然これに限定されない。
【００２５】
【表１】
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【００２６】
次に、上記の多層配線構造を備えた基体を用いて、電子素子と電気接続し、封止を完了する方法について説明する。
【００２７】
図3Aから図3Dは、本発明に係る多層配線構造を備えた基体により電子素子と電気接続をし、封止を完了する方法を示す。図3Aは、本発明に係る多層配線構造19を備えた基体11を表わし、まずその配線状況が良好か否かをテストする。次に図3Bに示すように、電子素子21を突起22を介してフリップチップ接合法で多層配線構造19上に電気接続する。注意すべきは、電子素子の数量は一つに限らず、また集積回路に限らず、その他の、例えば受動素子、印刷回路板でも本発明の多層配線構造19と電気接続する素子とすることができる。なお、電気接続の方法は、その他の方法、例えばワイヤボンディング、異方性導電膜(anisotropic conductive film)、表面実装技術（surface mount technology）、BGA（ball grid array）、LGA（land grid array）、PGA（pin grid array）などを選んでよい。続いて、図3Cに示すように、シーリング材23で電子素子21を封止する。シーリング材23は、エポキシ樹脂成形型、Dam/Fillエポキシ、Dam/Fillシリコーンなどを使用すればよい。この他、封止領域は多層配線構造19全体の上である必要はなく、一部の領域上で封止を施さないで、多層配線構造19の特定位置での可撓性を維持することで、各種応用状況に対応できる。最後に、図3Dに示すように、多層配線構造19の適当な位置でカットすることにより、得られた電子素子21を封止した多層配線装置24を直接基体11から分離させる。本実施例は両面IC基板を採用するので、基体裏面にレーザドリルで孔を開けて下地層UBMを外部と電気接続して電子素子の封止を完了する。
【実施例２】
【００２８】
図4Aから図4Dは、本発明に係る多層配線構造を備えた基体と、電子素子と、を電気接続して封止を完了する別の方法を表わす。図4Aは、本発明に係る多層配線構造19を備えた基体11を示す。次に、図4Bは、得られた多層配線装置25が基体11から直接分離するよう、多層配線構造19の適宜な位置でカットする様子を示す。本実施例の両面IC基板の状況では、下地層UBMが外部と電気接続できるよう基板裏面にレーザで孔を開ける必要がある。この他、配線状況が良好か否か、まずテストを行って確認できる。次に、図4Cに示すように、電子素子26を突起27を介してフリップチップ接合法で多層配線装置25上に電気接続する。上記のとおり、電子素子の数量については一つに限定されず、また集積回路に限定せず、例えば受動素子、印刷回路板なども本発明の多層配線装置25と電気接続する素子とすることができる。なお、電気接続の方法は、その他の方法、例えばワイヤボンディング、異方性導電膜(anisotropic conductive film)、表面実装技術（surface mount technology）、BGA（ball grid array）、LGA（land grid array）、PGA（pin grid array）などを選んでよい。続いて、図4Dに示すように、シーリング材28で電子素子26を封止する。シーリング材28は、エポキシ樹脂成形型、Dam/Fillエポキシ、Dam/Fillシリコーンなどを使用すればよい。この他、封止領域は多層配線構造25全体の上である必要はなく、一部の領域上で封止を施さないで、多層配線構造25の特定位置での可撓性を維持することで、各種応用状況に対応できる。こうして、電子素子の封止が完了する。
【００２９】
以上の実施例は、電子素子を本発明に係る多層配線装置上に封止する状況を説明したが、本発明の多層配線装置の使用方式は上記に限られない。本発明の多層配線装置は、電子素子と印刷回路板とを接続する中間層、印刷回路板と印刷回路板とを接続する中間層、複数の電子素子同士を接続する中間層とすることができ、若しくは多層配線装置とその他多層配線装置とを接続する状況にも使用できる。
【実施例３】
【００３０】
本発明の別の実施例では、多層配線構造を備えた基体の回収方法を含む。図5には、上記二種の実装方法で封止した後、残りの多層配線構造を備えた基体を示す。上記残りの多層配線構造を備えた基体を各種の多層配線構造の分離方法、例えば硫酸と過酸化水素の混合溶液の中に浸したり、研磨による方法、若しくは直接多層配線構造を剥離する方法で、これら多層配線構造と基体とを分離し、基体を回収し且つ再使用する。
【００３１】
局部付着法の付着領域は、上記実施例における外周領域に限らず、各種形状、例えば格子状、点状などでもよく、後続の工程に於いて層がずれたり、気泡など各種の欠陥が生じなければよい。図6は、本発明の付着領域が格子状である場合を示し、図7は本発明の付着領域が点状である場合を示す。
【００３２】
以上、本発明の実施例を図面を参照して詳述してきたが、具体的な構成は、この実施例に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても、本発明に含まれる。
【図面の簡単な説明】
【００３３】
【図１】従来のレーザ剥離法で基体と多層配線構造とを分離する方法を示す図である。
【図２】本発明に係る多層配線構造を備えた基体の平面図及び断面図である。
【図３Ａ】本発明に係る多層配線構造を備えた基体により電子素子と電気接続し、封止を完了する方法の工程１を示す図である。
【図３Ｂ】同方法の工程２を示す図である。
【図３Ｃ】同方法の工程３を示す図である。
【図３Ｄ】同方法の工程４を示す図である。
【図４Ａ】本発明に係る多層配線構造を備えた基体により電子素子と電気接続し、封止を完了する別の方法の工程１を示す図である。
【図４Ｂ】同別の方法の工程２を示す図である。
【図４Ｃ】同別の方法の工程３を示す図である。
【図４Ｄ】同別の方法の工程４を示す図である。
【図５】本発明の実装方法により封止した後、残りの、多層配線構造を備えた基体を表わす図である。
【図６】本発明の局部付着領域が格子状である場合を示す図である。
【図７】本発明の局部付着領域が点状である場合を示す図である。
【符号の説明】
【００３４】
１    基体
２    重合体層
３    金属層
４    多層配線構造
１１  基体
１２  誘電体層
１３  下金属層
１４  誘電体層
１５  金属層
１６  誘電体層
１７  上金属層
１８  誘電体層
１９  多層配線構造
２０  領域
２１  電子素子
２２  突起
２３  シーリング材
２４  多層配線装置
２５  多層配線装置
２６  電子素子
２７  突起
２８  シーリング材
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
2007173771.tif 000009
【図４Ａ】
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【図４Ｂ】
2007173771.tif 000011
【図４Ｃ】
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【図４Ｄ】
2007173771.tif 000013
【図５】
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【図６】
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【図７】
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