(57)【要約】【課題】メモリセルの冗長救済に用いるヒューズを複数のメモリ回路について共有化した場合に対応した歩留まり予測を可能にする。【解決手段】複数のメモリ回路１〜４が、冗長救済のためのヒューズを共有する場合には、複数のメモリ回路１〜４をその総容量に等しい容量を有する１つのメモリ回路５と置換して、歩留まり算出を行う。【選択図】図１
2007305670.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリ回路を有するデバイスの歩留まりを算出する方法であって、
前記複数のメモリ回路のうちの少なくとも２以上のメモリ回路が、冗長救済のためのヒューズを共有する場合には、当該ヒューズを共有する前記２以上のメモリ回路をその総容量に等しい容量を有する１つのメモリ回路と置換して、前記デバイスの歩留まりを算出することを特徴とする歩留まり算出方法。
【請求項２】
請求項１に記載の歩留まり算出方法において、
様々なヒューズ共有化条件を用いて、当該各ヒューズ共有化条件毎に前記デバイスの歩留まり及び前記デバイスの大きさを算出し、算出された前記デバイスの歩留まりを算出された前記デバイスの大きさで除することによって、前記各ヒューズ共有化条件毎に前記デバイスの単位面積当たりの歩留まりを算出し、
前記デバイスのヒューズ共有化条件として、算出された前記デバイスの単位面積当たりの歩留まりを最大にする条件を選択することを特徴とする歩留まり算出方法。
【請求項３】
請求項１に記載の歩留まり算出方法において、
前記各メモリ回路は、メモリセル部と周辺回路部と前記メモリセル部に生じた不良を救済する冗長救済回路部とを含み、
前記複数のメモリ回路のそれぞれに冗長救済のためのヒューズを配置する場合を含む様々なヒューズ共有化条件を用いて、当該各ヒューズ共有化条件毎に前記デバイスの歩留まり及びヒューズ総面積を算出することを特徴とする歩留まり算出方法。
【請求項４】
請求項１に記載の歩留まり算出方法において、
前記各メモリ回路は、メモリセル部と周辺回路部と前記メモリセル部に生じた不良を救済する冗長救済回路部とを含み、
前記各メモリ回路の実効クリティカルエリア値を、少なくとも前記メモリセル部と前記周辺回路部とに分けて算出し、算出された実効クリティカルエリア値を用いて前記各ヒューズ共有化条件毎に前記デバイスの歩留まりを算出し、
当該歩留まりを算出する際に、前記ヒューズを共有する前記２以上のメモリ回路における前記メモリセル部の実効クリティカルエリア値の合計値及び前記周辺回路部の実効クリティカルエリア値の合計値を算出すると共に、当該ヒューズを共有する前記２以上のメモリ回路を、算出された前記メモリセル部の実効クリティカルエリア値の合計値に相当するメモリセル部と算出された前記周辺回路部の実効クリティカルエリア値の合計値に相当する周辺回路部とを有する１つのメモリ回路と置換することを特徴とする歩留まり算出方法。
【請求項５】
請求項４に記載の歩留まり算出方法において、
前記メモリセル部及び前記周辺回路部のそれぞれの実効クリティカルエリア値は、予め算出しておいた回路要素別の単位面積当たり又は単位容量当たりの実効クリティカルエリア値と、前記メモリセル部及び前記周辺回路部のそれぞれの面積又は容量とに基づいて、算出されることを特徴とする歩留まり算出方法。
【請求項６】
請求項５に記載の歩留まり算出方法において、
前記回路要素別の単位面積当たり又は単位容量当たりの実効クリティカルエリア値は、回路ＴＥＧ又は他の製品に対してクリティカルエリア解析を行うことにより得られ且つデータベース化されていることを特徴とする歩留まり算出方法。
【請求項７】
請求項４に記載の歩留まり算出方法において、
前記デバイスの量産時期における計画欠陥密度を用いて、前記各ヒューズ共有化条件毎に前記デバイスの歩留まりを算出し、算出された前記各ヒューズ共有化条件毎の前記デバイスの歩留まり及びヒューズ共有化による前記デバイスの大きさ又は採数への影響を考慮して、前記デバイスのヒューズ共有化条件を決定することを特徴とする歩留まり算出方法。
【請求項８】
請求項７に記載の歩留まり算出方法において、
前記決定されたヒューズ共有化条件、予め算出しておいた回路要素別の単位面積当たり又は単位容量当たりの実効クリティカルエリア値、及び前記計画欠陥密度を用いて、量産開始時期から所定期間の前記デバイスの歩留まりを算出し、その結果に基づいて採算検討及び量産計画策定を行うことを特徴とする歩留まり算出方法。
【請求項９】
請求項１〜８のいずれか１項に記載の歩留まり算出方法において、
前記ヒューズは電気ヒューズであることを特徴とする歩留まり算出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズを搭載したデバイスの歩留まり算出に関するものである。
【背景技術】
【０００２】
ＬＳＩ（large scale integration ）等の半導体デバイスを製造する場合において、１枚の半導体基板（半導体ウェハ）から多数の良品ＬＳＩを得ることができること、つまり歩留まりを上げることは、半導体デバイスの低コスト化につながる。
【０００３】
歩留まりを上げる手法として、ＳＲＡＭ（static random access memory ）などのメモリセルにおいては、不良が発生したセルを別のセルに置き換える、いわゆる冗長救済という方法が一般的に広く用いられている。また、この冗長救済手法として、従来から用いられている、レーザートリミングによりメタルヒューズを切断する方法に代わって、回路の所定部分（いわゆる電気ヒューズ）を電気的に切断する方法が活用されるようになってきている。
【０００４】
一方、歩留まりを低下させる要因としては、例えばＬＳＩ製造プロセスの各工程（特に配線工程）で異物等の欠陥が配線のショート若しくはオープン又はビアの形成不良を生じさせることが知られている。異物等の欠陥の密度については、例えばＬＳＩ製造を行なうクリーンルームにおけるダスト分布情報に基づいて見積もることが可能である。尚、ＬＳＩのチップサイズが大きいほど、１個当たりのＬＳＩチップに発生する異物等の欠陥の個数が多くなって歩留まりが低下する。
【０００５】
このようなＬＳＩの歩留まりを設計段階において算出することは、ＬＳＩの製造コストを見積もる上で重要である。このため、下記（式１）に示すポアソンモデル又は下記（式２）に示すネガティブ・バイノミナルモデルのような歩留まりモデルが使用されている。
【０００６】
Ｙ＝ｅｘｐ（−Ａｃ・Ｄ０）  ・・・  （式１）
Ｙ＝（１＋Ａｃ・Ｄ０／α）(-α)  ・・・  （式２）
ここで、Ｙは歩留まりであり、Ａｃはクリティカルエリア（ｃｍ2 ）であり、Ｄ０は欠陥密度（個／ｃｍ2 ）であり、αはクラスタリングの程度を表す係数である。
【０００７】
配線のオープン・ショートの歩留まりに関して、欠陥の分布曲線と、欠陥が実際に不良の要因となるクリティカルエリアとを歩留まり算出に使用する方法等が提案されている（例えば非特許文献１参照）。ここで、クリティカルエリアとは、ＬＳＩ製造プロセスの各工程において欠陥がショートを起こしたり又はオープンによる断線を起こしたりする度合いを定量的に示す指標であって、実際にチップ内において欠陥の存在によって不良になりうる面積の総和に等しい。
【０００８】
このようなクリティカルエリアの算出方法としては、大きく分けて２つの方法、具体的には図形演算による方法（例えば特許文献１、非特許文献２参照）と、モンテカルロシミュレーションによる方法（例えば特許文献２、特許文献３参照）とが報告されている。
【０００９】
図形演算による方法においては、配線図形を異物の半径分だけ太らせて隣接配線同士が重なる部分をクリティカルエリアとする。
【００１０】
モンテカルロシミュレーションによる方法においては、ランダムな直径を持つ異物を発生させて、該異物が隣接配線同士を接続するならばショートとみなすと共にこのような仮想の異物を多数発生させることにより、全異物のうちショートを起こす異物の割合を算出する。これにより算出された値は、クリティカルエリアをチップ面積によって正規化した値の近似値となる。
【００１１】
また、クリティカルエリア解析結果からＳＲＡＭなどの冗長救済歩留まりを算出する方法が開示されている非特許文献３参照）。
【００１２】
以上に述べたような歩留まり予測手法を用いると、冗長救済回路を備えたメモリを含む半導体製品の歩留まりを正確に予測することができる。
【特許文献１】特開２００２−１６３３２３号公報
【特許文献２】特開２００２−１５６４１８号公報
【特許文献３】特開２００１−３４４３０１号公報
【非特許文献１】C. H. Stapper（シー・エイチ・スタッパー）、Modeling of Integrated Circuit defect Sensitivities（モデリング・オブ・インテグレイテッド・サーキット・ディフェクト・センシティビィティ）、IBM J. Res. Develop.（ＩＢＭ・ジャーナル・オブ・リサーチ・デベロプメント）、アメリカ、1983年11月、Vol.27、p.549-557
【非特許文献２】A.G.Allen（Ａ・Ｇ・アラン）他、Efficient Critical Area Estimation for Arbitrary Defect Shapes （エフィシャント・クリティカル・エリア・エスティメーション・フォ・オービトラリ・ディフェクト・シェイプス）、IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems、1997年10月、ｐ.20-28
【非特許文献３】Jitendra Khare（ジテンドラ・カーレ）、Accurate Estimation of Defect-Related Yield Loss in Reconfigurable VLSI Circuits（アキュレイト・エスティメイション・オブ・ディフェクト・リレイテッド・イールド・ロス・イン・リコンフュギャラブル・ＶＬＳＩ・サーキット）、IEEE JOURNAL OF SOLID-STATE CIRCUITS（IEEE・ジャーナル・オブ・ソリッドステート・サーキット）、アメリカ、1993年２月、Vol.28、p.146-156
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、冗長救済のための電気ヒューズの搭載によるチップ面積の増加を必要最小限に抑えて、電気ヒューズを効果的に活用するために、１つの電気ヒューズに複数のＳＲＡＭを接続し、当該複数のＳＲＡＭ全体に対して冗長救済を行う、いわゆる電気ヒューズ共有化という技術が活用され始めている。
【００１４】
しかしながら、先に述べた、冗長救済回路を備えたメモリを含む半導体製品を対象とした従来の歩留まり算出方法は、複数のＳＲＡＭに対して冗長救済用電気ヒューズを共有化した製品の歩留まり算出には対応できないという問題がある。
【００１５】
具体的には、実製品において、ヒューズ共有化の実施の有無やその規模を決定するためには、製品のレイアウトに着手するよりも前に、例えば実際の品種設計着手前や採算検討を行う時期などに、ヒューズ共有化条件別に製品歩留まり及びチップ面積の算出を行い、良品チップの採数が最大となるヒューズ共有化条件を精度良く決定する必要がある。ところが、歩留まり予測に必要なクリティカルエリア解析を実施するためには、製品の設計データが必要であるが、ヒューズ共有化の実施の有無やその規模を決定しなければならない時期には前述のようにレイアウトデータが完成していないため、クリティカルエリア解析及びそれを用いた歩留まり予測並びに最適ヒューズ共有化条件の決定を行うことができない。
【００１６】
本発明は、以上に述べた問題点に鑑みなされたもので、メモリセルの冗長救済に用いるヒューズを複数のメモリ回路について共有化した場合に対応した歩留まり予測を可能にすることを第１の目的とする。また、本発明は、実製品設計着手前にヒューズ共有化条件を任意に設定した場合にも、それぞれの条件に対してチップサイズ及び歩留まりを予測できるようにすると共にウェハ当たりの良品チップ採取数が最大になるヒューズ共有化条件を決定できるようにすることを第２の目的とする。
【課題を解決するための手段】
【００１７】
まず、前記の第１の目的を達成するために、本発明に係る第１の歩留まり算出方法は、実製品のレイアウトデータを利用して、冗長救済を実施するメモリ回路のクリティカルエリアを、メモリセルアレイの部分と周辺回路の部分とに分離して取り扱うと共に、ヒューズ共有化条件に対応して、同一のヒューズを共有するメモリ回路の全てを単一のメモリ回路であるとみなして冗長救済歩留まりを算出するものである。
【００１８】
具体的には、本発明の第１の歩留まり算出方法においては、図１に示すように、例えばメモリ回路１、メモリ回路２、メモリ回路３及びメモリ回路４の４つのＳＲＡＭが冗長救済用電気ヒューズを共有化する場合、メモリ回路１のクリティカルエリアをメモリセルアレイ部１ａと周辺回路部１ｂとに分けて算出し、メモリ回路２のクリティカルエリアをメモリセルアレイ部２ａと周辺回路部２ｂとに分けて算出し、メモリ回路３のクリティカルエリアをメモリセルアレイ部３ａと周辺回路部３ｂとに分けて算出し、メモリ回路４のクリティカルエリアをメモリセルアレイ部４ａと周辺回路部４ｂとに分けて算出する。ここで、各クリティカルエリアの算出には例えば非特許文献２などの方法を用いる。本発明の第１の歩留まり算出方法の特徴は、例えば４つのＳＲＡＭのクリティカルエリアの合計値をメモリセルアレイ部と周辺部とに分けて算出する際に、メモリセルアレイ部１ａ、メモリセルアレイ部２ａ、メモリセルアレイ部３ａ及びメモリセルアレイ部４ａのそれぞれのクリティカルエリアの合計値を仮想的なメモリセルアレイ部５ａのクリティカルエリアとみなし、周辺回路部１ｂ、周辺回路部２ｂ、周辺回路部３ｂ及び周辺回路部４ｂのそれぞれのクリティカルエリアの合計値を仮想的な周辺回路部５ｂのクリティカルエリアとみなすことである。これによって、４つのＳＲＡＭ（メモリ回路１〜４）は、その総容量と等しい大きさの容量を持った第５のＳＲＡＭ（メモリ回路５）に置換される。
【００１９】
従来の冗長救済後歩留まり算出方法では、メモリ回路１〜４のそれぞれについて例えば１つずつ冗長救済回路を設け、各メモリ回路１〜４を独立に救済可能であるとして、冗長救済後歩留まりを例えば非特許文献３のような方法を用いて算出する。それに対して、本発明の第１の歩留まり算出方法においては、４つのＳＲＡＭ（メモリ回路１〜４）の総容量と等しい大きさの容量と１つの冗長救済回路とを持った第５のＳＲＡＭ（メモリ回路５）を想定し、メモリセルアレイ部５ａ及び周辺回路部５ｂのそれぞれのクリティカルエリアを用いて冗長救済後歩留まりを算出する。すなわち、本発明の第１の歩留まり算出方法によれば、メモリセルの冗長救済に用いるヒューズを複数のメモリ回路について共有化した場合に対応した歩留まり予測が可能となる。
【００２０】
次に、前記の第２の目的を達成するために、本発明に係る第２の歩留まり算出方法は、実製品のレイアウトデータを利用することなく、つまり、実製品のレイアウトに着手するよりも前に、最終的に完成した製品のクリティカルエリアを計算により求める点を除いては、本発明の第１の歩留まり算出方法と同様の特徴を有している。
【００２１】
具体的には、本発明の第２の歩留まり算出方法では、例えば既存の別品種のＳＲＡＭのレイアウトデータなどを用いて、冗長救済実施可能な単位別にクリティカルエリアの平均値又は中央値などをメモリセルアレイ部と周辺回路部とに分けて予め算出しておく。尚、メモリセルアレイ部（以下、メモリセル部と称する）のクリティカルエリア値の算出については、メモリセル部の容量と既存の別品種等における単位容量当たりのクリティカルエリア値とを用いることが望ましく、周辺回路部のクリティカルエリア値の算出については、周辺回路部の面積と既存の別品種等における単位面積当たりのクリティカルエリア値とを用いることが望ましい。ここで、既存の別品種等における単位容量当たり又は単位面積当たりのクリティカルエリア値は予めデーターベース化しておく。また、メモリセル部及び周辺回路部のそれぞれの容量情報及び面積情報、例えば対象製品中のＳＲＡＭの周辺回路部の面積については、当該ＳＲＡＭの構成、具体的には、容量、ワード数、ビット数又はカラム数などが決定された後に、例えば、対応するメモリセル部のビット数、ワード数又はカラム数に基づいて見積もることができる。尚、冗長救済条件を決定したいＳＲＡＭ等のメモリ回路については冗長救済の有無別に面積を算出しておく。また、ヒューズ共有化を検討したいＳＲＡＭについては、ヒューズ共有化の際に１つのＳＲＡＭとして扱われる当該ＳＲＡＭの容量及びその周辺回路部の面積情報を、検討したいヒューズ共有化条件毎に準備しておく。
【００２２】
本発明の第２の歩留まり算出方法によると、上記の容量情報及び面積情報と、上記のデーターベース化された単位面積当たり又は単位容量当たりのクリティカルエリアの値と、例えばＳＲＡＭ等の冗長救済後歩留まりモデル式とを用いることにより、メモリセルアレイ部に対して例えば各メモリ回路別に冗長救済が設けられている場合及び設けられていない場合、並びに複数のメモリ回路がヒューズを共有化する場合のそれぞれについて、実製品のレイアウトに着手するよりも前に、歩留まり予測を行うことが可能となる。
【００２３】
さらに、本発明の第２の歩留まり算出方法において、対象製品の製造に用いられるプロセス毎に回路要素を、ＳＲＡＭの他、ＲＯＭ（read only memory）、ロジック回路、アナログ回路、Ｉ／Ｏ領域及び配線領域等の種類に分類し、各回路要素別に単位面積当たり又は単位容量当たりの実効クリティカルエリア値をデータベース化しておいてもよい。この場合において、既に設計が完了している別の品種（製品）の設計データが存在する場合、当該データをＲＯＭ、ＳＲＡＭ、ロジック回路、アナログ回路、Ｉ／Ｏ領域及び配線領域などの回路要素別に分類して各回路要素毎にＥＤＡ（Electronic Design Automation）処理によりクリティカルエリア解析を行い、その結果を回路要素別の単位面積当たり又は単位容量当たりの実効クリティカルエリア値として活用してもよい。
【００２４】
本発明の第２の歩留まり算出方法においては、以上の各種情報を活用して、完成品の回路要素別の面積、使用するメモリ回路（例えばＳＲＡＭ）のビット・ワード構成別個数情報、及び例えば総容量が１２８ｋビット、２５６ｋビット又は５１２ｋビット程度になるような範囲でヒューズ共有化を検討するという条件を決定すると、予めデーターベース化されている各回路要素別の単位面積当たり又は単位容量当たりのクリティカルエリア値、及び実面積又は実容量（メモリセル部及び周辺回路部のそれぞれの面積又は容量）に基づいて、冗長救済のために必要となるヒューズの個数及び面積並びに冗長救済のためのテスト回路による面積増加分等を考慮したヒューズ共有化条件別の製品の面積を算出することが可能となる。また、計画Ｄ０値（例えば量産時期の工程別Ｄ０目標値）の情報を用いてヒューズ共有化条件別の製品の歩留まりを算出することによって、例えば量産ピーク時期（量産数が最も多い時期）にウェハ当たりの良品採数が最大になるヒューズ共有化条件（つまり単位面積当たりの歩留まりを最大にするヒューズ共有化条件）を、品種設計着手時点又は設計データが完成する以前に、決定することが可能となる。さらに、以上に述べたヒューズ共有化条件決定方法及び計画Ｄ０値を用いて、量産開始時期から所定期間（例えば数年間）の歩留まりを算出し、その結果を採算検討及び量産計画策定等に活用してもよい。
【発明の効果】
【００２５】
本発明によると、メモリセルの冗長救済に用いるヒューズを複数のメモリ回路について共有化した場合に対応した歩留まり予測を行うことができる。また、製品レイアウト着手前にヒューズ共有化条件を任意に設定した場合にも、それぞれの条件に対してチップサイズ及び歩留まりを予測できると共にウェハ当たりの良品チップ採取数が最大になるヒューズ共有化条件を決定できる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る歩留まり算出方法、具体的には電気ヒューズを共有する複数のＳＲＡＭを有するデバイスの冗長救済後の歩留まり算出方法について、図面を参照しながら説明する。
【００２７】
図２は本実施形態の処理フロー図であり、図３は、図２に示す処理フローを実施する装置の構成の一例を示す図である。図３に示すように、本実施形態の装置１０は、主制御部（ＣＰＵ：central processing unit ）１１と、後述する各種データを格納するための記憶装置１２とから構成されている。主制御部１１は演算手段として、記憶装置１２から各種データを読み出し、該読み出されたデータを用いて、後述する本実施形態の各処理（ステップＳ１１〜Ｓ１４等）を実行する。また、主制御部１１は出力手段として、本実施形態の各処理を実行することにより得られた計算結果を記憶装置１２に出力する。尚、後述する本実施形態の各処理を行うために主制御部１１上で実行されるプログラムを記録媒体に記録しておいてもよい。
【００２８】
以下、図２に示す本実施形態の方法について詳述する。
【００２９】
まず、歩留まり予測を実施する品種の実際のＧＤＳIIフォーマットデータ（レイアウトデータ）１０１を準備し記憶装置１２に蓄積する。
【００３０】
次に、ステップＳ１１において、記憶装置１２からレイアウトデータ１０１を設計データとして読み出す。
【００３１】
次に、ステップＳ１２において、ステップＳ１１で読み出した設計データを用いて、冗長救済を実施するＳＲＡＭについてはマクロセル毎にメモリセル部と周辺回路部とに分けてクリティカルエリア解析を実施する。尚、冗長救済を実施するＳＲＡＭは、メモリセル部及び周辺回路部の他に、メモリセル部に生じた不良を救済する冗長救済回路部を含むものとする。また、冗長救済を実施しないＳＲＡＭ、ＲＯＭ、ロジック回路、アナログ回路、Ｉ／Ｏ領域及び配線領域等については、回路要素別にひとつのデータにまとめて又は必要に応じてマクロセル別に分類して、クリティカルエリア解析を実施してもよい。ここで、クリティカルエリア解析は、従来から広く使用されているモンテカルロ法、ジオメトリ法又はそれらの改良方法などを用いて、実際のレイアウトデータを加工することにより行われる。
【００３２】
尚、本実施形態ではステップＳ１２において、対象製品の歩留まり算出に関係する全てのレイヤについて、上記のように実効クリティカルエリア値を求めた後、冗長救済されるＳＲＡＭについてマクロセル別に且つ周辺回路部とメモリセル部とに分けて算出された実効クリティカルエリア値を、冗長救済されないＳＲＡＭ及びその他の回路要素について算出された実効クリティカルエリア値とは区別して、記憶装置１２上のデータベース１０２に格納する。
【００３３】
次に、ステップＳ１３において、電気ヒューズ（ｅＦｕｓｅ）共有化条件１０３を入力とし、当該入力内容に応じて、同一のヒューズを共有するＳＲＡＭの全てを、その総容量に等しい容量を有する単一のＳＲＡＭと置換して、実効クリティカルエリア値の再計算を行う。具体的には、同一のヒューズを共有する各ＳＲＡＭのメモリセル部及び周辺回路部のそれぞれのクリティカルエリア合計値を、仮想的な単一ＳＲＡＭのメモリセル部及び周辺回路部のそれぞれのクリティカルエリア値とみなす。また、ヒューズを共有するＳＲＡＭ群が複数ある場合には当該各ＳＲＡＭ群のそれぞれについてステップＳ１３を実施する。ステップＳ１３における再計算結果は記憶装置１２上のデータベース１０２に蓄積される。
【００３４】
次に、ステップＳ１４において、以上のように算出された対象製品の回路要素別・レイヤ別の実効クリティカルエリア値と、予め算出されており且つデータベース１０４に蓄積されている対象製品の製造ラインにおける欠陥密度（例えば計画されている量産時期の欠陥密度Ｄ０）及び欠陥分布関数と、例えばポアソンモデルなどの冗長救済後ＳＲＡＭ歩留まりモデル式とを用いて、対象製品であるデバイスの歩留まりを算出する。
【００３５】
尚、ステップＳ１４において、様々な冗長救済条件を用いて、当該各冗長救済条件毎に歩留まり算出を行い、その結果に基づいて対象製品の実際の冗長救済条件を決定してもよい。
【００３６】
以上に説明したように、第１の実施形態によると、ヒューズを共有する複数のＳＲＡＭの総容量と等しい大きさの容量を持った１つのＳＲＡＭを想定し、当該１つのＳＲＡＭのメモリセル部及び周辺回路部のそれぞれのクリティカルエリアを用いて冗長救済後歩留まりを算出する。すなわち、本実施形態によれば、メモリセルの冗長救済に用いるヒューズを複数のＳＲＡＭについて共有化した場合に対応した歩留まり予測が可能となる。
【００３７】
それに対して、従来の冗長救済後歩留まり算出方法では、ヒューズ共有化条件とは無関係に、冗長救済される各ＳＲＡＭについて例えば１つの冗長救済回路を設け、当該各ＳＲＡＭを独立に救済可能であるとして、冗長救済後歩留まりを算出するため、ヒューズ共有化条件と対応した歩留まり予測ができなかった。
【００３８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る歩留まり算出方法、具体的には電気ヒューズを共有する複数のＳＲＡＭを有するデバイスの冗長救済後の歩留まり算出方法、及びそれを用いた電気ヒューズ共有化条件決定方法について、図面を参照しながら説明する。
【００３９】
図４は本実施形態の処理フロー図であり、図３は、図４に示す処理フローを実施する装置の構成の一例を示す図である。図３に示すように、本実施形態の装置１０は、主制御部（ＣＰＵ）１１と、後述する各種データを格納するための記憶装置１２とから構成されている。主制御部１１は演算手段として、記憶装置１２から各種データを読み出し、該読み出されたデータを用いて、後述する本実施形態の各処理（ステップＳ２１〜Ｓ２５等）を実行する。また、主制御部１１は出力手段として、本実施形態の各処理を実行することにより得られた計算結果を記憶装置１２に出力する。尚、後述する本実施形態の各処理を行うために主制御部１１上で実行されるプログラムを記録媒体に記録しておいてもよい。
【００４０】
以下、図４に示す本実施形態の方法について詳述する。
【００４１】
まず、例えば開発・評価用回路ＴＥＧ（Test Element Group）又は既に設計が完了している別の品種の実際のＧＤＳIIフォーマットデータ（レイアウトデータ）２０１を準備し記憶装置１２に蓄積する。ここで、可能な限り多数のＴＥＧ又は他品種のレイアウトデータ２０１を準備することが望ましい。
【００４２】
次に、ステップＳ２１において、記憶装置１２からレイアウトデータ２０１を設計データとして読み出す。
【００４３】
次に、ステップＳ２２において、ステップＳ２１で読み出した設計データを、ＳＲＡＭ、ＲＯＭ、ロジック回路、アナログ回路、Ｉ／Ｏ領域及び配線領域等に分類する。続いて、回路要素別に分類した各設計データに対してＥＤＡ処理によるクリティカルエリア解析を行う。ここで、クリティカルエリア解析は、従来から広く使用されているモンテカルロ法、ジオメトリ法又はそれらの改良方法などを用いて、実際のレイアウトデータを加工することにより行なう。
【００４４】
ステップＳ２２では、対象製品の歩留まり算出に関係する全てのレイヤについて、回路要素別の実効クリティカルエリア値を求めた後、当該実効クリティカルエリア値を単位面積当たり又は単位容量当たりの値に換算し、その平均値又は中央値などを代表値として、プロセス別（対象製品に応じて使用プロセスが定まる）・回路要素別に記憶装置１２上のデータベース２０２に格納する。
【００４５】
このとき、冗長救済が可能なＳＲＡＭ等のメモリについては、冗長救済実施可能な単位（例えばマクロセル単位）別にメモリセル部と周辺回路部とに分けて実効クリティカルエリア値を予め算出しておく。尚、メモリセル部については単位容量当たりの実効クリティカルエリア値を算出しておくことが望ましく、周辺回路部については単位面積当たりの実効クリティカルエリア値を算出しておくことが望ましい。また、冗長救済が可能なＳＲＡＭ等は、メモリセル部及び周辺回路部の他に、メモリセル部に生じた不良を救済する冗長救済回路部を含むものとする。
【００４６】
次に、本実施形態においては、品種（対象製品）設計に着手する前に当該品種の回路要素の種類別の面積又は容量の見積もりを行い、その結果を、品種・メモリ情報２０３として記憶装置１２に蓄積する。このとき、冗長救済が可能なＳＲＡＭ等のメモリについては、冗長救済実施可能な単位（例えばマクロセル単位）別にメモリセル部と周辺回路部とに分けて面積又は容量を見積もっておく。また、メモリセル部及び周辺回路部のそれぞれの容量情報及び面積情報、例えば対象製品中のＳＲＡＭの周辺回路部の面積については、当該ＳＲＡＭの構成、具体的には、容量、ワード数、ビット数又はカラム数などが決定された後に、例えば、対応するメモリセル部のビット数、ワード数又はカラム数に基づいて見積もることができる。尚、冗長救済条件を決定したいＳＲＡＭ等のメモリ回路については冗長救済の有無別に面積を算出しておく。また、ヒューズ共有化を検討したいＳＲＡＭについては、ヒューズ共有化の際に１つのＳＲＡＭとして扱われる当該ＳＲＡＭの容量及びその周辺回路部の面積情報を、検討したいヒューズ共有化条件毎に準備しておく。
【００４７】
次に、ステップＳ２３において、品種・メモリ情報２０３つまり対象製品の回路要素別の面積又は容量と、データベース２０２に格納されている回路要素別の単位面積当たり又は単位容量当たりの実効クリティカルエリア値（対象製品に適用されるプロセスのもの）とを用いて、対象製品（具体的には設計対象の半導体デバイス実品種）の実効クリティカルエリア値を回路要素別・レイヤ別に算出し、当該算出結果を記憶装置１２上のデータベース２０４に蓄積する。
【００４８】
ここで、冗長救済回路が設けられているＳＲＡＭ、及び他のＳＲＡＭと電気ヒューズを共有しているＳＲＡＭについては、ステップＳ２３でマクロセル毎に実効クリティカルエリア値を少なくともメモリセル部と周辺回路部とに分けて算出する。また、第１の実施形態と同様に、電気ヒューズ共有化条件に対応して、同一のヒューズを共有する各ＳＲＡＭのメモリセル部及び周辺回路部のそれぞれのクリティカルエリア合計値を、仮想的な単一ＳＲＡＭのメモリセル部及び周辺回路部のそれぞれのクリティカルエリア値とみなす。
【００４９】
次に、ステップＳ２４において、データベース２０４に蓄積されている対象製品の回路要素別・レイヤ別の実効クリティカルエリア値と、予め算出されており且つデータベース２０５に蓄積されている対象製品の製造ラインにおける欠陥密度（例えば計画されている量産時期の欠陥密度）及び欠陥分布関数と、例えばポアソンモデルなどの歩留まりモデル式（具体的には同一のヒューズを共有する複数のＳＲＡＭを上記のように単一ＳＲＡＭと置換したｅＦｕｓｅ共有化歩留まりモデル２０７のモデル式）とを用いて、対象製品である半導体デバイスの歩留まりを算出する。
【００５０】
また、本実施形態においては、拡散工場別・プロセス別の計画欠陥密度の値（Ｄ０）のリストを記憶装置１２上のデータベース２０５に蓄積しておくと共に、該当品種（対象製品）のテストコスト、チップ採取数又はチップコスト（ウェハ１枚当たりのコストをチップ採取数で除したもの）に関する情報２０６を予め収集して記憶装置１２に蓄積しておいてもよい。このようにすると、ステップＳ２４において、データベース２０４に蓄積されている対象製品の回路要素別・レイヤ別の実効クリティカルエリア値と、前述の拡散工場別・プロセス別の計画欠陥密度の値（Ｄ０）のリストから選択した対象製品の生産予定工場の計画Ｄ０値（つまりデータベース２０５の内容）と、テストコスト等の情報２０６とを用いて、生産開始時期又はその他の所望の時期における対象製品の歩留まりをメモリセル冗長救済条件別及び／又は電気ヒューズ共有化条件別に求めることができる。この場合、電気ヒューズ共有化条件として、冗長救済対象の各ＳＲＡＭに例えば１つずつ電気ヒューズを配置する場合を含めてもよい。また、歩留まりだけではなく、配置されるヒューズの総面積を電気ヒューズ共有化条件別に求めてもよい。
【００５１】
図５は、本実施形態の歩留まり算出方法により求めた、ヒューズ共有化を行う前の対象製品の歩留まりの一例を示し、図６は、本実施形態の歩留まり算出方法により求めた、ヒューズ共有化を行った後の対象製品の歩留まりの一例を示している。尚、図５及び図６においては、回路要素（ブロック）別の面積及び歩留まりを示していると共にチップ面積（対象製品の大きさ）を示している。ここで、対象製品の歩留まり（最下位段右側数値）は全回路要素の歩留まりを積算したものに等しい。また、当該歩留まりの下の数値「０．０２１３０３５（図５）」及び「０．０２２０９５（図６）」はそれぞれ、対応する歩留まりをチップ面積で除した値である（０．０２１３０３５＝０．８７５２０２÷４１．０８、０．０２２０９５＝０．８７５１８５÷３９．６１）。また、図５及び図６においては、メモリについては種類毎に容量を示し、ＳＲＡＭについては特にビット数、ワード数及びカラム数並びに共有化及び冗長救済の有無（項目「共有化」の「１」は「冗長救済無し」を表し、「ａ」〜「ｆ」は同じヒューズを共有するＳＲＡＭグループを表す）を示す。尚、図５においては、「ａ」〜「ｆ」は、ヒューズ共有化を行った際に当該ＳＲＡＭが所属することとなるＳＲＡＭグループを表す。また、図５及び図６においては、冗長救済されるＳＲＡＭについて必要なヒューズ面積を示していると共に、当該各ヒューズ面積を合計したヒューズ総面積（最下位段左側数値）を示している。また、図６においては、各ＳＲＡＭの歩留まりをメモリセル部と周辺回路部とに分けて示している。
【００５２】
図７は、本実施形態の歩留まり算出方法により求めた、冗長救済条件別・ヒューズ共有化条件別の歩留まり算出結果を示している。具体的には、図７は、８ｋビット以上のＳＲＡＭ及び１６ｋビット以上のＳＲＡＭのそれぞれについて色々な条件でヒューズ共有化を行った場合における、単位面積当たりの歩留まり（＝歩留まり／チップサイズ）と電気ヒューズ（ｅＦｕｓｅ）１個あたりの容量との関係を示している。
【００５３】
尚、本実施形態ではステップＳ２４において、上述の方法により求められた冗長救済条件別・ヒューズ共有化条件別の対象製品の歩留まりと、テストコスト等の情報２０６にそれぞれ含まれる「冗長救済工程を追加することによる検査時間コスト」、「冗長救済実施のためのコスト」、「対象製品に冗長救済回路を搭載することによるチップ面積又はチップ採数への影響」及び「ヒューズ共有化によるチップ面積又はチップ採数への影響」とを合わせて定量的・数値的に評価することによって、最も有利な冗長救済条件（例えば実際に冗長救済可能とするＳＲＡＭ）及び最も有利な電気ヒューズ共有化条件を決定することが可能になる。ここで、電気ヒューズ共有化条件の決定に際しては、様々なヒューズ共有化条件を用いて対象製品の歩留まり及び当該製品の大きさ（つまりチップサイズ）を算出し、算出された対象製品の歩留まりを算出されたチップサイズで除することによって、各ヒューズ共有化条件毎に対象製品の単位面積当たりの歩留まりを算出し、最も有利な電気ヒューズ共有化条件として、算出された対象製品の単位面積当たりの歩留まりを最大にする条件を選択してもよい。
【００５４】
次に、ステップＳ２５において、ステップＳ２４で決定された冗長救済条件及びヒューズ共有化条件、データベース２０４に蓄積されている対象製品の回路要素別・レイヤ別の実効クリティカルエリア値と、データベース２０５に蓄積されている対象製品の生産予定工場の計画Ｄ０値（例えば量産時期の工程別Ｄ０目標値）とを用いて、量産開始時期から所定期間（例えば数年間）の歩留まりを算出し、その結果に基づき採算検討及び量産計画策定等を行う。
【００５５】
以上に説明したように、第２の実施形態によると、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、ある半導体デバイス製品の歩留まりを計算するために必要なパラメータであるクリティカルエリア値を実際の設計着手前の時点で見積もることができる。また、そのクリティカルエリア値を活用することにより、半導体デバイス実品種の設計着手前に、所望の時期（例えば量産時期）における対象製品の歩留まり予測を高精度に行うことができる。
【００５６】
すなわち、第２の実施形態によると、ＳＲＡＭのメモリセル部に対して例えばマクロセル別に冗長救済が設けられている場合及び設けられていない場合、並びに複数のＳＲＡＭがヒューズを共有化する場合のそれぞれについて、実製品のレイアウトに着手するよりも前に、歩留まり予測を行うことが可能となる。
【００５７】
尚、第１又は第２の実施形態において、ヒューズ共有化又は冗長救済の対象はＳＲＡＭであったが、これに限られず、他の種類のメモリ回路をヒューズ共有化又は冗長救済の対象としてもよいことは言うまでもない。また、冗長救済用のヒューズが電気ヒューズに限定されないことも言うまでもない。
【産業上の利用可能性】
【００５８】
以上のように、本発明は、冗長救済を実施する複数のメモリ回路がヒューズを共有化するデバイスの歩留まり算出を可能にするという効果、さらに、レイアウト設計着手前に歩留まり予測を行うことを可能にして当該予測結果を冗長救済条件決定若しくはヒューズ共有化条件決定又は事業計画策定等に活用できるという効果を奏するので、非常に有用である。
【図面の簡単な説明】
【００５９】
【図１】図１は、本発明に係る歩留まり算出方法の特徴を説明するための図である。
【図２】図２は、本発明の第１の実施形態に係る歩留まり算出方法のフロー図である。
【図３】図３は、本発明の第１及び第２の実施形態に係る歩留まり算出方法を実施するための装置の構成の一例を示す図である。
【図４】図４は、本発明の第２の実施形態に係る歩留まり算出方法のフロー図である。
【図５】図５は、本発明の第２の実施形態に係る歩留まり算出方法により得られた、ヒューズ共有化を行う前の対象製品の歩留まりの一例を示す図である。
【図６】図６は、本発明の第２の実施形態に係る歩留まり算出方法により得られた、ヒューズ共有化を行った後の対象製品の歩留まりの一例を示す図である。
【図７】図７は、本発明の第２の実施形態に係る歩留まり算出方法により得られた、冗長救済条件別・ヒューズ共有化条件別の歩留まり算出結果を示す図である。
【符号の説明】
【００６０】
１、２、３、４、５    メモリ回路
１ａ、２ａ、３ａ、４ａ、５ａ    メモリセルアレイ部
１ｂ、２ｂ、３ｂ、４ｂ、５ｂ    周辺回路部
１０    歩留まり算出装置
１１    主制御部
１２    記憶装置
１０１    レイアウトデータ
１０２    データベース
１０３    電気Ｆｕｓｅ共有化条件
１０４    データベース
２０１    レイアウトデータ
２０２    データベース
２０３    品種・メモリ情報
２０４    データベース
２０５    データベース
２０６    テストコスト等情報
２０７    電気Ｆｕｓｅ共有化歩留まりモデル
【図１】
2007305670.tif 000003
【図２】
2007305670.tif 000004
【図３】
2007305670.tif 000005
【図４】
2007305670.tif 000006
【図５】
2007305670.tif 000007
【図６】
2007305670.tif 000008
【図７】
2007305670.tif 000009