(57)【要約】【課題】低インダクタンスの埋込みコンデンサ層接続の設計を提供すること。【解決手段】本発明は、電力送達およびその他の用途に埋込みコンデンサを使用することを可能にしながら、低インダクタンスの経路を提供し、それによって必要なキャパシタンスを低減させるように設計されたビア接続および電極を有するコンデンサを開示する。本発明の一実施形態では、上部コンデンサ電極および下部コンデンサ電極を有し、上部電極は下部電極よりも小さく、コンデンサのすべての側において、アレイの、上部および下部コンデンサ電極のすべての側に配置される多数のビアを有するコンデンサであって、上部電極および上部電極に接続するビアは内部導体として働き、下部電極および下部電極に接続するビアは外部導体として働くコンデンサを開示する。【選択図】図７
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【特許請求の範囲】
【請求項１】
上部コンデンサ電極および下部コンデンサ電極を備え、
前記上部コンデンサ電極は前記下部コンデンサ電極よりも小さく、
コンデンサのすべての側において、アレイの、前記上部および下部コンデンサ電極のすべての側に配置される多数のビアを有するコンデンサであって、
前記上部コンデンサ電極および前記上部コンデンサ電極に接続する前記ビアは内部導体として働き、前記下部コンデンサ電極および前記下部コンデンサ電極に接続する前記ビアは外部導体として働くことを特徴とするコンデンサ。
【請求項２】
前記上部および下部コンデンサ電極のすべての側に配置されるビアの数は、特定の上部および下部コンデンサ電極構成に可能な最大値であることを特徴とする請求項１に記載のコンデンサ。
【請求項３】
ビアを含む前記電極の形状は、その装置の上方から見ると、額縁の形状に類似しており、各アレイ中の前記ビアは、所望の配置であることを特徴とする請求項１に記載のコンデンサ。
【請求項４】
コンポーネント側および金属はく側を有する金属はくが提供される、ビア接続を有するコンデンサを作製する方法であって、
前記金属はく上に誘電体を形成するステップと、
前記誘電体の全体を覆って、かつ前記金属はくの一部を覆って第１の電極を形成するステップと、
少なくとも１つのプリプレグ材料に前記金属はくの前記コンポーネント側を積層するステップと、
前記金属はくをエッチングして第２の電極を形成するステップとを備え、
前記第１の電極、前記誘電体、および前記第２の電極は、コンデンサを形成し、前記金属はくをエッチングした後、このデバイスは、少なくとも１つの追加のプリプレグ材料に積層され、１つまたは複数のビアが、前記コンデンサに接続する前記プリプレグ材料に形成され、この改良は、銅電極間の絶縁トレンチに関して額縁形状を有することを含む前記ビアの構成にあり、前記トレンチを、外部電極ビアのアレイが内部電極ビアのアレイを取り囲むことを可能にするような形状にすることを特徴とする方法。
【請求項５】
額縁形状を有する前記絶縁トレンチは、正方形形状、円形形状、長円形形状、長方形形状、および多角形形状からなる群から選択された形状であることを特徴とする請求項４に記載の方法。
【請求項６】
前記トレンチの幅は、前記エッチングのプロセスの能力内で可能な限り狭いことを特徴とする請求項４に記載の方法。
【請求項７】
ビアのサイズは、１から５００ミクロンの範囲であることを特徴とする請求項５に記載の方法。
【請求項８】
請求項４に記載の方法によって形成されることを特徴とするコンデンサ。
【請求項９】
第１の電極および第２の電極をもつ埋込みコンデンサであって、
前記第１および第２の電極は共面電極であり、前記第１および第２の電極はトレンチによって分離され、前記第１の電極は前記第２の電極を完全に取り囲み、同軸状構造を形成することを特徴とする埋込みコンデンサ。
【請求項１０】
前記誘電体は、厚膜誘電、薄膜誘電、およびその組合せを含む群から選択されることを特徴とする請求項４に記載の方法。
【請求項１１】
請求項９の前記埋込みコンデンサを含むことを特徴とするデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子集積回路（ＩＣ）パッケージにおける低インダクタンスの埋込みコンデンサの設計に関する。このコンデンサは、ディスクリート（ｄｉｓｃｒｅｔｅ）および非ディスクリートの埋込みコンデンサまたはコンデンサ層に対する給電、クリーンな電力送達、および入出力接続のために埋込みコンデンサを使用することを可能にしながら、低インダクタンスの経路を提供し、それによって必要なキャパシタンスを低減するように設計された、ビア接続および電極を有する。
【背景技術】
【０００２】
集積回路（ＩＣ）を含めた半導体デバイスが、より高い周波数、より高いデータ転送速度、およびより低い電圧で動作するにつれて、電力線および接地（リターン）線中のノイズを制限し、より高速な回路スイッチングに対応するのに十分な電流を供給する能力が、ますます重要となる。低ノイズの安定した電力をＩＣに供給するために、従来の回路におけるインピーダンスを、平行に相互接続された追加の表面実装技術（ＳＭＴ）コンデンサを使用することによって低減することができる。動作周波数が高くなる（ＩＣスイッチング速度が高くなる）ということは、ＩＣに対する電圧応答時間を短くする必要があることを意味する。動作電圧が低くなると、許容される電圧変化（リップル）およびノイズを低減する必要がある。例えば、マイクロプロセッサＩＣが、スイッチが入り動作を開始するとき、スイッチング回路をサポートするための電力を必要とする。電圧供給の応答時間が遅すぎる場合、マイクロプロセッサは、許容リップル電圧およびノイズマージンを超える電圧の降下または電力のドループが生じることになり、ＩＣは誤動作する。さらに、ＩＣの電力が増大するにつれて、遅い応答時間により、電力のオーバシュートが生じる。ＩＣに十分近いコンデンサを使用することにより、それらのコンデンサが適切な応答時間内の電力を提供し、あるいは電力を適切な応答時間内に収めるように、電力のドループおよびオーバシュートを許容限度内に制限する必要がある。
【０００３】
インピーダンスの低減、および電力のドループまたはオーバシュートの抑制用のＳＭＴコンデンサは一般に、基板または半導体パッケージの面上で、回路性能を高めるために、できるだけＩＣに近づけて配置される。従来の設計では、プリント配線基板（ＰＷＢ）または半導体パッケージ上に表面実装されたコンデンサを、ＩＣの周りに集める。大きな値のコンデンサを電源の近くに、中程度の値のコンデンサをＩＣと電源の間の場所に、小さな値のコンデンサをＩＣの非常に近くに配置する。電源系統のインピーダンスを低減するために、平行に相互接続された多数のＳＭＴコンデンサがしばしば必要とされ、その結果、複雑な電気的経路設定が必要になる。これにより、回路のループインダクタンスが増大し、インピーダンスも増大し、その結果、電流の流れが抑制され、それによって表面実装コンデンサの有益な効果が減少する。周波数が高くなり、動作電圧が降下し続けるにつれて、より大きい電力を、より高速に供給する必要があり、その結果、ますます低いインダクタンスおよびインピーダンスレベルが必要とされる。
【０００４】
インピーダンスを最小限に抑えるために、相当な努力が費やされてきた。例えば、Ｈｏｗａｒｄらの特許文献１では、インピーダンスおよび「ノイズ」を最小限に抑える一手法を提供している。Ｈｏｗａｒｄらは、容量性プリント回路基板を提供しており、その積層基板の多数の層内には、コンデンサ積層板（平面コンデンサ）が含まれ、集積回路など多数のデバイスが、その基板上に実装されまたは形成され、かつそのコンデンサ積層板（または多数のコンデンサ積層板）と動作するように結合されて、間接または共有キャパシタンスを利用する容量機能が提供される。しかし、そのような手法では、必ずしも電圧応答が改善されない。電圧応答を改善するには、コンデンサをＩＣに近づけて配置する必要がある。しかし、単にコンデンサ積層板をＩＣに近づけて配置しただけでは、十分ではないことがある。利用可能な合計キャパシタンスが不十分となり得るからである。
【０００５】
Ｃｈａｋｒａｖｏｒｔｙの特許文献２では、スイッチングノイズを低減するための、コンデンサの埋込みに代わる手法を提供している。その手法では、集積回路ダイの電力供給端子を、多層セラミック基板内の少なくとも１つの埋込みコンデンサのそれぞれの端子に結合することができる。
【０００６】
米国特許仮出願第６０／６３７８１３号明細書、第６０／６３７８１３号明細書、および第６０／６３７８１７号明細書（それぞれ整理番号ＥＬ−０５７４、ＥＬ−０５８３、およびＥＬ−０５８４）では、埋込みディスクリートセラミックコンデンサおよび平面コンデンサからなる、ＩＣ用の電力供給コアを提供している。米国特許仮出願第６０／６９２１１９号明細書（整理番号ＥＬ−０５９３）では、ディスクリート埋込みセラミックコンデンサの設計およびその作製方法を提供している。それにより、スクリーン印刷された銅電極がスクリーン印刷された誘電体を完全にカプセル化し、その結果、力学的信頼性が改善され、以前の設計に比べてコンデンサ領域がより大きくなる。
【０００７】
本発明では、ＩＣへの相互接続のための、前述のコンデンサタイプを使用する新規な低インダクタンスコンデンサおよび相互接続設計を提供し、それによって、必要なキャパシタンスを低減させ、埋込みコンデンサからＩＣへの高速な給電およびクリーンな電力供給を可能にする。
【０００８】
埋込みコンデンサのインダクタンスの最も主要な発生源は、コンデンサがシステムに接続するビアまたは電線または接続経路に関連している。多数のビアのない、典型的な埋込みコンデンサは、数百ピコヘンリーからナノヘンリーのインダクタンスを有する。用途によっては、インダクタンスが大きすぎて、パッケージのインピーダンスプロファイルにおける第１の共振周波数が、低い周波数範囲（１００Ｍｈｚ未満）になることを強いられる可能性がある。埋込みコンデンサ用の電流接続の設計では一般に、単一ビアの対が電極に別々に接続する。これらのビアは、電極上の任意の位置に配置することができる。これらのビアの長さは通常、ブラインドマイクロビアでの数十マイクロメータから、スルーホールビアタイプでの数百マイクロメータまでである。状況によっては、ビアによって生じるインダクタンスは、コンデンサによって生じるインダクタンスよりも大きくなり得る。したがって、ビアは、埋込みコンデンサの周波数応答の制限における主要コンポーネントとなる。したがって、ビアのインダクタンスの低減が、コンデンサの性能を高めるのに決定的に重要である。
【０００９】
【特許文献１】米国特許第５１６１０８６号明細書
【特許文献２】米国特許第６６１１４１９号明細書
【特許文献３】米国特許第６３１７０２３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
接続インダクタンスを低減させるために、ビアを互いに近づける必要がある。理論的には、ビアが近づくほど、インダクタンスが小さくなる。しかし、コンデンサの設計およびプロセスの制限により、ビアの踊り場（ｌａｎｄｉｎｇ）間にすき間が存在する必要があるので、ビアをしたがって、ある距離だけ離す必要がある。これらの要因により一般に、インダクタンスは１００ピコヘンリー未満に下がるが、さらにインピーダンスを低減させることが望ましい。
【課題を解決するための手段】
【００１１】
以下に述べる本発明の実施形態では、電子ＩＣパッケージ内の合計インダクタンスを低減させるための改良型コンデンサ、およびそれらを作製する方法を提供する。
【００１２】
本発明の一実施形態では、上部コンデンサ電極および下部コンデンサ電極を備え、上部コンデンサ電極は下部コンデンサ電極よりも小さく、コンデンサのすべての側において、アレイの、上部および下部コンデンサ電極のすべての側に配置される多数のビアを有するコンデンサであって、上部コンデンサ電極および上部コンデンサ電極に接続するビアは内部導体として働き、下部コンデンサ電極および下部コンデンサ電極に接続するビアは外部導体として働くコンデンサを開示する。そのように構成することで、この構造は、キャパシタンスのある同軸状ケーブルとして働く。前述のコンデンサの一実施形態では、上部および下部コンデンサ電極のすべての側に配置されるビアの数は、可能な最大値である。この可能な最大値は、設計、製造プロセス、および設備構成を含めた様々な因子に基づいて変わり得る。一実施形態については、図６のコンデンサタイプＣを参照されたい。
【００１３】
本発明はさらに、コンポーネント側および金属はく側を有する金属はくが提供される、ビア接続を有するコンデンサを作製する方法であって、金属はく上に誘電体を形成するステップと、誘電体の全体を覆って、かつ金属はくの一部を覆って第１の電極を形成するステップと、少なくとも１つのプリプレグ材料に金属はくのコンポーネント側を積層するステップと、金属はくをエッチングして第２の電極を形成するステップとを含み、第１の電極、誘電体、および第２の電極は、コンデンサを形成し、金属はくをエッチングした後、このデバイスは、少なくとも１つの追加のプリプレグ材料に積層され、１つまたは複数のビアが、コンデンサに接続するプリプレグ材料に形成され、この改良は、銅電極間の絶縁トレンチに関して額縁形状を有することを含む前記ビアの構成にあり、トレンチを、外部電極ビアのアレイが内部電極ビアのアレイを取り囲むことを可能にするような形状にする方法も含む。前述の方法では、前記誘電体は、厚膜誘電、薄膜誘電、およびその組合せを含む群から選択されてよい。
【００１４】
本発明のいくつかの実施形態では、前述の方法を使用し、その場合、額縁形状を有する絶縁トレンチは、正方形形状、円形形状、長円形形状、長方形形状、および多角形形状からなる群から選択された形状である。一実施形態では、トレンチの幅は、エッチングプロセスの能力内で可能な限り狭い。他の実施形態では、上記の方法を使用し、その場合、ビアのサイズは、１から５００ミクロンの範囲である。
【００１５】
他の実施形態は、前述の方法によって形成されるコンデンサである。別の実施形態は、第１の電極および第２の電極をもつ埋込みコンデンサであって、前記第１および第２の電極は共面電極であり、前記第１および第２の電極はトレンチによって分離され、第１の電極は第２の電極を完全に取り囲み、同軸状構造を形成する埋込みコンデンサである。他の実施形態は、前述の埋込みコンデンサを含むデバイスである。
【発明を実施するための最良の形態】
【００１６】
本発明は、埋込みコンデンサへの接続インダクタンスを低減させるために、マイクロビアおよび電極設計方法を使用する埋込みコンデンサを設計するための設計構成に関する。その構造は、キャパシタンス負荷で終端される、インダクタンス分布方法を使用する同軸ケーブル構造に似ている。同軸ケーブル伝送線では、１本の導体が内側での中心となり、第２の導体として働く外部金属エンクロージャから絶縁されている。同軸ケーブルは理論的に、伝送線の中で最も低い分布インダクタンスを提供することができる。
【００１７】
図１に、こうしたコンデンサおよびビア接続を使用する埋込みコンデンサ層を用いたパッケージの断面図が記載されている。可能なディスクリートコンデンサ構成が、図１に示されている。図２は、電子パッケージの作製に使用される埋込みコンデンサの金属はくに特有な、互いに異なるサイズおよび形状の埋込みコンデンサアレイのレイアウトを示している。本発明は、ギャップまたはトレンチによって分離される共面電極を用いた埋込みコンデンサの設計を提供し、その場合、一方の電極が他方の電極を完全に取り囲み、同軸状構造を形成する。
【００１８】
本明細書では、アレイを、「要素のグループまたは配列」として定義する。本発明では、要素はビアである。
【００１９】
本発明のデバイス（またはパッケージ）は、インターポーザ、プリント配線基板、マルチチップモジュール、領域アレイパッケージ、システムオンパッケージ、システムインパッケージなどから選択してよい。
【００２０】
（実施形態）
ディスクリート埋込みセラミックコンデンサを含む試験構造の作製（図１参照）
三菱ガス化学株式会社のＢＴ（ビスマレイミドトリアジン）プリプレグ（ガラス繊維上のＢ段階樹脂、タイプはＧＨＰＬ８３０ＭＧ）の厚さ１００ミクロンの３つの層１００を、２枚の平面キャパシタンス積層板（デュポンインテラ（登録商標）ＨＫ１１）に積層した。ＨＫ１１は、両側を３５μｍの銅はく３００で埋めた、厚さ１４μｍのポリイミド２００からなる（注：この試験構造は、より複雑な試験媒体の原型である。その試験媒体では、平面コンデンサ層は、ＰＴＨ（めっきスルーホール）に接続され、追加のマイクロビアビルドアップ層（ここに図示されていない金属層Ｍ１、Ｍ２、Ｍ１３、およびＭ１４）が試験構造に追加される）。特許文献３に記載されるように、２枚の銅はく（金属層Ｍ４５００およびＭ１０（６００））上にディスクリートセラミックコンデンサを形成した。それらの金属はくは、厚さ３５μｍの銅であり、誘電組成７００、９００は、デュポンＥＰ３１０（焼成厚２０μｍ）であり、スクリーン印刷銅電極は、５μｍの銅（金属層Ｍ５（８００）およびＭ１１（１５０））、（Ｅ．Ｉ．ｄｕ  Ｐｏｎｔ  ｄｅ  Ｎｅｍｏｕｒｓ  ａｎｄ  Ｃｏｍｐａｎｙから市販されているデュポンＥＰ３２０）であった。次に、金属はくＭ４およびＭ１０を、１００μｍのＢＴプリプレグ４００とともに、２つの平面コンデンサ層を含む構造の片側の上に載せ、積層した。次に、金属層Ｍ４およびＭ１０に、多層下塗塗装を行った。次に、金属層Ｍ４およびＭ１０を、（減法）印刷エッチングフォトリソグラフィプロセスで構築した。次に、３μｍの銅はく４５０、６５０を被せたＢＴプリプレグ（１００μｍ）２５０、３５０を、両側上の構造に積層した（金属層Ｍ３（４５０）およびＭ１２（６５０））。次に、ブラインドビア（直径１５０μｍのマイクロビア）（５５０）を、Ｍ３およびＭ１２ならびに基礎となるプリプレグ層を貫通して紫外レーザで穴をあけて、金属層Ｍ４およびＭ１０上の電極に接続する。次に、標準膨潤および（過マンガン酸）化学エッチングと、それに続く無電解銅被着によって、マイクロビアのホール内壁を用意した。金属層Ｍ３およびＭ１２のパターニングならびにマイクロビア中の銅ビルドアップを、セミアディティブめっきプロセス（めっきレジストパターンの適用、１２μｍの銅のめっき、レジストのはく離、ベースの銅のディファレンシャルエッチング）によって実施した。
【００２１】
図２に、金属層Ｍ５およびＭ１１上の埋込みコンデンサのレイアウトが示されている。タイプＡ（図３Ａ〜図３Ｃ）、タイプＢ（図４Ａ〜図４Ｃ）、およびタイプＣ（図５Ａ〜図５Ｃ）の異なる３つのコンデンサ設計が存在する。各タイプごとに、有効コンデンササイズ（面積）が１ｍｍ２、４ｍｍ２、および９ｍｍ２のコンデンサが存在する。コンデンサの設計では、金属はく電極１２００、誘電体１４００、およびスクリーン印刷銅電極１３００の相対的位置およびサイズが異なる。コンデンサの設計ではさらに、２つの銅電極を絶縁するすきま（はく内のギャップ）の設計が異なり、また、埋込みコンデンサを上記の次の金属層に接続するビア１１００の場所および数が異なる。サイズが９ｍｍ２のコンデンサでは、タイプＡの設計では、４つのビア接続を特徴とし、タイプＢは２８個のビアを有し、タイプＣは５２個のビアを有する。
【００２２】
結果
図６は、ビア接続ありおよびビア接続なしでの、タイプＡ、Ｂ、およびＣの、サイズが９ｍｍ２のコンデンサに対する、キャパシタンス、抵抗、およびインダクタンスの測定値をまとめたものである。この図は、ビア接続なしでの、全３つのタイプのキャパシタンス、抵抗、およびインダクタンスの値が、かなり類似していることを示している。また、この図は、ビア接続ありでの、タイプＡ、Ｂ、およびＣのコンデンサでの抵抗およびインダクタンスが、互いに非常に異なることも示している。このことは、ビアの数およびそれらの場所が、コンデンサの抵抗およびインダクタンスに大きな影響を与えることを示唆している。さらに、この図は、図５Ａ〜図５Ｃに示されているビア構成を用いたコンデンサタイプＣが、抵抗およびインダクタンスに関する最も低い合成値を有し、非常に望ましいことも示している。したがって、図５Ａ〜図５Ｃに示されているコンデンサタイプＣでのビア接続のアレイが、本発明の１つの主題である。その特定の電極設計および相互接続ビアの設計を用いたタイプＣコンデンサが、最も良い結果を生み出すことは、明らかではなかった。タイプＣは、外部電極ビアのアレイをもつ外部電極が内部電極ビアのアレイをもつ内部電極を取り囲むことを可能にする銅電極（例えば正方形、長方形、円形、長円形、または任意の多角形の形状の「額縁」分離ギャップ）の間の連続絶縁トレンチに関して、ユニークな形状を有する。これらの電極およびビアアレイ１１００（図７参照）は、導電性コア１５００およびシールド１６００をもつ同軸ケーブルの構造を連想させ、同軸ケーブルの望ましい電気性能は、タイプＣコンデンサおよびそのビアアレイの電気性能になぞらえることができる。本発明では、ビアサイズは、１から５００ミクロンである。実施形態によっては、ビアサイズはそれぞれ、１〜１５、１５〜２５０、および１５〜５００ミクロンである。
【図面の簡単な説明】
【００２３】
【図１】埋込み平面およびディスクリートコンデンサを用いたパッケージの積層の図である。
【図２】銅はく上の埋込みコンデンサアレイのレイアウトの図である。
【図３Ａ】コンデンサタイプＡの図である。
【図３Ｂ】コンデンサタイプＡの図である。
【図３Ｃ】コンデンサタイプＡの図である。
【図４Ａ】コンデンサタイプＢの図である。
【図４Ｂ】コンデンサタイプＢの図である。
【図４Ｃ】コンデンサタイプＢの図である。
【図５Ａ】コンデンサタイプＣの図である。
【図５Ｂ】コンデンサタイプＣの図である。
【図５Ｃ】コンデンサタイプＣの図である。
【図６】ビアありおよびビアなしでのコンデンサパラメータを示す図表である。
【図７】マイクロビアアレイでの同軸関係を示す図である。
【符号の説明】
【００２４】
１１００  ビア
１５００  導電性コア
１６００  シールド
【図１】
2007116174.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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