(57)【要約】【課題】超音波システムのデジタル受信集束装置において、サンプリングクロックの周期が変わってもシグマ−デルタアナログ−デジタル変換器の性能低下を防ぐことができる受信集束装置を提供する。【解決手段】本発明による多数の変換子で構成された配列型変換器を備えた超音波システムのデジタル受信集束装置は、前記配列型変換器の各変換子に受信される超音波エコー信号の受信遅延時間に基づいて可変的にサンプリングクロックを生成し、生成されたクロックの周期に対応する制御信号を出力するための可変サンプリングクロック生成部と、前記配列型変換器の各変換子に連結され、各変換子で出力されたアナログ信号を前記サンプリングクロックと制御信号に応答してデジタル信号に変換するための複数のシグマ−デルタアナログ−デジタル変換器と、前記受信遅延時間に基づいて前記シグマ−デルタアナログ−デジタル変換器の出力信号を遅延するための遅延部と、前記遅延された信号を加算するための加算器とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
多数の変換子で構成された配列型変換器を備えた超音波システムのデジタル受信集束装置において、
前記配列型変換器の各変換子に受信される超音波エコー信号の受信遅延時間に基づいて可変的にサンプリングクロックを生成し、生成されたクロックの周期に対応する制御信号を出力するための可変サンプリングクロック生成部と、
前記配列型変換器の各変換子に連結され、各変換子で出力されたアナログ信号を前記サンプリングクロックと制御信号に応答してデジタル信号に変換するための複数のシグマ−デルタアナログ−デジタル変換器と、
前記受信遅延時間に基づいて前記シグマ−デルタアナログ−デジタル変換器の出力信号を遅延するための遅延部と、
前記遅延された信号を加算するための加算器と、
を備えることを特徴とする超音波システムのデジタル受信集束装置。
【請求項２】
前記可変サンプリングクロック生成部は、
集束点から反射された信号が各変換子に到達する遅延時間を計算するための集束遅延時間計算部と、
前記計算された遅延時間に応じてサンプリングクロックを生成し、生成されたクロックの周期に対応する制御信号を出力するためのサンプリングクロック生成器と
を備えることを特徴とする請求項１に記載の超音波システムのデジタル受信集束装置。
【請求項３】
前記シグマ−デルタアナログ−デジタル変換器は、
前記サンプリングクロックに応答して前記変換子で出力されたアナログ信号をサンプリングして前記制御信号に基づいてキャパシタ容量が決定される可変キャパシタと前記可変キャパシタに連結される ＯＰ−Ａｍｐを含む積分器と、
前記積分器の出力に応じてロジック「ハイ」または「ロウ」の １ ビットを出力する １−ビットアナログ−デジタル変換器と、
前記 １−ビットアナログ−デジタル変換器の出力に応じて基準電圧を前記積分器にフィードバックする１−ビットデジタル−アナログ変換器と
を備えることを特徴とする請求項２に記載の超音波システムのデジタル受信集束装置。
【請求項４】
前記可変キャパシタは並列に連結された多数の単位キャパシタを備えることを特徴とする請求項３に記載の超音波システムのデジタル受信集束装置。
【請求項５】
前記可変キャパシタはサンプリングクロックの周波数に従って予め設定された互いに異なるキャパシタ容量を有する多数のキャパシタを備えることを特徴とする請求項３に記載の超音波システムのデジタル受信集束装置。
【請求項６】
前記サンプリングクロック生成器は、
前記生成されたクロックの周期を検出するための周期検出部と、
各周期に対応するデータを格納するルックアップテーブルを備え、前記検出された周期に応答して前記ルックアップテーブルから該当データを出力するためのルックアップテーブル格納部と、
前記ルックアップテーブル格納部から出力されたデータに応答して前記制御信号を出力するための制御信号出力部と
を備えることを特徴とする請求項２に記載の超音波システムのデジタル受信集束装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は超音波システムに関し、特に超音波システムでシグマ−デルタ（ｓｉｇｍａ−ｄｅｌｔａ）アナログ−デジタル変換器を用いた受信集束装置に関する。
【背景技術】
【０００２】
一般に超音波システムは診断しようとする対象体に超音波信号を送信し、対象体から反射されて戻ってくる超音波信号に基づいて対象体の内部に対する超音波映像を提供する。超音波診断機の機能を向上させる重要な要素のうちの一つは超音波映像の解像度である。超音波映像の解像度を改善するための研究が着実に進められている。最近の超音波映像システムでは超音波映像の解像度を向上させるために配列型変換器（ａｒｒａｙ  ｔｒａｎｓｄｕｃｅｒ）及び送／受信集束方法が用いられている。
【０００３】
図１は超音波システムの配列型変換器において超音波信号の遅延を説明するための図面である。配列型変換器１０から送信される超音波信号が集束点ｄに集束されるように所定の遅延プロファイルを設定し、配列型変換器の各変化素子は遅延プロファイルに従って超音波信号を送信するようになる。集束点ｄから反射されて配列型変換器１０に入射される超音波信号は各変換素子の位置に応じて到達する時間が互いに異なる。
【０００４】
図１に示された通り、配列型変換器の中央に位置する変換素子Ｔｃは ｒの距離を進行して集束点で反射されて戻る超音波信号を受信する。しかし、配列型変換器の中央で ｘ距離だけ離れた変換素子Ｔｘは ｒ ＋ Δｒの距離を進行して集束点で反射されて戻る超音波信号を受信するため集束点から反射された超音波信号が中央の変換素子ＴｃよりΔｒ距離だけ遅れて到達する。各変換素子に到達した超音波信号は電気的受信信号に変換されるが受信信号を集束するためには各変換子に到達する超音波信号の遅延時間を補償しなければならない。
【０００５】
従来は Ｌ／Ｃ受動遅延素子を用いて各チャネルで超音波信号の遅延時間を補償して補償された信号を加算器を用いて集束する受信集束遅延方式が用いられた。このように受動遅延素子を用いて遅延時間を補償する場合、補償誤差を少なくするためには遅延素子の個数を増やさなければならないことによりシステムの体積が大きくなって複雑になる問題がある。
従って、システムの複雑性を減らすために受動遅延素子を用いて遅延後集束してサンプリングする方法の代わりにサンプリングと遅延を同時にした後集束する ＳＤＦ（ｓａｍｐｌｅ−ｄｅｌａｙ  ｆｏｃｕｓｉｎｇ）方式の動的受信集束を用いている。
【０００６】
一方、超音波システムで超音波信号を送／受信集束するために用いられるビームフォーマがデジタル装置として発展することによって、少なくとも ３２ チャネル〜数百チャネルに対する送／受信集束のためのデジタルビームフォーマには各チャネルごとに変換子で出力されるアナログ信号をデジタル信号に変換するためのアナログ−デジタル変換器（ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ、 ＡＤＣ）を備えるようになった。従って、各チャネルごとにアナログ−デジタル変換器が用いられてビームフォーマが複雑になる問題がある。このような問題を解決するために、アナログ−デジタル変換器で簡単な構造を有しながら低電力で受信信号の集束のための微細遅延まで制御することができるシグマ−デルタアナログ−デジタル変換器（ＳＤ−ＡＤＣ）が注目されている。
【０００７】
最近は、超音波システムのビームフォーマの構造を単純化するためにＳＤＦ方式とＳＤ−ＡＤＣを結合しようという試みがなされている。一般に、配列型変換器から遠く離れた映像点から反射された信号であるほどサンプリング間隔が漸進的に増加するようになる。従ってサンプリングクロックの周期が一定に供給されず、図２に示された通り、超音波システムに提供されるマスタクロックに同期されて生成されるサンプリングクロックは任意の位置でマスタクロックの一周期単位で周期が変わる。従って、シグマ−デルタ Ａ／Ｄ変換器の性能を落とす問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、超音波システムのデジタル受信集束装置において、サンプリングクロックの周期が変わってもシグマ−デルタアナログ−デジタル変換器の性能低下を防ぐことができる受信集束装置を提供することである。
【課題を解決するための手段】
【０００９】
従って、本発明は上述した課題を達成するためのものであって、シグマ−デルタアナログ−デジタル変換器内の積分器にサンプリングクロックの周波数に従って容量を可変的に変化させることができる可変キャパシタを含むようにすることによってサンプリングクロックの周期が変わっても積分器の時定数を一定に維持するようにしてシグマ−デルタアナログ−デジタル変換器の性能低下を防げる超音波システムの受信集束装置を提供する。
【００１０】
前記目的を達成するために、本発明による多数の変換子で構成された配列型変換器を備えた超音波システムのデジタル受信集束装置は、前記配列型変換器の各変換子に受信される超音波エコー信号の受信遅延時間に基づいて可変的にサンプリングクロックを生成し、生成されたクロックの周期に対応する制御信号を出力するための可変サンプリングクロック生成部と、前記配列型変換器の各変換子に連結され、各変換子で出力されたアナログ信号を前記サンプリングクロックと制御信号に応答してデジタル信号に変換するための複数のシグマ−デルタアナログ−デジタル変換器と、前記受信遅延時間に基づいて前記シグマ−デルタアナログ−デジタル変換器の出力信号を遅延するための遅延部と、前記遅延された信号を加算するための加算器を備える。
【発明の効果】
【００１１】
本発明によれば、超音波システムのデジタル受信集束装置において、ＳＤＦ方式とシグマ−デルタアナログ−デジタル変換器を用いることによってシステムの複雑性を減らすことができるだけでなく、サンプリングクロックの周期が変わってもシグマ−デルタアナログ−デジタル変換器に含まれた積分器の時定数を一定に維持することによってシグマ−デルタアナログ−デジタル変換器の性能低下を防ぐことができる。
【発明を実施するための最良の形態】
【００１２】
図３は本発明によって超音波システムでシグマ−デルタアナログ−デジタル（Ａ／Ｄ）変換器を用いたデジタル受信集束装置を示す例示図である。
図３を参照すれば、デジタル受信集束装置３００は多数のシグマ−デルタ Ａ／Ｄ変換器３１０、可変サンプリングクロック発生部３２０、多数の遅延部３３０及び加算器３４０を備える。
【００１３】
シグマ−デルタ Ａ／Ｄ変換器３１０は可変サンプリングクロック発生部３２０で供給されたサンプリングクロック信号に応答して配列型変換器１１０の各変換子で出力されるアナログ信号をサンプリングし、サンプリングされたアナログ信号をデジタル信号に変換する。
【００１４】
可変サンプリングクロック生成部３２０は対象体の集束点から反射された超音波信号が各変換子に到達する遅延時間を考慮してサンプリングクロックを生成し、このように生成されたサンプリングクロックは各シグマ−デルタ Ａ／Ｄ変換器３２０に供給される。図４に示された通り、可変サンプリングクロック生成部３２０は集束遅延時間計算部３２１及びサンプリングクロック生成器３２２を備える。
【００１５】
集束遅延時間計算部３２１は配列型変換器の各変換子に受信された超音波エコー信号に対する集束遅延時間を計算する。集束遅延時間の計算は米国特許出願第 ５，８３６，８８１ 号、発明の名称「ＦＯＣＵＳＩＮＧ  ＤＥＬＡＹ  ＣＡＬＣＵＬＡＴＩＯＮ  ＭＥＴＨＯＤ  ＦＯＲ  ＲＥＡＬ−ＴＩＭＥ  ＤＩＧＩＴＡＬ  ＦＯＣＵＳＩＮＧ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＡＤＯＰＴＩＮＧ  ＴＨＥ  ＳＡＭＥ」に提案されたように中間点アルゴリズムに基づいて実施できる。
また、米国特許第 ５，６６９，３８４ 号、発明の名称「ＲＥＡＬ  ＴＩＭＥ  ＤＩＧＩＴＡＬ  ＲＥＣＥＰＴＩＯＮ  ＦＯＣＵＳＩＮＧ  ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＡＤＯＰＴＩＮＧ  ＴＨＥ  ＳＡＭＥ」で提案されたアルゴリズムを用いて集束遅延時間をリアルタイムで計算することができる。
【００１６】
サンプリングクロック生成器３２２は集束遅延時間計算部３２１で計算された集束遅延時間に基づいて位相がオーバーラップ（ｏｖｅｒｌａｐ）されない一対のサンプリングクロックを生成してシグマ−デルタ Ａ／Ｄ変換器３１０に供給する。
【００１７】
一方、サンプリングクロック生成器３２２は超音波システムに提供されるマスタクロックに同期されたサンプリングクロックを生成する。この時、サンプリングクロック生成器３２２はマスタクロックに同期されたサンプリングクロック生成時にサンプリングクロックの周期を検出して検出された周期に対応する制御信号をシグマ−デルタ Ａ／Ｄ変換器３１０に出力する。
【００１８】
遅延部３４０は各シグマ−デルタ Ａ／Ｄ変換器３１０から出力された信号を遅延させて集束点から反射された超音波信号が各変換子に到達する遅延時間を補償する。本発明による遅延部３３０は公知となった技術である ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリまたは可変遅延ライン（ｄｅｌａｙ  ｌｉｎｅ）などを用いて具現することができ、遅延量は集束遅延時間計算部で計算された集束遅延時間によって決定できる。
【００１９】
加算器３５０は遅延部３４０で遅れたシグマ−デルタ Ａ／Ｄ変換器３１０の出力を加えて集束した。
【００２０】
図５は本発明の一実施例によるシグマ−デルタ Ａ／Ｄ変換器３１０を示すブロック図である。
【００２１】
図５を参照すれば、本発明によるシグマ−デルタ Ａ／Ｄ変換器３１０は積分器（ｉｎｔｅｇｒａｔｏｒ）３１１、１−ビットＡＤＣ３１２及び １−ビットデジタル−アナログ変換器（ＤＡＣ）３１３を備える。積分器３１１は変換子で出力されたアナログ信号（ｘ（ｋＴ））の入力を受けてアナログ信号の大きさ（ｍａｇｎｉｔｕｄｅ）に対応するランピング電圧（ｒａｍｐｉｎｇ  ｖｏｌｔａｇｅ、ｕ（ｋＴ））を出力する。
１−ビット ＡＤＣ３１２は一般に用いられる比較器で具現できて積分器３１１の出力に応じて「ハイ」または「ロウ」の １ ビット信号（Ｙ（ｋＴ））を生成する。１−ビット ＤＡＣ３１３は １−ビット ＡＤＣ３１２の出力に応じて基準電圧（＋Ｖｒｅｆ または−Ｖｒｅｆ）を積分器３１１にフィードバックさせる。
積分器３１１にフィードバックされた１−ビット ＤＡＣ３１３の出力信号（＋Ｖｒｅｆ またはＶｒｅｆ、ｑ（ｋＴ））は積分器３１１の出力信号が０Ｖになる方向に積分器３１１を駆動する役割をする。
【００２２】
図６は本発明の一実施例によるシグマ−デルタ Ａ／Ｄ変換器３１０で積分器３１１の詳細回路図であり、図７はサンプリングクロック生成器３２２で生成され、位相がオーバーラップしない一対のサンプリングクロック信号Φ１、Φ１ｂの波形を示す波形図である。
【００２３】
本発明による積分器３１１は一対のサンプリングクロック信号Φ１、Φ１ｂに応答してオン／オフされる多数のスイッチＳ１、Ｓ２、Ｓ３、Ｓ４、サンプリングクロック生成器３２２で転送された制御信号に基づいてキャパシタ容量が可変的に調節される可変キャパシタＣ１、可変キャパシタＣ１に第 １ 入力端が連結されて第 ２ 入力端は接地と連結される ＯＰ ＡＭＰ５１０及び ＯＰ ＡＭＰ５１０の第 １ 入力端とＯＰ ＡＭＰ５１０の出力端間に接続されるキャパシタＣ２で構成される。
【００２４】
本発明によって第 １ 及び第 ３ スイッチＳ１、Ｓ３はサンプリングクロックΦ１が印加され、第 ２ 及び第 ４ スイッチＳ２、Ｓ４には副サンプリングクロックΦ１ｂが印加される。サンプリングクロックΦ１がロジック「ハイ」になれば、第 １ 及び第 ３ スイッチＳ１、Ｓ３がオンされて変換子から伝達されるアナログ信号をサンプリングするようになる。
この時、副サンプリングクロックΦ１ｂはロジック「ロウ」に維持されて第 ２ 及び第 ４ スイッチＳ２、Ｓ４はオフ状態となる。反面、サンプリングクロックΦ１がロジック「ロウ」になれば第 １ 及び第 ３ スイッチＳ１、Ｓ３がオフ状態になってサンプリングされたアナログ信号をホールディングするようになる。
この時、副サンプリングクロックΦ１ｂはロジック「ハイ」になって第 ２ 及び第 ４ スイッチＳ２、Ｓ４はオン状態になるので、サンプリングされた信号に １−ビット ＤＡＣ３１３の出力信号（ｑ（ｋｔ））が過度になって ＯＰ−ＡＭＰ５１０に入力されるようになる。
【００２５】
図８は本発明による積分器の等価回路を示す回路図である。積分器３１１の時定数（ｔｉｍｅ  ｃｏｎｓｔａｎｔ、 Ｔ）はスイッチド−キャパシタ理論（Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ  Ｔｈｅｏｒｙ）によって等価的に抵抗の役割をする抵抗Ｒ１とキャパシタＣ２によって定義される。即ち、時定数Ｔは次の式１のように表現される。
【００２６】
【数１】
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【００２７】
また、時定数（Ｔ）はサンプリングクロックの周波数に反比例する（Ｔ＝１／Ｆ）。
【００２８】
一方、可変サンプリングクロック発生部３２０からシグマ−デルタ Ａ／Ｄ変換器３１０に供給されたサンプリングクロックの周期が変わるようになればサンプリングクロック生成器３２２は変化したサンプリングクロック周波数に対応する制御信号をシグマ−デルタ Ａ／Ｄ変換器３１０に転送する。積分器３１１の可変キャパシタＣ１は制御信号に従ってキャパシタ容量が決定される。
望ましくは、可変キャパシタＣ１の容量はサンプリングクロックの周期が変わっても積分器３１１の時定数（Ｔ＝Ｒ１・Ｃ２）が一定に維持できるように決定される。即ち、サンプリングクロックの周期が短くなれば、即ち、周波数が高くなれば可変キャパシタＣ１の容量を増やし抵抗Ｒ１を高め、反対にサンプリングクロックの周期が長くなれば、即ち、周波数が低くなれば可変キャパシタＣ１の容量を減らし抵抗Ｒ１が低くなるように制御される。
【００２９】
図９は本発明の一実施例による積分器で可変キャパシタＣ１の一例を示す回路図である。
【００３０】
図９に示された通り、本発明による可変キャパシタＣ１は並列に連結された多数のキャパシタ（Ｃ１１−Ｃ１Ｎ）で構成される。各キャパシタの両端はサンプリングクロック生成器３２２で転送された制御信号によって動作するスイッチに連結される。
本発明の一実施例では可変キャパシタＣ１を構成する多数のキャパシタを単位キャパシタで構成することができる。このような場合、サンプリングクロックの周波数によって所定個数のスイッチをオンさせて多数の単位キャパシタの中で所定個数の単位キャパシタが接続されるようにすることができる。
また、本発明の他の実施例に従って可変キャパシタＣ１を互いに異なるキャパシタ容量を有する多数のキャパシタで構成することができる。このような場合、サンプリングクロックの周期に対応するキャパシタが接続できるようにスイッチをオンさせることができる。
【００３１】
本発明による制御信号はデジタル信号であり、制御信号によってオン／オフされるスイッチ（Ｓ１１−Ｓ１ｎ及び Ｓ２１−Ｓ２ｎ）はトランジスタを用いて形成できる。
【００３２】
図１０は本発明の一実施例によるサンプリングクロック発生器で制御信号を生成する一例を示すブロック図である。
【００３３】
本発明によるサンプリングクロック生成器３２２は周期検出部１０１０及びサンプリングクロックの各周期に対応するデータを格納するルックアップテーブル格納部１０２０、制御信号を出力するための制御信号出力部１０３０を備える。
【００３４】
周期検出部１０１０はサンプリングクロック生成器３２２で生成されたサンプリングクロックの周期を検出し、検出された周期に対応する周期検出信号をルックアップテーブル格納部１０２０に転送する。転送された周期検出信号に応答してルックアップテーブル格納部１０２０はルックアップテーブルを検索して周期検出信号に対応するデータを制御信号出力部１０３０に出力する。制御信号出力部１０３０はルックアップテーブル格納部１０２０から出力されたデータに基づいてデジタル制御信号を可変キャパシタＣ１に出力する。
【００３５】
本発明の一実施例ではサンプリングクロックの周期変化をサンプリングクロック生成器で検出しているが、本発明の他の実施例ではサンプリングクロックの周期検出部を別途に置いてサンプリングクロック生成器で生成されたサンプリングクロックの周期を検出し、検出された周期に基づいて制御信号をシグマ−デルタＡＤＣに出力することができる。
【００３６】
上述した実施例は本発明の原理を応用した多様な実施例の一部を示したことに過ぎないことを理解しなければならない。本技術分野で通常の知識を有する者は本発明の本質から逸脱することなく様々な変形が可能であることが明確に分かる。
【図面の簡単な説明】
【００３７】
【図１】配列型変換器を用いた超音波信号の受信集束方法を説明するための概略図である。
【図２】理想的なサンプリング時間とマスタクロックに同期されて生成されるサンプリングクロックを示す概略図である。
【図３】本発明の一実施例によるシグマ−デルタアナログ−デジタル変換器を用いた受信集束装置を示すブロック図である。
【図４】本発明による可変サンプリングクロック生成部を示すブロック図である。
【図５】本発明の一実施例によるシグマ−デルタアナログ−デジタル変換器を示すブロック図である。
【図６】本発明の一実施例による積分器を示す詳細回路図である。
【図７】本発明の一実施例による一対のサンプリングクロックを示す波形図である。
【図８】本発明の一実施例による積分器の等価回路を示す回路図である。
【図９】本発明の一実施例による可変キャパシタの実施例を示す回路図である。
【図１０】本発明によって制御信号を出力するサンプリングクロック生成器を示すブロック図である。
【符号の説明】
【００３８】
３１０  Ａ／Ｄ変換器、
３１１  積分器、
３１２  １−ビットＡＤＣ、
３１３  １−ビットデジタル−アナログ変換器（ＤＡＣ）、
３２０  可変サンプリングクロック発生部、
３２１  集束遅延時間計算部、
３２２  サンプリングクロック生成器、
３３０  遅延部、
１０１０  周期検出部、
１０２０  ルックアップテーブル格納部、
１０３０  制御信号出力部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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