(57)【要約】【課題】不揮発性半導体記憶装置において正または負の高電圧が供給されるサブデコーダ回路（ワード線駆動回路）における寄生ＭＯＳによるリークを抑制する。【解決手段】ワード線それぞれに対応して設けられるサブデコーダ素子を同一導電型のＭＯＳトランジスタ（Ｎ１、Ｎ２）で構成する。サブデコーダ素子を複数列に配置し、サブデコーダ素子が形成される活性領域（ＡＲＲ）を、Ｙ方向においてそのレイアウトを反転させかつ１サブデコーダ素子分Ｘ方向にずらせて配置する。Ｙ方向において隣接するゲート電極間（ＴＧ０−ＴＧ３）においてともに高電圧が印加されないように、サブデコーダ素子の配置を調整する。また、サブデコーダ素子群がが形成されるウェル領域のウェル電圧（ＷＥＬＬ）は、そのサブデコーダ素子のトランジスタのソース-基板間が、深い逆バイアス状態となるような電圧レベルに設定する。【選択図】図１３
2007207380.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列される複数のメモリセルを有するメモリセルアレイ、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線、
各ワード線に対応して配置されるサブデコード素子を含み、ソース信号の組およびゲート信号の組に従ってワード線の電圧を設定するサブデコード回路、
アドレス信号に従って前記ソース信号を生成するブロックデコード回路、および
アドレス信号に従って前記ゲート信号を生成するゲートデコード回路を備え、
前記サブデコード素子の各々は、
各々がゲート、ソースおよびドレインを有する同一導電型の第１および第２のトランジスタを備え、前記第１および第２のトランジスタのゲートにそれぞれ前記ゲートデコード回路からの第１および第２のゲート信号が与えられ、前記第１および第２のトランジスタのソースに、それぞれ、前記ブロックデコード回路からの第１および第２のソース信号が与えられ、前記第１および第２のトランジスタのドレインが共通に対応のワード線に結合され、さらに
前記サブデコード素子が形成される基板領域の電圧を、前記サブデコード素子のトランジスタのソース電位と別個に設定する基板電位設定回路を備える、不揮発性半導体記憶装置。
【請求項２】
前記メモリセルアレイは複数のブロックに分割され、
前記サブデコード回路もブロックに対応して分割され、
前記基板電位設定回路は、各ブロック単位で前記サブデコード回路のサブデコード素子の基板領域の電圧を設定するウェルデコーダを備える、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のサブデコード素子は、ゲートに対するコンタクトが直線状に整列して配置され、ソースに対するコンタクトが直線状に配列され、かつ隣接サブデコード素子が第２のトランジスタのソース領域を共有するように配置される、請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記サブデコード素子は、互いに分離領域により分離される複数列に配置され、
前記不揮発性半導体記憶装置は、前記分離領域上に配置されて固定電位に設定されるシールド配線をさらに備える、請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記サブデコード回路において、前記サブデコード素子は、最隣接ゲートに並行して書込または消去用の高電圧が印加されることがないように複数列に整列して配置される、請求項１から３のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記サブデコード回路において、前記サブデコード素子は、書込または消去用の高電圧が印加されるゲートに最隣接するゲートには、前記高電圧と極性の異なる電圧が印加されるように配置される、請求項１から３のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記サブデコード素子は活性領域内に配置され、
前記書込または消去用高電圧は、２０Ｖ以上であり、
隣接活性領域端部間およびゲート−分離領域端部間は、少なくとも０．３μｍ分離される、請求項５または６に記載の不揮発性半導体記憶装置。
【請求項８】
前記サブデコーダ素子は、ゲート電極の幅の範囲で重なりを持って一方方向に沿って整列して配置される、請求項５から７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記第１のトランジスタおよび第２のトランジスタは、ゲートに対するコンタクトが、対向する端部に設けられ、
前記第１のトランジスタのゲートコンタクトに接続されるゲート信号線と前記第２のトランジスタのゲートコンタクトに接続されるゲート信号線とによりサブデコーダ素子群の配置領域が規定される、請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
前記サブデコーダ素子は、各々に異なる組のゲート信号が与えられる複数列に配列され、
各サブデコーダ素子列においてトランジスタ形成用活性領域が配置され、かつ前記サブデコーダ素子には共通に前記第２のソース信号が与えられ、
前記活性領域は、
前記第２のソース信号を受ける第１の不純物領域に関して対称的な形状の第１および第２の領域を有し、前記第１および第２の領域にそれぞれ、サブデコーダ素子が形成され、同一の活性領域内に形成されるサブデコーダ素子は、前記第１の不純物領域を共有する、請求項１記載に不揮発性半導体記憶装置。
【請求項１１】
隣接列のサブデコーダ素子においては、活性領域が１つのサブデコーダ素子分ずれて配置され、活性領域間分離領域と第１の不純物領域とが整列する、請求項１０記載の不揮発性半導体記憶装置。
【請求項１２】
前記隣接列のサブデコーダ素子においては、前記活性領域のレイアウトが鏡映対称とされる、請求項１０または１１記載の不揮発性半導体記憶装置。
【請求項１３】
前記隣接列のサブデコーダ素子において、前記第１のトランジスタに結合されるゲート信号線が隣接して配置される、請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
前記隣接列のサブデコーダ素子においては、活性領域のレイアウトは同じである、請求項１０または１１に記載の不揮発性半導体記憶装置。
【請求項１５】
前記隣接列のサブデコーダ素子において、前記第１のトランジスタのゲート電極に結合されるゲート信号線と前記第２のトランジスタのゲート電極に結合されるゲート信号線とが交互にして配置される、請求項１４記載の不揮発性半導体記憶装置。
【請求項１６】
前記第１および第２のトランジスタは、Ｎチャネルトランジスタである、請求項１から１５のいずれかに記載の不揮発性半導体記憶装置。
【請求項１７】
前記第１および第２のトランジスタは、Ｐチャネルトランジスタである、請求項１から１５のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、特に、ワード線を選択し、駆動するデコーダ部の構成に関する。より特定的には、この発明は、高電圧印加時においても安定に動作する高集積化されたデコーダ部の構成に関する。
【背景技術】
【０００２】
フラッシュメモリは、携帯性および耐衝撃性に優れ、また、電気的に一括消去が可能な特徴を有する。このため、近年、携帯型パーソナルコンピュータおよびデジタルスチールカメラ等の小型携帯情報機器のファイルストレージとしてフラッシュメモリに対する需要が急速に拡大している。
【０００３】
このようなフラッシュメモリのアレイ構成の一例が、特許文献１（特開２００３−１４１８８７号公報）に示されている。この特許文献１に示される構成においては、各々がメモリセルが行列状に配列されたサブアレイを含む複数のブロックが設けられる。各ブロックのサブアレイ内において、行方向に整列するメモリセルに対しては、ワード線が設けられる。列方向に整列するメモリセルのソースおよびドレインは、拡散層を用いて共通に接続される。
【０００４】
ドレイン拡散層配線は、第１のブロック選択信号に応答する第１のブロック選択トランジスタを介してグローバルビット（データ）線に結合される。ソース拡散層配線は、第２のブロック選択信号に応答して導通する第２のブロック選択トランジスタを介して共通ソース線に接続される。これらのグローバルビット線および共通ソース線は、複数のブロックに共通に設けられ、選択ブロックにおいてメモリセルに対するデータの書込／読出が実行される。拡散層をドレイン線およびソース線として利用することにより、メモリセルとグローバルビット線または共通ソース線の金属配線との間のコンタクトは、列方向に整列する複数のメモリセルで共有することが可能となり、メモリセルのレイアウト面積を低減することが可能となる（メモリセル列あたり１個のコンタクトが必要とされるだけである）。
【０００５】
また、この特許文献１に示される構成においては、ワード線を選択状態へ駆動するワード線デコード回路において、高速化のために、ブロックデコーダと、ゲートデコーダと、サブデコーダとの階層構造が用いられる。ブロックデコーダは、ブロックを選択するとともに選択ワード線へ伝達される電圧を生成する。ゲートデコーダは、選択されたブロック内のアドレス指定されたワード線を選択する。サブデコーダは、これらのブロックデコーダおよびゲートデコーダの出力信号（電圧）に従って、アドレス指定されたワード線を選択状態へ駆動する。
【０００６】
サブデコーダは、相補ＭＯＳ（ＣＭＯＳ）インバータで構成される。ブロックデコーダの出力信号に従って、各サブデコーダのハイ側およびロー側の電源電圧（ソース電圧）レベルが設定され、ゲートデコーダの出力信号が、サブデコーダのトランジスタのゲートへ与えられる。
【０００７】
サブデコーダは、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）とＮチャネルＭＯＳトランジスタとを含み、従って、サブデコーダにおいては、ウェル領域は、ＰチャネルＭＯＳトランジスタを配置するＮウェル領域と、ＮチャネルＭＯＳトランジスタを配置するＰウェル領域とに分割される。
【０００８】
１つのサブデコーダ素子を構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタが、ワード線延在方向に沿って整列して配置される。１つのサブデコーダ素子のＰチャネルおよびＮチャネルＭＯＳトランジスタのドレインを直線的に延在するワード線に接続することにより、配線レイアウトを簡略化し、サブデコーダを構成するトランジスタの配置を簡略化し、サブデコーダのレイアウト面積を低減する。
【０００９】
しかしながら、ＣＭＯＳインバータ構成のサブデコーダ素子を用いる場合、メモリセルの微細化に伴って、以下のような問題が生じる。すなわち、メモリセルの微細化が進むにつれ、１つのブロックの列方向のサイズ（ソース拡散層およびドレイン拡散層）の長さが短くなる。ＣＭＯＳインバータ構成のサブデコーダにおいては、トランジスタのソース電位はウェル電位と共通であり、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタおのおのにおいて共通のソース電圧が供給される。従って、隣接サブデコーダ素子間では、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタそれぞれについて、ソース領域を共有することができ、共通の活性領域内に２つのサブデコーダ素子のトランジスタを配置することができる。しかしながら、ドレイン領域は、隣接サブデコーダ素子それぞれにおいて異なるワード線に接続されるため、活性領域は、２つのサブデコーダ素子単位で分割する必要が生じる。このため、隣接する活性領域間に分離領域を設ける必要があり、サブデコーダのレイアウトの縮小が、メモリセルの微細化に追随しきれないという問題が生じる。
【００１０】
フラッシュメモリにおいて、アシストゲートを利用するメモリセル構成の一例が、特許文献２（特開２００１-２８４２８号公報）において示されている。この特許文献２においては、メモリアレイがブロックに分割され、ブロック単位でメモリセルのデータの書込／消去／読出が行われる。ワード線を駆動するサブデコーダは、ＣＭＯＳ構成であり、ゲート信号とブロック選択信号とに従ってワード線を駆動する。従って、この特許文献２においても、サブデコーダのレイアウトの問題が生じる。
【００１１】
この問題を解決する手法として、特許文献１においては、サブデコーダの素子をすべてＮチャネルＭＯＳトランジスタで構成する方法が提示される。このサブデコーダ素子をすべてＮチャネルＭＯＳトランジスタで構成した場合、２つのＭＯＳトランジスタ単位で拡散層（活性領域）を分割する必要がなくなり、より多くの数のＭＯＳトランジスタに対し共通の活性領域を設けることができる。また、トランジスタは、すべてＮチャネルＭＯＳトランジスタであり、ウェル分離を行なう領域が必要なくなり、サブデコーダのレイアウト面積を低減することが可能である。
【００１２】
しかしながら、フラッシュメモリにおいては、メモリセルが、フローティングゲートを有する積層ゲート型トランジスタで構成される。メモリセルにデータを書込む（フローティングゲートに電子を注入する）場合、たとえば１７Ｖという高い電圧を、ＮチャネルＭＯＳトランジスタを介してワード線に印加する必要がある。この場合、ＮチャネルＭＯＳトランジスタのしきい値電圧損失を考慮して、ＮチャネルＭＯＳトランジスタのゲートには、たとえば２０Ｖ程度の、ワード線電圧よりも高い電圧が必要となり、ＭＯＳトランジスタの耐圧以上の電圧が印加され、素子破壊が生じる可能性がある。また、このような高電圧を発生させるため内部電源回路の面積が、たとえばチャージャポンプ回路を利用して高電圧を発生する場合、そのチャージャポンプ段数を増大させる必要があり、応じて回路の面積が増大する。
【００１３】
ＭＯＳトランジスタとして、ゲート絶縁膜の厚い高耐圧トランジスタを利用することにより、素子破壊の問題は解決することが可能である。しかしながら、高電圧を印加した場合、分離領域における寄生ＭＯＳが生成され、この寄生ＭＯＳを介してリーク電流が生じ、消費電力の増大が生じる。また、分離領域の絶縁破壊が生じる可能性があるという問題が生じる。
【００１４】
このサブデコーダの寄生ＭＯＳによるリーク電流を防止することを図る構成が、特許文献３（特開２００５−２４３２１１号公報）に示されている。この特許文献３に示される構成においては、ＮＡＮＤ型フラッシュメモリにおいて、メモリセルウェル領域に高電圧が印加される消去動作モード時、このＸデコーダのウェル領域に、リーク電流防止用の負電圧を印加する。消去動作時、選択ブロックのＸデコーダの高電圧トランジスタのゲートに、たとえば４．５Ｖの電源電圧Ｖｃｃが印加される。また、この電源電圧よりも、高電圧トランジスタのしきい値電圧分低い電圧を、メモリセルストリングを選択するトランジスタのゲートに印加してオフ状態に維持し、選択メモリセルブロックの接地線（ソース線）とストリング線（ドレイン）をフローティング状態に設定する。メモリセルアレイのウェル電位は、消去時には２０Ｖ程度の高電圧に設定される。一方、非選択メモリブロックにおいては、高電圧トランジスタのゲートに、接地電圧を印加し、同様、ウェル電位も、負電圧に設定し、ワード線、ストリング線および接地線をフローティング状態に維持する。これにより、非選択メモリセルブロックにおいて、Ｘデコーダの高電圧トランジスタによるリーク電流を低減する。すなわち、非選択メモリブロックにおいて、ワード線をフローティング状態に維持することにより、Ｘデコーダの高電圧トランジスタにおけるリーク電流によりワード線電圧が低下して、アレイウェル電圧により非選択メモリセルが消去ディスターバンスを受けるのを防止する。
【００１５】
また、Ｘデコーダのワード線駆動電圧を伝達するトランスファーゲートトランジスタ間のリーク電流を抑制することを図る構成が特許文献４（特開２００４−１８５６６０号公報）に示されている。この特許文献４に示される構成においては、ＮＡＮＤ型フラッシュメモリのＸデコーダにおいて、高電圧を伝達するトランスファーゲートトランジスタの配置を工夫して、接地電圧、プログラム電圧およびパス電圧がそれぞれ印加されるトランスファーゲートトランジスタが隣接して配置される状態が発生することを回避する。これにより、隣接トランスファーゲート間において、接地電圧、パス電圧およびプログラム電圧よりも高いオン電圧が印加される寄生ＭＯＳトランジスタが形成されるのを防止し、この素子分離絶縁膜におけるチャネルリークが生じるのを抑制することを図る。
【特許文献１】特開２００３−１４１８８７号公報
【特許文献２】特開２００１−２８４２８号公報
【特許文献３】特開２００５−２４３２１１号公報
【特許文献４】特開２００４−１８５６６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
特許文献１においては、Ｎチャネル型トランジスタの２のトランジスタのソース電位のうち低い方のソース電圧とウェル電位とを等しくすることにより、サブデコーダ素子のＮチャネルＭＯＳトランジスタを共有活性領域内に形成し、素子分離領域を配設するのを抑制し、チップ面積を低減し、また高速動作を実現することを図る。
【００１７】
しかしながら、この特許文献１に示される構成においても、書込時に高電圧が用いられるため、サブデコーダ部において寄生ＭＯＳを介してのリーク電流が発生し、消費電流が増大し、またメモリ特性が劣化する。したがって、寄生ＭＯＳを介してのリーク電流を抑制するために、分離領域端部および分離領域端部の間の距離および分離領域とゲート電極端部間の距離を大きくした場合、サブデコーダのレイアウト面積が大きくなり、微細化が困難となる。この特許文献１においては、セル微細化に追随するサブデコーダのレイアウトについては考慮していない。
【００１８】
特許文献２に示される構成においては、アシストゲートを用いてセル分離用絶縁膜領域を無くす事が行なわれている。しかしながら、この特許文献２は、サブデコーダ素子としては、ＣＭＯＳインバータを利用しており、サブデコーダのレイアウト面積の低減については、考慮していない。また、デコーダ構成として階層構造が用いられているものの、メモリブロックにおいて共通のソース信号が、サブデコーダ素子に供給され、ゲート信号によりワード線が選択されている。サブデコーダ素子個々にソース信号が印加されるデコーダ構成において、高電圧による寄生ＭＯＳの問題については、また、何ら考慮していない。
【００１９】
特許文献３に示される構成においては、Ｘデコーダのウェル電位を消去時変更し、非選択ブロックのワード線をフローティング状態に維持することにより、Ｘデコーダの高電圧トランジスタにリーク電流が生じる問題を回避する。しかしながら、この特許文献３に示される構成においては、すべてのブロックのＸデコーダ共通にウェル電位を調整している。したがって、ウェル電位発生部の負荷が大きくなり、高速でウェル電位を変化させるのが困難となる。また、特許文献３は、非選択ワード線に対するリーク電流を考察対象としており、サブデコーダ素子間分離領域の高電圧による寄生ＭＯＳを介してのリーク電流および分離領域の耐圧については考慮していない。
【００２０】
また、この特許文献３に示される構成においては、高電圧トランジスタを用いるトランスファーゲート型デコーダの構成が考慮されているだけであり、ＣＭＯＳインバータなどのワード線ドライバを有するデコーダ構成については何ら検討していない。
【００２１】
特許文献４は、ＮＡＮＤ型フラッシュメモリのＸデコーダを対象とし、隣接トランスファーゲート間の寄生ＭＯＳによるリーク電流の発生を回避することを図る。寄生ＭＯＳが形成される場合においても、バックゲートバイアス効果によりそのリーク電流が低減されるような電圧が寄生ＭＯＳに印加されるように、デコーダのトランスファーゲートの配置を調整し、また、パス電圧を伝達する選択ゲートの電圧をプログラム高電圧よりも低くし、パス電圧と接地電圧が寄生ＭＯＳのドレインおよびソースに印加される場合においても、素子耐圧が維持されることを図る。
【００２２】
しかしながら、この特許文献４においては、特許文献３と同様、ＣＭＯＳインバータなどのワード線ドライバ部を有するデコーダの構成については何ら考慮していない。また、トランスファーゲートのゲート電極間および分離領域間距離による分離特性の劣化の問題については何ら考慮していない。また、トランスファーゲート自体における活性領域端部とゲート電極との間の耐圧特性についても何ら考慮していない。さらに、サブデコーダ素子の微細化については考慮していない。
【００２３】
それゆえ、この発明の目的は、寄生ＭＯＳリーク電流を増大させることなく、サブデコーダ素子のトランジスタを微細化することのできるＸデコーダ部を備える不揮発性半導体記憶装置を提供することである。
【００２４】
この発明の他の目的は、耐圧特性を劣化させることなくセルの微細化に追随して微細化することのできるサブデコーダ回路を備える不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２５】
この発明に係る不揮発性半導体記憶装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、各ワード線に対応して配置されるサブデコーダ素子を含み、ソース信号の組およびゲート信号の組に従ってワード線の電圧を設定するサブデコード回路と、アドレス信号に従ってソース信号を生成するブロックデコード回路と、アドレス信号に従ってゲート信号を生成するゲートデコード回路とを備える。サブデコーダ素子の各々は、各々が、ゲート、ソースおよびドレインを有する同一導電型の第１および第２のトランジスタを備える。これらの第１および第２のトランジスタのゲートに、それぞれ、ゲートデコード回路からの第１および第２のゲート信号が与えられ、第１および第２のトランジスタのソースに、それぞれ、ブロックデコード回路からの第１および第２のソース信号が与えられ、これらの第１および第２のトランジスタのドレインが共通に対応のワード線に結合される。
【００２６】
この発明に係る不揮発性半導体記憶装置は、さらに、サブデコーダ回路が形成される基板領域の電位を第１および第２のトランジスタのソース信号と別個に設定する基板電位設定回路を備える。
【発明の効果】
【００２７】
サブデコーダ素子の基板領域の電位をソース電位と別個に設定することにより、バックゲート効果により寄生ＭＯＳによる分離間リークを改善することができる。また、ウェル電圧の調整を行うだけであり、分離領域下部のウェル不純物濃度は高くすることは要求されないため、トランジスタのＰＮ接合の耐圧が劣化するのを回避することができる。
【発明を実施するための最良の形態】
【００２８】
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図１においては、２つのメモリブロック♯０および♯１を代表的に示す。このブロックの数は任意であり、さらに多くのブロックが設けられてもよい。メモリブロック♯０は、メモリセル（図示せず）が行列状に配列されるメモリサブアレイ１ａを含む。このメモリサブアレイ１ａにおいて、メモリセル行に対応してワード線Ｗ００−Ｗ０ｍが配設され、また、ワード線と直交する方向に、後に説明する拡散層で形成されるローカルソース線およびローカルビット線が配置される。
【００２９】
このメモリブロック♯０は、さらに、ブロックアドレス信号およびワード線アドレス信号ＡＢに従ってメモリサブアレイ１ａを選択状態としかつこのメモリサブアレイ１ａにおける選択ワード線へ伝達される電圧を生成するとともにアシストゲートを活性化する信号を生成するブロック／アシストゲートデコーダ４ａと、ワード線アドレス信号ＡＷに従ってメモリブロック♯０および♯１に共通に、ワード線（群）を選択するゲート信号Ｇ０Ｈ−ＧｍＨおよびＧ０Ｌ−ＧｍＬを生成するゲートデコーダ５ａと、このゲートデコーダ５ａの出力信号とブロックアシストゲートデコーダ４ａの出力信号とに従って、ワード線の電圧レベルを設定するサブデコーダ６ａｅおよび６ａｏを含む。
【００３０】
サブデコーダ６ａｅおよび６ａｏは、メモリサブアレイ１ａのワード線延在方向について両側に対向して配置され、サブデコーダ６ａｅが、偶数ワード線Ｗ００、…Ｗ０ｍ−１を駆動し、サブデコーダ６ａｏが、奇数ワード線Ｗ０１、…Ｗ０ｍを駆動する。メモリサブアレイ１ａの両側に対向してサブデコーダ６ａｅおよび６ａｏを配置することにより、サブデコーダにワード線に対応して配置されるサブデコーダ素子の列方向（ビット線延在方向）のピッチ条件を緩和する。
【００３１】
ブロック／アシストゲートデコーダ４ａは、メモリブロック♯０が選択されたときに、デコード動作を行ない、アシストゲート信号ＡＧ０ＥおよびＡＧ０Ｏを選択的に活性化するとともに、ハイ側ソース信号Ｂ００Ｈ−Ｂ０ｍＨおよびロー側ソース信号Ｂ００Ｌ−Ｂ０ｍＬを生成する。
【００３２】
メモリセルは、アシストゲートを有しており、このアシストゲート信号ＡＧ０ＥおよびＡＧ０Ｏに従って、アシストゲート下部にチャネルが選択的に形成される。アシストゲートについては、後に詳細に説明する。
【００３３】
サブデコーダ６ａｅおよび６ａｏは、これらのゲートデコーダ５ａおよびブロックアシストゲートデコーダ４ａからのソース信号の組合せに従って、ワード線へ選択電圧または非選択電圧を伝達する。ハイ側ソース信号Ｂ００Ｈ−Ｂ０ｍＨは、選択ワード線に正または負の高電圧を与えるための信号であり、ロー側ソース信号Ｂ００Ｌ−Ｂ０ｍＬは、非選択ワード線に低電圧を与えるための信号である。
【００３４】
メモリブロック♯０において、さらに、ブロックアドレス信号に従って、サブデコーダ６ａｅおよび６ａｏに含まれるサブデコーダ素子のウェル電位ＷＥＬＬ０を設定するウェルデコーダ（基板電位設定回路）７ａが設けられる。このウェルデコーダ７ａからのウェル電位ＷＥＬＬ０により、サブデコーダ６ａｅおよび６ａｏのウェル電位を調整し、このサブデコーダ素子がＮＭＯＳで構成されるとき、そのソース電位よりも低い電圧レベルにウェル電位を設定し、バックゲート効果により寄生ＭＯＳの発生を抑制する。
【００３５】
メモリブロック♯０において、さらに、ブロックアシストゲートデコーダ４ａからのソース側ブロック選択信号ＳＴ０ＥＳおよびＳＴ０ＯＳに従って、メモリサブアレイ１ａのローカルソース線をグローバルビット線ＤＬ０、ＤＬ１およびＤＬ２に結合するソース側ブロック選択回路２ａと、ブロックアシストゲートデコーダ４ａからのドレイン側ブロック選択信号ＳＴ０ＥＢおよびＳＴ０ＯＢに従って、メモリサブアレイ１ａのローカルビット線（ドレイン線）をグローバルビット線ＤＬ０−ＤＬ２に結合するドレイン側ブロック選択回路３ａが設けられる。
【００３６】
また、メモリブロック♯１においても、基板電位設定回路として、ウェルデコーダ７ｂが設けられており、サブデコーダ６ｂｅおよび６ｂｏのウェル電位を動作モードに応じてソース電位よりも低い電圧レベルに設定する（サブデコーダ素子がＮＭＯＳトランジスタで構成される場合）。
【００３７】
グローバルビット線ＤＬ０、ＤＬ１、ＤＬ２はメモリブロック♯０および♯１に共通に列方向に延在する金属配線で構成され、その端部に配置されるセンスアンプＳＡ０、ＳＡ１およびＳＡ２により、データの読出が行なわれる。
【００３８】
また、これらのメモリブロック♯０および♯１に共通に、金属配線で構成されるグローバルソース線ＳＬ０が設けられる。このグローバルソース線ＳＬ０が、ソース側ブロック選択回路２ａに結合され、ソース側ブロック選択回路２ａにより、メモリサブアレイ１ａの選択列のローカルソース線に結合される。
【００３９】
メモリブロック♯１においても、メモリブロック♯０と同様の構成が設けられ、メモリサブアレイ１ｂ、ブロックアシストゲートデコーダ４ｂ、ソース側ブロック選択回路２ｂ、ドレイン側ブロック選択回路３ｂ、サブデコーダ６ｂｅおよび６ｂｏ、およびウェルデコーダ７ｂが設けられる。
【００４０】
これらのメモリブロック♯０および♯１のうち一方が、ブロック選択信号に基づいて選択されて、共通ソース線ＳＬ０およびグローバルビット線ＤＬ０−ＤＬ２に結合され、選択メモリブロックにおいてメモリセルの選択動作およびデータの書込、消去および読出が行なわれ、非選択メモリブロックは、スタンバイ状態を維持する。
【００４１】
グローバルビット線ＤＬ０、ＤＬ１およびＤＬ２は、２つの拡散層（ソース拡散層およびドレイン拡散層）、すなわちローカルビット線およびローカルソース線の組に対して１つ設けられる。したがって、グローバルビット線は、２つのローカルビット線に対して１本配置されるだけであり、グローバルビット線の配線ピッチは、各ビット線に対応して設ける場合に比べて２倍に緩和することができ、メモリセルの微細化に対応することが可能となる。
【００４２】
図２は、図１に示す不揮発性半導体記憶装置の要部の構成をより詳細に示す図である。この図２においては、メモリブロック♯０のサブデコーダ６ａｅおよび６ａｏとメモリサブアレイ１ａとブロック選択回路２ａおよび３ａの構成を示し、メモリブロック♯１の構成は、同様与えられる制御信号を除いて同じ構成であり、その一部の構成を示す。
【００４３】
図２において、メモリサブアレイ１ａにおいて、メモリセルＣが行列状に配列される。メモリセルＣの各行に対応してワード線Ｗ００−Ｗ０ｍが配設される。メモリセル列において、隣接列のメモリセルに共有されるように、拡散層配線Ｓ００−Ｓ０２およびＤ００−Ｄ０２が交互に配設される。この隣接メモリセル列により拡散層配線が共有されるため、メモリセルは、いわゆる仮想接地型メモリセル構造であり、配線Ｓ００−Ｓ０２およびＤ００−Ｄ０２のいずれがローカルソース線として用いられ、またローカルビット線として用いられるか、選択されるメモリセルの位置に応じて適宜定められる。ここでは、図面の便宜上、符号Ｓ００−Ｓ０２が示す拡散層をソース拡散層と称し、符号Ｄ００−Ｄ０２で示される拡散層を、ドレイン拡散層と称す。
【００４４】
このメモリセル列各々に対応して、アシストゲート線ＡＧＬ０−ＡＧＬ４が配設される。アシストゲート線ＡＧＬ０、ＡＧＬ２およびＡＧＬ４には、アシストゲート信号ＡＧ０Ｅが与えられ、アシストゲート線ＡＧＬ１およびＡＧＬ３には、アシストゲート信号ＡＧ０Ｏが与えられる。これらのアシストゲート線ＡＧＬ０−ＡＧＬ４…は、それぞれ、選択時、その下層の半導体基板領域表面にチャネルを形成する。
【００４５】
ソース側ブロック選択回路２ａは、ソース拡散層配線Ｓ００−Ｓ０２それぞれに対応して設けられ、ブロック選択信号ＳＴ０ＥＳに応答して導通し、導通時、対応のソース拡散層配線Ｓ００−Ｓ０２を共通ソース線ＳＬ０に接続するブロック選択トランジスタＱＳ０−ＱＳ２と、ドレイン拡散層配線Ｄ００−Ｄ０２それぞれに対して設けられ、ソースがブロック選択信号ＳＴ０ＯＳに従って選択的に導通し、導通時、対応のドレイン拡散層配線Ｄ００−Ｄ０２を共通ソース線ＳＬ０に接続するブロック選択トランジスタＱＤ０−ＱＤ２を含む。
【００４６】
ドレイン側ブロック選択回路３ａは、ドレイン拡散層配線Ｄ００−Ｄ０２それぞれ対応して設けられ、ドレイン側ブロック選択信号ＳＴ０ＥＤに従って選択的に導通し、導通時対応のドレイン配線Ｄ００−Ｄ０２をグローバルビット線ＤＬ０−ＤＬ２にコンタクトＣＮＴを介して結合するドレイン側ブロック選択トランジスタＴＤ０−ＴＤ２と、ソース配線Ｓ００−Ｓ０２それぞれに対応して設けられ、ドレイン側ブロック選択信号ＳＴ０ＯＤに従って選択的に導通し、導通時対応のソース配線Ｓ００−Ｓ０２をコンタクトＣＮＴを介してグローバルビット線ＤＬ０−ＤＬ２に結合するブロック選択トランジスタＴＳ０−ＴＳ２とを含む。
【００４７】
メモリブロック♯０の選択時、共通ソース線ＳＬ０に接続される拡散層配線がローカルソース線となり、グローバルビット線ＤＬ０−ＤＬ２に接続される拡散層配線が、ローカルビット線として作用する。
【００４８】
サブデコーダ６ａｅは、偶数ワード線Ｗ００、…Ｗ０ｍ−１それぞれに対して設けられるサブデコーダ素子ＳＤ０、…ＳＤｍ−１を含み、サブデコーダ６ａｏは、奇数ワード線Ｗ０１、…Ｗ０ｍそれぞれに対応して設けられるサブデコーダ素子ＳＤ１、…ＳＤｍを含む。
【００４９】
これらのサブデコーダ素子ＳＤ０−ＳＤｍは、各々、２つのＮチャネルＭＯＳトランジスタＮ１およびＮ２を含む。これらのＭＯＳトランジスタＮ１およびＮ２は、単一ゲート絶縁膜膜厚の高電圧トランジスタで構成され、高電圧印加時の耐圧が保証される。このＭＯＳトランジスタＮ１およびＮ２は、例えばゲート電極が、メモリセルのコントロールゲート製造工程と同一工程で作成され、ゲート絶縁膜が厚くされる。
【００５０】
サブデコーダ素子ＳＤｉ（ｉ＝０−ｍ）において、ハイ側ソース信号Ｂ０ｉＨが第１のＮチャネルＭＯＳトランジスタＮ１のソース側に与えられ、また、ロー側ソース信号Ｂ０ｉＬが、第２のＮチャネルＭＯＳトランジスタＮ２のソース側に与えられる。第１および第２のＮチャネルＭＯＳトランジスタのドレインノードが共通に対応のワード線Ｗ０ｉに結合される。第１および第２のＮチャネルＭＯＳトランジスタＮ１およびＮ２のゲートには、ハイ側ゲート信号ＧｉＨおよびロー側ゲート信号ＧｉＬがそれぞれ与えられる。
【００５１】
なお、ＮチャネルＭＯＳトランジスタにおいては、２つの不純物領域（ノード）のうち、通常、高い電圧が印加される不純物領域（ノード）がドレイン、低い電圧が印加される不純物領域（ノード）がソースとして作用する。しかしながら、ここでは、ソース信号が印加される不純物領域（ノード）をソースと称す。
【００５２】
ゲート信号ＧｉＨおよびＧｉＬは、メモリサブアレイ内においてワード線を選択するための信号であり、アドレスバッファから与えられるワード線アドレス信号（ＡＷ）に従って生成される。
【００５３】
前述のように、ソース信号Ｂ０ｉＨは、ワード線に正または負の高電位を与えるためのソース信号であり、またロー側ソース信号Ｂ０ｉＬは、ワード線に低電位を与えるための信号である。
【００５４】
メモリブロック♯１においても、このメモリブロック♯０と同様の構成が設けられる。図２においては、メモリブロック♯１においては、ドレイン側ブロック選択回路３ｂに与えられるブロック選択信号ＳＴ１ＥＤおよびＳＴ１ＯＤと、ハイ側ソース信号Ｂ１１ＨおよびＢ１０Ｈを代表的に示す。これらのハイ側ソース信号Ｂ１０ＨおよびＢ１１Ｈは、それぞれ、サブデコーダ６ｂｅおよび６ｂｏに含まれるサブデコーダ素子ＳＤ０およびＳＤ１の第１のＮチャネルＭＯＳトランジスタＮ１のソースに与えられる。
【００５５】
ブロックアシストゲートデコーダ４ｂ（図１参照）の出力信号に従って、ブロックの選択およびローカルビット線およびローカルソース線とグローバルビット線および共通ソース線との接続が行なわれる。
【００５６】
図３は、メモリセルの電気的等価回路を示す図である。このメモリブロック♯０および♯１におけるメモリセルの構成は同じであり、図３においては、ワード線ＷＬｉを示し、ワード線ＷＬｉは、メモリブロック♯０または♯１に含まれるワード線Ｗ０ｉおよびＷ１ｉに対応するものとして用いる。
【００５７】
ワード線ＷＬｉに対して、１行のメモリセルのコントロールゲートが接続される。図３においては、４個のメモリセルＣ０−Ｃ３を代表的に示す。メモリセルＣ０は、ソース線（ソース拡散層配線）Ｓ０およびドレイン線（ドレイン拡散層配線）Ｄ０の間に接続され、メモリセルＣ１が、ドレイン線Ｄ０とソース線Ｓ１の間に接続され、メモリセルＣ２が、ソース線Ｓ１とドレイン線Ｄ１の間に接続される。メモリセルＣ３が、ドレイン線Ｄ１とソース線Ｓ２の間に接続される。メモリセルの間の配線は、行方向（ワード線延在方向）において隣接するメモリセルにより共有される。
【００５８】
メモリセルＣ０−Ｃ３それぞれに対応してアシストゲート線ＡＧＬ０−ＡＧＬ３が設けられ、アシストゲート信号ＡＧＥおよびＡＧＯが交互に与えられる。メモリセルＣ０−Ｃ３は、したがって、フローティングゲート、ソース／ドレイン拡散（不純物）領域を有する積層ゲート型トランジスタと、アシストゲート線を制御電極とする単層ゲートＭＯＳトランジスタが直列に接続された構成と等価である。
【００５９】
図４は、図３に示すメモリセルＣ０−Ｃ２のワード線ＷＬ方向に沿った断面構造の一例を概略的に示す図である。図４において、半導体基板領域（ウェル領域）１０の表面に、拡散層１１ａ、１１ｂ、１１ｃおよび１１ｄが間を置いて形成される。これらの拡散層１１ａ−１１ｄは、交互に配設されるソース拡散層配線Ｓ（Ｓ０、Ｓ１）およびドレイン拡散層配線Ｄ（Ｄ０、Ｄ１）として作用する。
【００６０】
隣接する拡散層の間にアシストゲート線ＡＧＬを構成する導電線と、フローティングゲートＦＧを構成する導電層が配設される。図４においては、拡散層１１ａおよび１１ｂの間に、アシストゲート線ＡＧＬ０を構成する導電線１２ａおよびフローティングゲートＦＧを構成する導電層１３ａが配設され、拡散層１１ｂおよび１１ｃの間に、アシストゲート線ＡＧＬ１を構成する導電線１２ｂおよびフローティングゲートＦＧを構成する導電層１３ｂが配設される。拡散層１１ｃおよび１１ｄの間に、アシストゲート線ＡＧＬ２を構成する導電線１２ｃおよびフローティングゲートＦＧを構成する導電層１３ｃが配設される。
【００６１】
これらの拡散層１１ａ−１１ｃとアシストゲート線ＡＧＬを構成する導電線１２ａ−１２ｃは、列方向に連続的に１つのメモリブロック内に延在するように配設される。一方、フローティングゲートＦＧを構成する導電層は、１つのメモリセルの領域内においてのみ配置される。これらの導電線１２ａ−１２ｃおよび導電層１３ａ−１３ｃ上層に、ワード線ＷＬを構成する導電配線１４が配設される。このワード線ＷＬを構成する導電層１４が、メモリセルのフローティングゲートＦＧとの交差部においてコントロールゲート（ＣＧ）を構成する。
【００６２】
半導体基板領域１０がＰ型半導体基板領域であり、拡散層１１ａ−１１ｄが、Ｎ型拡散層の場合、アシストゲート線ＡＧＬ（導電線１２ａ−１２ｃ）において、正の電圧が印加された場合、そのアシストゲート線直下の基板領域表面に、チャネルが形成される。この状態においては、フローティングゲートＦＧの蓄積電荷量に応じて、メモリセルにおいてドレイン拡散層Ｄとソース拡散層Ｓの間に、電流が流れる経路が形成される。アシストゲート線ＡＧＬが、たとえば接地電圧以下のレベルに設定された場合、その下部には、チャネルは形成されず、電流経路は形成されない。これにより、ドレイン領域またはソース領域が、隣接メモリセルで共有される場合においても、隣接メモリセル間におけるデータの衝突は防止される。
【００６３】
なお、図４に示すアシストゲート型メモリセル構造は単に一例であり、別のアシストゲート型メモリセル構造が用いられてもよい。
【００６４】
次に、動作について、図２から図５を参照して説明する。
（１）  書込動作：
書込動作は、ホットエレクトロンを、フローティングゲート（ＦＧ）へ注入することにより行なわれる。図３に示すメモリセルの配置において、メモリセルＣ０およびＣ２へ書込を行なう場合の印加電圧を、図５に示す。
【００６５】
図５において、選択ワード線ＷＬｉに対応するサブデコーダ素子ＳＤｉにおいて、ハイ側ソース信号ＢｉＨが１６Ｖに設定され、ロー側ソース信号ＢｉＬが接地電圧（０Ｖ）に設定される。ハイ側ゲート信号ＧｉＨが２１Ｖに設定され、ロー側ゲート信号ＧｉＬが−１Ｖに設定される。ハイ側ゲート信号ＧｉＨが２１Ｖに設定されているものの、高電圧トランジスタＮ１、Ｎ２のしきい値電圧を考慮して、１６Ｖの選択ワード線に伝達される電圧レベルに設定される。従って、このハイ側ゲート信号ＧｉＨは、２０Ｖであっても良い。
【００６６】
ウェル電位ＷＥＬＬは、このロー側ソース電位よりも低い電圧レベルに設定され、ここでは、−１．５Ｖに設定される。このウェル電位ＷＥＬＬは、低電位のソース信号よりも低い電圧レベルであれば、寄生ＭＯＳの抑制効果はあり、サブデコーダ素子のトランジスタＮ１、Ｎ２の動作速度および電流駆動力等を考慮して適切な値に設定される。また、アシストゲート信号ＡＧＥが２Ｖに設定され、アシストゲート信号ＡＧＯが、接地電圧（０Ｖ）に設定される。また、ブロック選択回路に対する選択信号の選択状態を１０Ｖとし、非選択状態を接地電圧０Ｖとする。
【００６７】
選択ワード線ＷＬｉが、サブデコーダ素子ＳＤｉの第１のＭＯＳトランジスタＮ１により、ハイ側ソース信号ＢｉＨが伝達されて、その電圧レベルは１６Ｖとなる。
【００６８】
グローバルビット線ＤＬ０−ＤＬ２に５Ｖを伝達し、共通ソース線ＳＬ０に０Ｖを設定する。ブロック選択回路２（２ａ、２ｂ）および３（３ａ、３ｂ）によりグローバルビット線とローカルビット線との接続および共通ソース線とローカルソース線との接続が行われ（ブロック選択信号ＳＴＥＤ、ＳＴＥＳは、選択状態が１０Ｖに設定され、非選択状態が０Ｖに設定される）、選択メモリセルに対するソース拡散層配線Ｓ０およびＳ１に０Ｖが伝達され、ドレイン拡散層配線Ｄ０およびＤ１に５Ｖが伝達される。
【００６９】
この状態においては、メモリセルＣ０およびＣ２において、アシストゲート線ＡＧＬ０およびＡＧＬ２下部にチャネルが形成され、ソース拡散層配線およびドレイン拡散層配線の間に電流が流れる経路が形成される。これにより、メモリセルＣ０およびＣ２において、ソース側から流入した電子ｅ−が、ドレイン高電界によりホットエレクトロンとなり、ワード線ＷＬｉ上の高電圧により生成される電界により加速されてフローティングゲートへ注入される。一方、メモリセルＣ１およびＣ２においては、アシストゲート線ＡＧＬ１およびＡＧＬ３下部には、反転層は形成されず、電流経路は形成されない。したがって、メモリセルＣ１およびＣ２においては、チャネル電流は流れず、応じて、ホットエレクトロンも生成されず、書込は行なわれない。
【００７０】
ワード線ＷＬｉが非選択状態のときは、ハイ側ソース信号ＢｉＨが−１Ｖに設定され、応じて、第１のＮチャネルＭＯＳトランジスタＮ１により−１Ｖに維持される。第２のＭＯＳトランジスタは、対応のワード線の選択／非選択に係らずオフ状態に維持される。この非選択ワード線を−１Ｖの負電圧状態に設定するのは、以下の理由による。非選択行かつ選択列のメモリセルにおいては、アシストゲート線によりチャネルが形成され、またドレイン拡散層およびソース拡散層の間に５Ｖの電圧差が生じる。この状態においては、フローティングゲートの蓄積電荷量にかかわらず、非選択ワード線電圧により、フローティングゲート下部にチャネルが形成されるのを防止し、応じて、チャネル電流が流れるのを防止して、誤書込が生じるのを防止する。
【００７１】
また、このウェル電位ＷＥＬＬを低電位のソース電圧−１．０Ｖより低い電圧レベルの−１．５Ｖに設定することにより、サブデコーダ素子間の分離領域（フィールド絶縁膜）下部に、寄生ＭＯＳが形成されるのが抑制され、リーク電流が流れるのを防止することができ、分離間リークを抑制することができる。ウェル電圧ＷＥＬＬはここでは−１．５Ｖに設定されるが、ソース電位よりも１Ｖ低い電圧レベルの−２．０Ｖから−２．５Ｖの電圧レベルに設定されても良い。より効果的に寄生ＭＯＳが抑制される。このウェル電圧は、トランジスタのしきい値電圧と寄生ＭＯＳの抑制効果との兼ね合いにより適切な電圧レベルに設定される。
【００７２】
また、図２においてメモリブロック♯０が選択状態であり、メモリブロック♯１が非選択状態の場合には、ブロック選択回路３ｂは非導通状態であり、ソース拡散配線およびドレイン拡散配線は、すべてフローティング状態に維持される。また、非選択メモリブロックにおいては、ハイ側ソース信号Ｂ１ｉＨが−１Ｖであり、すべてワード線は非選択状態の−１Ｖに維持される（ゲート信号は、メモリブロック♯０および♯１に共通に与えられる）。
【００７３】
この場合、非選択メモリブロックにおいてウェル電圧は、低いほうの電位のソース電圧（−１Ｖ）と同一電圧レベルに設定されるかまたはそれよりも低い電圧レベル、たとえば、−１．５Ｖに設定される。この場合、非選択メモリブロックにおいては、高電圧は印加されないため、ウェル電位は、サブデコーダ回路の低電位のソース電位と同一電圧レベルであっても良い。
【００７４】
図５においては、メモリブロック♯０において、メモリセルＣ００、Ｃ０２が選択されるときのソース信号およびゲート信号の電圧レベルを示す。選択メモリセルＣ００およびＣ０２に対するソース信号Ｂ００ＨおよびＢ００Ｌは、それぞれ、１６Ｖおよび０Ｖである。
【００７５】
サブデコーダ回路において、ブロック単位でウェル電位をソース電位と独立に設定することにより、ウェル電位を、低電位のソース電位よりも低い電圧レベルに設定することができ、選択メモリブロックにおいて、分離領域下部に寄生ＭＯＳが生成されるのを抑制する。非選択メモリブロックにおいては、高電圧は印加されないため、サブデコーダ素子のソース電位と同一電圧レベルにウェル電位が設定されていても、寄生ＭＯＳは生成されないため、特に問題は生じない。ただし、ウェル電位を深いバイアス状態とすることにより、第２のＭＯＳトランジスタＮ２を確実にオフ状態に設定することができ、第２のＭＯＳトランジスタにおけるリーク電流を確実に抑制することができる（ソース負電圧を発生する回路の消費電流を低減することができる）。
【００７６】
上述のように、アシストゲート線ＡＧＬの電圧を適切な電圧レベルに設定することにより、書込時に流れる電流量を抑制し、ＦＮトンネル現象による書込動作に対応する並列動作を実現することができる。したがって、このアシストゲート（１つのメモリセルに対応するアシストゲート線の部分）は、書込時において同一ワード線に接続される隣接メモリセルを電気的に分離する役割と、書込時に流れる電流量を抑制する機能とを果たす。
【００７７】
（２）  消去動作：
消去動作時においては、ワード線単位で消去が、ＦＮトンネル電流を利用してフローティングゲートから基板へ電子を放出することにより行なわれる。図６に消去動作時の印加電圧を示す。
【００７８】
消去動作時においては、図６に示すように、選択ワード線ＷＬｉに対するサブデコーダＳＤｉにおいて、ハイ側ソース信号ＢｉＨが−１８Ｖに設定され、ロー側ソース信号ＢｉＬが、接地電圧（０Ｖ）に設定される。ハイ側ゲート信号ＧｉＨが３Ｖであり、ロー側ゲート信号ＧｉＬが、−２Ｖに設定される。また、共通ソース線ＳＬ０が２Ｖに設定され、選択状態の１０Ｖレベルのブロック選択信号ＳＴＥＳまたはＳＴＯＳに従って、ソース側ブロック選択回路を介してソース拡散層配線Ｓ０およびＳ１が、共通ソース線ＳＬ０の電圧に従って２Ｖに設定される。
【００７９】
また、グローバルビット線ＤＬ０−ＤＬ２も２Ｖに設定され、ドレイン側ブロック選択回路に対するブロック選択信号のうちの選択状態の信号（１０Ｖ）に従って、ドレイン拡散層配線Ｄ０およびＤ１も、これらにグローバルビット線ＤＬ０−ＤＬ２の電圧レベルに従って、２Ｖに設定される。アシストゲート信号ＡＧＥおよびＡＧＯはすべて接地電圧（０Ｖ）である。このとき、ウェル電位ＷＥＬＬは、例えば、−１８．５Ｖと、低電位のソース信号よりもより低い電圧レベルに設定される。
【００８０】
この状態においては、第１のＭＯＳトランジスタＮ１が導通して、選択ワード線ＷＬｉが、−１８Ｖに設定される。第２のＭＯＳトランジスタＮ２はオフ状態である。アシストゲート線ＡＧＬ０−ＡＧＬ３は、すべてそれらの下部にはチャネルが形成せず、メモリセルＣ０−Ｃ３において電流径路は遮断される。
【００８１】
メモリセルアレイのウェル電圧は、接地電圧または正の電圧レベルに設定される。したがって、メモリセルＣ０−Ｃ３それぞれにおいて、ＦＮトンネル電流によりフローティングゲートからウェル領域にへ電子が引抜かれる。
【００８２】
ワード線ＷＬｉが非選択のときには、ハイ側ゲート信号ＧｉＨが−１８Ｖ、ハイ側ソース信号ＢｉＨが−２Ｖに設定され、第１のＭＯＳトランジスタＮ１は、オフ状態を維持する。また、第２のＭＯＳトランジスタＮ２が、ロー側ゲート信号ＧｉＬが−２Ｖ、に設定され、オフ状態となり、非選択ワード線はフローティング状態に維持される。
【００８３】
図６に示すように、非選択メモリブロックにおいては、ソース拡散層配線およびドレイン拡散層配線は、ブロック選択回路が非導通状態であり、フローティング状態に設定され、またアシストゲート線もすべて接地電圧レベルに維持される。また、非選択ワード線に対するハイ側ソース信号ＢｉＨは−２Ｖであり、ロー側ソース信号ＢｉＬは、接地電圧である。また、非選択ワード線に対するハイ側ゲート信号ＧｉＨは、−１８Ｖに設定される。これにより、非選択ワード線はフローティング状態とされ、非選択行において、メモリセルの消去が行なわれるのを防止する。
【００８４】
なお、図６においては、選択ワード線がワード線Ｗ００の場合の、非選択ワード線に対するソース信号Ｂ０ｉＨ、Ｂ０ｉＬ、Ｂ１ｉＨ、Ｂ１ｉＬおよびゲート信号Ｇ０Ｈ，ＧｍＨ、Ｇ０Ｌ、ＧｍＬの電圧レベルを示す。
【００８５】
この消去時においても、選択メモリブロックのサブデコーダ素子のウェル電圧ＷＥＬＬが、低電位のソース信号よりも低い電圧レベルの例えば−１８．５Ｖに設定されており、トランジスタＮ１、Ｎ２のＰＮ接合が純バイアス状態とされるのを防止する。
【００８６】
なお、このウェル電圧ＷＥＬＬは、低電位（−１８Ｖ）のソース以下の電圧レベルであればソース／ドレイン領域とウェル領域との間のＰＮ接合の順バイアス状態を充分に防止することができ、低電位のソース電位と同電位にウェル電圧ＷＥＬＬが設定されても良い。書込動作時と同様、ＭＯＳトランジスタのバックゲート効果による動作速度との兼ね合いにより適切な値に設定される。また、非選択メモリブロックにおいては、このソース信号の低電位は−２Ｖであり、それ以下の低い電圧、同一電圧レベルの−２Ｖであっても良く、また、たとえば−２．５Ｖが印加されてもよい。
【００８７】
（３）  読出動作：
図７において、メモリセルＣ０のデータを読出す場合の印加電圧を示す。この場合、サブデコーダ素子ＳＤｉに対し、ハイ側ソース信号ＢｉＨが３Ｖに設定され、ロー側ソース信号ＢｉＬが接地電圧０Ｖに設定される。ハイ側ゲート信号ＧｉＨが７Ｖであり、ロー側ゲート信号ＧｉＬが０Ｖである。アシストゲート信号ＡＧＥが３Ｖに設定され、アシストゲート信号ＡＧＯが接地電圧（０Ｖ）に設定される。また、共通ソース線ＳＬ０が接地電圧（０Ｖ）に設定され、ソース拡散層配線Ｓ０およびＳ１が、この共通ソース線ＳＬ０の電圧レベルに応じて接地電圧０Ｖに設定される（ブロック選択信号ＳＴＥＳ、ＳＴＯＳは選択時に１０Ｖ）。
【００８８】
グローバルビット線ＤＬ０、ＤＬ１およびＤＬ２が、それぞれ１Ｖ、０Ｖおよび０Ｖに設定され、これらのグローバルビット線の電圧に従ってドレイン拡散配線Ｄ０が１Ｖ、ドレイン拡散配線Ｄ１が接地電圧０Ｖに設定される（ドレイン側のブロック選択信号ＳＴＥＤ、ＳＴＯＤも選択時には１０Ｖに設定される）。
【００８９】
この状態において、サブデコーダ素子ＳＤｉにおいて、第１のＭＯＳトランジスタＮ１がオン状態、第２のＭＯＳトランジスタＮ２がオフ状態となり、選択ワード線ＷＬｉが、第１のＭＯＳトランジスタＮ１により３Ｖに設定される。
【００９０】
メモリセルＣ０およびＣ２において、アシストゲート信号ＡＧＥによりチャネルが形成される。しかしながら、メモリセルＣ２においては、そのソースおよびドレインがともに接地電圧レベルであり、電流は流れず、データの読出は行なわれない。一方、メモリセルＣ０においては、そのドレイン拡散層配線Ｄ０の電圧レベルが１Ｖであり、ソース拡散層配線Ｓ０の電圧レベルが０Ｖであり、これらの間に記憶データに応じて電流が流れ、ドレイン拡散層配線を介してグローバルビット線上のデータの読出が行なわれる。
【００９１】
なお、非選択メモリブロックにおいて、ブロック選択回路が非導通状態であり、そのソース拡散配線およびドレイン拡散配線はフローティング状態となる。
【００９２】
また、ワード線ＷＬｉが非選択状態の場合には、ハイ側ソース電圧ＢｉＨとして、接地電圧０Ｖが印加される。非選択サブデコーダに対しては、選択サブデコーダ素子と逆に、ロー側のゲート信号ＧｉＬが７Ｖに設定され、ハイ側ゲート信号ＧｉＨが０Ｖ接地電圧レベルに設定される。従って、ゲート信号ＧｉＬおよびＧｉＨの一方が７Ｖに設定され、非選択ワード線は、第１または第２のＭＯＳトランジスタＮ１またはＮ２により接地電圧レベルに維持される。なお、図７においては、選択ワード線ＷＬｉが、Ｗ００の場合の各サブデコーダ素子に対する信号の電圧レベルを示す。
【００９３】
このデータ読出時においては、ウェル電圧ＷＥＬＬとしては、低電位のソース信号より低い電圧レベルであればよく、−１．５Ｖないし−１．０Ｖの電圧レベルに設定される。しかしながら、読出時においては、高電圧は用いられないため、寄生ＭＯＳの発生する確率は少ないため、低い方のソース電圧とウェル電圧とは同一電圧レベルであっても良い。
【００９４】
読出動作時においても、アシストゲートは、同一ワード線において隣接するメモリセルを電気的に切離し、拡散層配線を共有するメモリセルにおいて一方のメモリセルのデータのみを正確に読出す機能を有する。
【００９５】
なお、図７において、ドレイン拡散層配線Ｄ１も１Ｖに設定された場合、メモリセルＣ２においても、アシストゲート信号ＡＧＥにより、チャネルがメモリセルＣ２においてアシストゲート線ＡＧＬ２下に形成されている。従って、メモリセルＣ２においても、拡散層配線Ｓ１およびＤ１の間で電流が流れる経路を形成することができ、メモリセルＣ２のデータも応じて読出すことができる。
【００９６】
図８は、サブデコーダ回路のサブデコーダ素子のレイアウトの一例を示す図である。図８においては、２列のサブデコーダ素子群ＤＧＡおよびＤＧＢが設けられる。このサブデコーダ素子群ＤＧＡにおいては、サブデコーダ素子ＳＤＡ０−ＳＤＡｎが、Ｘ方向に沿って整列して配置され、また、サブデコーダ素子群ＤＧＢにおいても、サブデコーダ素子ＳＤＢ０−ＳＤＢｎがＸ方向に整列して配置される。
【００９７】
これらのサブデコーダ素子ＳＤＡ０−ＳＤＡ１ｎおよびＳＤＢ０−ＳＤＢｎは、ウェル電圧ＷＥＬＬを受けるＰウェル内に形成される。
【００９８】
サブデコーダ素子ＳＤＡ０−ＳＤＡｎ、ＳＤＢ０−ＳＤＢｎは、各々、ウェル領域表面に形成される活性領域ＡＲ内に形成される。サブデコーダ素子ＳＤＡ０の活性領域ＡＲは、両側に配置されるソース不純物領域（拡散層）ＳＮＡ１およびＳＮＡ２と、これらの不純物領域（拡散層）ＳＮＡ１およびＳＮＡ２の間に形成されるドレイン不純物領域（拡散層）ＤＮＡを含む。
【００９９】
不純物領域ＳＮＡ１およびＤＮＡの間にゲート電極ＧＡ１が配置され、不純物領域ＤＮＡと不純物領域ＳＮＡ２の間にゲート電極ＧＡ２が形成される。このゲート電極ＧＡ１およびＧＡ２には、それぞれゲート信号Ｇ０ＨおよびＧ０Ｌが与えられる。このサブデコーダ素子群ＤＧＡにおいても、他のサブデコーダ素子（ＳＤＡｎ）においても、同じレイアウトが設けられ、与えられるソース信号およびゲート信号が異なる。サブデコーダ素子ＳＤＡｎにおいては、ゲート信号ＧｎＨがゲート電極ＧＡ１に与えられ、ゲート信号ＧｎＬが、ゲート電極ＧＡ２に与えられる。
【０１００】
このサブデコーダ素子群ＤＧＡにおいては、ソース不純物領域ＳＮＡ１およびＳＮＡ２に、それぞれハイ側ソース信号ＢＡｉＨおよびロー側ソース信号ＢＡｉＬが与えられる。ドレイン不純物領域ＤＮＡが、対応のワード線ＷＬｉ（ｉ＝０〜ｎ）に結合される。
【０１０１】
サブデコーダ素子群ＤＧＢにおいても、活性領域ＡＲ内にソース不純物領域ＳＮＢ１およびＳＮＢ２がＸ方向についての両側に配置され、ドレイン不純物領域ＤＮＢがこれらの不純物領域ＳＮＢ１およびＳＮＢ２の間に配置される。不純物領域ＳＮＢ１およびＤＮＢの間にゲート電極ＧＢ１が配置され、不純物領域ＤＮＢおよびＳＮＢ２の間にゲート電極ＧＢ２が配置される。これらのサブデコーダ素子群ＤＧＢにおいては、上側のゲート電極ＧＢ１は、ゲート信号Ｇ０Ｌが与えられ、下側の電極ＧＢ２に、ゲート信号Ｇ０Ｈが与えられる。ここで、サブデコーダ素子ＳＡＢｎにおいても、ゲート信号ＧｎＬが、上側のゲート電極ＧＢ１に与えられ、ハイ側のゲート信号ＧｎＨがゲート電極ＧＢ２に与えられる。
【０１０２】
これらのサブデコーダ素子群ＤＧＡおよびＤＧＢに含まれるサブデコーダ素子は、Ｙ方向において、整列して配置され、そのゲート電極ＧＡ１，ＧＡ２が、それぞれゲート電極ＧＢ１およびＧＢ２とＹ方向において整列して配置される。
【０１０３】
このサブデコーダ素子ＤＧＢにおいては、ゲート電極へのゲート信号の印加態様に応じて、下側のソース不純物領域ＳＮＢ２にハイ側ソース信号ＢＢｉＨが与えられ、上側のソース不純物領域ＳＮＢ１に、ロー側ソース信号ＢＢｉＬが与えられる。
【０１０４】
したがって、書込時において、ゲート信号Ｇ０Ｈ−ＧｎＨが、全て、２０Ｖ以上の例えば２１Ｖの高電圧に設定されても、Ｙ方向において隣接するサブデコーダ素子において、対応する領域にともに高電圧が隣接して与えられるのは回避される。
【０１０５】
なお、図８に示す構成においては、ゲート信号Ｇ０Ｈ−ＧｎＨ、Ｇ０Ｌ−ＧｎＬの組が、サブデコーダ群ＤＧＡ、ＤＧＢに対して共通に与えられ、ゲート信号により複数（２本）のワード線が指定される。先に図２示すように、サブデコーダ群ＤＧＡ、ＤＧＢに対して異なる組のゲート信号が印加されても良い。また、サブデコーダ群は、２つではなく、さらに多くの複数列設けられても良い（応じて、ゲート信号により指定されるワード線の数が増大する）。
【０１０６】
図９は、図８に示す線９Ａ−９Ａに沿った断面構造を概略的に示す図である。図９において、Ｐウェル３０表面に、分離絶縁膜ＩＲＧ１、ＩＲＧ２およびＩＲＧ３が形成される。この分離領域ＩＲＧ２により、サブデコーダ素子ＳＤＡ０およびＳＤＢ０が分離される。このＰウェル表面上に、ゲート絶縁膜を介して、ゲート電極ＧＡ１およびＧＢ１が形成される。このゲート電極ＧＡ１およびＧＢ１には、ゲート信号Ｇ０ＨおよびＧ０Ｌが、それぞれ、与えられる。
【０１０７】
ゲート信号Ｇ０Ｈが、書込動作時に、たとえば２１Ｖに設定された場合、ロー側ゲート信号Ｇ０Ｌは、−１Ｖに設定される。ゲート電極ＧＡ１下部に、チャネル領域３２が形成され、その下部に、空乏層３４が分離領域ＩＲＤ１およびＩＲＤ２下部にまでわたって広がる。しかしながら、このＰウェル３０にはウェル電圧ＷＥＬＬとして、−１．５Ｖの電圧が印加されている。従って、空乏層３４がさらに広がって、空乏層３４内においてチャネルが形成されるのが抑制される。これにより、ゲート電極への高電圧印化時に、近傍の分離絶縁膜下部に反転層が形成されて寄生ＭＯＳが形成されるのが抑制される。例えば、分離絶縁膜ＩＲＧ２下部にチャネルが形成され、サブデコーダ素子ＳＤＡ０およびＳＤＢ０間で分離領域を介してリーク電流が生じるのは抑制される。
【０１０８】
図１０は、図８に示す線１０Ａ−１０Ａに沿った断面構造を概略的に示す図である。図１０において、Ｐウェル（半導体基板領域）３０表面に、不純物領域ＳＮＡ１、ＤＮＡおよびＳＮＡ２が間を置いて形成される。不純物領域ＳＮＡ１およびＤＮＡの間のウェル領域表面上にゲート電極ＧＡ１が形成され、不純物領域ＤＮＡおよびＳＮＡ２の間のウェル領域表面上にゲート電極ＧＡ２が形成される。不純物領域ＳＮＡ１およびＳＮＡ２の外側に、図８のＸ方向において隣接するサブデコーダ素子を分離するための分離絶縁膜ＩＲＤ４およびＩＲＤ５が形成される。
【０１０９】
不純物領域ＳＮＡ１およびＳＮＡ２に、それぞれ、ソース信号ＢＡ０ＨおよびＢＡ０Ｌが与えられ、不純物領域ＤＮＡが、ワード線ＷＬ０に結合される。ゲート電極ＧＡ１およびＧＡ２には、それぞれ、ゲート信号Ｇ０ＨおよびＧ０Ｌが与えられる。Ｐウェル３０には、ウェル電圧ＷＥＬＬが与えられる。
【０１１０】
書込時において、ゲート信号Ｇ０Ｈが２１Ｖに設定され、ゲート信号Ｇ０Ｌが−１Ｖに設定された状態を考える。このとき、ソース信号ＢＡ０ＨおよびＢＡ０Ｌが、それぞれ、１６Ｖおよび−１Ｖである（ワード線ＷＡ０が選択されたとき）。
【０１１１】
この場合、図８に示すＸ方向において、高電圧（２１Ｖ）が印加されるゲート電極ＧＡ１に最隣接するゲート電極には、負電圧（−１Ｖ）が印加される。したがって、分離領域ＩＲＧ４またはＩＲＧ５下部に反転層が形成されるのは抑制され、分離領域におけるリークは抑制される。
【０１１２】
また、図８に示すように、すべてのサブデコーダ素子ＳＤは、ＮチャネルＭＯＳトランジスタで構成され、これらのトランジスタを形成する活性領域ＡＲは、全て、共通のＰウェル３０内に配置することができる。したがって、ＰウェルおよびＮウェルを別々に設ける必要がなく、サブデコーダ回路のレイアウト面積を低減することができる。また、ＮチャネルＭＯＳトランジスタでサブデコーダ素子を構成することにより、電流駆動力を考慮すると、トランジスタパラメータの点から素子サイズを低減することができ、トランジスタのレイアウト面積をＣＭＯＳ構成の場合よりも低減することができる。
【０１１３】
なお、上述の図８に示すサブデコーダ回路のサブデコーダ素子の配列においては、２列にサブデコーダ素子が配列されている。この構成においては、１つのゲート信号の組ＧｉＨ、ＧｉＬにより、２本のワード線の組を指定し、これらの２本のワード線のうちの一方を、ソース信号により選択している。しかしながら、このサブデコーダ素子が４列または８列に配置され、１つのゲート信号の組により、４本または８本のワード線が選択され、その組のうちの１つのワード線が、ソース信号（ＢＡｉＨ，ＢＢｉＨ，ＢＢｉＬ，ＢＡｉＬ）により選択されてもよい。
【０１１４】
また、サブデコーダ素子群ＧＤＡおよびＧＤＢそれぞれにおいて、異なるゲート信号の組が与えられ、サブデコーダ素子個々に対してゲート電圧の制御が行なわれてもよい。
【０１１５】
［変更例］
図１１は、この発明の実施の形態１に従う不揮発性半導体記憶装置のサブデコーダ回路の変更例の構成を概略的に示す図である。図１１に示すサブデコーダ回路の構成は、以下の点が図８に示すサブデコーダ回路の配置と異なる。すなわち、図１１に示すサブデコーダ回路において、サブデコーダ素子ＳＤＡ０−ＳＤＡｎおよびＳＤＢ０−ＳＤＢｎに対し共通に、ロー側ソース信号Ｂ０Ｌが与えられる。ハイ側ソース信号ＢＡ０Ｈ−ＢＡｎＨおよびＢＢ０Ｈ−ＢＢｎＨについては、図８に示すデコーダ回路の印加態様と同じである。また、サブデコーダ素子ＳＤＡ０−ＳＤＡｎおよびＳＤＢ０−ＳＤＢｎのトランジスタのレイアウトおよび配置も、図８に示す配置と同じである。これらの図８および図１１に示す要素の対応する部分には同一参照符号を付し、その詳細説明は省略する。
【０１１６】
各動作モードにおいて、ロー側ソース信号ＢｉＬは、対応のワード線の選択／非選択にかかわらず、同一電圧レベルに設定される。このため、図１１に示す構成においては、サブデコーダ素子ＳＤＡ０−ＳＤＡｎおよびＳＤＢ−ＳＤＢｎに対し共通に、ロー側ソース信号Ｂ０Ｌが与えられても、動作上問題は生じない。このロー側ソース線信号Ｂ０Ｌの共有により、ロー側ソース信号を共有するように、２つのサブデコーダ素子を１つの連続する活性領域内に配置することができる（ハイ側ソース信号は共有できないため）。したがって、１つの活性領域内に配置されるサブデコーダ素子の数が増加され（４個のトランジスタを配置することができる）、応じて、Ｘ方向において配置される分離領域の数が低減され、サブデコーダ回路のレイアウト面積を、より低減することができる。
【０１１７】
図１２は、サブデコーダ回路に関連する電圧を発生する部分の構成の一例を概略的に示す図である。図１２において、ブロックアシストゲートデコーダ４には、ワード正電圧発生回路４０からの正の電圧およびワード負電圧発生回路４２からの負の電圧が与えられる。この正の電圧は、書込時の書込高電圧および読出時の選択ワード線に伝達されるワード線読出電圧（３Ｖおよびベリファイ電圧）であり、ワード負電圧発生回路４２からの負の電圧は、消去時に印加される消去用の負の高電圧および非選択ワード線に伝達される負電圧（−１Ｖ）である。
【０１１８】
ゲートデコーダ５に対しては、ゲート正電圧発生回路４４からの正の電圧およびゲート負電圧発生回路４６からの負電圧が与えられる。ゲート正電圧発生回路４４は、プログラム（書込）時の書込高電圧を伝達するための２１Ｖの高電圧、消去動作時の負電圧伝達用の３Ｖおよび読出動作時のワード線選択電圧を伝達する７Ｖなどの電圧を伝達する。
【０１１９】
ウェルデコーダ７には、デコーダウェル電圧発生回路４８からのウェル電圧が与えられる。このデコーダウェル電圧発生回路４８は、動作モードに応じて、ワード負電圧発生回路４２が発生する負電圧よりも低い電圧レベルのデコーダウェル電圧を生成し、ウェルデコーダ７からのウェル電圧ＷＥＬＬを、サブデコーダ素子のトランジスタのソース電位よりも低い電圧レベルに設定する。
【０１２０】
なお、ブロックアシストゲートデコーダ４に対しては、ブロック選択回路におけるブロック選択トランジスタを導通状態とするための１０Ｖの高電圧を発生する回路からの正の電圧が与えられる。また、ローカルビット線、および共通ソース線に印加される電圧を発生する内部電圧回路が別途設けられる。これらは、サブデコーダ回路のトランジスタ素子への印加電圧に直接関係しないため図には示していない。図１２においては、他の内部電圧生成回路の代表例として、アレイウェル電圧発生回路５０を示す。このアレイウェル電圧発生回路５０はメモリセルが形成されるアレイウェルへ印加される電圧を生成し、このアレイウェル電圧発生回路５０の生成する電圧が、アレイウェル電圧制御回路５２を介して、アレイウェル領域へのウェル電圧Ｖｓｕｂとして供給される。アレイウェル制御回路は、動作モードおよびブロック選択信号に応じて、対応のメモリブロックのアレイウェル電圧を設定する。
【０１２１】
ブロックアシストゲートデコーダ４からのソース信号ＢｉＨおよびＢｉＬおよびウェルデコーダ７からのウェル電圧ＷＥＬＬが、対応のメモリブロックに含まれるサブデコーダ回路へ与えられ、ゲートデコーダ５からのゲート信号ＧｊＨおよびＧｊＬは、各メモリブロックサブデコーダ回路に共通に与えられる。
【０１２２】
以上のように、この発明の実施の形態１に従えば、ワード線の電圧レベルを設定するデコーダ回路においてサブデコーダ素子を、ＮチャネルＭＯＳトランジスタで構成し、そのサブデコーダ回路のウェル電位を、サブデコーダ素子のトランジスタのソース（ソース信号が与えられるノード）電位よりも低い電圧レベルに設定している。したがって、ゲート電圧に高電圧が印加されても、デコーダのウェル電圧を調整することにより、サブデコーダ素子の分離領域間のリークを低減することができる。
【０１２３】
また、サブデコーダ素子のトランジスタの配置を、第１および第２のＮチャネルＭＯＳトランジスタが、Ｙ方向において隣接するように、サブデコーダ素子の配置を隣接サブデコーダ列間においてトランジスタの位置を交換しており、最隣接ゲート間に同時に高電圧が印加されるのが防止され、分離領域下部において反転層が形成されるのを抑制することができる。
【０１２４】
［実施の形態２］
図１３は、この発明の実施の形態２に従うサブデコーダ回路のサブデコーダ素子の配置の一例を示す図である。図１３に示すサブデコーダ回路は、１つのメモリブロックにおいて設けられ、４列に配置されるサブデコーダ素子群ＳＤＧＡ、ＳＤＧＢ、ＳＤＧＣ、およびＳＤＧＤを含む。
【０１２５】
サブデコーダ素子群ＳＤＧＡに対して、ゲート信号線Ｇ０ＬおよびＧ０ＨがＸ方向に沿って連続して配置される。サブデコーダ素子群ＳＤＧＢに対して、ゲート信号Ｇ１ＨおよびＧ１Ｌが行方向に連続的に延在して配置される。サブデコーダ素子群ＳＤＧＣに対して、ゲート信号Ｇ２ＬおよびＧ２ＨがＸ方向により延在して配置される。サブデコーダ素子群ＳＤＧＤに対して、ゲート信号線Ｇ３ＨおよびＧ３ＬがＸ方向に連続的に配置される。これらのサブデコーダ素子群ＳＤＧＡ、ＳＤＧＢ、ＳＤＧＣおよびＳＤＧＤのサブデコーダ素子は、それぞれ対応のゲート信号線（ゲート信号とゲート信号を伝達する信号線を同じ符号で示す）が規定する領域内にほぼ直線状に（ゲート電極の幅のずれの範囲内で）整列して配置される。
【０１２６】
サブデコーダ素子群ＳＤＧＡ−ＳＤＧＤそれぞれにおいて、４つのＮチャネルＭＯＳトランジスタが形成される山型（ヘの字型）形状の活性領域ＡＲＲが連続的に繰返し配置される。活性領域ＡＲＲは、ハイ側ソース信号を受ける不純物領域ＩＰ０と、対応のワード線に結合される不純物領域ＩＰ１と、グランドに固定されるロー側ソース信号Ｂ０Ｌを受ける不純物領域ＩＰ２と、別のワード線に結合される不純物領域ＩＰ３と、別のワード線に対応するハイ側ソース信号を受ける不純物領域ＩＰ４を含む。図１３においては、一具体例として、活性領域ＡＲＲに対し、不純物領域ＩＰ０にハイ側ソース信号ＢＡ０Ｈが与えられ、不純物領域ＩＰ１がワード線ＷＡ０に結合され、不純物領域ＩＰ２がロー側ソース信号ＢＯＬを受け、不純物領域ＩＰ３がワード線ＷＡ１に結合され、不純物領域ＩＰ４に別のハイ側ソース信号ＢＡ１Ｈを受ける。
【０１２７】
不純物領域ＩＰ０およびＩＰ１の間にゲート電極ＴＧ０が配置され、不純物領域ＩＰ１およびＩＰ２の間にゲート電極ＴＧ１が配置される。不純物領域ＩＰ２およびＩＰ３の間にゲート電極ＴＧ２が配置され、不純物領域ＩＰ３およびＩＰ４の間にゲート電極ＴＧ３が配置される。
【０１２８】
この活性領域ＡＲＲにおいて、ロー側ソース信号Ｂ０Ｌを受ける不純物領域ＩＰ２に関して、鏡映対称に、不純物領域およびゲート電極が配置される。これにより、ロー側ソース信号を受ける不純物領域ＩＰ２を共有するように、２つのサブデコーダ素子が１つの活性領域内に配置される。
【０１２９】
ワード線に結合される不純物領域ＩＰ１およびＩＰ３のレイアウト面積が大きく取られているのは、ゲート電極ＴＧ０、ＴＧ１およびＴＧ２、ＴＧ３のゲート電極端からＮ＋拡散層（ソース／ドレイン領域）を離す事により、トランジスタのソース／ドレイン間耐圧を高くするためであり、また、同様、ロー側ソース信号Ｂ０Ｌを受ける不純物領域がＩＰ２の面積が広くされているのは、このゲート電極ＴＧ１およびＴＧ２の端部からＮ＋拡散層を離す事によりトランジスタのソース／ドレイン間耐圧を上げるためである。
【０１３０】
この山型の活性領域ＡＲＲにおいて、Ｙ方向において突出する部分（山の頂上部）においてゲート電極ＴＧ１およびＴＧ２がゲート信号Ｇ０ＬにコンタクトＧＮＴ０を介して結合され、またハイ側ゲート信号Ｇ０Ｈは、この山型の活性領域ＡＲＲの谷部に配置されるゲート電極ＴＧ０およびＴＧ３に、コンタクトＧＮＴ１を介して結合される。
【０１３１】
ゲート信号Ｇ０Ｌ，Ｇ０Ｈ−Ｇ２Ｌ，Ｇ２Ｈは、ハイ側ゲート信号またはロー側ゲート信号が交互に隣接して配置される。
【０１３２】
サブデコーダ素子群ＳＤＧＡ−ＳＤＧＤにおいては、活性領域ＡＲＲが、隣接サブデコーダ素子群において、Ｙ方向に関して活性領域の１／２ずれてかつレイアウトがＹ方向について反転されて配置される。したがって、サブデコーダ素子群ＳＤＧＡおよびＳＤＧＣ各々の活性領域間の分離領域の位置に対応して、サブデコーダ素子群ＳＤＧＢおよびＳＤＧＤのロー側ソース信号Ｂ０Ｌを受ける不純物領域ＩＰ２が配置される。
【０１３３】
この図１３に示すサブデコーダ素子の配置において、Ｙ方向において隣接するサブデコーダ素子においては、ゲート電極ＴＧ２およびＴＧ０が隣接する配置となる。すなわち、Ｙ方向において隣接するサブデコーダ素子においては、第１のＮチャネルＭＯＳトランジスタのゲート電極と第２のＮチャネルＭＯＳトランジスタのゲート電極とが隣接して配置される。したがって、たとえば書込時において２０Ｖ以上の高電圧が印加されるゲート電極に最隣接するゲート電極（Ｙ方向において隣接するサブデコーダ素子のゲート電極）は、ロー側ゲート信号が印加され、０Ｖ以下の負電圧に設定される。したがって、Ｙ方向における隣接ゲート電極間において分離領域下部に、この書込時の高電圧により反転層が延在しても、他方のゲート電極には０Ｖ以下の電圧（−１Ｖ等）が印加され、この寄生ＭＯＳトランジスタの電流経路が、遮断され（ロー側ゲート信号を受けるゲート電極下部にはチャネルが非形成となる）、ゲート間分離おけるリーク電流は抑制することができる。
【０１３４】
また、この場合、ウェル電圧ＷＥＬＬが、低電位のソース電圧よりも低い電圧レベルに設定される（書込時、たとえば−１．５Ｖ）。ウェル電位のバックゲートバイアス効果により、分離絶縁膜下部にチャネル（反転層）が形成されるのが抑制され、活性領域−活性領域間の分離領域および隣接ゲート電極間領域の分離間リークを抑制することができる。
【０１３５】
このウェル電圧ＷＥＬＬを、低電位のソース電圧よりもより低い電圧レベルに設定し、バックゲートバイアス効果を各ＮチャネルＭＯＳトランジスタに与えることにより、Ｙ方向に隣接する活性領域間の距離ＬＡを、０．７μｍ以下、すなわち、ほぼ０．３μｍ程度にまで低減することができる（書込時の高電圧が２０Ｖ以上のとき）。また、Ｘ方向に隣接する活性領域間の距離ＬＢも、同様、０．７μｍ以下の０．３μｍ程度にまで低減することができる。ソースとウェルとを同一電位としたときには、これらの距離ＬＡおよびＬＢは、０．７μｍ程度にまでは縮小することができる。
【０１３６】
また、Ｙ方向において、ロー側ソース信号Ｂ０Ｌを受けるコンタクトＣＮＴＳが一直線にほぼ整列して配置されるため、配線レイアウトが簡略化され、また、Ｘ方向において同一レイアウトパターンを繰り返し配置することが可能となり、高密度にのサブデコーダ素子を配置することができ、サブデコーダ回路のレイアウト面積を低減することができる。
【０１３７】
また、活性領域ＡＲＲを山型の形状に形成することにより、必要なトランジスタサイズを、最小限のＸ方向の面積で確保することができ、サブデコーダ素子のレイアウト面積を低減することができる。
【０１３８】
また、各サブデコーダ素子群ＳＤＧＡ−ＳＤＧＤにおいて、ゲート電極ＴＧ０−ＴＧ３の幅の範囲内でほぼ一列に整列してＸ方向に沿ってゲート電極が配置されており、サブデコーダ素子群のＹ方向の幅を低減することができ、サブデコーダ素子のレイアウト面積が低減される。さらに、ロー側ソース信号Ｂ０Ｌを受ける不純物領域が、Ｘ方向において隣接する２つのサブデコーダ素子により共有されており、サブデコーダ素子それぞれに分離領域を設ける必要はなく、また、サブデコーダ素子それぞれに、ロー側ソース信号に対するコンタクトを設ける必要がなく、サブデコーダ素子のレイアウト面積をより低減することができる。
【０１３９】
図１４は、図１３に示すサブデコーダ素子のレイアウトの電気的等価回路を示す図である。図１４においては、代表的に、サブデコーダ素子群ＳＤＧＡおよびＳＤＧＢにおけるサブデコーダ素子ＳＤを示す。サブデコーダ素子群ＳＤＧＡにおいて、第１および第２のＮチャネルＭＯＳトランジスタＮ１およびＮ２が、ロー側ソース信号線Ｇ０Ｌに関して対称的に配置される。サブデコーダ素子群ＳＤＧＢにおいては、サブデコーダ素子群ＳＡＧＡに対して、その活性領域のレイアウトが、１つのサブデコーダ素子ＳＤ分ずれかつゲート電極の位置がゲート信号線に関して反転される。
【０１４０】
ゲート信号Ｇ０ＨおよびＧ１Ｈが隣接して配置され、ロー側ゲート信号Ｇ０ＬおよびＧ１Ｌが、それぞれ対応のサブデコーダ素子群ＳＤＧＡ、ＳＤＧＢに関して対向して外側に配置される。したがって、サブデコーダ群ＳＤＧＡにおいて、ゲート信号Ｇ０Ｈが高電圧（２０Ｖ以上）に設定された場合、最隣接のゲート電極は、サブデコーダ素子群ＳＤＧＢにおいて、第２のＭＯＳトランジスタＮ２のゲート電極であり、その電圧レベルは、０Ｖ（０Ｖまたは−１Ｖ）以下である。
【０１４１】
逆に、サブデコーダ素子群ＳＤＧＢにおいて、ハイ側ゲート信号Ｇ１Ｈが高電圧レベルに設定されても、サブデコーダ素子群ＳＤＧＡにおいて、その第１のＮチャネルＭＯＳトランジスタＮ１に最隣接するトランジスタは、第２のＮチャネルＭＯＳトランジスタＮ２であり、そのゲート電極電位は０Ｖ以下である。
【０１４２】
これにより、図１３に示すＹ方向において隣接するサブデコーダ素子群において、ゲート電極に高電圧が印加されるトランジスタが隣接して配置されるのが抑制でき、分離領域間におけるリークが抑制される。
【０１４３】
また、ゲート電極に対するコンタクトをサブデコーダ素子において対向するゲート電極端部に配置することにより、１つの活性領域内においてサブデコーダ素子のトランジスタが対称に配置される場合においても、ゲート信号線のレイアウトが容易となり、配線レイアウト面積を低減することができる。また、ゲート信号線を直線的に延在して配置することが可能となり、配線レイアウトが容易となる。
【０１４４】
なお、図１３に示すサブデコーダ回路の構成において、ワード線ＷＡ−ＷＤの４本のワード線の組ＷＧ０、およびワード線ＷＤ、ＷＢ、ＷＣおよびＷＡの４本のワード線の組ＷＧ１において１つのワード線が、ゲート信号Ｇ０Ｈ／Ｌ（Ｇ０Ｈ，Ｇ０Ｌ）、Ｇ２Ｈ／Ｌ、Ｇ１Ｈ／Ｌ、Ｇ３Ｈ／Ｌにより選択される。選択ワード線の組が、ソース信号により決定される。
【０１４５】
また、図１３に示すサブデコーダ回路において、１つの活性領域内において２つのサブデコーダ素子が対称的に配置されており（Ｘ方向において）、したがって、ワード線の配列順序は、ＷＡ、ＷＣ、ＷＢ、ＷＤ、ＷＤ、ＷＢ、ＷＣ、およびＷＡとなり、ワード線の配列順序が互いに対称とされたワード線群ＷＧ０およびＷＧ１が、交互に配置される。
【０１４６】
また、この実施の形態２においても、サブデコーダ素子のトランジスタＮ１，Ｎ２は、単一ゲート絶縁膜膜厚の高電圧トランジスタで構成される。
【０１４７】
また、書込時の高電圧は、選択ワード線に伝達される高電圧（例えば１６Ｖ）よりも第１のＮチャネルＭＯＳトランジスタのしきい値電圧以上の電圧レベルであれば良く、上述のように、書込高電圧が２０Ｖの条件であっても、１６Ｖの書込電圧を選択ワード線に伝達することはできる。
【０１４８】
また、１つのワード線群に対して設けられるサブデコーダ素子に対しては、共通のハイ側ソース信号が供給される構成が用いられても良い。
【０１４９】
以上のように、この発明の実施の形態２に従えば、サブデコーダ素子を、隣接ゲート電極間に同時に２０Ｖ以上の高電圧が印加されないようにサブデコーダ素子を配置し、また、高電圧（２０Ｖ以上）が印加されるゲート電極の最隣接のゲート電極には、０Ｖ以下（−１Ｖ等）が印加されるようにサブデコーダ素子を配置している。すなわち、具体的には、Ｙ方向のサブデコーダ素子群間において、１つのサブデコーダ素子分ずらせて活性領域を配置するとともに、ウェル電位を、ゲートおよびソース電位と独立に調整しており、寄生ＭＯＳによる分離領域のリークを低減でき、応じて、活性領域間のＸ方向およびＹ方向の距離を低減でき、サブデコーダ素子を微細化することができる。
【０１５０】
［実施の形態３］
図１５は、この発明の実施の形態３に従うサブデコーダ回路のレイアウトを概略的に示す図である。この図１５に示すサブデコーダ回路は、図１３に示すサブデコーダ回路と、以下の点でその構成が異なる。すなわち、サブデコーダ素子群ＳＤＧＡ、ＳＤＧＢ、ＳＤＧＣ、およびＳＤＧＤを形成する活性領域ＡＲＲのＹ方向の間の分離領域上に、接地電圧または低電位（正または負）に固定されるシールド配線ＰＧ０、ＰＧ１およびＰＧ２がそれぞれ配置される。このシールド配線ＰＧは、サブデコーダ素子のトランジスタのゲート電極と同層の配線で構成される。
【０１５１】
図１５に示すサブデコーダ回路のレイアウトの他の配置は、図１３に示すサブデコーダ回路の配置と同じであり、図１５においては、サブデコーダ素子群ＳＤＧＡにおける対応の素子の参照符号を代表的に示し、その詳細説明は省略する。
【０１５２】
サブデコーダ回路群においては、書込時においては、サブデコーダ素子の第１のＮチャネルＭＯＳトランジスタのゲート電極およびソース領域に高電圧が印加される。このゲート電極上に配置されてゲート電極に高電圧を伝達する配線にも、この書込高電圧が供給される。この高電圧を伝達する信号線（ハイ側ソース信号線およびハイ側ゲート信号線）は、分離領域上をわたって配置される。したがって、この高電圧を伝達する信号線（ソース信号線およびゲート信号線）による分離領域に寄生ＭＯＳが発生する可能性がある。この上層配線による寄生ＭＯＳの発生を解消するために、その電位が接地電圧または低電位（正または負の低電位）に固定されたシールド層ＰＧ０−ＰＧ２を配置し、このサブデコーダ素子群の間の分離領域において高電圧の影響を回避し、素子の微細化時の分離領域のリークを防止する。
【０１５３】
図１６は、分離領域部におけるシールド配線の断面構造を概略的に示す図である。
図１６において、基板領域３０正面に、不純物領域ＩＰＲ１０およびＩＰＲ１２が形成され、これらの不純物領域ＩＰＲ１０およびＩＰＲ１２の間に、フィールド絶縁膜（素子分離膜）ＩＲＧ１０が形成される。この不純物領域ＩＲＧ１０上に、シールド配線ＰＧが設けられ、このシールド配線ＰＧがたとえば接地電圧の低電位に固定される。このシールド配線ＰＧ上層に、高電圧を伝達する信号線ＳＧＬが配置される。したがって、信号線ＳＧＬにおいてたとえば２０Ｖ以上の高電圧が印加されても、固定電位に固定されたシールド配線ＰＧにより、分離絶縁膜ＩＲＧ１０への電界が緩和され、この分離絶縁膜ＩＲＧ１０下部に反転層が形成されるのが抑制される。
【０１５４】
また、このシールド配線ＰＧをゲート電極と同一配線層の配線で構成することにより、サブデコーダ素子のゲート電極からの電界を併せて抑制することができ、高電圧印化時の寄生ＭＯＳの発生を抑制することができる。
【０１５５】
なお、図１６において、シールド配線ＰＧが接地電圧に固定される場合が一例として示される。しかしながら、このシールド配線ＰＧは、低電位（正または負）に固定され、上層の高電圧を伝達する信号線ＳＧＬの生成する電界に対するシールド機能を実現すればよい。従って、ゲート電極と同一の配線層の配線でシールド配線を構成することにより、別途シールド専用の配線を利用する必要がなく配線層の数の増大を抑制することができる。しかしながら、ゲート電極と異なる配線層の配線が利用可能であれば、この配線層をシールド配線形成用に利用してもよい。
【０１５６】
また、シールド配線は、各サブデコード素子群の間の全ての分離領域の間に配置する必要はなく、Ｙ方向に沿って１つまたは複数の分離領域ごとにシールド配線が配置されても良い。また、Ｘ方向の沿ったシールド配線が配置されていても良い。上層配線からの電界を緩和することができればよい。
【０１５７】
以上のように、この発明の実施の形態３に従えば、サブデコーダ素子群の間の分離領域上に、固定電位にバイアスされたシールド配線を配置しており、実施の形態２の効果に加えて、分離領域における寄生ＭＯＳが生成されるのを抑制でき、微細化時においても、寄生ＭＯＳの影響をより抑制できる。
【０１５８】
［実施の形態４］
図１７は、この発明の実施の形態４に従うサブデコーダ回路のサブデコーダ素子の配置を概略的に示す図である。この図１７に示すサブデコーダ回路においては、２つのサブデコーダ素子群ＳＤＧＡおよびＳＤＧＢを示す。サブデコーダ素子群ＳＤＧＡおよびＳＤＧＢそれぞれにおいて、２つのサブデコーダ素子が形成される活性領域ＡＲＧが設けられる。この活性領域ＡＲＧは、ハイ側ソース信号（ＢＢ０Ｈ）を受ける不純物領域ＩＰＲ２０とワード線（ＷＢ０）に結合される不純物領域ＩＰＲ２２と、ロー側ソース信号Ｂ０Ｌを受ける不純物領域ＩＰＲ２４と、別の対応のワード線（ＷＢ１）に結合される不純物領域ＩＰＲ２６と、別のワード線に対応するハイ側ソース信号（ＢＢ１Ｈ）を受ける不純物領域ＩＰＲ２８を含む。
【０１５９】
不純物領域ＩＰＲ２２およびＩＰＲ２６の両側に、ゲート電極ＴＧ２０、ＴＧ２２、ＴＧ２４およびＴＧ２６がそれぞれ配置される。ゲート電極ＴＧ２０およびＴＧ２２は、そのゲートコンタクトＧＮＴ２０およびＧＮＴ２２が、Ｙ方向において対向する端部に設けられる。ゲートコンタクトＧＮＴ２２は、サブデコーダ素子群ＳＤＧＢにおいては、ロー側ゲート信号（Ｇ１Ｌ）が与えられ、ゲートコンタクトＧＮＴ２０には、ハイ側ゲート信号Ｇ１Ｈが与えられる。サブデコーダ素子群ＳＤＧＡにおいては、ゲートコンタクトＧＮＴ２０には、ハイ側ゲート信号Ｇ０Ｈが与えられ、ゲートコンタクトＧＮＴ２２には、ロー側ゲート信号Ｇ０Ｌが与えられる。
【０１６０】
サブデコーダ素子群ＳＤＧＡおよびＳＤＧＢにおいては、１つのサブデコーダ素子分Ｘ方向にずれて配置される。レイアウトの反転は、これらのサブデコーダ素子群ＳＤＧＡおよびＳＤＧＢにおいては行なわれていない。
【０１６１】
サブデコーダ素子群ＳＤＧＡにおいては、活性領域ＡＲＧのＸ方向の両端の不純物領域ＩＰＲ２０、ＩＰＲ２８に、ハイ側ソース信号ＢＡ０Ｈ−ＢＡ４Ｈがそれぞれ与えられ、ゲート信号Ｇ０ＬおよびＧ０Ｈに従ってワード線ＷＡ０−ＷＡ３を選択的に選択状態へ駆動する。
【０１６２】
サブデコーダ素子群ＳＤＧＢにおいては、ゲート信号Ｇ１ＨおよびＧ１Ｌとハイ側ソース信号ＢＢ０Ｈ−ＢＢ３Ｈとに従って、ワード線ＷＢ０−ＷＢ３を選択的に選択状態へ駆動する。
【０１６３】
この図１７に示す配置において、活性領域ＡＲＧが直線的に形成されており、Ｙ方向におけるレイアウト面積を低減することができる。また、活性領域ＡＲＧの配置に従って、ゲート電極ＴＧ２０、ＴＧ２２、ＴＧ２４およびＴＧ２６は、それぞれＹ方向において整列して配置されており、また、ソースコンタクトが形成される不純物領域ＩＰＲ２４についても、Ｙ方向に沿って整列して配置され（３列以上サブデコーダ素子群が配列される場合）、高密度に、サブデコーダ素子を配置することができる。
【０１６４】
また、ゲートコンタクトをサブデコーダ素子のＹ方向の対向する端部に配置することにより、ゲート信号配線により、サブデコーダ素子を配置する領域を規定することができ、また、ゲート信号の配線レイアウトも簡略化される。
【０１６５】
その直線的な矩形形状の活性領域ＡＲＧを利用する場合においても、トランジスタ素子の耐圧、および電流駆動力（チャネル幅とチャネル長の比）を確保することができれば、最小限のレイアウトで、サブデコーダ素子を配置することができる。
【０１６６】
この図１７に示す配置においても、ウェル電圧、低電位のソース信号を−１Ｖ以下に設定することにより、サブデコーダ素子群のチャネル活性領域間の寄生ＭＯＳのリークを抑制でき、また同じサブデコーダ素子群におけるＹ方向に沿って隣接する活性領域の間隔を、ほぼ０．３μｍまで低減することができる。また、同様に、Ｘ方向についても、図１７に示すように、隣接する活性領域間の距離ＬＣを、０．３μｍにまで低減することができる。
【０１６７】
また、この図１７に示すサブデコーダ素子の配置においても、実施の形態３と同様、高電圧が印加されるゲート電極に最隣接のゲート電極（Ｘ方向において隣接するゲート）には、−１Ｖが供給され、書込時に高電圧が印加されるゲート電極が隣接する（Ｙ方向において）状態を防止でき、分離領域における寄生ＭＯＳによるリークを抑制することができる。
【０１６８】
図１７に示すサブデコーダ回路において、サブデコーダ素子群は、先の実施の形態３と同様、Ｙ方向において４列またはそれ以上配置されてもよい。
【０１６９】
また、図１７に示す構成においては、ロー側ソース信号Ｇ０Ｌを受ける不純物領域ＩＰＲ２４は、それぞれ２つのトランジスタ素子の領域分確保されている（コンタクトが２つ設けられている）。しかしながら、この不純物領域ＩＰＲ２４は、隣接する第２のＭＯＳトランジスタにより共有する場合、１つのトランジスタ素子の不純物領域の面積にまで低減することができ、よりサブデコーダ素子のレイアウト面積を低減することができる。
【０１７０】
したがって、この配置の場合、ハイ側ゲート信号ＧｉＨとロー側ゲート信号Ｇ（ｉ＋１）Ｌが隣接するように配置することにより、高電圧が印加されるゲート電極に再隣接するゲート電極に高電圧が印加される状態が防止され（−１Ｖが印加される）、寄生ＭＯＳによるリークを抑制することができる。
【０１７１】
なお、図１７に示すレイアウトにおいては、サブデコーダ素子群ＳＤＧＡおよびＳＤＧＢにおいて活性領域ＡＲＧのレイアウトとしては、１サブデコーダ素子分Ｘ方向にずらして配置されるだけである（実施の形態３のようなレイアウトの反転操作は行なわれていない）。しかしながら、実施の形態４においても、活性領域ＡＲＧが、サブデコーダ素子群ＳＤＧＡおよびＳＤＧＢにおいて、１サブデコーダ素子群ずらし、かつトランジスタのレイアウトを反転させる操作を行なったレイアウトが用いられてもよい。この場合、サブデコーダ素子群におけるゲート信号において、ハイ側ゲート信号Ｇ０ＨおよびＧ１Ｈを隣接して配置する。それにより、Ｙ方向において隣接するゲート電極には、一方にハイ側ゲート信号が印加され、他方には、ロー側ゲート信号が印加される状態となり、確実に寄生ＭＯＳの発生を抑制することができる。
【０１７２】
また、図１７に示す配置において、先の実施の形態３と同様、サブデコーダ素子群ＳＤＧＡおよびＳＤＧＢの間の分離領域上に、シールド配線が配置されてもよい。このシールド配線を配置することにより、より確実に、寄生ＭＯＳを回避することができる。
【０１７３】
以上のように、この発明の実施の形態４に従えば、活性領域を直線状に配置し、隣接サブデコーダ群における隣接ゲート電極には、ともに高電圧が印加される状態が生じるのを回避しており、寄生ＭＯＳの発生を抑制して、サブデコーダ素子を微細化することができる。
【０１７４】
［実施の形態５］
図１８は、この発明の実施の形態５に従うサブデコーダ素子の構成の電気的等価回路を示す図である。図１８において、サブデコーダ素子ＳＤは、２つのＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２で構成される。ＭＯＳトランジスタＰＱ１のソース端子に、ソース信号ＢｉＨが与えられ、ＭＯＳトランジスタＰＱ２のソースに、ロー側ソース信号ＢｉＬが与えられる。これらのＭＯＳトランジスタＰＱ１およびＰＱ２のドレインは、ワード線ＷＬ１に接続される。また、これらのＭＯＳトランジスタＰＱ１およびＰＱ２のゲートには、ゲート信号ＺＧｉＨおよびＺＧｉＬが与えられる。
【０１７５】
これらのＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２は、実施の形態１から４と同様、同一のゲート絶縁膜厚の高電圧トランジスタで構成される。
【０１７６】
図１８に示すように、サブデコーダ素子ＳＤが、ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２で構成される場合、ウェル領域としては、Ｐウェルではなく、Ｎウェルが用いられる。このＮウェル領域のウェル電圧ＷＥＬＬＮは、そのサブデコーダ素子のトランジスタのソース電位よりも高い電圧レベルに維持する。これにより、分離領域下部の不純物量濃度を高くすることなく、バックゲートバイアス効果により寄生ＭＯＳが形成されるのを抑制する。
【０１７７】
寄生ＭＯＳが、Ｎウェル表面に形成されるのは、負の高電圧が、サブデコーダ素子のトランジスタのゲートに印加される場合である。したがって、消去モード時、たとえば−１８Ｖがワード線ＷＬに伝達される場合、ソース信号ＢｉＨが−１８Ｖ、ソース信号ＢｉＬは接地電圧レベルに固定された場合、ゲート電圧ＺＧｉＨが−２０Ｖ以下（たとえば−２１Ｖ）に設定され、ゲート信号ＺＧｉＬがたとえば１Ｖに設定される。このとき、ウェル電圧ＷＥＬＬＮを、高電位のソース電位よりも高い電圧レベル（たとえば１．５Ｖから２Ｖ）に設定する。それにより、分離領域下部に反転層が形成されるのを抑制し、寄生ＭＯＳが生成されるのを抑制することができる。
【０１７８】
正の高電圧をワード線ＷＬに伝達する場合、すなわち書込モード時、ソース信号ＢｉＨが１６Ｖに設定された場合、ソース信号ＢｉＬは接地電圧レベルに維持され、ゲート信号ＺＧｉＨが接地電圧、ゲート信号ＺＧｉＬが１６Ｖよりも少し高い電圧レベル（たとえば１７Ｖ）に設定される。この場合には、ウェル電圧ＷＥＬＬＮは、高いソース電位（１６Ｖ）よりも高いたとえば１６．５Ｖまたは１７Ｖ程度の電圧に設定される。
【０１７９】
読出モード時において、ワード線ＷＬに、３Ｖが伝達される場合、ゲート電圧ＺＧｉＨを接地電圧として、３Ｖレベルのソース信号ＢｉＨを伝達し、ゲート信号ＺＧｉＬを３Ｖまたは４Ｖの電圧レベルに設定する。この場合、ウェル電圧ＷＥＬＬＮは、高電位のソース電位よりも高い電圧レベル（たとえば３．５Ｖまたは４Ｖ）に設定される。
【０１８０】
これらのＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２をサブデコーダ素子の構成要素として利用する場合、ＮチャネルＭＯＳトランジスタを利用する場合よりも、電流駆動力を考慮すると、素子面積が少し大きくなる。しかしながら、このＰチャネルＭＯＳトランジスタをサブデコーダ素子として利用する場合においても、前述の実施の形態１から４において説明したレイアウトを利用することにより、同様、微細化時においても、分離領域における寄生ＭＯＳを介してのリークを抑制でき、小占有面積のサブデコーダ素子を実現することができる。
【産業上の利用可能性】
【０１８１】
この発明は、アシストゲートを利用するＡＧ−ＡＮＤ型フラッシュメモリに適用することにより、高電圧（絶対値の高い電圧）を利用する環境においても、サブデコーダ素子におけるリーク電流を抑制でき、小占有面積かつ低消費電流の不揮発性半導体記憶装置を実現することができる。
【０１８２】
しかしながら、この不揮発性半導体記憶装置としては、アシストゲートを利用するＡＧ−ＡＮＤ型フラッシュメモリに限定されず、本発明をゲート信号とソース信号の組合わせによりワード線を駆動する階層デコード構成を有する不揮発性半導体記憶装置に適用することにより、サブデコーダ回路の素子の特性を劣化させることなく、レイアウト面積を低減することができる。
【０１８３】
また、この不揮発性半導体記憶装置は、チップ単体の記憶装置であってもよく、また、他のプロセッサなどのロジックと同一半導体基板上に集積化される記憶装置であってもよい。
【図面の簡単な説明】
【０１８４】
【図１】この発明に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示す不揮発性半導体記憶装置の１つのメモリブロックの構成をより具体的に示す図である。
【図３】図２に示すメモリサブアレイにおけるメモリセルの電極的等価回路を示す図である。
【図４】図３に示すメモリセルの断面構造を概略的に示す図である。
【図５】図３に示すメモリセルの書込動作時の印加電圧を示す図である。
【図６】図３に示すメモリセルに対する消去動作時の印加電圧を示す図である。
【図７】図３に示すメモリセルに対する読出動作を行なう際の印加電圧を示す図である。
【図８】この発明の実施の形態１に従うサブデコーダ回路のサブデコーダ素子のレイアウトを概略的に示す図である。
【図９】図８に示す線９Ａ−９Ａに沿った断面構造を概略的に示す図である。
【図１０】図８に示す線１０Ａ−１０Ａに沿った断面構造を概略的に示す図である。
【図１１】この発明の実施の形態１の変更例に従うサブデコーダ回路のサブデコーダ素子のレイアウトを概略的に示す図である。
【図１２】この発明の実施の形態１におけるサブデコーダに対する電圧を発生する部分の構成を概略的に示す図である。
【図１３】この発明の実施の形態２に従うサブデコーダ回路のサブデコーダ素子のレイアウトを概略的に示す図である。
【図１４】図１３に示すサブデコーダ素子の配置の電気的等価回路を示す図である。
【図１５】この発明の実施の形態３に従うサブデコーダ回路のサブデコーダ素子の配置を概略的に示す図である。
【図１６】図１５に示すシールド配線部の断面構造を概略的に示す図である。
【図１７】この発明の実施の形態４に従うサブデコーダ回路のサブデコーダ素子のレイアウトを概略的に示す図である。
【図１８】この発明の実施の形態５に従うサブデコーダ素子の構成の電気的等価回路を示す図である。
【符号の説明】
【０１８５】
１ａ，１ｂ  メモリアレイ、４ａ，４ｂ，４  ブロックアシストゲートデコーダ、６ａａ，６ａｏ，６ｂｅ，６ｂｏ，６  サブデコーダ、７ａ，７ｂ，７  ウェルデコーダ、ＡＲ，ＡＲＲ，ＡＲＧ  活性領域、ＧＡ１，ＧＡ２，ＧＢ１，ＧＢ２  ゲート電極、ＳＮＡ１，ＳＮＡ２，ＳＮＢ１，ＳＮＢ２  （ソース）不純物領域、ＤＮＡ，ＤＮＢ  （ドレイン）不純物領域、ＩＰ０−ＩＰ４  不純物領域、ＴＧ０−ＴＧ３  ゲート電極、ＧＮＴ０，ＧＮＴ１  ゲートコンタクト、ＣＮＴＳ  ソースコンタクト、Ｎ１  第１のＮチャネルＭＯＳトランジスタ、Ｎ２  第２のＮチャネルＭＯＳトランジスタ、ＰＧ０−ＰＧ２  シールド配線、ＩＰＲ２０，ＩＰＲ２２，ＩＰＲ２４，ＩＰＲ２６，ＩＰＲ２８  不純物領域、ＴＧ２０，ＴＧ２２，ＴＧ２４，ＴＧ２６  ゲート電極、ＧＮＴ２０，ＧＮＴ２２  ゲートコンタクト、ＰＱ１，ＰＱ２  ＰチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2007207380.tif 000019
【図１８】
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