(57)【要約】【課題】  マルチウェルトランジスタを使用したチャージポンプ回路において、マルチウェルトランジスタに構造上形成される寄生トランジスタに流れるリーク電流を低減し、所望の出力電圧を良好に得ることができるチャージポンプ回路を提供する。【解決手段】  ポンピング期間に入力端ＶＣＰに入力した入力クロックの立上りまたは立下りに応じて、出力端ＶＣＭの電圧を基準電圧以上に昇圧または基準電圧以下に降圧するフライコンデンサＦＣと、リセット期間中にオンして、フライコンデンサＦＣの出力端ＶＣＭの電圧を基準電圧にリセットするリセットトランジスタＴＷＮ３と、ポンピング期間中にオンして昇圧または降圧されたフライコンデンサＦＣの出力端ＶＣＭの電圧を出力ノードＶｏｕｔに出力する転送トランジスタＴＷＮ４と、を備えるポンピング回路であって、出力ノードＶｏｕｔの電圧に応じて入力クロックの振幅が制御される。【選択図】        図１
2007116876.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧と出力ノードの間に複数のＭＯＳＦＥＴを直列に接続し、前記基準電圧を昇圧または降圧した出力電圧を前記出力ノードから出力可能に構成されたポンピング回路であって、
連続する２つの前記ＭＯＳＦＥＴの接続点を出力端とするフライコンデンサの入力端に入力する入力クロックの振幅が、前記出力端から前記出力ノードまでの任意のノードにおける電圧で規定される参照電圧に応じて制御されることを特徴とするポンピング回路。
【請求項２】
入力クロックの１周期の内の一部のポンピング期間に入力端に入力した前記入力クロックの立上りまたは立下りに応じて、出力端の電圧を基準電圧以上に昇圧または前記基準電圧以下に降圧するフライコンデンサを内蔵或いは外付け可能に構成され、
前記入力クロックの１周期の内の残りの前記ポンピング期間でないリセット期間中にオンして、前記フライコンデンサの出力端の電圧を前記基準電圧にリセットするリセットトランジスタと、
前記ポンピング期間中にオンして昇圧または降圧された前記フライコンデンサの出力端の電圧を出力ノードに出力する転送トランジスタと、を備えてなるポンピング回路であって、
前記出力ノードの電圧で規定される参照電圧に応じて前記入力クロックの振幅が制御されることを特徴とするポンピング回路。
【請求項３】
入力クロックの１周期の内の一部のポンピング期間に入力端に入力した前記入力クロックの立上りまたは立下りに応じて、出力端の電圧を基準電圧以上に昇圧または前記基準電圧以下に降圧するフライコンデンサを内蔵或いは外付け可能に構成され、
前記入力クロックの１周期の内の残りの前記ポンピング期間でないリセット期間中にオンして、前記フライコンデンサの出力端の電圧を前記基準電圧にリセットするリセットトランジスタと、
前記ポンピング期間中にオンして昇圧または降圧された前記フライコンデンサの出力端の電圧を出力ノードに出力する転送トランジスタと、を備えてなるポンピング回路であって、
前記ポンピング期間中における前記フライコンデンサの出力端の電圧で規定される参照電圧に応じて前記入力クロックの振幅が制御されることを特徴とするポンピング回路。
【請求項４】
前記参照電圧と前記基準電圧との電圧差が大きくなるにつれて、前記入力クロックの振幅が大きくなることを特徴とする請求項１〜３の何れか１項に記載のポンピング回路。
【請求項５】
前記入力クロックを駆動するインバータ回路を備え、前記インバータ回路に入力する入力信号の周波数が前記参照電圧に応じて制御されることを特徴とする請求項１〜４の何れか１項に記載のポンピング回路。
【請求項６】
前記入力クロックを駆動するインバータ回路を備え、前記インバータ回路に入力する入力信号の周波数が前記参照電圧に応じて制御され、前記インバータ回路の入力と前記転送トランジスタのゲート入力が同じ信号であることを特徴とする請求項２または３に記載のポンピング回路。
【請求項７】
前記参照電圧と前記基準電圧との電圧差が大きくなるにつれて、前記入力信号の周波数が遅くなることを特徴とする請求項５または６に記載のポンピング回路。
【請求項８】
前記基準電圧が正電圧の電源電圧であって、前記出力ノードに前記基準電圧より昇圧された電圧が出力されることを特徴とする請求項１〜７に記載のポンピング回路。
【請求項９】
前記基準電圧が接地電圧であって、前記出力ノードに前記基準電圧より降圧された負電圧が出力されることを特徴とする請求項１〜７に記載のポンピング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリプルウェル以上のマルチウェルトランジスタを用いたチャージポンプ方式による昇圧、降圧または昇降圧回路に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置や液晶ディスプレイでは、電源電圧より高い電圧や基準電圧（接地電圧）よりも低い負電圧が必要とされる。近年、システムの小型化や部品点数の削減などの要求から、半導体回路装置内でこれらの高電圧、負電圧を発生する回路の搭載が望まれている。
【０００３】
これを実現するための一般的な回路として、チャージポンプ方式の昇圧/降圧回路がある。以下、図５から図７を用いてチャージポンプ方式負電圧発生回路の一般的な動作について説明する。
【０００４】
ここで、図５は、チャージポンプ方式負電圧発生回路（負電圧発生回路）の概略構成を示しており、図６は、負電圧チャージポンプ回路２の構造断面図を示している。図５に示すように、従来のチャージポンプ方式負電圧発生回路は、負電圧チャージポンプ回路２、昇降圧クロック発生回路３、及び、昇降圧制御信号生成回路４を備えて構成される。負電圧チャージポンプ回路２は、昇降圧制御信号に基づいて負電圧を生成する。より具体的には、負電圧チャージポンプ回路２は、昇降圧制御信号生成回路４から入力された制御信号ＳｉｇＡ、ＳｉｇＢによりフライコンデンサＦＣへの充電、及び負電圧への極性変更、及びＶｏｕｔ端子への負電圧の出力を行う。昇降圧制御信号生成回路４は、昇降圧クロック発生回路３にて生成されたクロックに同期して昇降圧制御信号、ここでは、位相が異なる制御信号ＳｉｇＡ、ＳｉｇＢを生成する。
【０００５】
図７は、チャージポンプ方式負電圧発生回路の一般的な動作原理を示すためのタイミングチャートである。図７に示すように、Ｔ１までの期間は初期状態であり、フライコンデンサＦＣは放電状態にあり、入力端ＶＣＰと出力端ＶＣＭの電圧はどちらも０Ｖとなっている。
【０００６】
Ｔ１のタイミングでは、制御信号ＳｉｇＡが低レベル（接地電圧レベル）となり、ＰチャネルトランジスタＴＰ１がオンとなる。そして、同時に制御信号ＳｉｇＢが高レベル（電源電圧レベル）となるため、トリプルウェルＮチャネルトランジスタＴＷＮ３がオンする。これにより、入力端ＶＣＰに電源電圧Ｖｃｃ（この例では５Ｖ）が与えられ、出力端ＶＣＭに接地電圧（０Ｖ）が与えられる。その後、Ｔ１からＴ２までの期間に、フライコンデンサＦＣが充電され、入力端ＶＣＰと出力端ＶＣＭの電圧差は５Ｖとなる。
【０００７】
Ｔ２のタイミングでは、制御信号が反転し、制御信号ＳｉｇＡが高レベル、制御信号ＳｉｇＢが低レベルとなる。制御信号ＳｉｇＡによりＮチャネルトランジスタＴＮ２がオンになると同時に、制御信号ＳｉｇＢによりトリプルウェルＮチャネルトランジスタＴＷＮ３がオフとなる。これにより入力端ＶＣＰがＧＮＤ電圧（０Ｖ）になり、５Ｖの電圧差がある出力端ＶＣＭの電圧は−５Ｖとなる。また、これらの動作と同時に制御信号ＳｉｇＡによりトリプルウェルＮチャネルトランジスタＴＷＮ４がオンし、出力端ＶＣＭの電圧−５Ｖを出力ノードＶｏｕｔに出力する。制御信号１周期における出力ノードＶｏｕｔの電圧変位は、初期電圧から−５Ｖまでの電圧変位に対してフライコンデンサＦＣの容量と出力ノードＶｏｕｔの負荷容量の比に比例した電圧となる。これを繰り返すことで、出力ノードＶｏｕｔの電圧は徐々に−５Ｖに近づく（図７のＶＣＭ波形の実線部参照）。
【０００８】
従来技術に係るチャージポンプ方式の昇圧/降圧回路として、４つのＭＯＳＦＥＴを直列に接続し各接続点の容量素子を介してクロック信号を入力することにより降圧特性を向上させた負電圧チャージポンプ方式回路がある（例えば、特許文献１参照）。その構成回路図を図８に、構造断面図を図９に、動作波形を図１０に示している。
【０００９】
【特許文献１】特開平１１−２６５５９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、図５の回路では、トリプルウェルＮチャネルトランジスタＴＷＮ３、ＴＷＮ４を使用しているため、図６に示すように、トリプルウェルＮチャネルトランジスタＴＷＮ３、ＴＷＮ４には、その物理的構造により寄生トランジスタＰ−ＴＮ１、Ｐ−ＴＮ２及びＰ−ＴＮ３が形成される。Ｔ２のタイミングでは出力端ＶＣＭが−５ＶであるためＮ拡散１１の電圧が−５Ｖとなり、出力ノードＶｏｕｔが０Ｖであるため、Ｐ拡散１２とＰウェル６の電圧が０Ｖになる。このとき、Ｐ拡散１２とＰウェル６の電圧よりＮ拡散１１の電圧が低い為、ＰチャネルからＮチャネルへの順方向電流Ｉｂ１、Ｉｂ２及びＩｂ３が流れる。そして、電流Ｉｂ１、Ｉｂ２及びＩｂ３が夫々の寄生トランジスタのベース電流となり、寄生トランジスタＰ−ＴＮ１、Ｐ−ＴＮ２及びＰ−ＴＮ３がオンすることでリーク電流Ｉ１、Ｉ２及びＩ３が流れる。これにより、本来は、フライコンデンサＦＣに充電された電圧がＶｏｕｔに出力されるべきところ、Ｉ１、Ｉ２及びＩ３による電源電圧Ｖｃｃまたは接地電圧ＧＮＤからのリーク電流によりフライコンデンサＦＣが放電され、出力ノードＶｏｕｔには僅かな電圧しか出力されなかったり、回路によっては全く出力されない場合もあるという問題があった。（図７のＶＣＭ及びＶｏｕｔ波形の破線部参照）
【００１１】
また、上記特許文献１（図８〜図１０）の場合にも、図９に示す寄生トランジスタＰ−ＴＮ４、Ｐ−ＴＮ５により、図５の従来技術に係るチャージポンプ方式負電圧発生回路と同じように、リーク電流Ｉ４及びＩ５が発生するという問題がある。（図１０のＶＡ１及びＶＡ２波形の破線部参照）
【００１２】
このように、トリプルウェルトランジスタを使用したチャージポンプ回路では、寄生トランジスタの不必要な動作により、出力電圧の立ち上がりが遅くなったり、あるいは所望の電圧が出力されない虞がある。更に、従来のチャージポンプ回路では、所望の電圧を得ることができた場合でも、フライコンデンサＦＣに充電された電圧が寄生トランジスタにより放電されることにより、余分な電力が必要となり、消費電流が増大する大きな要因となっていた。
【００１３】
尚、上述した問題を解決するためには、従来のチャージポンプ回路において、トリプルウェルトランジスタのレイアウトを変更し寄生トランジスタが構成されないようにすれば良いとも考えられるが、その物理的構造から、原理上、寄生トランジスタが構成されないようにトリプルウェルトランジスタを形成することはできない。
【００１４】
本発明は上記の問題に鑑みてなされたものであり、その目的は、マルチウェルトランジスタを使用したチャージポンプ回路において、マルチウェルトランジスタに構造上形成される寄生トランジスタに流れるリーク電流を低減し、所望の出力電圧を良好に得ることができるチャージポンプ回路を提供する点にある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係るポンピング回路は、基準電圧と出力ノードの間に複数のＭＯＳＦＥＴを直列に接続し、前記基準電圧を昇圧または降圧した出力電圧を前記出力ノードから出力可能に構成されたポンピング回路であって、連続する２つの前記ＭＯＳＦＥＴの接続点を出力端とするフライコンデンサの入力端に入力する入力クロックの振幅が、前記出力端から前記出力ノードまでの任意のノードにおける電圧で規定される参照電圧に応じて制御されることを第１の特徴とする。
【００１６】
上記目的を達成するための本発明に係るポンピング回路は、入力クロックの１周期の内の一部のポンピング期間に入力端に入力した前記入力クロックの立上りまたは立下りに応じて、出力端の電圧を基準電圧以上に昇圧または前記基準電圧以下に降圧するフライコンデンサを内蔵或いは外付け可能に構成され、前記入力クロックの１周期の内の残りの前記ポンピング期間でないリセット期間中にオンして、前記フライコンデンサの出力端の電圧を前記基準電圧にリセットするリセットトランジスタと、前記ポンピング期間中にオンして昇圧または降圧された前記フライコンデンサの出力端の電圧を出力ノードに出力する転送トランジスタと、を備えてなるポンピング回路であって、前記出力ノードの電圧で規定される参照電圧に応じて前記入力クロックの振幅が制御されることを第２の特徴とする。
【００１７】
上記目的を達成するための本発明に係るポンピング回路は、入力クロックの１周期の内の一部のポンピング期間に入力端に入力した前記入力クロックの立上りまたは立下りに応じて、出力端の電圧を基準電圧以上に昇圧または前記基準電圧以下に降圧するフライコンデンサを内蔵或いは外付け可能に構成され、前記入力クロックの１周期の内の残りの前記ポンピング期間でないリセット期間中にオンして、前記フライコンデンサの出力端の電圧を前記基準電圧にリセットするリセットトランジスタと、前記ポンピング期間中にオンして昇圧または降圧された前記フライコンデンサの出力端の電圧を出力ノードに出力する転送トランジスタと、を備えてなるポンピング回路であって、前記ポンピング期間中における前記フライコンデンサの出力端の電圧で規定される参照電圧に応じて前記入力クロックの振幅が制御されることを第３の特徴とする。
【００１８】
上記何れかの特徴の本発明に係るポンピング回路は、前記参照電圧と前記基準電圧との電圧差が大きくなるにつれて、前記入力クロックの振幅が大きくなることを第４の特徴とする。
【００１９】
上記何れかの特徴の本発明に係るポンピング回路は、前記入力クロックを駆動するインバータ回路を備え、前記インバータ回路に入力する入力信号の周波数が前記参照電圧に応じて制御されることを第５の特徴とする。
【００２０】
上記第２または第３の特徴の本発明に係るポンピング回路は、前記入力クロックを駆動するインバータ回路を備え、前記インバータ回路に入力する入力信号の周波数が前記参照電圧に応じて制御され、前記インバータ回路の入力と前記転送トランジスタのゲート入力が同じ信号であることを第６の特徴とする。
【００２１】
上記第５または第６の特徴の本発明に係るポンピング回路は、前記インバータ回路の入力と前記転送トランジスタのゲート入力が同じ信号であることを第７の特徴とする。
【００２２】
上記何れかの特徴の本発明に係るポンピング回路は、前記基準電圧が正電圧の電源電圧であって、前記出力ノードに前記基準電圧より昇圧された電圧が出力されることを第８の特徴とする。
【００２３】
上記第１〜第７の何れかの特徴の本発明に係るポンピング回路は、前記基準電圧が接地電圧であって、前記出力ノードに前記基準電圧より降圧された負電圧が出力されることを第９の特徴とする。
【発明の効果】
【００２４】
本発明によれば、マルチウェルトランジスタに構成される寄生トランジスタがオン動作するためにはベースとエミッタ間に閾値電圧Ｖｔｈの電圧差が必要であることを利用し、寄生トランジスタのベースとエミッタ間に閾値電圧Ｖｔｈの電圧差が発生しないように、出力ノードの電圧に応じて入力クロックの振幅を制御することで、寄生トランジスタをオンさせずにチャージポンプ動作を行うことができる。これによって、マルチウェルトランジスタの物理的構造により発生する寄生トランジスタでのリーク電流を、僅かな回路の追加で防止することが可能となり、省電力、高効率、且つ、昇降圧時間を短縮することができるチャージポンプ回路を実現することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明に係るポンピング回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。
【００２６】
本発明回路について図１〜図３を用いて説明する。尚、図５の従来の回路の構造との比較をわかりやすくする為、両回路の同一部分については記号や番号は同一とした。
【００２７】
先ず、本発明回路の構成について図１及び図２を基に説明する。本実施形態では、接地電圧を基準電圧として、その基準電圧より降圧された負電圧を出力する負電圧発生回路を例に説明する。ここで、図１は、本発明回路１の構成を示す概略構成図であり、図２は、図１に示す負電圧チャージポンプ回路２の構造断面図である。図１に示すように、本発明回路１は、負電圧チャージポンプ回路２、昇降圧クロック発生回路３、昇降圧制御信号生成回路４、及び、電圧検出回路５を備えて構成される。
【００２８】
昇降圧クロック発生回路３は、電圧検出回路５で検出された電圧に応じて、昇降圧制御信号生成回路４に出力する昇降圧クロックの周波数を設定する。ここでは、図２に示すマルチウェルトランジスタ（ＭＯＳＦＥＴ）に形成される寄生トランジスタがオンしないように、寄生トランジスタのベースとエミッタ間にＰＮ接合電位障壁に起因する閾値電圧Ｖｔｈ以上の電圧差が発生しないように、昇降圧クロックの周波数を設定する。更に、負電圧チャージポンプ回路２のフライコンデンサＦＣの充電電圧（フライコンデンサＦＣの入力クロックの振幅に相当）は一般的な時定数を用いて計算することが可能であり、電圧検出回路５の検出電圧に応じて昇降圧クロックの周波数を適当な値に設定することにより、充電電圧をコントロールすることができる。
【００２９】
昇降圧制御信号生成回路４は、昇降圧クロック発生回路３において生成されたクロックに同期して昇降圧制御信号ＳｉｇＡ、ＳｉｇＢを生成し、負電圧チャージポンプ回路２に入力する。ここでは、昇降圧制御信号生成回路４は、昇降圧クロック発生回路３から入力された昇降圧クロックに同期して、同じ振幅の位相が異なる制御信号ＳｉｇＡ、ＳｉｇＢを生成する。
【００３０】
負電圧チャージポンプ回路２は、昇降圧制御信号生成回路４から入力された制御信号ＳｉｇＡ、ＳｉｇＢに基づいてフライコンデンサＦＣの充電、及び負電圧への極性変更、及びＶｏｕｔ端子への電圧の出力を行う。より具体的には、フライコンデンサＦＣ、トリプルウェルＮチャネルトランジスタＴＷＮ３（リセットトランジスタに相当）、及び、トリプルウェルＮチャネルトランジスタＴＷＮ４（転送トランジスタに相当）を備えて構成されている。フライコンデンサＦＣは、入力クロックの１周期の内の一部のポンピング期間に、入力端ＶＣＰに入力した入力クロックの立上りに応じて、出力端ＶＣＭの電圧を基準電圧以下に降圧する。トリプルウェルＮチャネルトランジスタＴＷＮ３は、入力クロックの１周期の内の残りのポンピング期間でないリセット期間中にオンして、フライコンデンサＦＣの出力端ＶＣＭの電圧を基準電圧にリセットする。トリプルウェルＮチャネルトランジスタＴＷＮ４は、ポンピング期間中にオンして降圧されたフライコンデンサＦＣの出力端の電圧を出力ノードＶｏｕｔに出力する。本実施形態では、更に、入力クロックをドライブするＰチャネルトランジスタＴＰ１及びＮチャネルトランジスタＴＮ２からなるインバータ回路を備えており、インバータ回路の出力がフライコンデンサＦＣの入力端ＶＣＰに入力される。また、インバータ回路とトリプルウェルＮチャネルトランジスタＴＷＮ４には、同じ制御信号ＳｉｇＡが入力される構成となっている。
【００３１】
電圧検出回路５は、ここでは、出力ノードＶｏｕｔ（＝寄生トランジスタのベースであるＰ拡散）の電圧を検出し、出力ノードＶｏｕｔの電圧に応じた信号を昇降圧クロック発生回路３に出力する。
【００３２】
尚、本実施形態では、電圧検出回路５は、入力クロックの１周期の間に１回電圧を検出するように構成されている場合について説明するが、入力クロックの１周期の間に複数の電圧を検出する構成にすれば、より細かに制御を行うことができる。複数の電圧を検出する場合には、昇降圧クロック発生回路３を、検出された電圧の種類分、降圧クロック（昇圧クロック）の周波数を設定できるように構成する。
【００３３】
次に、図３を用いて本発明回路１の動作を説明する。ここで、図３は、本発明回路１における制御信号ＳｉｇＡ、ＳｉｇＢ、入力端ＶＣＰ、出力端ＶＣＭ、及び、出力ノードＶｏｕｔの各信号波形を示すタイミングチャートである。
【００３４】
図３において、Ｔ１までの期間は初期状態である。このとき、フライコンデンサＦＣは放電しており、入力端ＶＣＰと出力端ＶＣＭの電圧はどちらも０Ｖとなっている。
【００３５】
タイミングＴ１では、制御信号ＳｉｇＡが低レベル（接地電圧レベル、０Ｖ）となる。これにより、ＰチャネルトランジスタＴＰ１がオンとなり、入力端ＶＣＰに電源電圧Ｖｃｃ（この例では５Ｖ）が与えられる。このとき、制御信号ＳｉｇＢは高レベル（電源電圧レベル、ここでは５Ｖ）であるので、トリプルウェルＮチャネルトランジスタＴＷＮ３はオンとなっており、出力端ＶＣＭの電圧は、接地電圧ＧＮＤ（０Ｖ）となる。これによって、入力端ＶＣＰと出力端ＶＣＭの電圧差はＶｃｃ（５Ｖ）となる。
【００３６】
タイミングＴ１〜Ｔ１．８の期間、本発明回路１では、昇降圧制御信号生成回路４から出力されるクロック、即ち、制御信号ＳｉｇＡ、ＳｉｇＢの周波数が速く設定されている。これによってフライングコンデンサの充電時間が短くなり、充電電圧は５Ｖ以下となる。より具体的には、タイミングＴ１からＴ１．８までの期間では、制御信号ＳｉｇＡ、ＳｉｇＢの１周期の間におけるフライコンデンサＦＣの充電電圧（ＶＣＭの電圧）が、トリプルウェルＮチャネルトランジスタＴＷＮ３、ＴＷＮ４に形成される寄生トランジスタの閾値電圧Ｖｔｈ以下となるように、制御信号ＳｉｇＡ、ＳｉｇＢの周波数を設定している。出力ノードＶｏｕｔの初期の電圧は０Ｖであることから、出力ノードＶｏｕｔと出力端ＶＣＭの電圧差（寄生トランジスタのベース−エミッタ電圧）は閾値電圧Ｖｔｈ以下となり、寄生トランジスタはオンしないこととなる。このため、タイミングＴ１〜Ｔ１．８の間は不要な放電電流は流れない。
【００３７】
本実施形態の本発明回路１は、昇降圧クロック発生回路３が、電圧検出回路５が−Ｖｔｈを検出した後、昇降圧クロックの周波数を変更するように動作する。本実施形態では、図３に示すように、タイミングＴ１．８における出力ノードＶｏｕｔの電圧はほぼ−Ｖｔｈとなる。従って、本実施形態の本発明回路１は、タイミングＴ１．８以降、昇降圧クロックの周波数を変更するように動作する。
【００３８】
タイミングＴ１．８以降は、充電電圧をＶｔｈ×２とし、フライコンデンサＦＣへの充電時間を長くしている。これは、Ｔ１．８での出力ノードＶｏｕｔの電圧が−Ｖｔｈであることから、出力端ＶＣＭとの電圧差（寄生トランジスタのベース−エミッタ電圧）を寄生トランジスタがオンしない閾値電圧Ｖｔｈ以下となるように、出力端ＶＣＭの電圧を−Ｖｔｈ×２以下に設定するものである。このチャージポンプ動作を、出力ノードＶｏｕｔに−Ｖｔｈ×２の電圧が出力されるまで行なう。そして、出力ノードＶｏｕｔに−Ｖｃｃの電圧が出力されるまで、これらの動作を繰り返すことにより、不要なリーク電流が流れることなく出力ノードＶｏｕｔの電圧を−Ｖｃｃまで降圧させることができる。
【００３９】
〈別実施形態〉
以下、本発明回路１の別実施形態について説明する。
【００４０】
〈１〉上記実施形態では、出力ノードＶｏｕｔに応じて制御信号ＳｉｇＡ、ＳｉｇＢの周波数を制御することにより、フライコンデンサＦＣの入力クロックの振幅を制御したが、出力ノードＶｏｕｔに応じて入力クロックの振幅を直接制御するように構成しても良い。この場合は、出力ノードの電圧が基準電圧との電圧差が大きくなるにつれて、入力クロックの振幅が大きくなるように設定する。
【００４１】
〈２〉上記各実施形態では、図１に示すように、電圧検出回路５により出力ノードＶｏｕｔの電圧を検出したが、例えば、ポンピング期間の後半におけるフライコンデンサＦＣの出力端ＶＣＭの電圧を検出し、基準電圧と出力端ＶＣＭの電圧との電圧差に合わせてフライコンデンサＦＣの充電電圧を制御することにより、寄生トランジスタのベース−エミッタに相当する任意のノード間の電圧差を閾値電圧Ｖｔｈ以下にするように構成しても良い。これにより、図１の構成よりも、より能動的に充電電圧を制御でき、急速に降圧することが可能となる。
【００４２】
〈３〉また、上記各実施形態において、トリプルウェルＮチャネルトランジスタＴＷＮ３、ＴＷＮ４の１つ以上のノードをＶＣＯ回路に直接接続する構成にしても良い。この場合には、電圧検出回路５を使用しなくても昇降圧クロックの周波数を変更することが可能になる。
【００４３】
〈４〉上記各実施形態では、基準電圧を接地電圧として基準電圧より降圧された負電圧を出力する降圧回路である場合について説明したが、基準電圧を電源電圧として基準電圧より昇圧された正電圧を出力する昇圧回路であっても良いし、降圧回路と昇圧回路の両方を備えた昇降圧回路であっても構わない。昇圧回路の場合は、基準電圧がトリプルウェルＮチャネルトランジスタＴＷＮ３、ＴＷＮ４のゲート入力を駆動する周辺回路の電源電圧であって、出力ノードＶｏｕｔに基準電圧より昇圧された電圧が出力される。
【００４４】
〈５〉上記各実施形態では、図１に示すような負電圧チャージポンプ回路を使用する場合を例に説明したが、チャージポンプ回路は、図１の構成に限定されるものではなく、図４に示すように、基準電圧と出力電圧との間に複数のダイオード接続したＭＯＳＦＥＴを直列に接続する回路構成であっても良い。この場合、連続する２つのＭＯＳＦＥＴの間の接続点にフライコンデンサＦＣが夫々接続されるが、各フライコンデンサＦＣの入力端における入力クロックの振幅は夫々対応する出力端の電圧またはそれより出力ノード側のノードの電圧を参照電圧として、その参照電圧によって制御されるようにするのも好ましい。
【図面の簡単な説明】
【００４５】
【図１】本発明に係るポンピング回路の概略構成を示すブロック図
【図２】本発明に係るポンピング回路の負電圧チャージポンプ回路の構成を示す概略構成図
【図３】本発明に係るポンピング回路の動作を示す信号波形図
【図４】本発明に係るポンピング回路の他の概略構成を示すブロック図
【図５】従来技術に係るポンピング回路の概略構成を示すブロック図
【図６】従来技術に係るポンピング回路の負電圧チャージポンプ回路の構成を示す概略構成図
【図７】従来技術に係るポンピング回路の動作を示す信号波形図
【図８】従来技術に係るポンピング回路の概略構成を示すブロック図
【図９】従来技術に係るポンピング回路の負電圧チャージポンプ回路の構成を示す概略構成図
【図１０】従来技術に係るポンピング回路の動作を示す信号波形図
【符号の説明】
【００４６】
１        ：本発明に係るポンピング回路
２        ：負電圧チャージポンプ回路
３        ：昇降圧クロック発生回路
４        ：昇降圧制御信号生成回路
５        ：電圧検出回路
ＦＡ      ：入力クロック
ＦＢ      ：入力クロック
ＦＣ      ：フライコンデンサ
Ｐ−ＴＮ１：寄生トランジスタ
Ｐ−ＴＮ２：寄生トランジスタ
Ｐ−ＴＮ３：寄生トランジスタ
Ｐ−ＴＮ４：寄生トランジスタ
Ｐ−ＴＮ５：寄生トランジスタ
ＳｉｇＡ  ：制御信号
ＳｉｇＢ  ：制御信号
ＴＷＮ３  ：トリプルウェルＮチャネルトランジスタ
ＴＷＮ４  ：トリプルウェルＮチャネルトランジスタ
Ｖｃｃ    ：電源電圧
ＶＣＰ    ：入力端
ＶＣＭ    ：出力端
Ｖｏｕｔ  ：出力端子
ＧＮＤ    ：接地電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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