(57)【要約】【課題】メモリセルアレイ内の行を選択するための回路内のトランジスタのゲート絶縁膜がアンテナ効果によって破壊されることを防止することが可能な半導体集積回路を提供する。【解決手段】ワード線デコード回路５は、内部アドレス信号Ａ０〜Ａ３が供給される第１群の配線ＧＬ０と、内部アドレス信号Ａ４〜Ａ１１が供給される第２，第３群の配線ＧＬ１，ＧＬ２と、第４群の配線ＧＬ３と、第１〜第４群の配線よりも上層に形成され、第１群の配線と第４群の配線との間を接続する第５群の配線ＧＬ４と、第１〜第３群の配線の各群の１本ずつに接続され、ワード線ＷＬ０〜ＷＬ４７を活性化するワード線駆動回路ＷＬ４７と、第２〜第４群の配線の各群の１本ずつに接続され、ワード線ＷＬ４８を活性化するワード線駆動回路ＷＬ４８とを具備する。【選択図】図１
2007173523.tif 000002
【特許請求の範囲】
【請求項１】
所定の方向において第１〜第Ｊ行（Ｊは、自然数）に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの第１〜第Ｊ行に接続された第１〜第Ｊのワード線と、
外部回路から入力される複数ビットのアドレス信号をデコードして複数ビットの内部アドレス信号を出力するための第１の回路と、
前記内部アドレス信号に基づいて、前記第１〜第Ｊのワード線を活性化するための第２の回路と、
を具備する半導体集積回路であって、
前記第２の回路が、
前記所定の方向に沿って配置され、前記内部アドレス信号の上位ビットが前記第１の回路から供給される第１群の配線と、
前記所定の方向に沿って配置され、前記内部アドレス信号の前記上位ビット以外のビットが前記第１の回路から供給される第２〜第Ｍ群（Ｍは、２以上の自然数）の配線と、
前記所定の方向に沿って配置された第（Ｍ＋１）群の配線と、
前記第１群の配線と前記第（Ｍ＋１）群の配線との間を接続する１群の迂回配線であって、前記第１群の配線及び前記第（Ｍ＋１）群の配線よりも上層において前記所定の方向に沿って配置された前記１群の迂回配線と、
前記所定の方向に沿って配置され前記第１〜第Ｊのワード線を活性化するための第１〜第Ｊの第３の回路であって、前記第１〜第Ｊの第３の回路の内の第１〜第Ｌ（Ｌは、Ｊより小さい自然数）の第３の回路が、前記第１〜第Ｍ群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて前記第１〜第Ｊのワード線の内の第１〜第Ｌのワード線を活性化し、前記第１〜第Ｊの第３の回路の内の第（Ｌ＋１）〜第Ｊの第３の回路が、前記第２〜第（Ｍ＋１）群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて前記第１〜第Ｊのワード線の内の第（Ｌ＋１）〜第Ｊのワード線を活性化する前記第１〜第Ｊの第３の回路と、
を具備する、半導体集積回路。
【請求項２】
前記第１群の配線が、前記メモリセルアレイの第１〜第Ｌ行に応じた長さを有し、
前記第２〜第Ｍ群の配線が、前記メモリセルアレイの第１〜第Ｊ行に応じた長さを有し、
前記第（Ｍ＋１）群の配線が、前記メモリセルアレイの第（Ｌ＋１）〜第Ｊ行に応じた長さを有する、請求項１記載の半導体集積回路。
【請求項３】
Ｌ＝２Ｎ＋２Ｎ＋１であり、Ｌ＜Ｊ≦２Ｎ＋２である（Ｎは、自然数）、請求項１又は２記載の半導体集積回路。
【請求項４】
所定の方向において第１〜第Ｊ行（Ｊは、自然数）に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの第１〜第Ｊ行に接続された第１〜第Ｊのワード線と、
外部回路から入力される複数ビットのアドレス信号をデコードして複数ビットの内部アドレス信号を出力するための第１の回路と、
前記内部アドレス信号に基づいて、前記第１〜第Ｊのワード線を活性化するための第２の回路と、
を具備する半導体集積回路であって、
前記第２の回路が、
前記所定の方向に沿って配置され、前記内部アドレス信号の上位ビットが前記第１の回路から供給される第１群の配線と、
前記所定の方向に沿って配置され、前記内部アドレス信号の前記上位ビット以外のビットが前記第１の回路から供給される第２〜第Ｍ群（Ｍは、２以上の自然数）の配線と、
前記所定の方向に沿って配置された第（Ｍ＋１）群の配線と、
前記第１群の配線と前記第（Ｍ＋１）群の配線との間を接続する１群の迂回配線であって、前記第１群の配線及び前記第（Ｍ＋１）群の配線よりも上層において前記所定の方向に沿って配置された前記１群の迂回配線と、
前記所定の方向に沿って配置され前記第１〜第Ｊのワード線を活性化するための第１〜第Ｊの第３の回路であって、前記第１〜第Ｊの第３の回路の内の第１〜第Ｋ（Ｋは、Ｊより小さい自然数）の第３の回路が、前記第１〜第Ｍ群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて前記第１〜第Ｊのワード線の内の第１〜第Ｋのワード線を活性化し、前記第１〜第Ｊの第３の回路の内の第（Ｋ＋１）〜第Ｌ（Ｌは、Ｋより大きくＪより小さい自然数）の第３の回路が、前記第２〜第Ｍ群の配線及び前記１群の迂回配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて前記第１〜第Ｊのワード線の内の第（Ｋ＋１）〜第Ｌのワード線を活性化し、前記第１〜第Ｊの第３の回路の内の第（Ｌ＋１）〜第Ｊの第３の回路が、前記第２〜第（Ｍ＋１）群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて前記第１〜第Ｊのワード線の内の第（Ｌ＋１）〜第Ｊのワード線を活性化する前記第１〜第Ｊの第３の回路と、
を具備する、半導体集積回路。
【請求項５】
前記第１群の配線が、前記メモリセルアレイの第１〜第Ｋ行に応じた長さを有し、
前記第２〜第Ｍ群の配線が、前記メモリセルアレイの第１〜第Ｊ行に応じた長さを有し、
前記第（Ｍ＋１）群の配線が、前記メモリセルアレイの第（Ｌ＋１）〜第Ｊ行に応じた長さを有し、
前記１群の迂回配線が、前記メモリセルアレイの第（Ｋ＋１）〜第Ｌ行に応じた長さを有する、請求項４記載の半導体集積回路。
【請求項６】
Ｋ＝２Ｎであり、Ｌ＝Ｋ＋２Ｎ＋１であり、Ｌ＜Ｊ≦２Ｎ＋２である（Ｎは、自然数）、請求項４又は５記載の半導体集積回路。
【請求項７】
Ｊ＝Ｌ＋１である、請求項３又は６記載の半導体集積回路。
【請求項８】
前記１群の迂回配線と前記第１群の配線とを接続する第１群のコンタクト部の各々が、隣接するコンタクト部と前記所定の方向においてずれるように形成されているとともに、前記１群の迂回配線と前記第（Ｍ＋１）群の配線とを接続する第２群のコンタクト部の各々が、隣接するコンタクト部と前記所定の方向においてずれるように形成されている、請求項１〜７のいずれか１項に記載の半導体集積回路。
【請求項９】
前記第１の回路と前記第１群の配線との間を接続する複数の配線が、前記第１群の配線よりも上層に形成されている、請求項１〜８のいずれか１項に記載の半導体集積回路。
【請求項１０】
半導体集積回路を設計するためにコンピュータが実行する方法であって、
所定の方向において第１〜第Ｊ行（Ｊは、自然数）に配列された複数のメモリセルを含むメモリセルアレイを配置するステップ（ａ）と、
前記メモリセルアレイの第１〜第Ｊ行に接続された第１〜第Ｊのワード線を配置するステップ（ｂ）と、
外部回路から入力される複数ビットのアドレス信号をデコードして複数ビットの内部アドレス信号を出力するための第１の回路を配置するステップ（ｃ）と、
前記内部アドレス信号に基づいて、前記第１〜第Ｊのワード線を活性化するための第２の回路を配置するステップ（ｄ）と、
を具備し、
ステップ（ｄ）が、
前記内部アドレス信号の上位ビットが前記第１の回路から供給される第１群の配線を、前記所定の方向に沿って配置するステップ（ｄ１）と、
前記内部アドレス信号の前記上位ビット以外のビットが前記第１の回路から供給される第２〜第Ｍ群（Ｍは、２以上の自然数）の配線を、前記所定の方向に沿って配置するステップ（ｄ２）と、
第（Ｍ＋１）群の配線を、前記所定の方向に沿って配置するステップ（ｄ３）と、
前記第１群の配線と前記第（Ｍ＋１）群の配線との間を接続する１群の迂回配線を、前記第１群の配線及び前記第（Ｍ＋１）群の配線よりも上層において前記所定の方向に沿って配置するステップ（ｄ４）と、
前記第１〜第Ｊのワード線を活性化するための第１〜第Ｊの第３の回路であって、前記第１〜第Ｊの第３の回路の内の第１〜第Ｌ（Ｌは、Ｊより小さい自然数）の第３の回路が、前記第１〜第Ｍ群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて前記第１〜第Ｊのワード線の内の第１〜第Ｌのワード線を活性化し、前記第１〜第Ｊの第３の回路の内の第（Ｌ＋１）〜第Ｊの第３の回路が、前記第２〜第（Ｍ＋１）群の配線の各群の内の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて前記第１〜第Ｊのワード線の内の第（Ｌ＋１）〜第Ｊのワード線を活性化する前記第１〜第Ｊの第３の回路を、前記所定の方向に沿って配置するステップ（ｄ５）と、
を含む、半導体集積回路の設計方法。
【請求項１１】
半導体集積回路を設計するためにコンピュータが実行する方法であって、
所定の方向において第１〜第Ｊ行（Ｊは、自然数）に配列された複数のメモリセルを含むメモリセルアレイを配置するステップ（ａ）と、
前記メモリセルアレイの第１〜第Ｊ行に接続された第１〜第Ｊのワード線を配置するステップ（ｂ）と、
外部回路から入力される複数ビットのアドレス信号をデコードして複数ビットの内部アドレス信号を出力するための第１の回路を配置するステップ（ｃ）と、
前記内部アドレス信号に基づいて、前記第１〜第Ｊのワード線を活性化するための第２の回路を配置するステップ（ｄ）と、
を具備し、
ステップ（ｄ）が、
前記内部アドレス信号の上位ビットが前記第１の回路から供給される第１群の配線を、前記所定の方向に沿って配置するステップ（ｄ１）と、
前記内部アドレス信号の前記上位ビット以外のビットが前記第１の回路から供給される第２〜第Ｍ群（Ｍは、２以上の自然数）の配線を、前記所定の方向に沿って配置するステップ（ｄ２）と、
第（Ｍ＋１）群の配線を、前記所定の方向に沿って配置するステップ（ｄ３）と、
前記第１群の配線と前記第（Ｍ＋１）群の配線との間を接続する１群の迂回配線を、前記第１群の配線及び前記第（Ｍ＋１）群の配線よりも上層において前記所定の方向に沿って配置するステップ（ｄ４）と、
前記第１〜第Ｊのワード線を活性化するための第１〜第Ｊの第３の回路であって、前記第１〜第Ｊの第３の回路の内の第１〜第Ｋ（Ｋは、Ｊより小さい自然数）の第３の回路が、前記第１〜第Ｍ群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて前記第１〜第Ｊのワード線の内の第１〜第Ｋのワード線を活性化し、前記第１〜第Ｊの第３の回路の内の第（Ｋ＋１）〜第Ｌ（Ｌは、Ｋより大きくＪより小さい自然数）の第３の回路が、前記第２〜第Ｍ群の配線及び前記１群の迂回配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて前記第１〜第Ｊのワード線の内の第（Ｋ＋１）〜第Ｌのワード線を活性化し、前記第１〜第Ｊの第３の回路の内の第（Ｌ＋１）〜第Ｊの第３の回路が、前記第２〜第（Ｍ＋１）群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて前記第１〜第Ｊのワード線の内の第（Ｌ＋１）〜第Ｊのワード線を活性化する前記第１〜第Ｊの第３の回路を、前記所定の方向に沿って配置するステップ（ｄ５）と、
を含む、半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数行に配列された複数のメモリセルを含むメモリセルアレイを有する半導体集積回路及びその設計方法に関する。
【背景技術】
【０００２】
半導体集積回路の製造にあたっては、配線層や絶縁層を堆積させエッチングにより所定のパターンに形成するというプロセスが多用されており、エッチングの１つの典型としてプラズマエッチングが多用されている。ここで、配線層をプラズマエッチングによりエッチングして所定のパターンの配線を形成しようとしたとき、そのエッチングを行うときの最上位にある配線パターンに電荷が与えられる。その配線パターンがトランジスタのゲートにつながっていて、かつリークの経路が存在しない場合に、その与えられた電荷によって生じる異常電圧によりトランジスタのゲート絶縁膜が破壊されることがある。このような現象は、アンテナ効果と呼ばれている。
【０００３】
近年では、ＬＳＩ製造プロセスの微細化にともない、トランジスタのゲート絶縁膜が薄くなって絶縁破壊耐圧が低下し、アンテナ効果が発生しやすい傾向にある。このようなアンテナ効果を防止するために、アンテナ効果を招くおそれのある配線よりも上層に迂回配線を設けることが提案されている（例えば、下記特許文献１〜４参照）。
【０００４】
特許文献１には、１つのチップ内に、それぞれがトランジスタと配線とを含む複数の回路ブロックが組み込まれた半導体集積回路において、隣接する２つの回路ブロックに跨る配線が、各回路ブロックを構成するトランジスタに達する前に、各回路ブロック内で、少なくとも一旦、これら２つの回路ブロックで配線に使われている最上位の配線層、又はそれより上位の配線層を経由した配線であることを特徴とする半導体集積回路が掲載されている。
【０００５】
特許文献２には、１つのチップ内に、トランジスタと配線とを含む回路ブロックが複数組み込まれた半導体集積回路において、隣接する２つの回路ブロックに跨る配線を共有する該２つの回路ブロックのうちの一方の回路ブロック内の、該配線とサブストレートとの間にダイオードが配置されるとともに、該配線が、該一方の回路ブロックで配線に使われる最上位の配線層でもう一方の回路ブロックに接続された配線であることを特徴とする半導体集積回路が掲載されている。
【０００６】
特許文献３には、複数の集積回路ブロックを有し、ブロック間が配線で接続される半導体集積回路装置において、ブロックネットリスト中の端子に対して通常の端子ターゲットメタル層とは異なる少なくとも１つ上層の端子ターゲットメタルを備える端子セルを付加したことを特徴とする半導体集積回路装置が掲載されている。
【０００７】
特許文献４には、第１回路と、上記第１回路の後段に配置され、信号配線を介して上記第１回路に結合される第２回路とを含む半導体集積回路のレイアウト方法であって、上記第２回路における入力初段トランジスタのゲートの面積に対する上記信号配線の長さが所定の許容値を越えているか否かを判別する第１ステップと、上記第１ステップの判別において上記許容値を超えていると判断された信号配線における最上層を調べる第２ステップと、上記信号配線における上記許容値の範囲内の位置で、上記第２ステップで調べた最上層まで上記信号配線を迂回させる第３ステップと、を含むことを特徴とするレイアウト方法が掲載されている。
【０００８】
【特許文献１】特開２００３−１６３２７４号公報（第１頁、図１）
【特許文献２】特開２００４−２６６１０８号公報（第１頁、図１）
【特許文献３】特開２００２−１６４４３６号公報（第１頁、図１）
【特許文献４】特開２００３−０７８０１２号公報（第１頁、図１）
【０００９】
ところで、近年、少量多品種化、短納期化に対応するため、ＣＰＵ等の複数の回路ブロック（コア、ＩＰ（知的所有権（Intellectual Property）を語源とする）等と呼ばれることがある）を同一のチップ内に収めたシステムＬＳＩと呼ばれる半導体集積回路が広く用いられるようになってきている。システムＬＳＩにおいては、回路ブロックで必要なデータを格納するため、エンベデッドメモリと呼ばれるメモリ回路が回路ブロック内に搭載されることが多い。
【００１０】
汎用のメモリ回路の回路構成が固定的であるのに対し、エンベデッドメモリの回路構成は、搭載される回路ブロックのニーズに応じて定まる。そのため、エンベデッドメモリは、メモリコンパイラと呼ばれるプログラム（ソフトウェア）で設計（生成）されることが多い。また、汎用のメモリ回路のメモリセルの行数（一般には、ワード数に相当する）やメモリセルの列数（一般には、１ワード当たりのビット幅に相当する）が２Ｎ（Ｎは、自然数）であることが多いのに対し、エンベデッドメモリのメモリセルの行数や列数は２Ｎ（Ｎは、自然数）ではないことも多い。
【００１１】
図７は、従来のエンベデッドメモリの回路構成の例を示す図である。図７に示すように、このエンベデッドメモリは、Ｙ方向に４９行、Ｘ方向に３２列のマトリクス状に配列された（３２×４９）個のメモリセルを含むメモリセルアレイ５１を有している。メモリセルアレイ５１内のメモリセルの各列は、３２対のビット線ＢＬ１００，ＢＬ１００バー〜ＢＬ１３１，ＢＬ１３１バーに接続されている。また、メモリセルアレイ５１内のメモリセルの各行は、４９本のワード線ＷＬ１００〜ＷＬ１４８に接続されている。
【００１２】
ビット線ＢＬ１００，ＢＬ１００バー〜ＢＬ１３１，ＢＬ１３１バーは、センスアンプ回路５２に接続されており、センスアンプ回路５２は、Ｉ／Ｏ回路５３に接続されている。Ｉ／Ｏ回路５３は、コントロール回路５４の制御下で、外部回路から入力されるデータをセンスアンプ回路５２に出力し、また、センスアンプ回路５２から入力されるデータを外部回路に出力する。センスアンプ回路５２は、コントロール回路５４の制御下で、Ｉ／Ｏ回路５３から入力されるデータをメモリセルに書き込み、また、メモリセルから読み出したデータをＩ／Ｏ回路５３に出力する。
【００１３】
ワード線ＷＬ１００〜ＷＬ１４８は、ワード線デコード回路５５に接続されており、ワード線デコード回路５５は、アドレス入力回路５６に接続されている。アドレス入力回路５６は、コントロール回路５４の制御下で、外部回路から入力される６ビットのアドレス信号Ａ０〜Ａ５（ここでは、Ａ０がＭＳＢ、Ａ５がＬＳＢであるものとする）に基づいて、ワード線ＷＬ１００〜ＷＬ１４８の駆動をワード線デコード回路５５に行わせる。
【００１４】
ワード線デコード回路５５は、Ｙ方向に沿って配置された第１〜第３群の配線ＧＬ５０〜ＧＬ５２を有している。第１群の配線ＧＬ５０は、４本の配線Ｌ１００〜Ｌ１０３を、第２群の配線ＧＬ５１は、４本の配線Ｌ１０４〜Ｌ１０７を、第３群の配線ＧＬ５２は、４本の配線Ｌ１０８〜Ｌ１１１を、それぞれ含んでいる。ここでは、配線Ｌ１００〜Ｌ１１１は、第２メタル層の配線であるものとする。配線Ｌ１００とアドレス入力回路５６との間は配線Ｌ１４０で接続されている。ここでは、配線Ｌ１４０は、第１メタル層の配線であるものとする。
【００１５】
アドレス入力回路５６は、アドレス信号Ａ０〜Ａ５の中の上位２ビット（Ａ０及びＡ１）をデコードし、デコード結果としての４ビットの信号を第１群の配線ＧＬ５０（配線Ｌ１００〜Ｌ１０３）上に出力する。配線Ｌ１００〜Ｌ１０３上に出力される信号を内部アドレス信号ＩＡ０〜ＩＡ３とする。
【００１６】
また、アドレス入力回路５６は、アドレス信号Ａ０〜Ａ５の中の中位２ビット（Ａ２及びＡ３）をデコードし、デコード結果としての４ビットの信号を第２群の配線ＧＬ５１（配線Ｌ１０４〜Ｌ１０７）上に出力する。配線Ｌ１０４〜Ｌ１０７上に出力される信号を内部アドレス信号ＩＡ４〜ＩＡ７とする。
【００１７】
さらに、アドレス入力回路５６は、アドレス信号Ａ０〜Ａ５の中の下位２ビット（Ａ４及びＡ５）をデコードし、デコード結果としての４ビットの信号を第３群の配線ＧＬ５２（配線Ｌ１０８〜Ｌ１１１）上に出力する。配線Ｌ１０８〜Ｌ１１１上に出力される信号を内部アドレス信号ＩＡ８〜ＩＡ１１とする。
【００１８】
本従来例においては、アドレス入力回路５６は、図３の真理値表に示すように、アドレス信号Ａ０〜Ａ５をデコードして内部アドレス信号ＩＡ０〜ＩＡ１１を出力するものとする。
【００１９】
再び図７を参照すると、ワード線デコード回路５５は、４９個のワード線駆動回路ＷＤ１００〜ＷＤ１４８を有している。ワード線駆動回路ＷＤ１００〜ＷＤ１４８は、３入力のＮＡＮＤゲート回路と、当該ＮＡＮＤゲート回路の出力信号を反転してワード線に出力するインバータとをそれぞれ含んでいる。すなわち、ワード線駆動回路ＷＤ１００〜ＷＤ１４８は、３入力のＡＮＤゲート回路と同等の動作を行う。配線Ｌ１００とワード線駆動回路ＷＤ１４８との間は配線Ｌ１５０で接続されている。ここでは、配線Ｌ１５０は、第１メタル層の配線であるものとする。
【００２０】
ワード線駆動回路ＷＤ１００〜ＷＤ１４８は、内部アドレス信号ＩＡ０〜ＩＡ３の中の１つの信号と、内部アドレス信号ＩＡ４〜ＩＡ７の中の１つの信号と、内部アドレス信号ＩＡ８〜ＩＡ１１の中の１つの信号とのＡＮＤ演算を行う。
【００２１】
例えば、ワード線駆動回路ＷＤ１００は、内部アドレス信号ＩＡ３と、内部アドレス信号ＩＡ７と、内部アドレス信号ＩＡ１１とのＡＮＤ演算を行う。すなわち、ワード線駆動回路ＷＤ１００は、アドレス信号Ａ０〜Ａ５の値が"０ｂ１１１１１１"の場合に、ワード線ＷＬ１００を駆動（活性化）する（図３参照）。また、ワード線駆動回路ＷＤ１０１は、内部アドレス信号ＩＡ３と、内部アドレス信号ＩＡ７と、内部アドレス信号ＩＡ１０とのＡＮＤ演算を行う。すなわち、ワード線駆動回路ＷＤ１０１は、アドレス信号Ａ０〜Ａ５の値が"０ｂ１１１１１０"の場合に、ワード線ＷＬ１０１を駆動する（図３参照）。
【００２２】
また、ワード線駆動回路ＷＤ１４７は、内部アドレス信号ＩＡ１と、内部アドレス信号ＩＡ４と、内部アドレス信号ＩＡ８とのＡＮＤ演算を行う。すなわち、ワード線駆動回路ＷＤ１４７は、アドレス信号Ａ０〜Ａ５の値が"０ｂ０１００００"の場合に、ワード線ＷＬ１４７を駆動する（図３参照）。また、ワード線駆動回路ＷＤ１４８は、内部アドレス信号ＩＡ０と、内部アドレス信号ＩＡ７と、内部アドレス信号ＩＡ１１とのＡＮＤ演算を行う。すなわち、ワード線駆動回路ＷＤ１４８は、アドレス信号Ａ０〜Ａ５の値が"０ｂ００１１１１"の場合に、ワード線ＷＬ１４８を駆動する（図３参照）。
【００２３】
メモリセルアレイ５１内のメモリセルの行数が２Ｎ（Ｎは、自然数）ではない場合（本従来例においては４９）、図７に示すように、内部アドレス信号の最上位ビットＩＡ０が供給される配線Ｌ１００が、１個のＮＡＮＤゲート（本従来例においてはワード線駆動回路ＷＤ１４８内のＮＡＮＤゲート）の入力端子に接続されることが起こり得る。
【００２４】
図８は、アドレス入力回路５６内の出力トランジスタＴｒ３と、配線Ｌ１４０と、配線Ｌ１００と、配線Ｌ１５０と、ワード線駆動回路ＷＤ１４８内のＮＡＮＤゲート回路の入力トランジスタの１つであるトランジスタＴｒ４との不純物拡散領域、配線の階層構造の概要を示す図である。図８に示すように、アドレス入力回路５６内のトランジスタＴｒ３のドレインを構成する不純物拡散領域６１は、タングステンプラグＷ１１を介して、配線Ｌ１４０に接続されている。配線Ｌ１４０は、タングステンプラグＷ１２を介して、配線Ｌ１００に接続されている。配線Ｌ１００は、タングステンプラグＷ１３を介して、配線Ｌ１５０に接続されている。配線Ｌ１５０は、タングステンプラグＷ１４を介して、トランジスタＴｒ４のゲート電極６２に接続されている。ゲート電極６２の下層には、ゲート絶縁膜６３が形成されている。
【００２５】
この半導体集積回路の製造工程において、比較的長い配線Ｌ１００に多くの電荷が蓄積されることがある。この場合、配線Ｌ１００に蓄積された電荷は、トランジスタＴｒ３のドレインからディスチャージされ得るので、トランジスタＴｒ４内のゲート絶縁膜６３が劣化又は破壊される可能性は、ゼロではないが比較的低いものと考えられる。
【００２６】
しかし、プロセスの微細化等に伴い、ワード線デコード回路５５内の配線又はアドレス入力回路５６内の配線が稠密となって、図８中の点線で示すように、配線Ｌ１４０を第１メタル層ではなく第３メタル層に形成せざるを得なくなることが考えられる。この場合、製造工程において配線Ｌ１００に蓄積された電荷がディスチャージされる経路がないので、トランジスタＴｒ４内のゲート絶縁膜６３が劣化又は破壊される可能性は高くなる。
【００２７】
メモリセルアレイ５１内のメモリセルの行数が、例えば６４（＝２６）であれば、配線Ｌ１００に１６個のＮＡＮＤゲートの入力トランジスタが接続されることになる。この場合、配線Ｌ１００に蓄積された電荷が１６個の入力トランジスタのゲートに分散されるため、ゲート絶縁膜が劣化又は破壊される可能性は低くなるものと考えられる。しかしながら、先に説明したように、エンベデッドメモリにおいて、メモリセルの行数は、回路ブロックのニーズに応じて定まるものである。そのため、本従来例に示すように、配線Ｌ１００に１個の入力トランジスタのゲート電極６２が接続されるということが起こり得、その結果、ゲート電極６３が劣化又は破壊されることが起こり得る。
【００２８】
図７に示す本従来例において、特許文献１に掲載されている技術を適用し、配線Ｌ１００〜Ｌ１０３の上層に迂回配線を形成することも考えられる。しかしながら、プロセスの微細化によりメモリセルのＹ方向の長さが短くなってきており、これに伴い、ワード線駆動回路ＷＤ１００〜ＷＤ１４８間の間隔も狭くなってきている。そのため、配線Ｌ１００〜Ｌ１０３の周辺が稠密になってきており、配線Ｌ１００〜Ｌ１０３の上層に迂回配線を配置することは容易ではない。
【００２９】
汎用のメモリ回路においては、熟練した設計技術者が時間と労力を掛けて回路を最適化したり迂回配線を配置したりすることも可能である。しかしながら、エンベデッドメモリにおいては、回路ブロックのニーズに応じてメモリコンパイラにより設計される場合が多く、また、短納期の要請が強いため、設計技術者が回路を最適化したり迂回配線を配置したりすることは困難である。
【発明の開示】
【発明が解決しようとする課題】
【００３０】
そこで、上記の点に鑑み、本発明は、複数行に配列された複数のメモリセルを有するメモリセルアレイ内の行を選択するための回路内のトランジスタのゲート絶縁膜がアンテナ効果によって劣化又は破壊されることを防止することが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００３１】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、所定の方向において第１〜第Ｊ行（Ｊは、自然数）に配列された複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの第１〜第Ｊ行に接続された第１〜第Ｊのワード線と、外部回路から入力される複数ビットのアドレス信号をデコードして複数ビットの内部アドレス信号を出力するための第１の回路と、内部アドレス信号に基づいて、第１〜第Ｊのワード線を活性化するための第２の回路と、を具備する半導体集積回路であって、第２の回路が、所定の方向に沿って配置され、内部アドレス信号の上位ビットが前記第１の回路から供給される第１群の配線と、所定の方向に沿って配置され、内部アドレス信号の前記上位ビット以外のビットが第１の回路から供給される第２〜第Ｍ群（Ｍは、自然数）の配線と、所定の方向に沿って配置された第（Ｍ＋１）群の配線と、第１群の配線と第（Ｍ＋１）群の配線との間を接続する１群の迂回配線であって、第１群の配線及び第（Ｍ＋１）群の配線よりも上層において所定の方向に沿って配置された１群の迂回配線と、所定の方向に沿って配置され第１〜第Ｊのワード線を活性化するための第１〜第Ｊの第３の回路であって、第１〜第Ｊの第３の回路の内の第１〜第Ｌ（Ｌは、Ｊより小さい自然数）の第３の回路が、第１〜第Ｍ群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて第１〜第Ｊのワード線の内の第１〜第Ｌのワード線を活性化し、第１〜第Ｊの第３の回路の内の第（Ｌ＋１）〜第Ｊの第３の回路が、第２〜第（Ｍ＋１）群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて第１〜第Ｊのワード線の内の第（Ｌ＋１）〜第Ｊのワード線を活性化する第１〜第Ｊの第３の回路とを具備する。
【００３２】
この半導体集積回路において、第１群の配線が、メモリセルアレイの第１〜第Ｌ行に応じた長さを有し、第２〜第Ｍ群の配線が、メモリセルアレイの第１〜第Ｊ行に応じた長さを有し、第（Ｍ＋１）群の配線が、メモリセルアレイの第（Ｌ＋１）〜第Ｊ行に応じた長さを有することとしても良い。また、Ｌ＝２Ｎ＋２Ｎ＋１であり、Ｌ＜Ｊ≦２Ｎ＋２である（Ｎは、自然数）こととしても良い。
【００３３】
また、本発明の第２の観点に係る半導体集積回路は、所定の方向において第１〜第Ｊ行（Ｊは、自然数）に配列された複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの第１〜第Ｊ行に接続された第１〜第Ｊのワード線と、外部回路から入力される複数ビットのアドレス信号をデコードして複数ビットの内部アドレス信号を出力するための第１の回路と、内部アドレス信号に基づいて、第１〜第Ｊのワード線を活性化するための第２の回路と、を具備する半導体集積回路であって、第２の回路が、所定の方向に沿って配置され、内部アドレス信号の上位ビットが第１の回路から供給される第１群の配線と、所定の方向に沿って配置され、内部アドレス信号の上位ビット以外のビットが第１の回路から供給される第２〜第Ｍ群（Ｍは、自然数）の配線と、所定の方向に沿って配置された第（Ｍ＋１）群の配線と、第１群の配線と第（Ｍ＋１）群の配線との間を接続する１群の迂回配線であって、第１群の配線及び第（Ｍ＋１）群の配線よりも上層において所定の方向に沿って配置された１群の迂回配線と、所定の方向に沿って配置され第１〜第Ｊのワード線を活性化するための第１〜第Ｊの第３の回路であって、第１〜第Ｊの第３の回路の内の第１〜第Ｋ（Ｋは、Ｊより小さい自然数）の第３の回路が、第１〜第Ｍ群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて第１〜第Ｊのワード線の内の第１〜第Ｋのワード線を活性化し、第１〜第Ｊの第３の回路の内の第（Ｋ＋１）〜第Ｌ（Ｌは、Ｋより大きくＪより小さい自然数）の第３の回路が、第２〜第Ｍ群の配線及び１群の迂回配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて第１〜第Ｊのワード線の内の第（Ｋ＋１）〜第Ｌのワード線を活性化し、第１〜第Ｊの第３の回路の内の第（Ｌ＋１）〜第Ｊの第３の回路が、第２〜第（Ｍ＋１）群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて第１〜第Ｊのワード線の内の第（Ｌ＋１）〜第Ｊのワード線を活性化する第１〜第Ｊの第３の回路とを具備する。
【００３４】
この半導体集積回路において、第１群の配線が、メモリセルアレイの第１〜第Ｋ行に応じた長さを有し、第２〜第Ｍ群の配線が、メモリセルアレイの第１〜第Ｊ行に応じた長さを有し、第（Ｍ＋１）群の配線が、メモリセルアレイの第（Ｌ＋１）〜第Ｊ行に応じた長さを有し、１群の迂回配線が、メモリセルアレイの第（Ｋ＋１）〜第Ｌ行に応じた長さを有することとしても良い。また、Ｋ＝２Ｎであり、Ｌ＝Ｋ＋２Ｎ＋１であり、Ｌ＜Ｊ≦２Ｎ＋２である（Ｎは、自然数）こととしても良い。
【００３５】
また、本発明の第１及び第２の観点に係る半導体集積回路において、Ｊ＝Ｌ＋１であっても良い。さらに、１群の迂回配線と第１群の配線とを接続する第１群のコンタクト部の各々が、隣接するコンタクト部と所定の方向においてずれるように形成されているとともに、１群の迂回配線と第（Ｍ＋１）群の配線とを接続する第２群のコンタクト部の各々が、隣接するコンタクト部と所定の方向においてずれるように形成されているようにしても良い。
【００３６】
また、第１の回路と第１群の配線との間を接続する複数の配線が、第１群の配線よりも上層に形成されているようにしても良い。
【００３７】
また、本発明の第１の観点に係る半導体集積回路の設計方法は、半導体集積回路を設計するためにコンピュータが実行する方法であって、所定の方向において第１〜第Ｊ行（Ｊは、自然数）に配列された複数のメモリセルを含むメモリセルアレイを配置するステップ（ａ）と、メモリセルアレイの第１〜第Ｊ行に接続された第１〜第Ｊのワード線を配置するステップ（ｂ）と、外部回路から入力される複数ビットのアドレス信号をデコードして複数ビットの内部アドレス信号を出力するための第１の回路を配置するステップ（ｃ）と、内部アドレス信号に基づいて、第１〜第Ｊのワード線を活性化するための第２の回路を配置するステップ（ｄ）と、を具備し、ステップ（ｄ）が、内部アドレス信号の上位ビットが第１の回路から供給される第１群の配線を、所定の方向に沿って配置するステップ（ｄ１）と、内部アドレス信号の上位ビット以外のビットが第１の回路から供給される第２〜第Ｍ群（Ｍは、自然数）の配線を、所定の方向に沿って配置するステップ（ｄ２）と、第（Ｍ＋１）群の配線を、所定の方向に沿って配置するステップ（ｄ３）と、第１群の配線と第（Ｍ＋１）群の配線との間を接続する１群の迂回配線を、第１群の配線及び第（Ｍ＋１）群の配線よりも上層において所定の方向に沿って配置するステップ（ｄ４）と、第１〜第Ｊのワード線を活性化するための第１〜第Ｊの第３の回路であって、第１〜第Ｊの第３の回路の内の第１〜第Ｌ（Ｌは、Ｊより小さい自然数）の第３の回路が、第１〜第Ｍ群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて第１〜第Ｊのワード線の内の第１〜第Ｌのワード線を活性化し、第１〜第Ｊの第３の回路の内の第（Ｌ＋１）〜第Ｊの第３の回路が、第２〜第（Ｍ＋１）群の配線の各群の内の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて第１〜第Ｊのワード線の内の第（Ｌ＋１）〜第Ｊのワード線を活性化する第１〜第Ｊの第３の回路を、所定の方向に沿って配置するステップ（ｄ５）とを含む。
【００３８】
また、本発明の第２の観点に係る半導体集積回路の設計方法は、半導体集積回路を設計するためにコンピュータが実行する方法であって、所定の方向において第１〜第Ｊ行（Ｊは、自然数）に配列された複数のメモリセルを含むメモリセルアレイを配置するステップ（ａ）と、メモリセルアレイの第１〜第Ｊ行に接続された第１〜第Ｊのワード線を配置するステップ（ｂ）と、外部回路から入力される複数ビットのアドレス信号をデコードして複数ビットの内部アドレス信号を出力するための第１の回路を配置するステップ（ｃ）と、記内部アドレス信号に基づいて、第１〜第Ｊのワード線を活性化するための第２の回路を配置するステップ（ｄ）と、を具備し、ステップ（ｄ）が、内部アドレス信号の上位ビットが第１の回路から供給される第１群の配線を、所定の方向に沿って配置するステップ（ｄ１）と、内部アドレス信号の上位ビット以外のビットが第１の回路から供給される第２〜第Ｍ群（Ｍは、自然数）の配線を、所定の方向に沿って配置するステップ（ｄ２）と、第（Ｍ＋１）群の配線を、所定の方向に沿って配置するステップ（ｄ３）と、第１群の配線と第（Ｍ＋１）群の配線との間を接続する１群の迂回配線を、第１群の配線及び第（Ｍ＋１）群の配線よりも上層において所定の方向に沿って配置するステップ（ｄ４）と、第１〜第Ｊのワード線を活性化するための第１〜第Ｊの第３の回路であって、第１〜第Ｊの第３の回路の内の第１〜第Ｋ（Ｋは、Ｊより小さい自然数）の第３の回路が、第１〜第Ｍ群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて第１〜第Ｊのワード線の内の第１〜第Ｋのワード線を活性化し、第１〜第Ｊの第３の回路の内の第（Ｋ＋１）〜第Ｌ（Ｌは、Ｋより大きくＪより小さい自然数）の第３の回路が、第２〜第Ｍ群の配線及び１群の迂回配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて第１〜第Ｊのワード線の内の第（Ｋ＋１）〜第Ｌのワード線を活性化し、第１〜第Ｊの第３の回路の内の第（Ｌ＋１）〜第Ｊの第３の回路が、第２〜第（Ｍ＋１）群の配線の各群の１本ずつに接続され、接続されたＭ本の配線上の信号に基づいて第１〜第Ｊのワード線の内の第（Ｌ＋１）〜第Ｊのワード線を活性化する第１〜第Ｊの第３の回路を、所定の方向に沿って配置するステップ（ｄ５）とを含む。
【発明を実施するための最良の形態】
【００３９】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の第１の実施形態に係る半導体集積回路の概要を示す図である。本実施形態は、本発明をエンベデッドメモリに適用したものである。
【００４０】
図１に示すように、この半導体集積回路は、Ｘ方向に３２列、Ｙ方向に４９行のマトリクス状に配列された（３２×４９）個のメモリセルを含むメモリセルアレイ１を有している。メモリセルアレイ１内のメモリセルの各列は、３２対のビット線ＢＬ０，ＢＬ０バー〜ＢＬ３１，ＢＬ３１バーに接続されている。また、メモリセルアレイ１内のメモリセルの各行は、４９本のワード線ＷＬ０〜ＷＬ４８に接続されている。
【００４１】
ビット線ＢＬ０，ＢＬ０バー〜ＢＬ３１，ＢＬ３１バーは、センスアンプ回路２に接続されており、センスアンプ回路２は、Ｉ／Ｏ回路３に接続されている。Ｉ／Ｏ回路３は、コントロール回路４の制御下で、外部回路から入力されるデータをセンスアンプ回路２に出力し、また、センスアンプ回路２から入力されるデータを外部回路に出力する。センスアンプ回路２は、コントロール回路４の制御下で、Ｉ／Ｏ回路３から入力されるデータをメモリセルに書き込み、また、メモリセルから読み出したデータをＩ／Ｏ回路３に出力する。
【００４２】
ワード線ＷＬ０〜ＷＬ４８は、ワード線デコード回路５に接続されており、ワード線デコード回路５は、アドレス入力回路６に接続されている。アドレス入力回路６は、コントロール回路４の制御下で、外部回路から入力される６ビットのアドレス信号Ａ０〜Ａ５（ここでは、Ａ０がＭＳＢ、Ａ５がＬＳＢであるものとする）に基づいて、ワード線ＷＬ０〜ＷＬ４８の駆動をワード線デコード回路５に行わせる。
【００４３】
ワード線デコード回路５は、Ｙ方向に沿って配置された第１〜第３群の配線ＧＬ０〜ＧＬ２を有している。第１群の配線ＧＬ０は、メモリセルアレイ１の第１〜第４８行に応じた長さを有する４本の配線Ｌ０〜Ｌ３を含んでいる。第２群の配線ＧＬ１は、メモリセルアレイの第１〜第４９行に応じた長さを有する４本の配線Ｌ４〜Ｌ７を含んでいる。第３群の配線ＧＬ２は、メモリセルアレイの第１〜第４９行に応じた長さを有する４本の配線Ｌ８〜Ｌ１１を含んでいる。ここでは、配線Ｌ０〜Ｌ１１は、第２メタル層の配線であるものとする。配線Ｌ０とアドレス入力回路６との間は配線Ｌ４０で接続されている。ここでは、配線Ｌ４０は、第３メタル層の配線であるものとする。
【００４４】
さらに、ワード線デコード回路５は、Ｙ方向に沿って配置された第４群の配線ＧＬ３を有している。第４群の配線ＧＬ３は、メモリセルアレイ１の第４９行に応じた長さを有する４本の配線Ｌ２０〜Ｌ２３を含んでいる。ここでは、配線Ｌ２０〜Ｌ２３は、第２メタル層の配線であるものとする。第１群の配線ＧＬ０（配線Ｌ０〜Ｌ３）と第４群の配線ＧＬ３（配線Ｌ２０〜Ｌ２３）とは、第５群の配線ＧＬ４によって接続されている。第５群の配線ＧＬ４は、４本の迂回配線Ｌ３０〜Ｌ３３を含んでいる。ここでは、迂回配線Ｌ３０〜Ｌ３３は、第３メタル層の配線であるものとする。
【００４５】
図２は、アドレス入力回路６の内部回路を示す図である。図２に示すように、アドレス入力回路６は、回路１１〜１３を有している。回路１１は、インバータＩＮＶ０〜ＩＮＶ１と、回路１４〜１７とを有しており、回路１２は、インバータＩＮＶ２〜ＩＮＶ３と、回路１８〜２１とを有しており、回路１３は、インバータＩＮＶ４〜ＩＮＶ５と、回路２２〜２５とを有している。回路１４〜２５は、２入力のＮＡＮＤゲート回路と、当該ＮＡＮＤゲート回路の出力信号を反転してワード線に出力するインバータとをそれぞれ有している。すなわち、回路１４〜２５は、２入力のＡＮＤゲート回路と同等の動作を行う。
【００４６】
インバータＩＮＶ０，ＩＮＶ１は、アドレス信号Ａ０，Ａ１をそれぞれ反転した信号Ａ０バー，Ａ１バーを出力する。回路１４は、信号Ａ０バーと信号Ａ１バーとのＡＮＤ演算を行って配線Ｌ０上に出力する。回路１５は、信号Ａ０と信号Ａ１バーとのＡＮＤ演算を行って配線Ｌ１上に出力する。回路１６は、信号Ａ０バーと信号Ａ１とのＡＮＤ演算を行って配線Ｌ２上に出力する。回路１７は、信号Ａ０と信号Ａ１とのＡＮＤ演算を行って配線Ｌ３上に出力する。すなわち、回路１１は、アドレス信号Ａ０〜Ａ５の中の上位２ビット（ここでは、Ａ０及びＡ１）をデコードし、デコード結果としての４ビットの信号を第１群の配線ＧＬ０（配線Ｌ０〜Ｌ３）上に出力する。配線Ｌ０〜Ｌ３上に出力される信号を内部アドレス信号ＩＡ０〜ＩＡ３とする。
【００４７】
インバータＩＮＶ２，ＩＮＶ３は、アドレス信号Ａ２，Ａ３をそれぞれ反転した信号Ａ２バー，Ａ３バーを出力する。回路１８は、信号Ａ２バーと信号Ａ３バーとのＡＮＤ演算を行って配線Ｌ４上に出力する。回路１９は、信号Ａ２と信号Ａ３バーとのＡＮＤ演算を行って配線Ｌ５上に出力する。回路２０は、信号Ａ２バーと信号Ａ３とのＡＮＤ演算を行って配線Ｌ６上に出力する。回路２１は、信号Ａ２と信号Ａ３とのＡＮＤ演算を行って配線Ｌ７上に出力する。すなわち、回路１２は、アドレス信号Ａ０〜Ａ５の中の中位２ビット（ここでは、Ａ２及びＡ３）をデコードし、デコード結果としての４ビットの信号を第２群の配線ＧＬ１（配線Ｌ４〜Ｌ７）上に出力する。配線Ｌ４〜Ｌ７上に出力される信号を内部アドレス信号ＩＡ４〜ＩＡ７とする。
【００４８】
インバータＩＮＶ４，ＩＮＶ５は、アドレス信号Ａ４，Ａ５をそれぞれ反転した信号Ａ４バー，Ａ５バーを出力する。回路２２は、信号Ａ４バーと信号Ａ５バーとのＡＮＤ演算を行って配線Ｌ８上に出力する。回路２３は、信号Ａ４と信号Ａ５バーとのＡＮＤ演算を行って配線Ｌ９上に出力する。回路２４は、信号Ａ４バーと信号Ａ５とのＡＮＤ演算を行って配線Ｌ１０上に出力する。回路２５は、信号Ａ４と信号Ａ５とのＡＮＤ演算を行って配線Ｌ１１上に出力する。すなわち、回路１３は、アドレス信号Ａ０〜Ａ５の中の下位２ビット（ここでは、Ａ４及びＡ５）をデコードし、デコード結果としての４ビットの信号を第３群の配線ＧＬ２（配線Ｌ８〜Ｌ１１）上に出力する。配線Ｌ８〜Ｌ１１上に出力される信号を内部アドレス信号ＩＡ８〜ＩＡ１１とする。
【００４９】
図２において、回路１４と配線Ｌ０との間を接続する配線Ｌ４０は、第３メタル層の配線であるものとする。同様に、他の回路１５〜２５と配線Ｌ１〜Ｌ１１との間をそれぞれ接続する配線も、第３メタル層の配線であるものとする。
【００５０】
図３は、アドレス信号Ａ０〜Ａ５と内部アドレス信号ＩＡ０〜ＩＡ１１の真理値表を示す図である。
【００５１】
再び図１を参照すると、ワード線デコード回路５は、４９個のワード線駆動回路ＷＤ０〜ＷＤ４８を有している。ワード線駆動回路ＷＤ０〜ＷＤ４８は、３入力のＮＡＮＤゲート回路と、当該ＮＡＮＤゲート回路の出力信号を反転してワード線に出力するインバータとを有している。すなわち、ワード線駆動回路ＷＤ０〜ＷＤ４８は、３入力のＡＮＤゲート回路と同等の動作を行う。配線Ｌ２０とワード線駆動回路ＷＤ４８との間は配線Ｌ５０で接続されている。ここでは、配線Ｌ５０は、第１メタル層の配線であるものとする。
【００５２】
ワード線駆動回路ＷＤ０〜ＷＤ４７の３つの入力端子は、第１〜第３群の配線ＧＬ０〜ＧＬ２の各群の１本ずつに接続されている。また、ワード線駆動回路ＷＤ４８の３つの入力端子は、第２〜第４群の配線ＧＬ１〜ＧＬ３の各群の１本ずつに接続されている。すなわち、ワード線駆動回路ＷＤ０〜ＷＤ４８は、内部アドレス信号ＩＡ０〜ＩＡ３の中の１つの信号と、内部アドレス信号ＩＡ４〜ＩＡ７の中の１つの信号と、内部アドレス信号ＩＡ８〜ＩＡ１１の中の１つの信号とのＡＮＤ演算を行い、このＡＮＤ演算の結果に従ってワード線ＷＬ０〜ＷＬ４８の駆動を行う。
【００５３】
例えば、ワード線駆動回路ＷＤ０は、内部アドレス信号ＩＡ３と、内部アドレス信号ＩＡ７と、内部アドレス信号ＩＡ１１とのＡＮＤ演算を行う。すなわち、ワード線駆動回路ＷＤ０は、アドレス信号Ａ０〜Ａ５の値が"０ｂ１１１１１１"の場合に、ワード線ＷＬ０を駆動（活性化）することとなる（図３参照）。また、ワード線駆動回路ＷＤ１は、内部アドレス信号ＩＡ３と、内部アドレス信号ＩＡ７と、内部アドレス信号ＩＡ１０とのＡＮＤ演算を行う。すなわち、ワード線駆動回路ＷＤ１は、アドレス信号Ａ０〜Ａ５の値が"０ｂ１１１１１０"の場合に、ワード線ＷＬ１を駆動することとなる（図３参照）。
【００５４】
また、ワード線駆動回路ＷＤ４７は、内部アドレス信号ＩＡ１と、内部アドレス信号ＩＡ４と、内部アドレス信号ＩＡ８とのＡＮＤ演算を行う。すなわち、ワード線駆動回路ＷＤ４７は、アドレス信号Ａ０〜Ａ５の値が"０ｂ０１００００"の場合に、ワード線ＷＬ４７を駆動することになる（図３参照）。また、ワード線駆動回路ＷＤ４８は、内部アドレス信号ＩＡ０と、内部アドレス信号ＩＡ７と、内部アドレス信号ＩＡ１１とのＡＮＤ演算を行う。すなわち、ワード線駆動回路ＷＤ４８は、アドレス信号Ａ０〜Ａ５の値が"０ｂ００１１１１"の場合に、ワード線ＷＬ４８を駆動することになる（図３参照）。
【００５５】
図４は、アドレス入力回路６内の回路１４の出力トランジスタと、配線Ｌ４０と、配線Ｌ０と、迂回配線Ｌ３０と、配線Ｌ２０と、配線Ｌ５０と、ワード線駆動回路ＷＤ４８内のＮＡＮＤゲート回路の入力トランジスタとの不純物拡散領域、配線等の階層構造の概要を示す図である。図４に示すように、回路１４内の出力トランジスタＴｒ１のドレインを構成する不純物拡散領域３１は、タングステンプラグＷ１、第１メタル層の配線３４、タングステンプラグＷ２、第２メタル層の配線３５、及び、タングステンプラグＷ３を介して、配線Ｌ４０に接続されている。配線Ｌ４０は、タングステンプラグＷ４を介して、配線Ｌ０に接続されている。配線Ｌ０は、タングステンプラグＷ５を介して、迂回配線Ｌ３０に接続されている。迂回配線Ｌ３０は、タングステンプラグＷ６を介して、配線Ｌ２０に接続されている。配線Ｌ２０は、タングステンプラグＷ７を介して、配線Ｌ５０に接続されている。配線Ｌ５０は、タングステンプラグＷ８を介して、ワード線駆動回路ＷＤ４８内のＮＡＮＤゲートの入力トランジスタＴｒ２のゲート電極３２に接続されている。ゲート電極３２の下層には、ゲート絶縁膜３３が形成されている。
【００５６】
この半導体集積回路の製造工程において、比較的長い配線Ｌ０に多くの電荷が蓄積されることがある。しかしながら、このとき、配線Ｌ３０は未だ形成されておらず、配線Ｌ０とゲート電極３２は接続されていない。従って、配線Ｌ０に蓄積された電荷によってゲート絶縁膜３３が劣化又は破壊されることはない。
【００５７】
図５は、迂回配線Ｌ３０〜Ｌ３３の近傍のレイアウトを示す図である。図５において、第１メタル層の配線４１、４２は、ワード線駆動回路ＷＤ４７内のＮＡＮＤゲート回路の入力端子に接続される配線である。これらの配線は、ワード線駆動回路ＷＤ４７と配線Ｌ０〜Ｌ１１との接続に利用可能である。また、第１メタル層の配線４３、４４は、ワード線駆動回路ＷＤ４８内のＮＡＮＤゲート回路の入力端子に接続される配線である。これらの配線は、ワード線駆動回路ＷＤ４８と配線Ｌ４〜Ｌ１１，Ｌ２０〜Ｌ２３との接続に利用可能である。
【００５８】
図５に示すように、迂回配線Ｌ３０は、配線Ｌ４１よりも図中下側（Ｙ方向と反対の方向）において、コンタクトを介して、配線Ｌ０と接続されている。また、迂回配線Ｌ３０は、配線Ｌ４３の上層において、コンタクトを介して、配線Ｌ２０と接続されている。
【００５９】
迂回配線Ｌ３１は、配線Ｌ４１の上層において、コンタクトを介して、配線Ｌ１と接続されている。また、迂回配線Ｌ３１は、配線Ｌ４３よりも図中下側（Ｙ方向と反対の方向）において、コンタクトを介して、配線Ｌ２１と接続されている。
【００６０】
迂回配線Ｌ３２は、配線Ｌ４１よりも図中下側（Ｙ方向と反対の方向）において、コンタクトを介して、配線Ｌ２と接続されている。また、迂回配線Ｌ３２は、配線Ｌ４３の上層において、コンタクトを介して、配線Ｌ２２と接続されている。
【００６１】
迂回配線Ｌ３３は、配線Ｌ４１の上層において、コンタクトを介して、配線Ｌ３と接続されている。また、迂回配線Ｌ３３は、配線Ｌ４３よりも図中下側（Ｙ方向と反対の方向）において、コンタクトを介して、配線Ｌ２３と接続されている。
【００６２】
迂回配線Ｌ３０〜Ｌ３３のコンタクト部は、メイン部よりも幅を広くする必要がある。そのため、迂回配線Ｌ３０〜Ｌ３３のコンタクト部を、Ｙ方向において揃えてしまうと、Ｘ方向において隣接するコンタクト間の間隔が狭くなってしまう。そこで、図５に示すように、迂回配線Ｌ３０〜Ｌ３３と配線Ｌ０〜Ｌ３とを接続するコンタクト部をＸ方向において隣接するコンタクト部とＹ方向においてずれるように形成することとすれば、Ｘ方向において隣接するコンタクト部間の間隔を確保することが可能である。同様に、迂回配線Ｌ３０〜Ｌ３３と配線Ｌ２０〜Ｌ２３とを接続するコンタクト部をＸ方向において隣接するコンタクト部とＹ方向においてずれるように形成することとすれば、Ｘ方向において隣接するコンタクト部間の間隔を確保することが可能である。
【００６３】
本実施形態においては、メモリセルアレイ１内のメモリセルの行数を４９行（＝２４＋２５＋１）としているが、他の行数であっても良い。また、迂回配線Ｌ３０〜Ｌ３３が、第４８（＝２４＋２５）行目のワード線駆動回路ＷＤ４７と第４９（＝２４＋２５＋１）行目のワード線駆動回路ＷＤ４８との間に形成されているが、他の位置に形成されても良い。
【００６４】
アドレス信号が６ビット幅の場合、メモリセルアレイが有し得る最大の行数は、６４行（＝２６）である。この最大行数６４の３／４に相当する４８行（＝２４＋２５）とその次の４９行（＝２４＋２５＋１）との間で、内部アドレス信号のＭＳＢへの桁上がりが生ずる。そこで、本実施形態のようにメモリセルアレイ１の行数が４９行である場合、迂回配線Ｌ３０〜Ｌ３３を第４８（＝２４＋２５）行目のワード線駆動回路ＷＤ４７と第４９（＝２４＋２５＋１）行目のワード線駆動回路ＷＤ４８との間に形成すると、好適である。
【００６５】
メモリセルの行数Ｘが２Ｎ＋２Ｎ＋１＜Ｘ≦２Ｎ＋２である場合（Ｎは、自然数）、迂回配線を第（２Ｎ＋２Ｎ＋１）行目のワード線駆動回路と第（２Ｎ＋２Ｎ＋１＋１）行目のワード線駆動回路との間に形成すると好適である。特に、メモリセルの行数ＸがＸ＝２Ｎ＋２Ｎ＋１＋１である場合（Ｎは、自然数）、迂回配線を第（２Ｎ＋２Ｎ＋１）行目のワード線駆動回路と第（２Ｎ＋２Ｎ＋１＋１）行目のワード線駆動回路との間に形成すると好適である。
【００６６】
本実施形態のように迂回配線を配置することは、メモリコンパイラ（ソフトウェア）で容易に実現可能である。従って、半導体集積回路の設計を短ＴＡＴ（turn around time）で実現することができる。
【００６７】
なお、メモリセルとして、ＤＲＡＭセル、ＳＲＡＭセル、ＲＯＭセル、ＥＥＰＲＯＭセル等を用いることができる。
【００６８】
次に、本発明の第２の実施形態について説明する。
図６は、本発明の第２の実施形態に係る半導体集積回路の概要を示す図である。本実施形態は、本発明をエンベデッドメモリに適用したものである。
【００６９】
本実施形態においては、配線Ｌ０〜Ｌ３の長さをメモリセルアレイ１の第１〜第１５行に応じた長さとしている。そして、配線Ｌ０〜Ｌ３と配線Ｌ２０〜Ｌ２３とを接続するための迂回配線Ｌ６０〜Ｌ６３を、一端がワード線駆動回路ＷＤ１５とワード線駆動回路ＷＤ１６との間、他端がワード線駆動回路ＷＤ４７とワード線駆動回路ＷＤ４８との間に位置するように形成している。ワード線駆動回路ＷＤ１５〜ＷＤ４７の入力端子の１つは、迂回配線Ｌ６０〜Ｌ６３の内の１本に接続されている。
【００７０】
本実施形態によれば、迂回配線Ｌ６０〜Ｌ６３と配線Ｌ０〜Ｌ３とのコンタクト部と、迂回配線Ｌ６０〜Ｌ６３と配線Ｌ２０〜Ｌ２３とのコンタクト部との間のＹ方向の間隔を広くすることができる。これにより、レイアウトがより容易になる。
【００７１】
本実施形態においては、メモリセルアレイ１内のメモリセルの行数を４９（＝２４＋２５＋１）としているが、他の行数であっても良い。また、迂回配線Ｌ６０〜Ｌ６３が、第１６（＝２４）行目のワード線駆動回路ＷＤ１５と第４９（＝２４＋２５＋１）行目のワード線駆動回路ＷＤ４８との間に形成されているが、他の位置に形成されても良い。
【００７２】
アドレス信号が６ビット幅の場合、メモリセルアレイが有し得る最大の行数は、６４行（＝２６）である。迂回配線Ｌ６０〜Ｌ６３を、この最大行数６４の１／４に相当する１６行（＝２４）と最大行数６４の３／４に相当する４８行の次の４９行（＝２４＋２５＋１）との間に形成すると、好適である。
【００７３】
メモリセルの行数Ｘが２Ｎ＋２Ｎ＋１＜Ｘ≦２Ｎ＋２である場合（Ｎは、自然数）、迂回配線を第（２Ｎ）行目のワード線駆動回路と第（２Ｎ＋２Ｎ＋１＋１）行目のワード線駆動回路との間に形成すると好適である。特に、メモリセルの行数ＸがＸ＝２Ｎ＋２Ｎ＋１＋１である場合（Ｎは、自然数）、迂回配線を第（２Ｎ）行目のワード線駆動回路と第（２Ｎ＋２Ｎ＋１＋１）行目のワード線駆動回路との間に形成すると好適である。
【００７４】
本実施形態のように迂回配線を配置することは、メモリコンパイラ（ソフトウェア）で容易に実現可能である。従って、半導体集積回路の設計を短ＴＡＴで実現することができる。
【産業上の利用可能性】
【００７５】
本発明は、複数行のメモリセルを含むメモリセルアレイを有する半導体集積回路に利用可能である。特に、エンベデッドメモリに利用可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の実施形態に係る半導体集積回路の概要を示す図。
【図２】図１のアドレス入力回路６の内部回路構成を示す図。
【図３】アドレス信号と内部アドレス信号の真理値表を示す図。
【図４】図１のワード線デコード回路５とアドレス入力回路６の階層構造を示す図。
【図５】図１の配線Ｌ３０〜Ｌ３３周辺のレイアウトを示す図。
【図６】本発明の第２の実施形態に係る半導体集積回路の概要を示す図。
【図７】従来の半導体集積回路の概要を示す図。
【図８】ワード線デコード回路５５とアドレス入力回路５６の階層構造を示す図。
【符号の説明】
【００７７】
１，５１  メモリセルアレイ、  ２，５２  センスアンプ回路、  ３，５３  Ｉ／Ｏ回路、  ４，５４  コントロール回路、  ５，７，５５  ワード線デコード回路、  ６，５６  アドレス入力回路、  ３１，６１  不純物拡散領域、  ３２，６２  ゲート電極、  ３３，６３  ゲート絶縁膜、  ＷＬ０，ＷＬ１，…  ワード線、  ＢＬ０，ＢＬ０バー，…  ビット線、  ＷＤ０，ＷＤ１，…  ワード線駆動回路、  Ｌ０，Ｌ１，…，３４，３５，４１，４２，…  配線、  ＩＮＶ０，ＩＮＶ１，…  インバータ、  Ｔｒ１，Ｔｒ２，…  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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