(57)【要約】【課題】下層合わせマークとホトレジストの間に、可視光に対し不透明な金属膜が介在した場合、下層合わせマークが検出できなくなり、パターン形成を困難にする問題を解決する。【解決手段】合わせマークの下に絶縁膜が位置する構成とし、マークホール内に合わせマークと絶縁膜の多層膜から成る、段差が拡大された合わせマークを自己整合で予め形成しておき、その上に対象とする金属膜を形成する。金属膜自身が合わせマークを反映する段差を有しているので、確実な合わせを可能とする。【選択図】図４-４
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【特許請求の範囲】
【請求項１】
半導体基板上に、上面に金属層を含むゲート電極と前記金属層上に絶縁膜を有する第１の配線を形成する工程と、前記第１の配線間に導体から成るコンタクトプラグを形成する工程と、全面に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記コンタクトプラグに接続される金属プラグを形成する工程と、前記金属プラグ上に金属配線を形成する工程を有し、
前記金属配線は、前記コンタクトプラグの配置に整合するように形成され、前記金属配線を前記コンタクトプラグに整合させるリソグラフィで用いる合わせマークは、前記層間絶縁膜に形成されるマークホール内の底面に形成され、前記コンタクトプラグを形成する前記導体と前記ゲート電極上に形成される前記絶縁膜との多層膜で形成されていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の配線はワード配線を構成し、前記コンタクトプラグは半導体基板表面に接続されるメモリセルコンタクトプラグを構成し、前記金属プラグは前記メモリセルコンタクトプラグに接続されるビット配線コンタクトプラグを構成し、前記金属配線はビット配線を構成する半導体記憶装置であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記合わせマークは、前記層間絶縁膜に形成される前記マークホール内部に形成される複数の凸状矩形パターンであることを特徴とする請求項１および２記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜は酸化シリコン膜単層、窒化シリコン膜単層、酸窒化シリコン膜単層、もしくは、それらの内少なくとも二つの組み合わせから成る多層膜から成り、前記導体はシリコン膜から成り、前記合わせマークは前記シリコン膜と前記絶縁膜との多層膜から成ることを特徴とする請求項１乃至３記載の半導体装置の製造方法。
【請求項５】
前記シリコン膜と前記絶縁膜の多層膜から成る前記合わせマークは、前記マークホールの形成工程で、前記シリコン膜パターンに自己整合で形成されることを特徴とする請求項３および４記載の半導体装置の製造方法。
【請求項６】
（１）半導体基板上にゲート絶縁膜、第１のシリコン膜、第１の金属層および絶縁膜を順次に形成する工程と、
（２）前記絶縁膜上に第２のシリコン膜から成る複数の矩形パターンを形成する工程と、
（３）全面に層間絶縁膜を形成し、形成した前記層間絶縁膜の表面を平坦化する工程と、
（４）前記層間絶縁膜にマークホールを形成し、前記マークホール内の底面に、前記第２のシリコン膜から成る複数の矩形パターンを露出させる工程と、
（５）前記露出した矩形パターンから成る第２のシリコン膜をマスクとして、前記マークホールの底面に露出している前記絶縁膜を除去し、前記絶縁膜および前記第２のシリコン膜から成る合わせマークを形成する工程と、
（６）全面に金属配線層を形成する工程と、
（７）全面にホトレジストを形成し、前記絶縁膜および前記第２のシリコン膜から成る合わせマークを用いて前記金属配線層上に前記ホトレジストから成る配線パターンを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にリソグラフィに用いられる合わせマークの形成方法において、ホトレジストと下層パターンの間に光が透過しない金属層などが介在しても合わせマークの検出を可能とする合わせマークの形成方法に関する。
【背景技術】
【０００２】
半導体基板上に形成される半導体装置は、複数層の配線の形成や上下配線を接続するためのコンタクトプラグの形成などを繰り返して形成される。例えば、下層配線と、絶縁膜を介して上に形成される上層配線とを接続する場合、以下のような工程を経て形成される。
【０００３】
まず、下層配線層を形成した後、リソグラフィ法を用いて下層配線層上にホトレジストから成る下層配線パターンを形成する。次に、ホトレジストをマスクとして下層配線層を加工し、残存したホトレジストを除去して下層配線を形成する。次に、全面に絶縁膜を形成し、同じくリソグラフィ法を用いて絶縁膜上にホトレジストから成るコンタクトホールパターンを形成する。コンタクトホールパターンは、下層配線上に位置するように整合させて形成される。次に、ホトレジストをマスクとして絶縁膜を加工し、残存したホトレジストを除去してコンタクトホールを形成する。次に、コンタクトホールを導体で充填し、コンタクトプラグを形成する。次に、上層配線層を全面に形成し、同じくリソグラフィ法を用いてホトレジストから成る上層配線パターンを形成する。上層配線パターンは、コンタクトプラグ上に位置するように整合させて形成される。次に、ホトレジストをマスクとして上層配線層を加工し、ホトレジストを除去して上層配線を形成する。結果的に上層配線は、コンタクトプラグを介して下層配線と接続される。
【０００４】
上記一連の工程においては、下層配線とコンタクトプラグ、およびコンタクトプラグと上層配線の接続位置がずれないように整合させる必要がある。その整合をおこなうために、回路パターンが形成されたレチクル（露光マスク）と半導体基板の双方に位置合わせを行なうための合わせマークが形成される。レチクルの合わせマークはレチクル形成時に予め形成されているが、半導体基板上の合わせマークは素子形成領域以外の領域に、工程の進展に応じて形成される。
【０００５】
近年、半導体装置の微細化および性能向上の要求に伴い、ＣＭＰ（Chemical Mechanical Polising）技術による表面平坦化工程の多用化および光が透過しない金属配線材料の多用化、さらに合わせマークを構成するマーク層の薄膜化などの要因により、半導体基板上に形成される合わせマークの検出が困難となってきた。
【０００６】
上記、合わせマークの検出が困難となる一例について、図１に示したＤＲＡＭ（Dynamic Random Access Memory）のメモリセル部の断面構成図を用いて具体的に説明する。
【０００７】
半導体基板１の所定の領域に素子分離領域２および不純物拡散層から成るソース９、ドレイン１０が形成されている。半導体基板１上にはゲート絶縁膜３が形成され、その上に多結晶シリコンから成る第１のシリコン膜４、タングステンなどから成る金属膜５、窒化シリコン膜６、酸化シリコン膜７、サイドウオール絶縁膜８から成るワード配線が形成されている。ワード配線を形成した後、全面に第２のシリコン膜を形成し、ソース９およびドレイン１０に接続するコンタクトプラグ１２および１３が形成される。全面に第１の層間絶縁膜１１を形成し、ＣＭＰ法により平坦化して、コンタクトプラグ１２および１３の表面を露出させる。次に、第２の層間絶縁膜１４を形成し、コンタクトプラグ１３に接続するように、第２の層間絶縁膜１４にビット配線コンタクトホール２５を形成する。次に、窒化チタン膜１５およびタングステン膜１６でビット配線コンタクトホール２５を充填しビット配線コンタクトプラグが形成される。その後、ビット配線コンタクトプラグに接続するようにタングステン膜などから成るビット配線１７が形成される。その後、第３の層間絶縁膜１８を形成し、層間絶縁膜１４および１８を貫通してコンタクトプラグ１２に接続するように容量コンタクトプラグ１９が形成される。その後、第４の層間絶縁膜２０を形成して、容量コンタクトプラグ１９の表面が露出するように深孔を形成し、下部電極２１、誘電体２２および上部電極２３から成るキャパシタが形成され、ＤＲＡＭのメモリセルが形成される。
【０００８】
上記のＤＲＡＭメモリセルにおいて、ワード配線の間隔に余裕が十分ある場合には特許文献１に記載されているように、ビット配線１７を直接半導体基板に接続することができ、したがって、ビット配線１７を形成する際のリソグラフィで用いる合わせマークをワード配線で構成することができる。しかし、図１に示したように、ワード配線の間隔が狭くなると、ビット配線を半導体基板表面に直に接続することが困難となり、コンタクトプラグを用いて接続面を一旦上層まで持ち上げ、間接的に接続せざるを得なくなる。この場合、位置合わせの規格が厳しいために、ビット配線の形成にはコンタクトプラグと同層で形成される合わせマークが必要となる。
【０００９】
以下、上記コンタクトプラグと同層で形成した合わせマークを用いてビット配線を形成する方法について説明する。
【００１０】
図２は、コンタクトプラグと同層で形成する合わせマークの平面パターンの一例を示している。幅Ｌが１８０μｍのアライメントマーク部１０２の内部に、矩形の合わせマーク１０１が９本設置される。合わせマーク１０１の幅Ａは６μｍ、間隔Ｂも６μｍで、長辺Ｃは４５μｍである。前記のワード配線やビット配線の幅が０．１μｍ程度であることを考慮すると、アライメントマーク部は極めて大きな面積を有していることがわかる。
【００１１】
図３は、図１に示したＤＲＡＭのメモリセル部において、ビット配線１７を形成した段階でのアライメントマーク部の断面構成を示したものである。図１のメモリセル部において、ワード配線の形成が終了した段階で、アライメントマーク部の半導体基板１上には、ゲート絶縁膜３、第１のシリコン膜４、金属膜５、窒化シリコン膜６、酸化シリコン膜７が積層される。その後、メモリセル部のコンタクトプラグを形成するためのシリコン膜と同層でアライメントマーク部にもシリコン膜が形成される。さらに、リソグラフィとドライエッチングによりメモリセル部にコンタクトプラグ１２および１３を形成すると同時に、図２に示した合わせマークパターンを用いてアライメントマーク部のシリコン膜も加工され、合わせマーク１３ｂが形成される。ここでは便宜的に１本の合わせマークで示している。
【００１２】
次いで、層間絶縁膜１１が全面に形成されＣＭＰ法を用いて表面を平坦化し、図１に示したメモリセル部のコンタクトプラグ１２、１３および図３に示したアライメントマーク部の合わせマーク１３ｂの表面を露出させる。次いで、層間絶縁膜１４を形成し、メモリセル部にビット配線コンタクトホール２５を形成する。ビット配線コンタクトホール２５の形成には合わせマーク１３ｂを用いる。次いで、ビット配線コンタクトホール２５を窒化チタン膜１５およびタングステン膜１６で充填し、ビット配線コンタクトプラグを形成した後、タングステン膜などからなるビット配線層が形成されリソグラフィとドライエッチングによりビット配線１７が形成される。
【特許文献１】特開２００１−３６０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記従来方法において、図１のメモリセル部に形成されるビット配線コンタクトホール２５は、図３のアライメントマーク部に形成される合わせマーク１３ｂを用いてコンタクトプラグ１３のパターンに整合させて形成することができる。図３に示したアライメントマーク部の合わせマーク１３ｂは、表面が平坦化された層間絶縁膜１４で覆われているが、層間絶縁膜は、可視光からなる合わせマーク検出光に対して透明であるために、合わせマーク１３ｂ自体が有する段差部分からの反射光コントラストの変化を合わせマーク検出光として用いることができる。
【００１４】
しかし、表面が平坦化された層間絶縁膜１４上に、タングステン膜などの金属から成るビット配線層が形成された段階では、ビット配線層を構成する金属が、可視光から成る合わせマーク検出光に対して不透明であるために、ビット配線層の下に位置する合わせマークの存在を検出することが困難となる。そのため、ビット配線１７をコンタクトプラグ１３に整合させて形成することができず、パターンずれが生じてしまい設計に忠実な回路を形成できない問題が発生する。
【００１５】
上記のように、ワード配線より上に形成されるコンタクトプラグ層で合わせマークを構成し、この合わせマークを用いて、さらに上層のパターンを形成する場合、合わせマークと上層ホトレジストの間に金属等の可視光に対する不透明膜が存在すると合わせマークの検出が困難となり、上下層間の合わせ、引いては回路を構成できなくなる問題がある。
【００１６】
上記問題に鑑み、本発明の目的は、合わせマークと上層ホトレジストの間に金属等の可視光に対する不透明膜が存在しても、上下層間の合わせを確実に行なうことができる合わせマークの形成方法を用いて回路を構成する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上に、上面に金属層を含むゲート電極と前記金属層上に絶縁膜を有する第１の配線を形成する工程と、前記第１の配線間に導体から成るコンタクトプラグを形成する工程と、全面に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して前記コンタクトプラグに接続される金属プラグを形成する工程と、前記金属プラグ上に金属配線を形成する工程を有し、
前記金属配線は、前記コンタクトプラグの配置に整合するように形成され、前記金属配線を前記コンタクトプラグに整合させるリソグラフィで用いる合わせマークは、前記層間絶縁膜に形成されるマークホール内の底面に形成され、前記コンタクトプラグを形成する前記導体と前記ゲート電極上に形成される前記絶縁膜との多層膜で形成されていることを特徴としている。
【００１８】
また、前記導体と前記絶縁膜との多層膜から成る前記合わせマークは、前記マークホールの形成工程で、前記導体パターンに自己整合で形成されることを特徴としている。
【００１９】
さらに、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜、第１のシリコン膜、第１の金属層および絶縁膜を順次に形成する工程と、前記絶縁膜上に第２のシリコン膜から成る複数の矩形パターンを形成する工程と、全面に層間絶縁膜を形成し、形成した前記層間絶縁膜の表面を平坦化する工程と、前記層間絶縁膜にマークホールを形成し、前記マークホール内の底面に、前記第２のシリコン膜から成る複数の矩形パターンを露出させる工程と、前記露出した矩形パターンから成る第２のシリコン膜をマスクとして、前記マークホールの底面に露出している前記絶縁膜を除去し、前記絶縁膜および前記第２のシリコン膜から成る合わせマークを形成する工程と、全面に金属配線層を形成する工程と、全面にホトレジストを形成し、前記絶縁膜および前記第２のシリコン膜から成る合わせマークを用いて前記金属配線層上に前記ホトレジストから成る配線パターンを形成することを特徴としている。
【発明の効果】
【００２０】
上記の構成により、本発明の半導体装置の製造方法では、導体から成る合わせマーク層を層間絶縁膜で覆った後、アライメントマーク部の層間絶縁膜に、合わせマーク層を露出させるようにマークホールを形成している。また、マークホールの形成時に合わせマーク層の下に位置する絶縁膜まで自己整合的に加工して、絶縁膜と導体の多層膜から成る合わせマークの段差を予め形成している。その後、金属などから成るビット配線層を形成している。金属は、絶縁膜と導体から成る合わせマークの段差を反映して形成されるので金属自身が段差を有しているのと等価な構造となる。したがって、金属から成る段差が表面に露出することになり、マーク検出光は、金属から成る段差に起因したコントラストを有することになる。したがって、下層合わせマークと上層ホトレジストの間に可視光に対して不透明な金属が介在していても上下層パターンの整合が可能となる効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施例について、図４（ａ）〜（ｇ）および図５を用いて詳細に説明する。なお、図４（ａ）〜（ｇ）は、図１に示したメモリセル部と、素子形成領域以外の領域に形成されるアライメントマーク部の断面構造を対比して示している。また、アライメントマーク部の合わせマークは図２と同じパターンを用いたが、図４では便宜上１本の合わせマークで示している。
【実施例】
【００２２】
最初に、図４（ａ）のメモリセル部に示したように、ｐ型単結晶シリコンから成る半導体基板１表面の所定の領域に周知の方法により素子分離領域２を形成し、半導体基板表面に熱酸化法により厚さ４ｎｍのゲート絶縁膜３を形成した。その後、モノシラン（SiH4)を原料ガスとする周知のＣＶＤ(Chemical Vapor Deposition)法により第１のシリコン膜４を堆積した。第１のシリコン膜４の厚さは７０ｎｍとした。次に、周知のスパッタ法により厚さ９０ｎｍの金属膜５を堆積し、さらにモノシランとアンモニア（NH3)を原料ガスとする周知のプラズマＣＶＤ法により厚さ１２０ｎｍの窒化シリコン膜６、およびモノシランと一酸化二窒素（N2O）を原料ガスとする周知のプラズマＣＶＤ法により厚さ８０ｎｍの酸化シリコン膜７を堆積した。次に、リソグラフィとドライエッチング法を用い、酸化シリコン膜７、窒化シリコン膜６、金属膜５および第１のシリコン膜４を加工した。さらに全面に厚さ３０ｎｍの窒化シリコン膜を堆積し、エッチバックして窒化シリコン膜から成るサイドウオール絶縁膜８を形成し、ワード配線を形成した。図には示していないが、サイドウオール絶縁膜８の形成前後でイオン注入法により半導体基板表面にソース、ドレインなどの不純物拡散層を形成することができる。
【００２３】
ワード配線を形成した後、厚さ８０ｎｍの第２のシリコン膜１３ａを全面に堆積し、さらに、厚さ１２０ｎｍの酸化シリコン膜２４を堆積した。この段階で、アライメントマーク部は、半導体基板１上にゲート絶縁膜３、第１のシリコン膜４、金属膜５、窒化シリコン膜６、酸化シリコン膜７、第２のシリコン膜１３ａ、酸化シリコン膜２４が積層された状態になっている。
【００２４】
次に、図４（ｂ）のメモリセル部に示したように、リソグラフィとドライエッチング法により酸化シリコン膜２４および第２のシリコン膜１３ａを加工し、コンタクトプラグ１２および１３を形成した。コンタクトプラグ１２および１３の形成では、最初にリソグラフィで形成したホトレジストパターンをマスクにして酸化シリコン膜２４をエッチングし、次に酸化シリコン膜２４をマスクにして第２のシリコン膜１３ａをエッチングした。酸化シリコン膜２４のエッチングにはトリフロロメタン（CHF3）のガスプラズマを、また、第２のシリコン膜１３ａのエッチングには臭化水素（HBr）のガスプラズマを用いた。この段階で、アライメントマーク部には第２のシリコン膜から成る合わせマーク層１３ｂが形成される。
【００２５】
次に、図４（ｃ）に示したように、全面にＨＤＰ（High Density Plasma）法で堆積した酸化シリコン膜から成る層間絶縁膜１４を形成し、ＣＭＰ法により表面を平坦化した。層間絶縁膜１４の厚さは５００ｎｍとした。また、層間絶縁膜１４はＨＤＰ法で堆積する酸化シリコン膜とプラズマＣＶＤ法で堆積する酸化シリコン膜の積層膜で構成しても良い。
【００２６】
次に、図４（ｄ）に示したように、リソグラフィとドライエッチング法により層間絶縁膜１４を加工し、メモリセル部にはビット配線コンタクトホール２５を、またアライメントマーク部にはマークホール１０２を形成した。段落（００１３）でも述べたように、この段階では合わせマーク層１３ｂは可視光に透明な層間絶縁膜１４で覆われているだけなので、合わせマーク層１３ｂをビット配線コンタクトホール２５を形成する際の合わせマークとして用いることができる。
【００２７】
また、マークホール１０２は、オクタフロロシクロペンタン（C5F8）とトリフロロメタンと酸素とアルゴンを含むガスプラズマによるドライエッチングで形成した。このガスプラズマではシリコン膜に対して酸化シリコン膜を選択的にエッチングすることができるので、アライメントマーク部の層間絶縁膜１４をエッチングしてマークホール１０２の底部に合わせマーク層１３ｂが露出しても、合わせマーク層１３ｂを残すことができる。また、本発明では、合わせマーク層１３ｂの直下に酸化シリコン膜７および窒化シリコン膜６からなる絶縁膜が存在する構成としているので、マークホール１０２を形成する際、合わせマーク層１３ｂをマスクとして自己整合的に、下層の酸化シリコン膜７および窒化シリコン膜６をエッチングすることができる。上記ガスプラズマではタングステンなどの金属膜はほとんどエッチングされないため、金属膜５が露出した段階でエッチングは自動的に停止する。この結果、マークホール１０２内には窒化シリコン膜６、酸化シリコン膜７、合わせマーク層１３ｂの多層膜から成る、段差が拡大された合わせマークを形成することができる。
【００２８】
次に、図４（ｅ）に示したように、メモリセル部のビット配線コンタクトホール２５を埋め込むように厚さ２５ｎｍの窒化チタン膜１５と厚さ２００ｎｍのタングステン膜１６を積層堆積した。窒化チタン膜は四塩化チタン（TiCl4）とアンモニアを原料ガスとするＣＶＤ法により形成するが、窒化チタン膜の形成に先立ち、成膜初期に四塩化チタンのみを用いてチタンを形成し、コンタクトプラグ１３の表面にチタンシリサイドを形成した（図には示していない）。また、アライメントマーク部のマークホール１０２は面積が大きいために、上記タングステン膜の膜厚では埋まることがなく、マークホール１０２の内外に忠実に窒化チタン膜１５およびタングステン膜１６が形成される。この場合、合わせマークの段差も維持される。
【００２９】
次に、図４（ｆ）に示したように、ＣＭＰ法を用いて層間絶縁膜１４上のタングステン膜１６および窒化チタン膜１５を除去し、メモリセル部にビット配線コンタクトプラグを形成した。
【００３０】
次に、図４（ｇ）に示したように、全面に厚さ７０ｎｍのタングステンから成る金属膜１７ａを堆積し、リソグラフィとドライエッチング法により金属膜１７ａをエッチングし、ビット配線１７を形成した。
【００３１】
本実施例では、金属膜１７ａを全面に形成した段階で、アライメントマーク部の合わせマークは、可視光に対して不透明な窒化チタン膜１５、タングステン膜１６および金属膜１７ａで覆われてしまうため、合わせマーク層１３ｂの存在を上方から検出することはできない。しかし、合わせマークを窒化シリコン膜６、酸化シリコン膜７および合わせマーク層１３ｂの多層膜で構成し、段差を予め形成しているので、金属膜１７ａを形成した段階でも段差２６を残存させることができ、この段差２６による検出光のコントラストを利用してリソグラフィにおけるホトレジストパターンの合わせを実施することができる。すなわち、金属膜１７ａを堆積した後、反射防止膜を含むホトレジストを形成し、上記合わせマークの段差２６からの検出光のコントラストを検出することにより、下層のコンタクトプラグ１３との位置の整合を行なって、ホトレジストのビット配線パターンを形成することができる。ビット配線コンタクトプラグは、コンタクトプラグ１３に整合させているので、ビット配線パターンは結果的にビット配線コンタクトプラグに整合させて形成されることになる。
【００３２】
図５は、本実施例の方法で形成した本発明の合わせマークを用いた場合と、図３に示した従来例の場合の合わせマークを用いた場合の、合わせマーク検出用検出光のコントラストを比較した結果を模式的に示したものである。従来例（ｂ）の合わせマークでは検出光コントラスト１０５は平坦で、合わせマークがどの位置にあるか判別できない。一方、本発明（ａ）の合わせマークでは、合わせマーク１０１に対応して、明瞭な検出光コントラスト１０３および１０４が得られており、正確な位置合わせを可能とすることができる。
【図面の簡単な説明】
【００３３】
【図１】ＤＲＡＭのメモリセル部の断面構成図の一例。
【図２】合わせマークパターンの一例を示す平面図。
【図３】従来の合わせマークの問題を説明するための断面図。
【図４−１】本発明の合わせマークの製造方法を説明するための一連の断面図。
【図４−２】本発明の合わせマークの製造方法を説明するための図４-１に引き続く一連の工程断面図。
【図４−３】本発明の合わせマークの製造方法を説明するための図４-２に引き続く一連の工程断面図。
【図４−４】本発明の合わせマークの製造方法を説明するための図４-３に引き続く一連の工程断面図。
【図５】本発明の合わせマークの効果を説明するための検出光コントラストを示す図。
【符号の説明】
【００３４】
１    半導体基板
２    素子分離領域
３    ゲート絶縁膜
４    第１のシリコン膜
５、１７ａ    金属膜
６    窒化シリコン膜
７、２４    酸化シリコン膜
８    サイドウオール絶縁膜
９    ソース
１０    ドレイン
１１    第１の層間絶縁膜
１２、１３    コンタクトプラグ
１３ａ    第２のシリコン膜
１３ｂ    合わせマーク層
１４    第２の層間絶縁膜
１５    窒化チタン膜
１６    タングステン膜
１７    ビット配線
１８    第３の層間絶縁膜
１９    容量コンタクトプラグ
２０    第４の層間絶縁膜
２１    下部電極
２２    誘電体
２３    上部電極
２５    ビット配線コンタクトホール
２６    段差
１０１    合わせマーク
１０２    アライメントマーク部、マークホール
１０３、１０４、１０５    検出光コントラスト
【図１】
2007317845.tif 000003
【図２】
2007317845.tif 000004
【図３】
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【図４−１】
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【図４−２】
2007317845.tif 000007
【図４−３】
2007317845.tif 000008
【図４−４】
2007317845.tif 000009
【図５】
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