(57)【要約】【課題】ヘテロ接合を有する半導体装置の電界効果トランジスタにおけるオン抵抗の低減を図ることを課題とする。【解決手段】ＳｉＣからなる基板領域１上に形成されたドレイン領域２とヘテロ接合を形成する多結晶シリコンからなるヘテロ半導体領域３の表面からドレイン領域２内に至る溝を形成し、溝の側壁から離間した位置にゲート絶縁膜５とヘテロ半導体領域３とドレイン領域２とが接する電界効果トランジスタの駆動点６を形成して構成される。【選択図】図１
2007288118.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基体と、
前記半導体基体の一主面に接して前記半導体基体とヘテロ接合を形成するヘテロ半導体領域と、
前記ヘテロ半導体領域と前記半導体基体との接合端部に隣接してゲート絶縁膜を介して配設されたゲート電極と、
前記ヘテロ半導体領域に接続されたソース電極と、
前記半導体基体に接続されたドレイン電極と
を有する半導体装置において、
前記半導体基体内に溝が形成され、前記溝の側壁から離間した位置に前記ゲート絶縁膜と前記ヘテロ半導体領域と前記半導体基体とが接する前記半導体装置の駆動点が形成されている
ことを特徴とする半導体装置。
【請求項２】
前記溝はドライエッチングにより形成され、前記駆動点はドライエッチングによるエッチングダメージが及ばない領域に形成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基体、ならびに少なくとも前記駆動点近傍の前記ヘテロ半導体領域は第一導電型である
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基体は、炭化珪素、窒化ガリウム、ならびにダイヤモンドのいずれか１つで構成される
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ヘテロ半導体領域は、単結晶シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、ならびにアモルファスシリコンゲルマニウムのいずれか１つで構成される
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
第一導電型の半導体基体上に前記半導体基体とヘテロ接合を構成するヘテロ半導体領域を積層形成する第１の工程と、
前記半導体基体と前記ヘテロ半導体領域をドライエッチングにより選択的に除去して溝を形成する第２の工程と、
少なくとも前記溝の側壁を形成する半導体基体ならびにヘテロ半導体領域を熱酸化して犠牲酸化膜を形成する第３の工程と、
前記犠牲酸化膜を除去する第４の工程と、
前記溝の内面を含む前記半導体基体と前記ヘテロ半導体領域にゲート絶縁膜を形成する第５の工程と、
前記ゲート絶縁膜を介して、前記半導体基体と前記ヘテロ半導体領域との接合端部に隣接してゲート電極を形成する第６の工程と、
前記ヘテロ半導体領域に接続されたソース電極を形成する第７の工程と、
前記半導体基体に接続されたドレイン電極を形成する第８の工程とを有し、
前記溝の側壁から離間した位置に、前記ゲート絶縁膜と前記ヘテロ半導体領域と前記半導体基体とが接する前記半導体装置の駆動点を形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
第一導電型の半導体基体上に前記半導体基体とヘテロ接合を構成するヘテロ半導体領域を積層形成する第１の工程と、
前記半導体基体と前記ヘテロ半導体領域をドライエッチングにより選択的に除去して溝を形成する第２の工程と、
前記半導体基体と前記ヘテロ半導体領域との間で除去選択比が異なるウエットエッチングにより選択的に前記半導体基体と前記ヘテロ半導体領域をエッチング除去する第３の工程と、
前記溝の内面を含む前記半導体基体と前記ヘテロ半導体領域にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜を介して、前記半導体基体と前記ヘテロ半導体領域との接合端部に隣接してゲート電極を形成する第５の工程と、
前記ヘテロ半導体領域に接続されたソース電極を形成する第６の工程と、
前記半導体基体に接続されたドレイン電極を形成する第７の工程とを有し、
前記溝の側壁から離間した位置に、前記ゲート絶縁膜と前記ヘテロ半導体領域と前記半導体基体とが接する前記半導体装置の駆動点を形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
前記第２の工程は、マスク材を形成した後、前記マスク材を介して前記半導体基体ならびに前記ヘテロ半導体領域を選択的に除去し、
前記第３の工程は、前記第２の工程で用いたマスク材を縮小した後、ウエットエッチングを行う
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
第一導電型の半導体基体上に前記半導体基体とヘテロ接合を構成するヘテロ半導体領域を積層形成する第１の工程と、
前記ヘテロ半導体領域をドライエッチングにより選択的に除去して、底面が前記半導体基体と前記ヘテロ半導体領域との接合界面となる溝を形成する第２の工程と、
少なくとも前記溝の内面を形成する半導体基体ならびにヘテロ半導体領域を熱酸化して犠牲酸化膜を形成する第３の工程と、
前記犠牲酸化膜を除去する第４の工程と、
前記溝の内面を含む前記半導体基体と前記ヘテロ半導体領域にゲート絶縁膜を形成する第５の工程と、
前記ゲート絶縁膜を介して、前記半導体基体と前記ヘテロ半導体領域との接合端部に隣接してゲート電極を形成する第６の工程と、
前記ヘテロ半導体領域に接続されたソース電極を形成する第７の工程と、
前記半導体基体に接続されたドレイン電極を形成する第８の工程とを有し、
前記犠牲酸化膜が形成される前の前記溝の側壁から離間した位置に、前記ゲート絶縁膜と前記ヘテロ半導体領域と前記半導体基体とが接する前記半導体装置の駆動点を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
第一導電型の半導体基体上に前記半導体基体とヘテロ接合を構成するヘテロ半導体領域を積層形成する第１の工程と、
前記半導体基体と前記ヘテロ半導体領域を等方性エッチングにより選択的に除去し、底部が前記半導体基体に達する溝を形成し、かつこの溝の周囲の前記ヘテロ半導体領域の厚さを他の部分の前記ヘテロ半導体領域の厚さよりも薄く形成する第２の工程と、
少なくとも前記ヘテロ半導体領域を熱酸化して犠牲酸化膜を形成する第３の工程と、
前記犠牲酸化膜を除去して、前記第２の工程で厚さが他の部分より薄く形成された前記ヘテロ半導体領域を選択的に除去する第４の工程と、
前記溝の内面を含む前記半導体基体と前記ヘテロ半導体領域にゲート絶縁膜を形成する第５の工程と、
前記ゲート絶縁膜を介して、前記半導体基体と前記ヘテロ半導体領域との接合端部に隣接してゲート電極を形成する第６の工程と、
前記ヘテロ半導体領域に接続されたソース電極を形成する第７の工程と、
前記半導体基体に接続されたドレイン電極を形成する第８の工程とを有し、
前記溝の側壁から離間した位置に、前記ゲート絶縁膜と前記ヘテロ半導体領域と前記半導体基体とが接する前記半導体装置の駆動点を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２の工程は、前記等方性エッチングを行った後、この等方性エッチングで用いたと同一のマスクパターンを使用して異方性エッチングを行い、前記半導体基体と前記ヘテロ半導体領域を選択的に除去する工程を含む
ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の工程は、等方性エッチングにより前記半導体基体と前記ヘテロ半導体領域を選択的に除去する際に使用したマスクパターンの角端部を選択的に除去し、このマスクパターンを用いて前記半導体基体と前記ヘテロ半導体領域を選択的に除去する工程を含む
ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記マスクパターンは、レジスト材で構成されて露光ならびに現像処理により角端部がテーパ状に形成される
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記等方性エッチングは、ウエットエッチングまたはケミカルドライエッチングである
ことを特徴とする請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記半導体基体は、炭化珪素、窒化ガリウム、ならびにダイヤモンドのいずれか１つで構成され、
前記ヘテロ半導体領域は、単結晶シリコン、多結晶シリコン、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、ならびにアモルファスシリコンゲルマニウムのいずれか１つで構成される
ことを特徴とする請求項６〜１４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合を有する電界効果トランジスタの半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。この文献に記載された技術では、Ｎ＋  型の炭化珪素基板上にＮ−  型の炭化珪素のエピタキシャル領域が形成された半導体基体の一主面に、Ｎ−  型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とＮ−  型の多結晶シリコン領域とはヘテロ接合を形成している。また、エピタキシャル領域とＮ−  型の多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。
【０００３】
Ｎ−  型多結晶シリコン領域はソース電極に接続され、Ｎ＋  型の炭化珪素基板の裏面にはドレイン電極が形成されている。
【０００４】
このような構成の半導体装置は、ソース電極を接地しドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、電界効果トランジスタのスイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−  型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。これに対して、ゲート電極に所定の正電圧が印加された状態では、Ｎ−  型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用して、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなり、ドレイン電極とソース電極との間に電流が流れる。
【０００５】
この半導体装置では、電流の遮断／導通の制御チャネルとしてヘテロ接合部を用いており、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。このとき、ゲート絶縁膜を介してゲート電極が接するＮ−  型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が高いほどより低抵抗の導通が得られる。
【特許文献１】特開２００３−３１８３９８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来技術においては、ドライエッチング等によりヘテロ半導体領域をエッチングし、その側面にゲート絶縁膜を形成することで、ヘテロ半導体領域と半導体基体とゲート絶縁膜が接する駆動点を形成していた。このような構成においては、駆動点にエッチングダメージが残り、このエッチングダメージはトランジスタの駆動力を向上させる障害になっていた。このため、トランジスタのスイッチ素子としてのオン抵抗を低減することが困難になるといった不具合を招いていた。
【０００７】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、ヘテロ接合を有する半導体装置におけるオン抵抗の低減を図った半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の課題を解決する手段は、第一導電型の半導体基体と、前記半導体基体の一主面に接して前記半導体基体とヘテロ接合を形成するヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合端部に隣接してゲート絶縁膜を介して配設されたゲート電極と、前記ヘテロ半導体領域に接続されたソース電極と、前記半導体基体に接続されたドレイン電極とを有する半導体装置において、前記半導体基体内に溝が形成され、前記溝の側壁から離間した位置に前記ゲート絶縁膜と前記ヘテロ半導体領域と前記半導体基体とが接する前記半導体装置の駆動点が形成されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、半導体装置の駆動点は、溝を形成する際に生じるエッチングダメージの及ばない領域に形成されるため、半導体装置の駆動力が向上し、オン抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を用いて本発明を実施するための最良の実施例を説明する。
【実施例１】
【００１１】
図１は本発明の実施例１に係る半導体装置の電界効果トランジスタの構成を示す断面図であり、トランジスタの単位セルを２つ対向して並列した断面に相当する。実際にはこれらの単位セルが複数並列に接続されてトランジスタを形成するが、以下の説明ではこの断面構造で代表して説明する。
【００１２】
図１において、ＳｉＣからならＮ型高濃度（Ｎ＋  ）の基板領域１の一主面上には、ＳｉＣからなるＮ型低濃度（Ｎ−  ）のドレイン領域２が形成されている。このドレイン領域２は基板領域１上に成長させたエピタキシャル層により構成され、ドレイン領域２と基板領域１とで半導体基体を構成している。
【００１３】
ＳｉＣはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈ−ＳｉＣとして説明する。図１では基板領域１とドレイン領域２の厚みの概念を省略している。実際には基板領域１は数１００μｍの厚みを持ち、ドレイン領域２は数μｍから１０数μｍ程度である。
【００１４】
ドレイン領域２の一主面側には多結晶シリコンによるＮ＋  型のヘテロ半導体領域３が形成されている。ＳｉＣと多結晶シリコンはバンドギャップが異なり、電子親和力も異なる。これにより、両接合界面にはヘテロ接合が形成される。（多結晶シリコンをヘテロ半導体領域とする所以である。）
ドレイン領域２とヘテロ半導体領域３との接合部に隣接して、ゲート絶縁膜５を介してゲート電極７が形成されている。ヘテロ半導体領域３はソース電極９に直接接続される。基板領域１の裏面には、ドレイン電極１０が電気的に低抵抗でオーミック接続されている。ゲート電極７は層間絶縁膜８によりソース電極９とは絶縁分離されている。
【００１５】
ヘテロ半導体領域３の表面からドレイン領域２に到達する溝が形成され、ゲート絶縁膜５及びゲート電極７はこの溝の内部に形成される。図１において、溝はドレイン領域２の内部にまで掘られるが、ヘテロ半導体領域３とドレイン領域２との接合界面の位置までであっても構わない。本実施例１における特徴的な構成として、ヘテロ半導体領域３とドレイン領域２、ゲート絶縁膜５が接する駆動点６は、溝の側壁から離間した位置に形成されている。
【００１６】
次に、図２−Ａ〜同図−Ｄに示す製造工程断面図を参照して、図１に示す装置の製造方法を説明する。
【００１７】
先ず、Ｎ＋  型のＳｉＣの基板領域１上にＮ−  型のＳｉＣからなるドレイン領域２をエピタキシャル成長等により形成する（図２−Ａ（ａ））。
【００１８】
その後、ドレイン領域２上に多結晶シリコンを堆積形成し、ヘテロ半導体領域３としてドレイン領域２との間にヘテロ接合を形成する。この状態で多結晶シリコンの粒径や粒界の状態を制御し、所望のヘテロ接合特性を得る目的でポストアニールを行なうこともある。次いで、例えばイオン注入等の手段を用いて多結晶シリコンであるヘテロ半導体領域３に
Ｎ＋  型となるように不純物が導入される。不純物種としてはＡｓ（砒素）やＰ（燐）が代表的な例である（図２−Ａ（ｂ））。
【００１９】
続いて、ヘテロ半導体領域３上にマスク材となるレジストパターン２１を形成し、このレジストパターン２１をマスクにしてヘテロ半導体領域３ならびにドレイン領域２をドライエッチングにより選択的に除去し、エッチングの底部４がドレイン領域２の内部にまで至り掘り込まれた溝を形成する。なお、マスク材は酸化膜等でも構わない。エッチングは微細なパターンにも対応できるように、イオンやプラズマ等を用いたドライエッチングにより制御性良く行なう。（図２−Ａ（ｃ））。
【００２０】
引き続いて、マスク材を除去した後、熱酸化によりヘテロ半導体領域３である多結晶シリコンの露出部を酸化して犠牲酸化膜２２を形成する。このとき、ＳｉＣであるドレイン領域２の表面も酸化されるが、ＳｉＣの酸化レートは多結晶シリコンに比較すると小さいので、ＳｉＣからなるドレイン領域２が酸化される量は、多結晶シリコンからなるヘテロ半導体領域３が酸化される量に比べて少なくなる（図２−Ｂ（ｄ））。
【００２１】
その後、フッ酸系のウエットエッチング等により上記工程で形成された犠牲酸化膜２２をすべて除去する。これにより、上述したドレイン領域２とヘテロ半導体領域３との酸化量の相違から多結晶シリコンの溝側端部が当初（図２−Ａ（ｃ））の溝の側壁部から後退し、ヘテロ半導体領域３とドレイン領域２とその後形成されるゲート絶縁膜５が接する駆動点６が、ドライエッチングによる溝の側壁から離間した位置に形成される。
【００２２】
なお、先の図２−Ａ（ｃ）で示すドライエッチング処理に引き続き、多結晶シリコンとＳｉＣの間で選択比の取れるウエット系のエッチングで露出部をエッチング除去するようにしても、上記形状、すなわち駆動点６が溝の側壁から離間した形状を形成することが可能となる。あるいは、先の図２−Ａ（ｃ）で示す工程で用いたマスク材にレジスト材を用い、このレジスト材にベークやＵＶ照射により縮小化処理を施した後、同様なウエットエッチングを行なうことでも上記形状を形成することが可能である。
【００２３】
このように、上記溝を形成する際に、ドライエッチングのエッチング条件に応じた所定の深さまでエッチングダメージが入るが、溝の側壁から離間した、エッチングダメージが到達していない位置にドレイン領域２とヘテロ半導体領域３との接合端部における角部の駆動点６を形成することで、駆動点６はこのエッチングダメージが及ばない範囲に形成することが可能となる。
【００２４】
なお、駆動点６の溝側壁からの離間距離は、先の図２−Ｂ（ｄ）に示す工程における酸化量を制御することで調整することが可能となる。これにより、エッチングダメージが及ぶ距離以上に上記離間距離を設定することが可能となる（図２−Ｂ（ｅ））。
【００２５】
次に、ゲート絶縁膜５をＣＶＤ等により全面に堆積形成する。ゲート絶縁膜５には所望のアニール処理を施す（図２−Ｂ（ｆ））。
【００２６】
その後、ゲート絶縁膜５上にゲート電極７となる多結晶シリコンを堆積形成し、所望の不純物を表面から導入した後、所望の形状にパターニングする（図２−Ｃ（ｇ））。
【００２７】
続いて、全面に層間絶縁膜８を堆積形成する（図２−Ｃ（ｈ））。
【００２８】
次いで、裏面側に付着した多結晶シリコンを除去した後、基板領域１に接するように金属によるドレイン電極１０を形成する。その後、ドレイン電極１０と基板領域１とが低抵抗でオーミック接続するように、アロイ化のための熱処理を施す（図２−Ｃ（ｉ））。
【００２９】
続いて、表面の層間絶縁膜８を所望の形状にパターニングする（図２−Ｄ（ｊ））。
【００３０】
最後に、コンタクト孔を形成し、このコンタクト孔を介して金属によるソース電極９をヘテロ半導体領域３に接するように形成し、図１に示す装置が完成する（図２−Ｄ（ｋ））。
【００３１】
このようにして、製造されるトランジスタの基本的な動作は従来例と同様であるが、この実施例１で採用した特徴により得られる特有な効果について説明する。
【００３２】
トランジスタの駆動点６は、上述したように溝の側壁から離間した位置に形成されるので、ドライエッチングにより溝の側壁に導入されたエッチングダメージの影響を免れる。そのため、駆動点６の近傍は界面準位が少なく、結晶粒自身も理想的な状態となる。素子が導通時には、ゲート電極７からの電界が効果的に駆動点６に印加されるとともに、駆動点６の近傍での界面移動度が高くなる。これにより、駆動力が向上し、かつオン抵抗を充分に低減することができる。
【００３３】
また、本実施例１において、ドレイン領域２の内部まで掘り込まれてた溝にゲート電極７が形成されているため、素子が非導通時には、０Ｖに電位が固定されたゲート電極７がドレイン領域２の深い位置にあることになり、ドレイン電極１０に印加された高電圧による電界をより深い位置でシールドすることが可能となる。これにより、駆動点６の付近での電界を緩和する効果が高くなり、オフ時のリーク電流を低減することができるという効果も併せて実現できる。
【００３４】
このことは、車載用をはじめとしたパワ−エレクトロニクスシステムの小型化、軽量化、ならびに低コスト化の実現に大いに貢献することができる。
【実施例２】
【００３５】
図３は本発明の実施例２に係る半導体装置の構成を示す図である。先の図１に示す実施例１では、図２−Ａ（ｃ）の工程に示すように、ドレイン領域２の内部にまで溝を掘り込んだのに対して、図３に示す実施例２の特徴とするところは、同工程においてドライエッチングにより掘り込まれる溝の底部（ドライエッチング面底部）１１をヘテロ半導体領域３とドレイン領域２との接合界面の位置としたことにあり、他は先の実施例１と同様である。
【００３６】
このような特徴を採用することでも、先の実施例１と同様に溝の形成後に酸化膜の形成及び除去を行うことでトランジスタの駆動点６は、当初のエッチングにより形成された溝の側壁部から離間した位置に形成されるので、駆動点６は溝を形成する際に生じたエッチングダメージの影響を免れることができる。したがって、この実施例２でも先の実施例１と同様の効果を得ることができる。
【実施例３】
【００３７】
図４は本発明の実施例３に係る半導体装置の構成を示す図である。図４に示す実施例３の特徴とするところは、先の実施例１の構成に対して、ドレイン領域２の表層部にヘテロ半導体領域３と接するように、素子が非導通時に電界緩和層として機能するＰ型のウェル領域１２を形成したことにあり、他は実施例１と同様である。
【００３８】
このような構成を採用することで、先の実施例１で得られる効果に加えて、電界緩和層があることによりさらに素子の非導通時のリーク電流を低減することが可能となり、低オン抵抗でより高耐圧の素子を実現することができるという効果が得られる。
【実施例４】
【００３９】
図５は本発明の実施例４に係る半導体装置の構成を示す図である。図５に示す実施例４の特徴とするところは、先の実施例２の構成に対して、ドレイン領域２の表層部にヘテロ半導体領域３と接するように、素子が非導通時に電界緩和層として機能するＰ型のウェル領域１２を形成したことにあり、他は実施例２と同様である。
【００４０】
このような構成を採用することで、先の実施例２で得られる効果に加えて、電界緩和層があることによりさらに素子の非導通時のリーク電流を低減することが可能となり、低オン抵抗でより高耐圧の素子を実現することができるという効果が得られる。
【実施例５】
【００４１】
図６は本発明の実施例５に係る半導体装置の構成を示す図である。図６に示す実施例５の特徴とするところは、先の実施例１の構成に対して、ヘテロ半導体領域３の下部に
Ｐ＋  型のヘテロ半導体領域１３を形成したことにあり、他は実施例１と同様である。
【００４２】
このような構成を採用することで、Ｐ＋  型のヘテロ半導体領域１３によりヘテロ接合界面の障壁を高くすることが可能となり、先の実施例１で得られる効果に加えて、さらに高耐圧な素子を実現することが可能となる。
【実施例６】
【００４３】
図７は本発明の実施例６に係る半導体装置の構成を示す図である。図７に示す実施例６の特徴とするところは、先の実施例２の構成に対して、ヘテロ半導体領域３の下部に
Ｐ＋  型のヘテロ半導体領域１３を形成したことにあり、他は実施例２と同様である。
【００４４】
このような構成を採用することで、Ｐ＋  型のヘテロ半導体領域１３によりヘテロ接合界面の障壁を高くすることが可能となり、先の実施例２で得られる効果に加えて、さらに高耐圧な素子を実現することが可能となる。
【００４５】
なお、上記各実施例１〜６、ならびに以下に説明する実施例７〜９において、半導体基体は炭化珪素の他に、窒化ガリウムまたはダイヤモンドで構成してもよく、ヘテロ半導体領域は多結晶シリコンの他に、単結晶シリコン、アモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、ならびにアモルファスシリコンゲルマニウムのいずれか１つで構成してもよい。
【実施例７】
【００４６】
図８は本発明の実施例７に係る半導体装置の製造方法を示す工程断面図である。この実施例７は図１に示す半導体装置の構造を得る製造方法の他の実施例を示すものであり、先ず、Ｎ＋  型のＳｉＣの基板領域１上にＮ−  型のＳｉＣからなるドレイン領域２をエピタキシャル成長等により形成する。その後、ドレイン領域２上に多結晶シリコンを堆積形成し、ヘテロ半導体領域３としてドレイン領域２との間にヘテロ接合を形成する。この状態で多結晶シリコンの粒径や粒界の状態を制御し、所望のヘテロ接合特性を得る目的でポストアニールを行なうこともある。次いで、例えばイオン注入等の手段を用いて多結晶シリコンであるヘテロ半導体領域３がＮ＋  型となるように不純物を導入する。不純物種としては
Ａｓ（砒素）やＰ（燐）が代表的な例である。続いて、ヘテロ半導体領域３上にマスク材となるレジスト３１を塗布して形成する（図８（ａ））。
【００４７】
次に、レジスト３１上にフォトマスク３２を形成し、このフォトマスク３２を用いてレジスト３１を選択的にエッチング除去してパターニングする（図８（ｂ））。
【００４８】
続いて、フォトマスク３２を除去した後、パターニングされたレジスト３１をマスクとして等方性エッチングであるウエットエッチングにより多結晶シリコンによるヘテロ半導体領域３を選択的にエッチング除去する（図８（ｃ））。なお、等方性エッチングであれば、ケミカルドライエッチング等のエッチング処理を用いても構わない。
【００４９】
ここで、図９の断面図を参照して、等方性エッチングの特性を説明する。図９（ａ）に示すように、パターンが微細化された場合に、すなわちパターニングされたレジスト３１を介してヘテロ半導体領域３を選択的にエッチング除去することでヘテロ半導体領域３に幅が狭い垂直な溝３３を形成しようとした場合に、実際には同図（ｂ）に示すように、レジスト３１の下側までヘテロ半導体領域３のエッチングが進行してヘテロ半導体領域３が横方向にエッチングされてしまう。この結果、図９（ｂ）に示すように溝３３の壁面は曲面状のエッチング面となる。
【００５０】
図８（ｃ）に戻って、図９で説明したように、この工程で行われる等方性のエッチング処理においては、ヘテロ半導体領域３のエッチング面はレジスト３１の下部まで進行する。また、エッチング後に残存するヘテロ半導体領域３の最も薄い部分の厚みは数１００Å程度となる。なお、図８（ｃ）では、ヘテロ半導体領域３のエッチング面の形状を便宜上テーパがかかった形状で表現しているが、実際には先の図９（ｂ）に示すような曲面的なエッチング形状となる。
【００５１】
次に、レジスト３１をマスクとして異方性エッチングであるドライエッチングを用いてヘテロ半導体領域４ならびにドレイン領域２を選択的に除去し、底部がドレイン領域２に達する溝（トレンチ）３４を形成する（図８（ｄ））。
【００５２】
その後、レジスト３１を除去し、溝３４の周囲に部分的に厚みが薄くなったヘテロ半導体領域３ａを得る（図８（ｅ））。その厚みは例えば数１００Å程度に形成され、厚みが薄くなったヘテロ半導体領域３ａは溝３４の端部から水平方向に例えば数１０００Å程度の長さで形成される。
【００５３】
続いて、熱酸化によりヘテロ半導体領域３である多結晶シリコンならびにドレイン領域２の露出部を酸化して犠牲酸化膜を形成する。このとき、ＳｉＣであるドレイン領域２の溝３４の底部も酸化されるが、ＳｉＣの酸化レートは多結晶シリコンに比較すると小さいので、ＳｉＣからなるドレイン領域２が酸化される量は、多結晶シリコンからなるヘテロ半導体領域３が酸化される量に比べて少なくなる。その後、フッ酸系のウエットエッチング等により犠牲酸化膜をすべて除去する。これにより、厚みが薄くなったヘテロ半導体領域３ａは除去され、ヘテロ半導体領域３の端部は溝３４の側壁部から後退し、ヘテロ半導体領域３とドレイン領域２とその後形成されるゲート絶縁膜５が接する駆動点６が、ドライエッチングによる溝３４の側壁から離間した位置に形成される（図８（ｆ））。
【００５４】
この後は、先の実施例１で説明した図２−Ｂ（ｆ）〜同図−Ｄ（ｋ）に示す工程を経て図１に示す半導体装置が完成する。
【００５５】
このような実施例７においても、先の実施例１で説明した特徴を有する半導体装置を容易に製造することができる。また、上記製造方法を採用することで、エッチング面から駆動点６を数１０００Å程度の離れた位置に形成する際に、ヘテロ半導体領域３に対する犠牲酸化を縦方向に薄く実施することが可能になる。これにより、犠牲酸化量を抑制することができ、製造工程の負担を軽減することができるとともに、重い犠牲酸化によるデバイス特性への悪影響を低減することができる。
【実施例８】
【００５６】
図１０は本発明の実施例８に係る半導体装置の製造方法を示す工程断面図である。この実施例８は図１に示す半導体装置の構造を得る製造方法の他の実施例を示すものであり、先ず、Ｎ＋  型のＳｉＣの基板領域１上にＮ−  型のＳｉＣからなるドレイン領域２をエピタキシャル成長等により形成する。その後、ドレイン領域２上に多結晶シリコンを堆積形成し、ヘテロ半導体領域３としてドレイン領域２との間にヘテロ接合を形成する。この状態で多結晶シリコンの粒径や粒界の状態を制御し、所望のヘテロ接合特性を得る目的でポストアニールを行なうこともある。次いで、例えばイオン注入等の手段を用いて多結晶シリコンであるヘテロ半導体領域３がＮ＋  型となるように不純物を導入する。不純物種としてはＡｓ（砒素）やＰ（燐）が代表的な例である。続いて、ヘテロ半導体領域３上にマスク材となるレジスト３１を塗布して形成する（図１０（ａ））。
【００５７】
次に、レジスト３１上にフォトマスク３２を形成し、このフォトマスク３２を用いてレジスト３１を選択的にエッチング除去してパターニングする（図１０（ｂ））。
【００５８】
続いて、等方性のウェットエッチングによりレジスト３１をエッチング除去する。これにより、レジスト３１の端部上側の角部が等方的にエッチングされて除去され、テーパ状に加工された角部３１ａを得る（図１０（ｃ））。
【００５９】
次に、上記工程で角部がテーパ状に加工されたレジスト３１をマスクにして異方性エッチングであるドライエッチングを行い、ヘテロ半導体領域３ならびにドレイン領域２を選択的に除去する。これにより、底部がドレイン領域２に達する溝３５が形成される。このとき、レジスト３１のテーパ状に加工された角部３１ａは異方性エッチングによりレジスト３１の他の部分よりもエッチングが速く進行し、下地のヘテロ半導体領域３がエッチングされる。この結果、溝３５の周囲に部分的に厚みが薄くなったヘテロ半導体領域３が形成される。すなわち、レジスト３１の形状が相似してヘテロ半導体領域３に形成される。ヘテロ半導体領域３の薄くなった部分の厚みは数１００Å程度に形成され、厚みが薄くなったヘテロ半導体領域３は溝３５の端部から水平方向に数１０００Å程度の長さに形成される（図１０（ｄ））。
【００６０】
この後は、先の実施例７で説明した図８（ｅ）、同図（ｆ）ならびに先の実施例１で説明した図２−Ｂ（ｆ）〜同図−Ｄ（ｋ）に示す工程を経て図１に示す半導体装置が完成する。
【００６１】
このような実施例８においても、先の実施例１で説明した特徴を有する半導体装置を容易に製造することができる。また、上記製造方法を採用することで、最表面のレジスト３１を加工するので、製造工程の途中でその形状を確認しながら製造を進められるという効果がある。
【実施例９】
【００６２】
図１１は本発明の実施例９に係る半導体装置の製造方法を示す工程断面図である。この実施例９は図１に示す半導体装置の構造を得る製造方法の他の実施例を示すものであり、先ず、Ｎ＋  型のＳｉＣの基板領域１上にＮ−  型のＳｉＣからなるドレイン領域２をエピタキシャル成長等により形成する。その後、ドレイン領域２上に多結晶シリコンを堆積形成し、ヘテロ半導体領域３としてドレイン領域２との間にヘテロ接合を形成する。この状態で多結晶シリコンの粒径や粒界の状態を制御し、所望のヘテロ接合特性を得る目的でポストアニールを行なうこともある。次いで、例えばイオン注入等の手段を用いて多結晶シリコンであるヘテロ半導体領域３がＮ＋  型となるように不純物を導入する。不純物種としてはＡｓ（砒素）やＰ（燐）が代表的な例である。続いて、ヘテロ半導体領域３上にマスク材となるレジスト３１を塗布して形成する（図１１（ａ））。
【００６３】
次に、レジスト３１上にフォトマスク３２を形成し、このフォトマスク３２を用いてレジスト３１を選択的にエッチング除去してパターニングする（図１１（ｂ））。
【００６４】
続いて、フォトマスク３２を除去した後、パターニングされたレジスト３１をマスクとして等方性エッチングであるウエットエッチングにより多結晶シリコンによるヘテロ半導体領域３を選択的にエッチング除去する（図１１（ｃ））。なお、等方性エッチングであれば、ケミカルドライエッチング等のエッチング処理を用いても構わない。この工程で行われる等方性のエッチング処理においては、先の図９で説明したように、ヘテロ半導体領域３のエッチングはレジスト３１の下部まで進行する。また、残存するヘテロ半導体領域３の最も薄い部分の厚みは数１００Å程度となる。図１１（ｃ）では、ヘテロ半導体領域３のエッチング面の形状を便宜上テーパーがかかった形状で表現しているが、実際には先の図９（ｂ）に示すような曲面的なエッチング形状となる。
【００６５】
次に、レジスト３１を除去した後、ヘテロ半導体領域３上に新たにレジスト３６を塗布形成し、このレジスト３６を選択的に除去してパターニングする。その後、このパターニングされたレジスト３６をマスクにして異方性エッチングであるドライエッチングを用いてヘテロ半導体領域３ならびにドレイン領域２を選択的に除去する。これにより、底部がドレイン領域２に達する溝３７を形成する（図１１（ｄ））。
【００６６】
この後は、先の実施例７で説明した図８（ｅ）、同図（ｆ）ならびに先の実施例１で説明した図２−Ｂ（ｆ）〜同図−Ｄ（ｋ）に示す工程を経て図１に示す半導体装置が完成する。
【００６７】
このような実施例９においても、先の実施例１で説明した特徴を有する半導体装置を容易に製造することができる。また、上記製造方法を採用することで、各エッチング工程におけるレジストの後退による影響を受けることなく装置を形成することが可能となる。
【００６８】
なお、上記実施例７〜９において、マスク材としてレジストに代えて酸化膜を用いてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１に係る半導体装置の構成を示す断面図である。
【図２−Ａ】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図２−Ｂ】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図２−Ｃ】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図２−Ｄ】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図３】本発明の実施例２に係る半導体装置の構成を示す断面図である。
【図４】本発明の実施例３に係る半導体装置の構成を示す断面図である。
【図５】本発明の実施例４に係る半導体装置の構成を示す断面図である。
【図６】本発明の実施例５に係る半導体装置の構成を示す断面図である。
【図７】本発明の実施例６に係る半導体装置の構成を示す断面図である。
【図８】本発明の実施例７に係る半導体装置の製造方法を示す工程断面図である。
【図９】等方性エッチングの特性を示す断面図である。
【図１０】本発明の実施例８に係る半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の実施例９に係る半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００７０】
１…基板領域
２…ドレイン領域
３，１３…ヘテロ半導体領域
４，１１…エッチング面底部
５…ゲート絶縁膜
６…駆動点
７…ゲート電極
８…層間絶縁膜
９…ソース電極
１０…ドレイン電極
１２…ウェル領域
２１…レジストパターン
２２…犠牲酸化膜
３１，３６…レジスト
３１ａ…角部
３２…フォトマスク
３３，３４，３５，３７…溝
【図１】
2007288118.tif 000003
【図２−Ａ】
2007288118.tif 000004
【図２−Ｂ】
2007288118.tif 000005
【図２−Ｃ】
2007288118.tif 000006
【図２−Ｄ】
2007288118.tif 000007
【図３】
2007288118.tif 000008
【図４】
2007288118.tif 000009
【図５】
2007288118.tif 000010
【図６】
2007288118.tif 000011
【図７】
2007288118.tif 000012
【図８】
2007288118.tif 000013
【図９】
2007288118.tif 000014
【図１０】
2007288118.tif 000015
【図１１】
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