(57)【要約】【課題】洗浄工程の際にウォーターマークの発生を防止することができる半導体素子の製造方法を提供する。【解決手段】半導体基板１１上に成膜された撥水性材料からなる第１の被膜１３ａに第２の被膜１３ｂを成膜し、第１の被膜１３ａ上にＣＭＰストッパ膜１６を形成し、第２の被膜１３ｂをＣＭＰ法により平坦化した後、第２の被膜１３ｂを洗浄する際に、スクライブラインＬによって半導体素子ごとに区画された素子領域ＡにおけるＣＭＰストッパ膜１６と、各素子領域Ａの周囲のスクライブラインＬ全体に形成された膜とを親水性材料とする。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板上に成膜された撥水性材料からなる第１の被膜に第２の被膜を成膜し、前記第１の被膜上にＣＭＰストッパ膜を形成し、前記第２の被膜をＣＭＰ法により平坦化した後、前記第２の被膜を洗浄する半導体素子の製造方法であって、
前記半導体基板には、スクライブラインによって半導体素子ごとに区画された素子領域が形成され、前記ＣＭＰストッパ膜と、各素子領域の周囲のスクライブラインの表面とを親水性材料とすることを特徴とする半導体素子の製造方法。
【請求項２】
前記半導体素子が、前記半導体基板上に、光電変換部と、前記光電変換部で生起せしめられた電荷を転送する電荷転送電極を有する電荷転送部とを備え、
前記電荷転送電極が、前記第１の被膜からなる第１の電極と、前記第２の被膜からなる第２の電極とを有していることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記半導体素子が、前記半導体基板上に、光電変換部と、前記光電変換部で生起せしめられた電荷を転送する電荷転送電極を有する電荷転送部と、入射した光を閉じ込め伝搬させて前記光電変換部に導く光導波路とを備え、
前記電荷転送電極が、前記第１の被膜からなる第１の電極と、前記第２の被膜からなる第２の電極とを有していることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記半導体素子が、前記半導体基板上の半導体領域の所定位置に形成されたトレンチに素子分離領域を形成することにより、前記半導体領域を複数の素子領域に分離してなる素子分離構造を有し、前記第１の被膜が前記半導体基板上に形成された拡散制限層であり、前記拡散制限層上にＣＭＰストッパ膜と前記第２の被膜とを形成して前記第２の被膜を平坦化することで、前記トレンチの内部に充填された充填膜を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第１の被膜がＳｉＮ，ＳｉＯＮ，ＳｉＯ２のいずれかであることを特徴とする請求項１から４のいずれか１つに記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、撥水性のシリコン膜表面をＣＭＰ工程によって平坦化した後に洗浄する工程を有する半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来、半導体素子の製造工程において、半導体基板上に、ポリシリコン等の撥水性材料からなる膜を成膜した後、シリコン膜表面をＣＭＰ（化学的機械研磨）法で平坦化し、洗浄工程を行っている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、シリコン膜表面に洗浄処理を施し、乾燥工程へ運ぶ際に、シリコン膜の撥水性によって洗浄液の水滴が膜表面に残ってしまう現象が生じる。すると、水滴が残ったシリコン膜の表面には薄い酸化膜が形成されてウォーターマークと呼ばれる乾燥シミができてしまう。そして、乾燥シミが生じている膜上に別の酸化シリコン膜などの絶縁膜を形成すると、シリコン膜と堆積させる膜との界面の状態が不規則となり、膜はがれが生じることやエッチングができなくなるといった不具合が生じ、半導体素子の性能が劣化してしまうという問題があった。
【０００４】
本発明は、洗浄工程の際にウォーターマークの発生を防止することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の上記目的は、下記の構造によって達成される。
（１）  半導体基板上に成膜された撥水性材料からなる第１の被膜に第２の被膜を成膜し、前記第１の被膜上にＣＭＰストッパ膜を形成し、前記第２の被膜をＣＭＰ法により平坦化した後、前記第２の被膜を洗浄する半導体素子の製造方法であって、
前記半導体基板には、スクライブラインによって半導体素子ごとに区画された素子領域が形成され、前記ＣＭＰストッパ膜と、各素子領域の周囲のスクライブラインの表面とを親水性材料とすることを特徴とする半導体素子の製造方法。
（２）  前記半導体素子が、前記半導体基板上に、光電変換部と、前記光電変換部で生起せしめられた電荷を転送する電荷転送電極を有する電荷転送部とを備え、
前記電荷転送電極が、前記第１の被膜からなる第１の電極と、前記第２の被膜からなる第２の電極とを有していることを特徴とする上記（１）に記載の半導体素子の製造方法。
（３）  前記半導体素子が、前記半導体基板上に、光電変換部と、前記光電変換部で生起せしめられた電荷を転送する電荷転送電極を有する電荷転送部と、入射した光を閉じ込め伝搬させて前記光電変換部に導く光導波路とを備え、
前記電荷転送電極が、前記第１の被膜からなる第１の電極と、前記第２の被膜からなる第２の電極とを有していることを特徴とする上記（１）に記載の半導体素子の製造方法。
（４）  前記半導体素子が、前記半導体基板上の半導体領域の所定位置に形成されたトレンチに素子分離領域を形成することにより、前記半導体領域を複数の素子領域に分離してなる素子分離構造を有し、前記第１の被膜が前記半導体基板上に形成された拡散制限層であり、前記拡散制限層上にＣＭＰストッパ膜と前記第２の被膜とを形成して前記第２の被膜を平坦化することで、前記トレンチの内部に充填された充填膜を形成することを特徴とする上記（１）に記載の半導体素子の製造方法。
（５）  前記第１の被膜がＳｉＮ，ＳｉＯＮ，ＳｉＯ２のいずれかであることを特徴とする上記（１）から（４）のいずれか１つに記載の半導体素子の製造方法。
【０００６】
本発明は、半導体基板上に成膜された第１の被膜と、該第１の被膜上に形成されたＣＭＰストッパ膜と、更に、第２の被膜を形成し、平坦化した後で、洗浄を行っている。ここで、ＣＭＰストッパ膜と、各素子領域の周囲のスクライブライン全体とを覆う膜とが親水性材料で形成されており、洗浄の際に、水を保持する性質を有する。すると、洗浄に使用される水が、素子領域周囲のスクライブライン全体に保持され、また、素子領域内の第１の被膜上のＣＭＰストッパ膜においても水が保持されることで、半導体基板上の面全体が水に覆われた状態となる。こうすれば、乾燥工程へ半導体基板を運ぶ際に、水滴が自然乾燥することなく、洗浄後に半導体基板上に水滴が残ってしまうことを防止でき、乾燥シミができることを回避できる。したがって、乾燥後、半導体基板上に酸化シリコン膜などの絶縁膜を成膜する場合に、成膜された膜と堆積させた膜との界面の状態が安定した状態となり、半導体素子の性能が劣化することを防止できる。
【発明の効果】
【０００７】
本発明によれば、洗浄工程の際にウォーターマークの発生を防止することができる半導体素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係る半導体素子の製造方法の実施形態を図面に基づいて詳しく説明する。
最初に、図１から図１０に基づいて、第１の実施形態の半導体素子の製造方法を説明する。本実施形態の半導体素子は、半導体基板上に光電変換部と、光電変換部に生起せしめられた電荷を転送する電荷転送電極を備えた電荷転送部と備えた固体撮像素子である。
【０００９】
図１は、固体撮像素子の形成されたウエハ全体を示す斜視図である。図２から図１０はそれぞれ、製造手順の一部を説明する断面図である。
図１に示すように、ウエハＷの上面には、スクライブラインＬが格子状に形成され、スクライブラインＬによって半導体素子Ｄごとに素子領域が形成されている。
【００１０】
次に、本実施形態の半導体素子の製造手順を説明する。図２に示すように、半導体基板１１の表面に膜厚１５〜３５ｎｍの酸化シリコン膜１２ａと、膜厚５０ｎｍの窒化シリコン膜２ｂと、膜厚１０ｎｍの酸化シリコン膜１２ｃを形成し、３層構造のゲート絶縁膜１２を形成する。
【００１１】
続いて、このゲート絶縁膜１２上に、ＰＨ３とＮ２とを添加したＳｉＨ４を反応性ガスとして用いた減圧ＣＶＤ法により、膜厚０．４μｍのリンドープの第１層ドープトアモルファスシリコン膜１３ａを形成する。このときの基板温度は６００〜７００℃とする。本実施形態においては、第１層ドープトアモルファスシリコン膜１３ａを第１の被覆とする。
【００１２】
この後、減圧ＣＶＤ法により膜厚１５ｎｍの酸化シリコン膜１４ａと、膜厚５０ｎｍの窒化シリコン膜１４ｂとを形成する。
【００１３】
続いて、そしてこの上層にポジレジストを厚さ０．５〜１．４μｍとなるように塗布し、フォトリソグラフィにより所望のマスクを用いて露光し、現像、水洗を行い、レジストパターンＲ１および、必要に応じてダミー（レジスト）パターン（ここでは図示せず）を形成する。ここでダミーパターンはシリコン基板１１の周縁部で、レジストパターンＲ１の間隔が所定幅（第１の電極の間隔）以上とならないようにレイアウト時に形成される。
【００１４】
この後、ＣＨＦ３とＣ２Ｆ６とＯ２とＨｅとの混合ガスを用いた反応性イオンエッチングにより、酸化シリコン膜１４ａと、窒化シリコン膜１４ｂとをエッチングし、第１層導電性膜としての第１層ドープトアモルファスシリコン膜１３ａのパターニング用のマスクパターンを形成する。ここでもダミーのマスクパターンが、本来の第１の電極形成用のマスクパターンに形成されている。
【００１５】
そしてアッシングによりレジストパターンを剥離除去する。このとき、第１層ドープトアモルファスシリコン膜１３ａには、本来の第１の電極のパターンに加え、ダミーパターンが形成される。
【００１６】
この後、図３に示すように、ＨＢｒとＯ２との混合ガスを用いた反応性イオンエッチングによりこのマスクパターンをマスクとし、ゲート絶縁膜１２の窒化シリコン膜１２ｂをエッチングストッパとして第１層ドープトアモルファスシリコン膜１３ａを選択的にエッチング除去し、第１の電極および周辺回路の配線を形成する。ここではＥＣＲ(電子サイクロトロン共鳴：Electron Cyclotron Resonance)方式あるいはＩＣＰ（誘導結合Inductively Coupled Plasma）方式などのエッチング装置を用いるのが望ましい。
【００１７】
続いて、図４に示すように、酸化法により第１の電極のパターンの側面に膜厚８０ｎｍの酸化シリコン膜からなる電極間絶縁膜１５を形成する。
【００１８】
次に、図５に示すように、この外側をＣＶＤ法により酸化シリコン膜（ＨＴＯ）１６で被覆する。ここで、本実施形態では、素子領域Ａと同様に、スクライブラインＬにも同様に形成している。すなわち、半導体基板１１上に、順にゲート絶縁膜１２、シリコン膜１３ａ、酸化シリコン膜１４ａ、窒化シリコン膜１４ｂを堆積し、素子領域Ａと同様に酸化シリコン膜１６を被覆する。
【００１９】
図６に示すように、素子領域Ａ及びスクライブラインＬの表面にＳｉＨ４ガスにＰＨ３とＮ２とを添加した反応性ガスを用いた減圧ＣＶＤ法により第２層導電性膜として膜厚０．４〜０．７μｍの第２層ドープトアモルファスシリコン膜１３ｂを形成する。このとき、第２層ドープトアモルファスシリコン膜１３ｂの膜厚は第１層ドープトアモルファスシリコン膜１３ａおよびその上層の酸化シリコン膜１４ａおよび窒化シリコン膜１４ｂの膜厚の合計膜厚と同程度かそれよりも厚くなるように形成する。本実施形態において、第２層ドープトアモルファスシリコン膜１３ｂが第２の被覆とする。
【００２０】
そして、第２層ドープトアモルファスシリコン膜１３ｂにＣＭＰを行い、第２層ドープトアモルファスシリコン膜１３ｂの表面に平坦化を行う。このとき、酸化シリコン膜１６がＣＭＰストッパ膜として機能する。
【００２１】
平坦化して後、半導体基板１１における、第２層ドープトアモルファスシリコン膜１３ｂ及び酸化シリコン膜１６が露呈した面を水で洗浄し、図示しない乾燥装置に運び乾燥処理を行う。
【００２２】
ここで、本実施形態では、第２層ドープトアモルファスシリコン膜１３ｂを平坦化する際のＣＭＰストッパ膜である酸化シリコン膜１６を親水性材料で形成している。すると、図８に示すように、第２層ドープトアモルファスシリコン膜１３ｂを平坦化した状態で、酸化シリコン膜１６が被覆されたスクライブライン上の領域Ｈ１と、第１層ドープトアモルファスシリコン膜１３ａ上の領域Ｈ２，Ｈ３とにおいて、酸化シリコン膜１６を構成する親水性によって洗浄で使用された水が保持される。一方で、第２層ドープトアモルファスシリコン膜１３ｂが露呈している領域Ｄ１，Ｄ２，Ｄ３では、該第２層ドープトアモルファスシリコン膜１３ｂが撥水性材料であるが、それぞれの両側の酸化シリコン膜１６に保持された水によって、これら領域Ｄ１，Ｄ２，Ｄ３に付着した水がはじかれて半導体基板１１の面方向（図８において左右方向）に移動することが規制される。このため、洗浄した後で、半導体基板１１上の全面にわたって水の膜が形成され、従来のように水滴状に水が付着した状態となることを防止できる。
【００２３】
この後、図９に示すように、周辺回路形成のためのレジストパターンＲ２を形成する。ここでは、固体撮像素子形成部および周辺回路部の一部を覆うようにレジストパターンＲ２を形成する。
【００２４】
そして、図１０に示すように、このレジストパターンＲ２をマスクとして、フォトダイオード領域上の第２層ドープトアモルファスシリコン膜１３ｂをエッチング除去するとともに周辺回路の配線としてのパターンを残留させる。そして、アッシングによりレジスト除去を行なうことにより、固体撮像素子形成部および周辺回路部の一部を覆うように第２層ドープトアモルファスシリコン膜１３ｂが形成される。
【００２５】
さらに、半導体基板１１上には、光電変換部の受光領域を除いて遮光膜が設けられ、カラーフィルタ，マイクロレンズが設けられる。カラーフィルタとマイクロレンズとの間には絶縁性の透明樹脂等からなる平坦化層が充填され、固体撮像素子が完成する。
なお、本実施形態の固体撮像素子としては、光電変換部がハニカム状に配列された構成としてもよく、正方格子状に配列された構成としてもよい。
【００２６】
このように本実施形態の製造方法は、半導体基板１１上に成膜された第１層ドープトアモルファスシリコン膜１３ａ（第１の被膜）と、該第１の被膜上に形成された酸化シリコン膜１６のＣＭＰストッパ膜と、更に、第２の被膜を形成し、平坦化した後で、洗浄を行っている。ここで、酸化シリコン膜１６がＣＭＰストッパ膜として機能し、このＣＭＰストッパ膜と各素子領域Ａの周囲のスクライブラインＬ全体とを覆う膜（本実施形態においては、同一のＣＭＰストッパ膜とした。）とが親水性材料で形成されており、洗浄の際に、水を保持する性質を有する。すると、洗浄に使用される水が、素子領域Ａ周囲のスクライブラインＬ全体に保持され、また、素子領域Ａ内の第１の被膜上のＣＭＰストッパ膜においても水が保持されることで、半導体基板１１上の面全体が水に覆われた状態となる。こうすれば、洗浄後に半導体基板１１上に水滴が残ってしまうことを防止でき、製造段階で乾燥工程へ半導体基板１１を運ぶ際に、水滴が自然乾燥することなく、乾燥シミができることを回避できる。したがって、乾燥後、半導体基板上に更に別の材料を成膜する場合に、成膜された膜と堆積させた膜との界面の状態が安定した状態となり、性能が良好な半導体素子を得ることができる。
【００２７】
本実施形態では、半導体素子として固体撮像素子を適用し、第１層ドープトアモルファスシリコン膜１３ａからなる第１の電極と第２層ドープトアモルファスシリコン膜１３ｂからなる第２の電極とを備えた、いわゆる、単層電極構造を有する固体撮像素子を製造する工程を例に説明した。しかし、本発明に係る半導体素子の製造方法は、このような構成の固体撮像素子の製造方法に限定されず、本発明の効果を奏する範囲において適宜変更できる。
【００２８】
次に、図１１から図１３に基づいて、本発明に係る半導体素子の製造方法の第２実施形態を説明する。図１１は、本実施形態の半導体素子の構造を説明する断面図である。図１２と図１３は、本実施形態の半導体素子の製造工程の一部を示す断面図である。
【００２９】
本実施形態の半導体素子２０は、半導体基板上に、光電変換部と、光電変換部で生起せしめられた電荷を転送する電荷転送電極と、入射した光を閉じ込め伝搬させて光電変換部に導く光導波路とを備えた導波路構造を有する固体撮像素子である。
【００３０】
具体的には、半導体基板であるシリコン基板２１の表面にｐウェル（図示せず）、およびｎ型半導体層（図示せず）が形成されている。シリコン基板２１上に、ゲート酸化膜２２を介して配列形成される複数の電荷転送電極２３（２３ａ、２３ｂ）が、ゲート酸化膜２２上に所定の間隔で形成された電極間絶縁膜２４によって複数の電荷転送電極に分離形成されている。また、半導体素子２０には、光電変換部としてのフォトダイオード部２０Ａの受光領域に開口を有する遮光膜２７と、開口部全体を覆うように全面に形成されたＨＴＯ膜２９とが被覆されている。フォトダイオード２０Ａの上方には、ＨＴＯ膜２９を介して、酸化シリコン膜からなる柱状構造を有する透光性膜３１が形成されている。遮光膜２７の上層には、ＮＳＧ膜とＢＰＳＧ膜との２層膜からなる平坦化膜２８が形成されている。
【００３１】
この第１の透光性膜３１の上層には、プラズマＣＶＤ法によって窒化シリコン膜４１が形成されている。窒化シリコン膜４１上は、表面に凸形状のレンズ４３を有する、透光性の有機膜からなる平坦化膜４２で被覆されている。
【００３２】
シリコン基板２１には、複数のフォトダイオード３３からなるフォトダイオード部２０Ａが形成され、フォトダイオードで検出した信号電荷を転送するための電荷転送部２０Ｂが、フォトダイオード部２０Ａの間に蛇行形状を呈するように形成される。電荷転送部２０Ｂによって転送される信号電荷が移動する電荷転送チャネルは、図示していないが、電荷転送部２０Ｂが延在する方向と交差する方向に、やはり蛇行形状を呈するように形成される。
【００３３】
なお、ｐウェルの形成されたシリコン基板２１内には、ｐｎ接合を備えたフォトダイオード３３、電荷転送チャネル３５、チャネルストップ領域３６、電荷読み出し領域３４が形成され、シリコン基板２１表面には、ゲート酸化膜２２が形成される。ゲート酸化膜２２表面には、酸化シリコン膜からなる電極間絶縁膜２４と電荷転送電極２３（電荷転送部２０Ｂ）が形成される。ここでゲート酸化膜２２は熱酸化によって形成された酸化シリコン膜と減圧ＣＶＤ法によって形成された窒化シリコン膜と、ＣＶＤ法によって形成されたＨＴＯ膜との３層膜で構成される。
【００３４】
また、電荷転送電部２０Ｂにおいては、シリコン基板２１表面には、ゲート酸化膜２２が形成され、このゲート酸化膜２２表面に、電荷転送電極を構成する第１層ドープトアモルファスシリコン膜２３ａ（第１の被覆）からなる第１の電極、第２層ドープトアモルファスシリコン膜２３ｂ（第２の被覆）からなる第２の電極が酸化シリコン膜からなる電極間絶縁膜２４を介して並置され、単層電極構造を構成している。
【００３５】
そしてこの第２の電極の上層に酸化シリコン膜２５を介して膜厚３０ｎｍの窒化シリコン膜２６が形成されている。窒化シリコン膜２６の上層に膜厚５０ｎｍの、ＨＴＯ膜２９が形成されている。このＨＴＯ薄膜はシンター時にフォトダイオード３３に水素を供給する経路を形成するための膜である。窒化シリコン膜２６において、電荷転送電極２３上にはシンター時に、水素を通過させるための開口が形成されている。また、窒化シリコン膜２６の上層には、スパッタリング法により形成された膜厚５０ｎｍのチタンナイトライド層（図示せず）を介して遮光層として、膜厚２００ｎｍのタングステン薄膜２７が形成されている。
【００３６】
固体撮像素子２０において、フォトダイオード３３に相当する領域に開口を形成した遮光膜２７が設けられており、フォトダイオード領域の上方には透光性膜３１が柱状に形成されている。そして、透光性膜３１の上層は、平坦化膜４１を介してカラーフィルタ４２、マイクロレンズ４３が設けられる。これらについては通例のものと同様であるので説明を省略する。
【００３７】
ここで、第１の透光性膜は酸化シリコン膜で構成したが、窒化シリコンとＢＰＳＧ膜の２層膜で構成し、エッチバック工程あるいはＣＭＰ工程によって平坦化してもよい。
【００３８】
次に、本実施形態の半導体素子の製造方法を説明する。
図１２に示すように、まず、上記第１実施形態と同様に単層電極構造の電荷転送電極を形成する。すなわち、不純物濃度１．０×１０１６ｃｍ−３程度のｎ型のシリコン基板２１表面に、膜厚２５ｎｍの酸化シリコン膜と、膜厚５０ｎｍの窒化シリコン膜と、膜厚１０ｎｍの酸化シリコン膜を形成し、３層構造のゲート酸化膜２２を形成する。
【００３９】
続いて、このゲート酸化膜２２上に、ＰＨ３とＮ２とＳｉＨ４を用いた減圧ＣＶＤ法により、膜厚０．２５μｍのリンドープの第１層ドープトアモルファスシリコン膜２３ａを形成する。このときの基板温度は５００〜６００℃とする。
【００４０】
この後、フォトリソグラフィにより第１層ドープトアモルファスシリコン膜２３ａをパターニングし、第１の電極を形成する。第１の電極表面を熱酸化することにより膜厚８０〜９０ｎｍの酸化シリコン膜４６を形成する。このパターニングに際してはＨＢｒとＯ２との混合ガスを用いた反応性イオンエッチングを行い、第１の電極および周辺回路の配線を形成する。ここで、ＥＣＲ (電子サイクロトロン共鳴：Electron Cycrotoron Resonance)方式あるいはＩＣＰ（誘導結合Inductively Coupled Plasma）方式などのエッチング装置を用いるのが望ましい。
【００４１】
ゲート酸化膜２２及び第１層ドープトアモルファスシリコン膜２３ａの上層に、ＰＨ３とＮ２とＳｉＨ４を用いた減圧ＣＶＤ法により、第２の電極として機能する、膜厚０．６μｍのリンドープの第２層ドープトアモルファスシリコン膜２３ｂを形成する。ここで、本実施形態において、素子領域Ａにおける第１層ドープトアモルファスシリコン膜２３ａの上層に酸化シリコン膜４６を設けるとともに、該素子領域Ａの周囲のスクライブラインＬ上にも素子領域Ａと同様の構造で第１層ドープトアモルファスシリコン膜２３ａ及び酸化シリコン膜４６を形成する。また、酸化シリコン膜４６は、親水性材料であれば特に限定されず、窒化シリコン（ＳｉＮ），ＳｉＯＮなどを使用してもよい。
【００４２】
次に、図１３に示すように、酸化シリコン膜４６をＣＭＰストッパ膜として、第２層ドープトアモルファスシリコン膜２３ｂをＣＭＰ法を用いて平坦化する。平坦化後、第２層ドープトアモルファスシリコン膜２３ｂの表面に露呈した酸化シリコン膜４６と、該第２層ドープトアモルファスシリコン膜２３ｂとの表面が略同一面状となった状態で、平坦化した面を洗浄する洗浄工程が行われる。
【００４３】
酸化シリコン膜４６が親水性材料であるため、洗浄した際に使用した水は、第１層ドープトアモルファスシリコン膜２３ａ及びスクライブラインＬ上の酸化シリコン膜４６において保持される。素子領域Ａにおいて、酸化シリコン膜４６を除く、第２層ドープトアモルファスシリコン膜２３ｂが露呈している部位の表面では、該第２層ドープトアモルファスシリコン膜２３ｂの撥水性によって、水がはじかれる作用が働くが、隣接する酸化シリコン膜４６に保持された水によって、はじかれようとする水の流動が規制される。このため、洗浄した後、平坦化した半導体基板２１の表面全体を覆うように水が保持されるとため、水滴となって残ることを回避でき、乾燥工程へ運ぶ間にウォーターマークが生じることを防止できる。
【００４４】
以下、図示しないが、洗浄，乾燥工程後、ゲート酸化膜２２上に第１の電極と第２の電極を形成する。そして、更にこの上層に熱酸化後膜厚８０〜９０ｎｍの酸化シリコン膜２５を形成する。
【００４５】
本実施形態の固体撮像素子の製造方法は、上記の工程を除き、通常の構造の固体撮像素子の製造方法を適用することができる。すなわち、フォトダイオード３３上の上層にＨＴＯ薄膜を減圧ＣＶＤ法により成膜し、さらにＣＶＤ法で反射防止膜２６を形成する。続いて、密着性層としてのチタンナイトライド層、遮光膜２７としてのタングステン膜を形成する。
【００４６】
フォトリソグラフィにより所望のマスクを用いて露光し、現像、水洗を行い、レジストパターンを形成し、該レジストパターンをマスクとして遮光膜２７及び密着性層のパターニングを行う。このレジストパターンを、酸素プラズマを用いてアッシングした後、常圧ＣＶＤ法によりボロンの拡散防止層であるＮＳＧ膜（酸化シリコン膜）を形成し、常圧ＣＶＤ法により、膜厚３００ｎｍのＢＰＳＧ膜を形成し、炉アニールにより８００〜８５０℃に加熱し、表面を平坦化する。その後、フォトリソグラフィによりこの平坦化膜としてのＢＰＳＧ膜を、エッジが電荷転送電極上に位置するようにパターニングしたのち、さらにＮＳＧ膜などをエッチングする。プラズマＣＶＤ法により酸化シリコン膜からなる第１の透光性膜３１を成膜後エッチバックあるいはＣＭＰにより平坦化し、フォトダイオード３３上の開口部に充填する。また、プラズマＣＶＤ法により窒化シリコンを形成した後塗布膜を形成してもよい。このようにして、固体撮像素子を形成した後、カラーフィルタ４２、マイクロレンズ４３などを形成して、固体撮像素子２０が完成する。
【００４７】
本実施形態の半導体素子の製造方法は、洗浄後に半導体基板２１上に水滴が残ってしまうことを防止でき、乾燥工程へ半導体基板２１を運ぶ際に、水滴が自然乾燥することなく、乾燥シミができることを回避できる。したがって、乾燥後、半導体基板２１上に更に別の材料を成膜する場合に、成膜された膜と堆積させた膜との界面の状態が安定した状態となり、半導体素子の性能が劣化することを防止できる。
【００４８】
次に、図１４から図２０に基づいて、本発明に係る半導体素子の製造方法の第３実施形態を説明する。図１４は、本実施形態の半導体素子の構成の概要を示す断面図である。図１５は、本実施形態の半導体素子の構成を説明する断面図である。図１６は、本実施形態の半導体素子の構成を示す平面図である。図１７から図２０は、本実施形態の半導体素子の製造工程の一部を示す断面図である。
【００４９】
本実施形態の半導体素子５０では、一例として、半導体基板上の半導体領域の所定位置に形成されたトレンチに素子分離領域を形成することにより、半導体領域を複数の素子領域に分離してなる素子分離領域構造を有する固体撮像素子を使用して説明する。
【００５０】
固体撮像素子５０は、シリコン基板５１表面の所定位置に形成されたトレンチＴが形成されている。トレンチＴの内壁に、拡散制限層６５としての熱酸化膜を介して第２導電型の不純物であるボロンを含む多結晶シリコン膜からなる充填膜６６が充填されている。このように、トレンチＴによって狭い素子分離領域であるＳＴＩを形成し、この素子分離領域５０Ｃによって分離された表面に撮像領域を形成している。ここで５０Ａはフォトダイオード形成領域、５０Ｂは電荷転送部である。
【００５１】
図１５及び図１６に示すように、本実施形態の固体撮像素子は、素子分離領域に表面にｐウェル（図示せず）、およびｎ型半導体層（図示せず）が形成されたシリコン基板５１表面に、ゲート酸化膜５２を介して配列形成される複数の電荷転送電極５３（５３ａ、５３ｂ）が、ゲート酸化膜５２上に所定の間隔で形成された電極間絶縁膜５４によって分離形成されるとともに、光電変換部としてのフォトダイオード５０Ａの受光領域に開口を有する遮光膜５７で被覆されており、開口部が、窒化シリコンとこの上層に形成されたＢＰＳＧ膜からなる柱状構造の高屈折率膜からなる透光性膜６１で覆われている。なお、ゲート酸化膜５２は、熱酸化によって形成された酸化シリコン膜と減圧ＣＶＤ法によって形成された窒化シリコン膜と、ＣＶＤ法によって形成されたＨＴＯ膜との３層膜で構成される。ここでＨＴＯ膜に代えて熱酸化膜を用いてもよい。
【００５２】
この透光性膜６１の上層には、平坦化膜６２が形成されている。また、平坦化膜６２の表面には、凸形状のレンズ６４が形成されている。
【００５３】
シリコン基板５１には、フォトダイオード５０Ａが複数形成され、フォトダイオード５０Ａで検出された信号電荷を転送するための電荷転送部５０Ｂが、フォトダイオード５０Ａの間に蛇行形状を呈するように形成される。電荷転送部５０Ｂによって転送される信号電荷が移動する電荷転送チャネルは、図示していないが、電荷転送部５０Ｂが延在する方向と交差する方向に、やはり蛇行形状を呈するように形成される。
【００５４】
ここで、ｐウェルの形成されたシリコン基板５１内には、フォトダイオード５０Ａ、電荷転送チャネル、チャネルストップ領域、電荷読み出し領域が形成されている。
【００５５】
また、電荷転送電部５０Ｂは、図１５に示すように、シリコン基板５１表面には、ゲート酸化膜５２が形成される。ゲート酸化膜５２表面には、電荷転送電極を構成する第１層ドープトアモルファスシリコン膜５３ａからなる第１の電極、第２層ドープトアモルファスシリコン膜５３ｂからなる第２の電極が酸化シリコン膜からなる電極間絶縁膜５４を介して積層され、多層電極構造を構成している。
【００５６】
そしてこの第２の電極の上層に酸化シリコン膜５５を介して膜厚５０ｎｍの酸化シリコン膜５６が形成されている。そしてこの上層はスパッタリング法により形成された膜厚５０ｎｍのチタンナイトライド層（図示せず）を介して遮光層として、膜厚２００ｎｍのタングステン薄膜５７が形成されている。
【００５７】
このように固体撮像素子の上方には、フォトダイオード５０Ａに相当する領域に開口を形成した遮光膜５７が設けられており、酸化シリコン膜からなる絶縁膜を介して、フォトダイオード領域には高屈折率膜である透光性膜６１が柱状に形成されている。そして上層は、平坦化膜６２を介してカラーフィルタ６３、マイクロレンズ６４が設けられる。
【００５８】
次に、この固体撮像素子の製造方法について説明する。
ここで、本発明に係る製造手順を、素子分離領域を中心に説明する。図１７に示すように、ｎ型半導体層（図示せず）が形成されたシリコン基板５１表面の所定位置に、フォトリソグラフィを用いてトレンチＴを形成する。ここで、図１７中のＡはシリコン基板５１における素子領域を示し、Ｌはスクライブラインを示している。このとき、シリコン基板５１の素子領域Ａ及びスクライブラインＬ上に熱酸化法で第１の被膜である酸化シリコン膜６５と窒化シリコン膜６８を形成し、フォトリソグラフィによりトレンチ形成領域でこれら２層膜を選択的に除去し、トレンチ形成用のマスクを形成する。すなわち、この２層膜をハードマスクとして用いて異方性エッチングによりトレンチＴを形成する。
【００５９】
この状態で、ハードマスクとしての酸化シリコン膜および窒化シリコン膜を残したまま、熱酸化工程を経て、図１８に示すように、トレンチ内壁に拡散制限層６５として膜厚３０ｎｍの酸化シリコン膜を形成する。このとき、窒化シリコン膜が酸化防止膜として作用し、基板表面は酸化されないで維持される。
【００６０】
さらに、図１９に示すように、減圧ＣＶＤ法により拡散制限層６５の形成されたトレンチＴ内に、ボロンを含み、第２の被膜である多結晶シリコン膜６６を堆積する。多結晶シリコン膜６６を堆積した後、図２０に示すように、窒化シリコン膜６８をＣＭＰストッパ膜として基板表面の多結晶シリコン膜６６をＣＭＰにより除去して表面を平坦化する。
【００６１】
本実施形態において、窒化シリコン膜６８は、親水性材料であれば他の材料を使用でき、酸化シリコン膜（ＳｉＯ２）やＳｉＯＮなどを使用することができる。
【００６２】
本実施形態において、ＣＭＰストッパ膜として機能する酸化シリコン膜６５が親水性材料であり、酸化シリコン膜６５が素子領域Ａ上、及び、素子領域Ａの周囲のスクライブラインＬ上に被覆されている。すると、多結晶シリコン膜６６の平坦化後、洗浄した際に使用した水は、窒化シリコン膜６８において保持される。このとき、素子領域Ａの周囲のスクライブラインＬ上にも窒化シリコン膜６８が被覆されているため、他の撥水性を有する部材上で水が撥水されて流動してしまうことが規制され、スクライブラインＬ上の水とともに半導体基板５１上で保持される。このため、洗浄した後、平坦化した半導体基板５１の表面全体を覆うように水が保持されるとため、水滴となって残ることを回避でき、乾燥工程へ運ぶ間にウォーターマークが生じることを防止できる。
【００６３】
洗浄，乾燥工程後、この窒化シリコン膜６８は酸化シリコン膜６５をストッパとして選択的に除去する。
【００６４】
本実施形態の半導体素子の製造方法は、洗浄後に半導体基板５１上に水滴が残ってしまうことを防止でき、乾燥工程へ半導体基板５１を運ぶ際に、水滴が自然乾燥することなく、乾燥シミができることを回避できる。したがって、乾燥後、半導体基板５１上に更に別の材料を成膜する場合に、成膜された膜と堆積させた膜との界面の状態が安定した状態となり、半導体素子の性能が劣化することを防止できる。
【００６５】
なお、本発明は、前述した実施形態に限定されるものではなく、適宜な変形、改良などが可能である。
本発明に係る半導体素子は、半導体基板にスクライブラインによって半導体素子ごとに区画された素子領域が形成され、ＣＭＰストッパ膜と、各素子領域の周囲のスクライブライン全体に形成された膜とを親水性材料とすることができる構成であれば、半導体素子は、上記実施形態で用いた固体撮像素子に限定されない。
【図面の簡単な説明】
【００６６】
【図１】固体撮像素子の形成されたウエハ全体を示す斜視図である。
【図２】第１実施形態の製造手順の一部を説明する断面図である。
【図３】第１実施形態の製造手順の一部を説明する断面図である。
【図４】第１実施形態の製造手順の一部を説明する断面図である。
【図５】第１実施形態の製造手順の一部を説明する断面図である。
【図６】第１実施形態の製造手順の一部を説明する断面図である。
【図７】第１実施形態の製造手順の一部を説明する断面図である。
【図８】第１実施形態の製造手順の一部を説明する断面図である。
【図９】第１実施形態の製造手順の一部を説明する断面図である。
【図１０】第１実施形態の製造手順の一部を説明する断面図である。
【図１１】第２実施形態の半導体素子の構造を説明する断面図である。
【図１２】第２実施形態の半導体素子の製造工程の一部を示す断面図である。
【図１３】第２実施形態の半導体素子の製造工程の一部を示す断面図である。
【図１４】第３実施形態の半導体素子の構成の概要を示す断面図である。
【図１５】第３実施形態の半導体素子の構成を説明する断面図である。
【図１６】第３実施形態の半導体素子の構成を示す平面図である。
【図１７】第３実施形態の半導体素子の製造工程の一部を示す断面図である。
【図１８】第３実施形態の半導体素子の製造工程の一部を示す断面図である。
【図１９】第３実施形態の半導体素子の製造工程の一部を示す断面図である。
【図２０】第３実施形態の半導体素子の製造工程の一部を示す断面図である。
【符号の説明】
【００６７】
１０，２０，５０    固体撮像素子（半導体素子）
Ａ    素子領域
Ｌ    スクライブライン
【図１】
2007173389.tif 000003
【図２】
2007173389.tif 000004
【図３】
2007173389.tif 000005
【図４】
2007173389.tif 000006
【図５】
2007173389.tif 000007
【図６】
2007173389.tif 000008
【図７】
2007173389.tif 000009
【図８】
2007173389.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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