(57)【要約】【課題】インピーダンス特性を改善してレイアウト面積を縮小させるようにした半導体メモリ装置のドライバ制御装置及び方法を提供する。【解決手段】コード値に応じてインピーダンスが設定される少なくとも１つ以上のドライビング手段、前記少なくとも１つ以上のドライビング手段各々のインピーダンスを設定するための第１コード及び第２コードを出力するインピーダンス調節手段と、タイミングデータに該当する時間の間、調整コードを出力するドライビング強化制御手段と、前記少なくとも１つ以上のドライビング手段のドライビング能力が強化するように前記調整コードを用いて前記第１コード及び第２コード値を調整した第１強化コード及び第２強化コードを出力するドライビング強化手段とを含む。【選択図】図２
2007213786.tif 000002
【特許請求の範囲】
【請求項１】
コード値に応じてインピーダンスが設定される少なくとも１つ以上のドライビング手段と、
前記少なくとも１つ以上のドライビング手段各々のインピーダンスを設定するための第１コード及び第２コードを出力するインピーダンス調節手段と、
タイミングデータに該当する時間の間、調整コードを出力するドライビング強化制御手段と、
前記少なくとも１つ以上のドライビング手段のドライビング能力が強化するように前記調整コードを用いて前記第１コード及び第２コード値を調整した第１強化コード及び第２強化コードを出力するドライビング強化手段とを含む半導体メモリ装置のドライバ制御回路。
【請求項２】
前記ドライビング強化手段は、
前記第１コード及び第２コードに前記調整コードを加算して、第１強化コード及び第２強化コードを出力する加算器を含むことを特徴とする請求項１に記載の半導体メモリ装置のドライバ制御回路。
【請求項３】
コード値に応じてインピーダンスが設定される少なくとも１つ以上のデータドライビング手段を有する半導体メモリ装置のドライバ制御方法であって、
オフセットデータにより前記コード値を調整するための調整コードを生成するステップと、
タイミングデータに該当する時間の間、前記調整コードを用いて前記コード値を変更させ、前記データドライビング手段のインピーダンスを変更させるステップとを含む半導体メモリ装置のドライバ制御方法。
【請求項４】
前記オフセットデータ及びタイミングデータは、モードレジスタセットによって設定されることを特徴とする請求項３に記載の半導体メモリ装置のドライバ制御方法。
【請求項５】
前記タイミングデータに該当する時間は、ＤＬＬクロックを所定時間遅延させて生成された時間であることを特徴とする請求項３に記載の半導体メモリ装置のドライバ制御方法。
【請求項６】
前記調整コードを用いて前記コード値を変更させるステップは、
前記データドライビング手段のインピーダンスが減少するように、前記コード値に前記調整コードを加算するステップであることを特徴とする請求項３に記載の半導体メモリ装置のドライバ制御方法。
【請求項７】
既に設定された少なくとも１つのコードに対応するインピーダンスでデータドライビングを行う少なくとも１つ以上のドライビング手段と、
所定時間の間、前記少なくとも１つ以上のドライビング手段のドライビング能力が強化するように前記既に設定された少なくとも１つのコードを変更させるドライビング制御手段と、
ドライバイネーブル信号により前記変更されたコードを前記少なくとも１つ以上のドライビング手段に出力または遮断する少なくとも１つ以上のドライバ制御手段と、
データを前記変更されたコードにより前記少なくとも１つ以上のドライビング手段に出力する少なくとも１つ以上のデータ処理手段とを含む半導体メモリ装置のドライバ制御回路。
【請求項８】
前記ドライビング制御手段は、
タイミングデータに該当する時間の間、調整コードを出力するドライビング強化制御手段と、
前記少なくとも１つ以上のドライビング手段のドライビング能力が強化するように前記調整コードを用いて前記既に設定された少なくとも１つのコードを変更した少なくとも１つの強化コードを出力するドライビング強化手段とを含むことを特徴とする請求項７に記載の半導体メモリ装置のドライバ制御回路。
【請求項９】
前記ドライビング強化制御手段は、
前記タイミングデータによって設定された時間の間、コード出力イネーブル信号をイネーブルにするタイミング制御部と、
前記コード出力イネーブル信号のイネーブルタイミングにオフセットデータによる調整コードを出力する調整コード出力部とを含むことを特徴とする請求項１または８に記載の半導体メモリ装置のドライバ制御回路。
【請求項１０】
前記タイミングデータ及び前記オフセットデータは、モードレジスタに設定されることを特徴とする請求項９に記載の半導体メモリ装置のドライバ制御回路。
【請求項１１】
前記タイミング制御部は、
所定単位時間だけの時差を持って発生するタイミング信号を生成するタイミング信号生成部と、
前記タイミングデータにより前記タイミング信号生成部から出力されたタイミング信号のうち１つを出力する多重化部と、
前記多重化部から出力されたタイミング信号を用いてコード出力イネーブル信号を生成するコード出力イネーブル信号生成部とを含むことを特徴とする請求項９に記載の半導体メモリ装置のドライバ制御回路。
【請求項１２】
前記タイミング信号生成部は、ＤＬＬクロックを所定単位時間ずつ遅延させ、出力する複数の遅延素子を含むことを特徴とする請求項１１に記載の半導体メモリ装置のドライバ制御回路。
【請求項１３】
前記多重化部は、前記タイミング信号が入力されて前記タイミングデータによりオンになる複数のスイッチを含むことを特徴とする請求項１１に記載の半導体メモリ装置のドライバ制御回路。
【請求項１４】
前記コード出力イネーブル信号生成部は、
前記多重化部の出力が入力される第１インバータと、
前記第１インバータの出力と前記ＤＬＬクロックとが入力されるナンドゲートと、
前記ナンドゲートの出力が入力されて、前記コード出力イネーブル信号を出力する第２インバータとを含むことを特徴とする請求項１１に記載の半導体メモリ装置のドライバ制御回路。
【請求項１５】
前記調整コード出力部は、
各々の第１入力端に前記オフセットデータが入力され、第２入力端に前記コード出力イネーブル信号が入力される複数のナンドゲートと、
前記複数のナンドゲートの出力が入力されて、前記調整コードを出力する複数のインバータとを含むことを特徴とする請求項９に記載の半導体メモリ装置のドライバ制御回路。
【請求項１６】
前記ドライビング強化手段は、
前記既に設定された少なくとも１つのコードに前記調整コードを加算して、前記少なくとも１つの強化コードを出力する加算器を含むことを特徴とする請求項８に記載の半導体メモリ装置のドライバ制御回路。
【請求項１７】
前記ドライバ制御手段は、
プルアップ及びプルダウンドライビングが可能なようにデータを変換するデータ変換部と、
前記ドライバイネーブル信号により前記少なくとも１つの強化コードのうち、第１強化コードを出力するか否かを決定するプルアップドライバ制御部と、
前記ドライバイネーブル信号により前記少なくとも１つの強化コードのうち、第２強化コードを出力するか否かを決定するプルダウンドライバ制御部とを含むことを特徴とする請求項７に記載の半導体メモリ装置のドライバ制御回路。
【請求項１８】
前記データ変換部は、プルアップデータが入力されて反転したプルアップデータを出力する第１インバータと、
プルダウンデータが入力されて反転したプルダウンデータを出力する第２インバータとを含むことを特徴とする請求項１７に記載の半導体メモリ装置のドライバ制御回路。
【請求項１９】
前記プルアップドライバ制御部は、
前記ドライバイネーブル信号が入力されて反転したドライバイネーブル信号を出力する第１インバータと、
前記第１強化コードが入力される複数の第２インバータと、
第１入力端に前記反転したドライバイネーブル信号が共通入力され、第２入力端に前記複数の第２インバータの出力が入力されて、前記第１強化コードを出力する複数のノアゲートとを含むことを特徴とする請求項１７に記載の半導体メモリ装置のドライバ制御回路。
【請求項２０】
前記プルダウンドライバ制御部は、第１入力端に前記ドライバイネーブル信号が共通入力され、第２入力端に前記第２強化コードが入力されて反転した第２強化コードを出力する複数のナンドゲートを含むことを特徴とする請求項１７に記載の半導体メモリ装置のドライバ制御回路。
【請求項２１】
前記データ処理手段は、
前記第１強化コードにより反転したプルアップデータを前記ドライビング手段に出力するプルアップデータ処理部と、
反転した第２強化コードにより反転したプルダウンデータを前記ドライビング手段に出力するプルダウンデータ処理部とを含むことを特徴とする請求項７に記載の半導体メモリ装置のドライバ制御回路。
【請求項２２】
前記プルアップデータ処理部は、
前記反転したプルアップデータが入力される第１インバータと、
前記第１強化コードが入力される第２インバータと、
入力端に前記第１インバータの出力が入力され、第１制御端に前記第２インバータの出力が入力され、第２制御端に前記第１強化コードが入力されるパスゲートと、
ゲートに前記第２インバータの出力が入力されてドレーンが前記パスゲートの出力端と連結してソースが接地されたトランジスタと、
入力端が前記トランジスタのドレーンと連結した第３インバータを含むロジック回路が前記第１強化コードのビット数だけ備えられることを特徴とする請求項２１に記載の半導体メモリ装置のドライバ制御回路。
【請求項２３】
前記プルダウンデータ処理部は、
前記反転したプルダウンデータが入力される第１インバータと、
前記反転した第２強化コードが入力される第２インバータと、
入力端に前記第１インバータの出力が入力され、第１制御端に前記反転した第２強化コードが入力され、第２制御端に前記第２インバータの出力が入力されるパスゲートと、
ゲートに前記第２インバータの出力が入力されてソースが前記パスゲートの出力端と連結されてドレーンに電源が連結されたトランジスタと、
入力端が前記トランジスタのソースと連結された第３インバータとを含むことを特徴とする請求項２１に記載の半導体メモリ装置のドライバ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に半導体メモリ装置のドライバ制御回路及び方法に関するものである。
【背景技術】
【０００２】
一般的に半導体メモリ装置は、多様なデータ入出力インピーダンスに対応することができるようにインピーダンス値が異なる複数のドライバを備えており、複数のドライバを選択的に動作させることによって多様な入出力インピーダンスの実現が可能である。
【０００３】
また、例えば、データ遷移が発生した場合、前記遷移したデータドライビングタイミングにインピーダンスを低下させ、ドライビング能力を向上させるためのプリエンファシス（Ｐｒｅ−ｅｍｐｈａｓｉｓ）機能が備えられているが、このためにドライバをさらに必要とする。
【０００４】
以下、従来の技術に係わる半導体メモリ装置のドライバ制御装置を説明すれば次の通りである。
【０００５】
その構成を調べれば、図１に示すように、第１〜第３ドライバ４０，７０，１００、前記第１〜第３ドライバ４０，７０，１００のインピーダンス値を設定値に調整するための第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）を出力するインピーダンス調節部１０と、ドライバイネーブル信号（ｓｔｉｎｆ＜０：２＞）により第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）を出力するドライバ制御部２０，５０，８０と、前記第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）によりデータ（ＵＰ：プルアップデータ、ＤＮ：プルダウンデータ）を前記第１〜第３ドライバ４０，７０，１００に出力するデータ処理部３０，６０，９０と、入力された補助コードにより前記第１〜第３ドライバ４０，７０，１００のドライビング能力を強化させるための補助ドライバ１２０と、ドライビング強化イネーブル信号ＰＥにより前記補助コードを前記補助ドライバ１２０に出力する補助コード処理部１１０と、前記第１〜第３ドライバ４０，７０，１００と補助ドライバ１２０の出力端に共通連結され、データを外部に出力するためのパッド１３０とを含む。
【０００６】
前記第１〜第３ドライバ４０，７０，１００及び補助ドライバ１２０は、ソースが電源端ＶＤＤＱに共通連結されてドレーンに抵抗が各々連結された複数のＰＭＯＳトランジスタを含むプルアップドライバと、ドレーンが接地端に共通連結されてソースに抵抗が各々連結された複数のＮＭＯＳトランジスタを含むプルダウンドライバセットからなる。この時、ドライバの数は回路設計により変わることができ、図１は、３つのドライバと１つの補助ドライバとを用いた例を挙げた図面である。
【０００７】
このように構成された従来技術に係わる半導体メモリ装置のドライバ制御装置の動作を説明すれば次の通りである。
【０００８】
前記インピーダンス調節部１０は、各ドライバのインピーダンス値が既に設定された値と一致するように各ドライバのインピーダンスを調節するための第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）を出力する。
【０００９】
前記ドライバ制御部２０，５０，８０は、ドライバイネーブル信号（ｓｔｉｎｆ＜０：２＞）により、前記第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）をデータ処理部３０，６０，９０に出力したり、遮断したりする。例えば、ドライバ制御部２０は、ｓｔｉｎｆ＜０＞がハイでイネーブルになっていれば、前記第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）をデータ処理部３０に出力し、前記ｓｔｉｎｆ＜０＞がローでディスエイブルになっていれば、前記第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）を出力しない。
【００１０】
前記データ処理部３０，６０，９０は、第１コード（ＰＣ＜０：５＞）によりプルアップデータＵＰを前記第１〜第３ドライバ４０，７０，１００に出力し、第２コード（ＮＣ＜０：５＞）によりプルダウンデータＤＮを前記第１〜第３ドライバ４０，７０，１００に出力する。
【００１１】
これにより、前記第１〜第３ドライバ４０，７０，１００がプルアップデータＵＰとプルダウンデータＤＮとをドライビングする。
【００１２】
この時、データ遷移によりプリエンファシス機能を行わなければならない場合、ドライビング強化イネーブル信号ＰＥがイネーブルになり、それに伴って補助コード処理部１１０が既に設定された補助コードを出力する。
【００１３】
これにより、補助ドライバ１２０が動作してドライビング能力を強化させる。
すなわち、第１〜第３ドライバ４０，７０，１００と補助ドライバ１２０とは互いに連結された状態であり、内部の抵抗が互いに並列連結されている。したがって、補助ドライバ１２０が動作すれば、全体ドライバのインピーダンス値を減少させ、それに伴ってドライビング能力が強化する。
【００１４】
しかし、従来の技術に係わる半導体メモリ装置のドライバ制御装置は次のような問題がある。
第１に、各ドライバは、トランジスタと抵抗の連結ノードによるキャパシタンスが存在するが、ドライバの数が増えることによってキャパシタンスが増加してインピーダンス特性を悪化させる。
第２に、プリエンファシスのためのドライバ追加によって、レイアウト面積を増加させる。
これに近似する技術はアメリカ登録特許6,281,715（特許文献１）に開示されている。
【特許文献１】米国登録特許６，２８１，７１５号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上述した従来の問題点を解決するために案出したものであり、インピーダンス特性を改善してレイアウト面積を縮小させるようにした半導体メモリ装置のドライバ制御装置及び方法を提供することにその目的がある。
【課題を解決するための手段】
【００１６】
本発明に係わる半導体メモリ装置のドライバ制御装置は、コード値に応じてインピーダンスが設定される少なくとも１つ以上のドライビング手段と、前記少なくとも１つ以上のドライビング手段各々のインピーダンスを設定するための第１コード及び第２コードを出力するインピーダンス調節手段と、タイミングデータに該当する時間の間、調整コードを出力するドライビング強化制御手段と、前記少なくとも１つ以上のドライビング手段のドライビング能力が強化するように前記調整コードを用いて前記第１コード及び第２コード値を調整した第１強化コード及び第２強化コードを出力するドライビング強化手段とを含むことを特徴とする。
【００１７】
本発明に係わる半導体メモリ装置のドライバ制御方法は、コード値に応じてインピーダンスが設定される少なくとも１つ以上のデータドライビング手段を有する半導体メモリ装置のドライバ制御方法であって、オフセットデータにより前記コード値を調整するための調整コードを生成するステップと、及びタイミングデータに該当する時間の間、前記調整コードを用いて前記コード値を変更させ、前記データドライビング手段のインピーダンスを変更させるステップとを含むことを特徴とする。
【発明の効果】
【００１８】
本発明に係わる半導体メモリ装置のドライバ制御装置及び方法は、追加ドライバなしでドライビング能力強化が可能であるため、次のような効果がある。
【００１９】
第１に、プリエンファシスを行うための追加ドライバが不要であり、キャパシタンスが減少するためインピーダンス特性を向上させられる。
第２に、追加ドライバが不要であり、ドライバ形成面積が減少するためレイアウトマージンが増加する。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面を参照して、本発明に係わる半導体メモリ装置のドライバ制御装置及び方法の実施形態を説明すれば次の通りである。
【００２１】
本発明に係わる半導体メモリ装置のドライバ制御装置は、プリエンファシス機能を別途のドライバなしで行うことができるように構成したものであり、図２に示すように、複数のドライバ２５０，２８０，３１０と、前記複数のドライバ２５０，２８０，３１０各々のインピーダンス値を設定値として調整するための第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）を出力するインピーダンス調節部２００と、タイミングデータ（ＴＤ＜Ｏ：Ｎ＞）に該当する時間の間、オフセットデータ（ｏｆｆｓｅｔ＜０：５＞）による調整コード（ＰＥＣ＜０：５＞）を出力するドライビング強化制御部２１０と、前記調整コード（ＰＥＣ＜０：５＞）を用いて前記複数のドライバ２５０，２８０，３１０のドライビング能力が強化するように前記第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）値を調整した第１強化コード（ＰＣ＿Ｅ＜０：５＞）及び第２強化コード（ＮＣ＿Ｅ＜０：５＞）を出力するドライビング強化部２２０と、ドライバイネーブル信号（ｓｔｉｎｆ＜０：２＞）により前記第１強化コード（ＰＣ＿Ｅ＜０：５＞）及び第２強化コード（ＮＣ＿Ｅ＜０：５＞）を出力する複数のドライバ制御部２３０，２６０，２９０と、前記第１強化コード（ＰＣ＿Ｅ＜０：５＞）及び第２強化コード（ＮＣ＿Ｅ＜０：５＞）によりデータ（ＵＰ：プルアップデータ、ＤＮ：プルダウンデータ）を前記複数のドライバ２５０，２８０，３１０に出力する複数のデータ処理部２４０，２７０，３００と、前記複数のドライバ２５０，２８０，３１０の出力端に共通連結され、データを外部に出力するためのパッド３２０とを含む。
【００２２】
前記複数のドライバ２５０，２８０，３１０の内部構成は同一であるため、ドライバ２５０の構成を調べれば次の通りである。すなわち、ソースが電源端ＶＤＤＱに共通連結され、ドレーンに抵抗が各々連結された複数のＰＭＯＳトランジスタを含むプルアップドライバ２５１と、ソースが接地端に共通連結され、ドレーンにデータプルダウン用抵抗が各々連結された複数のＮＭＯＳトランジスタを含むプルダウンドライバ２５２とのセットからなる。この時、ドライバの数は回路設計により変わることができ、図２は、３つのドライバを用いた例である。また、各ドライバを構成するトランジスタ及び抵抗の数は定められたものではなく、図２の構成はプルアップドライバ２５１及びプルダウンドライバ２５２に対してトランジスタと抵抗を各々６つで構成した例である。
【００２３】
前記ドライバ２５０，２８０，３１０のインピーダンス値は、素子特性の差と環境などにより実際に要求される値と異なることがある。したがって、コード入力を介して、ドライバ内部のトランジスタを選択的にオンにして連結する抵抗の数を調整することによって、インピーダンス値を実際に要求される値にマッチングさせる。この時、図２のように、プルアップドライバ２５１とプルダウンドライバ２５２とのトランジスタの数が各々６つである場合、第１コード及び第２コードは各々６ビットになる。
【００２４】
前記ドライビング強化制御部２１０は、図３に示すように、タイミングデータ（ＴＤ＜０：Ｎ＞）によって設定された時間の間、コード出力イネーブル信号ＣＥをイネーブルにするタイミング制御部２１１、及び前記コード出力イネーブル信号ＣＥのイネーブルタイミングにオフセットデータ（ｏｆｆｓｅｔ＜０：５＞）による調整コード（ＰＥＣ＜０：５＞）を出力する調整コード出力部２１２を含む。この時、タイミングデータ（ＴＤ＜０：Ｎ＞）及びオフセットデータ（ｏｆｆｓｅｔ＜０：５＞）は、半導体メモリ装置の各種動作条件を設定するモードレジスタに設定して、以後動作する時に提供されることができ、そのデータ値は再設定または変更が可能である。
【００２５】
前記タイミング制御部２１１は、複数の遅延素子（Ｄｅｌａｙ）で構成されてＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）クロックＤＬＬ＿ＣＬＫを所定単位時間ずつ遅延させたタイミング信号を生成するタイミング信号生成部２１１−１と、前記タイミング信号が入力される複数のスイッチＳＷで構成され、前記タイミング信号生成部２１１−１から出力されたタイミング信号が入力されて前記タイミングデータ（ＴＤ＜０：Ｎ＞）によりその内で１つを出力する多重化部２１１−２と、前記多重化部２１１−２から出力されたタイミング信号を用いてコード出力イネーブル信号ＣＥを生成するコード出力イネーブル信号生成部２１１−３とを含む。前記コード出力イネーブル信号生成部２１１−３は、前記多重化部２１１−２の出力が入力される第１インバータＩＶ１１と、前記第１インバータＩＶ１１の出力と前記ＤＬＬクロックＤＬＬ＿ＣＬＫが入力される第１ナンドゲートＮＤ１１、前記第１ナンドゲートＮＤ１１の出力が入力されて、前記コード出力イネーブル信号ＣＥを出力する第２インバータＩＶ１２とを含む。
【００２６】
前記調整コード出力部２１２は、各々の第１入力端にオフセットデータ（ｏｆｆｓｅｔ＜０：５＞）が入力され、第２入力端に前記コード出力イネーブル信号ＣＥが入力される第２〜第７ナンドゲートＮＤ１２〜ＮＤ１７と、前記第２〜第７ナンドゲートＮＤ１２〜ＮＤ１７の出力が入力されて、前記調整コード（ＰＥＣ＜０：５＞）を出力する第３〜第８インバータＩＶ１３〜ＩＶ１８とを含む。
【００２７】
前記ドライビング強化部２２０は、図４に示すように、第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）の各々に調整コード（ＰＥＣ＜０：５＞）を加算して、第１強化コード（ＰＣ＿Ｅ＜０：５＞）及び第２強化コード（ＮＣ＿Ｅ＜０：５＞）を出力する加算器２２１を含む。
【００２８】
前記ドライバ制御部２３０は、図５に示すように、プルアップ及びプルダウンドライビングが可能なようにデータを変換するデータ変換部２３１と、ドライバイネーブル信号（ｓｔｉｎｆ＜０＞）により第１強化コード（ＰＣ＿Ｅ＜０：５＞）を出力するか否かを決定するプルアップドライバ制御部２３２と、前記ドライバイネーブル信号（ｓｔｉｎｆ＜０＞）により第２強化コード（ＮＣ＿Ｅ＜０：５＞）を出力するか否かを決定するプルダウンドライバ制御部２３３とを含む。その他のドライバ制御部２６０，２９０は、前記ドライバ制御部２３０と同一に構成される。
【００２９】
前記データ変換部２３１は、プルアップデータＵＰが入力されて反転したプルアップデータＵｐｂを出力する第１インバータＩＶ２１と、プルダウンデータＤＮが入力されて反転したプルダウンデータＤＮｂを出力する第２インバータＩＶ２２とを含む。
【００３０】
前記プルアップドライバ制御部２３２は、ドライバイネーブル信号（ｓｔｉｎｆ＜０＞）が入力されて反転したドライバイネーブル信号（ｓｔｉｎｆｂ＜０＞）を出力する第３インバータＩＶ２３と、第１強化コード（ＰＣ＿Ｅ＜０：５＞）が入力される第４〜第９インバータＩＶ２４〜ＩＶ２９と、第１入力端に前記反転したドライバイネーブル信号（ｓｔｉｎｆｂ＜０＞）が共通入力され、第２入力端に前記第４〜第９インバータＩＶ２４〜ＩＶ２９の出力が入力されて、前記第１強化コード（ＰＣ＿Ｅ＜０：５＞）を出力する第１〜第６ノアゲートＮＲ２１〜ＮＲ２６とを含む。
【００３１】
前記プルダウンドライバ制御部２３３は、第１入力端にドライバイネーブル信号（ｓｔｉｎｆ＜０＞）が共通入力され、第２入力端に第２強化コード（ＮＣ＿Ｅ＜０：５＞）が入力されて反転した第２強化コード（ＮＣ＿Ｅｂ＜０：５＞）を出力する第１〜第６ナンドゲートＮＤ２１〜ＮＤ２６を含む。
【００３２】
前記データ処理部２４０は、図６に示すように、第１強化コード（ＰＣ＿Ｅ＜０：５＞）により反転したプルアップデータＵｐｂを前記ドライバ２５０に出力するプルアップデータ処理部２４１と、反転した第２強化コード（ＮＣ＿Ｅｂ＜０：５＞）により反転したプルダウンデータＤＮｂを前記ドライバ２５０に出力するプルダウンデータ処理部２４２とを含む。その他のデータ処理部２７０，３００は、前記データ処理部２４０と同一に構成される。
【００３３】
前記プルアップデータ処理部２４１は、前記反転したプルアップデータＵｐｂを出力するか否かを決定するロジック回路が第１強化コード（ＰＣ＿Ｅ＜０：５＞）のビット数だけに備えられており、すべてのロジック回路の構成は同一であるため、その内で第１強化コード（ＰＣ＿Ｅ＜０＞）が入力されるロジック回路の構成を説明すれば次の通りである。前記反転したプルアップデータＵｐｂが入力される第１インバータＩＶ３１と、前記ＰＣ＿Ｅ＜０＞が入力される第２インバータＩＶ３２と、入力端に前記第１インバータＩＶ３１の出力が入力され、第１制御端に前記第２インバータＩＶ３２の出力が入力され、第２制御端に前記ＰＣ＿Ｅ＜０＞が入力されるパスゲートＰＧ３１と、ゲートに前記第２インバータＩＶ３２の出力が入力されてソースが前記パスゲートＰＧ３１の出力端と連結されてドレーンが接地したトランジスタＭ３１と、入力端が前記トランジスタＭ３１のソースと連結された第３インバータＩＶ３３とを含む。
【００３４】
前記プルダウンデータ処理部２４２は、前記反転したプルダウンデータＤＮｂを出力するか否かを決定するロジック回路が反転した第２強化コード（ＮＣ＿Ｅｂ＜０：５＞）のビット数だけに備えられており、すべてのロジック回路の構成は同一であるため、その内でＮＣ＿Ｅｂ＜０＞が入力されるロジック回路の構成を説明すれば次の通りである。前記反転したプルダウンデータＤＮｂが入力される第１インバータＩＶ４１と、前記ＮＣ＿Ｅｂ＜０＞が入力される第２インバータＩＶ４２と、入力端に前記第１インバータＩＶ４１の出力が入力されて第１制御端に前記ＮＣ＿Ｅｂ＜０＞が入力され、第２制御端に前記第２インバータＩＶ４２の出力が入力されるパスゲートＰＧ４１と、ゲートに前記第２インバータＩＶ４２の出力が入力されてドレーンが前記パスゲートＰＧ４１の出力端と連結されてソースに電源ＶＤＤが連結されたトランジスタＭ４１と、入力端が前記トランジスタＭ４１のドレーンと連結された第３インバータＩＶ４３とを含む。
【００３５】
このように構成された本発明に係わる半導体メモリ装置のドライバ制御動作を説明すれば次の通りである。
【００３６】
先ず、図３のドライビング強化制御部２１０のタイミング制御部２１１のタイミング信号生成部２１１−１で複数の遅延素子を介してＤＬＬクロックＤＬＬ＿ＣＬＫを遅延させてタイミング信号を生成する。
【００３７】
多重化部２１１−２の複数のスイッチＳＷのうち１つがタイミングデータ（ＴＤ＜０：５＞）によりオンになる。
前記多重化部２１１−２のオンになったスイッチＳＷを通過したタイミング信号がコード出力イネーブル信号生成部２１１−３に入力される。
【００３８】
前記コード出力イネーブル信号生成部２１１−３が前記多重化部２１１−２の出力をＤＬＬクロックＤＬＬ＿ＣＬＫと動機させて所定イネーブル区間を有するコード出力イネーブル信号ＣＥを出力する。
【００３９】
そして、調整コード出力部２１２で前記コード出力イネーブル信号ＣＥがハイでイネーブルになった区間の間の調整コード（ＰＥＣ＜０：５＞）を出力する。この時、コード出力イネーブル信号ＣＥがローでティスエイブルになった区間の間の調整コード（ＰＥＣ＜０：５＞）のコード値はローレベルとして固定される。
【００４０】
そして、図４のドライビング強化部２２０の加算器２２１がインピーダンス調節部２００で出力される第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）に前記調整コード（ＰＥＣ＜０：５＞）を加算して生成した第１強化コード（ＰＣ＿Ｅ＜０：５＞）及び第２強化コード（ＮＣ＿Ｅ＜０：５＞）を複数のドライバ制御部２３０，２６０，２９０に出力する。この時、第１強化コード（ＰＣ＿Ｅ＜０：５＞）及び第２強化コード（ＮＣ＿Ｅ＜０：５＞）は、ドライバ２５０，２８０，３１０のインピーダンスをドライビング強化のために要求されるインピーダンスで調整するためのコードである。
【００４１】
例えば、第１コード（ＰＣ＜０：５＞）が“１１００００”であり、前記第１強化コード（ＰＣ＿Ｅ＜０：５＞）が“１１０１１０”であれば、調整コードＰＥＣは“０００１１０”になる。
【００４２】
そして、図５のドライバ制御部２３０は、データ変換部２３１で反転したプルアップデータＵｐｂ及び反転したプルダウンデータＤＮｂを出力する。プルアップドライバ制御部２３２はｓｔｉｎｆ＜０＞がハイでイネーブルになった場合、前記第１強化コード（ＰＣ＿Ｅ＜０：５＞）をデータ処理部２４０に出力し、プルダウンドライバ制御部２３３はｓｔｉｎｆ＜０＞がハイでイネーブルになった場合、反転した第２強化コード（ＮＣ＿Ｅｂ＜０：５＞）を前記データ処理部２４０に出力する。その他のドライバ制御部２６０，２９０も前記ドライバ制御部２３０と同じ動作をする。
【００４３】
そして、図６のデータ処理部２４０のプルアップデータ処理部２４１は、第１強化コード（ＰＣ＿Ｅ＜０：５＞）がハイになった場合、反転したプルアップデータ（ＵＰｂ＜０：５＞）をドライバ２５０に出力する。例えば、ＰＣ＿Ｅ＜０＞がハイでイネーブルになった場合、パスゲートＰＧ３１がオンになるため前記反転したプルアップデータ（ＵＰｂ＜０＞）がドライバ２５０に出力される。また、プルダウンデータ処理部２４２は、反転した第２強化コード（ＮＣ＿Ｅｂ＜０：５＞）がローになった場合、反転したプルダウンデータ（ＤＮｂ＜０：５＞）をドライバ２５０に出力する。例えば、ＮＣ＿Ｅｂ＜０＞がローになった場合（ＮＣ＿Ｅ＜０＞はハイ）、パスゲートＰＧ４１がオンになるため前記反転したプルダウンデータ（ＤＮｂ＜０＞）がドライバ２５０に出力される。その他のデータ処理部２７０，３００も前記データ処理部２４０と同じ動作をする。
【００４４】
そして、複数のドライバ２５０，２８０，３１０は、反転したプルアップデータ（ＵＰｂ＜０＞）及び反転したプルダウンデータ（ＤＮｂ＜０：５＞）をドライビングしてパッド３２０を介して出力する。この時、複数のドライバ２５０，２８０，３１０は、第１強化コード（ＰＣ＿Ｅ＜０：５＞）及び第２強化コード（ＮＣ＿Ｅｂ＜０：５＞）によってオンになるトランジスタの数が増加し、それに伴って連結する抵抗の数が増加して、全体のインピーダンスが減少するため、第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）が入力される時と比較してドライビング能力が強化する。
【００４５】
換言すれば、図１に示した従来技術の補助ドライバ１２０でプリエンファシス機能を別に行ったことを、本発明では前記図２の複数のドライバ２５０，２８０，３１０を用いて行うことができるようにしている。勿論、前記複数のドライバ２５０，２８０，３１０は、前記ドライビング強化制御部２１０で調整コード（ＰＥＣ＜０：５＞）がすべて０で出力される時は、前記第１コード（ＰＣ＜０：５＞）及び第２コード（ＮＣ＜０：５＞）によりデータドライビング動作を行う。
【００４６】
本発明が属する技術分野の当業者は、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は、上記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出されるすべての変更または変形された形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００４７】
【図１】従来の技術に係わる半導体メモリ装置のドライバ制御装置の構成を示すブロック図である。
【図２】本発明に係わる半導体メモリ装置のドライバ制御装置の構成を示すブロック図である。
【図３】図２のドライビング強化制御部の内部構成を示す回路図である。
【図４】図２のドライビング強化部の内部構成を示す回路図である。
【図５】図２のドライバ制御部の内部構成を示す回路図である。
【図６】図２のデータ処理部の内部構成を示す回路図である。
【符号の説明】
【００４８】
２００…インピーダンス調節部
２１０…ドライビング強化制御部
２１１…タイミング制御部
２１１−１…タイミング信号生成部
２１１−２…多重化部
２１１−３…コード出力イネーブル信号生成部
２１２…調整コード出力部
２２０…ドライビング強化部
２２１…加算器
２３０，２６０，２９０…ドライバ制御部
２３１…データ変換部
２３２…プルアップドライバ制御部
２３３…プルダウンドライバ制御部
２４０，２７０，３００…データ処理部
２４１…プルアップデータ処理部
２４２…プルダウンデータ処理部
２５０，２８０，３１０…ドライバ
２５１…プルアップドライバ
２５２…プルダウンドライバ
３２０…パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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