(57)【要約】【課題】素子の微細化に伴い電荷蓄積部が深く形成されも、残像のない画像特性の優れた固体撮像素子及びその製造方法を提供することにある。【解決手段】半導体基板１１中に形成された電荷蓄積部１４、及び電荷蓄積部１４に蓄積された電荷を転送するためのトランスファーゲート１５を含む画素部１２が、半導体基板１１中に形成された素子分離領域１３によって互いに分離され、素子分離領域１３内には、トランスファーゲート１５に電気的に接続された埋め込みゲート１８が埋設されている。埋め込みゲート１８は、半導体基板１１中に形成された溝部１３ａ内に形成されたゲート絶縁膜１８ａ及びゲート電極１８ｂで構成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
電荷蓄積部と、該電荷蓄積部に蓄積された電荷を転送するためのトランスファーゲートとを含む画素部が、半導体基板中に形成された素子分離領域によって互いに分離された固体撮像素子であって、
前記素子分離領域内の少なくとも一部に、前記トランスファーゲートに電気的に接続された埋め込みゲートが埋設されていることを特徴とする、固体撮像素子。
【請求項２】
前記埋め込みゲートの第１のゲート絶縁膜は、前記トランスファーゲートの第２のゲート絶縁膜と同一の絶縁膜で連続して形成されていることを特徴とする、請求項１に記載の固体撮像素子。
【請求項３】
前記埋め込みゲートの第１のゲート電極は、前記トランスファーゲートの第２のゲート電極と同一の導電膜で連続して形成されていることを特徴とする、請求項１または２に記載の固体撮像素子。
【請求項４】
前記埋め込みゲートは、前記電荷蓄積部を取り囲むように、前記素子分離領域内に埋設されていることを特徴とする、請求項１〜３のうちいずれか１項に記載の固体撮像素子。
【請求項５】
前記埋め込みゲートは、前記トランスファーゲートが形成された領域下にある前記素子分離領域内に埋設されていることを特徴とする、請求項１に記載の固体撮像素子。
【請求項６】
前記素子分離領域は、前記電荷蓄積部の深さに対して、１／３以上の深さに形成されていることを特徴とする、請求項１〜３のうちいずれか１項に記載の固体撮像素子。
【請求項７】
前記電荷蓄積部は、前記半導体基板の表面から０．３μｍ以上の深さを有することを特徴とする、請求項１〜６のうちいずれか１項に記載の固体撮像素子。
【請求項８】
前記素子分離領域は、トレンチ構造をなしていることを特徴とする、請求項１〜７のうちいずれか１項に記載の固体撮像素子。
【請求項９】
電荷蓄積部と、該電荷蓄積部に蓄積された電荷を転送するためのトランスファーゲートとを備えた固体撮像素子の製造方法であって、
半導体基板の素子分離領域に溝部を形成する工程（ａ）と、
前記溝部の底面及び側面上に第１のゲート絶縁膜を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記溝部内の少なくとも一部に導電膜を埋め込むことによって埋め込みゲート電極を形成する工程（ｃ）と、
前記半導体基板における前記溝部に囲まれた領域に、該半導体基板と反対導電型の不純物をイオン注入することによって、電荷蓄積部を形成する工程（ｄ）と、
前記半導体基板における前記溝部に囲まれた領域上に第２のゲート絶縁膜を形成する工程（ｅ）と、
前記第２のゲート絶縁膜上にトランスファーゲート電極を形成する工程（ｆ）とを備え、
前記埋め込みゲート電極と、前記トランスファーゲート電極とは電気的に接続された状態で形成されることを特徴とする、固体撮像素子の製造方法。
【請求項１０】
前記工程（ｂ）及び前記工程（ｅ）は、同一の絶縁膜を、前記溝部の底面及び側面上、並びに前記半導体基板上に形成することによって同時に実行され、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、前記同一の絶縁膜で構成されることを特徴とする、請求項９に記載の固体撮像素子の製造方法。
【請求項１１】
前記工程（ｃ）及び前記工程（ｆ）は、同一の導電膜を、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に形成することによって同時に実行され、前記埋め込みゲート電極及び前記トランスファーゲート電極は、前記同一の導電膜で構成されることを特徴とする、請求項９または１０に記載の固体撮像素子の製造方法。
【請求項１２】
前記工程（ｃ）において、前記埋め込みゲートは、前記電荷蓄積部を取り囲むように、前記溝部内に前記導電膜を埋め込むことによって形成されることを特徴とする、請求項９〜１１のうちいずれか１項に記載の固体撮像素子の製造方法。
【請求項１３】
前記導電膜はポリシリコン膜であることを特徴とする、請求項９〜１１のうちいずれか１項に記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及びその製造方法に関し、特に素子が微細化されても画像特性の劣化のない固体撮像素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、固体撮像素子の１つとして、増幅型ＭＯＳセンサを用いた固体撮像素子が注目されている。この固体撮像素子は、画素毎にフォトダイオードで検出した信号をトランジスタで増幅するもので、高感度という特徴を有する。また、固体撮像素子においては、近年の画素の微細化に伴い、トレンチ分離（ＳＴＩ：Shallow Trench Isolation）により形成された素子分離構造が適用されている。ＳＴＩは、半導体基板の主面に溝を形成し、この溝に酸化膜などの絶縁膜を埋め込んだ後、平坦化することによって素子分離領域を形成するものである。ＳＴＩは、溝の側面を半導体基板の主面に対し急峻に形成できることから、素子分離領域の幅をＬＯＣＯＳ（Local Oxidation of Silicon）により形成された素子分離領域よりも狭くすることができる。
【０００３】
しかしながら、素子の微細化に伴い、固体撮像素子の飽和特性を向上するために、フォトダイオードの不純物濃度を濃くしたり、拡散深さを深くしたりする必要がある。ところが、拡散深さを深くすると、斜め方向の入射光によってフォトダイオードの深い位置で発生した電荷が、隣接するフォトダイオードに信号電荷として蓄積され、いわゆる混色の問題が発生するおそれがある。
【０００４】
フォトダイオードが深くなったときのかかる混色の問題を解決する方法が、特許文献１に記載されている。以下、図１６を参照しながら、特許文献１に記載された固体撮像素子の構造を説明する。
【０００５】
図１６に示すように、Ｐ型シリコン基板１０１にトレンチ分離領域１０２が形成され、このトレンチ分離領域１０２で分離された画素領域に、Ｎ型不純物層からなる電荷蓄積部（フォトダイオード）１０３、電荷蓄積部１０３に蓄積された電荷を転送するためのトランスファーゲート１０４、及び、転送された電荷を蓄積するフローティングディフュージョン（ＦＤ：Floating Diffusion）１０５がそれぞれ形成されている。
【０００６】
ここで、トレンチ分離領域１０２を包含するように、Ｐ型の素子分離拡散領域１０６が形成されている。そして、この素子分離拡散領域１０６は、トレンチ分離領域１０２の底面下部で、電荷蓄積部１０３より深い位置まで達するように形成されている。これにより、素子が微細化されて電荷蓄積部１０３が深く形成されても、画素間の電荷の移動を遮断し、混色を防止することができる。
【特許文献１】特開２００３−１４２６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
素子の微細化に伴って、固体撮像素子の飽和特性を向上するため、電荷蓄積部（フォトダイオード）を深く形成した場合に生じる混色の問題は、特許文献１に記載されているような方法で防止することができるが、本発明者等は、フォトダイオードを深く形成した場合に、混色以外に新たな問題が生じるおそれがあることに気が付いた。すなわち、フォトダイオードを深く形成した場合、トランスファーゲートに電圧を印加して、フォトダイオードに蓄積された電荷をフローティングディフュージョンに転送しても、蓄積電荷を完全に転送できず、その結果、残像が生じるという課題を見出した。以下、この新たに見出した課題について、図１を参照しながら説明する。
【０００８】
図１（ａ）は、固体撮像素子における画素部の構成を模式的に示した断面図で、半導体基板１１に、電荷蓄積部（フォトダイオード）１４、トランスファーゲート１５、フローティングディフュージョン（ＦＤ）１６が形成されている。なお、一般には、電荷蓄積部１４の表面に、電荷蓄積部１４の不純物層と反対導電型の不純物層からなる空乏化防止領域１７が形成されている。
【０００９】
図１（ｂ）は、トランスファーゲート１５に電圧を印加したときの、電荷蓄積部１４からフローティングディフュージョン１６に至る電流パス（図１（ａ）に示した矢印ＯＰＱに沿ったパス）の１次元ポテンシャル分布をシミュレーションにより計算し、その結果を電荷蓄積部１４の深さに対してプロットしたグラフである。なお、シミュレーションは、半導体基板１１を、Ｐ型のシリコン基板（不純物濃度：１×１０14／ｃｍ3）とし、電荷蓄積部１４は、Ａｓの不純物を、ドーズ量 ２.２×１０12／ｃｍ2（５.５×１０11／ｃｍ2で４回転注入）で、注入エネルギーを、２００ＫｅＶ〜６００ＫｅＶまで変えてイオン注入により形成し、トランスファーゲート１５に２.９Ｖの電圧を印加したものとして行った。
【００１０】
図１（ｂ）に示すように、注入エネルギーが４００ＫｅＶと高くなると、ポテンシャルに窪みが現れ始め、６００ＫｅＶでは、顕著に窪みが現れることが分かる。このことから、注入エネルギーが高くなると、換言すれば、電荷蓄積部１４が深くなると、ポテンシャルの窪みが顕著になるとともに、その窪みの位置も深くなることが分かる。
【００１１】
このような現象が起きる理由は定かではないが、注入エネルギーが高くなると、電荷蓄積部１４の高濃度領域も深くなり、空乏化しにくくなる。この空乏化しない領域はポテンシャルが増加しないため窪みとなると考えられる。また、電荷蓄積部１４の濃度がさらに高くなると、この傾向がさらに顕著になることが予測される。
【００１２】
電荷蓄積部１４が深くなって、図１（ｂ）に示すようなポテンシャルの窪みが顕著になると、トランスファーゲート１５に電圧を印加しても、この窪みの影響で、電荷蓄積部１４が完全に空乏化されず、その結果、電荷蓄積部１４に蓄積された電荷を完全にフローティングディフュージョン１６に転送することが困難になる。すなわち、素子の微細化に伴って、電荷蓄積部１４を深く形成すると、従来の混色の問題に加え、残像という新たな問題が発生し、固体撮像素子の画像特性を劣化させるおそれがある。
【００１３】
本発明は、かかる知見に基づきなされたもので、その主な目的は、素子の微細化に伴い電荷蓄積部１４が深く形成されも、残像のない画像特性の優れた固体撮像素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するため、本発明の固体撮像素子は、トランスファーゲートとは別に、画素部を分離する素子分離領域内に埋め込みゲートを設けた構成を採用する。
【００１５】
すなわち、本発明に係る固体撮像素子は、電荷蓄積部と、該電荷蓄積部に蓄積された電荷を転送するためのトランスファーゲートとを含む画素部が、半導体基板中に形成された素子分離領域によって互いに分離された固体撮像素子であって、素子分離領域内の少なくとも一部に、トランスファーゲートに電気的に接続された埋め込みゲートが埋設されていることを特徴とする。
【００１６】
このような構成によれば、素子の微細化に伴い電荷蓄積部が深く形成されも、素子分離領域内に埋設された埋め込みゲートに、トランスファーゲートと同電位の電圧を印加することによって、電荷蓄積部の底部にまでポテンシャルをかけて空乏化することができるため、電荷蓄積部に蓄積された電荷を完全に転送することができる。これにより、残像のない画像特性の優れた固体撮像素子を実現することができる。
【００１７】
ある好適な実施形態において、上記埋め込みゲートのゲート絶縁膜は、トランスファーゲートのゲート絶縁膜と同一の絶縁膜で連続して形成されている。
【００１８】
また、上記埋め込みゲートのゲート電極は、トランスファーゲートのゲート電極と同一の導電膜で連続して形成されている。
【００１９】
このように、埋め込みゲートの構成を、トランスファーゲートの構成と共通化することによって、埋め込みゲートの形成を容易なものとすることができる。
【００２０】
ある好適な実施形態において、上記埋め込みゲートは、電荷蓄積部を取り囲むように、素子分離領域内に埋設されている。
【００２１】
また、上記埋め込みゲートは、トランスファーゲートが形成された領域下にある素子分離領域内に埋設されている。
【００２２】
このような位置に埋め込みゲートを埋設することによって、電荷蓄積部の空乏化をより効率的に行うことができ、また、トランスファーゲートと埋め込みゲートとの電気的な接続も容易に行うことができる。
【００２３】
ある好適な実施形態において、上記素子分離領域は、電荷蓄積部の深さに対して１／３以上の深さに形成されていることが好ましい。
【００２４】
また、上記電荷蓄積部は、半導体基板の表面から０．３μｍ以上の深さを有することが好ましい。
【００２５】
さらに、上記素子分離領域は、トレンチ構造をなしていることが好ましい。
【００２６】
本発明に係わる固体撮像素子の製造方法は、電荷蓄積部と、該電荷蓄積部に蓄積された電荷を転送するためのトランスファーゲートとを備えた固体撮像素子の製造方法であって、半導体基板の素子分離領域に溝部を形成する工程（ａ）と、溝部の底面及び側面上に第１のゲート絶縁膜を形成する工程（ｂ）と、工程（ｂ）の後、溝部内の少なくとも一部に導電膜を埋め込むことによって埋め込みゲート電極を形成する工程（ｃ）と、半導体基板における溝部に囲まれた領域に、該半導体基板と反対導電型の不純物をイオン注入することによって、電荷蓄積部を形成する工程（ｄ）と、半導体基板における溝部に囲まれた領域上に第２のゲート絶縁膜を形成する工程（ｅ）と、第２のゲート絶縁膜上にトランスファーゲート電極を形成する工程（ｆ）とを備え、埋め込みゲート電極と、トランスファーゲート電極とは電気的に接続された状態で形成されることを特徴とする。
【００２７】
ある好適な実施形態において、上記工程（ｂ）及び工程（ｅ）は、同一の絶縁膜を、溝部の底面及び側面上、並びに半導体基板上に形成することによって同時に実行され、第１のゲート絶縁膜及び第２のゲート絶縁膜は、同一の絶縁膜で構成される。
【００２８】
ある好適な実施形態において、上記工程（ｃ）及び工程（ｆ）は、同一の導電膜を、第１のゲート絶縁膜及び第２のゲート絶縁膜上に形成することによって同時に実行され、埋め込みゲート電極及びトランスファーゲート電極は、同一の導電膜で構成される。
【００２９】
ある好適な実施形態において、上記工程（ｃ）において、埋め込みゲートは、電荷蓄積部を取り囲むように、溝部内に導電膜を埋め込むことによって形成される。
【００３０】
ある好適な実施形態において、上記導電膜はポリシリコン膜である。
【発明の効果】
【００３１】
本発明に係る固体撮像素子によると、電荷蓄積部（フォトダイオード）が深くなった場合でも、素子分離中に埋め込んだ電極からも電圧を印加し、電荷蓄積部の深部にまでポテンシャルをかけ空乏化できるため、蓄積電荷を完全に転送することができ、これにより残像のない画像特性の優れた固体撮像素子を実現することができる。
【００３２】
また、本発明に係る固体撮像素子によると、電荷蓄積部の全体を取り囲むように埋め込みゲートを埋設することにより、より高い残像抑制効果を発揮することができ、これにより、電荷蓄積部の深化、高濃度化も可能になるため、固体撮像素子の微細化を図ることができる。
【発明を実施するための最良の形態】
【００３３】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３４】
（第１の実施形態）
図２（ａ）〜（ｃ）は、本発明の第１の実施形態における固体撮像素子１０の構成を模式的に示した図で、図２（ａ）は固体撮像素子１０の平面図、図２（ｂ）は図２（ａ）のIIｂ−IIｂに沿った断面図、図２（ｃ）は図２（ａ）のIIｃ−IIｃに沿った断面図をそれぞれ示したものである。
【００３５】
図２（ａ）〜（ｃ）に示すように、本実施形態における固体撮像素子１０は、半導体基板１１中に形成された電荷蓄積部１４、及び電荷蓄積部１４に蓄積された電荷を転送するためのトランスファーゲート１５を含む画素部１２が、半導体基板１１中に形成された素子分離領域１３によって互いに分離され、素子分離領域１３内に、トランスファーゲート１５に電気的に接続された埋め込みゲート１８が埋設された構成を備えていることを特徴とする。
【００３６】
トランスファーゲート１５は、図２（ｂ）に示すように、半導体基板１１上に形成されたゲート絶縁膜（第２のゲート絶縁膜）１５ａ及びゲート電極（第２のゲート電極）１５ｂで構成され、埋め込みゲート１８は、半導体基板１１中に形成された溝部内に形成されたゲート絶縁膜（第１のゲート絶縁膜）１８ａ及びゲート電極１８ｂ（第１のゲート電極）で構成されている。
【００３７】
本実施形態では、埋め込みゲート１８のゲート絶縁膜１８ａは、トランスファーゲート１５のゲート絶縁膜１５ａと同一の絶縁膜で連続して形成されている。また、埋め込みゲート１８のゲート電極１８ｂも、トランスファーゲート１５のゲート電極１５ｂと同一の導電膜で連続して形成されており、電荷蓄積部１４に蓄積された電荷を転送する際、埋め込みゲート１８には、トランスファーゲート１５と同電位の電圧が加えられる。
【００３８】
すなわち、電荷蓄積部１４には、電荷蓄積部１４の表面からだけでなく、その側面からも電圧が印加されることになり、これにより、電荷蓄積部１４が深くなって、図１（ｂ）に示すようなポテンシャルの窪みが生じても、電荷蓄積部１４の深部にまでポテンシャルをかけて、電荷蓄積部１４を完全に空乏化することができる。その結果、電荷蓄積部１４に蓄積された電荷を完全にフローティングディフュージョン（ＦＤ）１６に転送することができ、残像を抑制することができる。
【００３９】
さらに、本実施形態では、図２（ｂ）、（ｃ）に示すように、埋め込みゲート１８は、電荷蓄積部１４を取り囲むように、素子分離領域１３内に埋設されて形成されている。すなわち、素子分離領域１３全体が埋め込みゲート１８の構成をなし、その結果、素子分離領域１３は、画素部１２を互いに電気的に分離する機能に加えて、トランスファーゲートの一部を構成する機能を併せ持った格好になる。
【００４０】
しかし、このような構成にしても、従来の素子分離領域として必要な面積以上のものは要せず、それ故、素子面積が増加することはない。また、図２（ｃ）に示すように、埋め込みゲート１８のゲート電極１８ｂは、トランスファーゲート１５の直下で、トランスファーゲート１５のゲート電極１５ｂと電気的に接続しているので、埋め込みゲート１８のゲート電極１８ｂのコンタクトを取るためのコンタクト領域を設ける必要もない。
【００４１】
ところで、本発明では、素子分離領域１３に埋め込みゲート１８を埋設することによって、電荷蓄積部１４の側面からもポテンシャルをかけるようにしたことから、埋め込みゲート１８、すなわち、素子分離領域１３を深く形成するほど、その効果は発揮される。従って、素子分離領域１３は、電荷蓄積部１４と十分重複する深さにまで形成することが好ましい。一方、素子分離領域１３は、半導体基板１１に溝部を形成して、そこに導電膜（あるいは絶縁膜）を埋設することによって形成されるので、従来のＬＯＣＯＳ分離よりもストレスが大きい。それ故、素子分離領域１３を深く形成すると、ストレスの増加によるリーク電流の増加を招くおそれがある。これらのことを考慮して、本発明においては、素子分離領域１３（埋め込みゲート１８）を、電荷蓄積部１４の深さに対して１／３以上の深さに形成することが好ましいといえる。
【００４２】
図３は、図１（ｂ）に示したグラフにおいて、ポテンシャルに窪みが生じる条件（注入エネルギー：６００ＫｅＶ）で電荷蓄積部１４を形成したときの、トランスファーゲート１５にのみ電圧を印加した場合と、トランスファーゲート１５と埋め込みゲート１８との両方に電圧を印加した場合の、ポテンシャル分布を比較したグラフである。
【００４３】
図３に示すように、埋め込みゲート１８にも電圧を印加した場合には、ポテンシャルの窪みが発生しておらず、電荷蓄積部１４の側面からもポテンシャルをかける効果を確認することができる。
【００４４】
再び、図２（ａ）〜（ｃ）を参照しながら、本実施形態における固体撮像素子１０の構成を詳細に説明する。
【００４５】
図２（ｂ）、（ｃ）に示すように、Ｐ型のシリコンからなる半導体基板１１の画素部１２には、例えば、厚さが９ｎｍの酸化シリコンからなるゲート絶縁膜１５ａと、例えば、厚さが１６５ｎｍのポリシリコン膜からなるゲート電極１５ｂとで構成されたトランスファーゲート１５が形成されている。また、半導体基板１１中には、例えば、Ａｓの不純物拡散層からなる深さ約０．８μｍのＮ型の電荷蓄積部１４、及び白キズ抑制のためのＰ型の空乏化防止領域（Ｐ型の不純物拡散層）１７がトランスファーゲート１５にオーバーラップするように形成されている。さらにトランスファーゲート１５を挟んで電荷蓄積部１４に対向するようにＮ型のフローティングディフュージョン（例えば、Ａｓの不純物拡散層）１６が形成されている。
【００４６】
一方、素子分離領域１３には、半導体基板１１に形成された深さ約０．３μｍの溝部内に、埋め込みゲート１８のゲート絶縁膜１８ａと、ポリシリコン膜が埋め込まれたゲート電極１８ｂとで構成された埋め込みゲート１８が形成されている。なお、埋め込みゲート１８のゲート絶縁膜１８ａは、トランスファーゲート１５のゲート絶縁膜１５ａと連続して形成されている。
【００４７】
そして、図２（ｃ）に示すように、素子分離領域１３におけるトランスファーゲート１５直下では、トランスファーゲート１５のゲート電極１５ｂは、埋め込みゲート１８のゲート電極１８ｂと接して形成されている。
【００４８】
なお、本実施形態において、埋め込みゲート１８は、電荷蓄積部１４を取り囲むように素子分離領域内に埋設して形成したが、必ずしも完全に取り囲む必要はない。また、電荷蓄積部１４は０．８μｍと比較的深く形成したが、これよりも浅く形成した電荷蓄積部１４においても、本発明の効果は発揮される。
【００４９】
次に、本実施形態における固体撮像素子１０の製造方法について、図４及び図５を参照しながら説明する。なお、図４（ａ）〜（ｃ）は、図２（ａ）のIIｂ−IIｂに沿った工程断面図、図５（ａ）〜（ｃ）は、図２（ａ）のIIｃ−IIｃに沿った工程断面図をそれぞれ示す。
【００５０】
まず、図４（ａ）、図５（ａ）に示すように、Ｐ型のシリコン基板からなる半導体基板１１に、素子分離領域１３となる深さ約０．３μｍの溝部１３ａを形成する。その後、半導体基板１１の表面上及び溝部１３ａの側面上に、トランスファーゲート１５のゲート絶縁膜１５ａと、埋め込みゲート１８のゲート絶縁膜１８ａとを同一の絶縁膜、例えば厚さ９ｎｍのシリコン酸化膜で同時に形成する。
【００５１】
なお、ゲート絶縁膜１５ａ、１８ａを形成する前に、溝部１３ａの側面から半導体基板１１中にＰ型の不純物、例えばボロン（Ｂ）をイオン注入して、溝部１３ａの側面に沿って、Ｐ型の分離拡散層（不図示）を形成してもよい。
【００５２】
次に、図４（ｂ）、図５（ｂ）に示すように、レジストマスクを用いて、半導体基板１１中に、Ｐ型の不純物、例えばＢをイオン注入して、空乏化防止領域１７を形成し、さらに、Ｎ型の不純物、例えばＡｓを、注入エネルギーを６００ＫｅＶ、ドーズ量を２．２×１０12／ｃｍ2でイオン注入して、電荷蓄積部１４を形成する。このとき、電荷蓄積部１４は、基板１１表面から約０．８μｍの深さに形成される。同じく、Ｎ型の不純物、例えばＡｓを半導体基板１１中にイオン注入して、フローティングディフュージョン１６を形成する。
【００５３】
なお、ゲート絶縁膜１５ａ、１８ａは、空乏化防止領域１７、電荷蓄積部１４及びフローティングディフュージョン１６を形成した後に、改めて形成し直してもよい。
【００５４】
次に、図４（ｃ）、図５（ｃ）に示すように、半導体基板１１上、及び溝部１３ａ内に導電膜、例えばポリシリコン膜をＣＶＤ法で堆積した後、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、ポリシリコン膜の表面を平坦化する。その後、レジストマスクを用いて、平坦化されたポリシリコン膜の一部をエッチングして、トランスファーゲート１５のゲート電極１５ｂをパターニングする。このとき、溝部１３ａ内には、ポリシリコン膜が埋設された埋め込みゲート１８のゲート電極１８ｂが形成される。
【００５５】
なお、溝部１３ａ内にポリシリコン膜を埋め込んで、埋め込みゲート１８のゲート電極１８ｂを形成した後、改めて、ポリシリコン膜又は他の導電膜を半導体基板１１上に形成して、レジストマスクを用いてパターニングを行って、トランスファーゲート１５のゲート電極１５ｂを形成してもよい。
【００５６】
本発明の方法によれば、従来の素子分離領域を形成する工程において、溝部１３ａ内に絶縁膜を埋設する代わりに、溝部１３ａの側面上にゲート絶縁膜１８ａを形成した後、溝部１３ａ内に埋め込みゲート電極１８ｂを埋設するだけの変更で、埋め込みゲート１８を形成することができるので、容易に本発明に係わる固体撮像素子１０を製造することができる。
【００５７】
（製造方法の変形例）
増幅型ＭＯＳセンサを用いた固体撮像素子では、半導体基板上にＭＯＳ型トランジスタを用いた信号処理回路等をオンチップ化して形成することが可能である。そこで、このようなオンチップ化された信号処理回路を形成する工程にも適合できる本発明に係わる固体撮像素子１０の製造方法について、図６〜図９を参照しながら説明する。ここで、図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、図２（ａ）のIIｂ−IIｂに沿った工程断面図、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、図２（ａ）のIIｃ−IIｃに沿った工程断面図をそれぞれ示す。なお、図５及び図６で説明した製造方法と共通する工程は、説明を省略する。
【００５８】
まず、図６（ａ）、図８（ａ）に示すように、Ｐ型のシリコン基板からなる半導体基板１１に、素子分離領域１３となる深さ約０．３μｍの溝部１３ａを形成する。その後、半導体基板１１の表面上及び溝部１３ａの側面上に、イオン注入時の保護膜２１、例えばシリコン酸化膜を形成する。そして、溝部１３ａの側面から半導体基板１１中にＰ型の不純物、例えばボロン（Ｂ）をイオン注入して、溝部１３ａの側面に沿って、Ｐ型の分離拡散層（不図示）を形成する。
【００５９】
次に、図６（ｂ）、図８（ｂ）に示すように、溝部１３ａ内に、シリコン酸化膜等の絶縁膜２２を埋め込んで、ＣＭＰ法等により平坦化することによって、ＳＴＩ構造の素子分離領域１３を形成する。
【００６０】
次に、図６（ｃ）、図８（ｃ）に示すように、レジストマスクを用いて、半導体基板１１中に、Ｐ型不純物層である空乏化防止領域１７、Ｎ型の不純物層からなる電荷蓄積部１４及びフローティングディフュージョン１６をイオン注入により形成する。なお、固体撮像素子１０を形成する領域以外の半導体基板１１には、ＭＯＳトランジスタを構成するソース、ドレイン等の拡散層も併せ形成される。
【００６１】
その後、図７（ａ）、図９（ａ）に示すように、固体撮像素子１０の形成領域における素子分離領域１３に埋め込まれた絶縁膜２２、及び半導体基板１１の表面に形成された保護膜２１を除去する。
【００６２】
そして、図７（ｂ）、図９（ｂ）に示すように、半導体基板１１の表面上及び溝部１３ａの側面上に、トランスファーゲート１５のゲート絶縁膜１５ａと、埋め込みゲート１８のゲート絶縁膜１８ａとを同一の絶縁膜、例えば厚さ９ｎｍのシリコン酸化膜で同時に形成する。
【００６３】
最後に、半導体基板１１上、及び溝部１３ａ内に導電膜、例えばポリシリコン膜をＣＶＤ法で堆積して、 溝部１３ａ内に埋め込みゲート１８のゲート電極１８ｂを埋設するとともに、レジストマスクを用いてポリシリコン膜をパターニングして、トランスファーゲート１５のゲート電極１５ｂを形成する。なお、固体撮像素子１０を形成する領域以外の半導体基板１１には、ＭＯＳトランジスタを構成するゲート電極等も併せ形成される。
【００６４】
（第２の実施形態）
図１０（ａ）〜（ｃ）は、本発明の第２の実施形態における固体撮像素子２０の構成を模式的に示した図で、図１０（ａ）は固体撮像素子２０の平面図、図１０（ｂ）は図１０（ａ）のＸｂ−Ｘｂに沿った断面図、図１０（ｃ）は図１０（ａ）のＸｃ−Ｘｃに沿った断面図をそれぞれ示したものである。
【００６５】
第１の実施形態では、電荷蓄積部１４を取り囲むように、素子分離領域１３内に埋め込み電極１８を埋設したが、本実施形態では、素子分離領域１３内の一部に埋め込み電極１８を埋設された構成を備えていることを特徴とする。このような構成は、例えば、図１０（ａ）に示すように、素子分離領域１３の幅が狭い領域（トランスファーゲートが形成される以外の領域）には、埋め込みゲート１８のゲート電極１８ｂを埋設することが困難な場合等に特に有効である。
【００６６】
トランスファーゲート１５は、図１０（ｂ）に示すように、半導体基板１１上に形成されたゲート絶縁膜（第２のゲート絶縁膜）１５ａ及びゲート電極（第２のゲート電極）１５ｂで構成され、埋め込みゲート１８は、図１０（ａ）、（ｃ）に示すように、トランスファーゲート１５が形成された領域下にある素子分離領域１３内に埋設されて形成されている。なお、埋め込みゲート１８は、図１０（ｃ）に示すように、半導体基板１１中に形成された溝部内に形成されたゲート絶縁膜（第１のゲート絶縁膜）１８ａ及びゲート電極１８ｂ（第１のゲート電極）ｂで構成されている。
【００６７】
本実施形態においては、埋め込みゲート１８が、図１０（ａ）に示すように、トランスファーゲート１５の直下に形成されているため、埋め込みゲート１８をトランスファーゲート１５に電気的に接続するためのコンタクトを容易に取ることができる。
【００６８】
図１１は、図１（ｂ）に示したグラフにおいて、ポテンシャルに窪みが生じる条件（注入エネルギー：６００ＫｅＶ）で電荷蓄積部１４を形成したときの、トランスファーゲート１５にのみ電圧を加えた場合と、トランスファーゲート１５と素子分離領域１３の一部に埋設された埋め込みゲート１８との両方に電圧を加えた場合の、ポテンシャル分布を比較したグラフである。
【００６９】
図１１に示すように、素子分離領域１３の一部にしか埋め込みゲート１８を埋設していなくても（実線で示したグラフ）、電荷蓄積部（フォトダイオード：ＰＤ）１４を取り囲むように埋め込みゲート１８を埋設した場合（点線で示したグラフ）と同様に、ポテンシャルの窪みの発生を防止する効果が十分に発揮されることが分かる。
【００７０】
なお、本実施形態では、埋め込みゲート１８をトランスファーゲート１５が形成された領域下にある素子分離領域１３内に形成するようにしたが、埋め込みゲート１８を埋設する位置は特に限定されず、例えば、トランスファーゲート１５から最も離れた素子分離領域１３内の一部に形成してもよい。
【００７１】
次に、本実施形態における固体撮像素子２０の製造方法について、図１２〜図１５を参照しながら説明する。なお、図１２（ａ）〜（ｃ）及び図１３（ａ）〜（ｃ）は、図１０（ａ）のＸｂ−Ｘｂに沿った工程断面図、図１４（ａ）〜（ｃ）及び図１５（ａ）〜（ｃ）は、図１０（ａ）のＸｃ−Ｘｃに沿った工程断面図をそれぞれ示す。なお、第１の実施形態と共通する工程については、説明を省略する。
【００７２】
まず、図１２（ａ）、図１４（ａ）に示すように、Ｐ型のシリコン基板からなる半導体基板１１に、素子分離領域１３となる深さ約０．３μｍの溝部１３ａを形成する。その後、半導体基板１１の表面上及び溝部１３ａの側面上に、例えば、厚さ９ｎｍのシリコン酸化膜からなる埋め込みゲート１８のゲート絶縁膜１８ａを形成する。
【００７３】
なお、ゲート絶縁膜１８ａを形成する前に、溝部１３ａの側面から半導体基板１１中にＰ型の不純物、例えばボロン（Ｂ）をイオン注入して、溝部１３ａの側面に沿って、Ｐ型の分離拡散層（不図示）を形成しておいてもよい。
【００７４】
次に、図１４（ｂ）に示すように、溝部１３ａ内にポリシリコン膜を部分的に埋め込んだ後、さらにその上にシリコン酸化膜等の絶縁膜２２を堆積して平坦化することにより、埋め込みゲート１８のゲート電極１８ｂを形成するとともに、図１２（ｂ）に示すように、埋め込みゲート１８を埋め込まない素子分離領域１３の溝部１３ａには、絶縁膜２２が埋設される。
【００７５】
次に、図１２（ｃ）、図１４（ｃ）に示すように、レジストマスクを用いて、半導体基板１１中に、Ｐ型の不純物層からなる空乏化防止領域１７、Ｎ型不純物層からなる電荷蓄積部１４及びフローティングディフュージョン１６を形成する。このとき、電荷蓄積部１４は、基板１１表面から約０．８μｍの深さに形成される。なお、ゲート絶縁膜１８ａは、ゲート電極１８ｂで覆われているので、上記不純物層を形成する際のイオン注入のダメージを受けることはない。
【００７６】
次に、図１３（ａ）、図１５（ａ）に示すように、半導体基板１１上の埋め込みゲート１８のゲート絶縁膜１８ａを除去した後、図１３（ｂ）、図１５（ｂ）に示すように、半導体基板１１上に、トランスファーゲート１５のゲート絶縁膜１５ａを形成する。
【００７７】
最後に、図１３（ｃ）、図１５（ｃ）に示すように、ゲート絶縁膜１５ａ上に、ポリシリコン膜を堆積した後、レジストマスクを用いてパターニングを行い、トランスファーゲート１５のゲート電極１５ｂを形成する。なお、ポリシリコン膜を堆積する前に、ゲート絶縁膜１５ａの一部にコンタクト窓（不図示）を開けておくことによって、埋め込みゲート１８のゲート電極１８ｂとトランスファーゲート１５のゲート電極１５ｂとのコンタクトを取ることができる。
【００７８】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【産業上の利用可能性】
【００７９】
本発明は、深い電荷蓄積部を有する固体撮像素子及びその製造方法に有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の残像に係わる課題を説明する図で、（ａ）は、固体撮像素子の基本的な構成を示した断面図で、（ｂ）は、電荷蓄積部におけるポテンシャル分布を示したグラフである。
【図２】本発明の第１の実施形態における固体撮像素子の構成を模式的に示した図で、（ａ）は平面図、（ｂ）は、図２（ａ）のIIｂ−IIｂに沿った断面図、（ｃ）は、図２（ａ）のIIｃ−IIｃに沿った断面図である。
【図３】本発明の第１の実施形態における電荷蓄積部におけるポテンシャル分布を示したグラフである。
【図４】（ａ）〜（ｃ）は、本発明の第１の実施形態における固体撮像素子の製造方法を示した図で、図２（ａ）のIIｂ−IIｂの沿った工程断面図である。
【図５】（ａ）〜（ｃ）は、本発明の第１の実施形態における固体撮像素子の製造方法を示した図で、図２（ａ）のIIｃ−IIｃの沿った工程断面図である。
【図６】（ａ）〜（ｃ）は、本発明の第１の実施形態における固体撮像素子の製造方法の変形例を示した図で、図２（ａ）のIIｂ−IIｂの沿った工程断面図である。
【図７】（ａ）〜（ｃ）は、本発明の第１の実施形態における固体撮像素子の製造方法の変形例を示した図で、図２（ａ）のIIｂ−IIｂの沿った工程断面図である。
【図８】（ａ）〜（ｃ）は、本発明の第１の実施形態における固体撮像素子の製造方法の変形例を示した図で、図２（ａ）のIIｃ−IIｃの沿った工程断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第１の実施形態における固体撮像素子の製造方法の変形例を示した図で、図２（ａ）のIIｃ−IIｃの沿った工程断面図である。
【図１０】本発明の第２の実施形態における固体撮像素子の構成を模式的に示した図で、（ａ）は平面図、（ｂ）は、図１０（ａ）のＸｂ−Ｘｂに沿った断面図、（ｃ）は、図１０（ａ）のＸｃ−Ｘｃに沿った断面図である。
【図１１】本発明の第２の実施形態における電荷蓄積部におけるポテンシャル分布を示したグラフである。
【図１２】（ａ）〜（ｃ）は、本発明の第２の実施形態における固体撮像素子の製造方法を示した図で、図１０（ａ）のＸｂ−Ｘｂの沿った工程断面図である。
【図１３】（ａ）〜（ｃ）は、本発明の第２の実施形態における固体撮像素子の製造方法を示した図で、図１０（ａ）のＸｂ−Ｘｂの沿った工程断面図である。
【図１４】（ａ）〜（ｃ）は、本発明の第２の実施形態における固体撮像素子の製造方法を示した図で、図１０（ａ）のＸｃ−Ｘｃの沿った工程断面図である。
【図１５】（ａ）〜（ｃ）は、本発明の第２の実施形態における固体撮像素子の製造方法を示した図で、図１０（ａ）のＸｃ−Ｘｃの沿った工程断面図である。
【図１６】従来の固体撮像素子の構成を示した断面図である。
【符号の説明】
【００８１】
１０、２０    固体撮像素子
１１      半導体基板
１２      画素部
１３      素子分離領域
１３ａ    溝部
１４      電荷蓄積部
１５      トランスファーゲート
１５ａ    トランスファーゲートのゲート絶縁膜（第２のゲート絶縁膜）
１５ｂ    トランスファーゲートのゲート電極（第２のゲート電極）
１６      フローティングディフュージョン
１７      空乏化防止領域
１８      埋め込みゲート
１８ａ    埋め込みゲートのゲート絶縁膜（第１のゲート絶縁膜）
１８ｂ    埋め込みゲートのゲート電極（第１のゲート電極）
２１      保護膜
２２      絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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