(57)【要約】【課題】動作周波数帯域が広いアナログ分周器を提供することである。【解決手段】電源電圧ＶＤＤとＭＯＳトランジスタＴＲ１のドレインとの間に負荷としてインダクタＬ１と抵抗Ｒ１の並列回路を接続し、電源電圧ＶＤＤとＭＯＳトランジスタＴＲ２のドレインとの間に負荷としてインダクタＬ２と抵抗Ｒ２の並列回路を接続する。これにより分周器の動作周波数帯域を広くすることができる。【選択図】図１
2007173971.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧と、
第１及び第２のＭＯＳトランジスタと、
インダクタと抵抗の並列回路からなり前記第１及び第２のＭＯＳトランジスタのドレインと前記電源電圧との間に接続される第１及び第２の負荷と、
ドレインが前記第１のＭＯＳトランジスタのドレインと接続されるとともに前記第２のＭＯＳトランジスタの出力がゲートに入力される第３のＭＯＳトランジスタと、
ドレインが前記第２のＭＯＳトランジスタのドレインと接続されるとともに前記第１のＭＯＳトランジスタの出力がゲートに入力される第４のＭＯＳトランジスタと、
ドレインが前記第１及び第２のＭＯＳトランジスタのソースと接続されるとともにアナログの入力信号Ｐがゲートに入力する第５のＭＯＳトランジスタと、
ドレインが前記第３及び第４のＭＯＳトランジスタのソースと接続されるとともに前記入力信号Ｐの反転信号Ｎがゲートに入力する第６のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの出力がゲートに入力される第７のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの出力がゲートに入力される第８のＭＯＳトランジスタと、
インダクタと抵抗の並列回路からなり前記第７及び第８のＭＯＳトランジスタのドレインと前記電源電圧との間に接続される第３及び第４の負荷と、
ドレインが前記第７のＭＯＳトランジスタのドレインと接続されるとともに前記第８のＭＯＳトランジスタの出力がゲートに入力される第９のＭＯＳトランジスタと、
ドレインが前記第８のＭＯＳトランジスタのドレインと接続されるとともに前記第７のＭＯＳトランジスタの出力がゲートに入力される第１０のＭＯＳトランジスタと、
ドレインが前記第７及び第８のＭＯＳトランジスタのソースと接続されるとともに前記反転信号Ｎがゲートに入力する第１１のＭＯＳトランジスタと、
ドレインが前記第９及び第１１のＭＯＳトランジスタのソースと接続されるとともに前記入力信号Ｐがゲートに入力する第１２のＭＯＳトランジスタと、
前記第５、６、第１１，第１２のＭＯＳトランジスタのソースと接地との間に接続される電流源とを備えるアナログ分周器。
【請求項２】
前記第９及び第１０のＭＯＳトランジスタのドレインと接地との間にそれぞれ第１及び第２のキャパシタを接続した請求項１記載のアナログ分周器。
【請求項３】
電源電圧と、
第１及び第２のバイポーラトランジスタと、
インダクタと抵抗の並列回路からなり前記第１及び第２のバイポーラトランジスタのコレクタと前記電源電圧との間に接続される第１及び第２の負荷と、
コレクタが前記第１のバイポーラトランジスタのコレクタと接続されるとともに前記第２のバイポーラトランジスタの出力がベースに入力される第３のバイポーラトランジスタと、
コレクタが前記第２のバイポーラトランジスタのコレクタと接続されるとともに前記第１のバイポーラトランジスタの出力がベースに入力される第４のバイポーラトランジスタと、
コレクタが前記第１及び第２のバイポーラトランジスタのエミッタと接続されるとともにアナログの入力信号Ｐがベースに入力する第５のバイポーラトランジスタと、
コレクタが前記第３及び第４のバイポーラトランジスタのエミッタと接続されるとともに前記入力信号Ｐの反転信号Ｎがベースに入力する第６のバイポーラトランジスタと、
前記第１のバイポーラトランジスタの出力がベースに入力される第７のバイポーラトランジスタと、
前記第２のバイポーラトランジスタの出力がベースに入力される第８のバイポーラトランジスタと、
インダクタと抵抗の並列回路からなり前記第７及び第８のバイポーラトランジスタのコレクタと前記電源電圧との間に接続される第３及び第４の負荷と、
コレクタが前記第７のバイポーラトランジスタのコレクタと接続されるとともに前記第８のバイポーラトランジスタの出力がベースに入力される第９のバイポーラトランジスタと、
コレクタが前記第８のバイポーラトランジスタのコレクタと接続されるとともに前記第７のバイポーラトランジスタの出力がベースに入力される第１０のバイポーラトランジスタと、
コレクタが前記第７及び第８のバイポーラトランジスタのエミッタと接続されるとともに前記反転信号Ｎがベースに入力する第１１のバイポーラトランジスタと、
コレクタが前記第９及び第１１のバイポーラトランジスタのエミッタと接続されるとともに前記入力信号Ｐがベースに入力する第１２のバイポーラトランジスタと、
前記第５、６、第１１，第１２のバイポーラトランジスタのエミッタと接地との間に接続される電流源とを備えるアナログ分周器。
【請求項４】
前記第９及び第１０のバイポーラトランジスタのコレクタと接地との間にそれぞれ第１及び第２のキャパシタを接続した請求項３記載のアナログ分周器。
【請求項５】
電源電圧と、
第１及び第２のＭＯＳトランジスタと、
インダクタと抵抗の並列回路からなり前記第１及び第２のＭＯＳトランジスタのドレインと接地との間に接続される第１及び第２の負荷と、
ドレインが前記第１のＭＯＳトランジスタのドレインと接続されるとともに前記第２のＭＯＳトランジスタの出力がゲートに入力される第３のＭＯＳトランジスタと、
ドレインが前記第２のＭＯＳトランジスタのドレインと接続されるとともに前記第１のＭＯＳトランジスタの出力がゲートに入力される第４のＭＯＳトランジスタと、
ドレインが前記第１及び第２のＭＯＳトランジスタのソースと接続されるとともにアナログの入力信号Ｐがゲートに入力する第５のＭＯＳトランジスタと、
ドレインが前記第３及び第４のＭＯＳトランジスタのソースと接続されるとともに前記入力信号Ｐの反転信号Ｎがゲートに入力する第６のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの出力がゲートに入力される第７のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの出力がゲートに入力される第８のＭＯＳトランジスタと、
インダクタと抵抗の並列回路からなり前記第７及び第８のＭＯＳトランジスタのドレインと接地との間に接続される第３及び第４の負荷と、
ドレインが前記第７のＭＯＳトランジスタのドレインと接続されるとともに前記第８のＭＯＳトランジスタの出力がゲートに入力される第９のＭＯＳトランジスタと、
ドレインが前記第８のＭＯＳトランジスタのドレインと接続されるとともに前記第７のＭＯＳトランジスタの出力がゲートに入力される第１０のＭＯＳトランジスタと、
ドレインが前記第７及び第８のＭＯＳトランジスタのソースと接続されるとともに前記反転信号Ｎがゲートに入力する第１１のＭＯＳトランジスタと、
ドレインが前記第９及び第１１のＭＯＳトランジスタのソースと接続されるとともに前記入力信号Ｐがゲートに入力する第１２のＭＯＳトランジスタと、
前記第５，第６，第１１及び第１２のＭＯＳトランジスタのソースと前記電源電圧との間に接続される電流源とを備えるアナログ分周器。
【請求項６】
前記第９及び第１０のＭＯＳトランジスタのドレインと接地との間にそれぞれ第１及び第２のキャパシタを接続した請求項５記載のアナログ分周器。
【請求項７】
電源電圧と、
第１及び第２のバイポーラトランジスタと、
インダクタと抵抗の並列回路からなり前記第１及び第２のバイポーラトランジスタのコレクタと接地との間に接続される第１及び第２の負荷と、
コレクタが前記第１のバイポーラトランジスタのコレクタと接続されるとともに前記第２のバイポーラトランジスタの出力がベースに入力される第３のバイポーラトランジスタと、
コレクタが前記第２のバイポーラトランジスタのコレクタと接続されるとともに前記第１のバイポーラトランジスタの出力がベースに入力される第４のバイポーラトランジスタと、
コレクタが前記第１及び第２のバイポーラトランジスタのエミッタと接続されるとともにアナログの入力信号Ｐがベースに入力する第５のバイポーラトランジスタと、
コレクタが前記第３及び第４のバイポーラトランジスタのエミッタと接続されるとともに前記入力信号Ｐの反転信号Ｎがベースに入力する第６のバイポーラトランジスタと、
前記第１のバイポーラトランジスタの出力がベースに入力される第７のバイポーラトランジスタと、
前記第２のバイポーラトランジスタの出力がゲートに入力される第８のバイポーラトランジスタと、
インダクタと抵抗の並列回路からなり前記第７及び第８のバイポーラトランジスタのコレクタと接地との間に接続される第３及び第４の負荷と、
コレクタが前記第７のバイポーラトランジスタのコレクタと接続されるとともに前記第８のバイポーラトランジスタの出力がベースに入力される第９のバイポーラトランジスタと、
コレクタが前記第８のバイポーラトランジスタのコレクタと接続されるとともに前記第７のバイポーラトランジスタの出力がベースに入力される第１０のバイポーラトランジスタと、
コレクタが前記第７及び第８のバイポーラトランジスタのエミッタと接続されるとともに前記反転信号Ｎがベースに入力する第１１のバイポーラトランジスタと、
コレクタが前記第９及び第１１のバイポーラトランジスタのエミッタと接続されるとともに前記入力信号Ｐがベースに入力する第１２のバイポーラトランジスタと、
前記第５、６、第１１，第１２のバイポーラトランジスタのエミッタと電源電圧との間に接続される電流源とを備えるアナログ分周器。
【請求項８】
前記第９及び第１０のバイポーラトランジスタのコレクタと接地との間にそれぞれ第１及び第２のキャパシタを接続した請求項７記載のアナログ分周器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波帯域で使用されるアナログ分周器に関する。
【背景技術】
【０００２】
従来、アナログ分周器として図５に示す回路が知られている。図５に示すアナログ分周器２０は、信号を増幅する増幅部と増幅部の出力の状態を保持するラッチ部とからなるフリップフロップ回路が２段接続されて構成されている。
【０００３】
１段目のフリップフロップ回路の増幅部は、ＭＯＳトランジスタＴＲ１とＴＲ２とＴＲ５と電流源Ｉ１からなり、ラッチ部はＭＯＳトランジスタＴＲ３とＴＲ４とＴＲ６と電流源Ｉ２とからなる。２段目のフリップフロップ回路の増幅部はＭＯＳトランジスタＴＲ７とＴＲ８とＴＲ１１と電流源Ｉ３からなり、ラッチ部はＭＯＳトランジスタＴＲ９とＴＲ１０とＴＲ１２と電流源Ｉ４とからなる。
【０００４】
上記のアナログ分周器２０は、入力信号ＲＦＩＮ＋とその反転信号ＲＦＩＮ−を２分周した信号をＲＦＯＵＴ＋、ＲＦＯＵＴ−として出力する。
上記従来のアナログ分周器２０では、ＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ７及びＴＲ８の負荷として抵抗を用いているために高周波帯域で増幅回路の利得が低下して分周動作が行えなくなる問題があり、ＧＨｚ帯などの高周波帯域では使用することが難しかった。また、特許文献１の図８には、フリップフロップ回路のデータ読み込み部の負荷としてインダクタと抵抗の直列回路を用いることが記載されている。インダクタと抵抗の直列回路を用いることで分周器の動作周波数帯域を広くすることができる。
【特許文献１】特開平８−５６１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図５に示す従来のアナログ分周器は、高周波帯域で一定以上の利得を確保し、分周器の動作周波数帯域を広くするためにはＭＯＳトランジスタに流れる電流を増加させる必要があり、その結果消費電力が増加してしまうという問題点があった。
【０００６】
特許文献１に記載された発明は、分周器の動作周波数帯域を広くするためには直列に接続する抵抗の値を小さくする必要があるが、抵抗の値が小さい場合、抵抗値のバラツキが大きくなるため、分周器のＱ値に大きく影響がでてしまう。つまり、抵抗値のバラツキによりＱ値が小さくならない場合があり、そのため分周器の動作周波数帯域が制限されるという問題点があった。
【０００７】
本発明の課題は、動作周波数帯域が広いアナログ分周器を提供することである。
【課題を解決するための手段】
【０００８】
本発明のアナログ分周器は、電源電圧と、第１及び第２のＭＯＳトランジスタと、インダクタと抵抗の並列回路からなり前記第１及び第２のＭＯＳトランジスタのドレインと前記電源電圧との間に接続される第１及び第２の負荷と、ドレインが前記第１のＭＯＳトランジスタのドレインと接続されるとともに前記第２のＭＯＳトランジスタの出力がゲートに入力される第３のＭＯＳトランジスタと、ドレインが前記第２のＭＯＳトランジスタのドレインと接続されるとともに前記第１のＭＯＳトランジスタの出力がゲートに入力される第４のＭＯＳトランジスタと、ドレインが前記第１及び第２のＭＯＳトランジスタのソースと接続されるとともにアナログの入力信号Ｐがゲートに入力する第５のＭＯＳトランジスタと、ドレインが前記第３及び第４のＭＯＳトランジスタのソースと接続されるとともに前記入力信号Ｐの反転信号Ｎがゲートに入力する第６のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの出力がゲートに入力される第７のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタの出力がゲートに入力される第８のＭＯＳトランジスタと、インダクタと抵抗の並列回路からなり前記第７及び第８のＭＯＳトランジスタのドレインと前記電源電圧との間に接続される第３及び第４の負荷と、ドレインが前記第７のＭＯＳトランジスタのドレインと接続されるとともに前記第８のＭＯＳトランジスタの出力がゲートに入力される第９のＭＯＳトランジスタと、ドレインが前記第８のＭＯＳトランジスタのドレインと接続されるとともに前記第７のＭＯＳトランジスタの出力がゲートに入力される第１０のＭＯＳトランジスタと、ドレインが前記第７及び第８のＭＯＳトランジスタのソースと接続されるとともに前記反転信号Ｎがゲートに入力する第１１のＭＯＳトランジスタと、ドレインが前記第９及び第１１のＭＯＳトランジスタのソースと接続されるとともに前記入力信号Ｐがゲートに入力する第１２のＭＯＳトランジスタと、前記第５、第６、第１１、第１２のＭＯＳトランジスタのソースと接地との間に接続される電流源とを備える。
【０００９】
この発明によれば、第１、第２、第７及び第８のＭＯＳトランジスタの負荷としてインダクタと抵抗の並列回路を使用することで、分周器の動作周波数帯域を広くすることができる。また、負荷をインダクタと抵抗の並列回路で構成したので、インダクタと抵抗の直列回路に比べて抵抗の値を大きくすることができる。抵抗の値を大きくすることでアナログ分周器のＱ値が抵抗の値のバラツキにより変動するのを防止できる。特に、アナログ分周器を半導体デバイス上に形成する場合には、抵抗値が半導体デバイス上で比較的容易に作成できる値となるので必要な抵抗値を実現するための抵抗のデバイス面積を小さくすることができる。
【００１０】
本発明のアナログ分周器において、前記第９及び第１０のＭＯＳトランジスタの出力と接地との間にそれぞれ第１及び第２のキャパシタを接続する。
このように構成することで、例えば、半導体デバイス上にインダクタを形成し、インダクタの値のばらつきが大きい場合でも、キャパシタの容量値を半導体デバイス上に形成されるインダクタの値に応じた適宜な値に設定することで回路のＱ値を設計値通りにすることができる。
【発明の効果】
【００１１】
本発明によれば、ＭＯＳトランジスタの負荷としてインダクタと抵抗の並列回路を使用することで動作周波数帯域が広いアナログ分周器を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面を参照して説明する。図１は、実施の形態のアナログ分周器の回路図である。このアナログ分周器は、例えば、ＭＯＳプロセスで製造される半導体デバイス上に形成される。
【００１３】
アナログ分周器１０は、例えば、５ＧＨｚ以上の高周波帯域で使用される。アナログ分周器１０には、ＲＦＩＮ＋信号（入力信号Ｐに対応する）と、その反転信号ＲＦＩＮ−（反転信号Ｎに対応する）が入力する。入力信号ＲＦＩＮ＋と反転信号ＲＦＩＮ−は、例えば、ＶＣＯ（Voltage Controlled Oscillator）の出力信号と、その出力信号を反転させた信号である。
【００１４】
図１のアナログ分周器１０は、入力信号ＲＦＩＮ＋、ＲＦＩＮ−を増幅する増幅部とラッチ部が２段接続された構成となっており、入力信号ＲＦＩＮ＋とＲＦＩＮ−を２分周する機能を有している。
【００１５】
ｎチャネルＭＯＳトランジスタ（以下、ＭＯＳトランジスタと言う）ＴＲ１及びＴＲ２とＭＯＳトランジスタＴＲ５と電流源Ｉ１は、１段目の増幅部を構成する。
電源電圧ＶＤＤとＭＯＳトランジスタＴＲ１のドレインとの間に負荷としてインダクタＬ１と抵抗Ｒ１の並列回路が接続され、電源電圧ＶＤＤとＭＯＳトランジスタＴＲ２のドレインとの間に負荷としてインダクタＬ２と抵抗Ｒ２の並列回路が接続されている。
【００１６】
ＭＯＳトランジスタＴＲ５のゲートには入力信号ＲＦＩＮ＋が入力し、そのドレインはＭＯＳトランジスタＴＲ１、ＴＲ２のソースに共通に接続されている。このＭＯＳトランジスタＴＲ５のソースと接地との間には電流源Ｉ１が接続されている。
【００１７】
ＭＯＳトランジスタＴＲ３及びＴＲ４とＭＯＳトランジスタＴＲ６と電流源Ｉ２は、ＭＯＳトランジスタＴＲ１とＴＲ２の出力の状態を保持する１段目のラッチ部を構成する。
ＭＯＳトランジスタＴＲ３のドレインとＭＯＳトランジスタＴＲ４のゲートは、ＭＯＳトランジスタＴＲ１のドレインに接続され、ＭＯＳトランジスタＴＲ３のゲートとＭＯＳトランジスタＴＲ４のドレインは、ＭＯＳトランジスタＴＲ２のドレインに接続されている。
【００１８】
ＭＯＳトランジスタＴＲ６のゲートには反転信号ＲＦＩＮ−が入力し、そのドレインはＭＯＳトランジスタＴＲ３及びＴＲ４のソースに共通に接続されている。またＭＯＳトランジスタＴＲ６のソースと接地との間には電流源Ｉ２が接続されている。
【００１９】
ＭＯＳトランジスタＴＲ７及びＴＲ８とＭＯＳトランジスタＴＲ１１と電流源Ｉ３は、２段目の増幅部を構成する。
電源電圧ＶＤＤとＭＯＳトランジスタＴＲ７のドレインとの間に負荷としてインダクタＬ３と抵抗Ｒ３との並列回路が接続され、電源電圧ＶＤＤとＭＯＳトランジスタＴＲ８のドレインとの間に負荷としてインダクタＬ４と抵抗Ｒ４の並列回路が接続されている。
【００２０】
ＭＯＳトランジスタＴＲ７のゲートは、ＭＯＳトランジスタＴＲ１のドレインに接続され、ＭＯＳトランジスタＴＲ８のゲートはＭＯＳトランジスタＴＲ２のドレインに接続されている。
【００２１】
ＭＯＳトランジスタＴＲ１１のゲートには反転信号ＲＦＩＮ−が入力し、そのドレインはＭＯＳトランジスタＴＲ７、ＴＲ８のソースに共通に接続されている。このＭＯＳトランジスタＴＲ１１のソースと接地との間には電流源Ｉ３が接続されている。
【００２２】
ＭＯＳトランジスタＴＲ９及びＴＲ１０とＭＯＳトランジスタＴＲ１２と電流源Ｉ４は、ＭＯＳトランジスタＴＲ７及びＴＲ８の出力の状態を保持する２段目のラッチ部を構成する。
【００２３】
ＭＯＳトランジスタＴＲ９のドレインとＭＯＳトランジスタＴＲ１０のゲートは、ＭＯＳトランジスタＴＲ７のドレインとＭＯＳトランジスタＴＲ２ゲートに接続され、ＭＯＳトランジスタＴＲ９のゲートとＭＯＳトランジスタＴＲ１０のドレインは、ＭＯＳトランジスタＴＲ８のドレインとＭＯＳトランジスタＴＲ１のゲートに接続されている。
【００２４】
ＭＯＳトランジスタＴＲ１２のゲートには入力信号ＲＦＩＮ＋が入力し、そのドレインはＭＯＳトランジスタＴＲ９及びＴＲ１０のソースに共通に接続されている。またＭＯＳトランジスタＴＲ１２のソースと接地との間には電流源Ｉ４が接続されている。
【００２５】
ＭＯＳトランジスタＴＲ９の出力であるドレインと接地との間にはキャパシタＣ１が接続され、ＭＯＳトランジスタＴＲ１０のドレインと接地との間にはキャパシタＣ２が接続されている。
【００２６】
ここで、図１のアナログ分周器１０の動作を、図２〜図４の動作説明図を参照して説明する。
ＭＯＳトランジスタＴＲ７の出力とＭＯＳトランジスタＴＲ９の出力がハイレベル（ゲートの閾値電圧以上）、ＭＯＳトランジスタＴＲ８の出力とＭＯＳトランジスタＴＲ１０の出力がローレベル（ゲートの閾値電圧未満）の状態で、入力信号ＲＦＩＮ＋がハイレベル、反転信号ＲＦＩＮ−がローレベルに変化したときの分周器１０の動作を、図２を参照して説明する。図２〜図４のＭＯＳトランジスタのゲート及びドレイン付近のＨ、Ｌの文字は電圧レベルを示している。
【００２７】
入力信号ＲＦＩＮ＋がハイレベルのときＭＯＳトランジスタＴＲ５はオンとなる。このとき、ＭＯＳトランジスタＴＲ１のゲート電圧はローレベルであるのでオフ状態となり、ドレイン電圧（出力電圧）はハイレベルとなる。ＭＯＳトランジスタＴＲ２のゲート電圧ハイレベルであるのでオン状態となり、ドレイン電圧はローレベルとなる。
【００２８】
ＭＯＳトランジスタＴＲ１のドレイン電圧がハイレベルであるのでＭＯＳトランジスタＴＲ４のゲート電圧もハイレベルとなり、ＭＯＳトランジスタＴＲ４はオンとなる。また、ＭＯＳトランジスタＴＲ２のドレイン電圧はローレベルであるので、ＭＯＳトランジスタＴＲ３のゲート電圧もローレベルとなり、ＭＯＳトランジスタＴＲ３はオフとなる。
【００２９】
ＭＯＳトランジスタＴＲ７のゲートには、ＭＯＳトランジスタＴＲ４のゲートと同じハイレベルの電圧が与えられ、ＭＯＳトランジスタＴＲ８のゲートにはＭＯＳトランジスタＴＲ３のゲート同じローレベルの電圧が与えられるが、このとき反転信号ＲＦＩＮ−がローレベルでＭＯＳトランジスタＴＲ１１がオフとなっているので、ＭＯＳトランジスタＴＲ７及びＴＲ８のドレイン電圧は、ＭＯＳトランジスタＴＲ９及びＴＲ１０のドレイン電圧により決まる。
【００３０】
入力信号ＲＦＩＮ＋がハイレベルのときＭＯＳトランジスタＴＲ１２はオンとなり、このときＭＯＳトランジスタＴＲ１のゲート電圧はローレベル、ＭＯＳトランジスタＴＲ２のゲート電圧はハイレベルであるので、ＭＯＳトランジスタＴＲ９のドレイン電圧（出力信号ＲＦＯＵＴ＋）はハイレベル、ＭＯＳトランジスタＴＲ１０のドレイン電圧（反転出力信号ＲＦＯＵＴ−）はローレベルとなる。
【００３１】
従って、出力信号ＲＦＯＵＴ＋はハイレベル、反転出力信号ＲＦＯＵＴ−はローレベルとなる。
次に、図２の状態から入力信号ＲＦＩＮ＋がローレベルに変化したときの分周器１０の動作を図３を参照して説明する。
【００３２】
入力信号ＲＦＩＮ＋がハイレベルからローレベルに変化すると、ＭＯＳトランジスタＴＲ１２がオフとなり、このときのＭＯＳトランジスタＴＲ９及びＴＲ１０の出力電圧は、ＭＯＳトランジスタＴＲ７及びＴＲ８の状態により決まる。
【００３３】
反転信号ＲＦＩＮ−がローレベルからハイレベルに変化すると、ＭＯＳトランジスタＴＲ１１がオンとなり、このときＭＯＳトランジスタＴＲ７のゲート電圧はハイレベル、ＭＯＳトランジスタＴＲ８のゲート電圧はローレベルとなっているので、ＭＯＳトランジスタＴＲ７はオン、ＭＯＳトランジスタＴＲ８はオフとなる。
【００３４】
従って、ＭＯＳトランジスタＴＲ７のドレイン電圧はローレベルとなり、ＭＯＳトランジスタＴＲ８のドレイン電圧はハイレベルとなる。よって、出力信号ＲＦＯＵＴ＋はハイレベルからローレベルに変化する。
【００３５】
出力信号ＲＦＯＵＴ＋がローレベル、出力反転信号ＲＦＯＵＴ−がハイレベルに変化して、ＭＯＳトランジスタＴＲ２のゲート電圧がローレベル、ＭＯＳトランジスタＴＲ１のゲート電圧がハイレベルに変化しても、このときＭＯＳトランジスタＴＲ５はオフとなっているので、ＭＯＳトランジスタＴＲ２、ＴＲ１の出力、つまりドレイン電圧はそれまでの状態を保持する。
【００３６】
従って、出力信号ＲＦＯＵＴ＋はローレベル、反転出力信号ＲＦＯＵＴ−はハイレベルとなる。
次に、図３の状態から入力信号ＲＦＩＮ＋がハイレベルに変化したときの分周器１０の動作を図４を参照して説明する。
【００３７】
入力信号ＲＦＩＮ＋がローレベルからハイレベルに変化すると、ＭＯＳトランジスタＴＲ５がオンとなる。このとき、ＭＯＳトランジスタＴＲ１のゲート電圧はハイレベル、ＭＯＳトランジスタＴＲ２のゲート電圧はローレベルとなっているので、ＭＯＳトランジスタＴＲ１がオン、ＭＯＳトランジスタＴＲ２がオフとなる。よって、ＭＯＳトランジスタＴＲ１のドレイン電圧がローレベル、ＭＯＳトランジスタＴＲ２のドレイン電圧がハイレベルになる。これに伴って、ＭＯＳトランジスタＴＲ３のドレイン電圧がローレベル、ＭＯＳトランジスタＴＲ４のドレイン電圧がハイレベルに変化する。
【００３８】
入力信号ＲＦＩＮ＋がハイレベルに変化すると、ＭＯＳトランジスタＴＲ１２がオンとなる。このときＭＯＳトランジスタＴＲ９のゲート電圧はハイレベルとなっているので、ＭＯＳトランジスタＴＲ９がオンとなり、ＭＯＳトランジスタＴＲ９のドレイン電圧はローレベルを保持する。また、ＭＯＳトランジスタＴＲ１０のゲート電圧はローレベルとなっているので、ＭＯＳトランジスタＴＲ１０はオフとなり、ＭＯＳトランジスタＴＲ１０のドレイン電圧はハイレベルを保持する。
【００３９】
従って、出力信号ＲＦＯＵＴ＋は直前のローレベルの状態を保持し、反転出力信号ＲＦＯＵＴ−はハイレベルの状態を保持する。
次に、図４の状態から入力信号ＲＦＩＮ＋がローレベルに変化したときの分周器１０の動作を説明する。
【００４０】
入力信号ＲＦＩＮ＋がハイレベルからローレベル（反転信号ＲＦＩＮ−がローレベルからハイレベル）に変化すると、ＭＯＳトランジスタＴＲ６とＴＲ１１がオンとなる。このときＭＯＳトランジスタＴＲ７のゲート電圧はローレベル、ＭＯＳトランジスタＴＲ８のゲート電圧はハイレベルとなっているので、ＭＯＳトランジスタＴＲ７はオフ、ＭＯＳトランジスタＴＲ８はオンとなる。よって、ＭＯＳトランジスタＴＲ７のドレイン電圧はハイレベルに変化し、ＭＯＳトランジスタＴＲ８のドレイン電圧はローレベルに変化する。
【００４１】
このとき、ＭＯＳトランジスタＴＲ１２はオフとなっているので、ＭＯＳトランジスタＴＲ９、ＴＲ１０の出力は、ＭＯＳトランジスタＴＲ７、ＴＲ８のドレイン電圧により決まる。
【００４２】
従って、出力信号ＲＦＯＵＴ＋はハイレベル、反転出力信号ＲＦＯＵＴ−はローレベルとなる。
すなわち、反転信号ＲＦＩＮ−がローレベルからハイレベルに変化する時、反転出力信号ＲＦＯＵＴ−はハイレベルからローレベルもしくはローレベルからハイレベルに変化し、入力信号ＲＦＩＮ＋がハイレベルからローレベルに変化したとき、出力信号ＲＦＯＵＴ＋はハイレベルからローレベル又はローレベルからハイレベルに変化する。
【００４３】
上述した動作を繰り返すことにより入力信号ＲＦＩＮ＋の周期の２倍の周期の出力信号ＲＦＯＵＴ＋と反転出力信号ＲＦＯＵＴ−を生成することができる。
上述した実施の形態のアナログ分周器１０によれば、ＭＯＳトランジスタＴＲ１とＴＲ２の負荷としてインダクタＬ１と抵抗Ｒ１の並列回路とインダクタＬ２と抵抗Ｒ２の並列回路を用い、さらに、ＭＯＳトランジスタＴＲ７とＴＲ８の負荷として、インダクタＬ３と抵抗Ｒ３の並列回路とインダクタＬ４と抵抗Ｒ４の並列回路を用いることで、抵抗Ｒ１〜Ｒ４の値をインダクタＬと抵抗Ｒの直列回路の抵抗の値（例えば、０〜数十Ω）に比べて大きな値（例えば、数百〜数ｋΩ）にすることができる。これにより、半導体デバイス上に分周器を形成する場合に、抵抗値のバラツキによる分周器のＱ値のバラツキを小さくすることができる。
【００４４】
また、インダクタと抵抗の並列回路を用いることで抵抗値を数百Ω〜数ｋΩ程度に設定できるので、半導体デバイス上で作り易い抵抗を用いることができる。さらに、インダクタと抵抗の直列回路に比べて抵抗値を大きくすることができるので、半導体デバイス上に形成した複数の抵抗を並列に接続して抵抗値を小さくする必要がなくなり、所望の値の抵抗を形成するときの抵抗のデバイス面積を小さくすることができる。
【００４５】
また、アナログ分周器１０の出力端子にキャパシタＣ１、Ｃ２を接続することで、半導体デバイス上に形成するインダクタの値にバラツキが生じる場合でも、実際のインダクタンスの値に合わせてキャパシタの容量を調整して、所望の共振周波数となるようなキャパシタの値を決定することができる。これにより、半導体デバイスの実際のインダクタンスの値にキャパシタの容量の設計値を合わせることができる。なお、図１には、キャパシタＣ１，Ｃ２を可変キャパシタの記号で示してあるが、これは、設計の過程で実際のインダクタの値に合わせてキャパシタの容量を調整することができることを示すために可変容量として表したものであり、最終的な回路では容量は固定される。
【００４６】
本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
（１）上述した実施の形態は、分周器１０をｎチャネルＭＯＳトランジスタで構成した場合について説明したが、ｐチャネルＭＯＳトランジスタ、あるいはバイポーラトランジスタで構成しても良い。ｐチャネルＭＯＳトランジスタで構成する場合には、例えば、電源側に電流源Ｉ１を接続し、その電流源Ｉ１にｐチャネルＭＯＳトランジスタＴＲ５接続し、そのｐチャネルＭＯＳトランジスタＴＲ５にｐチャネルＭＯＳトランジスタＴＲ１とＴＲ２を接続し、ｐチャネルＭＯＳトランジスタＴＲ１及びＴＲ２のドレインと接地との間にインダクタと抵抗の並列回路を接続する。他のＭＯＳトランジスタの接続も同様にする。
（２）分周器１０に用いる電流源は４個に限らず、複数の電流源をまとめて１個〜３個の電流源で構成しても良い。
（３）電流源は、カレントミラー回路に限らず、ゲートにバイアス電圧を与える回路等どのような構成でも良い。
【図面の簡単な説明】
【００４７】
【図１】実施の形態のアナログ分周器の回路図である。
【図２】アナログ分周器の動作説明図である。
【図３】アナログ分周器の動作説明図である。
【図４】アナログ分周器の動作説明図である。
【図５】従来のアナログ分周器の回路図である。
【符号の説明】
【００４８】
１０  分周器
２０  分周器
ＴＲ１〜ＴＲ１２  ＭＯＳトランジスタ
Ｌ１  インダクタ
Ｌ２  インダクタ
Ｌ３  インダクタ
Ｌ４  インダクタ
Ｒ１  抵抗
Ｒ２  抵抗
Ｒ３  抵抗
Ｒ４  抵抗
Ｃ１  キャパシタ
Ｃ２  キャパシタ
Ｉ１  電流源
Ｉ２  電流源
Ｉ３  電流源
Ｉ４  電流源
【図１】
2007173971.tif 000003
【図２】
2007173971.tif 000004
【図３】
2007173971.tif 000005
【図４】
2007173971.tif 000006
【図５】
2007173971.tif 000007