(57)【要約】【課題】トレンチ内部に発生するボイドを抑制すると共にトレンチ間口部に露出しない半導体装置を提供する。【解決手段】ドレイン層として機能するｎ＋型半導体基板３（例えば、シリコン基板）上には、エピタキシャル成長法を用いて主面が｛１００｝であるｎ型の第１半導体層４が配されている。第１半導体層４の面方向には上段側面６ａの面方位が｛１１１｝であり下段側面６ｂの面方位が｛１１０｝であるトレンチ６が異方性エッチングにより周期的に形成され、更にトレンチ６の内部にはエピタキシャル成長法によりｐ型の第２半導体層５が埋め込まれている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のトレンチが形成された第１導電型の第１の半導体層と、
この第１の半導体層の複数のトレンチに埋め込まれたエピタキシャル層からなる第２導電型の第２の半導体層と
を備えた半導体装置において、
前記トレンチは、その上段側の側壁面の面方位が、その下段側の側壁面の面方位よりエピタキシャル成長速度が遅い面方位を有するものであることを特徴とする半導体装置。
【請求項２】
前記トレンチは、その上段側の側壁面の面方位が｛１１１｝、その下段側の側壁面の面方位が｛１００｝又は｛１１０｝となるように形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１導電型の第１の半導体層に、上段側の側壁面の面方位が、下段側の側壁面の面方位よりエピタキシャル成長速度が遅い面方位となるトレンチを形成するステップと、
前記トレンチ及び前記第１の半導体層の上面にエピタキシャル成長により第２導電型の第２の半導体層を形成するステップと、
前記第２の半導体層の上面を研磨して前記第１の半導体層の上面を露出させるステップと
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の半導体層は、主面が｛１００｝面で、オリフラ方位が｛１１０｝であるウェハの前記主面側の層であり、
前記トレンチは、前記オリフラに対して略平行又は略垂直方向に延びるように形成される
ことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記トレンチを形成するステップは、異方性ウェットエッチングにより前記上段側の側壁面を形成するステップと、異方性ドライエッチングにより前記下段側の側壁面を形成するステップとを含むことを特徴とする請求項３又は請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層に形成されたトレンチ内にエピタキシャル層が埋め込まれた構造を有する半導体装置に関する。
【背景技術】
【０００２】
近年低損失の電力用半導体装置として、例えばＳＪ（Super Junction）−ＭＯＳＦＥＴが知られている。ＳＪ−ＭＯＳＦＥＴは、パワーＭＯＳＦＥＴの低オン抵抗化と高耐圧化とを同時に満たす構造として、ドリフト層にスーパージャンクション構造を備える。ＳＪ−ＭＯＳＦＥＴでは、例えばｎ型エピタキシャル層に面方向に周期的にトレンチが形成され、これらトレンチ内にｐ型エピタキシャル層が形成される。このような周期構造を形成するためには、例えばｎ＋基板上にエピタキシャル成長によりｎ型ドリフト層を形成し、このｎ型ドリフト層に、例えば異方性エッチングにより深いトレンチを形成する。次に、エピタキシャル成長によりトレンチ内部にｐ型リサーフ層を形成する。そしてＣＭＰ（Chemical Mechanical Polishing）により表面を平坦化してｎ型ドリフト層を表面に露出させる（特許文献１）。
【０００３】
ところで、素子の微細化が進み、トレンチのアスペクト比も大きくなると、エピタキシャル成長時に、トレンチの入口部に対しトレンチ内部でのシリコンの成長速度が遅くなり、トレンチ内部に埋め込まれたｐ型リサーフ層の内部にボイドが発生することがある。このようなボイドが、ＣＭＰによる平坦化工程で半導体層の表面に露出し、ボイド内へのゴミの混入などの問題を引き起こすため、後工程に流すことができないという問題が生じる。
【特許文献１】特開２００３−１２４４６４号公報、段落００４７〜００４８、図２〜５
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、トレンチ内部に発生するボイドを抑制し、ボイドが発生したとしても該トレンチ間口部におけるボイドの露出を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様による半導体装置は、複数のトレンチが形成された第１導電型の第１の半導体層と、この第１の半導体層の複数のトレンチに埋め込まれたエピタキシャル層からなる第２導電型の第２の半導体層とを備えた半導体装置において、前記トレンチは、その上段側の側壁面の面方位が、その下段側の側壁面の面方位よりエピタキシャル成長速度が遅い面方位を有するものであることを特徴とする。
【０００６】
また、本発明の一態様による半導体装置の製造方法は、第１導電型の第１の半導体層に、上段側の側壁面の面方位が、下段側の側壁面の面方位よりエピタキシャル成長速度が遅い面方位となるトレンチを形成するステップと、前記トレンチ及び前記第１の半導体層の上面にエピタキシャル成長により第２導電型の第２の半導体層を形成するステップと、前記第２の半導体層の上面を研磨して前記第１の半導体層の上面を露出させるステップとを備えたことを特徴とする
【発明の効果】
【０００７】
本発明によれば、トレンチ内部に発生するボイドを抑制し、ボイドが発生したとしても該トレンチ間口部におけるボイドの露出を防ぐことが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、添付した図面を参照して本発明の実施の形態に係る半導体装置およびその製造方法について説明する。
【０００９】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置であるＳＪ−ＭＯＳＦＥＴの製造過程途中における一部の縦断面図である。この半導体装置１Ｊは、次のように構成されている。ドレイン層として機能するｎ＋型半導体基板３（例えば、シリコン基板）上には、ｎ型の第１半導体層４が配されている。この第１半導体層４の面方向には周期的に複数の深いトレンチ６が形成され、更にトレンチ６内部にはエピタキシャル成長法によりｐ型の第２半導体層５が埋め込まれている。なお、第２半導体層５内部には、半導体装置１Ｊの製造過程においてボイド７が生じる可能性があるが、本実施形態では、このようなボイドの発生があったとしてもこれを許容している。また、トレンチ６は、紙面に直交する方向に延びる長い溝であるか、横断面が正方形又は長方形の溝である。このトレンチ６は、間口方向に広がるＶ溝型の上段側面６ａと、その下に形成されたほぼ底面に対して垂直な下段側面６ｂとにより規定されており、上段側面６ａの面方位は｛１１１｝であり、下段側面６ｂの面方位は｛１１０｝である。
【００１０】
ここで、ｎ型は第１導電型の一例であり、ｐ型は第２導電型の一例である。本実施形態の説明においてｎ型を示すのにｎ，ｎ＋を用い、ｎを基準とすると、ｎ＋はｎ型の不純物濃度が高いことを示し、また、同様にｐ型についてもｐを基準とするとｐ＋はｐ型の不純物濃度が高いことを示す。
【００１１】
このように構成された半導体装置の効果について説明する。一般に、エピタキシャル成長法におけるシリコンの成長速度は、シリコン成長を行う表面の面方位によって異なり、その速度は｛１００｝＞｛１１０｝＞＞｛１１１｝である。ここで、トレンチ６の上段側面６ａの面方位を｛１１１｝とし、下段側面６ｂの面方位を｛１１０｝とすることにより、シリコン成長速度が遅い上段側面６ａのシリコン成長によってトレンチ６間口部が塞がるまで、シリコン成長速度の速い下段側面６ｂに十分にシリコンを成長させることができる。これにより、シリコン成長が不十分であると第２半導体層５中に生じるボイド７の発生を抑制することができ、例えボイド７が発生したとしても半導体装置１Ｊの表面にはボイド７が露出しない。
【００１２】
このような半導体装置は、例えば、図２に示すように結晶方位が｛１００｝であり、オリフラ方位が｛１１０｝であるシリコンウェハを半導体基板として用い、この上にエピタキシャル成長により第１半導体層４を形成し、オリフラの面方位と略平行または略垂直な側面を備えたトレンチ６Ａ、６Ｂを形成することで製造することができる。なお、本明細書において｛１００｝、｛１１０｝、｛１１１｝とは、必ずしも厳密な意味での面方位という訳ではなく、上述の効果を十分に達成できる範囲で多少の誤差は許容し得る。一般に、シリコンウェハの主面及びオリフラの方位の誤差が±１°、シリコンウェハの回転方向及び深さ方向のトレンチ形成誤差をそれぞれ±１°とし、多少の余裕を考慮すると、これら面方位として、±６°程度は十分に許容できる範囲である。
【００１３】
次に、図３〜１５を参照して、半導体装置１（ＳＪ−ＭＯＳＦＥＴ）の製造工程を説明する。なお、図３〜図１５において、符号１Ａ〜１Ｍは、各製造工程における半導体装置を示している。
【００１４】
まず、図３に示すように、結晶方位が｛１００｝でありオリフラ方位が｛１１０｝であるｎ＋半導体基板３に、ｎ型半導体をエピタキシャル成長させて第１半導体層４を形成する。これにより、第1半導体層４の主面４ａは｛１００｝となる。次に形成された第１半導体層４の上に酸化膜などの第１のマスク材９を形成する。
【００１５】
次に、図４に示すように、この第１のマスク材９を選択的にエッチングして所定の間隔で周期的に第１半導体層４の主面４ａを露出させる。続いて、図５に示すように、ＫＯＨ水溶液をエッチャントとして用い異方性ウェットエッチングを行うことにより、主面４ａと約５５°をなすＶ溝型の上段側面６ａが形成される。このＶ溝は、結晶面によるエッチング速度が｛１００｝＞＞｛１１１｝であるため、エッチングが進行すると、エッチング速度の遅い｛１１１｝面が最終的に残ることにより形成される。エッチングは、｛１１１｝面が互いに交わる終端点で自然に止まるので、これによりＶ溝型の面方位｛１１１｝である上段側面６ａが形成される。またこのＶ溝型の上段側面６ａの深さは、第１のマスク材９の開口幅を調整することで制御することができる。
【００１６】
次に、図６に示すように、第１のマスク材９を除去し、主面４ａ及び上段側面６ａに酸化膜である第２のマスク材１０を形成する。更にその上に、図７に示すように、レジストからなる第３のマスク材１１を塗布する。続いて、図８に示すように、第２のマスク材１０をストッパとして第３のマスク材１１にパターニングを行い、この第３のマスク材１１をマスクとして、図９に示すように、ＲＩＥ（Reactive Ion Etching）などの異方性ドライエッチングを行うことにより第１半導体層４を垂直方向にエッチングし下段側面６ｂを形成する。
【００１７】
更に、第２、３のマスク材１０、１１を除去することで、図１０に示すように、上段側面６aの面方位が｛１１１｝であり、下段側面６ｂの面方位が｛１１０｝であるトレンチ６が形成される。このトレンチ６は、主面４ａに対して平行な面方向におけるオリフラ方位と略直角又は略平行に周期的に形成される。トレンチ６の上段側面6ａの深さｄａは、後述するベース領域１１の深さを４μｍとすると、これよりも浅い２μｍ程度とする。下段側面６ｂの深さは４０μｍ程度とする。
【００１８】
次に、図１１に示すように、トレンチ６の内部及び第１半導体層４の主面４ａ上に、エピタキシャル成長法を用いてシリコン成長させ、ｐ型の第２半導体層５を形成する。エピタキシャル成長法は、例えば原料にＳｉＨ２Ｃｌ２を用い、成長温度１０００℃の減圧下にて行う。更に、原料としてはＳｉＨ２とＣｌ２の混合ガスや、ＳｉＨ４、ＳｉＨＣｌ３などを用いることもできる。
【００１９】
続いて、エピタキシャル成長法によって第１半導体層４の主面４ａ上を覆うように形成された第２半導体層５の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）により平坦化し、図１２に示すように、ドリフト層である第１半導体層４と第２半導体層５が交互に半導体装置１Ｊの表面に現れるようにする。ここで、第２半導体層５にはシリコン成長が未発達である中心部などにボイド７が発生する可能性があるが、このボイド７はトレンチ６の間口部より２μｍ程度下方に発生するため、第1半導体層４の表面４ａを多少削り取って平坦化しても、ボイド７が半導体装置１Ｊの上表面に露出することはない。なお、このように、第１半導体層４の表面４ａを削り取ることにより、Ｖ型のトレンチ６の開口幅が狭くなるので、その分、トレンチ６のピッチを小さくして素子を微細化することができる。
【００２０】
このように形成された半導体装置１Ｊの第１半導体層４及び第２半導体層５に、図示しないレジストをマスクとして、選択的にイオン注入し、図１３に示すようにトレンチ６の間口部分周辺にｐ型のベース層１１を形成する。一般的にこのベース層１１は、第２半導体層５よりも幅が広い。更に、酸化性の高温下でゲート絶縁膜１２となるシリコン酸化膜を、第１半導体層４及びベース層１１の全面に形成する。このシリコン酸化膜の上に例えばＣＶＤ（Chemical Vapor Deposition）によりゲート電極１３となるポリシリコン膜を形成した後、シリコン酸化膜及びポリシリコン膜をパターニングして、図１４に示すようなゲート絶縁膜１２及びゲート電極１３を形成する。この半導体装置１Ｌに公知の方法を用いて、図１５に示すように、ソース層１４、コンタクト層１５、層間絶縁膜１６、ゲート引出配線１７、ソース電極１８及びドレイン電極１９を形成することで半導体装置１Ｍが完成する。
【００２１】
本実施形態において、半導体基板３は、主面の面方位が｛１００｝でありオリフラ方位が｛１１０｝であるものを用いたが、トレンチの上段側面の面方位が｛１１１｝であり、下段側面の面方位が｛１１０｝であれば半導体基板の面方位は限定されるものではなく、どのような半導体基板を用いてもよい。
【００２２】
［第２の実施形態］
図１６は、本発明の第２の実施形態に係る半導体装置１Ｊ’の製造の途中過程を示す縦断面図である。第１の実施形態に係る半導体装置１Ｊでは、上段側面６ａの面方位が｛１１１｝であり、下段側面６ｂの面方位が｛１１０｝であるトレンチ６を形成したが、第２の実施形態では、上段側面６ａ’の面方位が｛１１１｝であり下段側面６ｂ’の面方位が｛１００｝であるトレンチ６’が形成されている。エピタキシャル成長法におけるシリコンの成長速度は、｛１００｝＞｛１１０｝＞＞｛１１１｝であるから、上段側面の面方位が｛１１１｝であれば、下段側面の面方位は｛１１０｝でも｛１００｝でも上述の効果を奏することができる。
【００２３】
このような半導体装置１Ｊ’は、例えば、図１７のように主面の面方位が｛１１０｝であり、オリフラの面方位が｛１１０｝である半導体基板に、エピタキシャル成長法を用いて第１半導体層を形成し、オリフラ方位と略直角をなす側面を有するトレンチ６Ｃを形成することで製造することができる。
【００２４】
本実施形態において、半導体基板３は、主面の面方位が｛１１０｝でありオリフラ方位が｛１１０｝であるものを用いたが、トレンチの上段側面の面方位が｛１１１｝であり、下段側面の面方位が｛１００｝であれば半導体基板の面方位は限定されるものではなく、どのような半導体基板を用いてもよい。
【００２５】
［第３の実施形態］
図１８は、第３の実施形態に係る半導体装置の縦断面図である。第１、２の実施形態における半導体装置１では、ｐ型のベース層１１はその下端がトレンチ６の上段側面６ａと下段側面６ｂの境界線より下方に位置するように深く形成されているが、第３の実施形態における半導体装置１Ｎでは、ｐ型のベース層１１Ｎはトレンチ６Ｎの上段側面６Ｎａと下段側面６Ｎｂの境界線６Ｎｃより上方に形成されている。このような構成としても上述の効果を奏することができる。
【００２６】
なお、以上の各実施形態は、深いトレンチが複数形成されたスーパージャンクション構造を有するパワーＭＯＳＦＥＴに本発明を適用したものであるが、第１半導体層にトレンチを形成し、そのトレンチ内に第２半導体層をエピタキシャル成長によって形成して製造される半導体装置であれば同様に本発明を適用可能であり上述の効果を得ることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る製造途中工程における半導体装置の縦断面図である。
【図２】同装置に係る半導体基板の平面図である。
【図３】第１の実施形態に係る半導体装置の製造方法の第１工程図である。
【図４】同第２工程図である。
【図５】同第３工程図である。
【図６】同第４工程図である。
【図７】同第５工程図である。
【図８】同第６工程図である。
【図９】同第７工程図である。
【図１０】同第８工程図である。
【図１１】同第９工程図である。
【図１２】同第１０工程図である。
【図１３】同第１１工程図である。
【図１４】同第１２工程図である。
【図１５】同第１３工程図である。
【図１６】本発明の第２の実施形態に係る製造途中工程における半導体装置の縦断面図である。
【図１７】同装置に係る半導体基板の平面図である。
【図１８】第３の実施形態に係る半導体装置の縦断面図である。
【符号の説明】
【００２８】
１…半導体装置、３…半導体基板、４…第１半導体層、５…第２半導体層、６…トレンチ、７…ボイド、９〜１１…マスク材、１２…ゲート絶縁膜、１３…ゲート電極、１４…ソース層、１５…コンタクト層、１６…層間絶縁膜、１７…ゲート引出配線、１８…ソース電極、１９…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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