(57)【要約】      （修正有）【課題】ＣＭ（Ｃｏｎｄｅｎｓｅｒ  Ｍｉｃｒｏｐｈｏｎｅ）の回路面積を縮小できる半導体装置を提供する。【解決手段】半導体装置１００は、静電誘導トランジスタ３２と、静電誘導トランジスタ３２の第１の面上に設けられた静電容量３０とを具備する。静電誘導トランジスタ３２は、トレンチゲートを備えた縦型のＭＯＳ構造であり、静電容量３０は静電誘導トランジスタ３２の面上に形成され、ソース領域上に容量絶縁膜を形成し、ソース電極、ドレイン電極間に接続される。【選択図】図３
2007305747.tif 000002
【特許請求の範囲】
【請求項１】
静電誘導トランジスタと、
前記静電誘導トランジスタのソース電極とドレイン電極との間に設けられる静電容量とを具備し、
前記静電容量は、前記静電誘導トランジスタの第１の面上に設けられる
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記静電誘導トランジスタは、
前記第１の面側に設けられる第１の拡散領域と、
前記第１の面に対向する第２の面側に設けられる第２の拡散領域と、
前記第１の面に形成される溝に設けられるトレンチゲートとを備え、
前記静電容量は、
前記第１の拡散領域上に設けられ、前記第１の拡散領域に第１の電位を供給する第１の電極面と、
前記第１の電極面上に設けられる容量用絶縁膜と、
前記容量用絶縁膜上に設けられ、前記第２の拡散領域に第２の電位を供給する第２の電極面とを具備する
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記静電誘導トランジスタは、
前記第１の面側に設けられる第１の導電型の第１の高不純物濃度領域と、
前記第２の面側に設けられる第１の導電型の第２の高不純物濃度領域とを備え、
前記トレンチゲートは、前記第１の高不純物濃度領域を第１の面から第２の面方向に貫通し、前記第２の高不純物濃度領域に達しない溝の表面上に形成されるゲート酸化膜と、前記ゲート酸化膜の内側に形成されるゲート電極とを含み、
前記第１の電極面は前記第１の高不純物濃度領域上に設けられ、前記第１の高不順濃度領域に前記第１の電位を供給し、
前記第２の電極面は、前記第２の高不純物濃度領域に接続され、前記第２の高不純物濃度領域に前記第２の電位を供給する
半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第２の電極面に接続されるコンタクト領域を更に具備し、
前記第２の拡散領域は前記コンタクト領域を介して前記第２の電極面に接続される
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第２の電極面と前記コンタクト領域との間に設けられる所定のインダクタンスを有する配線を更に具備する
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記配線は、前記第２の電極面と同一面を蛇行して設けられる
半導体装置。
【請求項７】
請求項２から４いずれか１項に記載の半導体装置において、
所定のインダクタンスを有する第１の金属線と、
所定のインダクタンスを有する第２の金属線と、
前記第１の電極面に接続される第１のボンディングパッドと、
第１の電位を前記第１の金属線を介して前記第１のボンディングパッドに供給する第１のリードフレームと、
第２の電位を前記第２の金属線を介して前記第２の電極面に供給する第２のリードフレームとを更に具備する
半導体装置。
【請求項８】
請求項２から７いずれか１項に記載の半導体装置において、
前記静電誘導トランジスタを複数備え、
前記複数の静電誘導トランジスタは隣接して設けられ、
前記第１の電極面は、前記複数の静電誘導トランジスタの複数の第１の拡散領域上に設けられ、前記複数の第１の拡散領域に前記第１の電位を供給し、
前記第２の電極面は、前記容量用絶縁膜上に設けられ、前記複数の静電誘導トランジスタの複数の第２の拡散領域に前記第２の電位を供給する
半導体装置。
【請求項９】
請求項１から８いずれか１項に記載の半導体装置と、
入力される音声によって振動する振動板に形成されるコンデンサとを具備し、
前記コンデンサの一端は前記トレンチゲートに接続され、他端には前記第２の電位が供給される
コンデンサマイクロフォン。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にコンデンサマイクロフォンに使用される半導体装置に関する。
【背景技術】
【０００２】
近年、携帯機器の進展に伴い、携帯電話に代表される携帯通信装置の小型軽量化が進んでいる。このため携帯通信装置には、マイクとしてコンデンサマイク（ＣＭ：Ｃｏｎｄｅｎｓｅｒ  Ｍｉｃｒｏｐｈｏｎｅ）、特にエレクトレットコンデンサマイクロフォン（ＥＣＭ：Ｅｌｅｃｔｒｅｔ  Ｃｏｎｄｅｎｓｅｒ  Ｍｉｃｒｏｐｈｏｎｅ）が使用され、小型薄型化が急速に進んでいる。ＥＣＭは、容量Ｃを形成する振動板に音が入力されて振動し、その容量変化をＪ−ＦＥＴ（Ｊｕｎｃｔｉｏｎ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で電気信号に変換するものである。Ｊ−ＦＥＴのゲートは容量Ｃを形成する振動板に直結される。通常、ゲート電圧は０〜０．１Ｖ程度と言われており、ゲート電圧が０Ｖ近傍で、ドレイン電流Ｉｄｓが流れることが必要である。このため、ＥＣＭにはデプレッションタイプのデバイスが適しており、且つローノイズの特性を示すＪ−ＦＥＴが使用されている。
【０００３】
通常、Ｊ−ＦＥＴのドレイン電極とソース電極との間にバンドパスフィルタとして用いられるチップコンデンサＣＮが接続される。ＥＣＭに用いられるＪ−ＦＥＴを搭載したＩＣチップとして、容量が内蔵されたタイプや、コンデンサ一体型のタイプも考案されている。従来技術として、ＥＣＭに使用される容量内蔵型のＪ−ＦＥＴ搭載ＩＣチップが、特開２００５−１５０１３８号公報（特許文献１参照）や特許公報第２７８６１０４号（特許文献２）に記載されている。
【０００４】
しかしながら、従来のＥＣＭでは、Ｊ−ＦＥＴとは別の領域にチップコンデンサＣＮが形成されるのが一般的である。Ｊ−ＦＥＴに外付けされるチップコンデンサＣＮは、容量成分の他にインダクタ成分Ｌを有し、その容量成分及びインダクタ成分に応じた周波数特性のバンドパスフィルタとして使用される。例えばチップコンデンサＣＮの容量が１０ｐＦでは１．８ＧＨｚ帯、３３ｐＦでは８００ＭＨｚ帯のバンドパスフィルターとして使用される。
【０００５】
又、今後のＥＣＭ２００の用途として、センサーや自動車への採用などへの応用が見込まれており、それらの用途では従来より高温での動作が可能なＥＣＭの出現が要望されている。
【特許文献１】特開２００５−１５０１３８号公報
【特許文献２】特許公報第２７８６１０４号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
容量が内蔵されていないＪ−ＦＥＴ搭載のＩＣチップを使用した携帯通信装置用ＥＣＭでは、バンドパスフィルタとしてチップコンデンサがＪ−ＦＥＴとは別に設けられる必要がある。このため、容量が内蔵されていないＪ−ＦＥＴ搭載のＩＣチップを使用すると、ＥＣＭの回路面積や部品数が増大し、携帯通信装置の小型、軽量化を抑制してしまう。この対策として特許文献１及び２にコンデンサを内蔵したＪ−ＦＥＴ搭載のＩＣチップが記載されている。
【０００７】
図８に特許文献１に記載のコンデンサ内蔵のＪ−ＦＥＴ搭載ＩＣチップの断面図が示される。図８を参照して、特許文献１に記載のコンデンサ内蔵のＪ−ＦＥＴ搭載ＩＣチップでは、基板５０の同一主面上にドレイン領域５２、ソース領域５３、ゲート電極５４を備えるＪ−ＴＦＴ領域５１と、コンデンサ配線電極５６とシリコン酸化膜５７及びＰ＋不純物高濃度領域５８とを備えるコンデンサ領域５５が構成されている。例えば５００Ａのシリコン酸化膜５７で形成されたコンデンサ領域５５は、１０ｐＦでは１辺１１９ｕｍ、３３ｐＦでは１辺２１６ｕｍの正方形の面積が必要である。これは、Ｊ−ＦＥＴ領域のみのチップ面積の１．５―２倍といった大きさになる。すなわち、特許文献１に記載の技術ではチップサイズが大きくなり、且つ高価なものとなる。又、特許文献２に記載の半導体装置も同様にＪ−ＦＥＴ領域とは別の領域にＭＯＳコンデンサを形成している。このため特許文献２に記載の技術によれば、ＭＯＳコンデンサの領域分、ＭＯＳコンデンサの領域分、更にＪ−ＦＥＴとＭＯＳコンデンサとを接続する配線が配置される領域分の面積が余分に必要になる。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【０００９】
本発明による半導体装置（１００、１００’）は、静電誘導トランジスタ（３２）と、静電誘導トランジスタ（３２）の第１の面上に設けられた静電容量（３０）とを具備する。静電誘導トランジスタ（３２）は、第１の面側に設けられる第１の拡散領域（１１）と、第１の面に対向する第２の面側に設けられる第２の拡散領域（１２）と、第１の面に形成される溝に設けられるトレンチゲート（９）とを備える。静電容量（３０）は、第１の拡散領域（１１）上に設けられ、第１の拡散領域（１１）に第１の電位（ＧＮＤ）を供給する第１の電極面（２）と、第１の電極面（２）上に設けられる容量用絶縁膜（８）と、容量用絶縁膜（８）上に設けられ、第２の拡散領域（１２）に第２の電位（ＶＤＤ）を供給する第２の電極面（３）とを具備する。このように、本発明に係る静電誘導トランジスタ（３２）は縦型のＭＯＳ構造を示し、その第１の拡散層（１１）と第２の拡散層（１２）との間に接続された静電容量（３０）は静電誘導トランジスタ（３２）の上方に形成される。このため、回路面積を抑制するとともに、バンドパスフィルタの役割を担う静電容量（３０）を静電誘導トランジスタ（３２）に内蔵することができる。
【００１０】
又、静電誘導トランジスタ（３２）は、第１の面側に設けられる第１の導電型の第１の高不純物濃度領域（１１）と、第２の面側に設けられる第１の導電型の第２の高不純物濃度領域（１２）とを備える。トレンチゲート（９）は、第１の高不純物濃度領域（１１）を第１の面から第２の面方向に貫通し、第２の高不純物濃度領域（１２）に達しない溝の表面上に形成されるゲート酸化膜（１４）と、ゲート酸化膜（１４）の内側に形成されるゲート電極（１３）とを含む。第１の電極面（２）は第１の高不純物濃度領域（１１）上に設けられ、第１の高不順濃度領域に第１の電位（ＧＮＤ）を供給する。又、第２の電極面（３）は、第２の高不純物濃度領域（１２）に接続され、第２の高不純物濃度領域（１２）に前記第２の電位（ＶＤＤ）を供給する。
【００１１】
本発明による半導体装置（１００、１００’）は、第２の電極面（３）に接続されるコンタクト領域（７）を更に具備する。この際、第２の拡散領域（１２）はコンタクト領域（７）を介して第２の電極面（３）に接続される。このように、静電誘導トランジスタ（３２）及び静電容量（３０）とは別の領域において第２の拡散領域（１２）は第２の電極面（３）とは接続されることが好ましい。又、第２の電極面（３）とコンタクト領域（７）との間に設けられる所定のインダクタンスを有する配線（２３、２７、２８、２９）を更に具備することが好ましい。所定のインダクタンスを有する配線（２３、２７、２８、２９）と、静電容量（３０）とでバンドパスフィルタを静電誘導トランジスタ（３２）のソース−ドレイン間に形成することができる。
【００１２】
又、静電誘導トランジスタ（３０）を複数隣接して設けられることが好ましい。静電容量（３０）は、第１の電極面（２）は、前記複数の静電誘導トランジスタの第１の拡散領域（１１）上に設けられ、複数の第１の拡散領域（１１）に第１の電位（ＧＮＤ）を供給する。又、第２の電極面（３）は、容量用絶縁膜（８）上に設けられ、複数の静電誘導トランジスタ（３０）の複数の第２の拡散領域（１２）に第２の電位（ＶＤＤ）を供給する。このように、隣接して設けられた静電誘導トランジスタ（３０）上に静電容量（３０）を形成することができる。
【００１３】
更に、本発明によるエレクトレットコンデンサマイクロフォン（ＥＣＭ２００：Ｅｌｅｃｔｒｅｔ  Ｃｏｎｄｅｎｓｅｒ  Ｍｉｃｒｏｐｈｏｎｅ）は、上述の半導体装置（１００、１００’）と、入力される音声によって振動する振動板に形成されるコンデンサ（３３）とを具備する。ここで、コンデンサ（３３）の一端はトレンチゲート（９）に接続され、他端には第２の電位（ＶＤＤ）が供給される。
【発明の効果】
【００１４】
本発明によれば、ＣＭ（Ｃｏｎｄｅｎｓｅｒ  Ｍｉｃｒｏｐｈｏｎｅ）の回路面積を縮小できる。
【００１５】
又、ＣＭのコストを製造コストを削減できる。
【００１６】
更に、ＣＭに設けられたトランジスタのドレイン電流のばらつきを抑制できる。
【００１７】
更に、ＣＭに設けられたトランジスタに接続されるバンドパスフィルタを所望の周波数特性に応じて容易に設計できる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら本発明の実施の形態が説明される。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。ここでは、携帯電話に例示される携帯通信装置に搭載されるＥＣＭ（Ｅｌｅｃｔｒｅｔ  Ｃｏｎｄｅｎｓｅｒ  Ｍｉｃｒｏｐｈｏｎｅ）２００を一例に実施の形態が説明される。
【００１９】
（構成）
１．ＥＣＭ２００の構成
図１は、本発明によるＥＣＭ２００の構成を示す回路図である。図１を参照して、本発明によるＥＣＭ２００は、入力される音声によって振動する振動板上に形成された振動板容量３３と、静電誘導トランジスタ３２と、バンドパスフィルタを形成する静電容量３０及びインダクタンス３１と、電源電位ＶＤＤを供給する電源ＶＤＤと、接地電位を供給するグランドＧＮＤとを具備する。静電誘導トランジスタ３２のゲートは振動板容量３３に接続される。又ドレインとソースと間に静電容量３０とインダクタンス３１が直列に接続される。
【００２０】
振動板容量３３は、一端をグランドＧＮＤに、他端を静電誘導トランジスタ３２のゲート電極１３に接続される。振動板容量３３は、入力される音声によって振動する導電性の振動板と他の導電体板との間に絶縁膜を備えたコンデンサである。振動板容量３３に入力される音声による振動によって振動板容量３３の容量値が変化する。このため、静電誘導トランジスタ３２のゲート電圧Ｖｇｓが変化し、ドレイン−ソース間を流れるドレイン電流Ｉｄｓが変動する。このように、静電誘導トランジスタ３２は音声を電気信号変換する。
【００２１】
２．半導体チップ１００の構成
本発明に係る静電誘導トランジスタ３２及び静電容量３０は、コンデンサ内蔵ＳＩＴ（Ｓｔａｔｉｃ  Ｉｎｄｕｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）セル１０として半導体チップ１００上に形成される。図２は、本発明による半導体チップ１００の平面図である。図２を参照して、半導体チップ１００は、コンデンサ内蔵ＳＩＴセル１０を複数備える素子部１と、素子部１に接地電位ＧＮＤを供給するソース電極２と、ソース電極２の上層に設けられ、素子部１に電源電位ＶＤＤを供給するドレイン電極３と、外部の振動板容量３３に接続されるゲートパッド５と、ゲートパット５と素子部１とを接続するゲート配線４と、グランドＧＮＤに接続され、ソース電極２にＧＮＤ電位を供給するソースパッドとを具備する。ここで、後述するように、複数のコンデンサ内蔵ＳＩＴセル１０の各々は下層側から順に静電誘導トランジスタ３２、ソース電極２、容量用絶縁膜８、ドレイン電極３が設けられる。ドレイン電極３は、ＥＱＲ（Ｅｑｕｉ−Ｐｏｔｅｎｔｉａｌ  Ｒｉｎｇ）アルミ領域２３によってドレイン電位コンタクト領域７から素子部１に延設され、ドレイン電位コンタクト領域７を介して静電誘導トランジスタ３２のドレイン領域１２に接続される。このように、複数のコンデンサ内蔵ＳＩＴセル１０の各々は下層側に静電誘導トランジスタ３２、上層側に静電誘導トランジスタ３２のソース電極２とドレイン電極３との間に接続される静電容量３０を備える構成となる。
【００２２】
図３を参照して、本発明に係るコンデンサ内蔵ＳＩＴセル１０の構造が詳細に説明される。図３は、図２における枠線Ａを拡大した平面図と、平面図内のＣ−Ｃ’における断面図である。本実施の形態では、Ｎチャネル型の静電誘導トランジスタを一例に説明される。コンデンサ内蔵ＳＩＴセル１０は、静電誘導トランジスタ３２と静電誘導トランジスタ３２の上層に設けられる静電容量３０とを備える。
【００２３】
静電誘導トランジスタ３２は、静電容量３２側（第１の主面側）に形成されるソース領域１１と、静電容量３２と対向する面側（第２の主面側）に形成されるドレイン領域１２と、第１の主面に設けられた溝に形成されたトレンチゲート９とを備える。詳細には、半導体基板であるＮ−基板１５の両主面側にオーミックコンタクトを取るためのＮ＋不純物高濃度領域（ソース領域１１、ドレイン領域１２）が形成される。第１の主面側に、Ｎ＋不純物高濃度領域（ソース領域１１）の厚さより深く、他主面側のＮ＋不純物高濃度領域（ドレイン領域１２）に達しない溝が形成され、その溝の内面にＳｉＯ２に例示されるゲート酸化膜１４が形成され、その内部にポリシリコンに例示されるゲート電極１３が形成される。このように、縦型ＭＯＳゲート構造であるトレンチゲートが形成される。ソース領域１１の上面には、ＡｌＳｉＣｕ等のアルミ系金属のソース電極２が設けられる。
【００２４】
このような構成により静電誘導トランジスタ３２は、デプレッション型の静電誘導トランジスタとなる。詳細には、ソース領域１１とドレイン領域１２との間にＶｄｓ＞０［Ｖ］の電圧が印加されると、Ｖｇｓ＝０［Ｖ］でソース領域１１からドレイン領域１２側に電子が流れることによりドレイン−ソース間電流Ｉｄｓが流れる。電流Ｉｄｓの大きさは、溝の間の距離（トレンチゲート９のサイズ）、Ｎ−領域の不純物濃度等により決定される。又、ゲート電極１３に、Ｖｇｓ≦０［Ｖ］の電圧が印加されると、ゲート酸化膜１４周辺のＮ−基板１５に空乏層が広がり、ドレイン−ソース間の抵抗が大きくなり、電流Ｉｄｓが抑制される。この時、ゲート電極１３とソース領域１２に印加される電圧Ｖｇｓにより、所望のドレイン−ソース間電流Ｉｄｓが得られる。本実施の形態では、Ｎチャネル型の静電誘導トランジスタ３２を一例として説明されたが、Ｐ−チャネル型の静電誘導トランジスタでも良いのは言うまでもない。
【００２５】
本発明による静電誘導トランジスタ３２は、同じ縦型構造のＭＯＳ−ＦＥＴに比べて、シリコン結晶の結晶性が連続している。このため、ノイズ特性が良好であり、コンデンサマイクロフォンには特に有効である。
【００２６】
従来のＪ−ＦＥＴは、ゲート領域がＰＮ接合で形成されているため、温度が高くなると接合リーク電流が増加し、無効電流が多くなる。例えば、６０℃以上等の高温ではＪ−ＦＥＴの増幅率は低下し、ＥＣＭのゲインが低下していた。又、上記理由により、Ｊ−ＦＥＴの動作温度は、例えば、−５５〜１２５℃と、ＭＯＳＦＥＴなどに比べて低い動作温度が設定されている場合が多い。一方、本発明による静電誘導トランジスタ３２は、ＭＯＳゲート構造であるため、温度上昇時のリーク電流がドレイン電流に比べ桁違いに少ない。このため、ＥＣＭ２００の動作温度を−５５〜１７５℃等と従来より高く出来る。又、静電誘導トランジスタ３２におけるドレイン電流Ｉｄｓは、拡散温度による影響よりも、トレンチゲート９を形成する溝の深さや間隔等のパターニングによる影響を強く受けるため、Ｊ−ＦＥＴで問題となるＩｄｓのバラツキが少ない。
【００２７】
ここで、ソース電極２の上面には、容量用絶縁膜８を挟むようにＡｌＳｉＣｕ等のドレイン電極３が設けられる。ドレイン領域１２は、ドレイン電位コンタクト領域７を介してドレイン電極３に接続され、電源電位ＶＤＤが供給される。このように、本発明に係るコンデンサ内蔵ＳＩＴセル１０では、ソース領域１１とドレイン領域１２との間に接続された静電容量３０が、静電誘導トランジスタ３２の上方に設けられる構造となる。このように、本発明によるコンデンサ内蔵ＳＩＴセル１０は、チップの基板面に対し垂直方向に静電誘導トランジスタ３２と静電容量３０が設けられているため、回路面積が縮小される。
【００２８】
又、本発明による静電誘導トランジスタ３２は、同一セル内においてソース領域１１を有する第１主面と同一面上にドレイン電極がないため、隣接して配置された複数のコンデンサ内蔵ＳＩＴセル１０上にソース電極２を延設することができる。すなわち、複数のコンデンサ内蔵セル１０を隣接して配置することができるため、素子部１の回路面積は縮小され、チップ面積を小型化することが可能となる。又、静電容量３０は、素子部１上に一様な面状に形成される得るため、容易に製造でき、製造コストが抑制され得る。更に、アンプや他の回路を同一基板上に内蔵したＭＯＳ型ＩＣに集積化を行いやすい。このため、ＥＣＭ２００等のシリコンマイクの一部にこれらを内蔵することが容易となる。
【００２９】
図５を参照して、コンデンサ内蔵ＳＩＴセル１０に替えて、ソース領域１１とソース電極２との間にビア２２が設けられたコンデンサ内蔵ＳＩＴセル１０’でも良い。コンデンサ内蔵ＳＩＴ１０’では、ソース領域１１とソース電極２とを電気的接続するためタングステンＷに例示されるビア２２が設けられる。
【００３０】
図４Ａ、図４Ｂ及び図４Ｃを参照して、半導体チップ１０の周辺部と素子部１の端部の構造が説明される。図４Ａは、図２における枠線Ｂ内を拡大した平面図、図４Ｂはその平面図におけるＤ−Ｄ’の断面図、図４Ｃはその平面図におけるＦ−Ｆ’の断面図である。
【００３１】
図４Ａを参照して、本発明による半導体チップ１００の外周部には、ドレイン電位コンタクト領域７及びゲート配線４が設けられる。ドレイン電極３は、ドレイン電位コンタクト領域７から素子部１まで延設される。詳細には、ドレイン電極３に接続されるＥＱＲアルミ領域２３をドレイン電位コンタクト領域７から部分的あるいは全体的にチップ内部に伸ばし、素子部１の容量絶縁膜８上に設置される。図４Ｂを参照して、ドレイン電位コンタクト領域７として、Ｎ−不純物高濃度領域のＮ−基板１５上に、表面における反転防止、且つオーミックコンタクトを取るためのＮ＋不純物高濃度領域（ドレイン電位コンタクト領域）が設けられる。ここで、ゲート配線４とＥＱＲアルミ領域２３は層間絶縁膜１２によって絶縁される。又、ドレイン領域１２となるＮ＋不純物高濃度領域とＥＱＲアルミ領域２３とは、酸化膜１８、２０によって絶縁される。ＥＱＲアルミ領域２３の下には、ゲート配線４が存在するため、ゲート配線４上のＥＱＲアルミ領域２３の面積が大きい場合、ゲート−ドレイン間に寄生的に形成される容量が大きくなってしまう。これでは、小型マイク用には好ましくないため、ゲート配線４上のＥＱＲアルミ領域２３の幅Ｅは狭く形成されることが好ましい。図４Ｃに示されるように、ポリシリコン１９の形成とともに、トレンチゲート９内にポリシリコン（ゲート電極１３）が形成される。このため、コンデンサ内臓ＳＩＴセル１０のゲート電極１３は、図面横方向に伸びるトレンチゲート９内のポリシリコンを介して、ポリシリコン１９に接続する。ポリシリコン１９は、コンタクト部３５を介してゲート配線４に接続され、ゲート電極１３にゲート電圧を供給する。
【００３２】
以上のように、静電容量３０の一端（ドレイン電極３）は、素子部１の外部に設置されたドレイン電位コンタクト領域７を介してドレイン領域１２に接続される。
【００３３】
従来技術によるＪ−ＦＥＴの上層にコンデンサを設ける場合、容量値を大きくするため、ソース電極及びドレイン電極に接続する第１電極面、その上層に絶縁膜、その上層に第２電極面を形成すればよい。しかし、ソース又はドレインのどちらかを第２電極面に接続するようにコンタクトを取る必要がある。このため、電極面の大きさが制約を受け、Ｊ−ＦＥセル毎にコンタクトを取ることで、製造コストが増加してしまう。本発明によれば、素子部１の外部のコンタクト領域７にて一括してソース電極２とドレイン電極３とを接続できる。このため、製造コストを抑制し、静電容量３０を形成するソース電極２及びドレイン電極３に不要な空隙を作ることなくその面積を有効に使用できる。
【００３４】
素子部１と外周部とはゲート酸化膜１４及び層間絶縁膜２１によって分離される。ゲート電極４はその下層に形成されたポリシリコン１９を介して静電誘導トランジスタ３２のゲート電極１３に接続される。又、ゲート電極４はゲートパット５を介して半導体チップ１００外部の振動板コンデンサ３３に接続される。
【００３５】
３．インダクタンス３１のインダクタンス値Ｌの調整
以下、図６又は図７を参照して、静電誘導トランジスタ３２のソース領域１１−ドレイン領域１２間に接続されるインダクタンス３１の値Ｌの調整方法が説明される。
【００３６】
図６は、上述の半導体チップ１００におけるＥＱＲアルミ領域２３の形状を変化させたＥＱＲアルミ領域２３’を具備する半導体チップ１００’の平面図である。
【００３７】
本実施の形態では、ＥＱＲアルミ領域２３’の形状を変化させることで、静電誘導トランジスタ３２におけるドレイン−ソース間のインダクタ成分（インダクタンス３１）の値を調整することができる。ここでは、一例としてＥＱＲアルミ領域２３’は同一平面内で蛇行するように形成される。このような構成により、素子部１における静電容量３０の容量Ｃと、ＥＱＲアルミ領域２３’によって調整されたインダクタンス３１の値Ｌとによって、静電誘導トランジスタ３２のソース領域１１−ドレイン領域１２間に共振周波数ｆ（＝１／２π（ＬＣ）１／２）のバンドパスフィルタが形成される。
【００３８】
このように、本発明によれば、静電誘導トランジスタ３２のソース領域１１−ドレイン領域１２間に形成されるバンドパスフィルタをインダクタンス３２の値を考慮して設計することができる。又、ＥＱＲアルミ領域２３’領域の形状を変化させることでインダクタンス３２のＬを決定できるので、インダクタンス３２の値Ｌを容易に設定することができる。
【００３９】
更に、図７は、半導体チップ１００を、リードフレーム２４、２５、２６にボンディングした際の構成図である。ソースパッド６は金線２７を介してリードフレーム２４に接続され、ゲートパッド５は金線２８を介してリードフレーム２５に接続され、ドレイン電極３は金線２９を介してリードフレーム２６に接続される。この際、ドレイン領域１２は、金属層やはんだ層を介してリードフレーム２６に接続されていることが好ましい。本形態では、静電容量３０上に形成されるドレイン電極３とドレイン領域１２との電気的接続を、ドレイン電位コンタクト領域７を介して接続するのではなく、金属線である金線２９にて接続する方法である。このように本形態によれば、金属線である金線２７及び金線２９のサイズや形状によってインダクタンス３２の値Ｌを設定することができる。
【００４０】
従来技術では、携帯通信装置用のＥＣＭに搭載され、Ｊ−ＦＥＴに接続されるチップコンデンサは、バンドパスフィルタとして用いられるため、その容量の大きさの他にインダクタの大きさを考慮して設計される必要がある。このため、インダクタの大きさを考慮して設計可能なチップコンデンサをＪ−ＦＥＴのソース電極・ドレイン電極間に接続することが要求されている。
しかしながら、本発明による半導体チップは、ソース電極１１上に形成された静電容量３０と、調整容易な配線によるインダクタンスＬによって、バンドパスフィルタを形成している。このため、従来技術において回路面積を増加させる要因（例えばトランジスタの別領域に設けられたチップコンデンサ）を除去することができる。又、Ｊ−ＦＥＴでは、所望のドレイン電流Ｉｄｓはゲート領域の拡散深さで決定される。このため、ドレイン電流Ｉｄｓはバラツキ易く、ゲート領域の拡散温度に依存する。したがって、Ｊ−ＦＥＴと他の素子とを共に形成してＩＣ化を行う事は困難であった。本発明に係る静電誘導トランジスタ３２におけるドレイン電流Ｉｄｓは、バラツキの少ないチップ平面バターン寸法で決定される比率が高いため、ＩＣ化が容易となる。このため従来構造では実現できなかった小型で安価なＥＣＭ２００を安定して製造することができる。
【００４１】
更に、本発明に係る静電誘導トランジスタ１０は、従来に比べて高温域の動作温度であるため、高温での動作が必要な用途にも、ゲインが落ちることなく使用できる。このため、高温状態で動作する必要がある用途、例えば自動車や家屋等の防犯センサー、自動車ノイズキャンセラー等に本発明による半導体チップ１００を使用することができる。
【００４２】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態における素子部１は、複数の静電誘導トランジスタ３２の全ての上面全体を覆うように容量間絶縁膜８及びドレイン電極３が形成されているが、部分的に容量間絶縁膜８及びドレイン電極３が形成されていない静電誘導トランジスタ３２を有しても構わない。すなわち、素子部１は静電容量３０を内蔵しない静電誘導トランジスタを有していても構わない。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明によるＥＣＭ（Ｅｌｅｃｔｒｅｔ  Ｃｏｎｄｅｎｓｅｒ  Ｍｉｃｒｏｐｈｏｎｅ）の回路図である。
【図２】図２は、本発明によるコンデンサ内蔵静電誘導トランジスタを含む半導体チップの平面図である。
【図３】図３は、本発明によるコンデンサ内蔵静電誘導トランジスタセルの構造を示す平面図及び断面図である。
【図４Ａ】図４Ａは、本発明による半導体チップの外周部と、素子部の端面の構造を示す平面図である。
【図４Ｂ】図４Ｂは、本発明による半導体チップの外周部と、素子部の端面の構造を示す平面図のＤ−Ｄ’における断面図である。
【図４Ｃ】図４Ｃは、本発明による半導体チップの外周部と、素子部の端面の構造を示す平面図のＦ−Ｆ’における断面図である。
【図５】図５は、本発明によるビアによってソース電極と接続されたソース領域を有するコンデンサ内蔵静電誘導トランジスタセルの構造を示す平面図及び断面図である。
【図６】図６は、本発明に係るインダクタンスの値の調整方法の一例を示す半導体チップの平面図である。
【図７】図７は、本発明に係るインダクタンスの値の調整方法の一例を示す構成図である。
【図８】図８は、従来技術によるコンデンサ内蔵型Ｊ−ＦＥＴ搭載半導体チップの断面図である。
【符号の説明】
【００４４】
１：素子部
２：ソース電極
３：ドレイン電極
４：ゲート電極
５：ゲートパッド
６：ソースパッド
７：ドレイン電位コンタクト領域
８：容量用絶縁膜
９：トレンチゲート
１０、１０’：コンデンサ内蔵ＳＩＴ（Ｓｔａｔｉｃ  Ｉｎｄｕｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）セル
１１：ソース領域
１２：ドレイン領域
１３：ゲート電極
１４：ゲート酸化膜
１５：Ｎ−基板
１８、２０：酸化膜
１９：ポリシリコン
２１：層間絶縁膜
２２：ビア
２３、２３’：ＥＱＲ（Ｅｑｕｉ−Ｐｏｔｅｎｔｉａｌ  Ｒｉｎｇ）アルミ領域
２４、２５、２６：リードフレーム
２７、２８、２９：金線
３０：静電容量
３１：インダクタンス
３２：静電誘導トランジスタ
３３：振動板容量
１００、１００’：半導体チップ（コンデンサ内蔵ＭＯＳゲート型静電誘導トランジスタ）
２００：ＥＣＭ（Ｅｌｅｃｔｒｅｔ  Ｃｏｎｄｅｎｓｅｒ  Ｍｉｃｒｏｐｈｏｎｅ）
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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