(57)【要約】【課題】アライメントマークからの反射光の検出精度が低下することを抑制できる半導体装置を提供する。【解決手段】半導体基板１の一部に埋め込まれ、素子領域を他の領域から分離する素子分離膜２と、素子領域２に形成された半導体素子と、前記半導体素子上に形成され、素子分離膜２上の少なくとも一部上には形成されていない窒化シリコン膜８と、素子分離膜２上及び窒化シリコン膜８上に形成された層間絶縁膜９と、層間絶縁膜９及び窒化シリコン膜８に形成され、前記半導体素子上に位置する接続孔と、層間絶縁膜９上に形成され、前記接続孔を介して前記半導体素子に接続する配線１１ａ〜１１ｃと、層間絶縁膜９より上層に形成され、窒化シリコン膜８が形成されていない素子分離膜２の上方に位置しているアライメントマーク１４ｃとを具備する。【選択図】図２
2007317917.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一部に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
前記素子領域に形成された半導体素子と、
前記素子分離膜上及び前記半導体素子上に形成され、前記素子分離膜上に位置する開口
部を有する窒化シリコン膜と、
前記素子分離膜上及び前記窒化シリコン膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記窒化シリコン膜に形成され、前記半導体素子上に位置する接続
孔と、
前記層間絶縁膜上に形成され、前記接続孔を介して前記半導体素子に接続する配線と、
前記層間絶縁膜より上層に形成され、前記窒化シリコン膜の開口部の上方に位置するア
ライメントマークと、
を具備する半導体装置。
【請求項２】
半導体基板の一部に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
前記素子領域に形成された半導体素子と、
前記半導体基板上、前記素子分離膜上、及び前記半導体素子上に形成され、かつ前記半
導体基板上に位置する開口部を有する窒化シリコン膜と、
前記素子分離膜上及び前記窒化シリコン膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記窒化シリコン膜に形成され、前記半導体素子上に位置する接続
孔と、
前記層間絶縁膜上に形成され、前記接続孔を介して前記半導体素子に接続する配線と、
前記層間絶縁膜より上層に形成され、前記窒化シリコン膜の開口部の上方に位置するア
ライメントマークと、
を具備する半導体装置。
【請求項３】
半導体基板の一部に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
前記素子領域に形成された半導体素子と、
前記半導体基板、前記素子分離膜、及び前記半導体素子上に形成された窒化シリコン膜
と、
前記素子分離膜上、前記窒化シリコン膜上及び前記半導体基板上に形成された層間絶縁
膜と、
前記層間絶縁膜及び前記窒化シリコン膜に形成され、前記半導体素子上に位置する接続
孔と、
前記層間絶縁膜上に形成され、前記接続孔を介して前記半導体素子に接続する配線と、
前記層間絶縁膜より上層に形成され、前記半導体基板上に位置している前記窒化シリコ
ン膜の上方に位置しているアライメントマークと、
を具備する半導体装置。
【請求項４】
半導体基板の上方に形成された絶縁膜と、
前記絶縁膜上に形成された光反射膜と、
前記光反射膜上に形成された、光透過性の保護膜と、
前記保護膜上に形成された光吸収性の膜と、
前記光吸収性の膜に形成され、アライメントマークの形状を有する開口パターンと、
を具備する半導体装置。
【請求項５】
前記半導体基板の一部に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
前記素子領域に形成された半導体素子と、
前記半導体基板、前記素子分離膜、及び前記半導体素子上に形成された窒化シリコン膜
と、
前記窒化シリコン膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記窒化シリコン膜に形成され、前記半導体素子上に位置する接続
孔と、
前記層間絶縁膜上に形成され、前記接続孔を介して前記半導体素子に接続する配線と、
を具備し、前記開口パターンは前記素子分離膜の上方に位置する請求項４に記載の半導体
装置。
【請求項６】
前記光反射膜は金属膜であり、
前記層間絶縁膜上に形成され、前記金属膜と同じ材料により形成されたパッドと、
前記パッド上に位置し、前記保護膜及び前記光吸収性の膜に形成されたパッド開口部と
、
前記パッド開口部内に形成され、前記パッドに接続するバンプと、
を具備する請求項４又は５に記載の半導体装置。
【請求項７】
半導体基板の一部に素子分離膜を埋め込み、素子領域を他の領域から分離する工程と、
前記素子領域に半導体素子を形成する工程と、
前記半導体基板上、前記半導体素子上及び前記素子分離膜上に窒化シリコン膜を形成す
る工程と、
前記窒化シリコン膜に、前記素子分離膜上に位置する開口部を形成する工程と、
前記素子分離膜上、前記窒化シリコン膜上及び前記半導体基板上に層間絶縁膜を形成す
る工程と、
前記窒化シリコン膜をストッパーとして前記層間絶縁膜の一部をエッチングし、更に前
記窒化シリコン膜をエッチングすることにより、前記半導体素子上に位置する接続孔を形
成する工程と、
前記層間絶縁膜上に、前記接続孔を介して前記半導体素子に接続する配線を形成する工
程と、
前記層間絶縁膜より上層に、前記窒化シリコン膜の開口部の上方に位置するアライメン
トマークを形成する工程と、
を具備する半導体装置の製造方法。
【請求項８】
半導体基板の一部に素子分離膜を埋め込み、素子領域を他の領域から分離する工程と、
前記素子領域に半導体素子を形成する工程と、
前記半導体基板上、前記半導体素子上及び前記素子分離膜上に窒化シリコン膜を形成す
る工程と、
前記窒化シリコン膜に、前記半導体基板上に位置する開口部を形成する工程と、
前記窒化シリコン膜上及び前記半導体基板上に層間絶縁膜を形成する工程と、
前記窒化シリコン膜をストッパーとして前記層間絶縁膜の一部をエッチングし、更に前
記窒化シリコン膜をエッチングすることにより、前記半導体素子上に位置する接続孔を形
成する工程と、
前記層間絶縁膜上に、前記接続孔を介して前記半導体素子に接続する配線を形成する工
程と、
前記層間絶縁膜より上層に、前記窒化シリコン膜の開口部の上方に位置するアライメン
トマークを形成する工程と、
を具備する半導体装置の製造方法。
【請求項９】
半導体基板の一部に素子分離膜を埋め込み、素子領域を他の領域から分離する工程と、
前記素子領域に半導体素子を形成する工程と、
前記半導体基板上、前記半導体素子上及び前記素子分離膜上に窒化シリコン膜を形成す
る工程と、
前記窒化シリコン膜上に層間絶縁膜を形成する工程と、
前記窒化シリコン膜をストッパーとして前記層間絶縁膜の一部をエッチングし、更に前
記窒化シリコン膜をエッチングすることにより、前記半導体素子上に位置する接続孔を形
成する工程と、
前記層間絶縁膜上に、前記接続孔を介して前記半導体素子に接続する配線を形成する工
程と、
前記層間絶縁膜より上層に、前記半導体基板上に位置している前記窒化シリコン膜の上
方に位置するアライメントマークを形成する工程と、
を具備する半導体装置の製造方法。
【請求項１０】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上に光反射膜を形成する工程と、
前記光反射膜上に、光透過性の保護膜を形成する工程と、
前記保護膜上に光吸収性の膜を形成する工程と、
前記光吸収性の膜に、アライメントマークの形状を有する開口パターンを形成する工程
と、
を具備する半導体装置の製造方法。
【請求項１１】
前記光反射膜を形成する工程は、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜を選択的に除去することにより、前記光反射膜及びパッドを形成する工程と
を具備し、
前記保護膜を形成する工程において、前記パッド上にも前記保護膜を形成し、
前記光吸収性の膜を形成する工程の前に、前記保護膜に第１のパッド開口部を形成する
工程を具備し、
前記光吸収性の膜を形成する工程において、前記光吸収性の膜を前記パッド上にも形成
し、
前記開口パターンを形成する工程において、前記光吸収性の膜に、前記第１のパッド開
口部上に位置する第２のパッド開口部を形成し、
前記開口パターンを形成する工程の後に、前記第１および第２のパッド開口部内に位置
し、前記パッドに接続するバンプを形成する工程を具備する請求項１０に記載の半導体装
置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アライメントマークを有する半導体装置及びその製造方法に関する。特に本
発明は、アライメントマークの認識精度が低下することを抑制できる半導体装置及びその
製造方法に関する。
【背景技術】
【０００２】
図７は、アライメントマークを有する従来の半導体装置の構成を説明する為の断面図で
ある。この半導体装置は、例えば液晶表示装置のドライバである。シリコン基板１００に
は、トレンチアイソレーション法により素子分離膜１０２が埋め込まれており、これによ
りトランジスタが形成されている素子領域が他の領域から分離されている。トランジスタ
はゲート電極１０４、並びにソース及びドレインとなる不純物領域１０７ａ，１０７ｂを
有している。
【０００３】
トランジスタ及び素子分離膜１０２上には、層間絶縁膜としての窒化シリコン膜１０８
及び酸化シリコン膜１０９がこの順に積層されている。酸化シリコン膜１０９及び窒化シ
リコン膜１０８には、ゲート電極１０４及び不純物領域１０７ａ，１０７ｂそれぞれ上に
位置する接続孔が形成されている。これら接続孔はエッチングにより形成されているが、
窒化シリコン膜１０８は、酸化シリコン膜１０９をエッチングする際のエッチングストッ
パーとして機能する。また、窒化シリコン膜１０８及び酸化シリコン膜１０９に形成され
た接続孔にはタングステンプラグ１１０ａ，１１０ｂ，１１０ｃが埋め込まれている。
【０００４】
酸化シリコン膜１０９上には層間絶縁膜１１２が形成されている。層間絶縁膜１１２上
には、Ａｌ合金パッド１１４ａ及びアライメントマーク１１４ｃが形成されている。アラ
イメントマーク１１４ｃは、素子分離膜１０２及び窒化シリコン膜１０８が積層された領
域の上方（例えば半導体装置の周縁部）に位置している。アライメントマーク１１４ｃは
、半導体装置を液晶表示装置に実装するときの位置合わせに使用される。この位置合わせ
は、アライメントマーク１１４ｃの上方から光を照射し、アライメントマーク１１４ｃか
らの反射光を検出することにより行われる。このため、アライメントマーク１１４ｃから
の反射光の検出精度を向上させることは重要である。
【０００５】
従来は、アライメントマークのそのものの精度を上げることにより、アライメントマー
ク１１４ｃからの反射光の検出精度を向上させていた（例えば特許文献１参照）。
【特許文献１】特開平３−２３６２５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、アライメントマークの上方から照射された光は、素子分離膜上に位置する窒化
シリコン膜及び半導体基板によっても反射される。このため、アライメントマーク１１４
ｃからの反射光を検出する際には、窒化シリコン膜及び半導体基板それぞれからの反射光
も検出する。
【０００７】
ところで、素子分離膜がトレンチアイソレーション法により形成される場合、素子分離
膜はＣＭＰ法により研磨される際に、厚さに面内ばらつき（例えば半導体装置の中心部か
ら離れるに従って薄くなる）が生じる。このため、アライメントマークを上方から見た場
合、窒化シリコン膜からの反射光に起因した干渉縞が発生し、これによりアライメントマ
ークからの反射光の検出精度が低下していた。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、干渉縞の生成
を抑制することにより、アライメントマークからの反射光の検出精度が低下することを抑
制できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置は、
半導体基板の一部に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
前記素子領域に形成された半導体素子と、
前記素子分離膜上及び前記半導体素子上に形成され、前記素子分離膜上に位置する開口
部を有する窒化シリコン膜と、
前記素子分離膜上及び前記窒化シリコン膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記窒化シリコン膜に形成され、前記半導体素子上に位置する接続
孔と、
前記層間絶縁膜上に形成され、前記接続孔を介して前記半導体素子に接続する配線と、
前記層間絶縁膜より上層に形成され、前記窒化シリコン膜の開口部の上方に位置するア
ライメントマークとを具備する。
【００１０】
この半導体装置によれば、前記アライメントマークの下方に位置する前記素子分離膜上
には前記窒化シリコン膜が形成されていない。このため、前記アライメントマークの上方
から光を照射した場合、前記アライメントマーク及び前記素子分離膜が埋め込まれている
溝の底部により光は反射される。この溝の深さには面内ばらつきが生じにくいため、前記
アライメントマークを上方から見た場合に干渉縞は発生しない。
従って、前記アライメントマークからの反射光の検出精度が低下することを抑制できる
。
【００１１】
本発明に係る他の半導体装置は、半導体基板の一部に埋め込まれ、素子領域を他の領域
から分離する素子分離膜と、
前記素子領域に形成された半導体素子と、
前記半導体基板上、前記素子分離膜上、及び前記半導体素子上に形成され、かつ前記半
導体基板上に位置する開口部を有する窒化シリコン膜と、
前記素子分離膜上及び前記窒化シリコン膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記窒化シリコン膜に形成され、前記半導体素子上に位置する接続
孔と、
前記層間絶縁膜上に形成され、前記接続孔を介して前記半導体素子に接続する配線と、
前記層間絶縁膜より上層に形成され、前記窒化シリコン膜の開口部の上方に位置するア
ライメントマークとを具備する。
【００１２】
この半導体装置によれば、前記アライメントマークの下方には前記素子分離膜及び前記
窒化シリコン膜が形成されていない。このため、前記アライメントマークの上方から光を
照射した場合、前記アライメントマーク及び前記半導体基板の表面により光は反射される
。前記基板の表面の高さは面内ばらつきが生じにくいため、前記アライメントマークを上
方から見た場合に干渉縞は発生しない。従って、アライメントマークからの反射光の検出
精度が低下することを抑制できる。なお、前記開口部は、前記半導体基板の一部上に形成
されていても良いし、前記半導体基板及びその周囲に位置する前記素子分離膜上に形成さ
れていても良い。
【００１３】
本発明に係る他の半導体装置は、半導体基板の一部に埋め込まれ、素子領域を他の領域
から分離する素子分離膜と、
前記素子領域に形成された半導体素子と、
前記半導体基板、前記素子分離膜、及び前記半導体素子上に形成された窒化シリコン膜
と、
前記素子分離膜上、前記窒化シリコン膜上及び前記半導体基板上に形成された層間絶縁
膜と、
前記層間絶縁膜及び前記窒化シリコン膜に形成され、前記半導体素子上に位置する接続
孔と、
前記層間絶縁膜上に形成され、前記接続孔を介して前記半導体素子に接続する配線と、
前記層間絶縁膜より上層に形成され、前記半導体基板上に位置している前記窒化シリコ
ン膜の上方に位置しているアライメントマークとを具備する。
【００１４】
この半導体装置によれば、前記アライメントマークの下方に位置する前記窒化シリコン
膜は、前記半導体基板上に形成されている。このため、前記アライメントマークの上方か
ら光を照射した場合、前記アライメントマーク、前記窒化シリコン膜の表面、及び前記半
導体基板の表面により光は反射される。前記半導体基板の表面の高さは面内ばらつきが生
じにくいため、前記窒化シリコン膜の表面の高さにも面内ばらつきが生じにくい。このた
め、前記アライメントマークを上方から見た場合に干渉縞は発生しない。
従って、アライメントマークからの反射光の検出精度が低下することを抑制できる。
【００１５】
本発明に係る他の半導体装置は、半導体基板の上方に形成された絶縁膜と、
前記絶縁膜上に形成された光反射膜と、
前記光反射膜上に形成された、光透過性の保護膜と、
前記保護膜上に形成された光吸収性の膜と、
前記光吸収性の膜に形成され、アライメントマークの形状を有する開口パターンとを具
備する。
【００１６】
この半導体装置によれば、前記アライメントマークのうち、前記開口パターンと重なっ
ている部分のみが光を反射する。このため、前記開口パターンによってマーク形状が定め
られる。また、前記アライメントマークの上方から見た場合、前記アライメントマークは
、前記開口パターンの下方に位置する部分以外が前記遮光膜によって覆われている。この
ため、アライメントマークを上方から見た場合に干渉縞は発生しない。
従って、前記アライメントマークからの反射光の検出精度が低下することを抑制できる
。
【００１７】
この半導体装置において、前記半導体基板の一部に埋め込まれ、素子領域を他の領域か
ら分離する素子分離膜と、前記素子領域に形成された半導体素子と、前記半導体基板、前
記素子分離膜、及び前記半導体素子上に形成された窒化シリコン膜と、前記窒化シリコン
膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記窒化シリコン膜に形成され、前記半導体素子上に位置する接続
孔と、
前記層間絶縁膜上に形成され、前記接続孔を介して前記半導体素子に接続する配線と、
を具備する場合において、前記開口パターンは前記素子分離膜の上方に位置していてもよ
い。
【００１８】
また、前記光反射膜は金属膜であり、
前記層間絶縁膜上に形成され、前記金属膜と同じ材料により形成されたパッドと、
前記パッド上に位置し、前記保護膜及び前記光吸収性の膜に形成されたパッド開口部と
、
前記パッド開口部内に形成され、前記パッドに接続するバンプとを具備しても良い。
【００１９】
本発明に係る半導体装置の製造方法は、半導体基板の一部に素子分離膜を埋め込み、素
子領域を他の領域から分離する工程と、
前記素子領域に半導体素子を形成する工程と、
前記半導体基板上、前記半導体素子上及び前記素子分離膜上に窒化シリコン膜を形成す
る工程と、
前記素子分離膜上に位置する前記窒化シリコン膜の少なくとも一部を除去する工程と、
前記素子分離膜上、前記窒化シリコン膜上及び前記半導体基板上に層間絶縁膜を形成す
る工程と、
前記窒化シリコン膜をストッパーとして前記層間絶縁膜の一部をエッチングし、更に前
記窒化シリコン膜をエッチングすることにより、前記半導体素子上に位置する接続孔を形
成する工程と、
前記層間絶縁膜上に、前記接続孔を介して前記半導体素子に接続する配線を形成する工
程と、
前記層間絶縁膜より上層に、前記素子分離膜のうち前記窒化シリコン膜が形成されてい
ない領域の上方に位置するアライメントマークを形成する工程とを具備する。
【００２０】
本発明に係る他の半導体装置の製造方法は、半導体基板の一部に素子分離膜を埋め込み
、素子領域を他の領域から分離する工程と、
前記素子領域に半導体素子を形成する工程と、
前記半導体基板上、前記半導体素子上及び前記素子分離膜上に窒化シリコン膜を形成す
る工程と、
前記半導体基板上に位置する前記窒化シリコン膜の少なくとも一部を除去する工程と、
前記窒化シリコン膜上及び前記半導体基板上に層間絶縁膜を形成する工程と、
前記窒化シリコン膜をストッパーとして前記層間絶縁膜の一部をエッチングし、更に前
記窒化シリコン膜をエッチングすることにより、前記半導体素子上に位置する接続孔を形
成する工程と、
前記層間絶縁膜上に、前記接続孔を介して前記半導体素子に接続する配線を形成する工
程と、
前記層間絶縁膜より上層に、前記半導体基板のうち前記窒化シリコン膜が形成されてい
ない領域の上方に位置するアライメントマークを形成する工程とを具備する。
【００２１】
本発明に係る他の半導体装置の製造方法は、半導体基板の一部に素子分離膜を埋め込み
、素子領域を他の領域から分離する工程と、
前記素子領域に半導体素子を形成する工程と、
前記半導体基板上、前記半導体素子上及び前記素子分離膜上に窒化シリコン膜を形成す
る工程と、
前記窒化シリコン膜上に層間絶縁膜を形成する工程と、
前記窒化シリコン膜をストッパーとして前記層間絶縁膜の一部をエッチングし、更に前
記窒化シリコン膜をエッチングすることにより、前記半導体素子上に位置する接続孔を形
成する工程と、
前記層間絶縁膜上に、前記接続孔を介して前記半導体素子に接続する配線を形成する工
程と、
前記層間絶縁膜より上層に、前記半導体基板のうち前記素子分離膜が形成されていない
領域の上方に位置するアライメントマークを形成する工程とを具備する。
【００２２】
本発明に係る他の半導体装置の製造方法は、半導体基板の上方に絶縁膜を形成する工程
と、
前記絶縁膜上に光反射膜を形成する工程と、
前記光反射膜上に、光透過性の保護膜を形成する工程と、
前記保護膜上に光吸収性の膜を形成する工程と、
前記光吸収性の膜に、アライメントマークの形状を有する開口パターンを形成する工程
とを具備する。
【００２３】
この半導体装置の製造法王において、前記光反射膜を形成する工程は、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜を選択的に除去することにより、前記光反射膜及びパッドを形成する工程と
を具備し、
前記保護膜を形成する工程において、前記パッド上にも前記保護膜を形成し、
前記光吸収性の膜を形成する工程の前に、前記保護膜に第１のパッド開口部を形成する
工程を具備し、
前記光吸収性の膜を形成する工程において、前記光吸収性の膜を前記パッド上にも形成
し、
前記開口パターンを形成する工程において、前記光吸収性の膜に、前記第１のパッド開
口部上に位置する第２のパッド開口部を形成し、
前記開口パターンを形成する工程の後に、前記第１および第２のパッド開口部内に位置
し、前記パッドに接続するバンプを形成する工程を具備してもよい。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施形態について説明する。図１の各図及び図２は、本
発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。
まず図１（Ａ）に示すようにシリコン基板１に溝を形成し、この溝内を含むシリコン基
板１全面上に、酸化シリコン膜をＣＶＤ法により形成する。次いで、シリコン基板１の表
面上に位置する酸化シリコン膜を、ＣＭＰ法により研磨除去する。これにより、シリコン
基板１には素子分離膜２が埋め込まれ、トランジスタが形成される素子領域が他の領域か
ら分離される。このＣＭＰ研磨において、素子分離膜２の厚さには面内ばらつきが生じる
。具体的には、シリコン基板１の中心部から離れるに従って素子分離膜２は薄くなる。
【００２５】
次いで、シリコン基板１を熱酸化し、素子領域にゲート絶縁膜３を形成する。次いで、
ゲート絶縁膜３上を含む全面上にポリシリコン膜をＣＶＤ法により形成し、このポリシリ
コン膜を選択的に除去する。これにより、ゲート絶縁膜３上にはゲート電極４が形成され
る。次いで、ゲート電極４及び素子分離膜２をマスクとしてシリコン基板１に不純物を導
入する。これにより、素子領域に位置するシリコン基板１には、低濃度不純物領域６ａ，
６ｂが形成される。
【００２６】
次いで、ゲート電極４上を含む全面上に酸化シリコン膜をＣＶＤ法により形成し、この
酸化シリコン膜をエッチバックする。これによりゲート電極４の側壁にはサイドウォール
５が形成される。次いで、サイドウォール５、ゲート電極４、及び素子分離膜２をマスク
としてシリコン基板１に不純物を導入する。これにより、素子領域に位置するシリコン基
板には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。
このようにして素子領域にはトランジスタが形成される。
【００２７】
次いで、トランジスタ上を含む全面上に、窒化シリコン膜８をＣＶＤ法により形成する
。次いで、窒化シリコン膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレ
ジスト膜を露光及び現像する。これにより、窒化シリコン膜８上にはレジストパターンが
形成される。次いで、このレジストパターンをマスクとして窒化シリコン膜８をエッチン
グする。これにより、素子分離膜２上に位置する窒化シリコン膜８は、部分的に除去され
、開口部が形成される。その後、レジストパターンを除去する。
【００２８】
次いで、図１（Ｂ）に示すように、窒化シリコン膜８上及び素子分離膜２上を含む全面
上に酸化シリコン膜９を形成する。酸化シリコン膜９及び窒化シリコン膜８は、一層目の
層間絶縁膜を構成する。次いで、酸化シリコン膜９上にフォトレジスト膜（図示せず）を
塗布し、このフォトレジスト膜を露光及び現像する。これにより、酸化シリコン膜９上に
はレジストパターンが形成される。次いで、このレジストパターンをマスクとして酸化シ
リコン膜９を、窒化シリコン膜８をエッチングストッパーとしてエッチングする。これに
より、酸化シリコン膜９には接続孔が形成される。さらにエッチング条件を変更してエッ
チングを行い、窒化シリコン膜８にも接続孔を形成する。このようにして酸化シリコン膜
９及び窒化シリコン膜８には、ゲート電極４上及び不純物領域７ａ，７ｂそれぞれ上に位
置する接続孔が形成される。また、素子分離膜７上に位置する酸化シリコン膜９には溝が
形成される。この溝は、例えばシリコン基板１の周縁部に位置しており、多角形（例えば
正方形）の各辺に沿って該多角形の内側を囲むように形成されている。その後、レジスト
パターンを除去する。
【００２９】
次いで、これら接続孔、溝内及び酸化シリコン膜９上を含む全面上に、タングステン膜
をＣＶＤ法により形成する。次いで、酸化シリコン膜９上に位置するタングステン膜をＣ
ＭＰ法により研磨除去する。これにより、酸化シリコン膜９及び窒化シリコン膜８には、
不純物領域７ａ，７ｂ上に位置するタングステンプラグ１０ａ，１０ｂ、及びゲート電極
４上に位置するタングステンプラグ１０ｃが埋め込まれ、窒化シリコン膜８の開口部上に
位置する酸化シリコン膜９には、多角形の内部を囲むようにタングステン壁１０ｄが埋め
込まれる。その後、レジストパターンを除去する。
【００３０】
次いで、酸化シリコン膜９上、タングステンプラグ１０ａ〜１０ｃ、及びタングステン
壁１０ｄ上を含む全面上にＡｌ合金膜をスパッタリング法により形成する。次いで、この
Ａｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及
び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、こ
のレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金
膜は選択的に除去され、タングステンプラグ１０ａ〜１０ｃそれぞれ上に位置するＡｌ合
金配線１１ａ，１１ｂ，１１ｃ、並びにタングステン壁１０ｄ上に位置するＡｌ合金パタ
ーン１１ｄが形成される。Ａｌ合金パターン１１ｄは、多角形の各辺に沿うように形成さ
れており、多角形の内部を囲む形状を有している。その後、レジストパターンを除去する
。その後、レジストパターンを除去する。
【００３１】
次いで、図２に示すように、酸化シリコン膜９上、Ａｌ合金配線１１ａ〜１１ｃ、Ａｌ
合金パターン１１ｄ上を含む全面上に、二層目の層間絶縁膜としての酸化シリコン膜１２
をＣＶＤ法により形成する。次いで、酸化シリコン膜１２に、Ａｌ合金パターン１１ｄ上
に位置するタングステン壁１３を埋め込む。タングステン壁１３を埋め込む方法は、酸化
シリコン膜９および窒化シリコン膜８にタングステン壁１０ｄを埋め込む方法と同様であ
る。
【００３２】
次いで、酸化シリコン膜１２上にＡｌ合金膜をスパッタリング法により形成する。次い
で、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜
を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次
いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、
Ａｌ合金膜は選択的に除去され、Ａｌ合金パッド１４ａ、タングステン壁１３上に位置す
るＡｌ合金膜１４ｂ、及びアライメントマーク１４ｃが形成される。Ａｌ合金パターン１
１ｄは、多角形の各辺に沿うように形成されており、アライメントマーク１４ｃを囲んで
いる。アライメントマーク１４ｃの平面形状は、例えば十字である。その後、レジストパ
ターンを除去する。
【００３３】
次いで、Ａｌ合金パッド１４ａ、Ａｌ合金膜１４ｂ、及びアライメントマーク１４ｃを
含む全面上に、第１の保護膜としての酸化シリコン膜１５ａをＣＶＤ法により形成し、さ
らに酸化シリコン膜１５ａ上に、第２の保護膜としての窒化シリコン膜１５ｂをＣＶＤ法
により形成する。次いで、窒化シリコン膜１５ｂ上にフォトレジスト膜（図示せず）を形
成し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜１５ｂ上
にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして窒化
シリコン膜１５ｂをエッチングする。これにより、Ａｌ合金パッド１４ａの上方に位置す
る窒化シリコン膜１５ｂ、及びアライメントマーク１４ｃの上方及びその周囲に位置する
窒化シリコン膜１５ｂが除去される。なお、酸化シリコン膜１２より下層（例えばアライ
メントマーク１４ｃと同一層）にＡｌ合金ヒューズが形成されている場合、このＡｌ合金
ヒューズの上方に位置する窒化シリコン膜１５ｂも除去される。その後、レジストパター
ンを除去する。
【００３４】
次いで、酸化シリコン膜１５ａ及び窒化シリコン膜１５ｂを含む全面上にフォトレジス
ト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像する。これにより、酸
化シリコン膜１５ａ及び窒化シリコン膜１５ｂ上にはレジストパターンが形成される。次
いで、このレジストパターンをマスクとして酸化シリコン膜１５ａをエッチングする。こ
れにより、Ａｌ合金パッド１４ａ上に位置する酸化シリコン膜１５ａは除去される。
このようにして、Ａｌ合金パッド１４ａ上にはパッド開口部１５ｃが形成される。
【００３５】
本実施形態によって形成される半導体装置は、図２に示すように、アライメントマーク
１４ｃは、窒化シリコン膜８の開口部の上方に位置している。このため、アライメントマ
ーク１４ｃの上方から光を照射した場合、アライメントマーク１４ｃ及び素子分離膜２が
埋め込まれている溝の底部により光は反射される。溝の深さには面内ばらつきが生じにく
いため、アライメントマークを上方から見た場合に干渉縞は発生しない。
従って、アライメントマークからの反射光の検出精度が低下することを抑制できる。
【００３６】
図３は、第２の実施形態に係る半導体装置を説明する為の断面図である。本実施形態は
、アライメントマーク１４ｃの下方に素子分離膜２が形成されていない点、すなわち窒化
シリコン膜８の開口部がシリコン基板１上に形成されており、アライメントマーク１４ｃ
がこの開口部の上方に位置している点を除いて、第１の実施形態に係る半導体装置と同様
の構成である。この半導体装置の製造方法は、第１の実施形態に係る半導体装置と同様で
ある。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する
。
【００３７】
本実施形態では、アライメントマーク１４ｃの下方には素子分離膜２及び窒化シリコン
膜８が形成されていない。このため、アライメントマーク１４ｃの上方から光を照射した
場合、アライメントマーク１４ｃ及びシリコン基板１の表面により光は反射される。シリ
コン基板１の表面の高さは面内ばらつきが生じにくいため、アライメントマークを上方か
ら見た場合に干渉縞は発生しない。
【００３８】
従って、本実施形態によっても、アライメントマークからの反射光の検出精度が低下す
ることを抑制できる。なお、ゲート電極４及び不純物領域７ａ，７ｂの表層をシリサイド
化（例えばＣｏＳｉを形成）する場合、アライメントマーク１４ｃの下方に位置するシリ
コン基板１はシリサイド化されていても良いし、シリサイド化されていなくても良い。
【００３９】
図４は、第３の実施形態に係る半導体装置を説明する為の断面図である。本実施形態は
、窒化シリコン膜８が選択的に除去されておらず、アライメントマーク１４ｃの下方にも
窒化シリコン膜８が形成されている点を除いて、第２の実施形態と同様である。すなわち
本実施形態において、アライメントマーク１４ｃは、シリコン基板１上に形成された窒化
シリコン膜８の上方に位置している。この半導体装置の製造方法は、窒化シリコン膜８を
選択的に除去する工程を有さない点を除いて、第２の実施形態に係る半導体装置と同様で
ある。以下、第２の実施形態と同様の構成については同一の符号を付し、説明を省略する
。
【００４０】
本実施形態では、アライメントマーク１４ｃの下方に位置する窒化シリコン膜８は、シ
リコン基板１上に形成されている。このため、アライメントマーク１４ｃの上方から光を
照射した場合、アライメントマーク１４ｃ、窒化シリコン膜８の表面、及びシリコン基板
１の表面により光は反射される。シリコン基板１の表面の高さは面内ばらつきが生じにく
いため、窒化シリコン膜８の表面の高さにも面内ばらつきが生じにくい。このため、アラ
イメントマーク１４ｃを上方から見た場合に干渉縞は発生しない。
【００４１】
従って、本実施形態によっても、アライメントマーク１４ｃからの反射光の検出精度が
低下することを抑制できる。なお、ゲート電極４及び不純物領域７ａ，７ｂの表層をシリ
サイド化（例えばＣｏＳｉを形成）する場合、アライメントマーク１４ｃの下方に位置す
るシリコン基板１はシリサイド化されていても良いし、シリサイド化されていなくても良
い。
【００４２】
図５の各図は、第４の実施形態に係る半導体装置の製造方法を説明する為の断面図であ
る。本実施形態において、第１の実施形態と同様の構成については同一の符号を付し、説
明を省略する。
【００４３】
まず、図５（Ａ）に示すように、シリコン基板１に素子分離膜２、ゲート絶縁膜３、ゲ
ート電極４、サイドウォール５、低濃度不純物領域６ａ，６ｂ、及び不純物領域７ａ，７
ｂ、窒化シリコン膜８、及び酸化シリコン膜９を形成する。これらの形成方法は第１の実
施形態と同様である。ただし、窒化シリコン膜８を選択的に除去する工程は省略される。
【００４４】
次いで、タングステンプラグ１０ａ〜１０ｃ、タングステン壁１０ｄ、Ａｌ合金配線１
１ａ〜１１ｃ、Ａｌ合金パターン１１ｄ、酸化シリコン膜１２、及びタングステン壁１３
を形成する。これらの形成方法は第１の実施形態と同様である。
【００４５】
次いで、Ａｌ合金パッド１４ａ及びアライメントマーク１４ｃを形成する。これらの形
成方法は第１の実施形態と同様である。ただし、アライメントマーク１４ｃは第１の実施
形態におけるＡｌ合金膜１４ｂと一体になっており、その形状は多角形である。
次いで、酸化シリコン膜１５ａ及び窒化シリコン膜１５ｂを形成する。これらの形成方
法は第１の実施形態と同様である。
【００４６】
次いで、図５（Ｂ）に示すように、窒化シリコン膜１５ｂ上に遮光膜１６を形成する。
この膜は、例えば黒色に着色されたポリイミド膜である。次いで、遮光膜１６上にフォト
レジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像することにより
レジストパターンを形成する。次いで、このレジストパターンをマスクとして遮光膜１６
及び窒化シリコン膜１５ｂをエッチングする。これにより、遮光膜１６及び窒化シリコン
膜１５ｂのうち、Ａｌ合金パッド１４ａの上方に位置する部分が除去される。またアライ
メントマーク１４ｃの上方に位置する部分も部分的に除去され、アライメントマークの形
状を有する開口パターン１６ａが形成される。開口パターン１６ａは、例えば十字形状で
ある。その後、レジストパターンを除去する。
【００４７】
なお、遮光膜１６が感光性を有する場合、遮光膜１６及び窒化シリコン膜１５ｂを部分
的に除去して開口パターン１６ａを形成する方法は、以下に示す方法であっても良い。ま
ず、遮光膜１６を露光及び現像することにより、遮光膜１６を部分的に除去する。次いで
、遮光膜１６をマスクとして窒化シリコン膜１５ｂをエッチングする。
【００４８】
その後、酸化シリコン膜１５ａのうちＡｌ合金パッド１４ａ上に位置する部分を除去し
、パッド開口部１５ｃを形成する。この除去方法は第１の実施形態と同様である。
【００４９】
本実施形態によって製造される半導体装置は、アライメントマーク１４ｃのうち、開口
パターン１６ａと重なっている部分のみが光を反射する。このため、開口パターン１６ａ
によってマーク形状が定められる。また、アライメントマーク１４ｃの上方から見た場合
、アライメントマーク１４ｃは、開口パターン１６ａの下方に位置する部分以外が遮光膜
１６によって覆われている。このため、アライメントマーク１４ｃの上方から光を照射し
ても、窒化シリコン膜８及びシリコン基板１には光は到達せず、これらからの反射光は生
成しない。
従って、本実施形態によれば、アライメントマークからの反射光の検出精度が低下する
ことを抑制できる。
【００５０】
図６の各図は、第５の実施形態に係る半導体装置の製造方法を説明する為の断面図であ
る。以下、第４の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００５１】
まず、図６（Ａ）に示すように、シリコン基板１に素子分離膜２を埋め込み、さらにゲ
ート絶縁膜３、ゲート電極４、サイドウォール５、低濃度不純物領域６ａ，６ｂ、及び不
純物領域７ａ，７ｂ、窒化シリコン膜８、酸化シリコン膜９、タングステンプラグ１０ａ
〜１０ｃ、タングステン壁１０ｄ、Ａｌ合金配線１１ａ〜１１ｃ、Ａｌ合金パターン１１
ｄ、酸化シリコン膜１２、タングステン壁１３、Ａｌ合金パッド１４ａ、アライメントマ
ーク１４ｃ、酸化シリコン膜１５ａ、及び窒化シリコン膜１５ｂを形成する。これらの形
成方法は第４の実施形態と同様である。
【００５２】
次いで、Ａｌ合金パッド１４ａ上にパッド開口部１５ｃを形成するとともに、アライメ
ントマーク１４ｃの上方に位置する窒化シリコン膜１５ｂを除去する。この工程は、第１
の実施形態に示した方法と同様の方法により行われる。
【００５３】
次いで、図６（Ｂ）に示すように、Ａｌ合金パッド１４ａ上を含む全面上にメッキシー
ド層１７ａを、例えばスパッタリング法により形成する。次いで、メッキシード層１７ａ
上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する
。これにより、メッキシード層１７ａ上にはレジストパターンが形成される。次いで、こ
のレジストパターンをマスクとしてメッキシード層１７ａをエッチングする。これにより
、アライメントマーク１４ｃの上方に位置するメッキシード層１７ａは除去される。その
後、レジストパターンを除去する。
【００５４】
次いで、メッキシード層１７ａ上及び酸化シリコン膜１５ａ上に、感光性の遮光膜１６
を形成する。次いで、遮光膜１６を露光及び現像することにより、遮光膜１６に、Ａｌ合
金パッド１４ａの上方に位置する開口部１６ｂ、及び開口パターン１６ａを形成する。
【００５５】
次いで、図６（Ｃ）に示すように、メッキシード層１７ａを用いた電界メッキ法により
、開口部１６ｂ内にバンプ１７ｂを形成する。
【００５６】
本実施形態によっても、第４の実施形態と同様の作用により、アライメントマークから
の反射光の検出精度が低下することを抑制できる。また、遮光膜１６を用いてバンプ１７
ｂを形成することができるため、バンプ１７ｂを形成するためにポリイミド膜等を形成す
る必要がなくなる。
【００５７】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない
範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００５８】
【図１】（Ａ）及び（Ｂ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】図１（Ｂ）の次の工程を説明する為の断面図。
【図３】第２の実施形態に係る半導体装置を説明する為の断面図。
【図４】第３の実施形態に係る半導体装置を説明する為の断面図。
【図５】（Ａ）及び（Ｂ）は第４の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図６】（Ａ）〜（Ｃ）は第５の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図７】アライメントマークを有する従来の半導体装置の構成を説明する為の断面図。
【符号の説明】
【００５９】
１，１００…シリコン基板、２，１０２…素子分離膜、３…ゲート絶縁膜、４，１０４…
ゲート電極、５…サイドウォール、６ａ，６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７
ａ，１０７ｂ…不純物領域、８，１５ｂ，１０８…窒化シリコン膜、９，１２，１５ａ，
１０９…酸化シリコン膜、１０ａ〜１０ｃ，１１０ａ〜１１０ｃ…タングステンプラグ、
１０ｄ，１３…タングステン壁、１１ａ〜１１ｃ…Ａｌ合金配線、１１ｄ…Ａｌ合金パタ
ーン、１４ａ，１１４ａ…Ａｌ合金パッド、１４ｂ…Ａｌ合金膜、１４ｃ，１１４ｃ…ア
ライメントマーク、１５ｃ…パッド開口部、１６…遮光膜、１６ａ…開口パターン、１６
ｂ…開口部、１７ａ…メッキシード層、１７ｂ…バンプ、１１２…層間絶縁膜
【図１】
2007317917.tif 000003
【図２】
2007317917.tif 000004
【図３】
2007317917.tif 000005
【図４】
2007317917.tif 000006
【図５】
2007317917.tif 000007
【図６】
2007317917.tif 000008
【図７】
2007317917.tif 000009