(57)【要約】【課題】ＭＯＳトランジスタのしきい値電圧の製造によるばらつきがあっても、発振周期のばらつきが低減化された精度の良い発振出力が得られるようにした発振器の提供。【解決手段】この発明は、各回路がＭＯＳトランジスタで構成され、電流源回路１と、キャパシタ２と、第１充放電回路３と、第２充放電回路４と、第１充電判定アンプ５と、第２充電判定アンプ６と、遅延インバータ段７と、遅延インバータ段８と、ラッチ回路９と、を備えている。電流源回路１と充電判定アンプ５、６との間で電流ミラーの関係を持たせ、そのミラー比をｍとし、充放電判定アンプ５、６を構成する入力ＭＯＳトランジスタの導電係数をＫとし、予め定義した式を使用してその両者の最適値を求め、この求めた最適値の下で設計すると、製造時にＭＯＳトランジスタのしきい値電圧のばらつきがあっても、使用時にはそのばらつき補償されて発振周期の変動が僅かになる。【選択図】図１
2007288419.tif 000002
【特許請求の範囲】
【請求項１】
各回路がＭＯＳトランジスタから構成される発振器であって、
参照電流を生成する電流源回路と、
キャパシタと、
前記参照電流に基づいて生成される充電電流による前記キャパシタの充電と前記キャパシタの放電とを行う第１充放電回路と、
前記参照電流に基づいて生成される充電電流による前記キャパシタの充電と前記キャパシタの放電とを行う第２充放電回路と、
前記第１充放電回路による前記キャパシタの一端側の充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第１充電判定アンプと、
前記第２充放電回路による前記キャパシタの他端側の充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第２充電判定アンプと、
前記第１および第２充電判定アンプの両出力信号に基づき、前記第１および第２充放電回路の充放電動作を制御する制御信号をそれぞれ生成するラッチ回路と、を備え、
前記第１および第２充電判定アンプは、入力用の第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタを駆動させるバイアス電流を生成する第２のＭＯＳトランジスタとを含む定電流駆動型のインバータでそれぞれ構成し、
前記両充電判定アンプを駆動するバイアス電流は、それぞれ前記電流源回路が生成する参照電流に基づいて生成するようになっており、
かつ、設計の際に、電流源回路１の参照電流と前記両充電判定アンプのバイアス電流との間で決まるミラー比ｍ、および前記入力用の第１のＭＯＳトランジスタの導電係数Ｋについて、その最適な値を予めそれぞれ求めておき、この求めた各値となるように構成するようにしたことを特徴とする発振器。
【請求項２】
前記ミラー比ｍおよび前記導電係数Ｋの各値は、予め所定の定義式を定義しておき、前記入力用の第１のＭＯＳトランジスタのしきい値電圧のばらつきの範囲の下で、前記定義式を満足するような値を求めるようにしたことを特徴とする請求項１に記載の発振器。
【請求項３】
各回路がＭＯＳトランジスタから構成される発振器であって、
参照電流を生成する電流源回路と、
第１キャパシタおよび第２キャパシタと、
前記参照電流に基づいて生成される充電電流による前記第１キャパシタの充電と前記第１キャパシタの放電とを行う第１充放電回路と、
前記参照電流に基づいて生成される充電電流による前記第２キャパシタの充電と前記第２キャパシタの放電とを行う第２充放電回路と、
前記第１キャパシタの充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第１充電判定アンプと、
前記第２キャパシタの充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第２充電判定アンプと、
前記第１および第２充電判定アンプの両出力信号に基づき、前記第１および第２充放電回路の充放電動作を制御する制御信号をそれぞれ生成するラッチ回路と、を備え、
前記第１および第２充電判定アンプは、入力用の第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタを駆動させるバイアス電流を生成する第２のＭＯＳトランジスタとを含む定電流駆動型のインバータでそれぞれ構成し、
前記両充電判定アンプを駆動するバイアス電流は、それぞれ前記電流源回路が生成する参照電流に基づいて生成するようになっており、
かつ、設計の際に、電流源回路１の参照電流と前記両充電判定アンプのバイアス電流との間で決まるミラー比ｍ、および前記入力用の第１のＭＯＳトランジスタの導電係数Ｋについて、その最適な値を予めそれぞれ求めておき、この求めた各値となるように構成するようにしたことを特徴とする発振器。
【請求項４】
前記ミラー比ｍおよび前記導電係数Ｋの各値は、予め所定の定義式を定義しておき、前記入力用の第１のＭＯＳトランジスタのしきい値電圧のばらつきの範囲の下で、前記定義式を満足するような値を求めるようにしたことを特徴とする請求項３に記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックの発生などに使用される発振器に関し、特に、ＭＯＳトランジスタを用いて集積回路化する場合に安定に製造できる発振器に関するものである。
【背景技術】
【０００２】
従来、ＲＳラッチ回路を使用した発振器として、例えば特許文献１に記載のものが知られている。
この発振器は、キャパシタと、このキャパシタを充電するための電流を生成する電流源回路と、ＣＭＯＳインバータからなりそのキャパシタの充放電を独立的にそれぞれ行う２つの充放電回路と、キャパシタの充電電圧の判定に応じた出力動作を行う２つの充電判定アンプと、その２つの充電判定アンプの出力を記憶するとともに２つの充放電回路の動作を制御するラッチ回路と、を備えている。
【０００３】
ところで、このような従来の発振器において、充電判定アンプとしてＣＭＯＳインバータを使用すると、判定レベルがしきい値電圧に依存するので、発振周期がそのしきい値電圧に依存するという不具合がある。
このため、従来の発振器の出力を、遅延時間を生成するための遅延カウンタ用のクロックとして使用すると、その遅延時間がそのＣＭＯＳインバータのしきい値電圧のばらつきによってばらつくという不具合がある。
【０００４】
このような不具合を改善するために、充電判定アンプとしてＣＭＯＳインバータに代えて、定電流駆動型のインバータを使用することが可能であるが、この場合にも判定レベルのしきい値電圧に対する依存性は残るため、上記の不具合を解消することはできない。
【特許文献１】米国特許３７０２４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、上記の点に鑑み、ＭＯＳトランジスタのしきい値電圧の製造によるばらつきがあっても、発振周期のばらつきが低減化された精度の良い発振出力が得られるようにした発振器を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、各回路がＭＯＳトランジスタから構成される発振器であって、参照電流を生成する電流源回路と、キャパシタと、前記参照電流に基づいて生成される充電電流による前記キャパシタの充電と前記キャパシタの放電とを行う第１充放電回路と、前記参照電流に基づいて生成される充電電流による前記キャパシタの充電と前記キャパシタの放電とを行う第２充放電回路と、前記第１充放電回路による前記キャパシタの一端側の充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第１充電判定アンプと、前記第２充放電回路による前記キャパシタの他端側の充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第２充電判定アンプと、前記第１および第２充電判定アンプの両出力信号に基づき、前記第１および第２充放電回路の充放電動作を制御する制御信号をそれぞれ生成するラッチ回路と、を備え、前記第１および第２充電判定アンプは、入力用の第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタを駆動させるバイアス電流を生成する第２のＭＯＳトランジスタとを含む定電流駆動型のインバータでそれぞれ構成し、前記両充電判定アンプを駆動するバイアス電流は、それぞれ前記電流源回路が生成する参照電流に基づいて生成するようになっており、かつ、設計の際に、電流源回路１の参照電流と前記両充電判定アンプのバイアス電流との間で決まるミラー比ｍ、および前記入力用の第１のＭＯＳトランジスタの導電係数Ｋについて、その最適な値を予めそれぞれ求めておき、この求めた各値となるように構成するようにした。
【０００７】
第２の発明は、第１の発明において、前記ミラー比ｍおよび前記導電係数Ｋの各値は、予め所定の定義式を定義しておき、前記入力用の第１のＭＯＳトランジスタのしきい値電圧のばらつきの範囲の下で、前記定義式を満足するような値を求めるようにした。
【０００８】
第３の発明は、各回路がＭＯＳトランジスタから構成される発振器であって、参照電流を生成する電流源回路と、第１キャパシタおよび第２キャパシタと、前記参照電流に基づいて生成される充電電流による前記第１キャパシタの充電と前記第１キャパシタの放電とを行う第１充放電回路と、前記参照電流に基づいて生成される充電電流による前記第２キャパシタの充電と前記第２キャパシタの放電とを行う第２充放電回路と、前記第１キャパシタの充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第１充電判定アンプと、前記第２キャパシタの充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力する第２充電判定アンプと、前記第１および第２充電判定アンプの両出力信号に基づき、前記第１および第２充放電回路の充放電動作を制御する制御信号をそれぞれ生成するラッチ回路と、を備え、前記第１および第２充電判定アンプは、入力用の第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタを駆動させるバイアス電流を生成する第２のＭＯＳトランジスタとを含む定電流駆動型のインバータでそれぞれ構成し、前記両充電判定アンプを駆動するバイアス電流は、それぞれ前記電流源回路が生成する参照電流に基づいて生成するようになっており、かつ、設計の際に、電流源回路１の参照電流と前記両充電判定アンプのバイアス電流との間で決まるミラー比ｍ、および前記入力用の第１のＭＯＳトランジスタの導電係数Ｋについて、その最適な値を予めそれぞれ求めておき、この求めた各値となるように構成するようにした。
【０００９】
第４の発明は、第３の発明において、前記ミラー比ｍおよび前記導電係数Ｋの各値は、予め所定の定義式を定義しておき、前記入力用の第１のＭＯＳトランジスタのしきい値電圧のばらつきの範囲の下で、前記定義式を満足するような値を求めるようにした。
このような構成からなる本発明によれば、ＭＯＳトランジスタのしきい値電圧の製造によるばらつきがあっても、発振周期のばらつきが低減化された精度の良い発振出力が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明の発振器の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態に係る発振器は、図１に示すように、電流源回路１と、キャパシタ２と、第１充放電回路３と、第２充放電回路４と、第１充電判定アンプ５と、第２充電判定アンプ６と、遅延インバータ段７と、遅延インバータ段８と、ラッチ回路９と、を備えている。
【００１１】
また、この第１実施形態は、上記のような各回路がＭＯＳトランジスタから構成され、そのＭＯＳトランジスタは同一基板上に集積回路化されている。
ここで、本発明の第１実施形態の説明に先立って、本発明の基本的な考え方について説明する。
本発明のような発振器をＭＯＳトランジスタで構成する場合に、そのＭＯＳトランジスタのしきい値電圧にばらつきがあると、発振器を量産する場合に発振周期にばらつきが発生するという不具合があり、これに個別的に対処するのはコストなどの点で難しい。
【００１２】
ところが、発振器を量産する場合には、ＭＯＳトランジスタを同一基板上に集積回路化する。このため、その集積回路化された複数のＭＯＳトランジスタの間では、仮に、しきい値電圧がばらつくとすれば、同じ傾向にばらつくものと考えられ、このばらつきを統一的に解決するのが好ましい。
そこで、本発明では、電流源回路１と充電判定アンプ５、６との間で電流ミラーの関係を持たせ、そのミラー比をｍとし、充放電判定アンプを構成する入力ＭＯＳトランジスタの導電係数をＫとし、予め定義した式を使用してその両者の最適値を求め、この求めた最適値の下で設計すると、製造時にＭＯＳトランジスタのしきい値電圧のばらつきがあっても、使用時にはそのばらつき補償されて発振周期の変動が僅かになることを見いだしたものである。
【００１３】
次に、この第１実施形態の概略構成について、図１を参照して説明する。
電流源回路１は、第１充放電回路３および第２充放電回路４がそれぞれキャパシタ２を充電するための充電電流Ｉｃの基準となる参照電流Ｉｒｅｆを生成する回路であり、その参照電流Ｉｒｅｆはバイアス端子１１に供給されるバイアス電圧ＶＢによりを外部から可変あるいは任意に設定できるようになっている。
【００１４】
また、電流源回路１は、第１充電判定アンプ５および第２充電判定アンプ６を駆動するバイアス電流Ｉｊの基準となる参照電流Ｉｒｅｆを生成するようになっている。
第１充放電回路３は、キャパシタ２の充放電を行うようになっている。第２充放電回路４は、キャパシタ２の充放電を行うようになっており、その充放電動作が第１充放電回路３による充放電動作と排他的であって重ならないようになっている。
【００１５】
第１充電判定アンプ５は、第１充放電回路３によるキャパシタ２の一端側の充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力するようになっている。第２充電判定アンプ６は、第２充放電回路４によるキャパシタ２の他端側の充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力するようになっている。
【００１６】
第１充電判定アンプ５および第２充電判定アンプ６は、入力用のＭＯＳトランジスタと、電流源および負荷として機能するＭＯＳトランジスタとを含む、定電流駆動型のインバータからそれぞれ構成される。
遅延インバータ段７は、第１充電判定アンプ５の出力信号を所定時間遅延させるものであり、例えば３段のインバータ７１〜７３とアンドゲート７４で構成される。遅延インバータ段８は、第２充電判定アンプ６の出力信号を所定時間遅延させるものであり、例えば３段のインバータ８１〜８３で構成される。ここで、アンドゲート７４は、ラッチ回路９の禁止入力を回避するためのものである。
【００１７】
ラッチ回路９は、２つのノアゲート９１、９２をたすき掛けに接続したＲＳラッチ回路からなる。そして、このラッチ回路９は、第１充電判定アンプ５の出力信号を遅延インバータ段７で遅延させた信号と、第２充電判定アンプ６の出力信号を遅延インバータ段８で遅延させた信号とに基づき、出力端子１２に発振出力信号ＯＵＴを生成するとともに、第１充放電回路３および第２充放電回路４の充放電動作を制御する制御信号を生成するようになっている。
【００１８】
また、この第１実施形態では、電流源回路１が生成する参照電流Ｉｒｅｆに基づき、第１および第２の充放電回路３、４がそれぞれキャパシタ２を充電する充電電流Ｉｃ（Ｉｃ＝ｎ×Ｉｒｅｆ）と、第１および第２の充電判定アンプ５、６をそれぞれ駆動するバイアス電流Ｉｊ（Ｉｊ＝ｍ×Ｉｒｅｆ）とを、生成するようになっている。ここで、ｎおよびｍは、それぞれ電流ミラー比である。
【００１９】
このため、電流源回路１のＭＯＳトランジスタＰＥ８は、ＭＯＳトランジスタＰＥ１、ＭＯＳトランジスタＰＥ３、ＭＯＳトランジスタＰＥ４、およびＭＯＳトランジスタＰＥ６との間でカレントミラー回路を構成するようになっている。
さらに、この第１実施形態では、後述のように、上記のミラー比ｍと、充放電判定アンプ４、５の入力ＭＯＳトランジスタの導電係数Ｋについて、予め定義した式を使用してその最適値を求め、この求めた最適値の下で設計するようにしている。
【００２０】
次に、この第１実施形態の各回路の具体的な構成について、図１を参照しながら説明する。
電流源回路１は、カレントミラー回路を構成するＰ型のＭＯＳトランジスタＰＥ７、ＰＥ８と、Ｎ型のＭＯＳトランジスタＮＥ５、ＮＥ６と、抵抗Ｒ１とから構成される。
ＭＯＳトランジスタＰＥ７、ＰＥ８の各ソースおよび各基板端子は共通接続され、その共通接続部が電源端子１０に接続されて電源電圧ＶＤＤが供給されるようになっている。ＭＯＳトランジスタＰＥ８のゲートは、自己のドレインに接続されるとともに、ＭＯＳトランジスタＰＥ７のゲートに接続されている。
【００２１】
ＭＯＳトランジスタＰＥ７のドレインは、ＭＯＳトランジスタＮＥ５を介して接地されている。ＭＯＳトランジスタＰＥ８のドレインは、ＭＯＳトランジスタＮＥ６および抵抗Ｒ１を介して接地されている。また、ＭＯＳトランジスタＮＥ５のゲートはＭＯＳトランジスタＮＥ６のソースに接続され、ＭＯＳトランジスタＮＥ６のゲートはＭＯＳトランジスタＮＥ５のドレインに接続されている。さらに、ＭＯＳトランジスタＮＥ５、ＮＥ６の各基板端子は接地されている。
【００２２】
第１充放電回路３は、ＣＭＯＳインバータを構成するＰ型のＭＯＳトランジスタＰＥ２およびＮ型のＭＯＳトランジスタＮＥ３と、そのＣＭＯＳインバータの電流源として機能するＰ型のＭＯＳトランジスタＰＥ１とから構成される。
そして、ＭＯＳトランジスタＰＥ１は、電流源回路１のＭＯＳトランジスタＰＥ８に流れる参照電流Ｉｒｅｆのｎ倍の充電電流Ｉｃを得るために、ＭＯＳトランジスタＰＥ８との間でカレントミラー回路を構成している。
【００２３】
さらに詳述すると、ＭＯＳトランジスタＰＥ２、ＮＥ３の各ゲートは共通接続され、その共通接続部がノアゲート９１の出力端子に接続されるとともに、ノアゲート９２の一方の入力端子に接続されている。ＭＯＳトランジスタＰＥ２、ＮＥ３の各ドレインが共通接続され、その共通接続部がキャパシタ２の一端側に接続されるとともに、第１充電判定アンプ５のＭＯＳトランジスタＮＥ４のゲートに接続されている。
【００２４】
ＭＯＳトランジスタＮＥ３のソースおよび基板端子は、それぞれ接地されている。ＭＯＳトランジスタＰＥ２のソースは、ＭＯＳトランジスタＰＥ１のドレインと接続されている。ＭＯＳトランジスタＰＥ２の基板端子は電源端子１０に接続され、電源電圧ＶＤＤが供給されるようになっている。
ＭＯＳトランジスタＰＥ１のゲートは、電流源回路１のＭＯＳトランジスタＰＥ８のゲートおよびドレインに接続されている。ＭＯＳトランジスタＰＥ１のソースおよび基板端子は共通接続され、その共通接続部が電源端子１０に接続され、電源電圧ＶＤＤが供給されるようになっている。
【００２５】
第２充放電回路４は、ＣＭＯＳインバータを構成するＰ型のＭＯＳトランジスタＰＥ５およびＮ型のＭＯＳトランジスタＮＥ２と、そのＣＭＯＳインバータの電流源として機能するＰ型のＭＯＳトランジスタＰＥ４とから構成される。
そして、ＭＯＳトランジスタＰＥ４は、電流源回路１のＭＯＳトランジスタＰＥ８に流れる参照電流Ｉｒｅｆのｎ倍の充電電流Ｉｃを得るために、ＭＯＳトランジスタＰＥ８との間でカレントミラー回路を構成している。
【００２６】
さらに詳述すると、ＭＯＳトランジスタＰＥ５、ＮＥ２の各ゲートは共通接続され、その共通接続部がノアゲート９１の一方の入力端子に接続されるとともに、ノアゲート９２の出力端子に接続されている。ＭＯＳトランジスタＰＥ５、ＮＥ２の各ドレインが共通接続され、その共通接続部がキャパシタ２の他端側に接続されるとともに、第２充電判定アンプ６のＭＯＳトランジスタＮＥ１のゲートに接続されている。
【００２７】
ＭＯＳトランジスタＮＥ２のソースおよび基板端子は、それぞれ接地されている。ＭＯＳトランジスタＰＥ５のソースは、ＭＯＳトランジスタＰＥ４のドレインと接続されている。ＭＯＳトランジスタＰＥ５の基板端子は電源端子１０に接続され、電源電圧ＶＤＤが供給されるようになっている。
ＭＯＳトランジスタＰＥ４のゲートは、電流源回路１のＭＯＳトランジスタＰＥ８のゲートおよびドレインに接続されている。ＭＯＳトランジスタＰＥ４のソースおよび基板端子は共通接続され、その共通接続部が電源端子１０に接続され、電源電圧ＶＤＤが供給されるようになっている。
【００２８】
第１充電判定アンプ５は、入力用のＮ型のＭＯＳトランジスタＮＥ４と、その負荷および電流源として機能するＰ型のＭＯＳトランジスタＰＥ３とから構成される、定電流駆動型のインバータからなる。
そして、ＭＯＳトランジスタＰＥ３は、電流源回路１のＭＯＳトランジスタＰＥ８に流れる参照電流Ｉｒｅｆのｍ倍のバイアス電流Ｉｊを得るために、ＭＯＳトランジスタＰＥ８との間でカレントミラー回路を構成している。
【００２９】
さらに詳述すると、ＭＯＳトランジスタＮＥ４のゲートには、キャパシタ２の一端側の電圧が印加されるようになっている。ＭＯＳトランジスタＮＥ４のソースおよび基板端子はそれぞれ接地されている。また、ＭＯＳトランジスタＮＥ４のドレインは、ＭＯＳトランジスタＰＥ３のドレインに接続されるとともに、インバータ７１の入力端子に接続されている。
【００３０】
ＭＯＳトランジスタＰＥ３のゲートは、電流源回路１のＭＯＳトランジスタＰＥ８のゲートおよびドレインに接続されている。ＭＯＳトランジスタＰＥ３のソースおよび基板端子は共通接続され、その共通接続部が電源端子１０に接続され、電源電圧ＶＤＤが供給されるようになっている。
【００３１】
第２充電判定アンプ６は、入力用のＮ型のＭＯＳトランジスタＮＥ１と、その負荷および電流源として機能するＰ型のＭＯＳトランジスタＰＥ６とから構成される、定電流駆動型のインバータからなる。
そして、ＭＯＳトランジスタＰＥ６は、電流源回路１のＭＯＳトランジスタＰＥ８に流れる参照電流Ｉｒｅｆのｍ倍のバイアス電流Ｉｊを得るために、ＭＯＳトランジスタＰＥ８との間でカレントミラー回路を構成している。
【００３２】
さらに詳述すると、ＭＯＳトランジスタＮＥ１のゲートには、キャパシタ２の他端側の電圧が印加されるようになっている。ＭＯＳトランジスタＮＥ１のソースおよび基板端子はそれぞれ接地されている。また、ＭＯＳトランジスタＮＥ１のドレインは、ＭＯＳトランジスタＰＥ６のドレインに接続されるとともに、インバータ８１の入力端子に接続されている。
【００３３】
ＭＯＳトランジスタＰＥ６のゲートは、電流源回路１のＭＯＳトランジスタＰＥ８のゲートおよびドレインに接続されている。ＭＯＳトランジスタＰＥ６のソースおよび基板端子は共通接続され、その共通接続部が電源端子１０に接続され、電源電圧ＶＤＤが供給されるようになっている。
【００３４】
次に、このような構成からなる第１実施形態の動作例について、図１および図２を参照して説明する。
いま、例えば、ノアゲート９１の出力がＬレベルの場合には、第１充放電回路３のＣＭＯＳインバータの入力信号はＬレベルとなるので、ＭＯＳトランジスタＰＥ２がオンするとともにＭＯＳトランジスタＮＥ３がオフした状態にある。
【００３５】
このときには、ノアゲート９２の出力はＨレベルであるので、第２充放電回路４のＣＭＯＳインバータの入力信号はＨレベルとなり、ＭＯＳトランジスタＰＥ５がオフするとともにＭＯＳトランジスタＮＥ２がオンした状態にある。
このため、ノアゲート９１の出力がＬレベルの場合には、キャパシタ２の一端側２１は電流源であるＭＯＳトランジスタＰＥ１に接続され、キャパシタ２の他端側２２はグランドに接続される。このため、キャパシタ２は第１充放電回路３により充電される。従って、このときには、キャパシタ２の一端側の端子電圧Ｖ１は、図２の実線で示すように直線的に増加していく。一方、キャパシタ２の他端側の端子電圧Ｖ２は、図２の破線で示すように０〔Ｖ〕を維持する。
【００３６】
その後、キャパシタ２の端子電圧Ｖ１が、第１充電判定アンプ３の論理しきい値ＶＴに達すると、ＭＯＳトランジスタＮＥ４の出力がＬレベルからＨレベルに反転する。これにより、ノアゲート９２の出力がＨレベルからＬレベルに変化するとともに、ノアゲート９１の出力がＬレベルからＨレベルに変化する。
このため、第１充放電回路３のＣＭＯＳインバータの入力信号はＬレベルからＨレベルに変化するので、ＭＯＳトランジスタＰＥ２がオフするとともにＭＯＳトランジスタＮＥ３はオンする。一方、第２充放電回路４のＣＭＯＳインバータの入力信号はＨレベルからＬレベルに変化するので、ＭＯＳトランジスタＰＥ５がオンするとともにＭＯＳトランジスタＮＥ２がオフする。
【００３７】
これにより、キャパシタ２の端子電圧Ｖ１は急激にしきい値電圧ＶＴから０〔Ｖ〕になり、一方、キャパシタ２の端子電圧Ｖ２は急激に接地電位の０〔Ｖ〕から−ＶＴ〔Ｖ〕まで低下する（図２）。
そして、キャパシタ２は、その−ＶＴ〔Ｖ〕から第２充放電回路４により充電が開始される。このときには、キャパシタ２の端子電圧Ｖ２は、図２に示すように直線的に増加していく。一方、キャパシタ２の端子電圧Ｖ１は、図２に示すように０〔Ｖ〕を維持している。
【００３８】
その後、キャパシタ２の他端側の電圧Ｖ２が、第２充電判定アンプ４の論理しきい値ＶＴに達すると、ＭＯＳトランジスタＮＥ１の出力がＬレベルからＨレベルに反転する。これにより、ノアゲート９２の出力がＬレベルからＨレベルに変化するとともに、ノアゲート９１の出力がＨレベルからＬレベルに変化する。
このような一連の動作を繰り返すことにより、出力端子１２からは所望の周期からなるパルスが出力される。
【００３９】
次に、この第１実施形態の設計手法について説明する。
この第１実施形態では、充電判定アンプ５、６の論理しきい値ＶＴと、電流源回路１が生成する参照電流Ｉｒｅｆとの間には、比例定数をｋとすると、次の（１）式のように一次近似的に比例関係が成立するように設計されている。
【００４０】
ＶＴ＝ｋ×Ｉｒｅｆ・・・（１）
【００４１】
ここで、この発振器の発振周期をＴ、キャパシタ２の容量値をＣとすると、次の（２）式が成立する。
【００４２】
ｎ×Ｉｒｅｆ＝Ｃ×（ＶＴ／Ｔ）・・・（２）
【００４３】
ここで、左辺の（ｎ×Ｉｒｅｆ）は、第１の充放電回路３または第２の充放電回路４に流れる充電電流Ｉｃであり、ｎはその参照電流Ｉｒｅｆとその充電電流Ｉｃとのミラー比である。
（１）式および（２）式を用いて、発振器の発振周期Ｔを求めると、次の（３）式のようになる。
【００４４】
Ｔ＝（Ｃ×ｋ×Ｉｒｅｆ）／（ｎ×Ｉｒｅｆ）＝（ｋ／ｎ）×Ｃ・・・（３）
【００４５】
（３）式によれば一次近似が成立している。また、この（３）式によれば、発振周期Ｔを大きくするには、ミラー比ｎを小さくし、あるいは、キャパシタ２の容量値Ｃを大きくすれば良いことがわかる。
ここで、（３）式中の比例定数ｋは、電流源回路１に使用する抵抗Ｒ１の抵抗値ｒが十分大きい場合、例えば数百ＫΩ以上の時、この抵抗値ｒで近似できるので、（３）式は次の（４）式のようになる。
【００４６】
Ｔ≒Ｃ×（ｒ／ｎ）・・・（４）
【００４７】
ところで、この第１実施形態は、充電判定アンプ５、６の入力ＭＯＳトランジスタＮＥ４、ＮＥ１のしきい値電圧Ｖｔｈｎのばらつきに起因する発振器の発振周期Ｔの変動を抑えるようにしたものである。
そこで、この第１実施形態では、そのしきい値電圧Ｖｔｈｎのばらつきに対処するために、後述のようにして求めることができる、電流源回路１で生成する参照電流Ｉｒｅｆおよび充電判定アンプ５、６の論理しきい値ＶＴに着目し、以下の（５）式のようにＤ値を定義するようにした。
【００４８】
【数１】
2007288419.tif 000003
【００４９】
さらに、この第１実施形態では、入力用ＭＯＳトランジスタＮＥ４、ＮＥ１のしきい値電圧Ｖｔｈｎのばらつきの範囲の下で、（５）式で定義したＤ値が近似的にＤ＝１になるように、電流源回路１の参照電流Ｉｒｅｆと充電判定アンプ５、６のバイアス電流Ｉｊとの間で決まるミラー比ｍ、およびその入力用ＭＯＳトランジスタＮＥ４、ＮＥ１の導電係数Ｋまたはそのサイズ比（Ｗ／Ｌ）についてその最適な各値を求め、この求めた各値を使用して設計するようにした。ここで、ＷはＭＯＳトランジスタのチャネル幅であり、Ｌはそのチャネル長さである。
【００５０】
具体的には、シミュレータを使用して上記の最適値を求めるようにする。数値解析でも同様な結果が得られるので、この最適化はＭＯＳトランジスタのモデルパラメータに依存するものでないことがわかる。
また、電流源回路１の抵抗Ｒ１の抵抗値ｒ、ＭＯＳトランジスタの酸化膜厚ｔｏｘ、キャリア電子の移動度μｎが数１０パーセント変動していても最適化にほとんど影響を与えないことがシミュレーションで確認することができた。さらに、温度による影響も十分に小さい。
【００５１】
次に、（５）式で定義した電流源回路１の参照電流Ｉｒｅｆ、および充電判定アンプ５、６の論理しきい値ＶＴの導出について説明する。
図１に示す電流源回路１において、カレントミラーを構成するＭＯＳトランジスタＰＥ７、ＰＥ８が同じサイズで構成されているとすれば、ＭＯＳトランジスタＮＥ５、ＮＥ６には同じ電流が流れる。
【００５２】
そこで、ＭＯＳトランジスタＮＥ５が飽和領域で動作し、その動作電流である参照電流Ｉｒｅｆは、次の（６）式で表すことができる。
【００５３】
【数２】
2007288419.tif 000004
【００５４】
ここで、式中のｒは抵抗Ｒ１の抵抗値、ＫｏはＭＯＳトランジスタの導電係数（トランスコンダクタンス係数）、ＶｔｈｎはＭＯＳトランジスタのしきい値電圧である。
（６）式をＩｒｅｆについて解くと、次の（７）式が得られる。
【００５５】
【数３】
2007288419.tif 000005
【００５６】
また、充電判定アンプ５、６のＭＯＳトランジスタＮＥ４、ＮＥ１の動作電流であるバイアス電流Ｉｊとしては、電流源回路１の参照電流Ｉｒｅｆがｍ倍されたミラー電流が流れる。
そこで、充電判定アンプ５、６の論理しきい値ＶＴは、ＭＯＳトランジスタＮＥ４、ＮＥ１のバイアス電流Ｉｊがそのミラー電流となるときの飽和電圧が、その近似であるため、次の（８）式が成立する。
【００５７】
【数４】
2007288419.tif 000006
【００５８】
この（８）式について充電判定回路の論理しきい値ＶＴについて求めると、次の（９）式のようになる。
【００５９】
【数５】
2007288419.tif 000007
【００６０】
ここで、（７）式および（９）式を使用すると、詳細な式の変形を示さないが、Ｋ／ｍ＝ρを変数と書き直して、（５）式は、ρの関数として表すことができる。この場合には、横軸をρに縦軸をＤとして数値解析することで、Ｄ＝１とするための最適なρの確認が可能である。
【００６１】
簡易には、抵抗値ｒと変数ρについて  r＞＞１  且つ  ρ＝Ｋ／ｍ＞＞１  が成立している場合は、（７）式と（９）式から、近似的に（１）式が導かれる。
これらの結果により、この第１実施形態では、ＭＯＳトランジスタにより集積回路化する場合に、レイアウト上の素子のミスマッチが極力小さくなる工夫などして製造する限り、ＭＯＳトランジスタのしきい値電圧のばらつきに影響されない発振周期Ｔを実現することができる。
【００６２】
以上説明したように、この第１実施形態では、電流源回路１と充電判定アンプ５、６との間で電流ミラーの関係を持たせ、そのミラー比をｍとし、充放電判定アンプを構成する入力ＭＯＳトランジスタの導電係数をＫとし、予め定義した式を使用してその両者の最適値を求めるようにした。
このため、その求めた最適値の下で設計すると、製造時にＭＯＳトランジスタのしきい値電圧のばらつきがあっても、使用時にはそのばらつき補償されて発振周期の変動が僅かになる。例えば、ＭＯＳトランジスタのしきい値がばらつきがあっても、そのばらつきが充電判定アンプ５、６に流れるバイアス電流によって補償される。
【００６３】
（第２実施形態）
本発明の発振器の第２実施形態の構成について、図３を参照して説明する。
図１に示す第１実施形態では、キャパシタ２を１つで構成し、そのキャパシタ２の両端を充電端子して使用する構成になっている。このため、充放電の切り替え時に、それまで充電されていた端子が急速に放電されると、反対側のグランドレベル端子はこれに追随できないので、瞬間的にグランド以下のレベルに下降する。
【００６４】
そこで、この第２実施形態では、その下降による誤差や不具合を解消するために、キャパシタ２を２つに分割し、その２つのキャパシタを交互に充放電させるようにしたものである。このような構成は、キャパシタの容量値のマッチングが問題とならず、かつ、レイアウト面積に余裕のあるときには有効である。
【００６５】
このために、第２実施形態は、図３に示すように、電流源回路１１と、キャパシタ２Ａおよびキャパシタ２Ｂと、第１充放電回路１３と、第２充放電回路１４と、第１充電判定アンプ１５と、第２充電判定アンプ１６と、遅延インバータ段１７と、遅延インバータ段１８と、ラッチ回路１９と、を備えている。
また、この第２実施形態は、上記のような各回路はＭＯＳトランジスタから構成され、そのＭＯＳトランジスタは同一基板上に集積回路化されている。
【００６６】
次に、この第２実施形態の概略構成について、図３を参照して説明する。
電流源回路１１は、第１充放電回路１３および第２充放電回路１４がそれぞれキャパシタ２Ａ、２Ｂをそれぞれ充電するための充電電流Ｉｃの基準となる参照電流Ｉｒｅｆを生成する回路であり、その参照電流Ｉｒｅｆを外部から設定できるようになっている。
また、電流源回路１１は、第１充電判定アンプ１５および第２充電判定アンプ１６を駆動するバイアス電流Ｉｊの基準となる参照電流Ｉｒｅｆを生成するようになっている。
【００６７】
第１充放電回路１３は、キャパシタ２Ａの充放電を行うようになっている。第２充放電回路１４は、キャパシタ２Ｂの充放電を行うようになっている。
第１充電判定アンプ１５は、第１充放電回路１３によるキャパシタ２Ａの充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力するようになっている。第２充電判定アンプ１６は、第２充放電回路１４によるキャパシタ２Ｂの充電電圧が論理しきい値まで完了したか否かを判定し、この判定に応じた信号を出力するようになっている。
【００６８】
第１充電判定アンプ１５および第２充電判定アンプ１６は、それぞれ、入力用のＭＯＳトランジスタと、電流源および負荷として機能するＭＯＳトランジスタとを含む定電流源駆動型のインバータから構成される。
遅延インバータ段１７は、第１充電判定アンプ１５の出力信号を所定時間遅延させるものであり、例えば３段のインバータ１７１〜１７３とアンドゲート１７４で構成される。遅延インバータ段１８は、第２充電判定アンプ１６の出力信号を所定時間遅延させるものであり、例えば３段のインバータ１８１〜１８３で構成される。
【００６９】
ラッチ回路１９は、２つのノアゲート１９１、１９２をたすき掛けに接続したＲＳラッチ回路から構成される。そして、このラッチ回路１９は、第１充電判定アンプ１５の出力信号を遅延インバータ段１７で遅延させた信号と、第２充電判定アンプ１６の出力信号を遅延インバータ段１８で遅延させた信号とに基づき、発振出力信号を生成するとともに、第１充放電回路１３および第２充放電回路１４の充放電動作を制御する制御信号を生成するようになっている。
【００７０】
また、この第２実施形態では、電流源回路１１が生成する参照電流Ｉｒｅｆに基づき、第１および第２の充放電回路１３、１４がそれぞれキャパシタ２Ａ、２Ｂを充電する充電電流Ｉｃ（Ｉｃ＝ｎ×Ｉｒｅｆ）と、第１および第２の充電判定アンプ１５、１６をそれぞれ駆動するバイアス電流Ｉｊ（Ｉｊ＝ｍ×Ｉｒｅｆ）とを、生成するようになっている。ここで、ｎおよびｍは、それぞれ電流ミラー比である。
このため、電流源回路１１のＭＯＳトランジスタＰＥ８は、ＭＯＳトランジスタＰＥ１、ＭＯＳトランジスタＰＥ３、ＭＯＳトランジスタＰＥ４、およびＭＯＳトランジスタＰＥ６との間でカレントミラー回路を構成するようになっている。
【００７１】
さらに、この第２実施形態では、第１実施形態と同様に、上記のミラー比ｍと、充放電判定アンプ１４、１５の入力ＭＯＳトランジスタの導電係数Ｋについて、予め定義した式を使用してその最適値を求め、この求めた最適値の下で設計するようにしている。
なお、この第２実施形態におけるトランジスタレベルでの具合的な構成は、第１実施形態の場合の構成と基本的に同様であるので、同一の構成要素には同一符号を付してその説明は省略する。
【００７２】
次に、このような構成からなる第２実施形態の動作例について、図３および図４を参照して説明する。
いま、例えば、ノアゲート１９１の出力がＬレベルの場合には、第１充放電回路１３のＣＭＯＳインバータの入力信号はＬレベルとなるので、ＭＯＳトランジスタＰＥ２がオンするとともにＭＯＳトランジスタＮＥ３がオフした状態にある。
【００７３】
このため、キャパシタ２Ａは電流源であるＭＯＳトランジスタＰＥ１に接続されるので、キャパシタ２Ａは第１充放電回路１３により充電される。従って、このときには、キャパシタ２Ａの電圧Ｖ１は、図４の実線で示すように直線的に増加していく。
このときには、ノアゲート１９２の出力はＨレベルであるので、第２充放電回路１４のＣＭＯＳインバータの入力信号はＨレベルとなり、ＭＯＳトランジスタＰＥ５がオフするとともにＭＯＳトランジスタＮＥ２がオンした状態にある。
【００７４】
このため、キャパシタ２Ｂの両端がＭＯＳトランジスタＮＥ２により短絡した状態にあるので、キャパシタ２Ｂの電圧Ｖ２は、図４の破線で示すように０〔Ｖ〕を維持している。
その後、キャパシタ２Ａの電圧Ｖ１が、第１充電判定アンプ１３の論理しきい値ＶＴに達すると、ＭＯＳトランジスタＮＥ４の出力がＬレベルからＨレベルに反転する。これにより、ノアゲート１９２の出力がＨレベルからＬレベルに変化するとともに、ノアゲート１９１の出力がＬレベルからＨレベルに変化する。
【００７５】
このため、第１充放電回路１３のＣＭＯＳインバータの入力信号はＬレベルからＨレベルに変化するので、ＭＯＳトランジスタＰＥ２がオフするとともにＭＯＳトランジスタＮＥ３はオンする。このため、キャパシタ２Ａの両端がＭＯＳトランジスタＮＥ３により短絡されるので、キャパシタ２Ａの電圧Ｖ２は、図４に示すように急減に０〔Ｖ〕に低下し、以後その状態を維持する。
【００７６】
これらの動作に並行し、第２充放電回路１４のＣＭＯＳインバータの入力信号はＨレベルからＬレベルに変化するので、ＭＯＳトランジスタＰＥ５がオンするとともにＭＯＳトランジスタＮＥ２はオフする。このため、キャパシタ２Ｂは電流源であるＭＯＳトランジスタＰＥ４に接続されるので、キャパシタ２Ｂは第１充放電回路１４により充電される。従って、このときには、キャパシタ２Ｂの電圧Ｖ２は、図４に示すように直線的に増加していく。
【００７７】
その後、キャパシタ２Ｂの電圧Ｖ２が、第２充電判定アンプ１４の論理しきい値ＶＴに達すると、ＭＯＳトランジスタＮＥ１の出力がＬレベルからＨレベルに反転する。これにより、ノアゲート１９２の出力がＬレベルからＨレベルに変化するとともに、ノアゲート１９１の出力がＨレベルからＬレベルに変化する。
このような一連の動作を繰り返すことにより、出力端子１２からは所望の周期からなるパルスが出力される。
なお、第２実施形態における設計手法は、第１実施形態の設計手法と基本的に同じであるので、その説明を省略する。
【００７８】
（第３実施形態）
本発明の発振器の第３実施形態の構成について、図５を参照して説明する。
図１または図３に示す第１または第２実施形態を低電流動作条件で使用する場合には、充電判定アンプのゲインが足りないので、例えば、図３に示すインバータ１７１を直接駆動させる場合には動作異常（チャタリングなど）の可能性がある。
【００７９】
そこで、この第３実施形態では、それを回避するために、図３に示すインバータ１７１１８１を、図５に示すように十分な利得が得られるバッファ用アンプ２１、２２に置き換えるようにしたものである。
さらに、この第３実施形態では、図３に示すラッチ回路１９を駆動するインバータ１７３、１８３を、シュミット回路２３、２４に置き換え、これによりラッチ回路１９にパルスを成形し、鈍った波形を矩形波にするようにした。
【００８０】
上記のバッファアンプ２１は、図５に示すように、入力段のＰ型のＭＯＳトランジスタＰＥ１１と、電流源および負荷として機能するＮ型のＭＯＳトランジスタＮＥ１１とから構成される。また、バッファアンプ２２は、同図に示すように、入力段のＰ型のＭＯＳトランジスタＰＥ１２と、電流源および負荷として機能するＮ型のＭＯＳトランジスタＮＥ１２とから構成される。
【００８１】
また、このバッファアンプ２１、２２のＭＯＳトランジスタＮＥ１１、ＮＥ１２のゲートに所望のバイアス電圧をそれぞれ供給するようになっている。このために、電流源回路１１には、Ｐ型のＭＯＳトランジスタＰＥ１３とＮ型のＭＯＳトランジスタＮＥ１３とを追加し、これによりそのバイアス電圧Ｖｂを生成し、この生成したバイアス電圧ＶｂをＭＯＳトランジスタＮＥ１１、ＮＥ１２のゲートにそれぞれ供給するようにしている。
なお、この第３実施形態の上記の構成を除く部分は、図３に示す第２実施形態の構成を同様であるので、同一の構成要素には同一符号を付してその詳細な説明は省略する。
【００８２】
次に、図５のシュミット回路２３、２４の具体的な構成について、図６を参照して説明する。
このシュミット回路は、図６に示すように、電源端子３１とアース端子３２との間に、Ｐ型のＭＯＳトランジスタＰＥ２１、ＰＥ２２およびＮ型のＭＯＳトランジスタＮＥ２１、ＮＥ２２を直列に接続するようになっている。そして、その４つのＭＯＳトランジスタの各ゲートを接続し、その共通接続部が入力端子３３に接続され、入力電圧ＶＩＮが供給されるようになっている。また、ＭＯＳトランジスタＰＥ２２のドレインとＭＯＳトランジスタＮＥ２１のドレインとを接続し、この共通接続部が出力端子３４に接続されて、その出力端子３４から出力電圧ＯＵＴを取り出すようになっている。
【００８３】
さらに、Ｐ型のＭＯＳトランジスタＰＥ２３とＮ型のＭＯＳトランジスタＮＥ２３の各ゲートが接続され、その共通接続部が出力端子３４に接続されている。ＭＯＳトランジスタＰＥ２３は、そのソースがＭＯＳトランジスタＰＥ２１のドレインに接続され、そのドレインがアース端子３２に接続されている。さらに、ＭＯＳトランジスタＮＥ２３は、そのソースがＭＯＳトランジスタＮＥ２１のソースに接続され、そのドレインが電源端子３１に接続されている。
【００８４】
（その他）
各実施形態のキャパシタとしては、膜厚が良く管理されたＭＯＳキャパシタで、特に空乏層の幅が短くするものを使用するようにしても良い。
各実施形態の電流源回路に使用される抵抗Ｒ１は、製造ばらつきの少ないＮ＋ポリ抵抗を採用し、その抵抗値を試作評価時の中心値にトリミングする構成にしても良い。
上記の第３実施形態では、バッファ用アンプとシュミット回路とを含むようにしたが、第２の実施形態において、そのバッファ用アンプとシュミット回路を含む構成にしても良い。
【図面の簡単な説明】
【００８５】
【図１】本発明の発振器の第１実施形態の構成を示す回路図である。
【図２】第１実施形態の動作時における各部の波形を示す波形図である。
【図３】本発明の発振器の第２実施形態の構成を示す回路図である。
【図４】第２実施形態の動作時における各部の波形を示す波形図である。
【図５】本発明の発振器の第３実施形態の構成を示す回路図である。
【図６】シュミット回路の構成例を示す回路図である。
【符号の説明】
【００８６】
１、１１・・・電流源回路、２、２Ａ、２Ｂ・・・キャパシタ、３、１３・・・第１充放電回路、４、１４・・・第２充放電回路、５、１５・・・第１充電判定アンプ、６、１６・・・第２充電判定アンプ、７、１７・・・遅延インバータ段、８、１８・・遅延インバータ段、９、１９・・・ラッチ回路
【図１】
2007288419.tif 000008
【図２】
2007288419.tif 000009
【図３】
2007288419.tif 000010
【図４】
2007288419.tif 000011
【図５】
2007288419.tif 000012
【図６】
2007288419.tif 000013