(57)【要約】【課題】プログラミング速度の改善されたＥＥＰＲＯＭを提供する。【解決手段】半導体基板、半導体基板に活性領域を定義する素子分離膜、活性領域に形成されたトレンチを充填する少なくとも一つの絶縁膜、絶縁膜上に形成された浮遊ゲート絶縁膜、及び浮遊ゲート絶縁膜上に形成された浮遊ゲート導電膜を備えるＥＥＰＲＯＭである。【選択図】図４
2007173821.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に活性領域を定義する素子分離膜と、
前記活性領域に形成された少なくとも一つのトレンチを充填する少なくとも一つの絶縁膜と、
前記少なくとも一つの絶縁膜及び前記活性領域の半導体基板上に形成された浮遊ゲート絶縁膜と、
前記浮遊ゲート絶縁膜上に形成された浮遊ゲート導電膜と、を備えるＥＥＰＲＯＭ。
【請求項２】
前記絶縁膜と接する活性領域の半導体基板上に形成された浮遊ゲート絶縁膜の厚さは、前記絶縁膜と接していない活性領域の半導体基板上に形成された浮遊ゲート絶縁膜の厚さよりさらに薄いことを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項３】
前記トレンチは、線形及び四角形からなる群から選択されるいずれか一つの形状になることを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項４】
前記活性領域は、前記トレンチを形成することによって線形及び四角形からなる群から選択される形状であることを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項５】
前記トレンチは、複数個であることを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項６】
前記絶縁膜及び前記浮遊ゲート絶縁膜は、酸化物からなることを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項７】
半導体基板と、
前記半導体基板に第１活性領域、第２活性領域、及び第３活性領域を定義する素子分離膜と、
前記１活性領域に形成された少なくとも一つの第１トレンチを充填する第１絶縁膜と、
前記第１絶縁膜及び前記活性領域上に共通に形成された浮遊ゲート絶縁膜と、
前記浮遊ゲート絶縁膜に形成される浮遊ゲート導電膜と、
前記浮遊ゲート導電膜の両側の活性領域に形成された不純物注入領域と、を備えるＥＥＰＲＯＭ。
【請求項８】
前記第１絶縁膜と接する第１活性領域の半導体基板上に形成された浮遊ゲート絶縁膜の厚さは、前記第１絶縁膜と接していない第１活性領域の半導体基板上に形成された浮遊ゲート絶縁膜の厚さよりさらに薄いことを特徴とする請求項７に記載のＥＥＰＲＯＭ。
【請求項９】
前記第１トレンチは、線形及び四角形からなる群から選択されるいずれか一つの形状になることを特徴とする請求項７に記載のＥＥＰＲＯＭ。
【請求項１０】
前記第１活性領域は、前記トレンチを形成することによって、線形及び四角形からなる群から選択される一つの形状になることを特徴とする請求項７に記載のＥＥＰＲＯＭ。
【請求項１１】
前記第１トレンチは、複数個であることを特徴とする請求項７に記載のＥＥＰＲＯＭ。
【請求項１２】
前記第１絶縁膜及び前記浮遊ゲート絶縁膜は、酸化物からなることを特徴とする請求項７に記載のＥＥＰＲＯＭ。
【請求項１３】
前記第２活性領域に形成された少なくとも一つの第２トレンチを充填する少なくとも一つの第２絶縁膜をさらに備え、
前記浮遊ゲート絶縁膜は、前記少なくとも一つの第２絶縁膜上に形成されることを特徴とする請求項７に記載のＥＥＰＲＯＭ。
【請求項１４】
前記第２絶縁膜と接する第２活性領域の半導体基板上に形成された浮遊ゲート絶縁膜の厚さは、前記第２絶縁膜と接していない第２活性領域の半導体基板上に形成された浮遊ゲート絶縁膜の厚さよりさらに薄いことを特徴とする請求項１３に記載のＥＥＰＲＯＭ。
【請求項１５】
前記第１活性領域の半導体基板内に形成され、第１導電型の不純物を含む消去ウェルと、
前記第２活性領域の半導体基板内に形成され、前記第１導電型の不純物と逆の導電型の第２導電型の不純物を含む読み出しウェルと、
前記第３活性領域の半導体基板内に形成され、前記第１導電型の不純物を含む制御ウェルと、をさらに備えることを特徴とする請求項７に記載のＥＥＰＲＯＭ。
【請求項１６】
前記消去ウェルと前記第１活性領域に形成された不純物注入領域とに共通で接続する第１配線をさらに備えることを特徴とする請求項１５に記載のＥＥＰＲＯＭ。
【請求項１７】
前記読み出しウェル及び前記第２活性領域に形成された不純物注入領域のうち何れか一つを共通で接続する第２配線をさらに備えることを特徴とする請求項１５に記載のＥＥＰＲＯＭ。
【請求項１８】
前記第２活性領域に形成された不純物注入領域のうち、残りの一つに接続する第３配線をさらに備えることを特徴とする請求項１７に記載のＥＥＰＲＯＭ。
【請求項１９】
前記制御ウェルと前記第３活性領域上に形成された不純物注入領域とを共通で接続する第４配線をさらに備えることを特徴とする請求項１５に記載のＥＥＰＲＯＭ。
【請求項２０】
前記第１導電型の不純物を含み、前記読み出しウェルを覆い包むディープウェルをさらに備えることを特徴とする請求項１５に記載のＥＥＰＲＯＭ。
【請求項２１】
前記浮遊ゲートは、一字型であることを特徴とする請求項７に記載のＥＥＰＲＯＭ、
【請求項２２】
半導体基板上に第１活性領域、第２活性領域及び第３活性領域を定義する複数の素子分離膜を形成する工程と、
前記第１活性領域の半導体基板に少なくとも一つのトレンチを形成する工程と、
前記少なくとも一つのトレンチ内に絶縁物を充電して、少なくとも一つの絶縁膜を形成する工程と、
前記第１活性領域、前記第２活性領域、前記第３活性領域、及び前記少なくとも一つの絶縁膜上に浮遊ゲート絶縁膜を形成する工程と、
前記浮遊ゲート絶縁膜上に浮遊ゲート導電膜を形成する工程と、を含むＥＥＰＲＯＭの製造方法。
【請求項２３】
前記第１活性領域に少なくとも一つのトレンチを形成する工程は、
前記半導体基板上に前記第１活性領域の一部を露出するエッチングマスクを形成する工程と、
前記エッチングマスクを利用して、前記半導体基板をエッチングして少なくとも一つのトレンチを形成する工程と、を含むことを特徴とする請求項２２に記載のＥＥＰＲＯＭの製造方法。
【請求項２４】
前記絶縁膜と接する第１活性領域の半導体基板上に前記浮遊ゲート絶縁膜を、前記絶縁膜と接していない第１活性領域の半導体基板上に形成された浮遊ゲート絶縁膜よりさらに薄く形成することを特徴とする請求項２２に記載のＥＥＰＲＯＭの製造方法。
【請求項２５】
前記浮遊ゲート導電膜をイオン注入マスクとして利用して、前記活性領域上に不純物を注入することによって不純物注入領域を形成する工程をさらに含むことを特徴とする請求項２２に記載のＥＥＰＲＯＭの製造方法。
【請求項２６】
前記第１活性領域の半導体基板内に第１導電型の不純物を注入して消去ウェルを形成する工程と、
前記第２活性領域の半導体基板内に、前記第１導電型の不純物と逆の導電型の第２導電型の不純物を注入して読み出しウェルを形成する工程と、
前記第３活性領域の半導体基板内に前記第１導電型の不純物を注入して制御ウェルを形成する工程と、をさらに含むことを特徴とする請求項２５に記載のＥＥＰＲＯＭの製造方法。
【請求項２７】
消去ウェルと前記第１活性領域の不純物注入領域とに共通で接続する第１配線を形成する工程と、
前記読み出しウェル及び前記第２活性領域の不純物注入領域のうち何れか一つを共通で接続する第２配線を形成する工程と、
前記第２活性領域の不純物注入領域のうち残りの一つを接続する第３配線を形成する工程と、
前記制御ウェルと前記第３活性領域の不純物注入領域とを共通で接続する第４配線を形成する工程と、をさらに含むことを特徴とする請求項２６に記載のＥＥＰＲＯＭの製造方法。
【請求項２８】
第１導電型の不純物を注入して、前記読み出しウェルを覆い包むディープウェルを形成する工程をさらに含むことを特徴とする請求項２７に記載のＥＥＰＲＯＭの製造方法。
【請求項２９】
複数の素子分離膜により半導体基板に定義された第１活性領域、第２活性領域及び第３活性領域と、前記第１活性領域に形成された少なくとも一つのトレンチを充填する少なくとも一つの絶縁膜と、前記絶縁膜及び前記活性領域上に共通で形成された浮遊ゲート絶縁膜と、前記浮遊ゲート絶縁膜に形成される浮遊ゲート導電膜と、前記浮遊ゲート導電膜の両側の活性領域に不純物注入領域とを備えるＥＥＰＲＯＭを提供する工程と、
前記第１活性領域に接地電圧を印加し、前記第３活性領域にプログラミング電圧を印加してデータを書き込む工程と、
前記第２活性領域の不純物注入領域のうち何れか一つに電源電圧を印加し、第３活性領域に読み出し電圧を印加して、前記書き込まれたデータを読み出す工程と、
前記第３活性領域に接地電圧を印加し、前記第１活性領域に消去電圧を印加して、前記書き込まれたデータを消去する工程と、を含むことを特徴とするＥＥＰＲＯＭの駆動方法。
【請求項３０】
前記データを書き込む工程は、電子が、前記第１絶縁膜と接する前記第１活性領域の半導体基板上に形成された浮遊ゲート絶縁膜を介して浮遊ゲート導電膜にＦ−Ｎトンネリングされることを特徴とする請求項２９に記載のＥＥＰＲＯＭの駆動方法。
【請求項３１】
前記データを消去する工程は、電子が、前記第１絶縁膜と接する前記第１活性領域の半導体基板上に形成された浮遊ゲート絶縁膜を介して浮遊ゲート導電膜から半導体基板にＦ−Ｎトンネリングされることを特徴とする請求項２９に記載のＥＥＰＲＯＭの駆動方法。
【請求項３２】
前記ＥＥＰＲＯＭは、前記第１活性領域の半導体基板内に形成され、第１導電型の不純物を含む消去ウェルと、
前記第２活性領域の半導体基板内に形成され、前記第１導電型の不純物と逆の導電型の第２導電型の不純物を含む読み出しウェルと、
前記第３活性領域の半導体基板内に形成され、前記第１導電型の不純物を含む制御ウェルと、をさらに備えることを特徴とする請求項２９に記載のＥＥＰＲＯＭの駆動方法。
【請求項３３】
前記データを書き込む工程は、前記消去ウェルと前記第１活性領域に形成された不純物注入領域とに共通で接地電圧を印加し、
前記読み出しウェルと前記第２活性領域の不純物注入領域とに接地電圧を印加し、
前記制御ウェルと前記第３活性領域に形成された不純物注入領域とに共通でプログラミング電圧を印加することを特徴とする請求項３０に記載のＥＥＰＲＯＭの駆動方法。
【請求項３４】
前記データを読み出す工程は、前記消去ウェルと前記第１活性領域に形成された不純物注入領域とに共通で接地電圧を印加し、
前記読み出しウェル及び前記第２活性領域の不純物注入領域のうち何れか一つに共通で接地電圧を印加し、
前記第２活性領域の不純物注入領域のうち残りの一つに電源電圧を印加し、
前記制御ウェルと前記第３活性領域に形成された不純物注入領域とに共通で読み出し電圧を印加することを特徴とする請求項２９に記載のＥＥＰＲＯＭの駆動方法。
【請求項３５】
前記データを消去する工程は、前記消去ウェルと前記第１活性領域に形成された不純物注入領域とに共通で消去電圧を印加し、
前記読み出しウェルと前記第２活性領域の不純物注入領域とに接地電圧を印加し、
前記制御ウェルと前記第３活性領域に形成された不純物注入領域とに共通で接地電圧を印加することを特徴とする請求項２９に記載のＥＥＰＲＯＭの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、不揮発性半導体素子のうち、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
情報を記憶または保存できるように製作した半導体集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）をメモリと称する。一般的に、メモリは、揮発性如何によってＲＯＭとＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とに大別される。ＲＯＭは、入力されたプログラムを読み取り可能なメモリである。また、電源供給が中断されても、情報を保持する不揮発性メモリである。したがって、ＲＯＭは、同じ作業を繰り返して行うか、またはプログラムを修正する必要のない場合に多く使用されるメモリである。ＲＯＭの一形態であってデータを記録し、それを電気的に消去できるＥＥＰＲＯＭがある。
【０００３】
一般的に、ＥＥＰＲＯＭは、活性領域の半導体基板にトンネル絶縁膜と、それを取り囲むゲート絶縁膜、浮遊ゲート、制御ゲートが積層されたメモリトランジスタとを備える。また、ＥＥＰＲＯＭは、ゲートの両側の半導体基板に形成されたソース／ドレイン領域を備える。ＥＥＰＲＯＭは、制御ゲートに電圧を印加することによって、電子がトンネル絶縁膜を介してＦ−Ｎトンネリングされてデータを書き込みまたは消去する。
【０００４】
一方、最近、論理素子及びメモリ素子が一つのチップに実現されるシステムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ；ＳｏＣ）が先端デジタル時代の核心部品技術として浮び上がっている。ＳｏＣは、全ての部品の機能を一つのチップに集積させたものであって、それぞれの機能を担当するいくつかの半導体チップを別途に製造するのに比べて、低コスト及び小型化が可能であるという長所がある。
【０００５】
ＳｏＣが論理素子及びメモリ素子としてのＥＥＰＲＯＭを備える場合、それを実現するためには、論理素子及びＥＥＰＲＯＭを同一工程によって製造しなければならない。しかし、論理素子の場合、単一ゲート構造のトランジスタを使用するが、ＥＥＰＲＯＭの場合、前述のように、積層ゲート構造のトランジスタを使用する。したがって、論理素子及びＥＥＰＲＯＭを備えるＳｏＣの製造工程は非常に複雑になりうる。
【０００６】
それを解決するために、単一ゲート構造のＥＥＰＲＯＭが研究されている。単一ゲート構造のＥＥＰＲＯＭは、データプログラミング及び読み出しプログラミングＭＯＳトランジスタと、ＥＥＰＲＯＭを制御する制御ＭＯＳトランジスタとを備える。このとき、単一ゲート構造のＥＥＰＲＯＭは、トランジスタのゲートを同じ浮遊ゲートとして互いに共有する。
【０００７】
前記のような単一ゲート構造のＥＥＰＲＯＭは、制御ＭＯＳトランジスタで制御ウェルとゲートとの間に容量結合を引き起こして、プログラミングＭＯＳトランジスタで電子のＦ−Ｎトンネリングを引き起こす。したがって、ＥＥＰＲＯＭのプログラミング速度を上昇させるために、制御ウェルと浮遊ゲートとの間の容量結合程度を上昇させなければならない。すなわち、制御ウェルと容量結合される浮遊ゲートの面積を拡大させなければならない。しかし、浮遊ゲートの面積を無制限に拡大させて、ＥＥＰＲＯＭの速度を改善することはできない。それは、ＳｏＣを実現するために、半導体素子のサイズを縮小させることに符合しないため、ＥＥＰＲＯＭのサイズを拡大させずにプログラミング速度を改善できる方案が摸索されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、プログラミング速度を改善できるＥＥＰＲＯＭを提供することである。
【０００９】
また、本発明の目的は、半導体素子のサイズを拡大させずにプログラミング速度を改善できる単一ゲート構造を有するＥＥＰＲＯＭを提供することである。
【００１０】
また、本発明の目的は、半導体素子のサイズを拡大させずにプログラミング速度を改善できる単一ゲート構造を有するＥＥＰＲＯＭを容易に製造できる方法を提供することである。
【００１１】
また、本発明の目的は、半導体素子のサイズを拡大させずにプログラミング速度を改善できる単一ゲート構造を有するＥＥＰＲＯＭを効果的に動作させうる方法を提供することである。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明は、トレンチを備えた活性領域及び前記トレンチを充填する絶縁膜を備えるＥＥＰＲＯＭを提供する。
【００１３】
さらに詳細には、前記ＥＥＰＲＯＭは、半導体基板と、前記半導体基板に活性領域を定義するための素子分離膜とを備える。
【００１４】
また、前記ＥＥＰＲＯＭは、前記活性領域のトレンチを充填する絶縁膜を備える。前記トレンチは、線形、四角形など多様な形態を有しうる。また、前記トレンチの個数及び深さも多様な値を有しうる。望ましくは、前記トレンチは、プログラミング速度をさらに上昇させるために、複数に形成され、製造工程の便宜上、薄いことが望ましい。前記絶縁膜は、エッジ領域が絶縁膜の中央領域よりさらに薄く形成される。
【００１５】
前記ＥＥＰＲＯＭは、前記絶縁膜を有する半導体基板の全面に形成された浮遊ゲート絶縁膜を備える。前記絶縁膜は、エッジ領域が相対的に薄く形成されることによって、前記浮遊ゲート絶縁膜が前記絶縁膜と接する活性領域の半導体基板上で、他の領域に形成されたものよりさらに薄い。前記絶縁膜と前記浮遊ゲート絶縁膜とは異なるか、または同じ物質からなりうる。望ましくは、前記絶縁膜及び前記浮遊ゲート絶縁膜が酸化物からなりうる。前記のように相対的に薄い浮遊ゲート絶縁膜を介して、電子がＦ−Ｎトンネリングされうる。したがって、プログラミング速度が速くなる。
【００１６】
前記ＥＥＰＲＯＭは、浮遊ゲート絶縁膜に形成された浮遊ゲート導電膜を備える。前記浮遊ゲート導電膜は、不純物がドーピングされたポリシリコンであることが望ましい。
【００１７】
前記トレンチを備える活性領域で、データの書き込みまたは消去過程と共にデータの読み出し過程が行われる場合、プログラミング速度を改善すると共に、前記読み出し過程で漏れ電流の防止を考慮せねばならない。したがって、プログラミング速度の改善及び漏れ電流の防止のために、前記絶縁膜数、形状などを決定せねばならない。
【００１８】
また、本発明は、データの書き込み及び消去のためのトランジスタが形成される活性領域にトレンチが形成され、前記トレンチを充填し、絶縁物からなる絶縁膜を備える単一ゲート構造のＥＥＰＲＯＭを提供する。
【００１９】
さらに詳細には、前記単一ゲート構造のＥＥＰＲＯＭは、半導体基板に第１活性領域、第２活性領域及び第３活性領域を定義する複数の素子分離膜を備える。前記単一ゲート構造のＥＥＰＲＯＭは、前記第１活性領域に形成された第１トレンチを充填する第１絶縁膜を備える。そして、前記第１絶縁膜及び前記活性領域上に共通で形成された浮遊ゲート絶縁膜と、前記浮遊ゲート絶縁膜上に形成される浮遊ゲート導電膜とを備える。また、前記単一ゲート構造を有するＥＥＰＲＯＭは、前記浮遊ゲート導電膜の両側の活性領域に形成された不純物注入領域を備える。
【００２０】
前記第１活性領域に、第１導電型の不純物を含む消去ウェルが配置される。前記第２活性領域には、前記第１導電型と異なる第２導電型の不純物を含む読み出しウェルが備えられ、前記第３活性領域には、前記第１導電型の不純物を含む制御ウェルが備えられる。望ましくは、前記読み出しウェルを覆い包むように、さらに深く不純物を注入して形成されたディープウェルが配置される。例えば、Ｐ型の半導体基板上に、Ａｓ、ＰのようなＮ型の不純物を含む消去ウェル、制御ウェルが備えられうる。また、前記半導体基板に含まれていたＰ型の不純物の濃度と異なる濃度のＰ型不純物を含む読み出しウェルを備えうる。
【００２１】
前記単一ゲート構造を有するＥＥＰＲＯＭは、前記ウェルまたは不純物注入領域と接続する配線をさらに備えうる。望ましくは、前記消去ウェルと前記第１活性領域の不純物注入領域とに共通に接続される第１配線をさらに備えうる。また、前記読み出しウェル及び前記第２活性領域の不純物注入領域のうち何れか一つを共通に接続する第２配線と、前記第２活性領域の不純物注入領域のうち残りの一つを接続する第３配線とを備えうる。そして、前記制御ウェルと前記第３活性領域の不純物注入領域とを接続する第４配線をさらに備えうる。
【００２２】
前記第１トレンチを充填する前記第１絶縁膜は、エッジ領域が中央領域よりさらに薄く形成される。したがって、前記第１絶縁膜と接して形成された第１活性領域の半導体基板上に形成された浮遊ゲート絶縁膜は、前記第１絶縁膜と接していない第１活性領域の半導体基板上に形成された浮遊ゲート絶縁膜よりさらに薄い。
【００２３】
また、前記単一ゲート構造を有するＥＥＰＲＯＭは、前記第２活性領域に第２トレンチを備えて前記第２トレンチを充填し、絶縁物からなる第２絶縁膜をさらに備えうる。第１絶縁膜のように、前記第２絶縁膜もエッジ領域が薄く形成されて、前記第２絶縁膜と接する第２活性領域の半導体基板上に形成された浮遊ゲート絶縁膜は、その他の領域に形成された浮遊ゲート絶縁膜よりさらに薄い。
【００２４】
一般的に、浮遊ゲート絶縁膜が薄い領域に電界が集中するので、本発明の単一ゲート構造を有するＥＥＰＲＯＭは、薄い前記浮遊ゲート絶縁膜を介してＦ−Ｎトンネリングが速く起こり得る。したがって、本発明のＥＥＰＲＯＭは、浮遊ゲートと前記制御ウェルとの接触面積を拡大させずにプログラミング速度を改善できる。
【００２５】
前記単一ゲート構造を有するＥＥＰＲＯＭは、前記活性領域及び前記第１絶縁膜上に共通に形成された浮遊ゲート導電膜を備える。前記浮遊ゲート導電膜は、多様な形態を有しうるが、製造工程の便宜上、前記第１絶縁膜の上部と前記活性領域の上部とを最短に連結した一直線型であることが望ましい。または、第２絶縁膜をさらに備える場合、前記第２絶縁膜上にも共通で形成された浮遊ゲート導電膜を備えうる。
【００２６】
また、本発明は、ＥＥＰＲＯＭの製造方法を提供する。
【００２７】
さらに詳細には、前記ＥＥＰＲＯＭの製造方法は、半導体基板上に第１活性領域、第２活性領域及び第３活性領域を定義する複数の素子分離膜を形成する。前記素子分離膜は、薄いトレンチ素子分離膜（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）であることが望ましい。
【００２８】
以後、前記第１活性領域の半導体基板上に、トレンチの形成のためのエッチングマスクを形成する。前記エッチングマスクは、半導体基板に対してエッチングされねばならない選択比が高いものであって、窒化膜を使用することが望ましい。
【００２９】
前記エッチングマスクを利用して、前記第１活性領域の半導体基板をエッチングしてトレンチを形成する。前記エッチングマスクは、前記トレンチの形態によって半導体基板を露出させる開口部が決定される。すなわち、前記トレンチが線形、四角形または複数個に形成される場合、前記エッチングマスクは、半導体基板を露出する前記線形、四角形の開口部、または複数の開口部を有する。
【００３０】
前記トレンチ内に絶縁物を埋め込んで絶縁膜を形成する。前記絶縁膜は、酸化物であることが望ましい。トレンチの形成のための前記エッチング工程により半導体基板が損傷されるので、それを直すために、前記トレンチの内壁を酸化させて薄い熱酸化膜を形成しうる。そして、トレンチを埋め込む酸化膜を蒸着して絶縁膜を形成しうる。
【００３１】
その後、前記エッチングマスクを除去する。前記エッチングマスクとして窒化膜を使用した場合、湿式エッチングにより除去しうる。前記湿式エッチングの工程時に、前記第１活性領域の半導体基板と接する前記絶縁膜の一部が除去されるので、前記絶縁膜は、エッジ領域が中央領域より薄く形成される。または、洗浄工程により、前記第１活性領域の半導体基板と接する前記絶縁膜の一部が除去されて、前記のように絶縁膜のエッジ領域が相対的に薄く形成されうる。
【００３２】
前記結果物の全面に浮遊ゲート絶縁膜を形成する。前記絶縁膜の上部及び活性領域の上部に共通に前記浮遊ゲート絶縁膜を形成する。前記絶縁膜と接する活性領域の半導体基板上に形成された浮遊ゲート絶縁膜は、前記絶縁膜と接していない活性領域の半導体基板上に形成された浮遊ゲート絶縁膜より薄く形成される。前記浮遊ゲート絶縁膜は、酸化物を含む。したがって、前記絶縁膜が酸化物で充填された場合、前記絶縁膜及び前記浮遊ゲート絶縁膜は、その境界が不明確になりうる。
【００３３】
前記浮遊ゲート絶縁膜上に浮遊ゲート導電膜を形成する。前記浮遊ゲート導電膜は、不純物がドーピングされたポリシリコン、具体的に、Ｎ型ポリシリコンを含むことが望ましい。
【００３４】
また、本発明は、ＥＥＰＲＯＭの駆動方法を提供する。
【００３５】
さらに詳細には、前記ＥＥＰＲＯＭの駆動方法は、複数の素子分離膜により半導体基板に定義された第１活性領域、第２活性領域及び第３活性領域、前記第１活性領域に形成されたトレンチを充填し、絶縁物からなる絶縁膜、前記絶縁膜及び前記活性領域上に共通で形成された浮遊ゲート絶縁膜、前記浮遊ゲート絶縁膜に形成される浮遊ゲート導電膜と、前記浮遊ゲート導電膜の両側の活性領域に形成された不純物注入領域とを備えるＥＥＰＲＯＭを提供する。
【００３６】
前記ＥＥＰＲＯＭを利用してデータを書き込む工程は、前記第１活性領域に接地電圧を印加し、前記第３活性領域にプログラミング電圧を印加することによって行われる。前記データの書き込みは、電子が、前記絶縁膜と接する前記第１活性領域の半導体基板上に形成された浮遊ゲート絶縁膜を介して浮遊ゲート導電膜に容易にＦ−Ｎトンネリングさせうる。
【００３７】
前記書き込まれたデータを読み出す工程は、前記第２活性領域の不純物注入領域のうち何れか一つに電源電圧を印加し、第３活性領域に読み出し電圧を印加して行われる。
【００３８】
または、前記書き込まれたデータを消去する工程は、前記第３活性領域に接地電圧を印加し、前記第１活性領域に消去電圧を印加して行われる。前記データ消去は、電子が、前記絶縁膜と接する前記第１活性領域の半導体基板上に形成された浮遊ゲート絶縁膜を介して浮遊ゲート導電膜から半導体基板に容易にＦ−Ｎトンネルさせうる。
【発明の効果】
【００３９】
本発明のＥＥＰＲＯＭは、トレンチを有する活性領域、トレンチを充填し、絶縁物からなる絶縁膜及び絶縁膜上に形成された浮遊ゲートを備える。絶縁膜は、トレンチの形成のためのエッチング工程によって半導体基板が損傷され、絶縁膜のエッジ領域に凹部が発生する。したがって、絶縁膜と接する半導体基板上に形成された浮遊ゲート絶縁膜は、他の領域に比べて相対的に薄い。データの書き込みまたは消去時に、前記のように浮遊ゲート絶縁膜が薄い領域に電界が集中してＦ−Ｎトンネリングが容易に起こり得る。したがって、プログラミング速度を改善した本発明のＥＥＰＲＯＭを提供できる。
【００４０】
特に、単一ゲート型ＥＥＰＲＯＭにおいて、プログラミング速度を改善するために、制御ＭＯＳトランジスタの面積を拡大させて容量カップリングが容易に発生することを防止しうる。すなわち、半導体素子のサイズを拡大させずに、絶縁膜と接する半導体基板上に形成された薄い浮遊ゲート絶縁膜を介してＦ−Ｎトンネリングを容易にしてプログラミング速度を改善しうる。したがって、本発明のＥＥＰＲＯＭは、電気的特性に優れた小型の半導体素子を製造可能にする。
【００４１】
また、本発明は、エッチングマスクを利用して活性領域をエッチングすることによってトレンチを形成し、トレンチの内部を絶縁物で充填して絶縁膜を形成した後、エッチングマスクを除去して、絶縁膜のエッジ領域に凹部を発生させる。そして、凹部が発生した全面に浮遊ゲートを形成することによって、自動的に絶縁膜と接する半導体基板上の浮遊ゲート絶縁膜を薄く形成する。したがって、プログラミング速度を改善しつつ、小型の半導体素子に適した単一ゲート構造を有するＥＥＰＲＯＭを容易に製造できる。
【００４２】
さらに、本発明は、半導体素子のサイズを拡大させずにプログラミング速度を改善できる単一ゲート構造を有するＥＥＰＲＯＭを効果的に動作させうる。さらに詳細には、本発明に係るＥＥＰＲＯＭは、電子が相対的に薄い浮遊ゲート絶縁膜を介して容易にＦ−Ｎトンネリングされることによって速く動作されうる。また、データの書き込み及び消去過程とデータの読み出し工程とが区別される領域で行われるので、読み出しトランジスタの劣化を防止しうる。そして、ＥＥＰＲＯＭの消去ウェルとその不純物注入領域及び制御ウェルとその不純物注入領域とに共通に電圧を印加し、または制御ウェルを覆い包むディープウェルを形成することによって、ＥＥＰＲＯＭに含まれた接合の接合破壊を防止して半導体素子の信頼性を確保できる。
【発明を実施するための最良の形態】
【００４３】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。明細書全体にわたって同一参照番号は、同一構成要素を示す。本発明のＥＥＰＲＯＭは、制御ゲート及び浮遊ゲートが積層されたメモリトランジスタ、単一ゲート構造を有するメモリトランジスタなど、Ｆ−Ｎトンネリングを利用するＥＥＰＲＯＭを含みうる。本実施形態では、読み出しトランジスタ、制御ＭＯＳキャパシタ及び消去ＭＯＳキャパシタから構成された単一ゲート構造のＥＥＰＲＯＭを例示する。
【００４４】
図１は、本発明に係るＥＥＰＲＯＭの単位セルを示す等価回路図である。
【００４５】
図１に示すように、制御ＭＯＳキャパシタＣｃは、ワードラインＷ／Ｌに連結されてＥＥＰＲＯＭの動作を制御する。消去ＭＯＳキャパシタＣｅは、消去ラインＥ／Ｌに連結されてデータを消去または書き込む。読み出しトランジスタＴｒは、ソース領域にソースラインＳ／Ｌが連結され、ドレイン領域にビットラインＢ／Ｌが連結されてデータを読み出しまたは書き込む。制御ＭＯＳキャパシタＣｃ、消去ＭＯＳキャパシタＣｅ及び読み出しトランジスタＴｒは、共通の浮遊ゲートＦＧに連結される。本発明のＥＥＰＲＯＭは、ワードラインＷ／Ｌにより制御ＭＯＳキャパシタＣｃが容量結合され、消去ＭＯＳキャパシタＣｅ及び読み出しトランジスタＴｒでデータを書き込み、消去及び読み出すように駆動される。
【００４６】
図２は、図１のレイアウトを示す図である。
【００４７】
図２に示すように、半導体基板１０上に複数の素子分離膜により分離された第１活性領域２、第２活性領域４、第３活性領域６が備えられる。第１活性領域２には、消去ＭＯＳトランジスタＣｅが形成され、第２活性領域４には、読み出しトランジスタＴｒが形成され、第３活性領域６には、制御ＭＯＳトランジスタＣｃが形成されうる。活性領域は、半導体素子の信頼性または生産性を考慮して任意の順序で配置されうる。第１活性領域２は、複数の線形のトレンチを備える。本発明のＥＥＰＲＯＭは、トレンチに絶縁物を充填した絶縁膜３０を備える。絶縁膜３０は、第１活性領域２内の素子分離膜に該当しうる。したがって、以下の第１活性領域２は、絶縁膜３０を除いた領域を表す。活性領域２、４、６及び絶縁膜３０の上部に、共通の浮遊ゲート絶縁膜及び浮遊ゲート導電膜５０が備えられる。浮遊ゲート導電膜５０は、少なくとも絶縁膜３０の一部の上部に形成されうる。浮遊ゲート導電膜５０は、活性領域の配置または絶縁膜３０の配置によって多様な形態を有しうるが、単位セルの面積を減らすために一字型であることが望ましい。
【００４８】
図３Ａないし図３Ｃは、図２の第１活性領域を示すレイアウト図である。
【００４９】
図３Ａに示すように、半導体基板上に複数の四角形の絶縁膜３０ａ及び絶縁膜３０ｂを除いた形状の第１活性領域２ａが配置される。図３Ｂに示すように、半導体基板上に複数の四角形の第１活性領域２ｂとそれを除いた絶縁膜３０ｂとが配置されて‘ワッフル状’をなす。図３Ｃに示すように、図２の第１活性領域と逆の形状を有しうるということを例示する。すなわち、半導体基板上に線形の第１活性領域２ｃと、それを除いた領域に形成された絶縁膜３０ｃとを備える。第１活性領域２及び絶縁膜３０は、多様な個数または形態を有し、それは、本発明に係るＥＥＰＲＯＭのプログラミング速度及びＥＥＰＲＯＭの電気的特性を何れも考慮して決定されうる。
【００５０】
図４は、図２のIV−IV’線による断面図である。
【００５１】
以下、図４を参照して本発明のＥＥＰＲＯＭ及びその製造方法を説明する。
【００５２】
半導体基板１０に、第１素子分離膜２０及び第２素子分離膜２２により第１活性領域が定義される。第２素子分離膜２２及び第３素子分離膜２４により第２活性領域が定義される。第３素子分離膜２４及び第４素子分離膜２６により第３活性領域が定義される。半導体基板１０は、III族の不純物が注入されたＰ型半導体基板でありうる。素子分離膜は、フィールド酸化膜、ＳＴＩで形成されうる。
【００５３】
第１活性領域の半導体基板１０に、第１導電型の不純物を注入して消去ウェル１２を形成する。例えば、Ｐ型半導体基板上にＡｓ、Ｐのような第１導電型の不純物を注入して、Ｎ型の消去ウェル１２を形成しうる。
【００５４】
第２活性領域の半導体基板１０に、第１導電型の不純物と逆の導電型を有する第２導電型の不純物を注入して読み出しウェル１４を形成する。前記例によれば、第２導電型の不純物としてＢなどのIII族元素を使用してＰ型の読み出しウェル１４を形成しうる。
【００５５】
制御ウェル１６は、第３活性領域の半導体基板１０に第１導電型の不純物を注入して形成する。例えば、Ｎ型の制御ウェル１６を形成しうる。
【００５６】
また、半導体基板１０に、読み出しウェル１４を取り囲むように第１導電型の不純物を注入して、読み出しウェル１４と異なる導電型を有するディープウェル１８を形成しうる。読み出しウェル１４及びディープウェル１８は、半導体基板１０に印加されうるバックバイアスにより第２活性領域の不純物注入領域が影響を受けることを防止する。ディープウェル１８は、延びて制御ウェル１６を取り囲むように形成されうる。読み出しウェル１４及びディープウェル１８は、製造工程の便宜性のために省略してもよい。
【００５７】
ウェル形成の工程で適したイオン注入マスクを形成でき、製造工程の便宜上、同じ不純物、同じ濃度の不純物を注入する場合、一つのイオン注入マスクを利用して前記工程を行える。
【００５８】
消去ウェル１２の半導体基板１０に、トレンチの形成のためのエッチングマスクを形成する。エッチングマスクは、半導体基板１０に対するエッチング選択比に優れたものであって、窒化膜を使用することが望ましい。エッチングマスクを利用して、消去ウェル１２の半導体基板１０をエッチングしてトレンチを形成する。トレンチを絶縁物で充填して第１絶縁膜３０を形成する。第１絶縁膜３０が絶縁物からなって、消去ウェル１２内で素子分離機能を行う。第１絶縁膜３０は、線形、または四角形など多様な形態に形成され、複数に形成されうる。第１絶縁膜３０は、酸化物のような絶縁物からなる。エッチング工程による半導体基板１０の損傷を直すために、トレンチの内壁に熱酸化膜を形成する。そして、前記トレンチの内部に酸化物を蒸着して第１絶縁膜３０を形成しうる。
【００５９】
また、読み出しウェル１４の半導体基板１０にも、第１絶縁膜３０のように第２絶縁膜（図示せず）を形成しうる。これは、読み出しウェル１４でも電子のＦ−Ｎトンネリングが発生しうるためである。しかし、読み出しウェル１４は、読み出しトランジスタが形成される領域であるので、漏れ電流による読み出しトランジスタの劣化を防止するように第２絶縁膜を形成しなければならない。
【００６０】
絶縁膜の形成後、エッチングマスクを除去する。乾式、湿式、化学的−機械的平坦化（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）の方法で除去できる。望ましくは、エッチング液を使用して湿式エッチングにより除去しうる。エッチング液は、第１絶縁膜３０を埋め込む絶縁物に対して、エッチングマスクのエッチング選択比に優れたものを使用しうる。エッチングマスクの除去時、第１絶縁膜３０のエッジ領域が中央領域に比べて相対的に薄く形成される凹部が発生する。または、洗浄工程で、第１絶縁膜３０のエッジ領域に凹部が発生する。これは、トレンチの形成のためのエッチング工程により半導体基板１０が損傷されたためである。
【００６１】
凹部が発生した結果物上に浮遊ゲート絶縁膜４０を形成する。浮遊ゲート絶縁膜４０は、約１００ないし約３００Åの厚さに形成されうる。凹部が生じた半導体基板１０上に形成された浮遊ゲート絶縁膜４０の厚さは、他の領域の浮遊ゲート絶縁膜４０に比べて薄く形成される。したがって、本発明のＥＥＰＲＯＭ動作時、浮遊ゲート絶縁膜４０の厚さが相対的に薄い領域に電界が集中して、電子のＦ−Ｎトンネリングが容易に行われうる。これは、本発明に係るＥＥＰＲＯＭのプログラミング速度を上昇させうる要因となる。浮遊ゲート絶縁膜４０は、酸化物で形成されることが望ましい。したがって、第１絶縁膜３０が酸化物で形成される場合、その境界が不明確になりうる。浮遊ゲート絶縁膜４０は、第１絶縁膜３０の上部と消去ウェル１２、読み出しウェル１４、制御ウェル１６を横切るように形成されうる。
【００６２】
浮遊ゲート絶縁膜４０上に浮遊ゲート導電膜５０を形成する。浮遊ゲート導電膜５０は、不純物がドーピングされたポリシリコンで形成することが望ましい。さらに望ましくは、Ｎ型の不純物がドーピングされたポリシリコンで形成することが望ましい。浮遊ゲート導電膜５０は、消去ウェル１２及び読み出しウェル１４と重畳される面積より制御ウェル１６と接する面積がさらに広いことが望ましい。これは、制御ＭＯＳトランジスタで容量結合を容易に行わせるためである。
【００６３】
浮遊ゲート導電膜５０の両側の消去ウェル１２に不純物を注入して不純物注入領域を形成する。さらに詳細には、消去ウェル１２には、浮遊ゲート導電膜５０の両側の半導体基板に第１導電型の不純物を注入して不純物注入領域６０を形成する。消去ウェル１２の不純物注入領域６０は、容量結合を容易にするためのものであって省略しうる。また、消去ウェル１２に高濃度の第１導電型の不純物を注入して消去ウェルコンタクト領域７０を形成する。消去ウェルコンタクト領域７０は、消去ウェル１２より高濃度の第１導電型の不純物を含有する。
【００６４】
浮遊ゲート導電膜５０の両側の読み出しウェル１４に第１導電型の不純物を注入して不純物注入領域６２を形成する。読み出しウェル１４の不純物注入領域は、それぞれソース領域及びドレイン領域を形成して別途の配線に連結されうる。また、第１活性領域の半導体基板に、第１導電型と逆の第２導電型の不純物を高濃度で注入して読み出しウェルコンタクト領域７０を形成する。
【００６５】
制御ウェル１６に第２導電型の不純物を注入して不純物注入領域６４を形成する。制御ウェル１６の不純物注入領域６４は、容量結合を容易にするためのものであって省略しうる。また、制御ウェル１６に、第１導電型の不純物を制御ウェル１６に含まれていた第１導電型不純物濃度よりさらに高濃度で注入して制御ウェルコンタクト領域７４を形成する。
【００６６】
浮遊ゲート導電膜５０が形成された半導体基板１０上に層間絶縁膜を形成した後、消去ウェルコンタクト領域７０と消去ウェル１２の不純物注入領域６０とに共通の電圧が印加されうる第１配線（図示せず）、読み出しウェル１４及び読み出しウェル１４の不純物注入領域６２のうち何れか一つに共通の電圧が印加されうる第２配線（図示せず）、残りの一つの不純物注入領域６２に電圧が印加される第３配線（図示せず）、及び制御ウェルコンタクト領域７４及び不純物注入領域６４に共通に電圧が印加される第４配線（図示せず）をさらに形成しうる。図１のＥＥＰＲＯＭ回路図によれば、第１配線は、消去ラインＥ／Ｌ、第２配線は、ソースラインＳ／Ｌ、第３配線は、ビットラインＢ／Ｌ、及び第４配線は、ワードラインＷ／Ｌを表す。
【００６７】
図５ないし図７は、本発明のＥＥＰＲＯＭの駆動方法を説明するための断面図である。本実施形態では、図３Ａの活性領域を備える、すなわち、四角形の絶縁膜を備える本発明のＥＥＰＲＯＭ断面図を利用して駆動方法を説明する。
【００６８】
図５は、本発明に係るＥＥＰＲＯＭのデータの書き込み方法を説明するための断面図である。
【００６９】
図５に示すように、半導体基板１０を接地させ、第１配線８０を通じて消去ウェル１２と消去ウェル１２の不純物注入領域６０とに接地電圧を印加する。そして、制御ウェル１６及び不純物注入領域６４にプログラミング電圧Ｖｐを印加する。一方、ディープウェル１８が、制御ウェル１６を覆い包むように形成された場合、ディープウェル１８にもプログラミング電圧Ｖｐが印加される。第２配線８２通じて読み出しウェル１４及び読み出しトランジスタのソース領域６２ａ、及び第３配線８４を通じて読み出しトランジスタのドレイン領域６２ｂにも接地電圧を印加しうる。
【００７０】
したがって、制御ＭＯＳトランジスタＣｃの制御ウェル１６、ディープウェル１８、及び不純物注入領域６４に印加されたプログラミング電圧Ｖｐは、浮遊ゲート第３領域５０ｃに容量結合される。そして、浮遊ゲート第１領域５０ａと消去ウェル１２との間に高電界が形成される。特に、絶縁膜３０と接する消去ウェル１２の半導体基板１０上に形成された浮遊ゲート絶縁膜４０は、その厚さが、他の地域に比べて相対的に薄いため、高電界が集中されうる。したがって、電子が絶縁膜３０と接する消去ウェル１２の半導体基板１０上に形成された浮遊ゲート絶縁膜４０を介してＦ−Ｎトンネリングされて、浮遊ゲートに容易に保存されうる。これは、本発明に係るＥＥＰＲＯＭのデータ書き込みの速度を上昇させうる。また、読み出しウェル１４に接地電圧が印加された場合、浮遊ゲート第２領域５０ｂと読み出しウェル１４との間にも高電界が形成されて、電子がＦ−Ｎトンネリングされて浮遊ゲートに保存されうる。プログラミング電圧Ｖｐは、消去ウェル１２の電子を浮遊ゲートの第１領域５０ａにＦ−Ｎトンネリングさせうる程度の範囲を有する。プログラミング電圧Ｖｐは、浮遊ゲートの絶縁膜４０の誘電率、厚さによって決定されうる。例えば、浮遊ゲート絶縁膜４０が、約１５０Åの厚さを有する酸化膜である場合、約１５Ｖのプログラミング電圧Ｖｐを有しうる。
【００７１】
または、第３配線８４及び第２配線８２をフローティングさせうる。したがって、読み出しウェル１４のソース領域６２ａ、ドレイン領域６２ｂ及び読み出しウェル１４がフローティングされて、消去ウェル１２及び浮遊ゲートの第１領域５０ａのＦ−Ｎトンネリングによりデータが書き込まれる。したがって、読み出しトランジスタＴｒの劣化を減らしうる。
【００７２】
制御ウェル１６及び制御ウェル１６の不純物注入領域６４にプログラミング電圧Ｖｐが共通に印加されて、制御ウェル１６と不純物注入領域６４との間の接合破壊が防止される。そして、消去ウェル１２と消去ウェル１２の不純物注入領域６０とに接地電圧が共通に印加されることによって、消去ウェル１２と不純物注入領域６０との間の接合破壊が防止される。また、読み出しウェル１４とソース／ドレイン領域６２ａ、６２ｂとに接地電圧が共通に印加されることによって、読み出しウェル１４とソース／ドレイン領域６２ａ、６２ｂとの間の接合破壊が防止される。ディープウェル１８と読み出しウェル１４との間、及びディープウェル１８と半導体基板１０との間に逆バイアスがかかりうるが、ウェル１４、１８は、不純物注入領域６０、６２、６４に比べて低い不純物の濃度を有するので、ディープウェル１８と読み出しウェル１４との間、及びディープウェル１８と半導体基板１０との間の接合の破壊電圧は、プログラミング電圧Ｖｐより高くてもよい。したがって、本発明のＥＥＰＲＯＭを利用することによって、データを書き込む過程で接合破壊は防止されうる。
【００７３】
図６は、本発明に係るＥＥＰＲＯＭのデータの読み出し方法を説明するための断面図である。
【００７４】
第２配線８２を通じて、読み出しトランジスタのソース領域６２ａに接地電圧が印加される。半導体基板１０も接地させる。そして、第３配線８４を通じて、読み出しトランジスタのドレイン領域６２ｂに電源電圧Ｖｄｄを印加する。第４配線８６を通じて、読み出しウェル１６及び不純物注入領域６４に読み出し電圧Ｖｒを印加させる。ディープウェル１８が読み出しウェル１６を覆い包むように形成された場合、ディープウェル１８にも読み出し電圧Ｖｒが印加される。読み出し電圧Ｖｒは、約５Ｖであり、電源電圧Ｖｄｄは、約３Ｖであることが望ましい。また、第１配線８０を通じて消去ウェル１２と消去ウェル１２の不純物注入領域６０とに接地電圧が印加されうる。
【００７５】
制御ウェル１６に印加された読み出し電圧Ｖｒは、浮遊ゲートの第３領域５０ｃに容量結合される。浮遊ゲート５０に電子が保存されていない場合、浮遊ゲートの第３領域５０ｃに容量結合された電圧は、浮遊ゲートの第２領域５０ｂの下部の読み出しウェル１４にチャンネルを形成させる。したがって、読み出しトランジスタＴｒはオンになる。逆に、浮遊ゲート５０に電子が保存された場合、読み出しトランジスタの閾電圧が高まる。したがって、読み出し電圧Ｖｒを印加した場合、浮遊ゲートの第２領域５０ｃの下部の読み出しウェル１４にチャンネルが形成されず、読み出しトランジスタＴｒはターンオフされる。第３配線８４は、読み出しトランジスタＴｒのオン／オフ状態を感知する。
【００７６】
図７は、本発明に係るＥＥＰＲＯＭのデータの消去方法を説明するための断面図である。
第１配線８０を通じて、消去ウェル１２及び消去ウェル１２の不純物注入領域６０に消去電圧Ｖｅを印加する。そして、制御ウェル１６と制御ウェル１６の不純物注入領域６４とに接地電圧を印加する。半導体基板１０も接地させる。第２配線８２を通じて読み出しウェル１４及び読み出しトランジスタのソース領域６２ａと、第３配線８４を通じてドレイン領域６２ｂとにも接地電圧を印加しうる。ウェルは、ウェルコンタクト領域７０、７２、７４を通じて電圧を印加することが望ましい。ディープウェル１８が制御ウェル１６を覆い包むように形成された場合、ディープウェル１８にも接地電圧が印加される。
【００７７】
したがって、制御ウェル１６に印加された接地電圧は、浮遊ゲートの第３領域５０ｃに容量結合される。その結果、浮遊ゲートの第１領域５０ａと消去ウェル１２との間には高電界が形成される。データの書き込み工程のように、絶縁膜３０と接する消去ウェル１２の半導体基板１０上に形成された浮遊ゲートの絶縁膜４０は、その他の領域より薄いため、電界が集中する。したがって、相対的に薄い浮遊ゲートの絶縁膜４０を介して電子が容易にＦ−Ｎトンネリングされる。したがって、データを消去する速度を上昇させうる。消去電圧Ｖｅは、電子をＦ−Ｎトンネリングさせうる程度の範囲を有する。望ましくは、消去電圧Ｖｅは、約１５Ｖでありうる。
【００７８】
制御ウェル１６と制御ウェル１６の不純物注入領域６４とに接地電圧が共通で印加されることによって、制御ウェル１６と不純物注入領域６４との間の接合破壊が防止される。そして、消去ウェル１２と消去ウェル１２の不純物注入領域６０とに消去電圧Ｖｅが共通的に印加されることによって、消去ウェル１２と不純物注入領域６０との間の接合破壊が防止される。また、読み出しウェル１４とソース／ドレイン領域６２ａ、６２ｂとに接地電圧が共通的に印加されることによって、読み出しウェル１４とソース／ドレイン領域６２ａ、６２ｂとの間の接合破壊が防止される。消去ウェル１２と半導体基板１０との間に逆バイアスがかかりうるが、消去ウェル１２は、不純物注入領域６０に比べて低い不純物濃度を有するので、消去ウェル１２と半導体基板１０との間の接合破壊電圧は、消去電圧Ｖｅより高くてもよい。したがって、データを消去する工程で接合破壊は防止されうる。
【００７９】
また、データの消去工程は、電子が浮遊ゲートの第１領域５０ａと消去ウェル１２との間にＦ−Ｎトンネリングされて行われるので、読み出しトランジスタＴｒの浮遊ゲート絶縁膜４０を介した電子のトンネリングを必要としない。したがって、読み出しトランジスタＴｒの劣化を減らしうる。
【００８０】
本発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想の範囲内で、当業者によって多様な修正及び変形が可能であるということは明らかであろう。
【産業上の利用可能性】
【００８１】
本発明は、半導体装置関連の技術分野に効果的に適用されうる。
【図面の簡単な説明】
【００８２】
【図１】本発明に係るＥＥＰＲＯＭの単位セルを示す等価回路図である。
【図２】図１の第１活性領域を示すレイアウト図である。
【図３Ａ】本発明に係るＥＥＰＲＯＭの第１活性領域を示すレイアウト図である。
【図３Ｂ】本発明に係るＥＥＰＲＯＭの第１活性領域を示すレイアウト図である。
【図３Ｃ】本発明に係るＥＥＰＲＯＭの第１活性領域を示すレイアウト図である。
【図４】図２のIV−IV’線による断面図である。
【図５】本発明に係るＥＥＰＲＯＭのデータの書き込み方法を説明するための断面図である。
【図６】本発明に係るＥＥＰＲＯＭのデータの読み出し方法を説明するための断面図である。
【図７】本発明に係るＥＥＰＲＯＭのデータの消去方法を説明するための断面図である。
【符号の説明】
【００８３】
１０  半導体基板
１２  消去ウェル
１４  読み出しウェル
１６  制御ウェル
１８  ディップウェル
２０  第１素子分離膜
２２  第２素子分離膜
２４  第３素子分離膜
２６  第４素子分離膜
３０  第１絶縁膜
４０  浮遊ゲート絶縁膜
５０  浮遊ゲート導電膜
６０  不純物注入領域
６２  不純物注入領域
６４  不純物注入領域
７０、７２、７４  ウェルコンタクト領域
【図１】
2007173821.tif 000003
【図２】
2007173821.tif 000004
【図３Ａ】
2007173821.tif 000005
【図３Ｂ】
2007173821.tif 000006
【図３Ｃ】
2007173821.tif 000007
【図４】
2007173821.tif 000008
【図５】
2007173821.tif 000009
【図６】
2007173821.tif 000010
【図７】
2007173821.tif 000011