(57)【要約】【課題】シフトレジスタ回路の誤動作を防止し、動作信頼性を向上させる。【解決手段】シフトレジスタ回路は、出力端子ＯＵＴと第１クロック端子Ａとの間のトランジスタＱ１と、出力端子ＯＵＴと第１電源端子ｓ１との間のトランジスタＱ２と、トランジスタＱ１のゲートが接続するノードＮ１を入力端としトランジスタＱ２のゲートが接続するノードＮ２を出力端とするインバータとを備える。当該インバータは、ノードＮ２と第１電源端子ｓ１との間に直列に接続し、ノードＮ１に接続したゲートをそれぞれ有するトランジスタＱ７Ａ，Ｑ７Ｂと、ノードＮ２と第３電源端子ｓ３との間に接続し、当第３電源端子ｓ３に接続したゲートを有するトランジスタＱ６と、トランジスタＱ７ＡとトランジスタＱ７Ｂとの接続ノードである第３ノードと第４電源端子ｓ４との間に接続し、ノードＮ２に接続したゲートを有するトランジスタＱ８とを備える。【選択図】図７
2007207411.tif 000002
【特許請求の範囲】
【請求項１】
クロック端子および出力端子と、
前記出力端子と前記クロック端子との間に接続する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記第１トランジスタの制御電極が接続するノードである第１ノードを入力端とし、前記第２トランジスタの制御電極が接続するノードである第２ノードを出力端とする第１プルダウン駆動回路とを備え、
前記第１プルダウン駆動回路は、
前記第２ノードと第１電源端子との間に直列接続した第３および第４トランジスタと、
前記第２ノードと第２電源端子との間に接続した第５トランジスタと、
前記第２ノードの電位で制御されて、前記第３トランジスタと前記第４トランジスタとの接続ノードである第３ノードに帰還電流を流す第６トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
【請求項２】
請求項１記載のシフトレジスタ回路であって、
前記第３および第４トランジスタの制御電極は、前記第１ノードに接続し、
前記第５トランジスタの制御電極は、前記第２電源端子に接続し、
前記第６トランジスタは、前記第３ノードと第３電源端子との間に接続し、その制御電極が前記第２ノードに接続している
ことを特徴とするシフトレジスタ回路。
【請求項３】
請求項２記載のシフトレジスタ回路であって、
前記第２および前記第３電源端子は、同一の端子により構成されている
ことを特徴とするシフトレジスタ回路。
【請求項４】
請求項１から請求項３のいずれか記載のシフトレジスタ回路であって、
前記第１ノードを充電するタイミングを規定する信号が入力される入力端子と、
前記入力端子を入力端とし前記第２ノードを出力端とする第２プルダウン駆動回路とをさらに備え、
前記第２プルダウン駆動回路は、
前記第２ノードと前記第１電源端子との間に直列接続した第７および第８トランジスタと、
前記第２ノードと前記第２電源端子との間に接続した第９トランジスタと、
前記第２ノードの電位に制御されて、前記第７トランジスタと第８トランジスタとの接続ノードである第４ノードに帰還電流を流す第１０トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
【請求項５】
請求項４記載のシフトレジスタ回路であって、
前記第７および第８トランジスタの制御電極は、前記入力端子に接続し、
前記第９トランジスタの制御電極は、前記第２電源端子に接続し、
前記第１０トランジスタは、前記第４ノードと第４電源端子との間に接続し、その制御電極が前記第２ノードに接続している
ことを特徴とするシフトレジスタ回路。
【請求項６】
請求項４または請求項５記載のシフトレジスタ回路であって、
前記第５および第９トランジスタは、同一のトランジスタにより構成されており、
前記第６および第１０トランジスタは、同一のトランジスタにより構成されている
ことを特徴とするシフトレジスタ回路。
【請求項７】
請求項５記載のシフトレジスタ回路であって、
前記第２および前記第４電源端子は、同一の端子により構成されている
ことを特徴とするシフトレジスタ回路。
【請求項８】
請求項１から請求項７のいずれか記載のシフトレジスタ回路であって、
前記第１ノードと前記出力端子との間に接続する容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項９】
請求項１から請求項８のいずれか記載のシフトレジスタ回路が複数個従属接続して成るシフトレジスタ回路。
【請求項１０】
請求項９記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。
【請求項１１】
クロック端子および出力端子と、
前記出力端子と前記クロック端子との間に接続する第１トランジスタと、
前記出力端子を放電する第２トランジスタと、
前記第１トランジスタの制御電極が接続するノードである第１ノードを充電するタイミングを規定する信号が入力される入力端子と、
前記入力端子を入力端とし前記第２トランジスタの制御電極が接続するノードである第２ノードを出力端とするプルダウン駆動回路とを備え、
前記プルダウン駆動回路は、
前記第２ノードと第１電源端子との間に直列接続した第３および第４トランジスタと、
前記第２ノードと第２電源端子との間に接続した第５トランジスタと、
前記第２ノードの電位で制御されて、前記第３トランジスタと第４トランジスタとの接続ノードである第３ノードに帰還電流を流す第６トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
【請求項１２】
請求項１１記載のシフトレジスタ回路であって、
前記第３および第４トランジスタの制御電極は、前記入力端子に接続し、
前記第５トランジスタの制御電極は、前記第２電源端子に接続し、
前記第６トランジスタは、前記第３ノードと第３電源端子との間に接続し、その制御端子が前記第２ノードに接続している
ことを特徴とするシフトレジスタ回路。
【請求項１３】
請求項１２記載のシフトレジスタ回路であって、
前記第２および第３電源端子は、同一の端子により構成されている
ことを特徴とするシフトレジスタ回路。
【請求項１４】
請求項１１または請求項１３記載のシフトレジスタ回路であって、
前記第１ノードと前記出力端子との間に接続する容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１５】
請求項１１から請求項１４のいずれか記載のシフトレジスタ回路が複数個従属接続して成るシフトレジスタ回路。
【請求項１６】
請求項１５記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行なわれる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行なうシフトレジスタを用いることができる。
【０００３】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１，２）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。
【０００４】
【特許文献１】特開２００４−２４６３５８号公報
【特許文献２】特開２００１−３５０４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば特許文献１の図１に代表されるシフトレジスタ回路は、その出力段に、出力端子（特許文献１における第１ゲート電圧信号端子ＧＯＵＴ）とクロック端子（第１パワークロックＣＫＶ）との間に接続する第１トランジスタ（プルアップ用ＭＯＳトランジスタＱ１）と、出力端子と基準電圧端子（ゲートオフ電圧端子ＶＯＦＦ）との間に接続する第２トランジスタ（プルダウンＭＯＳトランジスタＱ２）とを備えている。また、第１トランジスタのゲートのレベルを反転して、第２トランジスタのゲートに出力するインバータ（トランジスタＱ６，Ｑ７）を備えている。
【０００６】
そのようなシフトレジスタ回路では、所定の入力信号（前段の出力信号ＧＯＵＴ［Ｎ−１］）よって第１トランジスタがオン、第２トランジスタがオフにされ、その状態でクロック端子に入力されるクロック信号が出力端子に伝達されることによって、出力信号が出力される。逆に、上記入力信号が入力されない期間は、第１トランジスタがオフ、第２トランジスタがオンにされ、クロック信号が出力端子に伝達されないようになる。
【０００７】
ＴＦＴなどの電界効果トランジスタは、ゲートとドレインとの間にドレイン・ゲート・オーバラップ容量（以下、単に「オーバラップ容量」と称す）を有している。そのため、上記の第１トランジスタがオフの期間であってもドレインに入力されるクロック信号の立上がり時に、オーバラップ容量による結合を介して第１トランジスタのゲートのレベルが上昇する場合がある。第１トランジスタのゲートのレベルが上昇すると、インバータの働きにより第２トランジスタのゲートのレベルが下がる。その結果、第１トランジスタの抵抗値が下がり、第２トランジスタの抵抗値が上がる。それによって出力端子のレベルが上昇し、それに接続するゲート線が不要に活性化されてしまうという誤動作が生じることがある。
【０００８】
また、ゲート線駆動回路のシフトレジスタを非晶質シリコンＴＦＴ（ａ−Ｓｉ ＴＦＴ）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。
【０００９】
その反面、ａ−Ｓｉ ＴＦＴはゲート電極が継続的（直流的）に正バイアスされた場合に、しきい値電圧が正方向にシフトして駆動能力が小さくなる傾向がある。特にゲート線駆動回路のシフトレジスタでは、第２トランジスタのゲートが約１フレーム期間（約１６ｍｓ）もの間、継続的に正バイアスされるため、第２トランジスタの駆動能力が低下して上記の誤動作が生じやすくなる（詳細は後述する）。
【００１０】
本発明は上記の課題を解決するためのものであり、シフトレジスタ回路の誤動作を防止し、動作信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の局面としてのシフトレジスタ回路は、クロック端子および出力端子と、前記出力端子と前記クロック端子との間に接続する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記第１トランジスタの制御電極が接続するノードである第１ノードを入力端とし、前記第２トランジスタの制御電極が接続するノードである第２ノードを出力端とする第１プルダウン駆動回路とを備え、前記第１プルダウン駆動回路は、前記第２ノードと第１電源端子との間に直列接続した第３および第４トランジスタと、前記第２ノードと第２電源端子との間に接続した第５トランジスタと、前記第２ノードの電位で制御されて、前記第３トランジスタと前記第４トランジスタとの接続ノードである第３ノードに帰還電流を流す第６トランジスタとを備えるものである。
【００１２】
本発明の第２の局面としてのシフトレジスタ回路は、クロック端子および出力端子と、前記出力端子と前記クロック端子との間に接続する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記第１トランジスタの制御電極が接続するノードである第１ノードを充電するタイミングを規定する信号が入力される入力端子と、前記入力端子を入力端とし前記第２トランジスタの制御電極が接続するノードである第２ノードを出力端とするプルダウン駆動回路とを備え、前記プルダウン駆動回路は、前記第２ノードと第１電源端子との間に直列接続した第３および第４トランジスタと、前記第２ノードと第２電源端子との間に接続した第５トランジスタと、前記第２ノードの電位で制御されて、前記第３トランジスタと第４トランジスタとの接続ノードである第３ノードに帰還電流を流す第６トランジスタとを備えるものである。
【発明の効果】
【００１３】
本発明の第１の局面に係るシフトレジスタ回路によれば、当該シフトレジスタ回路が備える第１プルダウン駆動回路は、従来のインバータと比較してしきい値電圧が高い。よって、第１ノードがＬレベルであるリセット状態に当該レベルがある程度変動したとしても、第２ノードのレベル低下が生じ難い。よって、第１トランジスタがオフの期間に、そのオーバラップ容量に起因するノイズが第１ノードに生じても第２ノードのレベル低下は防止される。従って、リセット状態における第１ノードのノイズによる誤動作の問題を解決することができる。
【００１４】
本発明の第２の局面に係るシフトレジスタ回路によれば、当該シフトレジスタ回路が備えるプルダウン駆動回路は従来のインバータと比較してしきい値電圧が高く、入力端子がＬレベルのときにそれに加わるノイズの影響を受けにくい。そのため、シフトレジスタ回路のリセット状態に入力端子に加わるノイズに起因して、第２ノードのレベルが低下することが防止される。よって、入力端子に加わるノイズによる誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１６】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。
【００１７】
液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
【００１８】
液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ１，ＧＬ２・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ１，ＤＬ２・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。
【００１９】
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００２０】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００２１】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００２２】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００２３】
表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
【００２４】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取込を指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００２５】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００２６】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００２７】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ１，Ｎｄ２・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００２８】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。
【００２９】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ１，Ｎｄ２・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ１，ＤＬ２・・・に出力する。
【００３０】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ１，ＧＬ２・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００３１】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。
【００３２】
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４・・・で構成されるシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ１，ＳＲ２・・・の各々を「単位シフトレジスタ回路」と称することとし、これらを「単位シフトレジスタ回路ＳＲ」と総称する）。各単位シフトレジスタ回路ＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
【００３３】
また図２に示すクロック発生器３１は、各々位相が異なる３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタ回路ＳＲに入力するものであり、このクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。
【００３４】
各単位シフトレジスタ回路ＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、第１および第２クロック端子Ａ，Ｂを有している。図２のように、各単位シフトレジスタ回路ＳＲのクロック端子Ａ，Ｂには、クロック発生器３１が出力するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうちの２つが供給される。単位シフトレジスタ回路ＳＲの出力端子ＯＵＴには、それぞれゲート線ＧＬが接続する。また、第１段目（第１ステージ）の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスが入力信号として入力され、第２段以降の単位シフトレジスタ回路ＳＲの入力端子ＩＮには、その前段の出力端子ＯＵＴに出力される出力信号が、入力信号として入力される。各単位シフトレジスタ回路ＳＲの出力信号は、水平（又は垂直）走査パルスとしてゲート線ＧＬへと出力される。
【００３５】
この構成のゲート線駆動回路３０によれば、各単位シフトレジスタ回路ＳＲは、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して、前段から入力される入力信号（前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタ回路ＳＲへと出力する（単位シフトレジスタ回路ＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタ回路ＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
【００３６】
ここで、本発明の説明を容易にするために従来の単位シフトレジスタについて説明する。図３は、従来の単位シフトレジスタ回路ＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタ回路ＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタ回路ＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタ回路ＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、本実施の形態においては全てＮ型ＴＦＴであるものとする。
【００３７】
図３の如く、従来の単位シフトレジスタ回路ＳＲは、図２で示した入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子Ａおよび第２クロック端子Ｂの他に、低電位側電源電位ＶＳＳが供給される第１電源端子ｓ１、高電位側電源電位ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２電源端子ｓ２および第３電源端子ｓ３を有している。高電位側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。そのようにする場合には、第２電源端子ｓ２と第３電源端子ｓ３とを同一の端子で構成してもよい。以下の説明では、低電位側電源電位ＶＳＳが回路の基準電位となるが、実使用では画素に書込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤ１、ＶＤＤ２は１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００３８】
単位シフトレジスタ回路ＳＲの出力段は、出力端子ＯＵＴと第１クロック端子Ａとの間に接続するトランジスタＱ１（第１トランジスタ）と、出力端子ＯＵＴと第１電源端子ｓ１との間に接続するトランジスタＱ２（第２トランジスタ）とにより構成されている。以下、単位シフトレジスタ回路ＳＲの出力段を構成するトランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１（第１ノード）、トランジスタＱ２のゲートノードをノードＮ２（第２ノード）と定義する。
【００３９】
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には昇圧容量Ｃが設けられている。またノードＮ１と第２電源端子ｓ２との間にはトランジスタＱ３が接続しており、そのゲートは入力端子ＩＮに接続している。ノードＮ１と第１電源端子ｓ１との間には、トランジスタＱ４並びにトランジスタＱ５が接続する。トランジスタＱ４のゲートは第２クロック端子Ｂに接続し、トランジスタＱ５のゲートはノードＮ２に接続する。ノードＮ２と第３電源端子ｓ３との間には、ダイオード接続されたトランジスタＱ６が接続し、ノードＮ２と第１電源端子ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ７のゲートはノードＮ１に接続する。
【００４０】
トランジスタＱ７はトランジスタＱ６よりも駆動能力（電流を流す能力）が十分大きく設定されている。即ち、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも小さい。よって、トランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、トランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６およびトランジスタＱ７は、ノードＮ１を入力端としノードＮ２を出力端とするインバータを構成している。当該インバータは、トランジスタＱ６およびトランジスタＱ７のオン抵抗値の比によってその動作が規定される「レシオ型インバータ」である。当該インバータは、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２を駆動する「プルダウン駆動回路」として機能している。
【００４１】
図３の単位シフトレジスタ回路ＳＲの具体的な動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタ回路ＳＲの動作は実質的にどれも同じであるので、１つの単位シフトレジスタ回路ＳＲの動作を代表的に説明する。簡単のため、当該単位シフトレジスタ回路ＳＲの第１クロック端子Ａにクロック信号ＣＬＫ１が入力され、第２クロック端子Ｂにクロック信号ＣＬＫ３が入力されるものとして説明を行う（例えば図２における、単位シフトレジスタ回路ＳＲ１，ＳＲ４などがこれに該当する）。また、当該単位シフトレジスタ回路ＳＲが出力端子ＯＵＴに出力する出力信号をＧn、その前段の単位シフトレジスタ回路ＳＲの出力信号をＧn-1と定義する。
【００４２】
まず初期状態として、ノードＮ１がＬ（Low）レベル（ＶＳＳ）、ノードＮ２がＨ（High）レベル（ＶＤＤ２−Ｖｔｈ（Ｖｔｈ：トランジスタのしきい値電圧））であると仮定する（以下、この状態を「リセット状態」と称す）。また、第１クロック端子Ａ（クロック信号ＣＬＫ１）、第２クロック端子Ｂ（クロック信号ＣＬＫ３）、入力端子ＩＮ（前段の出力信号Ｇn-1）は何れもＬレベルであるとする。リセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、第１クロック端子Ａ（クロック信号ＣＬＫ１）のレベルに関係なく、出力端子ＯＵＴ（出力信号Ｇn）はＬレベルに保たれる。即ち、この単位シフトレジスタ回路ＳＲが接続するゲート線は非選択状態にある。
【００４３】
その状態から、前段の単位シフトレジスタ回路ＳＲの出力信号Ｇn-1がＨレベルになると、それが当該単位シフトレジスタ回路ＳＲの入力端子ＩＮに入力されトランジスタＱ３がオンになる。このときノードＮ２はＬレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりも駆動能力が十分大きく設定されており、トランジスタＱ３のオン抵抗はトランジスタＱ５のオン抵抗に比べ十分低いため、ノードＮ１のレベルは上昇する。
【００４４】
それによりトランジスタＱ７が導通し始めノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ１−Ｖｔｈ）になる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）では、トランジスタＱ１がオン、トランジスタＱ２がオフになる。なお、前段の出力信号Ｇn-1がＬレベルに戻ってトランジスタＱ３がオフしても、ノードＮ１はフローティング状態になるのでこのセット状態はその後も維持される。
【００４５】
セット状態では、トランジスタＱ１がオン、トランジスタＱ２がオフであるので、第１クロック端子Ａのクロック信号ＣＬＫ１がＨレベルになると、出力端子ＯＵＴのレベルが上昇する。このとき昇圧容量ＣおよびトランジスタＱ１のゲート・チャネル間容量（ゲート容量）による結合により、ノードＮ１のレベルは特定の電圧（以下「昇圧量ΔＶ」）だけ昇圧される。そのため出力端子ＯＵＴのレベルが上昇してもトランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスを維持する。従って、出力信号Ｇnのレベルは第１クロック端子Ａのレベルに追随して変化する。特に、トランジスタＱ１のゲート・ソース間電圧が充分大きい場合トランジスタＱ１は非飽和動作するので、しきい値電圧分の損失はなく出力端子ＯＵＴはクロック信号ＣＬＫ１と同レベルになる。よって、第１クロック端子Ａに入力されるクロック信号ＣＬＫ１がＨレベルの間は、出力信号ＧnもＨレベルになってゲート線の選択状態になる。その後、クロック信号ＣＬＫ１がＬレベルに戻ると出力信号ＧnもＬレベルになってゲート線の非選択状態に戻る。
【００４６】
その後、第２クロック端子Ｂのクロック信号ＣＬＫ３がＨレベルになると、トランジスタＱ４がオンになるためノードＮ１がＬレベルになり、それに伴ってトランジスタＱ７がオフになるためノードＮ２はＨレベルになる。即ち、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。
【００４７】
以上の動作をまとめると、単位シフトレジスタ回路ＳＲにおいては、入力端子ＩＮに信号（スタートパルスまたは前段の出力信号Ｇn-1）が入力されない間はリセット状態にあり、その間ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）に保たれることで、出力端子ＯＵＴ（ゲート線）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮに信号が入力されると、そのタイミングでノードＮ２がＬレベル（ＶＳＳ）になると共にノードＮ１がＨレベル（ＶＤＤ１−Ｖｔｈ）に充電されてセット状態になる。即ち、単位シフトレジスタ回路ＳＲでは、入力端子ＩＮに入力される信号により、セット状態になるタイミングが規定される。
【００４８】
セット状態では第１クロック端子Ａの信号（クロック信号ＣＬＫ１）がＨレベルになるとノードＮ１の電位が昇圧量ΔＶだけ高くなり、第１クロック端子ＡがＨレベルである間、出力端子ＯＵＴがＨレベルになってゲート線を活性化する（このためノードＮ１は「昇圧ノード」と称されることもある）。その後第２クロック端子Ｂに信号（クロック信号ＣＬＫ３）が入力されると、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）に戻って、元のリセット状態になる（このためノードＮ２は「リセットノード」と称されることもある）。即ち、単位シフトレジスタ回路ＳＲでは、第２クロック端子Ｂに入力される信号により、セット状態になるタイミングが規定される。
【００４９】
そのように動作する複数の単位シフトレジスタ回路ＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、第１段目の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮに入力された入力信号（スタートパルス）は、図４に示すタイミング図のように、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期したタイミングでシフトされながら、単位シフトレジスタ回路ＳＲ２，ＳＲ３・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ１，ＧＬ２，ＧＬ３・・・を順に駆動することができる。
【００５０】
上の例では、複数の単位シフトレジスタ回路ＳＲが３相クロックに基づいて動作する例を示したが、２相クロック信号を使用して動作させることも可能である。図５はその場合におけるゲート線駆動回路３０の構成を示す図である。
【００５１】
この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタ回路ＳＲにより構成される。即ち、各単位シフトレジスタ回路ＳＲの入力端子ＩＮには、その前段の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴが接続する。但し、第１段目の単位シフトレジスタ回路ＳＲの入力端子ＩＮには、スタートパルスが入力信号として入力される。
【００５２】
この場合におけるクロック発生器３１は、互いに逆相の２相クロックであるクロック信号ＣＬＫ，／ＣＬＫを出力するものである。それぞれの単位シフトレジスタ回路ＳＲの第１クロック端子Ａには、隣接する単位シフトレジスタ回路ＳＲに互いに逆相のクロック信号が入力されるよう、そのクロック信号ＣＬＫ，／ＣＬＫの片方が入力される。また図５に示すように、各単位シフトレジスタ回路ＳＲの第２クロック端子Ｂには、その後段（この例では次段）の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴが接続される。
【００５３】
図５のように構成されたゲート線駆動回路３０における単位シフトレジスタ回路ＳＲの動作を説明する。ここでも、１つの単位シフトレジスタ回路ＳＲの動作を代表的に説明する。簡単のため、単位シフトレジスタ回路ＳＲの第１クロック端子Ａにクロック信号ＣＬＫが入力されるものとして説明を行う（例えば、図５における単位シフトレジスタ回路ＳＲ１，ＳＲ３などがこれに該当する）。また、当該単位シフトレジスタ回路ＳＲの出力信号をＧn、その前段および次段の単位シフトレジスタ回路ＳＲの出力信号をそれぞれＧn-1およびＧn+1と定義する。
【００５４】
まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）のリセット状態を仮定する。また、第１クロック端子Ａ（クロック信号ＣＬＫ）、第２クロック端子Ｂ（次段の出力信号Ｇn+1）、入力端子ＩＮ（前段の出力信号Ｇn-1）は何れもＬレベルであるとする。
【００５５】
その状態から、前段の出力信号Ｇn-1がＨレベルになると、それが当該単位シフトレジスタ回路ＳＲの入力端子ＩＮに入力されトランジスタＱ３がオンになり、ノードＮ１のレベルは上昇する。それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ１−Ｖｔｈ）になる。その結果、トランジスタＱ１がオン、トランジスタＱ２がオフとなるセット状態になる。
【００５６】
そして、クロック信号ＣＬＫがＨレベルになり出力端子ＯＵＴのレベルが上昇すると、昇圧容量ＣおよびトランジスタＱ１のゲート・チャネル間容量による結合によりノードＮ１のレベルは特定の電圧（昇圧量ΔＶ）だけ昇圧される。従って、出力信号Ｇnのレベルは第１クロック端子Ａのレベルに追随して変化し、クロック信号ＣＬＫがＨレベルである間は出力信号ＧnもＨレベルになる。その後、クロック信号ＣＬＫがＬレベルに戻ると出力信号ＧnもＬレベルに戻る。
【００５７】
出力信号Ｇnが次段の単位シフトレジスタ回路ＳＲに伝達された後、次段の出力信号Ｇn+1がＨレベルになると、それが第２クロック端子Ｂに入力されてトランジスタＱ４がオンになりノードＮ１がＬレベルになる。それに伴ってトランジスタＱ７がオフになるのでノードＮ２はＨレベルになる。即ち、当該単位シフトレジスタ回路ＳＲはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンになる。
【００５８】
このように、ゲート線駆動回路３０が図５のように構成されている場合においても、それぞれの単位シフトレジスタ回路ＳＲの動作は、第２クロック端子Ｂに入力される信号が次段の出力信号Ｇn+1であることを除けば図２の場合とほぼ同じである。
【００５９】
以上の動作を、図５のように縦続接続された単位シフトレジスタ回路ＳＲ１，ＳＲ２，・・・が順に行う。それによって、第１段目の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮに入力された入力信号（スタートパルス）が、クロック信号ＣＬＫ，／ＣＬＫに同期してシフトされながら、単位シフトレジスタ回路ＳＲ２，ＳＲ３，・・・と順番に伝達される。その結果、ゲート線駆動回路３０は図６に示すタイミング図の如く、クロック信号ＣＬＫ，／ＣＬＫに同期して、ゲート線ＧＬ１，ＧＬ２，ＧＬ３，・・・を順に駆動することができる。
【００６０】
但し、図５の構成では、各単位シフトレジスタ回路ＳＲは、第２クロック端子Ｂに次段の単位シフトレジスタ回路ＳＲの出力信号Ｇn+1が入力されるので、次段の単位シフトレジスタ回路ＳＲが少なくとも一度動作した後でなければリセット状態（すなわち上記の初期状態）にならない。各単位シフトレジスタ回路ＳＲは、リセット状態を経なければ図６に示したような通常動作を行うことができない。従って図５の構成の場合には、通常動作に先立って、ダミーの入力信号を単位シフトレジスタ回路ＳＲの第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタ回路ＳＲのノードＮ２と第３電源端子ｓ３（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行なってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。
【００６１】
ここで、先に述べた従来の単位シフトレジスタ回路ＳＲにおける誤動作の問題を詳細に説明する。以下では、単位シフトレジスタ回路ＳＲを構成する各トランジスタはａ−Ｓｉ ＴＦＴであるとする。
【００６２】
図６の最下段に、図５のゲート線駆動回路３０における単位シフトレジスタ回路ＳＲ１のノードＮ２の電圧波形を示す。上記のように、入力端子ＩＮの信号（スタートパルスあるいは前段の出力信号Ｇn-1）がＨレベルに成ると、ノードＮ２はＬレベルに遷移するが、すぐに第２クロック端子Ｂの信号（次段の出力信号Ｇn+1）によってＨレベルに戻され、その後約１フレーム期間（約１６ｍｓ）Ｈレベルに維持される（図示は省略するが、この振る舞いは図２のケースでも同様である）。つまり各単位シフトレジスタ回路ＳＲにおける、トランジスタＱ２およびトランジスタＱ５のゲートは、約１フレーム期間継続的（直流的）に正バイアスされる。よって単位シフトレジスタ回路ＳＲがａ−Ｓｉ ＴＦＴにより構成されている場合には、トランジスタＱ２，Ｑ５はしきい値電圧が正方向にシフトして駆動能力が低下する。
【００６３】
単位シフトレジスタ回路ＳＲがゲート線の非選択期間にあり、リセット状態（ノードＮ１がＬレベル、ノードＮ２がＨレベル）になっている場合を想定する。この状態ではトランジスタＱ１はオフしているが、そのドレインが接続する第１クロック端子Ａにはクロック信号ＣＬＫが繰り返し入力される。
【００６４】
このときトランジスタＱ１のドレインとゲートとの間のオーバラップ容量による結合により、クロック信号ＣＬＫの入力に伴ってノードＮ１の電圧が変動する。すなわちクロック信号ＣＬＫの立上り時にノードＮ１が充電され、その後トランジスタＱ５を介して放電されという振る舞いが繰り返し行われる。従ってノードＮ１には、鋸歯状の繰り返し波形のノイズが生じる。当該ノイズによりトランジスタＱ７がオンすると、ノードＮ２のレベルが下降してしまう。
【００６５】
上記のように単位シフトレジスタ回路ＳＲのトランジスタＱ２，Ｑ５のゲート・ソース間は直流的に正バイアスされるため、当該トランジスタＱ２，Ｑ５は駆動能力が時間と共に低下する。そのような状態でノードＮ２のレベルが低下すると、トランジスタＱ５はノードＮ１のノイズによる電荷を素早く放電することができず、ノードＮ１のレベルがさらに上昇する。応じてトランジスタＱ１の抵抗値が下がるため、クロック信号ＣＬＫがＨレベルになったときに出力端子ＯＵＴに電荷が供給されるようになる。またこのときトランジスタＱ２の駆動能力も低下しているため、トランジスタＱ２は出力端子ＯＵＴの電荷を素早く放電できず、出力端子ＯＵＴのレベルが上昇してしまう。つまり、非選択状態にあるべきゲート線が選択状態になってしまうという誤動作が生じ、液晶表示装置１０の表示不具合が発生する。以下、この問題を解決可能な本発明に係るシフトレジスタ回路について説明する。
【００６６】
図７は、実施の形態１に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。同図のように、当該単位シフトレジスタ回路ＳＲの出力段は、出力端子ＯＵＴと第１クロック端子Ａとの間に接続するトランジスタＱ１（第１トランジスタ）と、出力端子ＯＵＴと第１電源端子ｓ１との間に接続するトランジスタＱ２（第２トランジスタ）とにより構成されている。また、トランジスタＱ１のゲート（制御電極）とソースとの間すなわちノードＮ１と出力端子ＯＵＴとの間には昇圧容量Ｃが設けられている。ノードＮ１と第２電源端子ｓ２との間には、ゲートが入力端子ＩＮに接続するトランジスタＱ３が接続しており、ノードＮ１と第１電源端子ｓ１との間には、ゲートが第２クロック端子Ｂに接続するトランジスタＱ４と、ゲートがノードＮ２に接続したトランジスタＱ５とが接続している。以上の構成は図３に示した従来の単位シフトレジスタ回路ＳＲと同様である。
【００６７】
本実施の形態に係る単位シフトレジスタ回路ＳＲも、ノードＮ１を入力端としノードＮ２を出力端とするインバータ（第１プルダウン駆動回路）を備えている。本実施の形態においては、当該インバータはトランジスタＱ６，Ｑ７Ａ，Ｑ７Ｂ，Ｑ８により構成される。図７の如く、トランジスタＱ６はダイオード接続されており、ノードＮ２と第３電源端子ｓ３との間に接続している。トランジスタＱ７Ａ，Ｑ７ＢはノードＮ２と第１電源端子ｓ１との間に直列に接続し、それぞれのゲートはノードＮ１に接続している。またトランジスタＱ７ＡとトランジスタＱ７Ｂとの接続ノードをＮ３と定義すると、トランジスタＱ８は当該ノードＮ３と高電位側電源電位ＶＤＤ３が供給される第４電源端子ｓ４との間に接続されており、そのゲートはノードＮ２に接続している。トランジスタＱ８は、ノードＮ２の電位で制御されて、第４電源端子ｓ４からノードＮ３へ帰還電流を流すよう機能する。以上のような構成のインバータは「シュミット・トリガ回路」と呼ばれることもある（例えば特開昭５６−９６５２５号公報参照）。
【００６８】
高電位側電源電位ＶＤＤ３は、ノードＮ２がＨレベルとなってトランジスタＱ８がオンしたときにノードＮ３を所定のレベルに充電することが可能な電位であり、例えば高電位側電源電位ＶＤＤ１，ＶＤＤ２と同一レベルであってもよい。例えば高電位側電源電位ＶＤＤ３を高電位側電源電位ＶＤＤ２と同一レベルとする場合には、図８に示すが如く、第３電源端子ｓ３と第４電源端子ｓ４とを互いに接続し、両者を同一の端子で構成してもよい（即ち、第３電源端子ｓ３を第４電源端子ｓ４としても機能させる）。そのようにすることで、電源供給のための配線の占有面積は削減される。説明の簡単のため、以下においては図８の回路構成に基づいて説明を行う。
【００６９】
図３と図８とを比較して分かるように、従来の単位シフトレジスタ回路ＳＲが備えるプルダウン駆動回路は図９に示すインバータであり、本実施の形態に係るプルダウン駆動回路は図１０に示すインバータである。本実施の形態に係る単位シフトレジスタ回路ＳＲは、このインバータの回路構成が従来のものと異なっているものの、論理的な動作は先に図４あるいは図６を用いて説明した従来のものと同様である。従って、本実施の形態に係る単位シフトレジスタ回路ＳＲの動作についての説明は省略する。
【００７０】
図１１は、図９および図１０に示したインバータの入出力電圧特性を示すグラフである。図１１のように、図９のインバータでは入力電圧が駆動トランジスタＱ７のしきい値電圧Ｖｔｈを越えると当該トランジスタＱ７が導通し始めて出力電圧が下降し始めるが、図１０のインバータでは、従来のインバータに比べ出カレベルが下降を始める電圧（インバータのしきい値電圧＝ＶＴ）がそれよりも高い。
【００７１】
図１０のインバータでは、入力電圧がＬレベル、出力電圧がＨレベルであるときはトランジスタＱ８がオンになるので、トランジスタＱ７Ａのソース（ノードＮ３）は正バイアスされる。トランジスタＱ７Ａはゲートの電位がソースの電位よりもしきい値Ｖｔｈ以上高くならなければ導通しないので、図１０のインバータを反転させるためには、入力電位（ノードＮ１の電位）がバイアスされたノードＮ３の電位よりもさらにしきい値電圧Ｖｔｈ以上高くなる必要がある。従って上記のように、図１０のインバータのしきい値電圧が、図９のインバータのそれよりも高いことになる。
【００７２】
図１０のインバータの動作原理を説明する。まず、入力電圧がＬレベルとであるとする。その状態では、トランジスタＱ７Ａ，Ｑ７Ｂがオフであるので出力電圧はＨレベル（ＶＤＤ２−Ｖｔｈ）である。そのためトランジスタＱ８はオンしており、ノードＮ３はＶＤＤ−２×Ｖｔｈのレベルにバイアスされている。
【００７３】
そして入力レベルが上昇し始めトランジスタＱ７Ｂのしきい値電圧（Ｖｔｈ）を超えると、トランジスタＱ７Ａが導通し始めノードＮ３のレベルが低下するが、トランジスタＱ７Ａは入力レベルがノードＮ３の電位よりもＶｔｈ以上高くならなければ導通しないので、それまではＨレベルは維持される。そしてさらに入力電圧が上昇してついにノードＮ３の電位よりもＶｔｈ以上高くなると、トランジスタＱ７Ａが導通し始める。
【００７４】
すると当該インバータ内で、トランジスタＱ７Ａの駆動能力上昇→出力電圧のレベル低下→トランジスタＱ８の駆動能力低下→ノードＮ３のレベル低下→トランジスタＱ７Ａの駆動能力上昇→・・・という正帰還ループが構成され、図１１のグラフのように急激に反転する。
【００７５】
また、入力電圧がＨレベルの状態から下降するときは、入力電圧がインバータのしきい値電圧ＶＴにまで下がると、トランジスタＱ７Ａの駆動能力低下→出力電圧のレベル上昇→トランジスタＱ８の駆動能力上昇→ノードＮ３のレベル上昇→トランジスタＱ７Ａの駆動能力低下→・・・という上記と逆のループが構成されて、この場合にも急激に反転する。
【００７６】
以上のように、図１０のインバータは、図９のインバータに比較してしきい値電圧が高い。よって図１０のインバータがプルダウン駆動回路として用いられている本実施の形態に係る単位シフトレジスタ回路ＳＲにおいては、ノードＮ１がＬレベルであるリセット状態に当該レベルがある程度変動したとしても、ノードＮ２のレベル低下が生じ難い。よって、トランジスタＱ１がオフの期間に、オーバラップ容量に起因するノイズがノードＮ１に生じてもノードＮ２のレベル低下は防止される。従って、リセット状態におけるノードＮ１のノイズによる誤動作の問題を解決することができる。その結果、本実施の形態に係る単位シフトレジスタ回路ＳＲにより構成されたゲート線駆動回路を有する表示装置における表示不具合を防止できる。
【００７７】
特に、単位シフトレジスタ回路ＳＲがａ−Ｓｉ ＴＦＴで構成されている場合には、ゲートがノードＮ２に接続したトランジスタＱ２，Ｑ５の駆動能力が低下して上記の誤動作の問題が生じやすくなるため、本発明の適用は効果的である。
【００７８】
＜実施の形態２＞
図１２は、本発明の実施の形態２に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。本実施の形態では、トランジスタＱ３のドレインを電源ではなく入力端子ＩＮに接続させる。それにより電源供給のための配線の占有面積を削減できる。但し、入力端子ＩＮにはその前段の出力端子ＯＵＴが接続するため、各単位シフトレジスタ回路ＳＲの出力段への負荷が大きくなるので、回路動作の速度が劣化する場合もあることに留意すべきである。
【００７９】
＜実施の形態３＞
ＴＦＴを含む電界効果トランジスタは、ゲートにしきい値電圧以上の電圧が印加されたときに、ゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲートとチャネルを両電極とし、ゲート絶縁膜を誘電体層とする容量素子（ゲート容量）としても機能することができる。
【００８０】
図１３は実施の形態３に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。実施の形態１では、ノードＮ１の昇圧を効率よく行うためにトランジスタＱ１のドレイン・ソース間に昇圧容量Ｃを設けていたが、本実施の形態ではそれをトランジスタＱ１のゲート容量に置き換えている。その場合、図１３の回路図の如く昇圧容量Ｃは不要になる。
【００８１】
通常、半導体集積回路内に形成される容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。即ち、図１３においてトランジスタＱ１のゲート幅を相当分広くすることで、実施の形態１に係る図８の回路と同等の昇圧動作を実現できる。またトランジスタＱ１のゲート幅を広くすることによりその駆動能力が高くなるので、結果として出力信号の立上りおよび立下り速度が速くなり、動作の高速化を図ることができるという利点もある。
【００８２】
＜実施の形態４＞
例えば図３に示した従来の単位シフトレジスタ回路ＳＲにおいて、ノードＮ１と第１電源端子ｓ１（低電位側電源電位ＶＳＳ）との間には、トランジスタＱ４，Ｑ５の２つが接続している。そのうちトランジスタＱ４は主に、ＨレベルにあるノードＮ１の電荷を放電してＬレベルに遷移させる働きをしており、トランジスタＱ５は主に、ＬレベルになったノードＮ１を低電位側電源電位ＶＳＳに固定する働きをしている。
【００８３】
仮に従来の単位シフトレジスタ回路ＳＲからトランジスタＱ５が省略されたとしても、Ｌレベルになった後のノードＮ１がフローティング状態になるだけであるので、理論的な動作は可能である。トランジスタＱ５を省略すればそれだけ装置の縮小化を図ることができるという利点があるため、トランジスタＱ５を有していない構造のレベルシフト回路も提案されている（上記の特許文献２）。
【００８４】
但し、トランジスタＱ５はＬレベルにあるノードＮ１のノイズの放電経路になるため、それが省略されるとトランジスタＱ１のオーバラップ容量に起因するノイズの影響が大きくなり、それによる誤動作の問題が顕著になる。そこで本実施の形態では、本発明をトランジスタＱ５を有さない構造の単位シフトレジスタ回路ＳＲへ適用することによって、その問題を解決する。
【００８５】
図１４は、実施の形態４に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。同図の如く、当該単位シフトレジスタ回路ＳＲは、図８の回路に対して、トランジスタＱ５が省略された構造を有している。また実施の形態２が適用されており、トランジスタＱ３のドレインを入力端子ＩＮに接続させ、電源供給のための配線の占有面積を削減を図っている。さらに実施の形態３が適用されており、昇圧容量Ｃも省略されている。
【００８６】
上記のようにトランジスタＱ５はＬレベルにあるノードＮ１のノイズの放電経路であったため、図１４のようにそれを有さない単位シフトレジスタ回路ＳＲでは、トランジスタＱ１のオーバラップ容量に起因するノイズにより、リセット状態でのノードＮ１のレベル変動が大きくなりやすい。しかし図１４の単位シフトレジスタ回路ＳＲでは、ノードＮ１を入力端としノードＮ２を出力端とするインバータ（プルダウン駆動回路）がトランジスタＱ６，Ｑ７Ａ，Ｑ７Ｂ，Ｑ８によって図１０のように構成されており、そのしきい値電圧が高い。従って当該インバータはリセット状態におけるノードＮ１のノイズの影響を受けにくく、当該ノイズによる誤動作は防止される。このように本発明はトランジスタＱ５を有さない構造の単位シフトレジスタ回路ＳＲに対して特に効果的である。
【００８７】
また図１４のように、トランジスタＱ５を省略すると共に、実施の形態２を適用して電源配線を省略し、さらに実施の形態３を適用して昇圧容量Ｃを省略すれば、単位シフトレジスタ回路ＳＲの形成面積をより小さくすることができ表示装置の小型化に効果的である。
【００８８】
＜実施の形態５＞
例えば図３に示した従来の単位シフトレジスタ回路ＳＲにおいて、入力端子ＩＮへの入力信号（スタートパルスまたは前段の出力信号Ｇn-1）がＨレベルになる直前はリセット状態であるのでトランジスタＱ５はオン状態にある。
【００８９】
従って先に述べたように、入力端子ＩＮがＨレベルになり単位シフトレジスタ回路ＳＲがリセット状態からセット状態へ移行する際には、次のような段階が踏まれる。即ち、入力端子ＩＮがＨレベルになると、トランジスタＱ３とトランジスタＱ５のオン抵抗の比に応じてノードＮ１のレベルが上昇し、それによりトランジスタＱ７が導通し始めノードＮ２のレベルを下降させる。それにより、トランジスタＱ５の抵抗がさらに高くなってノードＮ１のレベルがさらに上昇し、トランジスタＱ７が充分にオンになってノードＮ２がＬレベル（ＶＳＳ）になる。応じてトランジスタＱ５がオフになるのでノードＮ１はＨレベル（ＶＤＤ１−Ｖｔｈ）になる。その結果単位シフトレジスタ回路ＳＲはセット状態になる。
【００９０】
単位シフトレジスタ回路ＳＲでは、リセット状態からセット状態へ切り替わる際に以上の動作を経るため、その切り替わりに比較的長い時間を要していた。そのことは単位シフトレジスタ回路ＳＲの動作の高速化の妨げとなり、ひいては単位シフトレジスタ回路ＳＲをゲート線駆動回路に用いた表示装置の高解像度化の妨げとなる。
【００９１】
その対策としては、例えば図１５に示すようにノードＮ２と第１電源端子ｓ１（低電位側電源電位ＶＳＳ）との間に、ゲートが入力端子ＩＮに接続したトランジスタＱ９を設けることが考えられる。図１５の回路によれば、入力端子ＩＮがＨレベルになったときにトランジスタＱ９がオンして、ノードＮ２を瞬時にＬレベルなる。またそれに応じてトランジスタＱ５がオフになるので、ノードＮ１のレベルは高速にＨレベルになる。即ち、リセット状態からセット状態への切り替わりが瞬時に行われるため、単位シフトレジスタ回路ＳＲの動作の高速化に寄与できる。
【００９２】
しかし、図１５の単位シフトレジスタ回路ＳＲがゲート線駆動回路回路に用いられた場合には、次のような問題が生じる。即ち、ゲート線は多数のデータ線（図１のデータ線ＤＬ１，ＤＬ２・・・）と交叉しているため、データ線との間の寄生容量による結合によって、データ線へのデータの書込み時、あるいは対向電極（図１の共通電極ノードＮＣ）の極性反転時において、ゲート線にノイズが加わりやすい。単位シフトレジスタ回路ＳＲがリセット状態のときに、そのノイズがゲート線を介して入力端子ＩＮに加わると、トランジスタＱ９に電流が流れてノードＮ２のＬレベルを低下させる。
【００９３】
その結果、トランジスタＱ２，Ｑ５は駆動能力が低下するため、単位シフトレジスタ回路ＳＲが、トランジスタＱ１のオーバラップ容量に起因するノードＮ１のノイズの影響を受けやすくなり、実施の形態１で説明した従来のレベルシフト回路の誤動作と同様の問題が生じる。特に単位シフトレジスタ回路ＳＲがａ−Ｓｉ ＴＦＴにより構成されている場合には、トランジスタＱ２，Ｑ５は駆動能力は時間と共にさらに低下するため、その問題は顕著になる。本実施の形態では、この問題を解決することが可能な単位シフトレジスタ回路ＳＲを提案する。
【００９４】
再び図１５の回路を参照し、トランジスタＱ６およびトランジスタＱ９に着目すると、それらは入力端子ＩＮを入力端としノードＮ２を出力端とする、図９に示したインバータを構成している。入力端子ＩＮに加わるノイズにより、ノードＮ２のレベルが下がるという上記の問題は、このインバータがノイズにの影響を受けやすいことが原因となっている。
【００９５】
図１６は、実施の形態５に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。同図の如く、当該単位シフトレジスタ回路ＳＲは、ノードＮ２と第１電源端子ｓ１との間に直列に接続し、共にゲートが入力端子ＩＮに接続したトランジスタＱ９Ａ，Ｑ９Ｂを有している。またトランジスタＱ９ＡとトランジスタＱ９Ｂとの接続ノードをノードＮ４と定義すると、トランジスタＱ８は当該ノードＮ４と第３電源端子ｓ３との間に接続されており、そのゲートはノードＮ２に接続する。つまり本実施の形態のトランジスタＱ８は、ノードＮ２の電位で制御されて、第３電源端子ｓ３からノードＮ４へ帰還電流を流すよう機能する。従って、トランジスタＱ６，Ｑ８，Ｑ９Ａ，Ｑ９Ｂによって、いわゆる「シュミット・トリガ回路」が構成されている。
【００９６】
即ち、図１６の単位シフトレジスタ回路ＳＲは、トランジスタＱ６，Ｑ７から成り、ノードＮ１の入力端にしノードＮ２を出力端にする第１のインバータに加え、トランジスタＱ６，Ｑ８，Ｑ９Ａ，Ｑ９Ｂから成り、入力端子ＩＮを入力端としノードＮ２を出力端とする第２のインバータとを備えている（トランジスタＱ６は第１のインバータと第２のインバータとで共有されている）。この第２のインバータも、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２を駆動するプルダウン駆動回路（第２プルダウン駆動回路）である。図１６から分かるように、第１のインバータは図９に示した構成のものであり、第２のインバータは図１０に示した構成のものである。
【００９７】
第２のインバータにおいては、ノードＮ２がＨレベルのときトランジスタＱ８がオンになるので、トランジスタＱ９Ａのソース（ノードＮ４）は正バイアスされる。トランジスタＱ９Ａは、ゲート電位がソース電位よりもしきい値電圧Ｖｔｈ以上高くならなければ導通しないので、第２のインバータを反転させるためには、入力端子ＩＮがバイアスされたノードＮ４の電位よりもさらにしきい値電圧Ｖｔｈ以上高くなる必要がある。従って、第２のインバータのしきい値電圧は高いものとなる。
【００９８】
従って、トランジスタＱ６，Ｑ８，Ｑ９Ａ，Ｑ９Ｂから成る第２のインバータは、Ｌレベルの入力端子ＩＮに加わるノイズの影響を受けにくい。そのため、単位シフトレジスタ回路ＳＲのリセット状態に入力端子ＩＮに加わるノイズに起因して、ノードＮ２のレベルが低下することが防止される。よって本実施の形態によれば、入力端子ＩＮがＨレベルになるときにノードＮ２がＬレベルが素早く切り替わるようにして単位シフトレジスタ回路ＳＲの動作の高速化を図りつつ、入力端子ＩＮに加わるノイズによる誤動作を防止することができる。その結果、本実施の形態に係る単位シフトレジスタ回路ＳＲにより構成されたゲート線駆動回路を有する表示装置における表示不具合を防止できる。
【００９９】
特に、単位シフトレジスタ回路ＳＲがａ−Ｓｉ ＴＦＴで構成されている場合には、ゲートがノードＮ２に接続したトランジスタＱ２，Ｑ５の駆動能力が低下して上記の誤動作の問題が生じやすくなるため、本発明の適用は効果的である。
【０１００】
＜実施の形態６＞
図１７は、実施の形態６に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。本実施の形態は、上記の実施の形態１と実施の形態５とを組み合わせたものである。即ち、本実施の形態に係る単位シフトレジスタ回路ＳＲは図１７の如く、トランジスタＱ６，Ｑ７Ａ，Ａ７Ｂ，Ｑ８から成り、ノードＮ１を入力端としノードＮ２を出力端とする第１のインバータ（第１プルダウン駆動回路）と、トランジスタＱ６，Ｑ８，Ｑ９Ａ，Ｑ９Ｂから成り、入力端子ＩＮを入力端としノードＮ２を出力端とする第２のインバータ（第２プルダウン駆動回路）とを備えている。トランジスタＱ６，Ｑ８は第１のインバータと第２のインバータとで共有されており、そのためトランジスタＱ９Ａ，Ｑ９Ｂは、それぞれトランジスタＱ７Ａ，Ｑ７Ｂに並列に接続することとなる。つまり本実施の形態では、トランジスタＱ７ＡとトランジスタＱ７Ｂとの間のノードＮ３と、トランジスタＱ９ＡとトランジスタＱ９Ｂとの間のノードＮ４とは同一のノードとなる。
【０１０１】
本実施の形態によれば、実施の形態１および実施の形態５で得られる両方の効果を得ることができる。即ち、入力端子ＩＮがＨレベルになったときにノードＮ２がＬレベルが素早く切り替わるようにして単位シフトレジスタ回路ＳＲの動作の高速化を図りつつ、トランジスタＱ１のオーバラップ容量に起因するノイズや、ゲート線を介して入力端子ＩＮに加わるノイズによる誤動作を防止することができる。
【０１０２】
また図１７の回路のように、第１のインバータと第２のインバータとでトランジスタＱ６，Ｑ８を共有させることにより、本発明に係る単位シフトレジスタ回路ＳＲの形成面積の増大を抑制することができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。
【図２】単位シフトレジスタ回路を用いたゲート線駆動回路の構成例を示すブロック図である。
【図３】従来の単位シフトレジスタ回路の構成を示す回路図である。
【図４】ゲート線駆動回路の動作を示すタイミング図である。
【図５】単位シフトレジスタ回路を用いたゲート線駆動回路の構成例を示すブロック図である。
【図６】ゲート線駆動回路の動作を示すタイミング図である。
【図７】実施の形態１に係る単位シフトレジスタ回路の構成を示す回路図である。
【図８】実施の形態１に係る単位シフトレジスタ回路の構成を示す回路図である。
【図９】従来の単位シフトレジスタ回路のプルダウン駆動回路の構成を示す回路図である。
【図１０】実施の形態１に係る単位シフトレジスタ回路のプルダウン駆動回路の構成を示す回路図である。
【図１１】図９および図１０のインバータの入出力特性を示すグラフである。
【図１２】実施の形態２に係る単位シフトレジスタ回路の構成を示す回路図である。
【図１３】実施の形態３に係る単位シフトレジスタ回路の構成を示す回路図である。
【図１４】実施の形態４に係る単位シフトレジスタ回路の構成を示す回路図である。
【図１５】従来の単位シフトレジスタ回路の変形例を示す図である。
【図１６】実施の形態５に係る単位シフトレジスタ回路の構成を示す回路図である。
【図１７】実施の形態６に係る単位シフトレジスタ回路の構成を示す回路図である。
【符号の説明】
【０１０４】
３０  ゲート線駆動回路、ＳＲ  単位シフトレジスタ回路、Ｑ１〜Ｑ１２  トランジスタ、Ｃ  昇圧容量、Ｎ１〜Ｎ４  ノード、Ａ  第１クロック端子、Ｂ  第２クロック端子、ＩＮ  入力端子、ＯＵＴ  出力端子、ｓ１〜ｓ４  電源端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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