(57)【要約】【課題】ＮＡＮＤ構造のマルチビット不揮発性メモリ素子及びその製造方法を提供する。【解決手段】ボディーから上方に突出し、その間に第１絶縁膜が埋め込まれた少なくとも一対のフィンを有する半導体基板を備える不揮発性メモリ素子である。複数の制御ゲート電極は、第１絶縁膜及び一対のフィンを横切って伸張し、一対のフィンの外側の少なくとも上部を覆い、半導体基板と絶縁されうる。複数のストレージノードは、複数の制御ゲート電極と一対のフィンとの間にそれぞれ介在され、半導体基板と絶縁される。複数の制御ゲート電極は、順次に２個ずつ対をなし、同じ対の制御ゲート電極は、第１離隔距離を有し、隣接した互いに異なる対の隣接した制御ゲート電極は、第１離隔距離より大きい第２離隔距離を有する。【選択図】図２
2007173800.tif 000002
【特許請求の範囲】
【請求項１】
ボディー及び前記ボディーから上方に突出した少なくとも一対のフィンを備える半導体基板と、
前記半導体基板の一対のフィンの間を埋め込むように前記ボディー上に形成された第１絶縁膜と、
前記第１絶縁膜及び前記半導体基板の一対のフィンを横切って伸張し、前記一対のフィンの外側壁の少なくとも上部を覆い、前記半導体基板と絶縁された複数の制御ゲート電極と、
前記複数の制御ゲート電極と前記半導体基板の一対のフィンとの間にそれぞれ介在され、前記半導体基板と絶縁された複数のストレージノードと、を備え、
前記複数の制御ゲート電極は、順次に２個ずつ対をなし、同じ対の前記制御ゲート電極は、第１離隔距離を有し、隣接した互いに異なる対の隣接した前記制御ゲート電極は、前記第１離隔距離より大きい第２離隔距離を有することを特徴とするＮＡＮＤ構造のマルチビット不揮発性メモリ素子。
【請求項２】
前記複数の制御ゲート電極のエッジ付近の側壁にそれぞれ接触した複数のコンタクトプラグをさらに備えることを特徴とする請求項１に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子。
【請求項３】
同じ対の前記制御ゲート電極に接触した前記コンタクトプラグは、前記半導体基板の一対のフィンを基準に互いに同じ側に配置され、隣接した互いに異なる対の隣接した前記制御ゲート電極に接触した前記コンタクトプラグは、互いに反対側に配置されることを特徴とする請求項２に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子。
【請求項４】
前記第２離隔距離は、前記第１離隔距離の２倍であることを特徴とする請求項１に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子。
【請求項５】
前記半導体基板の一対のフィンは、第３離隔距離を有し、前記第３離隔距離は、前記第２離隔距離と同一であることを特徴とする請求項４に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子。
【請求項６】
前記半導体基板の一対のフィンの外側の前記ボディー上に備えられ、前記一対のフィンの外側の少なくとも上部を露出する第２絶縁膜をさらに備えることを特徴とする請求項１に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子。
【請求項７】
同じ対の前記制御ゲート電極の間を埋め込む第３絶縁膜をさらに備えることを特徴とする請求項１に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子。
【請求項８】
前記ストレージノードは、ポリシリコン膜、シリコンゲルマニウム膜、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含むことを特徴とする請求項１に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子。
【請求項９】
ボディー及び前記ボディーからそれぞれ上方に突出し、その間に第１絶縁膜が埋め込まれた一対のフィンを備える半導体基板を提供する段階と、
前記半導体基板の一対のフィンの外側の前記ボディー上に前記一対のフィンの外側壁の上部を露出する第２絶縁膜を形成する段階と、
露出された前記半導体基板の一対のフィンの外側壁の上部に複数のストレージノードを形成する段階と、
前記第１絶縁膜、前記第２絶縁膜、及び前記半導体基板の一対のフィンを横切り、前記ストレージノードを覆い、第３絶縁膜によって離隔された複数の予備制御ゲート電極を形成する段階と、
前記それぞれの予備制御ゲート電極の内部に前記半導体基板の一対のフィンを横切って伸張するトレンチを形成して、前記第３絶縁膜の両側壁に形成された複数対の制御ゲート電極を形成する段階と、を含み、
同じ対の前記制御ゲート電極は、第１離隔距離を有し、隣接した互いに異なる対の隣接した前記制御ゲート電極は、前記第１離隔距離より大きい第２離隔距離を有することを特徴とするＮＡＮＤ構造のマルチビット不揮発性メモリ素子の製造方法。
【請求項１０】
前記複数の制御ゲート電極のエッジ付近の側壁にそれぞれ接触した複数のコンタクトプラグを形成する段階をさらに含むことを特徴とする請求項９に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子の製造方法。
【請求項１１】
同じ対の前記制御ゲート電極に接触した前記コンタクトプラグは、前記半導体基板の一対のフィンを基準に互いに同じ側に配置され、隣接した互いに異なる対の隣接した前記制御ゲート電極に接触した前記コンタクトプラグは、互いに反対側に配置されることを特徴とする請求項１０に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子の製造方法。
【請求項１２】
前記第２離隔距離は、前記第１離隔距離の２倍であることを特徴とする請求項９に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子の製造方法。
【請求項１３】
前記半導体基板の一対のフィンは、第３離隔距離を有し、前記第３離隔距離は、前記第２離隔距離と同一であることを特徴とする請求項１２に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子の製造方法。
【請求項１４】
前記ストレージノードは、ポリシリコン膜、シリコンゲルマニウム膜、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含むことを特徴とする請求項９に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子の製造方法。
【請求項１５】
前記トレンチを形成する段階は、
前記第３絶縁膜の両側壁に前記複数の予備ゲート電極上に伸張して、前記トレンチ領域を露出するスペーサ絶縁膜を形成する段階と、
前記スペーサ絶縁膜をエッチングマスクとして前記予備ゲート電極をエッチングする段階とを含むことを特徴とする請求項９に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子の製造方法。
【請求項１６】
前記スペーサ絶縁膜は、シリコン窒化膜を含み、前記第３絶縁膜は、シリコン酸化膜を含むことを特徴とする請求項１５に記載のＮＡＮＤ構造のマルチビット不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に係り、特に、フローティングノードまたはトラップ型ノードをストレージノードとして備える不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子は、例えば、ポリシリコンのようなフローティングノードをストレージノードとして備え、ＳＯＮＯＳメモリ素子は、例えば、シリコン窒化膜のようなトラップ型ノードをストレージノードとして備える。不揮発性メモリ素子において、微細パターンを形成するための工程技術の限界により、メモリ集積度及びメモリ速度増大は限界に直面している。これにより、製造工程上の集積度を高めること以外に、メモリ容量及びメモリ速度を増大させることができる種々の方法が研究されている。
【０００３】
例えば、フライド（Ｄａｖｉｄ Ｍ．Ｆｒｉｅｄ）らによる特許文献１は、Ｆｉｎ−ＦＥＴ及びフィンメモリセルについて開示している。Ｆｉｎ−ＦＥＴは、魚ヒレ状に形成されたフィンの上面及び側面をチャンネル領域として利用できる。これにより、Ｆｉｎ−ＦＥＴは、平面形トランジスタよりチャンネル面積を広くでき、大きい電流の流れを提供する。その結果、Ｆｉｎ−ＦＥＴは、平面形トランジスタより高い性能を提供することができる。
【０００４】
しかしながら、特許文献１によるＦｉｎ−ＦＥＴは、ＳＯＩ基板を利用して製造されることにより、フィンが基板ボディーからフローティングされるという問題がある。これにより、ボディーバイアス（ｂｏｄｙ−ｂｉａｓ）を利用したトランジスタのしきい電圧制御が不可能であり、その結果、ＣＭＯＳトランジスタのしきい電圧調節が困難となりうる。また、従来のフィンメモリセルは、２ビット動作を提供するために、１Ｆのゲート長を基準として少なくとも２Ｆｘ２Ｆ面積を利用しており、ビット当り面積が２Ｆ２／ビットと大きいという問題がある。その結果、フィンメモリセルの性能が制限されうる。
【特許文献１】米国特許６，６６４，５８２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が達成しようとする技術的課題は、ビット当り面積が減少し、マルチビット動作の可能なＮＡＮＤ構造の不揮発性メモリ素子を提供するところにある。
【０００６】
本発明が達成しようとする他の技術的課題は、前記ＮＡＮＤ構造の不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の一態様によれば、ボディー及び前記ボディーから上方に突出した少なくとも一対のフィンを備える半導体基板と、前記半導体基板の一対のフィンの間を埋め込むように前記ボディー上に形成された第１絶縁膜と、前記第１絶縁膜及び前記半導体基板の一対のフィンを横切って伸張し、前記一対のフィンの外側壁の少なくとも上部を覆い、前記半導体基板と絶縁された複数の制御ゲート電極と、前記複数の制御ゲート電極と前記半導体基板の一対のフィンとの間にそれぞれ介在され、前記半導体基板と絶縁された複数のストレージノードとを備えるＮＡＮＤ構造の不揮発性メモリ素子が提供される。前記複数の制御ゲート電極は、順次に２個ずつ対をなし、同じ対の前記制御ゲート電極は、第１離隔距離を有し、隣接した互いに異なる対の隣接した前記制御ゲート電極は、前記第１離隔距離より大きい第２離隔距離を有する。
【０００８】
前記ＮＡＮＤ構造の不揮発性メモリ素子は、前記複数の制御ゲート電極のエッジ付近の側壁にそれぞれ接触した複数のコンタクトプラグをさらに備えうる。
【０００９】
前記ＮＡＮＤ構造の不揮発性メモリ素子によれば、同じ対の前記制御ゲート電極に接触した前記コンタクトプラグは、前記半導体基板の一対のフィンを基準に互いに同じ側に配置され、隣接した互いに異なる対の隣接した前記制御ゲート電極に接触した前記コンタクトプラグは、互いに反対側に配置されうる。
【００１０】
前記他の技術的課題を達成するための本発明の一態様によるＮＡＮＤ構造の不揮発性メモリ素子の製造方法によれば、ボディー及び前記ボディーからそれぞれ上方に突出し、その間に第１絶縁膜が埋め込まれた一対のフィンを備える半導体基板を提供する。前記半導体基板の一対のフィンの外側の前記ボディー上に前記一対のフィンの上部を露出する第２絶縁膜を形成する。露出された前記半導体基板の一対のフィンの外側の上部に複数のストレージノードを形成する。前記第１絶縁膜、前記第２絶縁膜、及び前記半導体基板の一対のフィンを横切り、前記ストレージノードを覆い、第３絶縁膜によって離隔された複数の予備制御ゲート電極を形成する。前記それぞれの予備制御ゲート電極の内部に前記半導体基板の一対のフィンを横切って伸張するトレンチを形成して、前記第３絶縁膜の両側壁に形成された複数対の制御ゲート電極を形成する。同じ対の前記制御ゲート電極は、第１離隔距離を有し、隣接した互いに異なる対の隣接した前記制御ゲート電極は、前記第１離隔距離より大きい第２離隔距離を有する。
【００１１】
前記ＮＡＮＤ構造の不揮発性メモリ素子の製造方法は、前記複数の制御ゲート電極のエッジ付近の側壁にそれぞれ接触した複数のコンタクトプラグを形成する段階をさらに含みうる。
【発明の効果】
【００１２】
本発明によれば、フィンの高さを調節することによってチャンネル領域の面積を調節できる。したがって、フィンに形成されたチャンネル領域を利用すれば、不揮発性メモリ素子の動作電流、すなわち速度を速くでき、その結果、不揮発性メモリ素子の性能が向上する。
【００１３】
また、本発明によれば、コンタクトプラグは、対をなしてジグザグ形態に制御ゲート電極の側壁に形成され、このようなジグザグ配置は、制御ゲート電極、すなわちワードラインの集積度向上に寄与し得る。
【００１４】
また、本発明によれば、一対のフィン及び一対の制御ゲート電極を備える単位セルは、２Ｆｘ２Ｆ、すなわち４Ｆ２の面積を有しうる。単位セルは、マルチビットでデータを処理できる。単一レベル動作方式の場合、単位セルは、２ｘ２ビット、すなわち４ビットのデータを処理できる。さらに、マルチレベル動作方式の場合、単位セルは、２ｘ２ｘ２ビット、すなわち８ビットのデータを処理できる。この場合、単位ビット当り占める単位セル１００の面積は、４Ｆ２／８ビット、すなわち０．５Ｆ２／ビットとなって、従来の２Ｆ２／ビットに比べて１／４倍まで減少できる。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照して本発明による望ましい実施の形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施の形態に限定されるものではなく、異なる多様な形態に具現され、単に、本実施の形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面における構成要素は、説明の便宜上そのサイズが誇張されている。
【００１６】
［構造］
図１は、本発明の一実施の形態による不揮発性メモリ素子を概略的に示す配置図である。例えば、不揮発性メモリ素子は、フローティングノードまたはトラップ型ノードをストレージノードとして備えるフラッシュメモリまたはＳＯＮＯＳメモリでありうる。不揮発性メモリ素子は、ＮＡＮＤ構造を有する。図１は、ＮＡＮＤ構造の不揮発性メモリ素子のセル部分を示す。
【００１７】
図１を参照すれば、複数のビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７、ＢＬ８が列に配置され、複数のワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０が行に配置される。行と熱は、互いに置き換えてもよい。図１において、複数のビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７、ＢＬ８及び複数のワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０の数は、例示的なものであり、本発明の範囲を制限しない。
【００１８】
複数のビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７、ＢＬ８の一端、例えば、第１０ワードラインＷＬ１０の外側は、共通ソースライン（図示せず）に連結されうる。さらに、共通ソースラインと隣接した第１０ワードラインＷＬ１０の間には接地選択トランジスタを構成する接地選択ライン（図示せず）が介在されうる。第１ワードラインＷＬ１の外郭周辺にはストリング選択トランジスタを構成するストリング選択ライン（図示せず）が介在されうる。共通ソースライン、接地選択ライン、及びストリング選択ラインは、当業者には公知のものであるので、詳細な説明は省略する。
【００１９】
複数のビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７、ＢＬ８の間には、第１素子分離用絶縁膜（第１絶縁膜）１２５及び第２素子分離用絶縁膜（第２絶縁膜）１３５が配置される。例えば、第１ビットラインＢＬ１と第２ビットラインＢＬ２との間には、第１素子分離用絶縁膜１２５が配置され、第２ビットラインＢＬ２と第３ビットラインＢＬ３との間には、第２素子分離用絶縁膜１３５が配置されうる。複数のビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７、ＢＬ８は、第１素子分離用絶縁膜１２５を中心に複数の対を形成できる。例えば、第１ビットラインＢＬ１及び第２ビットラインＢＬ２が一対をなし、第３ビットラインＢＬ３及び第４ビットラインＢＬ４が他の対をなしうる。残りのビットラインＢＬ５、ＢＬ６、ＢＬ７、ＢＬ８にも同じ原理が適用されうる。
【００２０】
複数のワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０は、ゲート間絶縁膜１６０を基準に複数の対を形成できる。例えば、ゲート間絶縁膜１６０の両側壁の第１ワードラインＷＬ１及び第２ワードラインＷＬ２が第１対を形成し、同様に、第３ワードラインＷＬ３及び第４ワードラインＷＬ４が第２対を形成しうる。残りのワードラインＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０にも同じ原理が適用されうる。
【００２１】
例えば、第１対のワードラインＷＬ１、ＷＬ２のエッジ付近の側壁には、コンタクトプラグ１７５ａ、１７５ｂがそれぞれ形成されうる。例えば、複数のビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７、ＢＬ８を基準に、コンタクトプラグ１７５ａ、１７５ｂは、左側に形成される。
【００２２】
他のワードラインＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０にも同様に、対単位でコンタクトプラグ１７５ａ、１７５ｂが形成されうる。同じ対内に属するコンタクトプラグ１７５ａ、１７５ｂは、同側、例えば、左側または右側エッジ付近に形成されるが、隣接する他の対の隣接したコンタクトプラグ１７５ａ、１７５ｂは、互いに反対側に形成される。例えば、第１対のワードラインＷＬ１、ＷＬ２のコンタクトプラグ１７５ａ、１７５ｂは、左側エッジ付近に形成されるが、第２対のワードラインＷＬ３、ＷＬ４のコンタクトプラグ１７５ａ、１７５ｂは、右側エッジ付近に形成される。すなわち、コンタクトプラグ１７５ａ、１７５ｂは、対をなしながらジグザグ形態に配置されうる。
【００２３】
このようなジグザグ形態のコンタクトプラグ１７５ａ、１７５ｂの配置は、ワードライン配置の集積度向上に寄与することができる。これは、コンタクトプラグ１７５ａ、１７５ｂがいずれも同側に配置されれば、コンタクトプラグ１７５ａ、１７５ｂの接触による短絡を防止するために、ワードライン対間の間隔を広げなければならないためである。一方、同じ対内のコンタクトプラグ１７５ａ、１７５ｂは、同側に配置されても互いに接触して短絡されることはない。
【００２４】
領域Ｃ内の一対のビットラインＢＬ３、ＢＬ４及び一対のワードラインＷＬ１、ＷＬ２は、ＮＡＮＤセルの単位セル１００を形成できる。図２は、領域Ｃ内の単位セル１００を示す斜視図であり、図３は、単位セル１００のＩ−Ｉ'線による断面図であり、図４は、単位セル１００のＩＩ−ＩＩ'線による断面図である。
【００２５】
図２〜図４を参照すれば、一対のフィン１０５ａ、１０５ｂが一対のビットライン（図１のＢＬ３、ＢＬ４）を形成し、一対の制御ゲート電極１５５ａ、１５５ｂが一対のワードライン（図１のＷＬ１、ＷＬ２）を形成する。制御ゲート電極１５５ａ、１５５ｂは、フィン１０５ａ、１０５ｂ、第１素子分離用絶縁膜１２５、及び第２素子分離用絶縁膜１３５を横切って伸張する。制御ゲート電極１５５ａ、１５５ｂは、フィン１０５ａ、１０５ｂの外側壁の少なくとも上部を覆い、半導体基板１１０から絶縁される。ストレージノード１５０ａ、１５０ｂは、フィン１０５ａ、１０５ｂの外側壁の上部と制御ゲート電極１５５ａ、１５５ｂとの間にそれぞれ介在される。
【００２６】
半導体基板１１０は、ボディー１０２とボディー１０２から上方に突出し、互い離隔された一対のフィン１０５ａ、１０５ｂを備える。例えば、フィン１０５ａ、１０５ｂは、Ｘ１方向に沿って互いに離隔され、Ｘ２方向にそって伸張する。半導体基板１１０は、バルクシリコン、バルクシリコン−ゲルマニウム、またはこれらの上にシリコンまたはシリコン−ゲルマニウムエピ層を含む複合構造でありうる。すなわち、フィン１０５ａ、１０５ｂは、ボディー１０２と同じ物質であるか、またはボディー１０２上に形成されたエピ層でありうる。
【００２７】
一対のフィン１０５ａ、１０５ｂの間には、第１素子分離用絶縁膜１２５が埋め込まれている。フィン１０５ａ、１０５ｂの外側のボディー１０２上には、所定高さの第２素子分離用絶縁膜１３５が形成されうる。すなわち、第２素子分離用絶縁膜１３５は、フィン１０５ａ、１０５ｂの外側壁の下部は覆っているが、外側壁の上部は露出させうる。第１素子分離用絶縁膜１２５及び第２素子分離用絶縁膜１３５は、フィン１０５ａ、１０５ｂを分離させる役割を果たすことができる。例えば、第１素子分離用絶縁膜１２５及び第２素子分離用絶縁膜１３５は、絶縁特性と埋め込み特性の良好なシリコン酸化膜を備えうる。
【００２８】
Ｘ１方向を基準とするとき、第１素子分離用絶縁膜１２５、フィン１０５ａ、１０５ｂの一つ、及び制御ゲート電極１５５ａ、１５５ｂの一つの順に積層構造が形成される。すなわち、制御ゲート電極１５５ａ、１５５ｂは、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体基板１１０上に形成されうる。但し、このようなＳＯＩ構造は、フィン１０５ａ、１０５ｂがＸ３方向に沿ってボディー１０２と連結されているという点で、活性領域がボディーからフローティングされた通常のＳＯＩ構造と異なる。したがって、本発明における半導体基板１１０の構造をＳＯＩ類似（ＳＯＩ−ｌｉｋｅ）構造と呼び、その特徴は後述する。
【００２９】
フィン１０５ａ、１０５ｂの外側壁、すなわち第１素子分離用絶縁膜１２５の反対側と上面上には、それぞれゲート絶縁膜１４０ａ、１４０ｂが形成されうる。ゲート絶縁膜１２５ａ、１２５ｂは、電荷のトンネリング通路となるという点で、トンネリング絶縁膜とも呼ばれる。例えば、ゲート絶縁膜１２５ａ、１２５ｂは、シリコン酸化膜、シリコン窒化膜または高誘電率膜から形成されるか、またはそれらの複合膜から形成されうる。
【００３０】
ゲート絶縁膜１４０ａ、１４０ｂと制御ゲート電極１５５ａ、１５５ｂとの間の少なくとも一部分には、ストレージノード１５０ａ、１５０ｂが介在されうる。例えば、ストレージノード１５０ａ、１５０ｂは、フィン１０５ａ、１０５ｂの外側壁の上部に形成され、フィン１０５ａ、１０５ｂの上面に沿っては形成されない。なぜなら、フィン１０５ａ、１０５ｂの上面が側面に比べて相対的に面積が小さいためである。しかし、本発明の変形された例において、ストレージノード１５０ａ、１５０ｂがフィン１０５ａ、１０５ｂの上面まで伸張することができる。
【００３１】
ストレージノード１５０ａ、１５０ｂは、ポリシリコン膜、シリコンゲルマニウム膜、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を備えうる。例えば、ポリシリコン膜またはシリコンゲルマニウム膜を含むストレージノード１５０ａ、１５０ｂは、フローティングノードとして利用されうる。他の例として、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含むストレージノード１５０ａ、１５０ｂは、電荷トラップノードとして利用されうる。
【００３２】
電荷の導電通路となるチャンネル（図示せず）は、フィン１０５ａ、１０５ｂの外側壁の上端部分と上面の表面付近に形成されうる。第１素子分離用絶縁膜１２５が埋め込まれたフィン１０５ａ、１０５ｂの内側壁には、チャンネルが形成されない。相対的な面積を考慮すれば、主要な電荷の導電通路は、フィン１０５ａ、１０５ｂの外側壁となりうる。
【００３３】
フィン１０５ａ、１０５ｂの高さ、さらに具体的には、第２素子分離用絶縁膜１３５により露出されるフィン１０５ａ、１０５ｂの上部の高さを調節することにより、チャンネルの面積を調節することができる。したがって、フィン１０５ａ、１０５ｂを利用すれば、不揮発性メモリ素子の動作電流、すなわち速度を速くでき、その結果、不揮発性メモリ素子の性能を高められる。
【００３４】
制御ゲート電極１５５ａ、１５５ｂの両側のフィン１０５ａ、１０５ｂの表面付近には、不純物領域１７０が形成されうる。不純物領域１７０は、順次にソース領域及びドレイン領域を形成できる。不純物領域１７０は、隣接する半導体基板１１０部分にダイオード接合されている。例えば、不純物領域１７０がｎ型不純物でドーピングされた場合、残りの半導体基板１１０は、ｐ型不純物でドーピングされうる。
【００３５】
制御ゲート電極１５５ａ、１５５ｂは、Ｘ１方向に伸張するように形成され、Ｘ２方向に沿って互いに離隔されうる。制御ゲート電極１５５ａ、１５５ｂの間には、ゲート間絶縁膜（第３絶縁膜）１６０が介在されうる。ゲート間絶縁膜１６０は、制御ゲート電極１５５ａ、１５５ｂ上に突出できる。例えば、制御ゲート電極１５５ａ、１５５ｂは、ポリシリコン膜、金属膜、金属シリサイド膜またはこれらの複合膜を備えうる。ゲート間絶縁膜１６０は、シリコン酸化膜を備えうる。
【００３６】
たとえ図面には図示されていないとしても、単位セル１００は、制御ゲート電極１５５ａ、１５５ｂとストレージノード１５０ａ、１５０ｂとを絶縁するブロッキング絶縁膜（図示せず）をさらに含むことができる。例えば、ブロッキング絶縁膜は、ストレージノード１５０ａ、１５０ｂと制御ゲート電極１５５ａ、１５５ｂとの間、及び第１素子分離用絶縁膜１２５と制御ゲート電極１５５ａ、１５５ｂとの間に介在され、シリコン酸化膜を備えうる。
【００３７】
単位セル１００の動作中、フィン１０５ａ、１０５ｂに形成された空乏領域（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）の拡張は制限されうる。特に、フィン１０５ａ、１０５ｂの幅が薄いほど、空乏領域はさらに制限されうる。さらに具体的に見れば、空乏領域は、フィン１０５ａ、１０５ｂの幅方向、Ｘ１方向にはさらに制限され、ただしＸ３方向に沿ってのみ形成されうる。しかし、フィン１０５ａ、１０５ｂの幅が狭くなれば、Ｘ３方向に沿って形成された空乏領域の影響は、非常に縮少される。
【００３８】
したがって、フィン１０５ａ、１０５ｂがボディー１０２に連結されているにもかかわらず、フィン１０５ａ、１０５ｂは、ＳＯＩ構造と類似した、すなわち、ＳＯＩ類似構造となる。これにより、空乏領域の拡張によって発生しうるオフ電流及び接合漏れ電流が減少しうる。それにもかかわらず、ボディー１０２に電圧を印加することによって、フィン１０５ａ、１０５ｂにボディーバイアスを印加できるという長所は維持される。
【００３９】
図３及び図４を参照すれば、制御ゲート電極１５５ａ、１５５ｂのそれぞれのゲート長Ｗ１は０．２５Ｆ、フィン１０５ａ、１０５ｂのそれぞれの幅Ｗ２は０．２５Ｆ、第１素子分離用絶縁膜１２５の幅Ｗ３は０．５Ｆとすることができる。単位セル１００に含まれた第２素子分離用絶縁膜１３５の全体幅２ｘＷ４は、２ｘ０．５Ｆ、すなわち１Ｆでありうる。すなわち、単位セル１００のＸ１方向の幅は２Ｆでありうる。
【００４０】
一対のワードライン（図１のＷＬ３、ＷＬ４）間の離隔間隔に対応する制御ゲート電極１５５ａ、１５５ｂ間の離隔間隔Ｗ５は、０．５Ｆでありうる。隣接した互いに異なる対の隣接したワードライン、例えば、ワードラインＷＬ２、ＷＬ３の離隔間隔に対応する不純物領域１７０の全体幅２ｘＷ６は、２ｘ０．５Ｆ、すなわち１Ｆでありうる。したがって、異なる対のワードラインＷＬ２、ＷＬ３の離隔間隔２ｘＷ６は、同一対のワードライン間の離隔間隔Ｗ５の２倍でありうる。一対のフィン１０５ａ、１０５ｂ及び一対の制御ゲート電極１５５ａ、１５５ｂを備える単位セル１００は、２Ｆｘ２Ｆ、すなわち、４Ｆ２の面積を有しうる。
【００４１】
単一レベル動作方式の場合、単位セル１００は、一対のフィン１０５ａ、１０５ｂをビットライン（図１のＢＬ３、ＢＬ４）として利用し、一対の制御ゲート電極１５５ａ、１５５ｂをワードライン（図１のＷＬ１、ＷＬ２）として利用して、２ｘ２ビット、すなわち４ビットのデータを処理できる。さらに、マルチレベル動作方式の場合、制御ゲート電極１５５ａ、１５５ｂは、プログラム時間を調節してそれぞれ２ビットのデータを処理できる。その結果、単位セル１００は、２ｘ２ｘ２ビット、すなわち８ビットのデータを処理できる。すなわち、単位セル１００は、マルチビットのデータを処理できる。この場合、単位ビット当り占める単位セル１００の面積は、４Ｆ２／８ビット、すなわち０．５Ｆ２／ビットになりうる。したがって、単位ビット当り占める単位セル１００の面積が従来の２Ｆ２／ビットに比べて１／４倍まで減少しうる。
【００４２】
［製造方法］
図５〜図１４は、本発明の一実施の形態による不揮発性メモリ素子の製造方法を示す断面図である。本発明の実施の形態によって製造された不揮発性メモリ素子は、図２に示す単位セル１００に対応しうる。図２〜図４、及び図５〜図１４において同じ参照符号は、同一または類似した構成要素を示す。
【００４３】
図５を参照すれば、半導体基板１１０上に第１ハードマスクパターン１１５が形成されうる。半導体基板１１０は、バルクシリコン、バルクシリコン−ゲルマニウム、またはこれらの上にシリコンまたはシリコン−ゲルマニウムエピ層を含む複合構造でありうる。第１ハードマスクパターン１１５は、第１トレンチ１２０が形成される領域を露出できる。例えば、第１ハードマスクパターン１１５は、直線に伸張するラインパターンであり、図５には２本の直線ラインが示されているが、これに限らず、複数の直線ラインパターンであってもよい。
【００４４】
第１ハードマスクパターン１１５は、半導体基板１１０上に第１ハードマスク層（図示せず）を形成し、第１ハードマスク層をパターニングして形成されうる。パターニングは、一般的なフォトリソグラフィ及びエッチング技術を利用して行われる。第１ハードマスク層は、半導体基板１１０に対してエッチング選択比を有する物質で形成されうる。例えば、第１ハードマスク層は、窒化膜層または酸化窒化膜層を備えうる。
【００４５】
次いで、第１ハードマスクパターン１１５をエッチングマスクとして半導体基板１１０をエッチングして、第１トレンチ１２０が形成されうる。第１トレンチ１２０の深さは、以後に形成されるフィン（図８の１０５ａ、１０５ｂ）の高さによって選択されうる。図５には一つの第１トレンチ１２０が示されているが、これに限らず、複数の第１トレンチ１２０がアレイに配置されてもよい。
【００４６】
図６を参照すれば、第１トレンチ（図５の１２０）を埋め込む第１素子分離用絶縁膜１２５を形成する。例えば、第１トレンチ（図１２０）を埋め込むように第１素子分離用絶縁膜層（図示せず）を蒸着する。例えば、第１素子分離用絶縁膜層は、酸化膜層を備えうる。次いで、第１ハードマスクパターン（図２の１１５）が露出されるように第１素子分離用絶縁膜層を平坦化して、第１素子分離用絶縁膜１２５を形成できる。例えば、平坦化は、エッチバックまたは化学機械的研磨（ＣＭＰ）法を利用して行われ得る。
【００４７】
次いで、第１ハードマスクパターン１１５が第１素子分離用絶縁膜１２５に対して選択的に除去されうる。これにより、第１素子分離用絶縁膜１２５は、半導体基板１１０内に形成された第１トレンチ（図２の１２０）を埋め込むだけでなく、半導体基板１１０上に突出できる。
【００４８】
図７を参照すれば、半導体基板１１０上に突出した第１素子分離用絶縁膜１２５の両側壁１２７に第１絶縁膜スペーサ１３０を形成できる。第１絶縁膜スペーサ１３０は、半導体基板１１０のフィン（図８の１０５ａ、１０５ｂ）が形成される部分を覆い、その周囲の半導体基板１１０の他の部分を露出できる。
【００４９】
第１絶縁膜スペーサ１３０は、物質膜の蒸着及びエッチング段階を利用して形成されうる。例えば、第１素子分離用絶縁膜１２５が形成された結果物の全面に第１絶縁膜スペーサ層（図示せず）を形成する。次いで、第１絶縁膜スペーサ層を異方性エッチングして半導体基板１１０の他の部分を露出する。異方性エッチングの直進性により突出した第１素子分離用絶縁膜１２５の側壁１２７に第１絶縁膜スペーサ１３０が形成されうる。すなわち、第１絶縁膜スペーサ１３０は、突出した第１素子分離用絶縁膜１２５の側壁１２７に自己整列方式で形成されうる。
【００５０】
第１絶縁膜スペーサ１３０の幅は、第１絶縁膜スペーサ層の厚さにより容易に調節できる。例えば、第１絶縁膜スペーサ層は、窒化膜層または酸化窒化膜層を備えうる。
【００５１】
図８を参照すれば、第１絶縁膜スペーサ（図７の１３０）をエッチングマスクとして半導体基板１１０の露出された部分をエッチングして第２トレンチ１３３が形成されうる。これにより、半導体基板１１０のボディー１０２から突出し、第１素子分離用絶縁膜１２５の両側壁にそれぞれ接する少なくとも一対のフィン１０５ａ、１０５ｂが形成されうる。すなわち、半導体基板１１０は、ボディー１０２と一対のフィン１０５ａ、１０５ｂとを備える。
【００５２】
一対のフィン１０５ａ、１０５ｂの幅は、第１絶縁膜スペーサ（図７の１３０）の幅によって決定される。したがって、第１絶縁膜スペーサ１３０の幅を調節することによって、フィン１０５ａ、１０５ｂの幅が容易に調節されうる。これにより、微細な幅、例えば、サブミクロンの幅を有するフィン１０５ａ、１０５ｂが製造されうる。
【００５３】
フィン１０５ａ、１０５ｂの一側面は、第１素子分離用絶縁膜１２５と接している。すなわち、フィン１０５ａ、１０５ｂの一側面は、第１素子分離用絶縁膜１２５によって支持されうる。これにより、大きい高さと微細な幅を有するフィン１０５ａ、１０５ｂも倒れずに安定的に支持されうる。したがって、製造段階でフィン１０５ａ、１０５ｂの崩れ現象が大きく改善されうる。
【００５４】
たとえ、図面には一対のフィン１０５ａ、１０５ｂが示されているとしても、第１素子分離用絶縁膜１２５がアレイに配置され、各第１素子分離用絶縁膜１２５の両側壁１２７に一対のフィン１０５ａ、１０５ｂがそれぞれさらに形成されてもよい。
【００５５】
図９を参照すれば、第２トレンチ（図８の１３３）を埋め込む第２素子分離用絶縁膜１３５が形成されうる。第２素子分離用絶縁膜１３５は、シリコン酸化膜を備えうる。例えば、図８に示す構造全面に少なくとも第２トレンチ１３３を埋め込む第２素子分離用絶縁膜層（図示せず）を形成する。次いで、フィン１０５ａ、１０５ｂが露出されるように第２素子分離用絶縁膜層を平坦化して、第２素子分離用絶縁膜１３５が形成されうる。
【００５６】
図１０を参照すれば、第２素子分離用絶縁膜１３５を所定厚さほど選択的にエッチングして、フィン１０５ａ、１０５ｂの外側壁の上部１３７を露出する。例えば、第１素子分離用絶縁膜１２５を覆う第２ハードマスクパターン（図示せず）を形成し、第２ハードマスクパターンをエッチングマスクとして第２素子分離用絶縁膜１３５を選択的にエッチングできる。
【００５７】
図１１を参照すれば、第１素子分離用絶縁膜１２５及び第２素子分離用絶縁膜１３５から露出されたフィン１０５ａ、１０５ｂ部分にゲート絶縁膜１４０ａ、１４０ｂを形成する。ゲート絶縁膜１４０ａ、１４０ｂは、フィン１０５ａ、１０５ｂの外側上部（図１０の１３７）及びフィン１０５ａ、１０５ｂの上端部に形成される。例えば、ゲート絶縁膜１４０ａ、１４０ｂは、フィン１０５ａ、１０５ｂを熱酸化させて形成できる。
【００５８】
次いで、ゲート絶縁膜１４０ａ、１４０ｂの一部分を覆うストレージノード１５０ａ、１５０ｂを形成する。例えば、ストレージノード１５０ａ、１５０ｂは、フィン１０５ａ、１０５ｂの外側上のゲート絶縁膜１４０ａ、１４０ｂ部分を覆うように形成されうる。例えば、ストレージノード１５０ａ、１５０ｂは、ストレージノード層（図示せず）を蒸着し、異方性乾式エッチングして形成できる。ストレージノード１５０ａ、１５０ｂは、ポリシリコン膜、シリコンゲルマニウム膜、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を備えうる。
【００５９】
本発明の変形された実施の形態において、ストレージノード１５０ａ、１５０ｂを覆うブロッキング絶縁膜（図示せず）が形成されうる。例えば、ブロッキング絶縁膜は、ストレージノード１５０ａ、１５０ｂが形成された結果物上にシリコン酸化膜を蒸着して形成できる。
【００６０】
次いで、フィン１０５ａ、１０５ｂ、第１素子分離用絶縁膜１２５及び第２素子分離用絶縁膜１３５を横切って伸張し、ストレージノード１５０ａ、１５０ｂを覆う予備制御ゲート電極１５５を形成する。予備制御ゲート電極１５５は、フィン１０５ａ、１０５ｂの伸張方向に沿って互いに離隔されうる。例えば、予備制御ゲート電極層（図示せず）をストレージノード１５０ａ、１５０ｂが形成された結果物上に形成する。次いで、第３ハードマスクパターン１５７を形成し、第３ハードマスクパターン１５７をエッチングマスクとして予備制御ゲート電極層をエッチングして、予備制御ゲート電極１５５が形成されうる。
【００６１】
図１２を参照すれば、予備制御ゲート電極１５５の間を埋め込み、予備制御ゲート電極１５５上に突出したゲート間絶縁膜１６０を形成する。例えば、図１１の結果物全面にゲート間絶縁膜層（図示せず）を形成する。次いで、第３ハードマスクパターン（図１１の１５７）が露出されるまでゲート間絶縁膜層を平坦化してゲート間絶縁膜１６０が形成できる。次いで、第３ハードマスクパターン１５７が除去されうる。例えば、ゲート間絶縁膜１６０は、シリコン酸化膜を備えうる。
【００６２】
図１３を参照すれば、ゲート間絶縁膜１６０の両側壁に予備制御ゲート電極１５上に伸張する第２絶縁膜スペーサ１６５を形成する。例えば、図１２の結果物上に第２絶縁膜スペーサ層（図示せず）を形成し、第２絶縁膜スペーサ層を異方性エッチングして第２絶縁膜スペーサ１６５が形成されうる。例えば、第２絶縁膜スペーサ１６５は、シリコン窒化膜を備えうる。
【００６３】
図１４を参照すれば、第２絶縁膜スペーサ（図１３の１６５）をエッチングマスクとして、予備制御ゲート電極１５５をエッチングして予備制御ゲート電極１５５内に第３トレンチ（図示せず）を形成する。これにより、ゲート間絶縁膜１６５の側壁にそれぞれ配置された一対の制御ゲート電極１５５ａ、１５５ｂが形成されうる。すなわち、第２絶縁膜スペーサ１６５は、第３トレンチ領域を露出し、制御ゲート電極１５５ａ、１５５ｂの幅を限定する。制御ゲート電極１５５ａ、１５５ｂは、ゲート間絶縁膜１６５によって支持される。したがって、微細な線幅を有する制御ゲート電極１５５ａ、１５５ｂの崩れが防止されうる。次いで、第２絶縁膜スペーサ１６５が除去される。しかし、本発明の他の実施の形態において、第２絶縁膜スペーサ１６５が除去されずに残っていることもある。
【００６４】
当業者に知られた方法によって、制御ゲート電極１５５ａ、１５５ｂの間のフィン１０５ａ、１０５ｂの表面付近に不純物領域（図４の１７０参照）を形成できる。例えば、ゲート間絶縁膜１６０下の不純物領域は、ゲート間絶縁膜１６０の形成前に形成され、制御ゲート電極１５５ａ、１５５ｂの外側の不純物領域は、制御ゲート電極１５５ａ、１５５ｂの形成後に形成されうる。
【００６５】
次いで、制御ゲート電極１５５ａ、１５５ｂのエッジ付近の側壁にコンタクトプラグ（図示せず）を形成できる。コンタクトプラグは、図１のワードラインＷＬ１、ＷＬ２のエッジ付近に形成されたコンタクトプラグ１７５ａ、１７５ｂを参照できる。すなわち、コンタクトプラグ１７５ａ、１７５ｂは、対をなしてジグザグに形成されうる。
【００６６】
一方、図１４に示された制御ゲート電極１５５ａ及びフィン１０５ａ、１０５ｂの幅は、図３及び図４で説明されたところを参照できる。すなわち、一対のワードライン（図１のＷＬ３、ＷＬ４）間の離隔間隔に対応する制御ゲート電極１５５ａ、１５５ｂ間の離隔間隔（図４のＷ５）は、０．５Ｆでありうる。隣接した互いに異なる対の隣接したワードライン、例えばワードライン（図１のＷＬ２、ＷＬ３）の離隔間隔（図４の２ｘＷ６）は、１Ｆでありうる。したがって、異なる対のワードラインＷＬ２、ＷＬ３の離隔間隔２ｘＷ６は、同じ対のワードライン間の離隔間隔Ｗ５の２倍でありうる。
【００６７】
発明の特定の実施の形態に関する以上の説明は、例示及び説明を目的として提供された。前記実施の形態に限定されず、本発明の技術的思想内で当業者によって前記実施の形態を組合わせて実施するなど様々な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００６８】
本発明は、半導体素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施の形態による不揮発性メモリ素子を概略的に示す配置図である。
【図２】図１に示す不揮発性メモリ素子の単位セルを示す斜視図である。
【図３】図２に示す単位セルのＩ−Ｉ'線による断面図である。
【図４】図２に示す単位セルのＩＩ−ＩＩ'線による断面図である。
【図５】本発明の一実施の形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図６】本発明の一実施の形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図７】本発明の一実施の形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図８】本発明の一実施の形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図９】本発明の一実施の形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１０】本発明の一実施の形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１１】本発明の一実施の形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１２】本発明の一実施の形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１３】本発明の一実施の形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１４】本発明の一実施の形態による不揮発性メモリ素子の製造方法を示す断面図である。
【符号の説明】
【００７０】
１０５ａ、１０５ｂ  フィン
１１０  半導体基板
１２５  第１素子分離用絶縁膜
１３５  第２素子分離用絶縁膜
１４０ａ、１４０ｂ  ゲート絶縁膜
１５０ａ、１５０ｂ  ストレージノード
１５５ａ、１５５ｂ  制御ゲート電極
１６０  ゲート間絶縁膜
１７０  不純物領域
【図１】
2007173800.tif 000003
【図２】
2007173800.tif 000004
【図３】
2007173800.tif 000005
【図４】
2007173800.tif 000006
【図５】
2007173800.tif 000007
【図６】
2007173800.tif 000008
【図７】
2007173800.tif 000009
【図８】
2007173800.tif 000010
【図９】
2007173800.tif 000011
【図１０】
2007173800.tif 000012
【図１１】
2007173800.tif 000013
【図１２】
2007173800.tif 000014
【図１３】
2007173800.tif 000015
【図１４】
2007173800.tif 000016