(57)【要約】【課題】出力手段の高レベル出力時と低レベル出力時の出力インピーダンス値の両方を考慮して回路設計する回路設計支援装置を提供する。【解決手段】出力手段の高レベル出力時のインピーダンスと、出力手段の低レベル出力時のインピーダンスを含む回路情報を蓄積する回路情報蓄積手段と、前記回路情報蓄積手段から回路情報を抽出し、出力手段が高レベル出力時の波形歪み値と、出力手段が低レベル出力時の波形歪み値を算出する回路情報算出手段と、前記出力手段の出力を受信する受信手段が許容可能な波形歪み許容値を抽出する波形歪み許容値抽出手段と、前記出力手段が高レベル出力時の波形歪み値及び出力手段が低レベル出力時の波形歪み値と、前記波形歪み許容値を比較して、前記波形歪み値が波形歪み許容値内か否か判定する波形歪み判定手段とを備える。【選択図】図２
2007213567.tif 000002
【特許請求の範囲】
【請求項１】
出力手段の高レベル出力時のインピーダンスと、出力手段の低レベル出力時のインピーダンスと、配線の構造情報を含む回路情報が入力され蓄積される回路情報蓄積手段と、
前記回路情報蓄積手段から前記出力手段の高レベル出力時のインピーダンスと、出力手段の低レベル出力時のインピーダンスを含む回路情報を抽出し、出力手段が高レベル出力時の波形歪み値と、出力手段が低レベル出力時の波形歪み値を算出する回路情報算出手段と、
前記出力手段の出力を受信する受信手段が許容可能な波形歪み許容値を抽出する波形歪み許容値抽出手段と、
前記出力手段が高レベル出力時の波形歪み値及び出力手段が低レベル出力時の波形歪み値と、前記波形歪み許容値を比較して、前記波形歪み値が波形歪み許容値内か否かを判定する波形歪み判定手段と
を備えることを特徴とする回路設計支援装置。
【請求項２】
前記回路情報算出手段は、出力手段が高レベル出力時の波形歪み値ＶＨと、出力手段が低レベル出力時の波形歪み値ＶＬを下記式（１）および式（２）により算出することを特徴とする請求項１に記載の回路設計支援装置。
【数１】
2007213567.tif 000009
ここで、ＺＨは、高レベル出力時の出力手段の出力インピーダンス
ＺＬは、低レベル出力時の出力手段の出力インピーダンス
ＲＤは、ダンピング抵抗値
Ｚ０は、配線の特性インピーダンス
Ｖｃｃは、信号の振幅電圧値
【請求項３】
前記回路情報算出手段は、回路情報蓄積手段から抽出した回路情報に対し、別の候補値を設定する候補値設定手段を含むことを特徴とする請求項１または２に記載の回路設計支援装置。
【請求項４】
前記候補値設定手段は、前記波形歪み判定手段が否と判定した場合に、前記波形歪み許容値を満足するダンピング抵抗の抵抗値およびまたは配線の特性インピーダンスの候補値を設定し、または前記波形歪み判定手段が適と判定した場合に、前記波形歪み許容値を満足するダンピング抵抗の抵抗値の範囲およびまたは配線の特性インピーダンスの範囲を設定することを特徴とする請求項３に記載の回路設計支援装置。
【請求項５】
前記候補値設定手段は、下記式（３）によりダンピング抵抗値Ｒｄの候補値を決定することを特徴とする請求項３または４に記載の回路設計支援装置。
【数２】
2007213567.tif 000010
【請求項６】
前記波形歪み判定手段の判定結果および前記波形歪み判定手段が否と判定した場合に設定したダンピング抵抗の候補値およびまたは配線の特性インピーダンス、または前記波形歪み判定手段が適と判定した場合に設定した前記波形歪み許容値を満足するダンピング抵抗値の範囲およびまたは配線の特性インピーダンスの範囲を表示する表示手段を更に備えることを特徴とする請求項１乃至５のいずれか１項に記載の回路設計支援装置。
【請求項７】
前記回路情報蓄積手段に蓄積される回路情報の中から、出力手段と、受信手段と、配線を任意に指定する回路情報指定手段を更に有し、前記回路情報指定手段によって指定された出力手段、受信手段、配線の組み合わせ回路に対する波形歪み値を前記回路情報算出手段により抽出して、前記波形歪み判定手段により前記波形歪み値が波形歪み許容値内か否か判定することを特徴とする請求項１乃至６のいずれか１項に記載の回路設計支援装置。
【請求項８】
前記波形歪み判定手段の判定結果に基づき、否と判定された場合に、前記波形歪み許容値を満足するダンピング抵抗値または配線の特性インピーダンス値の範囲を表示することを特徴とする請求項７に記載の回路設計支援装置。
【請求項９】
前記回路情報指定手段によって指定された出力手段、受信手段、配線の複数組み合わせ回路に対し波形歪み判定を実施し、前記複数の組み合わせ回路に対して、前記波形歪み許容値を満足するダンピング抵抗値または配線の特性インピーダンス値、またはそれらの範囲を求め、前記複数の組み合わせ回路に対し一覧表示することを特徴とする請求項１乃至８のいずれか１項に記載の回路設計支援装置。
【請求項１０】
出力手段の高レベル出力時のインピーダンスと、出力手段の低レベル出力時のインピーダンスと、配線の構造情報を含む回路情報を入力し蓄積する回路情報蓄積ステップと、
前記蓄積された出力手段の高レベル出力時のインピーダンスと、出力手段の低レベル出力時のインピーダンスを含む回路情報を抽出し、出力手段が高レベル出力時の波形歪み値と、出力手段が低レベル出力時の波形歪み値を算出する回路情報抽出ステップと、
前記出力手段の出力を受信する受信手段が許容可能な波形歪み許容値を抽出する波形歪み許容値抽出ステップと、
前記出力手段が高レベル出力時の波形歪み値及び、出力手段が低レベル出力時の波形歪み値と、前記波形歪み許容値を比較して前記波形歪み値が前記波形歪み許容値内か否か判定する波形歪み判定ステップと
を有することを特徴とする回路設計方法。
【請求項１１】
請求項１０に記載の回路設計方法により設計された回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプリント基板の回路設計時に、設計対象回路が正常に動作するように設計するための回路設計支援装置および回路設計方法と、回路設計方法によって設計された回路に関する。
【背景技術】
【０００２】
プリント基板のデジタル配線を設計する際には、図１に示すように信号を出力する手段であるドライバ側ＩＣ１から、信号を受信する手段であるレシーバ側ＩＣ５に接続するデジタル配線３の反射による波形歪みに起因した、回路の誤動作が発生しないように注意する必要がある。反射はドライバ側ＩＣとレシーバ側ＩＣで、発生する場合がある。このような反射対策として、ドライバの出力インピーダンス値とダンピング抵抗値の合計が、配線の特性インピーダンス値に近くなるように、ドライバの近傍に直列にダンピング抵抗を挿入する方法が知られている。
例えば、特許文献１は、反射を抑制するためのダンピング抵抗値を決定する装置を開示している。
【特許文献１】特開２００２−４１５９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１により、反射を抑制するようにドライバの内部抵抗値を用いてダンピング抵抗値を決定している。しかしながら、ドライバによっては、高レベル出力時と低レベル出力時で、出力インピーダンス値が異なるものがある。そのため、反射を抑制するには、ドライバの高レベル出力時の出力インピーダンス値と、低レベル出力時の出力インピーダンス値の両方を考慮する必要がある。
本発明は、ドライバの高レベル出力時と低レベル出力時の出力インピーダンス値の両方を考慮して回路設計する回路設計支援装置を提供するものである。また回路設計方法を提供するものである。さらに回路設計方法によって設計された回路を提供するものである。
【課題を解決するための手段】
【０００４】
ドライバの高レベル出力時と低レベル出力時の出力インピーダンス値が異なる場合の波形歪みの一例を図３に示す。図３の横軸は時間、縦軸は電圧を任意目盛で表す。
図３（ａ）はドライバの高レベル出力時の出力インピーダンス値とダンピング抵抗値の合計が配線の特性インピーダンスになるように抵抗値を決定したダンピング抵抗を挿入した場合を示す。この場合、ドライバの低レベル出力時の波形歪みがＶＬで示すように大きい。
図３（ｂ）はドライバの低レベル出力時の出力インピーダンス値とダンピング抵抗値の合計が配線の特性インピーダンスになるように抵抗値を決定したダンピング抵抗を挿入した場合を示す。この場合、ドライバの高レベル出力時の波形歪みがＶＨで示すように大きい。
【０００５】
図３（ｃ）はドライバの高レベル出力時と低レベル出力時の出力インピーダンスを考慮して抵抗値を決定したダンピング抵抗を挿入した場合を表している。図３（ｃ）中のＶＨ’及びＶＬ’のように、ドライバの高レベル出力及び低レベル出力時の出力インピーダンス値を考慮したダンピング抵抗を挿入した場合の波形歪み値と、図３（ａ）中のＶＬ及び図３（ｂ）中のＶＨのように、ドライバの高レベル出力時と低レベル出力時の、どちらか一方の出力インピーダンス値を考慮したダンピング抵抗を挿入した場合の波形歪み値では、ＶＨ及びＶＬの方がＶＨ’及びＶＬ’より大きくなっている。ＶＨ及びＶＬのように波形歪みが大きいと、波形歪みが原因で回路が誤動作する場合がある。
図３（ｃ）に示すように、ドライバの高レベル出力時と低レベル出力時の両方の出力インピーダンスを考慮して抵抗値を決定したダンピング抵抗を挿入した場合は、波形歪みを小さくすることができる。その結果、回路を正常に動作させることができる。
【０００６】
以上に説明したような考察を基にして、本発明の回路設計支援装置は、出力手段の高レベル出力時のインピーダンスと、出力手段の低レベル出力時のインピーダンスと、配線の構造情報を含む回路情報が入力され蓄積される回路情報蓄積手段と、前記回路情報蓄積手段から前記出力手段の高レベル出力時のインピーダンスと、出力手段の低レベル出力時のインピーダンスを含む回路情報を抽出し、出力手段が高レベル出力時の波形歪み値と、出力手段が低レベル出力時の波形歪み値を算出する回路情報算出手段と、前記出力手段の出力を受信する受信手段が許容可能な波形歪み許容値を抽出する波形歪み許容値抽出手段と、前記出力手段が高レベル出力時の波形歪み値及び前記出力手段が低レベル出力時の波形歪み値と、前記波形歪み許容値を比較して、前記波形歪み値が波形歪み許容値内か否か判定する波形歪み判定手段とを備えている。この構成によれば、出力手段が高レベル出力時及び低レベル出力時の波形歪み値が許容範囲内か否かを設計時に判定することができる。
【０００７】
前記回路情報算出手段は、出力手段が高レベル出力時の波形歪み値ＶＨと、出力手段が低レベル出力時の波形歪み値ＶＬを下記式（１）および式（２）により算出する。
【数３】
2007213567.tif 000003
ここで、ＺＨは高レベル出力時のドライバの出力インピーダンス、ＺＬは低レベル出力時のドライバの出力インピーダンス、ＲＤはダンピング抵抗値、Ｚ０は配線の特性インピーダンス、Ｖｃｃは信号の振幅電圧値である。
【０００８】
前記回路情報算出手段は、回路情報蓄積手段から抽出した回路情報に対し、別の候補値を設定する候補値設定手段を含むことが好ましい。この候補値設定手段は、前記波形歪み判定手段が否と判定した場合に、前記波形歪み許容値を満足するダンピング抵抗の抵抗値およびまたは配線の特性インピーダンスの候補値を設定し、または前記波形歪み判定手段が適と判定した場合に、前記波形歪み許容値を満足するダンピング抵抗の抵抗値の範囲およびまたは配線の特性インピーダンスの範囲を設定する。
また、前記候補値設定手段は、下記式（３）によりダンピング抵抗値Ｒｄの候補値を決定することができる。
【数４】
2007213567.tif 000004
【０００９】
また、本発明の回路設計支援装置は、前記波形歪み判定手段の判定結果および前記波形歪み判定手段が否と判定した場合に設定したダンピング抵抗の候補値およびまたは配線の特性インピーダンス、または前記波形歪み判定手段が適と判定した場合に設定した前記波形歪み許容値を満足するダンピング抵抗値の範囲およびまたは配線の特性インピーダンスの範囲を表示する表示手段を更に備えることが好ましい。これにより、設計者に判定結果を知らせることができる。また適切な値を知らせることができる。
【００１０】
また、本発明の回路設計支援装置は、前記回路情報蓄積手段に蓄積される回路情報の中から、出力手段と、受信手段と、配線を任意に指定する回路情報指定手段を更に有し、前記回路情報指定手段によって指定された出力手段、受信手段、配線の組み合わせ回路に対する波形歪み値を前記回路情報算出手段により抽出して、前記波形歪み判定手段により前記波形歪み値が波形歪み許容値内か否か判定することが好ましい。また、前記波形歪み判定手段の判定結果に基づき、否と判定された場合に、前記波形歪み許容値を満足するダンピング抵抗値または配線の特性インピーダンス値の範囲を表示することが好ましい。
また、本発明の回路設計支援装置は、前記回路情報指定手段によって指定された出力手段、受信手段、配線の複数組み合わせ回路に対し波形歪み判定を実施し、前記複数の組み合わせ回路に対して、前記波形歪み許容値を満足するダンピング抵抗値または配線の特性インピーダンス値、またはそれらの範囲を求め、前記複数の組み合わせ回路に対し一覧表示することが好ましい。
【００１１】
更に本発明は、別の観点によれば、回路設計方法であり、出力手段の高レベル出力時のインピーダンスと、出力手段の低レベル出力時のインピーダンスを含む回路情報を蓄積する回路情報蓄積ステップと、前記蓄積された出力手段の高レベル出力時のインピーダンスと、出力手段の低レベル出力時のインピーダンスを含む回路情報を抽出し、出力手段が高レベル出力時の波形歪み値と、出力手段が低レベル出力時の波形歪み値を算出する回路情報抽出ステップと、前記出力手段の出力を受信する受信手段が許容可能な波形歪み許容値を抽出する波形歪み許容値抽出ステップと、前記出力手段が高レベル出力時の波形歪み値及び、出力手段が低レベル出力時の波形歪み値と、前記波形歪み許容値を比較して前記波形歪みが波形歪み許容値内か否か判定する波形歪み判定ステップとを有する。このステップに従って設計することで、出力手段が高レベル出力時及び低レベル出力時の波形歪み値が許容範囲内かどうかを設計時点で判定することができる。
また本発明は、上記回路設計方法により設計された回路である。したがって、出力手段が高レベル出力時及び低レベル出力時の波形歪みがない回路を得ることができる。
【発明の効果】
【００１２】
本発明によれば、出力手段の高レベル出力時と低レベル出力時の出力インピーダンスを考慮した波形歪み値が許容値内か否かを判定し、更に、波形歪み値が許容値内になるようなダンピング抵抗値及び配線の特性インピーダンスを抽出することが可能となる。それにより、波形歪みによる回路の誤動作が発生しない回路設計が可能となる。また波形歪みによる回路の誤動作が発生しない回路を得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を用いて本発明の一実施形態をドライバの出力インピーダンスと、その配線の特性インピーダンスを設計対象とする回路設計支援装置及び設計方法について説明する。
図１は、本発明が設計対象とする回路を示し、プリント基板に搭載するドライバ側ＩＣ１の出力端子２を、ダンピング抵抗６とプリント基板に配線されたデジタル配線３を介してレシーバ側ＩＣ５の入力端子４に接続する回路を示す。図１に示す設計対象回路は、一例であり、本発明によって設計支援可能な回路はこの他に種々存在する。
【００１４】
図２は、本実施形態による回路設計支援装置のシステム構成図を示し、本発明の回路設計支援装置は、回路情報蓄積手段１１と波形歪み検査手段１２とにより構成される。
回路情報蓄積手段１１は、図４に示す回路情報を蓄積する。図４は、ｎｅｔＡと、ｎｅｔＢの回路情報の一部を示す。この実施形態は、ドライバの出力インピーダンスと、その配線の特性インピーダンスを設計対象とするので、回路情報としては、波形歪みを判定する配線ごとに配線の名称、ドライバの高レベル出力時の出力インピーダンスＺＨ、ドライバの低レベル出力時の出力インピーダンスＺＬ、配線を流れる信号の振幅電圧値Ｖｃｃ、配線の特性インピーダンスＺ０、配線に挿入されているダンピング抵抗値ＲＤなどである。この他に、配線の構造情報などを入力し、蓄積してもよい。
【００１５】
配線の名称、振幅電圧値、特性インピーダンス、ダンピング抵抗値は、回路設計及び基板設計情報から取得する。ドライバの高レベル出力時及び低レベル出力時の出力インピーダンスは、ドライバの仕様書から取得する。例えば、図５に示す、ドライバのプルアップ時及びプルダウン時の電圧と電流の対応データを用いて、任意の電圧値とその電圧値に対応する電流値におけるドライバの高レベル出力時の出力インピーダンスＺＨ及び低レベル出力時の出力インピーダンスＺＬを下記式（４）および式（５）によって、算出可能である。下記式（４）および式（５）は、高レベル／低レベルスレッシュホールド電圧値を適用して計算している。ここでは高レベル／低レベルスレッシュホールド電圧値が１[Ｖ]のときの値を用いて計算する。
なお、プルアップとは、ドライバの入力が電源電圧に接続している状態である。プルダウンとは、ドライバの入力がグランド（０［Ｖ］）に接続している状態である。
【００１６】
【数５】
2007213567.tif 000005
ここで、ＶＵはプルアップ時の電圧、ＩＵはプルアップ時の電流、ＶＤはプルダウン時の電圧、ＩＤはプルダウン時の電流である。
【００１７】
また、回路情報蓄積手段１１に蓄積された回路情報を基に波形歪みを検査する波形歪み検査手段１２は、回路情報算出手段１３と波形歪み許容値抽出手段１４と波形歪み判定手段１５と表示手段１６とにより構成される。上記回路情報算出手段１３は、回路情報読出手段１７および候補値設定手段１８を備える。これらの外に、図示しないが、本発明の回路設計支援装置全体を制御するＣＰＵからなる制御部を備える。この制御部は、波形歪み検査手段１２の内部または本発明装置の外部に備えた不揮発メモリまたは一時メモリに制御プログラムを格納し、本発明装置の順次動作を制御する。
【００１８】
上記回路情報算出手段１３は、回路情報蓄積手段１１から、回路情報読出手段１７によって判定に必要とする回路情報を抽出し、波形歪み判定対象の配線の、ドライバが高レベル出力時の波形歪み値ＶＨ及び、ドライバが低レベル出力時の波形歪み値ＶＬを算出する。(算出法は後述する)
次に、波形歪み許容値抽出手段１４は、出力手段からの出力を受信する受信手段が許容可能な波形歪み許容値ＶＰを抽出する。波形歪み許容値ＶＰはレシーバの仕様に基づいて決定する。例えば、図６（ａ）は、ｎｅｔＡとｎｅｔＢについて、一つの配線につき、一つの波形歪み許容値がある場合を示す。図６（ｂ）は、ｎｅｔＡとｎｅｔＢについて、高レベル出力時と低レベル出力時で別々の波形歪み許容値がある等、複数の許容値がある場合を示す。図６（ｃ）は、波形と波形歪み許容値の関係を示す。図６（ａ）または（ｂ）に示す許容値は、設計者が設計対象回路の条件に合わせて設定してもよく、またはレシーバの仕様書に基づいて決定してもよい。
【００１９】
次に、波形歪み判定手段１５は、回路情報算出手段１３が抽出した回路情報および算出したドライバが高レベル出力時及び低レベル出力時の波形歪み値と、波形歪み許容値抽出手段１４が抽出した波形歪み許容値から、波形歪み値が波形歪み許容値内か否かを判定する。また、波形歪み値が波形歪み許容値内でない場合、回路情報算出手段１３に含まれる候補値設定手段１８が新たな候補値を設定し、波形歪み値が波形歪み許容値内になる、ダンピング抵抗値及び配線の特性インピーダンスを算出する。
波形歪み値が波形歪み許容値内か否かが判定されると、表示手段１６により、波形歪み判定手段１５の判定結果をディスプレイなどの表示装置に表示する。例えば、「波形歪みの問題なし」または「波形歪みの問題あり」を表示する。
【００２０】
以上が本発明の回路設計支援装置のシステム構成であり、次に、フローチャートを用いて波形歪み判定の動作を説明する。図７は、本実施形態による波形歪み判定の動作を表すフローチャートである。
まず、ステップ１０１では、回路情報算出手段１３に含まれる回路情報読み出手段１７により、回路情報蓄積手段１１に蓄積されている回路情報から本発明に必要な回路情報を抽出する。必要な回路情報としては、図４に示したように、配線ごとに配線名称、ドライバの高レベル出力時の出力インピーダンスＺＨ、ドライバの低レベル出力時の出力インピーダンスＺＬ、配線を流れる信号の振幅電圧値Ｖｃｃ、配線の特性インピーダンスＺ０、配線に挿入されているダンピング抵抗値ＲＤなどである。ステップ１０２で、抽出した回路情報を下記式（１）、（２）に代入し、ドライバが高レベル出力時の波形歪み値ＶＨ及びドライバが低レベル出力時の波形歪み値ＶＬを算出する。
【００２１】
【数６】
2007213567.tif 000006
ここで、ＺＨは、高レベル出力時のドライバの出力インピーダンス
ＺＬは、低レベル出力時のドライバの出力インピーダンス
ＲＤは、ダンピング抵抗値
Ｚ０は、配線の特性インピーダンス
Ｖｃｃは、信号の振幅電圧値
【００２２】
ここで、回路情報算出手段１３において、抽出した回路情報から波形歪み値ＶＨ及びＶＬを算出する一例を図４に示す数値を適用して説明する。
例えば、図４の配線ｎｅｔＡのドライバが高レベル出力時及び低レベル出力時の波形歪み値は式（１）及び式（２）にｎｅｔＡの回路情報（ＺＨ＝２０［Ω］、ＺＬ＝４０［Ω］、Ｖｃｃ＝３．３［Ｖ］、Ｚ０＝６０［Ω］、ＲＤ＝４０［Ω］）を代入し算出すると、ＶＨが０［Ｖ］、ＶＬが約０．４７［Ｖ］となる。
【００２３】
【数７】
2007213567.tif 000007
【００２４】
次に、ステップ１０３では、波形歪み許容値抽出手段１４により波形歪み許容値ＶＰを抽出する。
例えば、図６（ａ）の配線ｎｅｔＡの波形歪み許容値ＶＰは−０．３［Ｖ］〜０．３［Ｖ］である。
【００２５】
次に、ステップ１０４において、波形歪み判定手段１５により、波形歪み判定を行う。ステップ１０２で算出したドライバが高レベル出力時及び低レベル出力時の波形歪み値ＶＨ及びＶＬと、ステップ１０３で抽出した波形歪み許容値ＶＰとを比較し、ドライバが高レベル出力時及び低レベル出力時の波形歪み値の両方が波形歪み許容値内か否かを判定する。波形歪み値が波形歪み許容値内と判定した場合、ステップ１０５に進む。波形歪み値が波形歪み許容値内にないと判定した場合、ステップ１０６に進む。
例えば、図４の配線ｎｅｔＡのドライバが高レベル出力時及び低レベル出力時の波形歪み値ＶＨ（０［Ｖ］）及びＶＬ（約０．４７［Ｖ］）が、図６（ａ）の配線ｎｅｔＡの波形歪み許容値ＶＰ（−０．３［Ｖ］〜０．３［Ｖ］）内か否かを判定する場合は、ＶＨはＶＰ内であるが、ＶＬがＶＰ内でないため、波形歪み許容値内にないと判定される。
【００２６】
ステップ１０５では、判定対象配線は波形歪みが問題ない旨を表示手段１６により表示し、終了する。
また、ステップ１０６では、判定対象配線は波形歪み値が波形歪み許容内になっていない旨の警告を表示手段１６により表示する。
ステップ１０７では、候補値設定手段１８により、新たな候補値を設定し、判定対象配線の波形歪み値が波形歪み許容値内になるダンピング抵抗値ＲＤ及び配線の特性インピーダンスＺ０を抽出する。ダンピング抵抗値ＲＤ及び配線の特性インピーダンスＺ０の抽出は、図８に示すＲＤ、Ｚ０抽出フローにより後述する。
ステップ１０８では、ステップ１０７で抽出したダンピング抵抗値ＲＤ及び配線の特性インピーダンスＺ０を表示手段１６により表示し、終了する。
以上が、図７のフローチャートにおける波形歪み判定の動作であり、これら一連の処理ステップにより、判定対象配線の波形歪み値が波形歪み許容値内か否かを確認することができる。このようにして、設計支援をすることができる。
【００２７】
次に、ＲＤ，Ｚ０算出フローの動作を説明する。図８は、本実施形態による波形歪み値が波形歪み許容値内になるダンピング抵抗値ＲＤ及び配線の特性インピーダンスＺ０を抽出する動作を表すフローチャートである。
まず、ステップ１１１では、回路情報算出手段１３を用いて、ダンピング抵抗値ＲＤに対し、元の設計の値を変化させた新たな候補値で置換した場合の、波形歪み値ＶＨ及びＶＬを算出し、波形歪み値ＶＨ及びＶＬの両方が波形歪み許容値ＶＰ内になるダンピング抵抗値の範囲ＲＤ’を抽出する。このとき、ＺＨ、ＺＬ、Ｚ０、Ｖｃｃは固定値とする。
【００２８】
例えば、図４の配線ｎｅｔＡにおいて、ダンピング抵抗値ＲＤを変化させた場合のドライバが高レベル出力時及び低レベル出力時の波形歪み値ＶＨ及びＶＬは、式（１）、式（２）より、図９のようになる。この場合、波形歪み値ＶＨ及びＶＬの両方が図６（ａ）の配線ｎｅｔＡの波形歪み値ＶＰ（−０．３[Ｖ]〜０．３［Ｖ］）内になるダンピング抵抗値ＲＤ’は３０［Ω］となる。
なお、この例ではダンピング抵抗値ＲＤ’は一つであるが、複数ある場合やない場合もある。また、ダンピング抵抗値を５［Ω］間隔で変化さえているが、より微小な間隔や、標準抵抗値（Ｅシリーズ）に準拠した値で変化させても構わない。
【００２９】
次に、ステップ１１２では、ステップ１１１で抽出したダンピング抵抗値ＲＤ’があるかないかを判定し、ダンピング抵抗値ＲＤ’があると判定した場合、ステップ１１３に進み、ダンピング抵抗値ＲＤ’がないと判定した場合、ステップ１１４に進む。
ステップ１１３では、ＲＤ＝ＲＤ’とし、ダンピング抵抗値ＲＤ及び配線の特性インピーダンスＺ０を波形歪みが波形歪み許容内になる値として抽出し、終了する。
ステップ１１４では、配線の特性インピーダンスＺ０を１段階大きな値Ｚ０’とする。例えば、配線の特性インピーダンスが大きくなる条件は、配線幅を小さくする、配線と配線に対するグランドを離す等があり、基板の物理条件、設計条件に合わせてこれらの条件を最小単位で変更した場合の配線の特性インピーダンスをＺ０’としてもよい。また、基板の物理条件及び設計条件等により、配線の特性インピーダンスを大きくすることができない場合は、波形歪みが波形歪み許容内になるダンピング抵抗値及び配線の特性インピーダンス値は抽出できないとし、終了しても構わない。
【００３０】
ステップ１１５では、Ｚ０’＝Ｚ０とし、ステップ１１１に戻る。
以上が、図８のフローチャートにおける、波形歪みが波形歪み許容値内になるダンピング抵抗値ＲＤ及び配線の特性インピーダンスＺ０を抽出する動作であり、これら一連の処理ステップにより、判定対象配線の波形歪みが波形歪み許容内になるダンピング抵抗値ＲＤ及び配線の特性インピーダンスＺ０を抽出することができる。
このようにして、設計された回路は、波形歪みのない回路であり、この回路に基づいて、プリント基板を製造することができる。
【００３１】
次に、本発明による回路設計支援装置の他のシステム構成例を図１０に示す。図１０に示すシステム構成例は、図２のシステム構成図に回路情報指定手段１９を追加したものである。回路情報指定手段１９は、例えばマウス、カーソル、ポインティングデバイスのような入力手段により構成される。また波形歪み判定手段１５から候補値設定手段１８へ指示するための制御線を加えている。その他の部分は図２と同じである。
この実施形態の回路設計支援装置は、設計者との対話により回路上のＩＣまたは配線を指定することでよって、より具体的に設計支援を実現するものである。すなわち、回路情報蓄積手段１１から回路情報読出手段１７によって回路情報を読み出し、設計者が必要とする配線あるいはＩＣを回路情報指定手段１９により指定する。すると、この回路設計支援装置は、上記と同様に、出力手段が高レベル出力時の波形歪み値と、出力手段が低レベル出力時の波形歪み値を回路情報算出手段１３により算出する。そして出力手段が高レベル出力時の波形歪み値および出力手段が低レベル出力時の波形歪み値と、受信手段が許容可能な波形歪み許容値を波形歪み判定手段１５によって比較して、前記波形歪み値が波形歪み許容値内か否か判定する。
【００３２】
回路設計支援装置の上記動作は、例えば図１１に示す回路設計支援画面２０によって表示され、設計者との会話を実現する。図１１に示す回路設計支援画面２０は、表示画面の下方にある回路情報指定領域２１に、回路情報蓄積手段１１に含まれる回路情報を回路情報読出手段１７が読み出し、表示手段１６により表示する。
回路情報指定領域２１は、ドライバＩＣ指定領域２３、配線指定領域２４、レシーバ指定領域２５を有する。ドライバＩＣ指定領域２３は、この設計対象回路に使用可能なドライバＩＣを列挙し表示する。配線指定領域２４は、例えば配線名を列挙し表示する。レシーバＩＣ指定領域２５は、この設計対象回路に使用可能なレシーバＩＣを列挙し表示する。これ以外に回路設計に必要な情報を表示する領域を備えてもよい。
上記回路情報指定領域２１に表示列挙された回路情報は、回路情報指定手段１９により、設計者が選択指定することができる。例えば、ドライバ指定領域２３では、回路情報蓄積手段１１に含まれるドライバＩＣのリファレンス番号およびピン番号が、ＩＣ１（２）、ＩＣ１１（３）、ＩＣ１２（６）のように表示されるとともに、リファレンス番号の左側に設計者が指定するためのチェックボックスを設けられ、このチェックボックスにマウス等の手段でチェックすることにより、選択指定することができる。ここで括弧内の数字はピン番号を表す。配線指定領域２４、レシーバＩＣ指定領域２５でも同様に選択指定することができる。
【００３３】
このようにして、チェックボックスで選択指定されたＩＣおよび配線の組み合わせが、表示画面の上方に回路の構成図として表示される。同時に、選択されたＩＣおよび配線の組み合わせについて、出力手段が高レベル出力時の波形歪み値と、出力手段が低レベル出力時の波形歪み値を算出し、受信手段の波形歪み許容値と比較して、波形歪み許容値内か否か判定する。この判定結果は、表示領域２２により表示される。
【００３４】
図１１は、判定結果が「問題なし」を表示しているが、判定結果が不適と判定されたときは、候補値設定手段１８によって新たに設定された候補値を対策範囲表示領域２６により、適切なダンピング抵抗として表示する。または対策範囲表示領域２６に表示するダンピング抵抗値は、最小値（Ｍｉｎ），最大値（Ｍａｘ）、標準値（Ｔｙｐ）のように、適用可能範囲および標準値や推奨値を表示する。
また、選択されたＩＣおよび配線の組み合わせに対し判定結果が適正と判定されたときにも、候補値設定手段１８によって設定可能な候補値を対策範囲表示領域２６に適切なダンピング抵抗の抵抗値および最大値、最小値のように設計範囲を表示してもかまわない。これにより、適正と判定された回路と、適切な抵抗範囲を比較することができる。
図１１に示した回路設計支援画面は、一例であり、１つの画面に全部表示してもよいし、２つ以上の画面に分割表示してもよい。また図１１に示す以外の情報を表示してもよい。
【００３５】
更に、本発明の他の実施形態では、回路情報指定領域２１により複数の配線を指定して判定することもできる。この場合は、回路的な接続情報から指定されたＩＣおよび配線の組み合わせを複数抽出して、上記と同様の判定を実施する。そして、リスト形式などで、対応する配線、ＩＣのリファレンス番号と、判定結果、適切な対策範囲を表示する、例えば図１２に示すように判定結果および対策範囲一覧表示画面２７により一覧表示するとよい。
図１２は、ｎｅｔＡとｎｅｔＢについて、ドライバＩＣとレシーバＩＣが指定され、その判定結果が表示されるとともに、「問題あり」の配線ｎｅｔＡについて、最大および最小ダンピング抵抗値と、標準ダンピング抵抗値を表示している。勿論、「問題なし」の配線ｎｅｔＢについても、最大および最小ダンピング抵抗値と、標準ダンピング抵抗値を表示してもかまわない。
【００３６】
また、実施形態においては、波形歪み判定手段が否と判定した場合に、ダンピング抵抗値Ｒｄの値を逐次的に変更することで波形歪の許容範囲内のＲｄ値を求める方法について述べたが、下記の式（３）を用いて候補値設定手段１８によってＲｄの値を設定してもよい。
【数８】
2007213567.tif 000008
【図面の簡単な説明】
【００３７】
【図１】本発明の設計対象回路図である。
【図２】本発明の回路設計支援装置の一実施形態を表すシステム構成図である。
【図３】ドライバの高レベル出力時及び低レベル出力時の出力インピーダンスの違いによる波形歪みを説明する図である。
【図４】本発明の回路設計支援装置の一実施形態における回路情報のデータ構造を表す図である。
【図５】プルアップ時及びプルダウン時の電圧電流対応データの一例を表す図である。
【図６】本発明の回路設計支援装置の一実施形態における波形歪み許容値のデータ構造を表す図である。
【図７】本発明の回路設計支援装置の一実施形態を表すフローチャートである。
【図８】本発明の回路設計支援装置の一実施形態における波形歪みが波形歪み許容値内になるダンピング抵抗値及び配線の特性インピーダンスの抽出方法を表すフローチャートである。
【図９】ダンピング抵抗値を変化させた場合の波形歪み値を説明する図である。
【図１０】本発明の回路設計支援装置の他の実施形態を表すシステム構成図である。
【図１１】本発明の回路設計支援装置の他の実施例における表示画面を例示する図である。
【図１２】本発明の回路設計支援装置の更に他の実施形態における複数の回路情報に対する判定結果を一覧表示する表示画面を例示する図である。
【符号の説明】
【００３８】
１  ドライバ側IC
２  出力端子
３  デジタル配線
４  入力端子
５  レシーバ側IC
６  ダンピング抵抗
１１  回路情報蓄積手段
１２  波形歪み検査手段
１３  回路情報算出手段
１４  波形歪み許容値抽出手段
１５  波形歪み判定手段
１６  表示手段
１７  回路情報読出手段
１８  候補値設定手段
１９  回路情報指定手段
２０  回路設計支援表示画面
２１  回路情報指定領域
２２  判定結果表示領域
２３  ドライバＩＣ指定領域
２４  配線指定領域
２５  レシーバＩＣ指定領域
２６  対策範囲表示領域
２７  判定結果および対策範囲一覧表示画面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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