(57)【要約】【課題】出力信号の精度を維持することが可能な高精度の周波数逓倍装置を低コストに提供する。【解決手段】第２実施形態では、基準信号ＰＲＥＦの１周期おきに出力されると共に論理反転の関係にある２つのカウント許可信号ＵＣＥ１，ＵＣＥ２を補正対象とし、同一構成の２つのカウンタ・データラッチ回路４ａ，４ｂを基準信号ＰＲＥＦの１周期分ずつずらして動作させる。そして、基準信号ＰＲＥＦの１周期毎に周波数制御データＣＤ１〜ＣＤ１２（ｃ）の補正を繰り返すことにより、基準信号ＰＲＥＦの周波数を多相クロックＲ１〜Ｒ１６の総数倍に逓倍した出力信号ＰＯＵＴを発生させる。そのため、出力クロックＲＣＫ（＝Ｒ１３）をカウントしてから、そのカウント値が周波数制御データＣＤ１〜ＣＤ１２（ｃ）に反映され、新たな周波数制御データが生成されるまでに要する時間である補正遅延時間ｔは、基準信号ＰＲＥＦの１周期分の時間になる。【選択図】  図３
2007074659.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される基準信号の周波数を所定数倍に逓倍した出力信号を発生する周波数逓倍装置であって、
所定の位相差を有する複数のクロック信号からなる多相クロックを所定周期で発生する多相クロック発生源を有すると共に、その多相クロック発生源から出力される多相クロックの位相差時間を単位として、外部から入力された周波数制御データに対応した周波数の発振信号を生成し、その発振信号を前記出力信号として外部へ出力するデジタル制御発振装置と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントする第１クロックカウント手段と、
その第１クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、第１周波数制御データとして出力する第１データ出力手段と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントする第２クロックカウント手段と、
その第２クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、第２周波数制御データとして出力する第２データ出力手段と、
前記第１周波数制御データまたは前記第２周波数制御データのいずれか一方を選択し、その選択したデータを前記周波数制御データとして前記デジタル制御発振装置へ出力する選択手段と、
前記第１クロックカウント手段と前記第２クロックカウント手段と前記第１データ出力手段と前記第２データ出力手段と前記選択手段とを、前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づく所定のタイミングで動作させる動作制御手段と
を備えたことを特徴とする周波数逓倍装置。
【請求項２】
請求項１に記載の周波数逓倍装置において、
前記動作制御手段は、
前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づいて、
前記基準信号の１周期おきに第１カウント許可信号を出力し、
その第１カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第１データラッチ信号を出力し、
前記第１カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第１カウントクリア信号を出力し、
前記基準信号の１周期おきに第２カウント許可信号を出力し、
その第２カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第２データラッチ信号を出力し、
前記第２カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第２カウントクリア信号を出力し、
前記第１カウント許可信号と前記第２カウント許可信号とは、前記基準信号の１周期分だけずれて出力され、
前記第１データラッチ信号と前記第２データラッチ信号とは、前記基準信号の１周期分に相当する時間だけずれて出力され、
前記第１カウントクリア信号と前記第２カウントクリア信号とは、前記基準信号の１周期分に相当する時間だけずれて出力され、
前記第２所定周期は前記第１所定周期より大きな値に設定され、
まず、前記基準信号の１周期目にて、前記第１カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第１クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第１データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第１データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第１周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第１カウントクリア信号が出力されるタイミングで、前記第１クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
それと共に、
まず、前記基準信号の１周期目にて、前記第２カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第２クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第２データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第２データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第２周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第２カウントクリア信号が出力されるタイミングで、前記第２クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
前記第１データ出力手段から新たな前記第１周波数制御データが出力されるか又は前記第２データ出力手段から新たな前記第２周波数制御データが出力される度に、その新たに出力されたデータを前記周波数制御データとして前記選択手段に選択させ、新たな前記周波数制御データとして前記デジタル制御発振装置へ出力させることを特徴とする周波数逓倍装置。
【請求項３】
請求項１に記載の周波数逓倍装置において、
前記動作制御手段は、
前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づいて、
前記基準信号の１周期おきに第１カウント許可信号を出力し、
その第１カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第１データラッチ信号を出力し、
前記第１カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第１カウントクリア信号を出力し、
前記基準信号の１周期おきに第２カウント許可信号を出力し、
その第２カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第２データラッチ信号を出力し、
前記第２カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第２カウントクリア信号を出力し、
前記第１カウント許可信号と前記第２カウント許可信号とは、前記基準信号の半周期分だけずれて出力され、
前記第１データラッチ信号と前記第２データラッチ信号とは、前記基準信号の半周期分に相当する時間だけずれて出力され、
前記第１カウントクリア信号と前記第２カウントクリア信号とは、前記基準信号の半周期分に相当する時間だけずれて出力され、
前記第２所定周期は前記第１所定周期より大きな値に設定され、
まず、前記基準信号の１周期目にて、前記第１カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第１クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第１データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第１データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第１周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第１カウントクリア信号が出力されるタイミングで、前記第１クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
それと共に、
まず、前記基準信号の１周期目にて、前記第２カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第２クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第２データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第２データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第２周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第２カウントクリア信号が出力されるタイミングで、前記第２クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
前記第１データ出力手段から新たな前記第１周波数制御データが出力されるか又は前記第２データ出力手段から新たな前記第２周波数制御データが出力される度に、その新たに出力されたデータを前記選択手段に選択させ、新たな前記周波数制御データとして前記デジタル制御発振装置へ出力させることを特徴とする周波数逓倍装置。
【請求項４】
外部から入力される基準信号の周波数を所定数倍に逓倍した出力信号を発生する周波数逓倍装置であって、
所定の位相差を有する複数のクロック信号からなる多相クロックを所定周期で発生する多相クロック発生源を有すると共に、その多相クロック発生源から出力される多相クロックの位相差時間を単位として、外部から入力された周波数制御データに対応した周波数の発振信号を生成し、その発振信号を前記出力信号として外部へ出力するデジタル制御発振装置と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントする第１クロックカウント手段と、
その第１クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、第１周波数制御データとして出力する第１データ出力手段と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントする第２クロックカウント手段と、
その第２クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、第２周波数制御データとして出力する第２データ出力手段と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントする第３クロックカウント手段と、
その第３クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、第３周波数制御データとして出力する第３データ出力手段と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントする第４クロックカウント手段と、
その第４クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、第４周波数制御データとして出力する第４データ出力手段と、
前記第１〜第４周波数制御データのいずれか１つを選択し、その選択したデータを前記周波数制御データとして前記デジタル制御発振装置へ出力する選択手段と、
前記第１〜第４クロックカウント手段と前記第１〜第４データ出力手段と前記選択手段とを、前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づく所定のタイミングで動作させる動作制御手段と
を備えたことを特徴とする周波数逓倍装置。
【請求項５】
請求項４に記載の周波数逓倍装置において、
前記動作制御手段は、
前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づいて、
前記基準信号の１周期おきに第１カウント許可信号を出力し、
その第１カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第１データラッチ信号を出力し、
前記第１カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第１カウントクリア信号を出力し、
前記基準信号の１周期おきに第２カウント許可信号を出力し、
その第２カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第２データラッチ信号を出力し、
前記第２カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第２カウントクリア信号を出力し、
前記基準信号の１周期おきに第３カウント許可信号を出力し、
その第３カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第３データラッチ信号を出力し、
前記第３カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第３カウントクリア信号を出力し、
前記基準信号の１周期おきに第４カウント許可信号を出力し、
その第４カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第４データラッチ信号を出力し、
前記第４カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第４カウントクリア信号を出力し、
前記第１カウント許可信号と前記第２カウント許可信号とは、前記基準信号の１周期分だけずれて出力され、
前記第１データラッチ信号と前記第２データラッチ信号とは、前記基準信号の１周期分に相当する時間だけずれて出力され、
前記第１カウントクリア信号と前記第２カウントクリア信号とは、前記基準信号の１周期分に相当する時間だけずれて出力され、
前記第３カウント許可信号と前記第４カウント許可信号とは、前記基準信号の１周期分だけずれて出力され、
前記第３データラッチ信号と前記第４データラッチ信号とは、前記基準信号の１周期分に相当する時間だけずれて出力され、
前記第３カウントクリア信号と前記第４カウントクリア信号とは、前記基準信号の１周期分に相当する時間だけずれて出力され、
前記第１カウント許可信号と前記第３カウント許可信号とは、前記基準信号の半周期分だけずれて出力され、
前記第１データラッチ信号と前記第３データラッチ信号とは、前記基準信号の半周期分に相当する時間だけずれて出力され、
前記第１カウントクリア信号と前記第３カウントクリア信号とは、前記基準信号の半周期分に相当する時間だけずれて出力され、
前記第２所定周期は前記第１所定周期より大きな値に設定され、
まず、前記基準信号の１周期目にて、前記第１カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第１クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第１データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第１データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第１周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第１カウントクリア信号が出力されるタイミングで、前記第１クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
それと共に、
まず、前記基準信号の１周期目にて、前記第２カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第２クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第２データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第２データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第２周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第２カウントクリア信号が出力されるタイミングで、前記第２クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
それと共に、
まず、前記基準信号の１周期目にて、前記第３カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第３クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第３データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第３データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第３周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第３カウントクリア信号が出力されるタイミングで、前記第３クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
それと共に、
まず、前記基準信号の１周期目にて、前記第４カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第４クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第４データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第４データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第４周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第４カウントクリア信号が出力されるタイミングで、前記第４クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
前記第１〜第４データ出力手段から新たな前記第１〜第４周波数制御データが出力される度に、その新たに出力されたデータを前記選択手段に選択させ、新たな前記周波数制御データとして前記デジタル制御発振装置へ出力させることを特徴とする周波数逓倍装置。
【請求項６】
請求項２，３，５のいずれか１項に記載の周波数逓倍装置において、
前記第１所定周期は前記所定のクロック信号の１周期に設定され、
前記第２所定周期は前記所定のクロック信号の２周期に設定されていることを特徴とする周波数逓倍装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部から入力された基準信号の周波数を所定数倍に逓倍した発振信号を出力する周波数逓倍装置に関するものである。
【背景技術】
【０００２】
本出願人は、特許文献１に開示されるように、外部から入力される基準信号の周波数を所定数倍に逓倍した出力信号を発生する周波数逓倍装置であって、所定の位相差を有する複数のクロック信号を所定周期で発生する多相クロック発生源を有すると共に、該多相クロック発生源から出力される多相クロックの位相差時間を単位として、外部から入力された周波数制御データに対応した発振信号を生成し、該発振信号を上記出力信号として外部に出力するデジタル制御発振装置と、上記基準信号の所定周期分の時間内に上記多相クロック発生源から出力された所定のクロック信号をカウントするクロックカウント手段と、該クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、上記周波数制御データとして上記デジタル制御発振装置へ出力するデータ出力手段と、上記クロックカウント手段を上記基準信号に基づく所定のタイミングで動作させる動作制御手段とを備えた周波数逓倍装置を提案している。
【特許文献１】特開平８−２６５１１１号公報（第２〜２８頁  図１〜図２１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１１は、特許文献１におけるカウンタ・データラッチ回路４および制御回路６の動作を表すタイムチャートである。
特許文献１の段落番号［００８３］には『即ち、カウンタ・データラッチ回路４は、動作制御手段としての制御回路６からの各信号に応じて基準信号ＰＲＥＦの８周期を１単位として動作し、基準信号ＰＲＥＦの３周期目の間（ＵＣＥ＝High）で、リングオシレータからの出力クロックＲＣＫをカウントすることにより、基準信号ＰＲＥＦの１周期を計時し、そのカウント値又はそのカウント値を２で割った値を表す１２ビットデータを、基準信号ＰＲＥＦの５周期目（ＤＬＣ＝High）でラッチし、基準信号の７周期目（ＣＬＲ＝High）で、カウントした値をクリアする、といった動作を繰り返す。』と記載されている。
【０００４】
ここで、「カウンタ・データラッチ回路４」は、特許文献１の請求項１におけるクロックカウント手段およびデータ出力手段に該当する。また、「リングオシレータ」は、特許文献１の請求項１における多相クロック発生源に該当する。
尚、「カウント値又はそのカウント値を２で割った値を表す１２ビットデータ」については、特許文献１の段落番号［００８１］に『カウント値を表すデータＤＴ１〜ＤＴ１２或いはそのカウント値を２で割った値を表すＤＴ２〜ＤＴ１３』と記載されている。
そして、特許文献１の段落番号［００８２］には『データラッチ回路１８がシフト回路１６からのデータＤＬ１〜ＤＬ１２（ＤＴ１〜ＤＴ１２又はＤＴ２〜ＤＴ１３）をラッチし、そのラッチした１２ビットのデータＣＤ１〜ＣＤ１２を周波数制御データとしてデジタル制御発振回路２へ出力する。』と記載されている。
【０００５】
そのため、特許文献１の段落番号［００８３］の記載内容は、以下のように換言できる。
すなわち、クロックカウント手段（１３ビットカウンタ１４）およびデータ出力手段（データラッチ回路１８）は、動作制御手段（制御回路６）の制御に応じて、基準信号（ＰＲＥＦ）の第１所定周期（８周期）を１単位とし、以下の動作を繰り返す。
【０００６】
まず、クロックカウント手段は、基準信号の第２所定周期目（３周期目：ＵＣＥ＝High：図１１に示す(1)(2)）にて基準信号の第３所定周期分（１周期分）の時間内に、多相クロック発生源（リングオシレータ２２）から出力された所定のクロック信号（出力クロックＲＣＫ）をカウント（計時）する。
【０００７】
次に、データ出力手段は、クロックカウント手段がカウントしたカウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２：ＤＴ１〜ＤＴ１２またはＤＴ２〜ＤＴ１３）を、基準信号の第４所定周期目（５周期目：ＤＬＣ＝High）でラッチ（確定）する。
そして、データ出力手段は、ラッチしたデジタルデータ（ＤＬ１〜ＤＬ１２）を、周波数制御データ（ＣＤ１〜ＣＤ１２：図１１に示す[1][2]））としてデジタル制御発振装置（デジタル制御発振回路２）へ出力する。
続いて、クロックカウント手段は、前記カウント値を表すデジタルデータ（ＤＴ１〜ＤＴ１３）を、基準信号の第５所定周期目（７周期目：ＣＬＲ＝High）でクリアする。
【０００８】
そして、デジタル制御発振装置は、多相クロック発生源（リングオシレータ２２）から出力される多相クロック（クロック信号Ｒ１〜Ｒ１６）の位相差時間（Ｔｇ）を単位として、周波数制御データ（ＣＤ１〜ＣＤ１２）に対応した発振信号を生成し、この発振信号を周波数逓倍装置（クロック逓倍装置１）の出力信号（ＰＯＵＴ）として外部へ出力する。
【０００９】
つまり、特許文献１の技術では、基準信号（ＰＲＥＦ）の第３所定周期分（１周期分）の時間を、多相クロック発生源から出力される所定のクロック信号（出力クロックＲＣＫ）の周期（１６×Ｔｇ）を分解能として符号化し、その符号化した値であるカウント値を表す周波数制御データ（ＣＤ１〜ＣＤ１２）を、多相クロック（Ｒ１〜Ｒ１６）の位相差時間（Ｔｇ）を制御分解能とするデジタル制御発振装置へ入力している。
【００１０】
ここで、基準信号の第３所定周期分（１周期分）の時間内に、多相クロック発生源から出力される多相クロックの総数は、所定のクロック信号（出力クロックＲＣＫ）の周期（１６×Ｔｇ）を、多相クロック（Ｒ１〜Ｒ１６）の位相差時間（Ｔｇ）で除算した値（１６×Ｔｇ／Ｔｇ）になる。
そして、出力信号（ＰＯＵＴ）の周波数は、基準信号（ＰＲＥＦ）を多相クロックの総数倍に逓倍した値になる。
【００１１】
このように、特許文献１の技術では、基準信号の第３所定周期分（１周期分）の時間内に生成された所定のクロック信号（出力クロックＲＣＫ）をカウント（計時）し、そのカウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２）をラッチ（確定）し、そのデジタルデータをクリアする、という動作を基準信号（ＰＲＥＦ）の第１所定周期毎（８周期毎）に繰り返す。
その結果、基準信号の第１所定周期毎に、データ出力手段（データラッチ回路１８）にてラッチされたデジタルデータ（ＤＬ１〜ＤＬ１２）である周波数制御データ（ＣＤ１〜ＣＤ１２）が新たに生成される。
【００１２】
この新たに生成される周波数制御データ（図１１に示す[2]）は、基準信号の前回の第１所定周期で生成された周波数制御データ（図１１に示す[1]）を補正したものといえる。
すなわち、特許文献１の技術では、基準信号の第１所定周期毎に周波数制御データの補正を繰り返すことにより、基準信号の周波数を多相クロックの総数倍に逓倍した出力信号（ＰＯＵＴ）を発生させているわけである。
【００１３】
そのため、所定のクロック信号（出力クロックＲＣＫ）をカウントしてから、そのカウント値が周波数制御データ（ＣＤ１〜ＣＤ１２）に反映され、新たな周波数制御データが生成されるまでに要する時間（以下、「補正遅延時間ｔ」という）は、基準信号（ＰＲＥＦ）の第１所定周期（８周期）に第３所定周期（１周期）を加算した時間分（９周期分）となってしまう。
ここで、補正遅延時間ｔは、補正された周波数制御データが出力信号（ＰＯＵＴ）に反映されて有効になるまでに要する時間でもあり、基準信号に基づいて出力信号の周波数を補正するのに要する時間ともいえる。
【００１４】
従って、補正遅延時間ｔを短くすれば、何らかの要因で多相クロック（Ｒ１〜Ｒ１６）の周期に一時的な誤差が生じた場合でも、その誤差を補正した正確な周波数の出力信号を速やかに得ることが可能になり、出力信号の精度を維持できる。
よって、近年、補正遅延時間ｔを短くすることにより、出力信号の精度を維持した高精度な周波数逓倍装置を実現することが要求されている。
【００１５】
ちなみに、多相クロックの周期に一時的な誤差を生じさせる要因として、例えば、多相クロック発生源としてリングオシレータを用いた場合には、リングオシレータに供給される電源電圧の急激な変動により、リングオシレータを構成する反転回路（ＮＡＮＤ１，３２、ＩＮＶ２〜３１）の反転動作時間（Ｔｄ）が不安定化すること、などがあげられる。
尚、上記説明に記載した（  ）内の符号等は、特許文献１に記載されている符号等である。
【００１６】
本発明は上記要求を満足するためになされたものであって、その目的は、出力信号の精度を維持することが可能な高精度の周波数逓倍装置を低コストに提供することにある。
【課題を解決するための手段】
【００１７】
請求項１に記載の発明は、
外部から入力される基準信号の周波数を所定数倍に逓倍した出力信号を発生する周波数逓倍装置であって、
所定の位相差を有する複数のクロック信号からなる多相クロックを所定周期で発生する多相クロック発生源を有すると共に、その多相クロック発生源から出力される多相クロックの位相差時間を単位として、外部から入力された周波数制御データに対応した周波数の発振信号を生成し、その発振信号を前記出力信号として外部へ出力するデジタル制御発振装置と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントする第１クロックカウント手段と、
その第１クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、第１周波数制御データとして出力する第１データ出力手段と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントする第２クロックカウント手段と、
その第２クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、第２周波数制御データとして出力する第２データ出力手段と、
前記第１周波数制御データまたは前記第２周波数制御データのいずれか一方を選択し、その選択したデータを前記周波数制御データとして前記デジタル制御発振装置へ出力する選択手段と、
前記第１クロックカウント手段と前記第２クロックカウント手段と前記第１データ出力手段と前記第２データ出力手段と前記選択手段とを、前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づく所定のタイミングで動作させる動作制御手段と
を備えたことを技術的特徴とする。
【００１８】
請求項２に記載の発明は、
請求項１に記載の周波数逓倍装置において、
前記動作制御手段は、
前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づいて、
前記基準信号の１周期おきに第１カウント許可信号を出力し、
その第１カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第１データラッチ信号を出力し、
前記第１カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第１カウントクリア信号を出力し、
前記基準信号の１周期おきに第２カウント許可信号を出力し、
その第２カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第２データラッチ信号を出力し、
前記第２カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第２カウントクリア信号を出力し、
前記第１カウント許可信号と前記第２カウント許可信号とは、前記基準信号の１周期分だけずれて出力され、
前記第１データラッチ信号と前記第２データラッチ信号とは、前記基準信号の１周期分に相当する時間だけずれて出力され、
前記第１カウントクリア信号と前記第２カウントクリア信号とは、前記基準信号の１周期分に相当する時間だけずれて出力され、
前記第２所定周期は前記第１所定周期より大きな値に設定され、
まず、前記基準信号の１周期目にて、前記第１カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第１クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第１データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第１データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第１周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第１カウントクリア信号が出力されるタイミングで、前記第１クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
それと共に、
まず、前記基準信号の１周期目にて、前記第２カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第２クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第２データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第２データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第２周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第２カウントクリア信号が出力されるタイミングで、前記第２クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
前記第１データ出力手段から新たな前記第１周波数制御データが出力されるか又は前記第２データ出力手段から新たな前記第２周波数制御データが出力される度に、その新たに出力されたデータを前記周波数制御データとして前記選択手段に選択させ、新たな前記周波数制御データとして前記デジタル制御発振装置へ出力させることを技術的特徴とする。
【００１９】
請求項３に記載の発明は、
請求項１に記載の周波数逓倍装置において、
前記動作制御手段は、
前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づいて、
前記基準信号の１周期おきに第１カウント許可信号を出力し、
その第１カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第１データラッチ信号を出力し、
前記第１カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第１カウントクリア信号を出力し、
前記基準信号の１周期おきに第２カウント許可信号を出力し、
その第２カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第２データラッチ信号を出力し、
前記第２カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第２カウントクリア信号を出力し、
前記第１カウント許可信号と前記第２カウント許可信号とは、前記基準信号の半周期分だけずれて出力され、
前記第１データラッチ信号と前記第２データラッチ信号とは、前記基準信号の半周期分に相当する時間だけずれて出力され、
前記第１カウントクリア信号と前記第２カウントクリア信号とは、前記基準信号の半周期分に相当する時間だけずれて出力され、
前記第２所定周期は前記第１所定周期より大きな値に設定され、
まず、前記基準信号の１周期目にて、前記第１カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第１クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第１データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第１データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第１周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第１カウントクリア信号が出力されるタイミングで、前記第１クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
それと共に、
まず、前記基準信号の１周期目にて、前記第２カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第２クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第２データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第２データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第２周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第２カウントクリア信号が出力されるタイミングで、前記第２クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
前記第１データ出力手段から新たな前記第１周波数制御データが出力されるか又は前記第２データ出力手段から新たな前記第２周波数制御データが出力される度に、その新たに出力されたデータを前記選択手段に選択させ、新たな前記周波数制御データとして前記デジタル制御発振装置へ出力させることを技術的特徴とする。
【００２０】
請求項４に記載の発明は、
外部から入力される基準信号の周波数を所定数倍に逓倍した出力信号を発生する周波数逓倍装置であって、
所定の位相差を有する複数のクロック信号からなる多相クロックを所定周期で発生する多相クロック発生源を有すると共に、その多相クロック発生源から出力される多相クロックの位相差時間を単位として、外部から入力された周波数制御データに対応した周波数の発振信号を生成し、その発振信号を前記出力信号として外部へ出力するデジタル制御発振装置と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントする第１クロックカウント手段と、
その第１クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、第１周波数制御データとして出力する第１データ出力手段と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントする第２クロックカウント手段と、
その第２クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、第２周波数制御データとして出力する第２データ出力手段と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントする第３クロックカウント手段と、
その第３クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、第３周波数制御データとして出力する第３データ出力手段と、
前記基準信号の所定周期分の時間内に前記多相クロック発生源から出力された所定のクロック信号をカウントする第４クロックカウント手段と、
その第４クロックカウント手段にてカウントされたカウント値を表すデジタルデータを、第４周波数制御データとして出力する第４データ出力手段と、
前記第１〜第４周波数制御データのいずれか１つを選択し、その選択したデータを前記周波数制御データとして前記デジタル制御発振装置へ出力する選択手段と、
前記第１〜第４クロックカウント手段と前記第１〜第４データ出力手段と前記選択手段とを、前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づく所定のタイミングで動作させる動作制御手段と
を備えたことを技術的特徴とする。
【００２１】
請求項５に記載の発明は、
請求項４に記載の周波数逓倍装置において、
前記動作制御手段は、
前記基準信号と、前記多相クロック発生源から出力された所定のクロック信号とに基づいて、
前記基準信号の１周期おきに第１カウント許可信号を出力し、
その第１カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第１データラッチ信号を出力し、
前記第１カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第１カウントクリア信号を出力し、
前記基準信号の１周期おきに第２カウント許可信号を出力し、
その第２カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第２データラッチ信号を出力し、
前記第２カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第２カウントクリア信号を出力し、
前記基準信号の１周期おきに第３カウント許可信号を出力し、
その第３カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第３データラッチ信号を出力し、
前記第３カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第３カウントクリア信号を出力し、
前記基準信号の１周期おきに第４カウント許可信号を出力し、
その第４カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第１所定周期後に第４データラッチ信号を出力し、
前記第４カウント許可信号の出力が停止されたタイミングから、前記所定のクロック信号の第２所定周期後に第４カウントクリア信号を出力し、
前記第１カウント許可信号と前記第２カウント許可信号とは、前記基準信号の１周期分だけずれて出力され、
前記第１データラッチ信号と前記第２データラッチ信号とは、前記基準信号の１周期分に相当する時間だけずれて出力され、
前記第１カウントクリア信号と前記第２カウントクリア信号とは、前記基準信号の１周期分に相当する時間だけずれて出力され、
前記第３カウント許可信号と前記第４カウント許可信号とは、前記基準信号の１周期分だけずれて出力され、
前記第３データラッチ信号と前記第４データラッチ信号とは、前記基準信号の１周期分に相当する時間だけずれて出力され、
前記第３カウントクリア信号と前記第４カウントクリア信号とは、前記基準信号の１周期分に相当する時間だけずれて出力され、
前記第１カウント許可信号と前記第３カウント許可信号とは、前記基準信号の半周期分だけずれて出力され、
前記第１データラッチ信号と前記第３データラッチ信号とは、前記基準信号の半周期分に相当する時間だけずれて出力され、
前記第１カウントクリア信号と前記第３カウントクリア信号とは、前記基準信号の半周期分に相当する時間だけずれて出力され、
前記第２所定周期は前記第１所定周期より大きな値に設定され、
まず、前記基準信号の１周期目にて、前記第１カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第１クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第１データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第１データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第１周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第１カウントクリア信号が出力されるタイミングで、前記第１クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
それと共に、
まず、前記基準信号の１周期目にて、前記第２カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第２クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第２データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第２データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第２周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第２カウントクリア信号が出力されるタイミングで、前記第２クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
それと共に、
まず、前記基準信号の１周期目にて、前記第３カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第３クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第３データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第３データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第３周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第３カウントクリア信号が出力されるタイミングで、前記第３クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
それと共に、
まず、前記基準信号の１周期目にて、前記第４カウント許可信号が出力されている前記基準信号の１周期分の時間内に、前記所定のクロック信号を前記第４クロックカウント手段によりカウントさせ、
次に、前記基準信号の２周期目にて、前記第４データラッチ信号が出力されるタイミングで、前記カウント値を表すデジタルデータを前記第４データ出力手段によりラッチさせると共に、そのラッチさせたデジタルデータを前記第４周波数制御データとして前記選択手段へ出力させ、
続いて、前記基準信号の２周期目にて、前記第４カウントクリア信号が出力されるタイミングで、前記第４クロックカウント手段がカウントした前記カウント値を表すデジタルデータをクリアさせる、
という動作を前記基準信号の２周期を１単位として繰り返させ、
前記第１〜第４データ出力手段から新たな前記第１〜第４周波数制御データが出力される度に、その新たに出力されたデータを前記選択手段に選択させ、新たな前記周波数制御データとして前記デジタル制御発振装置へ出力させることを技術的特徴とする。
【００２２】
請求項６に記載の発明は、
請求項２，３，５のいずれか１項に記載の周波数逓倍装置において、
前記第１所定周期は前記所定のクロック信号の１周期に設定され、
前記第２所定周期は前記所定のクロック信号の２周期に設定されていることを技術的特徴とする。
【発明の効果】
【００２３】
＜請求項１：第２実施形態（図３〜図５）または第３実施形態（図６、図７）に該当＞
請求項１の発明では、第１および第２周波数制御データ（ＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ））の補正のタイミングを決定する各信号（カウント許可信号ＵＣＥ１，ＵＣＥ２、カウントクリア信号ＣＬＲ１，ＣＬＲ２、データラッチ信号ＤＬＳ１，ＤＬＳ２）を、基準信号（ＰＲＥＦ）と所定のクロック信号（出力クロックＲＣＫ）とに基づいて生成している。
ここで、所定のクロック信号の周波数は基準信号の周波数の数十倍以上と高く、例えば、所定のクロック信号が２００MHzの場合に基準信号は４MHzである。
そのため、請求項１の発明によれば、基準信号に基づいて出力信号の周波数を補正するのに要する時間である補正遅延時間を短い時間にすることができる。
【００２４】
それに対して、特許文献１では、周波数制御データの補正のタイミングを決定する各信号（ＵＣＥ，ＣＬＲ，ＤＬＳ）を、基準信号のみに基づいて生成しているため、請求項１の発明に比べて長い時間になってしまう。
【００２５】
従って、請求項１の発明によれば、特許文献１に比べて補正遅延時間が短くなるため、何らかの要因で多相クロック（Ｒ１〜Ｒ１６）の周期に一時的な誤差が生じた場合でも、その誤差を補正した正確な周波数の出力信号を速やかに得ることが可能になり、出力信号の精度を維持した高精度な周波数逓倍装置を実現できる。
【００２６】
加えて、請求項１の発明では、第１クロックカウント手段（カウンタ・データラッチ回路４ａ内の１３ビットカウンタ１４）と第２クロックカウント手段（カウンタ・データラッチ回路４ｂ内の１３ビットカウンタ１４）を設けると共に、第１データ出力手段（カウンタ・データラッチ回路４ａ内のデータラッチ回路１８）と第２データ出力手段（カウンタ・データラッチ回路４ｂ内のデータラッチ回路１８）を設けているため、クロックカウント手段およびデータ出力手段をそれぞれ１つずつしか設けない場合に比べて、補正遅延時間を更に短くすることができる。
【００２７】
＜請求項２：第２実施形態（図３〜図５）に該当＞
請求項２の発明では、第１および第２クロックカウント手段（各カウンタ・データラッチ回路４ａ，４ｂ内の１３ビットカウンタ１４）ならびに第１および第２データ出力手段（各カウンタ・データラッチ回路４ａ，４ｂ内のデータラッチ回路１８）にてそれぞれ、基準信号（ＰＲＥＦ）の１周期分の時間内に生成された所定のクロック信号（出力クロックＲＣＫ）をカウント（計時）し、そのカウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２）をラッチ（確定）し、そのデジタルデータ（ＤＬ１〜ＤＬ１２）をクリアする、という動作を基準信号の２周期毎に繰り返す。
その結果、基準信号の２周期毎に、第１データ出力手段から第１周波数制御データＣＤ１〜ＣＤ１２（ａ））が新たに生成されると共に、第２データ出力手段から第２周波数制御データＣＤ１〜ＣＤ１２（ｂ））が新たに生成される。
【００２８】
ここで、第１および第２クロックカウント手段のカウント動作のタイミングを制御する第１および第２カウント許可信号（ＵＣＥ１，ＵＣＥ２）は、論理反転の関係にあり、基準信号の１周期分だけずれて出力される。
また、第１および第２データ出力手段のラッチ動作のタイミングを制御する第１および第２データラッチ信号（ＤＬＳ１，ＤＬＳ２）は、基準信号の１周期分に相当する時間だけずれて出力される。
また、第１および第２クロックカウント手段のクリア動作のタイミングを制御する第１および第２カウントクリア信号（ＣＬＲ１，ＣＬＲ２）も、基準信号の１周期分に相当する時間だけずれて出力される。
【００２９】
そのため、第１データ出力手段が新たな周波数制御データ（ＣＤ１〜ＣＤ１２（ａ））を生成してから、基準信号の１周期分に相当する時間を経た後に、第２データ出力手段が新たな周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ））を生成する。つまり、第１および第２周波数制御データは、基準信号の１周期毎に交互に生成される。
そして、各データ出力手段にて新たな周波数制御データが生成される度に、その新たに生成された周波数制御データが選択手段（セレクタ制御回路２０２、セレクタ２０３）にて選択され、新たに生成された周波数制御データ（ＣＤ１〜ＣＤ１２（ｃ））としてデジタル制御発振装置（２）へ出力される。
【００３０】
この新たに生成される周波数制御データ（ＣＤ１〜ＣＤ１２（ｃ））は、基準信号の前回の１周期の間（１周期前）に生成された周波数制御データ（ＣＤ１〜ＣＤ１２（ｃ））を補正したものといえる。
すなわち、新たに生成される第１周波数制御データ（ＣＤ１〜ＣＤ１２（ａ）：図５に示す[3]）は、基準信号の前回の２周期の間（２周期前）に生成された第１周波数制御データ（ＣＤ１〜ＣＤ１２（ａ）：図５に示す[1]）を補正したものといえる。
また、新たに生成される第２周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ）：図５に示す[4]）は、基準信号の１周期前に生成された第２周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ）：図５に示す[2]）を補正したものといえる。
【００３１】
そして、新たに生成される第２周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ）：図５に示す[2]）は、基準信号の１周期前に生成された第１周波数制御データ（ＣＤ１〜ＣＤ１２（ａ）：図５に示す[1]）を補正したものといえる。
また、新たに生成される第１周波数制御データ（ＣＤ１〜ＣＤ１２（ａ）：図５に示す[3]）は、基準信号の１周期前に生成された第２周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ）：図５に示す[2]）を補正したものといえる。
【００３２】
すなわち、請求項２の発明では、基準信号の１周期毎に周波数制御データ（ＣＤ１〜ＣＤ１２（ｃ））の補正を繰り返すことにより、基準信号の周波数を多相クロック（Ｒ１〜Ｒ１６）の総数倍に逓倍した出力信号（ＰＯＵＴ）を発生させているわけである。
【００３３】
そのため、請求項２の発明において、所定のクロック信号（出力クロックＲＣＫ）をカウントしてから、そのカウント値が周波数制御データ（ＣＤ１〜ＣＤ１２（ｃ））に反映され、新たな周波数制御データ（ＣＤ１〜ＣＤ１２（ｃ））が生成されるまでに要する時間である補正遅延時間（ｔ）は、図５のタイムチャートに示すように、基準信号の１周期分の時間になる。
【００３４】
以上のように、請求項２の発明では、基準信号の１周期おきに出力されると共に論理反転の関係にある第１および第２カウント許可信号（ＵＣＥ１，ＵＣＥ２）を補正対象とし、第１クロックカウント手段（カウンタ・データラッチ回路４ａ内の１３ビットカウンタ１４）と第２クロックカウント手段（カウンタ・データラッチ回路４ｂ内の１３ビットカウンタ１４）を基準信号の１周期分だけずらして動作させると共に、第１データ出力手段（カウンタ・データラッチ回路４ａ内のデータラッチ回路１８）と第２データ出力手段（カウンタ・データラッチ回路４ｂ内のデータラッチ回路１８）を基準信号の１周期分だけずらして動作させているため、補正遅延時間を基準信号の１周期分という短い時間にすることが可能になり、高精度な周波数逓倍装置（２００）を実現できる。
【００３５】
それに対して、特許文献１では、周波数制御データの補正のタイミングを決定する各信号（ＵＣＥ，ＣＬＲ，ＤＬＳ）を、基準信号のみに基づいて生成しているため、図１１のタイムチャートに示すように、補正遅延時間が基準信号の９周期分という長い時間になってしまう。
【００３６】
＜請求項３：第３実施形態（図６、図７）に該当＞
請求項３の発明では、第１および第２クロックカウント手段（各カウンタ・データラッチ回路４ａ，４ｂ内の１３ビットカウンタ１４）ならびに第１および第２データ出力手段（各カウンタ・データラッチ回路４ａ，４ｂ内のデータラッチ回路１８）にてそれぞれ、基準信号（ＰＲＥＦ）の１周期分の時間内に生成された所定のクロック信号（出力クロックＲＣＫ）をカウント（計時）し、そのカウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２）をラッチ（確定）し、そのデジタルデータ（ＤＬ１〜ＤＬ１２）をクリアする、という動作を基準信号の２周期毎に繰り返す。
その結果、基準信号の２周期毎に、第１データ出力手段から第１周波数制御データＣＤ１〜ＣＤ１２（ａ））が新たに生成されると共に、第２データ出力手段から第２周波数制御データＣＤ１〜ＣＤ１２（ｂ））が新たに生成される。
【００３７】
ここで、第１および第２クロックカウント手段のカウント動作のタイミングを制御する第１および第２カウント許可信号（ＵＣＥ１，ＵＣＥ２）は、基準信号の半周期分だけずれて出力される。
また、第１および第２データ出力手段のラッチ動作のタイミングを制御する第１および第２データラッチ信号（ＤＬＳ１，ＤＬＳ２）は、基準信号の半周期分に相当する時間だけずれて出力される。
また、第１および第２クロックカウント手段のクリア動作のタイミングを制御する第１および第２カウントクリア信号（ＣＬＲ１，ＣＬＲ２）も、基準信号の半周期分に相当する時間だけずれて出力される。
【００３８】
そのため、第１データ出力手段が新たな周波数制御データ（ＣＤ１〜ＣＤ１２（ａ））を生成してから、基準信号の半周期分に相当する時間を経た後に、第２データ出力手段が新たな周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ））を生成する。
そして、各データ出力手段にて新たな周波数制御データが生成される度に、その新たに生成された周波数制御データが選択手段（セレクタ制御回路２０２、セレクタ２０３）にて選択され、新たに生成された周波数制御データ（ＣＤ１〜ＣＤ１２（ｃ））としてデジタル制御発振装置（２）へ出力される。
【００３９】
この新たに生成される周波数制御データ（ＣＤ１〜ＣＤ１２（ｃ））は、基準信号の前回の半周期の間または１．５周期の間（半周期前または１．５周期前）に生成された周波数制御データ（ＣＤ１〜ＣＤ１２（ｃ））を補正したものといえる。
すなわち、新たに生成される第１周波数制御データ（ＣＤ１〜ＣＤ１２（ａ）：図７に示す[3]）は、基準信号の前回の２周期の間（２周期前）に生成された第１周波数制御データ（ＣＤ１〜ＣＤ１２（ａ）：図７に示す[1]）を補正したものといえる。
また、新たに生成される第２周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ）：図７に示す[4]）は、基準信号の１周期前に生成された第２周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ）：図７に示す[2]）を補正したものといえる。
【００４０】
そして、新たに生成される第２周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ）：図７に示す[2]）は、基準信号の半周期前に生成された第１周波数制御データ（ＣＤ１〜ＣＤ１２（ａ）：図７に示す[1]）を補正したものといえる。
また、新たに生成される第１周波数制御データ（ＣＤ１〜ＣＤ１２（ａ）：図７に示す[3]）は、基準信号の１．５周期前に生成された第２周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ）：図７に示す[2]）を補正したものといえる。
【００４１】
すなわち、請求項３の発明では、基準信号の半周期毎または１．５周期毎に周波数制御データ（ＣＤ１〜ＣＤ１２（ｃ））の補正を繰り返すことにより、基準信号の周波数を多相クロック（Ｒ１〜Ｒ１６）の総数倍に逓倍した出力信号（ＰＯＵＴ）を発生させているわけである。
【００４２】
そのため、請求項３の発明において、所定のクロック信号（出力クロックＲＣＫ）をカウントしてから、そのカウント値が周波数制御データ（ＣＤ１〜ＣＤ１２（ｃ））に反映され、新たな周波数制御データ（ＣＤ１〜ＣＤ１２（ｃ））が生成されるまでに要する時間である補正遅延時間（ｔ）は、図７のタイムチャートに示すように、基準信号の半周期分または１．５周期分の時間になる。
【００４３】
以上のように、請求項３の発明では、基準信号の１周期おきに出力されると共に基準信号の半周期分だけずれた第１および第２カウント許可信号（ＵＣＥ１，ＵＣＥ２）を補正対象とし、第１クロックカウント手段（カウンタ・データラッチ回路４ａ内の１３ビットカウンタ１４）と第２クロックカウント手段（カウンタ・データラッチ回路４ｂ内の１３ビットカウンタ１４）を基準信号の半周期分だけずらして動作させると共に、第１データ出力手段（カウンタ・データラッチ回路４ａ内のデータラッチ回路１８）と第２データ出力手段（カウンタ・データラッチ回路４ｂ内のデータラッチ回路１８）を基準信号の半周期分だけずらして動作させているため、補正遅延時間を基準信号の半周期分または１．５周期分という短い時間にすることが可能になり、高精度な周波数逓倍装置（３００）を実現できる。
【００４４】
＜請求項４：第４実施形態（図８〜図１０）に該当＞
請求項４の発明では、第１〜第４周波数制御データ（ＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ），ＣＤ１〜ＣＤ１２（ｃ），ＣＤ１〜ＣＤ１２（ｄ））の補正のタイミングを決定する各信号（カウント許可信号ＵＣＥ１〜ＵＣＥ４、カウントクリア信号ＣＬＲ１〜ＣＬＲ４、データラッチ信号ＤＬＳ１〜ＤＬＳ４）を、基準信号（ＰＲＥＦ）と所定のクロック信号（出力クロックＲＣＫ）とに基づいて生成している。
ここで、所定のクロック信号の周波数は基準信号の周波数の数十倍以上と高く、例えば、所定のクロック信号が２００MHzの場合に基準信号は４MHzである。
そのため、請求項４の発明によれば、基準信号に基づいて出力信号の周波数を補正するのに要する時間である補正遅延時間を短い時間にすることができる。
【００４５】
それに対して、特許文献１では、周波数制御データの補正のタイミングを決定する各信号（ＵＣＥ，ＣＬＲ，ＤＬＳ）を、基準信号のみに基づいて生成しているため、請求項４の発明に比べて長い時間になってしまう。
【００４６】
従って、請求項４の発明によれば、特許文献１に比べて補正遅延時間が短くなるため、何らかの要因で多相クロック（Ｒ１〜Ｒ１６）の周期に一時的な誤差が生じた場合でも、その誤差を補正した正確な周波数の出力信号を速やかに得ることが可能になり、出力信号の精度を維持した高精度な周波数逓倍装置を実現できる。
【００４７】
加えて、請求項４の発明では、第１クロックカウント手段（カウンタ・データラッチ回路４ａ内の１３ビットカウンタ１４）と第２クロックカウント手段（カウンタ・データラッチ回路４ｂ内の１３ビットカウンタ１４）と第３クロックカウント手段（カウンタ・データラッチ回路４ｃ内の１３ビットカウンタ１４）と第４クロックカウント手段（カウンタ・データラッチ回路４ｄ内の１３ビットカウンタ１４）を設けると共に、第１データ出力手段（カウンタ・データラッチ回路４ａ内のデータラッチ回路１８）と第２データ出力手段（カウンタ・データラッチ回路４ｂ内のデータラッチ回路１８）と第３データ出力手段（カウンタ・データラッチ回路４ｃ内のデータラッチ回路１８）と第４データ出力手段（カウンタ・データラッチ回路４ｄ内のデータラッチ回路１８）を設けているため、クロックカウント手段およびデータ出力手段をそれぞれ１つずつしか設けない場合や、請求項１の発明に比べて、補正遅延時間を更に短くすることができる。
【００４８】
＜請求項５：第４実施形態（図８〜図１０）に該当＞
請求項５の発明では、第１および第２クロックカウント手段（各カウンタ・データラッチ回路４ａ，４ｂ内の１３ビットカウンタ１４）ならびに第１および第２データ出力手段（各カウンタ・データラッチ回路４ａ，４ｂ内のデータラッチ回路１８）にてそれぞれ、基準信号（ＰＲＥＦ）の１周期分の時間内に生成された所定のクロック信号（出力クロックＲＣＫ）をカウント（計時）し、そのカウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２）をラッチ（確定）し、そのデジタルデータ（ＤＬ１〜ＤＬ１２）をクリアする、という動作を基準信号の２周期毎に繰り返す。
その結果、基準信号の２周期毎に、第１データ出力手段から第１周波数制御データＣＤ１〜ＣＤ１２（ａ））が新たに生成されると共に、第２データ出力手段から第２周波数制御データＣＤ１〜ＣＤ１２（ｂ））が新たに生成される。
【００４９】
また、第３および第４クロックカウント手段（各カウンタ・データラッチ回路４ｃ，４ｄ内の１３ビットカウンタ１４）ならびに第３および第４データ出力手段（各カウンタ・データラッチ回路４ｃ，４ｄ内のデータラッチ回路１８）にてそれぞれ、基準信号の１周期分の時間内に生成された所定のクロック信号（出力クロックＲＣＫ）をカウント（計時）し、そのカウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２）をラッチ（確定）し、そのデジタルデータ（ＤＬ１〜ＤＬ１２）をクリアする、という動作を基準信号の２周期毎に繰り返す。
その結果、基準信号の２周期毎に、第３データ出力手段から第３周波数制御データＣＤ１〜ＣＤ１２（ｄ））が新たに生成されると共に、第４データ出力手段から第４周波数制御データＣＤ１〜ＣＤ１２（ｅ））が新たに生成される。
【００５０】
ここで、第１および第２クロックカウント手段のカウント動作のタイミングを制御する第１および第２カウント許可信号（ＵＣＥ１，ＵＣＥ２）は、論理反転の関係にあり、基準信号の１周期分だけずれて出力される。
また、第１および第２データ出力手段のラッチ動作のタイミングを制御する第１および第２データラッチ信号（ＤＬＳ１，ＤＬＳ２）は、基準信号の１周期分に相当する時間だけずれて出力される。
また、第１および第２クロックカウント手段のクリア動作のタイミングを制御する第１および第２カウントクリア信号（ＣＬＲ１，ＣＬＲ２）も、基準信号の１周期分に相当する時間だけずれて出力される。
【００５１】
一方、第３および第４クロックカウント手段のカウント動作のタイミングを制御する第３および第４カウント許可信号（ＵＣＥ３，ＵＣＥ４）は、論理反転の関係にあり、基準信号の１周期分だけずれて出力される。
また、第３および第４データ出力手段のラッチ動作のタイミングを制御する第３および第４データラッチ信号（ＤＬＳ３，ＤＬＳ４）は、基準信号の１周期分に相当する時間だけずれて出力される。
また、第３および第４クロックカウント手段のクリア動作のタイミングを制御する第３および第４カウントクリア信号（ＣＬＲ３，ＣＬＲ４）も、基準信号の１周期分に相当する時間だけずれて出力される。
【００５２】
そして、第１および第３カウント許可信号（ＵＣＥ１，ＵＣＥ３）は、論理反転の関係にあり、基準信号の半周期分だけずれて出力される。
また、第１および第３データラッチ信号（ＤＬＳ１，ＤＬＳ３）は、基準信号の半周期分に相当する時間だけずれて出力される。
また、第１および第３カウントクリア信号（ＣＬＲ１，ＣＬＲ３）も、基準信号の半周期分に相当する時間だけずれて出力される。
【００５３】
そのため、第１データ出力手段が新たな周波数制御データ（ＣＤ１〜ＣＤ１２（ａ））を生成してから、基準信号の１周期分に相当する時間を経た後に、第２データ出力手段が新たな周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ））を生成する。つまり、第１および第２周波数制御データは、基準信号の１周期毎に交互に生成される。
【００５４】
また、第３データ出力手段が新たな周波数制御データ（ＣＤ１〜ＣＤ１２（ｄ））を生成してから、基準信号の１周期分に相当する時間を経た後に、第４データ出力手段が新たな周波数制御データ（ＣＤ１〜ＣＤ１２（ｅ））を生成する。つまり、第３および第４周波数制御データは、基準信号の１周期毎に交互に生成される。
【００５５】
そして、各データ出力手段にて新たな周波数制御データが生成される度に、その新たに生成された周波数制御データが選択手段（セレクタ制御手段２０２ａ，２０２ｂ、セレクタ４０２）にて選択され、新たに生成された周波数制御データ（ＣＤ１〜ＣＤ１２（ｆ））としてデジタル制御発振装置（２）へ出力される。
【００５６】
この新たに生成される周波数制御データ（ＣＤ１〜ＣＤ１２（ｆ））は、基準信号の前回の半周期の間（半周期前）に生成された周波数制御データ（ＣＤ１〜ＣＤ１２（ｆ））を補正したものといえる。
すなわち、新たに生成される第１周波数制御データ（ＣＤ１〜ＣＤ１２（ａ）：図１０に示す[5]）は、基準信号の前回の２周期の間（２周期前）に生成された第１周波数制御データ（ＣＤ１〜ＣＤ１２（ａ）：図１０に示す[1]）を補正したものといえる。
また、新たに生成される第２周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ）：図１０に示す[7]）は、基準信号の１周期前に生成された第２周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ）：図１０に示す[3]）を補正したものといえる。
【００５７】
そして、新たに生成される第３周波数制御データ（ＣＤ１〜ＣＤ１２（ｄ）：図１０に示す[6]）は、基準信号の前回の２周期前に生成された第３周波数制御データＣＤ１〜ＣＤ１２（ｄ）：図１０に示す[2]）を補正したものといえる。
また、新たに生成される第４周波数制御データ（ＣＤ１〜ＣＤ１２（ｅ）：図１０に示す[8]）は、基準信号の１周期前に生成された第４周波数制御データ（ＣＤ１〜ＣＤ１２（ｅ）：図１０に示す[4]）を補正したものといえる。
【００５８】
そして、新たに生成される第３周波数制御データ（ＣＤ１〜ＣＤ１２（ｄ）；図１０に示す[2]）は、基準信号の半周期前に生成された第１周波数制御データ（ＣＤ１〜ＣＤ１２（ａ）：図１０に示す[1]）を補正したものといえる。
また、新たに生成される第２周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ）：図１０に示す[3]）は、基準信号の半周期前に生成された第３周波数制御データ（ＣＤ１〜ＣＤ１２（ｄ）：図５に示す[2]）を補正したものといえる。
また、新たに生成される第４周波数制御データ（ＣＤ１〜ＣＤ１２（ｅ）：図１０に示す[4]）は、基準信号の半周期前に生成された第２周波数制御データ（ＣＤ１〜ＣＤ１２（ｂ）：図１０に示す[3]）を補正したものといえる。
また、新たに生成される第１周波数制御データ（ＣＤ１〜ＣＤ１２（ａ）：図１０に示す[5]）は、基準信号の半周期前に生成された第４周波数制御データ（ＣＤ１〜ＣＤ１２（ｅ）：図１０に示す[4]）を補正したものといえる。
【００５９】
すなわち、請求項５の発明では、基準信号の半周期毎に周波数制御データ（ＣＤ１〜ＣＤ１２（ｆ））の補正を繰り返すことにより、基準信号の周波数を多相クロック（Ｒ１〜Ｒ１６）の総数倍に逓倍した出力信号（ＰＯＵＴ）を発生させているわけである。
【００６０】
そのため、請求項５の発明において、所定のクロック信号（出力クロックＲＣＫ）をカウントしてから、そのカウント値が周波数制御データ（ＣＤ１〜ＣＤ１２（ｆ））に反映され、新たな周波数制御データ（ＣＤ１〜ＣＤ１２（ｆ））が生成されるまでに要する時間である補正遅延時間（ｔ）は、図１０のタイムチャートに示すように、基準信号の半周期分の時間になる。
【００６１】
以上のように、請求項５の発明では、基準信号の１周期おきに出力されると共に基準信号の半周期分ずつずれた第１〜第４カウント許可信号（ＵＣＥ１〜ＵＣＥ４）を補正対象としている。
そして、第１クロックカウント手段（カウンタ・データラッチ回路４ａ内の１３ビットカウンタ１４）と第２クロックカウント手段（カウンタ・データラッチ回路４ｂ内の１３ビットカウンタ１４）を基準信号の１周期分だけずらして動作させ、それと共に、第１データ出力手段（カウンタ・データラッチ回路４ａ内のデータラッチ回路１８）と第２データ出力手段（カウンタ・データラッチ回路４ｂ内のデータラッチ回路１８）を基準信号の１周期分だけずらして動作させている。
【００６２】
また、第３クロックカウント手段（カウンタ・データラッチ回路４ｃ内の１３ビットカウンタ１４）と第４クロックカウント手段（カウンタ・データラッチ回路４ｄ内の１３ビットカウンタ１４）を基準信号の１周期分だけずらして動作させ、それと共に、第３データ出力手段（カウンタ・データラッチ回路４ｃ内のデータラッチ回路１８）と第４データ出力手段（カウンタ・データラッチ回路４ｄ内のデータラッチ回路１８）を基準信号の１周期分だけずらして動作させている。
【００６３】
さらに、第１クロックカウント手段と第３クロックカウント手段を基準信号の半周期分だけずらして動作させると共に、第１データ出力手段と第３データ出力手段を基準信号の半周期分だけずらして動作させている。
そのため、請求項５の発明によれば、補正遅延時間を基準信号の半周期分という短い時間にすることが可能になり、高精度な周波数逓倍装置（４００）を実現できる。
【００６４】
＜請求項６＞
請求項６に記載の発明では、第１所定周期を所定のクロック信号（出力クロックＲＣＫ）の１周期に設定すると共に、第２所定周期を所定のクロック信号の２周期に設定している。
そのため、カウント許可信号（ＵＣＥ１〜ＵＣＥ４）の出力が停止されたタイミングから、所定のクロック信号の１周期後にデータラッチ信号（ＤＬＳ１〜ＤＬＳ４）が出力される。
また、カウント許可信号の出力が停止されたタイミングから、所定のクロック信号の２周期後にカウントクリア信号（ＣＬＲ１〜ＣＬＲ４）が出力される。
【００６５】
従って、データ出力手段（データラッチ回路１８）によるデジタルデータ（ＤＬ１〜ＤＬ１２）のラッチを速やかに行うことが可能になると共に、クロックカウント手段（１３ビットカウンタ１４）がカウントしたデジタルデータ（ＤＴ１〜ＤＴ１３）のクリアを速やかに行うことが可能になる。
その結果、請求項６の発明によれば、請求項２，３，５の発明の作用・効果を更に確実に得ることができる。
【００６６】
尚、所定のクロック信号の１周期分の時間があれば、データ出力手段によるデジタルデータのラッチを確実に行うことが可能であり、クロックカウント手段のクリアを確実に行うことが可能であるため、データ出力手段およびクロックカウント手段の動作が阻害されるおそれはない。
【００６７】
＜用語の説明＞
尚、上術した［発明の効果］に記載した（  ）内の符号等は、後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。
「多相クロック発生源」は、リングオシレータ２２に該当する。
「所定のクロック信号」は、出力クロックＲＣＫに該当する。
「第１クロックカウント手段」は、カウンタ・データラッチ回路４ａ内の１３ビットカウンタ１４に該当する。
「第２クロックカウント手段」は、カウンタ・データラッチ回路４ｂ内の１３ビットカウンタ１４に該当する。
「第３クロックカウント手段」は、カウンタ・データラッチ回路４ｃ内の１３ビットカウンタ１４に該当する。
「第４クロックカウント手段」は、カウンタ・データラッチ回路４ｄ内の１３ビットカウンタ１４に該当する。
「第１データ出力手段」は、カウンタ・データラッチ回路４ａ内のデータラッチ回路１８に該当する。
「第２データ出力手段」は、カウンタ・データラッチ回路４ｂ内のデータラッチ回路１８に該当する。
「第３データ出力手段」は、カウンタ・データラッチ回路４ｃ内のデータラッチ回路１８に該当する。
「第４データ出力手段」は、カウンタ・データラッチ回路４ｄ内のデータラッチ回路１８に該当する。
請求項１〜３の「選択手段」は、セレクタ制御回路２０２およびセレクタ２０３に該当する。
請求項４，５の「選択手段」は、セレクタ制御回路２０２ａ，２０２ｂおよびセレクタ４０２に該当する。
請求項１の「動作制御手段」は、制御回路２０１，３０１に該当する。
請求項２の「動作制御手段」は、制御回路２０１に該当する。
請求項３の「動作制御手段」は、制御回路３０１に該当する。
請求項４，５の「動作制御手段」は、制御回路４０１に該当する。
「第１カウント許可信号」は、カウント許可信号ＵＣＥ１に該当する。
「第２カウント許可信号」は、カウント許可信号ＵＣＥ２に該当する。
「第３カウント許可信号」は、カウント許可信号ＵＣＥ３に該当する。
「第４カウント許可信号」は、カウント許可信号ＵＣＥ４に該当する。
「第１データラッチ信号」は、データラッチ信号ＤＬＳ１に該当する。
「第２データラッチ信号」は、データラッチ信号ＤＬＳ２に該当する。
「第３データラッチ信号」は、データラッチ信号ＤＬＳ３に該当する。
「第４データラッチ信号」は、データラッチ信号ＤＬＳ４に該当する。
「第１カウントクリア信号」は、カウントクリア信号ＣＬＲ１に該当する。
「第２カウントクリア信号」は、カウントクリア信号ＣＬＲ２に該当する。
「第３カウントクリア信号」は、カウントクリア信号ＣＬＲ３に該当する。
「第４カウントクリア信号」は、カウントクリア信号ＣＬＲ４に該当する。
請求項１〜３の「周波数制御データ」は、周波数制御データＣＤ１〜ＣＤ１２（ｃ）に該当する。
請求項４，５の「周波数制御データ」は、周波数制御データＣＤ１〜ＣＤ１２（ｆ）に該当する。
「第１周波数制御データ」は、周波数制御データＣＤ１〜ＣＤ１２（ａ）に該当する。
「第２周波数制御データ」は、周波数制御データＣＤ１〜ＣＤ１２（ｂ）に該当する。
「第３周波数制御データ」は、周波数制御データＣＤ１〜ＣＤ１２（ｄ）に該当する。
「第４周波数制御データ」は、周波数制御データＣＤ１〜ＣＤ１２（ｅ）に該当する。
【発明を実施するための最良の形態】
【００６８】
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、特許文献１と同一の構成部材および構成要素については符号を等しくしてある。また、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。
【００６９】
＜第１実施形態＞
図１は、第１実施形態の周波数逓倍装置１の構成を示すブロック図である。
周波数逓倍装置（クロック逓倍装置）１は、外部から入力される基準信号ＰＲＥＦを、１ビットの逓倍数切換信号ＤＶ１に応じて１６倍または３２倍に周波数逓倍した出力信号ＰＯＵＴを生成（発生）するものであり、外部からの動作開始信号ＰＳＴＢを受けて出力信号ＰＯＵＴの出力を開始する。
【００７０】
周波数逓倍装置１は、デジタル制御発振装置（デジタル制御発振回路：ＤＣＯ：Digitally Controlled Oscillator）２、カウンタ・データラッチ回路４、制御回路６から構成されている。
【００７１】
デジタル制御発振装置２内には、リングオシレータ２２が備えられている。
尚、デジタル制御発振装置２およびリングオシレータ２２の内部構成は、特許文献１（図５、図６、図１２、図１３、図１６、図１９、図２０参照）と同じであるため説明を省略する。
【００７２】
リングオシレータ２２は、外部からHighレベルの制御信号ＰＡが入力されているときに、所定の位相差時間Ｔｇを有する１６個のパルス信号Ｒ１〜Ｒ１６（以下、「クロック信号」という）を所定周期（１６×Ｔｇ＝３２×Ｔｄ）で生成する。尚、以下の説明において、１６個のクロック信号Ｒ１〜Ｒ１６をまとめて「多相クロック」という。
【００７３】
デジタル制御発振装置２は、制御信号ＰＣに従い、多相クロック発生源としてのリングオシレータ２２から出力される多相クロックＲ１〜Ｒ１６の位相差時間Ｔｇを単位として、外部から入力された１２ビットの周波数制御データＣＤ１〜ＣＤ１２に対応した周波数の発振信号を生成し、その発振信号を出力信号ＰＯＵＴとして外部へ出力する。
尚、位相差時間Ｔｇは、リングオシレータ２２を構成する反転回路の２段分の遅延時間である。また、反転動作時間Ｔｄは、リングオシレータ２２を構成する反転回路の反転動作に要する時間である。
【００７４】
カウンタ・データラッチ回路４は、逓倍数切換信号ＤＶ１、カウント許可信号ＵＣＥ、カウントクリア信号ＣＬＲ、データラッチ信号ＤＬＳに従い、デジタル制御発振装置２内のリングオシレータ２２から出力された多相クロックＲ１〜Ｒ１６の内の所定のクロック信号（例えば、Ｒ１３）である出力クロックＲＣＫを用いて、基準信号ＰＲＥＦの１周期を符号化し、その値に応じた周波数制御データＣＤ１〜ＣＤ１２をデジタル制御発振回路２へ出力する。
【００７５】
動作制御手段としての制御回路６は、基準信号ＰＲＥＦ、動作開始信号ＰＳＴＢ、制御信号ＰＡ、出力クロックＲＣＫに基づいて、デジタル制御発振装置２の動作タイミングを制御するための制御信号ＰＣを生成すると共に、カウンタ・データラッチ回路４の動作タイミングを制御するためのカウント許可信号ＵＣＥ、カウントクリア信号ＣＬＲ、データラッチ信号ＤＬＳを生成する。
【００７６】
制御回路６は、Ｄタイプフリップフロップ（以下、「ラッチ回路」という）ＤＦ８ａ，１２，ＤＦ１ａ〜ＤＦ１ｄおよびアンドゲートＡＮＤ１から構成されている。
そして、ラッチ回路ＤＦ１ａ〜ＤＦ１ｄおよびアンドゲートＡＮＤ１はユニットＵＮを構成している。
【００７７】
ラッチ回路ＤＦ８ａは、基準信号ＰＲＥＦがクロック端子に入力され、反転出力端子（Ｑバー）がデータ端子（Ｄ）に接続され、出力端子（Ｑ）から出力するデータＱ１がカウント許可信号ＵＣＥになる。
ラッチ回路ＤＦ１ａは、出力クロックＲＣＫがクロック端子に入力され、ラッチ回路ＤＦ８ａの反転出力端子から出力されたデータＱ１の反転値Ｑ１バー（カウント許可信号ＵＣＥの反転値ＵＣＥバー）がデータ端子に入力される。
【００７８】
ラッチ回路ＤＦ１ｂは、ラッチ回路ＤＦ１ａの出力端子から出力されたデータがクロック端子に入力され、一定の電源電圧Ｖｃｃがデータ端子に印加される。
ラッチ回路ＤＦ１ｃは、出力クロックＲＣＫがクロック端子に入力され、ラッチ回路ＤＦ１ｂの出力端子から出力されたデータがデータ端子に入力され、出力端子からデータラッチ信号ＤＬＳを出力する。
ラッチ回路ＤＦ１ｄは、出力クロックＲＣＫがクロック端子に入力され、データラッチ信号ＤＬＳがデータ端子に入力され、出力端子からカウントクリア信号ＣＬＲを出力する。
【００７９】
アンドゲートＡＮＤ１は、制御信号ＰＡと、ラッチ回路ＤＦ１ｃの反転出力端子から出力されたデータとの論理積をとり、その論理積がLowレベルのときにラッチ回路ＤＦ１ｂをリセットさせる。
各ラッチ回路ＤＦ８ａ，１２，ＤＦ１ａ〜ＤＦ１ｄは、制御信号ＰＡがLow レベルのときにリセットされる。
ラッチ回路１２は、カウントクリア信号ＣＬＲがクロック端子に入力され、動作開始信号ＰＳＴＢがデータ端子に入力され、出力端子から制御信号ＰＣを出力する。
【００８０】
図２は、第１実施形態におけるカウンタ・データラッチ回路４および制御回路６の動作を表すタイムチャートである。
【００８１】
制御回路６は、制御信号ＰＡがHighレベルのときに、以下の動作を行う。
すなわち、ラッチ回路ＤＦ８ａは、基準信号ＰＲＥＦを２分周したパルス波形のカウント許可信号ＵＣＥを出力する（基準信号ＰＲＥＦの１周期おきにHighレベルのカウント許可信号ＵＣＥを出力する）。
【００８２】
そして、ユニットＵＮは、カウント許可信号ＵＣＥが立ち下がってから（Lowレベルになってから）、出力クロックＲＣＫの１周期（１クロック）後に出力クロックＲＣＫの１周期分だけHighレベルのデータラッチ信号ＤＬＳを出力し、出力クロックＲＣＫの２周期後に出力クロックＲＣＫの１周期分だけHighレベルのカウントクリア信号ＣＬＲを出力する。
【００８３】
また、ラッチ回路１２は、Highレベルの動作開始信号ＰＳＴＢが入力されると、Highレベルのカウントクリア信号ＣＬＲが出力されるタイミング（カウントクリア信号ＣＬＲが立ち上がるタイミング）で動作開始信号ＰＳＴＢをラッチし、その動作開始信号ＰＳＴＢをHighレベルの制御信号ＰＣとして出力する。
【００８４】
カウンタ・データラッチ回路４は、１３ビットカウンタ１４、シフト回路１６、データラッチ回路１８から構成されている。
尚、１３ビットカウンタ１４、シフト回路１６、データラッチ回路１８の内部構成は、特許文献１（図１１参照）と同じであるため説明を省略する。
【００８５】
クロックカウント手段としての１３ビットカウンタ１４は、制御回路６からHighレベルのカウント許可信号ＵＣＥが出力されているときに（基準信号ＰＲＥＦの１周期分の時間内に）、リングオシレータ２２から出力された出力クロックＲＣＫ（＝Ｒ１３）をカウント（計時）し、そのカウント値を表す１３ビットのデジタルデータＤＴ１〜ＤＴ１３を出力する。
【００８６】
シフト回路１６は、１３ビットカウンタ１４から出力された１３ビットのデータＤＴ１〜ＤＴ１３を最下位ビットのデータＤＴ１から順にそれぞれ２個単位で入力し、その各データの内の１２ビットのデータを逓倍数切換信号ＤＶ１に応じて選択し、その選択した１２ビットのデータを出力データＤＬ１〜ＤＬ１２として出力する。
すなわち、逓倍数切換信号ＤＶ１が「１」のときには、各データＤＴ１〜ＤＴ１３のうち、１ビット目から１２ビット目までの下位１２ビットのデータＤＴ１〜ＤＴ１２が出力データＤＬ１〜ＤＬ１２として出力される。また、逓倍数切換信号ＤＶ１が「０」のときには、各データＤＴ１〜ＤＴ１３が１ビット左シフトされて、２ビット目から１３ビット目までの上位１２ビットのデータＤＴ２〜ＤＴ１３が出力データＤＬ１〜ＤＬ１２として出力される。
【００８７】
データ出力手段としてのデータラッチ回路１８は、シフト回路１６から出力されたデータＤＬ１〜ＤＬ１２（ＤＴ１〜ＤＴ１２またはＤＴ２〜ＤＴ１３）を、制御回路６からHighレベルのデータラッチ信号ＤＬＳが出力されるタイミング（データラッチ信号ＤＬＳが立ち上がるタイミング）でラッチし、そのラッチしたデータＤＬ１〜ＤＬ１２を周波数制御データＣＤ１〜ＣＤ１２としてデジタル制御発振装置２へ出力する。
【００８８】
［第１実施形態の作用・効果］
カウンタ・データラッチ回路４は、制御回路６から出力された動作制御用の各信号（カウント許可信号ＵＣＥ、カウントクリア信号ＣＬＲ、データラッチ信号ＤＬＳ）に応じて、基準信号ＰＲＥＦの２周期を１単位とし、以下の動作を繰り返す。
まず、１３ビットカウンタ１４は、基準信号ＰＲＥＦの１周期目（図２に示す(1)(2)）にて、カウント許可信号ＵＣＥが立ち上がっている基準信号ＰＲＥＦの１周期分の時間内に、リングオシレータ２２から出力された出力クロックＲＣＫをカウント（計時）する。
【００８９】
次に、データラッチ回路１８は、基準信号ＰＲＥＦの２周期目にて、カウント許可信号ＵＣＥが立ち下がってから出力クロックＲＣＫの１周期後に立ち上がるデータラッチ信号ＤＬＳに従い、データラッチ信号ＤＬＳが立ち上がるタイミングで、前記カウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２：ＤＴ１〜ＤＴ１２またはＤＴ２〜ＤＴ１３）をラッチ（確定）する。
そして、データラッチ回路１８は、ラッチしたデジタルデータＤＬ１〜ＤＬ１２を、周波数制御データＣＤ１〜ＣＤ１２（図２に示す[1][2]）としてデジタル制御発振装置２へ出力する。
【００９０】
続いて、１３ビットカウンタ１４は、基準信号ＰＲＥＦの２周期目にて、カウント許可信号ＵＣＥが立ち下がってから出力クロックＲＣＫの２周期後に立ち上がるカウントクリア信号ＣＬＲに従い、カウントクリア信号ＣＬＲが立ち上がるタイミングで、前記カウント値を表す１３ビットのデジタルデータＤＴ１〜ＤＴ１３をクリアする。
【００９１】
このように、第１実施形態では、基準信号ＰＲＥＦの１周期分の時間内に生成された出力クロックＲＣＫをカウント（計時）し、そのカウント値を表すデジタルデータＤＬ１〜ＤＬ１２をラッチ（確定）し、そのデジタルデータＤＬ１〜ＤＬ１２をクリアする、という動作を基準信号ＰＲＥＦの２周期毎に繰り返す。
その結果、基準信号ＰＲＥＦの２周期毎に、データラッチ回路１８にてラッチされたデジタルデータＤＬ１〜ＤＬ１２である周波数制御データＣＤ１〜ＣＤ１２が新たに生成される。
【００９２】
この新たに生成される周波数制御データＣＤ１〜ＣＤ１２（図２に示す[2]）は、基準信号ＰＲＥＦの前回の２周期の間（２周期前）に生成された周波数制御データＣＤ１〜ＣＤ１２（図２に示す[1]）を補正したものといえる。
すなわち、第１実施形態では、基準信号ＰＲＥＦの２周期毎に周波数制御データＣＤ１〜ＣＤ１２の補正を繰り返すことにより、基準信号ＰＲＥＦの周波数を多相クロックＲ１〜Ｒ１６の総数倍に逓倍した出力信号ＰＯＵＴを発生させているわけである。
【００９３】
そのため、第１実施形態において、出力クロックＲＣＫをカウントしてから、そのカウント値が周波数制御データＣＤ１〜ＣＤ１２に反映され、新たな周波数制御データが生成されるまでに要する時間である補正遅延時間ｔは、図２のタイムチャートに示すように、基準信号ＰＲＥＦの２周期分の時間になる。
ここで、補正遅延時間ｔは、補正された周波数制御データＣＤ１〜ＣＤ１２が出力信号ＰＯＵＴに反映されて有効になるまでに要する時間でもあり、基準信号ＰＲＥＦに基づいて出力信号ＰＯＵＴの周波数を補正するのに要する時間ともいえる。
【００９４】
以上のように、第１実施形態では、周波数制御データＣＤ１〜ＣＤ１２の補正のタイミングを決定する各信号（カウント許可信号ＵＣＥ、カウントクリア信号ＣＬＲ、データラッチ信号ＤＬＳ）を、基準信号ＰＲＥＦと出力クロックＲＣＫとに基づいて生成しているため、補正遅延時間ｔを基準信号ＰＲＥＦの２周期分という短い時間にすることができる。
ここで、出力クロックＲＣＫの周波数は基準信号ＰＲＥＦの周波数の数十倍以上と高く、例えば、出力クロックＲＣＫが２００MHzの場合に基準信号ＰＲＥＦは４MHzである。
【００９５】
それに対して、特許文献１では、周波数制御データＣＤ１〜ＣＤ１２の補正のタイミングを決定する各信号ＵＣＥ，ＣＬＲ，ＤＬＳを、基準信号ＰＲＥＦのみに基づいて生成しているため、図１１のタイムチャートに示すように、補正遅延時間ｔが基準信号ＰＲＥＦの９周期分という長い時間になってしまう。
【００９６】
従って、第１実施形態によれば、特許文献１に比べて補正遅延時間ｔが短くなるため、何らかの要因で多相クロックＲ１〜Ｒ１６の周期に一時的な誤差が生じた場合でも、その誤差を補正した正確な周波数の出力信号ＰＯＵＴを速やかに得ることが可能になり、出力信号ＰＯＵＴの精度を維持した高精度な周波数逓倍装置１を実現できる。
【００９７】
ちなみに、多相クロックＲ１〜Ｒ１６の周期に一時的な誤差を生じさせる要因として、例えば、多相クロック発生源としてリングオシレータ２２を用いた場合には、リングオシレータ２２に供給される電源電圧の急激な変動により、リングオシレータ２２を構成する反転回路の反転動作時間Ｔｄが不安定化すること、などがあげられる。
【００９８】
＜第２実施形態＞
図３は、第２実施形態の周波数逓倍装置２００の構成を示すブロック図である。
第２実施形態の周波数逓倍装置２００は、第１実施形態の周波数逓倍装置１と同様に、外部から入力される基準信号ＰＲＥＦを、１ビットの逓倍数切換信号ＤＶ１に応じて１６倍または３２倍に周波数逓倍した出力信号ＰＯＵＴを生成するものであり、外部からの動作開始信号ＰＳＴＢを受けて出力信号ＰＯＵＴの出力を開始する。
第２実施形態の周波数逓倍装置２００において、第１実施形態の周波数逓倍装置１と異なるのは以下の点だけである。
【００９９】
［２−１］周波数逓倍装置２００は、デジタル制御発振装置２、カウンタ・データラッチ回路４ａ，４ｂ、制御回路２０１、セレクタ（ＳＬ）制御回路２０２、セレクタ（ＳＬ）２０３から構成されている。
【０１００】
［２−２］各カウンタ・データラッチ回路４ａ，４ｂの内部構成は、第１実施形態のカウンタ・データラッチ回路４と同じであり、１３ビットカウンタ１４、シフト回路１６、データラッチ回路１８を備えている（図３では図示略）。
カウンタ・データラッチ回路４ａは、逓倍数切換信号ＤＶ１、カウント許可信号ＵＣＥ１、カウントクリア信号ＣＬＲ１、データラッチ信号ＤＬＳ１に従い、デジタル制御発振装置２内のリングオシレータ２２から出力された多相クロックＲ１〜Ｒ１６の内の所定のクロック信号（例えば、Ｒ１３）である出力クロックＲＣＫを用いて、基準信号ＰＲＥＦの１周期を符号化し、その値に応じた周波数制御データＣＤ１〜ＣＤ１２（ａ）をセレクタ２０３へ出力する。
カウンタ・データラッチ回路４ｂは、逓倍数切換信号ＤＶ１、カウント許可信号ＵＣＥ２、カウントクリア信号ＣＬＲ２、データラッチ信号ＤＬＳ２に従い、出力クロックＲＣＫを用いて、基準信号ＰＲＥＦの１周期を符号化し、その値に応じた周波数制御データＣＤ１〜ＣＤ１２（ｂ）をセレクタ２０３へ出力する。
【０１０１】
［２−３］セレクタ２０３は、切換制御信号ＳＴ１，ＳＴ２に従い、各カウンタ・データラッチ回路４ａ，４ｂから出力された各周波数制御データＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ）のいずれか一方を選択し、その選択した周波数制御データを周波数制御データＣＤ１〜ＣＤ１２（ｃ）としてデジタル制御発振装置２へ出力する。
デジタル制御発振装置２は、制御信号ＰＣに従い、リングオシレータ２２から出力される多相クロックＲ１〜Ｒ１６の位相差時間Ｔｇを単位として、セレクタ２０３から出力された１２ビットの周波数制御データＣＤ１〜ＣＤ１２（ｃ）に対応した周波数の発振信号を生成し、その発振信号を出力信号ＰＯＵＴとして外部へ出力する。
【０１０２】
［２−４］セレクタ制御回路２０２は、制御信号ＰＡおよびデータラッチ信号ＤＬＳ１，ＤＬＳ２に基づいて、セレクタ２０３の動作タイミングを制御するための切換制御信号ＳＴ１，ＳＴ２を生成する。
【０１０３】
図４は、セレクタ制御回路２０２の内部構成を示すブロック図である。
セレクタ制御回路２０２は、ラッチ回路ＤＦ２ａ，ＤＦ２ｂ、アンドゲートＡＮＤ２，ＡＮＤ３から構成されている。
ラッチ回路ＤＦ２ａは、データラッチ信号ＤＬＳ１がクロック端子に入力され、一定電圧がＶｃｃがデータ端子に印加され、出力端子から切換制御信号ＳＴ１を出力する。
ラッチ回路ＤＦ２ｂは、データラッチ信号ＤＬＳ２がクロック端子に入力され、一定電圧がＶｃｃがデータ端子に印加され、出力端子から切換制御信号ＳＴ２を出力する。
【０１０４】
アンドゲートＡＮＤ２は、制御信号ＰＡと、ラッチ回路ＤＦ２ｂの反転出力端子から出力されたデータとの論理積をとり、その論理積がLowレベルのときにラッチ回路ＤＦ２ａをリセットさせる。
アンドゲートＡＮＤ３は、制御信号ＰＡと、ラッチ回路ＤＦ２ａの反転出力端子から出力されたデータとの論理積をとり、その論理積がLowレベルのときにラッチ回路ＤＦ２ｂをリセットさせる。
各ラッチ回路ＤＦ２ａ，ＤＦ２ｂは、制御信号ＰＡがLow レベルのときにリセットされる。
【０１０５】
［２−５］動作制御手段としての制御回路２０１は、基準信号ＰＲＥＦ、動作開始信号ＰＳＴＢ、制御信号ＰＡ、出力クロックＲＣＫに基づいて、デジタル制御発振装置２の動作タイミングを制御するための制御信号ＰＣを生成すると共に、各カウンタ・データラッチ回路４ａ，４ｂの動作タイミングを制御するためのカウント許可信号ＵＣＥ１，ＵＣＥ２、カウントクリア信号ＣＬＲ１，ＣＬＲ２、データラッチ信号ＤＬＳ１，ＤＬＳ２を生成する。
【０１０６】
制御回路２０１は、ユニットＵＮａ，ＵＮｂ、ラッチ回路ＤＦ８ａ，１２、オアゲートＯＲ１から構成されている。
各ユニットＵＮａ，ＵＮｂの内部構成は、第１実施形態のユニットＵＮと同じであり、ラッチ回路ＤＦ１ａ〜ＤＦ１ｄおよびアンドゲートＡＮＤ１を備えている。
ラッチ回路ＤＦ８ａは、基準信号ＰＲＥＦがクロック端子に入力され、反転出力端子がデータ端子に接続され、出力端子から出力するデータＱ１がカウント許可信号ＵＣＥ１になり、反転出力端子から出力するデータＱ１の反転値Ｑ１バーがカウント許可信号ＵＣＥ２（カウント許可信号ＵＣＥ１の反転値ＵＣＥ１バー）になる。
【０１０７】
ユニットＵＮａのラッチ回路ＤＦ１ａは、出力クロックＲＣＫがクロック端子に入力され、ラッチ回路ＤＦ８ａの反転出力端子から出力されたデータＱ１の反転値Ｑ１バー（カウント許可信号ＵＣＥ２）がデータ端子に入力される。
ユニットＵＮｂのラッチ回路ＤＦ１ａは、出力クロックＲＣＫがクロック端子に入力され、ラッチ回路ＤＦ８ａの出力端子から出力されたデータＱ１（カウント許可信号ＵＣＥ１）がデータ端子に入力される。
【０１０８】
ユニットＵＮａのラッチ回路ＤＦ１ｃは、出力クロックＲＣＫがクロック端子に入力され、ユニットＵＮａのラッチ回路ＤＦ１ｂの出力端子から出力されたデータがデータ端子に入力され、出力端子からデータラッチ信号ＤＬＳ１を出力する。
ユニットＵＮａのラッチ回路ＤＦ１ｄは、出力クロックＲＣＫがクロック端子に入力され、データラッチ信号ＤＬＳ１がデータ端子に入力され、出力端子からカウントクリア信号ＣＬＲ１を出力する。
【０１０９】
ユニットＵＮｂのラッチ回路ＤＦ１ｃは、出力クロックＲＣＫがクロック端子に入力され、ユニットＵＮｂのラッチ回路ＤＦ１ｂの出力端子から出力されたデータがデータ端子に入力され、出力端子からデータラッチ信号ＤＬＳ２を出力する。
ユニットＵＮｂのラッチ回路ＤＦ１ｄは、出力クロックＲＣＫがクロック端子に入力され、データラッチ信号ＤＬＳ２がデータ端子に入力され、出力端子からカウントクリア信号ＣＬＲ２を出力する。
【０１１０】
オアゲートＯＲ１は、カウントクリア信号ＣＬＲ１，ＣＬＲ２の論理和をとる。
ラッチ回路１２は、オアゲートＯＲ１の出力信号（カウントクリア信号ＣＬＲ１，ＣＬＲ２の論理和）がクロック端子に入力され、動作開始信号ＰＳＴＢがデータ端子に入力され、出力端子から制御信号ＰＣを出力する。
【０１１１】
［第２実施形態の作用・効果］
図５は、第２実施形態におけるカウンタ・データラッチ回路４ａ，４ｂ、制御回路２０１、セレクタ制御回路２０２、セレクタ２０３の動作を表すタイムチャートである。
【０１１２】
制御回路２０１は、制御信号ＰＡがHighレベルのときに、以下の動作を行う。
すなわち、ラッチ回路ＤＦ８ａは、基準信号ＰＲＥＦを２分周したパルス波形のカウント許可信号ＵＣＥ１を出力する（基準信号ＰＲＥＦの１周期おきにHighレベルのカウント許可信号ＵＣＥ１を出力する）と共に、カウント許可信号ＵＣＥ１の反転値ＵＣＥ１バーであるカウント許可信号ＵＣＥ２を出力する。
【０１１３】
そして、ユニットＵＮａは、カウント許可信号ＵＣＥ１が立ち下がってから（Lowレベルになってから）、出力クロックＲＣＫの１周期（１クロック）後に出力クロックＲＣＫの１周期分だけHighレベルのデータラッチ信号ＤＬＳ１を出力し、出力クロックＲＣＫの２周期後に出力クロックＲＣＫの１周期分だけHighレベルのカウントクリア信号ＣＬＲ１を出力する。
つまり、ユニットＵＮａは、第１実施形態のユニットＵＮの同じ動作を行う。
【０１１４】
一方、ユニットＵＮｂは、カウント許可信号ＵＣＥ２が立ち下がってから（Lowレベルになってから）、出力クロックＲＣＫの１周期後に出力クロックＲＣＫの１周期分だけHighレベルのデータラッチ信号ＤＬＳ２を出力し、出力クロックＲＣＫの２周期後に出力クロックＲＣＫの１周期分だけHighレベルのカウントクリア信号ＣＬＲ２を出力する。
【０１１５】
つまり、Highレベルのデータラッチ信号ＤＬＳ１が生成されてから、基準信号ＰＲＥＦの１周期分に相当する時間を経た後に、Highレベルのデータラッチ信号ＤＬＳ２が生成される。
また、Highレベルのカウントクリア信号ＣＬＲ１が生成されてから、基準信号ＰＲＥＦの１周期分に相当する時間を経た後に、Highレベルのカウントクリア信号ＣＬＲ２が生成される。
【０１１６】
そして、ラッチ回路１２は、Highレベルの動作開始信号ＰＳＴＢが入力されると、Highレベルのカウントクリア信号ＣＬＲ１，ＣＬＲ２が出力されるタイミング（カウントクリア信号ＣＬＲ１，ＣＬＲ２のいずれか一方が立ち上がるタイミング）で動作開始信号ＰＳＴＢをラッチし、その動作開始信号ＰＳＴＢをHighレベルの制御信号ＰＣとして出力する。
尚、図５に示す例では、カウントクリア信号ＣＬＲ１が立ち上がるタイミングで動作開始信号ＰＳＴＢがラッチされた場合を示している。
【０１１７】
カウンタ・データラッチ回路４ａは、制御回路２０１から出力された動作制御用の各信号（カウント許可信号ＵＣＥ１、カウントクリア信号ＣＬＲ１、データラッチ信号ＤＬＳ１）に応じて、基準信号ＰＲＥＦの２周期を１単位とし、以下のように、第１実施形態のカウンタ・データラッチ回路４と同様の動作を繰り返す。
【０１１８】
まず、カウンタ・データラッチ回路４ａ内の１３ビットカウンタ１４（図示略）は、基準信号ＰＲＥＦの１周期目（図５に示す(1)(3)）にて、カウント許可信号ＵＣＥ１が立ち上がっている基準信号ＰＲＥＦの１周期分の時間内に、リングオシレータ２２から出力された出力クロックＲＣＫをカウント（計時）する。
【０１１９】
次に、カウンタ・データラッチ回路４ａ内のデータラッチ回路１８（図示略）は、基準信号ＰＲＥＦの２周期目にて、カウント許可信号ＵＣＥ１が立ち下がってから出力クロックＲＣＫの１周期後に立ち上がるデータラッチ信号ＤＬＳ１に従い、データラッチ信号ＤＬＳ１が立ち上がるタイミングで、前記カウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２：ＤＴ１〜ＤＴ１２またはＤＴ２〜ＤＴ１３）をラッチ（確定）する。
そして、カウンタ・データラッチ回路４ａ内のデータラッチ回路１８は、ラッチしたデジタルデータＤＬ１〜ＤＬ１２を、周波数制御データＣＤ１〜ＣＤ１２（ａ）（図５に示す[1][3]）としてデジタル制御発振装置２へ出力する。
【０１２０】
続いて、カウンタ・データラッチ回路４ａ内の１３ビットカウンタ１４は、基準信号ＰＲＥＦの２周期目にて、カウント許可信号ＵＣＥ１が立ち下がってから出力クロックＲＣＫの２周期後に立ち上がるカウントクリア信号ＣＬＲ１に従い、カウントクリア信号ＣＬＲ１が立ち上がるタイミングで、前記カウント値を表す１３ビットのデジタルデータＤＴ１〜ＤＴ１３をクリアする。
【０１２１】
一方、カウンタ・データラッチ回路４ｂは、制御回路２０１から出力された動作制御用の各信号（カウント許可信号ＵＣＥ２、カウントクリア信号ＣＬＲ２、データラッチ信号ＤＬＳ２）に応じて、基準信号ＰＲＥＦの２周期を１単位とし、以下の動作を繰り返す。
【０１２２】
まず、カウンタ・データラッチ回路４ｂ内の１３ビットカウンタ１４（図示略）は、基準信号ＰＲＥＦの１周期目（図５に示す(2)(4)）にて、カウント許可信号ＵＣＥ２が立ち上がっている基準信号ＰＲＥＦの１周期分の時間内に、リングオシレータ２２から出力された出力クロックＲＣＫをカウント（計時）する。
【０１２３】
次に、カウンタ・データラッチ回路４ｂ内のデータラッチ回路１８（図示略）は、基準信号ＰＲＥＦの２周期目にて、カウント許可信号ＵＣＥ２が立ち下がってから出力クロックＲＣＫの１周期後に立ち上がるデータラッチ信号ＤＬＳ２に従い、データラッチ信号ＤＬＳ２が立ち上がるタイミングで、前記カウント値を表すデジタルデータ（ＤＬ１〜ＤＬ１２：ＤＴ１〜ＤＴ１２またはＤＴ２〜ＤＴ１３）をラッチ（確定）する。
そして、カウンタ・データラッチ回路４ｂ内のデータラッチ回路１８は、ラッチしたデジタルデータＤＬ１〜ＤＬ１２を、周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図５に示す[2][4]）としてデジタル制御発振装置２へ出力する。
【０１２４】
続いて、カウンタ・データラッチ回路４ａ内の１３ビットカウンタ１４は、基準信号ＰＲＥＦの２周期目にて、カウント許可信号ＵＣＥ２が立ち下がってから出力クロックＲＣＫの２周期後に立ち上がるカウントクリア信号ＣＬＲ２に従い、カウントクリア信号ＣＬＲ２が立ち上がるタイミングで、前記カウント値を表す１３ビットのデジタルデータＤＴ１〜ＤＴ１３をクリアする。
【０１２５】
セレクタ制御回路２０２は、制御信号ＰＡがHighレベルのときに、データラッチ信号ＤＬＳ１が立ち上がるタイミングでHighレベルの切換制御信号ＳＴ１を出力すると共にLowレベルの切換制御信号ＳＴ２を出力し、データラッチ信号ＤＬＳ２が立ち上がるタイミングでLowレベルの切換制御信号ＳＴ１を出力すると共にHighレベルの切換制御信号ＳＴ２を出力する。
つまり、各切換制御信号ＳＴ１，ＳＴ２は論理反転の関係にある。
【０１２６】
セレクタ２０３は、Highレベルの切換制御信号ＳＴ１，ＳＴ２に従い、各カウンタ・データラッチ回路４ａ，４ｂから出力された周波数制御データＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ）を選択し、その選択した周波数制御データを周波数制御データＣＤ１〜ＣＤ１２（ｃ）としてデジタル制御発振装置２へ出力する。
すなわち、切換制御信号ＳＴ１がHighレベルのときには、カウンタ・データラッチ回路４ａから出力された周波数制御データＣＤ１〜ＣＤ１２（ａ）が周波数制御データＣＤ１〜ＣＤ１２（ｃ）として出力される。
また、切換制御信号ＳＴ２がHighレベルのときには、カウンタ・データラッチ回路４ｂから出力された周波数制御データＣＤ１〜ＣＤ１２（ｂ）が周波数制御データＣＤ１〜ＣＤ１２（ｃ）として出力される。
【０１２７】
このように、第２実施形態では、各カウンタ・データラッチ回路４ａ，４ｂにてそれぞれ、基準信号ＰＲＥＦの１周期分の時間内に生成された出力クロックＲＣＫをカウント（計時）し、そのカウント値を表すデジタルデータＤＬ１〜ＤＬ１２をラッチ（確定）し、そのデジタルデータＤＬ１〜ＤＬ１２をクリアする、という動作を基準信号ＰＲＥＦの２周期毎に繰り返す。
その結果、基準信号ＰＲＥＦの２周期毎に、各カウンタ・データラッチ回路４ａ，４ｂからそれぞれ周波数制御データＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ）が新たに生成される。
【０１２８】
ここで、各カウンタ・データラッチ回路４ａ，４ｂのカウント動作のタイミングを制御する各カウント許可信号ＵＣＥ１，ＵＣＥ２は、論理反転の関係にあり、基準信号ＰＲＥＦの１周期分だけずれて立ち上がる。
また、各カウンタ・データラッチ回路４ａ，４ｂのラッチ動作のタイミングを制御する各データラッチ信号ＤＬＳ１，ＤＬＳ２は、基準信号ＰＲＥＦの１周期分に相当する時間だけずれて立ち上がる。
また、各カウンタ・データラッチ回路４ａ，４ｂのクリア動作のタイミングを制御する各カウントクリア信号ＣＬＲ１，ＣＬＲ２も、基準信号ＰＲＥＦの１周期分に相当する時間だけずれて立ち上がる。
【０１２９】
そのため、カウンタ・データラッチ回路４ａが新たな周波数制御データＣＤ１〜ＣＤ１２（ａ）を生成してから、基準信号ＰＲＥＦの１周期分に相当する時間を経た後に、カウンタ・データラッチ回路４ｂが新たな周波数制御データＣＤ１〜ＣＤ１２（ｂ）を生成する。つまり、各周波数制御データＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ）は、基準信号ＰＲＥＦの１周期毎に交互に生成される。
そして、各カウンタ・データラッチ回路４ａ，４ｂにて新たな周波数制御データが生成される度に、その新たに生成された周波数制御データがセレクタ２０３にて選択され、新たに生成された周波数制御データＣＤ１〜ＣＤ１２（ｃ）としてデジタル制御発振装置２へ出力される。
【０１３０】
この新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｃ）は、基準信号ＰＲＥＦの前回の１周期の間（１周期前）に生成された周波数制御データＣＤ１〜ＣＤ１２（ｃ）を補正したものといえる。
すなわち、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ａ）（図５に示す[3]）は、基準信号ＰＲＥＦの前回の２周期の間（２周期前）に生成された周波数制御データＣＤ１〜ＣＤ１２（ａ）（図５に示す[1]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図５に示す[4]）は、基準信号ＰＲＥＦの１周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図５に示す[2]）を補正したものといえる。
【０１３１】
そして、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図５に示す[2]）は、基準信号ＰＲＥＦの１周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ａ）（図５に示す[1]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ａ）（図５に示す[3]）は、基準信号ＰＲＥＦの１周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図５に示す[2]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図５に示す[4]）は、基準信号ＰＲＥＦの１周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ａ）（図５に示す[3]）を補正したものといえる。
【０１３２】
すなわち、第２実施形態では、基準信号ＰＲＥＦの１周期毎に周波数制御データＣＤ１〜ＣＤ１２（ｃ）の補正を繰り返すことにより、基準信号ＰＲＥＦの周波数を多相クロックＲ１〜Ｒ１６の総数倍に逓倍した出力信号ＰＯＵＴを発生させているわけである。
【０１３３】
そのため、第２実施形態において、出力クロックＲＣＫをカウントしてから、そのカウント値が周波数制御データＣＤ１〜ＣＤ１２（ｃ）に反映され、新たな周波数制御データＣＤ１〜ＣＤ１２（ｃ）が生成されるまでに要する時間である補正遅延時間ｔは、図５のタイムチャートに示すように、基準信号ＰＲＥＦの１周期分の時間になる。
【０１３４】
以上のように、第２実施形態では、基準信号ＰＲＥＦの１周期おきに出力されると共に論理反転の関係にある２つのカウント許可信号ＵＣＥ１，ＵＣＥ２を補正対象とし、同一構成の２つのカウンタ・データラッチ回路４ａ，４ｂを基準信号ＰＲＥＦの１周期分ずつずらして動作させているため、補正遅延時間ｔを基準信号ＰＲＥＦの１周期分という短い時間にすることができる。
従って、第２実施形態によれば、第１実施形態に比べて補正遅延時間ｔが短くなるため、第１実施形態よりも更に高精度な周波数逓倍装置２００を実現できる。
【０１３５】
＜第３実施形態＞
図６は、第３実施形態の周波数逓倍装置３００の構成を示すブロック図である。
第３実施形態の周波数逓倍装置３００において、第２実施形態の周波数逓倍装置２００と異なるのは以下の点だけである。
【０１３６】
［３−１］周波数逓倍装置３００は、デジタル制御発振装置２、カウンタ・データラッチ回路４ａ，４ｂ、セレクタ制御回路２０２、セレクタ２０３、制御回路３０１から構成されている。
【０１３７】
［３−２］動作制御手段としての制御回路３０１は、ユニットＵＮａ，ＵＮｂ、ラッチ回路ＤＦ８ａ，ＤＦ３，１２、オアゲートＯＲ１、インバータＩＮＶから構成されている。つまり、第３実施形態の制御回路３０１において、第２実施形態の制御回路２０１と異なるのは、インバータＩＮＶおよびラッチ回路ＤＦ３を備えている点だけである。
【０１３８】
ラッチ回路ＤＦ３は、インバータＩＮＶを介して論理反転された基準信号ＰＲＥＦの反転値ＰＲＥＦバーがクロック端子に入力され、反転出力端子がデータ端子に接続され、出力端子から出力するデータＱ２がカウント許可信号ＵＣＥ２になる。そして、ラッチ回路ＤＦ３は、制御信号ＰＡがLowレベルのときにリセットされる。
ユニットＵＮｂのラッチ回路ＤＦ１ａは、出力クロックＲＣＫがクロック端子に入力され、ラッチ回路ＤＦ３の反転出力端子から出力されたデータＱ２の反転値Ｑ２バー（カウント許可信号ＵＣＥ２の反転値ＵＣＥ２バー）がデータ端子に入力される。
【０１３９】
［第３実施形態の作用・効果］
図７は、第３実施形態におけるカウンタ・データラッチ回路４ａ，４ｂ、制御回路３０１、セレクタ制御回路２０２、セレクタ２０３の動作を表すタイムチャートである。
【０１４０】
制御回路３０１は、制御信号ＰＡがHighレベルのときに、以下の動作を行う。
すなわち、ラッチ回路ＤＦ８ａは、基準信号ＰＲＥＦを２分周したパルス波形のカウント許可信号ＵＣＥ１を出力する（基準信号ＰＲＥＦの１周期おきにHighレベルのカウント許可信号ＵＣＥ１を出力する）。
また、ラッチ回路ＤＦ３は、基準信号ＰＲＥＦを２分周したパルス波形のカウント許可信号ＵＣＥ２を出力する（基準信号ＰＲＥＦの１周期おきにHighレベルのカウント許可信号ＵＣＥ２を出力する）。
【０１４１】
そして、ユニットＵＮａは、第２実施形態のユニットＵＮａと同様に、カウント許可信号ＵＣＥ１が立ち下がってから、データラッチ信号ＤＬＳ１およびカウントクリア信号ＣＬＲ１を出力する。
また、ユニットＵＮｂは、第２実施形態のユニットＵＮｂと同様に、カウント許可信号ＵＣＥ２が立ち下がってから、データラッチ信号ＤＬＳ２およびカウントクリア信号ＣＬＲ２を出力する。
また、ラッチ回路１２は、第２実施形態のラッチ回路１２と同様に、動作開始信号ＰＳＴＢおよびカウントクリア信号ＣＬＲ１，ＣＬＲ２に従って制御信号ＰＣを出力する。
【０１４２】
ここで、各カウント許可信号ＵＣＥ１，ＵＣＥ２は、基準信号ＰＲＥＦの半周期（０．５周期）分だけずれて立ち上がる。
そのため、Highレベルのデータラッチ信号ＤＬＳ１が生成されてから、基準信号ＰＲＥＦの半周期分に相当する時間を経た後に、Highレベルのデータラッチ信号ＤＬＳ２が生成される。また、Highレベルのカウントクリア信号ＣＬＲ１が生成されてから、基準信号ＰＲＥＦの半周期分に相当する時間を経た後に、Highレベルのカウントクリア信号ＣＬＲ２が生成される。
【０１４３】
カウンタ・データラッチ回路４ａは、制御回路３０１から出力された動作制御用の各信号（カウント許可信号ＵＣＥ１、カウントクリア信号ＣＬＲ１、データラッチ信号ＤＬＳ１）に応じて、基準信号ＰＲＥＦの２周期を１単位とし、第２実施形態のカウンタ・データラッチ回路４ａと同様の動作を繰り返す。
また、カウンタ・データラッチ回路４ｂは、制御回路３０１から出力された動作制御用の各信号（カウント許可信号ＵＣＥ２、カウントクリア信号ＣＬＲ２、データラッチ信号ＤＬＳ２）に応じて、基準信号ＰＲＥＦの２周期を１単位とし、第２実施形態のカウンタ・データラッチ回路４ｂと同様の動作を繰り返す。
【０１４４】
セレクタ制御回路２０２は、第２実施形態のセレクタ制御回路２０２と同様に、制御信号ＰＡがHighレベルのときに、データラッチ信号ＤＬＳ１，ＤＬＳ２に従い、論理反転の関係にある切換制御信号ＳＴ１，ＳＴ２を出力する。
また、セレクタ２０３は、第２実施形態のセレクタ２０３と同様に、Highレベルの切換制御信号ＳＴ１，ＳＴ２に従い、各カウンタ・データラッチ回路４ａ，４ｂから出力された周波数制御データＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ）を選択し、その選択した周波数制御データを周波数制御データＣＤ１〜ＣＤ１２（ｃ）としてデジタル制御発振装置２へ出力する。
【０１４５】
このように、第３実施形態では、第２実施形態と同様に、各カウンタ・データラッチ回路４ａ，４ｂにてそれぞれ、基準信号ＰＲＥＦの１周期分の時間内に生成された出力クロックＲＣＫをカウント（計時）し、そのカウント値を表すデジタルデータＤＬ１〜ＤＬ１２をラッチ（確定）し、そのデジタルデータＤＬ１〜ＤＬ１２をクリアする、という動作を基準信号ＰＲＥＦの２周期毎に繰り返す。
その結果、基準信号ＰＲＥＦの２周期毎に、各カウンタ・データラッチ回路４ａ，４ｂからそれぞれ周波数制御データＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ）が新たに生成される。
【０１４６】
ここで、各カウンタ・データラッチ回路４ａ，４ｂのカウント動作のタイミングを制御する各カウント許可信号ＵＣＥ１，ＵＣＥ２は、基準信号ＰＲＥＦの半周期分だけずれて立ち上がる。
また、各カウンタ・データラッチ回路４ａ，４ｂのラッチ動作のタイミングを制御する各データラッチ信号ＤＬＳ１，ＤＬＳ２は、基準信号ＰＲＥＦの半周期分に相当する時間だけずれて立ち上がる。
また、各カウンタ・データラッチ回路４ａ，４ｂのクリア動作のタイミングを制御する各カウントクリア信号ＣＬＲ１，ＣＬＲ２も、基準信号ＰＲＥＦの半周期分に相当する時間だけずれて立ち上がる。
【０１４７】
そして、各信号ＤＬＳ１，ＤＬＳ２，ＣＬＲ１，ＣＬＲ２はそれぞれ、基準信号ＰＲＥＦの２周期分の時間毎に立ち上がる。つまり、Highレベルの各信号ＤＬＳ１，ＤＬＳ２，ＣＬＲ１，ＣＬＲ２が生成される周期は、基準信号ＰＲＥＦの２周期分の時間と同じである。
【０１４８】
そのため、カウンタ・データラッチ回路４ａが新たな周波数制御データＣＤ１〜ＣＤ１２（ａ）を生成してから、基準信号ＰＲＥＦの半周期分に相当する時間を経た後に、カウンタ・データラッチ回路４ｂが新たな周波数制御データＣＤ１〜ＣＤ１２（ｂ）を生成する。
そして、各カウンタ・データラッチ回路４ａ，４ｂにて新たな周波数制御データが生成される度に、その新たに生成された周波数制御データがセレクタ２０３にて選択され、新たに生成された周波数制御データＣＤ１〜ＣＤ１２（ｃ）としてデジタル制御発振装置２へ出力される。
【０１４９】
この新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｃ）は、基準信号ＰＲＥＦの前回の半周期または１．５周期の間（半周期前または１．５周期前）に生成された周波数制御データＣＤ１〜ＣＤ１２（ｃ）を補正したものといえる。
すなわち、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ａ）（図７に示す[3]）は、基準信号ＰＲＥＦの前回の２周期の間（２周期前）に生成された周波数制御データＣＤ１〜ＣＤ１２（ａ）（図７に示す[1]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図７に示す[4]）は、基準信号ＰＲＥＦの１周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図７に示す[2]）を補正したものといえる。
【０１５０】
そして、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図７に示す[2]）は、基準信号ＰＲＥＦの半周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ａ）（図７に示す[1]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ａ）（図７に示す[3]）は、基準信号ＰＲＥＦの１．５周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図５に示す[2]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図７に示す[4]）は、基準信号ＰＲＥＦの半周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ａ）（図７に示す[3]）を補正したものといえる。
【０１５１】
すなわち、第３実施形態では、基準信号ＰＲＥＦの半周期毎または１．５周期毎に周波数制御データＣＤ１〜ＣＤ１２（ｃ）の補正を繰り返すことにより、基準信号ＰＲＥＦの周波数を多相クロックＲ１〜Ｒ１６の総数倍に逓倍した出力信号ＰＯＵＴを発生させているわけである。
【０１５２】
そのため、第２実施形態において、出力クロックＲＣＫをカウントしてから、そのカウント値が周波数制御データＣＤ１〜ＣＤ１２（ｃ）に反映され、新たな周波数制御データＣＤ１〜ＣＤ１２（ｃ）が生成されるまでに要する時間である補正遅延時間ｔは、図７のタイムチャートに示すように、基準信号ＰＲＥＦの半周期分または１．５周期分の時間になる。
【０１５３】
以上のように、第３実施形態では、基準信号ＰＲＥＦの１周期おきに出力されると共に基準信号ＰＲＥＦの半周期分だけずれた２つのカウント許可信号ＵＣＥ１，ＵＣＥ２を補正対象とし、同一構成の２つのカウンタ・データラッチ回路４ａ，４ｂを用い、カウンタ・データラッチ回路４ａに対してカウンタ・データラッチ回路４ｂを基準信号ＰＲＥＦの半周期分だけずらして動作させているため、補正遅延時間ｔを基準信号ＰＲＥＦの半周期分または１．５周期分という短い時間にすることができる。
従って、第３実施形態によれば、第１実施形態に比べて補正遅延時間ｔが短くなるため、第１実施形態よりも更に高精度な周波数逓倍装置３００を実現できる。
【０１５４】
＜第４実施形態＞
図８は、第４実施形態の周波数逓倍装置４００の構成を示すブロック図である。
第４実施形態の周波数逓倍装置４００において、第３実施形態の周波数逓倍装置３００と異なるのは以下の点だけである。
【０１５５】
［４−１］周波数逓倍装置４００は、デジタル制御発振装置２、カウンタ・データラッチ回路４ａ〜４ｄ、セレクタ制御回路２０２ａ，２０２ｂ、制御回路４０１、セレクタ４０２から構成されている。
【０１５６】
［４−２］各カウンタ・データラッチ回路４ａ〜４ｄは同一構成であり、１３ビットカウンタ１４、シフト回路１６、データラッチ回路１８を備えている（図８では図示略）。
カウンタ・データラッチ回路４ａは、逓倍数切換信号ＤＶ１、カウント許可信号ＵＣＥ１、カウントクリア信号ＣＬＲ１、データラッチ信号ＤＬＳ１に従い、デジタル制御発振装置２内のリングオシレータ２２から出力された多相クロックＲ１〜Ｒ１６の内の所定のクロック信号（例えば、Ｒ１３）である出力クロックＲＣＫを用いて、基準信号ＰＲＥＦの１周期を符号化し、その値に応じた周波数制御データＣＤ１〜ＣＤ１２（ａ）をセレクタ４０２へ出力する。
カウンタ・データラッチ回路４ｂは、逓倍数切換信号ＤＶ１、カウント許可信号ＵＣＥ２、カウントクリア信号ＣＬＲ２、データラッチ信号ＤＬＳ２に従い、出力クロックＲＣＫを用いて、基準信号ＰＲＥＦの１周期を符号化し、その値に応じた周波数制御データＣＤ１〜ＣＤ１２（ｂ）をセレクタ４０２へ出力する。
【０１５７】
カウンタ・データラッチ回路４ｃは、逓倍数切換信号ＤＶ１、カウント許可信号ＵＣＥ３、カウントクリア信号ＣＬＲ３、データラッチ信号ＤＬＳ３に従い、出力クロックＲＣＫを用いて、基準信号ＰＲＥＦの１周期を符号化し、その値に応じた周波数制御データＣＤ１〜ＣＤ１２（ｄ）をセレクタ４０２へ出力する。
カウンタ・データラッチ回路４ｄは、逓倍数切換信号ＤＶ１、カウント許可信号ＵＣＥ４、カウントクリア信号ＣＬＲ４、データラッチ信号ＤＬＳ４に従い、出力クロックＲＣＫを用いて、基準信号ＰＲＥＦの１周期を符号化し、その値に応じた周波数制御データＣＤ１〜ＣＤ１２（ｅ）をセレクタ４０２へ出力する。
【０１５８】
［４−３］セレクタ４０２は、切換制御信号ＳＴ１ａ，ＳＴ２ａ，ＳＴ１ｂ，ＳＴ２ｂに従い、各カウンタ・データラッチ回路４ａ〜４ｄから出力された各周波数制御データＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ），ＣＤ１〜ＣＤ１２（ｄ），ＣＤ１〜ＣＤ１２（ｅ）のいずれか１つを選択し、その選択した周波数制御データを周波数制御データＣＤ１〜ＣＤ１２（ｆ）としてデジタル制御発振装置２へ出力する。
デジタル制御発振装置２は、制御信号ＰＣに従い、リングオシレータ２２から出力される多相クロックＲ１〜Ｒ１６の位相差時間Ｔｇを単位として、セレクタ４０２から出力された１２ビットの周波数制御データＣＤ１〜ＣＤ１２（ｆ）に対応した周波数の発振信号を生成し、その発振信号を出力信号ＰＯＵＴとして外部へ出力する。
【０１５９】
［４−４］セレクタ制御回路２０２ａは、制御信号ＰＡおよびデータラッチ信号ＤＬＳ１，ＤＬＳ２に基づいて、セレクタ４０２の動作タイミングを制御するための切換制御信号ＳＴ１ａ，ＳＴ２ａを生成する。
セレクタ制御回路２０２ｂは、制御信号ＰＡおよびデータラッチ信号ＤＬＳ３，ＤＬＳ４に基づいて、セレクタ４０２の動作タイミングを制御するための切換制御信号ＳＴ１ｂ，ＳＴ２ｂを生成する。
【０１６０】
［４−５］動作制御手段としての制御回路４０１は、基準信号ＰＲＥＦ、動作開始信号ＰＳＴＢ、制御信号ＰＡ、出力クロックＲＣＫに基づいて、デジタル制御発振装置２の動作タイミングを制御するための制御信号ＰＣを生成すると共に、各カウンタ・データラッチ回路４ａ〜４ｄの動作タイミングを制御するためのカウント許可信号ＵＣＥ１〜ＵＣＥ４、カウントクリア信号ＣＬＲ１〜ＣＬＲ４、データラッチ信号ＤＬＳ１〜ＤＬＳ４を生成する。
【０１６１】
制御回路４０１は、ユニット４０３，４０４、ラッチ回路１２、オアゲートＯＲ２、インバータＩＮＶから構成されている。
ユニット４０３は、基準信号ＰＲＥＦ、動作開始信号ＰＳＴＢ、制御信号ＰＡ、出力クロックＲＣＫに基づいて、各カウンタ・データラッチ回路４ａ，４ｂの動作タイミングを制御するためのカウント許可信号ＵＣＥ１，ＵＣＥ２、カウントクリア信号ＣＬＲ１，ＣＬＲ２、データラッチ信号ＤＬＳ１，ＤＬＳ２を生成する。
ユニット４０４は、インバータＩＮＶを介して論理反転された基準信号ＰＲＥＦの反転値ＰＲＥＦバー、動作開始信号ＰＳＴＢ、制御信号ＰＡ、出力クロックＲＣＫに基づいて、各カウンタ・データラッチ回路４ｃ，４ｄの動作タイミングを制御するためのカウント許可信号ＵＣＥ３，ＵＣＥ４、カウントクリア信号ＣＬＲ３，ＣＬＲ４、データラッチ信号ＤＬＳ３，ＤＬＳ４を生成する。
【０１６２】
オアゲートＯＲ２は、カウントクリア信号ＣＬＲ１〜ＣＬＲ４の論理和をとる。
ラッチ回路１２は、オアゲートＯＲ２の出力信号（カウントクリア信号ＣＬＲ１〜ＣＬＲ４の論理和）がクロック端子に入力され、動作開始信号ＰＳＴＢがデータ端子に入力され、出力端子から制御信号ＰＣを出力する。
【０１６３】
図９は、ユニット４０３，４０４の内部構成を示すブロック図である。
各ユニット４０３，４０４は同一構成であり、ユニットＵＮａ，ＵＮｂ、ラッチ回路ＤＦ８ａから構成されている。
つまり、ユニット４０３において、第２実施形態の制御回路２０１と異なるのは、ラッチ回路１２およびオアゲートＯＲ１が省かれている点だけである。
また、ユニット４０４において、ユニット４０３と異なるのは、［ア］基準信号ＰＲＥＦの反転値ＰＲＥＦバーがラッチ回路ＤＦ８ａのクロック端子に入力されていることと、［イ］各信号ＵＣＥ１，ＵＣＥ２，ＣＬＲ１，ＣＬＲ２，ＤＬＳ１，ＤＬＳ２がそれぞれ各信号ＵＣＥ３，ＵＣＥ４，ＣＬＲ３，ＣＬＲ４，ＤＬＳ３，ＤＬＳ４に置き換えられていることだけである。
【０１６４】
［第４実施形態の作用・効果］
図１０は、第４実施形態におけるカウンタ・データラッチ回路４ａ〜４ｄ、制御回路４０１、セレクタ制御回路２０２ａ，２０２ｂ、セレクタ４０２の動作を表すタイムチャートである。
尚、図１０では、各信号ＵＣＥ１〜ＵＣＥ４、ＤＬＳ１〜ＤＬＳ４、ＣＬＲ１〜ＣＬＲ４の図示を省略してある。
【０１６５】
制御回路４０１は、制御信号ＰＡがHighレベルのときに、以下の動作を行う。
すなわち、ユニット４０３内のラッチ回路ＤＦ８ａは、第２実施形態のラッチ回路ＤＦ８ａと同様に、基準信号ＰＲＥＦを２分周したパルス波形のカウント許可信号ＵＣＥ１を出力する（基準信号ＰＲＥＦの１周期おきにHighレベルのカウント許可信号ＵＣＥ１を出力する）と共に、カウント許可信号ＵＣＥ１の反転値ＵＣＥ１バーであるカウント許可信号ＵＣＥ２を出力する。
また、ユニット４０４内のラッチ回路ＤＦ８ａは、基準信号ＰＲＥＦを２分周したパルス波形のカウント許可信号ＵＣＥ３を出力する（基準信号ＰＲＥＦの１周期おきにHighレベルのカウント許可信号ＵＣＥ３を出力する）と共に、カウント許可信号ＵＣＥ３の反転値ＵＣＥ３バーであるカウント許可信号ＵＣＥ４を出力する。
【０１６６】
そして、ユニット４０３は、第２実施形態の制御回路２０１と同じタイミングで、カウント許可信号ＵＣＥ１，ＵＣＥ２、データラッチ信号ＤＬＳ１，ＤＬＳ２、カウントクリア信号ＣＬＲ１，ＵＣＥ２を出力する。
カウンタ・データラッチ回路４ａは、ユニット４０３から出力された動作制御用の各信号（カウント許可信号ＵＣＥ１、カウントクリア信号ＣＬＲ１、データラッチ信号ＤＬＳ１）に応じて、基準信号ＰＲＥＦの２周期を１単位とし、第２実施形態のカウンタ・データラッチ回路４ａと同様の動作を繰り返す。
また、カウンタ・データラッチ回路４ｂは、ユニット４０３から出力された動作制御用の各信号（カウント許可信号ＵＣＥ２、カウントクリア信号ＣＬＲ２、データラッチ信号ＤＬＳ２）に応じて、基準信号ＰＲＥＦの２周期を１単位とし、第２実施形態のカウンタ・データラッチ回路４ｂと同様の動作を繰り返す。
【０１６７】
一方、ユニット４０４は、カウント許可信号ＵＣＥ３，ＵＣＥ４、データラッチ信号ＤＬＳ３，ＤＬＳ４、カウントクリア信号ＣＬＲ３，ＣＬＲ４を出力する。
ここで、各カウント許可信号ＵＣＥ１，ＵＣＥ３は、基準信号ＰＲＥＦの半周期分だけずれて立ち上がる。
そのため、Highレベルのデータラッチ信号ＤＬＳ１が生成されてから、基準信号ＰＲＥＦの半周期分に相当する時間を経た後に、Highレベルのデータラッチ信号ＤＬＳ３が生成される。また、Highレベルのカウントクリア信号ＣＬＲ１が生成されてから、基準信号ＰＲＥＦの半周期分に相当する時間を経た後に、Highレベルのカウントクリア信号ＣＬＲ３が生成される。
【０１６８】
また、各カウント許可信号ＵＣＥ２，ＵＣＥ４は、基準信号ＰＲＥＦの半周期分だけずれて立ち上がる。
そのため、Highレベルのデータラッチ信号ＤＬＳ２が生成されてから、基準信号ＰＲＥＦの半周期分に相当する時間を経た後に、Highレベルのデータラッチ信号ＤＬＳ４が生成される。また、Highレベルのカウントクリア信号ＣＬＲ２が生成されてから、基準信号ＰＲＥＦの半周期分に相当する時間を経た後に、Highレベルのカウントクリア信号ＣＬＲ４が生成される。
【０１６９】
カウンタ・データラッチ回路４ｃは、ユニット４０４から出力された動作制御用の各信号（カウント許可信号ＵＣＥ３、カウントクリア信号ＣＬＲ３、データラッチ信号ＤＬＳ３）に応じて、基準信号ＰＲＥＦの２周期を１単位とし、カウンタ・データラッチ回路４ａにおける各信号ＵＣＥ１，ＣＬＲ１，ＤＬＳ１を各信号ＵＣＥ３，ＣＬＲ３，ＤＬＳ３に置き換えた状態で同様の動作を繰り返す。
また、カウンタ・データラッチ回路４ｄは、ユニット４０４から出力された動作制御用の各信号（カウント許可信号ＵＣＥ４、カウントクリア信号ＣＬＲ４、データラッチ信号ＤＬＳ４）に応じて、基準信号ＰＲＥＦの２周期を１単位とし、カウンタ・データラッチ回路４ｂにおける各信号ＵＣＥ２，ＣＬＲ２，ＤＬＳ２を各信号ＵＣＥ４，ＣＬＲ４，ＤＬＳ４に置き換えた状態で同様の動作を繰り返す。
【０１７０】
セレクタ２０３は、Highレベルの切換制御信号ＳＴ１ａ，ＳＴ２ａ，ＳＴ１ｂ，ＳＴ２ｂに従い、各カウンタ・データラッチ回路４ａ〜４ｄから出力された周波数制御データＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ），ＣＤ１〜ＣＤ１２（ｄ），ＣＤ１〜ＣＤ１２（ｅ）からいずれか１つを選択し、その選択した周波数制御データを周波数制御データＣＤ１〜ＣＤ１２（ｆ）としてデジタル制御発振装置２へ出力する。
【０１７１】
このように、第４実施形態では、第２実施形態と同様に、各カウンタ・データラッチ回路４ａ，４ｂにてそれぞれ、基準信号ＰＲＥＦの１周期分の時間内に生成された出力クロックＲＣＫをカウント（計時）し、そのカウント値を表すデジタルデータＤＬ１〜ＤＬ１２をラッチ（確定）し、そのデジタルデータＤＬ１〜ＤＬ１２をクリアする、という動作を基準信号ＰＲＥＦの２周期毎に繰り返す。
その結果、基準信号ＰＲＥＦの２周期毎に、各カウンタ・データラッチ回路４ａ，４ｂからそれぞれ周波数制御データＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ）が新たに生成される。
【０１７２】
また、第４実施形態では、各カウンタ・データラッチ回路４ｃ，４ｄにてそれぞれ、基準信号ＰＲＥＦの１周期分の時間内に生成された出力クロックＲＣＫをカウント（計時）し、そのカウント値を表すデジタルデータＤＬ１〜ＤＬ１２をラッチ（確定）し、そのデジタルデータＤＬ１〜ＤＬ１２をクリアする、という動作を基準信号ＰＲＥＦの２周期毎に繰り返す。
その結果、基準信号ＰＲＥＦの２周期毎に、各カウンタ・データラッチ回路４ｃ，４ｄからそれぞれ周波数制御データＣＤ１〜ＣＤ１２（ｄ），ＣＤ１〜ＣＤ１２（ｅ）が新たに生成される。
【０１７３】
ここで、各カウンタ・データラッチ回路４ａ，４ｂのカウント動作のタイミングを制御する各カウント許可信号ＵＣＥ１，ＵＣＥ２は、論理反転の関係にあり、基準信号ＰＲＥＦの１周期分だけずれて立ち上がる。
また、各カウンタ・データラッチ回路４ａ，４ｂのラッチ動作のタイミングを制御する各データラッチ信号ＤＬＳ１，ＤＬＳ２は、基準信号ＰＲＥＦの１周期分に相当する時間だけずれて立ち上がる。
また、各カウンタ・データラッチ回路４ａ，４ｂのクリア動作のタイミングを制御する各カウントクリア信号ＣＬＲ１，ＣＬＲ２も、基準信号ＰＲＥＦの１周期分に相当する時間だけずれて立ち上がる。
【０１７４】
一方、各カウンタ・データラッチ回路４ｃ，４ｄのカウント動作のタイミングを制御する各カウント許可信号ＵＣＥ３，ＵＣＥ４も、論理反転の関係にあり、基準信号ＰＲＥＦの１周期分だけずれて立ち上がる。
また、各カウンタ・データラッチ回路４ｃ，４ｄのラッチ動作のタイミングを制御する各データラッチ信号ＤＬＳ３，ＤＬＳ４も、基準信号ＰＲＥＦの１周期分に相当する時間だけずれて立ち上がる。
また、各カウンタ・データラッチ回路４ｃ，４ｄのクリア動作のタイミングを制御する各カウントクリア信号ＣＬＲ３，ＣＬＲ４も、基準信号ＰＲＥＦの１周期分に相当する時間だけずれて立ち上がる。
【０１７５】
そして、各カウント許可信号ＵＣＥ１，ＵＣＥ３は、基準信号ＰＲＥＦの半周期分だけずれて立ち上がる。
また、各データラッチ信号ＤＬＳ１，ＤＬＳ３は、基準信号ＰＲＥＦの半周期分に相当する時間だけずれて立ち上がる。
また、各カウントクリア信号ＣＬＲ１，ＣＬＲ３は、基準信号ＰＲＥＦの半周期分に相当する時間だけずれて立ち上がる。
【０１７６】
そして、各信号ＤＬＳ１〜ＤＬＳ４，ＣＬＲ１〜ＣＬＲ４はそれぞれ、基準信号ＰＲＥＦの２周期分の時間毎に立ち上がる。つまり、Highレベルの各信号ＤＬＳ１〜ＤＬＳ４，ＣＬＲ１〜ＣＬＲ４が生成される周期は、基準信号ＰＲＥＦの２周期分の時間と同じである。
【０１７７】
そのため、カウンタ・データラッチ回路４ａが新たな周波数制御データＣＤ１〜ＣＤ１２（ａ）を生成してから、基準信号ＰＲＥＦの１周期分に相当する時間を経た後に、カウンタ・データラッチ回路４ｂが新たな周波数制御データＣＤ１〜ＣＤ１２（ｂ）を生成する。つまり、各周波数制御データＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ）は、基準信号ＰＲＥＦの１周期毎に交互に生成される。
【０１７８】
また、カウンタ・データラッチ回路４ｃが新たな周波数制御データＣＤ１〜ＣＤ１２（ｄ）を生成してから、基準信号ＰＲＥＦの１周期分に相当する時間を経た後に、カウンタ・データラッチ回路４ｄが新たな周波数制御データＣＤ１〜ＣＤ１２（ｅ）を生成する。つまり、各周波数制御データＣＤ１〜ＣＤ１２（ｄ），ＣＤ１〜ＣＤ１２（ｅ）は、基準信号ＰＲＥＦの１周期毎に交互に生成される。
【０１７９】
そして、各カウンタ・データラッチ回路４ａ〜４ｄにて新たな周波数制御データが生成される度に、その新たに生成された周波数制御データがセレクタ４０２にて選択され、新たに生成された周波数制御データＣＤ１〜ＣＤ１２（ｆ）としてデジタル制御発振装置２へ出力される。
【０１８０】
この新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｆ）は、基準信号ＰＲＥＦの前回の半周期の間（半周期前）に生成された周波数制御データＣＤ１〜ＣＤ１２（ｆ）を補正したものといえる。
すなわち、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ａ）（図１０に示す[5]）は、基準信号ＰＲＥＦの前回の２周期の間（２周期前）に生成された周波数制御データＣＤ１〜ＣＤ１２（ａ）（図１０に示す[1]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図１０に示す[7]）は、基準信号ＰＲＥＦの１周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図１０に示す[3]）を補正したものといえる。
【０１８１】
そして、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｄ）（図１０に示す[6]）は、基準信号ＰＲＥＦの前回の２周期の間（２周期前）に生成された周波数制御データＣＤ１〜ＣＤ１２（ｄ）（図１０に示す[2]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｅ）（図１０に示す[8]）は、基準信号ＰＲＥＦの１周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ｅ）（図１０に示す[4]）を補正したものといえる。
【０１８２】
そして、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｄ）（図１０に示す[2]）は、基準信号ＰＲＥＦの半周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ａ）（図１０に示す[1]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図１０に示す[3]）は、基準信号ＰＲＥＦの半周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ｄ）（図５に示す[2]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｅ）（図１０に示す[4]）は、基準信号ＰＲＥＦの半周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図１０に示す[3]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ａ）（図１０に示す[5]）は、基準信号ＰＲＥＦの半周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ｅ）（図１０に示す[4]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｄ）（図１０に示す[6]）は、基準信号ＰＲＥＦの半周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ａ）（図５に示す[5]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図１０に示す[7]）は、基準信号ＰＲＥＦの半周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ｄ）（図１０に示す[6]）を補正したものといえる。
また、新たに生成される周波数制御データＣＤ１〜ＣＤ１２（ｅ）（図１０に示す[8]）は、基準信号ＰＲＥＦの半周期前に生成された周波数制御データＣＤ１〜ＣＤ１２（ｂ）（図１０に示す[7]）を補正したものといえる。
【０１８３】
すなわち、第４実施形態では、基準信号ＰＲＥＦの半周期毎に周波数制御データＣＤ１〜ＣＤ１２（ｆ）の補正を繰り返すことにより、基準信号ＰＲＥＦの周波数を多相クロックＲ１〜Ｒ１６の総数倍に逓倍した出力信号ＰＯＵＴを発生させているわけである。
【０１８４】
そのため、第４実施形態において、出力クロックＲＣＫをカウントしてから、そのカウント値が周波数制御データＣＤ１〜ＣＤ１２（ｆ）に反映され、新たな周波数制御データＣＤ１〜ＣＤ１２（ｆ）が生成されるまでに要する時間である補正遅延時間ｔは、図１０のタイムチャートに示すように、基準信号ＰＲＥＦの半周期分の時間になる。
【０１８５】
以上のように、第４実施形態では、基準信号ＰＲＥＦの１周期おきに出力されると共に基準信号ＰＲＥＦの半周期分ずつずれた４つのカウント許可信号ＵＣＥ１〜ＵＣＥ４を補正対象としている。
そして、同一構成の４つのカウンタ・データラッチ回路４ａ〜４ｄを用い、各カウンタ・データラッチ回路４ａ，４ｂを基準信号ＰＲＥＦの１周期分だけずらして動作させ、各カウンタ・データラッチ回路４ｃ，４ｄを基準信号ＰＲＥＦの１周期分だけずらして動作させ、各カウンタ・データラッチ回路４ａ，４ｃを基準信号ＰＲＥＦの半周期分だけずらして動作させている。
そのため、第４実施形態によれば、補正遅延時間ｔを基準信号ＰＲＥＦの半周期分という短い時間にすることが可能になり、第１〜第３実施形態に比べて補正遅延時間ｔが短くなるため、第１〜第３実施形態よりも更に高精度な周波数逓倍装置４００を実現できる。
【０１８６】
＜別の実施形態＞
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【０１８７】
［１］上記各実施形態では、制御回路６，２０１，３０１，４０１からカウンタ・データラッチ回路４，４ａ〜４ｄへデータラッチ信号ＤＬＳが出力され、データラッチ信号ＤＬＳの立ち上がるタイミングでデジタルデータＤＬ１〜ＤＬ１２がカウンタ・データラッチ回路４，４ａ〜４ｄにてラッチされる。
【０１８８】
それに対して、特許文献１では、制御回路６からデジタル制御発振装置（デジタル制御発振回路）２へデータラッチ信号ＤＬＳが出力され、データラッチ信号ＤＬＳに同期したラッチタイミング信号ＤＬＣがデジタル制御発振装置２で生成されてカウンタ・データラッチ回路４へ出力され、ラッチタイミング信号ＤＬＣの立ち上がるタイミングでデジタルデータＤＬ１〜ＤＬ１２がカウンタ・データラッチ回路４にてラッチされる。
【０１８９】
データラッチ信号ＤＬＳとラッチタイミング信号ＤＬＣとは全く同じ信号であるにも関わらず、特許文献１においてラッチタイミング信号ＤＬＣを用いているのは、以下の理由による。
すなわち、データラッチ信号ＤＬＳと出力クロックＲＣＫとは非同期であるため、データラッチ信号ＤＬＳに従ってデジタルデータＤＬ１〜ＤＬ１２をラッチすると、何らかの要因で出力クロックＲＣＫの周期に誤差が生じた場合に、出力クロックＲＣＫと周波数制御データＣＤ１〜ＣＤ１２とが非同期になり、デジタル制御発振装置２が誤動作を起こすおそれがある。
【０１９０】
そこで、特許文献１では、データラッチ信号ＤＬＳと出力クロックＲＣＫとの同期をとった信号であるラッチタイミング信号ＤＬＣを生成し、そのラッチタイミング信号ＤＬＣに従ってデジタルデータＤＬ１〜ＤＬ１２をラッチすることにより、出力クロックＲＣＫの周期に誤差が生じた場合でも、出力クロックＲＣＫと周波数制御データＣＤ１〜ＣＤ１２とを確実に同期させ、デジタル制御発振装置２の誤動作を防止しているのである。
【０１９１】
しかし、特許文献１（図５、図１２、図１３、図１６、図１９参照）に示すように、ダウンカウンタ２６およびオアゲート４２を用いることにより、出力クロックＲＣＫと周波数制御データＣＤ１〜ＣＤ１２との同期がとられているため、出力クロックＲＣＫの周期に誤差が生じた場合でも、デジタル制御発振装置２が誤動作を起こすことは実用上まず無いといってよい。
そのため、上記各実施形態では、ラッチタイミング信号ＤＬＣを用いず、データラッチ信号ＤＬＳに従ってデジタルデータＤＬ１〜ＤＬ１２をラッチしているわけである。
【０１９２】
［２］上記各実施形態では、デジタル制御発振装置２内において多相クロックＲ１〜Ｒ１６を発生するための多相クロック発生源としてリングオシレータ２２を用いているため、デジタル制御発振装置２を小型化することができる。
しかし、多相クロックＲ１〜Ｒ１６を発生可能であれば、リングオシレータ２２に限らず、どのような多相クロック発生源を用いてもよく、例えば、同じ発振周波数の固定発振器（水晶発振器など）を複数個用意し、各発振器の発振開始タイミングを制御することにより、各発振器から所定の位相差で個々に多相クロックＲ１〜Ｒ１６を発生させるようにしてもよい。
【０１９３】
［３］上記各実施形態において、ユニットＵＮ，ＵＮａ，ＵＮｂは、カウント許可信号ＵＣＥ，ＵＣＥ１〜ＵＣＥ４が立ち下がってから、出力クロックＲＣＫの１周期後（第１所定周期）にデータラッチ信号ＤＬＳ，ＤＬＳ１〜ＤＬＳ４を立ち上げると共に、出力クロックＲＣＫの２周期後（第２所定周期後）にカウントクリア信号ＣＬＲ，ＣＬＲ１〜ＣＬＲ４を立ち上げている。
しかし、カウント許可信号ＵＣＥ，ＵＣＥ１〜ＵＣＥ４が立ち下がってから、出力クロックＲＣＫの２周期以上後の任意のタイミングでデータラッチ信号ＤＬＳ，ＤＬＳ１〜ＤＬＳ４を立ち上げ、データラッチ信号ＤＬＳ，ＤＬＳ１〜ＤＬＳ４が立ち上がってから出力クロックＲＣＫの１周期以上後の任意のタイミングでカウントクリア信号ＣＬＲ，ＣＬＲ１〜ＣＬＲ４を立ち上げるようにしてもよい。
【０１９４】
尚、出力クロックＲＣＫの１周期分の時間があれば、データラッチ回路１８によるデジタルデータＤＬ１〜ＤＬ１２のラッチを確実に行うことが可能であり、１３ビットカウンタ１４のクリアを確実に行うことが可能であるため、カウンタ・データラッチ回路４，４ａ〜４ｄの動作が阻害されるおそれはない。
【０１９５】
［４］上記各実施形態において、制御回路６，２０１，３０１，４０１から出力される各信号（カウント許可信号ＵＣＥ，ＵＣＥ１〜ＵＣＥ４、カウントクリア信号ＣＬＲ，ＣＬＲ１〜ＣＬＲ４、データラッチ信号ＤＬＳ，ＤＬＳ１〜ＤＬＳ４）のレベルを反転させ、その反転したレベルの各信号に応じてカウンタ・データラッチ回路４，４ａ〜４ｄが上記各実施形態と同様の動作を行うように構成を変更してもよい。
【０１９６】
［５］上記各実施形態は特許文献１の第１実施例または第３〜第５実施例に適用したものであるが、本発明は特許文献１の第２実施例（図１０、図１１参照）または第６実施例（図１９〜図２１参照）に適用してもよい。
【図面の簡単な説明】
【０１９７】
【図１】本発明を具体化した第１実施形態の周波数逓倍装置１の構成を示すブロック図である。
【図２】第１実施形態におけるカウンタ・データラッチ回路４および制御回路６の動作を表すタイムチャートである。
【図３】本発明を具体化した第２実施形態の周波数逓倍装置２００の構成を示すブロック図である。
【図４】セレクタ制御回路２０２の内部構成を示すブロック図である。
【図５】第２実施形態におけるカウンタ・データラッチ回路４ａ，４ｂ、制御回路２０１、セレクタ制御回路２０２、セレクタ２０３の動作を表すタイムチャートである。
【図６】本発明を具体化した第３実施形態の周波数逓倍装置３００の構成を示すブロック図である。
【図７】第３実施形態におけるカウンタ・データラッチ回路４ａ，４ｂ、制御回路３０１、セレクタ制御回路２０２、セレクタ２０３の動作を表すタイムチャートである。
【図８】本発明を具体化した第４実施形態の周波数逓倍装置４００の構成を示すブロック図である。
【図９】ユニット４０３，４０４の内部構成を示すブロック図である。
【図１０】第４実施形態におけるカウンタ・データラッチ回路４ａ〜４ｄ、制御回路４０１、セレクタ制御回路２０２ａ，２０２ｂ、セレクタ４０２の動作を表すタイムチャートである。
【図１１】特許文献１の第１実施例におけるカウンタ・データラッチ回路４および制御回路６の動作を表すタイムチャートである。
【符号の説明】
【０１９８】
１，２００，３００，４００…周波数逓倍装置
２…デジタル制御発振装置
４，４ａ〜４ｄ…カウンタ・データラッチ回路
６，２０１，３０１，４０１…制御回路（動作制御手段）
１４…１３ビットカウンタ（クロックカウント手段）
１６…シフト回路
１８…データラッチ回路（データ出力手段）
２２…リングオシレータ（多相クロック発生源）
２０２，２０２ａ，２０２ｂ…セレクタ制御回路
２０３，４０２…セレクタ
ＤＦ２ａ，ＤＦ２ｂ，ＤＦ３，ＤＦ８ａ，１２，ＤＦ１ａ〜ＤＦ１ｄ…Ｄタイプフリップフロップ（ラッチ回路）
ＡＮＤ１〜ＡＮＤ３…アンドゲート
ＯＲ１，ＯＲ２…オアゲート
ＵＮ，ＵＮａ，ＵＮｂ…ユニット
４０３，４０４…ユニット
ＰＡ…制御信号
ＰＣ…制御信号
ＤＶ１…逓倍数切換信号
ＰＯＵＴ…出力信号
ＰＳＴＢ…動作開始信号
Ｒ１〜Ｒ１６…多相クロック
ＲＣＫ（＝Ｒ１３）…出力クロック
ＤＴ１〜ＤＴ１３…デジタルデータ
ＤＬ１〜ＤＬ１２…デジタルデータ（出力データ）
ＣＤ１〜ＣＤ１２，ＣＤ１〜ＣＤ１２（ａ），ＣＤ１〜ＣＤ１２（ｂ），ＣＤ１〜ＣＤ１２（ｄ），ＣＤ１〜ＣＤ１２（ｅ）…周波数制御データ
ＵＣＥ，ＵＣＥ１〜ＵＣＥ４…カウント許可信号
ＣＬＲ，ＣＬＲ１〜ＣＬＲ４…カウントクリア信号
ＤＬＳ，ＤＬＳ１〜ＤＬＳ４…データラッチ信号
ＳＴ１，ＳＴ１ａ，ＳＴ２ａ，ＳＴ１ｂ，ＳＴ２ｂ…切換制御信号
Ｔｇ…位相差時間
Ｔｄ…反転動作時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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