(57)【要約】【課題】  出力段にある電界効果トランジスタのうち、出力制御信号が他の電界効果トランジスタを介さずに入力される電界効果トランジスタの電流能力如何に関わらずノイズレベルを低減できる駆動用ＩＣ等を提供すること。【解決手段】  本発明の一態様に係る駆動用ＩＣは、表示装置に搭載される駆動用ＩＣであって、出力段にある電界効果トランジスタのうち、出力制御信号が他の電界効果トランジスタを介さずに入力される第１電界効果トランジスタのゲート電極が複数に分割され、この複数のゲート電極の少なくとも一部のＯＮ／ＯＦＦタイミングをずらす遅延手段を備えている。【選択図】  図２
2007127992.tif 000002
【特許請求の範囲】
【請求項１】
表示装置に搭載される駆動用ＩＣであって、
出力段にある電界効果トランジスタのうち、出力制御信号が他の電界効果トランジスタを介さずに入力される第１電界効果トランジスタのゲート電極が複数に分割され、
この複数のゲート電極の少なくとも一部のＯＮ／ＯＦＦタイミングをずらす遅延手段を備えている駆動用ＩＣ。
【請求項２】
請求項１に記載の駆動用ＩＣにおいて、
前記遅延手段として、前記第１電界効果トランジスタの複数のゲート電極のうちの少なくとも一部に、前記出力制御信号を独立に伝送する独立信号配線と、当該独立信号配線の少なくとも一部に遅延回路とを備えていることを特徴とする駆動用ＩＣ。
【請求項３】
請求項１又は２に記載の駆動用ＩＣにおいて、
前記第１電界効果トランジスタを複数備え、前記遅延手段により前記第１電界効果トランジスタ毎に前記ゲート電極のＯＮ／ＯＦＦタイミングをずらすことを特徴とする駆動用ＩＣ。
【請求項４】
請求項１又は２に記載の駆動用ＩＣにおいて、
前記遅延手段として、少なくとも一の前記第１電界効果トランジスタを複数のゲート電極に分割し、前記出力制御信号を入力する入力端子から信号配線に接続されたゲート電極と、当該信号配線に接続されていないゲート電極との間が、抵抗値が１ｋΩ以上の材料により連結されていることを特徴とする駆動用ＩＣ。
【請求項５】
請求項１に記載の駆動用ＩＣにおいて、
前記遅延手段として、前記第１電界効果トランジスタの複数のゲート電極のうちの少なくとも一部が、抵抗値の異なる材料により構成されていることを特徴とする駆動用ＩＣ。
【請求項６】
請求項２〜５のいずれか１項に記載の駆動用ＩＣにおいて、
前記ゲート電極の少なくとも一部が、抵抗値が１ｋΩ以上の材料により構成されていることを特徴とする駆動用ＩＣ。
【請求項７】
請求項４又は６に記載の駆動用ＩＣにおいて、
前記抵抗値が１ｋΩ以上の材料が、ポリシリコンであることを特徴とする駆動用ＩＣ。
【請求項８】
請求項１〜７のいずれか１項に記載の駆動用ＩＣが搭載された表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に搭載される駆動用ＩＣ、及びこの駆動用ＩＣを搭載した表示装置に関する。
【背景技術】
【０００２】
表示装置の駆動用ＩＣ（Integrated Circuit）（例えば、特許文献１）における出力回路の構成としては、Ｐ型電界効果トランジスタ（ＦＥＴ(Field Effect Transistor)）とＮ型電界効果トランジスタで構成されたＣＭＯＳ(Complementary Metal Oxide Semiconductor)型回路と、２つのＮ型電界効果トランジスタで構成されたトーテムポール型のものがある。
【０００３】
図８は、第１の従来例に係るＣＭＯＳ型の駆動用ＩＣの概要回路図であり、図９は、第２の従来例に係るＮ型トーテムポール型の駆動用ＩＣの概要回路図である。
【０００４】
図８に示すＣＭＯＳ型の駆動用ＩＣ１００は、３つの出力回路制御信号（第１出力回路制御信号Ｓ１、第２出力回路制御信号Ｓ２、第３出力回路制御信号Ｓ３）及び、これらにそれぞれ順に直列に接続される第１導電型の電界効果トランジスタ、第２導電型の電界効果トランジスタを備えている。具体的には、第１出力回路制御信号Ｓ１は、第１Ｎチャネル（以降、単に「Ｎ型（第１導電型）」と言う）ドライバトランジスタＮ１のゲートに、第２出力回路制御信号Ｓ２は、第２Ｎ型ドライバトランジスタＮ２のゲートに、それぞれ接続されている。そして、第３出力回路制御信号Ｓ３は、Ｎ型出力トランジスタＮｏｕｔ１に接続されている。
【０００５】
また、第１Ｎ型ドライバトランジスタＮ１は、そのドレインにおいて第１Ｐチャネル（以降、単に「Ｐ型（第２導電型）」と言う）ドライバトランジスタＰ１のドレインに接続されている。また、第２Ｎ型ドライバトランジスタＮ２は、そのドレインにおいて第２Ｐ型ドライバトランジスタＰ２のドレインに接続されている。また、Ｎ型出力トランジスタＮｏｕｔ１は、そのドレインにおいてＰ型出力トランジスタＰｏｕｔ１のドレインに接続されている。この接続箇所である出力取り出しノードから出力（ＯＵＴ）を取り出すように構成されている。
【０００６】
Ｐ型出力トランジスタＰｏｕｔ１、第２Ｐ型ドライバトランジスタＰ２、及び第１Ｐ型ドライバトランジスタＰ１のソースは、一の電源手段Ｖｃｃに接続されている。また、第１Ｐ型ドライバトランジスタＰ１と、第１Ｎ型ドライバトランジスタＮ１とのドレイン同士の接続点は、第２Ｐ型ドライバトランジスタＰ２のゲートに接続されている。また、第２Ｐ型ドライバトランジスタＰ２と、第２Ｎ型ドライバトランジスタＮ２とのドレイン同士の接続点は、第１Ｐ型ドライバトランジスタＰ１に接続されると共に、Ｐ型出力トランジスタＰｏｕｔ１のゲートに接続されている。
【０００７】
Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型ドライバトランジスタＮ２、及び第１Ｎ型ドライバトランジスタＮ１のソースは、それぞれ接地されている。図８の破線で示す領域、すなわち、電源手段Ｖｃｃ，Ｐ型出力トランジスタＰｏｕｔ１，及びＮ型出力トランジスタＮｏｕｔ１は、ＣＭＯＳ型の出力段１０１として機能することになる。
【０００８】
図９に示すトーテムポール型の駆動用ＩＣ２００は、上述したＣＭＯＳ型駆動用ＩＣ１００と同様に３つの出力回路制御信号（第１出力回路制御信号Ｓ１、第２出力回路制御信号Ｓ２、第３出力回路制御信号Ｓ３）を備えており、以下の点を除いて上記ＣＭＯＳ型の駆動用ＩＣ１００と同様の構成となっている。すなわち、上記例におけるＣＭＯＳ型の出力段１０１の構成に代えて、Ｎ型ＦＥＴトーテムポール型の出力段１０２を採用している点が異なる。具体的には、Ｎ型ＦＥＴトーテムポール型の出力段１０２は、二つのＮ型出力トランジスタ（第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２）、ツェナーダイオードＤ１、電源手段Ｖｃｃを備えている。
【０００９】
上記ＣＭＯＳ型の出力段１０１の構成と異なる点について説明する。第３出力回路制御信号Ｓ３は、第１Ｎ型出力トランジスタＮｏｕｔ１のゲートに接続されている。この第１Ｎ型出力トランジスタＮｏｕｔ１のドレインは、第２Ｎ型出力トランジスタＮｏｕｔ２のドレインに接続されている。この接続箇所である出力取り出しノードから出力（ＯＵＴ）を取り出すように構成されている点は、上記ＣＭＯＳ型駆動用ＩＣと共通である。一方、この接続箇所と、第２Ｐ型ドライバトランジスタＰ２及び第２Ｎ型ドライバトランジスタＮ２とのドレイン同士の接合点との間にはツェナーダイオードＤ１が配設されている。そして、このツェナーダイオードＤ１のカソードは、第２Ｎ型出力トランジスタＮｏｕｔ２のゲートに接続されている。第２Ｎ型出力トランジスタＮｏｕｔ２のソースは、電源手段Ｖｃｃに接続され、第１Ｎ型出力トランジスタＮｏｕｔ１のソースは、接地されている。
【００１０】
なお、電源手段Ｖｃｃが、第１Ｐ型ドライバトランジスタＰ１、第２Ｐ型ドライバトランジスタＰ２に接続されている点は、上記ＣＭＯＳ型駆動用ＩＣと同様である。また、第１Ｐ型ドライバトランジスタＰ１、第２Ｐ型ドライバトランジスタＰ２、第１Ｎ型ドライバトランジスタＮ１，第２Ｎ型ドライバトランジスタＮ２、第１出力回路制御信号Ｓ１，及び第２出力回路制御信号Ｓ２の配置については、上述した点以外は上記ＣＭＯＳ型の駆動用ＩＣ１００と同様である。
【特許文献１】特開平１１−２３１８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記第１の従来例及び第２の従来例においては、高い電流能力を有した電界効果トランジスタを用いた場合、ノイズが大きくなってしまうという問題があった。
【００１２】
図１０に、第１の従来例及び第２の従来例に係る出力段にある電界効果トランジスタのうち、出力制御信号が他の電界効果トランジスタを介さずに入力される電界効果トランジスタ（以下、「第１電界効果トランジスタ」と言う）として機能するＮ型出力トランジスタＮｏｕｔ１のゲート電極に対する信号配線の接続状態を説明するための模式的平面図を示す。図１０中、１０３は分離溝、１０４はソース拡散層、１０５はドレイン拡散層、１０６はゲート電極、１０７は信号配線、１０８ａは第１セル、１０８ｂは第２セル、１０８ｃは第３セルを示している。
【００１３】
Ｎ型出力トランジスタＮｏｕｔ１としては、セルに分割されていない態様もあり得るが、ここでは３個のセルに分割されている場合を考える。信号配線１０７は、同図に示すように３個のセル（１０８ａ、１０８ｂ、１０８ｃ）内のゲート電極１０６に対して共通配線として接続されている。このため、Ｎ型出力トランジスタＮｏｕｔ１内の３個のセル（１０８ａ、１０８ｂ、１０８ｃ）は、ほぼ同時かつ瞬時にＯＮ／ＯＦＦ動作が行われることになる。その結果、出力波形の立ち下がり（あるいは、立ち上がり）当初から第１電界効果トランジスタ（Ｎ型出力トランジスタＮｏｕｔ１）の最大の電流能力状態で動作させていた。
【００１４】
出力波形の立ち下がり（あるいは、立ち上がり）当初から第１電界効果トランジスタの最大の電流能力状態で動作させる場合、スイッチング波形が急峻になることは避けられず、これがノイズの発生源となってしまっていた。このノイズを抑制する方法として、電界効果トランジスタの電流能力を抑制する方法がある。しかしながら、特に、表示装置用の駆動用ＩＣにおいては、高い電流能力を備えた電界効果トランジスタが求められる場合が多い。そこで、電界効果トランジスタの電流能力如何に関わらず、ノイズレベルを低減できる技術が強く要望されていた。
【課題を解決するための手段】
【００１５】
本発明に係る駆動用ＩＣは、表示装置に搭載される駆動用ＩＣであって、出力段にある電界効果トランジスタのうち、出力制御信号が他の電界効果トランジスタを介さずに入力される第１電界効果トランジスタのゲート電極が複数に分割され、この複数のゲート電極の少なくとも一部のＯＮ／ＯＦＦタイミングをずらす遅延手段を備えているものである。
【００１６】
本発明に係る駆動用ＩＣによれば、第１電界効果トランジスタのゲート電極を複数に分割して、その少なくとも一部のＯＮ／ＯＦＦタイミングをずらすことにより、従来のように電界効果トランジスタの電流能力を抑制せずして、立ち下がり（あるいは立ち上がり）当初の余分な能力を抑制できる。このため、電界効果トランジスタの電流能力如何に関わらず急峻なスイッチングによるノイズレベルを低減させることができる。
【発明の効果】
【００１７】
本発明によれば、電界効果トランジスタの電流能力如何に関わらずノイズレベルを低減できる駆動用ＩＣ、及びこれを搭載した表示装置を提供することができるという優れた効果を有する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。
【００１９】
［実施形態１］
図１は、本実施形態１に係るＣＭＯＳ型の駆動用ＩＣの概要回路図である。図１に示すＣＭＯＳ型の駆動用ＩＣ５０は、３つの出力回路制御信号（第１出力回路制御信号Ｓ１、第２出力回路制御信号Ｓ２、第３出力回路制御信号Ｓ３）及び、これらにそれぞれ順に直列に接続される第１導電型の電界効果トランジスタ、第２導電型の電界効果トランジスタを備えている。具体的には、第１出力回路制御信号Ｓ１は、第１Ｎ型（第１導電型）ドライバトランジスタＮ１のゲートに、第２出力回路制御信号Ｓ２は、第２Ｎ型ドライバトランジスタＮ２のゲートに、それぞれ接続されている。
【００２０】
第３出力回路制御信号Ｓ３は、第１導電型の電界効果トランジスタとして第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、第３Ｎ型出力トランジスタＮｏｕｔ３に信号配線を介してそれぞれ並列に接続されている。そして、第３出力回路制御信号Ｓ３と、第２Ｎ型出力トランジスタＮｏｕｔ２との間には第１遅延回路ＤＣ１が配設され、第３出力回路制御信号Ｓ３と、第３Ｎ型出力トランジスタＮｏｕｔ３との間には第２遅延回路ＤＣ２、第３遅延回路ＤＣ３が、この順に接続されている。
【００２１】
第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、及び第３Ｎ型出力トランジスタＮｏｕｔ３は、それぞれのドレインにおいて第２導電型の電界トランジスタたるＰ型（第２導電型）出力トランジスタＰｏｕｔ１に接続されている。これらの接続箇所である出力取り出しノードが出力端子（ＯＵＴ）に接続されている。
【００２２】
Ｐ型出力トランジスタＰｏｕｔ１、第２Ｐ型ドライバトランジスタＰ２、及び第１Ｐ型ドライバトランジスタＰ１のソースは、一の電源手段Ｖｃｃに接続されている。第１Ｎ型ドライバトランジスタＮ１は、そのドレインにおいて第１Ｐ型ドライバトランジスタＰ１のドレインに接続されている。また、第２Ｎ型ドライバトランジスタＮ２は、そのドレインにおいて第２Ｐ型ドライバトランジスタＰ２のドレインに接続されている。また、第１Ｐ型ドライバトランジスタＰ１と、第１Ｎ型ドライバトランジスタＮ１とのドレイン同士の接続点は、第２Ｐ型ドライバトランジスタＰ２のゲートに接続されている。また、第２Ｐ型ドライバトランジスタＰ２と、第２Ｎ型ドライバトランジスタＮ２とのドレイン同士の接続点は、第１Ｐ型ドライバトランジスタＰ１に接続されると共に、Ｐ型出力トランジスタＰｏｕｔ１のゲートに接続されている。
【００２３】
第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、第３Ｎ型出力トランジスタＮｏｕｔ３、第２Ｎ型ドライバトランジスタＮ２、及び第１Ｎ型ドライバトランジスタＮ１のソースは、それぞれ接地されている。図１の破線で示す領域、すなわち、電源手段Ｖｃｃ，Ｐ型出力トランジスタＰｏｕｔ１，及び第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、及び第３Ｎ型出力トランジスタＮｏｕｔ３は、ＣＭＯＳ型の出力段１として機能することになる。なお、第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、及び第３Ｎ型出力トランジスタＮｏｕｔ３をまとめて、ここでは、「第１電界効果トランジスタ」とも呼ぶことにする。
【００２４】
図２に、第１電界効果トランジスタ（第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、及び第３Ｎ型出力トランジスタＮｏｕｔ３）のゲート電極に対する信号配線の接続状態を説明するための模式的平面図を示す。図２中の３は分離溝、４はソース拡散層、５はドレイン拡散層、６はゲート電極、７は信号配線を示している。また、８ａは第１Ｎ型出力トランジスタＮｏｕｔ１のゲート電極を含む第１セル、８ｂは第２Ｎ型出力トランジスタＮｏｕｔ２のゲート電極を含む第２セル、及び８ｃは第３Ｎ型出力トランジスタＮｏｕｔ３のゲート電極を含む第３セルを示している。
【００２５】
信号配線７は、第１セル８ａ、第２セル８ｂ、及び第３セル８ｃそれぞれのゲートのＯＮ／ＯＦＦタイミングをずらすように分岐配線とし、第２セル８ｂに信号を伝送するための信号配線上に第１遅延回路ＤＣ１を、第３セル８ｃに信号を伝送するための信号配線上に第２遅延回路ＤＣ２及び第３遅延回路ＤＣ３を設ける。ここで、第１遅延回路ＤＣ１、第２遅延回路ＤＣ２、第３遅延回路ＤＣ３は、同一の回路のものを設ける。これにより、部品の共通化を図ることができる。各セル内には、それぞれ２つのゲート電極６を備え、セル内にある各ゲート電極それぞれと接続するように、信号配線７はさらに最終的に分岐接続されている。これにより、セル内にあるゲート電極６に同時にＯＮ／ＯＦＦされる。
【００２６】
第１遅延回路ＤＣ１、第２遅延回路ＤＣ２、及び第３遅延回路ＤＣ３を設けることにより、出力立ち下げ時（あるいは出力立ち上げ時）に、第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、及び第３Ｎ型出力トランジスタＮｏｕｔ３のゲートのＯＮ／ＯＦＦタイミングを段階的にずらすことができる。その結果、最大の電流能力でスイッチングすることを避けることができる。
図３に、本実施形態１に係る表示装置用の駆動用ＩＣの出力立ち下がり波形を示す。本実施形態１の駆動ＩＣの構成によれば、同図に示すように、多段階に変速制御させることができる。これにより、立ち下がり（あるいは立ち上がり）当初の余分な能力を抑制でき、急峻なスイッチングによるノイズレベルを低減させることができる。
【００２７】
第１の従来例においては、上述した高い電流能力を有したトランジスタを用いた場合にノイズが大きくなってしまうという問題点の他、表示装置側の駆動方法による出力負荷変動の依存性が大きいという問題があった。これは、常に最大の電流能力状態で動作するためである。図１１に、第１の従来例に係る駆動用ＩＣ１００の立ち下がり時の出力波形の負荷依存性を示す。同図に示すように、表示装置側の駆動方法による出力負荷変動の依存性を大きく受けてしまう。かかる問題については、ノイズ抑制効果の場合と異なりトランジスタの電流能力を抑制したとしても改善することはできなかった。第２の従来例についても、同様である。
【００２８】
図４に、本実施形態１に係る駆動用ＩＣ５０の立ち下がり時の出力波形の負荷依存性を示す。本実施形態１に係る駆動用ＩＣ５０によれば、同図に示すように、表示装置側の駆動方法による出力負荷変動の依存性を、上記第１の従来例及び第２の従来例に比して低減することができる。これは、上述したように第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、及び第３Ｎ型出力トランジスタＮｏｕｔ３のゲートのＯＮ／ＯＦＦタイミングを段階的にずらすことができるため、立ち下がり（あるいは立ち上がり）当初の余分な能力を抑制できるためである。また、電子機器が作動中に電子回路から発生する電磁波が周辺の他の電子機器の作動に悪影響を及ぼす現象である、いわゆるＥＭＩ(ELECTROMAGNETIC  INTERFERENCE)の低減効果も得られる。
【００２９】
なお、図２に示したゲート電極６及びこれに接続される信号配線７の個数等は、説明の便宜上のものであり、任意の数とすることができることは言うまでもない。また、各遅延回路ＤＣ（ＤＣ１、ＤＣ２、ＤＣ３）は、同一の遅延時間を有する同一の遅延回路ＤＣを設けてもよいし、異なるものにより構成してもよい。第２遅延回路ＤＣ２と第３遅延回路ＤＣ３とを一つの遅延回路ＤＣとし、かつ、その一つの遅延回路ＤＣの遅延時間が、第１遅延回路ＤＣ１の遅延時間と異なるものとすることにより、上記と同様の回路構成を実現することもできる。また、複数に分割されたセル毎に遅延時間を異ならしめる態様のみならず、求められる表示装置の性能、特性に応じて、適宜遅延時間が同じセルを複数備えるように構成してもよい。また、一のセル内、例えば第１セル８ａの二つのゲート電極に信号を伝送させるために最終分岐せしめた信号配線７上に遅延回路ＤＣを設けることにより、同一セル内のゲート電極６のＯＮ／ＯＦＦタイミングをずらすようにしてもよい。
【００３０】
［実施形態２］
次に、上記実施形態１と異なる駆動用ＩＣについて説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００３１】
図５は、本実施形態２に係るＮ型トーテムポール型の駆動部ＩＣの概要回路図である。本実施形態２に係るトーテムポール型の駆動用ＩＣ５１は、上述したＣＭＯＳ型駆動用ＩＣ５０と同様に３つの出力回路制御信号（第１出力回路制御信号Ｓ１、第２出力回路制御信号Ｓ２、第３出力回路制御信号Ｓ３）を備えており、以下の点を除いて上記ＣＭＯＳ型の駆動用ＩＣ１００と同様の構成となっている。すなわち、上記例におけるＣＭＯＳ型の出力段１の構成に代えて、Ｎ型ＦＥＴトーテムポール型の出力段２を採用している点が異なる。具体的には、Ｎ型ＦＥＴトーテムポール型の出力段２は、４つのＮ型出力トランジスタ（第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、第３Ｎ型出力トランジスタＮｏｕｔ３、第４Ｎ型出力トランジスタＮｏｕｔ４）、ツェナーダイオードＤ１、電源手段Ｖｃｃを備えている。
【００３２】
以下、上記ＣＭＯＳ型の出力段１の構成と異なる点について説明する。第３出力回路制御信号Ｓ３は、第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、及び第３Ｎ型出力トランジスタＮｏｕｔ３のゲートに接続されている。これらのドレインは、第４Ｎ型出力トランジスタＮｏｕｔ４のドレインに接続されている。この接続箇所である出力取り出しノードが出力端子（ＯＵＴ）に接続されている点は、上記ＣＭＯＳ型駆動用ＩＣと共通である。
【００３３】
一方、第１Ｎ型出力トランジスタＮｏｕｔ１のドレイン及び第４Ｎ型出力トランジスタＮｏｕｔ４のゲートの接合点と、第２Ｎ型出力トランジスタＮｏｕｔ２のドレイン及び第４Ｎ型出力トランジスタＮｏｕｔ４のソースの接合点との間には、ツェナーダイオードＤ１が配設されている。第２Ｎ型出力トランジスタＮｏｕｔ２、第３Ｎ型出力トランジスタＮｏｕｔ３は、ツェナーダイオードＤ１のアノード側に接続されることになる。これにより、ダイオードを介して出力を立ち下げることが可能となり、立ち下げを効率よく行うことができる。第４Ｎ型出力トランジスタＮｏｕｔ４のソースは電源手段Ｖｃｃに接続され、第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、及び第３Ｎ型出力トランジスタＮｏｕｔ３のソースは、接地されている。
【００３４】
なお、電源手段Ｖｃｃが、第１Ｐ型ドライバトランジスタＰ１、第２Ｐ型ドライバトランジスタＰ２に接続されている点は、上記ＣＭＯＳ型駆動用ＩＣと同様である。また、第１Ｐ型ドライバトランジスタＰ１、第２Ｐ型ドライバトランジスタＰ２、第１Ｎ型ドライバトランジスタＮ１，第２Ｎ型ドライバトランジスタＮ２、第１出力回路制御信号Ｓ１，及び第２出力回路制御信号Ｓ２の配置については、上述した点以外は上記ＣＭＯＳ型駆動用ＩＣ５０と同様である。
【００３５】
図５の破線で示す領域、すなわち、電源手段Ｖｃｃ、第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、第３Ｎ型出力トランジスタＮｏｕｔ３、第４Ｎ型出力トランジスタＮｏｕｔ４、及びツェナーダイオードＤ１は、トーテムポール型の出力段２として機能することになる。なお、第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、及び第３Ｎ型出力トランジスタＮｏｕｔ３をまとめて、ここでは、「第１電界効果トランジスタ」とも呼ぶことにする。
【００３６】
本実施形態２に係るトーテムポール型の駆動用ＩＣ５１においても、第１電界効果トランジスタ（第１Ｎ型出力トランジスタＮｏｕｔ１、第２Ｎ型出力トランジスタＮｏｕｔ２、及び第３Ｎ型出力トランジスタＮｏｕｔ３）のゲート電極に対する信号配線の接続状態を説明するための模式的平面図としては、上記実施形態１で示した図２と同様に表すことができる。また、駆動用ＩＣの出力立ち下がり波形、立ち下がり時の出力波形の負荷依存性についても、上記実施形態１と同様の結果を得ることができる（図３及び図４参照）。その結果、トランジスタの電流能力如何に関わらずノイズレベルを低減できる駆動ＩＣを提供することができる。また、上記実施形態１と同様にＥＭＩの低減効果も得られる。さらに、従来例に比して、表示装置側の駆動方法による出力負荷変動の依存性を低減することができる。
【００３７】
［実施形態３］
次に、上記実施形態１及び実施形態２とは異なる駆動用ＩＣについて説明する。本実施形態３に係る駆動用ＩＣの回路構成は、以下の点を除く基本的な構成は、図８に示す第１の従来例に係る駆動用ＩＣ１００と同じである。すなわち、上記第１の従来例１に係る駆動用ＩＣ１００は、同時に全セル８がＯＮ／ＯＦＦされる構成となっていたが、本実施形態３に係る駆動用ＩＣは、それぞれのゲートのＯＮ／ＯＦＦタイミングをずらすように構成されている点が異なる。
【００３８】
具体的には、上記第１の従来例１に係る駆動用ＩＣ１００は、各セル内にあるゲート電極１０６それぞれに第３出力制御信号Ｓ３を入力するための信号配線１０７を分岐させて接続させていたが、本実施形態３においては、複数あるゲート電極６ａのうちの一つのみに第３出力制御信号Ｓ３を伝送する信号配線７ａを接続させている。そして、図６に示すように、当該信号配線７ａが接続されたゲート電極６ａから、順次、隣接するゲート電極６ａを信号配線７ｂ及び高抵抗ポリシリコン９により接続せしめて出力制御信号Ｓ３を伝送する。ここで、高抵抗ポリシリコンとは、抵抗値が１ｋΩ以上のものが好ましい。
【００３９】
図７に、本実施形態３に係る駆動用ＩＣの出力波形の立ち下がり時の様子を示す。本実施形態においては、上記構成とすることにより、各セルのＯＮ／ＯＦＦタイミングを順を追って徐々にずらすことができる。その結果、同時にＯＮ／ＯＦＦ動作が行われることを回避できる。そして、同図に示すように無段階に立ち下がり（立ち上がり）波形を変速制御することができ、ノイズレベルの低減を実現できる。
【００４０】
本実施形態３によれば、上記構成とすることにより、トランジスタの電流能力如何に関わらずノイズレベルを低減できる駆動ＩＣを提供することができる。また、上記実施形態１と同様にＥＭＩの低減効果も得られる。さらに、従来例に比して、表示装置側の駆動方法による出力負荷変動の依存性を低減することができる。
【００４１】
なお、本実施形態３においては、一のトランジスタ内にあるゲート電極６ａそれぞれのＯＮ／ＯＦＦタイミングがずれるように構成したが、求められる表示装置の性能、特性等に応じて適宜、第３出力制御信号Ｓ３とゲート電極とを接続するための信号配線７ａを、複数のゲート電極６ａの共通配線としてもよい。また、高抵抗ポリシリコン９に代えて、ゲート電極として諸特性を満足し得るものであって、かつ抵抗値が１ｋΩ以上の材料を用いてもよい。１ｋΩ以上の材料を用いることにより、ゲートによるＯＮ／ＯＦＦタイミングを効果的にずらすことができる。抵抗値は、１００ｋΩ未満とすることが好ましい。１００ｋΩ以上となると、ＯＮ抵抗が大きくなり、立ち下がり（立ち上がり）の能力が低下して、動作上の不具合が生じる恐れがあるためである。
【００４２】
従来においては、ゲート電極は、抵抗値が数Ω〜数１０Ωの材料（例えば、ポリシリコン材料）により構成していたが、このゲート電極６ａ自体の抵抗値を１ｋΩ以上の材料（例えば、ポリシリコン）により構成してもよい。この場合も、上記と同様の理由により抵抗値が１００ｋΩ未満の材料を採用することが好ましい。ゲート電極６ａ自体を１ｋΩ以上の材料（例えばポリシリコン）とすることにより、さらに効果的にノイズレベルの低減効果、表示装置側の駆動方法による出力負荷変動の依存性の低減を図ることができる。
なお、本実施形態３の態様と、上記実施形態１又は実施形態２の態様とを併用させることもできる。
【図面の簡単な説明】
【００４３】
【図１】本実施形態１に係るＣＭＯＳ型の駆動用ＩＣの概要回路図。
【図２】本実施形態１に係る出力トランジスタのゲート電極に対する信号配線の接続状態を説明するための模式的平面図。
【図３】本実施形態１に係る表示装置用の駆動用ＩＣの出力立ち下がり波形を示す図。
【図４】本実施形態１に係る駆動用ＩＣ５０の立ち下がり時の出力波形の負荷依存性を示す図。
【図５】本実施形態２に係るＮ型トーテムポール型の駆動部ＩＣの概要回路図。
【図６】本実施形態２に係る出力トランジスタのゲート電極に対する信号配線の接続状態を説明するための模式的平面図。
【図７】本実施形態３に係る駆動用ＩＣの出力波形の立ち下がり時の様子を示す図。
【図８】第１の従来例に係るＣＭＯＳ型の駆動用ＩＣの概要回路図。
【図９】第２の従来例に係るＮ型トーテムポール型の駆動部ＩＣの概要回路図。
【図１０】第１及び第２の従来例に係る出力トランジスタのゲート電極に対する信号配線の接続状態を説明するための模式的平面図。
【図１１】第１及び第２の従来例に係る表示装置用の駆動用ＩＣの出力立ち下がり波形を示す図。
【符号の説明】
【００４４】
１      ＣＭＯＳ型の出力段                    
２      Ｎ型ＦＥＴトーテムポールの出力段     
３      分離溝                                
４      ソース拡散層                          
５      ドレイン拡散層                        
６      ゲート電極                            
７      ゲート信号配線                        
８ａ    第１セル
８ｂ    第２セル
８ｃ    第３セル
９      接続配線（高抵抗ポリシリコン）
Ｐ１        第１Ｐ型ドライバトランジスタ
Ｐ２        第２Ｐ型ドライバトランジスタ
Ｐｏｕｔ１    Ｐ型出力トランジスタ
Ｎ１        第１Ｎ型ドライバトランジスタ
Ｎ２        第２Ｎ型ドライバトランジスタ
Ｎｏｕｔ１    第１Ｎ型出力トランジスタ
Ｎｏｕｔ２    第２Ｎ型出力トランジスタ
Ｎｏｕｔ３    第３Ｎ型出力トランジスタ
Ｎｏｕｔ４    第４Ｎ型出力トランジスタ
Ｄ１        ツェナ−ダイオード
Ｓ１        第１出力回路制御信号
Ｓ２        第２出力回路制御信号
Ｓ３        第３出力回路制御信号
ＤＣ１      第１遅延回路
ＤＣ２      第２遅延回路
ＤＣ３      第１遅延回路
Ｖｃｃ      電源手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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