(57)【要約】【課題】より簡単な構成で消費電力の少ないＣＲＣ回路を提供することを課題とする。【解決手段】ＣＲＣ回路は、第１のシフトレジスタ乃至第ｐのシフトレジスタと第１のＥＸＯＲ乃至第（ｐ―１）のＥＸＯＲと切り替え回路とを有する。切り替え回路は、データ信号、セレクト信号、及び第ｐのシフトレジスタの最終段の出力が入力され、セレクト信号に応じて第１の信号または第２の信号を切り替えて出力する。第１のシフトレジスタの第１段には切り替え回路の出力が入力される。第ｒ（ｒはｐより小さい自然数）のシフトレジスタの最終段の出力及び切り替え回路の出力は第ｒのＥＸＯＲに入力される。第ｒのＥＸＯＲの出力は前記第（ｒ＋１）のシフトレジスタの第１段に入力される。第１の信号はデータ信号と第ｐのシフトレジスタの最終段の出力の排他的論理和である。第２の信号は「０」の論理値である。【選択図】図１
2007116677.tif 000002
【特許請求の範囲】
【請求項１】
各々が１つの段またはカスケード接続された複数の段を有し、入力された信号をクロック信号に同期して遅延させて各段から出力する、第１のシフトレジスタ乃至第ｐ（ｐは１より大きい自然数）のシフトレジスタと、
入力された２つの信号の排他的論理和を演算する、第１の排他的論理和回路乃至第（ｐ―１）の排他的論理和回路と、
データ信号、セレクト信号、及び前記第ｐのシフトレジスタの最終段の出力が入力され、前記セレクト信号に応じて第１の信号または第２の信号の一方を切り替えて出力する切り替え回路とを有し、
前記第１のシフトレジスタの第１段には、前記切り替え回路の出力が入力され、
前記第１のシフトレジスタ乃至前記第ｐのシフトレジスタにおいて、前記第ｒ（ｒはｐより小さい自然数）のシフトレジスタの最終段の出力、及び前記切り替え回路の出力は、前記第ｒの排他的論理和回路に入力され、当該第ｒの排他的論理和回路の出力は前記第（ｒ＋１）のシフトレジスタの第１段に入力され、
前記第１の信号は、前記データ信号と前記第ｐのシフトレジスタの最終段の出力の排他的論理和であり、
前記第２の信号は、「０」の論理値であることを特徴とする巡回冗長検査回路。
【請求項２】
各々が１つの段またはカスケード接続された複数の段を有し、入力された信号をクロック信号に同期して遅延させて各段から出力する、第１のシフトレジスタ乃至第ｐ（ｐは１より大きい自然数）のシフトレジスタと、
入力された２つの信号の排他的論理和を演算する、第１の排他的論理和回路乃至第（ｐ―１）の排他的論理和回路と、
データ信号、セレクト信号、及び前記第ｐのシフトレジスタの最終段の出力が入力され、前記セレクト信号に応じて第１の信号または第２の信号の一方を切り替えて出力する切り替え回路とを有し、
前記第１のシフトレジスタの第１段には、前記切り替え回路の出力が入力され、
前記第１のシフトレジスタ乃至前記第ｐのシフトレジスタにおいて、前記第ｒ（ｒはｐより小さい自然数）のシフトレジスタの最終段の出力、及び前記切り替え回路の出力は、前記第ｒの排他的論理和回路に入力され、当該第ｒの排他的論理和回路の出力は前記第（ｒ＋１）のシフトレジスタの第１段に入力され、
前記第１の信号は、前記データ信号と前記第ｐのシフトレジスタの最終段の出力の排他的論理和であり、
前記第２の信号は、当該第２の信号が前記第ｒの排他的論理和回路に入力されたとき、前記第ｒの排他的論理和回路の出力を前記第ｒのシフトレジスタの最終段の出力と等しくする信号であることを特徴とする巡回冗長検査回路。
【請求項３】
請求項１または請求項２において、
判定回路と、第１の記憶回路とを有し、
前記第１のシフトレジスタ乃至前記第ｐのシフトレジスタは、１ビットの信号を記憶する第２の記憶回路をｓ（ｓはｐ以上の自然数）個有し、
前記ｓ個の第２の記憶回路に記憶された信号は、ｓビットの出力として前記判定回路にパラレルに入力され、
前記判定回路は、前記ｓビットの出力が前記第１の記憶回路に記憶された所定の信号に一致するか否かに応じて異なる信号を出力することを特徴とする巡回冗長検査回路。
【請求項４】
カスケード接続された５個の段を有し、入力された信号をクロック信号に同期して遅延させて各段から出力する、第１のシフトレジスタと、
カスケード接続された７個の段を有し、入力された信号をクロック信号に同期して遅延させて各段から出力する、第２のシフトレジスタと、
カスケード接続された４個の段を有し、入力された信号をクロック信号に同期して遅延させて各段から出力する、第３のシフトレジスタと、
入力された２つの信号の排他的論理和を演算する、第１の排他的論理和回路及び第２の排他的論理和回路と、
データ信号、セレクト信号、及び前記第３のシフトレジスタの第４段の出力が入力され、前記セレクト信号に応じて第１の信号または第２の信号の一方を切り替えて出力する切り替え回路とを有し、
前記第１のシフトレジスタの第１段には、前記切り替え回路の出力が入力され、
前記第１のシフトレジスタの第５段の出力、及び前記切り替え回路の出力は、前記第１の排他的論理和回路に入力され、当該第１の排他的論理和回路の出力は前記第２のシフトレジスタの第１段に入力され、
前記第２のシフトレジスタの第７段の出力、及び前記切り替え回路の出力は、前記第２の排他的論理和回路に入力され、当該第２の排他的論理和回路の出力は前記第３のシフトレジスタの第１段に入力され、
前記第１の信号は、前記データ信号と前記第３のシフトレジスタの第４段の出力の排他的論理和であり、
前記第２の信号は、「０」の論理値であることを特徴とする巡回冗長検査回路。
【請求項５】
カスケード接続された５個の段を有し、入力された信号をクロック信号に同期して遅延させて各段から出力する、第１のシフトレジスタと、
カスケード接続された７個の段を有し、入力された信号をクロック信号に同期して遅延させて各段から出力する、第２のシフトレジスタと、
カスケード接続された４個の段を有し、入力された信号をクロック信号に同期して遅延させて各段から出力する、第３のシフトレジスタと、
入力された２つの信号の排他的論理和を演算する、第１の排他的論理和回路及び第２の排他的論理和回路と、
データ信号、セレクト信号、及び前記第３のシフトレジスタの第４段の出力が入力され、前記セレクト信号に応じて第１の信号または第２の信号の一方を切り替えて出力する切り替え回路とを有し、
前記第１のシフトレジスタの第１段には、前記切り替え回路の出力が入力され、
前記第１のシフトレジスタの第５段の出力、及び前記切り替え回路の出力は、前記第１の排他的論理和回路に入力され、当該第１の排他的論理和回路の出力は前記第２のシフトレジスタの第１段に入力され、
前記第２のシフトレジスタの第７段の出力、及び前記切り替え回路の出力は、前記第２の排他的論理和回路に入力され、当該第２の排他的論理和回路の出力は前記第３のシフトレジスタの第１段に入力され、
前記第１の信号は、前記データ信号と前記第３のシフトレジスタの第４段の出力の排他的論理和であり、
前記第２の信号は、当該第２の信号が前記第１の排他的論理和回路に入力されたとき、前記第１の排他的論理和回路の出力を前記第１のシフトレジスタの第５段の出力と等しくし、当該第２の信号が前記第２の排他的論理和回路に入力されたとき、前記第２の排他的論理和回路の出力を前記第２のシフトレジスタの第７段の出力と等しくする信号であることを特徴とする巡回冗長検査回路。
【請求項６】
請求項４または請求項５において、
判定回路と、第１の記憶回路とを有し、
前記第１のシフトレジスタ乃至前記第３のシフトレジスタが有する１６個の段各々は、１ビットの信号を記憶する第２の記憶回路を有し、
前記第１のシフトレジスタ乃至前記第３のシフトレジスタに記憶された信号は、１６ビットの出力として前記判定回路にパラレルに入力され、
前記判定回路は、前記１６ビットの出力が前記第１の記憶回路に記憶された所定の１６ビットの信号に一致するか否かに応じて異なる信号を出力することを特徴とする巡回冗長検査回路。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載の巡回冗長検査回路を有することを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項６のいずれか一項に記載の巡回冗長検査回路を有し、無線によって情報の送受信を行うことを特徴とすることを特徴とする半導体装置。
【請求項９】
請求項８において、前記半導体装置は無線チップであることを特徴とする半導体装置。
【請求項１０】
請求項７乃至請求項９のいずれか一項に記載の半導体装置を用いることを特徴とする電子機器。
【請求項１１】
請求項８または請求項９に記載の半導体装置を用いることを特徴とする無線通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は巡回冗長検査回路に関する。また、巡回冗長検査回路を有する半導体装置に関する。更に、前記半導体装置を有する電子機器に関する。また、当該半導体装置を用いる無線通信システムに関する。
【背景技術】
【０００２】
無線タグ（ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグ、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、電子タグ、トランスポンダとも呼ばれる）等の無線通信によりデータ信号の送受信を行う半導体装置がある。データ信号の送受信を行う装置において、データ信号が正確に伝送されたか否かを検査するため、巡回冗長検査（ＣＲＣ：Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋｉｎｇ）が行われている。巡回冗長検査では、受信したデータ信号の各ビットを係数とした多項式（符号多項式という）を所定の生成多項式で割り算し、余りの多項式（剰余多項式）の係数（以下、ＣＲＣ符号という）を計算する。ＣＲＣ符号を所定の信号と比較することによって、受信したデータ信号が正しいか否かを判断する。
【０００３】
巡回冗長検査を行う回路（巡回冗長検査回路）として、複数の遅延素子と、複数の排他的論理和回路とを有する構成が提案されている（特許文献１参照）。
【０００４】
この巡回冗長検査回路の構成について図１２を用いて説明する。図１２において、巡回冗長検査回路は遅延素子Ｓ０乃至Ｓ１５と、入力された２つの信号の排他的論理和を演算する排他的論理和回路ＥＸＯＲ０乃至ＥＸＯＲ２とを有する。
【０００５】
遅延素子Ｓ０乃至Ｓ４はクロック信号１８１に同期して順にシフトした信号を出力する。即ち、遅延素子Ｓ０乃至Ｓ４は第１のシフトレジスタ（図１２中、ＳＲ１と表記）を構成する。遅延素子Ｓ５乃至Ｓ１１もクロック信号１８１に同期して順にシフトした信号を出力する。即ち、遅延素子Ｓ５乃至Ｓ１１は第２のシフトレジスタ（図１２中、ＳＲ２と表記）を構成する。遅延素子Ｓ１２乃至Ｓ１５もクロック信号１８１に同期して順にシフトした信号を出力する。即ち、遅延素子Ｓ１２乃至Ｓ１５は第３のシフトレジスタ（図１２中、ＳＲ３と表記）を構成する。第１のシフトレジスタＳＲ１の遅延素子Ｓ０には、排他的論理和回路ＥＸＯＲ０の出力が入力される。第１のシフトレジスタのＳ４の出力、及び排他的論理和回路ＥＸＯＲ０の出力は、排他的論理和回路ＥＸＯＲ１に入力される。排他的論理和回路ＥＸＯＲ１の出力は第２のシフトレジスタのＳ５に入力される。第２のシフトレジスタのＳ１１の出力、及び排他的論理和回路ＥＸＯＲ０の出力は、排他的論理和回路ＥＸＯＲ２に入力される。排他的論理和回路ＥＸＯＲ２の出力は第３のシフトレジスタのＳ１２に入力される。排他的論理和回路ＥＸＯＲ０には、データ信号１８２、及び第３のシフトレジスタのＳ１５の出力が入力される。
【０００６】
上記構成の巡回冗長検査回路は、入力されたデータ信号１８２に対応する１６ビットのＣＲＣ符号を計算し、ｏｕｔ＿１乃至ｏｕｔ＿１６からパラレルに出力する。
【特許文献１】特開平１０−１０７６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
データ信号を受信した場合には、データ信号に対応したＣＲＣ符号を計算し、当該ＣＲＣ符号をパラレルに出力して、当該ＣＲＣ符号と所定の信号とを比較することによって、受信したデータ信号が正しいか否かを判断すればよい。これに対して、データ信号を送信する場合には、データ信号に対応したＣＲＣ符号を計算し、当該ＣＲＣ符号をシリアルにしてデータ信号に付加する必要がある。
【０００８】
しかし、従来の巡回冗長検査回路では、ＣＲＣ符号をパラレルに出力することしかできず、シリアルに出力することはできなかった。これは、あるシフトレジスタから排他的論理和回路を介して次のシフトレジスタに信号を伝送するとき信号が変化するため、全てのシフトレジスタの各遅延素子に記憶された信号をシフトさせて出力することができないからである。
【０００９】
従来の巡回冗長検査回路において、シフトレジスタの各遅延素子に記憶されたＣＲＣ符号をシリアルで出力するには、パラレルで出力されたＣＲＣ符号を一旦保持し順に出力する回路が必要であった。例えば、ＣＲＣ符号を計算するシフトレジスタとは別に、シフトレジスタ等を設ける必要があった。そのため、巡回冗長検査回路の構成が複雑となり、回路が大型化する結果となっていた。更に、回路が大型化するのに伴い、消費電力も大きくなる結果となっていた。
【００１０】
上記の実情に鑑み、データ信号を受信した場合には、データ信号に対応したＣＲＣ符号を計算し、当該ＣＲＣ符号をパラレルに出力して、当該ＣＲＣ符号と所定の信号とを比較することができ、データ信号を送信する場合には、データ信号に対応したＣＲＣ符号を計算し、当該ＣＲＣ符号をシリアルに順次出力することができる巡回冗長検査回路であって、より簡単な構成で消費電力の少ない巡回冗長検査回路を提供することを課題とする。
【課題を解決するための手段】
【００１１】
前述した課題を解決するために、以下の構成を特徴とする。
【００１２】
巡回冗長検査回路は、第１のシフトレジスタ乃至第ｐ（ｐは１より大きい自然数）のシフトレジスタと、第１の排他的論理和回路乃至第（ｐ―１）の排他的論理和回路と、切り替え回路とを有することを特徴とする。
【００１３】
第１のシフトレジスタ乃至第ｐのシフトレジスタは、各々が１つの段またはカスケード接続された複数の段を有し、入力された信号をクロック信号に同期して遅延させて各段から出力する。即ち、前記第１のシフトレジスタ乃至第ｐのシフトレジスタの各々のシフトレジスタは、１つの段またはカスケード接続された複数の段を有する。前記１つの段または前記複数の段の各段は、入力された信号を遅延させた後に出力する。前記１つの段または前記複数の段からの信号の出力はクロック信号に同期して行われる。第１の排他的論理和回路乃至第（ｐ―１）の排他的論理和回路は、入力された２つの信号の排他的論理和を演算する。切り替え回路は、データ信号、セレクト信号、及び第ｐのシフトレジスタの最終段の出力が入力され、セレクト信号に応じて第１の信号または第２の信号の一方を切り替えて出力する。第１のシフトレジスタの第１段には、切り替え回路の出力が入力される。前記第１のシフトレジスタ乃至前記第ｐのシフトレジスタにおいて、第ｒ（ｒはｐより小さい自然数）のシフトレジスタの最終段の出力、及び切り替え回路の出力は、第ｒの排他的論理和回路に入力される。第ｒの排他的論理和回路の出力は第（ｒ＋１）のシフトレジスタの第１段に入力される。
【００１４】
第１の信号は、データ信号と第ｐのシフトレジスタの最終段の出力の排他的論理和である。第２の信号は、「０」である。ここで、「０」とはデジタル信号が「０」の論理値であることを示すものとする。なお、第２の信号は、当該第２の信号が第ｒの排他的論理和回路に入力されたとき、第ｒの排他的論理和回路の出力を第ｒのシフトレジスタの最終段の出力と等しくする信号であればよい。
【００１５】
更に、巡回冗長検査回路は、判定回路と第１の記憶回路とを有することを特徴としてもよい。第１のシフトレジスタ乃至前記第ｐのシフトレジスタは、１ビットの信号を記憶する第２の記憶回路をｓ（ｓはｐ以上の自然数）個有する構成とする。ｓ個の第２の記憶回路に記憶された信号は、ｓビットの出力として判定回路にパラレルに入力される。判定回路は、ｓビットの出力が第１の記憶回路に記憶された所定の信号に一致するか否かに応じて異なる信号を出力する。
【発明の効果】
【００１６】
上記構成の巡回冗長検査回路は、切り替え回路を有することにより、新たなシフトレジスタ等を追加することなく、データ信号に対応したＣＲＣ符号を計算し、当該ＣＲＣ符号をパラレルに出力する場合と、データ信号に対応したＣＲＣ符号を計算し、当該ＣＲＣ符号をシリアルに順次出力する場合とを切り替えることができる。こうして、より簡単な構成で消費電力の少ない巡回冗長検査回路を提供することができる。
【００１７】
そのため、当該巡回冗長検査回路を用いた半導体装置を小型化し省電力化することができる。更に、半導体装置を用いた電子機器を小型化し省電力化することができる。特に、当該半導体装置が無線チップの場合には、チップを小型化し省電力化することができるので、当該チップを設置することができる物の種類が増え、当該チップを用いた無線通信システムの適用範囲を広げることが可能となる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。また、本発明において、接続されているとは電気的に接続されていることと同義である。したがって、間に別の素子などが配置されていてもよい。
（実施の形態１）
【００１９】
本実施の形態１では、本発明の巡回冗長検査回路の構成及びその動作について、図１乃至図３を用いて説明する。
【００２０】
図１に巡回冗長検査回路の構成を示す。巡回冗長検査回路は、第１のシフトレジスタ（図１中、ＳＲ１と表記）乃至第ｐ（ｐは１より大きい自然数）のシフトレジスタ（図１中、ＳＲｐと表記）と、第１の排他的論理和回路（図１中、ＥＸＯＲ１と表記）乃至第（ｐ―１）の排他的論理和回路（図１中、ＥＸＯＲ（ｐ−１）と表記）と、切り替え回路１０１とを有する。
【００２１】
第１のシフトレジスタＳＲ１乃至第ｐのシフトレジスタＳＲｐは、各々が１つの段またはカスケード接続された複数の段を有し、入力された信号をクロック信号に同期して遅延させて各段から出力する。即ち、前記第１のシフトレジスタＳＲ１乃至第ｐのシフトレジスタＳＲｐの各々のシフトレジスタは、１つの段またはカスケード接続された複数の段を有する。前記１つの段または前記複数の段の各段は、入力された信号を遅延させた後に出力する。前記１つの段または前記複数の段からの信号の出力はクロック信号に同期して行われる。
【００２２】
ここで、第１のシフトレジスタＳＲ１乃至第ｐのシフトレジスタＳＲｐ各々の構成例について、図５を用いて説明する。図５（Ａ）は、第１のシフトレジスタＳＲ１乃至第ｐのシフトレジスタＳＲｐのうち任意の１つのシフトレジスタ（図５中、ＳＲと表記）の構成を示した図である。シフトレジスタＳＲは、第１段乃至第ｕ（ｕは自然数）段を有し、入力信号１５３とクロック信号１５２が入力される。入力信号１５３は第１段に入力され、前段の出力は後段に入力される。前段の出力が後段に入力されるように各段が接続されていることを、カスケード接続されているという。第１段乃至第ｕ段各々は、１ビットの記憶回路を有する遅延素子で構成することができる。遅延素子としては、Ｄ型フリップフロップ回路等を用いることができる。
【００２３】
なお、図５（Ａ）では、複数の段を有するシフトレジスタＳＲを示したが、１つの段のみを有するシフトレジスタであってもよい。即ち、第１のシフトレジスタＳＲ１乃至第ｐのシフトレジスタＳＲｐのうち少なくとも１つのシフトレジスタが１つの段のみを有するシフトレジスタであってもよい。
【００２４】
図５（Ａ）に示した構成のシフトレジスタの駆動方法を示すタイミングチャートを図５（Ｂ）に示す。図５（Ｂ）のように、シフトレジスタＳＲは、入力信号１５３をクロック信号１５２に同期して遅延させ、第１段乃至第ｕ段の各段から順に出力する。図５では、各段からの出力をｏｕｔ＿１乃至ｏｕｔ＿ｕで示す。ｏｕｔ＿１乃至ｏｕｔ＿ｕがシフトレジスタＳＲの出力１５１となる。図５に示す回路では、任意の段において、後段に出力する信号とシフトレジスタＳＲの出力となる信号とが等しい例を示したがこれに限定されない。任意の段において、シフトレジスタＳＲの出力となる信号は、後段に出力する信号に対して反転した信号であってもよい。
【００２５】
再び、図１を参照する。第１の排他的論理和回路ＥＸＯＲ１乃至第（ｐ―１）の排他的論理和回路ＥＸＯＲ（ｐ−１）は、入力された２つの信号の排他的論理和を演算する。切り替え回路１０１は、データ信号１３１、セレクト信号１３２、及び第ｐのシフトレジスタＳＲｐの最終段の出力１０３が入力され、セレクト信号１３２に応じて第１の信号または第２の信号の一方を切り替えて出力１０２として出力する。第１のシフトレジスタＳＲ１の第１段には、切り替え回路１０１の出力１０２が入力される。第ｒ（ｒはｐより小さい自然数）のシフトレジスタＳＲｒの最終段の出力、及び切り替え回路１０１の出力１０２は、第ｒの排他的論理和回路ＥＸＯＲｒに入力される。当該第ｒの排他的論理和回路ＥＸＯＲｒの出力は前記第（ｒ＋１）のシフトレジスタＳＲ（ｒ＋１）の第１段に入力される。
【００２６】
第１の信号は、データ信号１３１と第ｐのシフトレジスタＳＲｐの最終段の出力１０３の排他的論理和である。第２の信号は、「０」である。ここで、「０」とは、デジタル信号が「０」の論理値であることを示すものとする。なお、第２の信号は、当該第２の信号が第ｒの排他的論理和回路ＥＸＯＲｒに入力されたとき、第ｒの排他的論理和回路ＥＸＯＲｒの出力を第ｒのシフトレジスタＳＲｒの最終段の出力と等しくする信号であればよい。
【００２７】
切り替え回路１０１の出力１０２から第１の信号が出力される間は、巡回冗長検査回路はｓビットのＣＲＣ符号をパラレルに出力する（図１中、ｓビットの出力１０４）。一方、切り替え回路１０１の出力１０２から第２の信号が出力される間は、第１のシフトレジスタＳＲ１乃至第ｐのシフトレジスタＳＲｐがまとまって１つのシフトレジスタのように動作し、巡回冗長検査回路はｓビットのＣＲＣ符号を出力１０３としてシリアルに出力する。
【００２８】
図２に切り替え回路１０１の具体的な構成例について説明する。切り替え回路１０１は排他的論理和回路ＥＸＯＲ１１１とセレクタ１１２とを有する。排他的論理和回路ＥＸＯＲ１１１には、出力１０３とデータ信号１３１が入力され、出力１０３とデータ信号１３１との排他的論理和を演算してセレクタ１１２に入力する。セレクタ１１２は、セレクト信号１３２に応じて、排他的論理和回路ＥＸＯＲ１１１の出力とデータ信号１３１とを切り替えて出力１０２として出力する。
【００２９】
図３を用いて、データ信号１３１と、セレクト信号１３２について説明する。なお、説明では、図１及び図２も参照する。また、セレクタ１１２は、Ｓに入力されるセレクト信号１３２が「１」の論理値のときＩＮ１に入力される信号をＹから出力し、セレクト信号１３２が「０」のときＩＮ２に入力される信号をＹから出力するものとする。
【００３０】
データ信号１３１は、受信データ信号、送信データ信号、及び受信データ信号と送信データ信号のどちらもないときの「０」の信号によって構成される。
【００３１】
図３に示すように、巡回冗長検査回路（ＣＲＣ回路）は、データ信号１３１としてシリアルの受信データ信号が入力された後、当該受信データ信号に対応するＣＲＣ符号の計算を行う（図３中、ＴＣ１で示す期間）。ＣＲＣ符号の計算が終了すると、計算結果、即ち得られたＣＲＣ符号をパラレルに出力する（図３中、ＴＯ１で示す期間）。パラレルに出力されたＣＲＣ符号を用いて受信データ信号の誤りをチェックする。ＴＣ１及びＴＯ１において、セレクト信号１３２は「１」である。
【００３２】
次いで、巡回冗長検査回路（ＣＲＣ回路）は、データ信号としてシリアルの送信データ信号が入力された後、当該送信データ信号に対応するＣＲＣ符号の計算を行う（図３中、ＴＣ２で示す期間）。ＣＲＣ符号の計算が終了すると、計算結果、即ち得られたＣＲＣ符号をシリアルに出力する（図３中、ＴＯ２で示す期間）。シリアルに出力されたＣＲＣ符号は、送信データ信号に付加される。ＴＯ２において、セレクト信号１３２は「０」である。
【００３３】
なお、図３では、ＴＯ２以外の期間全てにおいて、セレクト信号１３２を「１」としたがこれに限定されない。セレクト信号１３２は、ＴＣ１及びＴＯ１に「１」であり、且つＴＯ２に「０」であれば、その他の期間は「１」であっても「０」であってもよい。
【００３４】
こうして、巡回冗長検査回路（ＣＲＣ回路）は、受信データ信号に対応したＣＲＣ符号を計算し、当該ＣＲＣ符号をパラレルに出力する場合と、送信データ信号に対応したＣＲＣ符号を計算し、当該ＣＲＣ符号をシリアルに順次出力する場合とを切り替えることができる。
【００３５】
更に、図１に示すように、巡回冗長検査回路は判定回路１０５を有する構成とすることができる。第１のシフトレジスタＳＲ１乃至前記第ｐのシフトレジスタＳＲｐは、１ビットの信号を記憶する記憶回路をｓ（ｓはｐ以上の自然数）個有する構成とする。ここで、図５を参照すると、第１のシフトレジスタＳＲ１乃至前記第ｐのシフトレジスタＳＲｐが有する段の数の合計がｓ個であることに対応する。図１に示すように、ｓ個の記憶回路に記憶された信号は、ｓビットの出力１０４として判定回路１０５にパラレルに入力される。ｓビットの出力１０４は、受信データ信号に対応するＣＲＣ符号である。判定回路１０５は、ｓビットの出力が所定のｓビットの信号１４４に一致するか否かに応じて異なる信号を出力１０６として出力する。所定のｓビットの信号１４４は、前記ｓ個の記憶回路とは別の記憶回路に記憶されている。例えば、マスクＲＯＭ等に記憶されている。
【００３６】
こうして、巡回冗長検査回路（ＣＲＣ回路）は、受信データ信号に対応したＣＲＣ符号を計算し、当該ＣＲＣ符号をパラレルに出力し、当該ＣＲＣ符号が所定の信号に一致するか否かを判定することができる。
（実施の形態２）
【００３７】
本実施の形態では、図１の判定回路１０５の構成について、図４及び図１１を用いてより具体的に説明する。なお、図１や図２と同じ部分は同じ符号を用いて示し、説明は省略する。
【００３８】
図４（Ａ）乃至図４（Ｄ）、図１１（Ａ）乃至図１１（Ｄ）それぞれは、判定回路１０５の構成例である。
【００３９】
図４（Ａ）において、判定回路１０５はｓ個の一致回路（図４中、ＥＸＮＯＲ１４７と表記）と論理積回路（図４中、ＡＮＤ１４８と表記）とを有する。ｓ個の一致回路（ＥＸＮＯＲ１４７）によって、ｓビットの出力１０４と所定のｓビットの信号１４４は、各ビット毎に一致するか否かを判定される。つまり、第ｖ（ｖは１以上ｓ以下の自然数）位ビットに対して１つの一致回路（ＥＸＮＯＲ１４７）が対応する。当該一致回路（ＥＸＮＯＲ１４７）は、ｓビットの出力１０４の第ｖ位ビットの信号と、所定のｓビットの信号１４４の第ｖ位ビットの信号が入力される。入力された２つの信号が一致する場合は「１」を出力し、一致しない場合は「０」の信号を出力する。ｓ個の一致回路（ＥＸＮＯＲ１４７）の出力は論理積回路（ＡＮＤ１４８）に入力される。論理積回路（ＡＮＤ１４８）は、ｓ個の一致回路（ＥＸＮＯＲ１４７）の出力が全て「１」の場合に「１」を出力し、それ以外の場合に「０」を出力する。即ち、論理積回路（ＡＮＤ１４８）は、ｓビットの出力１０４と所定のｓビットの信号１４４が一致した場合に「１」を出力し、それ以外の場合に「０」を出力する。論理積回路（ＡＮＤ１４８）の出力が判定回路１０５の出力１０６となる。
【００４０】
図４（Ｂ）に示す判定回路１０５は、図４（Ａ）に示した構成に対して、論理積回路（ＡＮＤ１４８）の出力を出力制御回路１４５を介して出力する点が異なる。その他の部分は、図４（Ａ）と同様であるので説明は省略する。出力制御回路１４５には、論理積回路（ＡＮＤ１４８）の出力と、出力制御信号１４６が入力される。出力制御回路１４５は、出力制御信号１４６によって、論理積回路（ＡＮＤ１４８）の出力を出力１０６として出力するか否かを制御する。こうして、受信データ信号の判定結果を出力するとき以外は、出力１０６がされないようにしておくことができる。そのため、ＣＲＣ符号の計算途中などに出力１０６が「０」となって、当該判定結果を用いて制御される回路が誤作動を起こす危険性をなくすことができる。
【００４１】
図４（Ｃ）に示す判定回路１０５は、図４（Ａ）に示した構成に対して次の点が異なる。ｓ個の一致回路（ＥＸＮＯＲ１４７）の出力を論理積回路（ＡＮＤ１４８）ではなく、第１のＮＡＮＤ１４９ａと第２のＮＡＮＤ１４９ｂに入力し、第１のＮＡＮＤ１４９ａと第２のＮＡＮＤ１４９ｂの出力をＮＯＲ１５０に入力した点。ＮＯＲ１５０の出力を出力１０６とした点。その他の部分は、図４（Ａ）と同様であるので説明は省略する。第１のＮＡＮＤ１４９ａは、ｓビットの出力１０４と所定のｓビットの信号１４４において第１位ビット乃至第ｑ（ｑは１以上でｓより小さい自然数）位ビットの信号が全て一致したか否かを判定する。一致した場合は「０」を出力し、それ以外の場合は「１」を出力する。第２のＮＡＮＤ１４９ｂは、ｓビットの出力１０４と所定のｓビットの信号１４４において第（ｑ＋１）位ビット乃至第ｓ位ビットの信号が全て一致したか否かを判定する。一致した場合は「０」を出力し、それ以外の場合は「１」を出力する。こうして、ＮＯＲ１５０は、ｓビットの出力１０４と所定のｓビットの信号１４４が一致した場合に「１」を出力し、それ以外の場合に「０」を出力する。
【００４２】
図４（Ｃ）に示した構成では、図４（Ａ）のＡＮＤ１４８を、第１のＮＡＮＤ１４９ａと第２のＮＡＮＤ１４９ｂとＮＯＲ１５０との複数の素子によって構成している。そのため、図４（Ｃ）に示した構成では、個々の素子の入力端子の数を少なくすることができる。こうして、判定回路１０５を実際に作製する際、レイアウトを容易にすることができる。
【００４３】
図４（Ｄ）に示した構成では、図４（Ｃ）に示した構成に対して、ＮＯＲ１５０の出力を出力制御回路１４５を介して出力する点が異なる。その他の部分は、図４（Ｃ）と同様であるので説明は省略する。出力制御回路１４５には、ＮＯＲ１５０の出力と、出力制御信号１４６が入力される。出力制御回路１４５は、出力制御信号１４６によって、ＮＯＲ１５０の出力を出力１０６として出力するか否かを制御する。こうして、受信データ信号の判定結果を出力するとき以外は、出力１０６がされないようにしておくことができる。そのため、ＣＲＣ符号の計算途中などに出力１０６が「０」となって、当該判定結果を用いて制御される回路が誤作動を起こす危険性をなくすことができる。
【００４４】
図１１（Ａ）及び図１１（Ｂ）において、判定回路１０５は論理積回路（図１１中、ＡＮＤ１４８と表記）を有する。図１１（Ａ）に示す回路は、図４（Ａ）に示す回路において、ｓ個の一致回路（ＥＸＮＯＲ１４７）をなくした場合に相当する。
【００４５】
一般に、受信データ信号をそのＣＲＣ符号も含むデータと捉え、そのＣＲＣ符号を計算すると、得られるＣＲＣ符号は受信データ信号に関わらず所定の信号となることが知られている。例えば、図１１（Ａ）は、所定のｓビットの信号１４４の全てのビットが「０」の場合の例である。このとき、受信データ信号に誤りがない場合には計算したＣＲＣ符号の全てのビットが「０」である。よって、受信データ信号に誤りがない場合には計算したＣＲＣ符号の各ビットの信号を反転させた信号は全て「１」となるはずである。そのため、計算したＣＲＣ符号の各ビットの信号を反転させた信号をｓビットの出力１０４としてＡＮＤ１４８に入力することによって、計算したＣＲＣ符号と所定のｓビットの信号１４４の各ビットが一致しているか否かを判定することが可能となる。計算したＣＲＣ符号と所定のｓビットの信号１４４の各ビットが一致している場合は、「１」が出力され、一致していない場合は「０」が出力される。
【００４６】
また、図１１（Ｂ）は、所定のｓビットの信号１４４が「１１１１０００００１１１」（第１２位ビットから第１位ビットの順に記載した。）の１２ビットの信号の場合の例である。このとき、受信データ信号に誤りがない場合には計算したＣＲＣ符号は「１１１１０００００１１１」（第１２位ビットから第１位ビットの順に記載した。）である。よって、受信データ信号に誤りがない場合には計算したＣＲＣ符号の第４位ビット乃至第８位ビットの信号のみを反転させた信号（図１１（Ｂ）において、反転信号をＱＢと表記し、反転していない信号はＱと表記した）は全て「１」となるはずである。そのため、計算したＣＲＣ符号の第４位ビット乃至第８位ビットの信号のみを反転させた信号をｓビットの出力１０４としてＡＮＤ１４８に入力することによって、計算したＣＲＣ符号と所定のｓビットの信号１４４の各ビットが一致しているか否かを判定することが可能となる。計算したＣＲＣ符号と所定のｓビットの信号１４４の各ビットが一致している場合は、「１」が出力され、一致していない場合は「０」が出力される。
【００４７】
また、図１１（Ｃ）は、図１１（Ａ）と同様に所定のｓビットの信号１４４の全てのビットが「０」の場合の例である。図１１（Ａ）との違いは、図４（Ｃ）と同様に、ＡＮＤ１４８を、第１のＮＡＮＤ１４９ａと第２のＮＡＮＤ１４９ｂとＮＯＲ１５０との複数の素子によって構成している点である。
【００４８】
また、図１１（Ｄ）は、図１１（Ｂ）と同様に所定のｓビットの信号１４４が「１１１１０００００１１１」の１２ビットの信号の場合の例である。図１１（Ｂ）との違いは、図４（Ｃ）と同様に、ＡＮＤ１４８を、第１のＮＡＮＤ１４９ａと第２のＮＡＮＤ１４９ｂとＮＯＲ１５０との複数の素子によって構成している点である。
【００４９】
なお、図１１（Ａ）乃至図１１（Ｄ）において、図４（Ｂ）及び図４（Ｄ）と同様に、ＡＮＤ１４８の出力に出力制御回路１４５を設けても良い。
【００５０】
本実施の形態は、実施の形態１と自由に組み合わせて実施することができる。
（実施の形態３）
【００５１】
本実施の形態では、ＣＲＣ１６−ＣＣＩＴＴ（ＣＲＣ−ＩＴＵ−Ｔとも言う）の規格に対応した構成について説明する。ＣＲＣ１６−ＣＣＩＴＴの規格では、生成多項式がＸ１６＋Ｘ１２＋Ｘ５＋１で示され、ＣＲＣ符号は１６ビットとなる。即ち、上記の実施の形態において、ｓが１６の場合に相当する。
【００５２】
図６及び図７を用いて、ＣＲＣ１６−ＣＣＩＴＴの規格に対応した巡回冗長検査回路の構成例を示す。
【００５３】
図６に示すように、巡回冗長検査回路は、第１のシフトレジスタＳＲ１と、第２のシフトレジスタＳＲ２と、第３のシフトレジスタＳＲ３と、第１の排他的論理和回路ＥＸＯＲ１と、第２の排他的論理和回路ＥＸＯＲ２と、切り替え回路１０１とを有する。
【００５４】
第１のシフトレジスタＳＲ１は、カスケード接続された５個の段を有し、入力された信号をクロック信号１５２に同期して遅延させて各段から出力する。即ち、カスケード接続された５個の段の各段は、入力された信号を遅延させた後に出力する。５個の段からの信号の出力はクロック信号１５２に同期して行われる。第２のシフトレジスタＳＲ２は、カスケード接続された７個の段を有し、入力された信号をクロック信号１５２に同期して遅延させて各段から出力する。即ち、カスケード接続された７個の段の各段は、入力された信号を遅延させた後に出力する。７個の段からの信号の出力はクロック信号１５２に同期して行われる。第３のシフトレジスタＳＲ３は、カスケード接続された４個の段を有し、入力された信号をクロック信号１５２に同期して遅延させて各段から出力する。即ち、カスケード接続された４個の段の各段は、入力された信号を遅延させた後に出力する。４個の段からの信号の出力はクロック信号１５２に同期して行われる。第１の排他的論理和回路ＥＸＯＲ１及び第２の排他的論理和回路ＥＸＯＲ２各々は、入力された２つの信号（図６中、Ａに入力される信号及びＢに入力される信号に相当）の排他的論理和を演算する。切り替え回路１０１は、データ信号１３１、セレクト信号１３２、及び第３のシフトレジスタＳＲ３の第４段の出力１０３が入力され、セレクト信号１３２に応じて第１の信号または第２の信号の一方を切り替えて出力する。第１のシフトレジスタＳＲ１の第１段には、切り替え回路１０１の出力１０２が入力される。第１のシフトレジスタＳＲ１の第５段の出力、及び切り替え回路１０１の出力１０２は、第１の排他的論理和回路ＥＸＯＲ１に入力される。第１の排他的論理和回路ＥＸＯＲ１の出力（図６中、Ｙから出力される信号に相当）は第２のシフトレジスタＳＲ２の第１段に入力される。第２のシフトレジスタＳＲ２の第７段の出力、及び切り替え回路１０１の出力１０２は、第２の排他的論理和回路ＥＸＯＲ２に入力される。第２の排他的論理和回路ＥＸＯＲ２の出力（図６中、Ｙから出力される信号に相当）は第３のシフトレジスタＳＲ３の第１段に入力される。
【００５５】
第１の信号は、データ信号１３１と第３のシフトレジスタＳＲ３の第４段の出力の排他的論理和であり、第２の信号は、「０」である。なお、第２の信号は、第２の信号が第１の排他的論理和回路ＥＸＯＲ１に入力されたとき第１の排他的論理和回路ＥＸＯＲ１の出力を第１のシフトレジスタＳＲ１の第５段の出力と等しくし、第２の信号が第２の排他的論理和回路ＥＸＯＲ２に入力されたとき第２の排他的論理和回路ＥＸＯＲ２の出力を第２のシフトレジスタＳＲ２の第７段の出力と等しくする信号であれば良い。
【００５６】
図６では、第１のシフトレジスタＳＲ１乃至第３のシフトレジスタＳＲ３がそれぞれ有する複数の段各々を、セット型Ｄ型フリップフロップ回路（図６中、ＤＦＳと表記）を用いて構成した例を示す。１つのセット型Ｄ型フリップフロップ回路ＤＦＳは、１ビットの信号を記憶する記憶回路であり、１段に対応する。１６個のセット型Ｄ型フリップフロップ回路ＤＦＳの出力が、１６ビットのＣＲＣ符号となる。１６個のセット型Ｄ型フリップフロップ回路ＤＦＳのセット端子（図６中、ＸＳと表記）にはシフトレジスタリセット信号１５４が入力される。シフトレジスタリセット信号１５４によって、ＣＲＣ符号の計算を開始する前に、１６個のセット型Ｄ型フリップフロップ回路ＤＦＳに記憶された情報を初期化することができる。
【００５７】
切り替え回路１０１の構成及び動作は、実施の形態１において図２及び図３を用いて説明したものと同様であるので、ここでは説明は省略する。
【００５８】
こうして、ＣＲＣ１６−ＣＣＩＴＴの規格に対応して、巡回冗長検査回路（ＣＲＣ回路）は、受信データ信号に対応したＣＲＣ符号を計算し、当該ＣＲＣ符号をパラレルに出力する場合と、送信データ信号に対応したＣＲＣ符号を計算し、当該ＣＲＣ符号をシリアルに順次出力する場合とを切り替えることができる。
【００５９】
更に、巡回冗長検査回路は、図７に示すような判定回路を有していても良い。図６における第１のシフトレジスタＳＲ１乃至前記第３のシフトレジスタＳＲ３に記憶された信号は、１６ビットの出力１０４として判定回路にパラレルに入力される。判定回路は、１６ビットの出力１０４が所定の１６ビットの信号１４４に一致するか否かに応じて異なる信号を出力する。
【００６０】
ここで、受信データ信号をそのＣＲＣ符号も含むデータと捉え、そのＣＲＣ符号を計算すると、得られるＣＲＣ符号は受信データ信号に関わらず所定の信号となることが知られている。ＣＲＣ１６−ＣＣＩＴＴの規格の場合には、所定の信号は１６進数表記で「Ｆ０Ｂ８」即ち２進数表記で「１１１１  ００００  １０１１  １０００」（第１６位ビットから第１位ビットの順に記載した。）となることが知られている。そこで、図１１（Ｄ）に示した判定回路の構成と同様に、計算したＣＲＣ符号の第１位ビット乃至第３位ビット、第７位ビット、第９位ビット乃至第１２位ビットの信号のみを反転させた信号をｓビットの出力１０４として第１のＮＡＮＤ１４９ａ及び第２のＮＡＮＤ１４９ｂに入力する。そのため、図６に示すように、第１のシフトレジスタＳＲ１乃至第３のシフトレジスタＳＲ３において、計算したＣＲＣ符号の第１位ビット乃至第３位ビット、第７位ビット、第９位ビット乃至第１２位ビットの信号に対応する段では、ＤＦＳの反転出力（ＱＢ）を出力とし、それ以外の段では、ＤＦＳの非反転出力（Ｑ）を出力としている。こうして、計算したＣＲＣ符号と所定のｓビットの信号１４４の各ビットが一致している場合は、「１」が出力され、一致していない場合は「０」が出力される。これにより、受信データ信号の誤りを判定することができる。
【００６１】
なお、図７に示す判定回路では、ＮＯＲ１５０の出力は、出力制御回路１４５に入力される。出力制御回路１４５の出力が判定回路の出力１０６となる。出力制御回路１４５の構成は、基本的に実施の形態２において図４（Ｂ）や図４（Ｄ）を用いて説明した構成と同様である。図７の出力制御回路１４５はリセット型Ｄ型フリップフロップ回路（図７中、ＤＦＲと表記）で構成される。リセット型Ｄ型フリップフロップ回路ＤＦＲのリセット端子（図７中、ＸＲと表記）に出力リセット信号１７１が入力される。出力リセット信号１７１によって、判定回路が結果を出力する前に、判定回路の出力を初期化することができる。
【００６２】
本実施の形態では、ＣＲＣ１６−ＣＣＩＴＴの規格に対応した場合を例に示したが、これに限定されない。任意の規格に対応した巡回冗長検査回路に適用することができる。
【００６３】
本実施の形態は、実施の形態１や実施の形態２と自由に組み合わせて実施することが可能である。
（実施の形態４）
【００６４】
本実施の形態では、図２における切り替え回路１０１の有するセレクタ１１２、図６におけるセット型Ｄ型フリップフロップ回路ＤＦＳ、図７におけるリセット型Ｄ型フリップフロップ回路ＤＦＲのより具体的な構成について説明する。
【００６５】
セレクタ１１２の構成を図８に示す。図８（Ａ）にセレクタ１１２のブロック図を示し、図８（Ｂ）に対応する回路図を示す。セレクタ１１２は、２つのインバータ回路、６つのＰチャネル型トランジスタ、６つのＮチャネル型トランジスタを有する。
【００６６】
セット型Ｄ型フリップフロップ回路ＤＦＳの構成を図９に示す。図９（Ａ）にセット型Ｄ型フリップフロップ回路ＤＦＳのブロック図を示し、図９（Ｂ）に対応する回路図を示す。セット型Ｄ型フリップフロップ回路ＤＦＳは、３つのインバータ回路と、６つのＮＡＮＤ回路を有する。
【００６７】
リセット型Ｄ型フリップフロップ回路ＤＦＲの構成を図１０に示す。図１０（Ａ）にリセット型Ｄ型フリップフロップ回路ＤＦＲのブロック図を示し、図１０（Ｂ）に対応する回路図を示す。リセット型Ｄ型フリップフロップ回路ＤＦＲは、２つのインバータ回路と、６つのＮＡＮＤ回路を有する。
【００６８】
本実施の形態は、実施の形態１乃至実施の形態３と自由に組み合わせて実施することが可能である。
（実施の形態５）
【００６９】
本実施の形態では、無線通信によりデータの交信が可能な半導体装置（以下、無線タグとも呼ぶ）及びそれを用いた無線通信システムに、上記実施の形態１乃至実施の形態４に示した巡回冗長検査回路を用いた場合について説明する。
【００７０】
図１３（Ａ）に、無線タグ２００と、無線タグ２００と無線通信によってデータの交信を行うリーダ／ライタ２０１とを有する無線通信システムの構成を示す。無線タグ２００は、アンテナ２０２と、アンテナ２０２と信号のやりとりを行う回路部２０３とを有する。リーダ／ライタ２０１は、アンテナ２０６と、アンテナ２０６と信号のやりとりを行う回路部２０７とを有する。無線タグ２００とリーダ／ライタ２０１とは、アンテナ２０２とアンテナ２０６とによって、変調された搬送波１９０（無線信号ともいう）を送受信することによりデータの交信を行う。回路部２０３は、アナログ部２０４及びデジタル部２０５を有する。アナログ部２０４は、アンテナ２０２と信号のやりとりを行う。デジタル部２０５は、アナログ部２０４と信号のやりとりを行う。
【００７１】
図１３（Ｂ）に、アナログ部２０４及びデジタル部２０５の構成を示す。アナログ部２０４は、共振容量５０１と、帯域フィルタ５０２と、電源回路５０３と、復調回路５０６と、変調回路５０７とを有する。共振容量５０１は、アンテナ２０２が所定の周波数の信号を受信し易くするように設けられている。デジタル部２０５は、コード抽出回路３０１と、コード判定回路３０２と、巡回冗長検査回路３０３と、メモリ回路３０５と、制御回路３０４とを有する。
【００７２】
無線タグ２００がデータを受信する場合について説明する。アンテナ２０２から入力された変調された搬送波は、帯域フィルタ５０２によってノイズを除去され、電源回路５０３及び復調回路５０６に入力される。電源回路５０３は、整流回路及び保持容量を有する。帯域フィルタ５０２を介して入力された変調された搬送波は、整流回路によって整流され、更に保持容量によって平滑化される。こうして、電源回路５０３は直流電圧を生成する。電源回路５０３において生成された直流電圧１９１は電源電圧として、無線タグ２００が有する回路部２０３内の各回路に供給される。帯域フィルタ５０２を介して入力された変調された搬送波は、復調回路５０６によって復調され、復調された信号はデジタル部２０５に入力される。アナログ部２０４から入力された信号、即ち、変調された搬送波を復調回路５０６によって復調した信号は、コード抽出回路３０１に入力され、信号の有するコードが抽出される。コード抽出回路３０１の出力は、コード判定回路３０２に入力され、抽出されたコードが解析される。解析されたコードは、巡回冗長検査回路３０３に入力され、送信エラーを識別するための演算処理が行われる。こうして、巡回冗長検査回路３０３は受信データ信号に誤りがあるか否かの判定結果１９２を制御回路３０４に出力する。
【００７３】
次いで、無線タグ２００がデータを送信する場合について説明する。メモリ回路３０５は、コード判定回路３０２から入力される信号に応じて、記憶された固有識別子１９３（ＵＩＤ）を制御回路３０４に出力する。巡回冗長検査回路３０３は、送信データ信号に対応するＣＲＣ符号を計算し、制御回路３０４に出力する。制御回路３０４は送信データ信号にＣＲＣ符号を付加する。また、制御回路３０４は、送信データ信号にＣＲＣ符号が付加されたデータを符号化する。更に、制御回路３０４は、符号化された情報を、所定の変調方式に対応して搬送波を変調するための信号に変換する。制御回路３０４の出力は、アナログ部２０４の変調回路５０７に入力される。変調回路５０７は、入力された信号に応じて搬送波を負荷変調し、アンテナ２０２に出力する。
【００７４】
搬送波の周波数、副搬送波の周波数、データの伝送速度、符号化方式等は任意の方式を用いることが可能である。例えば、搬送波の周波数は、サブミリ波である３００ＧＨｚ以上３ＴＨｚ以下、ミリ波である３０ＧＨｚ以上３００ＧＨｚ未満、マイクロ波である３ＧＨｚ以上３０ＧＨｚ未満、極超短波である３００ＭＨｚ以上３ＧＨｚ未満、超短波である３０ＭＨｚ以上３００ＭＨｚ未満、短波である３ＭＨｚ以上３０ＭＨｚ未満、中波である３００ＫＨｚ以上３ＭＨｚ未満、長波である３０ＫＨｚ以上３００ＫＨｚ未満、及び超長波である３ＫＨｚ以上３０ＫＨｚ未満のいずれの周波数も用いることができる。
【００７５】
本実施の形態は、実施の形態１乃至実施の形態４と自由に組み合わせて実施することが可能である。
【実施例１】
【００７６】
本実施例では、本発明の半導体装置の具体的な構成について、図１４及び図１６を用いて説明する。
【００７７】
本発明の半導体装置におけるアンテナ２０２の構成例を図１４（Ａ）乃至図１４（Ｄ）に示す。アンテナ２０２は２通りの設け方があり、一方（以下、第１のアンテナ設置法という）を図１４（Ａ）及び図１４（Ｃ）に示す。もう一方（以下、第２のアンテナ設置法という）を図１４（Ｂ）及び図１４（Ｄ）に示す。図１４（Ｃ）は図１４（Ａ）のＡ〜Ａ’の断面図に相当し、図１４（Ｄ）は図１４（Ｂ）のＢ〜Ｂ’の断面図に相当する。
【００７８】
第１のアンテナ設置法では、複数の素子（以下、素子群６０１と呼ぶ）が設けられた基板６００上にアンテナ２０２を設ける（図１４（Ａ）及び図１４（Ｃ）参照）。素子群６０１によって、本発明の半導体装置のアンテナ以外の回路（回路部２０３）が構成される。素子群６０１は複数の薄膜トランジスタを有する。図示する構成では、アンテナ２０２として機能する導電膜は、素子群６０１の有する薄膜トランジスタのソースやドレインと接続される配線と同じ層（同じ絶縁表面上）に設けられている。しかしながら、アンテナ２０２として機能する導電膜は、素子群６０１の有する薄膜トランジスタのゲート電極６６４と同じ層に設けてもよいし、素子群６０１を覆うように更に絶縁膜を設け当該絶縁膜上に設けてもよい。
【００７９】
第２のアンテナ設置法では、素子群６０１が設けられた基板６００上に端子部６０２を設ける。そして、当該端子部６０２に接続するように、基板６００とは別の基板６１０上に設けられたアンテナ２０２を接続する（図１４（Ｂ）及び図１４（Ｄ）参照）。図示する構成では、素子群６０１の有する薄膜トランジスタのソースやドレインと接続される配線の一部を端子部６０２として用いる。そして、端子部６０２に接続するように、基板６００と、アンテナ２０２が設けられた基板６１０とを貼り合わせている。基板６００と基板６１０の間には、導電性粒子６０３と樹脂６０４が設けられている。導電性粒子６０３によって、アンテナ２０２と端子部６０２とは電気的に接続されている。
【００８０】
素子群６０１の構成及び作製方法について説明する。素子群６０１は、大面積の基板上に複数形成し、その後、分断することで完成させれば、安価なものを提供することができる。基板６００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板の表面を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などの研磨により平坦化しておいても良い。また、ガラス基板、石英基板や、半導体基板を研磨して薄くした基板を用いてもよい。
【００８１】
基板６００上に設けられている下地層６６１としては、酸化珪素や、窒化珪素、または窒化酸化珪素（ＳｉＯｘＮｙまたはＳｉＮｘＯｙ  但しｘ＞ｙ）などの絶縁膜を用いることができる。下地層６６１によって、基板６００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層６６２に拡散し薄膜トランジスタの特性に悪影響をおよぼすのを防ぐことができる。図１４では、下地層６６１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地層６６１を必ずしも設ける必要はない。
【００８２】
なお、高密度プラズマによって基板６００の表面を直接処理してもよい。高密度プラズマは、高周波、例えば２．４５ＧＨｚを使うことによって生成される。なお、高密度プラズマとしては電子密度が１０１１〜１０１３／ｃｍ３かつ電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない膜を形成することができる。プラズマの生成はラジアルスロットアンテナを用いた高周波励起のプラズマ処理装置を用いることができる。高周波を発生するアンテナから基板６００までの距離を２０〜８０ｍｍ（好ましくは２０〜６０ｍｍ）とする。
【００８３】
窒化性雰囲気、例えば、窒素（Ｎ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または窒素と水素（Ｈ）と希ガス雰囲気下、またはアンモニア（ＮＨ３）と希ガス雰囲気下において、上記高密度プラズマ処理を行うことによって、基板６００表面を窒化することができる。基板６００としてガラスや石英、シリコンウエハ等を用いた場合、基板６００の表面に形成された窒化物層は窒化珪素を主成分とするので、基板６００側から拡散してくる不純物のブロッキング層として利用することができる。この窒化物層の上に酸化珪素膜または酸窒化珪素膜をプラズマＣＶＤ法で形成して下地層６６１としても良い。
【００８４】
また、酸化珪素や酸窒化珪素などからなる下地層６６１の表面に対し同様な高密度プラズマ処理を行うことにより、その表面及び表面から１〜１０ｎｍの深さを窒化処理をすることができる。このきわめて薄い窒化珪素の層は、ブロッキング層として機能し、且つその上に形成する半導体層６６２へ与える応力の影響が少ないので好ましい。
【００８５】
半導体層６６２としては、島状の結晶性半導体膜や非晶質半導体膜を用いることができる。また、有機半導体膜を用いてもよい。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層６６２は、チャネル形成領域６６２ａと、導電型を付与する不純物元素が添加された一対の不純物領域６６２ｂとを有する。なお、チャネル形成領域６６２ａと一対の不純物領域６６２ｂとの間に、不純物領域６６２ｂよりも低濃度で前記不純物元素が添加された低濃度不純物領域６６２ｃを有する構成を示したがこれに限定されない。低濃度不純物領域６６２ｃを設けない構成であってもよい。
【００８６】
なお、半導体層６６２と同時に形成される配線は、基板６００の上面に垂直な方向から見た場合に角部が丸くなるよう引き回すのが好ましい。上記配線の引き回し方法について図１６に模式的に示す。図１６中において、基板６００の上面に垂直な方向３００５を示す。半導体層と同時に形成される配線を図中配線３０１１で示す。図１６（Ａ）は従来の配線の引き回し方法である。図１６（Ｂ）は本発明の配線の引き回し方法である。従来の角部１２０１ａに対して角部１２０２ａは丸くなっている。角部を丸くすることによって、ゴミ等が配線の角部に残るのを防止することができる。こうして、半導体装置のゴミによる不良を低減し歩留まりを高めることができる。
【００８７】
薄膜トランジスタのチャネル形成領域６６２ａにおいて、導電型を付与する不純物元素が添加されていてもよい。こうして、薄膜トランジスタのしきい値電圧を制御することができる。
【００８８】
第１の絶縁層６６３としては、酸化珪素、窒化珪素または窒化酸化珪素（ＳｉＯｘＮｙまたはＳｉＮｘＯｙ  但しｘ＞ｙ）等を用い、単層または複数の膜を積層させて形成することができる。この場合において、第１の絶縁層６６３の表面を酸化雰囲気又は窒化雰囲気で高密度プラズマによって処理し、酸化又は窒化処理して緻密化しても良い。高密度プラズマは、前述と同様に、高周波、例えば２．４５ＧＨｚを使うことによって生成される。なお、高密度プラズマとしては電子密度が１０１１〜１０１３／ｃｍ３かつ電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下であるものを用いる。プラズマの生成はラジアルスロットアンテナを用いた高周波励起のプラズマ処理装置を用いることができる。また、高密度プラズマを発生させる装置において、高周波を発生するアンテナから基板６００までの距離を２０〜８０ｍｍ（好ましくは２０〜６０ｍｍ）とする。
【００８９】
なお、第１の絶縁層６６３を成膜する前に、半導体層６６２の表面に対して上記高密度プラズマ処理を行って、半導体層の表面を酸化又は窒化処理してもよい。このとき、基板６００の温度を３００〜４５０℃とし、酸化雰囲気又は窒化雰囲気で処理することにより、その上に堆積する第１の絶縁層６６３と良好な界面を形成することができる。
【００９０】
窒化雰囲気としては、窒素（Ｎ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または窒素と水素（Ｈ）と希ガス雰囲気下、またはアンモニア（ＮＨ３）と希ガス雰囲気を用いることができる。酸化雰囲気としては、酸素（Ｏ）と希ガス雰囲気下、または酸素と水素（Ｈ）と希ガス雰囲気下、または一酸化二窒素（Ｎ２Ｏ）と希ガス雰囲気を用いることができる。
【００９１】
ゲート電極６６４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物を用いることができる。また、これらの元素、合金、化合物の単層または積層構造を用いることができる。図１４では、２層構造のゲート電極６６４を示した。なお、ゲート電極６６４やゲート電極６６４と同時に形成される配線は、基板６００の上面に垂直な方向から見た場合に角部が丸くなるよう引き回すのが好ましい。引き回しの方法は図１６（Ｂ）に示した方法と同様とすることができる。ゲート電極６６４やゲート電極６６４と同時に形成される配線を図中配線３０１２で示す。角部１２０１ｂに対して角部１２０２ｂの様に角部を丸くすることによって、ゴミ等が配線の角部に残るのを防止することができる。こうして、半導体装置のゴミによる不良を低減し歩留まりを高めることができる。
【００９２】
薄膜トランジスタは、半導体層６６２と、ゲート電極６６４と、半導体層６６２とゲート電極６６４との間のゲート絶縁膜として機能する第１の絶縁層６６３とによって構成される。本実施例では、薄膜トランジスタをトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。
【００９３】
第２の絶縁層６６７は窒化珪素膜などイオン性不純物をブロッキングするバリア性の絶縁膜であることが望ましい。第２の絶縁層６６７は窒化珪素または酸窒化珪素で形成する。この第２の絶縁層６６７は、半導体層６６２の汚染を防ぐ保護膜としての機能を有している。第２の絶縁層６６７を堆積した後に、水素ガスを導入して前述のような高密度プラズマ処理をすることで、第２の絶縁層６６７の水素化を行っても良い。または、アンモニア（ＮＨ３）ガスを導入して、第２の絶縁層６６７の窒化と水素化を行っても良い。または、酸素、一酸化二窒素（Ｎ２Ｏ）ガスなどと水素ガスを導入して、酸化窒化処理と水素化処理を行っても良い。この方法により、窒化処理、酸化処置若しくは酸化窒化処理を行うことにより第２の絶縁層６６７の表面を緻密化することができる。こうして第２の絶縁層６６７の保護膜としての機能を強化することができる。第２の絶縁層６６７に導入された水素は、その後４００〜４５０℃の熱処理をすることにより放出されて、半導体層６６２の水素化をすることができる。なお当該水素化処理は、第１の絶縁層６６３を用いた水素化処理と組み合わせてもよい。
【００９４】
第３の絶縁層６６５としては、無機絶縁膜や有機絶縁膜の単層または積層構造を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法により形成された酸化珪素膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。
【００９５】
また、第３の絶縁層６６５として、珪素（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることもできる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００９６】
配線６６６としては、Ａｌ、Ｎｉ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素または該元素を複数含む合金を用いることができる。また、これらの元素、合金の単層または積層構造を用いることができる。図１４では、単層構造の例を示した。なお、配線６６６は、基板６００の上面に垂直な方向から見た場合に角部が丸くなるよう引き回すのが好ましい。引き回しの方法は図１６（Ｂ）に示した方法と同様とすることができる。配線６６６を図中配線３０１３で示す。角部１２０１ｃに対して角部１２０２ｃの様に角部を丸くすることによって、ゴミ等が配線の角部に残るのを防止することができる。こうして、半導体装置のゴミによる不良を低減し歩留まりを高めることができる。配線３０１３は、コンタクトホール３０１４によって配線３０１１と接続される。図１４（Ａ）及び図１４（Ｃ）に示した構成では、配線６６６は、薄膜トランジスタのソースやドレインと接続される配線となると共に、アンテナ２０２となる。図１４（Ｂ）及び図１４（Ｄ）に示した構成では、配線６６６は、薄膜トランジスタのソースやドレインと接続される配線となると共に、端子部６０２となる。
【００９７】
なお、アンテナ２０２は、Ａｕ、Ａｇ、Ｃｕなどのナノ粒子を含む導電性ペーストを用いて、液滴吐出法により形成することもできる。液滴吐出法は、インクジェット法やディスペンサ方式等の液滴を吐出してパターンを形成する方式の総称であり、材料の利用効率の向上等の利点を有する。
【００９８】
図１４（Ａ）及び図１４（Ｃ）に示した構成では、配線６６６上に第４の絶縁層６６８を形成する。第４の絶縁層６６８としては、無機絶縁膜や有機絶縁膜の単層または積層構造を用いることができる。第４の絶縁層６６８はアンテナ２０２の保護層として機能する。
【００９９】
また、素子群６０１は基板６００上に形成されたもの（図１５（Ａ）参照）をそのまま使用してもよいが、基板６００上の素子群６０１を剥離し（図１５（Ｂ）参照）、当該素子群６０１をフレキシブル基板７０１に貼り合わせてもよい（図１５（Ｃ）参照）。フレキシブル基板７０１は、可撓性を有し、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等のプラスチック基板またはセラミック基板等を用いることができる。
【０１００】
基板６００からの素子群６０１の剥離は、次の（Ａ）乃至（Ｃ）の方法を用いることができる。（Ａ）あらかじめ基板６００と素子群６０１との間に剥離層を設けておいて、剥離層をエッチング剤により除去することで行う方法。（Ｂ）剥離層をエッチング剤により部分的に除去し、その後、基板６００と素子群６０１とを物理的に剥離する方法。（Ｃ）素子群６０１が形成された耐熱性の高い基板６００を機械的に削除又は溶液やガスによるエッチングで除去することで、当該素子群６０１を切り離す方法。なお、物理的手段によって剥離されるとは、外部からストレスが与えられて剥離されることを指し、例えば、ノズルから吹き付けられるガスの風圧や超音波等からストレスを与えられて剥離することである。
【０１０１】
上記（Ａ）や（Ｂ）のより具体例な方法としては、耐熱性の高い基板６００と素子群６０１の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該素子群６０１を剥離する方法を用いることができる。また、上記（Ａ）や（Ｂ）のより具体例な方法の別の例として、耐熱性の高い基板６００と素子群６０１の間に水素を含む非晶質珪素膜を設け、レーザ−光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当該素子群６０１を剥離する方法を用いることができる。
【０１０２】
また、剥離した素子群６０１のフレキシブル基板７０１への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂系接着剤や樹脂添加剤等の接着材を用いればよい。
【０１０３】
素子群６０１をアンテナが形成されたフレキシブル基板７０１に貼り合わせ当該アンテナとの電気的接続をとると、厚さが薄く、軽く、落下しても割れにくい半導体装置が完成する（図１５（Ｃ）参照）。安価なフレキシブル基板７０１を用いると、安価な半導体装置を提供することができる。さらに、フレキシブル基板７０１は可撓性を有するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。例えば、薬の瓶のような曲面上に、本発明の半導体装置の一形態である無線タグ２００を密着して貼り合わせることができる（図１５（Ｄ）参照）。さらに、基板６００を再利用すれば、低コストで半導体装置を作製することができる。
【０１０４】
素子群６０１は、フィルムで覆うことによって封止することができる。該フイルムの表面は、二酸化珪素（シリカ）の粉末により、コーティングされていてもよい。コーティングにより、高温で高湿度の環境下においても防水性を保つことができる。つまり、耐湿性の機能を持たせることができる。また、該フイルムの表面に帯電防止の機能を持たせてもよい。また、該フイルムの表面は、炭素を主成分とする材料（例えば、ダイヤモンドライクカーボン）によりコーティングされていてもよい。コーティングにより強度が増し、半導体装置の劣化や破壊を抑制することができる。また、フィルムは、基材の材料（例えば樹脂）と、二酸化珪素や導電性材料や炭素を主成分とする材料とを混ぜ合わせた材料により形成してもよい。また、界面活性剤をフィルムの表面に形成する、もしくは界面活性剤をフィルムに直接練り込むことでフィルムに帯電防止の機能を持たせることができる。
【０１０５】
本実施例は、上記の実施の形態と自由に組み合わせることができる。
【実施例２】
【０１０６】
本実施例では、本発明の半導体装置をフレキシブルな構成にした例について説明する。説明には図１７を用いる。図１７（Ａ）において、本発明の半導体装置は、フレキシブルな保護層９０１と、アンテナ９０２（アンテナ２０２に相当）を含むフレキシブルな保護層９０３と、剥離プロセスや基板の薄膜化により形成された素子群９０４とを有する。素子群９０４は、実施例１で素子群６０１として示した構成と同様の構成とすることができる。保護層９０３上に形成されたアンテナ９０２は、素子群９０４と電気的に接続する。図１７では、アンテナ９０２は保護層９０３上にのみ形成されているが、本発明はこの構成に制約されず、アンテナ９０２を保護層９０１上にも形成してもよい。なお、素子群９０４と、保護層９０１及び保護層９０３との間には、窒化珪素膜等からなるバリア膜を形成するとよい。そうすると、素子群９０４が汚染されることなく、信頼性を向上させた半導体装置を提供することができる。
【０１０７】
アンテナ９０２は、Ａｇ、Ｃｕ、またはそれらでメッキされた金属で形成することができる。素子群９０４とアンテナ９０２とは、異方性導電膜を用い、紫外線処理又は超音波処理を行うことで接続することができる。なお、素子群９０４とアンテナ９０２とは、導電性ペースト等を用いて接着してもよい。
【０１０８】
保護層９０１及び保護層９０３によって素子群９０４を挟むことによって半導体装置が完成する（図１７（Ａ）中、矢印参照）。
【０１０９】
こうして形成された半導体装置の断面構造を図１７（Ｂ）に示す。挟まれた素子群９０４の厚さ３００３は、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、保護層９０１及び保護層９０３を重ねたときの厚さをｄとしたとき、保護層９０１及び保護層９０３の厚さは、好ましくは（ｄ／２）±３０μｍ、さらに好ましくは（ｄ／２）±１０μｍとする。また、保護層９０１及び保護層９０３の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、素子群９０４の面積は１０ｍｍ角（１００ｍｍ２）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ２〜１６ｍｍ２）の面積とするとよい。
【０１１０】
保護層９０１及び保護層９０３は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスや基板の薄膜化により形成した素子群９０４自体も、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、素子群９０４と、保護層９０１及び保護層９０３とは空隙がないように、密着させることができるため、完成した半導体装置自体も折り曲げに対して強い特性を有する。このような保護層９０１及び保護層９０３で囲われた素子群９０４は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。
【０１１１】
素子群９０４を有する半導体装置を曲面を有する基板に貼る場合について説明する。説明には図１７（Ｃ）を用いる。図面では、素子群９０４から選択された１つのトランジスタ９８１を図示する。トランジスタ９８１は、ゲート電極９０７の電位に応じて、ソース及びドレインの一方９０５からソース及びドレインの他方９０６に電流を流す。トランジスタ９８１の電流が流れる方向３００４（キャリアの移動方向）と、基板９８０が弧を描く方向が直交するように、トランジスタ９８１は配置される。このような配置にすれば、基板９８０が折り曲げられて弧を描いても、トランジスタ９８１に与えられる応力の影響が少なく、素子群９０４が含むトランジスタ９８１の特性の変動を抑制することができる。
【０１１２】
本実施例は、上記の実施の形態、実施例１と自由に組み合わせることができる。
【実施例３】
【０１１３】
本実施例では、本発明の半導体装置を構成する回路が有するトランジスタの構成例を示す。トランジスタは単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図２０はこれらの回路を構成するトランジスタの断面構造を示す図である。図２０は、Ｎチャネル型のトランジスタ２００１、Ｎチャネル型のトランジスタ２００２、容量素子２００４、抵抗素子２００５、Ｐチャネル型のトランジスタ２００３が示されている。各トランジスタは半導体層４４０５、ゲート絶縁層４４０８、ゲート電極４４０９を備えている。ゲート電極４４０９は、第１導電層４４０３と第２導電層４４０２の積層構造で形成されている。また、図２１（Ａ）は、図２０で示すＮチャネル型のトランジスタ２００１に対応する上面図である。図２１（Ｂ）は、図２０で示すＮチャネル型のトランジスタ２００２に対応する上面図である。図２１（Ｃ）は、図２０で示す容量素子２００４に対応する上面図である。図２１（Ｄ）は、図２０で示す抵抗素子２００５に対応する上面図である。図２１（Ｅ）は、図２０で示すＰチャネル型のトランジスタ２００３に対応する上面図である。図２１は図２０と合わせて参照することができる。
【０１１４】
図２０において、Ｎチャネル型のトランジスタ２００１は、半導体層４４０５中のチャネル形成領域の両側に低濃度ドレイン（ＬＤＤ）領域を有する。ＬＤＤ領域は、不純物領域４４０７であり、配線４４０４とコンタクトを形成するソース領域及びドレイン領域（不純物領域４４０６）の不純物濃度よりも低濃度にＮ型を付与する不純物がドープされている。不純物領域４４０６と不純物領域４４０７には、Ｎチャネル型のトランジスタ２００１を構成する場合、Ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤ領域はホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０１１５】
図２１（Ａ）で示すように、Ｎチャネル型のトランジスタ２００１のゲート電極４４０９において、第１導電層４４０３は第２導電層４４０２の両側に広がって形成されている。この場合において、第１導電層４４０３の膜厚は第２導電層４４０２の膜厚よりも薄く形成されている。第１導電層４４０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域４４０７はゲート電極４４０９の第１導電層４４０３と重なるように形成されている。すなわち、ゲート電極４４０９とオーバーラップするＬＤＤ領域を形成している。不純物領域４４０７は、第２導電層４４０２をマスクとして第１導電層４４０３を通して半導体層４４０５に一導電型の不純物を添加することにより、自己整合的に形成される。すなわち、ゲート電極とオーバーラップするＬＤＤ領域を自己整合的に形成している。
【０１１６】
半導体層中のチャネル形成領域の両側にＬＤＤ領域を有するトランジスタは、トランスミッションゲート（アナログスイッチとも呼ぶ）を構成するトランジスタや、図１３における電源回路５０３中の整流回路に用いられるトランジスタに適用される。これらのトランジスタは、ソース電極及びドレイン電極に正負両方の電圧が印加されるため、半導体層中のチャネル形成領域の両側にＬＤＤ領域を設けることが好ましい。
【０１１７】
図２０において、Ｎチャネル型のトランジスタ２００２は、半導体層４４０５中のチャネル形成領域の片側に不純物領域４４０７が形成されている。不純物領域４４０７には、不純物領域４４０６の不純物濃度よりも低濃度に導電型を付与する不純物元素がドープされている。図２１（Ｂ）で示すように、Ｎチャネル型のトランジスタ２００２のゲート電極４４０９において、第１導電層４４０３は、第２導電層４４０２の片側に広がって形成されている。この場合も同様に、第２導電層４４０２をマスクとして、第１導電層４４０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤ領域を形成することができる。
【０１１８】
半導体層中のチャネル形成領域の片側にＬＤＤ領域を有するトランジスタは、ソース電極及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ、ＮＯＲ、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御型発振器）といったアナログ回路を構成するトランジスタに適用すればよい。
【０１１９】
図２０において、容量素子２００４は、第１導電層４４０３と半導体層４４０５とでゲート絶縁層４４０８を挟んで形成されている。容量素子２００４を形成する半導体層４４０５には、不純物領域４４１０と不純物領域４４１１を備えている。不純物領域４４１１は、半導体層４４０５において第１導電層４４０３と重なる位置に形成される。また、不純物領域４４１０は配線４４０４とコンタクトを形成する。不純物領域４４１１は、第１導電層４４０３を通して一導電型の不純物を添加することができるので、不純物領域４４１０と不純物領域４４１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子２００４において、半導体層４４０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層４４０３は、図２１（Ｃ）に示すように、第２導電層４４０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層４４０３と第２導電層４４０２を組み合わせた複合的な電極構造とすることにより、容量素子２００４を自己整合的に形成することができる。
【０１２０】
容量素子２００４は、図１３に示す電源回路５０３の保持容量、あるいは共振容量５０１、復調回路５０６が有する容量素子として用いることができる。特に、共振容量５０１は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。
【０１２１】
図２０において、抵抗素子２００５は、第１導電層４４０３によって形成されている（図２１（Ｄ）も参照）。第１導電層４４０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０１２２】
抵抗素子は、図１３に示す変調回路５０７が有する抵抗負荷として用いることができる。また、図１３に示す復調回路５０６が有する抵抗素子としても用いることができる。さらに、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。
【０１２３】
図２０において、Ｐチャネル型のトランジスタ２００３は、半導体層４４０５に不純物領域４４１２を備えている。この不純物領域４４１２は、配線４４０４とコンタクトを形成するソース領域及びドレイン領域として機能する。ゲート電極４４０９の構成は第１導電層４４０３と第２導電層４４０２が重畳した構成となっている（図２１（Ｅ）も参照）。Ｐチャネル型のトランジスタ２００３はＬＤＤ領域を設けないシングルドレイン構造のトランジスタである。Ｐチャネル型のトランジスタ２００３を形成する場合、不純物領域４４１２にはＰ型を付与する不純物として硼素などが添加される。一方、不純物領域４４１２にリンを添加すればシングルドレイン構造のＮチャネル型トランジスタとすることもできる。
【０１２４】
半導体層４４０５及びゲート絶縁層４４０８の一方若しくは双方に対して、高密度プラズマ処理によって酸化又は窒化処理しても良い。この処理は、実施例１で示した手法と同様にすることができる。
【０１２５】
上記処理によって、半導体層４４０５とゲート絶縁層４４０８の界面の欠陥準位を低減することができる。ゲート絶縁層４４０８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層４４０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層４４０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層４４０８を形成することができる。また、同様に、この絶縁層は、容量素子２００４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子２００４を形成することができる。
【０１２６】
図２０及び図２１を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１２７】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図２１（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０１２８】
図２０及び図２１の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタルまたはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタルまたはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層として窒化タンタルを用い、第２導電層としてタングステンを用いることができる。
【０１２９】
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じ工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０１３０】
本実施例は、上記の実施の形態、実施例１及び実施例２と自由に組み合わせることができる。
【実施例４】
【０１３１】
本実施例では、本発明の半導体装置のメモリ（図１３のメモリ回路３０５等）として用いることができるスタティックＲＡＭ（ＳＲＡＭ）の一例について、図２２〜図２４を参照して説明する。
【０１３２】
図２２（Ａ）で示す半導体層１０、半導体層１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
【０１３３】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、トランジスタのソース領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１０、半導体層１１を形成する。その半導体層１０、半導体層１１の形状はレイアウトの適切さを考慮して決められる。
【０１３４】
図２２（Ａ）で示す半導体層１０、半導体層１１を形成するためのフォトマスクは、図２２（Ｂ）に示すマスクパターン２０００を備えている。このマスクパターン２０００は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図２２（Ｂ）で示すマスクパターン２０００は、遮光部として作製される。マスクパターン２０００は、多角形の凸部Ａを面取りした形状となっている。また、凹部Ｂにおいては、その角部が直角とならないように屈曲する形状となっている。
【０１３５】
図２２（Ｂ）で示すマスクパターン２０００は、その形状が、図２２（Ａ）で示す半導体層１０、半導体層１１に反映される。その場合、マスクパターン２０００と相似の形状が転写されても良いが、マスクパターン２０００の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン２０００よりもさらにパターン形状をなめらかにした丸め部を設けても良い。
【０１３６】
半導体層１０、半導体層１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図２３（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１２、ゲート配線１３、ゲート配線１４を形成する。ゲート配線１２は半導体層１０に対応して形成される。ゲート配線１３は半導体層１０、半導体層１１に対応して形成される。また、ゲート配線１４は半導体層１０、半導体層１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
【０１３７】
このゲート配線を形成するためのフォトマスクは、図２３（Ｂ）に示すマスクパターン２１００を備えている。このマスクパターン２１００は、角部が直角とならないように屈曲する形状としている。図２３（Ｂ）で示すマスクパターン２１００は、その形状が、図２３（Ａ）で示すゲート配線１２、ゲート配線１３、ゲート配線１４に反映される。その場合、マスクパターン２１００と相似の形状が転写されても良いが、マスクパターン２１００の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン２１００よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。角部に丸みをおびさせることによって、丸められた凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、丸められた凹部では、たとえ洗浄のときにできた微粉であっても、それが角に集まりやすいのを洗い流すことができる。結果として歩留まり向上が実現できるという効果を有する。
【０１３８】
層間絶縁層はゲート配線１２、ゲート配線１３、ゲート配線１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層とゲート配線１２、ゲート配線１３、ゲート配線１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などトランジスタにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０１３９】
層間絶縁層には所定の位置に開口が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図２４（Ａ）で示すように、半導体層１０や半導体層１１と一部が重なるように配線１５、配線１６、配線１７、配線１８、配線１９、配線２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
【０１４０】
この配線１５乃至配線２０を形成するためのフォトマスクは、図２４（Ｂ）に示すマスクパターン２２００を備えている。このマスクパターン２２００も、角部が直角とならないように屈曲する形状としている。こうして、角部に丸みをおびさせる。このような配線は、丸められた凸部ではプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、丸められた凹部では、たとえ洗浄のときにできた微粉であっても、それが角に集まりやすいのを洗い流すことができる。結果として歩留まり向上が実現できるという効果を有する。配線の角部が丸みをおびることにより、電気的にも伝導させることが実現できる。また、屈曲部や幅が変化する部分を有する配線を複数並列に設ける場合、配線の角部が直角であるとゴミ等が特に集まりやすくなるので、角部に丸みをおびさせることはきわめて好都合である。
【０１４１】
図２４（Ａ）には、Ｎチャネル型のトランジスタ２１、Ｎチャネル型のトランジスタ２２、Ｎチャネル型のトランジスタ２３、Ｎチャネル型のトランジスタ２４、Ｐチャネル型のトランジスタ２５、Ｐチャネル型のトランジスタ２６が形成されている。Ｎチャネル型のトランジスタ２３とＰチャネル型のトランジスタ２５はインバータ２７を構成し、Ｎチャネル型のトランジスタ２４とＰチャネル型のトランジスタ２６はインバータ２８を構成している。この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
【０１４２】
本実施例は、上記の実施の形態、実施例１乃至実施例３と自由に組み合わせることができる。
【実施例５】
【０１４３】
本発明の半導体装置の一実施例を図２５に示す。図２５（Ａ）は半導体装置の展開図であり、図２５（Ｂ）は図２５（Ａ）のＡ−Ｂにおける断面図である。本実施例では、複数のアンテナを有する半導体装置において、特に薄膜トランジスタを有する層上に形成されたアンテナと、パッチアンテナとを有する半導体装置の構造について説明する。
【０１４４】
実施例１で示した素子群６０１の作製方法と同様に、絶縁性基板７１０１上に薄膜トランジスタを有する層７１０２が形成される。薄膜トランジスタを有する層７１０２上に層間絶縁層７１８２が形成される。層間絶縁層７１８２上に第１のアンテナ７１８１が形成される。第１のアンテナ７１８１上には絶縁層７１８３が形成され、絶縁層７１８３の表面に接続端子７１８４が形成される。
【０１４５】
一部に接続端子７１８４が露出した絶縁層７１８３と第２のアンテナであるパッチアンテナ７１０３とが、異方性導電接着材７１０４により固着される。また、接続端子７１８４とパッチアンテナの給電体層７１１３とが、異方性導電接着材に分散される導電性粒子で電気的に接続される。接続端子７１８４と薄膜トランジスタを有する層７１０２に形成される第１の薄膜トランジスタ７１８５とが電気的に接続される。また、薄膜トランジスタを有する層７１０２に形成される第２の薄膜トランジスタ７１８６と第１のアンテナ７１８１とが接続される。なお、異方性導電接着材の代わりに、導電性ペーストを硬化した導電層を用いてもよい。
【０１４６】
第１のアンテナ７１８１は、アルミニウム、銅、銀を含む金属材料で形成する。例えば、銅又は銀のペースト状組成物を、スクリーン印刷、オフセット印刷、インクジェット方式の印刷法で形成することができる。また、スパッタリングなどでアルミニウム膜を形成し、エッチング加工により形成しても良い。その他、電解メッキ法、無電解メッキ法を用いて形成しても良い。
【０１４７】
なお、第１のアンテナ７１８１を省略することも可能である。
【０１４８】
ここでは、第１のアンテナ７１８１の形状は、図２６（Ａ）に示すように方形コイル状である。
【０１４９】
第１のアンテナ７１８１の形状について図２６を用いて説明する。図２６は、層間絶縁層７１８２及びその上に形成されたアンテナを示す上面図である。本実施例では、図２５（Ａ）及び図２６（Ａ）に示すように、第１のアンテナ７１８１は方形コイル状７１８１ａであるがこの形状に限定されるものではない。円形コイル状としてもよい。また、図２６（Ｂ）に示すように方形ループ状７１８１ｂのアンテナとすることができる。また、円形ループ状アンテナとすることができる。また、図２６（Ｃ）に示すように直線型ダイポール状７１８１ｃのアンテナとすることができる。また、曲線型ダイポール状のアンテナとすることができる。
【０１５０】
このように複数のアンテナを設けることで、一つの半導体装置で異なる周波数の電波を受信することが可能なマルチバンド対応の半導体装置を形成することができる。
【０１５１】
本実施例は、上記の実施の形態、実施例１乃至実施例４と自由に組み合わせることができる。
【実施例６】
【０１５２】
本実施例では、本発明の半導体装置（図１３における無線タグ２００に相当）の用途について図１８及び図１９を用いて説明する。無線タグ２００は、例えば、紙幣、硬貨、有価証券、無記名債券類、証書類（運転免許証や住民票等、図１９（Ａ）参照）に設けて使用することができる。または、包装用容器類（包装紙やボトル等、図１９（Ｂ）参照）、ＤＶＤソフトやＣＤやビデオテープ等の記録媒体（図１９（Ｃ）参照）、車やバイクや自転車等の乗物類（図１９（Ｄ）参照）、鞄や眼鏡等の身の回り品（図１９（Ｅ）参照）、食品類、衣類、生活用品類、電子機器等に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置、テレビジョン装置（単にテレビまたはテレビ受像器とも呼ぶ）および携帯電話機等を指す。
【０１５３】
無線タグ２００は、物品の表面に貼り付けたり、物品に埋め込んだりして物品に固定することができる。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。紙幣、硬貨、有価証券類、無記名債券類、証書類等に無線タグ２００を設けることにより、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に無線タグ２００を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に無線タグ２００を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物に無線タグを埋め込むことによって、生まれた年や性別または種類等を容易に識別することが可能となる。
【０１５４】
以上のように、本発明の無線タグ２００は物品（生き物を含む）であればどのようなものにでも設けて使用することができる。
【０１５５】
無線タグ２００は、無線通信によるデータの送受信が可能である点、様々な形状に加工可能である点、選択する周波数によっては、指向性が広く、認識範囲が広い点等の様々な利点を有する。
【０１５６】
次に、無線タグ２００を用いたシステムの一形態について、図１８を用いて説明する。表示部９５２１を含む携帯端末の側面には、リーダ／ライタ９５２０（図１３におけるリーダ／ライタ２０１に相当）が設けられ、物品Ａ９５２２の側面には本発明の半導体装置９５２３（図１３における無線タグ２００）が設けられ、物品Ｂ９５３２の上面には本発明の半導体装置９５３１が設けられている（図１８（Ａ）参照）。物品Ａ９５２２が含む半導体装置９５２３にリーダ／ライタ９５２０をかざすと、表示部９５２１に物品Ａ９５２２の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴、商品の説明等の商品に関する情報が表示される。物品Ｂ９５３２が含む半導体装置９５３１にリーダ／ライタ９５２０をかざすと、表示部９５２１に物品Ｂ９５３２の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴、商品の説明等の商品に関する情報が表示される。
【０１５７】
図１８（Ａ）に示すシステムを利用したビジネスモデルの一例を示す。説明には図１８（Ｂ）のフローチャートを用いる。携帯端末において、アレルギーの情報を入力しておく（第１のステップ８００１）。アレルギーの情報とは、所定の人物がアレルギー反応を起こす医薬品またはその成分等の情報である。携帯端末に設けられたリーダ／ライタ９５２０によって、前述のとおり物品Ａ９５２２の情報を取得する（第２のステップ８００２）。ここで、物品Ａ９５２２は医薬品であるとする。物品Ａ９５２２の情報には物品Ａ９５２２の成分等の情報が含まれる。アレルギーの情報と取得した物品Ａ９５２２の成分等の情報とを比較し、一致するか否かを判断する（第３のステップ８００３）。一致する場合、所定の人物は物品Ａに対してアレルギー反応を起こす危険性があるとし、携帯端末の使用者に注意を呼びかける（第４のステップ８００４）。一致しない場合、所定の人物は物品Ａに対してアレルギー反応を起こす危険性が少ないとし、携帯端末の使用者にその旨（安全である旨）を知らせる（第５のステップ８００５）。第４のステップ８００４や第５のステップ８００５において、携帯端末の使用者に情報を知らせる方法は、携帯端末の表示部９５２１に表示を行う方法であっても良いし、携帯端末のアラーム等を鳴らす方法であっても良い。
【０１５８】
また、別のビジネスモデルの例を図１８（Ｃ）に示す。端末に、同時に使用すると危険な医薬品または同時に使用すると危険な医薬品の成分の組み合わせの情報（以下、組み合わせ情報という）を入力しておく（第１のステップ８０１１）。端末に設けられたリーダ／ライタによって、前述のとおり物品Ａの情報を取得する（第２のステップ８０１２ａ）。ここで、物品Ａは医薬品であるとする。物品Ａの情報には物品Ａの成分等の情報が含まれる。次いで、端末に設けられたリーダ／ライタによって、前述のとおり物品Ｂの情報を取得する（第３のステップ８０１２ｂ）。ここで、物品Ｂも医薬品であるとする。物品Ｂの情報には物品Ｂの成分等の情報が含まれる。こうして、複数の医薬品の情報を取得する。組み合わせ情報と取得した複数の物品の情報とを比較し、一致するか否か、即ち、同時に使用すると危険な医薬品の成分の組み合わせが有るか否かを判断する（第４のステップ８０１３）。一致する場合、端末の使用者に注意を呼びかける（第５のステップ８０１４）。一致しない場合、端末の使用者にその旨（安全である旨）を知らせる（第６のステップ８０１５）。第５のステップや第６のステップにおいて、端末の使用者に情報を知らせる方法は、端末の表示部に表示を行う方法であっても良いし、携帯端末のアラーム等を鳴らす方法であっても良い。
【０１５９】
このように、システムに本発明の半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現したシステムを提供することができる。
【０１６０】
本実施例は、上記の実施の形態、実施例１乃至実施例５と自由に組み合わせることができる。
【図面の簡単な説明】
【０１６１】
【図１】実施の形態１の構成を示す図。
【図２】実施の形態１の構成を示す図。
【図３】実施の形態１の構成を示す図。
【図４】実施の形態２の構成を示す図。
【図５】実施の形態１の構成を示す図。
【図６】実施の形態３の構成を示す図。
【図７】実施の形態３の構成を示す図。
【図８】実施の形態４の構成を示す図。
【図９】実施の形態４の構成を示す図。
【図１０】実施の形態４の構成を示す図。
【図１１】実施の形態２の構成を示す図。
【図１２】従来の構成を示す図。
【図１３】実施の形態５の構成を示す図。
【図１４】実施例１を示す図。
【図１５】実施例１を示す図。
【図１６】実施例１を示す図。
【図１７】実施例２を示す図。
【図１８】実施例６を示す図。
【図１９】実施例６を示す図。
【図２０】実施例３を示す図。
【図２１】実施例３を示す図。
【図２２】実施例４を示す図。
【図２３】実施例４を示す図。
【図２４】実施例４を示す図。
【図２５】実施例５を示す図。
【図２６】実施例５を示す図。
【符号の説明】
【０１６２】
１０  半導体層
１１  半導体層
１２  ゲート配線
１３  ゲート配線
１４  ゲート配線
１５  配線
１６  配線
１７  配線
１８  配線
１９  配線
２０  配線
２１  トランジスタ
２２  トランジスタ
２３  トランジスタ
２４  トランジスタ
２５  トランジスタ
２６  トランジスタ
２７  インバータ
２８  インバータ
１０１  切り替え回路
１０２  出力
１０３  出力
１０４  出力
１０５  判定回路
１０６  出力
１１１  ＥＸＯＲ
１１２  セレクタ
１３１  データ信号
１３２  セレクト信号
１４４  信号
１４５  出力制御回路
１４６  出力制御信号
１４７  ＥＸＮＯＲ
１４８  ＡＮＤ
１４９ａ  第１のＮＡＮＤ
１４９ｂ  第２のＮＡＮＤ
１５０  ＮＯＲ
１５１  出力
１５２  クロック信号
１５３  入力信号
１５４  シフトレジスタリセット信号
１７１  出力リセット信号
１８１  クロック信号
１８２  データ信号
１９０  変調された搬送波
１９１  直流電圧
１９２  判定結果
１９３  固有識別子
２００  無線タグ
２０１  リーダ／ライタ
２０２  アンテナ
２０３  回路部
２０４  アナログ部
２０５  デジタル部
２０６  アンテナ
２０７  回路部
３０１  コード抽出回路
３０２  コード判定回路
３０３  巡回冗長検査回路
３０４  制御回路
３０５  メモリ回路
５０１  共振容量
５０２  帯域フィルタ
５０３  電源回路
５０６  復調回路
５０７  変調回路
６００  基板
６０１  素子群
６０２  端子部
６０３  導電性粒子
６０４  樹脂
６１０  基板
６６１  下地層
６６２  半導体層
６６２ａ  チャネル形成領域
６６２ｂ  不純物領域
６６２ｃ  低濃度不純物領域
６６３  第１の絶縁層
６６４  ゲート電極
６６５  第３の絶縁層
６６６  配線
６６７  第２の絶縁層
６６８  第４の絶縁層
７０１  フレキシブル基板
９０１  保護層
９０２  アンテナ
９０３  保護層
９０４  素子群
９０５  ソース及びドレインの一方
９０６  ソース及びドレインの他方
９０７  ゲート電極
９８０  基板
９８１  トランジスタ
１２０１ａ  角部
１２０１ｂ  角部
１２０１ｃ  角部
１２０２ａ  角部
１２０２ｂ  角部
１２０２ｃ  角部
２０００  マスクパターン
２００１  トランジスタ
２００２  トランジスタ
２００３  トランジスタ
２００４  容量素子
２００５  抵抗素子
２１００  マスクパターン
２２００  マスクパターン
３００３  厚さ
３００４  方向
３００５  方向
３０１１  配線
３０１２  配線
３０１３  配線
３０１４  コンタクトホール
４４０２  第２導電層
４４０３  第１導電層
４４０４  配線
４４０５  半導体層
４４０６  不純物領域
４４０７  不純物領域
４４０８  ゲート絶縁層
４４０９  ゲート電極
４４１０  不純物領域
４４１１  不純物領域
４４１２  不純物領域
７１０１  絶縁性基板
７１０２  層
７１０３  パッチアンテナ
７１０４  異方性導電接着材
７１１３  給電体層
７１８１  第１のアンテナ
７１８１ａ  方形コイル状
７１８１ｂ  方形ループ状
７１８１ｃ  直線型ダイポール状
７１８２  層間絶縁層
７１８３  絶縁層
７１８４  接続端子
７１８５  第１の薄膜トランジスタ
７１８６  第２の薄膜トランジスタ
８００１  第１のステップ
８００２  第２のステップ
８００３  第３のステップ
８００４  第４のステップ
８００５  第５のステップ
８０１１  第１のステップ
８０１２ａ  第２のステップ
８０１２ｂ  第３のステップ
８０１３  第４のステップ
８０１４  第５のステップ
８０１５  第６のステップ
９５２０  リーダ／ライタ
９５２１  表示部
９５２２  物品Ａ
９５２３  半導体装置
９５３１  半導体装置
９５３２  物品Ｂ
【図１】
2007116677.tif 000003
【図２】
2007116677.tif 000004
【図３】
2007116677.tif 000005
【図４】
2007116677.tif 000006
【図５】
2007116677.tif 000007
【図６】
2007116677.tif 000008
【図７】
2007116677.tif 000009
【図８】
2007116677.tif 000010
【図９】
2007116677.tif 000011
【図１０】
2007116677.tif 000012
【図１１】
2007116677.tif 000013
【図１２】
2007116677.tif 000014
【図１３】
2007116677.tif 000015
【図１４】
2007116677.tif 000016
【図１５】
2007116677.tif 000017
【図１６】
2007116677.tif 000018
【図１７】
2007116677.tif 000019
【図１８】
2007116677.tif 000020
【図１９】
2007116677.tif 000021
【図２０】
2007116677.tif 000022
【図２１】
2007116677.tif 000023
【図２２】
2007116677.tif 000024
【図２３】
2007116677.tif 000025
【図２４】
2007116677.tif 000026
【図２５】
2007116677.tif 000027
【図２６】
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