(57)【要約】      （修正有）【課題】メモリセルの形成中にメモリセル内の相変化層がオーバーエッチングされることによって、メモリセル間における構造が不均一になり、メモリセルの全体的な性能に影響を及ぼすことを防ぐ構造及び製造方法を提供する。【解決手段】メモリセル１０６は、第１の電極１２０と、第２の電極１２２と、上記第１の電極１２０との第１接触部１３０から上記第２の電極１２２の第２接触部１３２へと伸びる相変化材料の層１２４と、上記第２の電極１２２と、上記相変化材料の層１２４の上記第２接触部１３２に隣接する側壁とに接触する側壁スペーサ１２６とを備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の電極と、
第２の電極と、
上記第１の電極との第１接触部から上記第２の電極の第２接触部へと伸びる相変化材料の層と、
上記第２の電極と、上記相変化材料の層の上記第２接触部に隣接する側壁とに接触する側壁スペーサとを備えることを特徴とするメモリセル。
【請求項２】
上記側壁スペーサは、上記第１の電極と、上記相変化材料の層の上記第１接触部に隣接する側壁とに接触することを特徴とする請求項１に記載のメモリセル。
【請求項３】
上記側壁スペーサは、上記第１の電極との第１接触部と上記第２の電極との第２接触部との間に伸びて、上記相変化材料の層の側壁の全体に接触していることを特徴とする請求項１に記載のメモリセル。
【請求項４】
上記相変化材料の層は、上記第１の電極の第１接触部に接触する、横方向に伸びた基部と、上記基部のある部位に配置されたピラーとを備えており、
上記ピラーは、上記第２の電極の第２接触部に接触し、上記基部から実質的に直交して伸びていることを特徴とする請求項１に記載のメモリセル。
【請求項５】
上記側壁スペーサは、上記基部から上記第２の電極の第２接触部まで、上記ピラーに沿って伸びていることを特徴とする請求項４に記載のメモリセル。
【請求項６】
上記側壁スペーサは、酸化ケイ素、窒化ケイ素、ＳｉＯＣＨ、低誘電率材料のうちの一つを含んでいることを特徴とする請求項１に記載のメモリセル。
【請求項７】
上記相変化材料の層は、約５ｎｍないし５０ｎｍの間の対向する側壁スペーサの間に伸びる幅を規定することを特徴とする請求項１に記載のメモリセル。
【請求項８】
上記相変化材料の層は、上記相変化材料の第２のスタックと接触する、上記相変化材料の第１のスタックを備えていることを特徴とする請求項１に記載のメモリセル。
【請求項９】
対向する第１の電極と第２の電極との間に伸びる相変化材料のピラーにより規定されるピラー相変化セルと、
上記相変化材料のピラーの少なくともある部位の径に接触する側壁スペーサとを備えていることを特徴とするメモリセル。
【請求項１０】
上記側壁スペーサは、上記相変化材料のピラーの全体の径に接触していることを特徴とする請求項９に記載のメモリセル。
【請求項１１】
上記第２の電極は最上層の電極であり、
上記側壁スペーサは、上記最上層の第２の電極に隣接した上記相変化材料のピラーの径に接触していることを特徴とする請求項９に記載のメモリセル。
【請求項１２】
上記側壁スペーサは、複数の層を含み、その層の少なくとも一つは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＳｉＯＣＨ、低誘電率材料のうちの一つを含んでいることを特徴とする請求項９に記載のメモリセル。
【請求項１３】
上記相変化材料のピラーは、相変化材料の、横方向に伸びた基部のある部位に配置され、
上記相変化材料のピラーは、上記第２の電極に接触し、
上記相変化材料の横方向に伸びた基部は、上記第１の電極に接触していることを特徴とする請求項９に記載のメモリセル。
【請求項１４】
分配回路と、
上記分配回路に電気的に結合した書き込みパルス発生器と、
上記分配回路に電気的に結合するとともに、信号経路を介して上記書き込みパルス発生器に電気的に結合するセンス回路と、
上記分配回路に電気的に結合したメモリセルの列とを備えたメモリデバイスであって、
上記メモリセルの列が、
対向する第１の電極と第２の電極との間に伸びる相変化材料のピラーにより規定されるピラー相変化セルと、
上記相変化材料のピラーの少なくともある部位の径に接触する側壁スペーサとを備えていることを特徴とする、メモリデバイス。
【請求項１５】
上記側壁スペーサは、上記相変化材料のピラーの全体に沿って伸びていることを特徴とする請求項１４に記載のメモリデバイス。
【請求項１６】
上記側壁スペーサは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＳｉＯＣＨ、低誘電率材料のうちの一つを含んでいることを特徴とする請求項１４に記載のメモリデバイス。
【請求項１７】
上記相変化材料のピラーは、約５ｎｍないし５０ｎｍの間の上記側壁スペーサの間に伸びる幅を規定することを特徴とする請求項１４に記載のメモリデバイス。
【請求項１８】
複数のプラグと、メモリセルスタックとを規定するウェハ基板を用意するステップであって、上記メモリセルスタックが、最下層の電極に接触する相変化層と、上記最下層の電極に対向して上記相変化層に接触する最上層の電極と、上記最上層の電極に配置されたハードマスクとを有しているステップと、
上記相変化層のある部位の側壁を露出させるように、上記メモリセルスタックをエッチングするステップと、
上記相変化層の露出した側壁部位に、側壁スペーサを堆積させるステップと、
上記最下層の電極を分離エッチングするステップとを含んでいることを特徴とするメモリセルの製造方法。
【請求項１９】
上記メモリセルスタックをエッチングするステップは、
上記相変化層のある部位の側壁と横方向に伸びた基部の部位とを露出させることを含んでいることを特徴とする請求項１８に記載のメモリセルの製造方法。
【請求項２０】
上記分離エッチングステップは、上記相変化層と上記最下層の電極との横部位を分離エッチングすることを含んでいることを特徴とする請求項１９に記載のメモリセルの製造方法。
【請求項２１】
上記メモリセルスタックは、上記相変化層と上記プラグとの間に配置された、専用の最下層の電極を含んでいることを特徴とする請求項１８に記載のメモリセルの製造方法。
【請求項２２】
上記側壁スペーサを堆積させるステップは、垂直なスペーサと、上記垂直なスペーサから伸びる横スペーサとを含む側壁スペーサ層を堆積させることを含んでいることを特徴とする請求項１８に記載のメモリセルの製造方法。
【請求項２３】
上記側壁スペーサ層の横スペーサを異方性エッチングするステップを含んでいることを特徴とする請求項２２に記載のメモリセルの製造方法。
【請求項２４】
複数のプラグと、メモリセルスタックとを規定するウェハ基板を用意するステップであって、上記メモリセルスタックが、上記プラグに接触する専用の最下層の電極と、上記専用の最下層の電極に接触する相変化層と、上記専用の最下層の電極に対向して上記相変化層に接触する最上層の電極と、上記最上層の電極に配置されたハードマスクとを有しているステップと、
上記相変化層の側壁部位と横方向に伸びた基部部位とを露出させるように、上記メモリセルスタックをエッチングするステップと、
上記相変化層の露出した側壁と横方向に伸びた基部に、側壁スペーサ層を堆積させるステップと、
上記側壁スペーサ層の横部位を異方性エッチングするステップと、
上記相変化層と上記専用の最下層の電極との横方向に伸びた基部部位を分離エッチングするステップとを含んでいることを特徴とする相変化ピラーセルの製造方法。
【請求項２５】
上記メモリセルスタックをエッチングするステップは、
約５ｎｍないし５０ｎｍの間の径を規定する上記相変化層を形成するときに、ハードマスクを切り取り、レジストを剥ぐステップを含んでいることを特徴とする請求項２４に記載の相変化ピラーセルの製造方法。
【請求項２６】
上記相変化層は、相変化材料の第２のスタックに接触する、相変化材料の第１のスタックを備えていることを特徴とする請求項２４に記載の相変化ピラーセルの製造方法。
【請求項２７】
上記メモリセルスタックは、上記専用の最下層の電極と上記相変化層との間に配置されたエッチストップ層を含んでいることを特徴とする請求項２４に記載の相変化ピラーセルの製造方法。
【請求項２８】
上記メモリセルスタックをエッチングするステップは、上記メモリセルスタックをエッチングし、上記エッチストップ層でエッチングを停止することを含んでいることを特徴とする請求項２７に記載の相変化ピラーセルの製造方法。
【請求項２９】
複数のプラグと、メモリセルスタックとを規定するウェハ基板を用意するステップであって、上記メモリセルスタックが、最下層の電極に接触する相変化層と、上記最下層の電極に対向して上記相変化層に接触する最上層の電極と、上記最上層の電極に配置されたハードマスクとを有しているステップと、
上記相変化層のある部位の側壁を露出させるように、上記メモリセルスタックをエッチングするステップと、
上記最下層の電極を分離エッチングする前に、上記相変化層の露出した側壁部位のための側壁保護手段を用意するステップとを含んでいることを特徴とするメモリセルの製造方法。
【請求項３０】
上記側壁保護手段を用意するステップは、上記相変化層に側壁スペーサを堆積させる工程を含んでおり、上記側壁スペーサは、上記相変化層のエッチング速度より低いエッチング速度を有していることを特徴とする請求項２９に記載のメモリセルの製造方法。
【請求項３１】
上記側壁保護手段を用意するステップは、上記相変化層の側壁部位の全体に側壁スペーサを堆積させるステップを含んでいることを特徴とする請求項２９に記載のメモリセルの製造方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本出願は、２００６年２月７日に出願された米国特許出願番号１１／３４８、６４０号、出願名「遮熱機構を有する相変化メモリセル」、および２００５年１０月２７日に出願された米国特許出願番号１１／２６０、３４６号、出願名「相変化メモリセル」に関連する。これら両出願は、本明細書に参照として援用される。
【０００２】
〔背景〕
半導体チップは、電子デバイスに対して記憶装置を提供しており、電子機器業界において広く普及している。一般的に、多くの半導体チップは、シリコンウェハ上に形成（または搭載）されている。半導体チップは、電子デバイス内において後にメモリとして用いるために、ウェハから個々に分離される。この点において、半導体チップはメモリセルを含んでいる。メモリセルの一タイプとして、抵抗メモリセルが挙げられる。抵抗メモリセルは、検索可能なデータを記憶するように構成されており、０および１の論理値によって特徴付けられる場合が多い。
【０００３】
相変化メモリセルは、２つまたはそれ以上の別々の状態（あるいは相）間に、検索可能なデータを抵抗を用いて記憶することのできるメモリセルの１タイプである。相変化メモリセルの公知の構造の１では、メモリセルは、相変化メモリ材料と電極との交点に形成されている。電極に適当量のエネルギーを供給することによって、相変化メモリセルが加熱され、その原子構造の相／状態変化に影響が及ぼされる。相変化メモリセルは、例えば論理状態０と１との間において選択的に切り替え可能であり、および／または、多数の論理状態間において選択的に切り替え可能である。
【０００４】
上記の相変化メモリ特性を示す材料は、カルコゲニドまたはカルコゲニド材料と称される、周期表の第６族に属する元素（例えば、テルリウムおよびセレニウム）およびその合金を含んでいる。
【０００５】
相変化メモリセルの１タイプの原子構造は、アモルファス状態と、１つまたはそれ以上の結晶状態との間で切り替え可能である。この点において、原子構造は、一般的なアモルファス状態と多結晶状態との間で切り替え可能である。アモルファス状態は、その電気抵抗が（複数の）結晶状態よりも大きく、また一般的には不規則的な原子構造を有している。対照的に、結晶状態はそれぞれ、高度に規則的な原子構造を有しており、結晶状態の原子構造が規則的であればあるほど、電気抵抗は低い（そして電気伝導率は高くなる）。
【０００６】
メモリ／相状態の切り替え時には、相変化材料の原子構造は、結晶化温度（または結晶化温度よりわずかに高い温度）に維持されている場合は、高度に規則的（結晶質）である。メモリ材料をアモルファス状態に戻すためには、局部温度が融点（Ｇｅ2Ｓｂ2Ｔｅ5では摂氏約６００度）より高く上げられて、高度に無作為な原子構造を達成し、そしてアモルファス状態での原子構造が「固定」されるように急速に冷却される。
【０００７】
相／状態における温度誘起型変化は、様々な方法によって達成することができる。例えば、相変化材料へのレーザ照射、相変化材料への電流印加、あるいは相変化材料に隣接する抵抗ヒータへの電流供給が可能である。これら方法のいずれにおいても、相変化材料の加熱を制御することによって、これら相変化材料内における相変化が制御可能となる。
【０００８】
相変化材料のアモルファス状態と（複数の）結晶状態との間における電気抵抗の変動は、２準位系（two level system）あるいは多準位系（multiple level system）において有益に用いることができる。２準位系あるいは多準位系では、抵抗値は、バルク材料あるいは部分材料（partial material）のいずれかの作用によるものである。カルコゲニドの状態を操作することによって、カルコゲニドの電気特性を選択的に制御することができる。これは、カルコゲニドを含有するメモリセルにデータを記憶させる場合、およびカルコゲニドを含有するメモリセルからデータを検索する場合に有用である。
【０００９】
メモリセルの形成中に、前処理されたウェハの一部がエッチングされて、個々のセル構造を構成する。様々に形成されたメモリセル構造の層によって、前処理されたウェハ上に堆積される層の厚みが不均一となる原因となる。これがひいては、１つまたはそれ以上のメモリセル層がオーバエッチングされる原因となる。メモリセル内の相変化層がオーバエッチングされることによって、メモリセル間における構造が不均質になり、メモリセルの全体的な性能に影響を及ぼし得る。特に、相変化材料と接触している金属下部電極のエッチング中に相変化材料がエッチングされ、場合によってはオーバエッチングされてしまう。
【００１０】
上記および上記以外の理由により、本発明が必要とされる。
【００１１】
〔概要〕
メモリセルは、第１の電極と、第２の電極と、上記第１の電極との第１接触部から上記第２の電極の第２接触部へと伸びる相変化材料の層と、上記第２の電極と、上記相変化材料の層の上記第２接触部に隣接する側壁とに接触する側壁スペーサとを備えている。
【００１２】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮小とはなっていない。同様の符号は、対応する同様の箇所を示している。
【００１３】
図１は、本発明の一実施形態によるメモリデバイスの簡略ブロック図である。
【００１４】
図２は、本発明の一実施形態によるメモリセルの断面図である。
【００１５】
図３Ａは、本発明の一実施形態による、前処理されたウェハの上面図である。
【００１６】
図３Ｂは、本発明の一実施形態による、図３Ａに示されている前処理されたウェハの一部の断面図であり、絶縁領域内の電極プラグを示す図である。
【００１７】
図４は、本発明の一実施形態による、図３Ｂに示されている前処理されたウェハの電極プラグ上に配置されたメモリセルスタックの断面図である。
【００１８】
図５は、本発明の一実施形態による、部分エッチングおよびストリップ処理後における図４のメモリセルスタックの断面図である。
【００１９】
図６は、本発明の一実施形態による、エッチングおよびストリップ処理された図５のメモリセルスタック上に堆積された側壁スペーサ層の断面図である。
【００２０】
図７は、本発明の一実施形態による、異方性スペーサエッチング後における図６の側壁スペーサ層の断面図である。
【００２１】
図８は、本発明の一実施形態による、下部電極の分離エッチング後におけるメモリセルスタックの断面図である。
【００２２】
図９は、本発明の一実施形態による、層間絶縁体の堆積後における図８のメモリセルスタックの断面図である。
【００２３】
図１０は、本発明の一実施形態による、後の配線処理（wiring/processing）に適した、平坦化されたメモリセルの断面図である。
【００２４】
図１１Ａは、本発明の別の実施形態による、前処理されたウェハ上に堆積されたメモリセルスタックの断面図である。
【００２５】
図１１Ｂは、本発明の別の実施形態によるメモリセルの断面図である。
【００２６】
図１２は、本発明の別の実施形態によるメモリセルの断面図である。
【００２７】
図１３は、本発明の一実施形態による、前処理されたウェハ上に堆積されたメモリセルスタックの断面図である。
【００２８】
図１４は、本発明の一実施形態による、部分エッチングおよびストリップ処理後における図１３のメモリセルスタックの断面図である。
【００２９】
図１５は、本発明の一実施形態による、エッチングおよびストリップ処理された図１４のメモリセルスタック上に堆積された側壁スペーサ層の断面図である。
【００３０】
図１６は、本発明の一実施形態による、異方性スペーサエッチング後における図１５の側壁スペーサ層の断面図である。
【００３１】
図１７は、本発明の一実施形態による、下部電極の分離エッチング後におけるメモリセルスタックの断面図である。
【００３２】
図１８は、本発明の一実施形態による、層間絶縁体の堆積後における図１７のメモリセルスタックの断面図である。
【００３３】
図１９は、本発明の一実施形態による、後の配線処理に適した、平坦化されたメモリセルの断面図である。
【００３４】
図２０Ａは、本発明の別の実施形態による、前処理されたウェハ上に堆積されたメモリセルスタックの断面図である。
【００３５】
図２０Ｂは、本発明の別の実施形態によるメモリセルの断面図である。
【００３６】
図２１は、本発明の別の実施形態によるメモリセルの断面図である。
【００３７】
図２２は、本発明の一実施形態による、エッチストップ層と、前処理されたウェハ上に堆積された下部電極とを含んだメモリセルスタックの断面図である。
【００３８】
図２３は、本発明の一実施形態による、エッチストップまでエッチングされてストリップ処理された後における図２２のメモリセルスタックの断面図である。
【００３９】
図２４は、本発明の一実施形態による、エッチングおよびストリップ処理された図２３のメモリセルスタック上に堆積された側壁スペーサ層の断面図である。
【００４０】
図２５は、本発明によるメモリセルの断面図である。
【００４１】
〔詳細な説明〕
図１は、本発明の一実施形態によるメモリデバイス１００の簡略ブロック図である。メモリデバイス１００は、書き込みパルス発生器１０２、分配回路１０４、メモリセル１０６ａ、１０６ｂ、１０６ｃ、および１０６ｄ、ならびにセンス回路１０８を有している。一実施形態では、メモリセル１０６ａ〜１０６ｄは、メモリ内にデータを記憶するためのセル内のメモリ材料がアモルファスと結晶との間で相遷移することを、有益に利用する相変化メモリセルである。書き込みパルス発生器１０２は、信号経路１１０を介して、分配回路１０４に電気的に結合されている。分配回路１０４は、信号経路１１２ａ〜１１２ｄをそれぞれ介してメモリセル１０６ａ〜１０６ｄに、また信号経路１１４を介してセンス回路１０８に電気的に結合されている。書き込みパルス発生器１０２は、信号経路１１６を介して、センス回路１０８に電気的に結合されている。各メモリセル１０６ａ〜１０６ｄは、特定の抵抗値に関連付けられたメモリ状態にプログラム可能であり、この抵抗値は、適切な電気的書き込み策を用いて制御される。
【００４２】
本明細書において使用される場合、「電気的に結合」という表現は、素子同士が直接結合していなければならないという意味ではなく、一方の素子と他方の素子との間に別の素子が介在した状態において「該一方の素子と該他方の素子とが電気的に結合されている」であってもよい。
【００４３】
一部の相変化材料は、２つ以上の結晶相を示す。例えば、温度の低い結晶状態は、アモルファス状態よりも電気抵抗が低く、温度の高い結晶状態は、温度の低い結晶状態およびアモルファス状態の双方よりも電気抵抗が低い。しかし、温度の高い結晶状態へ相変化材料が遷移することは、一般的には望ましくない。なぜなら、温度の高い結晶状態からアモルファス状態へ相変化材料を戻すためには、大電流が必要であるからである。
【００４４】
一実施形態では、各相変化メモリセル１０６ａ〜１０６ｄは、データの記憶場所を提供する相変化材料を含んでいる。相変化メモリセルのための能動領域は、１ビット、１．５ビット、２ビット、あるいは数ビットのデータを記憶するために、結晶状態とアモルファス状態との間で相変化材料が遷移する場所である。
【００４５】
一実施形態では、書き込みパルス発生器１０２は、メモリセル１０６ａ〜１０６ｄへ制御可能なように与えられる電流パルスまたは電圧パルスを、分配回路１０４を介して発生させる。一実施形態では、分配回路１０４は、電流パルスまたは電圧パルスをメモリセルに制御可能なように与える、複数のトランジスタを有している。
【００４６】
一実施形態では、メモリセル１０６ａ〜１０６ｄは、温度変化の影響下においてアモルファス状態から結晶状態、あるいは結晶状態からアモルファス状態へと変化可能な、相変化材料を含んでいる。結晶化度によって、メモリデバイス１００内にデータを記憶させるために有用なメモリ状態が少なくとも２つ規定される。（複数の）メモリ状態は、ビット値（例えばビット値「０」および「１」）に割り当てることができる。メモリセル１０６ａ〜１０６ｄのビット状態は、その電気抵抗値が大幅に異なる。アモルファス状態での相変化材料は、結晶状態においてよりも極めて高い抵抗値を示す。このように、センス回路１０８は、特定のメモリセル１０６ａ〜１０６ｄに割り当てられたビット値が判別されるように、セル抵抗値を読み出す。
【００４７】
メモリデバイス１００内においてメモリセル１０６ａ〜１０６ｄの１つをプログラムするために、書き込みパルス発生器１０２は、標的とするメモリセル内の相変化材料を加熱するための電流パルスまたは電圧パルスを発生させる。一実施形態では、書き込みパルス発生器１０２は、適切な電流パルスまたは電圧パルスを発生させる。そしてこの電流パルスまたは電圧パルスは、分配回路１０４に供給されて、適切な標的メモリセル１０６ａ〜１０６ｄに分配される。電流パルスまたは電圧パルスの振幅および幅は、メモリセルがセットされているのか、あるいはリセットされているのかに依存して制御される。一般的に、メモリセルの「セット」動作によって、標的メモリセルの相変化材料は、その結晶化温度を超えて（しかしその融点を超えないように）、結晶状態に達するまで十分な時間加熱される。一般的に、メモリセルの「リセット」動作によって、標的メモリセルの相変化材料は、その融点を超えて加熱された後に急速に冷却され、これによってアモルファス状態が達成される。
【００４８】
図２は、本発明の一実施形態によるメモリセル１０６の断面図である。一実施形態では、メモリセル１０６は、専用電極１２０と、第２の電極１２２と、専用電極１２０と第２の電極１２２との間に伸びる相変化材料の層１２４と、第２の電極１２２に接触している側壁スペーサ１２６と、相変化材料の層１２４の側壁１２８とを有している。一実施形態では、相変化材料の層１２４は、専用電極１２０と接触している第１の接触面１３０、および第２の電極１２２と接触している第２の接触面１３２を有している。一実施形態では、第１の接触面１３０は下方の接触面であり、第２の接触面１３２は上方の接触面１３２である。しかし、これ以外の方向付けも可能である。
【００４９】
一実施形態では、専用電極１２０は、前処理されたウェハ１３６の一部内において電極プラグと接触していると共に、後の処理に対して改善された界面制御を行う。別の実施形態では、専用電極１２０は任意であり、そして相変化材料の層１２４は電極プラグ１３４と直接接触している。専用電極１２０および第２の電極１２２は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、あるいはその他の適切な電極材料を含んでいる。一実施形態では、電極プラグ１３４は、ＴｉＮプラグ、タングステンプラグ、銅プラグ、あるいはその他の適切な電極材料のプラグである。
【００５０】
相変化材料の層１２４は、本発明に従って、様々な材料から形成することができる。一実施形態では、相変化材料の層１２４は、周期表の第６族に属する元素（例えば、テルリウム、および／またはセレニウム、および／または硫黄、およびこれらの合金）を１つ以上含有したカルコゲニド合金を含んでいる。別の実施形態では、相変化材料の層１２４は、カルコゲンを含有していない（つまりテルリウム、セレニウム、または硫黄、あるいは、テルリウム、セレニウム、または硫黄の合金を含有していない相変化材料）。相変化材料の層１２４のための適切な材料は、例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、ＡｇＩｎＳｂＴｅ、ＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、ＧｅＧａＩｎＳｂを含んでいる。一実施形態では、層１２４は、元素Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳを１つ以上含有した適切な材料を含んでいる。さらに相変化材料の層１２４には、窒素、酸素、シリコン、またはその他の適切な材料が選択的にドープされていてもよい。
【００５１】
層１２４は、膜厚に関連する寸法の少なくとも１つを構成している。層１２４の厚さ寸法は、約１００ナノメートル（ｎｍ）未満である。例えば一実施形態では、スペーサ層１２４は、上述した通りの相変化材料であり、寸法は約１００ナノメートル〜５ナノメートルの間である。
【００５２】
一実施形態では、相変化材料の層１２４は、相変化材料の第２のスタック１３３に接触している、相変化材料の第１のスタック１３１を含んでいる。一実施形態では、相変化材料の第１のスタック１３１は、相変化材料の第２のスタック１３３とは組成が異なっている。
【００５３】
一般的に側壁スペーサ１２６は、結晶状態にある層１２４内の相変化材料よりも電気伝導率の低い材料を含んでいる。一実施形態では、側壁スペーサ１２６は絶縁誘電体であり、例えば二酸化ケイ素（ＳｉＯ2）、ＳｉＯＣＨ、あるいはその他の適切な低誘電率材料を含んでいる。側壁スペーサ１２６は、相変化材料の層１２４に対するエッチング速度よりも低いプラズマエッチャントに対するエッチング速度を規定する、適切な絶縁材料であることが好ましい。例えば下部電極のエッチング中には、エッチング速度の低い側壁スペーサ１２６は、層１２４の均質性（homogeneity）を保護および改善する。層１２４の改善された均質性は、層１２４の改善された構造的統合性（structural integrity）、および改善された均一な電気的特性と関連している。
【００５４】
一実施形態では、側壁スペーサ１２６は、少なくとも１つの応力層および１つの絶縁層を有した多層構造である。一実施形態では、側壁スペーサ１２６の応力層は、窒化ケイ素（例えばＳｉ3Ｎ4）あるいはその他の適切な応力層材料からなる高密度層（densified layer）を有している。
【００５５】
図３Ａ〜図１０は、側壁スペーサ１２６の様々な実施形態を示している。この側壁スペーサ１２６は、例えば下部電極１２０のエッチング中に、層１２４の制御されないオーバエッチングを最小限にする、あるいは限定するために用いられる。
【００５６】
図３Ａは、本発明の一実施形態による、前処理されたウェハ１３６の上面図である。前処理されたウェハ１３６は、誘電体領域１３８内に配置された電極プラグ１３４を有している。一般的に、誘電体領域１３８は絶縁領域であり、酸化物領域、窒化物領域、あるいは、適切なサーマルエッチング特性および電気的特性を有するその他の誘電体材料を含んでいる。この点を考慮して、誘電体領域１３８は絶縁体とも称される。絶縁体である誘電体領域１３８は、二酸化ケイ素、フッ化シリケートガラス（ＦＳＧ）、あるいはその他の適切な誘電体材料を含んでいてよい。
【００５７】
図３Ｂは、本発明の一実施形態による、前処理されたウェハ１３６の一部の断面図である。電極プラグ１３４は、絶縁体である誘電体領域１３８によって側方が取り囲まれて、後の処理のために準備される。
【００５８】
図４は、本発明の一実施形態によるメモリセルスタック１４０の断面図である。メモリセルスタック１４０は、前処理されたウェハ１３６上に配置されている。またメモリセルスタック１４０は、専用電極層１２０ａ、第２の電極層１２２ａ、専用電極層１２０ａと第２の電極層１２２ａとの間に伸びる相変化材料の層１２４ａを有している。さらにメモリセルスタック１４０は、第２の電極層１２２ａ上に配置されたハードマスク層１４２、およびハードマスク層１４２上に配置されたフォトレジスト層１４４を有している。一実施形態では、ハードマスク１４２は、窒化ケイ素（例えばＳｉＮ）、またはＳｉＯＮ、またはその他の適切なストップエッチ材料を含んだストップエッチ層である。
【００５９】
専用電極層１２０ａは、化学気相成長法（chemical vapor deposition; CVD）、原子層成長法（atomic layer deposition; ALD）、有機金属化学気相成長法（metal organic chemical vapor deposition; MOCVD）、プラズマ気相成長法（plasma vapor deposition; PVD）、ジェット気相堆積（jet vapor deposition; JVD）、あるいはその他の適切な堆積技術を用いて堆積することができる。
【００６０】
層１２４ａおよび第２の電極層１２２ａも同様に、適切な堆積技術を用いて堆積される。例えば、本発明の様々な実施形態では、相変化材料の層１２４および第２の電極層１２２ａは、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、あるいはその他の適切な堆積技術の１つを用いて堆積される。
【００６１】
一実施形態では、フォトレジスト層１４４は、ハードマスク１層４２上にスピンコートされており、ハードマスク層１４２をパターン形成するために用いられる。フォトレジスト層１４４は、例えば光学リソグラフィにおいて有用なフォトレジスト材料を含んでいてよい。一実施形態では、フォトレジストの寸法は、反応性イオントリミングによるリソグラフィ後に縮小される。一実施形態では、ハードマスク層１４２は、適切な堆積技術（例えばＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、および／またはＪＶＤ）によって堆積された窒化ケイ素または酸窒化ケイ素である。一実施形態では、フォトレジスト層１４４がトリミングされ、ハードマスク層１４２が開かれ、フォトレジスト層１４４が剥離され、そしてメモリセルスタック１４０がエッチングされる。
【００６２】
図５は、本発明の一実施形態による、エッチングおよびストリップ処理後のメモリセルスタック１４０（図４）の断面図である。メモリセルスタック１４０は、専用電極層１２０ａまで垂直にエッチングされており、エッチングされたメモリセルスタック１４０の幅は、トリミング後のフォトレジスト層１４４（図４）の幅と近似している。フォトレジスト層１４４は、残りのハードマスク層１４２を露光するために、エッチング後に剥離される。あるいは、フォトレジスト層１４４は、ハードマスク層１４２が開かれた後に既に剥離されている。
【００６３】
図６は、本発明の一実施形態による、エッチングされた図５のメモリセルスタック上に堆積された側壁スペーサ層１２６ａの断面図である。側壁スペーサ層１２６ａは、専用電極層１２０ａの側方部分と接触している側方スペーサ１２７、および相変化材料の層１２４の垂直部分と第２の電極１２２とに接触している残りの垂直スペーサを構成している。一実施形態では、側壁スペーサ層１２６ａは、ＳｉＮ、ＳｉＯＮ、ＳｉＯ2、あるいは低誘電体材料のうちのいずれか１つを含んでおり、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、あるいはその他の適切な堆積技術を用いて堆積される。
【００６４】
図７は、本発明の一実施形態による、垂直な側壁スペーサ１２６の断面図である。一実施形態では、側壁スペーサ層ａ１２６（図６）は、スペーサ層１２６ａの側方スペーサ１２７を専用電極層１２０ａおよびハードマスク層１４２（図６）から除去するために、異方性エッチングされる。一実施形態では、側壁スペーサ層１２６ａの側方スペーサ１２７は、側壁スペーサ層１２６ａの側壁スペーサの水平部分（すなわち側方部分、あるいは側方スペーサ１２７）を除去するために、有向トップダウンエッチング（directed top down etch）によって除去される。側壁スペーサ層１２６ａが異方性エッチングされた後、垂直な側壁スペーサ１２６は、相変化材料の層１２４および第２の電極１２２と接触したままである。一実施形態では、側壁スペーサ１２６は側壁保護スペーサである。この側壁保護スペーサは、後の下部電極（例えば専用電極層１２０ａ）のエッチング中において、ハロゲンによる過酷な化学エッチングから、相変化材料の層１２４を保護するように構成されている。下部電極層である専用電極層１２０ａのエッチング中において、相変化材料の層１２４のオーバエッチングが最低限になるように、あるいは低減されるように、側壁スペーサ１２６に対するエッチング速度は、特定の化学エッチングを用いた相変化材料の層１２４に対するエッチング速度より低いことが望ましい。
【００６５】
図８は、本発明の一実施形態による専用電極１２０の断面図である。一実施形態では、専用電極層１２０ａ（図７）は、パターン形成された下部電極を形成するために、前処理されたウェハ１３６（図２）の最上部まで分離エッチング（separation etch）される。一実施形態では、専用電極層１２０ａの分離エッチングは、塩素プラズマを用いた、自己整合（self-aligned）する下部電極の分離エッチングである。本発明の一形態は、下部電極の分離エッチング中に、相変化材料の層１２４のさらなるエッチングまたは劣化を防止する側壁スペーサ１２６を提供する。
【００６６】
図９は、本発明の一実施形態による、側壁スペーサ１２６周囲に堆積された誘電体材料（層間絶縁体）である絶縁体１５０の断面図である。一実施形態では、専用電極１２０、側壁スペーサ１２６、およびハードマスク層１４４の一部を取り囲むために、絶縁体１５０が堆積されている。一実施形態では、絶縁体１５０は、絶縁体である誘電体領域１３８と同様の絶縁体材料である。一実施形態では、電極１２０、１２２、および相変化材料の層１２４の側方は、絶縁体１５０によって完全に取り囲まれている。
【００６７】
図１０は、本発明の一実施形態によるメモリセル１０６の断面図である。一実施形態では、絶縁体１５０（図９）は、化学的機械的研磨（chemical mechanical polishing; CMP）、あるいはその他の適切な平坦化技術を用いて平坦化されて、メモリセル１０６を構成する。その後メモリセル１０６は、本発明の形態に従って、後のさらなる配線／処理のために構成される。
【００６８】
メモリセル１０６は、専用電極１２０と第２の電極１２２との間に伸びる、相変化材料の層１２４を有している。この相変化材料の層１２４は、改善された構造的均質性を有している。例えば、相変化材料の層１２４は、下部電極の分離処理中における有害あるいは望ましくないオーバエッチングから、側壁スペーサ１２６によって保護される。
【００６９】
メモリセル１０６の処理中において、不均一な上部電極層（例えば電極１２２）の厚みが不均一になり、これによってピラー（pillar）エッチング処理を正確に終結させることが困難になる可能性がある。この結果、ある程度のオーバエッチングが起こり、メモリセル１０６の素子に影響が及ぶ。オーバエッチングによって、層１２４のアンダーカットが制御されない原因となり、ひいては望ましくない（つまり後に、追加的な）側壁被膜が、ピラー（pillar）セル１０６上に再度スパッタ堆積されることになる。
【００７０】
本発明の実施形態は、相変化材料の層１２４の側壁部分がオーバエッチングされないように保護する、側壁スペーサ１２６を提供する。一実施形態では、側壁スペーサ１２６に対するエッチング速度は、層１２４に対するエッチング速度より低い。これによって側壁スペーサ１２６が、相変化材料の層１２４の側壁部分がオーバエッチングされないように保護する。
【００７１】
図１１Ａは、本発明の一実施形態による別のメモリセルスタック１６０の断面図である。一実施形態では、メモリセルスタック１６０は、前処理されたウェハ１３６の最上部に堆積されている。一実施形態では、電極層１２０ａ（図４）は任意であり、メモリセルスタック１６０の一部として含まれていない。一実施形態では、メモリセルスタック１６０は、電極プラグ１３４上に直接堆積された相変化材料の層１２４ａと、相変化材料の層１２４ａの最上部に配置された第２の電極層１２２ａと、第２の電極層１２２ａ上に堆積されたハードマスク層１４２と、ハードマスク層１４２上に堆積されたフォトレジスト層１４４とを有している。一実施形態では、フォトレジスト層１４４およびハードマスク層１４２は、図４において説明したフォトレジストおよびハードマスク材料と同様である。
【００７２】
図１１Ｂは、本発明の一実施形態による、メモリセルスタック１６０から形成されたメモリセル１６６の断面図である。一実施形態では、相変化材料の層１２４は、電極プラグ１３４と第２の電極１２２との間に伸びている。側壁スペーサ１７６は、相変化材料の層１２４の側壁、および第２の電極１２２に接触している。絶縁体１８０は、メモリセル１６６の一部を絶縁するために備えられている。図５〜図１０において説明した処理と同様の処理方法によってメモリセルスタック１６０（図１１Ａ）が処理された後のメモリセル１６６は、後に行われるさらなる配線／処理に適している。
【００７３】
図１２〜図２５は、エッチング中、特に下部電極の分離エッチング中におけるオーバエッチングから、相変化材料の層を保護するように構成された側壁スペーサを備えたメモリセルの、別の様々な実施形態を示している。本発明の形態は、メモリセットおよびメモリリセット中に、相変化材料内のホットスポット（hot spot）をさらに絶縁するために、相変化材料の層を追加的に覆う側壁スペーサを提供する。様々な実施形態において、側壁スペーサは、相変化材料の層の側方を取り囲んでおり、そして側壁スペーサおよび相変化材料の層は、エッチング時に、下部電極と接触するより広い基部（base）を提供する。この基部によって、ピラー相変化セルの構造的統合性、および相変化メモリの電気的特性が改善される。
【００７４】
図１２は、本発明の別の実施形態によるメモリセル２０６の断面図である。一実施形態では、メモリセル２０６は、第１の電極２２０と、第２の電極２２２と、第１の電極２２０から第２の電極２２２へ伸びる相変化材料の層２２４と、第２の電極２２２および層２２４の側壁２２８に接触している側壁スペーサ２２６とを有している。
【００７５】
一実施形態では、相変化材料の層２２４は、第１の電極２２０の下方の接触面２３０から第２の電極２２２の上方の接触面２３２へと伸びている。一実施形態では、相変化材料の層２２４は、基部２２５と、基部２２５から伸びるピラー（pillar）２２７とを有している。図１２に示されているように、基部２２５は、下方の接触面２３０に沿って第１の電極２２０に接触しており、ピラー２２７は、上方の接触面２３２に沿って第２の電極２２２に接触している。
【００７６】
一実施形態では、基部２２５は、第１の電極２２０上に側方配置されており、ピラー２２７は、基部２２５の一部のみと接触するように基部２２５よりも幅が狭い。一実施形態では、ピラー２２７は基部２２５から直角に伸びているが、基部２２５に対して直角以外の方向に伸びていてもよい。
【００７７】
一実施形態では、第１の電極２２０は、前処理されたウェハ２３６の電極プラグ２３４に接触している。この点において、電極プラグ２３４および前処理されたウェハ２３６は、図３Ａおよび図３Ｂに示されている電極プラグ１３４および前処理されたウェハ１３６とほぼ同様である。
【００７８】
図１３は、本発明の一実施形態による、前処理されたウェハ２３６上に配置されたメモリセルスタック２４０の断面図である。前処理されたウェハ２３６は、絶縁領域２３８内に配置された複数の電極プラグを有している。なお、図１３に示されている電極プラグ２３４は１つのみであるが、前処理されたウェハ（ウェハ２３６など）は、一般的に、絶縁領域内に配置された多数の電極プラグを有している（例えば、図３Ａおよび図３Ｂに実質的に示されている）ことについて理解されたい。
【００７９】
メモリセルスタック２４０は、第１の電極層２２０ａと、第２の電極層２２２ａと、第１の電極層２２０ａと第２の電極層２２２ａとの間に伸びる相変化材料の層２２４ａと、第２の電極層２２２ａ上に堆積されたハードマスク層２４２と、ハードマスク層２４２に接触しているフォトレジスト層２４４とを有している。
【００８０】
図１４は、本発明の一実施形態によるピラースタック２４３の断面図である。メモリセルスタック２４０（図１３）は、エッチングされて、記憶場所ピラー（storage location pillars）を形成している。主要なピラーエッチングは、相変化材料の層２２４内において終結しており、これによって相変化材料の層２２４が、基部２２５および基部２２５から伸びるピラー２２７を構成している。この点において、ピラースタック２４３は、相変化材料の層２２４のピラー２２７部分と、第２の電極２２２と、第２の電極２２２上にあるハードマスク層２４２の残留部分とを有している。
【００８１】
一実施形態では、ピラー２２７をエッチングするためにフォトレジスト層２４４が用いられる。フォトレジスト層２４４は、ピラースタック２４３を露光するために剥離される。主要なピラーエッチングは基部２５５内において終結されるため、フォトレジスト層２４４よりも幅が広い、基部２２５の残留部分が備えられている。この点において、基部２２５は、ピラー２２７および第２の電極２２２の構造的統合性を改善する。
【００８２】
図１５は、本発明の一実施形態による、ピラースタック２４３の一部上に堆積された側壁スペーサ層２２６ａの断面図である。側壁スペーサ層２２６ａは、基部２２５上にコンフォーマル（conformally）に堆積されており、相変化材料の層２２４の側壁２２８に沿って接触しながら伸びている。一実施形態では、側壁スペーサ層２２６ａは、ＣＶＤ処理においてピラースタック２４３上にコンフォーマルに堆積された誘電体である。その他の適切な堆積処理を用いてもよい。
【００８３】
一実施形態では、側壁スペーサ層２２６ａは、第２の電極２２２の上方の接触面２３２と隣接している、相変化材料の層２２４の側壁２２８と接触している。一実施形態では、側壁スペーサ層２２６ａは、応力層を少なくとも１つ含んだ多層構造をしている。この応力層は、相変化材料の層２２４が高温結晶状態にならないように抑制する。
【００８４】
図１６は、本発明の一実施形態による側壁スペーサ２２６の断面図である。異方性スペーサエッチング後のピラースタック２４３（図１５）が示されている。異方性スペーサエッチング中において、側壁スペーサ層２２６ａ（図１５）の水平部分が除去されて、相変化材料の層２２４の側壁２２８と接触する側壁スペーサ２２６が形成される。一実施形態では、側壁スペーサ２２６はピラー２２７を取り囲んでいると共に、基部２２５からハードマスク層（エッチストップ層）２４２まで伸びている。
【００８５】
図１７は、本発明の一実施形態による、パターン形成された電極２２０の断面図である。一実施形態では、電極層２２０ａ（図１６）は、分離エッチングされて、パターン形成された下部電極である第１の電極２２０を形成する。一実施形態では、第１の電極層２２０ａの分離エッチングは、塩素プラズマを用いた、自己整合する下部電極の分離エッチングである。本発明の一形態は、下部電極の分離エッチング中に、ピラー２２７材料のさらなるエッチングまたは劣化を防ぐ、側壁スペーサ２２６を提供する。
【００８６】
図１８は、本発明の一実施形態による層間絶縁体層２５０の断面図である。一実施形態では、層間絶縁体層２５０は、適切な堆積処理によって堆積されて、電極２２０、２２２、および側壁スペーサ２２６の側方を完全に取り囲む。一実施形態では、層間絶縁体層２５０は、絶縁領域２３８と同様の絶縁体材料である。
【００８７】
図１９は、本発明の一実施形態によるメモリセル２０６の断面図である。一実施形態では、層間絶縁体層２５０（図１８）は、化学的機械的研磨（ＣＭＰ）あるいはその他の適切な平坦化技術を用いて平坦化されて、メモリセル２０６を構成する。その後メモリセル２０６は、本発明の形態に従って、後のさらなる配線／処理のために構成される。
【００８８】
図２０Ａは、本発明の別の実施形態によるメモリセルスタック２６０を示している。メモリセルスタック２６０は、相変化材料の層２２４ａと、第２の電極層２２２ａと、第２の電極層２２２ａ上のハードマスク／エッチストップ層２４２と、ハードマスク層（エッチストップ層）２４２上においてマスクしているフォトレジスト層２４４とを有している。一実施形態では、第１の電極層２２０ａ（図１３）は任意の層であって、備えられていない。この実施形態では、相変化材料の層２２４ａは、前処理されたウェハ２３６の電極プラグ２３４上に直接堆積されている。
【００８９】
図２０Ｂは、本発明の一実施形態によるメモリセル２６６の断面図である。メモリセル２６６は、図１２〜図１９に示されている処理と実質的に同様の処理によってメモリセルスタック２６０（図２０Ａ）が処理された後、電極プラグ２３４に接触する相変化材料の層２２４と、相変化材料の層２２４と接触する第２の電極２２２とを備える。メモリセル２６６は、側壁スペーサ２７６の側方を完全に取り囲む絶縁体２８０を有している。一実施形態では、相変化材料の層２２４は、電極プラグ２３４に接触する基部２２５と、第２の電極２２２に接触するピラー２２７とを有している。側壁スペーサ２２６は、第２の電極２２２の最上部と、相変化材料の層２２４の基部２２５との間に形成されており、これらの間に伸びている。側壁スペーサ２７６は、第２の電極２２２と、第２の電極２２２に接触している上方の接触面に隣接した相変化材料の層２２４の側壁２２８とに接触している。
【００９０】
図２１は、本発明の別の実施形態によるメモリセル３０６の断面図である。一実施形態では、メモリセル３０６は、第１の電極３２０と、第１の電極３２０に下方の接触面３３０に沿って接触しているエッチストップ層３２１と、第２の電極３２２と、エッチストップ層３２１から第２の電極３２２まで伸びている相変化材料の層３２４と、第２の電極３２２および相変化材料の層３２４の側壁３２８に接触している側壁スペーサ３２６とを有している。
【００９１】
一実施形態では、第１の電極３２０は、前処理されたウェハ２３６の電極プラグ２３４と接触している。この点において、電極プラグ２３４および前処理されたウェハ２３６は、図３Ａおよび図３Ｂに示されている電極プラグ１３４および前処理されたウェハ１３６と同様である。
【００９２】
図２２は、本発明の一実施形態による、前処理されたウェハ２３６上に配置されたメモリセルスタック３４０の断面図である。前処理されたウェハ２３６は、絶縁領域２３８内に配置された複数の電極プラグ２３４を有している。なお、図２２に示されている電極プラグ２３４は１つのみであるが、前処理されたウェハ（ウェハ２３６など）は、一般的に、絶縁領域内に配置された多数の電極プラグを有している（例えば、図３Ａおよび図３Ｂに実質的に示されている）ことについて理解されたい。
【００９３】
メモリセルスタック３４０は、第１の電極層３２０ａと、エッチストップ層３２１ａと、第２の電極層３２２ａと、エッチストップ層３２１ａと第２の電極層３２２ａとの間に伸びている相変化材料の層３２４ａと、第２の電極層３２２ａ上に堆積されたハードマスク層３４２と、ハードマスク層３４２に接触しているフォトレジスト層３４４とを有している。一実施形態では、フォトレジスト層３４４およびハードマスク層３４２は、図４において説明したフォトレジストおよびハードマスク材料と同様である。
【００９４】
図２３は、本発明の一実施形態によるピラースタック３４３の断面図である。メモリセルスタック３４０（図２２）は、エッチングされて、記憶場所ピラーを形成している。ピラーエッチングは、エッチストップ層３２１ａにおいて終結しており、エッチストップ層３２１ａから伸びる相変化材料の層３２４の縦列を構成している。この点において、ピラースタック３４３は、相変化材料の層３２４のピラーと、第２の電極３２２と、第２の電極３２２上にあるハードマスク層３４２の残留部分とを有している。
【００９５】
一実施形態では、リソグラフィを用いて相変化材料の層３２４のピラーをエッチングする際に、フォトレジスト層３４４が用いられる。フォトレジスト層３４４は、ピラースタック３４３が形成された後に剥離される。一実施形態では、ピラーエッチングは、エッチストップ層３２１ａにおいて終結しており、エッチストップ層３２１ａは、ピラースタック３４３に対して比較的広い基部を提供している。この広い基部によって、事実上、ピラー２２４および第２の電極２２２の構造的統合性が改善される。
【００９６】
図２４は、本発明の一実施形態による、ピラースタック３４３の一部上に堆積された側壁スペーサ層３２６ａの断面図である。側壁スペーサ層３２６ａは、エッチストップ層３２１上において、相変化材料の層３２４の側壁３２８に沿ってコンフォーマルに堆積されている。一実施形態では、側壁スペーサ層３２６ａは、ＣＶＤ処理においてピラースタック３４３上にコンフォーマルに堆積された誘電体である。その他の適切な堆積処理を用いてもよい。側壁スペーサ層３２６ａは、後の下部電極層である第１の電極層３２０ａ（およびエッチストップ層３２１ａ）のエッチング中において、相変化材料の層３２４を保護する。
【００９７】
図２５は、本発明によるメモリセル３０６の断面図である。ピラースタック３４３（図２４）および側壁スペーサ層３２６ａは、図１６および図１７において説明した方法と同様の方法によって、異方性エッチングおよび分離エッチングされる。また層間絶縁体層３５０は、適切な堆積処理によって堆積されており、図１８において説明した方法と同様の方法によって、電極３２０、３２２、および側壁スペーサ３２６の側面を完全に取り囲んでいる。
【００９８】
本発明の形態は、例えば下部電極の分離エッチング中において、相変化材料層の均質性をオーバエッチングから保護および改善する側壁スペーサを提供する。相変化材料層の改善された均質性は、相変化材料層の改善された構造的統合性、および改善された均一な電気的特性に関連している。これら全ては、低電力の相変化メモリセル構造に寄与する。
【００９９】
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【０１００】
【図１】本発明の一実施形態によるメモリデバイスの簡略ブロック図である。
【図２】本発明の一実施形態によるメモリセルの断面図である。
【図３Ａ】本発明の一実施形態による、前処理されたウェハの上面図である。
【図３Ｂ】本発明の一実施形態による、図３Ａに示されている前処理されたウェハの一部の断面図であり、絶縁領域内の電極プラグを示す図である。
【図４】本発明の一実施形態による、図３Ｂに示されている前処理されたウェハの電極プラグ上に配置されたメモリセルスタックの断面図である。
【図５】本発明の一実施形態による、部分エッチングおよびストリップ処理の後における図４のメモリセルスタックの断面図である。
【図６】本発明の一実施形態による、エッチングおよびストリップ処理された図５のメモリセルスタック上に堆積された側壁スペーサ層の断面図である。
【図７】本発明の一実施形態による、異方性スペーサエッチング後における図６の側壁スペーサ層の断面図である。
【図８】本発明の一実施形態による、下部電極の分離エッチング後におけるメモリセルスタックの断面図である。
【図９】本発明の一実施形態による、層間絶縁体の堆積後における図８のメモリセルスタックの断面図である。
【図１０】本発明の一実施形態による、後の配線処理（wiring/processing）に適した、平坦化されたメモリセルの断面図である。
【図１１Ａ】本発明の別の実施形態による、前処理されたウェハ上に堆積されたメモリセルスタックの断面図である。
【図１１Ｂ】本発明の別の実施形態によるメモリセルの断面図である。
【図１２】本発明の別の実施形態によるメモリセルの断面図である。
【図１３】本発明の一実施形態による、前処理されたウェハ上に堆積されたメモリセルスタックの断面図である。
【図１４】本発明の一実施形態による、部分エッチングおよびストリップ処理後における図１３のメモリセルスタックの断面図である。
【図１５】本発明の一実施形態による、エッチングおよびストリップ処理された図１４のメモリセルスタック上に堆積された側壁スペーサ層の断面図である。
【図１６】本発明の一実施形態による、異方性スペーサエッチング後における図１５の側壁スペーサ層の断面図である。
【図１７】本発明の一実施形態による、下部電極の分離エッチング後におけるメモリセルスタックの断面図である。
【図１８】本発明の一実施形態による、層間絶縁体の堆積後における、図１７のメモリセルスタックの断面図である。
【図１９】本発明の一実施形態による、後の配線処理に適した、平坦化されたメモリセルの断面図である。
【図２０Ａ】本発明の別の実施形態による、前処理されたウェハ上に堆積されたメモリセルスタックの断面図である。
【図２０Ｂ】本発明の別の実施形態によるメモリセルの断面図である。
【図２１】本発明の別の実施形態によるメモリセルの断面図である。
【図２２】本発明の一実施形態による、エッチストップ層と、前処理されたウェハ上に堆積された下部電極とを含んだメモリセルスタックの断面図である。
【図２３】本発明の一実施形態による、エッチストップまでエッチングされ、かつストリップ処理された後における、図２２のメモリセルスタックの断面図である。
【図２４】本発明の一実施形態による、エッチングおよびストリップ処理された図２３のメモリセルスタック上に堆積された側壁スペーサ層の断面図である。
【図２５】本発明によるメモリセルの断面図である。
【符号の説明】
【０１０１】
１００    メモリデバイス
１０２    書き込みパルス発生器
１０４    分配回路
１０６    メモリセル
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ    メモリセル
１０８    センス回路
１１０    信号経路
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ    信号経路
１２０    専用電極（第１の電極）
１２０ａ  専用電極層
１２２    第２の電極
１２２ａ  第２の電極層
１２４    相変化材料の層（相変化層）
１２４ａ  相変化材料の層
１２６    側壁スペーサ（側壁保護手段）
１２６ａ  側壁スペーサ層
１２７    側方スペーサ
１２８    側壁
１３０    第１の接触面（第１接触部）
１３１    第１のスタック
１３２    第２の接触面（第２接触部）
１３３    第２のスタック
１３４    電極プラグ（プラグ）
１３６    ウェハ（ウェハ基板）
１３８    誘電体領域
１４０    メモリセルスタック
１４２    ハードマスク層（ハードマスク）
１４４    フォトレジスト層（レジスト）
１５０    絶縁体
１６０    メモリセルスタック
１６６    メモリセル
１７６    側壁スペーサ（側壁保護手段）
１８０    絶縁体
２０６    メモリセル
２２０    第１の電極
２２０ａ  第１の電極層
２２２    第２の電極
２２２ａ  第２の電極層
２２４    相変化材料の層（相変化層）（ピラー相変化セル）
２２４ａ  相変化材料の層
２２５    基部
２２６    側壁スペーサ（側壁保護手段）
２２６ａ  側壁スペーサ層
２２７    ピラー
２２８    側壁
２３０    下方の接触面
２３２    上方の接触面
２３４    電極プラグ（プラグ）
２３６    ウェハ（ウェハ基板）
２３８    絶縁領域
２４０    メモリセルスタック
２４２    ハードマスク層（ハードマスク）
２４３    ピラースタック
２４４    フォトレジスト層（レジスト）
２５０    層間絶縁体層
２６０    メモリセルスタック
２６６    メモリセル
２７６    側壁スペーサ（側壁保護手段）
２８０    絶縁体
３０６    メモリセル
３２０    第１の電極
３２０ａ  第１の電極層
３２１    エッチストップ層
３２１ａ  エッチストップ層
３２２    第２の電極
３２２ａ  第２の電極層
３２４    相変化材料の層（相変化層）
３２４ａ  相変化材料の層
３２６    側壁スペーサ（側壁保護手段）
３２６ａ  側壁スペーサ層
３２８    側壁
３３０    下方の接触面
３４０    メモリセルスタック
３４２    ハードマスク層（ハードマスク）
３４３    ピラースタック
３４４    フォトレジスト層（レジスト）
３５０    層間絶縁体層
【図１】
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【図２】
2007288201.tif 000004
【図３Ａ】
2007288201.tif 000005
【図３Ｂ】
2007288201.tif 000006
【図４】
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【図５】
2007288201.tif 000008
【図６】
2007288201.tif 000009
【図７】
2007288201.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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