(57)【要約】      （修正有）【課題】差動増幅回路の出力端子に発生するオフセット電圧をゼロとするべく、当該オフセット電圧に応じた電流を反転入力端子に供給するオフセット調整回路、光ディスク信号処理回路を提供する。【解決手段】基準電圧が印加される非反転入力端子と、出力電圧を出力する出力端子と、入力電圧が印加されるとともに出力電圧が帰還される反転入力端子と、出力端子と反転入力端子との間に接続される帰還抵抗と、を有する差動増幅回路の、基準電圧と入力電圧が同一であるときの出力端子に発生するオフセット電圧をゼロとするべく、オフセット電圧に応じて、反転入力端子に供給される電流源の電流量を可変とする電流設定回路。【選択図】図１
2007173991.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧が印加される非反転入力端子と、出力電圧を出力する出力端子と、入力電圧が印加されるとともに前記出力電圧が帰還される反転入力端子と、前記出力端子と前記反転入力端子との間に接続される帰還抵抗と、を有する差動増幅回路の、前記基準電圧と前記入力電圧が同一であるときの前記出力端子に発生するオフセット電圧をゼロとするべく、
前記オフセット電圧に応じて、前記反転入力端子に供給される電流源の電流量を可変とする電流設定回路、
を備えたことを特徴とするオフセット調整回路。
【請求項２】
前記電流設定回路は、前記オフセット電圧に応じて、前記反転入力端子に供給される前記電流源の電流量を可変とするための可変抵抗を有し、
前記電流源の電流量は、前記可変抵抗の抵抗値で定まる、
ことを特徴とする請求項１に記載のオフセット調整回路。
【請求項３】
前記電流設定回路は、前記反転入力端子に供給される前記電流源の電流量を可変とするための、前記可変抵抗としての複数の選択抵抗と、前記オフセット電圧に応じて前記複数の選択抵抗の何れかを選択するスイッチ回路と、を有し、
前記電流源の電流量は、選択される前記複数の選択抵抗の抵抗値で定まる、
ことを特徴とする請求項２に記載のオフセット調整回路。
【請求項４】
前記電流設定回路は、電源電圧の投入時、前記複数の選択抵抗の何れかを選択するべく前記スイッチ回路を切り替える、
ことを特徴とする請求項３に記載のオフセット調整回路。
【請求項５】
前記電流設定回路は、
前記電流源の電流量を調整する調整回路と、
前記調整回路に対し、前記電流源の電流量が順次増大又は順次減少することを指示する指示回路と、
前記指示回路の指示に応じて、前記差動増幅回路の出力電圧が所定値に達したか否かを検出する検出回路と、
前記差動増幅回路の出力電圧が所定値に達した場合の前記検出回路の検出結果に基づいて、前記電流源の電流量が順次増大又は順次減少する動作を停止して前記電流源の電流量を固定するべく、前記指示回路の指示を停止させる停止回路と、
を備えたことを特徴とする請求項１に記載のオフセット調整回路。
【請求項６】
前記調整回路は、前記電流源である複数の電流源と前記反転入力端子を選択的に接続するための複数のスイッチ回路であり、
前記検出回路は、前記差動増幅回路の出力電圧と前記基準電圧を比較する比較回路であって、
前記指示回路は、前記電流源の電流量を順次増大又は順次減少させるべく、前記複数のスイッチ回路のオンオフを指示し、
前記停止回路は、前記差動増幅回路の出力電圧と前記基準電圧の大小関係が変化したときの前記比較回路の比較結果に基づいて、前記電流源の電流量が順次増大又は順次減少する動作を停止して前記電流源の電流量を固定するべく、前記指示回路の指示を停止させる、
ことを特徴とする請求項５に記載のオフセット調整回路。
【請求項７】
前記複数のスイッチ回路は、前記複数の電流源を動作又は動作停止させる複数のトランジスタであり、
前記指示回路は、前記複数のトランジスタを選択的にオンオフするべく、前記複数のトランジスタの制御電極に入力される一方の論理値又は他方の論理値の複数のビット信号を都度保持するレジスタであり、
前記停止回路は、前記比較回路の比較結果に基づいて、前記レジスタの値の変更を停止する回路である、
ことを特徴とする請求項６に記載のオフセット調整回路。
【請求項８】
（Ａ）光ディスクに照射されたレーザー光の反射光が受光される受光素子と、
（Ｂ）基準電圧が印加される非反転入力端子と、
前記光ディスクに対するフォーカスサーボ又はトラックサーボのための出力電圧を出力する出力端子と、
前記受光素子において受光される前記反射光に応じて得られる入力電圧が印加されるとともに、前記出力電圧が帰還される反転入力端子と、
前記出力端子と前記反転入力端子との間に接続される、前記光ディスクの媒体の種類に応じた抵抗値の帰還抵抗と、を有する差動増幅回路と、
を備えた光ディスク信号処理回路であって、
前記基準電圧と前記入力電圧が同一であるときの前記出力端子に発生するオフセット電圧をゼロとするべく、前記オフセット電圧に応じて、前記反転入力端子に供給される電流源の電流量を可変とする電流設定回路、
を備えたことを特徴とする光ディスク信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフセット調整回路、光ディスク信号処理回路に関する。
【背景技術】
【０００２】
差動増幅回路は、非反転入力端子（＋）に印加される入力電圧Ｖ（＋）と反転入力端子（−）に印加される入力電圧Ｖ（−）の差を、出力端子と反転入力端子との間に接続される帰還抵抗の抵抗値によって定まるゲインで増幅して出力するものである。この差動増幅回路は、理論上、入力電圧Ｖ（＋）と入力電圧Ｖ（−）とが同一のレベルである場合（例えば、Ｖ（＋）、Ｖ（−）ともに０（Ｖ）であるものとして説明する）、出力端子の電圧Ｖoutは０（Ｖ）となるべきものである。或いは、入力電圧Ｖ（−）が０（Ｖ）であって、非反転入力端子（＋）に入力電圧Ｖ（＋）が印加される場合、出力端子の電圧Ｖoutは入力電圧Ｖ（＋）と等しくなるべきものである。
【０００３】
しかしながら、入力電圧Ｖ（＋）、Ｖ（−）がともに０（Ｖ）であっても、差動増幅回路の出力端子の電圧Ｖoutが０（Ｖ）とならない場合があった。或いは、入力電圧Ｖ（−）が０（Ｖ）であって、入力電圧Ｖ（＋）が非反転入力端子（＋）に印加されても、出力端子の電圧Ｖoutが入力電圧Ｖ（＋）と等しくならない場合があった。これは、差動増幅回路の出力端子に、所謂オフセット電圧が発生するためである。
【０００４】
そこで、従来においては、差動増幅回路の出力端子に発生するオフセット電圧をゼロとするべく種々の技術が提案されている。以下、図１６、図１７を参照しつつ、差動増幅回路１０１の出力端子に発生するオフセット電圧について説明する。尚、図１７は、図１６に示す差動増幅回路１０１の等価回路である。
【０００５】
差動増幅回路１０１は、ｎｐｎ型トランジスタ１０７、１０８、１１２、１１３、ｐｎｐ型トランジスタ１０９、１１０、１１４、１１５、定電流源１１１、１１６、１１７、帰還抵抗１０４から構成されている。尚、ｐｎｐ型トランジスタ１０９はコレクタ・ベース間がダイオード接続されてｐｎｐ型トランジスタ１１０とカレントミラー回路を構成しており、ｎｐｎ型トランジスタ１０７、１０８のコレクタにそれぞれ電流を供給している。ｎｐｎ型トランジスタ１１２、１１３、ｐｎｐ型トランジスタ１１４、１１５はエミッタフォロワを形成している。
【０００６】
更に、差動増幅回路１０１の非反転入力端子（＋）には、帰還抵抗１０４に電流が流れることによって出力端子に発生するオフセット電圧をゼロとするべく、抵抗１０２が接続される。今、ｎｐｎ型トランジスタ１０７、１０８のベース電流をＩb１０７、Ｉb１０８、ベース・エミッタ間の電圧をＶbe１０７、Ｖbe１０８とする。また、抵抗１０２の抵抗値をＲ１０２、帰還抵抗１０４の抵抗値をＲ１０４とする。このとき、出力端子の電圧Ｖoutは、
Ｖout＝Ｖref−Ｉb１０７・Ｒ１０２−Ｖbe１０７＋Ｖbe１０８＋Ｉb１０８・Ｒ１０４
となる。したがって、Ｖout＝Ｖrefとなるためには、
Ｉb１０７＝Ｉb１０８
Ｒ１０２＝Ｒ１０７
Ｖbe１０７＝Ｖbe１０８
を満たすことが条件となる。つまり、ｎｐｎ型トランジスタ１０７、１０８の特性が同一であって（Ｉb１０７＝Ｉb１０８、Ｖbe１０７＝Ｖbe１０８）、帰還抵抗１０４と同一の抵抗値の抵抗１０２を差動増幅回路１０１の非反転入力端子（＋）に接続することによって、出力端子に発生するオフセット電圧をゼロとするようにしていた。
【特許文献１】特開２００５−２４４８６４
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、抵抗１０２と帰還抵抗１０４の抵抗値や、ｎｐｎ型トランジスタ１０７、１０８の特性を完全に同一な特性とすることは困難であるため、出力端子にオフセット電圧が発生する可能性があった。そのため、差動増幅回路１０１は、オフセット電圧の影響を受けた電圧Ｖoutを出力端子から出力する可能性があった。この結果、差動増幅回路１０１の後段の回路において、電圧Ｖoutに基づく正確な処理を行えない可能性があった。特に、後段の回路において、差動増幅回路１０１からの電圧Ｖoutが増幅される場合、電圧Ｖoutに対するオフセット電圧による影響が著しいものとなる可能性があった。
【０００８】
例えば、差動増幅回路１０１の適用例としては、反転入力端子（−）にフォトダイオード１０３を接続し（図１６、図１７参照）、光ディスク（ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disc）、ＨＤ ＤＶＤ（High Definition DVD）、Ｂｌｕ-ｒａｙ Ｄｉｓｃ（登録商標）等）に照射されたレーザー光の反射光の光量に応じた電圧Ｖoutを出力するものがある。詳述すると、フォトダイオード１０３に光ディスクからの反射光が受光されることによって、当該反射光の光量に応じた電流量の電流が流れる。そして、この電流が帰還抵抗１０４に流れることによって、当該電流の電流量と帰還抵抗１０４の抵抗値との積である電圧Ｖoutが出力端子に発生し出力される。また、帰還抵抗１０４にて発生した電圧は入力電圧Ｖ（−）として、反転入力端子（−）に印加される。差動増幅回路１０１の非反転入力端子（＋）には、基準電圧Ｖrefから抵抗１０２に発生する電圧分を降下した入力電圧Ｖ（＋）が印加される。そして、差動増幅回路１０１は、非反転入力端子（＋）に印加される入力電圧Ｖ（＋）と反転入力端子（−）に印加される入力電圧Ｖ（−）の差を、帰還抵抗１０４の抵抗値によって定まるゲインで増幅した電圧Ｖoutを出力する。この電圧Ｖoutは、帰還抵抗１０４を介して反転入力端子（−）に帰還される。そして、差動増幅回路１０１からの電圧Ｖoutは、例えば、光ディスクに対するフォーカスサーボやトラッキングサーボのためのフォーカスエラー信号やトラッキングエラー信号等を生成する後段の回路に入力されることとなる。
【０００９】
しかしながら、差動増幅回路１０１からの電圧Ｖoutがオフセット電圧の影響を受けた電圧である場合、後段の回路で生成されるフォーカスエラー信号やトラッキングエラー信号等が、オフセット電圧の影響を受けた状態で生成されてしまい、フォーカスサーボやトラッキングサーボが正確に行われなくなる可能性があった。この結果、光ディスクからの正確な情報の再生／記録ができなくなる可能性があった。
【００１０】
特に、近年、光ディスクとして提唱されているＨＤ ＤＶＤやＢｌｕ-ｒａｙ Ｄｉｓｃにおいては、ＣＤに用いられる赤外レーザー光やＤＶＤに用いられる赤色レーザー光よりも波長が短い青紫色レーザー光を用いるため、フォトダイオード１０３にて受光する反射光の光量が小さくなる。そのため、フォトダイオード１０３に流れる電流の電流量が小さくなる。そこで、この電流量が小さい電流を増幅するべく、帰還抵抗１０４の抵抗値Ｒ１０４を大きくする必要がある。しかしながら、帰還抵抗１０４の抵抗値Ｒ１０４を大きく設定すると、抵抗１０２と帰還抵抗１０４の特性が異なる場合、Ｉb１０７・Ｒ１０２とＩb１０８・Ｒ１０４の差が大きくなり、出力端子に大きなオフセット電圧が発生する可能性があった。
【００１１】
そこで、本発明は、差動増幅回路の出力端子に発生するオフセット電圧をゼロとするべく、当該オフセット電圧に応じた電流を反転入力端子に供給するオフセット調整回路、光ディスク信号処理回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記課題を解決するための発明は、基準電圧が印加される非反転入力端子と、出力電圧を出力する出力端子と、入力電圧が印加されるとともに前記出力電圧が帰還される反転入力端子と、前記出力端子と前記反転入力端子との間に接続される帰還抵抗と、を有する差動増幅回路の、前記基準電圧と前記入力端子が同一であるときの前記出力端子に発生するオフセット電圧をゼロとするべく、前記オフセット電圧に応じて、前記反転入力端子に供給される電流源の電流量を可変とする電流設定回路、を備えたことを特徴とする。
【００１３】
また、（Ａ）光ディスクに照射されたレーザー光の反射光を受光する受光素子と、（Ｂ）基準電圧が印加される非反転入力端子と、前記光ディスク媒体に対するフォーカスサーボ又はトラックサーボのための出力電圧を出力する出力端子と、前記受光素子において受光した前記反射光に応じて得られる入力電圧が印加されるとともに、前記出力電圧が帰還される反転入力端子と、前記出力端子と前記反転入力端子との間に接続される、前記光ディスクの媒体の種類に応じた抵抗値の帰還抵抗と、を有する差動増幅回路と、を備えた光ディスク信号処理回路であって、前記基準電圧と前記入力電圧が同一であるときの前記出力端子に発生するオフセット電圧をゼロとするべく、前記オフセット電圧に応じて、前記反転入力端子に供給される電流源の電流量を可変とする電流設定回路、を備えたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、差動増幅回路の出力端子に発生するオフセット電圧に応じた電流を反転入力端子に供給することによって、当該差動増幅回路を構成する素子のばらつきを考慮することなくオフセット電圧をゼロとするべく調整可能となる。
【発明を実施するための最良の形態】
【００１５】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１６】
＝＝＝オフセット調整回路を用いる差動増幅回路の構成例＝＝＝
図１、図２を参照しつつ、本発明に係るオフセット調整回路２３６、及び、当該オフセット調整回路２３６を用いる差動増幅回路７について説明する。図１は、本発明に係るオフセット調整回路２３６を用いる差動増幅回路７の構成の一例を示す回路図である。図２は、本発明に係るオフセット調整回路２３６を構成する電流設定回路９の一例を示す回路図である。尚、図１に示すフォトダイオード６、処理回路４については図３の説明において詳述する。
【００１７】
先ず、図１を参照しつつ、本発明に係るオフセット調整回路２３６によってオフセット調整するべき差動増幅回路７の構成について詳細に説明する。
【００１８】
差動増幅回路７は、ｎｐｎ型トランジスタ２０７、２０８、２１２、２１３、ｐｎｐ型トランジスタ２０９、２１０、２１４、２１５、定電流源２１１、２１６、２１７から構成されている。
【００１９】
差動増幅回路７は、非反転入力端子（＋）が例えば基準電圧Ｖrefと接続され、反転入力端子（−）がオフセット調整回路２３６、帰還抵抗８と接続される。尚、差動増幅回路７は、例えば、外部からの光を受光するためのフォトダイオード６が反転入力端子（−）と接続される。帰還抵抗８の抵抗値は、非反転入力端子（＋）に印加される入力電圧と反転入力端子（−）に印加される入力電圧の差を増幅するゲインを設定するべく、所望の抵抗値が設定される。
【００２０】
ｎｐｎ型トランジスタ２０７のベースは非反転入力端子（＋）を介して基準電圧Ｖrefと接続され、コレクタはｐｎｐ型トランジスタ２０９のコレクタと接続され、エミッタは定電流源２１１と接続される。ｎｐｎ型トランジスタ２０８のベースは反転入力端子（−）を介して帰還抵抗８、Ｂを介して電流設定回路９と接続され、コレクタはｐｎｐ型トランジスタ２１０のコレクタと接続され、エミッタは定電流源２１１と接続される。
【００２１】
ｐｎｐ型トランジスタ２０９は、ベース・コレクタ間がダイオード接続され、エミッタは電源電圧（ＶＣＣ）ライン（以下、電源電圧ラインという）と接続され、ベースはｐｎｐ型トランジスタ２１０のベースと接続され、コレクタはｎｐｎ型トランジスタ２０７のコレクタと接続される。ｐｎｐ型トランジスタ２１０のエミッタは電源電圧ラインと接続され、ベースはｐｎｐ型トランジスタ２０９のベースと接続され、コレクタはｎｐｎ型トランジスタ２０８のコレクタと接続される。ｐｎｐ型トランジスタ２０９、２１０は、カレントミラー回路を構成し、ｎｐｎ型トランジスタ２０７、２０８のコレクタに電流を供給する。また、ｐｎｐ型トランジスタ２１０とｎｐｎ型トランジスタ２０８との接続点は、ｎｐｎ型トランジスタ２１２、ｐｎｐ型トランジスタ２１４のベースと接続される。
【００２２】
定電流源２１１は、ｎｐｎ型トランジスタ２０７、２０８のエミッタと、接地（ＧＮＤ）ライン（以下、接地ラインという）との間に接続される。定電流源２１１は、図示する方向に電流量Ｉの電流が流れる。この結果、ｎｐｎ型トランジスタ２０７のエミッタ電流Ｉe２０７と、ｎｐｎ型トランジスタ２０８のエミッタ電流Ｉe２０８との和は、定電流源２１１の電流量Ｉとなる。そして、差動増幅回路７のイマジナリショートによって、エミッタ電流Ｉe２０７、Ｉe２０８が等しくなるとき、当該Ｉe２０７、Ｉe２０８の電流量はＩ／２となる。
【００２３】
ｎｐｎ型トランジスタ２１２と定電流源２１６は、電源電圧ラインと接地ラインとの間に直列接続される。定電流源２１６との接続点がｐｎｐ型トランジスタ２１５のベースと接続され、ｎｐｎ型トランジスタ２１２はエミッタフォロワ回路となっている。定電流源２１６は、図示する方向に所定の電流量の電流が流れる。
【００２４】
定電流源２１７とｐｎｐ型トランジスタ２１４は、電源電圧ラインと接地ラインとの間に直列接続される。定電流源２１７との接続点がｎｐｎ型トランジスタ２１３のベースと接続され、ｐｎｐ型トランジスタ２１４はエミッタフォロワ回路となっている。定電流源２１７は、図示する方向に所定の電流量の電流が流れる。
【００２５】
ｎｐｎ型トランジスタ２１３とｐｎｐ型トランジスタ２１５は、電源電圧ラインと接地ラインとの間に直列接続される。ｎｐｎ型トランジスタ２１３のエミッタとｐｎｐ型トランジスタ２１５のエミッタとの接続点が差動増幅回路７の出力端子及び帰還抵抗８と接続され、ｎｐｎ型トランジスタ２１３、ｐｎｐ型トランジスタ２１５はエミッタフォロワ回路となっている。
【００２６】
次に、図２を参照しつつ、オフセット調整回路２３６を構成する電流設定回路９について詳細に説明する。尚、図２に示す電流設定回路９中のＡ、Ｂは、図１に示す差動増幅回路７中のＡ、Ｂを示すものである。
【００２７】
電流設定回路９は、スイッチ回路２１８Ａ乃至２１８Ｃ、抵抗２１９Ａ乃至２１９Ｃ、２２０（可変抵抗、選択抵抗）、ｐｎｐ型トランジスタ２２１、２２２、ｎｐｎ型トランジスタ２２３、定電流源２２４から構成されている。尚、スイッチ回路２１８Ａ乃至２１８Ｃ以外の構成は電流源を構成している。
【００２８】
抵抗２２０は、Ａを介して電源電圧ラインとｐｎｐ型トランジスタ２２２のエミッタとの間に接続されている。この抵抗２２０の抵抗値Ｒ２２０は、抵抗２１９Ａ乃至２１９Ｃのうちの、例えば抵抗２１９Ｃの抵抗値Ｒ２１９Ｃと同じ抵抗値で設けられる。
【００２９】
ｐｎｐ型トランジスタ２２２は、ベース・コレクタ間がダイオード接続され、エミッタは抵抗２２０の一端と接続され、ベースはｐｎｐ型トランジスタ２２１のベースと接続され、コレクタはｎｐｎ型トランジスタ２２３のベースと接続される。
【００３０】
ｐｎｐ型トランジスタ２２１のエミッタはスイッチ回路２１８Ａ乃至２１８Ｃと接続され、ベースはｐｎｐ型トランジスタ２２２のベースと接続され、コレクタはＢを介して差動増幅回路７Ａの反転入力端子（−）、帰還抵抗８と接続される。ｐｎｐ型トランジスタ２２１，２２２は、カレントミラー回路を構成している。
【００３１】
ｎｐｎ型トランジスタ２２３のベースはｐｎｐ型トランジスタ２２２のコレクタと接続され、コレクタはＡを介して電源電圧ラインと接続され、エミッタは定電流源２２４と接続される。
【００３２】
定電流源２２４は、ｎｐｎ型トランジスタ２２３のエミッタと接地との間に接続される。定電流源２２４は、図示する方向に、定電流源２１１（図１）の電流量Ｉの１／２となる電流量Ｉ／２の電流が流れる。この結果、ｎｐｎ型トランジスタ２２３のエミッタ電流Ｉe２２３はＩ／２となり、差動増幅回路７がイマジナリショートであるときのＩe２０７、Ｉe２０８と同じ電流量となる。
【００３３】
スイッチ回路２１８Ａ乃至２１８Ｃは、抵抗２１９Ａ乃至２１９Ｃと１対１に対応して設けられている。スイッチ回路２１８Ａ乃至２１８Ｃと抵抗２１９Ａ乃至２１９Ｃは、Ａを介して電源電圧ラインとｐｎｐ型トランジスタ２２１のエミッタとの間に並列接続される。スイッチ回路２１８Ａ乃至２１８Ｃは、後述する処理回路４からの信号に基づいて選択的に閉じる。尚、スイッチ回路２１８Ａ乃至２１８Ｃはトランジスタで構成され、例えば、制御電極にハイレベルが印加されることによりオンし、ローレベルが印加されることによりオフするものである。
【００３４】
抵抗２１９Ａ乃至２１９Ｃは、後述するように検出される差動増幅回路７の出力端子に発生するオフセット電圧をゼロとするべく設けられるものである。詳述すれば、抵抗２１９Ａ乃至２１９Ｃはその抵抗値によって、ｎｐｎ型トランジスタ２０８のエミッタ電流Ｉe２０８を、ｎｐｎ型トランジスタ２０７のエミッタ電流Ｉe２０７と同一電流量とするベース電流Ｉb２０８を供給するべく設けられるものである。以下、抵抗２１９Ａ乃至２１９Ｃの抵抗値Ｒ２１９Ａ乃至Ｒ２１９Ｃ、及び当該抵抗２１９Ａ乃至２１９Ｃによって供給されるｎｐｎ型トランジスタ２０８のベース電流Ｉb２０８について詳述する。
【００３５】
抵抗２１９Ａ乃至２１９Ｃは、それぞれ異なる抵抗値Ｒ２１９Ａ乃至Ｒ２１９Ｃを有している。本実施形態においては、例えば、抵抗値Ｒ２１９Ａ：抵抗値Ｒ２１９Ｃ＝１．１：１とし、抵抗値Ｒ２１９Ｂ：抵抗値Ｒ２１９Ｃ＝０．９：１であるものとして以下説明する。また、ｎｐｎ型トランジスタ２０７、２０８のエミッタ電流Ｉe２０７、２０８を同一電流量とする、ｎｐｎ型トランジスタ２０８のベース電流Ｉb２０８を、Ｉb´２０８として以下説明する。
【００３６】
例えば、スイッチ回路２１８Ａが閉じると、抵抗２１９Ａの抵抗値Ｒ２１９Ａに応じたエミッタ電流Ｉe２２１Ａ（＜Ｉe２２１Ｂ、Ｉe２２１Ｃ、電流量）がｐｎｐ型トランジスタ２２１に流れる。そして、エミッタ電流Ｉe２２１Ａによって発生するコレクタ電流Ｉc２２１Ａ（＜Ｉc２２１Ｂ、Ｉc２２１Ｃ）が、Ｂを介して流れることとなる。この結果、ｎｐｎ型トランジスタ２０８のベースに、コレクタ電流Ｉc２２１Ａによるベース電流Ｉb２０８が供給されることとなる。尚、例えば、コレクタ電流Ｉc２２１Ａによるベース電流Ｉb２０８がＩb´２０８より小さい場合、Ｉb´２０８を満たすべくｎｐｎ型トランジスタ２０８のベース方向へ電流Ｉαが発生する。この結果、出力電圧Ｖoutを基準電圧Ｖrefよりも大きいレベルとする、電流Ｉαと帰還抵抗８の抵抗値との積による正のオフセット電圧が出力端子に発生する可能性がある。この場合、より大きいベース電流Ｉb２０８を供給すべく、抵抗２１９Ａより抵抗値が小さい抵抗２１９Ｂ又は抵抗２１９Ｃが選択されることとなる。
【００３７】
同様に、スイッチ回路２１８Ｃが閉じると、抵抗２１９Ｃの抵抗値Ｒ２１９Ｃに応じたエミッタ電流Ｉe２２１Ｃ（＞Ｉe２２１Ａ、＜Ｉe２２１Ｂ）がｐｎｐ型トランジスタ２２１に流れる。そして、エミッタ電流Ｉe２２１Ｃによって発生するコレクタ電流Ｉc２２１Ｃ（＞Ｉc２２１Ａ、＜Ｉc２２１Ｂ）が、Ｂを介して流れる。この結果、ｎｐｎ型トランジスタ２０８のベースに、コレクタ電流Ｉc２２１Ｃによるベース電流Ｉb２０８が供給されることとなる。このとき、例えば、コレクタ電流Ｉc２２１Ｃによるベース電流Ｉb２０８がＩb´２０８より小さい場合、Ｉb´２０８を満たすべくｎｐｎ型トランジスタ２０８のベース方向へ電流Ｉαが発生する。この結果、出力電圧Ｖoutを基準電圧Ｖrefよりも大きいレベルとする、電流Ｉαと帰還抵抗８の抵抗値との積による正のオフセット電圧が出力端子に発生する可能性がある。この場合、より大きいベース電流Ｉb２０８を供給すべく、抵抗２１９Ｂが選択されることとなる。或いは、コレクタ電流Ｉc２２１Ｃによるベース電流Ｉb２０８がＩb´２０８より大きい場合、Ｉb´２０８を満たすべく帰還抵抗８の方向へ電流Ｉαが発生する。この結果、出力電圧Ｖoutを基準電圧Ｖrefよりも小さいレベルとする、電流Ｉαと帰還抵抗８の抵抗値との積による負のオフセット電圧が出力端子に発生する可能性がある。この場合、より小さいベース電流Ｉb２０８を供給すべく、抵抗２１９Ａが選択されることとなる。尚、前述したように抵抗２１９Ｃの抵抗値Ｒ２１９Ｃは、抵抗２２０の抵抗値Ｒ２２０と同じ抵抗値である。そのため、コレクタ電流Ｉc２２１Ｃは、ｐｎｐ型トランジスタ２２２のコレクタ電流Ｉc２２２と同じ電流量となる。つまり、この場合ｎｐｎ型トランジスタ２０７、２０８の特性は同じ特性であることを示している。
【００３８】
同様に、スイッチ回路２１８Ｂが閉じすると、抵抗２１９Ｂの抵抗値Ｒ２１９Ｂに応じたエミッタ電流Ｉe２２１Ｂ（＞Ｉe２２１Ａ、Ｉe２２１Ｃ）がｐｎｐ型トランジスタ２２１に流れる。そして、エミッタ電流Ｉe２２１Ｂによって発生するコレクタ電流Ｉc２２１Ｂ（＞Ｉc２２１Ａ、Ｉc２２１Ｃ）が、Ｂを介して流れる。この結果、ｎｐｎ型トランジスタ２０８のベースに、コレクタ電流Ｉc２２１Ｂによるベース電流Ｉb２０８が供給されることとなる。このとき、例えば、コレクタ電流Ｉc２２１Ｂによるベース電流Ｉb２０８がＩb´２０８より大きい場合、Ｉb´２０８を満たすべく帰還抵抗８の方向へ電流Ｉαが発生する。この結果、出力電圧Ｖoutを基準電圧Ｖrefよりも小さいレベルとする、電流Ｉαと帰還抵抗８の抵抗値との積による負のオフセット電圧が出力端子に発生する可能性がある。この場合、より小さいベース電流Ｉb２０８を供給すべく、抵抗２１９Ｂより抵抗値が大きい抵抗２１９Ａ又は抵抗２１９Ｃが選択されることとなる。
【００３９】
上述したように、ｎｐｎ型トランジスタ２０７、２０８のエミッタ電流Ｉe２０７、２０８を同一電流量とするベース電流Ｉb２０８を、電流設定回路９から供給することによって出力端子に発生するオフセット電圧を防止することが可能となる。尚、上述によれば、ベース電流Ｉb２０８を選択的に供給するべく、それぞれスイッチ回路２１８、抵抗２１９から構成される３つの直列体を設けているが、これに限るものではない。出力端子に発生するオフセット電圧に対して高精度に対応するべく、一又は複数の直列体を、スイッチ回路２１８Ａ乃至２１８Ｃ、抵抗２１９Ａ乃至２１９Ｃに対して並列接続させるように設けても良い。
【００４０】
＝＝＝オフセット調整回路２３６の適用例＝＝＝
図３、図４を参照しつつ本発明に係るオフセット調整回路２３６を適用する光ディスク信号処理回路１の構成について説明する。図３は、光ディスク信号処理回路１の全体構成の一例を示すブロック図である。図４は、光ディスク（不図示）のトラックにレーザー光が照射されるときのスポット光、及び当該レーザー光の反射光の受光を示す図である。
【００４１】
先ず、図４を参照しつつ、光ディスクからの反射光を受光するための４分割光検出器８５について説明する。半導体レーザー（不図示）から出射するレーザー光は、往路光学系（例えばコリメータレンズ、対物レンズ等。不図示）を透過又は反射して、光ディスクのトラックにスポット光を形成して照射される。そして、光ディスクにてレーザー光が反射することによる反射光は、復路光学系（例えば、対物レンズ、反射光に非点収差を付与するシリンドリカルレンズ等。不図示）を透過又は反射して、４分割光検出器８５の受光面Ａ乃至Ｄにて受光される。
【００４２】
４分割光検出器８５は、例えば、互いに直交する２つの分割線Ｘ、Ｙによって分割されることによって、全受光面の中心から同一の放射角度で隣接配置された４つの受光面Ａ乃至Ｄを有している。この２つの分割線Ｘ、Ｙは、フォーカスサーボにおいて例えば非点収差法を用いる場合、反射光の非点収差の発生方向に対して略４５度となるように設けられる。また、分割線Ｙによる受光面Ａ、Ｄと受光面Ｂ、Ｃの分割方向は、トラックサーボにおいて例えばプッシュプル法を用いる場合、光ディスクのトラックの接線方向と同一方向となるように設けられる。この結果、スポット光の中心が、光ディスクのトラックの中心と一致するとき、受光面Ａ乃至Ｄには均等に反射光が受光されることとなる。
【００４３】
次に、図３を参照しつつ、光ディスク信号処理回路１について説明する。光ディスク信号処理回路１は、フォトダイオード６Ａ乃至６Ｄ（受光素子）、差動増幅回路７Ａ乃至７Ｄ、オフセット調整回路２３６Ａ乃至２３６Ｄを有している。尚、光ディスク信号処理回路１が有するその他の構成、電源電圧端子１１、ＧＮＤ端子１２、第１入力端子１３、第２入力端子１４、パワーオンリセット回路２、第１通信回路３、処理回路４、第２通信回路５、帰還抵抗設定回路３１、抵抗２４Ａ乃至２４Ｄについては後述する。
【００４４】
フォトダイオード６Ａは、アノード側が接地され、カソード側が差動増幅回路７Ａの反転入力端子（−）に接続される。このフォトダイオード６Ａは、前述した４分割光検出器８５の受光面Ａの一部を構成するものである。フォトダイオード６Ａは、４分割光検出器８５の受光面Ａにおいて受光される反射光の光量に応じた電流量の電流が流れる。この結果、帰還抵抗８Ａの抵抗値と当該電流の電流量との積である電圧（入力電圧）が発生し、出力電圧Ｖoutとして出力される。
【００４５】
前述した差動増幅回路７Ａは、出力端子が例えばフォーカスエラー信号やトラッキングエラー信号等を生成する回路（不図示）と接続され、反転入力端子（−）がフォトダイオード６Ａ、オフセット調整回路２３６Ａと接続される。また、差動増幅回路７Ａの出力端子と反転入力端子（−）の間には帰還抵抗８Ａが接続される。差動増幅回路７Ａは、非反転入力端子（＋）に印加される基準電圧Ｖrefと、反転入力端子（−）に印加される入力電圧（−）との差を、帰還抵抗８Ａの抵抗値によって定まるゲインで増幅した出力電圧Ｖoutを出力する。また、反転入力端子（−）には、帰還抵抗８Ａを介して出力電圧Ｖoutが帰還される。
【００４６】
帰還抵抗８Ａは、帰還抵抗設定回路３１からの信号に基づいて、光ディスクの媒体の種類に応じて予め定まる抵抗値が設定される。このため、帰還抵抗８Ａは、帰還抵抗設定回路３１からの信号に基づいて抵抗値が可変となる可変抵抗で構成される。そして、帰還抵抗８Ａの抵抗値が、帰還抵抗設定回路３１からの信号に基づいて設定されることによって、差動増幅回路７Ａのゲインは光ディスクの媒体に種類に応じたゲインとなる。
【００４７】
オフセット調整回路２３６Ａは、処理回路４からの信号に基づいて、差動増幅回路７Ａの出力端子に発生するオフセット電圧をゼロとするべく、当該オフセット電圧に応じたコレクタ電流Ｉc２２１Ａ乃至２２１Ｃを、Ｂを介して反転入力端子（−）に供給する。この結果、差動増幅回路７Ａのｎｐｎ型トランジスタ２０８のベースには、コレクタ電流Ｉc２２１Ａ乃至２２１Ｃに応じたベース電流Ｉb２０８が供給されることとなる。
【００４８】
尚、フォトダイオード６Ｂ、差動増幅回路７Ｂ、オフセット調整回路２３６Ｂは、受光面Ｂにおける反射光に対して上述のフォトダイオード６Ａ、差動増幅回路７Ａ、オフセット調整回路２３６Ａと同様の処理をするべく設けられている。また、フォトダイオード６Ｃ、差動増幅回路７Ｃ、オフセット調整回路２３６Ｃは、受光面Ｃにおける反射光に対して上述のフォトダイオード６Ａ、差動増幅回路７Ａ、オフセット調整回路２３６Ａと同様の処理をするべく設けられている。また、フォトダイオード６Ｄ、差動増幅回路７Ｄ、オフセット調整回路２３６Ｄは、受光面Ｄにおける反射光に対して上述のフォトダイオード６Ａ、差動増幅回路７Ａ、オフセット調整回路２３６Ａと同様の処理をするべく設けられている。そのため、説明を省略する。
【００４９】
この結果、光ディスク信号処理回路１は、各受光面Ａ乃至Ｄにて受光した反射光の光量に応じて、差動増幅回路７Ａ乃至７Ｄからの各出力電圧Ｖoutを出力することとなる。そして、光ディスク信号処理回路１の後段の回路において、差動増幅回路７Ａ乃至７Ｄからの各出力電圧Ｖoutに基づいて、フォーカスサーボのためのフォーカスエラー信号、トラックサーボのためのトラキングエラー信号等が生成されることとなる。詳述すれば、各受光面Ａ乃至Ｄにおける反射光の光量に応じた、光ディスク信号処理回路１からの各出力電圧Ｖoutをａ、ｂ、ｃ、ｄとすると、例えば、フォーカスエラー信号は（ａ＋ｃ）−（ｂ＋ｄ）を演算処理することによって生成され、トラッキングエラー信号は、（ａ＋ｄ）−（ｂ＋ｃ）を演算処理することによって生成される。
【００５０】
尚、上述においては、往路光学系において半導体レーザーからのレーザー光が回折格子（不図示）によって回折されない場合について説明したが、これに限るものではない。例えば、フォーカスサーボにおいて差動非点収差法等、トラックサーボにおいて差動プッシュプル法、３ビーム法等を用いる場合、レーザー光が回折格子によって回折した後の０次光、±１次回折光の反射光を受光するべく、例えば３つの４分割光検出器８５を設けても良い。そして、各４分割光検出器８５に対して光ディスク信号処理回路１を設け、差動非点収差法等によるフォーカスエラー信号、差動プッシュプル法等によるトラッキングエラー信号を生成することとしても良い。
【００５１】
＝＝＝光ディスク信号処理回路１のその他の構成＝＝＝
図３、図５を参照しつつ、本発明に係る光ディスク信号処理回路１のその他の構成について説明する。図５は、本発明に係る光ディスク信号処理回路１とメモリ制御回路４１との接続を示す図である。尚、本実施形態におけるメモリ制御回路４１は、前述したオフセット調整回路２３６Ａ乃至２３６Ｄから差動増幅回路７Ａ乃至７Ｄの反転入力端子（−）に供給する電流の電流量を可変とするためのデータ（以下、電流量データという）、及びクロック（以下、ＣＬＫという）を光ディスク信号処理回路１に送信するものとして以下説明する。このメモリ制御回路４１の詳細については後述する。
【００５２】
電源電圧端子１１は、電源電圧ＶＣＣと接続される。ＧＮＤ端子１２は接地される。第１入力端子１３は、メモリ制御回路４１の第１出力端子５９と接続され、当該メモリ制御回路４１からの電流量データが入力される。第２入力端子１４は、メモリ制御回路４１の第２出力端子６０と接続され、当該メモリ制御回路４１からのＣＬＫが入力される。
【００５３】
パワーオンリセット回路２は、電源電圧端子１１に電源電圧ＶＣＣが印加されると、第１通信回路３、処理回路４が起動するためのパルスを、当該第１通信回路３、処理回路４に送信する。
【００５４】
第１通信回路３は、パワーオンリセット回路２からのパルスに基づいて起動する。第１通信回路３は、第１入力端子１３と接続される入力ラインを介して、メモリ制御回路４１からの電流量データが入力される。また、第１通信回路３は、第２入力端子１４と接続される入力ラインを介して、メモリ制御回路４１からのＣＬＫが入力される。そして、第１通信回路３は、ＣＬＫの例えば立下りのタイミングで電流量データを取り込み、当該電流量データに対し所定の処理を施して処理回路４に送信する。尚、このときの第１通信回路３における所定の処理については、後述する第１通信回路３の詳細において説明する。
【００５５】
処理回路４は、パワーオンリセット回路２からのパルスに基づいて起動する。処理回路４は、第１通信回路３からの電流量データに対しデコード処理等を施し、オフセット調整回路２３６Ａ乃至２３６Ｄが差動増幅回路７Ａ乃至７Ｄの反転入力端子（−）に供給する電流の電流量を定めるための信号を、当該オフセット調整回路２３６Ａ乃至２３６Ｄに送信する。
【００５６】
抵抗２４Ａ、２４Ｂは、電源電圧ＶＣＣと接地との間に直列接続される。抵抗２４Ａと抵抗２４Ｂの接続点は、第１入力端子１３と第１通信回路３の入力ラインに接続されるとともに第２通信回路５の入力端子と接続される。この抵抗２４Ａ、２４Ｂは、第１入力端子１３を介して第２通信回路５に入力される、帰還抵抗８Ａ乃至８Ｄの抵抗値を設定するためのデータ（以下、帰還抵抗データＡという。図５参照）を、当該第２通信回路５において処理可能なレベルとするべく設けられるものである。詳述すれば、抵抗２４Ａ、２４Ｂは、帰還抵抗データＡが入力する第２通信回路５の入力端子がオープンである時、当該入力端子の電圧が所定電圧に収束するための分圧抵抗である。
【００５７】
抵抗２４Ｃ、２４Ｄは、電源電圧ＶＣＣと接地との間に直列接続される。抵抗２４Ｃと抵抗２４Ｄの接続点は、第２入力端子１４と第１通信回路３の入力ラインに接続されるとともに第２通信回路５の入力端子と接続される。この抵抗２４Ｃ、２４Ｄは、帰還抵抗データＡとともに、第２入力端子１４を介して第２通信回路５に入力される帰還抵抗８Ａ乃至８Ｄの抵抗値を設定するためのデータ（以下、帰還抵抗データＢという。図５参照）を、当該第２通信回路５において処理可能なレベルとするべく設けられるものである。詳述すれば、抵抗２４Ｃ、２４Ｄは、帰還抵抗データＢが入力する第２通信回路５の入力端子がオープンである時、当該入力端子の電圧が所定電圧に収束するための分圧抵抗である。
【００５８】
第２通信回路５は、帰還抵抗８Ａ乃至８Ｄの抵抗値を、前述した光ディスクの媒体の種類に応じて予め定まる抵抗値とするべく設けられるものである。つまり、第２通信回路５は、差動増幅回路８Ａ乃至８Ｄのゲインを、光ディスク媒体の種類に応じたゲインとするべく設けられるものである。第２通信回路５は、例えば電源電圧ＶＣＣの投入とともに起動すると、差動増幅回路７Ａ乃至７Ｄのゲインを初期値のゲイン（例えば±０ｄＢ）とするべく帰還抵抗８Ａ乃至８Ｄの抵抗値を例えばゼロとするために、帰還抵抗設定回路３１に信号を送信する。この差動増幅回路７Ａ乃至７Ｄのゲインを±０ｄＢとする理由は以下のとおりである。仮に、第２通信回路５に不具合が生じた場合、差動増幅回路７Ａ乃至７Ｄにゲインが設定されない可能性があり、当該差動増幅回路７Ａ乃至７Ｄの出力電圧Ｖoutが不安定となる可能性がある。そこで、電源電圧投入時の初期状態において、差動増幅回路７Ａ乃至７Ｄに初期値のゲインを設定することにより、第２通信回路５に不具合が発生した場合であっても、当該差動増幅回路７Ａ乃至７Ｄの出力電圧Ｖoutを安定したものとすることが可能となる。また、第２通信回路５は、第１通信回路３と第１入力端子１３の入力ラインと接続される入力ラインを介して、帰還抵抗データＡが入力される。また、第２通信回路５は、第１通信回路３と第２入力端子１４の入力ラインと接続される入力ラインを介して、帰還抵抗データＢが入力される。尚、メモリ制御回路４１からの電流量データ及びＣＬＫが第１通信回路３に入力されている期間において、第２通信回路５の動作は無効にされる。そのため、例えば、第２通信回路５に電圧を印加させる電源電圧ラインとの間にスイッチ回路（不図示）を設ける。そして、スイッチ回路が、例えばパワーオンリセット回路２のパルスに基づいて開くによって、第２通信回路５は停止状態となる。或いは、第２通信回路５の入力ライン又は出力ラインにスイッチ回路（不図示）を設け、パワーオンリセット回路２のパルスに基づいてスイッチ回路が開くことによって、当該第２通信回路５はハイインピーダンス（以下、Ｈｉ−ｚという）となる。この結果、メモリ制御回路４１からの電流量データ及びＣＬＫが第１通信回路３に入力されている期間において、第２通信回路５の動作は無効となる。そして、第２通信回路５は、第１通信回路３からの処理が終了したことを示す信号（例えば後述するラッチパルス）に基づいて、当該スイッチ回路が閉じることによって、帰還抵抗データＡ、Ｂに対する以下の処理を行うことが可能となる。第２通信回路５は、抵抗２４Ａと抵抗２４Ｂ、抵抗２４Ｃと抵抗２４Ｄの接続点における帰還抵抗データＡ、Ｂを処理する。例えば、本実施形態において帰還抵抗データＡは、ハイレベル（Ｈ）、ローレベル（Ｌ）、ミドルレベル（Ｍ）の何れかのレベルであるものとする。同様に、帰還抵抗データＢは、Ｈ、Ｌ、Ｍの何れかのレベルであるものとする。そして、第２通信回路５は、帰還抵抗データＡ、Ｂのレベルの組み合わせからなる９つのデータに１対１に対応する、帰還抵抗８Ａ乃至８Ｄの抵抗値を示すデータをテーブルデータとして有する。そして、第２通信回路５は、帰還抵抗データＡ、Ｂのレベルに１対１に対応��るデータを、テーブルデータから読み出す。そして、第２通信回路５は、当該データに応じた抵抗値を帰還抵抗８Ａ乃至８Ｄの抵抗値として設定するべく、当該抵抗値に対応したデータを帰還抵抗設定回路３１に送信する。
【００５９】
帰還抵抗設定回路３１は、第２通信回路５からのデータに対して所定のデコード処理等を施す。そして、帰還抵抗設定回路３１は、データに対応した抵抗値を帰還抵抗８Ａ乃至８Ｄに定めるための信号を、当該帰還抵抗８Ａ乃至８Ｄに送信する。
【００６０】
尚、光ディスク信号処理回路１は、上述した全ての構成を集積化することが可能である。また、光ディスク信号処理回路１は、上述したフォトダイオード６Ａ乃至６Ｄを含む構成を集積化することも可能である。更に、メモリ制御回路４１とともに集積化することも可能である。
【００６１】
また、上述した光ディスク信号処理回路１は、第１入力端子１３、第２入力端子１４を介してメモリ制御回路４１と接続され、当該メモリ制御回路４１からの電流量データ、ＣＬＫに基づいて、オフセット調整回路２３６Ａ乃至２３６Ｄのゲインが設定されるものとして説明しているが、これに限るものではない。例えば、外部回路と接続可能となる入力端子を光ディスク信号処理回路１に設け、当該外部回路から入力される電流量データ、ＣＬＫに基づいて、オフセット調整回路２３６Ａ乃至２３６Ｄから差動増幅回路７Ａ乃至７Ｄの反転入力端子（−）に供給する電流の電流量を可変としても良い。
【００６２】
＝＝＝第１通信回路３の詳細＝＝＝
図３、図６、図７を参照しつつ、第１通信回路３の詳細について説明する。図６は、図３に示す第１通信回路３の詳細の一例を示すブロック図である。図７は、図６に示すラッチパルス発生回路１８の詳細の一例を示すブロック図である。
【００６３】
尚、本実施形態における電流量データは、例えば、前述の帰還抵抗データＡ、Ｂが入力されることによって第１通信回路３が誤動作することを防止するため、予めフォーマット化されたデータであるものとする。そのため、電流量データは、当該電流量データの先頭を示すヘッダ部と、オフセット調整回路２３６Ａ乃至２３６Ｄから差動増幅回路７Ａ乃至７Ｄの反転入力端子（−）に供給される電流の電流量を可変とするためのデータ部と、当該ヘッダ部とデータ部及びデータ部間の区切りを示す例えば‘０’とから構成されるものとする。そして、この電流量データは、例えば２６ビットから構成され、ヘッダ部は５ビット、各データ部は４ビットで構成されるものとする。より具体的には、ヘッダ部は、例えば‘１１１１１’から構成されるものとする。また、オフセット調整回路２３６Ａから差動増幅回路７Ａに供給される電流の電流量を可変とするためのデータ部は、‘ＡＡＡＡ’から構成されるものとする。また、オフセット調整回路２３６Ｂから差動増幅回路７Ｂに供給される電流の電流量を可変とするためのデータ部は、‘ＢＢＢＢ’から構成されるものとする。また、オフセット調整回路２３６Ｃから差動増幅回路７Ｃに供給される電流の電流量を可変とするためのデータ部は、‘ＣＣＣＣ’から構成されるものとする。また、オフセット調整回路２３６Ｄから差動増幅回路７Ｄに供給される電流の電流量を可変とするためのデータ部は、‘ＤＤＤＤ’から構成されるものとする。つまり、電流量データは、１１１１１０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０で構成されるものとして、以下説明する。
【００６４】
第１通信回路３は、スイッチ回路１５Ａ、１５Ｂ、ヘッダ検出回路１６、クロックカウンタ１７、ラッチパルス発生回路１８、シフトレジスタ１９、ラッチ回路２０を有している。
【００６５】
スイッチ回路１５Ａ、１５Ｂは、第１通信回路３が起動するとともに、例えば当該第１通信回路３の電源電圧が印加されて開く。また、スイッチ回路１５Ａ、１５Ｂは、ヘッダ検出回路１６からの信号によって閉じる。また、スイッチ回路１５Ａ、１５Ｂは、ラッチパルス発生回路１８からのラッチパルスに基づいて、前述の電源電圧の印加にかかわらず開く。
【００６６】
ヘッダ検出回路１６は、第２入力端子１４からのＣＬＫの例えば立下りタイミングで、第１入力端子１３からのデータを取り込む。そして、ヘッダ検出回路１６は、５つのＣＬＫの立下りのタイミングで‘１’を取り込むと、スイッチ回路１５Ａ、１５Ｂを閉じるための信号を当該スイッチ回路１５Ａ、１５Ｂに送信する。また、ヘッダ検出回路１６は、クロックカウンタ１７に第２入力端子１４からのＣＬＫの例えば立下りをカウントさせるべく、当該クロックカウンタ１７に信号を送信する。また、ヘッダ検出回路１６は、後述するタイミングでシフトレジスタ１９に‘０’が格納されたか否かをラッチパルス発生回路１８にて判別させるべく、当該ラッチパルス発生回路１８に信号を送信する。
【００６７】
シフトレジスタ１９は、スイッチ回路１５Ａ、１５Ｂが閉じることにより、電流量データのヘッダ部以降のデータ（０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０）とＣＬＫが順次入力される。そして、シフトレジスタ１９は、ＣＬＫの例えば立下りのタイミングで、ヘッダ部以降のデータを順次格納する。
【００６８】
クロックカウンタ１７は、ヘッダ検出回路１６からの信号に基づいて、ＣＬＫの立下りをカウントする。
【００６９】
ラッチパルス発生回路１８は、ヘッダ検出回路１６からの信号に基づき、クロックカウンタ１７のカウント値から、ヘッダ部以降のデータ（０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０）の全てがシフトレジスタ１９に格納されるタイミングを検知する。そして、ラッチパルス発生回路１８は、シフトレジスタ１９の所定の位置に‘０’が格納されているか否かを判別する。そして、ラッチパルス発生回路１８は、シフトレジスタ１９の所定の位置に‘０’が格納されていると判別すると、ラッチ回路２０及びスイッチ回路１５Ａ、１５Ｂにラッチパルスを出力する。このため、ラッチパルス発生回路１８は、例えば、以下に示す構成を有している。以下、図７を参照しつつ、ラッチパルス発生回路１８の一例について詳述する。ラッチパルス発生回路１８は、レジスタ２１Ｂ乃至２１Ｆ、ＡＮＤ回路２２Ａ乃至２２Ｆ、ＯＲ回路２３を有している。
【００７０】
レジスタ２１Ｂ乃至２１Ｆは、ヘッダ部以降のデータがシフトレジスタ１９に順次格納されるときの、当該ヘッダ以降のデータ中の‘０’がシフトレジスタ１９に取り込まれる順番を示すバイナリデータを保持している。つまり、レジスタ２１Ｂ乃至２１Ｆは、‘１’‘６’‘１１’‘１６’‘２１’番目を示すバイナリデータをそれぞれ保持している。ＡＮＤ回路２２Ａは、クロックカウンタ１７のカウント値と、レジスタ２１Ｂが保持する‘１’を示すバイナリデータが一致するとき、一方の論理値‘１’をＯＲ回路２３に出力する。ＯＲ回路２３は、ＡＮＤ回路２２Ａ乃至２２Ｅの出力の少なくとも１つが一方の論理値‘１’のとき、一方の論理値‘１’をＡＮＤ回路２２Ｆに出力する。ＡＮＤ回路２２Ｆは、ＯＲ回路２３からの出力と、シフトレジスタ１９からの出力‘０’を反転した‘１’がともに一方の論理値‘１’のとき、一方の論理値‘１’を出力する。この結果、クロックカウンタ１７のカウント値‘１’であって、このときシフトレジスタ１９に格納されたデータが‘０’であるとき、ＡＮＤ回路２２Ｆは一方の論理値‘１’を出力する。
【００７１】
同様に、各レジスタ２１Ｃ乃至２１Ｆが保持するバイナリデータが示すタイミング‘６’‘１１’‘１６’‘２１’において、シフトレジスタ１９に‘０’が格納されたとき、ＡＮＤ回路２２Ｆは、一方の論理値‘１’を出力することとなる。
【００７２】
このように、ラッチパルス発生回路１８は、ヘッダ部以降のデータ（０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０）の‘０’がシフトレジスタ１９に格納されるタイミングにおいて、‘０’であるか否かを判別する。この結果、シフトレジスタ１９から正当な電流量データがラッチ回路２０に送信されることとなる。そして、ラッチパルス発生回路１８は、‘１’、‘６’、‘１１’、‘１６’、‘２１’番目のデータがシフトレジスタ１９に格納されたときの全てのタイミングにおいて、ＡＮＤ回路２２Ｆの出力が一方の論理値‘１’であると判別すると、ラッチ回路２０及びスイッチ回路１５Ａ、１５Ｂにラッチパルスを出力する。
【００７３】
ラッチ回路２０は、ラッチパルス発生回路１８からのラッチパルスに基づいて、シフトレジスタ１９に格納されたヘッダ部以降のデータ（０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０）をラッチし、処理回路４に出力する。
【００７４】
＝＝＝メモリ制御回路４１の全体構成例＝＝＝
図８、図９を参照しつつ、本発明に係る光ディスク信号処理回路１と接続されるメモリ制御回路４１の全体構成について説明する。図８は、メモリ制御回路４１の全体構成の一例を示すブロック図である。図９は、図８に示すアドレスカウンタ４４の詳細の一例を示すブロック図である。
【００７５】
メモリ制御回路４１は、パワーオンリセット回路４２、リングオシレータ４３、アドレスカウンタ４４、メモリアレイ４５、ステートマシン４６、クロックカウンタ４７、センスアンプ４８、ＥＸＮＯＲ回路４９、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１、５２、ＮＡＮＤ回路８２Ａ、８２Ｂ、インバータ５３、８３Ａ、８３Ｂ、ＮＯＲ回路８４Ａ、８４Ｂ、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）５４Ａ、５４Ｂ、Ｎ型ＭＯＳＦＥＴ５５Ａ、５５Ｂ、データ設定回路６２、電源電圧端子５７、ＧＮＤ端子５８、第１出力端子５９、第２出力端子６０、Ｍｏｄｅ端子６１を有している。
【００７６】
電源電圧端子５７は、電源電圧ＶＣＣと接続される。ＧＮＤ端子５８は、接地される。
【００７７】
データ設定回路６２は、Ｍｏｄｅ端子６１を介して印加される電圧に応じて、メモリアレイ４５の各アドレスに対して電流量データの書き込み又は読み出しを行う。尚、データ設定回路６２の詳細については後述する。
【００７８】
パワーオンリセット回路４２は、電源電圧端子５７に電源電圧ＶＣＣが印加されると、アドレスカウンタ４４、リングオシレータ４３、ステートマシン４６、クロックカウンタ４７の起動を開始するためのパルスを、当該アドレスカウンタ４４、リングオシレータ４３、ステートマシン４６、クロックカウンタ４７に送信する。
【００７９】
リングオシレータ４３は、パワーオンリセット回路４２からのパルスに基づいて起動し、所定周波数のＣＬＫをアドレスカウンタ４４、Ｄ−ＦＦ回路５０、ＮＡＮＤ回路８２Ｂ、ＮＯＲ回路８４Ｂ、クロックカウンタ４７に送信する。
【００８０】
ステートマシン４６は、パワーオンリセット回路４２からのパルスに基づいて起動し、アドレスカウンタ４４のアドレスのカウント、第１出力端子５９からの電流量データの出力、第２出力端子６０からのＣＬＫの出力の制御を行うものである。ステートマシン４６は、パルスに基づいて起動すると、アドレスカウンタ４４、インバータ５３にハイレベルを出力する。更に、ステートマシン４６は、ハイレベルのＥＮＢ信号を、ＡＮＤ回路５２に出力する。尚、ステートマシン４６は、センスアンプ４８が動作する期間（センスアンプ活性期間）、ハイレベルのＥＮＢ信号をＡＮＤ回路５２に出力し続ける。また、ステートマシン４６は、ＡＮＤ回路５１からのハイレベルのＶ_Ｐａｓｓ信号が入力されると、クロックカウンタ４７のカウントを開始させるとともに、当該Ｖ_Ｐａｓｓ信号をトリガーに生成したローレベルをアドレスカウンタ４４、インバータ５３に出力する。そして、ステートマシン４６は、クロックカウンタ４７のカウント値がメモリアレイ４５に記憶される電流量データが少なくとも１回送信される期間に対応するカウント値に達したと判別すると、アドレスカウンタ４４、センスアンプ４８の動作を停止するための信号を、当該アドレスカウンタ４４、センスアンプ４８に送信する。尚、本実施形態におけるステートマシン４６は、クロックカウンタ４７のカウント値が、電流量データが複数回（例えば３回）送信される期間（以下、電流量データ送信期間という）に対応するカウント値に達したと判別したとき、アドレスカウンタ４４、センスアンプ４８の動作を停止するための信号を送信するものとして説明する。何故ならば、光ディスク信号処理回路１とメモリ制御回路４１は、電源電圧ＶＣＣが電源電圧端子１１、５７に印加されてから正常に動作可能となるまでのタイミングが必ずしも同じタイミングであるとは限らない。そのため、光ディスク信号処理回路１が電流量データ、ＣＬＫをより確実に受信するために、複数回電流量データを送信するものである。
【００８１】
クロックカウンタ４７は、パワーオンリセット回路４２からのパルスに基づいて起動する。そして、クロックカウンタ４７は、ステートマシン４６からの信号に基づいて、リングオシレータ４３からのＣＬＫの例えば立下りをカウントする。尚、本実施形態においては、クロックカウンタ４７を用いているがこれに限るものではない。例えば、リングオシレータ４３からのＣＬＫの周波数を所定分周して得られる、例えば１秒信号を計時するタイマ（不図示）を用いても良い。この場合、前述のステートマシン４６は、タイマの計時が、電流量データ送信期間に達したか否かを判別することとなる。
【００８２】
アドレスカウンタ４４は、パワーオンリセット回路４２からのパルスに基づいて起動する。そして、アドレスカウンタ４４は、リングオシレータ４３からのＣＬＫに基づいて、メモリアレイ４５に対しアドレスデータを送信する。また、アドレスカウンタ４４は、ステートマシン４６からのハイレベルに基づいて、センスアンプ４８の動作が安定しているか否かをＥＸＮＯＲ回路４９が判別するベリファイ動作を可能とするために、例えばメモリアレイ４５の０番地、１番地のデータを読み出すためのアドレスデータを送信する。以下、図９を参照しつつ、アドレスカウンタ４４の詳細について説明する。アドレスカウンタ４４は、メモリアレイ４５のアドレス番地を指定するアドレスデータのビット数（例えば８ビット）と同数のＴ−ＦＦ回路６３Ａ乃至６３Ｇ、当該ビット数より１少ない数のＡＮＤ回路６４Ａ乃至６４Ｆ、インバータ６５を有している。尚、Ｔ−ＦＦ回路６３Ａの出力Ａ０はアドレスデータのＬＳＢ（Least Significant Bit）を示し、Ｔ−ＦＦ回路６３Ｇからの出力Ａ７はアドレスデータのＭＳＢ（Most Significant Bit）を示すものである。
【００８３】
インバータ６５は、ステートマシン４６からのハイレベルを反転したローレベルを、ＡＮＤ回路６４Ａ乃至６４Ｆに出力する。また、インバータ６５は、ステートマシン４６からのローレベルを反転したハイレベルを、ＡＮＤ回路６４Ａ乃至６４Ｆに出力する。
【００８４】
ＡＮＤ回路６４Ａは、Ｔ−ＦＦ回路６３Ｂの出力と、インバータ６５の出力とがともにハイレベルのとき、ハイレベルを出力する。また、ＡＮＤ回路６４Ａは、Ｔ−ＦＦ回路６３Ｂの出力とインバータ６５の出力の少なくとも一方がローレベルのとき、ローレベルを出力する。尚、ＡＮＤ回路６４Ｂ乃至６４Ｆについても同様の動作であるため、説明を省略する。
【００８５】
Ｔ−ＦＦ回路６３Ａ乃至６３Ｇは、分周回路を構成している。詳述すると、Ｔ−ＦＦ回路６３Ａは、例えばＣＬＫの立下りのタイミングで、Ａ０及びＴ−ＦＦ回路６３Ｂにハイレベルを出力し、次のＣＬＫの立下りまでハイレベルを保持する。そして、Ｔ−ＦＦ回路６３Ａは、当該次のＣＬＫの立下りのタイミングで、Ａ０及びＴ−ＦＦ回路６３Ｂにローレベルを出力し、次のＣＬＫの立下りまでローレベルを保持する。Ｔ−ＦＦ回路６３Ｂは、Ｔ−ＦＦ回路６３Ａの出力のハイレベルからローレベルへの立下りのタイミングで、ＡＮＤ回路６４Ａ及びＴ−ＦＦ回路６３Ｃにハイレベルを出力する。そして、Ｔ−ＦＦ回路６３Ｂは、次のＴ−ＦＦ回路６３Ａの出力のハイレベルからローレベルへの立下りまで、ハイレベルを保持する。そして、Ｔ−ＦＦ回路６３Ｂは、当該次のＴ−ＦＦ回路６３Ａの出力のハイレベルからローレベルへの立下りのタイミングで、ＡＮＤ回路６４Ａ及びＴ−ＦＦ回路６３Ｃにローレベルを出力する。Ｔ−ＦＦ回路６３Ｃ乃至Ｔ−ＦＦ回路６３Ｇについても同様に、前段のＴ−ＦＦ回路６３の出力のハイレベルからローレベルへの立下りに出力を変化させる。
【００８６】
先ず、インバータ６５の出力がローレベルの場合における、アドレスカウンタ４４から出力されるアドレスデータについて説明する。ＡＮＤ回路６４Ａ乃至６４Ｆの出力は、インバータ６５の出力がローレベルのとき、常にローレベルとなる。このため、Ａ１乃至Ａ７は常に‘０’となり、Ａ０のみが‘０’又は‘１’に変化する。この結果、アドレスカウンタ４４から出力されるアドレスデータは、０番地を示す００００００００又は１番地を示す０００００００１となる。このため、メモリアレイ４５からは、０番地又は１番地に記憶されるデータが交互にセンスアンプ４８に出力されることとなる。
【００８７】
次に、インバータ６５の出力がハイレベルの場合における、アドレスカウンタ４４から出力されるアドレスデータについて説明する。ＡＮＤ回路６４Ａ乃至６４Ｆの出力は、インバータ６５の出力がハイレベルのとき、Ｔ−ＦＦ回路６３Ｂ乃至６３Ｇの出力によってハイレベル又はローレベルとなる。そして、Ｔ−ＦＦ回路６３Ａ乃至６３Ｇは、前述したように分周回路を構成していることから、アドレスカウンタ４４から出力されるアドレスデータは、００００００００から順次インクリメントした出力となる。つまり、メモリアレイ４５の０番地に記憶されるデータから順次センスアンプ４８に出力されることとなる。
【００８８】
メモリアレイ４５は、複数のメモリセル８１を有し（図１０参照）、例えば０番地から２５５番地までのアドレスから構成され、前述した２６ビットの電流量データを構成する各データが１アドレスごとに記憶されている。尚、本実施形態においては、当該電流量データを構成する各データは、１アドレスに記憶される８ビットデータのＬＳＢとして記憶されるものとして以下説明する。メモリアレイ４５は、アドレスカウンタ４４からの８ビットのアドレスデータが指定するアドレスに記憶されるＬＳＢを、センスアンプ４８に出力する。尚、メモリアレイ４５の０番地に記憶されるデータのＬＳＢには、前述のベリファイ動作におけるセンスアンプ４８の出力が、ＥＸＮＯＲ回路４９において‘０’であるか否かを判別するために、‘０’が記憶されている。また、メモリアレイ４５の１番地に記憶されるデータのＬＳＢには、ベリファイ動作におけるセンスアンプ４８の出力が、ＥＸＮＯＲ回路４９において‘１’であるか否かを判別するために、‘１’が記憶されているものとする。そのため、前述の電流量データは、メモリアレイ４５の２番地のアドレスから順次書き込まれ、読み出されることとなる。尚、メモリアレイ４５のメモリセル８１へのデータの書き込みについては、後述のデータ設定回路６２の詳細において詳述する。メモリアレイ４５は、データを紫外線消去することによりデータを繰り返し書き込み読み出しできるＥＰＲＯＭ（Erasable Programmable Read Only Memory）、データを電気消去することによりデータを繰り返し書き込み読み出しできるＥＥＰＲＯＭ（Electronically Erasable Programmable Read Only Memory、フラッシュＲＯＭを含む）等の不揮発性記憶素子で構成される。
【００８９】
センスアンプ４８は、メモリアレイ４５からのデータを増幅して、ＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する。
【００９０】
ＥＸＮＯＲ回路４９は、メモリアレイ４５の０番地に記憶されたデータのＬＳＢ‘０’を増幅したセンスアンプ４８の出力が、アドレスカウンタ４４からの０番地を示すアドレスデータ（００００００００）のＬＳＢである‘０’を示すレベルではないと判別したとき、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にローレベルを出力する。また、ＥＸＮＯＲ回路４９は、メモリアレイ４５の１番地に記憶されたデータのＬＳＢ‘１’を増幅したセンスアンプ４８の出力が、アドレスカウンタ４４からの１番地を示すアドレスデータ（０００００００１）のＬＳＢである‘１’を示すレベルではないと判別したとき、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にローレベルを出力する。また、ＥＸＮＯＲ回路４９は、‘０’を増幅したセンスアンプ４８の出力が、‘０’を示すレベルであると判別したとき、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にハイレベルを出力する。また、ＥＸＮＯＲ回路４９は、‘１’を増幅したセンスアンプ４８の出力が、‘１’を示すレベルであると判別したとき、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にハイレベルを出力する。
【００９１】
尚、本実施形態によれば、センスアンプ４８の動作が不安定なとき（例えば、電源電圧が安定するまでの過渡期）、ＥＸＮＯＲ回路４９はローレベルを出力するものとして説明いるが、これに限るものではない。例えば、センスアンプ４８の動作が安定したとき、アドレスカウンタ４４の指定に基づいてメモリアレイ４５の０番地から出力される‘０’、又は１番地から出力される‘１’が正しい‘０’又は‘１’ではないときもＥＸＮＯＲ回路４９はローレベルを出力することとなる。つまり、ＥＸＮＯＲ回路４９は、アドレスカウンタ４４が０番地を指定したとき、メモリアレイ４５の０番地から正しい‘０’が出力され、センスアンプ４８の動作が安定しているとき、ハイレベルを出力することとなる。また、ＥＸＮＯＲ回路４９は、アドレスカウンタ４４が１番地を指定したとき、メモリアレイ４５の１番地から正しい‘１’が出力され、センスアンプ４８の動作が安定しているとき、ハイレベルを出力することとなる。この結果、第１出力端子５９からより正確な電流量データが出力されることとなる。
【００９２】
また、本実施形態によれば、ベリファイ動作を可能とするためにメモリアレイ４５の０番地及び１番地を用いているが、これに限るものではない。例えば、メモリ制御回路４１を１チップに集積化するときの当該チップ内におけるメモリアレイ４５の配置エリア内において、上位アドレス（例えば、０番地及び１番地）が一方側のエリアに隣接して配置され、下位アドレス（例えば、２５５番地）が他方側のエリアに配置され、中位アドレス（例えば、１２８番地）が上位アドレスと下位アドレスの中間に配置されるものとする。この場合、上位、中位、下位アドレスをベリファイ動作のために用いることによって、メモリアレイ４５の配置エリア内において、バランスのとれたアドレスからの出力が正しいか否かを判別することが可能となる。この結果、メモリアレイ４５が正しい出力をしているか否かを判別するＥＸＮＯＲ回路４９の出力結果の信憑性が高くなり、より正確な電流量データを第１出力端子５９から出力することが可能となる。
【００９３】
Ｄ−ＦＦ回路５０は、例えばＣＬＫの立下りのタイミングでＥＸＮＯＲ回路４９からの出力を保持し、保持するＥＸＮＯＲ回路４９の出力を、次のＣＬＫの立下りまでＡＮＤ回路５１に出力する。また、ＥＸＮＯＲ回路４９の出力は、ＡＮＤ回路５１の入力にもなっており、当該ＡＮＤ回路５１は、Ｄ−ＦＦ回路５０の出力とＥＸＮＯＲ回路４９の出力の少なくとも一方がローレベルのとき、ローレベルのＶ_Ｐａｓｓ信号を出力する。尚、前述したようにＤ−ＦＦ回路５０は、ＣＬＫの立下りから次の立下りのタイミングまでＥＸＮＯＲ回路４９の出力を保持するため、ＡＮＤ回路５１にて比較されるＤ−ＦＦ回路５０の出力は、ＥＸＮＯＲ回路４９の出力の１ＣＬＫ遅れたタイミングの当該ＥＸＮＯＲ回路４９の出力となる。つまり、ＥＸＮＯＲ回路４９からの出力が２回以上連続してハイレベルとなったときのみ、ＡＮＤ回路５１は、ハイレベルを出力することとなる。
【００９４】
インバータ５３は、ステートマシン４６からのハイレベルを反転したローレベルを、ＡＮＤ回路５２に出力する。また、インバータ５３は、Ｖ_Ｐａｓｓ信号がハイレベルに遷移したことをトリガーにステートマシン４６にて生成されたローレベルを反転し、ＡＮＤ回路５２にハイレベルを出力する。
【００９５】
ＡＮＤ回路５２は、インバータ５３の出力と、ステートマシン４６からのＥＮＢ信号とがともにハイレベルのとき、ハイレベルを出力する。また、ＡＮＤ回路５２は、インバータ５３の出力と、ステートマシン４６からのＥＮＢ信号の少なくとも一方がローレベルのとき、ローレベルを出力する。
【００９６】
ＮＡＮＤ回路８２Ａは、センスアンプ４８の出力と、ＡＮＤ回路５２の出力とがともにハイレベルのとき、Ｐ型ＭＯＳＦＥＴ５４Ａのゲートにローレベルを出力する。また、ＮＡＮＤ回路８２Ａは、センスアンプ４８の出力とＡＮＤ回路５２の出力の少なくとも一方がローレベルのとき、Ｐ型ＭＯＳＦＥＴ５４Ａのゲートにハイレベルを出力する。
【００９７】
Ｐ型ＭＯＳＦＥＴ５４Ａのソースは基準電圧ＶＲ５と接続され、ドレインは第１出力端子５９と接続される。Ｐ型ＭＯＳＦＥＴ５４Ａは、ゲートにローレベルが印加されるとＯＮし、第１出力端子５９はハイレベルとなる。また、Ｐ型ＭＯＳＦＥＴ５４Ａは、ゲートにハイレベルが印加されるとＯＦＦする。
【００９８】
インバータ８３Ａは、ＡＮＤ回路５２からのローレベルを反転したハイレベルをＮＯＲ回路８４Ａに出力する。また、インバータ８３Ａは、ＡＮＤ回路５２からのハイレベルを反転したローレベルをＮＯＲ回路８４Ａに出力する。
【００９９】
ＮＯＲ回路８４Ａは、センスアンプ４８の出力と、インバータ８３Ａの出力とがともにローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ａのゲートにハイレベルを出力する。また、ＮＯＲ回路８４Ａは、センスアンプ４８の出力とインバータ８３Ａの出力の少なくも一方がハイレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ａのゲートにローレベルを出力する。
【０１００】
Ｎ型ＭＯＳＦＥＴ５５Ａのドレインは、第１出力端子５９と接続され、ソースは接地される。Ｎ型ＭＯＳＦＥＴ５５Ａは、ゲートにハイレベルが印加されるとＯＮとなり、第１出力端子５９はローレベルとなる。また、Ｎ型ＭＯＳＦＥＴ５５Ａは、ゲートにローレベルが印加されるとＯＦＦする。
【０１０１】
そして、このＮ型ＭＯＳＦＥＴ５５Ａ、Ｐ型ＭＯＳＦＥＴ５４ＡのＯＮ動作によって、メモリアレイ４５の各アドレスに記憶された電流量データが、第１出力端子５９を介して出力されることとなる。尚、ＡＮＤ回路５２の出力がローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ａ、Ｐ型ＭＯＳＦＥＴ５４Ａは常にＯＦＦとなり、第１出力端子５９は、Ｈｉ−ｚとなる。
【０１０２】
ＮＡＮＤ回路８２Ｂは、ＡＮＤ回路５２の出力と、リングオシレータ４３のＣＬＫがともにハイレベルのとき、Ｐ型ＭＯＳＦＥＴ５４Ｂのゲートにローレベルを出力する。また、ＮＡＮＤ回路８２Ｂは、ＡＮＤ回路５２の出力と、リングオシレータ４３からのＣＬＫの少なくとも一方がローレベルのとき、Ｐ型ＭＯＳＦＥＴ５４Ｂゲートにハイレベルを出力する。
【０１０３】
Ｐ型ＭＯＳＦＥＴ５４Ｂのソースは基準電圧ＶＲ６と接続され、ドレインは第２出力端子６０と接続される。Ｐ型ＭＯＳＦＥＴ５４Ｂは、ゲートにローレベルが印加されるとＯＮし、第２出力端子６０はハイレベルとなる。また、Ｐ型ＭＯＳＦＥＴ５４Ｂは、ゲートにハイレベルが印加されるとＯＦＦする。
【０１０４】
インバータ８３Ｂは、ＡＮＤ回路５２からのローレベルを反転したハイレベルをＮＯＲ回路８４Ｂに出力する。また、インバータ８３Ｂは、ＡＮＤ回路５２からのハイレベルを反転したローレベルをＮＯＲ回路８４Ｂに出力する。
【０１０５】
ＮＯＲ回路８４Ｂは、リングオシレータ４３のＣＬＫと、インバータ８３Ｂの出力とがともにローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ｂのゲートにハイレベルを出力する。また、ＮＯＲ回路８４Ｂは、リングオシレータ４３のＣＬＫとインバータ８３Ｂの出力の少なくも一方がハイレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ｂのゲートにローレベルを出力する。
【０１０６】
Ｎ型ＭＯＳＦＥＴ５５Ｂのドレインは、第２出力端子６０と接続され、ソースは接地される。Ｎ型ＭＯＳＦＥＴ５５Ｂは、ゲートにハイレベルが印加されるとＯＮとなり、第２出力端子６０はローレベルとなる。また、Ｎ型ＭＯＳＦＥＴ５５Ｂは、ゲートにローレベルが印加されるとＯＦＦする。
【０１０７】
そして、このＮ型ＭＯＳＦＥＴ５５Ｂ、Ｐ型ＭＯＳＦＥＴ５４ＢのＯＮ動作によって、リングオシレータ４３からのＣＬＫが、第２出力端子６０を介して出力されることとなる。尚、ＡＮＤ回路５２の出力がローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ｂ、Ｐ型ＭＯＳＦＥＴ５４Ｂは常にＯＦＦとなり、第２出力端子６０は、Ｈｉ−ｚとなる。
【０１０８】
尚、本実施形態におけるメモリ制御回路４１は、光ディスク信号処理回路１に電流量データ、ＣＬＫを送信すべく設けられているが、これはメモリ制御回路４１の適用の一例であり、相手側が光ディスク信号処理回路１に限るものではない。
【０１０９】
＝＝＝データ設定回路６２の詳細＝＝＝
図８、図１０、図１１を参照しつつ、のデータ設定回路６２の詳細について説明する。図１０は、データ設定回路６２の詳細の一例を示すブロック図である。図１２は、メモリアレイ４５への電流量データの書き込み又は読み出しを行うための外部装置３０、メモリ制御回路４１、本発明に係る光ディスク信号処理回路１の接続を示す図である。
【０１１０】
データ設定回路６２は、高電圧検出回路６６、レベルシフト回路６７、Ｍｏｄｅ切替回路６８、内部電圧切替回路６９、インバータ７０Ａ、７０Ｂを有している。
【０１１１】
データ設定回路６２は、Ｍｏｄｅ端子６１を介した外部装置３０からの、メモリアレイ４５にデータを書き込むための電圧（例えば１２Ｖ）が印加される。また、データ設定回路６２は、Ｍｏｄｅ端子６１を介した外部装置３０からの、メモリアレイ４５のデータを当該外部装置３０に読み出すための電圧（例えば５Ｖ）が印加される。尚、メモリアレイ４５に対して書き込み又は読み出しの処理を行わない場合、外部装置３０からの電圧が印加されず、Ｍｏｄｅ端子６１は０Ｖとなる。
【０１１２】
高電圧検出回路６６は、Ｍｏｄｅ端子６１に１２Ｖが印加されたことを検出し、他の回路構成を介して、メモリアレイ４５に電流量データを書き込むためのＷｒｉｔｅ信号、及びメモリセル８１への書き込み動作に必要な電圧を印加させるための制御を行う回路である。高電圧検出回路６６は、Ｎ型ＭＯＳＦＥＴ７１Ａ乃至７１Ｄ、Ｐ型ＭＯＳＦＥＴ７２、抵抗７３、インバータ７４Ａ、７４Ｂを有している。
【０１１３】
Ｎ型ＭＯＳＦＥＴ７１ＡのドレインはＭｏｄｅ端子６１と接続され、ゲートはドレインと接続され、ソースはＮ型ＭＯＳＦＥＴ７１Ｂのドレインと接続される。Ｎ型ＭＯＳＦＥＴ７１Ｂのゲートはドレインと接続され、ソースはＰ型ＭＯＳＦＥＴ７２のソース及びＮ型ＭＯＳＦＥＴ７１Ｄのソースと接続される。Ｐ型ＭＯＳＦＥＴ７２のゲートは基準電圧ＶＲ７と接続され、ソースはＮ型ＭＯＳＦＥＴ７１Ｂのソース及びＮ型ＭＯＳＦＥＴ７１Ｄのソースと接続され、ドレインは抵抗７３及びインバータ７４Ａの入力と接続される。抵抗７３は、一端がＰ型ＭＯＳＦＥＴ７２のドレイン及びインバータ７４Ａの入力と接続され、他端がＮ型ＭＯＳＦＥＴ７１Ｃのドレインと接続される。Ｎ型ＭＯＳＦＥＴ７１Ｃのゲートは基準電圧ＶＲ８と接続され、ドレインは抵抗７３と接続され、ソースは接地される。Ｎ型ＭＯＳＦＥＴ７１Ｄのゲートは基準電圧ＶＲ９Ａと接続され、ドレインは基準電圧ＶＲ９Ｂと接続され、ソースはＮ型ＭＯＳＦＥＴ７１Ｂのソース、Ｐ型ＭＯＳＦＥＴ７２のソースと接続される。
【０１１４】
Ｍｏｄｅ端子６１に高電圧である１２Ｖが印加されていない場合、ＮＯＤＥ_Ｓの電圧レベルは、Ｐ型ＭＯＳＦＥＴ７２のゲートの基準電圧ＶＲ７＋当該Ｐ型ＭＯＳＦＥＴ７２の閾値電圧（以下、Ｐ型ＭＯＳＦＥＴの閾値電圧をＶｔｐという）より低い電圧レベルとなり、Ｐ型ＭＯＳＦＥＴ７２はＯＦＦとなる。また、Ｎ型ＭＯＳＦＥＴ７１Ｃは常時ＯＮであるため、ＮＯＤＥ_Ｔの電圧レベルは、略ＶＳＳ（略接地レベル）となる。つまり、インバータ７４Ａにローレベルが入力されることとなる。
【０１１５】
Ｍｏｄｅ端子６１に１２Ｖが印加されると、ＮＯＤＥ_Ｓの電圧レベルは、Ｐ型ＭＯＳＦＥＴ７２がＯＮとなる電圧レベル（基準電圧ＶＲ７＋Ｖｔｐ）に上昇し、Ｐ型ＭＯＳＦＥＴ７２はＯＮする。更に、ＮＯＤＥ_Ｓの電圧レベルは、１２ＶからＮ型ＭＯＳＦＥＴ７１Ａ、７１Ｂの閾値電圧（以下、Ｎ型ＭＯＳＦＥＴの閾値電圧をＶｔｎという）を減じた電圧１２Ｖ−２Ｖｔｎとなり、ハイレベルとなる。つまり、インバータ７４Ａにハイレベルが入力されることとなる。
【０１１６】
尚、Ｎ型ＭＯＳＦＥＴ７１Ｄは、Ｍｏｄｅ端子６１に１２Ｖが印加されていない状態において、Ｐ型ＭＯＳＦＥＴ７２のバックゲート（バルク）がフローティングレベルとなることを防止し、高電圧検出回路６６の回路動作を安定化させるべく設けられている。詳述すると、Ｐ型ＭＯＳＦＥＴ７２のバックゲートは、ゲートの基準電圧ＶＲ７以上の電圧がソース、ドレインに印加されたとき当該Ｐ型ＭＯＳＦＥＴ７２がトランジスタとして機能を果たすように、ＮＯＤＥ_Ｓに接続される。しかしながら、Ｍｏｄｅ端子６１に１２Ｖが印加されていないとき、ＮＯＤＥ_Ｓの電圧レベルはフローティングレベルとなる。従って、Ｐ型ＭＯＳＦＥＴ７２のバックゲートもフローティングレベルとなり、高電圧検出回路６６が正常に回路動作しない可能性がある。そこで、Ｎ型ＭＯＳＦＥＴ７１Ｄは、ＮＯＤＥ_Ｓの電圧レベルがフローティングレベルとならない最低限の電圧レベル（Ｎ型ＭＯＳＦＥＴ７１Ｄのドレインの基準電圧ＶＲ９Ｂ−当該Ｎ型ＭＯＳＦＥＴ７１Ｄの閾値電圧Ｖｔｎ）を、当該ＮＯＤＥ_Ｓに印加させている。尚、Ｍｏｄｅ端子６１に１２Ｖが印加される状態においては、Ｎ型ＭＯＳＦＥＴ７１Ｄはカットオフとなり、高電圧検出回路６６による１２Ｖの検出には、影響を及ぼさない。
【０１１７】
インバータ７４Ａは、ＮＯＤＥ_Ｔの電圧レベルがローレベルのとき、ローレベルを反転したハイレベルをインバータ７４Ｂに出力する。また、インバータ７４Ａは、ＮＯＤＥ_Ｔの電圧レベルがハイレベルのとき、ハイレベルを反転したローレベルをインバータ７４Ｂに出力する。インバータ７４Ｂは、インバータ７４Ａからのハイレベルを反転したローレベルを、Ｍｏｄｅ切替回路６８に出力する。また、インバータ７４Ｂは、インバータ７４Ａからのローレベルを反転したハイレベルを、Ｍｏｄｅ切替回路６８に出力する。
【０１１８】
インバータ７０Ａは、Ｍｏｄｅ端子６１に５Ｖ又は１２Ｖが印加されると、インバータ７０Ｂにローレベルを出力する。また、インバータ７０Ａは、Ｍｏｄｅ端子６１が０Ｖになると、インバータ７０Ｂにハイレベルを出力する。インバータ７０Ｂは、インバータ７０Ａからのローレベルを反転したハイレベルを、Ｍｏｄｅ切替回路６８に出力する。また、インバータ７０Ｂは、インバータ７０Ａからのハイレベルを反転したローレベルを、Ｍｏｄｅ切替回路６８に出力する。
【０１１９】
Ｍｏｄｅ切替回路６８は、高電圧検出回路６６及びインバータ７０Ｂの出力に基づいて、メモリアレイ４５にハイレベルのＷｒｉｔｅ信号、又はメモリアレイ４５からデータを読み出すためのハイレベルのＲｅａｄ信号、メモリアレイ４５に対して動作を行わないためのハイレベルのＳｔａｎｄｂｙ信号を送信するために設けられている。Ｍｏｄｅ切替回路６８は、インバータ７５Ａ、７５Ｂ、ＮＯＲ回路７６Ａ乃至７６Ｃを有している。
【０１２０】
インバータ７５Ａは、インバータ７４Ｂからのハイレベルを反転したローレベルを、ＮＯＲ回路７６Ａに出力する。また、インバータ７５Ａは、インバータ７４Ｂからのローレベルを反転したハイレベルを、ＮＯＲ回路７６Ａに出力する。インバータ７５Ｂは、インバータ７０Ｂからのハイレベルを反転したローレベルを、ＮＯＲ回路７６Ａ、７６Ｂに出力する。また、インバータ７５Ｂは、インバータ７０Ｂからのローレベルを反転したハイレベルを、ＮＯＲ回路７６Ａ、７６Ｂに出力する。
【０１２１】
ＮＯＲ回路７６Ａは、インバータ７５Ａの出力と、インバータ７５Ｂの出力がともにローレベルのとき、メモリアレイ４５、レベルシフト回路６７にハイレベルのＷｒｉｔｅ信号を出力する。また、ＮＯＲ回路７６Ａは、インバータ７５Ａの出力とインバータ７５Ｂの出力の少なくとも一方がハイレベルのとき、メモリアレイ４５、レベルシフト回路６７にローレベルのＷｒｉｔｅ信号を出力する。
【０１２２】
ＮＯＲ回路７６Ｂは、インバータ７４Ｂの出力と、インバータ７５Ｂの出力がともにローレベルのとき、メモリアレイ４５にハイレベルのＲｅａｄ信号を出力する。また、ＮＯＲ回路７６Ｂは、インバータ７４Ｂの出力とインバータ７５Ｂの出力の少なくとも一方がハイレベルのとき、メモリアレイ４５にローレベルのＲｅａｄ信号を出力する。
【０１２３】
ＮＯＲ回路７６Ｃは、インバータ７４Ｂの出力と、インバータ７０Ｂの出力がともにローレベルのとき、メモリアレイ４５にハイレベルのＳｔａｎｄｂｙ信号を出力する。また、ＮＯＲ回路７６Ｃは、インバータ７４Ｂの出力とインバータ７０Ｂの出力の少なくとも一方がハイレベルのとき、メモリアレイ４５にローレベルのＳｔａｎｄｂｙ信号を出力する。
【０１２４】
レベルシフト回路６７は、内部電圧切替回路６９を介してメモリアレイ４５に印加される電圧を制御するために設けられている。レベルシフト回路６７は、Ｎ型ＭＯＳＦＥＴ７７Ａ乃至７７Ｆ、Ｐ型ＭＯＳＦＥＴ７８Ａ、７８Ｂ、インバータ７９を有している。
【０１２５】
Ｎ型ＭＯＳＦＥＴ７７ＡのドレインはＭｏｄｅ端子６１と接続され、ゲートはドレインと接続され、ソースはＮ型ＭＯＳＦＥＴ７７Ｂのソース及びＰ型ＭＯＳＦＥＴ７８Ａ、７８Ｂのソースと接続される。Ｎ型ＭＯＳＦＥＴ７７Ｂのゲートは基準電圧ＶＲ１０Ａと接続され、ドレインは基準電圧ＶＲ１０Ｂと接続され、ソースはＮ型ＭＯＳＦＥＴ７７Ａのソース及びＰ型ＭＯＳＦＥＴ７８Ａ、７８Ｂのソースと接続される。
【０１２６】
Ｐ型ＭＯＳＦＥＴ７８Ａのゲートは、Ｎ型ＭＯＳＦＥＴ７７Ｄのドレイン及び内部電圧切替回路６９への出力Ｈｖｏｕｔと接続され、ドレインはＮ型ＭＯＳＦＥＴ７７Ｃのドレイン、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌと接続される。Ｐ型ＭＯＳＦＥＴ７８Ｂのゲートは、Ｎ型ＭＯＳＦＥＴ７７Ｃのドレイン及び内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌと接続され、ドレインはＮ型ＭＯＳＦＥＴ７７Ｄのドレイン、内部電圧切替回路６９への出力Ｈｖｏｕｔと接続される。
【０１２７】
Ｎ型ＭＯＳＦＥＴ７７Ｃのゲートは基準電圧ＶＲ１１と接続され、ドレインはＰ型ＭＯＳＦＥＴ７８Ｂのゲート、Ｐ型ＭＯＳＦＥＴ７８Ａのドレイン、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌと接続され、ソースはＮ型ＭＯＳＦＥＴ７７Ｅのドレインと接続される。Ｎ型ＭＯＳＦＥＴ７７Ｅのゲートは、ＮＯＲ回路７６Ａの出力と接続され、ドレインはＮ型ＭＯＳＦＥＴ７７Ｃのソースと接続され、ソースは接地される。Ｎ型ＭＯＳＦＥＴ７７ＤのゲートはＮ型ＭＯＳＦＥＴ７７Ｃのゲートともに基準電圧ＶＲ１１と接続され、ドレインはＰ型ＭＯＳＦＥＴ７８Ａのゲート、Ｐ型ＭＯＳＦＥＴ７８Ｂのドレイン、内部電圧切替回路６９への出力Ｈｖｏｕｔと接続され、ソースはＮ型ＭＯＳＦＥＴ７７Ｆのドレインと接続される。Ｎ型ＭＯＳＦＥＴ７７Ｆのゲートは、インバータ７９の出力と接続され、ドレインはＮ型ＭＯＳＦＥＴ７７Ｄのソースと接続され、ソースは接地される。
【０１２８】
インバータ７９は、ＮＯＲ回路７６Ａからのローレベルを反転したハイレベルを、Ｎ型ＭＯＳＦＥＴ７７Ｆのゲートに印加させる。また、インバータ７９は、ＮＯＲ回路７６Ａからのハイレベルを反転したローレベルを、Ｎ型ＭＯＳＦＥＴ７７Ｆのゲートに印加させる。尚、Ｎ型ＭＯＳＦＥＴ７７Ｂは、前述の高電圧検出回路６６におけるＮ型ＭＯＳＦＥＴ７１Ｄと同様の理由で、Ｐ型ＭＯＳＦＥＴ７８Ａ、７８Ｂのバックゲートがフローティングレベルとなることを防止するために設けられているものである。
【０１２９】
Ｍｏｄｅ端子６１に１２Ｖが印加されると、ＮＯＲ回路７６ＡからのハイレベルのＷｒｉｔｅ信号がレベルシフト回路６７に入力される。インバータ７９は、ＮＯＲ回路７６Ａからのハイレベルを反転したローレベルをＮ型ＭＯＳＦＥＴ７７Ｆのゲートに印加させる。この結果、Ｎ型ＭＯＳＦＥＴ７７ＦはＯＦＦする。また、ＮＯＲ回路７６Ａからの当該Ｗｒｉｔｅ信号がＮ型ＭＯＳＦＥＴ７７Ｅのゲートに印加されると、Ｎ型ＭＯＳＦＥＴ７７ＥはＯＮする。Ｎ型ＭＯＳＦＥＴ７７ＥがＯＮすることによって、Ｎ型ＭＯＳＦＥＴ７７ＣはＯＮとなる。この結果、Ｐ型ＭＯＳＦＥＴ７８Ｂのゲートは接地レベルＶＳＳとなり、当該Ｐ型ＭＯＳＦＥＴ７８ＢはＯＮする。また、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌには、ＶＳＳが印加される。更に、ＮＯＤＥ_Ｃの電圧レベルは、１２ＶからＮ型ＭＯＳＦＥＴ７７Ａの閾値電圧Ｖｔｎを減じた電圧１２Ｖ−Ｖｔｎとなり、当該電圧１２Ｖ−Ｖｔｎが、内部電圧切替回路６９への出力Ｈｖｏｕｔに印加される。
【０１３０】
Ｍｏｄｅ端子６１に５Ｖが印加されると、ＮＯＲ回路７６ＡからのローレベルのＷｒｉｔｅ信号がレベルシフト回路６７に入力される。ＮＯＲ回路７６ＡからのローレベルがＮ型ＭＯＳＦＥＴ７７Ｅのゲートに印加されると、当該Ｎ型ＭＯＳＦＥＴ７７ＥはＯＦＦする。また、インバータ７９は、ＮＯＲ回路７６Ａからのローレベルを反転したハイレベルをＮ型ＭＯＳＦＥＴ７７Ｆのゲートに印加させる。この結果、Ｎ型ＭＯＳＦＥＴ７７ＦはＯＮする。Ｎ型ＭＯＳＦＥＴ７７ＦがＯＮすることによって、Ｎ型ＭＯＳＦＥＴ７７ＤはＯＮする。この結果、Ｐ型ＭＯＳＦＥＴ７８Ａのゲートは接地レベルＶＳＳとなり、当該Ｐ型ＭＯＳＦＥＴ７８ＡはＯＮする。また、内部電圧切替回路６９への出力Ｈｖｏｕｔには、ＶＳＳが印加される。更に、ＮＯＤＥ_Ｃの電圧レベルは、５ＶからＮ型ＭＯＳＦＥＴ７７Ａの閾値電圧Ｖｔｎを減じた電圧５Ｖ−Ｖｔｎとなる。そして、当該電圧５Ｖ−Ｖｔｎが、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌに印加される。或いは、Ｍｏｄｅ端子６１に０Ｖが印加されると、ＮＯＲ回路７６Ａからのローレベルによって同様に動作し、ＮＯＤＥ_Ｃの電圧レベルは、Ｎ型ＭＯＳＦＥＴ７７Ｂからの電圧レベル（基準電圧ＶＲ１０Ｂ）から当該Ｎ型ＭＯＳＦＥＴ７７Ｂの閾値電圧Ｖｔｎを減じた電圧ＶＲ１０Ｂ−Ｖｔｎとなる。そして、当該ＶＲ１０Ｂ−Ｖｔｎが、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌに印加される。
【０１３１】
内部電圧切替回路６９は、Ｐ型ＭＯＳＦＥＴ８０Ａ、８０Ｂを有している。
【０１３２】
Ｐ型ＭＯＳＦＥＴ８０Ａは、ゲートがレベルシフト回路６７の出力Ｈｖｏｕｔと接続され、ソースが基準電圧ＶＣＣ（例えば、５Ｖ）と接続され、ドレインがメモリアレイ４５と接続される。また、Ｐ型ＭＯＳＦＥＴ８０Ｂは、ゲートがレベルシフト回路６７の出力Ｈｖｏｕｔ_Ｌと接続され、ソースがＭｏｄｅ端子６１と接続され、ドレインがメモリアレイ４５と接続される。
【０１３３】
Ｐ型ＭＯＳＦＥＴ８０Ａは、レベルシフト回路６７の出力Ｈｖｏｕｔの電圧５Ｖ−Ｖｔｎ（又はＶＲ１０Ｂ−Ｖｔｎ）がゲートに印加されるとＯＮし、ソースの基準電圧ＶＣＣをメモリアレイ４５に印加させる。Ｐ型ＭＯＳＦＥＴ８０Ｂは、レベルシフト回路６７の出力Ｈｖｏｕｔ_Ｌの電圧１２Ｖ−Ｖｔｎが印加されるとＯＮし、Ｍｏｄｅ端子６１に印加された１２Ｖをメモリアレイ４５に印加させる。尚、本実施形態においては、Ｐ型ＭＯＳＦＥＴ８０ＡがＯＮするとき、つまりＭｏｄｅ端子６１に５Ｖが印加されるとき、当該Ｐ型ＭＯＳＦＥＴ８０Ａのソース側に接続された基準電圧ＶＣＣ（５Ｖ）がメモリアレイ４５に出力されるような回路構成としているが、これに限るものではない。例えば、Ｍｏｄｅ端子６１に１２Ｖが印加される場合と同様に、当該Ｍｏｄｅ端子６１に印加される５Ｖがメモリアレイ４５に出力されるような回路構成としても良い。
【０１３４】
この結果、メモリアレイ４５は、Ｍｏｄｅ端子６１に１２Ｖが印加されたとき、Ｍｏｄｅ切替回路６８からハイレベルのＷｒｉｔｅ信号が送信され、内部電圧切替回路６９からの１２Ｖが印加される。つまり、内部電圧切替回路６９からの１２Ｖによって、メモリセル８１へのデータの書き込みが行われることとなる。また、メモリアレイ４５は、Ｍｏｄｅ端子６１に５Ｖが印加されたとき、Ｍｏｄｅ切替回路６８からハイレベルのＲｅａｄ信号が送信され、内部電圧切替回路６９からのＶＣＣが印加される。つまり、内部電圧切替回路６９からのＶＣＣによって、メモリセル８１からのデータの読み出しが行われることとなる。また、メモリアレイ４５は、Ｍｏｄｅ端子６１が０Ｖのとき、Ｍｏｄｅ切替回路６８からハイレベルのＳｔａｎｄｂｙ信号が送信され、内部電圧切替回路６９からのＶＣＣが印加される。つまり、メモリセル８１に対してデータの書き込み、読み出しが行われないこととなる。
【０１３５】
＝＝＝メモリ制御回路４１に対する電流量データの書き込み＝＝＝
図１、図２、図１０、図１１を参照しつつ、メモリ制御回路４１に対する電流量データの書き込みについて説明する。尚、本実施形態においては、光ディスクからの反射光がフォトダイオード６Ａ乃至６Ｄに照射されていないときの出力端子に発生するオフセット電圧をゼロとするための電流量データの書き込みについて説明する。つまり、差動増幅回路７Ａ乃至７Ｄの出力電圧Ｖoutが基準電圧Ｖrefではないときの、当該出力電圧Ｖoutと基準電圧Ｖrefとの差が示すオフセット電圧をゼロとするため、差動増幅回路７Ａ乃至７Ｄの各反転入力端子（−）に供給する電流（Ｉc２２１Ａ乃至２２１Ｃ）を可変とする電流量データの書き込みについて説明する。
【０１３６】
そのため、例えば図１１に示すように外部装置３０を光ディスク信号処理回路１に接続し、当該外部装置３０にて以下の検出、算出等を行うこととなる。先ず、差動増幅回路７Ａ乃至７Ｄの全てのゲインを所定値に設定する。つまり、帰還抵抗８Ａ乃至８Ｄの抵抗値を、全て同じ抵抗値とする。
【０１３７】
次に、例えば、オフセット調整回路２３６Ａ乃至２３６Ｄの各スイッチ回路２１８Ｃを閉じるべく、処理回路４から信号を当該スイッチ回路２１８Ｃに送信させる。この結果、抵抗２１９Ｃの抵抗値Ｒ２１９Ｃに応じて、ｐｎｐ型トランジスタ２２１のエミッタ電流Ｉe２２１Ｃ（＞Ｉe２２１Ａ、＜Ｉe２２１Ｂ）が流れる。そして、エミッタ電流Ｉe２２１Ｃによって発生するコレクタ電流Ｉc２２１Ｃ（＞Ｉc２２１Ａ、＜Ｉc２２１Ｂ）が、Ｂを介して流れる。この結果、ｎｐｎ型トランジスタ２０８のベースに、コレクタ電流Ｉc２２１Ｃによるベース電流Ｉb２０８が供給されることとなる。
【０１３８】
このとき、例えば、コレクタ電流Ｉc２２１Ｃによるベース電流Ｉb２０８が前述のＩb´２０８と等しい場合、電流Ｉαが略ゼロとなり、差動増幅回路７Ａ乃至７Ｄの出力端子に発生するオフセット電圧は略ゼロとなる。従って、メモリ制御回路４１に対して、オフセット調整回路２３６Ａ乃至２３６Ｄの各スイッチ回路２１８Ｃを閉じるための電流量データを書き込むこととなる。
【０１３９】
或いは、コレクタ電流Ｉc２２１Ｃによるベース電流Ｉb２０８がＩb´２０８より小さい場合、Ｉb´２０８を満たすべくｎｐｎ型トランジスタ２０８のベース方向へ電流Ｉαが発生する。この結果、出力電圧Ｖoutを基準電圧Ｖrefよりも大きいレベルとする、電流Ｉαと帰還抵抗８Ａ乃至８Ｄの抵抗値との積による正のオフセット電圧が発生する可能性がある。この場合、より大きいベース電流Ｉb２０８を供給すべく、オフセット調整回路２３６Ａ乃至２３６Ｄの各スイッチ回路２１８Ｂを閉じるための電流量データをメモリ制御回路４１に書き込むこととなる。
【０１４０】
また、或いは、コレクタ電流Ｉc２２１Ｃによるベース電流Ｉb２０８がＩb´２０８より大きい場合、Ｉb´２０８を満たすべく帰還抵抗８Ａ乃至８Ｄの方向へ電流Ｉαが発生する。この結果、出力電圧Ｖoutを基準電圧Ｖrefよりも小さいレベルとする、電流Ｉαと帰還抵抗８Ａ乃至８Ｄの抵抗値との積による負のオフセット電圧が発生する可能性がある。この場合、より小さいベース電流Ｉb２０８を供給すべく、オフセット調整回路２３６Ａ乃至２３６Ｄの各スイッチ回路２１８Ａを閉じるための電流量データをメモリ制御回路４１に書き込むこととなる。
【０１４１】
尚、上述によれば、全ての差動増幅回路７Ａ乃至７Ｄにおいて同様のオフセット電圧が発生した場合について説明したが、これに限るものではない。各差動増幅回路７Ａ乃至７Ｄの特性の違いにより、例えば、ある差動増幅回路７においては正のオフセット電圧が発生し、他の差動増幅回路７においては負のオフセット電圧が発生する場合がある。この場合、発生するオフセット電圧に応じて、各差動増幅回路７Ａ乃至７Ｄごとに、スイッチ回路２１８Ａ乃至２１８Ｃの何れかが選択されることとなる。
【０１４２】
そして、例えば、差動増幅回路７Ａに対しては、スイッチ回路２１８Ａを閉じることにより、当該差動増幅回路７Ａの出力端子に発生するオフセット電圧を略ゼロとすることが可能となるものとする。また、例えば、差動増幅回路７Ｂに対しては、スイッチ回路２１８Ｃを閉じることにより、当該差動増幅回路７Ｂの出力端子に発生するオフセット電圧を略ゼロとすることが可能となるものとする。また、例えば、差動増幅回路７Ｃに対しては、スイッチ回路２１８Ｃを閉じることにより、当該差動増幅回路７Ｃの出力端子に発生するオフセット電圧を略ゼロとすることが可能となるものとする。また、例えば、差動増幅回路７Ｄに対しては、スイッチ回路２１８Ｂを閉じることにより、当該差動増幅回路７Ｄの出力端子に発生するオフセット電圧を略ゼロとすることが可能となるものとする。
【０１４３】
そして、更に、電流量データのうちの、オフセット調整回路２３６Ａのスイッチ回路２１８Ａを閉じるためのデータ部‘ＡＡＡＡ’は、例えば０００１であるものとする。また、電流量データのうちの、オフセット調整回路２３６Ｂのスイッチ回路２１８Ｃを閉じるためのデータ部‘ＢＢＢＢ’は、例えば１０１１であるものとする。また、電流量データのうちの、オフセット調整回路２３６Ｃのスイッチ回路２１８Ｃを閉じるためのデータ部‘ＣＣＣＣ’は、例えば００００であるものとする。また、電流量データのうちの、オフセット調整回路２３６Ｄのスイッチ回路２１８Ｂを閉じるためのデータ部‘ＤＤＤＤ’は、例えば００１０であるものとする。この結果、ヘッダ部、当該ヘッダ部及びデータ部の区切りを示す‘０’を付加した電流量データは、１１１１１００００１０１０１１００００００００１００となる。
【０１４４】
電流量データを算出した外部装置３０は、当該電流量データをメモリ制御回路４１に書き込むべく、１２Ｖの電圧をＭｏｄｅ端子６１に印加させる。Ｍｏｄｅ端子６１に印加された１２Ｖは、データ設定回路６２の高電圧検出回路６６、インバータ７０Ａ、レベルシフト回路６７、内部電圧切替回路６９に印加される。
【０１４５】
このため、高電圧検出回路６６のＮＯＤＥ_Ｓの電圧レベルは、Ｐ型ＭＯＳＦＥＴ７２がＯＮとなる電圧レベル（基準電圧ＶＲ７＋Ｖｔｐ）に上昇し、Ｐ型ＭＯＳＦＥＴ７２はＯＮする。更に、ＮＯＤＥ_Ｓの電圧レベルは、１２ＶからＮ型ＭＯＳＦＥＴ７１Ａ、７１Ｂの閾値電圧を減じた電圧１２Ｖ−２Ｖｔｎとなり、ハイレベルとなる。この結果、ＮＯＤＥ_Ｔの電圧レベルがハイレベルとなり、インバータ７４Ａにハイレベルが入力される。インバータ７４Ａは、ハイレベルを反転したローレベルをインバータ７４Ｂに出力する。また、インバータ７４Ｂは、ローレベルを反転したハイレベルを、Ｍｏｄｅ切替回路６８に出力する。
【０１４６】
インバータ７０Ａは、１２Ｖのハイレベルを反転したローレベルをインバータ７０Ｂに出力する。また、インバータ７０Ｂは、ローレベルを反転したハイレベルをＭｏｄｅ切替回路６８に出力する。
【０１４７】
Ｍｏｄｅ切替回路６８のインバータ７５Ａは、高電圧検出回路６６からのハイレベルを反転したローレベルをＮＯＲ回路７６Ａに出力する。また、インバータ７５Ｂは、インバータ７０Ｂからのハイレベルを反転したローレベルを、ＮＯＲ回路７６Ａ、７６Ｂに出力する。ＮＯＲ回路７６Ａは、インバータ７５Ａ、７５Ｂの出力がともにローレベルであるため、メモリアレイ４５及びレベルシフト回路６７に対し、ハイレベルのＷｒｉｔｅ信号を出力する。
【０１４８】
レベルシフト回路６７のＮ型ＭＯＳＦＥＴ７７Ｅのゲートは、ＮＯＲ回路７６Ａのハイレベルが印加されることによってＯＮする。この結果、レベルシフト回路６７からの内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌは、接地レベルＶＳＳとなる。また、Ｐ型ＭＯＳＦＥＴ７８Ｂは、ＯＮする。そして、ＮＯＤＥ_Ｃの電圧レベルは、１２ＶからＮ型ＭＯＳＦＥＴ７７Ａの閾値電圧Ｖｔｎを減じた電圧１２Ｖ−Ｖｔｎとなる。この結果、Ｐ型ＭＯＳＦＥＴ７８Ｂを介した電圧１２Ｖ−Ｖｔｎが、内部電圧切替回路６９への出力Ｈｖｏｕｔに印加される。
【０１４９】
内部電圧切替回路６９のＰ型ＭＯＳＦＥＴ８０Ｂは、レベルシフト回路６７の出力Ｈｖｏｕｔ_Ｌの電圧ＶＳＳが印加されるとＯＮする。また、内部電圧切替回路６９のＰ型ＭＯＳＦＥＴ８０Ａは、レベルシフト回路６７の出力Ｈｖｏｕｔの電圧１２Ｖ−Ｖｔｐが印加されることでＯＦＦする。これにより、Ｍｏｄｅ端子６１に印加された１２Ｖがメモリアレイ４５に印加される。
【０１５０】
この結果、メモリアレイ４５には、Ｍｏｄｅ切替回路６８からのハイレベルのＷｒｉｔｅ信号が送信されるとともに、内部電圧切替回路６９からの１２Ｖが印加される。この結果、内部電圧切替回路６９からの１２Ｖによって、メモリセル８１へのデータの書き込みが順次行われる。つまり、メモリアレイ４５に対して電流量データが記憶されることとなる。尚、前述のベリファイ動作のため、メモリアレイ４５の０番地のアドレスにはＬＳＢが‘０’であるデータが記憶され、１番地のアドレスにはＬＳＢが‘１’であるデータが記憶されるものとする。また、２番地以降の各アドレスには、電流量データ（１１１１１００００１０１０１１００００００００１００）を構成する各データが順次、２番地以降の１アドレスごとに記憶されるものする。この結果、電流量データは、メモリアレイ４５の２番地乃至２７番地のアドレスに記憶されることとなる。更に、前述の電流量データ送信期間において、電流量データを例えば３回メモリ制御回路４１から光ディスク信号処理回路１に送信するために、２８番地乃至５３番地のアドレスと、５４番地乃至７９番地のアドレスにも同様に電流量データが記録されるものとする。
【０１５１】
＝＝＝メモリ制御回路４１のベリファイ動作＝＝＝
図８、図９、図１２を参照しつつ、メモリ制御回路４１のベリファイ動作について説明する。図１２は、メモリ制御回路４１の動作の一例を示すタイミングチャートである。
【０１５２】
パワーオンリセット回路４２は、電源電圧端子５７に電源電圧ＶＣＣが印加されると、アドレスカウンタ４４、リングオシレータ４３、ステートマシン４６、クロックカウンタ４７の起動を開始するためのパルスを、当該アドレスカウンタ４４、リングオシレータ４３、ステートマシン４６、クロックカウンタ４７に送信する。リングオシレータ４３は、パワーオンリセット回路４２からのパルスに基づいて起動し、所定周波数のＣＬＫをアドレスカウンタ４４、Ｄ−ＦＦ回路５０、ＮＡＮＤ回路８２Ｂ、ＮＯＲ回路８４Ｂ、クロックカウンタ４７に送信する。ステートマシン４６は、パワーオンリセット回路４２からのパルスに基づいて起動すると、アドレスカウンタ４４、インバータ５３にハイレベルを出力する（ｔ１０）。更に、ステートマシン４６は、ハイレベルのＥＮＢ信号をＡＮＤ回路５２に出力する。
【０１５３】
アドレスカウンタ４４のインバータ６５は、ステートマシン４６からのハイレベルを反転したローレベルを、ＡＮＤ回路６４Ａ乃至６４Ｆに出力する。このため、ＡＮＤ回路６４Ａ乃至６４Ｆの出力は、常にローレベルとなり、Ａ１乃至Ａ７は常に‘０’となる。Ｔ−ＦＦ回路６３Ａは、リングオシレータ４３からのＣＬＫの立下りのタイミングまでローレベルを保持し、Ａ０及びＴ−ＦＦ回路６３Ｂにローレベルを出力する。この結果、アドレスカウンタ４４からメモリアレイ４５、ＥＸＮＯＲ回路４９に対して出力されるアドレスデータＡ０乃至Ａ７は、メモリアレイ４５の０番地のアドレスを示す００００００００となる。そして、メモリアレイ４５の０番地のアドレスに記憶された‘０’が読み出されてセンスアンプ４８に入力される。センスアンプ４８は、‘０’を増幅してＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する（ｔ１１）。
【０１５４】
ＥＸＮＯＲ回路４９は、センスアンプ４８からの出力が、アドレスカウンタ４４からのアドレスデータのＬＳＢ‘０’を示すレベルではないと判別すると、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にローレベルを出力する。この結果、ＡＮＤ回路５１は、ローレベルのＶ_Ｐａｓｓ信号を出力する。ＮＡＮＤ回路８２Ａは、ＡＮＤ回路５１からのローレベルが入力されることにより、ハイレベルをＰ型ＭＯＳＦＥＴ５４Ａのゲートに出力する。この結果、Ｐ型ＭＯＳＦＥＴ５４ＡはＯＦＦとなる。また、インバータ８３Ａは、ＡＮＤ回路５１からのローレベルを反転したハイレベルを、ＮＯＲ回路８４Ａに出力する。ＮＯＲ回路８４Ａは、インバータ８３Ａからのハイレベルが入力されることにより、ローレベルをＮ型ＭＯＥＦＥＴ５５Ａのゲートに出力する。この結果、Ｎ型ＭＯＳＦＥＴ５５ＡはＯＦＦとなる。従って、第１出力端子５９はＨｉ−ｚとなり、データの出力は行われないこととなる。また、ＮＡＮＤ回路８２Ｂは、ＡＮＤ回路５１からのローレベルが入力されることにより、ハイレベルをＰ型ＭＯＳＦＥＴ５４Ｂのゲートに出力する。この結果、Ｐ型ＭＯＳＦＥＴ５４ＢはＯＦＦとなる。また、インバータ８３Ｂは、ＡＮＤ回路５１のローレベルを反転したハイレベルを、ＮＯＲ回路８４Ｂに出力する。ＮＯＲ回路８４Ｂは、インバータ８３Ｂからのハイレベルが入力されることにより、ローレベルをＮ型ＭＯＥＦＥＴ５５Ｂのゲートに出力する。この結果、Ｎ型ＭＯＳＦＥＴ５５ＢはＯＦＦとなる。従って、第２出力端子６０はＨｉ−ｚとなり、ＣＬＫの出力は行われないこととなる。
【０１５５】
次に、Ｔ−ＦＦ回路６３Ａは、ＣＬＫの立下りのタイミングで、ハイレベルをＡ０及びＴ−ＦＦ回路６３Ｂに出力する。この結果、アドレスカウンタ４４からメモリアレイ４５、ＥＸＮＯＲ回路４９に対して出力されるアドレスデータＡ０乃至Ａ７は、メモリアレイ４５の１番地のアドレスを示す０００００００１となる。この結果、メモリアレイ４５の１番地のアドレスに記憶された‘１’が読み出されてセンスアンプ４８に入力される。センスアンプ４８は、‘１’を増幅してＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する（ｔ１２）。ＥＸＮＯＲ回路４９は、センスアンプ４８からの出力が、アドレスカウンタ４４からのアドレスデータのＬＳＢ‘１’を示すレベルではないと判別すると、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にローレベルを出力する。この結果、ＡＮＤ回路５１は、ローレベルのＶ_Ｐａｓｓ信号を出力する。そして、前述したように後段の回路が動作することによって、第１出力端子５９はＨｉ−ｚとなり、データの出力は行われないこととなり、第２出力端子６０はＨｉ−ｚとなり、ＣＬＫの出力は行われないこととなる。そして、再びアドレスカウンタ４４から、メモリアレイ４５の０番地のアドレスを示す００００００００が出力され、前述の動作が繰り返されることとなる。
【０１５６】
ＥＸＮＯＲ回路４９は、例えばセンスアンプ４８にて増幅した‘０’が、アドレスカウンタ４４からのアドレスデータのＬＳＢ‘０’を示すレベルであると判別すると、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にハイレベルを出力する（ｔ１３）。Ｄ−ＦＦ回路５０は、ＥＸＮＯＲ回路４９がハイレベルを出力するまでのローレベルを保持し、ＣＬＫの立下りのタイミングまでローレベルをＡＮＤ回路５１に出力する。つまり、ＡＮＤ回路５１には、ＥＸＮＯＲ回路４９からのハイレベルと、Ｄ−ＦＦ回路５０からのローレベルが入力される。この結果、ＡＮＤ回路５１は、ローレベルのＶ_Ｐａｓｓ信号を出力する。そして、Ｄ−ＦＦ回路５０は、ＣＬＫの立下りのタイミングで、前述のＥＸＮＯＲ回路４９からのハイレベルを保持し、ＡＮＤ回路５１に出力する。
【０１５７】
ＥＸＮＯＲ回路４９は、センスアンプ４８にて増幅した‘１’が、アドレスカウンタ４４からのアドレスデータのＬＳＢ‘１’を示すレベルであると判別すると、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にハイレベルを出力する（ｔ１４）。ＡＮＤ回路５１は、Ｄ−ＦＦ回路５０の出力と、ＥＸＮＯＲ回路４９の出力がともにハイレベルであるため、ハイレベルのＶ_Ｐａｓｓ信号を出力する。ステートマシン４６は、ＡＮＤ回路５１からのハイレベルのＶ_Ｐａｓｓ信号が入力されると、アドレスカウンタ４４、インバータ５３にローレベルを出力する。インバータ５３は、Ｖ_Ｐａｓｓ信号がハイレベルに遷移したことをトリガーにステートマシン４６にて生成されたローレベルを反転し、ＡＮＤ回路５２にハイレベルを出力する。この結果、ＡＮＤ回路５２の出力はハイレベルとなり（ｔ１４）、当該ハイレベルをｔ１４乃至ｔ１６間出力し続ける。
【０１５８】
アドレスカウンタ４４のインバータ６５は、ステートマシン４６からのローレベルを反転したハイレベルを、ＡＮＤ回路６４Ａ乃至６４Ｆに出力する。この結果、ＡＮＤ回路６４Ａ乃至６４Ｆは、Ｔ−ＦＦ回路６３Ｂ乃至６３Ｇの出力に応じた出力をする。つまり、アドレスカウンタ４４は、メモリアレイ４５の２番地以降を示すアドレスデータを、当該メモリアレイ４５、ＥＸＮＯＲ回路４９に出力することとなる。この結果、ＥＸＮＯＲ回路４９において、センスアンプ４８の動作が安定しているか否かを判別するためのベリファイ動作が終了することとなる。
【０１５９】
＝＝＝メモリ制御回路４１の電流量データ、ＣＬＫの出力＝＝＝
図５、図８、図１２を参照しつつ、光ディスク信号処理回路１に対するメモリ制御回路４１からの電流量データ、ＣＬＫの出力について説明する。
【０１６０】
ステートマシン４６は、ＡＮＤ回路５１からのハイレベルのＶ_Ｐａｓｓ信号が入力されると、クロックカウンタ４７のカウントを開始させるための信号を当該クロックカウンタ４７に送信する。クロックカウンタ４７は、ステートマシン４６からの信号に基づいて、リングオシレータ４３からのＣＬＫの立下りをカウントする。そして、ステートマシン４６は、クロックカウンタ４７のカウント値が電流量データ送信期間に対応するカウント値に達したか否かを判別する。
【０１６１】
先ず、第１出力端子５９からの電流量データの出力について説明する。  
アドレスカウンタ４４は、前述したベリファイ動作が終了すると、例えばメモリアレイ４５の２番地のアドレスを示すアドレスデータを、当該メモリアレイ４５、ＥＸＮＯＲ回路４９に出力する。この結果、メモリアレイ４５の２番地のアドレスに記憶された、電流量データの先頭である‘１’がセンスアンプ４８に出力される。センスアンプ４８は、メモリアレイ４５からの‘１’を増幅して、ＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する（ｔ１５）。尚、ＥＸＮＯＲ回路４９は、ベリファイ動作においてセンスアンプ４８の動作が安定していることから、常にハイレベルを出力するため、以下説明を省略する。また、この結果、ＡＮＤ回路５１は、ハイレベルのＶ_ＰＡＳＳ信号を出力するため、以下説明を省略する。
【０１６２】
ＮＡＮＤ回路８２Ａは、ＡＮＤ回路５１の出力と、センスアンプ４８の出力である‘１’がともにハイレベルであるため、Ｐ型ＭＯＳＦＥＴ５４Ａのゲートにローレベルを出力する。この結果、Ｐ型ＭＯＳＦＥＴ５４ＡはＯＮする。従って、Ｐ型ＭＯＳＦＥＴ５４Ａのソースと接続された基準電圧ＶＲ５であるハイレベルが、第１出力端子５９に印加されて出力される（ｔ１５）。そして、メモリアレイ４５の３番地乃至６番地（２番地を含めてヘッダ部が記憶された番地）のアドレスに記憶された‘１’に対しても同様の動作となり、第１出力端子５９からハイレベルが出力されることとなる。
【０１６３】
アドレスカウンタ４４は、メモリアレイ４５の７番地のアドレスを示すアドレスデータを、当該メモリアレイ４５、ＥＸＮＯＲ回路４９に出力する。この結果、メモリアレイ４５の７番地のアドレスに記憶された、電流量データのヘッダ部とデータ部の区切りを示す‘０’がセンスアンプ４８に出力される。センスアンプ４８は、メモリアレイ４５からの‘０’を増幅して、ＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する。
【０１６４】
インバータ８３Ａは、ＡＮＤ回路５１からのハイレベルを反転したローレベルをＮＯＲ回路８４Ａに出力する。そして、ＮＯＲ回路８４Ａは、インバータ８３Ａの出力と、センスアンプ４８の出力である‘０’がともにローレベルであるため、Ｎ型ＭＯＳＦＥＴ５５Ａのゲートにハイレベルを出力する。この結果、Ｎ型ＭＯＳＦＥＴ５５ＡはＯＮする。従って、Ｎ型ＭＯＳＦＥＴ５５Ａのソースが接地されていることから、第１出力端子５９はローレベルとなる。このように、ＡＮＤ回路５１の出力がハイレベルである場合、センスアンプ４８の出力によってＰ型ＭＯＳＦＥＴ５４Ａ又はＮ型ＭＯＳＦＥＴ５５ＡがＯＮし、当該センスアンプ４８の出力に１対１に対応したデータが第１出力端子５９から出力される（ｔ１５以降）。つまり、メモリアレイ４５に記憶された電流量データ（１１１１１００００１０１０１１００００００００１００）が順次第１出力端子５９から出力されることとなる。
【０１６５】
次に、第２出力端子６０からのＣＬＫの出力について説明する。ＮＡＮＤ回路８２Ｂは、リングオシレータ４３からのＣＬＫがハイレベルのとき、ＡＮＤ回路５１の出力がハイレベルであるため、Ｐ型ＭＯＳＦＥＴ５４Ｂのゲートにローレベルを出力する。この結果、Ｐ型ＭＯＳＦＥＴ５４ＢはＯＮする。従って、Ｐ型ＭＯＳＦＥＴ５４Ｂのソースと接続された基準電圧ＶＲ６であるハイレベルが、第２出力端子６０に印加されて出力される。また、インバータ８３Ｂは、ＡＮＤ回路５１からのハイレベルを反転したローレベルをＮＯＲ回路８４Ｂに出力する。そして、ＮＯＲ回路８４Ｂは、リングオシレータ４３からのＣＬＫがローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ｂのゲートにハイレベルを出力する。この結果、Ｎ型ＭＯＳＦＥＴ５５ＢはＯＮする。従って、Ｎ型ＭＯＳＦＥＴ５５Ｂのソースが接地されていることから、第２出力端子６０はローレベルとなる。このように、ＡＮＤ回路５１の出力がハイレベルである場合、リングオシレータ４３からのＣＬＫのレベルによってＰ型ＭＯＳＦＥＴ５４Ｂ又はＮ型ＭＯＳＦＥＴ５５ＢがＯＮし、当該ＣＬＫに１対１に対応したＣＬＫが第２出力端子６０から出力される（ｔ１４以降）。
【０１６６】
ステートマシン４６は、クロックカウンタ４７のカウント値が電流量データ送信期間に対応するカウント値に達したと判別すると（つまり、電流量データが第１出力端子５９から３回出力されると）、アドレスカウンタ４４、センスアンプ４８、第１出力端子５９及び第２出力端子６０の出力を制御するためのＡＮＤ回路５２に対し、動作を停止するためのローレベルの信号を出力する（ｔ１６）。この結果、前述したように第１出力端子５９、第２出力端子６０はＨｉ−ｚとなる。
【０１６７】
＝＝＝光ディスク信号処理回路１の動作＝＝＝
図３、図５乃至図２、図１３を参照しつつ、本発明に係る光ディスク信号処理回路１の動作について説明する。図１３は、本発明に係る光ディスク信号処理回路１の動作の一例を示すタイミングチャートである。
【０１６８】
先ず、メモリ制御回路４１からの電流量データ、ＣＬＫに対する光ディスク信号処理回路１の動作について説明する。
【０１６９】
パワーオンリセット回路２は、電源電圧端子１１に電源電圧ＶＣＣが印加されると、第１通信回路３、処理回路４を起動するためのパルスを、当該第１通信回路３、処理回路４に送信する（ｔ０）。第２通信回路５は、例えばパワーオンリセット回路２からのパルスに基づいて起動し、差動増幅回路７Ａ乃至７Ｄのゲインを±０ｄＢとするべく、帰還抵抗設定回路３１に信号を送信する（ｔ１）。この結果、帰還抵抗８Ａ乃至８Ｄの抵抗値は、帰還抵抗設定回路３１からの信号に基づいて、差動増幅回路７Ａ乃至７Ｄのゲインを±０ｄＢとする抵抗値となる。
【０１７０】
第１通信回路３は、パワーオンリセット回路２からのパルスに基づいて起動する。そして、第１通信回路３のスイッチ回路１５Ａ、１５Ｂは、当該第１通信回路３の電源電圧が印加されることにより開く。ヘッダ検出回路１６は、第２入力端子１４を介して入力されるＣＬＫの立下りのタイミングで、第１入力端子１３を介して入力される電流量データを取り込む（ｔ２以降）。そして、ヘッダ検出回路１６は、５つのＣＬＫの立下りのタイミングで‘１’を取り込むと（ｔ２ｔ３間）、スイッチ回路１５Ａ、１５Ｂを閉じるための信号を、当該スイッチ回路１５Ａ、１５Ｂに送信する。スイッチ回路１５Ａ、１５Ｂは、ヘッダ検出回路１６からの信号に基づいて閉じる。これによって、電流量データのヘッダ部以降のデータ（００００１０１０１１００００００００１００）が、ＣＬＫの立下りのタイミングで、順次シフトレジスタ１９に格納されることとなる（ｔ３以降）。
【０１７１】
また、ヘッダ検出回路１６は、クロックカウンタ１７にＣＬＫをカウントさせるための信号を、当該クロックカウンタ１７に送信する。クロックカウンタ１７は、当該信号に基づいて、ＣＬＫの立下りをカウントする。また、ヘッダ検出回路１６は、データ部の区切りを示す‘０’が所定のタイミングでシフトレジスタ１９に格納されたか否かをラッチパルス発生回路１８にて判別させるべく、当該ラッチパルス発生回路１８に信号を送信する。
【０１７２】
ラッチパルス発生回路１８は、ヘッダ検出回路１６からの信号に基づき、クロックカウンタ１７のカウント値に基づく所定のタイミングで、シフトレジスタ１９に ‘０’（データ部の区切りを示す‘０’）が格納されたか否かを判別する。図７を参照しつつ詳述すると、先ず、ヘッダ部以降のデータの‘１’番目のデータ‘０’がシフトレジスタ１９に格納される。ＡＮＤ回路２２Ａは、クロックカウンタ１７のカウント値‘１’と、レジスタ２１Ｂに保持されているバイナリデータ‘１’が入力されると、一方の論理値‘１’をＯＲ回路２３に出力する。そして、ＯＲ回路２３は、一方の論理値‘１’を出力する。ＡＮＤ回路２２Ｆは、ＯＲ回路２３からの一方の論理値‘１’と、シフトレジスタ１９に格納された‘０’を反転した‘１’が入力されると、一方の論理値‘１’を出力する。そして、ヘッダ部以降のデータの‘６’、‘１１’、‘１６’、‘２１’番目のデータがシフトレジスタ１９に格納されたときについても同様に、シフトレジスタ１９に‘０’が格納されたか否かが判別されることとなる。そして、ラッチパルス発生回路１８は、‘１’‘６’、‘１１’、‘１６’、‘２１’番目のデータがシフトレジスタ１９に格納されたときの全てのＡＮＤ回路２２Ｆの出力が一方の論理値‘１’であると判別すると、ラッチ回路２０及びスイッチ回路１５Ａ、１５Ｂにラッチパルスを出力する。この結果、電流量データのヘッダ部以降のデータが全てシフトレジスタ１９に格納されることとなる（ｔ４）。
【０１７３】
スイッチ回路１５Ａ、１５Ｂは、ラッチパルス発生回路１８からのラッチパルスに基づいて開く。この結果、電流量データ以降のデータ、ＣＬＫが第１通信回路３に入力されなくなる。ラッチ回路２０は、ラッチパルス発生回路１８からのラッチパルスに基づいて、シフトレジスタ１９に格納されたヘッダ部以降のデータをラッチし、処理回路４に出力する。
【０１７４】
処理回路４は、第１通信回路３からのヘッダ部以降のデータに対してデコード処理を施して、オフセット調整回路２３６Ａ乃至２３６Ｄの各スイッチ回路２１８Ａ乃至２１８Ｃのうち閉じるべきスイッチ回路を検出する。つまり、処理回路４は、オフセット調整回路２３６Ａのスイッチ回路２１８Ａ乃至２１８Ｃの何れかを示すデータ部（０００１）に基づいて、スイッチ回路２１８Ａを検出する。また、処理回路４は、オフセット調整回路２３６Ｂのスイッチ回路２１８Ａ乃至２１８Ｃの何れかを示すデータ部（１０１１）に基づいて、スイッチ回路Ｃを検出する。また、処理回路４は、オフセット調整回路２３６Ｃのスイッチ回路２１８Ａ乃至２１８Ｃの何れかを示すデータ部（００００）に基づいて、スイッチ回路Ｃを検出する。また、処理回路４は、オフセット調整回路２３６Ｄのスイッチ回路２１８Ａ乃至２１８Ｃの何れかを示すデータ部（００１０）に基づいて、スイッチ回路２１８Ｂを検出する。そして、処理回路４は、検出した各スイッチ回路２１８を閉じるための信号を、オフセット調整回路２３６Ａ乃至２３６Ｄにそれぞれに送信する。
【０１７５】
オフセット調整回路２３６Ａのスイッチ回路２１８Ａは、処理回路４からの信号に基づいて閉じる。この結果、差動増幅回路７Ａにおいて、抵抗２１９Ａの抵抗値Ｒ２１９Ａに応じたｐｎｐ型トランジスタ２２１のエミッタ電流Ｉe２２１Ａが流れる。そして、エミッタ電流Ｉe２２１Ａによって発生するコレクタ電流Ｉc２２１Ａが、Ｂを介して流れる。そして、ｎｐｎ型トランジスタ２０８のベースに、コレクタ電流Ｉc２２１Ａによるベース電流Ｉb２０８が供給されることとなる。この結果、電流Ｉαを略ゼロとする最適なベース電流Ｉb２０８（＝Ｉb´２０８）が供給することとなり、差動増幅回路７Ａの出力端子に発生するオフセット電圧を略ゼロとすることが可能となる。つまり、このときの差動増幅回路７Ａの出力電圧Ｖoutは、基準電圧Ｖrefとなる。
【０１７６】
また、オフセット調整回路２３６Ｂのスイッチ回路２１８Ｃは、処理回路４からの信号に基づいて閉じる。この結果、差動増幅回路７Ｂにおいて、抵抗２１９Ｃの抵抗値Ｒ２１９Ｃに応じたｐｎｐ型トランジスタ２２１のエミッタ電流Ｉe２２１Ｃが流れる。そして、エミッタ電流Ｉe２２１Ｃによって発生するコレクタ電流Ｉc２２１Ｃが、Ｂを介して流れる。そして、ｎｐｎ型トランジスタ２０８のベースに、コレクタ電流Ｉc２２１Ｃによるベース電流Ｉb２０８が供給されることとなる。この結果、電流Ｉαを略ゼロとする最適なベース電流Ｉb２０８（＝Ｉb´２０８）が供給されることとなり、差動増幅回路７Ｂの出力端子に発生するオフセット電圧を略ゼロとすることが可能となる。つまり、このときの差動増幅回路７Ｂの出力電圧Ｖoutは、基準電圧Ｖrefとなる。
【０１７７】
また、オフセット調整回路２３６Ｃのスイッチ回路２１８Ｃは、処理回路４からの信号に基づいて閉じる。この結果、差動増幅回路７Ｃにおいて、抵抗２１９Ｃの抵抗値Ｒ２１９Ｃに応じたｐｎｐ型トランジスタ２２１のエミッタ電流Ｉe２２１Ｃが流れる。そして、エミッタ電流Ｉe２２１Ｃによって発生するコレクタ電流Ｉc２２１Ｃが、Ｂを介して流れる。そして、ｎｐｎ型トランジスタ２０８のベースに、コレクタ電流Ｉc２２１Ｃによるベース電流Ｉb２０８が供給されることとなる。この結果、電流Ｉαを略ゼロとする最適なベース電流Ｉb２０８（＝Ｉb´２０８）が供給されることとなり、差動増幅回路７Ｃの出力端子に発生するオフセット電圧を略ゼロとすることが可能となる。つまり、このときの差動増幅回路７Ｃの出力電圧Ｖoutは、基準電圧Ｖrefとなる。
【０１７８】
また、オフセット調整回路２３６Ｄのスイッチ回路２１８Ｂは、処理回路４からの信号に基づいて閉じる。この結果、差動増幅回路７Ｄにおいて、抵抗２１９Ｂの抵抗値Ｒ２１９Ｂに応じたｐｎｐ型トランジスタ２２１のエミッタ電流Ｉe２２１Ｂが流れる。そして、エミッタ電流Ｉe２２１Ｂによって発生するコレクタ電流Ｉc２２１Ｂが、Ｂを介して流れる。そして、ｎｐｎ型トランジスタ２０８のベースに、コレクタ電流Ｉc２２１Ｂによるベース電流Ｉb２０８が供給されることとなる。この結果、電流Ｉαを略ゼロとする最適なベース電流Ｉb２０８（＝Ｉb´２０８）が供給されることとなり、差動増幅回路７Ｄの出力端子に発生するオフセット電圧を略ゼロとすることが可能となる。つまり、このときの差動増幅回路７Ｄの出力電圧Ｖoutは、基準電圧Ｖrefとなる。
【０１７９】
次に、図５に示すように不図示の外部回路から出力される帰還抵抗データＡ、Ｂに対する光ディスク信号処理回路１の動作について説明する。尚、本実施形態における帰還抵抗データＡ、Ｂは、ある媒体の種類の光ディスクに対応したものであって、例えば帰還抵抗データＡはＨ（ハイレベル）、帰還抵抗データＢはＭ（ミドルレベル）であるものとして、以下説明する。
【０１８０】
第２通信回路５は、抵抗２４Ａ、２４Ｂで分圧された、第１入力端子１３からのＨの帰還抵抗データＡが入力される。また、第２通信回路５は、抵抗２４Ｃ、２４Ｄで分圧された、第２入力端子１４からのＭの帰還抵抗データＢが入力される。第２通信回路５は、前述のテーブルデータから、帰還抵抗データＡがＨ、帰還抵抗データＢがＭであるときの１対１に対応するデータを読み出す。そして、第２通信回路５は、読み出したデータに対応する抵抗値を帰還抵抗８Ａ乃至８Ｄに設定するべく、当該抵抗値に対応するデータを帰還抵抗設定回路３１に送信する。帰還抵抗設定回路３１は、第２通信回路５からのデータに対して所定のデコード処理を施す。そして、帰還抵抗設定回路３１は、データに対応した抵抗値を帰還抵抗８Ａ乃至８Ｄに定めるための信号を、当該帰還抵抗８Ａ乃至８Ｄに送信する。帰還抵抗８Ａ乃至８Ｄは、第２通信回路５からの信号に基づいた抵抗値となる。この結果、差動増幅回路７Ａ乃至７Ｄは、帰還抵抗データＡ、Ｂのレベルに応じたゲインとなる。つまり、差動増幅回路７Ａ乃至７Ｄのゲインは、前述のある媒体の種類の光ディスクに対応するゲインとなる。
【０１８１】
尚、上述した実施形態によれば、４つの受光面Ａ乃至Ｄを有する４分割光検出器８５を用いているが、これに限るものではない。例えば、全受光面の中心から同一の放射角度で隣接配置された４の整数倍の数の受光面を有する光検出器を設けても良い。そして、差動増幅回路７、電流設定回路９を、受光面に対応する数で設けることによって、同様の効果を奏することが可能となる。
【０１８２】
また、帰還抵抗データＡ、Ｂは、不図示の外部回路から出力されているが、これに限るものではない。例えば、帰還抵抗データＡ、Ｂをメモリ制御回路４１のメモリアレイ４５に予め記憶させておき、メモリ制御回路４１からの当該帰還抵抗データＡ、Ｂを第２通信回路５は処理するように設けても良い。
【０１８３】
また、電流量データ及びＣＬＫは、メモリ制御回路４１から出力されているが、これに限るものではない。例えば、電流量データ及びＣＬＫを、帰還抵抗データＡ、Ｂと同様に、不図示の外部回路からの出力させるように設けても良い。
【０１８４】
また、上述のパワーオンリセット回路２、４２は、電源電圧端子１１、５７に電源電圧ＶＣＣが印加されるとともに、パルスを発生しているがこれに限るものではない。例えば、電源電圧端子１１、５７の電源電圧ＶＣＣが所定の電圧値まで昇圧した後、パルスを発生するように設けても良い。この結果、光ディスク信号処理回路１、メモリ制御回路４１は、より確実な処理動作を行うことが可能となる。
【０１８５】
また、上述した実施形態によれば、差動増幅回路７Ａ乃至７Ｄの反転入力端子（−）にベース電流Ｉb２０８を供給するべく、抵抗２１９Ａ乃至２１９Ｃ、スイッチ回路２１８Ａ乃至２１８Ｃを用いているが、これに限るものではない。例えば、後述する他の実施形態で示すような複数の電流源２３０Ａ乃至２３０Ｆ（図１５）を用いても良い。つまり、電流量データに基づいて、差動増幅回路７Ａ乃至７Ｄの反転入力端子（−）に供給するベース電流Ｉb２０８をＩb´２０８とする電流源であれば良い。
【０１８６】
上述した実施形態によれば、差動増幅回路７Ａ乃至７Ｄの出力端子に発生するオフセット電圧に応じて、エミッタ電流Ｉe２２１を可変とすることにより、当該オフセット電圧に応じたベース電流Ｉb２０８を供給することが可能となる。この結果、出力端子に発生するオフセット電圧を防止することが可能となり、非反転入力端子（＋）に印加される基準電圧Ｖrefと反転入力端子（−）に印加される入力電圧とに基づく正確な出力電圧Ｖoutを出力することが可能となる。つまり、差動増幅回路７Ａ乃至７Ｄを構成する素子（例えば、ｎｐｎ型トランジスタ２０７、２０８）のばらつきを考慮することなく、オフセット電圧をゼロとするべく調整可能となる。そのため、例えば、出力電圧Ｖoutに基づいて動作する後段の回路において、正確な処理動作を行うことが可能となる。
【０１８７】
更に、抵抗値Ｒ２１９乃至Ｒ２１９Ｃにおいて可変となる抵抗２１９Ａ乃至２１９Ｃを用いることによって、エミッタ電流Ｉe２２１の電流量をオフセット電圧に応じた電流量とすることが可能となる。
【０１８８】
更に、複数の選択抵抗である抵抗２１９Ａ乃至２１９Ｃと、当該抵抗２１９Ａ乃至２１９Ｃの何れかを選択するスイッチ回路２１８Ａ乃至２１８Ｃとを用いることによって、エミッタ電流Ｉe２２１をオフセット電圧に応じた電流量とすることが可能となる。
【０１８９】
更に、電源電圧の投入時に、抵抗２１９Ａ乃至２１９Ｃの何れかを選択するべくスイッチ回路２１８Ａ乃至２１８Ｃを切り替えることによって、出力端子に発生するオフセット電圧をより迅速に防止することが可能となる。この結果、差動増幅回路７Ａ乃至７Ｄは、非反転入力端子（＋）に印加される基準電圧Ｖrefと反転入力端子に印加される入力電圧とに基づく正確な出力電圧Ｖoutを、例えば動作開始のときから出力することが可能となる。
【０１９０】
光ディスク信号処理回路１を構成する差動増幅回路７Ａ乃至７Ｄのオフセット電圧に応じてエミッタ電流Ｉe２２１を可変とすることにより、当該オフセット電圧に応じたベース電流Ｉb２０８供給することが可能となる。この結果、出力端子に発生するオフセット電圧を防止することが可能となり、非反転入力端子（＋）に印加される基準電圧Ｖrefと、反転入力端子（−）に印加される入力電圧とに基づく正確な出力電圧Ｖoutを出力することが可能となる。そのため、出力電圧Ｖoutに基づいてフォーカスサーボ又はトラックサーボのための信号を生成する後段の回路において、正確な処理動作を行うことが可能となり、光ディスクに対するフォーカスサーボ又はトラックサーボを正確に行うことが可能となる。
【０１９１】
＜＜その他の実施形態＞＞
以上、本発明に係るオフセット調整回路２３６、光ディスク信号処理回路１について説明したが、上記の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得る。
【０１９２】
＝＝＝自己完結型のオフセット調整回路＝＝＝
上述した実施形態によれば、メモリ制御回路４１からの電流量データに基づいて、差動増幅回路７Ａ乃至７Ｄの反転入力端子（−）に供給する電流（ベース電流Ｉb２０８）を可変としているが、これに限るものではない。メモリ制御回路４１等の外部からのデータに基づくことなく、差動増幅回路７Ａ乃至７Ｄの反転入力端子（−）に供給する電流（ベース電流Ｉb２０８）を可変とする、例えば図１４、図１５に示すような自己完結型のオフセット調整回路２２５、当該オフセット調整回路２２５を適用する光ディスク信号処理回路２３４であっても良い。尚、自己完結型とは、例えば電源電圧の投入に基づいて、オフセット調整を自動的に行うことをいう。図１４は、自己完結型のオフセット調整回路２２５、光ディスク信号処理回路２３４の一例を示すブロック図である。図１５は、図１４に示すオフセット調整回路２２５Ａ乃至２２５Ｄの詳細図である。尚、図１４、図１５において、図３と同一の構成は同一符号を付して説明を省略する。以下、オフセット調整回路２２５Ａを説明することによって、オフセット調整回路２２５Ｂ乃至２５５Ｄの説明を省略する。
【０１９３】
光ディスク信号処理回路２３４は、図３と同一の構成の他にオフセット調整回路２２５Ａ乃至２２５Ｄを有する。そして、オフセット調整回路２２５Ａは、ＣＬＫ生成回路２２６、クロックカウンタ２２７、２値化回路２３５、ラッチ回路２２８、シフトレジスタ２２９（レジスタ）、定電流源２３０Ａ乃至２３０Ｆ、スイッチ回路２３１Ａ乃至２３１Ｆ（調整回路、複数のトランジスタ）、２３３（停止回路）、コンパレータ２３２（検出回路、比較回路）を有する。尚、ラッチ回路２２８、ＣＬＫ生成回路２２６、シフトレジスタ２２９は、指示回路を構成している。
【０１９４】
ＣＬＫ生成回路２２６は、パワーオンリセット回路２からのパルスに基づいて、所定周波数のＣＬＫを生成する。
【０１９５】
クロックカウンタ２２７は、ＣＬＫ生成回路２２６からのＣＬＫの例えば立下りをカウントする。そして、クロックカウンタ２２７は、ＣＬＫのカウント値が予め定められた値に達すると、スイッチ回路２３３を閉じるための信号を当該スイッチ回路２３３、ラッチ回路２２８に送信する。このクロックカウンタ２２７によるカウントは、ＣＬＫ生成回路２２６が正常な発振動作を行っているか否かを判別するためのものである。つまり、予め実験等によってＣＬＫ生成回路２２６が正常な発振動作となるまでの期間を検出し、当該期間を前述の予め定められた値とする。この結果、ＣＬＫ生成回路２２６からの正確なＣＬＫが、スイッチ回路２３３を介してシフトレジスタ２２９に送信されることとなる。
【０１９６】
スイッチ回路２３３は、クロックカウンタ２２７からの信号に基づいて閉じる。また、スイッチ回路２３３は、後述するコンパレータ２３２からのハイレベルを示す比較結果（基準電圧Ｖref−差動増幅回路７Ａの出力電圧Ｖout≧０、出力電圧と基準電圧の大小関係の変化）に基づいて開く。
【０１９７】
２値化回路２３５は、電源電圧ライン及び接地ラインと接続され、スイッチ回路２３１Ａ乃至２３１Ｆのうちスイッチ回路２３１Ａのみが最初に閉じるための信号をラッチ回路２２８にラッチさせる。詳述すると、例えば、ラッチ回路２２８がスイッチ回路２３１の数に対応する６ビットデータ（複数のビット信号）をラッチする場合、２値化回路２３５は１ビットデータごとに設けられる６つのインバータ（不図示）から構成されている。そして、６ビットデータのＬＳＢに対して設けられるインバータは、接地ラインのローレベルを反転したハイレベル‘１’（一方の論理値）を、ラッチ回路２２８のＬＳＢをラッチするための記憶部に出力する。また、６ビットデータのＬＳＢ以外のデータに対して設けられる５つのインバータは、電源電圧ラインへの電源電圧の投入によるハイレベルを反転したローレベル‘０’（他方の論理値）を、ラッチ回路２２８のＬＳＢ以外のデータをラッチするそれぞれの記憶部に出力する。
【０１９８】
ラッチ回路２２８は、２値化回路２３５の出力をラッチする。つまり、ラッチ回路２２８がラッチする６ビットデータは、ＬＳＢから順に１０００００となる。そして、ラッチ回路２２８は、クロックカウンタ２２７からの信号に基づいて、６ビットデータ（１０００００）をシフトレジスタ２２９に送信する。
【０１９９】
シフトレジスタ２２９は、ＣＬＫ生成回路２２６からのＣＬＫの例えば立下りのタイミングで、ラッチ回路２２８からの６ビットデータ（１０００００）を保持するとともに、スイッチ回路２３１Ａ乃至２３１Ｆに送信する。そして、シフトレジスタ２２９は、次のＣＬＫの立下りのタイミングで、保持する６ビットデータ（１０００００）を１ビット分シフトする。つまり、シフトレジスタ２２９に保持されている６ビットデータは、０１００００となる。そして、シフトレジスタ２２９は、保持する６ビットデータ（０１００００）を、スイッチ回路２３１Ａ乃至２３１Ｆに送信する。このような、ＣＬＫに基づくシフトレジスタ２２９の動作によって、６ビットデータにおける‘１’がＬＳＢからＭＳＢへ順次シフトされることとなる。
【０２００】
スイッチ回路２３１Ａ乃至２３１Ｆは、定電流源２３０Ａ乃至２３０Ｆと１対１に対応して設けられ、Ａを介して電源電圧ラインと差動増幅回路７Ａの反転入力端子（−）との間に並列接続されている。スイッチ回路２３１Ａ乃至２３１Ｆは、トランジスタから構成され、シフトレジスタ２２９から‘１’（ハイレベル）が制御電極に印加されることによって導通してオンする。また、スイッチ回路２３１Ａ乃至２３１Ｆは、シフトレジスタ２２９から‘０’（ローレベル）が制御電極に印加されることによって非導通となりオフする。この結果、スイッチ回路２３１Ａ乃至２３１Ｆは、ＣＬＫの立下りのタイミングにおいて、スイッチ回路２３１Ａから順次閉じることとなる。
【０２０１】
定電流源２３０Ａ乃至２３０Ｆの電流量ＩＡ乃至ＩＦは、上述の実施形態において記載したコレクタ電流Ｉc２２１Ａ乃至Ｉc２２１Ｃに対応するものである。定電流源２３０Ａ乃至２３０Ｆの電流量の大きさは、例えば、電流量ＩＡからＩＦにつれて大きくなるように設けられている。そのため、先ず、スイッチ回路２３１Ａが閉じることにより、最も小さい電流量ＩＡが差動増幅回路７Ａの反転入力端子（−）に供給されることとなる。つまり、ｎｐｎ型トランジスタ２０８のベースに、電流量ＩＡによるベース電流Ｉb２０８が供給されることとなる。次に、スイッチ回路２３１Ｂが閉じることにより、ｎｐｎ型トランジスタ２０８のベースに、電流量ＩＢによるベース電流Ｉb２０８が供給されることとなる。このように、順次スイッチ回路２３０Ａ乃至２３０Ｆが閉じることにより、電流量ＩＡ乃至ＩＦによるベース電流Ｉb２０８が順次供給されることとなる。
【０２０２】
コンパレータ２３２は、差動増幅回路７Ａの出力電圧Ｖoutと基準電圧Ｖrefを比較した比較結果（基準電圧Ｖref−差動増幅回路７Ａの出力電圧Ｖout）をスイッチ回路２３３に送信する。詳述すると、コンパレータ２３２は、基準電圧Ｖref−差動増幅回路７Ａの出力電圧Ｖout＜０のとき、ローレベルを示す比較結果をスイッチ回路２３３に送信する。また、コンパレータ２３２は、基準電圧Ｖref−差動増幅回路７Ａの出力電圧Ｖout≧０のとき、ハイレベルを示す比較結果をスイッチ回路２３３に送信する。
【０２０３】
以下、コンパレータ２３２による出力電圧Ｖoutと基準電圧Ｖrefの比較について詳述する。前述したように、スイッチ回路２３１Ａ乃至２３１Ｆが順次閉じることによって、定電流源２３０Ａ乃至２３０Ｆからの電流量ＩＡ乃至ＩＦが順次、差動増幅回路７Ａの反転入力端子（−）に供給されることとなる。更に、電流量ＩＡ乃至ＩＦは、電流量ＩＡが最も小さく、電流量ＩＦが最も大きい。つまり、電流量ＩＡによるベース電流Ｉb２０８（以下、電流量ＩＡ乃至ＩＦによるベース電流Ｉb２０８をベース電流Ｉb２０８Ａ乃至Ｉb２０８Ｆという）が最も小さく、電流量ＩＦによるベース電流Ｉb２０８Ｆが最も大きくなる。例えば、ベース電流Ｉb´２０８が、ベース電流Ｉb２０８Ｃとベース電流Ｉb２０８Ｄの中間のレベルであるものとする。この場合、ベース電流Ｉb２０８Ａ乃至Ｉb２０８Ｃにおいては、ベース電流Ｉb´２０８を満たすべくｎｐｎ型トランジスタ２０８のベース方向へＩαが発生し、当該Ｉαと帰還抵抗８Ａの抵抗値との積による正のオフセット電圧が出力端子に発生する。この結果、差動増幅回路７Ａの出力電圧Ｖoutは、基準電圧Ｖrefに正のオフセット電圧を加算したレベルとなる。このため、コンパレータ２３２は、ローレベルを示す比較結果をスイッチ回路２３３に送信することとなる。従って、スイッチ回路２３３は、閉じた状態を保つ。また、ベース電流Ｉb２０８Ｄ乃至Ｉb２０８Ｆにおいては、ベース電流Ｉb´２０８を満たすべく帰還抵抗８Ａの方向へＩαが発生し、当該Ｉαと帰還抵抗８Ａの抵抗値との積による負のオフセット電圧が出力端子に発生する。この結果、差動増幅回路７Ａの出力電圧Ｖoutは、基準電圧Ｖrefに負のオフセット電圧を加算したレベルとなる。このため、コンパレータ２３２は、ハイレベルを示す比較結果をスイッチ回路２３３に送信する。従って、スイッチ回路２３３は開く。つまり、スイッチ回路２３１Ｄが閉じ、電流量ＩＤが差動増幅回路７Ａの反転入力端子（−）に供給されたとき、シフトレジスタ２２９にＣＬＫが送信されなくなる。この結果、電流量ＩＤが差動増幅回路７Ａの反転入力端子（−）に供給された状態が保持され、出力端子に発生するオフセット電圧を軽減、又は略ゼロとすることが可能となる。尚、スイッチ回路２３３は、クロックカウンタ２２７からの次の信号を受信するまで開いた状態となる。
【０２０４】
尚、上述によれば、電流量ＩＡからＩＦにつれて大きくなるように設けているため、スイッチ回路２３３は、コンパレータ２３２からのハイレベルを示す比較結果に基づいて開くように設けているが、これに限るものではない。例えば、電流量ＩＡからＩＦにつれて小さくなるように設け、コンパレータ２３２からのローレベルを示す比較結果に基づいてスイッチ回路２３３が開くように設けても良い。
【０２０５】
また、上述によれば、電流量ＩＡ乃至ＩＦをそれぞれ異なる電流量で設けているがこれに限るものではない。例えば、電流量ＩＡ乃至ＩＦを全て同じ電流量ＩＧとしても良い。この場合、例えば、２値化回路２３５を接地ラインのみに接続させ、ラッチ回路２２８にてラッチされる６ビットデータを１１１１１１とさせる。この結果、差動増幅回路７Ａの反転入力端子（−）に供給される電流量は、電流量ＩＧ×６となる。このとき、コンパレータ２３２からの出力がハイレベルを示す比較結果となる場合、スイッチ回路２３３は閉じた状態を保つ。そして、シフトレジスタ２２９は、ＣＬＫ生成回路２２６からのＣＬＫに基づいて、保持する６ビットデータ（１１１１１１）を１ビット分シフトした、０１１１１１をスイッチ回路２３１Ａ乃至２３１Ｆに送信する。この結果、差動増幅回路７Ａの反転入力端子（−）に供給される電流量は、電流量ＩＧ×５となる。このように、複数のスイッチ回路２３１を閉じ、閉じられたスイッチ回路２３１と接続される複数の電流源２３０の電流量Ｇの和を差動増幅回路７Ａの反転入力端子（−）に供給するように設けても良い。
【０２０６】
また、上述によれば、電源電圧の投入を示すパワーオンリセット回路２からのパルスに基づいて、オフセット調整回路２２５は動作を開始しているが、これに限るものではない。例えば、光ディスクに対するレーザー光の照射の開始を指示する信号に基づいて、オフセット調整回路２２５が動作するように設けても良い。この結果、電源電圧の投入時のみならず、所望のタイミングでオフセット調整を行うことが可能となる。
【０２０７】
上述した実施形態によれば、メモリ制御回路４１等の外部からの電流量データに基づくことなく、差動増幅回路７Ａ乃至７Ｄの反転入力端子（−）に供給する電流（ベース電流Ｉb２０８）を可変とすることが可能となる。この結果、メモリ制御回路４１等を設ける必要がなくなり回路構成の複雑化の防止、コストダウン等を図ることが可能となる。
【０２０８】
また、スイッチ回路２３１Ａ乃至２３１Ｆを選択することによって、差動増幅回路７Ａ乃至７Ｄの反転入力端子（−）に供給する電流量を順次増大又は順次減少することが可能となる。また、コンパレータ２３２からのハイレベルを示す比較結果に基づいて、差動増幅回路７Ａ乃至７Ｄの反転入力端子（−）に供給するベース電流Ｉb２０８を、Ｉb´２０８と同じ電流量、又はコンパレータ２３２の出力がハイレベルとなるときのＩb´２０８に最も近似する電流量とすることが可能となる。
【図面の簡単な説明】
【０２０９】
【図１】差動増幅回路を示す回路図である。
【図２】電流設定回路を示す回路図である。
【図３】本発明に係る光ディスク信号処理回路を示すブロック図である。
【図４】レーザー光のスポット光及び４分割光検出器における反射光を示す図である。
【図５】本発明に係る光ディスク信号処理回路とメモリ制御回路の接続を示す図である。
【図６】第１通信回路を示すブロック図である。
【図７】ラッチパルス発生回路を示すブロック図である。
【図８】メモリ制御回路を示すブロック図である。
【図９】アドレスカウンタを示すブロック図である。
【図１０】データ設定回路を示すブロック図である。
【図１１】本発明に係る光ディスク信号処理回路、メモリ制御回路、外部装置の接続を示す図である。
【図１２】メモリ制御回路の動作を示すタイミングチャートである。
【図１３】本発明に係る光ディスク信号処理回路の動作を示すタイミングチャートである。
【図１４】本発明に係る光ディスク信号処理回路のその他の形態を示すブロック図である。
【図１５】図１４に示す電流設定回路を示すブロック図である。
【図１６】従来の差動増幅回路を示す図である。
【図１７】従来の差動増幅回路の詳細図である。
【符号の説明】
【０２１０】
１、２３４  光ディスク信号処理回路
２、４２  パワーオンリセット回路
３    第１通信回路
４    処理回路
５    第２通信回路
６、１０３  フォトダイオード
７、１０１  差動増幅回路
８、１０４  帰還抵抗
９    電流設定回路
１１、５７  電源電圧端子
１２、５８  ＧＮＤ端子
１３  第１入力端子
１４  第２入力端子
１５、２１８、２３１、２３３  スイッチ回路
１６  ヘッダ検出回路
１７  クロックカウンタ
１８  ラッチパルス発生回路
１９、２２９  シフトレジスタ
２０、２２８  ラッチ回路
２１  レジスタ
２２、５１、５２、６４  ＡＮＤ回路
２３  ＯＲ回路
２４、７３、１０２、２１９、２２０  抵抗
３０  外部装置
３１  帰還抵抗設定回路
４１  メモリ制御回路
４３  リングオシレータ
４４  アドレスカウンタ
４５  メモリアレイ
４６  ステートマシン
４７、２２７  クロックカウンタ
４８  センスアンプ
４９  ＥＸＮＯＲ回路
５０  Ｄ−ＦＦ回路
５３、６５、７０、７４、７５、７９、８３  インバータ
５４、７２、７８、８０  Ｐ型ＭＯＳＦＥＴ
５５、７１、７７  Ｎ型ＭＯＳＦＥＴ
５９  第１出力端子
６０  第２出力端子
６１  Ｍｏｄｅ端子
６２  データ設定回路
６３  Ｔ−ＦＦ回路
６６  高電圧検出回路
６７  レベルシフト回路
６８  Ｍｏｄｅ切替回路
６９  内部電圧切替回路
７６、８４  ＮＯＲ回路
８１  メモリセル
８２  ＮＡＮＤ回路
８５  ４分割光検出器
１０７、１０８、１１２、１１３  ｎｐｎ型トランジスタ
１０９、１１０、１１４、１１５  ｐｎｐ型トランジスタ
１１１、１１６、１１７  定電流源
２０７、２０８、２１２、２１３、２２３  ｎｐｎ型トランジスタ
２０９、２１０、２１４、２１５、２２１、２２２  ｐｎｐ型トランジスタ
２１１、２１６、２１７、２２４、２３０  定電流源
２２６  ＣＬＫ生成回路
２３２  コンパレータ
２３５  ２値化回路
２２５、２３６  オフセット調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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