(57)【要約】  【課題】  システムＬＳＩ１３に高速クロックを供給する手段を少ない回路及び回路素子で構成し、回路規模を増大させず、環境に配慮し、低消費電力を達成できる発振回路を提供する。  【解決手段】  共振回路１４またはＬＳＩテスタが外部接続される第１及び第２接続端子９、１０、システムＬＳＩ１３に接続される接続端子１１、第１及び第２接続端子９、１０間に接続された第１転送回路４と第１インバータ２の第１直列接続回路、第１直列接続回路に並列接続された負帰還抵抗３、第１インバータ２の出力端と接続端子１１間に接続された第２転送回路６と第２インバー５の第２直列接続回路、第１接続端子９と接続端子１１間に接続された第３転送回路８と第３インバータ７の第３直列接続回路を備え、第１〜第３転送回路２、５、７は、ゲートに相補ＴＥ信号が供給される相補ＭＯＳトランジスタの並列回路からなり、第１及び第２転送回路２、５に供給される相補ＴＥ信号の極性と第３転送回路７に供給される相補ＴＥ信号の極性とが逆極性になる。  【選択図】  図１
2007074552.tif 000002
【特許請求の範囲】
【請求項１】
選択的に水晶振動子を含む共振回路またはＬＳＩテスタが外部接続される第１及び第２外部回路接続端子と、システムＬＳＩに接続される内部接続端子と、前記第１及び第２外部回路接続端子間に接続された第１トランスミッション回路と第１インバータとの第１直列接続回路と、前記第１直列接続回路に並列接続された負帰還抵抗と、前記第１インバータの出力端と前記内部接続端子間に接続された第２トランスミッション回路と第２インバータとの第２直列接続回路と、前記第１外部回路接続端子と前記内部接続端子間に接続された第３トランスミッション回路と第３インバータとの第３直列接続回路とを備え、前記第１乃至第３トランスミッション回路は、ゲートに制御可能な相補テストイネーブル信号が供給されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの並列回路からなり、前記第１及び第２トランスミッション回路に供給される相補テストイネーブル信号の極性と前記第３トランスミッション回路に供給される相補テストイネーブル信号の極性とは互いに逆極性であることを特徴とする発振回路。
【請求項２】
前記発振回路は、半導体集積回路に搭載されているものであることを特徴とする請求項１に記載の発振回路。
【請求項３】
選択的に水晶振動子を含む共振回路またはＬＳＩテスタが外部接続される第１及び第２外部回路接続端子と、システムＬＳＩに接続される内部接続端子と、前記第１及び第２外部接回路続端子間に接続された第１トランスミッション回路と第１インバータとの第１直列接続回路と、前記第１直列接続回路に並列接続された負帰還抵抗と、前記第１インバータの出力端と前記内部接続端子間に接続された第２トランスミッション回路と第２インバータとの第２直列接続回路と、前記第１インバータの出力端と前記内部接続端子間に接続された第３トランスミッション回路と第３インバータとの第３直列接続回路とを備え、前記第１乃至第３トランスミッション回路は、ゲートに制御可能な相補テストイネーブル信号が供給されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの並列回路からなり、前記第１及び第２トランスミッション回路に供給される相補テストイネーブル信号の極性と前記第３トランスミッション回路に供給される相補テストイネーブル信号の極性とは互いに逆極性であることを特徴とする発振回路。
【請求項４】
前記発振回路は、半導体集積回路に搭載されているものであることを特徴とする請求項３に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に係り、特に、半導体集積回路に搭載され、外部接続端子に選択的にＬＳＩテスタを外部接続した際に、ＬＳＩテスタから得られる高速動作クロックによりシステムＬＳＩを駆動させ、システムＬＳＩの高速動作テストを行うことが可能な発振回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路によって構成されるシステムＬＳＩにおいては、その動作クロックが高速化されるに伴い、ＬＳＩテスタを用いたシステムＬＳＩの高速動作テストが要求されるようになってきた。このようなシステムＬＳＩの高速動作テストに使用される動作クロックは、システムＬＳＩの内部に搭載されている発振回路によって形成されるもので、その発振回路は外部回路接続端子を備えるとともにインバータ回路と負帰還抵抗とを備えており、発振回路の使用時に、外部回路接続端子に水晶振動子を含む共振回路を外部接続すると、発振回路は、この共振回路の共振周波数に依存した発振周波数のクロックを発生し、このクロックがシステムＬＳＩに供給される。
【０００３】
このような発振回路は、クロックを安定した状態で発生させることが可能な周波数範囲として数ＭＨｚから数１０ＭＨｚ程度までであり、さらに、その上の数１００ＭＨｚの周波数の高速クロックを安定した状態で発生させるためには、システムＬＳＩに位相同期回路（ＰＬＬ）を内蔵させ、この発振回路によって形成した数ＭＨｚから数１０ＭＨｚ程度の周波数のクロックを位相同期回路に入力させ、位相同期回路において入力周波数の整数倍の周波数の高速クロックを形成させることによって実現している。
【０００４】
また、この発振回路の外部回路接続端子にＬＳＩテスタを外部接続したときには、そのＬＳＩテスタの保持性能上、ＬＳＩテスタから出力された数１００ＭＨｚの高速クロックをシステムＬＳＩの内部に直接入力することができるため、このような高速クロックを用いてシステムＬＳＩの高速動作テストを行うことが可能になる。この場合、ＬＳＩテスタから出力された数１００ＭＨｚの高速クロックをシステムＬＳＩに入力しようとしても、システムＬＳＩに搭載されている発振回路は、ＬＳＩテスタから出力された高速クロックに対する適応性が低いため、システムＬＳＩを高速クロックで駆動することができず、システムＬＳＩに安定した数１００ＭＨｚの高速クロックを供給することができない。
【０００５】
このため、この種の発振回路においては、システムＬＳＩに安定した数１００ＭＨｚの高速クロックを供給することができるような駆動手段を別途設けることが考えられており、その一つの例として特開平６−８５５３５号に開示された発振回路がある。
【０００６】
ここで、図５は、前記特開平６−８５５３５号に開示の発振回路であって、その要部構成を示す回路図である。
【０００７】
図５に示すように、この発振回路は、外部回路接続端子５０、５１と、出力端子５２と、第１インバータ５３と、負帰還抵抗５４と、第２インバータ５５と、テストイネーブル端子５６と、第３インバータ５７と、ＮＡＮＤ回路５８と、ＮＯＲ回路５９と、ＰＭＯＳトランジスタ６０と、ＮＭＯＳトランジスタ６１とからなり、第３インバータ５７と、ＮＡＮＤ回路５８と、ＮＯＲ回路５９と、ＰＭＯＳトランジスタ６０と、ＮＭＯＳトランジスタ６１とからなる回路部分は、トライステート（３状態）バッファ回路６２を構成している。また、外部回路接続端子５０、５１には、選択的に、水晶振動子６３と２つの分路コンデンサ６４、６５からなる共振回路６６またはＬＳＩテスタ（図５に図示なし）が外部接続される。
【０００８】
この発振回路の動作は、次の通りである。
【０００９】
発振回路の通常動作時には、外部回路接続端子５０、５１に共振回路６６が外部接続され、テストイネーブル端子５６にローレベル（Ｌ）のイネーブル（ＥＮ）信号が入力される。このとき、トライステートバッファ回路６２は、ローレベルのイネーブル信号の供給によって、動作停止状態になり、第１インバータ５３と負帰還抵抗５４と共振回路６６とからなる回路部分は、共振回路６６の共振周波数に対応した周波数のクロックを発生する発振回路になり、この発振回路から発生したクロックは、第２インバータ５５を通して極性反転された状態でシステムＬＳＩ内に供給される。
【００１０】
一方、発振回路の高速動作テスト時には、外部回路接続端子５０、５１にＬＳＩテスタが外部接続され、テストイネーブル端子５６にハイレベル（Ｈ）のイネーブル（ＥＮ）信号が入力される。このとき、ＬＳＩテスタは、数１００ＭＨｚの周波数の高速クロックを発生し、トライステートバッファ回路６２は、ハイレベルのイネーブル信号の供給によって、動作状態になるので、ＬＳＩテスタから出力された高速クロックは、第１インバータ５３と第２インバータ５５を通りシステムＬＳＩ内に供給されるものと、動作中のトライステートバッファ回路６２の駆動によってシステムＬＳＩ内に供給されるものとがあり、その中のトライステートバッファ回路６２の駆動によるものが優勢であるため、高速クロックが比較的高いレベルでシステムＬＳＩ内に供給され、システムＬＳＩの高速動作テストを行うことが可能となる。
【特許文献１】特開平６−８５５３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記特開平６−８５５３５号に開示の発振回路は、トライステートバッファ回路６２からなる高速クロック駆動能力増強手段を設けたことにより、高レベルの高速クロックをシステムＬＳＩ内に供給し、システムＬＳＩの高速動作テストを有効に行えるものであるが、高速クロック駆動能力増強手段として、トライステートバッファ回路６２、特に、第３インバータ５７とＮＡＮＤ回路５８とＮＯＲ回路５９とＰＭＯＳトランジスタ６０とＮＭＯＳトランジスタ６１とからなるトライステートバッファ回路６２を設けたものであるため、トライステートバッファ回路６２を構成するのに必要な複数の回路や回路素子が必要となり、その分、発振回路の回路規模が増大するだけでなく、発振回路の消費電力も増加することになる。
【００１２】
また、前記特開平６−８５５３５号に開示の発振回路は、ＬＳＩテスタを外部接続したシステムＬＳＩの高速動作テスト時に、ＬＳＩテスタから出力された高速クロックをシステムＬＳＩ内に供給する際の経路として、第１インバータ５３及び第２インバータ５５を通してシステムＬＳＩ内に供給する経路と、動作中のトライステートバッファ回路６２の駆動によってシステムＬＳＩ内に供給する経路とが並列的に形成され、それらの経路を高速クロックが伝送するとき、それぞれの経路内にある回路構成が異なっているため、それらの経路を通った高速クロックがシステムＬＳＩ内に供給される際に、高速クロックの位相が異なってくる場合が生じ、そのときには安定した高速クロックをシステムＬＳＩ内に供給することができなくなり、常時、ＬＳＩテスタによる高速動作テストができるとは限らないものである。
【００１３】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、システムＬＳＩ内に高速クロックを供給する高速クロック駆動能力増強手段を少ない回路及び回路素子により構成し、回路規模を増大させず、環境に配慮し、消費電力を達成できる発振回路を提供することにある。
【課題を解決するための手段】
【００１４】
前記目的を達成するために、本発明による発振回路は、選択的に水晶振動子を含む共振回路またはＬＳＩテスタが外部接続される第１及び第２外部回路接続端子と、システムＬＳＩに接続される内部接続端子と、第１及び第２外部回路接続端子間に接続された第１トランスミッション回路と第１インバータとの第１直列接続回路と、この第１直列接続回路に並列接続された負帰還抵抗と、第１インバータの出力端と内部接続端子間に接続された第２トランスミッション回路と第２インバータとの第２直列接続回路と、第１外部回路接続端子と内部接続端子間に接続された第３トランスミッション回路と第３インバータとの第３直列接続回路とを備え、第１乃至第３トランスミッション回路は、ゲートに制御可能な相補テストネーブル信号が供給されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの並列回路からなり、第１及び第２トランスミッション回路に供給される相補テストイネーブル信号の極性と第３トランスミッション回路に供給される相補テストイネーブル信号の極性とは互いに逆極性である第１の手段を具備する。
【００１５】
また、前記目的を達成するために、本発明による発振回路は、選択的に水晶振動子を含む共振回路またはＬＳＩテスタが外部接続される第１及び第２外部回路接続端子と、システムＬＳＩに接続される内部接続端子と、第１及び第２外部接回路続端子間に接続された第１トランスミッション回路と第１インバータとの第１直列接続回路と、この第１直列接続回路に並列接続された負帰還抵抗と、第１インバータ回路の出力端と内部接続端子間に接続された第２トランスミッション回路と第２インバータとの第２直列接続回路と、第１インバータの出力端と内部接続端子間に接続された第３トランスミッション回路と第３インバータとの第３直列接続回路とを備え、第１乃至第３トランスミッション回路は、ゲートに制御可能な相補テストイネーブル信号が供給されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの並列回路からなり、第１及び第２トランスミッション回路に供給される相補テストイネーブル信号の極性と第３トランスミッション回路に供給される相補テストイネーブル信号の極性とは互いに逆極性である第２の手段を具備する。
【発明の効果】
【００１６】
以上、説明したように、本発明の発振回路によれば、システムＬＳＩ内に高速クロックを供給する高速クロック駆動能力増強手段を用いるとともに、高速クロック駆動能力増強手段を、使用する論理回路等の回路やその回路を構成するトランジスタ等の回路素子の数が少ない構成にしたので、ＬＳＩテスタを用いた高速動作テスト時に、ＬＳＩテスタより供給された高速クロックを、高レベルの安定した状態でシステムＬＳＩ内に供給して常時高速動作テストを行うことが可能になるとともに、発振回路の回路規模を増大させることがなく、環境に配慮し、発振回路の低消費電力化を達成することができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照して説明する。
【００１８】
図１及び図２は、本発明による発振回路の第１の実施の形態に係るもので、その要部構成を示す回路図であり、図１は外部回路接続端子間に共振回路が外部接続されたときの状態、図２は外部回路接続端子間にＬＳＩテスタが外部接続されたときの状態を示すものである。
【００１９】
図１及び図２において、発振回路１は、第１インバータ２と、負帰還抵抗３と、第１トランスミッション回路４と、第２インバータ５と、第２トランスミッション回路６と、第３インバータ７と、第３トランスミッション回路８と、第１外部回路接続端子９と、第２外部回路接続端子１０と、出力端子１１と、相補テストエネーブル信号発生回路１２とからなっており、全体が出力端子１１に接続されるシステムＬＳＩ１３とともに集積回路化されている。また、この発振回路１に外部接続される回路として、共振回路１４が第１及び第２外部回路接続端子９、１０に選択的に外部接続され（図１）、ＬＳＩテスタ１５が第１及び第２外部回路接続端子９、１０に選択的に外部接続される。
【００２０】
この場合、第１トランスミッション回路４は、並列接続されたＰＭＯＳトランジスタ４（１）とＮＭＯＳトランジスタ４（２）からなり、第２トランスミッション回路６は、並列接続されたＰＭＯＳトランジスタ６（１）とＮＭＯＳトランジスタ６（２）からなり、第３トランスミッション回路８は、並列接続されたＰＭＯＳトランジスタ８（１）とＭＯＳトランジスタ８（２）からなる。相補テストエネーブル信号発生回路１２は、テストエネーブル信号入力端子１２（１）と第４インバータ１２（２）と同相テストエネーブル信号出力端子１２（３）と反転テストエネーブル信号出力端子１２（４）とからなっている。また、共振回路１４は、水晶振動子１４（１）と第１分路コンデンサ１４（２）と第２分路コンデンサ１４（３）とからなっている。
【００２１】
そして、第１インバータ２と第１トランスミッション回路４は、直列接続されて第１直列接続回路を構成し、この第１直列接続回路に並列に負帰還抵抗３が接続され、第１直列接続回路の一端（入力端）が第１外部回路接続端子９に、第１直列接続回路の他端（出力端）が第２外部回路接続端子１０にそれぞれ接続される。第２インバータ５と第２トランスミッション回路６は、直列接続されて第２直列接続回路を構成し、第２直列接続回路の一端（入力端）が第２外部回路接続端子１０に、第２直列接続回路の他端（出力端）が出力端子１１にそれぞれ接続される。第３インバータ７と第３トランスミッション回路８は、直列接続されて第３直列接続回路を構成し、第３直列接続回路の一端（入力端）が第１外部回路接続端子９に、第３直列接続回路の他端（出力端）が出力端子１１にそれぞれ接続される。また、相補テストエネーブル信号発生回路１２において、テストエネーブル信号入力端子１２（１）は、直接同相テストエネーブル信号出力端子１２（３）に接続されるとともに、第４インバータ１２（２）を通して反転テストエネーブル信号出力端子１２（４）に接続される。
【００２２】
さらに、図１及び図２には図示されていないが、ＰＭＯＳトランジスタ４（１）、６（１）及びＮＭＯＳトランジスタ８（２）の各ゲートは、テストエネーブル信号入力端子１２（１）に接続され、ＮＭＯＳトランジスタ４（２）、６（２）及びＰＭＯＳトランジスタ８（１）の各ゲートは、反転テストエネーブル信号出力端子１２（４）に接続される。なお、共振回路１４は、水晶振動子１４（１）の一端が第１外部回路接続端子９に接続されるとともに第１分路コンデンサ１４（２）を通して接地接続され、水晶振動子１４（１）の他端が第２外部回路接続端子１０に接続されるとともに第２分路コンデンサ１４（３）を通して接地接続される。
【００２３】
前記構成を備えた第１の実施の形態による発振回路は、次のように動作する。
【００２４】
この発振回路の通常動作時には、図１に図示されるように、第１外部回路接続端子９と第２外部回路接続端子１０間に共振回路１４が接続され、相補テストエネーブル信号発生回路１２のテストエネーブル信号入力端子１２（１）にハイレベル（Ｈ）のテストイネーブル（ＴＥ）信号が供給される。この通常動作時においては、同相テストエネーブル信号出力端子１２（３）から出力されたハイレベルのテストイネーブル信号が第１及び第２トランスミッション回路４、６のＰＭＯＳトランジスタ４（１）、６（１）と第３トランスミッション回路８のＮＭＯＳトランジスタ８（２）にそれぞれ供給され、また、反転テストエネーブル信号出力端子１２（４）から出力されたローレベル（Ｌ）の反転テストイネーブル（ＴＥＮ）信号が第１及び第２トランスミッション回路４、６のＮＭＯＳトランジスタ４（２）、６（２）と第３トランスミッション回路８のＰＭＯＳトランジスタ８（１）にそれぞれ供給され、それによって第１及び第２トランスミッション回路４、６がオン状態になり、第３トランスミッション回路８がオフ状態になる。
【００２５】
そして、オン状態にある第１トランスミッション回路４と第１インバータ２とからなる第１直列接続回路は、その帰還路に負帰還抵抗３と共振回路１４が接続されるので、共振回路１４の共振周波数に依存した周波数で発振し、通常速度のクロックを発生する。この通常速度のクロックは、オン状態にある第２トランスミッション回路６を通して第２インバータ５に入力され、第２インバータ５において反転出力されたクロックは、出力端子１１を通してシステムＬＳＩ１３に供給される。このとき、第１トランスミッション回路４と第１インバータ２からなる第１直列接続回路で発生した通常速度のクロックが第３トランスミッション回路８と第３インバータ７からなる第３直列接続回路に供給されても、この時点に第３トランスミッション回路８がオフ状態になっているので、通常速度のクロックが第３直列接続回路から出力端子１１を通してシステムＬＳＩ１３に供給されることがなく、これによりシステムＬＳＩ１３には安定した状態で通常速度のクロックを供給することができる。
【００２６】
また、この発振回路のＬＳＩテスタ１５による高速動作テスト時には、図２に図示されるように、第１外部回路接続端子９と第２外部回路接続端子１０間にＬＳＩテスタ１５が接続され、相補テストエネーブル信号発生回路１２のテストエネーブル信号入力端子１２（１）にローレベル（Ｌ）のテストイネーブル（ＴＥＮ）信号が供給される。この高速動作テスト時においては、同相テストエネーブル信号出力端子１２（３）から出力されたローレベルのテストイネーブル信号が第１及び第２トランスミッション回路４、６のＰＭＯＳトランジスタ４（１）、６（１）と第３トランスミッション回路８のＮＭＯＳトランジスタ８（２）にそれぞれ供給され、また、反転テストエネーブル信号出力端子１２（４）から出力されたハイレベル（Ｈ）の反転テストイネーブル（ＴＥＮ）信号が第１及び第２トランスミッション回路４、６のＮＭＯＳトランジスタ４（２）、６（２）と第３トランスミッション回路８のＰＭＯＳトランジスタ８（１）にそれぞれ供給され、それによって第１及び第２トランスミッション回路４、６がオフ状態になり、第３トランスミッション回路８がオン状態になる。
【００２７】
この高速動作テスト時に第１外部回路接続端子９と第２外部回路接続端子１０間に外部接続されたＬＳＩテスタ１５は、高速クロックを発生し、第１及び第２外部回路接続端子９、１０を通して高速クロックが発振回路１に供給される。このとき、第３トランスミッション回路８と第３インバータ７からなる第３直列接続回路は、第３トランスミッション回路８がオン状態になっているので、第１外部回路接続端子９から第３直列接続回路に供給された高速クロックは、第３インバータ７において反転された後、出力端子１１を通してシステムＬＳＩ１３に供給される。一方、第１トランスミッション回路４と第１インバータ２からなる第１直列接続回路は、第１トランスミッション回路４がオフ状態になっており、また、第２トランスミッション回路６と第２インバータ５からなる第２直列接続回路も、第２トランスミッション回路６がオフ状態になっているので、高速クロックが第１直列接続回路及び第２直列接続回路に供給されたとしても、第１トランスミッション回路４及び第２トランスミッション回路６でそれぞれ遮断され、高速クロックが第２直列接続回路から出力端子１１を通してシステムＬＳＩ１３に供給されることがなく、これによりシステムＬＳＩ１３には安定した状態で高レベルの高速クロックを供給することができる。
【００２８】
次に、図３及び図４は、本発明による発振回路の第２の実施の形態に係るもので、その要部構成を示す回路図であり、図３は外部回路接続端子間に共振回路が外部接続されたときの状態、図４は外部回路接続端子間にＬＳＩテスタが外部接続されたときの状態を示すものである。
【００２９】
図３及び図４に図示された第２の実施の形態による発振回路１（以下、これを前者回路という）と、図１及び図２に図示された第１の実施の形態による発振回路１（以下、これを後者回路という）との構成の違いは、第３トランスミッション回路８と第３インバータ７からなる第３直列接続回路の接続箇所が異なっている点にあるもので、後者回路は、第３トランスミッション回路８と第３インバータ７からなる第３直列接続回路が第１トランスミッション回路４と第１インバータ２からなる第１直列接続回路及び第２トランスミッション回路６と第２インバータ５からなる第２直列接続回路を橋絡するように、すなわち、第３直列接続回路が、第１直列接続回路と第２直列接続回路との直列接続回路に並列接続されるように形成されているのに対し、前者回路は、第３直列接続回路が第２直列接続回路だけを橋絡するように、すなわち、第３直列接続回路が、第２直列接続回路に並列接続されるように形成されている点だけであって、それ以外の構成については前者回路と後者回路との間に違いはない。
【００３０】
このため、図３及び図４に図示された構成要素については、図１及び図２に図示された同じ構成要素に対して同じ符号を付け、第２の実施の形態による発振回路１の構成については、これ以上の説明は省略する。
【００３１】
前記構成を備えた第２の実施の形態による発振回路１（前者回路）の動作は、基本的に既に説明した第１の実施の形態による発振回路１（後者回路）の動作と同じであるが、前者回路と後者回路とは、その回路構成が若干異なっており、それによって部分的に動作が異なっているところもあるので、ここでは説明が重複するとしても、前者回路の動作について詳細に説明する。
【００３２】
この発振回路の通常動作時には、図３に図示されるように、第１外部回路接続端子９と第２外部回路接続端子１０間に共振回路１４が接続され、相補テストエネーブル信号発生回路１２のテストエネーブル信号入力端子１２（１）にハイレベル（Ｈ）のテストイネーブル（ＴＥ）信号が供給される。そして、この通常動作時においては、同相テストエネーブル信号出力端子１２（３）から出力されたハイレベルのテストイネーブル信号が第１及び第２トランスミッション回路４、６のＰＭＯＳトランジスタ４（１）、６（１）と第３トランスミッション回路８のＮＭＯＳトランジスタ８（２）にそれぞれ供給され、また、反転テストエネーブル信号出力端子１２（４）から出力されたローレベル（Ｌ）の反転テストイネーブル（ＴＥＮ）信号が第１及び第２トランスミッション回路４、６のＮＭＯＳトランジスタ４（２）、６（２）と第３トランスミッション回路８のＰＭＯＳトランジスタ８（１）にそれぞれ供給され、それによって第１及び第２トランスミッション回路４、６がオン状態になり、第３トランスミッション回路８がオフ状態になる。
【００３３】
そして、オン状態にある第１トランスミッション回路４と第１インバータ２とからなる第１直列接続回路は、その帰還路に負帰還抵抗３と共振回路１４が接続されるので、共振回路１４の共振周波数に依存した周波数で発振し、通常速度のクロックを発生する。この通常速度のクロックは、オン状態にある第２トランスミッション回路６を通して第２インバータ５に入力され、第２インバータ５において反転出力されたクロックは、出力端子１１を通してシステムＬＳＩ１３に供給される。このとき、第１トランスミッション回路４と第１インバータ２からなる第１直列接続回路で発生した通常速度のクロックが第３トランスミッション回路８と第３インバータ７からなる第３直列接続回路に供給されても、この時点に第３トランスミッション回路８がオフ状態になっているので、通常速度のクロックが第３直列接続回路から出力端子１１を通してシステムＬＳＩ１３に供給されることがなく、これによりシステムＬＳＩ１３には安定した状態で通常速度のクロックを供給することができる。
【００３４】
また、この発振回路のＬＳＩテスタ１５による高速動作テスト時には、図４に図示されるように、第１外部回路接続端子９と第２外部回路接続端子１０間にＬＳＩテスタ１５が接続され、相補テストエネーブル信号発生回路１２のテストエネーブル信号入力端子１２（１）にローレベル（Ｌ）のテストイネーブル（ＴＥＮ）信号が供給される。この高速動作テスト時においては、同相テストエネーブル信号出力端子１２（３）から出力されたローレベルのテストイネーブル信号が第１及び第２トランスミッション回路４、６のＰＭＯＳトランジスタ４（１）、６（１）と第３トランスミッション回路８のＮＭＯＳトランジスタ８（２）にそれぞれ供給され、また、反転テストエネーブル信号出力端子１２（４）から出力されたハイレベル（Ｈ）の反転テストイネーブル（ＴＥＮ）信号が第１及び第２トランスミッション回路４、６のＮＭＯＳトランジスタ４（２）、６（２）と第３トランスミッション回路８のＰＭＯＳトランジスタ８（１）にそれぞれ供給され、それによって第１及び第２トランスミッション回路４、６がオフ状態になり、第３トランスミッション回路８がオン状態になる。
【００３５】
この高速動作テスト時に第１外部回路接続端子９と第２外部回路接続端子１０間に外部接続されたＬＳＩテスタ１５は、高速クロックを発生し、第１及び第２外部回路接続端子９、１０を通して高速クロックが発振回路１に供給される。このとき、第３トランスミッション回路８と第３インバータ７からなる第３直列接続回路は、第３トランスミッション回路８がオン状態になっているので、第２外部回路接続端子１０を通して第３直列接続回路に供給された高速クロックは、第３インバータ７において反転された後、出力端子１１を通してシステムＬＳＩ１３に供給される。一方、第１トランスミッション回路４と第１インバータ２からなる第１直列接続回路は、第１トランスミッション回路４がオフ状態になっており、また、第２トランスミッション回路６と第２インバータ５からなる第２直列接続回路も、第２トランスミッション回路６がオフ状態になっているので、高速クロックが第１直列接続回路及び第２直列接続回路に供給されたとしても、第１トランスミッション回路４及び第２トランスミッション回路６でそれぞれ遮断され、高速クロックが第２直列接続回路から出力端子１１を通してシステムＬＳＩ１３に供給されることがなく、これによりシステムＬＳＩ１３には安定した状態で高レベルの高速クロックを供給することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明による発振回路の第１の実施の形態に係るもので、その要部構成を示す回路図であり、外部回路接続端子間に共振回路が外部接続されたときの状態を示すものである。
【図２】本発明による発振回路の第１の実施の形態に係るもので、その要部構成を示す回路図であり、外部回路接続端子間にＬＳＩテスタ外部接続されたときの状態を示すものである。
【図３】本発明による発振回路の第２の実施の形態に係るもので、その要部構成を示す回路図であり、外部回路接続端子間に共振回路が外部接続されたときの状態を示すものである。
【図４】本発明による発振回路の第２の実施の形態に係るもので、その要部構成を示す回路図であり、外部回路接続端子間にＬＳＩテスタ外部接続されたときの状態を示すものである。
【図５】既知の発振回路であって、その要部構成を示す回路図である。
【符号の説明】
【００３７】
１  発振回路
２  第１インバータ
３  負帰還抵抗
４  第１トランスミッション回路
４（１）、６（１）、８（１）  ＰＭＯＳトランジスタ
４（２）、６（２）、８（２）  ＮＭＯＳトランジスタ
５  第２インバータ
６  第２トランスミッション回路
７  第３インバータ
８  第３トランスミッション回路
９  第１外部回路接続端子
１０  第２外部回路接続端子
１１  出力端子
１２  相補テストエネーブル信号発生回路
１２（１）  テストエネーブル信号入力端子
１２（２）  第４インバータ
１２（３）  同相テストエネーブル信号出力端子
１２（４）  反転テストエネーブル信号出力端子を通して接地接続され、水晶振動子１４（１）の他端が第２外部回路接続端子１０に接続されるとともに第２分路コンデンサ１４（３）
１３  システムＬＳＩ
１４  共振回路
１４（１）  水晶振動子
１４（２）  第１分路コンデンサ
１４（３）  第２分路コンデンサ
１５  ＬＳＩテスタ
【図１】
2007074552.tif 000003
【図２】
2007074552.tif 000004
【図３】
2007074552.tif 000005
【図４】
2007074552.tif 000006
【図５】
2007074552.tif 000007