(57)【要約】      （修正有）【課題】微細化及び積層化が可能な不揮発性半導体記憶装置を提供する。【解決手段】ＮＡＮＤ型フラシュメモリは、複数の第１のメモリセルに含まれる複数の第１のゲート電極が絶縁層を介して積層された第１の積層体と、複数の第２のメモリセルに含まれる複数の第２のゲート電極が絶縁層を介して積層された第２の積層体と、第１及び第２の積層体の側面上にそれぞれ設けられ、かつ電荷蓄積層１４を内部に含む第１及び第２のゲート絶縁膜１６と、第１のゲート絶縁膜の側面上に設けられた第１のピラーと、第２のゲート絶縁膜の側面上に設けられかつ第１のピラーに電気的に接続された第２のピラーとを含む第１の半導体層１２と、第１のメモリセルに直列に接続され、かつ第１のピラー上に設けられた第１の選択トランジスタＳＳＴと、第２のメモリセルに直列に接続され、かつ第２のピラー上に設けられた第２の選択トランジスタＳＤＴとを具備する。【選択図】      図３
2007317874.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１のメモリセルに含まれる複数の第１のゲート電極が絶縁層を介して積層された第１の積層体と、
前記第１の積層体に離間して配置され、かつ複数の第２のメモリセルに含まれる複数の第２のゲート電極が絶縁層を介して積層された第２の積層体と、
前記第１及び第２の積層体の側面上にそれぞれ設けられ、かつ電荷蓄積層を内部に含む第１及び第２のゲート絶縁膜と、
前記第１のゲート絶縁膜の側面上に設けられた第１のピラーと、前記第２のゲート絶縁膜の側面上に設けられかつ前記第１のピラーに電気的に接続された第２のピラーとを含み、かつ前記第１及び第２のメモリセルの活性領域としての第１の半導体層と、
前記第１のメモリセルに直列に接続され、かつ前記第１のピラー上に設けられた第１の選択トランジスタと、
前記第２のメモリセルに直列に接続され、かつ前記第２のピラー上に設けられた第２の選択トランジスタと
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の選択トランジスタは、前記第１のピラー上に設けられかつチャネル領域としての第２の半導体層と、この第２の半導体層上に設けられた第１の拡散層とを含み、
前記第２の選択トランジスタは、前記第２のピラー上に設けられかつチャネル領域としての第３の半導体層と、この第３の半導体層上に設けられた第２の拡散層とを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の積層体は、前記第１のゲート電極上に絶縁層を介して設けられかつ前記第１の選択トランジスタに含まれる第３のゲート電極を含み、
前記第２の積層体は、前記第１のゲート電極上に絶縁層を介して設けられかつ前記第２の選択トランジスタに含まれる第４のゲート電極を含み、
前記第１の選択トランジスタは、前記第２の半導体層と前記第３のゲート電極との間に設けられた第３のゲート絶縁膜を含み、
前記第２の選択トランジスタは、前記第３の半導体層と前記第４のゲート電極との間に設けられた第４のゲート絶縁膜を含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のピラーと前記第２のピラーとの間に設けられた第１の絶縁層と、
前記第１の絶縁層内に設けられた導電層とをさらに具備することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第１及び第２の積層体と前記第１の半導体層とは、半導体基板上に設けられ、
前記第１の半導体層は、単結晶層であることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、特に電荷蓄積層とゲート電極とを積層した不揮発性メモリセルを用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体メモリとしては例えばデータの書き込み及び消去を電気的に行う、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。さらに、ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのメモリセルは、電荷蓄積を目的とする層を有し、この電荷蓄積層の電荷量に応じて異なる閾値電圧をデータとして記憶する。
【０００３】
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース／ドレイン拡散層を共有して直列接続されてＮＡＮＤセルユニットを構成する。このようなセルアレイ構成を採用することにより、単位セル面積が小さくでき、したがって大容量化が可能となる。
【０００４】
ところで、通常、メモリセルは単層で形成されている。したがって、単位面積あたりの記録密度を向上させるためには、更なる微細化を進めるか、或いは多値記憶を行なう必要がある。しかし、製造装置に依存する微細化には限界がある。また、多値記憶による記録密度の向上もデータの信頼性の点から限界がある。
【０００５】
また、この種の関連技術としてＥＥＰＲＯＭに関する技術が開示されており、具体的には、垂直方向に延在する１つの柱状半導体層にメモリセルが設けられ、このメモリセルの上下に選択トランジスタが設けられた構成が開示されている（特許文献１参照）。
【特許文献１】特開２００５−８５９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、微細化が可能で、かつ積層化が可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一視点に係る不揮発性半導体記憶装置は、複数の第１のメモリセルに含まれる複数の第１のゲート電極が絶縁層を介して積層された第１の積層体と、前記第１の積層体に離間して配置され、かつ複数の第２のメモリセルに含まれる複数の第２のゲート電極が絶縁層を介して積層された第２の積層体と、前記第１及び第２の積層体の側面上にそれぞれ設けられ、かつ電荷蓄積層を内部に含む第１及び第２のゲート絶縁膜と、前記第１のゲート絶縁膜の側面上に設けられた第１のピラーと、前記第２のゲート絶縁膜の側面上に設けられかつ前記第１のピラーに電気的に接続された第２のピラーとを含み、かつ前記第１及び第２のメモリセルの活性領域としての第１の半導体層と、前記第１のメモリセルに直列に接続され、かつ前記第１のピラー上に設けられた第１の選択トランジスタと、前記第２のメモリセルに直列に接続され、かつ前記第２のピラー上に設けられた第２の選択トランジスタとを具備する。
【発明の効果】
【０００８】
本発明によれば、微細化が可能で、かつ積層化が可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの回路図である。データ消去単位である１個のユニットは、直列に接続された複数のメモリセルＭＣ、典型的には８個のメモリセルＭＣと、その一端（ソース側）に直列に接続された選択トランジスタＳＳＴと、他端（ドレイン側）に直列に接続された選択トランジスタＳＤＴとにより構成されている。
【００１１】
メモリセルＭＣとしてのメモリセルトランジスタの制御ゲート端子には、ワード線ＷＬが接続されている。ソース側の選択トランジスタＳＳＴのゲート端子には、選択ゲート線ＳＧＳＬが接続されている。選択トランジスタＳＳＴのソース端子には、ソース線ＳＬが接続されている。ドレイン側の選択トランジスタＳＤＴのゲート端子には、選択ゲート線ＳＧＤＬが接続されている。選択トランジスタＳＤＴのドレイン端子には、ビット線ＢＬが接続されている。
【００１２】
選択ゲート線ＳＧＳＬ，ＳＧＤＬは、選択トランジスタＳＳＴ，ＳＤＴのオン／オフを制御するために設けられている。選択トランジスタＳＳＴ，ＳＤＴは、データ書き込み及びデータ読み出し等の際に、ユニット内のメモリセルＭＣに所定の電位を供給するためのゲートとして機能する。
【００１３】
このユニットがロウ方向（ワード線の延在方向）に複数個配列されてブロックが構成されている。１個のブロックのうち同じワード線に接続された複数のメモリセルは１ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が行われる。
【００１４】
複数のブロックは、カラム方向（ビット線の延在方向）に複数個配列される。また、複数のブロックは、順番に折り返されるように配列される。すなわち、任意のブロックと、この任意のブロックの一方に隣接するブロックとは、ドレイン側の選択トランジスタＳＤＴが向き合うように配置されている。上記任意のブロックとこの任意のブロックの他方に隣接するブロックとは、ソース側の選択トランジスタＳＳＴが向き合うように配置されている。
【００１５】
次に、図１に示したＮＡＮＤ型フラッシュメモリの構造について説明する。図２は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。図３は、図２に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。
【００１６】
本実施形態のＮＡＮＤ型フラッシュメモリは、ＳＯＩ（Silicon On Insulator）構造を有するＮＡＮＤ型フラッシュメモリである。また、本実施形態のメモリセル及び選択トランジスタとしては、縦型メモリセルトランジスタ及び縦型選択トランジスタを用いている。なお、縦型のトランジスタとは、チャネルが縦方向に形成されるトランジスタである。
【００１７】
そして、複数の縦型メモリセルトランジスタを上方向（縦方向）に複数積み重ね、最上段に縦型選択トランジスタＳＳＴを配置する。これを第１の積層体とすると、この第１の積層体に離間して、複数の縦型メモリセルトランジスタと最上段に配置された縦型選択トランジスタＳＤＴとから構成される第２の積層体を配置する。さらに、第１の積層体の最下段のメモリセルトランジスタと、第２の積層体の最下段のメモリセルトランジスタとを直列に接続している。以下に、構造の詳細について説明する。
【００１８】
図２及び図３に示すように、支持層としての絶縁層１１上（本実施形態では、後述するゲート絶縁膜１６上）には、ピラー状のＮ−型半導体層１２−１が設けられている。また、絶縁層１１上には、Ｎ−型半導体層１２−１からＸ方向に離間して、ピラー状のＮ−型半導体層１２−２が設けられている。
【００１９】
そして、Ｎ−型半導体層１２−１とＮ−型半導体層１２−２とが下部で電気的に接続されて、一体のＮ−型半導体層１２が形成されている。すなわち、Ｎ−型半導体層１２は、Ｘ方向の断面形状がＵ字型になっている。なお、Ｎ−型半導体層１２−１，１２−２は、低濃度のＮ−型不純物が導入された半導体層により構成される。Ｎ−型半導体層１２−１とＮ−型半導体層１２−２との間に形成された空間は、絶縁層２３で満たされている。
【００２０】
Ｎ−型半導体層１２−１とＮ−型半導体層１２−２との側面上には、ゲート絶縁膜１６が設けられている。本実施形態では、ゲート絶縁膜１６は、Ｕ字形のＮ−型半導体層１２を外側から覆うように、Ｎ−型半導体層１２−１とＮ−型半導体層１２−２とに共通して設けられている。
【００２１】
ゲート絶縁膜１６は、電荷を捕捉して蓄積する電荷蓄積手段を有する積層構造である。積層構造のゲート絶縁膜１６は、Ｎ−型半導体層１２−１側から順に、第１の絶縁膜１３、電荷蓄積層１４、第２の絶縁膜１５を有している。
【００２２】
第１の絶縁膜１３は、電荷蓄積層１４にＮ−型半導体層１２−１から電荷を蓄積する際または電荷蓄積層１４に蓄積された電荷がＮ−型半導体層１２−１へ拡散する際に電位障壁となる。第１の絶縁膜１３としては、例えばシリコン酸化膜が用いられる。シリコン酸化膜は、シリコン窒化膜等よりも絶縁性に優れ、電荷の拡散を防止する機能が好適である。第１の絶縁膜１３の膜厚は、４ｎｍ程度である。
【００２３】
電荷蓄積層１４は、主に電荷蓄積手段を担い、電荷（電子）を捕捉し蓄積する。電荷蓄積層１４としては、例えばシリコン窒化膜が用いられる。電荷蓄積層１４の膜厚は、８ｎｍ程度である。
【００２４】
第２の絶縁膜１５は、電荷蓄積層１４とゲート電極との間に配置され、電荷蓄積層１４に蓄積された電荷のゲート電極への拡散を防止する。第２の絶縁膜１５としては、例えばシリコン酸化膜が用いられる。第２の絶縁膜１５の膜厚は、４ｎｍ程度である。
【００２５】
このように、ゲート絶縁膜１６としては、例えばＯＮＯ膜（酸化膜、窒化膜、酸化膜の積層膜）が用いられる。同様に、Ｎ−型半導体層１２−２の側面上にも、ＯＮＯ膜からなるゲート絶縁膜１６が設けられている。
【００２６】
Ｎ−型半導体層１２−１上には、選択トランジスタＳＳＴのチャネル領域として機能するＰ−型半導体層１７が設けられている。Ｐ−型半導体層１７は、低濃度のＰ−型不純物が導入された半導体層である。Ｐ−型半導体層１７上には、選択トランジスタＳＳＴのソース領域として機能するＮ＋型拡散層１８が設けられている。Ｎ＋型拡散層１８は、高濃度のＮ＋型不純物が拡散された半導体層である。Ｐ−型半導体層１７の側面上には、ゲート絶縁膜１９が設けられている。
【００２７】
同様に、Ｎ−型半導体層１２−２上には、選択トランジスタＳＤＴのチャネル領域として機能するＰ−型半導体層２０が設けられている。Ｐ−型半導体層２０上には、選択トランジスタＳＤＴのドレイン領域として機能するＮ＋型拡散層２１が設けられている。Ｐ−型半導体層２０の側面上には、ゲート絶縁膜２２が設けられている。
【００２８】
絶縁層１１上には、メモリセルＭＣの制御ゲート電極ＣＧ３、ＣＧ２、ＣＧ１、ＣＧ０、及び選択トランジスタＳＳＴのゲート電極ＳＧＳが、層間絶縁層２４を介して積層されている。また、ゲート電極ＣＧ３、ＣＧ２、ＣＧ１、ＣＧ０は、Ｎ−型半導体層１２−１の側面上にゲート絶縁膜１６を介して設けられている。ゲート電極ＳＧＳは、Ｐ−型半導体層１７上にゲート絶縁膜１９を介して設けられている。
【００２９】
同様に、絶縁層１１上には、メモリセルＭＣのゲート電極ＣＧ４、ＣＧ５、ＣＧ６、ＣＧ７、及び選択トランジスタＳＤＴのゲート電極ＳＧＤが、層間絶縁層２４を介して積層されている。また、ゲート電極ＣＧ４、ＣＧ５、ＣＧ６、ＣＧ７は、Ｎ−型半導体層１２−２の側面上にゲート絶縁膜１６を介して設けられている。ゲート電極ＳＧＤは、Ｐ−型半導体層２０上にゲート絶縁膜２２を介して設けられている。
【００３０】
ゲート電極ＣＧ０〜ＣＧ７は、図１に示したワード線ＷＬ０〜ＷＬ７に対応する。ゲート電極ＳＧＳは、図１に示した選択ゲート線ＳＧＳＬに対応する。ゲート電極ＳＧＤは、図１に示した選択ゲート線ＳＧＤＬに対応する。
【００３１】
選択トランジスタのゲート電極ＳＧＳ，ＳＧＤの膜厚（ゲート長）は、メモリセルＭＣのゲート電極ＣＧの膜厚（ゲート長）に比べて大きく設定されている。これは、選択トランジスタのカットオフ特性を良好なものとするためである。例えば、ゲート電極ＣＧの膜厚（ゲート長）は、３０ｎｍ程度である。一方、ゲート電極ＳＧＳ，ＳＧＤの膜厚（ゲート長）は、１５０ｎｍ程度である。また、ゲート電極ＣＧ間の距離は、例えばゲート長と同じ長さに設定される。
【００３２】
ゲート電極ＣＧ３の側面上には、ゲート絶縁膜１６を介して、Ｎ−型半導体層１２が配置される。さらに、ゲート電極ＣＧ３の側面に対応するＮ−型半導体層１２の側面の一部には、絶縁層２３が配置される。このために、絶縁層１１とゲート電極ＣＧ３との間の層間絶縁層２４の膜厚は、ゲート絶縁膜１６とＮ−型半導体層１２との合計膜厚より大きく設定される。これにより、ゲート電極ＣＧ３の側面上には、ゲート絶縁膜１６を介してＮ−型半導体層１２及び絶縁層２３が配置される。ゲート電極ＣＧ４についても同様である。
【００３３】
ゲート電極としては、例えばポリシリコンが用いられる。そして、ポリシリコン層の一部をシリサイド化することにより、シリサイド層２６を含むようにゲート電極を構成する。このようにすることで、ゲート電極を低抵抗化することが可能となる。また、ゲート電極を低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属を用いてもよい。ゲート電極として金属を用いる場合は、シリサイド層２６は必要ない。
【００３４】
Ｎ＋型拡散層１８上には、ソース線ＳＬが設けられている。Ｎ＋型拡散層２１上には、ビット線ＢＬが設けられている。ソース線ＳＬは、Ｘ方向に隣接するブロックの対応する選択トランジスタＳＳＴのソース領域にも接続されている。また、ビット線ＢＬは、Ｘ方向に隣接するブロックの対応する選択トランジスタＳＤＴのソース領域にも接続されている。ソース線ＳＬ及びビット線ＢＬには、例えばコンタクトが形成され、このコンタクトを介して所定の電位が供給される。
【００３５】
このようにして、ソース線ＳＬとビット線ＢＬとの間に、選択トランジスタＳＳＴ、複数のメモリセルＭＣ、選択トランジスタＳＤＴが順に直列に接続されたユニットが構成される。
【００３６】
ところで、前述したように、本実施形態のメモリセルＭＣは、ゲート絶縁膜１６内にシリコン窒化膜からなる電荷蓄積層１４を備えるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリセルである。このメモリセルＭＣでは、電荷蓄積層１４を含むゲート絶縁膜１６全体が絶縁体であるため、フローティングゲート型メモリセルのように、セル毎にフローティングゲート電極を分離するというプロセスが必要ない。すなわち、ゲート絶縁膜１６は、Ｎ−型半導体層１２の側面全体に形成すればよく、パターニングの必要がないために、容易に縦型メモリセルを縦積みした構造を実現することができる。
【００３７】
ＭＯＮＯＳ型メモリセルＭＣは、電荷蓄積層１４に電荷（電子）を捕捉し蓄積する。電荷を捕捉する能力は、電荷トラップ密度によって表わすことができ、電荷トラップ密度が大きくなれば電荷をより多く捕捉することができる。
【００３８】
電荷蓄積層１４には、チャネル領域から電子が注入される。電荷蓄積層１４に注入された電子は、この電荷蓄積層１４のトラップに捕捉される。トラップに捕捉された電子は、簡単にはトラップから脱出することができず、そのまま安定することになる。そして、電荷蓄積層１４の電荷量に応じてメモリセルＭＣの閾値電圧が変化するため、この閾値電圧のレベルによってデータ”０”、データ”１”を判定することで、メモリセルＭＣに情報を記憶する。
【００３９】
ところで、本実施形態の選択トランジスタＳＳＴ，ＳＤＴは、エンハンスメント型ＭＩＳ（Metal Insulator Semiconductor）である。一方、本実施形態のメモリセルＭＣは、デプレッション型ＭＩＳトランジスタである。メモリセルＭＣのチャネル領域（活性領域）としてのＮ−型半導体層１２内には、Ｎ−型半導体層１２と導電型の異なるソース拡散層及びドレイン拡散層が形成されていない。すなわち、Ｎ−型半導体層１２は、メモリセルトランジスタのチャネル領域、ソース領域、及びドレイン領域として機能する。このメモリセルＭＣは、ゲート電極ＣＧに印加される電位に基づいて、ゲート電極ＣＧ直下のＮ−型半導体層１２をほぼ空乏化することでオフ状態を実現している。
【００４０】
図４は、図３に示したメモリセルＭＣの１つを抜き出して示した断面図である。前述したように、本実施形態のメモリセルＭＣは、縦型メモリセルである。したがって、ゲート電極ＣＧの膜厚がゲート長（チャネル長）となる。このゲート長をＬとする。また、メモリセルＭＣの活性領域としてのＮ−型半導体層１２の膜厚（図４において、横方向の厚さ）をＴＳＯＩとする。ゲート長Ｌと膜厚ＴＳＯＩとは、下記の関係式を満たすことが望ましい。
【００４１】
１ｎｍ＜ＴＳＯＩ＜Ｌ×０．８
読み出し動作において、ゲート電極ＣＧ直下のチャネル領域には、ゲート絶縁膜１６との界面から１ｎｍ程度の範囲に反転層が形成される。このため、膜厚ＴＳＯＩが１ｎｍより薄くなると、反転層のキャリア面密度が急激に低下して、ビット線電流が減少する。この結果、データの読み出しが困難となる。
【００４２】
一方、読み出し動作を正常に行なうためには、メモリセルトランジスタのカットオフ特性を良好にする必要がある。このために、膜厚ＴＳＯＩの上限値が上記関係式を満たすことが望ましい。
【００４３】
次に、このように構成されたＮＡＮＤ型フラッシュメモリのデータ書き込み動作、データ読み出し動作、及びデータ消去動作について説明する。
【００４４】
データ書き込み時には、選択されたメモリセルＭＣ（選択メモリセルＭＣ）のワード線ＷＬに正の書き込み電位Ｖpgmを印加し、非選択メモリセルＭＣのワード線ＷＬに正の中間電位Ｖpass（＜Ｖpgm）を印加する。そして、ドレイン側の選択ゲート線ＳＧＤＬにＶＣＣ（電源電位）を印加して選択トランジスタＳＤＴをオン状態にし、ソース側の選択ゲート線ＳＧＳＬに０Ｖ（接地電位）を印加して選択トランジスタＳＳＴをカットオフ状態にする。そして、選択ビット線ＢＬには、書き込むデータに応じて、０Ｖ或いはＶＣＣ（例えば３Ｖ）を印加する。
【００４５】
こうすることにより、選択トランジスタＳＤＴ及びユニット内の非選択メモリセルＭＣが導通状態となり、選択メモリセルＭＣのチャネル領域にビット線電位が伝達され、メモリセルＭＣの閾値電圧がシフトする。
【００４６】
例えば“０”を書き込む場合、ビット線ＢＬに０Ｖを印加する。すると、メモリセルＭＣのチャネル領域とゲート電極ＣＧとの間に高電界が発生するため、電荷蓄積層１４に電子が注入され、閾値電圧は正方向にシフトする。
【００４７】
一方、“１”書き込みは、メモリセルＭＣの閾値電圧を変化させずに維持（消去状態を維持）する状態であり、メモリセルＭＣのゲート電極ＣＧに正の高電位Ｖpgmが印加されても電荷蓄積層１４に電子が注入されないようにする。このため、ビット線ＢＬにＶＣＣを印加する。そして、書き込みの初期にメモリセルＭＣのチャネル領域にＶＣＣが充電された後、選択ワード線ＷＬにＶpgm、非選択ワード線ＷＬにＶpassを印加する。
【００４８】
すると、ゲート電極ＣＧとチャネル領域との容量結合によりチャネル電位は上昇するが、ドレイン側の選択ゲート線ＳＧＤＬはビット線ＢＬとともにＶＣＣであるため選択トランジスタＳＤＴがカットオフ状態となる。すなわち、選択メモリセルＭＣのチャネル領域は、フローティング状態となる。これにより、メモリセルＭＣに電子は注入されず、閾値電圧は変化しない。
【００４９】
データ読み出し時には、選択メモリセルＭＣのワード線ＷＬに例えば０Ｖを印加し、非選択メモリセルＭＣのワード線ＷＬ及び選択ゲート線ＳＧＤＬ，ＳＧＳＬにＶＣＣ若しくはＶＣＣより少し高い読み出し電位Ｖreadを印加する。つまり、選択トランジスタＳＤＴ，ＳＳＴ及び非選択メモリセルＭＣは導通状態になるため、選択メモリセルＭＣの閾値電圧が正か負かでビット線ＢＬの電位は決まり、この電位を検知することでデータ読み出しが可能となる。
【００５０】
データ消去は、ブロック単位で行なわれる。データ消去時には、選択ゲート線ＳＧＤＬ，ＳＧＳＬ及びビット線ＢＬをフローティング状態にし、選択されたブロック内の全てのワード線ＷＬに０Ｖを印加し、ソース線ＳＬに正の消去電位Ｖeraを印加する。これにより、選択ブロック内の電荷蓄積層１４が保持する電子がチャネル領域に放出される。この結果、これらのメモリセルＭＣの閾値電圧が負方向にシフトする。
【００５１】
一方、非選択ブロック内の全てのワード線ＷＬ、選択ゲート線ＳＧＤＬ，ＳＧＳＬ、及びビット線ＢＬは、フローティング状態にする。これにより、非選択ブロックでは、ワード線ＷＬがチャネル領域との容量結合によりＶera近くまで上昇するため、消去動作が行われない。
【００５２】
次に、ＮＡＮＤ型フラッシュメモリの製造方法の一例について説明する。図５、図６Ａ〜図１３Ａ、図１４、図１５、図１６Ａ〜図１８Ａは、製造方法の一工程を示す平面図である。図６Ｂ〜図１３Ｂ、図１６Ｂ〜図１８Ｂは、平面図に示したＩＩＩ−ＩＩＩ線に沿った断面図である。
【００５３】
図５に示すように、支持層としての絶縁層１１を準備する。絶縁層１１としては、例えばシリコン酸化膜が用いられる。そして、絶縁層１１上に、層間絶縁層（３１、３３、３５、３７、３９、４１）とゲート電極（３２、３４、３６、３８、４０）とを交互に積層する。
【００５４】
ゲート電極３２は、後の加工によりゲート電極ＣＧ３、ＣＧ４となる。ゲート電極３４は、後の加工によりゲート電極ＣＧ２、ＣＧ５となる。ゲート電極３６は、後の加工によりゲート電極ＣＧ１、ＣＧ６となる。ゲート電極３８は、後の加工によりゲート電極ＣＧ０、ＣＧ７となる。ゲート電極４０は、後の加工によりゲート電極ＳＧＳ、ＳＧＤとなる。また、層間絶縁層３１、３３、３５、３７、３９、４１は、図３に示した層間絶縁層２４に対応する。
【００５５】
本実施形態では、ゲート電極として、例えばポリシリコンが用いられる。また、前述したように、ゲート電極を低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい。層間絶縁層としては、例えばシリコン酸化膜が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）とリン（Ｐ）とを含ませたＢＰＳＧ（Boron Phosphorus Silicate Glass）、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。
【００５６】
次に、図６Ａ及び図６Ｂに示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、層間絶縁層（３１、３３、３５、３７、３９、４１）及びゲート電極（３２、３４、３６、３８、４０）を選択的にエッチングし、絶縁層１１の上面が露出するように積層膜内に開口部４２を形成する。
【００５７】
次に、図７Ａ及び図７Ｂに示すように、開口部４２に面した層間絶縁層（３１、３３、３５、３７、３９、４１）及びゲート電極（３２、３４、３６、３８、４０）の側面上に、第２の絶縁膜１５及び電荷蓄積層１４を順に堆積する。この際、開口部４２に面した絶縁層１１上にも第２の絶縁膜１５及び電荷蓄積層１４が形成されている。
【００５８】
次に、図８Ａ及び図８Ｂに示すように、開口部４２を埋め込むように、電荷蓄積層１４上に絶縁層４３を堆積する。この際、絶縁層４３の上面は、ゲート電極３８の上面より高く、かつゲート電極４０の底面より低い位置に設定される。次に、絶縁層４３の上面より上に形成された第２の絶縁膜１５及び電荷蓄積層１４をエッチングする。その後、絶縁層４３を除去する。
【００５９】
次に、図９Ａ及び図９Ｂに示すように、電荷蓄積層１４上、及びゲート電極４０の側面上に、第１の絶縁膜１３を堆積する。なお、選択トランジスタＳＳＴのゲート電極ＳＧＳの側面上に設けられた絶縁膜１３は、選択トランジスタＳＳＴのゲート絶縁膜１９（図３を参照）に対応する。また、選択トランジスタＳＤＴのゲート電極ＳＧＤの側面上に設けられた絶縁膜１３は、選択トランジスタＳＤＴのゲート絶縁膜２２（図３を参照）に対応する。
【００６０】
次に、図１０Ａ及び図１０Ｂに示すように、第１の絶縁膜１３上及び側面上に、Ｎ−型半導体層１２を堆積する。Ｎ−型半導体層１２としては、低濃度のＮ−型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）が導入されたシリコンが用いられる。
【００６１】
次に、図１１Ａ及び図１１Ｂに示すように、開口部４２を埋め込むように、Ｎ−型半導体層１２上に絶縁層２３−１を堆積する。この際、絶縁層２３−１の上面は、ゲート電極４０の底面とほぼ同じ位置に設定される。絶縁層２３−１としては、例えばシリコン酸化膜が用いられる。
【００６２】
次に、絶縁層２３−１の上面より上に形成されたＮ−型半導体層１２内に、低濃度のＰ−型不純物（ホウ素（Ｂ）等）を導入する。これにより、絶縁層２３−１の上面より上のＮ−型半導体層１２内に、選択トランジスタＳＳＴ，ＳＤＴのチャネル領域としてのＰ−型半導体層１７，２０が形成される。
【００６３】
次に、図１２Ａ及び図１２Ｂに示すように、絶縁層２３−１上にさらに絶縁層を堆積することにより、Ｎ−型半導体層１２上に絶縁層２３−２を形成する。この際、絶縁層２３−２の上面は、ゲート電極４０の上面とほぼ同じ位置に設定される。
【００６４】
次に、絶縁層２３−２の上面より上に形成されたＰ−型半導体層１７，２０内にそれぞれ、高濃度のＮ＋型不純物を導入する。これにより、絶縁層２３−２の上面より上のＰ−型半導体層１７内に、選択トランジスタＳＳＴのソース領域としてのＮ＋型拡散層１８が形成される。同様に、絶縁層２３−２の上面より上のＰ−型半導体層２０内に、選択トランジスタＳＤＴのドレイン領域としてのＮ＋型拡散層２１が形成される。
【００６５】
次に、図１３Ａ及び図１３Ｂに示すように、絶縁層２３−２上にさらに絶縁層を堆積することにより、Ｎ−型半導体層１２上に絶縁層２３を形成する。
【００６６】
次に、図１４に示すように、複数のユニットに分離するために、半導体層１２（半導体層１７，２０、拡散層１８，２１を含む）及び絶縁層２３をパターニングする。これにより、隣接するユニット間に、第１の絶縁膜１３の上面まで到達する開口部４４が形成される。なお、図１４に示したＩＩＩ−ＩＩＩ線に沿った断面図は、図１３Ｂと同じである。
【００６７】
次に、図１５に示すように、開口部４４内に絶縁体を埋め込むことにより、絶縁層２３を形成する。このようにして、Ｙ方向に隣接するユニットを電気的に分離する。
【００６８】
次に、図１６Ａ及び図１６Ｂに示すように、Ｘ方向に隣接するブロックのゲート電極を電気的に分離するために、ゲート電極（３２、３４、３６、３８、４０）をパターニングする。これにより、ゲート電極の側面及び絶縁層１１の上面を露出する開口部４５が形成される。
【００６９】
次に、図１７Ａ及び図１７Ｂに示すように、ゲート電極４０のパターニング工程によりゲート絶縁膜と反対側の側面が露出したゲート電極４０をシリサイド化することにより、ゲート電極４０の側面内にシリサイド層２６を形成する。他のゲート電極についても同様である。なお、ゲート電極が前述した金属により構成されている場合には、ゲート電極のシリサイド工程は必要ない。
【００７０】
次に、図１８Ａ及び図１８Ｂに示すように、開口部４５に絶縁体を埋め込むことにより、Ｘ方向に隣接するブロックを電気的に分離するための絶縁層２５を形成する。
【００７１】
次に、図２及び図３に示すように、選択トランジスタＳＳＴのソース領域（Ｎ＋型拡散層１８）に電気的に接続されたソース線ＳＬを形成する。また、選択トランジスタＳＤＴのドレイン領域（Ｎ＋型拡散層２１）に電気的に接続されたビット線ＢＬを形成する。このようにして、ＮＡＮＤ型フラッシュメモリが形成される。
【００７２】
以上詳述したように本実施形態によれば、メモリセルＭＣ及び選択トランジスタを縦型にしてかつ積層しているために、ＮＡＮＤ型フラッシュメモリの面積を低減することができる。
【００７３】
また、メモリセルＭＣ及び選択トランジスタを半導体基板上に形成する必要がないため、複数のブロックを縦方向に何層にも積み重ねることができる。これにより、ＮＡＮＤ型フラッシュメモリの記憶容量を大きくした場合でも、面積の増加を抑えることができる。すなわち、単位面積あたりの記録密度を向上させることができる。この結果、高集積化が可能なＮＡＮＤ型フラッシュメモリを構成することができる。
【００７４】
また、Ｎ−型半導体層１２及びＰ−型半導体層１７，２１は、絶縁層２３の側面上に設けられたＳＯＩ層に対応する。したがって、Ｎ−型半導体層１２及びＰ−型半導体層１７，２１の寄生容量を低減することができる。この結果、メモリセルＭＣ及び選択トランジスタの動作速度を高速化することができる。
【００７５】
また、選択トランジスタＳＤＴとビット線ＢＬとを電気的に接続するビット線コンタクトが必要ない。また、選択トランジスタＳＳＴとソース線ＳＬとを電気的に接続するソース線コンタクトが必要ない。すなわち、コンタクトを形成する工程を省略することができるため、製造コストを低減することが可能となる。
【００７６】
また、メモリセルとしてＭＯＮＯＳ型メモリセルを用いている。したがって、低電圧書き込み或いは低電圧消去動作が可能である。さらに、電荷蓄積層１４を含むゲート絶縁膜１６全体が絶縁体であるため、電荷蓄積層１４をメモリセル毎に分離する必要がない。すなわち、ゲート絶縁膜１６をＮ−型半導体層１２の側面全体に形成すればよく、パターニングの必要がないために、容易に縦型メモリセルを縦積みした構造を実現することができる。
【００７７】
また、メモリセルＭＣは、ソース領域及びドレイン領域としての拡散層を有していない。すなわち、チャネル領域としての半導体層と異なる導電型の拡散層を有していない。これにより、縦方向の微細化が可能である。さらに、メモリセルＭＣの活性領域としてＮ−型半導体層１２のみを形成すればよいため、容易に縦型メモリセルを縦積みした構造を実現することができる。
【００７８】
（第２の実施形態）
第２の実施形態は、Ｎ−型半導体層１２のゲート電極ＣＧが設けられる側と反対側に、絶縁層２３を介して導電層５１を設ける。そして、この導電層５１に供給する電位を制御することで、メモリセルＭＣ及び選択トランジスタの動作特性を向上するようにしている。
【００７９】
図１９は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。図２０は、図１９に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。図２１は、図１９に示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。
【００８０】
本実施形態のメモリセルＭＣ及び選択トランジスタとしては、縦型メモリセル及び縦型選択トランジスタを用いている。そして、複数の縦型メモリセルトランジスタを縦方向に複数積み重ね、最上段に縦型選択トランジスタを配置している。さらに、メモリセルの活性領域としてのＮ−型半導体層１２がＵ字形であり、ユニット内の複数のメモリセルＭＣが１つのＮ−型半導体層１２を共有して使用している。この構成は、上記第１の実施形態と同じである。
【００８１】
絶縁層２３内でＮ−型半導体層１２−１とＮ−型半導体層１２−２との間には、導電層５１が設けられている。したがって、絶縁層２３は、導電層５１とＮ−型半導体層１２との間に設けられたＢＯＸ（Buried Oxide）層とみなすことができる。また、導電層５１の底面の位置は、最下段のメモリセルＭＣのゲート電極ＣＧ３（或いは、ゲート電極ＣＧ４）の底面より低く設定される。なお、導電層５１は、例えば、各ユニットに対応して設けられている。そして、複数の導電層５１は、上部で電気的に接続されている。
【００８２】
この導電層５１には、ＮＡＮＤ型フラッシュメモリの動作に応じて、所定の電位が供給される。導電層５１に電位を供給することで、メモリセルＭＣ及び選択トランジスタのバックゲート電位を制御することが可能となる。これにより、メモリセルＭＣ及び選択トランジスタの動作特性を向上させることができる。
【００８３】
すなわち、導電層５１の電位を制御することで、メモリセルＭＣのチャネル領域としてのＮ−型半導体層１２の電位を制御することができる。同様に、導電層５１の電位を制御することで、選択トランジスタのチャネル領域としてのＰ−型半導体層１７，２０の電位を制御することができる。この結果、ＮＡＮＤ型フラッシュメモリのデータ書き込み動作、データ読み出し動作、及びデータ消去動作において、書き込み電圧、読み出し電圧、及び消去電圧等を低減することが可能となる。
【００８４】
次に、第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法の一例について説明する。図２２Ａ、図２３Ａ、図２４、図２５、図２６Ａ及び図２７Ａは、製造方法の一工程を示す平面図である。図２２Ｂ、図２３Ｂ、図２６Ｂ及び図２７Ｂは、平面図に示したＩＩＩ−ＩＩＩ線に沿った断面図である。なお、図１３Ａ及び図１３Ｂまでの製造工程は、上記第１の実施形態と同じである。
【００８５】
図２２Ａ及び図２２Ｂに示すように、リソグラフィ法及びＲＩＥ法を用いて、絶縁層２３内に、ゲート電極３２の底面まで到達する開口部５２を形成する。また、開口部５２は、Ｙ方向に延在するように形成される。
【００８６】
次に、図２３Ａ及び図２３Ｂに示すように、開口部５２内に導電体を埋め込んで、導電層５１を形成する。導電層５１としては、例えばポリシリコンが用いられる。
【００８７】
次に、図２４に示すように、複数のユニットに分離するために、半導体層１２（半導体層１７，２０、拡散層１８，２１を含む）、絶縁層２３、及び導電層５１をパターニングする。これにより、隣接するユニット間に、第１の絶縁膜１３の上面まで到達する開口部４４を形成する。この際、導電層５１は、複数の導電層５１−１に分離される。なお、図２４に示したＩＩＩ−ＩＩＩ線に沿った断面図は、図２３Ｂと同じである。
【００８８】
次に、図２５に示すように、開口部４４内に絶縁体を埋め込むことにより、絶縁層２３を形成する。このようにして、Ｙ方向に隣接するユニットの半導体層１２及び導電層５１−１を電気的に分離する。
【００８９】
次に、図２６Ａ及び図２６Ｂに示すように、絶縁層２３及び複数の導電層５１−１内に、Ｙ方向に延在する浅い溝５３を形成する。
【００９０】
次に、図２７Ａ、２７Ｂ及び図２７Ｃ（図２７ＡのＩＶ−ＩＶ線に沿った断面図）に示すように、溝５３内にポリシリコンを埋め込む。これにより、ユニット毎に設けられた導電層５１−１が電気的に接続されて、１つの導電層５１が形成される。その後の製造工程は、上記第１の実施形態で説明した図１６Ａ及び図１６Ｂ以下の製造工程と同じである。
【００９１】
以上詳述したように本実施形態によれば、導電層５１に印加する電位を制御することで、メモリセルＭＣ及び選択トランジスタの動作特性を向上させることができる。その他の効果は、上記第１の実施形態と同じである。
【００９２】
また、導電層５１は、シールドとしても機能する。すなわち、導電層５１は、この導電層５１の両側に配置されたメモリセル間でノイズ等が伝わるのを防ぐことができる。
【００９３】
（第３の実施形態）
第３の実施形態は、メモリセルＭＣの活性領域としてのＮ−型半導体層１２を、半導体基板の結晶軸と結晶軸の揃ったエピタキシャル層により構成するようにしている。すなわち、単結晶の半導体基板を用いることで、Ｎ−型半導体層１２を単結晶層により構成するようにしている。
【００９４】
図２８は、本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。図２９は、図２８に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。
【００９５】
本実施形態では、絶縁層１１に代えて、単結晶からなる半導体基板６１（例えば、Ｐ型半導体基板）を用いている。半導体基板６１としては、例えばシリコンが用いられる。半導体基板６１内には、トランジスタ等の半導体素子が形成される複数の素子領域を電気的に分離するために、複数の素子分離領域６２が設けられている。この素子分離領域６２は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。そして、Ｘ方向に隣接するユニットは、素子分離領域６２により電気的に分離されている。
【００９６】
また、Ｎ−型半導体層１２は、半導体基板６１上に設けられる。例えば、半導体基板６１上のゲート絶縁膜１６の一部が取り除かれる。そして、この取り除かれた部分に、Ｎ−型半導体層１２が形成される。
【００９７】
ここで、Ｎ−型半導体層１２は、単結晶層であり、半導体基板６１の結晶軸と結晶軸の揃ったエピタキシャル層により構成される。その他の構成は、上記第１の実施形態と同じである。
【００９８】
次に、第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法の一例について説明する。図３０Ａ〜３２Ａは、製造方法の一工程を示す平面図である。図３０Ｂ〜３２Ｂは、平面図に示したＩＩＩ−ＩＩＩ線に沿った断面図である。
【００９９】
前述したように、本実施形態では、絶縁層１１に代えて半導体基板６１を用いている。半導体基板６１内には、隣接する素子領域を電気的に分離するために、素子分離領域（ＳＴＩ）６２が設けられている。すなわち、リソグラフィ法及びＲＩＥ法を用いて半導体基板６１に溝を形成し、この溝にシリコン酸化膜等の絶縁体を埋め込むことにより、半導体基板６１内にＳＴＩ６２が形成される。そして、メモリセルＭＣ及び選択トランジスタは、半導体基板６１上に形成される。なお、図１０Ａ及び図１０Ｂまでの製造工程は、上記第１の実施形態と同じである。
【０１００】
図３０Ａ及び図３０Ｂに示すように、異方性エッチング法により、Ｎ−型半導体層１２及びゲート絶縁膜１６（第１の絶縁膜１３、電荷蓄積層１４、及び第２の絶縁膜１５）を選択的にエッチングする。これにより、半導体基板６１の上面の一部を露出させる開口部６３が形成される。
【０１０１】
次に、図３１Ａ及び図３１Ｂに示すように、露出された半導体基板６１上に、ポリシリコン層６４を堆積する。この際、Ｎ−型半導体層１２上及び側面上にもポリシリコン層６４が堆積される。
【０１０２】
次に、図３２Ａ及び図３２Ｂに示すように、エピタキシャンル成長法を用いて、半導体基板６１上に、この半導体基板６１の結晶軸と結晶軸の揃ったエピタキシャル層（図３２Ａに示したＮ−型半導体層１２に対応する）を形成する。これにより、ポリシリコン層６４は、Ｎ−型半導体層１２の一部となる。
【０１０３】
その後の製造工程は、上記第１の実施形態の製造工程（図１１Ａ及び図１１Ｂ以降の製造工程）と同じである。
【０１０４】
このように構成されたＮＡＮＤ型フラッシュメモリでは、Ｎ−型半導体層１２は、半導体基板６１の結晶軸と結晶軸の揃ったエピタキシャル層により構成される。すなわち、Ｎ−型半導体層１２は、単結晶層により構成される。また、Ｎ−型半導体層１２は、半導体基板６１と同じ材料により構成され、かつ半導体基板６１の一部となっている。換言すると、Ｎ−型半導体層１２は、半導体基板６１から上方向に突出した突出部となっている。
【０１０５】
したがって、このＮ−型半導体層１２を活性領域とするメモリセルＭＣ（或いは、Ｐ−型半導体層１７，２０を活性領域とする選択トランジスタ）は、素子特性が向上する。さらに、キャリア（電子）の移動度が向上する。この結果、ＮＡＮＤ型フラッシュメモリの動作特性を向上させることができる。
【０１０６】
なお、上記第１乃至第３の実施形態において、ＮＡＮＤセルを用いたＮＡＮＤ型フラッシュメモリを一例として説明したが、これに限らず不揮発性メモリセルを用いたＥＥＰＲＯＭ全般に適用することができる。
【０１０７】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１０８】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの回路図。
【図２】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図。
【図３】図２に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図４】図３に示したメモリセルＭＣの１つを抜き出して示した断面図。
【図５】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図６Ａ】図５に続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図６Ｂ】図６Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図７Ａ】図６Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図７Ｂ】図７Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図８Ａ】図７Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図８Ｂ】図８Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図９Ａ】図８Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図９Ｂ】図９Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１０Ａ】図９Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１０Ｂ】図１０Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１１Ａ】図１０Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１１Ｂ】図１１Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１２Ａ】図１１Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１２Ｂ】図１２Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１３Ａ】図１２Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１３Ｂ】図１３Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１４】図１３Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１５】図１４に続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１６Ａ】図１５に続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１６Ｂ】図１６Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１７Ａ】図１６Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１７Ｂ】図１７Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１８Ａ】図１７Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図１８Ｂ】図１８Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１９】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図。
【図２０】図１９に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図２１】図１９に示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図２２Ａ】第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図２２Ｂ】図２２Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２３Ａ】図２２Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図２３Ｂ】図２３Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２４】図２３Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図２５】図２４に続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図２６Ａ】図２５に続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図２６Ｂ】図２６Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２７Ａ】図２６Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図２７Ｂ】図２７Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２７Ｃ】図２７Ａに示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２８】本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図。
【図２９】図２８に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図３０Ａ】第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図３０Ｂ】図３０Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３１Ａ】図３０Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図３１Ｂ】図３１Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３２Ａ】図３１Ａに続くＮＡＮＤ型フラッシュメモリの製造工程を示す平面図。
【図３２Ｂ】図３２Ａに示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【符号の説明】
【０１０９】
ＭＣ…メモリセル、ＳＳＴ，ＳＤＴ…選択トランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＳＧＳＬ，ＳＧＤＬ…選択ゲート線、ＳＧＳ，ＳＧＤ…ゲート電極、ＣＧ…制御ゲート電極、１１…絶縁層、１２…Ｎ−型半導体層、１３…第１の絶縁膜、１４…電荷蓄積層、１５…第２の絶縁膜、１６…ゲート絶縁膜、１７，２０…Ｐ−型半導体層、１８，２１…Ｎ＋型拡散層、１９，２２…ゲート絶縁膜、２３…絶縁層、２４…層間絶縁層、２５…絶縁層、２６…シリサイド層、３１，３３，３５，３７，３９，４１…層間絶縁層、３２，３４，３６，３８，４０…ゲート電極、４２，４４，４５，５２，６３…開口部、４３…絶縁層、５１…導電層、５３…溝、６１…半導体基板、６２…素子分離領域、６４…ポリシリコン層。
【図１】
2007317874.tif 000003
【図２】
2007317874.tif 000004
【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
2007317874.tif 000016
【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
2007317874.tif 000020
【図１２Ｂ】
2007317874.tif 000021
【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
2007317874.tif 000025
【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２８】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２Ａ】
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【図３２Ｂ】
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