(57)【要約】【課題】隣接する活性領域間の素子分離膜の位置に応じて生じる局部的な段差の発生を防止することができる半導体素子及びその製造方法を提供すること。【解決手段】半導体素子は、フィールド領域及び活性領域が画定された基板と、前記フィールド領域に形成された素子分離膜４４Ａと、素子分離膜４４Ａ上に形成された防止膜４５と、前記フィールド領域及び前記活性領域を横切るように、前記基板上に形成されたゲートライン４６とを備え、半導体素子の製造方法は、半導体基板の所定領域に素子分離膜４４Ａを形成して、フィールド領域と活性領域とを画定する第１ステップと、素子分離膜４４Ａ上に防止膜４５を形成する第２ステップと、前記フィールド領域及び前記活性領域を横切るように、前記半導体基板上にゲートライン４６を形成する第３ステップとを含む。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板の所定領域に素子分離膜を形成して、フィールド領域と活性領域とを画定する第１ステップと、
前記素子分離膜上に防止膜を形成する第２ステップと、
前記フィールド領域及び前記活性領域を横切るように、前記半導体基板上にゲートラインを形成する第３ステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記素子分離膜上に前記防止膜を形成する前記第２ステップが、
窒素系ガスを含む雰囲気中で熱処理することによって、前記素子分離膜を選択的に窒化させるステップであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記窒素系ガスを含む雰囲気が、
Ｎ２又はＮＨ３雰囲気であることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記素子分離膜上に前記防止膜を形成する前記第２ステップが、
窒素系ガスを含むプラズマ雰囲気中で熱処理することによって、前記素子分離膜を選択的に窒化させるステップであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記素子分離膜上に前記防止膜を形成する前記第２ステップが、
前記素子分離膜を除く領域にフォトレジストを塗布する第４ステップと、
窒素系ガスを含む雰囲気中で熱処理又はプラズマ処理を行って、前記素子分離膜を選択的に窒化させる第５ステップと
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記素子分離膜上に前記防止膜を形成する前記第２ステップが、
前記素子分離膜を除く前記活性領域上にシリコン窒化膜を形成する第６ステップと、
前記素子分離膜上にシリコン酸窒化膜を形成する第７ステップと、
前記シリコン窒化膜を選択的に除去する第８ステップと
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記防止膜を、１ｎｍ〜１０ｎｍの範囲の厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記ゲートラインを形成する前記第３ステップの後に、
洗浄を行う第９ステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記第９ステップにおいて、前記防止膜がエッチングバリアとして機能して、前記素子分離膜の損失を防止する請求項８に記載の半導体素子の製造方法。
【請求項１０】
フィールド領域及び活性領域が画定された基板と、
前記フィールド領域に形成された素子分離膜と、
前記素子分離膜上に形成された防止膜と、
前記フィールド領域及び前記活性領域を横切るように、前記基板上に形成されたゲートラインと
を備えることを特徴とする半導体素子。
【請求項１１】
前記防止膜が、窒化物系の物質で形成されることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記防止膜が、１ｎｍ〜１０ｎｍの範囲の厚さに形成されることを特徴とする請求項１１に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、特に、半導体素子とその製造方法に関する。
【０００２】
周知の通り、従来の素子分離方法であるシリコン選択酸化（ＬＯＣＯＳ）法は、根本的にバーズビーク（Ｂｉｒｄ’ｓ  ｂｅａｋ）の発生を抑制することができず、バーズビークの発生によって活性領域が減少するため、高集積の半導体素子に適用することが困難であった。
【０００３】
シリコン選択酸化法の上記問題を改善するために導入されたトレンチ分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法は、例えば、半導体素子のデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）の減少にともなうフィールド酸化膜の劣化などの、工程の不安定要因を根本的に解決でき、シリコン選択酸化法で生じるバーズビーク欠陥を改善する効果が卓越している。また、ＳＴＩ法は、活性領域の確保に有利な素子分離方法として注目されており、現在はもちろん、今後のギガ（Ｇｉｇａ）ＤＲＡＭクラス以上の超高集積半導体素子の製造工程にも適用可能な有望な技術である。
【０００４】
通常のＳＴＩ法は、シリコン基板を約０．２μｍ〜約０．４μｍの範囲の深さにエッチングしてトレンチを形成した後、トレンチにギャップフィル絶縁膜を蒸着により形成し、化学的・機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：以下、「ＣＭＰ」と記す）を行って、活性領域間を絶縁する。
【０００５】
図１Ａ及び図１Ｂは、従来技術に係る半導体素子の製造方法を説明するための断面図である。
【０００６】
図１Ａに示すように、半導体基板１１の所定領域上にトレンチマスク（図示せず）を形成し、トレンチマスクを用いて半導体基板１１を一定の厚さ（約０．２μｍ〜約０．４μｍ）だけエッチングしてトレンチ１２を形成する。トレンチ１２が形成された領域以外の半導体基板１１は、活性領域１３として画定される。次に、トレンチ１２を含む半導体基板１１の全面に、素子分離膜用のギャップフィル絶縁膜（Ｇａｐ  ｆｉｌｌ  ｏｘｉｄｅ）１４を蒸着により形成する。
【０００７】
次に、図１Ｂに示すように、半導体基板１１上面のギャップフィル絶縁膜１４にＣＭＰを行って、トレンチ１２を埋め込むギャップフィル絶縁膜１４を平坦化して、素子分離膜１４Ａを形成する。
【０００８】
図２は、従来技術に係る半導体素子の平面図である。図２において、図１Ａ及び図１Ｂと同じ構成要素には、同じ符号を付している。
【０００９】
図２に示すように、半導体基板１１に素子分離膜１４Ａを形成することによって、活性領域１３が画定される。次に、半導体基板１１上に複数のゲートラインＧを形成してから、ウェット洗浄を行う。ウェット洗浄時に、ウェットケミカルによって、活性領域１３間の間隔の近い領域Ｂでは、素子分離膜１４Ａの界面側に側面エッチングが行われて、素子分離膜１４Ａの一部が損失する。一方、活性領域１３間の間隔の広い領域Ｃでは、活性領域１３と素子分離膜１４Ａとの界面側エッチングがほとんど起こらないので、素子分離膜１４Ａの損失はない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図３は、図２のＡ−Ａ´に沿った断面図である。図３においても、図２と同じ構成要素には、同じ符号を付している。
【００１１】
図３に示すように、素子分離膜１４Ａ上にゲートラインＧが形成される。ゲートラインＧの形成後に洗浄処理をする際に、活性領域１３間の距離が近い領域Ｂでは、素子分離膜１４Ａが一定の深さＤで損失するが、活性領域１３間の距離が遠い領域Ｃでは、素子分離膜１４Ａが損失しない。
【００１２】
このように、ゲートラインの形成後に洗浄処理を行う時に、隣接する活性領域のうち、活性領域間の間隔が特に近い領域では、ゲートラインと水平方向に素子分離膜が相対的に深くエッチングされる。
【００１３】
さらに詳細には、活性領域１３と素子分離膜１４Ａとの間の界面においては、他の領域よりもエッチングがより速く行われるので、素子分離膜１４Ａの界面が激しく損傷を受ける。それと共に、素子分離膜１４Ａの界面もゲートラインＧと水平方向に損失する。
【００１４】
そのため、素子分離膜１４Ａは、活性領域間の距離が遠い領域Ｃよりも、活性領域間の距離が近い領域Ｂにおいて、より激しく損失する。
【００１５】
後続の工程において、ＳＴＩ法によって素子分離膜形成以後のトランジスタを形成する工程を行う間に、活性領域１３と該活性領域との間のギャップフィル絶縁膜１４は、ＳＴＩ法によって形成された素子分離膜１４Ａの位置に応じて局部的な段差が生じ、半導体素子の不良を引き起こすという問題がある。
【００１６】
また、後続の工程において、ゲートライン間に層間絶縁膜（図示せず）を蒸着により形成して、ゲートライン間を絶縁するが、図３において符号Ｄで示すように、素子分離膜１４Ａの段差のため、活性領域１３間の距離が近い領域Ｂに形成された素子分離膜１４Ａは、高い縦横比を有する。従って、層間絶縁膜の蒸着時にゲートライン間の完全な埋め込みができず、ボイドのような中空の空間を形成して後続の工程において半導体素子の不良を引き起こすという問題がある。
【００１７】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、隣接する活性領域間の素子分離膜の位置に応じて生じる局部的な段差の発生を防止することができる半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記の目的を達成するため、本発明に係る半導体素子の製造方法は、半導体基板の所定領域に素子分離膜を形成して、フィールド領域と活性領域とを画定する第１ステップと、前記素子分離膜上に防止膜を形成する第２ステップと、前記フィールド領域及び前記活性領域を横切るように、前記半導体基板上にゲートラインを形成する第３ステップとを含むことを特徴とする。
【００１９】
また、本発明に係る半導体素子は、フィールド領域及び活性領域が画定された基板と、前記フィールド領域に形成された素子分離膜と、前記素子分離膜上に形成された防止膜と、前記フィールド領域及び前記活性領域を横切るように、前記基板上に形成されたゲートラインとを備えることを特徴とする。
【００２０】
ここで、前記防止膜が、窒化物系の物質で形成されることができる。
【００２１】
ここで、前記防止膜が、１ｎｍ〜１０ｎｍの範囲の厚さに形成されることができる。
【発明の効果】
【００２２】
本発明によれば、素子分離膜上に略１０ｎｍの厚さを有するシリコン窒化膜を形成することによって、素子分離膜の段差の発生を未然に防止することができる。
【００２３】
また、素子分離膜の段差の発生を未然に防止することによって、ゲートラインを形成した後に、ゲートライン間を絶縁する層間絶縁膜を蒸着して形成する際に、相対的に高い縦横比が形成される領域におけるボイドの発生を根本的に防止することができる。
【００２４】
また、半導体素子の歩留まりを向上させ、半導体素子の製造費用を抑えることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の最も好ましい実施形態を、添付した図面を参照して詳細に説明する。
【００２６】
図４Ａ〜図４Ｃは、本発明の実施形態に係る半導体素子の製造方法を説明するための断面図である。
【００２７】
図４Ａに示すように、半導体基板４１の所定領域上に、パッド酸化膜とパッド窒化膜とが積層されたトレンチマスク（図示せず）を形成し、トレンチマスクを用いて半導体基板４１を約０．２μｍ〜約０．４μｍの範囲の深さだけエッチングしてトレンチ４２を形成する。トレンチ４２が形成された領域を除く半導体基板４１は、活性領域４３として画定される。
【００２８】
次に、トレンチ４２を含む半導体基板４１の全面に、トレンチ４２を埋め込むギャップフィル絶縁膜４４を蒸着により形成する。ここで、ギャップフィル絶縁膜４４には、高密度プラズマ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）膜を用いるが、ＳＯＧ、ＵＳＧ、及びＴＥＯＳ等の酸化膜からなる群の中から選択されるいずれか一つの物質又はこれらの積層膜を利用して形成しても良い。
【００２９】
次に、図４Ｂに示すように、トレンチマスクのパッド窒化膜を露出させる目的で、半導体基板４１上面のギャップフィル絶縁膜４４を平坦化して、素子分離膜４４Ａを形成する。平坦化処理には、ＣＭＰを利用することが好ましい。
【００３０】
次に、図４Ｃに示すように、半導体基板４１の活性領域４３を除く素子分離膜４４Ａの全面に、防止膜４５を蒸着により形成する。ここで、防止膜４５は、素子分離膜４４Ａの段差の発生を防止する役割、すなわち、段差被覆層（エッチングバリア）の役割を果たす。
【００３１】
防止膜４５は、約１ｎｍ〜約１０ｎｍの範囲の厚さを有し、窒化物系の物質で形成され、その形成方法は次の第１〜第３の方法に示す通りである。
【００３２】
第１の方法は、素子分離膜４４Ａを除く領域にフォトレジストを形成し、活性領域４３間の素子分離膜４４ＡをＮ２雰囲気又はＮＨ３雰囲気中で熱処理して、素子分離膜４４Ａの表面を選択的に窒化させることによって、防止膜４５を形成する。
【００３３】
第２の方法は、フォトレジストの形成後に、活性領域４３間の素子分離膜４４Ａを窒素系ガスを含む雰囲気中で熱処理して、素子分離膜４４Ａの表面を選択的に窒化させるか、窒素系ガスを含むプラズマ雰囲気中で選択的に窒化させることによって、防止膜４５を形成する。
【００３４】
第３の方法は、活性領域４３上にシリコン窒化膜（Ｓｉ３Ｎ４）を形成し、素子分離膜４４Ａ上にシリコン酸窒化膜（ＳｉＯＮ）を形成した後、活性領域４３上のシリコン窒化膜のみを選択的に除去することによって、防止膜４５を形成する。
【００３５】
このように、素子分離膜４４Ａ上に窒化膜系の防止膜４５を形成することによって、従来、ゲートライン形成後の洗浄を行う時に生じていた、活性領域４３間の間隔が近い領域において、活性領域４３と素子分離膜４４Ａとの界面のエッチング損失を未然に防止することができる。
【００３６】
図５は、本発明の実施形態に係る半導体素子の平面図である。図４Ａ〜図４Ｃと同じ構成要素には、図５においても同じ符号を付している。
【００３７】
図５に示すように、半導体基板４１の所定領域に素子分離膜４４Ａを形成して不活性領域（フィールド領域）及び活性領域４３を画定し、素子分離膜４４Ａ上のみに防止膜４５を形成する。この時、防止膜４５の下に素子分離膜４４Ａが存在するが、図５では符号を省略している。
【００３８】
次に、この状態の半導体基板４１上に複数のゲートライン４６を形成する。
【００３９】
図６は、図５のＩ−Ｉ´に沿った断面図である。図６においても、図５と同じ構成要素には、同じ符号を付している。
【００４０】
図６に示すように、素子分離膜４４Ａ上に防止膜４５が形成されているので、ゲートライン４６形成後の洗浄時における素子分離膜４４Ａのエッチング損失を防止することができる。
【００４１】
上述したように、本発明によると、素子分離膜が形成された部分の局部的な段差による半導体素子の不良を抑制するために、素子分離膜上に窒化物系の防止膜を形成することで、洗浄時に用いられるウェットケミカルによる素子分離膜のエッチング損失を防止することができる。
【００４２】
なお、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４３】
【図１Ａ】従来技術に係る半導体素子の製造方法を示す断面図である。
【図１Ｂ】従来技術に係る半導体素子の製造方法を示す断面図である。
【図２】従来技術に係る半導体素子の平面図である。
【図３】図２のＡ−Ａ´に沿った断面図である。
【図４Ａ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図４Ｂ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図４Ｃ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５】本発明の実施形態に係る半導体素子の平面図である
【図６】図５のＩ−Ｉ´に沿った断面図である。
【符号の説明】
【００４４】
４１      半導体基板
４２      トレンチ
４３      活性領域
４４      ギャップフィル絶縁膜
４４Ａ    素子分離膜
４５      防止膜
４６      ゲートライン
【図１Ａ】
2007173764.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
2007173764.tif 000009
【図５】
2007173764.tif 000010
【図６】
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