(57)【要約】【課題】内容参照メモリの検索サイクル時の消費電力を低減し、かつ検索動作を高速化する。【解決手段】データビットを格納するユニットセル（ＵＣ）を複数ビット含むエントリ（ＥＲＹ）が、マッチ線（ＭＬ）に結合される。このマッチ線に対し、１ビットミス時のマッチ線電流よりも小さくかつ全ビットマッチ状態のマッチ線電流よりも大きな電流値に制限される充電電流（Ｉｐ）を供給する。また、マッチ線のプリチャージ電圧レベルを、電源電圧（ＶＤＤ）の１／２倍以下の電圧レベル（ＶＭＬ）に制限する。【選択図】図１４
2007317342.tif 000002
【特許請求の範囲】
【請求項１】
各々が複数の内容参照メモリセルを有する複数のエントリ、
各前記エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線、
各エントリに並列に結合され、各エントリに並行して検索データを転送する検索データバス、および
各前記マッチ線に結合され、各々が、対応のマッチ線を電源電圧と接地電圧の間の中間値以下のプリチャージ電圧レベルにプリチャージするプリチャージ回路と、対応のマッチ線の電圧を前記プリチャージ電圧以下の電圧レベルの基準電圧と比較し、該比較結果を示す信号を生成する増幅回路と、前記増幅回路の活性化前に、対応のマッチ線と前記増幅回路とを分離する分離ゲートを含む複数のマッチアンプを備える、内容参照メモリ。
【請求項２】
前記内容参照メモリは、さらに、前記基準電圧を生成して各前記マッチアンプに伝達する基準電圧発生回路を備え、
前記分離ゲートは、前記増幅回路の活性前に前記基準電圧発生回路と前記増幅回路とを分離する、請求項１記載の内容参照メモリ。
【請求項３】
前記基準電圧発生回路は、前記基準電圧および前記プリチャージ電圧を同一電圧レベルで生成する、請求項１または２記載の内容参照メモリ。
【請求項４】
前記内容参照メモリは、前記プリチャージ回路が活性化されるプリチャージサイクルと、各前記エントリの格納データと前記検索データバスの検索データとの比較を行なう比較サイクルと、前記増幅回路が活性化される一致判定サイクルとを有し、
各前記マッチアンプは、さらに、前記比較サイクル時に対応のマッチ線に電流を供給するプルアップ電流供給回路を備える、請求項１から３のいずれかに記載の内容参照メモリ。
【請求項５】
前記プルアップ電流供給回路は、各前記エントリの１ビットの内容参照メモリセルが導通状態となるときに対応のマッチ線を流れる１ビットミス電流よりも小さく各前記エントリのすべての内容参照メモリセルが非導通状態のときに対応のマッチ線に流れるオフリーク電流よりも大きな電流を供給する、請求項４記載の内容参照メモリ。
【請求項６】
前記基準電圧は、前記プリチャージ電圧と同じ電圧レベルであり、
各前記マッチアンプは、さらに、前記プリチャージ回路の動作時に前記基準電圧が充電されかつ前記増幅回路の非動作時に充電電圧を保持して対応の分離ゲートを介して前記増幅回路に伝達する容量素子を備える、請求項１記載の内容参照メモリ。
【請求項７】
各前記マッチアンプは、さらに、前記一致判定サイクル完了時に対応のマッチ線を前記プリチャージ電圧よりも低い電圧レベルに放電する放電回路を備える、請求項４から６のいずれかに記載の内容参照メモリ。
【請求項８】
各々が複数の内容参照メモリセルを有する複数のエントリ、
各前記エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線、
各エントリに並列に結合され、各エントリに共通に検索データを転送する検索データバス、および、
各前記マッチ線に結合され、各々が対応のマッチ線の電圧と基準電圧を比較し、該比較結果を示す信号を生成する増幅回路と、前記増幅回路の増幅動作完了後対応のマッチ線を接地電圧レベルにプリチャージするプリチャージ回路と、前記プリチャージ回路の非活性化時対応のマッチ線に電流値が制限された電流を供給するプルアップ電流供給回路とを含む複数のマッチアンプを備える、内容参照メモリ。
【請求項９】
前記内容参照メモリは、さらに、前記エントリのマッチ線放電経路と同一構成を有し、１ビットの内容参照メモリセルが導通状態とされる状態を複製する複数のレプリカセルを有するレプリカエントリと、前記レプリカエントリの各レプリカセルに結合されるレプリカマッチ線と、前記レプリカマッチ線へ電流を供給する電流源とを含む電流発生回路をさらに備え、
前記プルアップ電流供給回路は、前記電流源の供給する電流のミラー電流を対応のマッチ線に流すトランジスタ素子を備える、請求項８記載の内容参照メモリ。
【請求項１０】
前記内容参照メモリは、さらに、前記エントリのマッチ線放電経路と同一構成を有し、全ビットの内容参照メモリセルが非導通状態とされる前記エントリの複製のレプリカエントリと、前記内容参照メモリセルの複製であり、導通状態とされる１ビットのレプリカセルと、前記レプリカエントリの各内容参照メモリセルに結合されるレプリカマッチ線と、前記レプリカマッチ線へ電流を供給する第１のカレントミラー型電流源と、前記レプリカセルに電流を供給する第２のカレントミラー型電流源と、前記第１および第２のカレントミラー型電流源の供給するミラー電流を受け、該受けた電流のミラー電流を電圧に変換してバイアス電圧を生成する電流／電圧変換部とを含む電流発生回路をさらに備え、
前記プルアップ電流供給回路は、前記電流／電圧変換部からのバイアス電圧を前記ミラー電流以下の大きさの電流に変換するトランジスタ素子を備える、請求項８記載の内容参照メモリ。
【請求項１１】
各々が複数の内容参照メモリセルを有する複数のエントリ、
各前記エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線、
各前記エントリに並列に結合され、各前記エントリに並行して検索データを転送する検索データバス、および
各前記マッチ線に結合され、各々が、対応のマッチ線を接地電圧レベルにプリチャージするプリチャージ回路と、前記プリチャージ回路の非活性化時対応のマッチ線に電流値が制限された電流を供給するとともに対応のマッチ線の電圧レベルの上限値を設定し、また、該マッチ線の電圧に応じた電圧レベルの信号を生成するプルアップ電流供給／判定回路を含む複数のマッチアンプを備え、前記制限された電流量は、１エントリの１ビットの内容参照メモリセルが導通状態とされるときに対応のマッチ線を流れる電流値よりも小さくかつ対応のエントリの内容参照メモリセルが全て非導通状態とされるときに対応のマッチ線を流れる電流よりも大きな電流である、内容参照メモリ。
【請求項１２】
前記内容参照メモリは、さらに、前記エントリの１ビットの内容参照メモリセルが導通状態とされる時に対応のマッチ線を流れる電流に相当する電流を生成する第１の電流源トランジスタ素子を含む定電流源と、前記第１の電流源トランジスタ素子とカレントミラー回路を構成する第２の電流源トランジスタ素子と、前記第２の電流源トランジスタ素子から電流を供給される第１の負荷トランジスタ素子と、中間電圧レベル以下の基準電圧と前記第２の電流源トランジスタ素子と前記第１の負荷トランジスタ素子の接続ノードの電圧とを比較し、該比較結果に応じた信号を前記第１の負荷トランジスタ素子のゲートへ供給する比較回路と、前記内容参照メモリセルの放電経路と同じ電流駆動能力を有し、前記第１の負荷トランジスタ素子からの電流を放電する放電素子とを含む電流発生回路をさらに備え、
前記プルアップ電流供給／判定回路は、前記第１の電流源トランジスタ素子とカレントミラー回路を構成する第１のトランジスタ素子と、前記第１のトランジスタ素子と直列に結合され、前記比較回路の出力信号に従って電流を対応のマッチ線に流す第２のトランジスタ素子とを含む、請求項１１記載の内容参照メモリ。
【請求項１３】
前記プルアップ電流供給／判定回路はさらに、前記第１および第２のトランジスタ素子の間に結合される第３のトランジスタ素子と、前記第２および第３のトランジスタ素子の接続ノードの電圧とプルアップ指示信号とに従って前記第３のトランジスタ素子のゲートを駆動するゲート回路を備え、前記第２および第３のトランジスタ素子の接続ノードに検出結果を示す信号が生成される、請求項１２記載の内容参照メモリ。
【請求項１４】
前記比較回路の出力信号を前記第２のトランジスタ素子の電流駆動力が大きくなるようにレベル調整して前記第２のトランジスタ素子のゲートへ与えるバッファ回路をさらに備える、請求項１２または１３記載の内容参照メモリ。
【請求項１５】
前記第１の電流源トランジスタ素子は電流／電圧変換機能を有し、
前記内容参照メモリは、さらに、前記第１の電流源トランジスタ素子が生成する電圧のレベルを前記第１のトランジスタ素子を介して流れる電流量が低減されるように変換する電流変換回路を備える、請求項１２または１３記載の内容参照メモリ。
【請求項１６】
前記定電流源は、
前記エントリの１ビットの内容参照メモリセルが導通状態とされる状態を複製する複数のレプリカセルを有するレプリカエントリと、
前記レプリカセルに共通に結合され、前記第１の電流源トランジスタ素子から電流が供給されるレプリカマッチ線とを有する、請求項１１記載の内容参照メモリ。
【請求項１７】
前記定電流源は、
導通状態の１ビットの内容参照メモリセルの放電経路を複製するレプリカセルと、
前記第１の電流源トランジスタ素子と前記レプリカセルとの間に接続される前記第２のトランジスタ素子と同一導電型の第３のトランジスタ素子と、
前記レプリカセルと前記第３のトランジスタ素子の間の接続ノードの電圧を前記マッチ線の上限値を規定する中間電圧と比較し、該比較結果に従って前記第３のトランジスタ素子のゲート電圧を調整する比較回路とを備える、請求項１２記載の内容参照メモリ。
【請求項１８】
前記レプリカセルは、前記１ビットの内容参照メモリセルの放電経路の合成オン抵抗と等しい抵抗値を有する抵抗素子で構成される、請求項１７記載の内容参照メモリ。
【請求項１９】
各々が複数の内容参照メモリセルを有する複数のエントリ、
各前記エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線、
各前記エントリに並列に結合され、各前記エントリに並行して検索データを転送する検索データバス、および
各前記マッチ線に結合され、各々が、対応のマッチ線の電圧レベルに応じた電圧レベルの信号を生成する検出回路と、前の一致検出サイクルのマッチ線の電圧レベルに応じた信号をラッチするラッチ回路と、前記ラッチ回路のラッチ信号に従って検索動作時対応のマッチ線へ選択的に電流を供給するチャージ回路を含む複数のマッチアンプを備える、内容参照メモリ。
【請求項２０】
前記検出回路は、前記ラッチ回路のラッチ信号に従って対応のマッチ線の電圧レベルの判定基準値が変更される、請求項１９記載の内容参照メモリ。
【請求項２１】
前記チャージ回路は、１エントリにおいて１ビットの内容参照メモリセルの導通時に対応のマッチ線に流れる１ビットミス電流よりも小さくと全ビットの内容参照メモリセルの非導通時に前記対応のマッチ線を流れるリーク電流よりも大きな電流を供給する、請求項１９記載の内容参照メモリ。
【請求項２２】
前記チャージ回路は、対応のマッチ線の電圧が所定レベル以上に上昇するのを防止する上限クランプ設定トランジスタ素子を備える、請求項１９から２１のいずれかに記載の内容参照メモリ。
【請求項２３】
各々が、各々が参照データを格納する複数の内容参照メモリセルと、前記複数の内容参照メモリセルに結合され、検索データとの一致検索結果に従って対応の内容参照メモリセルにより所定電圧レベル方向に駆動されるマッチ線とを含む複数のエントリと、前記複数のエントリに共通に結合され、前記検索データを並行して転送する検索データバスとを含む複数の検索ブロック、
各前記検索ブロックに対応して設けられ、各々が対応の検索ブロックの検索データバスに検索データを与える複数の検索データ入力回路、および
クロック信号に従って前記複数の検索ブロックおよび検索データ入力回路を順次活性化する活性制御回路を備える、内容参照メモリ。
【請求項２４】
前記複数の検索ブロックは、優先順位がつけられた複数のグローバルブロックに分割され、
前記活性制御回路は、優先順位の高いグローバルブロックにおいて一致が検出されると優先順位が低いグローバルブロックを非活性状態に維持する、請求項２３記載の内容参照メモリ。
【請求項２５】
各々が、複数の内容参照メモリセルを有する複数のエントリ、
各前記エントリに対応して設けられ、各々に対応のエントリの内容参照メモリセルが結合する複数のマッチ線、
各前記エントリに並列に結合され、各エントリに並行して検索データを転送する検索データバス、および
前記複数のマッチ線各々に対応して配置され、各々が、基準電圧ノードおよび対応のマッチ線を電源電圧と接地電圧との間の中間電圧以下の電圧レベルにプリチャージするプリチャージ回路と、対応のマッチ線の電圧を受ける第１のノードと前記基準電圧ノードに結合される第２のノードとを有し、前記第１および第２のノードの電圧を比較し、該比較結果を示す信号を生成する増幅回路と、前記増幅回路の活性化前に対応のマッチ線および前記基準電圧ノードと前記増幅回路の第１および第２のノードとを分離する分離ゲートと、前記分離ゲートの分離後前記増幅回路の活性化前に前記第１のノードを昇圧指示信号に従って昇圧する容量素子とを含む複数のマッチアンプを備える、内容参照メモリ。
【請求項２６】
各々が、複数の内容参照メモリセルを有する複数のエントリ、
各前記エントリに対応して設けられ、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線、
各前記エントリに並列に結合され、各エントリに並行して検索データを転送する検索データバス、および
前記複数のマッチ線各々に対応して配置され、各々が、対応のマッチ線を電源電圧と接地電圧との間の中間電圧以下のプリチャージ電圧レベルにプリチャージするプリチャージ回路と、対応のマッチ線の電圧を受ける第１のノードとプリチャージ電圧レベルの電圧を容量素子を利用して変化させて生成されるセンス基準電圧を受ける第２のノードとを有し、前記第１および第２のノードの電圧を比較し、該比較結果を示す信号を生成する増幅回路と、前記増幅回路の活性化前に前記第１および第２のノードに電荷を閉じ込める分離ゲートとを含む複数のマッチアンプを備える、内容参照メモリ。
【請求項２７】
前記プリチャージ回路は、さらに、前記分離ゲートを介して前記第２のノードを前記中間電圧以下のプリチャージ電圧レベルにプリチャージし、
各前記マッチアンプは、
前記第２のノードと前記分離ゲートとの間に設けられ、降圧指示信号に従ってチャージャポンプ動作を行なって前記第２のノードの電圧レベルを低下させて前記センス基準電圧を生成する容量素子をさらに備え、前記降圧指示信号は、前記分離ゲートの分離動作後で前記増幅回路の活性化前に活性化される、請求項２６記載の内容参照メモリ。
【請求項２８】
前記プリチャージ回路は、さらに、前記分離ゲートを介して前記第２のノードに結合される基準電圧線を前記中間電圧以下の電圧レベルにプリチャージし、
各前記マッチアンプは、
前記基準電圧線に設けられ、降圧指示信号に従ってチャージャポンプ動作により前記基準電圧ノードの電圧レベルを低下させる容量素子をさらに備え、前記降圧指示信号は、前記分離ゲートの分離動作前に前記プリチャージ動作の完了後に活性化される、請求項２６記載の内容参照メモリ。
【請求項２９】
前記プリチャージ回路は、さらに、前記分離ゲートを介して前記第２のノードに結合される基準電圧線を前記中間電圧以下の電圧レベルにプリチャージし、
各前記マッチアンプは、容量素子と、前記容量素子を前記プリチャージ動作時に接地電圧レベルにプリチャージする第１のトランジスタと、降圧指示信号に従って前記容量素子を前記基準電圧線に結合する第２のトランジスタとを備え、前記降圧指示信号は、前記分離ゲートの閉じ込め動作前に活性化される、請求項２６記載の内容参照メモリ。
【請求項３０】
前記複数のマッチアンプに共通に設けられ、前記センス基準電圧を各前記マッチアンプの第２のノードに供給する主降圧回路をさらに備え、
前記主降圧回路は、
容量素子と、
前記プリチャージ動作時に前記容量素子を接地電圧レベルにプリチャージする第１のトランジスタと、前記複数のマッチポンプに結合される出力ノードを前記プリチャージ動作時に前記中間電圧レベル以下の電圧レベルにプリチャージする第２のトランジスタと、前記プリチャージ動作の完了後、前記出力ノードを前記容量素子に結合する第３のトランジスタとを備え、前記出力ノードは、各前記マッチアンプの分離ゲートを介して前記第２のノードに結合される、請求項２６記載の内容参照メモリ。
【請求項３１】
各前記マッチアンプは、さらに、前記増幅回路の増幅動作完了後に前記第１および第２のノードを電気的に短絡するイコライズトランジスタをさらに備える、請求項３０記載の内容参照メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、内容参照メモリに関し、特に、検索動作時における消費電流およびピーク電流を低減しかつ検索動作を高速化するための構成に関する。
【背景技術】
【０００２】
内容参照メモリ（ＣＡＭ：Content Addressable Memory）は、データの読出／書込機能に加えて、その記憶データと与えられた検索データとの一致判定を行なう機能を有する。検索データワードを格納する１エントリが、複数のＣＡＭセルで構成され、これらのＣＡＭセルに、検索候補のワードビットが格納される。各エントリには、対応のＣＡＭセルが並列に結合されるマッチ線が設けられる。検索データワードとエントリの格納データワードとが一致した場合には、対応のマッチ線が“１”の状態に維持され、不一致のときには対応のマッチ線が“０”の状態に駆動される。
【０００３】
このマッチ線の電圧レベルを識別することにより、検索データに対応するデータが、たとえばテーブルなどに格納されているかの判定を行なうことができる。このような内容参照メモリは、たとえば、通信用途のルータおよびキャッシュメモリにおけるキャッシュミス／ヒットの判定などにおいて用いられている。ネットワークルータなどで行なわれるＩＰパケットのルーティングは、ルータ内に設けられる内容参照メモリに格納されているＩＰアドレスと外部から入力されるＩＰアドレスとを照合することにより行なわれる。たとえば、このルータ内の内容参照メモリにおいて一致状態のマッチ線情報に基づいて、次の行き先アドレスを示す値をＩＰパケットに書込んで、対応のポートから送出する。
【０００４】
通常、通信ルータなどにおいて用いられるＣＡＭにおいては、検索データのビット幅が、７２ビットから２８８ビットであり、エントリ数が、約６４Ｋである。
【０００５】
従来のＣＡＭにおいては、マッチ線が、プリチャージ期間に電源電圧ＶＤＤ（または接地電圧ＧＮＤレベル）にプリチャージされる。記憶データと検索データとの一致を検出するサーチ期間に、検索データとエントリＣＡＭセルのデータビットを比較する。不一致の場合には、このＣＡＭセル内のトランジスタにより、対応のマッチ線が、プリチャージ電圧と異なる接地電圧（または電源電圧レベル）へ放電（または充電）される。したがって、１つのエントリにおいて不一致のＣＡＭセルの個数がたとえばｎ個ある場合には、Ｉ＿ｍｉｓｓ×ｎの電流により、１つのマッチ線が放電（または充電）される。ここで、Ｉ＿ｍｉｓｓは、１つのＣＡＭセルが不一致状態のときに駆動する電流である。エントリ内のすべてのＣＡＭセルにおいてデータビットがすべて一致している場合には、ＣＡＭセルは放電（または充電）経路が存在しない。従って、一致状態のマッチ線は、プリチャージ電圧（電源電圧ＶＤＤまたは接地電圧ＧＮＤ）レベルに維持される。
【０００６】
ＣＡＭにおいては、検索データは、複数のエントリに並列に与えられ、各エントリにおいて、検索動作が並行して実行される。検索データを伝達するサーチ線および一致結果を示す信号を生成するマッチ線は、各検索動作が行なわれる検索サイクルごとに、所定の電圧レベルにプリチャージされる。一例として、サーチ線は、接地電圧レベルにプリチャージされ、マッチ線は電源電圧レベルにプリチャージされる。このサーチ線には、すべてのエントリのＣＡＭセルが結合される。従って、サーチ線の容量負荷は大きい。また、検索時の一致以外の大多数のマッチ線が、各検索サイクルごとに、電源電圧レベルと接地電圧レベルの間で変化する。したがって、サーチ線およびマッチ線の充放電電流が大きく、消費電流／電力が大きくなるという問題が生じる。
【０００７】
この内容参照メモリにおける消費電流を低減し、高速に検索動作を行なう構成が、非特許文献１（H. Noda, et. al.,“A cost-efficient high-performance dynamic TCAM with pipelined hierarchical searching and shift redundancy architecture”, JSSCC, Vol.40, 2005, pp.245-253.）に示されている。この非特許文献１に示される構成においては、マッチ線が階層構造化される。１エントリに対して複数のローカルマッチ線が設けられる。これらの複数のローカルマッチ線が、共通のグローバルマッチ線に結合される。各ローカルマッチ線において、パイプライン的に検索動作を実行する。たとえば、１４４ビットの検索データが、７２ビットデータに分割される。最初の７２ビットで一致しなかったブロックのローカルマッチ線においては、以後の検索を続行する必要がない。従って、不一致ブロックに対応するエントリにおいては、次の段階でのサーチ線の活性化が行なわれず、ローカルマッチ線の放電は行なわれない。充放電が行なわれるローカルマッチ線の数を低減することができ、消費電力を低減することができる。
【０００８】
また、この非特許文献１においては、サーチデータ格納用に、ＤＲＡＭ型セル構造が用いられ、個々のＤＲＡＭセルにデータビットを格納して３値データを格納する。この３値データを格納するＣＡＭセルは、通常、ＴＣＡＭ（ターナリＣＡＭ：Ternary CAM）セルと呼ばれ、ドントケア状態を格納することができる。
【０００９】
また、検索動作を高速化することを図る構成が、特許文献１(特開平１０−２７４８１号公報）に示されている。この特許文献1に示される構成においては、スタンバイ時においてマッチ線を接地電圧レベルにプリチャージする。検索動作時に、各マッチ線に、検索データと１ビット不一致のときに流れる電流と同程度の大きさの電流をマッチ線に供給する。不一致のエントリのマッチ線の電圧上昇を、基準電圧以下に抑制し、消費電流を低減することを図る。
【００１０】
特許文献２（特開２００４−１９２６９５号公報）は、同様、検索時の消費電流を低減することを図る構成を示している。この特許文献２においては、スタンバイ時において相補サーチ線を短絡することによりサーチ線を中間電圧レベルにプリチャージする。マッチ線は、スタンバイ時に接地電圧にプリチャージし、検索動作開始時に容量素子からの充電電荷によりチャージアップする。容量素子とマッチ線との容量分割によりマッチ線の電圧レベルの上限値を電源電圧より低い中間電圧レベルとする。マッチ線の電圧レベルの検出は、バッファ回路により行われる。
【００１１】
マッチ線負荷増大時においても高速で検索動作を実行することを図る構成が、特許文献３（特開２００３−１０００８６号公報）において示されている。この特許文献３においては、マッチ線それぞれに対応して、基準電圧発生回路と、差動増幅回路とが設けられる。差動増幅回路により基準電圧とマッチ線電圧との比較を行うことにより、検索判定動作を高速化することを図る。
【００１２】
特許文献４（特開２００２−３５８７９１号公報）は、検索動作時のプリチャージ電流を低減することを図る構成を示す。この特許文献４においては、ＣＡＭエントリを分割する。分割ＣＡＭエントリのプリチャージ電圧レベルおよび不一致時のマッチ線の駆動電圧レベルを逆に設定する。すなわち、一方において、マッチ線をＨレベルプリチャージかつ不一致時にＬレベル放電に設定し、他方をマッチ線をＬレベルプリチャージかつ不一致時にＨレベル充電とする。分割ＣＡＭエントリのマッチ線を短絡することにより、不一致エントリにおいてプリチャージ時において電荷の再配分により中間電圧レベルにまでマッチ線が駆動され、消費電流を低減することを図る。
【００１３】
特許文献５（特開２００２−２４５７８３号公報）も検索動作時の消費電流を低減することを図る構成が示す。この特許文献５に示される構成においては、一致状態のエントリと同一の容量を有するダミーマッチ線を設ける。マッチ線およびダミーマッチ線は接地電圧にプリチャージされ、検索動作時に電流が供給される。ダミーマッチ線の電圧レベルがＨレベルと判定されると判定タイミング信号を生成し、マッチ線に対する充電を停止する。マッチ線の充電期間を短くすることにより消費電流を低減する。マッチ線の電圧レベルの判定には差動増幅回路が用いられ、参照電圧とマッチ線電圧との比較が行われる。
【００１４】
特許文献６（特開２００１−３１９４８１号公報）は、検索動作時の消費電流の低減および検索動作の高速化を図る構成が示されている。この特許文献６に示される構成においては、データ書込／読出用のビット線と検索データ転送用のサーチ線とを別々に設ける。ビット線をＨレベルにプリチャージ、サーチ線をＬレベルにプリチャージする。検索時、検索データに応じて、サーチ線とビット線とを短絡することによりハイレベルのサーチ線を中間電圧レベルに設定し、サーチ線電圧振幅を接地電圧と中間電圧レベルに設定する。マッチ線に対しては、中間電圧レベルにプリチャージし、検索動作時にはデカップルトランジスタを介してマッチ線をチャージアップする。このデカップルトランジスタを介してマッチ線とセンスアンプとが結合される。センスアンプの入力ノードのセンスノードの充電が行なわれても、デカップルトランジスタによりマッチ線の電圧上昇は抑制される。不一致時には、マッチ線を介してセンスノードが放電される。マッチ線および／またはサーチ線の電圧振幅を制限することにより消費電流の低減および検索動作の高速化を図る。
【特許文献１】特開平１０−２７４８１号公報
【特許文献２】特開２００４−１９２６９５号公報
【特許文献３】特開２００３−１０００８６号公報
【特許文献４】特開２００２−３５８７９１号公報
【特許文献５】特開２００２−２４５７８３号公報
【特許文献６】特開２００１−３１９４８１号公報
【非特許文献１】H. Noda, et. al.,“A cost-efficient high-performance dynamic TCAM with pipelined hierarchical searching and shift redundancy architecture”, JSSCC, Vol.40, 2005, pp.245-253.
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述のように、内容参照メモリ（ＣＡＭ、ＴＣＡＭ）においては、各検索サイクルごとに、サーチ線およびマッチ線が充放電され、消費電流が大きい。前述の非特許文献１においては、マッチ線を階層構造とし、複数のローカルマッチ線ブロック毎にパイプライン的に検索動作を行なう。あるパイプラインステージ（ローカルマッチ線ブロック）において不一致のエントリに対しては、以後のサーチ線およびローカルマッチ線の放電を停止し、消費電流を低減することを図る。
【００１６】
しかしながら、この非特許文献１においては、マッチ線について階層構造が用いられているものの、サーチ線は、全エントリに共通に設けられている。したがって、負荷容量の大きなサーチ線については、電源電圧レベルと接地電圧レベルの間で、検索データに応じて充放電が行なわれ、消費電流を低減するうえで、改善の余地がある。
【００１７】
また、多数のサーチ線およびローカルマッチ線においてそれぞれ同時に検索動作が行なわれる。このため、同時動作電流（ピーク電流）が大きく、スイッチングノイズの原因となる問題が生じる。
【００１８】
また、グローバルマッチ線およびローカルマッチ線は、前述の非特許文献１においては、電源電圧レベルと接地電圧レベルの間で充放電される。したがって、一致検出結果を示すローカル／グローバルマッチ線の信号振幅が大きく、消費電流を低減するうえで、また一致結果が確定するまでの時間を低減するうえで限界が生じるという問題が生じる。電源電圧レベルを低下させ、信号振幅を小さくすることは可能である。しかしながら、その場合、トランジスタ素子の動作速度から電源電圧レベルの下限があり、この方式では、高速化に限界がある。
【００１９】
また、特許文献１に示される構成においては、ＣＡＭセルと同様のトランジスタを用いて１ビットミス時の電流を生成してマッチ線に供給する。ゲートに基準電圧を受けるトランジスタを介してマッチ線の充電を行なっており、不一致のマッチ線の電圧上昇を基準電圧以下に抑制する。しかしながら、一致状態のマッチ線は電源電圧レベルにまで充電され、電圧振幅が大きくなるという問題が生じる。この特許文献１においては、マッチ線の電圧振幅を、一致状態および不一致状態にかかわらず中間電圧レベル以下に設定する構成については示されていない。また、エントリの一致状態のＣＡＭセルにおいて流れるオフリーク電流が、マッチ線プリチャージ電流に対して及ぼす影響についても考慮されていない。
【００２０】
特許文献２に示される構成においては、マッチ線が容量素子との容量分割による電荷再配分により、そのプリチャージ電圧レベルが設定される。したがって、マッチ線と容量素子との間の容量値の調整に精度が要求され、正確に所望の中間電圧レベルに一致状態のマッチ線をチャージアップするのが困難となる。また、特許文献２においては、サーチ線のプリチャージを相補サーチ線の短絡により行い、サーチ線の充放電電流を低減することが行なわれている。しかしながら、この場合においても、サーチ線の容量を低減することは行なわれていない。従って、検索データに応じて中間電圧レベルから電源電圧レベルまでサーチ線を充電するため、エントリ数が増大し、サーチ線の負荷容量が増大した場合、消費電流を低減することができなくなるという問題が生じる。
【００２１】
特許文献３に示される構成においては、マッチ線それぞれに対応して、基準電圧発生回路および差動増幅回路が設けられている。しかしながら、この特許文献３においては、マッチ線が電源電圧レベルにプリチャージされている。従って、マッチ線の電圧振幅が大きく、高速の検索動作および消費電流低減を実現することができなくなるという問題が生じる。
【００２２】
特許文献４に示される構成においては、ＣＡＭエントリを分割しており、分割エントリにおいてプリチャージ電圧レベルが異なり、分割エントリ間での動作速度を一致させるのが困難であるという問題が生じる。また、各エントリにおいて、分割エントリの一致／不一致に応じて分割エントリのマッチ線の接続を制御する必要があり、この接続を行うための回路の占有面積が大きくなるという問題が生じる。さらに、各分割エントリのマッチ線の電圧振幅は電源電圧レベルであり、高速で検索動作を行うことができなくなるという問題が生じる。また、検索データのビット数が増大し、エントリのＣＡＭセルのビット数が増大した場合、応じてマッチ線の負荷も増大し、中間電圧レベルから電源電圧レベルへのプリチャージの消費電流が増大するという問題が生じる。
【００２３】
特許文献５に示される構成においては、ダミーマッチ線の電圧レベルを検出して、判定タイミングを設定して、マッチ線のプリチャージ期間を調整している。しかしながら、このプリチャージ電流値を制限することは何ら考慮されていない。また、一致状態のマッチ線の充電は停止されておらず、検索動作時の消費電流を低減する上で限度がある。
【００２４】
特許文献６に示される構成においては、サーチ線とビット線との短絡により、サーチ線の電圧振幅を電源電圧よりも小さい中間電圧に設定している。従って、ビット線を電源電圧レベルにまでプリチャージする必要があり、消費電流を低減することができないという問題が生じる。また、デカップルトランジスタを介してマッチ線とバッファ（センスアンプ）とを結合し、一致状態のマッチ線の中間電圧レベルへのチャージアップおよびセンスノードの電源電圧レベルへのプルアップを行なっている。従って、センスノードの放電速度が、検索データ１ビットが不一致のときには遅くなり、高速で検索動作を行うことができなくなるという問題が生じる。この特許文献６は、別の実施例においては、容量素子の充電電荷の再配分により一致状態のマッチ線の電圧レベルを設定している。従って、先の特許文献２の構成と同様、容量素子とマッチ線の負荷容量の調整が困難となるという問題が生じる。
【００２５】
それゆえ、この発明の目的は、検索データのビット数が大きい場合においても、消費電流をより低減することができかつ高速に検索動作を行なうことのできる内容参照メモリを提供することである。
【課題を解決するための手段】
【００２６】
この発明に係る内容参照メモリは、要約すれば、分離ゲートを利用してマッチ線とマッチアンプの増幅回路とを分離して、センス動作を行う。マッチ線は、電源電圧と接地電圧の間の中間電圧レベル以下の電圧にプリチャージされる。
【００２７】
この発明の第１の観点の実施の形態に係る内容参照メモリは、各々が複数の内容参照メモリセルを有する複数のエントリと、各エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線と、各エントリに並列に結合され、各エントリに並行して検索データを転送する検索データバスと、各マッチ線に結合される複数のマッチアンプとを含む。各マッチアンプは、対応のマッチ線を電源電圧と接地電圧との中間値以下のプリチャージ電圧レベルにプリチャージするプリチャージ回路と、対応のマッチ線の電圧をプリチャージ電圧以下の電圧レベルの基準電圧と比較し、該比較結果を示す信号を生成する増幅回路と、この増幅回路の活性化の前に該増幅回路と対応のマッチ線とを分離する分離ゲートとを含む複数のマッチアンプを備える。
【００２８】
この発明の第２の観点の実施の形態に係る内容参照メモリは、各々が複数の内容参照メモリセルを有する複数のエントリと、各エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線と、各エントリに並列に結合され、各エントリに検索データを共通に転送する検索データバスと、各マッチ線に対応して配置されかつ対応のマッチ線に結合されるマッチアンプとを含む。各マッチアンプは、対応のマッチ線の電圧を基準電圧と比較し、該比較結果を示す信号を生成する増幅回路と、この増幅回路の増幅動作完了後対応のマッチ線を接地電圧レベルにプリチャージするプリチャージ回路と、プリチャージ回路の非活性化時対応のマッチ線に電流値が制限された電流を供給するプルアップ電流供給回路を含む。
【００２９】
この発明の第３の観点の実施の形態に係る内容参照メモリは、各々が複数の内容参照メモリセルを有する複数のエントリと、各エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線と、各エントリに並列に結合され、各エントリに並行して検索データを転送する検索データバスと、各マッチ線に対応して配置されかつ対応のマッチ線に結合される複数のマッチアンプとを含む。各マッチアンプは、対応のマッチ線を接地電圧レベルにプリチャージするプリチャージ回路と、このプリチャージ回路の非活性化時対応のマッチ線に電流値が制限された電流を供給するとともに、対応のマッチ線の電圧レベルに応じた電圧レベルの信号を生成するプルアップ電流供給／判定回路を含む。この電流値が制限された電流は、１エントリにおいて１ビットの内容参照メモリセルが導通状態とされ時に対応のマッチ線を流れる電流よりも小さく全ビットの内容参照メモリセルが非導通状態とされるときに対応のマッチ線を流れる電流よりも大きくされる。
【００３０】
この発明の第４の観点の実施の形態に係る内容参照メモリは、各々が複数の内容参照メモリセルを有する複数のエントリと、各エントリに対応して配置され、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線と、各エントリに並列に結合され、各エントリに検索データを並行して転送する検索データバスと、各マッチ線に対応して配置されかつ対応のマッチ線に結合される複数のマッチアンプを備える。各マッチアンプは、対応のマッチ線の電圧レベルに応じた電圧レベルの信号を生成する検出回路と、この検出回路からの前の一致検出サイクルのマッチ線の電圧レベルに応じた信号をラッチするラッチ回路と、このラッチ回路のラッチ信号に従って検索動作時、対応のマッチ線へ選択的に電流を供給するチャージ回路を含む。
【００３１】
この発明の第５の観点の実施の形態に係る内容参照メモリは、複数のエントリを含む複数の検索ブロックを有する。各エントリは、参照データを格納する複数の内容参照メモリセルと、これらの複数の内容参照メモリセルに結合され、検索データとの一致検索結果に従って対応の内容参照メモリセルにより所定電圧レベル方向に駆動されるマッチ線とを含む。各検索ブロックは、さらに、これら複数のエントリに共通に結合され、検索データを転送する検索データバスとを含む。この第５の観点の実施の形態に係る内容参照メモリは、さらに、各検索ブロックに対応して設けられ、各々が対応の検索ブロックの検索データバスに検索データを与える複数の検索データ入力回路と、クロック信号に従って複数の検索ブロックおよび検索データ入力回路を順次活性化する活性制御回路を備える。
【００３２】
この発明の第６の観点の実施の形態に係る内容参照メモリは、各々が、複数の内容参照メモリセルを有する複数のエントリと、各エントリに対応して設けられ、各々に対応のエントリの内容参照メモリセルが結合する複数のマッチ線と、各エントリに並列に結合され、各エントリに並行して検索データを転送する検索データバスと、複数のマッチ線各々に対応して配置される複数のマッチアンプを備える。各マッチアンプは、基準電圧ノードおよび対応のマッチ線をプリチャージするプリチャージ回路と、第１および第２のノードの電圧を比較し、該比較結果を示す信号を生成する増幅回路とを含む。プリチャージ電圧は、電源電圧と接地電圧との間の中間電圧以下の電圧レベルである。増幅回路の第１のノードは、対応のマッチ線の電圧を受け、第２のノードは、基準電圧ノードに結合される。マッチアンプは、さらに、この増幅回路の活性化前に対応のマッチ線および基準電圧ノードと増幅回路の第１および第２のノードとを分離する分離ゲートと、この分離ゲートの分離後で増幅回路の活性化前に第１のノードを昇圧指示信号に従って昇圧する容量素子とを含む。
【００３３】
この発明の第７の観点の実施の形態に係る内容参照メモリは、各々が、複数の内容参照メモリセルを有する複数のエントリと、各エントリに対応して設けられ、各々に対応のエントリの内容参照メモリセルが結合される複数のマッチ線と、各エントリに並列に結合され、各エントリに並行して検索データを転送する検索データバスと、複数のマッチ線各々に対応して配置される複数のマッチアンプを備える。マッチアンプの各々は、対応のマッチ線をプリチャージするプリチャージ回路と、第１および第２のノードの電圧を比較し、該比較結果を示す信号を生成する増幅回路とを含む。プリチャージ電圧は、電源電圧と接地電圧との間の中間電圧以下の電圧レベルである。第１のノードは、対応のマッチ線の電圧を受ける。第２のノードは、センス基準電圧を受ける。マッチアンプは、さらに、増幅回路の活性化前に第１および第２のノードに電荷を閉じ込める分離ゲートを含む。センス基準電圧は、プリチャージ電圧レベルの電圧を、容量素子を用いて変化させて生成される。
【発明の効果】
【００３４】
この発明に従えば、低消費電流で高速に検索／判定動作を行う内容参照メモリが実現される。
【００３５】
本発明に従う実施の形態において得られる代表的な効果は以下のとおりである。マッチ線のプリチャージ電圧レベルを中間電圧レベル以下に設定することにより、マッチ線の充放電電流を低減することができる。また、マッチ線の信号振幅が小さくなり、高速の検索動作が可能となる。この検索動作時、マッチ線とマッチアンプの増幅回路とを分離して増幅回路を活性化することにより、増幅回路動作時に、マッチ線をフルスイングさせる必要がなくなる。すなわち、中間電圧レベルからマッチ線のプリチャージまたはプルアップを行うことができ、マッチ線の信号振幅を低減することができ、消費電流を低減することができる。また、増幅回路として、交差結合型ラッチアンプを利用する場合には、増幅回路の駆動容量が低減され、高速の増幅動作が実現される。
【００３６】
また、マッチ線に対して電流値が制限された電流を供給することにより、接地電圧レベルにプリチャージされたマッチ線を、検索データとの比較に応じて所定電圧レベルにまで充電することができ、また、その上昇電圧レベルを抑制することができ、高速の検索動作および消費電流低減を実現することができる。また、マッチ線の充放電を行う検索不一致状態のマッチ線の電圧振幅は、電源電圧よりも小さくすることができ、消費電流を低減することができる。
【００３７】
この制限された電流値を、マッチ線から１ビットミス状態のエントリを介して流れる電流よりも小さくかつ全ビット非導通状態のエントリを介して流れるマッチ線電流よりも大きくする。これにより、１ビットミス時においてもマッチ線の電圧上昇を抑制することができ、また、マッチ状態のマッチ線のリーク電流による電圧低下を補償することができる。応じて、マッチ線の電圧振幅を小さくして、高速かつ低消費電流の検索動作を実現することができる。
【００３８】
また、複数の検索ブロックにエントリを分割し、各検索ブロックにおいて順次検索動作を行なうことにより、サーチ線を分割した行動と等価な構造が実現され、サーチ線の充放電電流を低減することができ、高速の検索動作が可能となる。また、この検索ブロックにおいて順次検索動作を行なうことにより、検索動作時のピーク電流を低減することができ、スイッチングノイズなどの影響を抑制することができる。
【００３９】
電荷を閉じ込めてマッチ線の電圧レベルのセンス動作を行なう場合、容量素子を利用してこのマッチ線電圧を変化させる。容量素子に接続される配線容量は小さく、マッチ線全体を、容量素子を用いてその電圧レベルを変化させる構成に比べて、容量素子のサイズを小さくすることができ、レイアウト面積を低減できる。また、少量の電荷で大きく電圧を変化させることができ、また増幅動作時のフルスイングするノードの負荷容量は小さく、消費電力を低減することができる。
【００４０】
また、センス基準電圧を容量素子を利用してプリチャージ電圧を変化させて生成する場合、容量素子のチャージャポンプ動作（容量結合作用）を利用してプリチャージ電圧レベルを変化させる。電荷閉じ込め後にセンス基準電圧を変化させて生成する場合には、容量素子のレイアウト面積を低減することができる。また、この電荷閉じ込め前にセンス基準電圧を容量素子を用いて変化させて生成することにより、マッチアンプにおいて、センスノードの容量バランスのための容量素子が不要となり、レイアウト面積を低減できる。また、この増幅回路のセンスノード（第１および第２のノード）の振幅がフルスイングしても、センスノードには、容量素子がなく、センスノードの充放電に要する消費電流を低減できる。
【発明を実施するための最良の形態】
【００４１】
［実施の形態１］
図１は、この発明の実施の形態１に従う内容参照メモリの全体の構成を概略的に示す図である。図１において、内容参照メモリは、ユニットセルＵＣが行列状に配列されるメモリセルアレイ１を含む。このメモリセルアレイ１は、複数のエントリＥＲＹに分割され、各エントリＥＲＹに対しては、対応のエントリ内のユニットセルＵＣが並列に結合されるマッチ線ＭＬが設けられる。また、メモリセルアレイ１の各エントリＥＲＹに共通に、検索データを伝達するサーチ線対ＳＬＰが設けられる。このサーチ線対ＳＬＰとマッチ線ＭＬの交差部に対応してユニットセルＵＣが設けられる。このユニットセルＵＣは、その構成は後に説明するが、データの記憶および検索機能を有する。このユニットセルの構成としては、種々の構成が考えられる。従って、ここでは、内容参照メモリセル（ＣＡＭセル）に代えてユニットセルの名称を用いる。
【００４２】
内容参照メモリは、さらに、エントリＥＲＹそれぞれに対応して設けられて、検索データと各エントリの記憶データとの一致／不一致の判定を行なう一致判定回路２を含む。この一致判定回路２は、マッチ線に対して結合されるマッチアンプ１０を含む。内容参照メモリは、さらに、一致判定回路２のマッチアンプ１０に対し中間電圧ＶＭＬおよび比較基準電圧ＶＲＥＦを供給する中間電圧発生回路６と、外部からの検索データＳＤを受けて、メモリセルアレイ１のサーチ線対ＳＬＰに伝達する検索データ入力回路４と、クロック信号ＣＬＫに応じて、外部からの動作モードを指定するコマンドＣＭＤに従って、これらの一致判定回路２および検索データ入力回路４の動作を制御する制御回路８を含む。
【００４３】
中間電圧発生回路６は、電源電圧ＶＤＤから、電圧ＶＤＤ／２以下の電圧レベルの中間電圧を生成する。この中間電圧ＶＭＬおよび比較基準電圧ＶＲＥＦは、同じ電圧レベルであってもよく、また、中間電圧ＶＭＬが比較基準電圧ＶＲＥＦよりも高い電圧レベルであってもよい。中間電圧ＶＭＬが、マッチアンプ１０を介して各マッチ線ＭＬをプリチャージするプリチャージ電圧として用いられる。マッチ線ＭＬの振幅を電源電圧ＶＤＤの１／２倍以下に設定することにより、消費電流を低減し、また、検索動作を高速化する。
【００４４】
図２は、図１に示すユニットセルＵＣの構成の一例を示す図である。図２において、ユニットセルＵＣは、１ビットのデータを記憶するＳＲＡＭセルＳＭＣと、マッチ線ＭＬと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果型トランジスタ）ＴＲ１およびＴＲ２と、マッチ線ＭＬと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＲ３およびＴＲ４を含む。ＭＯＳトランジスタＴＲ１およびＴＲ３は、それぞれのゲートが、サーチ線ＳＬおよび／ＳＬに結合される。ＭＯＳトランジスタＴＲ２およびＴＲ４のそれぞれのゲートは、ＳＲＡＭセルＳＭＣの内部記憶ノードを／ＤおよびＤに結合される。これらの内部記憶ノードＤおよび／Ｄには、互いに相補なデータビットが格納される。ＳＲＡＭセルＳＭＣが“１”を記憶しているとき、内部記憶ノードＤがＨレベル、内部記憶ノード／ＤがＬレベルである。従って、この状態においては、ＭＯＳトランジスタＴＲ２が導通状態、ＭＯＳトランジスタＴＲ４が、非導通状態である。ＳＲＡＭセルＳＭＣがデータ“０”を記憶している場合には、逆の状態となる。
【００４５】
サーチ線ＳＬおよび／ＳＬは、図１に示すサーチ線対ＳＬＰを構成し、検索動作時、相補データが伝達される。この図２に示すユニットセルＵＣにおいては、ＳＲＡＭセルＳＭＣに対するデータの書込および読出を行なうためのワード線およびビット線対が設けられるが、これらのワード線およびビット線対は示していない。
【００４６】
検索動作時、ＳＲＡＭセルＳＭＣが“１”を記憶しているとき（内部記憶ノードＤがＨレベル）、検索データ“１”が与えられたとする。この場合、サーチ線ＳＬがＨレベル、補のサーチ線／ＳＬがＬレベルである。したがって、ＭＯＳトランジスタＴＲ２およびＴＲ３が非導通状態であり、マッチ線ＭＬは、プリチャージ電圧レベルを維持する。一方、ＳＲＡＭセルＳＭＣの内部記憶ノードＤがＨレベルの電位のときに、サーチ線ＳＬに“０”の検索データが転送されたときには、サーチ線ＳＬはＬレベル、補のサーチ線／ＳＬがＨレベルとなる。この場合には、ＭＯＳトランジスタＴＲ３およびＴＲ４が導通し、マッチ線ＭＬは、プリチャージ電圧レベルから接地電圧レベルに放電される。
【００４７】
したがって、この図２に示すユニットセルＵＣを用いた場合、検索データとエントリの記憶データの一致／不一致の２値判定を行なうことができる。マッチ線ＭＬには、対応のエントリのユニットセルＵＣが並列に結合されており、エントリＥＲＹのユニットセルＵＣがすべて一致状態の場合に、マッチ線ＭＬは、プリチャージ電圧レベルを維持する。一方、エントリにおいて少なくとも１ビットのユニットセルが不一致状態のときには、この不一致状態のユニットセルを介してマッチ線ＭＬが放電され、このマッチ線ＭＬの電位がプリチャージ電圧レベルから低下する。したがって、このマッチ線ＭＬの電位レベルを一致判定回路２のマッチアンプ１０で増幅することにより、検索データと各エントリの記憶データとの一致／不一致を判定する２値判定を行なうことができる。
【００４８】
図３は、図１に示すユニットセルＵＣの他の構成を示す図である。図３において、ユニットセルＵＣは、図２に示すユニットセルＵＣと以下の点でその構成が異なる。すなわち、データ記憶素子として、ＳＲＡＭセルＳＭＣに代えて、個々に記憶データの論理値を設定することのできる第１セルＭＣ１および第２セルＭＣ２が用いられる。第１セルＭＣ１および第２セルＭＣ２の記憶ノードＮＤ１およびＮＤ２が、それぞれ、ＭＯＳトランジスタＴＲ２およびＴＲ４のゲートに結合される。これらの第１セルＭＣ１および第２セルＭＣ２は、各々、たとえば前述の非特許文献１においては、ＤＲＡＭ型メモリセルで実現される。キャパシタの蓄積電荷により、データを記憶する。図３に示すユニットセルＵＣの他の構成は、図２に示すユニットセルＵＣの構成と同じであり、対応する部分には同一参照符号を附して、その詳細説明は省略する。
【００４９】
図３においても、第１セルＭＣ１および第２セルＭＣ２に対し、それぞれ、データの書込／読出を行なうためのワード線およびビット線が設けられる。しかしながら、図３においても、これらのデータの書込／読出を行なうためのワード線およびビット線は図面を簡略化するために示していない。
【００５０】
この図３に示すユニットセルＵＣにおいて、第１セルＭＣ１および第２セルＭＣ２に相補データが格納される場合には、図２に示すユニットセルＵＣと同じ論理での検索動作が行なわれる。すなわち、不一致（ミス時）にはマッチ線ＭＬが放電され、一致時（ヒット時）にはマッチ線ＭＬはプリチャージ電圧レベルに維持される。
【００５１】
第１セルＭＣ１および第２のセルＭＣ２にともに、データ“０”（Ｌレベル）が格納される場合、ＭＯＳトランジスタＴＲ２およびＴＲ４がともに非導通状態となる。したがって、この状態においては、検索データの論理値に関わらず、マッチ線ＭＬの放電は行なわれず、マッチ線ＭＬはプリチャージ状態を維持する。これにより、「ドントケア」状態を実現することができる。
【００５２】
第１セルＭＣ１および第２セルＭＣ２の両者に、データ“１”（Ｈレベル）が格納される場合には、ＭＯＳトランジスタＴＲ２およびＴＲ４がともに導通状態となる。この場合には、検索データの値に関わらず、マッチ線ＭＬは放電される。この状態では、エントリの記憶データは、検索データに関わらず無効状態とされる（常に不一致状態となる）。この図３に示すユニットセルＵＣの構成では、一致（マッチ）、不一致（ミス）、および任意（ドントケア）の３値判定を行うことができる。
【００５３】
図２および図３に示すユニットセルＵＣのいずれをＣＡＭ（内容参照メモリ）セルとして用いても、ミス時においては、ＭＯＳトランジスタＴＲ１およびＴＲ２の経路またはＭＯＳトランジスタＴＲ３およびＴＲ４の経路を介してマッチ線ＭＬの放電が行なわれる。
【００５４】
図４は、この発明の実施の形態１に従う内容参照メモリのマッチアンプ１０の具体的構成を示す図である。図４において、メモリセルアレイ１においては、（ｎ＋１）個のエントリＥＲＹ０−ＥＲＹｎが設けられる。これらのエントリＥＲＹ０−ＥＲＹｎそれぞれに対応してマッチ線ＭＬ［０］−ＭＬ［ｍ］が設けられる。エントリＥＲＹ０−ＥＲＹｎそれぞれにおいて、複数のユニットセルＵＣが設けられる。各ユニットセルＵＣ内に設けられるデータ記憶用のメモリセル（ＣＡＭセル）ＣＣは、図２に示すＳＲＡＭセルＳＭＣであってもよく、また、図３に示すメモリセルＭＣ１およびＭＣ２であってもよい。以下においては、ＣＡＭセルＣＣは、これらの２値判定を行なうユニットセルおよび３値判定を行なうユニットセル両者のいずれをも参照するものとして用いる。
【００５５】
エントリＥＲＹ０−ＥＲＹｎそれぞれに対応してマッチアンプ１０が設けられる。図４においては、エントリＥＲＹ０に対して設けられるマッチアンプ１０の構成を代表的に示す。マッチアンプ１０は、対応のマッチ線ＭＬ（ＭＬ［０］）上の電圧と基準電圧ＶＲＥＦとを比較する差動増幅回路１２と、ラッチ指示信号ＬＡＴに従って差動増幅回路１２の出力信号をラッチして検索結果指示信号ＭＬ＿ＯＵＴ（ＭＬ＿ＯＵＴ［０］）を生成するラッチ１６と、プリチャージ指示信号ＰＲＥ＿ｎの活性化に応答して対応のマッチ線ＭＬ（ＭＬ［０］）にプリチャージ電圧ＶＭＬを伝達するプリチャージトランジスタ１４を含む。
【００５６】
差動増幅回路１２は、正入力（＋）が対応のマッチ線ＭＬに結合され、負入力(−)に基準電圧ＶＲＥＦを受ける差動増幅器１２ａと、マッチアンプ活性化信号ＭＡＥに応答して差動増幅器１２ａを活性化するアンプ活性化トランジスタ１２ｂとを含む。
【００５７】
プリチャージ電圧ＶＭＬは、電源電圧ＶＤＤの１／２倍以下の電圧レベルであり、基準電圧ＶＲＥＦは、このプリチャージ電圧ＶＭＬよりも低い電圧レベルである（０＜ＶＲＥＦ＜ＶＭＬ≦ＶＤＤ／２）。
【００５８】
サーチ線ＳＬおよび／ＳＬは、スタンバイ時に接地電圧レベルにプリチャージされ、検索動作時、検索データに従って選択的に電源電圧レベルに駆動される。
【００５９】
図５は、図４に示す内容参照メモリの動作を示すタイミング図である。図５においては、１つのエントリについての動作波形を示す。以下、図５を参照して、図４に示す内容参照メモリの検索動作について説明する。
【００６０】
時刻Ｔ１以前のスタンバイ状態においては、サーチ線ＳＬ、／ＳＬは接地電圧ＧＮＤレベルであり、また、マッチ線ＭＬも接地電圧ＧＮＤレベルにある。
【００６１】
時刻Ｔ１において検索動作が始まる。時刻Ｔ１の検索動作開始に従って、プリチャージ指示信号ＰＲＥ＿ｎがＬレベルに設定され、プリチャージトランジスタ１４が導通し、各マッチ線ＭＬ（ＭＬ［０］−ＭＬ［ｎ］）が中間電圧レベルのプリチャージ電圧ＶＭＬレベルにプリチャージされる。この時刻Ｔ１からＴ２のプリチャージ期間において、サーチ線ＳＬおよび／ＳＬはともに接地電圧レベルに維持される。
【００６２】
時刻Ｔ２においてプリチャージ動作が完了し、ソース線ＳＬ、／ＳＬの活性化および記憶データと検索データの比較が行われる。この活性／比較サイクルにおいては、プリチャージ指示信号ＰＲＥ＿ｎがＨレベルとなり、プリチャージトランジスタ１４が非導通状態となる。一方、サーチ線ＳＬおよび／ＳＬへは、検索データが伝達され、それぞれ、検索データのビット値に応じた電圧レベルに駆動される。これにより、エントリＥＲＹ０−ＥＲＹｎ各々において並行して検索動作が行なわれる。ＣＡＭセルＣＣの記憶データと検索データのマッチ／ミス(一致／不一致)に応じて、各ユニットセルＵＣにおいて対応のマッチ線の放電が選択的に行なわれる。図５に示すように、少なくとも１ビットのユニットセルがミス状態であるエントリにおいては、ミス状態のユニットセルＵＣのＭＯＳトランジスタＴＲ１およびＴＲ２またはＴＲ３およびＴＲ４の経路を介してマッチ線ＭＬが放電され、マッチ線ＭＬのプリチャージ電圧レベルが低下する。
【００６３】
時刻Ｔ３において、マッチ線ＭＬの電圧レベルが十分に拡大されると、マッチアンプ活性化信号ＭＡＥが活性化される。応じて、データ比較サイクルと重なるように、判定サイクルが始まり、差動増幅回路１２が差動増幅動作を行なう。すなわち、基準電圧ＶＲＥＦと対応のマッチ線ＭＬの電位差に応じた信号が、差動増幅回路１２から生成される。この時刻Ｔ３において、また、ラッチ指示信号ＬＡＴがＨレベルとなり、マッチアンプ（ＭＡ）出力サイクルが並行して始まる。このサイクルにおいては、ラッチ１６がスルー状態となり、差動増幅回路１２の出力信号をラッチしかつ出力ノードへ伝達する。図５においては、対応のエントリがミス状態であり、検索結果指示信号ＭＬ＿ＯＵＴ（ＭＬ＿ＯＵＴ［０］−ＭＬ＿ＯＵＴ［ｎ］のいずれか）の状態が接地電圧レベルに変化する。
【００６４】
ラッチ１６の出力信号が確定すると、時刻Ｔ４において、判定サイクルが完了し、検索結果が出力されるサイクルとなり、マッチアンプ活性化信号ＭＡＥが非活性化され、また、ラッチ指示信号ＬＡＴがＬレベルに駆動される。また、サーチ線ＳＬおよび／ＳＬが再び、接地電圧レベルにプリチャージされる。ラッチ指示信号ＬＡＴがＬレベルとなると、ラッチ１６がラッチ状態となり、その出力信号ＭＬ＿ＯＵＴは、ミス状態を示すＬレベルに維持される。
【００６５】
時刻Ｔ１からＴ５までが１つの検索サイクルである。クロック信号ＣＬＫに同期して、マッチ線プリチャージ、サーチ線活性、データ比較、判定、および判定結果の出力を含む一連の検索動作が順次実行される。
【００６６】
時刻Ｔ５において、再び次の検索サイクルが始まり、プリチャージ指示信号ＰＲＥ＿ｎがＬレベルとなり、マッチ線ＭＬが再び、中間電圧レベルのプリチャージ電圧ＶＭＬレベルにプリチャージされる。一致状態のマッチ線は、対応のエントリのユニットセルのオフリーク電流によりその電圧レベルは少し低下するものの、連続サイクルでの電圧低下量は小さく、ほぼプリチャージ電圧レベルを維持する。ここで、「オフリーク電流」は、非導通状態のトランジスタの経路（ＴＲ１，ＴＲ２およびＴＲ３，ＴＲ４の経路）を介して流れる電流を示す。
【００６７】
時刻Ｔ６において、再び、検索データに応じて、サーチ線ＳＬおよび／ＳＬの電圧レベルが設定され、各エントリにおいて記憶データと検索データとの比較が行なわれる。
【００６８】
時刻Ｔ７において、再び、マッチアンプ活性化信号ＭＡＥが活性化されて、また、ラッチ指示信号ＬＡＴがＨレベルに駆動される。この検索データとエントリの記憶データとが一致している状態（マッチ状態）のときには、エントリのユニットセルＵＣはすべて非導通状態であり、対応のマッチ線ＭＬの放電経路は存在せず、マッチ線ＭＬは、ほぼプリチャージ電圧ＶＭＬレベルに維持される。応じて、このマッチ状態を示すＨレベルの信号ＭＬ＿ＯＵＴがラッチ１６から生成されて、かつラッチされる。
【００６９】
時刻Ｔ８において、マッチアンプ活性化信号ＭＡＥが非活性化され、また、ラッチ１６がラッチ状態となる。以後、この検索サイクルが、検索データの数に応じて繰返し実行される。
【００７０】
上述のように、図４に示す構成においては、マッチ線がＭＬが、接地電圧ＧＮＤとプリチャージ電圧ＶＭＬの間で変化し、このマッチ線ＭＬの電位を基準電圧ＶＲＥＦと比較している。このマッチ線ＭＬに現れた小振幅の信号が、マッチアンプ１０によりフル振幅（振幅が電源電圧レベル）の信号に変換されて、検索結果指示信号ＭＬ＿ＯＵＴが生成される。したがって、検索サイクル時において、マッチ線の電圧振幅を小さくすることができ、マッチ線ＭＬの充放電電流を低減することができる。ミス状態のマッチ線ＭＬの方が、マッチ状態のマッチ線ＭＬよりもその数は、十分多く、マッチ線の振幅制限により、マッチ線の充放電電流を大幅に低減することができる。
【００７１】
また、差動増幅回路１２を用いて基準電圧ＶＲＥＦとマッチ線ＭＬの電圧とを比較しており、高速のセンス動作が可能となる。エントリＥＲＹにおいて、１ビットのユニットセルがミス状態となる１ビットミス状態において、対応のマッチ線の電流の引抜きが遅くなる。しかしながら、マッチ線ＭＬのプリチャージ電圧ＶＭＬは、中間電圧ＶＤＤ／２以下であり、１ビットミス状態においても、対応のマッチ線の電圧レベルが基準電圧ＶＲＥＦよりも低くなる時間が早く、速いタイミングでマッチ線の電位レベルを判定することができる。これにより、低消費電流で高速で検索を行なうことのできる内容参照メモリを実現することができる。
【００７２】
図６は、図４に示す差動増幅回路１２およびラッチ１６の具体的構成の一例を示す図である。図６において、差動増幅回路１２の差動増幅器１２ａは、マッチ線ＭＬにゲートが結合されるＮチャネルＭＯＳトランジスタＮＱ１と、ゲートに基準電圧ＶＲＥＦを受けるＮチャネルＭＯＳトランジスタと、これらのＭＯＳトランジスタＮＱ１およびＮＱ２に電流を供給するＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２を含む。ＭＯＳトランジスタＮＱ１およびＮＱ２のソースが共通に、活性化トランジスタ１２ｂのドレインに結合される。ＭＯＳトランジスタＰＱ１およびＰＱ２は、カレントミラー段を構成する。ＭＯＳトランジスタＰＱ１は、ゲートおよびドレインが相互接続され、カレントミラー段のマスターとして作用する。
【００７３】
ラッチ１６は、ラッチ指示信号ＬＡＴを反転するインバータＩＶ１と、ラッチ指示信号ＬＡＴとインバータＩＶ１の出力信号とに従って、選択的に活性化されるトライステートインバータバッファＢＶと、トライステートインバータバッファＢＶの出力に結合されるインバータＩＶ２およびＩＶ３を含む。インバータＩＶ２は、トライステートインバータバッファＢＶの出力信号を反転して検索結果指示信号ＭＬ＿ＯＵＴを生成する。インバータＩＶ３は、インバータＩＶ２の出力信号を反転してインバータＩＶ２の入力に伝達する。インバータＩＶ１およびＩＶ２により、いわゆるインバータラッチが構成される。
【００７４】
差動増幅回路１２において、ＭＯＳトランジスタＰＱ１およびＮＱ１には同じ大きさの電流が流れる。マッチ線ＭＬの電圧レベルが基準電圧ＶＲＥＦよりも高い場合には、ＭＯＳトランジスタＮＱ１を流れる電流量が、ＭＯＳトランジスタＮＱ２を流れる電流量よりも大きくなる。ＭＯＳトランジスタＰＱ２は、ＭＯＳトランジスタＰＱ１を流れる電流のミラー電流をＭＯＳトランジスタＮＱ２へ供給する。したがって、この場合には、ＭＯＳトランジスタＮＱ２は、ＭＯＳトランジスタＰＱ２から供給される電流を全て放電することができず、差動増幅器１２ａの出力信号は、Ｈレベルとなる。
【００７５】
マッチ線ＭＬの電圧レベルが基準電圧ＶＲＥＦよりも低い場合には、ＭＯＳトランジスタＮＱ２のコンダクタンスが、ＭＯＳトランジスタＮＱ１のコンダクタンスよりも大きくなる。この状態においては、ＭＯＳトランジスタＰＱ２から供給される電流は、すべてＭＯＳトランジスタＮＱ２および活性化トランジスタ１２ｂを介して放電され、差動増幅器１２ａの出力信号はＬレベルとなる。
【００７６】
ラッチ１６においては、ラッチ指示信号ＬＡＴがＬレベルのときには、トライステートインバータバッファＢＶは、出力ハイインピーダンス状態にあり、その出力信号ＭＬ＿ＯＵＴは変化しない。一方、ラッチ指示信号ＬＡＴがＨレベルとなると、トライステートインバータバッファＢＶがインバータとして動作し、差動増幅回路１２の出力信号をさらに増幅する。インバータＩＶ２およびＩＶ３により、この増幅された信号をラッチしかつ出力する。
【００７７】
したがって、マッチ線ＭＬが、プリチャージトランジスタ１４により中間電圧ＶＭＬレベルにプリチャージされ、このマッチ線ＭＬの信号振幅が小さくても、マッチ線ＭＬの電位と基準電圧ＶＲＥＦの差が差動増幅器１２ａの検知可能な値になれば、高速でセンス動作を行なうことができる。
【００７８】
図７は、図１に示す制御回路８の構成の一例を示す図である。図７において、制御回路８は、クロック信号ＣＬＫに同期して与えられたコマンドＣＭＤをデコードするコマンドデコーダ２０と、コマンドデコーダ２０からの検索動作指示ＥＮに従って、所定期間プリチャージ指示信号ＰＲＥ＿ｎをＬレベルに駆動するプリチャージ活性化回路２２とを含む。
【００７９】
この制御回路８は、さらに、検索動作指示ＥＮの活性化時、クロック信号ＣＬＫのＬレベルへの移行をトリガとしてその出力論理レベルを変化させるサーチ線ドライブ活性化回路２４と、検索動作指示ＥＮを、クロック信号ＣＬＫの１クロックサイクル期間遅延する遅延回路２６と、遅延回路２６の出力信号とクロック信号ＣＬＫに従ってマッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴを生成するマッチアンプ活性化回路２８を含む。
【００８０】
コマンドデコーダ２０は、クロック信号ＣＬＫの立上がりに同期して、与えられたコマンドＣＭＤをデコードし、このコマンドＣＭＤが検索動作を指示している場合には、検索動作指示ＥＮを活性状態へ駆動する。プリチャージ活性化回路２２は、たとえば、クロック信号ＣＬＫと検索動作指示ＥＮとを受けるゲート回路で構成されて、クロック信号ＣＬＫがＨレベルでありかつ検索動作指示ＥＮがＨレベルのときに、プリチャージ指示信号ＰＲＥ＿ｎをＬレベルに設定する。
【００８１】
サーチ線ドライブ活性化回路２４は、たとえばＴ型フリップフロップで構成され、検索動作指示ＥＮの活性化時、クロック信号ＣＬＫの立下がりをトリガとして、その出力信号（サーチ線ドライブイネーブル信号ＳＬＥＮ）を活性化する。このサーチ線ドライブ活性化回路２４からのサーチ線活性化指示信号ＳＬＥＮは、検索データ入力回路４に与えられる。検索データ入力回路４は、この検索動作指示ＥＮの活性化時に与えられた検索データＳＤを取り込み、サーチ線ドライブ活性化指示信号ＳＬＥＮの活性化時、取り込んだ検索データＳＤに従ってサーチ線を駆動する。検索データ入力回路４は、ソース線活性化指示信号ＳＬＥＮの非活性化時、ソース線ＳＬ、／ＳＬをともにＬレベルに維持する。
【００８２】
マッチアンプ活性化回路２８は、遅延回路２６の出力信号とクロック信号ＣＬＫとを受けるゲート回路でたとえば構成され、クロック信号ＣＬＫおよび遅延回路２６の出力信号がともにＨレベルのときに、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴをＨレベルに維持する。
【００８３】
この図７に示す一例として示される制御回路８を利用することにより、検索動作開始時に、マッチ線のプリチャージ動作を行い、続いてプリチャージ完了後、サーチ線をサーチデータに従ってドライブできる。さらに、サーチ線ドライブ時において、クロック信号ＣＬＫの次のサイクルにおいて、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴを、半クロックサイクル期間Ｈレベルに駆動することができる。これにより、図５に示すタイミング制御信号のタイミングを実現する制御回路を実現することができる。
【００８４】
なお、マッチ線に伝達される中間電圧ＶＭＬを発生する回路としては、その電圧レベルが電源電圧ＶＤＤの１／２倍以下の電圧レベルでありかつ基準電圧ＶＲＥＦよりも高い電圧レベルである電圧を生成する回路であればよい。任意の構成の中間電圧発生回路をプリチャージ電圧発生回路として利用することができる。
【００８５】
以上のように、この発明の実施の形態１に従えば、マッチ線のプリチャージ電圧レベルを、電源電圧の１／２倍以下の電圧レベル以下の電圧レベルに設定し、マッチ線電圧をプリチャージ電圧より低い基準電圧と比較して、検索結果を示す信号を生成している。従って、マッチ線の充放電電流を低減でき、またマッチ線の信号振幅が低減される。これにより、高速のマッチ線電圧検出を行なうことができ、高速かつ低消費電流で動作する内容参照メモリを実現することができる。
【００８６】
［実施の形態２］
図８は、この発明の実施の形態２に従う内容参照メモリの要部の構成を示す図である。この図８に示す内容参照メモリの構成は、先の図４に示す内容参照メモリと、ラッチアンプ１０の内部構成が異なる。すなわち、差動増幅回路１２の前段に、分離ゲート回路３０が設けられる。この分離ゲート回路３０は、分離指示信号ＭＬＩに従って選択的に非導通状態となる分離ゲート（電荷閉じ込みゲート）３０ａおよび３０ｂを含む。分離ゲート３０ａは、マッチ線ＭＬと差動増幅器１２ａの正入力（プラス）を選択的に分離する。分離ゲート３０ｂは、基準電圧ＶＲＥＦの差動増幅器１２ａの負入力（マイナス）への伝達を遮断する。この図８に示す内容参照メモリの他の構成は、図４に示す内容参照メモリの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８７】
図９は、図８に示す内容参照メモリの検索動作を示すタイミング図である。以下、図９を参照して、図８に示す内容参照メモリの検索動作について説明する。
【００８８】
時刻Ｔ１から検索サイクルが始まる。この時刻Ｔ１において、クロック信号ＣＬＫの立上がりに同期して、プリチャージ指示信号ＰＲＥ＿ｎがＬレベルとなり、各マッチ線ＭＬが、中間電圧レベルのプリチャージ電圧ＶＭＬレベルにプリチャージされる。
【００８９】
次いで、時刻Ｔ２において、クロック信号ＣＬＫの立下がりに従って、サーチ線ＳＬおよび／ＳＬが、それまでの接地電圧レベルから、検索データに応じた電圧レベルに駆動される。マッチ線ＭＬの対応のエントリにおいて、検索データと記憶データが不一致のとき（ミスのとき）、マッチ線ＭＬの電圧レベルが基準電圧ＶＲＥＦよりも低下する。
【００９０】
時刻Ｔ３において、分離指示信号ＭＬＩがＬレベルに駆動され、分離ゲート３０ａおよび３０ｂが非導通状態となる。これと並行して、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴがそれぞれＨレベルに駆動される。応じて、差動増幅回路１２が活性化されて、差動増幅動作を行ない、また、ラッチ１６がスルー状態となり、差動増幅回路１２の出力信号に応じた信号を生成する。
【００９１】
この時刻Ｔ３においては、差動増幅回路１２の正入力および負入力には、それまでにマッチ線ＭＬの電圧レベルの変化および基準電圧ＶＲＥＦが伝達されている。差動増幅回路１２は、伝達されたマッチ線電圧と基準電圧との比較動作（判定動作）を実行する。マッチ線ＭＬは、分離ゲート回路３０により差動増幅回路１２と分離されている。従って、この状態においては、サーチ線ＳＬおよび／ＳＬを検索データに応じて駆動する必要はなく、サーチ線ＳＬおよび／ＳＬは、再び接地電圧レベルに駆動される。
【００９２】
差動増幅回路１２は、分離ゲート回路３０により閉じ込められた電荷に対応する電圧レベルに従って、その正および負入力の電圧の差動増幅を行なう。
【００９３】
差動増幅回路１２の増幅動作時、マッチ線ＭＬが差動増幅回路１２から分離され、またサーチ線ＳＬおよび／ＳＬは接地電圧レベルに設定される。従って、マッチ線ＭＬの充放電動作が停止し、接地電圧ＧＮＤレベルまで放電されない。
【００９４】
時刻Ｔ４において、データ判定動作が完了し、ラッチ指示信号ＬＡＴがＬレベルとなる。応じて、ラッチ１６がラッチ状態となり、その比較結果を示す信号ＭＬ＿ＯＵＴが確定状態となる。図９において、不一致（ミス）状態であり、Ｌレベルの信号ＭＬ＿ＯＵＴが生成される。
【００９５】
時刻Ｔ５において、再び検索サイクルが始まり、マッチ線ＭＬのプリチャージが実行される。この場合、マッチ線ＭＬの電圧レベルは、接地電圧ＧＮＤよりも高い電圧レベルであり、高速でプリチャージ電圧ＶＭＬレベルまで駆動される。次いで、先の検索サイクルと同様にして、ソース線の検索データに応じた駆動、分離ゲート３０ａおよび３０ｂによる電荷閉じ込め、および差動増幅回路１２による増幅動作が実行される。
【００９６】
図９において、この時刻Ｔ５から始まる検索サイクルにおいては、検索データと記憶データが一致しており、マッチ状態を示すＨレベルの信号ＭＬ＿ＯＵＴが生成される。
【００９７】
これらの分離ゲート回路３０の分離ゲート３０ａおよび３０ｂを用いて、センス動作時（マッチアンプの動作時）マッチ線ＭＬと差動増幅回路１２とを分離する。これにより、マッチ線ＭＬの電圧振幅をより低減することができ、消費電流をより低減することができる。また、そのプリチャージ動作も、早いタイミングで完了させることができる。
【００９８】
この分離ゲート回路３０を用いて電荷閉じ込め方式に従ってセンス（検出動作）を行なう場合、差動増幅回路１２として、図６に示すカレントミラー型差動増幅回路が用いられてもよい。しかしながら、この電荷閉じ込め方式に従って検出動作を行なう場合、いわゆる交差結合型ラッチセンスアンプを差動増幅回路として利用することにより、より効率的にかつ高速で検出動作を行なうことができる。
【００９９】
図１０は、図８に示す差動増幅回路１２の他の構成を示す図である。図１０において、マッチ線ＭＬ［ｉ］およびＭＬ［ｉ＋１］に対するマッチアンプの構成を示す。差動増幅回路１２およびラッチ１６の構成要素は、各マッチ線に対して同じである。図１０においては、マッチ線ＭＬ［ｉ］に対して設けられるマッチアンプにおいて代表的に参照番号を付す。
【０１００】
図１０において、差動増幅器１２ａは、ゲートおよびドレインが交差結合されるＰチャネルＭＯＳトランジスタＰＱ３およびＰＱ４と、ゲートおよびドレインが交差結合されるＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４と、活性化用のＰチャネルＭＯＳトランジスタＰＱ５を含む。ＰチャネルＭＯＳトランジスタＰＱ５は、補のマッチアンプ活性化信号ＭＡＥＺの活性化時、電源ノードをＭＯＳトランジスタＰＱ３およびＰＱ４のソースノードに結合する。
【０１０１】
ＭＯＳトランジスタＰＱ３およびＮＱ３のそれぞれのドレインおよびＭＯＳトランジスタＰＱ４およびＮＱ４のそれぞれのゲートが、分離ゲート３０ａを介してラッチ線ＭＬ［ｉ］に結合される。ＭＯＳトランジスタＰＱ３およびＮＱ４のゲートとＭＯＳトランジスタＰＱ４およびＮＱ４のドレインが、共通に分離ゲート３０ｂを介して基準電圧ＶＲＥＦを受ける。
【０１０２】
差動増幅器１２ａに対して、さらに、マッチアンプ活性化トランジスタ１２ｂが設けられる。このマッチアンプ活性化トランジスタ１２ｂは、マッチアンプ活性化信号ＭＡＥに応答して、ＭＯＳトランジスタＮＱ３およびＮＱ４のソースを接地に結合する。
【０１０３】
ラッチ１６は、ラッチ指示信号ＬＡＴを受けるインバータＩＶ１と、差動増幅器１２ａのＭＯＳトランジスタＰＱ３のドレインおよびＭＯＳトランジスタＰＱ４のゲートに結合されるトライステートインバータバッファＢＶ１と、ＭＯＳトランジスタＮＱ３のゲートおよびＭＯＳトランジスタＮＱ４のドレインノードに結合されるトライステートインバータバッファＢＶ２を含む。トライステートインバータバッファＢＶ１は、インバータＩＶ１の出力信号とラッチ指示信号ＬＡＴとに応答して選択的に活性化される。トライステートインバータバッファＢＶ２は、ラッチ指示信号ＬＡＴおよびインバータＩＶ１の出力信号に従って選択的に活性化されるが、その出力はオープン状態である。
【０１０４】
ラッチ１６は、さらに、インバータラッチを構成するインバータＩＶ２およびＩＶ３を含む。これらの、インバータＩＶ２およびＩＶ３は、トライステートインバータバッファＢＶ１の出力信号をラッチして、検索結果指示信号ＭＬ＿ＯＵＴ［ｉ］を生成する。
【０１０５】
この図１０に示すラッチ１６において、基準電圧ＶＲＥＦを受けるノードに対してトライステートインバータバッファＢＶ２が設けられるのは、以下の理由による。すなわち、差動増幅器１２ａのセンスノードＮＤ１およびＮＤ２のセンス時の負荷を同じとする。センスノードＮＤ１およびＮＤ２の負荷を同じとして、差動増幅器１２ａを構成する交差結合型センスアンプにおいて、正確にセンス動作を行なうことを図る。
【０１０６】
この図１０に示す差動増幅回路１２において、プリチャージ期間およびサーチ線駆動期間においては、マッチアンプ活性化信号ＭＡＥおよびＭＡＥＺは非活性状態であり、ＭＯＳトランジスタＰＱ４およびマッチアンプ活性化トランジスタ１２ｂは非導通状態である。分離ゲート回路３０ａにおいて分離ゲート３０ａおよび３０ｂが導通状態である。センスノードＮＤ１およびＮＤ２がそれぞれ中間電圧ＶＭＬおよび基準電圧ＶＲＥＦレベルにプリチャージされた状態においても、差動増幅器１２ａの内部ノードを介して基準電圧線と対応のマッチ線との間での電荷の移動は、防止される。すなわち、センスノードＮＤ１が基準電圧ＶＲＥＦよりも高い電圧レベルであり、ＭＯＳトランジスタＰＱ４はオフ状態である。また、ＭＯＳトランジスタ１２ｂがオフ状態である。従って、ＭＯＳトランジスタＮＱ４がオン状態となっても、そのソースノード電位が基準電圧ＶＲＥＦレベルとなり、ＭＯＳトランジスタＮＱ４は非導通状態となる。
【０１０７】
ＭＯＳトランジスタＰＱ３は、基準電圧ＶＲＥＦをゲートに受けている。従って、ＭＯＳトランジスタＰＱ３は、仮に導通状態となっても、そのソースノードがプリチャージ電圧ＶＭＬレベルにまで上昇すると、ソースおよびドレインの電圧が等しくなり、非導通状態となる。ＭＯＳトランジスタＮＱ３は、同様、基準電圧ＶＲＥＦに従って導通状態となっても、ＭＯＳトランジスタＮＱ３およびＮＱ４の共通ソースノードは、ＭＯＳトランジスタＮＱ４により、基準電圧ＶＲＥＦレベルに充電される。従って、ＭＯＳトランジスタＮＱ３は、そのゲートおよびソースの電位が等しくなり、非導通状態を維持する。したがって、センスノードＮＤ１およびＮＤ２は、それぞれ、プリチャージ動作時、プリチャージ電圧ＶＭＬおよび基準電圧ＶＲＥＦレベルに維持される。
【０１０８】
次いで、検索（データ比較）動作が実行される。検索データに従ってマッチ線ＭＬの電位が変化し、センスノードＮＤ１の電位が変化しても、ＭＯＳトランジスタＰＱ３およびＰＱ４の共通ソースノードの電圧レベルはプリチャージ電圧ＶＭＬレベル、ＭＯＳトランジスタＮＱ３およびＮＱ４の共通ソースノード電圧は、基準電圧ＶＲＥＦレベルに維持される。応じて、ＭＯＳトランジスタＰＱ３、ＰＱ４、ＮＱ３およびＮＱ４は、非導通状態を維持する。したがって、センスノードＮＤ１が、このマッチ線ＭＬ（ＭＬ［ｉ］）の電位に応じた電圧レベルに設定される。
【０１０９】
次いで、分離指示信号ＭＬＩをＬレベルに設定し、分離ゲート回路３０を非導通状態に設定して、電荷を閉じ込める。また、マッチアンプ活性化信号ＭＡＥを活性化する。応じて、ＭＯＳトランジスタＰＱ５および活性化トランジスタ１２ｂが導通し、センス動作（判定動作）が行われる。センスノードＮＤ１およびＮＤ２のうち電位の高いセンスノードは、ＭＯＳトランジスタＰＱ３またはＰＱ４により電源電圧ＶＤＤレベルにまでプルアップされる。一方、電位の低い方のセンスノードは、ＭＯＳトランジスタＮＱ３またはＮＱ４により、接地電圧レベルにまで放電される。この差動増幅器１２ａは、ラッチ型増幅回路である。マッチアンプ活性化信号ＭＡＥおよびＭＡＥＺの活性状態の間、増幅された電源電圧ＶＤＤレベルおよび接地電圧レベルの信号がセンスノードＮＤ１およびＮＤ２にラッチされる。
【０１１０】
図１０に示すように、交差結合型センスアンプを、マッチアンプ内の増幅回路として利用し、かつ、電荷閉じ込め方式で電圧検出を行なう。これにより、差動増幅器１２ａのセンスノードＮＤ１およびＮＤ２の負荷は小さく、高速で、増幅動作を行なうことができる。またこの差動増幅器１２ａの増幅動作時、分離ゲート回路３０が非導通状態であり、各マッチ線ＭＬ（Ｍ［ｉ］）およびＭＬ（［ｉ＋１］）は、放電動作を停止させることができる。
【０１１１】
なお、この発明の実施の形態２において、制御回路の構成としては、実施の形態１と同様の構成を利用することができる。すなわち、図７に示す制御回路８の構成において、サーチ線ドライブ活性化回路が、クロック信号ＣＬＫのＬレベル期間、サーチ線活性化信号ＳＬＥＮを活性化する。また、分離指示信号ＭＬＩは、この図８に示す遅延回路２６の出力信号に従ってクロック信号ＣＬＫの１クロックサイクル期間、分離指示信号ＭＬＩをＬレベルに駆動する。
【０１１２】
以上のように、この発明の実施の形態２に従えば、マッチアンプにおいて、電荷閉じ込め方式に従ってマッチ線の電圧レベル検出を行なっている。従って、マッチ線の電圧振幅をさらに低減することができ、また、高速でマッチ線の電圧検出を行なうことができる。
【０１１３】
［実施の形態３］
図１１は、この発明の実施の形態３に従う内容参照メモリの全体の構成を概略的に示す図である。この図１１に示す内容参照メモリは、メモリセルアレイ１が、先の実施の形態１および２と同様、複数のエントリＥＲＹに分割される。エントリＥＲＹそれぞれに対してマッチ線ＭＬが設けられ、各エントリＥＲＹに共通に、サーチ線対ＳＬＰ（サーチ線ＳＬ，／ＳＬ）が設けられる。複数のサーチ線対によりサーチデータバスが構成される。
【０１１４】
また、一致判定回路２においては、エントリＥＲＹそれぞれに対応してマッチアンプ４０が設けられる。このマッチアンプ４０は、データ比較動作時において、対応のマッチ線へプルアップ電流を供給するプルアップ機能を有する。このマッチアンプ４０におけるプルアップ電流供給を制御するために、バイアス電圧発生回路４５が設けられる。このバイアス電圧発生回路４５からのバイアス電圧ＢＩＡＳ＿Ｐに従って、マッチアンプ４０が、電流値が制限されたプルアップ電流を対応のマッチ線ＭＬへ供給する。
【０１１５】
中間電圧発生回路４２は、プリチャージ電圧ＶＭＬを生成し、一致判定回路２内のマッチアンプ４０へ比較判定基準電圧として供給する。したがって、この場合、基準電圧ＶＲＥＦは用いられない。プリチャージ電圧ＶＭＬを、マッチ線のプリチャージ電圧として利用し、かつマッチ線の電圧レベル判定時においても利用し、中間電圧発生回路４２のレイアウト面積および消費電流を低減する。
【０１１６】
この内容参照メモリにおいても、先の実施の形態１および２と同様、検索データ入力回路４および制御回路８が設けられ、制御回路８の制御の下に、検索サイクルの各内部動作サイクルが設定される（クロック信号ＣＬＫに基づいて）。
【０１１７】
図１２は、図１１に示すマッチアンプ４０の具体的構成を示す図である。図１２においても、マッチ線ＭＬ［０］に対して設けられるマッチアンプの構成を代表的に示す。他のマッチ線に対しても同じ構成のマッチアンプが設けられる。
【０１１８】
図１２に示すマッチアンプ４０は、以下の点で、図８に示すマッチアンプとその構成が異なる。すなわち、電源ノードと対応のマッチ線ＭＬ（ＭＬ［０］）の間に直列に、ＰチャネルＭＯＳトランジスタＰＱ１０およびＰＱ１１が設けられる。ＭＯＳトランジスタＰＱ１０のゲートにバイアス電圧ＢＩＡＳ＿Ｐが与えられ、ＭＯＳトランジスタＰＱ１１のゲートに、プルアップ指示信号ＭＬＰＵ＿ｎが与えられる。この図１２に示すマッチアンプ４０の他の構成および各エントリＥＲＹ（ＥＲＹ０−ＥＲＹｎ）の構成は、図８に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１１９】
ＭＯＳトランジスタＰＱ１０は、このバイアス電圧ＢＩＡＳ＿Ｐに従って、一定の大きさの電流を供給する。この電流は、１エントリにおいて１ビットのユニットセルが導通状態となるときにユニットセルを介して流れる１ビット引抜き電流Ｉｎよりも小さく、かつ対応のエントリの全ユニットセルがすべて非導通状態となるときのリーク電流ＩＯＦＦよりも大きい。
【０１２０】
ここで、１ビット引抜き電流Ｉｎは、ミス状態のユニットセルの導通トランジスタの直列体を介して流れる電流を示し、非導通状態のトランジスタの経路におけるリーク電流を含まない。オフリーク電流Ｉｏｆｆは、マッチ状態のユニットセルを介して流れるリーク電流を示す。ミス状態のユニットセルにおいては、１ビット引抜き電流Ｉｎとオフリーク電流とが流れる。しかしながら、この１ビット引抜き電流Ｉｎは、ともに非導通状態のＭＯＳトランジスタ（ＴＲ１，ＴＲ２またはＴＲ３，ＴＲ４）の直列体を流れる電流よりも充分に大きい。また、ミス状態のユニットセルにおいて非導通状態のＭＯＳトランジスタの直列体（ＴＲ１，ＴＲ２）は、その合成抵抗値は、マッチ状態のユニットセルのＭＯＳトランジスタの直列体の抵抗値よりも大きく、そのリーク電流は、オフリーク電流Ｉｏｆｆよりも充分に小さい。以下の説明においては、特に断らない限り、オフリーク成分を含む１ビットミス電流Ｉｍｉｓｓは、１ビット引抜き電流Ｉｎと同じ大きさであるものとして扱う。１ビットミス電流Ｉｍｉｓｓは、ミス状態のユニットセルを介して流れる電流である。
【０１２１】
マッチ線上の電圧レベルの検出のために比較基準電圧として、プリチャージ電圧ＶＭＬが用いられる。差動増幅回路１２としては、図６に示すカレントミラー型差動増幅回路回路および図１０に示す交差結合型差動増幅回路（交差結合型ラッチセンスアンプ）のいずれが用いられてもよい。
【０１２２】
図１３は、図１２に示す内容参照メモリの検索動作を示すタイミング図である。以下、図１３を参照して、図１２に示す内容参照メモリの検索動作について説明する。
【０１２３】
時刻Ｔ１において検索サイクルが始まる。この検索サイクルが始まると、プリチャージ指示信号ＰＲＥ＿ｎがＬレベルへ駆動されプリチャージトランジスタ１４が導通する。応じて、マッチ線ＭＬが充電され、その電圧レベルが、中間電圧レベルのプリチャージ電圧ＶＭＬレベルに駆動される。
【０１２４】
プリチャージ動作が完了すると、時刻Ｔ２において、プリチャージ指示信号ＰＲＥ＿ｎが非活性状態となる。次いでまたはこれと並行して、サーチ線ＳＬおよび／ＳＬが、検索データに応じて電源電圧および接地電圧レベルに駆動される。このとき、また、プルアップ指示信号ＭＬＰＵ＿ｎがＬレベルとなる。応じて、ＭＯＳトランジスタＰＱ１１が導通し、ＭＯＳトランジスタＰＱ１０およびＰＱ１１を介して電源ノードからプルアップ電流Ｉｐが対応のマッチ線ＭＬへ供給される。このプルアップ電流Ｉｐは、１ビット引抜き電流Ｉｎよりも小さく、全ビットオフリーク電流ＩＯＦＦよりも大きな電流である。したがって、エントリにおいて、検索データと記憶データが不一致（ミス）の場合には、この対応のマッチ線ＭＬは放電され、その電圧レベルが、プリチャージ電圧ＶＭＬよりも低下する。一致状態のマッチ線は、オフリーク電流による電圧低下がプルアップ電流により補償され、その電圧レベルが上昇する（これについては、後に説明する）。
【０１２５】
次いで、時刻Ｔ３において、サーチ線ＳＬおよび／ＳＬの活性化期間が完了する。また、プルアップ電流供給期間が完了し、プルアップ指示信号ＭＬＰＵ＿ｎがＨレベルとなり、マッチ線へのプルアップ電流供給が停止される。この時刻Ｔ３において、判定サイクルが始まり、分離指示信号ＭＬＩがＬレベルとなり、またマッチアンプ活性化信号ＭＡＥが活性化され、またラッチ指示信号ＬＡＴがＨレベルとなる。したがって、差動増幅回路１２のセンスノード（＋，−）においては、対応のマッチ線の電圧およびプリチャージ電圧ＶＭＬが閉じ込められ、差動増幅回路１２によりセンスノードの電圧に対する差動増幅動作が行なわれる。ミス時においては、差動増幅回路１２の出力信号は接地電圧レベルのＬレベルとなり、ラッチ１６を介して、検索結果指示信号ＭＬ＿ＯＵＴがＬレベルとなる。
【０１２６】
時刻Ｔ４において、データ比較およびラッチアンプ出力の期間が完了すると、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴがＬレベルに駆動される。応じて、ラッチ１６がラッチ状態、差動増幅回路１２が非活性状態となる。このとき、分離指示信号ＭＬＩは、Ｌレベルであり、分離ゲート回路３０は非導通状態である。この状態において、検索動作は完了しており、サーチ線ＳＬおよび／ＳＬは、ともに接地電圧レベルである。従って、マッチ線ＭＬの放電経路は存在せず、エントリのユニットセルＵＣのオフリーク電流が存在するだけである。これにより、マッチ線は、ほぼ、時刻Ｔ３における電圧レベルを、時刻Ｔ３からＴ５の期間において維持する。
【０１２７】
時刻Ｔ５において、次の検索サイクルが始まると、再びプリチャージ指示信号ＰＲＥ＿ｎがＬレベルとなり、マッチ線ＭＬが、プリチャージ電圧ＶＭＬレベルに駆動される。
【０１２８】
次いで、時刻Ｔ６において、サーチ線ＳＬおよび／ＳＬの検索データに応じた電圧レベルの設定が行われる。また、プルアップ指示信号ＭＬＰＵ＿ｎの活性化により、マッチ線ＭＬに、プルアップ電流Ｉｐが供給される。検索データと対応のエントリの記憶データが一致しているマッチ状態のときには、マッチ線ＭＬには、対応のエントリ内のユニットセルＵＣの全ビットのオフリーク電流ＩＯＦＦ（ｍ・Ｉｏｆｆ；ｍはエントリ内のユニットセルの数）が流れるだけである。この全ビットオフリーク電流ＩＯＦＦは、プルアップ電流Ｉｐにより補償され（ＩＯＦＦ＜Ｉｎ）、一致状態（マッチ状態）のマッチ線ＭＬの電圧レベルは、プルアップ電流Ｉｐにより上昇する。
【０１２９】
時刻Ｔ７において、マッチアンプ活性化信号ＭＡＥが活性化され、また分離指示信号ＭＬＩがＬレベルとなる。応じて、分離ゲート回路３０が非導通状態となり、電荷閉じ込め状態で、差動増幅回路１２による増幅動作が実行される。マッチ状態であり、ラッチ１６からの検索結果指示信号ＭＬ＿ＯＵＴが、電源電圧レベルのＨレベルとなる。
【０１３０】
このマッチ状態のマッチ線ＭＬの電圧レベルは、プリチャージ電圧ＶＭＬよりも高い電圧レベルである。次の検索サイクルにおいて、プリチャージトランジスタ１４によるプリチャージ動作により、この電圧レベルの上昇したマッチ線ＭＬが、プリチャージ電圧ＶＭＬレベルに駆動される（中間電圧ＶＭＬを発生する中間電圧発生回路４２（図１１参照）において、電位上昇時、その上昇電位を放電する構成が設けられていればよい）。これにより、マッチ線ＭＬの電圧レベルが、プリチャージ電圧ＶＭＬよりも上昇している場合においても、プリチャージ実行により、確実に、プリチャージ電圧ＶＭＬに設定することができる。
【０１３１】
また、このＭＯＳトランジスタＰＱ１０によるマッチ線ＭＬのプルアップ動作は、分離ゲート回路３０を遮断状態として、電荷を閉じ込めた後には停止させることができる。したがって、このマッチ線ＭＬは、マッチ状態であっても、電源電圧ＶＤＤレベルまでフルスイングすることがなく、消費電流を低減することができる。
【０１３２】
図１４は、図１１に示すバイアス電圧発生回路４５の構成の一例を示す図である。図１４において、バイアス電圧発生回路４５は、１つのエントリＥＲＹのマッチ線を放電する経路と同じ構成を有するレプリカエントリ５０を含む。このレプリカエントリ５０は、メモリセルアレイにおけるエントリＥＲＹに含まれるユニットセルＵＣと同じ数のレプリカユニットセルを含み、１つのレプリカユニットセルＵＣｓが、ミス状態に設定され、残りのレプリカユニットセルＵＣｈがマッチ状態に設定される。レプリカユニットセルＵＣｓおよびＵＣｈは、共通のレプリカマッチ線ＲＭＬに結合される。このレプリカマッチ線ＲＭＬには、ダイオード接続されるＰチャネルＭＯＳトランジスタＰ６０を介して電流が供給される。このＰチャネルＭＯＳトランジスタＰ６０は、そのゲートにバイアス電圧ＢＩＡＳ＿Ｐを生成する電流／電圧変換素子として機能する。
【０１３３】
レプリカユニットセルＵＣｓおよびＵＣｈは、それぞれ、エントリＥＲＹのユニットセルＵＣにおけるマッチ線放電経路のトランジスタＴＲ１、ＴＲ２、ＴＲ３およびＴＲ４と同じサイズ（チャネル幅とチャネル長の比）のトランジスタＮ６１，Ｎ６２，Ｎ６３およびＮ６４を有し、同じ電流の大きさを流す。ミス状態のレプリカユニットセルＵＣｓは、ＭＯＳトランジスタＮ６１およびＮ６２が非導通状態に設定され、ＭＯＳトランジスタＮ６３およびＮ６４が導通状態に設定される。
【０１３４】
したがって、このミス状態のレプリカユニットセルＵＣｓには、ユニットセルＵＣの１ビット引抜き電流Ｉｎに等しい大きさの電流が、レプリカマッチ線ＲＭＬから接地ノードへ放電される。レプリカユニットセルＵＣｈにおいては、ＭＯＳトランジスタＮ６１およびＮ６２の一方がオフ状態、他方が導通状態に設定され、また、ＭＯＳトランジスタＮ６３およびＮ６４が一方が導通状態、かつ他方が非導通状態に設定される。この放電経路において１つのＭＯＳトランジスタを非導通状態、１つを導通状態と設定することにより、エントリＥＲＹのユニットセルＵＣにおけるマッチ状態と同一の状態を実現する。このマッチ状態においては、ユニットセルＵＣにおいて、ＭＯＳトランジスタＴＲ１およびＴＲ２の一方が非導通状態、およびＭＯＳトランジスタＴＲ３およびＴＲ４の一方が非導通状態となる。これにより、ユニットセルＵＣにおけるオフリーク電流Ｉｏｆｆと同じ大きさの電流を、これらのレプリカユニットセルＵＣｈにおいて放電する。
【０１３５】
したがって、ＭＯＳトランジスタＰ６０からは、電流Ｉｎ＋（ｍ−１）・Ｉｏｆｆの電流が供給される。ここで、ｍは、レプリカエントリ内のレプリカユニットセルＵＣｈおよびＵＣｓの合計数、すなわち、１エントリＥＲＹ内のユニットセルの数を示す。
【０１３６】
ＭＯＳトランジスタＰ６０のサイズは、ＭＯＳトランジスタＰＱ１０のサイズ（チャネル幅とチャネル長の比）よりも大きく設定される。したがって、このＭＯＳトランジスタＰＱ１０を介して流れる電流Ｉｐは、１ビットミス状態のエントリに対応するマッチ線を流れる電流よりも小さな電流となる。レプリカエントリ５０を用い、１ビットのレプリカユニットセルＵＣｓを、ミス状態に設定し、残りのレプリカユニットセルＵＣｈを、マッチ状態に設定することにより、レプリカマッチ線ＲＭＬに、１ビットミス時にマッチ線を流れる電流と同じ大きさの電流を流すことができる。
【０１３７】
ＭＯＳトランジスタＰ６０およびＰＱ１０によりカレントミラー回路を構成し、それらのトランジスタサイズ(電流供給力)を調整することにより、確実に、マッチ線ＭＬに、１ビット引抜き電流Ｉｎよりも小さくかつ全ビットオフ時のリーク電流ＩＯＦＦよりも大きな電流を供給することができる。これにより、比較基準電圧として、プリチャージ電圧ＶＭＬを用いて、比較検索動作を行なうことができる。
【０１３８】
なお、上述の説明においては、マッチ線のプルアップ電流Ｉｐとして、１ビット引抜き電流Ｉｎよりも小さな電流を流している。しかしながら、このプルアップ電流は、１ビットミス時にマッチ線を流れる電流Ｉｍｉｓｓよりも小さな電流となるようにその電流値が制限されても良い（図１４に示すバイアス電圧発生回路は、この条件を満たす電流を供給するようにバイアス電圧ＢＩＡＳ＿Ｐを生成している）。
【０１３９】
［変更例］
図１５は、この発明の実施の形態３の変更例の構成を示す図である。この図１５に示す内容参照メモリは、以下の点で、図１４に示す内容参照メモリとその構成が異なる。すなわち、マッチアンプ４０各々において、分離ゲート回路３０の分離ゲート３０ｂに隣接して、差動増幅回路１２と反対側に容量素子ＣＱ（ＣＱ０、ＣＱ１、…）がそれぞれ設けられる。これらの容量素子ＣＱへは、共通に、プリチャージ指示信号ＰＲＥ＿ｎに従って選択的に導通するＰチャネルＭＯＳトランジスタ５５を介してプリチャージ電圧ＶＭＬが供給される。この図１５に示す内容参照メモリの他の構成は、図１２および図１４に示す内容参照メモリの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４０】
この図１５に示す内容参照メモリの構成においては、プリチャージ指示信号ＰＲＥ＿ｎの活性化時、ＭＯＳトランジスタ１４および５５が導通する。従って、マッチ線ＭＬ（ＭＬ［０］−ＭＬ［ｎ］）に対するプリチャージ電圧ＶＭＬレベルへのプリチャージ動作と並行して、容量素子ＣＱ（ＣＱ０、ＣＱ１、…）に対してプリチャージ電圧ＶＭＬが供給される。プリチャージ指示信号ＰＲＥ＿ｎの非活性化時、容量素子ＣＱ（ＣＱ０、ＣＱ１、…）の充電電圧ＶＭＬ＿ｉは、プリチャージ完了時のマッチ線のプリチャージ電圧レベルと同じ電圧レベルである。検索動作時、容量素子ＣＱ（ＣＱ０、ＣＱ１、…）のプリチャージ電圧ＶＭＬ＿ｉを、分離ゲート回路３０により閉じ込めて、比較基準電圧ＶＭＬ＿ｒｅｆとして用いて、対応のマッチ線との電位比較を行なう。差動増幅回路１２の動作時、この比較基準電圧ＶＭＬ＿ｒｅｆを、ほぼマッチ線のプリチャージ電圧レベルと等しい電圧レベルに維持することができる。メモリ内部の中間電圧発生回路から生成されるプリチャージ電圧ＶＭＬの電圧レベルが変動しても、各検索サイクルにおいて、確実に、プリチャージ時のプリチャージ電圧レベルを比較基準電圧として利用することができる。これにより、差動増幅回路１２の増幅動作時（センス動作時）のマージンを十分に確保することができる。
【０１４１】
中間電圧発生回路から生成されるプリチャージ電圧ＶＭＬの電圧レベルが、プリチャージ動作により低下しても、元の電圧レベルに復元される（電圧レベルの復元方法は、中間電圧発生回路の構成に応じて種々考えられる）。従って、プリチャージ完了時のプリチャージ電圧ＶＭＬと、センス動作（差動増幅動作）開始時のプリチャージ電圧ＶＭＬの電圧レベルとが異なる可能性がある。しかしながら、容量素子ＣＱ（ＣＱ０、ＣＱ１、…）に、プリチャージ完了時のプリチャージ電圧ＶＭＬを保持することにより、確実に、マッチ線のプリチャージ電圧レベルと同じ電圧レベルに、この比較基準電圧ＶＭＬ＿ｒｅｆを設定することができる。
【０１４２】
また、これらの容量素子ＣＱ０、ＣＱ１…共通に信号線５７を設け、プリチャージ電圧ＶＭＬトランジスタ５５を各マッチアンプ４０で共有しているため、マッチアンプ４０における比較基準電圧レベルを同一とすることができる。これにより、判定サイクル時に、マッチアンプ４０において正確に同一レベルの比較基準電圧を用いて差動増幅動作を行なうことができ、判定結果確定タイミングのずれを小さくすることができる。
【０１４３】
以上のように、この発明の実施の形態３に従えば、プリチャージ電圧と同じ電圧レベルを比較基準電圧として用いている。従って、内部の電圧発生回路のレイアウト面積および消費電力を低減することができる。また、マッチ線活性化時におけるプルアップ電流供給により、確実に、検索結果に応じて、マッチ線の電圧レベルを、このプリチャージ電圧レベルよりも高い電圧レベルまたは低い電圧レベルに設定することができ、正確に検索判定動作を行なうことができる。また、分離ゲート回路３０を用いることにより、マッチ線のプルアップ期間を短縮することができ、また、マッチ線の電位振幅を小さくすることができ、消費電流を低減することができる。
【０１４４】
また、容量素子にマッチ線プリチャージ完了時のプリチャージ電圧を保持している。従って、マッチ線のプリチャージ電圧レベルを比較基準電圧として用いて判定動作を行うことができ、ノイズマージンが大きくまた正確な判定動作を行うことができる。
【０１４５】
また、実施の形態１から３と同様の効果をも得ることができる。
［実施の形態４］
図１６は、この発明の実施の形態４に従う内容参照メモリの要部の構成を示す図である。この図１６に示す内容参照メモリは、以下の点で、図１５に示す内容参照メモリとその構成が異なる。すなわち、マッチ線ＭＬ（ＭＬ［０］−ＭＬ［ｎ］）それぞれに対し、放電指示信号ＤＩＳに応答して対応のマッチ線を接地電圧レベルに放電する放電用のＮチャネルＭＯＳトランジスタ６０が設けられる。この図１６に示す内容参照メモリの他の構成は、図１５に示す内容参照メモリとその構成は同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４６】
図１７は、図１６に示す内容参照メモリの検索動作を示すタイミング図である。以下、図１７を参照して、図１６に示す内容参照メモリの動作について説明する。
【０１４７】
時刻Ｔ１において検索サイクルが始まる。この時刻Ｔ１からの検索サイクル開始時において、まずプリチャージ指示信号ＰＲＥ＿ｎが活性化される。応じて、マッチ線ＭＬ（ＭＬ［０］−ＭＬ［ｎ］）は、対応のプリチャージトランジスタ１４を介して中間電圧レベルのプリチャージ電圧ＶＭＬにプリチャージされる。
【０１４８】
時刻Ｔ２において、サーチ線活性およびプルアップ動作が行なわれ、プルアップ指示信号ＭＬＰＵ＿ｎが活性化され、またサーチ線ＳＬおよび／ＳＬに検索データが伝達される。対応のエントリがミス状態の場合には、先の実施の形態３および４と同様の動作が行われる。すなわち、マッチ線ＭＬは、ミス状態のユニットセルを介して放電され、その電圧レベルが、プリチャージ電圧ＶＭＬから低下する。
【０１４９】
時刻Ｔ３において、サーチ線活性およびプルアップ動作が完了し、データの検出および検出結果の出力が行なわれる。すなわち、時刻Ｔ３において、プルアップ指示信号ＭＬＰＵ＿ｎがＨレベルに駆動され、また、サーチ線ＳＬおよび／ＳＬはともに接地電圧レベルに駆動される。また、マッチアンプ活性化信号ＭＡＥが活性化され、またラッチ指示信号ＬＡＴがＨレベルとされる。マッチ線ＭＬの放電が完了し、また分離ゲート回路３０が分離指示信号ＭＬＩに応答して遮断状態となる。差動増幅回路１２が、電荷閉じ込め方式に従って差動増幅動作を行ない、ラッチ１６が出力ＭＬ＿ＯＵＴを生成する。ミス時においては、この検索結果指示信号ＭＬ＿ＯＵＴは接地電圧レベルである。
【０１５０】
この検索結果指示信号ＭＬ＿ＯＵＴが確定状態となったとき、時刻Ｔ４において、放電指示信号ＤＩＳが活性化され、また、マッチアンプ活性化信号ＭＡＥが非活性化され、また、ラッチ指示信号ＬＡＴがＬレベルとなり、ラッチ１６がラッチ状態となる。このとき、分離ゲート回路３０は遮断状態にある。マッチ線ＭＬが、ＭＯＳトランジスタ６０を介して接地電圧レベルに放電される。
【０１５１】
時刻Ｔ５において次の検索サイクルが開始され、プリチャージ指示信号ＰＲＥ＿ｎの活性化に従って、マッチ線ＭＬが、接地電圧レベルからプリチャージ電圧ＶＭＬレベルにまで駆動される。この後、時刻Ｔ６において、サーチ線の活性化およびプルアップ電流の供給が行なわれる。マッチ状態のマッチ線ＭＬの電圧レベルが、このプルアップ電流によりその電圧レベルがプリチャージ電圧ＶＭＬレベルよりも上昇する。
【０１５２】
時刻Ｔ７において、データ検索結果の判定および結果出力サイクルが行なわれる。このサイクルにおいて、分離ゲート回路３０が、分離指示信号ＭＬＩのＬレベルに応答して遮断状態となる。マッチアンプ活性化信号ＭＡＥが活性化され、また、ラッチ指示信号ＬＡＴがＨレベルとなる。検索結果指示信号ＭＬ＿ＯＵＴが、マッチ状態を示すＨレベルに駆動される。
【０１５３】
時刻Ｔ８において、この比較結果判定および検索結果出力が完了すると、マッチアンプ活性化信号ＭＡＥが非活性化され、またラッチ指示信号ＬＡＴがＬレベルとなり、検索結果指示信号ＭＬ＿ＯＵＴはＨレベルのラッチ状態に維持される。この時刻Ｔ８において、再び、放電指示信号ＤＩＳがＨレベルとなり、放電トランジスタ６０が導通し、各マッチ線ＭＬの放電が行なわれる。マッチ状態のマッチ線ＭＬは、その電圧レベルは、プリチャージ電圧ＶＭＬよりも高い電圧レベルであり、放電によりプリチャージ電圧ＶＭＬよりも低い電圧レベル（図１７では、接地電圧レベル）に駆動される。
【０１５４】
次の時刻Ｔ９からの検索サイクル時のプリチャージにより、このマッチ状態のマッチ線ＭＬが、プリチャージ電圧ＶＭＬレベルに駆動される。
【０１５５】
なお、図１７において一点鎖線で示すように、放電指示信号ＤＩＳがワンショットパルスの形態で生成される場合、マッチ状態のマッチ線ＭＬは、接地電圧ＧＮＤよりも高い電圧レベルでその放電が停止するように構成されても良い。次の検索サイクルにおいては、このマッチ状態のマッチ線は、プリチャージ電圧ＶＭＬと接地電圧ＧＮＤの間の電圧レベルから、プリチャージ電圧レベルへプリチャージされる。
【０１５６】
この放電トランジスタ６０を利用することにより、マッチ線ＭＬのプリチャージ動作は、常に充電する方向、すなわちプルアップ動作である。したがって、プリチャージ電圧ＶＭＬを発生する中間電圧発生回路においては、プリチャージ電圧ＶＭＬの電圧レベルを放電して所定電圧レベルに維持する構成を設ける必要はなく、回路構成が簡略化される。たとえば、比較回路と電流ドライブトランジスタのフィードバック型の内部降圧回路（ＶＤＣ）と同様の回路構成を用いて、プリチャージ電圧ＶＭＬを生成する回路を実現することができる。また、これに代えて、ＮチャネルＭＯＳトランジスタのソースフォロアモード動作を利用して、このソースフォロアトランジスタのゲート電位を所定電圧レベルに維持する回路構成を、プリチャージ電圧ＶＭＬを発生する回路として利用することができる。
【０１５７】
この場合、フィードバック制御型の回路において、中間電圧ＶＭＬの電圧レベル上昇時にその電圧レベルを低下させる回路を設ける必要がない。また、ソースフォロアトランジスタを利用する場合、ソースフォロアＭＯＳトランジスタとして、プリチャージ電圧ＶＭＬを放電するソースフォロアトランジスタ（ＰチャネルＭＯＳトランジスタ）は、設ける必要がない。したがって、回路構成が簡略化され、また、プリチャージ電圧ＶＭＬを発生する回路の消費電流を低減することができる。
【０１５８】
図１８は、この実施の形態４において用いられる制御回路の構成を概略的に示す図である。図１８において、制御回路８は、クロック信号ＣＬＫに同期して外部からのコマンドＣＭＤをデコードするコマンドデコーダ２０と、コマンドデコーダ２０からの検索動作指示ＥＮとクロック信号ＣＬＫとに従ってプリチャージ活性化信号ＰＲＥ＿ｎを生成するプリチャージ活性化回路２２とを含む。
【０１５９】
この制御回路８は、さらに、サーチ線活性化信号ＳＬＥＮを生成するサーチ線ドライブ活性化回路６４と、検索動作指示信号ＥＮを遅延する遅延回路２６と、遅延回路２６の出力信号に従ってマッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴを生成するマッチアンプ活性化回路６５と、遅延回路２６の出力信号に従って放電指示信号を生成する放電制御回路６８を含む。
【０１６０】
サーチ線ドライブ活性化回路６４は、検索動作指示ＥＮの活性化時、クロック信号ＣＬＫのＬレベルの期間、サーチ線の活性化を行なうサーチ線活性化信号ＳＬＥＮを活性状態に維持する。
【０１６１】
遅延回路２６は、検索動作指示ＥＮを１クロックサイクル期間遅延する。マッチアンプ活性化回路６６は、遅延回路２６の出力信号の活性化時、クロック信号ＣＬＫがＨレベルのときに、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴをそれぞれＨレベルへ駆動する。
【０１６２】
放電制御回路６８は、遅延回路２６の出力信号に従って、クロック信号ＣＬＫの立下がりに同期して、放電指示信号ＤＩＳを活性化する。
【０１６３】
この放電制御回路６８は、クロック信号ＣＬＫがＬレベルの期間、放電指示信号ＤＩＳをＬレベルに駆動してもよく、また、クロック信号ＣＬＫの立下がりに同期してワンショットのパルスの形態で、放電指示信号ＤＩＳをＨレベルに駆動してもよい（図１７における一点鎖線の波形に対応）。
【０１６４】
以上のように、この発明の実施の形態４に従えば、マッチ線に、それぞれ、検索動作完了時、対応のマッチ線を接地電圧レベルへ駆動する放電トランジスタを設けている。従って、プリチャージ電圧発生回路を、充電型回路で構成することができ、回路構成が簡略化され、消費電流を低減することができる。
【０１６５】
また、実施の形態１から３と同様の効果をも得ることができる。
［実施の形態５］
図１９は、この発明の実施の形態５に従う内容参照メモリの要部の構成を示す図である。この図１９に示す内容参照メモリは、図１５に示す内容参照メモリと、以下の点で、その構成が異なる。すなわち、マッチアンプ４０において、マッチ線ＭＬ（ＭＬ［０］−（ＭＬ［ｎ］）に対し、プルアップ電流供給源として、ＰチャネルＭＯＳトランジスタＰＱ７０およびＰＱ１１と容量素子７０が設けられる。ＰチャネルＭＯＳトランジスタＰＱ７０は、充電指示信号ＣＨＡ＿ｎに応答して導通する。容量素子７０は、導通状態のＰチャネルＭＯＳトランジスタＰＱ７０を介して電源電圧ＶＤＤレベルに充電される。この容量素子７０の充電電荷は、プルアップ指示信号ＭＬＰＵ＿ｎに従って選択的に導通するＰチャネルＭＯＳトランジスタＰＱ１１を介して対応のマッチ線ＭＬへ供給される。
【０１６６】
図１９に示す内容参照メモリの他の構成は、図１５に示す内容参照メモリと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６７】
図２０は、図１９に示す内容参照メモリの検索動作を示すタイミング図である。以下、図２０を参照して、図１９に示す内容参照メモリの検索動作について説明する。
【０１６８】
時刻Ｔ１から、検索動作を行う検索サイクルが始まる。この検索サイクル開始時において、まずプリチャージ指示信号ＰＲＥ＿ｎが活性化される。応じて、プリチャージ用のＭＯＳトランジスタ１４が導通し、各マッチ線ＭＬが、プリチャージ電圧ＶＭＬレベルにプリチャージされる。
【０１６９】
時刻Ｔ２において、サーチ線の活性化が行なわれる。このサーチ線の活性化と並行して、プルアップ指示信号ＭＬＰＵ＿ｎがＬレベルに設定される。応じて、ＭＯＳトランジスタＰＱ１１が導通し、各マッチ線へは、容量素子７０の充電電荷が供給され、その電圧レベルが上昇する。マッチ線ＭＬがミス状態の場合には、図１９に示すように、エントリ内のミス状態の１ビットのユニットセルＵＣを介して、１ビット引抜き電流Ｉｎが流れ、その電圧レベルが低下する。
【０１７０】
マッチ線ＭＬのプルアップ動作時、単に容量素子７０の充電電荷が、各マッチ線に供給されるだけである。マッチ線プルアップ時において、電源ノードとマッチ線とは分離されている。したがって、プルアップ電流が、電源ノードから接地ノードへ流れるのが防止され、消費電流が低減される。
【０１７１】
時刻Ｔ３において、マッチ線プルアップ動作が完了し、またサーチ線の活性化も完了し、検索結果の判定および読出が行なわれる。すなわち、時刻Ｔ３において、プルアップ指示信号ＭＬＰＵ＿ｎがＨレベルに駆動され、また、分離指示信号ＭＬＩがＨレベルに設定され、分離ゲート回路３０が非導通状態となる。これにより、マッチアンプ活性化信号ＭＡＥの活性化に従って、各差動増幅回路１２が、電荷閉じ込め方式に従って差動増幅動作を行なう。この増幅動作後に、ラッチ１６を介して判定結果を示す信号ＭＬ＿ＯＵＴが、出力される。
【０１７２】
この差動増幅回路１２の増幅動作と並行して、充電指示信号ＣＨＡ＿ｎが活性化され、容量素子７０の充電動作が行なわれる。
【０１７３】
時刻Ｔ４に、このマッチアンプ活性化信号ＭＡＥが非活性化され、また、ラッチ指示信号ＬＡＴがＬレベルに駆動される。応じて、ラッチ１６がラッチ状態となり、１つの検索サイクルが完了する。
【０１７４】
時刻Ｔ５から始まる検索サイクルにおいて、マッチ線ＭＬがマッチ状態のときの動作が行われる。この場合、プリチャージトランジスタ１４によるプリチャージ動作完了後、時刻Ｔ６において、ＭＯＳトランジスタＰＱ１１を介して容量素子７０の充電電荷がマッチ線ＭＬに供給されると、このマッチ線ＭＬの電圧レベルが、充電電圧レベルに維持される。マッチ線ＭＬが、マッチ状態のとき、その上昇電圧レベルは、単に容量素子７０の充電電荷の再配分により設定される。容量素子７０の容量値とマッチ線ＭＬの負荷容量の容量比により、その電圧レベルが設定され、マッチ線の電圧振幅は十分小さくすることができる。
【０１７５】
サーチ線ＳＬおよび／ＳＬの活性化およびマッチ線のプルアップ動作が完了すると、時刻Ｔ７において、分離指示信号ＭＬＩがＬレベルとなり、分離ゲート回路３０が、遮断状態となる。次いで、マッチアンプ活性化信号ＭＡＥが活性化され、差動増幅回路１２が増幅動作を行なう。次いでラッチ指示信号ＬＡＴがＨレベルとなり、ラッチ１６から、マッチ状態を示すＨレベルの信号ＭＬ＿ＯＵＴが生成される。このとき、また、容量素子７０の充電動作が、ＭＯＳトランジスタＰＱ７０を介して行なわれる。
【０１７６】
マッチ線ＭＬは、先の時刻Ｔ６からのサイクルにおいて容量素子７０を介して充電された電圧レベルに維持される。マッチ線ＭＬは、時刻Ｔ９から始まる次の検索サイクルにおけるプリチャージ動作時において、プリチャージ電圧ＶＭＬを生成する回路により、中間電圧レベルのプリチャージ電圧ＶＭＬに設定される。したがって、この容量素子７０を充電するタイミングは、このプルアップ指示信号ＭＬＰＵ＿ｎがＨレベルの期間であればよい。この容量素子７０に充電するのに必要とされる電荷量は、対応のマッチ線ＭＬに、差動増幅回路１２により検出可能な電圧レベルへの電圧上昇を生じさせる電荷量であればよい。したがって、容量素子７０の充電期間は、十分に、１つの検索サイクル内において収めることができる。
【０１７７】
この充電指示信号ＣＨＡ＿ｎを生成する回路としては、図１８に示す制御回路８の構成において、マッチアンプ活性化回路６６から、マッチアンプ活性化信号ＭＡＥと同じタイミングで充電指示信号ＣＨＡ＿ｎが活性化される構成が用いられればよい。また、これに代えて、先のマッチ線を接地電圧レベルに放電する放電指示信号と同じタイミングで、この充電指示信号ＣＨＡ＿ｎが活性化されてもよい。
【０１７８】
また、この図１９に示す構成において、図１６に示す構成と同様、マッチ線ＭＬに、それぞれ、放電指示信号（ＤＩＳ）に従って対応のマッチ線ＭＬを接地電圧レベルに放電する放電トランジスタ（６０）が設けられてもよい。この場合、プリチャージ電圧ＶＭＬを生成する回路は、マッチ線を充電することを要求されるだけである。従って、このプリチャージ電圧ＶＭＬを発生する中間電圧発生回路の構成が簡略化され、先の実施の形態４と同様、中間電圧発生回路の構成が簡略化され、また、消費電流が低減される。
【０１７９】
以上のように、この発明の実施の形態５に従えば、検索動作時、マッチ線のプルアップ時、容量素子の充電電荷を利用している。従って、このマッチ線プルアップ時、電源ノードから接地ノードへ電流が流れる経路が遮断され、消費電流を低減することができる。また、実施の形態１から４と同様の効果を奏する。
【０１８０】
［実施の形態６］
図２１は、この発明の実施の形態６に従う内容参照メモリの要部を構成を示す図である。この図２１に示す内容参照メモリは、以下の点で、図１４に示す内容参照メモリとその構成が異なる。すなわち、差動増幅回路１２に対しては、分離ゲート回路は設けられない。その差動増幅器の負入力に対し、基準電圧ＶＲＥＦが常時与えられる。またマッチ線ＭＬが、差動増幅器の正入力に常時結合される。マッチアンプ４０において、マッチ線を充電するＰチャネルＭＯＳトランジスタＰＱ１０およびＰＱ７２が電源ノードとマッチ線ＭＬの間に直列に接続される。また、マッチ線ＭＬを接地電圧レベルに放電するために、マッチ線ＭＬと接地ノードの間にＮチャネルＭＯＳトランジスタ６０が設けられる。ＭＯＳトランジスタＰＱ７２および６０のゲートには、放電指示信号ＤＩＳが与えられる。ＰチャネルＭＯＳトランジスタＰＱ１０のゲートには、バイアス電圧ＢＩＡＳ＿Ｐが与えられる。このバイアス電圧ＢＩＡＳ＿Ｐは、図１４に示す構成と同じ構成の中間電圧発生回路４５から与えられる。
【０１８１】
中間電圧発生回路４５の構成は、図１４に示す中間電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、メモリセルアレイにおけるエントリＥＲＹのユニットセルＵＣの構成およびラッチアンプ４０の他の構成も、図１４に示す内容参照メモリの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１８２】
この図２１に示す構成においては、中間電圧発生回路４５において、レプリカエントリにおいて、１ビットのユニットセルＵＣｓがミス状態であり、残りのユニットセルＵＣｈは、マッチ状態である。したがって、このレプリカマッチ線ＲＭＬに対し、ＭＯＳトランジスタＰ６０から、１ビット引抜き電流Ｉｎとオフリーク電流（ｍ−１）・Ｉｏｆｆの和の電流が流れる。ここで、ｍは、レプリカユニットセルＵＣｈおよびＵＣｓの合計数を示す。ＭＯＳトランジスタＰ６０のサイズは、ＭＯＳトランジスタＰＱ１０のサイズよりも大きくされている。したがって、ＭＯＳトランジスタＰＱ１０を流れる電流Ｉｐは、１ビット引抜き電流Ｉｎまたは１ビットミス電流Ｉｍｉｓｓまたは１ビットミス時のときにマッチ線に流れる電流Ｉｎ＋（ｍ−１）・Ｉｏｆｆよりも小さな電流レベルに設定する。基準電圧ＶＲＥＦは、ＶＤＤ／４以下の電圧レベルに設定される。
【０１８３】
図２２は、図２１に示す内容参照メモリの検索動作を示すタイミング図である。以下、図２２を参照して、図２１に示す内容参照メモリの検索動作について説明する。
【０１８４】
時刻Ｔ１以前においては、放電指示信号ＤＩＳがＨレベルである。ＭＯＳトランジスタ６０が導通状態であり、マッチ線ＭＬは、接地電圧ＧＮＤレベルに維持される。このとき、ＭＯＳトランジスタＰＱ７２は、非導通状態であり、マッチ線ＭＬのプルアップ動作は停止している。
【０１８５】
時刻Ｔ１において、検索動作サイクルが始まる。検索サイクル時において、マッチ線ＭＬが、接地電圧レベルにプリチャージされるため、サーチ線ＳＬおよび／ＳＬが、検索サイクル開始と同時に、検索データに応じた電圧レベルに駆動される。この検索サイクル開始時、放電指示信号ＤＩＳがＬレベルとなり、ＭＯＳトランジスタ６０が非導通状態、ＭＯＳトランジスタＰＱ７２が導通状態となる。応じて、各マッチ線ＭＬに、ＭＯＳトランジスタＰＱ１０およびＰＱ７２を介してプルアップ電流Ｉｐが供給され、その電圧レベルが上昇する。このときまた、ミス状態のマッチ線ＭＬにおいては、その放電電流がプルアップ電流Ｉｐよりも大きいため、その電圧レベルが低下する。
【０１８６】
時刻Ｔ３において、マッチアンプ活性化信号ＭＡＥを活性化し、ラッチ指示信号ＬＡＴも同様、Ｈレベル（図２２に示す）に設定され、マッチ線ＭＬの電圧レベルの判定および判定結果の出力が行なわれる。ミス時においては、ラッチ１６からの信号ＭＬ＿ＯＵＴはＬレベルに設定される。
【０１８７】
時刻Ｔ４において、この検索結果判定および出力が完了すると、マッチアンプ活性化信号ＭＡＥが非活性化され、差動増幅回路１２の差動増幅動作が停止する。また、ラッチ指示信号ＬＡＴがＬレベルとなり、ラッチ１６がラッチ状態となる。この時刻Ｔ４において、マッチアンプ活性化信号ＭＡＥの非活性化に従って、放電指示信号ＤＩＳをＨレベルに駆動する。応じて、プルアップ電流Ｉｐの供給が停止され、また、マッチ線ＭＬが接地電圧レベルへ放電される。
【０１８８】
一方、時刻Ｔ５から始まる検索サイクルにおいて、再び、サーチ線ＳＬおよび／ＳＬが次の検索データに従ってその状態が設定される。また、マッチ線ＭＬのプリチャージ動作が終了し、応じて、ＭＯＳトランジスタＰＱ１０およびＰＱ７２からのプルアップ電流Ｉｐの供給が行なわれる。マッチ線ＭＬが、マッチ状態の場合には、マッチ線ＭＬの放電経路は存在せず、その電圧レベルがプルアップ電流Ｉｐにより上昇する。
【０１８９】
時刻Ｔ７において、マッチ線ＭＬの電位が基準電圧ＶＲＥＦよりも十分高くなると、マッチアンプ活性化信号ＭＡＥが活性化され、検索結果の判定および結果出力が行なわれる。この検索結果判定および出力時においても、プルアップ電流Ｉｐは供給されており、マッチ線ＭＬの電圧レベルは上昇する。
【０１９０】
時刻Ｔ８において、この検索結果判定および出力動作が終了し、マッチアンプ活性化信号ＭＡＥが非活性化される。また、放電指示信号ＤＩＳがＨレベルへ駆動され、マッチ線ＭＬへのプルアップ電流Ｉｐの供給の停止およびマッチ線ＭＬの接地電圧レベルへの放電が行なわれる。
【０１９１】
この図２１に示す内容参照メモリにおいては、図１４に示すプリチャージトランジスタ（１４）は用いられていない。したがって、検索サイクル開始時において、複数のマッチ線に対するプリチャージ動作を行なう必要がなく（電流値が制限されたプルアップ電流の供給のみ）、複数のマッチ線の同時プリチャージによる過渡的電流を低減することができる。
【０１９２】
また、基準電圧ＶＲＥＦは、電圧ＶＤＤ／４以下の電圧レベルに設定される（図２２においてはＶＤＤ／４の電圧レベル）。したがって、マッチ状態時のマッチ線ＭＬのハイレベル方向への電圧のプルアップレベルは、ＶＤＤ／２以下の電圧レベル（図２２においては、ＶＤＤ／２の電圧レベル）に設定することができる。差動増幅回路１２において、基準電圧ＶＲＥＦに対するハイレベルおよびローレベルの入力信号振幅を等しくする。マッチ線ＭＬの信号振幅は、ＶＤＤ／２以下に設定することができ、消費電流を低減することができる。
【０１９３】
［変更例］
図２３は、この発明の実施の形態６のバイアス電圧発生回路４５の変更例の構成を示す図である。図２３において、バイアス電圧発生回路４５は、メモリセルアレイのエントリＥＲＹと同じ構成のユニットセルを含み、各ユニットセルがマッチ状態に設定されるレプリカエントリ８０を含む。このレプリカエントリ８０は、全ビットがマッチ状態に設定されるレプリカユニットセルＵＣｈを含む。各レプリカユニットセルＵＣｈにおいてオフリーク電流Ｉｏｆｆが流れる。
【０１９４】
これらのレプリカユニットセルＵＣｈは、ＭＯＳトランジスタＮ６１およびＮ６２の直列体およびＭＯＳトランジスタＮ６３およびＮ６４の直列体を含む。各直列体において、マッチ状態のユニットセルと同様に、一方のＭＯＳトランジスタが非導通状態に設定される。各直列体においてオフリーク電流が流れる。１つのレプリカユニットセルＵＣｈについて、各直列体におけるオフリーク電流の合計電流が、マッチ状態の１つのユニットセルのオフリーク電流となる。
【０１９５】
これらのＭＯＳトランジスタＮ６１およびＮ６２は、図２１に示すユニットセルＵＣのトランジスタＴＲ１およびＴＲ２それぞれとサイズが同じであり、またＭＯＳトランジスタＮ６３およびＮ６４は、図２１に示すユニットセルＵＣのトランジスタＴＲ３およびＴＲ４とサイズが同じである。これらのレプリカエントリ８０のレプリカユニットセルＵＣｈは共通に、レプリカマッチ線ＲＭＬａに結合される。
【０１９６】
バイアス電圧発生回路４５は、さらに、１ビットのレプリカユニットセル８２を含む。この１ビットレプリカユニットセル８２は、ミス状態のユニットセルＵＣｓと同じ状態である。図２３においては、１ビットレプリカユニットセル８２は、ＭＯＳトランジスタＮＴ６１およびＮＴ６１２の直列体およびＮＴ６３およびＮＴ６４の直列体を含む。これらのＭＯＳトランジスタＮＴ６１およびＮＴ６２が非導通状態、ＭＯＳトランジスタＮＴ６３およびＮＴ６４が導通状態に設定される。これらのＭＯＳトランジスタＮＴ６１およびＮＴ６２は、それぞれ、ユニットセルＵＣのトランジスタＴＲ１およびＴＲ２と同じサイズを有し、また、ＭＯＳトランジスタＮＴ６３およびＮＴ６４が、それぞれ、ユニットセルのトランジスタＴＲ３およびＴＲ４と同じサイズを有する。したがって、１ビットレプリカユニットセル８２の１ビットレプリカマッチ線ＭＬＵには、１ビットミス電流Ｉｍｉｓｓが流れる。
【０１９７】
バイアス電圧発生回路４５は、さらに、ゲートとドレインが相互接続され、電源ノードからレプリカマッチ線ＲＭＬａに電流を供給するＰチャネルＭＯＳトランジスタＰ６０１と、信号線８５に電流Ｉａを供給するＰチャネルＭＯＳトランジスタＰ６０２と含む。このＭＯＳトランジスタＰ６０２は、ＭＯＳトランジスタＰ６０１とカレントミラー回路を構成する。
【０１９８】
バイアス電圧発生回路４５は、さらに、１ビットレプリカユニットセル８２に電流を供給するＰチャネルＭＯＳトランジスタＰ６０４と、信号線８５に電流Ｉｂを供給するＰチャネルＭＯＳトランジスタＰ６０３とを含む。ＭＯＳトランジスタＰ６０４は、ゲートおよびドレインが相互接続される。ＭＯＳトランジスタＰ６０３は、ＰチャネルＭＯＳトランジスタＰ６０４とカレントミラー回路を構成する。
【０１９９】
ＭＯＳトランジスタＰ６０１およびＰ６０２は、そのサイズ（チャネル幅とチャネル長の比）が等しくされており、同じ大きさの電流を供給する（ｍ・Ｉｏｆｆ＝Ｉａ；ｍは、レプリカユニットセルＵＣｈの数であり、１エントリＥＲＹ内のユニットセルの数に等しい）。ＭＯＳトランジスタＰ６０３は、ＭＯＳトランジスタＰ６０４よりも、そのサイズが小さくされる。したがって、ＰチャネルＭＯＳトランジスタ６０３が生成するミラー電流は、１ビットミス電流Ｉｍｉｓｓ（≒Ｉｎ）より小さい電流となる（Ｉｂ＜Ｉｍｉｓｓ）。信号線８５には、これらのＭＯＳトランジスタＰ６０２およびＰ６０３からの電流ＩａおよびＩｂの和の電流が流れる。したがって、信号線８５に流れる電流は、次式で表わされる。
【０２００】
Ｉａ＋Ｉｂ＝ｍ・Ｉｏｆｆ＋Ｉｂ
トランジスタＰ６０２およびＰ６０３のサイズの調整により、信号線８５を流れる電流は、１ビットミス状態のエントリを介してマッチ線から流れる電流よりも小さくすることができる。
【０２０１】
Ｉｍｉｓｓ＋（ｍ−１）・Ｉｏｆｆ＞Ｉｂ＋ｍ・Ｉｏｆｆ＞ｍ・Ｉｏｆｆ
上式から、次の関係式が導き出される。
【０２０２】
Ｉｍｉｓｓ−Ｉｏｆｆ＞Ｉｂ
上述の関係を満たすように、ＭＯＳトランジスタｐ６０３が供給する電流Ｉｂを設定する。信号線８５を流れる電流値を、マッチ状態のエントリのオフリーク電流よりも大きく、かつ１ビットミス時のエントリの放電電流（１ビットミス電流）よりも小さい値に設定することができる。この電流Ｉｂの上限値は、上式から、１ビットミスのエントリにおいてミス状態のユニットセルの導通トランジスタの経路を流れる電流Ｉｎと非導通状態のトランジスタ直列体の経路を流れるオフリーク電流Ｉｏｆｆ／２との差となる。
【０２０３】
バイアス電圧発生回路４５は、さらに、信号線８５の電流を放電するＮチャネルＭＯＳトランジスタＮ６０１と、ＮチャネルＭＯＳトランジスタＮ６０２と、ＭＯＳトランジスタＮ６０２に電流を供給するＰチャネルＭＯＳトランジスタＰ６０５を含む。ＭＯＳトランジスタＮ６０１は、ゲートおよびドレインが相互接続される。ＭＯＳトランジスタＮ６０２は、ＭＯＳトランジスタＮ６０１とカレントミラー回路を構成する。ＭＯＳトランジスタＰ６０５は、ゲートおよびドレインが相互接続される。
【０２０４】
ＭＯＳトランジスタＮ６０１およびＮ６０２は、そのサイズ（チャネル幅とチャネル長の比）が等しくされる。従って、ＭＯＳトランジスタＮ６０２が流す電流Ｉｃは、信号線８５上を流れる電流と同じ大きさの電流である。このＭＯＳトランジスタＰ６０５は、したがって、ＭＯＳトランジスタＮ６０２を流れる電流と同じ大きさの電流を流す。このＭＯＳトランジスタＰ６０５は、ゲートおよびドレインが相互接続されており、電流／電圧変換機能を有し、バイアス電圧ＢＩＡＳ＿Ｐをゲートに生成する。マッチアンプ４０に含まれるＭＯＳトランジスタＰＱ１０のゲートへ、このバイアス電圧ＢＩＡＳ＿Ｐが与えられる。
【０２０５】
ＭＯＳトランジスタＰ６０５およびＰＱ１０は、サイズが同じである。したがって、ＭＯＳトランジスタＰＱ１０からＭＯＳＰＱ７０を介してマッチ線ＭＬへ流れる電流Ｉｄは、信号線８５を流れる電流と同じ大きさの電流となる。
【０２０６】
これにより、各マッチ線ＭＬに対し、１ビットミス時のマッチ線の電流よりも小さく、かつ全ビットビットマッチ状態のエントリのオフリーク電流よりも大きな値の電流を供給することができる。また、レプリカエントリを用いており、データを記憶するエントリのユニットセルの製造時のトランジスタパラメータのバラツキを、このレプリカエントリのレプリカユニットセルに反映させることができる。これにより、正確に所望の大きさのプルアップ電流／プリチャージ電流を供給することができる。
【０２０７】
なお、図２３に示す構成において、レプリカエントリ８０に含まれるレプリカユニットセルＵＣｈの数は、エントリＥＲＹに含まれるユニットセルの数ｍより１小さな値（ｍ−１）とされても良い。より、正確に１ビットミス状態のエントリに対応するマッチ線を流れる電流に対応する電流を、レプリカエントリ８０および１ビットレプリカユニットセル８２により生成することができる。
【０２０８】
図２４は、この発明の実施の形態６に従う内容参照メモリの制御回路８の構成を概略的に示す図である。図２４において、制御回路８は、外部からのコマンドＣＭＤをデコードするコマンドデコーダ２０と、コマンドデコーダ２０からの検索動作指示ＥＮに従ってクロック信号ＣＬＫを分周する分周回路９０と、コマンドデコーダ２０からの検索動作ＥＮと分周回路９０からの分周クロック信号ＢＣＬＫに従って、検索データ入力回路４に対するラッチイネーブル信号ＬＴＥＮを生成する検索データ入力制御回路９２を含む。
【０２０９】
検索データ入力回路４は、フリップフロップ回路９４で構成され、このラッチイネーブル信号ＬＴＥＮの活性化に従って、検索データＳＤを取込みラッチし、サーチ線群（サーチデータバス）ＳＬＧを、取込んだ検索データに従って駆動する。
【０２１０】
制御回路８は、さらに、図１８に示す制御回路の構成と同様、遅延回路２６と、マッチアンプ活性化回路６６と、放電活性化回路６８を含む。遅延回路２６は、検索動作指示ＥＮを１クロックサイクル遅延する。マッチアンプ活性化回路６６は、遅延回路２６の出力信号に従って活性化され、クロック信号ＣＬＫの立上がりに同期して、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴを生成する。放電制御回路６８は、遅延回路２６の出力信号に従ってクロック信号ＣＬＫの立上がりに応答して、放電指示信号ＤＩＳを生成する。
【０２１１】
したがって、この図２４に示す制御回路８を利用することにより、検索データ入力回路４において、各検索サイクルごとに、フリップフロップ回路９４に検索データの取込およびラッチおよび出力を行なわせることができる。
【０２１２】
なお、この図２４に示す制御回路８の構成において、検索データＳＤの遷移を検出し、この検索データ遷移検出信号に従って、検索動作指示ＥＮが生成されてもよい。
【０２１３】
また、分周回路９０は、この図２２に示すタイミング図において、クロック信号ＣＬＫを２分周して、分周クロック信号ＣＬＫを生成する。しかしながら、この分周回路９０の分周比および遅延回路２６の遅延クロックサイクル数は、１検索サイクルのクロックサイクル数に応じて適当な値に定められればよい。
【０２１４】
以上のように、この発明の実施の形態６に従えば、マッチ線を接地電圧レベルにプリチャージし、検索動作時、このマッチ線に、電流値が制限された、１ビット引抜き電流または１ビットミス電流よりも小さく、全ビットオフリーク電流よりも大きな電流を供給している。従って、マッチ線の電圧振幅を低減することができ、マッチ線の充電電流を低減することができる。また、サーチ線ＳＬおよび／ＳＬに対しては、図２４に示すように、フリップフロップ回路９０により、検索データが保持されている。従って、ビットパターンが類似する検索データが連続する場合、このサーチデータバスにおいて充放電されるサーチ線の数を低減することができ、応じて、サーチ線の充放電電流を低減することができる。
【０２１５】
［実施の形態７］
図２５は、この発明の実施の形態７に従う内容参照メモリの要部の構成を示す図である。この図２５に示す内容参照メモリにおいて、メモリセルアレイ内のエントリＥＲＹの構成は既に説明した実施の形態１から６に示すエントリＥＲＹの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２１６】
マッチアンプ４０においては、放電指示信号ＤＩＳに従ってマッチ線ＭＬを接地電圧レベルに放電する放電トランジスタ６０と、内部ノードＮＤ７０に、内部検索判定結果信号ＭＡ＿ＭＬを生成するプルアップ／検出回路１００が設けられる。プルアップ／検出回路１００は、マッチ線ＭＬにプルアップ電流を供給し、かつ検索判定を行ない、その判定結果に従って内部検索判定結果信号を生成する。
【０２１７】
プルアップ／検出回路１００は、電源ノードと内部ノードＮＤ７０の間に直列に接続されるＰチャネルＭＯＳトランジスタＱＰ７１およびＱＰ７２と、内部ノードＮＤ７０と対応のマッチ線ＭＬの間に接続されるＮチャネルＭＯＳトランジスタＱＮ７１と、内部ノードＮＤ７０上の内部検索判定結果信号ＭＡ＿ＭＬとプリチャージ指示信号ＰＲＥとを受けるＮＯＲゲートＮＧ１を含む。ＮＯＲゲートＮＧ１の出力信号が、ＭＯＳトランジスタＱＰ７２へ与えられる。
【０２１８】
ＭＯＳトランジスタＱＰ７１のゲートに、放電指示信号ＧＩＳが与えられ、ＭＯＳトランジスタＱＮ７１のゲートに、バイアス電圧ＢＩＡＳ＿Ｎが与えられる。
【０２１９】
マッチアンプ４０においては、さらに、ラッチ指示信号ＬＡＴに従ってプルアップ／検出回路１００の出力信号ＭＡ＿ＭＬをラッチするラッチ１６が設けられる。したがって、マッチアンプ４０においては、差動増幅回路が設けられず、その消費電流を低減することができる。
【０２２０】
バイアス電圧発生回路４５は、電源ノードとノードＮＤ７２の間に直列に接続されるＰチャネルＭＯＳトランジスタＱＰ７３およびＱＰ７４と、ノード７２上の電圧とプリチャージ電圧ＶＭＬとを比較する比較器ＣＭＰと、ノードＮＤ７２にその一方導通ノードが接続されるＮチャネルＭＯＳトランジスタＱＮ７２と、ＭＯＳトランジスタＱＮ７２の他方導通ノードと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱＮ７５およびＱＮ７６を含む。ＮチャネルＭＯＳトランジスタＱＮ７２は、そのゲートに比較器ＣＭＰの出力信号を受ける。
【０２２１】
ＭＯＳトランジスタＱＰ７３およびＱＰ７４は、そのゲートが接地ノードに結合され、常時、導通状態に維持される。こＯＳトランジスタＱＰ７３およびＱＰ７４は、それぞれ、マッチアンプ４０に含まれるＭＯＳトランジスタＱＰ７１およびＱＰ７２と、そのサイズ（チャネル幅とチャネル長の比）が同じに設定される。
【０２２２】
ＭＯＳトランジスタＱＮ７５およびＱＮ７６は、ともに、それぞれのゲートが電源ノードに結合され、常時、導通状態とされる。ＭＯＳトランジスタＱＮ７５およびＱＮ７６は、ユニットセルＵＣに含まれるＭＯＳトランジスタＴＲ３およびＴＲ４と、それぞれそのサイズが等しくされる。したがって、ＭＯＳトランジスタＱＮ７５およびＱＮ７６には、１ビット引抜き電流Ｉｎが最大流れる。
【０２２３】
このバイアス電圧発生回路４５の構成において、比較器ＣＭＰが、中間電圧レベルのプリチャージ電圧ＶＭＬとノードＮＤ７２の電圧レベルを比較する。ノードＮＤ７２の電圧レベルが、プリチャージ(中間)電圧ＶＭＬよりも高い場合には、比較器ＣＭＰの出力信号がハイレベルとなる。応じて、ＭＯＳトランジスタＱＮ７２のコンダクタンスが大きくなり、ノードＮＤ７２からＭＯＳトランジスタＱＮ７５およびＱＮ７６へ流れる電流が大きくなり、ノードＮＤ７２の電圧レベルが低下する。一方、ノードＮＤ７２の電圧レベルが、プリチャージ電圧ＶＭＬよりも低い場合には、比較器ＣＭＰの出力信号がローレベルとなる。応じて、ＭＯＳトランジスタＱＮ７２のコンダクタンスが低下し、ＭＯＳトランジスタＱＮ７２を介して流れる電流量が小さくなり、ノードＮＤ７２の電位低下が抑制される。したがって、ノードＮＤ７２がプリチャージ電圧ＶＭＬレベルに維持されるように、ＭＯＳトランジスタＮＱ７２のコンダクタンスが比較器ＣＭＰにより調整される。プリチャージ電圧ＶＭＬは、電源電圧の１／２倍以下の電圧レベルである。
【０２２４】
マッチアンプ４０において、ＭＯＳトランジスタＱＰ７１およびＱＰ７２は、サイズ（チャネル幅とチャネル長の比）が、ＭＯＳトランジスタＱＰ７３およびＱＰ７４とそれぞれ等しくされる。また、ＭＯＳトランジスタＱＮ７１およびＱＮ７２は、そのサイズが互いに等しくされる。ＭＯＳトランジスタＮＱ７１のゲートには、比較器ＣＭＰの出力電圧ＢＩＡＳ＿Ｎが与えられる。したがって、マッチアンプ４０において、ノードＮＤ７０上の信号ＭＡ＿ＭＬは、対応のエントリＥＲＹが１ビットミス状態のとき、ほぼ、プリチャージ電圧ＶＭＬレベルに維持される。このマッチ線ＭＬは、その電圧レベルが、ノードＮＤ７０の電圧レベルとなると、ＭＯＳトランジスタＱＮが非導通状態となる。マッチ線ＭＬの電圧レベルは、従って、ノードＮＤ７０上の電圧レベルよりも高くなることはなく、応じて、マッチ線ＭＬの電圧レベルは、電圧ＶＭＬ以下に設定される。
【０２２５】
また、ＭＯＳトランジスタＱＰ７１およびＱＰ７２のサイズは、エントリの１ビットミス時のマッチ線を流れる電流（１ビットミス電流と残りのユニットセルのオフリーク電流の和、Ｉｍｉｓｓ＋（ｍ−１）・Ｉｏｆｆ）よりも小さい電流を駆動する能力を有するように設定される。
【０２２６】
図２６は、図２５に示す内容参照メモリの検索動作を示すタイミング図である。以下、図２６を参照して、図２５に示す内容参照メモリの検索動作について説明する。
【０２２７】
時刻Ｔ１以前において、プリチャージ指示信号ＰＲＥは、Ｌレベルである。一方、放電指示信号ＤＩＳが、Ｈレベルであり、マッチ線ＭＬは接地電圧レベルにプリチャージされる。次に、ＭＯＳトランジスタＱＰ７１が、非導通状態であり、ノードＮＤ７０は、このマッチ線ＭＬの放電とともに、その電圧レベルは接地電圧レベルに放電されて、接地電圧レベルに維持される。
【０２２８】
時刻Ｔ１以前においては、放電指示信号ＤＩＳがＨレベルであり、放電トランジスタ６０により、マッチ線ＭＬは接地電圧レベルにプリチャージされる。また、ＭＯＳトランジスタＱＰ７１が非導通状態であり、ノードＮＤ７０も接地電圧レベルにある。
【０２２９】
時刻Ｔ１において、検索サイクルが始まると、まず放電指示信号ＤＩＳがＬレベルとなり、放電トランジスタ６０が非導通状態、ＭＯＳトランジスタＱＰ７１が導通状態となる。プリチャージ指示信号ＰＲＥが、Ｈレベルとなり、ＮＯＲゲートＮＧ１の出力信号がＬレベルとなる。応じて、ノードＮＤ７０へＭＯＳトランジスタＱＰ７１およびＱＰ７２を介して電流が供給されて、その電圧レベルが上昇する。このＭＯＳトランジスタＱＰ７１およびＱＰ７２からの電流は、ＭＯＳトランジスタＱＮ７１を介してマッチ線ＭＬへ供給される。マッチ線ＭＬに対応するエントリＥＲＹがミス状態のときには、マッチ線ＭＬは、このミス状態のユニットセルＵＣを介して放電される。ＭＯＳトランジスタＱＰ７１およびＱＰ７２が供給する電流は、１ビットミス電流以下の電流であり、マッチ線ＭＬの電圧レベルは、プリチャージ電圧ＶＭＬには到達せず、早いタイミングで接地電圧ＧＮＤレベルに放電される。
【０２３０】
ＭＯＳトランジスタＱＮ７１は、そのゲートにバイアス電圧ＢＩＡＳ＿Ｎを受けており、１ビット引抜き電流Ｉｎが対応のマッチ線ＭＬに流れるときに、ノードＮＤ７０をプリチャージ電圧ＶＭＬレベルに維持する。エントリＥＲＹのミス状態のユニットセルの数が１ビットよりも多い場合には、ノードＮＤ７０は、プリチャージ電圧ＶＭＬよりも低い電圧レベルに駆動される。したがって、対応のエントリがミス状態の時、ノードＮＤ７０の電圧は、最大プリチャージ電圧ＶＭＬレベルである。
【０２３１】
時刻Ｔ３において、検索判定動作が行なわれ、ラッチ指示信号ＬＡＴに従ってラッチ１６が、スルー状態となり、その出力信号ＭＬ＿ＯＵＴが、Ｌレベルとなる（ノードＮＤ７０の電圧（最大ＶＭＬ）は、ラッチ１６の入力論理しきい値よりも十分低い電圧レベルである）。
【０２３２】
ラッチ動作時、時刻Ｔ３において、プリチャージ指示信号ＰＲＥが非活性化される。したがってノードＮＤ７０の電圧レベルが、ＮＯＲゲートＮＧ１のＬレベルと判定される入力電圧レベルであり、ＮＯＲゲートＮＧ１の出力信号がＨレベルとなる。応じて、ＭＯＳトランジスタＱＰ７２が非導通状態とされ、ノードＮＤ７０の電圧レベルがさらに低下する。これにより、ラッチ１６からの検索結果指示信号ＭＬ＿ＯＵＴは、確実に、Ｌレベルに設定される。
【０２３３】
この時刻Ｔ３からのプリチャージ指示信号ＰＲＥのＬレベルへの駆動により、マッチ線ＭＬの電圧レベルが低下する。このマッチ線ＭＬの低下電圧レベルが、接地電圧ＧＮＤに到達しない場合でも、時刻Ｔ４からのサイクルにおいて、ラッチ１６がラッチ状態に入ると、放電指示信号ＤＩＳがＨレベルとなり、マッチ線ＭＬが接地電圧レベルに駆動される。応じて、ノードＮＤ７０の信号ＭＡ＿ＭＬも接地電圧レベルに放電される（ＭＯＳトランジスタＱＰ７２が非導通状態）。これにより、マッチ線ＭＬおよびノードＮＤ７０のプリチャージ動作が完了する。
【０２３４】
検索サイクルＴ５において、次の検索データについての検索動作が実行される。放電指示信号ＤＩＳがＬレベルに駆動され、また、プリチャージ指示信号ＰＲＥがＨレベルへ駆動されると、ＭＯＳトランジスタＱＰ７１およびＱＰ７２が導通状態となる。応じて、ノードＮＤ７０へ電流が供給され、さらに、ノードＮＤ７０からマッチ線ＭＬに電流が供給され、ノードＮＤ７０の信号ＭＡ＿ＭＬの電圧レベルが上昇する。ＭＯＳトランジスタＱＮ７１は、ゲートにバイアス電圧ＢＩＡＳ＿Ｎを受けており、ＭＯＳトランジスタＱＮ７２およびＱＮ７１はサイズが同じである。したがって、このＭＯＳトランジスタＱＮ７１には、最大１ビットミス(引抜き)電流が流れる。マッチ状態のマッチ線ＭＬの電位が上昇したとき、ＭＯＳトランジスタＱＮ７１が、ソースフォロア動作に従ってまたはソース／ドレイン電圧が等しくなると、非導通状態となる。これにより、マッチ線ＭＬの電圧上昇は抑制され、マッチ線ＭＬは、最大プリチャージ電圧ＶＭＬレベルに維持される。
【０２３５】
一方、この状態において、ＭＯＳトランジスタＱＰ７１およびＱＰ７２は導通状態であり、ノードＮＤ７０へは電流が供給される。従って、ノードＮＤ７０の信号ＭＡ＿ＭＬの電圧レベルが、最終的に、電源電圧ＶＤＤレベルにまで上昇する。
【０２３６】
時刻Ｔ７から始まるクロックサイクルにおいてラッチ指示信号ＬＡＴをＨレベルとすると、ラッチ１６からの出力信号ＭＬ＿ＯＵＴが、マッチ状態を示すＨレベルとなる。
【０２３７】
この時刻Ｔ７において、プリチャージ指示信号ＰＲＥがＬレベルとなっても、ノードＮＤ７０上の信号ＭＡ＿ＭＬが、十分高い電圧レベルであり、ＮＯＲゲートＮＧ１の出力信号がＬレベルである。ＭＯＳトランジスタＱＰ７２は導通状態を維持し、正確に、ノードＮＤ７０の信号ＭＡ＿ＭＬの電圧レベルを判定して、検索結果指示信号ＭＬ＿ＯＵＴを生成することができる。
【０２３８】
ＭＯＳトランジスタＱＮ７１は、そのバイアス電圧ＢＩＡＳ＿Ｎにより、ソースフォロアモードで動作し、ゲート−ソース間電圧がしきい値電圧に等しくなると非導通状態となる。従って、ノードＮＤ７０上の信号ＭＡ＿ＭＬが、電源電圧ＶＤＤレベルにまで上昇しても、マッチ線ＭＬの電圧レベルが上昇すると、ＭＯＳトランジスタＱＮ７１が非導通状態となり、マッチ線ＭＬの電圧レベルがプリチャージ電圧ＶＭＬ以上に上昇するのを抑制する。
【０２３９】
また、この図２５に示す構成の場合、マッチアンプ４０の内部ノードＮＤ７０の負荷容量は、マッチ線ＭＬに比べて十分小さい。従って、内部ノードＮＤ７０の充電電流は、マッチ線ＭＬの充電時の充電電流量よりも小さく、検索動作時の消費電流を、より低減することができる。
【０２４０】
以上のように、この発明の実施の形態７に従えば、マッチアンプにおいて、バイアス電圧ＢＩＡＳ＿Ｎをゲートに受けるＭＯＳトランジスタＱＮ７１により、マッチ線の電位上昇を中間電圧（ＶＭＬ≦ＶＤＤ／２）以下の振幅に抑制しつつ、内部ノードを充電して検索結果指示信号を生成している。従って、マッチアンプのレイアウト面積および消費電力を低減することができ、また、検索結果判定時の消費電流を十分低減することができる。
【０２４１】
なお、この実施の形態７における制御信号を発生する回路としては、図２４に示す制御回路の構成を利用することができる。プリチャージ指示信号ＰＲＥを生成する回路については、図２４に示すコマンドデコーダからの検索動作指示ＥＮに従って１クロックサイクル期間、プリチャージ指示信号ＰＲＥをＨレベルに設定する構成が用いられればよい。
【０２４２】
［実施の形態８］
図２７は、この発明の実施の形態８に従う内容参照メモリの要部の構成を示す図である。この図２７に示す内容参照メモリの構成は、図２５に示す内容参照メモリと以下の点でその構成が異なる。すなわち、マッチアンプ４０において、プルアップ電流供給指示信号ＭＬＰＵ＿ｎに従ってマッチ線ＭＬへ、充電電荷を供給するチャージアップ回路１１０が設けられる。このチャージアップ回路１１０は、電源ノードとマッチ線ＭＬの間に互いに直列に接続されるＰチャネルＭＯＳトランジスタＱＰ８１およびＱＰ８２と、これらのＭＯＳトランジスタＱＰ８１およびＱＰ８２の接続ノードに接続される容量素子ＣＱ２とを含む。
【０２４３】
この図２７に示す内容参照メモリの他の構成は、図２５に示す内容参照メモリと同一構成であり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２４４】
図２８は、図２７に示す内容参照メモリの検索動作時の動作を示すタイミング図である。以下、図２８を参照して、図２７に示す内容参照メモリの検索動作について説明する。
【０２４５】
時刻Ｔ１以前において、プリチャージ指示信号ＰＲＥは、Ｌレベルであり、また、放電指示信号ＤＩＳは、Ｈレベルである。したがって、マッチ線ＭＬおよび内部ノードＮＤ７０の信号ＭＬ＿ＭＡは、ともに接地電圧レベル（ＧＮＤレベル）にある。ラッチ１６は、ラッチ状態にある。図２８に示すタイミング図においては、Ｈレベルの検索結果指示信号ＭＬ＿ＯＵＴを生成している場合を想定する。
【０２４６】
時刻Ｔ１において、検索サイクルが始まると、まず、放電指示信号ＤＩＳがＬレベルとなり、ＭＯＳトランジスタ６０が非導通状態、ＭＯＳトランジスタＱＰ７１が導通状態となる。このとき、プリチャージ指示信号ＰＲＥは、まだＬレベルである。従って、ＮＯＲゲートＮＧ１の出力信号はＨレベルであり、ＭＯＳトランジスタＱＰ７２は、非導通状態にある。
【０２４７】
一方、プルアップ電流供給指示信号ＭＬＰＵ＿ｎが、Ｌレベルとなり、また、チャージ指示信号ＣＨＡ＿ｎがＨレベルとなる。応じて、容量素子ＣＱ２が、電源ノードから分離され、容量素子ＣＱ２の充電電荷が、マッチ線ＭＬおよびノードＮＤ７０へ伝達される。容量素子ＣＱ２の容量値を調整することにより、マッチ線ＭＬの電圧レベルを、中間電圧レベルのプリチャージ電圧ＶＭＬよりも低い電圧レベルに設定することができる。
【０２４８】
このとき、プルアップ電流供給指示信号ＭＬＰＵ＿ｎがＨレベルに立上がり、ＭＯＳトランジスタＱＰ８２が非導通状態となり、チャージアップ回路１１０によるマッチ線ＭＬのプルアップ動作が完了する。このチャージアップ回路１１０による容量素子ＣＱ２を用いたプルアップ動作により、マッチ線ＭＬおよびノードＮＤ７０の信号ＭＡ＿ＭＬを高速で、所定のプリチャージ電圧レベルに駆動する。
【０２４９】
この時刻Ｔ１から始まる検索サイクル内において、時刻Ｔ１と時刻Ｔ２の間で、プリチャージ指示信号ＰＲＥがＨレベルとなり、応じてＮＯＲゲートＮＧ１の出力信号がＬレベルとなり、ＭＯＳトランジスタＱＰ７２が導通状態となる。応じて、ＭＯＳトランジスタＱＰ７１およびＱＰ７２およびＱＮ７１を介して、マッチ線ＭＬにプルアップ電流が供給される。
【０２５０】
このとき、マッチ線ＭＬに対応するエントリＥＲＹが、ミス状態の場合には、このプルアップ／検出回路１００が供給するプルアップ電流よりも大きな電流が、接地ノードへ放電され、マッチ線ＭＬの電圧レベルが低下する。
【０２５１】
時刻Ｔ３において、プリチャージ指示信号ＰＲＥをＬレベルに設定する。このとき、ノードＮＤ７０は、Ｌレベルであり、ＮＯＲゲートＮＧ１の出力信号がＨレベルとなり、ＭＯＳトランジスタＱＰ７２が非導通状態とされる。ノードＮＤ７０は、ＭＯＳトランジスタＱＮ７１から、エントリＥＲＹ内のミス状態のユニットセルＵＣを介して接地電圧レベルに放電される。このとき、ラッチ指示信号ＬＡＴがＨレベルとなり、ラッチ１６がスルー状態となる。ノードＮＤ７０は、接地電圧レベルであり、この内部検索指示信号ＭＡ＿ＭＬに応じて、Ｌレベルの信号ＭＬ＿ＯＵＴがラッチ１６から出力される。
【０２５２】
時刻Ｔ４から始まるサイクルにおいて、再び、プリチャージ指示信号Ｔ４がＨレベルとなる。応じて、マッチ線ＭＬが、接地電圧レベルにプリチャージされ、またノードＮＤ７０も、接地電圧レベルに放電される（ＭＯＳトランジスタＱＰ７２は非導通状態）。
【０２５３】
この時刻Ｔ３から時刻Ｔ５の期間において、チャージ指示信号ＣＨＡ＿ｎがＬレベルとなり、容量素子ＣＱ２の充電が行なわれる。
【０２５４】
時刻Ｔ５から始まる検索サイクルにおいて、再び先の検索サイクルと同様の動作が行なわれる。すなわち、マッチ線ＭＬの容量素子ＣＱ２により、マッチ線ＭＬおよび内部ノードＮＤ７０の充電が行なわれ、それぞれの電圧レベルが上昇する。このチャージアップ動作完了後、プルアップ電流供給指示信号ＭＬＰＵ＿ｎがＨレベルとなり、チャージアップ動作が完了する。
【０２５５】
ついで、プリチャージ指示信号ＰＲＥがＨレベルとなり、ＮＯＲゲートＮＧ１の出力信号がＬレベルとなり、ＭＯＳトランジスタＱＰ７２が導通状態となる。マッチ線ＭＬに対して設けられるエントリＥＲＹが、マッチ状態の場合には、このマッチ線ＭＬを放電する経路は存在しない。従って、ノードＮＤ７０が、ＭＯＳトランジスタＱＰ７１およびＱＰ７２により充電され、内部検索指示信号ＭＡ＿ＭＬの電圧レベルは、最終的に、電源電圧ＶＤＤレベルにまで上昇する。このノードＮＤ７０が電源電圧レベルに充電されても、ＭＯＳトランジスタＱＮ７１により、マッチ線ＭＬの電圧レベルがプリチャージ電圧ＶＭＬよりも高くなるのが防止される。
【０２５６】
時刻Ｔ７において、プリチャージ指示信号ＰＲＥがＬレベルとなっても、ノードＮＤ７０は、既にＨレベルであり、ＮＯＲゲートＮＧ１の出力信号はＬレベルである。従って、ノードＮＤ７０上の信号ＭＡ＿ＭＬは、Ｈレベルに維持される。この時刻Ｔ７において、また、ラッチ指示信号ＬＡＴがＨレベルとなり、ラッチ１６がスルー状態となり、このノードＮＤ７０上の信号ＭＡ＿ＭＬに応じたＨレベルの信号ＭＬ＿ＯＵＴが生成される。
【０２５７】
この期間、マッチ線ＭＬは、放電経路は存在せず、充電電圧ＶＭＬレベルに維持される。時刻Ｔ８において、出力信号のラッチ動作が行なわれ、ラッチ指示信号ＬＡＴがＬレベルとなり、ラッチ１６がラッチ状態となる。また、放電指示信号ＤＩＳが、Ｌレベルとなり、マッチ線ＭＬが、接地電圧レベルに放電され、また、ノードＮＤ７０も、接地電圧レベルに放電される。応じて、このＮＯＲゲートＮＧ１の出力信号がＨレベルとなり、ＭＯＳトランジスタＱＰ７２が非導通状態となる。これにより、確実に、ノードＮＤ７０およびマッチ線ＭＬが、接地電圧レベルに放電される。
【０２５８】
このチャージアップ回路１１０において容量素子ＣＱ２を用いてマッチ線ＭＬを、所定電圧レベルにプルアップすることにより、高速で、マッチ線ＭＬおよび内部ノードＮＤ７０の電圧レベルを変化させることができ、検索動作を速くすることができる。また、容量素子ＣＱ２を用いて充電を行なっており、マッチ線ＭＬ充電時には、電源ノードの電圧ＶＤＤは消費されないため、このマッチ線プルアップ時の電源ノイズの発生は抑制される。また、容量素子ＣＱ２の充電は、時刻Ｔ３およびＴ５の間およびＴ７から時刻Ｔ９の間のうちクロックサイクル期間にわたって行なえばよい。従って、この容量素子ＣＱ２の充電が緩やかに行なわれ、ピーク電流を低減することができる。
【０２５９】
図２９は、この発明の実施の形態８の内容参照メモリの制御信号を発生する回路の構成の一例を示す図である。図２９において、制御回路８は、クロック信号ＣＬＫに同期してコマンドＣＭＤをデコードするコマンドデコーダ２０と、コマンドデコーダ２０からの検索動作指示ＥＮの活性化に従って、クロック信号ＣＬＫを分周する分周回路９０と、分周回路９０の分周クロック信号ＢＣＬＫと検索動作指示とに従って検索データ入力回路に対する検索ラッチ指示信号ＬＴＥＮを生成する検索データ入力制御回路９２とを含む。
【０２６０】
この制御回路８は、さらに、分周回路９０の分周クロック信号ＢＣＬＫと検索動作指示ＥＮとに従って、チャージ指示信号ＣＨＡ＿ｎを生成するチャージアップ活性化回路１２０と、検索動作指示ＥＮとクロック信号ＣＬＫとに従って、所定のワンショットパルスの形態で、プルアップ電流供給指示信号ＭＬＰＵ＿ｎを生成するプルアップ活性化回路１２２と、プリチャージ指示信号ＰＲＥを生成するプルアップ活性制御回路１２４とを含む。このプルアップ活性制御回路１２４は、プルアップ活性化回路１２２の出力するプルアップ電流供給制御信号ＭＬＰＵ＿ｎの立下がりに応答して、検索動作指示ＥＮの活性化時検索動作指示ＥＮを活性化する（生成する）。
【０２６１】
制御回路８は、さらに、検索動作指示ＥＮを１クロックサイクル期間遅延する遅延回路２６と、遅延回路２６の出力信号とクロック信号ＣＬＫとに従ってラッチ指示信号ＬＡＴを所定期間Ｈレベルに維持するラッチ活性制御回路１２６と、ラッチ活性制御回路１２６からのラッチ指示信号ＬＡＴの立下がりに応答して、所定期間放電指示信号ＤＩＳをＨレベルに維持する放電活性化回路１２８を含む。
【０２６２】
分周回路９０、検索データ入力制御回路９２、コマンドデコーダ２０および遅延回路２６の構成は、先の図２４に示す制御回路の構成と同じである。チャージアップ活性化回路１２０は、検索動作指示ＥＮの活性化時、分周クロック信号ＢＣＬＫの半クロックサイクル期間、チャージ指示信号ＣＨＡ＿ｎをＨレベルに設定する。
【０２６３】
プルアップ活性化回路１２２は、ワンショットパルス発生回路の構成を有し、この検索動作開始時、所定期間、プルアップ電流供給指示信号ＭＬＰＵ＿ｎを、Ｌレベルに維持する。プルアップ活性制御回路１２４は、このプルアップ指示信号ＭＬＰＵ＿ｎのＨレベルへの立上がりに応答して、クロック信号ＣＬＫが次に立上がるまで、プリチャージ指示信号ＰＲＥを、Ｈレベルに維持する。
【０２６４】
ラッチ活性制御回路１２６は、遅延回路２６の出力信号が活性状態のときに、クロック信号ＣＬＫのＨレベルの間、このラッチ指示信号ＬＡＴをＨレベルに維持する。放電活性化回路１２８は、このラッチ指示信号ＬＡＴがＬレベルに立下がると、クロック信号ＣＬＫが次に立上がるまで、その放電動作指示信号ＤＩＳをＨレベルに駆動して維持する（遅延回路２６の活性化時）。
【０２６５】
以上のように、この発明の実施の形態８に従えば、さらに、マッチ線に対し、容量素子の充電電荷を用いてプルアップ動作を行なっている。従って、実施の形態７の効果に加えて、高速でマッチ線を所定電圧レベルに駆動することができる。また、このマッチ線のプルアップ時、容量素子の充電電荷を利用しており、このマッチ線プルアップ時、電源ノイズが生成するのが抑制される。
【０２６６】
［実施の形態９］
図３０は、この発明の実施の形態９に従う内容参照メモリの要部の構成を示す図である。この図３０に示す内容参照メモリは、バイアス電圧発生回路４５およびラッチアンプ４０の構成が、以下の点で、図２７に示す内容参照メモリの構成と異なる。
【０２６７】
すなわち、バイアス電圧発生回路４５においては、１ビットのミス状態のユニットセルを含むレプリカエントリ５０が設けられる。このレプリカエントリ５０の内部構成は、図２１に示すレプリカエントリ５０と同じである。このレプリカエントリ５０に対して設けられるレプリカマッチ線ＲＭＬに対しては、ゲートおよびドレインが相互接続されたＰチャネルＭＯＳトランジスタＱＰ９３を介して電流が供給される。このＭＯＳトランジスタＱＰ９３が供給する電流ＩＭＩＳＳは、したがって、１ビットのミス状態のレプリカユニットセルを含むレプリカエントリ５０を介して放電されるマッチ線電流とほぼ同じ大きさであり、エントリＥＲＹ内における１ビットミス電流Ｉｍｉｓｓと残りのマッチ状態のユニットセルを介して流れるオフリーク電流の和に等しい。
【０２６８】
このバイアス電圧発生回路においては、さらに、ＭＯＳトランジスタＱＰ９３とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ９２が設けられる。このＭＯＳトランジスタＱＰ９２が、ＭＯＳトランジスタＱＰ７４に電流を供給する。このバイアス電圧発生回路４５の他の構成は、図２７に示すバイアス電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２６９】
ＭＯＳトランジスタＱＰ９２のサイズは、ＭＯＳトランジスタＱＰ９３のサイズよりも小さくされる。したがって、このＭＯＳトランジスタＱＰ９２が流す電流Ｉｐ２は、ＭＯＳトランジスタＱＰ９３を流れる電流ＩＭＩＳＳよりも小さな電流であり、１ビットミス時のマッチ線電流よりも小さな電流値となる。
【０２７０】
マッチアンプ４０においては、ＭＯＳトランジスタＱＰ９３のゲート電圧ＢＩＡＳ＿Ｐを、そのゲートに受けて、ＭＯＳトランジスタＱＰ７１へ電流を供給するＰチャネルＭＯＳトランジスタＱＰ９１が設けられる。このＭＯＳトランジスタＱＰ９１は、ＭＯＳトランジスタＱＰ９２とサイズが同じである。これらのＭＯＳトランジスタＱＰ９１およびＱＰ９２は、ＭＯＳトランジスタＱＰ９３とカレントミラー回路を構成しており、同じ大きさの電流Ｉｐ１（＝Ｉｐ２）を流す。
【０２７１】
このマッチアンプ４０の他の構成は、図２７に示すマッチアンプと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２７２】
この図３０に示す内容参照メモリの構成においては、レプリカエントリ５０を用いて、１ビットミス時のマッチ線電流以下の電流に対応するバイアス電圧ＢＩＡＳ＿Ｐを生成している。したがって、図２１に示す構成と同様、メモリセルアレイ内におけるエントリＥＲＹのユニットセルＵＣのパラメータのばらつきにより、ユニットセルＵＣを流れる電流を補正することができる。すなわち、たとえば、プロセスのパラメータのばらつきにより、ＰチャネルＭＯＳトランジスタを流れる電流が、通常よりも大きくなり、またＮチャネルＭＯＳトランジスタを流れる電流が小さくなった状態を考える。この場合、エントリＥＲＹにおいて、ミス状態のユニットセルＵＣを介して流れるミス電流が小さくなる。しかしながら、この場合、レプリカエントリ５０においても、同様、ＮチャネルＭＯＳトランジスタの流す電流Ｉｎが小さくされ、応じて、ＭＯＳトランジスタＱＰ９２およびＱＰ９１が流す電流Ｉｐ２およびＩｐ１も小さくなる。したがって、実データを記憶するエントリＥＲＹにおいて、検索ミス時においても、その放電電流の変動に応じて、マッチ線ＭＬに対する充電電流量が調整され、正確な検索動作を実現することができる。
【０２７３】
この図３０に示すように、レプリカエントリ５０を用いて１ビットミスデータを記憶するエントリＥＲＹのミス電流と同じ大きさの電流を流している。これにより、正確に、ＰチャネルＭＯＳトランジスタＱＰ９１を流れる電流Ｉｐ１は、１ビットミス時のマッチ線電流ＩＭＩＳＳ（オフリーク電流を含む）よりも小さくすることができる。応じて、プロセスパラメータのばらつきにかかわらず、正確なマッチ線の充電を行なうことができ、正確な検索動作を実現することができる。
【０２７４】
以上のように、この発明の実施の形態９に従えば、バイアス電圧発生回路において、レプリカエントリを用いて、１ビットミス状態のマッチ線電流を生成して、マッチアンプにおけるプルアップ／検出回路のマッチ線充電電流を調整している。従って、正確に、プロセスパラメータのばらつきにかかわらず、検索動作を行なうことができる。また、実施の形態８と同様の効果を奏する。
【０２７５】
なお、このレプリカエントリを利用する構成の効果は、先の図２１に示す実施の形態６においても同様に得られる。
【０２７６】
［実施の形態１０］
図３１は、この発明の実施の形態１０に従う内容参照メモリの要部の構成を示す図である。この図３１に示す内容参照メモリの構成は、以下の点で、図３０に示す内容参照メモリとその構成が異なる。すなわち、バイアス電圧発生回路４５から生成されるバイアス電圧ＢＩＡＳ＿Ｎをレベル変換するバッファ１３０が設けられる。このバッファ１３０は、、バイアス電圧ＢＩＡＳ＿Ｎのレベルを少し高くしてバイアス電圧ＢＩＡＳ＿Ｎ２に変換し、このレベル変換された電圧ＢＩＡＳ＿Ｎ２をバイアス電圧として各マッチアップ４０のＮチャネルＭＯＳトランジスタＱＮ７１のゲートへ与る。この図３１に示す内容参照メモリの他の構成は、図３０に示す内容参照メモリの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２７７】
バイアス電圧ＢＩＡＳ＿Ｎ２は、バイアス電圧発生回路４５からのバイアス電圧ＢＩＡＳ＿Ｎよりも、電圧ΔＶだけ高い電圧レベルに設定される。ここで、電圧ΔＶは、１００ｍＶ以下である。このＮチャネルＭＯＳトランジスタＱＮ７１のゲート電位が所望値よりも低下した場合、ＭＯＳトランジスタＱＮ７１のコンダクタンスが低下し、マッチ線ＭＬに流れる電流が抑制される。この抑制された電流成分は、ノードＮＤ７０を充電し、ノードＮＤ７０の信号ＭＡ＿ＭＬの電圧レベルが上昇する。検索結果がミスのときには、マッチ線ＭＬは接地電圧レベル方向へ駆動される。しかしながら、この抑制電流成分により、マッチアンプ４０において内部ノードＮＤ７０が、接地電圧レベルに駆動されず、Ｈレベルとなり、マッチ状態と判定される誤動作が生じる可能性がある。したがって、ＭＯＳトランジスタＱＮ７１のゲートに与えられるバイアス電圧ＢＩＡＳ＿Ｎ２の電圧レベルを、所望値ＢＩＡＳ＿Ｎよりも少し高くする。これにより、バイアス電圧ＢＩＡＳ＿Ｎ２の接地電圧方向へのノイズによる低下による誤動作を抑制することができ、正確な検索動作を実現することができる。
【０２７８】
また、先の実施の形態８および９と同様の効果をも併せて実現することができる。
図３２は、図３１に示すバッファ１３０の構成の一例を示す図である。図３２において、バッファ１３０は、電源ノードに結合されるＰチャネルＭＯＳトランジスタＱＰ１０１およびＱＰ１０２と、ＭＯＳトランジスタＱＰ１０１と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱＮ１０１−ＱＮ１０３と、ＭＯＳトランジスタＱＰ１０２と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱＮ１０４−ＱＮ１０６とを含む。
【０２７９】
ＭＯＳトランジスタＱＰ１０１およびＱＰ１０２が、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタＱＰ１０１が、そのゲートおよびドレインが相互接続され、このカレントミラー回路のマスタ段として動作する。ＭＯＳトランジスタＱＮ１０１のゲートへバイアス電圧ＢＩＡＳ＿Ｎが与えられる。ＭＯＳトランジスタＱＮ１０４は、そのゲートおよびドレインが相互接続され、そのゲートからレベル変換後のバイアス電圧ＢＩＡＳ＿Ｎ２が生成される。ＭＯＳトランジスタＱＮ１０２、ＱＮ１０３、ＱＮ１０５、およびＱＮ１０６は、それぞれ、ゲートが電源ノードに結合される。これらのＮチャネルＭＯＳトランジスタＱＮ１０１−ＱＮ１０６は、サイズが同じである。一方、ＭＯＳトランジスタＱＰ１０１は、そのサイズが、ＭＯＳトランジスタＱＰ１０２よりも小さくされる。
【０２８０】
この図３２に示すバッファ１３０の構成においては、ＭＯＳトランジスタＱＮ１０１が、そのバイアス電圧ＢＩＡＳ＿Ｎに応じて、定電流源として動作し、電流をＮチャネルＭＯＳトランジスタＱＮ１０２およびＱＮ１０３へ供給する。これらのＭＯＳトランジスタＱＮ１０１を流れる電流は、ＭＯＳトランジスタＱＰ１０１を介して供給される。ＭＯＳトランジスタＱＰ１０２が、このＭＯＳトランジスタＱＰ１０１を介して流れる電流のミラー電流を生成する。ＭＯＳトランジスタＱＰ１０２の方が、サイズがＭＯＳトランジスタＱＰ１０１よりも大きい。従って、ＭＯＳトランジスタＱＰ１０２の流す電流は、ＭＯＳトランジスタＱＰ１０１が流す電流よりも大きい。
【０２８１】
ＭＯＳトランジスタＱＰ１０２からの電流が、ＭＯＳトランジスタＱＮ１０４−ＱＮ１０６を介して接地ノードへ放電される。ＭＯＳトランジスタＱＮ１０４は、ゲートおよびドレインが相互接続されており、そのゲートに、電流／電圧変換された信号、すなわち、バイアス電圧ＢＩＡＳ＿Ｎ２を生成する。このＭＯＳトランジスタＱＮ１０４を流れる電流は、ＭＯＳトランジスタＱＮ１０１を流れる電流よりも大きい。ＭＯＳトランジスタＱＮ１０１およびＱＮ１０４のサイズが同じである。従って、バイアス電圧ＢＩＡＳ＿Ｎよりも、高い電圧レベルのバイアス電圧ＢＩＡＳ＿Ｎ２が生成される。
【０２８２】
このバッファ１３０においても、ＭＯＳトランジスタＱＮ１０１−ＱＮ１０６を、レプリカエントリのマッチ線放電用のＭＯＳトランジスタと同じ工程で形成する。これにより、プロセス変動によるトランジスタ特性の変動を補償して、バイアス電圧ＢＩＡＳ＿Ｎ２の電圧レベルを所望値に設定することができる。
【０２８３】
以上のように、この発明の実施の形態１０に従えば、マッチ線へ電流を供給するＭＯＳトランジスタのゲートへ与えられるバイアス電圧のレベルを、バッファによりレベルを上昇させて供給している。従って、このバイアス電圧の接地方向へのノイズに対しても、正確に検索動作を行なうことができる。
【０２８４】
また、実施の形態９と同様の効果を奏する。
［実施の形態１１］
図３３は、この発明の実施の形態１１に従う内容参照メモリの要部の構成を示す図である。この図３３に示す内容参照メモリは、以下の点で、図３１に示す内容参照メモリとその構成が異なる。すなわち、バイアス電圧発生回路４５において、ＭＯＳトランジスタＱＰ９２のゲートへ与えられるバイアス電圧ＢＩＡＳ_Ｐ０を生成する定電流回路１４０が設けられる。また、このバイアス電圧ＢＩＡＳ_Ｐ０をレベル変換してマッチアンプ４０のＭＯＳトランジスタＱＰ９１のゲートへレベル変換後の電圧を与える電流変換回路１３５が設けられる。この図３３に示すマッチアンプ４０およびメモリセルアレイ内のエントリＥＲＹの構成は、図３３に示す構成と同じであり、また、バイアス電圧発生回路４５の他の構成は図３１に示す構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
【０２８５】
定電流回路１３５は、電源ノードと内部ノードＮＤ７３の間に直列に接続されるＰチャネルＭＯＳトランジスタＱＰ９３およびＴＮ７１と、内部ノードＮＤ７３と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＮ７５およびＴＮ７６と、内部ノードＮＤ７３の電圧と中間電圧ＶＭＬとを比較する比較回路ＣＭＰＡとを含む。この比較回路ＣＭＰＡは、その比較結果に応じてＭＯＳトランジスタＴＮ７１のゲート電位を調整する。
【０２８６】
ＭＯＳトランジスタＱＰ９３は、ゲートおよびドレインが相互接続され、ＭＯＳトランジスタＱＰ９２とカレントミラー回路を構成する。ＭＯＳトランジスタＱＰ９２およびＱＰ９３は、サイズが同じであり、同じ大きさの電流を流す。
【０２８７】
ＭＯＳトランジスタＴＮ７５およびＴＮ７６は、それぞれのゲートが電源ノードに結合され、常時、導通状態とされる。これらのＭＯＳトランジスタＴＮ７５およびＴＮ７６は、サイズがユニットセルＵＣのトランジスタＴＲ３およびＴＲ４またはＴＲ１およびＴＲ２とそれぞれ同じであり、１ビット引抜き電流Ｉｎ（Ｉｍｉｓｓ）を流す。
【０２８８】
比較回路ＣＭＰＡは、正入力に中間電圧ＶＭＬを受け、負入力が内部ノードＮＤ７３に結合される。この比較回路ＣＭＰＡおよびＭＯＳトランジスタＴＮ７１のフィードバック制御により、内部ノードＮＤ７３の電圧レベルは、中間電圧（プリチャージ電圧）ＶＭＬに等しい電圧レベルとなる。このノードＮＤ７３の電圧は、従って、電源電圧ＶＤＤが変動しても、正確にプリチャージ電圧ＶＭＬレベルに維持される。応じて、電源電圧の変動の影響を受けることなく、正確に１ビット引抜き電流Ｉｎ（＝Ｉｍｉｓｓ）を生成することができる。
【０２８９】
定電流回路１４０においては、従って、１ビットミス状態のユニットセルにより１ビット引抜き電流Ｉｎ（＝Ｉｍｉｓｓ）がマッチ線ＭＬに流れるときと同じ大きさの電流が、ＭＯＳトランジスタＱＰ９３を介して流れる。ＭＯＳトランジスタＱＰ９３により生成されるバイアス電圧ＢＩＡＳ_Ｐ０は、従って、１ビット引抜き電流に対応する電圧レベルである。ＭＯＳトランジスタＱＰ９２は、ＭＯＳトランジスタＱＰ９３とサイズが同じであり、電流Ｉｐ２は、１ビット引抜き電流Ｉｎ（＝Ｉｍｉｓｓ）と同じ大きさの電流となる。
【０２９０】
電流変換回路１３５は、このバイアス電圧ＢＩＡＳ＿Ｐ０のレベル変換を行って、その電圧レベルを少し上昇させる。これにより、マッチアンプ４０において、ＭＯＳトランジスタＱＰ９１を介して流れる電流Ｉｐ１を、１ビット引抜き電流Ｉｎよりも小さくすることができ、また、全ビットのオフリーク電流の合計電流ＩＯＦＦよりも大きくすることができる。
【０２９１】
このバイアス電圧発生回路４５において、レプリカサーチトランジスタが接続される内部ノードを、マッチ線のプリチャージ電圧ＶＭＬに維持する。これにより、マッチ線プリチャージ状態において１ビットミス状態のユニットセルが放電する電流と同程度の大きさの電流を安定に生成することができ、より正確に、マッチ線の振幅を制限して消費電流を低減することができる。
【０２９２】
電流変換回路の構成１：
図３４は、図３３に示す電流変換回路１３５の構成の一例を示す図である。図３４において、電流変換回路１３５は、電源ノードに結合され、そのゲートにバイアス電圧ＢＩＡＳ＿Ｐ０を受けるＰチャネルＭＯＳトランジスタＴＰ１００と、ＭＯＳトランジスタＴＰ１００から電流を受けるＮチャネルＭＯＳトランジスタＴＮ１００とを含む。
【０２９３】
バイアス電圧ＢＩＡＳ＿Ｐ０は、定電流回路（１４０）から生成される。ＭＯＳトランジスタＴＮ１００は、ゲートおよびドレインが相互接続される。
【０２９４】
電流変換回路１３５は、さらに、ＮチャネルＭＯＳトランジスタＴＮ１０１と、電源ノードからＭＯＳトランジスタＴＮ１０１へ電流を供給するＰチャネルＭＯＳトランジスタＴＰ１０１を含む。ＭＯＳトランジスタＴＮ１０１は、ＭＯＳトランジスタＴＮ１００とカレントミラー回路を構成する。ＭＯＳトランジスタＴＰ１０１は、ゲートおよびドレインが相互接続される。
【０２９５】
ＭＯＳトランジスタＴＰ１０１のゲートに、バイアス電圧ＢＩＡＳ＿Ｐが生成され、このバイアス電圧ＢＩＡＳ＿Ｐが、マッチポンプ４０のＭＯＳトランジスタＱＰ９１のゲートへ与えられる。
【０２９６】
バイアス電圧発生回路４５において、ＭＯＳトランジスタＱＰ９２およびＱＰ９３は、サイズ（チャネル長Ｌとチャネル幅Ｗとの比、Ｗ／Ｌ）が同じであり、同じ大きさの電流Ｉｍｉｓｓを流す。ＭＯＳトランジスタＴＰ１００は、ＭＯＳトランジスタＰＱ９２およびＱＰ９３よりサイズが小さい。従って、ＭＯＳトランジスタＴＰを介して流れる電流Ｉｐ１は、レプリカサーチトランジスタが駆動する電流Ｉｍｉｓｓよりも小さい。
【０２９７】
ＭＯＳトランジスタＴＮ１００およびＴＮ１０１は、サイズが同じであり、両者には同じ大きさの電流が流れる。ＭＯＳトランジスタＴＮ１０１へは、ＭＯＳトランジスタＴＰ１０１から電流が供給され、従って、ＭＯＳトランジスタＴＰ１０１には、電流Ｉｐ１が流れる。ＭＯＳトランジスタＴＰ１０１およびＱＰ９１は、サイズが同じであり、従って、両者には同じ大きさの電流が流れる。これにより、マッチアンプ４０において、マッチ線に対して１ビット引抜き電流よりも小さな電流をプルアップ電流として供給することができる。
【０２９８】
電流変換回路の構成２：
図３５は、図３３に示す電流変換回路の変更例の構成を示す図である。この図３５に示す構成においては、ＭＯＳトランジスタＱＰ９２およびＱＰ９３が、各々、Ｋ個の単位ＰチャネルＭＯＳトランジスタＵＰＴの並列体で構成され、各々、１ビット引抜き電流を流す。一方、電流変換回路１３５のＭＯＳトランジスタＴＰ１０１は、Ｊ個の単位ＰチャネルＭＯＳトランジスタの並列体で構成される。ここで、Ｋ＞Ｊである。電流変換回路１３５の他の構成は、図３４に示す構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
【０２９９】
単位トランジスタＵＰＴは、チャネル幅およびチャネル長が、各々、単位値に設定されており、従って、ＭＯＳトランジスタＴＰ１０１の合計チャネル幅は、ＭＯＳトランジスタＱＰ９３およびＱＰ９２各々の、合計チャネル幅よりも小さい。これにより、ＭＯＳトランジスタＴＰ１０１を介して流れる電流Ｉｐ１を、ＭＯＳトランジスタＱＰ９２およびＱＰ９３各々を流れる電流よりも小さくすることができる。単に単位トランジスタの数を調整することにより、電流Ｉｍｉｓｓ（＝Ｉｎ）と電流Ｉｐ１の関係（ミラー比）を設定することができる。これにより、製造パラメータのばらつきの影響を受けることなく、マッチ線プルアップ電流を所望の値に設定することができる。
【０３００】
バッファの構成：
図３６は、図３３に示すバッファ１３０の構成を示す図である。この図３３に示す構成において、バッファ１３０としては、先の図３２に示す構成を適用することもでき、また、この図３６に示すバッファを図３３に示すバッファに適用することもできる。
【０３０１】
図３６において、バッファ１３０は、ゲートおよびドレインが相互接続され、電源ノードから電流を供給するＰチャネルＭＯＳトランジスタＴＰ１０２と、ゲートにバイアス電圧ＢＩＡＳ_Ｎを受けかつＭＯＳトランジスタＴＰ１０２から電流を供給されるＮチャネルＭＯＳトランジスタＴＮ１０２とを含む。バイアス電圧ＢＩＡＳ＿Ｎは、バイアス電圧発生回路（４５）から与えられる。
【０３０２】
バッファ１３０は、さらに、電源ノード空電流を供給するＰチャネルＭＯＳトランジスタＴＰ１０３と、ＭＯＳトランジスタＴＰ１０３から電流を供給されるＮチャネルＭＯＳトランジスタＴＮ１０３と、ＭＯＳトランジスタＴＮ１０２およびＴＮ１０３の共通ソースと接地の間に接続されるＮチャネルＭＯＳトランジスタＴＮ１０４とを含む。
【０３０３】
ＰチャネルＭＯＳトランジスタＴＰ１０３は、ＭＯＳトランジスタＴＰ１０２とカレントミラー回路を構成する。ＭＯＳトランジスタＴＮ１０３は、ゲートおよびドレインが相互接続される。ＭＯＳトランジスタＴん１０４は、そのゲートに活性化信号ＡＣＴを受ける。
【０３０４】
ＭＯＳトランジスタＴＰ１０２は、ＭＯＳトランジスタＴＰ１０３よりもサイズが小さく、ＭＯＳトランジスタＴＰ１０３は、大きな電流を流す（ミラー比が１より大きい）。一方、ＭＯＳトランジスタＴＮ１０２およびＴＮ１０３は、サイズが同じである。ＭＯＳトランジスタＴＮ１０４は、活性化信号ＡＣＴに従って、バッファ１３０の活性化を制御するトランジスタである。ＭＯＳトランジスタＴＮ１０３からＭＯＳトランジスタＴＮ１０３へ供給される電流量が、ＭＯＳトランジスタＴＰ１０２からＭＯＳトランジスタＴＮ１０２へ供給される電流よりも多い。従って、ＭＯＳトランジスタＴＮ１０３のゲートの電位は、ＭＯＳトランジスタＴＮ１０２のゲート電位よりも高くなる。これにより、バイアス電圧ＢＩＡＳ_Ｎよりもバイアス電圧ＢＩＡＳ_Ｎ２を、例えば１００ｍＶ程度高くすることができる。
【０３０５】
また、ＭＯＳトランジスタＴＮ１０２およびＴＮ１０３を、ソースを共通にトランジスタＴＮ１０４に接続する。これにより、これらのＭＯＳトランジスタＴＮ１０３およびＴＮ１０４のソース電位が同じとなり、ＭＯＳトランジスタＴＮ１０２およびＴＮ１０３を流れる電流量の差に応じて、正確にバイアス電圧ＢＩＡＳ_Ｎ２を生成することができる。
【０３０６】
このバッファ１３５の効果は、先の図３１に示す実施の形態１０の場合と同じであり、バイアス電圧の低下に対するノイズマージンを大きくすることができる。
【０３０７】
なお、図３６に示すバッファ１３５の構成において、ＭＯＳトランジスタＴＰ１０２およびＴＰ１０３のサイズ調整によるミラー比の調整のために、図３５に示すように、単位トランジスタの並列体を用い、各並列体の単位トランジスタの数を調整してミラー比を調整しても良い。
【０３０８】
［変更例］
図３７は、この発明の実施の形態１１の変更例の構成を示す図である。図３７に示す内容参照メモリは、以下の点で、図３３に示す内容参照メモリとその構成が異なる。すなわち、図３７に示す定電流回路１４０において、ＭＯＳトランジスタＴＮ７５およびＴＮ７６に代えて、抵抗素子ＺＲが設けられる。この抵抗素子ＺＲは、マッチ線ＭＬが電圧ＶＭＬのときの、ミス状態のユニットセルの放電経路のＭＯＳトランジスタＴＲ１、ＴＲ２またはＴＲ３，ＴＲ４の合成オン抵抗と同じ抵抗値を有する。
【０３０９】
図３７に示す他の構成は、図３３に示す内容参照メモリの構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
【０３１０】
抵抗素子ＺＲは、ユニットセルにおけるサーチ用の直列ＭＯＳトランジスタの合成オン抵抗値に等しい抵抗値を有しており、その抵抗値は低い。従って、抵抗素子ＺＲをメタル配線を用いて実現しても、そのレイアウト面積は小さく、回路レイアウト面積の増大は抑制される。このようなメタル配線などで抵抗素子ＺＲを実現することにより、プロセスパラメータの変動の小さな抵抗素子を実現することができ、従って、安定に所望の大きさの定電流を生成することができる。
【０３１１】
以上のように、この発明の実施の形態１１に従えば、定電流回路を用いて、マッチ線電圧がプリチャージ電圧レベルとなる状態において１ビット引抜き電流を流し、この電流のミラー電流によりマッチアンプにおいてマッチ線に供給するプルアップ電流量を調整している。従って、正確にかつ安定に１ビットミス時の電流以下の電流をマッチ線に流すことができる。
【０３１２】
また、実施の形態１０と同様の効果も得ることができる。
［実施の形態１２］
図３８は、この発明の実施の形態１２に従う内容参照メモリの要部の構成を示す図である。図３８に示す内容参照メモリにおいては、マッチ線ＭＬ各々に対応して設けられるマッチアンプ１５０の構成が、これまでの実施の形態のマッチアンプと異なる。各マッチ線ＭＬに対して設けられるマッチアンプの構成は同一であり、図３８においては、１つのマッチ線に対して設けられるマッチアンプ１５０の構成を代表的に示す。
【０３１３】
実施の形態１２に従うマッチアンプ１５０は、前の検索サイクルにおける検索結果に応じて、対応のマッチ線ＭＬに対して充電を行なうとともに、このマッチ線の電位レベル判定基準を設定する。すなわち、マッチアンプ１５０は、マッチ線ＭＬの電位レベルを検出するセンス回路１５２と、センス回路１５２の出力信号を、検索指示信号ＳＲＣＨに従ってラッチするラッチ回路１５４と、検索動作時対応のマッチ線ＭＬに選択的に充電電流Ｉ＿ｃｈａｒｇｅを供給するチャージ回路１５６を含む。チャージ回路１５６の充電電流供給制御は、ラッチ回路１５４の出力信号ＭＬ＿ＯＵＴに従って行われる。
【０３１４】
ラッチ回路１５４は、検索指示信号ＳＲＣＨをクロック入力ＣＬＫに受け、その検索指示信号ＳＲＣＨがＨレベルのときに、スルー状態となり、Ｄ入力に与えられた信号を、そのＱ出力から出力する。
【０３１５】
センス回路１５２は、電源ノードと内部信号線ＭＡＬＩの間に接続されかつそのゲートが対応のマッチ線ＭＬに結合されるＰチャネルＭＯＳトランジスタＱＰ１１３と、内部信号線と接地ノードの間に接続されかつそのゲートが対応のマッチ線ＭＬに結合されるＮチャネルＭＯＳトランジスタＱＮ１１２とを含む。
【０３１６】
センス回路１５２は、さらに、ＭＯＳトランジスタＱＰ１１３およびＱＮ１１２からの信号ＭＡＬＩを受けてＤラッチ回路１５４の入力Ｄに出力信号を与えるインバータ１６３と、Ｄラッチ回路１５４の出力Ｑからの出力信号を受けるインバータ１６１とを含む。このセンス回路１５２は、さらに、インバータ１６１の出力信号をＤ入力に受けるラッチするＤラッチ回路１６２と、内部信号線ＭＡＬＩと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱＮ１１３およびＱＮ１１４を含む。
【０３１７】
Ｄラッチ回路１６２は、クロック入力ＣＫに与えられる検索指示信号ＳＲＣＨがＨレベルのときにはラッチ状態となり、Ｌレベルのときにスルー状態となる。
【０３１８】
ＭＯＳトランジスタＱＮ１１３は、そのゲートが、マッチ線ＭＬに結合される。ＭＯＳトランジスタＱＮ１１４は、そのゲートに、Ｄラッチ回路１６２の出力Ｑからの出力信号ＤＶＴＨを受ける。
【０３１９】
このセンス回路１５２において、ＭＯＳトランジスタＱＰ１１３、ＱＮ１１２−ＱＮ１１４により、対応のマッチ線ＭＬの電位を検出するインバータバッファが構成され、Ｄ型ラッチ回路１６２の出力信号ＤＶＴＨに従って、このインバータバッファの入力論理しきい値が補正される。ＭＯＳトランジスタＱＮ１１４が導通状態のとき（信号ＤＶＴＨがＨレベルのとき）、このインバータバッファの入力論理しきい値が低くなり、ＭＯＳトランジスタＱＮ１１４が非導通状態のときには、このインバータバッファの入力論理しきい値が高くなる。したがって、前の検索サイクルにおける検索結果に従って、このマッチ線ＭＬの電位判定基準が調整される。
【０３２０】
チャージ回路１５６は、それぞれ電源ノードに結合されるＰチャネルＭＯＳトランジスタＱＰ１１０およびＱＰ１１１を含む。これらのＭＯＳトランジスタＱＰ１１０およびＱＰ１１１は、カレントミラー回路を構成する。チャージ回路１５６は、さらに、ＭＯＳトランジスタＱＰ１１０と接地ノードの間に接続されるＮチャネルＭＯＳトランジスタＱＮ１１０およびＱＮ１１１と、Ｄ型ラッチ回路１５４の出力信号と検索指示信号ＳＲＣＨを受けるＥＸＮＯＲ回路１６０と、ＭＯＳトランジスタＱＰ１１１とマッチ線ＭＬの間に接続されるＰチャネルＭＯＳトランジスタＱＰ１１２を含む。ＭＯＳトランジスタＱＰ１１２は、そのゲートにＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧを受ける。
【０３２１】
ＭＯＳトランジスタＱＮ１１０およびＱＮ１１１は、そのゲートが電源ノードに結合され、常時、導通状態となる。これらのＭＯＳトランジスタＱＮ１１０およびＱＮ１１１は、そのサイズが、ユニットセルＵＣに含まれるマッチ線放電用のトランジスタＴＲ３およびＴＲ４、またはＴＲ１およびＴＲ２とそれぞれ等しくされ、１つのユニットセルＵＣにおいて流れる１ビットミス電流Ｉｍｉｓｓと同じ大きさの電流を流す(ここでは、ミス状態のユニットセルにおけるオフリーク電流は無視するとする；Ｉｎ＝Ｉｍｉｓｓ）。
【０３２２】
ＭＯＳトランジスタＱＰ１１０は、そのゲートおよびドレインが相互接続され、カレントミラー回路のマスタ段として動作する。ＭＯＳトランジスタＱＰ１１０のサイズ（チャネル幅とチャネル長との比）は、ＭＯＳトランジスタＱＰ１１１よりも大きくされる（ＭＯＳトランジスタＱＰ１１１の相互コンダクタンスｇｍ（ＱＰ１１１）＜ＭＯＳトランジスタＱＰ１１０の相互コンダクタンスｇｍ（ＱＰ１１０））。したがって、ＭＯＳトランジスタＱＰ１１２の導通時、対応のマッチ線ＭＬへ供給される充電電流Ｉ＿ｃｈａｒｇｅは、１ビットミス電流Ｉｍｉｓｓよりも小さい電流値に設定される（ただし、全ビットの合計オフリーク電流ＩＯＦＦよりも大きい値に設定される）。
【０３２３】
このチャージ回路１５６においても、検索動作時、前の検索サイクルにおける検索結果（ＭＬ＿ＯＵＴ）に従って、ＰチャネルＭＯＳトランジスタＱＰ１１２が選択的に導通状態とされて、マッチ線ＭＬに対する充電が行なわれる。
【０３２４】
図３９は、図３８に示すチャージ回路１５６の動作論理を一覧にして示す図である。検索動作時、検索指示信号ＳＲＣＨがＨレベルに設定される。前の検索サイクルにおける検索結果がマッチ状態を示し、信号ＭＬ＿ＯＵＴがＨレベルのときには、ＥＸＮＯＲ回路１６０の出力信号がＨレベルとなる。応じて、ＭＯＳトランジスタＱＰ１１２が非導通状態となり、マッチ線ＭＬの充電は停止される(電流Ｉ_ｃｈａｒｇｅがオフ）。一方、検索動作時、前の検索サイクルにおける検索結果がミスであり、信号ＭＬ＿ＯＵＴがＬレベルのときには、検索指示信号ＳＲＣＨがＨレベルとなると、ＥＸＮＯＲ回路１６０の出力信号がＬレベルとなる。応じて、ＭＯＳトランジスタＱＰ１１２が導通し、対応のマッチ線ＭＬに、電流Ｉ＿ｃｈａｒｇｅが供給される(電流Ｉ_ｃｈａｒｇｅがオン)。
【０３２５】
スタンバイ状態においては、検索指示信号ＳＲＣＨがＬレベルに設定される。前の検索サイクルにおける信号ＭＬ＿ＯＵＴがマッチ状態を示すＨレベルのときには、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＬレベルである。従って、ＭＯＳトランジスタＱＰ１１２が導通状態にあり、マッチ線ＭＬに、電流が供給される。一方、前の検索サイクルにおいてミス状態と判定されると、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧはＨレベルである。従って、この状態においては、ＭＯＳトランジスタＱＰ１１２は、非導通状態にある。
【０３２６】
したがって、検索動作時においては、前の検索サイクルの判定結果がミス状態であり、現検索サイクルにおいて対応のマッチ線を充電する可能性のあるときに、対応のマッチ線ＭＬに電流を供給する。一方、スタンバイ状態においては、前の検索サイクルにおいて、マッチ状態のマッチ線は、スタンバイ時に充電を行なって、Ｈレベルに維持する。一方、ミス状態のマッチ線は、スタンバイ時には、充電を行なわず、対応のマッチ線ＭＬを、検索動作時のローレベル（接地電圧レベル）に維持する。これにより、次の検索サイクル時におけるマッチ線の状態遷移に備える。
【０３２７】
図４０は、図３８に示すマッチアンプ１５０の動作を示すタイミング図である。以下、図４０を参照して、この図３８に示す内容参照メモリの動作について説明する。
【０３２８】
サーチ線ＳＬ，／ＳＬが、各クロックサイクルごとに、その検索データが切換えられる。今、マッチ線ＭＬは、接地電圧レベルに維持される状態を考える。
【０３２９】
時刻Ｔ１０において検索サイクルが始まり、検索指示信号ＳＲＣＨがＨレベルとなると、図３９の動作論理図に示すように、ＥＸＮＯＲ回路１６０の出力信号がＬレベルとなり、ＭＯＳトランジスタＱＰ１１２が導通する。この時刻Ｔ１０から始まる検索サイクルにおいて、検索データとエントリの格納データが一致している場合には、この対応のマッチ線ＭＬは放電経路が存在せず、マッチ線ＭＬの電圧レベルが上昇する。検索指示信号ＳＲＣＨが検索動作時にはＨレベルであり、Ｄ型ラッチ回路１６２は、ラッチ状態にある。前のサイクルにおける検索結果指示信号ＭＬ＿ＯＵＴに従って、Ｄ型ラッチ回路１６２の出力する信号ＤＶＴＨがＨレベルである。したがって、センス回路１５２の入力論理しきい値ＶＴＨは、低い電圧レベルにある。マッチ線ＭＬが、充電されて、その電圧レベルが接地電圧レベルから上昇するとき、低い電圧レベルの入力論理しきい値ＶＴＨに従って、センス回路１５０から内部信号線ＭＡＬＩに伝達される信号が、早いタイミングでＨレベルとなる。
【０３３０】
Ｄ型ラッチ回路１５４は、検索指示信号ＳＲＣＨがＨレベルのときにはスルー状態となり、インバータ１６３を介して与えられる内部信号線ＭＡＬＩ上の信号を取り込んで出力する。従って、この状態においては、Ｄ型ラッチ回路１５４の出力信号ＭＬ＿ＯＵＴは、この検索指示信号ＳＲＣＨがＨレベルのときには内部信号線ＭＡＬＩ上の信号に従って変化する。一方、検索指示信号ＳＲＣＨがＬレベルとなるとＤ型ラッチ回路１５４は、ラッチ状態となり、取り込んだ信号をラッチし、検索結果を保持する。
【０３３１】
したがって、検索指示信号ＳＲＣＨがＨレベルのサーチ期間においては、マッチ線ＭＬの電圧レベルが上昇し、内部信号線ＭＡＬＩの電圧レベルが低下すると、Ｄ型ラッチ回路１５４からの信号ＭＬ＿ＯＵＴがインバータ１６３の出力信号に従ってＨレベルとなる。応じて、ＥＸＮＯＲ回路１６０からの信号／ＣＨＲＧがＨレベルとなり、マッチ線ＭＬに対する充電が一旦停止する。
【０３３２】
サーチ期間が終了し、検索指示信号ＳＲＣＨがＬレベルとなると、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧが再びＬレベルとなり、マッチ線ＭＬに対する充電が行われる。この状態においては、Ｄ型ラッチ回路１５４がラッチ状態にある。このマッチ線ＭＬの充電により、マッチ線ＭＬは電源電圧レベルにまで充電される。Ｄ型ラッチ回路１５４は、ラッチ状態にあり、その出力信号ＭＬ＿ＯＵＴは、マッチ線ＭＬが充電されても変化しない。
【０３３３】
このとき、また、Ｄ型ラッチ回路１６２の出力信号ＤＶＴＨは、Ｈレベルである。従って、センス回路１５２の入力論理しきい値ＶＴＨは、低い状態にある。
【０３３４】
時刻Ｔ１１から始まる検索サイクルにおいて、再び、検索データに対する検索動作が行なわれる。この検索サイクルにおいて、前のサイクルの検索結果がマッチ状態のときには、まず、検索指示信号ＳＲＣＨの立上がりに従ってＤ型ラッチ回路１６２の出力信号ＤＶＴＨが、Ｌレベルとなり、ＭＯＳトランジスタＱＮ１１４が非導通状態となる。応じて、センス回路１５２の入力論理しきい値ＶＴＨが高い電圧レベルに設定される。
【０３３５】
また、この検索サイクルにおいて、検索指示信号ＳＲＣＨがＨレベルとなると、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧはＨレベルとなる。応じて、ＭＯＳトランジスタＱＰ１１２は非導通状態とされ、マッチ線ＭＬに対する充電動作は停止される。サーチ結果に従ってマッチ線ＭＬがマッチ状態であり、放電はされず、内部信号線ＭＡＬＩの信号はＬレベルを維持する。
【０３３６】
サーチ期間が終了し、検索指示信号ＳＲＣＨがＬレベルとなると、Ｄ型ラッチ回路１５４がラッチ状態となり、その出力信号ＭＬ＿ＯＵＴは、Ｈレベルに維持される。チャージ回路１５６においては、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧはＬレベルとなる。応じて、再びＭＯＳトランジスタＱＰ１１２によりマッチ線ＭＬの充電が行なわれ、マッチ線ＭＬは電源電圧レベルを維持する。エントリＥＲＹにおいて、たとえば７２ビットから２８８ビットのユニットセルＵＣが接続されており、このマッチ線ＭＬがマッチ状態のときに、これらのマッチ状態のユニットセルを介してオフリーク電流が流れる。この合計オフリーク電流は、検索データビット数が大きいと無視することができない大きさとなる。このマッチ状態のエントリのオフリーク電流によるマッチ線の電圧低下を充電電流Ｉ_ｃｈａｒｇｅの供給により抑制する。
【０３３７】
時刻Ｔ１２から始まる検索サイクルにおいて、検索データがエントリの格納データと不一致のとき（ミス状態のとき）、検索指示信号ＳＲＣＨがＨレベルとなると、このミス時においては、マッチ線ＭＬは、ミス状態のユニットセルＵＣを介して放電され、その電圧レベルが低下する。応じて、内部信号線ＭＡＬＩ上の信号がＨレベルに上昇し、Ｄ型ラッチ回路１５４の出力信号ＭＬ＿ＯＵＴがＬレベルに低下する。チャージ回路１５６においてＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＬレベルとなり、応じて、ＭＯＳトランジスタＱＰ１１２が導通状態となる。これにより、一旦マッチ線ＭＬへの電流Ｉ＿ｃｈａｒｇｅの供給が行なわれる。しかしながら、ＭＯＳトランジスタＱＰ１１２を介して供給される電流Ｉ＿ｃｈａｒｇｅは、ミス状態のマッチ線ＭＬの放電電流Ｉｍｉｓｓよりも小さく、マッチ線ＭＬはＬレベルに維持される。このとき、センス回路１５２においては、その入力論理しきい値ＶＴＨが高い電圧レベルに設定されている。従って、このマッチ線ＭＬの電圧低下は、早いタイミングで検出され、内部信号線ＭＡＬＩの電圧レベルが低下する。Ｄ型ラッチ回路１５４は、スルー状態にあり、その出力信号ＭＬ＿ＯＵＴは、内部信号線ＭＡＬＩの信号に従って変化する。マッチ線ＭＬは、充電が行なわれていても、充電電流よりも大きな放電電流を流すため、高速でその電圧レベルが低下する。
【０３３８】
検索指示信号ＳＲＣＨがＬレベルとなると、Ｄ型ラッチ回路１５４はラッチ状態となり、その出力信号ＭＬ＿ＯＵＴが、現検索サイクルの検索結果に従ってＬレベルに維持される。応じて、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＨレベルを維持する。したがって、マッチ線ＭＬは、接地電圧レベルに放電された状態で維持される。
【０３３９】
時刻Ｔ１３から始まるサイクルにおいて、検索指示信号ＳＲＣＨがＨレベルに立上がると、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＬレベルとなり、マッチ線ＭＬに対する充電電流Ｉ＿ｃｈａｒｇｅが供給される。このとき、また、Ｄ型ラッチ回路１６２の出力信号ＤＶＴＨがＨレベルとなり、センス回路１５２の入力論理しきい値ＶＴＨが低い電圧レベルに設定される。このチャージ回路１５６からの充電電流Ｉ＿ｃｈａｒｇｅは、１ビットのミス状態のユニットセルが流す電流Ｉｍｉｓｓ（＝Ｉｎ）よりも小さな電流である。従って、マッチ線ＭＬの電圧レベルは、ほぼ接地電圧レベルに維持され、また、内部信号線ＭＡＬＩの信号もＬレベルに維持される。この状態においては、マッチ線ＭＬおよび検索結果指示信号ＭＬ＿ＯＵＴは、前の検索サイクルと同じ状態を維持する。
【０３４０】
この図４０の破線の円に示すように、マッチ線ＭＬは、ミス状態からマッチ状態へのときとマッチ状態からミス状態へのときに、その電圧レベルが変化し、充放電が行なわれる。一方、サーチ線ＳＬ、／ＳＬにおいては、その検索データのビットが変化するサイクルにおいて、充放電が行なわれる。したがって、これらのサーチ線およびマッチ線の電圧遷移回数が低減されれば、応じて消費電流を低減することができる。
【０３４１】
図４１は、１検索サイクル当りの消費電荷を一欄にして示す図である。図４１において、比較のために、マッチ線およびサーチ線が、電源電圧ＶＤＤレベルにプリチャージされる場合、および接地電圧ＧＮＤにプリチャージされる場合の消費電荷を併せて示す。このＶＤＤ／ＧＮＤプリチャージ方式の場合、サーチ線およびマッチ線の電圧振幅は、電源電圧ＶＤＤである。
【０３４２】
図４１において、ＭおよびＮは、それぞれマッチ線およびサーチ線の数である。ＣｍおよびＣｓは、それぞれ、マッチ線１本当りの容量およびサーチ線１本当りの容量を示す。
【０３４３】
電圧遷移が行なわれるマッチ線の数が１本の場合、このマッチ線は、ＶＤＤプリチャージ方式では、この電圧遷移時には、マッチ線は、電源電圧ＶＤＤから接地電圧レベルへ遷移する。したがって、この場合、消費電荷は、（Ｍ−１）・Ｃｍ・Ｖとなる。Ｖは、電源電圧ＶＤＤと接地電圧ＧＮＤの電圧差を示す。
【０３４４】
マッチ線が接地電圧ＧＮＤにプリチャージされる場合、この電圧遷移を生じるマッチ線は、接地電圧レベルから電源電圧レベルに、その電圧レベルが変化する。残りのマッチ線は、接地電圧ＧＮＤレベルに維持される。したがって、１検索サイクル当りの消費電荷は、Ｃｍ・Ｖとなる。一方、本実施の形態において、１本のマッチ線において、ミスおよびマッチが交互に発生する場合、１検索サイクル当り、（１／２）・Ｃｍ・Ｖの電荷が消費される。しかしながら、一致(マッチ）または不一致(ミス)状態が連続し、その状態遷移が生じない場合、消費電荷は０である（マッチ線の電圧レベルは変化しない）。
【０３４５】
電圧遷移を行なうマッチ線の数がＭ／２本の場合、ＶＤＤプリチャージ方式および接地電圧ＧＮＤのプリチャージ方式いずれにおいても、１検索サイクル当りの消費電荷は（Ｍ／２）・Ｃｍ・Ｖである。本実施の形態１１において、ミスおよびマッチが交互に発生する場合、１検索サイクル当りの消費電荷は、（Ｍ／４）・Ｃｍ・Ｖである。ミスまたはマッチが連続する場合、消費電荷が０である。
【０３４６】
一方、サーチ線においては、ＶＤＤプリチャージ方式およびＧＮＤプリチャージ方式いずれにおいても、各検索サイクルごとに、サーチ線の充放電が行なわれるため、Ｎ・Ｃｓ・Ｖの電荷が消費される。本実施例において、検索データの一致および不一致が交互に発生した場合、その検索線における消費電荷は、（Ｎ／２）・Ｃｓ・Ｖである。検索データが連続して同一の場合には、消費電荷は０である。
【０３４７】
以上のように、この発明の実施の形態１２においては、このマッチ線およびサーチ線において、マッチ状態またはミス状態が連続する場合においては、検索サイクルにおける消費電荷は０である。
【０３４８】
通常、検索動作時において、マッチ状態となるマッチ線の数は、ミス状態のマッチ線よりも少ない。一般に、検索時において状態遷移を行なわないマッチ線の数が多い。従って、本実施の形態１２のように、前のサイクルの検索結果に基づいて、マッチ線の充放電を選択的に行なうことにより、消費電流を低減することができる。
【０３４９】
なお、この図４１に示す表においては、本実施の形態１２において、マッチ線およびサーチ線の電圧振幅は電源電圧Ｖ（＝ＶＤＤ）としている。しかしながら、マッチ線ＭＬは、マッチ状態においてその電圧レベルが、先の実施の形態６から１１に示す構成と同様、中間電圧レベルであってもよい（ＶＤＤ／２以下）。
【０３５０】
［変更例］
図４２は、この発明の実施の形態１２に従う内容参照メモリの要部の構成を示す図である。図４２においては、１つのマッチアンプのセンス回路の構成を示す。マッチアンプにおいては、先の図３８に示す構成と同様、チャージ回路１５６が設けられる。
【０３５１】
図４２において、センス回路１５２は、マッチ線ＭＬの電圧と基準電圧Ｖｒｅｆとを比較する差動増幅回路１９０を含む。この差動増幅回路１９０は、カレントミラー型差動増幅回路で構成され、その動作電流がバイアス電圧ＢＩＡＳに従って規定される。この差動増幅回路１９０の出力信号は、Ｄ型ラッチ回路１６のＤ入力へ与えられる。Ｄ型ラッチ回路１６は、検索指示信号ＳＲＣＨの立ち上がりに同期して取り込んで検索結果指示信号ＭＬ_ＯＵＴを出力する。このＤ型ラッチ回路１６は、クロック入力ＣＫに与えられる検索指示信号ＳＲＣＨがＬレベルとなるとラッチ状態となる。
【０３５２】
センス回路１５２は、さらに、高基準電圧発生回路１８２からの基準電圧ＶｒｅｆＨを受けるトランスミッションゲート１８８と、低基準電圧発生回路１８４からの基準電圧ＶｒｅｆｅＬを受けるトランスミッションゲート１８９とを含む。
【０３５３】
基準電圧発生回路１８２および１８４は、各マッチ線に設けられるマッチアンプに対して共通に設けられる。基準電圧ＶｒｅｆＨは、基準電圧ＶｒｅｆＬよりも高い電圧レベルである。
【０３５４】
トランスミッションゲート１８８および１８９は、Ｄ型ラッチ回路１８０およびインバータ１８６の出力信号に従って択一的に導通状態となる。すなわち、Ｄ型ラッチ回路１８０の出力信号ＭＬ_ＯＤがＨレベルのときには、トランスミッションゲート１８８が導通状態、トランスミッションゲート１８９が非導通状態となる。一方、Ｄ型ラッチ回路１８０の出力信号ＭＬ_ＯＤがＬレベルのときには、トランスミッションゲート１８９が導通状態、トランスミッションゲート１８８が導通状態となる。これらのトランスミッションゲート１８８および１８９の選択する基準電圧が、差動増幅回路１９０のマッチ線電圧レベル判定基準として用いられる。
【０３５５】
センス回路１５２は、さらに、検索指示信号ＳＲＣＨの立下りに同期してＤ型ラッチ回路１６の出力する検索結果指示信号ＭＬ−ＯＵＴを取り込むＤ型ラッチ回路１８０と、Ｄ型ラッチ回路１８０の出力信号を反転するインバータ１８６とを含む。Ｄ型ラッチ回路１８０は、検索指示信号ＳＲＣＨがＨレベルとなるとラッチ状態となる。このＤ型ラッチ回路１８０の出力信号ＭＬ_ＯＤが、図３８に示すチャージ回路１５６内のＥＸＮＯＲ回路１６０へ与えられる。
【０３５６】
図４３は、図４２に示すマッチアンプの動作を示すタイミング図である。以下、図４３を参照して、図４２に示すマッチアンプの動作、特に、センス回路１５２の動作について説明する。
【０３５７】
時刻Ｔ１０から始まるサイクルの前のサイクルの検索結果がミス状態のときには、Ｄ型ラッチ回路１８０の出力信号ＭＬ_ＯＤは、Ｌレベルである。この状態においては、トランスミッションゲート１８９が導通状態にあり、差動増幅回路１９０の基準電圧として、低基準電圧発生回路１８４からの基準電圧ＶｒｅｆＬが与えられる。このとき、また、プルアップ電流供給回路（図４２には示さず）において、ＥＸＮＯＲ回路の出力信号／ＣＨＲＧがＬレベルであり、マッチ線に対する電流供給が行われる。
【０３５８】
時刻Ｔ１０からのサイクルにおいて、検索データが記憶データと一致すると、マッチ線ＭＬの電圧レベルが上昇する。このマッチ線ＭＬの電圧レベルが、基準電圧ＶｒｅｆＬよりも高くなると、差動増幅回路１９０の出力信号ＭＡＬＩがＨレベルとなり、Ｄ型ラッチ回路１６の出力信号ＭＬ_ＯＵＴがＨレベルとなる。このサイクルにおいて、クロック信号ＣＬＫに同期して検索指示信号ＳＲＣＨがＬレベルに立下がると、Ｄ型ラッチ回路１８０がスルー状態となり、その出力信号ＭＬ_ＯＤがＨレベルとなる。一致状態のマッチ線の電圧レベルを維持するために、信号／ＣＨＲＧがＬレベルを維持する。また、このＤ型ラッチ回路１８０の出力信号ＭＬ_ＯＤの立ち上がりに応答して、トランスミッションゲート１８９が非導通状態、トランスミッションゲート１８８が導通状態となる。応じて、高基準電圧発生回路１８２からの基準電圧ＶｒｅｆＨが差動増幅回路１９０の基準電圧として与えられる。
【０３５９】
時刻Ｔ１１から始まるサイクルにおいて、マッチ線ＭＬがマッチ状態のときには、マッチアンプの状態は変化しない。
【０３６０】
時刻Ｔ１２から始まるサイクルにおいて、クロック信号ＣＬＫおよび検索指示信号ＳＲＣＨがＨレベルに立ち上がり、検索動作が行われる。このサイクルにおいて、検索結果がミス状態の時には、マッチ線ＭＬの電圧レベルが低下する。このときには、差動増幅回路１９０の基準電圧Ｖｒｅｆは高い電圧レベル（ＶｒｅｆＨ）である。従って、マッチ線ＭＬの電位低下後、早いタイミングで、差動増幅回路１９０の出力信号ＭＡＬＩがＬレベルとなり、Ｄ型ラッチ回路１６からの検索結果指示信号ＭＬ_ＯＵＴも早いタイミングで確定状態となる。
【０３６１】
このサイクルにおいて、クロック信号ＣＬＫの立ち下がりに同期して検索指示信号ＳＲＣＨがＬレベルとなると、Ｄ型ラッチ回路１８０の出力信号ＭＬ_ＯＤがＬレベルとなる。応じて、トランスミッションゲート１８９が導通状態、トランスミッションゲート１８８が非導通状態となり、差動増幅回路１９０の基準電圧Ｖｒｅｆが、低い基準電圧ＶｒｅｆＬに設定される。この時刻Ｔ１２から始まるサイクルにおいては、前の検索サイクルの検索結果が一致（マッチ）状態であり、信号／ＣＨＲＧがＨレベルに維持される。従って、マッチ線に対するプルアップ電流の供給は行なわれない。
【０３６２】
時刻Ｔ１３から始まるサイクルにおいては、前の検索サイクルの検索結果はミスであり、このサイクルの検索動作開始時にプルアップ電流が供給される。しかしながら、このサイクルにおいて検索結果がミスであり、マッチ線ＭＬの電圧レベルはＬレベルを維持する。応じて、検索結果指示信号ＭＬ_ＯＵＴおよびＤ型ラッチ回路１８０の出力信号ＭＬ_ＯＤは。Ｌレベルを維持する。
【０３６３】
この差動増幅回路１９０の基準電圧Ｖｒｅｆを、前の検索サイクルの結果に従って設定することにより、マッチ線の電圧レベルに近い電圧レベルに差動増幅回路の基準電圧を設定することができる。これにより、早いタイミングで検索結果の判定を行うことができ、検索動作を高速化することができる。
【０３６４】
以上のように、この発明の実施の形態１２に従えば、前の検索サイクル結果に従って、マッチ線に対する充電を選択的に行なっており、消費電流をさらに低減することができる。また、前の検索サイクルの検索結果に従って、センス回路の入力論理しきい値を調整している。従って、このマッチ線の電圧レベルに近い電圧レベルに入力論理しきい値を設定することができ、マッチ線の電圧変化を早いタイミングで検出することができる。
【０３６５】
［実施の形態１３］
図４４は、この発明の実施の形態１３に従う内容参照メモリの要部の構成を示す図である。図４４において、マッチアンプ１５０は、先の実施の形態１２と同様、センス回路１５２、Ｄ型ラッチ回路１５４およびチャージ回路１５６を含む。このチャージ回路１５６は、以下の点で、図３３に示すチャージ回路１５６とその構成が異なる。すなわち、電源ノードとマッチ線ＭＬの間に直列に、ＰチャネルＭＯＳトランジスタＱＰ１２０およびＱＰ１１２が設けられる。ＭＯＳトランジスタＱＰ１２０のゲートへは、バイアス電圧ＰＢＩＡＳが与えられ、ＭＯＳトランジスタＱＰ１１２のゲートに、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧが与えられる。
【０３６６】
このバイアス電圧ＰＢＩＡＳを生成するために、レプリカエントリ２００とバイアス電圧発生回路２１０が設けられる。レプリカエントリ２００は、メモリセルアレイのエントリＥＲＹのマッチ状態のユニットセルＵＣの放電経路と同じ構成を有するレプリカユニットセルＵＣｈを含む。
【０３６７】
このレプリカユニットセルＵＣｈは、レプリカマッチ線ＲＭＬｂと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱＮ１２１およびＱＮ１２２と、レプリカマッチ線ＲＭＬｂと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱＮ１２３およびＱＮ１２４を含む。これらのＭＯＳトランジスタＱＮ１２１−ＱＮ１２４は、ユニットセルＵＣのトランジスタＴＲ１−ＴＲ３それぞれと同一サイズ（チャネル幅とチャネル長の比）を有する。これらのＭＯＳトランジスタＱＮ１２１−ＱＮ１２４は、各々ゲートに接地電圧を受け、非導通状態に設定される。したがって、このレプリカユニットセルＵＣｈにおいては、オフリーク電流２・Ｉ＿ｏｆｆ（＝Ｉｏｆｆ）が流れる。このオフリーク電流の大きさは、マッチ状態のユニットセルＵＣを介して流れる電流と同じ大きさである。ここで、オフリーク電流Ｉ_ｏｆｆは、ユニットセルの１つの放電経路において流れるオフリーク電流を示す。
【０３６８】
バイアス電圧発生回路２１０は、レプリカマッチ線ＲＭＬｂに電流を供給するＰチャネルＭＯＳトランジスタＱＰ１２１を含む。このＭＯＳトランジスタＱＰ１２１は、ゲートとドレインが相互接続される。バイアス電圧発生回路２１０は、さらに、ＰチャネルＭＯＳトランジスタＱＰ１２２およびＱＰ１２４を含む。ＭＯＳトランジスタＱＰ１２２は、ＭＯＳトランジスタＱＰ１２１とカレントミラー回路を構成する。ＭＯＳトランジスタＱＰ１２４は、電源ノードに結合され、かつそのゲートおよびドレインが相互接続される。
【０３６９】
バイアス電圧発生回路２１０は、さらに、ＭＯＳトランジスタＱＰ１２４と接地ノードの間に直列接続されるＮチャネルＭＯＳトランジスタＱＮ１２５およびＱＮ１２６と、ＭＯＳトランジスタＱＰ１２４とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ１２３を含む。ＭＯＳトランジスタＱＮ１２５およびＱＮ１２６のゲートは、電源ノードに接続され、これらのＭＯＳトランジスタＱＮ１２５およびＱＮ１２６は、常時、導通状態に維持される。
【０３７０】
このバイアス電圧発生回路２１０は、さらに、ＮチャネルＭＯＳトランジスタＱＮ１２７および１２８と、ＰチャネルＭＯＳトランジスタＱＰ１２５を含む。ＭＯＳトランジスタＱＮ１２７は、ゲートとドレインが相互接続されかつＭＯＳトランジスタＱＰ１２２およびＱＰ１２３の供給する電流の合計電流ＩＡを受ける。ＭＯＳトランジスタＱＮ１２８は、ＭＯＳトランジスタＱＮ１２７とカレントミラー回路を構成する。ＭＯＳトランジスタＱＰ１２５は、ゲートとドレインが相互接続され、電源ノードからＭＯＳトランジスタＱＮ１２８へ電流を供給し、かつこの供給電流を電圧に変換してバイアス電圧ＰＢＩＡＳを生成する。
【０３７１】
ＭＯＳトランジスタＱＮ１２５およびＱＮ１２６は、エントリＥＲＹのユニットセルＵＣにおける直列体のトランジスタのＴＲ１およびＴＲ２またはＴＲ３およびＴＲ４と同じサイズを有する。したがって、ＭＯＳトランジスタＱＮ１２５およびＱＮ１２６においては、ミス状態のユニットセルＵＣにおいて導通状態のトランジスタ直列体を介して放電される電流と同じ大きさの１ビット引抜き電流Ｉ＿ｍｉｓｓ（＝Ｉｎ）が流れる。
【０３７２】
この１ビット引抜き電流Ｉ＿ｍｉｓｓは、ＭＯＳトランジスタＱＰ１２４を介して供給される。ＭＯＳトランジスタＱＰ１２１−ＱＰ１２５は、すべてサイズが同じである。したがって、ＭＯＳトランジスタＱＰ１２３が供給する電流は、１ビットのユニットセルの引抜き電流Ｉ＿ｍｉｓｓ（＝Ｉｎ）である。一方、ＭＯＳトランジスタＱＰ１２１は、レプリカマッチ線ＲＭＬｂに、ｍビットのレプリカユニットセルＵＣｈに対するオフリーク電流を供給する。したがって、その供給電流は、２・ｍ・Ｉ＿ｏｆｆである。
【０３７３】
ＭＯＳトランジスタＱＰ１２２が、このＭＯＳトランジスタＱＰ１２１の供給する電流のミラー電流を供給する。したがって、合計電流ＩＡは、２・Ｉ＿ｏｆｆ・ｍ＋Ｉ＿ｍｉｓｓ（＝ｍ・Ｉｏｆｆ＋Ｉｎ）で表わされる。この電流ＩＡが、ＭＯＳトランジスタＱＮ１２７により放電され、この電流ＩＡのミラー電流が、ＭＯＳトランジスタＱＮ１２８を介して流れる。ＭＯＳトランジスタＱＰ１２５が、このＭＯＳトランジスタＱＮ１２８を流れる電流に応じたバイアス電圧ＰＢＡＩＳを生成する。
【０３７４】
ＭＯＳトランジスタＱＰ１２０のサイズは、（相互コンダクタンスｇｍ）は、ＭＯＳトランジスタＱＰ１２５のサイズ（相互コンダクタンスｇｍ）よりも小さくされる。たとえば、ＭＯＳトランジスタＱＰ１２０のｇｍは、ＭＯＳトランジスタＱＰ１２５のｇｍの１／２倍の値に設定される。したがって、このＭＯＳトランジスタＱＰ１２０を介して流れる電流Ｉ＿ｃｈａｒｇｅは、電流ＩＡの１／２以下となる。これにより、１ビットミス電流Ｉｍｉｓｓまたは１ビット引抜き電流Ｉ_ｍｉｓｓ（＝Ｉｎ）よりも小さくかつマッチ状態のエントリの合計オフリーク電流ＩＯＦＦ（＝２・ｍ・Ｉ＿ｏｆｆ）よりも大きな電流を、マッチ線ＭＬに供給することができる。
【０３７５】
この図４４に示すように、レプリカエントリ２００を用いて、エントリＥＲＹのユニットセルＵＣのトランジスタパラメータのばらつきを反映させることができる。すなわち、ＭＯＳトランジスタＱＮ１２５およびＱＮ１２６を、エントリＥＲＹのユニットセルＵＣのトランジスタＴＲ１−ＴＲ４と同じパラメータ変動を受けるように作成する（同一製造工程で近傍領域に形成する）。ミス時の引抜き電流Ｉ＿ｍｉｓｓのばらつきに応じて、この電流ＩＡの値を調整することができる。たとえば、データを記憶するエントリ内のユニットセルのオフリーク電流Ｉ＿ｏｆｆが大きくなった場合、電流ＩＡも同様、大きくなる。応じて、チャージ回路１５６からの充電電流Ｉ＿ｃｈａｒｇｅの電流値も大きくすることができ、マッチ線ＭＬに対するオフリーク電流の変動を補償することができる。したがって、前の検索サイクルの検索結果に応じて、マッチ線ＭＬをＨレベルに維持する場合においても、正確に、マッチ線ＭＬをＨレベルに維持することができる。
【０３７６】
また、１ビット引抜き電流Ｉ_ｍｉｓｓ（＝Ｉｎ）が低下した場合においても、合計電流ＩＡが低下し、充電電流Ｉ_ｃｈａｒｇｅを減少させることができる。応じて、ミス状態のエントリに対するマッチ線の電圧レベルの低下速度が遅くなるのを防止することができ、検索サイクルが長くなるのを防止することができる。
【０３７７】
以上のように、この発明の実施の形態１３に従えば、マッチ状態のユニットセルで構成されるレプリカエントリおよび１ビットミス状態のユニットセルに対応するレプリカユニットセルを用いて、バイアス電圧を生成して、マッチ線に対する充電電流を発生している。従って、正確に、トランジスタパラメータのばらつきを補償して、このマッチ線の充電電流を調節することができる。このレプリカエントリを利用してマッチ線に対する充電電流を生成する構成の効果は、先の実施の形態１０および１１においても、同様に得ることができ、トランジスタパラメータのバラツキを補償して正確に所望のレベルの電流を生成することができる。
【０３７８】
また、実施の形態１１および１２と同様の効果を得ることもできる。
［実施の形態１４］
図４５は、この発明の実施の形態１４に従う内容参照メモリの要部の構成を示す図である。この図４５に示す内容参照メモリの構成は、実施の形態１０および１３の組合せに相当する。すなわち、図４５において、マッチアンプ１５０は、電源ノードとマッチ線ＭＬの間に直列に接続されるＭＯＳトランジスタＱＰ１３０、ＱＰ１１２およびＱＮ１３０と、ＭＯＳトランジスタＱＰ１１２およびＱＮ１３０の接続ノードの内部検索結果信号ＭＡ＿ＭＬの信号をラッチするＤ型ラッチ回路１５４と、充電指示信号／ＣＨＲＧを生成するＥＸＮＯＲ回路１６０とを含む。Ｄ型ラッチ回路１５４は、検索指示信号ＳＲＣＨに従ってＤ入力に与えられた信号をラッチする。ＥＸＮＯＲ回路１６０は、Ｄ型ラッチ回路１５４の出力信号ＭＬ＿ＯＵＴと検索指示信号ＳＲＣＨとを受けて、ＭＯＳトランジスタＱＰ１１２にゲートに対する充電指示信号／ＣＨＲＧを生成する。
【０３７９】
ＭＯＳトランジスタＱＰ１３０のゲートには、バイアス電圧発生回路４５からのバイアス電圧ＢＩＡＳ＿Ｐが与えられる。ＭＯＳトランジスタＱＮ１３０のゲートへは、バッファ１３０からのバイアス電圧ＢＩＡＳ＿Ｎ２が与えられる。これらのバイアス電圧発生回路４５およびバッファ１３０の構成は、先の図３１に示すバイアス電圧発生回路４５およびバッファ１３０の構成と同じである。
【０３８０】
メモリセルアレイにおいては、複数のエントリＥＲＹが設けられ、各エントリＥＲＹに対応してマッチ線ＭＬが設けられる。エントリＥＲＹは、ｍビットのユニットセルＵＣを含む。このユニットセルＵＣの構成は、これまでの実施の形態１から１２のユニットセルの構成と同じであり、データを記憶するＣＡＭセルＣＣと、検索データと記憶データの比較を行なうサーチ用ＭＯＳトランジスタＴＲ１−ＴＲ４を含む。
【０３８１】
この図４５に示すバイアス電圧発生回路４５からのバイアス電圧ＢＩＡＳ＿Ｐは、マッチアンプ１５０内のＰチャネルＭＯＳトランジスタＱＰ１３０のゲートへ与えられる。ＭＯＳトランジスタＱＰ１３０は、このバイアス電圧ＢＩＡＳ＿Ｐに従って、１ビットミスのユニットセルを流れる電流（Ｉ＿ｍｉｓｓまたはＩｍｉｓｓ）よりも小さくかつ、対応のエントリのマッチ状態のｍビットのユニットセルのオフリーク電流Ｉ＿ｏｆｆの合計（ＩＯＦＦ）よりも大きい電流値を供給する。ＭＯＳトランジスタＱＰ１３０とマッチ線ＭＬとの間に直列にＰチャネルＭＯＳトランジスタＱＰ１１２およびＮチャネルＭＯＳトランジスタＱＮ１３０が接続される。ＭＯＳトランジスタＱＰ１１２は、ゲートにＥＸＮＯＲ回路１６０からの充電指示信号／ＣＨＲＧを受ける。ＭＯＳトランジスタＱＮ１３０は、バッファ１３０からのバイアス電圧ＢＩＡＳ＿Ｎ２を受ける。ＭＯＳトランジスタＱＰ１３０およびＱＮ１３０は、それぞれ、図３１に示すＭＯＳトランジスタＱＰ９１およびＱＮ７１に対応する。
【０３８２】
この図４５に示す構成においては、バイアス電圧ＢＩＡＳ＿Ｎ２によりＭＯＳトランジスタＱＮ１３０が、ソースフォロアモードで動作する。従って、対応のマッチ線ＭＬの電圧レベルが、電圧ＶＭＬ（≦ＶＤＤ／２）以下となり、マッチ線ＭＬの電圧上昇が抑制される。また、ＭＯＳトランジスタＱＮ１３０が、マッチ線ＭＬの電圧レベルの上昇により非導通状態となると、内部ノードＭＡ_ＭＬとマッチ線とが分離される。応じて、高速で内部ノードＭＡ_ＭＬの電位が上昇し、高速で判定結果信号ＭＡ_ＭＬを確定状態（電源電圧レベル）へ駆動することができる。
【０３８３】
図４５に示す構成においても、ＭＯＳトランジスタＱＰ１１２に対する信号／ＣＨＲＧは、前の検索サイクルにおける検索結果指示信号ＭＬ＿ＯＵＴに従って生成される。従って、検索動作時対応のマッチ線ＭＬへのチャージ電流の供給／遮断を、前の検索サイクルの検索／判定結果に従って制御することができる。
【０３８４】
図４６は、図４５に示す内容参照メモリの動作を示す図である。以下、図４６を参照して、図４５に示す内容参照メモリの動作について説明する。
【０３８５】
この図４６に示す検索動作においては、１検索サイクルは、クロック信号ＣＬＫの２サイクルに設定される。しかしながら、先の実施の形態１２と同様、この検索サイクルは、クロック信号ＣＬＫの１クロックサイクル期間と等しくされてもよい。
【０３８６】
いま、クロック信号ＣＬＫのサイクルＣＹ１およびＣＹ２において前のサーチ（検索）においてミス状態と判定されたと想定する。この仮定においては、マッチ線ＭＬが接地電圧レベルに維持され、内部検索結果信号ＭＡ＿ＭＬが、接地電圧レベルであり、また、Ｄ型ラッチ回路１５４の出力信号ＭＬ＿ＯＵＴがＬレベルである。
【０３８７】
クロックサイクルＣＹ３において、新たな検索データに従って検索動作が行なわれる。このサイクルにおいて、検索指示信号ＳＲＣＨがＨレベルとなると、ＥＸＮＯＲ回路１６０からの信号／ＣＨＲＧがＬレベルとなる。応じて、ＭＯＳトランジスタＱＰ１１２が導通し、マッチ線ＭＬに対する充電が行なわれる。このマッチ線ＭＬの充電時、先の実施の形態１０において説明したように、その電圧レベルが、ＭＯＳトランジスタＱＮ１３０により中間電圧ＶＭＬ以下に抑制される。また、ＭＯＳトランジスタＱＮ１３０がバッファ１３０からのバイアス電圧ＢＩＡＳ＿Ｎ２に従ってデカップリング動作を行なう。これにより、内部検索結果信号ＭＡ＿ＭＬの電圧レベルが上昇し、最終的に、電源電圧ＶＤＤレベルにまで上昇する。
【０３８８】
クロックサイクルＣＹ４において、検索指示信号ＳＲＣＨがＬレベルとなると、Ｄ型ラッチ回路１５４の出力する検索結果指示信号ＭＬ＿ＯＵＴがＨレベルに立上がる。このとき、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧはＬレベルを維持し、マッチ線に対する充電動作が行なわれる。しかしながら、ＭＯＳトランジスタＱＮ１３０のソースフォロア動作により、マッチ線ＭＬは、電圧ＶＭＬレベル以下の電圧レベルを維持する。すなわち、このマッチ線ＭＬにおける全ビットのユニットセルのオフリーク電流を使用して、所定電圧レベルに維持される。
【０３８９】
クロックサイクルＣＹ５において、検索データが変化し、また再び検索指示信号ＳＲＣＨがＬレベルとなる。このとき、前のサイクルの検索結果はマッチ状態であり、信号ＭＬ＿ＯＵＴがＨレベルであり、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＨレベルとなり、ＭＯＳトランジスタＱＰ１１２が非導通状態となり、マッチ線ＭＬに対する充電動作が停止される。このサイクルにおいて、検索データの検索結果がミス状態の場合、マッチ線ＭＬが放電され、その電圧レベルが低下する。応じて、内部検索結果信号ＭＡ＿ＭＬの電圧レベルも低下する。
【０３９０】
クロックサイクルＣＹ６において、検索指示信号ＳＲＣＨがＬレベルに立下がると、Ｄ型ラッチ回路１５４の出力信号ＭＬ＿ＯＵＴがＬレベルとなる。ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧが、Ｈレベルを維持し、マッチ線ＭＬに対する充電は停止される。したがって、マッチ線ＭＬは、接地電圧レベルに維持される。
【０３９１】
次いで、クロックサイクルＣＹ７において次の検索データに従って検索が行なわれる。このとき、検索データに対する検索結果がミス状態の場合、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＬレベルとなっても、その充電電流は、マッチ線ＭＬに結合されるエントリのミス状態のユニットセルを介して放電され、マッチ線ＭＬは、接地電圧レベルに維持される。応じて、内部信号線ＭＡ＿ＭＬの電圧レベルにより検索結果指示信号ＭＬ＿ＯＵＴもＬレベルである。
【０３９２】
クロックサイクルＣＹ８において、検索指示信号ＳＲＣＨがＬレベルとなると、ＭＯＳトランジスタＱＰ１１２が導通する。応じて、マッチ線ＭＬに対する充電が行なわれ、マッチ線ＭＬの電圧レベルが上昇する。また、内部検索結果信号ＭＡ＿ＭＬの電圧レベルが、上昇する。
【０３９３】
クロックサイクルＣＹ１０において、Ｄ型ラッチ回路１５０の出力信号ＭＬ＿ＯＵＴがＨレベルとなる。この場合、検索指示信号ＳＲＣＨがＬレベルであり、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧはＬレベルを維持し、マッチ線ＭＬに対する充電が行なわれる。これにより、マッチ線ＭＬは、中間電圧(プリチャージ電圧)ＶＭＬレベルに維持される。
【０３９４】
クロックサイクルＣＹ１１において再び検索動作が行なわれ、検索結果がマッチ状態のときには、ＥＸＮＯＲ回路１６０の出力信号／ＣＨＲＧがＨレベルとなり、マッチ線ＭＬに対する充電は停止される。検索指示信号ＳＲＣＨがＬレベルとなると、信号／ＣＨＲＧがＬレベルとなる。応じて。ＭＯＳトランジスタＱＮ１３０を介してマッチ線ＭＬに対する充電が行なわれ、マッチ線ＭＬの電圧レベルの維持が行なわれる。
【０３９５】
クロックサイクルＣＹ１３において検索動作が再び行なわれる。検索結果がミス状態のときには、信号／ＣＨＲＧはＨレベルであり、マッチ線ＭＬに対する放電は行なわれない。応じて、マッチ線ＭＬおよび内部信号線ＭＡ＿ＭＬの電圧レベルが、接地電圧レベルに低下し、次のクロックサイクルＣＹ１４において、検索結果指示信号ＭＬ＿ＯＵＴがＬレベルに低下する。このとき、信号／ＣＨＲＧも、再びＬレベルとなり、マッチ線ＭＬに対する充電動作が行なわれる。
【０３９６】
したがって、前の検索結果が、マッチ状態のときには、検索動作時に、マッチ線ＭＬへの電流の供給を停止する。前の検索結果がミス時のときにのみ、検索動作時に、マッチ線に充電電流を供給する。これにより、マッチ線ＭＬの充電回数を低減することができ、消費電流を低減することができる。また、前のサイクルにおいて検索結果がミス状態であり、マッチ線ＭＬが接地電圧レベルにあり、その電圧レベルを上昇させる必要がある可能性のあるとき、検索動作時にマッチ線に電流を供給し、高速で検索動作を行なうことができる。
【０３９７】
また、マッチ線に対しては、各検索サイクル毎にプリチャージを行なう必要がなくなり、消費電流を低減することができる。また、先の実施の形態１０と同様、バイアス電圧ＢＩＡＳ＿ＰおよびＢＩＡＳ＿Ｎ２を用いてマッチ線ＭＬに対する充電電流量を調整し、また、ＭＯＳトランジスタＱＮ１３０を介して充電電流をマッチ線に供給する。従って、マッチ線ＭＬの電圧レベルは、電圧ＶＭＬ以下の電圧レベルに抑制することができる。これにより、マッチ線の電圧振幅を低減でき、実施の形態１０と同様、検索動作時の消費電流を大幅に低減することができる。また、マッチおよびミスの検知が、配線負荷の小さな内部信号線ＭＡ＿ＭＬの充放電により行われるため、高速の検索動作を実現することができる。
【０３９８】
なお、この実施の形態１４において、先の図３７に示すように電流変換回路が設けられ、バイアス電圧ＢＩＡＳ_Ｐのレベル変換が行なわれても良い。
【０３９９】
［実施の形態１５］
図４７は、この発明の実施の形態１５に従う内容参照メモリの構成を概略的に示す図である。図４７において、ＣＡＭセル（ユニットセル）が配置されるＣＡＭセルアレイが、２つのグローバルサーチブロックＧＳＢ１およびＧＳＢ２に分割される。ＣＡＭセルアレイにおいては、明確に示していないが、これまでに説明した複数のエントリが設けられる。グローバルサーチブロックＧＳＢ１は、複数のローカルサーチブロックＳＢ１１−ＳＢ１８を含み、グローバルサーチブロックＧＳＢ２が、複数のローカルサーチブロックＳＢ２１−ＳＢ２８を含む。これらのローカルサーチブロックＳＢ１１−ＳＢ１８およびＳＢ２１−ＳＢ２８各々において、複数のマッチ線ＭＬからなるマッチ線群ＭＬｓが配置され、また、複数のサーチ線対からなるサーチ線対群（サーチデータバス）ＳＬＰｓが配置される。一例として、マッチ線群ＭＬｓは、１Ｋ本のマッチ線ＭＬを含む。また、サーチ線対群ＳＬＰｓは、１４４ビットのサーチ線対ＳＬＰを含む。
【０４００】
ローカルサーチブロックＳＢ１１−ＳＢ１８それぞれに対して、マッチアンプ群ＭＡ１１−ＭＡ１８およびプライオリティエンコーダＰＥ１１−ＰＥ１８が設けられる。マッチアンプ群ＭＡ１１−ＭＡ１８は、各々、対応のローカルサーチブロックのマッチ線に対応して配置されるマッチアンプを含む。このマッチアンプは、これまでの実施の形態１から１３のいずれかに示したマッチアンプであってもよく、また、従来と同様のマッチアンプで構成されてもよい。これまでの実施の形態に示したマッチアンプを利用することにより、低消費電流で高速に検索動作を行うことができる。また、従来と同様の構成のマッチアンプを利用しても、この実施の形態１５に従う内容参照メモリの構成の効果を得ることは、できる。
【０４０１】
プライオリティエンコーダＰＥ１１−ＰＥ１８は、各々、所定のプライオリティ規則に従って、対応のマッチアンプ群ＭＡ１１−ＭＡ１８のうち、最も優先順位の高いマッチ線を選択し、選択されたマッチ線についての情報を生成する。
【０４０２】
図４７においては、ローカルサーチブロックＳＢ１１のプライオリティ（優先順位）が最も高く、ローカルサーチブロックＳＢ１８に向かって、優先順位が順次低くなる。また、グローバルサーチブロックＧＳＢ１のほうが、グローバルサーチブロックＧＳＢ２よりも優先順位が高い。グローバルサーチブロックＧＳＢ２内においても、ローカルサーチブロックＳＢ２１からローカルサーチブロックＳＢ２８に向かって順次優先順位が低くなる様に、優先順位がつけられている。
【０４０３】
ローカルサーチブロックＳＢ１１−ＳＢ１８それぞれに対して、フリップフロップで構成される検索データ入力回路ＦＦ１１−ＦＦ１８が設けられる。これらの検索データ入力回路ＦＦ１１−ＦＦ１８へは、共通に、外部からの検索データＳＤを受けるＦＦ回路ＦＦ１からの検索データが与えられる。これらの検索データ入力回路ＦＦ１１−ＦＦ１８は、それぞれ、与えられた検索データに従って対応のローカルサーチブロックＳＢ１１−ＳＢ１８のサーチ線群ＳＬｓをドライブする。
【０４０４】
検索データ入力回路（ＦＦ回路）ＦＦ１は、外部からのクロック信号ＣＬＫｅｘに従って、与えられたデータを取込み、出力する。したがって、外部クロック信号ＣＬＫｅｘの各サイクル毎に、検索データ入力回路（ＦＦ回路）ＦＦ１１−ＦＦ１８へ与えられる検索データが更新される。
【０４０５】
グローバルサーチブロックＧＳＢ１において、さらに、外部クロック信号ＣＬＫｅｘを順次遅延するデジタル遅延回路ＤＬ１０−ＤＬ１８が、縦続接続される。デジタル遅延回路ＤＬ１０−ＤＬ１７（デジタル）の出力する遅延クロック信号が、それぞれ、検索データ入力回路ＦＦ１１−ＦＦ１８へ検索データ取込みクロック信号として与えられる。また、デジタル遅延回路ＤＬ１１−ＤＬ１８の出力する遅延クロック信号に従って、各ローカルサーチブロックＳＢ１１−ＳＢ１８において、検索、検索結果判定、判定結果指示生成動作が実行される。たとえば、デジタル遅延回路ＤＬ１１−ＤＬ１８の出力信号を、先の実施の形態１２に示すような検索指示信号ＳＲＣＨとして利用する。これにより、各ローカルサーチブロックＳＢ１１−ＳＢ１８において、順次開始タイミングをずらせて、検索および検索結果判定および検索結果判定出力が行われる。
【０４０６】
グローバルサーチブロックＧＳＢ２においても、各ローカルサーチブロックＳＢ２１−ＳＢ２８それぞれに対応して、検索データ入力回路ＦＦ２１−ＦＦ２８が設けられ、またマッチアンプ群ＭＡ２１−ＭＡ２８およびプライオリティエンコーダＰＥ２１−ＰＥ２８が設けられる。また、各ローカルサーチブロックの検索動作を制御するために、縦続接続されるデジタル遅延回路ＤＬ２０−ＤＬ２８が設けられる。
【０４０７】
デジタル遅延回路ＤＬ１０−ＤＬ１８およびＤＬ２０−ＤＬ２８の遅延時間を調整するために、遅延制御回路２２０が設けられる。
【０４０８】
遅延制御回路２２０は、外部クロック信号ＣＬＫｅｘと内部クロック信号ＣＬＫｉｎの位相差を検出し、位相差に応じた遅延制御信号を生成するデジタル位相差検出回路２２２と、縦続接続されるデジタル遅延回路ＤＬ１−ＤＬ８と、最終段のデジタル遅延回路ＤＬ８の出力信号を反転して初段のデジタル遅延回路ＤＬ１へ与えるインバータバッファＩＶＢを含む。インバータバッファＩＶＢおよびデジタル遅延回路ＤＬ１−ＤＬ８により、リングオシレータが形成される。このデジタル遅延回路ＤＬ８から、内部クロック信号ＣＬＫｉｎが生成される。
【０４０９】
デジタル位相差検出回路２２２は、外部クロック信号ＣＬＫｅｘと内部クロック信号ＣＬＫｉｎの位相が等しくなるように、デジタル遅延回路ＤＬ１−ＤＬ８の遅延時間を調整し、応じて各ローカルサーチブロックに対応して設けられるデジタル遅延回路ＤＬ１０−ＤＬ１８およびＤＬ２０−ＤＬ２８の遅延時間を調整する。
【０４１０】
さらに、グローバルサーチブロックＧＳＢ２に対し、検索データ入力回路（ＦＦ回路）ＦＦ１の出力する検索データを受ける検索データ入力回路（ＦＦ回路）ＦＦ２と、プライオリティエンコーダＰＥ１８の出力信号と外部クロック信号ＣＬＫｅｘとを受けるゲート回路２２５が設けられる。
【０４１１】
プライオリティエンコーダＰＥ１８は、グローバルサーチブロックにおいて最も優先順位の低いエンコーダである。従って、プライオリティエンコーダＰＥ１８の出力する信号がＬレベルのときには、グローバルサーチブロックＧＳＢ１において、検索データと一致する記憶データが見出されなかった状態を示す。従って、グローバルサーチブロックＧＳＢ２においては、グローバルサーチブロックＧＳＢ１において、一致検出が行われなかったときに検索動作を実行する。
【０４１２】
ゲート回路２２５の出力信号が、デジタル遅延回路ＤＬ２０−ＤＬ２８に対してクロック信号として供給される。ゲート回路２２５がイネーブル状態のとき（プライオリティエンコーダＰＥ１８の出力信号がＬレベルのとき）、グローバルサーチブロックＧＳＢ２のローカルサーチブロックＳＢ２１−ＳＢ２８において、ゲート回路２２５を介して与えられるクロック信号に従って、順次、動作開始タイミングをずらせて検索動作が行なわれる。
【０４１３】
検索データ入力回路（ＦＦ回路）ＦＦ２も、同様、ゲート回路２２５の出力信号に従って、ＦＦ回路ＦＦ１から与えられる検索データを取込み、取り込んだデータを検索データとして、ローカルサーチブロックＳＢ２１−ＳＢ２８の検索データ入力回路ＦＦ２１−ＦＦ２８へ与える。
【０４１４】
図４８は、図４７に示す遅延制御回路２２０の動作を示すタイミング図である。以下、図４８を参照して、図４７に示す遅延制御回路２２０の動作について説明する。
【０４１５】
前述のように、デジタル位相差検出回路２２２は、外部からのクロック信号ＣＬＫｅｘと内部クロック信号ＣＬＫｉｎの位相が等しくなるように。デジタル遅延回路ＤＬ１−ＤＬ８の遅延時間を調整する。
【０４１６】
クロック信号ＣＬＫｅｘおよびＣＬＫｉｎの位相が等しくなった場合、インバータバッファＩＶＢの出力信号が、内部クロック信号ＣＬＫｉｎに従って外部クロック信号ＣＬＫｅｘの変化と同期して変化する。ここで、インバータバッファＩＶＢの遅延時間は、デジタル遅延回路ＤＬ１−ＤＬ８の遅延時間に比べて無視できる値としている。このインバータバッファＩＶＢの出力信号が変化すると、デジタル遅延回路ＤＬ１−ＤＬ８においては、それぞれ、遅延時間ｄだけ遅れて、それぞれの出力信号の論理状態が変化する。したがって、この内部クロック信号ＣＬＫｉｎと外部クロック信号ＣＬＫｅｘの位相が一致している場合には、内部クロック信号ＣＬＫｉｎのサイクルタイムＴｃは、ｄ・２・８となる外部クロック信号ＣＬＫｉｎと内部クロック信号ＣＬＫｉｎとは、周期が等しい）。
【０４１７】
デジタル遅延回路ＤＬ１−ＤＬ８とデジタル遅延回路ＤＬ１０−ＤＬ１８およびＤＬ２０−ＤＬ２８は、その構成は等しくされている。したがって、このデジタル遅延回路ＤＬ１−ＤＬ８が有する遅延時間と同じ遅延時間を、デジタル遅延回路ＤＬ１０−ＤＬ１８およびＤＬ２０−ＤＬ２８において設定することができる。
【０４１８】
これらのデジタル遅延回路ＤＬ１−ＤＬ８およびＤＬ１０−ＤＬ１８およびＤＬ２０−ＤＬ２８は、各々、たとえば、動作電流が変更可能な可変電流源を有するバッファ回路（２段のインバータ）で構成され、デジタル位相差検出回路２２２の検出する位相差情報に従って、その動作電流値が調整されて、応じて遅延時間ｄが調整される。
【０４１９】
上述のように、デジタル遅延回路ＤＬ１０−ＤＬ１８を利用して、ローカルサーチブロックＳＢ１１−ＳＢ１８に対する動作サイクル規定用のクロック信号を供給する。これにより、グローバルサーチブロックＧＳＢ１において、ローカルサーチブロックＳＢ１１−ＳＢ１８に対して、順次、デジタル遅延回路ＤＬ１０−ＤＬ１８が有する遅延時間ｄだけずれて、検索動作および検索結果判定動作を行なうことができ、ピーク電流を低減することができる。グローバルサーチブロックＧＳＢ２においても、同様である。
【０４２０】
また、サーチ線は、ローカルサーチブロック毎に分割されており、このサーチ線の配線負荷容量は小さくすることができ、サーチ線の充放電電流を低減することができる。また、高速で、検索データに応じてサーチ線を駆動することができる。
【０４２１】
図４９は、図４７に示す内容参照メモリの動作を示すタイミング図である。以下、図４９を参照して、図４７に示す内容参照メモリの動作について説明する。
【０４２２】
図４９に示すように、外部クロック信号ＣＬＫｅｘがＨレベルとなると、検索データ入力回路（ＦＦ回路）ＦＦ１からの出力信号が更新されて確定される。次いで、デジタル遅延回路ＤＬ１０の出力信号に従って、ローカルサーチブロックＳＢ１１に対する検索データ入力回路ＦＦ１１が、与えられたデータを取込み、その内部の検索データ線群ＳＬＰｓを検索データに従って駆動する。次いで、デジタル遅延回路ＤＬ１１の有する遅延時間ｄ経過後、デジタル遅延回路ＤＬ１１の出力信号に従って、マッチアンプ群ＭＡ１１およびプライオリティエンコーダＰＥ１１が活性化され、検索データと記憶データの比較および検索結果の判定を行なう。
【０４２３】
このローカルサーチブロックＳＢ１１におけるマッチ線駆動と並行して、ローカルサーチブロックＳＢ１２において、デジタル遅延回路ＤＬ１１の出力信号に従って、検索データ入力回路ＦＦ１２が与えられたデータを取込み、対応のサーチデータ線群ＳＬＰｓをこの検索データに従って駆動する。続いて、デジタル遅延回路ＤＬ１２の出力信号に従って、時間ｄ経過後、内部で検索動作が行なわれる。
【０４２４】
以降、順次、ローカルサーチブロックＳＢ１１・・・、ＳＢ１７（図示せず）において検索動作が実行される。検索データ入力回路ＦＦ１１−ＦＦ１７は、それぞれ対応のデジタル遅延回路の出力信号の立上り（外部クロック信号ＣＬＫｅｘの立上り）に同期して検索データ入力回路ＦＦ１から与えられた検索データを取り込んでラッチ状態となる。最終段のローカルサーチブロックＳＢ１８においては、前段のデジタル遅延回路ＤＬ１７（図示せず）の出力信号に従って検索データ入力回路ＦＦ１８がラッチ状態となり、検索データに従ってサーチ線群ＳＬＢｓを駆動する。次いで、時間ｄ経過後に、マッチアンプ群ＭＡ１８が活性化される。
【０４２５】
サーチブロックＳＢ１１からローカルサーチブロックＳＢ１８に向かって優先順位が順次低くなる。グローバルサーチブロックＧＳＢ１のローカルサーチブロックのいずれかにおいて、マッチ状態が検出されると、最終段のプライオリティエンコーダＰＥ１８の出力信号がＨレベルとなり、ゲート回路２２５の出力信号がＬレベルに固定される。応じて、グローバルサーチブロックＧＳＢ２に対するクロック信号の伝達は禁止され、その検索動作は停止される。このとき、また、検索データ入力回路（ＦＦ回路）ＦＦ２においては、与えられた検索データのラッチは行なわない。
【０４２６】
サーチ線を複数のグローバルブロックに分割するブロック分割構造とする。優先順位の高いグローバルサーチ線ブロックにおいて一致が検出されると、優先順位の低いグローバルサーチ線ブロックの検索動作を停止させる。これにより、消費電流を低減することができる。
【０４２７】
図５０は、プライオリティエンコーダＰＥ１１−ＰＥ１８およびＰＥ２１−ＰＥ２８の構成の一例を示す図である。図５０においては、これらのプライオリティエンコーダＰＥ１１−ＰＥ１８およびＰＥ２１−ＰＥ２８の構成を代表するものとして、プライオリティエンコーダＰＥの符号を用いて説明する。図５０においては、最も優先順位の高いプライオリティエンコーダの配置を一例として示す。
【０４２８】
図５０において、判定結果出力ＭＬＯＵＴａ−ＭＬＯＵＴｎは、それぞれ、対応のマッチアンプ群のマッチアンプから各マッチ線ごとに出力される検索結果指示信号に対応する。
【０４２９】
プライオリティエンコーダＰＥは、マッチ線の判定結果出力ＭＬＯＵＴａ−ＭＬＯＵＴｎそれぞれに対応して設けられるゲート回路ＧＴａ−ＧＴｎと、ゲート回路ＧＴａ−ＧＴｎそれぞれの出力信号を受けるＯＲゲートＯＧａ−ＯＧｎとを含む。ゲート回路ＧＴｂ−ＧＴｎは、各々、前段のＯＲゲートＯＧａ−ＯＧ（ｎ−１）の出力信号を補の入力に受け、非反転入力に対応のマッチアンプの出力信号を受ける。最終段のＯＲゲートＯＧｎの出力信号は、次の優先順位のプライオリティエンコーダＰＥへ与えられる。ゲート回路ＧＴａの補の入力は接地ノードに結合される。
【０４３０】
優先順位は、出力ＭＬＯＵＴａが最も高く、出力ＭＬＯＵＴｎが最も低い。ゲート回路ＧＴａ−ＧＴｎは、各々、対応のマッチ線からの検索結果指示ＭＬＯＵＴがマッチ状態を示すＨレベルにあり、かつ対応のＯＲゲートの出力信号がＬレベルのときに、Ｈレベルの信号を出力する。これらのゲート回路ＧＴａ−ＧＴｎは、各々、その補の入力の信号がＨレベルとなると、その出力信号をＬレベルに固定する。
【０４３１】
ゲート回路ＧＴａの補の入力は接地電圧レベルに固定される（最も優先順位が高いプライオリティエンコーダのため）。しかしながら、このプライオリティエンコーダＰＥに対しより上位の優先順位のローカルサーチブロックが設けられている場合、プライオリティエンコーダＰＥのゲート回路ＧＴａの補の入力には接地電圧に代えて、前段のプライオリティエンコーダの最終段のＯＲゲートＯＧｎの出力信号が与えられる。
【０４３２】
ゲート回路ＧＴａ−ＧＴｎが出力するマッチ線データＭＬＤＴａ−ＭＬＤＴｎは、それぞれさらにエンコードされ、一致状態のマッチ線アドレスを指定する情報が生成されてもよい。また、これらのマッチ線データＭＬＤＴａ−ＭＬＤＴｎをワード線駆動信号として用いて、テーブルメモリのワード線を選択状態へ駆動して、対応のワード線からデータの読出が行なわれてもよい（ゲート回路ＧＴａ−ＧＴｎの出力がテーブルメモリのワード線に結合される）。
【０４３３】
図５０に示すプライオリティエンコーダＰＥにおいて、たとえば、出力信号ＭＬＯＵＴｂおよびＭＬＯＵＴｃが共にＨレベルになった状態を考える。信号ＭＬＯＵＴａがＬレベルとする。このときには、ゲート回路ＧＴａの出力信号がＬレベルであり、ＯＲゲートＯＧａの出力信号がＬレベルとなる。従って、ゲート回路ＧＴｂからのマッチ線データＭＬＤＴｂはＨレベルとなる。このマッチ線データＭＬＤＴｂがＨレベルとなると、ＯＲゲートＯＧｂの出力信号がＨレベルとなる。この状態においては、ゲート回路ＧＴｃは、対応のマッチ線データＭＬＯＵＴｃがＨレベルであっても、その出力信号ＭＬＤＴｃはＬレベルに維持される。優先順位の低いＯＲゲートの出力信号は、全てＨレベルとなり、応じて、各優先順位の低いゲート回路の出力はＬレベルとなる。したがって、優先順位の高いマッチ線において一致状態が検出された場合、最も優先順位の高いマッチ線に対するマッチ線情報が活性状態へ駆動され、残りのマッチ線データはミス状態を示す状態に設定される。
【０４３４】
この図５０に一例として示すようなプライオリティエンコーダを、図４７に示すプライオリティエンコーダＰＥ１１−ＰＥ１８に利用する。これにより、図４７に示すプライオリティエンコーダＰＥ１１−ＰＥ１８において、優先順位の高いプライオリティエンコーダがマッチ状態を検出した場合、それより優先順位の低いプライオリティエンコーダの出力するマッチ線データは、すべてＬレベルのミス状態を指定する状態に維持される（ＯＲゲートの出力信号はＨレベルに設定される）。
【０４３５】
プライオリティエンコーダＰＥ１８の最終段のＯＲゲートの出力信号は、グローバルサーチブロックＧＳＢ１において、マッチ状態が検出された場合にはＨレベルとなる。応じて、図４７に示すゲート回路２２５の出力信号がＬレベルに固定され、グローバルサーチブロックＧＳＢ２に対するクロック信号に伝達が禁止される。グローバルサーチブロックＧＳＢ２における検索動作は禁止されるため、動作するローカルサーチブロックの数を低減することができ、消費電流を抑制することができる。
【０４３６】
なお、図４７に示す構成においては、グローバルサーチブロックＧＳＢ１およびＧＳＢ２は、各々、８個のローカルサーチブロックを含んでいる。しかしながら、１つのグローバルサーチブロックに含まれるローカルサーチブロックの数は、８個に限定されず、他の数のローカルサーチブロックが用いられてもよい。また、グローバルサーチブロックＧＳＢ１およびＧＳＢ２も、さらに多く設けられてもよい。グローバルサーチブロックに含まれるローカルサーチブロックの数に応じて、遅延制御回路２２０に含まれるデジタル遅延回路の数が設定される。
【０４３７】
なお、バイアス電圧または基準電圧を発生する回路は、グローバルサーチブロックに共通に設けられてもよく、またグローバルサーチブロック個々に設けられてもよい。また、ローカルサーチブロックの活性検索動作の制御を行なう制御信号としては、実施の形態１１から１４に示すように、検索指示信号ＳＲＣＨが用いられる場合には、デジタル遅延回路の出力する信号を検索指示信号として利用すればよい。また、他のマッチアンプ活性化信号およびプリチャージ指示信号等を利用する場合には、対応のデジタル遅延回路の出力信号に基づいて、その動作タイミングを調整して、各ローカルサーチブロックに対する動作制御信号が生成されればよい。
【０４３８】
［実施の形態１６］
図５１は、この発明の実施の形態１６に従う内容参照メモリの要部の構成を概略的に示す図である。図５１においては、マッチ線ＭＬに対応して設けられるマッチアンプ２００を代表的に示す。このマッチ線ＭＬには、ユニットセルＵＣが並列に結合される。図６１においては、サーチ線ＳＬ［０］，／ＳＬ［０］−ＳＬ［４２］，／ＳＬ［７２］の７３ビットの検索データを一例として示す。
【０４３９】
ユニットセルＵＣは、図５１に示す構成においては、データを記憶するＣＡＭセルが、ＳＲＡＭセルで構成される。このＳＲＡＭセルが、マッチ線ＭＬに近接して設けられるＭＯＳトランジスタＴＲ１およびＴＲ３のゲートに接続される。ＭＯＳトランジスタＴＲ２およびＴＲ４が、それぞれ、サーチ線ＳＬ［０］および／ＳＬ［０］に結合される。ユニットセルＵＣにおいて、ＳＲＡＭセルが、ＭＯＳトランジスタＴＲ２およびとＲ４に結合され、サーチ線ＳＬ［０］および／ＳＬ［０］がＭＯＳトランジスタＴＲ１およびＴＲ３に結合されもよい。また、このＳＲＡＭセルＳＭＣに代えて、２つのメモリセルが用いられ、３値データを格納するユニットセルの構成が用いられてもよい。このユニットセルＵＣの構成としては、この図５１に示す構成に限定されず、先の実施の形態１において図２および図３において示したユニットセルの構成が利用されてもよい。
【０４４０】
マッチアンプ２００は、プリチャージ回路２１０と、分離ゲート回路３０とを含む。プリチャージ回路２１０は、プリチャージ指示信号ＭＬＰＲＥに従ってマッチ線ＭＬおよび基準電圧ノードＮＤａをそれぞれ中間電圧レベル以下のプリチャージ電圧ＶＭＬレベルにプリチャージする。分離ゲート回路３０は、分離指示信号ＭＬＩに従って、マッチ線ＭＬおよび基準電圧ノードＮＤａを、それぞれ内部ノード（第１および第２のノード）ＮＤｂおよびＮＤｃと分離する。
【０４４１】
プリチャージ回路２１０は、それぞれプリチャージ指示信号ＭＬＰＲＥに従ってプリチャージ電圧ＶＭＬをマッチ線ＭＬおよび基準電圧ノードＮＤａに伝達するＮチャネルＭＯＳトランジスタ２１１および２１２を含む。分離ゲート回路３０は、マッチ線ＭＬおよび基準電圧ノードＮＤａにそれぞれ設けられる転送ゲートＴＧａおよびＴＧｂを含む。
【０４４２】
このマッチアンプ２００は、さらに、増幅回路１２と、ラッチ１６とを含む。増幅回路１２は、マッチアンプ活性化信号ＭＡＥの活性化に応答して活性化され、内部ノードＮＤｂおよびＮＤｃの信号ＭＬ＿ＭＡおよびＭＬＲＥＦを差動的に増幅する。ラッチ１６は、ラッチ指示信号ＬＡＴに従って増幅回路１２の出力信号をラッチする。
【０４４３】
増幅回路１２は、図１０に示す差動増幅器１２と同様の構成を備え、この内部ノードＮＤｂおよびＮＤｃ上の電圧ＭＬ＿ＭＡおよびＭＬＲＥＦを差動的に増幅してラッチする。ラッチ１６は、図１０に示すラッチと同じ構成を示し、ラッチ指示信号ＬＡＴがＨレベルのときにスルー状態となり、増幅回路１２の出力信号に従って検索結果指示信号ＭＬ＿ＯＵＴを生成する。
【０４４４】
このマッチアンプ２００は、内部ノードＮＤｂ（第１の内部ノード）および内部ノードＮＤｃ（第２の内部ノード）それぞれに設けられる容量素子Ｃ１＿ＡおよびＣ１＿Ｂをさらに含む。容量素子Ｃ１＿Ａは、昇圧指示信号ＭＬＵＰに従って内部ノードＮＤｂの電圧レベルをチャージャポンプ動作（容量結合）により昇圧する。容量素子Ｃ１＿Ｂは、内部ノードＮＤｃと電源ノードの間に接続される。容量素子Ｃ１＿Ｂは、容量素子Ｃ１＿Ａと同じ大きさの容量値を有し、内部ノードＮＤｂおよびＮＤｃの容量バランスを取るために、設けられる。
【０４４５】
図５２は、図５１に示す内容参照メモリの動作を示すタイミング図である。以下、図５２を参照して、この図５１に示す内容参照メモリの検索動作について説明する。
【０４４６】
検索動作開始前において、マッチ線ＭＬは接地電圧ＧＮＤレベルである。分離指示信号ＭＬＩは、Ｈレベルであり、分離ゲート回路３０は導通状態にある。ラッチ指示信号ＬＡＴはＬレベルであり、ラッチ１６がラッチ状態にあり、一例としてＨレベルの信号ＭＬ＿ＯＵＴを出力する。
【０４４７】
時刻Ｔ１において、検索サイクルが始まる。この検索動作開始に従って、プリチャージ指示信号ＭＬＰＲＥが、クロック信号ＣＬＫの半サイクル期間Ｈレベルとなる。応じて、マッチ線ＭＬおよび基準電圧ノードＮＤａが、中間電圧ＶＭＬレベルにまでプリチャージされる。このプリチャージ電圧ＶＭＬは、中間電圧ＶＤＤ／２と接地電圧レベルの間の電圧レベルである。プリチャージ回路２１０によるプリチャージ動作により、内部ノードＮＤｂおよびＮＤｃの電圧ＭＬ＿ＭＡおよびＭＬＲＥＦも、それぞれ中間電圧レベルにプリチャージされる。
【０４４８】
時刻Ｔ２においてクロック信号ＣＬＫがＬレベルに立下がると、応じてプリチャージ指示信号ＭＬＰＲＥがＬレベルとなる。応じて、プリチャージ回路２１０が非活性化され、マッチ線ＭＬおよび基準電圧ノードＮＤａのプリチャージ動作が完了する。このプリチャージ動作完了後、サーチ線ＳＬおよび／ＳＬ（ＳＬ［０］，／ＳＬ［０］−ＳＬ［７２］，／ＳＬ［７２］を総称的に示す）に、検索データが伝達され、その電圧レベルが検索データに応じて変化する。検索データが、マッチ線ＭＬに結合されるユニットセルＵＣの記憶データと不一致のとき（ミス状態のとき）、少なくとも１個のユニットセルＵＣを介してマッチ線ＭＬが放電され、その電圧レベルが低下する。このマッチ線ＭＬの電圧レベルの低下に応じて、内部ノードＮＤｂ上の電圧ＭＬ＿ＭＡのレベルも低下する。内部ノードＮＤｃの電圧ＭＬＲＥＦは、中間電圧ＶＭＬレベルである。
【０４４９】
次いで、マッチ線ＭＬの電圧レベルが十分低下すると、時刻Ｔ３において、分離指示信号ＭＬＩがＬレベルとなり、分離ゲート回路３０が非導通状態となる。
【０４５０】
この分離ゲート回路３０の非導通状態への移行に応答して、次いで、昇圧指示信号ＭＬＵＰがＨレベルへ駆動される。内部ノードＮＤｂはフローティング状態である（マッチアンプ活性化指示信号ＭＡＥは非活性状態にある）。従って、この容量素子Ｃ１＿Ａによる容量結合により、ノードＮＤｂ上の電圧ＭＬ＿ＭＡのレベルが上昇する。この内部ノードＮＤｂ上の電圧ＭＬ＿ＭＡの昇圧レベルは、中間電圧ＶＭＬと接地電圧ＧＮＤとの差の絶対値｜ＶＭＬ−ＧＮＤ｜の半分以下でよい。ミス時においては、したがって、この昇圧動作により、ノードＮＤｂおよびＮＤｃの電圧ＭＬ＿ＭＡとプリチャージ電圧ＶＭＬの電圧差は確実に維持される。
【０４５１】
次いで、マッチアンプ活性化信号ＭＡＥを活性化する。応じて、増幅回路１２が活性化され、これらの電圧ＭＬ＿ＭＡおよびＭＬＲＥＦを差動増幅しかつラッチする。ミス状態においては、ノードＮＤｃ上の電圧ＭＬＲＥＦが、電源電圧ＶＤＤレベルに駆動され、一方、内部ノードＮＤｂ上の電圧ＭＬ＿ＭＡは、接地電圧レベルに駆動される。増幅回路１２の増幅動作が活性化されると、次いで、ラッチ指示信号ＬＡＴがＨレベルとなる。応じて、ラッチ１６がスルー状態となり、ラッチ１６からの検索結果指示信号ＭＬ＿ＯＵＴが、Ｌレベルとなり、ミス状態を示す。
【０４５２】
時刻Ｔ４において、検索動作が完了し、サーチ線ＳＬおよび／ＳＬが、接地電圧レベルにプリチャージされる。また、ラッチ指示信号ＬＡＴをＬレベルへ駆動し、ラッチ１６をラッチ状態に維持する。このラッチ１６がラッチ状態となると、マッチアンプ活性化信号ＭＡＥが非活性化され、増幅回路１２が非活性化される。次いで、昇圧指示信号ＭＬＵＰをＬレベルへ駆動し、続いて分離指示信号ＭＬＩをＨレベルへ駆動して、分離ゲート回路３０を導通状態に設定する。この昇圧指示信号ＭＬＵＰがＬレベルへ駆動されるとき、容量素子Ｃ１＿Ａの容量結合により、内部ノードＮＤｂの電圧レベルが低下する。しかしながら、分離ゲート回路３０が導通すると、接地電圧レベルのマッチ線ＭＬからの電荷により、その電圧レベルは、接地電圧レベルに維持される。
【０４５３】
内部ノードＮＤｃの電圧ＭＬＲＥＦは、ほぼ、増幅回路１２により増幅された電源電圧ＶＤＤレベルを維持する。
【０４５４】
時刻Ｔ５において次の検索サイクルが始まると、プリチャージ指示信号ＭＬＰＲＥがＨレベルとなり、マッチ線ＭＬおよび基準電圧ノードＮＤａが、プリチャージ電圧ＶＭＬレベルにプリチャージされる。
【０４５５】
時刻Ｔ６において検索データがサーチ線ＳＬおよび／ＳＬに伝達され、これらのサーチ線ＳＬおよび／ＳＬの電圧レベルが変化する。
【０４５６】
この検索データが、対応のエントリの全ユニットセルＵＣの保持データと一致する場合には、マッチ線ＭＬの放電経路は存在せず、マッチ線ＭＬは、プリチャージ電圧ＶＭＬレベルに維持される。
【０４５７】
時刻Ｔ７において、クロック信号ＣＬＫがＨレベルへ立上がると、分離指示信号ＭＬＩがＬレベルへ駆動され、分離ゲート回路３０が非導通状態となる。続いて、昇圧指示信号ＭＬＵＰがＨレベルへ駆動される。応じて、容量素子Ｃ１＿Ａの容量結合により、内部ノードＮＤｂ上の電圧ＭＬ＿ＭＡの電圧レベルがプリチャージ電圧ＶＭＬよりも上昇する。応じて、これらの内部ノードＮＤｂおよびＮＤｃの間に電圧差が生じる。マッチアンプ活性化信号ＭＡＥの活性化に従って、増幅回路１２が、正確に、これらの電圧ＭＬ＿ＭＡおよびＭＬＲＥＦを差動増幅してラッチすることができる。次いで、ラッチ指示信号ＬＡＴがＨレベルへ駆動されると、ラッチ１６がスルー状態となり、その出力信号ＭＬ＿ＯＵＴがマッチ状態を示すＨレベルに駆動される。
【０４５８】
時刻Ｔ８においてクロック信号ＣＬＫがＬレベルに立下がると、一致判定期間が完了し、ラッチ指示信号ＬＡＴがＬレベルとなり、次いでマッチアンプ活性化信号ＭＡＥが非活性化される。これにより、昇圧指示信号ＭＬＵＰがＬレベルに駆動され、続いて分離指示信号ＭＬＩがＨレベルに駆動される。応じて、分離ゲート回路３０が導通状態となり、内部ノードＮＤｂがマッチ線ＭＬに結合される。
【０４５９】
この分離ゲート回路３０が導通状態となり、マッチ線ＭＬと内部ノードＮＤｂが結合されると、そのマッチ線ＭＬ上の電圧と、内部ノードＮＤｂ上の信号電圧ＭＬ＿ＭＡは、同じ電圧レベルとなる。図５２においては、この電圧変化は特に示していない。次の検索サイクル開始時、プリチャージ指示信号ＭＬＰＲＥに従って、この内部ノードＮＤｂおよびマッチ線ＭＬは、それぞれプリチャージ電圧ＶＭＬレベルに駆動される（マッチ線ＭＬの寄生容量は、内部ノードＮＤｂの寄生容量よりも十分大きいため、この電圧ＭＬ＿ＭＡは、分離ゲート回路３０が導通すると、ほぼプリチャージ電圧ＶＭＬに近い電圧レベルにまで低下する）。この場合、分離ゲート回路３０が、デカップル機能を有し、最大中間電圧ＶＭＬを伝達することができるようにされてもよい（分離指示信号ＭＬＩのＨレベルと分離ゲートＴＧａのしきい値電圧の差が、中間電圧ＶＭＬのレベル程度に設定される）。
【０４６０】
図５３は、この発明の実施の形態１６に従う内容参照メモリの全体の構成を概略的に示す図である。この図５３に示す内容参照メモリの構成は、図１に示す内容参照メモリの構成と実質的に同じであり、参照番号が異なるだけである。すなわち、メモリセルアレイ１においては、ユニットセルＵＣが行列状に配列され、このメモリセルアレイ１が、複数のエントリＥＲＹに分割される。各エントリＥＲＹに対応してマッチ線ＭＬが配置され、各マッチ線ＭＬに対応してマッチアンプ２００が設けられる。
【０４６１】
この各マッチ線ＭＬに対応して設けられるマッチアンプ２００により、一致判定回路２が構成される。中間電圧発生回路２２２から、プリチャージ電圧として中間電圧ＶＭＬが、これらのマッチアンプ２００に共通に伝達される。
【０４６２】
制御回路２００は、クロック信号ＣＬＫに同期して与えられるコマンドＣＭＤが指定する動作を実現するように、動作制御を行なう。
【０４６３】
図５４は、図５３に示す制御回路２２０の構成の一例を概略的に示す図である。この図５４に示す制御回路も、ほぼ、図１８に示す制御回路と、その構成が同じである。すなわち、図５４において、制御回路２２０は、図１８に示す構成と同様、コマンドデコーダ２０、プリチャージ活性化回路２３０、サーチ線どライブ活性化回路２３２、遅延回路２３４、およびマッチアンプ活性化回路２３６を含む。
【０４６４】
コマンドデコーダ２０は、クロック信号ＣＬＫに同期して、外部からのコマンドＣＭＤをデコードする。プリチャージ活性化回路２３０は、コマンドデコーダ２０からの検索動作指示ＥＮとクロック信号ＣＬＫとに従ってプリチャージ指示信号ＭＬＰＲＥを生成する。サーチ線ドライブ活性化回路２３２は、検索動作指示ＥＮの活性化時、クロック信号ＣＬＫのＬレベルの期間、サーチ線の活性化を行なうサーチ線活性化信号ＳＬＥＮを活性状態に維持する。遅延回路２３４は、検索動作指示ＥＮをクロック信号ＣＬＫの１クロックサイクル期間遅延する。
【０４６５】
マッチアンプ活性化回路２３６は、遅延回路２３４の出力信号の活性化時、クロック信号ＣＬＫがＨレベルに立上がると、分離指示信号ＭＬＩ、昇圧指示信号ＭＬＵＰ、マッチアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴを、この順序で順次活性化する。次いでクロック信号ＣＬＫが立下がると、マッチアンプ活性回路２３６は、まず、ラッチ指示信号ＬＡＴを非活性化した後、マッチアンプ活性化信号ＭＡＥを非活性化し、次いで、昇圧指示信号ＭＬＵＰおよび分離指示信号ＭＬＩを順次非活性化する。
【０４６６】
このマッチアンプ活性化回路２３６は、たとえば、セット／リセットフリップフロップ列で構成し、これらのセット／リセットフリップフロップを順次セット状態に駆動した後、順次非活性状態に駆動する。この構成により、図５２に示すマッチアンプ２００に対する制御信号を所定のシーケンスで活性／非活性化することができる。
【０４６７】
以上のように、この発明の実施の形態１６に従えば、マッチ線とマッチアンプの増幅回路とを分離し、電荷を閉じ込めた状態で増幅動作を行なっている。増幅回路に接続する内部ノード（第１のノード）の昇圧用の容量素子は、マッチ線全体を昇圧する必要がなく、そのサイズを小さくすることができ、マッチアンプの占有面積を低減することができる。また、この容量素子を駆動する昇圧指示信号発生部（マッチアンプ活性化回路２３６）も、小さな容量を駆動するだけでよく、その負荷は小さく、消費電流を低減することができる。また、電荷閉込め方式に従って増幅動作を行っており、増幅回路の負荷は小さく、フルスイングするノードの負荷容量は小さく、増幅動作時の消費電流を低減することができる。また、高速で増幅動作を行うことができる。
【０４６８】
なお、図５２に示すタイミング図においては、マッチ線ＭＬは、サーチ開始時においてのみ、中間電圧レベルにプリチャージしている。しかしながら、このプリチャージ動作は、検索前のスタンバイ状態時においてプリチャージを行ない、検索動作開始時このプリチャージ動作が完了する構成が用いられてもよい。
【０４６９】
［実施の形態１７］
図５５は、この発明の実施の形態１７に従う内容参照メモリの要部の構成を概略的に示す図である。この図１５に示す内容参照メモリは、以下の点で、図５１に示す内容参照メモリとその構成が異なる。すなわち、マッチアンプ２００において、マッチ線ＭＬに結合される内部ノードＮＤｂに対し、容量素子Ｃ２＿Ａが接続される。この容量素子Ｃ２＿Ａの他方電極は、接地に接続される。この容量素子Ｃ２＿Ａは、マッチ線ＭＬから伝達された電荷を蓄積する容量として作用する。一方、基準電圧を生成する内部ノードＮＤｃに対し、容量素子Ｃ２＿Ｂが設けられる。この容量素子Ｃ２＿Ｂは、基準電圧降圧指示信号ＲＥＦＤＯＷＮを他方電極に受け、その容量結合（チャージャポンプ動作）により、内部ノードＮＤｃの基準電圧ＭＬＲＥＦを低下させる。
【０４７０】
この図５５に示す内容参照メモリの他の構成は、図５１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０４７１】
図５６は、この図５５に示す構成の検索動作を示すタイミング図である。以下、図５６を参照して、図５５に示す回路の動作について説明する。
【０４７２】
時刻Ｔ１から時刻Ｔ３までの動作は、先の図５２に示す実施の形態１６の検索動作と同じである。すなわち、サーチ線ＳＬおよび／ＳＬに検索データが転送される前に、マッチ線ＭＬおよび基準電圧ノードＮＤａは、中間電圧ＶＤＤ／２以下の電圧レベルにまで充電される（時刻Ｔ１におけるマッチ線プリチャージ指示信号ＭＬＰＲＥによる）。このとき、内部ノードＮＤｃも、分離ゲート回路３０が導通状態であり、同様、中間電圧ＶＤＤ／２以下の電圧レベルのプリチャージ電圧ＶＭＬレベルにプリチャージされる。
【０４７３】
時刻Ｔ２において検索データが転送される。ミス時においては、マッチ線ＭＬが放電され、その電圧レベルが低下する。分離ゲート回路３０は導通状態にあるため、内部ノードＮＤｂの電圧ＭＬ＿ＭＡのレベルが低下する。一方、内部ノードＮＤｃ上の基準電圧ＭＬＲＥＦは、プリチャージ電圧ＶＭＬレベルに維持される。
【０４７４】
時刻Ｔ３において、分離指示信号ＭＬＩを、Ｌレベルに駆動し、分離ゲート回路３０を非導通状態に設定する。次いで、基準電圧降圧指示信号ＲＥＦＤＯＷＮをＨレベルからＬレベルに駆動する。応じて、容量素子Ｃ２＿Ｂの容量結合により、内部ノードＮＤｃの電圧ＭＬＲＥＦが低下する。この容量素子Ｃ２＿Ｂの容量値は、内部ノードＮＤｃの電圧レベルが、プリチャージ電圧ＶＭＬと接地電圧ＧＮＤの差｜ＶＭＬ−ＧＮＤ｜の１／２以下となる容量値である。
【０４７５】
この内部ノードＮＤｃの電圧ＭＬＲＥＦの電圧レベルは、その降下レベルが、内部ノードＮＤｂの電圧ＭＬ＿ＭＡの電位を超えることがない。次いで、マッチアンプ活性化信号ＭＡＥを活性化し、増幅回路１２を活性化する。この増幅回路１２の差動増幅動作により、内部ノードＮＤｂ上の電圧ＭＬ＿ＭＡは接地電圧レベルに駆動され、一方、内部ノードＮＤｃ上の基準ＭＬＲＥＦが、電源電圧ＶＤＤレベルに駆動されてラッチされる。次いで、ラッチ指示信号ＬＡＴを活性化し、ラッチ１６をスルー状態に設定すると、出力信号ＭＬ＿ＯＵＴがミス状態を示すＬレベルに駆動される。
【０４７６】
時刻Ｔ４において、この判定動作を完了し、ラッチ指示信号ＬＡＴをＬレベルに駆動する。応じてラッチ１６がラッチ状態となり、出力信号ＭＬ＿ＯＵＴはＬレベルに維持される。次いで、マッチアンプ活性化信号ＭＡＥをＬレベルに駆動して、増幅回路１２を非活性化する。
【０４７７】
この後、基準電圧降圧指示信号ＲＥＦＤＯＷＮをＬレベルに駆動する。このとき、内部ノードＮＤｃは、フローティング状態にあり、このノードＮＤｃの電圧ＭＬＲＥＦは少し上昇する。しかしながら、次いで、分離指示信号ＭＬＩがＨレベルに駆動されて分離ゲート回路３０が導通状態とされる。従って、この容量結合による電圧上昇は、電荷の再配分により補償され、内部ノードＮＤｃは、ほぼ電源電圧ＶＤＤレベルに維持される。この場合、基準電圧ＭＬＲＥＦの電圧レベルは電源電圧ＶＤＤよりも高い電圧レベルに維持されてもよい。次の検索サイクル時のプリチャージ指示信号ＭＬＰＲＥにより、基準電圧ＭＬＲＥＦが正確に、プリチャージ電圧ＶＭＬレベルにプリチャージされて、検索動作が行なわれるため、特に問題は生じない。
【０４７８】
また、基準電圧降圧指示信号ＲＥＦＤＯＷＮは、マッチアンプ活性化信号ＭＡＥがＨレベルの活性状態のときに、Ｈレベルに駆動されてもよい。この状態においては、内部ノードＮＤｃは、フローティング状態ではないため、容量素子Ｃ２＿Ｂの容量結合による電圧変化は、すぐに増幅回路１２により吸収される。
【０４７９】
時刻Ｔ５から、次の検索サイクルが始まる。すなわち、プリチャージ指示信号ＭＬＰＲＥがＨレベルとなり、マッチ線ＭＬ、基準ノードＮＤａおよび内部ノードＮＤｂおよびＮＤｃが、それぞれプリチャージ電圧ＶＭＬレベルにプリチャージされる。
【０４８０】
時刻Ｔ６において、サーチ線ＳＬおよび／ＳＬに検索データが転送される。この検索動作時において、マッチ状態であり、マッチ線ＭＬの放電は行なわれない。すなわち、マッチ線ＭＬは、プリチャージ電圧ＶＭＬレベルに維持される。したがって、マッチアンプ２００においても、内部ノードＮＤｂおよびＮＤｃの電圧ＭＬ＿ＭＡおよびＭＬＲＥＦもそれぞれプリチャージ電圧ＶＭＬレベルに維持される。
【０４８１】
時刻Ｔ７において、分離指示信号ＭＬＩをＬレベルに駆動し、分離ゲート回路３０を非導通状態に設定する。次いで、基準電圧降圧指示信号ＲＥＦＤＯＷＮをＬレベルに駆動する。容量素子Ｃ２＿Ｂの容量結合により、内部ノードＮＤｃ上の電圧ＭＬＲＥＦの電圧レベルが低下する。一方、内部ノードＮＤｂ上の電圧ＭＬ＿ＭＡは、プリチャージ電圧ＶＭＬレベルである。したがって、内部ノードＮＤｂおよびＮＤｃの間に電圧差が生じる。マッチアンプ活性化信号ＭＡＥを活性化することにより、増幅回路１２が、このノードＮＤｂおよびＮＤｃの電圧を差動的に増幅する。応じて、電圧ＭＬ＿ＭＡは、電源電圧ＶＤＤレベル、電圧ＭＬＲＥＦは、接地電圧レベルに駆動される。次いで、ラッチ指示信号ＬＡＴをＨレベルに駆動する。応じて、ラッチ１６がスルー状態となる。ラッチ１６の出力信号ＭＬ＿ＯＵＴがＨレベルとなり、一致が示され、正確な判定動作を行なうことができる。
【０４８２】
この検索／判定動作が完了すると、時刻Ｔ８において、サーチ線ＳＬおよび／ＳＬを、接地電圧レベルに駆動する。また、ラッチ指示信号ＬＡＴをＬレベルに駆動する。応じてラッチ１６がラッチ状態となり、その出力信号ＭＬ＿ＯＵＴはＨレベルに維持される。次いで、マッチアンプ活性化信号ＭＡＥをＬレベルに駆動する。この後、基準電圧降圧指示信号ＲＥＦＤＯＷＮをＨレベルに駆動し、次いで分離指示信号ＭＬＩをＨレベルに駆動する。応じて、分離ゲート回路３０が導通状態となり、内部ノードＮＤｃと基準電圧ノードＮＤａが接続される。この場合においても、基準電圧降圧指示信号ＲＥＦＤＯＷＮの立上がりにより、容量素子Ｃ２＿Ｂの容量結合により、ノードＮＤｃの電圧レベルが上昇しても、分離ゲート回路３０が導通状態となると、電荷再配分が行なわれ、内部ノードＮＤｃは接地電圧レベルに維持される。
【０４８３】
これらの一連の動作により、検索／判定動作が完了する。時刻Ｔ９から、次の検索動作に備える。
【０４８４】
この実施の形態１７においても、検索動作開始時においてのみ、マッチ線プリチャージ指示信号ＭＬＰＲＥを所定期間（半クロックサイクル期間）Ｈレベルに駆動して、マッチ線ＭＬおよび基準電圧ノードＮＤａのプリチャージを行なっている。しかしながら、このプリチャージ動作は、検索動作が行なわれないスタンバイ状態峙に行なわれてもよい（サーチ線ＳＬおよび／ＳＬが接地電圧レベルに駆動された後の期間）。
【０４８５】
また、本実施の形態１７においても、実施の形態１６と同様、分離ゲート回路３０により、内部ノードＮＤｂおよびＮＤｃに電荷を閉じ込めた状態でセンス動作（増幅動作）を行なっている。内部ノードＮＤｂおよびＮＤｃの負荷容量は、ユニットセルＵＣが接続するマッチ線ＭＬ全体の負荷容量よりも小さい。したがって、内部ノードＮＤｃの電圧ＭＬＲＥＦの電圧レベルを低下させる容量素子Ｃ２＿Ｂの容量値は、十分小さくすることができる。これにより、マッチアンプ２００のレイアウト面積を低減することができる。
【０４８６】
また、内部ノードＮＤｂの容量素子Ｃ２＿Ａは、内部ノードＮＤｂおよびＮＤｃの容量バランスのために設けられる。したがって、容量素子Ｃ２＿Ａの容量値は、容量素子Ｃ２＿Ｂの容量値と等しくするだけでよく、そのレイアウト面積は十分小さくすることができる。また、ノードＮＤｂおよびＮＤｃの負荷容量は小さく、増幅回路１２の駆動容量は小さく、低消費電力で高速でセンス動作を行なうことができる。
【０４８７】
この実施の形態１７に従うＣＡＭの全体の構成は、図５３に示すＣＡＭの構成と同じである。
【０４８８】
図５７は、この発明の実施の形態１７における制御信号を発生する部分の構成を概略的に示す図である。この図１７に示す制御信号発生回路２２０の構成は、以下の点で、図５４に示す制御信号発生回路２２０とその構成が異なる。すなわち、遅延回路２３４の出力信号に従ってマッチアンプを活性化するマッチアンプ活性化回路２４０は、プルアップ指示信号ＭＬＵＰに代えて、基準電圧降圧指示信号ＲＥＦＤＯＷＮを生成する。このマッチアンプ活性化回路２４０は、クロック信号ＣＬＫに同期して、遅延回路２３０の出力信号に応答して活性化され、分離指示信号ＭＬＩ、基準電圧降圧指示信号ＲＥＦＤＯＷＮ、センスアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴを順次活性／非活性化する。基準電圧降圧指示信号ＲＥＦＤＯＷＮは、先の図５４に示す制御信号発生回路におけるプルアップ指示信号ＭＬＵＰの信号の極性を反転した波形を有する。実施の形態１７のマッチアンプ活性化回路２４０は、したがって、図５４に示すマッチアンプ活性化回路２３６と同様の構成で実現することができる（プルアップ指示信号ＭＬＵＰの反転信号を、基準電圧降圧指示信号ＲＥＦＤＯＷＮとして生成する）。
【０４８９】
図５７に示す制御信号発生回路２２０の他の構成は、図５４に示す制御信号発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０４９０】
以上のように、この発明の実施の形態１７に従えば、マッチ線の電圧レベルを検出するマッチアンプにおいて、マッチ線電圧および比較基準電圧を内部ノードに閉じ込める。この基準電圧レベルを、プリチャージ電圧ＶＭＬの１／２以下の電圧レベル分、容量結合により低下させて、センス動作を行なう。したがって、検索判定時において、マッチ線と基準電圧ノードの間に電圧差を生成して、正確に判定動作を行なうことができる。また、マッチアンプ内の増幅回路の駆動負荷は十分小さく、マッチアンプのレイアウト面積を低減できる。また、低消費電力でかつ高速でセンス動作を行なうことができる。
【０４９１】
［実施の形態１８］
図５８は、この発明の実施の形態１８に従うＣＡＭの要部の構成を概略的に示す図である。この図５８に示すＣＡＭの構成においては、マッチアンプ２００の構成が、図５５に示すマッチアンプ２００の構成と異なる。すなわち、基準電圧ノードＮＤａに、容量素子Ｃ３＿Ｂが接続される。この容量素子Ｃ３＿Ｂは、レベルダウン指示信号ＲＦＤＷＮに従って容量結合により、基準電圧ノードＮＤａのプリチャージ電圧レベルを低下させる。内部ノードＮＤｂおよびＮＤｃには、容量素子は設けられない。この図５８に示すマッチアンプ２００の構成は、図５５に示すマッチアンプ２００の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、ＣＡＭセルを含むユニットセルＵＣの配列も、図５５に示すＣＡＭのマッチ線ＭＬに対するユニットセルＵＣの配列と同じである。
【０４９２】
図５８に示すＣＡＭの構成においては、基準電圧ノードＮＤａのプリチャージレベルＶＭＬ（ＶＭＬ＜ＶＤＤ／２）を、検索動作時、ある電圧レベルだけ低下させる。この後、分離ゲート回路３０により、内部ノードＮＤｂおよびＮＤｃにマッチ線ＭＬの電位およびこのレベル低下した基準電圧の電荷を閉じ込める。これにより、低消費電力で高速にセンス動作を行なう。
【０４９３】
図５９は、図５８に示すマッチアンプの動作を示すタイミング図である。時刻Ｔ１から時刻Ｔ４の検索サイクルにおいては、検索結果がミスの場合の動作波形を示す。時刻Ｔ５から時刻Ｔ８の検索サイクルにおいては、検索結果が、マッチの場合の動作波形を示す。以下、図５９を参照して、図５８に示すマッチアンプ２００の動作について説明する。
【０４９４】
時刻Ｔ１において検索サイクルが始まる。応じて、プリチャージ指示信号ＭＬＰＲＥがＨレベルに駆動される。これにより、マッチ線ＭＬおよび基準電圧ノードＮＤａが、プリチャージ回路２１０により、プリチャージ電圧ＶＭＬレベルにプリチャージされる。このとき、分離ゲート回路３０導通状態にあり（分離指示信号ＭＬＩはＨレベル）、内部ノードＮＤｂおよびＮＤｃも、プリチャージ電圧ＶＭＬレベルにプリチャージされる。
【０４９５】
時刻Ｔ２において、マッチ線プリチャージ指示信号ＭＬＰＲＥがＬレベルとなり、検索動作が始まる。一方、サーチ線ＳＬおよび／ＳＬが、検索データに応じて駆動される。ミス時においては、マッチ線ＭＬが放電される。このとき、また、検索動作開始に従って、レベルダウン指示信号ＲＥＦＤＷＮをＬレベルに駆動する。応じて、容量素子Ｃ３＿Ｂの容量結合により、基準電圧ノードＮＤａの電圧レベルが、プリチャージ電圧ＶＭＬから低下する。この基準電圧ノードＮＤａの電圧レベルの降下量は、プリチャージ電圧ＶＭＬと接地電圧ＧＮＤとの差の１／２以下である。従って、電圧ＭＬＲＥＦは、レベル降下しても、マッチ線ＭＬの電圧ＭＬ＿ＭＡよりも高い電圧レベルにある。
【０４９６】
マッチ線ＭＬおよび基準電圧ノードＮＤａの電圧変化は、それぞれ、内部ノードＮＤｂおよびＮＤｃに、分離ゲート回路３０を介して伝達される。
【０４９７】
時刻Ｔ３において、分離指示信号ＭＬＩがＬレベルに駆動され、分離ゲート回路３０が非導通状態となる。この分離ゲート回路３０の非導通状態への移行後、レベルダウン指示信号ＲＥＦＤＷＮをＨレベルに駆動する。基準電圧ノードＮＤａの電圧レベルは、容量素子Ｃ３＿Ｂの容量結合により上昇する。しかしながら、分離ゲート回路３０が非導通状態であり、内部ノードＮＤｃの電圧ＭＬＲＥＦは、時刻Ｔ２において降下した電圧レベルに維持される。
【０４９８】
次いで、マッチアンプ活性化信号ＭＡＥを活性化する。増幅回路１２が活性化され、内部ノードＮＤｂおよびＮＤｃの電圧ＭＬＲＥＦおよびＭＬ＿ＭＡを差動増幅する。応じて、ミス状態であっるため、電圧ＭＬＲＥＦが電源電圧ＶＤＤレベルへ駆動され、一方、電圧ＭＬ＿ＭＡが接地電圧レベルに駆動される。次いで、ラッチ指示信号ＬＡＴがＨレベルに駆動され、ラッチ１６がスルー状態となる。応じて、このラッチ１６の出力信号ＭＬ＿ＯＵＴが、Ｌレベルに駆動され、ミス状態が示される。
【０４９９】
時刻Ｔ４において検索動作が完了すると、ラッチ指示信号ＬＡＴがＬレベルに駆動され、次いでマッチアンプ活性化信号ＭＡＥがＬレベルに駆動される。応じて、ラッチ１６がラッチ状態となり、また、増幅回路１２が非活性状態となる。次いで、マッチアンプ活性化信号ＭＡＥの非活性化後、分離指示信号ＭＬＩをＨレベルに駆動し、分離ゲート回路３０を導通状態に駆動する。
【０５００】
マッチ線ＭＬは、接地電圧レベルに放電されており、分離ゲート回路３０が導通しても、内部ノードＮＤｂの電圧ＭＬ＿ＭＡは接地電圧レベルに維持される。内部ノードＮＤｃは、基準電圧ノードＮＤａと接続される。この内部ノードＮＤｂと基準電圧ノードＮＤａの間で、電荷の再配分が行なわれる。この場合、基準電圧ノードＮＤａの寄生容量（容量素子Ｃ３＿Ｂの容量値および配線容量）と内部ノードＮＤｃの寄生容量（増幅回路１２のトランジスタのゲート容量および結合容量）の比に応じて、この電圧レベルが変化する。図５９においては、電圧ＭＬＲＥＦは、電源電圧ＶＤＤレベルに維持される状態を示す。分離ゲート回路３０の非導通状態のとき、基準電圧ノードＮＤａの電圧レベルが容量結合により増大する場合、電圧降下量よりも電圧上昇量が大きくなる（電圧降下時に較べて昇圧時の方が、基準電圧ノードＮＤａに結合する寄生容量は小さい）。従って、分離ゲート回路３０が導通して電荷再配分がノードＮＤｃおよびＮＤａの間で行なわれても、電圧の変化量は小さく、ノードＮＤａおよびＮＤｃが電源電圧レベルに維持されると仮定することができる。
【０５０１】
この分離ゲート回路３０が導通した後、電圧ＭＬＲＥＦが、プリチャージ電圧ＶＭＬと電源電圧ＶＤＤの間の電圧レベルに変化しても特に問題は生じない（次の検索サイクル開始時に、基準電圧ノードＮＤａはプリチャージ電圧ＶＭＬレベルにプリチャージされる）。
【０５０２】
時刻Ｔ５から、次の検索サイクルが始まり、プリチャージ指示信号ＭＬＰＲＥが活性状態に駆動される。応じて、プリチャージ回路２１０のＭＯＳトランジスタ２１１および２１２により、マッチ線ＭＬおよび基準電圧ノードＮＤａがプリチャージ電圧ＶＭＬレベルにプリチャージされる。
【０５０３】
時刻Ｔ６において、サーチ線ＳＬおよび／ＳＬに検索データが伝達され、その電圧レベルが変化する。マッチ状態の場合には、マッチ線ＭＬには放電経路が存在しない。したがって、マッチ線ＭＬは、プリチャージ電圧ＶＭＬレベルに維持される。一方、この検索動作開始に従って、レベルダウン指示信号ＲＥＦＤＷＮがＬレベルへ駆動される。応じて、容量素子Ｃ３＿Ｂの容量結合により、基準電圧ノードＮＤａの電圧レベルが低下する。この基準電圧ノードＮＤａの電圧レベルの低下量は、プリチャージ電圧ＶＭＬと接地電圧ＧＮＤの間の電圧レベルである。分離ゲート回路３０は導通状態にあり、マッチ線ＭＬおよび基準電圧ノードＮＤａの電圧レベルは、それぞれ、内部ノードＮＤｂおよびＮＤｃに伝達される。
【０５０４】
時刻Ｔ７において、分離指示信号ＭＬＩが、クロック信号ＣＬＫの立上がりに同期してＬレベルに駆動される。応じて、分離ゲート回路３０が非導通状態となる。これにより、内部ノードＮＤｂおよびＮＤｃに、電荷が閉じ込められる。この分離ゲート回路３０の非導通状態への移行後、レベルダウン指示信号ＲＥＦＤＷＮをＨレベルに駆動する。この場合、容量素子Ｃ３＿Ｂの容量結合により、基準電圧ノードＮＤａの電圧レベルが変化する。しかしながら、分離ゲート回路３０は、非導通状態にあり、内部ノードＮＤｃの電圧ＭＬＲＥＦの電圧レベルは変化しない。
【０５０５】
次いで、センスアンプ活性化信号ＭＡＥを活性化し、内部ノードＮＤｂおよびＮＤｃの電圧ＭＬ＿ＭＡおよびＭＬＲＥＦを差動増幅する。これにより、電圧ＭＬ＿ＭＡが電源電圧ＶＤＤレベル、電圧ＭＬＲＥＦが、接地電圧レベルに駆動される。
【０５０６】
次いで、ラッチ指示信号ＬＡＴをＨレベルに駆動し、ラッチ１６をスルー状態に設定する。応じて、このラッチ１６の出力信号ＭＬ＿ＯＵＴが、マッチ状態を示すＨレベルに駆動される。
【０５０７】
時刻Ｔ８において、判定動作が完了し、ラッチ指示信号ＬＡＴがＬレベルに駆動されて、ラッチ１６がラッチ状態となる。ラッチ１６の出力信号ＭＬ＿ＯＵＴは、Ｈレベルに維持される。この後、センスアンプ活性化信号ＭＡＥを非活性化し、次いで、分離指示信号ＭＬＩを非活性化する（Ｈレベルへ駆動する）。応じて、分離ゲート回路３０が導通状態となり、内部ノードＮＤｂおよびＮＤｃが、それぞれ、マッチ線ＭＬおよび基準電圧ノードＮＤａに結合される。この場合、マッチ線ＭＬが、プリチャージ電圧ＶＭＬレベルであり、内部ノードＮＤｂとマッチ線ＭＬの容量比に応じて、この電圧ＭＬ＿ＭＡの電圧レベルは低下する。図５９においては、この電圧変化は明確には示していない。
【０５０８】
また、電圧ＭＬＲＥＦについても、同様、内部ノードＮＤｃおよび基準電圧ノードＮＤａの容量比に応じて、その電圧レベルが設定される。しかしながら、この電圧ＭＬＲＥＦについても、この電圧変化は明確には示していない。
【０５０９】
この分離ゲート回路３０が導通して、ノードＮＤａ、ＮＤｂおよびＮＤｃの電圧レベルが、それぞれ変化する場合でも、次の検索動作に対して特に問題はしょうじない。次の検索サイクル開始時にプリチャージ指示信号ＭＬＰＲＥにより、マッチ線ＭＬおよび基準電圧ノードＮＤａおよび内部ノードＮＤｂ，ＮＤｃが、プリチャージ電圧ＶＭＬレベルにプリチャージされるためである。
【０５１０】
この発明の実施の形態１８に従う構成においては、内部ノードＮＤｂおよびＮＤｃには、容量素子は設けられない。したがって、内部ノードＮＤｂおよびＮＤｃに、容量のバランスをとるための容量素子が不要となる。この結果、マッチアンプ２００のレイアウト面積をさらに低減することができる。また、内部ノードＮＤｂおよびＮＤｃには、容量素子は設けられていない（寄生容量は除く）。従って、増幅回路１２の増幅動作時、フルスイングするノードの容量を低減でき、消費電流を低減することができる。
【０５１１】
また、降圧指示信号ＲＥＦＤＷＮによる基準電圧ノードＮＤａの電圧降下は、サーチ線ＳＬおよび／ＳＬに検索データが伝達されている期間に並行して行なわれる。したがって、分離ゲート回路３０の非導通状態への移行後、即座に、増幅回路１２によるセンス動作を行なうことができる。これにより、マッチアンプ２００によるセンス動作開始タイミングを早くすることができる。
【０５１２】
図６０は、図５８に示すＣＡＭの制御信号を発生する部分の構成を概略的に示す図である。図６０において、制御信号発生回路２２０は、以下の点で、図５７に示す制御信号発生回路とその構成が異なる。すなわち、マッチアンプ活性化回路２５０は、遅延回路２３４の出力信号とクロック信号ＣＬＫに従って、分離指示信号ＭＬＩ、センスアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴを順次活性／非活性化する。
【０５１３】
降圧活性化回路２５２は、分離指示信号ＭＬＩおよび検索動作活性化信号ＳＬＥＮに従って、基準電圧降圧指示信号ＲＥＦＤＷＮをＬレベルおよびＨレベルに駆動する。すなわち、この降圧活性化回路２５２は、検索動作活性化信号ＳＬＥＮが活性化されて、検索動作が始まると、降圧動作指示信号ＲＥＦＤＷＮをＬレベルに駆動する。また、降圧活性化回路２５２は、分離指示信号ＭＬＩがＬレベルとなると、降圧動作指示信号ＲＥＦＤＷＮをＨレベルに駆動する。この降圧活性化回路２５２は、たとえば、セット／リセットフリップフロップを用いて実現することができる。
【０５１４】
マッチアンプ活性化回路２５０は、遅延回路２３４からの遅延イネーブル信号に従って、検索動作コマンドＣＭＤ印加後１クロックサイクル経過後に、クロック信号ＣＬＫに同期して、所定のシーケンスで、分離指示信号ＭＬＩ、センスアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴを活性／非活性化する。
【０５１５】
この図６０に示す制御信号発生回路２２０の他の構成は、図５７に示す制御信号発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０５１６】
以上のように、この発明の実施の形態１８に従えば、マッチ線の比較基準電圧を生成する基準電圧ノードの電圧レベルを容量結合により降下させて、その後電荷閉じ込めを行なってマッチ線の電圧レベルのセンスを行なっている。したがって、このセンス動作を行なう増幅回路のセンスノードに容量素子を設ける必要がなく、レイアウト面積が低減される。また、センス動作を行なう増幅回路の負荷容量が低減され、高速センスおよび低消費電力を実現することができる。
【０５１７】
［実施の形態１９］
図６１は、この発明の実施の形態１９に従うＣＡＭの要部の構成を示す図である。図６１においても、１つのマッチ線ＭＬに関連するユニットセルＵＣおよび対応のマッチアンプ２００を代表的に示す。各マッチ線ＭＬに対応して、この図６１に示すマッチアンプ２００と同様の構成を備えるマッチアンプが設けられる。
【０５１８】
図６１に示すマッチアンプ２００は、図５８に示すマッチアンプ２００と以下の点でその構成が異なる。すなわち、基準電圧ノードＮＤａに対し、レベルダウン指示信号ＲＦＤＷＮに従って基準電圧ノードＮＤａのプリチャージ電圧ＶＭＬの電圧レベルを低下させる降圧回路２６０が設けられる。この降圧回路２６０は、容量素子Ｃ４と、容量素子Ｃ４の充放電を制御するＮチャネルＭＯＳトランジスタ２６１および２６２を含む。
【０５１９】
ＮチャネルＭＯＳトランジスタ２６２は、プリチャージ指示信号ＭＬＰＲＥに従って、容量素子Ｃ４の一方電極ノードＮＤｄを接地電圧レベルに放電する。ＭＯＳトランジスタ２６１は、レベルダウン指示信号ＲＦＤＷＮに従って、この容量素子Ｃ４の一方電極ノードＮＤｄを基準電圧ノードＮＤａに結合する。したがって、この基準電圧ノードＮＤａが、プリチャージ回路２１０のＭＯＳトランジスタ２１２によりプリチャージ電圧ＶＭＬにプリチャージされる。この基準電圧ノードＮＤａの蓄積電荷量は、基準電圧ノードＮＤａの寄生容量とプリチャージ電圧ＶＭＬの電圧レベルにより決定される。ノードＮＤｄを接地電圧レベルにプリチャージする。容量素子Ｃ４を基準電圧ノードＮＤａに結合することにより、基準電圧ノードＮＤａと容量素子Ｃ４との間の電荷の移動により、基準電圧ノードＮＤａのプリチャージ電圧ＶＭＬを、基準電圧ノードＮＤａおよび内部ノードＮＤｃの寄生容量の容量値と容量素子Ｃ４の容量値とに従って低下させる。
【０５２０】
この図６１に示すマッチアンプ２００の他の構成は、図５８に示すマッチアンプ２００の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、マッチ線ＭＬに結合するユニットセルの構成および配置も、図５８に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０５２１】
図６２は、図６１に示すマッチアンプ２００の動作を示すタイミング図である。以下、図６２を参照して、図６１に示すマッチアンプ２００の動作について説明する。
【０５２２】
まず、時刻Ｔ１から時刻Ｔ４までの検索サイクルでは、ミス判定が行なわれる。時刻Ｔ５から時刻Ｔ９の検索サイクルにおいては、マッチ状態が識別される。
【０５２３】
時刻Ｔ１において、検索サイクルが始まると、プリチャージ指示信号ＭＬＰＲＥがＨレベルとなる。応じてプリチャージ回路２１０により、マッチ線ＭＬおよび基準電圧ノードＮＤａがプリチャージ電圧ＶＭＬ（ＶＤＤ／２以下）の電圧レベルにプリチャージされる。このとき、分離ゲート回路３０も導通状態にあり、内部ノードＮＤｂおよびＮＤｃも、プリチャージ電圧ＶＭＬレベルにプリチャージされる。
【０５２４】
また、降圧回路２６０において、プリチャージ指示信号ＭＬＰＲＥに従ってＭＯＳトランジスタ２６２が導通し、ノードＮＤｄが接地ノードに結合され、容量素子Ｃ４の充電電荷が放電される。
【０５２５】
時刻Ｔ２において検索動作が始まると、サーチ線ＳＬおよび／ＳＬが検索データに応じて駆動される。ミス状態のときには、マッチ線ＭＬが放電され、その電圧レベルが低下する。このとき、またレベルダウン指示信号ＲＦＤＷＮがＨレベルへ駆動される。応じて、降圧回路２６０においてＭＯＳトランジスタ２６１が導通し、容量素子Ｃ４の一方電極ノードＮＤｄが基準電圧ノードＮＤａに結合される。応じて、基準電圧ノードＮＤａの蓄積電荷により、容量素子Ｃ４が充電される。この電荷の移動によりノードＮＤａおよびＮＤｃの電圧レベルが低下する。この電圧降下量は、プリチャージ電圧ＶＭＬと接地電圧ＧＮＤの間の電圧レベルであり（ＶＭＬ／２程度）、ノードＮＤａおよびＮＤｃの電圧レベルが、接地電圧とプリチャージ電圧ＶＭＬの間の電圧レベルとなる。
【０５２６】
一方、内部ノードＮＤｂは分離ゲート回路３０を介してマッチ線ＭＬに結合されており、このマッチ線ＭＬの電圧低下とともに、その電圧ＭＬ＿ＭＡのレベルが低下する。
【０５２７】
時刻Ｔ３において、クロック信号ＣＬＫが立上がると、分離指示信号ＭＬＩがＬレベルに駆動されて、分離ゲート回路３０が非導通状態となる。次いで、レベルダウン指示信号ＲＦＤＷＮがＬレベルに駆動され、ＭＯＳトランジスタ２６１が非導通状態となる。この状態においては、内部ノードＮＤｂおよびＮＤｃには、それぞれ電圧ＭＬ＿ＭＡおよびＭＬＲＥＦに応じた電荷が閉じ込められる。
【０５２８】
次いで、マッチアンプ活性化信号ＭＡＥを活性化して、内部ノードＮＤｂおよびＮＤｃの電圧ＭＬ＿ＭＡおよびＭＬＲＥＦを差動的に増幅する。この差動増幅時、容量素子Ｃ４の容量値によるノードＮＤａおよびＮＤｃの低下電圧は、プリチャージ電圧ＶＭＬと接地電圧ＧＮＤの間の電圧レベルである。従って、ノードＮＤｃおよびＮＤｂの間には増幅回路１２がセンスすることのできる電圧差が生じており、正確にセンス動作を行なうことができる。センス動作完了後、ラッチ指示信号ＬＡＴがＨレベルとなり、ラッチ１６の出力信号ＭＬ＿ＯＵＴがＬレベルとなり、ミス状態が示される。
【０５２９】
この検索／判定動作が完了すると、時刻Ｔ４において、サーチ線ＳＬおよび／ＳＬの駆動が完了し、サーチ線ＳＬおよび／ＳＬが接地電圧レベルに駆動される。一方、ラッチ指示信号ＬＡＴがＬレベルとなり、また、次いでマッチアンプ活性化信号ＭＡＥが非活性化される。ラッチ１６がラッチ状態となり、出力信号ＭＬ＿ＯＵＴはＬレベルに維持される。一方、増幅回路１２は非活性状態を維持し、ノードＮＤｂおよびＮＤｃが、接地電圧および電源電圧レベルに維持されてフローティング状態となる。
【０５３０】
。この後、分離指示信号ＭＬＩをＨレベルに駆動すると、分離ゲート回路３０が導通状態となる。応じて、内部ノードＮＤｂおよびＮＤｃが、それぞれ、マッチ線ＭＬおよび基準電圧ノードＮＤａに接続される。マッチ線ＭＬは、接地電圧レベルであり、電圧ＭＬ＿ＭＡは接地電圧レベルに維持される。一方、レベルダウン指示信号ＲＦＤＷＮはＬレベルであり、なお基準電圧ノードＮＤａはフローティング状態にあり、内部ノードＮＤｃ上の電圧ＭＬＲＥＦは、ほぼ電源電圧ＶＤＤレベルに維持される（電荷の移動により、ノードＮＤｃおよびＮＤａの電圧レベルが、電源電圧ＶＤＤレベルよりも低い電圧レベルに駆動されてもよい）。
【０５３１】
容量素子Ｃ４の一方電極ノードＮＤｄは、時刻Ｔ２から始まるサイクルにおいて充電された電圧レベルに維持される。
【０５３２】
時刻Ｔ５から再び、検索サイクルが始まり、プリチャージ指示信号ＭＬＰＲＥが活性化される（Ｈレベルに駆動される）。応じて、マッチ線ＭＬおよび内部ノードＮＤｂが、プリチャージ電圧ＶＭＬレベルにプリチャージされる。また、基準電圧ノードＮＤａおよび内部ノードＮＤｃも、プリチャージ電圧ＶＭＬレベルにプリチャージされる。容量素子Ｃ４は、ＭＯＳトランジスタ２６２を介して、その一方電極ノードＮＤｄが接地電圧レベルに放電される。
【０５３３】
時刻Ｔ６からの検索動作が開始される。この場合、サーチ線ＳＬおよび／ＳＬが検索データに応じてその電圧レベルが変化する。マッチ状態のときには、マッチ線ＭＬの放電は行なわれず、マッチ線ＭＬは、プリチャージ電圧ＶＭＬレベルに維持される。一方、この検索動作と並行して、レベルダウン指示信号ＲＦＤＷＮがＨレベルとなり、容量素子Ｃ３の一方電極ノードＮＤｄが、ＭＯＳトランジスタ２６１を介して基準電圧ノードＮＤａに結合される。応じて、電荷の移動により、基準電圧ノードＮＤａおよび内部ノードＮＤｃの電圧レベルが低下する。この電圧ＭＬＲＥＦの降下量は、プリチャージ電圧ＶＭＬと接地電圧ＧＮＤの中間の電圧レベルである。
【０５３４】
したがって、時刻Ｔ７においてクロック信号ＣＬＫの立上がりに同期して、分離指示信号ＭＬＩがＬレベルとなり、また続いて、レベルダウン指示信号ＲＦＤＷＮがＬレベルに駆動される。応じて、容量素子Ｃ４の一方電極ノードＮＤｄが、基準電圧ノードＮＤａと分離される。また、分離ゲート回路３０が非導通状態となり、内部ノードＮＤｂおよびＮＤｃに電荷が閉じ込められる。この場合、内部ノードＮＤｂのプリチャージ電圧はＶＭＬレベルであり、内部ノードＮＤｃの電圧ＭＬＲＥＦは、プリチャージ電圧ＶＭＬと接地電圧ＧＮＤの中間の電圧レベルである。したがって、これらのノードＮＤｂおよびＮＤｃの間には充分な電圧差が生じている。
【０５３５】
続いてマッチアンプ活性化信号ＭＡＥを活性化すると、増幅回路１２により、電圧ＭＬ＿ＭＡおよびＭＬＲＥＦが差動増幅される。これにより、内部ノードＮＤｂ上の電圧ＭＬ＿ＭＡが電源電圧ＶＤＤレベル、内部ノードＮＤｃ上の電圧ＭＬＲＥＦが接地電圧レベルに駆動されてラッチされる。
【０５３６】
続いて、ラッチ指示信号ＬＡＴが、Ｈレベルに駆動される。応じて、ラッチ１６がスルー状態となり、その出力信号ＭＬ＿ＯＵＴがＨレベルとなる。
【０５３７】
時刻Ｔ８において検索／判定動作が完了し、ラッチ指示信号ＬＡＴおよびマッチアンプ活性化信号ＭＡＥが、それぞれ順次Ｌレベルに駆動される。増幅回路１２が非活性化され、内部ノードＮＤｂおよびＮＤｃは、それぞれ電源電圧ＶＤＤおよび接地電圧ＧＮＤレベルでフローティング状態となる。
【０５３８】
この後、分離指示信号ＭＬＩをＨレベルに立上げ、分離ゲート回路３０を導通状態に設定する。応じて、内部ノードＮＤｂがマッチ線ＭＬに結合され、内部ノードＮＤｃが基準電圧ノードＮＤａに結合される。マッチ線ＭＬの容量は、ノードＮＤｂの寄生容量に較べて大きい。従って、分離ゲート回路３０がデカップル機能を有していない場合には、プリチャージ電圧ＶＭＬレベルのマッチ線ＭＬと電源電圧レベルの内部ノードＮＤｂとの間で、それらの容量値に応じて、電荷配分が行なわれる。この場合、内部ノードＮＤｂの電圧レベルは電源電圧レベルから低下するが、図６２においては、この電圧変化は明確には示していない。電荷再配分が生じる場合には、マッチ線ＭＬは、プリチャージ電圧ＶＭＬよりは高くなり、一方、内部ノードＮＤｂ上の電圧ＭＬ＿ＭＡは電源電圧ＶＤＤよりも低い電圧レベルとなる。電荷の移動が生じる場合、最終的には、マッチ線ＭＬの電圧と内部ノードＮＤｂ上の電圧ＭＬ＿ＭＡの電圧レベルは等しくなる。
【０５３９】
ただし、分離指示信号ＭＬＩの電圧レベルと分離ゲート回路３０の分離ゲートＴＧａおよびＴＧｂのしきい値電圧の差が、プリチャージ電圧ＶＭＬよりも少し高い程度の場合には、これらの分離ゲートＴＧａおよびＴＧｂは、デカップルトランジスタとして動作する。この場合には、マッチ線ＭＬはプリチャージ電圧ＶＭＬレベルに維持され、一方、内部ノードＮＤｂ上の電圧ＭＬ＿ＭＡは電源電圧ＶＤＤレベルに維持される。
【０５４０】
容量素子Ｃ４は、検索／判定動作完了後、レベルダウン指示信号ＲＦＤＷＮがＬレベルであり、一方電極ノードＮＤｄが、充電状態に維持される。
【０５４１】
この実施の形態１９においては、降圧回路内の容量素子Ｃ４により、基準電圧ノードＮＤａの電圧レベルを電荷再配分により低下させている。したがって、基準電圧ノードＮＤａの降下電圧レベルは、電源電圧ＶＤＤの電圧レベルに依存せず、安定した容量素子Ｃ４の容量値により設定される電圧レベルに基準電圧ノードＮＤａを設定することができる（指示信号ＲＦＤＷＮまたはＲＥＦＤＯＷＮの振幅が電源電圧ＶＤＤレベルである）。したがって、より安定に、センス動作を行なうことができる。
【０５４２】
すなわち、検索動作時、比較基準電圧ＭＬＲＥＦの電圧レベルが、電源電圧ＶＤＤに依存して変化した場合、マッチ線ＭＬの電圧レベルを閉じ込めたときの内部ノードＮＤｂおよびＮＤｃの間の電圧差が変化する。このため、増幅回路１２のセンスノード間の電圧差にバラツキが生じ、センスマージンが低下し、正確なセンス動作を保証することができなくなるおそれがある。この容量素子Ｃ４を利用して電荷の再配分を行なって、比較基準電圧ＭＬＲＥＦの電圧レベルを設定する。この電圧変化量は、容量素子Ｃ４の容量値とノードＮＤａおよびＮＤｃの寄生容量の容量値とにより決定され、電圧降下指示信号の振幅、すなわち、電源電圧に依存しない。これにより、増幅回路１２の増幅動作開始時において、ノードＮＤｃの電圧レベルを正確に設定することができ、高速かつ安定なセンス動作を実現することができる。
【０５４３】
なお、この実施の形態１９における制御信号を発生する回路の構成としては、図６０に示す制御信号発生回路２２０の構成を利用することができる。図６０に示す降圧活性化回路２５２からのレベルダウン指示信号ＲＥＦＤＷＮの信号極性を反転して、制御信号ＲＦＤＷＮを生成する。
【０５４４】
この実施の形態１９においても、プリチャージ指示信号ＭＬＰＲＥは、検索動作が行なわれないスタンバイ状態時に活性化されてもよい。
【０５４５】
以上のように、この発明の実施の形態１９に従えば、比較基準電圧のレベルを、容量素子を利用した電荷再配分により設定している。したがって、センス動作時の比較基準電圧の電圧レベルを正確に設定することができ、安定なセンス動作を保証することができる。また、電荷閉じ込め方式でセンス動作を行なっており、先の実施の形態１８と同様の効果を得ることができる。
【０５４６】
［実施の形態２０］
図６３は、この発明の実施の形態２０に従うＣＡＭの要部の構成を概略的に示す図である。図６３において、ＣＡＭセルアレイにおいては、ｎ本のマッチ線ＭＬ［ｉ］−ＭＬ［ｉ＋ｎ］が設けられる。これらのマッチ線にはそれぞれ、ユニットセルＵＣが接続されるが、図６３においては、マッチ線ＭＬ［ｉ］に対するユニットセルＵＣのみを代表的に示す。
【０５４７】
マッチ線ＭＬ［ｉ］−ＭＬ［ｉ＋ｎ］に対して、マッチアンプ２００ｉ−２００（ｉ＋ｎ）がそれぞれ設けられる。これらのマッチアンプ２００ｉ−２００（ｉ＋ｎ）の各々は、対応のマッチ線をプリチャージするプリチャージ回路２７０と、増幅回路１２と、増幅回路１２の出力をラッチするラッチ１６を含む。増幅回路１２は、これまでの実施の形態と同様、マッチアンプ活性化信号ＭＡＥに応答して、内部ノードＮＤｂおよびＮＤｃ上の電位を増幅する。ラッチ１６は、ラッチ指示信号ＬＡＴに従ってスルー状態およびラッチ状態となり、対応の増幅回路１２の出力信号をラッチする。
【０５４８】
プリチャージ回路２７０は、対応のマッチ線ＭＬ（ＭＬ［ｉ］−ＭＬ［ｉ＋ｎ］）をプリチャージ電圧ＶＭＬにプリチャージするプリチャージ用トランジスタ２１１のみを含む。マッチアンプ２００ｉ−２００（（ｉ＋ｎ）各々においては、個々には、プリチャージ用のトランジスタ（２１２）は設けられない。
【０５４９】
また、これらのマッチアンプ２００ｉ−２００（ｉ＋ｎ）において、増幅回路１２の前段には、分離ゲート回路３０が設けられる。図６３においては、マッチアンプ２００（ｉ＋１）−２００（ｉ＋ｎ）において増幅回路１２を、補および正の制御ノードと、相補信号を出力する出力ノードとを有する回路で示す。これらの増幅回路１２は、カくマッチアンプにおいて同一の構成を有する。マッチアンプ２００（ｉ＋１）−２００（ｉ＋ｎ）の増幅回路１２の補の制御ノードへは、インバータを介して補のマッチアンプ活性化信号ＺＭＡＥが与えられる。
【０５５０】
これらのマッチアンプ２００ｉ−２００（ｉ＋ｎ）に共通に、メイン降圧回路３００が設けられる。メイン降圧回路３００は、容量素子Ｃ５と、ＭＯＳトランジスタ３０１−３０３を含む。ＭＯＳトランジスタ３０１は、プリチャージ指示信号ＭＬＰＲＥに従って出力ノードＭＮＤ０をプリチャージ電圧ＶＭＬレベルにプリチャージする。ＭＯＳトランジスタ３０２は、降圧指示信号ＲＦＤＷＮに従って出力ノードＭＮＤ０を容量素子Ｃ５の一方電極ノードＭＮＤ１に結合する。ＭＯＳトランジスタ３０３は、プリチャージ指示信号ＭＬＰＲＥに従って、容量素子Ｃ５の一方電極ノードＭＮＤ１を接地電圧レベルに放電する。このメイン降圧回路３００の出力ノードＭＮＤ０が、マッチアンプ２００ｉ−２００（ｉ＋ｎ）の基準電圧ノードＮＤａに共通に接続される。容量素子Ｃ５の容量値は、この基準電圧ノードＮＤａの合成寄生容量の１／２倍以下の大きさであり、これらのマッチアンプ２００ｉ−２００（ｉ＋ｎ）に対し、プリチャージ電圧ＶＭＬと接地電圧ＧＮＤの間の電圧レベル（ＶＭＬ／２）の電圧降下を生じさせる。
【０５５１】
この図６３に示すＣＡＭの検索および判定時の動作のタイミング図は、図６２に示すタイミング図と同じである。また、各種制御信号を生成する制御回路の構成としては、図６０に示す制御信号発生回路と同様の構成を利用することができる。したがって、この図６３に示すこの発明の実施の形態２０に従うＣＡＭの検索および判定動作については、実施の形態１９と同様の検索および判定動作が行われるため、その説明は省略する。
【０５５２】
この図６３に示すＣＡＭの構成の場合、マッチ線の電圧レベルの検出時の比較基準電圧ＭＬＲＥＦをプリチャージ電圧ＶＭＬと接地電圧ＧＮＤの間の中間の電圧レベルに降下させる回路を、複数のマッチングアンプ２００ｉ−２００（ｉ＋ｎ）で共有している。これにより、マッチアンプ個々に、降圧回路を設ける構成に比べて、レイアウト面積を低減することができる。また、実施の形態１８と同様の効果も得ることができる。
【０５５３】
［実施の形態２１］
図６４は、この発明の実施の形態２１に従うＣＡＭの構成を概略的に示す図である。この図６４に示すＣＡＭは、以下の点で、図６３に示すＣＡＭとその構成が異なる。すなわち、マッチアンプ２００ｉ−２００（ｉ＋ｎ）各々において、内部ノードＮＤｂおよびＮＤｃの間に、イコライズ指示信号ＭＬＥＱに応答して導通するＮチャネルＭＯＳトランジスタ３１０が設けられる。この図６４に示すＣＡＭの他の構成は、図６３に示すＣＡＭの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０５５４】
イコライズ用のＭＯＳトランジスタ３１０を利用して、マッチアンプ２００ｉ−２００（ｉ＋ｎ）を利用することにより、このマッチ線ＭＬ、内部電圧ＭＬ＿ＭＡおよび比較基準電圧ＭＬＲＥＦを、プリチャージ電圧ＶＭＬに復帰させるのに要する時間を短縮する。
【０５５５】
図６５は、図６４に示すＣＡＭの検索動作を示すタイミング図である。以下、図６５を参照して、図６４に示すＤＡＭの動作について説明する。
【０５５６】
この図６５に示すタイミング図においては、プリチャージ動作は、スタンバイ状態時において行なわれる。すなわち、プリチャージ指示信号ＭＬＰＲＥは、検査動作が行なわれ、サーチ線ＳＬおよび／ＳＬが検索データに従って駆動されている期間を除いて、活性状態に維持される。
【０５５７】
この図６５に示すタイミング図においても、時刻Ｔ１からＴ４の検索／判定サイクルはミス状態の場合の動作であり、時刻Ｔ５から時刻Ｔ８までの検索／判定サイクルにおいては、マッチ状態が検出される。
【０５５８】
時刻Ｔ１以前において、プリチャージ指示信号ＭＬＰＲＥがＨレベルにあり、マッチ線ＭＬおよび内部ノードＮＤｂおよびＮＤｃは、プリチャージ電圧ＶＭＬレベルにプリチャージされる。このとき、またメイン降圧回路３００においても、プリチャージ指示信号ＭＬＰＲＥにより、容量素子Ｃ５の一方電極ノードＭＮＤ１は、接地電圧レベルに放電される。
【０５５９】
また、イコライズ指示信号ＭＬＥＱがＨレベルであり、イコライズ用のＭＯＳトランジスタ３１０が導通状態にある。従って、電圧ＭＬ＿ＭＡおよびＭＬＲＥＦは、プリチャージ電圧ＶＭＬレベルにイコライズされる。
【０５６０】
時刻Ｔ１において検索サイクルが始まり、まずマッチ線プリチャージ指示信号ＭＬＰＲＥが非活性化され（Ｌレベルに駆動され）、また、イコライズ指示信号ＭＬＥＱも非活性化される（Ｌレベルに駆動される）。これにより、マッチ線ＭＬ（ＭＬ［ｉ］−ＭＬ［ｉ＋ｎ］）におけるプリチャージ動作およびイコライズ動作が終了する。マッチ線ＭＬは、プリチャージ電圧ＶＭＬレベルでフローティング状態となる。
【０５６１】
次いで、検索データに従ってサーチ線ＳＬおよび／ＳＬが駆動される。このサーチ結果がミスの場合には、マッチ線ＭＬが、接地電圧レベルに放電される。この検索動作と並行して、降圧指示信号ＲＦＤＷＮがＨレベルとなり、容量素子Ｃ５の一方電極ノードＭＮＤ１が出力ノードＭＮＤ０を介してマッチアンプ２００ｉ−２００（ｉ＋ｎ）の基準電圧ノードＮＤａに結合される。応じて、マッチアンプ２００ｉ−２００（ｉ＋ｎ）各々において、基準電圧ノードＮＤａの電圧レベルが低下する。分離ゲート回路３０は、まだ導通状態であるため、マッチアンプ２００ｉ−２００（ｉ＋ｎ）の内部ノードＮＤｃの電圧ＭＬＲＥＦの電圧レベルもプリチャージ電圧ＶＭＬから低下する。
【０５６２】
マッチ線ＭＬ上の電圧ＭＬ＿ＭＡと比較基準電圧ＭＬＲＥＦの電圧差が十分拡大されると、時刻Ｔ３において、分離指示信号ＭＬＩがＬレベルへ駆動される。応じて、分離ゲート回路３０が、マッチアンプ２００ｉ−２００（ｉ＋ｎ）各々において非導通状態となり、内部ノードＮＤｂおよびＮＤｃに電荷が閉じ込められる。
【０５６３】
この分離指示信号ＭＬＩがＬレベルとされると、また降圧指示指示信号ＲＦＤＷＮもＬレベルに駆動され、メイン降圧回路３００においてＭＯＳトランジスタ３０２が非導通状態となる。応じて、容量素子Ｃ５の一方電極ノードＭＮＤ１は、電荷の再配分により設定された電圧レベルとなる。
【０５６４】
この時刻Ｔ３において、マッチ線ＭＬの電圧レベルは、十分に、その検索結果に応じた電圧レベルに駆動されている。従って、このタイミングで検索動作を終了し、サーチ線ＳＬおよび／ＳＬを非活性化する（接地電圧レベルに駆動する）。
【０５６５】
この状態において、再びプリチャージ指示信号ＭＬＰＲＥを活性状態とし、マッチ線ＭＬをプリチャージ電圧ＶＭＬレベルにプリチャージする。メイン降圧回路３００において容量素子Ｃ５の一方電極ノードＭＮＤ１を、ＭＯＳトランジスタ３０３を介して接地電圧レベルに放電する。また、各基準電圧ノードＮＤａは、プリチャージ電圧ＶＭＬレベルにメイン降圧回路３００のＭＯＳトランジスタ３０１により充電される。
【０５６６】
この分離指示信号ＭＬＩのＬレベルへの駆動の後、マッチアンプ活性化信号ＭＡＥを活性化し、次いで、ラッチ指示信号ＬＡＴをＨレベルへ駆動する。応じて、マッチアンプ２００ｉ−２００（ｉ＋ｎ）各々において、増幅回路１２によりセンス動作が行なわれ、ミス状態のマッチアンプにおいて、ラッチ１６の出力信号ＭＬ＿ＯＵＴがＬレベルとなる。この後、時刻Ｔ４において、クロック信号ＣＬＫの立下がりに従ってラッチ指示信号ＬＡＴがＬレベルへ駆動され、続いて、センス活性化信号ＭＡＥがＬレベルに駆動され、センス動作が完了する。
【０５６７】
この後、分離指示信号ＭＬＩがＨレベルとなり、マッチアンプ２００ｉ−２００（ｉ＋ｎ）各々において分離ゲート回路３０が導通状態となる。応じて、マッチアンプ２００ｉ−２００（ｉ＋ｎ）それぞれにおいて、内部ノードＮＤｂが対応のマッチ線ＭＬ［ｉ］−ＭＬ［ｉ＋ｎ］に結合され、また基準電圧ノードＮＤａが、内部ノードＮＤｃに結合される。このとき、また、イコライズ指示信号ＭＬＥＱがＨレベルとなり、イコライズ用のＭＯＳトランジスタ３１０が導通する。したがって、マッチアンプ２００ｉ−２００（ｉ＋ｎ）各々において、電源電圧ＶＤＤレベルおよび接地電圧ＧＮＤレベルに駆動されたノードＮＤｂおよびＮＤｃの電圧ＭＬ＿ＭＡおよびＭＬＲＥＦが高速でプリチャージ電圧ＶＭＬレベルに駆動される。
【０５６８】
時刻Ｔ５から、再び検索動作が始まると、マッチ線プリチャージ指示信号ＭＬＰＲＥがＬレベルとなり、またイコライズ指示信号ＭＬＥＱがＬレベルとなり、マッチ線ＭＬがプリチャージ電圧ＶＭＬレベルでフローティング状態となる。また、降圧指示信号ＲＦＤＷＮがＨレベルとなり、メイン降圧回路３００において容量素子Ｃ５の一方電極ノードＭＮＤ１が、マッチアンプ２００ｉ−２００（ｉ＋ｎ）の各基準電圧ノードＮＤａに結合される。応じて、マッチアンプ２００ｉ−２００（ｉ＋ｎ）各々において、ノードＮＤｃの電圧ＭＬＲＥＦが、プリチャージ電圧ＶＭＬよりも低い電圧レベルに駆動される。
【０５６９】
検索動作が行なわれ、サーチ線ＳＬおよび／ＳＬの電圧レベルが、検索データに応じた電圧レベルに駆動される。マッチ状態のときには、マッチ線ＭＬは、プリチャージ電圧ＶＭＬレベルである。電圧ＭＬＲＥＦは、降圧操作により、プリチャージ電圧ＶＭＬと接地電圧ＧＮＤの間の電圧レベルであり、増幅回路１２のセンスノード間の十分な電位差が保証される。
【０５７０】
時刻Ｔ７において、検索動作が完了し、次いで判定動作が行なわれる。すなわち、分離指示信号ＭＬＩをＬレベルに駆動し、分離ゲート３０を、マッチアンプ２００ｉ−２００（ｉ＋ｎ）各々において非導通状態に設定する。応じて、マッチ線ＭＬ［ｉ］−ＭＬ［ｉ＋ｎ］がそれぞれ対応のマッチアンプ２００ｉ−２００（ｉ＋ｎ）のノードＮＤｂから分離される。この状態において、検索動作が完了し、サーチ線ＳＬおよび／ＳＬが接地電圧レベルに駆動される。
【０５７１】
この分離指示信号ＭＬＩがＬレベルに駆動されると、再び、降圧指示信号ＲＦＤＷＮがＬレベルに駆動され、容量素子Ｃ５の一方電極ノードＭＮＤ１は、メイン降圧回路３００の出力ノードＭＮＤ０と分離される。
【０５７２】
この状態でマッチアンプ活性化信号ＭＡＥが活性化され、増幅回路１２が差動増幅動作を行なう。次いで、ラッチ指示信号ＬＡＴがＨレベルへ駆動され、ラッチ１６がスルー状態となり、その出力信号ＭＬ＿ＯＵＴがマッチ状態を示すＨレベルに駆動される。
【０５７３】
このセンス動作と並行して、再び、マッチ線プリチャージ指示信号ＭＬＰＲＥはＨレベルとなり、マッチ線ＭＬがプリチャージ電圧ＶＭＬレベルに駆動され、また、メイン降圧回路３００において容量素子Ｃ５の一方電極ノードＭＮＤ１がＭＯＳトランジスタ３０３を介して接地電圧レベルに放電される。マッチアンプ２００ｉ−２００（ｉ＋ｎ）において分離ゲート回路３０はすべて非導通状態であり、この増幅回路１２の増幅動作に対して、このプリチャージ動作は何ら悪影響を及ぼさない。
【０５７４】
次いで、ラッチ１６の出力信号ＭＬ＿ＯＵＴの電圧レベルが確定すると、時刻Ｔ８において検索動作が終了する。すなわち、ラッチ指示信号ＬＡＴがＬレベルに駆動され、次いでマッチアンプ活性化信号ＭＡＥが非活性化される。この後、分離指示信号ＭＬＩがＨレベルとなり、マッチアンプ２００ｉ−２００（ｉ＋ｎ）各々において分離ゲート回路３０が導通状態となる。応じて、マッチ線ＭＬ［ｉ］−ＭＬ［ｉ＋ｎ］が、それぞれ対応のマッチアンプ２００ｉ−２００（ｉ＋ｎ）の内部ノードＮＤｂに結合される。また、マッチアンプ２００ｉ−２００（ｉ＋ｎ）各々において、内部ノードＮＤｃが基準電圧ノードＮＤａに結合される。
【０５７５】
この基準電圧ノードＮＤａは、メイン降圧回路３００のＭＯＳトランジスタ３０１により、プリチャージ指示信号ＭＬＰＬＥにより、プリチャージ電圧ＶＭＬレベルにプリチャージされている。したがって、これらのマッチアンプ２００ｉ−２００（ｉ＋ｎ）において各々、電荷の移動により、その内部ノードＮＤｂおよびＮＤｃの電圧レベルが変化する。このとき、マッチ線イコライズ指示信号ＭＬＥＱがＨレベルとなり、イコライズ用のＭＯＳトランジスタ３１０が導通し、高速で、ノードＮＤｂおよびＮＤｃの電圧レベルをプリチャージ電圧ＶＭＬレベルに駆動する。
【０５７６】
時刻Ｔ９において、判定サイクルが完了し、スタンバイ状態に入る。
以上のように、このスタンバイ状態時、マッチアンプ２００ｉ−２００（ｉ＋ｎ）各々において、イコライズ用のＭＯＳトランジスタ３１０を用いて内部ノードのイコライズを行なう。また、センス動作と並行して、分離ゲート回路が非導通状態とされた状態で、マッチ線および基準電圧ノードＮＤａのプリチャージ動作を行なっている。これにより、高速で、マッチアンプ２００ｉ−２００（ｉ＋ｎ）の内部ノードのプリチャージおよびマッチ線のプリチャージを行なうことができる。この結果、マッチアンプ２００ｉ−２００（ｉ＋ｎ）の内部ノードのプリチャージに要する時間を短縮することができ、検索／判定サイクルの期間を短くすることができ、高速判定／検索を実現することができる。
【０５７７】
図６６は、この図６４に示すＣＡＭの制御信号を発生する部分の構成を概略的に示す図である。図６６において、制御信号発生回路４００は、コマンドＣＭＤをデコードし、デコード結果に従って検索動作指示ＥＮを生成するコマンドデコーダ４０２と、この検索動作指示ＥＮを遅延する遅延回路４０８を含む。コマンドデコーダ４０２は、クロック信号ＣＬＫの立上がり時に、コマンドＣＭＤを取込み、取込んだコマンドをデコードする。遅延回路４０８は、このコマンドデコーダ４０２からの検索動作指示ＥＮを、クロック信号ＣＬＫの１サイクル期間遅延する。
【０５７８】
この制御信号発生回路４００は、さらに、マッチ線プリチャージ指示信号ＭＬＰＲＥを生成するプリチャージ活性化回路４０６と、検索動作活性化信号ＳＬＥＮを生成するサーチ線ドライブ活性化回路４０４と、信号ＭＬＩ、ＭＡＥおよびＬＥＴを生成するマッチアンプ活性化回路４１０を含む。
【０５７９】
サーチ線ドライブ活性化回路４０４は、コマンドデコーダ４０２からの検索動作指示ＥＮの活性化時、クロック信号ＣＬＫの１サイクル期間検索動作活性化信号ＳＬＥＮを活性化する。この検索動作活性化信号ＳＬＥＮの活性化に従って検索データ入力回路４がイネーブルされて、検索データＳＤに従ってサーチ線をドライブする。
【０５８０】
プリチャージ活性化回路４０６は、このコマンドデコーダ４０２からの検索動作指示信号ＥＮの活性化に従ってプリチャージ指示信号ＭＬＰＲＥを非活性化し、サーチ線ドライブ活性化回路４０４からの検索動作活性化信号ＳＬＥＮの非活性化に応答してプリチャージ指示信号ＭＬＰＲＥを活性化する。
【０５８１】
マッチアンプ活性化回路４１０は、遅延回路４０８の出力信号に従って、分離指示信号ＭＬＩ、センスアンプ活性化信号ＭＡＥおよびラッチ指示信号ＬＡＴを所定のシーケンスで順次活性／非活性化する。
【０５８２】
制御信号発生回路４００は、さらに、降圧指示信号ＲＦＤＷＮを生成する降圧活性化回路４１２と、イコライズ指示信号ＭＬＥＱを生成するイコライズ活性化回路４１４を含む。降圧活性化回路４１２は、マッチアンプ活性化回路４１０からの分離指示信号ＭＬＩの立下がりに従って降圧指示信号ＲＦＤＷＮを非活性化し（Ｌレベルに駆動し）、検索動作指示ＥＮの活性化に応答して、この降圧指示信号ＲＦＤＷＮをＨレベルに駆動する。
【０５８３】
イコライズ活性化回路４１４は、分離指示信号ＭＬＩの立上がりに応答してイコライズ指示信号ＭＬＥＱをＨレベルに駆動し、検索動作指示ＥＮの活性化に従ってイコライズ指示信号ＭＬＥＱをＬレベルに駆動する。
【０５８４】
以上のように、この発明の実施の形態２１に従えば、電荷を閉じ込めるセンスノードを、スタンバイ時イコライズしている。したがって、検索動作完了後、検索動作開始時、高速で、マッチ線およびセンスノード（内部ノードＮＤｂ，ＮＤｃ）を高速で所定のプリチャージ電圧ＶＭＬレベルに駆動することができる。これにより、マッチアンプのセンス動作開始タイミングを早くすることができ、判定期間を短縮することができる。また、実施の形態２０と同様の効果をも奏する。
【０５８５】
なお、増幅回路１２のセンスノード（内部ノードＮＤｂおよびＮＤｃ）に対してイコライズトランジスタを設ける構成は、図５１から示す実施の形態１６ないし１９に示す構成に対して適用されてもよい。
【産業上の利用可能性】
【０５８６】
この発明は、検索データに従って記憶情報に対する検索を行なって、記憶情報との一致／不一致を判定する内容参照メモリに対して適用することができる。特に、検索データのビット幅が広い通信用ルータなどにおいてＩＰアドレスをデコードして転送経路を設定する構成に利用することにより、小占有面積でかつ消費電力の低減されたルータを実現することができる。また、これに代えて、この発明に従う内容参照メモリが、キャッシュコントローラなどにおける、キャッシュミス／ヒットの判定を行なうための回路構成に利用されてもよい。
【図面の簡単な説明】
【０５８７】
【図１】この発明の実施の形態１に従う内容参照メモリの全体の構成を概略的に示す図である。
【図２】図１に示すユニットセルの構成の一例を示す図である。
【図３】図１に示すユニットセルの他の構成を示す図である。
【図４】この発明の実施の形態１に従う内容参照メモリの要部の構成を概略的に示す図である。
【図５】図４に示す内容参照メモリの動作を示すタイミング図である。
【図６】図４に示すマッチアンプの具体的構成の一例を示す図である。
【図７】図１に示す制御回路の構成を概略的に示す図である。
【図８】この発明の実施の形態２に従う内容参照メモリの要部の構成を概略的に示す図である。
【図９】図８に示す内容参照メモリの動作を示すタイミング図である。
【図１０】この発明の実施の形態２に従う内容参照メモリの変更例の構成を概略的に示す図である。
【図１１】この発明の実施の形態３に従う内容参照メモリの全体の構成を概略的に示す図である。
【図１２】この発明の実施の形態３に従う内容参照メモリの要部の構成を概略的に示す図である。
【図１３】図１２に示す内容参照メモリの動作を示すタイミング図である。
【図１４】この発明の実施の形態３の変更例の内容参照メモリの要部の構成を概略的に示す図である。
【図１５】この発明の実施の形態３の変更例２に従う内容参照メモリの要部の構成を概略的に示す図である。
【図１６】この発明の実施の形態４に従う内容参照メモリの要部の構成を概略的に示す図である。
【図１７】図１６に示す内容参照メモリの動作を示すタイミング図である。
【図１８】この発明の実施の形態４において用いられる制御回路の構成を概略的に示す図である。
【図１９】この発明の実施の形態５に従う内容参照メモリの要部の構成を概略的に示す図である。
【図２０】図１９に示す内容参照メモリの動作を示すタイミング図である。
【図２１】この発明の実施の形態６に従う内容参照メモリの要部の構成を概略的に示す図である。
【図２２】図２１に示す内容参照メモリの動作を示すタイミング図である。
【図２３】この発明の実施の形態６に従う内容参照メモリのバイアス電圧発生部の変更例の構成を概略的に示す図である。
【図２４】この発明の実施の形態６に従う内容参照メモリの制御回路の構成を概略的に示す図である。
【図２５】この発明の実施の形態７に従う内容参照メモリの要部の構成を概略的に示す図である。
【図２６】図２５に示す内容参照メモリの動作を示すタイミング図である。
【図２７】この発明の実施の形態８に従う内容参照メモリの要部の構成を概略的に示す図である。
【図２８】図２７に示す内容参照メモリの動作を示すタイミング図である。
【図２９】この発明の実施の形態８に従う内容参照メモリの制御信号発生部の構成を概略的に示す図である。
【図３０】この発明の実施の形態９に従う内容参照メモリの要部の構成を概略的に示す図である。
【図３１】この発明の実施の形態１０に従う内容参照メモリの要部の構成を概略的に示す図である。
【図３２】図３１に示すバッファの構成の一例を示す図である。
【図３３】この発明の実施の形態１１に従う内容参照メモリの要部の構成を示す図である。
【図３４】図３３に示す電流変換回路の構成の一例を示す図である。
【図３５】図３３に示す電流変換回路の他の構成を示す図である。
【図３６】図３３に示すバッファの構成の一例を示す図である。
【図３７】この発明の実施の形態１１の変更例の内容参照メモリの要部の構成を示す図である。
【図３８】この発明の実施の形態１２に従う内容参照メモリの要部の構成を概略的に示す図である。
【図３９】図３４に示すチャージ回路の動作論理を一覧して示す図である。
【図４０】図３８に示す内容参照メモリの動作を示すタイミング図である。
【図４１】図３８に示す内容参照メモリの１検索サイクル当りの消費電荷を一覧にして示す図である。
【図４２】この発明の実施の形態１２の変更例の要部の構成を示す図である。
【図４３】図４２に示すマッチアンプの動作を示すタイミング図である。
【図４４】この発明の実施の形態１３に従う内容参照メモリの要部の構成を概略的に示す図である。
【図４５】この発明の実施の形態１４に従う内容参照メモリの要部の構成を概略的に示す図である。
【図４６】図４５に示す内容参照メモリの動作を示すタイミング図である。
【図４７】この発明の実施の形態１５に従う内容参照メモリの全体の構成を概略的に示す図である。
【図４８】図４７に示す内容参照メモリの遅延制御回路の動作を示すタイミング図である。
【図４９】図４７に示す内容参照メモリの動作を示すタイミング図である。
【図５０】図４７に示すプライオリティエンコーダの構成の一例を示す図である。
【図５１】この発明の実施の形態１６に従うＣＡＭの要部の構成を示す図である。
【図５２】図５１に示すマッチアンプの動作を示すタイミング図である。
【図５３】この発明の実施の形態１６に従うＣＡＭの全体の構成を概略的に示す図である。
【図５４】図５１に示す制御信号を発生する部分の構成を概略的に示す図である。
【図５５】この発明の実施の形態１７に従うＣＡＭの要部の構成を示す図である。
【図５６】図５５に示すマッチアンプの動作を示すタイミング図である。
【図５７】図５５に示す制御信号を発生する部分の構成を概略的に示す図である。
【図５８】この発明の実施の形態１８に従うＣＡＭの要部の構成を示す図である。
【図５９】図５８に示すマッチアンプの動作を示すタイミング図である。
【図６０】図５８に示す制御信号を発生する部分の構成を概略的に示す図である。
【図６１】この発明の実施の形態１９に従うＣＡＭの要部の構成を概略的に示す図である。
【図６２】図６１に示すマッチアンプの動作を示すタイミング図である。
【図６３】この発明の実施の形態２０に従うＣＡＭの要部の構成を示す図である。
【図６４】この発明の実施の形態２１に従うＣＡＭの要部の構成を概略的に示す図である。
【図６５】図６４に示すマッチアンプの動作を示すタイミング図である。
【図６６】図６１に示す制御信号を発生する部分の構成を概略的に示す図である。
【符号の説明】
【０５８８】
１  メモリセルアレイ、２  検索結果検出／出力回路、４  検索データ入力回路、６  中間電圧発生回路、８  制御回路、１０  マッチアンプ、ＵＣ  ユニットセル、ＴＲ１−ＴＲ４  ＭＯＳトランジスタ、１２  差動増幅回路、１６  ラッチ、１４  ＰチャネルＭＯＳトランジスタ、３０  分離ゲート回路、１２ａ  差動増幅器、１２ｂ  活性化トランジスタ、４２  中間電圧発生回路、４５  バイアス電圧発生回路、５０  レプリカエントリ、ＵＣｓ，ＵＣｈ  レプリカユニットセル、ＣＱ０，ＣＱ１  容量素子、５５  ＰチャネルＭＯＳトランジスタ、６０  放電用トランジスタ、７０  容量素子、Ｎ６１−Ｎ６３  ＮチャネルＭＯＳトランジスタ、ＰＱ１０，ＰＱ７２，ＰＱ１１，ＰＱ７０  ＰチャネルＭＯＳトランジスタ、８０  レプリカユニットセル、８２  １ビットレプリカユニットセル、４０  マッチアンプ、ＱＰ７１，ＱＰ７２  ＰチャネルＭＯＳトランジスタ、ＮＤ１  ＮＯＲゲート、ＱＰ７１−ＱＰ７４  ＰチャネルＭＯＳトランジスタ、ＱＮ７１−ＱＮ７６  ＮチャネルＭＯＳトランジスタ、ＣＱ２  容量素子、１１０  チャージアップ回路、１００  プルアップ／検出回路、５０  レプリカエントリ、１３０  バッファ、１５０  マッチアンプ、１５２  センス回路、１５４  Ｄ型ラッチ回路、１５６  チャージ回路、１６０  ＥＸＮＯＲ回路、２００  レプリカエントリ、２１０  バイアス電圧発生回路、ＧＳＢ１，ＧＳＢ２  グローバルサーチブロック、ＳＢ１１−ＳＢ１８，ＳＢ２１−ＳＢ２８  ローカルサーチブロック、ＭＡ１１−ＭＡ１８，ＭＡ２１−ＭＡ２８  マッチアンプ群、ＰＥ１１−ＰＥ１８，ＰＥ２１−ＰＥ２８  プライオリティエンコーダ、ＤＬ１−ＤＬ８，ＤＬ１０−ＤＬ１８，ＤＬ２０−ＤＬ２８  デジタル遅延回路、２２０  遅延制御回路、２２２  デジタル位相差検出回路、ＦＦ１１−ＦＦ１８，ＦＦ２１−ＦＦ２８  検索データ入力回路、ＦＦ１，ＦＦ２  検索データ入力回路（ＦＦ回路）、２００，２００ｉ−２００（ｉ＋ｎ）  マッチアンプ、２１０  プリチャージ回路、２１１，２１２  プリチャージ用ＭＯＳトランジスタ、Ｃ１＿Ａ，Ｃ１＿Ｂ，Ｃ２＿Ａ，Ｃ２＿Ｂ，Ｃ３＿Ｂ，Ｃ４，Ｃ５  容量素子、２６０  降圧回路、２６１，２６２  ＭＯＳトランジスタ、３００  メイン降圧回路、３０１，３０２，３０３  ＭＯＳトランジスタ、２７０  プリチャージ回路、３１０  イコライズ用ＭＯＳトランジスタ。
【図１】
2007317342.tif 000003
【図２】
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【図３】
2007317342.tif 000005
【図４】
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【図５】
2007317342.tif 000007
【図６】
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【図７】
2007317342.tif 000009
【図８】
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【図９】
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【図１０】
2007317342.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2007317342.tif 000022
【図２１】
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【図２２】
2007317342.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2007317342.tif 000032
【図３１】
2007317342.tif 000033
【図３２】
2007317342.tif 000034
【図３３】
2007317342.tif 000035
【図３４】
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【図３５】
2007317342.tif 000037
【図３６】
2007317342.tif 000038
【図３７】
2007317342.tif 000039
【図３８】
2007317342.tif 000040
【図３９】
2007317342.tif 000041
【図４０】
2007317342.tif 000042
【図４１】
2007317342.tif 000043
【図４２】
2007317342.tif 000044
【図４３】
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【図４４】
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【図４５】
2007317342.tif 000047
【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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