(57)【要約】【課題】  画像入力機器の画像表示装置において、簡単な構成でエッジの判定を行うエッジ検出回路を提供する。【解決手段】  データ保持回路１は、２次元エリア内で、注目点を囲む複数の離散点に係る画像データを保持して同時化する。データ並べ替え回路２は、複数の離散点に係る画像データを、所定の経路に従って配列する。エッジ判定回路３は、データ並び替え回路２からの出力の内、所定の経路上で隣接する離散点間における画像データを比較し、その比較結果に基づいて注目点におけるエッジの有無に係る信号を出力する。【選択図】        図３
2007116402.tif 000002
【特許請求の範囲】
【請求項１】
２次元エリア内にある注目点におけるエッジを検出するエッジ検出回路であって、
前記注目点を囲む複数の離散点に係る画像データを保持するデータ保持回路と、
複数の前記離散点に係る画像データを所定の経路に従って配列して出力するデータ並べ替え回路と、
前記データ並び替え回路からの出力の内、前記所定の経路上で隣接する離散点間における前記画像データを比較し、その比較結果に基づいて前記注目点におけるエッジの有無に係る信号を出力するエッジ判定回路と
を有するエッジ検出回路。
【請求項２】
前記データ並べ替え回路は、前記所定の経路の起点と終点とを設定し、前記起点から前記終点に至る第１の経路に従って配列した画像データ、及び前記起点から前記終点に至る、前記第１の経路とは異なる第２の経路に従って配列した画像データを各々生成して出力するデータ再配列回路を有することを特徴とする請求項１に記載のエッジ検出回路。
【請求項３】
前記データ再配列回路は、前記起点として、第１の起点及び前記第１の起点よりも前記注目点に近い第２の起点を、前記終点として、第１の終点及び前記第１の終点よりも前記注目点に近い第２の終点を、各々設定し、前記第１の起点から前記第１の終点に至る第１の経路に従って配列した画像データ、前記第１の起点から前記第１の終点に至る前記第１の経路とは異なる第２の経路に従って配列した画像データ、前記第２の起点から前記第２の終点に至る第３の経路に従って配列した画像データ、及び、前記第２の起点から前記第２の点に至る前記第３の経路とは異なる第４の経路に従って配列した画像データを各々生成して出力することを特徴とする請求項２記載のエッジ検出回路。
【請求項４】
前記データ再配列回路は、異なる前記起点と終点毎に、複数、備えられていることを特徴とする請求項２又は３に記載のエッジ検出回路。
【請求項５】
複数の前記データ再配列回路に対応する前記エッジ判定回路からの各出力に基づき、前記注目点におけるエッジの方向を判定する判定結果解析回路を更に有することを特徴とする請求項４に記載のエッジ検出回路。
【請求項６】
前記データ再配列回路は、前記起点及び終点を、順次、変更することを特徴とする請求項２に記載のエッジ検出回路。
【請求項７】
異なる前記起点と終点毎に、前記エッジ判定回路からの対応する各出力を保持する遅延回路と、前記遅延回路に保持された前記エッジ判定回路からの出力に基づき、前記注目点におけるエッジの方向を判定する判定結果解析回路とを更に有することを特徴とする請求項６に記載のエッジ検出回路。
【請求項８】
前記データ並び替え回路は、前記所定の経路を、前記任意の点を囲む複数の前記離散点にて形成される四角形の辺上に設定することを特徴とする請求項１に記載のエッジ検出回路。
【請求項９】
前記データ再配列回路は、前記終点を、前記注目点に対して、前記起点と点対称の位置に設定すると共に、前記第１の経路に属する前記離散点の数と前記第２の経路に属する前記離散点の数とが同数となるように、前記第１の経路と前記第２の経路とを設定することを特徴とする請求項２に記載のエッジ検出回路。
【請求項１０】
前記データ再配列回路は、前記第１及び第２の終点を、前記注目点に対して、前記第１及び第２の起点と点対称の位置に設定すると共に、前記第１の経路に属する前記離散点の数と前記第２の経路に属する前記離散点の数とが同数となるように、前記第１の経路と前記第２の経路とを設定し、且つ、前記第３の経路に属する前記離散点の数と前記第４の経路に属する前記離散点の数とが同数となるように、前記第３の経路と前記第４の経路とを設定することを特徴とする請求項３に記載のエッジ検出回路。
【請求項１１】
前記エッジ判定回路は、前記所定の経路上で隣接する離散点間における前記画像データを比較し、その差分が予め設定された閾値を超過した個数を計数し、この計数結果からエッジの有無を判定することを特徴とする請求項１に記載のエッジ検出回路。
【請求項１２】
前記エッジ判定回路は、前記データ並べ替え回路からの出力が入力され、前記所定の経路上で隣接する離散点間における前記画像データの不一致を検出するデータ不一致検出ブロック、及び、前記不一致とされた個数を所定の値と比較する比較ブロックを有する計数ブロックを前記経路毎に備えると共に、前記複数の計数ブロックの出力が入力され、入力された計数ブロックの結果に基づいてエッジの有無を判定するエッジ判定ブロックを有することを特徴とする請求項２に記載のエッジ検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エッジ検出回路に関し、特に、画像入力機器（デジタルカメラ、スキャナ、コピー、ファックス等）の画像表示装置に用いて好適なエッジ検出回路に関する。
【背景技術】
【０００２】
画像処理装置においては、画像中の図形の境界、すなわちエッジを検出するエッジ検出技術が広く利用されている。一般的にエッジとは、画像中の領域内で濃度や色が急峻に変化している部分を表す。
【０００３】
なお、本明細書中で、エッジとは、次のように定義するものとする。画像中の任意の点を中心とした微小領域内で、任意の方向に沿って隣り合う２値の画像データ同士を比較し、画像データの値が変化している点の集合により領域が二分される場合、その任意の点にエッジがあると呼ぶ。
【０００４】
図３４はエッジの説明図であり、二値化された（４×４）の画像データを表している。図３４（Ａ）は、エッジが存在する画像データの例である。図３４（Ａ）では、画像データの値が変化している点の集合により領域が二分されるので、エッジがあると呼ぶ。これに対して、図３４（Ｂ）はエッジではない画像データの例である。図３４（Ｂ）では、領域が２分されていないので、エッジではないとする。
【０００５】
従来のエッジ検出方法として、特許文献１及び特許文献２に記載された方法がある。この二つの先行例は、一般的なエッジ検出を行うものである。
【０００６】
特許文献１に記載されているエッジ検出方法について説明する。特許文献１には、二次微分を用いるエッジ検出が提示されている。
【０００７】
図３５は、特許文献１に示されているエッジ検出回路の例を示すものである。このエッジ検出回路では、二次微分回路３０１が入力画像データの画素毎の二次微分を演算し、ゼロ点検出回路３０２が二次微分回路３０１の出力のゼロクロス点を求める。
【０００８】
次に、比較回路３０３が、ゼロクロス点に対応する入力画素の前後に位置する画素の濃淡の差をとり、予め設定された閾値よりも大きいか否かを判定する。出力論理回路３０４が、ゼロ点検出回路３０２と比較回路３０３の出力から、ゼロクロス点をエッジと判定し、結果を出力することを特徴としている。
【０００９】
二次微分を実施する方法として、ラプラシアン法、ＤＯＧ法が提示されている。これらの二次微分方法では、２次元画像のｘ軸方向又はｙ軸方向のいずれかの方向に注目して画像データの二次微分（差分）計算を行い、計算結果がゼロを交差する点をもとにその方向のエッジを検出することができる。
【００１０】
次に、特許文献２に記載されているエッジ検出方法について説明する。特許文献２では、パターンマッチングを用いるエッジ検出が提案されている。図３６は、（３×３）の画像データを示す図である。図３６中のａ〜ｉは、画像データを表しており、画素ｅの位置のエッジを検出する。
【００１１】
図３７は、特許文献２で提案された（３×３）の画像データに対してエッジ検出を行うためのパターンである。前記パターンをＲＯＭ等にテーブルメモリとして持ち、（３×３）の画像データのａ〜ｄ、ｆ〜ｉが前記パターンと一致した場合に、注目画素ｅをエッジとして認識する。
【特許文献１】特許第３２０３９５９号公報
【特許文献２】特許第３３９８３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１では、二次微分演算を用いるため、二次微分フィルタの有する係数に応じた乗算回路、加算回路が必要となり、回路規模が大きくなる。特許文献１では、二次微分演算方法として、４近傍の（３×３）ラプラシアンフィルタが用いられている。この場合の係数を以下に示す。
【００１３】
【数１】
2007116402.tif 000003
【００１４】
図３８は、４近傍の（３×３）ラプラシアンフィルタを実現する回路を示している。このようなラプラシアンフィルタを実現するためには、図３８に示すように、ブロックディレイ回路３２１と、乗算器３２３と、４個の反転増幅器３２２ａ〜３２２ｄと、加算器２４（５個のデータを加算するため、実質４個の加算器が必要）を要しており、データのビット数が多くなれば、その分、演算回路の回路規模は増すことになる。
【００１５】
特許文献２に示すエッジ検出回路では、パターンマッチングを用いるため、補間パターンと補間値をテーブルメモリに用意しなければならない。そのため、補間パターンの量と補間値のデータサイズに応じたメモリと、そのメモリを制御する回路が必要となる。
【００１６】
特許文献２では、６４個の補間パターン例が示されているが、２値画像データの場合、（３×３）の画像サイズで最大（２＾８＝２５６）通りの組み合わせが存在する。この手法で更に精度を上げるため、１画素を３ビットの多値画像データとした場合には、（３×３）の画像サイズで最大（８＾８≒１．７×１０＾７）通りの組み合わせが存在し、大容量のメモリを用意する必要がある。
【００１７】
特許文献２では、前述の（１．７×１０＾７）通りの補間パターンを用意することは現実的に不可能と捉え、画素値が最大値／最小値の時のみ、最大値を「１」、最小値を「０」に置き換え、二値化したデータでパターンマッチングを行うとしている。しかしながら、この手法では多値画像ではエッジ検出頻度が極端に落ちる。
【００１８】
本発明では、以上の課題を解決するためになされたものであり、簡単な構成でエッジの判定を行うエッジ検出回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述の課題を解決するために、請求項１の発明に係るエッジ検出回路は、２次元エリア内にある注目点におけるエッジを検出するエッジ検出回路であって、注目点を囲む複数の離散点に係る画像データを保持するデータ保持回路と、複数の離散点に係る画像データを所定の経路に従って配列して出力するデータ並べ替え回路と、データ並び替え回路からの出力の内、所定の経路上で隣接する離散点間における画像データを比較し、その比較結果に基づいて注目点におけるエッジの有無に係る信号を出力するエッジ判定回路とを有することを特徴とする。
【００２０】
請求項２の発明に係るエッジ検出回路では、データ並べ替え回路は、所定の経路の起点と終点とを設定し、起点から終点に至る第１の経路に従って配列した画像データ、及び起点から終点に至る、第１の経路とは異なる第２の経路に従って配列した画像データを各々生成して出力するデータ再配列回路を有することを特徴とする。
【００２１】
請求項３の発明に係るエッジ検出回路では、データ再配列回路は、起点として、第１の起点及び第１の起点よりも注目点に近い第２の起点を、終点として、第１の終点及び第１の終点よりも注目点に近い第２の終点を、各々設定し、第１の起点から第１の終点に至る第１の経路に従って配列した画像データ、第１の起点から第１の終点に至る第１の経路とは異なる第２の経路に従って配列した画像データ、第２の起点から第２の終点に至る第３の経路に従って配列した画像データ、及び、第２の起点から第２の点に至る第３の経路とは異なる第４の経路に従って配列した画像データを各々生成して出力することを特徴とする。
【００２２】
請求項４の発明に係るエッジ検出回路では、データ再配列回路は、異なる起点と終点毎に、複数、備えられていることを特徴とする。
【００２３】
請求項５の発明に係るエッジ検出回路では、複数のデータ再配列回路に対応するエッジ判定回路からの各出力に基づき、注目点におけるエッジの方向を判定する判定結果解析回路を更に有することを特徴とする。
【００２４】
請求項６の発明に係るエッジ検出回路では、データ再配列回路は、起点及び終点を、順次、変更することを特徴とする。
【００２５】
請求項７の発明に係るエッジ検出回路では、異なる起点と終点毎に、エッジ判定回路からの対応する各出力を保持する遅延回路と、遅延回路に保持されたエッジ判定回路からの出力に基づき、注目点におけるエッジの方向を判定する判定結果解析回路とを更に有することを特徴とする。
【００２６】
請求項８の発明に係るエッジ検出回路では、データ並び替え回路は、所定の経路を、任意の点を囲む複数の離散点にて形成される四角形の辺上に設定することを特徴とする。
【００２７】
請求項９の発明に係るエッジ検出回路では、データ再配列回路は、終点を、注目点に対して、起点と点対称の位置に設定すると共に、第１の経路に属する離散点の数と第２の経路に属する離散点の数とが同数となるように、第１の経路と第２の経路とを設定することを特徴とする。
【００２８】
請求項１０の発明に係るエッジ検出回路では、データ再配列回路は、第１及び第２の終点を、注目点に対して、第１及び第２の起点と点対称の位置に設定すると共に、第１の経路に属する離散点の数と第２の経路に属する離散点の数とが同数となるように、第１の経路と第２の経路とを設定し、且つ、第３の経路に属する離散点の数と第４の経路に属する離散点の数とが同数となるように、第３の経路と第４の経路とを設定することを特徴とする。
【００２９】
請求項１１の発明に係るエッジ検出回路では、エッジ判定回路は、所定の経路上で隣接する離散点間における画像データを比較し、その差分が予め設定された閾値を超過した個数を計数し、この計数結果からエッジの有無を判定することを特徴とする。
【００３０】
請求項１２の発明に係るエッジ検出回路では、エッジ判定回路は、データ並べ替え回路からの出力が入力され、所定の経路上で隣接する離散点間における画像データの不一致を検出するデータ不一致検出ブロック、及び、不一致とされた個数を所定の値と比較する比較ブロックを有する計数ブロックを経路毎に備えると共に、複数の計数ブロックの出力が入力され、入力された計数ブロックの結果に基づいてエッジの有無を判定するエッジ判定ブロックを有することを特徴とする。
【発明の効果】
【００３１】
請求項１の発明によれば、２次元エリア内にある注目点におけるエッジを検出するエッジ検出回路であって、注目点を囲む複数の離散点に係る画像データを保持するデータ保持回路と、複数の離散点に係る画像データを所定の経路に従って配列して出力するデータ並べ替え回路と、データ並び替え回路からの出力の内、所定の経路上で隣接する離散点間における画像データを比較し、その比較結果に基づいて注目点におけるエッジの有無に係る信号を出力するエッジ判定回路とを有するようにしている。かかる発明によれば、所定の経路上で隣接する離散点間における画像データを比較し、その比較結果に基づいて注目点におけるエッジの有無を検出するため、従来例に比べ演算量が少なくて済み、演算回路が少ない小さな回路規模でエッジ検出回路を実現できる。
【００３２】
請求項２の発明によれば、データ並べ替え回路は、所定の経路の起点と終点とを設定し、起点から終点に至る第１の経路に従って配列した画像データ、及び起点から終点に至る、第１の経路とは異なる第２の経路に従って配列した画像データを各々生成して出力するデータ再配列回路を有するようにしている。かかる発明によれば、データ再配列回路は、保持された多角形の辺上のデータに起点と終点を設定し、起点から終点までの多角形の辺上の経路を走査する順にデータを出力する。更に、起点から終点までの前述の経路とは異なる経路を走査する順にデータを出力する。この二つの経路上のデータにより、注目した注目点を一重に囲む多角形の辺上を走査するデータを得ることができる。注目点を一重に囲む多角杉を構成するデータだけを用いてエッジ検出を行うため、処理するデータ数が少ない構成が可能となり、小さな回路規模でエッジ検出回路を実現することが可能になる。
【００３３】
請求項３の発明によれば、データ再配列回路は、起点として、第１の起点及び第１の起点よりも注目点に近い第２の起点を、終点として、第１の終点及び第１の終点よりも注目点に近い第２の終点を、各々設定し、第１の起点から第１の終点に至る第１の経路に従って配列した画像データ、第１の起点から第１の終点に至る第１の経路とは異なる第２の経路に従って配列した画像データ、第２の起点から第２の終点に至る第３の経路に従って配列した画像データ、及び、第２の起点から第２の点に至る第３の経路とは異なる第４の経路に従って配列した画像データを各々生成して出力するようにしている。かかる発明によれば、任意の注目点を２重に囲む多角形のデータを用いて、エッジ検出を行っているため、従来例に比べ、回路規模が小さいが高精度なエッジ検出が可能となる。
【００３４】
請求項４の発明によれば、データ再配列回路は、異なる起点と終点毎に、複数、備えられている。かかる発明によれば、起点と終点とを一組とし、異なる組毎に、複数、データ再配列回路を備えるため、処理時間の短縮、及び精度の向上を図ることができる。  
【００３５】
請求項５の発明によれば、複数のデータ再配列回路に対応するエッジ判定回路からの各出力に基づき、注目点におけるエッジの方向を判定する判定結果解析回路を更に有するようにしている。かかる発明によれば、エッジの方向を判定することが可能となる。
【００３６】
請求項６の発明によれば、データ再配列回路は、起点及び終点を、順次、変更するようにしている。かかる発明によれば、エッジ検出回路を複数用意することなく、１つのエッジ検出回路で処理が可能となるため、従来例に比べて、高精度なエッジ検出をより小さい回路構成で実現することが可能となる。
【００３７】
請求項７の発明によれば、異なる起点と終点毎に、エッジ判定回路からの対応する各出力を保持する遅延回路と、遅延回路に保持されたエッジ判定回路からの出力に基づき、注目点におけるエッジの方向を判定する判定結果解析回路とを更に有するようにしている。かかる発明によれば、エッジの方向を判定することが可能となる。
【００３８】
請求項８の発明によれば、データ並び替え回路は、所定の経路を、任意の点を囲む複数の離散点にて形成される四角形の辺上に設定するようにしている。これにより、四角形を構成するデータでは、注目点を中心に対称となる位置に起点と終点を設定すると、起点から終点までの二つの経路のデータ数が自然と等しくなり、また、辺上のどの位置を起点に設定しても終点までのデータ数が等しくなるため、エッジ検出回路を共通化することが可能となる。かかる発明によれば、より簡易な回路構成でエッジ検出回路を構成することができる。
【００３９】
請求項９の発明によれば、終点を、注目点に対して、起点と点対称の位置に設定すると共に、第１の経路に属する離散点の数と第２の経路に属する離散点の数とが同数となるように、第１の経路と第２の経路とを設定するようにしている。かかる発明によれば、起点、終点を多角形の対角に設定し、起点から終点までの二つの経路のデータ数を等しくすることにより、その多角形に対して最小の起点と終点の組み合わせ数で、エッジ検出パターンを設定することができる。
【００４０】
請求項１０の発明によれば、データ再配列回路は、第１及び第２の終点を、注目点に対して、第１及び第２の起点と点対称の位置に設定すると共に、第１の経路に属する離散点の数と第２の経路に属する離散点の数とが同数となるように、第１の経路と第２の経路とを設定し、且つ、第３の経路に属する離散点の数と第４の経路に属する離散点の数とが同数となるように、第３の経路と第４の経路とを設定するようにしている。かかる発明によれば、起点、終点を多角形の対角に設定し、起点から終点までの二つの経路のデータ数を等しくすることにより、その多角形に対して最小の起点と終点の組み合わせ数で、エッジ検出パターンを設定することができる。
【００４１】
請求項１１の発明によれば、エッジ判定回路は、所定の経路上で隣接する離散点間における画像データを比較し、その差分が予め設定された閾値を超過した個数を計数し、この計数結果からエッジの有無を判定するようにしている。かかる発明によれば、データ並べ替え回路で配列されたデータを隣同士比較し、変化している箇所の総和を計数し、任意の値と比較し、エッジの有無を判定しているので、簡単な回路の構成とすることができる。
【００４２】
請求項１２の発明によれば、エッジ判定回路は、データ並べ替え回路からの出力が入力され、所定の経路上で隣接する離散点間における画像データの不一致を検出するデータ不一致検出ブロック、及び、不一致とされた個数を所定の値と比較する比較ブロックを有する計数ブロックを経路毎に備えると共に、複数の計数ブロックの出力が入力され、入力された計数ブロックの結果に基づいてエッジの有無を判定するエッジ判定ブロックを有するようにしている。かかる発明によれば、複数個のデータ不一致検出ブロックで、データ並べ替え回路で配列されたデータを隣同士比較し、比較ブロックで変化している箇所の総和を計数し、任意の値と比較し、変化している箇所の総和が任意の値と一致するかどうかで、エッジの有無を判定することができる。この回路構成を用いることで、従来例に比べ演算量が少なく、パターンマッチングを用いないエッジ検出回路を実現することが可能となる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の実施形態について図面を参照しながら説明する。本発明の実施の形態では、画像中の任意の注目点がエッジ線上にあるか否かを、図１に示すような（４×４）画素からなる画像のエッジ検出を行う場合を例にとり、説明を行う。なお、エッジ検出を行う領域の大きさ及び形状は、（４×４）画素からなる正方画像に限らないことは勿論である。
【００４４】
本発明の実施の形態の説明では、注目点がエッジの線上にある場合はエッジあり、エッジの線上に無い場合には、エッジなしと呼ぶこととする。また、取り扱う画像データは、２値、又は多値とする。
【００４５】
また、本発明の実施の形態では、図１に示すように、（４×４）画素の画像は、四角形に配列されているものとし、各画素に対しては、図１に示すような符号（ア〜タ）を付けて説明を行う。
【００４６】
以下、外側の四角形とは、図１に示す（４×４）の画像データの中で、外側の１２画素（ア、イ、ウ、エ、ク、シ、タ、ソ、セ、ス、ケ、オ）で構成されている四角形（図１の実線部分）であると定義し、内側の四角形とは、内側の４画素（カ、キ、サ、コ）で構成されている四角形（図１の点線部分）であると定義する。
【００４７】
また、辺Ａとは、図１に示すように、外側の四角形を構成する上部の４画素（ア、イ、ウ、エ）で構成されている辺と定義とする。同様に、辺Ｂとは、４画素（エ、ク、シ、タ）で構成されている辺と定義し、辺Ｃとは、４画素（ア、オ、ケ、ス）で構成されている辺と定義し、辺Ｄとは、４画素（ス、セ、ソ、タ）で構成されている辺と定義する。
【００４８】
また、辺ａとは、図２に示すように内側の四角形を構成する上部の２画素（カ、キ）で構成されている辺と定義する。以下、同様に、辺ｂとは、２画素（キ、サ）で構成されている辺と定義し、辺ｃとは、２画素（カ、コ）で構成されている辺と定義し、辺ｄとは、２画素（コ、サ）で構成されている辺と定義する。
【００４９】
また、（４×４）画素の走査は、図２に示すようにして行う。まず、図２に示すように、外側の四角形と内側の四角形上に起点と終点を決めて、外側の四角形と内側の四角形の辺上でこの起点から終点まで経路を設定すると、２通りの経路を設定できる（図２では、辺ＡＢ、辺ａｂの経路と辺ＣＤ、辺ｃｄの経路）。起点から終点までの各画素の画像データは、この配列順で出力される。
【００５０】
（第１の実施の形態）
図３は、本発明の第１の実施の形態に係るエッジ検出回路の構成を示した図である。本発明の第１実施形態のエッジ検出回路は、図３に示すように、データ保持回路１と、データ並べ替え回路２と、エッジ判定回路３とで構成されている。
【００５１】
データ保持回路１は、画像中の任意の注目点周辺の画像データを保持する回路である。
【００５２】
データ並べ替え回路２は、前記データ保持回路１の出力が入力され、保持した画像データが形成する（４×４）画素に１組の起点と終点を設定し、起点から終点まで異なる二つの経路を走査し、この配列順に画像データを並べるデータ並べ替える機能、又は、外側の画素列と、外側の画素列に内包される内側の画素列に、それぞれ１組の起点と終点を設定し、起点から終点まで異なる４つの経路を走査し、この配列順に画像データを並べるデータ並べ替え機能のどちらかを有している。
【００５３】
なお、画像データとして多値を用いる場合は、データ保持回路１又はデータ並べ替え回路２に、２値化回路を設け、エッジ判定回路３に２値の画像データが入力するようにしている。
【００５４】
エッジ判定回路３は、データ並べ替え回路２で得られた２値の画像データが入力され、隣同士の画素の画像データを比較し、変化している組み合わせの数を計数することによりエッジがあるか否かを判定する。また、データ並べ替え回路２が外側、内側の二つの画素の画像データを出力する場合には、二つの多角形の辺上に設定された起点同士の比較を行い、この結果もエッジの判定に用いられる。
【００５５】
以下、各回路について、詳細に説明する。まず、データ保持回路１について説明する。
【００５６】
図４は、二値画像データに対応するデータ保持回路１を示したものである。ここで、データ保持回路１は、３個の１ライン遅延回路１１ａ〜１１ｃと、１２個の１画素遅延回路１２ａ〜１２ｌとで構成されている。
【００５７】
図４に示すように構成されるデータ保持回路１では、入力端子１０から、画像データ中の任意の領域内の画像データが入力されると、この画像データを、図１において（ア〜タ）で示したような１６個の画像データとして保持（同時化）し、保持（同時化）した画像データを出力する。
【００５８】
１ライン遅延回路１１ａ〜１１ｃは、ＲＡＭ(Random Access Memory)、又はＦＩＦ０(First-In First-Out)レジスタで構成される。１画素遅延回路１２ａ〜１２ｌは、Ｄフリップフロップで構成される。
【００５９】
図５は、多値画像データに対応するデータ保持回路１を示したものである。この多値画像データに対応したデータ保持回路１は、入力端子１０からの画像データを二値化する二値化回路１３を除いて、図４に示したデータ保持回路１と同様である。図５において、二値化回路１３は、画像データを予め定められた閾値と比較して、閾値を超えた画像データに「１」を、超えないデータに対して「０」を出力する。
【００６０】
なお、図５では、二値化回路１３を入力端子１０の次段に設けたが、二値化回路は、エッジ判定回路３の前段の任意の場所であれば、他の場所でも構わない。
【００６１】
図６は、多値画像データに対応するデータ保持回路１の更に別の例を示したものである。この多値画像データに対応したデータ保持回路１は、同時化された１６個の画像データを二値化する二値化回路１４を除いては、図４に示した二値画像データに対応するデータ保持回路１と同様である。
【００６２】
図６において、１画素遅延回路１２ａ〜１２ｌの段間から、同時化された１６個の画像データが出力される。この１６個の画像データは、二値化回路１４に供給される。
【００６３】
二値化回路１４は、同時化された１６個の画像データの平均値を算出する平均値算出回路と、その平均値と画像データを比較して、平均値を超えた画像データに「１」を、超えないデータに対して「０」を出力する二値化回路を有している。なお、平均値算出回路を例に挙げたが、中央値などの他の指標であっても良い。
【００６４】
次に、データ並べ替え回路２について説明する。図７は、データ並べ替え回路２を、配線によりデータを再配列するデータ再配列回路２１で実現したものである。
【００６５】
図７において、データ再配列回路２１は、データ保持回路１からの１６個の画像データ（ア〜タ）を入力し、図２に示した第１経路上〜第４の経路上の画素に係る画像データを、配線により、走査順に並び替えて、起点、終点と各経路のデータを出力する。データ再配列回路２１からの出力画像データをＰ１〜Ｐ１６とする。
【００６６】
ここでは、一例として、起点をア、終点をタとした第１〜第４の経路に係るデータの並び替えを実現している。図２に示したように起点及び終点を設定した場合、第１〜第４の経路と、画像データ（ア〜タ）及びデータ再配列回路２１からの出力画像データＰ１〜Ｐ１６の関係は、以下のようになる。
【００６７】
第１経路：ア（Ｐ１）−イ（Ｐ２）−ウ（Ｐ３）−エ（Ｐ４）−ク（Ｐ５）−シ（Ｐ６）−タ（Ｐ７）
第２経路：ア（Ｐ１）−オ（Ｐ１１）−ケ（Ｐ１２）−ス（Ｐ１３）−セ（Ｐ１４）−ソ（Ｐ１５）−タ（Ｐ７）
第３経路：カ（Ｐ８）−キ（Ｐ９）−サ（Ｐ１０）
第４経路：カ（Ｐ８）−コ（Ｐ１６）−サ（Ｐ１０）
【００６８】
内側の四角形に係る経路データが不要なときは、配線を形成しないか、或いは、後段にセレクタを備えて、外側の四角形に係る経路データのみを取り出すように構成すれば良い。
【００６９】
図８は、データ並べ替え回路２の他の例を示したものである。この例では、データ並べ替え回路２は、任意に起点と終点を設定して、１６個の入力端子に入力される（４×４）画素の各画素の画像データを、起点から終点までの、図２に示す第１の経路及び第２の経路の各経路上の画素の配列順に並び替えて出力する。
【００７０】
図８に示すデータ並べ替え回路２は、起点設定回路３１と、終点設定回路３２と、７個のセレクタ３３ａ〜３３ｇと、制御信号生成回路３４から構成されている。
【００７１】
セレクタ３３ａ〜３３ｇは、全て同じ構成で、１６個の入力端子から、制御信号生成回路３４から入力される制御信号によって選択された１個の信号を出力するものである。
【００７２】
なお、ここでは、セレクタ３３ａは起点に設定された画素位置の画素データを選択して出力し、セレクタ３３ｇは終点に設定された画素位置の画素データを選択して出力し、セレクタ３３ｂ〜３３ｆは各経路中の各画素位置の画素データを選択して出力する。
【００７３】
起点設定回路３１は、入力された起点の情報を制御信号生成回路３４に与えるものであり、終点設定回路３２は、入力された終点の情報を制御信号生成回路７８に与える。
【００７４】
制御信号生成回路３４は、起点設定回路３１及び終点設定回路３２より与えられる起点と終点の情報をもとに、各セレクタ３３ａ〜３３ｇに出力する制御信号を生成する。
【００７５】
制御信号生成回路３４は、例えばＣＰＵ(Central Processing Unit)などのプロセッサであり、プログラムに基づき、セレクタ３３ａのセレクト端子ＳＥＬに起点設定回路３１で設定された入力端子の番地を選択する制御信号を出し、且つ、セレクタ３３ｇに終点設定回路３２で設定された入力端子の番地を選択する制御信号を出し、且つ、セレクタ３３ｂ〜３３ｆには、起点から終点までの経路上のデータを選択する制御信号を出力する。これにより、任意に設定された起点と終点に基づき、各経路上の画素の配列順に並び替えて経路上の画素の画像データが出力されることになる。
【００７６】
なお、図２の第３の経路上のデータ、及び第４の経路上のデータを各経路上の画素の配列順に並び替えて出力させるには、セレクタの数を増やし、且つ、起点設定回路３１と終点設定回路３２により起点と終点を設定し、制御信号生成回路３４のプログラムを追加すれば良い。
【００７７】
図９は、データ並べ替え回路２の更に他の例である。データ並べ替え回路２は、起点と終点を任意に設定可能であることは、図８に示したデータ並べ替え回路２と同様であるが、制御信号生成回路３４、起点設定回路３１及び終点設定回路３２の代わりに、起点終点経路設定回路４１、ＲＡＭ(Random Access Memory)４２、制御信号生成回路４３及びメモリコントローラ４４を有している点が図８の構成とは異なる。
【００７８】
起点終点経路設定回路４１は、メモリコントローラ４４に入力する、起点、終点及び経路に関する情報（経路情報）を設定する。
【００７９】
ＲＡＭ４２は、経路毎に、セレクタ３３ａ〜３３ｇに与える制御信号に相当するデータを、アドレスと対応付けて格納している。
【００８０】
メモリコントローラ４４は、起点終点経路設定回路４１から入力される経路情報に基づき、アドレスを指定して、その経路情報に対応するデータをＲＡＭ４２から出力させる。
【００８１】
ＲＡＭ４２から出力されたデータは、メモリコントローラ４４を介し、制御信号生成回路４３に送られる。制御信号生成回路４３は、メモリコントローラ４４を介してＲＡＭ４２から入力されるデータに基づき、セレクタ３３ａ〜３３ｇのセレクト端子ＳＥＬに入力する制御信号を生成し、セレクタ３３ａ〜３３ｇに出力する。これにより、設定された経路に係る配列順に、画素に係る画素データが出力される。この他の動作は、図８に示したデータ並べ替え回路と同様である。
【００８２】
なお、図２の第３の経路上のデータ、及び第４の経路上のデータを出力する場合は、セレクタの数を増やし、且つ、ＲＡＭ４２に記憶するデータに第３の経路上のデータと第４の経路上のデータを追加することで対応できる。
【００８３】
次に、エッジ判定回路３について説明する。エッジ判定回路３は、入力されたある画素の画像データの値と、その隣の画素の画像データの値とを比較し、変化している組み合わせの数を計数することにより、所定の領域にエッジがあるか否かを判定する。なお、入力される画像データは２値である。
【００８４】
図１０は、エッジ判定回路３の一例である。これは、（４×４）画素の領域中、外側の四角形の辺上に配列された画素を用いてエッジ判定を行う。
【００８５】
エッジ判定回路３は、計数ブロック５０及び５１と、エッジ判定ブロック５２とから構成されている。なお、計数ブロック５０と計数ブロック５１は同じ構成である。
【００８６】
計数ブロック５０は、外側の１つの経路上の画素の画像データ（第１の経路の画像データＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）が入力される６個の排他的論理和ゲート５３ａ〜５３ｆと、排他的論理和ゲート５３ａ〜５３ｆからの出力を加算する加算器５４ａと、加算器５４ａの加算結果を「００１」と比較する比較器５５ａとで構成される。
【００８７】
同様に、計数ブロック５１は、外側の他の経路上の画素の画像データ（第２の経路の画像データＰ１、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ７）が入力される６個の排他的論理和ゲート５３ｇ〜５３ｌと、排他的論理和ゲート５３ｇ〜５３ｌからの出力を加算する加算器５４ｂと、加算器５４ｂの加算結果を「００１」と比較する比較器５５ｂとで構成される。エッジ判定ブロック５２は論理積ゲートで構成される。
【００８８】
計数ブロック５０の場合、排他的論理和ゲート５３ａ〜５３ｆには、図２に示す第１の経路上の７個の画素の画像データ（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）が入力され、排他的論理和ゲート５３ａ〜５３ｆからは、隣り合う画素の画像データが一致していれば「０」、不一致であれば「１」が出力される。
【００８９】
加算器５４ａは、それぞれの排他的論理和ゲート５３ａ〜５３ｆの出力を加算する。ここで、加算結果は隣り合う画素の画像データが不一致である回数を表す。比較器５５ａは、加算器５４ａの加算結果と「００１」とを比較し、加算結果が「００１」であれば「１」を、「００１」以外であれば「０」を出力する。このように、本実施の形態においては、この回数が１回であればエッジがあるとみなすため、比較器５５ａの出力は、第１の経路上に、エッジがあるか否かを示す信号となる。
【００９０】
一方、計数ブロック５１の場合、排他的論理和ゲート５３ｇ〜５３ｌには、図２に示す第２の経路上の７個の画像データ（Ｐ１、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ７）が入力され、隣り合う画素の画像データが一致していれば「０」、不一致であれば「１」が出力される。
【００９１】
加算器５４ｂは、それぞれの排他的論理和の出力を加算する。ここで、加算結果は隣り合う画素の画像データが不一致である回数を表す。比較器５５ｂは、加算器５４ｂの加算結果と「００１」とを比較し、加算結果が「００１」であれば「１」を、「００１」以外であれば「０」を出力する。このように、本実施の形態においては、この回数が１回であればエッジがあるとみなすので、比較器５５ｂの出力は、第２の経路上にエッジがあるか否かを示す信号となる。
【００９２】
計数ブロック５０と計数ブロック５１の結果は、エッジ判定ブロック５２に入力される。エッジ判定ブロック５２は論理積ゲート５６からなる。ここで、計数ブロック５０と計数ブロック５１の結果が、双方とも「１」のとき、本実施の形態においては、図２に示す（４×４）画素の領域中にエッジがあるとみなす。このため、エッジ判定ブロック５２の出力は、（４×４）画素の領域にエッジがあるか否かを示す信号となる。
【００９３】
図１１及び図１２は、エッジ判定回路３の他の例を示すものである。この構成は、図２に示す外側の画素の画像データと内側の画素の画像データを用いてエッジ判定を行う。
【００９４】
図１１において、エッジ判定回路３は、計数ブロック６０及び６１と、エッジ判定ブロック６２とから構成されている。なお、計数ブロック６０と計数ブロック６１とは同様に構成されている。
【００９５】
計数ブロック６０は、図１２に示すように、外側の四角形の経路上の画素の画像データ（第１の経路の画像データＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）が入力される６個の排他的論理和ゲート６３ａ〜６３ｆと、内側の四角形の経路上の画素の画像データ（第３の経路の画像データＰ８、Ｐ９、Ｐ１０）が入力される２個の排他的論理和ゲート６４ａ及び６４ｂと、排他的論理和ゲート６３ａ〜６３ｆからの出力を加算する加算器６５ａと、加算器６５ａの加算結果を「００１」と比較し、加算結果が「００１」なら「１」を、「００１」以外なら「０」を出力する比較器６６ａと、排他的論理和ゲート６４ａ及び６４ｂの出力が入力される排他的論理和ゲート６７ａと、排他的論理和ゲート６３ａ〜６３ｃの出力が入力される論理和ゲート６８ａと、排他的論理和ゲート６３ｄ〜６３ｆの出力が入力される論理和ゲート６９ａとで構成される。
【００９６】
計数ブロック６１は、図１３に示すように、外側の四角形の他の経路上の画素の画像データ（第２の経路の画像データＰ１、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ７）が入力される６個の排他的論理和ゲート６３ｇ〜６３ｌと、内側の四角形の他の経路上の画素の画像データ（第４の経路の画像データＰ８，Ｐ１６、Ｐ１０）が入力される２個の排他的論理和ゲート６４ｃ及び６４ｄと、排他的論理和ゲート６３ｇ〜６３ｌからの出力を加算する加算器６５ｂと、加算器６５ｂの加算結果を「００１」と比較し、加算結果が「００１」なら「１」を、「００１」以外なら「０」を出力する比較器６６ｂと、排他的論理和ゲート６４ｃ及び６４ｄの出力が入力される排他的論理和ゲート６７ｂと、排他的論理和ゲート６３ｇ〜６３ｉの出力が入力される論理和ゲート６８ｂと、排他的論理和ゲート６３ｊ〜６３ｌの出力が入力される論理和ゲート６９ｂとで構成される。
【００９７】
エッジ判定ブロック６２は、図１４に示すように、排他的論理和ゲート７１ａ、７１ｂ、７２ａ、７２ｂと、排他的論理和ゲート７３と、論理積ゲート７４とで構成される。
【００９８】
まず、図１２に示す計数ブロック６０の動作について説明する。計数ブロック６０の場合、排他的論理和ゲート６３ａ〜６３ｆには、図２に示す第１の経路上の７個の画像データ（Ｐ１，Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）が入力され、排他的論理和ゲート６３ａ〜６３ｆからは、隣り合う画素の画像データが一致していれば「０」、不一致であれば「１」が出力される。加算器６５ａは排他的論理和ゲート６３ａ〜６３ｆの出力を加算する。ここで、加算結果は隣り合う画素の画像データが不一致である回数を表す。比較器６６ａは、加算器６５ａの加算結果を「００１」と比較し、加算結果が「００１」なら「１」を、「００１」以外なら「０」を出力する。この比較器６６ａの出力が信号Ｓ２ａとして出力される。
【００９９】
また、排他的論理和ゲート６４ａ及び６４ｂには、図２に示す第３の経路上の３個の画素に係る画像データ（Ｐ８、Ｐ９、Ｐ１０）が入力され、排他的論理和ゲート６４ａ及び６４ｂからは、隣り合う画素の画像データが一致していれば「０」、不一致であれば「１」が出力される。排他的論理和ゲート６４ａの出力が信号Ｓ４ａとして出力され、排他的論理和ゲート６４ｂの出力が信号Ｓ６ａとして出力される。
【０１００】
なお、排他的論理和ゲート６７ａの出力は、先に述べた理由により、第３の経路上にエッジがあるか否かを示す信号となる。この排他的論理和ゲート６７ａの出力が信号Ｓ５ａとして出力される。
【０１０１】
論理和ゲート６８ａには、排他的論理和ゲート６３ａ〜６３ｃの出力が入力され、論理和ゲート６８ａからは、第１の経路上の起点から４個目までの画素間に、エッジがある場合には、「１」が出力される。この論理和ゲート６８ａの出力が信号Ｓ１ａとして出力される。
【０１０２】
論理和ゲート６９ａには、排他的論理和ゲート６３ｄ〜６３ｆの出力が入力され、論理和ゲート６９ａからは、第１の経路上の終点から４個目までの画素間でエッジがある場合には、「１」が出力される。この論理和ゲート６９ａの出力が信号Ｓ３ａとして出力される。
【０１０３】
次に、図１３に示す計数ブロック６１の動作について説明する。計数ブロック６１の場合、排他的論理和ゲート６３ｇ〜６３ｌには、図２に示す第２の経路上の７個の画像データが入力され、排他的論理和ゲート６３ｇ〜６３ｌからは、隣り合う画素の画像データが一致していれば「０」、不一致であれば「１」が出力される。加算器６５ｂは排他的論理和ゲート６３ｇ〜６３ｌの出力を加算する。ここで、加算結果は隣り合う画素の画像データが不一致である回数を表す。比較器６６ｂは、加算器６５ｂの加算結果を「００１」と比較し、加算結果が「００１」なら「１」を、「００１」以外なら「０」を出力する。この比較器６６ｂの出力が信号Ｓ２ｂとして出力される。
【０１０４】
また、排他的論理和ゲート６４ｃ及び６４ｄには、図２に示す第４の経路上の３個の画像データが入力され、排他的論理和ゲート６４ｃ及び６４ｄからは、隣り合う画素の画像データが一致していれば「０」、不一致であれば「１」が出力される。排他的論理和ゲート６４ｃの出力は信号Ｓ４ｂとして出力され、排他的論理和ゲート６４ｄの出力は信号Ｓ６ｂとして出力される。
【０１０５】
なお、排他的論理和ゲート６７ｂの出力は、先に述べた理由により、第４の経路上にエッジがあるか否かを示す信号となる。この排他的論理和ゲート６７ｂの出力は、信号Ｓ５ｂとして出力される。
【０１０６】
論理和ゲート６８ｂには、排他的論理和ゲート６３ｇ〜６３ｉの出力が入力され、論理和ゲート６８ｂからは、第２の経路上の起点から４個目までの画素間でエッジがある場合には、「１」が出力される。この論理和ゲート６８ｂの出力が信号Ｓ１ｂとして出力される。
【０１０７】
論理和ゲート６９ｂには、排他的論理和ゲート６３ｊ〜６３ｌの出力が入力され、論理和ゲート６９ｂからは、第２の経路上の終点から４個目までの画素間でエッジがある場合には、「１」が出力される。この論理和ゲート６９ｂの出力が信号Ｓ３ｂとして出力される。
【０１０８】
次に、図１４に示すエッジ判定ブロック６２について説明する。排他的論理和ゲート７１ａには、計数ブロック６０における論理和ゲート６８ａの出力信号Ｓ１ａと、排他的論理和ゲート６４ａの出力信号Ｓ４ａが入力される。排他的論理和ゲート７１ａからは、図２において、第１の経路上の起点から４個目までの画素上と、第３の経路の辺ａ上とで、ともにエッジがある場合、及び、ともにエッジが無い場合には「１」が出力され、一方にエッジがあり、他方にエッジが無い場合は、「０」が出力される。
【０１０９】
排他的論理和ゲート７２ａには、計数ブロック６０における論理和ゲート６９ａの出力信号Ｓ３ａと、排他的論理和ゲート６４ｂの出力信号Ｓ６ａが入力される。排他的論理和ゲート７２ａからは、第１の経路上の終点から４個目までの画素上と、第３の経路の辺ｂ上で、ともにエッジがある場合、及び、ともにエッジが無い場合には「１」が出力され、一方にエッジがあり、他方にエッジが無い場合は、「０」が出力される。
【０１１０】
排他的論理和ゲート７３には、図２に示す第１の経路と第２の経路の起点の画像データと、第３の経路と第４の経路の起点の画像データが入力され、両方の起点の画像データが一致しているか否かの判定が行われる。一致している場合は「１」が出力され、不一致の場合は「０」が出力される。
【０１１１】
排他的論理和ゲート７１ｂには、計数ブロック６１における論理和ゲート６８ｂの出力信号Ｓ１ｂと、排他的論理和ゲート６４ｃの出力信号Ｓ４ｂが入力される。排他的論理和ゲート７１ｂからは、第２の経路上の起点から４個目までの画素上と、第４の経路の辺ｃ上で、ともにエッジがある場合、及び、ともにエッジが無い場合には「１」が、一方にエッジがあり、他方にエッジが無い場合は、「０」が出力される。
【０１１２】
排他的論理和ゲート７２ｂには、計数ブロック６１における論理和ゲート６９ｂの出力信号Ｓ３ｂと、排他的論理和ゲート６４ｄの出力信号Ｓ６ｂが入力される。排他的論理和ゲート７２ｂからは、第２の経路上の終点から４個目までの画素上と、第４の経路の辺ｄ上で、ともにエッジがある場合、及び、ともにエッジが無い場合には「１」が、一方にエッジがあり、他方にエッジが無い場合は、「０」が出力される。
【０１１３】
論理積ゲート７４には、計数ブロック６０における比較器６６ａの出力信号Ｓ２ａ、排他的論理和ゲート６７ａの出力信号Ｓ５ａ、計数ブロック６１における比較器６６ｂの出力信号Ｓ２ｂ、排他的論理和ゲート６７ｂの出力信号Ｓ５ｂ、排他的論理和ゲート７１ａ、７１ｂ、７２ａ、７２ｂ、７３の出力が入力され、全て「１」が入力された場合に、注目点にエッジがあると判定される。
【０１１４】
なお、上記エッジ判定回路３は、（４×４）画素の画像データでしかも第１の経路上及び第２の経路上の７個の画素を入力した場合の例であるが、これ以外の画像サイズ、又は７個以外の画素数の画像データが入力された場合は、前記排他的論理和の数を変化させることで、実現できる。
【０１１５】
以上、注目点を囲む複数の経路上で、隣接する画素間で有意な差異がある個数を求め、その個数と経路とにより、注目点がエッジ上に位置するか否かを判定するようにしているので、マトリクス回路やパターンマッチングのためのメモリを用いることなく、簡単な回路で、エッジの検出が可能となる。
【０１１６】
（第２の実施の形態）
次に第２の実施の形態について説明する。第２の実施の形態は、始点と終点が異なる複数のパターンにおけるエッジの検出を行い、その検出結果に基づき、エッジの方向をも検出可能としたものである。
【０１１７】
図１５は、本実施の形態に係るエッジ検出回路の構成図である。本発明の第２の実施形態に係るエッジ検出回路は、データ保持回路１０１と、データ並べ替え回路１０２と、６個のエッジ判定回路１０３ａ〜１０３ｆからなるエッジ判定回路群１０３と、判定結果解析回路１０４とで構成されている。
【０１１８】
データ保持回路１０１は、画像中の任意の注目点周辺の画像データを保持する回路である。データ保持回路１０１は、第１の実施形態におけるデータ保持回路１と同様に、図４〜図６に示した構成により実現できる。
【０１１９】
データ並べ替え回路１０２は、図１６に示すように、６個のデータ再配列回路１１１ａ〜１１１ｆにより構成される。この例は、第１の経路及び第２の経路に含まれる画素に関して画像データの並び替えを行うものである。
【０１２０】
６個のデータ再配列回路１１１ａ〜１１１ｆが必要な理由は、以下の通りである。
【０１２１】
まず、図１７（Ａ）の走査１−１のように、外側の四角形の辺上に起点と終点を決める。次に決定した起点と終点に一番近い内側の四角形の辺上に起点と終点を決める。外側の四角形と内側の四角形の辺上でこの起点から終点まで経路を設定すると、２通りの経路を設定できる（図１７（Ａ）では、辺ＡＢ、辺ａｂの経路と辺ＣＤ、辺ｃｄの経路）。
【０１２２】
更に、外側の四角形の辺上の起点と終点を外側の四角形の辺上を１周走査させて、全ての起点において、走査１−１のように起点と終点間の経路を設定すると、１２通りの設定が可能となる。このとき、内側の四角形の起点と終点は、外側の四角形の起点と終点の設定位置に一番近い点に設定する。
【０１２３】
この１２通りの設定は、（４×４）の画像データの外側の四角形の全ての点を起点としているため、この全パターンの経路上の画像データでエッジの検出を行えば、注目点に対する全てのエッジを逃がさずに検出することが可能となる。
【０１２４】
しかし、１２通りの内、６通りは、起点と終点の位置が逆になるだけである。従って、起点と終点の位置が逆になる並びを除く、６通りの画像の並びによって、エッジ検出を行えば良いことになる。
【０１２５】
上記内容を踏まえて起点と終点を設定すると、図１７（Ａ）〜図１７（Ｆ）の走査１−１、走査１−２、走査２−１、走査２−２、走査３−１、走査３−２の６通りとなる。従って、上記６通りの起点と終点を選択すれば、全ての画像データの並びによって、エッジを検出することができ、演算量を小さくすることが可能となる。
【０１２６】
なお、以上の説明は、（４×４）画素をエッジの検出単位とした場合のものであり、検出単位の大きさが異なれば、当然、必要なデータ再配列回路の配列数も異なる。
【０１２７】
図１８〜図２３は、６個のデータ再配列回路１１１ａ〜１１１ｆの具体的な構成を示したものである。
【０１２８】
図１８はデータ再配列回路１１１ａを、図１９はデータ再配列回路１１１ｂを、図２０はデータ再配列回路１１１ｃを、図２１はデータ再配列回路１１１ｄを、図２２はデータ再配列回路１１１ｅを、図２３はデータ再配列回路１１１ｆを、それぞれ示している。
【０１２９】
なお、各データ再配列回路は、１２個の入力端子と、１２個の出力と、これを接続する配線で構成されている。
【０１３０】
図２４は、更に、内側の第３の経路及び第４の経路に含まれる画素に関しても画像データの並び替えを行うデータ並べ替え回路２の例を示したものである。この場合、データ並べ替え回路１０２は、６個のデータ再配列回路１２１ａ〜１２１ｆで構成される。
【０１３１】
図２５〜図３０は、図２４に示す６個のデータ再配列回路１２１ａ〜１２１ｆの具体的な構成を示したものである。
【０１３２】
図２５はデータ再配列回路１２１ａを、図２６はデータ再配列回路１２１ｂを、図２７はデータ再配列回路１２１ｃを、図２８はデータ再配列回路１２１ｄを、図２９はデータ再配列回路１２１ｅを、図３０はデータ再配列回路１２１ｆを、それぞれ示している。
【０１３３】
なお、各データ再配列回路は、１６個の入力端子と、１６個の出力と、これを接続する配線で構成されている。
【０１３４】
図１５における６個のエッジ判定回路１０３ａ〜１０３ｆは、各々は、６個のデータ再配列回路１１１ａ〜１１１ｆ（又は、６個のデータ再配列回路１２１ａ〜１２１ｆ）の各データ再配列回路毎に接続されている。個々のエッジ判定回路１０３ａ〜１０３ｆは、第１の実施の形態と同様に構成される。
【０１３５】
判定結果解析回路１０４は、エッジ判定回路１０３ａ〜１０３ｆの出力に基づき、エッジの方向を判定する。
【０１３６】
図３１は、判定結果解析回路１０４の一例を示したものである。図３１に示すように、判定結果解析回路１０４は、エッジ判定回路１０３ａ〜１０３ｆの各々からの出力を６ビットのアドレスとしてエッジの方向を出力するルックアップテーブル（ＬＵＴ）回路１４１と、ＬＵＴ回路１４１の出力を保持するステータスレジスタ１４２とからなる。ステータスレジスタ１４２に保持されたＬＵＴ回路１４１の出力は、ＣＰＵ１４３により読み出される。
【０１３７】
図３２は、エッジ判定回路１０３ａ〜１０３ｆからの出力と、（４×４）画素の外側領域におけるエッジの位置の関係を示したものである。同図において、黒が画像データ「０」、白が画像データ「１」を表し、この黒と白との間にエッジが存在する。
【０１３８】
ＬＵＴ回路１４１は、図３２に基づいたデータが格納されており、エッジ判定回路１０３ａ〜１０３ｆからの出力に応じたエッジの方向を出力する。
【０１３９】
次に第２の実施の形態の動作について説明する。図１５において、データ保持回路１０１は、第１の実施の形態と同様に動作し、画像中のある任意の注目点周辺の画像データを保持する。
【０１４０】
データ並べ替え回路１０２は、６組の起点と終点に対応する画素データの並べ替えを６個のデータ再配列回路１１１ａ〜１１１ｆ（又は、６個のデータ再配列回路１２１ａ〜１２１ｆ）で行い、各起点と終点に関する画像データを出力する。
【０１４１】
エッジ判定回路群１０３においては、データ並べ替え回路２から出力された、各起点と終点に関する６組の画像データが、対応するエッジ判定回路１０３ａ〜１０３ｆに入力される。そして、第１の実施の形態と同様に、隣接画素間の画像データの値とを比較し、変化している組み合わせの数を計数することにより、各起点と終点の画素配列中エッジがあるか否かを判定する。
【０１４２】
判定結果解析回路１０４は、エッジ判定回路１０３ａ〜１０３ｆの出力に応じて、注目点のエッジの方向を判定して出力する。
【０１４３】
（第３の実施の形態）
次に第３の実施の形態について説明する。本発明の第３実施の形態も、第２の実施の形態と同様、起点と終点とを一組として、異なる起点と終点との組におけるエッジの検出を行い、その検出結果に基づき、エッジの方向をも検出可能としたものである。
【０１４４】
前述の第２の実施の形態では、データ並べ替え回路１０２として、各起点と終点との組毎に６個のデータ再配列回路１１１ａ〜１１１ｆ（又はデータ再配列回路１２１ａ〜１２１ｆ）を用意している。これに対して、この実施形態では、データ並べ替え回路を、起点と終点との組を変更可能な単一の回路にて構成し、更に、各起点と終点との組に対応するエッジ判定回路からの出力を保持する、５つの遅延回路を備えたことである。
【０１４５】
図３３は、第３の実施の形態に係るエッジ検出回路の構成を示すものである。図３３に示すように、第３の実施の形態に係るエッジ検出回路は、データ保持回路２０１と、データ並べ替え回路２０２と、エッジ判定回路２０３と、判定結果解析回路２０４と、５個の遅延回路２１１ａ〜２１１ｅとからなる遅延部２０５で構成される。なお、データ保持回路２０１と、エッジ判定回路２０３と、判定結果解析回路２０４は、第１、第２の実施の形態で示した構成と同様である。データ並べ替え回路２０２は、第１の実施の形態で示した、図８または図９に示した構成のものが用いられる。
【０１４６】
次に第３の実施の形態の動作を説明する。データ保持回路２０１に保持された画像データは、起点と終点とを一組として、順次、その組を変更しながら設定されるデータ並べ替え回路２０２により並べ替えられ、出力される。異なる起点と終点との組に対応する画像データは、順次、エッジ判定回路２０３に入力され、エッジ判定が行われる。
【０１４７】
エッジ判定回路２０３からのエッジ判定結果は遅延部２０５に入力され、遅延部２０５において、順次、エッジ判定結果が遅延回路２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ、２１１ｅにシフトされる。
【０１４８】
全ての起点と終点との組（本実施の形態では、６つ）に対してエッジ判定が完了した後に、判定結果解析回路２０４に、遅延回路２１１ａ〜２１１ｅに保持されたエッジ判定結果が入力され、エッジの方向が判定される。
【０１４９】
図３３は、エッジを検出するのに必要な複数の画素の対となる起点と終点の組み合わせが６個ある場合の例である。対となる起点と終点の組み合わせがｎ通りある場合には、（ｎ−１）個の遅延回路を用意すれば良い。
【０１５０】
本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【産業上の利用可能性】
【０１５１】
本発明は、画像入力機器（デジタルカメラ、スキャナ、コピー、ファックス等）の画像表示装置のおけるエッジ検出回路として用いて好適である。
【図面の簡単な説明】
【０１５２】
【図１】本発明の実施形態における画素配置の説明図である。
【図２】本発明の実施形態における走査方向の説明図である。
【図３】本発明の第１の実施形態の構成を示すブロック図である。
【図４】本発明の第１の実施形態におけるデータ保持回路の一例のブロック図である。
【図５】本発明の第１の実施形態におけるデータ保持回路の他の例のブロック図である。
【図６】本発明の第１の実施形態におけるデータ保持回路の更に他の例のブロック図である。
【図７】本発明の第１の実施形態におけるデータ並べ替え回路の一例のブロック図である。
【図８】本発明の第１の実施形態におけるデータ並べ替え回路の他の例のブロック図である。
【図９】本発明の第１の実施形態におけるデータ並べ替え回路の更に他の例のブロック図である。
【図１０】本発明の第１の実施形態におけるエッジ判定回路の一例のブロック図である。
【図１１】本発明の第１の実施形態におけるエッジ判定回路の他の例のブロック図である。
【図１２】本発明の第１の実施形態におけるエッジ判定回路の他の例における第１の計数ブロックの一例のブロック図である。
【図１３】本発明の第１の実施形態におけるエッジ判定回路の他の例における第２の計数ブロックの一例のブロック図である。
【図１４】本発明の第１の実施形態におけるエッジ判定回路の他の例におけるエッジ判定ブロックの一例のブロック図である。
【図１５】本発明の第２の実施形態の構成を示すブロック図である。
【図１６】本発明の第２の実施形態におけるデータ並べ替え回路の一例のブロック図である。
【図１７】本発明の第２の実施形態における走査方向の説明図である。
【図１８】本発明の第２の実施形態における第１のデータ再配列回路の一例のブロック図である。
【図１９】本発明の第２の実施形態における第２のデータ再配列回路の一例のブロック図である。
【図２０】本発明の第２の実施形態における第３のデータ再配列回路の一例のブロック図である。
【図２１】本発明の第２の実施形態における第４のデータ再配列回路の一例のブロック図である。
【図２２】本発明の第２の実施形態における第５のデータ再配列回路の一例のブロック図である。
【図２３】本発明の第２の実施形態における第６のデータ再配列回路の一例のブロック図である。
【図２４】本発明の第２の実施形態におけるデータ並べ替え回路の他の例のブロック図である。
【図２５】本発明の第２の実施形態における第１のデータ再配列回路の他の例のブロック図である。
【図２６】本発明の第２の実施形態における第２のデータ再配列回路の他の例のブロック図である。
【図２７】本発明の第２の実施形態における第３のデータ再配列回路の他の例のブロック図である。
【図２８】本発明の第２の実施形態における第４のデータ再配列回路の他の例のブロック図である。
【図２９】本発明の第２の実施形態における第５のデータ再配列回路の他の例のブロック図である。
【図３０】本発明の第２の実施形態における第６のデータ再配列回路の他の例のブロック図である。
【図３１】本発明の第２の実施形態における判定結果解析回路の一例のブロック図である。
【図３２】本発明の第２の実施形態における判定結果解析回路の説明図である。
【図３３】本発明の第３の実施形態のブロック図である。
【図３４】エッジの説明図である。
【図３５】従来のエッジ検出回路の一例のブロック図である。
【図３６】従来のエッジ検出回路の他の例の説明図である。
【図３７】従来のエッジ検出回路の他の例の説明図である。
【図３８】従来のエッジ検出回路における二次微分回路の一例を示すブロック図である。
【符号の説明】
【０１５３】
１：データ保持回路、
２：データ並べ替え回路、
３：エッジ判定回路、
１３：二値化回路、
１４：二値化回路、
２１：データ再配列回路、
１０１：データ保持回路、
１０２：データ並べ替え回路、
１０３：エッジ判定回路群、
１０３ａ〜１０３ｆ：エッジ判定回路、
１０４：判定結果解析回路、
１１１ａ〜１１１ｆ：データ再配列回路、
１２１ａ〜１２１ｆ：データ再配列回路、
１４１：ＬＵＴ回路、
２０１：データ保持回路、
２０２：データ並べ替え回路、
２０３：エッジ判定回路、
２０４：判定結果解析回路、
２０５：遅延部、
２１１ａ〜２１１ｅ：遅延回路、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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