(57)【要約】【課題】終端部の面積を相対的に小さくし、これにより素子領域の面積を相対的に大きくし、オン抵抗を小さくすることができる半導体装置を提供する。【解決手段】素子領域には、トレンチゲート型のｎチャネルＭＯＳトランジスタが形成されている。この素子領域を囲う終端領域には、Ｐ型ベース層１３と同等以上の深さをもって形成されたトレンチＴ２と、このトレンチＴ２内に形成される埋め込みフィールド絶縁膜２０とが形成されている。【選択図】図１
2007288009.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が形成される素子領域と、
この素子領域を囲うように前記半導体層に形成される終端領域とを備えた半導体装置において、
前記半導体素子は、第１導電型の第１半導体層と、前記第１半導体層の表面上に形成された第１導電型の第２半導体層と、前記第２半導体層上に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に形成された第１導電型の半導体拡散層と、前記半導体拡散層の表面から前記第２半導体層に達する深さに形成された第１のトレンチと、前記第１のトレンチにゲート絶縁膜を介して導電膜を埋め込んで形成されるゲート電極と、前記半導体拡散層及び半導体ベース層にコンタクトする第１の主電極と、前記第１半導体層の裏面に形成された第２の主電極と
を備え、
前記終端領域は、前記第２半導体層に前記半導体ベース層と同等以上の深さをもって形成された第２のトレンチと、この第２のトレンチ内に形成される埋め込み絶縁膜とを備えた
ことを特徴とする半導体装置。
【請求項２】
前記半導体ベース層は、前記終端領域まで延びるように形成されており、前記第２のトレンチは、この半導体ベース層を貫通するように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のトレンチは、前記終端領域において所定の間隔を空けて複数個形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記埋め込み絶縁膜は、前記間隔の部分を酸化してなる酸化膜と、更にトレンチ内で成長した酸化膜とから構成されることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体素子が形成される素子領域と、
この素子領域を囲うように前記半導体層に形成される終端領域とを備えた半導体装置において、
前記半導体素子は、第１導電型の第１半導体層と、前記第１半導体層の表面上に形成された第１導電型の第２半導体層と、前記第２半導体層上に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に形成された第１導電型の半導体拡散層と、前記半導体拡散層の表面から前記第２半導体層に達する深さに形成された第１のトレンチと、前記第１のトレンチにゲート絶縁膜を介して導電膜を埋め込んで形成されるゲート電極と、前記半導体拡散層及び半導体ベース層にコンタクトする第１の主電極と、前記第１半導体層の裏面に形成された第２の主電極と
を備え、
前記終端領域は、前記第２半導体層に形成された第２のトレンチと、この第２のトレンチ内に形成される埋め込み絶縁膜と、前記第２のトレンチの底部に形成される第１導電型の第３半導体層とを更に備え、
前記埋め込み絶縁膜と前記第１導電型の第３半導体層との合計の深さが前記半導体ベース層の深さよりも大きい
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳しくは素子領域を囲う終端領域を有する半導体装置に関する。
【背景技術】
【０００２】
電力用半導体素子のチップは、トランジスタのソース領域やゲート電極などが形成された素子領域と、これを囲む終端領域とから構成される。終端領域は、素子領域の端部における電界を緩和するために形成されるものである。終端領域の構成として最も一般的なのは、ガードリング層、もしくはチャネルストッパ層を終端領域表面に形成したものである（例えば、特許文献１参照）。
【０００３】
しかし、必要な耐圧を得るためには、或いはＮａ汚染等によりドリフト層に反転層が出来た場合のＤ−Ｓリークを十分に防止するためには、素子領域の面積に比して面積の大きな終端領域が必要となる。例えば、３０Ｖの耐圧を得るためには、耐圧印加時の終端部への空乏層の伸びを考慮すると終端領域の幅が７０μｍ程度必要であり、チップサイズが０．５ｍｍの場合、終端領域の面積が全体の２６％を占めることになる。このため、終端領域の幅、及び面積が相対的に大きくなり、そのため素子領域の面積が相対的に小さくなり、素子領域の半導体素子のオン抵抗等が犠牲になるという問題があった。
【特許文献１】特開２０００−２９９４７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、終端部の面積を相対的に小さくし、これにより素子領域の面積を相対的に大きくし、オン抵抗を小さくすることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体装置は、半導体素子が形成される素子領域と、この素子領域を囲うように前記半導体層に形成される終端領域とを備えた半導体装置において、前記半導体素子は、第１導電型の第１半導体層と、前記第１半導体層の表面上に形成された第１導電型の第２半導体層と、前記第２半導体層上に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に形成された第１導電型の半導体拡散層と、前記半導体拡散層の表面から前記第２半導体層に達する深さに形成された第１のトレンチと、前記第１のトレンチにゲート絶縁膜を介して導電膜を埋め込んで形成されるゲート電極と、前記半導体拡散層及び半導体ベース層にコンタクトする第１の主電極と、前記第１半導体層の裏面に形成された第２の主電極とを備え、前記終端領域は、前記第２半導体層に前記半導体ベース層と同等以上の深さをもって形成された第２のトレンチと、この第２のトレンチ内に形成される埋め込み絶縁膜とを備えたことを特徴とする。
【０００６】
本発明の別の一態様に係る半導体装置は、半導体素子が形成される素子領域と、この素子領域を囲うように前記半導体層に形成される終端領域とを備えた半導体装置において、前記半導体素子は、第１導電型の第１半導体層と、前記第１半導体層の表面上に形成された第１導電型の第２半導体層と、前記第２半導体層上に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に形成された第１導電型の半導体拡散層と、前記半導体拡散層の表面から前記第２半導体層に達する深さに形成された第１のトレンチと、前記第１のトレンチにゲート絶縁膜を介して導電膜を埋め込んで形成されるゲート電極と、前記半導体拡散層及び半導体ベース層にコンタクトする第１の主電極と、前記第１半導体層の裏面に形成された第２の主電極とを備え、前記終端領域は、前記第２半導体層に形成された第２のトレンチと、この第２のトレンチ内に形成される埋め込み絶縁膜と、前記第２のトレンチの底部に形成される第１導電型の第３半導体層とを更に備え、前記埋め込み絶縁膜と前記第１導電型の第３半導体層との合計の深さが前記半導体ベース層の深さよりも大きいことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、終端部の面積を相対的に小さくし、これにより素子領域の面積を相対的に大きくし、オン抵抗を小さくすることができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
次に、本発明の実施の形態に係る半導体装置を、図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置の断面構造を示す。この半導体装置は、半導体素子例えば所謂トレンチゲート型ｎチャネルＭＯＳトランジスタが形成される素子領域と、この素子領域を囲うように形成される終端領域とを備えている。ここでは、半導体素子の例としてｎチャネルＭＯＳトランジスタを示したが、本発明はこれに限定されるものではなく、ｐチャネルＭＯＳトランジスタでもよいし、ＩＧＢＴやショットキバリアダイオード等であってもよい。また、トレンチゲート型でなくプレーナ型の半導体素子にも本発明は適用可能である。
【０００９】
図１に示すように、素子領域に形成されるｎチャネルＭＯＳトランジスタは、ｎ＋型シリコン基板１１を備えている。このｎ＋型シリコン基板１１は、ドレイン電極１０に裏面において接続されるドレイン層として機能するものである。
【００１０】
このシリコン基板１１上に、シリコン基板１１よりも不純物濃度が低く高抵抗であるｎ型ドリフト層１２が形成され、更にその上にｐ型ベース層１３が形成されている。このｐ型ベース層１３の表面部には選択的にｎ＋型ソース層１７が拡散形成されている。ソース電極１８は、素子領域上面に形成されてソース層１７と接続されると共に、図示はされていないがｐ型ベース層１３とも上面で接続されている。
【００１１】
このｎ＋型ソース層１７の表面からｐ型ベース層１３を貫通して、ドレイン層１２に達する深さのトレンチＴ１が形成される。トレンチＴ１は、この例では、紙面垂直方向に延びる方向のストライプ状に形成されている。ストライプ状とする代わりに、メッシュ状にトレンチＴ１を形成してもよい。
【００１２】
このトレンチＴ１にゲート絶縁膜１４を介してポリシリコン等からなるゲート電極１５が埋め込み形成され、トレンチゲート型ＭＯＳトランジスタのゲート電極が形成される。トレンチＴ１の上端は、層間絶縁膜１６が形成され、これによりソース電極１８とゲート電極１５とは電気的に絶縁される。
【００１３】
一方、終端領域には、ｐ型ベース層１３と同等かそれ以上の深さを有するトレンチＴ２が素子領域を囲うように形成され、このトレンチＴ２に埋め込みフィールド絶縁膜２０が埋め込み形成されている。このトレンチＴ２の上部には、フィールド絶縁膜１９が形成され、この上に、ソース電極１８に接続されたフィールドプレート電極１８Ｆが形成されている。このようにｐ型ベース層１３と同等かそれ以上の深さを有する埋め込みフィールド絶縁膜２０が形成されることにより、耐圧印加時の電界が埋込みフィールド絶縁膜２０により負担され、終端領域の幅及び面積を減少させることができ、結果として素子領域の面積を相対的に大きくすることができる。すなわち、素子領域の面積が大きい分、半導体素子のオン抵抗を小さくすることができる。
【００１４】
次に、この半導体装置の製造工程のうち、埋め込みフィールド絶縁膜２０の製造工程を説明する。ＭＯＳトランジスタの製造工程には、周知のＭＯＳ工程を用いることができるため、詳細な説明は以下では省略する。まず、図２に示すように、ｎ＋型シリコン基板１１上に、シリコン基板１１よりも不純物濃度が低くなるようにｎ型ドリフト層１２をエピタキシャル成長させる。続いて、図３に示すように、ｎ型ドリフト層１２上にマスクとなるシリコン窒化膜２１を形成した後パターニングし、埋め込みフィールド絶縁膜２０を形成するためのトレンチＴ２を、所定の間隔で複数個形成する。トレンチＴ２は、０．２μｍ程度の幅を有し、０．４μｍ程度の間隔を有するように形成されるものとする。
【００１５】
次に、図４に示すように、シリコン窒化膜２１をマスクとして、トレンチＴ２の部分のシリコン層を選択酸化する。上述のように、トレンチＴ２は、幅狭で狭ピッチで形成されているため、選択酸化により、トレンチＴ２で挟まれた間隔部分も酸化され、またトレンチＴ２内部も内壁の左右から成長した酸化膜で埋められる。これにより、複数個のトレンチＴ２を繋げて形成される幅広の埋め込みフィールド絶縁膜２０が形成される。この方法によれば、１つの幅広のトレンチを形成しそこに酸化膜を埋め込み形成する場合に比べ、カバレージ良く幅広の埋め込みフィールド絶縁膜を形成することができる。この後、シリコン窒化膜２１を除去し、周知のＭＯＳ工程を実行することにより、図１に示すような半導体装置を形成することができる。
【００１６】
また、複数のトレンチＴ２を選択酸化する代わりに、図５に示すように、トレンチＴ２内部をシリカ粒２０Ｐで充填することにより、埋め込みフィールド絶縁膜を形成してもよい。シリカ粒２０Ｐは、トレンチＴ２の幅よりも十分に小さい直径、例えば２０〜３０ｎｍ程度のシリコン酸化膜の粒子であり、このシリカ粒２０Ｐを含む溶液をトレンチＴ２内に塗布することによりトレンチＴ２内に充填することができる。この方法も、溶液による塗布法により充填を行うため、カバレージよく幅広の埋め込みフィールド絶縁膜を形成することができる。また、図４の選択酸化と、シリカ粒２０Ｐの充填との両工程を実行して埋め込みフィールド絶縁膜２０を形成することも可能である。
【００１７】
また、図６及び図７に示すように、埋め込みフィールド絶縁膜２０と、ＭＯＳトランジスタのゲート電極が形成されるトレンチＴ１のゲート絶縁膜１４とを、同一の工程により形成することも可能である。即ち、ＭＯＳトランジスタのゲート電極を形成するためのトレンチＴ１と、埋め込みフィールド絶縁膜２０を形成するためのトレンチＴ２に対し、シリコン窒化膜２１をマスクとして同時に選択酸化が施され、これにより図７に示すように、ゲート絶縁膜１４と埋め込みフィールド絶縁膜２０とが同時に形成される。この方法によれば、工程数を減少させて、製造コストの低減を図ることができる。また、１つ又は複数のトレンチＴ２を形成し、このトレンチＴ２にＣＶＤ法で酸化膜を埋め込み形成するのでもよい。
【００１８】
図８は、本発明の第２の実施の形態に係る半導体装置の断面構造を示している。図８において、図１と同一の構成要素については同一の符号を付し、以下ではその詳細な説明は省略する。この第２の実施の形態の半導体装置は、ｐ型ベース層１３が、素子領域だけでなく終端領域にまで形成されている点で、第１の実施の形態と異なっている。この構成では、ドレイン−ソース間分離が必要であるが、この分離を埋め込みフィールド絶縁膜２０により実施することができる。この方法によれば、ｐ型ベース層１３を従来の選択形成ではなく、チップ全面に形成するためフォトリソグラフィ工程等が不要となり、工程数の減少と製造コストの低減を図ることができる。
【００１９】
図９は、本発明の第３の実施の形態に係る半導体装置の断面構造を示している。図９において、図１と同一の構成要素については同一の符号を付し、以下ではその詳細な説明は省略する。この実施の形態は、埋め込みフィールド絶縁膜２０の深さが、ｐ型ベース層１３の底部まで達していない点において、上記の実施の形態と異なっている。埋め込みフィールド絶縁膜２０の形成方法は、上記の実施の形態と同様でよい。
【００２０】
ただし、この実施の形態の半導体装置は、この埋め込みフィールド絶縁膜２０の底部に、ｎ型埋め込み層２２を備えている。そして、この埋め込みフィールド絶縁膜２０とｎ型埋め込み層２２の合計の深さが、ｐ型ベース層１３の深さよりも大きくされている。ｎ型埋め込み層２２の不純物濃度は、ｎ型ドリフト層１２の不純物濃度と同等かそれ以上とされる。
【００２１】
この実施の形態では、埋め込みフィールド絶縁膜２０とｎ型埋め込み層２２の合計の深さが、ｐ型ベース層１３の深さよりも大きくされていることにより、耐圧印加時の電界が埋込みフィールド絶縁膜２０及びｎ型埋め込み層２２により負担され、終端領域の幅及び面積を減少させることができ、結果として素子領域の面積を相対的に大きくすることができる。すなわち、素子領域の面積が大きい分、半導体素子のオン抵抗を小さくすることができる。
【００２２】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、置換、追加等が可能である。例えば、上記の実施の形態では、埋め込みフィールド絶縁膜２０等の形成の際、シリコン窒化膜２１をマスクとする選択酸化を実行していたが、シリコン窒化膜２１を形成せず表面全体を酸化させることにより、埋め込みフィールド絶縁膜２０を形成することも可能である。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施の形態に係る半導体装置の断面構造である。
【図２】図１の半導体装置の埋め込みフィールド絶縁膜２０の形成工程を示す。
【図３】図１の半導体装置の埋め込みフィールド絶縁膜２０の形成工程を示す。
【図４】図１の半導体装置の埋め込みフィールド絶縁膜２０の形成工程を示す。
【図５】図１の半導体装置の埋め込みフィールド絶縁膜２０の形成工程の別の例を示す。
【図６】図１の半導体装置の埋め込みフィールド絶縁膜２０の形成工程の更に別の例を示す。
【図７】図１の半導体装置の埋め込みフィールド絶縁膜２０の形成工程の更に別の例を示す。
【図８】本発明の第２の実施の形態に係る半導体装置の断面構造である。
【図９】本発明の第３の実施の形態に係る半導体装置の断面構造である。
【符号の説明】
【００２４】
１０・・・ドレイン電極、  １１・・・シリコン基板、  １２・・・ｎ型ドリフト層、  １３・・・ｐ型ベース層、  Ｔ１、Ｔ２・・・トレンチ、  １４・・・ゲート絶縁膜、  １５・・・ゲート電極、  １６・・・層間絶縁膜、  １７・・・ｎ＋型ソース層、  １８・・・ソース電極、  １８Ｆ・・・フィールドプレート電極、  １９・・・フィールド絶縁膜、  ２０・・・埋め込みフィールド絶縁膜、  ２１・・・シリコン窒化膜、  ２２・・・ｎ型埋め込み層、  ２０Ｐ・・・シリカ粒。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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