(57)【要約】【課題】入力信号の位相をほぼ入力信号の１周期において任意に遅延させると共に、安定した出力信号を得ることが可能な位相シフト回路を構成する。【解決手段】Ｄ端子の最初の立上りのタイミングでローレベルの信号を出力するＤＦＦ８と、Ｄ端子の立上りのタイミングでハイレベルの信号を出力するＤＦＦ９と、ＤＦＦ８またはＤＦＦ９の出力信号がハイレベルのときハイレベルの信号を出力するＯＲ回路１０と、ＯＲ回路１０の出力信号に応じてオン、オフするＭＯＳＦＥＴ１１と、ＭＯＳＦＥＴ１１がオフのとき出力信号のレベルを上昇させ、ＭＯＳＦＥＴ１１がオンすると出力信号のレベルを低下させるコンデンサ１３と、出力信号のレベルが低下するとローレベル、出力信号のレベルが上昇するとハイレベルの信号をＤＦＦ９のＲ＿端子に出力するためのコンパレータ３とを備える。【選択図】図１
2007288536.tif 000002
【特許請求の範囲】
【請求項１】
入力信号のレベルが基準値を越えるか否かに基づいてパルス信号を出力するコンパレータと、
前記パルス信号のレベルの最初の立上りまたは立下りのタイミングでハイレベルからローレベルになりその後ローレベルが継続する信号を出力する第１の信号出力回路と、
リセット端子に入力される信号がローレベルのときローレベルになり、前記リセット端子に入力される信号がハイレベルのときに前記パルス信号のレベルの立上りまたは立下りのタイミングでハイレベルになる信号を出力するＤＦＦと、
前記第１の信号出力回路から出力される信号または前記ＤＦＦから出力される信号がハイレベルのときハイレベルになり、前記第１の信号出力回路から出力される信号及び前記ＤＦＦから出力される信号がそれぞれローレベルのときローレベルになる信号を出力するＯＲ回路と、
前記ＯＲ回路から出力される信号がハイレベルのときオンし、前記ＯＲ回路から出力される信号がローレベルのときオフするスイッチング素子と、
前記スイッチング素子がオフしているとき電流源により充電し当該位相シフト回路の出力信号のレベルを上昇させ、前記スイッチング素子がオンすると放電し前記出力信号のレベルを低下させるコンデンサと、
前記出力信号のレベルが上昇するとハイレベルになり、前記出力信号のレベルが低下するとローレベルになる信号を前記リセット端子に出力する第２の信号出力回路と、
を備える位相シフト回路。
【請求項２】
入力信号のレベルが基準値を越えるか否かに基づいてパルス信号を出力するコンパレータと、
前記パルス信号のレベルの最初の立上りまたは立下りのタイミングでハイレベルからローレベルになりその後ローレベルが継続する信号を出力する第１の信号出力回路と、
前記パルス信号を分周する分周回路と、
リセット端子に入力される信号がローレベルのときローレベルになり、前記リセット端子に入力される信号がハイレベルのときに前記分周回路から出力される信号のレベルの立上りまたは立下りのタイミングでハイレベルになる信号を出力するＤＦＦと、
前記第１の信号出力回路から出力される信号または前記ＤＦＦから出力される信号がハイレベルのときハイレベルになり、前記第１の信号出力回路から出力される信号及び前記ＤＦＦから出力される信号がそれぞれローレベルのときローレベルになる信号を出力するＯＲ回路と、
前記ＯＲ回路から出力される信号がハイレベルのときオンし、前記ＯＲ回路から出力される信号がローレベルのときオフするスイッチング素子と、
前記スイッチング素子がオフしているとき電流源により充電し当該位相シフト回路の出力信号のレベルを上昇させ、前記スイッチング素子がオンすると放電し前記出力信号のレベルを低下させるコンデンサと、
前記出力信号のレベルが上昇するとハイレベルになり、前記出力信号のレベルが低下するとローレベルになる信号を前記リセット端子に出力する第２の信号出力回路と、
を備える位相シフト回路。
【請求項３】
請求項２に記載の位相シフト回路であって、
前記分周回路は、Ｄ−フリップフロップ回路またはＴ−フリップフロップ回路を備える、
ことを特徴とする位相シフト回路。
【請求項４】
請求項１〜３の何れか１項に記載の位相シフト回路であって、
前記入力信号は、鋸歯状波である、
ことを特徴とする位相シフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される信号の位相を所定時間遅延させる位相シフト回路に関する。
【背景技術】
【０００２】
図３は、既存の位相シフト回路を示す図である。また、図４は、図３に示す位相シフト回路を構成する各回路の入出力信号のタイミングチャートを示す図である。
図３に示す位相シフト回路３０は、入力信号を２分周しつつ入力信号の位相を所定時間τ遅延させるものであって、コンパレータ３１と、パルス位相シフト回路３２と、インバータ回路３３と、Ｔ−フリップフロップ（以下、ＴＦＦという）３４と、遅延回路３５と、排他的論理和回路（以下、ＥＸＯＲ回路という）３６と、ＮチャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）３７と、電流源３８と、コンデンサ３９とを備えて構成されている。
【０００３】
上記コンパレータ３１は、入力信号Ｓ１（鋸歯状波）が基準値Ｖｒｅｆ１を越えていないときハイレベルになり、入力信号Ｓ１が基準値Ｖｒｅｆ１を越えているときローレベルになるパルス信号Ｓ２（矩形波）を出力する。なお、基準値Ｖｒｅｆ１を変えることによりパルス信号Ｓ２のデューティが任意に調整可能であるものとする。
【０００４】
上記パルス位相シフト回路３２は、入力されるパルス信号Ｓ２のレベルの立上りと立下りにそれぞれ所定時間τの遅延時間（位相差）をもたせて、パルス信号Ｓ２の位相を所定時間τ遅延させ信号Ｓ３として出力する。
【０００５】
図５（ａ）は、パルス位相シフト回路３２の一例を示す図である。
図５（ａ）に示すパルス位相シフト回路３２は、Ｄ−フリップフロップ（以下、ＤＦＦという）４０と、ＥＸＮＯＲ回路４１と、ｎｐｎトランジスタ４２と、抵抗４３と、コンデンサ４４と、コンパレータ４５とを備えて構成されている。（例えば、特許文献１参照）
まず、ＤＦＦ４０のＤ端子に入力されるパルス信号Ｓ２がローレベルからハイレベルに切り替わると、ＥＸＮＯＲ回路４１から出力される信号がハイレベルからローレベルに切り替わり、ｎｐｎトランジスタ４２がオフし、コンデンサ４４の充電が開始される。そして、コンデンサ４４の電圧がコンパレータ４５の基準値Ｖｒｅｆ２を越えると、ＤＦＦ４０のＣ端子に入力される信号がローレベルからハイレベルに切り替わり、ＤＦＦ４０のＱ端子から出力される信号Ｓ３のレベルがＤＦＦ４０のＤ端子に入力されるパルス信号Ｓ２のレベルと同じハイレベルになる。すると、ＥＸＮＯＲ回路４１から出力される信号がローレベルからハイレベルになり、ｎｐｎトランジスタ４２がオンし、コンデンサ４４が放電してコンデンサ４４の電圧が基準値Ｖｒｅｆ２よりも低下しコンパレータ４５から出力される信号がローレベルになる。
【０００６】
次に、ＤＦＦ４０のＤ端子に入力されるパルス信号Ｓ２がハイレベルからローレベルに切り替わると、ＥＸＮＯＲ回路４１から出力される信号がハイレベルからローレベルに切り替わり、ｎｐｎトランジスタ４２がオフし、コンデンサ４４の充電が再び開始される。そして、コンデンサ４４の電圧がコンパレータ４５の基準値Ｖｒｅｆ２を越えると、ＤＦＦ４０のＣ端子に入力される信号がローレベルからハイレベルに切り替わり、ＤＦＦ４０のＱ端子から出力される信号Ｓ３のレベルがＤＦＦ４０のＤ端子に入力されるパルス信号Ｓ２のレベルと同じローレベルになる。すると、ＥＸＮＯＲ回路４１から出力される信号がローレベルからハイレベルになり、ｎｐｎトランジスタ４２がオンし、コンデンサ４４が放電してコンデンサ４４の電圧が基準値Ｖｒｅｆ２よりも低下しコンパレータ４５から出力される信号がローレベルになる。
【０００７】
これらの動作が繰り返し行われることにより、パルス信号Ｓ２のレベルの立上り及び立下りを、それぞれ、コンデンサ４４の充電が開始されてからコンデンサ４４の電圧がコンパレータ４５の基準値Ｖｒｅｆ２を越えるまでの所定時間τ遅延させることができるため、パルス信号Ｓ２の位相を所定時間τ遅延させることができる。
【０００８】
また、図３のインバータ回路３３は、パルス位相シフト回路３２から出力される信号Ｓ３を反転させる。
上記ＴＦＦ３４は、Ｒ＿端子にローレベルの信号が入力されているとき（リセット状態）、Ｑ端子からローレベルの信号が出力される。また、ＴＦＦ３４は、Ｒ＿端子にハイレベルの信号が入力されているとき（リセット解除状態）にＴ端子に入力される信号Ｓ３のレベルが立ち上がると（またはＴ＿端子に入力される信号Ｓ３の反転信号のレベルが立ち下がると）、Ｑ端子から出力する信号Ｓ４のレベルを反転させる。すなわち、ＴＦＦ３４は、信号Ｓ３を２分周し信号Ｓ４として出力する。
【０００９】
上記遅延回路３５は、ＴＦＦ３４から出力される信号Ｓ４の立上りのみを遅延させる。
図５（ｂ）は、遅延回路３５の一例を示す図である。
図５（ｂ）に示す遅延回路３５は、積分回路を構成し信号Ｓ４が入力される抵抗４６及びコンデンサ４７と、その積分回路の出力段に設けられ信号Ｓ５を出力するバッファ回路４８と、ドレイン端子がバッファ回路４８の入力端子に接続されゲート端子がバッファ回路４８の出力端子に接続されるＮチャネルＭＯＳＦＥＴ４９と、ドレイン端子がＭＯＳＦＥＴ４９のソース端子に接続されソース端子がグランドに接続されるＮチャネルＭＯＳＦＥＴ５０と、入力端子が上記積分回路の入力（抵抗４６）に接続され出力端子がＭＯＳＦＥＴ５０のゲート端子に接続されるインバータ５１とを備えて構成されている。このように構成される遅延回路３５により信号Ｓ４のレベルの立上りのみを遅延させて信号Ｓ５として出力する。
【００１０】
図３のＥＸＯＲ回路３６は、ＴＦＦ３４から出力される信号Ｓ４と遅延回路３５から出力される信号Ｓ５との排他的論理和をとり、信号Ｓ４のレベルと信号Ｓ５のレベルとが互いに異なるときのみハイレベルになる信号Ｓ６を出力する。
【００１１】
上記ＭＯＳＦＥＴ３７は、信号Ｓ６がローレベルのときオフし、電流源３８によりコンデンサ３９を充電させて出力信号Ｓ７のレベルを上昇させる。また、ＭＯＳＦＥＴ３７は、信号Ｓ６がハイレベルのときオンし、コンデンサ３９を放電させて出力信号Ｓ７のレベルを瞬時にＧＮＤ電位に低下させる。
【００１２】
このように、位相シフト回路３０は、上述の一連の動作を繰り返し行うことにより、入力信号Ｓ１を２分周しつつ、入力信号Ｓ１の位相を所定時間τ遅延させ出力信号Ｓ７として出力する。
【特許文献１】特開昭６１−１６４３２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図５（ａ）に示すパルス位相シフト回路３２では、上述したように、パルス信号Ｓ２のレベルの立上りと立下りを、それぞれ、コンデンサ４４の充電が開始されてからコンデンサ４４の電圧がコンパレータ４５の基準値Ｖｒｅｆ２を越えるまでの所定時間τ遅延させる構成であるため、その所定時間τは、パルス信号Ｓ２のハイレベル期間よりも短く、かつ、パルス信号Ｓ２のローレベル期間よりも短くなくてはならない。そのため、所定時間τは、パルス信号Ｓ２のデューティが５０％のときに最大になり、パルス信号Ｓ２の１周期の２分の１、すなわち、入力信号Ｓ１の１周期の２分の１の範囲内でしか調整することができないという問題がある。
【００１４】
また、上記位相シフト回路３０では、信号Ｓ４が通る配線長と信号Ｓ５が通る配線長との違いなどにより、信号Ｓ４のレベルの立下りのタイミングと信号Ｓ５のレベルの立下りのタイミングとに僅かな差異が生じるおそれがある。そして、それらのタイミングが互いに僅かにずれてしまうと、ずれが発生したタイミングにおいて、信号Ｓ６がハイレベルになりＭＯＳＦＥＴ３７がオンし出力信号Ｓ７のレベルがＧＮＤ電位に低下し、所望な出力信号Ｓ７が得られなくなってしまう。このように、上記位相シフト回路３０は、安定した出力信号Ｓ７を得ることができないという問題がある。
【００１５】
そこで、本発明では、入力信号の位相をほぼ入力信号の１周期において任意に遅延させると共に、安定した出力信号を得ることが可能な位相シフト回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の位相シフト回路は、入力信号のレベルが基準値を越えるか否かに基づいてパルス信号を出力するコンパレータと、そのパルス信号のレベルの最初の立上りまたは立下りのタイミングでハイレベルからローレベルになりその後ローレベルが継続する信号を出力する第１の信号出力回路と、リセット端子に入力される信号がローレベルのときローレベルになり、上記リセット端子に入力される信号がハイレベルのときにパルス信号のレベルの立上りまたは立下りのタイミングでハイレベルになる信号を出力するＤＦＦと、第１の信号出力回路から出力される信号またはＤＦＦから出力される信号がハイレベルのときハイレベルになり、第１の信号出力回路から出力される信号及びＤＦＦから出力される信号がそれぞれローレベルのときローレベルになる信号を出力するＯＲ回路と、そのＯＲ回路から出力される信号がハイレベルのときオンし、ＯＲ回路から出力される信号がローレベルのときオフするスイッチング素子と、そのスイッチング素子がオフしているとき電流源により充電し当該位相シフト回路の出力信号のレベルを上昇させ、スイッチング素子がオンすると放電し出力信号のレベルを低下させるコンデンサと、出力信号のレベルが上昇するとハイレベルになり、出力信号のレベルが低下するとローレベルになる信号を上記リセット端子に出力する第２の信号出力回路とを備える。
【００１７】
これにより、基準値を変えることでコンパレータから出力されるパルス信号のデューティが変わり、そのパルス信号のレベルの最初の立上りまたは立下りのタイミングが変わる。そのため、入力信号が入力されてからコンデンサの充電が最初に開始されるまでの時間をほぼ入力信号の１周期の範囲内で調整することができる。また、コンデンサの充電が開始されてからは、パルス信号のレベルの立上りまたは立下りに応じてコンデンサの放電と充電が繰り返され出力信号のレベルが上昇したり低下したりするため、入力信号と同じ周期の出力信号を出力することができる。従って、入力信号の位相をほぼ入力信号の１周期の範囲内で遅延させることができる。
【００１８】
ＤＦＦからハイレベルの信号がＯＲ回路に出力されると、出力信号のレベルが低下し第２の信号出力回路によりすぐにリセット端子にローレベルの信号が出力されＤＦＦから出力される信号がローレベルになるため、パルス信号のレベルの立上りまたは立下りのタイミングにおいて短い期間のハイレベル信号がスイッチング素子に出力されることになる。これにより、パルス信号のレベルの立上りまたは立下りのタイミングにおいてコンデンサの充放電が確実に繰り返され出力信号のレベルが上昇したり低下したりするため、安定した出力信号を得ることができる。
【００１９】
また、本発明の位相シフト回路は、入力信号のレベルが基準値を越えるか否かに基づいてパルス信号を出力するコンパレータと、そのパルス信号のレベルの最初の立上りまたは立下りのタイミングでハイレベルからローレベルになりその後ローレベルが継続する信号を出力する第１の信号出力回路と、パルス信号を分周する分周回路と、リセット端子に入力される信号がローレベルのときローレベルになり、リセット端子に入力される信号がハイレベルのときに分周回路から出力される信号のレベルの立上りまたは立下りのタイミングでハイレベルになる信号を出力するＤＦＦと、第１の信号出力回路から出力される信号またはＤＦＦから出力される信号がハイレベルのときハイレベルになり、第１の信号出力回路から出力される信号及びＤＦＦから出力される信号がそれぞれローレベルのときローレベルになる信号を出力するＯＲ回路と、そのＯＲ回路から出力される信号がハイレベルのときオンし、ＯＲ回路から出力される信号がローレベルのときオフするスイッチング素子と、そのスイッチング素子がオフしているとき電流源により充電し当該位相シフト回路の出力信号のレベルを上昇させ、スイッチング素子がオンすると放電し出力信号のレベルを低下させるコンデンサと、出力信号のレベルが上昇するとハイレベルになり、出力信号のレベルが低下するとローレベルになる信号を上記リセット端子に出力する第２の信号出力回路とを備える。
【００２０】
このように位相シフト回路を構成することにより、入力信号を分周しつつ入力信号の位相をほぼ入力信号の１周期において任意に遅延させると共に、安定した出力信号を得ることができる。
【００２１】
また、上記分周回路は、Ｄ−フリップフロップ回路またはＴ−フリップフロップ回路を備えて構成してもよい。
また、上記入力信号は、鋸歯状波としてもよい。
【発明の効果】
【００２２】
本発明によれば、位相シフト回路において、入力信号の位相をほぼ入力信号の１周期において任意に遅延させると共に、安定した出力信号を得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態の位相シフト回路を示す図である。また、図２は、図１に示す位相シフト回路を構成する各回路の入出力信号のタイミングチャートを示す図である。
【００２４】
図１に示す位相シフト回路１は、コンパレータ２、３と、分周回路４と、インバータ５〜７と、ＤＦＦ８、９と、ＯＲ回路１０と、ＮチャネルのＭＯＳＦＥＴ１１（スイッチング素子）と、電流源１２と、コンデンサ１３とを備えて構成されている。なお、分周回路４は、インバータ１４と、ＤＦＦ１５とを備えて構成されている。また、特許請求の範囲の第１の信号出力回路は、例えば、インバータ５及びＤＦＦ８により構成され、特許請求の範囲の第２の信号出力回路は、例えば、コンパレータ３及びインバータ７により構成されるものとする。また、ＭＯＳＦＥＴ１１は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）など他のスイッチング素子により構成されてもよい。また、位相シフト回路１に入力される入力信号Ｓ８は、鋸歯状波とする。鋸歯状波は１つのコンデンサを使用することで発生させることができる。三角波は２つのコンデンサを使用することで発生させることができ、サイン波は三角波にローパスフィルタをかけることで発生させることができる。このように、鋸歯状波は、三角波やサイン波よりも簡単に発生させることができる。
【００２５】
上記ＤＦＦ８、９、１５は、Ｒ＿端子（リセット端子）に入力される信号がローレベルのとき（リセット状態）、Ｑ端子から出力する信号をローレベル、Ｑ＿端子から出力する信号をハイレベルに固定する。また、ＤＦＦ８、９、１５は、Ｒ＿端子がハイレベルのとき（リセット解除状態）、Ｃ端子に入力される信号のレベルの立上りのタイミングまたはＣ＿端子に入力される信号のレベルの立下りのタイミングで、Ｄ端子に入力されている信号のレベルと同じレベルの信号をＱ端子から出力する。
【００２６】
次に、電源電圧ＶＤＤのレベルが立ち上がる前（位相シフト回路１の起動前）、すなわち、ＤＦＦ８、１５のそれぞれのＲ＿端子に入力される信号がローレベルのときの位相シフト回路１の状態を説明する。
【００２７】
上述したように、ＤＦＦ１５のＲ＿端子に入力される信号がローレベルのとき、ＤＦＦ１５のＱ端子から出力される信号はローレベル、ＤＦＦ１５のＱ＿端子から出力される信号はハイレベルに固定される。そのため、ＤＦＦ１５のＤ端子に入力される信号はハイレベルになる。
【００２８】
また、ＤＦＦ８のＲ＿端子に入力される信号がローレベルのとき、ＤＦＦ８のＱ＿端子から出力される信号はハイレベルであるため、ＯＲ回路１０からはハイレベルの信号が出力されＭＯＳＦＥＴ１１がオンし出力信号Ｓ１５のレベルがＧＮＤ電位になっている。また、このとき、コンパレータ３のマイナス端子に入力される出力信号Ｓ１５のレベルが基準値Ｖｒｅｆ４よりも低くなっているため、コンパレータ３の出力信号の反転信号、すなわち、ＤＦＦ９のＲ＿端子に入力される信号Ｓ１４がローレベルになっており、ＤＦＦ９のＱ端子から出力される信号Ｓ１２がローレベル、ＤＦＦ９のＱ＿端子から出力される信号がハイレベル、ＤＦＦ９のＤ端子に入力される信号がハイレベルに固定されている。
【００２９】
次に、電源電圧ＶＤＤが立ち上がった後（位相シフト回路１の起動後）、すなわち、ＤＦＦ８、１５のそれぞれのＲ＿端子に入力される信号がハイレベルのときに位相シフト回路１に入力信号Ｓ８が入力されるときの位相シフト回路１の動作を説明する。
【００３０】
上記コンパレータ２は、マイナス端子に入力信号Ｓ８が入力されると、その入力信号Ｓ８のレベルが基準値Ｖｒｅｆ３（基準値）を越えていないときハイレベルになり、入力信号Ｓ８のレベルが基準値Ｖｒｅｆ３を越えているときローレベルになるパルス信号Ｓ９を出力する。
【００３１】
上記ＤＦＦ８は、Ｄ端子に入力される信号がハイレベルであるため、Ｃ端子に入力されるパルス信号Ｓ９の反転信号のレベルの最初の立上りタイミングまたはＣ＿端子に入力されるパルス信号Ｓ９のレベルの最初の立下りタイミングで、Ｑ＿端子から出力する信号Ｓ１１をハイレベルからローレベルに切り替える。また、ＤＦＦ８は、電源電圧ＶＤＤのレベルが立ち下がるまでＤ端子に入力される信号がハイレベルに固定されるため、Ｑ＿端子から出力する信号Ｓ１１をローレベルに切り替えた後、Ｃ端子またはＣ＿端子に入力される信号のレベルの変化によることなく、Ｑ＿端子からローレベルの信号Ｓ１１を継続して出力する。
【００３２】
上記ＤＦＦ１５は、Ｃ端子に入力されるパルス信号Ｓ９の反転信号のレベルの立上りタイミングまたはＣ＿端子に入力されるパルス信号Ｓ９のレベルの立下りタイミングで、Ｑ端子から出力する信号Ｓ１０のレベルをＤ端子に入力されている信号のレベルと同じレベルにする。例えば、Ｄ端子に入力されている信号がハイレベルのとき、ＤＦＦ１５は、パルス信号Ｓ９の反転信号のレベルの立上りタイミングまたはパルス信号Ｓ９のレベルの立下りタイミングで、Ｑ端子から出力する信号Ｓ１０をハイレベルにする。すると、Ｑ＿端子からローレベルの信号が出力され、Ｄ端子にローレベルの信号が入力される。そして、ＤＦＦ１５は、パルス信号Ｓ９の反転信号のレベルの次の立上りタイミングまたはパルス信号Ｓ９のレベルの次の立下りタイミングで、Ｑ端子から出力する信号Ｓ１０をローレベルにする。このように、ＤＦＦ１５は、パルス信号Ｓ９の反転信号のレベルの立上りタイミングまたはパルス信号Ｓ９のレベルの立下りタイミングで、Ｑ端子から出力する信号Ｓ１０のレベルを反転させる。すなわち、ＤＦＦ１５は、信号Ｓ９を２分周し信号Ｓ１０として出力する。
【００３３】
上記ＤＦＦ９は、Ｒ＿端子に入力される信号Ｓ１４がローレベルのとき、Ｑ端子からローレベルの信号Ｓ１２を出力し、Ｑ＿端子からハイレベルの信号を出力する。このとき、ＤＦＦ９のＤ端子にはハイレベルの信号が入力される。そして、ＤＦＦ９は、Ｒ＿端子に入力される信号Ｓ１４がハイレベルのとき、Ｃ端子に入力される信号Ｓ１０のレベルの立上りタイミングまたはＣ＿端子に入力される信号Ｓ１０の反転信号のレベルの立下りタイミングで、Ｄ端子に入力される信号のレベルと同じハイレベルの信号Ｓ１２をＱ端子から出力する。
【００３４】
上記ＯＲ回路１０は、ＤＦＦ８から出力される信号Ｓ１１またはＤＦＦ９から出力される信号Ｓ１２がハイレベルのときハイレベルになり、信号Ｓ１１及び信号Ｓ１２がそれぞれローレベルのときローレベルになる信号Ｓ１３を出力する。
【００３５】
上記ＭＯＳＦＥＴ１１は、ＯＲ回路１０から出力される信号Ｓ１３がハイレベルのときオンし、信号Ｓ１３がローレベルのときオフする。
上記コンデンサ１３は、ＭＯＳＦＥＴ１１がオフしているときＭＯＳＦＥＴ１１に接続される電流源１２により充電し出力信号Ｓ１５のレベルを上昇させ、ＭＯＳＦＥＴ１１がオンすると放電し出力信号Ｓ１５のレベルを瞬時にＧＮＤ電位まで低下させる。
【００３６】
上記コンパレータ３は、入力信号Ｓ８が入力されていないとき、信号Ｓ１１及び信号Ｓ１３がハイレベルであり、ＭＯＳＦＥＴ１１がオンし出力信号Ｓ１５が基準値Ｖｒｅｆ４よりも低いため、ハイレベルの信号を出力している。このとき、ＤＦＦ９のＲ＿端子に入力される信号Ｓ１４はローレベルになるため、ＤＦＦ９のＱ端子から出力される信号Ｓ１２はローレベル、Ｑ＿端子から出力される信号はハイレベルであり、Ｄ端子に入力される信号はハイレベルに固定されている。なお、基準値Ｖｒｅｆ４は、出力信号Ｓ１５が上昇を開始するとすぐに信号Ｓ１４がハイレベルになるように設定されるものとする。
【００３７】
まず、入力信号Ｓ８のレベルが基準値Ｖｒｅｆ３を越えると、パルス信号Ｓ９がハイレベルからローレベルに切り替わり、信号１１がハイレベルからローレベルに切り替わる。すると、信号Ｓ１３がハイレベルからローレベルに切り替わり、ＭＯＳＦＥＴ１１がオフしコンデンサ１３の充電が開始され出力信号Ｓ１５のレベルが上昇する。
【００３８】
次に、出力信号Ｓ１５のレベルが基準値Ｖｒｅｆ４を越えると、信号Ｓ１４がローレベルからハイレベルに切り替わり、信号１０のレベルの立上りタイミングまたは信号Ｓ１０の反転信号のレベルの立下りタイミングで、信号Ｓ１２がローレベルからハイレベルに切り替わる。すると、信号Ｓ１３がローレベルからハイレベルに切り替わり、ＭＯＳＦＥＴ１１がオンしコンデンサ１３が放電され出力信号Ｓ１５のレベルが瞬時にＧＮＤ電位まで低下する。このとき、出力信号Ｓ１５のレベルが基準値Ｖｒｅｆ４より低くなり、信号Ｓ１４がハイレベルからローレベルに切り替わる。すると、信号Ｓ１２がハイレベルからローレベルに切り替わり、信号Ｓ１３がハイレベルからローレベルに切り替わり、ＭＯＳＦＥＴ１１がオフしコンデンサ１３の充電が再び開始され出力信号Ｓ１５が上昇する。
【００３９】
これらの動作が繰り返し行われることにより、本実施形態の位相シフト回路１は、入力信号Ｓ８を２分周しつつ、入力信号Ｓ８の位相を所定時間τ遅延させ出力信号Ｓ１５として出力することができる。
【００４０】
また、このように位相シフト回路１を構成することにより、基準値Ｖｒｅｆ３を変えることでコンパレータ２から出力されるパルス信号Ｓ９のデューティが変わる。そのため、入力信号Ｓ８がコンパレータ２に入力されてからコンデンサ１３の充電が最初に開始されるまでの時間を入力信号Ｓ８の１周期の範囲内で調整することができる。また、コンデンサ１３の充電が開始されてからは、ＤＦＦ１５から出力される信号Ｓ１０のレベルの立上りに応じてコンデンサ１３の放電と充電が繰り返され出力信号Ｓ１５のレベルが上昇したり低下したりするため、入力信号Ｓ８の２倍の周期の出力信号Ｓ１５を出力することができる。従って、入力信号Ｓ８の位相をほぼ入力信号Ｓ８の１周期の範囲内で遅延させることができる。
【００４１】
また、ＤＦＦ９からハイレベルの信号Ｓ１２がＯＲ回路１０に出力されると、コンパレータ３によりすぐにＤＦＦ９のＲ＿端子にローレベルの信号Ｓ１４が出力されＤＦＦ９から出力される信号Ｓ１２がローレベルになるため、ＤＦＦ１５から出力される信号Ｓ１０のレベルの立上りのタイミングにおいて短い期間のハイレベル信号Ｓ１３がＭＯＳＦＥＴ１１に出力されることになる。これにより、ＤＦＦ１５から出力される信号Ｓ１０のレベルの立上りのタイミングにおいてコンデンサ１３の充放電が確実に繰り返され出力信号Ｓ１５のレベルが上昇したり低下したりするため、安定した出力信号Ｓ１５を得ることができる。
【００４２】
なお、上記実施形態では、分周回路４により入力信号Ｓ８を２分周する構成であるが、ＤＦＦ１５を省略してインバータ１４の出力端子とＤＦＦ９のＣ端子とを直接接続し入力信号Ｓ８を２分周しないように構成してもよい。
【００４３】
また、ＤＦＦ１５をＴ−フリップフロップに置き換えて分周回路４を構成してもよい。
また、上記実施形態では、入力信号Ｓ８を２分周する構成であるが、分周回路４の構成を変更することにより、入力信号Ｓ８を３以上の分周数で分周するように構成してもよい。
【００４４】
また、ＤＦＦ８、９、１５において、Ｃ端子またはＣ＿端子のどちらか一方の端子のみに信号が入力されるように構成してもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態の位相シフト回路を示す図である。
【図２】本実施形態の位相シフト回路を構成する各回路の入出力信号のタイミングチャートを示す図である。
【図３】既存の位相シフト回路を示す図である。
【図４】既存の位相シフト回路を構成する各回路の入出力信号のタイミングチャートを示す図である。
【図５】（ａ）は、パルス位相シフト回路の一例を示す図である。（ｂ）は、遅延回路の一例を示す図である。
【符号の説明】
【００４６】
１  位相シフト回路
２  コンパレータ
３  コンパレータ
４  分周回路
５  インバータ
６  インバータ
７  インバータ
８  ＤＦＦ
９  ＤＦＦ
１０  ＯＲ回路
１１  ＭＯＳＦＥＴ
１２  電流源
１３  コンデンサ
１４  インバータ
１５  ＤＦＦ
３０  位相シフト回路
３１  コンパレータ
３２  パルス位相シフト回路
３３  インバータ回路
３４  Ｔ−フリップフロップ
３５  遅延回路
３６  ＥＸＯＲ回路
３７  ＭＯＳＦＥＴ
３８  電流源
３９  コンデンサ
４０  ＤＦＦ
４１  ＥＸＮＯＲ回路
４２  ｎｐｎトランジスタ
４３  抵抗
４４  コンデンサ
４５  コンパレータ
４６  抵抗
４７  コンデンサ
４８  バッファ回路
４９、５０  ＭＯＳＦＥＴ
５１  インバータ
【図１】
2007288536.tif 000003
【図２】
2007288536.tif 000004
【図３】
2007288536.tif 000005
【図４】
2007288536.tif 000006
【図５】
2007288536.tif 000007