(57)【要約】【課題】ソース／ドレイン間でのリーク電流の発生が防止された半導体装置を提供する。【解決手段】ゲート電極５およびサイドウォール絶縁膜６は、素子形成領域の上側の領域から素子分離酸化膜２の上側の領域まで延びており、かつ、チタンシリサイド膜は、少なくともサイドウォール酸化膜６および素子分離酸化膜２に隣接する領域であってサイドウォール酸化膜６の外側に位置する領域には形成されていない。【選択図】図２７
2007116186.tif 000002
【特許請求の範囲】
【請求項１】
素子形成領域を囲むように半導体層に形成された素子分離絶縁膜と、
チャネル領域を挟むように前記素子形成領域内に形成された一対のソース／ドレイン領域と、
前記チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の長さ方向において前記ゲート電極の最外縁の側面に接するように形成されたサイドウォール絶縁膜と、
前記ソース／ドレイン領域の表面上に形成されたシリサイド膜とを備え、
前記ゲート電極および前記サイドウォール絶縁膜は、前記素子形成領域の上側の領域から前記素子分離絶縁膜の上側の領域まで延びており、かつ、
前記シリサイド膜は、少なくとも前記サイドウォール絶縁膜および前記素子分離絶縁膜に隣接する領域であって前記サイドウォール絶縁膜の外側に位置する領域には形成されていない、半導体装置。
【請求項２】
素子形成領域を囲むように半導体層に形成された素子分離絶縁膜と、
チャネル領域を挟むように前記素子形成領域内に形成された一対のソース／ドレイン領域と、
前記チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の長さ方向において前記ゲート電極の最外縁の側面に接するように形成されたサイドウォール絶縁膜と、
前記ソース／ドレイン領域の表面上に形成されたシリサイド膜とを備え、
前記ゲート電極および前記サイドウォール絶縁膜は、前記素子形成領域の上側の領域から前記素子分離絶縁膜の上側の領域まで延びており、かつ、
前記半導体層は、少なくとも前記サイドウォール絶縁膜および前記素子分離絶縁膜に隣接する領域であって前記サイドウォール絶縁膜の外側に位置する領域で露出している、半導体装置。
【請求項３】
素子形成領域を囲むように半導体層に形成された素子分離絶縁膜と、
チャネル領域を挟むように前記素子形成領域内に形成された一対のソース／ドレイン領域と、
前記チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の長さ方向において前記ゲート電極の最外縁の側面に接するように形成された第１の絶縁膜と、
前記素子分離絶縁膜上および前記素子分離絶縁膜近傍の前記半導体層上に形成された第２の絶縁膜と、
前記ソース／ドレイン領域の表面上に形成されたシリサイド膜とを備え、
前記ゲート電極および前記第１の絶縁膜は、前記素子形成領域の上側の領域から前記素子分離絶縁膜の上側の領域まで延びており、かつ、
前記半導体層は、少なくとも前記第１の絶縁膜および前記素子分離絶縁膜に隣接する領域であって前記第１の絶縁膜の外側に位置する領域で前記第２の絶縁膜と接している、半導体装置。
【請求項４】
前記半導体層は絶縁膜上に形成されていることを特徴とする請求項第１項乃至第３項記載の半導体装置。
【請求項５】
素子形成領域を囲むように半導体層に形成された素子分離絶縁膜を形成する工程と、
チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極を形成する工程と、
前記チャネル領域を挟むように前記素子形成領域内に形成された一対のソース／ドレイン領域を形成する工程と、
前記チャネル領域の長さ方向において前記ゲート電極の最外縁の側面に接するようにサイドウォール絶縁膜を形成する工程と、
前記素子分離絶縁膜および前記半導体層上に絶縁膜を形成する工程と、
前記素子形成領域よりもひとまわり小さい領域に存在する前記絶縁膜を除去する工程と、
前記絶縁膜を除去する工程の後に、全面に金属層を形成する工程と、
前記金属層を形成する工程の後に、素子形成領域と接触している金属と該素子形成領域とを反応させ、金属シリサイド膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項６】
第１の素子形成領域と第２の素子形成領域とを有する半導体基板上に金属層を形成する工程と、
前記第１の素子形成領域のソース領域のみ電気的に不活性なイオンを注入する工程と、
前記電気的に不活性なイオンを注入した工程の後に、前記金属層と素子形成領域とを反応させ、金属シリサイド膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳトランジスタを含む半導体装置及びその製造方法に関し、特に、シリサイド膜を持つ半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の高性能化及び高速化を図るために、配線抵抗の低抵抗化や低容量化が図られている。この低抵抗化の一手段として、ＭＯＳトランジスタのソース／ドレイン領域の表面に金属シリサイド膜を形成するということが研究され、今までに多くの利点が報告されている。以後、便宜上ＮチャネルＭＯＳトランジスタ（以後ＮＭＯＳトランジスタと称す）を例にとって説明する。
【０００３】
図３４は、従来のＭＯＳトランジスタを示す断面構造図である。図３４において、１はシリコン基板、２は素子分離酸化膜であり、前記シリコン基板１上に選択的に形成される。３は前記シリコン基板１上に形成されたゲート絶縁膜、４はポリシリコン膜からなるゲート電極であり、前記ゲート絶縁膜３上に形成される。５はゲート電極４上に形成されたタングステンシリサイド（ＷＳｉ2 ）膜であり、ゲート電極４の低抵抗化を図ること目的とする。６は、前記ゲート電極及びタングステンシリサイド膜５を絶縁分離するための酸化膜、７はチャネル領域を挟んで形成されるＮ-ソース／ドレイン領域、８はＮ- ソース／ドレイン領域７に隣接して形成されるＮ+ ソース／ドレイン領域である。Ｎ-ソース／ドレイン領域７及びＮ+ ソース／ドレイン領域８とでＭＯＳトランジスタのＬＤＤ構造を構成している。９はＮ+ ソース／ドレイン領域８上に形成されたチタンシリサイド（ＴｉＳｉ2）膜であり、Ｎ+ ソース／ドレイン領域８の低抵抗化を図ることを目的とする。10は層間絶縁膜、11はチタンシリサイド膜９を介してＮ+ソース／ドレイン領域８上に形成されるアルミ配線である。
【０００４】
同一チップ内に上記のようなＭＯＳトランジスタを配置して所定の機能を有する回路を構成する場合、タングステンシリサイド膜５とチタンシリサイド膜９の膜厚を所望の膜厚に設定し、所望の抵抗値を得るＭＯＳトランジスタを形成する。
【０００５】
図３５は、従来の他のＭＯＳトランジスタを示す断面構造図である。図３５において、１〜４、６〜11は従来図３４と同一あるいは相当するものを示す。但し、図３５においては、チタンシリサイド膜９がゲート電極４上にも形成されている。
【０００６】
図３６は、従来のさらに他のＭＯＳトランジスタを示す断面構造図であり、ＭＯＳトランジスタが形成される基板にＳＯＩ基板を用いた例である。ＳＯＩ基板とは、シリコン基板の内部に絶縁層を持ち、該絶縁層上に単結晶シリコン層を有する構造である。ＳＯＩ基板上にＭＯＳトランジスタのような半導体素子を形成すると、寄生容量の低減及び電流駆動能力の増大によって、素子の高速化が図れることや短チャネル効果が低減されるという効果があり、研究開発の進められている有効な技術である。以後、ＳＯＩ基板上にＭＯＳトランジスタが形成された構造をＳＯＩ／ＭＯＳトランジスタと称する。図３６において、１〜10は従来図３４と同一あるいは相当するものを示す。12はシリコン基板１上に形成された埋め込み酸化膜、13は埋め込み酸化膜12上に形成された単結晶シリコン層（以下、ＳＯＩ層と称す。）である。
【０００７】
図３７は、従来のさらに他のＳＯＩ／ＭＯＳトランジスタを示す断面構造図である。図３７において、１〜４、６〜13は従来図３６と同一あるいは相当するものを示す。但し、図３７においては、チタンシリサイド膜９がゲート電極４上にも形成されている。
【０００８】
以上、図３４及び図３５に示すようなバルクＭＯＳトランジスタ（ＳＯＩ／ＭＯＳトランジスタと区別するために図３４及び図３５に示すＭＯＳトランジスタをバルクＭＯＳトランジスタと称す。）あるいは図３６及び図３７に示すようなＳＯＩ／ＭＯＳトランジスタを配置して所定の機能を有する回路を構成する場合、回路特性に応じてタングステンシリサイド膜５とチタンシリサイド膜９の膜厚を所望の膜厚に設定し、所望の抵抗値を有するＭＯＳトランジスタを形成する。つまり、ゲート電極４の抵抗値とソース／ドレイン領域８の抵抗値が異なる場合は、上記従来例において、ゲート電極４上にタングステンシリサイド膜５を形成し、ソース／ドレイン領域８上にチタンシリサイド膜９を形成することで対応できる。タングステンシリサイド膜５とチタンシリサイド膜９は比抵抗も異なり、それぞれ別工程で形成されるため両者の膜厚を違えて形成することは可能である。つまり、タングステンシリサイド膜５は、スパッタ法により堆積させた後、パターニングすることにより形成され、チタンシリサイド膜９は、ゲート電極４の周りを酸化膜６で覆い、全面にチタンを被着させ、２ステップアニール法を用いてシリサイド化反応をさせることによりシリコンの露出した領域にのみ自己整合的に形成される。一方、ゲート電極４の抵抗値とソース／ドレイン領域８の抵抗値が同一の場合は、ゲート電極４上とソース／ドレイン領域８上に同一の工程でチタンシリサイド膜９を形成することで対応できる。チタンシリサイド膜９は、ゲート電極４の側壁部を酸化膜（酸化膜６の一部）のスペーサで覆い、全面にチタンを被着させ、２ステップアニール法を用いることによりシリコンの露出した領域にのみ自己整合的に形成される。
【特許文献１】特開平５−３０４１０８号公報
【特許文献２】特開平５−９０２９３号公報
【特許文献３】特開平４−３５４３２９号公報
【特許文献４】特開平７−１０６５５９号公報
【特許文献５】特開平７−１４８４７号公報
【特許文献６】特開平２００３−３３２３５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
また、上述のような半導体装置は、ソース／ドレイン間にリーク電流が発生するという問題があった。
【００１０】
また、上述のような半導体装置の製造方法においては、結晶欠陥を発生させることなく、良好なシリサイド膜を形成することができないという問題があった。
【００１１】
本発明の一の目的は、ソース／ドレイン間でのリーク電流の発生が防止された半導体装置を提供することである。
【００１２】
本発明の他の目的は、結晶欠陥を発生させることなく、良好なシリサイド膜を形成することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一の局面の半導体装置は、素子形成領域を囲むように半導体層に形成された素子分離絶縁膜と、チャネル領域を挟むように素子形成領域内に形成された一対のソース／ドレイン領域と、チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、チャネル領域の長さ方向においてゲート電極の最外縁の側面に接するように形成されたサイドウォール絶縁膜と、ソース／ドレイン領域の表面上に形成されたシリサイド膜とを備えている。また、ゲート電極およびサイドウォール絶縁膜は、素子形成領域の上側の領域から素子分離絶縁膜の上側の領域まで延びており、かつ、シリサイド膜は、少なくともサイドウォール絶縁膜および素子分離絶縁膜に隣接する領域であってサイドウォール絶縁膜の外側に位置する領域には形成されていない。
【００１４】
本発明の一の局面の半導体装置においては、少なくともサイドウォール絶縁膜および素子分離絶縁膜に隣接する領域であってサイドウォール絶縁膜の外側に位置する領域にはシリサイド膜が形成されていないため、ソース／ドレイン間のリーク電流の発生が防止される。
【００１５】
本発明の他の局面の半導体装置は、素子形成領域を囲むように半導体層に形成された素子分離絶縁膜と、チャネル領域を挟むように素子形成領域内に形成された一対のソース／ドレイン領域と、チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、チャネル領域の長さ方向においてゲート電極の最外縁の側面に接するように形成されたサイドウォール絶縁膜と、ソース／ドレイン領域の表面上に形成されたシリサイド膜とを備えている。また、ゲート電極およびサイドウォール絶縁膜は、素子形成領域の上側の領域から素子分離絶縁膜の上側の領域まで延びており、かつ、半導体層は、少なくともサイドウォール絶縁膜および素子分離絶縁膜に隣接する領域であってサイドウォール絶縁膜の外側に位置する領域で露出している。
【００１６】
本発明のさらに他の局面の半導体装置は、素子形成領域を囲むように半導体層に形成された素子分離絶縁膜と、チャネル領域を挟むように素子形成領域内に形成された一対のソース／ドレイン領域と、チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、チャネル領域の長さ方向においてゲート電極の最外縁の側面に接するように形成された第１の絶縁膜と、素子分離絶縁膜上および素子分離絶縁膜近傍の半導体層上に形成された第２の絶縁膜と、ソース／ドレイン領域の表面上に形成されたシリサイド膜とを備えている。また、ゲート電極および第１の絶縁膜は、素子形成領域の上側の領域から素子分離絶縁膜の上側の領域まで延びており、かつ、半導体層は、少なくとも第１の絶縁膜および素子分離絶縁膜に隣接する領域であって第１の絶縁膜の外側に位置する領域で第２の絶縁膜と接している。
【００１７】
本発明のさらに他の局面の半導体装置は、半導体層は絶縁膜上に形成されていることが望ましい。
【００１８】
本発明の一の局面の半導体装置の製造方法は、素子形成領域を囲むように半導体層に形成された素子分離絶縁膜を形成する工程と、チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極を形成する工程と、チャネル領域を挟むように素子形成領域内に形成された一対のソース／ドレイン領域を形成する工程と、チャネル領域の長さ方向においてゲート電極の最外縁の側面に接するようにサイドウォール絶縁膜を形成する工程と、素子分離絶縁膜および半導体層上に絶縁膜を形成する工程と、素子形成領域よりもひとまわり小さい領域に存在する絶縁膜を除去する工程と、絶縁膜を除去する工程の後に、全面に金属層を形成する工程と、金属層を形成する工程の後に、素子形成領域と接触している金属とその素子形成領域とを反応させ、金属シリサイド膜を形成する工程とを備えている。
【００１９】
本発明の他の局面の半導体装置の製造方法は、第１の素子形成領域と第２の素子形成領域とを有する半導体基板上に金属層を形成する工程と、第１の素子形成領域のソース領域のみ電気的に不活性なイオンを注入する工程と、電気的に不活性なイオンを注入した工程の後に、金属層と素子形成領域とを反応させ、金属シリサイド膜を形成する工程とを備えている。
【００２０】
本発明における他の局面の半導体装置の製造方法においては、寄生抵抗の値を特に低く設定したい領域に電気的に不活性なイオンを注入することにより単結晶シリコンをアモルファス化させるため、シリサイド化反応時に発生するシリサイド／シリコン界面の応力が低減され、結晶欠陥を発生させることなく、シリサイド化反応が促進され、良好なシリサイド膜が形成される。よって、電気的に不活性なイオンを選択的に注入すれば、所望の領域にのみ従来よりも厚い膜厚のシリサイド膜が形成される。
【発明の効果】
【００２１】
本発明は以上説明したように構成されるため、以下に記載するような効果を奏する。
本発明の一の局面の半導体装置によれば、少なくともサイドウォール絶縁膜および素子分離絶縁膜に隣接する領域であってサイドウォール絶縁膜の外側に位置する領域にはシリサイド膜が形成されていないため、ソース／ドレイン間のリーク電流の発生を防止することができる。
【００２２】
本発明の他の局面の半導体装置の製造方法によれば、寄生抵抗の値を特に低く設定したい領域に電気的に不活性なイオンを注入することによりシリサイド化反応時に発生するシリサイド／シリコン界面の応力を低減させることができ、結晶欠陥を発生させることなく、良好なシリサイド膜を形成することができる。
【００２３】
よって、電気的に不活性なイオンを選択的に注入すれば、所望の領域にのみ従来よりも厚い膜厚のシリサイド膜を形成することができる。
【発明を実施するための最良の形態】
【００２４】
実施の形態１．
以下、本発明の１実施の形態を図１に基づいて説明する。図１は、本発明にかかるバルクＭＯＳトランジスタを示す断面構造図である。図１において、１〜11は従来図３４と同一あるいは相当するものを示す。但し、Ｎ+ ソース／ドレイン領域８の内、Ｎ+ソース領域を8a、Ｎ+ ドレイン領域を8bとする。また、本実施の形態では従来のチタンシリサイド膜９に相当するものはＮ+ドレイン領域8bにのみ設けられており、Ｎ+ ソース領域8aにはＮ+ ドレイン領域8bに設けられたチタンシリサイド膜９よりも厚い膜厚を持つチタンシリサイド膜15が設けられている。その膜厚差は100 Å〜300 Å程度に設定されている。
【００２５】
次に、図１に示すバルクＭＯＳトランジスタの製造工程について説明する。まず、シリコン基板１を950 ℃程度のｗｅｔ雰囲気でＬＯＣＯＳ酸化により素子分離酸化膜２を3000Å程度形成し、ＬＯＣＯＳ酸化されなかった領域にゲート絶縁膜３となる酸化膜3aを形成する（図２）。次に、全面にＣＶＤ法によりポリシリコン膜4a、スパッタ法によりタングステンシリサイド膜5a及びＣＶＤ法により酸化膜6aをこの順に形成し（図３）、ゲート電極の形状にパターニングすることによりゲート電極４、タングステンシリサイド膜５、酸化膜６の上面部6bを形成する。次にＮ-ソース／ドレイン注入によりＮ- ソース／ドレイン領域７を形成し（図４）、全面に酸化膜を体積させ、エッチバックすることによりゲート絶縁膜３及び酸化膜６の側壁部6cを形成する（図５）。以後、酸化膜６は上面部6bと側壁部6cから構成されるものとし、上面部6bと側壁部6cの記載は省略する。次に、スパッタ法により全面にチタン16を500 Å越えない範囲で堆積させ、ドレイン領域にレジスト20をパターニングし、ソース領域のみにシリコンイオン、酸素イオン又は窒素イオン等の電気的に不活性なイオン（以後、不活性化イオンと称す）を30keV 〜100 keV 、４〜５×1014／cm2 から１×1016／cm2の条件で30°〜45°の傾斜角度で回転斜め注入し、シリコン層表面に結晶性ダメージを与え、チタン／シリコン界面のミキシングを施し、その後のシリサイド化反応が滑らかに行われるようにする（図６）。次に、２ステップアニール法を用いてソース／ドレイン領域にのみ自己整合的にチタンシリサイド膜を形成する。つまり、レジスト20を除去後、窒素雰囲気で680 ℃、30秒間のアニールを施し、シリコンと接しているチタンを反応させ、準安定化した化合物Ｃ49構造のＴｉX Ｓｉ1-Xを形成する。絶縁膜（素子分離酸化膜２及び酸化膜６）上のチタンは硫酸と過酸化水素水の混合液で自己整合的に除去される。その後、再度窒素雰囲気で850 ℃、30秒間のアニールを施し、シリサイド膜を安定な構造のＣ54構造に形成する。このとき、ソース領域は不活性化イオンでミキシングが施されているためドレイン領域に比べてシリサイド化反応が起こりやすく、かつ、反応速度が速いため、ドレイン領域に形成されたシリサイド膜９の膜厚に比べて厚い膜厚のシリサイド膜15が形成される。また、ソース側はチタンとアモルファス化されたシリコン層との反応であるため、ドレイン側のチタンと単結晶シリコン層との反応に比べて反応時に発生する応力が小さく、シリサイド／シリコン界面に発生する結晶欠陥密度も低くなり、均一に反応が進む。次に、Ｎ+ソース／ドレイン注入によりＮ+ ソース／ドレイン領域８を形成する。このとき、注入されるイオンのエネルギーは、注入後の活性化により形成されるＰＮ接合面における空乏層内にドレイン領域の結晶欠陥を含まないようなエネルギーに設定しておく必要がある。シリサイド膜とシリコン基板の界面近傍に飛程（ＲP）がくるようにソース／ドレイン領域への不純物の注入エネルギーを選ぶと、理想的なソース／ドレイン領域のＰＮ接合特性を形成できる。ソース側はミキシングにより欠陥の発生が抑制され、ドレイン側は本来シリサイド膜が薄いため、欠陥は発生していない。例えば、ソース側のシリサイド膜厚が500 Åである場合、Ｎチ���ネルトランジスタを形成するためのヒ素イオンであれば50keV 程度、Ｐチャネルトランジスタを形成するためのホウ素イオンであれば40keV 程度がよい（図７）。イオン注入後、850 ℃、30分程度の炉アニールを施し、不純物の活性化を行う。最後に、酸化膜を堆積させて層間絶縁膜10を形成し、ソース／ドレイン領域及びゲート電極への電気的接続を目的としたコンタクトホールを設け、スパッタ法でアルミを形成した後、配線状にパターニングし、水素化処理を施し、図１に示すＭＯＳトランジスタが完成する。
【００２６】
上記製造工程においては、チタンを堆積させた後に不活性イオンを注入したが、不活性イオンを注入した後にチタンを堆積させてもよい。この場合、チタン／シリコン界面においての反応の均一性は上記製造工程における場合よりも劣るが、イオン注入を行った後にフッ素系あるいは過酸化水素系のｗｅｔ処理工程による表面洗浄を行えるため、イオン注入機からの金属汚染を防止することができる。
【００２７】
次に本実施の形態による発明の効果について説明する。本実施の形態を採用することにより、ソース側のチタンシリサイド膜15とドレイン側のチタンシリサイド膜９の膜厚を異なる値に設定できるため、ソース領域とドレイン領域の抵抗を異なる値に設定できる。よって、寄生抵抗がトランジスタ特性に顕著に悪影響を及ぼすソース側においては厚い膜厚のシリサイド膜15を設け、その抵抗値を下げることができ、抵抗値の問題をソース側程考慮することのないドレイン側においては薄い膜厚のシリサイド膜９を設け、その抵抗値を下げ過ぎず、パンチスルーが発生するのを防止することができる。また、Ｎ+ソース領域8a上には、シリサイド膜厚が十分に厚く形成されているが、上記製造方法によるミキシング効果によりソース領域下のシリコン基板内に結晶欠陥が発生するのを抑制できる。よって、ソース領域のＰＮ接合特性を良好にでき、接合リーク電流が発生するのを制御できる。また、従来と同じ膜厚のチタンを堆積させてシリサイド化反応を行っても、このミキシング効果により従来よりも厚い膜厚のシリサイド膜を形成できるので、従来のように厚い膜厚のシリサイド膜を得るためにソース／ドレイン領域の接合深さを犠牲にすることなく、ソース／ドレイン接合面を浅く形成できる。
実施の形態２．
図８は、本発明の第２実施の形態によるＳＯＩ／ＭＯＳトランジスタの断面構造図である。図８において、１〜13、15は実施の形態図１あるいは従来図３６と同一あるいは相当するものを示す。本実施の形態においては、ＳＯＩ基板上に実施の形態１に示すＭＯＳトランジスタが形成されている。つまり、ＳＯＩ基板上に形成されたＭＯＳトランジスタにおいて、Ｎ+ソース領域8aにはＮ+ ドレイン領域8bに設けられたチタンシリサイド膜９よりも厚い膜厚を持つチタンシリサイド膜15が設けられている。ｔSiは、シリサイド化反応で消費されるシリコン層の膜厚を示す。
【００２８】
次に図８に示すＳＯＩ／ＭＯＳトランジスタの製造工程について説明する。本実施の形態においてはＳＯＩ層13が1000Å以下に形成されたＳＯＩ基板上に実施の形態１に示す工程とほぼ同一の工程でＭＯＳトランジスタを形成すればよいが、不活性化イオンの注入条件、堆積させるチタンの膜厚条件及びＮ+ソース／ドレイン領域８へのイオン注入条件が異なるので、異なる部分において詳述する。図９には、ＳＯＩ／ＭＯＳトランジスタの製造工程において実施の形態１の図６に示す工程に相当する工程であり、チタン16を堆積後、不活性化イオンを注入する工程を示す図である。図９において、ｔSOIはＳＯＩ層の膜厚、ｔTiはＳＯＩ層上に堆積されたチタンの膜厚を示す。また、図１０は膜厚1000ÅのＳＯＩ層にシリコンイオンを直接注入した場合のシリコンイオン注入量と注入エネルギーの関係を示す図であり、図１１は膜厚1000ÅのＳＯＩ層13上に200 Åのチタンをスパッタ法により堆積させた後にシリコンイオンを注入した場合のシリコンイオン注入量と注入エネルギーの関係を示す図である。領域（１）に示すような条件、つまり、図１０及び図１１のどちらに示す場合においても注入量が５×1015／cm2を越えるような条件で注入を行うと、注入領域周辺の結晶欠陥が多くなりソース／ドレイン間リーク電流が上昇する。また、領域（２）に示すような条件、つまり、図１０に示す場合は注入エネルギーが35keV を越えるような条件で、図１１に示す場合は注入エネルギーが44keV を越えるような条件で注入を行うと、ＳＯＩ層13／埋め込み酸化膜12界面の結晶性を悪化させてしまう。また、領域（３）に示すような条件で注入を行うと、シリコンイオンによりアモルファス化される層の膜厚が十分に厚くならないために、ある程度シリサイド化反応が進むと後は従来と同様の単結晶シリコンとチタンとの反応になるため、シリサイド化反応が十分に起こらない。特に図１１に示す場合、シリコンイオンがチタン内部に蓄積してＳＯＩ層13に達せず、ＳＯＩ層がアモルファス化されないので、同じシリコンイオン注入量でも図９に示す場合より高い注入エネルギーで注入しないとシリサイド化反応が十分に起こらない。以上、領域（１）〜（３）のいずれにも該当しない注入条件でイオン注入する必要がある。なお、実施の形態１に示すようなバルクＭＯＳトランジスタの場合は、埋め込み酸化膜12を持たないので、領域（２）に示す注入条件を考慮する必要はないが、結晶欠陥を含む領域の基板方向の深さがソース／ドレイン接合深さよりも浅くなるような注入条件を選ぶ必要はある（実施の形態１記載）。
【００２９】
次に、図１２を用いてシリコンイオンの注入飛程ＲP と形成されたＭＯＳトランジスタの歩留まりの関係を示す。図１２において、横軸はシリコンイオンの注入飛程ＲPをＳＯＩ層の膜厚ｔSOI とチタンの膜厚ｔTiとの和で規格化した比率を示し、縦軸は1000個のトランジスタを並列に接続したＴＥＧのリーク電流の歩留まりを示す。図１２により、歩留まりを100%にするためには、シリコンイオンの注入飛程ＲPをｔTi≦ＲP ≦ｔTi＋0.5 ×ｔSOI の範囲で設定すればよいことが解る。つまり、注入エネルギーが高くなり注入飛程ＲP が大きくなると、注入により誘起された結晶欠陥がＭＯＳトランジスタのチャネル方向に進行し、リーク電流の原因になっているものと考えられるからである。
【００３０】
次に、シリサイド化で消費されるシリコン層とシリサイド膜のシート抵抗との関係について説明する。ＳＯＩ／ＭＯＳトランジスタは、バルクＭＯＳトランジスタと異なり埋め込み酸化膜12により薄いＳＯＩ層13を持つため、シリサイド化反応がＳＯＩ層の深さ方向に進み、シリサイド化反応により形成されたシリサイド膜が埋め込み酸化膜12に到達することが考えられる。図１３はシリサイド化で消費されるシリコン層の消費量とシリサイド膜のシート抵抗値の関係を示した図である。図１３において、横軸はシリサイド化反応で消費されるシリコン層の膜厚ｔSi（図８参照）のＳＯＩ層の膜厚ｔSOI に対する割合を示し、縦軸はシリサイド膜のシート抵抗値を示す。図に示すように、シリサイド化反応によりＳＯＩ層のほとんどが消費されると、形成されたシリサイド膜がその後の熱処理により凝集し、シート抵抗が桁違いに上昇する。よって、ＳＯＩ／ＭＯＳトランジスタにおいては、シリサイド化反応の終了後もシリサイド膜15と埋め込み酸化膜12の間にシリコン層が残るようにしなければならない。例えば、1000ÅのＳＯＩ層と反応して形成されるシリサイド膜のシート抵抗値を５Ω／□以下に設定しようとする場合、消費されるシリコン層の膜厚ｔSiは、
0.5 ×ｔSOI ≦ｔSi≦0.9 ×ｔSOI （500 Å≦ｔSi≦ 900Å）
を満たすような範囲であればよい。また、より薄膜の、例えば500 ÅのＳＯＩ層におけるシリサイド化反応を考えた場合、消費されるシリコン層の膜厚ｔSiの上限は上述の理由により0.9 ×ｔSOI ＝450 Åであるが、下限においては所望の抵抗値により設計条件を選択すればよい。多少シート抵抗値が高い値でもよい場合、消費されるシリコン層の膜厚ｔSiの下限は0.5 ×ｔSi＝250 Åに設定すればよいが、より低抵抗な値を必要とする場合、下限は、例えば、0.75×ｔSi＝375 Åに設定すればよい。いずれにしても、シリサイド化反応で消費されるシリコン層の膜厚ｔSiは0.5 ×ｔSOI ≦ｔSi≦0.9 ×ｔSOI の範囲内である。
【００３１】
次に、Ｎ+ソース／ドレイン領域８を形成するためのイオン注入条件について説明する。Ｎ+ソース／ドレイン注入は従来と同様、２ステップアニール法でシリサイド化を行い、ソース側にチタンシリサイド膜15、ドレイン側にチタンシリサイド膜９を形成した後に行う。このときのイオン注入エネルギーは、ＳＯＩ層13と埋め込み酸化膜12の界面に不純物のピークがくるように注入エネルギーを選ぶ必要がある。例えば、ＳＯＩ層13の膜厚ｔSOIが1000Åの場合、ＮＭＯＳトランジスタを形成するためのヒ素イオンで100keV〜150keV程度、ＰチャネルＭＯＳトランジスタ（以後ＰＭＯＳトランジスタと称す）を形成するためのホウ素イオンで20keV 〜40keV 程度がよい。ＳＯＩ／ＭＯＳトランジスタにおいては、その後の熱処理により、ソース／ドレイン接合面が埋め込み酸化膜12に到達するような条件であり、シリサイド／シリコン界面がオーミック特性を示すような注入条件であれば、シリサイド／シリコン界面に発生した欠陥を考慮した注入条件を選ぶ必要がない。
【００３２】
次に、本実施の形態における発明の効果を説明する。ＳＯＩ／ＭＯＳトランジスタにおいても、ソース側のチタンシリサイド膜15とドレイン側のチタンシリサイド膜９の膜厚を異なる値に設定できるため、ソース領域とドレイン領域の抵抗を異なる値に設定でき、実施の形態１に示す場合と同様の効果を奏する。また、本実施の形態によるＳＯＩ／ＭＯＳトランジスタにおいては、シリサイド膜15の膜厚が厚く、シリサイド膜15がチャネル領域の近辺にまで存在するため、ドレイン端でインパクトイオン化により発生したホールがソース近傍及びチャネル領域に蓄積せずにソース側のシリサイド膜15に引き抜かれ、寄生バイポーラトランジスタ動作によるエミッタの注入効率が低下し、ソース／ドレイン間耐圧が向上する。さらに、ＳＯＩ／ＭＯＳトランジスタにおいては、ソース／ドレイン領域におけるＰＮ接合面はＳＯＩ基板13に垂直な面だけであり、バルクシリコンにみられるように基板に水平なＰＮ接合面は存在しないので、ＳＯＩ層13にＭＯＳトランジスタを形成する場合は、実施の形態１に示すバルクＭＯＳトランジスタと比較してソース／ドレイン領域の接合特性が厳しくない。つまり、薄膜のＳＯＩ層13の下に埋め込み酸化膜12が存在するため、ソース／ドレイン領域の接合面積が小さく多少のリーク電流が発生してもデバイス特性に悪影響を与えにくい。
実施の形態３．
図１４は、本発明の第３実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの断面構造図である。図１４において、１〜４、６〜13は実施の形態図８と同一あるいは相当するものを示す。20はＰ- ソース／ドレイン領域、21はＰ+ソース／ドレイン領域を示し、21a をＰ+ ソース領域、21b をＰ+ ドレイン領域とする。Ｐ- ソース／ドレイン領域20及びＰ+ソース／ドレイン領域21とでＰＭＯＳトランジスタのＬＤＤ構造を構成している。本実施の形態では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが同一基板内に形成されたＣＭＯＳトランジスタを構成し、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのどちらにおいてもソース側のチタンシリサイド膜15とドレイン側のチタンシリサイド膜９の膜厚が異なる値に設定されている。また、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのどちらのゲート電極４上にもチタンシリサイド膜９が自己整合的に形成されている。
【００３３】
次に図１４に示すＳＯＩ／ＣＭＯＳトランジスタの製造工程について説明する。まず、1000ÅのＳＯＩ層13を950 ℃程度のｗｅｔ雰囲気でＬＯＣＯＳ酸化により素子分離酸化膜２を2600Å程度形成する。次に、酸化膜3aを1000Å程度形成し、該酸化膜3a上に１×1020／cm3のリンがドープされたポリシリコン膜4aを1000Å程度形成する（図１５）。次に、ポリシリコン膜4aをパターニングし、ゲート電極４を形成後、ＮＭＯＳトランジスタ形成領域にはＮ-ソース／ドレイン領域７を形成し、ＰＭＯＳトランジスタ形成領域にはＰ- ソース／ドレイン領域20を形成する。次に、全面に酸化膜6aを堆積させた後（図１６）、異方性の強いエッチング条件で、ゲート電極４の側壁にのみ酸化膜６を形成し、またこの時、酸化膜3aもエッチングによりゲート絶縁膜３の形状にする。次に、チタン16を全面にスパッタ法で形成後、ＮＭＯＳトランジスタのソース領域以外の領域にレジスト27を形成し、シリコン等の不活性化イオンを35keV 、２×1015／cm2 の条件で30°〜45°の傾斜角度で回転斜め注入する（図１７）。次に、レジスト27を除去後、ＰＭＯＳトランジスタのソース領域以外の領域にレジスト28を形成し、窒素等の不活性化イオンを35keV 、２×1015／cm2 の条件で回転斜め注入する（図１８）。この場合、ＮＭＯＳトランジスタにシリコンイオンをＰＭＯＳトランジスタに窒素イオンを注入したが、単一のイオンを注入する場合はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース領域以外の領域にレジストを設けてイオン注入を行えばよいので、レジストを形成する工程は一回で済む。次に、レジスト28を除去後、２ステップアニール法を用いてソース／ドレイン領域及びゲート電極４上にのみ自己整合的にチタンシリサイド膜を形成する（図１９）。この時、実施の形態１で詳述したように、不活性化イオンの注入されている領域であるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース領域はシリサイド化反応が十分に行われるため、ドレイン領域に形成されるチタンシリサイド膜９よりも厚い膜厚のチタンシリサイド膜15が形成される。ソース側のチタンシリサイド膜15の膜厚は500 Å〜800 Åであり、ドレイン側のチタンシリサイド膜９の膜厚は100 Å〜600 Åである。なお、シリサイド化を行うための諸条件については実施の形態２で詳述しているので、ここではその記載を省略する。
【００３４】
本実施の形態に示すＳＯＩ／ＣＭＯＳトランジスタにおいても、ソース側のチタンシリサイド膜15とドレイン側のチタンシリサイド膜９の膜厚を異なる値に設定できるため、ソース領域とドレイン領域の抵抗を異なる値に設定でき、実施の形態２に示す場合と同様の効果を奏する。また、ＮＭＯＳトランジスタへの不活性化イオン注入とＰＭＯＳトランジスタへの不活性化イオン注入とを別々の工程で行うことによって、ソース側のチタンシリサイド膜15でＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異なる膜厚に設定することが可能である。
実施の形態４．
図２０は本発明の第４実施の形態を示すＳＯＩ／ＭＯＳトランジスタの断面構造図である。図２２において、１〜13、15は実施の形態図８と同一あるいは相当するものを示す。本実施の形態は、ＳＯＩ基板上にＮＭＯＳトランジスタが複数（図面上では２個）形成された構成であり、各々のＭＯＳトランジスタにおいて、ソース側のチタンシリサイド膜15がドレイン側のチタンシリサイド膜９よりも厚く形成されている。ソース側のチタンシリサイド膜15の膜厚は500 Å〜800 Åであり、ドレイン側のチタンシリサイド膜９の膜厚は100 Å〜600 Åである。
【００３５】
次に図２０に示すＳＯＩ／ＭＯＳトランジスタの製造工程について説明する。図２０は、ＳＯＩ／ＭＯＳトランジスタの製造工程において実施の形態２の図９に示す工程に相当する工程であり、チタン16を堆積後、不活性化イオンを注入する工程を示す図である。ＭＯＳトランジスタのソース領域以外の領域にレジスト29を形成し、シリコンイオン等の不活性化イオンを30°〜45°の傾斜角度で回転斜め注入し、ＳＯＩ層13表面に結晶性ダメージを形成する。また、この注入でチタン／シリコン界面のミキシングを施し、シリサイド化反応が滑らかに行われるようにする。なお、シリサイド化を行うための諸条件及び以後の工程については実施の形態２で詳述しているので、その記載を省略する。
実施の形態５．
図２２は本発明の第５実施の形態を示すＳＯＩ／ＭＯＳトランジスタの断面構造図である。図２２において、１〜13、15は実施の形態図２０と同一あるいは相当するものを示す。本実施の形態においても、ＳＯＩ基板上にＮＭＯＳトランジスタが複数（図面上では２個）形成された構成である。ただし、領域Ａに形成されたＮＭＯＳトランジスタのソース／ドレイン領域にはともにミキシング工程が施されており、実施の形態４に示す場合と異なり、ソース側に形成されたチタンシリサイド膜15と同一膜厚のチタンシリサイド膜15がドレイン側にも形成されている。ここで、ソース側とドレイン側のチタンシリサイド膜15を区別する場合は、15a をソース側のチタンシリサイド膜とし、15b をドレイン側のチタンシリサイド膜とする。一方、領域Ｂに形成されたＮＭＯＳトランジスタのソース／ドレイン領域にはともにミキシング工程が施されておらず、領域Ｂのソース／ドレイン領域には、領域Ａのソース／ドレイン領域に形成されたチタンシリサイド膜15よりも薄い膜厚を持つチタンシリサイド膜９が形成されている。
【００３６】
次に図２２に示すＳＯＩ／ＭＯＳトランジスタの製造工程について説明する。図２３は、ＳＯＩ／ＭＯＳトランジスタの製造工程において実施の形態２の図９に示す工程に相当する工程であり、チタン16を堆積後、不活性イオンを注入する工程を示す図である。ただし、本実施の形態では領域Ｂにのみレジスト30を形成し、シリコンイオン等の不活性化イオンを30°〜45°の傾斜角度で回転斜め注入し、SOI 層１３表面に結晶性ダメージを形成する。また、この注入でチタン／シリコン界面のミキシングを施し、シリサイド化反応が滑らかに行われるようにする。なお、シリサイド化を行うための諸条件及び以後の工程については実施の形態２で詳述しているので、その記載を省略する。
【００３７】
本実施の形態を採用することにより、ＭＯＳトランジスタごとにソース／ドレイン領域のチタンシリサイド膜の膜厚を異ならしめることができるので、トランジスタごとに所望の抵抗値を有するソース／ドレイン領域を形成することが可能となる。つまり、ソース／ドレイン領域の寄生抵抗を他のトランジスタよりも低くする必要があるＭＯＳトランジスタのソース／ドレイン領域に対し、不活性化イオンを注入すればよい。また、不活性化イオンの注入により、シリサイド化反応時に発生する結晶欠陥が抑制されるので、シリサイド化に起因するリーク電流を低減することができる。つまり、ソース／ドレイン領域のリーク電流を他のトランジスタよりも低くする必要があるときに、選択的に不活性化イオンを注入すればよい。
実施の形態６．
図２４は本発明の第６実施の形態を示すＳＯＩ基板上に設けられたＤＲＡＭ素子の断面構造図である。図２４において、１〜13、15は実施の形態図２０と同一あるいは相当するものを示す。35は上部電極であるセルプレート、36はキャパシタ絶縁膜、37は下部電極であるストレージノード、38はポリシリコンからなる配線（以後ポリシリコンパッドと称す）、39はポリシリコンとタングステンシリサイドの積層構造で形成されたビット線、40はアルミからなる補強ワード線である。本実施の形態においては、ＤＲＡＭ素子のキャパシタ側のチタンシリサイド膜15が他方側のチタンシリサイド膜９の膜厚よりも厚く形成されている。
【００３８】
ＤＲＡＭの場合はその回路動作において、セルに電荷を保持しているか否かでＭＯＳトランジスタのソースにあたるものとドレインにあたるものとが反転する。キャパシタ側に電荷を保持して電位が上昇していく場合は、その電荷がリーク電流としてポリシリコンパッド38側に抜けていくという問題点があるため、通常は定期的に電荷の再書き込みを行っている。この再書き込みのサイクルを長くするためには、リーク電流を低減することが望まれ、不活性化イオンの注入によりシリサイド化反応時の結晶欠陥の発生を低減させると、結晶欠陥に起因するリーク電流を低減させることができる。なお、本実施の形態では、キャパシタ側にのみ不活性イオンを注入したが、ポリシリコンパッド側にも不活性化イオンを注入してもよい。
実施の形態７．
図２５は本発明の第７実施の形態を示すＳＯＩ／ＭＯＳトランジスタの断面構造図である。図２５において、１〜８、11〜13は実施の形態図２０と同一あるいは相当するものを示す。40は500 〜800 Åの膜厚を有するチタンシリサイド膜であり、素子分離酸化膜２と間隔を隔ててソース／ドレイン領域に形成される。41は素子分離酸化膜２及び素子分離酸化膜近傍のＳＯＩ層上に形成された酸化膜である。
【００３９】
次に図２５に示すＳＯＩ／ＭＯＳトランジスタの製造工程について説明する。ＳＯＩ／ＭＯＳトランジスタの製造工程において実施の形態１の図５に示す工程までをＳＯＩ基板に施す。次に、ＬＰＣＶＤ法で酸化膜41a を2000Å堆積させた後、ＳＯＩ層13よりも一回り小さいマスクを用いてレジスト31を設ける（図２６）。このマスクはＤＲＡＭ等のデバイスを形成する場合には通常適用されているマスクであり、このために新規にマスクを作成する必要はない。図２７は図２６に示す断面図に対応する上面図であり、図２７のＡ−Ａ′断面図が図２６である。また、図２８は図２７のＢ−Ｂ′断面図である。次に、酸化膜41a をパターニングして、酸化膜41を形成した後、レジスト31を除去し、チタン16をスパッタ法で堆積させ、不活性イオンを30°〜45°の斜め回転注入し、シリコン／チタン界面のミキシングを施す（図２９）。最適なシリサイド膜を形成するための諸条件及び以後の工程については実施の形態２で詳述しているのでここではその説明を省略する。
【００４０】
本実施の形態によるＳＯＩ／ＭＯＳトランジスタにおいては素子分離酸化膜２のエッジ部にチタンシリサイド膜40が形成されない。よって、図２７に示すようにゲート電極４と素子分離酸化膜２との交点ｃにチタンシリサイド膜40が形成されないことになり、ソース／ドレイン間リーク電流を防ぐことが可能となる。
実施の形態８．
図３０は本発明の第８実施の形態を示すＣＭＯＳインバータの上面図であり、図３１は図３０のＡ−Ａ′断面図である。図３０及び図３１において１〜８、11〜13は実施の形態図２５と同一あるいは相当するものを示す。45はチタンシリサイド膜40とアルミ配線11の電気的接続を行うために層間絶縁膜10に設けられたコンタクトホールである。
実施の形態９．
図３２はこの発明の第９実施の形態を示す３入力ＮＡＮＤ回路の等価回路図である。図３２において、50、51、52はＰＭＯＳトランジスタ、53、54、55はＮＭＯＳトランジスタ、ＶDDは電源電位、ＶSSは接地電位を示す。ＮＡＮＤ回路のように、各トランジスタのソース／ドレインが各々決まっている場合は、図３４中の斜線Ｚで示すソース領域にのみシリコン等のイオンを注入してシリサイド膜を形成することで、ソース領域においてドレイン領域のシリサイド膜よりも膜厚の厚いシリサイド膜を有するＮＭＯＳトランジスタ53、54、55を構成する。
実施の形態１０．
図３３はこの発明の第１０実施の形態を示す高抵抗付加型ＳＲＡＭセル回路の等価回路図である。図３３において、60、61はドライバトランジスタ、62、63は抵抗素子、64はビット線、65はバービット線、66、67はアクセストランジスタ、68はワード線である。この回路のドライバトランジスタ60、61のようにソース／ドレイン各々決まっている場合は、図３３中の斜線Ｚで示すソース領域にのみシリコン等のイオンを注入してシリサイド膜を形成すればよい。
【００４１】
以上の実施の形態では、チタンを用いたシリサイド化反応について述べてきたが、シリコンと反応し、金属化合物を生成するような材料であればどのよう材料でもよい。例えば、コバルトシリサイド（ＣｏＳｉ2 ）、ニッケルシリサイド（ＮｉＳｉ2 ）、タンタルシリサイド（ＴａＳｉ2）等があげられる。また、以上の実施の形態では、主にＮＭＯＳトランジスタについて記載したが、ＰＭＯＳトランジスタにおいても同様の効果を得ることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施の形態によるバルクＭＯＳトランジスタの断面構造図である。
【図２】本発明の第１の実施の形態によるバルクＭＯＳトランジスタの製造工程を示す断面構造図である。
【図３】本発明の第１の実施の形態によるバルクＭＯＳトランジスタの製造工程を示す断面構造図である。
【図４】本発明の第１の実施の形態によるバルクＭＯＳトランジスタの製造工程を示す断面構造図である。
【図５】本発明の第１の実施の形態によるバルクＭＯＳトランジスタの製造工程を示す断面構造図である。
【図６】本発明の第１の実施の形態によるバルクＭＯＳトランジスタの製造工程を示す断面構造図である。
【図７】本発明の第１の実施の形態によるバルクＭＯＳトランジスタの製造工程を示す断面構造図である。
【図８】本発明の第２の実施の形態によるＳＯＩ／ＭＯＳトランジスタの断面構造図である。
【図９】本発明の第２の実施の形態によるＳＯＩ／ＭＯＳトランジスタの製造工程を示す断面構造図である。
【図１０】シリコンイオンの注入条件を示す図である。
【図１１】シリコンイオンの注入条件を示す図である。
【図１２】シリコンイオンの注入飛程と形成されたトランジスタの歩留まりの関係を示す図である。
【図１３】シリサイド化工程でのシリコンの消費量とシート抵抗の関係を示す図である。
【図１４】本発明の第３の実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの断面構造図である。
【図１５】本発明の第３の実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの製造工程を示す断面構造図である。
【図１６】本発明の第３の実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの製造工程を示す断面構造図である。
【図１７】本発明の第３の実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの製造工程を示す断面構造図である。
【図１８】本発明の第３の実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの製造工程を示す断面構造図である。
【図１９】本発明の第３の実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの製造工程を示す断面構造図である。
【図２０】本発明の第４の実施の形態によるＳＯＩ／ＭＯＳトランジスタの断面構造図である。
【図２１】本発明の第４の実施の形態によるＳＯＩ／ＭＯＳトランジスタの製造工程を示す断面構造図である。
【図２２】本発明の第５の実施の形態によるＳＯＩ／ＭＯＳトランジスタの断面構造図である。
【図２３】本発明の第５の実施の形態によるＳＯＩ／ＭＯＳトランジスタの製造工程を示す断面構造図である。
【図２４】本発明の第６の実施の形態によるＤＲＡＭ素子の断面構造図である。
【図２５】本発明の第７の実施の形態によるＳＯＩ／ＭＯＳトランジスタの断面構造図である。
【図２６】本発明の第７の実施の形態によるＳＯＩ／ＭＯＳトランジスタの製造工程を示す断面構造図である。
【図２７】本発明の第７の実施の形態によるＳＯＩ／ＭＯＳトランジスタの製造工程を示す上面図である。
【図２８】本発明の第７の実施の形態によるＳＯＩ／ＭＯＳトランジスタの製造工程を示す断面構造図である。
【図２９】本発明の第７の実施の形態によるＳＯＩ／ＭＯＳトランジスタの断面工程を示す断面構造図である。
【図３０】本発明の第８の実施の形態によるＣＭＯＳインバータの上面図である。
【図３１】本発明の第８の実施の形態によるＣＭＯＳインバータの断面構造図である。
【図３２】本発明の第９の実施の形態を示す３入力ＮＡＮＤ回路の等価回路図である。
【図３３】本発明の第１０の実施の形態を示す高抵抗付加型ＳＲＡＭセル回路の等価回路図である。
【図３４】従来のバルクＭＯＳトランジスタを示す断面構造図である。
【図３５】従来のバルクＭＯＳトランジスタを示す断面構造図である。
【図３６】従来のＳＯＩ／ＭＯＳトランジスタを示す断面構造図である。
【図３７】従来のＳＯＩ／ＭＯＳトランジスタを示す断面構造図である。
【符号の説明】
【００４３】
８ａ  Ｎ+ソース領域、８ｂ  Ｎ+ドレイン領域、９，１５，４０  チタンシリサイド膜、１３  ＳＯＩ層、１６  チタン、２１ａ  Ｐ+ソース領域、２１ｂ  Ｐ+ドレイン領域、４１  酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007116186.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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