(57)【要約】【課題】ジッタを小さくすることが可能なＤＬＬ回路を提供する。【解決手段】各遅延回路UDCM0〜UDCMn+1を、第１及び第２インバータ１５ａ，１５ｂ、第１及び第２ナンド回路１６ａ，１６ｂ、スイッチングトランジスタ１７及びトランスファーゲート１８で構成するとともに、その第２ナンド回路１６ｂを介して前段の遅延回路と後段の遅延回路とを接続するようにした。つまり、各遅延回路にて、１つの第２ナンド回路１６ｂを介して、後段の遅延回路からの出力クロック信号を反転させて前段の遅延回路に出力した。詳述すると、各遅延回路は、その第２ナンド回路１６ｂ中の１個のトランジスタを駆動させて後段の遅延回路からの出力クロック信号を反転させて前段の遅延回路に出力する。【選択図】図１
2007312023.tif 000002
【特許請求の範囲】
【請求項１】
複数の遅延回路が直列接続され、初段の遅延回路に入力された外部クロック信号を、後段の遅延回路に順次通過させるとともに、前記直列接続された複数の遅延回路のうちの選択された遅延回路から折り返し、前記外部クロック信号を前段の遅延回路に順次通過させ前記初段の遅延回路から外部クロック信号と異なる位相のクロック信号を生成するＤＬＬ回路において、
各遅延回路に、後段の遅延回路からの折り返しのクロック信号と、前段の遅延回路からの外部クロック信号のいずれか一方を選択して、前段の遅延回路に出力するゲート回路を設けたことを特徴とするＤＬＬ回路。
【請求項２】
請求項１に記載のＤＬＬ回路において、
さらに、前記外部クロック信号と前記遅延回路から生成された前記クロック信号の位相を比較し、その比較結果に基づいて、前段の遅延回路から入力された入力クロック信号を折り返して前段の遅延回路に出力する遅延回路を選択する選択信号を生成する選択信号生成回路を備え、
前記遅延回路は、
前記前段の遅延回路から入力された前記入力クロック信号を、反転して後段の遅延回路に入力クロック信号として出力するインバータと、
前記インバータの入力端子と前記ゲート回路の一方の入力端子との間に、前記選択信号に基づいて、前記遅延回路からの外部クロック信号、後段の遅延回路からの折り返しのクロック信号のいずれか一方を前記ゲート回路から出力させるための制御回路部と
を有したことを特徴とするＤＬＬ回路。
【請求項３】
請求項１に記載のＤＬＬ回路において、
さらに、前記外部クロック信号と前記遅延回路から生成された前記クロック信号の位相を比較し、その比較結果に基づいて、前段の遅延回路から入力された入力クロック信号を折り返して前段の遅延回路に出力する遅延回路を選択する選択信号を生成する選択信号生成回路を備え、
前記遅延回路は、
前記前段の遅延回路から入力された前記入力クロック信号を、反転して後段の遅延回路に入力クロック信号として出力するインバータと、
前記インバータの出力端子と前記ゲート回路の一方の入力端子との間に、前記選択信号に基づいて、前記遅延回路からの外部クロック信号、後段の遅延回路からの折り返しのクロック信号のいずれか一方を前記ゲート回路から出力させるための制御回路部と
を有したことを特徴とするＤＬＬ回路。
【請求項４】
請求項２または３に記載のＤＬＬ回路において、
前記制御回路部は、前記選択信号に基づいて、
当該遅延回路が、前段の遅延回路からの外部クロック信号をその前段の遅延回路に出力するとき、前記ゲート回路の一方の入力端子に入力する外部クロック信号を生成するとともに、
当該遅延回路の前段の遅延回路から外部クロック信号が折り返されるとき、当該遅延回路が、その前段の遅延回路に設けたゲート回路に対して、一方の入力端子に入力した外部クロック信号を選択させるための信号を生成することを特徴とするＤＬＬ回路。
【請求項５】
請求項１〜４のいずれか一つに記載のＤＬＬ回路において、
前記ゲート回路は、ナンド回路であることを特徴とするＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ回路に関する。
【背景技術】
【０００２】
従来、ＬＳＩデバイスに設けられているＤＬＬ回路は、例えば、外部から供給された外部クロック信号に対して仕様に適した量だけ遅延したクロック信号を生成し、そのクロック信号を内部クロック信号として、他の回路に供給している。
【０００３】
図７（ａ）に示すように、ＤＬＬ回路５０は、遅延回路部５１、位相比較回路５２及び選択信号生成回路５３を備えている。遅延回路部５１は、複数個（ｎ＋２個）の遅延回路UDCM0〜UDCMn+1を直列接続した構成を成している。そして、遅延回路部５１は、外部クロック信号DLiが入力されると、初段の遅延回路UDCM0にその外部クロック信号DLiを入力し
、初段の遅延回路UDCM0では、該外部クロック信号DLiを所定量だけ遅延させて後段の遅延回路に出力するようになっている。また、同様にして、外部クロック信号DLiは順次遅延
されて後段の遅延回路に順次出力するようになっている。
【０００４】
図７（ｂ）は、遅延回路UDCM0〜UDCMn+1のうちのｊ番目（０＜ｊ＜ｎ＋１）の遅延回路UDCMjの回路構成を説明するための図である。尚、各遅延回路UDCM0〜UDCMn+1は、全て同
じ回路構成をしている。図７（ｂ）に示すように、遅延回路UDCMjは、第１インバータ５
５ａ、第２インバータ５５ｂ、第３インバータ５５ｃを備えるとともに、第１トランスファーゲート５６ａ、第２トランスファーゲート５６ｂを備えている。
【０００５】
第１インバータ５５ａは、前段の遅延回路UDCMj-1からの入力クロック信号CKIを、その入力端子から入力し、その入力クロック信号CKIを反転させて出力端子から出力クロック
信号DLOとして後段の遅延回路UDCMj+1に出力する。
【０００６】
第２インバータ５５ｂは、その入力端子が第１トランスファーゲート５６ａを介して第１インバータ５５ａの出力端子に接続されているとともに、第２トランスファーゲートを介して図示しない後段の遅延回路UDCMj+1の第２インバータの出力端子に接続されている
。
【０００７】
第１トランスファーゲート５６ａ及び第２トランスファーゲート５６ｂは、選択信号SLjがそれぞれ入力される。そして、「１」レベル（Ｈレベル）の選択信号SLjが入力されると、第１トランスファーゲート５６ａがオン、第２トランスファーゲートがオフする。このとき、第２インバータ５５ｂは、第１インバータ５５ａの出力端子から前記入力クロック信号CKIを入力し、その入力クロック信号CKIを反転させてクロック信号CKOとして出力
端子から前段の遅延回路UDCMj-1に出力するようになっている。
【０００８】
反対に、第１トランスファーゲート５６ａ及び第２トランスファーゲート５６ｂに「０」レベル（Ｌレベル）の選択信号SLjが入力されると、第１トランスファーゲート５６ａ
がオフ、第２トランスファーゲート５６ｂがオンする。このとき、第２インバータ５５ｂは、後段の遅延回路UDCMj+1に設けた第２インバータ（図示しない）から出力されるクロ
ック信号DLIを入力し、そのクロック信号DLIを反転させて出力端子からクロック信号CKO
として前段の遅延回路UDCMj-1に出力するようになっている。
【０００９】
つまり、遅延回路UDCMjは、「０」レベルの選択信号SLjを入力したとき、前段の遅延回路UDCMj-1からの入力クロック信号CKIを反転させて後段の遅延回路UDCMj+1へ出力すると
ともに、後段の遅延回路UDCMj+1からの出力クロック信号DLOを前段の遅延回路UDCMj-1に
出力する。また、「１」レベルの選択信号SLjを入力したとき、前段の遅延回路UDCMj-1からの入力クロック信号CKIを前段の遅延回路UDCMj-1に折り返して出力クロック信号DLOと
して出力するようになっている。
【００１０】
そして、遅延回路UDCM0〜UDCMn+1は最終段の遅延回路UDCMn+1を除く各遅延回路UDCM0〜UDCMnのうちの１つが「１」レベルの選択信号が出力され、他の遅延回路には、「０」レ
ベルの選択信号が出力されるようになっている。
【００１１】
従って、例えば、３段目の遅延回路UDCM2に「１」レベルの選択信号が出力されている
ときは（以下、３段目の遅延回路UDCM3が選択されたという）、１段目の遅延回路UDCM0に入力された入力クロック信号CKIは、３段目の遅延回路UDCM2で折り返されて、１段目の遅延回路UDCM0から内部クロック信号DLoとして出力される。また、４段目の遅延回路UDCM3
が選択されたとき、１段目の遅延回路UDCM0に入力された入力クロック信号CKIは、４段目の遅延回路UDCM3で折り返されて、１段目の遅延回路UDCM0から内部クロック信号DLoとし
て出力される。
【００１２】
このとき、４段目の遅延回路UDCM3で折り返されて、１段目の遅延回路UDCM0から出力される内部クロック信号DLoは、３段目の遅延回路UDCM2で折り返されて、１段目の遅延回路UDCM0から出力される内部クロック信号DLoに比べて位相が遅れる。これは、遅延回路UDCM3を通過して出力されることから、遅延回路UDCM3の遅延時間だけ遅れるからである。従って、各遅延回路UDCM0〜UDCMnを適宜選択することによって、１段目の遅延回路UDCM0から
出力される内部クロック信号DLoの位相を制御することができる。
【００１３】
そして、この最終段の遅延回路UDCMn+1を除く各遅延回路UDCM0〜UDCMnにそれぞれ出力
される選択信号SL0〜SLnは、位相比較回路５２、選択信号生成回路５３によって生成される。
【００１４】
位相比較回路５２は、外部から１段目の遅延回路UDCM0に入力されるクロック信号DLiと１段目の遅延回路UDCM0から出力されるクロック信号CKOとを入力し、クロック信号DLiと
クロック信号CKOとの位相を比較する。そして、位相比較回路５２は、その比較結果を次
段の選択信号生成回路５３に出力する。
【００１５】
選択信号生成回路５３は、比較結果に基づいて、図８に示すように、遅延回路UDCM0〜UDCMn+1のうち、いずれか１つの遅延回路に対して「１」レベル（Ｈレベル）の選択信号SL0〜SLnを出力するとともに他の遅延回路に対して「０」レベル（Ｌレベル）の選択信号SL0〜SLnを出力するようになっている。この結果、遅延回路UDCM0〜UDCMn+1の折り返し地点を決定して外部クロック信号DLiを通過させる遅延回路の数を制御する。つまり、遅延回
路部５１の１段目の遅延回路UDCM0から出力されるクロック信号CKOの立ち上がりタイミングが、外部から入力したクロック信号DLiの立ち上がりタイミングより進んでいるときに
は、選択信号生成回路５３は、クロック信号CKOの立ち上がりタイミングを遅らせるため
に、現在の遅延回路より後段の遅延回路を折り返し地点とするための選択信号SL0〜SLnを出力する。そして、このときの遅延回路部５１の１段目の遅延回路UDCM0から出力される
クロック信号CKOを内部クロック信号DLoとしてメモリ回路ブロックに設けられたデータ出力バッファに出力する。
【００１６】
また、遅延回路部５１の１段目の遅延回路UDCM0から出力されるクロック信号CKOの立ち上がりタイミングが、外部から入力した外部クロック信号DLiの立ち上がりタイミングよ
り遅れているときには、選択信号生成回路５３は、クロック信号CKOの立ち上がりタイミ
ングを進ませるべく、現在の遅延回路より前段の遅延回路を折り返し地点とするための選
択信号SL0〜SLnを出力する。このときの遅延回路部５１の１段目の遅延回路UDCM0から出
力されるクロック信号CKOを内部クロック信号DLoとしてメモリ回路ブロックに設けられたデータ出力バッファに出力する。
【００１７】
このように、ＤＬＬ回路５０は、データ出力バッファの出力タイミングを制御する内部クロック信号DLoを出力端子の特性変動に連動して仕様に適したタイミングで発生させて
いる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところで、一般に、トランスファーゲートは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを、その各ソース同士、ドレイン同士接続して構成されている。従って、上記各遅延回路UDCM0〜UDCMn+1においても、第１及び第２インバータ５５ａ，５５ｂ以外に、第１及び第２トランスファーゲート５６ａ，５６ｂを通過することによってクロック信号は、遅延する。つまり、各遅延回路UDCM0〜UDCMn+1での遅延量は、第１及び第２トランスファーゲート５６ａ，５６ｂに起因する遅延量が加わることから大きくなる。
【００１９】
特に、後段の遅延回路からのクロック信号DLIを第２インバータ５５ｂに出力する第２
トランスファーゲート５６ｂは、折り返す位置の遅延回路を切り替えた際に、第２トランスファーゲート５６ｂの遅延量に基づいて、遅延回路部５１から出力される内部クロック信号DLoにジッタが生じることが知られている。
【００２０】
例えば、折り返し遅延回路が、３段目から４段目に切り替わると、４段目の遅延回路UDCM3に備えた第１及び第２インバータ５５ａ，５５ｂと第１トランスファーゲート５６ａ
の遅延量の他に、３段目の遅延回路UDCM2に備えた第２トランスファーゲート５６ｂの遅
延量が加算されて、内部クロック信号DLoはその分だけさらに位相が遅れる。反対に、折
り返し遅延回路が、４段目から３段目に切り替わると、４段目の遅延回路UDCM3に備えた
第１及び第２インバータ５５ａ，５５ｂと第１トランスファーゲート５６ａの遅延量の他に、３段目の遅延回路UDCM2に備えた第２トランスファーゲート５６ｂの遅延量が減算さ
れて、内部クロック信号DLoはその分だけさらに位相が進む。
【００２１】
つまり、遅延回路を切り替えた際に、第２トランスファーゲート５６ｂの遅延量分だけさらに、加味されて位相が変位することによってジッタが生じる。
このジッタは、第２トランスファーゲート５６ｂの遅延量が大きいほど大きい。従って、上述したように、各遅延回路UDCM0〜UDCMn+1の遅延量は比較的大きいことから、その切り替え時に生じるジッタが大きくなってしまうという問題があった。
【００２２】
本発明は、上記の問題点に鑑みなされたもので、ジッタを小さくすることが可能なＤＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
請求項１に記載の発明によれば、各遅延回路は、１つのゲート回路を介して、後段の遅延回路からの出力クロック信号を反転させて前段の遅延回路に出力する。このとき、各遅延回路は、従来のようにトランスファーゲートを介して後段の遅延回路からの出力クロック信号を前段の遅延回路に出力するのではないので、従来に比べてトランスファーゲートが無い分だけ、１つの遅延回路あたりの遅延量が小さくなる。この結果、折り返しの遅延回路を切り替えた際に生じる遅延量の変化分が小さくでき、その切り替え時に生じるジッタを小さくすることができる。
【００２４】
請求項２及び請求項３に記載の発明によれば、外部クロック信号と初段の遅延回路から
生成されたクロック信号の位相に基づいて、前段から入力されたクロック信号を折り返すナンド回路が選択される。
【００２５】
請求項４に記載の発明によれば、従来に比べて切り替え時に生じるジッタを小さくすることができるＤＬＬ回路を構成する各遅延回路を実現することができる。
請求項５に記載の発明によれば、ゲート回路としてナンド回路を使用することで、従来に比べて切り替え時に生じるジッタを小さくすることができるＤＬＬ回路を構成する各遅延回路を実現することができる。
【発明の効果】
【００２６】
請求項１〜５に記載の発明によれば、ジッタを小さくすることが可能なＤＬＬ回路を提供することができる。
【発明を実施するための最良の形態】
【００２７】
（第１実施形態）
以下、本発明のＤＬＬ回路を具体化した第１実施形態を図面に従って説明する。
図１において、ＤＬＬ回路１０は、遅延回路部１１、位相比較回路１２及び選択信号生成回路１３を備えている。遅延回路部１１は、複数個（ｎ＋２個）の遅延回路UDCM0〜UDCMn+1を直列接続した構成を成している。そして、遅延回路部１１は、図示しない外部装置から外部クロック信号DLiが入力されると、その外部クロック信号DLiを初段の遅延回路UDCM0に入力し、初段の遅延回路UDCM0にて該外部クロック信号DLiを遅延させて、後段の遅
延回路UDCM1に出力するようになっている。そして、以降、同様にして、外部クロック信
号DLiは順次後段の遅延回路UDCM2〜UDCMn+1に順次入力され遅延される。
【００２８】
そして、外部クロック信号DLiは、選択信号生成回路１３から出力される選択信号SL0〜SLn+1によって選択された所定の１つの遅延回路にて折り返され、初段の遅延回路UDCM0から内部クロック信号DLoとして出力された後、図示しないメモリ回路ブロックに入力され
る。このとき、内部クロック信号DLoは、通過した遅延回路UDCM0〜UDCMn+1の数に対応し
た遅延量だけ外部クロック信号DLiに対して遅延したクロック信号となる。
【００２９】
つまり、例えば、外部クロック信号DLiが３段目の遅延回路UDCM2で折り返されることで生成された内部クロック信号DLoは、４段目の遅延回路UDCM3で折り返されることで生成された内部クロック信号DLoに比べて、１つの遅延回路（４段目の遅延回路UDCM3）を通過した分だけ遅延量が大きい、つまり、位相の遅れた内部クロック信号DLoとなる。
【００３０】
次に、本実施形態における遅延回路UDCM0〜UDCMn+1の回路構成について図１（ｂ）に従って説明する。
図１（ｂ）は、本実施形態における遅延回路UDCM0〜UDCMn+1のうちのｊ段目（０＜ｊ＜ｎ＋１）の遅延回路UDCMjの回路構成を説明するための図である。尚、各遅延回路UDCM0〜UDCMn+1は、全て同じ回路構成をしている。
【００３１】
図１（ｂ）に示すように、遅延回路UDCMjは、インバータとしての第１インバータ１５
ａ、ゲート回路及びナンド回路としての第２ナンド回路１６ｂ、及び、前記第１インバータ１５ａの入力端子と第２ナンド回路１６ｂの一方の入力端子との間に制御回路部Ｔを備えている。制御回路部Ｔは、第２インバータ１５ｂ、第１ナンド回路１６ａ、スイッチングトランジスタ１７及びトランスファーゲート１８を具備している。
【００３２】
第１インバータ１５ａは、前段の遅延回路UDCMj-1からの入力クロック信号CKIを、その入力端子から入力し、その入力クロック信号CKIを反転させて出力端子から出力クロック
信号DLOとして後段の遅延回路UDCMj+1に出力する。また、第１インバータ１５ａの入力端
子は、トランスファーゲート１８を介して第１ナンド回路１６ａの一方の入力端子に接続されている。
【００３３】
トランスファーゲート１８は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを、その各ソース同士及び各ドレイン同士を互いに接続した構成をしたものであって、そのＰＭＯＳトランジスタのゲートは、第２インバータ１５ｂを介してＮＭＯＳトランジスタのゲートに接続されている。
【００３４】
また、前記第１ナンド回路１６ａの一方の入力端子には、スイッチングトランジスタ１７を介して高電位側電源電圧VDDが供給されている。この高電位側電源電圧VDDは、第１ナンド回路１６ａの前記一方の入力端子をＨレベルとするのに十分な大きさの電圧である。スイッチングトランジスタ１７はＰＭＯＳトランジスタであって、そのゲートはトランスファーゲート１８を構成する前記ＮＭＯＳトランジスタのゲートに接続されている。そして、トランスファーゲート１８及びスイッチングトランジスタ１７の各ゲートには、選択信号生成回路１３から出力された選択信号SLj+1が入力され、該選択信号SLj+1によってオン・オフ制御されるようになっている。
【００３５】
選択信号SLj+1がＨレベル（高電位電圧）の時、スイッチングトランジスタ１７がオフ
し、トランスファーゲート１８がオンして、第１ナンド回路１６ａの一方の入力端子に対して前段の遅延回路UDCMj-1からの入力クロック信号CKIが入力されるようになっている。反対に、選択信号SLj+1がＬレベル（低電位電圧）の時、トランスファーゲート１８がオ
フし、スイッチングトランジスタ１７がオンして、前段の遅延回路UDCMj-1からの入力ク
ロック信号CKIが遮断され、第１ナンド回路１６ａの一方の入力端子には、高電位側電源
電圧VDDが入力されるようになっている。
【００３６】
また、第１ナンド回路１６ａの他方の入力端子には、選択信号生成回路１３から出力された選択信号SLjが入力される。そして、選択信号SLjがＨレベルであって選択信号SLj+1
がＨレベルの時、第１ナンド回路１６ａは、トランスファーゲート１８を介して入力した前段の遅延回路UDCMj-1からの入力クロック信号CKIを、反転させて第２ナンド回路１６ｂの一方の入力端子に出力する。また、選択信号SLjがＨレベルであって選択信号SLj+1がＬレベルの時、第１ナンド回路１６ａは、常時、Ｌレベルの信号を第２ナンド回路１６ｂの一方の入力端子に出力する。さらに、選択信号SLjがＬレベルであって選択信号SLj+1がＨレベルの時、第１ナンド回路１６ａは、常時、Ｈレベルの信号を第２ナンド回路１６ｂの一方の入力端子に出力する。さらにまた、選択信号SLjがＬレベルであって選択信号SLj+1がＬレベルの時、第１ナンド回路１６ａは、常時、Ｈレベルの信号を第２ナンド回路１６ｂの一方の入力端子に出力する。
【００３７】
第２ナンド回路１６ｂの他方の入力端子には、図示しない後段の遅延回路UDCMj+1に設
けられた図示しない第２ナンド回路１６ｂの出力端子に接続されている。また、第２ナンド回路１６ｂの出力端子には、図示しない前段の遅延回路UDCMj-1に設けられた第２ナン
ド回路１６ｂの他方の入力端子に接続されている。つまり、後段の遅延回路UDCMj+1と前
段の遅延回路UDCMj-1は、遅延回路UDCMjの第２ナンド回路１６ｂを介して接続されている。
【００３８】
そして、当該遅延回路UDCMjの第２ナンド回路１６ｂは、該第２ナンド回路１６ｂの一
方の入力端子に常時Ｈレベルが入力されているとき、後段の遅延回路UDCMj+1の第２ナン
ド回路１６ｂから出力されてくる出力クロック信号CKOを反転させて前段の遅延回路UDCMj-1の第２ナンド回路１６ｂの他方の入力端子に出力する。
【００３９】
反対に、後段の遅延回路UDCMj+1の第２ナンド回路１６ｂから常時Ｈレベルの信号（出
力クロック信号ＤＬＩ）が出力されているとき、第１ナンド回路１６ａからの信号（入力クロック信号CKIを反転させた信号）を反転させて出力クロック信号CKOとして前段の遅延回路UDCMj-1の第２ナンド回路１６ｂの入力端子に出力する。
【００４０】
尚、図１（ｃ）に示すように、第２ナンド回路１６ｂは、本実施形態では、たとえば、公知のナンド回路であって、第１及び第２ＰＭＯＳトランジスタQ1，Q2と第３及び第４ＮＭＯＳトランジスタQ3，Q4を備えている。そして、第１ＰＭＯＳトランジスタQ1及び第３ＮＭＯＳトランジスタQ3の各ゲートは端子ａに接続され、第２ＰＭＯＳトランジスタQ2と第４ＮＭＯＳトランジスタQ4の各ゲートは端子ｂに接続されている。また、第１ＰＭＯＳトランジスタQ1のドレインと第３ＮＭＯＳトランジスタQ3のドレインとの間には端子ｃが接続されている。そして、端子ａが第１ナンド回路１６ａの出力端子に接続され、端子ｂが後段の遅延回路UDCMj+1の第２ナンド回路１６ｂの出力端子に接続され、端子ｃが前段
の遅延回路UDCMj-1の第２ナンド回路１６ｂの他方の端子に接続される。
【００４１】
また、最終段の遅延回路UDCMn+1における第１ナンド回路１６ａの他方の入力端子には
Ｈレベルの信号が入力され、また、第２ナンド回路の他方の入力端子にはＨレベルの信号が入力されるようになっている。
【００４２】
図１（ａ）に示すように、初段（１段目）の遅延回路UDCM0から出力された出力クロッ
ク信号CKO（以下、他と区別するために特に第１出力クロック信号CKcという）、２段目の遅延回路UDCM1から出力された出力クロック信号CKO（以下、他と区別するために特に第２第１出力クロック信号CKbという）、及び、３段目の遅延回路UDCM2から出力された出力クロック信号CKO（以下、他と区別するために特に第３第１出力クロック信号CKaいう）は、それぞれ位相比較回路１２に入力されるようになっている。また、位相比較回路１２は、外部クロック信号DLiを入力するようになっている。
【００４３】
図２に示すように、位相比較回路１２は、第１、第２及び第３のＤ型フリップフロップ２０ａ，２０ｂ，２０ｃを備えている。第１のＤ型フリップフロップ２０ａのＤ入力には、第１出力クロック信号CKcが入力される。第２のＤ型フリップフロップ２０ｂのＤ入力
には、第２出力クロック信号CKbが入力される。第３のＤ型フリップフロップ２０ｃのＤ
入力には、第３出力クロック信号CKaが入力される。また、各Ｄ型フリップフロップ２０
ａ，２０ｂ，２０ｃのクロック入力端子には外部クロック信号DLiが入力されるようにな
っている。
【００４４】
各Ｄ型フリップフロップ２０ａ，２０ｂ，２０ｃは、それぞれのクロック入力端子に入力された外部クロック信号DLiの立ち上がり時における、それぞれのＤ入力端子に入力し
た第１〜第３出力クロック信号CKc，CKb，CKaの状態（Ｈレベル及びＬレベル）に応じて
ＬレベルまたはＨレベルとなる第１〜第３信号SCa，SCb，SCcをそれぞれのＱ出力端子か
ら出力する。
【００４５】
詳述すると、第１のＤ型フリップフロップ２０ａのＱ出力端子から出力する第１信号SCaは、外部クロック信号DLiの立ち上がり時に第１出力クロック信号CKcがＨレベルときＨ
レベル、ＬレベルのときＬレベルとなる。第２のＤ型フリップフロップ２０ｂのＱ出力端子から出力する第２信号SCbは、外部クロック信号DLiの立ち上がり時に第２出力クロック信号CKbがＨレベルときＨレベル、ＬレベルのときＬレベルとなる。同様に、第３のＤ型
フリップフロップ２０ｃのＱ出力端子から出力する第３信号SCcは、外部クロック信号DLiの立ち上がり時に第１出力クロック信号CKcがＨレベルのときＨレベル、Ｌレベルのとき
Ｌレベルとなる。
【００４６】
図１(ａ)に示すように、選択信号生成回路１３は、位相比較回路１２から出力された第
１〜第３信号SCa，SCb，SCcを入力する。選択信号生成回路１３は、その入力した各信号SCa，SCb，SCcに基づいて外部クロック信号DLiに対する内部クロック信号DLoの遅延量を見積もる。そして、選択信号生成回路１３は、見積もった外部クロック信号DLiに対する内
部クロック信号DLoの遅延量に基づいて、遅延回路UDCM0〜UDCMn+1のうち外部クロック信
号DLiを折り返す遅延回路を決定する図３（ｂ）に示す選択信号SL0〜SLn+1を作成する。
【００４７】
本実施形態の選択信号生成回路１３は、図３（ａ）に示すように、折り返す遅延回路UDCMjに供給される選択信号SLj，SLj+1は、共にＨレベルとする。この時、折り返す前段の
遅延回路UDCMj-1に供給する選択信号SLj-1はＬレベル、選択信号SLjはＨレベルとなる。
また、折り返す後段の遅延回路UDCMj+1に供給する選択信号SLjはＨレベル、選択信号SLj+1はＬレベルとなる。
【００４８】
次に、前述したＤＬＬ回路１０の作用について説明する。
いま、説明の便宜上、折り返しの遅延回路がｊ段目の遅延回路UDCMjとする。従って、
選択信号生成回路１３は、選択信号SLjと選択信号SLj+1をＨレベルとし、これら２つの選択信号SLj，SLj+1を除く全ての選択信号をＬレベルにしてそれぞれ対応する遅延回路UDCM0〜UDCMn+1に出力している。その結果、初段からｊ−１段目までの遅延回路UDCM0〜UDCMj-1と、ｊ＋２段目からｎ＋１段目の遅延回路UDCMj+2〜UDCMn+1は、外部クロック信号DLi
の折り返し不能とするとともに、内部クロック信号DLoの後段から前段への出力を可能に
している。また、ｊ＋１段目の遅延回路UDCMj+1は、外部クロック信号DLiの折り返し、及び、内部クロック信号DLoの後段から前段への出力を不能にしている。
【００４９】
そして、図１（ａ）に示すように、遅延回路部１１に外部クロック信号DLiが入力され
ると、ｊ段目の遅延回路UDCMjから折り返されて、初段の遅延回路UDCM0から内部クロック信号DLoが出力されるとともに、第１〜第３出力クロック信号CKc，CKb，CKaが位相比較回路１２に入力される。
【００５０】
そして、位相比較回路１２にて第１〜第３出力クロック信号CKc，CKb，CKaに基づいた
第１〜第３信号SCa，SCb，SCcが作成され、選択信号生成回路１３にてその信号SCa，SCb
，SCcから遅延量が見積もられる。
【００５１】
この時、選択信号生成回路１３が、現在の内部クロック信号DLoが、外部から入力した
クロック信号DLiに比べて位相が進んでいると判断した場合、選択信号生成回路１３は、
内部クロック信号DLoの立ち上がりタイミングを遅らせるために、現在のｊ段目の折り返
しの遅延回路UDCMjより１つ後段のｊ＋１段目の遅延回路UDCMj+1を折り返しの遅延回路とするための選択信号SL0〜SLn+1を出力する。
【００５２】
詳述すると、選択信号生成回路１３は、選択信号SLj+1と選択信号SLj+2をＨレベルとし、これら２つの選択信号SLj+1，SLj+2を除く全ての選択信号をＬレベルにしてそれぞれ対応する遅延回路UDCM0〜UDCMn+1に出力している。
【００５３】
すると、初段からｊ段目までの遅延回路UDCM0〜UDCMjと、ｊ＋３段目からｎ＋１段目の遅延回路UDCMj+3〜UDCMn+1は、外部クロック信号DLiの折り返し不能とするとともに、内
部クロック信号DLoの後段から前段への出力を可能にする。また、ｊ＋２段目の遅延回路UDCMj+2は、外部クロック信号DLiの折り返し、及び、内部クロック信号DLoの後段から前段への出力を不能にしている。その結果、ｊ＋１段目の遅延回路UDCMj+1は、折り返しの遅
延回路となる。
【００５４】
そして、ｊ＋１段目の遅延回路UDCMj+1に設けた第２ナンド回路１６ｂからのクロック
信号DLIを、ｊ段目の遅延回路UDCMjの第２ナンド回路１６ｂを介してｊ−１段目の遅延回
路UDCMj-1へ出力する。その結果、内部クロック信号DLoは、ｊ＋１段目の遅延回路UDCMj+1を１つ余分に通過した分遅延した信号となる。
【００５５】
その後、暫くして、選択信号生成回路１３によって内部クロック信号DLoの立ち上がり
タイミングが外部クロック信号DLiの立ち上がりタイミングより遅れていると判断した場
合、選択信号生成回路１３は、内部クロック信号DLoの立ち上がりタイミングを進めるべ
く、ｊ＋１段目の遅延回路UDCMj+1からｊ段目の遅延回路UDCMjを折り返しの遅延回路とするための選択信号SL0〜SLn+1を出力する。
【００５６】
詳述すると、選択信号生成回路１３は、選択信号SLjと選択信号SLj+1をＨレベルとし、これら２つの選択信号SLj，SLj+1を除く全ての選択信号をＬレベルにしてそれぞれ対応する遅延回路UDCM0〜UDCMn+1に出力している。
【００５７】
すると、初段からｊ−１段目までの遅延回路UDCM0〜UDCMj-1と、ｊ＋２段目からｎ＋１段目の遅延回路UDCMj+2〜UDCMn+1は、外部クロック信号DLiの折り返し不能とするととも
に、内部クロック信号DLoの後段から前段への出力を可能にする。また、ｊ＋１段目の遅
延回路UDCMj+1は、外部クロック信号DLiの折り返し、及び、内部クロック信号DLoの後段
から前段への出力を不能にしている。その結果、ｊ段目の遅延回路UDCMjは、折り返しの
遅延回路となる。
【００５８】
そして、ｊ段目の遅延回路UDCMjに設けた第２ナンド回路１６ｂからのクロック信号DLIを、ｊ−１段目の遅延回路UDCMj-1の第２ナンド回路１６ｂを介してｊ−２段目の遅延回
路UDCMj-2へ出力する。その結果、内部クロック信号DLoは、ｊ＋１段目の遅延回路UDCMj+1を１つカットして前段の遅延回路UDCMjを通過した分位相が進んだ信号となる。
【００５９】
上記したように、本実施形態によれば、以下の効果を奏する。
（１）本実施形態によれば、各遅延回路UDCM0〜UDCMn+1を、第１及び第２インバータ１５ａ，１５ｂ、第１及び第２ナンド回路１６ａ，１６ｂ、スイッチングトランジスタ１７及びトランスファーゲート１８で構成するとともに、その第２ナンド回路１６ｂを介して前段の遅延回路と後段の遅延回路とを接続するようにした。
【００６０】
つまり、各遅延回路は、１つの第２ナンド回路１６ｂを介して、後段の遅延回路からの出力クロック信号を反転させて前段の遅延回路に出力した。詳述すると、各遅延回路は、その第２ナンド回路１６ｂ中の１個のトランジスタ（図１（ｃ）に示す第２ＰＭＯＳトランジスタQ2または第４ＮＭＯＳトランジスタQ4）を駆動させて後段の遅延回路からの出力クロック信号を反転させて前段の遅延回路に出力する。
【００６１】
従って、従来の遅延回路のように、後段の遅延回路からの出力クロック信号を、トランスファーゲート及びインバータを介して前段の遅延回路に出力するのに比べて、本実施形態の遅延回路は、トランスファーゲートが無い分だけ、１つの遅延回路あたりの遅延量が小さくできる。その結果、折り返しの遅延回路を切り替えた際に生じる遅延量の変化分が小さくでき、その切り替え時に生じるジッタを小さくすることができる。
【００６２】
（第２実施形態）
以下、本発明のＤＬＬ回路を具体化した第２実施形態を図面に従って説明する。また、本実施形態は、ＤＬＬ回路に設けた遅延回路部３１を構成する遅延回路が相違する。そして、その相違に基づいて、選択信号生成回路３３が出力する選択信号SL0〜SLn+1の形態が相違する。従って、説明の便宜上、その相違する部分を詳細に説明する。
【００６３】
図４において、ＤＬＬ回路３０は、遅延回路部３１、位相比較回路３２及び選択信号生
成回路３３を備えている。本実施形態の遅延回路部３１は、上記第１実施形態と同様に、複数個（ｎ＋２個）の遅延回路UDCM0〜UDCMn+1を直列接続した構成を成し、図示しない外部装置から外部クロック信号DLiが入力されると、その外部クロック信号DLiを初段の遅延回路UDCM0に入力し、初段の遅延回路UDCM0にて該外部クロック信号DLiを遅延させて、後
段の遅延回路UDCM1に出力するようになっている。そして、以降、同様にして、外部クロ
ック信号DLiは順次後段の遅延回路UDCM2〜UDCMn+1に順次入力され遅延される。
【００６４】
次に、本実施形態における遅延回路UDCM0〜UDCMn+1の回路構成について図４（ｂ）に従って説明する。
図４（ｂ）は、本実施形態における遅延回路UDCM0〜UDCMn+1のうちのｊ段目（０＜ｊ＜ｎ＋１）の遅延回路UDCMjの回路構成を説明するための図である。尚、各遅延回路UDCM0〜UDCMn+1は、全て同じ回路構成をしている。
【００６５】
図４（ｂ）に示すように、遅延回路UDCMjは、インバータ３５、ナンド回路としての第
２ナンド回路３６ｂ、及び、前記インバータ３５の入力端子と第２ナンド回路３６ｂの一方の入力端子との間に制御回路部Ｔを備えている。制御回路部Ｔは、第１ナンド回路３６ａ、第１スイッチングトランジスタ３７ａ及び第２スイッチングトランジスタ３７ｂを具備している。
【００６６】
インバータ３５は、前段の遅延回路UDCMj-1からの入力クロック信号CKIを、その入力端子から入力し、その入力クロック信号CKIを反転させて出力端子から出力クロック信号DLOとして後段の遅延回路UDCMj+1に出力する。また、インバータ３５の入力端子は、第１ナ
ンド回路３６ａの一方の入力端子に接続されている。
【００６７】
第１ナンド回路３６ａは、その他方の入力端子には、選択信号生成回路３３から出力される選択信号SLjが入力されるようになっている。また、第１ナンド回路３６ａは、第１
スイッチングトランジスタ３７ａを介して第１ナンド回路３６ａを駆動させるための駆動電源Ｖｏが供給されるようになっている。この第１スイッチングトランジスタ３７ａはＰＭＯＳトランジスタであって、そのゲートには選択信号SLj-1が供給され、該選択信号SLj-1によってオン・オフ制御されるようになっている。第１ナンド回路３６ａの出力端子は、第２ナンド回路３６ｂの一方の入力端子に接続されている。
【００６８】
また、第２ナンド回路３６ｂの一方の入力端子には、第２スイッチングトランジスタ３７ｂを介して低電位側電源電圧VSSが供給されるようになっている。この第２スイッチン
グトランジスタ３７ｂはＮＭＯＳトランジスタであって、そのゲートには選択信号SLjが
供給され、該選択信号SLjによってオン・オフ制御されるようになっている。また、この
低電位側電源電圧VSSは、第２ナンド回路３６ｂの前記一方の入力端子をＬレベルとする
のに十分な大きさの電圧である。
【００６９】
第２ナンド回路３６ｂの他方の入力端子には、図示しない後段の遅延回路UDCMj+1に設
けられた第２ナンド回路３６ｂの出力端子に接続されている。また、第２ナンド回路３６ｂの出力端子には、図示しない前段の遅延回路UDCMj-1に設けられた第２ナンド回路３６
ｂの他方の入力端子に接続されている。
【００７０】
因みに、選択信号SLj-1がＨレベルで、選択信号SLjがＬレベルの時、遅延回路UDCMjの
第１ナンド回路３６ａは、前段の遅延回路UDCMj-1からの入力クロック信号CKIを遮断し、常時Ｈレベルの信号を第２ナンド回路３６ｂの一方の入力端子に出力する。従って、遅延回路UDCMjの第２ナンド回路３６ｂは、常時、後段の遅延回路UDCMj+1からの出力クロック信号CKOを前段の遅延回路UDCMj-1の第２ナンド回路３６ｂの他方の入力端子に出力する。
【００７１】
また、選択信号SLj-1がＬレベルで、選択信号SLjがＨレベルの時、遅延回路UDCMjの第
１ナンド回路３６ａは、前段の遅延回路UDCMj-1からの入力クロック信号CKIを、反転させて第２ナンド回路３６ｂの一方の入力端子に出力する。従って、遅延回路UDCMjの第２ナ
ンド回路３６ｂは、第１ナンド回路３６ａからの反転した入力クロック信号CKIを、反転
させて前段の遅延回路UDCMj-1に出力する。この時、後段の遅延回路UDCMj-1の第２ナンド回路３６ｂからＨレベルの信号が第２ナンド回路３６ｂの他方のン入力端子に入力されている。
【００７２】
選択信号SLj-1がＬレベルで、選択信号SLjがＬレベルの時、遅延回路UDCMjの第１ナン
ド回路３６ａは、前段の遅延回路UDCMj-1からの入力クロック信号CKIを遮断し、常時Ｈレベルの信号を第２ナンド回路３６ｂの一方の入力端子に出力する。従って、遅延回路UDCMjの第２ナンド回路３６ｂは、常時、後段の遅延回路UDCMj+1からの出力クロック信号CKO
を前段の遅延回路UDCMj-1の第２ナンド回路３６ｂの他方の入力端子に出力する。
【００７３】
尚、最終段の遅延回路UDCMn+1における第１ナンド回路３６ａの他方の入力端子にはＨ
レベルの信号が入力され、また、第２ナンド回路の他方の入力端子にはＨレベルの信号が入力されるようになっている。
【００７４】
また、上記第１実施形態と同様に、図４（ａ）に示すように、初段目（１段）の遅延回路UDCM0から出力された第１出力クロック信号CKc、２段目の遅延回路UDCM1から出力され
た第２出力クロック信号CKb、及び、３段目の遅延回路UDCM2から出力された出力クロック信号CKaは、それぞれ位相比較回路３２に入力されるようになっている。また、位相比較
回路３２は、外部クロック信号DLiを入力するようになっている。
【００７５】
そして、位相比較回路３２は、第１〜第３出力クロック信号CKc，CKb，CKaの状態（Ｈ
レベル及びＬレベル）に応じてＬレベルまたはＨレベルとなる第１〜第３信号SCa，SCb，SCcをそれぞれ出力する。
【００７６】
そして、図４(ａ)に示すように、選択信号生成回路３３は、位相比較回路３２から出力された第１〜第３信号SCa，SCb，SCcを入力し、その入力した各信号SCa，SCb，SCcに基づいて外部クロック信号DLiに対する内部クロック信号DLoの遅延量を見積もる。そして、選択信号生成回路３３は、見積もった内部クロック信号DLoの遅延量に基づいて、遅延回路UDCM0〜UDCMn+1の中から折り返しの遅延回路を決定する図５（ｂ）に示す選択信号SL0〜SLnを作成する。
【００７７】
本実施形態の選択信号生成回路３３は、図５（ａ）に示すように、折り返す遅延回路UDCMjに供給される選択信号SLj-1はＬレベル、選択信号SLjはＨレベルとする。この時、折
り返す前段の遅延回路UDCMj-1に供給する選択信号SLj-2，SLj-1は共にＬレベルとなる。
また、折り返す後段の遅延回路UDCMj+1に供給する選択信号SLjはＨレベル、選択信号SLj+1はＨレベル或いはＬレベルとなる。
【００７８】
次に、前述したＤＬＬ回路３０の作用について説明する。
いま、説明の便宜上、折り返しの遅延回路がｊ段目の遅延回路UDCMjとする。従って、
選択信号生成回路３３は、選択信号SLjをＨレベルとし、この選択信号SLjを除く全ての選択信号をＬレベルにしてそれぞれ対応する遅延回路UDCM0〜UDCMnに出力している。その結果、初段からｊ−１段目までの遅延回路UDCM0〜UDCMj-1と、ｊ＋２段目からｎ＋１段目の遅延回路UDCMj+2〜UDCMn+1は、外部クロック信号DLiの折り返し不能とするとともに、内
部クロック信号DLoの後段から前段への出力を可能にしている。また、ｊ＋１段目の遅延
回路UDCMj+1は、外部クロック信号DLiの折り返し、及び、内部クロック信号DLoの後段か
ら前段への出力を不能にしている。
【００７９】
そして、位相比較回路３２にて第１〜第３出力クロック信号CKc，CKb，CKaに基づいた
第１〜第３信号SCa，SCb，SCcが作成され、選択信号生成回路３３にてその信号SCa，SCb
，SCcから遅延量が見積もられる。
【００８０】
この時、選択信号生成回路３３が、現在の内部クロック信号DLoが、外部から入力した
クロック信号DLiに比べて位相が進んでいると判断した場合、選択信号生成回路３３は、
内部クロック信号DLoの立ち上がりタイミングを遅らせるために、現在のｊ段目の折り返
しの遅延回路UDCMjより１つ後段のｊ＋１段目の遅延回路UDCMj+1を折り返しの遅延回路とするための選択信号SL0〜SLnを出力する。
【００８１】
詳述すると、選択信号生成回路３３は、選択信号SLj+1をＨレベルとし、この選択信号SLj+1を除く全ての選択信号をＬレベルにしてそれぞれ対応する遅延回路UDCM0〜UDCMn+1に出力している。
【００８２】
すると、初段からｊ段目までの遅延回路UDCM0〜UDCMjと、ｊ＋３段目からｎ＋１段目の遅延回路UDCMj+3〜UDCMn+1は、外部クロック信号DLiの折り返し不能とするとともに、内
部クロック信号DLoの後段から前段への出力を可能にする。また、ｊ＋２段目の遅延回路UDCMj+2は、外部クロック信号DLiの折り返し、及び、内部クロック信号DLoの後段から前段への出力を不能にしている。その結果、ｊ＋１段目の遅延回路UDCMj+1は、折り返しの遅
延回路となる。
【００８３】
そして、ｊ＋１段目の遅延回路UDCMj+1に設けた第２ナンド回路３６ｂからのクロック
信号DLIを、ｊ段目の遅延回路UDCMjの第２ナンド回路３６ｂを介してｊ−１段目の遅延回路UDCMj-1へ出力する。その結果、内部クロック信号DLoは、ｊ＋１段目の遅延回路UDCMj+1を１つ余分に通過した分遅延した信号となる。
【００８４】
その後、暫くして、選択信号生成回路３３によって内部クロック信号DLoの立ち上がり
タイミングが外部から入力したクロック信号DLiの立ち上がりタイミングより遅れている
と判断した場合、選択信号生成回路３３は、内部クロック信号DLoの立ち上がりタイミン
グを進めるべく、ｊ＋１段目の遅延回路UDCMj+1からｊ段目の遅延回路UDCMjを折り返しの遅延回路とするための選択信号SL0〜SLnを出力する。
【００８５】
詳述すると、選択信号生成回路３３は、選択信号SLjをＨレベルとし、この選択信号SLjを除く全ての選択信号をＬレベルにしてそれぞれ対応する遅延回路UDCM0〜UDCMnに出力している。
【００８６】
すると、初段からｊ−１段目までの遅延回路UDCM0〜UDCMj-1と、ｊ＋２段目からｎ段目の遅延回路UDCMj+2〜UDCMnは、外部クロック信号DLiの折り返し不能とするとともに、内
部クロック信号DLoの後段から前段への出力を可能にする。また、ｊ＋１段目の遅延回路UDCMj+1は、外部クロック信号DLiの折り返し、及び、内部クロック信号DLoの後段から前段への出力を不能にしている。その結果、ｊ段目の遅延回路UDCMjは、折り返しの遅延回路
となる。
【００８７】
そして、ｊ段目の遅延回路UDCMjに設けた第２ナンド回路３６ｂからのクロック信号DLIを、ｊ−１段目の遅延回路UDCMj-1の第２ナンド回路３６ｂを介してｊ−２段目の遅延回
路UDCMj-2へ出力する。その結果、内部クロック信号DLoは、ｊ＋１段目の遅延回路UDCMj+1を１つカットして前段の遅延回路UDCMjを通過した分位相が進んだ信号となる。
【００８８】
上記したように、本実施形態によれば、以下の効果を奏する。
（１）本実施形態によれば、各遅延回路UDCM0〜UDCMn+1を、インバータ３５、第１及び第２ナンド回路３６ａ，３６ｂ、第１及び第２スイッチングトランジスタ３７ａ，３７ｂで構成するとともに、その第２ナンド回路３６ｂを介して前段の遅延回路と後段の遅延回路とを接続するようにした。
【００８９】
つまり、各遅延回路は、１つの第２ナンド回路３６ｂを介して、後段の遅延回路からの出力クロック信号を反転させて前段の遅延回路に出力した。
詳述すると、各遅延回路は、その第２ナンド回路３６ｂ中の１個のトランジスタを駆動させて後段の遅延回路からの出力クロック信号を反転させて前段の遅延回路に出力する。
【００９０】
従って、従来の遅延回路のように、後段の遅延回路からの出力クロック信号を、トランスファーゲート及びインバータを介して前段の遅延回路に出力するのに比べて、本実施形態の遅延回路は、トランスファーゲートが無い分だけ、１つの遅延回路あたりの遅延量が小さくできる。その結果、折り返しの遅延回路を切り替えた際に生じる遅延量の変化分が小さくでき、その切り替え時に生じるジッタを小さくすることができる。
【００９１】
尚、この発明は以下のように変更して具体化することもできる。
・上記各実施形態では、インバータ１５（１５ａ）の入力端子と第２ナンド回路１６ｂの入力端子との間に、制御回路部Ｔを設けたが、本発明はこれに限定されない。たとえば、図６に示すように、制御回路部Ｔを、インバータ１５（１５ａ）の出力端子と第２ナンド回路１６ｂの入力端子との間に設けても良い。この場合、制御回路部Ｔは、図６に示すように、インバータ４５、第１〜第３ナンド回路４６ａ，４６ｂ，４６ｃで構成されている。このように構成された遅延回路UDCM0〜UDCMnにおいても、従来の遅延回路のように、後段の遅延回路からの出力クロック信号を、トランスファーゲート及びインバータを介して前段の遅延回路に出力するのに比べて、本実施形態の遅延回路は、トランスファーゲートが無い分だけ、１つの遅延回路あたりの遅延量が小さくできる。この結果、上記各実施形態と同様の効果を得ることができる。
【００９２】
・上記各実施形態では、ゲート回路としてナンド回路１６ｂ，３６ｂ，４６ｂを使用したが、本発明はこれに限定されるものではなく、他のゲート回路（アンド回路、ノア回路）であってもよい。このようにすることによって上記各実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００９３】
【図１】（ａ）は、第１実施形態に係るＤＬＬ回路の構成を説明するための図、（ｂ）は、遅延回路の回路図、（ｃ）はナンド回路の回路図。
【図２】位相比較回路の構成を説明するための図。
【図３】（ａ）及び（ｂ）は、それぞれ、第１実施形態に係るＤＬＬ回路の選択信号を説明するための図。
【図４】（ａ）は、第２実施形態に係るＤＬＬ回路の構成を説明するための図、（ｂ）は、遅延回路の回路図。
【図５】（ａ）及び（ｂ）は、それぞれ、第２実施形態に係るＤＬＬ回路の選択信号を説明するための図。
【図６】別例を説明するための図。
【図７】（ａ）は、従来のＤＬＬ回路の構成を説明するための図、（ｂ）は、遅延回路の回路図。
【図８】従来のＤＬＬ回路の選択信号を説明するための図。
【符号の説明】
【００９４】
DLi  外部クロック信号
SL0〜SLn+1（SLn）  選択信号
Ｔ  制御回路部
UDCM0〜UDCM0n+1  遅延回路
UDCM0  初段の遅延回路
１０  ＤＬＬ回路
１３  選択信号生成回路
１５ａ（１５）  インバータとしての第１インバータ
１６ｂ，３６ｂ，４６ｂ  ゲート回路としてのナンド回路
【図１】
2007312023.tif 000003
【図２】
2007312023.tif 000004
【図３】
2007312023.tif 000005
【図４】
2007312023.tif 000006
【図５】
2007312023.tif 000007
【図６】
2007312023.tif 000008
【図７】
2007312023.tif 000009
【図８】
2007312023.tif 000010