(57)【要約】【課題】レジストマスクの重ね合わせ精度を向上させる。【解決手段】下地の、半導体素子の非形成領域内に設けられているアラインメントマーク１０及び合わせマーク２０であって、光学的撮像デバイスにより検出されるアラインメントマークは、長軸及び短軸を有する短冊状の形状を有しており、長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配置した複数のパターン１２Ｘを含む。【選択図】図１
2007208081.tif 000002
【特許請求の範囲】
【請求項１】
下地の、半導体素子の非形成領域内に設けられているアラインメントマークであって、
長軸及び短軸を有する短冊状の形状を有するパターンであり、前記長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配列された複数の当該パターンを含むことを特徴とする、光学的撮像デバイスにより検出されるアラインメントマーク。
【請求項２】
前記長軸は最長でも１６μｍであることを特徴とする請求項１に記載のアラインメントマーク。
【請求項３】
前記長軸は最長でも１０μｍであることを特徴とする請求項１に記載のアラインメントマーク。
【請求項４】
前記長軸は１５μｍ、かつ前記短軸は１μｍであり、複数の前記パターン同士の離間距離は、前記長軸方向に２μｍ、かつ前記短軸方向に５μｍであることを特徴とする請求項１に記載のアラインメントマーク。
【請求項５】
複数の前記パターンは、４行１８列のマトリクス状に配列されていることを特徴とする請求項４に記載のアラインメントマーク。
【請求項６】
前記長軸は４μｍ、かつ前記短軸は１μｍであり、複数の前記パターン同士の離間距離は、前記長軸方向に４μｍ、かつ前記短軸方向に５μｍであることを特徴とする請求項１に記載のアラインメントマーク。
【請求項７】
複数の前記パターンは、７行１８列のマトリクス状に配列されていることを特徴とする請求項６に記載のアラインメントマーク。
【請求項８】
下地の、半導体素子の非形成領域内に設けられている合わせマークであって、互いに直交する長軸及び短軸を有している複数の短冊状のドットマークが当該長軸を同一方向として直線状に配列されてなる４本の直線状マークを含み、当該直線状マーク２本ずつを１組として、中心点を挟んで互いに平行に正対し、かつ当該中心点を囲んで正方形の輪郭を構成する第１マークと、
前記第１マークとの相対的な位置関係を測定できる形状及び大きさを有する第２マークと
を含むことを特徴とする光学的撮像デバイスにより検出される合わせマーク。
【請求項９】
前記直線状マークの長軸は、最長でも１６μｍであることを特徴とする請求項８に記載の合わせマーク。
【請求項１０】
前記直線状マークの長軸は、最長でも１０μｍであることを特徴とする請求項８に記載の合わせマーク。
【請求項１１】
前記直線状マークは、前記長軸が１５μｍであり、前記短軸が５．５μｍであり、かつ互いの前記長軸方向の離間距離が２μｍである２本のドットマークからなり、中心点を挟んで対向する２本の前記直線状マークの離間距離は２５μｍであることを特徴とする請求項８に記載の合わせマーク。
【請求項１２】
前記直線状マークは、前記長軸が４μｍであり、前記短軸が２μｍであり、かつ互いの前記長軸方向の離間距離が４μｍである４本のドットマークからなり、中心点を挟んで対向する２本の前記直線状マークの離間距離は４０μｍであることを特徴とする請求項８に記載の合わせマーク。
【請求項１３】
前記第２マークは、前記直線状マークに囲まれる領域内に収まる矩形状の形状であることを特徴とする請求項８から１２のいずれか一項に記載の合わせマーク。
【請求項１４】
マージン領域及びチップ領域が区画されている半導体基板の前記チップ領域に、メモリセル素子を作り込む工程と、
前記半導体基板の上側全面に、第１絶縁膜を形成する工程と、
前記第１絶縁膜の上側である前記マージン領域に、長軸及び短軸を有する短冊状の形状を有しており、前記長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配列された複数のパターンを含むアラインメントマーク形成用のパターン、及び互いに直交する長軸及び短軸を有している複数の短冊状のドットマークが当該長軸を同一方向として直線状に配列されてなる４本の直線状マークを含み、当該直線状マーク２本ずつを１組として、中心点を挟んで互いに平行に正対し、かつ当該中心点を囲んで正方形の輪郭を構成する合わせマークの一部分である第１マーク形成用のパターンを有しており、前記第１絶縁膜の上側である前記チップ領域にはコンタクトホール形成用のパターンを有する第１レジストマスクを形成する工程と、
前記第１レジストマスクをマスクとして用いて、前記第１絶縁膜の前記マージン領域にはアラインメントマーク形成用溝及び第１マーク形成用溝、及び前記第１絶縁膜を貫通して前記メモリセル素子に至る複数のコンタクトホールを形成する工程と、
前記アラインメントマーク形成用溝及び前記第１マーク形成用溝及び前記コンタクトホールを導電性金属で埋め込んで、前記アラインメントマーク、前記第１マーク及び前記コンタクトホールを埋め込むプラグを形成する工程と、
前記プラグに対して位置合わせを要する第２レジストマスクの形成工程であって、前記マージン領域に、光学的撮像デバイスを用いて前記アラインメントマークを基準として露光位置を調整し、かつ前記第１マークとの相対的な位置関係を測定できる形状及び大きさを有する第２マークにより位置合わせ測定を行う前記第２レジストマスクの形成工程と、
前記第１マークと前記第２マークとの位置関係の測定を光学的撮像デバイスを用いて行う工程と、
前記第１マークと前記第２マークとの位置関係が許容範囲内である場合には、前記第２レジストマスクをマスクとして用いて、パターニングを行う工程と、
前記第１絶縁膜の上側に、第２絶縁膜を形成する工程と、
前記第２絶縁膜上に、強誘電体キャパシタ構造体を形成するための積層構造を形成する工程と、
前記第２絶縁膜の上側である前記マージン領域に、長軸及び短軸を有する短冊状の形状を有しており、前記長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配列された複数のパターンを含む強誘電体キャパシタ構造体形成用アラインメントマーク形成用のパターン、及び互いに直交する長軸及び短軸を有している複数の短冊状のドットマークが、当該長軸を同一方向として直線状に配列されてなる４本の直線状マークを含み、当該直線状マーク２本ずつを１組として、中心点を挟んで互いに平行に正対し、かつ当該中心点を囲んで正方形の輪郭を構成する強誘電体キャパシタ構造体形成用合わせマークの一部分である強誘電体キャパシタ構造体形成用第１マーク形成用のパターンを有しており、前記第２絶縁膜の上側である前記チップ領域に、強誘電体キャパシタ構造体形成用のパターンを有する第３レジストマスクを形成する工程と、
前記第３レジストマスクをマスクとして用いて、前記マージン領域には前記積層構造と同一の層構造を有する強誘電体キャパシタ構造体形成用アラインメントマーク及び強誘電体キャパシタ構造体形成用第１マーク、及び前記チップ領域には前記強誘電体キャパシタ構造体をパターニングする工程と、
前記強誘電体キャパシタ構造体に対して位置合わせを要する第４レジストマスクの形成工程であって、前記マージン領域では光学的撮像デバイスを用いて前記強誘電体キャパシタ構造体形成用アラインメントマークに基づいて露光位置を調整し、かつ前記第１マークとの相対的な位置関係を測定できる形状及び大きさを有する強誘電体キャパシタ構造体形成用第２マークにより位置合わせ測定を行う前記第４レジストマスクの形成工程と、
前記強誘電体キャパシタ構造体に対する加熱処理を行う工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
前記コンタクトホールを形成する工程の後であって、当該コンタクトホールを埋め込む前記プラグを形成する工程の前に、前記コンタクトホール内を覆う金属膜を形成する工程をさらに含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
マージン領域及びチップ領域が区画されている半導体基板の前記チップ領域に、メモリセル素子を作り込む工程と、
前記半導体基板の上側全面に、絶縁膜を形成する工程と、
前記絶縁膜の上側である前記マージン領域に、互いに直交する長軸及び短軸を有する短冊状の形状を有しており、前記長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配列された複数のパターンを含むアラインメントマーク形成用のパターン、及び前記絶縁膜の上側である前記チップ領域にはコンタクトホール形成用のパターンを有する第１レジストマスクを形成する工程と、
前記第１レジストマスクをマスクとして用いて、前記絶縁膜の前記マージン領域にはアラインメントマークの形成用溝、及び前記第１絶縁膜を貫通して前記メモリセル素子に至る複数のコンタクトホールを形成する工程と、
前記アラインメントマークの形成用溝及び前記コンタクトホールを導電性金属で埋め込んで、前記アラインメントマーク及び前記コンタクトホールを埋め込むプラグを形成する工程と、
前記プラグに対して位置合わせを要する第２レジストマスクの形成工程であって、前記マージン領域に、光学的撮像デバイスを用いて前記アラインメントマークを基準として露光位置を調整する前記第２レジストマスクの形成工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
マージン領域及びチップ領域が区画されている半導体基板の前記チップ領域に、メモリセル素子を作り込む工程と、
前記半導体基板の上側全面に、絶縁膜を形成する工程と、
前記絶縁膜の上側である前記マージン領域に、互いに直交する長軸及び短軸を有している複数の短冊状のドットマークが当該長軸を同一方向として直線状に配列されてなる４本の直線状マークを含み、当該直線状マーク２本ずつを１組として、中心点を挟んで互いに平行に正対し、かつ当該中心点を囲んで正方形の輪郭を構成する合わせマークの一部分である第１マーク形成用のパターンを有しており、前記絶縁膜の上側である前記チップ領域にはコンタクトホール形成用のパターンを有する第１レジストマスクを形成する工程と、
前記第１レジストマスクをマスクとして用いて、前記絶縁膜の前記マージン領域には前記第１マーク形成用溝、及び前記絶縁膜を貫通して前記メモリセル素子に至る複数のコンタクトホールを形成する工程と、
前記第１マーク形成用溝及び前記コンタクトホールを導電性金属で埋め込んで、前記第１マーク及び前記コンタクトホールを埋め込むプラグを形成する工程と、
前記プラグに対して位置合わせを要する第２レジストマスクの形成工程であって、前記マージン領域に、前記第１マークとの相対的な位置関係を測定できる形状及び大きさを有する第２マークにより位置合わせ測定を行う前記第２レジストマスクの形成工程と、
前記第１マークと前記第２マークとの位置関係の測定を光学的撮像デバイスを用いて行う工程と、
前記第１マークと前記第２マークとの位置関係が許容範囲内である場合には、前記第２レジストマスクをマスクとして用いて、パターニングを行う工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
マージン領域及びチップ領域が区画されている半導体基板の前記チップ領域に、メモリセル素子を作り込む工程と、
前記半導体基板の上側全面に、絶縁膜を形成する工程と、
前記絶縁膜上に、強誘電体キャパシタ構造体を形成するための積層構造を形成する工程と、
前記絶縁膜の上側であるマージン領域に、互いに直交する長軸及び短軸を有する短冊状の形状を有しており、前記長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配列された複数のパターンを含む強誘電体キャパシタ構造体形成用アラインメントマーク形成用のパターンを有しており、チップ領域には、強誘電体キャパシタ構造体形成用のパターンを有する第１レジストマスクを形成する工程と、
前記第１レジストマスクをマスクとして用いて、前記マージン領域には前記積層構造と同一の層構造を有する強誘電体キャパシタ構造体形成用アラインメントマーク、及び前記チップ領域には前記強誘電体キャパシタ構造体をパターニングする工程と、
前記強誘電体キャパシタ構造体に対して位置合わせを要する第２レジストマスクの形成工程であって、前記マージン領域では光学的撮像デバイスを用いて前記強誘電体キャパシタ構造体形成用アラインメントマークに基づいて露光位置を調整する前記第２レジストマスクの形成工程と、
前記強誘電体キャパシタ構造体に対する加熱処理を行う工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
マージン領域及びチップ領域が区画されている半導体基板の前記チップ領域に、メモリセル素子を作り込む工程と、
前記半導体基板の上側全面に、絶縁膜を形成する工程と、
前記絶縁膜上に、強誘電体キャパシタ構造体を形成するための積層構造を形成する工程と、
前記絶縁膜の上側であるマージン領域に、互いに直交する長軸及び短軸を有している複数の短冊状のドットマークが、当該長軸を同一方向として直線状に配列されてなる４本の直線状マークを含み、当該直線状マーク２本ずつを１組として、中心点を挟んで互いに平行に正対し、かつ当該中心点を囲んで正方形の輪郭を構成する強誘電体キャパシタ構造体形成用合わせマークの一部分である強誘電体キャパシタ構造体形成用第１マーク形成用のパターンを有しており、前記絶縁膜の上側である前記チップ領域に、強誘電体キャパシタ構造体形成用のパターンを有する第１レジストマスクを形成する工程と、
前記第１レジストマスクをマスクとして用いて、前記マージン領域には強誘電体キャパシタ構造体形成用第１マーク、及び前記チップ領域には前記強誘電体キャパシタ構造体をパターニングする工程と、
前記強誘電体キャパシタ構造体に対して位置合わせを要する第２レジストマスクの形成工程であって、前記マージン領域では前記第１マークとの相対的な位置関係を測定できる形状及び大きさを有する強誘電体キャパシタ構造体形成用第２マークにより光学的撮像デバイスを用いて位置合わせ測定を行う工程と、
前記第１マークと前記第２マークとの位置関係が許容範囲内である場合には、前記第２レジストマスクをマスクとして用いて、パターニングを行う工程と、
前記強誘電体キャパシタ構造体に対する加熱処理を行う工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、特に複数回のホトリソグラフィ工程におけるマスクパターンの重ね合わせ精度を向上させることができる半導体装置の製造方法、この製造方法に適用されるアラインメントマーク及び合わせマークに関する。
【背景技術】
【０００２】
半導体装置の製造工程、すなわちいわゆるウェハプロセスにおいては、１種類の半導体装置を製造するに際して、ホトリソグラフィ工程により延べ数十層にもおよぶ異なるパターンを有するレジストパターンが順次にパターニングされる場合がある。
【０００３】
所定のパターンを有するレジストパターンは、ウェハ全面に形成されたレジスト層に対して、露光装置を用いる露光工程を行うことによりパターニング形成される。
【０００４】
例えば、第１レジストパターンをマスクとしてパターニングされた第１パターン上にさらなる第２パターンを形成する場合には、この第１パターン上に第２レジストパターンを精度よく重ね合わせる必要がある。
【０００５】
レジストパターンを、より下側に位置するパターン（下地）上に精度よく重ね合わせるために、所定の形状のパターンを有するアラインメントマークをウェハに形成することが行われている。
【０００６】
このアラインメントマークは、ウェハのチップ領域（半導体素子の形成領域）外、すなわち配線パターン等の製造される半導体装置の本質的な機能にかかわるデバイスパターンが形成されず、スクライブラインが形成されるマージン領域（半導体素子の非形成領域内）に設けられる。
【０００７】
このアラインメントマークの検出は、露光装置により、露光工程開始前におこなわれる。次いで、検出されたアラインメントマークの座標（Ｘ座標及びＹ座標）を基準にして、露光位置を調整する。
【０００８】
然る後、露光工程が行われ、レジストパターンは、より下側に位置するデバイスパターンと重ね合わされてパターニングされる。
【０００９】
また、いわゆる合わせマークを、上述したアラインメントマークと同様にして形成する技術が知られている。
【００１０】
なお、アラインメントマークの座標は、一般に、光学的撮像デバイス（撮像素子）であるＣＣＤ（Charge Coupled Device）又はレーザにより検出される。
【００１１】
合わせマークは、第１マーク及び第２マークから構成されていて、下地上に形成されている第１マークと、アラインメントマークを用いて決定された露光位置で露光工程を行うことにより形成されたレジストパターン（第２マーク）とが、所定の位置に精度よく形成されているか否かを確認するためのマークである。
【００１２】
この合わせマークの検出は、アラインメントマークと同様にＣＣＤといった撮像素子を用いて光学的に行われるのが一般的である。
【００１３】
なお、この第２マークの位置が第１マークに対して許容範囲よりもずれていた場合には、パターニングされたレジスト層は、一旦、完全に除去される。
【００１４】
次いで、検出された合わせマークの位置ずれに基づいて、露光位置を再度調整して露光位置を決定する。然る後、レジスト層に対して露光工程が再度行われる。
【００１５】
ここで、図７及び図８を参照して、従来のアラインメントマーク及び合わせマークの構成例につき説明する。
【００１６】
図７（Ａ）は、従来のアラインメントマークを上方から見た平面図である。なお、この例のアラインメントマークは図中Ｘ軸方向にアラインメント調整を行う場合に使用される。図７（Ｂ）は、従来のアラインメントマークの写真図である。
【００１７】
図８は、従来の合わせマークを上方から見た平面図である。
【００１８】
図７（Ａ）に示すように、従来のアラインメントマーク１１０は、ウェハ１１４上に形成される複数の直線状パターン１１２、この例では１８本の直線状パターン１１２を含んでいる。これら複数の直線状パターン１１２それぞれは、互いに直交する長さＬ１の長軸１１２ａ及び幅Ｗ１の短軸１１２ｂを有する短冊状（直線状）の形状を有している。
【００１９】
これら複数の直線状パターン１１２は、いずれもその長軸１１２ａの延在方向が図中のＹ軸方向に沿うよう延在させてある。このときこれらは、互いに平行かつ等間隔として、具体的にはＸ軸方向にピッチＰｘ１、すなわちＰｘ１−Ｗ１の間隔で、ストライプ状に整列されている。この例のアラインメントマーク１１０は、形成されるレジストパターンのＸ軸方向のアラインメントを調整するためのマークである。
【００２０】
アラインメントマーク１１０の具体的なサイズを例示すると、長軸Ｌ１は５０μｍから１００μｍであり、短軸Ｗ１は０．６μｍから６μｍである。複数のパターン同士１１２のピッチＰｘ１は、６μｍから１２μｍ程度である。
【００２１】
このようなアラインメントマークを使用して位置合わせをしたとしても、同一層中に、形状、寸法、密度等の異なるパターンを含むデバイスパターンを形成する場合には、形状、寸法、密度等の違いによりマスクパターンに合わせずれが発生する場合がある。
【００２２】
このような問題点を解決することを目的として、例えば、合わせずれ検査用マークとアラインメントマークとをマスクパターンに含まれるパターンと同等の寸法、形状とする構成が知られている（例えば、特許文献１参照。）。
【００２３】
図８に示すように、従来の合わせずれ検査用の合わせマーク１２０は、それぞれ別のパターニング工程で形成される２種類のマーク、すなわち、第１マーク１２２及び第２マーク１２４の組み合わせで構成されている。
【００２４】
この例では、第１マーク１２２は、４本の直線状マーク１２２Ｘを含んでいる。これら複数の直線状マーク１２２Ｘそれぞれは、互いに直交する長さＬ３の長軸１２２ａ及び幅Ｗ３の短軸１２２ｂを有する短冊状の形状を有している。
【００２５】
これら４本の直線状マーク１２２Ｘは、中心点Ｃを囲んで全体として正方形の輪郭を形成するように正対させて配置されている。すなわち、各組の２本の直線状マーク１２２Ｘの長軸１２２ａの中点１２２ｃ及び中心点Ｃは、一直線状に位置するように配置される。
【００２６】
このとき、中心点Ｃを挟んで互いに対向する直線状マーク１２２Ｘ２本ずつの各組は、図中のＸ軸又はＹ軸に沿って配置されている。
【００２７】
第２マーク１２４は、Ｘ軸に沿って延在する辺の長さＡ３及びＹ軸に沿って延在する辺の長さＢ３の矩形状の形状として設けられる。
【００２８】
この第２マーク１２４はレジストパターンの一部として形成される。第２マーク１２４は、アラインメント調整が行われる結果として、既に説明した第１マーク１２２に囲まれる中心点Ｃの近傍に形成されることとなる。
【００２９】
第２マーク１２４と同一層にともに形成されるレジストパターンの重ね合わせ精度は、形成された第１マーク１２２と第２マーク１２４との位置関係に基づいて評価される。すなわち、重ね合わせ精度の評価は、第２マーク１２４の外形を画成する各辺と、対向する直線状マーク１２２Ｘとの位置関係、すなわち相対距離のばらつきが許容範囲にあるか否かを評価することにより行われる。
【００３０】
このような合わせマークの一例として、マークの認識（位置合わせ）をより容易かつ高精度に行うことを目的として、半導体基板上方の下地膜に、開口幅の異なる複数の溝の組み合わせが形成される構成が知られている（例えば、特許文献２参照。）。
【００３１】
さらに、合わせマークのパターン形状が矩形の外形形状のパターンの場合に、このパターンに起因するボイドの発生を防止することを目的として、基板の面に平行な面内における合わせマークのパターンの形状をボイドの生じやすい角部が除外された形状とする構成が知られている（例えば、特許文献３参照。）。
【特許文献１】特開２００２−０６４０５５号公報
【特許文献２】特開２００３−２３４２７２号公報
【特許文献３】特開２００５−０８６０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
上述した従来のアラインメントマークによれば、アラインメント調整方向（Ｘ軸方向又はＹ軸方向）のマーク長（幅）及びマーク同士の間隔は、検出精度という観点から適切に調整されるよう考慮されているが、アラインメント調整方向に直交する方向のマーク長は、アラインメント調整が可能な精度が得られさえしていれば特に問題視されることはなかった。
【００３３】
同様に、上述した従来の合わせマークによれば、その延在長は特に問題視されることはなかった。
【００３４】
半導体装置、例えば強誘電体メモリの製造工程には、強誘電体キャパシタのパターニング後に、いわゆる回復アニールと呼ばれる高温での熱処理工程を、例えば酸素雰囲気下、６００℃から８００℃程度の範囲の温度条件で行う必要がある。
【００３５】
延在長の長いアラインメントマーク及び合わせマークを適用して、このような熱処理工程を実施する場合には、例えば、下記のような種々の問題が懸念される。
【００３６】
（１）アラインメントマーク及び合わせマークのいずれか一方又は両方が、上述した熱処理工程により、上側及び下側に形成されている膜（基板）の一方又は両方の熱膨張或いは熱収縮に起因して膜界面に生じる応力に抗することができずに、又はその下部の膜との密着性の低下により剥離又は破損してしまうおそれがある。
【００３７】
（２）アラインメントマーク及び合わせマークのいずれか一方又は両方が、上述した熱処理工程により、上側及び下側に形成されている膜の一方又は両方の熱膨張或いは熱収縮を阻害してしまい、図７（Ｂ）に示すように、アラインメントマーク及び合わせマークが設けられているマージン領域からチップ領域に至るクラック（図中、符号ＣＲで示してある。）が発生してしまうおそれがある。このようなクラックが発生すると製造される半導体装置の本質的な機能を損なってしまう。
【００３８】
そこで、この発明の目的は、上述したような熱処理工程を行った場合に発生するおそれがある、アラインメントマーク及び合わせマークの破損、アラインメントマーク及び合わせマークに起因するクラックの発生を防止しつつ、マスクパターンの重ね合わせ精度を向上させることができるアラインメントマーク及び合わせマークを提供することにある。
【課題を解決するための手段】
【００３９】
この目的の達成を図るため、この発明のアラインメントマーク及び合わせマークは、下記のような構成上の特徴を有している。
【００４０】
この発明の光学的撮像デバイスにより検出されるアラインメントマークは、下地の、半導体素子の非形成領域内に設けられている。
【００４１】
アラインメントマークは、長軸及び短軸を有する短冊状の形状を有するパターンであり、長軸をアラインメント調整方向に対して直交する方向に延在させて、複数行かつ複数列のマトリクス状に配列した複数のパターンを含んでいる。
【００４２】
また、この発明の光学的撮像デバイスにより検出される合わせマークは、下地の、半導体素子の非形成領域内に設けられている。
【００４３】
合わせマークは、第１マークを具えている。第１マークは、互いに直交する長軸及び短軸を有している複数の短冊状のドットマークが当該長軸を同一方向として直線状に配列されてなる４本の直線状マークを含んでいる。
【００４４】
第１マークは、これら直線状マーク２本ずつを１組として、中心点を挟んで互いに平行に正対し、かつ当該中心点を囲んで正方形の輪郭を構成している。
【００４５】
合わせマークは、第１マークとの相対的な位置関係を測定できる形状及び大きさを有する第２マークを含んでいる。
【発明の効果】
【００４６】
このようなアラインメントマーク及び合わせマークを適用して、半導体装置を製造すれば、たとえ、製造工程中に高温での熱処理工程を含み、絶縁膜といった積層構造の構成層が熱膨張或いは熱収縮して、層界面、特にアラインメントマーク及び合わせマークを含む層界面に応力が発生したとしても、アラインメントマークのパターン及び合わせマークのドットマーク自体の長軸方向の全長が、より短く形成されていて、かつパターン同士、ドットマーク同士が互いに離間してアラインメントマーク及び合わせマークそれぞれを構成しているため、アラインメントマーク及び合わせマークに全体として加わる応力を低減させることができる。
【００４７】
従って、加熱処理工程の実施に伴うアラインメントマーク及び合わせマークの層界面からの剥離或いは破損、又は半導体装置の本質的な機能を損なうクラックの発生を防止することができる。結果として、製造される半導体装置の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００４８】
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の一つに過ぎず、従って、何らこれらに限定されない。また、以下の説明に用いる各図において同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。
【００４９】
（第１の実施の形態）
（アラインメントマークの構成例１）
図１を参照して、この発明のアラインメントマークの一構成例につき説明する。この例は熱処理工程によるクラックの発生を防止するための構成である。この例のアラインメントマークは、タングステンプラグの形成時に、タングステンプラグと同様の構成として同時に形成される。従って、このアラインメントマークの構成は、特にタングステンプラグ形成後のレジストマスクのアラインメント調整に用いて好適である。
【００５０】
図１（Ａ）はアラインメントマークを上面側から見た概略的な平面図であり、図１（Ｂ）はアラインメントマークの写真図である。図１（Ｂ）は光学顕微鏡を用いて倍率５０倍として拡大して撮影を行った写真図である。
【００５１】
この例は、図中のＸ軸方向のアラインメントを調整するアラインメントマークの例である。この発明のアラインメントマークは、直線状配列パターン１２が、複数に分割されている点に特徴を有している。すなわち直線状配列パターン１２は、Ｙ軸方向に配列されている複数のパターン１２Ｘを有している。以下に具体的に説明する。
【００５２】
図１（Ａ）及び（Ｂ）に示すように、アラインメントマーク１０は、複数の直線状配列パターン１２、この例では１８本の直線状配列パターン１２を含んでいる。直線状配列パターン１２は、互いに等間隔に正対させてストライプ状にＸ軸に直交する方向に配列してある。
【００５３】
直線状配列パターン１２は、複数のパターン１２Ｘを有して分割されている。この例では７本のパターン１２Ｘを含んでいる。
【００５４】
これら複数のパターン１２Ｘそれぞれは、互いに直交する長さＬ２の長軸１２ａ及び幅Ｗ２の短軸１２ｂを有する短冊状の形状を有している。
【００５５】
パターン１２Ｘは、いずれも長軸１２ａの延在方向が図中のＹ軸方向に沿うよう延在させてある。また、パターン１２Ｘ同士は、互いに平行かつ等間隔として、具体的にはＸ軸方向にピッチＰｘ２、すなわちＰｘ２−Ｗ２の間隔で離間させて、整列されている。また、これらパターン１２Ｘ同士は、Ｙ軸方向にはピッチＰｙ２、すなわちＰｙ２−Ｌ２の離間距離で配列してある。すなわち、この例ではパターン１２Ｘは７行１８列のマトリクス状に配置されている。
【００５６】
ここでパターン１２Ｘの具体的なサイズにつき説明する。パターン１２Ｘの長さＬ２が１０μｍを超えると、パターン１２Ｘ自体の膨張に耐えきれず、このパターン１２Ｘが形成されている層構造にクラックが発生するおそれがあることがわかっている。従って、この例のパターン１２Ｘの長さＬ２は、最大でも１０μｍとするのがよい。
【００５７】
実際には、現状のプロセスノードにおける解像不良、エッチングの膜残りを考慮して若干の余裕を見て、長軸は、好ましくは例えば４μｍとするのがよい。このとき、短軸は、好ましくは例えば１μｍとするのがよい。
【００５８】
パターン１２Ｘ同士の長軸方向の離間距離が小さければ小さいほど信号強度は大きくなるが、上述と同様の理由により若干の余裕を見て、好ましくは例えば４μｍとするのがよい。このとき、パターン１２Ｘ同士の短軸方向の離間距離、すなわち直線状配列パターン１２同士の離間距離は、好ましくは例えば５μｍとすればよい。
【００５９】
パターン１２Ｘの長さＬ２が１０μｍを超えることがなければ、幅Ｗ２、相互の離間距離Ｐｘ２−Ｗ２及びＰｙ２−Ｌ２は、採用されるプロセスノード等を考慮して、上述した例に限定されず任意好適なものとすることができる。
【００６０】
露光装置を用いるアラインメント調整においては、ＣＣＤといった光学的撮像デバイスにより、１つのアラインメントマーク全体を撮像し、得られた画像に基づく信号強度を測定して、アラインメントマークの位置を特定することにより行われる。
【００６１】
上述したように、Ｘ軸方向のアラインメント調整を行う場合には、Ｙ軸方向に沿った方向の信号強度を平均化してアラインメントマークの位置を特定する。
【００６２】
しかしながら、Ｙ軸方向で信号強度は平均化されるため、既に説明した従来の直線状に連続するマークと比較しても信号強度のコントラストはほとんど低下することはない。
【００６３】
図２は、この例のアラインメントマークの測定波形、すなわち信号強度を示すグラフである。このグラフは露光装置が具える検出器により測定及び形成されたものである。
【００６４】
図１を参照して説明したアラインメントマークは１８本の直線状配列パターンを含んでいる。図２にはこれら１８本のアラインメントマークを表す波形が、グラフ横軸の−６８から６８の範囲に、下に凸のピークとして現れている。
【００６５】
アラインメントマークの面積比を考慮すると、従来のアラインメントマークとの信号強度比は０．８６程度となるが、グラフからも明らかなように、アラインメントマークの位置の特定には十分な信号強度が得られていることがわかる。
【００６６】
このような構成例とすれば、半導体装置の製造工程において熱処理工程を実施したとしても、直線状配列パターンが複数のパターン１２Ｘに分割されていて、かつパターン１２Ｘのサイズがより小さいために、アラインメントマーク自体の膨張に起因してアラインメントマーク又はこのアラインメントマークが設けられている層構造が剥離又は破損することはない。従って、露光工程を、より効率的にかつ精度よく実施することができる。また、層構造の破壊を防止できるので、製造される半導体装置の歩留まりをより向上させることができる。
【００６７】
（合わせマークの構成例１）
図３を参照して、この発明の合わせマークの一構成例につき説明する。この例は熱処理工程によるクラックの発生を防止するための構成例である。
【００６８】
図３（Ａ）は合わせマークを上面側から見た概略的な平面図であり、図３（Ｂ）は合わせマークの写真図である。光学顕微鏡を用いて５０倍に拡大して撮影を行った写真図である。
【００６９】
図３（Ａ）及び（Ｂ）に示すように、この例の合わせずれ検査用の合わせマーク２０は、それぞれ別のパターニング工程で形成される２種類のマーク、すなわち、第１マーク２２及び第２マーク２４の組み合わせで構成されている。
【００７０】
この例では、第１マーク２２は、４本の直線状マーク２２Ｘを含んでいる。
【００７１】
これら４本の直線状マーク２２Ｘは、２本を一組として中心点Ｃを囲み、各組が全体として正方形の輪郭を形成するように、互いに平行に、かつ互いに正対させて配置されている。
【００７２】
このとき、中心点Ｃを挟んで互いに正対する直線状マーク２２Ｘ２本ずつの各組は、それぞれ図中のＸ軸又はＹ軸に沿って配置されている。
【００７３】
中心点Ｃを挟んで互いに正対する直線状マーク２２Ｘの離間距離は、Ｘ４−Ｗ４＝Ｙ４−Ｗ４と、Ｘ軸及びＹ軸方向とで等しくしてある。
【００７４】
直線状マーク２２Ｘそれぞれは、複数のドットマーク２２Ｙから構成されている。この例では直線状マーク２２Ｘは、４本のドットマーク２２Ｙを有している。
【００７５】
ドットマーク２２Ｙは、それぞれ互いに直交する長さＬ４の長軸２２ａ及び幅Ｗ４の短軸２２ｂを有する短冊状の形状を有している。
【００７６】
１本の直線状マーク２２Ｘを構成する４本のドットマーク２２Ｙは、長軸２２ａの延在方向が図中のＹ軸又はＸ軸方向のいずれかに沿うよう直線状マーク２２Ｘの延在方向に一致させて一直線状に延在している。
【００７７】
また、１本の直線状マーク２２Ｘを構成するドットマーク２２Ｙ同士は、ピッチＰｙ４及びＰｘ４、すなわち間隔Ｐｙ４−Ｌ４及びＰｘ４−Ｌ４だけ離間している。
【００７８】
第２マーク２４は、Ｘ軸に沿って延在する辺の長さＡ４及びＹ軸に沿って延在する辺の長さＢ４の矩形状の形状とされている。
【００７９】
ここで合わせマーク２０の具体的なサイズにつき説明する。
【００８０】
ドットマーク２２Ｙの長さＬ４が１０μｍを超えると、膜からドットマーク２２Ｙが剥離するおそれがあることがわかっている。従って、長さＬ４は、最大でも１０μｍとするのがよい。
【００８１】
実際には、現状のプロセスノードにおける解像不良、エッチングの膜残りを考慮して若干の余裕を見て、ドットマーク２２Ｙの長さＬ４は、好ましくは例えば４μｍとするのがよい。
【００８２】
このとき、ドットマーク２２Ｙの幅Ｗ４は、好ましくは例えば２μｍとするのがよい。
【００８３】
１本の直線状マーク２２Ｘを構成するドットマーク２２Ｙ同士の離間距離Ｐｙ４−Ｌ４及びＰｘ４−Ｌ４は、好ましくは例えば４μｍとすればよい。
【００８４】
この離間距離が大きくなりすぎると信号強度が小さくなり、離間距離が小さすぎるとドットマーク２２Ｙ同士が近接しすぎてクラックの発生を防止できなくなってしまうため、離間距離は、好ましくはドットマーク２２Ｙの長さＬ４の２倍程度とするのがよい。
【００８５】
このとき、中心点Ｃを挟んで対向する２本の直線状マーク２２Ｘの離間距離Ｘ４−Ｗ４＝Ｙ４−Ｗ４は、好ましくは例えば４０μｍとすればよい。
【００８６】
また、第２マーク２４のＸ軸に沿って延在する辺の長さＡ４と、Ｙ軸に沿って延在する辺の長さＢ４とは、好ましくは等しくするのがよい。
【００８７】
Ａ４及びＢ４は、好ましくは例えば、６．５μｍ程度とすればよい。
【００８８】
図４（Ａ）及び（Ｂ）は、この例の合わせマークを使用した合わせ測定において検出された信号強度を示すグラフである。図３（Ａ）中のボックスＲ１、Ｒ２、Ｒ３及びＲ４それぞれの領域ごとに検出された信号を示してある。
【００８９】
なお、ボックスＲ１及びＲ２のサイズは縦（Ｙ軸方向）８μｍ、横（Ｘ軸方向）２μｍであり、ボックスＲ３及びＲ４のサイズは縦４μｍ、横（Ｘ軸方向）１．５μｍ程度である。
【００９０】
この信号強度は、公知の重ね合わせ測定器により測定した。また、グラフ中の符号Ｓは、信号強度のしきい値の５０％に相当している。また、各図において、Ｘ軸に対して平行に引かれた実線は、図５（Ａ）においては３８％、図５（Ｂ）については２８％の強度を示す位置を示している。
【００９１】
測定はウェハ上の合わせマークを１０回程度繰り返して測定することにより行われ、得られた測定値のばらつきを評価することにより合わせ測定が行われる。
【００９２】
この例の合わせマークを使用した場合でも、このばらつきは１ｎｍ未満に収まる。従って、十分な信号強度及び波形コントラストが得られていることがわかる。
【００９３】
ドットマーク２２Ｙの長さＬ４が１０μｍを超えることがなければ、幅Ｗ４、相互の離間距離Ｘ４−Ｗ４及びＹ４−Ｗ４は、採用されるプロセスノード等を考慮して、この発明の目的を損なわない範囲で上述した例に限定されず任意好適なものとすることができる。
【００９４】
このような構成とすれば、半導体装置の製造工程において熱処理工程を実施したとしても、合わせマークが複数のドットマーク２２Ｙに分割されていて、かつドットマーク２２Ｙのサイズがより小さいために、合わせマーク自体の膨張に起因するクラックが発生することはない。従って、露光工程を、より効率的に、かつ精度よく実施することができる。
【００９５】
（第２の実施の形態）
（アラインメントマークの構成例２）
図５を参照して、この発明のアラインメントマーク及び合わせマークの一構成例につき説明する。この例は、熱処理工程によるマークの破損を防止するための構成である。
【００９６】
図５（Ａ）はアラインメントマークを上面側から見た概略的な平面図であり、図５（Ｂ）は合わせマークを上面側から見た概略的な平面図である。
【００９７】
この例は、図中のＸ軸方向のアラインメントを調整するアラインメントマークの例である。この例のアラインメントマークは強誘電体メモリの強誘電体キャパシタ構造体の形成時に同時に形成される。従って、このアラインメントマークの構成は、特に強誘電体キャパシタ構造体形成後のレジストマスクのアラインメント調整に用いて好適である。
【００９８】
図５（Ａ）に示すように、アラインメントマーク１０は、下地、例えば（半導体）ウェハ１４のマージン領域、すなわち半導体素子が形成されない領域に設けられている。このアラインメントマーク１０は、複数の直線状配列パターン１２、この例では１８本の直線状配列パターン１２を含んでいる。直線状配列パターン１２は、互いに等間隔に正対させてストライプ状に配列してある。
【００９９】
直線状配列パターン１２は、直線状に等間隔で整列して配列されている複数のパターン１２Ｘを有している。この例では４本のパターン１２Ｘを含んでいる。
【０１００】
これら複数のパターン１２Ｘそれぞれは、互いに直交する長さＬ２の長軸１２ａ及び幅Ｗ２の短軸１２ｂを有する短冊状（直線状）の形状を有している。
【０１０１】
パターン１２Ｘは、いずれも長軸１２ａの延在方向が図中のＹ軸方向に沿うよう延在させてある。また、パターン１２Ｘ同士は、互いに平行かつ等間隔として、具体的にはＸ軸方向にピッチＰｘ２、すなわちＰｘ２−Ｗ２の間隔で離間させて、整列されている。また、これらパターン１２Ｘ同士は、Ｙ軸方向にはピッチＰｙ２、すなわちＰｙ２−Ｌ２の離間距離で配列してある。すなわち、この例ではパターン１２Ｘは４行１８列のマトリクス状に配列されている。
【０１０２】
ここでパターン１２Ｘの具体的なサイズにつき説明する。
【０１０３】
データは示さないが、パターン１２Ｘの長さＬ２が１６μｍを超えると、パターン１２Ｘが加熱による膜界面との密着性の低下に起因して剥離又は破損するおそれがあることがわかっている。従って、長さＬ２は最大（最長）でも１６μｍとするのがよい。
【０１０４】
実際には、現状のプロセスノードにおける解像不良、エッチングの膜残りを考慮しつつ若干の余裕を見て、長軸は、好ましくは例えば１５μｍとするのがよい。このとき、短軸は、好ましくは例えば１μｍとするのがよい。
【０１０５】
パターン１２Ｘ同士の長軸方向の離間距離は、小さければ小さいほど信号強度は大きくなるが、上述と同様の理由により若干の余裕を見て、好ましくは例えば２μｍとするのがよい。このとき、パターン１２Ｘ同士の短軸方向の離間距離は、好ましくは例えば５μｍとすればよい。
【０１０６】
パターン１２Ｘの長さＬ２が１６μｍを超えることがなければ、幅Ｗ２、相互の離間距離Ｐｘ２−Ｗ２及びＰｙ２−Ｌ２は、採用されるプロセスノード等を考慮して、上述した例に限定されず任意好適なものとすることができる。
【０１０７】
露光装置を用いるアラインメント調整においては、ＣＣＤといった光学的撮像デバイスにより、１つのアラインメントマーク全体を撮像し、得られた画像に基づく信号強度を測定して、アラインメントマークの位置を特定することにより行われる。
【０１０８】
図５（Ａ）に示すように、Ｘ軸方向のアラインメント調整を行う場合には、Ｙ軸方向、すなわち直線Ｓ２に沿った方向の信号強度を平均化してアラインメントマークの位置を特定する。
【０１０９】
図５（Ａ）において、ポイントＰ２、Ｑ２及びＲ２を、直線状配列パターン１２の各パターン１２Ｘ間の中間点とする。このとき、アラインメントマーク１０のポイントＰ２、Ｑ２及びＲ２においては、バックグランドと同レベルの信号強度となる。
【０１１０】
しかしながら、Ｓ２方向で信号強度は平均化されるため、従来例の直線状のマークと比較しても信号強度のコントラストはほとんど低下することはない。
【０１１１】
この例では従来のアラインメントマークとの信号強度比は０．８６程度となるが、アラインメントマークの位置の特定には十分な信号強度が得られている。
【０１１２】
このような構成例とすれば、半導体装置の製造工程において熱処理工程を実施したとしても、層界面との密着性の低下によりアラインメントマークが剥離又は破損することはない。従って、露光工程を、より効率的に、かつ精度よく実施することができる。
【０１１３】
（合わせマークの構成例２）
図５（Ｂ）に示すように、合わせずれ検査用の合わせマーク２０は、それぞれ別のパターニング工程で形成される２種類のマーク、すなわち、第１マーク２２及び第２マーク２４の組み合わせで構成されている。
【０１１４】
この第２の実施の形態の直線状マーク２２Ｘと第１の実施の形態での直線状マーク２２Ｘとの相違点は、第２の実施の形態の直線状マーク２２Ｘを構成するドットマーク２２Ｙの個数が第１の実施の形態の場合の個数の半分となっている点である。
【０１１５】
この例では、第１マーク２２は、４本の直線状マーク２２Ｘを含んでいる。
【０１１６】
これら４本の直線状マーク２２Ｘは、２本を一組として中心点Ｃを囲み、各組が全体として正方形の輪郭の一辺をそれぞれ形成するように形成されている。すなわち、正方形の対向する辺に配置されている２組の直線状マーク２２Ｘは、互いに平行に、かつ互いに正対させて設けられている。
【０１１７】
このとき、この正方形の中心点Ｃを挟んで互いに正対する直線状マーク２２Ｘ２本ずつの各組は、それぞれ図中のＸ軸又はＹ軸に沿って配置されている。
【０１１８】
中心点Ｃを挟んで互いに正対する直線状マーク２２Ｘの離間距離は、Ｘ４−Ｗ４＝Ｙ４−Ｗ４と、Ｘ軸及びＹ軸方向とで等しくしてある。
【０１１９】
直線状マーク２２Ｘそれぞれは、複数のドットマーク２２Ｙで構成されている。この例では直線状マーク２２Ｘは、２本のドットマーク２２Ｙを有している。
【０１２０】
ドットマーク２２Ｙは、それぞれ互いに直交する長さＬ４の長軸２２ａ及び幅Ｗ４の短軸２２ｂを有する短冊状の形状を有している。
【０１２１】
１本の直線状マーク２２Ｘを構成するこの例では２本のドットマーク２２Ｙは、長軸２２ａの延在方向が図中のＹ軸又はＸ軸方向のいずれかに沿うよう直線状マーク２２Ｘの延在方向に一致させて一直線状に延在している。
【０１２２】
また、１本の直線状マーク２２Ｘを構成するドットマーク２２Ｙ同士は、互いに間隔Ｓｙ４又はＳｘ４だけ離間している。
【０１２３】
第２マーク２４は、Ｘ軸に沿って延在する辺の長さＡ４及びＹ軸に沿って延在する辺の長さＢ４の矩形状の形状とされている。
【０１２４】
ここで合わせマーク２０の具体的なサイズにつき説明する。
【０１２５】
データは示さないが、ドットマーク２２Ｙの長さＬ４が１６μｍを超えると、ドットマーク２２Ｙが層界面との密着性の低下により剥離又は破損するおそれがあることがわかっている。従って、長さＬ４は、最大でも１６μｍとするのがよい。
【０１２６】
実際には、最大長のドットマーク２２Ｙを形成する場合には、現状のプロセスノードにおける解像不良、エッチングの膜残りを考慮して若干の余裕を見て、ドットマーク２２Ｙの長さＬ４は、好ましくは例えば１５μｍとすればよい。なお、図示例では長さＬ４は１０μｍとしてある。このとき、ドットマーク２２Ｙの幅Ｗ４は、好ましくは例えば５．５μｍとするのがよい。
【０１２７】
１本の直線状マーク２２Ｘを構成するドットマーク２２Ｙ同士の離間距離Ｓｙ４は、好ましくは例えば２μｍとすればよい。
【０１２８】
このとき、中心点Ｃを挟んで対向する２本の直線状マーク２２Ｘの離間距離Ｘ４−Ｗ４＝Ｙ４−Ｗ４は、好ましくは例えば２５μｍとすればよい。ここで、Ｘ４はＹ軸方向に延在して配列されている２本の直線状マーク２２Ｘの配列ピッチであり、Ｙ４はＸ軸方向に延在して配列されている２本の直線状マーク２２Ｘの配列ピッチである。
【０１２９】
また、第２マーク２４のＸ軸に沿って延在する辺の長さＡ４と、Ｙ軸に沿って延在する辺の長さＢ４とは、好ましくは等しくするのがよい。好ましくは例えばＡ４＝Ｂ４＝１５μｍとするのがよい。
【０１３０】
ドットマーク２２Ｙの長さＬ４が１６μｍを超えることがなければ、幅Ｗ４、相互の離間距離Ｘ４−Ｗ４及びＹ４−Ｗ４は、採用されるプロセスノード等を考慮して、上述した例に限定されず任意好適なものとすることができる。
【０１３１】
このような構成例とすれば、半導体装置の製造工程において熱処理工程を実施したとしても、合わせマークが層界面との密着性の低下により剥離又は破損を起こすことはない。従って、露光工程を、より効率的に、かつ精度よく実施することができる。
【０１３２】
（強誘電体メモリ装置の構成例）
図６を参照して、製造工程においてこの発明のアラインメントマーク及び合わせマークを適用して好適な強誘電体メモリ装置の一構成例につき説明する。
【０１３３】
図６は、強誘電体メモリ装置の切り口を示す模式的な図である。
【０１３４】
図６に示すように、強誘電体メモリ装置５０は、いわゆる（半導体）チップの形態を有している。
【０１３５】
強誘電体メモリ装置５０は、半導体基板（ウェハ）６０に作り込まれている。半導体基板６０には、メモリセルアレイ領域１が設けられている。
【０１３６】
メモリセルアレイ領域１にはメモリセル素子７０が設けられている。形成される素子同士は、従来公知の素子分離工程により形成された素子分離構造、例えば、ＬＯＣＯＳ法により形成されたフィールド酸化膜７５により、互いに素子分離されている。
【０１３７】
メモリセルアレイ領域１には、強誘電体層９４及びメモリセル素子７０を含むメモリセルが、マトリクス状に複数配設されている。
【０１３８】
メモリセル素子７０は、従来公知の構成を有する、例えば、トランジスタ等の素子を含んでいる。メモリセル素子７０は、例えば、トランジスタの構成要素として、メモリセル拡散領域７２、メモリセルゲート絶縁膜（ゲート酸化膜）７４、及びメモリセルゲート絶縁膜７４上に設けられているメモリセルゲート電極７６を有している。
【０１３９】
メモリセル拡散領域７２は、例えば、従来公知の条件で、任意好適なイオンが打ち込まれているイオン拡散領域である。メモリセルゲート絶縁膜７４は、例えば、従来公知の熱酸化工程により形成されるシリコン酸化膜である。メモリセルゲート電極７６は、従来公知の例えばメタル電極である。
【０１４０】
メモリセル素子７０が作り込まれているメモリセルアレイ領域１上には、第１絶縁膜８０が設けられている。すなわち、メモリセル素子７０が形成されている基板６０の上側全面に、第１絶縁膜８０が設けられている。
【０１４１】
この第１絶縁膜８０は、好ましくは、例えば、オゾン（Ｏ3）を用い、ＴＥＯＳを材料としたＣＶＤ法によって成膜されたＯ3−ＴＥＯＳ系ＢＰＳＧ膜とすればよい。
【０１４２】
第１絶縁膜８０上には、絶縁膜８２が設けられている。絶縁膜８２は、好ましくは、例えばＰ−ＴＥＯＳ膜とするのがよい。
【０１４３】
この第１絶縁膜８０及び絶縁膜８２には、これらを貫通する複数の第１コンタクトホール８８が設けられている。この第１コンタクトホール８８は、メモリセル素子７０に至っている。
【０１４４】
これら第１コンタクトホール８８の表面、すなわち壁面及び底面には、図示したように、密着層として機能する金属膜８９を設けてもよい。
【０１４５】
この金属膜８９は、好ましくは、例えば窒化チタン（ＴｉＮ）膜、コバルト（Ｃｏ）膜、タンタル（Ｔａ）膜とするのがよい。
【０１４６】
この金属膜８９が設けられている第１コンタクトホール８８は、タングステン（Ｗ）といった導電性材料により埋め込まれ、プラグ８７とされている。プラグ８７の頂面８７ａは、絶縁膜８２の表面８２ａと同じ高さとされている。
【０１４７】
絶縁膜８２上には、絶縁膜８４が設けられている。絶縁膜８４は、好ましくは、例えば、シリコン窒化膜（ＳｉｘＮｙ：Ｓｉ3Ｎ4）とするのがよい。
【０１４８】
この絶縁膜８４は、後述する強誘電体層９４の特性の回復を目的として一般的に行われるいわゆる回復アニール工程と称される高温処理により酸化されるおそれがあるプラグ８７を保護するための膜である。
【０１４９】
絶縁膜８４上には、第２絶縁膜８６が設けられている。第２絶縁膜８６は、例えば酸化タンタル膜（ＴａｘＯｙ：Ｔａ2Ｏ5）とするのがよい。この第２絶縁膜８６は、後述する下部電極９２の密着層として機能する膜である。
【０１５０】
メモリセルアレイ領域１の第２絶縁膜８６上には、強誘電体キャパシタ構造体９０が設けられている。
【０１５１】
強誘電体キャパシタ構造体９０は、下部電極９２、強誘電体層９４及び上部電極９６が順次に積層された構造を有している。
【０１５２】
下部電極９２及び上部電極９６は、好ましくは、例えば、プラチナ（Ｐｔ）電極とするのがよい。強誘電体層９４は、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａドープＰＺＴ（ＰＬＺＴ）又はＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を材料とすることができる。
【０１５３】
第３絶縁膜９８は、強誘電体キャパシタ構造体９０を覆っている。また、第３絶縁膜９８は、第２絶縁膜８６上の全面に設けられている。第３絶縁膜９８は、好ましくは、例えば、ＴＥＯＳ−シリコン酸化膜とするのがよい。
【０１５４】
この第３絶縁膜９８には、第２コンタクトホール９７、すなわちキャパシタコンタクトホール９７ａ及びプラグコンタクトホール９７ｂが設けられている。キャパシタコンタクトホール９７ａは、第３絶縁膜９８の表面９８ａから、強誘電体キャパシタ構造体９０に至って設けられている。
【０１５５】
一方、プラグコンタクトホール９７ｂは、第３絶縁膜９８の表面９８ａから、メモリセル素子７０に接続されているプラグ８７に至って接続されている。
【０１５６】
第３絶縁膜９８の表面９８ａ上には、第２コンタクトホール９７を埋め込む配線層９９が設けられている。配線層９９は、プラグ８７、上部電極９６及び下部電極９２に電気的に接続されている。
【０１５７】
〈強誘電体メモリ装置の製造方法〉
次に、図６を参照して説明した構成を有する強誘電体メモリ装置の製造方法例について説明する。
【０１５８】
まず、半導体基板６０のメモリセルアレイ領域１に、従来公知のウェハプロセスにより、メモリセル素子７０を作り込む。
【０１５９】
例えば、ＬＯＣＯＳ法によりフィールド酸化膜７５、すなわち、素子分離構造を形成する。
【０１６０】
次いで、メモリセルゲート絶縁膜７４を形成し、このメモリセルゲート絶縁膜７４にメモリセルゲート電極７６を、常法に従って作り込む。
【０１６１】
次に、半導体基板６０の上側全面に、第１絶縁膜８０を成膜する。この第１絶縁膜８０は、常法に従って、好ましくは、例えば、オゾン（Ｏ3）を用い、ＴＥＯＳを材料とした常法に従うＣＶＤ法によってＯ3−ＴＥＯＳ系ＢＰＳＧ膜を成膜すればよい。
【０１６２】
次いで、第１絶縁膜８０上に、絶縁膜８２を、常法に従って形成する。絶縁膜８２は、例えばＰ−ＴＥＯＳ膜（シリコン酸化膜）とすればよい。従って、絶縁膜３２は、常法に従うＣＶＤ法により成膜すればよい。
【０１６３】
次に、この第１絶縁膜８０及び絶縁膜８２に、これらを貫通する複数の第１コンタクトホール８８を、ホトレジストを使用するホトリソグラフィ工程及びエッチング工程により形成する。
【０１６４】
具体的には、ホトリソグラフィ工程により形成されるレジストマスク（マスクパターン）形成工程において、この絶縁膜８２上のチップ領域（メモリセルアレイ領域）に形成されるレジストパターンに加えて、チップ領域外のマージン領域（スクライブライン領域）に、図１及び図３を参照して既に説明した第１の実施の形態のアラインメントマーク１０及び合わせマーク２０のうちの第１マーク２２形成用のパターンを形成しておく。
【０１６５】
このレジストマスクを用いて、チップ領域には第１コンタクトホール８８を形成し、同時にマージン領域にはアラインメントマーク１０及び第１マーク２２それぞれの形成用溝を、エッチング工程により例えば第１絶縁膜８０及び絶縁膜８２を貫通させて形成する（図示しない。）。
【０１６６】
次いで、第１コンタクトホール８８から露出した基板面に対して、常法に従うイオン打ち込み工程及び熱拡散工程を行う。このイオン打ち込み工程は、常法に従って、例えばＰ+、ＢＦ2+といったイオンを打ち込む工程である。然る後、打ち込まれたイオンを熱拡散させる熱拡散工程を行う。この熱拡散工程は、例えば、１０００℃で１０秒程度の加熱処理とすればよい。
【０１６７】
次に、第１コンタクトホール８８に、金属膜８９を常法に従って形成する。金属膜８９は、好ましくは、例えば窒化チタン（ＴｉＮ）膜、コバルト（Ｃｏ）膜、タンタル（Ｔａ）膜を常法に従って形成すればよい。
【０１６８】
さらに、この金属膜８９が設けられている第１コンタクトホール８８を、常法に従って埋め込む。この工程により、第１コンタクトホール８８は、タングステン（Ｗ）といった導電性材料により埋め込まれ、プラグ８７とされる。このとき、アラインメントマーク１０及び第１マーク２２それぞれの形成用溝も導電性材料により埋め込まれる。このようにして、プラグ８７と同時にアラインメントマーク１０及び第１マーク２２が形成される。
【０１６９】
これらアラインメントマーク１０及び第１マーク２２は、これより上層にさらなるレジストマスクを形成する際の位置合わせに用いる。
【０１７０】
このさらなるレジストマスクの形成工程において、既に形成されていたアラインメントマーク１０を使用して、露光装置が具える光学的撮像デバイス（例えば、ＣＣＤカメラ）を用いて、露光位置の調整が行われる。
【０１７１】
然る後、露光工程が行われてレジストマスクがパターニングされる。このとき、スクライブライン領域には第２マーク２４が形成される。
【０１７２】
レジストマスクの重ね合わせがうまくいけば、より下層に既に形成されている第１マーク２２の中心点Ｃ近傍の所定位置に第２マーク２４が形成されるはずである。
【０１７３】
そして、露光装置が具える光学的撮像デバイスを用いて、第１マーク２２と第２マーク２４との位置関係の測定が行われる。
【０１７４】
結果として、第１マーク２２と第２マーク２４との位置関係が、許容される範囲内にある場合には次工程に進み、第１マーク２２と第２マーク２４との位置関係が、許容される範囲以上のずれを有している場合には、レジストマスクは一旦完全に除去される。
【０１７５】
次いで、合わせマーク２０、すなわち第１マーク２２と第２マーク２４とのずれた量を勘案してレジストマスクのパターニング工程を、重ね合わせが成功するまで繰り返して行う。
【０１７６】
次に、露出面全面、すなわち絶縁膜８２の表面８２ａ上及びプラグ８７の頂面８７ａ上を覆う絶縁膜８４を形成する。絶縁膜８４は、好ましくは例えば、シリコン窒化膜として成膜する。
【０１７７】
さらに、絶縁膜８４上に、第２絶縁膜８６を形成する。第２絶縁膜８６は、好ましくは例えば、酸化タンタル膜である。第２絶縁膜８６の成膜工程は、ターゲットにタンタル（Ｔａ）、プロセスガスにアルゴン（Ａｒ）／酸素（Ｏ2）の混合ガスを用いる常法に従ったスパッタリング工程により行うのがよい。
【０１７８】
次いで、第２絶縁膜８６上に、強誘電体キャパシタ構造体９０を形成する。
【０１７９】
具体的には、常法に従い、プラチナ等を用いる下部電極９２、既に説明したＳＢＴといった膜材料を用いる強誘電体層９４及びプラチナ等の膜材料を用いる上部電極９６を、順次に成膜して積層構造とする。
【０１８０】
プラチナ膜の成膜は、例えばターゲットにプラチナを用い、プロセスガスにアルゴンを用いる常法に従うスパッタリング工程により、任意好適な膜厚で成膜すればよい。ＳＢＴ膜の成膜は、常法に従って、スピン塗布工程と焼成工程を所望の膜厚に達するまで繰り返すことにより行うことができる。
【０１８１】
然る後、常法に従ってレジストマスクを用いたホトリソグラフィ工程及びエッチング工程を行うことにより、メモリセルアレイ領域１にマトリクス状に形成される複数の強誘電体キャパシタ構造体９０を形成する。
【０１８２】
このとき、マージン領域である第２絶縁膜８６上には図５を参照して既に説明した第２の実施の形態の（強誘電体キャパシタ構造体形成用）アラインメントマーク１０及び（強誘電体キャパシタ構造体形成用）第１マーク２２が同時にパターニング形成される（図示しない。）。このようにして、強誘電体キャパシタ構造体９０と同時に、強誘電体キャパシタ構造体９０と同じ積層構造を有するアラインメントマーク１０及び第１マーク２２が形成される。
【０１８３】
これらアラインメントマーク１０及び第１マーク２２は、これより上層にさらなるレジストマスクを形成する際の位置合わせに上述と同様に用いられる。このレジストマスクをパターニングするときに、（強誘電体キャパシタ構造体形成用）第２マーク２４が同時にマージン領域に形成されて位置があっているか確認される。
【０１８４】
強誘電体キャパシタ構造体９０の形成後には、いわゆる回復アニール工程が行われる。すなわち、酸素（Ｏ2）雰囲気下、６００℃〜７５０℃で０．５時間〜１時間の加熱処理が行われる。この工程により、エッチング工程時のプラズマダメージにより劣化した強誘電体層９４の電気的特性が回復する。
【０１８５】
次いで、第３絶縁膜９８を成膜する。この第３絶縁膜９８は、強誘電体キャパシタ構造体９０を覆うように、形成する。第３絶縁膜９０は、例えば、ＴＥＯＳを材料として形成されるシリコン酸化膜である。この第３絶縁膜９０は、従来公知のプラズマＣＶＤ法により形成すればよい。
【０１８６】
引き続き、第３絶縁膜９８には、常法に従って、例えば強誘電体キャパシタ構造体９０、プラグ８７に至る第２コンタクトホール９７を形成する。
【０１８７】
これら第２コンタクトホール９７の形成工程は、従来公知のホトリソグラフィ工程及びエッチング工程により、常法に従って行うことができる。
【０１８８】
次いで、第２コンタクトホール９７を埋め込んで配線層９９を形成する。具体的には、既に説明したアルミニウム合金等を用いて、従来公知のホトリソグラフィ工程及びエッチング工程によりパターニングして、形成すればよい。
【０１８９】
配線層９９は、第３絶縁膜９８の表面９８ａ上に形成する。すなわち配線層９９は、プラグ８７又は強誘電体キャパシタ構造体９０に電気的に接続して形成される。
【０１９０】
上述したような強誘電体メモリ（半導体装置）の製造工程に、この発明のアラインメントマーク及び合わせマークを適用すれば、回復アニール工程に起因する、アラインメントマーク及び合わせマークの剥離、チップ領域（メモリセルアレイ領域）にまで至るクラックの発生をより効果的に防止することができる。
【図面の簡単な説明】
【０１９１】
【図１】（Ａ）図はアラインメントマークを上面側から見た概略的な平面図であり、（Ｂ）図はアラインメントマークの写真図である。
【図２】アラインメントマークの測定波形を示すグラフである。
【図３】（Ａ）図は合わせマークを上面側から見た概略的な平面図であり、（Ｂ）図は合わせマークの写真図である。
【図４】合わせ測定において検出された信号強度を示すグラフである。
【図５】（Ａ）図はアラインメントマークを上面側から見た概略的な平面図であり、（Ｂ）図は合わせマークを上面側から見た概略的な平面図である。
【図６】強誘電体メモリ装置の切り口を示す模式的な図である。
【図７】従来技術の説明図である。
【図８】従来技術の説明図である。
【符号の説明】
【０１９２】
１：メモリセルアレイ領域（チップ領域）
１０、１１０：アラインメントマーク
１２：直線状配列パターン
１２ａ、１１２ａ、２２ａ、１２２ａ：長軸
１２ｂ、１１２ｂ、２２ｂ、１２２ｂ：短軸
１２Ｘ：パターン
１４、１１４：ウェハ
２０、１２０：合わせマーク
２２、１２２：第１マーク
２２Ｘ、１２２Ｘ：直線状マーク
２２Ｙ：ドットマーク
２４、１２４：第２マーク
５０：強誘電体メモリ装置
６０：半導体基板
７０：メモリセル素子
７２：メモリセル拡散領域
７４：メモリセルゲート絶縁膜
７５：フィールド酸化膜
７６：メモリセルゲート電極
８０：第１絶縁膜
８２、８４：絶縁膜
８２ａ、９８ａ：表面
８６：第２絶縁膜
８７：プラグ
８７ａ：頂面
８８：第１コンタクトホール
８９：金属膜
９０：強誘電体キャパシタ構造体
９２：下部電極
９４：強誘電体層
９６：上部電極
９７：第２コンタクトホール
９７ａ：キャパシタコンタクトホール
９７ｂ：プラグコンタクトホール
９８：第３絶縁膜
９９：配線層
【図２】
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【図４】
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【図５】
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【図１】
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【図３】
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【図６】
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【図７】
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【図８】
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