(57)【要約】【課題】  高精度の出力電圧が得られる回路面積の小さな内部電圧発生回路を提供すること。【解決手段】  基準電圧発生回路と、差動増幅器と、ＰチャンネルＭＯＳトランジスタと、スイッチングトランジスタと、出力ノードと、第１の抵抗列と、第２の抵抗列と、第３の抵抗列とを備え、前記差動増幅器の一方の入力端子には、前記基準電圧発生回路により生成された基準電圧が入力され、前記第１の抵抗列は、前記ＰチャンネルＭＯＳトランジスタのドレインと前記出力ノードとの間に配置され、前記第２の抵抗列は、前記出力ノードと前記差動増幅器の他方の入力端子との間に配置され、前記第３の抵抗列は、前記差動増幅器の他方の入力端子とグランドとの間に配置され、前記第１の抵抗列の抵抗値と前記第２の抵抗列との抵抗値が異なる値で選択制御された場合であっても、前記第１の抵抗列の抵抗値と前記第２の抵抗列の抵抗値との和が一定となるように選択制御する。【選択図】  図１
2007293545.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧発生回路と、
差動増幅器と、
出力ノードと、
ＰチャンネルＭＯＳトランジスタと、
第１の抵抗列と、
第２の抵抗列と、
第３の抵抗列と、
前記第１の抵抗列、前記第２の抵抗列及び前記第３の抵抗列の抵抗値を選択制御するスイッチングトランジスタと、
を備え、
前記差動増幅器の出力端子には、前記ＰチャンネルＭＯＳトランジスタのゲートが接続され、
前記ＰチャンネルＭＯＳトランジスタのソースには電源が接続され、
前記差動増幅器の一方の入力端子には、前記基準電圧発生回路により生成された基準電圧が入力され、
前記第１の抵抗列は、前記ＰチャンネルＭＯＳトランジスタのドレインと前記出力ノードとの間に配置され、
前記第２の抵抗列は、前記出力ノードと前記差動増幅器の他方の入力端子との間に配置され、
前記第３の抵抗列は、前記差動増幅器の他方の入力端子とグランドとの間に配置され、
前記第１の抵抗列及び前記第２の抵抗列の抵抗値を可変となるように制御され、または、前記第３の抵抗列の抵抗値を可変となるように制御されることにより、前記出力ノードに出力される電圧が調整され、
前記第１の抵抗列の抵抗値と前記第２の抵抗列との抵抗値が異なる値で選択制御された場合であっても、前記第１の抵抗列の抵抗値と前記第２の抵抗列の抵抗値との和が一定となるように選択制御される
ことを特徴とする電圧発生回路。
【請求項２】
基準電圧発生回路と、
差動増幅器と、
ＰチャンネルＭＯＳトランジスタと、
出力ノードと、
第１の電圧調整回路と、
第２の電圧調整回路と
を備え、
前記基準電圧発生回路は、前記差動増幅器の一方の入力端子に基準となる電圧を供給し、
前記差動増幅器の出力端子には、前記ＰチャンネルＭＯＳトランジスタのゲートが接続され、
前記ＰチャンネルＭＯＳトランジスタのソースには電源が接続され、
前記差動増幅器の一方の入力端子には、前記基準電圧発生回路により生成された基準電圧が入力され、
前記ＰチャンネルＭＯＳトランジスタのドレインと前記差動増幅器の他方の入力端子との間には、前記第１の電圧調整回路が接続され、
前記差動増幅器の他方の入力端子とグランドとの間には、前記第２の電圧調整回路が接続され、
前記第１の電圧調整回路は、
前記出力ノードの上段に配置された複数のスイッチングトランジスタと複数の抵抗器とから構成される第１の抵抗選択回路と、
前記出力ノードの下段に配置された複数のスイッチングトランジスタと複数の抵抗器とから構成される第２の抵抗選択回路と
前記出力ノードに選択的に接続される複数のトランスファーゲートと抵抗器とから構成される第３の抵抗選択回路と、
から構成され、
前記第２の電圧調整回路は、
複数のスイッチングトランジスタと
各抵抗値Ｒが同一である複数の抵抗器と
から構成され、
前記第１の電圧調整回路は、それを構成する前記１つ以上のトラスファーゲート及び前記複数のスイッチングトランジスタの選択に応じて、複数の抵抗器の組み合わせを変えることにより、前記第２の電圧調整回路は、それを構成する前記複数のスイッチングトランジスタの選択に応じて、複数の抵抗器の組み合わせを変えることにより、前記出力ノードの電圧が調整され、
前記第１の電圧調整回路により前記出力ノード電圧を調整するときは、前記第１の抵抗選択回路の抵抗器の数（Ｎ個）と前記第２の抵抗選択回路の抵抗器の数（Ｎ個）は同一で、前記第１の抵抗選択回路により選択される抵抗値と前記第２の抵抗選択回路により選択される抵抗値とが異なる場合であっても、それぞれの抵抗値の和が一定であるように制御される
ことを特徴とする電圧発生回路。
【請求項３】
前記第１の抵抗選択回路と前記第２の抵抗選択回路の各抵抗器の抵抗値は、いずれも前記第２の電圧調整回路を構成する各抵抗器の抵抗値Ｒと同一であり、前記第３の抵抗選択回路を構成する抵抗器の各抵抗値は、前記第１の抵抗選択回路又は前記第２の抵抗選択回路を構成する抵抗器の数（Ｎ個）をその各抵抗値（Ｒ）に乗じた値である
ことを特徴とする請求項２に記載の電圧発生回路。
【請求項４】
前記第１の抵抗選択回路を構成する各抵抗器の抵抗値は、前記ＰチャンネルＭＯＳトランジスタのドレイン端子に接続される側から、順に前記第１の電圧調整回路を構成する各抵抗器の抵抗値Ｒに（２Ｕ）（Ｕ＝０、１、２、・・・、Ｎ−１、Ｎ）を乗じた値に増加するように配置され、
前記第２の抵抗選択回路を構成する各抵抗器の抵抗値は、前記差動増幅器の他方の入力端子に接続される側から、順に前記第１の電圧調整回路を構成する各抵抗器の抵抗値Ｒに（２Ｌ）（Ｌ＝Ｎ、Ｎ−１、・・・、２、１、０）を乗じた値に減少するように配置され、
前記第３の抵抗選択回路を構成する各抵抗器の抵抗値は、いずれも前記第１の電圧調整回路を構成する各抵抗器の抵抗値Ｒに（２（Ｎ＋１））を乗じた値である
ことを特徴とする請求項２に記載の電圧発生回路。
【請求項５】
前記第１の抵抗選択回路の抵抗器の数（Ｎ個）と記第２の抵抗選択回路の抵抗器の数（Ｎ個）は同一で、各抵抗器の抵抗値は、いずれも前記第２の電圧調整回路を構成する各抵抗器の抵抗値Ｒと同一であり、
前記第３の抵抗選択回路は、複数のスイッチングトランジスタと複数の抵抗器とから構成され、
前記第１の抵抗選択回路と前記出力ノードとの間に接続される抵抗器は、Ｖ＋１個接続された場合、前記第１の抵抗選択回路に接続される側から順に、（（２ｖ）ＮＲ）（ｖ＝０、１、２、３、・・・、Ｖ）となるように配置され、
前記出力ノードと前記第２の抵抗選択回路との間に接続される抵抗器は、Ｖ＋１個接続された場合、前記出力ノードに接続される側から順に、（（２ｖ）ＮＲ）（ｖ＝０、１、２、３、・・・、Ｖ）となるように配置される
ことを特徴とする請求項２に記載の電圧発生回路。
【請求項６】
請求項１乃至５のいずれか１に記載の電圧発生回路を備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電圧を段階的に発生させる電圧発生回路及びこれを備える半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体記憶装置では、単一電源化に伴い、書き込みや消去や読み出しに必要な電圧を内部電圧発生回路によりチップ内部で発生させている。内部電圧発生回路は、複数の電圧値を段階的に設定できるように構成される。
【０００３】
この内部電圧発生回路は、外部から供給される電源を所望の出力電圧値に調整するための電圧調整回路が用いられている。
【０００４】
従来の半導体記憶装置では、複数の電圧値を段階的に設定する場合、設定したい電圧値の数に対応したトランスファーゲートが必要であった。
【特許文献１】特開２００１−２４２９４９公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、高精度の出力電圧が得られる回路面積の小さな電圧発生回路及び該電圧発生回路を備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
一実施形態に係る本発明の電圧発生回路は、
基準電圧発生回路と、
差動増幅器と、
出力ノードと、
ＰチャンネルＭＯＳトランジスタと、
第１の抵抗列と、
第２の抵抗列と、
第３の抵抗列と、
前記第１の抵抗列、前記第２の抵抗列及び前記第３の抵抗列の抵抗値を選択制御するスイッチングトランジスタと、
を備え、
前記差動増幅器の出力端子には、前記ＰチャンネルＭＯＳトランジスタのゲートが接続され、
前記ＰチャンネルＭＯＳトランジスタのソースには電源が接続され、
前記差動増幅器の一方の入力端子には、前記基準電圧発生回路により生成された基準電圧が入力され、
前記第１の抵抗列は、前記ＰチャンネルＭＯＳトランジスタのドレインと前記出力ノードとの間に配置され、
前記第２の抵抗列は、前記出力ノードと前記差動増幅器の他方の入力端子との間に配置され、
前記第３の抵抗列は、前記差動増幅器の他方の入力端子とグランドとの間に配置され、
前記第１の抵抗列及び前記第２の抵抗列の抵抗値を可変となるように制御され、または、前記第３の抵抗列の抵抗値を可変となるように制御されることにより、前記出力ノードに出力される電圧が調整され、
前記第１の抵抗列の抵抗値と前記第２の抵抗列との抵抗値が異なる値で選択制御された場合であっても、前記第１の抵抗列の抵抗値と前記第２の抵抗列の抵抗値との和が一定となるように選択制御される
ことを特徴としている。
【発明の効果】
【０００７】
本発明によれば、高精度の出力電圧が得られる回路面積の小さな電圧発生回路及び該電圧発生回路を備えた半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【０００９】
図１４に、従来の電圧発生回路の一例を示す。図示のとおり、この電圧発生回路は、差動増幅器１０２、ＰチャンネルＭＯＳトランジスタ１０３、抵抗器及びスイッチングトランジスタを備える。
【００１０】
基準電圧（Ｖｒｅｆ）１０１は、差動増幅器１０２の非反転入力に入力される。差動増幅器１０２の出力は、間にＰチャンネルＭＯＳトランジスタ１０３、抵抗器（帰還抵抗器）Ｖ×Ｒを介して反転入力ＭＯＮ１０６にフィードバックされる。また、反転入力ＭＯＮ１０６とグランドとの間には抵抗器Ｔ×Ｒが接続される。
【００１１】
このとき差動増幅器１０２は、非反転入力に入力されるＶｒｅｆ１０１と反転入力の電位とが同電位となるように動作する。ＰチャンネルＭＯＳトランジスタ１０３が作動して帰還抵抗器Ｖ×Ｒに流れる電流は、そのほとんどが抵抗器Ｔ×Ｒに流れ、差動増幅器１０２の反転入力には流れない。そこで、帰還抵抗器Ｖ×Ｒに流れる電流は、下記式（１）で表される。
【００１２】
Ｉ＝Ｖｒｅｆ／（Ｔ×Ｒ）    ・・・（１）
ここで、Ｔは、反転入力ＭＯＮ１０６とグランドとの間接続された抵抗器の数を示し、Ｒは各抵抗器の抵抗値を示す。以下、特に説明がない場合には、Ｔは、反転入力ＭＯＮ１０６とグランドとの間接続された抵抗器の数を示すものとする。
【００１３】
ＰチャンネルＭＯＳトランジスタ１０３が作動すると、ＰチャンネルＭＯＳトランジスタ１０３のドレイン１０５の電圧（Ｖｏｕｔ）は、抵抗器Ｔ×Ｒと帰還抵抗器Ｖ×Ｒの比で決まり下記式（２）で表される。
【００１４】
Ｖｏｕｔ＝Ｖｒｅｆ×（１＋（Ｖ×Ｒ／Ｔ×Ｒ））    ・・・（２）
【００１５】
従って、ＰチャンネルＭＯＳトランジスタ１０３のドレイン１０５の電圧（Ｖｏｕｔ）及び出力ノード１０４の電圧（ＶＣＧＲＶ）を調整するときは、この帰還抵抗器Ｖ×Ｒを可変とし、あるいは抵抗器Ｔ×Ｒを可変とする。
【００１６】
帰還抵抗器Ｖ×Ｒ又は抵抗器Ｔ×Ｒを可変とする方法は、次のとおりである。帰還抵抗器Ｖ×Ｒ、抵抗器Ｔ×Ｒでは、複数の抵抗器が直列に配置される。前記直列に配置された各抵抗器は、スイッチングトランジスタを介して互いに接続される。スイッチングトランジスタの選択によって、接続される抵抗器の数を変える。ただし、出力ノード１０４は、帰還抵抗器Ｖ×Ｒの各抵抗器の接続ノードと抵抗器Ｔ×Ｒの各抵抗器の接続ノードに接続されている。このため、帰還抵抗器Ｖ×Ｒの各抵抗器を変更するスイッチングトランジスタのいずれかを選択するときは、抵抗器Ｔ×Ｒの各抵抗器を変更するスイッチングトランジスタは全てオフする。以下、このような選択を便宜上「ＶＣＧＲＶ≧Ｖｒｅｆモード」という。また、抵抗器Ｔ×Ｒの各抵抗器を変更するスイッチングトランジスタのいずれかを選択するときは、帰還抵抗器Ｖ×Ｒの各抵抗器を変更するスイッチングトランジスタは全てオフする。以下、このような選択を「ＶＣＧＲＶ＜Ｖｒｅｆモード」という。
【００１７】
図１４において、出力ノード１０４の電圧（ＶＣＧＲＶ）は、ＶＣＧＲＶ＜Ｖｒｅｆモード時には、下記式（３）で表される。
【００１８】
ＶＣＧＲＶ＝Ｖｒｅｆ×（ｔ／Ｔ）    ・・・（３）
ただし、（ｔ＝０、１、２、・・・、Ｔ−１）とする。
【００１９】
また、図１４において、出力ノード１０４の電圧（ＶＣＧＲＶ）は、ＶＣＧＲＶ≧Ｖｒｅｆモード時には、下記式（４）で表される。
【００２０】
ＶＣＧＲＶ＝Ｖｒｅｆ×（１＋ｖ／Ｔ）    ・・・（４）
ただし、（ｖ＝０、１、２、・・・、Ｖ）とする。
【００２１】
ＶＣＧＲＶをＶｒｅｆより低い電圧とする場合は、ＶＣＧＲＶ＜Ｖｒｅｆモードを選択する。ＶＣＧＲＶをＶｒｅｆ以上の電圧とする場合は、ＶＣＧＲＶ≧Ｖｒｅｆモードを選択する。ステップアップの分解能は、抵抗器Ｔ×Ｒの数（Ｔ）及び帰還抵抗器Ｖ×Ｒの数（Ｖ）により決まる。
【００２２】
しかしながら、ＶＣＧＲＶ≧Ｖｒｅｆモードにおいて小さいステップで電圧調整をできるようにするためには、そのステップ数より１多い数（（Ｖ＋１）個）のトランスファーゲートが必要となる。トラスファーゲートは、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを使用するため回路規模が大きくなる。また、トランスファーゲートのゲート電圧がＮチャンネルＭＯＳトランジスタの閾値より低くなることを回避するため、ゲート電圧を高い電圧にレベルシフトしなければならないこともある。このような場合、トランスファーゲートに加えて、そのゲート電圧のレベルシフタを含んだ制御回路がさらに必要となり、回路規模が大きくなってしまう。また、トランスファーゲートによる寄生の負荷が増えることによりフィードバック回路の安定性を損なう危険もある。そこで、本発明の一実施形態に係る電圧発生回路は、次に示すような回路構成とした。
【００２３】
（第１の実施形態）
本発明の第１の実施形態に係る電圧発生回路の概略図を図１に示す。本発明の第１の実施形態に係る電圧発生回路は、基準電圧発生回路１０１と、差動増幅器１０２と、ＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３と、第１の抵抗列Ｒｕ１１１と、第２の抵抗列Ｒｄ１１２と、第３の抵抗列１１３と、トランスファーゲートｖと、制御部１０７とから構成される。制御部１０７は、第１の抵抗列から抵抗を選択制御する選択制御回路１２１と、第２の抵抗列から抵抗を選択制御する選択制御回路１２２と、第３の抵抗列から抵抗を選択制御する選択制御回路１２３から構成される。
【００２４】
制御部１０７は、出力ノード１０４の電圧ＶＣＧＲＶがいかなる電圧であろうとも、ＭＯＮ１０６と出力ノード１０４との間の第２の抵抗列Ｒｄ１１２と出力ノード１０４と、ＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５との間の第１の抵抗Ｒｕ１１１の和が一定になるように制御する。なお、制御部１０７による制御は、第２の実施形態乃至第７の実施形態においても同様である。
【００２５】
この両者の抵抗値が異なっていても、両者の抵抗値の和が一定となるように制御されれば、出力ノード１０４の電圧ＶＣＧＲＶの電位がいかなる値であっても、差動増幅器１０２で比較されるＭＯＮ１０６の電圧、ＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のＶｄｓ、Ｖｇｓ、差動増幅器１０２の安定点における電位関係も一定とすることができる。
【００２６】
具体的に説明すると、ＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３が作動したときに流れる電流は、Ｉ＝Ｖｒｅｆ／Ｒｔと表すことができる。したがって、Ｒｔ、Ｖｒｅｆを変更せず一定とすれば、電流Ｉは一定となる。また、Ｒｄ＋Ｒｕが一定であれば、ＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５の電圧は、ＭＯＮ＋Ｉ×（Ｒｄ＋Ｒｕ）と表すことができ、この電圧も一定とすることができる。このＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のＶｄｓ、電流Ｉが一定であれば、当然Ｖｇｓも一定となる。つまり、差動増幅器１０２の出力も一定になり、Ｖｒｅｆ１０１＝ＭＯＮ１０６で差動増幅器は、安定動作するので、差動増幅器１０２の入出力が等しくなり、差動増幅器１０２の安定点における電位関係もＶＣＧＲＶがいかなる電圧を出力しようとも、一定となる。
【００２７】
従来の電圧発生回路は、生成したい電圧レベルだけトランスファーゲートが必要になり、回路が大きくなるという問題があった。一方、本発明の一実施形態に係る電圧発生回路では、上記のようにＲｄ＋Ｒｕを一定になるようにすることで、抵抗値を選択制御する信号を階層化してトランスファーゲートの数を減らすことができる。
【００２８】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る電圧発生回路の回路図である。図２は、スイッチングトランジスタｕｓ＜０＞〜ｕｓ＜Ｎ−１＞、ｄｓ＜０＞〜ｄｓ＜Ｎ−１＞、及びトランスファーゲートｖ＜０＞〜ｖ＜Ｖ＞を制御する信号を階層化してトランスファーゲートの数を減らした例を示している。
【００２９】
ＭＯＮ１０６とＶＬＬとの間に接続された複数の抵抗器Ｒの抵抗値は、それぞれ同一の値（Ｒ）である。スイッチングトランジスタｄｓ＜０＞〜ｄｓ＜Ｎ−１＞のうちいずれか一つを選択することにより、ＭＯＮ１０６とＶＬＬとの間の抵抗値は、０Ｒ、１Ｒ、２Ｒ、・・・、（Ｎ−１）Ｒとなる。この複数の抵抗器と複数のスイッチングトランジスタとからなる回路を第２の抵抗選択回路３０２という。
【００３０】
ＶＬＬとＶＨＨとの間に接続された複数の抵抗器ＮＲの抵抗値は、それぞれ同一の値であって、前記抵抗値ＲのＮ倍である。トランスファーゲートｖ＜０＞〜ｖ＜Ｖ＞のうちいずれか一つを選択することにより、ＶＬＬとＶＨＨとの間の抵抗値は、０ＮＲ、１ＮＲ、・・・、（Ｖ−１）ＮＲ、ＶＮＲとなる。この複数の抵抗器と複数のトランスファーゲートからなる回路を第３の抵抗選択回路３０３という。
【００３１】
ＶＨＨとＰチャンネルＭＯＳトランジスタ１０３のドレイン１０５との間に接続された複数の抵抗器Ｒの抵抗値は、それぞれ同一の値（Ｒ）である。スイッチングトランジスタｕｓ＜０＞〜ｕｓ＜Ｎ−１＞のうちいずれか一つを選択することにより、ＶＨＨとＰチャンネルＭＯＳトランジスタ１０３のドレイン１０５との間の抵抗値は、（ｎ−１）Ｒ、・・・、２Ｒ、１Ｒ、０Ｒとなる。この複数の抵抗器と複数のスイッチングトランジスタとからなる回路を第１の抵抗選択回路３０１という。
【００３２】
ＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５と出力ノード１０４との間の抵抗をＲｕとする。出力ノード１０４とＭＯＮ１０６との間の抵抗をＲｄとする。このとき、Ｒｄ＋Ｒｕを一定にするため、ＶＨＨとＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレインとの間の抵抗値が、（Ｎ−１）Ｒ、・・・、２Ｒ、１Ｒ、０Ｒとなるようにスイッチングトランジスタｕｓ＜０＞〜ｕｓ＜Ｎ−１＞を選択制御する。これに対応して、ＶＬＬとＭＯＮ１０６との間の抵抗値が、０Ｒ、１Ｒ、２Ｒ、・・・、（Ｎ−１）となるようにスイッチングトランジスタｄｓ＜０＞〜ｄｓ＜Ｎ−１＞を選択制御する。
【００３３】
ＭＯＮ１０６とＶＬＬとの間の抵抗が０Ｒのとき、ＶＨＨとＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５との間の抵抗は（Ｎ−１）Ｒで、ＭＯＮ１０６とＶＬＬとの間の抵抗が１Ｒのとき、ＶＨＨとＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５との間の抵抗は（Ｎ−２）Ｒとなるように制御される。また、トランスファーゲートｖ＜０＞〜ｖ＜Ｖ＞は、いずれか一つを作動するように選択制御される。このようにスイッチングトランジスタｕｓ＜０＞〜ｕｓ＜Ｎ−１＞、スイッチングトランジスタｄｓ＜０＞〜ｄｓ＜Ｎ−１＞、及びトランスファーゲートｖ＜０＞〜ｖ＜Ｖ＞を選択制御すれば、ＭＯＮ１０６とＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５との間の抵抗は、（Ｎ−１）Ｒ＋ＶＮＲと一定の値となる。
【００３４】
ＶＣＧＲＶ＜Ｖｒｅｆモードのときには、出力ノード１０４の電圧（ＶＣＧＲＶ）は、下記式（５）で表される。
【００３５】
ＶＣＧＲＶ＝Ｖｒｅｆ×（ｔ／Ｔ）    ・・・（５）
ただし、（ｔ＝０、１、２、・・・、Ｔ−１）とする。
【００３６】
ＶＣＧＲＶ≧Ｖｒｅｆモードのときには、出力ノード１０４の電圧（ＶＣＧＲＶ）は、下記式（６）で表される。
【００３７】
ＶＣＧＲＶ＝Ｖｒｅｆ×（１＋（Ｎｖ＋ｓ）／Ｔ）    ・・・（６）
ただし、（ｓ＝０、１、２、・・・、Ｎ−１）、（ｖ＝０、１、２・・・Ｖ）とする。
【００３８】
このようにしてトランスファーゲートの数を１／Ｎに減らすことができる。他方で、スイッチングトランジスタｕｓ＜０＞〜ｕｓ＜Ｎ−１＞及びスイッチングトランジスタｄｓ＜０＞〜ｄｓ＜Ｎ−１＞を用いて抵抗を選択するように階層化したため、２Ｎ個のスイッチングトランジスタが新たに増える。しかし、ＶＣＧＲＶがＶｒｅｆ以上の電圧を出力する場合、従来はＮＶ個であったトランスファーゲートの数がこの階層化によって２Ｎ＋Ｖとなる。電圧ステップ幅を小さくするためにＮやＶを大きくするほど、本発明の第２の実施形態によるトランスファーゲートの数を減少させる効果は大きい。Ｎ＝１６、Ｖ＝１６であれば、従来は２５６個に対して、本発明の第２の実施形態では４８個になる。
【００３９】
図８は、本発明の第２の実施形態に係る電圧発生回路の一例としてＶ＝２、Ｎ＝４、Ｔ＝８、Ｖｒｅｆ＝０．８ＶとしたときのＶＣＧＲＶ≧Ｖｒｅｆモード時における、選択制御信号ｄｓ＜０＞〜ｄｓ＜Ｎ−１＞、ｕｓ＜０＞〜ｕｓ＜Ｎ−１＞、ｖ＜０＞〜ｖ＜Ｖ＞と出力ノード１０４で出されるＶＣＧＲＶ電圧の関係を示した図である。
【００４０】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る電圧発生回路の回路図である。
図３に示した本発明の第３の実施形態に係る電圧発生回路は、前記第２の実施形態においてＮＲを省いてトランスファーゲートを１つのみにした場合の電圧発生回路である。ＭＯＮ１０６とＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５との間の抵抗はＭＲと一定の値となるように、スイッチングトランジスタｄｓ＜０＞〜ｄｓ＜Ｍ＞及びｕｓ＜０＞〜ｕｓ＜Ｍ＞が選択制御される。
【００４１】
ＶＣＧＲＶ＜Ｖｒｅｆモードのときには、出力ノード１０４の電圧（ＶＣＧＲＶ）は、下記式（７）で表される。
【００４２】
ＶＣＧＲＶ＝Ｖｒｅｆ×（ｔ／Ｔ）    ・・・（７）
ただし、（ｔ＝０、１、２、・・・、Ｔ−１）とする。
【００４３】
ＶＣＧＲＶ≧Ｖｒｅｆモードのときには、出力ノード１０４の電圧（ＶＣＧＲＶ）は、下記式（８）で表される。
【００４４】
ＶＣＧＲＶ＝Ｖｒｅｆ×（１＋（ｓ）／Ｔ）    ・・・（８）
ただし、（ｓ＝０、１、２、・・・、Ｍ）とする。
【００４５】
図９は、本発明の第３の実施形態に係る電圧発生回路の一例としてＭ＝７、Ｔ＝８、Ｖｒｅｆ＝０．８ＶとしたときのＶＣＧＲＶ≧Ｖｒｅｆモード時における、選択制御信号ｄｓ＜０＞〜ｄｓ＜Ｍ＞、ｕｓ＜０＞〜ｕｓ＜Ｍ＞と出力ノード１０４で出されるＶＣＧＲＶ電圧の関係を示した図である。
【００４６】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る電圧発生回路の回路図である。
第１の抵抗選択回路３０１及び第２の抵抗選択回路３０２の抵抗器は、その抵抗値が、順に（２０）Ｒ、（２１）Ｒ、（２２）Ｒ、・・・、（２（ｎ−１））Ｒ、（２ｎ）Ｒとなるように配列されている。
【００４７】
次に、パラレルに配置されたスイッチングトランジスタｕｓ＜０＞〜ｕｓ＜Ｎ＞、ｄｓ＜０＞〜ｄｓ＜Ｎ＞のゲートをバイナリ信号で選択制御する。
【００４８】
ＭＯＮ１０６とＶＬＬとの間の抵抗を０Ｒ、１Ｒ、２Ｒ、・・・、（（２（Ｎ＋１））−１）Ｒとなるように、バイナリ信号によりスイッチングトランジスタｄｓ＜０＞〜ｄｓ＜Ｎ＞のゲートを選択制御する。ＶＬＬからＶＨＨまでの間には、抵抗値が（２（Ｎ＋１））Ｒとなる抵抗器を直列に接続し、その接続ノードごとにトランスファーゲートｖ＜０＞〜ｖ＜Ｖ＞を接続して選択制御する。ＶＨＨとＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５との間に（（２（Ｎ＋１））−１）Ｒ、・・・、２Ｒ、１Ｒ、０Ｒとなるように制御するバイナリ信号により、スイッチングトランジスタｕｓ＜０＞〜ｕｓ＜Ｎ＞のゲートを選択制御する。
【００４９】
ＭＯＮ１０６とＶＬＬとの間の抵抗が０Ｒのとき、ＶＨＨとＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５との間の抵抗は、（（２（Ｎ＋１））−１）Ｒとなるようにバイナリ信号でスイッチングトランジスタｕｓ＜０＞〜ｕｓ＜Ｎ＞のゲートが選択制御される。ＭＯＮ１０６とＶＬＬとの間の抵抗が１Ｒのとき、ＶＨＨとＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５との間の抵抗は、（（２（Ｎ＋１））−２）Ｒとなるようにバイナリ信号でスイッチングトランジスタｕｓ＜０＞〜ｕｓ＜Ｎ＞のゲートが選択制御される。このように制御されれば、ＭＯＮ１０６とＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５との間の抵抗は、（（（２（Ｎ＋１））−１）Ｒ）＋（Ｖ（２（Ｎ＋１））Ｒ）となる。
【００５０】
ＶＣＧＲＶ＜Ｖｒｅｆモードのときには、出力ノード１０４の電圧（ＶＣＧＲＶ）は、下記式（９）で表される。
【００５１】
ＶＣＧＲＶ＝Ｖｒｅｆ×（ｔ／Ｔ）    ・・・（９）
ただし、（ｔ＝０、１、２、・・・、Ｔ−１）とする。
【００５２】
ＶＣＧＲＶ≧Ｖｒｅｆモードのときには、出力ノード１０４の電圧（ＶＣＧＲＶ）は、下記式（１０）で表される。
【００５３】
ＶＣＧＲＶ＝  Ｖｒｅｆ×（１＋（（（２（Ｎ＋１））ｖ＋ｓ）／Ｔ））    ・・・（１０）
ただし、（ｓ＝０、１、２、・・・、（２（Ｎ＋１））−１）、（ｖ＝０、１、２・・・Ｖ）とする。
【００５４】
このようにトランスファーゲートの数は１／（２（Ｎ＋１））に減らすことができる。他方で、トランスファーゲートの選択制御だけでなく、バイナリ信号によりスイッチングトランジスタｄｓ＜０＞〜ｄｓ＜Ｎ＞、ｕｓ＜０＞〜ｕｓ＜Ｎ＞を選択制御するために、２（Ｎ＋１）個のスイッチングトランジスタが新たに増える。しかしながら、出力ノード１０４のＶＣＧＲＶがＶｒｅｆ以上の電圧を出力する場合、従来は（２（Ｎ＋１））Ｖ個であったトランスファーゲートの数が、これにより２（Ｎ＋１）＋Ｖ個となる。ＮやＶが大きいほど、効果が大きい。Ｎ＝３、Ｖ＝１６であれば、従来のトランスファーゲートの数は２５６個必要であったのに対して、本発明の第４の実施形態に係る電圧発生回路によれば２４個だけでよい。
【００５５】
図１０は、本発明の第４の実施形態に係る電圧発生回路の一例としてＶ＝２、Ｎ＝２、Ｔ＝８、Ｖｒｅｆ＝０．８ＶとしたときのＶＣＧＲＶ≧Ｖｒｅｆモード時における、選択制御信号ｄｓ＜０＞〜ｄｓ＜Ｎ＞、ｕｓ＜０＞〜ｕｓ＜Ｎ＞、ｖ＜０＞〜ｖ＜Ｖ＞と出力ノード１０４で出されるＶＣＧＲＶ電圧の関係を示した図である。
【００５６】
（第５の実施形態）
図５は、本発明の第５の実施形態に係る電圧発生回路の回路図である。
第１の抵抗選択回路３０１の抵抗器は、それぞれ同じ値Ｒが直列に配列されている。スイッチングトランジスタｕｓ＜０＞〜ｕｓ＜Ｎ−１＞は、直列に配列された抵抗器の値が０Ｒ、１Ｒ、２Ｒ、・・・、（Ｎ−１）Ｒとなるように選択制御される。
【００５７】
第２の抵抗選択回路３０２の抵抗器は、それぞれ同じ値Ｒが直列に配列されている。スイッチングトランジスタｄｓ＜０＞〜ｄｓ＜Ｎ−１＞は、直列に配列された抵抗器の値が、（Ｎ−１）Ｒ、・・・、２Ｒ、１Ｒ、０Ｒとなるように選択制御される。
【００５８】
第３の抵抗選択回路３０３は、スイッチングトランジスタｖｏｎを介して出力ノード１０４に接続されるノードを中心として上下に、それぞれ抵抗器が順に（２Ｎ）Ｒ、（２（Ｎ−１））Ｒ、・・・、（２２）Ｒ、（２１）Ｒ、（２０）Ｒとなるように配列されている。また、上下に、スイッチングトランジスタｕｖ＜０＞〜ｕｖ＜Ｖ＞、ｄｖ＜０＞〜ｄｖ＜Ｖ＞が前記抵抗器とそれぞれ並列に接続されている。スイッチングトランジスタｕｖ＜０＞〜ｕｖ＜Ｖ＞、ｄｖ＜０＞〜ｄｖ＜Ｖ＞は、バイナリ信号により、前記抵抗器の抵抗値が０ＮＲ、１ＮＲ、２ＮＲ、・・・、（Ｖ−１）ＮＲとなるよう選択制御されると共に、第３の抵抗選択回路全体の抵抗値が、（（２（Ｖ＋１））−Ｒ）となるように選択制御される。
【００５９】
ＭＯＮ１０６とＶＬＬとの間の抵抗が０Ｒのとき、ＶＨＨとＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５との間の抵抗は（Ｎ−１）Ｒで、ＭＯＮ１０６とＶＬＬとの間の抵抗が１Ｒのとき、ＶＨＨとＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５との間の抵抗は（Ｎ−２）Ｒとなるように制御される。このように制御されれば、ＰチャンネルＭＯＳトランジスタ（ＭＰ１）１０３のドレイン１０５とＭＯＮ１０６との間の抵抗は、（（Ｎ−１）Ｒ）＋（（２（Ｖ＋１））−１）Ｒとなる。
【００６０】
ＶＣＧＲＶ＜Ｖｒｅｆモードのときには、出力ノード１０４の電圧（ＶＣＧＲＶ）は、下記式（１１）で表される。
【００６１】
ＶＣＧＲＶ＝Ｖｒｅｆ×（ｔ／Ｔ）    ・・・（１１）    
ただし、（ｔ＝０、１、２、・・・、Ｔ−１）とする。
【００６２】
ＶＣＧＲＶ≧Ｖｒｅｆモードのときには、出力ノード１０４の電圧（ＶＣＧＲＶ）は、下記式（１２）で表される。
【００６３】
ＶＣＧＲＶ＝  Ｖｒｅｆ×（１＋（（Ｎｖ＋ｓ）／Ｔ））・・・（１２）
ただし、（ｓ＝０、１、２、・・・、Ｎ−１）、（ｖ＝０、１、２、・・・、（２（Ｖ＋１））−１）とする。
【００６４】
このようにトランスファーゲートの数は１／（２（Ｎ＋１））に減らすことができる。しかし、バイナリ信号を用いて選択制御するため、２Ｎ個のゲートが新たに増えるが、ＶＣＧＲＶがＶｒｅｆ以上の電圧を出力する場合、従来はＮ（２（Ｖ＋１）個であったトランスファーゲートの数がこの階層化によって２Ｎ＋２（Ｖ＋１）となる。ＮやＶが大きいほど、効果のほどが大きい。Ｎ＝１６、Ｖ＝３であれば、従来は２５６個に対して、本実施例では４０個になる。
【００６５】
図１１は、本発明の第５の実施形態に係る電圧発生回路の一例としてＶ＝１、Ｎ＝４、Ｔ＝８、Ｖｒｅｆ＝０．８ＶとしたときのＶＣＧＲＶ≧Ｖｒｅｆモード時における、選択制御信号ｄｓ＜０＞〜ｄｓ＜Ｎ＞、ｕｓ＜０＞〜ｕｓ＜Ｎ＞、ｕｖ＜０＞〜ｕｖ＜Ｖ＞、ｄｖ＜０＞〜ｄｖ＜Ｖ＞と出力ノード１０４で出されるＶＣＧＲＶ電圧の関係を示した図である。
【００６６】
（第６の実施形態）
図６は、本発明の第６の実施形態に係る電圧発生回路の回路図である。図６に示す第１の抵抗選択回路３０１の抵抗器及び第２の抵抗選択回路３０２の抵抗器の選択制御は、バイナリ信号で行われる。第１の抵抗選択回路３０１の抵抗値と第２の抵抗選択回路３０２の抵抗値がいつくかのパターンで変化しても、第１の抵抗選択回路３０１の抵抗値と第２の抵抗選択回路３０２の抵抗値との和は一定の値となるように選択制御される。
【００６７】
ＶＣＧＲＶ＜Ｖｒｅｆモードのときには、出力ノード１０４の電圧（ＶＣＧＲＶ）は、下記式（１３）で表される。
【００６８】
ＶＣＧＲＶ＝Ｖｒｅｆ×（ｔ／Ｔ）    ・・・（１３）
ただし、（ｔ＝０、１、２、・・・、Ｔ−１）とする。
【００６９】
ＶＣＧＲＶ≧Ｖｒｅｆモードのときには、出力ノード１０４の電圧（ＶＣＧＲＶ）は、下記式（１４）で表される。
【００７０】
ＶＣＧＲＶ＝  Ｖｒｅｆ×（１＋（ｖ／Ｔ））    ・・・（１４）    
ただし、（ｖ＝０、１、２、・・・、（２（Ｎ＋１））−１）とする。
【００７１】
このようにトランスファーゲートの数は１／（２（Ｎ＋１））に減らすことができる。ＶＣＧＲＶがＶｒｅｆ以上の電圧を出力する場合、従来は２（Ｎ＋１）個であったトランスファーゲートの数が本発明の第６の実施形態によって２Ｎとなる。Ｎが大きいほど、効果のほどが大きい。Ｎ＝８であれば、従来は２５６個に対して、本実施例では１６個になる。
【００７２】
図１２は、本発明の第５の実施形態に係る電圧発生回路の一例としてＮ＝２、Ｔ＝８、Ｖｒｅｆ＝０．８ＶのときのＶＣＧＲＶ≧Ｖｒｅｆモード時における、選択制御信号ｄｖ＜０＞〜ｄｖ＜Ｎ＞、ｕｖ＜０＞〜ｕｖ＜Ｎ＞と出力ノード１０４で出されるＶＣＧＲＶ電圧の関係を示した図である。
【００７３】
（第７の実施形態）
図７は、本発明の第７の実施形態に係る電圧発生回路の回路図である。選択制御信号を３階層化してトランスファーゲートの数を減らした実施形態である。ＭＯＮ１０６とＶＬＬとの間の抵抗を０Ｒ、１Ｒ、２Ｒ、・・・、（Ｎ−１）Ｒと制御するｄｓ＜０＞〜ｄｓ＜Ｎ−１＞信号とＶＬＬからＶＬＭまでを０ＮＲ、ＮＲ、２ＮＲ、・・・、（Ｍ−１）ＮＲと制御するｄｖ＜０＞〜ｄｖ＜Ｍ−１＞信号とＶＬＭからＶＨＭまでをＬ個のＭＮＲごとにＶＣＧＲＶへのトランスファーゲートを制御するｗ＜０＞〜ｗ＜Ｌ＞信号で構成する。
【００７４】
ＰチャンネルＭＯＳトランジスタ１０３のドレイン１０５とＭＯＮ１０６との間の抵抗値の和が一定となるように、ＶＨＭからＶＨＨまでの抵抗が（Ｍ−１）ＮＲ、・・・、２ＮＲ、１ＮＲ、０ＮＲと選択制御され、ＶＨＨからＰチャンネルＭＯＳトランジスタ１０３のドレイン１０５までの抵抗が（Ｎ−１）Ｒ、・・・、２Ｒ、１Ｒ、０Ｒと選択制御される。ＰチャンネルＭＯＳトランジスタ１０３のドレイン１０５とＭＯＮ１０６との間の抵抗値の和（Ｒｕ＋Ｒｄ）＝（Ｎ−１）Ｒ＋（Ｍ−１）ＮＲ＋ＬＭＮＲとなる。
【００７５】
ＶＣＧＲＶ＜Ｖｒｅｆモードのときには、出力ノード１０４の電圧（ＶＣＧＲＶ）は、下記式（１５）で表される。
【００７６】
ＶＣＧＲＶ＝Ｖｒｅｆ×（ｔ／Ｔ）    ・・（１５）
ただし、（ｔ＝０、１、２、・・・、Ｔ−１）とする。
【００７７】
ＶＣＧＲＶ≧Ｖｒｅｆモードのときには、出力ノード１０４の電圧（ＶＣＧＲＶ）は、下記式（１６）で表される。
【００７８】
ＶＣＧＲＶ＝  Ｖｒｅｆ×（１＋（（ＮＭｗ＋Ｎｖ＋ｓ）／Ｔ））・・・（１６）    
ただし、（ｓ＝０、１、２、・・・、Ｎ−１）、（ｖ＝０、１、２、・・・、Ｍ−１）、（ｗ＝０、１、２、・・・、Ｌ）とする。
【００７９】
このようにトランスファーゲートの数は１／（ＮＭ）に減らすことができる。しかし、ｓ、ｖ信号を用いて階層化したため、２（Ｎ＋Ｍ）個のゲートが新たに増えるが、ＶＣＧＲＶがＶｒｅｆ以上の電圧を出力する場合、従来はＮＭＬ個であったトランスファーゲートの数がこの階層化によって２（Ｎ＋Ｍ）＋Ｖとなる。ＮやＭやＬが大きいほど、効果のほどが大きい。Ｎ＝８、Ｍ＝８、Ｌ＝８であれば、従来は５１２個に対して、本実施例では４０個になる。
【００８０】
図１３は、本発明の第７の実施形態に係る電圧発生回路の一例としてＬ＝３、Ｍ＝３、Ｎ＝４、Ｔ＝８、Ｖｒｅｆ＝０．８ＶのときのＶＣＧＲＶ≧Ｖｒｅｆモード時における制御信号とＶＣＧＲＶ電圧の関係を示した図である。
【００８１】
本発明は、以上の実施例に限定されず、当然、３階層で抵抗値を選択制御する実施例で、かつ、バイナリ信号により選択制御することもできるし、４階層以上で選択制御することもできる。
【００８２】
なお、以上の実施例において、第１の抵抗選択回路、第２の抵抗選択回路、及び第３の抵抗選択回路に使用したスイッチングトランジスタがＮチャンネルトランジスタであった場合、その代わりにＰチャンネルトランジスタを使用してゲートの入力にインバータを挿入する方法で代替してもよい。
【００８３】
（第８の実施形態）
図１５は、本発明の第８の実施形態に係る半導体記憶装置のブロック図である。本発明の第８の実施形態に係る半導体記憶装置は、本発明の第１の実施形態〜第７の実施形態に係る電圧発生回路を、具体的に不揮発性半導体記憶装置に適用した実施の形態である。図１５は、不揮発性半導体記憶装置の構成を示している。セルアレイ１５００は、不揮発性メモリセルを直列接続したメモリセルをマトリクス状に配列して構成される。
【００８４】
メモリセルアレイ１５００のビット線データをセンスし、または書き込みデータを保持するためにビット線制御回路１５０１が設けられている。ビット線制御回路１５１はセンスアンプ回路とデータラッチ回路とを備えており、たとえばフリップフロップ回路を主体として構成される。
【００８５】
ビット線制御回路１５０１はデータ入出力バッファ１５０２に接続されている。これらの接続はアドレスバッファ１５０３からのアドレス信号をデコードするカラムデコーダ１５０４の出力によって制御され、データ入出力端子Ｉ／Ｏに与えられたデータをメモリセルアレイ１５００に書き込み、またメモリセルアレイ１５００のデータをＩ／Ｏへ読み出し可能となっている。
【００８６】
メモリセルアレイ１５００のメモリセル選択を行うため、具体的にはデータ制御線（以下、ワード線）ＷＬおよび選択ゲート線ＳＳＬ、ＧＳＬ（図示せず）の制御をするために、ワード線バイアス回路１５０６ａ、選択ゲートバイアス回路１５０６ｂ、ロウデコーダ１５０５とが設けられている。ワード線バイアス回路１５０６ａ、選択ゲートバイアス回路１５０６ｂは、選択されたワード線および選択ゲート線に必要な制御電圧を与える。
【００８７】
基板電位制御回路１５０７は、セルアレイ１５００が形成される基板領域（通常ｐ型ウェル）の電位を制御するために設けられている。具体的に基板電位制御回路１５０７は、データ書き込みおよびデータ読み出し時は、接地電位ＧＮＤを発生し、データ消去時に消去電圧を発生するように構成されている。
【００８８】
電圧発生回路１５０９は、データ書き込みあるいは読み出し時に、メモリセルアレイ１５０の選択されたメモリセルに必要な電圧を与えるための種々の内部電圧を発生するように設けられている。具体的には、書き込み電圧（Ｖｐｇｍ）、書き込み時のパス電圧（Ｖｐａｓｓ）、読み出し時（ベリファイ読み出しを含む）のパス電圧（Ｖｒｅａｄ）、読み出し電圧（Ｖｒ）である。
【００８９】
書き込み時のパス電圧、読み出し時のパス電圧は、書き込み電圧よりは低いが電源電圧Ｖｃｃより昇圧された電圧である。
【００９０】
書き込み電圧（Ｖｐｇｍ）は、書き込み動作時に順次ステップアップされる書き込み電圧パルスを発生する場合の初期電圧やステップアップ分を可変設定するために、例として本発明の第１の実施形態〜本発明の第７の実施形態に示した電圧設定回路を内蔵する。好ましくは、書き込み電圧Ｖｐｇｍの可変に応じて、書き込み時のパス電圧Ｖｐａｓｓ、
読み出し時のパス電圧Ｖｒｅａｄをそれぞれ可変設定する電圧設定回路も設けられる。
【００９１】
本発明の実施形態では、電圧発生回路１５０９の生成電圧は、抵抗による分圧比でステップアップ電圧を制御するところ、異なる電圧を生成しても、抵抗値の和が一定となるように制御されるために、電圧発生回路１５０９は、抵抗値を選択制御する信号を階層化してトランスファーゲートの数を減らすことができる。その結果として、半導体記憶装置の回路面積を小さくすることができる。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施形態に係る電圧発生回路の概略図。
【図２】本発明の第２の実施形態に係る電圧発生回路の回路図。
【図３】本発明の第３の実施形態に係る電圧発生回路の回路図。
【図４】本発明の第４の実施形態に係る電圧発生回路の回路図。
【図５】本発明の第５の実施形態に係る電圧発生回路の回路図。
【図６】本発明の第６の実施形態に係る電圧発生回路の回路図。
【図７】本発明の第７の実施形態に係る電圧発生回路の回路図。
【図８】本発明の第２の実施形態に係る電圧発生回路の一例として制御信号とＶＣＧＲＶ電圧の関係を示した図。
【図９】本発明の第３の実施形態に係る電圧発生回路の一例として制御信号とＶＣＧＲＶ電圧の関係を示した図。
【図１０】本発明の第４の実施形態に係る電圧発生回路の一例として制御信号とＶＣＧＲＶ電圧の関係を示した図。
【図１１】本発明の第５の実施形態に係る電圧発生回路の一例として制御信号とＶＣＧＲＶ電圧の関係を示した図。
【図１２】本発明の第６の実施形態に係る電圧発生回路の一例として制御信号とＶＣＧＲＶ電圧の関係を示した図。
【図１３】本発明の第７の実施形態に係る電圧発生回路の一例として制御信号とＶＣＧＲＶ電圧の関係を示した図。
【図１４】従来の電圧発生回路。
【図１５】本発明の第８の実施形態に係る半導体記憶装置のブロック図。
【符号の説明】
【００９３】
１０１  基準電圧（Ｖｒｅｆ）  
１０２  差動増幅器  
１０３  ＰチャンネルＭＯＳトランジスタ
１０４  出力ノード（ＶＣＧＲＶ）      
１０５  ドレイン端子電圧（Ｖｏｕｔ）
１０６  ＭＯＮ
１０７  制御部
１１１  第１の抵抗列（Ｒｕ）
１１２  第２の抵抗列（Ｒｄ）
１１３  第３の抵抗列（Ｒｔ）
１２１、１２２、１２３  選択制御回路
１３１  主制御回路
２０１  第１の電圧調整回路
２０２  第２の電圧調整回路
３０１  第１の抵抗選択回路
３０２  第２の抵抗選択回路
３０３  第３の抵抗選択回路
１５００  メモリセルアレイ
１５０１  ビット線制御回路
１５０２  入出力バッファ
１５０３  アドレスバッファ
１５０４  カラムデコーダ
１５０５  ロウデコーダ
１５０６ａ  ワード線バイアス回路
１５０６ｂ  選択ゲートバイアス回路
１５０７  基板電位制御回路
１５０８  ソース線制御回路
１５０９  電圧発生回路
１５１０  昇圧回路
Ｒ、ＮＲ  抵抗器
ｕｓ＜０＞〜ｕｓ＜Ｎ−１＞  スイッチングトランジスタ
ｖ＜０＞〜ｖ＜Ｖ＞  トランスファーゲート
【図１】
2007293545.tif 000003
【図２】
2007293545.tif 000004
【図３】
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【図４】
2007293545.tif 000006
【図５】
2007293545.tif 000007
【図６】
2007293545.tif 000008
【図７】
2007293545.tif 000009
【図８】
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【図９】
2007293545.tif 000011
【図１０】
2007293545.tif 000012
【図１１】
2007293545.tif 000013
【図１２】
2007293545.tif 000014
【図１３】
2007293545.tif 000015
【図１４】
2007293545.tif 000016
【図１５】
2007293545.tif 000017