(57)【要約】【課題】電界の干渉が抑制され、かつ、所望の動作を確実に行なうことができる不揮発性半導体記憶装置と、その製造方法を提供する。【解決手段】半導体基板１に設けられた複数の溝部１１内に素子分離絶縁膜１３ａａが形成され、その上面の位置は半導体基板の主表面の位置よりも低くされている。隣接する溝部１１間に挟まれた領域にフローティングゲート電極４が形成され、その上に、ＯＮＯ膜１７を介在させてコントロールゲート電極６が形成されている。そのコントロールゲート電極６は、ｎ型ポリシリコン膜２１ａとｐ型ポリシリコン膜１９ａとの積層構造とされ、ｐ型ポリシリコン膜１９ａは、隣接するフローティングゲート電極４によって挟まれた領域において、少なくとも半導体基板１の主表面の位置から下方の領域を充填するように形成されている。【選択図】図２
2007180150.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上にそれぞれ第１絶縁膜を介在させ、互いに間隔を隔てて形成された複数の下部電極部と、
隣り合う２つの前記下部電極の間に位置する前記半導体基板の領域に形成された所定の深さを有する溝部と、
前記溝部内に形成され、前記半導体基板の前記主表面よりも低い位置に上面が位置する分離絶縁膜と、
前記分離絶縁膜を覆うように前記半導体基板の前記主表面よりも下方にまで延在して隣り合う２つの前記下部電極部の間を充填するとともに、前記下部電極部のそれぞれの上に第２絶縁膜を介在させて形成された上部電極部と
を有し、
前記上部電極部は、
少なくとも前記半導体基板の前記主表面から下方に位置して前記溝部の側面に位置する前記半導体基板の部分と前記第２絶縁膜を介して対向する上部電極下部と、
前記上部電極下部の上に位置する上部電極上部と
を備え、
前記上部電極下部と前記上部電極上部とは、前記上部電極部に電圧を印加することによって、前記上部電極下部と対向する前記溝部の側面に位置する前記半導体基板の部分にチャネル領域が形成されるしきい値電圧が、前記下部電極部と対向する前記半導体基板の部分にチャネル領域が形成されるしきい値電圧よりも高くなる所定の材料によりそれぞれ形成された、不揮発性半導体記憶装置。
【請求項２】
前記下部電極部と対向する前記半導体基板の部分を含む領域は第１導電型であり、
前記上部電極下部は第１導電型の材料から形成され、
前記上部電極上部は第２導電型の材料から形成された、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記上部電極下部と前記上部電極上部との間に前記第２絶縁膜を介在させた、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記上部電極下部は所定の仕事関数を有する第１金属から形成され、
前記上部電極上部は、前記所定の仕事関数よりも小さい仕事関数を有する第２金属から形成された、請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記上部電極下部と対向する前記溝部の側面に位置する前記半導体基板の部分に形成され、前記半導体基板の不純物濃度よりも高い不純物濃度を有する不純物領域を備えた、請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板の主表面上にそれぞれ第１絶縁膜を介在させ、互いに間隔を隔てて複数の第１導電体膜を形成し、隣り合う前記第１導電体膜の間に位置する前記半導体基板の領域に所定の深さを有する溝部を形成する工程と、
前記溝部内に前記半導体基板の前記主表面よりも低い位置に上面が位置するように分離絶縁膜を形成する工程と、
前記第１導電体膜および前記溝部の側面に位置する前記半導体基板の部分を覆うように第２絶縁膜を形成する工程と、
隣り合う前記第１導電体膜の間の部分を充填するように前記第２絶縁膜上に第２導電体膜を形成する工程と、
前記第２導電体膜に所定の加工を施すことにより、少なくとも前記半導体基板の主表面から下方に位置して前記分離絶縁膜を覆う前記第２導電体膜の部分を残して他の前記第２導電体膜の部分を除去する工程と、
前記第１導電体膜および残された前記第２導電体膜を覆うように、前記第２導電体膜とは材料が異なる第３導電体膜を形成する工程と、
前記第３導電体膜、前記第２導電体膜および前記第１導電体膜に所定の加工を施すことにより、前記第３導電体膜および前記第２導電体膜からなる上部電極部を形成するとともに、前記上部電極部と前記半導体基板との間に位置して前記第１導電体膜からなる下部電極部を形成する工程と
を有し、
前記第２導電体膜を形成する工程と前記第３導電体膜を形成する工程は、前記第２導電体膜および前記第３導電体膜を、前記上部電極部に電圧を印加することによって、残される前記第２導電体膜と対向する前記溝部の側面に位置する前記半導体基板の部分にチャネル領域が形成されるしきい値電圧が、前記下部電極部と対向する前記半導体基板の部分にチャネル領域が形成されるしきい値電圧よりも高くなる所定の材料によってそれぞれ形成する工程を備えた、不揮発性半導体記憶装置の製造方法。
【請求項７】
前記半導体基板の表面に第１導電型の領域を形成する工程を含み、
複数の前記第１導電体膜は、前記半導体基板の前記第１導電型の領域上に形成され、
前記第２導電体膜を形成する工程は、前記第２導電体膜を第１導電型の材料によって形成する工程を含み、
前記第３導電体膜を形成する工程は、前記第３導電体膜を第２導電型の材料によって形成する工程を含む、請求項６記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第２導電体膜の下部を形成した後前記第３導電体膜を形成する前に、
露出している前記第２絶縁膜の部分を除去して前記第１導電体部の部分を露出する工程と、
露出した前記第１導電体膜の部分および前記第２導電体膜の下部を覆うように第３絶縁膜を形成する工程と
を備えた、請求項６または７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第２導電体膜を形成する工程は、前記第２導電体膜として第１の仕事関数を有する第１金属膜を形成する工程を含み、
前記第３導電体膜を形成する工程は、前記第３導電体膜として前記第１の仕事関数よりも小さい第２の仕事関数を有する第２金属膜を形成する工程を含む、請求項６記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記分離絶縁膜を形成した後前記第１絶縁膜を形成する前に、露出している前記溝部の側面に位置する前記半導体基板の領域の表面に不純物を導入することにより、前記第１導電体膜の直下に位置する前記半導体基板の部分の不純物濃度よりも高い不純物濃度を有する不純物領域を形成する工程を備えた、請求項６〜９のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置およびその製造方法に関し、特に、フローティングゲートによる電界の干渉が緩和される不揮発性半導体記憶装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
半導体記憶装置（メモリデバイス）の一つとして、フローティングゲート電極とコントロールゲート電極とを備えた不揮発性半導体記憶装置があり、この種のメモリデバイスは、特に、フラッシュメモリと称される。フラッシュメモリでは、フローティングゲート電極に蓄積される電荷量によってメモリセルトランジスタのしきい値電圧が変化するのを利用して、フローティングゲート電極に情報としての電荷が蓄積されているか否かが判定される。
【０００３】
そのフラッシュメモリのメモリセル領域では、一方向に延在する素子形成領域が複数形成されて、その素子形成領域を横切るように、コントロールゲート電極が一方向と交差する他方向に間隔を隔てて複数形成されている。そのコントロールゲート電極と素子形成領域との間には、フローティングゲート電極が形成されている。互いに隣接するコントロールゲート電極によって挟まれた素子形成領域には、ソース領域あるいはドレイン領域が形成されている。
【０００４】
フラッシュメモリでは、微細化の要求に伴って互いに隣り合うコントロールゲート電極とコントロールゲート電極との間隔が狭められているため、特定のメモリセルのフローティングゲート電極に対し、これに隣接するフローティングゲート電極に蓄積された電荷による電界の干渉効果が無視できなくなっている。そのため、その隣り合うフローティングゲート電極に蓄積された電荷量によってはメモリセルトランジスタのしきい値電圧が変動してしまい、データの読み出しの際に誤動作を起こしてしまうことが問題になる。
【０００５】
このような誤動作を回避する手法として、隣り合うフローティングゲート電極間に生じる電界をコントロールゲート電極によりシールドする手法がある。この手法について説明する。互いに隣接するフローティングゲート電極とフローティングゲート電極との間はトレンチ分離（ＳＴＩ：Shallow Trench Isolation）により電気的に分離されている。このトレンチ分離領域では、素子分離絶縁膜が半導体基板の表面上に所定の高さ分だけ突出した構造とされる。このような構造では、その素子分離絶縁膜が突出した部分を介して一方に位置するフローティングゲート電極に蓄積された電荷に伴う電界が、他方に位置するフローティングゲート電極に影響を及ぼすことになる。
【０００６】
さらに、このような影響をなくすため、トレンチ分離領域の素子分離絶縁膜の高さをより低くして、その分、導体であるコントロールゲート電極の部分を互いに隣り合うフローティングゲート電極とフローティングゲート電極との間の全体に配置させた構造が提案されている。この構造では、フローティングゲート電極間の全体がコントロールゲート電極の部分によってシールドされて、特定のフローティングゲート電極に対しそれに隣り合うフローティングゲート電極に蓄積された電荷による電界が干渉するのを抑制している。なお、フローティングゲート電極とコントロールゲート電極とを備えたフラッシュメモリを開示した文献の一つとして、特許文献１がある。
【特許文献１】特許第３３６２９７０号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のフラッシュメモリでは、トレンチ分離領域（素子分離絶縁膜）を半導体基板の表面から確実に突出させないようにしようとすると、エッチングがある程度余分に行なわれることになる。そのため、トレンチ分離領域の上面が半導体基板の主表面の位置よりも低くなって、その分、コントロールゲート電極には半導体基板の主表面よりも下方に位置する部分ができる。このコントロールゲート電極の部分はＯＮＯ膜を介して半導体基板の領域と対向することになる。
【０００８】
そのため、コントロールゲート電極の部分から電界がＯＮＯ膜を介して半導体基板に直接影響を与えてしまい、フローティングゲート電極に蓄積された電荷量によってメモリセルトランジスタのしきい値電圧を変化させることができなくなり、メモリデバイスとしての機能を果たすことができなくなるという問題があった。
【０００９】
本発明は上記問題点を解決するためになされたものであり、その目的は電界の干渉が抑制され、かつ、所望の動作を確実に行なうことができる不揮発性半導体記憶装置を提供することであり、他の目的はそのような不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性半導体記憶装置は、複数の下部電極と溝部と分離絶縁膜と上部電極とを有している。複数の下部電極は、半導体基板の主表面上にそれぞれ第１絶縁膜を介在させ、互いに間隔を隔てて形成されている。溝部は隣り合う２つの下部電極の間に位置する半導体基板の領域に形成されて所定の深さを有している。分離絶縁膜は溝部内に形成され、半導体基板の主表面よりも低い位置に上面が位置している。上部電極は分離絶縁膜を覆うように半導体基板の主表面よりも下方にまで延在して隣り合う２つの下部電極部の間を充填するとともに、下部電極部のそれぞれの上に第２絶縁膜を介在させて形成されている。上部電極部は、上部電極下部と上部電極上部とを備えている。上部電極下部は、少なくとも半導体基板の主表面から下方に位置して溝部の側面に位置する半導体基板の部分と第２絶縁膜を介して対向している。上部電極上部は上部電極下部の上に位置している。その上部電極下部と上部電極上部とは、上部電極部に電圧を印加することによって、上部電極下部と対向する溝部の側面に位置する半導体基板の部分にチャネル領域が形成されるしきい値電圧が、下部電極部と対向する半導体基板の部分にチャネル領域が形成されるしきい値電圧よりも高くなる所定の材料によりそれぞれ形成されている。
【００１１】
本発明に係る不揮発性半導体記憶装置の製造方法は以下の工程を備えている。半導体基板の主表面上にそれぞれ第１絶縁膜を介在させ、互いに間隔を隔てて複数の第１導電体膜を形成し、隣り合う第１導電体膜の間に位置する半導体基板の領域に所定の深さを有する溝部を形成する。溝部内に半導体基板の主表面よりも低い位置に上面が位置するように分離絶縁膜を形成する。第１導電体膜および溝部の側面に位置する半導体基板の部分を覆うように第２絶縁膜を形成する。隣り合う第１導電体膜の間の部分を充填するように第２絶縁膜上に第２導電体膜を形成する。第２導電体膜に所定の加工を施すことにより、少なくとも半導体基板の主表面から下方に位置して分離絶縁膜を覆う第２導電体膜の部分を残して他の第２導電体膜の部分を除去する。第１導電体膜および残された第２導電体膜を覆うように、第２導電体膜とは材料が異なる第３導電体膜を形成する。第３導電体膜、第２導電体膜および第１導電体膜に所定の加工を施すことにより、第３導電体膜および第２導電体膜からなる上部電極部を形成するとともに、上部電極と半導体基板との間に位置して第１導電体膜からなる下部電極部を形成する。第２導電体膜を形成する工程と第３導電体膜を形成する工程は、第２導電体膜および第３導電体膜を、上部電極部に電圧を印加することによって、残される第２導電体膜と対向する溝部の側面に位置する半導体基板の部分にチャネル領域が形成されるしきい値電圧が、下部電極部と対向する半導体基板の部分にチャネル領域が形成されるしきい値電圧よりも高くなる所定の材料によってそれぞれ形成する工程を備えている。
【発明の効果】
【００１２】
本発明に係る不揮発性半導体記憶装置では、互いに隣接する下部電極部によって挟まれた領域の全体に導電体である上部電極部の部分が充填されることで、一つの下部電極部に蓄積された電子に起因する電界が、隣接する他の下部電極部へ及ぶのを確実に阻止することができる。さらに、上部電極部が上部電極下部と上電極上部とによって形成され、その上部電極下部と上部電極上部とは、上部電極部に電圧を印加することによって、上部電極下部と対向する溝部の側面に位置する半導体基板の部分にチャネル領域が形成されるしきい値電圧が、下部電極部と対向する半導体基板の部分にチャネル領域が形成されるしきい値電圧よりも高くなる所定の材料によりそれぞれ形成されていることで、下部電極部と対向する半導体基板の部分にチャネル領域が先に形成されて、不揮発性半導体記憶装置の所望の動作を確保することができる。
【００１３】
本発明に係る不揮発性半導体記憶装置の製造方法では、互いに隣接する下部電極部によって挟まれた領域の全体に導電体である上部電極部の部分を充填することができて、一つの下部電極部に蓄積された電子に起因する電界が、隣接する他の下部電極部へ及ぶのを確実に阻止することができる。しかも、上部電極となる第３導電体膜と第２導電体膜とは、上部電極部に電圧を印加することによって、第２導電体膜と対向する溝部の側面に位置する半導体基板の部分にチャネル領域が形成されるしきい値電圧が、下部電極部と対向する半導体基板の部分にチャネル領域が形成されるしきい値電圧よりも高くなる所定の材料によりそれぞれ形成されていることで、下部電極部と対向する半導体基板の部分にチャネル領域が先に形成されて、不揮発性半導体記憶装置の所望の動作を確保することができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１
本発明の実施の形態１に係るフラッシュメモリについて説明する。図１に示すように、フラッシュメモリのメモリセル領域における半導体基板の表面では、素子分離絶縁膜（ＳＴＩ：Shallow Trench Isolation）１３ａａによって区切られた一方向に延在する素子形成領域２が複数形成されている。その素子形成領域２を横切るように、コントロールゲート電極６が一方向と交差する他方向に間隔を隔てて複数形成されている。そのコントロールゲート電極６と素子形成領域２との間には、フローティングゲート電極４が形成されている。互いに隣接するコントロールゲート電極６によって挟まれた素子形成領域には、ソース領域あるいはドレイン領域となる不純物領域８が形成されている。
【００１５】
次に、コントロールゲート電極６が延在する方向に沿ったメモリセルの構造について説明する。図２に示すように、半導体基板１の表面には間隔を隔てて複数の溝部１１が形成され、その溝部１１のそれぞれに素子分離絶縁膜１３ａａが形成されている。その素子分離絶縁膜１３ａａの上面の位置は、半導体基板１の主表面よりも低い位置にある。隣接する溝部１１と溝部１１とによって挟まれた半導体基板１の表面上には、トンネル酸化膜３を介在させてフローティングゲート電極４が形成されている。
【００１６】
そのフローティングゲート電極４の表面（両側面および上面）と素子分離絶縁膜１３ａａの表面を覆うように、シリコン酸化膜とシリコン窒化膜の積層膜からなるＯＮＯ（Oxide Nitride Oxide）膜１７形成されている。そのＯＮＯ膜１７上にコントロールゲート電極６が形成されている。そのコントロールゲート電極６は、リン（Ｐ）などが添加されたｎ型ポリシリコン膜２１ａとボロン（Ｂ）などが添加されたｐ型ポリシリコン膜１９ａとの積層構造とされ、ｐ型ポリシリコン膜１９ａ上にｎ型ポリシリコン膜２１ａが形成されている。なお、コントロールゲート電極６では、フローティングゲート電極４の直上に位置する部分が実質的なコントロールゲート電極本体となり、隣接するフローティングゲート電極４の間に位置する部分はコントロールゲート電極本体を接続する配線部分となる。
【００１７】
そのｐ型ポリシリコン膜１９ａは、隣接するフローティングゲート電極４によって挟まれた領域において、少なくとも半導体基板１の主表面の位置から下方の領域を充填するように形成されている。つまり、ｐ型ポリシリコン膜１９ａは、溝部１１の側面のうち素子分離絶縁膜１３ａａの上面よりも上方に位置する側面部分に露出する半導体基板１の領域に対して、ＯＮＯ膜１７を介在させて対向するように形成されている。
【００１８】
次に、コントロールゲート電極６が延在する方向と交差する方向に沿ったメモリセルの構造について説明する。図３に示すように、半導体基板１の表面上にそれぞれトンネル酸化膜３を介在させ、複数のフローティングゲート電極４が間隔を隔てて形成され、その複数のフローティングゲート電極４のそれぞれの上にＯＮＯ膜１７を介在させてコントロールゲート電極６がそれぞれ形成されている。隣接するフローティングゲート電極４等によって挟まれた半導体基板１の領域（素子形成領域）には、ソース領域またはドレイン領域としてｎ型の不純物領域８が形成されている。不純物領域８は、たとえば濃度１×１０19／ｃｍ3〜１×１０21／ｃｍ3程度の砒素（Ａｓ）またはリン（Ｐ）等を含有する。なお、この不純物領域８は半導体基板１におけるｐ型のウェル領域等の表面に形成されている。
【００１９】
次に、フラッシュメモリの動作について説明する。図４に示すように、メモリセルに対して書き込み、消去読み出しを行なうには、ソース領域８ａ、ドレイン領域８ｂおよびコントロールゲート電極６にそれぞれ所定の電圧を印加することによって行なわれる。まず、書き込みを行なうには、ソース領域８ａおよびドレイン領域８ｂに低電圧（〜０Ｖ程度）を印加し、コントロールゲート電極６に５〜２０Ｖ程度の正バイアスを印加する。これにより、半導体基板１の領域からフローティングゲート電極４へ情報としての電子が注入される（上向き矢印）。
【００２０】
一方、消去を行なうには、ドレイン領域８ｂに高電圧（５〜２０Ｖ程度）を印加し、コントロールゲート電極６に低電圧（〜０Ｖ程度）を印加する。これにより、フローティングゲート電極４に蓄積された電子が半導体基板１の領域に抜けることになる（下向き矢印）。
【００２１】
読み出しを行なうには、コントロールゲート電極６に、たとえば１〜５Ｖ程度の読み出し電圧を印加してドレイン電流が検知される。このとき、フローティングゲート電極４に蓄積されている電子の量によってしきい値電圧が変わることになる。これにより、このしきい値電圧の差に基づいてフローティングゲート電極４に情報としての電子が蓄積されているか否かが判断される。
【００２２】
このようにフラッシュメモリでは、フローティングゲート電極に蓄積された電子の量を検知することによって情報の読み出しが行なわれる。そのため、特定のメモリセルに対して外部から電界が作用するとそのメモリセルが誤動作を起こすことがある。上述したフラッシュメモリでは、そのような電界を遮断して誤動作が発生するのを阻止することができる。以下、このことについて詳しく説明する。
【００２３】
まず、比較例に係るフラッシュメモリの構造として、図５に示すように、素子形成領域を形成する素子分離絶縁膜１１３の上面が、半導体基板１の主表面の位置よりも高くフローティングゲート電極１０４の上面よりも下方に位置するフラッシュメモリを想定する。この場合、互いに隣接する２つのフローティングゲート電極１０４によって挟まれた領域には、素子分離絶縁膜１１３の部分とコントロールゲート電極１０６の部分とが存在する。
【００２４】
コントロールゲート電極１０６は導電体であるため、図５に示すように、コントロールゲート電極１０６の部分が位置する領域では、一つのフローティングゲート電極１０４に蓄積された電子に起因する電界が隣接する他のフローティングゲート電極１０４へ及ぶのが阻止される。これに対して、素子分離絶縁膜１１３の部分が位置する領域では電界は遮蔽されることがなく、一つのフローティングゲート電極１０４に蓄積された電子に起因する電界が隣接する他のフローティングゲート電極１０４へ影響を及ぼすことになる。これがフラッシュメモリの誤動作の原因となる。
【００２５】
次に、コントロールゲート電極による電界のより大きな遮蔽効果を得るために、図６に示すように、素子分離絶縁膜１１３の上面の位置が半導体基板１０１の主表面よりも低い位置にあり、その素子分離絶縁膜１１３の上方を充填するようにフローティングゲート電極１０６が形成されたフラッシュメモリを想定する。この場合には、互いに隣接するフローティングゲート電極１０４によって挟まれた領域の全体に導電体であるコントロールゲート電極１０６の部分が位置するため、一つのフローティングゲート電極１０４に蓄積された電子に起因する電界が、隣接する他のフローティングゲート電極１０４へ及ぶのが確実に阻止されることになる。
【００２６】
フラッシュメモリでは、動作時においてコントロールゲート電極１０６に印加された所定の電圧によって、フローティングゲート電極１０４とトンネル酸化膜を介して対向する半導体基板１０１の領域にチャネル領域１３０ａが形成されて、そのチャネル領域１３０ａを介してソース領域とドレイン領域（いずれも図示せず）との間に電流が流れる（紙面に対して垂直方向）。
【００２７】
ところが、このフラッシュメモリでは、溝部１１１の側面のうち素子分離絶縁膜１１３の上面よりも上方に位置する側面部分に露出する半導体基板１０１の領域に対して、コントロールゲート電極１０６が対向している部分が存在する。そのため、この部分が寄生ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）として溝部１１１の側面に位置する半導体基板１０１の領域にもチャネル領域１３０ｂが形成されることになる。
【００２８】
チャネル領域１３０ａとコントロールゲート電極１０６の間には、ＯＮＯ膜１１７、フローティングゲート電極１０４およびトンネル酸化膜１０３が介在しているのに対して、チャネル領域１３０ｂとコントロールゲート電極１０６との間にはＯＮＯ膜１１７が介在しているだけである。そのため、コントロールゲート電極１０６に所定の電圧を印加すると、トンネル酸化膜１０３と対向する半導体基板１０１の領域の導電型（ｐ型）が反転するよりも、ＯＮＯ膜１０７と対向する半導体基板１０１の領域の導電型（ｐ型）が反転する方が早く、チャネル領域１３０ａよりもチャネル領域１３０ｂの方が先に形成されることになる。その結果、メモリセルとして所望の動作が行なわれないという問題が生じることになる。
【００２９】
本実施の形態に係るフラッシュメモリは、このような問題点を解消するために、寄生ＭＩＳＦＥＴによるチャネル領域が形成される前に本来のチャネル領域を形成するために、コントロールゲート電極６はｎ型ポリシリコン膜２１ａとｐ型ポリシリコン膜１９ａの積層構造とされて、その積層構造におけるｐ型ポリシリコン膜１９ａが、素子分離絶縁膜１３ａａの上面よりも上方に位置する溝部１１の側面部分に露出する半導体基板１の領域と対向するように形成されている。
【００３０】
本来のチャネル領域が形成される半導体基板１の領域の導電型がｐ型であるところ、その半導体基板１のｐ型の領域にＯＮＯ膜１７を介在させてコントロールゲート電極６のｐ型ポリシリコン膜１９ａが位置している。これにより、図７に示すように、コントロールゲート電極６に対して正バイアスを印加しても半導体基板１のｐ型の領域は容易にｎ型に反転せず、トンネル酸化膜３の直下に位置する半導体基板１のｐ型の領域がｎ型に先に反転をすることになる。その結果、本来のチャネル領域３０ａが先に形成されて、メモリセルとして所望の動作を行なうことができる。
【００３１】
しかも、互いに隣接するフローティングゲート電極４によって挟まれた領域の全体に導電体であるコントロールゲート電極６の部分が位置するため、一つのフローティングゲート電極４に蓄積された電子に起因する電界が、隣接する他のフローティングゲート電極４へ及ぶのを確実に阻止することができる。
【００３２】
次に、上述したフラッシュメモリの製造方法について説明する。まず、半導体基板の主表面の領域にイオン注入法によってレトログレードウェルおよびチャネルとなる領域を形成した半導体基板１の領域の表面に、図８に示すように、熱酸化処理を施すことによって膜厚約５〜２０ｎｍのトンネル酸化膜３が形成される。そのトンネル酸化膜３上に、たとえばＣＶＤ（Chemical Vapor Deposition）法によって膜厚約１０〜１００ｎｍのポリシリコン膜５が形成される。そのポリシリコン膜５上に、たとえばＣＶＤ法によって膜厚約５０〜２００ｎｍのシリコン窒化膜７が形成される。そのシリコン窒化膜７の上に、半導体基板１に溝部を形成するためのレジストパターン９が形成される。
【００３３】
次に、そのレジストパターン９をマスクとして異方性エッチングを施すことにより、図９に示すように、半導体基板１の表面に深さ約１５０〜３５０ｎｍの溝部１１が形成される。その後、レジストパターン９が除去される。次に、図１０に示すように、溝部１１を充填するように半導体基板１上にシリコン酸化膜などの絶縁膜１３が形成される。次に、図１１に示すように、ＣＭＰ処理を施すことによりシリコン窒化膜７の上面上に位置する絶縁膜１３の部分が除去されて、溝部１１内に絶縁膜１３ａが残される。
【００３４】
次に、図１２に示すように、たとえば熱リン酸に半導体基板１を浸漬することにより残されたシリコン窒化膜７が除去される。次に、図１３に示すように、絶縁膜１３ａを覆うように半導体基板１上にポリシリコン膜１５が形成される。次に、図１４に示すように、ＣＭＰ処理を施すことにより絶縁膜１３ａの上面上に位置するポリシリコン膜１５の部分が除去されて、隣接する絶縁膜１３ａの間にポリシリコン膜１５が残される。このポリシリコン膜１５の厚さとポリシリコン膜５の厚さとの和がフローティングゲート電極の厚さとなる。
【００３５】
次に、図１５に示すように、絶縁膜１３ａにエッチングを施すことにより、絶縁膜１３ａの上面を半導体基板１の主表面の位置よりも約１０〜１００ｎｍ低くする。次に、図１６に示すように、ポリシリコン膜５，１５の両側面と上面を覆うように、たとえばＣＶＤ法によりシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順次積層させることによりＯＮＯ膜１７が形成される。次に、そのＯＮＯ膜１７を覆うように、たとえばＣＶＤ法によりｐ型のポリシリコン膜１９が形成される。次に、そのポリシリコン膜１９にＣＭＰ処理を施してポリシリコン膜５，１５の上面上に位置するポリシリコン膜１９の部分が除され、さらに、そのポリシリコン膜１９に異方性エッチングを施すことによって、図１７に示すように、ポリシリコン膜１９の上面をポリシリコン膜５，１５の上面と下面との間に位置させて、コントロールゲート電極の下部電極となるポリシリコン膜１９の部分が形成される。
【００３６】
次に、図１８に示すように、ポリシリコン膜１９の上に、たとえばＣＶＤ法によりｎ型のポリシリコン膜２１が形成される。その後、ポリシリコン膜２１上に所定の写真製版処理を施してレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとしてｎ型のポリシリコン膜２１、ｐ型のポリシリコン膜１９およびポリシリコン膜５，１５に異方性エッチングを施すことにより、図２に示すように、ｐ型のポリシリコン膜１９ａとｎ型のポリシリコン膜２１ａとの積層構造のコントロールゲート電極６と、ポリシリコン膜５ａ，１５ａからなるフローティングゲート電極４とが形成される。また、所定導電型の不純物イオンを注入することにより、ソース領域およびドレイン領域（図３参照）が形成される。
【００３７】
上述した製造方法によれば、互いに隣接するフローティングゲート電極４によって挟まれた領域の全体に導電体であるコントロールゲート電極６の部分を充填することができて、一つのフローティングゲート電極４に蓄積された電子に起因する電界が、隣接する他のフローティングゲート電極４へ及ぶのを確実に阻止することができる。
【００３８】
しかも、コントロールゲート電極６はｎ型ポリシリコン膜２１ａとｐ型ポリシリコン膜１９ａから形成されて、ｐ型ポリシリコン膜１９ａが素子分離絶縁膜１３ａａの上面よりも上方に位置する溝部１１の側面部分に露出する半導体基板１の領域と対向するように形成される。これにより、コントロールゲート電極６に対して正バイアスを印加しても半導体基板１のｐ型の領域は容易にｎ型に反転せず、トンネル酸化膜３の直下に位置する半導体基板１のｐ型の領域がｎ型に先に反転をし、本来のチャネル領域３０ａが先に形成されて、メモリセルとして所望の動作を確保することができる。
【００３９】
なお、上述した製造方法では、コントロールゲート電極６のｐ型ポリシリコン膜１９ａとなるポリシリコン膜１９をＣＭＰ処理と異方性エッチングによって形成する場合を例に挙げて説明したが、図１９に示すように、ＯＮＯ膜１７を実質的に残しながらポリシリコン膜１９にエッチングを施すことにより、ｐ型ポリシリコン膜１９ａとなるポリシリコン膜１９の部分を残すようにしてもよい。
【００４０】
実施の形態２
本発明の実施の形態２に係るフラッシュメモリについて説明する。図２０に示すように、コントロールゲート電極６は、ｎ型ポリシリコン膜２１ａとｐ型ポリシリコン膜１９ａとの積層構造とされ、そのｎ型ポリシリコン膜２１ａとｐ型ポリシリコン膜１９ａとの間にＯＮＯ膜１８が介在する。なお、これ以外の構造については、前述した図２に示すフラッシュメモリと同様のなので、同一部材には同一符号を付しその説明を省略する。
【００４１】
次に、上述したフラッシュメモリの製造方法について説明する。前述した図８〜図１７に示す工程と同様の工程を経た後、図２１に示すように、たとえばウエットエッチングを施すことにより、ポリシリコン膜１５の部分およびポリシリコン膜１９の部分等の表面に露出しているＯＮＯ膜１７の部分が除去される。次に、図２２に示すように、露出したポリシリコン膜１５の部分の上面等覆うように、新たにＯＮＯ膜１８が形成される。次に、図２３に示すように、そのＯＮＯ膜１８を覆うように、たとえばＣＶＤ法によりｎ型のポリシリコン膜２１が形成される。その後、前述した図１８に示す工程と同様の工程を経て、図２０に示すフラッシュメモリが完成する。
【００４２】
上述した製造方法によれば、前述した電界阻止の効果およびフラッシュメモリとしての所望の動作の確保に加えて、次のような効果が得られる。まず、図１６に示す工程において形成されるＯＮＯ膜１７には、図１７に示す工程においてポリシリコン膜１９にエッチングを施す際にダメージが及ぶことが考えられる。ダメージを受けたＯＮＯ膜では、誘電率が低下する可能性がある。そのため、コントロールゲート電極とフローティングゲート電極間のカップリング容量が低下し、フローティングゲート電極に十分なバイアスがかけられず、フラッシュメモリとしての動作マージンが低下することが懸念される。
【００４３】
上述した製造方法では、図２１に示す工程において、ポリシリコン膜１５の部分を覆うそのようなＯＮＯ膜１７の部分が除去されて、新たなＯＮＯ膜１８が形成される。これにより、ＯＮＯ膜１８の誘電率が低下することはなく、ＯＮＯ膜の信頼性が確保されてフラッシュメモリをより確実に動作させることができる。
【００４４】
実施の形態３
本発明の実施の形態３に係るフラッシュメモリについて説明する。図２４に示すように、コントロールゲート電極６は、ｎ型ポリシリコン膜２１ａとｐ型ポリシリコン膜１９ａとの積層構造とされて、そのｐ型ポリシリコン膜１９ａとＯＮＯ膜１７を介在させて対向する半導体基板１の領域に、周辺の不純物濃度よりも高い不純物濃度を有する高濃度不純物領域１０が形成されている。
【００４５】
すなわち、溝部の側面に位置する半導体基板１の部分に、チャネル領域が形成される部分のｐ型不純物濃度よりも高い不純物濃度を有するｐ型の高濃度不純物領域１０が形成されている。たとえばチャネル領域が形成される部分の不純物濃度を１×１０17／ｃｍ3〜１×１０19／ｃｍ3とすると、高濃度不純物領域１０の不純物濃度は、それよりも１桁か２桁高い濃度とされ、たとえば１×１０18／ｃｍ3〜１×１０21／ｃｍ3とされる。なお、これ以外の構造については、前述した図２に示すフラッシュメモリと同様のなので、同一部材には同一符号を付しその説明を省略する。
【００４６】
次に、上述したフラッシュメモリの製造方法について説明する。前述した図８〜図１５に示す工程と同様の工程を経た後、図２５に示すように、ボロンなどのｐ型不純物イオンを半導体基板１の主表面に対して斜めから注入することにより、溝部１１の側面に露出した半導体基板１の領域に高濃度不純物領域１０が形成される。その後、前述した図１６〜図１８に示す工程と同様の工程を経て、図２４に示されるフラッシュメモリが完成する。
【００４７】
上述したフラッシュメモリでは、コントロールゲート電極６のｐ型ポリシリコン膜１９ａ、ＯＮＯ膜１７および溝部１１の側壁に位置してｐ型ポリシリコン膜１９ａと対向する半導体基板１の部分によりなる寄生ＭＩＳＦＥＴにおいて、その半導体基板１の部分に高濃度不純物領域１０が形成されている。そのため、溝部１１の側面に位置する半導体基板１の部分にチャネル領域が形成されるしきい値電圧が、高濃度不純物領域がない場合におけるしきい値電圧よりもさらに高くなる。
【００４８】
これにより、トンネル酸化膜３の直下に位置する半導体基板１のｐ型の領域がｎ型に反転をする前に、溝部１１の側壁に位置する半導体基板１の部分がｎ型に反転するのを確実に阻止することができる。その結果、本来のチャネル領域３０ａが確実に先に形成されて、メモリセルとして所望の動作を行なうことができる。なお、この高濃度不純物領域１０は、実施の形態１の他、実施の形態２および後述する実施の形態４のフラッシュメモリにも適用することができる。
【００４９】
実施の形態４
本発明の実施の形態４に係るフラッシュメモリについて説明する。図２６に示すように、コントロールゲート電極６は、互いに仕事関数の異なる２つの金属膜２３，２４による積層構造とされ、下層に位置する金属膜２３の仕事関数が上層の位置する金属膜２４の仕事関数よりも高くなるように積層されている。
【００５０】
具体的には、下層に位置する金属膜２３として、仕事関数がたとえば約５ｅＶ程度の窒化タングステン（ＷＮ）やニッケル（Ｎｉ）等が適用される。一方、上層に位置する金属膜２４として、仕事関数がたとえば約４ｅＶ程度のチタン（Ｔｉ）やタンタル（Ｔａ）等が適用される。
【００５１】
上述したフラッシュメモリは、コントロールゲート電極を構成する材料が異なる点を除けば、前述した図８〜図１８に示す一連の工程と実質的に同じ工程を経て製造される。まず、図８〜図１５に示す工程と同様の工程を経た後、図１６に示す工程において、ポリシリコン膜１９を形成する代わりに、所定の仕事関数を有する金属膜が形成され、その金属膜にＣＭＰ処理とエッチングが施されて、図１７に示す構造と同様の構造が得られる。その後、図１８に示す工程において、ポリシリコン膜２１を形成する代わりに、所定の仕事関数よりも低い仕事関数を有する金属膜が形成され、その金属膜にエッチングを施すことによって、図２６に示すフラッシュメモリが完成する。
【００５２】
上述したフラッシュメモリでは、コントロールゲート電極６の上層の金属膜２４、フローティングゲート電極４、そのフローティングゲート電極４の直下に位置するＯＮＯ膜１７およびそのＯＮＯ膜１７と対向する半導体基板１の部分によるメタルゲート構造（構造Ａ）のＭＩＳＦＥＴと、コントロールゲート電極６の下層の金属膜２３、溝部１１の側面に位置するＯＮＯ膜１７の部分およびそのＯＮＯ膜１７の部分を介して金属膜２３と対向する半導体基板１の部分によるメタルゲート構造（構造Ｂ）のＭＩＳＦＥＴが構成されることになる。
【００５３】
メタルゲート構造のＭＩＳＦＥＴでは、金属膜の仕事関数によってトランジスタ特性が異なる。ｎチャネル型のＭＩＳＦＥＴでは、金属膜の仕事関数は４ｅＶ以下であることが要求され、ｐチャネル型のＭＩＳＦＥＴでは、金属膜の仕事関数は５ｅＶ以上が要求される。また、ｎチャネル型のＭＩＳＦＥＴにおいて、仕事関数が５ｅＶ以上の金属膜を適用すると、しきい値電圧が高くなってチャネル領域が形成されにくくなる（オンしにくくなる）。
【００５４】
上述したフラッシュメモリでは、構造ＡのＭＩＳＦＥＴに対して、仕事関数が約４ｅＶ程度の金属（Ｔｉ、Ｔａ等）が適用され、構造Ｂの寄生ＭＩＳＦＥＴに対して、仕事関数が約５ｅＶ程度の金属（ＷＮ、Ｎｉ等）が適用されていることになる。そのため、構造Ｂの寄生ＭＩＳＦＥＴのしきい値電圧は構造ＡのＭＩＳＦＥＴのしきい値電圧よりも高くなる。
【００５５】
これにより、構造ＡのＭＩＳＦＥＴにおける半導体基板１のｐ型の領域がｎ型に反転をする前に、構造Ｂの寄生ＭＩＳＦＥＴにおける溝部１１の側面に位置する半導体基板１の部分がｎ型に反転するのを阻止することができる。その結果、本来のチャネル領域３０ａ（図７参照）が確実に先に形成されて、メモリセルとして所望の動作を行なうことができる。
【００５６】
また、互いに隣接するフローティングゲート電極４によって挟まれた領域の全体に金属膜からなるコントロールゲート電極６の部分が位置するため、一つのフローティングゲート電極４に蓄積された電子に起因する電界が、隣接する他のフローティングゲート電極４へ及ぶのを確実に阻止することができる。
【００５７】
なお、上述した各フラッシュメモリでは、ｎチャネル型を例に挙げて説明したが、ｐチャネル型でも同様に適用することが可能である。
【００５８】
今回開示された実施の形態は例示であって、これに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態１に係るフラッシュメモリの部分平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】同実施の形態において、フラッシュメモリの動作を説明するための断面図である。
【図５】同実施の形態において、比較例に係るフラッシュメモリの問題点を説明するための断面図である。
【図６】同実施の形態において、他の比較例に係るフラッシュメモリの問題点を説明するための断面図である。
【図７】同実施の形態において、図１〜図３に示すフラッシュメモリの作用効果を説明するための断面図である。
【図８】同実施の形態において、図１〜図３に示すフラッシュメモリの製造方法の一工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】同実施の形態において、変形例に係る製造方法の一工程を示す断面図である。
【図２０】本発明の実施の形態２に係るフラッシュメモリの断面図である。
【図２１】同実施の形態において、図２０に示すフラッシュメモリの製造方法の一工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】本発明の実施の形態３に係るフラッシュメモリの断面図である。
【図２５】同実施の形態において、図２４に示すフラッシュメモリの製造方法の一工程を示す断面図である。
【図２６】本発明の実施の形態４に係るフラッシュメモリの断面図である。
【符号の説明】
【００６０】
１  半導体基板、３  トンネル酸化膜、４  フローティングゲート電極、５，５ａ，１５，１５ａ，１９，１９ａ，２１  ポリシリコン膜、６  コントロールゲート電極、７  シリコン窒化膜、８  不純物領域、９  フォトレジスト、１０  高濃度不純物領域、１１  溝部、１３，１３ａ  シリコン酸化膜、１３ａａ  素子分離絶縁膜、１７，１８  ＯＮＯ膜、２３，２４  金属膜、３０ａ，３０ｂ  チャネル領域。
【図１】
2007180150.tif 000003
【図２】
2007180150.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007180150.tif 000009
【図８】
2007180150.tif 000010
【図９】
2007180150.tif 000011
【図１０】
2007180150.tif 000012
【図１１】
2007180150.tif 000013
【図１２】
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【図１３】
2007180150.tif 000015
【図１４】
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【図１５】
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【図１６】
2007180150.tif 000018
【図１７】
2007180150.tif 000019
【図１８】
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【図１９】
2007180150.tif 000021
【図２０】
2007180150.tif 000022
【図２１】
2007180150.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
2007180150.tif 000027
【図２６】
2007180150.tif 000028