(57)【要約】【課題】本来InP基板に格子整合性を有するInP系半導体素子をGaAs基板に形成することができるようにする。【解決手段】GaAs基板１上にInPメタモルフィックバッファ層２を、厚さ４μｍ以上として、その表面の欠陥密度を１０８／ｃｍ２以下にすることによって、GaAs基板上に、すぐれた特性と信頼性を有する、InP系半導体素子１１を構成する【選択図】図１
2007194363.tif 000002
【特許請求の範囲】
【請求項１】
GaAs基板上にInPメタモルフィックバッファ層を介してInP基板に格子整合性を有するInP系半導体層による半導体素子が形成されたGaAs基板を用いたInP系半導体装置であって、
上記メタモルフィックバッファ層表面の欠陥密度が１０８／ｃｍ２以下に選定された構成とする
ことを特徴とするGaAs基板を用いたInP系半導体装置。
【請求項２】
上記メタモルフィックバッファ層の厚さが、４μｍ以上とされた
ことを特徴とする請求項１に記載のGaAs基板を用いたInP系半導体装置。
【請求項３】
上記半導体素子がHBT（ヘテロ接合・バイポーラ・トランジスタ）である
ことを特徴とする請求項１に記載のGaAs基板を用いたInP系半導体装置。
【請求項４】
上記HBTのベース層のキャリア濃度が２×１０１９／ｃｍ２以上である
ことを特徴とする請求項３に記載のGaAs基板を用いたInP系半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、GaAs基板を用いたInP系半導体装置、すなわちInP基板に対して格子整合性を示す通常InP系半導体と呼称される半導体層が、本来整合性を示さないGaAs基板上に形成され構成を有するGaAs基板を用いたInP系半導体装置に関する。
【背景技術】
【０００２】
InP基板に格子整合性を有する、いわゆるInP系半導体材料によって構成されるHEMT(高電子移動度トランジスタ：High Electron Mobility Transistor) やHBT(ヘテロ接合・バイポーラ・トランジスタ：Heterojunction Bipolar Transistor)にあっては、このInP系材料の例えばIn０．５３Ga０．４７As層が、高い移動度を有すること、InP層が高い飽和速度を示すことなどから、次世代高速デバイスとして期待されている。
しかしながら、InP基板が高価格であることから、コスト高になるとか、このInP基板が脆弱であることから、破損しやすいなどの取り扱い上に問題がある。
【０００３】
これに対して、GaAs基板は、InP基板に比し、廉価であり、機械的強度にすぐれていることから、GaAs基板上に、InP系半導体素子、例えばHBTを形成することの提案がなされている。
この場合、GaAs基板上に、メタモルフィックバッファ層による中間層を成膜し、このメタモルフィックバッファ層を介して格子整合性を有する上述したInP系半導体層による半導体素子例えばHBT、HEMTの実質的動作部の構成層を成膜して構成する。
【０００４】
このようにして、メタモルフィックバッファ層内に、GaAs基板と、この上に形成する高In組成を有する半導体層との間の格子不整合によって発生する欠陥を閉じ込め、InP基板を用いた場合と同等のデバイス特性を有する半導体装置を構成する。
このGaAs基板上に形成するメタモルフィックバッファ層材料としては、InP、InAl(Ga)As、AlGaAsSbなどがある。
例えばIn組成をAlAsから徐々に増加させたInAlAsを用いることにより、５×１０７／ｃｍ２ 程度の欠陥密度を実現することが可能である。
【０００５】
しかし、パワーアンプ等の大電力デバイスへの応用にあっては、InAlAsのもつ高い熱抵抗が問題となる。この熱抵抗のために、デバイス温度が上昇し、デバイスのDC特性、信頼性への影響が懸念される。
【０００６】
図５の表２に各メタモルフィックバッファ層材料とその熱抵抗の報告値を示す。
表２からわかるように、熱抵抗の問題を回避するためには、メタモルフィックバッファ層材料として熱抵抗の低いInPを用いることが有効である。
しかし、InPを用いたメタモルフィックバッファ層はInAlAsバッファ層に対して、欠陥密度が高くデバイス特性の悪化を誘発してしまう。
例えば、InPメタモルフィックバッファ層上に作製した５×１０８／ｃｍ２の欠陥密度を有するメタモルフィックHBTの場合、この高い欠陥密度によりベース-コレクタ間の耐圧の低下や電流増幅率の低下が生じてしまい、実用的なデバイスが得られないとされている。
【０００７】
一方、GaAs基板が用いられたAlGaAs HBTにおいては、実用的なデバイス特性を得るために５×１０６／ｃｍ２以下の欠陥密度を実現することが必要であることが報告されている（非特許文献１参照）ところであり、InP基板に格子整合するデバイスにおいても、DC特性、信頼性において実用的なHBTを得るために必要な欠陥密度の値は、GaAs基板が用いられる場合に準ずるものと考えられる。
【特許文献１】IEEE Electron Device Letters vol.13 No.5 1992 pp.232-234
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明においては、廉価で、機械的強度にすぐれたGaAs基板を用いて、本来InP基板と格子整合性を有する、いわゆるInP系半導体素子を構成する半導体装置にあって、同等の特性と信頼性が得られるようにしたGaAs基板を用いたＩｎＰ系半導体装置を提供するものである。
【０００９】
すなわち、本発明者らは、GaAs上にメタモルフィックバッファ層を介して上述したInP系半導体素子を構成するとき、上述した報告とは、異なる性状、すなわち実用的DC特性、信頼性が得られるに必要な構成が、上述したGaAs基板が用いられたAlGaAs HBTにおける従来の知見とは異なるものであることを見出し、これに基いて、DC特性および信頼性にすぐれたGaAs基板を用いたＩｎＰ系半導体装置を提供するものである。
【課題を解決するための手段】
【００１０】
本発明は、GaAs基板上にInPメタモルフィックバッファ層を介してInP基板に整合性を有するInP系半導体層による半導体素子が形成されたGaAs基板を用いたInP系半導体装置であって、上記メタモルフィックバッファ層表面の欠陥密度が１０８／ｃｍ２以下に選定された構成とすることを特徴とする。
また、本発明は、この本発明によるGaAs基板を用いたInP系半導体装置にあって、
上記メタモルフィックバッファ層の厚さが、４μｍ以上とされたことを特徴とする。
このように、本発明においては、欠陥密度が１０８／ｃｍ２以下という高い密度で、GaAs基板を用いたInP系半導体装置を構成して、後に詳述するように、すぐれた特性を得るものである。
【００１１】
また、本発明は、上述した本発明によるGaAs基板を用いたInP系半導体装置にあって、
上記半導体素子がHBT（ヘテロ・バイポーラ・トランジスタ）であることを特徴とする。
また、本発明においては、上記HBTのベース層のキャリア濃度が２×１０１９／ｃｍ２以上であることを特徴とする。
【発明の効果】
【００１２】
上述したように、本発明によるGaAs基板を用いたInP系半導体装置においては、機械的特性にすぐれ、廉価且つ、大口径なGaAs基板に、熱抵抗が小さいInPメタモルフィックバッファ層を介してInP系の半導体素子を形成することから、信頼性を高めることができ、また、大電力用半導体装置を構成することができるものである。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を例示説明する。しかしながら、本発明は、この例示の半導体装置に限定されるものではない。
図１は、本発明による半導体装置で、HBTの一例の概略断面図である。
本発明においては、GaAs基板１上に、InPメタモルフィックバッファ層２を介してInP系半導体素子１１、すなわちHBT素子の実質的動作部を構成する各半導体層を形成する。
InPメタモルフィックバッファ層２は、その表面の欠陥密度が１０８／ｃｍ２以下という上限が高められた構成とされる。具体的には、InPメタモルフィックバッファ層２の厚さは４μｍ以上１０μｍ以下に選定する。
【００１４】
図２は、HBTにおけるベース層のキャリア濃度が２×１０１９／ｃｍ３の場合のInPメタモルフィックバッファ層の欠陥密度と電流ゲインとの関係を示す図である。
今、HBT構造１としてエミッタ−ベース間に、InGaAsとInAlAsとのチャープト超格子を配置したHBT構造によるもの、HBT構造２としてエミッタ−ベース間に、InGaAsPステップ層を配置したHBT構造によるものについてその欠陥密度に対する電流ゲインの測定結果をそれぞれ黒丸および白丸でプロットとした。
電流ゲインは、図２中直線ａで示した無欠陥の電流ゲインβｄｆと、直線ｂで示す欠陥による電流ゲインβｄ（∝Ｎｄ−１：Ndは欠陥密度[cm-2]）の和となるが、黒丸および白丸による測定結果は、無欠陥の電流ゲインβｄｆと、直線ｂで示す欠陥による電流ゲインβｄ（∝Ｎｄ−１）によく一致している。
すなわち、これによれば、InPメタモルフィックバッファ層を、欠陥密度が１０８／ｃｍ２以下とする本発明構成によれば、無欠陥の電流ゲインと同等の電流ゲインが得られることがわかる。
【００１５】
また、図３は、上述したInPメタモルフィックバッファ層の厚さと欠陥密度の測定結果をプロットしたものであり、上述した欠陥密度が１０８／ｃｍ２以下となるInPメタモルフィックバッファ層の厚さは４μｍ以上であり、図３で網目模様を付した領域が欠陥の点からみた実用的領域である。
そして、このメタモルフィックバッファ層の厚さは、１０μｍ以下とすることが望ましい。これは、InPメタモルフィックバッファ層の厚膜化により、表面モフォロジ悪化が顕著となり、デバイス特性への影響が懸念されるためである。
【００１６】
次に、本発明によるHBTを例示する。この例ではｎｐｎ型の構成とした場合である。
GaAs基板１が用意され、この上にInPメタモルフィックバッファ層２を形成し、この上に順次、厚さInAlAs電流ブロック層３、高濃度ｎ型のInGaAs:Siサブコレクタ層４、ｎ型のInPコレクタ層５、InGaAs層とInAlAs層とが交互に配置されその厚さが変更されたアンドープのベース−コレクタ傾斜層６、ｐ型のInGaAs:Cのベース層７、低濃度ｎ型のInP：Siエミッタ層８、高濃度ｎ型のInP：Siサブエミッタ層９、高濃度ｎ型のInGaAs：Siｎキャップ層１０が順次エピタキシャル成長されて成る。
【００１７】
これら層のエピタキシャル成長方法としては、量産性に優れたMOCVD（Metal Organic Chemical Vapor Deposition：有機金属気相成長法)によったが、他の各種成膜方法によることもできる。
また、これら各層の膜厚、キャリア濃度、成長温度は、図４の表１に列記する。
【００１８】
この構成において、InPメタモルフィックバッファ層２の欠陥密度が１０８／ｃｍ２以下とすることができ、このメタモルフィックバッファ層内に、格子不整合によって生じる欠陥を蓄積し、この上に形成するHBT構成半導体層へ伝播する貫通転位および積層欠陥を抑制しつつ、InPの格子定数を得ることができるものである。
【００１９】
上述したように、本発明構成においては、GaAs基板を用いる場合において、InPメタモルフィックバッファ層を介して形成した半導体素子例えばHBTが、そのInPメタモルフィックバッファ層の欠陥密度(貫通転位と積層欠陥の和)が欠陥密度が１０８／ｃｍ２以下とする構成としたことによって、その半導体素子例えばHBTにおいて、DC特性や信頼性の確保ができるものである。
なお、メタモルフィックHBT DC特性において、電流増幅率と欠陥密度との関係はベース層中のキャリア寿命により支配される。従って、ベース層キャリア濃度が上述した1019/cm3以上となった場合、キャリア寿命はさらに短くなるため、欠陥の影響は小さくなり、DC特性に影響を与える欠陥密度の上限は高くなる。実用的なデバイスにおいては、ベース層のキャリア密度の下限は２×１０19/ｃｍ３程度であることから、欠陥密度の上限は、充分抑制した値といえるものである。
【００２０】
このように、本発明装置は、GaAs基板を用いるものであることから、コストの低減化が図られる。そして、このGaAs基板は、脆弱なInP基板に比して充分薄膜化ができるものであり、50μｍ以下の薄層化技術が確立している。これに比してInP基板にあっては、現在その薄膜化は１００μｍ程度が限界とされている。したがって、本発明によるInP系半導体装置にあっては、コストの低減化、信頼性の向上をはかることができるものである。
また、InPメタモルフィックバッファ層による構成とすることができることによって、これがInAlAsやAlGaAsSb等のメタモルフィックバッファ層の熱抵抗に比してきわめて低いものであることから、大電力半導体装置を構成することができるものである。
【００２１】
なお、上述したHBTにおいて、n型不純物としてSiを用いた場合であるが、Te等を用いることができ、また、p型不純物としてCを用いた場合であるが、Zn、Beを用いるなど上述した構成に限定されるものではなく、本発明構成において、種々の構成とすることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明装置の一例の概略断面図である
【図２】本発明の説明に供する欠陥密度と電流ゲインとの関係を示す図である。
【図３】本発明の説明に供するInPメタモルフィックバッファ層の厚さと欠陥密度との関係の測定結果を示す図である。
【図４】本発明装置の一例のGaAs基板と各半導体層の厚さとキャリア濃度と、各層の成膜温度を列記した表１である。
【図５】各種材料の熱抵抗率を列記した表２である。
【符号の説明】
【００２３】
1……GaAs基板、２……InPメタモルフィックバッファ層、３……電流ブロック層３、４……サブコレクタ層、５……コレクタ層、６……Iベース−コレクタ傾斜層、７……ベース層、８……エミッタ層、９……サブエミッタ層、１０……キャップ層、１１・・・半導体素子
【図１】
2007194363.tif 000003
【図２】
2007194363.tif 000004
【図３】
2007194363.tif 000005
【図４】
2007194363.tif 000006
【図５】
2007194363.tif 000007