(57)【要約】【課題】トレンチ構造を有する横型パワー半導体装置のトレンチ底部において、トレンチ内に形成された電極近傍の電界を緩和すること。【解決手段】トレンチ２４の底部に形成された拡張Ｎドレイン領域２５の内部に、Ｐ型フローティング領域４５を形成する。Ｐ型フローティング領域４５は、トレンチ２４が隣接するＰ型の第１チャネル領域４３およびＰ型の第２チャネル領域４４の両方から離れ、かつ素子の上方から見て、トレンチ２４内に形成された第１ゲート電極２８および第２ゲート電極２９とその間を埋める層間絶縁膜３０の界面が拡張Ｎドレイン領域２５と重なるオーバーラップ部分に、さらに重なるように形成されており、オーバーラップ部分での電界集中を緩和する。【選択図】図１
2007129097.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域および第２メサ領域で電流の引き出しを行う半導体装置であって、
半導体基板の表面層に形成されたウェル領域と、
前記ウェル領域内で、前記ウェル領域内に形成されたトレンチの底部に設けられた第１導電型のドレイン領域と、
第１メサ領域の表面層に設けられた第１導電型の第１ソース領域と、
前記第１ソース領域と前記ドレイン領域の間の前記第１メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記第１ソース領域および前記ドレイン領域の両方に接する第２導電型の第１チャネル領域と、
前記第１チャネル領域に沿って前記トレンチの側壁に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜に沿って前記トレンチの内側に設けられた第１ゲート電極と、
第２メサ領域の表面層に設けられた第１導電型の第２ソース領域と、
前記第２ソース領域と前記ドレイン領域の間の前記第２メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記第２ソース領域および前記ドレイン領域の両方に接する第２導電型の第２チャネル領域と、
前記第２チャネル領域に沿って前記トレンチの側壁に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜に沿って前記トレンチの内側に設けられた第２ゲート電極と、
前記ドレイン領域内で、前記トレンチの底部に設けられ、かつ前記第１チャネル領域および前記第２チャネル領域の両方から離れるとともに、上方から見て前記第１ゲート電極および前記第２ゲート電極の両方に重なる第２導電型のフローティング領域と、
前記第１ソース領域に電気的に接続する第１ソース電極と、
前記第２ソース領域に電気的に接続する第２ソース電極と、
を備えることを特徴とする半導体装置。
【請求項２】
半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域でソース電流の引き出しを行い、第２メサ領域でドレイン電流の引き出しを行う半導体装置であって、
半導体基板の表面層に形成されたウェル領域と、
前記ウェル領域内で、前記ウェル領域内に形成されたトレンチの底部に設けられた第１導電型の第１ドレイン領域と、
第１メサ領域の表面層に設けられた第１導電型のソース領域と、
前記ソース領域と前記第１ドレイン領域の間の前記第１メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記ソース領域および前記第１ドレイン領域の両方に接する第２導電型のチャネル領域と、
前記チャネル領域に沿って前記トレンチの側壁に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に沿って前記トレンチの内側に設けられたゲート電極と、
第２メサ領域の表面層に設けられた第１導電型の第２ドレイン領域と、
前記第２ドレイン領域と前記第１ドレイン領域の間の前記第２メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記第２ドレイン領域および前記第１ドレイン領域の両方に接する第１導電型の第３ドレイン領域と、
前記第３ドレイン領域に沿って前記トレンチの側壁に設けられたフィールド絶縁膜と、
前記フィールド絶縁膜に沿って前記トレンチの内側に設けられたフィールド電極と、
前記第１ドレイン領域内で、前記トレンチの底部に設けられ、かつ前記チャネル領域および前記第３ドレイン領域の両方から離れるとともに、上方から見て前記ゲート電極および前記フィールド電極の両方に重なる第２導電型のフローティング領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第２ドレイン領域に電気的に接続する第２ドレイン電極と、
を備えることを特徴とする半導体装置。
【請求項３】
半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域および第２メサ領域で電流の引き出しを行う半導体装置であって、
半導体基板の表面層に形成されたウェル領域と、
前記ウェル領域内で、前記ウェル領域内に形成されたトレンチの底部に設けられた第１導電型のドレイン領域と、
第１メサ領域の表面層に設けられた第１導電型の第１ソース領域と、
前記第１ソース領域と前記ドレイン領域の間の前記第１メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記第１ソース領域および前記ドレイン領域の両方に接する第２導電型の第１チャネル領域と、
前記第１チャネル領域に沿って前記トレンチの側壁に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜に沿って前記トレンチの内側に設けられた第１ゲート電極と、
第２メサ領域の表面層に設けられた第１導電型の第２ソース領域と、
前記第２ソース領域と前記ドレイン領域の間の前記第２メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記第２ソース領域および前記ドレイン領域の両方に接する第２導電型の第２チャネル領域と、
前記第２チャネル領域に沿って前記トレンチの側壁に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜に沿って前記トレンチの内側に設けられた第２ゲート電極と、
前記ドレイン領域内で、前記トレンチの底部に設けられ、かつ前記第１チャネル領域および前記第２チャネル領域の両方から離れるとともに、上方から見て前記第１ゲート電極に重なる第２導電型の第１フローティング領域と、
前記ドレイン領域内で、前記トレンチの底部に設けられ、かつ前記第１チャネル領域および前記第２チャネル領域の両方から離れるとともに、上方から見て前記第２ゲート電極に重なる第２導電型の第２フローティング領域と、
前記第１ソース領域に電気的に接続する第１ソース電極と、
前記第２ソース領域に電気的に接続する第２ソース電極と、
を備えることを特徴とする半導体装置。
【請求項４】
半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域でソース電流の引き出しを行い、第２メサ領域でドレイン電流の引き出しを行う半導体装置であって、
半導体基板の表面層に形成されたウェル領域と、
前記ウェル領域内で、前記ウェル領域内に形成されたトレンチの底部に設けられた第１導電型の第１ドレイン領域と、
第１メサ領域の表面層に設けられた第１導電型のソース領域と、
前記ソース領域と前記第１ドレイン領域の間の前記第１メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記ソース領域および前記第１ドレイン領域の両方に接する第２導電型のチャネル領域と、
前記チャネル領域に沿って前記トレンチの側壁に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に沿って前記トレンチの内側に設けられたゲート電極と、
第２メサ領域の表面層に設けられた第１導電型の第２ドレイン領域と、
前記第２ドレイン領域と前記第１ドレイン領域の間の前記第２メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記第２ドレイン領域および前記第１ドレイン領域の両方に接する第１導電型の第３ドレイン領域と、
前記第３ドレイン領域に沿って前記トレンチの側壁に設けられたフィールド絶縁膜と、
前記フィールド絶縁膜に沿って前記トレンチの内側に設けられたフィールド電極と、
前記第１ドレイン領域内で、前記トレンチの底部に設けられ、かつ前記チャネル領域および前記第３ドレイン領域の両方から離れるとともに、上方から見て前記ゲート電極に重なる第２導電型の第１フローティング領域と、
前記第１ドレイン領域内で、前記トレンチの底部に設けられ、かつ前記チャネル領域および前記第３ドレイン領域の両方から離れるとともに、上方から見て前記フィールド電極に重なる第２導電型の第２フローティング領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第２ドレイン領域に電気的に接続する第２ドレイン電極と、
を備えることを特徴とする半導体装置。
【請求項５】
前記ウェル領域は第１導電型であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記ウェル領域は第２導電型であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項７】
前記半導体基板は第１導電型であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記半導体基板は第２導電型であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項９】
半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域および第２メサ領域で電流の引き出しを行う半導体装置を製造するにあたって、
半導体基板の表面層にウェル領域を形成する工程と、
前記ウェル領域の表面層にトレンチを形成して、前記半導体基板の表面層を第１メサ領域と第２メサ領域に分割する工程と、
前記第１メサ領域内の表面層、前記第２メサ領域内の表面層および前記トレンチの底部にそれぞれ第２導電型の第１チャネル領域、第２導電型の第２チャネル領域および第１導電型のドレイン領域の形成を行う工程と、
前記トレンチの、前記第１チャネル領域に沿う側壁および前記第２チャネル領域に沿う側壁にそれぞれ第１ゲート絶縁膜および第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜に沿って前記トレンチの内側にそれぞれ第１ゲート電極および第２ゲート電極を形成する工程と、
前記ドレイン領域内の前記トレンチの底部に、前記第１チャネル領域および前記第２チャネル領域の両方から離れるとともに、上方から見て前記第１ゲート電極および前記第２ゲート電極の両方に重なる第２導電型のフローティング領域を、前記第１ゲート電極および前記第２ゲート電極をマスクとして不純物のイオン注入を行うことによって形成する工程と、
前記第１メサ領域の表面層および前記第２メサ領域の表面層にそれぞれ第１導電型の第１ソース領域および第１導電型の第２ソース領域を形成する工程と、
前記トレンチを層間絶縁膜で埋める工程と、
前記層間絶縁膜にコンタクトホールを開口し、該コンタクトホールを介して前記第１ソース領域および前記第２ソース領域にそれぞれ電気的に接続する第１ソース電極および第２ソース電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域および第２メサ領域で電流の引き出しを行う半導体装置を製造するにあたって、
半導体基板の表面層にウェル領域を形成する工程と、
前記ウェル領域内の表面層に第２導電型のチャネル領域の形成を行う工程と、
基板表面にトレンチパターンを有するエッチングマスクを形成し、該エッチングマスクを用いて前記ウェル領域の表面層にトレンチを形成して、前記半導体基板の表面層を第１メサ領域と第２メサ領域に分割することによって、前記ウェル領域内に形成される前記チャネル領域の表面層を第１メサ領域における第１チャネル領域と第２メサ領域における第２チャネル領域に分割する工程と、
前記トレンチの底部に第１導電型のドレイン領域の形成を行う工程と、
前記トレンチの、前記第１チャネル領域に沿う側壁および前記第２チャネル領域に沿う側壁にそれぞれ第１ゲート絶縁膜および第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜に沿って前記トレンチの内側にそれぞれ第１ゲート電極および第２ゲート電極を形成する工程と、
前記ドレイン領域内の前記トレンチの底部に、前記第１チャネル領域および前記第２チャネル領域の両方から離れるとともに、上方から見て前記第１ゲート電極および前記第２ゲート電極の両方に重なる第２導電型のフローティング領域を、前記エッチングマスク、前記第１ゲート電極および前記第２ゲート電極をマスクとして不純物のイオン注入を行うことによって形成する工程と、
前記エッチングマスクを除去した後、前記第１メサ領域の表面層および前記第２メサ領域の表面層にそれぞれ第１導電型の第１ソース領域および第１導電型の第２ソース領域を形成する工程と、
前記トレンチを層間絶縁膜で埋める工程と、
前記層間絶縁膜にコンタクトホールを開口し、該コンタクトホールを介して前記第１ソース領域および前記第２ソース領域にそれぞれ電気的に接続する第１ソース電極および第２ソース電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域でソース電流の引き出しを行い、第２メサ領域でドレイン電流の引き出しを行う半導体装置を製造するにあたって、
半導体基板の表面層にウェル領域を形成する工程と、
前記ウェル領域の表面層にトレンチを形成して、前記半導体基板の表面層を第１メサ領域と第２メサ領域に分割する工程と、
前記第１メサ領域内の表面層に第２導電型のチャネル領域の形成を行う工程と、
前記第２メサ領域内の表面層に第１導電型の第１ドレイン領域の形成を行う工程と、
前記トレンチの底部に第１導電型の第２ドレイン領域の形成を行う工程と、
前記トレンチの、前記チャネル領域に沿う側壁および前記第１ドレイン領域に沿う側壁にそれぞれゲート絶縁膜およびフィールド絶縁膜を形成する工程と、
前記ゲート絶縁膜および前記フィールド絶縁膜に沿って前記トレンチの内側にそれぞれゲート電極およびフィールド電極を形成する工程と、
前記第２ドレイン領域内の前記トレンチの底部に、前記チャネル領域および前記第１ドレイン領域の両方から離れるとともに、上方から見て前記ゲート電極および前記フィールド電極の両方に重なる第２導電型のフローティング領域を、前記ゲート電極および前記フィールド電極をマスクとして不純物のイオン注入を行うことによって形成する工程と、
前記第１メサ領域の表面層に第１導電型のソース領域を形成する工程と、
前記トレンチを層間絶縁膜で埋める工程と、
前記層間絶縁膜にコンタクトホールを開口し、該コンタクトホールを介して前記ソース領域および前記第１ドレイン領域にそれぞれ電気的に接続するソース電極およびドレイン電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域でソース電流の引き出しを行い、第２メサ領域でドレイン電流の引き出しを行う半導体装置を製造するにあたって、
半導体基板の表面層にウェル領域を形成する工程と、
前記ウェル領域内の表面層に第２導電型のチャネル領域および第１導電型の第１ドレイン領域の形成を行う工程と、
基板表面にトレンチパターンを有するエッチングマスクを形成し、該エッチングマスクを用いて前記ウェル領域の表面層にトレンチを形成して、前記半導体基板の表面層を第１メサ領域と第２メサ領域に分割することによって、第１メサ領域におけるチャネル領域と第２メサ領域における第１ドレイン領域を分離する工程と、
前記トレンチの底部に第１導電型の第２ドレイン領域の形成を行う工程と、
前記トレンチの、前記チャネル領域に沿う側壁および前記第１ドレイン領域に沿う側壁にそれぞれゲート絶縁膜およびフィールド絶縁膜を形成する工程と、
前記ゲート絶縁膜および前記フィールド絶縁膜に沿って前記トレンチの内側にそれぞれゲート電極およびフィールド電極を形成する工程と、
前記第２ドレイン領域内の前記トレンチの底部に、前記チャネル領域および前記第１ドレイン領域の両方から離れるとともに、上方から見て前記ゲート電極および前記フィールド電極の両方に重なる第２導電型のフローティング領域を、前記エッチングマスク、前記ゲート電極および前記フィールド電極をマスクとして不純物のイオン注入を行うことによって形成する工程と、
前記エッチングマスクを除去した後、前記第１メサ領域の表面層に第１導電型のソース領域を形成する工程と、
前記トレンチを層間絶縁膜で埋める工程と、
前記層間絶縁膜にコンタクトホールを開口し、該コンタクトホールを介して前記ソース領域および前記第１ドレイン領域にそれぞれ電気的に接続するソース電極およびドレイン電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記トレンチの深さをＤtとし、前記第１ゲート電極と前記第２ゲート電極との間隔をＬGGとし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとすると、
−ＬGG／（２・Ｄt）≦ｔａｎθ≦ＬGG／（２・Ｄt）
であることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１４】
前記トレンチの深さをＤtとし、前記第１ゲート電極と前記第２ゲート電極との間隔をＬGGとし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとすると、
ＬGG／（２・Ｄt）＜｜ｔａｎθ｜≦ＬGG／Ｄt
であることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１５】
前記トレンチの深さをＤtとし、前記第１ゲート電極と前記第２ゲート電極との間隔をＬGGとし、前記エッチングマスクの厚さをＴ1とし、前記第１ゲート電極および前記第２ゲート電極の厚さをそれぞれＴ3とし、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の厚さをそれぞれＴ4とし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとし、前記Ｔ3と前記Ｔ4の和をＴ2とすると、
Ｔ1＞（Ｄt・Ｔ2）／ＬGG
かつ
−（２・Ｔ2＋ＬGG）／｛２・（Ｔ1＋Ｄt）｝≦ｔａｎθ≦（２・Ｔ2＋ＬGG）／｛２・（Ｔ1＋Ｄt）｝
であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１６】
前記トレンチの深さをＤtとし、前記第１ゲート電極と前記第２ゲート電極との間隔をＬGGとし、前記エッチングマスクの厚さをＴ1とし、前記第１ゲート電極および前記第２ゲート電極の厚さをそれぞれＴ3とし、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の厚さをそれぞれＴ4とし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとし、前記Ｔ3と前記Ｔ4の和をＴ2とすると、
Ｔ1＞（Ｄt・Ｔ2）／ＬGG
かつ
（２・Ｔ2＋ＬGG）／｛２・（Ｔ1＋Ｄt）｝＜｜ｔａｎθ｜≦（２・Ｔ2＋ＬGG）／（Ｔ1＋Ｄt）
であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１７】
前記トレンチの深さをＤtとし、前記ゲート電極と前記フィールド電極との間隔をＬFGとし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとすると、
−ＬFG／（２・Ｄt）≦ｔａｎθ≦ＬFG／（２・Ｄt）
であることを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【請求項１８】
前記トレンチの深さをＤtとし、前記ゲート電極と前記フィールド電極との間隔をＬFGとし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとすると、
ＬFG／（２・Ｄt）＜｜ｔａｎθ｜≦ＬFG／Ｄt
であることを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【請求項１９】
前記トレンチの深さをＤtとし、前記ゲート電極と前記フィールド電極との間隔をＬFGとし、前記エッチングマスクの厚さをＴ1とし、前記ゲート電極および前記フィールド電極の厚さをそれぞれＴ3とし、前記ゲート絶縁膜および前記フィールド絶縁膜の厚さをそれぞれＴ4とし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとし、前記Ｔ3と前記Ｔ4の和をＴ2とすると、
Ｔ1＞（Ｄt・Ｔ2）／ＬFG
かつ
−（２・Ｔ2＋ＬFG）／｛２・（Ｔ1＋Ｄt）｝≦ｔａｎθ≦（２・Ｔ2＋ＬFG）／｛２・（Ｔ1＋Ｄt）｝
であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項２０】
前記トレンチの深さをＤtとし、前記ゲート電極と前記フィールド電極との間隔をＬFGとし、前記エッチングマスクの厚さをＴ1とし、前記ゲート電極および前記フィールド電極の厚さをそれぞれＴ3とし、前記ゲート絶縁膜および前記フィールド絶縁膜の厚さをそれぞれＴ4とし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとし、前記Ｔ3と前記Ｔ4の和をＴ2とすると、
Ｔ1＞（Ｄt・Ｔ2）／ＬFG
かつ
（２・Ｔ2＋ＬFG）／｛２・（Ｔ1＋Ｄt）｝＜｜ｔａｎθ｜≦（２・Ｔ2＋ＬFG）／（Ｔ1＋Ｄt）
であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項２１】
前記ウェル領域は第１導電型であることを特徴とする請求項９〜１２のいずれか一つに記載の半導体装置の製造方法。
【請求項２２】
前記ウェル領域は第２導電型であることを特徴とする請求項９〜１２のいずれか一つに記載の半導体装置の製造方法。
【請求項２３】
前記半導体基板は第１導電型であることを特徴とする請求項９〜２２のいずれか一つに記載の半導体装置の製造方法。
【請求項２４】
前記半導体基板は第２導電型であることを特徴とする請求項９〜２２のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワー集積回路（パワーＩＣ）などの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯情報機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴ（金属−酸化膜−半導体よりなる絶縁ゲート構造を有する電界効果トランジスタ）を内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴと制御回路を集積したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対し、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そこで、ＣＭＯＳ（相補型ＭＯＳ）回路よりなる制御駆動回路と横型パワーＭＯＳＦＥＴとを同一半導体基板上に集積するため、ＣＭＯＳプロセスをベースにした高性能な横型パワーＭＯＳＦＥＴの開発が活発に行われている。
【０００３】
ところで、デバイスピッチを縮小して集積度を高めるための技術として、トレンチ構造のＭＯＳＦＥＴが知られている。上述した横型パワーＭＯＳＦＥＴにおいても、さらなる高集積化と低オン抵抗化を図るために、トレンチ技術が盛んに駆使されている。
【０００４】
図５９は、従来のトレンチ構造を適用した横型パワー素子の一例を示す断面図である。図５９に示すように、Ｐ型半導体基板１の内部にＮ型ウェル領域２が設けられている。Ｎ型ウェル領域２の内部には、チャネル領域となるＰ型オフセット領域３が設けられている。Ｐ型オフセット領域３の内部には、２つのトレンチ４が形成されている。トレンチ４の底部には、拡張Ｎドレイン領域５が設けられている。トレンチ４の内側には、トレンチ４の底面および側壁面に沿って薄いゲート酸化膜６，７が設けられている。
【０００５】
ゲート酸化膜６，７の内側には、ゲート電極８，９が設けられている。ゲート電極８，９のさらに内側には、層間絶縁膜１０が埋められている。トレンチ４により分割されてできた基板表面層の第１メサ領域には、Ｎ+型の第１ソース領域１１とＰ+型の第１ソース領域１２が設けられている。トレンチ４により分割されてできた基板表面層の第２メサ領域には、Ｎ+型の第２ソース領域１３とＰ+型の第２ソース領域１４が設けられている。
【０００６】
Ｎ+型の第１ソース領域１１およびＰ+型の第１ソース領域１２には、第１ソース電極１５が電気的に接続している。Ｎ+型の第２ソース領域１３およびＰ+型の第２ソース領域１４には、第２ソース電極１６が電気的に接続している。このように、第１ソース電極１５から第２ソース電極１６へ電流を流すことができるとともに、第２ソース電極１６から第１ソース電極１５へも電流を流すことができる双方向素子が公知である（例えば、特許文献１参照。）。
【０００７】
上述した双方向素子は、次のようにして製造される。まず、Ｐ型半導体基板１の表面層にＮ型ウェル領域２を形成し、そのＮ型ウェル領域２の表面層にトレンチ４を形成する（このときの断面構成は図３に相当）。次いで、第１メサ領域と第２メサ領域の表面層にＰ型不純物をイオン注入するとともに、トレンチ４の底面にＮ型不純物をイオン注入する（このときの断面構成は図４および図５に相当）。
【０００８】
次いで、熱拡散を行って、第１メサ領域および第２メサ領域にＰ型オフセット領域３を形成するとともに、トレンチ４の底部に拡張Ｎドレイン領域５を形成する。次いで、トレンチ４の内部にゲート酸化膜６，７を形成し、さらにその内側にゲート電極８，９を形成する（このときの断面構成は図６に相当）。
【０００９】
次いで、Ｐ型オフセット領域３の表面層に選択的にＮ型不純物とＰ型不純物をイオン注入する（このときの断面構成は図９および図１０に相当）。次いで、熱拡散を行って、第１メサ領域のＰ型オフセット領域３の表面層にＮ+型の第１ソース領域１１とＰ+型の第１ソース領域１２を形成するとともに、第２メサ領域のＰ型オフセット領域３の表面層にＮ+型の第２ソース領域１３とＰ+型の第２ソース領域１４を形成する。
【００１０】
次いで、層間絶縁膜１０を堆積し、平坦化する（このときの断面構成は図１１に相当）。最後に、層間絶縁膜１０にコンタクトホールを開口し、第１ソース電極１５と第２ソース電極１６を形成し、図５９に示す半導体装置が完成する。
【００１１】
また、図６０に示すように、上述した構成の横型パワー素子において、トレンチ４の底面に厚いＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜１７を形成した素子が公知である（例えば、特許文献２参照。）。ＬＯＣＯＳ酸化膜１７は、素子の上方から見て、ゲート電極８，９とその内側の酸化膜の界面が拡張Ｎドレイン領域５と重なる部分で厚くなるように形成されている。以下、素子の上方から見て、トレンチ内の電極とその内側の絶縁膜（酸化膜を含む）の界面がトレンチ底部のドレイン領域と重なる部分をオーバーラップ部分と称する。
【００１２】
【特許文献１】特開２００４−２７４０３９号公報
【特許文献２】特開２００３−２４９６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図５９に示す従来の素子では、第１ソース電極１５とその側のゲート電極８を接地電位とし、第２ソース電極１６とその側のゲート電極９に耐圧未満の高電圧を印加して信頼性試験を行うと、図６１に破線で示す電界分布のように、オーバーラップ部分で電界の集中が起こる。そして、拡張Ｎドレイン領域５の電子が薄い酸化膜に捕獲され、拡張Ｎドレイン領域５が空乏化する。そのため、深刻な電流低下を招くという問題点がある。
【００１４】
上述したオーバーラップ部分での電界の集中を防ぐには、トレンチ４の幅を広げるか、図６０に示すように、トレンチ４の底面にＬＯＣＯＳ酸化膜１７を形成して、オーバーラップ部分におけるゲート電極８，９と拡張Ｎドレイン領域５の間の酸化膜を厚くする必要がある。しかし、トレンチ幅を広げると、デバイスピッチが大きくなり、素子の集積度が低くなるため、十分なオン抵抗の低減効果が得られないという問題点がある。一方、ＬＯＣＯＳ酸化膜１７によりオーバーラップ部分の酸化膜を厚くすると、ＬＯＣＯＳ酸化膜１７に起因して応力歪みが発生するため、信頼性の低下を招くという問題点がある。
【００１５】
この発明は、上述した従来技術による問題点を解消するため、トレンチ底部に厚いＬＯＣＯＳ酸化膜を形成することなく、トレンチ底部において、トレンチ内に形成された電極近傍の電界を緩和することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域および第２メサ領域で電流の引き出しを行う半導体装置であって、半導体基板の表面層に形成されたウェル領域と、前記ウェル領域内で、前記ウェル領域内に形成されたトレンチの底部に設けられた第１導電型のドレイン領域と、第１メサ領域の表面層に設けられた第１導電型の第１ソース領域と、前記第１ソース領域と前記ドレイン領域の間の前記第１メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記第１ソース領域および前記ドレイン領域の両方に接する第２導電型の第１チャネル領域と、前記第１チャネル領域に沿って前記トレンチの側壁に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜に沿って前記トレンチの内側に設けられた第１ゲート電極と、第２メサ領域の表面層に設けられた第１導電型の第２ソース領域と、前記第２ソース領域と前記ドレイン領域の間の前記第２メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記第２ソース領域および前記ドレイン領域の両方に接する第２導電型の第２チャネル領域と、前記第２チャネル領域に沿って前記トレンチの側壁に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜に沿って前記トレンチの内側に設けられた第２ゲート電極と、前記ドレイン領域内で、前記トレンチの底部に設けられ、かつ前記第１チャネル領域および前記第２チャネル領域の両方から離れるとともに、上方から見て前記第１ゲート電極および前記第２ゲート電極の両方に重なる第２導電型のフローティング領域と、前記第１ソース領域に電気的に接続する第１ソース電極と、前記第２ソース領域に電気的に接続する第２ソース電極と、を備えることを特徴とする。
【００１７】
この請求項１の発明によれば、フローティング領域が設けられていることによって、トレンチ底部における電界が緩和されるので、トレンチ底部において、第１ゲート電極および第２ゲート電極とそれらの間の絶縁膜との界面近傍での電界が緩和される。従って、トレンチ底部の薄い絶縁膜に電子が捕獲されることによるドレイン領域の空乏化を抑制することができるので、オン電流が安定し、信頼性が向上する。
【００１８】
請求項２の発明にかかる半導体装置は、半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域でソース電流の引き出しを行い、第２メサ領域でドレイン電流の引き出しを行う半導体装置であって、半導体基板の表面層に形成されたウェル領域と、前記ウェル領域内で、前記ウェル領域内に形成されたトレンチの底部に設けられた第１導電型の第１ドレイン領域と、第１メサ領域の表面層に設けられた第１導電型のソース領域と、前記ソース領域と前記第１ドレイン領域の間の前記第１メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記ソース領域および前記第１ドレイン領域の両方に接する第２導電型のチャネル領域と、前記チャネル領域に沿って前記トレンチの側壁に設けられたゲート絶縁膜と、前記ゲート絶縁膜に沿って前記トレンチの内側に設けられたゲート電極と、第２メサ領域の表面層に設けられた第１導電型の第２ドレイン領域と、前記第２ドレイン領域と前記第１ドレイン領域の間の前記第２メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記第２ドレイン領域および前記第１ドレイン領域の両方に接する第１導電型の第３ドレイン領域と、前記第３ドレイン領域に沿って前記トレンチの側壁に設けられたフィールド絶縁膜と、前記フィールド絶縁膜に沿って前記トレンチの内側に設けられたフィールド電極と、前記第１ドレイン領域内で、前記トレンチの底部に設けられ、かつ前記チャネル領域および前記第３ドレイン領域の両方から離れるとともに、上方から見て前記ゲート電極および前記フィールド電極の両方に重なる第２導電型のフローティング領域と、前記ソース領域に電気的に接続するソース電極と、前記第２ドレイン領域に電気的に接続する第２ドレイン電極と、を備えることを特徴とする。
【００１９】
この請求項２の発明によれば、フローティング領域が設けられていることによって、トレンチ底部における電界が緩和されるので、トレンチ底部において、ゲート電極およびフィールド電極とそれらの間の絶縁膜との界面近傍での電界が緩和される。従って、トレンチ底部の薄い絶縁膜に電子が捕獲されることによるドレイン領域の空乏化を抑制することができるので、オン電流が安定し、信頼性が向上する。
【００２０】
請求項３の発明にかかる半導体装置は、半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域および第２メサ領域で電流の引き出しを行う半導体装置であって、半導体基板の表面層に形成されたウェル領域と、前記ウェル領域内で、前記ウェル領域内に形成されたトレンチの底部に設けられた第１導電型のドレイン領域と、第１メサ領域の表面層に設けられた第１導電型の第１ソース領域と、前記第１ソース領域と前記ドレイン領域の間の前記第１メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記第１ソース領域および前記ドレイン領域の両方に接する第２導電型の第１チャネル領域と、前記第１チャネル領域に沿って前記トレンチの側壁に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜に沿って前記トレンチの内側に設けられた第１ゲート電極と、第２メサ領域の表面層に設けられた第１導電型の第２ソース領域と、前記第２ソース領域と前記ドレイン領域の間の前記第２メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記第２ソース領域および前記ドレイン領域の両方に接する第２導電型の第２チャネル領域と、前記第２チャネル領域に沿って前記トレンチの側壁に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜に沿って前記トレンチの内側に設けられた第２ゲート電極と、前記ドレイン領域内で、前記トレンチの底部に設けられ、かつ前記第１チャネル領域および前記第２チャネル領域の両方から離れるとともに、上方から見て前記第１ゲート電極に重なる第２導電型の第１フローティング領域と、前記ドレイン領域内で、前記トレンチの底部に設けられ、かつ前記第１チャネル領域および前記第２チャネル領域の両方から離れるとともに、上方から見て前記第２ゲート電極に重なる第２導電型の第２フローティング領域と、前記第１ソース領域に電気的に接続する第１ソース電極と、前記第２ソース領域に電気的に接続する第２ソース電極と、を備えることを特徴とする。
【００２１】
この請求項３の発明によれば、第１フローティング領域および第２フローティング領域が設けられていることによって、トレンチ底部における電界が緩和されるので、トレンチ底部において、第１ゲート電極および第２ゲート電極とそれらの間の絶縁膜との界面近傍での電界が緩和される。従って、トレンチ底部の薄い絶縁膜に電子が捕獲されることによるドレイン領域の空乏化を抑制することができるので、オン電流が安定し、信頼性が向上する。
【００２２】
請求項４の発明にかかる半導体装置は、半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域でソース電流の引き出しを行い、第２メサ領域でドレイン電流の引き出しを行う半導体装置であって、半導体基板の表面層に形成されたウェル領域と、前記ウェル領域内で、前記ウェル領域内に形成されたトレンチの底部に設けられた第１導電型の第１ドレイン領域と、第１メサ領域の表面層に設けられた第１導電型のソース領域と、前記ソース領域と前記第１ドレイン領域の間の前記第１メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記ソース領域および前記第１ドレイン領域の両方に接する第２導電型のチャネル領域と、前記チャネル領域に沿って前記トレンチの側壁に設けられたゲート絶縁膜と、前記ゲート絶縁膜に沿って前記トレンチの内側に設けられたゲート電極と、第２メサ領域の表面層に設けられた第１導電型の第２ドレイン領域と、前記第２ドレイン領域と前記第１ドレイン領域の間の前記第２メサ領域内で、前記トレンチの側壁に沿って設けられ、かつ前記第２ドレイン領域および前記第１ドレイン領域の両方に接する第１導電型の第３ドレイン領域と、前記第３ドレイン領域に沿って前記トレンチの側壁に設けられたフィールド絶縁膜と、前記フィールド絶縁膜に沿って前記トレンチの内側に設けられたフィールド電極と、前記第１ドレイン領域内で、前記トレンチの底部に設けられ、かつ前記チャネル領域および前記第３ドレイン領域の両方から離れるとともに、上方から見て前記ゲート電極に重なる第２導電型の第１フローティング領域と、前記第１ドレイン領域内で、前記トレンチの底部に設けられ、かつ前記チャネル領域および前記第３ドレイン領域の両方から離れるとともに、上方から見て前記フィールド電極に重なる第２導電型の第２フローティング領域と、前記ソース領域に電気的に接続するソース電極と、前記第２ドレイン領域に電気的に接続する第２ドレイン電極と、を備えることを特徴とする。
【００２３】
この請求項４の発明によれば、第１フローティング領域および第２フローティング領域が設けられていることによって、トレンチ底部における電界が緩和されるので、トレンチ底部において、ゲート電極およびフィールドとそれらの間の絶縁膜との界面近傍での電界が緩和される。従って、トレンチ底部の薄い絶縁膜に電子が捕獲されることによるドレイン領域の空乏化を抑制することができるので、オン電流が安定し、信頼性が向上する。
【００２４】
請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記ウェル領域は第１導電型であることを特徴とする。請求項６の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記ウェル領域は第２導電型であることを特徴とする。請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記半導体基板は第１導電型であることを特徴とする。請求項８の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記半導体基板は第２導電型であることを特徴とする。請求項５〜８の発明によれば、請求項１〜４と同様の効果が得られる。
【００２５】
また、請求項９の発明にかかる半導体装置の製造方法は、半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域および第２メサ領域で電流の引き出しを行う半導体装置を製造するにあたって、半導体基板の表面層にウェル領域を形成する工程と、前記ウェル領域の表面層にトレンチを形成して、前記半導体基板の表面層を第１メサ領域と第２メサ領域に分割する工程と、前記第１メサ領域内の表面層、前記第２メサ領域内の表面層および前記トレンチの底部にそれぞれ第２導電型の第１チャネル領域、第２導電型の第２チャネル領域および第１導電型のドレイン領域の形成を行う工程と、前記トレンチの、前記第１チャネル領域に沿う側壁および前記第２チャネル領域に沿う側壁にそれぞれ第１ゲート絶縁膜および第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜に沿って前記トレンチの内側にそれぞれ第１ゲート電極および第２ゲート電極を形成する工程と、前記ドレイン領域内の前記トレンチの底部に、前記第１チャネル領域および前記第２チャネル領域の両方から離れるとともに、上方から見て前記第１ゲート電極および前記第２ゲート電極の両方に重なる第２導電型のフローティング領域を、前記第１ゲート電極および前記第２ゲート電極をマスクとして不純物のイオン注入を行うことによって形成する工程と、前記第１メサ領域の表面層および前記第２メサ領域の表面層にそれぞれ第１導電型の第１ソース領域および第１導電型の第２ソース領域を形成する工程と、前記トレンチを層間絶縁膜で埋める工程と、前記層間絶縁膜にコンタクトホールを開口し、該コンタクトホールを介して前記第１ソース領域および前記第２ソース領域にそれぞれ電気的に接続する第１ソース電極および第２ソース電極を形成する工程と、を含むことを特徴とする。
【００２６】
請求項１０の発明にかかる半導体装置の製造方法は、半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域および第２メサ領域で電流の引き出しを行う半導体装置を製造するにあたって、半導体基板の表面層にウェル領域を形成する工程と、前記ウェル領域内の表面層に第２導電型のチャネル領域の形成を行う工程と、基板表面にトレンチパターンを有するエッチングマスクを形成し、該エッチングマスクを用いて前記ウェル領域の表面層にトレンチを形成して、前記半導体基板の表面層を第１メサ領域と第２メサ領域に分割することによって、前記ウェル領域内に形成される前記チャネル領域の表面層を第１メサ領域における第１チャネル領域と第２メサ領域における第２チャネル領域に分割する工程と、前記トレンチの底部に第１導電型のドレイン領域の形成を行う工程と、前記トレンチの、前記第１チャネル領域に沿う側壁および前記第２チャネル領域に沿う側壁にそれぞれ第１ゲート絶縁膜および第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜に沿って前記トレンチの内側にそれぞれ第１ゲート電極および第２ゲート電極を形成する工程と、前記ドレイン領域内の前記トレンチの底部に、前記第１チャネル領域および前記第２チャネル領域の両方から離れるとともに、上方から見て前記第１ゲート電極および前記第２ゲート電極の両方に重なる第２導電型のフローティング領域を、前記エッチングマスク、前記第１ゲート電極および前記第２ゲート電極をマスクとして不純物のイオン注入を行うことによって形成する工程と、前記エッチングマスクを除去した後、前記第１メサ領域の表面層および前記第２メサ領域の表面層にそれぞれ第１導電型の第１ソース領域および第１導電型の第２ソース領域を形成する工程と、前記トレンチを層間絶縁膜で埋める工程と、前記層間絶縁膜にコンタクトホールを開口し、該コンタクトホールを介して前記第１ソース領域および前記第２ソース領域にそれぞれ電気的に接続する第１ソース電極および第２ソース電極を形成する工程と、を含むことを特徴とする。
【００２７】
この請求項９または１０の発明によれば、従来の製造プロセスに、フローティング領域を形成するためのイオン注入工程を追加するだけで、請求項１または３の半導体装置を製造することができる。また、請求項１０の発明によれば、基板表面に残るエッチングマスクを利用して、フローティング領域を形成するためのイオン注入を行うので、請求項９の発明に比べて、マスクが１枚減り、製造プロセスが簡略する。従って、請求項１または３の半導体装置を製造する際の製造コストの増大を最小限に抑えることができる。
【００２８】
請求項１１の発明にかかる半導体装置の製造方法は、半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域でソース電流の引き出しを行い、第２メサ領域でドレイン電流の引き出しを行う半導体装置を製造するにあたって、半導体基板の表面層にウェル領域を形成する工程と、前記ウェル領域の表面層にトレンチを形成して、前記半導体基板の表面層を第１メサ領域と第２メサ領域に分割する工程と、前記第１メサ領域内の表面層に第２導電型のチャネル領域の形成を行う工程と、前記第２メサ領域内の表面層に第１導電型の第１ドレイン領域の形成を行う工程と、前記トレンチの底部に第１導電型の第２ドレイン領域の形成を行う工程と、前記トレンチの、前記チャネル領域に沿う側壁および前記第１ドレイン領域に沿う側壁にそれぞれゲート絶縁膜およびフィールド絶縁膜を形成する工程と、前記ゲート絶縁膜および前記フィールド絶縁膜に沿って前記トレンチの内側にそれぞれゲート電極およびフィールド電極を形成する工程と、前記第２ドレイン領域内の前記トレンチの底部に、前記チャネル領域および前記第１ドレイン領域の両方から離れるとともに、上方から見て前記ゲート電極および前記フィールド電極の両方に重なる第２導電型のフローティング領域を、前記ゲート電極および前記フィールド電極をマスクとして不純物のイオン注入を行うことによって形成する工程と、前記第１メサ領域の表面層に第１導電型のソース領域を形成する工程と、前記トレンチを層間絶縁膜で埋める工程と、前記層間絶縁膜にコンタクトホールを開口し、該コンタクトホールを介して前記ソース領域および前記第１ドレイン領域にそれぞれ電気的に接続するソース電極およびドレイン電極を形成する工程と、を含むことを特徴とする。
【００２９】
請求項１２の発明にかかる半導体装置の製造方法は、半導体基板の表面層に形成されたトレンチによって該半導体基板の表面層が第１メサ領域と第２メサ領域に分割され、かつ第１メサ領域と第２メサ領域が交互に配置され、第１メサ領域でソース電流の引き出しを行い、第２メサ領域でドレイン電流の引き出しを行う半導体装置を製造するにあたって、半導体基板の表面層にウェル領域を形成する工程と、前記ウェル領域内の表面層に第２導電型のチャネル領域および第１導電型の第１ドレイン領域の形成を行う工程と、基板表面にトレンチパターンを有するエッチングマスクを形成し、該エッチングマスクを用いて前記ウェル領域の表面層にトレンチを形成して、前記半導体基板の表面層を第１メサ領域と第２メサ領域に分割することによって、第１メサ領域におけるチャネル領域と第２メサ領域における第１ドレイン領域を分離する工程と、前記トレンチの底部に第１導電型の第２ドレイン領域の形成を行う工程と、前記トレンチの、前記チャネル領域に沿う側壁および前記第１ドレイン領域に沿う側壁にそれぞれゲート絶縁膜およびフィールド絶縁膜を形成する工程と、前記ゲート絶縁膜および前記フィールド絶縁膜に沿って前記トレンチの内側にそれぞれゲート電極およびフィールド電極を形成する工程と、前記第２ドレイン領域内の前記トレンチの底部に、前記チャネル領域および前記第１ドレイン領域の両方から離れるとともに、上方から見て前記ゲート電極および前記フィールド電極の両方に重なる第２導電型のフローティング領域を、前記エッチングマスク、前記ゲート電極および前記フィールド電極をマスクとして不純物のイオン注入を行うことによって形成する工程と、前記エッチングマスクを除去した後、前記第１メサ領域の表面層に第１導電型のソース領域を形成する工程と、前記トレンチを層間絶縁膜で埋める工程と、前記層間絶縁膜にコンタクトホールを開口し、該コンタクトホールを介して前記ソース領域および前記第１ドレイン領域にそれぞれ電気的に接続するソース電極およびドレイン電極を形成する工程と、を含むことを特徴とする。
【００３０】
この請求項１１または１２の発明によれば、従来の製造プロセスに、フローティング領域を形成するためのイオン注入工程を追加するだけで、請求項２または４の半導体装置を製造することができる。また、請求項１２の発明によれば、基板表面に残るエッチングマスクを利用して、フローティング領域を形成するためのイオン注入を行うので、請求項１１の発明に比べて、マスクが１枚減り、製造プロセスが簡略する。従って、請求項２または４の半導体装置を製造する際の製造コストの増大を最小限に抑えることができる。
【００３１】
請求項１３の発明にかかる半導体装置の製造方法は、請求項９または１０に記載の発明において、前記トレンチの深さをＤtとし、前記第１ゲート電極と前記第２ゲート電極との間隔をＬGGとし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとすると、
−ＬGG／（２・Ｄt）≦ｔａｎθ≦ＬGG／（２・Ｄt）
であることを特徴とする。
【００３２】
請求項１４の発明にかかる半導体装置の製造方法は、請求項９または１０に記載の発明において、前記トレンチの深さをＤtとし、前記第１ゲート電極と前記第２ゲート電極との間隔をＬGGとし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとすると、
ＬGG／（２・Ｄt）＜｜ｔａｎθ｜≦ＬGG／Ｄt
であることを特徴とする。
【００３３】
請求項１５の発明にかかる半導体装置の製造方法は、請求項１０に記載の発明において、前記トレンチの深さをＤtとし、前記第１ゲート電極と前記第２ゲート電極との間隔をＬGGとし、前記エッチングマスクの厚さをＴ1とし、前記第１ゲート電極および前記第２ゲート電極の厚さをそれぞれＴ3とし、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の厚さをそれぞれＴ4とし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとし、前記Ｔ3と前記Ｔ4の和をＴ2とすると、
Ｔ1＞（Ｄt・Ｔ2）／ＬGG
かつ
−（２・Ｔ2＋ＬGG）／｛２・（Ｔ1＋Ｄt）｝≦ｔａｎθ≦（２・Ｔ2＋ＬGG）／｛２・（Ｔ1＋Ｄt）｝
であることを特徴とする。
【００３４】
請求項１６の発明にかかる半導体装置の製造方法は、請求項１０に記載の発明において、前記トレンチの深さをＤtとし、前記第１ゲート電極と前記第２ゲート電極との間隔をＬGGとし、前記エッチングマスクの厚さをＴ1とし、前記第１ゲート電極および前記第２ゲート電極の厚さをそれぞれＴ3とし、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の厚さをそれぞれＴ4とし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとし、前記Ｔ3と前記Ｔ4の和をＴ2とすると、
Ｔ1＞（Ｄt・Ｔ2）／ＬGG
かつ
（２・Ｔ2＋ＬGG）／｛２・（Ｔ1＋Ｄt）｝＜｜ｔａｎθ｜≦（２・Ｔ2＋ＬGG）／（Ｔ1＋Ｄt）
であることを特徴とする。
【００３５】
請求項１７の発明にかかる半導体装置の製造方法は、請求項１１または１２に記載の発明において、前記トレンチの深さをＤtとし、前記ゲート電極と前記フィールド電極との間隔をＬFGとし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとすると、
−ＬFG／（２・Ｄt）≦ｔａｎθ≦ＬFG／（２・Ｄt）
であることを特徴とする。
【００３６】
請求項１８の発明にかかる半導体装置の製造方法は、請求項１１または１２に記載の発明において、前記トレンチの深さをＤtとし、前記ゲート電極と前記フィールド電極との間隔をＬFGとし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとすると、
ＬFG／（２・Ｄt）＜｜ｔａｎθ｜≦ＬFG／Ｄt
であることを特徴とする。
【００３７】
請求項１９の発明にかかる半導体装置の製造方法は、請求項１２に記載の発明において、前記トレンチの深さをＤtとし、前記ゲート電極と前記フィールド電極との間隔をＬFGとし、前記エッチングマスクの厚さをＴ1とし、前記ゲート電極および前記フィールド電極の厚さをそれぞれＴ3とし、前記ゲート絶縁膜および前記フィールド絶縁膜の厚さをそれぞれＴ4とし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとし、前記Ｔ3と前記Ｔ4の和をＴ2とすると、
Ｔ1＞（Ｄt・Ｔ2）／ＬFG
かつ
−（２・Ｔ2＋ＬFG）／｛２・（Ｔ1＋Ｄt）｝≦ｔａｎθ≦（２・Ｔ2＋ＬFG）／｛２・（Ｔ1＋Ｄt）｝
であることを特徴とする。
【００３８】
請求項２０の発明にかかる半導体装置の製造方法は、請求項１２に記載の発明において、前記トレンチの深さをＤtとし、前記ゲート電極と前記フィールド電極との間隔をＬFGとし、前記エッチングマスクの厚さをＴ1とし、前記ゲート電極および前記フィールド電極の厚さをそれぞれＴ3とし、前記ゲート絶縁膜および前記フィールド絶縁膜の厚さをそれぞれＴ4とし、前記フローティング領域を形成するために不純物のイオン注入を行う際のチルト面と前記トレンチの側壁面に平行な面とのなす角度をθとし、前記Ｔ3と前記Ｔ4の和をＴ2とすると、
Ｔ1＞（Ｄt・Ｔ2）／ＬFG
かつ
（２・Ｔ2＋ＬFG）／｛２・（Ｔ1＋Ｄt）｝＜｜ｔａｎθ｜≦（２・Ｔ2＋ＬFG）／（Ｔ1＋Ｄt）
であることを特徴とする。
【００３９】
請求項１３〜２０の発明によれば、斜めイオン注入法によりフローティング領域を形成することができる。特に、請求項１４、１６、１８および２０の発明によれば、斜めイオン注入法によりドレイン領域内に複数に分割されたフローティング領域を形成することができる。
【００４０】
請求項２１の発明にかかる半導体装置の製造方法は、請求項９〜１２のいずれか一つに記載の発明において、前記ウェル領域は第１導電型であることを特徴とする。請求項２２の発明にかかる半導体装置の製造方法は、請求項９〜１２のいずれか一つに記載の発明において、前記ウェル領域は第２導電型であることを特徴とする。請求項２３の発明にかかる半導体装置の製造方法は、請求項９〜２２のいずれか一つに記載の発明において、前記半導体基板は第１導電型であることを特徴とする。請求項２４の発明にかかる半導体装置の製造方法は、請求項９〜２２のいずれか一つに記載の発明において、前記半導体基板は第２導電型であることを特徴とする。
【発明の効果】
【００４１】
本発明にかかる半導体装置およびその製造方法によれば、トレンチ底部に厚いＬＯＣＯＳ酸化膜を形成することなく、トレンチ底部において、トレンチ内に形成された電極近傍の電界を緩和することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４２】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ＮまたはＰを冠記した領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋は、それが付されていない領域よりも高不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００４３】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、Ｐ型半導体基板２１の内部にＮ型ウェル領域２２が設けられている。Ｎ型ウェル領域２２の内部には、例えば２つのトレンチ２４が形成されている。トレンチ２４は、Ｎ型ウェル領域２２よりも浅い。
【００４４】
これらのトレンチ２４によって、Ｐ型半導体基板２１の表面層は、第１メサ領域４１と第２メサ領域４２に分割されている。第１メサ領域４１と第２メサ領域４２は、交互に配置されており、例えば図１の例では、２つのトレンチ２４に挟まれる領域が第１メサ領域４１であり、２つのトレンチ２４の外側の領域が第２メサ領域４２である。
【００４５】
第１メサ領域４１の表面層には、Ｎ+型の第１ソース領域３１とＰ+型の第１ソース領域３２が設けられている。Ｎ+型の第１ソース領域３１は、トレンチ２４の一方の側壁に接して設けられている。第２メサ領域４２の表面層には、Ｎ+型の第２ソース領域３３とＰ+型の第２ソース領域３４が設けられている。Ｎ+型の第２ソース領域３３は、トレンチ２４のもう一方の側壁に接して設けられている。
【００４６】
各トレンチ２４の底部には、拡張Ｎドレイン領域２５が設けられている。拡張Ｎドレイン領域２５は、トレンチ２４の底面全体と側面の一部を囲み、かつＮ型ウェル領域２２よりも浅いが、Ｎ型ウェル領域２２より深くても構わない。Ｎ型ウェル領域２２がＰ型の場合は、拡張Ｎドレイン領域２５は、Ｐ型ウェル領域より浅くなければならない。また、Ｎ型ウェル領域２２がＰ型の場合、第１チャネル領域４３と第２チャネル領域４４とを分離するために隣り合う拡張Ｎドレイン領域２５は互いに接続されるようにする。第１メサ領域４１において、拡張Ｎドレイン領域２５とＮ+型およびＰ+型の第１ソース領域３１，３２との間には、Ｐ型の第１チャネル領域４３が設けられている。また、第２メサ領域４２において、拡張Ｎドレイン領域２５とＮ+型およびＰ+型の第２ソース領域３３，３４との間には、Ｐ型の第２チャネル領域４４が設けられている。
【００４７】
各トレンチ２４の内側には、薄い第１ゲート酸化膜２６および第２ゲート酸化膜２７が設けられている。第１ゲート酸化膜２６は、トレンチ２４の底面およびＰ型の第１チャネル領域４３に沿って設けられている。第２ゲート酸化膜２７は、トレンチ２４の底面およびＰ型の第２チャネル領域４４に沿って設けられている。各トレンチ２４において、第１ゲート酸化膜２６および第２ゲート酸化膜２７の内側には、それぞれ第１ゲート電極２８および第２ゲート電極２９が設けられている。
【００４８】
各拡張Ｎドレイン領域２５の内部には、Ｐ型フローティング領域４５が設けられている。Ｐ型フローティング領域４５は、トレンチ２４の底部の中央部に接しており、Ｐ型の第１チャネル領域４３およびＰ型の第２チャネル領域４４の両方から離れている。ただし、Ｐ型フローティング領域４５は、素子の上方から見て、第１ゲート電極２８および第２ゲート電極２９とその間を埋める層間絶縁膜３０の界面が拡張Ｎドレイン領域２５と重なるオーバーラップ部分に、さらに重なるように形成されている。
【００４９】
層間絶縁膜３０は、第１メサ領域４１および第２メサ領域４２の上にも設けられている。層間絶縁膜３０を貫通するコンタクトホールを介して、Ｎ+型の第１ソース領域３１およびＰ+型の第１ソース領域３２に第１ソース電極３５が電気的に接続している。また、層間絶縁膜３０を貫通するコンタクトホールを介して、Ｎ+型の第２ソース領域３３およびＰ+型の第２ソース領域３４に第２ソース電極３６が電気的に接続している。そして、第１ソース電極３５と第２ソース電極３６の間で双方向に電流が流れる。
【００５０】
図２は、図１に示す半導体装置の信頼性試験における電界分布を示す図である。信頼性試験は、第１ソース電極３５と第１ゲート電極２８を接地電位とし、第２ソース電極３６と第２ゲート電極２９に耐圧未満の高電圧を印加することによりおこなった。図１に示す半導体装置において、Ｐ型フローティング領域４５の濃度を最適化することにより、トレンチ底面での電界が緩和される。それによって、図２に破線で示す電界分布のように、図６１と比べてオーバーラップ部分における電界が緩和される。従って、トレンチ底部の薄い絶縁膜に電子が捕獲されることによる拡張Ｎドレイン領域２５の空乏化を抑制することができるので、オン電流が安定し、信頼性が向上する。
【００５１】
次に、図１に示す半導体装置の製造プロセスについて図３〜図１１を参照しながら説明する。図３〜図１１は、工程順に製造段階の半導体装置の要部を示す縦断面図である。まず、Ｐ型半導体基板２１の表面層にＮ型ウェル領域２２を形成する。続いて、基板表面に例えば酸化膜からなるマスク５１を形成し、トレンチエッチングを行って、Ｎ型ウェル領域２２の表面層にトレンチ２４を形成する（図３）。
【００５２】
マスク５１を除去した後、バッファ酸化を行って、バッファ酸化膜５２を形成する。そして、トレンチ２４の内部と、基板表面におけるＰ型半導体基板２１とＮ型ウェル領域２２の境界部分の上に、マスク５３を被せ、第１メサ領域４１と第２メサ領域４２の表面層にＰ型不純物として例えばボロン（Ｂ11）をイオン注入する（図４）。マスク５３を除去した後、第１メサ領域４１と第２メサ領域４２の上にマスク５４を被せ、トレンチ２４の底面にＮ型不純物として例えばリン（Ｐ31）をイオン注入する（図５）。なお、図４の工程の前に図５の工程を行ってもよい。
【００５３】
マスク５４を除去した後、熱拡散を行って、第１メサ領域４１内の表面層、第２メサ領域４２内の表面層およびトレンチ２４の底部にそれぞれＰ型の第１チャネル領域４３、Ｐ型の第２チャネル領域４４および拡張Ｎドレイン領域２５を形成する。バッファ酸化膜５２を除去した後、トレンチ２４の内部に第１ゲート酸化膜２６および第２ゲート酸化膜２７となる酸化膜を形成し、さらにその内側に第１ゲート電極２８と第２ゲート電極２９を形成する。そして、シャドウ酸化を行って、シャドウ酸化膜５５を形成する（図６）。
【００５４】
次いで、第１メサ領域４１と第２メサ領域４２の上にマスク５６を被せ、第１ゲート電極２８と第２ゲート電極２９をマスクとしてトレンチ２４の底面にのみＰ型不純物として例えばボロン（Ｂ11）をイオン注入する（図７）。マスク５６を除去した後、熱拡散を行って、拡張Ｎドレイン領域２５内のトレンチ２４の底部にＰ型フローティング領域４５を形成する（図８）。
【００５５】
ここで、第１ゲート電極２８と第２ゲート電極２９をマスクとするのは、図８に示すように、Ｐ型フローティング領域４５と拡張Ｎドレイン領域２５との接合端のマージンＬdfを確保し、Ｐ型フローティング領域４５がＰ型の第１チャネル領域４３およびＰ型の第２チャネル領域４４とつながらないようにするためである。また、Ｐ型フローティング領域４５の両端が第１ゲート電極２８および第２ゲート電極２９の下側にまで伸びてオーバーラップ部分に重なるようにするためである。
【００５６】
次いで、第１メサ領域４１と第２メサ領域４２の上にマスク５７を被せ、第１メサ領域４１の表面層および第２メサ領域４２の表面層に選択的にＮ型不純物として例えば砒素（Ａｓ75）をイオン注入する（図９）。マスク５７を除去した後、第１メサ領域４１と第２メサ領域４２の上にマスク５８を被せ、第１メサ領域４１の表面層および第２メサ領域４２の表面層に選択的にＰ型不純物として例えばボロン（Ｂ11）をイオン注入する（図１０）。なお、図９の工程の前に図１０の工程を行ってもよい。
【００５７】
マスク５８を除去した後、熱拡散を行って、Ｐ型の第１チャネル領域４３（第１メサ領域４１）の表面層にＮ+型の第１ソース領域３１とＰ+型の第１ソース領域３２を形成するとともに、Ｐ型の第２チャネル領域４４（第２メサ領域４２）の表面層にＮ+型の第２ソース領域３３とＰ+型の第２ソース領域３４を形成する。続いて、基板全体に層間絶縁膜３０を堆積し、トレンチ２４を層間絶縁膜３０で埋めるとともに、第１メサ領域４１および第２メサ領域４２の上にも層間絶縁膜３０を堆積する。
【００５８】
そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）などにより層間絶縁膜３０を平坦化する（図１１）。最後に、層間絶縁膜３０にコンタクトホールを開口し、Ｎ+型の第１ソース領域３１とＰ+型の第１ソース領域３２に電気的に接続する第１ソース電極３５を形成するとともに、Ｎ+型の第２ソース領域３３とＰ+型の第２ソース領域３４に電気的に接続する第２ソース電極３６を形成する。これによって、図１に示す半導体装置が完成する。
【００５９】
なお、図３〜図６の工程に代えて、図１２〜図１４の工程を行ってもよい。まず、Ｐ型半導体基板２１の表面層にＮ型ウェル領域２２を形成する。そして、基板表面にバッファ酸化膜６３を形成する。続いて、基板表面におけるＰ型半導体基板２１とＮ型ウェル領域２２の境界部分の上に、マスク５９を被せ、Ｎ型ウェル領域２２の全面にＰ型不純物として例えばボロン（Ｂ11）をイオン注入する（図１２）。
【００６０】
バッファ酸化膜６３およびマスク５９を除去した後、基板表面に例えば酸化膜からなるマスク６０を形成し、トレンチエッチングを行って、Ｎ型ウェル領域２２の表面層にトレンチ２４を形成する。続いて、バッファ酸化を行って、トレンチ２４の内部にバッファ酸化膜６１を形成する。そして、トレンチ２４の底面にＮ型不純物として例えばリン（Ｐ31）をイオン注入する（図１３）。
【００６１】
次いで、熱拡散を行って、第１メサ領域４１内の表面層、第２メサ領域４２内の表面層およびトレンチ２４の底部にそれぞれＰ型の第１チャネル領域４３、Ｐ型の第２チャネル領域４４および拡張Ｎドレイン領域２５を形成する。バッファ酸化膜６１を除去した後、トレンチ２４の内部に第１ゲート酸化膜２６および第２ゲート酸化膜２７となる酸化膜を形成し、さらにその内側に第１ゲート電極２８と第２ゲート電極２９を形成する（図１４）。そして、図示省略するが、マスク６０を除去し、シャドウ酸化を行って、シャドウ酸化膜を形成した後、図７の工程へ進む。
【００６２】
また、図７の工程に代えて、図１５の工程を行ってもよい。すなわち、図６の工程に続いて、基板表面におけるＰ型半導体基板２１とＮ型ウェル領域２２とＰ型の第２チャネル領域４４の境界部分の上に、マスク６２を被せ、第１ゲート電極２８と第２ゲート電極２９をマスクとしてトレンチ２４の底面、Ｐ型の第１チャネル領域４３の表面層およびＰ型の第２チャネル領域４４の表面層にＰ型不純物として例えばボロン（Ｂ11）をイオン注入する（図１５）。そして、マスク６２を除去し、図８の工程へ進む。
【００６３】
図１５の工程を行う場合には、Ｐ型の第１チャネル領域４３およびＰ型の第２チャネル領域４４の濃度は、図４と図１５の両工程におけるＰ型不純物のイオン注入量によって制御される。図１５の工程を行うことによって、微細化したときにマスクずれの精度を懸念することなく、イオン注入を行うことができるので、製造プロセスが簡便となる。
【００６４】
さらに、図７の工程に代えて、図１６と図１７の工程を行ってもよいし、図１５の工程に代えて、図１８と図１９の工程を行ってもよい。つまり、図７または図１５の工程では、Ｐ型不純物のイオン注入角度は、鉛直方向（０度）である。それに対して、図１６と図１７の工程、または図１８と図１９の工程では、斜めイオン注入法を適用しており、Ｐ型不純物のイオン注入角度が鉛直方向から傾いている。
【００６５】
この斜めイオン注入法においては、イオン注入を行う際のチルト面とトレンチ２４の側壁面に平行な面とのなす角度をθとすると、θ＝±θ1（ただし、θ1＞０）でイオン注入を行う。その際、θ1が、次の（１）式を満たすようにする。ただし、Ｄtは、トレンチ２４の深さであり、ＬGGは、第１ゲート電極２８と第２ゲート電極２９との間隔である。
０＜ｔａｎθ1≦ＬGG／（２・Ｄt）  ・・・（１）
【００６６】
そして、図１６または図１８に示す正方向の斜めイオン注入工程では、θ＝＋θ1の角度でイオン注入を行い、図１７または図１９に示す負方向の斜めイオン注入工程では、正方向のときと同じ濃度で、θ＝−θ1の角度でイオン注入を行うのが好ましい。このようにすれば、Ｐ型フローティング領域４５のプロファイルがトレンチ２４の中心線に対して左右対称になるので、第１ソース電極３５から第２ソース電極３６へ電流が流れるときと、その逆のときとで、同じオン・オフ特性が得られるからである。
【００６７】
実施の形態１によれば、トレンチ２４の側壁にトランジスタが形成されるので、単位面積あたりのチャネル幅を増やすことができる。従って、集積度を高くすることができるとともに、単位面積あたりのオン抵抗を低減させることができる。また、トレンチ２４の底部における電界が緩和されることによって、電子の捕獲による拡張Ｎドレイン領域２５の空乏化を抑制することができるので、オン電流が安定し、信頼性が向上する。さらに、従来の製造プロセスに、Ｐ型フローティング領域４５を形成するためのイオン注入工程と熱拡散工程を追加するだけで図１に示す半導体装置が得られるので、トレンチ底面にＬＯＣＯＳ酸化膜を形成してトレンチ底部における電界を緩和する構成に比べて、製造プロセスが簡便である。
【００６８】
実施の形態２．
図２０は、本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。図２０に示すように、実施の形態２の半導体装置は、図１に示す実施の形態１の半導体装置において、次のように読み替えたものである。第１ゲート酸化膜２６、第２ゲート酸化膜２７、第１ゲート電極２８および第２ゲート電極２９をそれぞれゲート酸化膜７６、フィールド酸化膜７７、ゲート電極７８およびフィールド電極７９と読み替える。
【００６９】
また、Ｎ+型の第１ソース領域３１およびＰ+型の第１ソース領域３２をそれぞれＮ+型ソース領域８１およびＰ+型ソース領域８２と読み替える。また、Ｎ+型の第２ソース領域３３およびＰ+型の第２ソース領域３４をともにＮ+型ドレイン領域８３と読み替える。つまり、実施の形態２では、第２メサ領域４２の表面層には、Ｎ+型ドレイン領域８３が設けられており、Ｐ型の領域はない。
【００７０】
また、第１ソース電極３５および第２ソース電極３６をそれぞれソース電極８５およびドレイン電極８６と読み替える。また、Ｐ型の第１チャネル領域４３およびＰ型の第２チャネル領域４４をそれぞれＰ型チャネル領域９３およびＮ型ドレイン領域９４と読み替える。その他の構成については、実施の形態１と同様であるので、詳細な説明を省略する。実施の形態２の半導体装置では、ドレイン電極８６からソース電極８５へ向かう一方向に電流が流れる。
【００７１】
図２０に示す半導体装置において、Ｐ型フローティング領域４５の濃度を最適化し、ソース電極８５とゲート電極７８を接地電位とし、ドレイン電極８６とフィールド電極７９に耐圧未満の高電圧を印加して信頼性試験を行うと、トレンチ底面での電界が緩和される。従って、実施の形態１と同様に、オーバーラップ部分における電界が緩和され、トレンチ底部の薄い絶縁膜に電子が捕獲されることによる拡張Ｎドレイン領域２５の空乏化を抑制することができるので、オン電流が安定し、信頼性が向上する。
【００７２】
次に、図２０に示す半導体装置の製造プロセスについて図３および図２１〜図２９を参照しながら説明する。図３および図２１〜図２９は、工程順に製造段階の半導体装置の要部を示す縦断面図である。まず、実施の形態１と同様にして、Ｐ型半導体基板２１の表面層にＮ型ウェル領域２２を形成し、マスク５１によりトレンチ２４を形成する（図３）。
【００７３】
マスク５１を除去した後、バッファ酸化を行って、バッファ酸化膜１０１を形成する。そして、トレンチ２４の内部と第２メサ領域４２の上にマスク１０２を被せ、第１メサ領域４１の表面層にＰ型不純物として例えばボロン（Ｂ11）をイオン注入する（図２１）。マスク１０２を除去した後、トレンチ２４の内部と第１メサ領域４１の上と、基板表面におけるＰ型半導体基板２１とＮ型ウェル領域２２の境界部分の上に、マスク１０３を被せ、第２メサ領域４２の表面層にＮ型不純物として例えばリン（Ｐ31）をイオン注入する（図２２）。
【００７４】
マスク１０３を除去した後、第１メサ領域４１と第２メサ領域４２の上にマスク１０４を被せ、トレンチ２４の底面にＮ型不純物として例えばリン（Ｐ31）をイオン注入する（図２３）。マスク１０４を除去した後、熱拡散を行って、第１メサ領域４１内の表面層、第２メサ領域４２内の表面層およびトレンチ２４の底部にそれぞれＰ型チャネル領域９３、Ｎ型ドレイン領域９４および拡張Ｎドレイン領域２５を形成する。バッファ酸化膜１０１を除去した後、トレンチ２４の内部にゲート酸化膜７６およびフィールド酸化膜７７となる酸化膜を形成し、さらにその内側にゲート電極７８とフィールド電極７９を形成する。そして、シャドウ酸化を行って、シャドウ酸化膜１０５を形成する（図２４）。
【００７５】
次いで、第１メサ領域４１と第２メサ領域４２の上にマスク１０６を被せ、ゲート電極７８とフィールド電極７９をマスクとしてトレンチ２４の底面にのみＰ型不純物として例えばボロン（Ｂ11）をイオン注入する（図２５）。マスク１０６を除去した後、熱拡散を行って、拡張Ｎドレイン領域２５内のトレンチ２４の底部にＰ型フローティング領域４５を形成する（図２６）。
【００７６】
ここで、ゲート電極７８とフィールド電極７９をマスクとするのは、図２６に示すように、Ｐ型フローティング領域４５と拡張Ｎドレイン領域２５との接合端のマージンＬdf1およびＬdf2を確保し、Ｐ型フローティング領域４５がＰ型チャネル領域９３とつながらないようにするためである。また、Ｐ型フローティング領域４５の両端がゲート電極７８およびフィールド電極７９の下側にまで伸びてオーバーラップ部分に重なるようにするためである。
【００７７】
次いで、第１メサ領域４１と第２メサ領域４２の上にマスク１０７を被せ、第１メサ領域４１の表面層および第２メサ領域４２の表面層に選択的にＮ型不純物として例えば砒素（Ａｓ75）をイオン注入する（図２７）。マスク１０７を除去した後、第１メサ領域４１と第２メサ領域４２の上にマスク１０８を被せ、第１メサ領域４１の表面層に選択的にＰ型不純物として例えばボロン（Ｂ11）をイオン注入する（図２８）。
【００７８】
マスク１０８を除去した後、熱拡散を行って、Ｐ型チャネル領域９３（第１メサ領域４１）の表面層にＮ+型ソース領域８１とＰ+型ソース領域８２を形成するとともに、Ｎ型ドレイン領域９４（第２メサ領域４２）の表面層にＮ+型ドレイン領域８３を形成する。続いて、基板全体に層間絶縁膜３０を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）などにより層間絶縁膜３０を平坦化する（図２９）。
【００７９】
最後に、層間絶縁膜３０にコンタクトホールを開口し、Ｎ+型ソース領域８１とＰ+型ソース領域８２に電気的に接続するソース電極８５を形成するとともに、Ｎ+型ドレイン領域８３に電気的に接続するドレイン電極８６を形成する。これによって、図２０に示す半導体装置が完成する。
【００８０】
なお、図３および図２１〜図２４の工程に代えて、図３０〜図３３の工程を行ってもよい。まず、Ｐ型半導体基板２１の表面層にＮ型ウェル領域２２を形成する。そして、基板表面にバッファ酸化膜１０９を形成する。続いて、第２メサ領域となる領域上に、マスク１１０を被せ、第１メサ領域となる領域にＰ型不純物として例えばボロン（Ｂ11）をイオン注入する（図３０）。なお、図２９の工程の前に図３０の工程を行ってもよい。
【００８１】
次いで、第１メサ領域となる領域上に、マスク１１１を被せ、第２メサ領域となる領域にＮ型不純物として例えばリン（Ｐ31）をイオン注入する（図３１）。バッファ酸化膜１０９およびマスク１１１を除去した後、基板表面に例えば酸化膜からなるマスク１１２を形成し、トレンチエッチングを行って、Ｎ型ウェル領域２２の表面層にトレンチ２４を形成する。続いて、バッファ酸化を行って、トレンチ２４の内部にバッファ酸化膜１１３を形成する。そして、トレンチ２４の底面にＮ型不純物として例えばリン（Ｐ31）をイオン注入する（図３２）。
【００８２】
次いで、熱拡散を行って、第１メサ領域４１内の表面層、第２メサ領域４２内の表面層およびトレンチ２４の底部にそれぞれＰ型チャネル領域９３、Ｎ型ドレイン領域９４および拡張Ｎドレイン領域２５を形成する。バッファ酸化膜１１３を除去した後、トレンチ２４の内部にゲート酸化膜７６およびフィールド酸化膜７７となる酸化膜を形成し、さらにその内側にゲート電極７８とフィールド電極７９を形成する（図３３）。そして、図示省略するが、マスク１１２を除去し、シャドウ酸化を行って、シャドウ酸化膜を形成した後、図２５の工程へ進む。
【００８３】
また、図２５の工程に代えて、図３４の工程を行ってもよい。すなわち、図２４の工程に続いて、第２メサ領域４２の上に、マスク１１４を被せ、ゲート電極７８とフィールド電極７９をマスクとしてトレンチ２４の底面およびＰ型チャネル領域９３の表面層にＰ型不純物として例えばボロン（Ｂ11）をイオン注入する（図３４）。そして、マスク１１４を除去し、図２６の工程へ進む。
【００８４】
図３４の工程を行う場合には、Ｐ型チャネル領域９３の濃度は、図２１と図３４の両工程におけるＰ型不純物のイオン注入量によって制御される。図３４の工程を行うことによって、微細化したときにマスクずれの精度を懸念することなく、イオン注入を行うことができるので、製造プロセスが簡便となる。
【００８５】
さらに、図２５の工程に代えて、図３５と図３６の工程を行ってもよいし、図３４の工程に代えて、図３７と図３８の工程を行ってもよい。つまり、図２５または図３４の工程では、Ｐ型不純物のイオン注入角度は、鉛直方向（０度）である。それに対して、図３５と図３６の工程、または図３７と図３８の工程では、斜めイオン注入法を適用しており、Ｐ型不純物のイオン注入角度が鉛直方向から傾いている。
【００８６】
この斜めイオン注入法においては、実施の形態１と同様に、θ＝±θ1（ただし、θ1＞０）でイオン注入を行う。その際、θ1が、次の（２）式を満たすようにする。ただし、ＬFGは、ゲート電極７８とフィールド電極７９との間隔である。
０＜ｔａｎθ1≦ＬFG／（２・Ｄt）  ・・・（２）
【００８７】
そして、図３５または図３７に示す正方向と、図３６または図３８に示す負方向とで対称にイオン注入を行うのが好ましい。このようにすれば、どのトレンチストライプ断面をとってもＰ型フローティング領域４５のプロファイルが同じになるので、デバイス特性のばらつきが小さくなるからである。実施の形態２によれば、実施の形態１と同様の効果が得られる。
【００８８】
実施の形態３．
図３９は、本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。図３９に示すように、実施の形態３の半導体装置は、図１に示す実施の形態１の半導体装置において、Ｐ型フローティング領域４５を複数、例えば２つのＰ型フローティング領域４６，４７に分割し、トレンチ２４の底部の中央部にＰ型フローティング領域がないようにしたものである。これらＰ型フローティング領域４６，４７は、Ｐ型の第１チャネル領域４３およびＰ型の第２チャネル領域４４の両方から離れている。
【００８９】
また、一方のＰ型フローティング領域４６は、素子の上方から見て、第１ゲート電極２８と層間絶縁膜３０の界面が拡張Ｎドレイン領域２５と重なるオーバーラップ部分に、さらに重なるように形成されている。他方のＰ型フローティング領域４７は、素子の上方から見て、第２ゲート電極２９と層間絶縁膜３０の界面が拡張Ｎドレイン領域２５と重なるオーバーラップ部分に、さらに重なるように形成されている。その他の構成については、実施の形態１と同様であるので、詳細な説明を省略する。
【００９０】
実施の形態３では、実施の形態１と同様に、オーバーラップ部分の電界緩和によってオン電流が安定し、信頼性が向上するのに加えて、実施の形態１よりもオン抵抗を低くすることができる。その理由は、次の通りである。実施の形態１では、図４０に示すように、Ｐ型フローティング領域４５が、トレンチ２４の底面と拡張Ｎドレイン領域２５の界面のほぼ全面を被っているため、オン電流は拡張Ｎドレイン領域２５の高抵抗バルク領域（図中、Ｒ１で示す部分）を流れることになる。
【００９１】
それに対して、実施の形態３では、図４１に示すように、Ｐ型フローティング領域４６，４７が分割されているので、拡張Ｎドレイン領域２５の一部がトレンチ２４の底面に接する。このため、拡張Ｎドレイン領域２５の抵抗成分として、高抵抗バルク領域の抵抗Ｒ１に並列な抵抗成分Ｒ２が生じることになり、拡張Ｎドレイン領域２５のドリフト抵抗がＲ１よりも低くなる。従って、実施の形態３の方が、実施の形態１よりもオン抵抗が低くなる。
【００９２】
次に、図３９に示す半導体装置の製造プロセスについて図４２〜図４４を参照しながら説明する。図４２〜図４４は、工程順に製造段階の半導体装置の要部を示す縦断面図である。まず、実施の形態１と同様に、図３〜図６の工程を行う。次いで、第１メサ領域４１と第２メサ領域４２の上にマスク５６を被せ、第１ゲート電極２８と第２ゲート電極２９をマスクとしてトレンチ２４の底面にのみＰ型不純物として例えばボロン（Ｂ11）を斜めイオン注入する（図４２、図４３）。
【００９３】
次いで、マスク５６を除去した後、熱拡散を行って、拡張Ｎドレイン領域２５内のトレンチ２４の底部にＰ型フローティング領域４６，４７を形成する（図４４）。これ以降は、実施の形態１と同様に、図９〜図１１の工程を行い、第１ソース電極３５と第２ソース電極３６を形成する。
【００９４】
図４２および図４３の斜めイオン注入工程では、θ＝±θ1（ただし、θ1＞０）でイオン注入を行う。その際、θ1が、次の（３）式を満たすようにする。なお、マスク５６の厚みはシャドウ効果に寄与しないものとする。
ＬGG／（２・Ｄt）＜ｔａｎθ1≦ＬGG／Ｄt  ・・・（３）
【００９５】
（３）式を満たす必要があるのは以下の理由による。ｔａｎθ1≦ＬGG／（２・Ｄt）となるθ1で斜めイオン注入を行うと、図１６および図１７のようになり、２つのＰ型フローティング領域４６，４７がトレンチ２４の底面でつながってしまうからである。また、ｔａｎθ1＞ＬGG／Ｄtとなるθ1で斜めイオン注入を行うと、シャドウ効果によりトレンチ２４の底面にＰ型不純物が到達しないため、Ｐ型フローティング領域４６，４７を形成することができないからである。
【００９６】
実施の形態３によれば、実施の形態１と同様の効果が得られる。また、シャドウ効果を利用してＰ型フローティング領域４６，４７を形成することができるので、Ｐ型フローティング領域４６，４７を分けて形成するためにトレンチ２４の底面にマスクを形成する必要がない。従って、製造プロセスが簡便となる。なお、拡張Ｎドレイン領域２５の内部にＰ型フローティング領域を３個以上形成してもよい。
【００９７】
実施の形態４．
図４５は、本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。図４５に示すように、実施の形態４の半導体装置は、図２０に示す実施の形態２の半導体装置において、実施の形態３と同様に、Ｐ型フローティング領域４５を複数、例えば２つのＰ型フローティング領域４６，４７に分割し、トレンチ２４の底部の中央部にＰ型フローティング領域がないようにしたものである。
【００９８】
一方のＰ型フローティング領域４６は、素子の上方から見て、ゲート電極７８と層間絶縁膜３０の界面が拡張Ｎドレイン領域２５と重なるオーバーラップ部分に、さらに重なるように形成されている。他方のＰ型フローティング領域４７は、素子の上方から見て、フィールド電極７９と層間絶縁膜３０の界面が拡張Ｎドレイン領域２５と重なるオーバーラップ部分に、さらに重なるように形成されている。
【００９９】
その他の構成については、実施の形態２と同様であるので、詳細な説明を省略する。実施の形態４では、実施の形態２よりもオン抵抗を低くすることができる。その理由は、実施の形態３で説明した通りである。
【０１００】
次に、図４５に示す半導体装置の製造プロセスについて図４６〜図４８を参照しながら説明する。図４６〜図４８は、工程順に製造段階の半導体装置の要部を示す縦断面図である。まず、実施の形態２と同様に、図３および図２１〜図２４の工程を行う。次いで、第１メサ領域４１と第２メサ領域４２の上にマスク１０６を被せ、ゲート電極７８とフィールド電極７９をマスクとしてトレンチ２４の底面にのみＰ型不純物として例えばボロン（Ｂ11）を斜めイオン注入する（図４６、図４７）。
【０１０１】
次いで、マスク１０６を除去した後、熱拡散を行って、拡張Ｎドレイン領域２５内のトレンチ２４の底部にＰ型フローティング領域４６，４７を形成する（図４８）。これ以降は、実施の形態２と同様に、図２７〜図２９の工程を行い、ソース電極８５とドレイン電極８６を形成する。
【０１０２】
図４６および図４７の斜めイオン注入工程では、θ＝±θ1（ただし、θ1＞０）でイオン注入を行う。その際、θ1が、次の（４）式を満たすようにする。（４）式を満たす必要がある理由は、実施の形態３で説明した通りである。なお、マスク１０６の厚みはシャドウ効果に寄与しないものとする。
ＬFG／（２・Ｄt）＜ｔａｎθ1≦ＬFG／Ｄt  ・・・（４）
【０１０３】
実施の形態４によれば、実施の形態２と同様の効果が得られる。また、実施の形態３と同様に、シャドウ効果を利用してＰ型フローティング領域４６，４７を形成するので、製造プロセスが簡便となる。なお、拡張Ｎドレイン領域２５の内部にＰ型フローティング領域を３個以上形成してもよい。
【０１０４】
実施の形態５．
実施の形態５は、図１に示す実施の形態１の半導体装置の別の製造方法である。実施の形態５の製造プロセスについて図４９および図５０を参照しながら説明する。図４９および図５０は、工程順に製造段階の半導体装置の要部を示す縦断面図である。
【０１０５】
まず、実施の形態１と同様に、図１２〜図１４の工程を行う。次いで、第１メサ領域４１と第２メサ領域４２の上にマスク６０を被せたまま、第１ゲート電極２８と第２ゲート電極２９をマスクとしてトレンチ２４の底面にのみＰ型不純物として例えばボロン（Ｂ11）をイオン注入する（図４９）。次いで、熱拡散を行って、拡張Ｎドレイン領域２５内のトレンチ２４の底部にＰ型フローティング領域４５を形成する（図５０）。これ以降は、実施の形態１と同様に、図９〜図１１の工程を行い、第１ソース電極３５と第２ソース電極３６を形成する。図示省略するが、図９の工程へ進む前にマスク６０を除去し、シャドウ酸化を行って、シャドウ酸化膜を形成する。
【０１０６】
なお、図４９の工程では、Ｐ型不純物のイオン注入角度は、鉛直方向（０度）であるが、斜めイオン注入法を適用してもよい。この斜めイオン注入法においては、θ＝±θ1（ただし、θ1＞０）でイオン注入を行う。その際、次の（５）式または（６）式を満たすようにする。ただし、Ｔ1は、マスク６０の厚さであり、Ｔ2は、第１ゲート酸化膜２６と第１ゲート電極２８、または第２ゲート酸化膜２７と第２ゲート電極２９の厚さの和である。
【０１０７】
Ｔ1≦（Ｄt・Ｔ2）／ＬGG
のとき、
０＜ｔａｎθ1≦ＬGG／（２・Ｄt）  ・・・（５）
Ｔ1＞（Ｄt・Ｔ2）／ＬGG
のとき、
０＜ｔａｎθ≦（２・Ｔ2＋ＬGG）／｛２・（Ｔ1＋Ｄt）｝  ・・・（６）
【０１０８】
実施の形態５によれば、実施の形態１と同様の効果が得られる。また、マスク６０を残したままＰ型フローティング領域４５を形成するためのイオン注入を行うことによって、図７のようにイオン注入を行う前にマスク５６を形成する必要がないので、製造プロセスが簡便となる。
【０１０９】
実施の形態６．
実施の形態６は、図２０に示す実施の形態２の半導体装置の別の製造方法である。実施の形態６の製造プロセスについて図５１および図５２を参照しながら説明する。図５１および図５２は、工程順に製造段階の半導体装置の要部を示す縦断面図である。
【０１１０】
まず、実施の形態２と同様に、図３０〜図３３の工程を行う。次いで、第１メサ領域４１と第２メサ領域４２の上にマスク１１２を被せたまま、ゲート電極７８とフィールド電極７９をマスクとしてトレンチ２４の底面にのみＰ型不純物として例えばボロン（Ｂ11）をイオン注入する（図５１）。次いで、熱拡散を行って、拡張Ｎドレイン領域２５内のトレンチ２４の底部にＰ型フローティング領域４５を形成する（図５２）。これ以降は、実施の形態２と同様に、図２７〜図２９の工程を行い、ソース電極８５とドレイン電極８６を形成する。図示省略するが、図２７の工程へ進む前にマスク１１２を除去し、シャドウ酸化を行って、シャドウ酸化膜を形成する。
【０１１１】
なお、図５１の工程では、Ｐ型不純物のイオン注入角度は、鉛直方向（０度）であるが、斜めイオン注入法を適用してもよい。この斜めイオン注入法においては、θ＝±θ1（ただし、θ1＞０）でイオン注入を行う。その際、次の（７）式または（８）式を満たすようにする。ただし、Ｔ1は、マスク１１２の厚さであり、Ｔ2は、ゲート酸化膜７６とゲート電極７８、またはフィールド酸化膜７７とフィールド電極７９の厚さの和である。
【０１１２】
Ｔ1≦（Ｄt・Ｔ2）／ＬFG
のとき、
０＜ｔａｎθ≦ＬFG／（２・Ｄt）  ・・・（７）
Ｔ1＞（Ｄt・Ｔ2）／ＬFG
のとき、
０＜ｔａｎθ≦（２・Ｔ2＋ＬFG）／｛２・（Ｔ1＋Ｄt）｝  ・・・（８）
【０１１３】
実施の形態６によれば、実施の形態２と同様の効果が得られる。また、マスク１１２を残したままＰ型フローティング領域４５を形成するためのイオン注入を行うことによって、図２５のようにイオン注入を行う前にマスク１０６を形成する必要がないので、製造プロセスが簡便となる。
【０１１４】
実施の形態７．
実施の形態７は、図３９に示す実施の形態３の半導体装置の別の製造方法である。実施の形態７の製造プロセスについて図５３〜図５５を参照しながら説明する。図５３〜図５５は、工程順に製造段階の半導体装置の要部を示す縦断面図である。
【０１１５】
まず、実施の形態１または５と同様に、図１２〜図１４の工程を行う。次いで、第１メサ領域４１と第２メサ領域４２の上にマスク６０を被せたまま、第１ゲート電極２８と第２ゲート電極２９をマスクとしてトレンチ２４の底面にのみＰ型不純物として例えばボロン（Ｂ11）を斜めイオン注入する（図５３、図５４）。次いで、熱拡散を行って、拡張Ｎドレイン領域２５内のトレンチ２４の底部にＰ型フローティング領域４６，４７を形成する（図５５）。これ以降は、実施の形態１と同様に、図９〜図１１の工程を行い、第１ソース電極３５と第２ソース電極３６を形成する。図示省略するが、図９の工程へ進む前にマスク６０を除去し、シャドウ酸化を行って、シャドウ酸化膜を形成する。
【０１１６】
図５３および図５４の斜めイオン注入工程では、θ＝≦θ1（ただし、θ1＞０）でイオン注入を行う。その際、次の（９）式または（１０）式を満たすようにする。ただし、Ｔ1は、マスク６０の厚さであり、Ｔ2は、第１ゲート酸化膜２６と第１ゲート電極２８、または第２ゲート酸化膜２７と第２ゲート電極２９の厚さの和である。
【０１１７】
Ｔ1≦（Ｄt・Ｔ2）／ＬGG
のとき、
ＬGG／（２・Ｄt）＜ｔａｎθ1≦ＬGG／Ｄt  ・・・（９）
Ｔ1＞（Ｄt・Ｔ2）／ＬGG
のとき、
（２・Ｔ2＋ＬGG）／｛２・（Ｔ1＋Ｄt）｝＜ｔａｎθ1≦（２・Ｔ2＋ＬGG）／（Ｔ1＋Ｄt）  ・・・（１０）
【０１１８】
（９）式は、マスク６０の厚さＴ1が薄く、マスク６０がシャドウ効果に寄与しない場合に対応している。一方、（１０）式は、マスク６０の厚さＴ1が厚く、マスク６０がシャドウ効果に寄与する場合に対応している。
【０１１９】
実施の形態７によれば、実施の形態３と同様の効果が得られる。また、マスク６０を残したままＰ型フローティング領域４６，４７を形成するためのイオン注入を行うことによって、図４２のようにイオン注入を行う前にマスク５６を形成する必要がないので、製造プロセスが簡便となる。なお、拡張Ｎドレイン領域２５の内部にＰ型フローティング領域を３個以上形成してもよい。
【０１２０】
実施の形態８．
実施の形態８は、図４５に示す実施の形態４の半導体装置の別の製造方法である。実施の形態８の製造プロセスについて図５６〜図５８を参照しながら説明する。図５６〜図５８は、工程順に製造段階の半導体装置の要部を示す縦断面図である。
【０１２１】
まず、実施の形態２または６と同様に、図３０〜図３３の工程を行う。次いで、第１メサ領域４１と第２メサ領域４２の上にマスク１１２を被せたまま、ゲート電極７８とフィールド電極７９をマスクとしてトレンチ２４の底面にのみＰ型不純物として例えばボロン（Ｂ11）を斜めイオン注入する（図５６、図５７）。次いで、熱拡散を行って、拡張Ｎドレイン領域２５内のトレンチ２４の底部にＰ型フローティング領域４６，４７を形成する（図５８）。これ以降は、実施の形態２と同様に、図２７〜図２９の工程を行い、ソース電極８５とドレイン電極８６を形成する。図示省略するが、図２７の工程へ進む前にマスク１１２を除去し、シャドウ酸化を行って、シャドウ酸化膜を形成する。
【０１２２】
図５６および図５７の斜めイオン注入工程では、θ＝±θ1（ただし、θ1＞０）でイオン注入を行う。その際、次の（１１）式または（１２）式を満たすようにする。ただし、Ｔ1は、マスク１１２の厚さであり、Ｔ2は、ゲート酸化膜７６とゲート電極７８、またはフィールド酸化膜７７とフィールド電極７９の厚さの和である。
【０１２３】
Ｔ1≦（Ｄt・Ｔ2）／ＬFG
のとき、
ＬFG／（２・Ｄt）＜ｔａｎθ1≦ＬFG／Ｄt  ・・・（１１）
Ｔ1＞（Ｄt・Ｔ2）／ＬFG
のとき、
（２・Ｔ2＋ＬFG）／｛２・（Ｔ1＋Ｄt）｝＜ｔａｎθ1≦（２・Ｔ2＋ＬFG）／（Ｔ1＋Ｄt）  ・・・（１２）
【０１２４】
（１１）式は、マスク１１２の厚さＴ1が薄く、マスク１１２がシャドウ効果に寄与しない場合に対応している。一方、（１２）式は、マスク１１２の厚さＴ1が厚く、マスク１１２がシャドウ効果に寄与する場合に対応している。
【０１２５】
実施の形態８によれば、実施の形態４と同様の効果が得られる。また、マスク１１２を残したままＰ型フローティング領域４６，４７を形成するためのイオン注入を行うことによって、図４６のようにイオン注入を行う前にマスク１０６を形成する必要がないので、製造プロセスが簡便となる。なお、拡張Ｎドレイン領域２５の内部にＰ型フローティング領域を３個以上形成してもよい。
【０１２６】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態１〜８において、ウェル領域２２の導電性をＰ型にしてもよい。その場合、実施の形態１、３、５または７においては、半導体基板２１の導電性をＮ型にするのが望ましい。その理由は、半導体基板２１とウェル領域２２がともにＰ型であると、Ｐ型の第１チャネル領域４３および第２チャネル領域４４とＰ型半導体基板２１とが同電位となるため、第１ソース電極３５と第２ソース電極３６が同電位となり、双方向のＭＯＳＦＥＴとして機能しなくなるからである。ただし、第１メサ領域４１を挟む２つの拡張Ｎドレイン領域２５が電気的に接続されるような構成であれば、半導体基板２１の導電性がＰ型であってもよい。
【０１２７】
また、実施の形態１〜８において、半導体基板２１の導電性は、Ｐ型、Ｎ型のいずれでもよい。さらに、実施の形態１〜８において、すべての半導体の導電性を反転させてもよい。
【産業上の利用可能性】
【０１２８】
以上のように、本発明にかかる半導体装置およびその製造方法は、高耐圧で大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴに有用であり、特に、スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレイ駆動用ＩＣなどに集積されるパワーＭＯＳＦＥＴに適している。
【図面の簡単な説明】
【０１２９】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】図１に示す半導体装置の電界分布を説明する断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図７】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図８】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図９】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図１０】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図１１】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図１２】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図１３】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図１４】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図１５】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図１６】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図１７】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図１８】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図１９】本発明の実施の形態１にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図２０】本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。
【図２１】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図２２】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図２３】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図２４】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図２５】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図２６】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図２７】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図２８】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図２９】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図３０】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図３１】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図３２】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図３３】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図３４】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図３５】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図３６】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図３７】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図３８】本発明の実施の形態２にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図３９】本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。
【図４０】図１に示す半導体装置のドリフト抵抗を説明する断面図である。
【図４１】図３９に示す半導体装置のドリフト抵抗を説明する断面図である。
【図４２】本発明の実施の形態３にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図４３】本発明の実施の形態３にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図４４】本発明の実施の形態３にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図４５】本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。
【図４６】本発明の実施の形態４にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図４７】本発明の実施の形態４にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図４８】本発明の実施の形態４にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図４９】本発明の実施の形態５にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図５０】本発明の実施の形態５にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図５１】本発明の実施の形態６にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図５２】本発明の実施の形態６にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図５３】本発明の実施の形態７にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図５４】本発明の実施の形態７にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図５５】本発明の実施の形態７にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図５６】本発明の実施の形態８にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図５７】本発明の実施の形態８にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図５８】本発明の実施の形態８にかかる半導体装置の製造段階における要部を示す縦断面図である。
【図５９】従来のトレンチ構造を適用した横型パワー素子の一例を示す断面図である。
【図６０】従来のトレンチ構造を適用した横型パワー素子の他の例を示す断面図である。
【図６１】図５９に示す横型パワー素子の電界分布を説明する断面図である。
【符号の説明】
【０１３０】
２１  半導体基板
２２  ウェル領域
２４  トレンチ
２５，８３，９４  ドレイン領域
２６，２７，７６  ゲート絶縁膜
２８，２９，７８  ゲート電極
３０  層間絶縁膜
３１，３３，８１  ソース領域
３５，３６，８５  ソース電極
４１  第１メサ領域
４２  第２メサ領域
４３，４４，９３  チャネル領域
４５  フローティング領域
７７  フィールド酸化膜
７９  フィールド電極
８６  ドレイン電極
【図１】
2007129097.tif 000003
【図２】
2007129097.tif 000004
【図３】
2007129097.tif 000005
【図４】
2007129097.tif 000006
【図５】
2007129097.tif 000007
【図６】
2007129097.tif 000008
【図７】
2007129097.tif 000009
【図８】
2007129097.tif 000010
【図９】
2007129097.tif 000011
【図１０】
2007129097.tif 000012
【図１１】
2007129097.tif 000013
【図１２】
2007129097.tif 000014
【図１３】
2007129097.tif 000015
【図１４】
2007129097.tif 000016
【図１５】
2007129097.tif 000017
【図１６】
2007129097.tif 000018
【図１７】
2007129097.tif 000019
【図１８】
2007129097.tif 000020
【図１９】
2007129097.tif 000021
【図２０】
2007129097.tif 000022
【図２１】
2007129097.tif 000023
【図２２】
2007129097.tif 000024
【図２３】
2007129097.tif 000025
【図２４】
2007129097.tif 000026
【図２５】
2007129097.tif 000027
【図２６】
2007129097.tif 000028
【図２７】
2007129097.tif 000029
【図２８】
2007129097.tif 000030
【図２９】
2007129097.tif 000031
【図３０】
2007129097.tif 000032
【図３１】
2007129097.tif 000033
【図３２】
2007129097.tif 000034
【図３３】
2007129097.tif 000035
【図３４】
2007129097.tif 000036
【図３５】
2007129097.tif 000037
【図３６】
2007129097.tif 000038
【図３７】
2007129097.tif 000039
【図３８】
2007129097.tif 000040
【図３９】
2007129097.tif 000041
【図４０】
2007129097.tif 000042
【図４１】
2007129097.tif 000043
【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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