(57)【要約】【課題】半導体を用いて製造される抵抗素子においてスプリアス信号の発生を防ぐことのできる技術を提供する。【解決手段】抵抗素子１を全て同じ導電型の構成要素、すなわちシリコン単結晶からなるｎ型の半導体基板２、半導体基板２上に形成されたｎ型のエピタキシャル層３、およびチップの平面中央部分のエピタキシャル層３に形成されたｎ型半導体領域４で構成することにより、抵抗素子１におけるスプリアス信号の発生を防ぐ。さらに、ｎ型半導体領域４を極めて小さい面積でチップの平面中央部分に形成することにより、電流通路を集中させて安定した相対的に大きい抵抗値を得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板の主面上に形成された第１導電型のエピタキシャル層と、前記エピタキシャル層の一部に形成された第１導電型の半導体領域により構成された抵抗素子を有する半導体装置の製造方法であって、
（ａ）第１不純物濃度を有する前記第１導電型の半導体基板の主面上に、第２不純物濃度を有する前記第１導電型のエピタキシャル層を形成する工程と、
（ｂ）各々のチップの前記エピタキシャル層の平面中央部分に第１導電型の不純物を導入して、前記半導体基板に達しない第３不純物濃度を有する前記第１導電型の半導体領域を形成する工程と、
（ｃ）前記半導体領域に電気的に接続する表面電極を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記半導体基板の裏面を研削して前記半導体基板を所定の厚さとした後、前記半導体基板の裏面に裏面電極を形成する工程と、
（ｅ）前記工程（ｄ）の後、前記半導体基板を切断して前記半導体基板を前記チップに個片化する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記半導体領域の平面形状は５〜１０μｍの直径を有する円形であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記半導体領域の前記第３不純物濃度が前記エピタキシャル層の前記第２不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記半導体領域から前記半導体基板までの距離が前記半導体領域から前記チップの側面までの距離よりも短いことを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板と、前記半導体基板の主面上に形成された第１導電型のエピタキシャル層と、前記エピタキシャル層の一部に形成された第１導電型の半導体領域とによって構成される抵抗素子を有する半導体装置であって、
前記半導体基板および前記エピタキシャル層は、第２導電型の半導体領域を含まないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、半導体を用いた抵抗素子およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、ｎ型半導体と相対的に小さい金属電極、ｐ型半導体からなるガーリングを備えたｎ型半導体と金属電極、または金属からなるガードリングを備えたｎ型半導体と金属電極など、ｎ型半導体と金属電極とを接合した様々な形態の素子構造が提案されている（例えば非特許文献１参照。）。
【非特許文献１】エス．エム．ツェー（S. M. Sze）著，「フィジクス オブ セミコンダクターデバイシズ（Physics of Semiconductor Devices）」，（米国）、第２版，ジョン・ウイリ アンド サンズ（JOHN WILEY & SONS），１９８１年，Ｐ２９９（図３８）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体を用いて製造される抵抗素子では、半導体基板上に形成されるエピタキシャル層の比抵抗を利用し、その体積を調整することによって任意の抵抗値を得ることができる。さらに、半導体基板およびエピタキシャル層と逆の導電型の不純物を導入してエピタキシャル層に高濃度不純物拡散領域を形成し、これを用いて電流通路を集中させることにより、相対的に大きい抵抗値を得ることができる。
【０００４】
しかしながら、本発明者らが検討したところ、例えば高周波回路に上記抵抗素子を組み込んだ場合、電流通路を集中させるために設けられた上記高濃度不純物拡散領域に起因するスプリアス信号（Spurious Signal）が発生することが明らかとなった。スプリアス信号は、例えば規定の周波数成分以外の信号成分であって、一般に雑音や回路の非線形特性などによって発生する不必要な信号成分である。
【０００５】
本発明の目的は、半導体を用いて製造される抵抗素子においてスプリアス信号の発生を防ぐことのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本発明による半導体装置の製造方法は、第１導電型の半導体基板の主面に第１導電型のエピタキシャル層を形成する工程と、各々のチップのエピタキシャル層の平面中央部分に第１導電型の不純物を導入して、半導体基板に達しない第３不純物濃度を有する第１導電型の半導体領域を形成する工程と、半導体領域に電気的に接続する表面電極を形成する工程と、半導体基板の裏面を研削して半導体基板を所定の厚さとした後、半導体基板の裏面に裏面電極を形成する工程と、半導体基板を切断して半導体基板をチップに個片化する工程とを有するものである。
【発明の効果】
【０００９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１０】
半導体を用いて形成される抵抗素子においてスプリアス信号の発生を防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１３】
本発明の一実施の形態による抵抗素子の構造を説明する。図１（ａ）および（ｂ）に抵抗素子の要部平面図および要部断面図をそれぞれ示す。
【００１４】
抵抗素子１は、半導体基板２にチップ単位で形成される。抵抗素子１の全体の厚さは、例えば０．５ｍｍ以下であり、また、チップの平面形状は、例えば一辺が０．２ｍｍ程度の正方形である。従って、抵抗素子１は軽薄短小を必要とする電子機器への適用が可能である。抵抗素子１は、シリコン単結晶からなるｎ型の半導体基板２、半導体基板２上に形成されたｎ型のエピタキシャル層３、およびチップの中央部分のエピタキシャル層３に形成されたｎ型半導体領域４から構成され、半導体基板２には裏面電極５が電気的に接続され、ｎ型半導体領域４には表面電極６が電気的に接続されている。半導体基板２の厚さは、例えば３０μｍ程度、エピタキシャル層３の厚さは、例えば６０μｍ程度である。さらに、ｎ型半導体領域４の平面形状は、例えば直径が５〜１０μｍ程度の円形であり、極めて小さい面積を有する。また、抵抗素子１を構成する半導体基板２およびエピタキシャル層３には、これらの導電型とは逆のｐ型の半導体領域は形成されておらず、抵抗素子１は全て同じ導電型の構成要素からなる構造となっている。ｎ型半導体領域４の周囲のエピタキシャル層３の表面には第１絶縁膜７および第２絶縁膜８が形成されている。
【００１５】
このように、チップの中央部分に極めて小さい面積のｎ型半導体領域４を形成することによって電流通路が集中し、相対的に大きい抵抗値を得ることができる。さらに、抵抗素子１を全て同じ導電型の構成要素、すなわちｎ型の半導体基板２、ｎ型のエピタキシャル層３およびｎ型半導体領域４で構成することにより、スプリアス信号の発生を防ぐことができる。
【００１６】
また、ｎ型半導体領域４から半導体基板２までの距離（図１（ｂ）のＬ１）をｎ型半導体領域４からチップの側面までの距離（図１（ａ）のＬ２）よりも短く設定することにより、表面電極６から裏面電極５へ流れる電流はチップの側面より先に半導体基板２へ到達するので、チップの側面に電流経路が形成されず、その結果、安定した抵抗値を得ることができる。
【００１７】
次に、本発明の一実施の形態による抵抗素子の製造方法を図２〜図７に示した要部断面図を用いて工程順に説明する。
【００１８】
まず、図２に示すように、ｎ型の不純物、例えば砒素が導入されたシリコン単結晶からなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）２を用意する。半導体基板２の厚さは、例えば５５０μｍ程度、その大きさは、例えば５インチφ（１２５ｍｍφ）程度、その不純物濃度は、例えば１０１８〜１０１９ｃｍ−３程度である。続いて、半導体基板２の主面上にエピタキシャル成長法により、ｎ型のシリコン単結晶からなるエピタキシャル層３を形成する。エピタキシャル層３の厚さは、例えば６０μｍ程度、その不純物濃度は、例えば１０１８ｃｍ−３以下である。なお、ここに示したエピタキシャル層３の厚さおよび不純物濃度は一例であり、これに限定されるものではなく、抵抗素子１に要求される電気的特性によって決められるものである。
【００１９】
次に、半導体基板２の主面上に、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法により第１絶縁膜７を形成する。第１絶縁膜７の厚さは、例えば０．８μｍ程度である。
【００２０】
次に、図３に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして第１絶縁膜７をエッチングし、各チップのエピタキシャル層３の平面中央部分の表面を露出させる。続いて、露出したエピタキシャル層３の表面から、例えばイオン注入法または不純物拡散法によりｎ型不純物、例えばリンを導入してｎ型半導体領域４を各チップのエピタキシャル層３の平面中央部分に形成する。ｎ型半導体領域４の深さは、例えば１μｍ以下である。また、その不純物濃度は、例えば１０１９以上ｃｍ−３であって、エピタキシャル層３の不純物濃度よりも高く設定されている。なお、ここに示したｎ型半導体領域４の深さおよび不純物濃度は一例であって、これに限定されるものではなく、抵抗素子１に要求される電気的特性によって決められるものである。
【００２１】
次に、図４に示すように、半導体基板２の主面上に、例えばＣＶＤ法により第２絶縁膜８を形成する。第２絶縁膜８は、例えばシリコン酸化膜またはシリコン窒化膜であり、その厚さは、例えば６０ｎｍ程度である。
【００２２】
次に、図５に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして第２絶縁膜８をエッチングし、ｎ型半導体領域４の表面を露出させる。続いて、半導体基板２の主面上に、例えばスパッタリング法によりアルミニウムを主成分とする合金膜を堆積した後、フォトリソグラフィ法により形成されたレジストパターンをマスクとして上記合金膜をエッチングし、ｎ型半導体領域４に電気的に接続する表面電極６を形成する。
【００２３】
次に、半導体基板２の主面上に、例えばＣＶＤ法または塗布法により絶縁膜を形成した後、この絶縁膜をフォトリソグラフィ法により形成されたレジストパターンをマスクとしてエッチングし、表面電極６を露出させて表面保護膜（図示は省略）を形成する。以上の工程により、半導体基板２の主面上に複数の抵抗素子１がチップ単位で形成される。続いて、半導体基板２の裏面を研削して、半導体基板２を所定の厚さ、例えば３０μｍ程度とする。続いて、図６に示すように、半導体基板２の裏面に、例えば金を主成分とする金属膜を堆積して、半導体基板２の裏面に電気的に接続する裏面電極５を形成する。
【００２４】
次に、図７に示すように、半導体基板２に作られたチップ毎に抵抗素子１の良・不良を判定した後、半導体基板２をダイシングする。このダイシング工程では、ダイヤモンド・ソーと呼ばれるダイヤモンド微粒を貼り付けた極薄の円形刃を用いて、半導体基板２はスクライブラインに沿って縦、横に切断される。これにより、半導体基板２はチップに個片化されて、ｎ型の半導体基板２、ｎ型のエピタキシャル層３およびｎ型半導体領域４から構成される抵抗素子１が略完成する。
【００２５】
なお、本実施の形態では、ｎ型の半導体基板２、ｎ型のエピタキシャル層３およびｎ型半導体領域４により抵抗素子を構成したが、ｐ型の半導体基板、ｐ型のエピタキシャル層およびｐ型半導体領域により抵抗素子を構成してもよく、同様な効果が得られる。
【００２６】
このように、本実施の形態によれば、抵抗素子１を構成する半導体基板２、エピタキシャル層３およびｎ型半導体領域４の導電型を全て同じｎ型とし、ｐ型の不純物領域を抵抗素子１の内部に形成しないことにより、高周波回路等で問題とされるスプリアス信号の発生を防ぐことができる。これにより、スプリアス信号の発生が無い安定した任意の抵抗値が得られるので、抵抗素子１の高周波回路等に搭載される複合パッケージへの展開が可能となる。
【００２７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００２８】
本発明の半導体装置の製造方法は、抵抗素子を起因として発生するスプリアス信号の排除が必要とされる回路に適用することができる。
【図面の簡単な説明】
【００２９】
【図１】（ａ）は本発明の一実施の形態である抵抗素子を示す要部平面図、（ｂ）は（ａ）のＡ−Ａ’線に沿った要部断面図である。
【図２】本発明の一実施の形態である抵抗素子の製造工程を示す要部断面図である。
【図３】本発明の一実施の形態である抵抗素子の製造工程を示す要部断面図である。
【図４】本発明の一実施の形態である抵抗素子の製造工程を示す要部断面図である。
【図５】本発明の一実施の形態である抵抗素子の製造工程を示す要部断面図である。
【図６】本発明の一実施の形態である抵抗素子の製造工程を示す要部断面図である。
【図７】本発明の一実施の形態である抵抗素子の製造工程を示す要部断面図である。
【符号の説明】
【００３０】
１  抵抗素子
２  半導体基板
３  エピタキシャル層
４  ｎ型半導体領域
５  裏面電極
６  表面電極
７  第１絶縁膜
８  第２絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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