(57)【要約】【課題】黒レベルの上昇を防止し、くっきりとした映像表現を可能とする電界放出素子を提供する。【解決手段】基板部上に形成され、電子放出部であるエミッタ１６を有するカソード電極１５と、エミッタ１６に近接して設けられるゲート電極１３と、カソード電極１５に接続されるドレイン８およびドレイン８を通過する電流量を制御するゲート１１を有するカソードトランジスタＴｒ１と、を備える、ゲート電極１３とカソード電極１５とを接続する抵抗層（Ｒ）を基板部に形成した。【選択図】図６
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【特許請求の範囲】
【請求項１】
絶縁性又は半導体性材料からなる基板部と、
前記基板部上に形成され、電子放出部であるエミッタが接続されるカソード電極と、
前記エミッタに近接して設けられるゲート電極と、
前記基板部に形成され、カソード電極に接続されるカソード電流制御用電力端子および該カソード電流制御用電力端子を通過する電流量を制御するカソード電流制御端子を有するカソード電極電流制御用素子と、を備える電界放出素子において、
前記ゲート電極と前記カソード電極とを接続する抵抗部が前記基板部に形成されることを特徴とする電界放出素子。
【請求項２】
前記抵抗部の抵抗値は、前記カソード電流制御用電力端子を通過する最小電流であるリーク電流によって前記エミッタからの電子放出が生じないように設定されることを特徴とする請求項１に記載の電界放出素子。
【請求項３】
前記抵抗部の抵抗値は、前記エミッタから放射される予め定める最大放射電流の値と、前記カソード電流制御用電力端子を通過する最小電流であるリーク電流から前記抵抗部によって分流される電流を差し引いた電流である前記エミッタから放射される最小放射電流の値と、の比率が所望の値となるように設定されることを特徴とする請求項１に記載の電界放出素子。
【請求項４】
前記カソード電極電流制御用素子は、金属酸化膜電界効果素子（ＭＯＳＦＥＴ）であることを特徴とする請求項１に記載の電界放出素子。
【請求項５】
前記抵抗部は、半導体で形成されていることを特徴とする請求項１に記載の電界放出素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界放出素子に関し、特に薄膜トランジスタ付き電界放出素子に関する。
【背景技術】
【０００２】
近年、平面型の画像表示装置として、電界放出素子を用いたＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）に注目が集まっている。そして、特に、薄膜トランジスタを備える電界放出素子について、種々の研究がなされている。また、このような薄膜トランジスタ付き電界放出素子を用いることによって、電界放出素子の駆動を容易にするアクティブマトリックス方式の駆動回路も知られている（例えば、特許文献１を参照）。
【０００３】
図１２に示す薄膜トランジスタ付き電界放出素子では、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）部（以下ＴＦＴ部と省略して用いる）１と、コーン状のエミッタ１６とエミッタ１６が接続されるカソード電極１５と多数個の穴部１３ａが形成されるゲート電極１３とを有する電界放射陰極列（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ａｒｒａｙ）部（以下ＦＥＡ部と省略して用いる）とを備えている。そして、エミッタ１６とゲート電極１３との間に電圧を印加することによって、近接して設けられたエミッタ１６とゲート電極１３との間に高電界を生じさせ、エミッタ１６のコーン状の先端部から電界放出を生じさせることができるようになされている。そして、このような電界放出素子に、表示基板部としてのアノード電極３と、蛍光体層５と、を備えて画像表示装置を構成している。そして、ＴＦＴ部１は、トランジスタＴｒ１とトランジスタＴｒ１に接続される信号制御用トランジスタとを有しており、エミッタ１６にカソード電極１５を介してトランジスタＴｒ１のドレイン８が接続され、トランジスタＴｒ１のゲート１１に、コンデンサが接続され、ゲート１１の電圧Ｖｇは信号制御用トランジスタによって制御される。すなわち、信号制御用トランジスタのゲートに走査信号が与えられるとともに信号制御用トランジスタのドレインにクリア信号と表示信号の何れかが選択的に与えられる。このような構成によって、コンデンサの電圧、すなわち、トランジスタＴｒ１のゲート１１の電圧Ｖｇを制御して、カソード電極１５に流れるカソード電流の電流値を自由に制御することができるものである。
【０００４】
このように、基板部６上に形成されたＴＦＴ部１と同一の構成を有する複数個からなるＴＦＴ部を列毎に時分割的に選択し、同時にこれに同期させて、アレイ配列の各行に表示信号を付与するマトリックス駆動を行う。このＴＦＴ部にＦＥＡ部が接続されているので、特定の薄膜トランジスタ部の各々のコンデンサの電圧Ｖｇの値が選択的に更新され、次にコンデンサの値が更新されるまで、現在の電圧Ｖｇの値を保持するので、この間、電子放出は、各々のコンデンサの電圧Ｖｇに応じて各々のＦＥＡ部からおこなわれる。また、表示基板部上に形成された一個又は複数個のアノード電極上には蛍光体層５が被着され、かつ陽極電圧が付与されている。したがって、各々のＦＥＣ部から放出された電子は、蛍光体層の相対する部分に衝突し、発光が生ずる。
【０００５】
図１３に、このようなＴＦＴ部１とＦＥＡ部とがどのように構成されているかを示す。図１３では、トランジスタＴｒ１とカソード電極１５とゲート電極１３との関係が表され、他の部分については、記載が省略されている。向かって左側は、基板部に形成されたＴＦＴ部１のトランジスタＴｒ１の断面図を示し、向かって右側はカソード部のエミッタ１６とエミッタ１６が接続されるカソード電極１５とを示すものである。絶縁材料であるガラス製の基板部６上にソース７およびドレイン８を形成し、これら電極を橋絡するようにポリＳｉの半導体層９を被着し、その上にＳｉＯ2等のゲート絶縁膜１０を積層してゲート１１を形成し、トランジスタＴｒ１とするものである。
【特許文献１】特許第２６５６８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このようなＴＦＴ部を構成する薄膜トランジスタに限らず、一般的に、トランジスタのソースとドレイン間には、リーク電流が存在する。すなわち、トランジスタＴｒ１のドレイン８とソース７との間の電圧Ｖｇをどのような値としても、零とすることができないドレイン８とソース７との間に流れる最小電流であるリーク電流が存在する。そして、このトランジスタＴｒ１のドレイン８にカソード電極１５を介してエミッタ１６が接続されているために、エミッタ１６から常時、電子が放出され続けることとなる。そして、この放出され続ける電子は最終的には蛍光体層が配されたアノード電極３に衝突して、蛍光体層５の発光を生じさせてしまう。この結果、黒レベルの上昇を招き、くっきりとした映像表現を困難として、画質を低下させてしまう。ここで、黒レベルとは、このような電界放出素子を用いる画像表示装置において、発光輝度の最低のレベルをいうものである。すなわち、黒レベルが高い場合には、黒い部分が黒として視認できず、画像の品質を低下させることとなる。
【０００７】
本発明は、上述した課題を解決し、画面内すべてにわたって均一に黒レベルの上昇を防止し、くっきりとした映像表現を可能とする電界放出素子を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の電界放出素子は、絶縁性又は半導体性材料からなる基板部と、前記基板部上に形成され、電子放出部であるエミッタが接続されるカソード電極と、前記エミッタに近接して設けられるゲート電極と、前記基板部に形成され、カソード電極に接続されるカソード電流制御用電力端子および該カソード電流制御用電力端子を通過する電流量を制御するカソード電流制御端子を有するカソード電極電流制御用素子と、を備える電界放出素子において、前記ゲート電極と前記カソード電極とを接続する抵抗部が前記基板部に形成されることとした。
【０００９】
この電界放出素子では、絶縁性又は半導体性材料からなる基板部と、前記基板部上に形成され、電子放出部であるエミッタが接続されるカソード電極と、前記エミッタに近接して設けられるゲート電極と、前記基板部に形成され、カソード電極に接続されるカソード電流制御用電力端子および該カソード電流制御用電力端子を通過する電流量を制御するカソード電流制御端子を有するカソード電極電流制御用素子と、を備える。すなわち、カソード電極電流制御用素子に流す電流をカソード電流制御端子によって制御することができ、カソード電流制御用電力端子は、カソード電極と接続されているので、カソード電極に流れる電流量をカソード電流制御端子によって制御することができる。さらに、前記ゲート電極と前記カソード電極とを接続する抵抗部が前記基板部に形成されるので、カソード電流制御用電力端子にリーク電流が流れる場合においても、このリーク電流を抵抗部に分流することができる。
【発明の効果】
【００１０】
本発明によれば、表示画面内すべてにわたって均一に黒レベルの上昇を防止し、くっきりとした映像表現を可能とする電界放出素子を提供することができるものである。
【発明を実施するための最良の形態】
【００１１】
まず、図１を参照して、本実施形態のＴＦＴ部（図９、図１０を参照）、ＦＥＡ部（図９、図１０を参照）の等価回路について説明する。ここで、ゲート電極１３の電圧を電圧Ｖｅｘｔ、トランジスタＴｒ１のゲート１１の電圧を電圧Ｖｇ、エミッタ１６とゲート電極１３との間の電圧を電圧Ｖ１、トランジスタＴｒ１のドレイン８とソース７との間の電圧を電圧Ｖ２とする。ここで、ゲート電極１３の電圧である電圧Ｖｅｘｔの値は電圧Ｖ１と電圧Ｖ２との加算電圧となる。また、図１２、図１３と同一の構成要素については同一符号を付してある。
【００１２】
このような構成における電界放出素子の動作を以下に説明するが、まず、抵抗Ｒが存在しない場合の動作を説明して、その後に、抵抗Ｒを設けた場合の動作を説明し、さらに、そのような抵抗Ｒの形成方法について説明する。
【００１３】
まずＴＦＴ部の単体の特性を図２に沿って説明する。トランジスタＴｒ１が十分な耐圧を有する場合には、ドレイン８からソース７へ流れる電流であるドレイン電流は、ドレイン８とソース７との間の電圧である電圧Ｖｓｄの値に依存することなく略一定の値となる。図２において、Ｖｇ１、Ｖｇ２、Ｖｇ３の符号を付した各々の曲線は、ゲートの電圧Ｖｇの値として、電圧Ｖｇ１、電圧Ｖｇ２、電圧Ｖｇ３とする場合を示すものであり、電圧Ｖｇ１＜電圧Ｖｇ２＜電圧Ｖｇ３の関係が成立するものである。なお、図２に示す縦軸のＬｏｇ（Ｉ）はログスケールでドレイン電流を表すものである。ここで、本実施形態においては、トランジスタＴｒ１はカソード電極電流制御用素子として機能し、トランジスタＴｒ１のドレイン８はカソード電流制御用電力端子として機能し、トランジスタＴｒ１のゲート１１はカソード電流制御端子として機能する。
【００１４】
次に、図３に沿ってＦＥＡ部の単体の特性を説明する。図１の等価回路において、ＦＥＡ部の電圧Ｖ１に対する放射電流の関係である電圧電流特性を示す。図３に示すように、カソード電極１５とゲート電極１３との間の電圧Ｖ１の値を、閾値の電圧Ｖｔｈ以上とすると、急激にカソード電極１５に流れるカソード電極電流の値は増加するものである。すなわち、電圧Ｖｔｈ以上とすると、ゲート電極１３とエミッタ１６の間の電界強度が閾値を越えて電界放出が開始する。なお、図３に示す縦軸のＬｏｇ（Ｉ）はログスケールでカソード電極電流を表すものである。また、抵抗Ｒがない場合には、カソード電極電流とエミッタに流れる電流である放射電流との値は一致している。
【００１５】
図４は、このような特性を有するＴＦＴ部とＦＥＡ部とを組み合わせた場合の、トランジスタＴｒ１のゲート１１の電圧Ｖ１に対する電界放出素子の負荷曲線である。図４に示す２つの曲線、すなわち、ＴＦＴ部の特性曲線とＦＥＡ部の特性曲線との交点が動作点であり、エミッタ１６から放出される電子によって生じる放射電流の大きさとなる。図４に示す縦軸のＬｏｇ（Ｉ）はログスケールで放射電流を表すものである。ここで、抵抗Ｒ（図６を対比して参照）がないので、ドレインに流れる電流であるドレイン電流の値と、カソード電極に流れるカソード電極電流の値と、エミッタ１６に流れる電流である放射電流の値とは一致している。また、エミッタから放出される電子の量（数）と放射電流の値とは比例関係にある。また、この放射電流の値と、蛍光体層（図示せず）における発光輝度の関係も略比例した関係である。
【００１６】
図５は、このような特性を有するＴＦＴ部とＦＥＡ部とを組み合わせた場合の、ゲート電極１３の電圧Ｖｅｘｔに対する電界放出素子の負荷曲線である。図５から分かるように、電圧Ｖｅｘｔの値を十分に高い電圧値、例えば、破線で示す電圧Ｖｅｘｔ１に設定しておき、トランジスタＴｒ１のゲート１１の電圧である電圧Ｖｇの電圧値を電圧Ｖｇ１、電圧Ｖｇ２、電圧Ｖｇ３と変化させることで、エミッタ１６に流れる放射電流の電流値を安定に制御することができ、輝度の階調を表現することができることを表している。なお、図５に示す縦軸のＬｏｇ（Ｉ）はログスケールで放射電流を表すものであり、図５における破線は、ＦＥＡ部の特性を表すものである。ここで、抵抗Ｒ（図６を対比して参照）がないので、ドレインに流れる電流であるドレイン電流の値と、カソード電極に流れるカソード電極電流の値と、エミッタ１６に流れる電流である放射電流の値とは一致している。
【００１７】
放射電流の値を制御することによって、輝度の階調を表現する場合において、例えば、２５６階調の輝度表現が必要な場合、最も明るい輝度レベル２５５から最も暗い輝度レベル０を放射電流の電流値によって制御する必要がある。例えば、輝度レベル２５５における電流量を１μＡ（マイクロ・アンペア）とした場合には、輝度レベル１においては、輝度レベルは、その２５５分の１の約４ｎＡ（ナノ・アンペア）程度となる。輝度レベル０においては、理想的には電流の値は０となることが望ましい。しかしながらトランジスタＴｒ１のリーク電流によって定まる所定の電流が最小放射電流として流れてしまう。このために、リーク電流が十分に小さい、例えば、ｐＡ（ピコ・アンペア）の単位で表される範囲の、トランジスタをＴＦＴ部のトランジスタとして各画素全面にわたって採用する必要があり、その実現は極めて困難であるのが、現状である。
【００１８】
上述したように、抵抗Ｒがない場合には、トランジスタＴｒ１のゲート１１をどのように制御したとしても、ドレイン８とソース７との間には、最小電流であるリーク電流が流れ、このリーク電流は、放射電流となってしまう。すなわち、電子がエミッタ１６から放出され、この電子は最終的には蛍光体層が配されたアノード電極に衝突して、蛍光体層の発光を生じさせてしまう。そして、この現象は、ＦＥＡ部のすべてのエミッタ１６について生じるので、すべてのエミッタ１６から放出される電子の量は、無視できないレベルに達し、蛍光体層を視認できる輝度で光らせてしまう。このように最も低い輝度のレベルが、予定している黒レベルではなく、白レベルに近づく現象を黒浮きと称している。黒浮きが生じると本来黒く見えるべきところが黒くならず、画面の画像のムラ、輝点等、画質の劣化として認識されることとなる。
【００１９】
そこで、本実施形態の電界放出素子においては、図６に示すように基板上のエミッタ１６とゲート電極１３との間に並列に抵抗部である抵抗Ｒ（具体的な態様は、図９、図１０を参照）を挿入している。抵抗Ｒ（抵抗層Ｒ）を挿入した場合の動作を以下に説明する。
【００２０】
抵抗Ｒをエミッタ１６とゲート電極１３との間に設ける場合には、リーク電流を抵抗Ｒに流すことが可能となる。そして、このようにリーク電流を抵抗Ｒに分流することによって、エミッタ１６とゲート電極１３との間の電圧Ｖ１の大きさは、低くなり、電界放出を生じる電界強度とはならず、エミッタ１６から放射する電子を無くしてしまうことができる。すなわち、放射電流を略零とすることが可能となる。このようにして、輝度レベル０は、黒に対応する輝度とすることができる。また、輝度レベル１と輝度レベル最大値との比率に応じた放射電流の比率をゲート１１の電圧Ｖｇの制御によって実現することができる。
【００２１】
以下に、抵抗Ｒが存在する場合の動作特性を、負荷曲線を用いて、より詳細に説明する。まず、図７の実線は、エミッタ１６とゲート電極１３との間の電圧Ｖ１に対する、カソード電極電流の特性を示すものである。縦軸のＬｏｇ（Ｉ）はログスケールでカソード電極電流を表すものである。また、図７のＦＥＡの動作特性として表示のある破線は放射電流を示すものであり、縦軸のＬｏｇ（Ｉ）はログスケールで放射電流を表すものである。また、抵抗の特性として表示のある別の破線は、抵抗Ｒに流れる抵抗電流を示すものであり、縦軸のＬｏｇ（Ｉ）はログスケールで抵抗電流を表すものである。ここで、トランジスタＴｒ１のドレイン８とソース７との間を流れるドレイン電流とカソード電極に流れるカソード電極電流とは等しい値である。
【００２２】
図７に示す特性を元に負荷曲線を描くと、図８に示されるようになる。動作点は、２つの実線の交点で表される。ここで、放射電流の値は、電圧Ｖ１を印加したときのＦＥＡ単体に流れる電流と等しいので、図８より、作図によって、この放射電流の値を求める。実線の交点で表される動作点（図８の黒丸）から垂直に線を延ばしてＦＥＡ単体の特性と交わったところの電流の値が放射電流の値と等しいものとなる。例えば、ゲート１１の電圧Ｖｇの値が電圧Ｖｇ３のときについては、カソード電極電流の値は電流Ｉｅ１３という値となる。この電流の大きさはトランジスタＴｒ１のドレイン８とソース７との間のドレイン電流の値と一致するものである。一方、放射電流は、２つの実線の交点から垂直に線を延ばし、破線で示すＦＥＡの特性と交わったところの電流の値である電流Ｉｅ２３となる。同様にして、ゲート１１の電圧ｖｇの値が電圧Ｖｇ２である場合には、カソード電極電流の値は電流Ｉｅ１２、放射電流の値は電流Ｉｅ２２となる。また、ゲート１１の電圧ｖｇの値が電圧Ｖｇ１である場合には、カソード電極電流の値は電流Ｉｅ１１、放射電流の値は零に近づくものとなる。すなわち、抵抗Ｒがある場合には、２つの実線の交点から垂直に線を延ばしても、横軸が電圧Ｖｔｈ以下であるので、破線で示すＦＥＡ単体の特性と交わることがなく、放射電流の値は限りなく零に近づくものとなるものである。
【００２３】
このようにして、抵抗Ｒの効果によって、トランジスタＴｒ１に流れるリーク電流の影響を排除して、黒浮きを防止し、黒レベルを大幅に引き下げることができることとなる。すなわち、２つの実線の交点から垂直に延ばした線が横軸と交差する点の電圧Ｖ１が電圧Ｖｔｈよりも低い場合にはトランジスタＴｒ１のリーク電流は、ほとんど抵抗Ｒを流れることとなる。
【００２４】
ここで、抵抗Ｒの値について説明する。抵抗Ｒの値は、画像表示装置の階調表現のための電流値を考慮して、ＦＥＡの特性に応じて決定されなければならない。すなわち、抵抗Ｒの値が大きすぎる場合には、リーク電流の影響を排除する効果が薄いものとなる。例えば、ＴＦＴ部にリーク電流の値が大きなトランジスタをトランジスタＴｒ１として採用する場合には、これに応じて、抵抗Ｒの値を小さいものとしなければ、黒浮きを十分に抑圧することができないものとなる。一方、抵抗Ｒの値を小さなものとすれば、黒浮きの発生は、完全に抑制できるものの、抵抗Ｒにおける電力損失が増加することとなる。
【００２５】
最も望ましい、抵抗Ｒの定め方は、制御可能な範囲のゲート１１の電圧Ｖｇの値に対する最小のドレイン電流であるリーク電流が、カソード電極１５に流れたときに、ＦＥＡ部のエミッタ１６とカソード電極１５との間の電圧Ｖ１が電圧Ｖｔｈとなるように抵抗Ｒの値を定めることである。このように、抵抗Ｒの値を定める場合には、電圧Ｖｇを制御して、放射電流の値を略零とする制御が可能となり、黒浮きの発生を防止するとともに、表示画面内すべてにわたって均一な輝度を得ることができる。
【００２６】
また別の好適なる抵抗Ｒの定め方は、エミッタ１６から放射される予め定める最大放射電流の値（白レベルに対応する放射電流）と、エミッタ１６から放射される最小放射電流（黒レベルに対応する放射電流）の値と、の比率が所望の値となるように設定されるものとしても良い。ここで、最小放射電流の値は、カソード電流制御用電力端子であるトランジスタＴｒ１のドレイン８を通過する最小電流であるリーク電流から抵抗Ｒによって分流される電流を差し引いた電流である。すなわち、白レベルと黒レベルとの輝度の比率を何段階に設定するか（分解能）に応じて、抵抗Ｒの値を定めるのである。例えば、分解能を２５６ステップに選択し、最大放射電流の相対的な大きさが２５６である場合について説明する。この場合には、所望の比率は２５６対１であり、最小放射電流の相対的な大きさは１でなければならない。ここで、図６の等価回路から明らかなように、最大放射電流の大きさは、抵抗Ｒの値にはほとんど依存しないが、最小放射電流の値は抵抗Ｒの値によって大きく制御できるものである。つまり、最大放射電流の大きさを最初に定め、リーク電流に対応する最小放射電流の相対的な大きさが１程度となるように抵抗Ｒの値を調整するのである。このようにして、抵抗Ｒの値を定めることによって、リーク電流によって、最小放射電流の相対的な大きさが１以上である過大な放射電流が流れることもなく、また、ゲート１１の電圧Ｖｇの値に応じて、相対的な放射電流の大きさが２とか３とかであるべき場合に、放射電流が流れないという事態の発生を防止できることとなる。このようにして、抵抗Ｒの値を調整して、分解能に応じて最適なる最小放射電流の大きさを適宜定め、表示画面内すべてにわたって均一な輝度を得ることができる。
【００２７】
この抵抗Ｒの値の具体的な一例は、電圧Ｖｔｈの値が３０Ｖ程度、輝度レベル１が４ｎＡ程度の場合においては、挿入する抵抗Ｒの値は１０ＧΩ（ギガ・オーム）程度となる。
【００２８】
抵抗Ｒを配置する位置は、必ずしも、図１の等価回路に示すように、エミッタ１６とゲート電極１３の近傍に限るものではなく、また、各々のエミッタ毎に抵抗Ｒを配置しなければならないものでもない。カソード電極１５とゲート電極１３との間の一箇所以上に抵抗Ｒを配置するものであっても良く、抵抗Ｒの位置に特に制限があるものではない。例えば、図９に抵抗層として示す位置、または図１０に抵抗層として示す位置に抵抗部として抵抗Ｒを配するものであっても良く、ＭＯＳＦＥＴやＴＦＴのような半導体素子を形成して、このような半導体素子の有する高抵抗特性を抵抗Ｒとして利用するものであっても良い。図９、図１０の各部の構成については、上述の説明における各部と同一の符号を付して、その説明を省略する。図９、図１０においては、トランジスタＴｒ１は、金属酸化膜電界効果素子（ＭＯＳＦＥＴ）として形成されているが、バイポーラプロセスで形成するものであっても良い。
【００２９】
次に、このような薄膜トランジスタ付き電界放出素子の製造工程を順に説明する。はじめの工程でまず、トランジスタを形成する。使用する基板は、シリコン基板上３００ｎｍ（ナノ・メータ）の熱酸化膜を形成したものにＬＰＣＶＤでポリシリコンを成膜したものを使用した。チャンネル部分を形成するポリシリコンの厚さは４０ｎｍである。ゲート絶縁膜はテトラエトキシシラン（ＴＥＯＳ）ガスを用いプラズマ援用化学的気相合成法（ＰＥ−ＣＶＤ）により形成し、厚さは１００ｎｍとした。ゲート電極には電子ビーム蒸着により形成したＮｂ薄膜（膜厚２００ｎｍ）を用い、チャンネル幅は２０μｍ（マイクロ・メータ）、長さは５０μｍとした。なお、基板は、本実施形態におけるシリコン基板（シリコンウエハ）で代表される半導体性材料に限らず、絶縁性材料、導電性材料を絶縁性材料でコートしたような材料を用いるものであっても良いものである。
【００３０】
ゲート電極形成の後、イオン注入を行いソースドレイン領域に不純物を導入する。イオン注入の後、活性化アニールを６２０℃で２４時間、真空中で行う。その後、トランジスタ層とＦＥＡ層とを分離するための層間絶縁膜を、ＴＥＯＳガスを用いたプラズマＣＶＤ法で形成し、その上にエミッタに給電するためのカソードラインを形成する。カソードラインは導電材料であれば材質は選ばないが、ＳｉＯ2との密着性や、その上に形成するエミッタとの親和性により、高濃度にドープしたポリシリコンやシリサイドなどが望ましい。
【００３１】
その上にエミッタ形状を形成するためのアモルファスシリコンをスパッタにより蒸着した。エミッタ形状は、１μｍの円形のＳｉＯ2ドットをマスクとして、ＲＩＥにより概形を形成し、アルゴンミリングによる先鋭化を用いて作製した。その後、絶縁膜（ＳｉＯ2）、ゲート電極（Ｎｂ）を成膜し、低粘度のフォトレジストを用いたエッチバックプロセスにより、ゲート開口を行った。
【００３２】
その後、コンタクトホールエッチング、アルミ配線を形成し、抵抗層を形成する。抵抗層は、高抵抗であることを必要とするため、ノンドープ（ドーピングがされない状態）のアモルファスシリコン、ポリシリコン又はシリコンカーバイドなどが望ましい。最後に、緩衝フッ酸（ＢＨＦ）によるエミッタの開口を行ってデバイスとして完成する。図１１に図によって製造の過程を示す。
【００３３】
なお、以上、シリコンをエミッタとする場合について説明したが、スピント型エミッタを用いるものであっても良い。また、エミッタはカーボンナノチューブを用いるものであっても良い。また、電極材料などは、Ｎｂを例に挙げたが、電極材料はＮｂに限られるものではない。
【図面の簡単な説明】
【００３４】
【図１】一般的な薄膜トランジスタ付き電界放出素子の等価回路を示す図である。
【図２】一般的なトランジスタの特性を示す図である。
【図３】一般的な電界放出素子の特性を示す図である。
【図４】一般的な電界放出素子の特性を示す図である。
【図５】一般的な薄膜トランジスタ付き電界放出素子の動作特性を示す図である。
【図６】実施形態の薄膜トランジスタ付き電界放出素子の等価回路を示す図である。
【図７】実施形態の薄膜トランジスタ付き電界放出素子の動作特性を示す図である。
【図８】実施形態の薄膜トランジスタ付き電界放出素子の別の動作特性を示す図である。
【図９】実施形態の薄膜トランジスタ付き電界放出素子の構造の一部を示す図である。
【図１０】実施形態の薄膜トランジスタ付き電界放出素子の別の構造の一部を示す図である。
【図１１】実施形態の薄膜トランジスタ付き電界放出素子の製造工程を示す図である。
【図１２】背景技術の薄膜トランジスタ付き電界放出素子の構造の一部を示す図である。
【図１３】背景技術の薄膜トランジスタ部と電界放射陰極列部との一部を示す図である。
【符号の説明】
【００３５】
７  ソース、８  ドレイン、１３  ゲート電極、１５  カソード電極、１６  エミッタ、Ｒ  抵抗、Ｔｒ１  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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