(57)【要約】【課題】従来はチップ型コンデンサをグリッド端子の配列方向に沿って表面実装しているため、ＢＧＡ半導体装置の多ピン化が進むと、実装基板のグリッド端子に形成されたランド部間の距離が短くなり、チップ型コンデンサの実装作業が益々難しくなって実装不良を招き、あるいは実装できなくなる虞がある。【解決手段】本発明のコンデンサアレイの実装構造１０は、ＢＧＡ半導体装置２０が実装された実装基板１１の反対側の面に形成されたグリッド端子１１Ａに対して低ＥＳＬコンデンサアレイ１２を半田付けにて実装した構造であって、低ＥＳＬコンデンサアレイ１２をグリッド端子１１Ａの配列方向に対して４５°の角度θを形成して斜めに配置した実装構造である。【選択図】図１
2007129046.tif 000002
【特許請求の範囲】
【請求項１】
ボールグリッドアレイ型半導体装置が実装された基板のグリッド端子に対してコンデンサアレイを半田付けにて実装するコンデンサアレイの実装構造であって、上記コンデンサアレイを上記グリッド端子の配列方向に対して斜めに配置したことを特徴とするコンデンサアレイの実装構造。
【請求項２】
上記コンデンサアレイは、低ＥＳＬチップ型コンデンサアレイであることを特徴とする請求項１に記載のコンデンサアレイの実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボールグリッドアレイ半導体装置が実装された基板の反対側の面にコンデンサアレイを実装した構造に関し、更に詳しくは、コンデンサの実装が困難な状態まで狭ピッチ化したグリッド端子に対応可能なコンデンサの実装構造に関するものである。
【背景技術】
【０００２】
半導体装置は、高性能化、高機能化に伴って多ピン化している。また、電子機器の小型軽量化によって半導体装置の高密度実装の要求が強くなってきている。半導体装置の多ピン化に伴って端子が増え、しかも高密度実装に対する要求から端子の狭ピッチ化が急激に進んでいる。そこで、このような要求に応える半導体装置として、例えばボールグリッドアレイ（以下、「ＢＧＡ」と称す。）型の半導体装置が実用化されている。
【０００３】
ＢＧＡ半導体装置が実装された基板には、ＢＧＡ半導体装置の機能を補償するデカップリングコンデンサが表面実装されている。デカップリングコンデンサを基板に実装する場合には、従来はＢＧＡ半導体装置が実装された基板の反対側の面に形成されたグリッド端子に対して、その配列方向に沿ってチップ型コンデンサを配置し、実装している。
【０００４】
また、例えば特許文献１では積層コンデンサ及び半導体装置並びに電子回路基板が提案され、この電子回路基板ではデカップリングコンデンサとして３端子コンデンサが用いられている。３端子コンデンサを用いることによって、充分な容量と低い自己インダクタンス、高いＬＣ共振周波数を実現している。この場合においても３端子コンデンサをグリッド端子の配列方向に沿って配置し、実装している。
【０００５】
【特許文献１】特開２００２−０２５８５６
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来はチップ型コンデンサをグリッド端子の配列方向に沿って表面実装しているため、ＢＧＡ半導体装置の多ピン化が進むと、実装基板のグリッド端子に形成されたランド部間の距離が短くなり、チップ型コンデンサの実装作業が益々難しくなって実装不良を招き、あるいは実装できなくなる虞がある。また、特許文献１の電子回路基板の技術では、デカップリングコンデンサとして３端子コンデンサを使うため、そのグランド電極とこれに対応する実装基板のグリッド端子が離れてしまい、その間の配線が長くなってインダクタンス成分が増加し、挿入損失特性が劣化する。また、３端子コンデンサを複数実装する場合には、ＢＧＡ半導体装置の電源端子及び接地端子を直列にして実装せざるを得なかった。
【０００７】
本発明は、上記課題を解決するためになされたもので、ＢＧＡ半導体装置の実装基板のグリッド端子間の距離が短くなってもコンデンサを確実に実装することができると共にコンデンサの高い高周波挿入損失特性を維持することができ、更に、ＢＧＡ半導体装置の電源端子及びグランド端子にコンデンサを効率的に実装することができるコンデンサアレイの実装構造を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の請求項１に記載のコンデンサアレイの実装構造は、ボールグリッドアレイ型半導体装置が実装された基板のグリッド端子に対してコンデンサアレイを半田付けにて実装するコンデンサアレイの実装構造であって、上記コンデンサアレイを上記グリッド端子の配列方向に対して斜めに配置したことを特徴とするものである。
【０００９】
また、本発明の請求項２に記載のコンデンサアレイの実装構造は、請求項１に記載の発明において、上記コンデンサアレイは、低ＥＳＬチップ型コンデンサアレイであることを特徴とするものである。
【発明の効果】
【００１０】
本発明の請求項１及び請求項２に記載の発明によれば、ＢＧＡ半導体装置の実装基板のグリッド端子間の距離が短くなってもコンデンサを確実に実装することができると共にコンデンサの高い高周波挿入損失特性を維持することができ、更に、ＢＧＡ半導体装置の電源端子及びグランド端子にコンデンサを効率的に実装することができるコンデンサアレイの実装構造を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図１〜図７に示す実施形態に基づいて本発明について説明する。
【００１２】
第１の実施形態
本実施形態のコンデンサアレイの実装構造１０は、例えば図１、図２に示すように、実装基板１１の一方の主面に形成されたグリッド端子１１Ａの配列方向に対して平面形状が長方形のチップ型コンデンサアレイ（以下、単に「コンデンサアレイ」と称す。）１２が斜めに配置された実装構造になっている。そして、同図に示すように、グリッド端子１１Ａの横配列方向をａとし、コンデンサアレイ１２の長軸方向をｂとすると、グリッド配列方向ａとコンデンサアレイ１２の長軸方向ｂの成す角度θは４５°になる。
【００１３】
また、実装基板１１の他方の主面（同図では上面）には、図２に示すように下面のグリッド端子１１Ａに対応するグリッド端子１１Ｂが形成されている。これらのグリッド端子１１Ａ、１１Ｂは、実装基板１１の上面に実装されたＢＧＡ半導体装置２０のグリッド端子（図示せず）の配列パターンに即したパターンで形成されている。実装基板１１の上下両面のグリッド端子１１Ａ、１１Ｂは、同図に示すように、スルーホールまたはビアホール（以下、「スルーホール」で代表する。）内に充填された導体部１１Ｃを介して電気的に接続されている。また、実装基板１１の両面には所定のパターンで配線導体（図示せず）が形成され、これらの配線導体のランド部１１Ｄ、１１Ｅが導体部１１Ｃの上下両端にそれぞれ接続されている。グリッド端子１１Ａ、１１Ｂは、いずれも導体部１１Ｃ上に形成された半田ボールによって形成されている。スルーホールの内周面にはめっき等の手段により導体膜（図示せず）が形成されている。
【００１４】
本実施形態に用いられるコンデンサアレイ１２は、図１、図３に示すように、複数のセラミック層１２Ａが積層されたセラミック素体部と、セラミック素体部内で短軸方向に互いに平行して延び且つ上下のセラミック層１２Ａ、１２Ａ間に複数段に渡って形成された第１内部電極１２Ｂ、１２Ｂと、セラミック素体部内で長軸方向に延び且つ第１内部電極１２Ｂ、１２Ｂとの間にセラミック層１２Ａを挟んで上下複数段に渡って形成された第２内部電極１２Ｃと、第１内部電極１２Ｂ、１２Ｂの両端面にそれぞれ接続され且つセラミック素体部の長軸方向の側面及び上下両面の端部を被覆する２対の第１外部端子電極１２Ｄ、１２Ｅと、第２内部電極１２Ｃの両端面にそれぞれ接続され且つセラミック素体部の端軸方向の側面及び上下両面の端部を被覆する一対の第２外部端子電極１２Ｆ、１２Ｇと、を備え、等価直列インダクタンスを含む残留インダクタンスの低いコンデンサアレイ（以下、「低ＥＳＬコンデンサアレイ」と称す）として構成されている。また、図１に示すように、第１外部端子電極１２Ｄ、１２Ｅは斜め方向で対峙する電源側のグリッド端子１１Ａ、１１Ａにそれぞれ接続され、第２外部端子電極１２Ｆ、１２Ｇは斜め方向に並ぶグランド側のグリッド端子１１Ａ、１１Ａにそれぞれ接続されている。第２外部端子電極１２Ｆ、１２Ｇが接続されたグリッド端子１１Ａ、１１Ａの間には未使用のグリッド端子１１Ａ（図１では破線で示してある）が介在している。
【００１５】
本実施形態の実装構造では低ＥＳＬコンデンサアレイ１２は、図１、図４に示すようにグリッド端子１１Ａに対して斜めに配置されているが、従来の実装構造では図５に示すように低ＥＳＬコンデンサアレイ１２’がグリッド端子１１Ａの配列方向に一致させて配置されている。このように、本実施形態の実装構造における第１外部端子電極１２Ｄ、１２Ｅが接続されるランド部１１Ｃ、１１Ｃ間の距離ｄ（図４参照）と、従来の実装構造における第１外部端子電極１２’Ｄ、１２’Ｅが接続されるランド部１１’Ｃ、１１’Ｃ間の距離ｄ１（図５参照）とを比較すると、本実施形態における距離ｄは従来の電極間距離ｄ１よりも長く、従来の電極間距離ｄ１の１．４倍の長さになっている。
【００１６】
ここで、ランド部１１Ｃ、１１Ｃ間の距離ｄを第１外部端子電極１２Ｄ、１２Ｅの電極間距離とし、ランド部１１’Ｃ、１１’Ｃ間の距離ｄ１を第１外部端子電極１２’Ｄ、１２’Ｅの電極間距離とすると、ＢＧＡ半導体装置２０の多ピン化が進んでグリッド端子が狭ピッチ化すると、従来の実装構造では電極間距離ｄ１が短くなって低ＥＳＬコンデンサアレイ１２’の実装が困難になっても、本実施形態の実装構造では電極間距離ｄが電極間距離ｄ１の１．４倍に拡大しているため、低ＥＳＬコンデンサアレイ１２の実装に距離的に余裕ができ、実装作業の難度が下がって低ＥＳＬコンデンサアレイ１２を確実に実装することができ、実装不良を防止することができる。また、本実施形態の実装構造では電極間距離ｄが従来の電極間距離ｄ１と比較して長いため、同一側面で隣り合う第１外部端子電極１２Ｄ、１２Ｅ間の短絡を予防することができる。更に云えば、本実施形態の実装構造では低ＥＳＬコンデンサアレイ１２を斜めに配置することで、電極間距離ｄに余裕ができるため、グリッド端子１１Ａのピッチ（ｄ１）に合わせて低ＥＳＬコンデンサアレイ１２を小型化しなくて良い。
【００１７】
また、本実施形態では、低ＥＳＬコンデンサアレイ１２を斜めに実装することにより、第２外部端子電極１２Ｆ、１２Ｇが接続されたグランドライン全体の残留インダクタンスを下げて、低ＥＳＬコンデンサアレイ１２の高い高周波挿入損失を維持することができる。しかも、図４、図５に示すように、従来の実装構造では低ＥＳＬコンデンサアレイ１２の真下に未使用のグリッド端子１１Ｃ、１１Ｃが２個あるが、本実施形態の実装構造では低ＥＳＬコンデンサアレイ１２の真下に未使用のグリッド端子１１Ｃが１個しかないことから、本実施形態では未使用のグリッド端子１１Ｃを減少させることができる。
【００１８】
以上説明したように本実施形態によれば、ＢＧＡ半導体装置２０が実装された実装基板１１のグリッド端子１１Ａの配列方向に対して低ＥＳＬコンデンサアレイ１２を斜めに配置してグリッド端子１１Ｃを介して実装基板１１に実装してあるため、ＢＧＡ半導体装置２０の多ピン化が進んでも、低ＥＳＬコンデンサアレイ１２の実装作業の難度を下げて低ＥＳＬコンデンサアレイ１２を確実に実装することができ、実装不良を防止することができる。また、低ＥＳＬコンデンサアレイ１２の隣接する第１外部端子電極１２Ｄ、１２Ｅの電極間距離も長くなり、第１外部端子電極１２Ｄ、１２Ｅ間の短絡を防止することができる。
【００１９】
更に、低ＥＳＬコンデンサアレイ１２の第２外部端子電極１２Ｇ、１２Ｈをグランド側のグリッド端子１１Ｃに接続するため、グランドライン全体の残留インダクタンスを下げて、低ＥＳＬコンデンサアレイ１２の高い高周波挿入損失特性を維持したまま、未使用のグリッド端子１１Ｃを減少させることができる。また、ＢＧＡ半導体装置２０の電源及びグランドに２対の第１外部端子電極１２Ｅ、１２Ｆ及び第２外部端子電極１２Ｇ、１２Ｈを介して低ＥＳＬコンデンサアレイ１２を効率的に実装することができる。
【００２０】
第２の実施形態
本実施形態のコンデンサアレイの実装構造は、低ＥＳＬタイプでないコンデンサアレイを用いている以外は、第１の実施形態に準じて構成されているため、第１の実施形態と同一部分または相当部分には同一符号を付して本実施形態について説明する。
【００２１】
本実施形態のコンデンサアレイの実装構造１０Ａは、例えば図６に示すように、実装基板１１の下面に形成されたグリッド端子１１Ａに対して平面形状が長方形のコンデンサアレイ１２が斜めに配置された実装構造になっている。そして、同図に示すように、グリッド端子１１Ａの配列方向と、コンデンサアレイ１２の配列方向の成す角度θは４５°になっている。
【００２２】
コンデンサアレイ１２は、図６、図７に示すように、複数のセラミック層１２Ａが積層されたセラミック素体部と、セラミック素体部内で短軸方向に互いに平行して延び且つ上下のセラミック層１２Ａ、１２Ａ間に複数段に渡って形成された内部電極１２Ｂ、１２Ｂと、内部電極１２Ｂ、１２Ｂの両端面にそれぞれ接続され且つセラミック素体部の長軸方向の側面及び上下両面の端部を被覆する２対の第１外部端子電極１２Ｄ、１２Ｅと、を備えて構成されている。外部端子電極１２Ｄ、１２Ｅは斜め方向で対峙する電源側のグリッド端子１１Ａ及びグランド側のグリッド端子１１Ａにそれぞれ接続されている。そして、コンデンサアレイ１２の中央の真上には図６に示すように未使用のグリッド端子１１Ａが介在している。
【００２３】
本実施形態によれば、コンデンサアレイ１２が低ＥＳＬでないこと以外は、第１の実施形態と同様の作用効果を期することができる。
【００２４】
尚、本発明は上記各実施形態に何等制限されるものではなく、要は、ＢＧＡ半導体装置が実装された実装基板の反対側の面に形成されたグリッド端子の配列方向に対してコンデンサアレイを斜めに配置して構成された実装構造であれば、本発明に包含される。
【産業上の利用可能性】
【００２５】
本発明は、電子機器等に用いられるコンデンサアレイの実装構造に好適に利用することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明のコンデンサアレイの実装構造の一実施形態を示す平面図である。
【図２】図１に示すコンデンサアレイの実装構造をＩＩ−ＩＩ線に沿って切断した断面図である。
【図３】図２に示す低ＥＳＬコンデンサアレイのセラミック素体部を分解して示す斜視図である。
【図４】図１に示すコンデンサアレイの実装構造の第１外部端子電極の電極間距離を説明するための説明図である。
【図５】従来の実装構造における低ＥＳＬコンデンサアレイの第１外部端子電極の電極間距離を説明するための説明図である。
【図６】本発明のコンデンサアレイの実装構造の他の実施形態を示す平面図である。
【図７】図６に示すコンデンサアレイのセラミック素体部を分解して示す斜視図である。
【符号の説明】
【００２７】
１０、１０Ａ    コンデンサアレイの実装構造
１１    実装基板
１１Ａ  グリッド端子
１２    コンデンサアレイ（チップ型コンデンサアレイ）
【図１】
2007129046.tif 000003
【図２】
2007129046.tif 000004
【図３】
2007129046.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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