(57)【要約】【課題】設計の自由度に優れ、また、微細化が可能な構造を有する、強誘電体膜を用いた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板１１上に形成された下部電極１２と、下部電極１２の上に形成された強誘電体膜１３と、強誘電体膜１３の上に互いに間隔を置いて配置されたソース電極１４及びドレイン電極１５と、ソース電極１４とドレイン電極１５との間に形成された絶縁膜１６とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成された導電膜と、
前記導電膜の上方又は下方に形成された強誘電体膜と、
前記強誘電体膜を挟んで前記導電膜と対向する位置に配置され、且つ、互いに間隔を置いて配置されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に形成された絶縁膜とを備えていることを特徴とする半導体記憶装置。
【請求項２】
前記導電膜は、平面的に見て、前記ソース電極が存在する領域、前記ドレイン電極が存在する領域、及び、前記強誘電体膜と前記絶縁膜との界面が存在する領域によって構成される単位素子形成領域毎に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記導電膜は、前記強誘電体膜と前記絶縁膜との界面の上方又は下方に位置する領域に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記導電膜と、前記ソース電極及び前記ドレイン電極のうちの少なくとも一方とを利用して、前記強誘電体膜における前記絶縁膜の上方又は下方に位置する領域に電界を形成する電界形成手段をさらに備えていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体記憶装置。
【請求項５】
前記導電膜は、
前記強誘電体膜を介して前記ソース電極と対向するように形成された第１の部分と、
前記導電膜と間隔を置いて配置され、前記強誘電体膜を介して前記ドレイン電極と対向するように形成された第２の部分とからなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第１の部分及び前記ドレイン電極よりなる組み合わせ、並びに前記第２の部分及び前記ソース電極よりなる組み合わせのうちの少なくとも一方を利用して、前記強誘電体膜における前記絶縁膜の上方又は下方に位置する領域に電界を形成する電界形成手段をさらに備えていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記強誘電体膜における前記絶縁膜の上方又は下方に位置する領域に含まれる結晶粒の分極方向は、前記強誘電体膜における前記絶縁膜の上方又は下方に位置する領域に形成される電界の方向とほぼ一致していることを特徴とする請求項４又は６に記載の半導体記憶装置。
【請求項８】
前記強誘電体膜における前記絶縁膜の上方又は下方に位置する領域は、単一の結晶粒によって構成されていることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体記憶装置。
【請求項９】
前記絶縁膜の比誘電率は、前記強誘電体膜の比誘電率よりも高いことを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記絶縁膜は、強誘電体によって構成されていることを特徴とする請求項１〜９のうちのいずれか１項に記載の半導体記憶装置。
【請求項１１】
半導体基板上に形成されたゲート電極と、
互いに間隔を置いて配置され、前記ゲート電極によって制御されるチャネルと電気的に接続する第１のソース電極及び第１のドレイン電極とを有する第１の素子と、
前記第１の素子を覆うように配置された第１の絶縁膜上に形成された導電膜と、
前記導電膜の上に形成され、強誘電体膜及び第２の絶縁膜よりなる積層構造と、
前記強誘電体膜と前記第２の絶縁膜との界面に電流を印加可能な位置に形成された第２のソース電極及び第２のドレイン電極とを有する第２の素子とを備えており、
前記第１のソース電極は、前記第２のソース電極と電気的に接続されており、
前記第１のドレイン電極は、前記第２のドレイン電極と電気的に接続されていることを特徴とする半導体記憶装置。
【請求項１２】
前記第１の素子は、前記第２の素子の下方領域に配置されていることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記第１の素子及び前記第２の素子よりなるメモリセルがビット線方向及びワード線方向に行列状に配置されてなるメモリセルアレイを有し、
前記メモリセルアレイにおけるビット線方向の各メモリセル群において、一のメモリセルと、前記一のメモリセルにビット線方向で隣り合うメモリセルとは、前記第１のソース電極又は前記第１のドレイン電極を共有していることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１４】
前記第１の素子及び前記第２の素子よりなるメモリセルがビット線方向及びワード線方向に行列状に配置されてなるメモリセルアレイを有し、
前記メモリセルアレイにおけるビット線方向の各メモリセル群において、一のメモリセルと、前記一のメモリセルにビット線方向で隣り合うメモリセルとは、前記第２のソース電極又は前記第２のドレイン電極を共有していることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１５】
半導体基板上に複数のメモリセルがビット線方向及びワード線方向に行列状に配置されてなるメモリセルアレイを有する半導体記憶装置の駆動方法であって、
前記メモリセルは、
前記半導体基板上に形成されたゲート電極と、互いに間隔を置いて配置され、前記ゲート電極によって制御されるチャネルと電気的に接続する第１のソース電極及び第１のドレイン電極とを有する第１の素子と、
前記半導体基板上に、前記第１の素子を覆うように配置された第１の絶縁膜上に形成された導電膜と、前記導電膜の上に形成され、強誘電体膜及び第２の絶縁膜よりなる積層構造と、前記強誘電体膜と前記第２の絶縁膜との界面に電流を印加可能な位置に形成され、前記第１のソース電極と電気的に接続する第２のソース電極と、前記第１のドレイン電極と電気的に接続する第２のドレイン電極とを有する第２の素子とによって構成され、
前記メモリセルアレイにおけるビット線方向の各メモリセル群において、一のメモリセルと、前記一のメモリセルに前記ビット線方向で隣り合うメモリセルとは、前記第１のソース電極又は前記第１のドレイン電極を共有し、且つ、前記第２のソース電極又は前記第２のドレイン電極を共有しており、
前記複数のメモリセルのうちデータの書き込み又は読み出しの動作対象として選択するメモリセルにおける前記ゲート電極と接地する工程（ａ）と、
前記複数のメモリセルのうち前記動作対象として選択しないメモリセルにおける前記ゲート電極に対して電圧を印加する工程（ｂ）とを備えることを特徴とする半導体記憶装置の駆動方法。
【請求項１６】
前記メモリセルには、
前記ビット線方向の各メモリセル群における前記第１のドレイン電極及び前記第２のドレイン電極と接続するビット線と、
前記導電膜は、前記ワード線方向の各メモリセル群における各前記第２のソース電極同士を接続するソース線であって、
前記工程（ａ）及び前記工程（ｂ）よりも後に、
前記ビット線に書き込みデータに対応する電圧を印加する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記ソース線にパルス電圧を印加する工程（ｄ）とを備えることを特徴とする請求項１５に記載の半導体記憶装置の駆動方法。
【請求項１７】
前記メモリセルには、
前記ビット線方向の各メモリセル群における前記第１のドレイン電極及び前記第２のドレイン電極と接続するビット線が設けられており、
前記導電膜は、前記ワード線方向の各メモリセル群における各前記第２のソース電極同士を接続するソース線であって、
前記工程（ａ）及び前記工程（ｂ）よりも後に、
前記ソース線にパルス電圧を印加する工程と（ｅ）と、
前記工程（ｅ）よりも後に、前記ビット線に出現する電圧を検出する工程（ｆ）とを備えることを特徴とする請求項１５に記載の半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜をゲート絶縁膜として用いた強誘電体メモリ素子に関する。
【背景技術】
【０００２】
強誘電体膜を用いた不揮発性メモリには、大きく分けてキャパシタ型とＭＦＳＦＥＴ（Metal-Ferroelectric-Semiconductor Field Effect Transistor）型との２種類がある。
【０００３】
キャパシタ型の不揮発性メモリの場合では、情報を読み出す際に、記憶されていた情報を破壊してしまうので、情報を書き込む動作が再度必要となる。このため、情報を読み出す毎に強誘電体膜の分極を反転させることになるので、強誘電体膜の分極反転疲労が問題となる。また、１Ｔ１Ｃ型を量産するためには課題が多く、微細化する際においても問題が多く存在している。
【０００４】
一方、ＭＦＳＦＥＴ型の不揮発性メモリの場合では、情報の読み出しは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することによって行なわれるので、分極の反転を伴うことなく情報の読み出しができる、つまり、非破壊で情報を読み出すことができる。また、キャパシタ型の不揮発性メモリの場合と比べて、メモリセル領域の微細化が可能であり、古くから研究されている。しかしながら、ＭＦＳＦＥＴ型の不揮発性メモリの場合には、シリコン基板の上に強誘電体膜を形成する必要があるが、シリコン基板の上に強誘電体膜を形成することは容易ではなく、この問題を回避するために提案されているＭＦＩＳＦＥＴ（Metal-Ferroelectric-Insulator-Semiconductor Field Effect Transistor）型の不揮発性メモリであっても、フラットバンドシフト又はメモリ保持などに関する問題がある。
【０００５】
以上のような問題を解決するために、従来から、強誘電体膜と絶縁膜との界面にキャリアを伝導させることにより、情報の読み出しを可能とする構造を有する界面伝導素子が提案されている（例えば、特許文献１参照）
−従来の半導体記憶装置の構造−
図５は、特許文献１に提案されている従来の界面伝導素子を含む半導体記憶装置の構造を示す要部断面図である。
【０００６】
図５に示すように、半導体基板１０１の上には、導電膜１０２及び絶縁膜１０３がこの順で形成されている。絶縁膜１０３の上には、互いに間隔を置いて配置されたソース電極１０４及びドレイン電極１０５が形成されている。また、絶縁膜１０３上におけるソース電極１０４とドレイン電極１０５との間の領域には、強誘電体膜１０６が形成されている。強誘電体膜１０６の上には、ゲート電極１０７が形成されている。
【特許文献１】特開２００３−３３２５３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、従来の半導体記憶装置において、情報を書き込む場合、上述したように、ゲート電極１０７と導電膜１０２との間に電圧を印加することにより、強誘電体膜１０６の分極の向きを定めている。しかしながら、ゲート電極１０７と導電膜１０２との間には、強誘電体膜１０６の他にも絶縁膜１０３が存在しているので、強誘電体膜１０６中に十分な分極を生じさせるためには、ゲート電極１０７と導電膜１０２との間に高い電圧を印加する必要がある。このため、絶縁膜１０３及び強誘電体膜１０６の絶縁破壊、並びに強誘電体膜の比誘電率を考慮したデバイス設計を行なう必要が生じるので、デバイスの形状又は材料選択などの点において大きな制約を受けることになる。
【０００８】
また、強誘電体膜１０６中に分極を生じさせるためには、ゲート電極１０７を用いることが必須であるので、半導体記憶装置の微細化の観点においては、ゲート電極１０７の存在が大きな障害となっている。
【０００９】
さらに、上記従来の半導体記憶装置を構成する界面伝導素子をアレイ化した場合には、以下に示す問題が発生する。
【００１０】
図１３は、従来の界面伝導素子をアレイ化した場合の回路構成図を示している。
【００１１】
図１３では、従来の界面導素子である例えば第１〜第６の素子２０１〜２０６がアレイ状に配置されており、第１〜第３の素子２０１〜２０３のソース電極に接続するソース線ＳＬ0 及びドレイン電極に接続するビット線ＢＬ0 が配置され、同様に、第４〜第６の素子２０４〜２０６のソース電極に接続するソース線ＳＬ1 及びドレイン電極に接続するビット線ＢＬ1 が配置されている。また、第１及び第４の素子２０１及び２０４の強誘電体容量の一方の電極に接続するワード線ＷＬ0 が配置され、同様に、第２及び第５の素子２０２及び２０５の強誘電体容量の一方の電極に接続するワード線ＷＬ1 、並びに、第３及び第６の素子２０３及び２０６の強誘電体容量の一方の電極に接続するワード線ＷＬ2 が配置されている。また、第１〜第３の素子の強誘電体容量の他方の電極に接続するプレート線ＰＬ0 及び第４〜第６の素子の強誘電体容量の他方の電極に接続するプレート線ＰＬ1 が配置されている。
【００１２】
前述したように、当該界面伝導素子を用いたメモリ素子では、強誘電体膜と絶縁膜との界面に流れる電流を検知し、分極の方向によって界面に流れる電流の大きさが異なることを利用して、分極の方向の違いを情報として読み出す。しかしながら、例えば第１の素子２０１を読み出す場合には、第２の素子２０２及び第３の素子２０３に対しても、ソース線ＳＬ0 とビット線ＢＬ0 間の電流が流れる。このため、複数の素子をビット線に接続すると情報を一意に検出することができないという問題がある。また、書き込み時において、書き込み対象として選択していない素子の分極状態が破壊され、読み出す際に読み出し誤りを発生してしまうという問題がある。これは、例えば第１の素子２０１へ書き込みを行う場合、ワード線ＷＬ0 及びソース線ＳＬ0 へ電圧パルスを印加することになるが、例えば、書き込み対象ではない第４の素子２０４に接続するソース線ＳＬ1 はハイインピーダンス状態に設定することで、第４の素子２０４内の強誘電体容量への電圧印加を防止することができる。しかし、現実には、ソース線ＳＬ1 は例えば基板と容量結合し、微小な電圧がソース線ＳＬ1 に発生してしまう。その結果、第１の素子２０１への書き込み時に、書き込み対象ではない第４の素子２０４に対して微少な電圧が印加され、第４の素子２０４における強誘電体の分極が減少してしまうというディスターブの問題が発生する。
【００１３】
前記に鑑み、本発明の目的は、設計の自由度に優れ、また、微細化が可能な構造を有する、強誘電体膜を用いた半導体記憶装置を提供することである。さらに、読み出しを一意に決定することが可能であって、また、上記ディスターブの問題の発生を防止可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明の第１の側面に係る半導体記憶装置は、基板上に形成された導電膜と、導電膜の上方又は下方に形成された強誘電体膜と、強誘電体膜を挟んで導電膜と対向する位置に配置され、且つ、互いに間隔を置いて配置されたソース電極及びドレイン電極と、ソース電極とドレイン電極との間に形成された絶縁膜とを備えている。
【００１５】
本発明の第１の側面に係る半導体記憶装置によると、強誘電体膜における絶縁膜の上方又は下方に位置する領域における分極反転を利用して、強誘電体膜と絶縁膜との界面を伝導するキャリアを検出することにより、情報の読み出し及び書き込みを行なうことが可能になる。すなわち、導電膜と、ソース電極及びドレイン電極の少なくとも一方との間に電圧を印加すると、強誘電体膜における絶縁膜の上方又は下方に位置する領域に、ソース電極及びドレイン電極の少なくとも一方の端部などから生じる電界が形成されることにより、当該領域で生じる分極反転を利用して情報の書き込みを行なうことができると共に、当該領域の分極反転によって変化する、強誘電体膜と絶縁膜との界面におけるキャリアの伝導を検出することにより、情報の読み出しを行なうことができる。そして、本構成によると、情報の書き込みに必要な電圧の印加は、強誘電体膜の単層のみに対して行なえばよいため、従来例のようなデバイス設計上の制約を受けることがなくなり、設計の自由度が向上する。また、本構成によると、導電膜とソース電極及びドレイン電極の少なくとも一方とを用いて、情報の書き込みに必要な電圧の印加を行なうことができ、従来例のようにゲート電極を用いる必要がないので、半導体装置の微細化にとって優れた構造である。
【００１６】
また、本発明の第１の側面に係る半導体記憶装置において、導電膜は、平面的に見て、ソース電極が存在する領域、ドレイン電極が存在する領域、及び、強誘電体膜と絶縁膜との界面が存在する領域によって構成される単位素子形成領域毎に形成されていることが好ましい。
【００１７】
このようにすると、導電膜が単位素子形成領域毎に形成されるので、単位素子を構成する当該半導体記憶装置をアレイ状に配置した場合に、各単位素子内の強誘電体膜に対して選択的に電圧を印加することができる。
【００１８】
また、本発明の第１の側面に係る半導体記憶装置において、導電膜は、強誘電体膜と絶縁膜との界面の上方又は下方に位置する領域に形成されていることが好ましい。
【００１９】
このようにすると、単位素子形成領域内における強誘電体膜のうち、分極反転を生じさせる必要がある領域のみに選択的に電圧を印加することが可能になる。また、導電膜は、強誘電体膜と絶縁膜との界面の上方又は下方に位置しており、導電膜のうち、ソース電極及びドレイン電極が存在している領域と平面的に見てオーバーラップする領域が全くないか又はオーバーラップする領域がわずかであると、導電膜とソース電極及びドレイン電極の少なくとも一方との間に高電圧を印加した場合であっても、強誘電体膜における絶縁破壊を生じさせることなく、強誘電体膜における絶縁膜の上方又は下方に位置する領域に分極反転を確実に生じさせることができる。
【００２０】
また、本発明の第１の側面に係る半導体記憶装置は、強誘電体膜における絶縁膜の上方又は下方に位置する領域に電界を形成する構成として、導電膜と、ソース電極及びドレイン電極のうちの少なくとも一方とを利用する電界形成手段をさらに備える。
【００２１】
また、本発明の第１の側面に係る半導体記憶装置において、導電膜は、強誘電体膜を介してソース電極と対向するように形成された第１の部分と、第１の部分と間隔を置いて配置され、強誘電体膜を介してドレイン電極と対向するように形成された第２の部分とからなることが好ましい。
【００２２】
このようにすると、単位素子形成領域内における強誘電体膜のうち、分極反転を生じさせる必要がある領域のみに選択的に電圧を形成することが可能になる。また、第１の部分及びドレイン電極よりなる組み合わせ、並びに第２の部分及びソース電極よりなる組み合わせのうちの少なくとも一方を用いると、強誘電体膜における絶縁膜の上方又は下方に位置する領域に電界を効率的に形成することができる。さらに、これらの組み合わせを利用することから、これらの組み合わせの少なくとも一方に対して高電圧を印加した場合であっても、強誘電体膜における絶縁破壊を生じさせることなく、強誘電体膜における絶縁膜の上方又は下方に位置する領域に分極反転を確実に生じさせることができる。
【００２３】
また、本発明の第１の側面に係る半導体記憶装置は、強誘電体膜における絶縁膜の上方又は下方に位置する領域に電界を形成する構成として、第１の部分及びドレイン電極よりなる組み合わせ、並びに第２の部分及びソース電極よりなる組み合わせのうちの少なくとも一方を利用する電界形成手段をさらに備える。
【００２４】
また、本発明の第１の側面に係る半導体記憶装置において、強誘電体膜における絶縁膜の上方又は下方に位置する領域に含まれる結晶粒の分極方向は、強誘電体膜における絶縁膜の上方又は下方に位置する領域に形成される電界の方向とほぼ一致していることが好ましい。
【００２５】
このようにすると、最小限の電界により、強誘電体膜における絶縁膜の上方又は下方に位置する領域に分極反転を生じさせることができる。具体的には、キャリアの伝導に利用される強誘電体膜と絶縁膜との界面では、電界がこの界面に対して斜め又は平行に形成されるので、強誘電体膜における界面の上方又は下方に位置する領域に含まれる結晶粒の分極方向がこの界面に対して斜め又は平行になるように、強誘電体膜を形成するとよい。
【００２６】
また、本発明の第１の側面に係る半導体記憶装置において、強誘電体膜における絶縁膜の上方又は下方に位置する領域は、単一の結晶粒によって構成されていることが好ましい。
【００２７】
このようにすると、結晶粒界での電子のトラップの影響などを排除することができるので、強誘電体膜と絶縁膜との界面におけるキャリアの伝導変化の挙動が安定する。
【００２８】
また、本発明の第１の側面に係る半導体記憶装置において、絶縁膜の比誘電率は、強誘電体膜の比誘電率よりも高いことが好ましい。
【００２９】
このようにすると、ソース電極及びドレイン電極の少なくとも一方の端部などから生じ、強誘電体膜における絶縁膜の上方又は下方に位置する領域にある導電膜に向かう電気力線の多くは、ソース電極とドレイン電極との間に設けられた絶縁膜の方向に一旦大きくはみ出しした後に、該導電膜に到達する。このため、キャリアが伝導する強誘電体膜と絶縁膜との界面においては、電界が該界面に対して垂直に形成されることになる。したがって、結晶粒の分極方向が該界面に対して垂直に配向している、強誘電体膜における絶縁膜の上方又は下方に位置する領域を有効に利用して、情報の読み出し及び書き込みを行なうことが可能になる。また、強誘電体膜における絶縁膜の上方又は下方に位置する領域に形成される電界の方向のばらつきが軽減されるので、強誘電体膜が単結晶によって構成されている場合にさらに大きな効果を得ることができる。
【００３０】
また、本発明の第１の側面に係る半導体記憶装置において、絶縁膜は、強誘電体によって構成されていることが好ましい。
【００３１】
このようにすると、強誘電体は非常に優れた絶縁性を示すことから、当該半導体記憶装置のリーク特性が向上する。また、強誘電体は比誘電率が高いので、上記と同様に、キャリアが伝導する強誘電体膜と絶縁膜との界面に対して電界が比較的垂直に印加され、上記と同様の効果を得ることができる。
【００３２】
本発明の第２の側面に係る半導体記憶装置は、半導体基板上に形成されたゲート電極と、互いに間隔を置いて配置され、ゲート電極によって制御されるチャネルと電気的に接続する第１のソース電極及び第１のドレイン電極とを有する第１の素子と、第１の素子を覆うように配置された第１の絶縁膜上に形成された導電膜と、導電膜の上に形成され、強誘電体膜及び第２の絶縁膜よりなる積層構造と、強誘電体膜と第２の絶縁膜との界面に電流を印加可能な位置に形成された第２のソース電極及び第２のドレイン電極とを有する第２の素子とを備えており、第１のソース電極は、第２のソース電極と電気的に接続されており、第１のドレイン電極は、第２のドレイン電極と電気的に接続されている。
【００３３】
本発明の第２の側面に係る半導体記憶装置によると、情報の書き込み及び読み出し動作を可能にする、例えばトランジスタの構成を有する第１の素子と例えば界面伝導素子の構成を有する第２の素子よりなるメモリセルを提供し、当該メモリセルをアレイ化した場合には、読み出しを一意に決定することが可能であって、また、ディスターブの問題の発生を防止可能な構成を有する半導体記憶装置が実現される。
【００３４】
本発明の第２の側面に係る半導体記憶装置において、第１の素子は、第２の素子の下方領域に配置されていることが好ましい。
【００３５】
この場合、平面的配置において、第１の素子の形成領域が第２の素子の形成領域と重なるように、第１の素子と第２の素子とが配置されているので、第１の素子及び第２の素子よりなるメモリセルのセル面積を縮小することができる。
【００３６】
本発明の第２の側面に係る半導体記憶装置において、第１の素子及び第２の素子よりなるメモリセルが行列状に配置されてなるメモリセルアレイを有し、メモリセルアレイにおけるビット線方向の各メモリセル群において、一のメモリセルと、一のメモリセルにビット線方向で隣り合うメモリセルとは、第１のソース電極又は第１のドレイン電極を共有している。
【００３７】
このようにすると、メモリセルをアレイ化した場合に、非アクセスのメモリセルの分極量が減少するというディスターブの発生を回避することが可能な構成を有する半導体記憶装置を実現することができる。さらに、メモリセルをアレイ化した場合に、メモリセルのセル面積の一部は互いに隣り合うメモリセル同士によって共有されるので、アレイ状に配置された複数のメモリセル全体としてセル面積を縮小することができる。
【００３８】
本発明の第２の側面に係る半導体記憶装置において、第１の素子及び第２の素子よりなるメモリセルがビット線方向及びワード線方向に行列状に配置されてなるメモリセルアレイを有し、メモリセルアレイにおけるビット線方向の各メモリセル群において、一のメモリセルと、一のメモリセルにビット線方向で隣り合うメモリセルとは、第２のソース電極又は第２のドレイン電極を共有している。
【００３９】
このようにすると、メモリセルをアレイ化した場合に、非アクセスのメモリセルの分極量が減少するというディスターブの発生を回避することが可能な構成を有する半導体記憶装置を実現することができる。さらに、メモリセルをアレイ化した場合に、メモリセルのセル面積の一部は互いに隣り合うメモリセル同士によって共有されるので、アレイ状に配置された複数のメモリセル全体としてセル面積を縮小することができる。
【００４０】
本発明の一側面に係る半導体記憶装置の駆動方法は、半導体基板上に複数のメモリセルがビット線方向及びワード線方向に行列状に配置されてなるメモリセルアレイを有する半導体記憶装置の駆動方法であって、メモリセルは、半導体基板上に形成されたゲート電極と、互いに間隔を置いて配置され、ゲート電極によって制御されるチャネルと電気的に接続する第１のソース電極及び第１のドレイン電極とを有する第１の素子と、半導体基板上に、第１の素子を覆うように配置された第１の絶縁膜上に形成された導電膜と、導電膜の上に形成され、強誘電体膜及び第２の絶縁膜よりなる積層構造と、強誘電体膜と第２の絶縁膜との界面に電流を印加可能な位置に形成され、第１のソース電極と電気的に接続する第２のソース電極と、第１のドレイン電極と電気的に接続する第２のドレイン電極とを有する第２の素子とによって構成され、メモリセルアレイにおけるビット線方向の各メモリセル群において、一のメモリセルと、一のメモリセルにビット線方向で隣り合うメモリセルとは、第１のソース電極又は第１のドレイン電極を共有し、且つ、第２のソース電極又は第２のドレイン電極を共有しており、以下の工程を備えている。すなわち、複数のメモリセルのうちデータの書き込み又は読み出しの動作対象として選択するメモリセルにおけるゲート電極と接地する工程（ａ）と、複数のメモリセルのうち動作対象として選択しないメモリセルにおけるゲート電極に対して電圧を印加する工程（ｂ）とを備えている。
【００４１】
本発明の一側面に係る半導体記憶装置の駆動方法によると、書き込み又は読み出しの動作対象として選択されないメモリセルの第２の素子である例えばトランジスタのゲート電極に対して電圧を印加すると共に、動作対象として選択するメモリセルの第２の素子である例えばトランジスタのゲート電極を接地することにより、データを書き込む際には、書き込み対象として選択しないメモリセルの第１の素子内の強誘電体容量に微小な電圧が印加されることなく、書き込み対象として選択するメモリセルの第１の素子内の強誘電体容量のみに所望の電圧を印加することが可能になり、データを読み出す際には、情報の読み出しを一意に行うことが可能になる。
【００４２】
本発明の一側面に係る半導体記憶装置の駆動方法において、メモリセルには、ビット線方向の各メモリセル群における第１のドレイン電極及び第２のドレイン電極と接続するビット線が設けられており、導電膜は、ワード線方向の各メモリセル群における各第２のソース電極同士を接続するソース線であって、データの書き込み動作の場合には、工程（ａ）及び工程（ｂ）よりも後に、ビット線に書き込みデータに対応する電圧を印加する工程（ｃ）と、工程（ｃ）よりも後に、ソース線にパルス電圧を印加する工程（ｄ）とを備えることが好ましい。
【００４３】
本発明の一側面に係る半導体記憶装置の駆動方法において、メモリセルには、ビット線方向の各メモリセル群における第１のドレイン電極及び第２のドレイン電極と接続するビット線と、導電膜は、ワード線方向の各メモリセル群における各第２のソース電極同士を接続するソース線であって、データの読み出し動作の場合には、工程（ａ）及び工程（ｂ）よりも後に、ソース線にパルス電圧を印加する工程と（ｅ）と、工程（ｅ）よりも後に、ビット線に出現する電圧を検出する工程（ｆ）とを備えることが好ましい。
【発明の効果】
【００４４】
本発明によると、絶縁膜と強誘電体膜と界面におけるキャリア伝導を利用した強誘電体メモリ装置であって、比較的容易にデバイス設計が可能な強誘電体メモリ装置を提供することが可能となる。また、微細化にとって優れた構造を有している。さらに、本発明によると、情報の書き込み及び読み出し動作を可能にする、トランジスタ及び界面伝導素子よりなるメモリセルを提供し、当該メモリセルをアレイ化した場合には、読み出しを一意に決定することが可能であって、また、ディスターブの問題の発生を防止可能な半導体記憶装置が実現される。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００４６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその製造方法について、図１（ａ）及び（ｂ）を参照しながら説明する。
【００４７】
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の構成概念図を示す要部断面図であって、（ａ）では情報を読み出す場合の構成を併せて示しており、（ｂ）では、情報を書き込む場合の構成及び強誘電体膜中の電気力線の概念図を併せてしている。
【００４８】
−本発明の第１の実施形態に係る半導体記憶装置の構成−
図１（ａ）及び（ｂ）に示すように、基板１１の上には、導電膜よりなる下部電極１２及び強誘電体膜１３が下からこの順に積層されている。強誘電体膜１３の上には、互いに間隔を置いて配置された導電膜よりなるソース電極１４及び導電膜よりなるドレイン電極１５が形成されている。また、強誘電体膜１３の上には、ソース電極１４及びドレイン電極１５を覆うように絶縁膜１６が形成されており、該絶縁膜１６には、ソース電極１４に電圧を印加できるように、ソース電極１４の上面を露出させる第１のコンタクトホール１６ａが形成されていると共に、ドレイン電極１５に電圧を印加できるように、ドレイン電極１５の上面を露出させる第２のコンタクトホール１６ｂが形成されている。このように、下部電極１２は、強誘電体膜１３を介してソース電極１４及びドレイン電極１５と対向するように配置されている。また、ソース電極１４及びドレイン電極１５は、強誘電体膜１３と絶縁膜１６との界面１７に接し、且つ、界面１７を介して対向し合うように配置されており、界面１７におけるキャリアの伝導の程度、つまり界面電流の有無を検出する電極対を構成している。
【００４９】
−本発明の第１の実施形態に係る半導体記憶装置の製造方法−
まず、図１（ａ）及び（ｂ）に示すように、基板１１の上に、導電膜よりなる下部電極１２を形成した後に、該下部電極１２の上に強誘電体膜１３を形成する。次に、強誘電体膜１３の上に、互いに間隔を置いて配置されるように、導電膜よりなるソース電極１４及びドレイン電極１５を形成する。次に、強誘電体膜１３の上に、ソース電極１４及びドレイン電極１５を覆うように絶縁膜１６を堆積した後に、該絶縁膜１６に、ソース電極１４に電圧を印加できるように、ソース電極１４の上面を露出させる第１のコンタクトホール１６ａを形成すると共に、ドレイン電極１５に電圧を印加できるように、ドレイン電極１５の上面を露出させる第２のコンタクトホール１６ｂを形成する。
【００５０】
以上において、基板１の材料は特に限定されるものではなく、例えば、Ｓｉ、ＳｉＯ2 、又はＳｒＴｉＯ3 が一般的であるが、絶縁性物質であればよい。
【００５１】
また、下部電極１２を構成する導電膜を堆積する方法としては、スパッタリング法、ＥＢ蒸着法、ＭＯＣＶＤ法、レーザーアブレーション法、又はＰＬＤ法などを用いればよい。
【００５２】
また、下部電極１２を構成する導電膜の材料としては、強誘電体膜１３のリーク特性を考慮して、強誘電体膜１３よりも高仕事関数である金属を用いることが好ましい。また、下部電極１２を構成する導電膜の材料としては、強誘電体膜１３が分極反転疲労特性に優れるように、Ｐｔ、Ｉｒ、ＩｒＯx 、Ａｕ、又はＲｕＯx などを用いることが好ましい。
【００５３】
また、強誘電体膜１３及び絶縁膜１６の成膜方法としては、スパッタリング法、ＭＯＣＶＤ法、レーザーアブレーション法、ＰＬＤ法、ＭＯＤ法、又はゾルゲル法などを用いればよい。また、強誘電体膜１３及び絶縁膜１６との界面１７が清浄になるように、強誘電体膜１３の上に絶縁膜１６を成膜することが好ましい。
【００５４】
また、強誘電体膜１３における界面１７の下部に位置する領域は、単結晶よりなることが好ましい。このようにすると、結晶粒界での電子のトラップの影響などを排除することができるので、界面１７におけるキャリアの伝導変化の挙動が安定する。
【００５５】
また、強誘電体膜１３及び絶縁膜１６をヘテロエピタキシャル成長させることが好ましい。
【００５６】
また、強誘電体膜１３における界面１７の下部に位置する領域では、電界が形成される方向と強誘電体膜１３の結晶粒の方位とが一致することが好ましい。このようにすると、最小限の電界により、強誘電体膜１３の分極を反転させることができる。具体的には、キャリアの伝導に利用される強誘電体膜１３と絶縁膜１６との界面１７では、電界がこの界面１７に対して斜め又は平行に形成されるので、強誘電体膜１３における界面１７の下部に位置する領域に含まれる結晶粒の分極方向が界面１７に対して斜め又は平行になるように、強誘電体膜１３を形成することが好ましい。
【００５７】
また、強誘電体膜１３を構成する材料としては、例えば、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、ＳＢＴＮ（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9 ）、ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12 ）、ＢｉＦｅＯ3 、ＰｂＴｉＯ3 、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）、ＢａＴｉＯ3 、ＬｉＮｂＯ3 、又はＳｒＴｉＯ3 などを用いるとよい。
【００５８】
また、絶縁膜１６の材料としては、ソース電極１４とドレイン電極１５とのリーク電流を防止するために、高絶縁性を示す材料を用いることが好ましい。例えば、ＳｉＯ2 、ＳｉＯＮ、ＰＧＳ（Phospho-Silicate-Glass）、ＢＰＧＳ（Boro-Phospho-Silicate-Glass）、ＨｆＯx 、又はＳｒＴｉＯ3 などを用いるとよい。特に、ＨｆＯx は、高誘電率であって且つ高融点であるので好ましい。
【００５９】
また、ソース電極１４を構成する導電膜の材料及びドレイン電極１５を構成する導電膜の材料としては、下部電極１２を構成する導電膜の材料の選択と同様に、強誘電体膜１３のリーク特性の観点から、強誘電体膜１３よりも高仕事関数である金属を選択するとよく、また、強誘電体膜１３の分極反転疲労特性の観点から、Ｐｔ、Ｉｒ、ＩｒＯx 、Ａｕ、又はＲｕＯx などを用いるとよい。また、ソース電極１４を構成する導電膜及びドレイン電極１５を構成する導電膜の堆積は、強誘電体膜１３と絶縁膜１６との界面を清浄に保つことが可能な方法を用いることが好ましい。
【００６０】
−本発明の第１の実施形態に係る半導体記憶装置における動作について−
＜情報の書き込み動作＞
図１（ａ）及び（ｂ）に示した本実施形態に係る半導体記憶装置において、情報の書き込み動作としては、ソース電極１４及びドレイン電極１５と下部電極１２との間に、正又は負の電圧を印加することによって正又は負の電界を印加して、強誘電体膜１３中に自発分極を誘起させることによって行なわれる。例えば、図１（ｂ）では、電源１８（電圧Ｖapp）を用いて、ソース電極１４及びドレイン電極１５と下部電極１２との間に、下向きの電界が形成されている場合が示されている。具体的には、ソース電極１４と下部電極１２との間、及びドレイン電極１５と下部電極１２との間には、垂直方向下向きに電界が形成されている一方で、強誘電体膜１３におけるソース電極１４とドレイン電極１５との間に挟まれた領域、つまり、強誘電体膜１３における界面１７の直下に位置する領域では、ソース電極１４及びドレイン電極１５のそれぞれの端部などから曲線的に下向きに延びる電界１９（以下、はみ出し電界１９という）が形成される。このように、強誘電体膜１３における界面１７の直下に位置する領域にはみ出し電界１９が形成されるので、強誘電体膜１３における界面１７の直下に位置する領域において分極反転を生じさせることにより、情報を書き込むことができる。ここで、強誘電体膜１３における界面１７の直下に位置する領域において分極反転を生じさせるためには、ソース電極１４とドレイン電極１５との距離Ｌと、電圧Ｖapp の大きさとを調整すればよい。
【００６１】
＜情報の読み出し動作＞
一方、情報の読み出しは、強誘電体膜１３の分極の向きによってチャネルの導通状態が異なることから、このチャネルの導通状態の変化を検出することによって非破壊で行なわれる。具体的には、上記情報の書き換え動作で説明したように、はみ出し電界１９により、強誘電体膜１３における界面１７の直下に位置する領域に分極反転が生じるので、強誘電体膜１３と絶縁膜１６との界面１７に電子又は正孔の自由電荷が発生する。そして、自由電荷は強誘電体膜１３の分極の向きによって大きく変化するので、これを利用して、強誘電体膜１３の分極の向きが上向きであるか、下向きであるかを判別する。強誘電体膜１３の分極の向きが上向きである場合には、強誘電体膜１３と絶縁膜１６との界面１７には移動可能な電子の数が少ないので、チャネルの電気伝導度は小さくなる一方で、下向きである場合には、強誘電体膜１３と絶縁膜１６との界面１７には移動可能な電子の数が多いので、チャネルの電気伝導は大きくなり、強誘電体膜１３と絶縁膜１６との界面１７に界面電流（チャネル電流）が流れる。したがって、例えば、図１（ａ）に示すように、ソース電極１４とドレイン電極１５との間に接続された電流計２０を用いて、強誘電体膜１３と絶縁膜１６との界面１７における界面電流の有無を検出することによって情報の読み出しが行なわれる。
【００６２】
本実施形態によると、下部電極１２と、ソース電極１４及びドレイン電極１５との間に電圧を印加することにより、強誘電体膜１３における絶縁膜１６の直下に位置する領域に、ソース電極１４及びドレイン電極１５の端部などから生じるはみ出し電界１９が形成されて、当該領域で生じる分極反転を利用して情報の書き込みを行なうことができると共に、当該領域の分極反転によって変化する、強誘電体膜１３と絶縁膜１６との界面１７におけるキャリアの伝導を検出することにより、情報の読み出しを行なうことができる。そして、本構成によると、情報の書き込みに必要な電圧の印加は、強誘電体膜１３の単層のみに対して行なえばよいため、従来例のようなデバイス設計上の制約を受けることがなくなり、設計の自由度が向上する。また、本構成によると、下部電極１２とソース電極１４及びドレイン電極１５の少なくとも一方とを用いて、情報の書き込みに必要な電圧の印加を行なうことができ、従来例のようにゲート電極を用いる必要がないので、半導体装置の微細化にとって優れている。
【００６３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその製造方法について、図２（ａ）及び（ｂ）を参照しながら説明する。
【００６４】
図２（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の構成概念図を示す要部断面図であって、（ａ）では情報を読み出す場合の構成を併せて示しており、（ｂ）では、情報を書き込む場合の構成及び強誘電体膜中の電気力線の概念図を併せてしている。
【００６５】
−本発明の第２の実施形態に係る半導体記憶装置の構成−
図２（ａ）及び（ｂ）に示すように、基板２１の上には、導電膜よりなる下部電極２２が形成されており、該下部電極２２を覆うように強誘電体膜２３が形成されている。強誘電体膜２３の上には、互いに間隔を置いて配置された導電膜よりなるソース電極２４及び導電膜よりなるドレイン電極２５が形成されている。また、強誘電体膜２３の上には、ソース電極２４及びドレイン電極２５を覆うように絶縁膜２６が形成されており、該絶縁膜２６には、ソース電極２４に電圧を印加できるように、ソース電極２４の上面を露出させる第１のコンタクトホール２６ａが形成されていると共に、ドレイン電極２５に電圧を印加できるように、ドレイン電極２５の上面を露出させる第２のコンタクトホール２６ｂが形成されている。なお、ソース電極２４及びドレイン電極２５は、強誘電体膜２３と絶縁膜２６との界面２７に接し、且つ、界面２７を介して対向し合うように配置されており、界面２７におけるキャリアの伝導の程度、つまり界面電流の有無を検出する電極対を構成している。
【００６６】
本実施形態に係る半導体記憶装置では、図２（ａ）及び（ｂ）に示したように、下部電極２２が、ソース電極２４とドレイン電極２５とによって挟まれた領域の下方に形成されており、つまり、下部電極２２は、ソース電極２４が形成されている領域、ドレイン電極２５が形成されている領域、及びソース電極２４とドレイン電極２５との間の領域よりなる単位素子形成領域内に含まれるように選択的に形成されており、この点が、第１の実施形態と異なる本実施形態の特徴である。
【００６７】
−本発明の第２の実施形態に係る半導体記憶装置の製造方法−
まず、図２（ａ）及び（ｂ）に示すように、基板２１の上に、導電膜よりなる下部電極２２を形成する。次に、基板２１の上に、下部電極２２を覆うように強誘電体膜２３を形成する。次に、強誘電体膜２３の上に、互いに間隔を置いて配置されるように、導電膜よりなるソース電極２４及びドレイン電極２５を形成する。次に、強誘電体膜２３の上に、ソース電極２４及びドレイン電極２５を覆うように絶縁膜２６を堆積した後に、該絶縁膜２６に、ソース電極２４に電圧を印加できるように、ソース電極２４の上面を露出させる第１のコンタクトホール２６ａを形成すると共に、ドレイン電極２５に電圧を印加できるように、ドレイン電極２５の上面を露出させる第２のコンタクトホール２６ｂを形成する。
【００６８】
本実施形態に係る半導体記憶装置の製造方法では、下部電極２２を形成する工程において、後に形成されるソース電極２４とドレイン電極２５とによって挟まれた領域の下方に位置するように、基板２１上に堆積された導電膜をドライエッチング法又はリフトオフ法などによってパターニングする。この点が、第１の実施形態と異なる本実施形態の特徴である。これにより、下部電極２２は、ソース電極２４が形成されている領域、ドレイン電極２５が形成されている領域、及びソース電極２４とドレイン電極２５との間の領域を有する単位素子形成領域内に含まれるように選択的に形成される。
【００６９】
なお、上記した本実施形態に係る半導体記憶装置及びその製造方法において、成膜方法又は材料などその他の点は第１の実施形態と同様である。
【００７０】
−本発明の第２の実施形態に係る半導体記憶装置における動作について−
＜情報の書き込み動作＞
図２（ａ）及び（ｂ）に示した本実施形態に係る半導体記憶装置において、情報の書き込み動作としては、ソース電極２４及びドレイン電極２５と下部電極２２との間に、正又は負の電圧を印加することによって生じるはみ出し電界２９により、強誘電体膜２３中に自発分極を誘起させることによって行なわれる。例えば、図２（ｂ）では、電源２８（電圧Ｖapp）を用いて、ソース電極２４及びドレイン電極２５のそれぞれの端部から下部電極２２の上面に向かって、曲線的に下向きに延びるはみ出し電界２９が形成されている場合が示されている。このように、強誘電体膜２３における界面２７の直下に位置する領域にはみ出し電界２９が形成されて、強誘電体膜２３における界面２７の直下に位置する領域において分極反転を生じさせることにより、情報を書き込むことができる。ここで、強誘電体膜２３における界面２７の直下に位置する領域において分極反転を生じさせるためには、ソース電極２４とドレイン電極２５との距離Ｌと、電圧Ｖapp の大きさとを調整すればよい。
【００７１】
本実施形態では、下部電極２２は、ソース電極２４とドレイン電極２５とによって挟まれた領域の下方に位置するようにパターニングされており、ソース電極２４が形成されている領域及びドレイン電極２５が形成されている領域の下方には形成されていない。つまり、下部電極２２は、ソース電極２４及びドレイン電極２５のそれぞれと対向する位置には存在しておらず、平面的に見て、下部電極２２が位置する領域は、ソース電極２４及びドレイン電極２５が形成される領域とオーバーラップしていない。このため、ソース電極２４及びドレイン電極２５のうちの少なくとも一方に、下部電極２２との間に大きな電界を印加する場合であっても、強誘電体膜２３に対して直接的な電界（例えば、第１の実施形態における対向し合う電極間に生じる電界）は印加されないので、強誘電体膜２３における絶縁破壊の危険性及びリーク電流を低減することができる。
【００７２】
＜情報の読み出し動作＞
一方、情報の読み出しは、強誘電体膜２３の分極の向きによってチャネルの導通状態が異なることから、このチャネルの導通状態の変化を検出することによって非破壊で行なわれる。具体的には、上記情報の書き込み動作で説明したように、はみ出し電界２９により、強誘電体膜２３における界面２７の直下に位置する領域に分極反転が生じるので、強誘電体膜２３と絶縁膜２６との界面２７に電子又は正孔の自由電荷が発生する。そして、自由電荷は強誘電体膜２３の分極の向きによって大きく変化するので、これを利用して、強誘電体膜２３の分極の向きが上向きであるか、下向きであるかを判別する。具体的には、上記した第１の実施形態における説明と同様であり、本実施形態では、例えば、図２（ａ）に示すように、ソース電極２４とドレイン電極２５との間に接続された電流計３０を用いて、強誘電体膜２３と絶縁膜２６との界面２７における界面電流の有無を検出することによって情報の読み出しが行なわれる。
【００７３】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置及びその製造方法について、図３（ａ）及び（ｂ）を参照しながら説明する。
【００７４】
図３（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体記憶装置の構成概念図を示す要部断面図であって、（ａ）では情報を読み出す場合の構成を併せて示しており、（ｂ）では、情報を書き込む場合の構成及び強誘電体膜中の電気力線の概念図を併せてしている。
【００７５】
−本発明の第３の実施形態に係る半導体記憶装置の構成−
図３（ａ）及び（ｂ）に示すように、基板３１の上には、互いに間隔を置いて配置された導電膜よりなる下部電極３２ａ及び３２ｂが形成されており、該下部電極３２ａ及び３２ｂを覆うように強誘電体膜３３が形成されている。強誘電体膜３３の上には、互いに間隔を置いて配置された導電膜よりなるソース電極３４及びドレイン電極３５が形成されている。また、強誘電体膜３３の上には、ソース電極３４及びドレイン電極３５を覆うように絶縁膜３６が形成されており、該絶縁膜３６には、ソース電極３４に電圧を印加できるように、ソース電極３４の上面を露出させる第１のコンタクトホール３６ａが形成されていると共に、ドレイン電極３５に電圧を印加できるように、ドレイン電極３５の上面を露出させる第２のコンタクトホール３６ｂが形成されている。なお、ソース電極３４及びドレイン電極３５は、強誘電体膜３３と絶縁膜３６との界面３７に接し、且つ、界面３７を介して対向し合うように配置されており、界面３７におけるキャリアの伝導の程度、つまり界面電流の有無を検出する電極対を構成している。
【００７６】
本実施形態に係る半導体記憶装置では、図３（ａ）及び（ｂ）に示したように、 下部電極３２ａとソース電極３４とが、強誘電体膜３３を介して互いに対向し合うように形成されていると共に、下部電極３２ｂとドレイン電極３５とが、強誘電体膜３３を介して互いに対向し合うように形成されている。この点が、第１の実施形態と異なる本実施形態の特徴である。なお、下部電極３２ａ及び３２ｂが単位素子形成領域内に形成されている点は、第２の実施形態と同様である。
【００７７】
−本発明の第３の実施形態に係る半導体記憶装置の製造方法−
まず、図３（ａ）及び（ｂ）に示すように、基板３１の上に、互いに間隔を置いて配置されるように、導電膜よりなる下部電極３２ａ及び３２ｂを形成する。次に、基板３１の上に、下部電極３２ａ及び３２ｂを覆うように強誘電体膜３３を形成する。次に、強誘電体膜３３の上に、互いに間隔を置いて配置されるように、導電膜よりなるソース電極３４及びドレイン電極３５を形成する。次に、強誘電体膜３３の上に、ソース電極３４及びドレイン電極３５を覆うように絶縁膜３６を堆積した後に、該絶縁膜３６に、ソース電極３４に電圧を印加できるように、ソース電極３４の上面を露出させる第１のコンタクトホール３６ａを形成すると共に、ドレイン電極３５に電圧を印加できるように、ドレイン電極３５の上面を露出させる第２のコンタクトホール３６ｂを形成する。
【００７８】
本実施形態に係る半導体記憶装置の製造方法では、強誘電体膜３３を介して下部電極３２ａに対向するように、ドライエッチング法又はリフトオフ法などを用いて導電膜をパターニングしてソース電極３４を形成すると共に、強誘電体膜３３を介して下部電極３２ｂに対向するように、ドライエッチング法又はリフトオフ法などを用いて導電膜をパターニングしてドレイン電極３５を形成する。この点が、第１の実施形態と異なる本実施形態の特徴である。
【００７９】
なお、上記した本実施形態に係る半導体記憶装置及びその製造方法において、成膜方法又は材料などその他の点は第１の実施形態と同様であり、下部電極３２ａ及び３２ｂが単位素子形成領域内に形成される点は、第２の実施形態と同様である。
【００８０】
−本発明の第３の実施形態に係る半導体記憶装置における動作について−
＜情報の書き込み動作＞
図３（ａ）及び（ｂ）に示した本実施形態に係る半導体記憶装置において、情報の書き込み動作としては、ソース電極３４及びドレイン電極３５と下部電極３２ａ及び３２ｂとの間に、正又は負の電圧を印加することによって生じるはみ出し電界３９により、強誘電体膜３３中に自発分極を誘起させることによって行なわれる。例えば、図３（ｂ）では、電源３８ａ（電圧Ｖapp#A ）を用いて発生させる、ソース電極３４の端部から下部電極３２ｂの上面に向かって曲線的に延びる第１のはみ出し電界３９ａ、及び電源３８ｂ（電圧Ｖapp#B ）を用いて発生させる、ドレイン電極３５の端部から下部電極３２ａの上面に向かって曲線的に延びる第２のはみ出し電界３９ｂよりなるはみ出し電界３９が形成されている場合が示されている。このように、強誘電体膜３３における界面３７の直下に位置する領域にはみ出し電界３９が形成されるので、強誘電体膜３３における界面３７の直下に位置する領域において分極反転を生じさせ、情報を書き込むことができる。ここで、強誘電体膜３３における界面３７の直下に位置する領域において分極反転を生じさせるためには、ソース電極３４とドレイン電極３５との距離Ｌ１と、下部電極３２ａ及び下部電極３２ｂとの距離Ｌ２と、電圧Ｖapp#A 及び電圧Ｖapp#B の大きさとを調整すればよい。なお、上記では、電源３８ａ及び電源３８ｂの双方を用いてはみ出し電界３９を形成する場合について説明したが、いずれか一方を用いて、強誘電体膜３３における界面３７の直下に位置する領域において分極反転を生じさせてもよい。
【００８１】
本実施形態によると、ソース電極３４と下部電極３２ｂとの間及びドレイン電極３５と下部電極３２ａとの間のうちの少なくとも一方に電圧を印加することにより、強誘電体膜３３における界面３７の直下に位置する領域に選択的に電圧を効率良く形成でき、分極反転を生じさせることができる。
【００８２】
また、ソース電極３４と下部電極３２ｂとの間に電圧を印加することにより、ソース電極３４の端部から下部電極３２ｂの上面に向かって第１のはみだし電界３９ａを発生させると共に、ドレイン電極３５と下部電極３２ａとの間に電圧を印加することにより、ドレイン電極３５の端部から下部電極３２ａの上面に向かって第２のはみ出し電界３９ｂを発生させる一方で、第２の実施形態と同様に、強誘電体膜３３に対して直接的な電界を印加することはないので、強誘電体膜３３における絶縁破壊の危険性及びリーク電流を低減することができる。
【００８３】
一方、情報の読み出しは、強誘電体膜３３の分極の向きによってチャネルの導通状態が異なることから、このチャネルの導通状態の変化を検出することによって非破壊で行なわれる。具体的には、上記情報の書き込み動作で説明したように、はみ出し電界３９により、強誘電体膜３３における界面３７の直下に位置する領域に分極反転が生じるので、強誘電体膜３３と絶縁膜３６との界面３７に電子又は正孔の自由電荷が発生する。そして、自由電荷は強誘電体膜３３の分極の向きによって大きく変化するので、これを利用して、強誘電体膜３３の分極の向きが上向きであるか、下向きであるかを判別する。具体的には、上記した第１の実施形態における説明と同様であり、本実施形態では、例えば、図３（ａ）に示すように、ソース電極３４とドレイン電極３５との間に接続された電流計４０を用いて、強誘電体膜３３と絶縁膜３６との界面３７における界面電流の有無を検出することによって情報の読み出しが行なわれる。
【００８４】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体記憶装置及びその製造方法について、図４を参照しながら説明する。
【００８５】
図４は、本発明の第４の実施形態に係る半導体記憶装置の構成概念図を示す要部断面図であって、情報を書き込む場合の構成及び強誘電体膜中の電気力線の概念図を併せて示している。
【００８６】
−本発明の第４の実施形態に係る半導体記憶装置の構成−
図４に示すように、基板４１の上には、導電膜よりなる下部電極４２が形成されており、該下部電極４２を覆うように強誘電体膜４３が形成されている。強誘電体膜４３の上には、互いに間隔を置いて配置された導電膜よりなるソース電極４４及び導電膜よりなるドレイン電極４５が形成されている。また、強誘電体膜４３の上には、ソース電極４４及びドレイン電極２４を覆うように高誘電率を有する高誘電率絶縁膜４６が形成されており、該高誘電率絶縁膜４６には、ソース電極４４に電圧を印加できるように、ソース電極４４の上面を露出させる第１のコンタクトホール４６ａが形成されていると共に、ドレイン電極４５に電圧を印加できるように、ドレイン電極４５の上面を露出させる第２のコンタクトホール４６ｂが形成されている。なお、ソース電極４４及びドレイン電極４５は、強誘電体膜４３と高誘電率絶縁膜４６との界面４７に接し、且つ、界面４７を介して対向し合うように配置されており、界面４７におけるキャリアの伝導の程度、つまり界面電流の有無を検出する電極対を構成している。このように、本実施形態に係る半導体記憶装置は、上記第２の実施形態に係る半導体記憶装置における絶縁膜２６の代わりに、高誘電率を有する高誘電率絶縁膜４６を備えている点で、第２の実施形態に係る半導体記憶装置と異なり、その他の構成及びこれに基づく効果は第２の実施形態と同様である。
【００８７】
また、本実施形態に係る半導体記憶装置の製造方法は、第２の実施形態に係る半導体記憶装置の製造方法と同様であり、図２に示す絶縁膜２６を形成する代わりに高誘電率を有する高誘電率絶縁膜４６を形成する点が特徴である。
【００８８】
ここで、高誘電率絶縁膜４６の材料としては、例えばＳｉＯ2 などの低誘電率材料ではなく、ＨｆＯx などの高い比誘電率を持つ材料を用いることが好ましく、さらに、強誘電体膜４３の比誘電率よりも高い比誘電率を持つ材料を用いることが好ましい。例えば、強誘電体膜４５がＳＢＴよりなる場合、この場合における強誘電体膜４５の比誘電率は室温で約５５０であるので、この値以上の比誘電率を持つ高誘電体材料である、ＳｒＢｉ2Ｎｂ2Ｏ9 （比誘電率：約１１００）、ＰｂＢｉ2Ｎｂ2Ｏ9 （比誘電率：約２１００）、Ｂｉ4Ｔｉ3Ｏ12 （比誘電率：約１７００）、ＳｒＢｉ4Ｔｉ4Ｏ15 （比誘電率：約１６００）、又はＰｂＢｉ4Ｔｉ4Ｏ15 （比誘電率：約５５００）などを用いるとよい。
【００８９】
また、高誘電率絶縁膜４６の材料として、強誘電体材料を用いることも好ましい。特に、強誘電体材料は非常に優れた絶縁性を示すと共に、強誘電体膜４３の比誘電率よりも高い比誘電率を実現することが可能である。高誘電率絶縁膜４６として強誘電体材料を用いる場合には、その強誘電性によって界面４７におけるキャリアの伝導の挙動が変化しないように、強誘電体膜４５の抗電界よりも大きい抗電界を有する強誘電体材料を用いるか、又は、その強誘電性を積極的に利用し、特許文献１に開示されているように、高誘電率絶縁膜４６の上にも導電膜を形成し、高誘電率絶縁膜４６及び強誘電体膜４３に対して電界を印加することにより、界面４７におけるチャネルが増幅されるように制御することが好ましい。
【００９０】
−本発明の第４の実施形態に係る半導体記憶装置における動作について−
図４に示した本実施形態に係る半導体記憶装置において、情報の書き込み動作としては、ソース電極４４及びドレイン電極４５と下部電極４２との間に、正又は負の電圧を印加することによって生じるはみ出し電界４８により、強誘電体膜４３中に自発分極を誘起させることによって行なわれる。例えば、図４では、電源４９（電圧Ｖapp）を用いて、ソース電極４４及びドレイン電極４５のそれぞれの端部及び側壁部から下部電極４２の上面に向かって曲線的に下向きに延びるはみ出し電界４８が形成されている場合を示している。本実施形態に係る半導体記憶装置は高誘電率の高誘電率絶縁膜４６を備えているので、図４に示すように、ソース電極４４及びドレイン電極４５の端部からだけではなく、側壁部からも電界がはみ出し、また、高誘電率絶縁膜４６中を迂回するように電気力線が描かれる。このように、強誘電体膜４３における界面４７の直下に位置する領域に、はみ出し電界４８が比較的垂直に形成されるので、界面４７に垂直な方向に結晶粒の分極方向が配向している、強誘電体膜４３における界面４７の直下に位置する領域を有効に利用することが可能になる。つまり、強誘電体膜４３における界面４７の直下に位置する領域において分極反転を効率良く生じさせて、情報を書き込むことができる。強誘電体膜４３と高誘電率絶縁膜４６との界面４７においてキャリアの伝導が生じることになる。ここで、強誘電体膜４３における界面４７の直下に位置する領域において分極反転を生じさせるためには、ソース電極４４とドレイン電極４５との距離と、電圧Ｖapp の大きさとを調整すればよい点は、第２の実施形態と同様である。なお、本実施形態に係る図４に示した半導体記憶装置における読み出し動作については、第２の実施形態での説明と同様であるので、ここではその説明を省略する。
（第５の実施形態）
次に、本発明の第５の実施形態に係る半導体記憶装置について説明する。
【００９１】
本発明の第５の実施形態に係る半導体記憶装置は、強誘電体膜と絶縁膜との界面の抵抗変化を検知することで情報の書き込み及び読み出しを可能とする界面伝導素子と、当該界面伝導素子を駆動するトランジスタとを有する構造を有しており、以下では、当該界面伝導素子が、前述の図２に示した構造の界面伝導素子である場合を例として示している。
【００９２】
図５は、本発明の第５の実施形態に係る半導体記憶装置の構造を示す断面図である。
【００９３】
図５に示すように、例えばシリコンよりなる半導体基板５１の上には、例えばシリコン酸化膜よりなるゲート絶縁膜５３が形成されており、該ゲート絶縁膜５３の上には、例えばポリシリコンよりなるトランジスタのゲート電極５４が下から順に形成されている。ゲート絶縁膜５３及びゲート電極５４の側面には、例えばシリコン窒化膜よりなるサイドウォール５５が形成されている。半導体基板５１におけるサイドウォール５５の側方下には、トランジスタのドレイン電極５２ａ及びソース電極５２ｂとして機能する不純物拡散層５２が形成されている。
【００９４】
また、半導体基板５１の上には、トランジスタを覆うように、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン窒化酸化膜などよりなる第１の絶縁膜５６が形成されている。第１の絶縁膜５６の上には、トランジスタの上方に位置するように、界面伝導素子の書き込み電極５７が形成されていると共に、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン窒化酸化膜などよりなる第２の絶縁膜５８が形成されている。書き込み電極５７及び第２の絶縁膜５８の上には、強誘電体膜５９が形成されている。強誘電体膜５９、第２の絶縁膜５８及び第１の絶縁膜５６には、これらの膜を貫通し且つ下端がトランジスタのドレイン電極５２ａと接続する例えばタングステンよりなるプラグ６０ａが形成されていると共に、下端がトランジスタのソース電極５２ｂと接続する例えばタングステンよりなるプラグ６０ｂが形成されている。強誘電体膜５９の上には、プラグ６０ａを介してトランジスタのドレイン電極５２ａと接続する界面伝導素子のドレイン電極６１ａが形成されていると共に、プラグ６０ｂを介してトランジスタのソース電極５２ｂと接続する界面伝導素子のソース電極６２ｂが形成されている。また、強誘電体膜５９の上には、界面伝導素子のドレイン電極６１ａ及びソース電極６２ｂを覆うように、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン窒化酸化膜などよりなる第３の絶縁膜６２が形成されている。
【００９５】
ここで、上記構成よりなるトランジスタは、図５に示すように、ソース電極６２ｂ及びドレイン電極６２ａによって挟まれた強誘電体膜５９と書き込み電極５７とを有する界面伝導素子の下方領域に形成されることが好ましい。このようにすると、界面伝導素子とトランジスタよりなるメモリセルの面積を縮小することができる。また、後述する第６の実施形態に示すように、該メモリセルをアレイ化した際には、隣り合うメモリセルとメモリセル面積の一部を共有する構成とすることができ、半導体記憶装置の微細化を実現することができる。
【００９６】
ここで、強誘電体膜５９としては、例えば、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、ＳＢＴＮ（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9 ）、ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12 ）、ＢｉＦｅＯ3 、ＰｂＴｉＯ3 、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）、ＢａＴｉＯ3 、ＬｉＮｂＯ3 、又はＳｒＴｉＯ3 などの分極を有する強誘電体材料を用いるとよい。
【００９７】
また、書き込み電極５７、ドレイン電極６１ａ、及びソース電極６１ｂとしては、白金、金、銀、銅、又はアルミニウム等の金属材料を用いるとよい。
【００９８】
次に、以上の構成を有する半導体記憶装置において、界面伝導素子とトランジスタとからなるメモリセルの動作について説明する。
【００９９】
＜書き込み動作＞
まず最初に、トランジスタのドレイン電極５２ａに対して、書き込みデータに対応する高電圧又は低電圧を印加する。このとき、トランジスタのゲート電極５４に対しては例えば低電圧を印加している。この電圧状態で、書き込み電極５７に対してパルス電圧を印加すると、界面伝導素子のドレイン電極６１ａ及びソース電極６１ｂと書き込み電極との間に電圧が印加される。このため、界面伝導素子のドレイン電極６１ａ及びソース電極６１と書き込み電極５７との間には、例えば前述の図２（ｂ）に示したようなはみ出し電界が発生するので、界面伝導素子のドレイン電極６１ａ及びソース電極６１ｂと書き込み電極５７とによって挟まれた強誘電体膜５９には自発分極が誘起される。なお、この強誘電体膜５９の分極方向は、トランジスタのドレイン電極５２ａへ入力されたデータに対応する電圧（高電圧又は低電圧）によってその分極方向が決定される。また、印加する電圧は、強誘電体が分極反転するのに十分な電圧を印加すればよいが、界面伝導素子のドレイン電極６１ａとソース電極６１ｂとの距離や印加電圧を調整することによって実現できる。
【０１００】
このように、界面伝導素子のドレイン電極６１ａ及びソース電極６１ｂと書き込み電極５７とによって挟まれた強誘電体膜５９の分極反転を生じさせて、情報の書き込みを行う。
【０１０１】
＜読み出し動作＞
まず最初に、トランジスタのドレイン電極５２ａを接地する。このとき、トランジスタのゲート電極５３に対しては接地電圧を印加する。次に、トランジスタのドレイン電極５２ａに対して電圧を印加する。次に、トランジスタのソース電極５２ｂに対して電圧を印加する。このとき、界面伝導素子のドレイン電極６１ａとソース電極６１ｂとの間に流れる電流が、トランジスタのドレイン電極５２ａとソース電極５２ｂとの間に流れるので、その電流を例えば電流計（図示せず）を用いて検出することによって情報の読み出しを行なうことができる。つまり、強誘電体膜５９の分極の向きによって強誘電体膜５９と第３の絶縁膜６２との界面に流れる電流の有無が異なることから、この電流の有無を検出することによって情報の読み出しが行われる。このとき、印加する電圧は強誘電体が反転しない大きさの電圧であるため、読み出し後も再び書き込みを行う必要がない。
【０１０２】
以上のように、本発明の第５の実施形態に係る半導体記憶装置では、ドレイン電極６１ａ及びソース電極６１ｂ、書き込み電極５７、強誘電体膜５９、及び第３の絶縁膜６２を有する界面伝導素子と、トランジスタとを用いることにより、強誘電体膜５９と第３の絶縁膜６２との界面抵抗の変化を利用して、情報の書き込み及び読み出しを行う。
【０１０３】
（第６の実施形態）
次に、本発明の第６の実施形態に係る半導体記憶装置について説明する。
【０１０４】
図６は本発明の第６の実施形態に係る半導体記憶装置の構成を示す回路図である。
【０１０５】
図６に示す半導体記憶装置は、書き込みデータ及び読み出しデータに対応した電圧をビット線ＢＬ1 及びＢＬ2 にそれぞれ入出力を行う入出力バッファ回路Ｉ／Ｏ1 及びＩ／Ｏ2 と、アレイ状に配置され、界面抵抗素子を含む界面伝導素子とワード線ＷＬ0 〜ＷＬ3 に制御されるトランジスタとからなるメモリセルａ1 〜ｄ1 及びａ2 〜ｄ2 と、入出力バッファ回路Ｉ／Ｏ1 及びＩ／Ｏ2 に接続すると共にメモリセルａ1 〜ｄ1 及びメモリセルａ2 〜ｄ2 内のトランジスタのドレイン電極と接続するビット線ＢＬ1 及びＢＬ2 と、ワード線方向（ＷＬ0 〜ＷＬ3 ）に隣り合うメモリセル（ａ1 とａ2 、ｂ1 とｂ2 、ｃ1 とｃ2 、ｄ1 とｄ2 ）のそれぞれの界面伝導素子のソース電極と接続するソース線ＳＬ0 〜ＳＬ3 と、ゲート線ＧＷＬで制御され、メモリセルａ1 内の界面伝導素子及びメモリセルａ2 内の界面伝導素子とビット線ＢＬ1 及びＢＬ2 との接続状態を制御する第１のスイッチＳ1 及びＳ2 と、ゲート電極によって制御され、ビット線ＢＬ1 及びＢＬ2 とセンスアンプＳＡ1 及びＳＡ2 との接続状態を制御する第２のスイッチＳＳ1 及びＳＳ2 と、第２のスイッチＳＳ1 及びＳＳ2 を構成するトランジスタの一方の電極と接続するセンスアンプＳＡ1 及びＳＡ2 と、センスアンプＳＡ1 及びＳＡ2 と接続する参照電圧生成回路ＲＥＦ1 及びＲＥＦ2 と、一端が接地される一方で他端が第２のスイッチＳＳ1 及びＳＳ2 を構成するトランジスタの一方の電極と接続する抵抗素子Ｒ1 及びＲ2 とを備えている。
【０１０６】
メモリセルａ1 〜ｄ1 はビット線ＢＬ1 及びＢＬ2 方向に隣り合うメモリセルと接続されており、具体的には、メモリセル内のトランジスタのソース電極と隣り合うメモリセル内のトランジスタのドレイン電極とが電気的に接続されている。例えば、メモリセルａ1 内のトランジスタのソース電極とメモリセルｂ1 内のトランジスタのドレイン電極とが接続されている。また、メモリセルａ2 〜ｄ2 についても同様の構成である。
【０１０７】
なお、以上では、４つのメモリセルａ1 〜ｄ1 、及び４つのメモリセルａ2 〜ｄ2 が２列に直列接続されている場合を例として説明したが、１列に含まれるメモリセルの個数及び列の個数は任意に設計することができる。
【０１０８】
図７は、図６における第１のスイッチＳ1 及びＳ2 、メモリセルａ1 〜ｄ1 、メモリセルａ2 〜ｄ2 、ビット線ＢＬ1 及びＢＬ2 、並びにソース線ＳＬ0 〜ＳＬ3 を含む回路構成に対応するレイアウト図である。なお、図７では、後述で詳説する図８〜図１０における構成要素に対応する部分には、図８〜図１０に付した符号と同一の符号を示している。
【０１０９】
図７に示すように、ゲート線ＧＷＬ（７３ａ）とビット線ＢＬ1（８４）とが平面的に交差する領域を中心に第１のスイッチＳ1 が形成されており、ゲート線ＧＷＬ（７３ａ）とビット線ＢＬ2 （８４’）とが平面的に交差する領域を中心に第１のスイッチＳ2 が形成されている。また、ソース線ＳＬ0 〜ＳＬ3 （書き込み電極７７b 〜７７e ）とビット線ＢＬ1 （８４）とがそれぞれ平面的に交差する領域を中心にメモリセルａ1 〜ｄ1 内の４つのトランジスタがそれぞれ形成されており、ソース線ＳＬ0 〜ＳＬ3 （書き込み電極７７b 〜７７e ）とビット線ＢＬ2 （８４’）とがそれぞれ平面的に交差する領域を中心にメモリセルａ2 〜ｄ2 内の４つのトランジスタがそれぞれ形成されている。また、図示するように、メモリセルａ1 〜ｄ4 内のトランジスタのプラグ（８０ａ〜８０ｄ）は隣り合うメモリセルと共有されている。
【０１１０】
次に、本発明の第６の実施形態に係る半導体記憶装置の断面構造について説明する。
【０１１１】
図８は、図７に示したVIII-VIII線に対応する断面図であり、図９は、図７に示したIX-IX線に対応する断面図であり、図１０は、図７におけるX-X線に対応する断面図である。
【０１１２】
図８では、図７に示した回路のうち、界面伝導素子及びトランジスタよりなるメモリセルａ1 〜ｄ1 とビット線ＢＬ1 と第１のスイッチＳ1 とを主として示している。なお、図８では示していないが、ビット線ＢＬ2 に沿う断面におけるメモリセルａ2 〜ｄ2 と第１のスイッチＳ2 の断面構造としては、以下で説明する図８の断面構造と同様であって、図７のレイアウト図上において紙面に向かって上半分に対応する構成（図７に示した符号に「’」をつけた符号）が示されている。
【０１１３】
図８に示すように、例えばシリコンよりなる半導体基板７０における例えばＳＴＩ（shallow trench isolation）よりなる分離絶縁膜７１によって区画された素子形成領域には、例えばシリコン酸化膜よりなるゲート絶縁膜７２ａ〜７２ｅ及び例えばポリシリコン膜よりなるゲート電極７３ａ〜７３ｅが下から順に形成されており、該ゲート絶縁膜７２ａ〜７２ｅ及びゲート電極７３ａ〜７３ｅの側面には、例えばシリコン窒化膜よりなるサイドウォール７４ａ〜７４ｅが形成されている。また、半導体基板７０におけるサイドウォール７４ａ〜７４ｅの側方下の領域には、ソース電極又はドレイン電極となる不純物拡散層７５ａ〜７５ｆが形成されている。このようにして、ゲート電極７３ａを含む第１のスイッチＳ1 となるトランジスタと、ゲート電極７３ｂ〜７３ｅを含む４つのトランジスタとが形成されている。
【０１１４】
また、半導体基板７０上の全面には、上記の５つのトランジスタを覆うように、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜よりなる膜厚が約２００ｎｍの第１の絶縁膜７６が形成されている。第１の絶縁膜７６の上には、ゲート電極７３ｂ〜７３ｅを含む４つのトランジスタの各々の上方に位置するように、界面伝導素子の書き込み電極７７ｂ〜７７ｅが形成されていると共に、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン窒化酸化膜などよりなる膜厚約１００ｎｍの第２の絶縁膜７８が形成されている。
【０１１５】
書き込み電極７７ｂ〜７７ｅ及び第２の絶縁膜５８の上には、膜厚が約５０ｎｍの強誘電体膜７９が形成されている。ここで、強誘電体膜７９としては、例えば、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、ＳＢＴＮ（ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9 ）、ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12 ）、ＢｉＦｅＯ3 、ＰｂＴｉＯ3 、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）、ＢａＴｉＯ3 、ＬｉＮｂＯ3 、又はＳｒＴｉＯ3 などの分極を有する強誘電体材料を用いるとよい。強誘電体膜７９、第２の絶縁膜７８及び第１の絶縁膜７６には、これらの膜を貫通し且つ下端がトランジスタの不純物拡散層７５ａ〜７５ｅと接続する例えばタングステンよりなるプラグ８０ａ〜８０ｅが形成されている。
【０１１６】
強誘電体膜７９の上には、プラグ８０ａ〜８０ｅを介してトランジスタの不純物拡散層７５ａ〜７５ｅと接続する界面伝導素子の電流を検知するソース電極又はドレイン電極となる電極８１ａ〜８１ｅが形成されている。また、強誘電体膜７９の上には、界面伝導素子の電極８１ａ〜８１ｅを覆うように、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン窒化酸化膜などよりなる膜厚が２００ｎｍの第３の絶縁膜８２が形成されている。第３の絶縁膜８２、強誘電体膜７９、第２の絶縁膜７８及び第１の絶縁膜７６には、これらの膜を貫通し且つ下端が不純物拡散層７５ｆと接続する例えばタングステンよりなるプラグ８３ｆが形成されている。また、第３の絶縁膜８２の上には、下面がプラグ８３ｆと接続するビット線ＢＬ1 である金属配線８４が形成されており、該金属配線８４の上には、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜よりなる膜厚が約１５０ｎｍの第４の絶縁膜８５が形成されている。
【０１１７】
次に、図９では、メモリセルｂ1 及びｂ2 ２個分と２つのビット線ＢＬ1 及びＢＬ2 とを主として示している。
【０１１８】
図９に示すように、半導体基板７０の上には、ゲート絶縁膜７２ｃ、ゲート電極７３ｃ、及び第１の絶縁膜７６が形成されている。第１の絶縁膜７６の上には、書き込み電極７７ｃが形成されており、該書き込み電極７７ｃの上には強誘電体膜７９が形成されている。強誘電体膜７９の上には、第３の絶縁膜８２が形成されている。第３の絶縁膜８２の上には、ビット線ＢＬ1 である金属配線８４及びビット線ＢＬ2 である金属配線８４’が形成されている。また、第３の絶縁膜８２の上には、金属配線８４及び８４’を覆うように第４の絶縁膜８５が形成されている。
【０１１９】
次に、図１０では、メモリセルｂ１及びｂ２とメモリセルｃ１及びｃ２とが共有化している領域を主として示している。
【０１２０】
図１０に示すように、半導体基板７０における素子分離絶縁膜７１によって囲まれた素子形成領域には、不純物拡散層７５ｃ及び７５ｃ’が形成されている。素子分離絶縁膜７１並びに不純物拡散層７５ｃ及び７５ｃ’の上には、第１の絶縁膜７６、第２の絶縁膜７８及び強誘電体膜７９が形成されており、これらの膜を貫通し且つ下端が不純物拡散層７５ｃ及び７５ｃ’と接続するプラグ８０ｃ及び８０ｃ’が形成されている。強誘電体膜７９の上には、下面がプラグ８０ｃ及び８０ｃ’の上端に接続する界面伝導素子のソース電極又はドレイン電極となる電極８１ｃ及び８１ｃ’が形成されている。
【０１２１】
強誘電体膜７９の上には、電極８１ｃ及び８１ｃ’を覆うように第３の絶縁膜８２が形成されており、該第３の絶縁膜８２の上には、ビット線ＢＬ1 である金属配線８４及びビット線ＢＬ2 である金属配線８４’が形成されている。また、第３の絶縁膜８２の上には、金属配線８４及び８４’を覆うように第４の絶縁膜８５が形成されている。
【０１２２】
以上の構造を有する本発明の第６の実施形態に係る半導体記憶装置の動作について、前述した図７並びに図１１（ａ）及び（ｂ）を参照しながら以下に説明する。
【０１２３】
図１１（ａ）及び（ｂ）は、データを書き込む時の電圧印加手順の一例を説明するために用いる動作波形図であって、（ａ）はデータ書き込み時の電圧波形を示しており、（ｂ）はデータ読み出し時の電圧波形を示している。なお、図において、”Ｈ”は高電圧に相当する電圧を示すと共に、”Ｌ”は低電圧に相当する電圧を示している。また、図において、データの書き込み又は読み出し対象として選択されるメモリセルのワード線（ＷＬ）への印加電圧をＷＬ（選択）、データの書き込み又は読みだし対象として選択されないメモリセルのワード線（ＷＬ）への印加電圧をＷＬ（非選択）、メモリセルとビット線とを切り離すための第１のスイッチ（Ｓ）をＯＮする場合におけるゲート線（ＧＷＬ）への印加電圧をＧＷＬ（選択）、第１のスイッチ（Ｓ）をＯＦＦする場合におけるゲート線（ＧＷＬ）への印加電圧をＧＷＬ（非選択）、ビット線（ＢＬ）への印加電圧をＢＬ、ソース線（ＳＬ）への印加電圧をＳＬ、そして、センスアンプ（ＳＡ）との接続を行う第２のスイッチ（ＳＳ）への印加電圧をＳＳとして示している。
【０１２４】
＜書き込み動作＞
まず最初に、全ての印加電圧を”Ｌ”にする。次に、選択するゲート線（ＧＷＬ）への印加電圧を”Ｈ”とすると共に、データの書き込み対象として選択されないメモリセルのワード線（ＷＬ）への印加電圧を”Ｈ”とする。このようにすると、データの書き込み対象として選択するメモリセルの界面伝導素子の読み出し電極であるソース電極がビット線（ＢＬ）に電気的に接続される。この状態で、ビット線（ＢＬ）に書き込みデータに対応する書き込み電圧として”Ｈ”又は”Ｌ”の印加電圧を与える。ここで、書き込み電圧が”Ｈ”の場合であれば、ソース線（ＳＬ）の”Ｌ”の電圧との間に電位差が生じて、データの書き込み対象として選択したメモリセル内の界面伝導素子のソース線（書き込み電極）とソース電極との間の強誘電体膜（７９）の分極が反転する。このとき、界面伝導素子のソース線とソース電極とは、平面的配置において、必ずしもオーバーラップする位置に配置されないが、書き込み時の電気力線ははみだし電界によってソース電極から垂直に出て、その電気力線はソース線に対して垂直に入力されるため、ソース線とソース電極との間の強誘電体膜（７９）は十分に反転する。次に、ビット線（ＢＬ）に書き込み電圧を印加した状態で、ソース線（ＳＬ）にパルス電圧を印加する。このとき、書き込み電圧が”Ｌ”である場合には、データの書き込み対象として選択するメモリセル内の界面伝導素子のソース線とソース電極との間にソース線（ＳＬ）の”Ｈ”の電位差が生じて、データの書き込み対象として選択されたメモリセル内の界面伝導素子のソース線とソース電極との間の強誘電体膜（７９）の分極が反転する。また、このとき、データの書き込み対象として選択されないメモリセルにおけるトランジスタのゲート電極が”Ｈ”であるので、ワード線（ＷＬ）に与える電位がトランジスタの閾値電圧程度に昇圧されるなどの設計を行っておき、また、選択しないソース線（ＳＬ）はハイインピーダンスになるように電気的に切り離されているので、データの書き込み対象として選択されないメモリセル内の界面伝導素子のソース線とソース電極との間の電位は同電位となる。これにより、データの書き込み対象として選択されないメモリセル内の界面伝導素子のソース線とソース電極との間には電圧が印加されないので、分極を減少させずに書込みを行うことができる。次に、ビット線（ＢＬ）の電位を”Ｌ”に戻して、データの書き込み対象として選択されなかったメモリセルのワード線（ＷＬ）、及び選択したゲート線（ＧＷＬ）への印加電圧を共に”Ｌ”に戻して、書き込み動作を完了する。
【０１２５】
＜読み出し動作＞
まず最初に、全ての印加電圧を”Ｌ”にする。次に、データの読み出し対象として選択されないメモリセルのワード線（ＷＬ）を”Ｈ”にすると共に、選択したゲート線（ＧＷＬ）を”Ｈ”にする。このようにすると、データの読み出し対象として選択されたメモリセル内における界面伝導素子の読み出し電極であるソース電極がビット線に電気的に接続される。この状態において、ソース線（ＳＬ）はハイインピーダンス状態にしておくことにより、読み出し時に分極反転が生じることを防止することができる。そして、センスアンプ（ＳＡ）との接続を行う第２のスイッチ（ＳＳ）への印加電圧を”Ｈ”とする。このとき、データの読み出し対象として選択されたメモリセル内における界面伝導素子のソース電極とソース線との間の強誘電体膜（７９）の分極方向により、絶縁膜（第３の絶縁膜）と強誘電体膜（７９）との界面における抵抗値が異なり、該抵抗値と参照抵抗との直列抵抗が形成される。このため、データの読み出し対象として選択されたメモリセル内における界面伝導素子の界面抵抗の値が変化していると、ビット線（ＢＬ）に発生する電圧も変化することになる。この電圧をセンスアンプ（ＳＡ）によって差動増幅することにより、ビット線（ＢＬ）にデータの読み出し対象となるメモリセル内における強誘電体の分極状態によって電圧”Ｈ”又は”Ｌ”が発生する。このとき、データの読み出し対象となるメモリセル内における界面伝導素子のソース電極とソース線とは、データの書き込み時と同様に同電位になっているので、読み出しによる分極量の減少は発生しない。また、読み出しにより、データの読み出し対象となるメモリセル内における界面伝導素子のソース電極とソース線との間の強誘電体膜（７９）の分極量が少し減少した場合であっても、センスアンプ（ＳＡ）による差動増幅後に”Ｌ”のデータの再書き込みが行われ、続いて、ソース線（ＳＬ）への印加電圧を”Ｌ”にすることにより、”Ｈ”のデータについても再書き込みを行うことができる。その後、センスアンプ（ＳＡ）との接続を行う第２のスイッチ（ＳＳ）、データの読み出し対象として選択しなかったメモリセルのワード線（ＷＬ）、及び選択していたゲート線（ＧＷＬ）への印加電圧を”Ｌ”にすることにより、読み出し動作を完了する。
【０１２６】
以上のようにして、本発明の第２の実施形態に係る半導体記憶装置では、第１の実施形態における界面伝導素子及びトランジスタよりなるメモリセルをアレイ状に配置した場合に、情報の読み出しを一意に決定することができ、且つ、ディスターブが生じない半導体記憶装置を提供することができる。
【産業上の利用可能性】
【０１２７】
本発明の半導体記憶装置は、強誘電体膜を用いた不揮発性メモリとして有用であり、Ｓｉを用いないので、次世代のプロセスとして、及びロジック上に積層されたメモリデバイスとしての応用に有用である。また、本発明に係る半導体記憶装置は、高密度混載メモリにとって有用である。また、高密度スタンドアローンメモリの用途にも応用できる。
【図面の簡単な説明】
【０１２８】
【図１】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の構成概念図を示す要部断面図であって、（ａ）では情報を読み出す場合の構成を併せて示しており、（ｂ）では、情報を書き込む場合の構成及び強誘電体膜中の電気力線の概念図を併せてしている。
【図２】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の構成概念図を示す要部断面図であって、（ａ）では情報を読み出す場合の構成を併せて示しており、（ｂ）では、情報を書き込む場合の構成及び強誘電体膜中の電気力線の概念図を併せてしている。
【図３】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体記憶装置の構成概念図を示す要部断面図であって、（ａ）では情報を読み出す場合の構成を併せて示しており、（ｂ）では、情報を書き込む場合の構成及び強誘電体膜中の電気力線の概念図を併せてしている。
【図４】本発明の第４の実施形態に係る半導体記憶装置の構成概念図を示す要部断面図であって、情報を書き込む場合の構成及び強誘電体膜中の電気力線の概念図を併せてしている。
【図５】本発明の第５の実施形態に係る半導体記憶装置の構造を示す断面図である。
【図６】本発明の第６の実施形態に係る半導体記憶装置の回路構成図である。
【図７】本発明の第６の実施形態に係る半導体記憶装置の構成を示すレイアウト図である。
【図８】本発明の第６の実施形態に係る半導体記憶装置におけるVIII-VIII線の断面図である。
【図９】本発明の第６の実施形態に係る半導体記憶装置におけるIX-IX線の断面図である。
【図１０】本発明の第６の実施形態に係る半導体記憶装置におけるX-X線の断面図である。
【図１１】（ａ）及び（ｂ）は、本発明の第６の実施形態に係る半導体記憶装置の動作を説明する動作波形図であり、（ａ）は書き込み時の動作波形を示しており、（ｂ）は読み出し時の動作波形を示している。
【図１２】従来の半導体記憶装置の構成を示す要部断面図である。
【図１３】本発明の課題を説明するための半導体記憶装置の回路構成図である。
【符号の説明】
【０１２９】
１１、２１、３１、４１  基板
１２、２２、３２ａ、３２ｂ、４２  下部電極
１３、２３、３３、４３  強誘電体膜
１４、２４、３４、４４  ソース電極
１５、２５、３５、４５  ドレイン電極
１６、２６、３６  絶縁膜
１６ａ、１６ｂ、２６ａ、２６ｂ、３６ａ、３６ｂ、４６ａ、４６ｂ  コンタクトホール
１７、２７、３７、４７  界面
１８、２８、３８ａ、３８ｂ、４９  電源
１９、２９、３９ａ、３９ｂ、４９  はみ出し電界
２０、３０、４０  電流計
５１、７０  半導体基板
５２、７５ａ〜２５ｆ  不純物拡散層
５２ａ  トランジスタのドレイン電極
５２ｂ  トランジスタのソース電極
５３、７２ａ〜７２ｅ  ゲート絶縁膜
５４、７３ａ〜７３ｅ  ゲート電極
５５、２７ａ〜７４ｅ  サイドウォール
５６、７６  第１の絶縁膜
５７  書き込み電極
５８、７８  第２の絶縁膜
５９、７９  強誘電体膜
６０ａ  プラグ
６１ａ  界面伝導素子のドレイン電極
６１ｂ  界面伝導素子のソース電極
６２、８２  第３の絶縁膜
７７ｂ〜７７ｅ  書き込み電極（ソース線）
８０ａ〜８０ｅ、８０ａ’〜８０ｅ’、８３ｆ、８３ｆ’  プラグ
８１ａ〜８１ｅ、８１ａ’〜８１ｅ’  電極（ソース電極又はドレイン電極）
８４、８４’  ビット線となる金属配線
８５  第４の絶縁膜
ａ1 〜ｄ1 、ａ2 〜ｄ2   メモリセル
ＢＬ（ＢＬ1 、ＢＬ2 ）  ビット線
ＷＬ（ＷＬ0 〜ＷＬ3 ）  ワード線
ＳＬ（ＳＬ0 〜ＳＬ3 ）  ソース線
ＧＷＬ  ゲート線
Ｓ（Ｓ1 、Ｓ2 ）  第１のスイッチ
ＳＳ（ＳＳ1 、ＳＳ2 ）  第２のスイッチ
Ｒ（Ｒ1 、Ｒ2 ）  抵抗素子
ＳＡ（ＳＡ1 、ＳＡ2 ）  センスアンプ
ＲＥＦ（ＲＥＦ1 、ＲＥＦ2 ）  参照電圧生成回路
Ｉ／Ｏ（Ｉ／Ｏ1 、Ｉ／Ｏ2 ）  入出力バッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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