(57)【要約】【課題】  同一半導体基板上に形成された多数のメモリの検査結果を判別するために必要な端子数を削減すると共に、確実なメモリの識別を実現する。【解決手段】  複数のメモリ２と、複数のメモリ２をテストする自己テスト回路（ＢＩＳＴ）３と、複数のメモリ２を識別する信号を生成するメモリ識別回路５ａを有し、メモリ識別回路５ａを構成するシフトレジスタに各メモリ２のテスト結果と、メモリ識別回路５ａ内で生成される識別信号をセットする。次に、クロックを入力することにより順次データがシフトされ、端子に各メモリのテスト結果と識別信号がシーケンシャルに出力される。【選択図】  図１
2007024765.tif 000002
【特許請求の範囲】
【請求項１】
メモリとロジック回路とが混載した半導体装置であって、
複数のメモリと、
前記複数のメモリをテストする自己テスト回路と、
前記複数のメモリを識別するためのメモリ識別信号及び前記自己テスト回路からの信号に基づいたテスト出力信号を生成するメモリ識別回路と、
前記自己テスト回路及び前記メモリ識別回路の動作を制御する自己テスト制御回路とを備え、
前記メモリ識別回路は、前記テスト出力信号と前記メモリ識別信号とを同一の端子から出力することを特徴とする、半導体装置。
【請求項２】
前記テスト出力信号は、前記複数のメモリのテスト結果を表すテスト結果信号であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記テスト出力信号は、前記複数のメモリのテストが終了したことを表すテスト終了信号であることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記メモリ識別回路は、前記テスト出力信号と前記メモリ識別信号とを同一の端子からシーケンシャルに出力することを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記メモリ識別回路は、前記テスト出力信号の出力後に、前記メモリ識別信号を出力することを特徴とする、請求項１に記載の半導体装置。
【請求項６】
前記メモリ識別回路は、前記メモリ識別信号の出力後に、前記テスト出力信号を出力することを特徴とする、請求項１に記載の半導体装置。
【請求項７】
前記メモリ識別信号及び前記テスト出力信号が出力されるタイミングを、別の端子でモニターできることを特徴とする、請求項１に記載の半導体装置。
【請求項８】
前記メモリ識別回路は、ヒューズ回路を含み、当該ヒューズ回路に用いられるヒューズを切断することにより、前記複数のメモリを識別するユニークなメモリ識別信号を生成することを特徴とする、請求項１に記載の半導体装置。
【請求項９】
前記メモリ識別回路は、複数の論理回路を含み、当該論理回路の組み合わせによって、前記複数のメモリを識別するユニークなメモリ識別信号を生成することを特徴とする、請求項１に記載の半導体装置。
【請求項１０】
前記メモリ識別回路は、不揮発メモリ回路を含み、当該不揮発メモリ回路を構成する不揮発メモリをプログラミングすることによって、前記複数のメモリを識別するユニークなメモリ識別信号を生成することを特徴とする、請求項１に記載の半導体装置。
【請求項１１】
前記メモリ識別回路は、シフトレジスタを含み、当該シフトレジスタに前記テスト出力信号及び前記メモリ識別信号のデータをセットし、入力するクロックに従ってセットしたデータを順次シフトさせることで、前記テスト出力信号と前記メモリ識別信号とを同一の端子からシーケンシャルに出力することを特徴とする、請求項１に記載の半導体装置。
【請求項１２】
前記シフトレジスタは、Ｄ型フリップフロップで構成されていることを特徴とする、請求項１１に記載の半導体装置。
【請求項１３】
前記シフトレジスタは、Ｄ型フリップフロップのセット端子に前記テスト結果信号及び前記メモリ識別信号を入力することで、データをセットすることを特徴とする、請求項１２に記載の半導体装置。
【請求項１４】
前記Ｄ型フリップフロップのセット端子に入力される信号は、前記テスト信号から生成されたパルス信号であることを特徴とする、請求項１２に記載の半導体装置。
【請求項１５】
前記テスト出力信号の信号レベルが第１のレベルのときだけ、前記シフトレジスタにデータをセットすることを特徴とする、請求項１１に記載の半導体装置。
【請求項１６】
前記自己テスト制御回路の動作を停止させる停止回路をさらに備える、請求項１に記載の半導体装置。
【請求項１７】
前記停止回路は、前記複数のメモリのテスト結果信号を論理和する回路であることを特徴とする、請求項１６に記載の半導体装置。
【請求項１８】
前記停止回路は、第１の信号レベルの時には前記自己テスト制御回路を停止させ、第２の信号レベルの時には前記自己テスト制御回路を動作させる生成信号を、前記自己テスト制御回路へ出力することを特徴とする、請求項１６に記載の半導体装置
【請求項１９】
前記停止回路は、前記複数のメモリのテスト結果信号が第１の信号レベルになった時、前記自己テスト制御回路へ出力する生成信号を第１の信号レベルに設定し、前記テスト出力信号と前記メモリ識別信号とが同一の端子から出力し終わると、前記メモリ識別回路を構成するシフトレジスタと同じ段数のシフトレジスタの出力信号からリセット信号を生成し、前記自己テスト制御回路へ出力する生成信号を第２の信号レベルに設定することを特徴とする、請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリを混載した半導体装置に関し、より特定的には、複数のメモリの識別及び検査結果出力が可能な半導体装置に関する。
【背景技術】
【０００２】
近年、ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと記す）やスタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭと記す）と、ロジック回路とを、同一の半導体基板上に形成した半導体装置、例えば混載メモリシステムＬＳＩが実用化されている。昨今のシステムの高度化及び高機能化に伴い、より多くのメモリを半導体基板上に搭載する傾向にある。しかし、半導体基板上に搭載されるメモリの数やメモリの記憶容量が増えれば増えるほど、検査時間は長くなって検査コストが増大する。そこで、自己テスト（以下、ＢＩＳＴと記す）を行う回路を搭載して、複数のメモリを一括して検査する方法が考案されている。
【０００３】
以下に、ＢＩＳＴ回路を搭載した従来の半導体装置（システムＬＳＩ）を説明する。
図２８は、ＢＩＳＴ回路を搭載した従来のシステムＬＳＩ１０１の構成を示すブロック図である。図２８において、システムＬＳＩ１０１は、４つのメモリ１０２と、４つのＢＩＳＴ回路１０３と、ＢＩＳＴ制御回路１０４と、ＢＩＳＴ出力信号セレクタ回路１３０とを含み、クロック端子１５０、ＢＩＳＴイネーブル端子１５１、ＢＩＳＴテスト結果端子１５２、ＢＩＳＴテスト終了端子１５４、及びメモリセレクト端子Ａ１６０〜Ｂ１６１を備える。なお、ここでは簡単のため、メモリ以外の他の回路（ロジック回路等）については、図示を省略している。また、以下の説明では、４つのメモリ１０２をメモリ１〜４と、４つのＢＩＳＴ回路１０３をＢＩＳＴ１〜４と、それぞれ表記する。
【０００４】
メモリ１〜４は、ＤＲＡＭやＳＲＡＭ等のメモリである。ＢＩＳＴ１〜４は、メモリ１〜４をテストする回路であり、各メモリに対応して複数設けられる。このＢＩＳＴ１〜４は、対応するメモリへアドレス信号ＡＤＤ、制御信号ＭＣＯＮＴ及びデータ入力信号ＤＩＮを出力し、対応するメモリからデータ出力信号ＤＯＵＴを入力する。また、各ＢＩＳＴ１〜４は、ＢＩＳＴテストの結果を示す信号ＧＯ１〜４と、メモリ１〜４のテストが終了したことを示す信号ＤＯＮＥ１〜４とを出力する。ＢＩＳＴ制御回路１０４は、ＢＩＳＴイネーブル端子１５１から入力される自己回路をイネーブルにする信号（ＢＩＳＴＥＮ）と、クロック端子５０から入力されるクロック信号（ＣＬＯＣＫ）とに基づいて、クロック信号（ＢＣＬＯＣＫ）及びＢＩＳＴ制御信号（ＢＣＯＮＴ）を生成する。そして、ＢＩＳＴ制御回路１０４は、生成したＢＣＬＯＣＫ信号及びＢＣＯＮＴ信号をＢＩＳＴ１〜４へ出力することで、ＢＩＳＴ１〜４の動作を制御する。
【０００５】
ＢＩＳＴ出力信号セレクタ回路１３０は、ＢＩＳＴ１〜４からＧＯ１信号〜ＧＯ４信号及びＤＯＮＥ１信号〜ＤＯＮＥ４信号を入力し、またメモリセレクト端子Ａ１６０及びＢ１６１からセレクト信号を入力する。そして、ＢＩＳＴ出力信号セレクタ回路１３０は、セレクト信号に従って、ＧＯ１信号〜ＧＯ４信号のいずれか１つの信号を選択的にＢＩＳＴテスト結果端子１５２に出力すると共に、ＤＯＮＥ１信号〜ＤＯＮＥ４信号の論理積（ＡＮＤ）を取った信号をＢＩＳＴテスト終了端子１５４に出力する。
【０００６】
次に、ＢＩＳＴ回路を搭載した従来のシステムＬＳＩ１０１の動作について説明する。
ＢＩＳＴイネーブル端子１５１からＢＩＳＴ制御回路１０４の動作をイネーブルにする信号、例えば論理Ｈレベルの信号が入力されると、ＢＩＳＴ制御回路１０４は、ＢＩＳＴ回路１０３を動作させるＢＣＯＮＴ信号とＢＣＬＯＣＫ信号とを生成する。このＢＣＯＮＴ信号とＢＣＬＯＣＫ信号の生成によって、ＢＩＳＴ１〜４を用いたメモリ１〜４のテストが開始される。ＢＩＳＴ１〜４は、対応するメモリからデータ出力するＤＯＵＴ信号を受けて逐次期待値との比較を行い、その結果をＧＯ１信号〜ＧＯ４信号として出力する。例えば、期待値と異なったＤＯＵＴ信号を受けたＢＩＳＴは、論理Ｈレベルの信号を出力して、全てのメモリ１〜４のテストが終了するまでこの論理Ｈレベルを維持する。
【０００７】
システムＬＳＩ１０１外部の回路等は、ＢＩＳＴテスト終了端子１５４をモニターして、全メモリ１〜４のテストが終了したことを示す信号、例えば論理Ｈレベルの信号を検知すると、メモリセレクト端子Ａ１６０及びＢ１６１の論理レベルを切り替えて（この例では、４通り）、どのメモリがフェイルしているのかを判別する。
【０００８】
しかし、１チップに数十個〜数百個のメモリを搭載したシステムＬＳＩを考えた場合、上述した手法では、ＢＩＳＴ回路から出力されるＢＩＳＴテスト結果信号を選択的に外部に出力させるために多くのメモリセレクト端子が必要となる。このため、チップ面積縮小化及び端子数削減の面でデメリットとなり、ひいてはチップコストの増加につながる。また、上述した手法では、複数のメモリセレクト端子に与える信号の論理レベルの組み合わせで、どのメモリのＢＩＳＴテスト結果信号を出力するかを決めるため、混載するメモリ数に比例して、回路設計やレイアウト設計等の開発段階での検証が煩雑になり、検証工数も増加する。加えて、どのメモリのＢＩＳＴテスト結果信号かを、ＢＩＳＴ回路から直接ではなく、メモリセレクト端子に与えられた論理レベルの組み合わせで間接的に判別及び確認するので、論理レベルの組み合わせに対する信頼性が大事になる。
【０００９】
なお、どのメモリがフェイルしたかを判別しない方法もある。しかし、この場合には、どのメモリがどのアドレスでフェイルしたか分からないため、解析が困難となるデメリットがある。
【００１０】
従来、検査時間の短縮及び検査コストの低減を図るため、半導体ウエハ上の集積回路ブロックを並行して試験を行い、各集積回路の試験結果データを、シフトレジスタを形成するＤ型フリップフロップにそれぞれにラッチさせ、試験終了した後にＤ型フリップフロップにクロックを供給することによって、１端子より順次テスト結果データを出力する方法が提案されている（特許文献１を参照）。
【特許文献１】特開２００３−２２９４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献１に記載の方法では、Ｄ型フリップフロップで構成されるシフトレジスタのシフト動作によって１端子から順次出力される各集積回路の試験結果データの順番から、どの集積回路の試験結果データであるかを判別する。このため、内部故障等や信号遅延により試験結果データが正しいタイミングで出力されない場合には、どの集積回路の試験結果データなのかを正しく判別できなくなるという課題がある。
【００１２】
また、上記特許文献１に記載の方法では、試験が終了した時に各集積回路の試験結果がパスなのかフェイルなのかの情報だけを得る。よって、この方法は、単に試験結果がパスなのかフェイルなのかを判別するのみなら良い。しかし、この集積回路が特にＤＲＡＭやＳＲＡＭ等といったメモリであった場合、検査における不良メモリセルの予備メモリセル（冗長セルとも言う）への置き換えのためや評価解析の時などに、パス／フェイルの情報だけでなくメモリのどのアドレスで何ビットがフェイルしているかを知る必要がある。
【００１３】
それ故に、本発明の目的は、端子数を削減しても確実にメモリのテスト結果を判別することができ、また試験中に逐次どこのメモリセルでフェイルしているかを検知することができる低コストかつ高解析性を兼ね備えた半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明は、メモリとロジック回路とが混載した半導体装置に向けられている。そして、上記目的を達成させるために、本発明の半導体装置は、複数のメモリ、自己テスト回路、メモリ識別回路、及び自己テスト制御回路を備える。自己テスト回路は、複数のメモリをテストする。メモリ識別回路は、複数のメモリを識別するためのメモリ識別信号と、自己テスト回路からの信号に基づいたテスト出力信号とを生成する。自己テスト制御回路は、自己テスト回路及びメモリ識別回路の動作を制御する。そして、メモリ識別回路は、テスト出力信号とメモリ識別信号とを同一の端子から出力する。典型的なテスト出力信号は、複数のメモリのテスト結果を表すテスト結果信号、又は複数のメモリのテストが終了したことを表すテスト終了信号である。
【００１５】
このメモリ識別回路は、テスト出力信号とメモリ識別信号とを同一の端子からシーケンシャルに出力するか、テスト出力信号の出力後にメモリ識別信号を出力するか、メモリ識別信号の出力後にテスト出力信号を出力する。ここで、メモリ識別信号及びテスト出力信号が出力されるタイミングを、別の端子でモニターすればなおよい。
【００１６】
好ましくは、メモリ識別回路にヒューズ回路を組み込んで、このヒューズ回路に用いられるヒューズを切断することにより、複数のメモリを識別するユニークなメモリ識別信号を生成する。又は、メモリ識別回路に複数の論理回路を組み込んで、この論理回路の組み合わせによって、複数のメモリを識別するユニークなメモリ識別信号を生成する。あるいは、メモリ識別回路に不揮発メモリ回路を組み込んで、この不揮発メモリ回路を構成する不揮発メモリをプログラミングすることによって、複数のメモリを識別するユニークなメモリ識別信号を生成する。
【００１７】
また、メモリ識別回路は、組み込んだシフトレジスタにテスト出力信号及びメモリ識別信号のデータをセットし、入力するクロックに従ってセットしたデータを順次シフトさせることで、テスト出力信号とメモリ識別信号とを同一の端子からシーケンシャルに出力してもよい。このシフトレジスタは、Ｄ型フリップフロップで構成されており、セット端子に入力される信号はテスト信号から生成されたパルス信号であることが好ましい。また、Ｄ型フリップフロップのセット端子にテスト結果信号及びメモリ識別信号を入力することで、データをセットすることができる。なお、テスト出力信号の信号レベルが第１のレベルのときだけ、シフトレジスタにデータをセットしてもよい。
【００１８】
また、自己テスト制御回路の動作を停止させる停止回路をさらに備えてもよい。この停止回路は、典型的には、複数のメモリのテスト結果信号を論理和する回路である。そして、停止回路は、第１の信号レベルの時には自己テスト制御回路を停止させ、第２の信号レベルの時には自己テスト制御回路を動作させる生成信号を、自己テスト制御回路へ出力することが好ましい。又は、停止回路は、複数のメモリのテスト結果信号が第１の信号レベルになった時、自己テスト制御回路へ出力する生成信号を第１の信号レベルに設定し、テスト出力信号とメモリ識別信号とが同一の端子から出力し終わると、メモリ識別回路を構成するシフトレジスタと同じ段数のシフトレジスタの出力信号からリセット信号を生成し、自己テスト制御回路へ出力する生成信号を第２の信号レベルに設定することが好ましい。
【発明の効果】
【００１９】
本発明によれば、テスト出力信号とメモリ識別信号とを同一端子から出力するため、端子数を削減することができる。また、テスト出力信号にメモリ識別信号を付加するため、テスト出力信号がどのメモリのものなのかを確実に認識することができる。また、テスト出力信号及びメモリ識別信号の出力タイミングを別の端子でモニターするため、いずれかのメモリがフェイルしたタイミングを捉えることができ、メモリ識別信号及びテスト出力信号のレベルにかかわらず確実に結果を判定することができる。また、Ｄ型フリップフロップにクロックを入力することによって、Ｄ型フリップフロップにセットされたテスト出力信号とメモリ識別信号とをシフトして、１つの端子から順次シーケンシャルにデータを出力することができる。また、テスト出力信号の波形モードによらず同一のパルスが発生できるため、様々なテスト出力信号の波形モードに対応することができる。また、テストがフェイルしたメモリの識別信号のみを出力するので、フェイルしたメモリを確実に認識することができる。また、いずれかのメモリがフェイルしたときに自己テスト回路を停止させることにより、別のメモリからの新たなテスト出力信号の入力によりシフトレジスタにセットされたデータが破壊されるのを防止することができる。また、テスト出力信号及びメモリ識別信号を端子から出力し終わると再び自己テスト回路を動作させてテスト終了までテストを継続することができるので、最初にフェイルした１アドレスのみでなくフェイルしたアドレスを全て知ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に各実施形態に係る半導体装置を、図面に基づいて詳細に説明する。
〔第１の実施形態〕
図１は、本発明の第１の実施形態に係る半導体装置１ａの構成を示すブロック図である。図１に示す半導体装置１ａは、４つのメモリ２と、４つのＢＩＳＴ回路３と、ＢＩＳＴ制御回路４ａと、４つのメモリ識別回路５ａと、論理和回路６とを含み、クロック端子５０、ＢＩＳＴイネーブル端子５１、ＢＩＳＴテスト結果端子Ａ５２及びＢＩＳＴテスト結果端子Ｂ５３を備える。この半導体装置１ａは、例えばシステムＬＳＩである。なお、ここでは簡単のため、メモリ以外の他の回路（ロジック回路等）については、図示を省略している。また、以下の説明では、４つのメモリ２をメモリ１〜４と、４つのＢＩＳＴ回路３をＢＩＳＴ１〜４と、４つのメモリ識別回路５ａをＩＤ１〜４と、それぞれ表記する。
【００２１】
メモリ１〜４は、ＤＲＡＭやＳＲＡＭ等のメモリである。ＢＩＳＴ制御回路４ａは、ＢＩＳＴイネーブル端子５１から自己回路をイネーブルにする信号（ＢＩＳＴＥＮ）を、クロック端子５０からクロック信号（ＣＬＯＣＫ）を、論理和回路６からＢＩＳＴテスト結果端子Ｂ５３へ出力される信号（ＨＡＬＴ）を、それぞれ入力する。そして、ＢＩＳＴ制御回路４ａは、ヒューズの状態を確定する信号（ＦＳＥＴ）と、ＢＩＳＴ１〜４を制御するためのクロック信号（ＢＣＬＯＣＫ）及び制御信号（ＢＣＯＮＴ）とを、それぞれ出力する。ＢＩＳＴ１〜４は、メモリ１〜４をテストする回路であり、メモリ１〜４にそれぞれ対応して設けられる。このＢＩＳＴ１〜４は、対応するメモリ１〜４へ、アドレス信号（ＡＤＤ）、制御信号（ＭＣＯＮＴ）及びデータ入力信号（ＤＩＮ）を出力し、対応するメモリ１〜４からデータ出力信号（ＤＯＵＴ）を入力する。また、ＢＩＳＴ１〜４は、ＢＩＳＴテストの結果を示す信号ＧＯ１〜４をそれぞれ出力する。
【００２２】
ＩＤ１は、ＧＯ１信号、ＣＬＯＣＫ信号、ＦＳＥＴ信号及びＨＡＬＴ信号を入力して、Ｑａ１信号を出力する。ＩＤ２は、ＧＯ２信号、ＣＬＯＣＫ信号、ＦＳＥＴ信号及びＱａ１信号を入力して、Ｑａ２信号を出力する。ＩＤ３は、ＧＯ３信号、ＣＬＯＣＫ信号、ＦＳＥＴ信号及びＱａ２信号を入力して、Ｑａ３信号を出力する。ＩＤ４は、ＧＯ４信号、ＣＬＯＣＫ信号、ＦＳＥＴ信号及びＱａ３信号を入力して、Ｑａ４信号を出力する。論理和回路６は、結果信号ＧＯ１〜４を入力して、ＨＡＬＴ信号を出力する。
【００２３】
上記構成による第１の実施形態に係る半導体装置１ａの動作を、以下に説明する。
ＢＩＳＴイネーブル端子５１から入力されるＢＩＳＴＥＮ信号の信号レベルをＨレベルにし、クロック端子５０からＣＬＯＣＫ信号を入力することで、ＢＩＳＴ制御回路４ａが動作可能状態となる。動作可能状態となったＢＩＳＴ制御回路４ａは、ＢＩＳＴ１〜４の動作をイネーブルにするＢＣＯＮＴ信号と、ＢＣＬＯＣＫ信号とを生成し、ＢＩＳＴ１〜４を制御する。ＢＩＳＴ１〜４は、ＢＩＳＴ制御回路４ａからの制御を受けて、メモリ１〜４を動作させるＡＤＤ信号、ＭＣＯＮＴ信号及びＤＩＮ信号を、メモリ１〜４へ出力する。これによって、メモリ１〜４のテストが開始される。また、ＢＩＳＴ制御回路４ａは、ＨレベルのパルスをＦＳＥＴ信号として発生させ、ＩＤ１〜４内のヒューズ情報を確定し、メモリ１〜４を識別するための内部信号を生成する。
【００２４】
ＢＩＳＴ１〜４は、メモリ１〜４からテスト結果として出力されたＤＯＵＴ信号と、内部で予め保持する期待値とを、それぞれ比較する。そして、ＢＩＳＴ１〜４は、双方が異なる場合にはＨレベルの信号を、双方が同じになる場合にはＬレベルの信号を、それぞれＧＯ１信号〜ＧＯ４信号としてＩＤ１〜４へ出力する。ＩＤ１〜４は、ＧＯ１信号〜ＧＯ４信号を受けて、ＩＤ４の情報を先頭に、ＩＤ３の情報、ＩＤ２の情報、及びＩＤ１の情報を、順々にＢＩＳＴテスト結果端子Ａ５２から出力する。この情報には、対応するメモリ１〜４のテスト結果と、各メモリ１〜４を識別する信号が含まれている。また、メモリ１〜４のうち、いずれかのメモリのテストがフェイルすると、論理和回路６から出力されるＨＡＬＴ信号はＨレベルになってＢＩＳＴ制御回路４ａを非動作にさせ、ＢＩＳＴ制御回路４ａによるメモリ１〜４のテストを停止させる。同時に、ＨＡＬＴ信号は、ＢＩＳＴテスト結果端子Ｂ５３によりフェイルしたタイミングをモニターする。
【００２５】
図２は、図１に示したＩＤ１〜４の詳細な構成例を示す図である。図２に示すＩＤ１〜４は、それぞれ、３つのセット端子付きＤ型フリップフロップ（ＤＦＦ）１２ａ〜１２ｃ、インバータＩＮＶ１、２つの否定論理積回路ＮＡＮＤ１〜２、排他的論理和回路ＥＸＯＲ１、遅延回路１０、及び２つのフューズ回路１１ａを含む。なお、以下の説明では、２つのフューズ回路１１ａをＦＵＳＥ１〜２と、それぞれ表記する。
【００２６】
メモリｎから出力されるＧＯｎ信号は、ＩＤｎの遅延回路１０に入力される（ｎは、１〜４のそれぞれ）。遅延回路１０から出力されるＤＬ１信号とＧＯｎ信号とは、排他的論理和回路ＥＸＯＲ１に入力される。排他的論理和回路ＥＸＯＲ１から出力されるＮ１信号は、インバータＩＮＶ１、否定論理積回路ＮＡＮＤ１の一方端、及び否定論理積回路ＮＡＮＤ２の一方端に入力される。ＦＵＳＥ１及び２には、ＦＳＥＴ信号が入力され、Ｈレベル固定信号又はＬレベル固定信号が、ＦＯ１信号及びＦＯ２信号としてそれぞれ出力される。ＦＯ１信号は、否定論理積回路ＮＡＮＤ１の他方端に入力され、ＦＯ２信号は、否定論理積回路ＮＡＮＤ２の他方端に入力される。インバータＩＮＶ１が出力するＳａ信号は、ＤＦＦ１２ａのセット端子Ｓに入力され、否定論理積回路ＮＡＮＤ１が出力するＳｂ信号は、ＤＦＦ１２ｂのセット端子Ｓに入力され、否定論理積回路ＮＡＮＤ２が出力するＳｃ信号は、ＤＦＦ１２ｃのセット端子Ｓに入力される。ＤＦＦ１２ａ〜１２ｃのクロック端子ＣＫには、ＣＬＯＣＫ信号が入力される。ＤＦＦ１２ｃのデータ入力端子ＤにはＤｃ信号が入力され、出力端子Ｑから出力データであるＱｃｎ信号が出力される。ＤＦＦ１２ｂのデータ入力端子ＤにはＱｃｎ信号が入力され、出力端子Ｑから出力データであるＱｂｎ信号が出力される。ＤＦＦ１２ａのデータ入力端子ＤにはＱｂｎ信号が入力され、出力端子Ｑから出力データであるＱａｎ信号が出力される。
【００２７】
ここで、ＦＵＳＥ１及び２の動作について説明する。図３は、図２に示したＦＵＳＥ１及び２の詳細な構成例を示す図である。図３に示すＦＵＳＥ１及び２は、ウエハ検査時にレーザにより切断されるヒューズｆｕｓｅ、ＰＭＯＳ型のトランジスタＰＭ１〜２、及びＮＭＯＳ型のトランジスタＮＭ１〜３を含む。
ＦＳＥＴ信号は、トランジスタＰＭ１及びＮＭ１のゲートＧに入力される。トランジスタＰＭ１のソースＳは、ｆｕｓｅを介して電源ＶＤＤに接続される。トランジスタＰＭ１、ＮＭ１及びＮＭ３のドレインＤと、トランジスタＰＭ２及びＮＭ２のゲートＧとは、共通接続され、接続点の信号がＦＯｍ信号として出力される（ｍは、１〜２のそれぞれ）。トランジスタＰＭ２及びＮＭ２のドレインＤと、トランジスタＮＭ３のゲートＧとは、ノードＮ２によって共通接続される。トランジスタＮＭ１〜３のソースＳは、それぞれ接地電位に接続される。トランジスタＰＭ２のソースＳは、電源ＶＤＤに接続される。
【００２８】
以上のように構成されたＦＵＳＥ１及び２の動作を図４Ａ及び図４Ｂを用いて説明する。図４Ａは、ｆｕｓｅが切断していない時の信号波形である。電源投入時のＦＳＥＴ信号はＬレベルなので、トランジスタＰＭ１及びＮＭ１で構成されるインバータから出力されるＦＯｍ信号は、Ｈレベルにある。また、ＦＯｍ信号をゲート入力とするトランジスタＰＭ２及びＮＭ２で構成されるインバータの出力ノードＮ２は、Ｌレベルになる。ここで、Ｌレベルの信号がゲートＧに入力されるトランジスタＮＭ３は、ターンオフ状態となる。次に、ＦＳＥＴ信号にＨレベルのパルス信号が入力されると、ＦＯｍ信号はＬレベルに下がり、ノードＮ２はＨレベルになり、トランジスタＮＭ３はターンオンしてＦＯｍ信号のＬレベルを維持する。さらに、ＦＳＥＴ信号がＬレベルに戻ると、ＦＯｍ信号はＨレベルになり、ノードＮ２がＬレベルになり、トランジスタＮＭ３はターンオフされる。従って、ｆｕｓｅ未切断時は、ＦＳＥＴ信号のＨレベルパルスが入力された後、ＦＯｍ信号はＨレベルを維持する。
【００２９】
図４Ｂは、ｆｕｓｅが切断している時の信号波形である。電源投入時にはＦＯｍ信号及びノードＮ２のレベルは不定であるが、ＦＳＥＴ信号にＨレベルのパルス信号が入力されると、トランジスタＮＭ１はターンオンし、ＦＯｍ信号をＬレベルにする。これによって、トランジスタＰＭ２及びＮＭ２で構成されるインバータの出力ノードＮ２はＨレベルになり、トランジスタＮＭ３をターンオンし、ＦＯｍ信号をＬレベルに維持する。このように、Ｈレベルパルス信号のＦＳＥＴ信号を入力し、ｆｕｓｅ切断時は、ＦＯｍ信号はＬレベルに確定し、上述の通り未切断時はＨレベルに確定する。
また、図５Ａは、メモリ１〜４に対応するＩＤ１〜４の内部に有するｆｕｓｅの状態を設定した例である。例えば、メモリ２に対応するＩＤ２のＦＵＳＥ１内のｆｕｓｅは切断しており、ＦＵＳＥ２内のｆｕｓｅは切断していない状態である。
【００３０】
図２のように構成されたＩＤ１〜４の動作を、図６のタイミングチャートをさらに用いて、メモリ２がフェイルした場合を想定して説明する。なお、この場合、図２中の‘ｎ’が‘２’に置き換えられる。
ＧＯ２信号は、時刻ｔ１でメモリ２がフェイルしたことによりＨレベルとなり、以降Ｈレベルを維持する。ＧＯ２信号が入力される遅延回路１０（例えば、バッファ等により構成される）が出力するＤＬ１信号には、適宜設定された遅延時間ｔｄ１だけ遅れてＧＯ２信号が表れる。ＧＯ２信号とＤＬ１信号とを入力する排他的論理和回路ＥＸＯＲ１が出力するＮ１信号には、時刻ｔ１〜ｔｄ１の期間だけＨパルスが表れる。Ｓａ信号は、Ｎ１信号をインバータＩＮＶ１によって反転した信号であり、ＤＦＦ１２ａのセット端子Ｓへ入力される。
【００３１】
また、上述のように、メモリ２に対応するＩＤ２のＦＵＳＥ１内のｆｕｓｅが切断しているため、ＦＯ１信号はＬレベル固定である。また、ＦＵＳＥ２内のｆｕｓｅは切断していないため、ＦＯ２信号はＨレベル固定である。ＦＯ１信号がＬレベル固定であるため、否定論理積回路ＮＡＮＤ１が出力するＳｂ信号はＨレベル固定であり、ＤＦＦ１２ｂのセット端子ＳにはＨレベルを与える。また、ＦＯ２信号はＨレベル固定であるため、否定論理積回路ＮＡＮＤ２が出力するＮ１信号の反転信号が表れる。従って、時刻ｔ１〜ｔｄ１の期間は、Ｓａ信号と同様にＬレベルになる。ここで、Ｄｃ信号はＬレベル固定であるとする。
【００３２】
時刻ｔ１でＳａ信号及びＳｃ信号がＬレベルになることで、ＤＦＦ１２ａ及びＤＦＦ１２ｃはデータ入力端子Ｄから入力されている信号を受け付けずに、出力端子Ｑから強制的にＨレベルを出力する。従って、Ｑａ２信号及びＱｃ２信号は、時刻ｔ１にＨレベルに変化する。一方、ＤＦＦ１２ｂのセット端子Ｓに入力されるＳｂ信号はＨレベルであるため、Ｑｃｎ信号を入力とし、クロックの立ち上がり時にＱｂ２信号を出力する通常のフリップフロップ動作を行う。従って、Ｑｂ２信号は、時刻ｔ１のクロックの立ち上がりで時刻ｔ１より前のＱｃ２信号の値であるＬレベルを出力する。なお、時刻ｔ１でセット端子ＳへのＬレベル入力によりＨレベルになったＱａ２信号及びＱｃ２信号は、次のクロック立ち上がりの時刻ｔ２までＨレベルを保持している。次に、時刻ｔ２では、Ｑｃ２信号は、時刻ｔ２より前のＤｃ信号のＬレベルを出力してＬレベルに変化する。Ｑｂ２信号は、時刻ｔ２より前のＱｃ２信号のＨレベルを出力してＨレベルに変化する。Ｑａ２信号は、時刻ｔ２より前のＱｂ２信号のＬレベルを出力してＬレベルに変化する。次に、時刻ｔ３では、Ｑｃ２信号は、時刻ｔ３より前のＤｃ信号のＬレベルを出力してＬレベルを維持する。Ｑｂ２信号は、時刻ｔ３より前のＱｃ２信号のＬレベルを出力してＬレベルに変化する。Ｑａ２信号は、時刻ｔ３より前のＱｂ２信号のＨレベルを出力してＨレベルに変化する。次に、時刻ｔ４では、Ｑｃ２信号は、時刻ｔ４より前のＤｃ信号のＬレベルを出力してＬレベルを維持する。Ｑｂ２信号は、時刻ｔ４より前のＱｃ２信号のＬレベルを出力してＬレベルを維持する。Ｑａ２信号は、時刻ｔ４より前のＱｂ２信号のＬレベルを出力してＬレベルに変化する。
【００３３】
このように、ＩＤ２が出力するＱａ２信号は、時刻ｔ１〜ｔ２ではメモリ２がフェイルしたことを示すＨレベルを示し、時刻ｔ２〜ｔ３ではＱｂ２信号の時間ｔ１〜ｔ２のＬレベルを示し、時刻ｔ３〜ｔ４ではＱｃ２信号の時刻ｔ１〜ｔ２のＨレベルを示すというように、ＤＦＦ１２ａ〜１２ｃでシフトレジスタを形成し、順々にデータが出力される仕組みである。時刻ｔ１でメモリｎがフェイルし、ＧＯｎ信号がＨレベルになると、時刻ｔ１〜ｔ２の区間でメモリｎがフェイルしたことを示すＨレベルが出力され、時刻ｔ２〜ｔ３（区間１）及びｔ３〜ｔ４（区間２）でメモリｎを識別する信号を出力する。この実施形態では、各メモリの区間１及び区間２における信号レベルは図５Ｂに示すようになる。なお、この実施形態では、メモリがフェイルしたときのみ区間１及び区間２で図５Ｂに示すようなメモリ識別信号を出力し、フェイルしていない場合はテスト結果を示す先頭の区間（時刻ｔ１〜ｔ２）、区間１及び区間２は全てＬレベルとなる。
【００３４】
上記動作を行うＩＤ１〜４を図１に示した半導体装置１ａのように４つ直列に接続した場合の動作タイミングチャートを、図７に示す。図７に示す例は、メモリ２とメモリ４とが同時にフェイルした場合の例である。
【００３５】
ＢＩＳＴＥＮ信号をＨレベルにすることにより、ＢＩＳＴ制御回路４ａが動作可能状態となり、ＢＣＯＮＴ信号（タイミングチャートに図示せず）とＢＣＬＯＣＫ信号とを出力し、ＢＩＳＴ１〜４によりメモリ１〜４のテストが開始する。次に、時刻ｔ１でメモリ２及びメモリ４がフェイルし、ＧＯ２信号及びＧＯ４信号がＨレベルになる。ＧＯ１信号及びＧＯ３信号は、メモリ１及びメモリ３がフェイルせずＬレベルを維持している。従って、ＩＤ１のＤＦＦ１２ａ〜１２ｃが出力するＱａ１信号〜Ｑｃ１信号、及びＩＤ３のＤＦＦ１２ａ〜１２ｃが出力するＱａ３信号〜Ｑｃ３信号は、Ｌレベルである。一方、ＩＤ２のＤＦＦ１２ａ〜１２ｃが出力するＱａ２信号〜Ｑｃ２信号の内、テスト結果を表すＱａ２信号はＨレベルに、メモリ識別を表すＱｃ２信号及びＱｂ２信号は図５Ｂに示すようにそれぞれＬレベル及びＨレベルになる。また、ＩＤ４のＤＦＦ１２ａ〜１２ｃが出力するＱａ４信号〜Ｑｃ４信号の内、テスト結果を表すＱａ４信号はＨレベルに、メモリ識別を表すＱｃ４信号及びＱｂ４信号は図５Ｂに示すように共にＨレベルになる。
【００３６】
このように、各ＩＤ１〜４のＤＦＦ１２ａ〜１２ｃは、それぞれ直列につながり、合計１２個のＤＦＦからなるシフトレジスタを形成する。従って、ＢＩＳＴテスト結果端子Ａ５２には、時刻ｔ１で、Ｑａ４信号＝Ｈ、時刻ｔ２でＱｂ４信号の時刻ｔ１の値＝Ｈ、時刻ｔ３でＱｃ４信号の時刻ｔ１での値＝Ｈが出力されるというように、時刻ｔ１でのセットされた各フリップフロップの出力レベルが、クロック信号により順次シフトされＢＩＳＴテスト結果端子Ａ５２に表れる仕組みである。時刻ｔ１〜ｔ２では、メモリ４のテスト結果であるＨレベルが出力され、時刻ｔ２〜ｔ４の２クロックでは、メモリ４の識別信号であるＨ−Ｈレベルを出力される。時刻ｔ４〜ｔ７では、メモリ３の結果が示され、この例ではパスである。時刻ｔ７〜ｔ１０はメモリ２の情報であり、時刻ｔ７〜ｔ８では、メモリ２がフェイルしたことを表すＨレベルが、時刻ｔ８〜ｔ１０では、メモリ２の識別信号であるＬ−Ｈレベルが出力される。時刻ｔ１０〜ｔ１３はメモリ１の情報であり、この例ではパスである。
【００３７】
また、ＩＤ１のＤＦＦ１２ｃの入力端子Ｄには、各メモリ１〜４のＧＯ１信号〜ＧＯ４信号の論理和（ＯＲ）をとったＨＡＬＴ信号が入力されており、シフト動作により順次シフトされ、時刻ｔ１３でＢＩＳＴテスト結果端子Ａ５２に表れることになる。このように、いずれかのＧＯ信号がＨレベルになってから（この例では時刻ｔ１）最初の３クロックはメモリ４のテスト結果及び識別情報が出力され、次の３クロックでは、メモリ３のテスト結果が出力され、次の３クロックではメモリ２のテスト結果及び識別情報が出力され、次の３クロックではメモリ１のテスト結果が出力される。このように、１つの端子（ＢＩＳＴテスト結果端子Ａ５２）から、いずれかのメモリがフェイルしてから１２クロック分で、メモリ１〜４のテスト結果とフェイルしているメモリ識別情報とを出力する仕組みである。
【００３８】
また、時刻ｔ１以降、ＢＩＳＴ回路用のＢＣＬＯＣＫ信号が停止しているのは、ＢＩＳＴ制御回路４ａのＨＡＬＴ端子にメモリ１〜４のＧＯ１信号〜ＧＯ４信号のＯＲ信号であるＨＡＬＴ信号のＨレベルを入力し、ＢＩＳＴ制御回路４ａ及びＢＩＳＴ１〜４の動作を停止させたためであり、この間メモリのテストは行っていない。というのは、あるメモリがフェイルし、上述の通り１２クロックを使ってメモリのテスト結果及び識別情報を出力する間に、ＢＩＳＴ１〜４が動作し続けることによって他のメモリがフェイルすると、ＤＦＦに強制的に新しいデータが送り込まれるため、ＢＩＳＴテスト結果端子Ａ５２から出力中のテスト結果及び識別情報が壊れてしまうためである。
【００３９】
また、ＢＩＳＴテスト結果端子Ｂ５３にはＨＡＬＴ信号が現れ、いずれかのメモリがフェイルしたタイミングがモニターできるようになっている。従って、本半導体装置１ａの外部試験装置では、ＨＡＬＴ信号がＨレベルになったクロックから１２クロック分、ＢＩＳＴテスト結果端子Ａ５２に現れる各メモリ１〜４のテスト結果信号及び識別信号を判定すればよい訳である。
【００４０】
以上のように、本発明の第１の実施形態に係る半導体装置１ａによれば、メモリ識別情報を持ったメモリ識別回路を構成するＤＦＦを直列につないでシフトレジスタを形成し、クロック動作に従って１つの端子から順次シリアルに出力する。これにより、従来のように各メモリのテスト結果を選択するためのセレクト端子が不要になり、端子数が削減できるためチップ面積の縮小化、ひいてはチップコストの低減を実現することができる。また、単に各メモリのパスフェイル判定をするだけでなく、どのメモリなのかを識別できる信号も付加されるため、確実にどのメモリなのかを判別することができる。さらに、テスト終了を待たずに、テストがフェイルした時点でフェイル情報及びメモリ識別情報を出力する構成であるので、フェイルした時点までのクロック数を外部試験装置でカウントしておけばメモリ空間のどのアドレスでフェイルしているかも知ることができるため、特に解析のためには有効な方法である。
【００４１】
なお、上記第１の実施形態では、メモリの識別手段としてヒューズを用いた回路、ＦＵＳＥ１及びＦＵＳＥ２を使用したが、例えば図２７に示すように、ＦＵＳＥ１及びＦＵＳＥ２の部分をそれぞれインバータ等の論理回路で置き換え、ＢＩＳＴテスト期間中ＨレベルであるＢＩＳＴＥＮ信号を入力することでＦＯ１信号及びＦＯ２信号のレベルをＨ又はＬレベルに固定する方法もある。また、メモリの識別手段はこれら方法に限定されるものではなく、例えば、ＲＯＭやフラッシュメモリのような不揮発メモリにデータを持たせる方法や、電気ヒューズを用いて電流を流すことによってヒューズを切断し識別情報を持たせる等、何らかの手段で識別情報を持たすことができればよい。さらに、第１の実施形態におけるメモリ数や具体的回路構成、テスト結果及びメモリ識別情報の出力フォーマットはこの例に限られるものではない。
【００４２】
〔第２の実施形態〕
図８は、本発明の第２の実施形態に係る半導体装置１ｂの構成を示すブロック図である。図８に示す半導体装置１ｂは、メモリ１〜４と、ＢＩＳＴ１〜４と、ＢＩＳＴ制御回路４ａと、ＩＤ１〜４と、論理和回路６と、出力制御回路７とを含み、クロック端子５０、ＢＩＳＴイネーブル端子５１、及びＢＩＳＴテスト結果端子Ａ５２を備える。この第２の実施形態に係る半導体装置１ｂは、上記第１の実施形態に係る半導体装置１ａに対して、出力制御回路７の構成を加えてＢＩＳＴテスト結果端子Ｂ５３を省いた点が異なる。以下、この異なる部分を中心に、第２の実施形態に係る半導体装置１ｂを説明する。
【００４３】
図９は、出力制御回路７の詳細な構成例を示す図である。図９に示す出力制御回路７は、セット端子付きＤ型フリップフロップ（ＤＦＦ）１２ｄと、論理積回路ＡＮＤ１とを含む。ＤＦＦ１２ｄは、ＩＤ４が出力するＱａ４信号を入力端子Ｄに、クロック端子５０に入力されるＣＬＯＣＫ信号をクロック端子ＣＫに、論理和回路６から出力されるＨＡＬＴ信号をセット端子Ｓに、それぞれ入力し、出力端子ＱからＱｄ信号を出力する。論理積回路ＡＮＤ１は、ＨＡＬＴ信号とＱｄ信号とを入力し、論理結果である制御信号をＢＩＳＴテスト結果端子Ａ５２に出力する。
【００４４】
図１０を参照して、上記構成による出力制御回路７を用いた第２の実施形態に係る半導体装置１ｂの動作タイミングチャートを、メモリ４がフェイルした場合を例に挙げて説明する。なお、ＣＬＯＣＫ信号、ＢＩＳＴＥＮ信号、ＢＣＬＯＣＫ信号、ＧＯ１信号〜ＧＯ４信号、ＨＡＬＴ信号、Ｑａ１信号〜Ｑａ４信号の動作は、上記第１の実施形態で説明した通りである。
【００４５】
ＢＩＳＴＥＮ信号がＨレベルとなり、ＢＣＬＯＣＫ信号が生成されＢＩＳＴ１〜４によるテスト動作がスタートする。時刻ｔ１でメモリ４がフェイルし、ＧＯ４信号がＨレベルになり、以降Ｈレベルは維持される。同時に、時刻ｔ１でＨＡＬＴ信号がＨレベルとなることで、ＢＩＳＴ制御回路４ａ及びＢＩＳＴ１〜４が停止し、メモリ１〜４のテスト動作を停止する。メモリ４がフェイルするため、時刻ｔ１ではＩＤ４が出力するＱａ４信号は、Ｈレベルにセットされる。そして、時刻ｔ２〜ｔ４の間の２クロックでは、Ｈ−Ｈレベルとメモリ４を識別する信号が出力される。また、メモリ１〜３はパスしているため、ＧＯ１信号〜ＧＯ３信号はＬレベルであり、ＩＤ１が出力するＱａ１信号、ＩＤ２が出力するＱａ２信号、及びＩＤ３が出力するＱａ３信号は、Ｌレベルを出力する。
【００４６】
また、ＤＦＦ１２ｄのセット端子ＳにはＨＡＬＴ信号が入力されており、時刻ｔ１以前はどのメモリもフェイルしていないため、Ｌレベルが入力される。従って、Ｑｄ信号は、Ｈレベルとなる。そして、時刻ｔ１でＨＡＬＴ信号がＨレベルに立ち上がることで、ＤＦＦ１２ｄのセット状態が解除され、入力端子ＤからのＱａ４信号を受け付け可能な状態になる。時刻ｔ２より前でＱａ４信号はＨレベルであるので、時刻ｔ２でＱｄ信号はＨレベルを出力する。時刻ｔ３ではＱａ４信号の時刻ｔ２〜ｔ３のＨレベルを出力し、時刻ｔ４ではＱａ４信号の時刻ｔ３〜ｔ４のＨレベルを出力し、時刻ｔ５ではＱａ４信号の時刻ｔ４〜ｔ５のＬレベルを出力するという具合に、Ｑｄ信号にはＱａ４信号の１クロック遅れた信号を出力する。
【００４７】
ＢＩＳＴテスト結果端子Ａ５２に現れるのは論理積回路ＮＡＮＤ１の出力であるから、ＨＡＬＴ信号がＨレベルになって以降、時刻ｔ１〜ｔ５はＨレベルが出力され、時刻ｔ５〜ｔ１４はＬレベルが出力され、時刻ｔ１４以降はＨＡＬＴ信号のＨレベルが出力される。ここで、時刻ｔ１からｔ２のＨレベルは、ＨＡＬＴ信号がＨレベルになったこと、すなわち、いずれかのメモリがフェイルしたことを示す。そして、時刻ｔ２〜ｔ５はメモリ４の情報であり、時刻ｔ２〜ｔ３では、メモリ４がフェイルしたことを表すＨレベルが、時刻ｔ３〜ｔ５では、メモリ４の識別信号であるＨ−Ｈレベルが出力される。時刻ｔ５〜ｔ８ではメモリ３が、時刻ｔ８〜ｔ１１ではメモリ２が、時刻ｔ１１〜ｔ１４ではメモリ１が、それぞれパスしていることを示す。
【００４８】
以上のように、本発明の第２の実施形態に係る半導体装置１ｂによれば、各メモリのテスト結果及び識別信号を出力する前の１クロック（図１０の例では時刻ｔ１〜ｔ２）で、いずれかのメモリがフェイルしていることを示すＨレベルを出力する。この方式により、上記第１の実施形態で説明したようにメモリがフェイルしたタイミングをモニターする必要がなくなり、ＢＩＳＴテスト結果端子Ａの１つだけでテスト結果及びメモリ識別を行うことができる。
【００４９】
〔第３の実施形態〕
図１１は、本発明の第３の実施形態に係る半導体装置１ｃの構成を示すブロック図である。図１１に示す半導体装置１ｃは、メモリ１〜４と、ＢＩＳＴ１〜４と、ＢＩＳＴ制御回路４ａと、４つのメモリ識別回路５ｂと、ＨＡＬＴ制御回路８とを含み、クロック端子５０、ＢＩＳＴイネーブル端子５１、及びＢＩＳＴテスト結果端子Ａ５２を備える。この第３の実施形態に係る半導体装置１ｃは、上記第１の実施形態に係る半導体装置１ａに対して、４つのメモリ識別回路５ｂ及びＨＡＬＴ制御回路８の構成が異なる。以下、この異なる部分を中心に、第３の実施形態に係る半導体装置１ｃを説明する。なお、以下の説明では、４つのメモリ識別回路５ｂをＩＤ１〜４と表記する。
【００５０】
ＩＤ１は、ＧＯ１信号、ＣＬＯＣＫ信号、及びＦＳＥＴ信号を入力して、Ｑａ１信号を出力する。ＩＤ２は、ＧＯ２信号、ＣＬＯＣＫ信号、ＦＳＥＴ信号及びＱａ１信号を入力して、Ｑａ２信号を出力する。ＩＤ３は、ＧＯ３信号、ＣＬＯＣＫ信号、ＦＳＥＴ信号及びＱａ２信号を入力して、Ｑａ３信号を出力する。ＩＤ４は、ＧＯ４信号、ＣＬＯＣＫ信号、ＦＳＥＴ信号及びＱａ３信号を入力して、Ｑａ４信号を出力する。ＨＡＬＴ制御回路８は、ＢＩＳＴテストの結果を示すＧＯ１信号〜ＧＯ４信号及びクロック端子５０に入力されるＣＬＯＣＫ信号を入力し、ＨＡＬＴ信号をＢＩＳＴ制御回路４ａ及びＢＩＳＴテスト結果端子Ｂ５３へ出力する。
【００５１】
図１６は、図１１に示したＩＤ１〜４の詳細な構成例を示す図である。図１６に示すＩＤ１〜４は、セット端子付きＤ型フリップフロップ（ＤＦＦ）１２ｋ〜１２ｎ、インバータＩＮＶ４〜７、及びパルス発生回路９を含む。なお、説明を簡単にするため、図２で示したヒューズ回路及びヒューズ回路に対応するＤＦＦの構成を省略している。
メモリ１〜４のＢＩＳＴテスト結果であるＧＯ１信号〜ＧＯ４信号は、それぞれのパルス発生回路９に入力される。パルス発生回路９の出力は、インバータＩＮＶ４〜７を介してＤＦＦ１２ｋ〜１２ｎのセット端子Ｓにそれぞれ入力される。ＤＦＦ１２ｎの入力端子Ｄは接地電位に接続されており、Ｑｎ信号はＤＦＦ１２ｍの入力端子Ｄに接続され、Ｑｍ信号はＤＦＦ１２ｌの入力端子Ｄに接続され、Ｑｌ信号はＤＦＦ１２ｋの入力端子Ｄに接続され、Ｑｋ信号がＢＩＳＴテスト結果端子Ａ５２に出力される。また、各ＤＦＦ１２ｋ〜１２ｎのクロック端子ＣＫにはＣＬＯＣＫ信号が入力されている。
【００５２】
図１３は、図１６に示したパルス発生回路９の詳細な構成例を示す図である。図１３に示すパルス発生回路９は、論理積回路ＡＮＤ２、排他的論理和回路ＥＸＯＲ２、及び遅延回路１０を含む。ＩＮ信号は、遅延回路１０、論理積回路ＡＮＤ２の一方端、及び排他的論理和回路ＥＸＯＲ２の一方端に、それぞれ入力される、遅延回路１０が出力するＤＬ２信号は、排他的論理和回路ＥＸＯＲ２の他方端に入力される。排他的論理和回路ＥＸＯＲ２が出力するＥＯ２信号は、論理積回路ＡＮＤ２の他方端に入力される。論理積回路ＡＮＤ２は、論理結果をＯＵＴ信号として出力する。
【００５３】
このパルス発生回路９の動作を図１４及び図１５を用いて説明する。
図１４において、ＩＮ信号は、ある一定期間（時刻ｔ１〜ｔ３）Ｈレベルの信号である。ＤＬ２信号は、ＩＮ信号が遅延時間ｔｄ２だけ遅れた信号である。ＥＯ２信号は、ＩＮ信号とＤＬ２信号との排他的ＯＲであるので、時刻ｔ１〜ｔ２及び時刻ｔ３〜ｔ４の期間がＨレベルになる。ＯＵＴ信号は、ＥＯ２信号とＩＮ信号との論理積であるので、時刻ｔ１〜ｔ２の期間のみがＨレベルとなる。図１５において、ＩＮ信号は、一度Ｈレベルになると以降Ｈレベルを維持する信号（時刻ｔ１以降）である。ＩＮ信号がＨレベルになると、ＤＬ２信号は、遅延時間ｔｄ２だけ遅れてＨレベルになり、以降Ｈレベルを維持する。従って、ＥＯ２信号は、時刻ｔ１〜ｔ２の期間にＨレベルが現れ、ＯＵＴ信号もＥＯ２信号と同じ信号が現れることになる。このパルス発生回路９を用いれば、ＩＮ信号が、一時的にＨレベルになる信号であっても（図１４の例）、またＨレベルを維持する信号であっても（図１５の例）、ＩＮ信号がＨレベルに立ち上がってから遅延時間ｔｄ２の間Ｈレベルとなるパルス信号を生成することができる。
【００５４】
このパルス発生回路９を用いたＩＤ１〜４のテスト結果出力方法を、図１７の動作タイミングチャートを用いて説明する。図１７に示す例は、メモリ２がフェイルした場合の例である。なお、ＣＬＯＣＫ信号、ＢＩＳＴＥＮ信号、ＢＣＬＯＣＫ信号、ＧＯ１信号〜ＧＯ４信号、ＨＡＬＴ信号の動作は、上記第１の実施形態で説明した通りである。
【００５５】
ＢＩＳＴＥＮ信号がＨレベルとなり、ＢＣＬＯＣＫ信号が生成されＢＩＳＴ１〜４によるテスト動作がスタートする。時刻ｔ１でメモリ２がフェイルし、ＧＯ２信号がＨレベルになって以降、Ｈレベルが維持される。同時に、時刻ｔ１でＨＡＬＴ信号がＨレベルとなると、ＢＩＳＴ制御回路４ａ及びＢＩＳＴ１〜４が停止し、メモリ１〜４のテスト動作を停止する。時刻ｔ１でメモリ２がフェイルになるとＧＯ２信号がＨレベルになるため、前述のパルス発生回路９により、時刻ｔ１から期間ｔｄ２のＨレベルのパルス信号が生成される。従って、インバータＩＮＶ６によって反転されたＳｍ信号が、ＤＦＦ１２ｍのセット端子Ｓに入力される。時刻ｔ１からｔｄ２の期間Ｌレベルになるため、ＤＦＦ１２ｍのＱｍ信号は、Ｈレベルにセットされる。メモリ１、３及び４はパスしているため、各ＤＦＦ１２ｋ、１２ｌ及び１２ｎのセット端子Ｓへ入力されるＳｋ信号、Ｓｌ信号及びＳｎ信号はＨレベルであり、前段の出力データを受け付けている状態である。メモリ２がフェイルしたことにより、時刻ｔ１でＨレベルとなったＱｍ信号のデータは、ＣＬＯＣＫ信号により順次シフトされ、時刻ｔ３にＢＩＳＴテスト結果端子Ａ５２（Ｑｋ）に現れる。時刻ｔ１〜ｔ２ではメモリ４がパスしていることを示し、時刻ｔ２〜ｔ３ではメモリ３がパスであることを示し、時刻ｔ３〜ｔ４ではメモリ２がフェイルしたことを示し、時刻ｔ４〜ｔ５ではメモリ１がパスしていることを示す。これはメモリ識別信号を用いずにタイミングのみでどのメモリのテスト結果かを判別する例である。どのタイミングでメモリがフェイルしたかは、第１の実施形態で説明した通り、ＢＩＳＴテスト結果信号Ｂ端子５３に現れるＨＡＬＴ信号をモニターすることによって判別する。
【００５６】
次に、図１２を用いて、ＨＡＬＴ制御回路８の詳細な構成例を説明する。図１２に示すＨＡＬＴ制御回路８は、４つのＨＡＬＴ生成回路１７、論理和回路ＯＲ３、停止期間生成回路１３、パルス発生回路９、及びインバータＩＮＶ３を含む。
各ＨＡＬＴ生成回路１７は、それぞれ、ＧＯ１信号〜ＧＯ４信号と、ＣＬＯＣＫ信号、リセット信号（Ｒｅｓｅｔ）を入力し、ＨＡＬＴ１信号〜ＨＡＬＴ４信号を出力する。論理和回路ＯＲ３は、ＨＡＬＴ１信号〜ＨＡＬＴ４信号を入力し、論理結果をＨＡＬＴ信号としてＢＩＳＴ制御回路４ａに入力する。また、このＨＡＬＴ信号は、４段のＤ型フリップフロップ（ＤＦＦ）１２ｊ〜１２ｆからなる停止期間生成回路１３に入力され、出力であるＱｊ信号がパルス発生回路９に入力される。パルス発生回路９が出力するＰＱｊ信号は、インバータＩＮＶ３に入力され、ＰＱｊ信号の反転信号であるインバータＩＮＶ３の出力信号（Ｒｅｓｅｔ）が各ＨＡＬＴ生成回路１７に入力される。ここで、停止期間生成回路１３のＤＦＦの段数は、ＩＤ１〜４を構成しているＤＦＦの数と同じとなる。第１の実施形態の例であれば１２段必要であり、また第２の実施形態のように出力制御回路７にさらに１段追加した場合はその分追加し、合計５段とすればよい。
【００５７】
ＨＡＬＴ生成回路１７は、それぞれ、パルス発生回路９、インバータＩＮＶ２、論理和回路ＯＲ２及びセット／リセット端子付きＤ型フリップフロップ（ＤＦＦ）１２ｅで構成される。パルス発生回路９の入力には、対応するＧＯｎ信号が入力され、出力されるＰＧＯｎ信号はインバータＩＮＶ２と論理和回路ＯＲ２へ入力される。インバータＩＮＶ２でＰＧＯｎ信号が反転されたのＳｅ信号が、ＤＦＦ１２ｅのセット端子Ｓに入力される。データ入力端子Ｄには、データ出力端子Ｑから出力されるＨＡＬＴｎ信号とＰＧＯｎ信号とを入力とする論理和回路ＯＲ２が出力するＤｅ信号が入力されている。クロック端子ＣＫには、ＣＬＯＣＫ信号が入力されている。リセット端子Ｒには、Ｒｅｓｅｔ信号が入力される。上記構成によるＨＡＬＴ制御回路８を用いたテスト結果の出力方法を、図１８の動作タイミングチャートを用いて説明する。なお、ＣＬＯＣＫ信号、ＢＩＳＴＥＮ信号、ＢＣＬＯＣＫ信号、ＧＯ１信号〜ＧＯ４信号の動作、及びＨＡＬＴ信号がＨレベルになるとＢＩＳＴ１〜４によるメモリ１〜４のテストが停止されることは、第１の実施形態で説明した通りである。
【００５８】
ＢＩＳＴＥＮ信号がＨレベルとなり、ＢＣＬＯＣＫ信号が生成されＢＩＳＴ１〜４によるテスト動作がスタートする。時刻ｔ１でメモリ１がフェイルし、ＧＯ１信号がＨレベルになった以降、Ｈレベルは維持される。そして、時刻ｔ１〜ｔｄ２の間パルス発生回路９によりＨレベルのパルス信号であるＰＧＯ１信号が生成される。よって、時刻ｔ１〜ｔｄ２の間、ＤＦＦ１２ｅのセット端子ＳにはインバータＩＮＶ２によるＰＧＯ１信号を反転したＳｅ信号が入力され、ＤＦＦ１２ｅが出力するＨＡＬＴ１信号は、ＬレベルからＨレベルに変化する。また、ＨＡＬＴ１信号は論理和回路ＯＲ２の入力になっているので、Ｄｅ信号はＨレベルになる。セット端子ＳへのＳｅ信号によるＬレベルの入力は、時刻ｔ１〜時間ｔｄ２の期間のみであるので、時刻ｔ２以降、出力端子Ｑより出力されるＨＡＬＴ１信号は、リセット端子ＲにＬレベルのＲｅｓｅｔ信号が入力されるまでＨレベルが保持されることになる。ＨＡＬＴ１信号からＨＡＴＬ４信号を入力とする論理和回路ＯＲ３が出力するＨＡＬＴ信号は、時刻ｔ１の時点で他のメモリ２〜４がフェイルしていないため、ＨＡＬＴ１信号がそのまま出力されている。時刻ｔ１でこのＨＡＬＴ信号のＨレベルが停止期間生成回路１３のＤＦＦ１２ｆに入力される。停止期間生成回路１３は、４段のＤＦＦで構成されているため、このＨＡＬＴ信号のＨレベルはシフト動作により４クロック後、すなわち時刻ｔ５にＤＦＦ１２ｊの出力であるＱｊ信号に現れる。するとパルス発生回路９により時刻ｔ５より、パルス幅ｔｄ２のＨレベルのパルス信号としてＰＱｊ信号を生成する。Ｒｅｓｅｔ信号はインバータＩＮＶ３でＰＱｊ信号を反転させた信号であるので、時刻ｔ５にＬレベルのパルス信号が生成される。従って、ＨＡＬＴ生成回路１７を構成するセット／リセット付きＤＦＦのリセット端子ＲにＬレベルが入力される。従って、ＤＦＦ１２ｅの出力ＨＡＬＴ１信号は、入力端子Ｄに入力されるＤｅ信号の状態にかかわらず、Ｌレベルとなる。
【００５９】
ここで、本第３の実施形態において、ＤＦＦ４段からなるＩＤ１〜４の場合、上述の通り各メモリのテスト結果を出力し終えるにはいずれかのメモリがフェイルしてから、４クロック分必要であるが、ＨＡＬＴ制御回路８の停止期間生成回路１３を構成するＤＦＦの段数をＩＤ１〜４と同じ４段とすることで、ＨＡＬＴ信号をｔ１〜ｔ５期間４クロック分だけＨレベルとすることができる。従って、テスト結果がＢＩＳＴテスト結果端子Ａ５２から出力される時刻ｔ１〜ｔ５の間、ＢＩＳＴ制御回路４ａ及びＢＩＳＴ１〜４の動作を停止することでメモリのテストを中断することができる。第１及び第２の実施形態において、ＨＡＬＴ信号はＧＯ１信号〜ＧＯ４信号の論理和をした信号であったため、いずれかのメモリがフェイルしＧＯｎ信号がＨレベルになると、ＨＡＬＴ信号もＨレベルとなり、テスト終了までＨレベルを保持していた。従って、いずれかのメモリがフェイルするとその時点でメモリのテストが終了するため、フェイルしたメモリ以外がその後フェイルするのかパスするのかが分からない。
【００６０】
本第３の実施形態においては、ＨＡＬＴ信号は、ＧＯｎ信号からではなく、ＩＤ１〜４を構成するＤＦＦと同じ段数だけ設けたＨＡＬＴ制御回路８中の停止期間生成回路１３を用いてＨＡＬＴ信号を生成するため、テスト結果を出力し終えた後、ＨＡＬＴ信号を再びＬレベルとすることで、再びＢＩＳＴ制御回路４ａ及びＢＩＳＴ１〜４が動作しメモリのテストを再開することができる。図１８のタイミングチャートにおいては、時刻ｔ５でＨＡＬＴ信号がＬレベルになると時刻ｔ６よりＢＣＬＯＣＫ信号が再生成されるのに伴い、ＢＩＳＴ１〜４によるメモリのテストが再開される。例えば、時刻ｔ８でメモリ２がフェイルした場合、ＧＯ２信号がＨレベルになることで時刻ｔ８〜ｔ１２までの４クロックの期間、ＨＡＬＴ２信号がＨレベルとなる。この間、テスト結果がＢＩＳＴテスト結果端子Ａ５２より出力される。このように、本第３の実施形態では、いずれかのメモリがテストの途中でフェイルしてもテスト結果をＢＩＳＴテスト結果端子Ａ５２より出力し終えた後にはテストを再開し、全メモリのテストが最後まで終了するまでテストを継続する。従って、最初にフェイルしたメモリのテスト結果だけでなく、他のメモリのパス、フェイル情報を得ることができる。なお、第３の実施形態では、ＦＵＳＥ１及び２等のメモリを識別する回路を設けないＩＤ１〜４を用いて説明したが、メモリを識別する回路を設けた場合でも、停止期間生成回路１３の段数を必要なだけ、すなわちＩＤ１〜４を構成するＤＦＦの段数分設けることで実現可能なであることは言うまでもない。
【００６１】
また、図１９は、第３の実施形態において、いずれかのメモリがフェイルとなり、ＧＯｎ信号がＨレベルになった後、Ｈレベルを維持するのではなく、例えば１クロックだけＨレベルを出力するＧＯｎ信号である場合のタイミングチャートである。ＨＡＬＴ制御回路８の動作は、前述と全く同一である。違いは入力信号となるＧＯｎ信号がＨレベルを保持するか、ある一定期間のみＨレベルとなるかの違いである。前述の通り、パルス発生回路９で生成される信号はＧＯｎ信号がＨレベルを維持する場合でも、再びＬレベルに立ち下がる場合でも、同じパルス期間ｔｄ２の出力パルスを生成するため、生成されるＨＡＬＴ信号も全く同一となる。図１９において時刻ｔ１でメモリ１がフェイルし、時刻ｔ１〜ｔ２の期間ＧＯ１信号がＨレベルになると、前述のようにＨＡＬＴ信号により時刻ｔ１〜ｔ５の期間でＢＩＳＴ１〜４を停止させつつ、メモリ１〜４のテスト結果をＢＩＳＴテスト結果端子Ａ５２に出力する。その後、時刻ｔ６からテストを再開する。例えば、時刻ｔ８で再びメモリ１がフェイルすると、ＧＯ１信号も再び、時刻ｔ８〜ｔ９の期間Ｈレベルを出力する。すると、同様に時刻ｔ８〜ｔ１２の期間にメモリ１〜４のテスト結果をＢＩＳＴテスト結果端子Ａ５２に出力する。このように、ＧＯｎ信号をＨレベルを維持する信号でなく、逐一Ｌレベルに立ち下がるパルス信号にすれば、同一のメモリであっても、テストが最後まで実施される間、フェイルした時には何度でもテスト結果を出力することができる。
【００６２】
以上のように、本発明の第３の実施形態に係る半導体装置１ｃによれば、同一メモリであってもフェイルするたびにテスト結果を出力することができるので、最初にフェイルしたアドレスだけではなく、同一メモリ内でフェイルしたアドレス全てを知ることができる。このことはフェイルしたアドレス（メモリ内の場所）に重要な意味のあるメモリを解析する上で非常に有効な手段となる。
なお、この第３の実施形態では、ＢＩＳＴテスト結果端子Ｂを用いてテストがフェイルしたタイミングをモニターする例で説明したが、実施の形態２のように出力制御回路Ａ７を追加し、各メモリのテスト結果の前に、いずれかのメモリがフェイルしていることを示すＨレベルを１クロックで出力することでＢＩＳＴテスト結果端子Ｂ５３を省くこともできる。
【００６３】
〔第４の実施形態〕
図２０は、本発明の第４の実施形態に係る半導体装置１ｄの構成を示すブロック図である。図２０に示す半導体装置１ｄは、メモリ１〜４と、ＢＩＳＴ１〜４と、論理積回路ＡＮＤ３と、ＢＩＳＴ制御回路４ｂと、４つのメモリ識別回路５ｃと、出力制御回路１４とを含み、クロック端子５０、ＢＩＳＴイネーブル端子５１、ＢＩＳＴテスト結果端子Ａ５２、及びＢＩＳＴテスト終了端子５４を備える。この第４の実施形態に係る半導体装置１ｄは、上記第３の実施形態に係る半導体装置１ｃに対して、論理積回路ＡＮＤ３、出力制御回路１４、ＢＩＳＴ制御回路４ｂ、及び４つのメモリ識別回路５ｃの各構成、及びＢＩＳＴテスト結果端子Ｂ５３をＢＩＳＴテスト結果端子Ｂ５３に代えた点が異なる。以下、この異なる部分を中心に、第４の実施形態に係る半導体装置１ｃを説明する。なお、以下の説明では、４つのメモリ識別回路５ｃをＩＤ１〜４と表記する。
【００６４】
ＢＩＳＴ１〜４によるメモリのテスト方法、ＢＩＳＴ制御回路４ｂの動作、及びＩＤ１〜４のシフト動作による１端子からのデータ出力方法は、上記第１の実施形態等と同様である。上記第１〜第３の実施形態との違いは、ＢＩＳＴテストの終了を示す信号ＤＯＮＥ１〜４を用いていることである。このＤＯＮＥ１信号〜ＤＯＮＥ４信号は、メモリ１〜４がＢＩＳＴ１〜４によりテストを行っている間はＬレベルを出力し、テストが終了するとＨレベルに上がる信号である。各メモリ１〜４のＤＯＮＥ１信号〜ＤＯＮＥ４信号は、各々対応するＩＤ１〜４及び論理積回路ＡＮＤ３に入力される。論理積回路ＡＮＤ３の論理結果であるＤＯＮＥ信号は、ＢＩＳＴテスト終了端子５４、ＩＤ１〜４、及び出力制御回路１４に出力される。また、出力制御回路１４は、ＩＤ４が出力するＱｏ信号、ＢＩＳＴ制御回路４ｂで生成されるＢＣＬＯＣＫ信号、及びＤＯＮＥ信号とを入力して、ＩＣＬＯＣＫ信号を出力し、テスト結果データをＢＩＳＴテスト結果端子Ａ５２に出力する。ＢＩＳＴ制御回路４ｂは、ＨＡＬＴ端子を設けていないところだけが上記第１〜第３の実施形態のＢＩＳＴ制御回路４ａと違い、動作は全く同一である。ＩＤ１〜４には、それぞれ対応するメモリのＧＯ信号、ＤＯＮＥ信号、及びＩＣＬＯＣＫ信号が入力される。また、ＩＤ１〜４を構成するＤＦＦは、上記第１〜第３の実施形態と同様に直列に接続されている。
【００６５】
図２１は、図１０に示したＩＤ１〜４の詳細な構成例を示す図である。図２１に示すＩＤ１〜４は、セット端子付きＤ型フリップフロップ（ＤＦＦ）１２ｏ〜１２ｒ、インバータＩＮＶ８〜１１、及びパルス発生回路９を含む。なお、説明を簡単にするため、図２で示したヒューズ回路及びヒューズ回路に対応するＤＦＦの構成を省略している。
メモリ１〜４のＢＩＳＴテスト結果であるＧＯ１信号〜ＧＯ４信号を受けてＤＦＦのセット端子Ｓに入力されるＳｏ信号〜Ｓｒ信号を生成する機構は、上記第３の実施形態と同様である（図１６を参照）。第３の実施形態との違いは、各ＤＦＦのクロック端子ＣＫに入力する信号を、出力制御回路１４で生成されるＩＣＬＯＣＫ信号としている点である。
【００６６】
図２２は、出力制御回路１４の詳細な構成例を示す図である。図２２に示す出力制御回路１４は、Ｄ型フリップフロップ（ＤＦＦ）１２ｓと、論理積回路ＡＮＤ４〜ＡＮＤ５とを含む。論理積回路ＡＮＤ５は、ＤＯＮＥ信号とＢＣＬＯＣＫ信号とを入力してＩＣＬＯＣＫ信号を出力し、ＤＦＦ１２ｓ及びＩＤ１〜４に供給する。このＩＣＬＯＣＫ信号は、テストが終了しＤＯＮＥ信号がＨレベルとなったときに、ＢＣＬＯＣＫ信号から生成される。ＤＦＦ１２ｓは、ＩＤ４が出力するＱａｏ信号を入力端子Ｄに、ＩＣＬＯＣＫ信号をクロック端子ＣＫに、それぞれ入力し、出力端子ＱからＱｓ信号を出力する。論理積回路ＡＮＤ４は、ＤＯＮＥ信号とＱｓ信号とを入力し、論理結果である制御信号をＢＩＳＴテスト結果端子Ａ５２に出力する。
【００６７】
図２３を参照して、上記構成による出力制御回路１４を用いた第４の実施形態に係る半導体装置１ｄの動作タイミングチャートを、メモリ１がフェイルした場合を例に挙げて説明する。なお、ＣＬＯＣＫ信号、ＢＩＳＴＥＮ信号、ＢＣＬＯＣＫ信号、及びＧＯ１信号〜ＧＯ４信号の動作は、上記第１の実施形態で説明した通りである。
【００６８】
ＢＩＳＴＥＮ信号がＨレベルとなり、時刻ｔ１でＢＣＬＯＣＫ信号が生成されＢＩＳＴ１〜４によるテスト動作がスタートする。同時に、ＤＯＮＥ信号もメモリのテスト開始によりＬレベルになる。時刻ｔ３でメモリ１がフェイルし、ＧＯ１信号がＨレベルになって以降、Ｈレベルが維持される。このとき、メモリ１に対応するＩＤ１のＤＦＦのセット端子Ｓに入力されるＳｒ信号がＬレベルとなることで、出力されるＱｒ信号をＨレベルとする。時刻ｔ７でテストが終了しＤＯＮＥ信号がＨレベルになると、ＩＣＬＯＣＫ信号が生成され、ＩＤ１〜４を構成するＤＦＦのデータが順次シフトされる。Ｑｒ信号を出力とするＤＦＦ１２ｒの入力端子Ｄには、ＤＯＮＥ信号が入力されているため、時刻ｔ７でＱｒ信号はＬレベルになる。また、ＤＦＦ１２ｒが出力するＱｒ信号を入力するＤＦＦ１２ｑの出力は、時刻ｔ７でＱｒ信号のＨレベルを出力する。このように、ＩＣＬＯＣＫ信号により順次データをシフトしていくと、時刻ｔ１０でＤＦＦ１２ｒが出力するＱｒ信号の時刻ｔ７前のＨレベル、すなわちメモリ１のフェイル情報が到達する。従って、ＢＩＳＴテスト結果端子Ａ５２には、ＤＯＮＥ信号がＨレベルになったクロックから４クロックかけてメモリ１〜４のテスト結果が出力されることになる。どのタイミングで全メモリのテストが終了したかは、ＢＩＳＴテスト終了端子５４でＤＯＮＥ信号をモニターすればよい。
【００６９】
以上のように、本発明の第４の実施形態に係る半導体装置１ｄによれば、ＢＩＳＴテスト終了信号を用いて、テスト終了後にテスト結果をＢＩＳＴテスト結果端子Ａ５２から出力することができる。
【００７０】
〔第５の実施形態〕
図２４は、本発明の第５の実施形態に係る半導体装置１ｅの構成を示すブロック図である。図２４に示す半導体装置１ｅは、メモリ１〜４と、ＢＩＳＴ１〜４と、論理積回路ＡＮＤ３と、ＢＩＳＴ制御回路４ｂと、ＩＤ１〜４と、出力制御回路１６とを含み、クロック端子５０、ＢＩＳＴイネーブル端子５１、及びＢＩＳＴテスト結果端子Ａ５２を備える。この第５の実施形態に係る半導体装置１ｅは、上記第４の実施形態に係る半導体装置１ｄに対して、出力制御回路１６の構成、及びＢＩＳＴテスト結果端子Ｂ５３を省いた点が異なる。ＢＩＳＴ１〜４によるメモリのテスト方法、ＢＩＳＴ制御回路４ｂの動作、及びＩＤ１〜４のシフト動作による１端子からのデータ出力方法は、上記第４の実施形態等と同様である。以下、この異なる部分を中心に、第５の実施形態に係る半導体装置１ｅを説明する。
【００７１】
図２５は、出力制御回路１６の詳細な構成例を示す図である。図２５に示す出力制御回路１６は、Ｄ型フリップフロップ（ＤＦＦ）１２ｓと、セット端子付きＤ型フリップフロップ（ＤＦＦ）１２ｔと、論理積回路ＡＮＤ６〜ＡＮＤ７と、インバータＩＮＶ１２〜１３と、パルス発生回路９とを含む。論理積回路ＡＮＤ７は、ＤＯＮＥ信号とＢＣＬＯＣＫ信号とを入力してＩＣＬＯＣＫ信号を出力し、ＤＦＦ１２ｓ〜１２ｔ及びＩＤ１〜４に供給する。ＤＦＦ１２ｔは、ＩＤ４が出力するＱａｏ信号を入力端子Ｄに、ＩＣＬＯＣＫ信号をクロック端子ＣＫに、ＤＯＮＥ信号をインバータＩＮＶ１２、パルス発生回路９及びインバータＩＮＶ１３を介して出力されるＳｔ信号をセット端子Ｓに、それぞれ入力し、出力端子ＱからＱｔ信号を出力する。ＤＦＦ１２ｓは、ＤＦＦ１２ｔが出力するＱｔ信号を入力端子Ｄに、ＩＣＬＯＣＫ信号をクロック端子ＣＫに、それぞれ入力し、出力端子ＱからＱｓ信号を出力する。論理積回路ＡＮＤ６は、ＤＯＮＥ信号とＱｓ信号とを入力し、論理結果である制御信号をＢＩＳＴテスト結果端子Ａ５２に出力する。
【００７２】
図２６を参照して、上記構成による出力制御回路１６を用いた第５の実施形態に係る半導体装置１ｅの動作タイミングチャートを、メモリ１がフェイルした場合を例に挙げて説明する。なお、ＣＬＯＣＫ信号、ＢＩＳＴＥＮ信号、ＢＣＬＯＣＫ信号、及びＧＯ１信号〜ＧＯ４信号の動作は、上記第１の実施形態で説明した通りである。
【００７３】
ＢＩＳＴＥＮ信号がＨレベルとなり、時刻ｔ１でＢＣＬＯＣＫ信号が生成されＢＩＳＴ１〜４によるテスト動作がスタートする。同時に、ＤＯＮＥ信号もメモリのテスト開始によりＬレベルになる。時刻ｔ３でメモリ１がフェイルし、ＧＯ１信号がＨレベルになって以降、Ｈレベルが維持される。このとき、メモリ１に対応するＩＤ１のＤＦＦのセット端子Ｓに入力されるＳｒ信号がＬレベルとなることで、出力されるＱｒ信号をＨレベルとする。時刻ｔ７でテストが終了しＤＯＮＥ信号がＨレベルになるとＩＣＬＯＣＫ信号が生成され、ＩＤ１〜４を構成するＤＦＦがシフト動作を開始し、時刻ｔ７前にＨレベルにセットされていたメモリ１に対応するＤＦＦ１２ｒが出力するＱｒ信号のＨレベルデータ、すなわちメモリ１のフェイル情報は、順次シフトされ、時刻ｔ１１にＤＦＦ１２ｓが出力するＱｓに現れる。ここまでの動作は、上記第４の実施形態と同様であるが、図２５に示す出力制御回路１６にＤＯＮＥ信号から生成されるパルス状のＳｔ信号をセット端子Ｓの入力とするＤＦＦ１２ｔを１段余分に設けたことが異なる。
【００７４】
ＤＦＦ１２ｔは、時刻ｔ１でＤＯＮＥ信号がＬレベルになると、反転信号であるＮ３信号はＨレベルになり、パルス発生回路９でパルス幅ｔｄ２のＨレベルパルスのＮ４信号が生成され、Ｎ４信号の反転であるＳｔ信号がＤＦＦ１２ｔのセット端子Ｓに入力される。このため、Ｑｔ信号がＨレベルにセットされ、ＤＯＮＥ信号が再びＨレベルになり、ＩＣＬＯＣＫ信号によるシフト動作が開始さる時刻ｔ７まで出力ＱｔはＨレベルを保持する。一方、ＤＦＦ１２ｔが出力するＱｔ信号が入力されるＤＦＦ１２ｓが出力するＱｓ信号は、時刻ｔ７で時刻ｔ７より前のＱｔ信号のＨレベルを出力し、Ｈレベルとなり、時刻ｔ８で時刻ｔ８より前のＱｔ信号のＬレベルを出力する。この時刻ｔ７〜ｔ８の期間のＨレベルがＤＯＮＥ信号を表すことになる。論理積回路ＡＮＤ６により、ＤＯＮＥ信号がＨレベルとなる時刻ｔ７からテスト結果をＢＩＳＴテスト結果端子Ａ５２に出力する。従って、時刻ｔ７〜ｔ８の期間で全メモリのテストが終了したことを示すＨレベルのＤＯＮＥ信号が出力され、時刻ｔ８〜ｔ１２の４クロックで４つのメモリのテスト結果を出力する仕組みである。このように、テストが終了した最初の１クロックで、全メモリのテストが終了したことを示すＨレベルのＤＯＮＥ信号を出力するため、どのタイミングで全メモリのテストが終了したかがわかる。従って、上記第４の実施形態で説明したＢＩＳＴテスト終了端子５４によるテスト終了タイミングのモニターが不要となる。
【００７５】
以上のように、本発明の第５の実施形態に係る半導体装置１ｅによれば、ＢＩＳＴテスト終了信号を用いて、テスト終了後にＢＩＳＴテスト結果端子Ａ５２から出力することができると共に、ＢＩＳＴテスト結果信号の最初の１クロックをＤＯＮＥ信号とすることで、別途端子を設けＤＯＮＥ信号をモニターする必要がない。
【００７６】
なお、上述した本発明の全ての実施形態におけるメモリ数や具体的回路構成、テスト結果及びメモリ識別情報の出力フォーマットはこの例に限られるものではなく、同等の機能を実現できるものであれば構わない。例えば、テスト結果のパス／フェイルに係わらず、必ずメモリ識別信号を出力する方法でも構わない。
【産業上の利用可能性】
【００７７】
本発明は、多数のメモリを混載した半導体装置等において、高いメモリの解析性を有しながら、端子数の削減によるチップコストの低減を実現する技術等として有用である。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態に係る半導体装置１ａの構成を示すブロック図
【図２】図１に示したＩＤ１〜４の詳細な構成例を示す図
【図３】図２に示したＦＵＳＥ１及び２の詳細な構成例を示す図
【図４Ａ】ＦＵＳＥ１及び２のｆｕｓｅ未切断時のタイミングチャート
【図４Ｂ】ＦＵＳＥ１及び２のｆｕｓｅ切断時のタイミングチャート
【図５Ａ】ＩＤ１〜４のｆｕｓｅの状態を設定した例
【図５Ｂ】図２に示したＩＤ１〜４から出力されるメモリ識別信号の例
【図６】図２の構成によるＩＤ１〜４の動作タイミングチャート
【図７】本発明の第１の実施形態に係る半導体装置１ａの動作タイミングチャート
【図８】本発明の第２の実施形態に係る半導体装置１ｂの構成を示すブロック図
【図９】図８に示した出力制御回路７の詳細な構成例を示す図
【図１０】本発明の第２の実施形態に係る半導体装置１ｂの動作タイミングチャート
【図１１】本発明の第３の実施形態に係る半導体装置１ｃの構成を示すブロック図
【図１２】図１１に示したＨＡＬＴ制御回路８の詳細な構成例を示す図
【図１３】図１２に示したパルス発生回路９の詳細な構成例を示す図
【図１４】図１３の構成によるパルス発生回路９の動作タイミングチャート
【図１５】図１３の構成によるパルス発生回路９の他の動作タイミングチャート
【図１６】図１１に示したＩＤ１〜４の詳細な構成例を示す図
【図１７】図１６の構成によるＩＤ１〜４の動作タイミングチャート
【図１８】本発明の第３の実施形態に係る半導体装置１ｃの動作タイミングチャート
【図１９】本発明の第３の実施形態に係る半導体装置１ｃの他の動作タイミングチャート
【図２０】本発明の第４の実施形態に係る半導体装置１ｄの構成を示すブロック図
【図２１】図２０に示したＩＤ１〜４の詳細な構成例を示す図
【図２２】図２０に示した出力制御回路１４の詳細な構成例を示す図
【図２３】本発明の第４の実施形態に係る半導体装置１ｄの動作タイミングチャート
【図２４】本発明の第５の実施形態に係る半導体装置１ｅの構成を示すブロック図
【図２５】図２４に示した出力制御回路１６の詳細な構成例を示す図
【図２６】本発明の第５の実施形態に係る半導体装置１ｅの動作タイミングチャート
【図２７】図１に示したＩＤ１〜４の詳細な他の構成例を示す図
【図２８】従来の半導体装置１０１の構成を示すブロック図
【符号の説明】
【００７９】
１ａ〜１ｅ、１０１  半導体装置（システムＬＳＩ）
２、１０２  メモリ１〜４
３、１０３  ＢＩＳＴ回路（ＢＩＳＴ１〜４）
４ａ、４ｂ、１０４  ＢＩＳＴ制御回路
５ａ〜５ｃ  メモリ識別回路（ＩＤ１〜４）
６、ＯＲ２〜３  論理和回路
７、１４、１６  出力制御回路
８  ＨＡＬＴ制御回路
９  パルス発生回路
１０  遅延回路
１１ａ、１１ｂ  ＦＵＳＥ回路（ＦＵＳＥ１〜２）
１２ａ〜１２ｔ  Ｄ型フリップフロップ（ＤＦＦ）
１３  停止期間生成回路
１７  ＨＡＬＴ生成回路
１３０  ＢＩＳＴ出力信号セレクタ回路
ＡＮＤ１〜７  論理積回路
ＥＸＯＲ１〜２  排他的論理和回路
ＩＮＶ１〜１３  インバータ
ＮＡＮＤ１〜２  否定論理積回路
ＰＭ１〜２、ＮＭ１〜３  トランジスタ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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