(57)【要約】      （修正有）【課題】面積効率の高いゲート・ダイオードおよびその製造方法を提供する。【解決手段】面積効率の高いゲート・ダイオードは、第１の導電性タイプの半導体層と、半導体層の上面に隣接して半導体層に形成された第２の導電性タイプのアクティブ領域と、アクティブ領域を貫通して実質的に垂直方向に延在し、少なくとも部分的に半導体層内まで延在する少なくとも１つのトレンチ電極と、第１の端子がトレンチ電極に接続され、少なくとも第２の端子がアクティブ領域に接続されている。ゲート・ダイオードは、第１および第２の端子間に印加された電圧の関数として、少なくとも第１のモードおよび第２のモードの一方で動作する。第１のモードは、トレンチ電極を実質的に取り囲んで半導体層に反転層が生成される。ゲート・ダイオードは、第１のモードにおける第１の容量および第２のモードにおける第２の容量を有し、第１の容量は実質的に第２の容量よりも大きい。【選択図】図３
2007194622.tif 000002
【特許請求の範囲】
【請求項１】
ゲート・ダイオード構造であって、
第１の導電性タイプの半導体層と、
前記半導体層の上面に隣接して前記半導体層に形成された第２の導電性タイプのアクティブ領域と、
前記アクティブ領域を貫通して実質的に垂直方向に延在し、少なくとも部分的に前記半導体層内まで延在する少なくとも１つのトレンチ電極と、
前記トレンチ電極に電気的に接続された第１の端子と、
前記アクティブ領域に電気的に接続された少なくとも第２の端子と、
を含み、前記ゲート・ダイオードが、前記第１および第２の端子間に印加された電圧の関数として、少なくとも第１のモードおよび第２のモードの一方で動作し、前記第１のモードが、前記トレンチ電極を実質的に取り囲んで前記半導体層に反転層が生成されることを特徴とし、前記ゲート・ダイオードが、前記第１のモードにおける第１の容量および前記第２のモードにおける第２の容量を有し、前記第１の容量が実質的に前記第２の容量よりも大きい、ゲート・ダイオード構造。
【請求項２】
前記少なくとも１つのトレンチ電極が、前記アクティブ領域を貫通して実質的に垂直方向に延在し、少なくとも部分的に前記半導体層内まで延在するトレンチを含み、前記トレンチに導電性材料が実質的に充填され、前記導電性材料が、前記トレンチの側壁および底部に形成された絶縁層によって前記アクティブ領域および前記半導体層から分離されている、請求項１に記載のゲート・ダイオード構造。    
【請求項３】
前記トレンチがエッチング・プロセスによって形成される、請求項２に記載のゲート・ダイオード構造。
【請求項４】
前記トレンチがＳＴＩ（shallow trench isolation）プロセスによって形成される、請求項２に記載のゲート・ダイオード構造。
【請求項５】
前記半導体の前記上面に隣接して形成されたゲートを更に含み、前記ゲートが前記半導体層の前記上面の上に実質的に平行に延在し、前記ゲートが前記トレンチ電極に電気的に接続されている、請求項２に記載のゲート・ダイオード構造。
【請求項６】
前記トレンチの側壁および底部に形成された前記絶縁層が、前記トレンチの上縁の開口を超えて、前記基板の上面の上に横方向に延在して、前記ゲートを前記アクティブ領域から電気的に絶縁する、請求項５に記載のゲート・ダイオード構造。
【請求項７】
前記トレンチを実質的に充填して、前記基板の上面の上に前記トレンチの上縁の開口を超えて横方向に延びるコンフォーマルなポリシリコン堆積によって前記絶縁層が形成され、前記ゲートが、前記トレンチの前記上縁の開口を超えて延在する前記絶縁層の少なくとも一部の上に形成されている、請求項５に記載のゲート・ダイオード構造。
【請求項８】
前記トレンチ内の前記導電性材料が前記ゲートと実質的に同時に形成され、このため前記ゲートが前記トレンチ電極と一体化されている、請求項５に記載のゲート・ダイオード構造。
【請求項９】
複数のトレンチ電極を更に含み、前記複数のトレンチ電極の各々が、前記アクティブ領域を貫通して実質的に垂直方向に延在し、少なくとも部分的に前記半導体層内まで延在する、請求項１に記載のゲート・ダイオード構造。
【請求項１０】
前記半導体層の前記上面に隣接して形成されたゲートを更に含み、前記ゲートが前記半導体層の前記上面の上に実質的に平行に延在し、前記ゲートが前記トレンチ電極に電気的に接続されている、請求項１に記載のゲート・ダイオード構造。
【請求項１１】
前記アクティブ領域全体に渡って異なる箇所で前記アクティブ領域に接続されている複数の端子を更に含み、前記複数の端子が共に接続され前記第２の端子を形成する、請求項１に記載のゲート・ダイオード構造。
【請求項１２】
前記ゲート・ダイオードがシリコン・オン・インシュレータ（ＳＯＩ）基板上に形成されている、請求項１に記載のゲート・ダイオード構造。
【請求項１３】
前記第１および第２の端子が、前記第１および第２の端子間に形成された誘電層によって相互に電気的に絶縁されている、請求項１に記載のゲート・ダイオード構造。
【請求項１４】
前記半導体層の前記上面上に形成されて少なくとも前記アクティブ領域の上に延在する埋め込み酸化物層を更に含み、前記少なくとも１つのトレンチ電極が、前記埋め込み酸化物層および前記アクティブ領域を貫通して実質的に垂直に延在し、少なくとも部分的に前記半導体層内まで延在し、前記少なくとも第２の端子が、前記埋め込み酸化物層を貫通して実質的に垂直に延在し、前記アクティブ領域に電気的に接触する、請求項１に記載のゲート・ダイオード構造。
【請求項１５】
前記半導体層に形成されたＭＯＳＦＥＴデバイスを更に含み、前記ＭＯＳＦＥＴデバイスが第１および第２のソース／ドレイン領域ならびにゲートを含み、前記第１のソース／ドレイン領域が前記第１の端子に電気的に接続されている、請求項１に記載のゲート・ダイオード構造。
【請求項１６】
前記アクティブ領域が前記ＭＯＳＦＥＴデバイスの前記第１のソース／ドレイン領域を含む、請求項１５に記載のゲート・ダイオード構造。
【請求項１７】
前記第１の端子が、前記トレンチ電極を超えて前記第１のソース／ドレイン領域の上に横方向に延在して、前記第１のソース／ドレイン領域に電気的に接触する、請求項１５に記載のゲート・ダイオード構造。
【請求項１８】
少なくとも１つのゲート・ダイオードを含む集積回路であって、前記少なくとも１つのゲート・ダイオードが、
第１の導電性タイプの半導体層と、
前記半導体層の上面に隣接して前記半導体層に形成された第２の導電性タイプのアクティブ領域と、
前記アクティブ領域を貫通して実質的に垂直方向に延在し、少なくとも部分的に前記半導体層内まで延在する少なくとも１つのトレンチ電極と、
前記トレンチ電極に電気的に接続された第１の端子と、
前記アクティブ領域に電気的に接続された少なくとも第２の端子と、
を含み、前記少なくとも１つのゲート・ダイオードが、前記第１および第２の端子間に印加された電圧の関数として、少なくとも第１のモードおよび第２のモードの一方で動作し、前記第１のモードが、前記トレンチ電極を実質的に取り囲んで前記半導体層に反転層が生成されることを特徴とし、前記ゲート・ダイオードが、前記第１のモードにおける第１の容量および前記第２のモードにおける第２の容量を有し、前記第１の容量が実質的に前記第２の容量よりも大きい、集積回路。
【請求項１９】
ゲート・ダイオード構造を形成する方法であって、
第１の導電性タイプのアクティブ領域を第２の導電性タイプの半導体層に形成するステップであって、前記アクティブ領域が前記半導体層の上面に隣接して形成されている、ステップと、
前記アクティブ領域を貫通して実質的に垂直方向に延在し、少なくとも部分的に前記半導体層内まで延在する少なくとも１つのトレンチ電極を形成するステップと、
前記トレンチ電極に電気的に接続された第１の端子を形成するステップと、
前記アクティブ領域に電気的に接続された少なくとも第２の端子を形成するステップと、
を含み、前記ゲート・ダイオードが、前記第１および第２の端子間に印加された電圧の関数として、少なくとも第１のモードおよび第２のモードの一方で動作し、前記第１のモードが、前記トレンチ電極を実質的に取り囲んで前記半導体層に反転層が生成されることを特徴とし、前記ゲート・ダイオードが、前記第１のモードにおける第１の容量および前記第２のモードにおける第２の容量を有し、前記第１の容量が実質的に前記第２の容量よりも大きい、方法。
【請求項２０】
少なくとも１つのトレンチ電極を形成する前記ステップが、
前記アクティブ領域を貫通して実質的に垂直方向に延在し、少なくとも部分的に前記半導体層内まで延在するトレンチを形成するステップと、
前記トレンチの側壁および底部に絶縁層を形成するステップと、
前記トレンチに導電性材料を実質的に充填するステップであって、前記導電性材料が、絶縁層によって前記アクティブ領域および前記半導体層から分離されている、ステップと、
を更に含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、更に具体的には、ゲート・ダイオード（gated diode）およびこれを形成するための技法に関する。
【背景技術】
【０００２】
高性能かつ低電圧のメモリ回路の設計において、ゲート・ダイオードの電圧増幅特性が望ましいことが知られている。しかしながら、面積効率の良いゲート・ダイオード構造の実施は、いまだ実現が難しい。これは主に、平面型ゲート・ダイオード構造が一般的に充分な静電容量を達成するために非常に大きいサイズとする必要があるからである。通常、順方向バイアスをかけた場合にデバイスに関連した容量と定義することができるゲート・ダイオードの「オン」容量は、ゲート・ダイオードに接続した全負荷容量のものの約５〜１０倍でなければならない。このためには、ダイオードのゲート面積は、ゲート・ダイオードに関連付けて用いる負荷トランジスタのものの約２〜３倍でなければならない。このため、特に高密度に実装された回路の適用例（例えばメモリ・セル）において、著しくコストが増大する恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１に、ゲート・ダイオード構造の２つの簡単な実施を示す。ゲート・ダイオードの容量特性は、２つのソース／ドレイン領域１０２を有する標準的な金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal-oxide-semiconductor field-effect transistor）構造１００、または単一のソース／ドレイン領域を有するＭＯＳ構造１５０に基づいている。ＭＯＳ構造１００、１５０のいずれかのゲート１０４に反転より小さいバイアスをかけると、構造の第１および第２の端子（端子１および端子２）間に極めて小さい容量が生じる。ＭＯＳデバイスにおける反転は、通常、デバイスに外部電圧を印加することによって得られるキャリア・タイプの変化として定義される。反転によって自由キャリアが生じ、これがＭＯＳデバイスにドレイン電流を生成する。反転より小さいバイアスをかけたデバイスに関連した小さい容量は、主に、例えばＭＯＳデバイスのゲート１０４の縁部と所与のソース／ドレイン領域１０２との間の重複容量等の寄生容量から成る。ゲート１０４に反転より大きいバイアスをかけると、ゲート・ダイオードの２つの端子間で、大きい容量（例えばゲート酸化物反転容量）が観察される。これは主に、ＭＯＳ構造１００、１５０においてチャネル１０６に沿った反転層が形成されることによる。
【０００４】
ＭＯＳ構造に関連した全容量は、主に平面レイアウト面積に依存する。これは、大きいゲート・ダイオードでは、アクティブ領域上のゲートによって支配される。容量を増大させるためには、ゲート・ダイオードにおけるゲート１０４の幅（Ｗ）および長さ（Ｌ）のいずれかを大きくしなければならないが、長さを大きくすることの方が好ましい。なぜなら、これによって重複容量は実質的に不変のままで反転容量が増大するからである。しかしながら、ゲート・ダイオードの長さは、キャリアがソース／ドレイン領域１０２からチャネル１０６の中央まで移動するのに必要な移動時間（設計によるが、通常は数百ナノメートル（ｎｍ））によって制限される。
【０００５】
ＭＯＳ構造は、ＭＯＳＦＥＴ構造１００の場合のように、接続したソース・コンタクトおよびドレイン・コンタクトの双方を含んでゲート・ダイオードの第２の端子を形成するか、または、ＭＯＳ構造１５０の場合のように、２つのコンタクトの一方のみを含む場合がある。ソース・コンタクトおよびドレイン・コンタクトの双方を用いると、キャリア移動時間が２分の１に短縮し、これはいくつかの高速用途には重要である場合がある。また、対称的なコンタクトを用いると、ソースおよびドレイン間でレイアウトが対称的であるので、ＭＯＳＦＥＴ構造の容量はオーバーレイ・エラーに対する感度がいっそう低くなる。しかしながら、かかる設計は、大きいレイアウトが必要であり、重複容量を倍増させるという点で望ましくない。
【０００６】
従って、従来のゲート・ダイオード構造に伴う問題の１つ以上を克服した、改良されたゲート・ダイオード構造、およびそれを形成するための技法が必要とされている。
【課題を解決するための手段】
【０００７】
本発明は、その例示的な実施形態において、既存の平面型ゲート・ダイオード設計よりも面積効率の良いトレンチ・ゲート・ダイオード構造を提供することによって、上述の必要性を満足させる。ゲート・ダイオードのゲート電極をほぼ垂直な寸法で拡張することによって、ゲート・ダイオードの平面レイアウト面積を著しく大きくすることなくゲート・ダイオードの容量を増大可能であるという利点がある。
【０００８】
本発明の一態様によれば、面積効率の高いゲート・ダイオードは、第１の導電性タイプの半導体層と、半導体層の上面に隣接して半導体層に形成された第２の導電性タイプのアクティブ領域と、アクティブ領域を貫通して実質的に垂直方向に延在し、少なくとも部分的に半導体層内まで延在する少なくとも１つのトレンチ電極と、を含む。ゲート・ダイオードの第１の端子がトレンチ電極に電気的に接続され、少なくとも第２の端子がアクティブ領域に電気的に接続されている。ゲート・ダイオードは、第１および第２の端子間に印加された電圧の関数として、少なくとも第１のモードおよび第２のモードの一方で動作する。第１のモードは、トレンチ電極を実質的に取り囲んで半導体層に反転層が生成されることを特徴とする。ゲート・ダイオードは、第１のモードにおける第１の容量および第２のモードにおける第２の容量を有し、第１の容量は実質的に第２の容量よりも大きい。
【０００９】
好適な実施形態において、トレンチ電極は、導電性材料を充填したトレンチを含む。トレンチの側壁および底部に沿った薄い絶縁層が、導電性材料とアクティブ領域および半導体層との間の電気的絶縁を提供する。埋め込みプレート接触は必要ない。ゲート・ダイオードの動作は、主にトレンチ電極の周囲に反転層が形成されることに基づくからである。この構造によって得られる容量は、平面レイアウト面積とトレンチ周縁側壁との組み合わせである。標準的な相補型金属酸化物半導体（ＣＭＯＳ）技術を用いて、ゲート・ダイオードのスイッチングに一般的に用いられるＭＯＳＦＥＴデバイスを、このデバイスと容易に一体化することができる。
【００１０】
本発明の別の実施形態によれば、集積回路は少なくとも１つのゲート・ダイオードを含む。ゲート・ダイオードは、第１の導電性タイプの半導体層と、半導体層の上面に隣接して半導体層に形成された第２の導電性タイプのアクティブ領域と、を含む。ゲート・ダイオードは、アクティブ領域を貫通して実質的に垂直方向に延在し、少なくとも部分的に半導体層内まで延在する少なくとも１つのトレンチ電極を更に含む。第１の端子がトレンチ電極に電気的に接続され、少なくとも第２の端子がアクティブ領域に電気的に接続されている。ゲート・ダイオードは、第１および第２の端子間に印加された電圧の関数として、少なくとも第１のモードおよび第２のモードの一方で動作する。第１のモードは、トレンチ電極を実質的に取り囲んで半導体層に反転層が生成されることを特徴とする。ゲート・ダイオードは、第１のモードにおける第１の容量および第２のモードにおける第２の容量を有し、第１の容量が実質的に第２の容量よりも大きい。
【００１１】
本発明の第３の実施形態によれば、ゲート・ダイオード構造を形成する方法は、第１の導電性タイプのアクティブ領域を第２の導電性タイプの半導体層に形成するステップであって、アクティブ領域が半導体層の上面に隣接して形成されている、ステップと、アクティブ領域を貫通して実質的に垂直方向に延在し、少なくとも部分的に半導体層内まで延在する少なくとも１つのトレンチ電極を形成するステップと、トレンチ電極に電気的に接続された第１の端子を形成するステップと、アクティブ領域に電気的に接続された少なくとも第２の端子を形成するステップと、を含む。ゲート・ダイオードは、第１および第２の端子間に印加された電圧の関数として、少なくとも第１のモードおよび第２のモードの一方で動作する。第１のモードが、トレンチ電極を実質的に取り囲んで半導体層に反転層が生成されることを特徴とする。ゲート・ダイオードは、第１のモードにおける第１の容量および第２のモードにおける第２の容量を有し、第１の容量が実質的に第２の容量よりも大きい。
【００１２】
本発明のこれらおよびその他の特徴および利点は、以下の例示的な実施形態の詳細な説明を添付図面と関連付けて読むことから、明らかとなろう。
【発明を実施するための最良の形態】
【００１３】
本発明について、本明細書では例示的なトレンチ・ゲート・ダイオード構造の文脈の中で説明する。しかしながら、本発明は、これまたは他のいずれの半導体構造にも限定されないことは理解されよう。むしろ、本発明は、ゲート・ダイオードのレイアウト面積を著しく増すことなくゲート・ダイオードの容量を有利に増大させるための技法に、より広く適用可能である。本発明の実施について、本明細書ではＣＭＯＳ製造プロセスを具体的に参照して記載するが、当業者には明らかであるように、本発明はかかる製造プロセスに限定されず、他の適切な製造プロセス（例えばバイポーラ、ＢｉＣＭＯＳ等）も同様に使用可能であることは理解されよう。
【００１４】
前述のように、ゲート・ダイオードの利点は、例えば感度増幅器およびメモリ・セル・アーキテクチャ等の高性能かつ低電圧の回路用途に用いるのに特に適していることであるが、ゲート・ダイオードはこれらの用途に限定されない。図２は、例示的な感度増幅回路２００および３トランジスタ１ダイオード（３Ｔ−１Ｄ）・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・セル２０２を示す。各々にゲート・ダイード２０４が用いられている。これらの例示的なゲート・ダイオード用途において、ゲート・ダイオードは通常、図示のように直列にＭＯＳＦＥＴデバイス２０６に接続されている。
【００１５】
簡単なゲート・ダイオード構成において、ゲート・ダイオードの容量特性は標準的なＭＯＳＦＥＴデバイスに基づくものとすることができる。ＭＯＳＦＥＴデバイスのゲートに反転より大きいバイアスをかけると、２つの端子（例えばアノードおよびカソード）間に、大きい静電容量（例えばゲート酸化物反転容量）が観察される。これは主に、ＭＯＳＦＥＴデバイスにおいてチャネルに沿った反転層が形成されるからである。ＭＯＳＦＥＴデバイスに関連した全容量は主に平面レイアウト面積に依存し、これは、大きいゲート・ダイオードでは、アクティブ領域上のゲートに支配される。従来、ゲート・ダイオードの容量を増大させるためには、ゲート・ダイオードの幅または長さを大きくしなければならなかった。
【００１６】
図３は、本発明の一実施形態に従って形成した、例示的な面積効率の良いゲート・ダイオード構造３００および３０２の少なくとも一部を示す断面図（「断面図」）および対応する上面図（「レイアウト」）である。添付図面に図示する様々な層あるいは領域またはその両方は、一定の縮尺どおりに描かれていない場合があることは理解されよう。更に、説明を容易にするため、かかる集積回路構造に一般的に用いられるタイプの半導体層の１つ以上を所与の図に明示的に示さない場合がある。これは、明示的に図示しない半導体層が実際の集積回路デバイスにおいて省略されることを意味するわけではない。
【００１７】
各ゲート・ダイオード構造３００、３０２は、半導体基板３０８を含む。基板３０８には、従来の注入および拡散プロセス等によって、基板の上面３１３に隣接して、少なくとも１つのアクティブ領域３０４が形成されている。アクティブ領域３０４は一般に、能動素子を形成可能である基板の領域として定義され、好ましくは、従来の注入ステップ等によって既知の濃度レベルの不純物によるドーピングを行って、所望のように基板の導電性を選択的に変化させる。アクティブ領域３０４は、基板３０８の導電型（例えばｐ−型）とは逆の導電型（例えばｎ−型）を関連付けることができる。回路の用途に応じて、ｐ−型およびｎ−型のダイオードを用いることができる。基板の不純物濃度（またはタイプ）は重要ではない。なぜなら、ＭＯＳデバイスの従来のソース／ドレイン領域のようにアクティブ領域を高濃度にドーピングしない限り、デバイスは基本的に充分に機能するからである。本発明の例示的な実施形態において、アクティブ領域は、ソース／ドレイン領域のものとは逆の不純物タイプで低濃度から中程度の濃度でドーピングすることができる（例えば低濃度のｐ−型アクティブ領域対ｎ＋ソース／ドレイン領域）。
【００１８】
基板３０８は、一般に、単結晶シリコン（例えば＜１００＞または＜１１１＞結晶方位を有する）で形成されるが、別の適切な材料も使用可能である。別の材料には、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）等が挙げられるが、これらには限定されない。更に、好ましくは、基板３０８を変更するために、不純物またはドーパントを添加して、材料の導電性を変える（例えばｎ−型またはｐ−型）。本発明の好適な実施形態では、基板３０８はｐ−型の導電性を有し、従ってｐ−基板と呼ぶことができる。ｐ−基板を形成するには、拡散または注入ステップ等によって、所望の濃度（例えば約５ｘ１０18から約５ｘ１０19原子／ｃｍ3）のｐ−型不純物またはドーパント（例えばホウ素）を基板材料に追加して、所望のように材料の導電性を変更すれば良い。基板３０８の少なくとも一部の上に、エピタキシャル層（図示せず）を形成することができる。エピタキシャル層を用いる場合、その厚さは通常、基板３０８の厚さ（例えばミクロンのオーダ）よりも大幅に小さくするが、本発明は、エピタキシャル層あるいは基板またはその両方の特定の厚さには限定されない。本明細書中で記載する全ての概念は、ｎ＋およびｐ＋ゲート・ダイオードの双方に適用可能である。
【００１９】
本明細書中で用いる場合、「半導体層」という言葉は、いずれかの半導体材料を指し、その上あるいは内部またはその両方に他の材料を形成可能なものである。半導体層は、例えば基板３０８等の単一の層を含むことができ、または、例えば基板およびエピタキシャル層等の多数の層を含むことができる。半導体ウエハは、基板を含み、エピタキシャル層を含む場合も含まない場合もあり、好ましくは、基板上に形成した１つ以上の他の半導体層を含む。「ウエハ」という言葉は、多くの場合、「シリコン・ボディ」という言葉と交換可能に用いられる。なぜなら、ウエハを含む半導体材料として通常シリコンが用いられるからである。本明細書中では、半導体ウエハの一部を用いて本発明を説明するが、「ウエハ」という言葉は、多数ダイ・ウエハ、単一ダイ・ウエハ、または半導体構造をその上に形成可能な半導体材料の他のいずれかの構成を含み得ることは認められよう。
【００２０】
本発明の重要な態様によれば、ゲート・ダイオード３００、３０２は、ゲート・ダイオードのコンデンサを第３の寸法（例えば垂直方向）で拡張することによって、いっそう面積効率が高まるという利点がある。これは、例えば基板３０８にトレンチ電極３０９を形成することによって達成可能である。基板３０８内のトレンチ電極３０９の垂直深さは、好ましくは約数千オングストロームであるが、トレンチ電極はいずれかの特定の深さ値に限定されない。トレンチ電極３０９はトレンチ３１０を含み、これはアクティブ領域３０４を貫通し、少なくとも部分的に基板３０８内に及ぶように形成されている。例えば標準的な堆積またはトレンチ充填プロセスを用いて、トレンチ３１０に、例えばポリシリコン、金属（例えばアルミニウム）等の導電性材料３１２を充填する。好ましくは、トレンチ３１０内の導電性材料３１２は、薄い絶縁層３１４によって基板３０８およびアクティブ領域３０４から電気的に絶縁されている。絶縁層３１４は、誘電材料（例えば二酸化シリコン、窒化シリコン等）を含み、トレンチの側壁および底部に形成することができる。絶縁層３１４をライナと呼ぶ場合がある。側壁および底部は、トレンチ３１０の内部周縁を形成する。絶縁層３１４は、例えば従来の酸化プロセスを用いてトレンチ３１０の側壁および底部に形成することができる。ゲート・ダイオード構造を形成するプロセスでは、トレンチ電極を堆積する前に絶縁誘電体を形成することが好ましい。
【００２１】
基板３０８の上面３１３上に誘電絶縁層３１６を形成すると好ましい。誘電絶縁層３１６は、二酸化シリコン、または別の絶縁材料（例えば窒化シリコン等）を含むことができる。誘電絶縁体３１６は、標準的な酸化または堆積プロセスを用いて形成可能である。誘電絶縁層３１６を貫通するように、コンタクト・バイア３１８および３２０を形成して、ゲート・ダイオード３００、３０２のアクティブ領域３０４およびトレイン電極３０９のそれぞれに対する電気的な接続を得ることができる。コンタクト・バイア３１８、３２０を形成するには、反応性イオン・エッチング（ＲＩＥ）または代替的なエッチング・プロセス等によって誘電絶縁層３１６を貫通する各開口を生成し、これらの開口に金属（例えばアルミニウム、金等）または別の導電性材料を充填すれば良い。コンタクト・バイア（複数のバイア）３１８はアクティブ領域３０４に電気的に接続され、コンタクト・バイア３２０はトレンチ電極３０９に電気的に接続されている。コンタクト３２２を用いてコンタクト・バイアを導体（図示せず）に接続することで、基板または他の半導体構造（例えばボンディング・パッド）上に形成可能な他の回路要素に、ゲート・ダイオードを電気的に接続することができる。
【００２２】
トレンチ電極３０９は、ゲート・ダイオード構造３００、３０２におけるゲートとして機能し、ゲート・ダイオードの通常動作中に、トレンチの側壁および底部を囲む反転層を形成する。この反転層が形成されるのは、トレンチ電極に印加する電圧がデバイスの閾値よりも大きい場合である。この閾値は、トレンチ電極３０９の仕事関数とアクティブ領域３０４の仕事関数との間の差、ならびにトレンチ絶縁層３１４の厚さおよびアクティブ領域のドーピング濃度に関係する。この状態のゲート・ダイオードに関連した容量は、トレンチ３１０の側壁および底部に関連した各容量の和の関数となる。トレンチ電極に印加する電圧がデバイスの閾値未満である場合、反転層は形成されず、ゲート・ダイオードに関連した容量は単に重複容量であり、反転容量よりも著しく小さい。従って、ゲート・ダイード構造は、少なくとも２つのモードのうち一方で動作する。高容量モードに対応した第１のモードでは、ゲート・ダイオードのトレンチ電極に印加する電圧はデバイスの閾値電圧よりも大きく、低容量モードに対応する第２のモードでは、印加する電圧はデバイスの閾値電圧未満である。
【００２３】
本発明のゲート・ダイオード構成は、標準的な平面設計と比べて、単位面積当たりの容量を著しく増大させることができる。更に、平面構造とは異なり、トレンチ・ゲート・ダイオードでは、ゲート・ダイオードの重複容量を増大させることなく、多数のアクティブ領域コンタクトを平行に配置することができる。しかしながら、トレンチ・ゲート・ダイオードのキャリア移動時間は、このコンタクト構成によって影響を受けない。なぜなら、各レイアウトから明らかであるように、アクティブ領域３０４はトレンチ電極３０９の上部全体を取り囲むからである。アクティブ領域３０４内にトレンチが形成される限り、トレンチ３１０自体の配列は重要でない（例えば、トレンチの配列は容量値に顕著な影響を与えない）。
【００２４】
好ましくは、基板３０８において、ゲート・ダイオード構造３００、３０２を取り囲む絶縁領域３０６を形成して、同じ基板３０８上に形成可能な他の回路要素あるいは構造またはその両方からゲート・ダイオード構造を電気的に絶縁する。絶縁領域３０６は、好ましくは、例えば二酸化シリコン、窒化シリコン等の絶縁材料を含み、例えば標準的な酸化あるいは酸化物堆積プロセスまたはその両方を用いて形成可能である。あるいは、絶縁領域３０６は、ＳＴＩ（shallow trench isolation）プロセス等を用いて、絶縁基板３０８にトレンチまたは他の開口を形成し、このトレンチに絶縁材料（例えば二酸化シリコン）を充填することによって形成することができる。
【００２５】
図４は、本発明の別の実施形態に従って形成した、例示的なゲート・ダイオード構造４００を示す断面図（「断面図」）および対応する上面図（「レイアウト」）である。図３に示し本明細書中で記載するゲート・ダイオード構造３００、３０２と同様、ゲート・ダイオード４００はトレンチ・ゲート・デバイスとして形成されている。しかしながら、この実施形態では、ゲート・ダイオード４００は、単一のトレンチ電極を含むのではなく、アクティブ領域３０４を貫通して少なくとも部分的に基板３０８内に及ぶように形成した多数のトレンチ電極４０２、４０４、４０６、および４０８を含んで、ゲート・ダイオードの容量を更に増大させる。トレンチ電極４０２、４０４、４０６、および４０８は、好ましくは、図３のゲート・ダイオード３００と関連付けて前述したものと同様の方法で形成する。具体的には、各トレンチ電極４０２、４０４、４０６、および４０８は、基板３０８内に形成して導電性材料４１２を充填したトレンチ４１０を含むことが好ましい。導電性材料４１２は、トレンチ４１０の側壁および底部に形成した絶縁層４１４によって、アクティブ領域３０４および基板３０８から分離している。
【００２６】
トレンチ電極４０２、４０４、４０６、および４０８は、好ましくはアレイ状に形成されるが、ゲート・ダイオード構造４００におけるトレンチ電極の配置は、図示した構成に限定されない。図３に示すゲート・ダイオード３００、３０２におけると同様、アクティブ領域３０４内にトレンチが形成される限り、トレンチ４１０自体の配列は重要でない（例えば、トレンチの配列は容量値に顕著な影響を与えない）。４つのトレンチ電極を図示するが、本発明はいずれかの特定の数のトレンチ電極には限定されない。基板３０８内のトレンチ電極４０２、４０４、４０６、および４０８の垂直深さは、いずれかの特定の値に限定されない。更に、全てのトレンチ電極４０２、４０４、４０６、および４０８を、同一の深さを有するように形成する必要はない。  
【００２７】
例えばＤＲＡＭの用途に用いる深いトレンチ（例えば通常数ミクロンのオーダ）とは異なり、電気的接触のためのトレンチ（または複数のトレンチ）の底部および側壁の周囲には、注入ステップもドーピング・ステップも必要ない。代わりに、本発明のゲート・ダイオードの動作は、前述したように、主にトレンチ電極の周囲に反転層が形成されることに基づく。反転層の形成は、閾値レベルを超える電圧の印加によって選択的に制御することができるので、本発明に従って形成されるゲート・ダイオード構造は、少なくとも２つの容量モードの一方において動作する。基板内のトレンチ電極の深さはいずれの特定の値にも限定されないが、トレンチの深さはＤＲＡＭにおいて用いるものよりも著しく小さい。なぜなら、通常、ゲート・ダイオードの用途において必要な容量は、ＤＲＡＭの用途に必要な容量に比べて小さいからである。トレンチの深さを、少なくともある面において制限するのは、基板３０８の上面３１３に隣接したトレンチの上部を囲むアクティブ領域からトレンチの底部までキャリアが到達するために要する時間定数（例えばキャリア移動時間）である。
【００２８】
このトレンチは浅いので、一般的に用いられるＣＭＯＳ分離技法であるＳＴＩ画定プロセスを用いるのと同時にパターニングを実行可能である。この結果、図３に示す分離領域３０６と実質的に同じ深さのトレンチが得られる。ゲート・ダイオード絶縁層３１４としてＳＴＩライナを使用可能であるが、別のライナを用いて、トレンチおよびゲート・ダイオードを個別に最適化することができる。しかしながら、ゲート・ダイオード・トレンチを導電性材料３１２で充填し、ＳＴＩ分離領域３０６を誘電材料で充填するためには、別個の充填ステップが必要である。
【００２９】
図５は、本発明の一実施形態に従って形成した２つの例示的なゲート・ダイオード構造５００および５０２を示す断面図（「断面」）および対応する上面図（「レイアウト」）である。ゲート・ダイオード構造５００および５０２は、図３のゲート・ダイオード３００、３０２と同様であるが、１つ異なるのは、ゲート・ダイオード構造５００、５０２に、ゲート電極５０４または代替的な導電性平面構造が追加されていることである。具体的には、ゲート・ダイオード５００、５０２の各々は、第２の導電型（例えばｐ−型）の基板５０８に形成された第１の導電型（例えばｎ−型）のアクティブ領域５０６を含む。アクティブ領域５０６は、好ましくは基板５０８の上面に隣接して形成され、通常、基板の上面に隣接して基板内に形成された誘電絶縁領域５１０によって画定される。アクティブ領域５０６において、従来の注入および拡散プロセス等によって、１つ以上のソース／ドレイン領域５１２が形成されている。ゲート・ダイオード５００は、ソース／ドレイン領域５１２に対する単一の接続５１１を含み、ゲート・ダイオード５０２は、ソース／ドレイン領域に対する多数の接続を含む。
【００３０】
図３に示すゲート・ダイオード３００、３０２と同様に、ゲート・ダイオード５００、５０２の各々は、更に、基板５０８に形成されたトレンチ電極５１４を含む。トレンチ電極５１４は、アクティブ領域５０６を貫通し少なくとも部分的に基板５０８内に及ぶように形成したトレンチ５１６を含む。トレンチ５１６は、例えば標準的な堆積またはトレンチ充填プロセスを用いて、例えばポリシリコン、金属（例えばアルミニウム）等の導電性材料５１８が充填されている。トレンチ５１６内の導電性材料５１８は、好ましくは、薄い絶縁層５２０によって、基板５０８およびアクティブ領域５０６から電気的に絶縁されている。絶縁層５２０は、誘電材料（例えば二酸化シリコン、窒化シリコン等）を含み、トレンチの側壁および底部に形成することができる。
【００３１】
トレンチ電極５１４の上にゲート電極５０４を重ね、ゲート電極とトレンチ電極との間で直接的な接触を設けることによって、トレンチ５１６を囲む平面領域を更に効率的に利用して、追加の容量を得ることができる。ゲート電極５０４は、好ましくは、ポリシリコン、金属（例えばアルミニウム）等を含むがこれらには限定されない導電性材料を含む。ゲート・ダイオード構造５０２は、標準的なＭＯＳＦＥＴデバイスと似ているが、ＭＯＳＦＥＴではチャネル領域である領域を貫通してトレンチ電極５１４を含んでいる点が異なる。図３および図４に関連付けて説明したゲート・ダイオード構造においてと同様、トレンチ５１６自体の配列は重要でない（例えば容量値に顕著な影響を与えない）。なぜなら、トレンチ電極５１４を囲む領域全体が、好ましくはゲート電極５０４によって覆われるからである。
【００３２】
図６に、例示的なトレンチ・ゲート・ダイオード構造５００、５０２の変形を示す。図６を参照すると、トレンチ・ゲート・ダイオード構造６００および６０２が図示されている。トレンチ５１６を充填しているゲート電極および導電性材料が、同じプロセス・ステップで形成されている。これを実行するには、例えば、コンフォーマルな（conformal）ポリシリコン堆積を行って、トレンチ５１６を実質的に充填し、次いで、基板５０８の上面の上に、トレンチ開口の上縁を超えて、横方向に（例えば基板の上面に実質的に平行に）延びる一体型のゲートおよびトレンチ電極６００を形成すれば良い。標準的なＣＭＯＳプロセスにおいて、このために必要なのは、ゲート酸化の前にゲート・ダイオード用のトレンチ・エッチングを行うことだけである。この場合も、ゲート・ダイオードのアクティブ領域５０６にトレンチ５１６が形成される限り、ゲート・ダイオード構造６００、６０２におけるトレンチの配列は重要でない。  
【００３３】
図７は、本発明の別の実施形態に従った、シリコン・オン・インシュレータ（ＳＯＩ）基板上に形成したトレンチ・ゲート・ダイオード７００の断面図および対応する上面図である。ＳＯＩ構造は、一般に、基板７０４の上面上に形成した埋め込み酸化物層７０２を含む。埋め込み酸化物層は、二酸化シリコン、窒化シリコン等、または別の絶縁材料で形成することができる。基板７０４において、基板の上面に隣接して、１つ以上のアクティブ領域７０６が形成されている。アクティブ領域７０６は、注入および拡散プロセス等によって、既知の濃度レベルの不純物（例えばホウ素、リン、ヒ素等）でドーピングすることができる。本発明の例示的な実施形態では、アクティブ領域７０６はｎ−型導電性であり、基板７０４はｐ−型導電性である。ゲート・ダイオード７００は、更に、埋め込み酸化物層７０２の上面上に形成したＳＯＩアクティブ領域７１６を含む。ＳＯＩアクティブ領域７１６は、埋め込み酸化物層７０２上に形成したＳＯＩ分離領域７１８によって相互に分離している。好ましくは、ＳＯＩアクティブ領域７１６およびＳＯＩ分離領域７１８の上面の少なくとも一部の上に、誘電分離層７２０を形成する。ＳＯＩ膜は、埋め込み酸化物層７０２上に形成したＳＯＩアクティブ領域７１６およびＳＯＩ分離領域７１８を含む。
【００３４】
ゲート・ダイオード７００に、トレンチ電極７０８を形成することが好ましい。トレンチ電極７０８は、図３に示すゲート・ダイオード３００、３０２に関連付けて上述したトレンチ電極３０９と同じ方法で形成することができる。具体的には、トレンチ電極は、好ましくはトレンチ７１０を含み、これは、埋め込み酸化物層７０２を少なくとも部分的に通るように形成されている。次いで、トレンチ７１０に導電性材料７１２（例えばポリシリコン、金属等）を充填する。導電性材料７１２は、トレンチの側壁および底部に形成した絶縁層７１４によって、埋め込み酸化物層から分離されている。
【００３５】
ＳＯＩ膜が薄いと、トレンチ７１０の底部が埋め込み酸化物に達する場合があり、これによってトレンチの底部に沿った容量が排除される。更に、高度なＣＭＯＳ技術では、高濃度にドーピングしたソースおよびドレイン領域は、多くの場合ＳＯＩ層の底部まで延在し、ゲート・ダイオード挙動のための反転容量を提供する側壁領域が除去される。従って、例示的なゲート・ダイオード７００のトレンチ７１０は、埋め込み酸化物層７０２を超えて基板７０４内までエッチングする。このため、埋め込み酸化物層の下にゲート・ダイオード反転容量を形成することができる。別個にマスクするか、または各基板コンタクト７２２を形成するために用いる１つ以上の開口を介して、アクティブ領域７０６内までの深い注入を追加して行うことで、ゲート・ダイオード７００に有効なソース／ドレイン電気的接触を提供する。
【００３６】
バルクＣＭＯＳ技術において、本発明の別の態様に従って、ＭＯＳＦＥＴデバイスを直列にトレンチ・ゲート・ダイオードと組み合わせることを、図８に示す。図から明らかであるように、対応する直列ＭＯＳＦＥＴデバイス８０２と同じ基板８０１上に、例示的なトレンチ・ゲート・ダイオード８００が形成されており、トレンチ・ゲート・ダイオードとＭＯＳＦＥＴとの間に形成した別個の分離領域８０４を有し、別個のコンタクト８０６および８０８を有するように実施されている。トレンチ・ゲート・ダイオード８００は、本明細書中で記載する本発明の技法に従って形成し、ＭＯＳＦＥＴデバイス８０２は、当業者には周知の従来の方法で形成することができる。
【００３７】
図９は、直列のＭＯＳＦＥＴデバイス９０４に一体化したトレンチ・ゲート・ダイオード９０２を含む例示的な構造９００を示す断面図および対応する上面図である。図から明らかであるように、図８の実施形態に比べて、埋め込み酸化物層７０２を用いて垂直寸法で分離を設けることによって、ＳＯＩ基板を用いた更に高密度の実施を達成することができる。ＭＯＳＦＥＴデバイス９０４に隣接して埋め込み酸化物層７０２を貫通するようにトレンチ・ゲート・ダイオード９０２のトレンチ電極９０６をエッチングすることによって、図７に示すものと同様の構造を用いて、埋め込み酸化物層の下にゲート・ダイオード・デバイスを形成することができる。
【００３８】
好ましくは、トレンチ電極９０６およびＭＯＳＦＥＴデバイス９０４のソース／ドレイン領域９１４の上部に渡ってシリコン・ブリッジ９０８を形成し、トレンチ・ゲート・ダイオード９０２をＭＯＳＦＥＴデバイスに電気的に接続する。シリサイド・ブリッジ９０８と共に、またはシリサイド・ブリッジ９０８を用いることなく、共通のコンタクト・バイア９１０を用いて、トレンチ・ゲート・ダイオード９０２およびＭＯＳＦＥＴ９０４の接合部に対する電気的接続を得ることができる。構造９００において、第２のコンタクト・バイア９１６を形成して、トレンチ・ゲート・ダイオード９０２のアクティブ領域９１２に対する電気的接続を与える。第３のコンタクト・バイア９１８は、ＭＯＳＦＥＴ９０４の第２のソース／ドレイン領域９２０に対する電気的接続を得る。
【００３９】
ＳＯＩ埋め込み酸化物層７０２が、トレンチ・ゲート・ダイオード９０２の他の端子（例えばコンタクト・バイア９１６）からの垂直方向の分離を与えるので、ゲート・ダイオードとＭＯＳＦＥＴ９０４との間に別個の平面分離領域は必要ない。従って、図８に示す一体型の構造に比べて、ＭＯＳＦＥＴとトレンチ・ゲート・ダイオードとの間の直列接続を形成するレイアウト面積は相当に小さい。ＭＯＳＦＥＴ９０４またはトレンチ・ゲート・ダイオード９０２（同じタイプまたは異なるタイプとすることができる）について、デバイス・タイプ（例えばＮまたはＰ）は、基本的なデバイス構造に影響を及ぼさず、ブロックレベルの注入マスクの極性を決定するに過ぎない。
【００４０】
図１０は、本発明の別の態様に従って、標準的なハイブリッド・オリエンテーション技術（ＨＯＴ：hybrid orientation technology）、または、ＳＯＩおよびバルク技術を部分ＳＯＩ基板に統合する代替的なプロセス技術を用いて、ＭＯＳＦＥＴ１００２と一体化した例示的なトレンチ・ゲート・ダイオード１０００を示す断面図および対応する上面図である。図１０を参照すると、追加の注入または深い基板コンタクト・バイアを用いることなく図９に示したものと同様の構造を達成することができる。チップのＳＯＩ部分１００３からバルク部分１００１を分離するバルクＳＴＩトレンチ１００４に、導電性材料１００６をよって充填することによって、トレンチ電極１００８を形成することができる。ゲート・ダイオードは、トレンチ１００４の側壁および底部縁に沿って形成されている。
【００４１】
図９におけるのと同様、シリサイド・ブリッジ１０１０あるいはコンタクト・バイア１０１２またはその双方を用いて、トレンチ電極１００８をＳＯＩのアクティブ領域１０１４に電気的に接続することができる。好ましくは、「ダミー・ゲート」電極１００６を、トレンチ電極１００８の一方側にずらして設け、トレンチ電極のこの側でのシリサイド・ブリッジを防ぐ。このダミー・ゲート１０１６は、例えば、コンタクト・バイア１０１２の拡張または代替的な接続構成を用いて、トレンチ電極１００８に接続することができ、トレンチ電極１００８の上部かどの周りのゲート・ダイオード容量を増大させる。好ましくは、ゲート電極１０１６のＭＯＳＦＥＴ１００２とは逆側に、片側だけのアクティブ領域１０２０によって、トレンチ・ゲート・ダイオード１０００の第２の端子１０１８を形成する。
【００４２】
本発明のトレンチ・ゲート・ダイオード構造の少なくとも一部は、集積回路において実施することができる。集積回路を形成する際、典型的に、半導体ウエハの表面上に、繰り返しパターンで、複数の同一のダイを製造する。各ダイは、本明細書中に記載したデバイスを含み、更に、他の構造あるいは回路またはその両方を含むことができる。個々のダイはウエハから切断またはダイシングされ、次いで集積回路として実装される。当業者は、どのようにウエハをダイシングしダイを実装して集積回路を生成するかについて知っているであろう。このように製造された集積回路は、本発明の一部と見なす。
【００４３】
本発明の例示的な実施形態について、添付図面を参照して本明細書中記載したが、本発明はこれらの実施形態のみに限定されず、特許請求の範囲から逸脱することなく当業者によって様々な他の変更および変形を実施可能であることは理解されよう。
【図面の簡単な説明】
【００４４】
【図１】２つの従来のゲート・ダイオード構成を示す断面図および対応する上面図である。
【図２】本発明の技法を使用可能な例示的なゲート・ダイオード回路用途を示す概略図である。
【図３】本発明の一実施形態に従って形成した２つのトレンチ・ゲート・ダイオード構造を示す断面図および対応する上面図である。
【図４】本発明の一実施形態に従って形成した多数のトレンチを含むトレンチ・ゲート・ダイオードを例示する断面図および対応する上面図である。
【図５】本発明の一実施形態に従って形成した、各々が平面型導体を含む２つのトレンチ・ゲート・ダイオード構造を示す断面図および対応する上面図である。
【図６】本発明の一実施形態に従った２つのトレンチ・ゲート・ダイオード構造を示す断面図および対応する上面図であり、各構造が同じ処理ステップで形成したトレンチ電極および平面型導体を含む。
【図７】本発明の別の態様に従って形成した、埋め込み酸化物層を含むトレンチ・ゲート・ダイオード構造を示す断面図および対応する上面図である。
【図８】本発明の別の態様に従った、直列ＭＯＳＦＥＴデバイスと一体化したトレンチ・ゲート・ダイオードを示す断面図および対応する上面図である。
【図９】本発明の一実施形態に従った、直列ＭＯＳＦＥＴデバイスと一体化したトレンチ・ゲート・ダイオードを示す断面図および対応する上面図である。
【図１０】本発明の一実施形態に従った、ハイブリッド・オリエンテーション技術を用いた直列ＭＯＳＦＥＴデバイスと一体化したトレンチ・ゲート・ダイオードを示す断面図および対応する上面図である。
【符号の説明】
【００４５】
１００、１５０  ＭＯＳ構造
１０４、５０４  ゲート
１０２、５１２、９１４  ソース／ドレイン領域
１０６  チャネル
３００、３０２、４００、５００、５０２、７００、８００、９００、１０００  ゲート・ダイオード構造
３０４、５０６、７０６、１０１４  アクティブ領域
３０８、５０８、８０１  基板
３０９、４０２、４０４、４０６、４０８、５１４、６００、７０８、９０６、１００８  トレンチ電極
３１０、４１０、５１６、７１０、１００４  トレンチ
７０２  埋め込み酸化物層
３１８、３２０、９１０、９１６、９１８、１０１２  コンタクト・バイア
３２２、７２２、８０６、８０８  コンタクト
８０２、９０４  ＭＯＳＦＥＴデバイス
３０６、７１８、８０４  分離領域
９０８、１０１０  シリサイド・ブリッジ
１０１６  ダミー・ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007194622.tif 000009
【図８】
2007194622.tif 000010
【図９】
2007194622.tif 000011
【図１０】
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