(57)【要約】【課題】  書き込み動作において、メモリセル毎に印加する電圧条件を変更することなく、書き込み速度ばらつきを低減することができる不揮発性半導体記憶装置及びその書き込み方法を提供する。【解決手段】    不揮発性半導体記憶装置は、同一列に配置されたメモリセルの各ドレインと第１ビット線が、第２ビット線及びビット線コンタクトを介して接続し、且つ、メモリセルの各ドレインからビット線コンタクトまでの最短距離が、メモリセルの列方向の配置個所に応じて変化するメモリセルアレイ構造を有し、書き込み方法は、列方向に隣接する２つのビット線コンタクト間に配置された同一列のメモリセルの全部または一部の複数個に対して、メモリセル電流が小さくなる方向へ書き込み動作を連続して行う場合に、ビット線コンタクトに近い位置に配置されたメモリセルから順番に書き込み動作を行う。【選択図】        図３
2007128564.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置の書き込み方法であって、
前記不揮発性半導体記憶装置は、
電荷を蓄積可能なメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によってドレインとソース間を流れるメモリセル電流を制御可能なＭＯＳＦＥＴ構造の不揮発性メモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、
同一列に配置された前記メモリセルの各ドレインと金属配線からなる共通の第１ビット線が、前記金属配線より高抵抗の第２ビット線、及び、前記第１ビット線と前記第２ビット線を電気的に接続するビット線コンタクトを介して接続し、且つ、前記メモリセルの各ドレインから前記ビット線コンタクトまでの最短距離が、前記メモリセルの前記列方向の配置個所に応じて変化するメモリセルアレイ構造を有し、
前記書き込み方法は、
前記列方向に隣接する２つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの全部または一部の複数個に対して、前記メモリセル電流が小さくなる方向へ前記メモリ機能部の蓄積電荷量を制御する書き込み動作を連続して行う場合に、前記ビット線コンタクトに近い位置に配置されたメモリセルから順番に書き込み動作を行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項２】
不揮発性半導体記憶装置の書き込み方法であって、
前記不揮発性半導体記憶装置は、
電荷を蓄積可能なメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によってドレインとソース間を流れるメモリセル電流を制御可能なＭＯＳＦＥＴ構造の不揮発性メモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、
同一列に配置された前記メモリセルの各ドレインと金属配線からなる共通の第１ビット線が、前記金属配線より高抵抗の第２ビット線、及び、前記第１ビット線と前記第２ビット線を電気的に接続するビット線コンタクトを介して接続し、且つ、前記メモリセルの各ドレインから前記ビット線コンタクトまでの最短距離が、前記メモリセルの前記列方向の配置個所に応じて変化するメモリセルアレイ構造を有し、
前記書き込み方法は、
前記列方向に隣接する２つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの全部または一部の複数個に対して、前記メモリセル電流が大きくなる方向へ前記メモリ機能部の蓄積電荷量を制御する書き込み動作を連続して行う場合に、前記ビット線コンタクトから遠い位置に配置されたメモリセルから順番に書き込み動作を行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項３】
前記不揮発性半導体記憶装置は、
更に、同一列に配置された前記メモリセルの各ソースと金属配線からなる共通の第１ソース線が、前記金属配線より高抵抗の第２ソース線、及び、前記第１ソース線と前記第２ソース線を電気的に接続するソース線コンタクトを介して接続するメモリセルアレイ構造を有し、
前記行方向に隣接する２つのメモリセル間で、一方の前記第２ビット線と他方の前記第２ビット線、一方の前記第２ソース線と他方の前記第２ソース線、或いは、一方の前記第２ビット線と他方の前記第２ソース線が、不純物拡散により形成された共通の拡散配線を共用して電気的に接続していることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項４】
連続的な前記書き込み動作における書き込み対象となる複数の前記メモリセルを規定する書き込みアドレス空間の行アドレス範囲が、同一ビット線の隣り合う２つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの行アドレス範囲を含んで構成されることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項５】
連続的な前記書き込み動作における書き込み対象となる複数の前記メモリセルを規定する書き込みアドレス空間の行アドレス範囲が、同一ビット線の隣り合う２つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの行アドレス範囲を含み、
前記書き込みアドレス空間の列アドレス範囲が、前記行方向に隣接する２つのメモリセル間で、一方の前記第２ビット線と他方の前記第２ビット線、一方の前記第２ソース線と他方の前記第２ソース線、或いは、一方の前記第２ビット線と他方の前記第２ソース線が、前記共通の拡散配線によって電気的に接続することによって、前記行方向に連続的に接続している複数の前記メモリセルの列アドレス範囲を含んで構成されることを特徴とする請求項３に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項６】
電荷を蓄積可能なメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によってドレインとソース間を流れるメモリセル電流を制御可能なＭＯＳＦＥＴ構造の不揮発性メモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一列に配置された前記メモリセルの各ドレインと金属配線からなる共通の第１ビット線が、前記金属配線より高抵抗の第２ビット線、及び、前記第１ビット線と前記第２ビット線を電気的に接続するビット線コンタクトを介して接続し、且つ、前記メモリセルの各ドレインから前記ビット線コンタクトまでの最短距離が、前記メモリセルの前記列方向の配置個所に応じて変化するメモリセルアレイ構造を有する不揮発性半導体記憶装置であって、
前記列方向に隣接する２つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの全部または一部の複数個に対する前記書き込み動作の順番を、請求項１または２に記載の不揮発性半導体記憶装置の書き込み方法に基づいて制御する書き込み制御回路を備えてなることを特徴とする不揮発性半導体記憶装置。
【請求項７】
更に、同一列に配置された前記メモリセルの各ソースと金属配線からなる共通の第１ソース線が、前記金属配線より高抵抗の第２ソース線、及び、前記第１ソース線と前記第２ソース線を電気的に接続するソース線コンタクトを介して接続するメモリセルアレイ構造を有し、
前記行方向に隣接する２つのメモリセル間で、一方の前記第２ビット線と他方の前記第２ビット線、一方の前記第２ソース線と他方の前記第２ソース線、或いは、一方の前記第２ビット線と他方の前記第２ソース線が、不純物拡散により形成された共通の拡散配線を共用して電気的に接続していることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその書き込み方法に関し、より詳細には、仮想接地線型のメモリセルアレイ構成の不揮発性半導体記憶装置に対する連続的な書き込み動作の改良技術に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置には、例えば、不純物拡散領域から形成される拡散ビット線を有するメモリセル、例えば、ソースとドレインが拡散ビット線から成る仮想接地型のフラッシュメモリがある。より詳細には、この不揮発性半導体記憶装置は、半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲートが積層状に配置されたメモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備えて構成され、該メモリセルアレイは、同一列に配置されたメモリセルのソースまたはドレインが拡散ビット線で接続され、同一行に配置された各メモリセルの制御ゲートがワード線で接続されている。そして、拡散ビット線は、ある所定の連続したワード線の単位でビット線コンタクトに接続され、主ビット線(金属配線）と結ばれている。
【０００３】
この不揮発性半導体記憶装置の書き込み動作及び消去動作は、メモリセルの浮遊ゲートに電荷を注入したり引き抜いたりすることで行う。以下、この不揮発性半導体記憶装置において、書き込み動作をチャネルホットエレクトロン注入で行う場合について説明する。
【０００４】
書き込み動作は、選択された選択メモリセルに接続された選択ワード線と選択ビット線に、夫々正の電圧、例えば、選択ワード線に＋１０Ｖの電圧を印加し、選択ビット線に＋５Ｖの電圧を印加して行う。この結果、チャネルホットエレクトロンが発生して浮遊ゲートに電子が注入され、メモリセルの閾値電圧が上昇する。ここでは、メモリセルの閾値電圧が所定の値より高く設定されている状態を書き込み状態としている。尚、このとき、拡散ビット線には書き込み電流が流れるため、この書き込み電流と拡散ビット線の抵抗値との積だけ電圧変動が生じる。
【０００５】
ここで、図５は、従来の仮想接地型の不揮発性半導体記憶装置において、メモリセルの書き込み動作を行う場合の順番を示している。尚、初期状態では、全メモリセルが、閾値電圧が所定の値より低く設定されている消去状態となっている。書き込み動作を行う場合、ビット線コンタクトに最も近い図面左側のワード線に接続されているメモリセルから書き込み動作を始め、順次、図面右側に向かって隣接するワード線に接続されているメモリセルに対する書き込み動作を行う。即ち、行アドレスの順、より具体的には、行アドレスＷＬ０→ＷＬ１・・・→ＷＬｎの順に書き込みを実施する。最終的には、全メモリセルの閾値電圧が所定の値以上に設定される。
【０００６】
しかしながら、メモリセルの各ドレインからビット線コンタクトまでの最短距離が、メモリセルの列方向の配置個所に応じて変化する仮想接地型の不揮発性半導体記憶装置では、不純物拡散領域で形成される拡散ビット線の抵抗と書き込み電流との積によるドレイン電圧降下が生じる。
【０００７】
そして、同一列上の複数のメモリセルに対して選択メモリセルを一定方向に移動しながら順次書き込み動作を行う場合、図６に示すように、書き込み開始後のビット線コンタクトに近いメモリセルでは、ビット線上には消去状態のメモリセル数が多く接続しているためビット線リーク電流が多い状態ではあるが、ビット線コンタクトからの距離が短いため拡散ビット線の抵抗値が小さくドレイン電圧の低下は少ない。一方、ビット線コンタクトから最も遠いメモリセル、即ち、２つのビット線コンタクトの中間にあるメモリセルでは、ビット線コンタクトからの距離が長いために拡散ビット線の抵抗値が最大となる。更に、未書き込みのワード線アドレスに消去状態（閾値電圧が低い状態）のメモリセルが約半数残っているために、消去状態のメモリセルの閾値電圧が低いことで発生するビット線リーク電流が存在し、ドレイン電圧の低下が最大となる。つまり、ビット線コンタクトから遠いメモリセルほどドレイン電圧の低下が大きくなり、書き込み速度は遅くなる。即ち、ビット線コンタクトに近いセルと遠いセルで書き込み速度に差が生じ、ワード線方向で書き込み速度のばらつきが発生する。
【０００８】
近年、不揮発性半導体記憶装置の大容量化のため、多値書き込みを行うことが一般的になっているが、書き込み速度のばらつきが大きいと、多値書き込み時の各ステート間の分離マージンが減ることになり、読み出し動作や電荷保持の信頼性に影響を及ぼすようになる。
【０００９】
このようなメモリセルの書き込み速度ばらつきを低減させる多値書き込み技術として、書き込みの際に、各メモリセルに印加する電圧をメモリセルの配置箇所に応じて変化させる技術がある（例えば、特許文献１参照)。この技術では、書き込み速度の早いメモリセルに比べ、書き込み速度の遅いメモリセルに対して書き込み時の印加電圧（ワード線電圧）を高く調整することにより、各メモリセルの書き込み速度ばらつきを低減させるものである。
【００１０】
【特許文献１】特開平１１−０６６８７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、書き込み動作において、メモリセル毎に印加する電圧条件を変更することなく、書き込み速度ばらつきを低減することができる不揮発性半導体記憶装置の書き込み方法を提供する点にある。また、書き込み速度ばらつきを低減できる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の書き込み方法は、不揮発性半導体記憶装置の書き込み方法であって、前記不揮発性半導体記憶装置は、電荷を蓄積可能なメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によってドレインとソース間を流れるメモリセル電流を制御可能なＭＯＳＦＥＴ構造の不揮発性メモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一列に配置された前記メモリセルの各ドレインと金属配線からなる共通の第１ビット線が、前記金属配線より高抵抗の第２ビット線、及び、前記第１ビット線と前記第２ビット線を電気的に接続するビット線コンタクトを介して接続し、且つ、前記メモリセルの各ドレインから前記ビット線コンタクトまでの最短距離が、前記メモリセルの前記列方向の配置個所に応じて変化するメモリセルアレイ構造を有し、前記書き込み方法は、前記列方向に隣接する２つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの全部または一部の複数個に対して、前記メモリセル電流が小さくなる方向へ前記メモリ機能部の蓄積電荷量を制御する書き込み動作を連続して行う場合に、前記ビット線コンタクトに近い位置に配置されたメモリセルから順番に書き込み動作を行うことを第１の特徴とする。
【００１３】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の書き込み方法は、不揮発性半導体記憶装置の書き込み方法であって、前記不揮発性半導体記憶装置は、電荷を蓄積可能なメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によってドレインとソース間を流れるメモリセル電流を制御可能なＭＯＳＦＥＴ構造の不揮発性メモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一列に配置された前記メモリセルの各ドレインと金属配線からなる共通の第１ビット線が、前記金属配線より高抵抗の第２ビット線、及び、前記第１ビット線と前記第２ビット線を電気的に接続するビット線コンタクトを介して接続し、且つ、前記メモリセルの各ドレインから前記ビット線コンタクトまでの最短距離が、前記メモリセルの前記列方向の配置個所に応じて変化するメモリセルアレイ構造を有し、前記書き込み方法は、前記列方向に隣接する２つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの全部または一部の複数個に対して、前記メモリセル電流が大きくなる方向へ前記メモリ機能部の蓄積電荷量を制御する書き込み動作を連続して行う場合に、前記ビット線コンタクトから遠い位置に配置されたメモリセルから順番に書き込み動作を行うことを第２の特徴とする。
【００１４】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置の書き込み方法は、前記不揮発性半導体記憶装置が、更に、同一列に配置された前記メモリセルの各ソースと金属配線からなる共通の第１ソース線が、前記金属配線より高抵抗の第２ソース線、及び、前記第１ソース線と前記第２ソース線を電気的に接続するソース線コンタクトを介して接続するメモリセルアレイ構造を有し、前記行方向に隣接する２つのメモリセル間で、一方の前記第２ビット線と他方の前記第２ビット線、一方の前記第２ソース線と他方の前記第２ソース線、或いは、一方の前記第２ビット線と他方の前記第２ソース線が、不純物拡散により形成された共通の拡散配線を共用して電気的に接続していることを第３の特徴とする。
【００１５】
更に、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置の書き込み方法は、前記不揮発性半導体記憶装置は、連続的な前記書き込み動作における書き込み対象となる複数の前記メモリセルを規定する書き込みアドレス空間の行アドレス範囲が、同一ビット線の隣り合う２つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの行アドレス範囲を含んで構成されることを第４の特徴とする。
【００１６】
上記第３の特徴の本発明に係る不揮発性半導体記憶装置の書き込み方法は、連続的な前記書き込み動作における書き込み対象となる複数の前記メモリセルを規定する書き込みアドレス空間の行アドレス範囲が、同一ビット線の隣り合う２つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの行アドレス範囲を含み、前記書き込みアドレス空間の列アドレス範囲が、前記行方向に隣接する２つのメモリセル間で、一方の前記第２ビット線と他方の前記第２ビット線、一方の前記第２ソース線と他方の前記第２ソース線、或いは、一方の前記第２ビット線と他方の前記第２ソース線が、前記共通の拡散配線によって電気的に接続することによって、前記行方向に連続的に接続している複数の前記メモリセルの列アドレス範囲を含んで構成されることを第５の特徴とする。
【００１７】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電荷を蓄積可能なメモリ機能部を有し、前記メモリ機能部に蓄積された電荷の多寡によってドレインとソース間を流れるメモリセル電流を制御可能なＭＯＳＦＥＴ構造の不揮発性メモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一列に配置された前記メモリセルの各ドレインと金属配線からなる共通の第１ビット線が、前記金属配線より高抵抗の第２ビット線、及び、前記第１ビット線と前記第２ビット線を電気的に接続するビット線コンタクトを介して接続し、且つ、前記メモリセルの各ドレインから前記ビット線コンタクトまでの最短距離が、前記メモリセルの前記列方向の配置個所に応じて変化するメモリセルアレイ構造を有する不揮発性半導体記憶装置であって、
前記列方向に隣接する２つの前記ビット線コンタクト間に配置された同一列の前記メモリセルの全部または一部の複数個に対する前記書き込み動作の順番を、請求項１または２に記載の不揮発性半導体記憶装置の書き込み方法に基づいて制御する書き込み制御回路を備えていることを特徴とする。
【００１８】
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、同一列に配置された前記メモリセルの各ソースと金属配線からなる共通の第１ソース線が、前記金属配線より高抵抗の第２ソース線、及び、前記第１ソース線と前記第２ソース線を電気的に接続するソース線コンタクトを介して接続するメモリセルアレイ構造を有し、前記行方向に隣接する２つのメモリセル間で、一方の前記第２ビット線と他方の前記第２ビット線、一方の前記第２ソース線と他方の前記第２ソース線、或いは、一方の前記第２ビット線と他方の前記第２ソース線が、不純物拡散により形成された共通の拡散配線を共用して電気的に接続していることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、列方向に隣接する２つのビット線コンタクト間に配置された同一列のメモリセルの全部または一部の複数個に対して、メモリセル電流が小さくなる方向へメモリ機能部の蓄積電荷量を制御する書き込み動作を連続して行う場合に、ビット線コンタクトに近い位置に配置されたメモリセルから順番に書き込み動作を行う構成であるときには、ビット線コンタクトに近い位置に配置されたメモリセルが先に書き込まれることにより、拡散ビットラインの抵抗値に起因するドレイン電圧降下が、書き込みが終了したメモリセルの閾値電圧の上昇に起因するビット線リーク電流抑制効果により低減されるため、最もビット線コンタクトから遠いメモリセルにおいても、書き込みを行うメモリセルのドレイン電圧の低下を抑制することができる。その結果、書き込み速度のばらつきが低減でき、読み出しマージンの確保、ひいては信頼性の高い多値不揮発性半導体記憶装置が実現できる。
【００２０】
また、本発明によれば、メモリセル電流が大きくなる方向へメモリ機能部の蓄積電荷量を制御する書き込み動作を連続して行う場合に、ビット線コンタクトから遠い位置に配置されたメモリセルから順番に書き込み動作を行う構成であるときにも、書き込みが終了したメモリセルの閾値電圧の上昇によるビット線リーク電流抑制効果により、拡散ビットラインの抵抗値に起因するドレイン電圧降下を抑制することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る不揮発性半導体記憶装置及びその書き込み方法（以下、適宜「本発明装置」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００２２】
〈第１実施形態〉
本発明装置の第１実施形態について図１乃至図４を基に説明する。本実施形態では、ＭＯＳＦＥＴ構造のフラッシュメモリセルを備えた不揮発性半導体記憶装置を想定しており、フローティングゲートへのホットエレクトロン注入で閾値電圧を上昇させてメモリセルの書き込み動作を行う。
【００２３】
メモリセルアレイ１０７は、図１に示すように、フローティングゲートに蓄積された電荷の多寡によってドレインとソース間を流れるメモリセル電流を制御可能なＭＯＳＦＥＴ構造の不揮発性メモリセルを行方向及び列方向にマトリクス状に配列している。図２に示すように、同一行のメモリセルは、各制御ゲートが夫々共通のワード線に接続し、同一列のメモリセルは、各ドレイン電極が夫々共通のビット線（拡散ビット線、第２ビット線）に接続し、各ソース電極が夫々共通のソース線（拡散ソース線、第２ソース線）に接続している。
【００２４】
更に、図２に示すように、拡散ビット線上に、列方向に連続した所定数のメモリセル毎に、ビット線コンタクトが形成されている。このビット線コンタクトは、拡散ビット線より低抵抗の金属配線からなる共通の第１ビット線（図示せず）と接続している。また、拡散ソース線上に、列方向に連続した所定数のメモリセル毎に、ソース線コンタクトが形成されている。このソース線コンタクトは、拡散ソース線より低抵抗の金属配線からなる共通の第１ソース線（図示せず）と接続している。
【００２５】
更に、行方向に隣接する２つのメモリセル間で、一方の拡散ビット線と他方の拡散ビット線、及び、一方の拡散ソース線と他方の拡散ソース線が、不純物拡散により形成された共通の拡散配線を共用して電気的に接続している。このように構成されることにより、メモリセルアレイ１０７は、メモリセルの各ドレインからビット線コンタクトまでの最短距離が、メモリセルの列方向の配置個所に応じて変化する仮想接地線型のメモリセルアレイ構造となっている。尚、仮想接地線型のメモリセルアレイにおけるビット線とソース線の関係は、前者がメモリセルのドレイン側に接続し、後者がメモリセルのソース側に接続していることを便宜的に区別するもので、メモリセルのソース・ドレインの関係が列アドレスによって変化せず固定の場合は、行方向に隣接する２つのメモリセルで共有される１本の拡散配線は、一方のメモリセルに対し拡散ビット線となり他方に対しては拡散ソース線となる。
【００２６】
ここで、ビット線となる不純物拡散領域には３×１０１４〜１×１０１５ｃｍ−２の範囲でＡｓ注入を行い、拡散ビット線の幅を０.１５μｍとし、ビット線コンタクトを３２本のワード線毎に配置している場合を想定すると、ビット線コンタクトから最も遠いメモリセルの拡散ビット線の抵抗値は約５ｋΩとなる。ホットエレクトロンによる書き込み動作時の書き込み電流が２００〜３００μＡ程度であるため、ビット線リーク電流が無い場合、ビット線コンタクトから最も遠いメモリセルのドレイン電圧は約１〜１．５Ｖ低下することになる。尚、書き込み時のメモリセル外部から与えられるドレイン電圧条件（通常５Ｖ〜６Ｖ）と比べると１Ｖ以上の電圧低下は書き込み速度に大きな影響を及ぼすことがわかっている。従って、ビット線リーク電流が存在する場合には、更にドレイン電圧の低下は顕著になり、書き込み速度に大きな影響を及ぼすこととなる。
【００２７】
また、メモリセルアレイ１０７中のメモリセルを行単位で選択する行デコーダ１０５が、メモリセルアレイ１０７の行方向の端部に配置され、各ワード線に接続している。また、メモリセルアレイ１０７中のメモリセルを列単位で選択する列デコーダ１０６が、メモリセルアレイ１０７の列方向の端部に配置され、各ビット線に接続している。行デコーダ１０５と列デコーダ１０６には、書き換え動作中に選択されたワード線及びビット線に印加するための高電圧を選択的に供給する高電圧スイッチ回路１０３，１０４が各別に接続している。高電圧スイッチ回路１０３，１０４の高電圧供給動作は、書き換え動作に要する一連の処理手順を制御する書き込み制御回路１０２から出力される書き換え制御信号によって制御される。書き込み制御回路１０２は、列方向に隣接する２つのビット線コンタクト間に配置された同一列のメモリセルに対する書き込み動作の順番を制御する。
【００２８】
続いて、本発明方法について、図３及び図４を基に説明する。本発明方法は、書き込み制御回路７からの制御信号に基づいて、列アドレス及び行アドレスを列デコーダ及び行デコーダによって選択して書き込みを行う。本実施形態では、列方向に隣接する２つのビット線コンタクト間に配置された同一列のメモリセルの全部に対して書き込み動作を連続して行う場合を想定しており、ビット線コンタクトに近い位置に配置されたメモリセルから順番に書き込み動作を行う。
【００２９】
本実施形態の本発明方法は、より具体的には、図３に示すように、書き込み対象の列アドレスを指定し、書き込み対象の選択列の拡散ビット線に電圧Ｖｄｐを印加する。次に、ビット線コンタクト間のメモリセル数をｎ＋１とすると、行アドレスＷＬ０→ＷＬｎ→ＷＬ１→ＷＬｎ−１→・・・→ＷＬ（ｎ＋１）／２の順に、各行アドレスのワード線に対し電圧Ｖｇを印加して書き込みを行い、各ビット線コンタクトから最も遠い位置にあるメモリセルで書き込みを終了させる。このように書き込み動作を行うことにより、図４に示すように、ビット線コンタクトから遠い位置に配置されたメモリセルが後に書き込まれることから、書き込み時のビット線リーク電流が抑制されているため書き込み速度がビット線リーク電流に起因して低下することなく、列方向に配置された各メモリセルの書き込み速度のばらつきを抑えることができる。
【００３０】
〈第２実施形態〉
次に、書き込み対象のメモリセルが１列だけではなく、複数列に及ぶ場合の本発明方法について説明する。本実施形態では、図２に示すセクタ１０８内の複数のメモリセルを連続的に書き込む場合を想定して説明する。ここで、セクタ１０８の行アドレス範囲は、２つのビットコンタクトに挟まれたＷＬ０〜ＷＬｎの範囲で、列アドレスの範囲は、ＣＯＬ０〜ＣＯＬｍの範囲で規定される。
【００３１】
本実施形態では、第１実施形態と同様に、先ず、図２に示すセクタ１０８において、例えば、列アドレスＣＯＬ０の列方向に隣接する２つのビット線コンタクト間に配置された同一列のメモリセルの全部に対して、ビット線コンタクトに近い位置に配置されたメモリセルから順番に書き込み動作を行い、この書き込み動作を、他の列アドレス（ＣＯＬ１→ＣＯＬ２→・・・→ＣＯＬｍ）について順に繰り返して実施する。このように構成することにより、第１実施形態と同様に、セクタ１０８においても列方向に配置された各メモリセルの書き込み速度のばらつきを抑えることができる。
【００３２】
更に、変形例として、先ず、所定の列アドレスについて行アドレス順に書き込み動作を行い、他の列アドレスについて行アドレス順に書き込み動作を行うことを繰り返す。即ち、先ず、列アドレスＷＬ０を指定してワード線に電圧Ｖｇを印加し、行アドレス順（ＣＯＬ０→ＣＯＬ１→・・・→ＣＯＬｍ）に書き込みを行い、次に、列アドレスＷＬｎを指定して行アドレス順（ＣＯＬ０→ＣＯＬ１→・・・→ＣＯＬｍ）に書き込み動作を行う。同様に、他の列アドレスについても書き込み動作を実施し、ビット線コンタクトから最も遠いセルで書き込みを終了させる。結果的に、１つの行アドレスで見た場合の列アドレスの指定順序は上記第１実施形態と同じになり、列方向に配置された各メモリセルの書き込み速度のばらつきを抑えることができる。
【００３３】
尚、複数のセクタに対して書き込み動作を行う場合でも、上記何れかの方法でセクタ毎に書き込み動作を行えば良い。
【００３４】
次に、本発明装置及び本発明方法の別実施形態について説明する。
【００３５】
〈１〉上記各実施形態では、フラッシュメモリを想定し、メモリセル電流が小さくなる方向へメモリ機能部の蓄積電荷量を制御する書き込み動作を連続して行う場合を想定して説明したが、メモリセル電流が大きくなる方向へメモリ機能部の蓄積電荷量を制御する書き込み動作を連続して行う場合では、ビット線コンタクトから遠い位置に配置されたメモリセルから順番に書き込み動作を行うように構成しても良い。これによって、本実施形態においても上記各実施形態と同様に、列方向に配置された各メモリセルの書き込み速度のばらつきを抑えることができる。
【００３６】
〈２〉上記各実施形態では、不揮発性メモリセルとしてフラッシュメモリを例に説明したが、これに限られるものではない。また、仮想接地型のメモリセルアレイを例に説明したが、これに限られるものではなく、ビット線リーク電流が、メモリセルの配置箇所で異なるメモリセルアレイに適用可能である。
【００３７】
〈３〉上記各実施形態において、第２ビット線及び第２ソース線が拡散配線の場合を説明したが、例えば、シリサイド化等によって低抵抗化が図られたとしても、金属配線からなる第１ビット線及び第１ソース線より高抵抗の場合には、ビット線コンタクト間の距離が長いときやビット線リーク電流が多いときには、上記各実施形態と同様に、書き込み速度がばらつくという問題が生じる。このような場合に、本発明装置及び本発明方法を適用すれば、書き込み速度のばらつきを抑えることができる。
【００３８】
〈４〉上記各実施形態では、書き込み制御回路１０２が、列方向に隣接する２つのビット線コンタクト間に配置された同一列のメモリセルの全部に対する書き込み動作の順番を制御する場合について説明したが、列方向に隣接する２つのビット線コンタクト間に配置された同一列のメモリセルの一部の複数個に対して書き込み動作の順番を本発明方法により制御するのが好ましい。この場合でも、列方向に配置された各メモリセルの書き込み速度のばらつきを同様に抑えることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明に係る不揮発性半導体記憶装置の概略構成を示す概略ブロック図
【図２】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す概略構成図
【図３】本発明に係る不揮発性半導体装置の書き込み方法を示す説明図
【図４】本発明に係る不揮発性半導体装置の書き込み方法において、単体のメモリセルにおける拡散ビット線の抵抗値に対するドレイン電圧の分布と、書き込み順に対するビット線リーク電流及びセル数と、書き込み速度の推移を示すグラフ。
【図５】従来技術に係る不揮発性半導体装置の書き込み方法を示す説明図
【図６】従来技術に係る不揮発性半導体装置の書き込み方法において、単体のメモリセルにおける拡散ビット線の抵抗値に対するドレイン電圧の分布と、書き込み順に対するビット線リーク電流及びセル数と、書き込み速度の推移を示すグラフ。
【符号の説明】
【００４０】
１    ：  本発明装置
１０２：  書き込み制御回路
１０３：  高電圧スイッチ回路
１０４：  高電圧スイッチ回路
１０５：  行デコーダ
１０６：  列デコーダ
１０７：  メモリセルアレイ
１０８：  セクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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