(57)【要約】【課題】  ＤＣ−ＤＣコンバータ回路の初期化回路において、前記ＤＣ−ＤＣコンバータ回路内で生成した電圧を自己電源として、電圧発生回路の駆動用バッファ回路電源として使用する構成の場合、電源立遮断時に出力電圧を確実に立ち下げ、貫通電流が流れることを防止する【解決手段】  電源回路において、電圧発生回路４の出力１５に接続され、初期化時に外部電源入力１と前記出力を導通するＰｃｈトランジスタ１３と、前記出力に接続され、前記出力立ち下げ時に前記出力と接地電位間を導通するＮｃｈトランジスタ１４と、スイッチ１７と、前記電圧発生回路から前記スイッチを経由して電源電圧を供給され、前記Ｐｃｈトランジスタのゲート１２を駆動する駆動回路７とを有し、前記スイッチは、前記電圧発生回路の出力電圧が所定値以下のときに非接続状態となるよう構成された電源初期化回路６０を含む。【選択図】図１
2007129307.tif 000002
【特許請求の範囲】
【請求項１】
内部電圧発生回路の出力ノードに接続され、初期化時に外部電源入力ノードと前記出力ノードを導通する第一のトランジスタと、
前記内部電圧発生回路の出力ノードに接続され、前記出力ノードの電圧立ち下げ時に前記出力ノードと接地ノード間を導通する第二のトランジスタと、
スイッチ手段と、
前記内部電圧発生回路の出力ノードから前記スイッチ手段を経由して電源電圧を供給され、前記第一のトランジスタのゲートノードを駆動するゲート駆動回路とを有し、
前記スイッチ手段は、前記内部電圧発生回路の出力電圧の絶対値が所定値以下のときに非導通となるよう構成された電源初期化回路を具備する電源回路。
【請求項２】
前記スイッチ手段は第三のトランジスタであることを特徴とする請求項１に記載の電源回路。
【請求項３】
前記第第二のトランジスタのゲート制御信号と、前記第三のトランジスタのゲート制御信号とを同相信号とすることを特徴とする請求項２に記載の電源回路。
【請求項４】
前記第三のトランジスタのゲートノードが前記外部電源入力ノードに接続されていることを特徴とする請求項２に記載の電源回路。
【請求項５】
前記内部電圧発生回路の出力ノードの電圧と前記外部電源入力ノードの電圧とを絶対値で比較して、前期内部電圧発生回路の出力ノードの電圧が前記外部電源入力ノードの電圧以下となった場合に前記スイッチ手段を非導通状態とすることを特徴とする請求項１または２に記載の電源回路。
【請求項６】
内部電圧発生回路の出力ノードに接続され、初期化時に外部電源入力ノードと前記出力ノードを導通する第一のトランジスタと、
前記内部電圧発生回路の出力ノードに接続され、前記出力ノードの電圧立ち下げ時に前記出力ノードと接地ノード間を導通する第二のトランジスタと、
前記初期化時に前記第一のトランジスタのゲートノード電位を固定する第一の抵抗器と、
前記内部電圧発生回路から電源電圧を供給され、前記第一のトランジスタのゲートノードを駆動し、第二の抵抗器を負荷とする抵抗負荷型インバータ回路とを有し、
前記第一および第二の抵抗器の抵抗比として、前記出力ノードの電圧立ち下げ時において前記第一のトランジスタが非導通状態となるように選択したことを特徴とする電源初期化回路を具備する電源回路。
【請求項７】
前記第一の抵抗器と前記第二の抵抗器は同一材料で形成されていることを特徴とする請求項６記載の電源回路。
【請求項８】
アクティブマトリックス回路と、該マトリックス回路のドライバ回路と、該ドライバ回路に電圧を供給する請求項１乃至７のいずれか一項に記載の電源回路とを同時に平面基板上に形成したマトリックス基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＣ−ＤＣコンバータ回路などの内部電圧発生回路の電源初期化回路を備えた電源回路に関し、特に発生した前記内部電圧を自己電源として使用する内部電圧発生回路を備えた電源回路に適用される。
【背景技術】
【０００２】
半導体装置または平面基板に内蔵する電源回路において、例えばチャージポンプ方式のＤＣ−ＤＣコンバータ回路（特許文献１参照）を用いた内部電圧発生回路が周知である。（特許文献１参照）
【０００３】
また、前記内部電圧発生回路の電源投入時や遮断時の出力電圧の挙動のバラつきを抑えて、確実な出力電圧推移を得るためには、電源初期化回路が必要であり、例えばトランジスタを内部電圧出力ノードと接地ノード（以後ＧＮＤと称す）間に接続し、リセット信号にて前記トランジスタを導通させて内部電圧出力ノードを急速に放電させる構成が周知である（特許文献２参照）。ここで、前記初期化とは、電源回路の投入時または遮断時に電源回路の内部ノードおよび出力ノード電圧を所定の状態に規制することと定義する。
【０００４】
内部電圧発生回路にて生成した電圧を自己電源として使用する電源回路構成の場合、図７に示したＤＣ−ＤＣコンバータ回路２０の構成例のように、内部電圧発生回路４の出力ノードの出力インピーダンスを低くするために、前記内部電圧発生回路４内のスイッチングトランジスタ４１、４２を駆動するドライバ回路３内にバッファ回路４０を設け、その電源として前記内部電圧発生回路４の内部電源出力ノード１５の電圧を使用する構成が望ましい。尚、前記バッファ回路４０は電圧発生用信号２および同信号に対して複数のインバータで構成された遅延回路４３、４４で遅延させた信号を夫々入力としてバッファ出力する構成となっている。
【０００５】
前記ＤＣ−ＤＣコンバータ回路２０の構成では、電源投入時には電圧生成の種となる電圧が必要であり、その電圧を供給する電源初期化回路が必須となる。前記電源回路の構成を図８に示したブロック図を用いて説明し、詳細な電源初期化回路の構成および動作を図９で示した構成図を用いて説明する。
【０００６】
先ず図８は従来例の電源回路のブロック図であり、内部電圧発生回路４とドライバ回路３は、例えば図７に示したチャージポンプ方式を使用した構成が周知である。また電源初期化回路５６は、リセットＢ／信号５を入力して、内部電圧発生回路４を初期化する機能や、電源出力立ち下げ時にリセットＡ信号１６を入力して図示しないＮチャンネルＭＯＳトランジスタ（以後Ｎｃｈ−Ｔｒと称す）による回路にて、内部電源出力ノード１５をプルダウンするため、前記出力ノードとＧＮＤ間を導通する機能も含まれる。ここで、リセットＢ／信号は負論理、リセットＡ信号は正論理の信号である。
【０００７】
次に、図９を用いて従来例の電源回路の構成について詳細に説明する。同図において、２０は図７で示したＤＣ−ＤＣコンバータ回路であり、５６は図８にて示した従来の自己生成された電圧を使用して動作するＤＣ−ＤＣコンバータ回路２０の電源初期化回路の構成図である。電源初期化回路５６において、リセットＢ／信号５は電圧生成の種となる電圧を与えるための信号であり、該信号はバッファ回路６およびゲート駆動回路７の出力またはゲート電位固定用抵抗１９を介して、ＰチャンネルＭＯＳトランジスタ（以後Ｐｃｈ−Ｔｒと称す）１３のゲートノード１２の電位を制御する。ゲート駆動回路７は、レベルシフト回路８およびインバータ用Ｐｃｈ−Ｔｒ１０とインバータ用Ｎｃｈ−Ｔｒ１１から成るインバータ回路９にて構成される。尚、ゲート駆動回路７はバッファ回路６からリセットＢ／信号５を入力してゲートノード１２を駆動するが、前記信号の論理は反転せず、例えばリセットＢ／信号５にＨｉｇｈレベル（以後“Ｈ”と称す）が入力すれは、ゲートノード１２も“Ｈ”となる。
【０００８】
前記Ｐｃｈ−Ｔｒ１３は、電源投入時に略ＧＮＤ電位にある内部電源電圧を外部電源電圧まで引き上げるためのプルアップ用トランジスタである。また、プルダウン用Ｎｃｈ−Ｔｒ１４は前述のように電源出力立ち下げ時に内部電源出力ノード１５の電圧をＧＮＤ電位まで引き下げるためのトランジスタである。（特許文献２参照）
【０００９】
ここで前記電源初期化回路５６の動作について図９および図１０を用いて詳細に説明する。電源投入時には、先ず図１０のＡ時点にて外部電源が立ち上がり（外部電源入力波形５１参照）、リセットＡ信号およびリセットＢ／信号５をＬｏｗレベル（以後“Ｌ”と称す）として、ゲート電位固定用抵抗１９およびゲート駆動回路７を用いてＰｃｈ−Ｔｒ１３のゲートノード１２を“Ｌ”としてＰｃｈ−Ｔｒ１３を導通状態とし、内部電源出力ノード１５の電圧を外部電源入力ノード１の電圧まで引き上げる。
【００１０】
ゲート電位固定用抵抗１９は、ゲート駆動回路７の電源即ち内部電源出力ノード１５の電圧が、ゲート駆動回路７が動作する所定の電圧に上昇するまでの補助としてゲートノード１２を駆動する。
【００１１】
次に、内部電源出力ノード１５の電圧が外部電源入力ノード１の電圧まで引き上げられ、前述のバッファ回路４０が動作可能となった後、図１０のＢ時点においてリセットＢ／信号５を“Ｈ”として初期化を解除し、前記Ｐｃｈ−Ｔｒ１３を非導通状態として内部電源出力ノード１５を外部電源入力ノード１から電気的に切断する。同時に電圧発生用信号２を入力し、電圧発生回路４を動作させ、内部電源出力ノード１５の電圧を所定の電源電圧までさらに引き上げる。
【００１２】
電圧発生回路４動作時（リセットＢ／信号５が“Ｈ”の時）、内部電源出力ノード１５から外部電源入力ノード１へ電流が逆流して内部電源出力ノード１５の出力電圧が低下するのを防ぐためにプルアップ用Ｐｃｈ−Ｔｒ１３は非導通状態を維持する必要がある。そこで、内部電源出力ノード１５の電圧を電源とするゲート駆動回路７の出力段として前記インバータ回路９を採用し、Ｐｃｈ−Ｔｒ１３のゲートノード１２を駆動し、内部電源出力ノード１５の出力電圧とＰｃｈ−Ｔｒ１３のゲート電位を等電位とするように制御することで非導通状態を維持している。
【００１３】
電源遮断時は、図１０のＣ時点にて電圧発生用信号２を停止させて電圧生成を止め、同時に初期化のためのリセットＢ／信号５を“Ｌ”として初期化を開始した後、Ｄ時点にてリセットＡ信号１６を“Ｈ”としてプルダウン用Ｎｃｈ−Ｔｒ１４を導通させることで、内部電源出力ノード１５の電圧をＧＮＤ電位まで引き下げる（特許文献２参照）。また、図１０のＤ時点で前記リセットＢ／信号５は再び“Ｈ”が入力し、前記Ｐｃｈ−Ｔｒ１３とＮｃｈ−Ｔｒ１４の同時導通状態を防止する。
【００１４】
【特許文献１】特開２００４−２２９４３４号公報
【特許文献２】特開２００２−２０８８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
前記従来の構成では、ＤＣ−ＤＣコンバータ回路２０の電源投入後の電圧発生回路動作時において、図９に示したプルアップ用Ｐｃｈ−Ｔｒ１３を非導通状態とするため、ゲートノード１２の電位は内部電源出力ノード１５の電圧以上の電圧値である必要があり、ゲートノード１２の入力には自己生成電圧（内部電源出力ノード１５の電圧）を電源とするゲート駆動回路７によって生成された“Ｈ”レベルの信号が必須である。
【００１６】
この構成では、電源遮断時に図１０のＣ時点にてリセットＢ／信号５が“Ｌ”となって初期化を開始し、内部電源出力ノード１５の電圧が外部電源入力ノード１の電圧まで放電し、図１０のＤ時点にてリセットＡ信号１６およびリセットＢ／信号５が共に“Ｈ”となり（リセットＡ信号波形５３、リセットＢ／信号波形５２参照）、プルダウン用Ｎｃｈ−Ｔｒ１４が導通し始め、内部電源出力ノード１５の電圧が外部電源入力ノード１の電圧以下に下降し始めると、ゲート駆動回路７の最終段に設置された前記インバータ回路９のＰｃｈ−Ｔｒ１０のソース・ドレイン間に電位差が生じ、プルアップ用Ｐｃｈ−Ｔｒ１３のゲートノード１２から、前記Ｐｃｈ−Ｔｒ１０を介して、ゲート駆動回路７の電源、すなわち内部電源出力ノード１５に向かって電流が流れることになる。その結果、プルアップ用Ｐｃｈ−Ｔｒ１３のゲートノード１２の電位が下がって、Ｐｃｈ−Ｔｒ１３が導通状態となり、外部電源入力ノード１から内部電源出力ノード１５側へ電流が流れて内部電源出力が立ち下がらなくなる。この様子を図１０の内部電源出力推移５７にて示す（実線にて記載の曲線）。同図にてリセットＡ信号波形５３が“Ｈ”となって、前記Ｎｃｈ−Ｔｒ１４が導通した後においても、内部電源出力推移５７が１Ｖ以上の電圧を保っていることがわかる。
【００１７】
さらに、外部電源入力ノード１からプルダウン用Ｎｃｈ−Ｔｒ１４を介して、ＧＮＤに向かって貫通電流が流れてしまうため、素子に損傷を与えるだけの過電流が流れてしまう恐れがある。
【００１８】
特に、上記電源回路のＤＣ−ＤＣコンバータ回路や電源初期化回路５６に使用するトランジスタを多結晶シリコン薄膜トランジスタで構成した場合、閾値電圧など、特性バラつきが比較的大きいため、上記貫通電流が流れやすくなる。
【課題を解決するための手段】
【００１９】
この発明に係る電源回路は、内部電圧発生回路の出力ノードに接続され、初期化時に外部電源入力ノードと前記出力ノードを導通する第一のトランジスタと、前記内部電圧発生回路の出力ノードに接続され、前記出力ノードの電圧立ち下げ時に前記出力ノードと接地ノード間を導通する第二のトランジスタと、スイッチ手段と、前記内部電圧発生回路の出力ノードから前記スイッチ手段を経由して電源電圧を供給され、前記第一のトランジスタのゲートノードを駆動するゲート駆動回路とを有し、前記スイッチ手段は、前記内部電圧発生回路の出力電圧の絶対値が所定値以下のときに非導通となるよう構成された電源初期化回路を具備する。
【発明の効果】
【００２０】
電源回路のＤＣ−ＤＣコンバータ回路部において、前記回路内で生成した電圧を自己電源として使用する回路構成の場合、電源電圧を確実に立ち下げ、貫通電流が流れることを防止することができる。
【発明を実施するための最良の形態】
【００２１】
実施の形態１．
図１は本発明における実施の形態１に係る電源回路において、スイッチ手段１７を備えた電源初期化回路６０を含む電源回路の概略構成を示す回路ブロック図である。図１において、２０はＤＣ−ＤＣコンバータ回路、６０は自己生成された電圧を使用して動作する電源初期化回路であり、各回路に使用するトランジスタは、例えば多結晶シリコン薄膜トランジスタである。また、ここではＤＣ−ＤＣコンバータ回路２０は、入力電圧即ち外部電源入力ノード１の電圧値２．９Ｖを２倍昇圧して出力電圧５．８Ｖを内部電源出力ノード１５から出力するものとする。
【００２２】
電源初期化回路６０は、バッファ回路６、ゲート駆動回路７、電源投入時に内部電源出力ノード１５の電圧を外部電源入力ノード１の電圧まで引き上げるためのプルアップ用Ｐｃｈ−Ｔｒ１３（第一のトランジスタ）、ゲート電位固定用抵抗１９、電源出力立ち下げ時に内部電源出力ノード１５の電圧値をＧＮＤ電位まで引き下げるためのプルダウン用Ｎｃｈ−Ｔｒ１４（第二のトランジスタ）を備えている。ゲート駆動回路７は、レベルシフト回路８とＰｃｈ−Ｔｒ１０とＮｃｈ−Ｔｒ１１から成るインバータ回路９から構成され、電源回路動作時にＰｃｈ−Ｔｒ１３のゲート電位を与える。尚、前記ゲート駆動回路７はバッファ回路６からリセットＢ／信号５を入力してゲートノード１２を駆動するが、前記信号の論理は反転せず、例えばリセットＢ／信号５に“Ｈ”が入力すれは、ゲートノード１２も“Ｈ”となる。
【００２３】
尚、ゲート電位固定用抵抗１９は、ゲート駆動回路７の電源即ち内部電源出力ノード１５の電圧が、ゲート駆動回路７が動作する所定の電圧に上昇するまでの補助としてゲートノード１２を駆動する。
【００２４】
また、前記ゲート駆動回路７と該回路の電源となる内部電源出力ノード１５との間にはリセットＣ／信号１８にて開閉制御されるスイッチ手段１７が挿入されている。ここでスイッチ手段１７はリセットＣ／信号１８が“Ｌ”のとき開放状態（非導通）となり、“Ｈ”のとき導通状態となる。従って、ゲート駆動回路７の電源電圧はリセットＣ／信号１８が“Ｈ”のときスイッチ手段１７を経由して供給される。
【００２５】
先ず図１、および本実施の形態における電源回路の電源投入および遮断時のシーケンスを表すタイミング図１０を用いて、実施の形態１における電源投入時の基本動作を説明する。ここで、電源投入時（図１０のＡ時点）においては、スイッチ手段１７を制御するリセットＣ／信号１８は、図１０に示すように“Ｈ”となり、スイッチ手段１７は導通状態となる。以後スイッチ手段１７が導通状態であるので、ＤＣ−ＤＣコンバータ回路２０やバッファ回路６、ゲート駆動回路７における電源立ち上げ時の基本動作については、従来例と同一でありここでは説明を省略する。
【００２６】
次に図１にて電源回路の電源遮断時の基本動作を説明する。前述のように図１における回路構成では、ゲート駆動回路７の最終段のインバータ回路９を構成しているＰｃｈ−Ｔｒ１０のソース端子と内部電源出力ノード１５との間、即ちゲート駆動回路７の電源供給配線の途中にスイッチ手段１７を設け、内部電源出力ノード１５の電圧が外部電源入力ノード１の電圧以下となった場合にリセットＣ／信号１８を“Ｌ”とすることによりスイッチ手段１７を非導通状態になるよう制御する。
【００２７】
これによって、プルアップ用Ｐｃｈ−Ｔｒ１３のゲートノード１２から内部電源出力ノード１５へ電流が流れることによるゲートノード１２の電位の低下を防ぎ、Ｐｃｈ−Ｔｒ１３を非導通状態で維持することが可能となる。その結果、内部電源出力を確実に立ち下げ、かつ、外部電源入力ノード１からＧＮＤへの貫通電流が流れることを防止することが可能となる。尚、スイッチ手段１７はプルダウン用Ｐｃｈ−Ｔｒ１３を非導通状態とするために、電源回路動作中は導通状態である必要がある。
【００２８】
次に、電源初期化回路６０の構成を採用した電源回路において、ＤＣ−ＤＣコンバータ回路の電源遮断シーケンスにおける内部電源出力ノード１５の電圧推移をタイミング図１０を用いて更に詳細に説明する。電源の遮断時においては、先ずＣ時点で電圧発生信号２が停止し（電圧発生信号波形５０参照）、同時に初期化のためにリセットＢ／信号５が“Ｌ”となる（リセットＢ／信号波形５２参照）。これにより、内部電圧発生回路４の動作が停止し、さらにＰｃｈ−Ｔｒ１３のゲートノード１２が“Ｌ”となりＰｃｈ−Ｔｒ１３が導通して内部出力電圧が外部入力電圧１の電圧まで急速に放電する。次に、Ｄ時点でリセットＢ／信号５およびリセットＡ信号１６（リセットＡ信号波形５３参照）が“Ｈ”となり、プルダウン用Ｎｃｈ−Ｔｒ１４が導通状態となり、内部電源出力ノード１５をＧＮＤへ接続する。またリセットＢ／信号５も“Ｈ”であるから、前記Ｐｃｈ−Ｔｒ１３とＮｃｈ−Ｔｒ１４の同時導通状態を回避できる。
【００２９】
また、同時にリセットＣ／信号１８も“Ｌ”となるので（リセットＣ／信号波形５４参照）、スイッチ手段１７が開放となり、前述のように外部電源入力ノード１からＧＮＤへの貫通電流が流れることを防止する。その結果図１０にて示した内部電源出力推移５５（破線で示した曲線）の通り、リセットＢ／信号波形５３が“Ｈ”となると、内部電源出力ノード１５の電圧値が徐々に略０Ｖ（ＧＮＤ電位）に漸近し、内部電源出力が確実に立ち下げることができる。その後、Ｅ時点にて、外部電源入力ノード１、電圧発生用信号２、リセットＢ／信号５、リセットＡ信号１６およびリセットＣ／信号１８が“Ｌ”となり、電源遮断シーケンスが終了する。
【００３０】
以上のように、ＤＣ−ＤＣコンバータ回路２０の電源初期化回路６０において、ゲート駆動回路７の電源供給配線の途中にスイッチ手段１７を設け、該スイッチ手段の開閉制御信号としてリセットＣ／信号波形５４に示したタイミングを用いることにより、電源遮断時において前記Ｐｃｈ−Ｔｒ１３とＮｃｈ−Ｔｒ１４の同時導通状態を回避することができる。尚、特に電源出力立ち下がり時における前記リセットＣ／信号１８の立ち下げタイミングは、前記内部電圧発生回路４の内部電源出力ノード１５の電圧絶対値が所定の値（例えば外部電源入力ノード１の電圧の絶対値）以下となるようタイミングを設定すればよい。
【００３１】
さらに、前記スイッチ手段１７は、２端子間の導通・非導通を切り換えることができればよく、例えば機械式接点を持ったスイッチ素子であってもよく、また一個のトランジスタ素子であってもよく、さらにまた、ＣＭＯＳトランジスタを使用したアナログスイッチ素子であってもよい。
【００３２】
実施の形態２．
図２は本発明における実施の形態２に係る電源回路において、スイッチ用トランジスタを備えた電源初期化回路６１を含む電源回路の概略構成を示す回路ブロック図である。同図において、前記トランジスタ、即ちスイッチ用Ｐｃｈ−Ｔｒ２５（第三のトランジスタ）は、前述の実施の形態１におけるスイッチ手段１７の替わりに設置されている。
【００３３】
即ち内部電源出力ノード１５とゲート駆動回路７の間に前記Ｐｃｈ−Ｔｒ２５が配置されている。ここで図２に示すように、前記Ｐｃｈ−Ｔｒ２５としてＰチャンネル型トランジスタとしたので、そのゲート制御信号は前記プルダウン用Ｎｃｈ−Ｔｒ１４の制御信号であるリセットＡ信号１６と共用することが可能となり、この場合、Ｐｃｈ−Ｔｒ２５のゲート制御信号を新たに生成する必要が無く、外部制御回路が簡単になる。
【００３４】
またリセットＡ信号１６に対する前記外部制御回路の駆動能力によっては、図２に記載のようにリセットＡ信号１６を入力してリセットＡバッファ信号２９（ゲート制御信号）を出力するバッファ回路２６を設置し、リセットＡバッファ信号２９を用いてＮｃｈ−Ｔｒ１４およびＰｃｈ−Ｔｒ２５の各ゲートを制御する必要がある。前記外部制御回路の駆動能力がＮｃｈ−Ｔｒ１４およびＰｃｈ−Ｔｒ２５を制御するに十分である場合は、バッファ回路２６は不要であり、リセットＡ信号１６を直接Ｎｃｈ−Ｔｒ１４およびＰｃｈ−Ｔｒ２５のゲート端子に分岐接続することも可能である。尚、前記バッファ回路２６の電源は外部電源入力ノード１である。
【００３５】
その他、本実施の形態２におけるその他の構成要素であるＤＣ−ＤＣコンバータ回路２０、バッファ回路６およびゲート駆動回路７の構成および入出力電圧は、前述の実施の形態１と同様であるので、ここでは説明を省略する。
【００３６】
また図２における電源初期化回路６１の動作について同図およびタイミング図１０をもって説明する。電源投入時は図１０に示したように前記リセットＡ信号１６は“Ｌ”を維持しているので、Ｐｃｈ−Ｔｒ２５は導通状態であり、前述の実施の形態１におけるスイッチ手段１７の動作と同様であり、その他の電源投入シーケンスも実施の形態１と同様であるのでここでは説明を省略する。
【００３７】
次に、電源初期化回路６１の構成を採用した電源回路における、ＤＣ−ＤＣコンバータ回路部の電源遮断シーケンスにおける内部電源出力ノード１５の電圧推移をタイミング図１０を用いて更に詳細に説明する。電源の遮断時においては、先ずＣ時点で電圧発生信号２が停止し（電圧発生信号波形５０）、同時に初期化のためにリセットＢ／信号５が“Ｌ”となる（リセットＢ／信号波形５２）。これにより、内部電圧発生回路４の動作が停止し、さらにＰｃｈ−Ｔｒ１３のゲートノード１２が“Ｌ”となりＰｃｈ−Ｔｒ１３が導通して内部出力電圧が外部入力電圧１まで急速に放電する。次に、Ｄ時点でリセットＢ／信号５およびリセットＡ信号１６（リセットＡ信号波形５３）が“Ｈ”となり、リセットＡバッファ信号２９も“Ｈ”になるので、プルダウン用Ｎｃｈ−Ｔｒ１４が導通状態となり、内部電源出力ノード１５がＧＮＤへ接続される。ここで、リセットＢ／信号５も“Ｈ”となるので、前記Ｐｃｈ−Ｔｒ１３とＮｃｈ−Ｔｒ１４の同時導通状態を回避できる。
【００３８】
また、前記リセットＡバッファ信号２９が“Ｈ”なので、Ｐｃｈ−Ｔｒ２５が非同通状態となり、実施の形態１と同様に外部電源入力ノード１からＧＮＤへ貫通電流が流れることを防止することができる。その結果図１０にて示した内部電源出力推移５５（破線で示した曲線）の通り、リセットＢ／信号波形５３が“Ｈ”となると、内部電源出力ノード１５の電圧が徐々に略０Ｖに漸近し、内部電源出力が確実に立ち下がっていることがわかる。その後、Ｅ時点にて、外部電源入力ノード１、電圧発生用信号２、リセットＢ／信号５、リセットＡ信号１６およびリセットＣ／信号１８が”Ｌ”となり、電源遮断シーケンスが終了する。
【００３９】
ところで、前述のようにリセットＡ信号１６に対する前記外部制御回路の駆動能力が不足の場合、前記バッファ回路２６は、Ｎｃｈ−Ｔｒ１４またはＰｃｈ−Ｔｒ２５のどちらか一つのゲート制御配線とリセットＡ信号１６間に挿入しても良く、さらにはＮｃｈ−Ｔｒ１４およびＰｃｈ−Ｔｒ２５のゲート制御配線夫々にバッファ回路を挿入してもよい。
【００４０】
以上のように、ＤＣ−ＤＣコンバータ回路２０の電源初期化回路６０において、ゲート駆動回路７の電源供給配線の途中にＰｃｈ−Ｔｒ２５を設け、該Ｐｃｈ−Ｔｒ２５の導通・非道通を制御する信号としてリセットＡ信号１６を用いることにより、電源出力立ち下げ時において前記Ｐｃｈ−Ｔｒ１３とＮｃｈ−Ｔｒ１４の同時導通状態を回避することができる。尚、特に電源出力立ち下がり時における前記リセットＡ信号１６の立ち上げタイミング（Ｄ時点）は、前記内部電圧発生回路４の内部電源出力ノード１５の電圧絶対値が所定の値（例えば外部電源入力ノード１の電圧の絶対値）以下となった時点と設定すればよい。
【００４１】
実施の形態３．
図３は本発明における実施の形態３に係る電源回路の電源初期化回路６２の構成を示す回路ブロック図である。図３に示すように、前記スイッチ手段１７をＰｃｈ−Ｔｒ２５（第三のトランジスタ）で構成した場合、Ｐｃｈ−Ｔｒ２５のゲートノード２８を外部電源入力ノード１に接続しても良く、Ｐｃｈ−Ｔｒ２５のゲート制御信号が不要となるため、ゲート制御回路が簡単な構成になる。なお、ＤＣ−ＤＣコンバータ回路２０の電源発生回路４が動作中はＰｃｈ−Ｔｒ２５のゲート・ソース間電圧は小さくなるがＰｃｈ−Ｔｒ２５自体は導通状態であるため、ゲート駆動回路７の最終段のインバータ回路９の出力は“Ｈ”を保ち、プルアップ用Ｐｃｈ−Ｔｒ１３を非導通状態に維持することが可能であるため問題は無い。
【００４２】
また、前述の様にＰｃｈ−Ｔｒ２５のゲートノード２８が外部電源入力ノード１に接続されているため、電源投入時には、Ｐｃｈ−Ｔｒ２５が非道通状態となり、ゲート駆動回路７が動作しないが、その間はゲート電位固定用抵抗１９を通じてＰｃｈ−Ｔｒ１３を導通させるので問題は無い。また、電源遮断時には、図１０のＣ時点にて初期化のためのリセットＢ／信号５が”Ｌ”となり、内部電源出力ノード１５の電圧が減衰し、外部電源入力ノード１との電位差が減少しＰｃｈ−Ｔｒ１３の閾値電圧より小さくなった時点でＰｃｈ−Ｔｒ１３は非導通状態となるのでＰｃｈ−Ｔｒ１３とＮｃｈ−Ｔｒ１４の同時導通状態を回避できる。例えば、前述の実施の形態１と同様に、外部電源入力ノード１の電圧を２．９Ｖ、内部電圧発生回路４の内部電源出力ノード１５の電圧を５．８Ｖとし、Ｐｃｈ−Ｔｒ１３のゲートノード１２の閾値電圧絶対値を１．５Ｖとすれば、前記内部電源出力ノード１５の電圧が４．４Ｖ以下となった場合にＰｃｈ−Ｔｒ１３は非導通状態となる。
【００４３】
その他、本実施の形態３における電源初期化回路６２の電源投入および遮断時の動作については、前述の実施の形態２と同様であるので、ここでは説明を省略する。同様に、図３にて実施の形態１および２と同一の構成を採っている部分も実施の形態１および２の動作と同一である。
【００４４】
本構成は、生成する内部電源出力ノード１５の電圧が、外部電源入力ノード１の電圧よりスイッチ用Ｐｃｈ−Ｔｒ２５の閾値電圧と比べて、十分高い場合に適用可能である。
【００４５】
実施の形態４．
図４は本発明における実施の形態４に係る電源回路の電源初期化回路６３の構成を示す回路ブロック図である。図４に示すように、電源初期化回路６３は、電源電圧監視回路２７を用いて内部電源出力ノード１５の電圧を監視し、電源投入および遮断時に内部電源出力ノード１５の電圧が外部電源入力ノード１の電圧より低下した場合にスイッチ制御信号１８を出力し、スイッチ手段１７を非導通状態とするよう構成したものである。前記電源電圧監視回路２７は、例えば内部電源出力ノード１５の電圧と外部電源入力ノード１の電圧を比較するコンパレータ回路で容易に構成することができる。この構成によると、遮断用スイッチ手段１７の制御信号を電源初期化回路６３の内部で生成可能であるため、実施の形態２乃至３と同様に電源回路外部よりリセットＣ／信号１８を供給する必要が無く、外部制御回路が簡単になる。
【００４６】
尚、本実施の形態４における電源初期化回路６３の動作については、前述の実施の形態２の電源初期化回路６２の動作と略同様であるので、ここでは説明を省略する。同様に、図４にて実施の形態１と同一の構成を採っている部分も実施の形態１の動作と同一である。
【００４７】
また、本実施の形態１乃至４において、ゲート駆動回路７の電源電圧は、スイッチ手段１７もしくはＰｃｈ−Ｔｒ２５を経由して内部電源出力ノード１５から供給されると述べたが、前記出力ノードからスイッチ手段１７もしくはＰｃｈ−Ｔｒ２５を経由して電源供給を行う回路部をゲート駆動回路７の一部であるインバータ回路９のみとし、前段のレベルシフト回路８はスイッチ手段１７もしくはＰｃｈ−Ｔｒ２５を経由せずに電源供給しても本実施の形態１乃至４の発明の効果を奏することは明らかである。さらには、リセットＢ／信号５とインバータ回路９間の信号レベルおよび論理に齟齬がなけければ、ゲート駆動回路７内にレベルシフト回路８が無くてもよい。
【００４８】
実施の形態５．
図５は本発明における実施の形態５に係る電源回路の電源初期化回路６４の構成を示す回路ブロック図である。図５においてゲート駆動回路６５の最終段のインバータ回路６６は、Ｎｃｈ−Ｔｒ１１を採用した抵抗負荷型インバータ回路を採用している。また本実施の形態においては、前述の実施の形態１乃至４にて採用してきたゲート駆動回路７とは異なり、該回路の電源となる内部電源出力ノード１５との間に電流を遮断する構成が不要である。
【００４９】
ここで、外部電源入力ノード１の電圧をＶ１、プルアップ用Ｐｃｈ−Ｔｒ１３の閾値電圧をＶｔｈｐ、ゲート電位固定抵抗１９（第一の抵抗器）の抵抗値をＲ１、抵抗負荷型インバータ回路６６の負荷抵抗６７（第二の抵抗器）の抵抗値をＲ２、ゲート電位固定用電圧をＶ２とすると、Ｒ１とＲ２とＶ２の関係が、
Ｒ１／Ｒ２＜Ｖ２／（Ｖ１−｜Ｖｔｈｐ｜）−１  ・・・・・・・・・  式１
を満たすようにＲ１，Ｒ２の抵抗値を決めることでプルアップ用Ｐｃｈ−Ｔｒ１３のゲートノード１２の電位を電源出力立ち下さがり時に“Ｈ”状態に保つことができるため、Ｐｃｈ−Ｔｒ１３を非導通状態で維持することが可能である。
【００５０】
ここで、電源遮断時におけるリセットＡ信号１６およびリセットＢ／信号５は、前述した実施の形態１乃至４と同じタイミングでよく、リセットＢ／信号５が“Ｈ”となると、ゲート電位固定用電圧Ｖ２が供給され、抵抗Ｒ１とＲ２の比が上記式１を満たせばＰｃｈ−Ｔｒ１３のゲートノード１２がＰｃｈ−Ｔｒ１３の閾値電圧Ｖｔｈｐを十分上回るので、Ｐｃｈ−Ｔｒ１３が非導通となり、外部電源入力ノード１からＧＮＤへの貫通電流は流れない。
【００５１】
また、図５のゲート電位固定抵抗１９、抵抗負荷型インバータ回路６６の負荷抵抗６７は、消費電力を低減するために高抵抗で形成することが望ましい。ゲート電位固定抵抗１９および負荷抵抗６７の抵抗材料として高抵抗材を採用する場合は同一材料を使用することが望ましい。更に、例えばポリシリコン抵抗を使用する場合には、ポリシリコン抵抗形成時のプロセスばらつきの影響を防ぐために、同一プロセスで同時形成することが望ましい。
【００５２】
尚、前記リセットＢ／信号５とインバータ回路６６間の信号レベルおよび論理に齟齬がなければ、ゲート駆動回路６５内にレベルシフト回路が無くてもよい。
【００５３】
以上説明したように本実施の形態では、素子数を増やす必要がなく新たな制御信号も不要なため、回路構成が簡単になる。
【００５４】
更に、本発明に係る実施の形態１乃至５で説明した実施の形態における電源回路では、ＤＣ−ＤＣコンバータ回路にて正電圧を発生する場合について説明してきたが、負電圧発生の場合でも電圧の極性を反対にし、回路を構成するトランジスタの導電型を反対にすることで各実施の形態を正電圧発生の場合と同様に適用可能である。
【００５５】
また、本発明に係る実施の形態１乃至４で説明した電源回路は、ゲート駆動回路７と該回路の電源となる内部電源出力ノード１５との間に、スイッチ手段としてスイッチ素子またはトランジスタ・スイッチ素子を設け、また実施の形態５における電源回路においてもインバータ回路６６に所定の負荷抵抗６７を用いて電源出力立ち下げ時に確実にＰｃｈ−Ｔｒ１３が非導通状態となるように構成したので、前記Ｐｃｈ−Ｔｒ１３とＮｃｈ−Ｔｒ１４の同時導通状態を回避できる。
【００５６】
本発明に係る実施の形態１乃至５で説明した電源回路は、ＤＣ−ＤＣコンバータ回路２０や電源初期化回路を構成するトランジスタとして、シリコンＭＯＳトランジスタと比較して、その駆動特性やバラつき特性が比較的劣っているトランジスタ、例えば低温多結晶シリコン薄膜トランジスタを採用しても良い。
【００５７】
実施の形態６．
実施の形態１乃至５で説明した電源回路に採用するトランジスタとして例えば低温多結晶シリコン薄膜トランジスタ用いれば、前記電源回路を透明な平面基板上に形成することも可能である。更には前記トランジスタを液晶パネルや有機ＥＬパネルなどの表示画素駆動素子として用いたアクティブマトリックス回路、およびそれを駆動するドライバ回路、および該ドライバ回路に電圧を供給する前記電源回路を前記平面基板上に同時形成することも可能である。
【００５８】
上記電源回路を使用したマトリックス基板の実施の形態として、図６にて、ガラス基板８０上に液晶パネル用の画素駆動用トランジスタ８１、アクティブマトリックス回路８２、ゲートドライバ回路８３、ソースドライバ回路８４およびそれらに電源電圧を供給するＤＣ−ＤＣコンバータ８５および電源初期化回路８６を搭載した液晶パネル用マトリックス基板８７を図示する。これらの回路に使用するトランジスタ素子として低温多結晶シリコン薄膜トランジスタを採用した場合は、同一ガラス基板上に同一プロセスを用いて同時に形成することが可能である。前記トランジスタを採用した前記液晶パネル用マトリックス基板８７において、本願実施の形態１乃至５に記載の電源初期化回路を採用することによって、許容できる特性バラつきの範囲を広めることができ、マトリックス基板の歩留を上げることができる。
【図面の簡単な説明】
【００５９】
【図１】この発明を実施するための実施の形態１における電源回路を表す構成図である。
【図２】この発明を実施するための実施の形態２における電源回路を表す構成図である。
【図３】この発明を実施するための実施の形態３における電源回路を表す構成図である。
【図４】この発明を実施するための実施の形態４における電源回路を表す構成図である。
【図５】この発明を実施するための実施の形態５における電源回路を表す構成図である。
【図６】この発明を実施するための実施の形態５におけるマトリックス基板である。
【図７】従来のＤＣ−ＤＣコンバータ回路を表す構成図である。
【図８】従来の電源回路を表すブロック図である。
【図９】従来の電源回路を表す構成図である。
【図１０】従来および実施の形態１乃至５における電源投入および遮断時のシーケンスを表すタイミング図である。
【符号の説明】
【００６０】
１  外部電源入力ノード
４  内部電圧発生回路
５  リセットＢ／信号
７、６５  ゲート駆動回路
８  レベルシフト回路
９  インバータ回路
１０  インバータ用ＰチャンネルＭＯＳトランジスタ
１２、２８  ゲートノード
１３  プルアップ用ＰチャンネルＭＯＳトランジスタ
１４  プルダウン用NチャンネルＭＯＳトランジスタ
１５  内部電源出力ノード
１６  リセットＡ信号
１７  スイッチ手段
１８  リセットＣ／信号
１９  ゲート電位固定用抵抗
２０、８５  ＤＣ−ＤＣコンバータ回路
２５  スイッチ用ＰチャンネルＭＯＳトランジスタ
２７  電源電圧監視回路  
２９  リセットＡバッファ信号
５６、６０、６１，６２，６３、６４、８６  電源初期化回路
６６  抵抗負荷型インバータ回路
６７  負荷抵抗
８０  ガラス基板
８２  アクティブマトリックス回路
８３  ゲートドライバ回路
８４  ソースドライバ回路
８７  アクティブマトリックス基板
ＧＮＤ  接地ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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