(57)【要約】      （修正有）【課題】不揮発性半導体記憶装置の製造過程において、メモリセル領域の半導体基板の主表面上にマスクの一部が残留しないようにして、コンタクト、フローティングゲートおよびコントロールゲートを所望の形状、寸法に形成する。【解決手段】メモリセル領域５１と、周辺回路領５２域とを備える不揮発性半導体記憶装置１００の製造方法であって、メモリセル領域５１が位置する半導体基板１の主表面上に、第１絶縁膜４を介して第１導電膜を形成する工程と、第２導電膜を堆積し、該第２導電膜をパターニングして、周辺回路領域が位置する半導体基板の主表面上にゲート電極を形成すると共に、第１導電膜の上面上に、第２絶縁膜を介して、第２導電膜を残す工程と、第１導電膜の上面上に残留した第２導電膜をマスクとして、不純物拡散層２４、２５を形成する工程と、コントロールゲートＣＧを形成する工程と、フローティングゲートＦＧを形成する工程とを備える。【選択図】図２
2007180226.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に形成されたメモリセルを有するメモリセル領域と、
前記メモリセル領域が位置する前記半導体基板の主表面と隣り合う前記半導体基板の主表面上に形成され、前記メモリセルの駆動を制御する制御トランジスタを有する周辺回路領域とを備える不揮発性半導体記憶装置の製造方法であって、
前記メモリセル領域が位置する前記半導体基板の主表面上に、第１絶縁膜を介して第１導電膜を形成する工程と、
第２導電膜を堆積し、該第２導電膜をパターニングして、前記周辺回路領域が位置する前記半導体基板の主表面上に前記制御トランジスタのゲート電極を形成すると共に、前記第１導電膜の上面上に、第２絶縁膜を介して、前記第２導電膜を残す工程と、
前記第１導電膜の上面上に残留した前記第２導電膜をマスクとして、前記半導体基板の主表面に不純物を導入して、前記制御トランジスタのソースまたはドレインとして機能する不純物拡散層を形成する工程と、
前記第１導電膜上に形成された前記第２導電膜をパターニングして、コントロールゲートを形成する工程と、
前記コントロールゲートをマスクとして、前記第１導電膜をパターニングして、前記コントロールゲート下に位置する前記半導体基板の主表面上にフローティングゲートを形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項２】
前記制御トランジスタの前記不純物拡散層を形成する工程は、前記第２導電膜をマスクとして、前記第１導電膜に導入された第１不純物の不純物濃度より低い濃度の第２不純物を前記半導体基板の主表面に導入して第１不純物拡散層を形成する工程と、
前記メモリセル領域が位置する前記半導体基板の主表面を覆うマスクを形成して、前記第２不純物の不純物濃度より高い不純物濃度の第３不純物を、前記第１不純物拡散層が位置する前記半導体基板の主表面に導入して、前記不純物拡散層を形成する工程とを含む、請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１不純物拡散層を形成した後に、前記コントロールゲートと前記フローティングゲートとを形成し、前記コントロールゲートと前記フローティングゲートとを形成した後に、前記不純物拡散層を形成する、請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１導電膜に導入された不純物の導電型と同じ導電型の不純物を前記半導体基板の主表面に導入して、前記不純物拡散層を形成する、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法、特に、半導体基板の主表面上に、メモリセル領域と周辺回路領域とを備えた不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体基板の主表面上に、複数のメモリセルが形成されたメモリセル領域と、このメモリセル領域の周囲に位置する半導体基板の主表面上に形成された複数種類の周辺回路トランジスタが形成された周辺回路領域とを備えた不揮発性半導体記憶装置が知られている。このような不揮発性半導体記憶装置においては、周辺回路トランジスタのソースおよびドレインを形成する際には、メモリセル領域を覆うレジストマスクを形成した状態で、半導体基板の主表面に不純物を注入することにより形成されている（下記特許文献１参照）。
【特許文献１】特開２００３−３０９１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記従来の不揮発性半導体記憶装置の製造方法においては、周辺回路トランジスタのソースおよびドレインを形成する際に形成されたレジストマスクを除去する際に、レジストマスクの一部がメモリセル領域が位置する半導体基板の主表面上に残留する場合があった。特に、高濃度の不純物注入を行い周辺回路トランジスタのソースおよびドレインを形成する際には、レジストマスクが硬質化し易く、レジストマスクを完全に除去することは困難であり、半導体基板の主表面上にレジストマスクの一部が残留するという問題があった。特に、近年、チップ面積のうちメモリセル領域の占める割合が大きくなっており、大きなメモリセル領域全面に形成されたレジストマスクを完全に除去することは困難なものとなっている。
【０００４】
このため、コンタクトホールが形成される部分にレジストマスクが残留していると、残留したレジストマスクが、コンタクトホールの形成を阻害するという問題があった。また、レジストマスクが残留することにより、コントロールゲートや、フローティングゲートを形成する工程において、残留したレジストマスクが、所望形状のコントロールゲートやフローティングゲートの形成を阻害するという問題があった。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的は、不揮発性半導体記憶装置の製造過程において、メモリセル領域が位置する半導体基板の主表面上にレジストマスクの一部が残留することを抑制することができ、これにより、コンタクト、フローティングゲートおよびコントロールゲートを所望の形状、寸法に形成することができる不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面上に形成されたメモリセルを有するメモリセル領域と、メモリセル領域が位置する半導体基板の主表面と隣り合う半導体基板の主表面上に形成され、メモリセルの駆動を制御する制御トランジスタを有する周辺回路領域とを備える不揮発性半導体記憶装置の製造方法であって、メモリセル領域が位置する半導体基板の主表面上に、第１絶縁膜を介して第１導電膜を形成する工程と、第２導電膜を堆積し、該第２導電膜をパターニングして、周辺回路領域が位置する半導体基板の主表面上に制御トランジスタのゲート電極を形成すると共に、第１導電膜の上面上に、第２絶縁膜を介して、第２導電膜を残す工程と、第１導電膜の上面上に残留した第２導電膜をレジストマスクとして、半導体基板の主表面に不純物を導入して、制御トランジスタのソースまたはドレインとして機能する不純物拡散層を形成する工程と、第１導電膜上に形成された第２導電膜をパターニングして、コントロールゲートを形成する工程と、コントロールゲートをレジストマスクとして、第１導電膜をパターニングして、コントロールゲート下に位置する半導体基板の主表面上にフローティングゲートを形成する工程とを備える。
【発明の効果】
【０００７】
本発明に係る不揮発性半導体記憶装置の製造方法によれば、メモリセル領域が位置する半導体基板の主表面上にレジストマスクが残留することを抑制することができ、これにより、コンタクトホール、フローティングゲートおよび、コントロールゲートを所望の形状に形成することができる。
【発明を実施するための最良の形態】
【０００８】
図１から図７を用いて、本実施の形態１に係る不揮発性半導体記憶装置およびその製造方法について説明する。図１は、この不揮発性半導体記憶装置１００に設けられたチップの平面図である。この図１に示されるように、不揮発性半導体記憶装置１００は、半導体基板１と、この半導体基板１の主表面上に形成された複数のメモリセルを有するメモリセル領域５１と、このメモリセル領域５１の周囲に位置する半導体基板１の主表面に形成された周辺回路領域１０２とを備えている。周辺回路領域１０２は、複数の周辺回路領域に分割されている。この図１において、メモリセル領域５１と、周辺回路領域１０２とを備えたチップのチップ面積は、例えば、４０×１０６〜８０×１０６[μｍ２]程度とされている。そして、メモリセル領域５１の面積は、デコーダを含めて、例えば、１０×１０６〜３０×１０６[μｍ２]程度とされており、チップ面積の３０〜５０％程度とされている。なお、デコーダを除いたメモリセル領域の面積は、例えば、１×１０６〜１０×１０６[μｍ２]程度とされており、面積の占有率は、例えば、１０〜２０％程度とされている。このように、メモリセル領域５１は、チップの表面上に大きな割合を占めている。
【０００９】
図２は、不揮発性半導体記憶装置１００の断面図である。この図２に示されるように、半導体基板１の主表面上には、複数のメモリセルが形成されたメモリセル領域５１と、このメモリセル領域５１に隣接する半導体基板１の主表面上に形成された周辺回路領域５２と、この周辺回路領域５２に隣接する半導体基板１の主表面上に形成された周辺回路領域５３と、この周辺回路領域５３に隣接する半導体基板１の主表面上に形成された周辺回路領域５４と、この周辺回路領域５４に隣接する半導体基板１の主表面上に形成された周辺回路領域５５とが形成されている。そして、半導体基板１の主表面のうち、メモリセル領域５１と周辺回路領域５２との境界部分と、周辺回路領域５２と周辺回路領域５３との境界部分と、周辺回路領域５３と周辺回路領域５４との境界部分と、周辺回路領域５４と周辺回路領域５５との境界部分とに位置する半導体基板１の主表面には、例えばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）等からなる分離領域２が形成されている。
【００１０】
メモリセル領域５１が位置する半導体基板１の主表面には、Ｐ型のウエル領域８が形成されており、このＰ型のウエル領域８の周囲を覆うように、Ｎ型のウエル領域３が形成されている。そして、Ｐ型のウエル領域８が位置する半導体基板１の主表面上には、絶縁膜（第１絶縁膜）４を介して形成されたフローティングゲートＦＧと、このフローティングゲートＦＧ上に、絶縁膜１６を介して形成されたコントロールゲートＣＧと、フローティングゲートＦＧと隣り合う半導体基板１の主表面上に形成され、ソースまたはドレインとして機能する不純物拡散層３２、３３とが形成されている。
【００１１】
コントロールゲートＣＧの半導体基板１の主表面に対して垂直な方向の厚さは、例えば、１００〜３００ｎｍ程度とされている。また、コントロールゲートＣＧは、例えば、Ｎ２が１０〜３０ＫｅＶの下、１×１０１５〜１０×１０１５[ｃｍ−２]程度注入されており、さらに、Ｐ（リン）が例えば、１０〜８０ＫｅＶの下、１×１０１５〜１０×１０１５[ｃｍ−２]程度注入された多結晶シリコン等から形成されている。
【００１２】
フローティングゲートＦＧは、Ｐ（リン）が例えば、１×１０１５〜１０×１０１５[ｃｍ−２]程度導入された多結晶シリコン等から構成されている。不純物拡散層３２、３３は、半導体基板１の主表面に、例えば、Ａｓ（ヒ素）や、Ｂ（ホウ素）等を注入して、形成されている。
【００１３】
不純物拡散層３２、３３が位置する半導体基板１の主表面上には、金属膜、金属シリサイドなどからなる導電膜６７が形成されている。そして、不純物拡散層３２の上面上に形成された導電膜６７の上面上には、不純物拡散層３２に電圧を印加するコンタクト１０１が形成されている。また、フローティングゲートＦＧおよびコントロールゲートＣＧの側面上には、例えば、酸化シリコン膜からなるサイドウォール３９が形成されている。コントロールゲートＣＧの上面上には、金属膜または金属シリサイドなどからなる導電膜６５が形成されている。そして、コントロールゲートＣＧおよびフローティングゲートＦＧを覆うように層間絶縁膜６６が形成されている。
【００１４】
周辺回路領域５２が位置する半導体基板１の主表面には、メモリセルＭＣの駆動を制御する制御トランジスタ４０が形成されている。そして、この周辺回路領域５２が位置する半導体基板１の主表面には、Ｎ型のウエル領域１４と、このＮ型のウエル領域１４を覆うように形成されたＰ型のウエル領域９とが形成されている。そして、制御トランジスタ４０は、ウエル領域１４が位置する半導体基板１の主表面上に、絶縁膜４を介して形成されたゲート電極２０ｂと、このゲート電極２０ｂが位置する半導体基板１の主表面と隣り合う半導体基板１の主表面に形成され、ソースまたはドレインとして機能する不純物拡散層２４、２５と、例えば、酸化シリコン等からなり、ゲート電極２０ｂの側面上に形成されたサイドウォール３９とを備えている。
【００１５】
ゲート電極２０ｂは例えば、Ｎ２が１０〜４０ＫｅＶの下、１．０×１０１５〜１０×１０１５[ｃｍ−２]程度注入されており、さらに、Ｐ（リン）が例えば、１０〜４０ＫｅＶの下、１×１０１５〜１０×１０１５[ｃｍ−２]程度注入された多結晶シリコン等から形成されており、不純物拡散層２４、２５は、ＡｓやＢ等の不純物が導入されることにより、形成されている。ゲート電極２０ｂの上面上には、導電膜６５が形成されており、不純物拡散層２４、２５が位置する半導体基板１の主表面上には、導電膜６７が形成されている。この導電膜６７には、コンタクト１０１が接続されている。
【００１６】
周辺回路領域５３が位置する半導体基板１の主表面には、メモリセルＭＣの駆動を制御する制御トランジスタ４１が形成されている。この周辺回路領域５３が位置する半導体基板１の主表面には、Ｐ型のウエル領域９が形成されている。制御トランジスタ４１は、ウエル領域９の上面が位置する半導体基板１の主表面上に、絶縁膜４を介して形成されたゲート電極２０ｃと、このゲート電極２０ｃが位置する半導体基板１の主表面と隣り合う半導体基板１の主表面に形成され、ソースまたはドレインとして機能する不純物拡散層２７、２８と、例えば、酸化シリコン等からなり、ゲート電極２０ｃの側面上に形成されたサイドウォール３９とを備えている。
【００１７】
ゲート電極２０ｃは例えば、Ｎ２が１０〜４０ＫｅＶの下、１．０×１０１５〜１０×１０１５[ｃｍ−２]程度注入されており、さらに、Ｐ（リン）が例えば、１〜４０ＫｅＶの下、１×１０１５〜１０×１０１５[ｃｍ−２]程度注入された多結晶シリコン等から形成されている。ゲート電極２０ｂの上面上には、導電膜６５が形成されており、不純物拡散層２７、２８が位置する半導体基板１の主表面上には、導電膜６７が形成されている。この導電膜６７には、コンタクト１０１が接続されている。
【００１８】
周辺回路領域５４が位置する半導体基板１の主表面には、メモリセルＭＣの駆動を制御する制御トランジスタ４２が形成されている。この周辺回路領域５４が位置する半導体基板１の主表面上には、Ｎ型のウエル領域１２と、このＮ型のウエル領域１２の周囲を覆うように形成されたエル領域７とが形成されている。制御トランジスタ４２は、Ｎ型のウエル領域１２の上面が位置する半導体基板１の主表面上に、絶縁膜４を介して形成されたゲート電極２０ｄと、このゲート電極２０ｄが位置する半導体基板１の主表面と隣り合う半導体基板１の主表面上に形成され、ソースまたはドレインとして機能する不純物拡散層３６、３７と、ゲート電極２０ｄの側面上に形成され、例えば、酸化シリコン膜からなるサイドウォール３９とを備えている。
【００１９】
ゲート電極２０ｄは例えば、Ｎ２が１０〜４０ＫｅＶの下、１．０×１０１５〜１０×１０１５[ｃｍ−２]程度注入されており、さらに、ＢＦ２が例えば、１０〜４０ＫｅＶの下、１．０×１０１５〜１０×１０１５[ｃｍ−２]程度注入された多結晶シリコン等から形成されている。ゲート電極２０ｄの上面上には、導電膜６５が形成されており、不純物拡散層３６、３７が位置する半導体基板１の主表面上には、導電膜６７が形成されている。この導電膜６７には、コンタクト１０１が接続されている。
【００２０】
周辺回路領域５５が位置する半導体基板１の主表面には、メモリセルＭＣの駆動を制御する制御トランジスタ４３が形成されている。また、周辺回路領域５５が位置する半導体基板１の主表面には、Ｎ型のウエル領域７が形成されている。そして、制御トランジスタ４３は、ウエル領域７の上面が位置する半導体基板１の主表面上に絶縁膜４を介して、形成されたゲート電極２０ｅと、このゲート電極２０ｅが位置する半導体基板１の主表面と隣り合う半導体基板１の主表面に形成され、ソースまたはドレインとして機能する不純物拡散層６２、６３と、ゲート電極２０ｅの側面上に形成されたサイドウォール３９とを備えている。
【００２１】
ゲート電極２０ｅは例えば、Ｎ２が１０〜４０ＫｅＶの下、１．０×１０１５〜１０×１０１５[ｃｍ−２]程度注入されており、さらに、ＢＦ２が例えば、１０〜４０ＫｅＶの下、１．０×１０１５〜１０×１０１５[ｃｍ−２]程度注入された多結晶シリコン等から形成されている。ゲート電極２０ｅの上面上には、導電膜６５が形成されており、不純物拡散層６２、６３が位置する半導体基板１の主表面上には、導電膜６７が形成されている。この導電膜６７には、コンタクト１０１が接続されている。
【００２２】
上記のように構成された不揮発性半導体記憶装置１００の製造工程について説明する。図３は、不揮発性半導体記憶装置１００の第１工程を示す断面図である。この図３に示されるように、まず、半導体基板１の主表面上に、分離領域２を形成する。そして、半導体基板１の主表面上に熱酸化を施して、絶縁膜４を半導体基板１の主表面上に形成する。絶縁膜４を形成した後に、メモリセル領域５１が位置する半導体基板１の主表面に、Ｐ（リン）を導入して、ウエル領域３を形成する。このウエル領域３を形成した後に、周辺回路領域５４、５５が位置する半導体基板１の主表面上に、Ｐ（リン）等の不純物を導入して、ウエル領域７を形成する。ウエル領域７を形成した後に、メモリセル領域５１と、周辺回路領域５２、５３が位置する半導体基板１の主表面に、ホウ素（Ｂ）を導入して、メモリセル領域５１が位置する半導体基板１の主表面上に、ウエル領域８を形成すると共に、周辺回路領域５２、５３が位置する半導体基板１の主表面上に、ウエル領域９を形成する。ウエル領域８、９を形成した後に、周辺回路領域５４が位置する半導体基板１の主表面に、Ｐ（リン）やＡｓ（ヒ素）を導入して、ウエル領域１２を形成する。ウエル領域１２を形成した後に、周辺回路領域５２が位置する半導体基板１の主表面に、Ｂ（ホウ素）を注入して、ウエル領域１４を形成する。
【００２３】
ウエル領域１４を形成した後に、半導体基板１の主表面上に、ポリシリコン膜を堆積して、このポリシリコン膜に、Ｐ（リン）を例えば、１０〜４０ＫｅＶの下、１．０×１０１５〜１０×１０１５[ｃｍ−２]程度注入して、導電膜を形成する。そして、この導電膜にパターニングを施して、メモリセル領域５１が位置する半導体基板１の主表面上に導電膜１７を形成する。導電膜１７の上面上に、酸化シリコン膜と、窒化シリコン膜と、酸化シリコン膜とを順次積層してなる、絶縁膜１６を形成する。
【００２４】
このように、絶縁膜１６を形成した後に、例えば、不純物が導入された多結晶シリコン膜等からなる導電膜を形成する。そして、この導電膜の上面上に、例えばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により絶縁膜を堆積する。この絶縁膜にパターニングを施して、コントロールゲートや、周辺回路領域５２、５３、５４、５５に形成されるゲート電極のパターンが形成された絶縁膜２１を形成する。そして、メモリセル領域５１を覆うようなマスク１５を形成し、絶縁膜２１をマスクとして、絶縁膜２１下に位置する導電膜にパターニングを施して、ゲート電極２０ｂ〜２０ｅを形成する。
【００２５】
図４は、不揮発性半導体記憶装置１００の製造工程の第２工程を示す断面図である。この図４に示されるように、周辺回路領域５３〜５５が位置する半導体基板１の主表面上を覆うと共に、メモリセル領域５１および周辺回路領域５２が位置する半導体基板１が位置する部分が開口したマスク２３を半導体基板１の主表面上に形成する。このため、周辺回路領域５２が位置する半導体基板１の主表面のうち、ゲート電極２０ｂ下に位置する半導体基板１の主表面と隣り合う半導体基板１の主表面が外方に露出する。また、メモリセル領域５１が位置する半導体基板１の主表面上を覆う導電膜２０ａも外方に露出する。
【００２６】
そして、半導体基板１の主表面の上方から、例えば、Ａｓ（ヒ素）を１〜１０ＫｅＶの下、１．０×１０１４〜１０×１０１４[ｃｍ−２]程度導入し、また、Ｂ（ホウ素）を１０〜２０ＫｅＶの下、１．０×１０１３〜１０×１０１３[ｃｍ−２]程度導入して、ゲート電極２０ｂが位置する半導体基板１の主表面と隣り合う半導体基板１の主表面に不純物拡散層（第１不純物拡散層）２４ａ、２５ａを形成する。この不純物拡散層２４ａ、２５ａの導電型は、Ｎ型の導電型とされている。このように、導電膜２０ａが不純物拡散層２４ａ、２５ａを形成する際に、マスクとして機能しており、メモリセル領域５１が位置する半導体基板１の主表面を覆うマスクを形成する必要がなく、メモリセル領域５１内にマスクの一部が残留することを抑制することができる。
【００２７】
その一方で、導電膜２０ａ内にも、不純物拡散層２４ａ、２５ａを形成する際に半導体基板１内に注入される不純物が導入される。しかし、導電膜２０ａの大部分は、コントロールゲートＣＧを形成する際に、除去されるため、不純物が導入されたとしても形成されるコントロールゲートＣＧに大きな影響が与えられることが抑制されている。さらに、導電膜２０ａ内に予め導入されている不純物濃度は、不純物拡散層２４ａ、２５ａの不純物濃度より１桁高いため、不純物拡散層２４ａ、２５ａを形成する際に、半導体基板１の主表面に導入される不純物が導電膜２０ａ内に導入されることにより、導電膜２０ａ内の不純物濃度は、殆んど変動せず、形成されるコントロールゲートＣＧに与えられる影響は小さいものとなっている。さらに、形成されるコントロールゲートＣＧは、配線として機能するものであり、導入されている不純物の濃度が変動することによるメモリセルの特性への影響は小さいものとなっている。
【００２８】
そして、導電膜１７の上面上には、絶縁膜１６および導電膜２０ａが形成されているため、不純物拡散層２４ａ、２５ａを形成する際に、半導体基板１の主表面に導入される不純物が導電膜１７にまで達することが抑制されている。特に、導電膜２０ａは、半導体基板１の主表面に対して垂直な方向の厚みが、１００〜３００ｎｍ程度とされているため、不純物拡散層２４ａ、２５ａを形成する際に導入される不純物が導電膜１７にまで達することが抑制されている。
【００２９】
その上、導電膜１７内に導入されている不純物の濃度は、不純物拡散層２４ａ、２５ａ内の不純物濃度より１桁程度濃度が高いため、不純物拡散層２４ａ、２５ａを形成する際に、半導体基板１の主表面内に導入される不純物によって、導電膜１７内の不純物濃度は殆んど変動せず、形成されるフローティングゲートＦＧに与えられる影響が抑制されている。このため、形成されるメモリセルＭＣの特性が変動することが抑制されている。
【００３０】
すなわち、不純物拡散層２４ａ、２５ａを形成する際に、導電膜２０ａをマスクとして用いたとしても、形成されるコントロールゲートＣＧおよびフローティングゲートＦＧに与えられる影響が小さい一方で、面積が大きなメモリセル領域５１の全面にマスクを形成しなくても済むこととなり、マスクの一部が、メモリセル領域５１が位置する半導体基板１の主表面上に残留することを抑制することができる。特に、図１に示すように、メモリセル領域５１の面積は大きいため、メモリセル領域５１が位置する半導体基板１の主表面上にマスクを形成して、不純物を半導体基板１の主表面に導入すると、メモリセル領域５１が位置する半導体基板１の主表面上にマスクの一部が残留しやすい一方で、上記のように、導電膜２０ａをマスクとして用いることにより、マスクが半導体基板の主表面上に残留することを抑制することができる。そして、不純物拡散層２４ａ、２５ａを形成した後に、マスク２３を除去する。
【００３１】
図５は、不揮発性半導体記憶装置１００の製造工程の第３工程を示す断面図である。この図５に示されるように、周辺回路領域５３と、メモリセル領域５１が位置する部分が開口するように形成され、周辺回路領域５２、５４、５５が位置する領域を覆うマスク２６が、半導体基板１の主表面上に形成される。
【００３２】
そして、ゲート電極２０ｃ下に位置する半導体基板１の主表面と、隣り合う半導体基板１の主表面にＰ（リン）が、１０〜４０ＫｅＶの下、１×１０１３〜１０×１０１３[ｃｍ−２]程度導入されて、不純物拡散層２７ａ、２８ａが形成される。この際、メモリセル領域５１内に形成された導電膜２０ａは、マスクとして機能しており、メモリセル領域５１が位置する半導体基板１の主表面を覆うマスクを形成する必要がなく、メモリセル領域５１が位置する半導体基板１の主表面上にマスクの一部が残留することが抑制されている。
【００３３】
そして、不純物拡散層２７ａ、２８ａを形成する際にも、Ｐ（リン）が導入される。しかし、導電膜２０ａ内に導入されているＰ（リン）の不純物濃度は、不純物拡散層２７ａ、２８ａの不純物濃度より、２桁以上濃度が高く、不純物拡散層２７ａ、２８ａを形成する際に、Ｐ（リン）が導電膜２０ａ内に導入されたとしても、導電膜２０ａ内の不純物濃度は、殆んど変動せず、形成されるコントロールゲートＣＧの特性に殆んど影響がないものとなっている。また、導電膜１７内に導入されたＰ（リン）の不純物濃度は、不純物拡散層２７ａ、２８ａの不純物濃度よりも、１桁以上高いため、不純物拡散層２７ａ、２８ａを形成する際に、導入されるＰ（リン）が導電膜１７内に導入されたとしても、形成されるフローティングゲートＦＧの特性に大きな影響が生じ難いものとなっている。
【００３４】
さらに、不純物拡散層２７ａ、２８ａの導電型と、導電膜１７の導電型とは、いずれも、Ｎ型とされているため、不純物拡散層２７ａ、２８ａを形成する不純物が導電膜１７内に導入されたとしても、形成されるフローティングゲートＦＧの特性が大きく変動することが抑制されている。なお、不純物拡散層２７ａ、２８ａを形成した後に、マスク２６を除去する。
【００３５】
上記図４および図５に示されるように、異なる周辺回路領域５２、５３には、それぞれ、導電型や不純物濃度が異なる不純物が導入されるため、各周辺回路領域５２、５３に不純物を導入する度に、異なるマスクを形成する必要がある。このため、周辺回路領域に不純物を導入する工程が複数ある場合では、複数回、マスクを形成する必要がある。その一方で、メモリセル領域５１においては、導電膜２０ａがマスクとして機能するため、メモリセル領域５１には、マスクを形成する必要がなく、マスクの残渣がメモリセル領域５１内に形成されることが抑制されている。そして、複数回、マスクを形成する必要がある場合においても、メモリセル領域５１上にマスクを形成する必要がなく、メモリセル領域５１内にマスクの残渣が残留することを抑制することができる。
【００３６】
図６は、不揮発性半導体記憶装置１００の製造工程の第４工程を示す断面図である。この図６に示されるように、メモリセル領域５１の部分が開口しており、周辺回路領域５２〜５５の領域を覆うように形成されたマスク２９を半導体基板１の主表面上に形成する。導電膜２０ａの上面上に形成された絶縁膜２１を用いて、導電膜２０ａをパターニングして、コントロールゲートＣＧを形成する。そして、このコントロールゲートＣＧをマスクとして、導電膜１７および絶縁膜１６をパターニングして、フローティングゲートＦＧを形成する。
【００３７】
この際、コントロールゲートＣＧを形成する際に、導電膜２０ａの上面上にマスクの一部が残留すること抑制されているため、コントロールゲートＣＧを良好に形成することができる。さらに、所望形状のコントロールゲートＣＧを形成することができるので、コントロールゲートＣＧをマスクとして用いて形成されるフローティングゲートＦＧも所望形状に形成することができる。
【００３８】
すなわち、不揮発性半導体記憶装置１００の製造工程は、メモリセル領域５１を導電膜２０ａで覆い、導電膜２０ａをマスクとして機能させると共に、この導電膜２０ａに導入された不純物濃度よりも低い不純物を導入する低濃度不純物導入工程と、この低濃度不純物導入工程後に、導電膜２０ａにパターニングを施して、コントロールゲートＣＧおよびフローティングゲートＦＧを形成する工程を含んでいる。
【００３９】
フローティングゲートＦＧが形成されることにより、フローティングゲートＣＧ下に位置する半導体基板１の主表面と隣り合う半導体基板１の主表面が外方に露出する。そして、フローティングゲートＦＧ下に位置する半導体基板１の主表面と隣り合う半導体基板１の主表面に、Ａｓ（ヒ素）を例えば、１０〜６０ＫｅＶの下、１×１０１３〜１０×１０１３[ｃｍ−２]程度導入すると共に、Ｂ（ホウ素）を１０〜４０ＫｅＶの下、１×１０１４〜１０×１０１４[ｃｍ−２]程度導入する。これにより、フローティングゲートＦＧと隣り合う半導体基板１の主表面には、不純物拡散層３２、３３ａが形成される。このように、不純物拡散層３２、３３ａを形成した後に、マスク２９を除去する。そして、不純物拡散層３３ａが位置する半導体基板１の主表面上に、さらに、Ｐ（リン）やＡｓ（ヒ素）を導入して、半導体基板１の主表面上に図２に示す不純物拡散層３３を形成する。
【００４０】
図７は、不揮発性半導体記憶装置１００の製造工程の第５工程を示す断面図である。この図７に示されるように、周辺回路領域５４においては、周辺回路領域５４以外の領域を覆うようなマスク３５を形成した後に、周辺回路領域５４が位置する半導体基板１の主表面に、不純物を導入し、不純物拡散層３６ａ、３７ａを形成する。この際、導入される不純物濃度は、コントロールゲートＣＧに導入されている不純物濃度と、１桁程度低い不純物が導入されており、例えば、ＢＦ２（フッ化硼素）等を、１０〜２０ＫｅＶ、１．０×１０14〜１０×１０14[ｃｍ−２]の条件の下で導入している。さらに、不純物拡散層３６ａ、３７ａに不純物を導入して、図２に示す不純物拡散層３６、３７を形成する。この際、コントロールゲートＣＧ内に導入された不純物濃度と同じ桁数程度の濃度の不純物を導入し、例えば、ＢＦ２（フッ化硼素）等を、１０〜３０ＫｅＶ、１×１０１５〜１０×１０１５[ｃｍ−２]の条件の下で導入する。
【００４１】
図２において、周辺回路領域５２においては、周辺回路領域５２以外の領域を覆うように、マスクを形成し、図４において示される不純物拡散層２４ａ、２５ａが位置する半導体基板１の主表面上に不純物を導入して、不純物拡散層２４、２５を形成する。この際、導入される不純物濃度は、図４に示された不純物拡散層２４ａ、２５ａを形成する際に、導入される不純物濃度よりも高く、また、コントロールゲートＣＧに導入されている不純物濃度と略同じ桁数の不純物濃度の不純物が導入される。例えば、Ａｓ（ヒ素）を、２０〜７０ＫｅＶ、１×１０１５〜１０×１０１５[ｃｍ−２]の条件の下、半導体基板１の主表面に導入する。
【００４２】
周辺回路領域５３においては、周辺回路領域５３が位置する部分が開口しており、メモリセル領域５１および周辺回路領域５２、５４、５５を覆うようなマスクを形成し、図５に示す不純物拡散層２７ａ、２８ａが位置する半導体基板１の主表面に不純物を導入して、不純物拡散層２７、２８を形成する。この際、不純物拡散層２７ａ、２８ａを形成する際に、半導体基板１の主表面に導入された不純物濃度よりも高く、また、コントロールゲートＣＧ内に導入されている不純物濃度に近似する不純物を半導体基板１の主表面に導入する。例えば、Ｐを、３０〜６０ＫｅＶ、１×１０１４〜１０×１０１４[ｃｍ−２]の条件の下で導入すると共に、Ａｓを、３０〜５０ＫｅＶ、１．０×１０１５〜１０×１０１５[ｃｍ−２]の条件の下で導入する。
【００４３】
周辺回路領域５５においては、周辺回路領域５５が位置する部分が開口しており、メモリセル領域５１および周辺回路領域５２〜５４を覆うマスクを形成し、周辺回路領域５５が位置する半導体基板１の主表面上に、不純物を導入して、不純物領域射６２、６３を形成する。この際、例えば、Ｂ（ホウ素）を１０〜３０ＫｅＶ、１．０×１０１４〜１０×１０１４[ｃｍ−２]の条件の下で導入すると共に、ＢＦ２を、２０ＫｅＶ、１．０×１０１５〜１０×１０１５[ｃｍ−２]の条件の下で導入する。
【００４４】
すなわち、不揮発性半導体記憶装置１００の製造工程は、形成されたコントロールゲートＣＧおよびフローティングゲートＦＧが位置するメモリセル領域を含む領域にマスクを形成し、コントロールゲートＣＧおよびフローティングゲートＦＧに導入された不純物濃度よりも１桁低い不純物濃度または、同じ桁数の不純物濃度であって、既に周辺回路領域５２、５３、５４、５５に形成されている不純物拡散層内に導入された不純物濃度よりも高い不純物を、周辺回路領域５２、５３、５４、５５が位置する半導体基板１の主表面上に導入する高濃度不純物導入工程を含んでいる。
【００４５】
不純物拡散層２４、２５、２６、２７、３６、３７、６２、６３を形成する工程のうち、高濃度不純物導入工程においては、メモリセル領域５１にマスクを形成する一方で、低濃度不純物濃度導入工程においては、メモリセル領域５１にマスクを形成しないことにより、メモリセル領域５１にマスクが形成される回数を低減することができ、メモリセル領域５１内にマスクの残渣が残留することを抑制することができる。
【００４６】
コントロールゲートＣＧおよびフローティングゲートＦＧを形成する際に、マスクの一部が半導体基板１の主表面上に残留することが抑制されているため、コントロールゲートＣＧおよびフローティングゲートＦＧを所望の形状に形成することができる。
【００４７】
このように、所望形状のコントロールゲートＣＧおよびフローティングゲートＦＧを形成することができるため、形成されたコントロールゲートＣＧおよびフローティングゲートＦＧが、コンタクトホール１０１ａが形成される領域にまで突出する等の諸問題の発生を抑制することができる。このため、コンタクトホール１０１ａを所望の形状に形成することができる。
【００４８】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００４９】
本発明は、メモリセル領域と周辺回路領域とを備えた不揮発性半導体記憶装置の製造方法に好適である。
【図面の簡単な説明】
【００５０】
【図１】不揮発性半導体記憶装置に設けられたチップの平面図である。
【図２】不揮発性半導体記憶装置の断面図である。
【図３】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図４】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図５】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図６】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図７】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【符号の説明】
【００５１】
２  分離離領域、２０ｂ  ゲート電極、２０  導電膜、２４ａ、２５ａ、２７ａ、２８ａ  不純物拡散層（第１不純物拡散層）、２４、２５、２７、２８  不純物拡散層、４０、４１、４２、４３  制御トランジスタ、５１  メモリセル領域、５２、５３、５４、５５  周辺回路領域、１００  不揮発性半導体記憶装置、１０１  コンタクト、１０１ａ  コンタクトホール、ＣＧ  フローティングゲート、ＦＧ  フローティングゲート、ＭＣ  メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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