(57)【要約】【課題】  高ｋの金属誘電体スタックからなるゲート電極構造により、ＣＭＯＳのゲートポリシリコンの空乏化を阻止する。【解決手段】  本発明によると、ｎＦＥＴデバイス又はｐＦＥＴデバイスの少なくとも一方が、薄膜化されたＳｉ含有電極すなわちポリシリコン電極と、該Ｓｉ含有電極上の第１の金属とを有するゲート電極スタックを含み、他方のデバイスが、薄膜化されたＳｉ含有電極を有さず、少なくとも第１の金属ゲートを有するゲート電極スタックを含む、半導体構造が提供される。【選択図】      図１２
2007184584.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造であって、
少なくとも１つのｎＦＥＴデバイス領域及び少なくとも１つのｐＦＥＴデバイス領域を含む半導体基板と、
前記少なくとも１つのｎＦＥＴデバイス領域内の前記基板の表面上に配置された、二酸化シリコンに等しいか又はこれより大きい誘電率を有する第１の誘電体スタックと、
前記少なくとも１つのｐＦＥＴデバイス領域内の前記基板の表面上に配置された、二酸化シリコンに等しいか又はこれより大きい誘電率を有する第２の誘電体スタックと、
前記第１の誘電体スタック又は前記第２の誘電体スタックのいずれかの上に配置された第１の金属層を含む第１のゲート電極スタックと、
６０ｎｍより薄い厚さを有する少なくともＳｉ含有電極と、当該Ｓｉ含有電極上の第１の金属とを含み、第１のゲート電極スタックを含まない前記第１の誘電体スタック又は前記第２の誘電体スタック上に配置された第２のゲート電極スタックと
を備える半導体構造。
【請求項２】
前記第１の誘電体スタックは、ｎＦＥＴ誘電体材料、及びアルカリ土類金属含有材料、又は希土類金属含有材料からなる、請求項１に記載の半導体構造。
【請求項３】
前記ｎＦＥＴ誘電体材料は、ＨｆＯ２、ＨｆＳｉＯｘ、酸窒化Ｈｆシリコン、及びこれらの多層構造から選択されたＨｆベースの誘電体からなる、請求項２に記載の半導体構造。
【請求項４】
Ｍはアルカリ土類金属であり、ＡはＯ、Ｓ、又はハロゲン化物のうちの１つであり、ｘは１又は２であり、ｙは１、２又は３である場合に、前記アルカリ土類金属含有材料が式ＭｘＡｙを有する、請求項２に記載の半導体構造。
【請求項５】
前記希土類金属含有材料は、元素周期表のＩＩＩＢ族の少なくとも１つの元素の酸化物又は窒化物からなる、請求項２に記載の半導体構造。
【請求項６】
前記第２の誘電体スタックは、ＳｉＯＮ、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＯＮ、ＡｌＮ、Ｈｆベースの誘電体、Ｚｒベースの誘電体、又はそれらのいずれかの組み合わせ及び多層構造を含む、請求項１に記載の半導体構造。
【請求項７】
前記第１の金属層は、金属窒化物又は金属窒化シリコンを含み、前記金属は、元素周期表のＩＶＢ族又はＶＢ族のものである、請求項１に記載の半導体構造。
【請求項８】
前記Ｓｉ含有電極は、ポリシリコンからなる、請求項１に記載の半導体構造。
【請求項９】
前記第１のゲート電極スタックは、前記ｎＦＥＴデバイス領域内の前記第１の誘電体スタック上に配置され、前記第２のゲート電極スタックは、前記ｐＦＥＴデバイス領域内の前記第２の誘電体スタック上に配置される、請求項１に記載の半導体構造。
【請求項１０】
前記ゲート電極スタックの一方は、前記第１の金属層の上に第２の金属層を含む、請求項１に記載の半導体構造。
【請求項１１】
前記ゲート電極スタックの両方が上部ゲート電極を含む、請求項１に記載の半導体構造。
【請求項１２】
半導体構造を製造する方法であって、
少なくとも１つのｎＦＥＴデバイス領域及び少なくとも１つのｐＦＥＴデバイス領域を含む半導体基板を備える構造体を準備するステップであって、前記少なくとも１つのｎＦＥＴデバイス領域は、前記基板の表面上に配置された、二酸化シリコンに等しいか又はこれより大きい誘電率を有する第１の誘電体スタックを含み、前記少なくとも１つのｐＦＥＴデバイス領域は、該基板の表面上に配置された、二酸化シリコンに等しいか又はこれより大きい誘電率を有する第２の誘電体スタックを含む、ステップと、
前記第１の誘電体スタック又は前記第２の誘電体スタックのいずれかの上に配置された第１の金属層を含む第１のゲート電極スタックと、６０ｎｍ又はこれより薄い厚さを有する少なくともＳｉ含有電極と、当該Ｓｉ含有電極上の第１の金属とを含み、前記第１のゲート電極スタックを含まない前記第１の誘電体スタック又は第２の誘電体スタック上に配置された第２のゲート電極スタックとを形成するステップと
を含む方法。
【請求項１３】
前記デバイス領域の一方において前記第１の金属層の上に第２の金属層を選択的に形成するステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記厚さを有する前記Ｓｉ含有電極は、平坦化、予測エンドポイント法、カウンタードーピング、及び選択的エッチングの１つ又は堆積よって形成される、請求項１２に記載の方法。
【請求項１５】
前記平坦化は、酸化シリコン層上に形成された窒化シリコンの研磨停止層を用いることを含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造に関し、より具体的には、半導体基板の表面上に配置された少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスを含む、相補型金属酸化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＣＭＯＳ）構造体に関する。
【背景技術】
【０００２】
現在の相補型金属酸化膜半導体（ＣＭＯＳ）技術においては、一般に、ポリシリコン・ゲートが用いられる。ポリシリコン・ゲートを用いる１つの不利益は、ゲート誘電体に隣接したポリシリコン・ゲートの領域において、反転時に、通常、ポリシリコン・ゲートのキャリアが減少する点である。このキャリアの空乏は、当該技術分野においては、ポリシリコンの空乏効果と呼ばれる。空乏効果は、ＣＭＯＳデバイスの有効なゲート・キャパシタンスを減少させる。理想的には、一般に、高いゲート・キャパシタンスは、反転層内により多くの電荷が蓄積されることと同じであるので、ＣＭＯＳデバイスのゲート・キャパシタンスが高いことが望ましい。チャネル内により多くの電荷が蓄積されるので、トランジスタが付勢されたとき、ソース／ドレイン電流がより高くなる。
【０００３】
下部ポリシリコン部分及び上部シリサイド部分を備えたゲート電極スタックを含むＣＭＯＳデバイスも周知である。こうしたゲート電極スタック内のシリサイド層が、ゲートの抵抗を減少させる。抵抗の減少は、ゲートの伝搬遅延時間ＲＣを減少させる。シリサイド上部ゲート領域は、トランジスタの抵抗の減少を助けるが、下部ポリシリコン・ゲートとゲート誘電体との間に形成された界面付近で電荷が依然として減少し、これにより有効なゲート・キャパシタンスが小さくなる。
【０００４】
利用可能な別のタイプのＣＭＯＳデバイスは、ゲート電極が、例えばポリシリコンなどのＳｉ含有ゲート電極の下に少なくとも金属層を含むというものである。このようなＣＭＯＳデバイスにおいては、ゲートの金属部が、ゲートを通る電荷の空乏を防止する。このことにより、ゲート・キャパシタンスの有効厚さの減少が防止される。金属ゲート型デバイスは、ポリシリコン・ゲートに関して上述された空乏問題に対処するものであるが、しきい値電圧の不安定性のために、金属ゲート型デバイスを用いてｎＦＥＴ及びｐＦＥＴの仕事関数を得ることが困難である。このことは、特に、Ｈｆベース誘電体のような高ｋ誘電体を金属ゲート型デバイスのゲート誘電体として用いる場合に当てはまる。
【０００５】
こうした技術において、ＣＭＯＳのスケーリングの継続を可能にするために、高ｋの金属誘電体スタックが必要とされる。新世代の誘電体スタックは、ゲートからの漏れ電流が少ない、電気的により薄い誘電体を達成する可能性を提供する。従来の方法を用いて金属ゲートの高ｋデバイスを設計するために、ゲート電極スタックは、ポリシリコン・ゲート型デバイスと同じ仕事関数を持つべきである。したがって、一方がｎＦＥＴデバイス用であり、もう一方がｐＦＥＴデバイス用である、２つのゲート電極スタックが必要とされる。
【０００６】
ｐ型ゲート電極スタック及びｎ型ゲート電極スタックを見出すために、かなりの量の努力と進歩がなされたが、両方にとって適切な選択肢が同時に見出される可能性は低い。１つの許容可能なゲート電極スタック（ｎ又はｐのいずれか）が最初に見出される可能性が高い。
【０００７】
【特許文献１】米国特許出願第１０／２５０，２４１号（現在の米国特許公開番号第２００４０２５６７００  Ａ１号）
【特許文献２】米国特許出願第１０／７２５，８５０号
【特許文献３】米国特許出願第１０／６９６，６３４号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
デバイスの一方が、高ｋ誘電体を有するゲート・スタック及びバンドエッジ仕事関数を含んでいても、回路の性能が著しく改善する。したがって、一方のデバイスが、Ｓｉ含有電極と上にある第１の金属とを含むゲート電極スタックを含み、他方のデバイスが、下にあるＳｉ含有電極を有さず、第１の金属を有するゲート電極スタックを含む、半導体構造を求める大きなニーズが存在する。本発明は、かかるニーズを満たすことを目的とする。
【課題を解決するための手段】
【０００９】
上述した従来技術を鑑みて、本発明は、少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスを含み、これらのデバイスの少なくとも一方がＳｉ含有ゲート型デバイスであり、他方のデバイスが金属ゲート型デバイスである半導体構造と、その製造方法とを提供する。すなわち、本発明は、ｎＦＥＴデバイス又はｐＦＥＴデバイスの少なくとも一方が、薄膜化されたＳｉ含有電極すなわちポリシリコン電極と、上にある第１の金属とを有するゲート電極スタックを含み、他方のデバイスが、薄膜化されたＳｉ含有電極を有さず、少なくとも第１の金属ゲートを有するゲート電極スタックを含む、半導体構造を提供する。本発明の方法は、本発明の処理ステップが、同じ回路内に薄いＳｉ含有ゲート電極デバイス及び金属ゲート型デバイスの両方を製造する技術を特徴としている点で、従来の手法とは異なる。
【００１０】
概説すると、本発明は、
少なくとも１つのｎＦＥＴデバイス領域及び少なくとも１つのｐＦＥＴデバイス領域を含む半導体基板と、
少なくとも１つのｎＦＥＴデバイス領域内の基板の表面上に配置された、二酸化シリコンに等しいか又はこれより大きい正味誘電率を有する第１の誘電体スタックと、
少なくとも１つのｐＦＥＴデバイス領域内の基板の表面上に配置された、二酸化シリコンに等しいか又はこれより大きい正味誘電率を有する第２の誘電体スタックと、
第１の誘電体スタック又は第２の誘電体スタックのいずれかの上に配置された第１の金属層を含む第１のゲート電極スタックと、６０ｎｍより薄い厚さを有する少なくともＳｉ含有電極と上にある第１の金属とを含み、第１のゲート電極スタックを含まない第１の誘電体スタック又は第２の誘電体スタック上に配置された第２のゲート電極スタックとを含む半導体構造を提供する。
【００１１】
上記に提供された半導体構造に加えて、本発明はまた、こうした構造体を製造する方法も提供する。概説すると、本発明の方法は、
少なくとも１つのｎＦＥＴデバイス領域及び少なくとも１つのｐＦＥＴデバイス領域を含む半導体基板を備える構造体を準備するステップであって、少なくとも１つのｎＦＥＴデバイス領域は、基板の表面に配置された、二酸化シリコンに等しいか又はこれより大きい正味誘電率を有する第１の誘電体スタックを含み、少なくとも１つのｐＦＥＴデバイス領域は、基板の表面に配置された、二酸化シリコンに等しいか又はこれより大きい正味誘電率を有する第２の誘電体スタックを含む、ステップと、
第１の誘電体スタック又は第２の誘電体スタックのいずれかの上に配置された第１の金属層を含む第１のゲート電極スタックと、約６０ｎｍ又はこれより薄い厚さを有する少なくともＳｉ含有電極と上にある第１の金属とを含み、第１のゲート電極スタックを含まない第１の誘電体スタック又は第２の誘電体スタック上に配置された第２のゲート電極スタックとを形成するステップとを含む。
【発明を実施するための最良の形態】
【００１２】
少なくとも１つのｎＦＥＴデバイス及び少なくとも１つのｐＦＥＴデバイスを含み、ｎＦＥＴデバイス又はｐＦＥＴデバイスの少なくとも一方が、薄膜化されたＳｉ含有電極すなわちポリシリコン電極と、上にある第１の金属とを有するゲート電極スタックとを含み、他方のデバイスが、薄膜化されたＳｉ含有電極を有さず、少なくとも第１の金属ゲートを有するゲート電極スタックを含む、半導体構造、並びに、その製造方法を提供する本発明が、ここで、以下の説明及び本出願に添付する図面を参照して、より詳細に説明される。本出願の図面は、例証のために与えられるものであり、よって、これらは縮尺通りに描かれていないことに留意されたい。さらに、本出願の種々の図面において、同様の及び対応する要素は同様の符号で表される。
【００１３】
ここで、図１−図１２を参照することによって、本発明の方法がより詳細に説明される。これらの図面は、単一のｎＦＥＴデバイス領域及び単一のｐＦＥＴデバイス領域を含む半導体基板の一部を示すことに留意されたい。このような実施形態が具体的に示され、説明されるが、本発明は、ｐＦＥＴデバイス及びｎＦＥＴデバイスのための単一の領域に限定されるものではなく、代わりに基板の残りの部分全体にわたって配置された複数のこうしたデバイス領域の各々を考慮する。また、対応するデバイス領域内に１つより多いｎＦＥＴデバイス及びｐＦＥＴデバイスを形成することもできる。
【００１４】
最初に、本発明に用いられる最初の構造体を示す図１を説明する。最初の構造体は、少なくとも１つのｎＦＥＴデバイス領域１２（すなわち、後にｎＦＥＴが形成される基板１０の領域）と、少なくとも１つのｐＦＥＴデバイス領域１４（すなわち、後にｐＦＥＴが形成される基板１０の領域）とを備える半導体基板１０を含む。本発明によると、少なくとも１つのｐＦＥＴデバイス領域１２及び少なくとも１つのｎＦＥＴデバイス領域１４は、分離領域１６によって（横方向に）分離される。
【００１５】
図１に示される最初の構造体の半導体基板１０は、これらに限定されないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＧａＮ、ＩＮＡｓ、ＩｎＰ、及び他の全てのＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体を含む、任意の半導体材料からなる。半導体基板１０はまた、有機半導体、又はＳｉ／ＳｉＧｅのような層状半導体、或いは半導体オン・インシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ、ＳＯＩ）を含むこともできる。本発明の幾つかの実施形態においては、半導体基板１０が、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料を含むことが好ましい。半導体基板１０は、ドープすることができ、ドープしないこともでき、或いは、内部にドープされた領域とドープされていない領域を含むことができる。半導体基板１０は、単結晶配向を含むことができ、又は、異なる結晶配向を有する、少なくとも２つの同一表面上にある表面領域を含むことができる（後者の基板は、当該技術分野において、ハイブリッド基板と呼ばれる）。ハイブリッド基板が用いられるとき、ｎＦＥＴは、一般に、（１００）結晶面上に形成され、ｐＦＥＴは、一般に、（１１０）結晶面上に形成される。ハイブリッド基板は、例えば、各々の全体の内容が引用によりここに組み入れられる、２００３年６月１７日に出願された特許文献１、２００３年１０月２９日に出願された特許文献２、及び２００３年１０月２９日に出願された特許文献３に説明されるような技術によって形成することができる。
【００１６】
本発明の図面において、埋込み絶縁層１０Ｂによって分離された下部半導体層１０Ａ及び上部半導体層１０Ｃを含むＳＯＩ基板が、例証のために示されていること、また、この描写は、決して、本発明がこうした実施形態に限定されることを示唆するものではないことに留意されたい。代わりに、上述のようなバルク半導体及び他の層状半導体も考慮される。この例証において、上部半導体層１０Ｃ及び下部半導体層１０Ａは、上述の半導体材料の１つからなり、埋込み絶縁層１０Ｂは、結晶又は非結晶の酸化物、窒化物、或いは酸窒化物からなる。ＳＯＩ基板は、例えば、層転写プロセス又はＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  ｏｘｙｇｅｎ）を含む、当該技術分野に公知の標準的なプロセスを用いて形成することができる。
【００１７】
半導体基板１０はまた、第１のドープ（ｎ−又はｐ−）領域及び第２のドープ（ｎ−又はｐ−）領域を含むこともできる。明確にするために、本出願の図面中にドープ領域は具体的に示されていない。第１のドープ領域及び第２のドープ領域は、同一のものであってもよく、又はそれらが異なる導電率及び／又はドーピング濃度を有するものであってもよい。これらのドープ領域は、「ウェル」として知られており、これらは、従来のイオン注入プロセスを用いて形成される。
【００１８】
次いで、少なくとも１つの分離領域１６が、一般的には、半導体基板１０内に形成される。分離領域１６は、トレンチ分離領域又はフィールド酸化物分離領域とすることができる。トレンチ分離領域は、当業者には公知の従来のトレンチ分離プロセスを用いて形成される。例えば、トレンチ分離領域を形成するのに、リソグラフィ、エッチング、及びトレンチ誘電体によるトレンチの充填を用いることができる。随意的に、トレンチの充填前に、トレンチ内にライナを形成することができ、トレンチの充填後に緻密化段階を行うことができ、トレンチの充填に続いて平坦化プロセスを行うこともできる。トレンチ分離領域の形成の際に用いられるトレンチの深さは変え得るが、本発明においては重要ではない。例えば、トレンチの深さは、ＳＯＩ基板が用いられるとき埋込み絶縁層１０Ｂの表面まで延びることができ、ＳＯＩ基板が用いられるとき埋込み絶縁層１０Ｂを完全に貫通して延びることもでき、或いは、ＳＯＩ基板が用いられるとき上部半導体層１０Ｃの一部だけを通って延びることができる。フィールド酸化物は、いわゆる局所的なシリコン酸化プロセスを用いて形成することができる。少なくとも１つの分離領域１６が、典型的には、隣接するゲートが反対の導電性すなわちｎＦＥＴ及びｐＦＥＴをもつときに必要とされる分離を、隣接するゲート領域間に与えることに留意されたい。隣接するゲート領域は、同じ導電性（すなわち、両方がｎ型又はｐ型）をもつことができ、代替的に、それらが異なる導電性（すなわち、一方がｎ型で他方がｐ型）をもつこともできる。本出願の図面には、後者の場合が示されている。
【００１９】
図２は、少なくとも半導体基板１０の露出面上に、酸化物又は酸窒化物のような犠牲層１８を形成した後の図１の構造体を示す。図示されていない幾つかの実施形態において、犠牲層１８は、分離領域１６の上に延びることもできる。本発明によると、犠牲層１８は、約３ｎｍから約１０ｎｍまでのオーダーの厚さを有する厚い層である。誘電体の除去処理中にデバイスのチャネル領域を保護するために、本発明においては、厚い犠牲層１８が用いられる。犠牲層１８は、例えば、化学気相成長（ＣＶＤ）、プラズマ強化化学気相成長（ＰＥＣＶＤ）、蒸着、化学溶液堆積、その他の同様の堆積プロセスのような従来の堆積プロセスを用いて形成される。代替的に、犠牲層１８は、熱酸化プロセス又は酸窒化プロセスを用いて形成される。
【００２０】
図３は、ｎＦＥＴデバイス領域１２上にパターン形成されたブロック・マスク２０を形成し、ｐＦＥＴデバイス領域１４から露出された犠牲層１８を除去した後の図２の構造体を示す。示されるように、パターン形成されたブロック・マスク２０は、ｎＦＥＴデバイス領域１２を保護し、ｐＦＥＴデバイス領域１４は保護されないままである。図３に示される構造体は、本発明の１つの実施形態を表すことを強調すべきである。図面に示されていない別の実施形態において、パターン形成されたマスク２０は、ｐＦＥＴデバイス領域１４を保護するように形成され、その図示されていない実施形態において、ｐＦＥＴ誘電体スタック及びｎＦＥＴ誘電体スタックの形成は、ここに下述されるものとは反対になる。ここに示される実施形態は、本発明の好ましい実施形態を表す。
【００２１】
パターン形成されたブロック・マスク２０は、当該技術分野において公知の従来技術を用いて形成される。例えば、典型的には有機フォトレジストであるブロック・マスク材料のブランケット層が、図２に示される構造体全体の上に堆積される。次いで、ブロック・マスク材料は、該ブロック・マスク材料を放射のパターンに露光させるステップと、露光された層を現像するステップとを含むリソグラフィによってパターン形成される。
【００２２】
パターン形成されたブロック・マスク２０を形成した後、湿式化学エッチング・プロセスを用いて、露出された犠牲層１８を除去し、半導体基板１０の表面を露出させる。湿式化学エッチング・プロセスは、犠牲層１８を選択的に除去できる化学エッチング液の使用を含む。正確な化学エッチング液の選択は、除去されることになる犠牲材料のタイプによって変わる場合があり、その選択は、当業者によって決定することができる。例えば、図３に、形成される結果として得られる構造体が示される。
【００２３】
適切なレジスト除去プロセス及び事前のゲート誘電体洗浄プロセスが行われた後、ｐＦＥＴ誘電体２２が、基板１０の少なくとも露出面上に形成される。第１のパターン形成されたブロック・マスク２０は、典型的には、ｐＦＥＴ誘電体２２を形成する前に除去されるので、ｎＦＥＴデバイス領域１２内の犠牲層１８の上にｐＦＥＴ誘電体２２の一部を形成することができる。例えば、図４に、結果として得られる構造体が示される。本発明によると、ｐＦＥＴ誘電体２２は、二酸化シリコンに等しいか又はこれより大きい正味誘電率を有する。ｐＦＥＴ誘電体２２として用い得るこうした誘電体の説明に役立つ実例は、これらに限定されないが、ＳｉＯＮ、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＯＮ、ＡｌＮ、又はＨｆベース及びＺｒベースの誘電体を含む他のいずれかの誘電体、並びにそれらの組み合わせ及び多層構造を含む。幾つかの実施形態において、ｐＦＥＴ誘電体２２は、酸窒化物、酸化された窒化シリコン、又はプラズマ窒化された酸化物を含むことができる。
【００２４】
ｐＦＥＴ誘電体２２は、湿式又は乾式酸化のような熱処理によって形成される。代替的に、例えば、化学気相成長（ＣＶＤ）、プラズマ強化ＣＶＤ、物理気相成長（ＰＶＤ）、金属有機化学気相成長（ＭＯＣＶＤ）、原子層蒸着（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積、及びこれらの組み合わせを含む他の同様の堆積プロセスのような堆積プロセスによって、ｐＦＥＴ誘電体２２を形成することができる。
【００２５】
ｐＦＥＴ誘電体２２の物理的厚さは変え得るが、典型的には、ｐＦＥＴ誘電体２２は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約０．５ｎｍから約３ｎｍまでの厚さがより典型的である。
【００２６】
図５は、（ｎＦＥＴデバイス領域１２内の）犠牲層１８及び（ｐＦＥＴデバイス領域１４内の）ｐＦＥＴ誘電体２２の両方の上に、Ｓｉ含有ゲート電極２４を形成した後の図４の構造体を示す。Ｓｉ含有電極２４は、単結晶、多結晶、又はアモルファスの形態のＳｉ又はＳｉＧｅ合金層からなる。Ｓｉ含有電極２４は、ポリシリコンからなることが好ましい。
【００２７】
Ｓｉ含有電極２４は、当該技術分野において公知の従来の堆積プロセスを用いて形成される。例えば、ＣＶＤ、ＰＥＣＶＤ、蒸着、及び化学溶液堆積が、Ｓｉ含有電極２４を形成するのに用い得る堆積技術の幾つかの例である。本発明のこの実施形態によると、堆積されたままのＳｉ含有電極２４の高さは、典型的には、約１０ｎｍから約１００ｎｍまでであり、約１５ｎｍから約７５ｎｍまでの高さが、より典型的である。この高さは、堆積されたままの材料の垂直方向厚を表す。
【００２８】
図６は、ｐ型ドーパント又はｎ型ドーパントのいずれかが注入されるイオン注入ステップ中の構造体を示す。この図面の数字において、参照番号２６は、以前に堆積されたままのＳｉ含有電極２４内に注入されるドーパント・イオンを示す。本発明のこのステップにおいて注入されたドーパントのタイプは、どちらのデバイス領域がＳｉ含有電極を含むかによって決まる。Ｓｉ含有電極２４がｐＦＥＴデバイス領域１４内に存在するとき、元素周期表のＩＩＩＡ族元素から選択された元素を含むｐ型ドーパントが用いられる。ｐ型ドーパントの例は、例えば、Ｂ、Ａｌ、Ｇａ、及び／又はＩｎを含む。Ｓｉ含有電極２４がｎＦＥＴデバイス領域１２内に存在するとき、元素周期表のＶＡ族元素から選択された元素を含むｎ型ドーパントが用いられる。ｎ型ドーパントの説明に役立つ実例は、例えば、Ｐ、Ａｓ、及び／又はＳｂを含む。示される特定の実施形態において、Ｓｉ含有電極２４は、ｐＦＥＴデバイス領域１４内に留まるので、元素周期表のＩＩＩＡ族の元素がドーパントとして用いられる。
【００２９】
ドーパント濃度、注入エネルギー、注入温度等を含む、イオン注入のための条件は、当業者には公知である。イオン注入ステップに続いて、例えば、高速熱アニール（ＲＴＡ）又は炉アニールを含む従来の活性化アニーリングを用いて、注入されたドーバントを活性化させる。活性化アニーリングのための正確な温度及び時間は変えることができ、こうした条件は、当業者には公知である。典型的なアニール温度は、約８００°Ｃ又はそれより高い。
【００３０】
幾つかの実施形態において、Ｓｉ含有電極２４を形成する際にその場堆積プロセスが用いられた場合には、図６に示されるイオン注入ステップを回避することができる。
【００３１】
本発明のこの時点において、Ｓｉ含有電極２４は、堆積されたままの厚さから、約半分の厚さ又はそれより薄い厚さまで薄膜化される。後の図面において、薄膜化されたＳｉ含有電極を示すために、参照番号２４´が用いられる。薄膜化されたＳｉ含有電極２４´は、典型的には、約５ｎｍから約５０ｎｍまでの厚さを有し、薄膜化されたＳｉ含有電極２４´については、約８ｎｍから約２５ｎｍまでの厚さがより典型的である。
【００３２】
Ｓｉ含有電極の薄膜化は、次の方法、すなわち（Ｉ）１つの方法において、化学機械研磨によって、又は研削のような別の平坦化プロセスを用いることによって、薄膜化が達成される、（ＩＩ）時限式反応性イオン・エッチング（ＲＩＥ）プロセス又は予測終点検出方法を用いるＲＩＥプロセスを用いて、Ｓｉ含有電極を薄膜化することができる、（ＩＩＩ）Ｓｉ含有電極材料２４内にドーパント・プロファイルを形成し、次いで、選択的エッチング・プロセスを用いて、ドーパント領域に対してドープ領域を選択的に除去することができる。例えば、ブロック・マスクでｎＦＥＴデバイス領域１２をブロックしながら、Ａｓ、Ｓｂ、又はＰ注入を用いることができ、次いで、選択的化学エッチング・プロセスを用いる。代替的に、ブロック・マスクを用いずに、ブランケットのＳｉ含有電極材料上で、注入及び薄膜化プロセスを行うことができる。本発明に用いることができる選択的エッチングの一例は、塩素を用いるものである。
【００３３】
図７は、上述の薄膜化プロセスの１つを用いた後に形成された構造体を示す。図７はまた、例えば、ｎＦＥＴデバイス領域１２のようなデバイス領域の１つから薄膜化されたＳｉ含有電極２４´を除去する際にデバイス領域の１つの材料層を保護する、パターン形成されたブロック・マスク２０´を形成した後の構造体も示す。示される実施形態において、パターン形成されたブロック・マスク２０´が形成され、露出されたｎＦＥＴ領域１２内の材料層を残しながら、ｐＦＥＴデバイス領域１４を保護する。パターン形成されたブロック・マスク２０´は、上述のように形成される。
【００３４】
次いで、反応性イオン・エッチングのようなエッチング・プロセスを用いて、第２のパターン形成されたブロック・マスク２０´を含まないデバイス領域から、薄膜化されたＳｉ含有電極２４´を除去する。示される特定の実施形態において、このエッチング・ステップにより、薄膜化されたＳｉ含有電極２４´が、ｎＦＥＴデバイス領域１２から除去される。エッチングの後、犠牲層１８が露出されることに留意されたい。
【００３５】
パターン形成されたブロック・マスク２０´が所定位置にある状態で、構造体から犠牲材料を選択的に除去できる従来のエッチング・プロセスを用いて、構造体から露出された犠牲層１８が除去される。エッチング液のタイプは、犠牲層１８の材料によって変わることができ、そのようなエッチング液の選択は、十分に当業者の知識の範囲内にある。次に、従来のレジスト剥離プロセスを用いて、パターン形成されたブロック・マスク２０´が除去され、次いで、ｎＦＥＴデバイス領域１２内の基板１０の露出面の上、及び、ｐＦＥＴデバイス領域１４内の薄膜化されたＳｉ含有電極２４´の上に、ｎＦＥＴ誘電体スタック２８が形成される。例えば、図８において、結果として得られるｎＦＥＴ誘電体スタック２８を含む構造体が示される。
【００３６】
好ましい実施形態において、ｎＦＥＴ誘電体スタックを形成する前に、基板１０のｎＦＥＴ領域１２上に、図面に示されていない界面層が形成される。界面層は、当業者には公知である従来の湿式化学プロセス技術を用いて形成される。代替的に、界面層は、熱酸化、酸窒化、又は気相成長によって形成することができる。基板１０がＳｉ含有半導体であるとき、界面層は、湿式処理によって成長された化学酸化物、或いは熱成長された又は堆積された酸化シリコン、酸窒化シリコン、又は窒化された酸化シリコンからなる。基板１０がＳｉ含有半導体以外のものであるとき、界面層は、半導体酸化物、半導体酸窒化物、又は窒化された半導体酸化物、或いは、例えば半導体材料に対して低い界面トラップ密度を有するもののような、他の何らかの界面誘電体を含むことができる。存在する場合には、界面層をｎＦＥＴ誘電体スタックの一部と見なすことができる。
【００３７】
界面層の厚さは、典型的には、約０．４ｎｍから約１．２ｎｍまでであり、約０．６ｎｍから約１ｎｍまでの厚さがより典型的である。しかしながら、通常、ＣＭＯＳ製造中に必要とされる高温での処理後、厚さが異なることがある。
【００３８】
本発明の１つの実施形態によると、界面層は、湿式化学酸化によって形成された、約０．６ｎｍから約１．０ｎｍまでの厚さを有する酸化シリコン層である。この湿式化学酸化についてのプロセス・ステップは、６５℃の水酸化アンモニア、過酸化水素、及び水の混合物（１：１：５の割合の）で、洗浄された半導体表面（ＨＦラスト半導体表面のような）を処理するステップを含む。代替的に、オゾン化された水溶液内でＨＦラスト半導体表面を処理することによって、界面層を形成することもでき、オゾン濃度は、通常、これらに限定されないが、１００万あたり２部（ｐｐｍ）から４０ｐｐｍまで変わる。
【００３９】
ここに示される本発明の好ましい実施形態によると、ｎＦＥＴ誘電体スタック２８は、ｎＦＥＴ誘電体と、アルカリ土類金属含有材料又は希土類金属（又は希土類の類似物）含有材料の層とを含む。アルカリ土類金属含有材料又は希土類金属（又は希土類の類似物）含有材料の層の下に配置されたｎＦＥＴ誘電体は、例えば、化学気相成長（ＣＶＤ）、プラズマ強化ＣＶＤ、物理気相成長（ＰＶＤ）、金属有機化学気相成長（ＭＯＣＶＤ）、原子層蒸着（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積、及びそれらの組み合わせを含む他の同様の堆積プロセスによって形成される。本発明のこのステップにおいて、ｎＦＥＴ誘電体スタック２８が両方のデバイス領域内に形成されることに留意されたい。
【００４０】
本発明に用いられるｎＦＥＴ誘電体は、典型的には、約４．０に等しいか又はこれより大きい、典型的にｎＦＥＴデバイスと共に用いられる約７．０より大きい誘電率を有する任意の誘電体材料である。二酸化シリコンは、４．０の誘電率を有し、よって、本発明は、誘電率がニ酸化シリコンのものに等しいか又はこれより大きい任意の誘電体を考慮することに留意されたい。幾つかの実施形態においては、ｎＦＥＴ誘電体はｐＦＥＴ誘電体と同じものであるが、他の実施形態においては、これらの２つの異なるタイプのデバイス内に異なる誘電体が用いられる。ｎＦＥＴ誘電体は、典型的には、ｎＦＥＴデバイスと共に用いられる金属酸化物又は混合された金属酸化物である。ｎＦＥＴ誘電体スタックとして用いることができるこうした誘電体の説明に役立つ実例は、これらに限定されないが、ＳｉＯ２、ＳｉＯＮ、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、ＺｒＯ２、Ｙ２Ｏ３、Ｇｄ２Ｏ３、ＭｇＯ、ＭｇＮＯ、Ｈｆベースの誘電体（以下により詳細に説明される）、及びそれらの多層構造を含む組み合わせを含む。ｎＦＥＴ誘電体は、Ｈｆベースの誘電体であることが好ましい。
【００４１】
「Ｈｆベースの誘電体」という用語は、ここでは、ハフニウムすなわちＨｆを含有する何らかの高ｋ誘電体を含むように意図される。そのようなＨｆベースの誘電体の例は、酸化ハフニウム（ＨｆＯ２）、ハフニウム・シリケート（ＨｆＳｉＯｘ）、酸窒化Ｈｆシリコン（ＨｆＳｉＯＮ）、又はそれらの多層構造を含む。幾つかの実施形態においては、Ｈｆベースの誘電体は、ＨｆＯ２及びＺｒＯ２の混合物、又はＬａ２Ｏ３のような希土類酸化物を含む。ＭｇＯ及びＭｇＮＯを用いることもできる。典型的には、Ｈｆベースの誘電体は、酸化ハフニウム又はハフニウム・シリケートである。Ｈｆベースの誘電体は、典型的には、約１０．０より大きい誘電率を有する。
【００４２】
ｎＦＥＴ誘電体スタック２８の物理的厚さは変え得るが、典型的には、ｎＦＥＴ誘電体は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約０．５ｎｍから約３ｎｍまでの厚さがより典型的である。
【００４３】
本発明の１つの実施形態において、ｎＦＥＴ誘電体は、ＭＯＣＶＤによって形成された酸化ハフニウムであり、約７０ｍｇｍから約９０ｍｇｍまでのハフニウム−テトラブトキシド（Ｈｆ前駆体）流量、及び、約２５０ｓｃｃｍから約３５０ｓｃｃｍまでのＯ２流量を用いることができる。Ｈｆ酸化物の堆積は、０．３トールから０．５トールまでの間のチャンバ圧力、及び、４００°Ｃから５００°Ｃまでの間の基板温度を用いて行われる。本発明の別の実施形態においては、ｎＦＥＴ誘電体スタック２８は、次の条件、すなわち（ｉ）７０ｍｇ／ｍから９０ｍｇ／ｍまでの間の前駆体Ｈｆ−テトラブトキシド流量、２５ｓｃｃｍから１００ｓｃｃｍまでの間のＯ２流量、及び２０ｓｃｃｍから６０ｓｃｃｍまでの間のＳｉＨ４流量、（ｉｉ）０．３トールから０．５トールまでの間のチャンバ圧力、並びに（ｉｉｉ）４００℃から５００℃までの間の基板温度を用いて、ＭＯＣＶＤにより形成されるハフニウム・シリケートである。
【００４４】
ｎＦＥＴ誘電体スタック２８はまた、アルカリ土類金属含有材料又は希土類金属（又は希土類の類似物）含有材料の層も含む。アルカリ土類金属含有材料は、式ＭｘＡｙを有する化合物を含み、ここで、Ｍはアルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、及び／又はＢａ）であり、ＡはＯ、Ｓ、又はハロゲン化物のうちの１つであり、ｘは１又は２であり、ｙは１、２又は３である。本発明は、アルカリ土類金属の混合物及び／又は−ＯＣＩ−２のようなアニオンの混合物を含むアルカリ土類金属含有化合物を考慮することに留意されたい。本発明に用いることができるアルカリ土類金属含有化合物の例は、これらに限定されないが、ＭｇＯ、ＭｇＳ、ＭｇＦ２、ＭｇＣｌ２、ＭｇＢｒ２、ＭｇＩ２、ＣａＯ、ＣａＳ、ＣａＦ２、ＣａＣｌ２、ＣａＢｒ２、ＣａＩ２、ＳｒＯ、ＳｒＳ、ＳｒＦ２、ＳｒＣｌ２、ＳｒＢｒ２、ＳｒＩ２、ＢａＯ、ＢａＳ、ＢａＦ２、ＢａＣｌ２、ＢａＢｒ２、及びＢａＩ２を含む。本発明の１つの好ましい実施形態において、アルカリ土類金属含有化合物は、Ｍｇを含む。ＭｇＯは、本発明に用いられる非常に好ましいアルカリ土類金属含有材料である。
【００４５】
アルカリ土類金属含有材料は、例えば、ターゲットからのスパッタリング、酸素プラズマ条件下でのアルカリ土類金属の反応性スパッタリング、電気めっき、蒸着、分子線蒸着、ＭＯＣＶＤ、ＡＬＤ、ＰＶＤ、及び他の同様の堆積プロセスを含む従来の堆積プロセスを用いて形成される。アルカリ土類金属含有材料は、典型的には、約０．１ｎｍから約３．０ｎｍまでの堆積された厚さを有し、約０．３ｎｍから約１．６ｎｍまでの厚さがより典型的である。
【００４６】
希土類金属含有層がｎＦＥＴ誘電体スタック２８内の層の１つとして用いられるとき、この希土類金属含有層は、例えば、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇａ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、又はそれらの混合物を含む、元素周期表のＩＩＩＢ族の少なくとも１つの元素の酸化物又は窒化物を含む。希土類金属含有層は、Ｌａ、Ｃｅ、Ｙ、Ｓｍ、Ｅｒ、及び／又はＴｂの酸化物を含むことが好ましく、Ｌａ２Ｏ３又はＬａＮが最も好ましい。
【００４７】
希土類金属含有層は、例えば、蒸着、分子線蒸着、ＭＯＣＶＤ、ＡＬＤ、ＰＶＰ、及び他の同様の堆積プロセスを含む従来の堆積プロセスを用いて形成される。本発明の１つの実施形態においては、構造体を分子線蒸着チャンバのロードロック内に配置し、続いてこのチャンバを１０−５トールから１０−８トールまでの範囲までポンピングすることによって、希土類金属含有層が形成される。これらのステップの後、構造体は、真空を破ることなく成長チャンバ内に挿入され、そこで、希土類金属及び酸素又は窒素の原子／分子線を構造体の表面上に向けることによって、Ｌａ酸化物のような希土類金属含有層が堆積される。具体的には、チャンバの圧力が低いため、放出された原子／分子種は線状であるため、構造体に達する前に散乱されない。約３００°Ｃの基板温度が用いられる。Ｌａ２Ｏ３の堆積の場合には、Ｌａ蒸着セルが１４００°Ｃから１７００°Ｃまでの温度範囲に保持され、１ｓｃｃｍから３ｓｃｃｍまでの分子状酸素の流量が用いられる。代替的に、原子状酸素又は励起酸素を用いることもでき、これは、５０ワットから６００ワットまでの範囲に励起された無線周波数源を通して酸素を通すことによって生成することができる。堆積の際、チャンバ内の圧力は、１×１０−５トールから８×１０−５トールまでの範囲とすることができ、Ｌａ酸化物の成長速度は、毎分０．１ｎｍから２ｎｍまでの範囲とすることができ、０．５ｎｍから１．５ｎｍまでの範囲がより典型的である。
【００４８】
希土類金属含有層は、典型的には、約０．１ｎｍから約３．０ｎｍまでの厚さを有し、約０．３ｎｍから約１．６ｎｍまでの厚さがより典型的である。
【００４９】
図９は、ｐＦＥＴデバイス領域１４内のｎＦＥＴ誘電体スタック２８を露出されたままにしながら、パターン形成されたブロック・マスク２０´´´をｎＦＥＴデバイス領域１２内のｎＦＥＴ誘電体スタック２８の上に形成した後の構造体を示す。パターン形成されたブロック・マスク２０´´´は、上述のように形成される。図９はまた、露出されたｎＦＥＴ誘電体スタック２８をｐＦＥＴデバイス領域１４から除去した後の構造体も示す。パターン形成されたブロック・マスク２０´´´及び薄膜化されたＳｉ含有電極２４´に比べて、ｎＦＥＴ誘電体及びアルカリ土類金属含有材料又は希土類金属（又は希土類の類似物）含有材料を選択的に除去できるエッチングを用いて、露出されたｎＦＥＴ誘電体スタック２８が除去される。ｐＦＥＴデバイス領域１４からｎＦＥＴ誘電体スタック２８の露出された部分を除去するために、一般的には、当業者によって選択することが可能な化学エッチング液が用いられる。ｐＦＥＴデバイス領域１４からｎＦＥＴ誘電体スタック２８を選択的に除去した後、当業者には公知の従来の剥離プロセスを用いて、パターン形成されたブロック・マスク２０´´´を除去する。ｎＦＥＴ領域１２内にアルカリ土類金属含有層又は希土類金属含有層が存在することにより、正味負電荷を含まない誘電体スタックがもたらされることに留意されたい。
【００５０】
次に、図１０に示されるように、従来の堆積プロセスを用いて、図９に示される構造体の全ての露出面上に第１の金属３０が形成される。第１の金属３０を形成するのに用いることができる従来の堆積の例は、これらに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、又は蒸着を含む。第１の金属３０は、電子を伝えることができる金属材料を含む。具体的には、第１の金属３０は、金属窒化物又は金属シリコン窒化物である。第１の金属３０は、元素周期表のＩＶＢ族又はＶＢ族の金属を含む。したがって、第１の金属３０は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、又はＴａを含むことができ、Ｔｉ又はＴａが非常に好ましい。一例として、第１の金属３０は、ＴｉＮ又はＴａＮを含むことが好ましい。
【００５１】
第１の金属３０の物理的厚さは変化し得るが、典型的には、第１の金属３０は、約０．５ｎｍから約２００ｎｍまでの厚さを有し、約５ｎｍから約８０ｎｍまでの厚さがより典型的である。
【００５２】
本発明の１つの実施形態において、第１の金属３０は、１５５０°Ｃから１９００°Ｃまで、典型的には１６００°Ｃから１７５０°Ｃまでの範囲に保持された流出セルからＴｉを蒸発させ、遠隔の高周波数源を通される窒素の原子／励起線を用いることによって堆積されるＴｉＮである。基板温度は、３００°Ｃ前後とすることができ、窒素流量は、０．５ｓｃｃｍから３．０ｓｃｃｍのまでの間とすることができる。これらの範囲は例示的なものであり、決して本発明を制限するものではない。窒素流量は、堆積チャンバの仕様によって、特定的には、チャンバのポンピング速度によって決まる。ＴｉＮは、化学気相成長又はスパッタリングのような他の方法でも堆積させることもできるが、その技術は重要ではない。
【００５３】
次いで、図１１に示されるようなゲート電極３２が、第１の金属３０の上に形成される。具体的には、第１の金属３０の上に導電性材料のブランケット層が、例えば、物理気相成長、ＣＶＤ、又は蒸着のような周知の堆積プロセスを用いて形成される。ゲート電極３２として用いられる導電性材料は、これらに限定されないが、単結晶、多結晶、又はアモルファス形態のＳｉ又はＳｉＧｅ合金層のようなＳｉ含有材料を含む。ゲート電極３２はまた、導電性金属又は導電性金属合金とすることもできる。上述の導電性材料の組み合わせも、ここで考慮される。Ｓｉ含有材料は、ゲート電極（すなわち導体）３２として好ましいものであり、ポリＳｉが最も好ましい。上述の導電性材料に加えて、本発明は、導体が、完全にシリサイド化されている例、又はシリサイド及びＳｉ又はＳｉＧｅの組み合わせを含むスタックも考慮する。シリサイドは、当業者には公知の従来のシリサイド化プロセスを用いて作られる。完全にシリサイド化されたゲートは、従来の置換ゲート・プロセスを用いて形成することでき、その詳細は、本発明を実施する上で重要ではない。ゲート電極３２材料のブランケット層は、ドープされていても、又はドープされていなくてもよい。ドープされている場合には、これを形成するために、その場ドーピング堆積プロセスを用いることができる。代替的に、ドープされたゲート導体は、堆積、イオン注入、及びアニーリングによって形成することができる。材料スタックをパターン形成する次のエッチング・ステップの前に又は後に、イオン注入及びアニーリングを行うことかできる。ゲート電極３２のドーピングにより、形成されたゲート導体の仕事関数がシフトされる。ｎＦＥＴのためのドーパント・イオンの説明に役立つ実例は、元素周期表のＶＡ族の元素を含み、ｐＦＥＴが形成されるときにＩＩＩＡ族元素を用いることができる。本発明のこの時点で堆積されるゲート電極３２の厚さすなわち高さは、用いられる堆積プロセスによって変わり得る。典型的には、ゲート電極３２は、約２０ｎｍから約１８０ｎｍまでの垂直方向の厚さを有し、約４０ｎｍから約１５０ｎｍまでの厚さがより典型的である。
【００５４】
次に、ゲート・スタック（誘電体スタック及び電極スタックを含む）が、リソグラフィ及び上述した材料層のエッチングによって形成される。ゲート・スタックの形成後に形成された結果として得られる構造体が、例えば、図１２に示される。
【００５５】
材料スタックのパターン形成に続いて、少なくとも１つのスペーサ（図示せず）が、常にではないが、典型的に、パターン形成された材料スタックの各々の露出された側壁上に形成される。少なくとも１つのスペーサは、酸化物、窒化物、酸窒化物、及び、又はそれらのいずれかの組み合わせのような絶縁体からなる。この少なくとも１つのスペーサは、堆積又はエッチングによって形成される。
【００５６】
少なくとも１つのスペーサの幅は、ソース及びドレインのシリサイド・コンタクト（後で形成される）が、パターン形成された材料スタックの縁部の下を過剰に侵さないようにするのに十分なだけ広くなければならない。典型的には、少なくとも１つのスペーサが、下部において計測された約２０ｎｍから約８０ｎｍまでの幅を有するとき、ソース／ドレインのシリサイドは、パターン形成された材料スタックの縁部の下を侵さない。
【００５７】
パターン形成された材料スタックは、本発明のこの時点で、それに熱酸化、窒化、又は酸窒化処理を行うことによって非活性化することもできる。非活性化ステップは、材料スタックの周りに非活性化材料の薄層を形成する。このステップは、前のスペーサ形成ステップの代わりに、又はそれと併せて用いることかできる。スペーサ形成ステップと共に用いられるとき、材料スタック非活性化プロセスの後に、スペーサ形成が行われる。
【００５８】
ソース／ドレイン延長部及びソース／ドレイン拡散領域（同じく図示せず）が、基板内に形成される。イオン注入及びアニーリング・ステップを用いて、ソース／ドレイン拡散領域が形成される。アニーリング・ステップは、前の注入ステップによって注入されたドーパントを活性化させるように働く。イオン注入及びアニーリングのための条件は、当業者には公知である。ソース／ドレイン拡散領域は、従来の延長注入を用いてソース／ドレイン注入を行う前に形成された延長注入領域を含むこともできる。延長注入に続いて、活性化アニールを行うか、或いは延長注入中にドーパントを注入することができ、同じ活性化アニール・サイクルを用いてソース／ドレイン注入を活性化させることができる。ここでは、ハロ注入も考慮される。
【００５９】
場合によっては、界面層／半導体基板の界面の状態を不活性化させるために、４００°Ｃから５５０°Ｃまでの間で行われる形成ガス・アニール（５−１０％の水素）が続くこともある。
【００６０】
当業者には公知の処理ステップを用いて、シリサイド化されたコンタクト（ソース／ドレイン及びゲート）の形成、並びに、金属相互接続とのＢＥＯＬ（ラインのバック・エンド）相互接続レベルの形成といった、更なるＣＭＯＳ処理を形成することができる。
【００６１】
本発明のさらに別の実施形態において、デバイス領域の１つの中に金属／金属ゲート電極スタックを形成することができる。金属／金属ゲート電極スタックは、第１の金属及び第２の金属を含む。第１の金属を形成するための上述された技術の１つを用いて、第１の金属３０と同じ金属又は異なる金属からなることができる第２の金属が、第１の金属の上に形成される。１つの実施形態において、第１の金属及び第２の金属は、ＴｉＮからなる。次いで、ゲート電極３２を形成する前に、リソグラフィ及びエッチングによって、第２の金属がデバイス領域の１つから選択的に除去される。具体的には、ｎＦＥＴ誘電体及び希土類金属含有層又はアルカリ金属含有層が堆積された後、第１の金属層が堆積される。次に、パターン形成されたブロック層が、ｎＦＥＴ領域の上に形成され、ｐＦＥＴポリ電極に対してこれらの材料を選択的に除去することができる乾式又は湿式エッチングを用いて、金属層、希土類又はアルカリ金属含有層、ｎＦＥＴ誘電体、及び界面層（存在する場合）が除去される。次いで、ｎＦＥＴ、ｐＦＥＴ、及び分離領域を含むウェハ全体の上に第２の金属が堆積される。この実施形態においては、最終的なデバイス構造体は、１つのゲート・スタック内に２つの金属層を含み、Ｓｉ含有層を備えた少なくとも別のゲート・スタック内にある１つの金属層だけが、ゲート誘電体の近くにある。
【００６２】
図１３−図１８は、本発明の代替的な実施形態を示す。代替的な実施形態は、最初に、図１に示される構造体を準備するステップで開始する。この構造体を形成した後、ｐＦＥＴ誘電体２２（上述のような）が、基板１０の露出面上に形成され、例えば、図１３に示される構造体を提供する。ｐＦＥＴ誘電体２２を形成する前に、両方のデバイス領域において、基板１０の表面上に界面層（上述のような）が存在し得ることに留意されたい。
【００６３】
図１４は、デバイス領域の両方において、ｎＦＥＴ誘電体２２上にＳｉ含有電極２５を形成した後の図１３の構造体を示す。Ｓｉ含有電極２５は、例えば、ＣＶＤ、蒸着、ＰＥＣＶＤ、スピン・オン・コーティング等の従来の堆積プロセスを用いて形成される。本発明のこの時点において、Ｓｉ含有電極２５は、典型的には、約１ｎｍから約６０ｎｍまでの厚さを有し、約５ｎｍから約２５ｎｍまでの厚さがより典型的である。代替的な実施形態のこの時点において形成されるＳｉ含有電極２５は、本質的に、上述の薄膜化されたＳｉ含有電極２４´と同等であることに留意されたい。
【００６４】
次に、ｐＦＥＴデバイス領域１４を保護する第１のパターン形成されたブロック・マスク（図示せず）が形成され、その後、露出されたＳｉ含有電極２５及び下にあるｐＦＥＴ誘電体２２が、ｎＦＥＴデバイス領域１２からこれらの材料層を選択的に除去できる１つ又は複数のエッチング・ステップを用いて、ｎＦＥＴデバイス領域１２から除去される。層２５及び２２をｎＦＥＴデバイス領域１２から除去する際に、単一のエッチング・ステップを用いることができ、又は、異なる化学エッチング液を用いるエッチング・ステップの組み合わせを用いることもできる。ｎＦＥＴデバイス領域１２内の基板１０（又は代替的に界面層）を露出させた後、第１のパターン形成されたブロック・マスクを除去し、図１５に示される構造体を提供する。
【００６５】
図１６は、デバイス領域の両方の中にｎＦＥＴ誘電体スタック２８（上述のような）を形成した後の構造体を示す。次いで、ｎＦＥＴデバイス領域１２内の材料層を保護する第２のパターン形成されたブロック・マスク（図示せず）を形成し、次いで、ｐＦＥＴデバイス領域１４から層２８を選択的に除去できる１つ又は複数のエッチング・ステップを用いて、ｎＦＥＴデバイス領域１２からｎＦＥＴ誘電体スタック２８を除去し、Ｓｉ含有電極２５の上で停止する。次いで、従来の剥離ステップを用いて、第２のパターン形成されたブロック・マスクを除去し、例えば、図１７に示されたような構造体を提供する。
【００６６】
図１８は、第１の金属３０及びゲート電極３２を形成し、デバイス領域内に材料スタックの各々をパターン形成し、パターン形成されたゲート電極スタックを形成した後に形成された構造体を示す。
【００６７】
上記の処理ステップを修正し、Ｓｉ含有電極２５を、ｐＦＥＴデバイス領域の代わりにｎＦＥＴデバイス領域内に形成できることに留意されたい。
【００６８】
本発明のさらに別の実施形態においては、金属／金属ゲート電極スタックをデバイス領域の一方の中に形成することができる。金属／金属ゲート電極スタックは、第１の金属及び第２の金属（上述のような）を含む。
【００６９】
図１８に示される構造体を上述のように処理し、それぞれｎＦＥＴデバイス及びｐＦＥＴデバイスの他の要素を基板１０の表面上に形成することができる。
【００７０】
図１９−図２５は、本発明のさらに別の実施形態を示す（断面図による）図形的な図である。この特定の実施形態を説明する前に、高ｋ誘電体及び金属ゲートを用いるｐＦＥＴデバイスは、高ｋ誘電体内で生じる酸素空位が双極層を生じ、この双極層がｐＦＥＴの有効仕事関数をミッドギャップ方向にシフトさせるために、そのしきい値安定性に問題があることを強調しておく。このことは、ｎＦＥＴデバイスに高ｋ／金属ゲートを短期間用いることについての成算の見込みをほとんどなくする。ｐＦＥＴデバイスのためのＳｉＯＮ／ポリシリコンの最も良く知られた典型的な方法を維持しながら、ｎＦＥＴデバイスに高ｋ／金属ゲートの選択肢を組み込むことは、ｐＦＥＴデバイスのためのＳｉＯＮ／ポリシリコンと組み合わされた埋込みＳｉＧｅの性能向上を可能にする魅力的な方法であるが、これは、３２ｎｍ以下の寸法といった基本原則による制限のために、２つのデバイス間の接合部に残余「ストリンガ」をもたらすことになり、歩留まり問題及び深刻な統合の問題を引き起こす。本出願のこの実施形態は、この特定の問題を解決するものである。
【００７１】
図１９は、分離領域１６によって互いから分離された少なくとも１つのｎＦＥＴデバイス領域１２及び少なくとも１つのｐＦＥＴデバイス領域１４を含む最初の半導体基板１０を示す。最初の構造体は、上述の第１の実施形態に用いられたものと本質的に同じものである。バルク基板１０は、説明目的のためだけに示されており、この実施形態は、半導体オン・インシュレータを用いても等しく良好に機能することに留意されたい。
【００７２】
次に、例えばＳｉＯ２のような厚い犠牲酸化物５０が、両方のデバイス領域内の基板１０上に形成される。厚い犠牲酸化物５０は、従来の熱技術（例えば、酸化など）を用いて形成され、或いは従来の堆積プロセスを用いることができる。本発明のこの時点で形成された厚い犠牲酸化物５０は、典型的には、約１ｎｍから約２０ｎｍまでの厚さを有し、約３ｎｍから約１０ｎｍまでの厚さがより典型的である。
【００７３】
厚い犠牲酸化物５０を形成した後、ＣＶＤ又はＰＥＣＶＤのような従来の堆積プロセスを用いて、厚い犠牲酸化物５０の上に窒化シリコン層５２が形成される。本発明のこの実施形態においては、窒化シリコン層５２は、研磨停止層として働く。窒化シリコン層５２は、典型的には、約５ｎｍから約７５ｎｍまでの厚さを有し、約２０ｎｍから約４０ｎｍまでの厚さがより典型的である。
【００７４】
厚い犠牲酸化物５０及び窒化シリコン５２の層を含む、結果として得られる構造体が、例えば、図２０に示される。図２１は、ｐＦＥＴデバイス領域１４から窒化シリコン層５２を選択的に除去した後に形成された構造体を示す。この構造体は、最初に、ｎＦＥＴデバイス領域１２の上にパターン形成されたブロック・マスク（図示せず）を準備することによって形成される。パターン形成されたブロック・マスクの形成の際に、堆積及びリソグラフィが用いられる。次いで、窒化シリコンを選択的に除去するエッチング・プロセスを用いて、ｐＦＥＴデバイス領域１４から窒化シリコン層５２を除去する。エッチング後、パターン形成されたブロック・マスクが構造体から除去され、図２１に示される構造体を提供する。
【００７５】
図２２は、ｎＦＥＴデバイス領域１２内の窒化シリコン層５２をブロック・マスクとして用い、ｐＦＥＴデバイス領域１４内に酸窒化シリコン層５４を選択的に形成することによって、犠牲酸化物５０がｐＦＥＴデバイス領域１４から除去された後に形成された構造体を示す。ｐＦＥＴデバイス領域１４から犠牲酸化物層５０を除去する際に、酸化物を選択的に除去できるエッチング・プロセスを用い、酸窒化シリコン層５４を形成するのに、従来の堆積プロセス又は熱技術を用いる。本発明のこの実施形態において、酸窒化シリコン５４がｐＦＥＴ誘電体として働くことに留意されたい。図２２は、ｐＦＥＴデバイス領域１２内の露出された基板１０上にｐＦＥＴ誘電体２２（上述のような）を形成した後の構造体も示す。
【００７６】
次に、図２３に示されるように、上述のようなＳｉ含有電極２４が、両方のデバイス領域内の構造体上に形成される。図２４に示されるような構造体を提供するために、化学機械研磨のような平坦化プロセスが用いられる。図２４に示される構造体は、ｎＦＥＴデバイス領域１２内に残っている窒化シリコン層５２の表面とほぼ同一平面上にある表面を有する、ｐＦＥＴデバイス領域１４内の薄膜化されたＳｉ含有電極２４´を含む。
【００７７】
Ｓｉ含有材料を薄膜化した後、ｎＦＥＴデバイス領域１２から窒化シリコン層５２を除去し、例えば、図２５に示される構造体を提供する。最初に、酸化シリコン層（図示せず）をｐＦＥＴのＳｉ構造体の表面上に形成することによって、窒化シリコン層５２が除去される。酸化シリコン層は、熱酸化によって形成される。酸化シリコン層は薄いものであり（約１０ｎｍ又はそれより小さいオーダー）、ＳｉＮ除去プロセス中に、ｐＦＥＴデバイス領域１４内のＳｉ含有電極２４´が孔食するのを防止する。高温リン酸のようなエッチング・プロセスを用いて、ｎＦＥＴデバイス領域１２から窒化シリコン層５２を除去する。
【００７８】
選択的エッチング・プロセスを用いてｎＦＥＴデバイス領域から酸化シリコン層５０を除去した後、次いで、図８−図１２に示されるような処理ステップを行い、本発明のこの実施形態の半導体構造を提供する。
【００７９】
上述のような本発明の種々の実施形態は、分離領域１６によって分離された、少なくとも１つのｎＦＥＴデバイス領域１２及び少なくとも１つのｐＦＥＴデバイス領域１４を含有する半導体基板１０を含む半導体構造を提供するものであることに留意されたい。本発明によると、二酸化シリコンに等しいか又はこれより大きい正味（すなわち全ての誘電体の合計）誘電率を有する第１の誘電体スタック（すなわちｎＦＥＴ誘電体スタック２８）が、少なくとも１つのｎＦＥＴデバイス領域１２内の基板１０上に配置され、二酸化シリコンに等しいか又はこれより大きい正味誘電率を有する第２の誘電体スタック（すなわちｐＦＥＴ誘電体２２）が、少なくとも１つのｐＦＥＴデバイス領域１４内の基板１０の表面上に配置される。本発明において提供される構造体の各々は、第１の誘電体スタック又は第２の誘電体スタックのいずれかの上に配置された第１の金属層を含む第１のゲート電極スタックと、６０ｎｍより薄い厚さを有する少なくともＳｉ含有電極２４´及び２５を含む第２のゲート電極スタックとを含み、第１の誘電体スタック又は第２の誘電体スタック上に配置された上にある第１の金属３０は、第１のゲート電極スタックを含まない。第２のゲート電極スタックは、ｐＦＥＴデバイス領域１４内の第２の誘電体スタックの上に配置され、第１のゲート電極スタックは、ｎＦＥＴデバイス領域１２内の第１の誘電体スタックの上に配置されることが好ましい。
【００８０】
本発明は、特にその好ましい実施形態に関して示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び細部における上記の及びその他の変更を行い得ることを理解するであろう。したがって、本発明は、説明され、示された正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲に含まれることが意図されている。
【図面の簡単な説明】
【００８１】
【図１】本発明の１つの実施形態の最初の構造を示す断面図である。
【図２】本発明の１つの実施形態の犠牲層１８を設けた後の断面図である。
【図３】本発明の１つの実施形態のブロックマスク２０を設けた後の断面図である。
【図４】本発明の１つの実施形態のｐＦＥＴ誘電体２２を設けた後の断面図である。
【図５】本発明の１つの実施形態のＳｉ含有ゲート電極２４を設けた後の断面図である。
【図６】本発明の１つの実施形態のイオン注入ステップを示すための断面図である。
【図７】本発明の１つの実施形態のＳｉ含有電極の薄膜化後の断面図である。
【図８】本発明の１つの実施形態のｎＦＥＴ誘電体スタック２８形成後の断面図である。
【図９】本発明の１つの実施形態のブロックマスク２０´´´を設けた後の断面図である。
【図１０】本発明の１つの実施形態の第１の金属３０を設けた後の断面図である。
【図１１】本発明の１つの実施形態のゲート電極３２を設けた後の断面図である。
【図１２】本発明の１つの実施形態のゲートスタック形成後の断面図である。
【図１３】本発明の別の実施形態の最初の構造を示す断面図である。
【図１４】本発明の別の実施形態のＳｉ含有電極２５を設けた後の断面図である。
【図１５】本発明の別の実施形態のｎＦＥＴデバイス領域１２からｐＦＥＴ誘電体２２とＳｉ含有電極２５を除去した後の断面図である。
【図１６】本発明の別の実施形態のｎＦＥＴ誘電体スタック２８を設けた後の断面図である。
【図１７】本発明の別の実施形態のｐＦＥＴ領域１４から層２８を除去した後の断面図である。
【図１８】本発明の別の実施形態のゲート電極スタックを形成した後の図形的な断面図である。
【図１９】本発明のさらに別の実施形態の最初の構造を示す断面図である。
【図２０】本発明のさらに別の実施形態の犠牲酸化物５０及び窒化Ｓｉ５２を設けた後の断面図である。
【図２１】本発明のさらに別の実施形態のブロックマスク５２を設けた後の断面図である。
【図２２】本発明のさらに別の実施形態の酸窒化Ｓｉ層５４を選択的に除去した後の断面図である。
【図２３】本発明のさらに別の実施形態のＳｉ含有電極２４を設けた後の断面図である。
【図２４】本発明のさらに別の実施形態の表面を平坦化した後の断面図である。
【図２５】本発明のさらに別の実施形態のｎＦＥＴ領域１２から窒化Ｓｉ層５２を除去した後の断面図である。
【符号の説明】
【００８２】
１０：基板
１２：ｎＦＥＴデバイス領域
１４：ｐＦＥＴデバイス領域
１６：分離領域
１８：犠牲層
２０、２０´、２０´´´：ブロック・マスク
２２：ｐＦＥＴ誘電体
２４、２４´：Ｓｉ含有電極
２８：ｎＦＥＴ誘電体スタック
３０：第１の金属
３２：ゲート電極
５０：犠牲酸化物
５２：窒化シリコン層
５４：酸窒化シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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