(57)【要約】【課題】コレクタ・エミッタ電流特性を向上させ、下降時間を短縮し、さらに寄生サイリスタのラッチアップ耐量を向上させた半導体装置を提供する。【課題手段】複数の単位半導体素子からなる横型の半導体装置であって、それぞれの単位半導体素子が、第１導電型の半導体基板と、半導体基板に設けられた第２導電型の半導体領域と、半導体領域中に設けられた第１導電型のコレクタ層と、半導体領域中に、コレクタ層から間隔を隔ててコレクタ層を囲むように設けられた環状の第１導電型のベース層と、ベース層中に設けられ、環状に配置された第２導電型の第１エミッタ層とを含み、第１エミッタ層とコレクタ層との間のキャリアの移動を、ベース層に形成されるチャネル領域で制御するＩＧＢＴからなり、単位半導体素子同士が隣接して設けられる。【選択図】図１
2007194575.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位半導体素子からなる横型の半導体装置であって、それぞれの該単位半導体素子が、
第１導電型の半導体基板と、
該半導体基板に設けられた第２導電型の半導体領域と、
該半導体領域中に設けられた第１導電型のコレクタ層と、
該半導体領域中に、該コレクタ層から間隔を隔てて該コレクタ層を囲むように設けられた環状の第１導電型のベース層と、
該ベース層中に設けられ、環状に配置された第２導電型の第１エミッタ層とを含み、該第１エミッタ層と該コレクタ層との間のキャリアの移動を、該ベース層に形成されるチャネル領域で制御するＩＧＢＴからなり、
該単位半導体素子同士が隣接して設けられたことを特徴とする半導体装置。
【請求項２】
複数の単位半導体素子からなる横型の半導体装置であって、それぞれの該単位半導体素子が、
半導体基板と、
該半導体基板に設けられた第２導電型の半導体領域と、
該半導体領域中に設けられた第１導電型のコレクタ層と、
該半導体領域中に、該コレクタ層から間隔を隔てて該コレクタ層を囲むように設けられた環状の第１導電型のベース層と、
該ベース層中に設けられ、環状に配置された第２導電型の第１エミッタ層とを含み、該第１エミッタ層と該コレクタ層との間のキャリアの移動を、該ベース層に形成されるチャネル領域で制御するＩＧＢＴからなり、
該単位半導体素子同士が隣接して設けられ、
更に該半導体基板と該半導体領域との間に、絶縁膜が設けられたことを特徴とする半導体装置。
【請求項３】
上記第１エミッタ層が、無端状に形成されたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
上記ベース層中に、上記第１エミッタ層を囲むように、第１導電型の第２エミッタ層が設けられたことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
上記第１エミッタ層が、環状かつ無端状の本体領域と該本体領域から外方に突出した凸部領域からなり、該凸部領域においてエミッタ電極と接続されたことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
上記半導体領域中に、上記ベース層の底面に接するように、第１導電型の領域を設けたことを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
上記凸部領域が、上記本体領域の半径方向に延びるように該本体領域の周囲に略等間隔で配置され、隣り合った２つの該凸部領域の間隔（Ｗ１）が、該凸部領域の幅（Ｗ２）より大きい（Ｗ１＞Ｗ２）ことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
上記凸部領域の端部に、上記本体領域の接線方向に延びた端部領域を含み、該端部領域が上記エミッタ電極と接続されたことを特徴とする請求項５〜７のいずれかに記載の半導体装置。
【請求項９】
隣接する２つの上記単位半導体素子にそれぞれ含まれる上記第２エミッタ層と、２つの該第２エミッタ層に共通の接線とに囲まれた領域に、第１導電型の領域が設けられたことを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
互いに隣接する３つの上記単位半導体素子にそれぞれ含まれる上記第２エミッタ層に囲まれた領域に、第１導電型の領域が設けられたことを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【請求項１１】
第１導電型の半導体基板と、
該半導体基板に設けられた第２導電型の半導体領域と、
該半導体領域中に設けられた第１導電型のコレクタ層と、
該半導体領域中に、該コレクタ層から間隔を隔てて設けられた第１導電型のベース層と、
該ベース層中に設けられた、第２導電型の第１エミッタ層とを含み、該第１エミッタ層と該コレクタ層との間のキャリアの移動を、該ベース層に形成されるチャネル領域で制御する横型の半導体装置であって、
該半導体領域中に、該ベース層の底面に接するように第１導電型の領域を設けたことを特徴とする半導体装置。
【請求項１２】
半導体基板と、
該半導体基板に設けられた第２導電型の半導体領域と、
該半導体領域中に設けられた第１導電型のコレクタ層と、
該半導体領域中に、該コレクタ層から間隔を隔てて該コレクタ層を囲むように設けられた無端状の第１導電型のベース層と、
該ベース層中に設けられた、無端状の第２導電型の第１エミッタ層とを含み、該第１エミッタ層と該コレクタ層との間のキャリアの移動を、該ベース層に形成されるチャネル領域で制御する横型の半導体装置であって、
更に該半導体基板と該半導体領域との間に絶縁膜が設けられ、該半導体領域中に、該ベース層の底面に接するように第１導電型の領域を設けたことを特徴とする半導体装置。
【請求項１３】
第１導電型の半導体基板と、
該半導体基板に設けられた第２導電型の半導体領域と、
該半導体領域中に設けられた第１導電型のコレクタ層と、
該半導体領域中に、該コレクタ層から間隔を隔てて設けられた第１導電型のベース層と、
該ベース層中に設けられた、第２導電型の第１エミッタ層とを含み、該第１エミッタ層と該コレクタ層との間のキャリアの移動を、該ベース層に形成されるチャネル領域で制御する横型の半導体装置であって、
該第１エミッタ層が、無端状の本体領域と該本体領域から外方に突出した凸部領域からなり、隣り合った２つの該凸部領域の間隔（Ｗ１）が、該凸部領域の幅（Ｗ２）より大きく（Ｗ１＞Ｗ２）、該凸部領域においてエミッタ電極と接続されたことを特徴とする半導体装置。
【請求項１４】
半導体基板と、
該半導体基板に設けられた第２導電型の半導体領域と、
該半導体領域中に設けられた第１導電型のコレクタ層と、
該半導体領域中に、該コレクタ層から間隔を隔てて該コレクタ層を囲むように設けられた無端状の第１導電型のベース層と、
該ベース層中に設けられた、無端状の第２導電型の第１エミッタ層とを含み、該第１エミッタ層と該コレクタ層との間のキャリアの移動を、該ベース層に形成されるチャネル領域で制御する横型の半導体装置であって、
更に該半導体基板と該半導体領域との間に絶縁膜が設けられ、
該第１エミッタ層が、無端状の本体領域と該本体領域から外方に突出した凸部領域からなり、隣り合った２つの該凸部領域の間隔（Ｗ１）が、該凸部領域の幅（Ｗ２）より大きく（Ｗ１＞Ｗ２）、該凸部領域においてエミッタ電極と接続されたことを特徴とする半導体装置。
【請求項１５】
上記凸部領域の端部に、上記本体領域の接線方向に延びた端部領域を含み、該端部領域が上記エミッタ電極と接続されたことを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
上記ベース層中に、上記第１エミッタ層を囲むように、第１導電型の第２エミッタ層が設けられたことを特徴とする請求項１１〜１５のいずれかに記載の半導体装置。
【請求項１７】
複数の単位半導体素子からなる横型の半導体装置であって、それぞれの該単位半導体素子が、
第１導電型の半導体基板と、
該半導体基板に設けられた第２導電型の半導体領域と、
該半導体領域中に設けられた第１導電型のコレクタ層と、
該半導体領域中に、該コレクタ層から間隔を隔てて設けられた第１導電型のベース層と、
該ベース層中に設けられた、第２導電型の第１エミッタ層と第１導電型の第２エミッタ層とを含み、該第１エミッタ層と該コレクタ層との間のキャリアの移動を、該ベース層に形成されるチャネル領域で制御する横型の半導体装置であって、
隣接する２つの上記単位半導体素子にそれぞれ含まれる上記第２エミッタ層と、２つの該第２エミッタ層に共通の接線とに囲まれた領域に、第１導電型の領域が設けられたことを特徴とする半導体装置。
【請求項１８】
複数の単位半導体素子からなる横型の半導体装置であって、それぞれの該単位半導体素子が、
半導体基板と、
該半導体基板に設けられた第２導電型の半導体領域と、
該半導体領域中に設けられた第１導電型のコレクタ層と、
該半導体領域中に、該コレクタ層から間隔を隔てて設けられた第１導電型のベース層と、
該ベース層中に設けられた、第２導電型の第１エミッタ層と第１導電型の第２エミッタ層とを含み、該第１エミッタ層と該コレクタ層との間のキャリアの移動を、該ベース層に形成されるチャネル領域で制御する横型の半導体装置であって、
更に該半導体基板と該半導体領域との間に絶縁膜が設けられ、
隣接する２つの上記単位半導体素子にそれぞれ含まれる上記第２エミッタ層と、２つの該第２エミッタ層に共通の接線とに囲まれた領域に、第１導電型の領域が設けられたことを特徴とする半導体装置。
【請求項１９】
複数の単位半導体素子からなる横型の半導体装置であって、該単位半導体素子が、
第１領域と、
該第１領域を囲む環状のチャネル領域と、
該チャネル領域を囲む環状の第２領域とを含み、該第１領域と該第２領域との間のキャリアの移動を該チャネル領域で制御し、
該単位半導体素子同士が隣接して設けられたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、高耐圧の電力用半導体装置に関する。
【背景技術】
【０００２】
図４９は、全体が７００で表される、従来の横型ｎチャネルＩＧＢＴ（Insulated Gate Bipolar Transistor）の上面図である。また、図５０は、図４９をＸ−Ｘ方向に見た場合の断面図である。
【０００３】
図５０に示すように、ＩＧＢＴ７００は、ｐ型基板１を含む。ｐ型基板１にはｎ−層２が設けられ、更にｎ−層２内にはｎ型バッファ層３が形成されている。また、ｎ型バッファ層３内には、ｐ型コレクタ層４が形成されている。
【０００４】
一方、ｎ−層２中には、ｐ型コレクタ層４から所定の距離を隔てて、ｐ型ベース層５が形成されている。ｐ型ベース層５内には、ｎ型エミッタ層（ｎ＋）６が、ｐ型ベース層５の周辺部より内側にｐ型ベース層５より浅く形成されている。また、ｐ型ベース層５内には、ｐ型エミッタ層（ｐ＋）７も形成されている。
【０００５】
ｎ型バッファ層３とｐ型ベース層５とに挟まれたｎ−層２の表面上には、フィールド酸化膜８が形成されている。また、エミッタ層６とｎ−層２との間の、ｐ型ベース層５に形成されるチャネル領域１５の上には、ゲート酸化膜９を介してゲート配線１０が設けられている。更に、フィールド酸化膜８等を覆うように保護膜１１が設けられている。
【０００６】
ゲート配線１０に電気的に接続されるように、ゲート電極１２が設けられている。また、ｎ型エミッタ層６、ｐ型エミッタ層７の双方に電気的に接続されるように、エミッタ電極１３が形成されている。更に、ｐ型コレクタ層４に電気的に接続されるように、コレクタ電極１４が形成されている。エミッタ電極１３およびコレクタ電極１４とゲート電極１２とは、互いに電気的に分離されている。
【０００７】
図４９に示すように、ＩＧＢＴ７００は、中央にｐ型コレクタ層４があり、その周囲を、ｎ型バッファ層３、ｎ−層２、ｐ型ベース層５、ｎ型エミッタ層６、ｐ型エミッタ層７が順に囲む構造を有し、２つの半円部が直線部で結ばれた無端状となっている。なお、図４９では、理解しやすいように、フィールド酸化膜８、ゲート酸化膜９、ゲート配線１０、ゲート電極１２、保護膜１１、エミッタ電極１３、およびコレクタ電極１４は省略されている。
【特許文献１】特許第３６４７８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図５１は、ＩＧＢＴ７００に一定のゲート・エミッタ間電圧（ＶＧＥ）を印加した状態で、コレクタ・エミッタ間電圧（ＶＣＥ）を印加した時の、コレクタ・エミッタ電流（ＩＣＥ）特性を示す。横軸にコレクタ・エミッタ間電圧（ＶＣＥ）、縦軸にコレクタ・エミッタ電流（ＩＣＥ）を示す。測定温度は室温である。
【０００９】
図５１から分かるように、ＶＣＥを次第に大きくした場合、ＶＣＥが６Ｖ近傍でＩＣＥは約０．２Ａとなり、このあたりから飽和傾向を示す。このため、ＶＣＥを大きくしてもＩＣＥが十分に大きくできないという問題があった。
【００１０】
また、ＶＣＥが０Ｖから６Ｖに至るまでの間においても、ＩＣＥは緩やかな勾配を示しており、オン抵抗（ＶＣＥ／ＩＣＥ）が高いという問題もあった。
【００１１】
図５２は、ＩＧＢＴ７００のターンオフ波形を示したものである。横軸にターンオフ時間、縦軸にコレクタ・エミッタ間電圧（ＶＣＥ）またはコレクタ・エミッタ電流（ＩＣＥ）を示す。図３５中、（ＡＶ）はＶＣＥ値の変化、（ＡＩ）はＩＣＥ値の変化をそれぞれ示す。
【００１２】
図５２から分かるように、下降時間（ＩＣＥが最大値の９０％から１０％になるのに必要な時間）は１μｓを越える大きな値となっている。このように、ｐ型基板１上のｎ−層２にＩＧＢＴを形成した接合分離（ＪＩ）横型ＩＧＢＴ７００は、スイッチングスピードが遅く、スイッチング損失が大きいという問題があった。
【００１３】
また、横型ＩＧＢＴ７００では、インバータ回路における短絡時などにｐ型コレクタ層４／ｎ型バッファ層３／ｎ−層２／ｐ型ベース層５／ｎ型エミッタ層６で形成される寄生サイリスタがラッチアップしてＩＧＢＴ７００の電流密度が大きくなり、破壊され易いという問題もあった。
【００１４】
本発明は、かかる問題点を解決するためになされたものであり、コレクタ・エミッタ電流特性を向上させ、下降時間を短縮し、更に寄生サイリスタのラッチアップ耐量を向上させた半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１５】
本発明は、複数の単位半導体素子からなる横型の半導体装置であって、それぞれの単位半導体素子が、第１導電型の半導体基板と、半導体基板に設けられた第２導電型の半導体領域と、半導体領域中に設けられた第１導電型のコレクタ層と、半導体領域中に、コレクタ層から間隔を隔ててコレクタ層を囲むように設けられた環状の第１導電型のベース層と、ベース層中に設けられ、環状に配置された第２導電型の第１エミッタ層とを含み、第１エミッタ層とコレクタ層との間のキャリアの移動を、ベース層に形成されるチャネル領域で制御するＩＧＢＴからなり、単位半導体素子同士が隣接して設けられたことを特徴とする半導体装置である。
【発明の効果】
【００１６】
以上の説明から分かるように、本発明では、コレクタ・エミッタ電流特性が良好で、下降時間が短く、かつ寄生サイリスタのラッチアップ耐量が高い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１７】
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる横型ｎチャネルＩＧＢＴ（Insulated Gate Bipolar Transistor）の上面図である。また、図２は、図１をＡ−Ａ方向に見た場合の断面図である。
【００１８】
図２に示すように、ＩＧＢＴ１００は、シリコン等のｐ型基板１を含む。ｐ型基板１には、ｎ−層２が設けられている。ｎ−層２内には、ｎ型バッファ層３が選択的に形成されている。また、ｎ型バッファ層３中には、ｐ型コレクタ層４が選択的に形成されている。
なお、バッファ層３を設けないことも可能である（以下の実施の形態においても同じ）。
【００１９】
一方、ｎ−層２中には、ｐ型コレクタ層４から所定の距離を隔てて、ｐ型ベース層５が選択的に形成されている。ｐ型ベース層５内には、ｎ型エミッタ層（ｎ＋）６が、ｐ型ベース層５の周辺部より内側に、ｐ型ベース層５より浅く、選択的に形成されている。また、ｐ型ベース層５内には、ｐ型エミッタ層（ｐ＋）７が形成されている。
【００２０】
ｎ型バッファ層３とｐ型ベース層５とに挟まれたｎ−層２の表面上には、例えばシリコン酸化膜等のフィールド酸化膜８が形成されている。また、エミッタ層６とｎ−層２との間の、ｐ型ベース層５に形成されるチャネル領域１５の上には、シリコン酸化膜等のゲート酸化膜９を介して、ゲート配線１０が設けられている。ゲート配線１０は、例えばアルミニウムからなる。更に、フィールド酸化膜８等を覆うように、例えばシリコン窒化膜等の保護膜１１が設けられている。
【００２１】
ゲート配線１０に電気的に接続されるように、ゲート電極１２が設けられている。ゲート電極１２は、例えばアルミニウムからなる。
また、ｎ型エミッタ層６、ｐ型エミッタ層７の双方に電気的に接続されるように、エミッタ電極１３が形成されている。更に、ｐ型コレクタ層４に電気的に接続されるように、コレクタ電極１４が形成されている。エミッタ電極１３、コレクタ電極１４は、例えばアルミニウムからなる。エミッタ電極１３、コレクタ電極１４、ゲート電極１２は、互いに電気的に分離されている。
【００２２】
また、図１に示すように、本実施の形態１にかかるＩＧＢＴ１００は、中央にｐ型コレクタ層４があり、その周囲を、ｎ型バッファ層３、ｎ−層２、ｐ型ベース層５、ｎ型エミッタ層６、ｐ型エミッタ層７が順に囲む環状の単位ＩＧＢＴが、複数隣接するように並置された構造となっている。ここでは、単位ＩＧＢＴは円形形状としたが、円形に近い楕円形や、円形に近い多角形であってもよい。
なお、図２では、理解しやすいように、フィールド酸化膜８、ゲート酸化膜９、ゲート配線１０、ゲート電極１２、保護膜１１、エミッタ電極１３、およびコレクタ電極１４は省略されている。また、単位ＩＧＢＴのエミッタ電極１３、コレクタ電極１４、ゲート電極１２同士は、それぞれ電気的に接続されている。
【００２３】
図３は、全体が１５０で表される、本実施の形態１にかかる他のＩＧＢＴの上面図である。隣り合った円形形状の単位ＩＧＢＴのｐ型エミッタ層７が部分的に重なる以外は、ＩＧＢＴ１００と同じ構造である。
【００２４】
図４は、ＩＧＢＴを、従来構造のように細長い１つの無端状のＩＧＢＴ７００から形成した場合と、本実施の形態１にかかるＩＧＢＴ１５０のように複数の円形形状の単位ＩＧＢＴから形成した場合の、単位ＩＧＢＴの個数と総チャネル幅との関係を示す。図４において、横軸が単位ＩＧＢＴの個数、縦軸が総チャネル幅である。
【００２５】
細長い１つのＩＧＢＴとするよりも、円形形状の単位ＩＧＢＴを複数並置した方が、総チャネル幅が長くなり、１０個の単位ＩＧＢＴを並置した場合の総チャネル幅は、１つのＩＧＢＴのチャネル幅の約２倍となる。
【００２６】
図５は、３つの単位ＩＧＢＴからなるＩＧＢＴ１５０の上に、従来構造のＩＧＢＴ７００のチャネル領域を重ねて描いたものである。本実施の形態１にかかるＩＧＢＴ１５０を用いることにより、チャネル幅が大きくなることがわかる。
【００２７】
図６は、図５で比較した本実施の形態１にかかるＩＧＢＴ１５０と、従来構造のＩＧＢＴ７００との表面積（占有面積）を比較したグラフである。横軸に単位ＩＧＢＴの個数、縦軸にＩＧＢＴの表面積を示す。単位ＩＧＢＴの個数が多い構造ほど、従来構造に比較して表面積を小さくできることがわかる。
例えば、図７に示すように、３個の単位ＩＧＢＴからＩＧＢＴ１５０を形成した場合、従来構造のＩＧＢＴ７００に比較して、斜線で示された部分の面積だけＩＧＢＴの表面積を小さくできる。
【００２８】
このように、面積が限られた領域に横型ＩＧＢＴを形成する場合、本実施の形態１にかかるＩＧＢＴ１００、１５０を用いることにより、従来構造のＩＧＢＴ７００より表面積（専有面積）が小さくなり、かつ総チャネル幅を長くすることができる。
【００２９】
図８は、実施の形態１にかかるＩＧＢＴ１５０に一定のゲート・エミッタ間電圧（ＶＧＥ）を印加した状態で、コレクタ・エミッタ間電圧（ＶＣＥ）を印加した時の、コレクタ・エミッタ電流（ＩＣＥ）特性を示す。横軸にコレクタ・エミッタ間電圧（ＶＣＥ）、縦軸にコレクタ・エミッタ電流（ＩＣＥ）を示す。測定温度は室温である。
【００３０】
図８から分かるように、ＶＣＥを次第に大きくした場合、ＶＣＥが６Ｖ近傍でＩＣＥは約０．４Ａとなり、このあたりから飽和傾向を示すが、この時のＩＣＥは従来構造のＩＧＢＴ（図５１参照）に比較して約２倍程度の大きな値となっている。また、ＶＣＥが０Ｖから６Ｖに至るまでの間においても、従来構造のＩＧＢＴに比較して勾配が大きくなり、オン抵抗（ＶＣＥ／ＩＣＥ）が低いことがわかる。
これらのＩＣＥ特性の向上は、従来構造のＩＧＢＴ７００に比較して、総チャネル幅が長くなったことに起因するものである。
【００３１】
なお、図４〜８では、ＩＧＢＴ１５０を用いて説明したが、ＩＧＢＴ１００でもほぼ同様の結果となる。
【００３２】
実施の形態２．
図９は、全体が２００で表される、本発明の実施の形態２にかかる横型ｎチャネルＩＧＢＴの上面図である。また、図１０は、図９をＢ−Ｂ方向に見た場合の断面図である。図９、１０中、図１、２と同一符号は、同一又は相当箇所を示す。
【００３３】
図１０に示すように、ＩＧＢＴ２００は、ｐ型基板１とｎ−層２との間に、例えばシリコン酸化膜からなる埋め込み酸化膜２０が形成されたＳＯＩ構造となっている。他の構造は、ＩＧＢＴ１００と同じである。図９の上面図に示すＩＧＢＴ２００の構造は、図２のＩＧＢＴ１００の構造と同じである。かかる構造では、ｎ−層２の導電型とは関係なく、基板１の導電型を選択できる。
【００３４】
図１１は、全体が２５０で表される、本実施の形態２にかかる他のＩＧＢＴの上面図である。隣り合った円形形状の単位ＩＧＢＴのｐ型エミッタ層７が部分的に重なる以外は、ＩＧＢＴ２００と同じ構造である。
【００３５】
なお、実施の形態１のＩＧＢＴ１００、１５０を接合分離型と呼び、本実施の形態２のＩＧＢＴ２００、２５０を誘電体分離と呼ぶことができる。
【００３６】
図１２は、ＩＧＢＴ２００のターンオフ波形を示したものである。横軸にターンオフ時間、縦軸にコレクタ・エミッタ間電圧（ＶＣＥ）またはコレクタ・エミッタ電流（ＩＣＥ）を示す。図１２中、（１Ｖ）、（１Ｃ）は、実施の形態１にかかるＩＧＢＴ１００のＶＣＥ値、ＩＣＥ値の変化を示し、（２Ｖ）、（２Ｃ）は、実施の形態２にかかるＩＧＢＴ２００のＶＣＥ値、ＩＣＥ値の変化を示す。
【００３７】
図３５に示す従来構造のＩＧＢＴ７００では、下降時間（ｔｆ：ＩＣＥが最大値の９０％から１０％になるのに必要な時間）は１μｓを越える大きな値となっていたが、実施の形態２にかかるＩＧＢＴ（（２Ｃ）参照）では約０．５μｓとなる。このように、実施の形態２にかかるＩＧＢＴでは、従来のＩＧＢＴ（図５２）に比較してスイッチング速度が速くなり、スイッチング損失が小さくなる。なお、抵抗負荷スイッチングさせた時のターンオフ波形において、ＶＣＥが上昇した場合、ＶＣＥの上昇率と絶対値がほぼ同程度の下降率で、ＩＣＥは減少している。
【００３８】
図１３は、上述の実施の形態１にかかる接合分離横型ＩＧＢＴ１００の、抵抗負荷スイッチングターンオフ時（１０．６μｓ）の電流分布（実線）、電圧分布（破線）、および空乏領域境界線（一点鎖線）を示したものであり、図１の断面図に対応している。
【００３９】
接合分離横型ＩＧＢＴ１００の場合、エミッタ側から拡がる空乏層は、コレクタ側だけでなくｐ型基板側にも拡がり、電位分布や電流分布もｐ型基板側に分布している。このため、コレクタ側への空乏化が抑制されて、ＶＣＥの上昇は比較的穏やかになる。この結果、これに対応するＩＣＥの減少も、比較的穏やかなものとなる。
【００４０】
図１４は、上述の実施の形態１にかかる接合分離横型ＩＧＢＴ１００の、抵抗負荷スイッチングターンオフ時（１０．６μｓ）のホールの分布（実線で表示）を示したものであり、図１の断面図に対応している。
接合分離横型ＩＧＢＴ１００は、図１３に示したように、エミッタ側からコレクタ側への空乏化が抑制されるため、ｎ−層内やｐ型基板内に多くのホールが分布している。ｎ−層内やｐ型基板内に多くのホールが分布すると、ホールが消失するまでに時間を要するため、下降時間（ｔｆ）が比較的長くなる。
【００４１】
図１５は、上述の実施の形態１にかかる接合分離横型ＩＧＢＴ１００の、抵抗負荷スイッチングターンオフ時（１０．６μｓ）の（ａ）ホール分布、（ｂ）電子分布、および（ｃ）平衡状態での濃度分布であり、ｎ−層内の一定の深さにおけるコレクタ側からエミッタ側までの分布を示す。
【００４２】
図１３に示すように、接合分離横型ＩＧＢＴ１００では、エミッタ側からコレクタ側への空乏化が抑制されるため、空乏層が拡がっていないｎ−層内に、平衡状態での濃度以上の過剰ホールや過剰電子が分布している。過剰ホールや過剰電子がｎ−層内に多く分布することにより、過剰ホールや過剰電子がｎ−層内から消失するまでの時間が長くなる。このため、従来構造のＩＧＢＴ７００に比べて、下降時間（ｔｆ）は若干だけ速くなるに留まる。
【００４３】
一方、図１６は、実施の形態２にかかる誘電体分離横型ＩＧＢＴ２００の、抵抗負荷スイッチングターンオフ時（１０．６μｓ）の電位分布（実線）、（ｂ）電流分布（破線）、および空乏領域境界線（一点鎖線）を示したものであり、図１０の断面図に対応している。
【００４４】
誘電体分離横型ＩＧＢＴ２００の場合、ｎ−層とｐ型基板との間に埋め込み酸化膜が存在するため、エミッタ側から拡がる空乏層はｐ型基板には拡がらず、ｎ−層内でコレクタ側に拡がる。従って、ｐ型基板には、電流分布や電位分布は存在しない。このため、コレクタ側への空乏化が進み、ＶＣＥが上昇する。この結果、対応するＩＣＥも上昇し、下降時間（ｔｆ）が速くなる。
【００４５】
図１７は、実施の形態２にかかる誘電体分離横型ＩＧＢＴ２００の、抵抗負荷スイッチングターンオフ時（１０．６μｓ）のホールの分布（実線で示す）を示したものであり、図１０の断面図に対応している。
誘電体分離横型ＩＧＢＴ２００は、図１６に示すように、エミッタ側からコレクタ側への空乏化が促進されるため、ｎ−層内に分布しているホールは少ない。これにより、ｎ−層内に分布しているホールが消失するまでの時間が短くなり、下降時間（ｔｆ）は短くなる。
【００４６】
図１８は、誘電体分離横型ＩＧＢＴ２００の、抵抗負荷スイッチングターンオフ時（１０．６μｓ）の（ａ）ホール分布、（ｂ）電子分布、および（ｃ）平衡状態での濃度分布であり、ｎ−層内の一定の深さでコレクタ側からエミッタ側までの分布を示す。
【００４７】
誘電体分離横型ＩＧＢＴ２００では、上述のようにエミッタ側からコレクタ側への空乏化が促進されるため、ｎ−層において空乏層が拡がっていない領域は少ない。このため、ｎ−層では、平衡状態での濃度以上のホールや電子（過剰ホール、過剰電子）は少ない。ｎ−層内の過剰ホールや過剰電子が少ないと、過剰ホールや過剰電子が消失するまでの時間が短くなり、結果として下降時間（ｔｆ）が速くなる。
【００４８】
従って、実施の形態２にかかるＩＧＢＴ２００では、実施の形態１にかかるＩＧＢＴ１００で実現できたエミッタ電流（ＩＣＥ）特性の向上に加え、下降時間（ｔｆ）の短縮も可能となる。
【００４９】
図１６〜１８では、ＩＧＢＴ２００について説明したが、ＩＧＢＴ２５０においても略同様の効果が得られる。
なお、ｐ型基板１とｎ−層２との間に絶縁膜２０を設ける構造は、従来構造のＩＧＢＴにも適用可能である。
【００５０】
実施の形態３．
図１９は、全体が３００で表される、本発明の実施の形態３にかかる横型ｎチャネルＩＧＢＴの断面図であり、図１のＡ−Ａ方向と同じ方向に見た場合を示す。図１９中、図２と同一符号は、同一又は相当箇所を示す。
【００５１】
図１９に示すＩＧＢＴ３００では、エミッタ側に、ｐ型ベース層５より幅が狭く、かつｐ型ベース層５よりも深くｐ型基板１に到達しない深さのｐ−層３０が、ｐ型ベース層５の底面に接するように設けられている。他の構造は、図２のＩＧＢＴ１００と同じである。
【００５２】
図２０は、全体が３５０で表される、本発明の実施の形態３にかかる他の横型ｎチャネルＩＧＢＴの断面図であり、図９のＢ−Ｂ方向と同じ方向に見た場合を示す。図２０中、図１０と同一符号は、同一又は相当箇所を示す。
【００５３】
図２０に示すＩＧＢＴ３５０では、エミッタ側に、ｐ型ベース層５より幅（図２０では左右方向の長さ）が狭く、かつｐ型ベース層５よりも深く埋め込み絶縁膜２０に到達しない深さのｐ−層３０が、ｐ型ベース層５の底面に接するように設けられている。他の構造は、図１０のＩＧＢＴ２００と同じである。
【００５４】
図２１は、上述の実施の形態２にかかる誘電体分離横型ＩＧＢＴ２００の抵抗負荷スイッチングターンオフ時（１０．６μｓ）の電流分布（実線）、電界分布（破線）、および空乏領域境界線（一点鎖線）であり、図１０の断面図に対応している。
【００５５】
また、図２２は、本実施の形態３にかかる誘電体分離横型ＩＧＢＴ３５０の抵抗負荷スイッチングターンオフ時（１０．６μｓ）の、電流分布（実線）、電界分布（破線）、および空乏領域境界線（一点鎖線）であり、図２０の断面図に対応している。
【００５６】
図２１を見ると、埋め込み絶縁膜を備えた誘電体分離構造の場合、電流は、埋め込み酸化膜の直上のｎ−層を流れることがわかる。
このため、ｐ型ベース層の下部にｐ−層を設けることにより、エミッタ側のｎ−層に到達したホール電流は、ｐ−層底部の高電界部へ流れ込み易くなる。
【００５７】
ＩＧＢＴ３５０を示す図２２をみると、ｎ型エミッタ層の直下を流れるホール電流が、ＩＧＢＴ２５０（図２１）に比べて少なくなっている。この結果、ＩＧＢＴ３５０ではＩＧＢＴ２５０に比較して寄生サイリスタが動作しにくくなり、ラッチアップ耐量が向上する。
【００５８】
また、ＩＧＢＴ３５０では、ｐ−層の幅がｐ型ベース層の幅よりも狭い。このため、エミッタ側のｎ−層に到達したホール電流は、ｐ−層内をほぼ上向きにエミッタ電極へ流れ、ｐ−層のないＩＧＢＴ２５０に比較して、下降時間（ｔｆ）をより短縮できる。
【００５９】
このように、本実施の形態にかかるＩＧＢＴ３００、３５０では、ｐ型ベース層の下部にｐ−層を設けることにより、寄生サイリスタのラッチアップを防止するとともに、下降時間（ｔｆ）を短くすることができる。特に、埋め込み絶縁膜を設けたＩＧＢＴ３５０において顕著な効果を得ることができる。
なお、ｐ型ベース層の下部にｐ−層を設ける構造は、従来構造のＩＧＢＴに適用することも可能であり、同様の効果が得られる。
【００６０】
実施の形態４．
図２３は、全体が４００で表される、本発明の実施の形態４にかかる横型ｎチャネルＩＧＢＴの一部を示す上面図であり、ｐ型ベース層５内に形成されたｎ型エミッタ（ｎ＋）層６（エミッタ電極との接続領域（エミッタコンタクト領域））を示している。
【００６１】
図２３に示すように、ＩＧＢＴ４００では、ｎ型エミッタ層６が、外方に複数の突起部（凸部領域）１６を含む。図２３に示すように、突起部１６の幅（Ｗ２）は、隣接する突起部１６の間隔（Ｗ１）に対して、Ｗ１＞Ｗ２の関係を有する。他の構造は上述のＩＧＢＴ１００と同じである。
【００６２】
また、図２４は、図２３をＣ−Ｃ方向に見た場合の断面図であり、図２５は、図２３をＤ−Ｄ方向に見た場合の断面図である。図２４、２５には、ＩＧＢＴのターンオフ時や定常状態のオン時におけるホールの流れも併記している。
ここで、図２４に記載した断面図におけるｎ型エミッタ層の幅は、図１に示すＩＧＢＴ１００のｎ型エミッタ層６の幅とほぼ等しくなっている。一方、図２５に記載した断面図におけるｎ型エミッタ層の幅は、図１に示すＩＧＢＴ１００のｎ型エミッタ層６の幅より狭くなっている。
【００６３】
図２５では、ｎ型エミッタ（ｎ＋）層の幅が狭くなっているため、ｎ−層／ｐ型ベース層／ｎ型エミッタ層で形成される寄生ｎｐｎバイポーラトランジスタのｎ型エミッタ層直下のｐ型ベース層の幅が狭くなり、ｐ型ベース領域のベース抵抗が小さくなる。この結果、寄生ｎｐｎバイポーラトランジスタの動作が抑制され、ｐ型コレクタ層／ｎ型バッファ層／ｎ−層／ｐ型ベース層／ｎ型エミッタ層で形成される寄生サイリスタのラッチアップが防止できる。
このように、本実施の形態４にかかるＩＧＢＴ４００では、ＩＧＢＴのターンオフ時や定常状態のオン時における寄生サイリスタのラッチアップ耐量を向上する。
【００６４】
また、ＩＧＢＴ４００において、突起部１６はｎ型エミッタ層６の一部であり、両者は電気的に接続されているため、かかる構造を採用しても、ＩＧＢＴ１００よりチャネル幅が小さくなることはない。このため、一定のゲート・エミッタ間電圧（ＶＧＥ）を印加した状態でコレクタ・エミッタ間電圧（ＶＣＥ）を印加した時の、コレクタ・エミッタ電流（ＩＣＥ）特性は、ＩＧＢＴ１００と同様、良好なものとなる。
【００６５】
また、ＩＧＢＴ４００では、ｎ型エミッタ層が突起部を有し、かつその寸法がＷ１＞Ｗ２（図２３参照）となっている。つまり、図２６に示すように、ゲート電極引き出し配線を、２つの突起部の間を通るように配置することにより、従来構造のようにゲート電極引き出し配線と交差するｎ型エミッタ層を断ち切る必要がなくなる。これにより、チャネル幅を減らすことなく、ゲート電極引き出し配線の配置が可能となる。
従って、一定のゲート・エミッタ間電圧（ＶＧＥ）を印加した状態でコレクタ・エミッタ間電圧（ＶＣＥ）を印加した時の、コレクタ・エミッタ電流（ＩＣＥ）特性が良好となる。
なお、かかる構造のｎ型エミッタ層は、従来構造のＩＧＢＴにも適用可能である。
【００６６】
図２７は、図２３に示す横型ｎチャネルＩＧＢＴのｎ型エミッタ層に対する、ｐ型エミッタ層（図２４、２５では「ｐ＋」として図中に記載）の配置を示す上面図である。
図２７（ａ）に示すように、ｐ型エミッタ層は、ｎ型エミッタ層を取り囲む帯状であっても良い。
また、図２７（ｂ）、（ｃ）に示すように、ｐ型エミッタ層は、ｎ型エミッタ層に沿った環状形状でも良い。ここで、（ｂ）はｐ型エミッタ層とｎ型エミッタ層との間に所定の間隔を設けた形状であり、（ｃ）はｐ型エミッタ層とｎ型エミッタ層とが接した形状である。
更に、図２７（ｄ）に示すように、ｐ型エミッタ層は、ｎ型エミッタ層に沿って不連続に並んだ形状であっても良い。
【００６７】
なお、かかるｐ型エミッタ層の形態は、他の実施の形態に示すｐ型エミッタ層にも適用することができる。
【００６８】
実施の形態５．
図２８は、全体が５００で表される、本発明の実施の形態５にかかる横型ｎチャネルＩＧＢＴの一部を示す上面図であり、ｎ型エミッタ層とエミッタ電極との接続領域（エミッタコンタクト領域）を示している。また、図２９は、図２８のＩＧＢＴ５００をＥ−Ｅ方向に見た場合の断面図である。
【００６９】
本実施の形態５にかかるＩＧＢＴ５００では、ＩＧＢＴ４００（図２５）に加えて、図２８に示すように、ｎエミッタ層の突起部が先端部を有し、Ｔ字型とすることにより、ｎ型エミッタ層とエミッタ電極配線が接触する面積を増やしている。他の構造は、ＩＧＢＴ４００と同じである。
【００７０】
ＩＧＢＴ５００で新たに設けたｎ型エミッタ層は、図２９に示すように、幅（図２９の横方向の長さ）が狭くなるように形成されている。このため、ｎ−層／ｐ型ベース領域／ｎエミッタ層で形成される寄生ｎｐｎバイポーラトランジスタにおいて、ｎ型エミッタ層直下のｐ型ベース領域のベース抵抗が低くなる。これにより、寄生ｎｐｎバイポーラトランジスタの動作が抑制され、ｐ型コレクタ層／ｎ型バッファ層／ｎ−層／ｐ型ベース層／ｎエミッタ層で形成される寄生サイリスタのラッチアップも防止できる。この結果、横型ｎチャネルＩＧＢＴ５００において、ＩＧＢＴ５００のターンオフ時や定常状態のオン時における、寄生サイリスタのラッチアップ耐量が向上する。
【００７１】
更に、ＩＧＢＴ５００では、ｎ型エミッタ層とエミッタ電極配線が接触する面積が増加するため、ｎ型エミッタ層とエミッタ電極配線との接触抵抗が小さくなる。
【００７２】
このように、本実施の形態５にかかる横型ｎチャネルＩＧＢＴ５００では、実施の形態４にかかるＩＧＢＴに対して、ｎ型エミッタ層の突起部をＴ字型とすることにより、ｎ型エミッタ層とエミッタ電極配線との接触面積の増加を図り、ｎ型エミッタ層とエミッタ電極配線との接触抵抗を低くしている。この結果、一定のゲート・エミッタ間電圧（ＶＧＥ）を印加した状態でコレクタ・エミッタ間電圧（ＶＣＥ）を印加した時の、コレクタ・エミッタ電流（ＩＣＥ）特性を向上させることができる。
なお、かかる構造のｎ型エミッタ層は、従来構造のＩＧＢＴにも適用可能である。
【００７３】
実施の形態６．
図３０は、実施の形態１にかかるＩＧＢＴ１５０を２つ組み合わせた、全体が６００で表されるＩＧＢＴの上面図である。また、図３１は、ＩＧＢＴ７００を２つ組み合わせた、全体が６５０で表されるＩＧＢＴの上面図である。更に、図３２は、図３０のＩＧＢＴ６００をＦ−Ｆ方向に見た場合の断面図である。図３０、３１中、図２、３と同一符号は、同一又は相当箇所を示す。
【００７４】
図３０、３１に斜線で示すように、本実施の形態６にかかるＩＧＢＴ６００、６５０では、隣接する２つの単位ＩＧＢＴに共通の接線と２つのＩＧＢＴとに挟まれた領域や、隣接する３つの単位ＩＧＢＴに挟まれた領域に、ｐ型エミッタ層１７を設け、ｐ型エミッタ層とエミッタ電極配線が接触する面積を増やしている。
【００７５】
かかる構造では、ｎ型エミッタ層６に比べて相対的にｐ型エミッタ層７、１７が広くなる。この結果、ｐ型エミッタ層７、１７とエミッタ配線との接触抵抗が低減でき、図３２に示すように、ホールは、ｎ型エミッタ層の直下を停滞することなく、円滑に、ｐ型エミッタ（ｐ＋）層とエミッタ配線（エミッタ電極）との接触領域へ流れる。これは、間接的に、ｎ型エミッタ層直下のｐ型ベース領域のベース抵抗が低減されているためである。
これにより、ｎ−層／ｐ型ベース層／ｎ型エミッタ層で形成される寄生ｎｐｎバイポーラトランジスタ動作が抑制され、ｐ型コレクタ層／ｎ型バッファ層／ｎ−層／ｐ型ベース層／ｎ型エミッタ層で形成される寄生サイリスタのラッチアップが防止できる。この結果、横型ｎチャネルＩＧＢＴ６００において、ＩＧＢＴ６００のターンオフ時や定常状態のオン時における、寄生サイリスタのラッチアップ耐量が向上する。
【００７６】
実施の形態７．
図３３は、全体が１１００で表される、本発明の実施の形態７にかかる横型ｎチャネルＩＧＢＴの断面図であり、図１のＡ−Ａ方向と同じ方向に見た場合を示す。図３３中、図１９と同一符号は、同一又は相当箇所を示す。
【００７７】
本実施の形態７にかかるＩＧＢＴ１１００（図３３参照）は、実施の形態３にかかるＩＧＢＴ３００（図１９参照）に比較して、ｐ型エミッタ層７を設けない構造となっており、それ以外はＩＧＢＴ３００と同一構造となっている。ＩＧＢＴ１１００では、ｐ型エミッタを設けず、ｐ型ベース層５がｐ型エミッタを兼ねた構造となっている。
【００７８】
また、図３４は、全体が１１５０で表される、本発明の実施の形態７にかかる他の横型ｎチャネルＩＧＢＴの断面図であり、図１のＡ−Ａ方向と同じ方向に見た場合を示す。図３４中、図２０と同一符号は、同一又は相当箇所を示す。ＩＧＢＴ１１５０の構造は、ＩＧＢＴ１１００の構造に、埋め込み絶縁膜２０を加えた構造となっている。
【００７９】
本実施の形態７にかかるＩＧＢＴ１１５０（図３４参照）は、実施の形態３にかかるＩＧＢＴ３５０（図２０参照）に比較して、ｐ型エミッタ層７を設けない以外は、ＩＧＢＴ３５０と同一構造となっている。ＩＧＢＴ１１５０においても、ｐ型エミッタを設けず、ｐ型ベース層５がｐ型エミッタを兼ねている。
【００８０】
このように、本実施の形態７にかかるＩＧＢＴ１１００、１１５０では、ｐ型ベース層の下部にｐ−層を設けることにより、寄生サイリスタのラッチアップを防止するとともに、下降時間（ｔｆ）を短くすることができる。特に、埋め込み絶縁膜を設けたＩＧＢＴ１１５０において顕著な効果を得ることができる。
【００８１】
また、ｐ型ベース層５がｐ型エミッタを兼ねることにより構造が簡単になり、製造工程が簡略化できる。
【００８２】
実施の形態８．
図３５は、全体が１２００で表される、本発明の実施の形態８にかかる横型ｎチャネルＩＧＢＴの一部を示す上面図であり、ｐ型ベース層５内に形成されたｎ型エミッタ（ｎ＋）層６（エミッタ電極との接続領域（エミッタコンタクト領域））を示している。
【００８３】
図２３に示すＩＧＢＴ４００と同様に、ＩＧＢＴ１２００では、ｎ型エミッタ層６が、外方に複数の突起部（凸部領域）１６を含み、突起部１６の幅（Ｗ２）は、隣接する突起部１６の間隔（Ｗ１）に対して、Ｗ１＞Ｗ２の関係を有する。
【００８４】
図３６は、図３５をＣ−Ｃ方向に見た場合の断面図であり、図３７は、図３５をＤ−Ｄ方向に見た場合の断面図である。
【００８５】
本実施の形態８にかかるＩＧＢＴ１２００（図３６、３７参照）は、実施の形態４にかかるＩＧＢＴ４００（図２４、２５参照）に比較して、ｐ型エミッタ層を設けない構造となっており、それ以外はＩＧＢＴ４００と同一構造となっている。ＩＧＢＴ１２００では、ｐ型エミッタを設けず、ｐ型ベース層５がｐ型エミッタを兼ねた構造となっている。
【００８６】
このような構造を備えることにより、本実施の形態８にかかるＩＧＢＴ１２００では、上述のＩＧＢＴ４００とほぼ同様の効果を得ることができる。加えて、ｐ型ベース層５がｐ型エミッタを兼ねることにより構造が簡単になり、製造工程が簡略化できる。
【００８７】
即ち、図３７では、ｎ型エミッタ（ｎ＋）層の幅が狭くなっているため、ｎ−層／ｐ型ベース層／ｎ型エミッタ層で形成される寄生ｎｐｎバイポーラトランジスタのｎ型エミッタ層直下のｐ型ベース層の幅が狭くなり、ｐ型ベース領域のベース抵抗が小さくなる。この結果、寄生ｎｐｎバイポーラトランジスタの動作が抑制され、ｐ型コレクタ層／ｎ型バッファ層／ｎ−層／ｐ型ベース層／ｎ型エミッタ層で形成される寄生サイリスタのラッチアップが防止できる。
このように、本実施の形態８にかかるＩＧＢＴ１２００では、ＩＧＢＴ４００と同様に、ＩＧＢＴのターンオフ時や定常状態のオン時における寄生サイリスタのラッチアップ耐量が向上する。
【００８８】
実施の形態９．
図３８は、全体が１３００で表される、本発明の実施の形態９にかかる横型ｎチャネルＩＧＢＴの一部を示す上面図であり、ｎ型エミッタ層とエミッタ電極との接続領域（エミッタコンタクト領域）を示している。また、図３９は、図３８のＩＧＢＴ１３００をＥ−Ｅ方向に見た場合の断面図である。
【００８９】
本実施の形態９にかかるＩＧＢＴ１３００（図３８、３９参照）は、実施の形態５にかかるＩＧＢＴ５００（図２８、２９参照）に比較して、ｐ型エミッタ層を設けない構造となっており、それ以外はＩＧＢＴ５００と同一構造となっている。ＩＧＢＴ１３００では、ｐ型エミッタを設けず、ｐ型ベース層がｐ型エミッタを兼ねた構造となっている。
【００９０】
このような構造を備えることにより、本実施の形態９にかかるＩＧＢＴ１３００では、上述のＩＧＢＴ５００とほぼ同様の効果を得ることができる。加えて、ｐ型ベース層５がｐ型エミッタを兼ねることにより構造が簡単になり、製造工程が簡略化できる。
【００９１】
即ち、ＩＧＢＴ１３００では、実施の形態４にかかるＩＧＢＴに対して、ｎ型エミッタ層の突起部をＴ字型とすることにより、ｎ型エミッタ層とエミッタ電極配線との接触面積の増加を図り、ｎ型エミッタ層とエミッタ電極配線との接触抵抗を低くしている。この結果、一定のゲート・エミッタ間電圧（ＶＧＥ）を印加した状態でコレクタ・エミッタ間電圧（ＶＣＥ）を印加した時の、コレクタ・エミッタ電流（ＩＣＥ）特性を向上させることができる。
【００９２】
実施の形態１０．
図４０は、全体が１４００で表される、本実施の形態１０にかかる横型ｎチャネルＩＧＢＴの上面図であり、図３０と同一符号は、同一又は相当箇所を示す。また、図４１〜４３は、図４０の符号Ａの部分を拡大した拡大図である。
【００９３】
本実施の形態１０にかかるＩＧＢＴ１４００では、隣接する２つの単位ＩＧＢＴに共通の接線と２つのＩＧＢＴとに挟まれた領域にｐ型エミッタ層１７を設け、ｐ型エミッタ層とエミッタ電極配線が接触する領域（エミッタコンタクト領域）の面積を増やしている（図４１〜４３中にエミッタコンタクト領域を示す）。これにより、上述の実施の形態６にかかるＩＧＢＴ６５０（図３１参照）と同様の効果を得ることができる。
【００９４】
即ち、ｎ−層／ｐ型ベース層／ｎ型エミッタ層で形成される寄生ｎｐｎバイポーラトランジスタ動作が抑制され、ｐ型コレクタ層／ｎ型バッファ層／ｎ−層／ｐ型ベース層／ｎ型エミッタ層で形成される寄生サイリスタのラッチアップが防止できる。この結果、横型ｎチャネルＩＧＢＴ１４００において、ＩＧＢＴ１４００のターンオフ時や定常状態のオン時における、寄生サイリスタのラッチアップ耐量が向上する。
【００９５】
図４０、４１に示すように、ＩＧＢＴ１４００において、ｎ型エミッタ層６はｐ型ベース層５に沿って不連続に配置しても良い。また、図示しないが無端状の連続配置としても良い。
【００９６】
また、図４２に示すように、ＩＧＢＴ１４００において、ｎ型エミッタ層６は、外方に複数の突起部（凸部領域）を備えた無端状の構造としても良い。
【００９７】
更に、図４３に示すように、図４２の構造に対して、ｐ型エミッタ層７を設けない構造としても良い。
【００９８】
このように、本実施の形態にかかるＩＧＢＴ１４００に設けたｐ型エミッタ層１７は、ｎ型エミッタ層６の形状や、ｐ型エミッタ層７の有無にかかわらず、形成することができ、これにより、ＩＧＢＴ１４００において、ターンオフ時や定常状態のオン時における寄生サイリスタのラッチアップ耐量を向上させることができる。
【００９９】
図４４は、全体が１５００で表される、本実施の形態１０にかかる他の横型ｎチャネルＩＧＢＴの上面図であり、図３０と同一符号は、同一又は相当箇所を示す。また、図４５〜４７は、図４４の符号Ｂの部分を拡大した拡大図である。
【０１００】
ＩＧＢＴ１５００では、隣接する２つの単位ＩＧＢＴに共通の接線と２つのＩＧＢＴとに挟まれた領域や、隣接する３つの単位ＩＧＢＴに挟まれた領域に、ｐ型エミッタ層１７を設け、ｐ型エミッタ層とエミッタ電極配線が接触する領域（エミッタコンタクト領域）の面積を増やしている（図４５〜４７中にエミッタコンタクト領域を示す）。これにより、上述の実施の形態６にかかるＩＧＢＴ６００（図３０参照）と同様の効果を得ることができる。
【０１０１】
即ち、ｎ−層／ｐ型ベース層／ｎ型エミッタ層で形成される寄生ｎｐｎバイポーラトランジスタ動作が抑制され、ｐ型コレクタ層／ｎ型バッファ層／ｎ−層／ｐ型ベース層／ｎ型エミッタ層で形成される寄生サイリスタのラッチアップが防止できる。この結果、横型ｎチャネルＩＧＢＴ１５００において、ＩＧＢＴ１５００のターンオフ時や定常状態のオン時における、寄生サイリスタのラッチアップ耐量が向上する。
【０１０２】
図４４、４５に示すように、ＩＧＢＴ１５００において、ｎ型エミッタ層６は、ｐ型ベース層５に沿って不連続に配置しても良い。また、図示しないが、無端状の連続配置としても良い。
【０１０３】
また、図４６に示すように、ＩＧＢＴ１５００において、ｎ型エミッタ層６は、外方に複数の突起部（凸部領域）を備えた無端状の構造としても良い。
【０１０４】
更に、図４７に示すように、図４６の構造に対して、ｐ型エミッタ層７を設けない構造としても良い。
【０１０５】
かかる構造では、ｎ型エミッタ層６に比べて相対的にｐ型エミッタ層７、１７が広くなる。この結果、ｐ型エミッタ層７、１７とエミッタ配線との接触抵抗が低減でき、図４８（図４６をＨ−Ｈ方向に見た場合の断面図）に示すように、ホールは、ｎ型エミッタ層の直下を停滞することなく、円滑に、ｐ型エミッタ（ｐ＋）層とエミッタ配線（エミッタ電極）との接触領域へ流れる。これは、間接的に、ｎ型エミッタ層直下のｐ型ベース領域のベース抵抗が低減されているためである。
【０１０６】
これにより、ｎ−層／ｐ型ベース層／ｎ型エミッタ層で形成される寄生ｎｐｎバイポーラトランジスタ動作が抑制され、ｐ型コレクタ層／ｎ型バッファ層／ｎ−層／ｐ型ベース層／ｎ型エミッタ層で形成される寄生サイリスタのラッチアップが防止できる。この結果、横型ｎチャネルＩＧＢＴ１５００において、ＩＧＢＴ１５００のターンオフ時や定常状態のオン時における、寄生サイリスタのラッチアップ耐量が向上する。
【０１０７】
なお、実施の形態１〜１０では、横型ｎチャネルＩＧＢＴについて説明したが、本発明は、横型ｐチャネルＩＧＢＴについても適用することができる。この場合、上記実施の形態１〜１０の説明中のｐ型とｎ型が互いに入れ替わる。
【０１０８】
更には、本発明は、横型ＭＯＳＦＥＴや、その他のＭＯＳゲート構造を有する横型デバイスにも適用することができる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施の形態１にかかるＩＧＢＴの上面図である。
【図２】本発明の実施の形態１にかかるＩＧＢＴの断面図である。
【図３】本発明の実施の形態１にかかる他のＩＧＢＴの上面図である。
【図４】本発明の実施の形態１にかかるＩＧＢＴに含まれる単位ＩＧＢＴの個数と総チャネル幅との関係である。
【図５】本発明の実施の形態にかかるＩＧＢＴの上に、従来構造のＩＧＢＴのチャネル領域を重ねて描いたものである。
【図６】本発明の実施の形態１にかかるＩＧＢＴと、従来構造のＩＧＢＴとの表面積を比較したグラフである。
【図７】本発明の実施の形態１にかかるＩＧＢＴと、従来構造のＩＧＢＴとの表面積を比較したグラフである。
【図８】本発明の実施の形態１にかかるＩＧＢＴの、コレクタ・エミッタ電圧（ＶＣＥ）とコレクタ・エミッタ電流（ＩＣＥ）との関係を示す。
【図９】本発明の実施の形態２にかかるＩＧＢＴの上面図である。
【図１０】本発明の実施の形態２にかかるＩＧＢＴの断面図である。
【図１１】本発明の実施の形態２にかかる他のＩＧＢＴの上面図である。
【図１２】本発明の実施の形態２にかかるＩＧＢＴのターンオフ波形を示す。
【図１３】本発明の実施の形態１にかかるＩＧＢＴの、抵抗負荷スイッチングターンオフ時の電位分布、電流分布、および空乏領域境界線を示す。
【図１４】本発明の実施の形態１にかかるＩＧＢＴの、抵抗負荷スイッチングターンオフ時のホールの分布を示す。
【図１５】本発明の実施の形態１にかかるＩＧＢＴの、抵抗負荷スイッチングターンオフ時のホール分布、電子分布、および平衡状態での濃度分布を示す。
【図１６】本発明の実施の形態２にかかるＩＧＢＴの、抵抗負荷スイッチングターンオフ時の電位分布、電流分布、および空乏領域境界線を示す。
【図１７】本発明の実施の形態２にかかるＩＧＢＴの、抵抗負荷スイッチングターンオフ時のホールの分布を示す。
【図１８】本発明の実施の形態２にかかるＩＧＢＴの、抵抗負荷スイッチングターンオフ時のホール分布、電子分布、および平衡状態での濃度分布を示す。
【図１９】本発明の実施の形態３にかかるＩＧＢＴの断面図である。
【図２０】本発明の実施の形態３にかかる他のＩＧＢＴの断面図である。
【図２１】本発明の実施の形態２にかかるＩＧＢＴの、抵抗負荷スイッチングターンオフ時の電界分布、電流分布、および空乏領域境界線を示す。
【図２２】本発明の実施の形態３にかかるＩＧＢＴの、抵抗負荷スイッチングターンオフ時の電界分布、電流分布、および空乏領域境界線を示す。
【図２３】本発明の実施の形態４にかかるＩＧＢＴの一部を示す上面図である。
【図２４】本発明の実施の形態４にかかるＩＧＢＴの断面図である。
【図２５】本発明の実施の形態４にかかるＩＧＢＴの断面図である。
【図２６】本発明の実施の形態４にかかるＩＧＢＴの一部を示す上面図である。
【図２７】本発明の実施の形態４にかかるＩＧＢＴのｐ型エミッタ層の配置を示す上面図である。
【図２８】本発明の実施の形態５にかかるＩＧＢＴの一部を示す上面図である。
【図２９】本発明の実施の形態５にかかるＩＧＢＴの断面図である。
【図３０】本発明の実施の形態６にかかるＩＧＢＴの上面図である。
【図３１】本発明の実施の形態６にかかる他のＩＧＢＴの上面図である。
【図３２】本発明の実施の形態６にかかるＩＧＢＴの断面図である。
【図３３】本発明の実施の形態７にかかるＩＧＢＴの断面図である。
【図３４】本発明の実施の形態７にかかる他のＩＧＢＴの断面図である。
【図３５】本発明の実施の形態８にかかるＩＧＢＴの一部を示す上面図である。
【図３６】本発明の実施の形態８にかかるＩＧＢＴの断面図である。
【図３７】本発明の実施の形態８にかかるＩＧＢＴの断面図である。
【図３８】本発明の実施の形態９にかかるＩＧＢＴのｐ型エミッタ層の配置を示す上面図である。
【図３９】本発明の実施の形態９にかかるＩＧＢＴの断面図である。
【図４０】本発明の実施の形態１０にかかるＩＧＢＴの上面図である。
【図４１】本発明の実施の形態１０にかかるＩＧＢＴの拡大図である。
【図４２】本発明の実施の形態１０にかかるＩＧＢＴの拡大図である。
【図４３】本発明の実施の形態１０にかかるＩＧＢＴの拡大図である。
【図４４】本発明の実施の形態１０にかかる他のＩＧＢＴの上面図である。
【図４５】本発明の実施の形態１０にかかる他のＩＧＢＴの拡大図である。
【図４６】本発明の実施の形態１０にかかる他のＩＧＢＴの拡大図である。
【図４７】本発明の実施の形態１０にかかる他のＩＧＢＴの拡大図である。
【図４８】本発明の実施の形態１０にかかるＩＧＢＴの断面図である。
【図４９】従来のＩＧＢＴの上面図である。
【図５０】従来のＩＧＢＴの断面図である。
【図５１】従来のＩＧＢＴの、コレクタ・エミッタ電圧（ＶＣＥ）とコレクタ・エミッタ電流（ＩＣＥ）との関係を示す。
【図５２】従来のＩＧＢＴのターンオフ波形を示す。
【符号の説明】
【０１１０】
１  ｐ型基板、２  ｎ−層、３  バッファ層、４  ｐ型コレクタ層、５  ｐ型ベース層、６  ｎ型エミッタ層、７  ｐ型エミッタ層、８  フィールド酸化膜、９  ゲート酸化膜、１０  ゲート配線、１１  保護膜、１２  ゲート電極、１３  エミッタ電極、１４  コレクタ電極、１５  チャネル領域、１００  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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