(57)【要約】【課題】同一基板上に形成されるＰＭＯＳトランジスタとＮＭＯＳトランジスタのＦＵＳＩゲート構造における組成を制御することができる半導体装置を得ること。【解決手段】ＰＭＯＳトランジスタ４０Ｐのゲート電極４２Ｐの基板面と平行な方向の断面積が、基板表面から上方に行くにしたがって広くなる逆テーパ形状を有し、ＮＭＯＳトランジスタ４０Ｎのゲート電極４２Ｎの基板面と平行な方向の断面積が、基板表面から上方に行くにしたがって狭くなる順テーパ形状を有し、ＰＭＯＳトランジスタ４０Ｐのゲート電極４２Ｐの上面の面積が、ＮＭＯＳトランジスタ４０Ｎのゲート電極４２Ｎの上面の面積よりも広く、ゲート電極におけるフルシリサイド化させるための金属とシリコンの組成比がＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎとで異なる。【選択図】        図１
2007180390.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板上に、ゲート絶縁膜とフルシリサイド化したゲート電極を有するゲート構造を有するＰチャンネル型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）とＮチャンネル型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）を備える半導体装置において、
前記ＰＭＯＳトランジスタのゲート電極の基板面と平行な方向の断面積が、基板表面から上方に行くにしたがって広くなる逆テーパ形状を有し、
前記ＮＭＯＳトランジスタのゲート電極の基板面と平行な方向の断面積が、基板表面から上方に行くにしたがって狭くなる順テーパ形状を有し、
前記ＰＭＯＳトランジスタのゲート電極上面の面積が、前記ＮＭＯＳトランジスタのゲート電極上面の面積よりも広く、
前記ゲート電極におけるフルシリサイド化させるための金属とシリコンの組成比が前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとで異なることを特徴とする半導体装置。
【請求項２】
前記ゲート電極におけるフルシリサイド化させるための金属／シリコンの組成比は、前記ＰＭＯＳトランジスタの方が、前記ＮＭＯＳトランジスタよりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、該半導体基板上に、ゲート絶縁膜とフルシリサイド化したゲート電極を有するゲート構造を有する電界効果トランジスタを備える半導体装置において、
前記電界効果トランジスタのゲート電極の基板面と平行な方向の断面積が、基板表面から上方に行くにしたがって広くなる逆テーパ形状を有することを特徴とする半導体装置。
【請求項４】
半導体基板と、該半導体基板上に、ゲート絶縁膜とフルシリサイド化したゲート電極を有するゲート構造を有するＰチャンネル型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）とＮチャンネル型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）を備える半導体装置の製造方法であって、
半導体基板上に、ゲート絶縁膜、シリコンを含む電極材料層およびキャップ層を順に形成する第１の工程と、
前記ＰＭＯＳトランジスタの形成領域のゲート電極形成位置に、前記キャップ膜表面から前記ゲート絶縁膜に向かうにしたがって基板面に平行な断面積が減少するように、前記キャップ膜と前記電極材料層をエッチングし、前記ＮＭＯＳランジスタの形成領域のゲート電極形成位置に、前記キャップ膜表面から前記ゲート絶縁膜に向かうにしたがって基板面に平行な断面積が増加するように、前記キャップ膜と前記電極材料層をエッチングする第２の工程と、
前記キャップ膜の上面が露出するように前記半導体基板上に層間絶縁膜を形成した後、前記キャップ膜を除去する第３の工程と、
前記層間絶縁膜上にシリコンと反応してシリサイドを形成する金属を含む金属層を形成する第４の工程と、
前記電極材料層が前記金属層と反応してフルシリサイド化するように熱処理してゲート電極を形成する第５の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の工程で、前記ＰＭＯＳトランジスタの電極材料層の上面の面積が、前記ＮＭＯＳトランジスタの上面の面積よりも大きくなるように、エッチングを行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板と、該半導体基板上に、ゲート絶縁膜とフルシリサイド化したゲート電極を有するゲート構造を有する電界効果トランジスタを備える半導体装置の製造方法であって、
半導体基板上に、ゲート絶縁膜、シリコンを含む電極材料層およびキャップ層を順に形成する第１の工程と、
前記電界効果トランジスタの形成領域のゲート電極形成位置に、前記キャップ膜表面から前記ゲート絶縁膜に向かうにしたがって基板面に平行な断面積が減少するように、前記キャップ膜と前記電極材料層をエッチングする第２の工程と、
前記キャップ膜の上面が露出するように前記半導体基板上に層間絶縁膜を形成した後、前記キャップ膜を除去する第３の工程と、
前記層間絶縁膜上にシリコンと反応してシリサイドを形成する金属を含む金属層を形成する第４の工程と、
前記電極材料層が前記金属層と反応してフルシリサイド化するように熱処理してゲート電極を形成する第５の工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フルシリサイドゲート構造を有する半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の微細化と集積化に伴って、電界効果トランジスタ（以下、ＭＯＳトランジスタという）のゲート絶縁膜が薄くなることによるリーク電流を抑えるために、厚さを有しかつ大量の電流を流せる高誘電率を有する高誘電率膜（以下、Ｈｉｇｈ−ｋ膜という）がゲート絶縁膜として用いられるようになっている。また、このＨｉｇｈ−ｋ膜をゲート絶縁膜として用いる場合に、ゲート電極材料としてシリサイドを用いたフルシリサイド（以下、ＦＵＳＩという）ゲート構造を有するものが提案されている。このような構造は、Ｐチャンネル型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）と、Ｎチャンネル型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）を同一基板上に作りこんだ相補型電界効果トランジスタ（以下、ＣＭＯＳトランジスタという）にも適用されている。しかし、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとでは、閾値電圧が異なるために、ＦＵＳＩゲート構造を有するＣＭＯＳトランジスタにおいて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで個別に閾値電圧を調整しなければならない。そのため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電極の仕事関数を制御する必要があった。このＦＵＳＩゲート構造における仕事関数の制御方法として、従来では、基板上のゲート絶縁膜上に堆積されたゲート電極の基になるα−Ｓｉに適量のイオン注入を行った後にシリサイド化を行ったり（たとえば、非特許文献１参照）、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲート電極を形成する際に熱処理温度を変えることで、組成の異なるＮｉシリサイドを形成したり（たとえば、非特許文献２参照）することで、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのＦＵＳＩゲート構造の仕事関数を制御していた。
【０００３】
また、これらのほかにも、ＰＭＯＳトランジスタ／ＮＭＯＳトランジスタ間で閾値電圧を変化させる方法が提案されているが、ＦＵＳＩゲート構造のシリサイド化時にポリ（多結晶）シリコンの体積膨張が生じることも示されている（たとえば、非特許文献３参照）。
【０００４】
【非特許文献１】Nabatame T.,Kadoshima M.,Iwamoto K., Mise N., Migita S.,Ohno M., Ota H., Yasuda N., Ogawa A., Tominaga K., Satake H., Toriumi A., "Partial silicides technology for tunable work function electrodes on high-k gate dielectrics - Fermi level pinning controlled PtSi/sub x/ for HfO/sub x/ (N) pMOSFET", IEDM Technical Digest, 13-15 Dec. 2004, IEEE International, p.83-86
【非特許文献２】Takahashi K., Manabe K., Ikarashi T., Ikarashi N., Hase T., Yoshihara T.,  Watanabe H.,Tatsumi T., Mochizuki Y., "Dual workfunction Ni-Silicide/HfSiON gate stacks by phase-controlled full-silicidation (PC-FUSI) technique for 45nm-node LSTP and LOP devices", IEDM Technical Digest, 13-15 Dec. 2004, IEEE International, p.91-94
【非特許文献３】Aoyama T., Maeda T., Torii K.,Yamashita K.,Kobayashi Y., Kamiyama S., Miura T., Kitajima H.,Arikado T., "Proposal of new HfSiON CMOS fabrication process (HAMDAMA) for low standby powerdevice", Electron Devices Meeting, 2004. IEDM Technical Digest, 13-15 Dec. 2004, IEEE International, p.95-98
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、非特許文献１に記載のイオン注入によるＦＵＳＩゲート構造の仕事関数の制御方法では、ゲート絶縁膜の種類によってはゲート電極の仕事関数を変えることができないという問題点があった。また、非特許文献２に記載の熱処理温度を変えることによるＦＵＳＩゲート構造の仕事関数の制御方法では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電極の熱処理温度を個別に制御することが困難であるという問題点があった。
【０００６】
さらに、たとえば非特許文献３に記載されているように、ＦＵＳＩゲートを作成する場合のシリサイド化時に、ポリシリコンの体積膨張が生じると、ポリシリコンの直下に位置するゲート絶縁膜へのストレスが増加し、その結果、ゲート絶縁膜の突き抜けが発生してしまうという問題点があった。
【０００７】
この発明は、上記に鑑みてなされたもので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同一基板上に形成される半導体装置において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのＦＵＳＩゲート構造における組成を制御することができる半導体装置とその製造方法を得ることを目的とする。また、この発明は、ＦＵＳＩゲート作成時におけるポリシリコンの体積膨張によるゲート絶縁膜へのストレスを低減することができる半導体装置とその製造方法を得ることも目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、この発明にかかる半導体装置は、半導体基板と、該半導体基板上に、ゲート絶縁膜とフルシリサイド化したゲート電極を有するゲート構造を有するＰチャンネル型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）とＮチャンネル型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）を備える半導体装置において、前記ＰＭＯＳトランジスタのゲート電極の基板面と平行な方向の断面積が、基板表面から上方に行くにしたがって広くなる逆テーパ形状を有し、前記ＮＭＯＳトランジスタのゲート電極の基板面と平行な方向の断面積が、基板表面から上方に行くにしたがって狭くなる順テーパ形状を有し、前記ＰＭＯＳトランジスタのゲート電極上面の面積が、前記ＮＭＯＳトランジスタのゲート電極上面の面積よりも広く、前記ゲート電極におけるフルシリサイド化させるための金属とシリコンの組成比が前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとで異なることを特徴とする。
【０００９】
また、この発明にかかる半導体装置は、半導体基板と、該半導体基板上に、ゲート絶縁膜とフルシリサイド化したゲート電極を有するゲート構造を有する電界効果トランジスタを備える半導体装置において、前記電界効果トランジスタのゲート電極の基板面と平行な方向の断面積が、基板表面から上方に行くにしたがって広くなる逆テーパ形状を有することを特徴とする。
【００１０】
さらに、この発明にかかる半導体装置の製造方法は、半導体基板と、該半導体基板上に、ゲート絶縁膜とフルシリサイド化したゲート電極を有するゲート構造を有するＰチャンネル型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）とＮチャンネル型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）を備える半導体装置の製造方法であって、半導体基板上に、ゲート絶縁膜、シリコンを含む電極材料層およびキャップ層を順に形成する第１の工程と、前記ＰＭＯＳトランジスタの形成領域のゲート電極形成位置に、前記キャップ膜表面から前記ゲート絶縁膜に向かうにしたがって基板面に平行な断面積が減少するように、前記キャップ膜と前記電極材料層をエッチングし、前記ＮＭＯＳランジスタの形成領域のゲート電極形成位置に、前記キャップ膜表面から前記ゲート絶縁膜に向かうにしたがって基板面に平行な断面積が増加するように、前記キャップ膜と前記電極材料層をエッチングする第２の工程と、前記キャップ膜の上面が露出するように前記半導体基板上に層間絶縁膜を形成した後、前記キャップ膜を除去する第３の工程と、前記層間絶縁膜上にシリコンと反応してシリサイドを形成する金属を含む金属層を形成する第４の工程と、前記電極材料層が前記金属層と反応してフルシリサイド化するように熱処理してゲート電極を形成する第５の工程と、を含むことを特徴とする。
【００１１】
また、この発明にかかる半導体装置の製造方法は、半導体基板と、該半導体基板上に、ゲート絶縁膜とフルシリサイド化したゲート電極を有するゲート構造を有する電界効果トランジスタを備える半導体装置の製造方法であって、半導体基板上に、ゲート絶縁膜、シリコンを含む電極材料層およびキャップ層を順に形成する第１の工程と、前記電界効果トランジスタの形成領域のゲート電極形成位置に、前記キャップ膜表面から前記ゲート絶縁膜に向かうにしたがって基板面に平行な断面積が減少するように、前記キャップ膜と前記電極材料層をエッチングする第２の工程と、前記キャップ膜の上面が露出するように前記半導体基板上に層間絶縁膜を形成した後、前記キャップ膜を除去する第３の工程と、前記層間絶縁膜上にシリコンと反応してシリサイドを形成する金属を含む金属層を形成する第４の工程と、前記電極材料層が前記金属層と反応してフルシリサイド化するように熱処理してゲート電極を形成する第５の工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
この発明によれば、フルシリサイドゲート構造の組成比を異ならせるＰＭＯＳトランジスタとＮＭＯＳトランジスタとを同一工程で形成することができるという効果を有する。また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのフルシリサイドゲート構造の組成が異なるので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのフルシリサイドゲート構造を形成する際に個別に熱処理温度を制御する必要がないという効果も有する。さらに、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート構造の組成比は、ゲート電極の基となるポリシリコン層の上面の面積の大きさによって変化させることができるので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値電圧を個別に調整することが可能となり、トランジスタの性能を向上させることができるという効果も有する。
【００１３】
また、この発明によれば、ゲート電極の断面形状を逆テーパ形状としたので、電極材料層をフルシリサイド化する際に、面積の大きな上側に向けて大きく膨張することになり、ゲート絶縁膜と接触する下側に向けた膨張を小さくすることができ、ゲート電極の膨張によるゲート絶縁膜の突き抜けを防止することができるという効果を有する。
【発明を実施するための最良の形態】
【００１４】
以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１５】
実施の形態１．
図１は、この発明にかかる半導体装置の実施の形態１の断面構造の一例を模式的に示す図である。この半導体装置は、半導体基板上にＰＭＯＳトランジスタとＮＭＯＳトランジスタを組み合わせて回路を構成したＣＭＯＳトランジスタを備える場合を示している。
【００１６】
Ｐ型シリコン基板などの半導体基板１０上の所定の位置には、Ｎ型ウェル２０とＰ型ウェル３０が形成され、Ｎ型ウェル２０上にＰＭＯＳトランジスタ４０Ｐが形成され、Ｐ型ウェル３０上にＮＭＯＳトランジスタ４０Ｎが形成される。ＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎとの間は、半導体基板１０の上層部に形成された素子分離絶縁膜１１によって素子分離される。なお、以下では、素子分離絶縁膜１１によって分離されるＮ型ウェル２０の領域をＰＭＯＳ形成領域ＲPMOSといい、素子分離絶縁膜１１によって分離されるＰ型ウェル３０の領域をＮＭＯＳ形成領域ＲNMOSという。
【００１７】
Ｎ型ウェル２０の表面内にはＰ+ソース／ドレイン領域２１が選択的に形成され、Ｐ+ソース／ドレイン領域２１間のＮ型ウェル２０の表面上にゲート絶縁膜４１Ｐとフルシリサイド膜からなるゲート電極４２Ｐと、ゲート絶縁膜４１Ｐとゲート電極４２Ｐの線幅方向の両側面にはゲート容量を抑えてＰＭＯＳトランジスタ４０Ｐの高速動作を可能にするオフセットスペーサ膜４３Ｐが形成され、さらにこのオフセットスペーサ膜４３Ｐの線幅方向側面にはサイドウォールスペーサ膜４４Ｐが形成されて、ゲート構造４５Ｐを形成している。また、Ｐ+ソース／ドレイン領域２１のゲート構造４５側の端部には、Ｐ型不純物拡散領域からなるエクステンション部２２が形成されている。なお、このＰＭＯＳトランジスタ４０Ｐのゲート電極４２Ｐの線幅方向の断面形状は、半導体基板１０の表面から上方に向かうにしたがって基板面に平行な方向の断面積が大きくなる逆テーパ形状を有するように形成される。
【００１８】
Ｐ型ウェル３０の表面内にはＮ+ソース／ドレイン領域３１が選択的に形成され、Ｎ+ソース／ドレイン領域３１間のＰ型ウェル３０の表面上にゲート絶縁膜４１Ｎとフルシリサイド膜からなるゲート電極４２Ｎと、ゲート絶縁膜４１Ｎとゲート電極４２Ｎの線幅方向の両側面にはゲート容量を抑えてＮＭＯＳトランジスタ４０Ｎの高速動作を可能にするオフセットスペーサ膜４３Ｎが形成され、さらにこのオフセットスペーサ膜４３Ｎの線幅方向側面にはサイドウォールスペーサ膜４４Ｎが形成されて、ゲート構造４５Ｎを形成している。また、Ｎ+ソース／ドレイン領域３１のゲート構造４５Ｎ側の端部には、Ｎ型不純物拡散領域からなるエクステンション部３２が形成されている。なお、このＮＭＯＳトランジスタ４０Ｎのゲート電極４２Ｎの線幅方向の断面形状は、半導体基板１０の表面から上方に向かうにしたがって基板面に平行な方向の断面積が小さくなる順テーパ形状を有するように形成される。ここで、ＮＭＯＳトランジスタ４０Ｎのゲート電極４２Ｎの上面の面積は、ＰＭＯＳトランジスタ４０Ｐのゲート電極４２Ｐの上面の面積よりも小さくなるように形成される。
【００１９】
なお、「Ｐ型」、「Ｐ+型」、「Ｎ型」および「Ｎ+型」は、それぞれ半導体の導電型を表している。「Ｐ+型」でのＰ型不純物（アクセプタ）濃度は「Ｐ型」でのＰ型不純物濃度よりも高く、「Ｎ+型」でのＮ型不純物（ドナー）濃度は「Ｎ型」でのＮ型不純物濃度よりも高くなっている。
【００２０】
これらのＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎを含む半導体基板１０上の全面を覆うように層間絶縁膜５０が形成され、この層間絶縁膜５０上には所定の形状にパターニングされた配線層５２が形成される。そして、ＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎのソース／ドレイン領域２１，３１と配線層５２との間の層間絶縁膜５０を貫通して、タングステンなどの導電性材料で形成されるコンタクトプラグ５１が形成され、両者を電気的に接続する。
【００２１】
このような構造を有する半導体装置では、ＰＭＯＳトランジスタ４０Ｐのゲート電極４２Ｐを構成するシリサイドの組成とＮＭＯＳトランジスタ４０Ｎのゲート電極４２Ｎを構成するシリサイドの組成とを異ならせることが可能となり、ＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎの閾値電圧を個別に制御することができる。
【００２２】
つぎに、このような構造を有する半導体装置の製造方法について説明する。図２−１〜図２−２１は、この発明にかかる半導体装置の製造手順の一例を模式的に示す断面図である。まず、Ｐ型シリコン基板などの半導体基板１０のＰＭＯＳトランジスタ形成領域ＲPMOSにＮ型ウェル２０を形成し、ＮＭＯＳトランジスタ形成領域ＲNMOSにＰ型ウェル３０を形成し、それぞれの素子形成領域を局所的に露出させるように所定のパターンの素子分離絶縁膜１１を形成する（図２−１）。この素子分離絶縁膜１１は、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などによって形成される。その後、半導体基板１０上にゲート絶縁膜４１を形成し、その上にさらにＳｉまたはＳｉを含む電極材料層（以下、ポリシリコン層という）６１を所定の厚さ堆積する（図２−２）。ゲート絶縁膜４１は、熱酸化法、物理的気相蒸着法（以下、ＰＶＤ法という）、化学的気相蒸着法（以下、ＣＶＤ法という）などで形成することができる。また、ポリシリコン層４１は、ＣＶＤ法などによって形成することができる。
【００２３】
ついで、ポリシリコン層６１上にレジスト６２Ａを塗布し、ＮＭＯＳトランジスタ形成領域ＲNMOSにのみマスクを形成するようにパターニングを行い、ＰＭＯＳトランジスタ４０Ｐのゲート電極４２Ｐに対応する位置に閾値電圧を調整するための不純物原子のイオン注入を行う（図２−３）。レジスト６２Ａを除去した後、同様に、ポリシリコン層６１上にレジスト６２Ｂを塗布し、ＰＭＯＳトランジスタ形成領域ＲPMOSにのみマスクを形成するようにパターニングを行い、ＮＭＯＳトランジスタ４０Ｎのゲート電極４２Ｎに対応する位置に閾値電圧を調整するための不純物原子のイオン注入を行う（図２−４）。なお、この図２−３〜図２−４に示される不純物原子の注入は、ポリシリコン層６１の閾値電圧を調整するために行われるものであり、たとえば、ＰＭＯＳトランジスタ形成領域ＲPMOSのポリシリコン層６１には、Ｐ型チャンネルにホールの密度を高めるために仕事関数の大きい金属などを注入し、ＮＭＯＳトランジスタ形成領域ＲNMOSのポリシリコン層６１には、Ｎ型チャンネルに電子の密度を高めるために仕事関数の小さい金属などを注入する。また、図２−３のＰＭＯＳトランジスタ形成領域ＲPMOSへの注入と図２−４のＮＭＯＳトランジスタ形成領域ＲNMOSへの注入の順序は逆でもよい。さらに、閾値電圧の調整が可能であれば、図２−３〜図２−４の工程を省略することも可能である。
【００２４】
レジスト６２Ｂを除去した後、ポリシリコン層６１上にたとえばシリコン窒化膜などのキャップ膜６３をＰＶＤ法やＣＶＤ法で堆積する（図２−５）。このキャップ膜６３は、後の工程で行われるＣＭＰ（Chemical Mechanical Polishing）のストッパ膜として機能する。ついで、キャップ膜６３上の全面にレジスト６４Ａを塗布し、ＮＭＯＳトランジスタ形成領域ＲNMOSの全体と、ＰＭＯＳトランジスタ形成領域ＲPMOSのゲート電極４２Ｐの形成位置に対応する領域にレジスト６４Ａを残すようにパターニングする（図２−６）。その後、このレジストパターンをマスクにして、キャップ膜６３とポリシリコン層６１とをエッチングする。このとき、キャップ膜６３の上面からポリシリコン層６１のゲート絶縁膜４１との界面に至るまで、基板面と平行な断面積が減少する逆テーパ形状となるようにエッチングする（図２−７）。このような逆テーパ形状を形成するために、紙面の上下方向だけでなく左右方向にもエッチングが行われる必要があるため、たとえば等方性が強い低バイアス条件のガスエッチングなどが用いられる。これにより、図２−７に示されるように、ＰＭＯＳトランジスタ形成領域ＲPMOSに逆テーパ形状を有するキャップ膜６３Ｐとポリシリコン層６１Ｐの積層体が形成される。
【００２５】
上記の工程で使用したレジスト６４Ａを除去した後、新たなレジスト６４ＢをＰＭＯＳトランジスタ形成領域ＲPMOSのゲート電極４２Ｐを含む基板上に塗布し、ＰＭＯＳトランジスタ形成領域ＲPMOSの全体と、ＮＭＯＳトランジスタ形成領域ＲNMOSのゲート電極４２Ｎの形成位置に対応する領域にレジスト６４Ｂを残すようにパターニングする。その後、このレジストパターンをマスクにして、キャップ膜６３とポリシリコン層６１とをエッチングする（図２−８）。このとき、キャップ膜６３の上面からポリシリコン層６１のゲート絶縁膜４１との界面に至るまで、基板面と平行な断面積が増加する順テーパ形状となるようにエッチングする（図２−９）。このような順テーパ形状を形成するために、たとえば堆積性の強い条件でのガスエッチングなどが用いられる。これにより、図２−９に示されるように、ＮＭＯＳトランジスタ形成領域ＲNMOSに順テーパ形状を有するキャップ膜６３Ｎとポリシリコン層６１Ｎとの積層体が形成される。この後、レジスト６４Ａを除去する。
【００２６】
なお、上記の図２−６〜図２−７でのＰＭＯＳトランジスタ形成領域ＲPMOSに逆テーパ形状のキャップ膜６３Ｐとポリシリコン層６１Ｐを形成する工程と、図２−８〜図２−９でのＮＭＯＳトランジスタ形成領域ＲNMOSに順テーパ形状のキャップ膜６３Ｎとポリシリコン層６１Ｎを形成する工程との順番は逆でもよい。また、逆テーパ形状のキャップ膜６３Ｐとの界面におけるポリシリコン層６１Ｐの面積が、順テーパ形状のキャップ膜６３Ｎとの界面におけるポリシリコン層６１Ｐの面積よりも大きくなるように、キャップ膜６３上のレジストパターンを調整する必要がある。
【００２７】
ついで、キャップ膜６３Ｐ，６３Ｎとポリシリコン層６１Ｐ，６１Ｎの積層体が形成された半導体基板１０上の全面にオフセットスペーサ膜の基となるオフセットスペーサ用絶縁膜４３を形成する（図２−１０）。そして、ＰＭＯＳトランジスタ形成領域ＲPMOS上とＮＭＯＳトランジスタ形成領域ＲNMOS上のポリシリコン層６１とキャップ膜６３の積層体上に形成されたオフセットスペーサ用絶縁膜４３と、半導体基板１０上のゲート電極形成領域以外のゲート絶縁膜４１とオフセットスペーサ用絶縁膜４３を除去する（図２−１１）。これにより、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOS上に形成されたポリシリコン層６１Ｐ，６１Ｎとキャップ膜６３Ｐ，６３Ｎの線幅方向側面に、所定の厚さのオフセットスペーサ膜４３Ｐ，４３Ｎが形成される。
【００２８】
ついで、オフセットスペーサ膜４３Ｐ，４３Ｎを形成したポリシリコン層６１Ｐ，６１Ｎとキャップ膜６３Ｐ，６３Ｎの積層体をマスクにして、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSに、それぞれアクセプタとドナーとなる不純物を低濃度で導入した低濃度拡散層からなるエクステンション部２２，３２が形成される（図２−１２）。なお、このとき、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSとで、注入する不純物を打ち分ける。具体的には、ＰＭＯＳトランジスタ形成領域ＲPMOSにイオン注入する場合には、ＮＭＯＳトランジスタ形成領域ＲNMOSにレジストなどでマスクを形成し、ＰＭＯＳトランジスタ形成領域ＲPMOSにＰ型の不純物をイオン注入する。また、ＮＭＯＳトランジスタ形成領域ＲNMOSにイオン注入する場合には、ＰＭＯＳトランジスタ形成領域ＲPMOSにレジストでマスクを形成し、ＮＭＯＳトランジスタ形成領域ＲNMOSにＮ型の不純物をイオン注入する。
【００２９】
その後、オフセットスペーサ膜４３Ｐ，４３Ｎを形成したポリシリコン層６１Ｐ，６１Ｎとキャップ膜６３Ｐ，６３Ｎの積層体が形成された半導体基板１０上の全面にサイドウォールスペーサ膜の基となるサイドウォール用絶縁膜４４を形成する。このサイドウォール用絶縁膜４４として、たとえば、ＳｉＯ2などの酸化膜とＳｉＮなどの窒化膜を順に積層した２層膜などを用いることができる（図２−１３）。ついで、ＰＭＯＳトランジスタ形成領域ＲPMOS上とＮＭＯＳトランジスタ形成領域ＲNMOS上のポリシリコン層６１Ｐ，６１Ｎのキャップ膜６３Ｐ，６３Ｎの上面と半導体基板１０上のゲート電極形成領域以外に形成されたサイドウォール用絶縁膜４４を除去する（図２−１４）。これにより、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOS上に形成されたポリシリコン層６１Ｐ，６１Ｎとキャップ膜６３Ｐ，６３Ｎの側面に形成されたオフセットスペーサ膜４３Ｐ，４３Ｎの外側に、さらにサイドウォールスペーサ膜４４Ｐ，４４Ｎが形成される。
【００３０】
ついで、オフセットスペーサ膜４３Ｐ，４３Ｎとサイドウォールスペーサ膜４４Ｐ，４４Ｎを形成したポリシリコン層６１Ｐ，６１Ｎとキャップ膜６３Ｐ，６３Ｎからなる積層体をマスクにして、この積層体の線幅方向両側の半導体基板１０上の領域に拡散層を形成するための不純物を、エクステンション部２２，３２の不純物濃度よりも高濃度に導入する（図２−１５）。なお、このとき、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSとで、注入する不純物を打ち分ける。具体的には、ＰＭＯＳトランジスタ形成領域ＲPMOSにイオン注入する場合には、ＮＭＯＳトランジスタ形成領域ＲNMOSにレジストなどでマスクを形成し、ＰＭＯＳトランジスタ形成領域ＲPMOSにＰ型の不純物をエクステンション部２２の不純物濃度よりも高い濃度でイオン注入する。また、ＮＭＯＳトランジスタ形成領域ＲNMOSにイオン注入する場合には、ＰＭＯＳトランジスタ形成領域ＲPMOSにレジストでマスクを形成し、ＮＭＯＳトランジスタ形成領域ＲNMOSにＮ型の不純物をエクステンション部３２の不純物濃度よりも高い濃度でイオン注入する。
【００３１】
ついで、オフセットスペーサ膜４３Ｐ，４３Ｎとサイドウォールスペーサ膜４４Ｐ，４４Ｎを形成したポリシリコン層６１Ｐ，６１Ｎとキャップ膜６３Ｐ，６３Ｎからなる積層体が形成された半導体基板１０上に層間絶縁膜５０を形成し（図２−１６）、ＣＭＰで層間絶縁膜５０の表面を研磨し、平坦化する。このとき、積層体のキャップ膜６３がエッチストップの役割を有し、このキャップ膜６３が露出したところで研磨を中止する（図２−１７）。その後、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSの積層体を構成するキャップ膜６３Ｐ，６３Ｎをウェットエッチングなどで除去し、ポリシリコン層６１Ｐ，６１Ｎを露出させる（図２−１８）。
【００３２】
ついで、ポリシリコン層６１Ｐ，６１Ｎをシリサイド化させるために、シリコンと反応してシリサイドを形成するＮｉなどの金属を含む金属層６５を層間絶縁膜５０上の全面に堆積させる（図２−１９）。その後、熱処理を行って、ポリシリコン層６１Ｐ，６１Ｎ全体をフルシリサイド化させて、ゲート電極４２Ｐ，４２Ｎを形成する（図２−２０）。このときの熱処理は、不活性ガス雰囲気中で数百〜９００℃の範囲で行われる。なお、熱処理時間は、２つのポリシリコン層６１Ｐ，６１Ｎの全体がシリサイド化されるように適宜選択される。
【００３３】
熱処理後、未反応の金属層６５を除去する（図２−２１）。このとき、ＰＭＯＳトランジスタ４０Ｐのポリシリコン層６１Ｐの方が、ＮＭＯＳトランジスタ４０Ｎのポリシリコン層６１Ｎよりも、金属層６５との接触面積が大きいために、熱処理によって金属層６５からポリシリコン層に拡散する金属の量が、ＰＭＯＳトランジスタ４０Ｐのポリシリコン層６１Ｐの方が多くなる。そのため、フルシリサイド化されたゲート電極４２Ｐ，４２Ｎにおいて、ＮＭＯＳトランジスタ４０ＮよりもＰＭＯＳトランジスタ４０Ｐの方が金属／Ｓｉの比が大きくなる。つまり、ＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎのゲート電極４２Ｐ，４２Ｎで、同一の工程でシリサイド化させる金属／Ｓｉの組成比を異ならせることができる。
【００３４】
その後、フルシリサイド化されたゲート電極４２Ｐ，４２Ｎと層間絶縁膜５０上にさらに絶縁膜を形成して層間絶縁膜５０の厚さを厚くし、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSのソース／ドレイン領域２１，３１の一部上に、コンタクトホールを開口する。そして、コンタクトホールにタングステンなどの導電性材料を埋め込んでコンタクトプラグ５１を形成し、このコンタクトプラグ５１に電気的に接続するように、層間絶縁膜５０上に配線層５２をパターン形成することによって、図１に示される半導体装置が得られる。
【００３５】
この実施の形態１によれば、フルシリサイドゲート構造の組成比を異ならせるＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎとを同一工程で形成することができるという効果を有する。また、ＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎのフルシリサイドゲート構造の組成が異なるので、ＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎのフルシリサイドゲート構造を形成する際に個別に熱処理温度を制御する必要がなく、従来に比べて簡単に形成することができる。また、ＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎのゲート構造４５の組成比は、ポリシリコン層６１の上面の面積の大きさによって変化させることができるので、ＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎの閾値電圧の調整が可能となり、トランジスタの性能を向上させることができるという効果を有する。
【００３６】
実施の形態２．
図３は、この発明にかかる半導体装置の実施の形態２の構造を模式的に示す断面図である。この半導体装置は、シリコン基板などの半導体基板１０に形成された素子形成領域２０上の素子分離絶縁膜１１によって分離される所定の領域にＭＯＳトランジスタ４０が形成される構造を有している。素子形成領域２０の表面内には所定の導電型の不純物拡散領域からなるソース／ドレイン領域２１が選択的に形成され、ソース／ドレイン領域２１間の半導体基板１０の表面上にゲート絶縁膜４１とフルシリサイド膜からなるゲート電極４２と、ゲート絶縁膜４１とゲート電極４２の線幅方向の両側面にはゲート容量を抑えてＭＯＳトランジスタ４０の高速動作を可能にするオフセットスペーサ膜４３が形成され、さらにこのオフセットスペーサ膜４３の線幅方向側面にはサイドウォールスペーサ膜４４が形成されて、ゲート構造４５を形成している。また、ソース／ドレイン領域２１のゲート構造４５側の端部には、上記ソース／ドレイン領域２１と同じ導電型の不純物拡散領域からなるエクステンション部２２が形成されている。ここで、エクステンション部２２は、ソース／ドレイン領域２１に比して不純物の濃度が低くなっている。なお、このＭＯＳトランジスタ４０のゲート電極４２の線幅方向の断面形状は、半導体基板１０の表面から上方に向かうにしたがって基板面に平行な方向の断面積が大きくなる逆テーパ形状を有するように形成される。
【００３７】
また、このＭＯＳトランジスタ４０を含む半導体基板１０上の全面を覆うように層間絶縁膜５０が形成され、この層間絶縁膜５０上には所定の形状にパターニングされた配線層５２が形成される。そして、ＭＯＳトランジスタ４０のソース／ドレイン領域２１と配線層５２との間の層間絶縁膜５０を貫通して、タングステンなどの導電性材料で形成されるコンタクトプラグ５１が形成され、両者を電気的に接続する。
【００３８】
つぎに、このような構造を有する半導体装置の製造方法について説明する。図４−１〜図４−１６は、この発明にかかる半導体装置の製造手順の一例を模式的に示す断面図である。まず、シリコン基板などの半導体基板１０に所定の導電型の素子形成領域２０を形成し、この素子形成領域２０を局所的に露出させるように所定のパターンの素子分離絶縁膜１１を形成する（図４−１）。たとえば、ＰＭＯＳトランジスタを形成する場合には、素子形成領域２０としてＮ型のウェルが形成され、ＮＭＯＳトランジスタを形成する場合には、素子形成領域としてＰ型のウェルが形成される。この素子分離絶縁膜１１は、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などによって形成される。
【００３９】
その後、半導体基板１０上にゲート絶縁膜４１を形成し、その上にさらにＳｉまたはＳｉを含む電極材料層（以下、ポリシリコン層という）６１と、後の工程で行われるＣＭＰでのストッパ膜として機能するシリコン窒化膜などのキャップ膜６３を、それぞれ所定の厚さだけ順に堆積する（図４−２）。ゲート絶縁膜４１は、熱酸化法、ＰＶＤ法、ＣＶＤ法などで形成することができる。また、ポリシリコン層４１やキャップ膜６３は、ＰＶＤ法やＣＶＤ法などによって形成することができる。
【００４０】
ついで、キャップ膜６３上にレジスト６６を塗布し、ＭＯＳトランジスタ４０のゲート電極４２（ゲート構造４５）の形成位置のみを残すようにパターニングする（図４−３）。そして、このレジストパターンをマスクにキャップ膜６３とポリシリコン層６１とをエッチングする。このとき、キャップ膜６３の上面からポリシリコン層６１のゲート絶縁膜４１との界面に至るまで、基板面と平行な断面積が減少する逆テーパ形状となるようにエッチングする（図４−４）。このような逆テーパ形状を形成するために、紙面の上下方向だけでなく左右方向にもエッチングが行われる必要があるため、たとえば等方性が強い低バイアス条件のガスエッチングなどが用いられる。これにより、図４−４に示されるように、素子形成領域に逆テーパ形状を有するキャップ膜６３とポリシリコン層６１の積層体が形成される。その後、レジスト６６を除去する。
【００４１】
ついで、キャップ膜６３とポリシリコン層６１の積層体が形成された半導体基板１０上の全面にオフセットスペーサ膜の基となるオフセットスペーサ用絶縁膜４３を形成する（図４−５）。そして、素子形成領域２０上のポリシリコン層６１とキャップ膜６３の積層体の上面に形成されたオフセットスペーサ用絶縁膜４３と、半導体基板１０上のゲート電極形成領域以外のゲート絶縁膜４１とオフセットスペーサ用絶縁膜４３を除去する（図４−６）。これにより、素子形成領域２０上に形成されたポリシリコン層６１とキャップ膜６３の線幅方向側面に、所定の厚さのオフセットスペーサ膜４３が形成される。
【００４２】
ついで、オフセットスペーサ膜４３を形成したポリシリコン層６１とキャップ膜６３の積層体をマスクにして、素子形成領域２０に所定の不純物を低濃度で導入した低濃度拡散層からなるエクステンション部２２を形成する（図４−７）。たとえば、ＰＭＯＳトランジスタの場合には、Ｐ型となる不純物（アクセプタ）がイオン注入され、エクステンション部２２としてＰ-層が形成される。また、ＮＭＯＳトランジスタの場合には、Ｎ型となる不純物（ドナー）がイオン注入され、エクステンション部２２としてＮ-層が形成される。
【００４３】
ついで、オフセットスペーサ膜４３を形成したポリシリコン層６１とキャップ膜６３の積層体が形成された半導体基板１０上の全面にサイドウォールスペーサ膜の基となるサイドウォール用絶縁膜４４を形成する。このサイドウォール用絶縁膜４４として、たとえば、ＳｉＯ2などの酸化膜とＳｉＮなどの窒化膜を順に積層した２層膜などを用いることができる（図４−８）。その後、素子形成領域２０上のポリシリコン層６１のキャップ膜６３の積層体の上面と半導体基板１０上のゲート電極形成領域以外に形成されたサイドウォール用絶縁膜４４を除去する（図４−９）。これにより、素子形成領域２０上に形成されたポリシリコン層６１とキャップ膜６３の側面に形成されたオフセットスペーサ膜４３の外側に、さらにサイドウォールスペーサ膜４４が形成される。
【００４４】
ついで、オフセットスペーサ膜４３とサイドウォールスペーサ膜４４を形成したポリシリコン層６１とキャップ膜６３からなる積層体をマスクにして、この積層体の線幅方向両側の半導体基板１０上の領域に拡散層を形成するための不純物を、エクステンション部２２の不純物濃度よりも高濃度に導入する（図４−１０）。なお、このとき、素子形成領域２０にイオン注入する場合には、エクステンション部２２にイオン注入した不純物と同じ導電型の不純物を、エクステンション部２２の不純物濃度よりも高い濃度でイオン注入する。たとえば、ＰＭＯＳトランジスタを形成する場合には、Ｐ型となる不純物（アクセプタ）がイオン注入され、ＮＭＯＳトランジスタを形成する場合には、Ｎ型となる不純物（ドナー）がイオン注入される。
【００４５】
ついで、オフセットスペーサ膜４３とサイドウォールスペーサ膜４４を形成したポリシリコン層６１とキャップ膜６３からなる積層体が形成された半導体基板１０上に層間絶縁膜５０を形成し（図４−１１）、ＣＭＰで層間絶縁膜５０の表面を研磨し、平坦化する。このとき、積層体のキャップ膜６３がエッチストップの役割を有し、このキャップ膜６３が露出したところで研磨を中止する（図４−１２）。その後、ＭＯＳトランジスタの積層体を構成するキャップ膜６３をウェットエッチングなどで除去し、ポリシリコン層６１を露出させる（図４−１３）。
【００４６】
ついで、ポリシリコン層６１をシリサイド化させるために、シリコンと反応してシリサイドを形成するＮｉなどの金属を含む金属層６５を層間絶縁膜５０上の全面に堆積させる（図４−１４）。その後、熱処理を行って、ポリシリコン層６１全体をフルシリサイド化させて、ゲート電極４２を形成する（図４−１５）。このときの熱処理は、不活性ガス雰囲気中で数百〜９００℃の範囲で行われる。なお、熱処理時間は、ポリシリコン層６１の全体がシリサイド化されるように適宜選択される。この熱処理によるフルシリサイド化時には、ゲート電極４２は体積膨張する。
【００４７】
図５は、逆テーパ形状のゲート電極の体積膨張の様子を模式的に示す図であり、図６は、順テーパ形状のゲート電極の体積膨張の様子を模式的に示す図である。膨張は周りから受ける応力の小さい方向に進む。また、ゲート電極４２（ポリシリコン層６１）の上下の面で見ると、他の膜（ゲート絶縁膜４１、金属層６５）との接触面積が大きいほど周りから受ける応力を低減することができる。つまり、他の膜との接触面積が大きい面ほど周りから受ける応力を小さくすることができ、大きく膨張することになる。そのため、図５に示されるように、下部の面積を小さくして、上部の面積を大きくした逆テーパ形状のゲート電極４２（ポリシリコン層６１）の場合には、熱処理時に周囲から受ける応力の小さい上面では矢印ａの方向に大きく膨張し、周囲から受ける応力の大きい下面では矢印ｂの方向に小さく膨張する。その結果、ポリシリコン層６１のシリサイド化の際に、その下部でゲート電極４２の体積膨張によるゲート絶縁膜４１へのストレスの増加を引き起こさずに、ゲート絶縁膜４１の突き抜けが発生することがない。
【００４８】
一方、図６に示されるように、ゲート電極４２（ポリシリコン層６１）の下部の面積よりも上部の面積の方が大きくなる順テーパ形状の場合には、熱処理時に周囲から受ける応力の大きい上面では矢印ｃの方向に小さく膨張し、周囲から受ける応力の小さい下面では矢印ｄの方向に大きく膨張する。その結果、ポリシリコン層６１のシリサイド化の際に、その下部でゲート電極４２の体積膨張によるゲート絶縁膜４１へのストレスの増加を引き起こして、ゲート絶縁膜４１の突き抜けが発生する虞が非常に高くなる。
【００４９】
図４−１５の熱処理の後、未反応の金属層６５を除去する（図４−１６）。その後、フルシリサイド化されたゲート電極４２と層間絶縁膜５０上にさらに絶縁膜を形成して層間絶縁膜５０の厚さを厚くし、素子形成領域２０のソース／ドレイン領域２１一部上に、コンタクトホールを開口する。そして、コンタクトホールにタングステンなどの導電性材料を埋め込んでコンタクトプラグ５１を形成し、このコンタクトプラグ５１に電気的に接続するように、層間絶縁膜５０上に配線層５２をパターン形成することによって、図３に示される半導体装置が得られる。
【００５０】
この実施の形態２によれば、ゲート電極４２の断面形状を逆テーパ形状としたので、ポリシリコン層６１をフルシリサイド化する際に生じる熱膨張は、面積の大きな上側に向けて大きく膨張することになり、ゲート絶縁膜６１と接触する下側での膨張を小さくすることができ、ゲート電極６２の膨張によるゲート絶縁膜６１の突き抜けを防止することができるという効果を有する。
【産業上の利用可能性】
【００５１】
以上のように、本発明にかかる半導体装置は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同一基板上に作りこまれたＣＭＯＳトランジスタに有用である。
【図面の簡単な説明】
【００５２】
【図１】この発明による半導体装置の断面構造の一例を模式的に示す図である。
【図２−１】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その１）。
【図２−２】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その２）。
【図２−３】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その３）。
【図２−４】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その４）。
【図２−５】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その５）。
【図２−６】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その６）。
【図２−７】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その７）。
【図２−８】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その８）。
【図２−９】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その９）。
【図２−１０】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その１０）。
【図２−１１】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その１１）。
【図２−１２】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その１２）。
【図２−１３】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その１３）。
【図２−１４】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その１４）。
【図２−１５】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その１５）。
【図２−１６】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その１６）。
【図２−１７】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その１７）。
【図２−１８】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その１８）。
【図２−１９】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その１９）。
【図２−２０】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その２０）。
【図２−２１】この発明による半導体装置の製造方法の手順の一例を示す断面図である（その２１）。
【図３】この発明による半導体装置の実施の形態２の構造を模式的に示す断面図である。
【図４−１】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その１）。
【図４−２】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その２）。
【図４−３】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その３）。
【図４−４】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その４）。
【図４−５】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その５）。
【図４−６】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その６）。
【図４−７】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その７）。
【図４−８】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その８）。
【図４−９】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その９）。
【図４−１０】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その１０）。
【図４−１１】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その１１）。
【図４−１２】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その１２）。
【図４−１３】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その１３）。
【図４−１４】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その１４）。
【図４−１５】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その１５）。
【図４−１６】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その１６）。
【図５】逆テーパ形状のゲート電極の体積膨張の様子を模式的に示す図である。
【図６】順テーパ形状のゲート電極の体積膨張の様子を模式的に示す図である。
【符号の説明】
【００５３】
１０  半導体基板
１１  素子分離絶縁膜
２０  Ｎ型ウェル
２１  Ｐ+型ソース／ドレイン領域
２２  Ｐ型エクステンション部
３０  Ｐ型ウェル
３１  Ｎ+型ソース／ドレイン領域
３２  Ｎ型エクステンション部
４０  ＭＯＳトランジスタ
４０Ｐ  ＰＭＯＳトランジスタ
４０Ｎ  ＮＭＯＳトランジスタ
４１，４１Ｐ，４１Ｎ  ゲート絶縁膜
４２，４２Ｐ，４２Ｎ  ゲート電極
４３，４３Ｐ，４３Ｎ  オフセットスペーサ膜
４４，４４Ｐ，４４Ｎ  サイドウォール膜
４５，４５Ｐ，４５Ｎ  ゲート構造
５０  層間絶縁膜
５１  コンタクトプラグ
５２  配線層
６１，６１Ｐ，６１Ｎ  ポリシリコン層
６２Ａ，６２Ｂ，６４Ａ，６４Ｂ  レジスト
６３，６３Ｐ，６３Ｎ  キャップ膜
６５  金属層
【図１】
2007180390.tif 000003
【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図２−９】
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【図２−１０】
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【図２−１１】
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【図２−１２】
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【図２−１３】
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【図２−１４】
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【図２−１５】
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【図２−１６】
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【図２−１７】
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【図２−１８】
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【図２−１９】
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【図２−２０】
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【図２−２１】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図４−５】
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【図４−６】
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【図４−７】
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【図４−８】
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【図４−９】
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【図４−１０】
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【図４−１１】
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【図４−１２】
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【図４−１３】
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【図４−１４】
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【図４−１５】
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【図４−１６】
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【図５】
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【図６】
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