(57)【要約】【課題】  製造が容易で高集積化の可能な、メモリセルと論理セルとを含む基本単位を同一半導体基板上に複数個有する半導体装置を提供する。【解決手段】    半導体装置は、半導体基板上に形成され、メモリ素子と論理素子とを含む同一又は対称的な複数の単位構造を有する半導体装置であって、各単位構造が、第１の活性領域に形成されたDRAMセルと、第２の活性領域に形成され、第２、第３のゲート電極とシリサイド層を備えたソース／ドレイン領域とを有する論理素子用直列接続トランジスタと、その１対のソース／ドレイン領域に接続された第１、第２の信号線と、第２のゲート電極に接続された第３の信号線と、DRAMキャパシタの蓄積電極下方に形成され、蓄積電極と第３のゲート電極を接続する導電性接続部材とを有する。【選択図】  図３
2007129250.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成され、メモリ素子と論理素子とを形成し、同一又は対称的な平面形状を有する複数の単位構造とを有する半導体装置であって、各単位構造が
前記半導体基板の表面に形成され、第１および第２の活性領域を画定するアイソレーション絶縁領域と、
前記第１の活性領域上を横断して形成された第１のゲート電極と、前記第１の活性領域内で該第１のゲート電極の両側に形成された１対の第１のソース／ドレイン領域とを有する転送トランジスタと、
前記第１のゲート電極に接続されたワード線と、
前記１対の第１のソース／ドレイン領域の一方に接続されたビット線と、
前記第２の活性領域上を横断して形成された第２および第３のゲート電極と、前記第２の活性領域内で該第２、第３のゲート電極の中間に形成された接続ノードと、該第２および第３のゲート電極の外側に形成された１対の第２のソース／ドレイン領域と、前記接続ノード、前記１対の第２のソース／ドレイン領域、および一部領域以外の前記第３のゲート電極上に形成されたシリサイド電極とを含む直列接続トランジスタと、
前記１対の第２のソース／ドレイン領域の一方上のシリサイド電極に接続された第１の信号線と、
前記１対の第２のソース／ドレイン領域の他方上のシリサイド電極に接続された第２の信号線と、
前記第２のゲート電極に接続された第３の信号線と、
前記一対の第１のソース／ドレイン領域の他方および前記第３のゲート電極の少なくとも一部の上方を含む領域に形成された蓄積電極と、
前記蓄積電極の表面上に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成された対向電極と、
前記蓄積電極下方に形成され、前記蓄積電極と前記１対の第１のソース／ドレイン領域の他方とを接続する第１の導電性接続部材と、
前記蓄積電極下方に形成され、前記蓄積電極と前記第３のゲート電極の前記一部領域を接続する第２の導電性接続部材と、
を有する半導体装置。
【請求項２】
前記第１および第２の導電性接続部材が一体化された導電性接続部材である請求項１記載の半導体装置。
【請求項３】
前記ビット線は、前記第１及び第２の導電性接続部材の間に配置されている請求項１記載の半導体装置。
【請求項４】
前記第１の導電性接続部材は、前記１対の第１のソース／ドレイン領域の他方上に形成された導電性プラグと該導電性プラグ上に形成され、前記蓄積電極と同一材料で形成された第１の蓄積電極延長部を含む請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
さらに、前記複数の単位構造外側の領域に形成された、前記ビット線を駆動するビット線ドライバ、前記ワード線を駆動するワード線ドライバ、前記第１の信号線の電位に対して前記第２の信号線をプリチャージし、プリチャージ後の電圧を検出するマッチラインドライバ、前記第３の信号線を駆動するデータバスドライバを有する請求項１〜４のいずれか１項記載の半導体装置。
【請求項６】
前記第３のゲート電極は、直線上に延在し、前記第２の活性領域上にゲート絶縁膜を介して形成された真性ゲート電極部と前記アイソレーション絶縁領域上に形成され拡大された幅を有するコンタクト部を有し、前記第１の活性領域は前記コンタクト部に近接して前記第３のゲート電極と同一直線上に延在し、前記第２の導電性接続部材は該コンタクト部に接触する請求項１〜５のいずれか１項記載の半導体装置。
【請求項７】
前記ワード線、前記ビット線、前記第１、第２、第３の信号線のうち２つの第１の組は全体として互いに平行に配置され、残り３つのうち少なくとも２つの第２の組は全体として互いに平行にかつ前記第１の組と交差して配置されている請求項１〜６のいずれか１項記載の半導体装置。
【請求項８】
半導体基板と、前記半導体基板上に形成され、メモリ素子と論理素子とを形成し、同一又は対称的な平面形状を有する複数の単位構造とを有する半導体装置であって、各単位構造が
前記半導体基板の表面に形成され、第１および第２の活性領域を画定するアイソレーション絶縁領域と、
前記第１の活性領域上を横断して形成された第１のゲート電極と、前記第１の活性領域内で該第１のゲート電極の両側に形成された１対の第１のソース／ドレイン領域とを有する転送トランジスタと、
前記第１のゲート電極に接続されたワード線と、
前記第２の活性領域上を横断して形成された第２および第３のゲート電極と、前記第２の活性領域内で該第２、第３のゲート電極の中間に形成された接続ノードと、該第２および第３のゲート電極の外側に形成された１対の第２のソース／ドレイン領域とを含む直列接続トランジスタと、
前記１対の第２のソース／ドレイン領域の一方に接続され、第１の金属配線で形成された第１の信号線と、
前記１対の第２のソース／ドレイン領域の他方に接続され、前記第１の信号線と同一層の第１の金属配線で形成された第２の信号線と、
前記第２のゲート電極に接続され、前記第１の金属配線とは異なる第２の金属配線で形成された第３の信号線と、
前記１対の第１のソース／ドレイン領域の一方に接続され、前記第２の金属配線より下層の第３の配線で形成され、前記第３の信号線と平面視上重なりを有して配置されているビット線と、
前記一対の第１のソース／ドレイン領域の他方および前記第３のゲート電極の少なくとも一部の上方を含む領域に形成された蓄積電極と、
前記蓄積電極の表面上に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成された対向電極と、
前記蓄積電極下方に形成され、前記蓄積電極と前記１対の第１のソース／ドレイン領域の他方とを接続する第１の導電性接続部材と、
前記蓄積電極下方に形成され、前記蓄積電極と前記第３のゲート電極を接続する第２の導電性接続部材と、
を有する半導体装置。
【請求項９】
半導体基板と、前記半導体基板上に形成され、メモリ素子と論理素子とを形成し、同一又は対称的な平面形状を有する複数の単位構造とを有する半導体装置であって、各単位構造が
前記半導体基板の表面に形成され、第１および第２の活性領域を画定するアイソレーション絶縁領域と、
前記第１の活性領域上を横断して形成された第１のゲート電極と、前記第１の活性領域内で該第１のゲート電極の両側に形成された１対の第１のソース／ドレイン領域とを有する転送トランジスタと、
前記第１のゲート電極に接続されたワード線と、
前記１対の第１のソース／ドレイン領域の一方に接続されたビット線と、
前記第２の活性領域上を横断して形成された第２および第３のゲート電極と、
前記第２の活性領域内で該第２、第３のゲート電極の中間に形成された接続ノードと、該第２および第３のゲート電極の外側に形成された１対の第２のソース／ドレイン領域とを含む直列接続トランジスタと、
前記１対の第２のソース／ドレイン領域の一方に接続され、第１の金属配線で形成されたマッチラインと、
前記１対の第２のソース／ドレイン領域の他方に接続され、前記マッチラインと同一層の第１の金属配線で形成された接地線と、
前記第２のゲート電極に接続され、前記第１の金属配線とは異なる第２の金属配線で形成されたデータバス線と、
前記一対の第１のソース／ドレイン領域の他方および前記第３のゲート電極の少なくとも一部の上方を含む領域に形成された蓄積電極と、
前記蓄積電極の表面上に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成された対向電極と、
前記蓄積電極下方に形成され、前記蓄積電極と前記１対の第１のソース／ドレイン領域の他方とを接続する第１の導電性接続部材と、
前記蓄積電極下方に形成され、前記蓄積電極と前記第３のゲート電極を接続する第２の導電性接続部材と、
を有する半導体装置。
【請求項１０】
半導体基板上に形成され、メモリ素子と論理素子とを含む同一又は対称的な複数の単位構造を有する半導体装置であって、各単位構造が、
第１の活性領域に形成され、第１のトランジスタと蓄積電極を備えたキャパシタとを有するＤＲＡＭセルと、
第２の活性領域に形成され、第２、第３のゲート電極とシリサイド化されたソース／ドレイン電極とを備えた第２、第３の直列接続されたトランジスタを有する論理素子と、
ＤＲＡＭキャパシタの蓄積電極下方に形成され、蓄積電極と第３のゲート電極を接続する導電性接続部材と、
を有し、前記第３のゲート電極は一部領域以外がシリサイド化され、前記導電性接続部材は、前記蓄積電極と前記第３のゲート電極の前記一部領域を接続する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にメモリセルと論理セルを備えた基本単位を同一半導体基板上に複数個有する半導体装置に関する。
【背景技術】
【０００２】
情報処理システムの高度化、高速化を実現する上で、連想メモリ（CAM、Content Addressable Memory)が注目されている。CAMは、メモリセルに記憶したメモリ内容と、外部から供給される信号との一致を論理セルで検出することができる機能を有する。メモリセルは、通常SRAMで構成される。
【０００３】
ギリンガム氏は、先にメモリセルにダイナミックランダムアクセスメモリ（DRAM）を用いた構成のCAMを提案した。この構成によれば、相補型信号を記憶する場合も、基本単位のメモリセルは２つのトランジスタと２つのキャパシタで構成することができる。しかしながら、このCAMをどのように構成するのが効率的か、その製造技術は未だ確立されていない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、製造が容易で高集積化の可能な、メモリセルと論理セルとを含む基本単位を同一半導体基板上に複数個有する半導体装置を提供することである。
【０００５】
本発明の他の目的は、高性能のCAMを実現することのできる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の１観点によれば、
半導体基板と、前記半導体基板上に形成され、メモリ素子と論理素子とを形成し、同一又は対称的な平面形状を有する複数の単位構造とを有する半導体装置であって、各単位構造が
前記半導体基板の表面に形成され、第１および第２の活性領域を画定するアイソレーション絶縁領域と、
前記第１の活性領域上を横断して形成された第１のゲート電極と、前記第１の活性領域内で該第１のゲート電極の両側に形成された１対の第１のソース／ドレイン領域とを有する転送トランジスタと、
前記第１のゲート電極に接続されたワード線と、
前記１対の第１のソース／ドレイン領域の一方に接続されたビット線と、
前記第２の活性領域上を横断して形成された第２および第３のゲート電極と、前記第２の活性領域内で該第２、第３のゲート電極の中間に形成された接続ノードと、該第２および第３のゲート電極の外側に形成された１対の第２のソース／ドレイン領域と、前記接続ノード、前記１対の第２のソース／ドレイン領域、および一部領域以外の前記第３のゲート電極上に形成されたシリサイド電極とを含む直列接続トランジスタと、
前記１対の第２のソース／ドレイン領域の一方上のシリサイド電極に接続された第１の信号線と、
前記１対の第２のソース／ドレイン領域の他方上のシリサイド電極に接続された第２の信号線と、
前記第２のゲート電極に接続された第３の信号線と、
前記一対の第１のソース／ドレイン領域の他方および前記第３のゲート電極の少なくとも一部の上方を含む領域に形成された蓄積電極と、
前記蓄積電極の表面上に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成された対向電極と、
前記蓄積電極下方に形成され、前記蓄積電極と前記１対の第１のソース／ドレイン領域の他方とを接続する第１の導電性接続部材と、
前記蓄積電極下方に形成され、前記蓄積電極と前記第３のゲート電極の前記一部領域を接続する第２の導電性接続部材と、
を有する半導体装置
が提供される。
【発明の効果】
【０００７】
以上説明したように、本発明によれば、効率的な構成を有するメモリ素子と論理素子を含む基本単位を複数個含む半導体装置が提供される。
【０００８】
ＣＡＭの集積度を向上し、製造工程を安定化することができる。
【発明を実施するための最良の形態】
【０００９】
図１(A)、(B)は、ギリンガム氏の先の提案によるCAMの等価回路およびその論理表を示す。図１(A)において、Uおよび／Uは、繰り返し単位の単位構成を示し、対称的構成のUと／Uとが合わせて１つのCAMユニット（基本単位）を構成する。複数のCAMユニットが行列状に配置されている。
【００１０】
メモリセルMCのビットラインBLおよび／BLには、相補的な情報が供給される。転送トランジスタTa及びTbは、同一のワードラインWLの信号によりオン／オフを制御される。転送トランジスタTaおよびTbを介してキャパシタCa、Cbに相補的情報が書き込まれる。
【００１１】
トランジスタPaとQaとの直列接続およびPbとQbとの直列接続が論理セルLCを構成する。直列接続の一方の端子（Qa、Qbの一方のソース／ドレイン電極）は接地線GNDに接続されている。トランジスタQa、Qbに直列に接続されたトランジスタPa、Pbの他方のソース／ドレイン電極は同一のマッチラインMLに接続されている。
【００１２】
キャパシタCaおよびCbの蓄積電極の電位は、論理回路のトランジスタQaおよびQbのゲート電極に印加される。
【００１３】
従って、論理回路のトランジスタQaおよびQbのオン／オフは、キャパシタCaおよびCbの蓄積電極の電位によって制御される。トランジスタPa、Pbのゲート電極は、それぞれデータバスラインDB、／DBに接続されている。
【００１４】
なお、図１ (C)に示すように、トランジスタP(Pa、Pb)とトランジスタQ(Qa、Qb)は、その配置を交換してもよい。
【００１５】
マッチラインMLをプリチャージし、データバスラインDB、／DBに入力信号およびその相補信号を印加すると、トランジスタPa、Pbの一方はオンとなり、他方はオフとなる。オンとなったトランジスタPaまたはPbに直列接続されたトランジスタQaまたはQbがオンであれば、プリチャージされたマッチラインMLの電位は接地線に放電され、マッチラインMLの電位は変化する。
【００１６】
トランジスタPaまたはPbがオンになっても、直列接続されたトラジスタQaまたはQbがオフであれば、マッチラインMLは放電されず、マッチラインMLの電位はプリチャージされた状態に保たれる。従ってマッチラインMLの電位変化は、ハイ状態のメモリ（CaまたはCb）に接続された直列接続によって制御される。
【００１７】
なお、メモリセルMCに接続されたビットラインBL、／BLはビットライン駆動回路BLDに接続され、ワードラインWLは、ワードライン駆動回路WLDに接続されている。また、データバスラインDB、／DBは、データバスライン駆動回路DBDに接続され、マッチラインMLは、マッチライン駆動回路MLDに接続されている。なお、データバスライン駆動回路DBDは、外部信号を入力する端子そのものであっても良いし、外部信号を一時的に記憶するバッファ回路等であっても良い。
【００１８】
図１（B）は、図１（A）に示した単位CAMセルの論理機能を示す。DRAMの欄は、メモリセルMC、より具体的にはDRAMのキャパシタCaまたはCbの充電状態を示す。キャパシタCaが高電位に充電されている時がハイ（H）の状態であり、低電位に充電されている時がロー（L）の状態である。
【００１９】
キャパシタCbは、キャパシタCａと相補的な信号を記憶する。DRAM、より具体的にはキャパシタCaがハイ（H）の状態である場合、トランジスタQaはオンであり、トラジスタQbはオフである。従って、オンにされたトランジスタQaに直列接続された他のトランジスタPaがオン（データベースラインＤＢがハイ）の場合のみ、マッチラインMLの電位は接地線に放電される。すなわち、データバスラインDBの電位がハイ（H）の場合にマッチラインMLはロー（L）となる。
【００２０】
DRAMがローの場合、キャパシタCbがハイの高電位を記憶し、トランジスタQbはオンとなる。従って、トランジスタQbに直列接続されたトランジスタPbがオン（データベースライン/DBがハイ）の場合のみ、マッチラインMLの電位は放電され、ロー（L）の状態となる。上記の場合以外では、マッチラインMLの電位はハイ（H）に保たれる。また、２組のDRAMが、共にL状態の場合には、DBに関係なく、MLはHに保持される。これを、don't care という。本回路では、これも実現できる。図１（B）は、この論理演算をまとめて示す。
【００２１】
なお、図１（A）において、繰り返しユニットUおよび／Uは対称的な構成で示されている。実際の半導体装置においても、繰り返し単位Uおよび／Uは同一または対称的な構成で作成することが好ましい。
【００２２】
図２（A）、（B）は、図１（A）に示す繰り返し単位U内の構成要素の配置例を示す。図２（A）は、半導体基板表面に形成したアイソレーション絶縁領域によって画定した活性領域と、活性領域上を横断するゲート電極（信号線）の形状を示す。半導体基板表面上に、素子分離用のフィールド絶縁膜FOXが形成され、アイソレーション絶縁領域を構成する。フィールド絶縁膜FOXは、LOCOS（localoxidation of silicon）またはSTI（shallow trench isolation）によって形成したシリコン酸化膜などにより形成できる。
【００２３】
フィールド絶縁膜FOXが形成されなかった領域が活性領域ARM、ARLとなる。活性領域ARMは、メモリ素子を形成するための活性領域であり、活性領域ARLは、論理素子を形成するための活性領域である。図中、活性領域ARMは横方向に延在し、活性領域ARLは、繰り返し単位を越えて縦方向に延在している。
【００２４】
活性領域上にゲート絶縁膜（シリコン酸化膜等）を形成した後、多結晶シリコン層を堆積し、パターニングすることによってゲート電極G1、G2、ゲート電極を兼ねるワード線WL、データバスラインDBを形成する。論理素子領域のトランジスタに対してサリサイド工程を行ない、ゲート電極、ソース／ドレイン領域の上にシリサイド層を形成する。
【００２５】
図中、ワード線WLが活性領域ARMを横切って縦方向に延在し、活性領域ARL上には、分離されたゲート電極G1と、縦方向に長いデータバスラインDBから分岐したゲート電極G2が横方向に形成されている。分離されたゲート電極G1は、メモリ素子用活性領域ARMと同一直線上に延在し、フィールド絶縁膜FOX上で拡大された幅を有するコンタクト部を形成している。
【００２６】
図２（B）は、ゲート電極等を形成した後、その上を第１の絶縁膜で覆い、必要個所にはコンタクト孔を設け、第１の絶縁膜上に多結晶シリコン等の導電材料で信号線を形成した状態を示す。信号線は、下層の活性領域にXで示す個所で電気的コンタクトを形成している。接地線GND、マッチラインMLが横方向に延在し、論理素子用活性領域ARLの両端に接続されている。また、ビット線BLが接地線GNDおよびマッチラインMLの中間に形成され、メモリ素子用活性領域ARMの一方のソース／ドレイン領域に接続されている。
【００２７】
なお、ビット線コンタクトより左側の領域は、左隣の繰り返し単位に属する。すなわち、横方向に隣接する２つの繰り返し単位は、左右対称に構成され、２つの繰り返し単位に共通の１つのビット線コンタクトが形成されている。
【００２８】
信号線GND、BL、MLを第２の絶縁層で覆った後、メモリ素子用活性領域の他方のソース/ドレイン領域と分離されたゲート電極G1のコンタクト部とを露出するコンタクト孔を形成する。コンタクト孔を埋め込んで、第２の絶縁層上に破線で示すキャパシタの蓄積電極SNを形成する。蓄積電極SNは、メモリ素子用トランジスタの他方のソース／ドレイン領域および論理素子の分離されたゲート電極G1に接続され、両者を電気的に接続する。さらに、キャパシタ誘電体膜、対向電極を形成することにより図１（A）の繰り返し単位Uが形成される。
【００２９】
図２（Ｃ）は、基板面内での繰り返し単位の配置例を示す。繰り返し単位Ｕ11とＵ12は、その境界線に関して左右対称な構成を有し、合わせて１つのＣＡＭセルを構成する。繰り返し単位Ｕ13とＵ14も同様である。繰り返し単位Ｕ12とＵ13とは、左右対称でも同一でもよい。なお、繰り返し単位Ｕ11とＵ12とを同一の構成とすることもできる。
【００３０】
繰り返し単位Ｕ11，Ｕ12，．．．と繰り返し単位Ｕ21，Ｕ22，．．．は、その境界線に関して上下対称である。繰り返し単位Ｕ31，Ｕ32，．．．は、繰り返し単位Ｕ21，Ｕ22，．．．に対して上下対称でも同一でもよい。なお、繰り返し単位Ｕ11，Ｕ12，．．．と繰り返し単位Ｕ21，Ｕ22，．．．とを同一の構成とすることもできる。
【００３１】
図３は、図２（B）の１点鎖線III―IIIに沿う断面構造を示す。
【００３２】
必要なウェルを形成したシリコン基板１の表面に、たとえば素子分離用の溝を形成し、シリコン酸化膜を堆積し、化学機械研磨（CMP）等により表面を平坦化することにより、STIによる素子分離用フィールド絶縁領域（FOX）２が形成される。フィールド絶縁領域２に画定された活性領域表面上にゲート酸化膜３を形成する。ゲート酸化膜３上に、多結晶シリコン層を堆積し、パターニングすることによりゲート電極（ワード線等の信号線を含む）５を形成する。
【００３３】
ゲート電極５を形成した後、必要に応じてレジストパターンで不要部分を覆い、半導体基板１に対してｎ型不純物を注入し、論理素子用低濃度ソース／ドレイン領域７aおよびメモリ素子用ソース／ドレイン領域８を形成する。別々のイオン注入を行なえば、論理素子用及びメモリ素子用のトランジスタとして最適の不純物濃度を採用できる。
【００３４】
ゲート電極５を覆って、シリコン基板１上に化学気相堆積（ＣＶＤ）によるＣＶＤ酸化膜１１を形成する。メモリ素子領域をレジストパターンで覆い、ＣＶＤ酸化膜１１の異方性エッチを行なう。平坦面上のＣＶＤ酸化膜を除去し、ゲート電極５側壁上にサイドスペーサ１１ａを残す。この状態で高濃度のイオン注入を行ない、論理素子用トランジスタの高濃度ソース／ドレイン領域７ｂを形成する。
【００３５】
論理素子用高濃度ソース／ドレイン領域７ｂはメモリ素子用ソース／ドレイン領域８よりも高い不純物濃度を有する。
【００３６】
レジストパターンを除去し、シリコン基板１の全面にCo等のシリサイド反応可能な金属層を堆積する。熱処理を行なうことにより、金属層と下地シリコンとのシリサイド反応を生じさせ、ゲート電極５上面、高濃度ソース／ドレイン領域７ｂ表面にシリサイド層２５、２６を形成する。未反応金属層は除去する。論理素子用トランジスタは高濃度ソース／ドレイン領域、シリサイド層により抵抗が小さくなり、高速度動作が容易になる。メモリ素子用トランジスタにはこれらを作成しないことにより、高いリテンション特性を保つ。なお、メモリセル部もシリサイド化することにより、リテンションは悪化するが、工程数の少ない安価な製品を作ることも可能である。
【００３７】
ＣＶＤ酸化膜１１を覆ってシリコン基板１上に平坦化機能のあるシリコン酸化膜１２を形成する。リフロー、CMP等を用いることもできる。平坦化したシリコン酸化膜１２を形成した後、レジストマスクを用いて酸化膜１２、１１を貫通するコンタクト孔１３を形成する。コンタクト孔を埋めて、絶縁膜１２上に多結晶シリコン等の導電層１４を堆積し、パターニングすることにより接地線ＧＮＤ（図示せず）、ビット線BL、マッチラインMLを形成する。
【００３８】
配線１４を覆ってボロフォスフォシリケートガラス（BPSG）などの絶縁層１５を堆積し、レジストマスクを用いてキャパシタの蓄積電極接続用のコンタクト孔１６を絶縁層１５、１２、１１を貫通して形成する。コンタクト孔１６を形成した絶縁層１５上に多結晶シリコン層などの導電層を堆積し、パターニングすることにより蓄積電極１７が形成される。多結晶シリコンはコンタクト孔１６内部も埋め戻す。
【００３９】
蓄積電極１７の下面には連続して接続部CTMおよびCTLが形成される。接続部CTMは、蓄積電極SNの下面とメモリ素子の一方のソース／ドレイン領域８を接続する。接続部CTLは、蓄積電極SNの下面と、論理素子用のゲート電極５（G1）を接続する。その後、全面にキャパシタ誘電体膜１８を形成し、セルプレート（対向）電極１９をその上に形成する。
【００４０】
このようにして、繰り返し単位Uが形成される。なお同一または対称な構成で他の繰り返し単位も形成される。
【００４１】
図４（A）〜（E）は、図３に示す半導体装置の製造プロセスを示す断面図である。
【００４２】
図４（A）に示すように、シリコン基板１の表面に素子分離用フィールド絶縁膜（FOX）２を形成する。例えば、活性領域とすべき領域上にバッファ酸化膜を介して窒化シリコン膜のパターンを形成し、局所酸化（LOCOS）を行ない、フィールド酸化膜を形成する。又は、シリコン基板１上にレジストパターンを形成し、素子分離用の溝をエッチングで形成する。続いて、溝を埋めこむように酸化シリコン膜を堆積し、CMPなどにより表面を平坦化してシャロートレンチアイソレーション（STL）を形成する。
【００４３】
フィールド絶縁膜２を形成した後、必要に応じてトランジスタの閾値調整用の不純物をイオン注入する。メモリ素子領域と論理素子領域をレジストパターンで分離し、別々のイオン注入を行なってもよい。この場合、メモリ素子はオフ特性を向上するように、論理素子は動作速度を速くするようにすることが望ましい。閾値調整用のイオン注入を行なった後、フィールド絶縁膜２によって画定され、シリコン表面が露出した活性領域上にゲート酸化膜３を熱酸化などにより形成する。
【００４４】
図４（B）に示すように、半導体基板全面に多結晶シリコン層５を堆積する。CMOS構造を作成する場合は、ｎチャネルＭＯＳトランジスタを形成する領域を開口するレジストマスクを形成し、ｎ型不純物であるPイオンをイオン注入し、ｐチャネルＭＯＳトランジスタを形成する領域を開口するレジストマスクを形成し、ｐ型不純物であるＢイオンを注入する。このイオン注入により、ｎチャネルＭＯＳトランジスタのゲート電極はｎ型となり、表面チャネルＭＯＳトランジスタが形成されることになる。
【００４５】
その後、多結晶シリコン層５上にゲート電極のパターンを有するレジストマスクを形成し、ゲート電極（信号線を含む）５をパターニングする。
【００４６】
次に、メモリ素子領域を覆うレジストマスク２３を形成し、論理素子領域にｎ型不純物であるAsイオンを注入する。このイオン注入により、ＣＡＭ領域の論理素子の低濃度ソース／ドレイン領域７ａがイオン注入される。
【００４７】
図４（C）に示すように、論理素子領域を覆うレジストマスク２４を半導体基板表面上に形成する。このレジストマスク２４をマスクとし、メモリ素子領域にｎ型不純物であるAsイオンを注入し、ゲート電極５両側にソース／ドレイン領域８を形成する。
【００４８】
図４（D）に示すように、化学気相堆積（CVD）により、シリコン基板全面に、ゲート電極５を覆ってシリコン酸化膜１１を堆積する。なお、酸化膜に変え、窒化膜や酸化膜／窒化膜の積層を形成してもよい。メモリ素子領域をレジストマスクで覆い、論理素子領域のシリコン酸化膜１１を異方的にエッチする。平坦面上のシリコン酸化膜１１を除去し、ゲート電極５側壁上にのみシリコン酸化膜１１ａを残す。このシリコン酸化膜１１ａがゲート電極５のサイドウォール酸化膜となる。
【００４９】
図４（E）に示すように、高濃度のイオン注入を行ない、論理素子用トランジスタの高濃度ソース／ドレイン領域７ｂを形成する。なお、ＣＭＯＳ回路を含む場合は、論理回路のｎチャネルトラジスタを開口するレジストマスクを形成してイオン注入を行なう。その後レジストマスクは除去する。
【００５０】
ここで、メモリ領域のＭＯＳトランジスタのソース／ドレイン領域８は、論理素子領域の高濃度ソース／ドレイン領域７ｂの不純物濃度よりも低い不純物濃度を有するようにイオン注入が制御される。このように不純物濃度を制御することにより、メモリ素子のリテンション特性を高め、論理素子の動作特性を速めることができる。なお、図４（Ｂ）、（Ｃ）のイオン注入を同一プロセスで行なっても良い。
【００５１】
シリコン基板全面上にCo膜をスパッタリングで形成する。ラピッドサーマル（ＲＴＡ）によりシリサイド反応を生じさせ、シリサイド層２５、２６を形成する。未反応Co膜を王水で除去する。
【００５２】
図４（Ｆ）に示すように、シリコン基板１上に酸化膜１１を覆って、平坦化機能を有するシリコン酸化膜１２を堆積する。例えば、ボロホスホシリケートガラス（ＢＰＳＧ）膜や、テトラエトキシシラン(ＴＥＯＳ)を用いたシリコン酸化膜を堆積する。
【００５３】
表面を平坦化させるために、リフローやＣＭＰを行なってもよい。又、層間絶縁膜として２層構造に代え、３層構造を採用することもできる。この場合は、２層のシリコン酸化膜に代え、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層などを用いることができる。
【００５４】
図４（Ｆ）に示すように、レジストマスクを用い、シリコン酸化膜１２，１１を貫通するコンタクト孔１３を形成する。コンタクト孔を埋めこむように、Ｐをドープした多結晶シリコン層及びＷＳｉ膜等の導電層を成長し、配線層を形成する。その後、配線層上にレジストマスクを形成し、パターニングすることにより配線１４を得る。図中左側の配線１４はビット線BLを構成し、図中右側の配線１４はマッチラインMLを構成する。
【００５５】
なお、配線層として、多結晶シリコン層等の単層導電層を用いることや、Ti層、TiN層、W層などの3層又は3層以上の積層を用いることもできる。配線は、所望の導電性等を有するものであればよい。
【００５６】
その後、配線１４を覆って、絶縁層１２上に絶縁層１５（図３）を形成する。キャパシタコンタクト用コンタクト孔を形成した後、絶縁層１５上に多結晶シリコン等の導電層を形成し、パターニングして蓄積電極と接続端子を形成する。さらに、キャパシタ誘電体膜、セルプレート電極を形成して、ＣＡＭセルを形成する。
【００５７】
図２の構成においては、メモリ素子の一方のソース／ドレイン領域と論理素子の一方のゲート電極の上に別個のコンタクト孔を形成した。この構成に代え、単一のコンタクト孔を形成することもできる。
【００５８】
図５は、単一のコンタクト孔を用いてメモリ素子の一方のソース／ドレイン領域と、論理素子の一方のゲート電極を接続する構成を示す。メモリ素子の活性領域ARMの端部と、論理素子のゲート電極G１のコンタクト部にまたがるように、その上の絶縁膜にコンタクト孔１６が形成され、コンタク孔１６を埋め込んで接続端子CTJが形成される。接続端子CTJは、メモリ素子の一方のソース／ドレイン領域、蓄積電極、論理素子の一方のゲートゲート電極G１を電気的に接続する。その他の点は、図２の構成と同様である。
【００５９】
図６は、図５のVI-VI線に沿う断面構成を示す。コンタクト孔１６は、図３に示す２つのコンタクト孔１６を兼用したものであり、その断面積が広く形成されている。コンタクト孔１６の底部には、メモリ素子の一方のソース／ドレイン領域８と論理素子のゲート電極G１が露出する。接続端子ＣＴＪは、コンタクト孔１６を埋め込んで形成され、ソース／ドレイン領域８とゲート電極Ｇ１を電気的に接続する。その他の点は、図３の構成と同様である。
【００６０】
図７は、接続端子の一部にプラグを用いた構成を示す。又、シリサイド層を論理素子用ＭＯＳトランジスタのソース／ドレイン領域上には形成するが、ゲート電極上には形成しない構造としている。
【００６１】
図に示すように、前述の実施例同様、半導体基板１上にフィールド絶縁膜２、ゲート絶縁膜３が形成されている。ゲート絶縁膜３上に、ゲート電極５が形成される。ゲート電極５の上面および側面は窒化シリコン膜１１ａで覆われる。基板１上に、窒化シリコン膜を覆うように酸化シリコン膜１１ｂが形成されている。窒化シリコン膜１１ａ、酸化シリコン膜１１ｂを合わせて、第１の絶縁膜１１と呼ぶ。
【００６２】
論理素子領域において、論理素子用トランジスタのソース／ドレイン領域７は、低不純物濃度領域７ａと高不純物濃度領域７ｂを備えたＬＤＤ構造とその上に形成されたシリサイド層２６とを有する。なお、ＬＤＤ構造を作成するため、窒化シリコン膜１１ａは、ゲート電極５の側壁上にサイドスペーサを形成し、ソース／ドレイン領域上からは除去されている。
【００６３】
ゲート電極上面には、予めゲート電極と同一形状の窒化シリコン膜を形成しておく。サイドスペーサを形成するための異方性エッチングで平坦面上の窒化シリコン膜がエッチされ、ソース／ドレイン領域が露出されても、ゲート電極上面には窒化シリコン膜が残る。すなわち、ゲート電極の上面と側面とが窒化シリコン膜で覆われた状態を保つ。この異方性エッチングにおいて、論理素子領域の絶縁膜１１ａはエッチングされ、メモリ素子領域の絶縁膜１１ａよりもその厚さが減少している。
【００６４】
この状態でサリサイド工程を行なうことにより、論理素子用トランジスタの高濃度ソース／ドレイン領域上にはシリサイド層が形成される。ゲート電極５は、窒化シリコン膜１２ａで覆われているため、シリサイド層は形成されない。サリサイド工程の後窒化シリコン膜１１ａを覆って、酸化シリコン膜１１ｂがシリコン基板１上に形成される。
【００６５】
メモリ素子のソース／ドレイン領域８上には、第１の絶縁膜１１を貫通し、ゲート電極側面の窒化シリコン膜を露出するようなコンタクト孔が形成され、このコンタクト孔を埋め込むように、例えば多結晶シリコンで形成された導電性プラグ３１、３２が形成される。
【００６６】
第１の絶縁膜１１の上に、第2の絶縁膜１２が堆積され、メモリ素子の一方のソース／ドレイン領域８上のプラグ３１と論理素子の一つのソース／ドレイン領域７とに達するコンタクト孔１３が形成される。第２の絶縁層１２表面からコンタクト孔を埋める導電層１４が形成され、ビット線ＢＬ、マッチラインＭＬが形成される。
【００６７】
この配線１４を覆って、基板上に第３の絶縁層１５が形成されている。第３の絶縁層１５表面からメモリ素子の１つのソース／ドレイン領域８上のプラグ３２、論理素子の分離されたゲート電極Ｇ１に達するコンタクト孔１６が形成され、このコンタクト孔１６を埋めこんで導電領域１７が形成され、蓄積電極ＳＮ、接続端子ＣＴＭ，ＣＴＬが形成されている。蓄積電極を覆って、キャパシタ誘電体膜１８、セルプレート電極１９が形成され、ＣＡＭセルを形成する。
【００６８】
この際、キャパシタの蓄積ノードＳＮを形成する導電層１７は、メモリ素子領域においてはプラグ３２の上面に達すれば良く、接続端子をより安定に形成することができる。なお、コンタクト孔形成のエッチングにおいてプラグ３２の上面を破線で示すように掘り込んでもよい。
【００６９】
プラグを用いる場合にも、図５の構成同様、1つの接続端子でメモリ素子のソース／ドレイン領域８と論理素子のゲート電極G１を接続することができる。
【００７０】
図８は、この場合の構成例を示す。プラグ３１、３２は、図7の実施例と同様の構成である。プラグ３２の上面は、エッチング工程で形成された段差を有する。プラグ３２とゲート電極Ｇ１とに跨るコンタクト孔が形成され、このコンタクト孔を埋めこんで接続端子ＣＴＪが形成されている。共通の接続端子ＣＴＪは、蓄積電極１７、プラグ３２、ゲート電極Ｇを電気的に接続する。その他の点は図７同様である。
【００７１】
図９（Ａ）〜（Ｅ）は、図７、図８に示すＣＡＭ構造を製造するための製造工程を、図８の場合を例にとって、示す。
【００７２】
図９（Ａ）に示すように、前述の実施例同様シリコン基板1の表面にフィールド絶縁膜２、ゲート酸化膜３を形成する。ゲート酸化膜３を形成した後、シリコン基板表面上に多結晶シリコン層５、窒化シリコン層６の積層を堆積する。窒化シリコン層６の表面上にレジストマスクを形成し、多結晶シリコン層５、窒化シリコン層６を同一パターンにパターニングする。その後レジストマスクは除去する。
【００７３】
図９（Ｂ）に示すように、メモリ素子領域及び論理素子領域に対し、レジストマスクを用いて別個のイオン注入を行なう。論理素子領域に低濃度ソース／ドレイン領域７ａ、メモリ素子領域にソース／ドレイン領域８が形成される。その後、シリコン基板表面上に窒化シリコン膜１１ａを堆積し、メモリ素子領域をレジストマスクで覆い、異方性エッチングを行なう。
【００７４】
論理素子領域において、ソース／ドレイン領域７上の窒化シリコン膜１１ａを除去し、ゲート電極５の側壁上にはサイドスペーサを残す。なお、窒化シリコン膜１１ａは、その下の窒化シリコン膜６と一体となり、ゲート電極の上面及び側面は窒化シリコン膜で覆われた状態となる。図示の便宜上、これらの窒化シリコン膜６、１１ａをまとめて１１ａで示す。論理素子領域とメモリ素子領域の境界には、異方性エッチングでエッチされた分、窒化シリコン膜１１ａに段差が形成されている。
【００７５】
図９（Ｃ）に示すように、サイドスペーサが形成された論理素子領域にさらにＡｓ等のｎ型不純物を高濃度にイオン注入する。ＣＭＯＳ構造を製作する場合には、レジストマスクを用い、ｎチャネルＭＯＳ領域、ｐチャネルＭＯＳ領域に対して別個のイオン注入を行なう。その後レジストマスクは除去する。このようにして、論理素子領域にメモリ素子領域のソース／ドレイン領域より高い不純物濃度を有するＬＤＤ構造のソース／ドレイン領域が形成される。メモリ素子領域のソース／ドレイン領域８は、低不純物濃度のまま保ち、メモリのリテンション特性を高く保つ。
【００７６】
高濃度ソース／ドレイン領域を形成した後、シリコン基板１上にCo膜をスパッタリングで形成する。ＲＴＡによる熱処理を行ない、Co膜と露出しているSi表面との間でサリサイド反応を生じさせ、シリサイド層２６を生じさせる。未反応のCo膜は王水で除去する。
【００７７】
図９（Ｄ）に示すように、シリコン基板表面上に他の絶縁膜１１ｂを形成する。例えば、シリコン窒化膜とＢＰＳＧ膜の積層を形成し、リフローを行なって平坦な表面を形成する。シリコン窒化膜の代わりにＣＶＤシリコン酸化膜、シリコン酸化膜とシリコン窒化膜の積層などの積層を用いてもよい。又、リフローの代わりに、又はリフローに続いてＣＭＰを行ない、さらに平坦化を行なってもよい。
【００７８】
絶縁層１１ｂ 上にレジストマスクを形成し、メモリ素子領域のソース／ドレイン領域８を露出するコンタクト孔を形成する。このコンタクト孔形成工程において、ゲート電極を覆う窒化シリコン膜がセルフアラインコンタクト工程を実現する。その後レジストマスクを除去し、Ｐ等のｎ型不純物をドープした多結晶シリコン層を堆積し、ＣＭＰなどで絶縁膜１１ｂ上の導電層を除去することにより、プラグ３１、３２を形成する。
【００７９】
図９（Ｅ）に示すように、絶縁膜１１ｂ上にさらにシリコン酸化膜等の絶縁膜１２を形成し、レジストマスクを用いてコンタクト孔１３を形成する。コンタクト孔１３を形成した絶縁膜１２上に多結晶シリコン層又は多結晶シリコン層とＷＳｉ層の積層等を形成し、レジストマスクを用いてパターニングする。このようにして、配線１４が形成される。
【００８０】
さらに、シリコン酸化膜やＢＰＳＧ層等の層間絶縁膜１５（図７、８）を堆積し、リフローを行なうことにより表面を平坦化する。さらに、ＣＭＰを行なってもよい。レジストマスクを用いてコンタクトホールを形成する。レジストマスクの形状により、図７、図８の構造を選択的に作成することができる。
【００８１】
コンタクトホールを埋め込むように多結晶シリコン層を堆積する。多結晶シリコン層をパターニングし、蓄積電極ＳＮ、接続端子ＣＴ（ＣＴＭ，ＣＴＬ，ＣＴＪ）を作成する。引き続き、キャパシタ絶縁膜１８の堆積、ポリシリコン層１９の堆積、パターニングにより、蓄積キャパシタ構造が作成される。必要に応じ、さらにＢＰＳＧなどの絶縁層形成、リフロー、ＣＭＰ、コンタクト孔形成、配線層形成により、ＣＡＭ装置を完成する。
【００８２】
なお、ＣＡＭの繰り返し単位内の構成は図２（B）、図５に示したものに限らない。
【００８３】
図１０は、平面配置の変形例を示す。図２（B）の構成と比べ、論理素子の分離されたゲート電極Ｇ１とデータバス線ＤＢに接続したゲート電極Ｇ２の位置が交換されている。等価回路は、図１（C）に示すものとなる。ワードラインＷＬがビットラインコンタクトを囲むように湾曲されている。又、メモリ素子の活性領域ＡＲＭが、信号線ＧＮＤ、ＢＬ、ＭＬに平行な両端領域と、その間の斜めに延在する領域とを含む。ワードラインＷＬと、活性領域ＡＲＭとは、ほぼ直交する事が望ましい。
【００８４】
さらに、図５の実施例同様、活性領域ＡＲＭの一方のソース／ドレイン領域と、論理素子の分離したゲート電極Ｇ１とが単一のコンタクト孔内に形成された接続端子ＣＴＪにより接続されている。その他の点は図２の実施例と同様である。
【００８５】
図１１（A）,（B）は、他の変形例を示す。図１１（A）が平面配置を示し、図１１（B）が断面構成を示す。図１０の構成例同様、メモリ素子用の活性領域ＡＲＭは屈曲した形状を有し、ワードラインＷＬはビット線コンタクト領域を囲む領域で湾曲した形状を有する。論理素子領域の分離したゲート電極Ｇ１は、接地線GNDとビット線BLとの間の領域に配置されている。データバス線DBに接続されたゲート電極G2は、ビット線BLとマッチラインMLとの間の領域に配置されている。
【００８６】
ゲート電極G1のコンタクト領域は、メモリ素子用活性領域ＡＲＭの右端から図１１（A）中上方に離れ、ビット線BLを越えて、ビット線BLと接地線GNDとの間の領域に配置されている。メモリ素子用活性領域ＡＲＭの右端と分離したゲート電極G1とを異なる領域に配置することにより、図中横方向の寸法を有効に利用することが可能となる。分離したゲート電極Ｇ１と、データバス線ＤＢに接続したゲート電極Ｇ２の配置は、図２の場合と同様である。等価回路は図１（A）に示すものとなる。
【００８７】
メモリ素子用の接続端子ＣＴＭと、論理素子用の接続端子ＣＴＬとは、図１１（A）,（B）に示すように、ビット線ＢＬを挟んで配置され、図１１（A）中縦方向に配列されている。その他の点は、図２、図１０の構成と同様である。
【００８８】
図１２は、さらに他の構成例を示す。本構成例においては、メモリ素子用の活性領域ＡＲＭ及び論理素子用の活性領域ＡＲＬが共に横方向に延在した形状を有し、さらにコンタクト用に上方に突出した部分を有する。
【００８９】
メモリ素子のゲート電極を兼ねるワード線ＷＬ、論理素子用の分離したゲート電極Ｇ１、ゲート電極Ｇ２を兼ねるデータバス線ＤＢは、共に縦方向に延在した形状を有する。ワード線ＷＬは、ビット線コンタクト領域を囲む領域で湾曲した形状を有する。
【００９０】
さらに、ビット線ＢＬとマッチラインＭＬは、ゲート電極上方の同一配線層で横方向に延在して形成され、さらに上方の導電層により蓄積電極ＳＮと接地線ＧＮＤが形成されている。メモリ素子の一方のソース／ドレイン領域と論理素子の分離したゲート電極Ｇ１とは、単一の接続端子ＣＴＪにより接続されている。なお、接地線ＧＮＤを横方向に延在させる場合を示したが、縦方向に延在させてもよい。等価回路は、図１（A）に示すものとなる。
【００９１】
図１３は、さらに他の構成を示す。本構成においては、メモリ素子領域の活性領域ＡＲＭは横方向に延在し、コンタクト部分が上方に突出した形状を有する。論理素子領域の活性領域ＡＲＬは、縦方向に延在した形状を有する。メモリ素子領域のワード線ＷＬは、ビット線コンタクト領域でビット線コンタクトを囲むように湾曲した形状を有する。
【００９２】
論理素子領域のゲート電極は横方向に延在する。データバス線ＤＢは、ゲート電極上方の金属配線層で形成されている。メモリ素子領域の一方のソース／ドレイン領域と論理素子領域の分離したゲート電極Ｇ１のコンタクト領域とは、ビット線を挟んで、縦方向に離れて配列されている。等価回路は図１（C）に示すものとなる。マッチラインＭＬと、接地線ＧＮＤは、ビット線ＢＬと異なる金属配線層で形成している。この場合、コンタクト領域にデータバス線ＤＢと同一配線層でプラグＰＭ，ＰＧを形成すればよい。この構成により、論理回路の配線が低抵抗となり、高速動作が促進される。
【００９３】
図１４はさらに他の構成例を示す。本構成においては、メモリ素子の活性領域ＡＲＭと論理素子の活性領域ＡＲＬは、各々は図１３の構成と同様な平面形状を有するが、その相対的関係が変化している。図中上方にメモリ素子用活性領域ＡＲＭが横方向に延在し、下方に突出したコンタクト領域を有する。ワード線ＷＬは、縦方向に直線的に延在している。
【００９４】
縦方向に延在する論理素子用活性領域ＡＲＬを横切るように、分離したゲート電極Ｇ１と上層のデータベース線ＤＢにコンタクト孔を介して接続されたゲート電極Ｇ２が横方向に延在して形成されている。
【００９５】
データバス線ＤＢは、接地線ＧＮＤ、ビット線ＢＬと同一の上層導電層で形成されている。これらの信号線ＧＮＤ、ＢＬ、ＤＢは横方向に延在して配置されている。マッチラインＭＬはゲート電極と同一導電層で形成され、ワード線ＷＬと平行に縦方向に延在して配置されている。マッチラインＭＬは信号線ＧＮＤ、ＢＬ、ＤＢと同一の導電層により形成された接続端子CMにより論理素子領域の一方のソース／ドレイン領域に接続されている。
【００９６】
図１３と比較すると、データバス線ＤＢとマッチラインＭＬの配置が交換されている。蓄積電極を介した接続端子CTMとCTLの構成は図２（B）と同様である。
【００９７】
図１５は、さらに他の構成を示す。メモリ素子用活性領域ＡＲＭのビット線コンタクト領域が上方に突出して形成され、接地線ＧＮＤのすぐ下方にビット線ＢＬが配置されている。図１４の構成と比較すると、ビット線ＢＬがメモリ素子用活性領域ＡＲＭの上方に移動された形態である。これに伴い、メモリ素子用活性領域ＡＲＭのコンタクト孔も上方に移動している。
【００９８】
図１６〜２４は、本発明の他の実施例によるＣＡＭ半導体装置の製造工程を示す。
【００９９】
図１６（Ａ）、（Ｂ）は、半導体基板の上に活性領域を画定し、活性領域上にゲート酸化膜を介してゲート電極を製造した状態を示す。図１６（Ａ）が平面図を示し、図１６（Ｂ）が断面図を示す。
【０１００】
図１６（Ｂ）に示すように、半導体基板１表面上に、ＬＯＣＯＳ又はＳＴＩにより酸化シリコン等のアイソレーション絶縁領域２を形成する。アイソレーション絶縁領域２が形成されず、半導体基板１の表面が露出している領域が活性領域となる。
【０１０１】
なお、必要に応じ、シリコン基板１にはｎ型ウェル１ｎ、ｐ型ウェル１ｐなどのウェル構造が形成されている。左右のｐ型ウェル１ｐが分離されているため、論理トランジスタの動作時に発生するホットエレクトロンがＤＲＡＭセルにまで到達することはなく、リテンション特性に優れる。ただし、両ｐ型ウェルを同一ウェルとすることにより、リテンション特性は悪化するが、寸法を縮小して全体としてセル面積を縮小することもできる。
【０１０２】
なお、以下の図面においては簡略化のためウェル構造を省略して示す。シリコン基板１の活性領域表面にシリコン酸化膜等のゲート絶縁膜を形成した後、多結晶シリコン層を堆積し、パターニングすることによりゲート電極５（信号線を含む）を形成する。
【０１０３】
ゲート電極作成後、必要に応じてレジストマスクを用い、活性領域に不純物をイオン注入する。メモリ素子用のトランジスタのソース／ドレイン領域と論理素子用トランジスタの低濃度ソース／ドレイン領域が形成される。
【０１０４】
図１６（Ａ）の平面図において、中央部分に縦方向に延在する論理素子用活性領域ＡＲＬが形成され、その両側に横方向に長いメモリ素子用活性領域ARMが形成されている。論理素子用活性領域ＡＲＬの上には、横方向に活性領域を横断するゲート電極５が形成されており、メモリ素子用活性領域ＡＲＭの上には、縦方向に活性領域を横断し、さらにアイソレーション絶縁領域上を配線層として延在するゲート電極が形成されている。なお、図においては４つの繰り返し単位Ｕ１１、Ｕ１２、Ｕ２１、Ｕ２２が示されている。繰り返し単位Ｕ１１、Ｕ２１と繰り返し単位Ｕ１２，Ｕ２２は左右対称な構成であり、繰り返し単位Ｕ１１、Ｕ１２と繰り返し単位Ｕ２１、Ｕ２２とは上下対称な構成である。
【０１０５】
図１７（Ａ）、（Ｂ）、（Ｃ）は、ゲート電極を覆ってシリコン基板１上に酸化シリコン等の絶縁膜を形成し、その一部を除去した後サリサイド反応を行なう工程を示す。
【０１０６】
図１７（Ａ）に示すように、ゲート電極を覆ってシリコン基板全面上に酸化シリコン膜１１を堆積する。このシリコン酸化膜１１の上に、ホトレジストなどのマスクＭ１を作成する。マスクＭ１は、メモリ素子領域を覆い、論理素子領域を露出する。この状態で、シリコン酸化膜１１の異方性エッチングを行なう。マスクＭ１に覆われた領域ではシリコン酸化膜１１がそのまま残る。マスクＭ１の開口から露出している論理素子領域においては、平坦面上のシリコン酸化膜１１が除去され、ゲート電極の側壁上にのみサイドウォールスペーサ１１ａが残る。
【０１０７】
図１７（Ｃ）は、ゲート電極５側壁上に形成されたサイドウォールスペーサ１１ａを示している。
【０１０８】
サイドウォールスペーサ１１Ａを作成した後、論理素子領域のトランジスタに対し、高濃度のソース／ドレイン領域を作成するためのイオン注入を行なう。論理素子領域のトランジスタはＬＤＤ構造のトランジスタとなる。その後マスクＭ１は除去する。
【０１０９】
ＣＭＯＳ半導体装置を形成する場合は、サイドスペーサを形成した後、マスクＭ１は除去する。次に、フォトレジストを塗布し、論理素子領域のＮＭＯＳ部を開口するフォトレジストパターンを形成する。ｎ型不純物を高濃度にイオン注入し、ｎ+型ソース／ドレイン領域を形成する。次に、このフォトレジストパターンを除去し、新たにフォトレジストを塗布し、ＰＭＯＳ部を開口するフォトレジストパターンを形成する。ＢＦ2イオンを高濃度にイオン注入することにより、ｐ+型ソース／ドレイン領域を形成する。その後、フォトレジストパターンは除去する。
【０１１０】
その後、シリコン基板全面上にCo膜をスパッタリングで形成する。Co膜を形成した後、ＲＴＡ等により熱処理を行ない、Co膜と下地シリコン表面とのシリサイド反応を生じさせる。このようにして、ゲート電極５表面にシリサイド膜２５が形成される。なお、図１７（Ａ）に示す論理素子用活性領域ＡＲＬの表面にもシリサイド膜が形成される。
【０１１１】
なお、サイドウォールスペーサを作成するための膜として、酸化膜の代わりに窒化膜を用いることもできる。
【０１１２】
図１８（Ｂ）に示すように、シリコン酸化膜１１、シリサイド層２５を覆うように基板１全面上にＢＰＳＧ等の絶縁膜１２を層間絶縁膜として形成する。この絶縁膜１２表面上にレジスト層を塗布し、コンタクト孔を形成するための開口を有するマスクＭ２を作成する。
【０１１３】
図１８（Ａ）は、マスクＭの開口部分を示す平面図である。マスクＭ２は、メモリ素子領域のビット線コンタクト部に開口１３ａを有する。
【０１１４】
図１８（Ｃ）は、マスクＭ２を用い、絶縁膜１２に開口１３を形成した状態を示す。
【０１１５】
なお、絶縁膜１２を成膜した後、リフロー、ＣＭＰなどにより表面を平坦化することが望ましい。
【０１１６】
図１９（Ｂ）に示すように、開口１３を埋め込むように絶縁膜１２上に多結晶シリコン層とＷＳｉ層との積層などによる導電層を形成し、パターニングを行なってビット線ＢＬなどを構成する配線層１４を形成する。ビット線は直列接続された論理トランジスタの接続ノード上に延在する。従って、後に形成される論理素子のソース／ドレインコンタクトホールとの距離を十分広く確保することができる。この点は、ＭＬ，ＤＢなどの配線をＡｌ等の低抵抗金属配線で形成し、高速動作を実現するための鍵となる点である。
【０１１７】
図１９（Ａ）は、形成されたビット線１４ａ、１４ｂの平面パターンを示す。図１９（Ｂ）、（Ｃ）に示すように、ビット線１４を作成した後、ビット線１４を覆って絶縁膜１２上に他の層間絶縁膜となる絶縁膜１５を堆積する。絶縁膜１５上にホトレジスト等のマスクを形成し、キャパシタのコンタクト孔１６をエッチングする。
【０１１８】
図１９（Ｃ）に示すように、メモリセルトランジスタのソース／ドレインに達するコンタクト孔１６ａと、論理素子のゲート電極に達するコンタクト孔１６ｂとが、ビット線１４を挟んで対向する位置に形成されている。このビット線を挟んでコンタクトホールが形成される構成により、横方向のセルサイズが縮小される。なお、絶縁層１５成膜後にも、リフロー、ＣＭＰなどにより平坦化を行なうことが望ましい。
【０１１９】
図２０（Ｂ）に示すように、コンタクト孔１６ａ、１６ｂを埋め込むように多結晶シリコン等の導電膜を堆積し、パターニングして蓄積容量電極１７を作成する。
【０１２０】
図２０（Ａ）に示すように、蓄積容量電極１７はメモリセルトランジスタの主要部を覆い、矩形の形状を有する。なお、ピラー型の蓄積容量電極を示したが、シリンダ型等他の形状を取ることもできる。又、表面に半球状の突起を多数形成し、表面積を増大しても良い。
【０１２１】
図２１（Ｂ）に示すように、蓄積容量電極１７を覆ってキャパシタ誘電体膜を形成した後、セルプレート電極となる導電層を形成し、パターニングしてセルプレート電極１９を作成する。
【０１２２】
図２１（Ａ）に示すように、セルプレート電極１９は、ほぼメモリ素子領域の全面を覆う。なお、セルプレート電極１９は、図示の領域外にも延在し、同一電位（例えばＶｃｃ／２電位）に維持される。
【０１２３】
図２２に示すように、セルプレート電極１９を覆ってシリコン基板全面上に層間絶縁膜となる絶縁膜４０を形成し、レジストマスクなどを用いてコンタクト孔４１、４２を開口する。
【０１２４】
図２３に示すように、コンタクト孔を埋め込むように金属配線層をシリコン基板上に形成し、パターニングを行なってデータベース線４４ａ、４４ｂ及び論理素子トランジスタのソース／ドレイン領域の引き出し電極４５、４６、４７を作成する。ここで、電極４５と４７は、左右に隣接する電極が近づく方向に、電極４６は左右に隣接する電極が遠ざかる方向に延在するように配置されている。
【０１２５】
この配置により、マッチラインＭＬと接地配線ＧＮＤとを同一配線層で同一方向に配線することができる。また、データベース線ＤＢを一層目（下層）配線で形成し、マッチラインＭＬと接地配線ＧＮＤとを２層目（上層）配線で形成することにより、コンタクト孔４１，４２の配置を単純化でき、論理回路部の面積縮小を実現している。
【０１２６】
図２２のコンタクト孔配置を見ると分かるように、コンタクト孔４１の両側にコンタクト孔４２が配置され、これらの配線をどのように形成するかが、セルの面積を決定する。上記構成は、これらの観点から最適のものである。
【０１２７】
なお、さらにセルプレート用コンタクト孔およびワード線引き出し用コンタクト孔も形成しておき、セルプレート電極コンタクト用電源配線４４ｃとワード線ＷＬ引き出し用のスタック電極４４ｄを同時に形成することが好ましい。たとえば、図に示すようにセルブロックの上下端部において、セルプレートにコンタクトする電源配線４４ｃを設ける。また、セルブロック間において、ワードラインにコンタクトするスタック電極４４ｄを設ける。また、セルプレートにコンタクトする電源配線は、ビット線と同一配線層で形成することもできる。
【０１２８】
その後、全面上に層間絶縁膜となる絶縁膜４８を成膜する。絶縁膜４８は、リフロー、ＣＭＰなどにより表面を平坦化することが望ましい。絶縁膜４８上にフォトレジストパターンを形成し、コンタクト孔４９を形成する。
【０１２９】
図２４（Ａ）に示すように、コンタクト孔を埋め込むように上層金属配線層を形成し、パターニングすることにより縦方向に延在する配線５１ａ，５１ｂ（まとめて５１と呼ぶ）、５２ａ、５２ｂ（まとめて５２と呼ぶ）を形成する。配線５１ａ、５１ｂは例えば接地配線であり、５２ａ、５２ｂは例えばマッチラインである。同時にワード線を下層スタック電極４４ｄを介して裏打ちするワード線裏打ち配線５３ａ、５３ｂを形成する。ワード線は、図中縦方向に延在する多結晶シリコンやポリサイドの配線であり、比較的抵抗が高い。たとえば各セルブロック間で裏打ち金属配線に接続することで、抵抗値を大幅に引き下げることができる。
【０１３０】
図２４（Ｂ）は、ゲート電極（ワード線）よりも上のレベルに形成される配線の平面レイアウトを示す。先ずビット線ＢＬ（１４ａ、１４Ｂ）が図中水平方向に形成され、その上にビット線ＢＬと重なるように金属配線層で形成されたデータベース線４４ａ、４４ｂ（およびセルプレート用電源配線４４ｃ）が水平方向に延在して形成されている。最上層には、ビット線ＢＬ、データバス線ＤＢとほぼ直交する方向にマッチラインＭＬ、接地線ＧＮＤ（およびワード線裏打ち配線）が形成されている。
【０１３１】
論理素子領域は、金属配線層で形成されたマッチラインＭＬ、データバス線ＤＢ、接地線ＧＮＤに接続されるため、高速動作が容易である。
【０１３２】
以上、ＤＲＡＭ２個、ｎチャネルトランジスタ４個で１つのＣＡＭセルを形成する実施例を説明したが、ＤＲＡＭセルの数を減らすこともできる。
【０１３３】
図２５（Ａ）は、本発明の別の実施例によりＣＡＭセルの等価回路図である。
【０１３４】
メモリセル用トランジスタＭＭと、キャパシタＣによりメモリセルＭＣが構成される。マッチラインＭＬと接地線ＧＮＤの間には２組の直列接続トランジスタが接続されている。各直列接続トランジスタは、ｐチャネルトランジスタＭＰ１、ＭＰ２とｎチャネルトランジスタＭＮ１、ＭＮ２との直列接続で構成されている。データベース線ＤＢは、ｐチャネルトランジスタＭＰ１とｎチャネルトランジスタＭＮ２とのゲート電極に接続される。
【０１３５】
メモリセルの蓄積電極は、ｐチャネルトランジスタＭＰ２とｎチャネルトランジスタＭＮ１とのゲート電極に接続されている。すなわち、各直列接続トランジスタは、ＣＭＯＳトランジスタで構成され、その一方がデータバス線ＤＢの電位で制御され、他方がキャパシタＣの蓄積電位により制御される。ビット線ＢＬは、メモリセルのトランジスタＭＭの他方のソース／ドレイン領域に接続される。
【０１３６】
図１（Ａ）のＣＡＭセルではメモリセルＭＣが２個のＤＲＡＭセルで構成されるのに対し、図２５（Ａ）では一個のＤＲＡＭセルで構成されている。また、図１（Ａ）ではそれぞれ２本のデータバス線とビット線を用いているが、図２５（Ａ）ではそれぞれ１本のデータバス線ＤＢとビット線ＢＬを用いている。
【０１３７】
図２５（Ｂ）は、図２５（Ａ）のＣＡＭセルの論理動作を示す表である。ＤＲＡＭの欄は、キャパシタＣの蓄積電極の電位を示し、Ｈが高電位、Ｌが低電位である。ＤＢの欄は、データバス線ＤＢの電位を示し、Ｈが高電位、Ｌが低電位を示す。ＰＭＯＳの欄は、ｐチャネルトランジスタＭＰ１／ＭＰ２のオン／オフ状態を示す。ＮＭＯＳの欄は、ｎチャネルトランジスタＭＮ１／ＭＮ２のオン／オフ状態を示す。ＭＬの欄は、高電位にプリチャージされたマッチラインＭＬが、論理動作の後高電位を維持しているか、低電位に放電しているかを示す。
【０１３８】
例えば、ＤＲＡＭが高電位（Ｈ）の時、ｎチャネルトランジスタＭＮ１はオンであり、ｐチャネルトランジスタＭＰ２はオフである。データバス線ＤＢが高電位（Ｈ）の時、ｐチャネルトランジスタＭＰ１はオフであり、ｎチャネルトランジスタＭＮ２はオンとなる。従って、ＤＲＡＭ及びＤＢが共にＨの時、各直列接続トランジスタはいずれか一方のトランジスタがオフとなり、マッチラインＭＬはＨに維持される。
【０１３９】
ＤＲＡＭがＬの場合、ｎチャネルＭＮ１がオフとなり、ｐチャネルトランジスタＭＰ２がオンとなる。従って、ｐチャネルトランジスタＭＰ２とｎチャネルトランジスタＭＮ２の直列接続がオンとなり、マッチラインＭＬは放電してＬとなる。
【０１４０】
ＤＲＡＭはＨに保ち、ＤＢをＬとした場合は、ｐチャネルトランジスタＭＰ１がオンとなり、ｎチャネルトランジスタＭＮ２がオフとなる。従って、他方の直列トランジスタＭＰ１、ＭＮ１が共にオンとなり、マッチラインＭＬは放電してＬとなる。
【０１４１】
ＤＲＡＭがＬ、ＤＢもＬの場合は、ＤＲＡＭがＨ、ＤＢがＨの場合の逆の状態となり、ｎチャネルトランジスタＭＮ１、ＭＮ２が共にオフとなるため、マッチラインＭＬは放電せずＨに保たれる。
【０１４２】
このように、図２５（Ａ）のＣＡＭセルも図１（Ａ）に示すＣＡＭセルと同じ論理動作を行なう。以下、図２５（Ａ）に示すＣＡＭセルを作成するための製造工程を図２６〜図２９を参照して説明する。
【０１４３】
図２６（Ａ）に示すように、シリコン基板１表面上に活性領域ＡＲＬ１、ＡＲＬ２、ＡＲＭを画定するアイソレーション絶縁膜２をＬＯＣＯＳ又はＳＴＩにより作成する。活性領域ＡＲＬ１は論理素子用のｎ型ウェルであり、ｐチャネルトランジスタを作成する領域である。活性領域ＡＲＬ２は、論理素子用のｐ型ウェルであり、ｎチャネルトランジスタを作成するための領域である。活性領域ＡＲＭは、メモリ素子用トランジスシタを作成するためのｐ型ウェルである。活性領域表面上にゲート酸化膜を作成した後、ポリシリコン層を堆積し、パターニングすることにより各トランジスタのゲート電極を作成する。論理素子用領域においては、ゲート電極Ｇ１、Ｇ２が形成される。各ゲート電極Ｇ１、Ｇ２は、それぞれｎ型活性領域ＡＲＬ１を横切る部分とｐ型活性領域ＡＲＬ２を横切る部分を有する。メモリ素子用領域においては、ゲート電極を兼ねるワード線ＷＬが横方向にｐ型活性領域ＡＲＭを横断している。
【０１４４】
ゲート電極を覆う層間絶縁膜を形成した後、第２層の多結晶シリコン層によりビット線ＢＬ及び論理素子のゲート電極Ｇ１とメモリ用トランジスタの一方のソース／ドレイン領域とを接続する接続端子ＣＴ１が形成される。第２層多結晶シリコン層を覆って第２の層間絶縁膜が形成され、さらに第３層の多結晶シリコン層によりメモリ素子の蓄積電極ＳＮが形成される。これら３層の多結晶シリコン層により、下層配線層が形成される。
【０１４５】
図２６（Ｂ）は、図２６（Ａ）における一点鎖線Ｕ−Ｕに沿う断面構成を示す。シリコン基板１の表面部分には、深いｎ+型埋め込み層Ｗ１が形成され、その上にｎ型ウェルＷ２が形成されている。ｎ型ウェルＷ２の一部領域にｐ型ウェルＷ３が形成されている。なお、ｐチャネルトランジスタを形成すべき領域には、ｐ型ウェルＷ３に代えｎ型ウェルが形成される。シリコン基板１表面部分には、ＳＴＩにより形成されたアイソレーション絶縁膜２が配置され、アイソレーション絶縁膜２で画定された活性領域表面にはゲート酸化膜３が形成されている。
【０１４６】
ゲート酸化膜３上にゲート電極となる多結晶シリコン層５が形成され、この多結晶シリコン層５の両側にはｎ型不純物のイオン注入により形成されたソース／ドレイン領域８が形成されている。なお、論理素子用領域においては、各ゲート電極の両側にそれぞれの導電型に合わせたソース／ドレイン領域が形成される。ゲート電極を覆って第１の層間絶縁膜１１が形成されている。なお、層間絶縁膜１１は、２層の絶縁層で形成される。論理素子用領域においては、下層絶縁層が異方性エッチングを受け、ゲート電極両側にサイドウォールスペーサを形成する。サイドウォールスペーサ形成後、さらにイオン注入を行ない、高濃度ソース／ドレイン領域が形成される。
【０１４７】
第１の層間絶縁膜１１に、コンタクトホール１３が形成され、コンタクトホール１３を埋め込むように多結晶シリコン層が堆積される。この多結晶シリコン層をパターニングして、接続端子ＣＴ１、ビット線ＢＬを構成する多結晶シリコン配線１４が形成される。
【０１４８】
多結晶シリコン配線１４を覆って第２の層間絶縁膜１５が形成される。第２の層間絶縁膜表面から、メモリ素子用トランジスタの一方のソース／ドレイン領域に達するコンタクトホール１６が形成され、このコンタクトホール１６を埋め込むように多結晶シリコン層が堆積される。この多結晶シリコン層をパターニングし、メモリ素子用蓄積電極１７が形成されている。
【０１４９】
なお、接続端子ＣＴ１がゲート電極５（Ｇ１）とソース／ドレイン領域８を接続し、キャパシタの蓄積電極１７が下方に延長してソース／ドレイン領域８と接する場合を説明したが、前述の実施例同様、１つあるいは２つの接続端子で、蓄積電極とゲート電極５（Ｇ）、ソース／ドレイン領域８とを接続してもよい。
【０１５０】
図２７に示すように、蓄積電極を覆って第２の層間絶縁膜１５の上に第３の層間絶縁膜が形成され、その上に第１金属配線が形成される。第１金属配線は、データベースラインＤＢ、ｐチャネルトラジスタとｎチャネルトランジスタを接続する相互接続配線ＣＴ２、ＣＴ３、上層配線層に接続するためのプラグＰＧ１、ＰＧ２、及びメモリ素子領域における裏打ちワード線ＷＬＢを含む。第１金属配線を形成した後、さらに第４層間絶縁膜が形成され、その上に第２金属配線が形成される。第２金属配線は、図中縦方向に延在する接地線ＧＮＤ及びマッチラインＭＬを含む。
【０１５１】
図２８は、図２７のＸ−Ｘ線に沿う断面構造を示す。論理素子用活性領域ＡＲＬ２は、ｐウェルＷ４で形成されている。多結晶シリコンのゲート電極５の上面には、シリサイド層２５が形成されている。ゲート電極５の両側には、低濃度ソース／ドレイン領域７ａと高濃度ソース／ドレイン領域７ｂを有するＬＤＤ構造が形成され、その表面にはさらにシリサイド層２６が形成されている。第１の層間絶縁膜１１は、ゲート電極側壁上のサイドウォールスペーサ１１ａとその上の絶縁層１１ｂを含む。
【０１５２】
第１の層間絶縁膜１１の上に第２の層間絶縁膜１５が形成され、メモリ素子用キャパシタが形成された後第３の層間絶縁膜２１が形成されている。第３の層間絶縁膜２１にコンタクト孔が形成された後、第１金属配線２２が形成される。図の構成において第１金属配線２２は、相互接続配線ＣＴ１、ＣＴ２及びプラグＰＧ２を含む。
【０１５３】
第１金属配線２２の上に第４層間絶縁膜２３が形成され、コンタクト孔を形成した後第２金属配線２４が形成されている。接地用金属配線２４は、プラグＰＧ２に接続されている。なお、図示の場所以外でマッチラインＭＬもプラグＰＧ１に接続されている。
【０１５４】
図２９は、図２７におけるＹ−Ｙ線に沿う断面構造を示す。論理素子用活性領域ＡＲＬ１はｎ型ウェルＷ２で形成され、論理素子用活性領域ＡＲＬ２は、ｎ型ウェルＷ２中に形成されたｐ型ウェルＷ３で形成されている。ｎ型ウェルＷ２上に形成されるゲート電極は、ｐ型不純物を多量にドープされたｐ型多結晶シリコンで形成され、ｐ型ウェルＷ３上に形成された論理素子用ゲート電極５はｎ型不純物を多量にドープされたｎ型多結晶シリコンで形成される。これらのシリコン層５の表面には、シリサイド層２５が形成されている。
【０１５５】
メモリ素子領域においては、図２６（Ｂ）の構成の上に、キャパシタ誘電体膜１８、セルプレート電極１９が形成され、蓄積電極１７と共にメモリ素子用キャパシタを形成している。キャパシタを覆うように第３の層間絶縁膜２１が形成され、ゲート電極Ｇ２に達するコンタクト孔が形成されている。第３の層間絶縁膜２１の上に第１金属配線２２が形成されている。
【０１５６】
第１金属配線２２は、ゲート電極Ｇ２に達するデータバス線ＤＢ、裏打ちワード線ＷＬＢを含む。第１金属配線２２を覆うように第４層間絶縁膜２３が形成され、図２８に示したように第２金属配線が形成される。さらに、必要に応じて層間絶縁膜、上層配線層が形成され、半導体装置が完成する。
【０１５７】
本構成のＣＡＭセルも、論理素子を構成するトランジスタは金属で形成されたデータベースラインＤＢ、マッチラインＭＬ、接地線ＧＮＤ及び金属の相互接続線で駆動されるため、高速動作が容易である。ゲート電極上のシリサイド層、ソース／ドレイン領域上のシリサイド層も高速動作を促進する。
【０１５８】
その他、周辺回路構成などに応じ、種々の配置を採用することが可能である。以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【０１５９】
なお、本発明について、以下を開示する。
〔付記１〕 半導体基板と、前記半導体基板上に形成され、メモリ素子と論理素子とを形成し、同一又は対称的な平面形状を有する複数の単位構造とを有する半導体装置であって、各単位構造が前記半導体基板の表面に形成され、第１および第２の活性領域を画定するアイソレーション絶縁領域と、前記第１の活性領域上を横断して形成された第１のゲート電極と、前記第１の活性領域内で該第１のゲート電極の両側に形成された１対の第１のソース／ドレイン領域とを有する転送トランジスタと、前記第１のゲート電極に接続されたワード線と、前記１対の第１のソース／ドレイン領域の一方に接続されたビット線と、前記第２の活性領域上を横断して形成された第２および第３のゲート電極と、前記第２の活性領域内で該第２、第３のゲート電極の中間に形成された接続ノードと、該第２および第３のゲート電極の外側に形成された１対の第２のソース／ドレイン領域と、前記接続ノードおよび前記１対の第２のソース／ドレイン領域上に形成されたシリサイド電極とを含む直列接続トランジスタと、前記１対の第２のソース／ドレイン領域の一方上のシリサイド電極に接続された第１の信号線と、前記１対の第２のソース／ドレイン領域の他方上のシリサイド電極に接続された第２の信号線と、前記第２のゲート電極に接続された第３の信号線と、前記一対の第１のソース／ドレイン領域の他方および前記第３のゲート電極の少なくとも一部の上方を含む領域に形成された蓄積電極と、前記蓄積電極の表面上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された対向電極と、前記蓄積電極下方に形成され、前記蓄積電極と前記１対の第１のソース／ドレイン領域の他方とを接続する第１の導電性接続部材と、前記蓄積電極下方に形成され、前記蓄積電極と前記第３のゲート電極を接続する第２の導電性接続部材とを有する半導体装置。
〔付記２〕 前記第１および第２の導電性接続部材が一体化された導電性接続部材である付記１記載の半導体装置。
〔付記３〕 前記ビット線は、前記第１及び第２の導電性接続部材の間に配置されている付記１記載の半導体装置。
〔付記４〕 前記第２の活性領域に形成された接続ノードおよび１対の第２のソース／ドレイン領域の不純物濃度は、前記第１の活性領域に形成された１対の第１のソース／ドレイン領域の不純物濃度よりも高濃度である付記１〜３のいずれか１項記載の半導体装置。
〔付記５〕 前記第１の接続部材は、前記１対の第１のソース／ドレイン領域の他方上に形成された導電性プラグと該導電性プラグ上に形成され、前記蓄積電極と同一材料で形成された第１の蓄積電極延長部を含む付記１〜４のいずれか１項記載の半導体装置。
〔付記６〕 前記導電性プラグは、前記第１の蓄積電極延長部下方で掘り込まれた段差形状を有する付記５記載の半導体装置。
〔付記７〕 前記第２の接続部材は、前記蓄積電極と同一材料で形成された第２の蓄積電極延長部を含む付記１〜５のいずれか１項記載の半導体装置。
〔付記８〕 さらに、前記複数の単位構造外側の領域に形成された、前記ビット線を駆動するビット線ドライバ、前記ワード線を駆動するワード線ドライバ、前記第１の信号線の電位に対して前記第２の信号線をプリチャージし、プリチャージ後の電圧を検出するマッチラインドライバ、前記第３の信号線を駆動するデータバスドライバを有する付記１〜７のいずれか１項記載の半導体装置。
〔付記９〕 前記第３のゲート電極は、前記第２の活性領域上にゲート絶縁膜を介して生成された真性ゲート電極部と前記アイソレーション絶縁領域上に形成され拡大された幅を有するコンタクト部を有し、前記第２の導電性接続部材は該コンタクト部に接触する付記１〜８のいずれか１項記載の半導体装置。
〔付記１０〕 前記第３のゲート電極は、直線上に延在し、前記第１の活性領域は前記コンタクト部に近接して同一直線上に延在する付記９記載の半導体装置。
〔付記１１〕 前記ワード線、前記ビット線、前記第１、第２、第３の信号線のうち２つの第１の組は全体として互いに平行に配置され、残り３つのうち少なくとも２つの第２の組は全体として互いに平行にかつ前記第１の組と交差して配置されている付記１〜１０のいずれか１項記載の半導体装置。
〔付記１２〕 前記第１の組は第１の導電層で形成され、前記第２の組は第１の導電層と異なるレベルの第２の導電層で形成されている付記１１記載の半導体装置。
〔付記１３〕 前記蓄積電極は、前記第１および第２の導電層と異なるレベルの第３の導電層で形成されている付記１２記載の半導体装置。
〔付記１４〕 半導体基板と、前記半導体基板上に形成され、メモリ素子と論理素子とを形成し、同一又は対称的な平面形状を有する複数の単位構造とを有する半導体装置であって、各単位構造が前記半導体基板の表面に形成され、第１および第２の活性領域を画定するアイソレーション絶縁領域と、前記第１の活性領域上を横断して形成された第１のゲート電極と、前記第１の活性領域内で該第１のゲート電極の両側に形成された１対の第１のソース／ドレイン領域とを有する転送トランジスタと、前記第１のゲート電極に接続されたワード線と、前記１対の第１のソース／ドレイン領域の一方に接続されたビット線と、前記第２の活性領域上を横断して形成された第２および第３のゲート電極と、前記第２の活性領域内で該第２、第３のゲート電極の中間に形成された接続ノードと、該第２および第３のゲート電極の外側に形成された１対の第２のソース／ドレイン領域とを含む直列接続トランジスタと、前記１対の第２のソース／ドレイン領域の一方に接続され、第１種の金属配線で形成された第１の信号線と、前記１対の第２のソース／ドレイン領域の他方に接続され、前記第１の信号線と同一層の第１種の金属配線で形成された第２の信号線と、前記第２のゲート電極に接続され、前記第１種の金属配線とは異なる第２種の金属配線で形成された第３の信号線と、前記一対の第１のソース／ドレイン領域の他方および前記第３のゲート電極の少なくとも一部の上方を含む領域に形成された蓄積電極と、前記蓄積電極の表面上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された対向電極と、前記蓄積電極下方に形成され、前記蓄積電極と前記１対の第１のソース／ドレイン領域の他方とを接続する第１の導電性接続部材と、前記蓄積電極下方に形成され、前記蓄積電極と前記第３のゲート電極を接続する第２の導電性接続部材とを有する半導体装置。
〔付記１５〕 前記直列接続トランジスタは、前記接続ノードおよび前記１対の第２のソース／ドレイン領域上に形成されたシリサイド電極を含む付記１４記載の半導体装置。
〔付記１６〕 前記ビット線は、前記第２種の金属配線より下層の第３種の配線で形成されている付記１４に記載の半導体装置。
〔付記１７〕 前記ビット線と前記第３の信号線は平面視上重なりを有して配置されている付記１６記載の半導体装置。
〔付記１８〕 半導体基板上に形成され、メモリ素子と論理素子とを含む同一又は対称的な複数の単位構造を有する半導体装置であって、各単位構造が、第１の活性領域に形成され、第１のトランジスタと蓄積電極を備えたキャパシタとを有するDRAMセルと、第２の活性領域に形成され、第２、第３のゲート電極とシリサイド化されたソース／ドレイン電極とを備えた第２、第３の直列接続されたトランジスタを有する論理素子と、DRAMキャパシタの蓄積電極下方に形成され、蓄積電極と第３のゲート電極を接続する導電性接続部材とを有する半導体装置。
〔付記１９〕 入力信号が印加されるデータバス線と、プリチャージされるマッチラインと、接続線と、絶縁ゲート型トランジスタトキャパシタを有するメモリセルと、それぞれが、前記マッチラインと前記接地線との間に接続され、ｐチャネルトランジスタとｎチャネルトランジスタとの直列接続を含む第１および第２の直列接続を有し、第１の直列接続のｎチャネルトランジスタのゲート電極と第２の直列接続のｐチャネルトランジスタのゲート電極とが前記キャパシタの蓄積電極に接続され、第１の直列接続のｐチャネルトラジスタのゲート電極と第２の直列接続のｎチャネルトランジスタのゲート電極とが前記データバス線に接続された論理セルとを有するＣＡＭセルを含む半導体装置。
〔付記２０〕 前記データバス線、前記マッチライン、前記接地線が金属配線で形成されている付記１９記載の半導体装置。
〔付記２１〕 前記第１および第２の直列接続が、ｎチャネルトランジスタとｐチャネルトランジスタとを接続する金属配線を含む付記２０記載の半導体装置。
【図面の簡単な説明】
【０１６０】
【図１】ＣＡＭの平面図、論理表および等価回路である。
【図２】本発明の１実施例によるＣＡＭの繰り返し単位を示す平面構成である。
【図３】図２の構成の断面構成を示す断面図である。
【図４】図３の構成を製造する製造工程を示す半導体基板の断面図である。
【図５】本発明の他の実施例による平面構成を示す平面図である。
【図６】図５の構成の断面構成を示す断面図である。
【図７】他の実施例による半導体装置の断面構成を示す断面図である。
【図８】さらに他の実施例による半導体装置の構成を示す断面図である。
【図９】図８の構成を製造するための製造工程を示す半導体基板の断面図である。
【図１０】平面構成の他の例を示す平面図である。
【図１１】平面構成の他の例を示す平面図および断面図である。
【図１２】平面構成の他の例を示す平面図である。
【図１３】平面構成の他の例を示す平面図である。
【図１４】平面構成の他の例を示す平面図である。
【図１５】平面構成の他の例を示す平面図である。
【図１６】本発明の別の実施例による半導体装置の製造方法を説明するための平面図および断面図である。
【図１７】本発明の別の実施例による半導体装置の製造方法を説明するための平面図および断面図である。
【図１８】本発明の別の実施例による半導体装置の製造方法を説明するための平面図および断面図である。
【図１９】本発明の別の実施例による半導体装置の製造方法を説明するための平面図および断面図である。
【図２０】本発明の別の実施例による半導体装置の製造方法を説明するための平面図および断面図である。
【図２１】本発明の別の実施例による半導体装置の製造方法を説明するための平面図および断面図である。
【図２２】本発明の別の実施例による半導体装置の製造方法を説明するための平面図である。
【図２３】本発明の別の実施例による半導体装置の製造方法を説明するための平面図である。
【図２４】本発明の別の実施例による半導体装置の製造方法を説明するための平面図および電極配置を示す平面図である。
【図２５】本発明の他の実施例によるＣＡＭの等価回路図および論理表である。
【図２６】図２５のＣＡＭの製造方法を説明するための平面図および断面図である。
【図２７】図２５のＣＡＭの製造方法を説明するための平面図である。
【図２８】図２５のＣＡＭの製造方法を説明するための断面図である。
【図２９】図２５のＣＡＭの製造方法を説明するための断面図である。
【符号の説明】
【０１６１】
ＷＬ ワード線
ＤＭ データバス線
ＭＬ マッチライン
ＧＮＤ 接地線
ＢＬ ビット線
ＣＴＭ メモリ素子用接続端子
ＣＴＬ 論理素子用接続端子
ＣＴＪ 接続端子
ＳＮ 蓄積ノード（蓄積電極）
１ 半導体基板
２ フィールド絶縁膜
３ ゲート絶縁膜
５ ゲート電極
６ 窒化シリコン層
７、８ ソース／ドレイン領域
１１ 絶縁層
１１ａ 窒化シリコン膜
１１ｂ 酸化シリコン膜
１２ 絶縁層
１３、１６ コンタクト孔
１４ 配線層
１５ 絶縁層
１７ 蓄積電極
１８ キャパシタ誘電体膜
１９ 対向電極（セルプレート電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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