(57)【要約】【解決課題】  新たに信号線を設けることなく、アクセス対象とするデバイス以外のデバイスへのアクセスを防止することができるアクセス制御装置を提供する。【解決手段】  カウンタ６６により、データ信号のパルスが発生してから次にクロック信号線を伝送されるクロック信号のパルスが発生するまでの時間を計測し、ＯＲ回路６２は、計測された時間が予め定められた条件を満たす場合のみにアクセスを許可する。【選択図】図２
2007034535.tif 000002
【特許請求の範囲】
【請求項１】
予め所定のアドレスが割り当てられると共にクロック信号が伝送されるクロック信号線とアクセス先アドレスを示す信号が含まれるデータ信号が伝送されるデータ信号線とにより構成されたシリアルバスに接続され、前記クロック信号線により伝送されるクロック信号の各パルスに同期して前記データ信号線により伝送されるデータ信号を検出し、当該データ信号により示されるアクセス先アドレスと自身に割り当てられた前記アドレスとが一致する場合にアクセス可能となるデバイスに備えられたアクセス制御装置であって、
前記クロック信号線により伝送される前記クロック信号の伝送速度を計測する計測手段と、
前記計測手段により計測された伝送速度が予め定められた条件を満たす場合のみに前記アクセスを許可する許可手段と、
を備えたアクセス制御装置。
【請求項２】
前記予め定められた条件を、所定伝送速度以上との条件、前記所定伝送速度以下との条件、所定伝送速度範囲内との条件、及び前記所定伝送速度範囲外との条件、の何れか１つの条件とした
請求項１記載のアクセス制御装置。
【請求項３】
前記計測手段を、前記周波数に代えて、前記データ信号のパルスが発生してから次にクロック信号線を伝送されるクロック信号のパルスが発生するまでの時間を計測するものとし、
前記許可手段を、前記伝送速度に代えて、前記計測手段により計測された前記時間が予め定められた条件を満たす場合のみに前記アクセスを許可するものとした、
請求項１記載のアクセス制御装置。
【請求項４】
前記予め定められた条件を、所定時間以上との条件、前記所定時間以下との条件、所定時間範囲内との条件、及び前記所定時間範囲外との条件、の何れか１つの条件とした
請求項３記載のアクセス制御装置。
【請求項５】
前記デバイスを、シリアルＥＥＰＲＯＭとした
請求項１乃至請求項４の何れか１項記載のアクセス制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アクセス制御装置に係り、特にクロック信号線とデータ信号線とにより構成されたシリアルバスに接続されたデバイスに備えられたアクセス制御装置に関する。
【背景技術】
【０００２】
近年、デジタル複合機やプリンタ等の画像形成装置で用いられるトナーカートリッジや感光体ドラムカートリッジ等の消耗機器には、不揮発性メモリ（例えば、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory））を内蔵しているものがある。
【０００３】
例えば、トナーカートリッジの場合、内蔵した不揮発性メモリに、充填されているトナー量を示すトナー量情報を予め記憶させておき、画像形成装置で印刷を行う毎に、不揮発性メモリに記憶されたトナー量情報を更新することにより、トナー残量を求めたり、あるいは、不揮発性メモリにトナーカートリッジの型番等の機器情報を予め記憶させておき、画像形成装置にトナーカートリッジが装填された際に機器情報を読み出し、装填されたカートリッジが適切なカートリッジであるか否かを判断するものがある。さらに、画像形成装置には、シリアル番号等の装置固有の装置情報を記憶した不揮発性メモリを装置本体に内蔵しているものもある。
【０００４】
ところで、このような複数の不揮発性メモリにアクセスするために、画像形成装置に各不揮発性メモリと個別に接続する配線を設けた場合、画像形成装置のメイン制御部に不揮発性メモリの数だけコネクタやハーネスが必要となってしまう。
【０００５】
そこで、一般的に、Ｉ2Ｃバス（Inter Integrated Circuit Bus）等のクロック信号線（ＳＣＬ（Serial Clock Line））とデータ信号線（ＳＤＡ（Serial Data Line））の２本の配線により構成されたシリアルバスを設け、不揮発性メモリ等の各デバイスにそれぞれ異なるスレーブアドレスを割り当てて上記シリアルバスに接続し、メイン制御部よりシリアルバスを介して各デバイスにアクセスすることが行われている。
【０００６】
例えば、Ｉ2Ｃバスでは、メイン制御部が、接続されている何れのかのデバイスにアクセスする場合、クロック信号線にクロック信号を発生させる共に、アクセス対象とするデバイスに割り当てられたスレーブアドレスを示すデータ信号をデータ信号線に発生させる。そして、各デバイスは、クロック信号線を伝送されるクロック信号のパルスに同期してデータ信号線を伝送されるデータ信号を検出し、データ信号により示されるアドレスと自身に割り当てられたスレーブアドレスとを比較して、アドレスが一致した場合にメイン制御部からアクセス可能な状態となる。
【０００７】
このように、Ｉ2Ｃバスでは、スレーブアドレスを指定することにより、接続されている複数のデバイスの中から特定のデバイスのみへのアクセスを可能としている。
【０００８】
しかし、Ｉ2Ｃバスでは、クロック信号線やデータ信号線にノイズ等の外乱が発生してデータ信号線を伝送されるデータ信号による示されるアドレスが変わってしまった場合に、本来のアクセス対象とは異なるデバイスにアクセスしてしまう場合がある、という問題点があった。
【０００９】
これにより、例えば、トナーカートリッジに内蔵された不揮発性メモリのトナー量情報を更新しようとしているにもかかわらず、ノイズ等の発生により本来のアクセス対象とは異なる不揮発性メモリにアクセスしてしまい、例えば、装置情報を更新してしまう場合があった。
【００１０】
なお、この問題点は、Ｉ2Ｃバスに限られるものでなく、クロック信号線とデータ信号線の２本の信号線により構成され、クロック信号線により伝送されるクロック信号の各パルスに同期してデータ信号線により伝送されるデータ信号を検出することによりアクセス先のアドレスが伝送されるシリアルバス全般で発生する問題である。
【００１１】
そこで、この問題点を解決するために適用できる技術として、特許文献１には、クロック信号線とデータ信号線とからなるシリアルバスに、それぞれが固有のアドレスを有するデバイスが複数接続されており、何れか一のデバイスと通信を行なうときに、シリアルバスに接続されたデバイスが受信可能な転送速度のうちの最も遅い伝送速度でアドレスを転送し、その後、該一のデバイスが受信可能な転送速度に応じた伝送速度でデータを伝送する技術が開示されている。
【００１２】
また、特許文献２には、シリアルバスにクロック信号線とデータ信号線に加えてチップセレクト信号線とライトプロテクト信号線とを設け、チップセレクト信号およびライトプロテクト信号のオン、オフの組み合わせに応じて、外部装置から入力されるデータのＥＥＰＲＯＭにおける一部または全部の領域への書き込みを制御する技術が開示されている。
【特許文献１】特開２００１−３２０３９０公報
【特許文献２】特開２００４−２５８８７９公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１の技術では、アクセス対象とするデバイスのアドレスをデータ信号として伝送している際にノイズ等が発生してアドレスが変わってしまった場合に、本来のアクセス対象とは異なるデバイスにアクセスしてしまい、これにより、本来のアクセス対象とは異なる不揮発性メモリに記憶されているデータを更新してしまう場合がある、という問題点は依然として残る。
【００１４】
一方、特許文献２の技術では、クロック信号線とデータ信号線に加えてチップセレクト信号線とライトプロテクト信号線の各信号線を新たに設ける必要がある、という問題点があった。
【００１５】
本発明は上記問題点を解決するためになされたものであり、新たに信号線を設けることなく、アクセス対象とするデバイス以外のデバイスへのアクセスを防止することができるアクセス制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、請求項１に記載の発明は、予め所定のアドレスが割り当てられると共にクロック信号が伝送されるクロック信号線とアクセス先アドレスを示す信号が含まれるデータ信号が伝送されるデータ信号線とにより構成されたシリアルバスに接続され、前記クロック信号線により伝送されるクロック信号の各パルスに同期して前記データ信号線により伝送されるデータ信号を検出し、当該データ信号により示されるアクセス先アドレスと自身に割り当てられた前記アドレスとが一致する場合にアクセス可能となるデバイスに備えられたアクセス制御装置であって、前記クロック信号線により伝送される前記クロック信号の伝送速度を計測する計測手段と、前記計測手段により計測された伝送速度が予め定められた条件を満たす場合のみに前記アクセスを許可する許可手段と、を備えている。
【００１７】
請求項１記載の発明によれば、計測手段により、クロック信号線により伝送されるクロック信号の伝送速度を計測され、許可手段により、計測手段により計測された伝送速度が予め定められた条件を満たす場合のみにアクセスが許可される。
【００１８】
このように請求項１記載の発明によれば、クロック信号線により伝送されるクロック信号の伝送速度を計測し、計測した伝送速度が予め定められた条件を満たす場合のみにアクセスを許可しているので、アクセス対象外としたいデバイスにアクセス制御装置を備えるようにしてクロック信号線により伝送されるクロック信号の伝送速度を調整することで、新たに信号線を設けることなく、アクセス対象とするデバイス以外のデバイスへのアクセスを防止することができる。
【００１９】
なお、請求項１記載の発明は、請求項２記載の発明のように、前記予め定められた条件を、所定伝送速度以上との条件、前記所定伝送速度以下との条件、所定伝送速度範囲内との条件、及び前記所定伝送速度範囲外との条件、の何れか１つの条件とすることが好ましい。
【００２０】
また、請求項１記載の発明は、請求項３記載の発明のように、前記計測手段を、前記周波数に代えて、前記データ信号のパルスが発生してから次にクロック信号線を伝送されるクロック信号のパルスが発生するまでの時間を計測するものとし、前記許可手段を、前記伝送速度に代えて、前記計測手段により計測された前記時間が予め定められた条件を満たす場合のみに前記アクセスを許可するものとしてもよい。
【００２１】
また、請求項３記載の発明は、請求項４記載の発明のように、前記予め定められた条件を、所定時間以上との条件、前記所定時間以下との条件、所定時間範囲内との条件、及び前記所定時間範囲外との条件、の何れか１つの条件とすることが好ましい。
【００２２】
また、本発明は、請求項５記載の発明のように、前記デバイスを、シリアルＥＥＰＲＯＭとすることが好ましい。
【発明の効果】
【００２３】
以上説明したように、本発明によれば、クロック信号線により伝送されるクロック信号の伝送速度を計測し、計測した伝送速度が予め定められた条件を満たす場合のみにアクセスを許可しているので、アクセス対象外としたいデバイスにアクセス制御装置を備えるようにしてクロック信号線により伝送されるクロック信号の伝送速度を調整することで、新たに信号線を設けることなく、アクセス対象とするデバイス以外のデバイスへのアクセスを防止することができる、という優れた効果を有する。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。なお、本実施の形態では、本発明のアクセス制御装置を画像形成装置に適用した場合について説明する。
【００２５】
図１には、本実施の形態に係る画像形成装置１０の本発明に特に関連する部分の機能ブロック図が示されている。
【００２６】
同図に示すように、画像形成装置１０は、装置全体の動作を制御するメイン制御部２０が備えられており、メイン制御部２０は、ＣＰＵ（中央処理装置）２２や、図示しないＲＡＭ、ＲＯＭ等を含んで構成されている。
【００２７】
ＣＰＵ２２には、クロック信号線（ＳＣＬ）２４とデータ信号線（ＳＤＡ）２６の２本の信号線により構成されたシリアルバス２８（本実施の形態ではＩ2Ｃバス）が接続されており、シリアルバス２８には、画像形成装置１０に備えられた装置情報基板３０上に配置されたシリアルＥＥＰＲＯＭ３２と、画像形成装置１０に装填されたトナーカートリッジ３４に内蔵されたシリアルＥＥＰＲＯＭ３６と、画像形成装置１０に装填された感光体ドラムカートリッジ３８に内蔵されたシリアルＥＥＰＲＯＭ４０と、が各々接続されている。
【００２８】
本実施の形態に係るシリアルＥＥＰＲＯＭ３２、３６、４０には、各々２つの端子Ａ０、Ａ１が設けられており、当該端子Ａ０、Ａ１を接地するか否かによりそれぞれに２ビットのスレーブアドレスを割り当てることができる。なお、本実施の形態では、シリアルＥＥＰＲＯＭ３２にスレーブアドレス‘００’が割り当てられ、シリアルＥＥＰＲＯＭ３６にスレーブアドレス‘０１’が割り当てられ、シリアルＥＥＰＲＯＭ４０にスレーブアドレス‘１０’が割り当てられている。
【００２９】
本実施の形態に係る画像形成装置１０では、シリアルＥＥＰＲＯＭ３２に画像形成装置１０のシリアル番号等の装置固有の装置情報が記憶されており、シリアルＥＥＰＲＯＭ３６にトナーカートリッジ３４に充填されているトナー量を示すトナー量情報及びトナーカートリッジ３４の型番等の機器情報が記憶されており、シリアルＥＥＰＲＯＭ４０に感光体ドラムカートリッジ３８の使用された時間を示す使用時間情報及び感光体ドラムカートリッジ３８の型番等の機器情報が記憶されている。
【００３０】
メイン制御部２０は、図示しない記録用紙への画像の印刷が実行されると、シリアルバス２８を介して所定の通信プロトコルを用いてシリアルＥＥＰＲＯＭ３６にアクセスしてトナー量情報を読み込み、印刷に使用されたトナー量に応じてトナー量情報を更新してシリアルＥＥＰＲＯＭ３６に再度記憶させ、また、シリアルバス２８を介して所定の通信プロトコルを用いてシリアルＥＥＰＲＯＭ４０にアクセスして使用時間情報を読み込み、印刷で使用された使用時間を加算した使用時間情報をシリアルＥＥＰＲＯＭ４０に再度記憶させる。
【００３１】
また、本実施の形態に係る画像形成装置１０は、トナーカートリッジ３４及び感光体ドラムカートリッジ３８を装置本体から取り外すことができる構成となっており、トナーカートリッジ３４のトナーが無くなった場合や、感光体ドラムカートリッジ３８の使用時間が予め定めた使用時間を経過していた場合に新しいものに交換することができる。
【００３２】
メイン制御部２０は、トナーカートリッジ３４又は感光体ドラムカートリッジ３８が交換された場合にシリアルバス２８を介して、所定の通信プロトコルを用いてシリアルＥＥＰＲＯＭ３６又はシリアルＥＥＰＲＯＭ４０にアクセスして各々に記憶されている機器情報を読み出し、当該機器情報により示される型番をメイン制御部２０の備えられた図示しないＲＯＭに予め記憶されている装填可能機器情報に示される型番と比較することにより、画像形成装置１０に搭載可能なものであるか否かを判定することができるものとされている。
【００３３】
また、装置情報基板３０には、誤った書き込みを防止するめのアクセス制御装置５０が備えられており、シリアルＥＥＰＲＯＭ３２は当該アクセス制御装置５０を介してシリアルバス２８と接続されている。
【００３４】
本実施の形態に係るメイン制御部２０は、シリアルＥＥＰＲＯＭ３２にアクセスする場合とシリアルＥＥＰＲＯＭ３６、４０にアクセスする場合とで、クロック信号線２４及びデータ信号線２６に発生させるパルスの周期を変更することにより伝送速度を変更することができる構成となっており、シリアルＥＥＰＲＯＭ３６、４０にアクセスする場合は、パルスの周期を短くすることにより伝送速度を相対的に速くしており、シリアルＥＥＰＲＯＭ３２にアクセスする場合は、パルスの周期を長くすることにより伝送速度を相対的に遅くしている。
【００３５】
図２には、本実施の形態に係るアクセス制御装置５０の詳細構成を示す構成図が示されている。
【００３６】
ＣＰＵ２０に接続されているクロック信号線（ＳＣＬ）２４は、ＯＲ回路６２の一方の入力端子に接続されおり、ＯＲ回路６２の出力端子がシリアルＥＥＰＲＯＭ３２のＳＣＬ端子３２Ａに接続されている。
【００３７】
一方、ＣＰＵ２０に接続されているデータ信号線（ＳＤＡ）２６は、シリアルＥＥＰＲＯＭ３２のＳＤＡ端子３２Ｂに接続されており、ＣＰＵ２０とＳＤＡ端子３２Ｂとを結ぶデータ信号線から分岐した配線がＤフリップフロップ５２のＤ端子に接続されている。
【００３８】
Ｄフリップフロップ５２のＱ端子は、Ｄフリップフロップ５４のＤ端子に接続されており、Ｄフリップフロップ５４のＱ端子は、アンド回路５６の入力端子に接続されており、また、Ｄフリップフロップ５２及びＤフリップフロップ５４のクロック端子には、クロック信号線２４に伝送されるクロック信号の周波数よりも高い所定の周波数の内部クロック信号が供給されている。Ｄフリップフロップ５２及びＤフリップフロップ５４は、各々Ｄ端子より入力する信号を内部クロック信号の立ち上がりから一定時間ディレイさせてＱ端子から出力する。
【００３９】
一方、アンド回路５６は上述した入力端子の他に２つの入力端子を有しており、一方の入力端子にＤフリップフロップ５２のＱ端子とＤフリップフロップ５４のＤ端子とを結ぶ配線から分岐した配線がＮＯＴ回路６０を介して接続されており、他方の入力端子にＣＰＵ２０とＯＲ回路６２とを結ぶクロック信号線２４から分岐した配線が接続されている。
【００４０】
本実施の形態では、Ｄフリップフロップ５２、Ｄフリップフロップ５４、ＮＯＴ回路６０及びアンド回路５６によりＳＤＡ立下り検知部８０を構成している。
【００４１】
ＳＤＡ立下り検知部８０は、クロック信号線２４を伝送されるクロック信号がハイレベルの状態で、データ信号線２６を伝送されるデータ信号がハイレベルからローレベルとなると、アンド回路５６の入力端子に入力する３つの信号が全てハイレベルとなり、出力端子からハイレベルのパルス信号を出力する。
【００４２】
アンド回路５６の出力端子は、Ｄフリップフロップ６４のセット端子に接続されており、Ｄフリップフロップ６４は、セット端子にハイレベルの信号が入力するとＱ端子から出力される信号がハイレベルにセットされる。
【００４３】
一方、アクセス制御装置５０は、カウンタ６６と、所定の閾値を記憶した設定記憶部６８と、コンパレータ７０と、を含んで構成されたＳＣＬローレベル時間計測部８２を備えている。
【００４４】
カウンタ６６のクロック端子には、上述した内部クロック信号が供給されており、また、カウンタ６６のリセット端子には、ＣＰＵ２０とＯＲ回路６２とを結ぶクロック信号線２４から分岐した配線が接続されている。
【００４５】
カウンタ６６は、クロック端子に供給される内部クロック信号のパルスをカウントすることにより時間の測定を行っており、リセット端子にハイレベルの信号が入力するとカウントした値がリセットされる。
【００４６】
カウンタ６６の出力端子は、コンパレータ７０の一方の入力端子と接続されており、カウントしたカウント値を示すカウント値情報がコンパレータ７０へ随時出力されている。
【００４７】
コンパレータ７０の他方の入力端子は設定記憶部６８と接続されおり、コンパレータ７０は、カウンタ６６から入力したカウント値情報により示されるカウント値と設定記憶部６８に記憶されている所定の閾値とを比較してカウント値が閾値以上となった場合に出力端子からハイレベルの信号を出力する。
【００４８】
コンパレータ７０の出力端子は、上述したＤフリップフロップ６４のＤ端子と接続されており、Ｄフリップフロップ６４のクロック端子には、ＣＰＵ２０とＯＲ回路６２とを結ぶクロック信号線２４から分岐した配線が接続されている。
【００４９】
Ｄフリップフロップ６４は、クロック端子より入力するクロック信号がハイレベルとなる立ち上がりのタイミングでＤ端子より入力している信号の状態をＱ端子より出力する。
【００５０】
Ｄフリップフロップ６４のＱ端子は、ＮＯＴ回路７２を介して上述したＯＲ回路６２の他方の入力端子に接続されている。
【００５１】
本実施の形態では、Ｄフリップフロップ６４、ＮＯＴ回路７２及びＯＲ回路６２によりＳＣＬゲート部８４を構成している。
【００５２】
ＳＣＬゲート部８４では、Ｄフリップフロップ６４のＱ端子からローレベルの信号が出力されて、ＮＯＴ回路７２によりハイレベルに反転された信号がＯＲ回路６２に入力すると、ＯＲ回路６２の出力がクロック信号線２４を伝送されるクロック信号のレベルに関わらずＳＣＬ端子３２Ａへの出力がハイレベルに固定されることを利用して、クロック信号の遮断を行っている。
【００５３】
次に、図３を参照して、シリアルバス２８で用いられる通信プロトコルについて説明する。
【００５４】
クロック信号線（ＳＣＬ）２４及びデータ信号線（ＳＤＡ）２６は、データが伝送されていない状態（フリーコンディション）（ｔ１参照）で共にハイレベル（１）となっており、クロック信号線２４を伝送されるクロック信号がハイレベルの状態で、データ信号線２６がローレベル（０）（ｔ２参照）とされることによりデータの伝送が開始された状態（スタートコンディション）となる。
【００５５】
シリアルバス２８で用いられる通信プロトコルでは、データを伝送する場合、クロック信号線２４を伝送されるクロック信号のパルスに同期してデータ信号線２６に１ビットずつデータを伝送している。なお、データ信号は、クロック信号がローレベルとなっているタイミングでハイレベル又はローレベルにレベルを切替えることが可能であり、本実施の形態に係るシリアルバス２８（図１参照）に接続されたシリアルＥＥＰＲＯＭ３２、３６、４０等の各スレーブは、クロック信号線２４を伝送されるクロック信号のパルスの立ち上がりエッジのタイミングでデータ信号線２６を伝送されているデータ信号がハイレベルかローレベルを検出することにより、１ビットずつデータを受信する。
【００５６】
本実施の形態で用いられる通信プロトコルでは、８ビット単位でデータを伝送しており、ＣＰＵ２０は、データの伝送を開始すると、Ｄ０〜Ｄ７にアクセス対象とするスレーブアドレスを示すデータ信号を送信して、データ信号のレベルを一旦ハイレベルとする。
【００５７】
各スレーブは、クロック信号線２４を伝送されるクロック信号の各パルスの立ち上がりタイミングに同期してデータ信号線２６を伝送されるデータ信号を検出しており、データ信号により示されるアドレスと自身に割り当てられたスレーブアドレスとが一致した場合に、当該アドレスが一致したデバイスが次のクロック信号線２４を伝送されるパルス（ｔ３参照）に合わせて、データ信号をローレベルとすることにより指定されたスレーブアドレスのデバイスが接続されていることを示すアクノリッジ信号（以下、「ＡＣＫ」という。）が伝送される。
【００５８】
ＡＣＫを受信したＣＰＵ２０は、次の処理に応じて処理対象のデバイスへクロック信号のパルスに同期してデータ信号線２６にデータの伝送を行う。また、データ信号線２６へのデータの伝送を終了する場合は、クロック信号線２４のクロック信号がハイレベルの状態で、データ信号線２６のデータ信号をハイレベル（ｔ４参照）とすることによりデータ伝送のストップ状態（ストップコンディション）となる。
【００５９】
図４には、ＣＰＵ２０からいずれかのシリアルＥＥＰＲＯＭ内にデータを書き込む場合にデータ信号線２６を伝送されるデータのデータ構造の一例が示されている。
【００６０】
本実施の形態に係るシリアルバス２８で用いられる通信プロトコルでは、シリアルＥＥＰＲＯＭをスレーブと指定する場合、スレーブアドレスの上位４ビットが‘１０１０’と定まっており、ＣＰＵ２０は、スレーブアドレスのＡ２〜Ａ０にアクセス対象とするスレーブアドレスに応じてハイレベル（１）又はローレベル（０）とし、データを書き込むためＲ／Ｗをローレベルとした８ビットのデータを伝送する。なお、シリアルＥＥＰＲＯＭからデータを読み込む場合は、Ｒ／Ｗをハイレベルとした８ビットのデータを伝送する。また、本実施の形態では、シリアルＥＥＰＲＯＭ３０、３６、３８に割り当てたスレーブアドレスが２ビットであるため、上位に1ビットに‘０’を付加してＡ２〜Ａ０に設定する。
【００６１】
各シリアルＥＥＰＲＯＭは、上述したようにデータ信号線２６を伝送されるデータ信号を検出しており、データ信号により示されるアドレスと自身に割り当てられたスレーブアドレスとが一致したシリアルＥＥＰＲＯＭが、データ信号を０としてＡＣＫの応答を行い、引き続いて当該一致したスレーブが書き込みアドレスと書き込みデータの受信待ちを行う。
【００６２】
ＣＰＵ２０は、ＡＣＫが応答されると、シリアルＥＥＰＲＯＭ内の書き込みアドレスを８ビットのデータとして伝送する。上述した受信待ちを行っているスレーブは、８ビットの書き込みアドレスを受信すると、再度データ信号を０としてＡＣＫの応答を行う。
【００６３】
ＣＰＵ２０は、ＡＣＫが応答されると、シリアルＥＥＰＲＯＭ内の書き込む８ビットのデータを伝送する。上述した受信待ちを行っているシリアルＥＥＰＲＯＭは、８ビットの書き込みデータを受信すると、さらに再度データ信号を０としてＡＣＫの応答を行い、シリアルＥＥＰＲＯＭ内の指定された書き込みアドレスに書き込みデータの記憶を行う。
【００６４】
これにより、指定したシリアルＥＥＰＲＯＭ内にデータを記憶させることができる。
【００６５】
ところで、例えば、ＣＰＵ２０からシリアルＥＥＰＲＯＭ３６に記憶されているトナー量情報を更新する際に、クロック信号線２４やデータ信号線２６にノイズ等が発生して伝送されているデータ信号による示されるアドレスが変わってしまう場合があり、誤ってシリアルＥＥＰＲＯＭ３２に記憶されている装置情報を書き換えてしまう場合がある。
【００６６】
このため、本実施の形態では、上述したアクセス制御装置５０によりシリアルＥＥＰＲＯＭ３２へのアクセスを制御している。
【００６７】
次に、本実施の形態の係るアクセス制御装置５０の作用を説明する。
【００６８】
まず、図５を参照してＣＰＵ２０がシリアルＥＥＰＲＯＭ３６、４０にアクセスするためにクロック信号線２４及びデータ信号線２６に速い伝送速度でパルスが発生させた場合について説明する。
【００６９】
データが伝送されていないフリーコンディション（ｔ５参照）において、ＳＤＡ立下り検知部８０（図２参照）のＤフリップフロップ５２は、Ｄ端子より入力するデータ信号がハイレベルであるため、Ｑ端子からハイレベルの信号を出力する。
【００７０】
これにより、Ｄフリップフロップ５４は、Ｄフリップフロップ５２からのハイレベルの信号がＤ端子に入力するため、Ｑ端子からハイレベルの信号をアンド回路５６へ出力する。
【００７１】
一方、Ｄフリップフロップ５２のＱ端子から出力されたハイレベルのデータ信号は、ＮＯＴ回路６０によりローレベルに変換されてアンド回路５６の入力端子に入力する。
【００７２】
これにより、アンド回路５６は、ＮＯＴ回路６０からのローレベルの信号が入力するため、他の入力端子のレベルに関わらずローレベルの信号を出力端子から出力する。
【００７３】
次に、ＣＰＵ２０によりスタートコンディションとされてクロック信号線２４がハイレベルの状態で、データ信号線２６がハイレベルからローレベル（図５のｔ６参照）に変化すると、Ｄフリップフロップ５２は、Ｄ端子より入力する信号を一定時間ディレイさせてＱ端子から出力する。よって、Ｄフリップフロップ５２のＱ端子から出力される信号は、一定時間後にローレベルとなり、ＮＯＴ回路６０からハイレベルの信号が出力される。
【００７４】
これにより、アンド回路５６の３つの入力端子に入力する信号のレベルが全てハイレベルとなるため、アンド回路５６の出力端子からハイレベルの信号が出力される。
【００７５】
一方、Ｄフリップフロップ５４は、Ｄ端子に入力した信号を一定時間ディレイさせてＱ端子から出力する。よって、Ｑ端子から出力される信号は、一定時間後にローレベルとなる。
【００７６】
これにより、アンド回路５６の出力端子から出力されていたハイレベルの信号は、一定時間後にローレベルとなる。すなわち、ＳＤＡ立下り検知部８０は、スタートコンディションのタイミングで一定時間だけハイレベルのパルス信号を出力する。
【００７７】
Ｄフリップフロップ６４は、セット端子からハイレベルのパルス信号を受信すると、Ｑ端子からハイレベルの信号を出力する。この信号は、ＮＯＴ回路７２によりローレベルに変換されてＯＲ回路６２の他方の入力端子に入力する。
【００７８】
ＯＲ回路６２は、他方の入力端子に入力する信号のレベルがローレベルであるため、一方の入力端子より入力するクロック信号のレベルに合わせた信号をＳＣＬ端子３２Ａへ出力する。
【００７９】
一方、ＳＣＬローレベル時間計測部８２のカウンタ６６は、クロック信号線２４を伝送されるクロック信号がローレベルとなると（ｔ７参照）、内部クロックのカウントすることにより時間ｔの計測を開始する。
【００８０】
コンパレータ７０は、カウント値が設定記憶部６８に記憶されている閾値未満の場合に出力端子からローレベルの信号を出力し、カウント値が閾値以上となった場合にハイレベルの信号を出力する。
【００８１】
なお、本実施の形態では、カウンタ６６により内部パルスをカウントしている時間ｔが所定時間Ｔとなるとカウント値が閾値となるように閾値の値を定めて設定記憶部６８に予め記憶させている。
【００８２】
図５の場合は、上述したようにクロック信号線２４を伝送されるクロック信号の伝送速度が速く、パルスの周期が短いため、カウンタ６６によりカウントされるカウント値が閾値となる前にクロック信号がハイレベルとなり、カウント値が初期化されてしまう。すなわち、カウンタ６６により計測される時間ｔが所定時間Ｔを経過する前（ｔ＜Ｔ）にクロック信号がハイレベルとなってしまうため、コンパレータ７０の出力は常にローレベルとなる。
【００８３】
Ｄフリップフロップ６４は、クロック端子より入力するクロック信号がハイレベルとなる立ち上がりのタイミングでＤ端子より入力している信号の状態をＱ端子より出力しているため、クロック信号がハイレベルとなる立ち上がりのタイミング（ｔ８参照）でＤフリップフロップ６４のＱ端子から出力される信号はハイレベルからローレベルに変化する。この信号は、ＮＯＴ回路７２を介してハイレベルに変換されてＯＲ回路６２の他方の入力端子に入力する。
【００８４】
ＯＲ回路６２では、他方の入力端子より入力する信号がハイレベルとなるため、一方の入力端子より入力するクロック信号線２４のレベルに関わらず、出力端子から常にハイレベルの信号が出力されるようになるため、クロック信号が遮断される。
【００８５】
これにより、シリアルＥＥＰＲＯＭ３２のＳＣＬ端子３２Ａにクロック信号が入力しなくなるため、上述した通信プロトコルを用いてシリアルＥＥＰＲＯＭ３２をアクセス対象とするデータ信号を送信したとしても、クロック信号が遮断されているので、シリアルＥＥＰＲＯＭ３２へのアクセスを防止することができる。よって、本来のアクセス対象とは異なるシリアルＥＥＰＲＯＭに記憶されている情報が誤って更新されてしまうことを防止することができる。
【００８６】
次に、図６を参照してＣＰＵ２０がシリアルＥＥＰＲＯＭ３２にアクセスするためにクロック信号線２４及びデータ信号線２６に遅い伝送速度でパルスが発生させた場合について説明する。
【００８７】
上述したように、ＣＰＵ２０によりスタートコンディションとされてクロック信号線２４がハイレベルの状態で、データ信号線２６がハイレベルからローレベル（図６のｔ９参照）に変化すると、ＳＤＡ立下り検知部８０は、スタートコンディションのタイミングでハイレベルのパルス信号を出力する。
【００８８】
ＳＣＬローレベル時間計測部８２のカウンタ６６は、クロック信号線２４を伝送されるクロック信号がローレベルとなると（ｔ１０参照）、内部クロックのカウントすることにより時間ｔの計測を開始する。
【００８９】
図６の場合は、上述したようにクロック信号線２４を伝送されるクロック信号の伝送速度が遅く、パルスの周期が長いため、カウンタ６６によりカウントされるカウント値が閾値以上となる。すなわち、カウンタ６６により計測される時間ｔが所定時間Ｔを経過するので（ｔ≧Ｔ）、コンパレータ７０の出力は、一旦ハイレベルとなり、クロック信号がハイレベルとなると（ｔ１１参照）でローレベルとなる。
【００９０】
一方、Ｄフリップフロップ６４は、クロック端子より入力するクロック信号がハイレベルとなる立ち上がりのタイミングでＤ端子より入力している信号の状態をＱ端子より出力するため、Ｑ端子から出力される信号はハイレベルのままとなる。この信号は、ＮＯＴ回路７２を介してローレベルに変換されてＯＲ回路６２の他方の入力端子に入力する。
【００９１】
ＯＲ回路６２では、他方の入力端子より入力する信号がローレベルであるため、一方の入力端子より入力するクロック信号線２４のクロック信号がそのままの波形で出力端子から出力される。
【００９２】
これにより、シリアルＥＥＰＲＯＭ３２のＳＣＬ端子３２Ａにクロック信号が入力されるので、上述した通信プロトコルを用いてシリアルＥＥＰＲＯＭ３２をアクセス対象とするアクセスを行うことができる。
【００９３】
以上のように本実施の形態によれば、計測手段（ここでは、カウンタ６６）により、データ信号のパルスが発生してから次にクロック信号線を伝送されるクロック信号のパルスが発生するまでの時間を計測し、許可手段（ここでは、ＯＲ回路６２）は、伝送速度に代えて、計測手段により計測された時間が予め定められた条件を満たす場合のみにアクセスを許可するものとしたので、新たに信号線を設けることなく、アクセス対象とするデバイス以外のデバイス（ここでは、シリアルＥＥＰＲＯＭ３２）へのアクセスを防止することができる。また、シリアルＥＥＰＲＯＭ３４、３６等の他のデバイスにアクセスする際は、伝送送度が早くてもアクセスできるため、通信性能が低下しない。
【００９４】
なお、本実施の形態では、伝送速度を速くすることにより、データ信号のパルスが発生してから次にクロック信号線を伝送されるクロック信号のパルスが発生するまでの時間ｔが所定時間Ｔ未満となった場合にクロック信号を遮断してアクセスを不許可とし、伝送速度を遅くすることにより、時間ｔが所定時間Ｔ以上となった場合にクロック信号を伝送させてアクセスを許可するものとする場合について説明したが、本発明はこれに限定されるものではなく、例えば、伝送速度が一定であってもデータ信号のパルスが発生してから次にクロック信号線をパルスを発生させるタイミングを調整することにより、アクセスの制御を行うようにしてもよい。この場合も本実施の形態と同様の効果を奏することができる。
【００９５】
また、本実施の形態では、データ信号のパルスが発生してから次にクロック信号線を伝送されるクロック信号のパルスが発生するまでの時間ｔが所定時間Ｔ未満となった場合にクロック信号を遮断してアクセスを不許可とし、時間ｔが所定時間Ｔ以上となった場合にクロック信号を伝送させてアクセスを許可するものとする場合について説明したが、本発明はこれに限定されるものではなく、例えば、コンパレータ７０の出力端子とＤフリップフロップ６４のＤ端子の間にＮＯＴ回路を設けて、データ信号のパルスが発生してから次にクロック信号線を伝送されるクロック信号のパルスが発生するまでの時間ｔが所定時間Ｔ未満となった場合にクロック信号を伝送させてアクセスを許可し、時間ｔが所定時間Ｔ以上となった場合にクロック信号を遮断してアクセスを不許可するものとしてもよい。また、例えば、コンパレータ７０を、カウンタ６６から入力したカウント値情報により示されるカウント値と設定記憶部６８に記憶されている所定の閾値とを比較してカウント値が閾値以下となった場合に出力端子からハイレベルの信号を出力し、カウント値が閾値よりも大きくなった場合に出力端子からローレベルの信号を出力するものとして、データ信号のパルスが発生してから次にクロック信号線を伝送されるクロック信号のパルスが発生するまでの時間ｔが所定時間Ｔ以下の場合にクロック信号を伝送させてアクセスを許可し、時間ｔが所定時間Ｔより大きくなった場合にクロック信号を遮断してアクセスを不許可するものとしてもよい。これにより、シリアルＥＥＰＲＯＭ３２にアクセスする際は、伝送送度が早くてもアクセスできるため、保護対象とするデバイスとの通信性能が低下しない。
【００９６】
また、本実施の形態では、データ信号のパルスが発生してから次にクロック信号線を伝送されるクロック信号のパルスが発生するまでの時間ｔが所定時間Ｔ以上の場合のみにクロック信号を伝送させてアクセスを許可するものとしたが、本発明はこれに限定されるものではなく、例えば、図７に示すように、ＳＣＬローレベル時間計測部８２に、カウンタ９２と、設定記憶部６８に記憶された閾値（以下、「第１閾値」という。）よりも大きな第２閾値を記憶した設定記憶部９０と、コンパレータ９４と、ＮＯＴ回路９６と、ＡＮＤ回路９８と、をさらに備えるようにし、カウンタ９２のクロック端子に上述した内部クロック信号を供給すると共にカウンタ９２のリセット端子にＣＰＵ２０とＯＲ回路６２とを結ぶクロック信号線２４から分岐した配線が接続して、カウンタ９２を内部クロックをカウントすることにより時間ｔの測定を行うと共にリセット端子にハイレベルの信号が入力するとカウントした値がリセットするものとする。コンパレータ９４は、カウンタ９２から入力したカウント値と設定記憶部９０に記憶されている第２閾値とを比較してカウント値が第２閾値以上となった場合に出力端子からハイレベルの信号をＮＯＴ回路９６に出力し、ＮＯＴ回路９６でレベルの変換を行った信号をＡＮＤ回路９８に入力するようにする。
【００９７】
これにより、カウンタ６６及びカウンタ９２によるカウント値が第１閾値未満の場合は、コンパレータ７０からローレベルの信号が出力されてＡＮＤ回路９８からもローレベルの信号が出力されるため、ＳＣＬゲート部８４でクロック信号が遮断される。
【００９８】
また、カウンタ６６及びカウンタ９２によるカウント値が第１閾値以上かつ第２閾値未満の場合は、コンパレータ７０からハイレベルの信号が出力されると共に、コンパレータ９４からローレベルの信号が出力されてＮＯＴ回路９６から変換されたハイレベルの信号が出力される。これにより、ＡＮＤ回路９８はハイレベルの信号を出力するため、ＳＣＬゲート部８４によるクロック信号の遮断が解除される。
【００９９】
さらに、カウンタ６６及びカウンタ９２によるカウント値が第２閾値以上の場合は、コンパレータ７０からハイレベルの信号が出力されると共に、コンパレータ９４からハイレベルの信号が出力されてＮＯＴ回路９６から変換されたローレベルの信号が出力される。これにより、ＡＮＤ回路９８はローレベルの信号を出力するため、ＳＣＬゲート部８４によりクロック信号が遮断される。
【０１００】
このように、データ信号のパルスが発生してから次にクロック信号線を伝送されるクロック信号のパルスが発生するまでの時間が所定時間範囲外の場合にクロック信号を遮断するようにすることができる。なお、ＡＮＤ回路９８の出力端側にＮＯＴ回路を設けることにより、データ信号のパルスが発生してから次にクロック信号線を伝送されるクロック信号のパルスが発生するまでの時間が所定時間範囲内の場合にクロック信号を遮断するようにすることもできる。
【０１０１】
また、本実施の形態では、カウンタ６６により、データ信号のパルスが発生してから次にクロック信号線を伝送されるクロック信号のパルスが発生するまでの時間ｔを計測する場合について説明したが、本発明はこれに限定されるものではなく、例えば、コンパレータ７０の出力端子とＮＯＴ回路７２の入力端子を接続するようにする。
【０１０２】
これにより、コンパレータ７０による比較の結果、クロック信号のパルスの周期が第１閾値により定まる所定周期よりも短い場合、コンパレータ７０からローレベルの信号が出力されてＮＯＴ回路７２によりハイレベルとなった信号がＯＲ回路６２に入力するため、クロック信号を遮断することができる。すなわち、クロック信号のパルスの周期が短く、伝速度が速い場合にクロック信号が遮断するようにすることができる。
【０１０３】
また、コンパレータ７０の出力端子をＮＯＴ回路７２を介さずにＯＲ回路６２の入力端子と接続することで、伝速度が遅い場合にクロック信号が遮断するようにすることもできる。
【０１０４】
さらに、上述した図７のＡＮＤ回路９８の出力端子とＮＯＴ回路７２の入力端子を接続するようにすると、クロック信号の伝送速度が所定速度範囲外の場合にクロック信号を遮断するようにすることができ、また、ＡＮＤ回路９８の出力端子をＮＯＴ回路７２を介さずにＯＲ回路６２の入力端子と接続することで、クロック信号の伝送速度が所定速度範囲外の場合にクロック信号を遮断するようにすることもできる。なお、この場合、カウンタ６６、９２がパルスの発生周期を測定することにより伝送速度を計測する計測手段に対応する。
【０１０５】
また、本実施の形態では、シリアルＥＥＰＲＯＭ３２とは別にアクセス制御装置５０を設けた場合について説明したが、本発明はこれに限定されるものではなく、例えば、シリアルＥＥＰＲＯＭ３２にアクセス制御装置５０の構成の回路を内蔵するようにしてもよい。
【０１０６】
また、本実施の形態では、アクセス制御装置５０を介してシリアルＥＥＰＲＯＭ３２を接続した場合について説明したが、本発明はこれに限定されるものではなく、アクセス制御が必要なデバイスであれば、何れのデバイスと接続してもよく、当該デバイスに内蔵するようにしてもよい。
【０１０７】
その他、本実施の形態で説明した画像形成装置１０の構成（図１参照）、アクセス制御装置５０（図２、図７参照）の構成は、一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。
【図面の簡単な説明】
【０１０８】
【図１】実施の形態に係る画像形成装置の概略構成を示すブロック図である。
【図２】実施の形態に係るアクセス制御装置な構成を示すブロック図である。
【図３】実施の形態に係るシリアルバスで用いられる通信プロトコルの説明に供する波形図である。
【図４】実施の形態に係るシリアルバスを伝送されるデータのデータ構造の一例を示す図である。
【図５】速い伝送速度でパルスが発生させた場合の波形図である。
【図６】遅い伝送速度でパルスが発生させた場合の波形図である。
【図７】実施の形態に係るアクセス制御装置の別な構成を示すブロック図である。
【符号の説明】
【０１０９】
１０  画像形成装置
３２  シリアルＥＥＰＲＯＭ
３６  シリアルＥＥＰＲＯＭ
４０  シリアルＥＥＰＲＯＭ
５０  アクセス制御装置
６２  ＯＲ回路
６６  カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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