(57)【要約】【課題】メッキ促進層を有する半導体構造物を作る方法を提供する。【解決手段】半導体構造物を作る方法であって、半導体の層の上に層間誘電体（ＩＬＤ）層を形成させる工程と、前記ＩＬＤの上に導電性のメッキ促進層（ＰＥＬ）を形成する工程と、前記ＩＬＤとＰＥＬとをパターン化する工程と、前記ＩＬＤとＰＥＬとによって形成される前記パターンの中にシード層を堆積する工程と、前記シード層の上に銅をメッキする工程と、を含む方法が開示される。ＰＥＬはウエハ全体にわたる抵抗を低下させ、銅のメッキを容易にする働きをする。好ましくは、ＰＥＬは光学的に透明な導電性の層である。【選択図】図９
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【特許請求の範囲】
【請求項１】
半導体構造物を作る方法であって、
半導体ウエハを得る工程と、
前記半導体ウエハの上に層間誘電体（ＩＬＤ）層を形成する工程と、
前記ＩＬＤの上に導電性のメッキ促進層（ＰＥＬ）を形成する工程と、
前記ＩＬＤおよびＰＥＬにパターンを形成する工程と、
前記ＩＬＤおよびＰＥＬによって形成される前記パターン中にシード層を堆積する工程と、
前記シード層の上に銅をメッキする工程と、
を含む方法。
【請求項２】
半導体構造物を作る方法であって、
半導体ウエハを得る工程と、
前記半導体ウエハの上に層間誘電体（ＩＬＤ）層を形成する工程と、
前記ＩＬＤの上に導電性のメッキ促進層（ＰＥＬ）をブランケット堆積する工程と、
前記ＩＬＤとＰＥＬとにパターンを形成して、前記ＩＬＤとＰＥＬとの中に構成要素を形成する工程と、
前記ＰＥＬの上、ならびに前記ＩＬＤとＰＥＬとの中に形成された前記構成要素の中にシード層をブランケット堆積する工程と、
前記シード層の上に銅をメッキする工程と、
を含む方法。
【請求項３】
前記ＰＥＬは光学的に透明である、請求項１又は２に記載の方法。
【請求項４】
前記ＰＥＬは透明導電性酸化物を含む、請求項１又は２に記載の方法。
【請求項５】
前記透明導電性酸化物は、酸化インジウムすず、酸化インジウム、酸化スズ、スズ酸カドミウム、酸化亜鉛およびそれらの組み合わせからなる群から選ばれる、請求項４に記載の方法。
【請求項６】
前記透明導電性酸化物は、ドーピングされた酸化インジウムすず、ドーピングされた酸化インジウム、ドーピングされた酸化スズ、ドーピングされたスズ酸カドミウム、ドーピングされた酸化亜鉛およびそれらの組み合わせからなる群から選ばれる、請求項４に記載の方法。
【請求項７】
シード層を堆積する前記工程の前に、前記ＩＬＤおよびＰＥＬによって形成される前記パターン中にライナ層を堆積する工程をさらに含む、請求項１又は２に記載の方法。
【請求項８】
前記ライナ層は、窒化タンタル、タンタル、チタン、窒化チタン、タングステンおよびそれらの組み合わせからなる群から選ばれる材料を含む、請求項７に記載の方法。
【請求項９】
前記銅を前記ＰＥＬの深さまで平坦化する平坦化工程をさらに含む、請求項１に記載の方法。
【請求項１０】
前記銅を前記ＩＬＤの深さまで平坦化する工程をさらに含む、請求項１に記載の方法。
【請求項１１】
前記平坦化工程は、化学機械研磨法を含む、請求項９又は１０に記載の方法。
【請求項１２】
前記ＰＥＬの厚さは５０から５０００Åである、請求項１又は２に記載の方法。
【請求項１３】
前記ＰＥＬの厚さは２００から１５００Åである、請求項１又は２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体として、新しい半導体プロセスに関する。さらに詳しくは、本発明は、メッキ促進層を利用して銅のメッキを容易にする新しい半導体プロセスに関する。
【背景技術】
【０００２】
半導体デバイス相互接続技術は、巨大な前進を成し遂げて、増大したデバイス密度および回路性能の要件を満たしてきた。増加することを止めないデバイス密度の求めに応じるために、半導体デバイスを相互接続するための二重ダマシン法が広く利用されている。二重ダマシン方法の他の特徴の中で特筆すべきは、相互接続に用いられる材料の層の数に実質的になんの制約もなく、相互接続ラインおよびバイア・スタッドの複雑なパターンを定義（形成）できることである。ダマシン方法論のこの特徴によって、銅の金属加工技術の導入が可能になり、その結果、さまざまな障壁層と種々の金属堆積法とが必要になった。寄生インピーダンス損失を減らして回路性能の向上を実現するために、銅の金属加工技術によってもたらされる導電率の増加に見合った、誘電率の低い（すなわち低ｋ）誘電体材料が望ましいことがすぐに判明した。従って、二重ダマシン方法によって定められる低ｋ誘電体材料と銅金属加工技術相互接続とが、今日の高性能半導体デバイス・プロセス加工における相互接続の主選択肢である。
【０００３】
銅の電気化学的堆積は銅メタル化層を堆積する最もコスト効率のよい方法を提供することが見いだされた。経済的に実現性があることに加えて、そのような堆積技法は、相互配線構造物に機械的・電気的に適する実質的に共形の銅膜を提供する。しかし、一般に、銅の電気化学的堆積は、導電性の層に銅を塗布する場合にしか適さない。そのため、一般に、加工部品に電気化学的堆積プロセスを施す前に、下になる導電性のシード層、通常は銅であるが、を加工部品に塗布する。
【０００４】
銅シード層は、通常、物理的気相堆積（ＰＶＤ）プロセス、あるいはイオン化ＰＶＤ（ＩＰＶＤ）プロセスなどのＰＶＤの変化形によって堆積する。これらの方法では非共形の堆積が得られ、これまでのところは十分に機能してきた。しかし、限界寸法がますます小さく、例えば４５ｎｍより小さくなると、シード層がダマシン開口部を閉塞し、それによって、不完全な被覆やボイドを生じることがある。この問題を回避するために、銅シード層を薄くするかまたは、ルテニウムなどの代替シード層を利用することがある。これらの変化のどちらによっても、結果的に金属スタックの電気抵抗が増加し、従って、ウエハ全体にわたって一様にメッキするためにメッキ用ツールの修正が必要になる。修正しないと、ウエハの中心部のメッキがウエハの週辺部より著しく薄くなってしまう。
【０００５】
銅ダマシン相互配線構造の一様なメッキを保証するために、新しい方法論が必要である。本発明は、酸化インジウムスズ、酸化スズまたは酸化インジウムなどの光学的に透明な導電性のメッキ促進層の使用を考慮する。本メッキ促進層は、エッチング用のハード・マスクとしても使用できると考えられる。
【０００６】
導電性酸化物の使用は、さまざまな用途で提案されている。例えば、フレンチ（Ｆｒｅｎｃｈ）らは、特許文献１で液晶表示装置を作る方法を開示している。特許文献１によると、窒化シリコン層を形成した後、窒化シリコンの上に酸化インジウムスズの層を堆積する。その後、酸化インジウムスズにパターンを形成して開口部を形成し、酸化インジウムスズの上に、および酸化インジウムスズ中の開口部に隣接させて、パラジウムと、続いて銅または銀を選択的に堆積する。他の発明者らも類似の出願を提案した。例えば、コー（Ｋｏｈ）らは、特許文献２で半導体または液晶ディスプレイの電極用の酸化インジウムまたは酸化インジウムスズを提案し、メイスン（Ｍａｓｏｎ）は、特許文献３で支持基板上の金属酸化物（例えば酸化スズ）を含むエレクトロクロミック・デバイスを提案し、リッチー（Ｒｉｔｃｈｉｅ）らは、特許文献４で重合体基板上の酸化スズまたは酸化インジウムスズを含む液晶ディスプレイを提案し、ベイソル（Ｂａｓｏｌ）らは、酸化インジウムスズまたは酸化スズなどの透明導電層上に半導体層がある光起電力デバイスを提案した。
【０００７】
しかし、上記参考文献のどれ一つとして、一様な銅ダマシン相互配線のメッキに関するものはない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、ウエハ全体にわたって一様な銅ダマシン相互配線のメッキを確保する新しい方法が本発明の目的である。
【０００９】
一様な銅ダマシン相互配線構造のメッキを確実にする上で有効なメッキ促進層を手に入れることは、本発明の別の目的である。
【００１０】
添付の図面とともに、本発明の以下の説明を参照すれば、本発明の以上の目的およびその他の目的はさらに明らかになる。
【００１１】
【特許文献１】米国特許第６，８８５，４２２号
【特許文献２】米国特許第６，７８７，４４１号
【特許文献３】米国特許第５，２８０，３８１号
【特許文献４】米国特許第４，９７７，０１３号
【非特許文献１】Ｒ．Ｇ．Ｇｏｒｄｏｎ，“Ｃｒｉｔｅｒｉａ  ｆｏｒ  Ｃｈｏｏｓｉｎｇ  Ｔｒａｎｓｐａｒｅｎｔ  Ｃｏｎｄｕｃｔｏｒｓ”，ＭＲＳ  Ｂｕｌｌｅｔｉｎ，２５，５２（２０００）
【課題を解決するための手段】
【００１２】
本発明の目的は、半導体構造を作る方法を提供することによって実現された。本方法は、
半導体ウエハを得る工程と、
前記半導体ウエハの層の上に層間誘電体（ＩＬＤ）層を形成する工程と、
前記ＩＬＤの上に導電性のメッキ促進層（ＰＥＬ）を形成する工程と、
前記ＩＬＤおよびＰＥＬにパターンを形成する工程と、
前記ＩＬＤおよびＰＥＬによって形成される前記パターンの中にシード層を堆積する工程と、
前記シード層の上に銅をメッキする工程と、
を含む。
【００１３】
新規と思われる本発明の特徴と、本発明に特徴的な要素とは、請求項に特に示される。図面は、説明を目的とするものでしかなく、実際の比率を反映しない。しかし、本発明自体は、以下の詳細な説明を参照し、添付の図面とともに解釈することによって、構成および操作方法の両方について最も良く理解される。
【発明を実施するための最良の形態】
【００１４】
図面をさらに詳しく参照すると、図１は、半導体ウエハ１２（わかりやすくするため半導体ウエハ１２の詳細は省いてある）を含む通常の半導体構造物１０を示す。半導体ウエハ１２は、複数のいわゆるバック・エンド・オブ・ザ・ライン（ＢＥＯＬ）配線レベルを有し、その一つが図１に示される。配線レベルは、誘電体材料１４、単数または複数のライナ層または障壁層１６、銅シード層１８および電気メッキ銅２０を含む。
【００１５】
図２のＡおよびＢは、半導体構造物１０′の限界寸法が約４５ｎｍ以下であることを除けば、図１と同様である。限界寸法とは、所定の技術進歩の筋目でプリントされる最小寸法を意味する。限界寸法が小さくなるとともに、通常のプロセス加工では、そこを通して銅を電気メッキするシード層１８の開口部２２が小さくなり、それによって電気メッキ銅２０中の空隙２４発生に至る。最悪の場合の筋書きでは、シード層１８同士が出会って開口部２２を完全に閉塞し、それによって、配線構成要素内に電気メッキ銅がまったくない事態になる。
【００１６】
図２のＡに示される半導体構造物１０′に固有の問題を改善する努力として、他の発明者らは、もっと薄い銅シード層（約３００〜５００Å（オングストローム）の現在の銅シード層の厚さと比べると約５０Åの厚さ）を堆積することを提案した。しかし、銅シード層を薄くして行くと、最終的に、特に構成要素の底部の隅で、銅シード層の被覆が破れ、図２のＢに示される空隙部分２５に至ると予測される。銅シード層を薄くするほど、比抵抗も高くなる。
【００１７】
図３に示されるように、銅シード層の代わりに半導体構造物１０″の形成の一部としてルテニウム層２６を共形堆積することも提案された。しかし、ルテニウムの比抵抗は、銅より高い。すなわち、現在のＰＶＤ堆積銅シードの比抵抗は約２．２μΩ・ｃｍであるが、一方ＣＶＤ堆積ルテニウム・シードの比抵抗は約３０μΩ・ｃｍである。次に、図４を参照すると、銅の電気メッキ前の半導体構造物１０′または１０″が示される。メッキ接点２８の間に、３０に例を略示する高抵抗シード層（すなわち、より薄い銅層またはルテニウム層）が存在すると、ウエハ・レベルの一様な銅の電気メッキが難しくなる。より高い抵抗によって、ウエハ全体にわたって大きな電圧降下が生じ、一様でないメッキの厚さおよび低品質のメッキ銅の表面構造あるいはその両方に至る。そのため、ウエハ全体にわたって一様にメッキができるようにするために、新しいメッキ用ツールの設計および方法が必要になる。
【００１８】
従って、より低抵抗の層なら半導体基板のメッキで障害となりにくいと考えられる。
【００１９】
次に、図５から８を参照して、本発明による方法を説明する。図５は、半導体ウエハ１２上のＢＥＯＬ配線レベルの形成の例を示す。複数のそのような配線レベルがあり、それらの配線レベルのそれぞれに対して、本明細書で説明されるプロセス加工方法が繰り返される。本プロセスの第一の工程では、半導体ウエハ１２の上に直接、または先行する配線レベル（示していない）の上に、層間誘電体（ＩＬＤ）層１４を堆積する。ＩＬＤ層１４は従来品であるが、好ましくは低ｋ誘電体材料である。ＩＬＤ層１４の上にメッキ促進層（ＰＥＬ）３２を堆積する。
【００２０】
ＰＥＬ３２は、導電性であってシード層の導電率を高め、一部または全体が光学的に透明であって前のレベルのパターン認識を容易にする材料である。主に太陽電池およびフラット・パネル・ディスプレイの分野に用途を有する、非常によく研究されている種類の材料である透明導電性酸化物（ＴＣＯ）は、ＰＥＬとしての使用のための優れた候補である。いくつかのＰＥＬ候補材料の比抵抗を下表Ｉ（非特許文献１）に示す。
【００２１】
【表１】
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【００２２】
表Ｉに挙げられるＰＥＬ材料の比抵抗は、ルテニウムなどの新しいシード材料と同じオーダーであるが、ＰＥＬ材料３２はルテニウムや類似材料より何倍も厚くすることができる（実際には、ＰＥＬ３２は、パターン化されたダマシン構造物のバイアおよびトレンチ中に堆積されることは決してないので）という事実によって、電気抵抗を減らす上で非常に有用である。メッキで問題となるのは層（単数または複数）の電気抵抗であって、材料自体の比抵抗ではない。例えば、後続のノードのためのルテニウム・シード層は約３０〜８０Åと予想される。ルテニウム・シードをこれ以上厚くする（電気抵抗を減らすため）のは、ダマシン・パターン中の銅の体積分率を低下させ、従ってライン抵抗を増加させるので望ましくない。一方、本発明によるＰＥＬ３２は、大きな問題をなんら引き起こすことなく５０００Åにも達する厚さにすることができる。例えば、表Ｉに挙げられる比抵抗値を用いると、３５０Åの厚さのＩｎ２Ｏ３：Ｓｎ（スズでドーピングされたＩｎ２Ｏ３）層のシート抵抗は、１００Åのルテニウム層のシート抵抗より小さい。
【００２３】
ＰＥＬ３２は、ＲＩＥハード・マスクの要件も満たす。ＰＥＬ３２は、一部または全体が光学的に透明なので、下になるダマシン構造のパターン化が悪影響を受けない。
【００２４】
最も好ましくは、ＰＥＬ３２を透明導電性酸化物にすべきである。そのようなＰＥＬ３２を使用すると、ウエハ１２全体にわたって抵抗（従って電圧降下）が低下し、従ってより良好なウエハ・レベル・メッキ・プロフィルが得られる。ＰＥＬ３２は、光学的透明性を依然保った上で、約５０から５０００Å、好ましくは２００から１５００Åの厚さに塗布することができる。従って、透明導電性酸化物は、光学的に透明にするためにはるかに薄い層に塗布しなければならない他の導電性材料に対して明らかに有利である。好ましい厚さは、用いられるＰＥＬに依存する。この範囲は、表Ｉに挙げられるＰＥＬ材料の候補の広い範囲の比抵抗値で、厚さ要件を満たす必要がある。好ましい透明導電性酸化物の例は、酸化インジウムスズ（Ｉｎ２Ｏ３：Ｓｎ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、スズ酸カドミウム（Ｃｄ２ＳｎＯ４）、酸化亜鉛（ＺｎＯ）およびこれらの酸化物のドーピングされた変化体である。文献中に見いだすことができるドーパントの多数の例がある。例えば、ＳｎＯ２システムでアンチモン、塩素およびフッ素、Ｉｎ２Ｏ３システムでスズ、ＺｎＯシステムでインジウム、アルミニウム、ガリウム、フッ素が用いられている。ＰＥＬ材料は、さまざまな異なるプロセスによって堆積してよい。文献中でＰＥＬ材料の堆積に用いられているプロセスのいくつかは以下の通りである。すなわち、スプレイ熱分解およびスパッタリングによるＩｎ２Ｏ３：Ｓｎ、ＣＶＤによるＳｎＯ２：ＳｂおよびＳｎＯ２：Ｆ、スパッタリングおよびパルス・レーザー堆積によるＣｄ２ＳｎＯ４、スパッタリングおよびＣＶＤによるドーピングされたＺｎＯ、スパッタリングによるＺｎ２ＳｎＯ４およびＺｎ２ＳｎＯ３、ならびにパルス・レーザー堆積によるＣｄ２ＳｎＯ４。
【００２５】
次に、ＰＥＬ３２および下にあるＩＬＤ層１４をマスクし、メタン‐水素（ＣＨ４‐Ｈ２）または塩素‐アルゴン（Ｃｌ２‐Ａｒ）などの適切な化学薬品を用いて、反応性イオン・エッチングを行い、図６に示される構成要素３４を形成する。
【００２６】
その後、図７に示されるように、ライナ層（単数また複数）１６を共形ブランケット堆積する。ライナ層１６は、窒化タンタル、タンタル、チタン、窒化チタン、タングステンおよびそれらの組み合わせであるとよい。ライナ層１６の上にメッキのためのシード層３８が備えられる。シード層３８は、好ましくは、薄い層（５０Å程度までの薄さ）として共形堆積することができるルテニウムなどの材料であるが、約４５ｎｍより大きな限界寸法を有する半導体構造物も、連続層として堆積することができるなら、より薄い銅シードを用いるとよい。
【００２７】
図８に示されるように、ライナ層１６および銅シード層３８の上、ならびに構成要素３４の中に、銅３６を電気メッキする。
【００２８】
その後、半導体構造物を、図９のＡに示されるようにＰＥＬ３２まで、あるいは図９のＢに示されるようにＩＬＤ層１４まで、のどちらかまで平坦化する。平坦化は、任意の平坦化技法によって実施してよいが、好ましくは、化学機械研摩法によって実行する。
【００２９】
本研究の技術思想から逸脱することなく、本明細書で詳しく説明した実施態様以外にも本発明の他の変更形を実施し得ることは、本開示に関心を有する当業者には自明である。従って、そのような変更形は、請求項によってのみ限定される本発明の範囲にあるものとみなす。
【図面の簡単な説明】
【００３０】
【図１】通常の半導体構造物の断面図である。
【図２】Ａは、約４５ｎｍまたはそれ以下の限界寸法を有する通常の半導体構造物の断面図であり、限界寸法が小さい結果としてのボイドを示し、Ｂは、約４５ｎｍまたはそれ以下の限界寸法を有する通常の半導体構造物の断面図であり、限界寸法が小さい結果としての別のボイドを示す。
【図３】約４５ｎｍまたはそれ以下の限界寸法を有し、共形ルテニウム・シード層を有する通常の半導体構造物の断面図である。
【図４】半導体ウエハのシード層の電気抵抗の概略図である。
【図５】メッキ促進層を有する半導体構造物を製造する、本発明による方法の断面図である。
【図６】メッキ促進層を有する半導体構造物を製造する、本発明による方法の断面図である。
【図７】メッキ促進層を有する半導体構造物を製造する、本発明による方法の断面図である。
【図８】メッキ促進層を有する半導体構造物を製造する、本発明による方法の断面図である。
【図９】Ａは、メッキ促進層までの第一の平坦化の実施後の図８の半導体構造物の断面図であり、Ｂは、誘電体層までの第二の平坦化の実施後の図８の半導体構造物の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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