(57)【要約】【課題】メモリセル領域内の外周に近いキャパシタの耐劣化性を向上させること。【解決手段】半導体基板１の上方に形成された第１絶縁膜９と、第１絶縁膜９上のメモリセル領域内に複数形成され且つ第１上部電極７４ａ、第１誘電体膜７３及び第１下部電極７２ａを有する第１の実動作キャパシタＱ１と、第１絶縁膜９上のメモリセル領域内の四隅に形成され且つ第１上部電極７４ａより面積が広い第２上部電極７４ｂと第２誘電体膜７３と第２下部電極７２ｂを有する第２の実動作キャパシタＱ２と、第１の実動作キャパシタＱ１と第２の実動作キャパシタＱ２を覆う第２絶縁膜１３とを有する。【選択図】図２１
2007096360.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上のメモリセル領域内に複数形成され且つ第１上部電極、第１誘電体膜及び第１下部電極を有する第１の実動作キャパシタと、
前記第１絶縁膜上の前記メモリセル領域内の四隅に形成され且つ前記第１上部電極より面積が広い第２上部電極と第２誘電体膜と第２下部電極を有する第２の実動作キャパシタと、
前記第１の実動作キャパシタと前記第２の実動作キャパシタを覆う第２絶縁膜と
を有することを特徴とする半導体装置。
【請求項２】
前記第２の実動作キャパシタは、前記メモリセル領域内の前記四隅だけでなく前記メモリセル領域内の最外周に沿っても形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の実動作キャパシタは、前記メモリセル領域の前記四隅から中央方向に向かって複数形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第２の実動作キャパシタは、前記メモリセル領域の前記四隅よりも内側であって、キャパシタ密度が疎の領域にも形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上のメモリセル領域内に複数形成され且つ第１上部電極、第１誘電体膜及び第１下部電極を有する第１の実動作キャパシタと、
前記第１絶縁膜上の前記メモリセル領域内の四隅に形成され且つ第２上部電極と第２誘電体膜と第２下部電極を有する第２の実動作キャパシタと、
前記第１の実動作キャパシタと前記第２の実動作キャパシタを覆う第２絶縁膜と、
前記第１の実動作キャパシタの前記第１上部電極に第１トランジスタを介して電気的に接続される第１のビット線と、
前記第２の実動作キャパシタの前記第２上部電極に第２トランジスタを介して電気的に接続される第２のビット線と、
前記第２のビット線に接続される１又は２以上の容量補充用素子と
を有することを特徴とする半導体装置。
【請求項６】
半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上のメモリセル領域内に形成された複数のプレートラインと、
前記プレートラインのそれぞれに接続される複数のキャパシタと、
前記プレートラインのうち前記メモリセル領域の四隅に最も近く配置される第１プレートラインに接続される昇圧回路と
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳しくは、メモリセルを有する半導体装置に関する。
【背景技術】
【０００２】
ＦｅＲＡＭ(Ferroelectric Random Access Memory)のメモリセル領域では、絶縁膜上に複数の強誘電体キャパシタが縦縦に形成されている。現在量産されているＦｅＲＡＭの強誘電体キャパシタは、下部電極の上面にコンタクト部分を有するプレーナー構造を有している。
【０００３】
図１は、プレーナ構造キャパシタ、ワード線、ビット線などが配置されたメモリセル領域の平面構成とメモリセル領域と回路の接続関係を示す平面図である。なお、図１において絶縁膜は省略されて描かれている。
【０００４】
図１において、半導体基板の表面には素子分離絶縁膜（不図示）により囲まれた複数の活性領域１０１が形成されている。また、活性領域１０１と素子分離絶縁膜を覆う第１層間絶縁膜（不図示）の上にはキャパシタの下部電極を構成する帯状のプレートライン１０２が形成されている。また、プレートライン１０２の上方にはその長さ方向に間隔をおいて複数の上部電極１０４が形成されている。さらに、プレートライン１０２と上部電極１０４の間には強誘電体膜１０３が形成される。
【０００５】
そのような構造の上部電極１０４、強誘電体膜１０３及びプレートライン（下部電極）１０２によって強誘電体キャパシタが構成される。即ち、１つのプレートライン１０２上には、上部電極１０４の数だけ強誘電体キャパシタが形成される。
【０００６】
活性領域１０１は、隣り合うプレートライン１０２の間の領域の下方でプレートライン延在方向に間隔をおいて複数形成されている。プレートライン１０２の間において、活性領域１０１の上には、プレートライン１０２の長さ方向に延在する２本のワード線１０５が間隔をおいて形成されている。ワード線１０５は、活性領域１０１の上ではゲート絶縁膜を介して形成され、しかも素子分離絶縁膜の上に延在している。ワード線１０５は、活性領域１０１の上ではＭＯＳトランジスタのゲート電極として機能する。また、ワード線１０５の両側の活性領域１０１には、ＭＯＳトランジスタのソース／ドレインとなる不純物拡散領域が形成されている。
【０００７】
従って、２つのプレートライン１０２の間に存在する各々の活性領域１０１には、１つの不純物拡散領域を共通にする２つのＭＯＳトランジスタが形成されている。ＭＯＳトランジスタ及びワード線１０５は第１層間絶縁膜に覆われ、また、強誘電体キャパシタは第２層間絶縁膜（不図示）により覆われている。
【０００８】
第１及び第２層間絶縁膜のうちワード線１０５の両側の活性領域１０１の上には第１コンタクトホール１０６が形成され、また、第２層間絶縁膜のうち上部電極１０４の上には第２コンタクトホール１０７が形成されている。第１及び第２のコンタクトホール１０６，１０７の中には導電性プラグが埋込まれている。
【０００９】
活性領域１０１のうち上部電極１０４とワード線１０５の間にある不純物拡散領域は、第２層間絶縁膜上の金属配線１０８と第１及び第２のコンタクトホール１０６，１０７内の導電性プラグを介して、上部電極１０４に電気的に接続される。また、活性領域１０１のうち２つのワード線１０５に挟まれる不純物拡散領域には、第１のコンタクトホール１０６内の導電性プラグを介して第２層間絶縁膜上の金属パッド１０９に電気的に接続される。
【００１０】
金属配線１０８と金属パッド１０９の上には第３層間絶縁膜（不図示）が形成されている。第３層間絶縁膜上に形成されるビット線１１０は、金属パッド１０９を介して活性領域１０１中央の不純物拡散領域に電気的に接続される。ビット線１１０は、間隔をおいて複数形成され、かつプレートライン１０２と交差する方向に延在して形成される。
【００１１】
複数のビット線１１０は、メモリセル領域内で第１番目と最終番目を除いてセンスアンプＳＡに接続される。また、複数のプレートライン１０２はメモリセル領域内で第１番目と最終番目を除いてプレートラインドライバＰＤに接続される。さらに、ワード線１０５は、メモリセル領域内で第１番目と最終番目を除いてワードラインドライバＷＤに接続されている。
【００１２】
メモリセル領域内において、最も外側に位置する２つのプレートライン１０２と最も外側に位置する２つのビット線１１０はそれぞれ固定電位、例えば接地電圧に設定される。
【００１３】
これにより、メモリセル領域内で最外周がダミーキャパシタ領域１２０となって、ダミーキャパシタ領域１２０内に位置する強誘電体キャパシタは、実動作しないダミーキャパシタとして使用される。また、ダミーキャパシタ領域１２０に囲まれる強誘電体キャパシタはメモリセルとなる。
【００１４】
なお、ＤＲＡＭのメモリセル領域の最外周に沿って一様にダミーキャパシタを形成することは、下記の特許文献１に記載がある。
【００１５】
また、強誘電体キャパシタの上部電極の長辺を下部電極の長辺に直交させて配置するとともに、上部電極上に形成されるコンタクトホールを中心から長辺方向にずらすことにより、キャパシタ特性のバラツキを低減することが、下記の特許文献２に記載されている。
【００１６】
しかし、初期状態での実動作するキャパシタの特性を良好にするためには、従来ではダミーキャパシタの形成が必要となる。
【特許文献１】特開平１１−３４５９４６号公報（段落番号００３８、図３）
【特許文献２】国際公開第９７／４０５３１号パンフレット（明細書第１４頁第１９行目以降、図１〜図３）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、ダミーキャパシタの最適な配置や構造については明確ではなく、メモリセルの配置、構造によってキャパシタ劣化の状態が異なる。
【００１８】
また、ＦｅＲＡＭの高集積化の要請からメモリセル面積が小さくなるにつれてキャパシタの劣化が顕著に表れるが、ダミーキャパシタの配置を最小限にするルールが明らかでない。
【００１９】
本発明の目的は、メモリセル領域内の外周に近いキャパシタの耐劣化性を向上させる半導体装置を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の第１の観点によれば、半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜上のメモリセル領域内に複数形成され且つ第１上部電極、第１誘電体膜及び第１下部電極を有する第１の実動作キャパシタと、前記第１絶縁膜上の前記メモリセル領域内の四隅に形成され且つ前記第１上部電極より面積が広い第２上部電極と第２誘電体膜と第２下部電極を有する第２の実動作キャパシタと、前記第１の実動作キャパシタと前記第２の実動作キャパシタを覆う第２絶縁膜とを有する半導体装置が提供される。
【００２１】
上記した発明によれば、メモリセル領域に縦横に形成される複数のキャパシタのうち四隅に最も近いキャパシタの面積を他のキャパシタの面積よりも広くしている。
【００２２】
これにより、メモリセル領域の四隅に最も近いキャパシタの蓄積容量が局所的に低下しても、四隅に最も近いキャパシタが他のキャパシタよりも蓄積電荷量が小さくなることが抑制される。
【００２３】
また、本発明の第２の観点によれば、導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜上のメモリセル領域内に複数形成され且つ第１上部電極、第１誘電体膜及び第１下部電極を有する第１の実動作キャパシタと、前記第１絶縁膜上の前記メモリセル領域内の四隅に形成され且つ第２上部電極と第２誘電体膜と第２下部電極を有する第２の実動作キャパシタと、前記第１の実動作キャパシタと前記第２の実動作キャパシタを覆う第２絶縁膜と、前記第１の実動作キャパシタの前記第１上部電極に第１トランジスタを介して電気的に接続される第１のビット線と、前記第２の実動作キャパシタの前記第２上部電極に第２トランジスタを介して電気的に接続される第２のビット線と、前記第２のビット線に接続される１又は２以上の容量補充用素子とを有する半導体装置が提供される。
【００２４】
本発明によれば、メモリセル領域の四隅に最も近いキャパシタにトランジスタを介して接続されるビット線に容量補充用素子を形成したので、四隅に最も近いキャパシタの蓄積容量が局所的に低下しても、キャパシタに蓄積されたデータの読出に誤りが生じることが抑制される。
【００２５】
また、本発明の第３の観点によれば、半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜上のメモリセル領域内に形成された複数のプレートラインと、前記プレートラインのそれぞれに接続される複数のキャパシタと、前記プレートラインのうち前記メモリセル領域の四隅に最も近く配置される第１プレートラインに接続される昇圧回路とを有することを特徴とする半導体装置が提供される。
【００２６】
本発明によれば、メモリセル領域の四隅に最も近いキャパシタに接続されるプレートラインに昇圧回路を接続したので、四隅に最も近いキャパシタの蓄積容量が局所的に低下しても、キャパシタに蓄積されたデータの読出に誤りが生じることが防止される。
【発明の効果】
【００２７】
以上述べたように本発明によれば、メモリセル領域に縦横に形成される複数のキャパシタのうち四隅に最も近いキャパシタの面積を他のキャパシタの面積よりも広くしているので、メモリセル領域の四隅に最も近いキャパシタの蓄積容量が局所的に低下しても、四隅に最も近いキャパシタが他のキャパシタよりも蓄積電荷量が小さくなることを抑制できる。
【００２８】
また、本発明によれば、メモリセル領域の四隅に最も近いキャパシタにトランジスタを介して接続されるビット線に容量補充用素子を形成したので、四隅に最も近いキャパシタの蓄積容量が局所的に低下しても、キャパシタに蓄積されたデータの読出に誤りが生じることを抑制できる。
【００２９】
さらに、本発明によれば、メモリセル領域の四隅に最も近いキャパシタに接続されるプレートラインに昇圧回路を接続したので、四隅に最も近いキャパシタの蓄積容量が局所的に低下しても、キャパシタに蓄積されたデータの読出に誤りが生じることを防止できる。
【発明を実施するための最良の形態】
【００３０】
以下に本発明の実施形態を図面に基づいて説明する。
【００３１】
（第１の実施の形態）
図２は、本発明の第１実施形態に係る半導体装置のメモリセル領域の一部を示す断面図である。また、図３は、本発明の第１実施形態に係る半導体装置のメモリセル領域の平面図である。なお、図２は、図３のＩ−Ｉ線断面図である。図３において、素子分離絶縁膜より上の絶縁膜は省略して描かれている。
【００３２】
図２において、ｐ型シリコン（半導体）基板１の表面には、ＬＯＣＯＳ（Local Oxdation of Silicon）法により素子分離絶縁膜２が形成されている。素子分離絶縁膜２は、シリコン基板１の表層で縦横に配置される複数の活性領域（トランジスタ形成領域）１ａを囲む領域に形成されている。なお、素子分離絶縁膜２としてＳＴＩ（Sallow Trench Isolation）を採用してもよい。
【００３３】
活性領域１ａの平面形状は略長方形であり、活性領域１ａ上にはゲート絶縁膜４を介してゲート電極５が形成されている。ゲート電極５は、活性領域１ａの長さ方向に交差する方向に延在するワード線ＷＬの一部を構成する。また、ゲート電極５は、活性領域１ａ上で間隔をおいてほぼ平行に２本形成されている。ゲート電極５の側面には側壁絶縁膜６が形成されている。
【００３４】
各々の活性領域１ａの表層において、２つのゲート電極５の両側にはＬＤＤ構造の第１〜第３のｎ型不純物拡散領域７ａ，７ｂ，７ｃが形成されている。また、第１〜第３のｎ型不純物拡散領域７ａ，７ｂ，７ｃのうちゲート電極５及び側壁絶縁膜６に覆われない領域の表面にはシリサイド層（不図示）が形成されている。
【００３５】
活性領域１ａの中央に位置する第２のｎ型不純物拡散領域７ｂは後述するビット線に電気的に接続され、また、活性領域１ａの両側に位置する第１、第３のｎ型不純物拡散領域７ａ，７ｃは後述するキャパシタに電気的に接続される。
【００３６】
各活性領域１ａにおいて、第１及び第２のｎ型不純物拡散領域７ａ，７ｂと一方のゲート電極５は第１のｎＭＯＳトランジスタＴ１を構成し、第２及び第３のｎ型不純物拡散領域７ｂ，７ｃと他方のゲート電極５は第２のｎＭＯＳトランジスタＴ２を構成する。
【００３７】
第１及び第２のｎＭＯＳトランジスタＴ１，Ｔ２と素子分離絶縁膜２の上には絶縁性のカバー膜８が形成されている。このカバー膜８として、例えばプラズマＣＶＤ法により酸窒化シリコン（SiON）膜が形成される。さらに、カバー膜８の上には第１層間絶縁膜９が形成されている。第１層間絶縁膜９として、例えばＴＥＯＳガスを用いるプラズマＣＶＤ法により形成される酸化シリコン（SiO２）膜が形成される。
【００３８】
第１層間絶縁膜９の上面は、化学機械研磨（ＣＭＰ；Chemical Mechanical Polishing)により平坦化されている。
【００３９】
活性領域１ａの長手方向の前と後の素子分離絶縁膜２の上方では、強誘電体キャパシタ１０が第１層間絶縁膜９上に形成されている。強誘電体キャパシタ１０は、下部電極１０ａと強誘電体膜１０ｂと上部電極１０ｃから構成されている。下部電極１０ａはプレートラインと呼ばれて、図３に示すように、ワード線ＷＬにほぼ平行に延在して形成されている。また、強誘電体膜１０ｂは、下部電極１０ａの上にストライプ状に形成されている。さらに、上部電極１０ｃは、強誘電体膜１０ｂ上でプレートライン１０ａの長さ方向に間隔をおいて複数形成されている。
【００４０】
また、第１層間絶縁膜９の上のメモリセル領域の四隅には、実動作セルの強誘電体キャパシタ１０と同じ層構造のダミーキャパシタ１０Ｄが形成されている。強誘電体キャパシタ１０とダミーキャパシタ１０Ｄは同時に形成される。
【００４１】
下部電極１０ａは、例えば１０〜３０ｎｍのチタン（Ti）膜と１００〜３００ｎｍのプラチナ（Pt）膜の二層構造を有する。また、強誘電体膜１０ｂは、厚さ１００〜３００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ；Pb(Zr１−ｘTiｘ)O３）膜からなる。そのような強誘電体膜１０ｂは、成長後に、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ（Rapid Thermal Annealing）により結晶化される。なお、強誘電体膜１０ｂとして、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi２Ta２O９（ＳＢＴ、Ｙ１）、SrBi２(Ta，Nb)２O９（ＳＢＴＮ、ＹＺ）等のBi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。さらに、上部電極１０ｃは、例えば、１００〜３００ｎｍの厚さの酸化イリジウム（IrO２）膜から構成される。
【００４２】
キャパシタ１０のうち上部電極１０ｃと強誘電体膜１０ｂは、別々なマスク又は同じマスクを使ってパターニングされており、それらの上には第１キャパシタ保護絶縁膜１１が形成されている。また、下部電極１０ａのパターニング後には、第１キャパシタ保護絶縁膜１１、下部電極１０ａ及び第１層間絶縁膜９の上に第２キャパシタ保護絶縁膜１２が形成される。第１及び第２キャパシタ保護絶縁膜１１，１２は、それぞれ還元防止機能を有するアルミナ、ＰＺＴなどの絶縁材料から構成される。
【００４３】
さらに、第２キャパシタ保護絶縁膜１２上には第２層間絶縁膜１３が形成されている。例えば、第２の層間絶縁膜１３として、ＴＥＯＳを用いてＣＶＤ法により酸化シリコン膜を形成する。第２の層間層間絶縁膜１３の上面はＣＭＰ法により平坦化されている。
【００４４】
第１，第２層間絶縁膜９，１３と第２キャパシタ保護絶縁膜１２とカバー膜８のうち、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃの上にはそれぞれ第１〜第３のコンタクトホール１４ａ〜１４ｃが形成され、それらのコンタクトホール１４ａ〜１４ｃの中には、それぞれ第１〜第３の導電性プラグ１５ａ〜１５ｃが形成されている。また、第２層間絶縁膜１３及びキャパシタ保護絶縁膜１１，１２のうちキャパシタ１０の上部電極１０ｃの上には上部電極用コンタクトホール１３ａが形成され、また、ダミーキャパシタ１０Ｄの上部電極１０ｃの上にも上部電極用コンタクトホール１３ｂが形成されている。
【００４５】
第１〜第３の導電性プラグ１５ａ〜１５ｃは、グルー膜とタングステン膜を有している。タングステン膜の下地となるグルー膜は、厚さ２０ｎｍ程度のチタン（Ti）膜と厚さ５０ｎｍ程度のTiN（窒化チタン）膜の二層構造となっている。なお、第２層間絶縁膜１３の上のタングステン膜とグルー膜はＣＭＰ法によって除去されている。
【００４６】
第２層間絶縁膜１３の上には、第１の導電性プラグ１５ａとこれに最も近いキャパシタ１０の上部電極１０ｃを接続するための第１の金属配線１６ａと、第３の導電性プラグ１５ｃとこれに最も近いキャパシタ１０の上部電極１０ｃを接続するための第２の金属配線１６ｃが形成されている。また、第２の導電性プラグ１５ｂの上には、島状の金属パッド１６ｂが形成されている。
【００４７】
第１の金属配線１６ａは、第１の導電性プラグ１５ａの上面から上部電極用コンタクトホール１３ａ内に至る領域に形成される。第２の金属配線１６ｃは、第３の導電性プラグ１５ｃの上面から別の上部電極用コンタクトホール１３ａ内に至る領域に形成される。
【００４８】
また、第２層間絶縁膜１３のうちダミーキャパシタ１０Ｄの上方には上部電極用コンタクトホール１３ｂを通して上部電極１０ｃに接続される孤立した第１のダミー金属パッド１６ｄが形成されている。また、ダミーキャパシタ１０Ｄに最も近い第１又は第３の導電性プラグ１５ａ，１５ｃ上には孤立した第２のダミー金属パッド１６ｅが形成されている。これにより、ダミーキャパシタ１０Ｄは、ＭＯＳトランジスタＴ１，Ｔ２に接続されないので、キャパシタとして動作することはない。
【００４９】
第１、第２の金属配線１６ａ，１６ｃ、金属パッド１６ｂ、ダミー金属パッド１６ｄ，１６ｅは、例えば、それぞれ膜厚１５０ｎｍ程度のTiN膜、膜厚５ｎｍ程度のTi膜、膜厚５００ｎｍ程度のAl-Cu膜、膜厚５０ｎｍ程度のTiN膜及び膜厚２０ｎｍ程度のTi膜からなる５層構造金属膜をパターニングして形成されている。
【００５０】
第１、第２の金属配線１６ａ，１６ｃ、金属パッド１６ｂ、ダミー金属パッド１６ｄ，１６ｅ及び第２層間絶縁膜１３の上には、第３層間絶縁膜１８が形成されている。第３層間絶縁膜１８として、例えばＴＥＯＳを使用してＣＶＤ法により形成されるSiO２膜が形成される。第３層間絶縁膜１８の上面はＣＭＰ法により平坦化されている。
【００５１】
第３層間絶縁膜１８のうち第２のｎ型不純物拡散領域７ｂに繋がる金属パッド１６ｂの上にはビット線コンタクトホール１８ａが形成され、ビット線コンタクトホール１８ａの中にはTiNグルー膜とタングステン膜からなる第４の導電性プラグ１９が埋め込まれている。
【００５２】
第３層間絶縁膜１８上には、第４の導電性プラグ１９の上に接続されてワード線ＷＬに交差する方向に延在するビット線２０が形成されている。従って、ビット線２０は、第４の導電性プラグ１９、金属パッド１６ｂ、第２の導電性プラグ１５ｂを介して第２のｎ型不純物拡散領域７ｂに電気的に接続される。
【００５３】
次に、活性領域１ａ、キャパシタ１０、ダミーキャパシタ１０Ｄ、ワード線ＷＬ、ビット線２０の平面構成について図３を参照して説明する。
【００５４】
図３において、第１層間絶縁膜９上に形成される帯状のプレートライン（下部電極）１０ａは、間隔をおいてほぼ並行に複数形成されている。また、プレートライン１０ａは、ワード線ＷＬの延在方向に並ぶ複数の活性領域１ａの前後に形成されるとともにワード線ＷＬとほぼ平行に延在してプレートラインドライバ２２に電気的に接続されている。プレートライン１０ａの各々の上方にはプレートライン１０ａの長さ方向に複数の上部電極１０ｃが形成されている。さらに、プレートライン１０ａとその上の上部電極１０ｃの間には帯状の強誘電体膜１０ｂが形成されている。
【００５５】
プレートライン１０ａのうち強誘電体膜１０ｂからはみ出した端部の上には、第２層間絶縁膜１３内に形成された下部電極用コンタクトホール１３ｃが形成されている。そして、プレートライン１０ａには、第２層間絶縁膜１３上に形成された下部電極引出配線（不図示）がコンタクトホール１３ｃを通して接続されている。
【００５６】
複数のワード線ＷＬは、それぞれ活性領域１ａと素子分離絶縁膜２の上を通り、ワードラインドライバ２１に電気的に接続されている。
【００５７】
また、第３層間絶縁膜１８上のビット線２０は、ワード線ＷＬに直交する方向に延在し、第２の導電性プラグ１５ｂ、金属パッド１６ｂを介して活性領域１ａの中央の第２の不純物拡散領域７ｂに電気的に接続されるとともに、センスアンプ２３に電気的に接続されている。
【００５８】
活性領域１ａにおいて、２つのワード線ＷＬの両側のｎ型不純物活性領域７ａ〜７ｃの上には、第１〜第３の導電性プラグ１５ａ〜１５ｃが埋め込まれる第１〜第３のコンタクトホール１４ａ〜１４ｃが形成されている。また、メモリセル用のキャパシタ１０の上部電極１０ｃの上には上部電極用コンタクトホール１３ａが形成され、またダミーキャパシタ１０Ｄの上部電極１０ｃの上には上部電極用コンタクトホール１３ｂが形成されている。
【００５９】
ダミーキャパシタ１０Ｄは、複数個のキャパシタが縦横に配置される四角形のメモリセル領域の四隅（４つの角）に各々１つずつ存在するキャパシタが適用される。ダミーキャパシタ１０Ｄの上部電極１０ｃの上には、他のキャパシタ１０と同様に、コンタクトホール１３ｂが形成されている。しかし、ダミーキャパシタ１０Ｄの上部電極１０ｃには、電気的に孤立したダミー金属パッド１６ｄがコンタクトホール１３ｂを通して接続されるだけである。従って、ダミーキャパシタ１０Ｄは、ＭＯＳトランジスタＴ１，Ｔ２から絶縁された状態になっていて、情報を蓄積しない。情報を蓄積するキャパシタ１０は、メモリセル領域内の四隅を除いた範囲内で縦横（マトリクス状）に配置されている。
【００６０】
ダミーキャパシタ１０Ｄをメモリセル領域の四隅に選択的に配置し、その他の最外周には実動作のキャパシタを配置したのは次のような理由による。
【００６１】
まず、図４に示すように平面形状が四角形のメモリセル領域Ａに上記した構造の強誘電体キャパシタを縦横に複数形成し、所定位置のキャパシタの蓄積電荷量Ｑｓｗを測定したところ、図５、図６に示すような結果が得られた。
【００６２】
図５は、メモリセル領域Ａの１つの隅から対角線方向に沿って存在する複数の強誘電体キャパシタａ１〜ａ５，ｃｍの蓄積電荷量（スイッチング電荷量）Ｑｓｗの違いを示している。また、図６は、四角のメモリセル領域Ａの一辺の中央を通るプレートラインの上に存在する複数の強誘電体キャパシタｍ１〜ｍ５，ｃｍの蓄積電荷量Ｑｓｗの違いを示している。
【００６３】
図５、図６から明らかなように、同じ構造を有する強誘電体キャパシタであるにもかかわらず、メモリセル領域Ａの四隅の強誘電体キャパシタａ１が最も劣化が著しいので、四隅のキャパシタをダミーキャパシタとして適用する。ダミーキャパシタ１０Ｄを形成しない場合には、四隅に近い強誘電体キャパシタａ２の劣化が著しくなるので、ダミーキャパシタはメモリセル領域Ａの四隅のそれぞれに形成しておくことが好ましい。
【００６４】
ところで、電気的に孤立したダミー金属パッド１６ｄをダミーキャパシタ１０Ｄの上部電極１０ｃに接続したのは次のような理由による。
【００６５】
ダミーキャパシタ１０Ｄの上部電極１０ｃに上部電極用コンタクトホール１３ｂを通して配線（ダミー金属パッド１６ｄ）を接続した場合としない場合とを比べたところ、図７に示すような結果が得られた。図７によれば、ダミーキャパシタの上部電極に配線を接続した場合には、その周囲の強誘電体キャパシタの蓄積電荷量Ｑｓｗは位置によって殆ど変化しない。これに対して、ダミーキャパシタの上部電極に配線を接続しない場合には実動作の強誘電体キャパシタの蓄積電荷量Ｑｓｗはダミーキャパシタに近いほど小さくなってくる。
【００６６】
これは、ダミーキャパシタ１０Ｄの上に上部電極用コンタクトホール１３ｂを形成しない場合には、実動作の強誘電体キャパシタ１０上に上部電極用コンタクトホール１３ａを形成するために用いるエッチングガスの濃度がダミーキャパシタ１０Ｄの近くで高くなって実動作の強誘電体キャパシタ１０を劣化させるからである、と考えられる。
【００６７】
以上のことから、メモリセル領域の四隅に存在する強誘電体キャパシタをダミーキャパシタとして使用し且つダミーキャパシタに孤立金属パターンを接続することにより、情報蓄積用の強誘電体キャパシタ１０の劣化が防止される。この結果、メモリセルアレイの歩留まりを良くし、実動作キャパシタのリテンション性能を維持しながら、メモリセルアレイの占有面積を最小限にしてＦｅＲＡＭを作成することができる。
【００６８】
（第２の実施の形態）
第１実施形態では、メモリセル領域の縦横に規則的に形成された複数のキャパシタのうち、メモリセル領域の最外周の四隅のキャパシタをダミーキャパシタとして適用し、最外周の他の部分のキャパシタを実動作のキャパシタとして適用している。
【００６９】
本実施形態では、メモリセル領域の最外周うちの四隅から突出させてダミーキャパシタを選択的に配置し、最外周とその内側の領域では全てのキャパシタを実動作としている。
【００７０】
図８は、本発明の第２実施形態のＦｅＲＡＭに係るメモリセル領域を示す平面図である。なお、図８において、素子分離絶縁膜２より上の絶縁膜は省略して描かれている。
【００７１】
図８において、複数のプレートライン１０ａのうち第１番目と最終番目の長さを他のプレートライン１０ａより長く形成し、他のプレートライン１０ａの端から延長させた領域にダミーキャパシタ１０Ｂを形成した構造を有している。
【００７２】
図８のII-II線に沿ったダミーキャパシタ１０Ｂの断面構造は図９のようになっている。また、実動作セルとなるキャパシタ１０、ＭＯＳトランジスタＴ１，Ｔ２、金属配線１６ａ，１６ｃ等の断面構造は、図２の右側に示す構造と同様である。
【００７３】
図８、図９において、第１番目及び最終番目のプレートライン１０ａのコンタクト領域に近い延長領域の上には強誘電体膜１０ｂを介してダミーキャパシタ１０Ｂ用の上部電極１０ｄが形成されている。即ち、プレートライン（下部電極）１０ａと強誘電体膜１０ｂと上部電極１０ｄによってダミーキャパシタ１０Ｂが構成されている。
【００７４】
ダミーキャパシタ１０Ｂは、第１実施形態と同様に、他のキャパシタ１０とともにキャパシタ保護絶縁膜１１，１２と第２層間絶縁膜１３によって覆われている。また、ダミーキャパシタ１０Ｂの前方又は後方のシリコン基板１には、第４のｎ型不純物拡散領域７ｄが形成されている。
【００７５】
また、カバー膜８、第１層間絶縁膜９、キャパシタ保護絶縁膜１１，１２及び第２層間絶縁膜１３のうち第４のｎ型不純物拡散領域７ｄの上には、コンタクトホール１４ｄが形成されている。そのコンタクトホール１４ｄの中には、第１〜第３の導電性プラグ１５ａ〜１５ｃと同じ構造の第５の導電性プラグ１５ｄが形成されている。
【００７６】
キャパシタ保護膜１２及び第２層間絶縁膜１３のうちダミーキャパシタ１０Ｂの上にはキャパシタコンタクトホール１３ｄが形成されている。そして、第２層間絶縁膜１３の上には、第５の導電性プラグ１５ｄの上からキャパシタコンタクトホール１３ｄ内に至る範囲でダミー金属配線１６ｆが形成されている。ダミー金属配線１６ｆは、第１及び第２の金属配線１６ａ，１６ｃと同時に形成される。  第３層間絶縁膜１８の上には、ビット線２０に平行に接地用配線２４が形成され、接地用配線２４は第６の導電性プラグ２５を介してダミー金属配線１６ｆに接続されている。
【００７７】
従って、ダミーキャパシタ１０Ｂはメモリセルとして動作しない。
【００７８】
以上のように、本実施形態では、実動作のキャパシタ１０が縦横に形成されるメモリセル領域の四隅の外側近傍にダミーキャパシタ１０Ｂを形成し、メモリセル領域内では最外周も含めて全て実動作のキャパシタ１０を形成したので、４つのダミーキャパシタ１０Ｂを結ぶ線によって区画される領域より内側に存在する実動作のキャパシタ１０の劣化が防止される。
【００７９】
なお、第１実施形態と同様に、ワード線ＷＬはワードラインドライバに接続され、プレートライン１０ａはプレートラインドライバに接続され、ビット線はセンスアンプに接続されている。これらの接続については、特に断らない限り、以下の実施形態でも同様である。
【００８０】
（第３の実施の形態）
図１０は、本発明の第３実施形態に係るメモリセル領域の平面図である。図１０では、素子分離絶縁膜２より上の絶縁膜は省略して描かれている。
【００８１】
図１０において、プレートライン１０ａのうち第１番目と最終番目の両端は、第２実施形態で説明したと同様に、他のプレートライン１０ａよりも長く形成されている。そして、第１番目と最終番目のプレートライン１０ａの延長領域に形成される第１のダミーキャパシタ１０Ｂは、第２実施形態と同じ構造であって第４のｎ型不純物拡散領域７ｄに金属配線１６ｆを介して電気的に接続されている。
【００８２】
また、第１番目と最終番目のプレートライン１０ａの延長領域とその近傍には、活性領域１ａと反対側にプレート拡張部２７が形成されている。そして、プレート拡張部２７には２つの第２のダミーキャパシタ１０Ｃが形成されている。第２のダミーキャパシタ１０Ｃは、プレートライン１０ａのプレート拡張部２７からなる下部電極と、プレート拡張部２７上に延在する強誘電体膜１０ｂと、強誘電体膜１０ｂ上に形成される上部電極１０ｅから構成される。
【００８３】
以上のような構成によれば、複数のキャパシタ１０が形成されるメモリセル領域の四隅が、それぞれ第１及び第２のダミーキャパシタ１０Ｂ，１０Ｃにより外側の三方から囲まれることになる。従って、メモリセル領域内に形成される複数の実動作のキャパシタ１０の特性の劣化が第１及び第２のダミーキャパシタ１０Ｂ，１０Ｃにより防止される。
【００８４】
ところで、メモリセル領域の四隅をそれぞれ三方からダミーキャパシタ１０Ｂ，１０Ｃで囲んでもメモリセル領域内のキャパシタ１０の蓄積電荷量Ｑｓｗの劣化が十分に防止されない場合がある。即ち、メモリセル領域Ａの最外周では、プレートライン１０ａの一部が露出して触媒として作用するので、メモリセル領域の強誘電体キャパシタは中央よりも周縁近傍が還元性ガスにより劣化され易い。
【００８５】
この場合には、図１０のIII-III線断面図である図１１に示すように、複数のプレートライン１０ａのうち第１番目と最終番目に形成される複数のキャパシタを全てダミーキャパシタ１０Ｅとして使用するとともに、複数のビット線２０のうちの第１番目と最終番目に電気的に接続される複数のキャパシタを全てダミーキャパシタとして使用してもよい。このような場合には、第１番目と最終番目のプレートライン１０ａはプレートラインドライバ２２に接続せずにホール１３ｃを通して接地配線１６ｈに接続するとともに、第１番目と最終番目のビット線２０をセンスアンプ２３に接続させずに接地させる。
【００８６】
これにより、メモリセル領域の最外周に沿ってダミーキャパシタ１０Ｅが一列に枠状に配置され、さらに、枠状のダミーキャパシタ１０Ｅの四隅のそれぞれを外側の三方から囲むというように、実動作キャパシタ１０が特に劣化しやすい四隅領域の近傍に二重にダミーキャパシタ１０Ｂ，１０Ｅが形成される。従って、メモリセル領域内の実動作のキャパシタ１０の特性劣化がより確実に防止される。即ち、ダミーキャパシタの配列を、四隅部分が２個、それ以外の最外周が１個というように、数又は面積を変化させることにより実動作キャパシタの強誘電体膜の劣化に対する耐性を高める構造を採用してもよい。これにより、実動作キャパシタを周囲から保護してその劣化を抑制し、かつダミーキャパシタ領域の面積の増加を最小限に抑えることができる。
【００８７】
なお、メモリセル領域の四隅に選択的にダミーキャパシタを形成し、さらにダミーキャパシタにより囲まれる領域の内側の最外周にダミーキャパシタを配置することは、第２実施形態において採用してもよい。
【００８８】
（第４の実施の形態）
図１２は、本発明の第４実施形態に係るメモリセル領域の平面図である。図１２においては、素子分離絶縁膜２より上の絶縁膜は省略されて描かれている。
【００８９】
図１２に示すメモリセル領域は、シリコン基板１に間隔をおいて縦横に形成された複数の活性領域１ａと、素子分離絶縁膜２及び活性領域１ａ上を通るワード線ＷＬと、第１層間絶縁膜９の上であって活性領域１ａの前方及び後方の上方に形成されるプレートライン（下部電極）１０ａと、プレートライン１０ａの上で間隔をおいて複数形成される上部電極１０ｃと、プレートライン１０ａと上部電極１０ｃの間に形成される強誘電体膜１０ｂとを有している。活性領域１ａとその周辺の断面構造は図２の右側に示したと同じような構成を有している。
【００９０】
この場合、第１実施形態に示した構造と異なり、全てのプレートライン１０ａの上に形成された複数の上部電極１０ｃは実動作のキャパシタ１０を構成している。
【００９１】
図１２では、メモリセル領域の四隅のそれぞれ、即ち複数のプレートライン１０ａのうち第１番目と最終番目の両端のそれぞれを外側の三方から囲む領域にＬ字状の平面形状を有するダミーキャパシタ２６が形成されている。ダミーキャパシタ２６は、平面形状がＬ字状の下部電極２６ａ、強誘電体膜２６ｂ及び上部電極２６ｃから構成されている。
【００９２】
ダミーキャパシタ２６の下部電極２６ａはプレートライン１０ａと同じ層構造を有し、強誘電体膜２６ｂはプレートライン１０ａ上の強誘電体膜１０ｂと同じ材料からなり、さらにダミー上部電極２６ｃはプレートライン１０ａ上の上部電極と同じ層構造を有している。
【００９３】
ダミーキャパシタ２６は、メモリセルのキャパシタ１０と同様に第２層間絶縁膜１３により覆われている。そして、第２層間絶縁膜１３のうち上部電極２６ｃの上には複数のホール２８が形成されており、ホール２８の中とその周辺の上にはダミー金属パッド２９が形成されている。
【００９４】
ダミーキャパシタ２６は、実動作のキャパシタ１０に比べて、同じかそれ以上のサイズにしてもよい。それにともない、ダミーキャパシタ２６のダミー上部電極２６ｃの上のホール２８のサイズも、実動作のキャパシタ１０上のホール１３ａと同じかそれ以上のサイズにしてもよい。
【００９５】
以上のような構成によれば、複数の実動作のキャパシタ１０が形成されるメモリセル領域の四隅のそれぞれは、外側の複数のダミーキャパシタ２６により三方から囲まれることになる。従って、第１実施形態に示したと同様に、メモリセル領域内に形成される複数のメモリセル用のキャパシタ１０の蓄積電荷量Ｑｓｗの低下がダミーキャパシタ２６により防止される。
【００９６】
ところで、メモリセル領域の四隅を局所的に三方からダミーキャパシタ２６で囲んだだけでは、実動作のキャパシタ１０の特性劣化の防止に十分対応できないことがある。この対策として、図１３の断面に示すように、複数のプレートライン１０ａのうち第１番目と最終番目に形成される複数のキャパシタを全てダミーキャパシタ１０Ｆとして使用するとともに、複数のビット線２０のうちの第１番目と最終番目に電気的に接続される複数のキャパシタを全てダミーキャパシタ１０Ｆとして使用してもよい。このような場合には、第１番目と最終番目のプレートライン１０ａはプレートラインドライバ２２に接続せずにホール１３ｃを通して接地配線１６ｈに接続するとともに、第１番目と最終番目のビット線２０をセンスアンプ２３に接続させずに接地させる。なお、図１３は、図１２のIV-IV線断面図である。
【００９７】
これにより、メモリセル領域内の最も外側に複数のダミーキャパシタ１０Ｆが枠状に配置され、さらに枠状のダミーキャパシタ１０Ｆを外側の三方から囲むようにダミーキャパシタ２６が形成されることになるので、メモリセル領域の四隅では二重にダミーキャパシタ１０Ｆ，２６が配置されることになる。これにより、メモリセル用のキャパシタ１０の劣化がより確実に防止される。
【００９８】
ところで、図１２に示したダミーキャパシタ２６は、略四角形のメモリセル領域の四隅の外側にダミーキャパシタを形成しているが、図１４に示すように、メモリセル領域の周りに複数のダミーキャパシタ３１を枠状に配置してもよいし、図１５に示すように、メモリセル領域内の空き領域とメモリセル領域の外側に複数のダミーキャパシタ３５を敷き詰めてもよい。
【００９９】
図１４に示したダミーキャパシタ３１は、枠状にそれぞれ形成した下部電極３１ａ、強誘電体膜３１ｂ、上部電極３１ｃを順に形成した構造を有している。そして、ダミーキャパシタ３１の上に形成された第２層間絶縁膜１３のうち上部電極３１ｃの上には複数のホール３３が形成されており、ホール３３の中とその周辺の上にはダミー金属パッド３４が形成されている。このダミーキャパシタ３１は、実動作のキャパシタ１０に比べて、面積が大きく、上部電極３１ｃの面積を実動作のキャパシタ１０に比べて同じかそれ以上のサイズにすることもできる。それと同様に、ダミーキャパシタ３１の上部電極３１ｃ上のホール３３も、実動作のキャパシタ１０の上のホール１３ａと同じかそれ以上のサイズにすることも可能である。
【０１００】
なお、ダミーキャパシタ２６，３１は、実動作のキャパシタ１０に間隔をおいて連続して形成されるが動作しないので、その大きさは自由に設定される。
【０１０１】
図１５に示したダミーキャパシタ３５は、メモリセル領域の周囲に敷き詰められた多数の島状の下部電極３５ａと強誘電体膜３５ｂと上部電極３５ｃから構成されている。そして、ダミーキャパシタ３５を覆う第２層間絶縁膜１３のうち上部電極３５ｃの上にはホール３６が形成されており、ホール３６の中とその周辺の上にはダミー金属パッド３７が形成されている。
【０１０２】
なお、図１４、図１５においても、第１番目と最終番目のプレートライン１０ａの上のキャパシタと第１番目と最終番目のビット線２０に接続されるキャパシタとを、全てダミーキャパシタ１０Ｆとして使用してもよい。この場合の１番目のプレートライン１０ａに沿った断面は図１３に示したと同様になる。
【０１０３】
なお、図１２、図１４及び図１５に示したダミーキャパシタ２６，３１，３５が周辺回路領域にまで形成される場合においては、ＣＭＯＳ（不図示）に接続される導電性プラグに重ならない領域に配置して導電性プラグ間の短絡を防止する必要がある。また、ダミーキャパシタ２６，３１，３５が周辺回路領域に形成される場合においては、一層目配線と重複しない領域に配置する必要がある。これにより、ダミーキャパシタ２６，３１，３５によりメモリセル領域と周辺回路領域で段差を小さくすることができるし、キャパシタ上の層間絶縁膜の容積を低減できるために、成膜時の還元雰囲気からキャパシタの強誘電体膜の劣化を抑制できる。
【０１０４】
ところで、ダミーキャパシタをメモリセル領域の最外周の四隅の周りで４個、四隅以外の最外周で２個というように配置してダミーキャパシタ面積を小さくすることも有効である。この場合には、実動作キャパシタの下部電極とダミーキャパシタの下部電極及び強誘電体膜を一体に共通して形成し、実動作キャパシタの上部電極とダミーキャパシタの上部電極を個々に分離させ、ダミーキャパシタの上部電極の上でダミー配線に接続する構造を採用する方が、有効である。即ち、実動作キャパシタはダミーキャパシタに近い方が特性劣化防止に有効である。
【０１０５】
（第５の実施の形態）
上記した実施形態では、プレーナ型キャパシタを有するＦｅＲＡＭについて説明したが、本実施形態ではスタック型キャパシタを有するＦｅＲＡＭについて説明する。
【０１０６】
図１６は、本発明の第５実施形態の半導体装置に係るメモリセル領域の１つの活性領域とその周辺を示す平面図、図１７は、本発明の第５実施形態の半導体装置に係るメモリセル領域の一部を示す断面図、図１８は、本発明の第５実施形態の半導体装置のメモリセル領域を示す平面図である。なお、図１６において素子分離絶縁膜より上の絶縁膜は省略して描かれ、Ｖ−Ｖ線断面は図１７である。
【０１０７】
図１７に示すように、ｎ型又はｐ型のシリコン（半導体）基板５１の活性領域（トランジスタ形成領域）の周囲にはＳＴＩ構造の素子分離絶縁膜５２が形成される。なお、素子分離絶縁膜５２は、ＬＯＣＯＳ法により形成されることもある。トランジスタ形成領域にはｐウェル５１ａが形成され、ｐウェル５１ａの表面にはゲート絶縁膜５３としてシリコン酸化膜が形成されている。
【０１０８】
１つのｐウェル５１ａ上には２つのゲート電極５４が並列に形成され、それらのゲート電極５４は素子分離絶縁膜５２上を通るワード線ＷＬの一部を構成している。
【０１０９】
ｐウェル５１ａのうちゲート電極５４の両側にはソース／ドレインとなるＬＤＤ構造の第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃが形成されている。１つのトランジスタ形成領域における２つのゲート電極５４の間の第２のｎ型不純物拡散領域５５ｂはビット線に電気的に接続され、トランジスタ形成領域の両端側の第１、第３のｎ型不純物拡散領域５５ａ，５５ｃはキャパシタの下部電極に電気的に接続される。
【０１１０】
なお、ゲート電極５４の側壁には絶縁性のサイドウォールスペーサ５６が形成されている。
【０１１１】
ゲート電極５４とＬＤＤ構造のｎ型不純物拡散層５５ａ〜５５ｃはＭＯＳトランジスタＴ１，Ｔ２を構成している。
【０１１２】
ＭＯＳトランジスタＴ１，Ｔ２はカバー絶縁膜５８により覆われている。カバー絶縁膜５８として、例えば約２００ｎｍの厚さの酸窒化シリコン（SiON）膜がプラズマＣＶＤ法により形成される。さらに、カバー絶縁膜５８の上には、第１層間絶縁膜５９としてＴＥＯＳガスを用いるプラズマＣＶＤ法により酸化シリコン（SiO２）膜が形成されている。さらに、第１層間絶縁膜５９の表面はＣＭＰ法により平坦化されている。
【０１１３】
カバー絶縁膜５８と第１層間絶縁膜５９のうち第１及び第３の不純物拡散領域５５ａ，５５ｃの上にはそれぞれ第１、第２のコンタクトホール５９ａ，５９ｂが形成されている。第１、第２のコンタクトホール５９ａ，５９ｂ内面にはそれぞれ第１、第２の導電性プラグ６０ａ，６０ｂが形成されている。第１、第２の導電性プラグ６０ａ，６０ｂは、例えば、チタン（Ti）膜と窒化チタン（TiN）膜とタングステン（Ｗ）膜を順に形成した構造を有している。Ti膜、TiN膜及びＷ膜は、第１層間絶縁膜５９の上面からＣＭＰ法により除去されている。
【０１１４】
第１層間絶縁膜５９の上には、第１の導電性プラグ６０ａと第２の導電性プラグ６０ｂにそれぞれ接続されるスタック型のキャパシタ６１が形成されている。キャパシタ６１は、第１層間絶縁膜５９の上に順に形成された下部電極６１ａ、強誘電体膜６１ｂ及び上部電極６１ｃから構成される。
【０１１５】
下部電極６１ａは、例えばイリジウム（Ir）膜、酸化イリジウム膜（IrOｘ）膜及びプラチナ（Pt）膜の多層構造から構成されている。また。強誘電体膜６１ｂは、第１実施形態と同様にＰＺＴ系材料、Bi層状構造化合物材料などから構成される。さらに、上部電極６１ｃは、IrOｘ膜から構成されている。
【０１１６】
なお、強誘電体膜６１ｂは、成長直後に酸素雰囲気中でのアニールにより結晶化されている。また、キャパシタ６１の形成のためのエッチングによりダメージを受けた強誘電体膜は、アニールによってを元の状態に回復される。
【０１１７】
キャパシタ６１は、アルミナ、ＰＺＴなどからなる絶縁性のキャパシタ保護膜６２に覆われている。また、キャパシタ保護膜６２の上には、表面がＣＭＰにより平坦化された第２層間絶縁膜６３が形成されている。
【０１１８】
第２層間絶縁膜６３、キャパシタ保護膜６２のうち第２のｎ型不純物領域５５ｂの上には第３のコンタクトホール６３ａが形成され、第３のコンタクトホール６３ａ内には第３の導電性プラグ６４が形成されている。第３の導電性プラグ６４はTi膜、TiN膜及びＷ膜の三層構造を有している。
【０１１９】
第２層間絶縁膜６３及びキャパシタ保護膜６２のうちキャパシタ６１の上部電極６１ｃ上にはホール６３ｂが形成されている。そして、上部電極６１ｃは、第２層間絶縁膜６３の上に形成されるプレート配線６５ａにホール６３ｂを通して接続されている。プレート配線６５ａは、ワード線（ゲート電極）ＷＬと同じ方向に延在される。また、第３の導電性プラグ６４上には、プレート配線６５ａと同じ層構造の導電性パッド６５ｂが形成されている。
【０１２０】
プレート配線６５ａ及び導電性パッド６５ｂ及び第２層間絶縁膜６３の上には、第３層間絶縁膜６６が形成されている。なお、第２及び第３層間絶縁膜６３，６６として例えばＴＥＯＳを用いてＣＶＤ法によりSiO２膜が形成される。
【０１２１】
第３層間絶縁膜６６のうち導電性パッド６５ｂの上には、第４の導電性プラグ６７が埋め込まれる第４のコンタクトホール６６ａが形成されている。第４の導電性プラグ６７はTi膜とＷ膜の二層構造から構成されている。さらに、第４の導電性プラグ６７は、第３層間絶縁膜６６上でプレート配線６５ａに交差する方向に延在するビット線６８に接続される。なお、プレート配線６５ａ、ビット線６８は、それぞれ、例えば、膜厚６０ｎｍのTi、膜厚３０ｎｍのTiN、膜厚４００ｎｍのAl-Cu、膜厚５ｎｍのTi、及び膜７０ｎｍのTiNを順に形成した多層金属構造を有している。
【０１２２】
半導体装置のメモリセルの一部の平面構成は図１６のようになり、ＭＯＳトランジスタＴ１，Ｔ２とキャパシタ６１はメモリセル領域内で規則的に間隔をおいて複数形成されている。ただし、図１６では素子分離絶縁膜５２より上方の各種絶縁膜は省略して描かれている。
【０１２３】
メモリセル領域におけるワード線ＷＬはワードラインドライバ２１に電気的に接続され、プレート配線６５ａはプレートラインドラバ２２に電気的に接続され、ビット線６８はセンスアンプ２３に電気的に接続されている。
【０１２４】
また、メモリセル領域におけるキャパシタ６１とコンタクトホール５９ａ，５９ｂ，６３ａとプレート配線６５ａとビット線６８の配置関係は図１８に示すようになる。そして、メモリセル領域の四隅の外側には、ＭＯＳトランジスタＴ１，Ｔ２に接続されずに電気的に孤立したダミーキャパシタ６９が１つ又は複数個形成されている。なお、図１８においては、メモリセル領域の四隅の外側には３つのダミーキャパシタ６９が形成されている。ダミーキャパシタ６９は、メモリセルのキャパシタ６１と同じ構造を有し、その上にはコンタクトホール７０を介してダミー金属パッド７１が接続されている。ダミー金属パッド７１は、第２層間絶縁膜６３の上に形成されていて、プレート配線６５ａと同じ層構造を有している。
【０１２５】
図１８では、プレート配線６５ａにコンタクトホール７０ａを通して接続されるダミーキャパシタ６９も形成されているが、そのダミーキャパシタ６９の下方には孤立したｎ型不純物拡散領域（不図示）が形成され、ｎ型不純物拡散領域とダミーキャパシタ６９の下部電極（不図示）は導電性プラグ（不図示）を介して電気的に接続されている。そのダミーキャパシタ６９は、ＭＯＳトランジスタＴ１，Ｔ２に接続されない。従って、プレート配線６５ａの下のダミーキャパシタ６９には情報が蓄積されない。
【０１２６】
ところで、スタック型キャパシタ６１を有するメモリセル領域においても、図１８のVI-VI線断面図である図１９に示すように、複数のプレート配線６５ａと複数のビット線６８のそれぞれの第１番目と最終番目を接地することにより、メモリセル領域内で最外周にあるキャパシタをダミーキャパシタ６１Ｄとして使用してもよい。
【０１２７】
これにより、メモリセル領域内においてメモリセルを構成するキャパシタ６１は、ダミーキャパシタ６１Ｄ、６９によって囲まれて保護されることになって第１実施形態と同様に、蓄積電荷量が低下しにくくなる。特に、メモリセル領域の四隅の近傍のキャパシタ６１の特性は改善される。
【０１２８】
なお、スタック型のダミーキャパシタ６９も、第１〜第４の実施形態と同様に枠状にしたり、Ｌ字状にしたり、孤立パターンとして多数敷き詰めるように配置してもよい。
【０１２９】
上記した第１〜第５実施形態では、メモリセル領域に形成される複数のキャパシタのうちメモリセル領域の四隅にそれぞれ選択的にダミーキャパシタを形成している。また、メモリセル領域の中央から外側に見てメモリセル領域の四隅又は四隅の近傍には、それ以外の最外周よりも多く又は広くダミーキャパシタが形成される。または、メモリセル領域の最外周に沿って形成されるダミーキャパシタは、四隅以外の部分に比べて四隅で多く又は広く又は高密度に配置されている。又は、メモリセル領域を外から囲む位置にダミーキャパシタが設けられている。なお、上記した実施形態において接地電位の代わりに固定電位としてもよい。
【０１３０】
（第６の実施の形態）
上記した第１〜第５実施形態では、メモリセル領域の四隅の内側と外側の少なくとも一方にダミーキャパシタを形成し、又は、そのダミーキャパシタからメモリセル領域の外側にむけてダミーキャパシタの個数を増やし又は面積を拡張し、これにより実動作のキャパシタの特性を安定にしている。
【０１３１】
これに対して、本実施形態から第１０実施形態では、ダミーキャパシタを使用しないで、メモリセル領域内の実動作の複数のキャパシタの特性を安定にすることについて説明する。
【０１３２】
図２０、図２１は、本発明の第６実施形態に係る半導体装置のメモリセルの製造工程を示す断面図、図２２は、本発明の第６実施形態に係る半導体装置のメモリセル領域のキャパシタを示す平面図である。図２０、図２１は、図２２のVII-VII線から見た断面図である。なお、図２０、図２１及び図２２において、第１〜第４実施形態と同じ符号は同じ要素を示している。
【０１３３】
まず、図２０(a)に示す構造を形成するまでの工程を説明する。
【０１３４】
第１実施形態で説明したように、シリコン基板１の表層にＬＯＣＯＳ法により素子分離絶縁膜２を形成する。素子分離絶縁膜２は、シリコン基板１の表面で縦横に配置される複数の活性領域１ａを囲む位置に形成されている。活性領域１ａは、複数のプレートライン形成領域の間に形成され、各プレートライン形成領域に沿って間隔をおいて複数配置されている。
【０１３５】
続いて、シリコン基板１の活性領域１ａの表面を酸化してゲート絶縁膜４を形成する。
【０１３６】
次に、素子分離絶縁膜２及びゲート絶縁膜４の上に非晶質又は多結晶のシリコン膜を形成し、さらに、シリコン膜上にタングステンシリサイド膜を形成する。そして、シリコン膜及びタングステンシリコン膜をパターニングして活性領域１ａの上方にゲート電極５を形成する。ゲート電極５は、活性領域１ａ上で間隔をおいてほぼ平行に２本形成されている。ゲート電極５は、素子分離絶縁膜２上を通るワード線ＷＬの一部を構成する。
【０１３７】
さらに、活性領域１ａ内のうちゲート電極５の両側にｎ型不純物をイオン注入して、ｎ型ＭＯＳトランジスタＴ１，Ｔ２ソース／ドレインとなる第１〜第３のｎ型不純物拡散領域７ａ，７ｂ，７ｃを形成する。各活性領域１ａにおいて、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃは、ワード線ＷＬと交差する方向、即ち前後方向に１列に並んでいる。活性領域１ａの中央に位置する第２のｎ型不純物拡散領域７ｂはビット線に電気的に接続され、また、活性領域１ａの両端側に位置する第１、第３のｎ型不純物拡散領域７ａ、７ｃは後述するキャパシタの上部電極に電気的に接続される。
【０１３８】
その後に、シリコン基板１、素子分離絶縁膜２及びゲート電極５の上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、側壁絶縁膜６として残す。
【０１３９】
続いて、ゲート電極５及び側壁絶縁膜６をマスクに使用して、活性領域１ａに再びｎ型不純物イオンを注入することによりｎ型不純物拡散領域７ａ〜７ｃをＬＤＤ構造にする。
【０１４０】
これにより、第１及び第２のｎ型不純物拡散領域７ａ，７ｂと一方のゲート電極５を有する第１のｎＭＯＳトランジスタＴ１と、第２及び第３のｎ型不純物拡散領域７ｂ，７ｃと他方のゲート電極５を有する第２のｎＭＯＳトランジスタＴ２が形成される。
【０１４１】
この後に、ｎＭＯＳトランジスタＴ１，Ｔ２を覆う絶縁性のカバー膜８をシリコン基板１上にＣＶＤ法により形成する。カバー膜８として例えば酸窒化シリコン（SiON）膜を形成する。
【０１４２】
次に、ＴＥＯＳを用いるＣＶＤ法により酸化シリコン膜をカバー膜８の上に約１．０μｍの厚さに形成し、この酸化シリコン膜を第１層間絶縁膜９として使用する。
【０１４３】
続いて、第１層間絶縁膜９の緻密化処理として、常圧の窒素雰囲気中で第１層間絶縁膜９を約７００℃の温度で３０分間熱処理する。その後に、第１層間絶縁膜９の上面をＣＭＰ法により平坦化する。
【０１４４】
さらに、第１層間絶縁膜９上に、第１の導電膜７２として厚さ１０〜３０ｎｍのチタン（Ti）膜と厚さ１００〜３００ｎｍのプラチナ（Pt）膜をスパッタ法により順に形成する。
【０１４５】
続いて、強誘電体膜７３として厚さ１００〜３００ｎｍのＰＺＴ膜をＲＦスパッタ法により第１の導電膜７２上に形成する。強誘電体層７３の形成方法は、その他に、ＭＯＤ（metal organic deposition）法、ＭＯＣＶＤ（有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体膜７３の材料としては、ＰＺＴ以外に、第１実施形態に示したＰＺＴ系材料、又はBi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【０１４６】
さらに、強誘電体膜７３を構成するＰＺＴ膜の結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ（Rapid Thermal Annealing）を行う。
【０１４７】
続いて、強誘電体膜７３の上に第２の導電膜７４として酸化イリジウム（IrO２）膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。
【０１４８】
次に、図２０(b)に示すように、第２の導電膜７４をパターニングすることにより、各プレートライン形成領域内で、第２の導電膜７４からなる複数の第１の上部電極７４ａと複数の第２の上部電極７４ｂを形成する。第２の上部電極７４ｂの平面形状の面積は、第１の上部電極７４ａの平面形状の面積より大きい。なお、第１の上部電極７４ａは１．７μｍ×１．０μｍの平面形状となっている。また、第２の上部電極７４ｂは２．１μｍ×１．０μｍの平面形状となっている。
【０１４９】
各活性領域１ａの前方と後方の素子分離絶縁膜２の上方には、第１の上部電極７４ａと第２の上部電極７４ｂのいずれかが配置されている。即ち、第１のｎ型不純物拡散領域７ａは第１の上部電極７４ａと第２の上部電極７４ｂのいずれかに隣接し、第３のｎ型不純物拡散領域７ｃは第１の上部電極７４ａと第２の上部電極７４ｂのいずれかに隣接している。
【０１５０】
続いて、強誘電体膜７３をパターニングしてプレートライン形成領域に残し、これをキャパシタの誘電体膜とする。この後に、エッチングによりダメージを受けた強誘電体膜７３の膜質を回復させるために、酸素雰囲気中で強誘電体膜７３をアニールする。
【０１５１】
その後に、第１の導電膜７２をパターニングすることにより、第１の導電膜７２よりなる第１のプレートライン７２ａと第２のプレートライン７２ｂを形成する。第１及び第２のプレートライン７２ａ，７２ｂは、それぞれキャパシタの下部電極として機能する。
【０１５２】
第１のプレートライン７２ａと第２のプレートライン７２ｂは、図２２に示すように、各活性領域１ａの前方と後方にある素子分離絶縁膜２の上方であって、ワード線ＷＬと同じ方向に伸びてストライプ状に形成されている。第１及び第２のプレートライン７２ａ，７２ｂは、上記した実施形態と同様に、周辺回路領域のプレートラインドライバに接続される。また、ワード線ＷＬは周辺回路領域のワードラインドライバに接続される。
【０１５３】
第１のプレートライン７２ａは、複数のプレートラインのうち第１番目と最終番目以外のプレートラインである。第１のプレートライン７２ａは、ワード線ＷＬに直交する方向の幅が両端部で局部的に広い略Ｈ字の平面形状を有し、両端部での幅は第２の上部電極７４ｂとほぼ同じ約２．１μｍであり、それよりも内側での幅は第１の上部電極７４ａとほぼ同じ約１．７μｍとなっている。また、第１のプレートライン７２ａの両端部のそれぞれの上には、第２の上部電極７４ｂが強誘電体膜７３を介して形成されている。また、第１のプレートライン７２ａのうち第２の上部電極７４ｂの間の領域の強誘電体膜７３上には、間隔をおいて複数の第１の上部電極７４ａがプレートラインの延在方向に一列に形成されている。
【０１５４】
第２のプレートライン７２ｂは、メモリセル領域に間隔をおいて形成される複数のプレートラインのうち、第１番目と最終番目のプレートラインである。第２のプレートライン７２ｂのうちワード線ＷＬに直交する方向の幅は２．１μｍであり、全体でほぼ同じ幅を有している。また、第２のプレートライン７２ｂの上において、強誘電体膜７３の上には、第２のプレートライン７２ｂとほぼ同じ幅を有する第２の上部電極７４ｂが間隔をおいてプレートライン延在方向に一列に複数形成されている。
【０１５５】
なお、図２２では、第１のプレートライン７２ａが間隔をおいて４つ例示されているが、それ以上の数でもよい。
【０１５６】
以上のような工程で形成された第１の上部電極７４ａとその直下の強誘電体膜７３及び第１のプレートライン７２ａとにより第１のキャパシタＱ１が構成される。また、第２の上部電極７４ｂとその直下の強誘電体膜７３と第１又は第２のプレートライン７２ａ，７２ｂとにより第２のキャパシタＱ２が構成される。
【０１５７】
なお、第１の導電膜７２、強誘電体７３及び第２の導電膜７４のパターニングは、それらの膜を異なるレジストパターン（不図示）によって覆いながら、例えば誘導結合型プラズマエッチング装置を用いて行われる。それらのエッチングに使用されるガスは、塩素（Cl２）とアルゴン（Ar）の混合ガスである。
【０１５８】
次に、図２１(a)に示す構造を形成するまでの工程を説明する。
【０１５９】
まず、キャパシタＱ１，Ｑ２を覆うキャパシタ保護絶縁膜１２を第１層間絶縁膜９の上に５０ｎｍの厚さに形成する。キャパシタ保護絶縁膜１２として、アルミナ、ＰＺＴのような酸素防御機能を有する材料からなる膜が形成される。
【０１６０】
続いて、キャパシタ保護絶縁膜１２上に第２層間絶縁膜１３としてSiO２膜を形成する。SiO２膜は、ＴＥＯＳをソースガスに用いるＣＶＤ法により形成される。その後に、第２層間絶縁膜１３の上面をＣＭＰ法により平坦化する。その平坦化は、キャパシタＱ１，Ｑ２の上で第２層間絶縁膜１３の厚さが約３００ｎｍとなるような条件とする。
【０１６１】
続いて、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃのそれぞれの上に第１〜第３のコンタクトホール１４ａ〜１４ｃを形成した後に、第１〜第３のコンタクトホール１４ａ〜１４ｃ内および第２層間絶縁膜１３上に、グルー膜として厚さ２０ｎｍのチタン（Ti）膜と厚さ５０ｎｍの窒化チタン（TiN）膜をスパッタ法により順に形成する。さらに、第１〜第３のコンタクトホール１４ａ〜１４ｃを完全に埋め込む厚さのタングステン（Ｗ）膜をＣＶＤ法によりグルー膜上に成長する。さらに、タングステン膜及びグルー膜をＣＭＰ法により研磨して第２層間絶縁膜１３の上面上から除去する。これにより、第１〜第３のコンタクトホール１４ａ〜１４ｃ内に残されたタングステン膜及びグルー膜を、それぞれ第１〜第３の導電性プラグ１５ａ〜１５ｃとする。
【０１６２】
その後に、第１〜第３の導電性プラグ１５ａ〜１５ｃを覆う酸化防御膜（不図示）を第２層間絶縁膜１３上に形成する。さらに、酸化防御膜と第２層間絶縁膜１３とキャパシタ保護絶縁膜１２をパターニングして第１及び第２の上部電極７４ａ，７４ｂのそれぞれの上に第４、第５のコンタクトホール１３ｅ，１３ｆを形成する。同時に、第１及び第２のプレートライン７２ａ，７２ｂの一端寄りであって上部電極７４ａ，７４ｂから外側にはみ出したコンタクト領域のそれぞれの上に、第６のコンタクトホール１３ｇと第７のコンタクトホール１３ｈを形成する。
【０１６３】
続いて、第４、５のコンタクトホール１３ｅ，１３ｆの形成により受けたダメージからキャパシタＱ１，Ｑ２の膜質を回復させるために酸素雰囲気中でキャパシタＱ１，Ｑ２をアニールする。なお、第２のキャパシタＱ２の平面の面積は、第１のキャパシタＱ１の平面の面積よりも広いので、アニールの効果を高くするために第５のコンタクトホール１３ｆの径を第４のコンタクトホール１３ｅの径より大きくしてもよい。その後に、酸化防御膜をエッチバックして除去する。
【０１６４】
次に、図２１(b)に示す構造を形成するまでの工程を説明する。
【０１６５】
まず、第４〜第７のコンタクトホール１３ｅ〜１３ｈ内と第２層間絶縁膜１３の上に金属膜、例えばTiN膜とAl-Cu膜を有する構造の金属膜を形成する。さらに、金属膜をパターニングすることにより、第１の導電性プラグ１５ａと第１又は第２の上部電極７４ａ，７４ｂを接続する第１の配線１６ａと、第３の導電性プラグ１５ｃと第１又は第２の上部電極７４ａ，７４ｂを接続する第２の配線１６ｃとを形成するとともに、第２の導電性プラグ１５ｂの上に島状の導電性パッド１６ｂを形成する。
【０１６６】
続いて、第１，第２の配線１６ａ，１６ｃと導電性パッド１６ｂを覆う第３層間絶縁膜１８を第２層間絶縁膜１３の上に形成し、さらに、第３層間絶縁膜１８のうち導電性パッド１６ｂの上に第６のコンタクトホール１８ａを形成する。その後に、第６のコンタクトホール１８ａ内に第４の導電性プラグ１９を形成し、さらに、第４の導電性プラグ１９の上に接続されるビット線２０を第３層間絶縁膜１８上に形成する。なお、ビット線２０は周辺回路のセンスアンプに接続される。
【０１６７】
以上のような工程により形成された複数のキャパシタＱ１，Ｑ２のうち、メモリセル領域内の最外周の部分には面積の大きい方の第２のキャパシタＱ２を複数配置し、また、複数の第２のキャパシタＱ２に囲まれた領域内で複数の第１のキャパシタＱ１を配置している。しかも、第２のキャパシタＱ２を構成する上部電極７４ｂの平面形状は、第１のキャパシタＱ１を構成する上部電極７４ａの平面形状よりも広く形成されている。
【０１６８】
従って、メモリセル領域のうち劣化しやすい位置に配置される第２のキャパシタＱ２は、キャパシタ作成用エッチングガスなどにより劣化が生じても他の第１のキャパシタＱ１よりも蓄積電荷量Ｑｓｗが低くなることが未然に防止される。
【０１６９】
これにより、図４、図５に示したような、略四角形のメモリセル領域Ａの四隅に形成された第２のキャパシタＱ２は、ダミーキャパシタではなく実動作キャパシタとして使用できることになる。しかも、第２のキャパシタＱ２の蓄積電荷量の低下が防止されることによって、センスアンプによる情報の書込み、読み取りのエラーの発生が抑制される。
【０１７０】
なお、上記した例では、第１のキャパシタＱ１と第２のキャパシタＱ２を同時に形成するようにしているが、別の工程で形成してもよい。また、第２のキャパシタＱ２の上部電極７４ｂの平面形状は、第１のキャパシタＱ１の上部電極７４ａよりも広ければよく、多角形であってもよい。
【０１７１】
（第７の実施の形態）
第６実施形態においては、複数のプレートラインのうちメモリセル領域内の最外周に位置する第１番目と最終番目を除いて、略Ｈ字状又はハンマー状の平面形状に形成されている。即ち、第１のプレートライン７２ａにおいて、第１の上部電極７４ａを形成する部分の幅を細くしている。
【０１７２】
これに対して、図２３に示すように、第１及び第２の上部電極７４ａ，７４ｂの双方が形成される全ての第１のプレートライン７２ｃの幅を第２の上部電極７４ｂの幅とほぼ同じにしてもよい。第１のプレートライン７２ｃは、第６実施形態と同様に、図２０(a)に示した第１の導電膜７２をパターニングして形成される。
【０１７３】
なお、図２３において、図２２と同じ符号は同じ要素を示している。
【０１７４】
これにより、第１のプレートライン７２ｃは、その上方に形成される第１の上部電極７４ａに対して幅方向の面積のマージンが広くなるので、第１の導電膜７２のパターニングのずれによって第１の上部電極７４ａが縮小化するおそれが無くなる。
【０１７５】
（第８の実施の形態）
第６、第７実施形態では、略四角形状のメモリセル領域Ａ内に配置される第１、第２のキャパシタＱ１，Ｑ２のうち、面積の大きい方の第２のキャパシタＱ２をメモリセル領域Ａの最外周に沿って１列で形成している。
【０１７６】
これに対して、図２４に示すように、第２のキャパシタＱ２をメモリセル領域内で外周に沿って１周形成し、さらに、メモリセル領域Ａの対角線方向のうち四隅に最も近い位置に、第３のキャパシタＱ３を１個又は複数個追加してもよい。第３のキャパシタＱ３は、第１、第２のプレートライン７２ｃ，７２ｂのいずれかと、強誘電体膜７３と、上部電極７４ｃとから構成される。第３のキャパシタＱ３の上部電極７４ｃは、第６実施形態に示した第２の導電膜７４のパターニングによって形成され、第２のキャパシタＱ２の上部電極７４ｂと同じかそれ以下の面積であって第１のキャパシタＱ１の上部電極７４ａより大きな面積を有している。これにより、第３のキャパシタＱ３は、第１のキャパシタＱ１よりも蓄積電荷量Ｑｓｗが大きくなっている。
【０１７７】
これによれば、図４に示したように、メモリセル領域Ａの四隅に近い部分に配置されるキャパシタの蓄積電荷量Ｑｓｗの低下が防止され、ダミーキャパシタを設けることなく、実動作のキャパシタの数を増やすことができる。
【０１７８】
なお、図２４において図２０〜図２３と同じ符号は同じ要素を示している。
【０１７９】
（第９の実施の形態）
第６、第７実施形態では、略矩形状のメモリセル領域Ａ内に配置される第１、第２のキャパシタＱ１，Ｑ２のうち、面積の大きい第２のキャパシタＱ２をメモリセル領域Ａの最外周に沿って１列で形成している。
【０１８０】
これに対して、本実施形態では図２５に示すように、メモリセル領域Ａ内で四隅にそれぞれ１つずつ第２の上部電極７４ｂを形成して、面積の大きな第２のキャパシタＱ２の数を最小限に配置している。また、第１番目と最終番目のプレートラインである第２のプレートライン７２ｅは、第２のキャパシタＱ２を構成する第２の上部電極７４ｂと同じ幅に形成されている。また、第１番目と最終番目以外のプレートラインである第１のプレートライン７２ｄは、第１のキャパシタＱ１を構成する第１の上部電極７４ａと同じ幅に形成されている。第１及び第２のプレートライン７２ｄ，７２ｅはそれぞれ第６実施形態に示した第２の導電膜７４をパターニングすることにより形成されている。
【０１８１】
これにより、図４、図５、図６の実験結果に従って、メモリセル領域Ａでのキャパシタの蓄積電荷量Ｑｓｗの低下が抑制される。
【０１８２】
また、面積の大きな第２のキャパシタＱ２の数を最小限にすることにより、第１のプレートライン７２ｄの幅を、第１番目と最終番目の第２のプレートライン７２ｅの幅に比べて狭くすることができる。従って、メモリセル領域の面積について第６〜第８実施形態のメモリセル領域よりも狭くすることができる。
【０１８３】
なお、図２５において図２０〜図２３と同じ符号は同じ要素を示している。
【０１８４】
（第１０の実施の形態）
第６〜第９実施形態では、メモリセル領域内で四隅又は周縁に沿って第２のキャパシタＱ２を配置し、それ以外の領域には第１のキャパシタＱ１を配置している。
【０１８５】
これに対して、本実施形態では図２６に示すように、複数のプレートラインのうち第１番目と最終番目以外のプレートラインであって、隣り合う間隔が最も広くなる２つのプレートライン７２ｆ，７２ｇを形成する場合には、それらのプレートライン７２ｆ，７２ｇの上に形成されるキャパシタ上部電極として第２の上部電極７４ｂを形成するようにしてもよい。即ち、それらのプレートライン７２ｆ，７２ｇの領域には蓄積容量の大きな第２のキャパシタＱ２のみを形成するようにしてもよい。
【０１８６】
図２６において、ｎ番目のプレートライン７２ｆと（ｎ＋１）番目のプレートライン７２ｇの間の距離は、活性領域１ａの長辺よりも長くなっている。また、ｎ番目のプレートライン７２ｆと（ｎ＋１）番目のプレートライン７２ｇの間の領域はビット線２０が交差するツイスト領域８０であり、ツイスト領域８０の下方には活性領域１ａが配置されていない。
【０１８７】
そのツイスト領域８０では、複数のビット線２０ａ，２０ｂは１つおきに一側方に屈曲している。屈曲するビット線２０ａは、ツイスト領域８０の前と後において、重なるキャパシタ列を１つ隣りに変更する軌道を有している。また、屈曲しない残りのビット線２０ｂは、ツイスト領域８０内で断線されていてビット線２０ａ，２０ｂ同士が短絡しない構造となっている。
【０１８８】
また、ツイスト領域８０内において、図２１(b)に示した第１層間絶縁膜９の上には、ビット線２０ａの屈曲部に重なる中継配線２０ｃが形成されている。この中継配線２０ｃは、第１の導電膜７２をパターニングして形成され、かつプレートライン７２ｆ，７２ｇから間隔をおいて配置されている。そして、中継配線２０ｃは、第２、第３層間絶縁膜９，１８に形成されたコンタクトホール１８ｂ，１８ｃを通して、断線しているビット線２０ｂ同士を接続している。断線されたビット線２０ｂ同士は、屈曲部を有するビット線２０ｂとツイスト領域８０において交差する方向で中継配線２０ｃを介して接続される。
【０１８９】
そのようなツイスト領域８０を挟む２つのプレートライン７２ｆ，７２ｇは、第６実施形態に示した第２のプレートライン７２ｂと同じ形状を有している。また、それらのプレートライン７２ｆ，７２ｇの上には誘電体膜７２を介して第２の上部電極７４ｂが間隔をおいて複数形成されている。これにより、メモリセル領域の四隅よりも内側の領域において、キャパシタ密度が疎の領域、或いは繰り返しパターン構造が崩れる領域にも第２のキャパシタＱ２が形成されることになる。
【０１９０】
以上のように、プレートライン７２ｆ，７２ｇ同士の間隔が広い領域では、パターンが疎の領域になって、図４に示したメモリセル領域Ａの周縁領域と同じような環境に置かれる。
【０１９１】
従って、そのようなプレートライン７２ｆ，７２ｇ上には面積の大きな第２の上部電極７４ｂを配置することにより、実動作のキャパシタの蓄積電荷量を補って、歩留まりの低下が防止される。
【０１９２】
なお、図２６において図２０〜図２５と同じ符号は同じ要素を示している。
【０１９３】
ところで、第６〜第１０実施形態において、上部電極の大きさが異なる複数の実動作のキャパシタは、２つのトランジスタと２つのキャパシタにより１ビットを記憶する２Ｔ／２Ｃ方式と、１つのトランジスタと１つのキャパシタにより１ビットを記憶する１Ｔ／１Ｃ方式の双方に適用でき、回路動作方式にはとらわれない。
【０１９４】
（第１１の実施の形態）
第６〜第１０実施形態では、プレーナ型の強誘電体キャパシタを有するメモリセルについて説明したが、本実施形態では、スタック型の強誘電体キャパシタを有するメモリセルについて説明する。
【０１９５】
図２７、図２８は、本発明の第１１実施形態に係る半導体装置のメモリセルの製造工程を示す断面図、図２９は、本発明の第１１実施形態に係る半導体装置のメモリセル領域のキャパシタを示す平面図である。図２７、図２８は、図２９のVIII-VIII線から見た断面図である。なお、図２７、図２８及び図２９において、第５実施形態と同じ符号は同じ要素を示している。
【０１９６】
まず、図２７(a)に示す構造を形成するまでの工程を説明する。
【０１９７】
第５実施形態で説明したように、シリコン基板５１の表層にＳＴＩ構造の素子分離絶縁膜５２を形成する。素子分離絶縁膜５２は、シリコン基板５１の表面で縦横に配置される複数の活性領域５１ａを囲む領域に形成されている。活性領域５１ａは、図１６に示すように長辺を同じ向きにして複数形成されている。
【０１９８】
続いて、シリコン基板５１の活性領域５１ａの表面を酸化してゲート絶縁膜５３を形成する。
【０１９９】
次に、素子分離絶縁膜５２及びゲート絶縁膜５３の上に非晶質又は多結晶のシリコン膜を形成し、さらに、シリコン膜上にタングステンシリサイド膜を形成する。そして、シリコン膜及びタングステンシリコン膜をパターニングして活性領域５１ａの上方にゲート電極５４を形成する。ゲート電極５４は、活性領域５１ａ上で間隔をおいてほぼ平行に２本形成されている。ゲート電極５４は、素子分離絶縁膜５２上を通るワード線ＷＬの一部を構成する。
【０２００】
さらに、活性領域５１ａ内のうちゲート電極５４の両側にｎ型不純物をイオン注入して、ｎ型ＭＯＳトランジスタＴ１，Ｔ２のソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５５ａ，５５ｂ，５５ｃを形成する。活性領域５１ａ内において第１、第２及び第３のｎ型不純物拡散領域５５ａ〜５５ｃは、ワード線ＷＬと交差する方向に１列に並んでいる。活性領域５１ａの中央に位置する第２のｎ型不純物拡散領域５５ｂはビット線に電気的に接続され、また、活性領域５１ａの両端側に位置する第１、第３のｎ型不純物拡散領域５５ａ、５５ｃは後述するキャパシタの下部電極に電気的に接続される。
【０２０１】
その後に、シリコン基板５１、素子分離絶縁膜５２及びゲート電極５４の上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、側壁絶縁膜５６として残す。
【０２０２】
続いて、ゲート電極５４及び側壁絶縁膜５６をマスクに使用して、活性領域５１ａに再びｎ型不純物イオンを注入することによりｎ型不純物拡散領域５５ａ〜５５ｃをＬＤＤ構造にする。
【０２０３】
これにより、第１及び第２のｎ型不純物拡散領域５５ａ，５５ｂと一方のゲート電極５４を有する第１のｎＭＯＳトランジスタＴ１と、第２及び第３のｎ型不純物拡散領域５５ｂ，５５ｃと他方のゲート電極５４を有する第２のｎＭＯＳトランジスタＴ２が形成される。
【０２０４】
この後に、ｎＭＯＳトランジスタＴ１，Ｔ２を覆う絶縁性のカバー膜５８をシリコン基板５１上にＣＶＤ法により形成する。カバー膜５８として例えば酸窒化シリコン（SiON）膜を形成する。
【０２０５】
次に、ＴＥＯＳを用いるＣＶＤ法により酸化シリコン膜をカバー膜５８の上に約１．０μｍの厚さに形成し、この酸化シリコン膜を第１層間絶縁膜５９として使用する。
【０２０６】
その後に、第１層間絶縁膜５９及びカバー膜５８をパターニングすることにより、第１及び第３のｎ型不純物拡散領域５５ａ，５５ｃの上に第１、第２のコンタクトホール５９ａ，５９ｂを形成する。
【０２０７】
続いて、第１、第２のコンタクトホール５９ａ，５９ｂ内および第１層間絶縁膜５９上に、グルー膜として厚さ２０ｎｍのTi膜と厚さ５０ｎｍのTiN膜をスパッタ法により順に形成する。さらに、第１、第２のコンタクトホール５９ａ，５９ｂを完全に埋め込む厚さのＷ膜をＣＶＤ法によりグルー膜上に成長する。さらに、Ｗ膜及びグルー膜をＣＭＰ法により研磨して第１層間絶縁膜５９の上面上から除去する。これにより、第１，第２のコンタクトホール５９ａ，５９ｂ内に残されたタングステン膜及びグルー膜を、それぞれ第１、第２の導電性プラグ６０ａ，６０ｂとする。
【０２０８】
さらに、第１層間絶縁膜５９及び導電性プラグ６０ａ，６０ｂの上に、第１の導電膜８１として厚さ１０〜３０ｎｍのTi膜と厚さ１００〜３００ｎｍのPt膜をスパッタ法により順に形成する。
【０２０９】
続いて、強誘電体膜８２として厚さ１００〜３００ｎｍのＰＺＴ膜をＲＦスパッタ法により第１の導電膜８１上に形成する。強誘電体膜８２の形成方法は、その他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法などがある。また、強誘電体膜８２の材料としては、ＰＺＴ以外に、第５実施形態に示したＰＺＴ系材料、又はBi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【０２１０】
さらに、強誘電体膜８２を構成するＰＺＴ膜の結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡを行う。
【０２１１】
続いて、強誘電体膜８２の上に第２の導電膜８３として酸化イリジウム（IrO２）膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。
【０２１２】
そして、第２の導電膜８３の上であって第１、第２の導電性プラグ６０ａ，６０ｂ及びその周辺の上方にそれぞれ第１のハードマスク８４ａと第２のハードマスク８４ｂを形成する。第１、第２のハードマスク８４ａ，８４ｂは、それぞれTiN膜とSiO２膜を順に形成した構造を有している。また、第２のハードマスク８４ｂは、メモリセル領域の四隅に存在する第１の導電性プラグ６０ａ又は第２の導電性プラグ６０ｂの上に形成され、第１のハードマスク８４ａよりも広い底面積を有している。例えば、第１のハードマスク８４ａの平面は１．０μｍ×１．０μｍの大きさで、第２のハードマスク８４ｂの平面は１．５μｍ×１．０μｍの大きさとなっている。
【０２１３】
次に、第１及び第２のハードマスク８４ａ，８４ｂに覆われない領域の第２の導電膜８３、強誘電体膜８２及び第１の導電膜８１をエッチングする。それらの膜８１〜８３は、誘導結合型プラズマエッチング装置を用いてエッチングされ、第１及び第２の導電膜８１，８３のエッチングにはHBrとO２の混合ガスが用いられ、強誘電体膜８２のエッチングにはCl２とArの混合ガスが用いられる。
【０２１４】
これにより、図２７(b)に示すように、第１のハードマスク８４ａの下に残された第２の導電膜８３は上部電極８３ａとなり、強誘電体膜８２は誘電体膜８２ａとなり、第１の導電膜８１は下部電極８１ａとなる。そして、下部電極８１ａ、誘電体膜８２ａ及び上部電極８３ａによって第１のキャパシタがＱ０１が構成される。また、第２のハードマスク８４ｂの下に残された第２の導電膜８３は上部電極８３ｂとなり、強誘電体膜８２は誘電体膜８２ｂとなり、第１の導電膜８１は下部電極８１ｂとなる。そして、下部電極８１ｂ、誘電体膜８２ｂ及び上部電極８３ｂによって第２のキャパシタがＱ０２が構成される。
【０２１５】
メモリセル領域における第１及び第２のキャパシタＱ０１，Ｑ０２と活性領域５１ａの位置関係を平面図で示すと図２９のようになる。
【０２１６】
続いて、エッチングによりダメージを受けた強誘電体膜８２の膜質を回復させるために酸素雰囲気中で第１及び第２のキャパシタＱ０１，Ｑ０２をアニールする。
【０２１７】
その後に、図２８(a)に示すように、キャパシタＱ０１，Ｑ０２を覆うキャパシタ保護絶縁膜６２として例えばアルミナ膜を第１層間絶縁膜５９上に形成し、さらにキャパシタ保護絶縁膜５９上にSiO２よりなる第２層間絶縁膜６３を形成する。第２層間絶縁膜６３の表面はＣＭＰ法により平坦化される。
【０２１８】
次に、図２８(b)に示すように、第２のｎ型不純物拡散領域５５ｂの上の第２層間絶縁膜６３、キャパシタ保護絶縁膜６２、第１層間絶縁膜５９及びカバー膜５８をエッチングして第３のコンタクトホール６３ａを形成し、その中にTi層、TiN層及びＷ層よりなる第３の導電性プラグ６４を形成する。さらに、第３の導電性プラグ６４を酸化防止膜（不図示）で覆いながら第１及び第２のキャパシタＱ０１，Ｑ０２の上部電極８３ａ，８３ｂのそれぞれの上にホール６３ｂ，６３ｃを形成する。
【０２１９】
続いて、ホール６３ｂ，６３ｃの形成により受けたダメージからキャパシタＱ０１，Ｑ０２の膜質を回復させるために酸素雰囲気中でキャパシタＱ０１，Ｑ０２をアニールする。なお、第２のキャパシタＱ０２の平面は、第１のキャパシタＱ０１の平面よりも広いので、アニールの効果を高くするために、第２のキャパシタＱ０２上のホール６３ｃの径を第１のキャパシタＱ０１のホール６３ｂの径より大きくしてもよい。
【０２２０】
そして、酸化防止膜を除去した後に、ホール６３ｂを通して第１のキャパシタＱ０１の上部電極８３ａに接続される第１の配線６５ａと、ホール６３ｃを通して第２のキャパシタＱ０２の上部電極８３ｂに接続される第２の配線６５ｃを第２層間絶縁膜６３上に形成する。また、第３の導電性プラグ６４に接続される導電性パッド６５ｂを第２層間絶縁膜６３上に形成する。
【０２２１】
さらに、配線６５ａ，６５ｃ及び導電性パッド６５ｂを覆う第３層間絶縁膜６６をＣＶＤ法により第２層間絶縁膜６３上に形成する。さらに、導電性パッド６５ｂの上の第３層間絶縁膜６６にホール６６ｂを形成し、そのホール６６ｂ内にTiN膜とＷ膜からなる第４の導電性プラグ６７を埋込み、さらに、ワード線ＷＬと直交する方向に延在し且つ第４の導電性プラグ６７に接続するストライプ状のビット線６８を第３層間絶縁膜６６の上に形成する。
【０２２２】
以上の工程により形成された第２のキャパシタＱ０２は、メモリセル領域内の四隅に配置され、しかも、四隅以外の部分に形成された第１のキャパシタＱ０１よりも面積が広くて蓄積電荷量Ｑｓｗが大きくなっている。
【０２２３】
これにより、図４、図５に示したようなメモリセル領域Ａ内の四隅のキャパシタの蓄積電荷量Ｑｓｗの減少が防止されて、第１、第２のキャパシタＱ０１，Ｑ０２の蓄積電荷量Ｑｓｗの値を揃えることができる。これにより、メモリセル領域Ａ内のキャパシタＱ０１，Ｑ０２は、ダミーキャパシタとしてではなく、センスアンプにより駆動される実動作のキャパシタとして適用される。
【０２２４】
なお、第２のキャパシタＱ０２の配置は、メモリセル領域の四隅に限るものではなく、第６〜第９実施形態のように、メモリセル領域Ａの最外周に沿って一列に形成したり、メモリセル領域Ａの対角線方向で四隅に近い部分に第２のキャパシタＱ０２の数を２以上で形成したり、キャパシタ密度が疎の領域に形成したりしてもよい。
【０２２５】
上記した例では、第１のキャパシタＱ０１と第２のキャパシタＱ０２を同時に形成するようにしているが、別の工程で形成してもよい。また、第２のキャパシタＱ０２の上部電極８３ｂの平面形状は、第１のキャパシタＱ０１の上部電極８３ａよりも広ければよく、多角形であってもよい。
【０２２６】
（第１２の実施の形態）
上記した実施形態では、四角形のメモリセル領域の四隅に最も近いキャパシタをダミーキャパシタとしたり、その四隅に最も近いキャパシタの面積を他のキャパシタよりも大きくしたりすることによって実動作のキャパシタの蓄積電荷量の低下を抑制している。
【０２２７】
本実施形態では、メモリセル領域内にダミーキャパシタを設けたり或いは一部のキャパシタの面積を増やしたりせずに、メモリセル領域の四隅又は最外周のキャパシタにかかる電圧を他のキャパシタへの印加電圧よりも高くすることにより蓄積電荷量の少ないキャパシタを実動作させることについて説明する。
【０２２８】
まず、メモリセルを構成するＭＯＳトランジスタと強誘電体キャパシタとワード線とプレートラインとの電気的な接続関係を図３０(a)に示す。
【０２２９】
図３０(a)において、プレートラインＰＬには情報の書込又は読出のための可変電圧が印加される。また、ワード線ＷＬにはＭＯＳトランジスタＴのゲート電極が接続されている。ＭＯＳトランジスタＴのソース／ドレインの一方とプレートラインＰＬの間には強誘電体キャパシタＣｆｅｒが接続されている。また、ＭＯＳトランジスタＴのソース／ドレインの他方には、ビット線ＢＬが接続されている。ビット線ＢＬは、接地又は固定電圧となる部分ＧＮＤとの間にビット線容量Ｃｂｉｔが等価的に接続された状態となっている。そのような１ビット分の電気回路は、図３０(b)又は図３０(c)に示す等価回路に書き換えられる。
【０２３０】
次に、図３０(c)の等価回路を用いてビット線容量Ｃｂｉｔに加わる電圧を求める。
【０２３１】
強誘電体キャパシタの電圧−電荷特性は、図３１に示すようなヒステリシスループを有している。ここで、強誘電体キャパシタＣｆｅｒにはデータ「１」が書き込まれているとする。そして、図３０(c)に示すように、強誘電体キャパシタＣｆｅｒのデータを読み出すために、プレートラインＰＬに電圧Ｖccを印加すると、強誘電体キャパシタＣｆｅｒには電圧Ｖｆｅｒ、ビット線容量Ｃｂｉｔには電圧Ｖｂｉｔが印加される。即ち、Ｖcc＝Ｖｆｅｒ＋Ｖｂｉｔとなる。なお、Ｖcc、Ｖｆｅｒ、Ｖｂｉｔの単位はボルトである。
【０２３２】
プレートラインＰＬにＶccが印加されると、強誘電体キャパシタＣｆｅｒに蓄積される電荷量の変化量ΔＱ１１は、式（１）となる。なお、式（１）において、Ｑ（Ｖｆｅｒ） は、電圧Ｖｆｅｒが印加された強誘電体キャパシタＣｆｅｒの蓄積電荷量である。
【０２３３】
ΔＱ１１＝Ｑ（Ｖｆｅｒ）−（−Pr）＝Ｑ（Ｖｆｅｒ）＋Pr          （１）
また、ビット線容量Ｃｂｉｔの電荷量は、強誘電体キャパシタＣｆｅｒと同じ電荷量となるので、次の式（２）が成立する。
【０２３４】
ΔＱ１１＝Ｃｂｉｔ×（Ｖcc−Ｖｆｅｒ）                          （２）
式（１）、（２）から次の式（３）、（４）が成立する。
【０２３５】
Ｑ（Ｖｆｅｒ）＋Pr＝Ｃｂｉｔ×（Ｖcc−Ｖｆｅｒ）                （３）
Ｑ（Ｖｆｅｒ）＝−Ｃｂｉｔ×（Ｖｆｅｒ−Ｖcc）−Pr              （４）
従って、強誘電体キャパシタＣｆｅｒにかかる電圧Ｖｆ１１は図３１に示すヒステリシス曲線と直線ｙの交点として求めることができる。
【０２３６】
また、ビット線の電位ΔＶＨ１１は、ΔＶＨ１１＝Ｖcc−Ｖｆ１１であるので、次式（５）、（６）によって求めることができる。
【０２３７】
Ｖｆ１１＝Ｖｆｅｒ＝−（（Ｑ（Ｖｆｅｒ）＋Pr）／Ｃｂｉｔ）＋Ｖcc  （５）
ΔＶＨ１１＝Ｖcc−Ｖｆ１１＝（Ｑ（Ｖｆｅｒ）＋Pr）／Ｃｂｉｔ      （６）
以上の関係式によれば、ビット線ＢＬの電位ΔＶＨ１１はビット線容量Ｃｂｉｔの大きさにより変わるので、ビット線容量Ｃｂｉｔを大きくすることにより強誘電体キャパシタＣｆｅｒに加わる電圧を大きくしてデータ読出時の強誘電体キャパシタＣｆｅｒの見かけ上の蓄積電荷量を増やすことができる。
【０２３８】
従って、図４に示したメモリセル領域Ａにおいて、蓄積電荷量の低いキャパシタに蓄積されたデータを読み出すためには、四隅に形成されたキャパシタにＭＯＳトランジスタを介して電気的に接続されるビット線の容量を他のビット線よりも大きくすればよい。
【０２３９】
そこで、図３２(a)に示すように、メモリセル領域の四隅近傍の外側でＭＯＳトランジスタ８５をシリコン基板１に形成する。そして、図３２(b)に示すように、メモリセル領域内で第１番目と最終番目のビット線２０をＭＯＳトランジスタ８５のゲート電極８５ｇに接続する。それらのビット線２０は、メモリセル領域の四隅に配置されるＭＯＳトランジスタＴ１、Ｔ２を介して接続されるキャパシタ１０に接続される。また、ＭＯＳトランジスタ８５のソース／ドレイン８５ｓ、８５ｄは接地電位又は固定電位に保持される。
【０２４０】
これにより、ＭＯＳトランジスタ８５は、等価的に容量素子となり、メモリセル領域を通る第１番目と最終番目のビット線２０の容量を他のビット線２０の容量よりも大きくすることができる。なお、ＭＯＳトランジスタ８５をビット線２０に複数接続してもよい。
【０２４１】
また、図３３に示すように、メモリセル領域の四隅近傍の外側にビット線容量Ｃｂｉｔを変えるためのキャパシタ８６を形成する。そのキャパシタ８６は、図２の右側に示したメモリセル用のキャパシタ１０と同様な構造を有して第１層間絶縁膜９上に形成される。また、ビット線２０は第２、第３層間絶縁膜１３，１８に形成されたホール（不図示）を通して容量付加用のキャパシタ８６の上部電極８６ｃに接続される。なお、容量付加用のキャパシタ８６の下部電極８６ａは接地電位又は固定電位となっている。
【０２４２】
また、図３４に示すように、メモリセル領域を通る複数のビット線２０のうちの第１番目と最終番目のビット線２０に容量付加用のキャパシタ８６を２個以上接続してもよい。この場合、第１番目と最終番目のビット線２０よりも少ない数の容量付加用のキャパシタ８６を他のビット線２０に接続してもよい。この場合に、メモリセル領域の中心に近づく毎にビット線２０に接続される容量付加用のキャパシタ８６の数を減らすようにしてもよい。これにより、メモリセル領域のキャパシタのデータ読出電圧を内側から外側にかけて段階的に増加させることができる。
【０２４３】
なお、ビット線容量Ｃｂｉｔを変更するために、容量付加用のキャパシタ８６とＭＯＳトランジスタ８５の双方をビット線２０に接続してもよい。キャパシタ８６とＭＯＳトランジスタ８５ともに容量付加用素子となるからである。
【０２４４】
上記した図３２(a)、図３３及び図３４では、素子分離絶縁膜２よりも上の絶縁膜は省略して描かれ、また、図２、図３と同じ符号は同じ要素を示し、さらに、メモリセル領域内でのキャパシタは全て実動作の強誘電体キャパシタとしている。
【０２４５】
ところで、メモリセル領域の四隅に形成されるキャパシタの電圧を上昇させるために、次のような電圧ブースト回路をプレートラインＰＬに接続してもよい。例えば、電圧ブースト回路を周辺回路領域に形成し、その電圧ブースト回路をメモリセル領域内の第１番目と最終番目のプレートライン１０ａにそれぞれ接続する。
【０２４６】
図３５に示す電圧ブースト回路はＭＯＳトランジスタ８７と１又は２以上のキャパシタ８８とを有している。ＭＯＳトランジスタ８７のゲートは、メモリセル領域内に形成される第１番目と最終番目のワード線ＷＬにそれぞれ接続されている。また、キャパシタ８８の一方の電極は、ＭＯＳトランジスタ８７の一方のソース／ドレインに接続されている。キャパシタ８８が複数存在する場合には、それらのキャパシタ８８は、並列に接続されている。さらに、キャパシタ８８の他方の電極には周辺回路からのプレートラインブースト信号線が接続されている。ＭＯＳトランジスタ８７のソース／ドレインの双方は、プレートラインドライバ２２から送られる信号線の途中に接続されている。
【０２４７】
そして、第１番目又は最終番目のプレートラインＰＬ（１０ａ）に電圧Ｖccが印加され且つ第１番目又は最終番目のワード線ＷＬにオン電圧が印加された時点で、プレートラインブースト信号線を介してブースト信号が印加される。これにより、ブースト信号の電圧とキャパシタ８８の数に応じてプレートラインＰＬの電圧がブーストされる。これにより、図３０に示した強誘電体キャパシタＣｆｅｒにかかる電圧Ｖｆ１１が上昇して読出に誤りが発生しにくくなる。
【０２４８】
なお、プレートラインブースト回路は、メモリセル領域の第１番目、最終番目以外のプレートライン１０ａに接続してもよい。この場合、メモリセル領域の中央に近づく毎にプレートライン１０ａに接続されるプレートラインブースト回路内のキャパシタ８８の数を少なくして昇圧電圧を段階的に減らしてもよい。
【０２４９】
（付記１）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上でメモリセル領域内に縦横に形成された複数の実動作キャパシタと、
前記メモリセル領域のうち四隅に選択的に形成されたダミーキャパシタと、
前記実動作キャパシタと前記ダミーキャパシタの上に形成された第２絶縁膜とを有することを特徴とする半導体装置。
【０２５０】
（付記２）前記ダミーキャパシタは、前記メモリセル領域の前記四隅の内側と外側のうち少なくとも一方に形成されていることを特徴とする付記１に記載の半導体装置。
【０２５１】
（付記３）前記実動作キャパシタは前記メモリセル領域の辺に沿って前記ダミーキャパシタの間の領域に複数形成されていることを特徴とする付記１に記載の半導体装置。
【０２５２】
（付記４）前記ダミーキャパシタは、前記メモリセル領域の前記四隅を外側の三方から囲むことを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
【０２５３】
（付記５）前記ダミーキャパシタは前記メモリセル領域の最外周にも形成され、前記メモリセル領域の前記四隅で内から外の方向に二重以上に配置されていることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
【０２５４】
（付記６）前記ダミーキャパシタは、前記メモリセル領域の前記四隅に近いほど面積密度が高くなるか、数が多くなるか、面積が広くなるかのいずれかであることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
【０２５５】
（付記７）前記ダミーキャパシタと前記実動作キャパシタは、ともに同じ材料からなる下部電極、強誘電体膜及び上部電極から構成されることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
【０２５６】
（付記８）前記ダミーキャパシタの上部電極は、前記第２絶縁膜に形成されたホールを通して前記第２絶縁膜の上の導電パターンに接続されていることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置。
【０２５７】
（付記９）前記導電パターンは、電気的に孤立するパターンであることを特徴とする付記８に記載の半導体装置。
【０２５８】
（付記１０）前記導電パターンは、複数の前記ダミーキャパシタの前記上部電極に電気的に接続されることを特徴とする付記８に記載の半導体装置。
【０２５９】
（付記１１）前記導電パターンは、前記メモリセル領域内を通るプレートラインとビット線のいずれかであることを特徴とする付記８に記載の半導体装置。
【０２６０】
（付記１２）前記ダミーキャパシタの下部電極は、前記実動作キャパシタの下部電極を兼ねた導電性プレートであることを特徴とする付記１乃至付記９のいずれかに記載の半導体装置。
【０２６１】
（付記１３）前記ダミーキャパシタは１つの下部電極を共通にして複数形成されていることを特徴とする付記１乃至付記９のいずれかに記載の半導体装置。
【０２６２】
（付記１４）前記ダミーキャパシタは、前記実動作キャパシタよりも広く形成され、且つ前記第２絶縁膜のうち前記ダミーキャパシタの上部電極の上に形成される第１ホールは前記実動作キャパシタの上部電極の上に形成される第２ホールよりも広いことを特徴とする付記１乃至付記１３のいずれかに記載の半導体装置。
【０２６３】
（付記１５）前記ダミーキャパシタは、前記メモリセル領域以外の領域にも形成されていることを特徴とする付記１乃至付記１４のいずれかに記載の半導体装置。
【０２６４】
（付記１６）前記ダミーキャパシタの下部電極は、上から電気的に引き出されることを特徴とする付記１乃至付記１５のいずれかに記載の半導体装置。
【０２６５】
（付記１７）前記ダミーキャパシタを構成する下部電極、強誘電体膜及び上部電極のそれぞれの側面は連続していることを特徴とする付記１乃至付記１５のいずれかに記載の半導体装置。
【０２６６】
（付記１８）前記ダミーキャパシタの下部電極の下面は、前記第１絶縁膜内に形成された導電性プラグに直に接続されていることを特徴とする付記１乃至付記１７のいずれかに記載の半導体装置。
【０２６７】
（付記１９）前記ダミーキャパシタの上部電極又は下部電極の一方は、前記半導体基板の表層に形成されて電気的に孤立した不純物拡散領域に電気的に接続されていることを特徴とする付記１乃至付記１８のいずれかに記載の半導体装置。
【０２６８】
（付記２０）前記ダミーキャパシタは、前記実動作キャパシタとは形状が異なっていることを特徴とする付記１乃至付記１８のいずれかに記載の半導体装置。
【０２６９】
（付記２１）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上のメモリセル領域内に複数形成され且つ第１上部電極、第１誘電体膜及び第１下部電極を有する第１の実動作キャパシタと、
前記第１絶縁膜上の前記メモリセル領域内の四隅に形成され且つ前記第１上部電極より面積が広い第２上部電極と第２誘電体膜と第２下部電極を有する第２の実動作キャパシタと、
前記第１の実動作キャパシタと前記第２の実動作キャパシタを覆う第２絶縁膜と
を有することを特徴とする半導体装置。
【０２７０】
（付記２２）少なくとも１つの前記第２下部電極は、他の前記第２下部電極と前記第１下部電極の少なくとも一方と一体化されて第１のプレートラインとなっていることを特徴とする付記２１に記載の半導体装置。
【０２７１】
（付記２３）前記第１のプレートラインにおいて、前記第１下部電極と前記第２下部電極が隣接する方向と直交する方向で、前記第１上部電極の下の部分の幅と前記第２上部電極の下の部分の幅が同じであることを特徴とする付記２２に記載の半導体装置。
【０２７２】
（付記２４）前記第１のプレートラインにおいて、前記第１下部電極と前記第２下部電極が隣接する方向と直交する方向で、第１上部電極の下の部分の幅よりも前記第２上部電極の下の部分の幅が広いことを特徴とする付記２２に記載の半導体装置。
【０２７３】
（付記２５）複数の前記第２下部電極が一体化されて構成される第２のプレートラインと、
複数の前記第１下部電極が一体化され且つ前記第２のプレートラインよりも幅の狭い第３のプレートラインと
をさらに有することを特徴とする付記２１に記載の半導体装置。
【０２７４】
（付記２６）前記第１絶縁膜のうち前記第１下部電極の直下に形成された第１ホールと、
前記第１ホール内に形成されて前記第１下部電極に接続される第１導電プラグと、
前記第１絶縁膜のうち前記第２下部電極の直下に形成された第２ホールと、
前記第２ホール内に形成されて前記第２下部電極に接続される第２導電プラグと
をさらに有することを特徴とする付記２１に記載の半導体装置。
【０２７５】
（付記２７）前記第２絶縁膜のうち前記１上部電極の上に形成された第１ホールと、
前記第１ホールを通して前記第１の実動作キャパシタに電気的に接続される第１配線と、
前記第２絶縁膜のうち前記第２上部電極の上に形成され且つ前記第１ホールよりも径の大きな第２ホールと、
前記第２ホールを通して前記第２の実動作キャパシタに電気的に接続される第２配線と
をさらに有することを特徴とする付記２１乃至付記２６のいずれかに記載の半導体装置。
【０２７６】
（付記２８）前記第２の実動作キャパシタは、前記メモリセル領域内の前記四隅だけでなく前記メモリセル領域内の最外周に沿っても形成されていることを特徴とする付記２１乃至付記２７のいずれかに記載の半導体装置。
【０２７７】
（付記２９）前記第２の実動作キャパシタは、前記メモリセル領域の前記四隅から中央方向に向かって複数形成されていることを特徴とする付記２１乃至付記２７のいずれかに記載の半導体装置。
【０２７８】
（付記３０）前記第１下部電極と前記第２下部電極は第１導電膜をパターニングした構造を有し、前記第１誘電体膜と前記第２誘電体膜は強誘電体膜をパターニングした構造を有し、さらに、前記第１上部電極と前記第２上部電極は第２導電膜をパターニングした構造を有することを特徴とする付記２１乃至付記２９のいずれかに記載の半導体装置。
【０２７９】
（付記３１）前記第２の実動作キャパシタは、前記メモリセル領域の前記四隅よりも内側であって、キャパシタ密度が疎の領域にも形成されていることを特徴とする付記２１乃至付記３０のいずれかに記載の半導体装置。
【０２８０】
（付記３２）前記第２の実動作キャパシタは、前記メモリセル領域の前記四隅よりも内側であって、キャパシタの繰り返し構造が崩れる領域にも形成されていることを特徴とする付記２１乃至付記３１のいずれかに記載の半導体装置。
【０２８１】
（付記３３）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上のメモリセル領域内に複数形成され且つ第１上部電極、第１誘電体膜及び第１下部電極を有する第１の実動作キャパシタと、
前記第１絶縁膜上の前記メモリセル領域内の四隅に形成され且つ第２上部電極と第２誘電体膜と第２下部電極を有する第２の実動作キャパシタと、
前記第１の実動作キャパシタと前記第２の実動作キャパシタを覆う第２絶縁膜と、
前記第１の実動作キャパシタの前記第１上部電極に第１トランジスタを介して電気的に接続される第１のビット線と、
前記第２の実動作キャパシタの前記第２上部電極に第２トランジスタを介して電気的に接続される第２のビット線と、
前記第２のビット線に接続される１又は２以上の容量補充用素子と
を有することを特徴とする半導体装置。
【０２８２】
（付記３４）前記第２の実動作キャパシタは、前記メモリセル領域の前記四隅の間にも形成され、
複数の前記第２のビット線に接続される前記容量補充用素子は、前記四隅から遠ざかる前記第２のビット線毎に数が段階的に少なくなる
ことを特徴とする付記３３に記載の半導体装置。
【０２８３】
（付記３５）前記容量補充用素子は、第１又は第２の実動作キャパシタと同じ構造のキャパシタであることを特徴とする付記３３又は付記３４に記載の半導体装置。
【０２８４】
（付記３６）前記容量補充用素子は、ＭＯＳトランジスタであることを特徴とする付記３３又は付記３４に記載の半導体装置。
【０２８５】
（付記３７）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜上のメモリセル領域内に形成された複数のプレートラインと、
前記プレートラインのそれぞれに接続される複数のキャパシタと、
前記プレートラインのうち前記メモリセル領域の四隅に最も近く配置される第１プレートラインに接続される昇圧回路と
を有することを特徴とする半導体装置。
【０２８６】
（付記３８）前記昇圧回路は、前記プレートラインのうち前記メモリセル領域の前記四隅の間に形成される第２のプレートラインにも接続され、
複数の前記第１及び第２のプレートラインに接続される前記昇圧回路は、前記四隅から遠ざかるにつれて昇圧値が小さくなる
ことを特徴とする付記３７に記載の半導体装置。
【図面の簡単な説明】
【０２８７】
【図１】図１は、キャパシタを備えた従来の半導体装置を示す平面図である。
【図２】図２は、本発明の第１実施形態に係る半導体装置のメモリセル領域を示す断面図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置のメモリセル領域を示す平面図である。
【図４】図４は、本発明の第１の実施形態に係る半導体装置のメモリセル領域の範囲を示す平面図である。
【図５】図５は、本発明の第１の実施形成に係る半導体装置のメモリセル領域の対角線方向に存在する複数の強誘電体キャパシタの蓄積電荷量の違いを示す図である。
【図６】図６は、本発明の実施形成に係る半導体装置のメモリセル領域の１辺の中央を通るプレートライン上に存在する複数の強誘電体キャパシタの蓄積電荷量の違いを示す図である。
【図７】図７は、本発明の実施形態に係る半導体装置に使用されるダミーキャパシタの配線コンタクトの有無による他のキャパシタの蓄積電荷量への影響を示す図である。
【図８】図８は、本発明の第２実施形態に係る半導体装置のメモリセル領域を示す平面図である。
【図９】図９は、本発明の第２実施形態に係る半導体装置に使用されるダミーキャパシタを示す断面図である。
【図１０】図１０は、本発明の第３実施形態に係る半導体装置のメモリセル領域を示す平面図である。
【図１１】図１１は、本発明の第３実施形態に係る半導体装置のメモリセル領域内のプレートラインに沿った断面図である。
【図１２】図１２は、本発明の第４実施形態に係る半導体装置のメモリセル領域を示す第１の平面図である。
【図１３】図１３は、本発明の第４実施形態に係る半導体装置のメモリセル領域内のプレートラインに沿った断面図である。
【図１４】図１４は、本発明の第４実施形態に係る半導体装置のメモリセル領域を示す第２の平面図である。
【図１５】図１５は、本発明の第４実施形態に係る半導体装置のメモリセル領域を示す第３の平面図である。
【図１６】図１６は、本発明の第５実施形態に係る半導体装置のメモリセル領域を示す平面図である。
【図１７】図１７は、本発明の第５実施形態に係る半導体装置のメモリセル領域を示す断面図である。
【図１８】図１８は、本発明の第５実施形態に係る半導体装置のメモリセル領域の導電パターンと活性領域の配置を示す平面図である。
【図１９】図１９は、本発明の第５実施形態に係る半導体装置のメモリセル領域内のプレートラインに沿った断面図である。
【図２０】図２０(a)，(b)は、本発明の第６実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２１】図２１(a)，(b)は、本発明の第６実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２２】図２２は、本発明の第６実施形態に係る半導体装置のメモリセル領域を示す平面図である。
【図２３】図２３は、本発明の第７実施形態に係る半導体装置のメモリセル領域を示す平面図である。
【図２４】図２４は、本発明の第８実施形態に係る半導体装置のメモリセル領域を示す平面図である。
【図２５】図２５は、本発明の第９実施形態に係る半導体装置のメモリセル領域を示す平面図である。
【図２６】図２６は、本発明の第１０実施形態に係る半導体装置のメモリセル領域を示す平面図である。
【図２７】図２７(a)，(b)は、本発明の第１１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２８】図２８(a)，(b)は、本発明の第１１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２９】図２９は、本発明の第１１実施形態に係る半導体装置のメモリセル領域を示す平面図である。
【図３０】図３０(a)〜(c)は、本発明の第１２実施形態に係る半導体装置のメモリセルの等価回路図である。
【図３１】図３１は、本発明の第１２実施形態に係る半導体装置内の強誘電体キャパシタの特性図である。
【図３２】図３２(a)，(b)は、本発明の第１２実施形態に係る半導体装置の第１例を示す平面図と回路図である。
【図３３】図３３は、本発明の第１２実施形態に係る半導体装置の第２例を示す平面図である。
【図３４】図３４は、本発明の第１２実施形態に係る半導体装置の第３例を示す平面図である。
【図３５】図３５は、本発明の第１２実施形態に係る半導体装置内に形成されるブースト回路の回路図である。
【符号の説明】
【０２８８】
１…シリコン（半導体）基板、１ａ…活性領域、７ａ〜７ｃ…ｎ型不純物拡散領域、１０…キャパシタ、１０Ｂ〜１０Ｅ…ダミーキャパシタ、１３，１８…層間絶縁膜、１４ａ〜１４ｃ…コンタクトホール、１５ａ〜１５ｃ，１９…導電性プラグ、１６ａ，１６ｃ…金属配線、１６ｂ…金属パッド、２０…ビット線、５１…シリコン（半導体）基板、５１ａ…ウェル、５５ａ〜５５ｃ…ｎ型不純物拡散領域、６０ａ，６０ｂ，６７…導電性プラグ、６１…キャパシタ、６５ａ…プレート配線、６５ｂ…金属パッド、６８…ビット線、６９…ダミーキャパシタ、７２…第１導電膜、７３…強誘電体膜、７４…第２導電膜、７２ａ，７２ｂ，７２ｃ，７２ｄ，７２ｅ…プレートライン（下部電極）、７４ａ，７４ｂ…上部電極、８０…ツイスト領域、８１…第１導電膜、８２…強誘電体膜、８３…第２導電膜、８１ａ，８１ｂ…下部電極、８２ａ，８２ｂ…誘電体膜、８３ａ，８３ｂ…上部電極、８５…ＭＯＳトランジスタ、８６…キャパシタ、８７…ＭＯＳトランジスタ、８８…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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