(57)【要約】【課題】基板面内でゲート電極高さのばらつきが小さい半導体装置の製造方法および研磨方法を提案する。【解決手段】半導体基板１における素子形成領域上に形成されたゲート電極４の上部にシリサイド層８を形成し、半導体装置の全体を覆うように保護膜（シリコン窒化膜）９を形成し、保護膜９上に層間絶縁膜１０を形成し、層間絶縁膜１０上にこの層間絶縁膜よりも研磨に対する抵抗力が大きい研磨ストッパ膜１１を形成し、研磨ストッパ膜１１および層間絶縁膜１０を研磨し、ゲート電極４の存在に起因する凸部領域Ａの外側の領域Ｂでの研磨ストッパ膜１１の作用により研磨を停止させ、その研磨の工程の後に、研磨ストッパ膜１１を除去し、ゲート電極４の全体をシリサイド化してシリサイド化ゲート電極を形成する。【選択図】図１
2007208118.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における素子形成領域上に形成されたゲート電極の上部にシリサイド層を形成する工程と、
半導体装置の全体を覆うように保護膜を形成する工程と、
前記保護膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にこの層間絶縁膜よりも研磨に対する抵抗力が大きい研磨ストッパ膜を形成する工程と、
前記研磨ストッパ膜および前記層間絶縁膜を研磨し、前記ゲート電極の存在に起因する凸部領域の外側の領域での前記研磨ストッパ膜の作用により研磨を停止させる工程と、
前記ゲート電極の全体をシリサイド化してシリサイド化ゲート電極を形成する工程とを含む半導体装置の製造方法。
【請求項２】
前記研磨の工程の後で、前記シリサイド化ゲート電極を形成する工程の前に、前記研磨ストッパ膜を除去する工程を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記研磨の工程では、前記保護膜を露出させるまで前記研磨ストッパ膜および前記層間絶縁膜を研磨する請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記研磨の工程では、前記シリサイド層を露出させるまで前記研磨ストッパ膜および前記層間絶縁膜を研磨する請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記研磨の工程では、前記保護膜の上部の前記層間絶縁膜の膜厚内所定高さ位置を露出させるまで前記研磨ストッパ膜および前記層間絶縁膜を研磨する請求項１または請求項２に記載の半導体装置の製造方法。
【請求項６】
上部にシリサイド層が形成されたゲート電極とゲート電極側壁および分離領域と導電領域の全体を覆うように保護膜を形成する工程と、
前記保護膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上にこの第１の層間絶縁膜よりも研磨に対する抵抗力が大きい研磨ストッパ膜を形成する工程と、
前記研磨ストッパ膜および前記第１の層間絶縁膜を研磨し、前記ゲート電極の存在に起因する凸部領域の外側の領域での前記研磨ストッパ膜の作用により前記ゲート電極上部の前記保護膜で研磨を停止させる工程と、
前記研磨工程の後に、前記シリサイド層上部の前記保護膜を除去して前記シリサイド層を露出させる工程と、
前記シリサイド層が露出した前記ゲート電極の全体をシリサイド化してシリサイド化ゲート電極を形成する工程と、
前記シリサイド化ゲート電極の上部を含めて全体に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜を膜厚調整しつつ平坦化する工程とを含む半導体装置の製造方法。
【請求項７】
前記研磨の工程の後で、前記シリサイド化ゲート電極を形成する工程の前に、前記研磨ストッパ膜を除去する工程を有する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の層間絶縁膜の形成の工程において、前記ゲート電極および前記ゲート電極側壁の存在に起因する凸部領域の外側の領域での前記第１の層間絶縁膜の表面高さ位置が前記ゲート電極上部の保護膜の表面高さ位置よりも低い条件で前記第１の層間絶縁膜の形成を行い、
前記研磨ストッパ膜の形成の工程において、前記凸部外側領域での前記研磨ストッパ膜の表面高さ位置が前記ゲート電極上部の保護膜の表面高さ位置に対して実質的に同一の高さとなる条件で前記研磨ストッパ膜の形成を行う請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
上部にシリサイド層が形成されたゲート電極とゲート電極側壁および分離領域と導電領域の全体を覆うように保護膜を形成する工程と、
前記保護膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上にこの第１の層間絶縁膜よりも研磨に対する抵抗力が大きい研磨ストッパ膜を形成する工程と、
前記研磨ストッパ膜および前記第１の層間絶縁膜を研磨し、前記ゲート電極の存在に起因する凸部領域の外側の領域での前記研磨ストッパ膜の作用により前記ゲート電極上部の前記シリサイド層で研磨を停止させる工程と、
前記シリサイド層が露出した前記ゲート電極の全体をシリサイド化してシリサイド化ゲート電極を形成する工程と、
前記シリサイド化ゲート電極の上部を含めて全体に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜を膜厚調整しつつ平坦化する工程とを含む半導体装置の製造方法。
【請求項１０】
前記研磨の工程の後で、前記シリサイド化ゲート電極を形成する工程の前に、前記研磨ストッパ膜を除去する工程を有する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の層間絶縁膜の形成の工程において、前記ゲート電極および前記ゲート電極側壁の存在に起因する凸部領域の外側の領域での前記第１の層間絶縁膜の表面高さ位置が前記ゲート電極上部の前記シリサイド層の表面高さ位置よりも低い条件で前記第１の層間絶縁膜の形成を行い、
前記研磨ストッパ膜の形成の工程において、前記凸部外側領域での前記研磨ストッパ膜の表面高さ位置が前記ゲート電極上部の前記シリサイド層の表面高さ位置に対して実質的に同一の高さとなる条件で前記研磨ストッパ膜の形成を行う請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
上部にシリサイド層が形成されたゲート電極とゲート電極側壁および分離領域と導電領域の全体を覆うように保護膜を形成する工程と、
前記保護膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上にこの第１の層間絶縁膜よりも研磨に対する抵抗力が大きい研磨ストッパ膜を形成する工程と、
前記研磨ストッパ膜および前記第１の層間絶縁膜を研磨し、前記ゲート電極の存在に起因する凸部領域の外側の領域での前記研磨ストッパ膜の作用により前記ゲート電極上部の前記保護膜のさらに上部の前記第１の層間絶縁膜の膜厚内所定高さ位置で研磨を停止させる工程と、
前記研磨の工程の後に、前記シリサイド層上部の前記第１の層間絶縁膜および前記保護膜を除去して前記シリサイド層を露出させる工程と、
前記シリサイド層が露出した前記ゲート電極の全体をシリサイド化してシリサイド化ゲート電極を形成する工程と、
前記シリサイド化ゲート電極の上部を含めて全体に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜を膜厚調整しつつ平坦化する工程とを含む半導体装置の製造方法。
【請求項１３】
前記研磨の工程の後で、前記シリサイド化ゲート電極を形成する工程の前に、前記研磨ストッパ膜を除去する工程を有する請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１の層間絶縁膜の形成の工程において、前記ゲート電極および前記ゲート電極側壁の存在に起因する凸部領域の外側の領域での前記第１の層間絶縁膜の表面高さ位置が前記ゲート電極上部の保護膜のさらに上部の前記第１の層間絶縁膜の前記膜厚内所定高さ位置でよりも低い条件で前記第１の層間絶縁膜の形成を行い、
前記研磨ストッパ膜の形成の工程において、前記凸部外側領域での前記研磨ストッパ膜の表面高さ位置が前記ゲート電極上部の保護膜のさらに上部の前記第１の層間絶縁膜の所定の膜厚高さに対して実質的に同一の高さとなる条件で前記研磨ストッパ膜の形成を行う請求項１２または請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記研磨ストッパ膜を形成する工程の次に、前記研磨ストッパ膜およびその下部の前記層間絶縁膜を前記ゲート電極の反転パターンでエッチングする工程を有する請求項１から請求項１４までのいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記研磨ストッパ膜を形成する工程の次に、前記研磨ストッパ膜の上に前記研磨ストッパ膜よりも研磨に対する抵抗力が小さい研磨均一化用絶縁膜を形成する工程を有し、前記研磨の工程では、前記研磨均一化用絶縁膜、前記研磨ストッパ膜およびその下部の前記層間絶縁膜を研磨する請求項１から請求項１４までのいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記研磨均一化用絶縁膜を形成する工程の次に、前記研磨均一化用絶縁膜、前記研磨ストッパ膜およびその下部の前記層間絶縁膜を前記ゲート電極の反転パターンでエッチングする工程を有する請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記研磨の工程では、研磨回転機構のトルク検出に基づいて研磨の終点を制御する請求項１から請求項１７までのいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記保護膜としてシリコン窒化膜を用いる請求項１から請求項１８までのいずれかに記載の半導体装置の製造方法。
【請求項２０】
前記層間絶縁膜としてシリコン酸化膜を用いる請求項１から請求項１９までのいずれかに記載の半導体装置の製造方法。
【請求項２１】
前記研磨ストッパ膜としてシリコン窒化膜を用いる請求項１から請求項２０までのいずれかに記載の半導体装置の製造方法。
【請求項２２】
前記研磨均一化用絶縁膜としてシリコン酸化膜を用いる請求項１６または請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体がシリサイド化されたゲート電極を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
多結晶シリコンのゲート電極を有する半導体集積回路においては、ゲート絶縁膜との界面に形成される空乏領域によるしきい値電圧が回路の微細化に伴って増大すると、所定の値が得られなくなる。しきい値電圧を下げるために、多結晶シリコンの上部表面をシリサイド化する方法がある。近年では、ＣＭＯＳデバイスのさらなる微細化、高性能化のために、ゲート絶縁膜のさらなる薄膜化が要求されている。しかし、ゲート絶縁膜であるシリコン酸窒化膜の薄膜化は１ナノメートルに迫り、物理的な限界に近づいている。このような状況を打開する技術として、性能を落とさずに物理的な膜厚を確保できる高誘電率（Ｈｉｇｈ−ｋ）絶縁膜を採用したり、ゲート電極の材料を変えることで、ゲート絶縁膜の薄膜化だけに頼らずにトランジスタの性能を改善する方法が提案されている。
【０００３】
ゲート電極の材料を変える提案の一つに、ゲート電極全体をシリサイド化する方法がある（シリサイド化ゲート電極）。この場合、既存の半導体プロセス技術で用いる材料で済むので導入が容易であり、現在のポリシリコンを用いたゲート電極よりも性能の向上が見込まれている。
【０００４】
図１３および図１４に、従来の半導体装置の製造方法を示す。この製造方法は、保護膜（シリコン窒化膜）で研磨を停止させるものである（図１３（ｃ）参照）。
【０００５】
まず、図１３(ａ）に示すように、半導体基板１に素子分離絶縁膜２を形成し、素子分離絶縁膜２で挟まれた素子形成領域にゲート絶縁膜３、ゲート電極４を順次形成する。次に、ゲート電極４をマスクとしてイオン注入を行い、低濃度拡散層５を形成する。次に、ゲート電極４およびゲート絶縁膜３の側面を覆うようにゲート電極側壁６を形成し、ゲート電極側壁６をマスクとして高濃度拡散層７を形成する。次に、半導体装置の全面にニッケル（図示せず）を堆積し、アニールにより、低濃度拡散層５および高濃度拡散層７からなるソース／ドレイン領域とゲート電極４の上部にシリサイド層８を形成する。その後、ニッケルを洗浄で除去する。次に、半導体装置の全面を覆うように保護膜（シリコン窒化膜）９を形成する。
【０００６】
次いで図１３（ｂ）に示すように、保護膜９上に第１の層間絶縁膜（シリコン酸化膜）１０を形成する。
【０００７】
次いで図１３（ｂ）から図１３（ｃ）にかけて示すように、第１の層間絶縁膜１０を研磨し、ゲート電極４上の保護膜９で研磨を停止させる。
【０００８】
次いで図１３（ｄ）に示すように、フォトリソグラフィ法およびドライエッチング法により、保護膜９のうちゲート電極４上の部分を除去する。
【０００９】
次いで図１４（ａ）に示すように、スパッタリング法により半導体装置の全面にニッケル（図示せず）を堆積し、アニールによりゲート電極４の全体をシリサイド化する（シリサイド化ゲート電極）。その後、ニッケルを洗浄で除去する。
【００１０】
次いで図１４（ｂ）に示すように、第２の層間絶縁膜（シリコン酸化膜）１２を形成する。
【００１１】
次いで図１４（ｃ）に示すように、研磨によって残存段差の平坦化と、所定の膜厚調整を行う。
【００１２】
また、別の従来の半導体装置の製造方法に図１５および図１６に示すものがある。これは、研磨をゲート電極上部のシリサイド層で停止させるものである（図１５（ｃ）参照）。
【００１３】
まず、図１５（ａ）に示すように、上記の図１３（ａ）と同様の経過を経て、ゲート電極４上とソース／ドレイン上にシリサイド層８を形成した後、半導体装置の全体を覆うように保護膜（シリコン窒化膜）９を形成する。
【００１４】
次いで図１５（ｂ）に示すように、保護膜９上に第１の層間絶縁膜（シリコン酸化膜）１０を形成する。
【００１５】
次いで図１５（ｃ）に示すように、第１の層間絶縁膜１０と保護膜９を研磨し、ゲート電極４上のシリサイド層８で研磨を停止させる。
【００１６】
次いで図１５（ｄ）に示すように、スパッタリング法により半導体装置の全面にニッケル（図示せず）を堆積し、アニールによりゲート電極４の全体をシリサイド化する（シリサイド化ゲート電極）。その後、ニッケルを洗浄で除去する。
【００１７】
次いで図１６（ａ）に示すように、第２の層間絶縁膜（シリコン酸化膜）１２を形成する。
【００１８】
次いで図１６（ｂ）に示すように、研磨によって残存段差の平坦化と、所定の膜厚調整を行う。
【００１９】
このほかに、研磨をゲート電極上部の層間絶縁膜の膜厚内所定高さ位置で停止させる方法もある。
【００２０】
図１７に、図１３（ｃ）および図１５（ｃ）の研磨工程で用いられる従来の研磨装置を示す。以下、この研磨装置を用いた半導体装置の研磨方法を説明する。
【００２１】
まず、半導体基板２３を基板保持台２４の下面に保持させ、基板保持台２４を研磨定盤２１上の研磨パッド２２の上に荷重をかけて下ろす。半導体基板２３は研磨パッド２２の上面に当接される。次いで、研磨液供給ノズル２５から研磨液２５ａを研磨パッド２２の上に滴下しながら、回転制御機構２７，２８を駆動して研磨定盤２１と基板保持台２４をともに回転させ、半導体基板２３の研磨を行う。
【００２２】
図１３（ｂ）〜（ｃ）の研磨工程では、第１の層間絶縁膜（シリコン酸化膜）１０と保護膜（シリコン窒化膜）９との界面で研磨定盤２１のトルクの変化が発生するため、この変化を回転トルク計測器２６で検出し、回転制御装置２７，２８に対して停止信号を出力し、研磨定盤２１と基板保持台２４を停止し、研磨を停止させる。図１５（ｃ）の場合は、保護膜９とシリサイド層８との界面で同様のトルク変化を検出し、研磨を停止させる。
【特許文献１】特開平１１−１２１７４５号公報（第４頁、第１図）
【特許文献２】特開２００２−２８９８７０号公報（第５頁、第３図）
【特許文献３】特開２００４−２７３５５６号公報（第１１−１３頁、第３図）
【非特許文献１】IEDM 2001“Totally Silicided (CoSi2)Polysilicon: a novel approach to very low-resistance gate (〜2Ω／□) without metalCMP nor etching”
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、従来の半導体装置の製造方法では、以下のような問題が発生する。
【００２４】
基板には多数のトランジスタ部分があり、基板全面にわたって均一高さ位置で研磨を停止させることは難しい。これは、平坦化のために堆積する層間絶縁膜の膜厚がかなり大きく、この膜厚の大きな層間絶縁膜を研磨すると、基板面内での研磨ばらつきが大きくなるためである。
【００２５】
例えば、基板の中心付近のゲート電極はすでに保護膜（シリコン窒化膜）での膜止めが完了しているのに、基板端部のゲート電極上には、まだ層間絶縁膜が残留している、という具合である。基板全面にわたってゲート電極上部の保護膜が露出していなくてはならないので、さらに研磨を行うと、基板端部のゲート電極上部の保護膜は露出するが、基板中心付近のゲート電極はオーバー研磨を受けて保護膜がなくなり、ゲート電極が削られ高さが小さくなる。この結果、ゲート電極の抵抗ばらつきが大きくなる。
【００２６】
また、従来の半導体装置の製造方法では、パターン依存なしにゲート電極の頭出しをすることが難しい。図１８はゲート電極の孤立領域とゲート電極の密集領域とにおける半導体装置を示す断面図である。図１８（ａ）に示すように、研磨によるゲート電極４上の保護膜（シリコン窒化膜）９での膜止めにおいて、ゲート電極４の密集領域では保護膜９で研磨を停止させることができるが、孤立領域ではゲート電極４上の保護膜９が消滅し、ゲート電極４を研磨してしまう。これは、密集領域よりも孤立領域の方が研磨に対する抵抗力が小さい（研磨レートが大きい）からである。これにより、平坦化後のゲート電極４の高さは、図１８（ｂ）に示すように、密集領域よりも孤立領域の方が小さくなる。その結果、孤立領域のゲート電極４の抵抗が増加し、ゲート電極４のパターン間の抵抗ばらつきが問題になる。
【００２７】
また、従来の研磨方法では、研磨の終点を正確に検出することが難しい。ゲート電極４の上部のシリサイド層８で研磨を停止させるためには、保護膜９とシリサイド層８との界面でのトルクの変化を検出しなければならない。しかし、トルク変化はこれだけではない。保護膜９とシリサイド層８との界面に到達する前に、第１の層間絶縁膜１０と保護膜９との界面を通過するが、この界面でもトルクの変化が発生する。前述のとおり、膜厚の大きい第１の層間絶縁膜１０を研磨すると基板面内のばらつきが大きくなるために、第１の層間絶縁膜１０と保護膜９との界面によるトルク変化と、保護膜９とシリサイド層８との界面によるトルク変化とが同時に現れ、見分けがつかない場合が発生する。
【００２８】
本発明は、上記従来の課題を解決する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明による半導体装置の製造方法は、
半導体基板における素子形成領域上に形成されたゲート電極の上部にシリサイド層を形成する工程と、
半導体装置の全体を覆うように保護膜を形成する工程と、
前記保護膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にこの層間絶縁膜よりも研磨に対する抵抗力が大きい研磨ストッパ膜を形成する工程と、
前記研磨ストッパ膜および前記層間絶縁膜を研磨し、前記ゲート電極の存在に起因する凸部領域の外側の領域での前記研磨ストッパ膜の作用により研磨を停止させる工程と、
前記ゲート電極の全体をシリサイド化してシリサイド化ゲート電極を形成する工程とを含むものである。
【００３０】
この構成において、保護膜、層間絶縁膜および研磨ストッパ膜の積層膜は、ゲート電極の近傍領域では、ゲート電極の存在により、その外側領域に比べて凸の状態にある。この凸部を平らにするために、研磨ストッパ膜および層間絶縁膜を研磨する。ゲート電極がある凸部では研磨の圧力が集中するので、凸部の研磨ストッパ膜および層間絶縁膜は優先的に研磨される。研磨をどの高さ位置で停止させるかは、凸部外側領域における研磨ストッパ膜の高さ位置で決まる。研磨が凸部の基部まで進み、基板全面がほぼ平らになったとき、研磨は凸部外側領域の研磨ストッパ膜に達する。この領域で研磨ストッパ膜は基板に広く分布している。また、研磨ストッパ膜はその研磨に対する抵抗力が層間絶縁膜よりも大きく、研磨ストッパ膜は層間絶縁膜よりも削られにくい。半導体装置の研磨の進行が研磨ストッパ膜で規制される。研磨が研磨ストッパ膜に至ると、研磨に対する抵抗力が明示的に変化する。凸部外側領域における研磨ストッパ膜の表面高さ位置を、研磨を停止させたい所望の研磨停止高さ位置にあらかじめ設定しておくことにより、その所望の研磨停止高さ位置で正確に研磨を停止させることができる。
【００３１】
研磨に対する抵抗力が大きい研磨ストッパ膜が同一高さの状況で基板に広く分布していることと、研磨が研磨ストッパ膜に至ったときに研磨に対する抵抗力が明示的に変化することとにより、研磨量を基板全面にわたって均一化することが可能となる。すなわち、基板全面におけるゲート電極の存在位置やゲート電極の粗密のパターンのいかんにかかわりなく、所望の研磨停止高さ位置での研磨停止を容易に実現することができる。その結果として、基板面内でゲート電極高さのばらつきの小さい半導体装置を製造することができる。
【００３２】
なお、前記研磨の工程の後で、前記シリサイド化ゲート電極を形成する工程の前に、前記研磨ストッパ膜を除去する工程を有することが好ましい。
【００３３】
なお、上記構成のレベルでは、所望の研磨停止高さ位置について具体的に言及していないが、これについては、ゲート電極上部の保護膜の表面高さ位置に定めてもよいし、ゲート電極上部のシリサイド層の表面高さ位置に定めてもよいし、あるいは保護膜の上部に層間絶縁膜の一部を残す状態で層間絶縁膜の膜厚内所定高さ位置に定めるなど、任意である。
【００３４】
すなわち、上記の半導体装置の製造方法において、前記研磨の工程では、前記保護膜を露出させるまで前記研磨ストッパ膜および前記層間絶縁膜を研磨するという態様がある。
【００３５】
また、上記の半導体装置の製造方法において、前記研磨の工程では、前記シリサイド層を露出させるまで前記研磨ストッパ膜および前記層間絶縁膜を研磨するという態様がある。
【００３６】
また、上記の半導体装置の製造方法において、前記研磨の工程では、前記保護膜の上部の前記層間絶縁膜の膜厚内所定高さ位置を露出させるまで前記研磨ストッパ膜および前記層間絶縁膜を研磨するという態様がある。
【００３７】
また、本発明による半導体装置の製造方法は、
上部にシリサイド層が形成されたゲート電極とゲート電極側壁および分離領域と導電領域の全体を覆うように保護膜を形成する工程と、
前記保護膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上にこの第１の層間絶縁膜よりも研磨に対する抵抗力が大きい研磨ストッパ膜を形成する工程と、
前記研磨ストッパ膜および前記第１の層間絶縁膜を研磨し、前記ゲート電極の存在に起因する凸部領域の外側の領域での前記研磨ストッパ膜の作用により前記ゲート電極上部の前記保護膜で研磨を停止させる工程と、
前記研磨工程の後に、前記シリサイド層上部の前記保護膜を除去して前記シリサイド層を露出させる工程と、
前記シリサイド層が露出した前記ゲート電極の全体をシリサイド化してシリサイド化ゲート電極を形成する工程と、
前記シリサイド化ゲート電極の上部を含めて全体に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜を膜厚調整しつつ平坦化する工程とを含むものである。
【００３８】
この半導体装置の製造方法は、研磨ストッパ膜の作用により、研磨を保護膜の表面高さ位置で正確に停止させるものである。
【００３９】
なお、前記研磨の工程の後で、前記シリサイド化ゲート電極を形成する工程の前に、前記研磨ストッパ膜を除去する工程を有することが好ましい。
【００４０】
上記の半導体装置の製造方法において、研磨を正確にゲート電極上部の保護膜の表面高さ位置で停止させるには、前記第１の層間絶縁膜の形成の工程において、前記ゲート電極および前記ゲート電極側壁の存在に起因する凸部領域の外側の領域での前記第１の層間絶縁膜の表面高さ位置が前記ゲート電極上部の保護膜の表面高さ位置よりも低い条件で前記第１の層間絶縁膜の形成を行い、前記研磨ストッパ膜の形成の工程において、前記凸部外側領域での前記研磨ストッパ膜の表面高さ位置が前記ゲート電極上部の保護膜の表面高さ位置に対して実質的に同一の高さとなる条件で前記研磨ストッパ膜の形成を行うようにする。
【００４１】
また、本発明による半導体装置の製造方法は、
上部にシリサイド層が形成されたゲート電極とゲート電極側壁および分離領域と導電領域の全体を覆うように保護膜を形成する工程と、
前記保護膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上にこの第１の層間絶縁膜よりも研磨に対する抵抗力が大きい研磨ストッパ膜を形成する工程と、
前記研磨ストッパ膜および前記第１の層間絶縁膜を研磨し、前記ゲート電極の存在に起因する凸部領域の外側の領域での前記研磨ストッパ膜の作用により前記ゲート電極上部の前記シリサイド層で研磨を停止させる工程と、
前記研磨の工程の後に、前記シリサイド層上部の前記第１の層間絶縁膜および前記保護膜を除去して前記シリサイド層を露出させる工程と、
前記シリサイド層が露出した前記ゲート電極の全体をシリサイド化してシリサイド化ゲート電極を形成する工程と、
前記シリサイド化ゲート電極の上部を含めて全体に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜を膜厚調整しつつ平坦化する工程とを含むものである。
【００４２】
この半導体装置の製造方法は、研磨ストッパ膜の作用により、研磨をシリサイド層の表面高さ位置で正確に停止させるものである。
【００４３】
なお、前記研磨の工程の後で、前記シリサイド化ゲート電極を形成する工程の前に、前記研磨ストッパ膜を除去する工程を有することが好ましい。
【００４４】
上記の半導体装置の製造方法において、研磨を正確にゲート電極上部のシリサイド層の表面高さ位置で停止させるには、前記第１の層間絶縁膜の形成の工程において、前記ゲート電極および前記ゲート電極側壁の存在に起因する凸部領域の外側の領域での前記第１の層間絶縁膜の表面高さ位置が前記ゲート電極上部の前記シリサイド層の表面高さ位置よりも低い条件で前記第１の層間絶縁膜の形成を行い、前記研磨ストッパ膜の形成の工程において、前記凸部外側領域での前記研磨ストッパ膜の表面高さ位置が前記ゲート電極上部の前記シリサイド層の表面高さ位置に対して実質的に同一の高さとなる条件で前記研磨ストッパ膜の形成を行うようにする。
【００４５】
また、本発明による半導体装置の製造方法は、
上部にシリサイド層が形成されたゲート電極とゲート電極側壁および分離領域と導電領域の全体を覆うように保護膜を形成する工程と、
前記保護膜上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上にこの第１の層間絶縁膜よりも研磨に対する抵抗力が大きい研磨ストッパ膜を形成する工程と、
前記研磨ストッパ膜および前記第１の層間絶縁膜を研磨し、前記ゲート電極の存在に起因する凸部領域の外側の領域での前記研磨ストッパ膜の作用により前記ゲート電極上部の前記保護膜のさらに上部の前記第１の層間絶縁膜の膜厚内所定高さ位置で研磨を停止させる工程と、
前記研磨工程の後に、前記シリサイド層上部の前記第１の層間絶縁膜および前記保護膜を除去して前記シリサイド層を露出させる工程と、
前記シリサイド層が露出した前記ゲート電極の全体をシリサイド化してシリサイド化ゲート電極を形成する工程と、
前記シリサイド化ゲート電極の上部を含めて全体に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜を膜厚調整しつつ平坦化する工程とを含むものである。
【００４６】
この半導体装置の製造方法は、研磨ストッパ膜の作用により、研磨を第１の層間絶縁膜の膜厚内所定高さ位置で正確に停止させるものである。
【００４７】
なお、前記研磨の工程の後で、前記シリサイド化ゲート電極を形成する工程の前に、前記研磨ストッパ膜を除去する工程を有することが好ましい。
【００４８】
上記の半導体装置の製造方法において、研磨を正確にゲート電極上部の第１の層間絶縁膜の膜厚内所定高さ位置で停止させるには、前記第１の層間絶縁膜の形成の工程において、前記ゲート電極および前記ゲート電極側壁の存在に起因する凸部領域の外側の領域での前記第１の層間絶縁膜の表面高さ位置が前記ゲート電極上部の保護膜のさらに上部の前記第１の層間絶縁膜の前記膜厚内所定高さ位置でよりも低い条件で前記第１の層間絶縁膜の形成を行い、前記研磨ストッパ膜の形成の工程において、前記凸部外側領域での前記研磨ストッパ膜の表面高さ位置が前記ゲート電極上部の保護膜のさらに上部の前記第１の層間絶縁膜の所定の膜厚高さに対して実質的に同一の高さとなる条件で前記研磨ストッパ膜の形成を行うようにする。
【００４９】
また、上記の任意の半導体装置の製造方法において、前記研磨ストッパ膜を形成する工程の次に、前記研磨ストッパ膜およびその下部の前記層間絶縁膜を前記ゲート電極の反転パターンでエッチングする工程を有するという態様がある。これによれば、凸部領域の研磨に先立って、研磨ストッパ膜とその下部の層間絶縁膜に対してゲート電極の反転パターンでエッチング処理を行うことにより、基板表面の凹部、凸部の集中度合いを緩和するので、凸部領域に対する研磨において研磨に対する抵抗力が軽減され、研磨効率が向上し、研磨停止がより高精度化される。
【００５０】
また、上記の任意の半導体装置の製造方法において、前記研磨ストッパ膜を形成する工程の次に、前記研磨ストッパ膜の上に前記研磨ストッパ膜よりも研磨に対する抵抗力が小さい研磨均一化用絶縁膜を形成する工程を有し、前記研磨の工程では、前記研磨均一化用絶縁膜、前記研磨ストッパ膜およびその下部の前記層間絶縁膜を研磨するという態様がある。これによれば、研磨ストッパ膜の凸部と凸部の間に研磨均一化用絶縁膜が充填され、この充填部分は研磨に対する抵抗力を発揮し、研磨に対する抵抗力のばらつきを軽減する。すなわち、研磨に対する抵抗力をゲート電極の密集領域と孤立領域で均一化させ、孤立領域のゲート電極周辺のオーバー研磨が抑制される。
【００５１】
また、前記研磨均一化用絶縁膜を形成する工程の次に、前記研磨均一化用絶縁膜、前記研磨ストッパ膜およびその下部の前記層間絶縁膜を前記ゲート電極の反転パターンでエッチングする工程を有するという態様がある。これによれば、研磨均一化用絶縁膜に対し、ゲート電極の反転パターンでエッチング処理を行うことにより、基板表面の凹部、凸部の集中度合いを緩和するので、パターンの粗密差による研磨ばらつきがさらに改善される。
【００５２】
また、上記の任意の半導体装置の製造方法において、前記研磨の工程では、研磨回転機構のトルク検出に基づいて研磨の終点を制御するという態様がある。
【００５３】
また、上記の任意の半導体装置の製造方法において、前記保護膜としてシリコン窒化膜を用いるという態様がある。
【００５４】
また、上記の任意の半導体装置の製造方法において、前記層間絶縁膜としてシリコン酸化膜を用いるという態様がある。
【００５５】
また、上記の任意の半導体装置の製造方法において、前記研磨ストッパ膜としてシリコン窒化膜を用いるという態様がある。
【００５６】
また、上記の任意の半導体装置の製造方法において、前記研磨均一化用絶縁膜としてシリコン酸化膜を用いるという態様がある。
【発明の効果】
【００５７】
本発明によれば、研磨に対する抵抗力が大きい研磨ストッパ膜が同一高さの状況で基板に広く分布させることと、研磨が研磨ストッパ膜に至ったときに研磨に対する抵抗力を明示的に変化させることとにより、研磨量を基板全面にわたって均一化することが可能となる。すなわち、基板全面におけるゲート電極の存在位置やゲート電極の粗密のパターンのいかんにかかわりなく、所望の研磨停止高さ位置での研磨停止を容易に実現することができる。その結果として、基板面内でゲート電極高さのばらつきの小さい半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００５８】
以下、本発明にかかわる半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。
【００５９】
（実施の形態１）
本発明の実施の形態１は、層間絶縁膜上に形成した研磨ストッパ膜によって、半導体装置に対する研磨をゲート電極上部の保護膜（シリコン窒化膜）の表面高さ位置で停止させるものである（図１（ｄ）参照）。
【００６０】
図１および図２は本発明の実施の形態１における半導体装置の製造方法の工程を示す断面図である。本実施の形態の半導体装置の製造方法について、以下にその詳細を説明する。
【００６１】
まず、図１（ａ）に示すように、半導体基板１に素子分離絶縁膜２を形成し、素子分離絶縁膜２で挟まれた素子形成領域にゲート絶縁膜３、ゲート電極４を順次形成する。次に、ゲート電極４をマスクとしてイオン注入を行い、低濃度拡散層５を形成する。次に、ゲート電極４およびゲート絶縁膜３の側面を覆うようにゲート電極側壁６を形成し、ゲート電極側壁６をマスクとして高濃度拡散層７を形成する。次に、半導体装置の全面にニッケル（図示せず）を堆積し、アニールにより、低濃度拡散層５および高濃度拡散層７からなるソース／ドレイン領域とゲート電極４の上部にニッケルのシリサイド層８を形成する。その後、ニッケルを洗浄で除去する。次に、半導体装置の全面、すなわち、ゲート電極４とゲート電極側壁６および分離領域と導電領域の全体を覆うように保護膜（シリコン窒化膜）９を形成する。
【００６２】
次いで図１（ｂ）に示すように、保護膜９上に第１の層間絶縁膜（シリコン酸化膜）１０を形成する。
【００６３】
次いで図１（ｃ）に示すように、第１の層間絶縁膜１０上に研磨ストッパ膜（シリコン窒化膜）１１を形成する。このとき、ゲート電極４およびゲート電極側壁６の存在に起因する凸部領域Ａの外側の領域である凸部外側領域Ｂにおいて、基板表面からの膜厚の合計が、ゲート絶縁膜３およびシリサイド層８を含めてゲート電極４の高さに保護膜９の膜厚を加えたものと同じになるように設定する。すなわち、凸部外側領域Ｂの保護膜９と第１の層間絶縁膜１０と研磨ストッパ膜１１の合計膜厚Ｍ１が、ゲート絶縁膜３、ゲート電極４、シリサイド層８、保護膜９の合計膜厚Ｍ２と等しくなるように設定する。別言すれば、第１の層間絶縁膜１０と研磨ストッパ膜１１の合計膜厚が、ゲート絶縁膜３、ゲート電極４、シリサイド層８の合計膜厚と等しくなるように設定する。
【００６４】
端的には、図１（ｂ）において、凸部外側領域Ｂにおける第１の層間絶縁膜１０の表面高さ位置ｈ１を凸部領域Ａにおける保護膜９の表面高さ位置ｈ２よりも低くするとともに、図１（ｃ）において、凸部外側領域Ｂにおける研磨ストッパ膜１１の表面高さ位置ｈ３を凸部領域Ａにおける保護膜９の表面高さ位置ｈ２に一致させるような膜厚設定にしている。
【００６５】
これにより、次に説明する第１の層間絶縁膜１０の研磨工程において、研磨ストッパ膜１１を効果的に機能させることができるようになる。
【００６６】
次いで図１（ｃ）から図１（ｄ）にかけて示すように、凸部領域Ａにおける研磨ストッパ膜１１と第１の層間絶縁膜１０を研磨する。凸部領域Ａは、凸部外側領域Ｂに比べてゲート電極４の高さ分だけ凸になっているため、研磨の圧力が集中し、凸部領域Ａが優先的に研磨される。その結果、ゲート電極４上部の研磨ストッパ膜１１および第１の層間絶縁膜１０は研磨で除去される。また、シリコン窒化膜で形成されている研磨ストッパ膜１１は、その研磨レートが第１の層間絶縁膜１０よりも小さく、研磨に対する抵抗力がより大きい。凸部外側領域Ｂでは、研磨に対する抵抗力が大きくて削られにくい研磨ストッパ膜１１によって研磨の進行が阻止され、結果的に凸部領域Ａのみが研磨されることになる。すなわち、ゲート電極４上部の研磨ストッパ膜１１および第１の層間絶縁膜１０が研磨除去される。ゲート電極４上部の保護膜９が露出するに至ると、基板上の凹凸がなくなるとともに、凸部外側領域Ｂの研磨ストッパ膜１１に至る。この研磨ストッパ膜１１は基板に広く分布している。半導体装置の研磨の進行が研磨ストッパ膜１１で規制される。研磨が研磨ストッパ膜１１に至ると、研磨に対する抵抗力が明示的に変化する。この明示的な変化を回転トルク計測器等によって検出することをもって、凸部外側領域Ｂの研磨ストッパ膜１１で正確に研磨を停止させることができる。それは、すなわち、上記の膜厚設定により、凸部外側領域Ｂにおける研磨ストッパ膜１１の表面高さ位置ｈ３を凸部領域Ａにおける保護膜９の表面高さ位置ｈ２に一致させているからである。このようにして、過剰研磨や研磨不足を防止する。
【００６７】
次いで図２（ａ）に示すように、研磨ストッパ膜１１を除去するとともに、保護膜９のうちゲート電極４上の部分を除去する。
【００６８】
次いで図２（ｂ）に示すように、半導体基板の全面にシリサイド金属であるニッケルをスパッタリング法で堆積し、アニールによってゲート電極全体をニッケルでシリサイド化する（シリサイド化ゲート電極）。その後、ニッケルを洗浄で除去する。
【００６９】
次いで図２（ｃ）に示すように、半導体装置の全面を覆うように第２の層間絶縁膜（シリコン酸化膜）１２を形成する。
【００７０】
次いで図２（ｃ）から図２（ｄ）にかけて示すように、研磨によって第２の層間絶縁膜１２の表面を平坦化し、所定の膜厚調整を行う。この平坦化のとき、初期段差に関してその凹凸分布の偏りが従来よりも緩和されているために、より平坦な仕上がり形状を得ることができる。
【００７１】
図１（ｄ）において、研磨ストッパ膜１１で研磨を停止させる動作について説明する。研磨装置は、図１７に示す従来の研磨装置と同様であるとする。
【００７２】
研磨の初期段階では、ゲート電極４上部の研磨ストッパ膜１１が優先的に研磨される。次にゲート電極４上の第１の層間絶縁膜１０が現れる。このとき、研磨ストッパ膜１１と第１の層間絶縁膜１０との界面を通過する。第１の層間絶縁膜１０よりも研磨ストッパ膜１１の方が研磨に対する抵抗力が大きく、研磨定盤の回転トルクが大きくなる。しかし、研磨の最初は基板表面に占める研磨ストッパ膜１１の割合が小さいため、研磨定盤のトルクの変化が小さく、研磨ストッパ膜１１と第１の層間絶縁膜１０との界面でのトルク変化は検出されない。
【００７３】
研磨が進行し、研磨面が凸部外側領域Ｂの研磨ストッパ膜（シリコン窒化膜）１１に達すると、研磨定盤２１の回転トルクに大きな変化が得られる。この変化を回転トルク計測器２６で検出することによって、正確に研磨ストッパ膜１１で研磨を停止することができる。したがって、過剰研磨や研磨不足を防止することができる。
【００７４】
なお、上記では、研磨定盤２１のトルク検出を利用したが、基板保持台２４を初めとする他の回転機構のトルク検出を利用してもよい。
【００７５】
本実施の形態の半導体装置の製造方法によれば、研磨ストッパ膜１１によって研磨を正確にゲート電極４上部の保護膜９の表面高さ位置で停止できるため、基板面内でのゲート電極の高さばらつきを低減することができる。
【００７６】
また、研磨ストッパ膜１１で研磨を停止させるときに、ほぼ基板全面に研磨ストッパ膜１１が現れるために、従来よりも大きいトルク変化を利用でき、正確なゲート電極上部の保護膜（シリコン窒化膜）での膜止めが可能である。
【００７７】
（変形の態様１）
図３および図４は本発明の実施の形態１の変形の態様１における半導体装置の製造方法の工程を示す断面図である。
【００７８】
この半導体装置の製造方法は、研磨ストッパ膜とその下の層間絶縁膜をゲート電極の反転パターンでエッチングすることによって研磨の負荷を軽減するものであり、以下にその詳細を説明する。
【００７９】
まず、図３（ａ）に示すように、上記の図１（ａ）と同様の経過を経て、ゲート電極４とゲート電極側壁６の形成後、ゲート電極４上とソース／ドレイン上にニッケルのシリサイド層８を形成する。その後、ゲート電極４とゲート電極側壁６および分離領域と導電領域の全体を覆うように保護膜（シリコン窒化膜）９を形成する。
【００８０】
次いで図３（ｂ）に示すように、保護膜９上に第１の層間絶縁膜（シリコン酸化膜）１０を形成する。
【００８１】
次いで図３（ｃ）に示すように、第１の層間絶縁膜１０上に研磨ストッパ膜（シリコン窒化膜）１１を形成する。このとき、凸部外側領域Ｂにおいて、基板表面からの膜厚の合計が、ゲート絶縁膜３およびシリサイド層８を含めてゲート電極４の高さに保護膜９の膜厚を加えたものと同じになるように設定する。すなわち、第１の層間絶縁膜１０と研磨ストッパ膜１１の合計膜厚が、ゲート絶縁膜３、ゲート電極４、シリサイド層８の合計膜厚と等しくなるように設定する。ここまでは、上記実施の形態１の基本の態様と同様である。
【００８２】
次いで図３（ｄ）に示すように、研磨ストッパ膜１１と第１の層間絶縁膜１０に対し、ゲート電極４の反転マスクでエッチング処理を行う。このときエッチングは、ゲート電極４上の保護膜９にも届くように設計する。この反転マスク処理によって、基板表面の凸部が選択的に研磨されるため、基板表面の凹部、凸部の集中度合いを緩和することができる。
【００８３】
次いで図３（ｄ）から図３（ｅ）にかけて示すように、半導体装置を研磨する。反転マスク処理のあとで残留した研磨ストッパ膜１１および第１の層間絶縁膜１０の表面段差は研磨で容易に除去され、ゲート電極４上の保護膜９で研磨を停止させる。
【００８４】
次いで図４（ａ）に示すように、研磨ストッパ膜１１を除去するとともに、保護膜９のうちゲート電極４上の部分を除去して開孔を行う。
【００８５】
次いで図４（ｂ）に示すように、全面にシリサイド金属であるニッケルをスパッタリング法で堆積し、アニールによってゲート電極全体をニッケルでシリサイド化する（シリサイド化ゲート電極）。その後、ニッケルのみを洗浄で除去する。
【００８６】
次いで図４（ｃ）に示すように、半導体装置の全面を覆うように第２の層間絶縁膜（シリコン酸化膜）１２を形成する。
【００８７】
次いで図６（ｄ）から図４（ｄ）にかけて示すように、研磨によって第２の層間絶縁膜１２の表面を平坦化し、所定の膜厚調整を行う。この平坦化のとき、初期段差に関してその凹凸分布の偏りが従来よりも緩和されているために、より平坦な仕上がり形状を得ることができる。
【００８８】
この変形の態様１によれば、凸部領域Ａの研磨に先立って、研磨ストッパ膜１１と第１の層間絶縁膜１０に対してゲート電極４の反転マスクでエッチング処理を行うことにより基板表面の凹部、凸部の集中度合いを緩和するので、凸部領域Ａに対する研磨において研磨に対する抵抗力を軽減し、研磨効率を向上させるとともに、研磨停止をより高精度化することができる。
【００８９】
なお、上記では、ゲート電極４上の保護膜９で研磨を停止させるとしたが、反転マスクのエッチング処理の膜厚と研磨ストッパ膜１１直下の第１の層間絶縁膜１０の膜厚を調整することによって、ゲート電極４上部のシリサイド層８で研磨を停止させてもよいし、ゲート電極４上の保護膜９上に第１の層間絶縁膜１０の一部を残して研磨を停止させてもよい。
【００９０】
（変形の態様２）
図５および図６は本発明の実施の形態１の変形の態様２における半導体装置の製造方法の工程を示す断面図である。
【００９１】
この半導体装置の製造方法は、層間絶縁膜上に形成した研磨ストッパ膜の上に、さらに研磨均一化用絶縁膜を形成して、研磨に対する抵抗力を均一化するものであり、以下にその詳細を説明する。
【００９２】
まず、図５（ａ）に示すように、上記の図１（ａ）と同様の経過を経て、ゲート電極４とゲート電極側壁６の形成後、ゲート電極４上とソース／ドレイン上にニッケルのシリサイド層８を形成する。その後、ゲート電極４とゲート電極側壁６および分離領域と導電領域の全体を覆うように保護膜（シリコン窒化膜）９を形成する。
【００９３】
次いで図５（ｂ）に示すように、保護膜９上に第１の層間絶縁膜（シリコン酸化膜）１０を形成する。
【００９４】
次いで図５（ｃ）に示すように、第１の層間絶縁膜１０上に研磨ストッパ膜（シリコン窒化膜）１１を形成する。このとき、凸部外側領域Ｂにおいて、基板表面からの膜厚の合計が、ゲート絶縁膜３およびシリサイド層８を含めてゲート電極４の高さに保護膜９の膜厚を加えたものと同じになるように設定する。すなわち、第１の層間絶縁膜１０と研磨ストッパ膜１１の合計膜厚が、ゲート絶縁膜３、ゲート電極４、シリサイド層８の合計膜厚と等しくなるように設定する。ここまでは、上記実施の形態１の基本の態様と同様である。
【００９５】
次いで図５（ｄ）に示すように、研磨ストッパ膜１１上に、さらに研磨均一化用絶縁膜（シリコン酸化膜）１３を形成する。
【００９６】
次いで図５（ｄ）から図６（ａ）にかけて示すように、研磨均一化用絶縁膜１３、研磨ストッパ膜１１、第１の層間絶縁膜１０を研磨する。実施の形態１と同様に、凸部領域Ａはゲート電極４の高さ分だけ凸になっているため、研磨の圧力が集中し、凸部領域Ａが優先的に研磨される。その結果、ゲート電極４上の研磨均一化用絶縁膜１３、研磨ストッパ膜１１、第１の層間絶縁膜１０は研磨で除去される。
【００９７】
ここで、実施の形態１の基本の態様と比較する。基本の態様の場合には、研磨ストッパ膜１１の凸部と凸部との間が空間となっている。凸部領域Ａで研磨ストッパ膜１１と第１の層間絶縁膜１０を研磨している際に、この空間部分には研磨に対する抵抗力がない。すなわち、基板の全面にわたって凸部と空間部分とが散在しており、このパターンの粗密差のために、この研磨に対する抵抗力は、ゲート電極４の密集領域に比べて孤立領域の方が小さくなる。すなわち密集領域に比べて孤立領域の方が研磨に対する抵抗力が小さい。このことに起因して、孤立領域では密集領域よりも研磨の進行が速くなる。孤立領域ではゲート電極周辺のストッパ膜が消失してオーバー研磨の傾向がでる。
【００９８】
これに対して変形の態様２では、研磨ストッパ膜１１の上にさらに研磨均一化用絶縁膜１３を形成し、研磨ストッパ膜１１の凸部と凸部の間に研磨均一化用絶縁膜１３が充填された状態となっている。この充填部分は研磨に対する抵抗力を発揮し、研磨に対する抵抗力のばらつきを軽減する。すなわち、研磨に対する抵抗力を密集領域と孤立領域で均一化させることができる。凸部が平坦化された段階で、凸部外側領域Ｂの研磨ストッパ膜１１によって研磨を停止させることができる。孤立領域のゲート電極周辺の研磨ストッパ膜１１を消失させることなく、基板面内すべてのゲート電極に対して、ゲート電極４上部の保護膜９で研磨を停止させることができる。この段階で、原則的に、研磨均一化用絶縁膜１３はすべて研磨除去されていることになる。
【００９９】
次いで図６（ｂ）に示すように、研磨ストッパ膜１１を除去するとともに、保護膜９のうちゲート電極４上の部分を除去して開孔を行う。
【０１００】
次いで図６（ｃ）に示すように、全面にシリサイド金属であるニッケルをスパッタリング法で堆積し、アニールによってゲート電極全体をニッケルでシリサイド化する（シリサイド化ゲート電極）。その後、ニッケルのみを洗浄で除去する。
【０１０１】
次いで図６（ｄ）に示すように、半導体装置の全面を覆うように第２の層間絶縁膜（シリコン酸化膜）１２を形成する。
【０１０２】
次いで図６（ｄ）から図６（ｅ）にかけて示すように、研磨によって第２の層間絶縁膜１２の表面を平坦化し、所定の膜厚調整を行う。この平坦化のとき、初期段差に関してその凹凸分布の偏りが従来よりも緩和されているために、より平坦な仕上がり形状を得ることができる。
【０１０３】
この変形の態様２によれば、研磨均一化用絶縁膜１３の存在により基本の態様に比べて、孤立領域でのゲート電極のオーバー研磨を抑制することができる。
【０１０４】
なお、上記では、ゲート電極４上の保護膜９で研磨を停止させるとしたが、第１の層間絶縁膜１０の膜厚を調整することによって、ゲート電極４上部のシリサイド層８で研磨を停止させてもよいし、ゲート電極４上の保護膜９上に第１の層間絶縁膜１０の一部を残して研磨を停止させてもよい。これらについては、後述の実施の形態２や実施の形態３で説明する。
【０１０５】
（変形の態様３）
なお、図７および図８に示すように、上記の変形の態様２において、さらに研磨均一化用絶縁膜を反転パターンでエッチングして、研磨の負荷をさらに軽減するものもある。
【０１０６】
図７（ａ）〜（ｄ）は図５（ａ）〜（ｄ）と同様である。次いで図７（ｅ）に示すように、研磨均一化用絶縁膜１３に対し、ゲート電極４の反転マスクでエッチング処理を行う。この反転マスク処理によって、基板表面の凹部、凸部の集中度合いを緩和することができる。図８（ａ）〜（ｅ）は図６（ａ）〜（ｅ）と同様である。
【０１０７】
この場合、凸部領域Ａの研磨に先立って、研磨均一化用絶縁膜１３に対してゲート電極４の反転マスクでエッチング処理を行うことにより基板表面の凹部、凸部の集中度合いを緩和するので、凸部領域Ａに対する研磨において研磨に対する抵抗力を軽減し、研磨効率を向上させるとともに、研磨停止をより高精度化して、孤立領域でのゲート電極のオーバー研磨を確実に抑制することができる。変形の態様２よりもさらにパターンの粗密差による研磨ばらつきを改善することができる。
【０１０８】
なお、上記では、ゲート電極４上の保護膜９で研磨を停止させるとしたが、第１の層間絶縁膜１０の膜厚を調整することによって、ゲート電極４上部のシリサイド層８で研磨を停止させてもよいし、ゲート電極４上の保護膜９上に第１の層間絶縁膜１０の一部を残して研磨を停止させてもよい。
【０１０９】
以上をまとめると、本実施の形態１によれば、研磨ストッパ膜１１によって研磨を正確にゲート電極４上部の保護膜９の表面高さ位置で停止できるため、基板面内、およびパターン依存のゲート電極高さのばらつきを低減することができる。
【０１１０】
また、研磨ストッパ膜１１で研磨を停止させるときに、ほぼ基板全面に研磨ストッパ膜１１が現れるために、従来よりも大きいトルク変化を利用でき、正確なゲート電極上部の保護膜（シリコン窒化膜）での膜止めが可能である。
【０１１１】
（実施の形態２）
本発明の実施の形態２は、層間絶縁膜上に形成した研磨ストッパ膜によって、半導体装置に対する研磨をゲート電極上部のシリサイド層の表面高さ位置で停止させるものである（図９（ｄ）参照）。
【０１１２】
図９および図１０は本発明の実施の形態２における半導体装置の製造方法の工程を示す断面図である。本実施の形態の半導体装置の製造方法について、以下にその詳細を説明する。
【０１１３】
まず、図９（ａ）に示すように、半導体基板１に素子分離絶縁膜２を形成し、素子分離絶縁膜２で挟まれた素子形成領域にゲート絶縁膜３、ゲート電極４を順次形成する。次に、ゲート電極４をマスクとしてイオン注入を行い、低濃度拡散層５を形成する。次に、ゲート電極４およびゲート絶縁膜３の側面を覆うようにゲート電極側壁６を形成し、ゲート電極側壁６をマスクとして高濃度拡散層７を形成する。次に、半導体装置の全面にニッケル（図示せず）を堆積し、アニールにより、低濃度拡散層５および高濃度拡散層７からなるソース／ドレイン領域とゲート電極４の上部にニッケルのシリサイド層８を形成する。その後、ニッケルを洗浄で除去する。次に、半導体装置の全面、すなわち、ゲート電極４とゲート電極側壁６および分離領域と導電領域の全体を覆うように保護膜（シリコン窒化膜）９を形成する。
【０１１４】
次いで図９（ｂ）に示すように、保護膜９上に第１の層間絶縁膜（シリコン酸化膜）１０を形成する。この第１の層間絶縁膜１０の膜厚は、実施の形態１の場合の第１の層間絶縁膜１０よりも小さく設定されている。その理由は、実施の形態１の場合に研磨停止するのが保護膜９であるのに対して、本実施の形態ではシリサイド層８で研磨停止させるからである。
【０１１５】
次いで図９（ｃ）に示すように、第１の層間絶縁膜１０上に研磨ストッパ膜（シリコン窒化膜）１１を形成する。このとき、凸部外側領域Ｂにおいて、基板表面からの膜厚の合計が、ゲート絶縁膜３およびシリサイド層８を含めてゲート電極４の高さと同じになるように設定する。すなわち、凸部外側領域Ｂの保護膜９と第１の層間絶縁膜１０と研磨ストッパ膜１１の合計膜厚Ｍ１が、ゲート絶縁膜３、ゲート電極４、シリサイド層８の合計膜厚Ｍ３と等しくなるように設定する。
【０１１６】
端的には、図９（ｂ）において、凸部外側領域Ｂにおける第１の層間絶縁膜１０の表面高さ位置ｈ１を凸部領域Ａにおけるシリサイド層８の表面高さ位置ｈ３よりも低くするとともに、図９（ｃ）において、凸部外側領域Ｂにおける研磨ストッパ膜１１の表面高さ位置ｈ４を凸部領域Ａにおけるシリサイド層８の表面高さ位置ｈ３に一致させるような膜厚設定にしている。
【０１１７】
これにより、次に説明する第１の層間絶縁膜１０の研磨工程において、研磨ストッパ膜１１を効果的に機能させることができるようになる。
【０１１８】
次いで図９（ｃ）から図９（ｄ）にかけてに示すように、凸部領域Ａにおける研磨ストッパ膜１１と第１の層間絶縁膜１０と保護膜９を研磨する。凸部領域Ａは、凸部外側領域Ｂに比べてゲート電極４の高さ分だけ凸になっているため、研磨の圧力が集中し、凸部領域Ａが優先的に研磨される。その結果、ゲート電極４上部の研磨ストッパ膜１１、第１の層間絶縁膜１０および保護膜９は研磨で除去される。また、シリコン窒化膜で形成されている研磨ストッパ膜１１は、その研磨レートが第１の層間絶縁膜１０よりも小さく、研磨に対する抵抗力がより大きい。凸部外側領域Ｂでは、研磨に対する抵抗力が大きくて削られにくい研磨ストッパ膜１１によって研磨の進行が阻止され、結果的に凸部領域Ａのみが研磨されることになる。すなわち、ゲート電極４上部の研磨ストッパ膜１１、第１の層間絶縁膜１０および保護膜９が研磨除去される。ゲート電極４上部のシリサイド層８が露出するに至ると、基板上の凹凸がなくなるとともに、凸部外側領域Ｂの研磨ストッパ膜１１に至る。この研磨ストッパ膜１１は基板に広く分布している。半導体装置の研磨の進行が研磨ストッパ膜１１で規制される。研磨が研磨ストッパ膜１１に至ると、研磨に対する抵抗力が明示的に変化する。この明示的な変化を回転トルク計測器等によって検出することをもって、凸部外側領域Ｂの研磨ストッパ膜１１で正確に研磨を停止させることができる。それは、すなわち、上記の膜厚設定により、凸部外側領域Ｂにおける研磨ストッパ膜１１の表面高さ位置ｈ４を凸部領域Ａにおけるシリサイド層８の表面高さ位置ｈ３に一致させているからである。このようにして、過剰研磨や研磨不足を防止する。
【０１１９】
次いで図１０（ａ）に示すように、研磨ストッパ膜１１を除去する。
【０１２０】
次いで図１０（ｂ）に示すように、半導体基板の全面にシリサイド金属であるニッケルをスパッタリング法で堆積し、アニールによってゲート電極全体をニッケルでシリサイド化する（シリサイド化ゲート電極）。その後、ニッケルのみを洗浄で除去する。
【０１２１】
次いで図１０（ｃ）に示すように、半導体装置の全面を覆うように第２の層間絶縁膜（シリコン酸化膜）１２を形成する。
【０１２２】
次いで図１０（ｃ）から図１０（ｄ）にかけて示すように、研磨によって第２の層間絶縁膜１２の表面を平坦化し、所定の膜厚調整を行う。この平坦化のとき、初期段差に関してその凹凸分布の偏りが従来よりも緩和されているために、より平坦な仕上がり形状を得ることができる。
【０１２３】
図９（ｄ）において、研磨ストッパ膜１１で研磨を停止させる動作については、実施の形態１の場合と同様であるので説明を省略する。
【０１２４】
本実施の形態の半導体装置の製造方法によれば、研磨ストッパ膜１１によって研磨を正確にゲート電極４上部のシリサイド層８の表面高さ位置で停止できるため、基板面内でのゲート電極の高さばらつきを低減することができる。
【０１２５】
（実施の形態３）
本発明の実施の形態３は、層間絶縁膜上に形成した研磨ストッパ膜によって、半導体装置に対する研磨をゲート電極上部の層間絶縁膜の膜厚内所定高さ位置で停止させるものである（図１１（ｄ）参照）。
【０１２６】
図１１および図１２は本発明の実施の形態３における半導体装置の製造方法の工程を示す断面図である。本実施の形態の半導体装置の製造方法について、以下にその詳細を説明する。
【０１２７】
まず、図１１（ａ）に示すように、半導体基板１に素子分離絶縁膜２を形成し、素子分離絶縁膜２で挟まれた素子形成領域にゲート絶縁膜３、ゲート電極４を順次形成する。次に、ゲート電極４をマスクとしてイオン注入を行い、低濃度拡散層５を形成する。次に、ゲート電極４およびゲート絶縁膜３の側面を覆うようにゲート電極側壁６を形成し、ゲート電極側壁６をマスクとして高濃度拡散層７を形成する。次に、半導体装置の全面にニッケル（図示せず）を堆積し、アニールにより、低濃度拡散層５および高濃度拡散層７からなるソース／ドレイン領域とゲート電極４の上部にニッケルのシリサイド層８を形成する。その後、ニッケルを洗浄で除去する。次に、半導体装置の全面、すなわち、ゲート電極４とゲート電極側壁６および分離領域と導電領域の全体を覆うように保護膜（シリコン窒化膜）９を形成する。
【０１２８】
次いで図１１（ｂ）に示すように、保護膜９上に第１の層間絶縁膜（シリコン酸化膜）１０を形成する。この第１の層間絶縁膜１０の膜厚は、実施の形態１の場合の第１の層間絶縁膜１０よりも大きく設定されている。その理由は、実施の形態１の場合に研磨停止するのが保護膜９であるのに対して、本実施の形態ではゲート電極４の上部の第１の層間絶縁膜１０の膜厚内所定高さ位置で研磨停止させるからである。
【０１２９】
次いで図１１（ｃ）に示すように、第１の層間絶縁膜１０上に研磨ストッパ膜（シリコン窒化膜）１１を形成する。このとき、凸部外側領域Ｂにおいて、基板表面からの膜厚の合計が、ゲート絶縁膜３およびシリサイド層８を含めてゲート電極４の高さに保護膜９の膜厚と残したい第１の層間絶縁膜１０の所定の膜厚Ｔを加えたものと同じになるように設定する。すなわち、凸部外側領域Ｂの保護膜９と第１の層間絶縁膜１０と研磨ストッパ膜１１の合計膜厚Ｍ１が、ゲート絶縁膜３、ゲート電極４、シリサイド層８、保護膜９および残したい第１の層間絶縁膜１０の所定の膜厚Ｔの合計膜厚Ｍ４と等しくなるように設定する。
【０１３０】
端的には、図１１（ｂ）において、凸部外側領域Ｂにおける第１の層間絶縁膜１０の表面高さ位置ｈ１を凸部領域Ａにおけるシリサイド層８の表面から寸法Ｔだけ高い高さ位置ｈ５よりも低くするとともに、図１１（ｃ）において、凸部外側領域Ｂにおける研磨ストッパ膜１１の表面高さ位置ｈ６を凸部領域Ａにおけるシリサイド層８の表面から寸法Ｔだけ高い高さ位置ｈ５に一致させるような膜厚設定にしている。例えば、ゲート電極４の１００ｎｍに対して第１の層間絶縁膜１０を２５０ｎｍを残すことが望ましい。
【０１３１】
これにより、次に説明する第１の層間絶縁膜１０の研磨工程において、研磨ストッパ膜１１を効果的に機能させることができるようになる。
【０１３２】
次いで図１１（ｃ）から図１１（ｄ）にかけて示すように、凸部領域Ａにおける研磨ストッパ膜１１と第１の層間絶縁膜１０を研磨する。凸部領域Ａは、凸部外側領域Ｂに比べてゲート電極４の高さ分だけ凸になっているため、研磨の圧力が集中し、凸部領域Ａが優先的に研磨される。その結果、ゲート電極４上部の研磨ストッパ膜１１および第１の層間絶縁膜１０の一部は研磨で除去される。また、シリコン窒化膜で形成されている研磨ストッパ膜１１は、その研磨レートが第１の層間絶縁膜１０よりも小さく、研磨に対する抵抗力がより大きい。凸部外側領域Ｂでは、研磨に対する抵抗力が大きくて削られにくい研磨ストッパ膜１１によって研磨の進行が阻止され、結果的に凸部領域Ａのみが研磨されることになる。すなわち、ゲート電極４上部の研磨ストッパ膜１１および第１の層間絶縁膜１０の一部が研磨除去される。ゲート電極４上部の第１の層間絶縁膜１０が所定の膜厚Ｔに到達したら、基板上の凹凸がなくなるとともに、凸部外側領域Ｂの研磨ストッパ膜１１に至る。この研磨ストッパ膜１１は基板に広く分布している。半導体装置の研磨の進行が研磨ストッパ膜１１で規制される。研磨が研磨ストッパ膜１１に至ると、研磨に対する抵抗力が明示的に変化する。この明示的な変化を回転トルク計測器等によって検出することをもって、凸部外側領域Ｂの研磨ストッパ膜１１で正確に研磨を停止させることができる。それは、すなわち、上記の膜厚設定により、凸部外側領域Ｂにおける研磨ストッパ膜１１の表面高さ位置ｈ６を凸部領域Ａにおける保護膜９上の膜厚Ｔの第１の層間絶縁膜１０の表面高さ位置ｈ５に一致させているからである。このようにして、過剰研磨や研磨不足を防止する。
【０１３３】
次いで図１２（ａ）に示すように、研磨ストッパ膜１１を除去するとともに、保護膜９と第１の層間絶縁膜１０のうちゲート電極４上の部分を除去して開孔を行う。
【０１３４】
次いで図１２（ｂ）に示すように、半導体基板の全面にシリサイド金属であるニッケルをスパッタリング法で堆積し、アニールによってゲート電極全体をニッケルでシリサイド化する（シリサイド化ゲート電極）。その後、ニッケルのみを洗浄で除去する。
【０１３５】
次いで図１２（ｃ）に示すように、半導体装置の全面を覆うように第２の層間絶縁膜（シリコン酸化膜）１２を形成する。
【０１３６】
次いで図１２（ｃ）から図１２（ｄ）にかけて示すように、研磨によって第２の層間絶縁膜１２の表面を平坦化し、所定の膜厚調整を行う。この平坦化のとき、初期段差に関してその凹凸分布の偏りが従来よりも緩和されているために、より平坦な仕上がり形状を得ることができる。
【０１３７】
本実施の形態の半導体装置の製造方法によれば、研磨ストッパ膜１１によって研磨を正確にゲート電極４上部の第１の層間絶縁膜１０の膜厚内所定高さ位置で停止できるため、基板面内でのゲート電極の高さばらつきを低減することができる。
【０１３８】
なお、上記の各実施の形態では、シリサイド金属をニッケルとしたが、コバルトやチタンでもよい。
【０１３９】
なお、上記の各実施の形態において、ゲート電極４上で研磨を停止させる高さ位置を調整することによって、ｎ型とｐ型のトランジスタで仕事関数を調整することができる。例えば、ゲート電極４上で残留した第１の層間絶縁膜１０または保護膜９をマスクにして、ｎ型、ｐ型のゲート電極に別々に不純物イオン注入して仕事関数を調整して、しきい値電圧を調整することができる。
【産業上の利用可能性】
【０１４０】
ゲート電極全体をシリサイド化する技術は、最先端の微細で高集積の半導体集積回路に必要不可欠であり、その形成には研磨が必要である。本発明の半導体装置の製造方法を適用することによって、トランジスタの消費電力を低減することができる。低消費電力で高性能なトランジスタを有する半導体集積回路は、高速で多機能なシステムＬＳＩとして、デジタル家電や携帯電話等に搭載するものとして有用である。
【図面の簡単な説明】
【０１４１】
【図１】本発明の実施の形態１における半導体装置の製造方法の工程断面図（その１）
【図２】本発明の実施の形態１における半導体装置の製造方法の工程断面図（その２）
【図３】本発明の実施の形態１の変形の態様１における半導体装置の製造方法の工程断面図（その１）
【図４】本発明の実施の形態１の変形の態様１における半導体装置の製造方法の工程断面図（その２）
【図５】本発明の実施の形態１の変形の態様２における半導体装置の製造方法のゲート電極の孤立領域と密集領域との工程断面図（その１）
【図６】本発明の実施の形態１の変形の態様２における半導体装置の製造方法のゲート電極の孤立領域と密集領域との工程断面図（その２）
【図７】本発明の実施の形態１の変形の態様３における半導体装置の製造方法のゲート電極の孤立領域と密集領域との工程断面図（その１）
【図８】本発明の実施の形態１の変形の態様３における半導体装置の製造方法のゲート電極の孤立領域と密集領域との工程断面図（その２）
【図９】本発明の実施の形態２における半導体装置の製造方法の工程断面図（その１）
【図１０】本発明の実施の形態２における半導体装置の製造方法の工程断面図（その２）
【図１１】本発明の実施の形態３における半導体装置の製造方法の工程断面図（その１）
【図１２】本発明の実施の形態３における半導体装置の製造方法の工程断面図（その２）
【図１３】従来の半導体装置の製造方法の工程断面図（その１）
【図１４】従来の半導体装置の製造方法の工程断面図（その２）
【図１５】別の従来の半導体装置の製造方法の工程断面図（その１）
【図１６】別の従来の半導体装置の製造方法の工程断面図（その２）
【図１７】従来の研磨装置の概略構成図
【図１８】従来の半導体装置の製造方法におけるゲート電極の孤立領域と密集領域との工程断面図
【符号の説明】
【０１４２】
１  半導体基板
２  素子分離絶縁膜
３  ゲート絶縁膜
４  ゲート電極
５  低濃度拡散層
６  ゲート電極側壁
７  高濃度拡散層
８  シリサイド層
９  保護膜（シリコン窒化膜）
１０  第１の層間絶縁膜（シリコン酸化膜）
１１  研磨ストッパ膜（シリコン窒化膜）
１２  第２の層間絶縁膜（シリコン酸化膜）
１３  研磨均一化用絶縁膜
２１  研磨定盤
２２  研磨パッド
２３  基板
２４  基板保持台
２５  研磨液
２６  回転トルク計測器
２７  回転制御装置
【図１】
2007208118.tif 000003
【図２】
2007208118.tif 000004
【図３】
2007208118.tif 000005
【図４】
2007208118.tif 000006
【図５】
2007208118.tif 000007
【図６】
2007208118.tif 000008
【図７】
2007208118.tif 000009
【図８】
2007208118.tif 000010
【図９】
2007208118.tif 000011
【図１０】
2007208118.tif 000012
【図１１】
2007208118.tif 000013
【図１２】
2007208118.tif 000014
【図１３】
2007208118.tif 000015
【図１４】
2007208118.tif 000016
【図１５】
2007208118.tif 000017
【図１６】
2007208118.tif 000018
【図１７】
2007208118.tif 000019
【図１８】
2007208118.tif 000020