(57)【要約】【課題】製品ウェーハの製造プロセスにおいて、強誘電体キャパシタ上の絶縁膜の膜厚を、インラインで光学測定する。【解決手段】半導体基板上に強誘電体キャパシタ（２５）を形成し、前記強誘電体キャパシタを覆う絶縁膜（２８）を形成し、前記強誘電体キャパシタの電極上、たとえば下部電極（２１）の引き出し領域（Ａ）で、前記絶縁膜の膜厚を光学測定する。【選択図】図３
2007180191.tif 000002
【特許請求の範囲】
【請求項１】
基板上に強誘電体キャパシタを形成し、
前記強誘電体キャパシタを覆う絶縁膜を形成し、
前記強誘電体キャパシタの電極上で、前記絶縁膜の膜厚を光学測定する
ステップを含むことを特徴とする膜厚測定方法。
【請求項２】
前記強誘電体キャパシタは、下部電極が引き出し領域を有する形状に形成され、
前記下部電極の引き出し領域で、前記絶縁膜の膜厚を光学測定する
ことを特徴とする請求項１に記載の膜厚測定方法。
【請求項３】
前記強誘電体キャパシタは、上部電極が反射率の高い材料で形成され、
前記上部電極上で、前記絶縁膜の膜厚を光学測定する
ことを特徴とする請求項１に記載の膜厚測定方法。
【請求項４】
前記強誘電体キャパシタの上部電極と下部電極の少なくとも一方を、Ｔｉ、ＴｉＮ、Ａｌ、Ｐｔ、Ｉｒのいずれかを用いて形成することを特徴とする請求項１に記載の膜厚測定方法。
【請求項５】
半導体基板上に強誘電体キャパシタを形成し、
前記強誘電体キャパシタを覆う絶縁膜を形成し、
前記強誘電体キャパシタの電極上で、前記絶縁膜の膜厚を光学測定し、
前記測定した膜厚に基づいて、研磨量を決定し、
前記研磨量に基づいて、前記絶縁膜を研磨して平坦化する
ステップを含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記磨された絶縁膜の膜厚を、前記強誘電体キャパシタの電極上で光学測定し、
前記研磨された絶縁膜の膜厚が所定の値に達しない場合に、当該絶縁膜をさらに研磨する
ステップをさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記強誘電体キャパシタは、下部電極が引き出し領域を有する形状に形成され、
前記下部電極の引き出し領域で、前記絶縁膜の膜厚を光学測定する
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜の形成に先立って、強誘電体キャパシタを覆うキャパシタ保護膜を形成し、
前記絶縁膜のターゲット膜厚値を設定する
ステップをさらに含み、前記ターゲット膜厚値は、前記絶縁膜の設計膜厚と、前記キャパシタ保護膜の設計膜厚との合計である
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記光学測定は、前記強誘電体キャパシタの電極で反射される反射光を利用して、インラインで行なわれることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、  半導体装置の膜厚測定に関し、特に、強誘電体キャパシタ形成後の絶縁膜形成における膜厚測定方法と、これを利用した半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の成膜／研磨プロセスでは、歩留まりを向上させ、装置の信頼性を担保するために、リアルタイムで膜厚を測定してプロセスを管理、制御することが必要とされる。特に、素子上に形成されるスパッタ膜厚の管理は素子の特性にも影響し、その制御は重要である。
【０００３】
しかし、強誘電体メモリ（ＦｅＲＡＭ）形成後の絶縁膜の形成において、これまで製品膜厚管理に関する適切な手法がなかったため、規格保証が不可能であった。原因としては、シリコン基板上に積層される膜構造が複雑であり、光学膜厚測定における精度が低くなること、また、金属表面での反射を利用する場合でも、材料によっては、反射率が低いために測定できないこと等が考えられる。
【０００４】
図１および図２は、ＦｅＲＡＭ製造プロセスにおける従来の膜厚測定方法の問題点を説明するための図である。図１の例では、シリコン基板上のトランジスタ（不図示）上に堆積される第１層間絶縁膜１１０上に、ＳｉＯＮキャップ膜１１１、ＴＥＯＳキャップ膜１１２、およびＡｌ2Ｏ3キャップ膜１１３を介して、強誘電体キャパシタ１２５が形成されている。強誘電体キャパシタ１２５は、下部電極１２１、強誘電体膜１２２、および上部電極１２３で構成されている。下部電極１２１は、上部配線に接続する引き出し電極として機能すべく、水平方向に張り出している（たとえば、特許文献１参照）。そして、強誘電体キャパシタ１２５全体が、Ａｌ2Ｏ3キャパシタ保護膜（水素拡散防止膜）１２６で覆われている。
【０００５】
図１の例では、強誘電体膜１２２としてＰＺＴが用いられ、下部電極１２１としてプラチナ（Ｐｔ）が用いられている。上部電極１２３としては、強誘電体（ＰＺＴ）膜の水素劣化を防止するために、酸化イリジウム（ＩｒＯ2）が用いられる（特許文献１および２参照）。
【０００６】
強誘電体キャパシタ１２５を覆う第２の層間絶縁膜１２８を堆積した後、図１の破線で示すように、所定の設計膜厚まで研磨して、図２のように平坦化する必要がある。図１および図２に示す例では、第２層間絶縁膜１２８の膜厚は、上部電極１２３上のＡｌ2Ｏ3キャパシタ保護膜１２６ａ表面から３００ｎｍとされている。つまり、最終的にこの膜厚になるように、ＣＭＰなどの研磨プロセスを制御しなければならない。
【０００７】
ＣＭＰ後の第２層間絶縁膜１２８の膜厚を制御するには、研磨前の第２層間絶縁膜１２８の膜厚を正確に測定して、研磨量を決定する必要がある。この例では、第２層間絶縁膜１２８の設計成膜値は、Ａｌ2Ｏ3キャパシタ保護膜１２６上、１４００ｎｍとされているが、成膜条件のばらつきによって、かならずしもこの値になるとは限らない。研磨量制御のためには、実際の膜厚を求める必要がある。しかし、上部電極１２３を構成する酸化イリジウム（ＩｒＯ2）は反射率が低く、上部電極１２３上で直接、光学的な膜厚測定を行うことはできない。
【０００８】
そこで、強誘電体キャパシタ１２５の形成領域以外の場所で一括測定して、基板からの膜厚に基づいて第２層間絶縁膜１２８の膜厚を算出することが考えられる。しかし、強誘電体キャパシタ１２５以外の領域では、シリコン基板（不図示）上に、第１層間絶縁膜１１０、ＳｉＯＮキャップ膜１１１、ＴＥＯＳキャップ膜１１２等が積層されているため、反射光が含む情報が複雑になり、図１のバツ印で示すように、基板表面からの膜厚を正確に算出することができない。
【０００９】
そうすると、第２層間絶縁膜１２８のＣＭＰ後の最終膜厚を、上部電極１２３上のＡｌ2Ｏ3キャパシタ保護膜１２６ａから３００ｎｍという設計値に制御することができない。その結果、Ａｌ2Ｏ3キャパシタ保護膜１２６ａや、上部電極１２３をオーバーエッチするおそれもでてくる。
【００１０】
現実のプロセスでは、強誘電体キャパシタ１２５上の第２層間絶縁膜１２８の膜厚をリアルタイムで知るために、第２層間絶縁膜１２８の成膜後に、パイロットウェーハの断面を切断して、断面ＳＥＭ観察により膜厚を確認している。この手法ではウェーハが無駄になるだけではなく、膜厚観察のための切断処理など、余分な処理が必要になり、工程が煩雑になる。
【特許文献１】特開２００５−２１７０４４号公報
【特許文献２】特開２００３−３４７５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、強誘電体キャパシタ上の絶縁膜の膜厚を、インラインで効率的に非破壊測定することのできる膜厚測定方法と、このような膜厚測定方法を組み込んだ半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、強誘電体キャパシタの電極上で直接、光学測定できるようにする。具体的には、
（１）強誘電体キャパシタの下部電極の引き出し形状を利用して、下部電極上で層間絶縁膜の膜厚を測定する、
（２）上部電極を反射率の高い材料で形成する
ことが考えられる。
【００１３】
第１の手法では、既存の強誘電体キャパシタ形状を利用して、下部電極からの反射に基づき、非破壊で膜厚測定する。
【００１４】
第２の手法では、強誘電体キャパシタの形状に関係なく、強誘電体キャパシタの上部電極上で、膜厚測定する。
【００１５】
このようなコンセプトに基づいて、本発明の膜厚測定方法は、
（ａ）基板上に強誘電体キャパシタを形成し、
（ｂ）前記強誘電体キャパシタを覆う絶縁膜を形成し、
（ｃ）前記強誘電体キャパシタの電極上で、前記絶縁膜の膜厚を光学測定する
ステップを含む。
【００１６】
良好な例では、強誘電体キャパシタは、下部電極が引き出し領域を有する形状に形成され、前記下部電極の引き出し領域で、前記絶縁膜の膜厚を光学測定する。
【００１７】
また、上記膜厚測定方法を利用した半導体装置の製造方法は、
（ａ）半導体基板上に強誘電体キャパシタを形成し、
（ｂ）前記強誘電体キャパシタを覆う絶縁膜を形成し、
（ｃ）前記強誘電体キャパシタの電極上で、前記絶縁膜の膜厚を光学測定し、
（ｄ）前記測定した膜厚に基づいて、研磨量を決定し、
（ｅ）前記研磨量に基づいて、前記絶縁膜を研磨して平坦化する
ステップを含む。
【００１８】
良好な例では、半導体装置の製造方法は、
（ｆ）前記研磨された絶縁膜の膜厚を、前記強誘電体キャパシタの電極上で光学測定し、
（ｇ）前記研磨された絶縁膜の膜厚が所定の値に達しない場合に、当該絶縁膜をさらに研磨する
ステップをさらに含む。
【発明の効果】
【００１９】
実際の半導体ウェーハ製造工程の中で、強誘電体キャパシタ上の絶縁膜の膜厚を非破壊で測定することができる。
【００２０】
この結果、歩留まりが向上し、半導体装置の生産性が向上する。
【発明を実施するための最良の形態】
【００２１】
図３および図４は、本発明の実施形態に係る膜厚測定を説明するための図である。
【００２２】
図３において、シリコン基板上のトランジスタ（不図示）を覆って、膜厚７００ｎｍの第１層間絶縁膜１０が形成されている。第１層間絶縁膜１０上に、ＳｉＯＮキャップ膜１１、ＴＥＯＳキャップ膜１２、およびＡｌ2Ｏ3キャップ膜１３を介して、強誘電体キャパシタ２５が形成されている。
【００２３】
強誘電体キャパシタ２５は、下部電極２１、強誘電体膜２２、および上部電極２３で構成されている。下部電極２１は、上部配線に接続する引き出し電極として機能すべく、水平方向に張り出している。そして、強誘電体キャパシタ２５全体が、Ａｌ2Ｏ3キャパシタ保護膜（水素拡散防止膜）２６で覆われている。
【００２４】
強誘電体膜２２としてＰＺＴが用いられ、下部電極１２１としてプラチナ（Ｐｔ）が用いられている。上部電極２３としては、強誘電体（ＰＺＴ）膜の水素劣化を防止するために、酸化イリジウム（ＩｒＯ2）が用いられている。
【００２５】
Ａｌ2Ｏ3キャパシタ保護膜１２６上に、第２層間絶縁膜２８が堆積されている。ここで、堆積膜厚が設計値どおりであるか、測定する必要がある。図３の例では、第２層間絶縁膜２８の設計膜厚は１４００ｎｍである。
【００２６】
強誘電体キャパシタの下部電極２１の引き出し領域（サークルＡで示す部分）を利用して、堆積された第２層間絶縁膜２８の膜厚を光学測定する。光学測定の方法としては、偏光光を照射して、反射光の偏光の状態の変化を測定する分光エリプソメトリ（偏光解析法）を採用してもよいし、Ｘ線を照射して反射Ｘ線の干渉波形から膜厚を算出するＸ線反射率法（ＸＲＲ）を採用してもよい。
【００２７】
下部電極２１上のＡｌ2Ｏ3キャパシタ保護膜２６ｂは、照射光を反射しないので、照射光は、プラチナ（Ｐｔ）下部電極２１の表面で反射される。そして、下部電極２１上のＡｌ2Ｏ3キャパシタ保護膜の膜厚は２０ｎｍであることは既知である。
【００２８】
反射光から算出される膜厚が、１４２０ｎｍであれば、設計どおりの膜厚で第２層間絶縁膜２８が堆積されたことになる。もっとも、成膜条件によって、１４２０ｎｍよりも厚くなる場合も、１４２０ｎｍに満たない場合もある。いずれの場合も、光学測定された膜厚から、水平方向の破線Ｂで示す最終膜厚になるように、研磨量が決定される。測定膜厚が１４２０ｎｍの場合は、上部電極２１上で、１１００ｎｍ研磨すればよい。
【００２９】
算出された研磨量だけＣＭＰ研磨すると、図４のように、第２層間絶縁膜２８の表面が平坦化される。ここで、研磨後の第２層間絶縁膜の膜厚を光学測定して、ＣＭＰプロセスが正しく行われたか否かを確認する。この場合も、Ｐｔ下部電極２１の引き出し領域（サークルＡ）に測定光を照射して、反射光の情報から、下部電極２１表面からの膜厚を算出する。
【００３０】
図４において、強誘電体キャパシタ２５を構成する上部電極２３、強誘電体膜２２、上部電極２３上のＡｌ2Ｏ3キャパシタ保護膜２６ａの膜厚はわかっている。図４の例では、ＩｒＯ2上部電極２３の膜厚が２５０ｎｍ、強誘電体膜２２の膜厚が１５０ｎｍ、上部電極２３上のＡｌ2Ｏ3キャパシタ保護膜２６ａの膜厚が７０ｎｍである。
【００３１】
そうすると、ターゲットになる測定値は、下部電極２１の表面から７７０ｎｍとなる。この値は、上部電極２３上のＡｌ2Ｏ3キャパシタ保護膜２６ａ表面からの設計値３００ｎｍに対応する。照射光による非破壊測定なので、ＣＭＰの途中に、第２層間絶縁膜２８の膜厚をリアルタイムで測定することができ、正確にターゲットとする膜厚まで研磨することができる。
【００３２】
なお、図３および図４の例では、水素劣化防止の観点から、強誘電体キャパシタ２５の上部電極２３に、酸化イリジウム（ＩｒＯ2）を使用しているが、上部電極２３を、反射率の高い材料、たとえば、Ｔｉ、ＴｉＮ、Ａｌ、Ｐｔ、Ｉｒなどで形成し、直接、上部電極２３上に測定光を照射して、上部電極２３上で第２層間絶縁膜２８の膜厚を測定してもよい。その場合は、ターゲットの測定値は、上部電極上３７０ｎｍとなる。この測定値は、上部電極２３上のＡｌ2Ｏ3キャパシタ保護膜２６ａの膜厚７０ｎｍと、Ａｌ2Ｏ3キャパシタ保護膜２６ａ上の第２層間絶縁膜２８の設計値３００ｎｍとの合計である。
【００３３】
図３および図４の例では、下部電極２１にプラチナ（Ｐｔ）を用いているが、これ以外の反射率の高い材料、たとえば、Ｔｉ、Ｔｉ、ＴｉＮ、Ａｌ、Ｐｔ、Ｉｒなどを用いてもよい。
【００３４】
図５は、図３及び図４に示す手法を用いた膜厚測定方法のフローチャートである。半導体基板上に強誘電体キャパシタ２５を形成し（Ｓ１０１）、強誘電体キャパシタ２５を覆う層間絶縁膜２８を形成する（Ｓ１０３）。強誘電体キャパシタ２５の下部電極２１の引き出し領域を利用して、あるいは、上部電極２３が反射率のよい材料で形成される場合は上部電極２１を利用して、強誘電体キャパシタ２５上の層間絶縁膜２８の膜厚を光学測定する（Ｓ１０５）。
【００３５】
測定した層間絶縁膜の膜厚に基づいて研磨量を決定し、層間絶縁膜を所定の膜厚まで研磨する（Ｓ１０７）。強誘電体キャパシタ２５の下部電極２１の引き出し領域を利用して、または、上部電極２３を反射率のよい材料で形成してある場合は上部電極２１を利用して、研磨された層間絶縁膜２８の膜厚を再度、光学測定する（Ｓ１０９）。
【００３６】
測定膜厚が設計値に一致すれば（Ｓ１１１でＹＥＳ）、研磨を終了する。測定値が設計値に到達しない場合は（Ｓ１１１でＮＯ）、所定の膜厚に到達するまでＳ１０７〜Ｓ１１１を繰り返す。
【００３７】
このような測定方法により、インラインで、かつ非破壊で、強誘電体キャパシタ２５上の層間絶縁膜の膜厚を正確に制御することが可能になる。
【００３８】
図６および図７は、本発明の実施形態に係る半導体装置の製造工程を示す図である。まず、図６（ａ）に示すように、シリコン基板３１の表面に素子分離膜３２を形成し、所定のトランジスタ形成領域に不純物を選択的に導入して、ウェル（不図示）を形成する。トランジスタ形成領域内に、ＬＤＤ構造のＣＭＯＳトランジスタ３３を形成する。ＣＭＯＳトランジスタ３３上に、酸化防止膜として、たとえば厚さ１００ｎｍのＳｉＯＮ膜３４を形成し、さらにＳｉＯ2膜３５を形成する。ＳｉＯ2膜３５の表面を研磨して、素子分離絶縁膜３２との界面からの膜厚が７００ｎｍとなるように平坦化する。ＳｉＯＮ膜３４と平坦化されたＳｉＯ2膜３５とで、第１層間絶縁膜３６とする。
【００３９】
次に、図６（ｂ）に示すように、第１層間絶縁膜３６上に、膜厚１００ｎｍのＳｉＯＮキャップ膜３７と、膜厚１００ｎｍのＴＥＯＳキャップ膜３８を形成する。窒素雰囲気中で、６５０°、３０分間のアニールを行ない、ＴＥＯＳキャップ膜３８の脱ガス（脱水）を行なう。その後、ＴＥＯＳキャップ膜３８上に、膜厚２０ｎｍのＡｌ2Ｏ3キャップ膜３９を、高周波スパッタ法により形成する。
【００４０】
次に、図６（ｃ）に示すように、Ａｌ2Ｏ3キャップ膜３９上に、下部電極膜としてＰｔ膜４１、強誘電体膜としてのＰＺＴ膜４２、上部電極膜としてのＩｒＯ2膜４３を、スパッタ法等により、順次形成する。それぞれの膜厚は、Ｐｔ膜４１が１５０ｎｍ、ＰＺＴ膜４２が１５０ｎｍ、ＩｒＯ2膜が２５０ｎｍである。ここで、上部電極に導電性酸化物であるＩｒＯ2を用いるのは、ＰＺＴ膜４２の水素劣化を抑制するためであるが、Ｐｔなどの反射率の高い材料で上部電極膜を形成してもよい。
【００４１】
次に、図７（ｄ）に示すように、ＩｒＯ2膜４３、ＰＺＴ膜４２、Ｐｔ膜４１、Ａｌ2Ｏ3キャップ膜３９を順次エッチングして、強誘電体キャパシタ４５を形成する。具体的には、ＩｒＯ2膜４３上に、上部電極形状を有するレジストパターン（不図示）を形成し、これをマスクとしてエッチングすることによって、図７（ｄ）の形状のＩｒＯ2膜４３が得られる。このレジストパターンを除去して、強誘電体キャパシタの容量絶縁膜のパターン形状のレジストパターン（不図示）を新たに形成し、これをマスクとしてＰＺＴ膜４２をエッチングして、図７（ｄ）の形状の容量絶縁膜４２を得る。さらに、このレジストパターンを除去して、引き出し領域を有する下部電極の形状を有するレジストパターン（不図示）を新たに形成し、これをマスクとしてＰｔ膜４１およびＡｌ2Ｏ3キャップ膜３９をエッチングする。このとき、ＴＥＯＳキャップ膜３８がオーバーエッチされる。これにより、下部引き出し電極４１を有する形状の強誘電体キャパシタ４５が得られる。
【００４２】
次に、図７（ｅ）に示すように、強誘電体キャパシタ４５を保護するために、厚さ２０ｎｍのＡｌ2Ｏ3キャパシタ保護膜４６ｂを形成し、さらに上部電極４３上のみにＡｌ2Ｏ3をスパッタして、上部電極上でのＡｌ2Ｏ3キャパシタ保護膜４６ａの膜厚を７０ｎｍとする。その後、膜厚１４００ｎｍの第２層間絶縁膜４８を形成する。第２層間絶縁膜は、たとえばＴＥＯＳを原料ガスに用いたシリコン酸化膜である。この状態で、下部電極４１の引き出し領域で、第２層間絶縁膜４８の膜厚を光学測定する。
【００４３】
次に、図７（ｆ）に示すように、測定値から決定した求めた研磨量に基づいて、所定の膜厚まで、第２層間絶縁膜４８を研磨する。研磨後の第２層間絶縁膜４８の膜厚を、下部電極４１の引き出し領域で測定し、所定の膜厚まで研磨されたかを確認する。所定の膜厚に達しない場合は、さらに第２層間絶縁膜４８を研磨して、所定の膜厚とする。
【００４４】
その後、図示はしないが、ＣＭＯＳトランジスタ３３のソース・ドレイン拡散層に到達するタングステン（Ｗ）プラグを形成し、さらに、強誘電体キャパシタ４５の上部電極４３および下部電極４１に到達するコンタクトホールを形成し、第２層間絶縁膜４８上およびコンタクトホール内に、所定の形状のＡｌ配線を形成する。このＡｌ配線は、強誘電体キャパシタ４５の上部電極４３とＣＭＯＳトランジスタ３３のソース・ドレイン拡散層とを接続する配線を含む。
【００４５】
以上の工程により、半導体装置の製造工程において、インラインで非破壊の膜厚測定を正確に行うことができるので、半導体装置の歩留まりや生産性が向上する。
【００４６】
図８は、本発明の実施形態に係る膜厚測定の効果を示す表である。膜厚測定用のサンプルとしてシリコン基板上に強誘電体キャパシタを作りこんだテストピース（ＴＰ）と、実際の製品ウェーハ（＃１および＃２）とを用いて、Ｐｔ下部電極上での層間絶縁膜の膜厚を、研磨前と研磨後に測定した結果である。
【００４７】
研磨前のターゲット（設計）膜厚は、Ｐｔ下部電極上で１４２０ｎｍである。この膜厚は、Ａｌ2Ｏ3キャパシタ保護膜の膜厚２０ｎｍを含む値である。また、テストピースにおいては、下層に複雑な積層構造を含まないため、シリコン基板上のターゲット膜厚を、図（１４２０＋α）ｎｍとした。ここで、αは十分に小さい。
【００４８】
測定は、偏光光を照射する分光エリプソメトリを用いた。すなわち、偏光状態の変化を測定し、屈折率（ｎ）、消衰係数（ｋ）とともに、膜厚（ｄ）をフィッティング解析により算出した。ＧｏＦ（Goodness-of-Fit）は、フィッティングの度合いを示す値である。なお、測定値は、５点測定の平均値をとった。
【００４９】
通常、ＧｏＦが０．９（９０％）程度であれば、膜厚測定値として信頼性がある。上記測定の結果、実際の製品ウェーハに形成された強誘電体キャパシタのＰｔ下部電極上での測定値は、テストピースでのシリコン基板からの膜厚と比較して、ほぼ狙い通りの値を示していることがわかる。
【００５０】
すなわち、従来のように断面ＳＥＭ観察で対処する必要がなく、ウェーハの無駄を削減できる。また、膜厚測定に伴う切断工程が不要になるので、製造時間を短縮することができる。
【００５１】
最後に、以上の記載に対し、以下の付記を添付する。
（付記１）  基板上に強誘電体キャパシタを形成し、
前記強誘電体キャパシタを覆う絶縁膜を形成し、
前記強誘電体キャパシタの電極上で、前記絶縁膜の膜厚を光学測定する
ステップを含むことを特徴とする膜厚測定方法。
（付記２）  前記強誘電体キャパシタは、下部電極が引き出し領域を有する形状に形成され、
前記下部電極の引き出し領域で、前記絶縁膜の膜厚を光学測定する
ことを特徴とする付記１に記載の膜厚測定方法。
（付記３）  前記強誘電体キャパシタは、上部電極が反射率の高い材料で形成され、
前記上部電極上で、前記絶縁膜の膜厚を光学測定する
ことを特徴とする付記１に記載の膜厚測定方法。
（付記４）  前記強誘電体キャパシタの上部電極と下部電極の少なくとも一方を、Ｔｉ、ＴｉＮ、Ａｌ、Ｐｔ、Ｉｒのいずれかを用いて形成することを特徴とする付記１に記載の膜厚測定方法。
（付記５）  半導体基板上に強誘電体キャパシタを形成し、
前記強誘電体キャパシタを覆う絶縁膜を形成し、
前記強誘電体キャパシタの電極上で、前記絶縁膜の膜厚を光学測定し、
前記測定した膜厚に基づいて、研磨量を決定し、
前記研磨量に基づいて、前記絶縁膜を研磨して平坦化する
ステップを含むことを特徴とする半導体装置の製造方法。
（付記６）  前記磨された絶縁膜の膜厚を、前記強誘電体キャパシタの電極上で光学測定し、
前記研磨された絶縁膜の膜厚が所定の値に達しない場合に、当該絶縁膜をさらに研磨する
ステップをさらに含むことを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）  前記強誘電体キャパシタは、下部電極が引き出し領域を有する形状に形成され、
前記下部電極の引き出し領域で、前記絶縁膜の膜厚を光学測定する
ことを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）  前記絶縁膜の形成に先立って、強誘電体キャパシタを覆うキャパシタ保護膜を形成し、
前記絶縁膜のターゲット膜厚値を設定する
ステップをさらに含み、前記ターゲット膜厚値は、前記絶縁膜の設計膜厚と、前記キャパシタ保護膜の設計膜厚との合計である
ことを特徴とする付記５に記載の半導体装置の製造方法。
（付記９）  前記光学測定は、前記強誘電体キャパシタの電極で反射される反射光を利用して、インラインで行なわれることを特徴とする付記５に記載の半導体装置の製造方法。
（付記１０）  前記強誘電体キャパシタの上部電極と下部電極の少なくとも一方を、Ｔｉ、ＴｉＮ、Ａｌ、Ｐｔ、Ｉｒのいずれかを用いて形成することを特徴とする付記５に記載の膜厚測定方法。
【図面の簡単な説明】
【００５２】
【図１】従来の強誘電体キャパシタ上の絶縁膜の膜厚測定における問題点を説明するための図である。
【図２】従来の強誘電体キャパシタ上の絶縁膜の膜厚保測定における問題点を説明するための図である。
【図３】実施形態に係る強誘電体キャパシタ上の絶縁膜の膜厚測定を説明するための図である。
【図４】実施形態に係る強誘電体キャパシタ上の絶縁膜の膜厚測定を説明するための図である。
【図５】実施形態の膜厚測定を利用した半導体装置の製造フローを示す図である。
【図６】実施形態に係る半導体装置の製造工程図（その１）である。
【図７】実施形態に係る半導体装置の製造工程図（その２）である。
【図８】実施形態に係る膜厚測定方法の効果を示す図である。
【符号の説明】
【００５３】
２１、４１  下部電極膜（Ｐｔ）
２２、４２  強誘電体膜（ＰＺＴ）
２３、４３  上部電極膜（ＩｒＯ2）
２５、４５  強誘電体キャパシタ
２６ａ、２６ｂ、４６ａ、４６ｂ  キャパシタ保護膜。
２８、４８  第２層間絶縁膜（強誘電体キャパシタ上の絶縁膜）
３１  シリコン基板
３３  ＣＭＯＳトランジスタ
Ａ  下部電極引き出し領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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