(57)【要約】【課題】本発明によれば、一つの半導体基板に形成された複数個の半導体素子に対し、１個測定の場合と同等の性能をもって、複数個（例えば４個）同時に試験処理を行うことができるプローブカード及び試験方法を提供することを課題とする。【解決手段】本発明のプローブカード１００は、被試験半導体素子に対応して配設されたプローブ針１３、当該プローブ針１３に接続される電源導電層５２、接地（グランド）導電層５１及び信号配線層５３を一つのユニットとする試験用ユニットＴＵが、同時測定数に対応して複数個（例えば４個）互いに電気的に独立して搭載されてなることを基本的構成とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された複数個の半導体素子の試験に使用する半導体装置の試験装置であって、
前記半導体素子の電極端子に対応するプローブ針と、前記プローブ針を構成するプローブ針に接続された導電層とを含む試験ユニットが、複数個配設されてなる基板を具備することを特徴とする半導体装置の試験装置。
【請求項２】
前記試験ユニットは、基板に設けられた被試験半導体素子に対応する開口部を有し、前記プローブ針は前記開口部の周囲に配設されてなることを特徴とする請求項１記載の半導体装置の試験装置。
【請求項３】
前記試験ユニットは、基板に設けられた被試験半導体素子に対応する矩形状開口部を有し、前記プローブ針は前記矩形状開口部の四辺それぞれに配設されてなることを特徴とする請求項１記載の半導体装置の試験装置。
【請求項４】
前記基板において各試験ユニットに於ける矩形状開口部は、相互に被試験半導体素子のＮ（整数）個分離間して配設されてなることを特徴とする請求項３記載の半導体装置の試験装置。
【請求項５】
前記試験ユニットにおいて前記プローブ針に接続された信号導電層は、ピン接続端子部までの長さが互いに等しいことを特徴とする請求項１乃至請求項３記載の半導体装置の試験装置。
【請求項６】
前記基板において各試験ユニット間に電源用導電層が配設されてなることを特徴とする請求項１記載の半導体装置の試験装置。
【請求項７】
半導体基板に形成された複数個の半導体素子のテストに対して同時に試験処理を行なう半導体装置の試験方法であって、
被半導体素子の電極端子に対応するプローブ針と、前記プローブ針を構成するプローブ針に接続された導電層とを含む試験ユニットが、複数個配設されてなる基板を用いて行なうことを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の試験装置及び半導体装置の試験方法に関し、特に一つの半導体基板（ウエハー）上に形成された高機能及び／或いは高速動作型半導体素子複数個に対する同時試験を可能とする半導体装置の試験装置及び半導体装置の試験方法に関する。
【背景技術】
【０００２】
電子機器に要求される高機能化・高性能化に伴い、当該電子機器に搭載される半導体装置（ＬＳＩ）に対してもより高集積度化、高速化或いは大容量化が要求されている。
この為、当該半導体装置を構成する半導体素子（ＬＳＩチップ）にあっては、その動作速度が高速化されると共に外部接続端子数が増加し、更に当該外部接続端子間の間隔がより狭くされつつある。特にシステムＬＳＩ素子に於いてはこの傾向が顕著であり、当該システムＬＳＩ素子について高い信頼性をもって試験を行なうことが困難になりつつある。
一方、生産性の維持・向上と共に製造コストを低下させるために、これらシステムＬＳＩ素子など多数の外部接続端子を具備する半導体素子に関しても、複数個を同時に試験することが業界共通の課題となっている。
【０００３】
特に、微細な外部接続端子を多数個有する半導体素子について、当該半導体素子が複数個形成された半導体基板（ウエハー）状態に於いて複数個同時に試験を行う際、当該試験を高い試験精度（電気特性、機械的接触性）をもって行なうことは、拡大する半導体装置市場の要求を満たすための重要な課題の一つとなっている。
【０００４】
半導体素子を試験するテストシステムは、基本的な構成として、ＬＳＩテスター本体と、試験基板（プローブカード）とを具備する。 当該プローブカードは、開口部と、当該開口部に配設され被試験半導体素子の電極端子に接触するプローブ針と、当該試験基板の外周部に配設されたテスターピン接続端子、前記コンタクト端子とテスターピン接続端子とを接続する配線、更には電源導電層、接地導電層などを具備する。
【０００５】
前記プローブ針が被試験半導体素子の電極端子に接触した状態に於いて、ＬＳＩテスター本体のピンが、プローブカードのテスターピン接続端子に接続されることにより、半導体素子の電極端子からLSIテスター本体までの電気的接続がなされ、半導体素子の試験が行なわれる。
【０００６】
一つの半導体基板に多数個形成された半導体素子に対し、複数個同時に試験を行うことは従来から行われている。例えば、特許文献１或いは特許文献２などにあっては、一枚の半導体基板に形成され横又は縦方向、或いは斜め方向に隣接する２個の半導体チップの電極に対して、プローブカードに設けられたプローブ針を接触させて、当該２個の半導体チップの試験を同時に行うことが開示されている。
【０００７】
横又は縦方向に並ぶ二つの半導体素子（半導体チップ）を同時に試験する際、半導体記憶素子(メモリ素子)のようにその電極端子の並ぶ方向が一方向とされている場合などのように、電極端子の並ぶ方向と半導体素子の並ぶ方向とを一致させることが容易であれば、二つの半導体素子の電極端子へのプローブ針の接触は容易であり、また当該プローブ針から導出される配線の長さを均一化することも容易である。
【０００８】
一方、特許文献３或いは特許文献４にあっては、互いに分離した４つの触針群を備えたプローブカード構成、並びに当該プローブカードを用いて、一枚の半導体基板に形成された複数個の半導体チップに対して、当該半導体チップ複数個分離れた位置にある４個の半導体チップのテストを同時に行うことが開示されている。
【特許文献１】特開昭５６−６１１３６号公報
【特許文献２】特開平９−１７２１４３号公報
【特許文献３】特開平１１−１６９６３号公報
【特許文献４】実開昭５７−１８３５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記テストシステムにより、高機能及び／或いは高速動作型半導体素子を試験する際には、主試験装置であるＬＳＩテスターの各チャンネル（ピン）端子と被試験半導体素子の各電極端子との間の伝送距離を極力短縮し、且つ各電極端子間の信号伝送線路の距離の差を極力小さくすることが基本的な条件となる。これは、信号伝送線路の長さが長い程インピーダンスが大きくなって電気的な応答性が悪化し、また信号伝送線路の距離（配線長、或いはプローブ針の長さ）に差があると電気信号の伝送遅延（スキュー）が発生して、端子間に於いて電気信号の入力・出力タイミングに時間的な相違（ズレ）を生じてしまう為である。
【００１０】
この様に、信号伝送線路の電気的特性の最適化（最短距離で且つ等長の配線）を満たすため、従来、プローブカードに於ける配線は、被試験半導体素子の電極端子の配置に対応して当該半導体素子の周囲４辺に分配され、それぞれがコンタクト端子（プローブ端子）に接続されている。かかる手法により、被試験半導体素子の各電極端子に対して、最短で且つほぼ等しい長さの信号伝送経路を確保することが可能になる。被試験半導体素子が一個である場合には、かかる配置・配線構造は有効である。
【００１１】
しかしながら、当該試験の効率化を図る為に、一枚の半導体基板に形成された複数個の半導体素子に対して同時に試験を行おうとする際には、従来これらの要求を満たすことが困難であった。前記特許文献１或いは特許文献２に開示された技術にあっては、被試験半導体素子の四辺に電極端子が配設されている場合には、隣接する半導体素子の境界部分にあって半導体素子の並ぶ方向とは垂直の方向に並ぶ電極端子に対するプローブ針の接触は、当該半導体素子上を延びる（跨ぐ）必要がある。この為、必然的にその長さが他のプローブ針の長さよりも長くなってしまう。
【００１２】
また、隣接する半導体素子の境界部分にあって半導体素子の並ぶ方向と垂直の方向に並ぶ電極端子に対するプローブ針は、半導体素子上を延びると共に、境界部とは逆の位置にある電極端子に接するプローブ針と平行に近接ししかも同方向に引き出される。この為、これらのプローブ針の導出部に於いてはプローブ針の密度が高くなり、プローブ針相互間の浮遊容量の増大を招いてしまう。従って、かかるプローブ針の配設・引出し構造によれば、前記伝送線路の低インピーダンス化、最適化（再短距離で且つ等長配線）の実現が困難である。
【００１３】
半導体素子の隅部に於いて斜め方向に隣接する２個の半導体チップに対して、プローブカードに設けられた針を同時に接触させ、当該２個の半導体チップの試験を行うことにより、被試験半導体素子上を跨ぐプローブ針の適用を避けることはできるが、かかる斜め方向に隣接させる場合にあっても、半導体素子の四辺から導出されるプローブ針の長さを同一とすることができず、本質的な解決手段とはならない。
【００１４】
また、前記特許文献３或いは特許文献４にあっては、同時に４個の半導体素子（半導体チップ）の試験を行い得ることは開示されているが、４個の触針（プローブ針）群からの配線の導出形態、テスターピン接続端子への配線の引き回しなどについては具示されておらず、勿論高機能及び／或いは高速動作型半導体素子などの電子部品を複数個、同時に試験することを可能とする構成については何ら考慮されていない。
【００１５】
このように、前記先行技術にあっては、一つの半導体基板上にあって、四辺に電極端子を具備する半導体素子複数個を同時試験する際、被試験半導体素子のそれぞれから低インピーダンスで且つ実質的に均等な長さを有する信号伝送経路を配設することなどについて考慮されていない。
【課題を解決するための手段】
【００１６】
本発明によれば、半導体基板に形成された複数個の半導体素子の試験に使用するプローブカードであって、前記半導体素子の電極端子に対応するプローブ針と、前記プローブ針を構成するプローブ針に接続された導電層とを含む試験ユニットが、複数個配設されてなる基板を具備することを特徴とするプローブカード、及び半導体基板に形成された複数個の半導体素子のテストに対して同時に試験処理を行なう半導体基板の試験方法であって、被半導体素子の電極端子に対応するプローブ針と前記プローブ針を構成するプローブ針に接続された導電層とを含む試験ユニットが、複数個配設されてなる基板を用いて行なうことを特徴とする半導体基板の試験方法が提供される。
【発明の効果】
【００１７】
本発明によれば、一つの半導体基板に形成された複数個の半導体素子に対し、１個測定の場合と同等の性能をもって、複数個（例えば４個）同時に試験処理を行うことができる。
【００１８】
もって、高機能及び／或いは高速動作型半導体素子などに対する試験を、効率的に実施することができ、半導体素子の生産性の向上並びに製造コストの低減を図ることが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明による電子部品の試験装置及び試験方法について、実施例をもって詳細に説明する。本発明にあっては、被試験半導体素子に対応する開口部と、当該開口部に配設されたプローブ針及び当該プローブ針に対応する、即ち当該プローブ針の何れかに接続される電源導電層、接地（グランド）導電層及び信号線路を一つの試験用ユニットとする。そして、一つのプローブカード基板に、前記試験用ユニットが、同時測定数に対応して複数個（例えば４個）互いに電気的に独立して搭載されてなることを基本的構成とする。
即ち、接地（グランド）導電層の一部を除いて、信号線路、電源導電層及び接地（グランド）導電層は、基本的に他の試験ユニットとは共用されない。
【実施例】
【００２０】
図１は本発明による試験装置に於けるプローブカード（試験基板）の、プローブ針が配設された面、即ち被試験半導体基板に対向する面を示す。また、図２は、当該プローブカードの側面を模式的に示し、図３は、図１の要部断面を示す。
【００２１】
図１に示されるところの、本発明によるプローブカード１００に於いては、プローブカード基板１１に４個の試験ユニット（ＴＵ１〜ＴＵ４）が配設されている。当該プローブカード基板１１は、ガラスエポキシ樹脂からなる層間絶縁材と、その表・裏面及び内部に配設された銅（Ｃｕ）からなる複数の導電層を含む多層配線構造を有する。
【００２２】
かかるプローブカード基板１１の要部の多層配線構造は図３に示される。当該多層配線層は、信号線路、電源導電層及び接地（グランド)導電層を含む。これらの信号線路、電源導電層及び接地（グランド)導電層は、前記試験ユニット単位に配設され、当該試験ユニット間にあっては互いに絶縁分離されている。
【００２３】
各試験ユニットに於いては、プローブカード基板１１を貫通して矩形状の開口１２が一つ配設されている。当該矩形状の開口１２は、試験の対象となる半導体基板に形成された被試験半導体素子に対応し、且つ試験ユニット間に於いては複数（例えば２、３・・・）個の半導体素子を跨ぐ（飛び越える）間隔をもって相互に離間して配設される。跨ぐ半導体素子の数は、必要に応じて選択することができる。尚、前記開口１２の形状は、被試験電子部品の形状或いは電極端子の配置に対応して選択されるものであり、本実施例に於けるような「矩形」に限られるものではない。また、このようにプローブカード基板１１を貫通して開口を配設する構成は、従来から採られているものであるが、かかる開口の配設は本発明の構成に必然なものではない。プローブカード基板に対して、機械的強度の向上或いは耐熱性の向上などの要求がなされる場合には、当該プローブカードには開口が配設されない、或いは配設された開口内に絶縁物を介して金属等が充填されるなどの構造とされる。本発明は、このように実質的に開口を具備しないプローブカード基板に於いても実施することができる。
【００２４】
当該試験ユニットに於ける矩形状の開口部１２にあっては、当該開口１２の四辺のそれぞれにプローブカード基板１１の一方の主面（被試験半導体素子と対向する面）から、複数のプローブ針１３が、被試験半導体素子の電極端子に接するよう傾斜して配置されている。当該プローブ針１３の数、相互の間隔は、被試験半導体素子の電極端子の配置に対応して設定される。当該プローブ針１３はタングステン（Ｗ）から形成されるが、図３に示されるように、前記プローブカード基板１１の開口部に配設されたセラミック枠体３１上に、樹脂層３２により固着され、その他端はプローブカード基板１１に配設された端子部３３に半田付け法などにより固着・接続されている。そして、前記プローブカード基板１１の表裏両面には、試験ユニット毎に、信号線路層或いは電源導電層への接続用端子部を除いて、接地導電層５１が平面（プレーン）状に配設されている。
【００２５】
また当該プローブカード基板１１の中間層として、前記電源導電層及び信号線路層が、それぞれ絶縁層５４を介して、厚さ方向に交互に接地導電層５１間に配設されている。前記接地導電層５１は、電源導電層５２と信号配線層５３との間にも絶縁層５４を介して平面状に配設され、電源導電層５２から信号配線層５３への雑音の影響などを防止している。
また、当該接地導電層５１は、信号配線層５３と同一層に於いて、当該信号配線相互間にも適宜配設され、上下層に配設されている接地導電層と共に当該信号配線を包囲して、他の信号配線との間に於ける相互の干渉を防止している。このように複数層積層された接地導電層５１は、層間接続用ビア（図示せず）を介して積層(厚さ)方向に相互に接続されている。これは試験ユニット毎になされる。
【００２６】
一方、当該プローブカード基板１１の他方の主面（被試験半導体素子に対向しない面）の最上層に配設された接地導電層５１Ａのみが、図１の中央○印部Ｓに示されるように、プローブカード基板１１の中央部に於いて、試験ユニット相互間で接続されている。 
【００２７】
尚、図１は、プローブカード基板１１のプローブ針が配設された面、即ち被試験半導体素子に対向する面側を示す図であるが、当該主面側並びに中間層として配設された接地導電層は示さず、プローブカード基板の他方の主面の最上層に配設された接地導電層５１Ａ及びピン接続端子部（後述）の配設状態を、点線で示している。即ち、前記プローブ針１３が接する被試験半導体素子から最も遠い位置に於いて、接地導電層が複数の試験ユニット間で電気的に接続され、プローブカードとしての接地電位が共通化されている。
【００２８】
かかる接地導電層の配置・接続構成により、一つの被試験半導体素子に於いて雑音が生じた場合であっても、その雑音が他の試験ユニットに於ける被試験半導体素子に影響を及ぼす可能性は極めて低い。尚、前記プローブカード基板１１の他方の主面（被試験半導体素子に対向しない面）の最上層を除く他の層に配設された接地導電層５１は、図４に示すように、プローブカード基板の中央部に於いても試験ユニット相互間で分離されている。（図４は、前記図１の中央○印部に対応する箇所を示す。）
また、前記電源導電層５２は、できるだけ幅広のパターンとなるよう、それぞれの配線層に於いて適宜、選択的に拡幅処理が採られている。（図示せず）
更に、前記プローブカード基板１１の他方の主面（被試験半導体素子に対向しない面）の、前記接地導電層プレーン５１Ａが配設されない領域に於いては、前記図１に示されるように、当該接地導電層５１Ａから絶縁分離されて、ピン接続端子部６０が配設されている。
【００２９】
当該ピン接続端子部６０には、試験時、ＬＳＩテスター本体から延びる試験用端子（図示せず）が接続されて、電源の供給並びに試験信号の印加などが行われる。この為、当該ピン接続部はプローブカード基板１１の周縁部近傍に配設されている。当該ピン接続端子部６０は、ＬＳＩテスター本体の電極・端子に対応して、電源供給端子部６１と試験信号端子部６２とに分割されており、それぞれ複数個の端子を具備している。
【００３０】
電源供給端子部６１にあっては、当該プロープカード基板１１の周縁部側から４列の端子に対してはＬＳＩテスター本体から延びる試験用端子が接続される。そしてプロープカード基板１１の周縁部側から５〜６列部にある端子は、前記周縁部側から４列部にある端子と内部導電層を通して接続されており、端子部への他の導線の接続が可能とされている。尚、電源供給端子部６１の端子の全てを、ＬＳＩテスター本体から延びる試験用端子が接続される構成とすることもできる。電源強化導電層（後述）を配設する必要がない様な場合にはこのような構成とすることができる。  
【００３１】
また、前記試験端子部６２にあっては、一つの試験信号端子列６２ｓａと他の試験信号端子列６２ｓｂとの間に、接地電位端子列６２ｇａが配設されている。尚、図１にあって、当該試験信号端子列６２ｓｂの内側、開口１２側に配設された端子列が接地電位端子列である。
【００３２】
前記各試験ユニットに於いて、プローブ針１３に接続された電源導電層、接地導電層或いは信号配線は、前記多層配線を介してこれらのピン接続端子部６０に導出され、対応する端子に接続されている。 
【００３３】
この様な構成を有するプローブカードあっては、前記開口１２の四辺に配設されたプローブ針１３からピン接続端子部６０に至る距離は、当該四辺の位置、方向に対応して相互に異なり、この為プローブ針１３からピン接続端子部６０に至る線路（伝送線路）の長さが相互に大きく異なってしまう。この為、本発明にあっては、図５に示されるように、プローブ針１３からピン接続端子部６０に至る距離が短い信号配線５３については、当該信号配線５３をコの字状或いはＵ字状に引き回して（５３Ａ）その線路長を増加せしめ、一つのユニット内に於ける全ての信号配線の線路長を実質的に同一なもの、即ち等長配線構造としている。
【００３４】
一方、前記プローブ針１３と電源導電層５２或いは接地導電層５１との接続は、前記図３に示されるように、プローブ針１３の他端が接続される端子部３３近傍にある電源導電層或いは接地導電層に対して層間接続用ビアを介してなされる。これら電源導電層或いは接地導電層は、幅広に形成されることによりその長さは実質的に問題とはならない。このように、本発明による試験装置にあっては、プローブカードに複数個のプローブ針群を配設し、複数個の被試験半導体素子に対し同時に試験を行うにあたって、一つのプローブ針群に対応する電源導電層、接地導電層及び信号線路を、当該プローブ針群と共に一つの試験ユニットとしている。 
【００３５】
そして、一つのプローブカードに当該試験ユニットを複数個配設とすると共に、個々のプローブ針群に接続される信号配線の形態について等長配線化を含む最適化処理がなされている。従って、半導体素子を複数個同時に試験する際、それぞれの試験ユニットに於ける試験が、他の試験ユニットに影響を与えることなく実行され得る。
これにより、当該試験により評価される半導体素子の信頼性は極めて高く維持される。
【００３６】
当該試験ユニットの精度をより高めることにより、一枚のプローブカード基板により多く（例えば  ６個或いは８個）の試験ユニットを配設（何れも図示せず）して同時試験を行う場合であっても、同等の高い精度をもってこれを実施することができる。従って、高機能及び／或いは高速動作型半導体素子などの半導体素子の試験を、より効率的に実施することができ、当該半導体素子の生産性の向上並びに製造コストの低減を図ることが可能となる。
【００３７】
尚、前記図１に示す実施例にあって、ピン接続端子部６０は、ＬＳＩテスター本体から延びる試験用端子との接続を容易とする為、プローブカード基板の周縁部近傍に配設されている。従って、当該プローブカード基板１１の中央部側に位置する領域に於ける開口部辺に配設されたプローブ針１３とピン接続端子部６０との間の距離は、当該ピン接続端子部６０側の開口部辺に位置するプローブ針１３と当該ピン接続端子部６０との間の距離よりも大である。
【００３８】
この為、試験条件などによっては、当該プローブカード基板１１の中央部側に位置する領域に於ける開口部辺に配設されたプローブ針１３に対する電源供給が、ピン接続端子部６０に近い側の開口部辺に位置するプローブ針１３に対する電源供給に比して十分ではない状態が発生する可能性がある。
【００３９】
本発明にあっては、かかる状態の発生を防止する手段として、図６に示される実施例のように、プローブカード基板１１の他方の主面（被試験半導体素子に対向しない面）側に於いて、それぞれの試験ユニット毎に、プローブカード基板１１の中央部側に位置する領域に於ける開口部辺に沿って、電源強化導電層７０を配設する。そして、当該電源強化導電層７０と電源供給用ピン接続端子６１ａとを被覆導線８０により接続する。前記開口部辺は直角に連続することから、電源強化導電層７０はＬ字状に形成され、その両端に於いて、被覆導線８０により電源供給用ピン接続端子６１ａに接続される。
【００４０】
このような電源強化導電層７０の配設により、プローブカード基板１１の中央部側に位置する領域に於ける開口部辺に配設されたプローブ針１３に対する電源供給を十分に行うことができ、高機能及び／或いは高速動作型半導体素子などの半導体素子を複数個同時に試験する際、それぞれの試験ユニットに於ける試験が、より高い信頼性をもって実行され得る。
【００４１】
当該電源強化層７０の電流容量を増加させる必要がある場合には、当該電源強化層７０の厚さを増すか多層化することにより対応することができる。この様に、プローブカード基板１１の他方の主面（被試験半導体素子に対向しない面）に於いて電源強化導電層７０が配設された場合には、前記接地導電層プレーン５１Ａのように当該最上層に於いて試験ユニット間を接続することが困難である。
【００４２】
かかる場合には、一方の主面側から一層内層に位置する接地導電層に於いて、前記接地導電層プレーン５１Ａと同様の接続形態を形成することにより対応することができる。尚、プローブカード基板１１の一方の主面（被試験半導体素子と対向する面）に於いて、前記電源強化導電層を配設することも可能である。かかる場合には前記他方の主面（被試験半導体素子に対向しない面）側の表面に接地導電層プレーン５１Ａが配設される。そして、上記本発明に於ける試験装置及び試験方法は、上記高機能及び／或いは高速動作型半導体素子の試験に適するものではあるが、勿論これに限られるものではなく、一般の半導体素子ならびに他の電子部品の試験に対しても適用することができる。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明による試験装置に於けるプロープカードの構成を示す平面図である。
【図２】図２は、本発明による試験装置に於けるプロープカードの構成を示す側面図である。
【図３】図３は、本発明による試験装置に於けるプロープカードの構成を示す要部断面図である。
【図４】図４は、本発明による試験装置に於けるプロープカードの、接地導電層の配置構成を示す要部平面図である。
【図５】図５は、本発明による試験装置に於けるプロープカードの信号配線の構成を示す要部平面図である。
【図６】図６は、本発明による試験装置に於けるプロープカードの変形例を示す平面図である。
【符号の説明】
【００４４】
１１ ： プローブカード基板
１２ ： 開口
１３ ： プローブ針
５１ ： 接地導電層
５２ ： 電源導電層
５３ ： 信号配線
５４ ： 絶縁層層
ＴＵ１〜TＵ４ ： 試験ユニット
【図１】
2007121180.tif 000003
【図２】
2007121180.tif 000004
【図３】
2007121180.tif 000005
【図４】
2007121180.tif 000006
【図５】
2007121180.tif 000007
【図６】
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