(57)【要約】【課題】チップ領域に素子形成用パターンを形成するとき、スクライブ領域に整列キーのキャッピング層を形成する半導体装置の製造方法を提供する。【解決手段】半導体基板２００のチップ領域２０１にアクティブ領域を限定する素子分離膜２４１を形成し、スクライブ領域２０５に半導体基板２００の表面に対して段差を有する整列キー２４５を形成するステップと、半導体基板２００上に少なくとも一つの素子形成層を形成するステップと、素子形成層を変形させて、チップ領域２０１の半導体基板２００上に素子形成用パターン２５１を形成し、スクライブ領域２０５の半導体基板２００上に整列キー２４５をキャッピングするキャッピング層２５５を形成するステップと、を含む。【選択図】図２Ｆ
2007096310.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のチップ領域にアクティブ領域を限定する素子分離膜を形成し、スクライブ領域に前記半導体基板の表面に対して段差を有する整列キーを形成するステップと、
前記半導体基板上に少なくとも一つの素子形成層を形成するステップと、
前記素子形成層を変形させて、前記チップ領域の前記半導体基板上に素子形成用パターンを形成し、前記スクライブ領域の前記半導体基板上に前記整列キーをキャッピングするキャッピング層を形成するステップと、
を含むことを特徴とする半導体装置の形成方法。
【請求項２】
前記素子形成層は、前記整列キーに対してエッチング選択比を有する物質からなることを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項３】
前記整列キーは、酸化膜を含み、
前記キャッピング層は、前記素子形成層を含むか、または、前記素子形成層を含む積層膜を含むことを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項４】
前記素子形成層は、前記半導体装置のゲート絶縁膜またはゲート電極を形成するための物質を含むことを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項５】
前記ゲート電極は、ゲート酸化膜またはゲート絶縁膜を含むことを特徴とする請求項４に記載の半導体装置の形成方法。
【請求項６】
前記素子形成層は、前記半導体装置のキャパシタ下部電極を形成するための物質を含むことを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項７】
前記素子形成層は、前記半導体装置のキャパシタ誘電膜を形成するための物質を含むことを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項８】
前記素子形成層は、前記半導体装置のキャパシタ下部電極を形成するための物質と誘電膜を形成するための物質とを含む積層構造を有することを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項９】
前記素子分離膜及び整列キーを形成するステップは、
前記半導体基板における前記素子分離膜及び前記整列キーが形成される部分が露出されるように、当該基板上にパッド酸化膜及びハードマスク層を形成するステップと、
前記基板の露出された部分をエッチングして、前記チップ領域及び前記スクライブ領域に第１及び第２トレンチをそれぞれ形成するステップと、
前記第１トレンチに前記素子分離膜を形成し、前記第２トレンチに前記整列キーを形成するステップと、を含むことを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項１０】
前記ハードマスク層は、約５００Åないし３０００Åの厚さを有することを特徴とする請求項９に記載の半導体装置の形成方法。
【請求項１１】
前記整列キーの段差は、約５０Åないし２０００Åであることを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項１２】
前記素子形成層を変形させるステップは、前記素子形成層をパターニングするステップを含むことを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項１３】
前記素子形成層を変形させるステップは、前記素子形成層をエッチングするステップを含むことを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項１４】
前記素子形成用パターンは、キャパシタ下部電極を含み、
前記半導体装置の形成方法は、
前記キャパシタ下部電極上にキャパシタ誘電膜を形成するステップと、
前記キャパシタ誘電膜上にキャパシタ上部電極を形成するステップと、をさらに含むことを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項１５】
前記素子形成用パターンは、キャパシタ誘電膜を含み、
前記半導体装置の形成方法は、
前記キャパシタ誘電膜上にキャパシタ上部電極を形成するステップをさらに含むことを特徴とする請求項７に記載の半導体装置の形成方法。
【請求項１６】
前記素子形成層は、絶縁膜を含むことを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項１７】
前記素子形成層は、窒化膜を含むことを特徴とする請求項１６に記載の半導体装置の形成方法。
【請求項１８】
前記素子形成層は、導電膜を含むことを特徴とする請求項１に記載の半導体装置の形成方法。
【請求項１９】
前記導電膜は、ポリシリコン膜であることを特徴とする請求項１８に記載の半導体装置の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に追加工程なしに整列キーのキャッピング層を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化及び高密度化によって、単位素子のサイズが次第に減少し、これにより、デザインルールは縮小している。したがって、半導体装置の製造工程において、半導体基板とマスクとの間の正確な整列（アライメント）が要求されている。通常的に、半導体基板とマスクとの間の整列のために、半導体基板のスクライブ領域に整列キーを形成する。かかる整列キーのうち一つは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程を通じてチップ領域のアクティブ領域を限定する素子分離膜を形成するとき、スクライブ領域に同時に形成され、基板と一定段差を有するように突出形態を有する。整列キーは、ゲート形成工程、イオン注入工程、選択的シリサイドのためのＳＢＬ（Ｓｉｌｉｃｉｄａｔｉｏｎ  Ｂｌｏｃｋｉｎｇ  Ｌａｙｅｒ）形成工程、及びコンタクト形成工程などで使われる。
【０００３】
ＬＤＩ（ＬＣＤ  Ｄｒｉｖｅｒ  ＩＣ）のような電力素子などは、ロジック回路を駆動するための低電圧動作とＬＣＤ駆動のための高電圧動作とをいずれも必要とするので、デュアルゲート酸化膜が適用されねばならない。一般的なデュアルゲート酸化膜を形成する方法は、まず、半導体基板のチップ領域にアクティブ領域を限定する素子分離膜を形成すると共に、スクライブ領域に突出形態の整列キーを形成する。基板上に第１熱酸化膜を形成した後、チップ領域のうち高電圧領域を除いた部分の第１熱酸化膜をウェットエッチングして、高電圧動作のための第１ゲート酸化膜を形成する。次いで、基板上に第２熱酸化膜を形成して、低電圧領域に低電圧動作のためのゲート酸化膜を形成する。したがって、高電圧動作領域に厚い第１熱酸化膜からなる第１ゲート酸化膜を形成し、低電圧動作領域に薄い第２熱酸化膜からなる第２ゲート酸化膜を形成して、デュアルゲート酸化膜を形成する。
【０００４】
しかし、一般的なデュアルゲート酸化膜を形成する方法は、ウェットエッチング工程を通じて低電圧領域の第１熱酸化膜を除去するので、整列キーの酸化膜も一部分除去されて基板の表面と整列キーとの段差が緩和される。このように整列キーを形成した後、後続のウェットエッチング工程が進めば、整列キーの酸化膜が消耗される。はなはだしい場合には、反復されるウェットエッチング工程により整列キーの段差がなくなって、整列キーが基板の表面と平坦になる。整列キーの段差が除去されれば、後続工程での整列を正確に行えずに誤整列を起こす。
【０００５】
図１Ａないし図１Ｆは、一般的な半導体装置の整列キーの形成方法を説明するための断面図である。図１Ａに示すように、半導体基板１００上にパッド酸化膜１１０とハードマスク層１２０とを形成する。次に、写真エッチング工程を行ってハードマスク層１２０とパッド酸化膜１１０とをエッチングして、チップ領域１０１の半導体基板１００の一部分及びスクライブ領域１０５の半導体基板１００の一部分を露出させる。露出された半導体基板１００をエッチングして、チップ領域１０１に第１トレンチ１３１を形成し、スクライブ領域１０５に第２トレンチ１３５を形成する。
【０００６】
次に、図１Ｂに示すように、第１トレンチ１０１及び第２トレンチ１０５が埋め込まれるように、ハードマスク層１２０上に酸化膜１４０を形成する。図１Ｃに示すように、化学機械的研磨（ＣＭＰ）工程を通じて酸化膜１４０をエッチングして基板の表面を平坦化させる。したがって、第１トレンチ１３１内に第１素子分離膜１４１が形成され、第２トレンチ１３５内に第２素子分離膜１４５が形成される。第１素子分離膜１４１は、チップ領域１０１のアクティブ領域を限定する。
【０００７】
次に、図１Ｄに示すように、ハードマスク層１２０とパッド酸化膜１１０とを除去する。そして、図１Ｅに示すように、基板上に感光膜１５０を塗布した後にパターニングして、スクライブ領域１０５の第２素子分離膜１４５を露出させる。次に、図１Ｆに示すように、感光膜１５０をマスクとして露出された第２素子分離膜１４５を一定厚さほどエッチングして、整列キー１３５ａを形成する。整列キー１３５ａは、基板の表面に対してＨ１ほどの段差を有する陰刻形態の構造を有する。このとき、第２素子分離膜１４５が完全にエッチングされて、整列キー１３５ａは、第２トレンチ１３５の深さに相当する段差を有することもできる。
【０００８】
一般的な整列キー１３５ａは、基板の表面より低い段差を有する陰刻形態を有するので、後続のウェットエッチング工程で素子分離膜１４５をなす酸化膜が消耗されても、整列キー１３５ａの段差はかえって増加する。したがって、整列キー１３５ａを形成した後に進められるウェットエッチング工程時に、素子分離膜１４５の酸化膜が消耗されることによる整列キー１３５ａの段差緩和は発生しない。しかし、一般的な整列キーの形成方法は、陰刻形態の整列キー１３５ａを形成するためのマスク工程が追加されて工程が複雑になるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、チップ領域に素子形成用パターンを形成するとき、スクライブ領域に整列キーのキャッピング層を形成する半導体装置の製造方法を提供するところにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の半導体装置の形成方法は、まず、半導体基板のチップ領域にアクティブ領域を限定する素子分離膜を形成し、スクライブ領域に前記半導体基板の表面に対して段差を有する整列キーを形成する。次に、前記半導体基板上に少なくとも一つの素子形成層を形成し、前記素子形成層は前記チップ領域の前記半導体基板上に素子形成用パターンを形成するように変形されうる。また、前記素子形成層は、前記スクライブ領域の前記半導体基板上に前記整列キーをキャッピングさせるキャッピング層を形成するように変形されうる。前記整列キーは、前記基板と約５０Åないし２０００Åの段差を有しうる。
【００１１】
前記素子形成層は、少なくとも一つの絶縁膜または導電膜を備えうる。前記素子形成層は、パターニングまたはエッチング工程により変形されうる。前記素子形成膜は絶縁膜を備え、前記絶縁膜は窒化膜を備えうる。前記素子形成層は導電層を備え、前記導電層はポリシリコン膜を備えうる。前記素子形成層は、前記整列キーに対してエッチング選択比を有する物質からなりうる。前記整列キーは、酸化膜などを含み、前記キャッピング層は、少なくとも一つの素子形成層を含むか、または、少なくとも一つの素子形成層をる含む積層膜を含みうる。前記素子形成層は、前記半導体装置のゲート電極またはゲート絶縁膜を形成するための物質を含む。また、前記素子形成層は、前記半導体装置のキャパシタ下部電極を形成するための物質を含むか、または前記半導体装置のキャパシタ誘電膜を形成するための物質を含む。また、前記素子形成層は、前記半導体装置のキャパシタ下部電極を形成するための物質と誘電膜を形成するための物質との積層構造を有することもできる。前記ゲート電極は、ゲート酸化膜またはゲート絶縁膜を備えることもできる。
【００１２】
素子分離膜及び整列キーを形成する段階は、前記半導体基板の素子分離膜と整列キーとが形成される部分が露出されるように、前記基板上にパッド酸化膜及びハードマスク層を形成できる。前記基板の前記露出された部分がエッチングされて、前記チップ領域及び前記スクライブ領域に第１トレンチ及び第２トレンチをそれぞれ形成できる。前記素子分離膜が前記第１トレンチ内に形成され、前記整列キーが前記第２トレンチ内に形成されうる。前記ハードマスク層は、約５００Åないし３０００Åの厚さを有しうる。半導体素子の形成方法は、キャパシタ下部電極上にキャパシタ誘電膜を形成する段階及び／またはキャパシタ誘電膜上にキャパシタ上部電極を形成する段階をさらに含みうる。
【発明の効果】
【００１３】
本発明によれば、スクライブ領域に基板に対して段差を有する整列キーを形成した後、後続のチップ領域の素子形成用パターンを形成するとき、整列キーをキャッピングするキャッピング層を形成できる。したがって、追加的なマスク工程が排除されるので、工程を単純化し、後続のウェットエッチング工程で整列キーの消耗を防止することによって、整列キーの段差を維持させ続けて整列度を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面に基づいて本発明の望ましい実施形態を説明する。しかし、本発明の実施形態は、色々な他の形態に変形され、本発明の範囲が後述する実施形態により限定されると解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状などは、さらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
【００１５】
図２Ａないし図２Ｆは、本発明の第１実施形態による半導体装置の形成方法に利用される整列キーの形成方法を説明するための断面図である。まず、図２Ａに示すように、半導体基板２００上にパッド酸化膜２１０とハードマスク層２２０とを形成する。ハードマスク層２２０は、窒化膜などを備え、後続工程で形成される整列キーの段差によってその厚さが決定されうる。所望の段差の整列キーを形成する見地から、ハードマスク層２２０は、約５００Åないし３０００Åの厚さを有しうる。ハードマスク層２２０とパッド酸化膜２１０とをエッチングして、半導体基板２００の一部分を露出させる。半導体基板２００のうち、単位素子が形成されるチップ領域２０１の一部分とチップ領域２０１を分離するスクライブ領域２０５の一部分とが露出される。半導体基板２００の露出された部分をエッチングして、チップ領域２０１に第１トレンチ２３１を形成し、スクライブ領域２０５に第２トレンチ２３５を形成する。第１トレンチ２３１は、チップ領域２０１のアクティブ領域を限定する素子分離膜の形成のためのものであり、第２トレンチ２３５は、スクライブ領域２０５の整列キーの形成のためのものである。
【００１６】
次に、図２Ｂに示すように、第１トレンチ２３１及び第２トレンチ２３５が埋め込まれるように、ハードマスク層２２０上に絶縁膜２４０を形成する。絶縁膜２４０は、第１及び第２トレンチ２３１，２３５への埋め込みが容易であるように、改善されたキャッピング特性を有するＵＳＧ(ケイ酸塩ガラス)、Ｏ３−ＴＥＯＳ  ＵＳＧ、及び高密度プラズマ（ＨＤＰ）酸化膜などを備えうる。次に、図２Ｃに示すように、ＣＭＰ工程などを通じて絶縁膜２４０をエッチングして基板の表面を平坦化させる。このとき、ハードマスク層２２０も一部除去されうる。その結果、第１トレンチ２３１内に素子分離膜２４１が形成され、第２トレンチ２３５内に整列キー２４５が形成される。なお、第１及び第２トレンチ２３１，２３５内に絶縁膜２４０を埋め込む前に、第１及び第２トレンチ２３１，２３５内に窒化膜からなるライナー、ライナーと基板との間のストレス緩衝用の酸化膜としての熱酸化膜、及びＭＴＯ（Ｍｉｄｄｌｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜などを形成することもできる。
【００１７】
次に、図２Ｄに示すように、ハードマスク層２２０とパッド酸化膜２１０とを燐酸ストリップ工程などを通じて除去する。したがって、基板２００のチップ領域２０１には、基板の表面に対して段差を有する素子分離膜２４１を形成し、スクライブ領域２０５には、基板の表面に対してＨ２ほどの段差を有するように突出した整列キー２４５を形成する。整列キー２４５の段差Ｈ２は、ハードマスク層２２０の厚さ、ＣＭＰ工程、及びハードマスクの燐酸ストリップ工程などにより決定されうる。製造性及び機能性の見地から、整列キー２４５は、約５０Åないし２０００Åの段差を有しうる。
【００１８】
次に、図２Ｅに示すように、素子分離膜２４１と整列キー２４５とを備えた基板２００上に素子形成層２５０を形成する。少なくとも一つの素子形成層２５０は、素子分離膜２４１及び整列キー２４５に対してエッチング選択比、例えば、ウェットエッチング選択比を有する物質からなりうる。少なくとも一つの素子形成層２５０は、導電膜または絶縁膜を備えうる。導電膜は、ポリシリコン膜などを備え、絶縁膜は、窒化膜などを備えうる。少なくとも一つの素子形成層２５０は、チップ領域２０１に形成される単位素子（図示せず）を形成するための層として使われ、ゲート電極及び／またはキャパシタの下部電極を形成するためのポリシリコン膜及び／またはキャパシタのＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）誘電膜を構成する窒化膜が使われることもある。また、ゲート絶縁膜として窒化膜を使用する場合には、素子形成層２５０としてゲート絶縁膜が使われることもある。その他にも、少なくとも一つの素子形成層２５０は、チップ領域２０１の単位素子を形成する多様な層を適用できる。
【００１９】
次に、図２Ｆに示すように、素子形成層２５０をパターニングして、単位素子を構成する素子形成用パターン２５１をチップ領域２０１に形成し、整列キー２４５を覆うようにスクライブ領域２０５にキャッピング層２５５を形成する。整列キー２４５に対してウェットエッチング選択比を有する物質からなるキャッピング層２５５が整列キー２４５をキャッピングできるので、後続の単位素子を形成するためのウェットエッチング工程時、整列キー２４５を構成する酸化膜の消耗を防止または遮断できる。したがって、キャッピング層２５５により整列キー２４５の基板との段差Ｈ２が維持されうる。
【００２０】
本実施形態による半導体装置の形成方法は、チップ領域２０１の単位素子を形成する素子形成用パターン２５１を形成する工程で、スクライブ領域２０５に形成された整列キー２４５をキャッピングするためのキャッピング層２５５を同時に形成できるので、追加のマスク工程なしに整列キーの段差を維持させうる。
【００２１】
図３Ａないし図３Ｆは、本発明の第１実施形態による半導体装置の製造方法を説明するための断面図である。第１実施形態では、素子形成層としてポリシリコン膜を使用してチップ領域にゲート電極及びキャパシタ下部電極を形成するとき、スクライブ領域に整列キーのキャッピング層を同時に形成する。
【００２２】
まず、図３Ａに示すように、半導体基板３００は、単位素子が形成されるチップ領域３０２と、チップ領域３０２を分離するスクライブ領域３０５とを備える。チップ領域３０２のうち第１領域３０１は、ＭＯＳトランジスタが形成される領域であり、第２領域３０３は、キャパシタが形成される領域である。図２Ａないし図２Ｄに示した工程と同じ工程を進めて、基板３００をエッチングして、チップ領域３０２の第１領域３０１に第１トレンチ３１１を形成し、第２領域３０３に第２トレンチ３１３を形成し、スクライブ領域３０５に第３トレンチ３１５を形成する。第１ないし第３トレンチ３１１，３１３，３１５に絶縁膜、例えば、ＵＳＧ、Ｏ３−ＴＥＯＳ  ＵＳＧ、及びＨＤＰ酸化膜のような酸化膜のうち少なくとも一つを埋め込んだ後、ＣＭＰ工程などを利用して第１トレンチ３１１及び第２トレンチ３１３にそれぞれ第１素子分離膜３２１及び第２素子分離膜３２３を形成する。これと共に、第３トレンチ３１５に凸状の整列キー３２５を形成する。
【００２３】
次に、図３Ｂに示すように、第１及び第２素子分離膜３２１，３２３と整列キー３２５とが形成された基板上に、第１絶縁膜３３０とポリシリコン膜３４０とを形成する。ポリシリコン膜３４０としてＰ型及び／またはＮ型不純物がドーピングされたポリシリコン膜を蒸着して形成するか、またはドーピングされていないポリシリコン膜を蒸着した後、イオン注入工程を通じて所定の導電型の不純物をドーピングさせて形成することもできる。次に、図３Ｃに示すように、ポリシリコン膜３４０と第１絶縁膜３３０とをエッチングして、第１領域３０１にゲート絶縁膜（例えば、ゲート酸化膜）３３１を備えるゲート電極３４１を形成する。第２領域３０３には、キャパシタ下部電極３４３が形成され、スクライブ領域３０５には、単一のポリシリコン膜からなるキャッピング層３４５が形成される。このとき、キャパシタ下部電極３４３及びキャッピング層３４５の下部には、それぞれ第１絶縁膜パターン３３３，３３５が残っている。したがって、チップ領域３０２にゲート電極３４１とキャパシタ下部電極３４３とを形成するとき、スクライブ領域３０５に整列キー３２５のためのキャッピング層３４５が同時に形成される。
【００２４】
第１実施形態では、ゲート電極３４１とキャパシタ下部電極３４３とがチップ領域３０２に同時に形成されることを例示したが、ポリシリコン膜を１次蒸着した後にパターニングして、チップ領域３０２のうち第１領域３０１にゲート電極３４１を形成した後、ポリシリコン膜を２次蒸着した後にパターニングして、チップ領域３０２のうち第２領域３０３にキャパシタ下部電極３４３を形成することもできる。または、第２領域３０３にポリシリコン膜を１次蒸着及びパターニングしてキャパシタ下部電極３４３を形成した後、第１領域３０１にポリシリコン膜を２次蒸着及びパターニングしてゲート電極を形成することもできる。このとき、キャッピング層３４５は、ゲート電極またはキャパシタ下部電極の形成時に形成されるが、望ましくは、ゲート電極の形成工程及びキャパシタ下部電極の形成工程のうち先行する工程で形成される。
【００２５】
また、第１実施形態では、チップ領域２０２に一つのトランジスタが形成されることを例示したが、高圧トランジスタ、中圧トランジスタ、及び低圧トランジスタが形成されることもある。このとき、チップ領域に素子分離膜を形成し、スクライブ領域に整列キーを形成した後、チップ領域に厚い高圧トランジスタのゲート絶縁膜、薄い低圧トランジスタのゲート絶縁膜、及び中間厚さの中圧トランジスタのゲート絶縁膜をそれぞれ形成する。もし、ゲート絶縁膜として窒化膜を使用し、ゲート絶縁膜とキャッピング層とを同時に形成する場合、整列キーのキャッピング層は、高圧、中圧、及び低圧トランジスタのゲート酸化膜の形成工程のうち最も先に行われる工程で形成されることが望ましい。
【００２６】
そして、図３Ｄに示すように、基板上に第２絶縁膜３５０を蒸着する。第２絶縁膜３５０は、ＯＮＯ膜またはタンタル酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、チタン酸バリウムストロンチウム（ＢＳＴ）酸化膜、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）酸化物からなる群から選択される少なくとも一つを含む。次に、図３Ｅに示すように、第２絶縁膜３５０をパターニングして、キャパシタ下部電極３４３上にキャパシタ誘電膜３５３を形成する。次に、図３Ｆに示すように、基板上にポリシリコン膜を蒸着した後にパターニングして、キャパシタ誘電膜３５３上にキャパシタ上部電極３６３を形成する。ゲート電極３４１よりキャパシタ下部電極３４３を先に形成する場合には、ゲート電極３４１とキャパシタ上部電極３６３とを同時に形成することもできる。
【００２７】
図４Ａないし図４Ｄは、本発明の第２実施形態による半導体装置の製造方法を説明するための断面図である。第２実施形態では、少なくとも一つの素子形成層としてポリシリコン膜及び／またはＯＮＯ膜を使用して、チップ領域にゲート電極、キャパシタ下部電極、及びキャパシタ誘電膜を形成するとき、スクライブ領域に整列キーのキャッピング層を同時に形成する。
【００２８】
まず、図４Ａに示すように、半導体基板４００は、単位素子が形成されるチップ領域４０２と、チップ領域４０２を分離するスクライブ領域４０５とを備える。チップ領域４０２のうち第１領域４０１は、ＭＯＳトランジスタが形成される領域であり、第２領域４０３は、キャパシタが形成される領域である。第１実施形態と同様に、チップ領域４０２の第１領域４０１及び第２領域４０３にそれぞれ第１トレンチ４１１及び第２トレンチ４１３を形成し、スクライブ領域４０５に第３トレンチ４１５を形成する。第１ないし第３トレンチ４１１，４１３，４１５にＵＳＧ、Ｏ３−ＴＥＯＳ  ＵＳＧ、及びＨＤＰ酸化膜のような酸化膜のうち少なくとも一つを埋め込んだ後、ＣＭＰ工程などを利用して第１トレンチ４１１及び第２トレンチ４１３にそれぞれ第１素子分離膜４２１及び第２素子分離膜４２３を形成する。これと共に、第３トレンチ４１５に突出形態の整列キー４２５を形成する。
【００２９】
図４Ｂに示すように、第１及び第２素子分離膜４２１，４２３と整列キー４２５とが形成された基板上に、第１絶縁膜４３０、ポリシリコン膜４４０及び第２絶縁膜４５０を順次に形成する。ポリシリコン膜４４０としてＰ型及び／またはＮ型不純物がドーピングされたポリシリコン膜を蒸着して形成するか、またはドーピングされていないポリシリコン膜を蒸着した後、イオン注入工程を通じて所定の導電型の不純物をドーピングさせて形成することもできる。第２絶縁膜４５０は、少なくとも窒化膜を備え、望ましくは、ＯＮＯ膜及び／またはＮＯ膜を備える。
【００３０】
次に、図４Ｃに示すように、ポリシリコン膜４４０と第１及び第２絶縁膜４３０，４５０とをエッチングして、第１領域４０１にゲート絶縁膜（例えば、ゲート酸化膜）４３１を備えるゲート電極４４１を形成する。ゲート電極４４１の上部には、第２絶縁膜パターン４５１が残っている。第２領域４０３には、キャパシタ下部電極４４３及びキャパシタ誘電膜４５３が形成され、スクライブ領域４０５には、キャッピング層４４５ａが形成される。キャッピング層４５５ａは、ポリシリコン膜パターン４４５と第２絶縁膜パターン４５５との積層構造を有する。このとき、キャパシタ下部電極４４３とキャッピング層４４５ａとの下部には、それぞれ第１絶縁膜パターン４３３，４３５が残っている。したがって、チップ領域４０２にゲート電極４４１とキャパシタ下部電極４４３とを形成するとき、スクライブ領域４０５に整列キー４２５のためのキャッピング層４４５ａが同時に形成される。
【００３１】
本発明の第２実施形態では、ゲート電極４４１とキャパシタ下部電極４４３とがチップ領域４０２に同時に形成されることを例示したが、第１絶縁膜とポリシリコン膜とを１次蒸着した後にパターニングして、チップ領域４０２のうち第１領域４０１にゲート電極４４１を形成した後、ポリシリコン膜と第２絶縁膜とを２次蒸着した後にパターニングして、チップ領域４０２のうち第２領域４０３にキャパシタ下部電極４４３及びキャパシタ誘電膜４５３を形成することもできる。または、第２領域４０３にキャパシタ下部電極４４３及びキャパシタ誘電膜４５３を形成した後、第１領域４０１にゲート電極４４１を形成することもできる。このとき、キャッピング層４４５ａは、ゲート電極またはキャパシタ下部電極とキャパシタ誘電膜とを形成するときに形成されるが、望ましくは、ゲート電極の形成工程ならびにキャパシタ下部電極及び誘電膜形成工程のうち先行する工程で形成される。
【００３２】
そして、図４Ｄに示すように、基板上にポリシリコン膜を蒸着した後にパターニングして、キャパシタ誘電膜４５３上にキャパシタ上部電極４６３を形成する。このとき、ゲート電極４４１よりキャパシタ下部電極４４３を先に形成する場合には、ゲート電極４４１とキャパシタ上部電極４６３とを同時に形成することもできる。第２実施形態でも、第１実施形態と同様に、チップ領域に高圧、中圧、及び低圧トランジスタを形成することもできる。
【００３３】
図５Ａないし図５Ｆは、本発明の第３実施形態による半導体装置の製造方法を説明するための断面図である。第３実施形態では、素子形成層として窒化膜を使用してチップ領域にキャパシタ誘電膜を形成するとき、スクライブ領域に整列キーのキャッピング層を同時に形成する。
【００３４】
図５Ａに示すように、半導体基板５００は、単位素子が形成されるチップ領域５０２と、チップ領域５０２を分離するスクライブ領域５０５とを備える。チップ領域５０２のうち第１領域５０１は、ＭＯＳトランジスタが形成される領域であり、第２領域５０３は、キャパシタが形成される領域である。第１実施形態と同様に、基板５００をエッチングして、チップ領域５０２の第１領域５０１及び第２領域５０３にそれぞれ第１トレンチ５１１及び第２トレンチ５１３を形成し、スクライブ領域５０５に第３トレンチ５１５を形成する。第１ないし第３トレンチ５１１，５１３，５１５に絶縁膜、例えば、ＵＳＧ、Ｏ３−ＴＥＯＳ  ＵＳＧ、及びＨＤＰ酸化膜のような酸化膜のうち少なくとも一つを埋め込んだ後、ＣＭＰ工程などを利用して第１トレンチ５１１及び第２トレンチ５１３にそれぞれ第１素子分離膜５２１及び第２素子分離膜５２３を形成する。これと共に、第３トレンチ５１５に凸状の整列キー５２５を形成する。
【００３５】
次に、図５Ｂに示すように、第１及び第２素子分離膜５２１，５２３と整列キー５２５とが形成された基板上に、第１絶縁膜５３０とポリシリコン膜５４０とを形成する。ポリシリコン膜５４０としてＰ型及び／またはＮ型不純物がドーピングされたポリシリコン膜を蒸着して形成するか、またはドーピングされていないポリシリコン膜を蒸着した後、イオン注入工程を通じて所定の導電型の不純物をドーピングさせて形成することもできる。次に、図５Ｃに示すように、ポリシリコン膜５４０と第１絶縁膜５３０とをエッチングして、第１領域５０１にゲート絶縁膜（例えば、ゲート酸化膜）５３１を備えるゲート電極５４１を形成する。第２領域５０３には、キャパシタ下部電極５４３が形成される。このとき、キャパシタ下部電極５４３の下部には、第１絶縁膜パターン５３３が残っていることもある。
【００３６】
本発明の第３実施形態では、ゲート電極５４１とキャパシタ下部電極５４３とがチップ領域５０２に同時に形成されることを例示したが、ゲート酸化膜とポリシリコン膜とを１次蒸着した後にパターニングして、チップ領域５０２のうち第１領域５０１にゲート電極５４１を形成し、ポリシリコン膜を２次蒸着した後にパターニングして、チップ領域５０２のうち第２領域５０３にキャパシタ下部電極５５３を形成することもできる。または、第２領域５０３にキャパシタ下部電極５４３を形成した後、第１領域５０１にゲート電極５４１を形成することもできる。
【００３７】
次に、図５Ｄに示すように、基板上に第２絶縁膜５５０を蒸着する。絶縁膜５５０は、少なくとも窒化膜を備え、望ましくは、ＯＮＯ膜及び／またはＮＯ膜を備える。次に、図５Ｅに示すように、第２絶縁膜５５０をパターニングして、キャパシタ下部電極５４３上にキャパシタ誘電膜５５３を形成する。このとき、スクライブ領域５０５に整列キー５２５のためのキャッピング層５５５が同時に形成される。したがって、少なくとも一つの窒化膜を備えるキャッピング層５５５が形成される。そして、図５Ｆに示すように、基板上にポリシリコン膜を蒸着した後にパターニングして、キャパシタ誘電膜５５３上にキャパシタ上部電極５６３を形成する。第３実施形態でも、第１実施形態と同様に、チップ領域に高圧、中圧、及び低圧トランジスタを形成することもできる。
【００３８】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、実施形態に限定されず、本発明の技術的思想の範囲内で当業者により色々な変形が可能である。
【産業上の利用可能性】
【００３９】
本発明は、半導体装置の製造方法関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４０】
【図１Ａ】一般的な半導体装置の整列キーの形成方法を説明するための断面図である。
【図１Ｂ】図１Ａに後続する図である。
【図１Ｃ】図１Ｂに後続する図である。
【図１Ｄ】図１Ｃに後続する図である。
【図１Ｅ】図１Ｄに後続する図である。
【図１Ｆ】図１Ｅに後続する図である。
【図２Ａ】本発明の第１実施形態による半導体装置の形成方法に利用される整列キーの形成方法を説明するための断面図である。
【図２Ｂ】図２Ａに後続する図である。
【図２Ｃ】図２Ｂに後続する図である。
【図２Ｄ】図２Ｃに後続する図である。
【図２Ｅ】図２Ｄに後続する図である。
【図２Ｆ】図２Ｅに後続する図である。
【図３Ａ】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図である。
【図３Ｂ】図３Ａに後続する図である。
【図３Ｃ】図３Ｂに後続する図である。
【図３Ｄ】図３Ｃに後続する図である。
【図３Ｅ】図３Ｄに後続する図である。
【図３Ｆ】図３Ｅに後続する図である。
【図４Ａ】本発明の第２実施形態による半導体装置の製造方法を説明するための断面図である。
【図４Ｂ】図４Ａに後続する図である。
【図４Ｃ】図４Ｂに後続する図である。
【図４Ｄ】図４Ｃに後続する図である。
【図５Ａ】本発明の第３実施形態による半導体装置の製造方法を説明するための断面図である。
【図５Ｂ】図５Ａに後続する図である。
【図５Ｃ】図５Ｂに後続する図である。
【図５Ｄ】図５Ｃに後続する図である。
【図５Ｅ】図５Ｄに後続する図である。
【図５Ｆ】図５Ｅに後続する図である。
【符号の説明】
【００４１】
２００    半導体基板、
２０１    チップ領域、
２０５    スクライブ領域、
２３１    第１トレンチ、
２３５    第２トレンチ、
２４１    素子分離膜、
２４５    整列キー、
２５１    素子形成用パターン、
２５５    キャッピング層。
【図１Ａ】
2007096310.tif 000003
【図１Ｂ】
2007096310.tif 000004
【図１Ｃ】
2007096310.tif 000005
【図１Ｄ】
2007096310.tif 000006
【図１Ｅ】
2007096310.tif 000007
【図１Ｆ】
2007096310.tif 000008
【図２Ａ】
2007096310.tif 000009
【図２Ｂ】
2007096310.tif 000010
【図２Ｃ】
2007096310.tif 000011
【図２Ｄ】
2007096310.tif 000012
【図２Ｅ】
2007096310.tif 000013
【図２Ｆ】
2007096310.tif 000014
【図３Ａ】
2007096310.tif 000015
【図３Ｂ】
2007096310.tif 000016
【図３Ｃ】
2007096310.tif 000017
【図３Ｄ】
2007096310.tif 000018
【図３Ｅ】
2007096310.tif 000019
【図３Ｆ】
2007096310.tif 000020
【図４Ａ】
2007096310.tif 000021
【図４Ｂ】
2007096310.tif 000022
【図４Ｃ】
2007096310.tif 000023
【図４Ｄ】
2007096310.tif 000024
【図５Ａ】
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【図５Ｂ】
2007096310.tif 000026
【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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