(57)【要約】【課題】複数の半導体素子を積層して実装するにあたって、実用的な素子配置や積層構造の下で、細長形状の半導体素子に対するボンディング性を高める。【解決手段】接続パッド３を有する配線基板２上には、それぞれ長辺片側パッド構造を有する第１の半導体素子４と第２の半導体素子７とが積層されて実装されている。第２の半導体素子７は第１の半導体素子４より小形でかつ細長形状を有する。第１および第２の半導体素子４、７はボンディングワイヤ６、９を介して配線基板２の接続パッド３と電気的に接続されている。第２の半導体素子７はワイヤボンディング時の超音波印加方向Ｘに対して長辺Ｌが平行となるように配置されている。【選択図】図１
2007128953.tif 000002
【特許請求の範囲】
【請求項１】
接続パッドを有する配線基板と、
前記配線基板上に実装され、片側の長辺に沿って配置された電極パッドを備える第１の半導体素子と、
前記第１の半導体素子上に積層され、片側の長辺に沿って配置された電極パッドを備えると共に、前記第１の半導体素子より小形でかつ細長形状を有する第２の半導体素子と、
前記接続パッドと前記第１の半導体素子の電極パッドとを接続する第１のボンディングワイヤを備える第１の接続部と、
前記接続パッドと前記第２の半導体素子の電極パッドとを接続する第２のボンディングワイヤを備える第２の接続部とを具備し、
前記第２の半導体素子は前記第２のボンディングワイヤのボンディング時の超音波印加方向に対して前記長辺が平行となるように配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２の半導体素子は、前記長辺が前記第１の半導体素子の長辺と平行になると共に、前記第１の半導体素子の前記電極パッドとは反対側の長辺に沿って配置されていることを特徴とする半導体装置。
【請求項３】
接続パッドを有する配線基板と、
前記配線基板上に実装され、片側の長辺に沿って配置された電極パッドを備える第１の半導体素子と、
前記第１の半導体素子上に積層され、片側の長辺に沿って配置された電極パッドを備えると共に、前記第１の半導体素子より小形でかつ細長形状を有する第２の半導体素子と、
前記接続パッドと前記第１の半導体素子の電極パッドとを接続する第１のボンディングワイヤを備える第１の接続部と、
前記接続パッドと前記第２の半導体素子の電極パッドとを接続する第２のボンディングワイヤを備える第２の接続部とを具備し、
前記第２の半導体素子は、前記長辺が前記第１の半導体素子の長辺と平行になると共に、前記第１の半導体素子の前記電極パッドとは反対側の長辺に沿って配置されていることを特徴とする半導体装置。
【請求項４】
請求項１ないし請求項３のいずれか１項記載の半導体装置において、
前記第１の半導体素子は1個または積層された複数個のメモリ素子を具備し、かつ前記第２の半導体素子はコントローラ素子を具備することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置と、
前記半導体装置を収納するベースカードと、
前記半導体装置における前記配線基板の前記第１および第２の半導体素子の実装面とは反対側の面に形成され、前記接続パッドを介して前記第１および第２の半導体素子と電気的に接続された外部接続端子と
を具備することを特徴とするメモリカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とそれを用いたメモリカードに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等のメモリ素子を内蔵するメモリカードは、各種機器との接続性、情報の書き込み性、携帯性等に優れ、さらに記憶容量自体も大きいことから、ＰＣやその周辺機器、デジタルカメラ、携帯電話機に代表される携帯型通信機器、ＭＰ３プレイヤ等の携帯型オーディオプレイヤ、さらにはハードディスクレコーダやＤＶＤレコーダ等の記憶メディアとして多用されている。
【０００３】
メモリカードに内蔵されるＮＡＮＤ型フラッシュメモリ等のメモリ素子は、高容量を実現する上でデザインルールの微細化が進められている。また、コントローラ素子も高密度・高集積化が進められており、それに伴って素子形状は小型化並びに細長化される傾向にある。このようなメモリ素子やコントローラ素子を内蔵するメモリカードは、各素子を配線基板上に実装してパッケージングし、この半導体パッケージをベースカードに収納することにより構成している。
【０００４】
メモリカードは外形寸法が規定されているため、この外形寸法に対応した形状を有する配線基板上に各素子を配置しなければならない。この際、素子実装密度の向上を図るためには、例えばコントローラ素子をメモリ素子上に積層して実装することが有効である（例えば特許文献１参照）。細長形状のコントローラ素子をメモリ素子上に積層する場合、上述したような配線基板の限られた面積内で、メモリ素子の配置領域と各素子へのワイヤボンディング領域とを確保しなければならない。さらに、細長形状のコントローラ素子に対してワイヤボンディングを実施する場合、ボンディング時に印加される超音波の印加方向を考慮して、コントローラ素子を配置する必要がある。
【０００５】
すなわち、コントローラ素子の配置方向によっては、ボンディングされたワイヤの接合強度が低下するおそれがある。しかしながら、従来のメモリカード用の半導体パッケージにおいては、配線基板上にメモリ素子とコントローラ素子とを積層して配置するにあたって、ボンディング時の超音波の印加方向まで考慮した素子配置や積層構造とはなっていない。このため、細長形状のコントローラ素子にワイヤボンディングを実施した際に、ワイヤに接合不良が生じる場合がある。これは製造歩留りや信頼性の低下要因となる。また、単にボンディング時の超音波の印加方向を考慮しただけでは、素子の配置不良や生産性の低下等を招くおそれがある。
【特許文献１】特開2001-217383号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、複数の半導体素子を積層して配線基板上に実装するにあたって、実用的な素子配置や積層構造の下で、細長形状の半導体素子に対するボンディング性を高めることによって、装置の製造歩留り、信頼性、生産性等を向上させた半導体装置とそれを用いたメモリカードを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、接続パッドを有する配線基板と、前記配線基板上に実装され、片側の長辺に沿って配置された電極パッドを備える第１の半導体素子と、前記第１の半導体素子上に積層され、片側の長辺に沿って配置された電極パッドを備えると共に、前記第１の半導体素子より小形でかつ細長形状を有する第２の半導体素子と、前記接続パッドと前記第１の半導体素子の電極パッドとを接続する第１のボンディングワイヤを備える第１の接続部と、前記接続パッドと前記第２の半導体素子の電極パッドとを接続する第２のボンディングワイヤを備える第２の接続部とを具備し、前記第２の半導体素子は前記第２のボンディングワイヤのボンディング時の超音波印加方向に対して前記長辺が平行となるように配置されていることを特徴としている。
【０００８】
本発明の他の係る半導体装置は、接続パッドを有する配線基板と、前記配線基板上に実装され、片側の長辺に沿って配置された電極パッドを備える第１の半導体素子と、前記第１の半導体素子上に積層され、片側の長辺に沿って配置された電極パッドを備えると共に、前記第１の半導体素子より小形でかつ細長形状を有する第２の半導体素子と、前記接続パッドと前記第１の半導体素子の電極パッドとを接続する第１のボンディングワイヤを備える第１の接続部と、前記接続パッドと前記第２の半導体素子の電極パッドとを接続する第２のボンディングワイヤを備える第２の接続部とを具備し、前記第２の半導体素子は、前記長辺が前記第１の半導体素子の長辺と平行になると共に、前記第１の半導体素子の前記電極パッドとは反対側の長辺に沿って配置されていることを特徴としている。
【０００９】
本発明のさらに他の態様に係るメモリカードは、本発明の実施態様に係る半導体装置であって、第１の半導体素子が1個または積層された複数個のメモリ素子を具備し、かつ第２の半導体素子がコントローラ素子を具備する半導体装置と、前記半導体装置を収納するベースカードと、前記半導体装置における前記配線基板の前記第１および第２の半導体素子の実装面とは反対側の面に形成され、前記接続パッドを介して前記第１および第２の半導体素子と電気的に接続された外部接続端子とを具備することを特徴としている。
【発明の効果】
【００１０】
本発明の一態様に係る半導体装置によれば、実用的な素子配置や積層構造を満足させた上で、細長形状の第２の半導体素子に対するボンディング性を高めることができる。これによって、半導体装置並びにそれを用いたメモリカードの製造歩留りや信頼性、さらには生産性等を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
【００１２】
図１および図２は本発明の一実施形態による半導体装置の構成を示す図であり、図１は半導体装置の平面図、図２はその断面図である。これらの図に示す半導体装置１は、例えばメモリカードの本体部分となる半導体記憶装置を構成するものであり、これを後述するようにベースカードに収納することでメモリカードが作製される。半導体装置１は素子実装基板として配線基板２を有している。配線基板２は、素子実装面となる第１の主面２ａと、第１の主面２ａとは反対側の第２の主面２ｂとを備えている。
【００１３】
配線基板２の第１の主面２ａには、ワイヤボンディング時のボンディング部となる接続パッド３が設けられている。一方、図２では図示を省略したが、第２の主面２ｂには接続パッド３と配線基板２の表面並びに内部の配線網（図示せず）を介して電気的に接続された外部接続端子が設けられている。このような配線基板２は、例えば樹脂基板、セラミックス基板、ガラス基板等の各種絶縁基板の内部や表面に配線網（図示せず）を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線基板を適用することができる。
【００１４】
配線基板２の第１の主面２ａには、第１の半導体素子としてＮＡＮＤ型フラッシュメモリ等のメモリ素子４が実装されている。ここでは、2個のメモリ素子４Ａ、４Ｂを積層して実装した状態を示している。すなわち、配線基板２の第１の主面２ａには第１のメモリ素子４Ａがダイアタッチフィルム等の接着剤層（図示せず）を介して接着されている。さらに、第１のメモリ素子４Ａ上には同様な接着剤層（図示せず）を介して第２のメモリ素子４Ｂが接着されている。なお、メモリ素子４の実装数は2個に限られるものではなく、1個もしくは3個以上であってもよい。メモリ素子４の個数は、各素子の記憶容量や例えばメモリカードの設定容量等に応じて適宜に設定されるものである。
【００１５】
これらメモリ素子４Ａ、４Ｂは同一形状を有しており、それぞれ片側の長辺に沿ってほぼ一列に形成された複数の電極パッド５Ａ、５Ｂを備えている。このように、メモリ素子４Ａ、４Ｂは電極パッド５Ａ、５Ｂを片側長辺に沿ってほぼ一列に配置したパッド構造、すなわち長辺片側パッド構造を有している。これらメモリ素子４Ａ、４Ｂは電極パッド５Ａ、５Ｂが近接するように方向を揃えて積層されている。さらに、下側の第１のメモリ素子４Ａの電極パッド５Ａが露出するように、第２のメモリ素子４Ｂは第１のメモリ素子４Ａに対して短辺方向にずらして積層されている。各メモリ素子４Ａ、４Ｂはその長辺が配線基板２の長辺と平行となるように配置されている。
【００１６】
第１および第２のメモリ素子４Ａ、４Ｂの各電極パッド５Ａ、５Ｂは、それぞれボンディングワイヤ６Ａ、６Ｂを介して配線基板２の接続パッド３と電気的に接続されている。第１のメモリ素子４Ａの電極パッド５Ａと配線基板２の接続パッド３とを接続するボンディングワイヤ６Ａ、および第２のメモリ素子４Ｂの電極パッド５Ｂと配線基板２の接続パッド３とを接続するボンディングワイヤ６Ｂは、第１の接続部を構成している。ここで、図中矢印Ｘはワイヤボンディング時の超音波印加方向（ボンダによるＡｕボール等に対して印加する超音波の荷重方向）を示している。メモリ素子４Ａ、４Ｂはワイヤボンディング時の超音波印加方向Ｘに対して長辺が平行となるように配置されている。
【００１７】
上述したメモリ素子４上には、第２の半導体素子としてコントローラ素子７が積層されている。すなわち、コントローラ素子７はダイアタッチフィルム等の接着剤層（図示せず）を介して第２のメモリ素子４Ｂ上に接着されている。コントローラ素子７は、メモリ素子４より小形でかつ細長い形状を有している。コントローラ素子７の具体的な形状は特に限定されるものではないが、例えば3mm以下の短辺Ｗに対して長辺Ｌが2倍以上の形状を有している。このような形状を有するコントローラ素子（第２の半導体素子）７に対して、この実施形態の素子配置は特に有効である。
【００１８】
細長形状のコントローラ素子７は、その長辺Ｌがメモリ素子４の長辺と平行になると共に、メモリ素子４の電極パッド５が配列された長辺（図面左側の長辺）とは反対側の長辺（図面右側の長辺）に沿って配置されている。なお、コントローラ素子７の左右方向の配置位置は逆であってもよい。コントローラ素子７は、外部接続端端子を通して受け取ったデータのメモリ素子４への書き込み、メモリ素子４に記憶されたデータの読み出し等を行うものであり、インターフェース部、バッファ部、メモリ制御部等を有している。
【００１９】
上述した細長形状のコントローラ素子７は、片側の長辺に沿って形成された複数の電極パッド８を備えている。コントローラ素子７はメモリ素子４と同様に、電極パッド８を片側長辺に沿って配置した長辺片側パッド構造を有している。コントローラ素子７の電極パッド８は、ボンディングワイヤ９を介して配線基板２の接続パッド３と電気的に接続されている。ボンディングワイヤ９は第２の接続部を構成している。コントローラ素子７と接続される配線基板２の接続パッド３は扇状に配列されており、その結果としてボンディングワイヤ９は扇状に広がって配置されている。これによって、小形のコントローラ素子７に対するワイヤボンディング性を高めることができる。
【００２０】
メモリ素子４とコントローラ素子７が実装された配線基板２の第１の主面２ａには、エポキシ樹脂等の封止樹脂１０がモールド成形されている。すなわち、メモリ素子４とコントローラ素子７は封止樹脂１０で封止されている。このように、配線基板２の第１の主面２ａに直接実装されたメモリ素子４やコントローラ素子７を封止樹脂１０で一体的に封止することによって、半導体装置（半導体パッケージ）１が構成されている。
【００２１】
上述したように、細長形状のコントローラ素子７はメモリ素子４の長辺に沿って配置されているため、長辺Ｌはワイヤボンディング時の超音波印加方向Ｘに対して平行とされている。すなわち、コントローラ素子７にワイヤボンディングを実施するにあたって、ボンディング時の超音波は細長形状のコントローラ素子７の長辺Ｌの方向に印加される。このように、コントローラ素子７の長辺Ｌと平行な方向に超音波を印加しながらワイヤボンディングを実施することによって、例えば3mm以下の短辺Ｗに対して長辺Ｌが2倍以上というような小形で細長の形状を有するコントローラ素子７へのワイヤボンディング性、すなわちボンディングワイヤ９の接合性を高めることができる。
【００２２】
これに対して、コントローラ素子７の短辺Ｗと平行な方向に超音波を印加しながらワイヤボンディングを実施すると、ボンディングの開始直後にコントローラ素子７が短辺Ｗの方向にたわむような挙動を示すため、ボンディング開始直後の数本のボンディングワイヤの接合強度が低下する。これはコントローラ素子７に対する接続信頼性、ひいては半導体装置１の製造歩留りの低下要因となる。これに対して、コントローラ素子７の長辺Ｌと平行な方向に超音波を印加しながらワイヤボンディングを実施した場合には、開始直後からボンディングワイヤ９の接合強度を高めることができる。従って、小形で細長の形状を有するコントローラ素子７に対する接続信頼性を向上させることが可能となる。
【００２３】
ここで、メモリカードの外形寸法に対応させた形状、例えば19×17mmの平面形状を有する配線基板２上に、例えば平面形状が13.5×10mmのメモリ素子４と平面形状が5.5×2.5mmのコントローラ素子７を実装する場合を考える。図１に示したメモリ素子４とコントローラ素子７の配置位置であれば、メモリ素子４の配置領域と各素子４、７へのワイヤボンディング領域を確保することができる。その上で、コントローラ素子７の長辺Ｌと平行な方向に超音波を印加しながらワイヤボンディングを実施することができるため、細長形状のコントローラ素子７に対する接続信頼性を高めることができる。
【００２４】
一方、コントローラ素子７の配置をそのままとして、メモリ素子４を横置き（メモリ素子４の長辺と配線基板２の短辺とが平行）にしようとすると、メモリ素子４が配線基板２の外形からはみ出すか、あるいはコントローラ素子７へのワイヤボンディング領域を確保することができない。図３に示すように、コントローラ素子７をメモリ素子４の短辺に沿って配置した場合、形状的には各素子４、７の配置領域とワイヤボンディング領域を確保することができる。ただし、コントローラ素子７の短辺Ｗと平行な方向に超音波を印加しながらワイヤボンディングすることになるため、ボンディング開始直後のワイヤ接合強度が低くなることで、細長形状のコントローラ素子７に対する接続信頼性が低下する。
【００２５】
図４は図１に示した素子配置によるボンディングワイヤ９（120p）の剥離強度（実施例）を図３に示した素子配置による剥離強度（比較例）と比較して示している。配線基板２および各素子４、７の形状は上述した通りである。図４に示されるように、剥離強度の平均値はほぼ同等であるものの、比較例は剥離強度のバラツキが大きく、ボンディング開始直後の数本のワイヤ接合強度は大きく劣っている。これは接続信頼性や製造歩留りの低下要因となる。これに対して、実施例の剥離強度はバラツキが小さく、全体的に良好な剥離強度が得られている。従って、細長形状のコントローラ素子７に対する接続信頼性や半導体装置１の製造歩留りに優れることが分かる。
【００２６】
なお、図３に示した各素子４、７の配置形状については、それを図５に示すように90度回転させることによって、各素子４、７の配置領域とワイヤボンディング領域を確保した上で、コントローラ素子７の長辺Ｌと平行な方向に超音波を印加しながらワイヤボンディングを実施することができる。従って、細長形状のコントローラ素子７への接続信頼性のみを考慮した場合、図５に示した各素子４、７の配置形状を適用した半導体装置１も有効であり、これも本発明の実施形態である。ただし、図５に示した配置形状ではボンダに対して配線基板２を横置きにすることになるため、後述するように配線基板パネルにおける配線基板２の取り数が低下する。これは半導体装置１の生産性の低下要因となる。
【００２７】
この実施形態の半導体装置（図１に示した半導体装置）１は、メモリ素子４上にコントローラ素子７を長辺同士が平行になると共に、メモリ素子４の電極パッド５が配列された長辺（図面左側の長辺）とは反対側の長辺（図面右側の長辺）に沿って配置しているため、装置製造工程における配線基板２の配列状態を変更することなく、各素子４、７の配置領域とワイヤボンディング領域の確保と、コントローラ素子７の長辺方向への超音波印加によるワイヤボンディングとを両立させることができる。従って、半導体装置１の生産性等を低下させることなく、製造歩留りや信頼性を向上させることが可能となる。すなわち、低コストで信頼性に優れた半導体装置１を提供することができる。
【００２８】
次に、この実施形態の半導体装置１の製造工程について図６を参照して説明する。まず、図６（ａ）に示すように、接続パッドを有する配線基板２を用意する。ここで、配線基板２は複数の装置形成領域を有する配線基板パネル１１として半導体装置１の製造工程に供給される。配線基板パネル１１は1個の配線基板２（それを用いた半導体装置１）に相当する装置形成領域１２を複数有しており、これらは格子状に設けられたダイシング領域１３で区画されている。
【００２９】
図６に示す配線基板パネル１１おいて、各装置形成領域１２はその長辺が製造工程における配線基板パネル１１の進行方向Ｙ（配線基板パネル１１の長辺方向）に対して直交するように配列されている。これによって、半導体装置１の生産性（配線基板２の取り数）を高めることができる。一方、図５に示した配置構造を実現するためには、図７に示すように、各装置形成領域１２の長辺が配線基板パネル１１の進行方向Ｙと平行になるように配列しなければならない。これでは配線基板２の取り数が減少して生産性が低下する。
【００３０】
なお、図６に示す配線基板パネル１１は、4個の装置形成領域１２を一括して樹脂モールドするモールド領域１４を有しており、このようなモールド領域１４が二連構造（１４Ａ、１４Ｂ）とされている。各装置形成領域１２は個々に樹脂モールドしてもよい。一括して樹脂モールドする装置形成領域１２の数やモールド領域１４の連結数は、製造工程や製造装置等を考慮して適宜に設定することができる。
【００３１】
次に、図６（ｂ）に示すように、配線基板パネル１１の各装置形成領域１２にメモリ素子４とコントローラ素子７を実装すると共に、ボンディングワイヤ６、９を介して各素子４、７と配線基板パネル１１の接続パッド（図６では図示せず）とを接続する。各素子４、７の配置は図１に示した通りである。具体的には、配線基板パネル１１の表面（配線基板２の第１の主面２ａ）にメモリ素子４をフィルム状の絶縁性接着剤等を用いて接着する。次いで、メモリ素子４に対してワイヤボンディングを施す。図１に示したように、複数のメモリ素子（４Ａ、４Ｂ）を実装する場合には、このような素子実装工程とワイヤボンディング工程とを繰り返し実施する。
【００３２】
次いで、メモリ素子４上にコントローラ素子７をフィルム状の絶縁性接着剤等を用いて接着した後、コントローラ素子７に対してワイヤボンディングを施す。ワイヤボンディングは超音波の印加方向Ｘが細長形状のコントローラ素子７の長辺方向と平行になるようにして実施される。これによって、ボンディング開始直後からボンディングワイヤ９の接合強度が維持されるため、コントローラ素子７に対する接続信頼性を向上させることができる。メモリ素子４およびコントローラ素子７の実装は各装置形成領域１２に対して順に実施する。そして、メモリ素子４およびコントローラ素子７を実装した配線基板パネル１１は、図６（ｃ）に示す樹脂モールド工程に送られる。
【００３３】
樹脂モールド工程においては、図６（ｃ）に示すように、複数の装置形成領域１２に実装されたメモリ素子４およびコントローラ素子７を一括して封止するように、封止樹脂１０を配線基板パネル１１の表面にモールド成形する。この実施形態では、4個の装置形成領域１２を一括するモールド領域１４毎に封止樹脂１０をモールド成形しており、二連構造としたモールド領域１４Ａ、１４Ｂに対して順に実施する。この後、各素子４、７の実装や樹脂モールドを実施した配線基板パネル１１を、各装置形成領域１２を区画するダイシング領域１３に沿って、封止樹脂１０と共に切断する。このようにして、個片化された配線基板２を有する半導体装置１を作製する。
【００３４】
上述した半導体装置１の製造方法によれば、製造工程における配線基板２の取り数を低下させることなく、コントローラ素子７の長辺方向に超音波を印加しながらワイヤボンディングを実施することができる。従って、半導体装置１の生産性を低下させることなく、半導体装置１の製造歩留りや信頼性を向上させることが可能となる。すなわち、信頼性に優れた半導体装置１を効率よくかつ低コストで作製することができる。これはデザインルールの微細化に伴って、長辺片側パッド構造を適用した半導体素子、特に細長形状の半導体素子を実装する場合に有効である。
【００３５】
次に、本発明のメモリカードの実施形態について図８を参照して説明する。図８は本発明の一実施形態によるメモリカードの構成を示す断面図である。同図に示すメモリカード２０は、前述した実施形態の半導体装置を半導体記憶装置１として具備するものである。すなわち、半導体記憶装置１は図８では図示を省略したが、前述したようにメモリ素子とコントローラ素子を具備している。これら各素子が実装された配線基板２の第２の主面（素子実装面２ａとは反対側の主面）２ｂには、前述した接続パッドを介してメモリ素子やコントローラ素子と電気的に接続された外部接続端子１５が設けられている。外部接続端子１５は例えばＡｕメッキやＣｕメッキ等で形成されたランドにより構成されている。
【００３６】
上述したような半導体記憶装置１は、メモリカード２０の外形寸法に対応したベースカード２１内に収納されている。半導体記憶装置１は外部接続端子１５が表面側に露出しており、封止樹脂１０側がベースカード２１に接着剤層２２を介して接着されている。このようなメモリカード２０によれば、デザインルールの微細化等に基づいて高密度・高集積化されたメモリ素子やコントローラ素子を、製造歩留りや信頼性等を低下させることなく搭載することができる。従って、高容量のメモリカード２０を効率よくかつ低コストで提供することが可能となる。
【００３７】
本発明は上記した実施形態に限定されるものではなく、配線基板上に第１の半導体素子とそれより小形でかつ細長形状の第２の半導体素子とを積層して実装した半導体装置に適用することができる。そのような装置も本発明に含まれるものである。また、半導体装置やメモリカードの具体的な構造等も、本発明の基本構成を満足するものであれば種々に変形が可能である。さらに、実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態による半導体装置の構成を示す平面図である。
【図２】図１に示す半導体装置の断面図である。
【図３】本発明との比較例としての半導体装置の構成を示す平面図である。
【図４】本発明の実施例による半導体装置のボンディングワイヤの剥離強度を比較例の半導体装置のそれと比較して示す図である。
【図５】本発明の他の実施形態による半導体装置の構成を示す平面図である。
【図６】図１に示す半導体装置の製造工程を示す平面図である。
【図７】図５に示す半導体装置の作製に用いられる配線基板パネルを図６との比較として示す平面図である。
【図８】本発明の一実施形態によるメモリカードの構成を示す断面図である。
【符号の説明】
【００３９】
１…半導体装置（半導体記憶装置）、２…配線基板、３…接続パッド、４…メモリ素子、５，８…電極パッド、６，９…ボンディングワイヤ、７…コントローラ素子、１０…封止樹脂、１５…外部接続端子、２０…メモリカード、２１…ベースカード。
【図１】
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【図２】
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【図３】
2007128953.tif 000005
【図４】
2007128953.tif 000006
【図５】
2007128953.tif 000007
【図６】
2007128953.tif 000008
【図７】
2007128953.tif 000009
【図８】
2007128953.tif 000010