(57)【要約】【課題】ある配線に供給する固定電圧を簡易に変更可能な半導体集積回路を提供する。【解決手段】電圧固定ユニット１０は、第１固定電圧Ｖｄｄまたは、第１固定電圧Ｖｄｄとは異なる第２固定電圧ＧＮＤのいずれかが選択的に印加される出力配線１６を含む。電圧固定ユニット１０は、接続されるべき回路ブロックに対して、出力配線１６を介して、第１固定電圧Ｖｄｄまたは第２固定電圧ＧＮＤのいずれかを供給するものである。本半導体装置の製造工程において、出力配線１６に第１固定電圧Ｖｄｄを印加する第１接続素子１４ａまたは、出力配線１６に第２固定電圧ＧＮＤを印加する第２接続素子１４ｂのいずれかを、所定の箇所に選択的に形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１固定電圧または、前記第１固定電圧とは異なる第２固定電圧のいずれかが選択的に印加される出力配線を含む電圧固定ユニットを備え、当該電圧固定ユニットは、接続されるべき回路ブロックに対して、前記出力配線を介して、前記第１固定電圧または前記第２固定電圧のいずれかを供給するものであり、
本半導体装置の製造工程において、前記出力配線に前記第１固定電圧を印加する第１接続素子または、前記出力配線に前記第２固定電圧を印加する第２接続素子のいずれかを、所定の箇所に選択的に形成することにより、前記回路ブロックに対して、前記第１、第２固定電圧のいずれかを供給することを特徴とする半導体装置。
【請求項２】
前記電圧固定ユニットは、
一端に前記第１固定電圧が印加される第１抵抗と、
一端に前記第２固定電圧が印加される第２抵抗と、
をさらに含み、
前記第１接続素子は、前記第１抵抗の他端および前記出力配線の間に形成され、
前記第２接続素子は、前記第２抵抗の他端および前記出力配線の間に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記出力配線は、前記第１抵抗および前記第２抵抗の一部とオーバーラップするように敷設されたオーバーラップ配線を含み、
前記第１、第２接続素子はそれぞれ、前記第１、第２抵抗と前記オーバーラップ配線とのオーバーラップ箇所に選択的に形成される第１、第２ビアホールを含み、
前記オーバーラップ配線は、前記第１、第２ビアホールの有無に応じて前記第１抵抗または前記第２抵抗のいずれかと接続されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１抵抗および前記第２抵抗は、略同一面上に、直線上に配置され、
前記オーバーラップ配線は、前記第１、第２抵抗とは異なる配線層上に、基板への投影が前記第１、第２抵抗と同一直線上となるよう敷設されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電圧固定ユニットは、半導体集積回路を設計する際に使用されるライブラリに予め登録されたセルであることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項６】
本半導体装置は、複数の電圧固定ユニットを備え、前記複数の電圧固定ユニットは、当該半導体装置の所定位置に、規則的に配置されることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項７】
前記電圧固定ユニットは、第１、第２固定電圧をそれぞれ１または０のデジタル値に対応付けたメモリとして機能することを特徴とする請求項１から３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に配線の電位固定に関する。
【背景技術】
【０００２】
電子機器の内部には、シリコンなどの半導体基板上に、トランジスタや抵抗、キャパシタなどの回路素子を形成して構成される半導体集積回路が広く用いられている。半導体集積回路は、年々微細化が進み、それに伴って素子配置や配線は、複雑化する傾向にある。
【０００３】
こうした半導体集積回路を設計する場合、あらかじめ決められた機能を実現するためのセルをライブラリに用意しておき、セルを配置する設計手法がとられる場合が多い。たとえば、ある回路内部の特定の配線を電気的にハイレベル（Ｖｄｄ）あるいはローレベル（ＧＮＤ）に固定する場合、ハイレベル固定用セル、ローレベル固定用セルの２種類を用意し、ハイレベルが必要な箇所にはハイレベル固定用セルを、ローレベルが必要な箇所には、ローレベル固定用セルを配置することにより、必要な電圧を供給する。
【０００４】
【特許文献１】特開２００３−１６８７３４号公報
【特許文献２】特開２００１−２５７３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体集積回路は、回路をディスクリート部品で構成した場合に比べて、多くの回路素子を小さな面積に集積化できるという利点を有する反面、一端設計を完了すると、回路素子を交換して定数を変更したり、配線の接続を変更するといった設計変更が困難となる。たとえば、一旦、特定の配線をハイレベルに固定した後に、設計変更によってローレベルに固定したい場合には、ハイレベル固定用セルをローレベル固定用セルに置換する必要が生ずるため、配線の敷設箇所を変更したり、セルそのものの配置箇所を変更する必要が生じる場合がある。
【０００６】
近年の微細化が進んだ半導体集積回路では、配線間の抵抗や配線間の容量によって、信号処理のタイミングなどが影響を受けるため、大幅な修正を余儀なくされる場合がある。
【０００７】
本発明はこうした課題に鑑みてなされたものであり、その目的は、ある配線に供給する固定電圧を簡易に変更可能な半導体装置の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様の半導体装置は、第１固定電圧または、第１固定電圧とは異なる第２固定電圧のいずれかが選択的に印加される出力配線を含む電圧固定ユニットを備える。この電圧固定ユニットは、接続されるべき回路ブロックに対して、出力配線を介して、第１固定電圧または第２固定電圧のいずれかを供給するものである。本半導体装置の製造工程において、出力配線に第１固定電圧を印加する第１接続素子または、出力配線に第２固定電圧を印加する第２接続素子のいずれかを、所定の箇所に選択的に形成することにより、前記回路ブロックに対して、第１、第２固定電圧のいずれかを供給する。
【０００９】
この態様によると、第１接続素子あるいは第２接続素子は、予め決められた箇所に選択的に形成されるため、出力配線から第１固定電圧、あるいは第２固定電圧のいずれを出力する場合であっても、第１接続素子、第２接続素子を構成する回路素子の配置のみを変更すればよい。その結果、他の回路配置に及ぼす影響を低減しつつ、ある回路ブロックに対して供給する電圧を切り換えることができる。
【００１０】
電圧固定ユニットは、一端に第１固定電圧が印加される第１抵抗と、一端に第２固定電圧が印加される第２抵抗と、をさらに含む。第１接続素子は、第１抵抗の他端および前記出力配線の間に形成され、第２接続素子は、第２抵抗の他端および出力配線の間に形成される。
この場合、第１抵抗、第２抵抗をプルアップ、あるいはプルダウン抵抗として利用することにより、回路動作を安定化させることができる。
【００１１】
出力配線は、第１抵抗および第２抵抗の一部とオーバーラップするように敷設されたオーバーラップ配線を含んでもよい。第１、第２接続素子はそれぞれ、第１、第２抵抗とオーバーラップ配線とのオーバーラップ箇所に選択的に形成される第１、第２ビアホールを含んでもよい。オーバーラップ配線は、第１、第２ビアホールの有無に応じて第１抵抗または第２抵抗のいずれかと接続されてもよい。
【００１２】
第１抵抗および第２抵抗は、略同一面上に、直線上に配置され、オーバーラップ配線は、第１、第２抵抗とは異なる配線層上に、基板への投影が第１、第２抵抗と同一直線上となるように敷設されてもよい。
この場合、第１抵抗、第２抵抗、オーバーラップ配線の基板への投影が一直線上に配置され、第１抵抗、第２抵抗およびオーバーラップ配線それぞれに接続される配線を並行に配置することが容易となる。
【００１３】
電圧固定ユニットは、半導体集積回路を設計する際に使用されるライブラリに予め登録されたセルであってもよい。上記構成を有する電圧固定ユニットをセルとして用意しておくことにより、半導体集積回路の設計をより簡易化することができる。
【００１４】
本半導体装置は、複数の電圧固定ユニットを備え、複数の電圧固定ユニットは、当該半導体装置の所定位置に、規則的に配置されてもよい。また、半導体装置は、複数の領域に仮想的に分割されており、電圧固定ユニットは領域ごとに設けられてもよい。
【００１５】
電圧固定ユニットは、第１、第２固定電圧をそれぞれ１または０のデジタル値に対応付けたメモリとして機能してもよい。この場合、０、１のデジタル値の変更は、各電圧固定ユニット毎に、第１接続素子あるいは第２接続素子のいずれかを形成するかを選択することにより実現することができる。
【００１６】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明に係る半導体装置によれば、ある配線に供給する固定電圧を簡易に変更することができる。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明の実施の形態に係る半導体装置に使用される電圧固定ユニット１０の等価回路図である。半導体装置１００は、図１に示す電圧固定ユニット１０を少なくとも１つ備える。この電圧固定ユニット１０は、接続されるべき回路ブロックに対して、出力配線１６を介し、第１固定電圧または第１固定電圧とは異なる第２固定電圧のいずれかを供給する。たとえば、本実施の形態において、第１固定電圧はハイレベルに対応する電源電圧Ｖｄｄであり、第２固定電圧は、ローレベルに対応する接地電圧ＧＮＤ（０Ｖ）である。半導体装置は、デジタル回路、アナログ回路、あるいはアナログデジタル混載回路のいずれであってもよく、またその製造プロセスも、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）、バイポーラ、ＢｉＣＭＯＳプロセスのいずれであってもよい。
【００１９】
電圧固定ユニット１０は、第１抵抗Ｒ１、第２抵抗Ｒ２、第１接続素子１４ａ、第２接続素子１４ｂ、出力配線１６を含んで構成される。出力端子１２には、電圧固定ユニット１０により固定電圧を供給すべき回路ブロック（図示せず）が接続される。出力端子１２には、出力配線１６の一端が接続されている。出力配線１６は、ひとつの配線層に形成されたものに限定されず、ビアホールを介して接続された複数の配線層に敷設された複数の配線で構成されていてもよい。
【００２０】
電源ライン２０には、第１固定電圧として、電源電圧Ｖｄｄが印加されている。第１抵抗Ｒ１の一端は電源ライン２０に接続される。第１接続素子１４ａは、第１抵抗Ｒ１の他端および出力配線１６の間に形成されており、電源ライン２０から、第１抵抗Ｒ１を介して出力配線１６へ至る経路上に設けられる。
【００２１】
接地ライン２２は、第２固定電圧として、接地電圧ＧＮＤが印加されている。第２抵抗Ｒ２の一端は接地ライン２２に接続される。第２接続素子１４ｂは、第２抵抗Ｒ２の他端および出力配線１６の間に形成されており、接地ライン２２から、第２抵抗Ｒ２を介して出力配線１６へ至る経路上に設けられる。
【００２２】
ここで、第１接続素子１４ａ、第２接続素子１４ｂは、いずれか一方が選択的に形成される回路要素であって、たとえば、配線、ビアホール、抵抗、あるいはこれらの素子の組み合わせなどで構成することができる。第１接続素子１４ａ、第２接続素子１４ｂは、電圧固定ユニット１０を備える半導体装置の製造工程において、所定の箇所に選択的に形成される。これについては後述する。
【００２３】
たとえば、図１において、第１接続素子１４ａを形成し、第２接続素子１４ｂを形成しない場合、出力配線１６は、第１接続素子１４ａおよび第１抵抗Ｒ１を介して、電源電圧Ｖｄｄにプルアップされる。その結果、出力端子１２からは、電源電圧Ｖｄｄ、すなわち第１固定電圧が出力されることになる。一方、第２接続素子１４ｂを形成し、第１接続素子１４ａを形成しない場合、出力配線１６は、第２接続素子１４ｂおよび第２抵抗Ｒ２を介して接地電圧ＧＮＤにプルダウンされる。その結果、出力端子１２からは、接地電圧ＧＮＤ、すなわち第２固定電圧が出力されることになる。
【００２４】
図２は、図１の電圧固定ユニット１０の構成を示す平面図である。また、図３は、図２の電圧固定ユニット１０の３−３線断面図である。図２および図３において、各回路要素のサイズや間隔は、見やすさのために適宜縮小したものであり、実際の回路要素のサイズ等を限定、あるいは示唆するものではない。
【００２５】
図３に示すように、電圧固定ユニット１０が集積化される半導体装置１００は、多層配線構造を有する。本実施の形態では、３層の配線層（Ｌ１〜Ｌ３）が示されるが、本発明はこれに限定されるものではない。本実施の形態に係る半導体装置１００では、ある配線層上に形成される配線の敷設方向は同一とされ、また、互いに隣接する配線層の配線の敷設方向は直交している。すなわち、第１配線層Ｌ１と第３配線層Ｌ３の敷設方向は同一であり、第２配線層の敷設方向はそれと直交する。こうした配線はデジタル回路に多く使用される。
【００２６】
半導体基板３０は、シリコン、シリコンゲルマニウム、ガリウム砒素、などの半導体基板である。半導体基板３０には、不純物を拡散した拡散抵抗を利用して、第１抵抗Ｒ１、第２抵抗Ｒ２が形成される。第１抵抗Ｒ１、第２抵抗Ｒ２のそれぞれの一端は、第１配線層Ｌ１に形成される電源ライン２０、接地ライン２２にビアホールＶ１、Ｖ２を介して接続されている。もっとも、第１抵抗Ｒ１、第２抵抗Ｒ２は拡散抵抗に限定されるものではなく、ポリシリコン抵抗などの他の構造を有する抵抗素子で構成してもよい。
【００２７】
図１の出力配線１６は、図２および図３において、第２配線層Ｌ２のオーバーラップ配線１６ａ、第３配線層Ｌ３の配線１６ｂ、ならびに第２配線層Ｌ２および第３配線層Ｌ３間を接続するビアホール１６ｃで示される。配線１６ｂは、図示しない回路ブロックに接続され、この回路ブロックには、第１固定電圧、あるいは第２固定電圧のいずれかが供給される。
【００２８】
出力配線１６のオーバーラップ配線１６ａは、第１抵抗Ｒ１および第２抵抗Ｒ２の一部とオーバーラップするように敷設されている。さらに、第１接続素子１４ａ、第２接続素子１４ｂはぞれぞれ、第１抵抗Ｒ１、第２抵抗Ｒ２とオーバーラップ配線１６ａのオーバーラップ箇所に選択的に形成される第１ビアホールＶ４ａ、第２ビアホールＶ４ｂを含む。オーバーラップ配線１６ａは、このビアホールの有無に応じて、第１抵抗Ｒ１または第２抵抗Ｒ２のいずれかと接続される。本実施の形態において、ビアホールＶ３、Ｖ４およびコンタクトメタルＭＣ１は、第１接続素子１４ａ、１４ｂの一部として機能する。
【００２９】
本実施の形態では、図２および図３に示すように、第１抵抗Ｒ１および第２抵抗Ｒ２は、略同一面上に、直線上に配置される。さらに、オーバーラップ配線１６ａは、第１抵抗Ｒ１、第２抵抗Ｒ２とは異なる配線層Ｌ２上に、半導体基板３０への投影が第１抵抗Ｒ１、第２抵抗Ｒ２と同一直線上となるように敷設される。このように、第１抵抗Ｒ１、第２抵抗Ｒ２とオーバーラップ配線１６ａを直線上に配置することにより、電圧供給の対象となる回路ブロックと接続される配線１６ｃを、電源ライン２０、接地ライン２２と並行に敷設することが容易となり、配線レイアウトの便宜に資することになる。
【００３０】
第１抵抗Ｒ１、第２抵抗Ｒ２の他端は、選択的に形成される第１接続素子１４ａ、第２接続素子１４ｂを介して出力配線１６のオーバーラップ配線１６ａと接続される。図２および図３は、第１接続素子１４ａが形成され、第２接続素子１４ｂが形成されない場合について示している。
【００３１】
第１接続素子１４ａと第２接続素子１４ｂの基本的な構造は同一とされるが、上述したように、いずれか一方が選択的に形成されるため、形成された状態（接続状態ともいう）と、形成されない状態（非接続状態ともいう）でその構造を異にする。
【００３２】
図３に示す第１接続素子１４ａは、接続状態に対応したものであり、半導体基板３０と第１配線層Ｌ１間のビアホールＶ３ａ、第１配線層Ｌ１に形成されたコンタクトメタルＭＣ１、コンタクトメタルＭＣ１と配線１６ａを接続する第１ビアホールＶ４ａを含む。この第１接続素子１４ａは、第１抵抗Ｒ１と出力配線１６を接続するように形成されている。
【００３３】
これに対して、非接続状態に対応した第２接続素子１４ｂは、第１接続素子１４ａの第１ビアホールＶ４ａに相当する第２ビアホールＶ４ｂが形成されていない。この状態では、オーバーラップ配線１６ａと第２抵抗Ｒ２とは接続されないため、非接続状態が実現される。なお、ビアホールＶ４に替えて、コンタクトメタルＭＣ１、ビアホールＶ３、あるいはこれらの組み合わせを形成しないことにより非接続状態を実現してもよい。ただし、周辺回路の影響を低減するために、接続素子の構成は接続状態と非接続状態とで、なるべく近似していることが望ましい。
【００３４】
本実施の形態に係る電圧固定ユニット１０を用いれば、ある回路ブロックに対して、第１固定電圧、第２固定電圧のいずれを供給するかを、第１接続素子１４ａ、第２接続素子１４ｂのいずれを形成するかに応じて変更することができる。第１接続素子１４ａ、第２接続素子１４ｂは所定の箇所に形成されるため、形成した場合と形成しない場合とでは、回路配置はほぼ同一となる。すなわち、マスクの修正は第１接続素子１４ａ、第２接続素子１４ｂを構成するビアホールやコンタクトメタルなどのマスクに対して行えばよく、その他の配線層については、変更の有無にかかわらず、そのまま利用することができるという利点を有する。
【００３５】
さらに、ごく一部のマスク修正のみで電圧を変更することができ、主要な配線は変更前後で変化しないため、配線間容量や配線抵抗などの変化も発生せず、周囲の回路への影響を低減することができ、また、タイミング調節などを改めて行わなくても、変更前と同等の機能を実現できる可能性が高くなる。また、マスクの修正箇所は最小限に抑えられるため、マスクのチェックの手間を低減することができる。
【００３６】
なお、電圧固定ユニット１０は、半導体集積回路を設計する際に使用されるライブラリに予め登録されたセルとして設計しておくことが望ましい。この場合、第１接続素子１４ａを形成し、第２接続素子１４ｂを形成しない状態の第１セルと、第２接続素子１４ｂを形成し、第１接続素子１４ａを形成しない状態の第２セルの２種類を、セルとしてライブラリに登録しておく。
【００３７】
セルとして設計した場合、ある回路ブロックで必要とされる電圧に応じて、第１セルと、第２セルを入れ替えればよいため、設計者は、第１接続素子１４ａ、第２接続素子１４ｂなどの回路の細部を意識することなく、回路設計を行うことができる。また、ライブラリに登録することにより、マニュアルレイアウト、あるいは自動レイアウトツール、自動配線ツールによる回路設計に対応することができ、半導体集積回路の設計をより簡易化することができる。自動レイアウトツールによる設計を行う場合、電圧固定ユニット１０を空きスペースに好適に配置することも可能となり、省スペース化を実現することもできる。
【００３８】
本実施の形態に係る半導体装置１００は、図１から図３を用いて説明した電圧固定ユニット１０を少なくとも１つ、より好ましくは複数備える。ある実施の形態において、電圧固定ユニット１０は、メモリとして使用される。
【００３９】
図４は、半導体装置１００ａの構成を示す平面図である。半導体装置１００ａは、メモリとして機能する複数の電圧固定ユニット１０を備える。それぞれの電圧固定ユニット１０は、第１、第２固定電圧をそれぞれ１または０のデジタル値に対応付けたメモリセルとして機能する。図４の半導体装置１００ａは、８個の電圧固定ユニット１０を備えており、３ビットのＲＯＭ（Road Only Memory）として機能する。複数の電圧固定ユニット１０は、インターフェース回路４０と接続される。
【００４０】
図４の半導体装置１００ａにおいて、メモリに記憶されるデジタル値は、上述したように、半導体集積回路の製造工程において、第１接続素子１４ａ、第２接続素子１４ｂのいずれを形成するかによって変更することができる。デジタル値の変更の際には、第１接続素子１４ａ、第２接続素子１４ｂを構成するレイヤを含むマスクのみを修正すればよいため、設計期間を短縮することができる。セルとして登録しておく場合、上述の第１セルと第２セルとを入れ替えればよい。
【００４１】
図５は、半導体集積回路の別の構成例を示す平面図である。図５の半導体装置１００ｂはＲＯＭとして機能する複数の電圧固定ユニット１０と、デコーダ回路４２、被制御回路４４を含む。電圧固定ユニット１０には、１または０のデジタル値が保持される。デコーダ回路４２は、複数の電圧固定ユニット１０に保持されるデジタル値を読み出し、デジタル値に応じた所定の処理を、被制御回路４４に実行させることができる。
【００４２】
図５の半導体装置１００ｂによれば、複数の電圧固定ユニット１０において、第１固定電圧、第２固定電圧を切り換えることにより、被制御回路４４に実行させる処理を切り換えることができる。
【００４３】
図６（ａ）、（ｂ）は、実施の形態に係る半導体装置１００のレイアウト図である。半導体基板の外周部には、信号の入出力用のパッド（図示せず）が配置され、各パッドの周辺には、入力バッファ、出力バッファや保護回路などのＩ／Ｏセルが配置される。半導体基板の内部には、機能回路ブロックが配置される。図６（ａ）では、複数の電圧固定ユニット１０が不規則に配置される。電圧固定ユニット１０を、各回路素子のレイアウトの結果残ったスペースに配置した場合や、電圧固定ユニット１０を必要な回路ブロックごとに配置した場合、こうした不規則な配置となる。
【００４４】
また、図６（ｂ）では、複数の電圧固定ユニット１０が、半導体基板上の所定の位置に集めて配置される。図４あるいは図５に示すように、電圧固定ユニット１０をメモリとして利用する場合には、図６（ｂ）に示すように、規則的に配置してもよい。本実施の形態に係る半導体装置１００では、複数の電圧固定ユニット１０を、図６（ａ）、（ｂ）に示すいずれの配置としてもよい。
【００４５】
実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４６】
実施の形態では、出力配線１６には、第１抵抗Ｒ１、第２抵抗Ｒ２を介して、第１固定電圧、第２固定電圧が印加される構成となっていたが、本発明はこれには限定されず、第１抵抗Ｒ１、第２抵抗Ｒ２は必ずしも設ける必要はない。この場合、配線やビアホールなどを介して、電源ライン２０、接地ライン２２を、第１接続素子１４ａ、第２接続素子１４ｂと接続すればよい。
【００４７】
図２、図３に示した電圧固定ユニット１０の構成は一例であって、本発明の趣旨を逸脱しない範囲で変更することができる。
【図面の簡単な説明】
【００４８】
【図１】実施の形態に係る半導体集積回路に使用される電圧固定ユニットの等価回路図である。
【図２】図１の電圧固定ユニットの構成を示す平面図である。
【図３】図２の電圧固定ユニットの３−３線断面図である。
【図４】実施の形態に係る半導体集積回路の構成を示す平面図である。
【図５】半導体集積回路の別の構成例を示す平面図である。
【図６】図６（ａ）、（ｂ）は、実施の形態に係る半導体装置のレイアウト図である。
【符号の説明】
【００４９】
Ｒ１  第１抵抗、  Ｒ２  第２抵抗、  １０  電圧固定ユニット、  １２  出力端子、  １４ａ  第１接続素子、  １４ｂ  第２接続素子、  １６  出力配線、  １６ａ  オーバーラップ配線、  ２０  電源ライン、  ２２  接地ライン、  ３０  半導体基板、  １００  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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