(57)【要約】【課題】受信機側がアンダーフロー状態，オーバーフロー状態のいずれの状態になったとしても、受信音声データの連続性を保持し、送信機側と受信機側とで完全なフリーラン（非同期状態）を実現する。【解決手段】送信機よりデジタルの音声データを所定の時間長を有するパケットに含ませてパケット単位で繰り返し送信させるとともに、受信機２００側では音声データを一旦メモリ２１３に記憶してからＤ／Ａ変換器２１５に与えて音声再生器の駆動信号を得る非同期デジタル無線通信方法において、メモリ２１３のデータ蓄積状態を監視する制御手段２２０を有し、受信機２００側での１パケットあたりの受信処理時間をＴｒとして、メモリ２１３がアンダーフロー状態となった場合には受信処理時間Ｔｒを所定時間分遅らせ、メモリ２１３がオーバーフロー状態となった場合には受信処理時間Ｔｒを所定時間分速くする。【選択図】図２
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【特許請求の範囲】
【請求項１】
無線により通信される送信機と受信機とを含み、上記送信機より、デジタルの音声データを所定の時間長を有するパケットに含ませてパケット単位で繰り返し送信させるとともに、上記受信機側では、上記音声データを一旦メモリに記憶したのち、上記メモリからＤ／Ａ変換器に与えて音声再生器の駆動信号を得る非同期デジタル無線通信方法において、
上記メモリのデータ蓄積状態を監視する制御手段を有し、上記受信機側での１パケットあたりの受信処理時間をＴｒとして、上記メモリがアンダーフロー状態となった場合には上記受信処理時間Ｔｒを所定時間分遅らせ、上記メモリがオーバーフロー状態となった場合には上記受信処理時間Ｔｒを所定時間分速くすることを特徴とする非同期デジタル無線通信方法。
【請求項２】
上記受信機は、当該受信機の動作基準となるシステムクロックとして、クロック発生器により発生されるマスタークロックと同一周波数で位相を遅れ方向にずらした複数のファーストクロックと、周波数および位相または位相のみを上記マスタークロックよりも速めた複数のセカンドクロックとを有し、上記アンダーフロー状態の場合には上記ファーストクロックを適宜切り替え、上記オーバーフロー状態の場合には上記セカンドクロックを適宜切り替えることを特徴とする請求項１に記載の非同期デジタル無線通信方法。
【請求項３】
無線により通信される送信機と受信機とを含み、上記送信機より音声信号をデジタルの音声データとして送信し、上記受信機側で上記音声データを復調しＤ／Ａ変換して音声再生器の駆動信号を得る非同期デジタル無線通信システムにおいて、
上記送信機は、上記音声データを所定の時間長を有するパケットに含ませてパケット単位で繰り返し送信し、
上記受信機は、所定のパケット数分の記憶容量を有し、復調された上記音声データを記憶するメモリと、上記メモリから読み出される上記音声データをアナログ信号に変換するＤ／Ａ変換器と、当該受信機の動作基準となるシステムクロックを出力するクロック出力手段と、上記メモリへの上記音声データの書き込み，読み出しおよび上記クロック出力手段を制御するとともに、上記メモリのデータ蓄積状態を監視する制御手段とを含み、
上記制御手段は、上記メモリへの上記音声データの書き込み，読み出し時に、上記メモリがアンダーフロー状態となる場合には、上記クロック出力手段より当該受信機の受信処理時間Ｔｒを所定時間分遅くするシステムクロックを出力させ、上記メモリがオーバーフロー状態となる場合には、上記クロック出力手段より上記受信処理時間Ｔｒを所定時間分速くするシステムクロックを出力させることを特徴とする非同期デジタル無線通信システム。
【請求項４】
上記クロック出力手段は、上記システムクロックとして、上記メモリがアンダーフロー状態となる場合には、クロック発生器により発生されるマスタークロックと同一周波数で位相を遅れ方向にずらしたファーストクロックを出力し、上記メモリがオーバーフロー状態となる場合には、周波数および位相または位相のみを上記マスタークロックよりも速めたセカンドクロックを出力することを特徴とする請求項３に記載の非同期デジタル無線通信システム。
【請求項５】
上記クロック出力手段は、上記ファーストクロックをマスタークロックとして、上記セカンドクロックを作成することを特徴とする請求項４に記載の非同期デジタル無線通信システム。
【請求項６】
上記メモリは、上記音声データを記憶する第１および第２の少なくとも２つのメモリバンクを備え、上記各メモリバンクに上記音声データが交代的に書き込まれることを特徴とする請求項３，４または５に記載の非同期デジタル無線通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は非同期デジタル無線通信システムに関し、さらに詳しく言えば、デジタルワイヤレスマイクロホンシステムに好適である単向通信が可能なリアルタイム音声無線伝送技術に関するものである。
【背景技術】
【０００２】
まず、図１７にデジタル音声データを電波や光などの無線で伝送する送受信システム（スーパーヘテロダインシステムの場合）の概要を示し、これについて説明する。
【０００３】
図１７（ａ）の送信機１０側では、マイクロホン１１から出力されるアナログ音声信号をＡ／Ｄ変換器１２にてデジタル音声信号に変換し、次段の符号化器１３にてデータ圧縮処理，強調効果処理，誤り訂正符号化処理などを行った後、変調部１４にて変調処理や周波数変換などを行いアンテナより送信する。なお、音声信号源自体がＣＤプレーヤなどのデジタル出力型の場合には、そのデジタル音声信号が直接符号化器１３に入力される。また、伝送媒体として光が用いられることもある。
【０００４】
図１７（ｂ）の受信機２０側では、アンテナにて受信された受信信号を復調部２１にて周波数変換して復調処理し、次段の復号化器２２にて伸張処理などを行って元のデジタル音声信号を得、これをＤ／Ａ変換器２３にてアナログ信号に戻してスピーカ２４の駆動信号を得る。
【０００５】
このような無線による送受信システムにおいては、通常、送信機１０および受信機２０は、それぞれ内部に動作基準となるシステムクロックを備え、そのクロックに基づいてＡ／Ｄ変換レートやＤ／Ａ変換レートそれにメモリへの書き込みタイミングなどが制御されるが、送信機１０側と受信機２０とで、そのクロック周波数を完全に一致させることは実質的に不可能である。かなり高精度なクロック発生器でも、経時的にクロック周波数が次第に異なってくる。
【０００６】
したがって、例えばデジタルワイヤレスマイクロホンシステムにおいて、非同期で長時間にわたってデジタル音声信号を連続してリアルタイム伝送する際、クロック周波数が異なってくることに起因して受信機２０側でデータの過不足が生ずることがある。
【０００７】
すなわち、送信機１０側のＡ／Ｄ変換クロック周波数が受信機２０側のＤ／Ａ変換クロック周波数よりも高い場合には、受信機２０側でデータが溢れるオーバーフロー状態となり、逆に送信機１０側のＡ／Ｄ変換クロック周波数が受信機２０側のＤ／Ａ変換クロック周波数よりも低い場合には、受信機２０側でデータ不足をきたすアンダーフロー状態となる。このような状態になると、マイクロホンシステムにおいては、スピーカ２４より出力される音声が一時的に飛んだり途切れてしまうという致命的な問題が生ずる。
【０００８】
この点を解決するため、例えば特許文献１に記載の発明おいては、送信機側では、音声信号をＡ／Ｄ変換してバッファメモリに一時的に格納する際、そのバッファメモリのデータ蓄積量（例えばオーバーフローの判断基準となる閾値）に応じてデータ圧縮率を可変にし、音声データにその圧縮率を補助データとして付加して送信し、受信機側では、補助データから音声データの圧縮率を判断して伸張処理するようにしている。なお、データ圧縮率によってもオーバーフローを回避できない場合には、バッファメモリをクリアして空パケットを送信するようにしている。
【０００９】
また、上記した音切れを防止するため、特許文献２に記載の発明では、送信機より音声データを非圧縮としてパケット送信させ、受信機側では、Ｄ／Ａ変換のクロック周波数ｆｒを送信機側のＡ／Ｄ変換クロック周波数ｆｔよりも高くして故意的にアンダーフロー状態を作り出し、送信機から送られてくるパケット内の音声データを２つのメモリバンクに交代的に蓄積したうえでＤ／Ａ変換器に交互に出力させる際、一方のメモリバンクがアンダーフロー状態になった場合には、他方のメモリバンクの音声データをレジスタに保持させ、一方のメモリバンクのアンダーフロー状態が解消されるまで、その保持データをＤ／Ａ変換器に出力させるようにしている。
【００１０】
【特許文献１】特開２００２−２６８６９１号公報
【特許文献２】特開２００４−３４９９２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記特許文献１によれば、非同期での単向通信を行うことができるが、送信機側で音声データを圧縮処理しているため、その分遅延時間が例えば１０ｍＳ程度と大きくなり、演奏ステージなどに適用されるマイクロホンシステムに要求されるリアルタイムでの音声伝送には好ましくない。
【００１２】
また、送信機としてのマイクロホンには大きさに制限があるため、その限られたスペース内にデータ圧縮回路などを搭載するには設計上の困難が伴うばかりでなく、小型化するうえでの支障になる。さらには、データ圧縮回路を備えることにより送信回路での消費電力が大きくなるため、電源を内蔵電池に求めるワイヤレスマイクロホンにとっては電池交換時期が短くなり好ましくない。
【００１３】
また、上記特許文献２によれば、受信機側のシステムクロック周波数を送信機側のシステムクロック周波数よりも高く設定して、故意的に受信機側が周期的にアンダーフローとなる状態を作り出し、アンダーフロー状態となった場合には、レジスタに例えば最後の１パケット分の音声データを保持させてＤ／Ａ変換器に与えるようにしているため、音切れを防止することができる。また、音声データを非圧縮としているため、遅延時間を短くすることができる。
【００１４】
しかしながら、上記特許文献２の場合、初期設定として、受信機側のシステムクロック周波数を送信機側のシステムクロック周波数よりも速めに設定しなければならない、という煩わしさがある。また、クロック発生器として、通常、水晶発振器が用いられるが、水晶発振器は温度変化や経時変化などにより微少ながらも周波数変化を起こす。
【００１５】
したがって、上記の初期設定を行ったとしても、長時間使用していくうちに送信機側のシステムクロック周波数が受信機側のシステムクロック周波数を上回ってしまうことがあり、そうした場合には、オーバーフロー状態となりデータの欠落が生じてしまう。
【００１６】
したがって、本発明の課題は、送信機側のシステムクロック周波数と受信機側のシステムクロック周波数との相違により、受信機側がアンダーフロー状態，オーバーフロー状態のいずれの状態になったとしても、受信音声データの連続性を保持し、送信機側と受信機側とで完全なフリーラン（非同期状態）を実現することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、請求項１に記載の発明は、無線により通信される送信機と受信機とを含み、上記送信機より、デジタルの音声データを所定の時間長を有するパケットに含ませてパケット単位で繰り返し送信させるとともに、上記受信機側では、上記音声データを一旦メモリに記憶したのち、上記メモリからＤ／Ａ変換器に与えて音声再生器の駆動信号を得る非同期デジタル無線通信方法において、上記メモリのデータ蓄積状態を監視する制御手段を有し、上記受信機側での１パケットあたりの受信処理時間をＴｒとして、上記メモリがアンダーフロー状態となった場合には上記受信処理時間Ｔｒを所定時間分遅らせ、上記メモリがオーバーフロー状態となった場合には上記受信処理時間Ｔｒを所定時間分速くすることを特徴としている。
【００１８】
請求項２に記載の発明は、上記請求項１において、上記受信機は、当該受信機の動作基準となるシステムクロックとして、クロック発生器により発生されるマスタークロックと同一周波数で位相を遅れ方向にずらした複数のファーストクロックと、周波数および位相または位相のみを上記マスタークロックよりも速めた複数のセカンドクロックとを有し、上記アンダーフロー状態の場合には上記ファーストクロックを適宜切り替え、上記オーバーフロー状態の場合には上記セカンドクロックを適宜切り替えることを特徴としている。
【００１９】
また、上記課題を解決するため、請求項３に記載の発明は、無線により通信される送信機と受信機とを含み、上記送信機より音声信号をデジタルの音声データとして送信し、上記受信機側で上記音声データを復調しＤ／Ａ変換して音声再生器の駆動信号を得る非同期デジタル無線通信システムにおいて、上記送信機は、上記音声データを所定の時間長を有するパケットに含ませてパケット単位で繰り返し送信し、上記受信機は、所定のパケット数分の記憶容量を有し、復調された上記音声データを記憶するメモリと、上記メモリから読み出される上記音声データをアナログ信号に変換するＤ／Ａ変換器と、当該受信機の動作基準となるシステムクロックを出力するクロック出力手段と、上記メモリへの上記音声データの書き込み，読み出しおよび上記クロック出力手段を制御するとともに、上記メモリのデータ蓄積状態を監視する制御手段とを含み、上記制御手段は、上記メモリへの上記音声データの書き込み，読み出し時に、上記メモリがアンダーフロー状態となる場合には、上記クロック出力手段より当該受信機の受信処理時間Ｔｒを所定時間分遅くするシステムクロックを出力させ、上記メモリがオーバーフロー状態となる場合には、上記クロック出力手段より上記受信処理時間Ｔｒを所定時間分速くするシステムクロックを出力させることを特徴としている。
【００２０】
請求項４に記載の発明は、上記請求項３において、上記クロック出力手段は、上記システムクロックとして、上記メモリがアンダーフロー状態となる場合には、クロック発生器により発生されるマスタークロックと同一周波数で位相を遅れ方向にずらしたファーストクロックを出力し、上記メモリがオーバーフロー状態となる場合には、周波数および位相または位相のみを上記マスタークロックよりも速めたセカンドクロックを出力することを特徴としている。
【００２１】
請求項５に記載の発明は、上記請求項４において、上記クロック出力手段は、上記ファーストクロックをマスタークロックとして、上記セカンドクロックを作成することを特徴としている。
【００２２】
また、請求項６に記載の発明は、上記請求項３，４または５において、上記メモリは、上記音声データを記憶する第１および第２の少なくとも２つのメモリバンクを備え、上記各メモリバンクに上記音声データが交代的に書き込まれることを特徴としている。
【発明の効果】
【００２３】
請求項１に記載の発明によれば、受信機側の制御手段にてメモリのデータ蓄積状態を監視し、メモリがアンダーフロー状態となった場合には、受信機側での１パケットあたりの受信処理時間Ｔｒを所定時間分遅らせ、逆にメモリがオーバーフロー状態となった場合には、受信処理時間Ｔｒを所定時間分速くするようにしたことにより、送信機側のシステムクロック周波数と受信機側のシステムクロック周波数との相違により、受信機側がアンダーフロー状態，オーバーフロー状態のいずれの状態になったとしても、受信音声データの連続性が保持され、したがって、送信機側と受信機側とで完全なフリーラン、すなわち送信機側と受信機側とのシステムクロック周波数の初期設定を不要とし、非同期で動作させることができる。
【００２４】
受信機側の受信処理時間Ｔｒを所定時間分遅らせもしくは速めるにあたって、請求項２に記載の発明によれば、ファーストクロックもしくはセカンドクロックを切り替えるだけで、受信処理時間Ｔｒに対して所定の遅延時間，短縮時間を容易に設定することができる。
【００２５】
請求項３に記載の発明によれば、メモリへの音声データの書き込み，読み出し時に、メモリがアンダーフロー状態となる場合には、クロック出力手段より当該受信機の受信処理時間Ｔｒを所定時間分遅くするシステムクロックを出力させ、メモリがオーバーフロー状態となる場合には、クロック出力手段より上記受信処理時間Ｔｒを所定時間分速くするシステムクロックを出力させるようにしたことにより、上記請求項１に記載の発明と同じく、送信機側のシステムクロック周波数と受信機側のシステムクロック周波数との相違により、受信機側がアンダーフロー状態，オーバーフロー状態のいずれの状態になったとしても、受信音声データの連続性が保持され、したがって、送信機側と受信機側とで完全なフリーランを実現することができる。
【００２６】
請求項４に記載の発明によれば、クロック出力手段により、システムクロックとして、メモリがアンダーフロー状態となる場合には、クロック発生器により発生されるマスタークロックと同一周波数で位相を遅れ方向にずらしたファーストクロックを出力させ、メモリがオーバーフロー状態となる場合には、周波数および位相または位相のみをマスタークロックよりも速めたセカンドクロックを出力するようにしたことにより、請求項２に記載の発明と同じく、受信処理時間Ｔｒに対して所定の遅延時間，短縮時間を容易に設定することができる。
【００２７】
請求項５に記載の発明によれば、クロック出力手段は、ファーストクロックをマスタークロックとして、セカンドクロックを作成するようにしたことにより、アンダーフロー状態，オーバーフロー状態のいずれでもない正常動作時において、ファーストクロック，セカンドクロックのいずれか一方をシステムクロックとして使用することができる。
【００２８】
また、請求項６に記載の発明によれば、音声データ用のメモリとして、第１および第２の少なくとも２つのメモリバンクを備え、この各メモリバンクに音声データを交代的に書き込むようにしたことにより、音声データを効率的に処理することができる。
【発明を実施するための最良の形態】
【００２９】
次に、図１ないし図１６を参照して、本発明をワイヤレスマイクロホンシステムに適用した実施形態について説明する。図１は本発明が備える送信機１００の構成を模式的に示す回路ブロック図で、図２は受信機２００の構成を模式的に示す回路ブロック図である。
【００３０】
図１に示すように、送信機１００には、マイクロホン１１０，Ａ／Ｄ変換器１２０，符号化器１３０，バッファメモリ１４０，送信処理部１５０，クロック発生器１６０および制御回路１７０が含まれている。図１には説明の便宜上、マイクロホン１１０にＡ／Ｄ変換器１２０以降の各構成要素が接続されるように示されているが、実際には、Ａ／Ｄ変換器１２０以降の各構成要素はマイクロホン１１０に内蔵される。
【００３１】
マイクロホン１１０は静電型，動電型のいずれであってもよいが、ワイヤレスであることから電源としての電池が内蔵されているマイクロホンである。Ａ／Ｄ変換器１２０は、マイクロホン１１０のマイクロホンユニットから出力されるアナログの音声信号をデジタルの音声データに変換する。Ａ／Ｄ変換器１２０はクロック発生器１６０からのシステムクロック（動作を支配する基準クロック信号）に基づいて動作するが、この例において、そのサンプリングレート（Ａ／Ｄ変換クロック周波数）は４８ＫＨｚで、量子化ビット数は１サンプル２４ビットである。
【００３２】
Ａ／Ｄ変換された音声データは、符号化器１３０によってパルスの有無の組み合わせからなる符号パルスに変換され、例えば強調効果処理（エンハンス処理）や誤り訂正符号化処理などを受けるが、本発明においては、少なくとも圧縮処理は行われない。符号化器１３０にて処理された音声データは一旦バッファメモリ１４０に格納された後、ＦＩＦＯ方式（先入れ先出し方式）によって送信処理部１５０に順次送出される。
【００３３】
送信処理部１５０は、図１７の従来例で説明した変調部１４に相当し、音声データを変調処理や周波数変換してアンテナから送信するが、本発明では、音声データを時分割してひとつのパケットに含ませて、音声データをパケット単位で送信する。送信媒体は、電波もしくは光のいずれであってもよい。
【００３４】
この例において、１パケット長は２ｍＳ（ミリ秒）であり、したがって１パケットには、２ｍＳ÷１／４８ＫＨｚ＝９６サンプルが含まれ、送信機１００からは、音声データが１パケット９６サンプルとして繰り返し送信される。図３に送信機１００が実行する送信手順のフローチャートを示す。
【００３５】
制御回路１７０は、クロック発生器１６０からのシステムクロックに基づいて音声データの符号化器１３０による符号化処理，バッファメモリ１４０に対する音声データの書き込み，読み出しおよび送信処理部１５０のパケット送信などを制御する。
【００３６】
図２に示すように、受信機２００は、アンテナ（光通信の場合には受光器）にて受信した受信信号を復調する復調部２１０を備えている。この復調部２１０は、図１７の従来例で説明した復調部２１に相当し受信信号を周波数変換して復調処理して、次段の第１メモリ（バッファメモリ）２１１に格納する。
【００３７】
第１メモリ２１１に格納された受信信号は、復号化器２１２の復号化処理によりパケット単位で元の音声データに戻された後、次段の第２メモリ２１３に蓄積される。なお、第１メモリ２１１と復号化器２１２の順序を入れ替えてもよい。すなわち、受信信号を先に復号化処理してから第１メモリ２１１に格納するようにしてもよい。
【００３８】
この例において、第２メモリ２１３はＢＡＮＫ（メモリバンク）１とＢＡＮＫ２の２つの記憶部を備えており、データの連続性が失われないようにＢＡＮＫ１，２に音声データがパケット単位で交互に蓄積される。
【００３９】
例えば、奇数番目のパケットに含まれる音声データがＢＡＮＫ１に蓄積されるとすれば、偶数番目のパケットに含まれる音声データ（ともに９６サンプル）がＢＡＮＫ２に蓄積される。ＢＡＮＫ１，２に対するデータの振り分けは制御回路（制御手段）２２０によって制御される。
【００４０】
なお、ＢＡＮＫ１，２および上記第１メモリ２１１の各記憶容量は所定のパケット数分を記憶可能として任意に決められてよいが、アンダーフロー処理およびオーバーフロー処理を短時間で済ませるには、ＢＡＮＫ１，２と上記第１メモリ２１１の各記憶容量は、ともに１パケット分の記憶容量であることが好ましい。
【００４１】
ＢＡＮＫ１，２の出力段にはＢＡＮＫセレクタ（メモリバンクセレクタ）２１４が接続されており、このＢＡＮＫセレクタ２１４によりＢＡＮＫ１，２が交互にＤ／Ａ変換器２１５に接続される。ＢＡＮＫセレクタ２１４は制御回路２２０により制御され、各ＢＡＮＫ１，２から読み出された音声データはＤ／Ａ変換器２１５にてアナログ信号に変換され音声再生機としてのスピーカ２１６に与えられる。
【００４２】
受信機２００は、基礎となるマスタークロックを発生するクロック発生器２３０と、そのマスタークロックからアンダーフロー処理時に用いられるファーストクロックを生成するアンダーフロー処理回路２４０と、ファーストクロックをマスタークロックとしてオーバーフロー処理時に用いられるセカンドクロックを生成するオーバーフロー処理回路２５０と、ファーストクロックとセカンドクロックのいずれか一方をシステムクロックとして選択するシステムクロック選択回路２６０とを備えている。
【００４３】
アンダーフロー処理回路２４０には、マスタークロックから同一周波数で位相を遅れ方向にずらした複数のファーストクロックを作成する位相シフト回路２４１と、その複数のファーストクロックの中から一つのファーストクロックを選択して出力する第１クロックセレクタ２４２とが含まれている。第１クロックセレクタ２４２は、制御回路２２０により制御される。
【００４４】
オーバーフロー処理回路２５０は、第１クロックセレクタ２４２にて選択されたファーストクロックをマスタークロックとして、周波数および位相または位相のみを速めた複数のセカンドクロックを作成する位相シフト兼周波数逓倍回路２５１と、その複数のセカンドクロックの中から一つのセカンドクロックを選択して出力する第２クロックセレクタ２５２とが含まれている。第２クロックセレクタ２５２も、制御回路２２０により制御される。
【００４５】
システムクロック選択回路２６０は、ファーストクロックが入力されるポートＡと、セカンドクロックが入力されるポートＢとを有し、アンダーフロー処理時にはファーストクロックを選択し、オーバーフロー処理にはセカンドクロックを選択して、そのいずれかのクロックを当該受信機２００のシステムクロックとして、復調部２１０，Ｄ／Ａ変換器２１５および制御回路２２０に与える。
【００４６】
なお、セカンドクロックがファーストクロックに基づいて作成されるため、アンダーフロー状態，オーバーフロー状態のいずれでもない正常状態のときは、ファーストクロック，セカンドクロックのいずれか一つがシステムクロックとして選択されてよいが、この例とは異なり、セカンドクロックをクロック発生器２３０のマスタークロックから直接作成するようにしてもよい。
【００４７】
図４（ａ）に制御回路２２０のメインルーチンのフローチャートを示し、図４（ｂ）にサブルーチンのフローチャートを示す。まず、図４（ａ）のメインルーチンを参照して、復号化器２１２の復号化処理によりパケット単位で復元された音声データはＢＡＮＫ１に格納されたのち、ＢＡＮＫセレクタ２１４を介してＤ／Ａ変換器２１５に出力される。
【００４８】
この間、次の音声データはＢＡＮＫ２に格納され、ＢＡＮＫ１の出力が終了した時点でＢＡＮＫセレクタ２１４がＢＡＮＫ２側に切り換えられて、ＢＡＮＫ２の音声データがＤ／Ａ変換器２１５に出力される。
【００４９】
ＢＡＮＫ２の出力と並行してＢＡＮＫ１への格納が開始されるが、ＢＡＮＫ２の出力が終了するたびにＢＡＮＫ１に音声データの過不足が生じているがのチェックが行われ、過不足が生じている場合には、チェックフラグが立てられる。そして、図４（ｂ）のサブルーチンで、チェックフラグの有無が判断され、チェックフラグありの場合には、アンダーフロー状態かオーバーフロー状態かが判断される。
【００５０】
アンダーフロー状態であれば、アンダーフロー処理回路２４０の第１クロックセレクタ２４２により所定のファーストクロックが選択され、そのファーストクロックがシステムクロック選択回路２６０を介してシステムクロックとして供給される。そして、アンダーフロー状態が解消されるまで、アンダーフロー処理が所定回数繰り返し実行される。
【００５１】
これに対して、オーバーフロー状態であれば、オーバーフロー処理回路２５０の第２クロックセレクタ２５２により所定のセカンドクロックが選択され、そのセカンドクロックがシステムクロック選択回路２６０を介してシステムクロックとして供給される。そして、オーバーフロー状態が解消されるまで、オーバーフロー処理が所定回数繰り返し実行される。
【００５２】
このように本発明では、アンダーフロー処理とオーバーフロー処理とが行われるが、まず、受信機２００側のシステムクロックの周波数ＣＬＫｒが送信機１００側のシステムクロックの周波数ＣＬＫｔよりも高い場合（ＣＬＫｔ＜ＣＬＫｒ）に実行されるアンダーフロー処理について説明する。
【００５３】
上記のようにＣＬＫｔ＜ＣＬＫｒの場合、所定の周期で受信機２００がデータ不足となるアンダフロー状態になるが、その際、制御回路２２０は受信機２００側のシステムクロックの位相をＤ／Ａ変換器２１５の動作に支障が生じない範囲で遅らせてアンダフロー処理を実行する。
【００５４】
アンダフロー処理時には、第１クロックセレクタ２４２によりファーストクロックがシステムクロックとして選択されるが、このファーストクロックを図５のタイミングチャートにより説明する。この例では位相シフト回路２４１により次の４種類のファーストクロックＦＣＬＫ０〜ＦＣＬＫ２７０が作成されるものとする。
ＦＣＬＫ０；マスタークロックと同相のクロック
ＦＣＬＫ９０；マスタークロックより２π／４シフトしたクロック
ＦＣＬＫ１８０；マスタークロックより２π／２シフトしたクロック
ＦＣＬＫ２７０；マスタークロックより６π／４シフトしたクロック
【００５５】
上記したように、アンダーフロー状態，オーバーフロー状態のいずれでもない正常状態のときは、ファーストクロック，セカンドクロックのいずれか一つがシステムクロックとして選択されるが、アンダーフロー処理のため、制御回路２２０から第１クロックセレクタ２４２にアンダーフロークロック制御信号が出されると、そのつど第１クロックセレクタ２４２にて２π／４シフトしたファーストクロックＦＣＬＫが選択され新たなシステムクロックとなる。
【００５６】
例えば、現在選択されているシステムクロックがファーストクロックＦＣＬＫ０であるとして、アンダーフロークロック制御信号がＯＮなると、ファーストクロックＦＣＬＫ０が「０（Ｌｏｗ）」になるのを待ち、そのファーストクロックＦＣＬＫ０が「０」になったのちにおいて、次のファーストクロックＦＣＬＫ９０が「０」になった時点で、ファーストクロックＦＣＬＫ０からファーストクロックＦＣＬＫ９０に切り替わる。
【００５７】
再度、アンダーフロークロック制御信号がＯＮなると、同様にしてさらにつぎのファーストクロックＦＣＬＫ１８０がシステムクロックとして選択される。このように、アンダーフロークロック制御信号がＯＮになるたびに、ＦＣＬＫ０→ＦＣＬＫ９０→ＦＣＬＫ１８０→ＦＣＬＫ２７０→ＦＣＬＫ０→の順序でファーストクロックがサイクリック的に切り替えられることにより、システムクロックの位相が２π／４ずつ遅れ方向にずらされる。
【００５８】
なお、通常の設計において、Ｄ／Ａ変換器２１５のシステムクロックは、その仕様書に記載されている標準値を採用するが、標準値のほかに最大値，最小値も記載されており、ある程度の許容範囲がある。したがって、本発明においてシステムクロックを位相シフトするにしても、そのシフト量はＤ／Ａ変換器の許容範囲内で行われる。
【００５９】
次に、図６のタイミングチャートによりアンダーフロー処理の詳細を説明する。図６（ａ）が送信機１００側から送信される音声データで、図６（ｂ）が受信機２００側で受信される音声データである（ともにアナログ波形として示している）。なお、送信機１００側でデータ圧縮し受信機２００側でデータ伸張する必要がないため、送受信間の遅延時間は５ｍＳ以下である（これには、例えばＡ／Ｄ変換など各構成要素固有の遅延時間は含まれていない）。
【００６０】
上記したように、受信機２００側のシステムクロックの周波数ＣＬＫｒが、送信機１００側のシステムクロックの周波数ＣＬＫｔよりも高い場合（ＣＬＫｔ＜ＣＬＫｒ）、定期的に受信機２００側でアンダーフロー状態が発生するが、ここではＣＬＫｔ，ＣＬＫｒの周波数がともに既知であるとする。
【００６１】
送信機１００側での１パケットあたりの送信処理時間をＴｔ，受信機２００側での１パケットあたりの受信処理時間をＴｒとすると、ＣＬＫｔ＜ＣＬＫｒであるからＴｔ＞Ｔｒとなり、この処理時間の差Δｔ１は、Δｔ１＝Ｔｔ−Ｔｒで表される。なお、送信処理時間Ｔｔ，受信処理時間Ｔｒは次式によって表される。
Ｔｔ≒（１／ＣＬＫｔ）×１パケットの送信処理にかかるクロック数
Ｔｒ≒（１／ＣＬＫｒ）×１パケットの受信処理にかかるクロック数
【００６２】
ｎ回にわたって送信・受信が行われたとすると、送信機１００と受信機２００の処理時間の蓄積誤差は、
ｎＴｔ−ｎＴｒ＝ｎ（Ｔｔ−Ｔｒ）＝ｎ×Δｔ１
となり、この蓄積誤差がＢＡＮＫ１，２がそれぞれ有するメモリ許容容量を超えるとデータ不足となるアンダーフロー状態が発生する。
【００６３】
制御回路２２０は、上記蓄積誤差ｎ×Δｔ１を監視し、それがＢＡＮＫのメモリ許容容量を超えると判断した場合、上記蓄積誤差を打ち消すため（アンダーフロー状態を解消するため）、第１クロックセレクタ２４２にアンダーフロークロック制御信号を出力し、受信機２００のシステムクロックの位相を遅れ方向にシフトする。
【００６４】
すなわち、１パケットあたりの受信処理時間ＴｒをΔｔ２だけ遅らせ、１パケットあたりの受信処理時間をＴｒ→Ｔｒ＋Δｔ２とする（ただし、Δｔ２＞Δｔ１）。なお、この例において１パケットあたりの受信処理時間Ｔｒは１パケット（９６サンプル）を処理するに要する２ｍＳである。
【００６５】
ここで、遅延時間をＤΔｔ２とすると、遅延時間ＤΔｔ２は、図５に示すファーストクロックＦＣＬＫ０〜ＣＬＫ２７０を切り換えることにより得られる。すなわち、システムクロックが例えばＦＣＬＫ０から次のＦＣＬＫ９０に切り換えられると位相が１／４遅れ方向にシフトし、その遅延時間は１／４×（ＣＬＫｒ）となる。
【００６６】
この遅延時間（１／４×（ＣＬＫｒ））は最小遅延時間であり、受信処理時間Ｔｒあたり所定の遅延時間ＤΔｔ２を得るには、システムクロックを例えばＦＣＬＫ０→ＦＣＬＫ９０→ＦＣＬＫ１８０→ＦＣＬＫ２７０へとサイクリック的に切り換える。したがって、その切換回数をｍ（正の整数）として遅延時間ＤΔｔ２は、
ＤΔｔ２＝ｍ×（１／４×（ＣＬＫｒ））
で表される。
【００６７】
このようにして、１パケットあたりの受信処理時間ＴｒをＤΔｔ２だけ遅らせることにより、アンダーフロー状態を解消するのであるが、アンダーフロー状態を解消するまでの受信回数Ｍは次のようにして求められる。
【００６８】
上記遅延時間ＤΔｔ２と、送信機１００と受信機２００の処理時間の差Δｔ１との差をΔｔ３（＝ＤΔｔ２−Δｔ１）とすると、受信回数Ｍは上記蓄積誤差ｎ×Δｔ１の中にΔｔ３が何回含まれるかによって算出される。したがって、受信回数Ｍは、
Ｍ＝（ｎ×Δｔ１）／Δｔ３
から求めることができる。なお、アンダーフロー状態が解消された後は、遅延時間ＤΔｔ２が付加されず、元のシステムクロックによる受信処理時間Ｔｒに戻される。
【００６９】
この受信回数Ｍ（アンダーフロー解消時間）は、音質が劣化しない範囲でΔｔ３を調整することにより決めることができる。なお、上記の例ではシステムクロックをサイクリック的に切り換えて所望とする遅延時間ＤΔｔ２を設定するようにしているが、場合によっては、現在のシステムクロックから遅延時間ＤΔｔ２を有するシステムクロックへと直接的にジャンプさせてもよい。
【００７０】
参考として、図７（ａ）にアンダーフロー処理時（Ｔｒ＝１／４７．９ＫＨｚ）におけるＤ／Ａ変換器２１５から出力される音声信号波形を示し、図７（ｂ）にアンダーフロー処理前（Ｔｒ＝１／４８．０ＫＨｚ）におけるＤ／Ａ変換器２１５から出力される音声信号波形を示す。これから分かるように、遅延時間ＤΔｔ２を適正に選択することにより、アンダーフロー処理時においても波形の連続性が保たれ、音質が劣化したり異音が聴感上検知されることもない。
【００７１】
次に、遅延時間ＤΔｔ２を得るためのシステムクロックについて説明する。一般に、位相を２π／ｋシフトしたシステムクロックをｋ個使用できるとして、１パケットあたりの受信処理時間Ｔｒを遅延させる遅延時間ＤΔｔ２は上記したように、
ＤΔｔ２＝ｍ×（１／ｋ×（ＣＬＫｒ））…（式１）
で求められる。
【００７２】
また、送信機１００と受信機２００の処理時間の差Δｔ１は、
Δｔ１＝Ｔｔ−Ｔｒ
＝Ｓｃｌｋ×Ｓａｍｐｌｅ×（１／ＣＬＫｔ−１／ＣＬＫｒ）…（式２）
に置き換えられる。
Ｓｃｌｋ；１サンプリングにかかるクロック数（例として、システムクロック１２．２８８ＭＨｚで、サンプリング周波数が４８ＫＨｚの場合、２５６クロック）。
Ｓａｍｐｌｅ；サンプリング数（１回の送受信処理をするサンプル数、例として９６（２ｍＳ））。
【００７３】
アンダーフローを解消するためには、ＤΔｔ２＞Δｔ１であることが条件とされる。上記式１と式２から、
ｍ×（１／ｋ×（ＣＬＫｒ））＞
Ｓｃｌｋ×Ｓａｍｐｌｅ×（１／ＣＬＫｔ−１／ＣＬＫｒ）
これを整理すると、
ｍ／ｋ＞Ｓｃｌｋ×Ｓａｍｐｌｅ×（ＣＬＫｒ／ＣＬＫｔ−１）…（式３）
となる。
ｍ；遅延時間ＤΔｔ２を得るためのシステムクロックの切換回数。
ｋ；位相シフト回路で作られる位相が２π／ｋシフトされたシステムクロックの数。
【００７４】
システムクロックの最大位相差は２π／２でｋ＝２（ただし、後段デバイスの入力条件（例えばデューティー比）による）。最小位相差は２π／ｋで、ｋの取り得る最大値は送信機１００と受信機２００のシステムクロックの周波数の差による。
【００７５】
例えば、計算を簡単にするため、ＣＬＫｔ＝１０ＭＨｚ，ＣＬＫｒ＝１０．０００１ＭＨｚ，ｍ＝３，Ｓｃｌｋ＝２５６，Ｓａｍｐｌｅ＝９６とした場合、上記（式３）から、
ｋ＜１２．２
となる。したがって、上記の例で言うとｋ（正の整数）の最大値は１２となり、そのシステムクロックの最小位相差は２π／１２となる。このことから、アンダーフロー処理をきめ細かに行うには、ｋの値を大きくするとともに、ｍの値も大きくすればよい。
【００７６】
次に、図８によりＤ／Ａ変換器２１５により変換された音声信号のアンダーフロー処理前と処理後の周波数の変化について説明する。図８の左側がアンダーフロー処理前の波形で、図８の右側がアンダーフロー処理後の波形である。
【００７７】
アンダーフロー処理前においては、ｘ〔ｓ〕間でＹ〔Ｈｚ〕のサイン波相当の波形が発生していたとすると、
ｘ＝１／Ｙ…（式４）
が成り立つ。これに対して、アンダーフロー処理のため相対的な位相差がΔｘであるシステムクロックをｎ回切り換えたことにより、ｘ＋ｎΔｘ〔ｓ〕間で、Ｗ〔Ｈｚ〕のサイン波相当の波形が発生したとすると、
ｘ＋ｎΔｘ＝１／Ｗ…（式５）
が成り立つ。さらに、Ｚをサンプリング周波数とすると、
ｘ＝ｎ／Ｚ…（式６）
が成り立つ。
【００７８】
上記（式４）を上記（式５）を代入すると、
１／Ｙ＋ｎΔｘ＝１／Ｗ
となり、これをＹについて整理すると、
（１＋ｎＹΔｘ）／Ｙ＝１／Ｗ
となり、したがってアンダーフロー処理後の周波数Ｗ〔Ｈｚ〕は、
Ｗ＝Ｙ／（ＹｎΔｘ＋１）…（式７）
で表される。
【００７９】
例えば、アンダーフロー処理前の周波数Ｙが１０００Ｈｚ，システムクロックの切換数ｎを４８回，ＣＬＫｒが１２．２８８ＭＨｚ，２π／ｋシフトされたシステムクロックを４個すなわちｋを４とすると、上記（式７）は、
Ｗ＝Ｙ／（（Ｙ×ｎ×１／４×（１／ＣＬＫｒ））＋１）
あり、これに例示の各数値を代入すると、
Ｗ≒９９９〔Ｈｚ〕
となる。このように、アンダーフロー処理しても周波数がほとんど変化せず（この例では１０００Ｈｚ→９９９Ｈｚ）、したがって音質に劣化のない再生音が得られる。
【００８０】
次に、受信機２００側のシステムクロックの周波数ＣＬＫｒが送信機１００側のシステムクロックの周波数ＣＬＫｔよりも低い場合（ＣＬＫｒ＜ＣＬＫｔ）に実行されるオーバーフロー処理について説明する。
【００８１】
この場合には、オーバーフロー処理回路２５０にて作成される図９ないし図１２に示すセカンドクロックＳＣＬＫを使用する。まず、図９の第１例では、アンダーフロー処理回路２４０から出力されるファーストクロックＦＣＬＫをマスタークロックとして、位相シフト兼周波数逓倍回路２５１により、次の４種類のセカンドクロックＳＣＬＫ０〜ＳＣＬＫ２７０を作成する。
【００８２】
ＳＣＬＫ０；ファーストクロックと同相のクロック
ＳＣＬＫ９０；ファーストクロックより２π／４シフトしたクロック
ＳＣＬＫ１８０；ファーストクロックより２π／２シフトしたクロック
ＳＣＬＫ２７０；ファーストクロックより６π／４シフトしたクロック
【００８３】
この４種類のセカンドクロックＳＣＬＫ０〜ＳＣＬＫ２７０は、ファーストクロックＦＣＬＫと周波数が同一であるため、波形的には先の図５に示したファーストクロックＦＣＬＫ０〜ＦＣＬＫ２７０と同じになるが、切り替える順序が異なる。
【００８４】
すなわち、オーバーフロー状態となると、制御回路２２０から第２クロックセレクタ２５２に対して、そのオーバーフロー状態が解消されるまで何回かオーバーフロークロック制御信号が出されるが、これに伴って図９に示すように、第２クロックセレクタ２５２からＳＣＬＫ０→ＳＣＬＫ２７０→ＳＣＬＫ１８０→ＳＣＬＫ９０→ＳＣＬＫ０→の順序でセカンドクロックがサイクリック的に出力され、システムクロック選択回路２６０を介してシステムクロックとして供給される。これによれば、オーバーフロークロック制御信号が出されるごとにシステムクロックの位相が２π／４ずつ速められ、オーバーフロー状態が解消される。
【００８５】
なお、セカンドクロックＳＣＬＫの切り替えタイミングは、先に説明したファーストクロックＦＣＬＫの場合と同じで、例えば現在選択されているシステムクロックがセカンドクロックＳＣＬＫ０であるとして、オーバーフロークロック制御信号がＯＮなると、セカンドクロックＳＣＬＫ０が「０」になるのを待ち、そのセカンドクロックＳＣＬＫ０が「０」になったのちにおいて、次のセカンドクロックＳＣＬＫ２７０が「０」になった時点で、セカンドクロックＳＣＬＫ０からセカンドクロックＳＣＬＫ２７０に切り替わる（後述する例においても同じ）。
【００８６】
次に、図１０の第２例では、アンダーフロー処理回路２４０から出力されるファーストクロックＦＣＬＫをマスタークロックとして、位相シフト兼周波数逓倍回路２５１により、次の３種類のセカンドクロックＳＣＬＫ０，ＳＣＬＫ４５，ＳＣＬＫ１３５を作成する。
【００８７】
ＳＣＬＫ０；ファーストクロックと同相のクロック
ＳＣＬＫ４５；ファーストクロックの２倍の周波数で、ファーストクロックの立ち上が                り（前縁）からＳＣＬＫ４５の立ち上がりまでが２π／８シフトしたク                ロック
ＳＣＬＫ１３５；ファーストクロックの２倍の周波数で、ファーストクロックの立ち上                  がりからＳＣＬＫ１３５の立ち上がりまでが６π／８シフトしたクロ                  ック（ＳＣＬＫ４５の反転クロックでもよい）
【００８８】
この第２例によると、オーバーフロー処理を行わないときに出力される４クロック分（システムクロックの４パルス分）の出力期間に、オーバーフロー処理によって５個のシステムクロックを出力させることができる。これを実現させるため、次のようにしてセカンドクロックＳＣＬＫの切り替えが行われる。
【００８９】
この場合、制御回路２２０からオーバーフロークロック制御信号が５回にわたって出力されるが、現在セカンドクロックＳＣＬＫ０がシステムクロックとして用いられているとすると、オーバーフロークロック制御信号が出力されるたびに、ＳＣＬＫ０→ＳＣＬＫ１３５→ＳＣＬＫ４５→ＳＣＬＫ１３５→ＳＣＬＫ４５→ＳＣＬＫ０→の順序でセカンドクロックが切り替えられる。
【００９０】
これによれば、最初にＳＣＬＫ１３５が選択されることにより２π／８短縮され、次にＳＣＬＫ４５が選択されることにより２π／４短縮され、次にＳＣＬＫ１３５が選択されることにより２π／４短縮され、次にＳＣＬＫ４５が選択されることにより２π／４短縮され、最後にＳＣＬＫ０が選択されることにより２π／８短縮されることになり、これらの各短縮された時間を合計すると、
２π／８＋２π／４＋２π／４＋２π／４＋２π／８＝２π
となり、システムクロックが１クロック分短縮されることになる。
【００９１】
次に、図１１の第３例では、アンダーフロー処理回路２４０から出力されるファーストクロックＦＣＬＫをマスタークロックとして、位相シフト兼周波数逓倍回路２５１により、次の５種類のセカンドクロックＳＣＬＫ０〜ＳＣＬＫ２４０を作成する。
【００９２】
ＳＣＬＫ０；ファーストクロックと同相のクロック
ＳＣＬＫ６０；ファーストクロックの１．５倍の周波数で、ファーストクロックの立ち                上がりからＳＣＬＫ６０の立ち上がりまでが２π／６シフトしたクロッ                ク
ＳＣＬＫ１２０；ファーストクロックの１．５倍の周波数で、ファーストクロックの立                  ち上がりからＳＣＬＫ１２０の立ち上がりまでが４π／６シフトした                  クロック
ＳＣＬＫ１８０；ファーストクロックの１．５倍の周波数で、ファーストクロックの立                  ち上がりからＳＣＬＫ１８０の立ち上がりまでが６π／６シフトした                  クロック
ＳＣＬＫ２４０；ファーストクロックの１．５倍の周波数で、ファーストクロックの立                  ち上がりからＳＣＬＫ２４０の立ち上がりまでが８π／６シフトした                  クロック
【００９３】
この第３例によると、オーバーフロー処理を行わないときに出力される８クロック分（システムクロックの８パルス分）の出力期間に、オーバーフロー処理によって９個のシステムクロックを出力させることができる。これを実現させるため、次のようにしてセカンドクロックＳＣＬＫの切り替えが行われる。
【００９４】
この場合、制御回路２２０からオーバーフロークロック制御信号が９回にわたって出力されるが、現在セカンドクロックＳＣＬＫ０がシステムクロックとして用いられているとすると、オーバーフロークロック制御信号が出力されるたびに、ＳＣＬＫ０→ＳＣＬＫ６０→ＳＣＬＫ１２０→ＳＣＬＫ１８０→ＳＣＬＫ２４０→ＳＣＬＫ６０→ＳＣＬＫ１２０→ＳＣＬＫ１８０→ＳＣＬＫ２４０→ＳＣＬＫ０の順序でセカンドクロックが切り替えられる。
【００９５】
これによれば、最初にＳＣＬＫ６０が選択されることにより２π／６遅れ、次にＳＣＬＫ１２０が選択されることにより２π／６短縮され、次にＳＣＬＫ１８０が選択されることにより２π／６短縮され、次にＳＣＬＫ２４０が選択されることにより２π／６短縮され、次にＳＣＬＫ６０が選択されることにより２π／６短縮され、次にＳＣＬＫ１２０が選択されることにより２π／６短縮され、次にＳＣＬＫ１８０が選択されることにより２π／６短縮され、次にＳＣＬＫ２４０が選択されることにより２π／６短縮される。なお、最後にＳＣＬＫ０が選択されるが、このときクロック周期は短縮されない。これらの各短縮された時間を合計すると、
−２π／６＋２π／６＋２π／６＋２π／６＋２π／６＋２π／６＋２π／６＝２π
となり、システムクロックが１クロック分短縮されることになる。
【００９６】
次に、図１２の第４例について説明する。この第４例では、上記第３例と同一の５種類のセカンドクロックＳＣＬＫ０，ＳＣＬＫ６０，ＳＣＬＫ１２０，ＳＣＬＫ１８０，ＳＣＬＫ２４０を用いるが、その切り替え順序が上記第３例とは異なっている。
【００９７】
すなわち、制御回路２２０から出力されるオーバーフロークロック制御信号の立ち上がりのタイミングは、送信機１００および受信機２００のシステムクロック周波数の誤差やパケットを生成するメモリ容量などによって異なることがある。このような異なるタイミングで発生するオーバーフロークロック制御信号に対しても、オーバーフロー処理を正常に動作させるため、この第４例では次の順序でセカンドクロックＳＣＬＫを切り替える。
【００９８】
この第４例においても、制御回路２２０からオーバーフロークロック制御信号が９回にわたって出力されるが、現在セカンドクロックＳＣＬＫ０がシステムクロックとして用いられているとすると、オーバーフロークロック制御信号が出力されるたびに、ＳＣＬＫ０→ＳＣＬＫ１８０→ＳＣＬＫ２４０→ＳＣＬＫ６０→ＳＣＬＫ１２０→ＳＣＬＫ１８０→ＳＣＬＫ２４０→ＳＣＬＫ６０→ＳＣＬＫ１２０→ＳＣＬＫ０の順序でセカンドクロックが切り替えられる。
【００９９】
この第４例によれば、最初にＳＣＬＫ１８０が選択されることにより２π／６遅れ、次にＳＣＬＫ２４０が選択されることにより２π／６短縮され、次にＳＣＬＫ６０が選択されることにより２π／６短縮され、次にＳＣＬＫ１２０が選択されることにより２π／６短縮され、次にＳＣＬＫ１８０が選択されることにより２π／６短縮され、次にＳＣＬＫ２４０が選択されることにより２π／６短縮され、次にＳＣＬＫ６０が選択されることにより２π／６短縮され、次にＳＣＬＫ１２０が選択されることにより２π／６短縮される。なお、最後にＳＣＬＫ０が選択されるが、このときクロック周期は短縮されない。
【０１００】
これらの各短縮された時間を合計すると、
−２π／６＋２π／６＋２π／６＋２π／６＋２π／６＋２π／６＋２π／６＝２π
となり、上記第３例と同じくシステムクロックが１クロック分短縮され、したがって、オーバーフロー処理を行わないときに出力される８クロック分（システムクロックの８パルス分）の出力期間に、オーバーフロー処理によって９個のシステムクロックを出力させることができる。
【０１０１】
次に、図１３のタイミングチャートによりアンダーフロー処理の詳細を説明する。図１３（ａ）が送信機１００側から送信される音声データで、図１３（ｂ）が受信機２００側で受信される音声データである（ともにアナログ波形として示している）。なお、送信機１００側でデータ圧縮し受信機２００側でデータ伸張する必要がないため、送受信間の遅延時間は５ｍＳ以下である（これには、例えばＡ／Ｄ変換など各構成要素固有の遅延時間は含まれていない）。
【０１０２】
上記したように、受信機２００側のシステムクロックの周波数ＣＬＫｒが、送信機１００側のシステムクロックの周波数ＣＬＫｔよりも低い場合（ＣＬＫｒ＜ＣＬＫｔ）、定期的に受信機２００側でオーバーフロー状態が発生するが、ここではＣＬＫｒ，ＣＬＫｔの周波数がともに既知であるとする。
【０１０３】
送信機１００側での１パケットあたりの送信処理時間をＴｔ，受信機２００側での１パケットあたりの受信処理時間をＴｒとすると、ＣＬＫｒ＜ＣＬＫｔであるからＴｒ＞Ｔｔとなり、この処理時間の差Δｔ１は、Δｔ１＝Ｔｒ−Ｔｔで表される。なお、送信処理時間Ｔｔ，受信処理時間Ｔｒは次式によって表される。
Ｔｔ≒（１／ＣＬＫｔ）×１パケットの送信処理にかかるクロック数
Ｔｒ≒（１／ＣＬＫｒ）×１パケットの受信処理にかかるクロック数
【０１０４】
ｎ回にわたって送信・受信が行われたとすると、送信機１００と受信機２００の処理時間の蓄積誤差は、
ｎＴｒ−ｎＴｔ＝ｎ（Ｔｒ−Ｔｔ）＝ｎ×Δｔ１
となり、この蓄積誤差がＢＡＮＫ１，２がそれぞれ有するメモリ許容容量を超えるとオーバーフロー状態が発生する。
【０１０５】
制御回路２２０は、オーバーフロー状態であると判断した場合、上記蓄積誤差ｎ×Δｔ１を打ち消すためアンダーフロー状態の場合とは逆に、受信機２００のシステムクロックの周波数および位相を速くするか、もしくは位相のみを進み方向にシフトする。
【０１０６】
すなわち、１パケットあたりの受信処理時間ＴｒをΔｔ２だけ短縮し、１パケットあたりの受信処理時間をＴｒ→Ｔｒ−Δｔ２とする（ただし、Δｔ２＞Δｔ１）。なお、この例において１パケットあたりの受信処理時間Ｔｒは１パケット（９６サンプル）を処理するに要する２ｍＳである。
【０１０７】
ここで、短縮時間をＳΔｔ２とすると、この短縮時間ＳΔｔ２は、図９ないし図１２に示すように、セカンドクロックＳＣＬＫを切り替えることにより得られる。上記したように、セカンドクロックＳＣＬＫの切り替えにより、システムクロックが通常ｎクロック出力されるところをｎ＋１クロック出力されるため、オーバーフロークロック制御信号出力１回あたりの短縮時間は１／ＣＬＫｒとなる。
【０１０８】
したがって、ｍ回にわたってオーバーフロークロック制御信号が出力されると、受信処理時間Ｔｒあたりの短縮時間ＳΔｔ２は、
ＳΔｔ２＝ｍ×（１／ＣＬＫｒ）
で表される。このようにして、１パケットあたりの受信処理時間ＴｒをＳΔｔ２だけ短縮させることにより、オーバーフロー状態を解消するのであるが、オーバーフロー状態を解消するまでの受信回数Ｍは次のようにして求められる。
【０１０９】
上記短縮時間ＳΔｔ２と、送信機１００と受信機２００の処理時間の差Δｔ１との差をΔｔ３（＝ＳΔｔ２−Δｔ１）とすると、受信回数Ｍは上記蓄積誤差ｎ×Δｔ１の中にΔｔ３が何回含まれるかによって算出される。したがって、受信回数Ｍは、
Ｍ＝（ｎ×Δｔ１）／Δｔ３
から求めることができる。なお、オーバーフロー状態が解消された後は、元のシステムクロックによる受信処理時間Ｔｒに戻される。
【０１１０】
参考として、図１４（ａ）にオーバーフロー処理前（Ｔｒ＝１／４８．０ＫＨｚ）におけるＤ／Ａ変換器２１５から出力される音声信号波形を示し、図１４（ｂ）にオーバーフロー処理時（Ｔｒ＝１／４８．１ＫＨｚ）におけるＤ／Ａ変換器２１５から出力される音声信号波形を示す。これから分かるように、短縮時間ＳΔｔ２を適正に選択することにより、オーバーフロー処理時においても波形の連続性が保たれ、音質が劣化したり異音が聴感上検知されることもない。
【０１１１】
ここで、受信処理時間Ｔｒでオーバーフロー処理により１クロック分だけ時間を短縮したとすると、その短縮時間ＳΔｔ２は上記したように、
ＳΔｔ２＝ｍ×（１／ＣＬＫｒ）…（式８）
で表される（ｍ；短縮時間ＳΔｔ２を得るためのシステムクロックの切換回数）。
【０１１２】
また、送信機１００と受信機２００の処理時間の差Δｔ１は、
Δｔ１＝Ｔｒ−Ｔｔ
＝Ｓｃｌｋ×Ｓａｍｐｌｅ×（１／ＣＬＫｒ−１／ＣＬＫｔ）…（式９）
で表される。
Ｓｃｌｋ；１サンプリングにかかるクロック数（例として、システムクロック１２．２８８ＭＨｚで、サンプリング周波数が４８ＫＨｚの場合、２５６クロック）。
Ｓａｍｐｌｅ；サンプリング数（１回の送受信処理をするサンプル数、例として９６（２ｍＳ））。
【０１１３】
オーバーフローを解消するためには、ＳΔｔ２＞Δｔ１であることが条件とされる。上記式８と式９から、
ｍ×（１／ＣＬＫｒ）＞
Ｓｃｌｋ×Ｓａｍｐｌｅ×（１／ＣＬＫｒ−１／ＣＬＫｔ）
これを展開して整理すると、
ｍ＞Ｓｃｌｋ×Ｓａｍｐｌｅ×ＣＬＫｒ×（１／ＣＬＫｒ−１／ＣＬＫｔ）
ｍ＞Ｓｃｌｋ×Ｓａｍｐｌｅ×（１−ＣＬＫｒ／ＣＬＫｔ）
となる。このことから、ＣＬＫｒとＣＬＫｔとの差が大きくなれば、ｍで表したオーバーフロー処理回数も多くする必要がある。
【０１１４】
次に、図１５によりＤ／Ａ変換器２１５により変換された音声信号のオーバーフロー処理前と処理後の周波数の変化について説明する。図１５の左側がオーバーフロー処理前の波形で、図１５の右側がオーバーフロー処理後の波形である。
【０１１５】
オーバーフロー処理前においては、ｘ〔ｓ〕間でＹ〔Ｈｚ〕のサイン波相当の波形が発生していたとすると、
ｘ＝１／Ｙ…（式１０）
が成り立つ。これに対して、オーバーフロー処理のため相対的な位相差がΔｘであるシステムクロックをｎ回切り換えたことにより、ｘ−ｎΔｘ〔ｓ〕間で、Ｗ〔Ｈｚ〕のサイン波相当の波形が発生したとすると、
ｘ−ｎΔｘ＝１／Ｗ…（式１１）
が成り立つ。さらに、Ｚをサンプリング周波数とすると、
ｘ＝ｎ／Ｚ…（式１２）
が成り立つ。
【０１１６】
上記（式１０）を上記（式１１）を代入すると、
１／Ｙ−ｎΔｘ＝１／Ｗ
となり、これをＹについて整理すると、
（１−ｎＹΔｘ）／Ｙ＝１／Ｗ
となり、したがってオーバーフロー処理後の周波数Ｗ〔Ｈｚ〕は、
Ｗ＝Ｙ／（１−ＹｎΔｘ）…（式１３）
で表される。
【０１１７】
なお、図２に示す受信機２００では、第１メモリ２１１とは別にＢＡＮＫ１，２を含む第２メモリ２１３を使用しているが、別の実施形態として、図１６に示すように第２メモリ２１３を使用せず、メモリを第１メモリ２１１のみとしてもよい。この場合において、第１メモリ２１１の記憶容量も１パケット分であることが好ましい。
【０１１８】
すなわち、復調部２１０により復調された音声信号を順次第１メモリ２１１に書き込みながら、これと並行してＦＩＦＯ方式にて音声信号を読み出し、復号化器２１２にて復号処理したのちＤ／Ａ変換器２１５に与える。なお、先に復号化処理してから第１メモリ２１１に格納するようにしてもよい。
【０１１９】
図１６にはアンダーフロー処理回路２４０およびオーバーフロー処理回路２５０が省略されているが、制御回路２２０は、第１メモリ２１１の出力が終了するたびに、データに過不足が生じているかどうかを監視し、アンダーフローの場合にはアンダーフロー処理を実行し、オーバーフローの場合にはオーバーフロー処理を実行する。
【産業上の利用可能性】
【０１２０】
以上、ワイヤレスマイクロホンシステムを例にして本発明を説明したが、本発明は、これ以外の送受信機を備える非同期デジタル無線通信システム、例えば時分割多元接続システムなどに広く利用することができる。
【図面の簡単な説明】
【０１２１】
【図１】本発明に含まれる送信機の構成を模式的に示す回路ブロック図。
【図２】本発明に含まれる受信機の構成を模式的に示す回路ブロック図。
【図３】上記送信機の送信手順を示すフローチャート。
【図４】上記受信機の動作を示すフローチャートで、（ａ）はメインルーチン，（ｂ）はサブルーチン。
【図５】アンダーフロー処理時のシステムクロックの一例を示すタイミングチャート。
【図６】アンダーフロー処理の動作説明用タイミングチャート。
【図７】Ｄ／Ａ変換された音声信号の（ｂ）アンダーフロー処理前と（ａ）アンダーフロー処理後の波形を示す波形図。
【図８】アンダーフロー処理前とアンダーフロー処理後の周波数の変化状態を説明する波形図。
【図９】オーバーフロー処理時のシステムクロックの第１例を示すタイミングチャート。
【図１０】オーバーフロー処理時のシステムクロックの第２例を示すタイミングチャート。
【図１１】オーバーフロー処理時のシステムクロックの第３例を示すタイミングチャート。
【図１２】オーバーフロー処理時のシステムクロックの第４例を示すタイミングチャート。
【図１３】オーバーフロー処理の動作説明用タイミングチャート。
【図１４】Ｄ／Ａ変換された音声信号の（ａ）アンダーフロー処理前と（ｂ）アンダーフロー処理後の波形を示す波形図。
【図１５】オーバーフロー処理前とオーバーフロー処理後の周波数の変化状態を説明する波形図。
【図１６】本発明に含まれる受信機の別の実施形態の要部を模式的に示す回路ブロック図。
【図１７】従来のデジタル送受信システムに用いられている（ａ）送信機と（ｂ）受信機の各構成を示す模式的な回路ブロック図。
【符号の説明】
【０１２２】
１００  送信機
１１０  マイクロホン
１２０  Ａ／Ｄ変換器
１３０  符号化器
１４０  バッファメモリ
１５０  送信処理部
１６０  クロック発生器
１７０  制御回路
２００  受信機
２１０  復調部
２１１  第１メモリ
２１２  復号化器
２１３  第２メモリ
２１４  ＢＡＮＫセレクタ
２１５  Ｄ／Ａ変換器
２１６  スピーカ
２２０  制御回路
２３０  クロック発生器
２４０  アンダーフロー処理回路
２４１  位相シフト回路
２４２  第１クロックセレクタ
２５０  オーバーフロー処理回路
２５１  位相シフト兼周波数逓倍回路
２５２  第２クロックセレクタ
２６０  システムクロック選択回路
ＦＣＬＫ  ファーストクロック
ＳＣＬＫ  セカンドクロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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