(57)【要約】【課題】半導体素子と回路基板の接続信頼性を確保できるフリップチップ実装用回路基板を提供する。【解決手段】基板表面に配線パターン１と、フリップチップ実装用の接続パッド２と、接続パッド２上に開口部４が形成されたソルダレジスト３とを備えたフリップチップ実装用回路基板において、開口部４内に導電性を有する物質５を形成する。【選択図】図１
2007184381.tif 000002
【特許請求の範囲】
【請求項１】
基板表面に配線と、電極と、前記電極上に開口部が形成されたソルダレジストと、を備えるフリップチップ実装用回路基板であって、前記開口部内に、前記電極に電気的に接続する導電性を有する物質を備えることを特徴とするフリップチップ実装用回路基板。
【請求項２】
前記導電性を有する物質の厚み（ｘ）と、前記開口部の径（ｗ）と、前記ソルダレジストの厚み（ｈ）と、フリップチップ実装用回路基板にフリップチップ実装される半導体チップの電極上に形成された半田バンプの半径（ｒ）とが、
ｈ−ｒ＋√｛ｒ２−（ｗ／２）２｝≦ｘ
の関係にあることを特徴とする請求項１記載のフリップチップ実装用回路基板。
【請求項３】
請求項１もしくは２のいずれかに記載のフリップチップ実装用回路基板であって、基板表面に形成された電極間に配線を備えることを特徴とするフリップチップ実装用回路基板。
【請求項４】
前記導電性を有する物質は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、錫（Ｓｎ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、アンチモン（Ｓｂ）、白金（Ｐｔ）、パラジウム（Ｐｄ）の群より選ばれた少なくとも１種類以上の材料を含むことを特徴とする請求項１ないし３のいずれかに記載のフリップチップ実装用回路基板。
【請求項５】
基板表面に配線と、第１の電極と、前記第１の電極上に開口部が形成されたソルダレジストと、を備えるフリップチップ実装用回路基板であって、前記開口部内に、前記第１の電極に電気的に接続する導電性を有する物質を備えるとともに、前記ソルダレジストの表面と同一面上に、前記導電性を有する物質に電気的に接続する第２の電極を備えることを特徴とするフリップチップ実装用回路基板。
【請求項６】
前記第２の電極の径が、前記開口部の径よりも大きいことを特徴とする請求項５記載のフリップチップ実装用回路基板。
【請求項７】
請求項５もしくは６のいずれかに記載のフリップチップ実装用回路基板であって、基板表面に形成された第１の電極間に配線を備えることを特徴とするフリップチップ実装用回路基板。
【請求項８】
前記第２の電極の径が、前記第１の電極の径よりも大きいことを特徴とする請求項７記載のフリップチップ実装用回路基板。
【請求項９】
請求項５ないし８のいずれかに記載のフリップチップ実装用回路基板であって、前記ソルダレジストの表面と同一平面上に形成された第２の電極間に、第２の電極の厚みよりも厚みが大きい隔壁を備えたことを特徴とするフリップチップ実装用回路基板。
【請求項１０】
前記隔壁は、前記第２の電極の外周部を被覆していることを特徴とする請求項９記載のフリップチップ実装用回路基板。
【請求項１１】
前記導電性を有する物質は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、錫（Ｓｎ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、アンチモン（Ｓｂ）、白金（Ｐｔ）、パラジウム（Ｐｄ）の群より選ばれた少なくとも１種類以上の材料を含むことを特徴とする請求項５ないし１０のいずれかに記載のフリップチップ実装用回路基板。
【請求項１２】
基板表面に配線と、電極と、前記配線および前記電極を覆うソルダレジストと、を備える回路基板に対して、前記電極上に前記ソルダレジストの開口部を形成した後、前記開口部内に導電性を有する物質を形成する、ことを特徴とするフリップチップ実装用回路基板の製造方法。
【請求項１３】
基板表面に配線と、電極と、前記配線および前記電極を覆うソルダレジストと、を備える回路基板に対して、前記電極上に前記ソルダレジストの開口部を形成した後、前記開口部内に導電性を有する物質を充填形成するとともに、前記ソルダレジストの表面と同一面に第２の電極を形成することを特徴とするフリップチップ実装用回路基板の製造方法。
【請求項１４】
前記第２の電極を、印刷法、描画法、エッチング法のいずれかで形成することを特徴とする請求項１３記載のフリップチップ実装用回路基板の製造方法。
【請求項１５】
前記導電性を有する物質を、印刷法、ディスペンス法、めっき法のいずれかで形成することを特徴とする請求項１２ないし１４のいずれかに記載のフリップチップ実装用回路基板の製造方法。
【請求項１６】
請求項１ないし４のいずれかに記載のフリップチップ実装用回路基板に半導体チップがフリップチップ実装された半導体装置であって、前記半導体チップの電極上に形成された半田バンプと前記導電性を有する物質は半田を介して接合されていることを特徴とする半導体装置。
【請求項１７】
請求項５ないし１１のいずれかに記載のフリップチップ実装用回路基板に半導体チップがフリップチップ実装された半導体装置であって、前記半導体チップの電極上に形成された半田バンプと前記第２の電極は半田を介して接合されていることを特徴とする半導体装置。
【請求項１８】
請求項１ないし４のいずれかに記載のフリップチップ実装用回路基板に半導体チップがフリップチップ実装された半導体装置を製造する方法であって、
前記フリップチップ実装用回路基板の表面に形成されている電極と前記半導体チップの電極上に形成されている半田バンプとの位置合わせを行い、前記フリップチップ実装用回路基板上に前記半導体チップを搭載する工程と、
前記半田バンプの半田を溶融して、前記導電性を有する物質と前記半田バンプを接合する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項５ないし１１のいずれかに記載のフリップチップ実装用回路基板に半導体チップがフリップチップ実装された半導体装置を製造する方法であって、
前記フリップチップ実装用回路基板の表面に形成されている第１の電極と前記半導体チップの電極上に形成されている半田バンプとの位置合わせを行い、前記フリップチップ実装用回路基板上に前記半導体チップを搭載する工程と、
前記半田バンプの半田を溶融して、前記第２の電極と前記半田バンプを接合する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半田接合方式のフリップチップ実装用回路基板とその製造方法、並びにフリップチップ実装用回路基板を用いた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、携帯情報機器等の電子機器の更なる小型、薄型、軽量化に伴い、半導体装置（半導体パッケージ）の更なる高密度、高機能化が要請されている。また、同時に、半導体チップの高性能化に伴い、多ピン化の傾向が著しく、動作周波数に関しても益々高周波数化している。これらの要請に応えるために、半導体チップをフリップチップ実装工法で実装した半導体装置が開発されている。
【０００３】
フリップチップ実装工法とは、半導体チップのパッド（電極）を下向きにして回路基板の接続パッド（電極）と電気的に接続する工法であり、実装面積を最小限にすることができる。さらに、半導体チップと回路基板とを最短距離で接続するため、高周波特性等の電気的特性に優れている。現在、フリップチップ実装工法として多種多様な工法が提案されている。それぞれ生産性やコストの点で工夫が凝らされ、大きくは接触接合型と金属接合型に分類される。
【０００４】
接触接合型は、電気的接合を接触で得るため、接続抵抗値は高くなるが、各種基板材料への適用が容易で、環境にやさしい接合方法であるという長所がある。一方、金属接合型は、主に半田接合方式で代表され、接続抵抗値が低く、高信頼性を有するという長所がある。
【０００５】
従来の半田接合方式のフリップチップ実装工法では、まず、基板表面に接続パッド（電極）と、配線と、ソルダレジストとを備える回路基板を用意する。ソルダレジストは、基板表面の配線を保護するためのものである。この回路基板に対して、露光・現像によるパターニング方式（フォトリソ法）で接続パッド上にソルダレジストの開口部を形成する。
【０００６】
露光・現像によるパターニング方式にてソルダレジスト開口部を形成する場合、接続パッドに対する開口部形成位置のずれを見込んで、設計段階でオーバーラップ量（接続パッド（円形部）の寸法からソルダレジスト開口部の寸法を引いた値を２で割った値）を設定し、開口部をオーバーラップ量の分だけ接続パッドよりも小さく形成する。
【０００７】
このようにソルダレジストの開口部を形成する一方で、半導体チップのパッドに半田バンプを形成しておく。次に、半導体チップを反転して回路基板に対向させ、回路基板の接続パッドと半導体チップの半田バンプとの位置合わせを行い、半導体チップを回路基板に搭載する。次に、熱を加えて半田を溶融して電極間を接合することで、電気的接続を得る。そして、半導体チップと回路基板間の隙間にアンダーフィルを注入・硬化して、半導体装置を得る。
【０００８】
ここで、半田を溶融して電極間を接合し、電気的接続を得るためには、半導体チップ搭載時に、半導体チップの半田バンプと回路基板の接続パッドを接触させることが望ましく、そのため、従来は、バンプサイズに対してソルダレジスト開口径を十分な大きさにする必要があった。
【０００９】
しかしながら、近年、電子機器の軽薄短小化の要請から、半導体チップと回路基板のパターンの微細化、高密度化が進展してきており、接続パッドも小さくなってきた。そのため、上記したようにソルダレジスト開口部をオーバーラップ量の分だけ接続パッドよりも小さく形成すると、ソルダレジスト開口部に十分な開口径を確保できないという問題があった。
【００１０】
これに対しては、例えばレーザ照射によりソルダレジスト開口部を高精度に形成することが提案されている（例えば、特許文献１参照。）。このようにレーザ照射によりソルダレジスト開口部を形成すれば、接続パッドに対するソルダレジスト開口部の位置ずれを小さくできるので、オーバーラップ量を小さく設定でき、十分な大きさのソルダレジスト開口径を確保できるようになる。しかし、従来の露光・現像によるパターニング方式でソルダレジスト開口部を形成する方法と比較すると、生産性が悪く、コストアップになるという問題があった。また、露光・現像によるパターニング方式でも、位置合わせの精度を高くすればオーバーラップ量を小さく設定できるが、コストアップになるという問題があった。
【００１１】
また、バンプサイズをソルダレジスト開口部の開口径を考慮して小さく設定すれば、半導体チップ搭載時に半田バンプと接続パッドを接触させることができる。しかし、接合高さが低くなってしまうため、半導体チップと回路基板間のギャップ量が小さくなり、アンダーフィルの充填性が悪化し、歩留りや接続信頼性等が低下するという問題があった。
【特許文献１】特開２００１−２３７３３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記問題点に鑑み、ソルダレジスト開口部内に導電性を有する物質を備えることにより、あるいは、ソルダレジスト開口部内に充填された導電性を有する物質と電気的に接続する第２の接続パッド（第２の電極）をソルダレジスト表面と同一平面上に備えることにより、高歩留まりで、接続信頼性を確保できるフリップチップ実装用回路基板とその製造方法、並びに半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の請求項１記載のフリップチップ実装用回路基板は、基板表面に配線と、電極と、前記電極上に開口部が形成されたソルダレジストと、を備えるフリップチップ実装用回路基板であって、前記開口部内に、前記電極に電気的に接続する導電性を有する物質を備えることを特徴とする。
【００１４】
また、本発明の請求項２記載のフリップチップ実装用回路基板は、請求項１記載のフリップチップ実装用回路基板であって、前記導電性を有する物質の厚み（ｘ）と、前記開口部の径（ｗ）と、前記ソルダレジストの厚み（ｈ）と、フリップチップ実装用回路基板にフリップチップ実装される半導体チップの電極上に形成された半田バンプの半径（ｒ）とが、ｈ−ｒ＋√｛ｒ２−（ｗ／２）２｝≦ｘの関係にあることを特徴とする。
【００１５】
また、本発明の請求項３記載のフリップチップ実装用回路基板は、請求項１もしくは２のいずれかに記載のフリップチップ実装用回路基板であって、基板表面に形成された電極間に配線を備えることを特徴とする。
【００１６】
また、本発明の請求項４記載のフリップチップ実装用回路基板は、請求項１ないし３のいずれかに記載のフリップチップ実装用回路基板であって、前記導電性を有する物質は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、錫（Ｓｎ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、アンチモン（Ｓｂ）、白金（Ｐｔ）、パラジウム（Ｐｄ）の群より選ばれた少なくとも１種類以上の材料を含むことを特徴とする。
【００１７】
また、本発明の請求項５記載のフリップチップ実装用回路基板は、基板表面に配線と、第１の電極と、前記第１の電極上に開口部が形成されたソルダレジストと、を備えるフリップチップ実装用回路基板であって、前記開口部内に、前記第１の電極に電気的に接続する導電性を有する物質を備えるとともに、前記ソルダレジストの表面と同一面上に、前記導電性を有する物質に電気的に接続する第２の電極を備えることを特徴とする。
【００１８】
また、本発明の請求項６記載のフリップチップ実装用回路基板は、請求項５記載のフリップチップ実装用回路基板であって、前記第２の電極の径が、前記開口部の径よりも大きいことを特徴とする。
【００１９】
また、本発明の請求項７記載のフリップチップ実装用回路基板は、請求項５もしくは６のいずれかに記載のフリップチップ実装用回路基板であって、基板表面に形成された第１の電極間に配線を備えることを特徴とする。
【００２０】
また、本発明の請求項８記載のフリップチップ実装用回路基板は、請求項７記載のフリップチップ実装用回路基板であって、前記第２の電極の径が、前記第１の電極の径よりも大きいことを特徴とする。
【００２１】
また、本発明の請求項９記載のフリップチップ実装用回路基板は、請求項５ないし８のいずれかに記載のフリップチップ実装用回路基板であって、前記ソルダレジストの表面と同一平面上に形成された第２の電極間に、第２の電極の厚みよりも厚みが大きい隔壁を備えたことを特徴とする。
【００２２】
また、本発明の請求項１０記載のフリップチップ実装用回路基板は、請求項９記載のフリップチップ実装用回路基板であって、前記隔壁は、前記第２の電極の外周部を被覆していることを特徴とする。
【００２３】
また、本発明の請求項１１記載のフリップチップ実装用回路基板は、請求項５ないし１０のいずれかに記載のフリップチップ実装用回路基板であって、前記導電性を有する物質は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、錫（Ｓｎ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、アンチモン（Ｓｂ）、白金（Ｐｔ）、パラジウム（Ｐｄ）の群より選ばれた少なくとも１種類以上の材料を含むことを特徴とする。
【００２４】
また、本発明の請求項１２記載のフリップチップ実装用回路基板の製造方法は、基板表面に配線と、電極と、前記配線および前記電極を覆うソルダレジストと、を備える回路基板に対して、前記電極上に前記ソルダレジストの開口部を形成した後、前記開口部内に導電性を有する物質を形成する、ことを特徴とする。
【００２５】
また、本発明の請求項１３記載のフリップチップ実装用回路基板の製造方法は、基板表面に配線と、電極と、前記配線および前記電極を覆うソルダレジストと、を備える回路基板に対して、前記電極上に前記ソルダレジストの開口部を形成した後、前記開口部内に導電性を有する物質を充填形成するとともに、前記ソルダレジストの表面と同一面に第２の電極を形成することを特徴とする。
【００２６】
また、本発明の請求項１４記載のフリップチップ実装用回路基板の製造方法は、請求項１３記載のフリップチップ実装用回路基板の製造方法であって、前記第２の電極を、印刷法、描画法、エッチング法のいずれかで形成することを特徴とする。
【００２７】
また、本発明の請求項１５記載のフリップチップ実装用回路基板の製造方法は、請求項１２ないし１４のいずれかに記載のフリップチップ実装用回路基板の製造方法であって、前記導電性を有する物質を、印刷法、ディスペンス法、めっき法のいずれかで形成することを特徴とする。
【００２８】
また、本発明の請求項１６記載の半導体装置は、請求項１ないし４のいずれかに記載のフリップチップ実装用回路基板に半導体チップがフリップチップ実装された半導体装置であって、前記半導体チップの電極上に形成された半田バンプと前記導電性を有する物質は半田を介して接合されていることを特徴とする。
【００２９】
また、本発明の請求項１７記載の半導体装置は、請求項５ないし１１のいずれかに記載のフリップチップ実装用回路基板に半導体チップがフリップチップ実装された半導体装置であって、前記半導体チップの電極上に形成された半田バンプと前記第２の電極は半田を介して接合されていることを特徴とする。
【００３０】
また、本発明の請求項１８記載の半導体装置の製造方法は、請求項１ないし４のいずれかに記載のフリップチップ実装用回路基板に半導体チップがフリップチップ実装された半導体装置を製造する方法であって、前記フリップチップ実装用回路基板の表面に形成されている電極と前記半導体チップの電極上に形成されている半田バンプとの位置合わせを行い、前記フリップチップ実装用回路基板上に前記半導体チップを搭載する工程と、前記半田バンプの半田を溶融して、前記導電性を有する物質と前記半田バンプを接合する工程と、を含むことを特徴とする。
【００３１】
また、本発明の請求項１９記載の半導体装置の製造方法は、請求項５ないし１１のいずれかに記載のフリップチップ実装用回路基板に半導体チップがフリップチップ実装された半導体装置を製造する方法であって、前記フリップチップ実装用回路基板の表面に形成されている第１の電極と前記半導体チップの電極上に形成されている半田バンプとの位置合わせを行い、前記フリップチップ実装用回路基板上に前記半導体チップを搭載する工程と、前記半田バンプの半田を溶融して、前記第２の電極と前記半田バンプを接合する工程と、を含むことを特徴とする。
【発明の効果】
【００３２】
本発明によれば、ソルダレジスト開口部内に、回路基板の電極に電気的に接続する導電性を有する物質を備えることにより、半導体チップ搭載時に、半導体チップの半田バンプをソルダレジスト開口部内の導電性を有する物質と接合させることで、半導体チップの電極と回路基板の電極間の電気的接続を容易に得ることができるので、半導体チップの電極と回路基板の電極間の電気的接続の信頼性を向上させることができ、半導体装置の高歩留りを図ることができる。
【００３３】
また、導電性を有する物質の厚み（ｘ）と、開口部の径（ｗ）と、ソルダレジストの厚み（ｈ）と、半導体チップの半田バンプの半径（ｒ）とが、ｈ−ｒ＋√｛ｒ２−（ｗ／２）２｝≦ｘの関係にあることにより、半導体チップ搭載時に、半導体チップの半田バンプと導電性を有する物質とが接触しやすくなり、より高い歩留りを得ることが可能となる。
【００３４】
また、ソルダレジストの表面と同一面上に、ソルダレジスト開口部内に形成された導電性を有する物質と電気的に接続する第２の電極を備えることにより、半導体チップ搭載時に半導体チップの半田バンプを第２の電極と接合させることで、半導体チップの電極と回路基板の電極間の電気的接続を容易に得ることができ、さらに、半導体チップの半田バンプを第２の電極に接合させればよいので、バンプサイズを大きく設定できるようになり、半導体チップと回路基板間のギャップ量を大きくして、アンダーフィルの充填性を向上させることができ、高歩留り、高接続信頼性の実現が可能となる。
【００３５】
また、第２の電極を備えることにより、ソルダレジスト開口部を小さく設定できるので、接続パッドも小さくできる。よって、接続パッドを小さくして配線ピッチをより小さくすることができ、高密度配線の実現が可能となる。一方で、接続パッド間に配線を通過させることが可能となり、配線の配置自由度が高まり、配線の引き回し密度の向上が図れ、高密度配線の実現が可能となる。また、ソルダレジスト開口部を小さく設定できるので、ソルダレジストの開口位置精度への要求を緩和でき、低コスト、高歩留まりでの基板作製が可能となる。
【００３６】
また、ソルダレジストの表面と同一面上に形成された第２の電極の径をソルダレジスト開口径よりも大きくすることにより、半導体チップの半田バンプとの接合面積をより大きく、接合強度をより大きくできるため、高接続信頼性を得ることが可能となる。特に、水平方向の応力に対する耐性が向上する。
【００３７】
また、ソルダレジストの表面と同一平面上に形成された第２の電極間に、第２の電極の厚みよりも厚みが大きい隔壁を備えることにより、その隔壁がガイド（案内部）となって半導体素子搭載時の位置ズレを抑制できる。さらに、半田溶融時の半田バンプの押しつぶし、溶融半田の流動による半田ブリッジの発生を防止できるため、高歩留りを得ることが可能となる。また、隔壁が第２の電極の外周部を被覆する構成とすることにより、隣接する第２の電極間での絶縁信頼性の向上が可能となる。
【００３８】
また、導電性を有する物質は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、錫（Ｓｎ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、アンチモン（Ｓｂ）、白金（Ｐｔ）、パラジウム（Ｐｄ）の群より選ばれた少なくとも１種類以上の材料を含むことが好ましい。導電性を有する物質にこれらの金属のうちの少なくとも１種類以上を含む材料を選定した場合、抵抗値の小さい接続部を得ることが可能となるので、半導体チップと回路基板の電極間の接続は良好となり、高歩留り、高信頼性を有する半導体装置の実現が可能となる。
【００３９】
また、本発明にかかるフリップチップ実装用回路基板の製造方法によれば、歩留りの向上に寄与するフリップチップ実装用回路基板を製造することができる。また、ソルダレジスト開口部に導電性を有する物質を形成する方法としては、印刷法や、ディスペンス法、めっき法のいずれかであることが好ましい。これらの方法により、低コストで、歩留り良く、フリップチップ実装用回路基板を製造することが可能となる。ソルダレジストの表面と同一面に第２の電極を形成する方法としては、印刷法、描画法、エッチング法のいずれかの方法であることが好ましい。これらの方法により、低コストで、歩留り良く、フリップチップ実装用回路基板を製造することが可能となる。
【００４０】
また、本発明にかかる半導体装置とその製造方法によれば、小型・薄型・高密度で、低コスト、高歩留りな半導体装置の実現が可能となる。
【発明を実施するための最良の形態】
【００４１】
（実施の形態１）
図１は、本発明の実施の形態１におけるフリップチップ実装用回路基板の一例を示す概略図であり、（ａ）は一部拡大平面図、（ｂ）は一部拡大断面図である。なお、図１（ａ）では、ソルダレジストとその開口部を実線で示し、配線パターン（接続パッド直近の配線）と接続パッドを破線で示す。
【００４２】
図１において、１は配線パターン、２は回路基板の電極である接続パッド、３はソルダレジスト、４は接続パッド２上に形成された開口部、５は接続パッド２に電気的に接続する導電性を有する物質である。
【００４３】
図１に示すように、本実施の形態１におけるフリップチップ実装用回路基板は、基板表面に配線パターン１と、フリップチップ実装用の接続パッド２と、接続パッド２上に開口部４が形成されたソルダレジスト３を備えるとともに、ソルダレジスト３の開口部４内に導電性を有する物質５を備えている。
【００４４】
続いて、この回路基板の製造方法の一例を図２を用いて説明する。図２は、本発明の実施の形態１におけるフリップチップ実装用回路基板の製造工程の一例を説明するための概略図であり、（ａ）、（ｂ）の上図は一部拡大断面図、下図は一部拡大平面図である。また、（ｃ）は一部拡大断面図である。なお、図２（ａ）、（ｂ）の下図では、ソルダレジストとその開口部を実線で示し、配線パターンと接続パッドを破線で示す。
【００４５】
まず、図２（ａ）に示すように、基板表面に配線パターン１と、フリップチップ実装用の接続パッド２と、配線パターン１および接続パッド２を覆うソルダレジスト３とを備えた回路基板を用意する。次に、露光・現像によるパターニング方式にて、図２（ｂ）に示すように接続パッド２上にソルダレジスト３の開口部４を形成する。その後、図２（ｃ）に示すように、開口部４内に導電性を有する物質５を形成する。これにより、本実施の形態１におけるフリップチップ実装用回路基板を得ることができる。
【００４６】
ここで、導電性を有する物質５としては、例えば導電率の高い銅（Ｃｕ）等の材料が用いられる。また、開口部４内に導電性を有する物質５を形成する方法としては、例えば、スクリーン印刷法やメタルマスク印刷法等の印刷法、ディスペンス法、めっき法を用いることができる。これらの方法を用いることにより、低コストで、歩留り良く、フリップチップ実装用回路基板を製造することが可能となる。
【００４７】
続いて、この回路基板を用いた半導体装置の製造方法について説明する。
まず、上記のように製造したフリップチップ実装用回路基板を用意する一方で、半導体チップの電極であるパッドに半田バンプを形成しておく。次に、その半導体チップを反転して回路基板に対向させ、回路基板の接続パッド２と半田バンプとの位置合わせを行う。次に、導電性を有する物質５と半田バンプを接触させて、半導体チップを回路基板に搭載する。次に、熱を加えて半田バンプの半田を溶融して、導電性を有する物質５と半田バンプとを半田を介して接合することで、半導体チップと回路基板の電極間の電気的接続を得る。そして、半導体チップと回路基板間の隙間にアンダーフィルを注入・硬化して、半導体装置を得る。このように製造された半導体装置は、小型・薄型・高密度で、低コスト、高歩留りな半導体装置となる。
【００４８】
このように開口部４内に導電性を有する物質５を形成するので、半田バンプのサイズに対して開口部４の径が十分な大きさでなかったとしても、導電性を有する物質５と半田バンプを接触させることができ、電極間を電気的に接続できるようになる。
【００４９】
ここで、導電性を有する物質５の厚み（ｘ）と、開口部４の径（ｗ）と、ソルダレジスト３の厚み（ｈ）と、半導体チップのパッド上に形成された半田バンプの半径（ｒ）とが、
ｈ−ｒ＋√｛ｒ２−（ｗ／２）２｝≦ｘ
の関係を満たすことで、半導体チップ搭載時に、半導体チップの半田バンプと導電性を有する物質５とが接触しやすくなり、より高い歩留りを得ることが可能となる。
【００５０】
また、導電性を有する物質５を構成する材料には、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、錫（Ｓｎ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、アンチモン（Ｓｂ）、白金（Ｐｔ）、パラジウム（Ｐｄ）の群より選ばれた少なくとも１種類以上を含む材料を用いることができる。導電性を有する物質にこれらの金属のうちの少なくとも１種類以上を含む材料を選定した場合、抵抗値の小さい接続部を得ることが可能となるので、半導体チップと回路基板の電極間の接続は良好となり、高歩留り、高信頼性を有する半導体装置の実現が可能となる。
【００５１】
本実施の形態１によれば、半田バンプのサイズに対して開口部４の径が十分な大きさでなかったとしても、開口部４内に形成された導電性を有する物質５を介して、半導体チップと回路基板の電極間の電気的接続を容易に得ることができ、半導体装置の接続信頼性を向上させることができ、歩留りが向上する。
【００５２】
（実施の形態２）
図３は、本発明の実施の形態２におけるフリップチップ実装用回路基板の一例を示す概略断面図である。但し、前述した実施の形態１で説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００５３】
図３において、６の点線で示す部材はフリップチップ実装用の第２の接続パッド（第２の電極）である。図３に示すように、本実施の形態２におけるフリップチップ実装用回路基板は、ソルダレジスト３の表面と同一面上に、開口部４内に充填した導電性を有する物質５に電気的に接続する第２の接続パッド６を備える点に特徴がある。
【００５４】
続いて、この回路基板の製造方法の一例を図４を用いて説明する。図４は、本発明の実施の形態２におけるフリップチップ実装用回路基板の製造工程の一例を説明するための概略図であり、（ａ）、（ｂ）の上図は一部拡大断面図、下図は一部拡大平面図である。また、（ｃ）は一部拡大断面図である。なお、図４（ａ）、（ｂ）の下図では、ソルダレジストとその開口部を実線で示し、配線パターンと接続パッドを破線で示す。
【００５５】
まず、図４（ａ）に示すように、基板表面に配線パターン１と、フリップチップ実装用の第１の接続パッド（第１の電極）２と、配線パターン１および第１の接続パッド２を覆うソルダレジスト３とを備えた回路基板を用意する。次に、露光・現像によるパターニング方式にて、図４（ｂ）に示すように接続パッド２上にソルダレジスト３の開口部４を形成する。次に、図４（ｃ）に示すように、開口部４内に導電性を有する物質５を充填形成するとともに、ソルダレジスト３の表面と同一面上に第２の接続パッド６をパターン形成する。これにより、本実施の形態２におけるフリップチップ実装用回路基板を得ることができる。
【００５６】
ここで、第２の接続パッド６をパターン形成する方法としては、例えば、スクリーン印刷法やメタルマスク印刷法等の印刷法、描画法、エッチング法等を用いることができる。これらの方法を用いることにより、低コストで、歩留り良く、フリップチップ実装用回路基板を製造することが可能となる。
【００５７】
続いて、この回路基板を用いた半導体装置の製造方法について説明する。
まず、上記のように製造したフリップチップ実装用回路基板を用意する一方で、半導体チップの電極であるパッドに半田バンプを形成しておく。次に、その半導体チップを反転して回路基板に対向させ、回路基板の接続パッド２と半田バンプとの位置合わせを行う。次に、第２の接続パッド６と半田バンプを接触させて、半導体チップを回路基板に搭載する。次に、熱を加えて半田バンプの半田を溶融して、第２の接続パッド６と半田バンプとを半田を介して接合することで、半導体チップと回路基板の電極間の電気的接続を得る。そして、半導体チップと回路基板間の隙間にアンダーフィルを注入・硬化して、半導体装置を得る。このように製造された半導体装置は、小型・薄型・高密度で、低コスト、高歩留りな半導体装置となる。
【００５８】
このように第２の接続パッドを備えることにより、半田バンプのサイズに対して開口部４の径が十分な大きさでなかったとしても、第２の接続パッドと半田バンプを接触させることができ、電極間を電気的に接続できるようになる。
【００５９】
ここで、第２の接続パッド６の径と開口部４の径の関係は、半導体チップの搭載時に第２の接続パッド６と半田バンプとを接触させることができれば特に限定されるものではないが、第２の接続バッド６と半田バンプとの接触が容易になることから、第２の接続パッド６の径が開口部４の径よりも大きいことが望ましい。また、このようにすれば、半田バンプとの接合面積や接合強度をより大きくできるため、接続信頼性を高めることができる。特に、水平方向の応力に対する耐性が向上する。
【００６０】
本実施の形態２によれば、半田バンプのサイズに対して開口部４の径が十分な大きさでなかったとしても、第２の電極６および、開口部４内に充填された導電性を有する物質５を介して、半導体チップと回路基板の電極間の電気的接続を容易に得ることができ、高歩留まりを得ることができる。さらに、半導体チップの半田バンプを第２の電極に接合させればよいので、バンプサイズを大きく設定できるようになり、半導体チップと回路基板間のギャップ量を大きくして、アンダーフィルの充填性を向上させることができ、高歩留り、高接続信頼性実現が可能となる。また、ソルダレジスト開口部を小さく設定できるので、ソルダレジストの開口位置精度への要求を緩和でき、低コスト、高歩留まりでの基板作製が可能となる。
【００６１】
（実施の形態３）
図５は、本発明の実施の形態３におけるフリップチップ実装用回路基板の一例を示す概略断面図である。但し、前述した実施の形態１、２で説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００６２】
図５において、７はパターン配線（配線パターン１に接続して配線パターン１を基板表面上で引き回す配線）である。図５に示すように、本実施の形態３におけるフリップチップ実装用回路基板は、第１の接続パッド２の径を第２の接続パッド６の径よりも小さくして、基板表面に形成された接続パッド２のパッド間にパターン配線７を形成した点に特徴がある。このように、第２の接続パッド６を備えることにより、第１の接続パッド２の径を小さくできるので、接続パッド２のパッド間にパターン配線７を配置することができ、配線の配置自由度が高まり、配線の引き回し密度の向上を図ることができ、高密度配線の実現が可能となる。一方で、第１の接続パッド２の径を小さくできるので、配線ピッチをより小さくすることもでき、高密度配線の実現が可能となる。
【００６３】
（実施の形態４）
図６は、本発明の実施の形態４におけるフリップチップ実装用回路基板の一例を示す概略断面図である。但し、前述した実施の形態１、２で説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００６４】
図６において、８は隔壁である。図６に示すように、本実施の形態４におけるフリップチップ実装用回路基板は、第２の接続パッド６のパッド間に、第２の接続パッド６の厚みよりも厚みが大きい隔壁８を備える点に特徴がある。
【００６５】
このように、隔壁８を備えることにより、その隔壁がガイド（案内部）となって半導体素子搭載時の位置ズレを抑制できる。さらに、半田溶融時の半田バンプの押しつぶし、溶融半田の流動による半田ブリッジの発生を防止できるため、高歩留りを得ることが可能となる。なお、隔壁は、少なくとも絶縁性材料である必要がある。また、隔壁の形成方法としては、例えば印刷法、ディスペンス法、描画法、フォトリソ法等を採用することができる。
【００６６】
（実施の形態５）
図７は、本発明の実施の形態５におけるフリップチップ実装用回路基板の一例を示す概略断面図である。但し、前述した実施の形態１、２、４で説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００６７】
図７に示すように、本実施の形態５は、実施の形態４に対して、隔壁８が、第２の接続パッド６の外周部を被覆して形成されている点に特徴がある。なお、第２の接続パッド６の外周部を全部被覆する場合に限るものではない。このように隔壁８が第２の接続パッド６の外周部を被覆することにより、隣接する第２の接続パッド間での絶縁信頼性が向上して、高信頼性を有するフリップチップ実装用回路基板の実現が可能となる。
【００６８】
続いて、上記実施の形態１、２の実施例について説明する。
【００６９】
（実施例１）
本実施例１では、評価用ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）として、大きさが１０ｍｍ×１０ｍｍ、厚みが３００μｍで、電極を９００ピン、エリアアレイ状に２５０μｍピッチで形成したチップを使用した。評価用ＴＥＧの電極（パッド）には、半径が５５μｍのＳｎ−Ａｇ半田バンプを形成した。
【００７０】
一方、回路基板として、一般的なガラスエポキシ両面銅張り板（日立化成株式会社製：品名「ＭＣＬ−Ｅ−６７」、厚み１．６ｍｍ）を用意し、この両面銅張り板の表層に、フォトリソグラフィ技術を利用して配線（配線パターン、およびパターン配線）と接続パッド（電極）を２５０μｍピッチ、２００μｍφでパターニング形成した。ここで、配線と接続パッドのパターンは、半導体実装時に接合性を評価できるように、評価用ＴＥＧ側の電極と回路基板側の電極とでデイジーチェーンが組めるような構成とした。
【００７１】
次に、配線と接続パッドをパターニング形成した回路基板の表層面に、フォトレジストタイプのソルダレジスト（太陽インキ製造株式会社製：品名「ＰＳＲ−４０００」）を形成した後、露光・現像により、接続パッド上に所定サイズのソルダレジスト開口部を形成した。ソルダレジストの厚みは２５μｍとした。また、開口部の径は、オーバーラップ量を５０μｍに設定し、４０、６０、８０、１００μｍφの４条件とした。
【００７２】
次に、ソルダレジストの開口部内に、銀ペースト（真空冶金株式会社（現アルバックマテリアル株式会社）製：品名「ナノペースト」）を印刷法により被着させ、２３０°Ｃで１時間焼成して、フリップチップ実装用回路基板を作製した。ここで、導電性を有する物質である焼成後の銀膜の厚みは、印刷条件を調整することで、５、１０、１５、２０、２５μｍの５条件とした。
【００７３】
次に、評価用ＴＥＧのパッド（電極）上に形成された半田バンプにフラックス（荒川化学工業株式会社製：品名「ＷＨＰ−００２」）を転写し、その後、対向する回路基板に搭載し、赤外線加熱方式のリフロー炉を用いて、ＮＥＭＩ（Ｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｉｎｉｔｉａｔｉｖｅ）推奨のリフロープロファイル（ピーク温度２６０°Ｃ／２５５°Ｃ以上で１０〜２０秒）で実装した。
【００７４】
その後、温度５０°Ｃに加熱したフラックス洗浄剤（荒川化学工業株式会社製：「パインアルファＳＴ−１００ＳＸ」）中でフラックスを超音波洗浄し、純水でリンスした後、１２５°Ｃで２時間乾燥した。
【００７５】
次に、アンダーフィル（ナミックス株式会社製：品名「チップコートＵ８４３７−２」）を９０°Ｃのホットプレート上で注入し、１６５°Ｃで６０分熱処理することで硬化させ、フリップチップ型半導体装置を得た。
【００７６】
得られたフリップチップ型半導体装置について、それぞれの条件におけるデイジーチェーンの抵抗値を測定した。ここで、判定に用いる抵抗値には、配線込みの測定値をバンプ数で割った値を用い、１バンプ当たり２００ｍΩ以下でＯＫとし、２００ｍΩを超えるとＮＧとした。結果を表１に示す。
【００７７】
【表１】
2007184381.tif 000003
表1の結果から、半田バンプの径に対してソルダレジスト開口部の径が小さい条件については、評価用ＴＥＧ（半導体チップ）の搭載時に半田バンプが開口部内の銀膜（導電性を有する物質）に接触できず、リフロー時にも濡れ広がることなく、接続オープンとなった。また、ソルダレジストの開口部内に形成した銀の厚みが大きくなるにつれ、評価用ＴＥＧの半田バンプと開口部内の銀膜とが接合する確率が高くなり、歩留りも向上した。特に、銀膜の厚み（ｘ）と、開口部の径（ｗ）と、ソルダレジストの厚み（ｈ）と、半田バンプの半径（ｒ）との関係が、ｈ−ｒ＋√{ｒ２−（ｗ／２）２}≦ｘの関係にあれば、高い歩留りを得ることができた。
【００７８】
（実施例２）
本実施例２では、半導体チップとして実施例１と同様のものを使用した。回路基板、ソルダレジストについても、実施例１と同様のものを使用した。また、ソルダレジストの開口部の径についても、実施例１と同様に４０、６０、８０、１００μｍφの４条件とした。
【００７９】
本実施例２では、ソルダレジストの開口部を形成した後、その開口部より大きな径２００μｍφの開口をした印刷マスクをソルダレジスト上に配置し、銀ペースト（真空冶金株式会社（現アルバックマテリアル株式会社）製：品名「ナノペースト」）をスクリーンマスクを介して印刷法により充填し、２３０°Ｃで１時間焼成することで、フリップチップ実装用回路基板を作製した。次に、実施例１と同様の方法で半導体チップ（評価用ＴＥＧ）を実装し、フラックス洗浄工程・アンダーフィル注入工程を経て、フリップチップ型半導体装置を得た。
【００８０】
実施例１と同様に、得られたフリップチップ型半導体装置について、それぞれの条件のデイジーチェーンの抵抗値を測定した。判定基準については実施例１と同様とした。結果を表２に示す。表２の結果から、いずれの条件においても、良好な接続を得ることができた。
【００８１】
【表２】
2007184381.tif 000004
【００８２】
なお、導電性を有する物質は、銀（Ａｇ）に限定されるものではなく、金（Ａｕ）、銅（Ｃｕ）、錫（Ｓｎ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、アンチモン（Ｓｂ）、白金（Ｐｔ）、パラジウム（Ｐｄ）の群より選ばれた少なくとも１種類以上を含む材料を使用することができる。
【００８３】
また、導電性を有する物質を形成する方法は、印刷法に限定されるものではなく、ディスペンス法、めっき法を使用することができる。また、ソルダレジストの表面と同一面上に第２の接続パッドをパターン形成する方法は、印刷法に限定されるものではなく、描画法、エッチング法を使用することができる。
【産業上の利用可能性】
【００８４】
本発明にかかるフリップチップ実装用回路基板とその製造方法、並びに半導体装置とその製造方法は、半田接合方式を採用した半導体装置の小型・薄型・高密度化、及び高信頼性を実現することができ、小型、軽量、薄型化が要請される電子機器に適している。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施の形態１におけるフリップチップ実装用回路基板の一例を示す概略図
【図２】本発明の実施の形態１におけるフリップチップ実装用回路基板の製造工程の一例を説明するための概略図
【図３】本発明の実施の形態２におけるフリップチップ実装用回路基板の一例を示す概略断面図
【図４】本発明の実施の形態２におけるフリップチップ実装用回路基板の製造工程の一例を説明するための概略図
【図５】本発明の実施の形態３におけるフリップチップ実装用回路基板の一例を示す概略断面図
【図６】本発明の実施の形態４におけるフリップチップ実装用回路基板の一例を示す概略断面図
【図７】本発明の実施の形態５におけるフリップチップ実装用回路基板の一例を示す概略断面図
【符号の説明】
【００８６】
１      配線パターン
２      接続パッド（第１の接続パッド）
３      ソルダレジスト
４      開口部
５      導電性を有する物質
６      第２の接続パッド
７      パターン配線
８      隔壁
【図１】
2007184381.tif 000005
【図２】
2007184381.tif 000006
【図３】
2007184381.tif 000007
【図４】
2007184381.tif 000008
【図５】
2007184381.tif 000009
【図６】
2007184381.tif 000010
【図７】
2007184381.tif 000011