(57)【要約】【課題】間欠動作時の消費電流を低減することができる発振回路を提供する。【解決手段】発振回路２ａは、コンデンサＣ０を充放電する充放電回路４ａと、充放電回路４ａによるコンデンサＣ０の充放電に応じて変化する充放電信号Ｘに基づいて、受信デバイスを間欠動作させるために、受信デバイスの間欠動作の周期を表すインターバル期間と間欠駆動する受信デバイスがオンしている期間を表すウォッチ期間とが設定された信号ｏｕｔ１を生成する信号生成回路５ａとを備え、信号生成回路５ａは、基準電圧Ｖｔｈ１と基準電圧Ｖｔｈ２との間の電圧差に基づいてインターバル期間を信号ｏｕｔ１に設定し、基準電圧Ｖｔｈ１と基準電圧Ｖｔｈ２との間の電位をそれぞれ有する基準電圧Ｖｔｈ３と基準電圧Ｖｔｈ４との間の電圧差に基づいてウォッチ期間を信号ｏｕｔ１に設定する。【選択図】図１
2007110344.tif 000002
【特許請求の範囲】
【請求項１】
コンデンサを充放電する充放電回路と、
前記充放電回路による前記コンデンサの充放電に応じて変化する充放電信号に基づいて、前記受信デバイスの間欠動作の周期を表すインターバル期間と前記間欠駆動する受信デバイスがオンしている期間を表すウォッチ期間とが設定された信号を生成する信号生成回路とを備え、
前記信号生成回路は、第１電圧と第２電圧との間の電圧差に基づいて前記インターバル期間を前記信号に設定し、前記第１電圧と前記第２電圧との間の電位をそれぞれ有する第３電圧と第４電圧との間の電圧差に基づいて前記ウォッチ期間を前記信号に設定することを特徴とする発振回路。
【請求項２】
前記第１電圧は、前記第２電圧よりも低く、
前記信号生成回路は、前記第１電圧と前記第２電圧との間の範囲外にある第５電圧に基づいて、外部信号の入力に応じて前記受信デバイスの状態を保持する期間を表す保持期間を前記信号に設定する請求項１記載の発振回路。
【請求項３】
前記信号生成回路は、前記第５電圧に基づいて、電源電圧の投入に応じて電源電圧投入時の安定動作のための初期保持期間を前記信号に設定する請求項２記載の発振回路。
【請求項４】
前記信号生成回路は、前記充放電信号を、前記第１電圧、前記第２電圧、前記第３電圧及び前記第４電圧と比較するコンパレータ回路と、
前記コンパレータ回路による比較結果に基づいて前記インターバル期間と前記ウォッチ期間とを前記信号に設定する論理回路とを含む請求項１記載の発振回路。
【請求項５】
前記論理回路は、外部入力に応じて前記受信デバイスの状態を強制的に保持する期間を前記信号に設定する請求項４記載の発振回路。
【請求項６】
前記信号生成回路は、前記ウォッチ期間を前記受信デバイスの起動時間よりも長くなるように設定する請求項１記載の発振回路。
【請求項７】
前記第１電圧乃至前記第４電圧のうちの少なくとも２つの電圧は、直列に設けられた複数の抵抗により生成する請求項４記載の発振回路。
【請求項８】
前記コンパレータ回路の入力段に設けられたトランジスタをコモンセントロイド構造に従って配置する請求項４記載の発振回路。
【請求項９】
請求項１記載の発振回路と、
前記発振回路により生成された前記信号に基づいて間欠動作する前記受信デバイスとを備えたことを特徴とする赤外線受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサを充放電する充放電回路と、コンデンサの充放電に応じて変化する充放電信号に基づいて、受信デバイスを間欠動作させる信号を生成する信号生成回路とを備えた発振回路及び赤外線受信装置に関するものである。
【背景技術】
【０００２】
電池駆動のデバイスにおいて、待機時消費電流を低減することは強く要望されている。そこで、デバイスを間欠動作させる発振回路を用いてデバイスの待機時消費電流を低減することは一般的である。このとき、デバイスの間欠動作の周期をインターバル期間（ｉｎｔｅｒｖａｌ  ｔｉｍｅ）とし、デバイスをオンさせている期間をウォッチ期間（ｗａｔｃｈ  ｔｉｍｅ）とすると、インターバル期間とウォッチ期間との時定数の比（インターバル期間／ウォッチ期間）を大きく設定すると、待機時消費電流を低減できる。発振回路はデバイスの間欠動作中も常に動作しているため、消費電流の小さい発振回路を構成することは、待機時消費電流を低減するために非常に重要である。
【０００３】
このような発振回路として、コンデンサの充放電に応じて変化する充放電信号に基づいて出力信号を生成する発振回路が知られている（例えば特許文献１を参照）。
【０００４】
図１４は従来の赤外線受信装置９１の要部構成を示すブロック図である。赤外線受信装置９１は、入力信号を赤外線により受信する受信デバイス９３と、受信デバイス９３を間欠駆動するための出力信号ｏｕｔ９０を生成する発振回路９２とを備えている。
【０００５】
図１５は発振回路９２の構成を示す回路図であり、図１６はその動作を示す波形図である。発振回路９２は、コンデンサＣ９０を充放電する充放電回路９４を備えている。充放電回路９４は、ソース及びゲート同士が互いに接続されたトランジスタＴｒ９１・９２を有している。トランジスタＴｒ９１のゲートとドレインとは互いに接続され、トランジスタＴｒ９１のドレインは電流源Ｉ９１に接続されている。トランジスタＴｒ９２のドレインは、コンデンサＣ９０に接続されている。
【０００６】
充放電回路９４には、ゲート及びドレインが互いに接続されたトランジスタＴｒ９３・９４が設けられている。トランジスタＴｒ９３のゲートとソースとは互いに接続され、トランジスタＴｒ９３のソースは電流源Ｉ９２に接続されている。トランジスタＴｒ９４のソースは、コンデンサＣ９０に接続されている。充放電回路９４は、トランジスタＴｒ９３のソース及びドレインに、そのソース及びドレインが接続されたトランジスタＴｒ９５を有している。トランジスタＴｒ９５のソースは、コンデンサＣ９０に接続されている。
【０００７】
発振回路９２には、コンパレータ回路９６が設けられている。コンパレータ回路９６は、コンデンサＣ０を充放電する充放電電圧に基づく充放電信号Ｘを基準電圧Ｖｔｈ１と比較するコンパレータ９７ａと、充放電信号Ｘを基準電圧Ｖｔｈ２と比較するコンパレータ９７ｂとを有している。
【０００８】
発振回路９２は、論理回路９５を有している。論理回路９５には、排他的論理和素子（以下、ＮＡＮＤ素子という）９１ａ・９１ｂが設けられている。ＮＡＮＤ素子９１ａの一方の入力端子には、コンパレータ９７ａによる比較結果が２個のインバータを介して信号Ｓとして入力される。ＮＡＮＤ素子９１ａの他方の入力端子は、ＮＡＮＤ素子９１ｂの出力端子に接続されている。ＮＡＮＤ素子９１ｂの一方の入力端子には、コンパレータ９７ｂの比較結果が１個のインバータを介して信号Ｒとして入力される。ＮＡＮＤ素子９１ｂの他方の入力端子は、ＮＡＮＤ素子９１ａの出力端子に接続されている。
【０００９】
ＮＡＮＤ素子９１ａの出力端子は、ＮＡＮＤ素子９１ｂの他方の入力端子と、充放電回路９４のトランジスタＴｒ９５のゲートとに接続されている。ＮＡＮＤ素子９１ｂの出力端子からは、２個のインバータを介して出力信号ｏｕｔ９０が出力される。
【００１０】
電流源Ｉ９１によってコンデンサＣ９０が充電され、充放電信号Ｘが基準電圧Ｖｔｈ１から上昇して基準電圧Ｖｔｈ２に到達すると、コンパレータ９７ｂの出力がローからハイに反転し、従って、信号Ｒがハイからローに反転する。このため、ＮＡＮＤ素子９１ｂの出力信号−Ｑがローからハイに反転し、ＮＡＮＤ素子９１ａの出力信号Ｑ（＝出力信号ｏｕｔ９０）はハイからローに反転する。その結果、充放電回路９４のトランジスタＴｒ９５がオフになり、電流源Ｉ９２がコンデンサＣ９０の放電を始める。電流源Ｉ９１は常にコンデンサＣ０を充電しているので、（電流源Ｉ９２の電流値）＞（電流源Ｉ９１の電流値）と設定することにより、コンデンサＣ９０は、（（電流源Ｉ９２の電流値）−（電流源Ｉ９１の電流値））の電流により放電される。その結果、充放電信号Ｘは、基準電圧Ｖｔｈ２から減少を開始し、信号Ｒはローからハイに反転する。
【００１１】
充放電信号Ｘが減少して基準電圧Ｖｔｈ１に到達すると、コンパレータ９７ａの出力及び信号Ｓが、ハイからローに反転し、ＮＡＮＤ素子９１ａから出力される信号Ｑはローからハイに反転する。その結果、トランジスタＴｒ９５がオンになって、電流源Ｉ９２によるコンデンサＣ９０の放電が停止し、コンデンサＣ９０は、再び電流源Ｉ９１により充電される。従って、充放電信号Ｘは、再び基準電圧Ｖｔｈ１から基準電圧Ｖｔｈ２に向かって上昇する。
【００１２】
コンデンサＣ９０が充電され、充放電信号Ｘが基準電圧Ｖｔｈ１から基準電圧Ｖｔｈ２に上昇する時間は、信号Ｑがハイである時間ｔ１に相当し、コンデンサＣ９０が放電され、充放電信号Ｘが基準電圧Ｖｔｈ２から基準電圧Ｖｔｈ１に下降する時間は、信号Ｑがローである時間ｔ２に相当する。時間ｔ１及び時間ｔ２は、下記の式により表される。
【００１３】
ｔ１＝Ｃ９０×（Ｖｔｈ２−Ｖｔｈ１）／Ｉ９１
ｔ２＝Ｃ９０×（Ｖｔｈ２−Ｖｔｈ１）／（Ｉ９２−Ｉ９１）
ここで、インターバル期間ｔ＿ｉｎｔ、ウォッチ期間ｔ＿ｗａｔｃｈは、
ｔ＿ｉｎｔ＝ｔ１＋ｔ２
＝Ｃ９０×（Ｖｔｈ２−Ｖｔｈ１）／（Ｉ９１／Ｉ９２×（Ｉ９２−Ｉ９１））                  ・・・・・（１）
ｔ＿ｗａｔｃｈ＝ｔ２
＝Ｃ９０×（Ｖｔｈ２−Ｖｔｈ１）／（Ｉ９２−Ｉ９１）・・・（２）
となる。
【００１４】
よって、インターバル期間ｔ＿ｉｎｔとウォッチ期間ｔ＿ｗａｔｃｈとの時定数の比は、
ｔ＿ｉｎｔ／ｔ＿ｗａｔｃｈ＝Ｉ９２／Ｉ９１  ・・・（３）
となる。
【００１５】
受信デバイス９３を発振回路９２により間欠動作させる場合、この時定数の比を大きく設定することにより、即ち、ウォッチ期間ｔ＿ｗａｔｃｈに対するインターバル期間ｔ＿ｉｎｔの比が大きくなるように設定することにより、間欠動作時の消費電流を低減することができる。
【特許文献１】特開昭６３−２３７６０９号公報（昭和６３年（１９８８）１０月４日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記従来の構成では、インターバル期間ｔ＿ｉｎｔとウォッチ期間ｔ＿ｗａｔｃｈとの時定数の比を大きく設定することが困難であるという問題を生じる。以下、具体的に説明する。
【００１７】
ウォッチ期間は受信デバイスがオンになるため、消費電流は全消費電流Ｉｔｏｔａｌになる。ウォッチ期間以外の期間は受信デバイスがオフになるため、消費電流はシャットダウン時の消費電流Ｉｓｄになる。この消費電流Ｉｓｄは発振回路９２の消費電流に相当する。
ここで、間欠動作時１サイクルの消費電流の平均は、
Ｉｓｄ＋Ｉｔｏｔａｌ×（ｔ＿ｗａｔｃｈ／ｔ＿ｉｎｔ）      ・・・・・（４）
となる。
【００１８】
このため、間欠動作時の消費電流を低減するためには、（ｔ＿ｗａｔｃｈ／ｔ＿ｉｎｔ）を小さく設定する必要があり、即ち、その逆数である時定数の比を大きく設定する必要がある。すなわち式（３）より、Ｉ９１に対するＩ９２の比を大きく設定する必要がある。
ここで、ｔ＿ｉｎｔ＝１ｓｅｃ（＝１０００ｍｓｅｃ）、ｔ＿ｗａｔｃｈ＝１ｍｓｅｃであることが必要な場合（従って、Ｉ９１：Ｉ９２＝１：１０００であることが必要となる）の設定値の例を下記の表１に示す。
【００１９】
【表１】
2007110344.tif 000003
【００２０】
表１に示すように、Ｉ９２を１００ｎＡに設定すると、Ｉ９２を１００μＡに設定しなければならない。Ｉ９２がこのように大きく設定されると、発振回路９２の消費電流Ｉｓｄが大きくなり、発振回路９２の消費電力が増大するという問題が生じる。
【００２１】
Ｉ９２を小さく設定すると、Ｉ９１もこれに応じて小さく設定する必要が生じ、例えば、Ｉ９２を１μＡに小さく設定すると、Ｉ９１は１ｎＡに設定しなければならない。Ｉ９１が、このように微小な数ナノアンペアオーダーの電流値になると、リーク電流の影響により、充放電回路９４の動作が不安定になるという問題が生じる。
【００２２】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、インターバル期間ｔ＿ｉｎｔとウォッチ期間ｔ＿ｗａｔｃｈとの時定数の比を大きく設定することができ、間欠動作時の消費電流を低減することができる発振回路及び赤外線受信装置を実現することにある。
【課題を解決するための手段】
【００２３】
本発明の発振回路は、コンデンサを充放電する充放電回路と、前記充放電回路による前記コンデンサの充放電に応じて変化する充放電信号に基づいて、前記受信デバイスの間欠動作の周期を表すインターバル期間と前記間欠駆動する受信デバイスがオンしている期間を表すウォッチ期間とが設定された信号を生成する信号生成回路とを備え、前記信号生成回路は、第１電圧と第２電圧との間の電圧差に基づいて前記インターバル期間を前記信号に設定し、前記第１電圧と前記第２電圧との間の電位をそれぞれ有する第３電圧と第４電圧との間の電圧差に基づいて前記ウォッチ期間を前記信号に設定することを特徴とする。
【００２４】
この特徴により、ウォッチ期間とインターバル期間との比である時定数の比を、第１電圧と第２電圧との差及び第３電圧と第４電圧との差である電圧差の比と、充放電回路の電流源の電流値の比との両方によって設定することができる。したがって、従来技術の構成のように充放電回路の電流源の電流値の比のみによって時定数の比を設定する必要がない。このため、充放電回路の電流源の一方の電流値が過大になって発振回路の消費電流が過大になったり、電流源の他方の電流値が数μＡ程度に小さくなり、リーク電流の影響で回路動作が不安定になるという問題が生じない。その結果、インターバル期間とウォッチ期間との時定数の比を大きく設定することができ、間欠動作時の消費電流を低減することができる発振回路を提供することができる。
【００２５】
本発明の発振回路においては、前記第１電圧は、前記第２電圧よりも低く、前記信号生成回路は、前記第１電圧と前記第２電圧との間の範囲外にある第５電圧に基づいて、外部信号の入力に応じて前記受信デバイスの状態を保持する期間を表す保持期間を前記信号に設定することが好ましい。
【００２６】
上記構成によれば、受信デバイスの間欠動作時オン期間に外部信号が入力された場合、オン状態を保持することが可能となる。また、間欠動作時オフ期間に外部信号が入力された場合、オフ状態を保持することが可能となる。第５電圧は、第１電圧よりも低くてもよいし、第２電圧よりも高くてもよい。
【００２７】
本発明の発振回路においては、前記信号生成回路は、前記第５電圧に基づいて、電源電圧の投入に応じて電源電圧投入時の安定動作のための初期保持期間を前記信号に設定することが好ましい。
【００２８】
上記構成によれば、電源電圧投入時に発振回路を安定に動作させることができる。
【００２９】
本発明の発振回路においては、前記信号生成回路は、前記充放電信号を、前記第１電圧、前記第２電圧、前記第３電圧及び前記第４電圧と比較するコンパレータ回路と、前記コンパレータ回路による比較結果に基づいて前記インターバル期間と前記ウォッチ期間とを前記信号に設定する論理回路とを含むことが好ましい。
【００３０】
上記構成によれば、発振回路を集積回路化することが容易になる。
【００３１】
本発明の発振回路においては、前記論理回路は、外部入力に応じて前記受信デバイスの状態を強制的に保持する期間を前記信号に設定することが好ましい。
【００３２】
上記構成によれば、受信デバイスを間欠動作状態から強制的にオン状態またはオフ状態にすることができる。
【００３３】
本発明の発振回路においては、前記信号生成回路は、前記ウォッチ期間を前記受信デバイスの起動時間よりも長くなるように設定することが好ましい。
【００３４】
上記構成によれば、ウォッチ期間が受信デバイスの起動時間よりも長くなるので、ウォッチ期間に信号を受信デバイスが受信した場合、確実な動作が可能となる。
【００３５】
本発明の発振回路においては、前記第１電圧乃至前記第４電圧のうちの少なくとも２つの電圧は直列に設けられた複数の抵抗により生成することが好ましい。
【００３６】
上記構成によれば、基準電圧のプロセス変動を低減することができ、２つの基準電圧の間の所定の大小関係を確実に実現することができる。
【００３７】
本発明の発振回路においては、前記コンパレータ回路の入力段に設けられたトランジスタをコモンセントロイド構造に従って配置することが好ましい。
【００３８】
上記構成によれば、コンパレータ回路の入力オフセット電圧を低減することができる。
【００３９】
本発明の赤外線受信装置は、本発明の発振回路と、前記発振回路により生成された前記信号に基づいて間欠動作する前記受信デバイスとを備えたことを特徴とする。
【００４０】
この特徴によれば、発振回路により生成された信号のウォッチ期間とインターバル期間との比である時定数の比を大きく設定することにより、受信デバイスの待機時消費電流を低減することができる。
【発明の効果】
【００４１】
本発明に係る発振回路は、以上のように、信号生成回路が、第１電圧と第２電圧との間の電圧差に基づいてインターバル期間を信号に設定し、第１電圧と第２電圧との間の電位をそれぞれ有する第３電圧と第４電圧との間の電圧差に基づいてウォッチ期間を信号に設定する。
【００４２】
このため、ウォッチ期間とインターバル期間との比である時定数の比を、第１電圧と第２電圧との差及び第３電圧と第４電圧との差である電圧差の比と、充放電回路の電流源の電流値の比との両方によって設定することができる。したがって、従来技術の構成のように充放電回路の電流源の電流値の比のみによって時定数の比を設定する必要がない。このため、充放電回路の電流源の一方の電流値が過大になって発振回路の消費電流が過大になったり、電流源の他方の電流値が数μＡ程度に小さくなり、リーク電流の影響で回路動作が不安定になるという問題が生じない。
【００４３】
その結果、インターバル期間とウォッチ期間との時定数の比を大きく設定することができ、間欠動作時の消費電流を低減することができる発振回路を提供することができる。
【発明を実施するための最良の形態】
【００４４】
本発明の一実施形態について図１ないし図１３に基づいて説明すると以下の通りである。
【００４５】
（実施の形態１）
図１は実施形態１の発振回路２ａの要部構成を示す回路図であり、図２は上記発振回路２ａを備えた赤外線受信装置１のブロック図である。赤外線受信装置１は、入力信号を赤外線により受信する受信デバイス３と、受信デバイス３を間欠駆動するための出力信号ｏｕｔ１を生成する発振回路２ａとを備えている。
【００４６】
発振回路２は、コンデンサＣ０を充放電する充放電回路４ａを備えている。充放電回路４ａは、ソース及びゲート同士が互いに接続されたＰＭＯＳトランジスタＴｒ１・２を有している。ＰＭＯＳトランジスタＴｒ１のゲートとドレインとは互いに接続され、ＰＭＯＳトランジスタＴｒ１のドレインは電流源Ｉ１に接続されている。ＰＭＯＳトランジスタＴｒ２のドレインは、コンデンサＣ０に接続されている。
【００４７】
充放電回路４ａには、ゲート及びドレインが互いに接続されたＮＭＯＳトランジスタＴｒ３・４が設けられている。ＮＭＯＳトランジスタＴｒ３のゲートとソースとは互いに接続され、ＮＭＯＳトランジスタＴｒ３のソースは電流源Ｉ２に接続されている。ＮＭＯＳトランジスタＴｒ４のソースは、コンデンサＣ０に接続されている。充放電回路４ａは、ＮＭＯＳトランジスタＴｒ３のソース及びドレインに、そのソース及びドレインが接続されたＮＭＯＳトランジスタＴｒ５を有している。
【００４８】
発振回路２ａには、コンパレータ回路６ａが設けられている。コンパレータ回路６ａは、コンデンサＣ０を充放電する充放電電圧に基づく充放電信号Ｘを基準電圧Ｖｔｈ１と比較するコンパレータ７ａと、充放電信号Ｘを基準電圧Ｖｔｈ２と比較するコンパレータ７ｂと、充放電信号Ｘを基準電圧Ｖｔｈ３と比較するコンパレータ７ｃと、充放電信号Ｘを基準電圧Ｖｔｈ４と比較するコンパレータ７ｄとを有している。
【００４９】
図３は、コンパレータ７ａの構成を示す回路図である。コンパレータ回路７ｂ・７ｃ・７ｄもコンパレータ回路７ａと同一の構成を有しているので、コンパレータ７ａを例にして説明する。
【００５０】
コンパレータ７ａは、ＰＭＯＳトランジスタＭＰ１・ＭＰ２を有している。ＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲートは、互いに接続され、コンパレータ回路７ａの非反転入力端子Ｇ１に入力された充放電信号Ｘを受け取る。ＰＭＯＳトランジスタＭＰ１・ＭＰ２のソースは、それぞれ端子Ｓ１を介して電流源Ｉｔａｉｌの一端に接続されている。電流源Ｉｔａｉｌの他端は、電源電圧Ｖｃｃのラインに接続されている。ＰＭＯＳトランジスタＭＰ１・ＭＰ２のドレインは、それぞれ端子Ｄ１に接続されている。
【００５１】
コンパレータ７ａは、さらにＰＭＯＳトランジスタＭＰ３・ＭＰ４を有している。ＰＭＯＳトランジスタＭＰ３・ＭＰ４のゲートは、互いに接続され、コンパレータ７ａの反転入力端子Ｇ２に入力された基準電圧Ｖｔｈ２を受け取る。ＰＭＯＳトランジスタＭＰ３・ＭＰ４のソースは、それぞれ端子Ｓ１を介して電流源Ｉｔａｉｌの一端に接続されている。ＰＭＯＳトランジスタＭＰ３・ＭＰ４のドレインは、それぞれ端子Ｄ２に接続されている。
【００５２】
コンパレータ７ａの入力段に設けられたＰＭＯＳトランジスタＭＰ１・ＭＰ２・ＭＰ３・ＭＰ４は、図４に示すように、コモンセントロイド構造に従って配置されている。ここでコモンセントロイド構造とは、入力段に設けられたＭＯＳトランジスタを点対称に配置する構造をいう。帯状に形成された端子Ｓ１を挟んで、ＰＭＯＳトランジスタＭＰ１・ＭＰ３が互いに対向して配置され、ＰＭＯＳトランジスタＭＰ４・ＭＰ２が互いに対向して配置されている。ＰＭＯＳトランジスタＭＰ１・ＭＰ２の重心と、ＰＭＯＳトランジスタＭＰ３・ＭＰ４の重心とは、いずれも端子Ｓ１の中央の点Ｐ１に一致しており、ＭＯＳトランジスタＭＰ１・ＭＰ２・ＭＰ３・ＭＰ４は、点Ｐ１に関して点対称に配置されている。端子Ｄ１は、ＰＭＯＳトランジスタＭＰ１を挟んで端子Ｓ１に対向する位置と、ＰＭＯＳトランジスタＭＰ２を挟んで端子Ｓ１に対向する位置とに形成されており、端子Ｄ２は、ＰＭＯＳトランジスタＭＰ３を挟んで端子Ｓ１に対向する位置と、ＰＭＯＳトランジスタＭＰ４を挟んで端子Ｓ１に対向する位置とに形成されている。端子Ｄ１・Ｄ２の両外側には、それぞれダミーパターンが形成されている。
【００５３】
コンパレータ７ａには、ゲートが互いに接続されたＮＭＯＳトランジスタＴｒ３１・Ｔｒ３２・Ｔｒ４１・Ｔｒ４２が設けられている。ＮＭＯＳトランジスタＴｒ３１のゲート及びソースは互いに接続されている。ＮＭＯＳトランジスタＴｒ３１のソースは、端子Ｄ１に接続されている。ＮＭＯＳトランジスタＴｒ３２のソースは、端子Ｄ２に接続されている。
【００５４】
コンパレータ７ａは、ゲートが互いに接続されたＮＭＯＳトランジスタＴｒ３３・Ｔｒ３４・Ｔｒ４０を有している。ＮＭＯＳトランジスタＴｒ３３のソースは、端子Ｄ１に接続されている。ＮＭＯＳトランジスタＴｒ３４のゲート及びソースは互いに接続されている。ＮＭＯＳトランジスタＴｒ３４のソースは、端子Ｄ２に接続されている。ＮＭＯＳトランジスタＴｒ３２のソースは、端子Ｄ２に接続されている。
【００５５】
コンパレータ７ａには、ゲートが互いに接続されたＰＭＯＳトランジスタＴｒ３５・Ｔｒ３６が設けられている。ＰＭＯＳトランジスタＴｒ３５・Ｔｒ３６のソースは、それぞれ電源電圧Ｖｃｃが供給されるラインに接続されている。ＰＭＯＳトランジスタＴｒ３５のソース及びドレインは互いに接続され、そのドレインはＮＭＯＳトランジスタＴｒ４１のソースに接続されている。ＰＭＯＳトランジスタＴｒ３６のドレインは、ＮＭＯＳトランジスタＴｒ４０のソースに接続されている。
【００５６】
コンパレータ７ａは、ゲートが互いに接続されてソースがそれぞれ電源電圧Ｖｃｃのラインに接続されたＰＭＯＳトランジスタＴｒ３７・Ｔｒ３８・Ｔｒ３９を有している。ＮＭＯＳトランジスタＴｒ３３のソースは、端子Ｄ１に接続されている。ＮＭＯＳトランジスタＴｒ３４のゲート及びソースは互いに接続されている。ＰＭＯＳトランジスタＴｒ３７のドレインは、ＮＭＯＳトランジスタＴｒ４１のソースに接続されている。ＰＭＯＳトランジスタＴｒ３８のゲート及びドレインは、互いに接続されており、ＮＭＯＳトランジスタＴｒ４０のソースに接続されている。ＰＭＯＳトランジスタＴｒ３９のドレインは、ＮＭＯＳトランジスタＴｒ４２のソース及びコンパレータ７ａからの出力信号ｏｕｔ２を出力する出力端子に接続されている。
【００５７】
図５は、コンパレータ回路６ａの基準電圧Ｖｔｈ１・Ｖｔｈ２・Ｖｔｈ３・Ｖｔｈ４を生成するための抵抗Ｒ１・Ｒ２・Ｒ３・Ｒ４・Ｒ５の構成を示す図である。抵抗Ｒ１・Ｒ２・Ｒ３・Ｒ４・Ｒ５が直列に接続される。抵抗Ｒ１の抵抗Ｒ２と反対側は、所定の電圧が供給されるラインに接続され、抵抗Ｒ５の抵抗Ｒ４と反対側は、グランドに接続されている。抵抗Ｒ４と抵抗Ｒ５との間の端子から、コンパレータ７ａの反転入力端子Ｇ２に基準電圧Ｖｔｈ１が供給される。抵抗Ｒ１と抵抗Ｒ２との間の端子からコンパレータ７ｂの反転入力端子に基準電圧Ｖｔｈ２が供給され、抵抗Ｒ３と抵抗Ｒ４との間の端子からコンパレータ７ｃの反転入力端子に基準電圧Ｖｔｈ３が供給され、抵抗Ｒ２と抵抗Ｒ３との間の端子からコンパレータ７ｄの反転入力端子に基準電圧Ｖｔｈ４が供給される。
【００５８】
発振回路２ａは、論理回路５ａを有している。論理回路５ａには、ＮＡＮＤ素子１１ａ・１１ｂ・１１ｃが設けられている。ＮＡＮＤ素子１１ａの一方の入力端子には、コンパレータ７ａによる比較結果（出力信号ｏｕｔ２）が２個のインバータＩｖを介して信号Ｓとして入力される。ＮＡＮＤ素子１１ａの他方の入力端子は、ＮＡＮＤ素子１１ｂの出力端子に接続されている。ＮＡＮＤ素子１１ｂの一方の入力端子には、コンパレータ７ｂの比較結果が１個のインバータＩｖを介して信号Ｒとして入力される。ＮＡＮＤ素子１１ｂの他方の入力端子は、ＮＡＮＤ素子１１ａの出力端子に接続されている。ＮＡＮＤ素子１１ａ・１１ｂは、ＳＲラッチ回路を構成している。
【００５９】
ＮＡＮＤ素子１１ａの出力端子は、充放電回路４ａのＮＭＯＳトランジスタＴｒ５のゲートに接続されている。ＮＡＮＤ素子１１ｂの出力端子は、ＮＡＮＤ素子１１ｃの入力端子に接続されている。ＮＡＮＤ素子１１ｃの他の入力端子には、コンパレータ７ｃによる比較結果が、互いに直列に接続された２個のインバータＩｖを介して信号Ａとして入力される。ＮＡＮＤ素子１１ｃのさらに他の入力端子には、コンパレータ７ｄによる比較結果が、１個のインバータＩｖを介して信号Ｂとして入力される。ＮＡＮＤ素子１１ｃからの信号Ｃは、１個のインバータＩｖを介して出力信号ｏｕｔ１として発振回路２ａから出力される。
【００６０】
図６は、発振回路２ａの動作を示す波形図である。電流源Ｉ１によってコンデンサＣ０が充電され、充放電信号Ｘが基準電圧Ｖｔｈ１から上昇して基準電圧Ｖｔｈ３に到達すると、コンパレータ７ｃの出力がローからハイに反転し、従って、信号Ａもローからハイに反転する。充放電信号Ｘが基準電圧Ｖｔｈ３からさらに上昇して基準信号Ｖｔｈ４に到達すると、コンパレータ７ｄの出力がローからハイに反転し、従って、信号Ｂはハイからローに反転する。充放電信号Ｘが基準電圧Ｖｔｈ４からさらに上昇して基準信号Ｖｔｈ２に到達すると、コンパレータ７ｂの出力がローからハイに反転し、従って、信号Ｒがハイからローに反転する。このため、ＮＡＮＤ素子１１ｂの出力信号−Ｑがローからハイに反転し、ＮＡＮＤ素子１１ａの出力信号Ｑはハイからローに反転する。その結果、充放電回路４ａのＮＭＯＳトランジスタＴｒ５がオフになり、電流源Ｉ２がコンデンサＣ０の放電を始める。電流源Ｉ１は常にコンデンサＣ０を充電しているので、（電流源Ｉ２の電流値）＞（電流源Ｉ１の電流値）と設定することにより、コンデンサＣ０は、（（電流源Ｉ２の電流値）−（電流源Ｉ１の電流値））の電流により放電される。その結果、充放電信号Ｘは、基準電圧Ｖｔｈ２から減少を開始し、信号Ｒはローからハイに反転する。
【００６１】
充放電信号Ｘが基準電圧Ｖｔｈ２から減少して基準電圧Ｖｔｈ４に到達すると、コンパレータ７ｄの出力がハイからローに反転し、従って、信号Ｂはローからハイに反転する。このため、ＮＡＮＤ素子１１ｃに入力される信号−Ｑ・Ａ・Ｂがいずれもハイになるので、ＮＡＮＤ素子１１ｃからの出力信号Ｃはローからハイに反転し、従って、論理回路８ａからの出力信号ｏｕｔ１はハイからローに反転する。
【００６２】
充放電信号Ｘが基準電圧Ｖｔｈ４からさらに減少して基準電圧Ｖｔｈ３に到達すると、コンパレータ７ｃの出力がハイからローに反転し、従って、信号Ａもハイからローに反転する。ＮＡＮＤ素子１１ｃに入力される信号−Ｑ・Ａ・Ｂのうち信号Ａがハイからローに反転するので、ＮＡＮＤ素子１１ｃからの出力信号Ｃは再びハイからローに反転し、従って、出力信号Ｃは再びローからハイに反転する。
【００６３】
充放電信号Ｘが基準電圧Ｖｔｈ３からさらに減少して基準電圧Ｖｔｈ１に到達すると、コンパレータ７ａの出力信号ｏｕｔ２がハイからローに反転し、従って、信号Ｓも、ハイからローに反転し、ＮＡＮＤ素子１１ａから出力される信号Ｑはローからハイに反転する。その結果、ＮＭＯＳトランジスタＴｒ５がオンになって、電流源Ｉ２によるコンデンサＣ０の放電が停止し、コンデンサＣ０は、再び電流源Ｉ１により充電される。従って、充放電信号Ｘは、再び基準電圧Ｖｔｈ１から基準電圧Ｖｔｈ３に向かって上昇する。
【００６４】
コンデンサＣ０が充電され、充放電信号Ｘが基準電圧Ｖｔｈ１から基準電圧Ｖｔｈ２に上昇する時間は、信号Ｑがハイである時間ｔ１に相当し、コンデンサＣ０が放電され、充放電信号Ｘが基準電圧Ｖｔｈ２から基準電圧Ｖｔｈ１に下降する時間は、信号Ｑがローである時間ｔ２に相当する。時間ｔ１及び時間ｔ２は、下記の式により表される。
【００６５】
ｔ１＝Ｃ０×（Ｖｔｈ２−Ｖｔｈ１）／Ｉ１
ｔ２＝Ｃ０×（Ｖｔｈ２−Ｖｔｈ１）／（Ｉ２−Ｉ１）
本実施の形態では、基準電圧Ｖｔｈ３と基準電圧Ｖｔｈ４との差に基づいて、ウォッチ期間を設定する。充放電信号Ｘが基準電圧Ｖｔｈ４から減少して基準電圧Ｖｔｈ３に到達する時間ｔ３は、下記の式により表される。
【００６６】
ｔ３＝Ｃ０×（Ｖｔｈ４−Ｖｔｈ３）／（Ｉ２−Ｉ１）
ここで、インターバル期間ｔ＿ｉｎｔ、ウォッチ期間ｔ＿ｗａｔｃｈは、
ｔ＿ｉｎｔ＝ｔ１＋ｔ２
＝Ｃ０×（Ｖｔｈ２−Ｖｔｈ１）／（Ｉ１／Ｉ２×（Ｉ２−Ｉ１））
・・・・・（５）
ｔ＿ｗａｔｃｈ＝ｔ３
＝Ｃ０×（Ｖｔｈ４−Ｖｔｈ３）／（Ｉ２−Ｉ１）
・・・・・（６）
とする。
【００６７】
よって、インターバル期間ｔ＿ｉｎｔとウォッチ期間ｔ＿ｗａｔｃｈとの時定数の比は、
ｔ＿ｉｎｔ／ｔ＿ｗａｔｃｈ＝（（Ｖｔｈ４−Ｖｔｈ３）／（Ｖｔｈ２−Ｖｔｈ１））×（Ｉ１／Ｉ２）      ・・・・・（７）
となる。
【００６８】
この時定数の比は、（Ｉ１／Ｉ２）の電流値の比と（（Ｖｔｈ４−Ｖｔｈ３）／（Ｖｔｈ２−Ｖｔｈ１））の電圧差の比との両方によって設定することができる。
【００６９】
インターバル期間ｔ＿ｉｎｔ＝１ｓｅｃ（＝１０００ｍｓｅｃ）、ウォッチ期間ｔ＿ｗａｔｃｈ＝１ｍｓｅｃであることが必要な場合の設定値の例を下記表２に示す。
【００７０】
【表２】
2007110344.tif 000004
【００７１】
ｔ＿ｉｎｔ：ｔ＿ｗａｔｃｈ＝１０００：１の時定数差を、（Ｖｔｈ４−Ｖｔｈ３）：（Ｖｔｈ２−Ｖｔｈ１）の電圧差とＩ１：Ｉ２の電流差との両方に分けて設定することが可能となる。前述した従来技術の構成では、Ｉ１：Ｉ２＝１：１０００に設定しなければならなかったが、本実施の形態では、Ｖｔｈ４−Ｖｔｈ３＝０．１Ｖと設定すると、Ｉ１：Ｉ２＝１：１００に設定することができる。従って、従来例と比較して、発振回路の消費電流を増大させずに大きな時定数の比が得られる。
【００７２】
ウォッチ期間ｔ＿ｗａｔｃｈを受信デバイス３の起動時間よりも長く設定することにより、赤外線により入力信号を受信する受信デバイス３を好適に間欠駆動することができる。赤外線による受信デバイスとしては、ＩｒＤＡ（ｉｎｆｒａｒｅｄ  ｄａｔａ  ａｓｓｏｓｉａｔｉｏｎ）デバイス，赤外線リモコン等がある。受信デバイス３の起動時間は、ＩｒＤＡデバイスでは、ＳＤ（シャットダウン）復帰時間として、一般的に数百μｓｅｃオーダーである。赤外線リモコンでは、数百ｍｓｅｃである。ウォッチ期間ｔ＿ｗａｔｃｈを受信デバイス３の起動時間より長く設定することにより、ウォッチ期間ｔ＿ｗａｔｃｈに入力信号を受信した場合、受信デバイス３の確実な動作が可能となる。
【００７３】
本実施の形態では、基準電圧Ｖｔｈ４−基準電圧Ｖｔｈ３の電位差を利用することにより、Ｉ１：Ｉ２の電流比を低減することができる。基準電圧Ｖｔｈ４−基準電圧Ｖｔｈ３の電位差をさらに小さくすると、Ｉ１：Ｉ２の電流比をさらに低減することができる。しかし、基準電圧Ｖｔｈ４−基準電圧Ｖｔｈ３の電圧差をさらに小さくすると、プロセス変動等によりＶｔｈ４＞Ｖｔｈ３が満たせない場合、回路は正常に動作しない。Ｖｔｈ４＞Ｖｔｈ３が満たせない要因として、
（１）基準電圧Ｖｔｈ３・Ｖｔｈ４のバラツキ、
（２）コンパレータ回路の入力オフセット電圧、
が考えられる。
【００７４】
上記（１）に対しては、図５に示すように、基準電圧Ｖｔｈ１〜基準電圧Ｖｔｈ４を抵抗によって構成することで、Ｖｔｈ４＞Ｖｔｈ３を確実に実現できる。
【００７５】
上記（２）の入力オフセット電圧は、差動入力段のＭＯＳトランジスタ素子のミスマッチが原因の１つとなっている。ＭＯＳトランジスタのミスマッチの原因として、下記（ａ）（ｂ）が考えられる。
【００７６】
（ａ）ソース，ドレインへのイオン打ち込みの際の傾き（斜めイオン注入）
通常ＭＯＳトランジスタのプロセスでは、イオン注入は角度を持ってなされるため、ソース，ドレインは対称には形成されない。図４に示すように、コモンセントロイド構造（点対称）の配置とすることにより、イオン注入がどのような方向であっても差動入力段のＭＯＳトランジスタに均等に影響することになり、ＭＯＳトランジスタ素子のミスマッチを低減できる。
【００７７】
（ｂ）ＭＯＳトランジスタ素子の面内におけるパラメータの勾配による影響
素子面内において素子のパラメータが勾配を有しているため、左右，上下の素子の間にミスマッチが生じるおそれがある。このパラメータとは、例えばチャネル不純物濃度ｎｃｈ、チャネルしきい値電圧  ｖｔ０である。図４に示すように、コモンセントロイド構造（点対称）の配置とすることにより、パラメータの勾配があっても差動入力段のＭＯＳトランジスタに均等に影響することになり、ＭＯＳトランジスタ素子のミスマッチを低減できる。
【００７８】
（実施の形態２）
図７は実施の形態２の発振回路２ｂの要部構成を示す回路図であり、図８は発振回路２ｂの動作を示す波形図である。実施の形態１で前述した構成要素と同一の構成要素には同一の参照符号を付し、その詳細な説明は省略する。
【００７９】
発振回路２ｂは、充放電回路４ｂを備えている。充放電回路４ｂのＰＭＯＳトランジスタＴｒ１のドレインは、電流源（Ｉ１−Ｉ３）の一端に接続されている。電流源（Ｉ１−Ｉ３）の他端は、グランドに接続されている。充放電回路４ｂは、ゲートとソースとが互いに接続されたＰＭＯＳトランジスタＴｒ６・Ｔｒ７を有している。ＰＭＯＳトランジスタＴｒ７のゲートとドレインとは互いに接続されている。ＰＭＯＳトランジスタＴｒ７のドレインは、電流源Ｉ３の一端に接続されており、電流源Ｉ３の他端は接地されている。ＰＭＯＳトランジスタＴｒ６・Ｔｒ７のソースは、ＰＭＯＳトランジスタＴｒ７のソースとドレインとにそれぞれソースとドレインとが接続されたＰＭＯＳトランジスタＴｒ８が設けられている。ＰＭＯＳトランジスタＴｒ６のドレインは、コンデンサＣ０に接続されている。充放電回路４ｂには、ＮＭＯＳトランジスタＴｒ３のソース及びドレインにそれぞれソース及びドレインが接続されたＮＭＯＳトランジスタＴｒ９が設けられている。
【００８０】
発振回路２ｂは、信号入力検出回路９を備えている。信号入力検出回路９は、入力信号がインバータを介してゲートに入力されるＮＭＯＳトランジスタＴｒ７１を有している。トランジスタＴｒ７１のソースは電流源Ｉ４に接続され、そのドレインはグランドに接続されている。信号入力検出回路９には、一方の端子がＮＭＯＳトランジスタＴｒ７１のソースに接続され、他方の端子がＮＭＯＳトランジスタＴｒ７１のドレインに接続されたコンデンサＣ１が設けられている。信号入力検出回路９は、ゲートがインバータを介してＮＭＯＳトランジスタＴｒ７１のソースに接続されたＮＭＯＳトランジスタＴｒ７２を有している。ＮＭＯＳトランジスタＴｒ７２のドレインはＮＭＯＳトランジスタＴｒ７１のドレインに接続され、そのソースは、充放電信号Ｘをコンパレータ回路６ｂに供給するためのラインに接続されている。
【００８１】
コンパレータ回路６ｂには、充放電信号Ｘを基準電圧Ｖｔｈ５と比較するコンパレータ７ｅが設けられている。発振回路２ｂは、論理回路８ｂを備えている。論理回路８ｂは、ＮＡＮＤ回路１１ｄを有している。ＮＡＮＤ回路１１ｄの一方の入力端子には、ＮＡＮＤ回路１１Ｃから出力された信号Ｃが入力され、他方の入力端子には、コンパレータ７ｅからの出力が、直列に設けられた２個のインバータＩｖを介して信号Ｄとして入力される。２個の直列のインバータＩｖのうちの前段のインバータＩｖからの出力は、充放電回路４ｂのＮＭＯＳトランジスタＴｒ９のゲートに入力され、後段のインバータＩｖからの出力は、ＰＭＯＳトランジスタＴｒ８のゲートに入力される。ＮＡＮＤ回路１１ｄからは、出力信号ｏｕｔ２が出力される。
【００８２】
充放電信号Ｘが基準電圧Ｖｔｈ２から減少して基準電圧Ｖｔｈ４に到達すると、コンパレータ７ｄの出力がハイからローに反転し、従って、信号Ｂはローからハイに反転する。このため、ＮＡＮＤ素子１１ｃに入力される信号−Ｑ・Ａ・Ｂがいずれもハイになるので、ＮＡＮＤ素子１１ｃからの出力信号Ｃはハイからローに反転する。信号Ｄはハイになっており、ＡＮＤ回路１１ｄからの出力信号ｏｕｔ２はハイからローに反転する。
【００８３】
充放電信号Ｘが基準電圧Ｖｔｈ４からさらに減少して基準電圧Ｖｔｈ３に到達する前に、信号入力検出回路９に入力信号が入力されると、充放電信号Ｘは基準電圧Ｖｔｈ５よりも低い電圧に急激に減少する。このため、コンパレータ７ｅの出力がハイからローに反転して、前段のインバータＩｖの出力がローからハイに反転してＮチャネルＭＯＳトランジスタＴｒ９がオンになる。そして、後段のインバータＩｖの出力はハイからローに反転して、ＰチャネルＭＯＳトランジスタＴｒ８はオンになる。このため、（Ｉ２−Ｉ１）による放電は中止され、（Ｉ１−Ｉ３）による充電が始まる。
【００８４】
コンパレータ７ａからの出力に基づく信号Ｓはハイからローに反転し、信号Ｑはローからハイに反転し、信号―Ｑはハイからローに反転する。コンパレータ７ｃからの出力に基づく信号Ａはハイからローに反転し、ＮＡＮＤ回路１１ｃから出力される信号Ｃはローからハイに反転する。コンパレータ７ｅから出力される信号に基づく信号Ｄはハイからローに反転するので、ＡＮＤ回路１１ｄからの出力信号ｏｕｔ２はローに維持される。
【００８５】
そして、充放電信号Ｘが上昇して基準電圧Ｖｔｈ５に到達すると、コンパレータ７ｅの出力信号がローからハイに反転し、前段のインバータの出力がハイからローに反転してＮチャネルＭＯＳトランジスタＴｒ９がオフになり、後段のインバータの出力がローからハイに反転してＰチャネルＭＯＳトランジスタＴｒ８はオフになる。このため、（Ｉ１−Ｉ３）による充電は中止され、Ｉ１による充電が始まる。インバータ７ｅからの出力に基づく信号Ｄは、ローからハイに反転し、ＡＮＤ回路１１ｄの出力信号ｏｕｔ２はローからハイに反転する。
【００８６】
充放電信号Ｘが基準電圧Ｖｔｈ５から増大して基準電圧Ｖｔｈ１に到達すると、コンパレータ７ａからの出力に基づく信号Ｓは、ローからハイに反転し、充放電信号Ｘは基準電圧Ｖｔｈ１から基準電圧Ｖｔｈ３に向かって増大する。
【００８７】
このようにして、基準電圧Ｖｔｈ５をコンパレータ７ｅに供給し、基準電圧Ｖｔｈ５により、外部信号の入力に応じて受信デバイス３のオン状態を保持する保持期間ｏｎ＿ｔｉｍｅ（ｔ＿ｏｎ）を設定する。
【００８８】
間欠動作時オン期間（ウォッチ期間ｔ＿ｗａｔｃｈ（ＯＮ））に外部信号が入力された場合、受信デバイス３のオン状態を保持する必要があり、実施の形態２の構成とすることで可能となる。
【００８９】
ｔ＿ｏｎ＝Ｃ０×Ｖｔｈ５／（Ｉ１−Ｉ３）
なお、基準電圧Ｖｔｈ５が基準電圧Ｖｔｈ１よりも低い例を示したが、本発明はこれに限定されない。基準電圧Ｖｔｈ５を基準電圧Ｖｔｈ２よりも高く設定してもよい。また、基準電圧Ｖｔｈ５により、外部信号の入力に応じて受信デバイス３のオン状態を保持する構成を示したが、本発明はこれに限定されず、受信デバイス３のオフ状態を保持するように構成してもよい。
【００９０】
（実施の形態３）
図９は実施の形態３の発振回路２ｃの要部構成を示す回路図であり、図１０（ａ）は発振回路２ｃに設けられた初期設定回路１０の構成を示す回路図であり、図１０（ｂ）はその動作を示す波形図である。実施の形態２で前述した構成要素と同一の構成要素には、同一の参照符号を付し、その詳細な説明は省略する。
【００９１】
初期設定回路１０は、ゲートが互いに接続されたＮＭＯＳトランジスタＭ２・Ｍ３を有している。ＮＭＯＳトランジスタＭ２のソースは、端子Ｙを介してコンデンサＣ２の一方の端子に接続されており、コンデンサＣ２の他方の端子は電源電圧Ｖｃｃが供給されるラインに接続されている。ＮＭＯＳトランジスタＭ３のゲートとソースとは互いに接続されている。初期設定回路１０には、ゲートが互いに接続されたＮＭＯＳトランジスタＭ１・Ｍ４が設けられている。ＮＭＯＳトランジスタＭ１のゲートは端子Ｙに接続されており、そのソースは、充放電信号Ｘをコンパレータ回路６ｂに供給するラインに接続されている。初期設定回路１０は、ゲートが互いに接続されたＰＭＯＳトランジスタＭ５・Ｍ６・Ｍ７を有している。ＰＭＯＳトランジスタＭ５のドレインから電流ＩｒｅｆがＮＭＯＳトランジスタＭ３のソース及びゲートに供給される。ＰＭＯＳトランジスタＭ７のゲート及びドレインは互いに接続されており、ＮＭＯＳトランジスタＭ４のソースに接続されている。ＰＭＯＳトランジスタＭ５・Ｍ６・Ｍ７の各ソースは、電源電圧Ｖｃｃのラインに接続されている。初期設定回路１０には、互いのゲートが接続されたＮＭＯＳトランジスタＴ１・Ｔ２が設けられている。ＮＭＯＳトランジスタＴ１のゲート及びソースは、互いに接続されている。ＮＭＯＳトランジスタＴ１のソースは、ＰＭＯＳトランジスタＭ６のドレインに接続されている。ＮＭＯＳトランジスタＴ２のソースは、ＰＭＯＳトランジスタＭ７のドレインに接続されている。ＮＭＯＳトランジスタＴ２のドレインは抵抗Ｒ０を介してグランドに接続されている。ＮＭＯＳトランジスタＴ１・Ｍ４・Ｍ３・Ｍ２の各ドレインは、それぞれグランドに接続されている。
【００９２】
電源が投入されると、端子Ｙにおける電圧波形は、コンデンサＣ２によって電源電圧Ｖｃｃのレベルまで上昇する。その後、定電流源が動作し始めると、定電流源によってコンデンサＣ２が放電され、端子Ｙにおける電圧波形はグランドレベルにまで下降する。このとき、ＮＭＯＳトランジスタＭ１のソースに供給される電流Ｉｏｕｔは、電源電圧Ｖｃｃを投入したときにのみ充放電回路４ｂから初期設定回路１０に流れる。
【００９３】
従って、電源が投入されると、電流Ｉｏｕｔが充放電回路４ｂから初期設定回路１０に流れ、充放電電圧Ｘは、基準電圧Ｖｔｈ５よりも低いローレベルからスタートする。そして、コンデンサＣ０は、（Ｉ３−Ｉ３）により充電される。充放電電圧Ｘが増大して基準電圧Ｖｔｈ５に到達すると、コンパレータ７ｅの出力信号がローからハイに反転し、前段のインバータの出力がハイからローに反転してＮチャネルＭＯＳトランジスタＴｒ９がオフになり、後段のインバータの出力がローからハイに反転してＰチャネルＭＯＳトランジスタＴｒ８はオフになる。このため、（Ｉ１−Ｉ３）による充電は中止され、Ｉ１による充電が始まる。インバータ７ｅからの出力に基づく信号Ｄは、ローからハイに反転し、ＡＮＤ回路１１ｄの出力信号ｏｕｔ３はローからハイに反転する。
【００９４】
発振回路では電源投入時の回路の初期状態によっては、回路の動作が不安定になる場合がある。たとえば、電源投入時に受信デバイスがオフ（ウォッチ期間以外の期間）の状態から発振が始まると、最大でインターバル期間ｔ＿ｉｎｔの時間が経過した後に始めて、受信デバイスのオンが可能となる。実施の形態３のように、電源投入時の初期設定機能を有する初期設定回路１０を備えることにより、電源投入時に発振回路を安定に動作させることが可能となる。電源投入時に初期設定回路１０により初期設定を与えることにより、出力信号ｏｕｔ３がローであって、受信デバイスがオンしている期間ｔ＿ｏｎ（ＯＮ）充放電回路２ｄの動作がスタートすることになり、受信デバイスがオンの状態から発振回路２ｄを起動することができるので、起動時における発振回路２ｄの動作が安定する。
【００９５】
（実施の形態４）
図１２は実施の形態４の発振回路２ｄの要部構成を示す回路図であり、図１３は発振回路２ｄの動作を示す波形図である。実施の形態１において前述した構成要素と同一の構成要素には同一の構成要素には同一の参照符号を付し、その詳細な説明は省略する。
【００９６】
発振回路２ｄは、論理回路８ｄを有している。論理回路８ｄは、論理素子１１ｅを有している。論理素子１１ｅは、外部入力ＥｘｔとＡＮＤ回路１１ｃから出力された信号Ｃとに基づいて出力信号ｏｕｔ４を出力する。
【００９７】
電流源Ｉ１によってコンデンサＣ０が充電され、充放電信号Ｘが基準電圧Ｖｔｈ１から上昇して基準電圧Ｖｔｈ３に到達すると、コンパレータ７ｃの出力がローからハイに反転し、従って、信号Ａもローからハイに反転する。充放電信号Ｘが基準電圧Ｖｔｈ３からさらに上昇して基準信号Ｖｔｈ４に到達すると、コンパレータ７ｄの出力がローからハイに反転し、従って、信号Ｂはハイからローに反転する。充放電信号Ｘが基準電圧Ｖｔｈ４からさらに上昇して基準信号Ｖｔｈ２に到達すると、コンパレータ７ｂの出力がローからハイに反転し、従って、信号Ｒがハイからローに反転する。このため、ＮＡＮＤ素子１１ｂの出力信号−Ｑがローからハイに反転し、ＮＡＮＤ素子１１ａの出力信号Ｑはハイからローに反転する。その結果、充放電回路４ａのトランジスタＴｒ５がオフになり、電流源Ｉ２がコンデンサＣ０の放電を始める。電流源Ｉ１は常にコンデンサＣ０を充電しているので、（電流源Ｉ２の電流値）＞（電流源Ｉ１の電流値）と設定することにより、コンデンサＣ０は、（（電流源Ｉ２の電流値）−（電流源Ｉ１の電流値））の電流により放電される。その結果、充放電信号Ｘは、基準電圧Ｖｔｈ２から減少を開始し、信号Ｒはローからハイに反転する。
【００９８】
充放電信号Ｘが基準電圧Ｖｔｈ２から減少して基準電圧Ｖｔｈ４に到達すると、コンパレータ７ｄの出力がハイからローに反転し、従って、信号Ｂはローからハイに反転する。このため、ＮＡＮＤ素子１１ｃに入力される信号−Ｑ・Ａ・Ｂがいずれもハイになるので、ＮＡＮＤ素子１１ｃからの出力信号Ｃはローからハイに反転し、従って、論理回路８ａからの出力信号ｏｕｔ１はハイからローに反転する。
【００９９】
充放電信号Ｘが基準電圧Ｖｔｈ４からさらに減少して基準電圧Ｖｔｈ３に到達すると、コンパレータ７ｃの出力がハイからローに反転し、従って、信号Ａもハイからローに反転する。ＮＡＮＤ素子１１ｃに入力される信号−Ｑ・Ａ・Ｂのうち信号Ａがハイからローに反転するので、ＮＡＮＤ素子１１ｃからの出力信号Ｃは再びハイからローに反転し、従って、出力信号Ｃは再びローからハイに反転する。
【０１００】
充放電信号Ｘが基準電圧Ｖｔｈ３からさらに減少して基準電圧Ｖｔｈ１に到達すると、コンパレータ７ａの出力信号ｏｕｔ２がハイからローに反転し、従って、信号Ｓも、ハイからローに反転し、ＮＡＮＤ素子１１ａから出力される信号Ｑはローからハイに反転する。その結果、トランジスタＴｒ５がオンになって、電流源Ｉ２によるコンデンサＣ０の放電が停止し、コンデンサＣ０は、再び電流源Ｉ１により充電される。従って、充放電信号Ｘは、再び基準電圧Ｖｔｈ１から基準電圧Ｖｔｈ３に向かって上昇する。
【０１０１】
基準電圧Ｖｔｈ１が基準電圧Ｖｔｈ３を超えて基準電圧Ｖｔｈ４に向かって増加しているときに、外部信号Ｅｘｔがハイからローに反転すると、出力信号ｏｕｔ４はハイに維持される。そして、充放電信号Ｘが基準電圧Ｖｔｈ２において反転して減少し、基準電圧Ｖｔｈ４に到達すると、信号Ｂがローからハイに反転して、信号Ｃがハイからローに反転するが、外部信号Ｅｘｔがローに維持されているため、論理素子１１ｅからの出力信号ｏｕｔ４は、ハイを維持する。
【０１０２】
このように、論理回路８ｄを外部信号Ｅｘｔにより制御することで、受信デバイスを間欠動作から強制的にオン状態に設定することが可能となる。
【０１０３】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１０４】
本発明は、受信デバイスを間欠動作させる発振回路及び赤外線受信装置に適用できる。
【図面の簡単な説明】
【０１０５】
【図１】本発明の実施形態１を示すものであり、発振回路の要部構成を示す回路図である。
【図２】上記発振回路を備えた赤外線受信装置のブロック図である。
【図３】上記発振回路に設けられたコンパレータ回路の構成を示す回路図である。
【図４】上記コンパレータ回路の初段トランジスタの配置を示す模式図である。
【図５】上記発振回路のコンパレータ回路の基準電圧を生成するための抵抗の構成を示す図である。
【図６】上記発振回路の動作を示す波形図である。
【図７】実施の形態２の発振回路の要部構成を示す回路図である。
【図８】上記発振回路の動作を示す波形図である。
【図９】実施の形態３の発振回路の要部構成を示す回路図である。
【図１０】（ａ）は上記発振回路に設けられた初期設定回路の構成を示す回路図であり、（ｂ）はその動作を示す波形図である。
【図１１】上記発振回路の動作を示す波形図である。
【図１２】実施の形態４の発振回路の要部構成を示す回路図である。
【図１３】上記発振回路の動作を示す波形図である。
【図１４】従来技術を示すものであり、赤外線受信装置の要部構成を示すブロック図である。
【図１５】上記赤外線受信装置に設けられた発振回路の構成を示す回路図である。
【図１６】上記発振回路の動作を示す波形図である。
【符号の説明】
【０１０６】
１    赤外線受信装置
２    発振回路
３    受信デバイス
４    充放電回路
５    信号生成回路
６    コンパレータ回路
７ａ、７ｂ、７ｃ、７ｄ、７ｅ  コンパレータ
８    論理回路
９    信号入力検出回路
１０  初期設定回路
Ｖｔｈ１  基準電圧（第１電圧）
Ｖｔｈ２  基準電圧（第２電圧）
Ｖｔｈ３  基準電圧（第３電圧）
Ｖｔｈ４  基準電圧（第４電圧）
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４  ＰＭＯＳトランジスタ（トランジスタ）
【図１】
2007110344.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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