(57)【要約】【課題】非揮発性半導体メモリ装置に関し、半導体メモリ装置のセルアレイを3次元に具現し、チップサイズを減らすようにする。【解決手段】本発明は、ローとカラム方向に複数個配列された単位セルを含む複数個のセルアレイが垂直方向に多層に積層された単位ブロックセルアレイを含み、複数個のセルアレイの積層方向を基準にしてX、Y、Z方向に配列された特定グループ単位の単位ブロックセルアレイが一つの単位バンクセルアレイをなし、各単位バンクセルアレイは独立してリード/ライト動作を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
ローとカラム方向にそれぞれ複数個配列された単位セルを含む複数個のセルアレイが垂直方向に多層に積層された単位ブロックセルアレイを含み、
前記複数個のセルアレイの積層方向を基準にしてX、Y、Z方向に配列された特定グループ単位の単位ブロックセルアレイが一つの単位バンクセルアレイをなし、前記単位バンクセルアレイが複数個備えられ、各単位バンクセルアレイごとに独立したリード/ライト動作を行うことを特徴とする非揮発性半導体メモリ装置。
【請求項２】
前記単位ブロックセルアレイは、垂直アドレスにより前記複数個のセルアレイのうち一つを選択することを特徴とする請求項1に記載の非揮発性半導体メモリ装置。
【請求項３】
前記単位セルは、不揮発性強誘電体キャパシター素子を含むことを特徴とする請求項1に記載の非揮発性半導体メモリ装置。
【請求項４】
前記単位セルは
ボトムワードラインと、
前記ボトムワードラインの上部に形成された絶縁層と、
前記絶縁層の上部に形成されフローティング状態を維持するフローティングチャンネル層と、
前記フローティングチャンネル層の上部に形成されデータが保存される強誘電体層と、
前記強誘電体層の上部に前記ボトムワードラインと平行して形成されたワードラインと、
を備え、
前記強誘電体層の極性状態に応じて前記フローティングチャンネル層のチャンネル領域に互いに異なるチャンネル抵抗を誘導し、前記データのリード/ライト動作が行われることを特徴とする請求項1に記載の非揮発性半導体メモリ装置。
【請求項５】
前記フローティングチャンネル層はカーボンナノチューブ、シリコン、ゲルマニウム、有機半導体のうち少なくともいずれからなることを特徴とする請求項4に記載の非揮発性半導体メモリ装置。
【請求項６】
前記フローティングチャンネル層は、前記絶縁層の上部に形成されフローティング状態を維持する前記チャンネル領域と、前記チャンネル領域の両側に連結されたドレーン領域及びソース領域を含むことを特徴とする請求項4に記載の非揮発性半導体メモリ装置。
【請求項７】
前記チャンネル領域、前記ドレーン領域及び前記ソース領域はP型であることを特徴とする請求項6に記載の非揮発性半導体メモリ装置。
【請求項８】
前記チャンネル領域、前記ドレーン領域及び前記ソース領域はN型であることを特徴とする請求項6に記載の非揮発性半導体メモリ装置。
【請求項９】
前記複数個のセルアレイそれぞれは
複数個のボトムワードラインと、
前記複数個のボトムワードラインの上部に形成された絶縁層と、
前記絶縁層の上部に形成され複数個のチャンネル領域と、前記複数個のチャンネル領域と交互に直列連結された複数個のドレーン及びソース領域を備えるフローティングチャンネル層と、
前記フローティングチャンネル層の上部に形成された強誘電体層と、
前記強誘電体層上部に前記複数個のボトムワードラインとそれぞれ平行に形成された複数個のワードラインと、
を備え、
前記強誘電体層の極性状態に応じて前記複数個のチャンネル領域に互いに異なるチャンネル抵抗を誘導し、複数個のデータのリード/ライト動作が行われることを特徴とする請求項1に記載の非揮発性半導体メモリ装置。
【請求項１０】
前記複数個のセルアレイの間にそれぞれ形成され、前記複数個のセルアレイを互いに分離するセル絶縁層をさらに含むことを特徴とする請求項9に記載の非揮発性半導体メモリ装置。
【請求項１１】
前記複数個のチャンネル領域、前記複数個のドレーン領域及び前記複数個のソース領域はP型であることを特徴とする請求項9に記載の非揮発性半導体メモリ装置。
【請求項１２】
前記複数個のチャンネル領域、前記複数個のドレーン領域及び前記複数個のソース領域はN型であることを特徴とする請求項9に記載の非揮発性半導体メモリ装置。
【請求項１３】
ローとカラム方向にそれぞれ配列された複数個の単位セルを含む第1セルアレイと、
ローとカラム方向にそれぞれ配列された複数個の単位セルを含み、前記第 1セルアレイに対してZ方向に配列された一つまたは複数個の第2セルアレイと、
前記第1セルアレイと前記一つまたは複数個の第2セルアレイを含む単位ブロックセルアレイと、
前記単位ブロックセルアレイが一つまたは複数個備えられる単位バンクセルアレイと、
を備え、
前記単位ブロックセルアレイは垂直アドレスにより前記第1セルアレイと前記一つまたは複数個の第2セルアレイのうち一つのセルアレイが選択されることを特徴とする非揮発性半導体メモリ装置。
【請求項１４】
X、Y、Z方向に配列された特定グループ単位の前記単位ブロックセルアレイが一つの単位バンクセルアレイをなし、前記単位バンクセルアレイが複数個備えられ、各単位バンクセルアレイごとに独立したリード/ライト動作を行うことを特徴とする請求項13に記載の非揮発性半導体メモリ装置。
【請求項１５】
前記単位セルは、不揮発性強誘電体キャパシター素子を含むことを特徴とする請求項13に記載の非揮発性半導体メモリ装置。
【請求項１６】
前記単位セルは
ボトムワードラインと、
前記ボトムワードラインの上部に形成された絶縁層と、
前記絶縁層の上部に形成されフローティング状態を維持するフローティングチャンネル層と、
前記フローティングチャンネル層の上部に形成されデータが保存される強誘電体層と、
前記強誘電体層の上部に前記ボトムワードラインと平行に形成されたワードラインと、
を備え、
前記強誘電体層の極性状態に応じて前記フローティングチャンネル層のチャンネル領域に互いに異なるチャンネル抵抗を誘導して前記データのリード/ライト動作が行われることを特徴とする請求項13に記載の非揮発性半導体メモリ装置。
【請求項１７】
前記フローティングチャンネル層はカーボンナノチューブ、シリコン、ゲルマニウム、有機半導体のうち少なくともいずれからなることを特徴とする請求項16に記載の非揮発性半導体メモリ装置。
【請求項１８】
前記フローティングチャンネル層は前記絶縁層の上部に形成されフローティング状態を維持するチャンネル領域と、前記チャンネル領域の両側に連結されたドレーン領域及びソース領域を含むことを特徴とする請求項16に記載の非揮発性半導体メモリ装置。
【請求項１９】
前記チャンネル領域、前記ドレーン領域及び前記ソース領域はP型であることを特徴とする請求項18に記載の非揮発性半導体メモリ装置。
【請求項２０】
前記チャンネル領域、前記ドレーン領域及び前記ソース領域はN型であることを特徴とする請求項18に記載の非揮発性半導体メモリ装置。
【請求項２１】
前記第1セルアレイ及び前記一つまたは複数個の第2セルアレイそれぞれは
複数個のボトムワードラインと、
前記複数個のボトムワードラインの上部に形成された絶縁層と、
前記絶縁層の上部に形成されて複数個のチャンネル領域と、前記複数個のチャンネル領域と交互に直列連結された複数個のドレーン及びソース領域を備えるフローティングチャンネル層と、
前記フローティングチャンネル層の上部に形成された強誘電体層と、
前記強誘電体層上部に前記複数個のボトムワードラインとそれぞれ平行に形成された複数個のワードラインと、
を備え、
前記強誘電体層の極性状態に応じて前記複数個のチャンネル領域に互いに異なるチャンネル抵抗を誘導し、複数個のデータのリード/ライト動作が行われることを特徴とする請求項13に記載の非揮発性半導体メモリ装置。
【請求項２２】
前記第1セルアレイ及び前記一つまたは複数個の第2セルアレイの間にそれぞれ形成され、セルアレイの間を互いに分離するセル絶縁層をさらに含むことを特徴とする請求項21に記載の非揮発性半導体メモリ装置。
【請求項２３】
前記複数個のチャンネル領域、前記複数個のドレーン領域及び前記複数個のソース領域はP型であることを特徴とする請求項21に記載の非揮発性半導体メモリ装置。
【請求項２４】
前記複数個のチャンネル領域、前記複数個のドレーン領域及び前記複数個のソース領域はN型であることを特徴とする請求項21に記載の非揮発性半導体メモリ装置。
【請求項２５】
ローとカラム方向にそれぞれ複数個配列された単位セルを含む複数個のセルアレイが垂直方向へ多層に積層された単位ブロックセルアレイと、
ローアドレスをディコーディングして前記複数個のセルアレイの中から選択されたセルアレイのワードラインを活性化させるためのローアドレスデコーダと、
垂直アドレスをディコーディングし、前記複数個のセルアレイのうち一つのセルアレイを選択し、前記ローアドレスデコーダの出力を前記選択されたセルアレイのワードラインに連結する垂直アドレスディコーディング手段と、
カラムアドレスをディコーディングし、前記複数個のセルアレイの中から選択されたセルアレイのビットラインを活性化させるためのカラムアドレスデコーダと、
を含むことを特徴とする非揮発性半導体メモリ装置。
【請求項２６】
前記複数個のセルアレイの積層方向を基準にしてX、Y、Z方向に配列された特定グループ単位の単位ブロックセルアレイが一つの単位バンクセルアレイをなし、前記単位バンクセルアレイが複数個備えられ各単位バンクセルアレイごとに独立したリード/ライト動作を行うことを特徴とする請求項25に記載の非揮発性半導体メモリ装置。
【請求項２７】
前記垂直アドレスディコーディング手段は
前記垂直アドレスをディコーディングし、前記複数個のセルアレイのうち一つのセルアレイを選択する垂直アドレスデコーダと、
前記垂直アドレスデコーダの出力状態に応じて前記ローアドレスデコーダの出力であるローラインと前記選択されたセルアレイのワードラインを選択的に連結するローディコーディング部と、
を含むことを特徴とする請求項25に記載の非揮発性半導体メモリ装置。
【請求項２８】
前記ローディコーディング部は
前記ローラインと前記ワードラインの間に連結され、前記垂直アドレスデコーダの出力によりスイッチング動作する複数個のスィッチを含むことを特徴とする請求項27に記載の非揮発性半導体メモリ装置。
【請求項２９】
前記垂直アドレスデコーダは
入力される前記垂直アドレスを制御し、前記垂直アドレスデコーダに出力する垂直アドレスレジスタをさらに含むことを特徴とする請求項27に記載の非揮発性半導体メモリ装置。
【請求項３０】
入力される前記ローアドレスを制御し、前記ローアドレスデコーダに出力するローアドレスレジスタと、
入力される前記カラムアドレスを制御し、前記カラムアドレスデコーダに出力するカラムアドレスレジスタと、
をさらに含むことを特徴とする請求項25に記載の非揮発性半導体メモリ装置。
【請求項３１】
前記ローアドレスと前記カラムアドレス及び前記垂直アドレスは、それぞれ独立したパッドから入力されることを特徴とする請求項30に記載の非揮発性半導体メモリ装置。
【請求項３２】
入力されるバンクアドレスを制御して出力するバンクアドレスレジスタと、
前記バンクアドレスレジスタの出力をディコーディングし、複数個の前記単位バンクセルアレイのうち前記一つの単位バンクセルアレイを選択するバンクアドレスデコーダと、
をさらに含むことを特徴とする請求項25に記載の非揮発性半導体メモリ装置。
【請求項３３】
前記バンクアドレスは独立したパッドから入力されることを特徴とする請求項32に記載の非揮発性半導体メモリ装置。
【請求項３４】
入力アドレスを制御し前記ローアドレス、前記カラムアドレス及び前記垂直アドレスを出力するアドレスレジスタと、
前記ローアドレスをラッチするローアドレスラッチと、
前記カラムアドレスをラッチするカラムアドレスラッチと、
前記垂直アドレスをラッチする垂直アドレスラッチと、
をさらに含むことを特徴とする請求項25に記載の非揮発性半導体メモリ装置。
【請求項３５】
前記入力アドレスは一つの共通パッドを通じて入力されることを特徴とする請求項34に記載の非揮発性半導体メモリ装置。
【請求項３６】
前記アドレスレジスタは時分割マルチプレキシング方式により前記ローアドレス、前記カラムアドレス及び前記垂直アドレスを選択的に出力することを特徴とする請求項34に記載の非揮発性半導体メモリ装置。
【請求項３７】
前記アドレスレジスタは前記ローアドレスと前記垂直アドレスを時分割処理したあと、前記カラムアドレスを時分割処理して出力することを特徴とする請求項36に記載の非揮発性半導体メモリ装置。
【請求項３８】
前記アドレスレジスタは前記ローアドレスを時分割処理したあと、前記垂直アドレスと前記カラムアドレスを時分割処理して出力することを特徴とする請求項36に記載の非揮発性半導体メモリ装置。
【請求項３９】
ローとカラム方向にそれぞれ複数個配列された単位セルを含む複数個のセルアレイが垂直方向へ多層に積層された単位ブロックセルアレイと、
カラムアドレスをディコーディングし、前記複数個のセルアレイの中から選択されたセルアレイのビットラインを活性化させるためのカラムアドレスデコーダと、
垂直アドレスをディコーディングして前記複数個のセルアレイのうち一つのセルアレイを選択し、前記カラムアドレスデコーダの出力を前記選択されたセルアレイのビットラインに連結する垂直アドレスディコーディング手段と、
ローアドレスをディコーディングし、前記複数個のセルアレイの中から選択されたセルアレイのワードラインを活性化させるためのローアドレスデコーダと、
を含むことを特徴とする非揮発性半導体メモリ装置。
【請求項４０】
前記複数個のセルアレイの積層方向を基準にしてX、Y、Z方向に配列された特定グループ単位の単位ブロックセルアレイが一つの単位バンクセルアレイをなし、前記単位バンクセルアレイが複数個備えられ各単位バンクセルアレイごとに独立してリード/ライト動作を行うことを特徴とする請求項39に記載の非揮発性半導体メモリ装置。
【請求項４１】
前記垂直アドレスディコーディング手段は
前記垂直アドレスをディコーディングして前記複数個のセルアレイのうち一つのセルアレイを選択する垂直アドレスデコーダと、
前記垂直アドレスデコーダの出力状態に応じて前記カラムアドレスデコーダの出力であるカラムラインと、前記選択されたセルアレイのビットラインを選択的に連結するカラムディコーディング部と、
を含むことを特徴とする請求項39に記載の非揮発性半導体メモリ装置。
【請求項４２】
前記カラムディコーディング部は
前記カラムラインと前記ビットラインの間に連結され、前記垂直アドレスデコーダの出力によりスイッチング動作する複数個のスィッチを含むことを特徴とする請求項41に記載の非揮発性半導体メモリ装置。
【請求項４３】
前記垂直アドレスデコーダは
入力される前記垂直アドレスを制御し、前記垂直アドレスデコーダに出力する垂直アドレスレジスタをさらに含むことを特徴とする請求項41に記載の非揮発性半導体メモリ装置。
【請求項４４】
入力される前記ローアドレスを制御し、前記ローアドレスデコーダに出力するローアドレスレジスタと、
入力される前記カラムアドレスを制御し、前記カラムアドレスデコーダに出力するカラムアドレスレジスタと、
をさらに含むことを特徴とする請求項39に記載の非揮発性半導体メモリ装置。
【請求項４５】
前記ローアドレスと前記カラムアドレス及び前記垂直アドレスは、それぞれ独立したパッドから入力されることを特徴とする請求項44に記載の非揮発性半導体メモリ装置。
【請求項４６】
入力されるバンクアドレスを制御して出力するバンクアドレスレジスタと、
前記バンクアドレスレジスタの出力をディコーディングし、複数個の前記単位バンクセルアレイのうち前記一つの単位バンクセルアレイを選択するバンクアドレスデコーダと、
をさらに含むことを特徴とする請求項39に記載の非揮発性半導体メモリ装置。
【請求項４７】
前記バンクアドレスは独立したパッドから入力されることを特徴とする請求項46に記載の非揮発性半導体メモリ装置。
【請求項４８】
入力アドレスを制御して前記ローアドレス、前記カラムアドレス及び前記垂直アドレスを出力するアドレスレジスタと、
前記ローアドレスをラッチするローアドレスラッチと、
前記カラムアドレスをラッチするカラムアドレスラッチと、
前記垂直アドレスをラッチする垂直アドレスラッチと、
をさらに含むことを特徴とする請求項39に記載の非揮発性半導体メモリ装置。
【請求項４９】
前記入力アドレスは一つの共通パッドを通じて入力されることを特徴とする請求項48に記載の非揮発性半導体メモリ装置。
【請求項５０】
前記アドレスレジスタは時分割マルチプレキシング方式により前記ローアドレス、前記カラムアドレス及び前記垂直アドレスを選択的に出力することを特徴とする請求項48に記載の非揮発性半導体メモリ装置。
【請求項５１】
前記アドレスレジスタは前記ローアドレスと前記垂直アドレスを時分割処理したあと、前記カラムアドレスを時分割処理して出力することを特徴とする請求項50に記載の非揮発性半導体メモリ装置。
【請求項５２】
前記アドレスレジスタは前記ローアドレスを時分割処理したあと、前記垂直アドレスと前記カラムアドレスを時分割処理して出力することを特徴とする請求項50に記載の非揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は非揮発性半導体メモリ装置に関し、半導体メモリ装置のセルアレイを3次元に具現し、チップサイズを減らすようにする技術である。
【背景技術】
【０００２】
一般に非揮発性強誘電体メモリ、即ちFeRAM（Ferroelectric Random Access Memory）は、DRAM（Dynamic Random Access Memory）程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
【０００３】
このようなFeRAMは、DRAMと殆ど類似の構造を有する記憶素子であって、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性により電界を取り除いてもデータが消失しない。
【０００４】
このような従来の非揮発性強誘電体メモリ装置の単位セルは、ワードラインの状態に応じてスイッチング動作し、サブビットラインと不揮発性強誘電体キャパシターを連結させる一つのスイッチング素子と、スイッチング素子の一端とプレートラインの間に連結された一つの不揮発性強誘電体キャパシターを備えてなる。ここで、従来の非揮発性強誘電体メモリ装置のスイッチング素子は、ゲート制御信号によりスイッチング動作が制御されるNMOSトランジスタを主に用いる。
【０００５】
しかし、このような従来の非揮発性強誘電体メモリ装置は、セルサイズが小さくなる場合、データ維持特性が低下し、正常なセルの動作が困難になる。即ち、セルのリード動作時に隣接したセルに電圧が加えられ、データが破壊されることにより、セル間にインターフェースノイズが生じることになる。また、セルのライト動作時、非選択されたセルにライト電圧が印加され、非選択されたセルなどのデータが破壊されることにより、ランダムなアクセス（Random Access）動作が困難になる。
【０００６】
また、従来のMFIS（Metal Ferroelectric Insulator Silicon）、MFMIS（Metal Ferroelectric Metal Insulator Silicon）の場合、減極（Depolarization）電荷によりデータ保存（Retention）の特性が劣化する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、前記のような問題点を解決するために案出されたもので、次のような目的を有する。
【０００８】
第1に、ロー及びカラム方向に複数個配列された単位ブロックセルアレイを垂直方向に積層し、チップサイズを減らすようにすることに目的がある。
【０００９】
第2に、垂直方向に積層された複数個の単位ブロックセルアレイをバンク単位に区分し、独立したリード/ライト動作を行うことにより、セルの動作速度を向上させることに目的がある。
【課題を解決するための手段】
【００１０】
本発明に係る非揮発性半導体メモリ装置は、ローとカラム方向へそれぞれ複数個配列された単位セルを含む複数個のセルアレイが垂直方向へ多層に積層された単位ブロックセルアレイを含み、複数個のセルアレイの積層方向を基準にしてX、Y、Z方向に配列された特定グループ単位の単位ブロックセルアレイが一つの単位バンクセルアレイをなし、各単位バンクセルアレイは独立してリード/ライト動作を行うことを特徴とする。
【００１１】
そして、本発明はローとカラム方向にそれぞれ配列された複数個の単位セルを含む第1セルアレイと、ローとカラム方向にそれぞれ配列された複数個の単位セルを含み、第1セルアレイに対してZ方向に配列された一つまたは複数個の第2セルアレイと、第1セルアレイと一つまたは複数個の第2セルアレイを含む単位ブロックセルアレイと、単位ブロックセルアレイが一つまたは複数個備えられる単位バンクセルアレイとを備え、単位ブロックセルアレイは垂直アドレスにより第1セルアレイと一つまたは複数個の第2セルアレイのうちいずれかのセルアレイが選択されることを特徴とする。
【００１２】
そして、本発明はローとカラム方向にそれぞれ複数個配列された単位セルを含む複数個のセルアレイが垂直方向へ多層に積層された単位ブロックセルアレイと、ローアドレスをディコーディングして複数個のセルアレイの中から選択されたセルアレイのワードラインを活性化させるためのローアドレスデコーダと、垂直アドレスをディコーディングして複数個のセルアレイのうち一つのセルアレイを選択し、ローアドレスデコーダの出力を選択されたセルアレイのワードラインに連結する垂直アドレスディコーディング手段と、カラムアドレスをディコーディングして複数個のセルアレイの中から選択されたセルアレイのビットラインを活性化させるためのカラムアドレスデコーダとを含むことを特徴とする。
【００１３】
さらに、本発明はローとカラム方向にそれぞれ複数個配列された単位セルを含む複数個のセルアレイが垂直方向へ多層に積層された単位ブロックセルアレイと、カラムアドレスをディコーディングして複数個のセルアレイの中から選択されたセルアレイのビットラインを活性化させるためのカラムアドレスデコーダと、垂直アドレスをディコーディングして複数個のセルアレイのうち一つのセルアレイを選択し、カラムアドレスデコーダの出力を選択されたセルアレイのビットラインに連結する垂直アドレスディコーディング手段と、ローアドレスをディコーディングして複数個のセルアレイの中から選択されたセルアレイのワードラインを活性化させるためのローアドレスデコーダとを含むことを特徴とする。
【発明の効果】
【００１４】
本発明は次のような効果を提供する。
第1に、NDRO（Non Destructive Read Out）方式を用いて、リード動作時、セルのデータが破壊されない。これにより、本発明はナノスケール（Nano scale）の強誘電体セルの低電圧動作時にセルの信頼性が向上し、リード動作速度を向上させることができるようになる。
【００１５】
第2に、このような強誘電体単位セルアレイをロー及びカラム方向に複数個備え、これを垂直方向に積層してセルの集積容量を向上させることにより、チップの全体的なサイズを減らすことができるようにする。
【００１６】
第3に、垂直方向に積層された複数個の単位ブロックセルアレイをバンク単位に区分して独立したリード/ライト動作を行うことにより、セルの動作速度を向上させ得るようにする。
【００１７】
第4に、垂直（Z）アドレスデコーダにより垂直方向に積層された複数個の単位ブロックセルアレイのうち一つを選択することができるようにし、セルアレイを有効に駆動してセルの動作速度を向上させることができるようにする効果を提供する。
【発明を実施するための最良の形態】
【００１８】
以下、図を参照して本発明の実施形態に対して詳しく説明する。
図1は、本発明に係る非揮発性半導体メモリ装置の単位ブロックセルアレイ100の構成を示す図である。
【００１９】
図1に示されているように、一つのセルアレイCA1はロー（Row）方向（X軸方向）に複数個配列されたローアドレス（X）領域と、カラム（Column）方向（Y軸方向）に複数個配列されたカラムアドレス（Y）領域を含んで2次元平面構造をなす。
【００２０】
そして、単位ブロックセルアレイ100は、複数個のセルアレイCA1〜CAnが垂直方向（Z軸方向）に積層されて3次元構造をなし、垂直（Vertical）アドレス（Z）により複数個のセルアレイCA1〜CAnの中から一つを選択する。
【００２１】
ここで、一つのセルアレイCA1でワードラインを選択するためのアドレスをローアドレス（X）と称し、ビットラインを選択するためのアドレスをカラムアドレス（Y）とする。そして、複数個のセルアレイCA1〜CAnの中で一つを選択するためのアドレスを垂直アドレス（Z）と称する。
【００２２】
図2は、本発明に係る非揮発性半導体メモリ装置の単位バンクセルアレイBCAの構成を示す図である。
【００２３】
図2に示されているように、垂直方向に積層された複数個のセルアレイCA1〜CAnが一つの単位ブロックセルアレイ100をなし、複数個の単位ブロックセルアレイ100は一つの単位バンクセルアレイBCAからなる。
【００２４】
本発明の実施形態では、垂直方向に積層された複数個のセルアレイCA1〜CAnを一つの単位ブロックセルアレイ100で説明し、複数個の単位ブロックセルアレイ100を一つの単位バンクセルアレイ BCAで説明した。しかし、本発明はこれに限らず、水平方向へ同一のレイヤーに形成された複数個のセルアレイCA1〜CAnを一つの単位バンクセルアレイBCAで形成し、複数個の単位バンクセルアレイBCAを垂方向に積層することもできる。
【００２５】
そして、一つの単位バンクセルアレイBCAは図3でのように、ロー及びカラム方向に複数個配列され、各単位バンクセルアレイBCA単位で独立的なリード/ライト動作を行うことによりセルの動作速度を向上させることができるようにする。
【００２６】
本発明は、複数個の単位バンクセルアレイBCAがロー及びカラム方向に配列されたことをその実施形態に説明したが、本発明の複数個の単位バンクセルアレイBCAは複数個のセルアレイCA1〜CAnの積層方向を基準にしてX、Y、Z方向に配列することもできる。そして、特定グループ単位の単位ブロックセルアレイ100が一つの単位バンクセルアレイBCAをなし、各単位バンクセルアレイBCAは独立してリード/ライト動作を行うことになる。
【００２７】
図4は、本発明に係る非揮発性半導体メモリ装置のアドレスディコーディング手段に関する構成を示す図である。
【００２８】
アドレスディコーディング手段はロー（X）アドレスレジスタ200、ローアドレスデコーダ210、垂直（Z）アドレスレジスタ220、垂直アドレスデコーダ230、カラム（Y）アドレスレジスタ240、カラムアドレスデコーダ250、バンクアドレスレジスタ260及びバンクアドレスデコーダ270を備える。
【００２９】
ここで、ローアドレスレジスタ200は入力されるローアドレスRADDを保存する。ローアドレスデコーダ210は、ローアドレスレジスタ200の出力をディコーディングして出力する。垂直アドレスレジスタ220は、入力される垂直アドレスVADDを保存する。垂直アドレスデコーダ230は、垂直アドレスレジスタ220の出力をディコーディングして出力する。
【００３０】
カラムアドレスレジスタ240は、入力されるカラムアドレスCADDを保存する。カラムアドレスデコーダ250は、カラムアドレスレジスタ240の出力をディコーディングして出力する。バンクアドレスレジスタ260は、入力されるバンクアドレスBADDを保存する。バンクアドレスデコーダ270は、バンクアドレスレジスタ260の出力をディコーディングして出力する。
【００３１】
図4の実施形態においてローアドレスレジスタ200、垂直アドレスレジスタ220及びカラムアドレスレジスタ240は、それぞれ独立したパッド（PAD）から入力されるローアドレスRADD、垂直アドレスVADD及びカラムアドレスCADDを処理することになる。さらに、バンクアドレスレジスタ260は独立したパッドから入力されるバンクアドレスBADDを処理することになる。
【００３２】
図5は、本発明に係る非揮発性半導体メモリ装置のアドレスディコーディング手段に関する他の実施形態である。
【００３３】
本発明の他の実施形態に係るアドレスディコーディング手段は、アドレスレジスタ300、ローアドレスラッチ310、ローアドレスデコーダ320、垂直アドレスラッチ330、垂直アドレスデコーダ340、カラムアドレスラッチ350、カラムアドレスデコーダ360、バンクアドレスレジスタ370及びバンクアドレスデコーダ380を備える。
【００３４】
ここで、アドレスレジスタ300は入力される入力アドレスIADDを保存する。ローアドレスラッチ310は、アドレスレジスタ300の出力をローアドレスにラッチする。ローアドレスデコーダ320は、ローアドレスラッチ310の出力をディコーディングして出力する。垂直アドレスラッチ330はアドレスレジスタ300の出力を垂直アドレスにラッチする。垂直アドレスデコーダ340は、垂直アドレスラッチ330の出力をディコーディングして出力する。
【００３５】
カラムアドレスラッチ350は、アドレスレジスタ300の出力をカラムアドレスでラッチする。カラムアドレスデコーダ360は、カラムアドレスラッチ350の出力をディコーディングして出力する。バンクアドレスレジスタ370は、入力されるバンクアドレスBADDを保存する。バンクアドレスデコーダ380は、バンクアドレスレジスタ370の出力をディコーディングして出力する。
【００３６】
図5の実施形態において、一つの共通パッドを通じて入力される入力アドレスIADDを一つのアドレスレジスタ300で処理することになる。そして、アドレスレジスタ300は時分割マルチプレキシング（Multiplexing）法を用いて入力アドレスIADDをそれぞれローアドレスRADD、垂直アドレスVADD及びカラムアドレスCADDで出力することになる。
【００３７】
即ち、入力アドレスIADDのうちローアドレスRADDと垂直アドレスVADDを第1の時分割で入力処理し、カラムアドレスCADDを第2の時分割で処理する方法がある。一方、入力アドレスIADD のうちローアドレスRADDを第1の時分割で入力処理し、垂直アドレスVADDとカラムアドレスCADDを第2の時分割で処理する方法がある。さらに、バンクアドレスレジスタ260は、独立したパッドから入力されるバンクアドレスBADDを処理することになる。
【００３８】
図6は、ローアドレスと関連する本発明のアドレスディコーディング手段に関する詳細な構成を示す図である。アドレスディコーディング手段は、図4または図5の実施形態に応じて別に構成することができ、図6では図4のアドレスディコーディング手段が適用されることをその実施形態で説明する。
【００３９】
ローアドレスと関連するアドレスディコーディング手段は、垂直アドレスデコーダ230と、ローアドレスデコーダ210及びローディコーディング部400を備える。ここで、ローディコーディング部400はセルアレイCA1〜CAn内で、ワードラインWLと同じ数の複数個のスィッチSW1〜SWnを備える。
【００４０】
垂直アドレスデコーダ230は、一つの単位ブロックセルアレイ100から垂直方向に積層された複数個のセルアレイCA1〜CAnのうち一つを選択するために用いられる。そして、ローアドレスデコーダ210は、垂直アドレスデコーダ230により選択された一つのセルアレイCAn内で、複数個のワードラインWLのうち一つのワードラインWLを選択するために用いられる。
【００４１】
さらに、ローディコーディング部400の複数個のスィッチSW1〜SWnは、垂直アドレスデコーダ230の出力状態に応じ、選択されたセルアレイCAnのワードラインWLとローアドレスデコーダ210の出力により選択されたローラインROWを選択的に連結する。
【００４２】
図7は、カラムアドレスと関連する本発明のアドレスディコーディング手段に関する詳細な構成を示す図である。アドレスディコーディング手段としては、図4または図5の構成が用いられ得るが、図7では図4のアドレスディコーディング手段が適用されることをその実施形態で説明する。
【００４３】
カラムアドレスと関連するアドレスディコーディング手段は、垂直アドレスデコーダ230と、カラムアドレスデコーダ250及びカラムディコーディング部500を備える。ここで、カラムディコーディング部500は、セルアレイCA1〜CAn内でビットラインBLと同じ数の複数個のスィッチSW1〜SWnを備える。
【００４４】
垂直アドレスデコーダ230は、一つの単位ブロックセルアレイ100から垂直方向に積層された複数個のセルアレイCA1〜CAnのうち一つを選択するために用いられる。そして、カラムアドレスデコーダ250は、垂直アドレスデコーダ230により選択された一つのセルアレイCAn内で、複数個のビットラインBLのうち一つのビットラインBLを選択するために用いられる。
【００４５】
さらに、カラムディコーディング部500の複数個のスィッチSW1〜SWnは、垂直アドレスデコーダ230の出力に従い、選択されたセルアレイCAnのビットラインBLとカラムアドレスデコーダ250の出力により選択されたカラムラインCOLを選択的に連結する。
【００４６】
これにより、図8のように、ローディコーディング部400により選択された当該ワードラインWLと、カラムディコーディング部500により選択された当該ビットラインBLの交差領域に備えられた単位セルCに対しリード/ライト動作を行うことになる。
図9は、本発明に係る非揮発性半導体メモリ装置の第n層セルアレイCAnに関するレイアウト断面図である。
【００４７】
本発明は、ワードラインWLとボトムワードラインBWLが互いに同一方向に平行して配置され、カラム方向に複数個備えられる。そして、複数個のビットラインBLは、ワードラインWLと垂直の方向に複数個備えられる。さらに、複数個のワードラインWL、複数個のボトムワードラインBWLと、複数個のビットラインBLが交差する領域に複数個の単位セルCが位置する。
【００４８】
図10は、本発明に係る非揮発性半導体メモリ装置の第n層セルアレイCAnに関する断面図である。
【００４９】
図10は、図9のレイアウト断面図でワードラインWLと平行の（A）方向での第n層セルアレイCAnに関する断面構造を示す。
【００５０】
本発明の第n層セルアレイCAnは、ボトムワードライン10の上部に複数個の絶縁層12が形成され、複数個の絶縁層12の上部に複数個のP型チャンネル領域14が形成される。そして、複数個のP型チャンネル領域14上部に複数個の強誘電体層22が形成され、複数個の強誘電体層22の上部にボトムワードライン10と平行してワードライン24が形成される。従って、一つのワードラインWL_1と一つのボトムワードラインBWL_1との間に複数個のセルが連結される。
【００５１】
さらに、図11は、図9のレイアウト断面図でワードラインWLと垂直の（B）方向での第n層セルアレイCAnに関する断面構造を示す。
【００５２】
本発明の第n層セルアレイCAnは、それぞれのボトムワードラインBWL_1、BWL_2、BWL_3の上部に絶縁層12が形成される。そして、絶縁層12の上部にP型ドレーン領域16とP型チャンネル領域14及びP型ソース領域18が直列連結されたフローティングチャンネル層20が形成される。
【００５３】
ここで、P型ドレーン領域16は隣接したセルでソース領域に用いられることができ、P型ソース領域18は隣接したセルでドレーン領域に用いられることができる。即ち、P型領域は隣接したセルでドレーン領域とソース領域に共通して用いられる。
【００５４】
そして、フローティングチャンネル層20のドレーン領域16、ソース領域12及びチャンネル領域14はP型でなりフローティング状態となる。フローティングチャンネル層20の半導体は、カーボンナノチューブ（Carbon Nano Tube）、シリコン、Ge（ゲルマニウム）または有機体（Organic）などの材料を利用することができる。
【００５５】
さらに、フローティングチャンネル層20のそれぞれのチャンネル領域14上部に強誘電体層22が形成され、 強誘電体層22の上部にワードラインWL_1、WL_2、WL_3が形成される。ここで、ボトムワードライン10とワードライン24は同一のローアドレスデコーダ（図示省略）により選択的に駆動される。
【００５６】
このような構成を有する本発明は、強誘電体層22の分極（Polarization）状態によりフローティングチャンネル層20のチャンネル抵抗が異なる特性を利用してデータをリード/ライトする。即ち、強誘電体層22の極性がチャンネル領域14にプラス（+）の電荷を誘導する場合、メモリセルは高抵抗状態となりチャンネルが「オフ（off）」になる。逆に、強誘電体層22の極性がチャンネル領域14にマイナス（-）の電荷を誘導する場合、メモリセルは低抵抗状態となりチャンネルが「オン（on）」になる。
【００５７】
図12は、本発明に係る非揮発性半導体メモリ装置の単位ブロックセルアレイ100に関する断面図である。
【００５８】
図12に示された単位ブロックセルアレイ100は、図11のような構成を有する本発明の単位セルアレイCAnが多層構造に積層される。そして、それぞれの単位セルアレイCA1〜CAnは、セル絶縁層26を通じて互いに分離される。
【００５９】
本発明では、フローティングチャンネル層20がP型ドレーン領域16、P型チャンネル領域14及びP型ソース領域18からなることをその実施形態として説明したが、本発明はこれに限らず、図13のようにフローティングチャンネル層20が N型ドレーン領域、N型チャンネル領域及びN型ソース領域からなることもある。
【００６０】
本発明に係る非揮発性半導体メモリ装置のハイデータライト/リード動作を説明する。
【００６１】
まず、データ「1」のライト動作モード時、ボトムワードライン10にグラウンド電圧<GND>を印加し、ワードライン24にマイナス電圧である<-V>を印加する。この時、ドレーン領域16とソース領域18は、グラウンド電圧 <GND> 状態になるようにする。
【００６２】
このような場合、強誘電体層22と絶縁層12との間のキャパシターの電圧分配により、フローティングチャンネル層20のP型チャンネル領域14と強誘電体層22との間に電圧が印加される。従って、強誘電体層22の極性に従いチャンネル領域14にプラスの電荷が誘導され、メモリセルは低抵抗状態となる。これにより、ライト動作モード時、メモリのすべてのセルにデータ「1」をライトすることができるようになる。
【００６３】
一方、データ「1」のリード動作モード時、ボトムワードライン10にグラウンド電圧<GND>またはプラスの値を有するリード電圧<+Vrd>を印加する。そして、 ワードライン17にグラウンド電圧<GND>を印加する。このとき、ボトムワードライン10から印加されるリード電圧<+Vrd>によりチャンネル領域14の下部に空乏層が形成される。
【００６４】
さらに、チャンネル領域14の上部にプラス電荷が誘導され空乏層が生じなくなる。これにより、チャンネル領域14がオンされ、ソース領域18からドレーン領域16に電流が流れることになる。従って、リード動作モード時、メモリセルに保存されたデータ「1」をリードすることができるようになる。この時、ドレーン領域16とソース領域18に僅かな電圧差が発生しても、チャンネル領域14がオンの状態なので、多くの電流が流れることになる。
【００６５】
本発明に係る非揮発性半導体メモリ装置のローデータライト/リード動作を説明する。
【００６６】
まず、データ「0」のライト動作モード時、ボトムワードライン10にマイナスの値を有する電圧<-V>を印加してワードライン24にグラウンド電圧<GND>を印加する。そして、ドレーン領域16とソース領域18にマイナスの値を有する電圧<-V>を印加する。
【００６７】
このとき、ワードライン24から印加されるプラス電圧<+V>とチャンネル領域14に形成されたマイナス電圧<-V>との間に高い電圧が形成される。従って、強誘電体層22の極性によりチャンネル領域14にマイナスの電荷が誘導されてメモリセルは高抵抗状態となる。これにより、ライト動作モード時メモリセルにデータ「0」をライトすることができるようになる。
【００６８】
一方、データ「0」のリード動作モード時、ボトムワードライン10にグラウンド電圧<GND>またはプラス値を有するリード電圧<+Vrd>を印加する。そして、ワードライン24にグラウンド電圧<GND>を印加する。
【００６９】
このとき、ボトムワードライン10から印加されるリード電圧<+Vrd>によりチャンネル領域14の下部に空乏層が形成される。そして、チャンネル領域14の上部にマイナスの電荷が誘導されて空乏層が形成される。これにより、チャンネル領域14に形成された空乏層によりチャンネル領域14のチャンネルがオフされソース領域18からドレーン領域16に電流経路が遮断される。
【００７０】
このとき、ドレーン領域16とソース領域18との間に僅かな電圧差が発生しても、チャンネル領域14がオフの状態なので、少ない電流が流れることになる。これにより、リード動作モード時にメモリセルに保存されたデータ「0」をリードすることができるようになる。
【００７１】
従って、リード動作モード時、ワードライン24とボトムワードライン10をグラウンドで制御し、強誘電体層22に電圧ストレスが加えられないため、セルのデータ保持特性を向上させることができるようになる。
【００７２】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００７３】
【図１】本発明に係る非揮発性半導体メモリ装置の単位ブロックセルアレイの構成を示す図である。
【図２】本発明に係る非揮発性半導体メモリ装置の単位バンクセルアレイの構成を示す図である。
【図３】本発明に係る非揮発性半導体メモリ装置の複数個のバンクセルアレイの構成を示す図である。
【図４】本発明に係る非揮発性半導体メモリ装置のアドレスディコーディング手段に関する構成を示す図である。
【図５】本発明に係る非揮発性半導体メモリ装置のアドレスディコーディング手段に関する他の実施形態を示す図である。
【図６】図4に示したアドレスディコーディング手段に関する詳細な構成を示す図である。
【図７】図4に示したアドレスディコーディング手段に関する詳細な構成を示す図である。
【図８】図4に示したアドレスディコーディング手段に関する詳細な構成を示す図である。
【図９】図1に示したセルアレイに関するレイアウト図である。
【図１０】図9に示したセルアレイに関する断面図である。
【図１１】図9に示したセルアレイに関する断面図である。
【図１２】図1に示した単位ブロックセルアレイに関する断面構成を示す図である。
【図１３】図9に示したセルアレイに関する他の実施形態を示す図である。
【符号の説明】
【００７４】
10  ボトムワードライン
12  絶縁層
14  チャンネル領域
16  ドレーン領域
18  ソース領域
20  フローティングチャンネル層
22  強誘電体層
24  ワードライン
26  セル絶縁層
100  単位ブロックセルアレイ
200  ローアドレスレジスタ
210  ローアドレスデコーダ
220  垂直アドレスレジスタ
230  垂直アドレスデコーダ
240  カラムアドレスレジスタ
250  カラムアドレスデコーダ
260  バンクアドレスレジスタ
270  バンクアドレスデコーダ
300  アドレスレジスタ
310  ローアドレスラッチ
320  ローアドレスデコーダ
330  垂直アドレスラッチ
340  垂直アドレスデコーダ
350  カラムアドレスラッチ
360  カラムアドレスデコーダ
370  バンクアドレスラッチ
380  バンクアドレスデコーダ
400  ローディコーディング部
500  カラムディコーディング部
【図１】
2007184085.tif 000003
【図２】
2007184085.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007184085.tif 000009
【図８】
2007184085.tif 000010
【図９】
2007184085.tif 000011
【図１０】
2007184085.tif 000012
【図１１】
2007184085.tif 000013
【図１２】
2007184085.tif 000014
【図１３】
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