(57)【要約】【課題】受光部のマイクロレンズまでの垂直高さを大幅に減少させてイメージセンサの感度を向上させ、光クロストークを減少させようとするＣＭＯＳイメージセンサの製造方法を提供する。【解決手段】本発明に係るＣＭＯＳイメージセンサは、ピクセルアレイ部とロジック回路部に区分される半導体基板を用意し、半導体基板に下部配線を形成し、下部配線を含んだ全面に層間絶縁膜を形成し、ロジック回路部の層間絶縁膜を選択的に除去して第１ビアホールを形成し、第１ビアホールの内部に金属を埋め込んで、表面を平坦化して上部配線を形成し、上部配線を含んだ全面に保護膜を形成し、上部配線上の保護膜を選択的に除去して第２ビアホールを形成する。【選択図】図４Ｄ
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【特許請求の範囲】
【請求項１】
ピクセルアレイ部とロジック回路部に区分される半導体基板を用意するステップと、
前記半導体基板に下部配線を形成するステップと、
前記下部配線を含んだ全面に層間絶縁膜を形成するステップと、
前記ロジック回路部の層間絶縁膜を選択的に除去して第１ビアホールを形成するステップと、
前記第１ビアホールの内部に金属を埋め込んで、表面を平坦化して上部配線を形成するステップと、
前記上部配線を含んだ全面に保護膜を形成するステップと、
前記上部配線上の保護膜を選択的に除去して第２ビアホールを形成するステップと、
を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項２】
前記第１ビアホールを形成する工程は、シングルダマシン工程であることを特徴とする請求項１記載のＣＭＯＳイメージセンサの製造方法。
【請求項３】
前記第１ビアホールを形成する工程は、デュアルダマシン工程であることを特徴とする請求項１記載のＣＭＯＳイメージセンサの製造方法。
【請求項４】
前記第１ビアホールは、３０００〜５０００Åの深さに形成することを特徴とする請求項１記載のＣＭＯＳイメージセンサの製造方法。
【請求項５】
前記保護膜は、６０００〜８０００Åの厚さに形成することを特徴とする請求項１記載のＣＭＯＳイメージセンサの製造方法。
【請求項６】
前記保護膜は、第１酸化膜、窒化膜、第２酸化膜を積層して形成することを特徴とする請求項５記載のＣＭＯＳイメージセンサの製造方法。
【請求項７】
前記上部配線が前記第２ビアホールを介して外部駆動回路と連結されることを特徴とする請求項１記載のＣＭＯＳイメージセンサの製造方法。
【請求項８】
前記半導体基板にフォトダイオードを更に形成することを特徴とする請求項１記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記ピクセルアレイ部の保護膜上にマイクロレンズを更に形成することを特徴とする請求項１記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記下部配線は多層で形成することを特徴とする請求項１記載のＣＭＯＳイメージセンサの製造方法。
【請求項１１】
前記上部配線はコンタクトプラグを介して下部配線と電気的に連結させることを特徴とする請求項１記載のＣＭＯＳイメージセンサの製造方法。
【請求項１２】
前記金属としてタングステンを使用することを特徴とする請求項１記載のＣＭＯＳイメージセンサの製造方法。
【請求項１３】
前記第１ビアホールの内部に金属を埋め込んで、表面を平坦化して上部配線を形成するステップにおいて、化学的機械的研磨工程を実施することを特徴とする請求項１記載のＣＭＯＳイメージセンサの製造方法。
【請求項１４】
前記上部配線は、５０００〜９０００Åの厚さに形成されることを特徴とする請求項１記載のＣＭＯＳイメージセンサの製造方法。
【請求項１５】
ピクセルアレイ部とロジック回路部に区分される半導体基板を用意するステップと、
前記半導体基板に１５００〜４０００Åの厚さに下部配線を形成するステップと、
前記下部配線を含んだ全面に層間絶縁膜を形成するステップと、
前記ロジック回路部の層間絶縁膜を選択的に除去して第１ビアホールを形成するステップと、
前記第１ビアホールの内部に金属を埋め込んで、表面を平坦化してパワー用上部配線を形成するステップと、
前記上部配線を含んだ全面に保護膜を形成するステップと、
前記上部配線上の保護膜を選択的に除去して第２ビアホールを形成するステップと、
を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項１６】
前記保護膜は、６０００〜８０００Åの厚さに形成することを特徴とする請求項１５記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳイメージセンサの製造方法に関する。
【背景技術】
【０００２】
イメージセンサは、光学信号を電気信号に変換させる半導体素子である。その中で、ＣＭＯＳイメージセンサは制御回路と信号処理回路を周辺回路として使用し、ＣＭＯＳ技術を用いて画素数だけフォトダイオードを作って、これを用いて順次に出力を検出するスイッチング方式を採用する素子である。
【０００３】
このようなイメージセンサを製造する際に、イメージセンサの感光度を増加させるための努力が進んでいる。
【０００４】
例えば、ＣＭＯＳイメージセンサは光を感知するフォトダイオードを備えたピクセルアレイ部と感知された光を電気的信号に処理してデータ化するＣＭＯＳロジック回路部から構成され、光感度を高めるためには全体のイメージセンサ面積中でフォトダイオードの面積が占める割合を大きくしたり、光が入る経路を減らしたり、上部にマイクロレンズを形成して光をより多くフォトダイオード領域に集めようとしたりする技術が使われる。
【０００５】
また、ＣＭＯＳイメージセンサは、トランジスタの個数によって、３Ｔ型、４Ｔ型、５Ｔ型などに区分される。３Ｔ型は１個のフォトダイオードと３個のトランジスタから構成され、４Ｔ型は１個のフォトダイオードと４個のトランジスタから構成される。３Ｔ型ＣＭＯＳイメージセンサの単位画素に対する等価回路及びレイアウトを説明すれば、次の通りである。
【０００６】
図１は従来技術の３Ｔ型ＣＭＯＳイメージセンサの等価回路図であり、図２は従来技術の３Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウト図である。
【０００７】
図１に示すように、３Ｔ型ＣＭＯＳイメージセンサの単位画素は、１個のフォトダイオード（ＰＤ）と３個のｎＭＯＳトランジスタＴ１、Ｔ２、Ｔ３から構成される。フォトダイオードＰＤのカソードは、第１のｎＭＯＳトランジスタＴ１のドレインと第２のｎＭＯＳトランジスタＴ２のゲートに接続されている。
【０００８】
そして、第１、第２のｎＭＯＳトランジスタＴ１、Ｔ２のソースには全て基準電圧（ＶＲ）が供給される電源線に接続されており、第１のｎＭＯＳトランジスタＴ１のゲートはリセット信号（ＲＳＴ）が供給されるリセット線に接続されている。
【０００９】
また、第３のｎＭＯＳトランジスタＴ３のソースは、第２のｎＭＯＳトランジスタのドレインに接続され、第３のｎＭＯＳトランジスタＴ３のドレインは信号線を介して読み取り回路に接続され、第３のｎＭＯＳトランジスタＴ３のゲートは選択信号（ＳＬＣＴ）が供給される列選択線に接続されている。
【００１０】
したがって、第１のｎＭＯＳトランジスタＴ１は、リセットトランジスタ（Ｒｘ）と称し、第２のｎＭＯＳトランジスタＴ２はドライブトランジスタ（Ｄｘ）、第３のｎＭＯＳトランジスタＴ３は選択トランジスタ（Ｓｘ）と称する。
【００１１】
図２に示すように、３Ｔ型ＣＭＯＳイメージセンサの単位画素はアクティブ領域１０が区画されており、そのアクティブ領域１０のうち、幅の広い部分に１個のフォトダイオード２０が形成され、残りの部分に各々オーバーラップするように３個のトランジスタのゲート電極１２０、１３０、１４０が形成される。
【００１２】
第１ゲート電極１２０によりリセットトランジスタ（Ｒｘ）が形成され、第２ゲート電極１３０によりドライブトランジスタ（Ｄｘ）が形成され、第３ゲート電極１４０により選択トランジスタ（Ｓｘ）が形成される。
【００１３】
ここで、各トランジスタのアクティブ領域１０には、各ゲート電極１２０、１３０、１４０の下側部を除外した部分に不純物イオンが注入されて、各トランジスタのソース／ドレイン領域が形成される。
【００１４】
したがって、リセットトランジスタ（Ｒｘ）とドライブトランジスタ（Ｄｘ）との間のソース／ドレイン領域には電源電圧（Ｖｄｄ）が印加され、セレクトトランジスタ（Ｓｘ）の一方のソース／ドレイン領域は読み取り回路に接続される。
【００１５】
図面に示してはいないが、先に説明した各ゲート電極１２０、１３０、１４０は、各信号ラインに連結され、各信号ラインは他方の端部にパッドを備えて外部の駆動回路に連結される。
【００１６】
以下、添付した図面を参考にして従来技術のＣＭＯＳイメージセンサの製造方法に関して説明すれば、次の通りである。
【００１７】
図３Ａ及び図３Ｂは、従来技術によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【００１８】
図３Ａに示すように、ピクセルアレイ部（Ｐ）とロジック回路部（Ｌ）とに区分される半導体基板３１に酸化膜を堆積させて層間絶縁膜６１を形成し、化学的機械的研磨（ＣＭＰ）工程で表面を平坦化させる。
【００１９】
このとき、半導体基板上には各種配線５１、５２、トランジスタ、フォトダイオードが形成されている。
【００２０】
以後、層間絶縁膜６１上に金属物質をスパッタリング方法により堆積させ、フォトエッチング工程によりパターニングしてパワー用金属配線５３を形成する。
【００２１】
パワー用金属配線５３はロジック回路部（Ｌ）に限定して形成するが、外部駆動回路から信号を受けるパワー配線であるので、その厚さが厚い。
【００２２】
一例として、層間絶縁膜の間に設けられる金属配線５１、５２は、１５００〜４０００Åに形成する一方、ロジック回路部に限定形成されるパワー用金属配線５３は３０００〜５０００Åに形成する。したがって、パワー用金属配線５３によりピクセルアレイ部（Ｐ）とロジック回路部（Ｌ）の段差が大きくなる。
【００２３】
以後、図３Ｂに示すように、パワー用金属配線５３を含んだ全面に第１酸化膜６２を形成する。このとき、ピクセルアレイ部とロジック回路部との段差の差をなくすために厚く形成する。
【００２４】
続けて、ＣＭＰ工程により第１酸化膜６２を研磨する。このとき、パワー用金属配線５３が研磨されるのを防止するために金属配線から３０００〜５０００Åの位置で研磨工程を停止させる。したがって、層間絶縁膜６１上に形成される第１酸化膜６２は８０００〜１４０００Åの厚さとなる。
【００２５】
最後に、第１酸化膜６２上に窒化膜６３、第２酸化膜６４を順次に形成して保護膜を完成させ、パワー用金属配線５３の上部の保護膜をエッチングしてパワー用金属配線が露出されるビアホール７２を形成する。ビアホールを介して外部駆動回路と金属配線とが電気的に連結される。
【００２６】
しかしながら、ＣＭＯＳイメージセンサの金属配線は多層に構成されて互いに電気的に連結されるが、３メタル構造の場合、ピクセルアレイ部には２メタル構造の金属配線が形成され、ロジック回路部には３メタル構造の金属配線が形成される。そして、４メタル構造の場合には、ピクセルアレイ部に３メタル構造の金属配線が形成され、ロジック回路部は４メタル構造の金属配線が形成される。このように、ピクセルアレイ部に比べてロジック回路部に金属配線が１層多く形成される。
【００２７】
しかしながら、ロジック回路部に更に１層構成されるパワー用金属配線によりピクセルアレイ部とロジック回路部の段差が大きくなり不均一になる。更に、最上部に形成される金属配線はパワー用として使われるので、抵抗を低くするために、その厚さを厚く形成するので、ピクセルアレイ部とロジック回路部の段差がより大きくなる。
【００２８】
このようなピクセルアレイ部とロジック回路部とにできる段差により保護膜のＣＭＰ工程で相当な困難を経験しており、ＣＭＰ工程によっても段差による表面の不均一が容易に緩和されない。
【００２９】
一方、パワー用金属配線による段差を最小化するために、保護膜を厚く形成するので、ピクセル部からマイクロレンズまでの垂直高さが増加してＣＭＯＳイメージセンサの感度が落ち、その上、光クロストークが増加するという問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００３０】
本発明は、ロジック回路部の最上部の金属配線の上に保護膜を最小厚さで形成することによって、受光部のマイクロレンズまでの垂直高さを大幅減少させてイメージセンサの感度を向上させ、光クロストークを減少させようとするＣＭＯＳイメージセンサの製造方法を提供することその目的とする。
【課題を解決するための手段】
【００３１】
本発明に係るＣＭＯＳイメージセンサは、ピクセルアレイ部とロジック回路部に区分される半導体基板を用意するステップと、半導体基板に下部配線を形成するステップと、下部配線を含んだ全面に層間絶縁膜を形成するステップと、ロジック回路部の層間絶縁膜を選択的に除去して第１ビアホールを形成するステップと、第１ビアホールの内部に金属を埋め込んで、表面を平坦化して上部配線を形成するステップと、上部配線を含んだ全面に保護膜を形成するステップと、上部配線上の保護膜を選択的に除去して第２ビアホールを形成するステップと、を含むことを特徴とする。
【００３２】
本発明に係るＣＭＯＳイメージセンサは、ピクセルアレイ部とロジック回路部に区分される半導体基板を用意するステップと、半導体基板に１５００〜４０００Åの厚さで下部配線を形成するステップと、下部配線を含んだ全面に層間絶縁膜を形成するステップと、ロジック回路部の層間絶縁膜を選択的に除去して第１ビアホールを形成するステップと、第１ビアホールの内部に金属を埋め込んで、表面を平坦化してパワー用上部配線を形成するステップと、上部配線を含んだ全面に保護膜を形成するステップと、上部配線上の保護膜を選択的に除去して第２ビアホールを形成するステップと、を含むことを特徴とする。
【発明の効果】
【００３３】
このような本発明のＣＭＯＳイメージセンサの製造方法は、次のような効果がある。
【００３４】
すなわち、本発明はロジック回路部の最上部の金属配線をダマシン工程により層間絶縁膜に形成するので、平坦化のための厚さだけ保護膜の厚さを縮めることができる。
【００３５】
このように、保護膜を最小の厚さで形成することによって、受光部のマイクロレンズまでの垂直高さを大幅減少させることができ、結局、イメージセンサの感度が向上し、光クロストークが減少する。
【発明を実施するための最良の形態】
【００３６】
以下、添付した図面を参照しつつ本発明によるＣＭＯＳイメージセンサの製造方法を詳細先に説明すれば、次の通りである。
【００３７】
図４Ａないし図４Ｄは、本発明によるＣＭＯＳイメージセンサの形成方法を示す工程断面図である。
【００３８】
図４Ａに示すように、ピクセルアレイ部（Ｐ）とロジック回路部（Ｌ）とに区分される半導体基板２３１に酸化膜を堆積させて層間絶縁膜２６１を形成し、化学的機械的研磨（ＣＭＰ）工程を行って表面を平坦化する。
【００３９】
このとき、半導体基板には、下部配線２５１、２５２が多層構造で形成されて互いにコンタクトプラグを介して電気的に連結されており、ピクセルアレイ部Ｐには、図示してはいないが、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）信号をセンシングするＲ、Ｇ、Ｂ−フォトダイオードが形成されている。
【００４０】
以後、シングルダマシン工程により層間絶縁膜２６１を選択的に除去して第１ビアホール２７１を形成する。第１ビアホールに金属を埋め込んで、パワー用上部配線を形成するので、第１ビアホールの深さが３０００〜５０００Å程度になるように層間絶縁膜を除去する。ここで、第１ビアホール２７１は、ホール形態のみならず、トレンチ形態で形成されてもよい。
【００４１】
一方、フォトエッチング工程を用いてトレンチとビアホールを同時に形成するデュアルダマシン工程を適用してもよい。すなわち、ビアホールを形成した後、その隣接領域を選択的に除去してトレンチを形成したり、トレンチを形成した後、トレンチ幅より狭くビアホールを形成して上部配線を二重パターンで形成してもよい。シングルダマシンを適用して上部配線を形成することに比べて、上部配線の上部表面積を広げることができる。その広くなった上部の表面に外部駆動回路が連結されるので、信号をより容易に印加することができる。
【００４２】
次に、図４Ｂに示すように、第１ビアホールの内部に金属２７４を十分に埋め込む。金属は、銅、アルミニウムなどを使用することができるが、好ましくは、ダマシン工程に適合したタングステン（Ｗ）を使用して埋め込む。
【００４３】
図４Ｃに示すように、層間絶縁膜２６１の表面をエンドポイントにして全面を化学的機械的研磨方法により平坦にすることで、第１ビアホール２７１の内部に上部配線２５３を形成する。上部配線２５３は、図示してはいないが、コンタクトプラグを介して下部配線２５１、２５２と電気的に連結される。
【００４４】
このとき、上部配線２５３はロジック回路部に限定形成されるパワーロジック用であって、下部配線より厚く形成して配線抵抗を低くする。
【００４５】
すなわち、３メタル構造で配線を形成する場合、ピクセルアレイ部には２メタル構造の金属配線が形成され、ロジック回路部には３メタル構造の金属配線が形成されるが、最下部の金属配線２５１は、１５００〜２５００Å位の厚さに形成し、その上の金属配線２５２は２５００〜４０００Å位の厚さに形成し、ロジック回路部に限定形成される上部配線２５３は５０００〜９０００Å位の厚さに形成する。  
【００４６】
このように、上部配線をダマシン工程を適用して層間絶縁膜に埋め込ませることにより、上部配線によるピクセルアレイ部とロジック回路部との間の段差による表面の不均一が解消される。
【００４７】
その後、上部配線２５３を含んだ全面に第１酸化膜２６２を形成する。このとき、段差解消のための厚さだけ第１酸化膜の厚さを薄くすることができる。
【００４８】
次に、第１酸化膜２６２の上に窒化膜２６３と第２酸化膜２６４を更に形成する。第１酸化膜、窒化膜、第２酸化膜の積層膜が保護膜２６５を構成することになり、保護膜は約７０００Å程度の厚さに形成する。
【００４９】
このように、従来の保護膜は、上部配線の厚さによる段差を解消するために保護膜を１４０００〜１７０００Åの厚さで形成したが、本発明では段差の解消のための厚さだけ保護膜の厚さを薄くすることができるので、６０００〜８０００Å程度の厚さに形成することができるので、保護膜の厚さを半分程度薄くできるようになった。
【００５０】
その後、ピクセルアレイ部の保護膜２６５上にマイクロレンズを更に形成するが、上記のように保護膜の厚さが薄くなっているので、受光部のマイクロレンズまでの垂直高さを大幅減少させることができ、結局、イメージセンサの感度を向上させることができる。
【００５１】
最後に、図４Ｄに示すように、上部配線２５３の上の保護膜２６５をエッチングし、パワー用金属配線が露出される第２ビアホール２７２を形成し、第２ビアホールを介して外部駆動回路と金属配線を電気的に連結すればＣＭＯＳイメージセンサが完成される。
【００５２】
以上説明した本発明は、前述した実施形態及び添付した図面に限定されるのでなく、本発明の技術的思想から外れない範囲内で種々な置換、変形、変更が可能であるということが本発明が属する技術分野で通常の知識を有する者にとって明白であるはずである。
【図面の簡単な説明】
【００５３】
【図１】従来技術の３Ｔ型ＣＭＯＳイメージセンサの等価回路図である。
【図２】従来技術の３Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウト図である。
【図３】従来技術によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ａ】本発明実施形態によるＣＭＯＳイメージセンサの形成方法を示す工程断面図である。
【図４Ｂ】本発明実施形態によるＣＭＯＳイメージセンサの形成方法を示す工程断面図である。
【図４Ｃ】本発明実施形態によるＣＭＯＳイメージセンサの形成方法を示す工程断面図である。
【図４Ｄ】本発明実施形態によるＣＭＯＳイメージセンサの形成方法を示す工程断面図である。
【符号の説明】
【００５４】
６１、２６１…層間絶縁膜、  ６２、２６２…第１酸化膜、  ６３、２６３…窒化膜、６４、２６４…第２酸化膜、７２…ビアホール、  ２６５…保護膜、  ２７１…第１ビアホール、  ２７２…第２ビアホール
【図１】
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【図２】
2007180542.tif 000004
【図３】
2007180542.tif 000005
【図４Ａ】
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【図４Ｂ】
2007180542.tif 000007
【図４Ｃ】
2007180542.tif 000008
【図４Ｄ】
2007180542.tif 000009