(57)【要約】【課題】  バーンインテスト時のように低周波数の基準クロック信号３を入力した場合にも、電圧制御発振器などのアナログ回路の特性を低周波数用に切り替えることなく、通常時使用する周波数範囲で各構成回路を動作させストレスをかけることで、ＰＬＬ回路の評価を可能にする半導体集積回路を提供する。【解決手段】  基準クロック信号３が低周波数のため、電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限に達した場合は、周波数検出回路９により、セレクタ回路８がフリップフロップ回路４からの信号を選択するようにセレクト信号７を出力する。発振周波数が入力電圧対発振周波数特性の上限に達した場合は、周波数検出回路９により、セレクタ回路８が内部クロック信号６を選択するようにセレクト信号７を切り替え、発振周波数が、入力電圧対発振周波数特性の下限と上限の間となるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部から供給される基準クロック信号と入力信号の位相差に応じた位相差出力を発生する位相比較器と、前記位相差出力に応じた出力電圧を発生するループフィルタと、前記ループフィルタの出力電圧に応じた発振周波数の信号を出力する電圧制御発振器とを有し、基準クロック信号と入力信号の位相差が一定となるようにフィードバック制御を行うＰＬＬ回路を備える半導体集積回路において、
外部から供給される基準クロック信号を遅延させるフリップフロップ回路と、
セレクト信号に基づいて前記フリップフロップ回路の出力信号と、前記電圧制御発振器の出力信号のいずれかを選択するセレクタ回路と、
前記電圧制御発振器の発振周波数があらかじめ設定した発振周波数の下限ならば前記フリップフロップの出力信号を前記セレクタ回路に選択させ、前記電圧制御発振器の発振周波数があらかじめ設定した発振周波数の上限ならば前記電圧制御発振器の出力信号を前記セレクタ回路に選択させるように、前記セレクタ信号を設定する周波数検出回路と、
を備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期型回路（以下、「ＰＬＬ回路」という）に関し、特に、高い周波数で高速動作するＰＬＬ回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
一般に、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路は、発振周波数を一定に保つ他、カウンタを組み込むことで入力信号の整数倍の周波数で信号を出力できる。例えば、携帯電話や無線機の周波数制御に用いたり、マイクロプロセッサの内部クロック周波数を外部クロックの整数倍にして高速化するためにＰＬＬ回路が用いられている。
【０００３】
従来、このＰＬＬ回路に関して、製造工程に起因する初期不良を取り除き、安定した品質の信頼性を得るために、バーンインテストが行われている。
【０００４】
バーンインテストとは、一般に、超高集積度回路（ＬＳＩ）などの半導体デバイスや部品などを通常の使用温度よりも高い温度と、通常の使用電圧よりも高い電圧にさらすことにより、潜在的不良因子を持つ半導体デバイスや部品を温度と電圧ストレスを加えて加速し不良にする処理である。
【０００５】
バーンインテスト時には、前記した高温と高電圧という条件で恒温糟において長時間のテストを行うため、簡易的なバーンイン用のテストボードを作るのが一般的である。このテストボードに、デバイスを実装し、テストを行う。しかし、そのことは、テスト対象となるデバイスにとって、入力信号及び出力信号に種々の制限がかかることを意味する。その制限の一つとして、通常時の動作周波数よりも低速な入力信号しか入力できないことが挙げられる。なぜなら、バーンイン用テストボードにはテスト対象のデバイスを複数個搭載できるようにするのが効率的であるが、複数個のデバイスを同時に動作させるためには共通のクロック入力信号の周波数を落とす必要があるからである。
【０００６】
上記バーンインテスト時のように外部から入力する基準クロック信号が通常時よりも低周波数でなければならない場合に、ＰＬＬ回路をバイパスすることで、該ＰＬＬ回路を評価（テスト）対象から除外し、内部回路にストレスをかけて評価する回路が開発されている。この評価回路構成を、図５のブロック図に示す。
【０００７】
ＰＬＬ回路２は、外部から供給される基準クロック信号３と内部クロック信号（セレクタ回路３１の出力信号）３２との位相差を検出する位相比較器１０と、位相比較器１０の位相差出力に応じた直流電圧を出力するループフィルタ１１と、ループフィルタ１１の出力電圧に応じて位相差を相殺する方向に周波数を変化させて発振する電圧制御発振器１２と、基準クロック信号３と、ＰＬＬ回路２の出力信号（電圧制御発振器１２の出力信号）３３のどちらかを、セレクト信号３４を外部から制御することによって選択し出力するセレクタ回路３１とによって構成される。
【０００８】
かかる構成において、通常時のように外部から高周波数の基準クロック信号３が入力された場合、セレクタ回路３１のセレクト信号３４が、ＰＬＬ回路２の出力信号（電圧制御発振器１２の出力信号）３３を選択し出力することで、基準クロック信号３に同期した内部クロック信号３２を得ることが可能になる。
【０００９】
一方、バーンインテスト時のように外部から入力する基準クロック信号３が通常時よりも低周波数でなければならない場合には、位相比較器１０が通常時の高周波数動作とは異なる仕様で動作することになり、ゲイン（変化量）が大きすぎて、常に電圧制御発振器１２の発振周波数を下げようとする信号（ｄｏｗｎ信号）を出力し続けるため、ＰＬＬ回路２に過度のストレスを与えてしまう。その結果、ＰＬＬ回路２を破壊させてしまうこともあり得る。
【００１０】
そこで、例えば、図５に示すように、パワーダウン信号３５によってＰＬＬ回路２をパワーダウンし、セレクタ回路３１へのセレクト信号３４が基準クロック信号３そのものを選択し出力するようにして、ＰＬＬ回路２をバイパスする。
【００１１】
上記構成とすることで、通常時のように外部から入力する基準クロック信号３が高周波数の場合でも、バーンインテスト時のように外部から入力する基準クロック信号３が通常時よりも低周波数でなければならない場合でも、内部回路２０に内部クロック信号３２を供給できる。
【００１２】
しかし、上記構成では、評価（テスト）時にはＰＬＬ回路２を動作させないため、ＰＬＬ回路２自体が評価対象から外されてしまう。このため、バーンインテストにおいてはＰＬＬ回路２が動作せず、この部分だけストレスをかけることができないためＬＳＩ全体について十分な評価ができない。
【００１３】
そこで、バーンインテスト時のように外部から入力する基準クロック信号が通常時よりも低周波数でなければならない場合でも、ＰＬＬ回路自体の評価を可能とする技術が開示されている。（例えば、特許文献１参照）
【００１４】
このＰＬＬ回路の回路構成を、図６のブロック図に示す。
該ＰＬＬ回路は、外部から供給される基準クロック信号３の周波数を検知することによって周波数切替信号（ＴＥ信号）４１を生成する入力信号周波数検知回路４２と、外部から供給される基準クロック信号３と内部回路２０で用いられる内部クロック信号４３との位相差を検出する位相比較器１０と、ＴＥ信号４１による特性の切り替えが可能で、位相比較器の位相差出力に応じた直流電圧を出力するループフィルタ１１と、ＴＥ信号４１による入力電圧に対する発振周波数のゲインが切り替え可能で、ループフィルタ１１の出力電圧に応じた周波数で発振する、可変周波数の電圧制御発振器１２とによって構成される。
【００１５】
本例では、入力信号周波数検知回路４２を設けることにより、外部から供給される基準クロック信号３の周波数が、予め設定された所定周波数に対し高ければＴＥ信号４１を無効に、低ければＴＥ信号４１を有効にする。図７（ａ）に示すように、ＴＥ信号４１が無効の場合には、電圧制御発振器１２がＬＳＩの通常の動作周波数を含んだ高い周波数範囲で発振可能なよう、そのゲインを大きく設定する。これに伴いＰＬＬ回路２は、通常時の高速な動作周波数で動作する。図７（ｂ）に示すように、ＴＥ信号４１が有効になった場合には、電圧制御発振器１２のゲインをテスト時の低い周波数範囲を含むよう低周波数用に設定する。これに伴い、このＰＬＬ回路２は低速（テスト）動作モードに入ったとみなされ、ループフィルタ１１のフィルタ定数も低周波数動作用に設定される。
【００１６】
これにより、バーンインテスト時のように外部から入力する基準クロック信号が通常時よりも低周波数でなければならない場合でも、通常動作時と同じように、外部から供給される基準クロック信号３に内部クロック信号４３を同期させることが可能になり、このＰＬＬ回路自体にストレスをかけることができるようになるため、評価範囲が広くなりＬＳＩの初期不良の発見率を上げることができる。
【特許文献１】特開平７−２０２６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、前述の如く、バーンインテスト時にＰＬＬ回路によって外部から供給される基準クロック信号に内部クロック信号を同期させることにはあまり意味がない。なぜなら、バーンインテストは恒温糟内でのテストであり、ランダムパターンを入力した長時間のテストになるため、テスターを利用した期待値照合は行うことができないからである。
【００１８】
加えて、前述のＰＬＬ回路では、ループフィルタ１１と電圧制御発振器１２のようなアナログ回路の特性を、通常動作時には使用しない低周波数用に切り替えなければならず、回路規模の増大とその設計に伴う余分な労力とが生じることになる。
【００１９】
さらに、電圧制御発振器１２のゲインを低周波数用に切り替え、その発振周波数を下げることに伴い、通常動作時に実際に使用する周波数範囲でこの電圧制御発振器１２を評価することができなくなる。
【００２０】
本発明は、斯かる実情に鑑み、ループフィルタや電圧制御発振器などのアナログ回路の特性を低周波数用に切り替えることなく、バーンインテスト時のように低周波数の基準クロック信号を入力した場合にも、通常時使用する周波数範囲で各構成回路を動作させストレスをかけることで、それ自体の評価を可能にするＰＬＬ回路を備える半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
斯かる実情に鑑み、第１の発明による半導体集積回路は、外部から供給される基準クロック信号と入力信号の位相差に応じた位相差出力を発生する位相比較器と、前記位相差出力に応じた出力電圧を発生するループフィルタと、前記ループフィルタの出力電圧に応じた発振周波数の信号を出力する電圧制御発振器とを有し、基準クロック信号と入力信号の位相差が一定となるようにフィードバック制御を行うＰＬＬ回路を備える半導体集積回路において、
外部から供給される基準クロック信号を遅延させるフリップフロップ回路と、セレクト信号に基づいて前記フリップフロップ回路の出力信号と、前記電圧制御発振器の出力信号のいずれかを選択するセレクタ回路と、前記電圧制御発振器の発振周波数があらかじめ設定した発振周波数の下限ならば前記フリップフロップの出力信号を前記セレクタ回路に選択させ、前記電圧制御発振器の発振周波数があらかじめ設定した発振周波数の上限ならば前記電圧制御発振器の出力信号を前記セレクタ回路に選択させるように、前記セレクタ信号を設定する周波数検出回路とを備えることを特徴とする。
【発明の効果】
【００２２】
以上説明したように、本発明の半導体集積回路によれば、バーンインテスト時のように外部から入力する基準クロック信号が通常時よりも低周波数でなければならない場合でも、構成回路素子の特性を低周波数用に切り替えることなく、電圧制御発振器の発振周波数が入力電圧対発振周波数特性の下限に達した場合は、周波数検出回路により、セレクタ回路が基準クロック信号を遅延させた信号を選択するようにセレクト信号を出力し、発振周波数が入力電圧対発振周波数特性の上限に達した場合は、周波数検出回路により、セレクタ回路が内部クロック信号を出力するようにセレクト信号を切り替えることにより、発振周波数が、入力電圧対発振周波数特性の下限と上限の間となるようにすることで、ＰＬＬ回路を通常時と同じ動作周波数範囲で動作させることができ、ＰＬＬ回路にストレスをかけて評価することが可能になり、ＬＳＩの初期不良の発見率を上げられる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を、添付図面を参照して説明する。
図１は、本発明の実施例におけるブロック図を示している。図中、同一の符号を付した部分は同一物を表わし、基本的な構成は図に示す従来のものと同様である。
【００２４】
本実施例の半導体集積回路１は、ＰＬＬ回路２、基準クロック信号３を遅延させるためのフリップフロップ回路４、フリップフロップ回路４からの出力信号５と内部クロック信号６のどちらかをセレクト信号７によって選択し出力するセレクタ回路８と、セレクタ回路８へのセレクト信号７の切り替えを行う周波数検出回路９により構成されている。
【００２５】
更に、前記ＰＬＬ回路２は、外部からの基準クロック信号３と、セレクタ回路８の出力信号との、位相差を検出する位相比較器１０、位相比較器１０の位相差出力に応じた直流電圧を出力するループフィルタ１１と、ループフィルタ１１の出力電圧に応じて位相差を相殺する方向に周波数を変化させて発振する、可変周波数の電圧制御発振器１２により構成されている。
【００２６】
また、周波数検出回路９は、カウンタ回路１３、立下り検出回路１４、フリップフロップ回路１５、デコーダ１６により構成されている。カウンタ回路１３は、基準クロック信号３をイネーブル信号とし、内部クロック信号６の立上がりに同期しカウントアップする。立下り検出回路１４は、基準クロック信号３の立下りエッジを検出しパルスを出力する。フリップフロップ回路１５は、立下り検出回路１４の出力信号１７をイネーブル信号とし、カウンタ回路１３の出力信号１８を記憶し、デコーダ１６は、フリップフロップ回路１５の出力信号１９をデコードし、セレクタ回路８へのセレクト信号７を発生させる。
【００２７】
かかる構成において、通常時の高速な動作周波数で内部回路２０を動作させる場合、半導体集積回路１は、デコーダ１６からの出力信号７によりセレクタ回路８が内部クロック信号６側の経路を選択し、位相比較器１０は、内部クロック信号６と基準クロック信号３との位相差を検出することになる。
【００２８】
これにより、通常時の動作周波数では、外部から供給する基準クロック信号３に同期した内部クロック信号６が得られる。
【００２９】
一方、バーンインテスト時のように外部から入力する基準クロック信号３が通常時よりも低周波数（例えば、〜１ＭＨｚ）でなければならない場合、通常時の高周波数用に最適化された応答速度の位相比較器１０をもつＰＬＬ回路２では、ゲインが大きすぎて、外部から供給する基準クロック信号３に内部クロック信号６を同期させることができなくなる。
【００３０】
図２は、ループフィルタ１１からの入力電圧に対して電圧制御発振器１２が出力する発振周波数を表した入力電圧対発振周波数特性を示した図であるが、電圧制御発振器１２の発振周波数は、図２に示される入力電圧対発振周波数特性の下限に張り付くことになる。これは、電圧制御発振器１２の発振周波数（内部クロックの周波数に等しい）が、外部からの基準クロック信号３の周波数に対し高く、位相も常に進んでいるため、位相比較器１０の出力信号が電圧制御発振器１２の発振周波数を下げ続けようとするために起こる。
【００３１】
そこで、バーンインテスト時のように外部から入力する基準クロック信号３が通常時よりも低周波数でなければならない場合は、本発明の以下に述べる実施形態により、この電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限の状態を続けるようなことはなく、ＰＬＬ回路２の各構成回路を通常時に使用する高速な周波数範囲でストレスを与え、テスト（評価）可能にするため、半導体集積回路１は、電圧制御発振器１２の発振周波数を、図２に示す入力電圧対発振周波数特性の下限と上限の間を往来させる。
【００３２】
まず、本発明に係る半導体集積回路１は、電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限の状態を続けている時には、後で詳述する周波数検出回路９により、セレクタ回路８がフリップフロップ回路４の出力信号５を選択するようにセレクト信号７（デコーダ１６の出力信号）を設定する。
【００３３】
これにより、外部からの基準クロック信号３が電圧制御発振器１２の出力信号（内部クロック信号）６の立上がりエッジで動作するフリップフロップ回路４にて遅延させた信号と、外部からの基準クロック信号３との位相比較が位相比較器１０で行われることになる。
【００３４】
この結果、図３のタイミングチャートに示すように、フリップフロップ回路４により外部からの基準クロック信号３を遅延させた信号５は、もとの外部からの基準クロック信号３に対し位相が遅れるために、位相比較器１０の出力信号は電圧制御発振器１２の発振周波数を、図２の入力電圧対発振周波数の上限に達するまで押し上げるように動作する。
【００３５】
この後、電圧制御発振器１２の発振周波数が上限に達した場合は、周波数検出回路９により、セレクタ回路８が内部クロック信号６を選択するようにセレクト信号７（デコーダ１６の出力信号）を切り替える。これにより、内部クロック信号６と、外部からの基準クロック信号３との位相比較が位相比較器１０で行われるようになる。
【００３６】
この場合、バーンインテストのため、外部からの基準クロック信号３は低周波数で、内部クロック信号６に対し位相が遅れているために、位相比較器１０の出力信号は、再び、電圧制御発振器１２の発振周波数を図２の入力電圧対発振周波数の下限に達するまで押し下げるように動作することになる。
【００３７】
以上のようにして、電圧制御発振器１２の発振周波数が、入力電圧対発振周波数特性の下限と上限との間を往来することとなる。
【００３８】
次に、電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限と上限に達したことを検出し、位相比較器１０への入力信号を選択するセレクタ回路８のセレクト信号７の切り替えを行う周波数検出回路９の動作を図４のタイミングチャートを用いて説明する。
【００３９】
電圧制御発振器１２の発振周波数の下限と上限は既知で、あらかじめ設定することができ、バーンインテスト時に外部から入力する基準クロック信号３の周波数は通常、固定であるので、外部からの基準クロック信号３をイネーブル信号とする（Ｈｉｇｈ期間でカウント機能が有効になる）カウンタにより、電圧制御発振器１２の出力信号（内部クロック信号）６をカウントすることで、現在の発振周波数の値はおおむね分かる。
【００４０】
例えば、外部からの基準クロック信号３の周波数が１ＭＨｚ（Ｈｉｇｈ期間は５００ｎｓ）、電圧制御発振器１２の発振周波数の下限、上限が各々１００ＭＨｚ（周期１０ｎｓ）、２００ＭＨｚ（周期５ｎｓ）だとすると、下限に達したときにはカウンタ回路１３のカウント（出力）値は５０（５００ｎｓ／１０ｎｓ）に、上限に達したときにはカウンタ回路１３のカウント（出力）値は１００（５００ｎｓ／５ｎｓ）になる。
【００４１】
図４のタイミングチャートに示すように、カウンタ回路１３は、外部からの基準クロック信号３がＨｉｇｈの間、カウントを行う。立下り検出回路１４は、外部からの基準クロック信号３の立下りａを検出し、このカウント値を記憶するためのフリップフロップ回路１５のイネーブル信号（立下り検出回路１４の出力信号）１７を発生させる。なお、この立下り検出回路１４の出力信号１７は、電圧制御発振器１２の出力信号の１サイクル分に等しいパルス幅を持つ。
【００４２】
このイネーブル信号（立下り検出回路１４の出力信号）１７が有効の期間（図４のパルスのＨｉｇｈ期間）ｂに、カウンタ回路１３の出力信号１８を電圧制御発振器１２の出力信号の立上がりエッジｃで叩くことにより、フリップフロップ回路１５が現在のカウント値を記憶し、これをデコーダ１６に入力する。
【００４３】
最後に、デコーダ１６において、現在のカウント値が５０ならばフリップフロップ回路４の出力信号５を、現在のカウント値が１００ならば内部クロック信号６を、セレクタ回路８が選択するようにセレクト信号７を設定する。
【００４４】
これにより、本発明に係る半導体集積回路１は、電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限、上限に達したことを自動的に検出することができ、図２のように下限と上限との間を往来することが可能になる。
【００４５】
なお、本実施例では周波数検出回路９が、カウンタ回路１３と、フリップフロップ回路１５と、デコーダ１６と、立下り検出回路１４とによって構成され、該周波数検出回路９は、電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限あるいは上限に達したことを検出し、セレクタ回路８のセレクト信号７を自動的に切り替えるようにしたが、同等の機能を有するものであれば、この回路構成に限るものではない。
【００４６】
このようにして、本発明の半導体集積回路１に用いられるＰＬＬ回路２は、バーンインテスト時のように外部から入力する基準クロック信号３が通常時よりも低周波数でなければならない場合でも、従来のように、ループフィルタ１１、電圧制御発振器１２といったアナログ回路の特性を低周波数用に切り替えることなく、ＰＬＬ回路自体にストレスをかけることができＬＳＩの評価範囲が広くなり、初期不良の発見率を上げることが可能になる。
【００４７】
また、本発明の半導体集積回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００４８】
【図１】本発明に係る半導体集積回路の一例を示すブロック図である。
【図２】本発明に係る半導体集積回路における電圧制御発振器の入力電圧対発振周波数特性の一例を示す図である。
【図３】本発明に係る半導体集積回路における電圧制御発振器の発振周波数が下限に達した場合の、発振周波数を上げる過程のタイミングチャートを示す図である。
【図４】本発明に係る半導体集積回路における周波数検出回路の動作を表したタイミングチャートを示す図である。
【図５】従来のＰＬＬ回路の例を示すブロック図である。
【図６】従来のＰＬＬ回路の例を示すブロック図である。
【図７】図６の従来のＰＬＬ回路における電圧制御発振器の入力電圧対発振周波数特性を示す図である。（ａ）は、ＴＥ信号無効の場合。（ｂ）は、ＴＥ信号有効の場合。
【符号の説明】
【００４９】
１  半導体集積回路
２  ＰＬＬ回路
３  基準クロック信号
４、１５  フリップフロップ回路
５  フリップフロップ回路４の出力信号
６  内部クロック信号
７  セレクト信号
８  セレクタ回路
９  周波数検出回路
１０  位相比較器
１１  ループフィルタ
１２  電圧制御発振器
１３  カウンタ回路
１４  立下り検出回路
１６  デコーダ
１７  立下り検出回路の出力信号
１８  カウンタ回路の出力信号
１９  フリップフロップ回路１５の出力信号
２０  内部回路
３１  セレクタ回路
３２  セレクタ回路の出力信号
３３  電圧制御発振器の出力信号
３４  セレクト信号
３５  パワーダウン信号
４１  ＴＥ信号
４２  入力信号周波数検知回路
４３  内部クロック信号
【図１】
2007312285.tif 000003
【図２】
2007312285.tif 000004
【図３】
2007312285.tif 000005
【図４】
2007312285.tif 000006
【図５】
2007312285.tif 000007
【図６】
2007312285.tif 000008
【図７】
2007312285.tif 000009