(57)【要約】【課題】ゲート電極において直線部とコーナー部が形成された開口部を有し、このゲート電極の開口部からの自己整合的な拡散にてチャネル形成領域およびソース領域が形成された、ＬＤＭＯＳ構造を有する半導体装置において、オン抵抗の上昇を招くことなく耐圧を向上することができる半導体装置およびその製造方法を提供する。【解決手段】  Ｎ型シリコン基板１の上にゲート酸化膜２を介して、直線部とコーナー部が形成された開口部３ａを有するゲート電極３が形成され、基板１の表層部において開口部３ａからの自己整合的な拡散にてＰチャネル形成領域４およびＮ＋ソース領域５が形成され、低濃度不純物拡散領域１０が、領域４の内方かつ領域５の外方での基板１の表層部において開口部３ａからの自己整合的な拡散にて形成され、Ｎ型で、かつソース領域５よりも不純物濃度が低い。【選択図】図１
2007128978.tif 000002
【特許請求の範囲】
【請求項１】
ＬＤＭＯＳ構造を有する半導体装置であって、
第１導電型の半導体基板（１）の上にゲート絶縁膜（２）を介して形成され、直線部とコーナー部が形成された開口部（３ａ）を有するゲート電極（３）と、
前記半導体基板（１）の表層部において前記ゲート電極（３）の開口部（３ａ）からの自己整合的な拡散にて形成された第２導電型のチャネル形成領域（４）と、
前記チャネル形成領域（４）の内方での前記半導体基板（１）の表層部において前記ゲート電極（３）の開口部（３ａ）からの自己整合的な拡散にて形成された第１導電型のソース領域（５）と、
前記チャネル形成領域（４）の内方かつ前記ソース領域（５）の外方での前記半導体基板（１）の表層部において前記ゲート電極（３）の開口部（３ａ）からの自己整合的な拡散にて形成され、第１導電型で、かつソース領域（５）よりも不純物濃度が低い低濃度不純物拡散領域（１０）と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記低濃度不純物拡散領域（１０）は、ソース領域（５）よりも不純物濃度が１桁から２桁低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
チャネル形成領域（４）と低濃度不純物拡散領域（１０）とで形成されるＰＮ接合部における基板表面でのチャネル形成領域（４）の不純物濃度が、ゲート電極（３）の開口部（３ａ）におけるコーナー部と直線部とで等しい、または、直線部に比べコーナー部の方が濃いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極（３）の開口部（３ａ）にサイドウォール（２０）が形成され、サイドウォール（２０）の下にソース領域（５）の外周端が位置し前記ゲート電極（３）の下にはソース領域（５）が無く、ゲート電極（３）の下に前記低濃度不純物拡散領域（１０）が有ることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板（５０）の主表面（５０ａ）から掘られ、その平面構造としてソース領域（５４）からドレイン領域（５８）に向かう方向においてソース領域（５４）とドレイン領域（５８）との間のチャネル形成領域（５３）を貫通するように形成されたトレンチ（５９）をさらに備え、
前記ゲート電極（４９）は、前記半導体基板（５０）の上に加えて、前記トレンチ（５９）の内面においてもゲート絶縁膜（６０）を介して形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
第１導電型の半導体基板（５０）の主表面（５０ａ）上にゲート絶縁膜（５１）を介して形成され、直線部とコーナー部が形成された開口部（５２ａ）を有するプレーナゲート電極（５２）と、
前記半導体基板（５０）の表層部において前記プレーナゲート電極（５２）の開口部（５２ａ）からの自己整合的な拡散にて形成された第２導電型のチャネル形成領域（５３）と、
前記チャネル形成領域（５３）の内方での前記半導体基板（５０）の表層部において前記プレーナゲート電極（５２）の開口部（５２ａ）からの自己整合的な拡散にて形成された第１導電型のソース領域（５４）と、
前記半導体基板（５０）の主表面（５０ａ）から掘られ、その平面構造としてソース領域（５４）からドレイン領域（５８）に向かう方向においてソース領域（５４）とドレイン領域（５８）との間のチャネル形成領域（５３）を貫通するように形成されたトレンチ（５９）と、
前記トレンチ（５９）の内面においてゲート絶縁膜（６０）を介して形成されたトレンチゲート電極（６１）と、
を備えた、ＬＤＭＯＳ構造を有する半導体装置であって、
平面形状において、プレーナゲート電極（５２）の開口部（５２ａ）のコーナー部と前記トレンチ（５９）とを重ならせる、または接するようにしたことを特徴とする半導体装置。
【請求項７】
請求項１〜５のいずれか１項に記載の半導体装置の製造方法であって、
前記第１導電型の低濃度不純物拡散領域（１０）を形成すべく、ローテーション角を変えた複数回の斜めイオン注入を行ってゲート電極（３）の開口部（３ａ）での直線部に比べコーナー部へのイオン注入量が少ないイオン注入工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜５のいずれか１項に記載の半導体装置の製造方法であって、
ゲート電極（３）の開口部（３ａ）から、浅いチャネル形成領域（４ａ）を形成するためのイオン注入を行った後にゲート電極（３）の開口部（３ａ）にサイドウォール（２０）を形成し、このサイドウォール（２０）を用いて前記ゲート電極（３）の開口部（３ａ）から、第１導電型の低濃度不純物拡散領域（１０）を形成するためのイオン注入を行う第１工程と、
熱処理により、浅いチャネル形成領域（４ａ）と第１導電型の低濃度不純物拡散領域（１０）が同じ深さになるまで拡散する第２工程と、
前記サイドウォール（２０）を用いて前記ゲート電極（３）の開口部（３ａ）から、前記浅いチャネル形成領域（４ａ）の下に深いチャネル形成領域（４ｂ）を形成するためのイオン注入を行う第３工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＬＤＭＯＳトランジスタのオン抵抗を低減する一般的手法としては、特許文献１の従来技術の欄でも述べられているように、メッシュゲート構造セルが知られている。詳しくは、図１６，１７に示すように、ゲート電極を成すポリシリコンの一部を正方形に除去してソース開口部１０５とドレイン開口部１０６とを形成し、かつ両者を互い違いに配置している。ソース開口部１０５からの自己整合的な拡散（Ｄｉｆｆｕｓｉｏｎ  Ｓｅｌｆ−Ａｌｉｇｎ）によりＰ型のチャネル形成領域１０３とＮ型のソース領域１０４が形成されている。また、ドレイン開口部１０６からは高濃度Ｎ型不純物がドープされ、電極接続時に低オーミックコンタクトをとるための不純物拡散領域１０２が形成されている。
【特許文献１】特許番号第２６２６１３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記のようなメッシュゲートセルの場合、チャネル形成領域の不純物濃度プロファイルがソース開口部１０５のコーナー部（図１６中のＡ部）と直線部（図１６中のＢ部）とで異なる問題が発生する。
【０００４】
より詳しい説明を、図１８を用いて行う。図１８において平面構造としてソースセル（図中、Ｓで示す）とドレインセル（図中、Ｄで示す）が縦横に交互になるように配置されている。ソースセル中央部での縦断面（Ａ−Ａ断面図）と、ソースセルのコーナー部での縦断面（Ｂ−Ｂ断面図）において、Ｎ型シリコン基板１１０の上にゲート酸化膜１１１を介してゲート電極１１２が形成されている。ゲート電極１１２における四角形状のソースセル用開口部１１２ａでのシリコン基板１１０の表層部にはチャネル形成領域としてのＰウエル領域１１３およびＮ＋ソース領域１１４が形成されている。ここで、チャネル形成領域としてのＰウエル領域１１３を形成するための不純物が横方向に拡散する時に、２次元効果でコーナー部がより薄くなり、Ｐウエル領域１１３の不純物濃度プロファイルがソースセル用開口部１１２ａのコーナー部と直線部とで異なってしまう。その結果、図１９に示すように、チャネル濃度（不純物濃度）について、ゲート電極開口部のコーナー部（Ｂ−Ｂ断面）はゲート電極開口部の直線部（Ａ−Ａ断面）に比べ低下してしまう。つまり、Ｐウエル領域１１３とＮ＋ソース領域１１４にて形成されるＰＮ接合部の基板表面濃度について、ゲート電極開口部の直線部の濃度αとコーナー部の濃度βとは、直線部の濃度αに比べコーナー部の濃度βが低くなってしまう（α＞β）。その結果、素子のパンチスルー耐圧についての閾値電圧Ｖｔはコーナー部で決定される。
【０００５】
そのため、素子のパンチスルー耐圧を確保するためには、チャネル形成領域としてのＰウエル領域１１３をより濃く設定する必要がある。そのために、素子動作時に大半の電流経路となるゲート電極開口部の直線部のＰウエル領域１１３を濃くすると、オン抵抗が結果的に上がってしまう問題が発生する。より詳しくは、図２０に示すように、ストライプ構造（ゲートコーナー無し）のＬＤＭＯＳトランジスタとメッシュ構造（ゲートコーナー有り）のＬＤＭＯＳトランジスタを比較すると、ゲート電極開口部のコーナー部がＶｔ律速となることによりストライプ構造（ゲートコーナー無し）よりもメッシュ構造（ゲートコーナー有り）の方が閾値電圧Ｖｔが低下してしまう。そこで、パンチスルー耐圧を確保するためにＰウエル領域１１３を濃くすると、オン抵抗Ｒｏｎはゲート電極開口部の直線部のＰウエル領域１１３が支配的であり、オン抵抗の上昇を招いてしまう。
【０００６】
本発明は、上記問題点に着目してなされたものであり、その目的は、ゲート電極において直線部とコーナー部が形成された開口部を有し、このゲート電極の開口部からの自己整合的な拡散にてチャネル形成領域およびソース領域が形成された、ＬＤＭＯＳ構造を有する半導体装置において、オン抵抗の上昇を招くことなく耐圧を向上することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載の発明は、チャネル形成領域の内方かつソース領域の外方での半導体基板の表層部においてゲート電極の開口部からの自己整合的な拡散にて形成され、第１導電型で、かつソース領域よりも不純物濃度が低い低濃度不純物拡散領域を備えた半導体装置を要旨としている。
【０００８】
請求項１に記載の発明によれば、チャネル形成領域に関してゲート電極の開口部からの自己整合的な拡散時にゲート電極開口部のコーナー部は直線部に比べ濃度が低下してしまうが、低濃度不純物拡散領域も同様にゲート電極開口部のコーナー部は直線部に比べ濃度が下がる。これにより、ゲート電極の開口部のコーナー部における、チャネル形成領域と低濃度不純物拡散領域とで形成されるＰＮ接合部における基板表面でのチャネル形成領域の不純物濃度を、チャネル形成領域とソース領域とで形成されるＰＮ接合部における基板表面でのチャネル形成領域の不純物濃度に比べて高くすることができ（図２でのΔβ分だけ高くすることができ）、パンチスルー耐圧を向上させることができる。よって、従来とは異なり、素子の耐圧を確保するためにチャネル形成領域をより濃く設定する必要がなく（素子動作時に大半の電流経路となるゲート電極開口部の直線部のチャネル形成領域を濃くすることなく）オン抵抗の上昇を回避することができる。
【０００９】
このようにして、ゲート電極において直線部とコーナー部が形成された開口部を有し、このゲート電極の開口部からの自己整合的な拡散にてチャネル形成領域およびソース領域が形成された、ＬＤＭＯＳ構造を有する半導体装置において、オン抵抗の上昇を招くことなく耐圧を向上することができる。
【００１０】
請求項２に記載のように、請求項１に記載の半導体装置において、低濃度不純物拡散領域は、ソース領域よりも不純物濃度が１桁から２桁低いものであると、濃度プロファイルの最適化を図るという観点から好ましいものとなる。
【００１１】
請求項３に記載の発明は、請求項１または２に記載の半導体装置において、チャネル形成領域と低濃度不純物拡散領域とで形成されるＰＮ接合部における基板表面でのチャネル形成領域の不純物濃度が、ゲート電極の開口部におけるコーナー部と直線部とで等しい、または、直線部に比べコーナー部の方が濃くなるようにすると、濃度プロファイルの最適化を図るという観点から好ましいものとなる。
【００１２】
請求項４に記載のように、請求項１〜３のいずれか１項に記載の半導体装置において、ゲート電極の開口部にサイドウォールが形成され、サイドウォールの下にソース領域の外周端が位置しゲート電極の下にはソース領域が無く、ゲート電極の下に低濃度不純物拡散領域が有る構成としてもよい。この場合、サイドウォールの幅寸法を調整することにより、チャネル形成領域と低濃度不純物拡散領域とで形成されるＰＮ接合部における基板表面でのチャネル形成領域の不純物濃度を所望の値に調整することが可能となり、濃度プロファイルについての設計自由度を向上させることができる。
【００１３】
請求項５に記載のように、請求項１〜４のいずれか１項に記載の半導体装置において、半導体基板の主表面から掘られ、その平面構造としてソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチをさらに備え、前記ゲート電極は、前記半導体基板の上に加えて、前記トレンチの内面においてもゲート絶縁膜を介して形成されている半導体装置に適用してもよい。
【００１４】
請求項６に記載の発明は、プレーナゲート電極とトレンチゲート電極とを備えた半導体装置であって、平面形状において、プレーナゲート電極の開口部のコーナー部とトレンチとを重ならせる、または接するようにした半導体装置をその要旨としている。
【００１５】
請求項６に記載の発明によれば、ゲート電極開口部のコーナー部においてはチャネル形成領域の自己整合的な拡散において横方向には不純物が拡散することができずにゲート電極開口部のコーナー部のチャネル濃度（不純物濃度）が高くなる。よって、従来では、チャネル濃度（不純物濃度）について、ゲート電極開口部のコーナー部は直線部に比べ低下してしまい、素子のパンチスルー耐圧を確保するためには、チャネル形成領域をより濃く設定する必要があり、そのために、素子動作時に大半の電流経路となるゲート電極開口部の直線部のチャネル形成領域を濃くすると、オン抵抗が上がってしまっていたが、本発明では、ゲート電極において直線部とコーナー部が形成された開口部を有し、このゲート電極の開口部からの自己整合的な拡散にてチャネル形成領域およびソース領域が形成された、ＬＤＭＯＳ構造を有する半導体装置において、オン抵抗の上昇を招くことなく耐圧を向上することができる。
【００１６】
請求項７に記載のように、請求項１〜５のいずれか１項に記載の半導体装置の製造方法として、前記第１導電型の低濃度不純物拡散領域を形成すべく、ローテーション角を変えた複数回の斜めイオン注入を行ってゲート電極の開口部での直線部に比べコーナー部へのイオン注入量が少ないイオン注入工程を含むと、濃度プロファイルについての設計自由度を向上させることができる。
【００１７】
請求項８に記載のように、請求項１〜５のいずれか１項に記載の半導体装置の製造方法として、第１工程において、ゲート電極の開口部から、浅いチャネル形成領域を形成するためのイオン注入を行った後にゲート電極の開口部にサイドウォールを形成し、このサイドウォールを用いて前記ゲート電極の開口部から、第１導電型の低濃度不純物拡散領域を形成するためのイオン注入を行い、第２工程において、熱処理により、浅いチャネル形成領域と第１導電型の低濃度不純物拡散領域が同じ深さになるまで拡散し、第３工程において、前記サイドウォールを用いて前記ゲート電極の開口部から、前記浅いチャネル形成領域の下に深いチャネル形成領域を形成するためのイオン注入を行う。これにより、サイドウォールの幅寸法を調整することにより、チャネル形成領域と低濃度不純物拡散領域とで形成されるＰＮ接合部における基板表面でのチャネル形成領域の不純物濃度を所望の値に調整することができ、濃度プロファイルについての設計自由度を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１には本実施形態における半導体装置を示す。この半導体装置はＬＤＭＯＳ構造を有し、かつ、Ｎチャネルトランジスタである。
【００１９】
本半導体装置（ＬＤＭＯＳトランジスタ）は、図１６を用いて説明したように、セルがメッシュゲート構造を有しており、基板での平面構造としてソースセルとドレインセルが縦横に交互に配置されている。
【００２０】
図１において、第１導電型の半導体基板としてＮ型シリコン基板１が用いられている。シリコン基板１の上にゲート絶縁膜としてのゲート酸化膜２を介してポリシリコンゲート電極３が形成されている。ゲート電極３には四角形状の開口部３ａが形成され、ゲート電極３は直線部とコーナー部が形成された開口部３ａを有している。
【００２１】
シリコン基板１の表層部において、Ｐチャネル形成領域（第２導電型のチャネル形成領域）４が形成されている。Ｐチャネル形成領域４はウエル領域であり、Ｐチャネル形成領域４はゲート電極３の開口部３ａからの自己整合的な拡散にて形成したものである。
【００２２】
Ｐチャネル形成領域４の内方でのシリコン基板１の表層部においてＮ＋ソース領域（第１導電型のソース領域）５が形成されている。つまり、Ｐチャネル形成領域４内におけるＮ型シリコン基板１での表層部にはＮ＋ソース領域５がＰチャネル形成領域４よりも浅く形成されている。Ｎ＋ソース領域５は、ゲート電極３の開口部３ａからの自己整合的な拡散にて形成したものである。
【００２３】
また、Ｐチャネル形成領域４内におけるＮ型シリコン基板１での表層部には、Ｐ＋コンタクト領域６がＮ＋ソース領域５と隣接し、かつＰチャネル形成領域４よりも浅く形成されている。Ｐ＋コンタクト領域６は、チャネル形成領域４とオーミック接触するための拡散層である。
【００２４】
Ｎ型シリコン基板１の上にはソース電極７が配置され、ソース電極７はＮ＋ソース領域５およびＰ＋コンタクト領域６と電気的に接続されている。
ソースセルとドレインセル間においてＮ型シリコン基板１の上面にはＬＯＣＯＳ酸化膜８が形成されている。ＬＯＣＯＳ酸化膜８上にポリシリコンゲート電極３が引き回されている（ゲート電極の配線部となっている）。
【００２５】
ドレインセルにおいてＮ型シリコン基板１での表層部にはＮ＋ドレイン領域９が形成されている。
ＬＤＭＯＳトランジスタのオン時には、Ｐチャネル形成領域４におけるゲート電極３に対向する部位に反転層が形成され、Ｎ＋ソース領域５から、Ｐチャネル形成領域４におけるゲート電極３に対向する部位（反転層）を通して、Ｎ型シリコン基板１を介してＮ＋ドレイン領域９に電流が流れることになる。
【００２６】
ここで、本実施形態においてはチャネル形成領域４の内方かつソース領域５の外方でのシリコン基板１の表層部において低濃度不純物拡散領域１０が形成されている。低濃度不純物拡散領域１０は、ゲート電極３の開口部３ａからの自己整合的な拡散にて形成され、Ｎ型（第１導電型）で、かつソース領域５よりも不純物濃度が低い。つまり、低濃度不純物拡散領域（Ｎ−領域）１０は、Ｎ＋ソース領域５の周りに形成され、チャネル形成領域４よりも浅く、かつＮ＋ソース領域５よりも深く形成されている。また、低濃度不純物拡散領域１０の不純物濃度はソース領域５の不純物濃度よりも１桁から２桁低くなっている。具体的には、例えば、ソース領域５の不純物濃度が３．９×１０１３／ｃｍ２であり、低濃度不純物拡散領域１０の不純物濃度が８×１０１２／ｃｍ２である。
【００２７】
このように、Ｎ＋ソース領域５よりも深く拡散させた低濃度不純物拡散領域（Ｎ−領域）１０を導入することで、低濃度不純物拡散領域（Ｎ−領域）１０も２次元効果でコーナー部濃度が低くなる。
【００２８】
つまり、低濃度不純物拡散領域（Ｎ−領域）１０の不純物プロファイルはゲート電極開口部のコーナー部の方が直線部に比べ低濃度である。また、横方向拡散長Ｌについて、チャネル形成領域（Ｐウエル領域）４においては直線部での横方向拡散長Ｌ２ｓとコーナー部での横方向拡散長Ｌ２ｃを比較すると、直線部での横方向拡散長Ｌ２ｓに比べコーナー部での横方向拡散長Ｌ２ｃがΔＬ２だけ短い。同様に、低濃度不純物拡散領域（Ｎ−領域）１０においては、直線部での横方向拡散長Ｌ１ｓとコーナー部での横方向拡散長Ｌ１ｃを比較すると、直線部での横方向拡散長Ｌ１ｓに比べコーナー部での横方向拡散長Ｌ１ｃがΔＬ１だけ短い。
【００２９】
図２，３は、ゲート電極開口部のエッジからの距離（横方向拡散長Ｌ）についての基板表面濃度を示している。つまり、横軸にゲート電極の開口端部からの距離Ｌ（図１参照）をとり、縦軸に基板表面濃度をとっている。また、図２と図３では、ゲート電極開口部におけるコーナー部の不純物濃度と直線部の不純物濃度を併記している。
【００３０】
図２，３において、ゲート電極開口部でのコーナー部における、Ｐチャネル形成領域４と低濃度不純物拡散領域（Ｎ−領域）１０とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度（チャネル濃度）を「β’」で示す。また、図２，３において、ゲート電極開口部でのコーナー部における、Ｐチャネル形成領域４とＮ＋ソース領域５とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度（チャネル濃度）を「β」で示す。ここで、本実施形態では低濃度不純物拡散領域（Ｎ−領域）１０を形成しており、同低濃度不純物拡散領域１０は２次元効果によりゲート電極開口部３ａのコーナー部では濃度が低くなっているので、ＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度を、従来、βであったものを、本実施形態ではΔβだけ濃いβ’にすることができる。
【００３１】
図２，３において、ゲート電極開口部での直線部における、Ｐチャネル形成領域４と低濃度不純物拡散領域（Ｎ−領域）１０とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度（チャネル濃度）を「α’」で示す。また、図２，３において、ゲート電極開口部での直線部における、Ｐチャネル形成領域４とＮ＋ソース領域５とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度（チャネル濃度）を「α」で示す。ここで、本実施形態では低濃度不純物拡散領域（Ｎ−領域）１０を形成しており、同低濃度不純物拡散領域１０はゲート電極開口部３ａの直線部では２次元効果が働かず濃度が高くなっており、ＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度を、従来、αであったものを、本実施形態ではΔαだけ薄いα’にすることができる。
【００３２】
その結果、図２に示すように、ゲート電極開口部でのコーナー部における、Ｐチャネル形成領域４と低濃度不純物拡散領域（Ｎ−領域）１０とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度（チャネル濃度）β’と、ゲート電極開口部での直線部における、Ｐチャネル形成領域４と低濃度不純物拡散領域（Ｎ−領域）１０とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度（チャネル濃度）α’とを等しくすることができる。
【００３３】
あるいは、図３に示すように、ゲート電極開口部での直線部における、Ｐチャネル形成領域４と低濃度不純物拡散領域（Ｎ−領域）１０とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度（チャネル濃度）α’に比べて、ゲート電極開口部でのコーナー部における、Ｐチャネル形成領域４と低濃度不純物拡散領域（Ｎ−領域）１０とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度（チャネル濃度）β’を所定量Δだけ濃くすることができる。
【００３４】
このβ’≧α’をより満たしやすくするために、低濃度不純物拡散領域１０について、ゲート電極３の開口部３ａでの直線部に比べコーナー部でのイオン注入量が少なくなるようにしている。
【００３５】
また、換言すると、低濃度不純物拡散領域（Ｎ−領域）１０にてチャネル形成領域４における基板表面でのパンチスルーについての閾値電圧Ｖｔを決める位置の濃度をコーナー部と直線部で等しい、あるいはコーナー部の方を直線部よりも濃くするようにし、パンチスルーする濃度限界まで直線部のチャネル形成領域４の基板表面の不純物濃度を引き下げてオン抵抗を下げることができる。
【００３６】
次に、製造方法を、図４を用いて説明する。
まず、図４（ａ）に示すように、Ｎ型シリコン基板１を用意する。そして、ＬＯＣＯＳ酸化膜（あるいはＳＴＩ等）８を形成する。
【００３７】
さらに、図４（ｂ）に示すように、シリコン基板１の上にゲート酸化膜２を介してゲート電極形成用の膜（ポリシリコン（あるいはポリシリコンとシリサイド））を堆積し、その後、ホトリソにてパターンニングし、直線部とコーナー部が形成された開口部３ａを有するゲート電極３を形成する。さらに、ゲート電極３上に、図示しないチャネリング抑止膜（ＳｉＯ２膜等）を形成する。
【００３８】
そして、図４（ｃ）に示すように、Ｐチャネル形成領域４を形成すべくゲート電極３の開口部３ａからイオン注入する。このときイオン注入角度を垂直方向に設定する（イオン注入時のチルト角＝０°もしくは７°、ローテーション角＝０°）。これは、均一に注入するためである。続いて、低濃度不純物拡散領域（Ｎ−領域）１０を形成すべくゲート電極３の開口部３ａからイオン注入する。このとき、ソース領域用と同型の不純物を、少なくとも不純物濃度が１桁から２桁低くなるように注入する。また、イオン注入の際にゲート電極に対し一定のチルト角で、かつローテーション角を変えた複数回の斜めイオン注入を行って直線部に比べコーナー部へのイオン注入量を少なくする（詳細は後述する）。その後、熱処理にて所望の拡散深さが得られるように拡散する。このようにして、ゲート電極３の開口部３ａからの自己整合的な拡散にて、シリコン基板１の表層部にＰチャネル形成領域４を形成するとともに、ゲート電極３の開口部３ａからの自己整合的な拡散にて、シリコン基板１の表層部に、Ｎ型の低濃度不純物拡散領域１０をチャネル形成領域４の内方に形成する。
【００３９】
続いて、図４（ｄ）に示すように、ソース領域５およびドレイン領域９を形成すべくイオン注入し、引き続き、Ｐ＋コンタクト領域６を形成すべくイオン注入する。その後、所望の拡散深さが得られるように熱処理する。このようにして、ゲート電極３の開口部３ａからの自己整合的な拡散にて、シリコン基板１の表層部に、Ｎ型で、かつ低濃度不純物拡散領域１０よりも不純物濃度が高いソース領域５を低濃度不純物拡散領域１０の内方に形成する。
【００４０】
さらに、図４（ｅ）に示すように、層間膜（ＢＰＳＧなど）を堆積後、ホトリソにてコンタクトホールを形成し、続く配線形成工程にてソース電極７を形成する。
このようにして、図１に示す半導体装置が得られる。
【００４１】
次に、比較のための製造方法を、図２１を用いて説明する。
まず、図２１（ａ）に示すように、ＬＯＣＯＳ酸化膜８（あるいはＳＴＩ等）を形成する。そして、図２１（ｂ）に示すように、ゲート電極形成膜（ポリシリコン（あるいはポリシリコンとシリサイド））を堆積後、ホトリソにてパターンニングし、開口部３ａを有するゲート電極３を形成する。その後、ゲート電極３上にチャネリング抑止膜（ＳｉＯ２膜など）を形成する。
【００４２】
そして、図２１（ｃ）に示すように、チャネル形成領域４を形成すべくイオン注入する。イオン注入は垂直方向に設定する（チルト角＝０°もしくは７°、ローテーション角＝０°）。その後、熱処理にて所望の拡散深さが得られるようにチャネル形成領域４を拡散する。
【００４３】
続いて、図２１（ｄ）に示すように、ソース領域５、ドレイン領域９を形成すべくイオン注入し、引き続き、Ｐ＋コンタクト領域６を形成すべくイオン注入する。その後、所望の拡散深さが得られるように熱処理する。
【００４４】
さらに、図２１（ｅ）に示すように、層間膜（ＢＰＳＧなど）を堆積後、ホトリソにてコンタクトホールを形成し、続く配線形成工程にてソース電極７を形成する。
このような比較例での製造工程に対し、本実施形態では図４（ｃ）に示すように、低濃度不純物拡散領域（Ｎ−領域）１０をゲート電極開口部３ａからの自己整合的な拡散にて形成する。
【００４５】
次に、低濃度不純物拡散領域（Ｎ−領域）１０を形成する際のローテーション角を変えた複数回の斜めイオン注入について、図５〜図１０を用いて説明する。
図５に示すように、ｘ，ｙ，ｚの直交３軸系座標において、イオン入射方向をチルト角ψとローテーション角θで規定する。そして、チルト角ψを一定とし、ローテーション角θについては一周（３６０°）を４分割して９０°毎にイオン注入する。つまり、ローテーション角を、θ＋９０°×ｎ倍（ｎ＝０，１，２，３）でイオン注入する。
【００４６】
このようにしてイオン注入する場合、基板上面からゲート電極３の上面までの高さを「Ｔ」としたとき、図６のゲート電極開口部の直線部においては、図７の断面図に示すように、４方向でのイオン注入（第１〜第４のイオン注入）が行われる。
【００４７】
まず、第１のイオン注入では、所定のチルト角ψ、所定のローテーション角θであり、基板上面との法線（図５のｚ軸）とでなす角度は、ｔａｎ−１（ｓｉｎψ・ｓｉｎθ）となる。ここで、ローテーション角θは、図８の平面図においてゲート電極開口部での直線部における開口した側（図７，８の右側）からイオン注入が行われる角度である。
【００４８】
第２のイオン注入では、所定のチルト角ψ、所定のローテーション角θ＋９０°であり、図７において基板上面との法線（図５のｚ軸）とでなす角度は、ｔａｎ−１（ｓｉｎψ・ｓｉｎ（θ＋９０°））となる。ここで、θ＋９０°は、図８において前述の第１のイオン注入での角度θに対し反時計回りに９０°回転した時の角度であり、ゲート電極開口部での直線部における開口した側（図７，８の右側）からイオン注入が行われる角度である。
【００４９】
第３のイオン注入では、所定のチルト角ψ、所定のローテーション角θ＋１８０°であり、図７において基板上面との法線（図５のｚ軸）とでなす角度は、ｔａｎ−１（ｓｉｎψ・ｓｉｎ（θ＋１８０°））となる。ここで、θ＋１８０°は、図８において前述の第２のイオン注入での角度θ＋９０°に対し反時計回りに９０°回転した時の角度である。
【００５０】
第４のイオン注入では、所定のチルト角ψ、所定のローテーション角θ＋２７０°であり、図７において基板上面との法線（図５のｚ軸）とでなす角度は、ｔａｎ−１（ｓｉｎψ・ｓｉｎ（θ＋２７０°））となる。ここで、θ＋２７０°は、図８において前述の第３のイオン注入での角度θ＋１８０°に対し反時計回りに９０°回転した時の角度である。
【００５１】
この４方向でのイオン注入（第１〜第４のイオン注入）が行われると、図７，８に示すように、第１および第２のイオン注入（θ，θ＋９０°）では、ゲート電極開口端部のすぐ近くにイオンが注入される。第３のイオン注入（θ＋１８０°）では、ゲート電極開口端部から離れた領域に、具体的には、Ｔ・ｔａｎ（ｔａｎ−１（ｓｉｎψ・ｓｉｎ（θ＋１８０°）））以上離れた領域に、イオンが注入される。第４のイオン注入（θ＋２７０°）では、ゲート電極開口端部から離れた領域に、具体的には、Ｔ・ｔａｎ（ｔａｎ−１（ｓｉｎψ・ｓｉｎ（θ＋２７０°）））以上離れた領域に、イオンが注入される。
【００５２】
このようにして、ゲート電極開口端部のすぐ近くには、第１および第２のイオン注入によりイオンが注入される（４回のイオン注入のうちの２回注入される）。また、第３のイオン注入により、Ｔ・ｔａｎ（ｔａｎ−１（ｓｉｎψ・ｓｉｎθ＋１８０°）））以上離れたところに注入される。さらに、第４のイオン注入により、Ｔ・ｔａｎ（ｔａｎ−１（ｓｉｎψ・ｓｉｎ（θ＋２７０°）））以上離れたところに注入される。
【００５３】
一方、図９のゲート電極開口部のコーナー部においては、次のようになる。
この場合には、図１０の平面図に示すように、４方向でのイオン注入（第１〜第４のイオン注入）が行われる。
【００５４】
まず、第１のイオン注入では、所定のチルト角ψ、所定のローテーション角θであり、ローテーション角θは、図１０においてゲート電極開口部でのコーナー部（直角となっている部分）における開口した側（図１０の右下側）からイオン注入が行われる角度である。
【００５５】
第２のイオン注入では、所定のチルト角ψ、所定のローテーション角θ＋９０°であり、θ＋９０°は、図１０の平面図において前述の第１のイオン注入での角度θに対し反時計回りに９０°回転した時の角度である。
【００５６】
第３のイオン注入では、所定のチルト角ψ、所定のローテーション角θ＋１８０°であり、θ＋１８０°は、図１０において前述の第２のイオン注入での角度θ＋９０°に対し反時計回りに９０°回転した時の角度である。
【００５７】
第４のイオン注入では、所定のチルト角ψ、所定のローテーション角θ＋２７０°であり、θ＋２７０°は、図１０において前述の第３のイオン注入での角度θ＋１８０°に対し反時計回りに９０°回転した時の角度である。
【００５８】
この４方向でのイオン注入（第１〜第４のイオン注入）が行われると、図１０に示すように、第１のイオン注入（θ）では、ゲート電極開口端部のすぐ近くにイオンが注入される。第２のイオン注入（θ＋９０°）では、ゲート電極開口部でのコーナーの一方の面にはすぐ近くにイオンが注入されるが他方の面については離れた領域に、具体的には、Ｔ・ｔａｎ（ｔａｎ−１（ｓｉｎψ・ｓｉｎ（θ＋９０°）））以上離れた領域に、イオンが注入される。第４のイオン注入（θ＋２７０°）では、ゲート電極開口部でのコーナーの他方の面にはすぐ近くにイオンが注入されるが一方の面については離れた領域に、具体的には、Ｔ・ｔａｎ（ｔａｎ−１（ｓｉｎψ・ｓｉｎ（θ＋２７０°）））以上離れた領域に、イオンが注入される。第３のイオン注入（θ＋１８０°）では、ゲート電極開口部でのコーナーの一方の面および他方の面から離れた領域に、具体的には、Ｔ・ｔａｎ（ｔａｎ−１（ｓｉｎψ・ｓｉｎ（θ＋１８０°）））以上離れた領域に、イオンが注入される。
【００５９】
このようにして、ゲート電極開口部でのコーナー部のすぐ近くには、第１のイオン注入によりイオンが注入される（４回のイオン注入のうちの１回注入される）。これは、ゲート電極開口部での直線部の半分である。
【００６０】
このように、ローテーション角を変えた複数回の斜めイオン注入を行うことによってゲート電極３の投影効果によりゲート電極３の開口部３ａでの直線部に比べコーナー部へのイオン注入量を少なくすることができる。
【００６１】
なお、ローテーション角について一周（３６０°）を４分割するのではなく、６分割等の他の複数回の斜めイオン注入を行うようにしてもよい。
上記実施形態によれば、以下のような効果を得ることができる。
【００６２】
（イ）半導体装置の構造として、図１に示すように、チャネル形成領域４の内方かつソース領域５の外方でのシリコン基板１の表層部においてゲート電極３の開口部３ａからの自己整合的な拡散にて形成され、Ｎ型（第１導電型）で、かつソース領域５よりも不純物濃度が低い低濃度不純物拡散領域１０を設けた。その結果、チャネル形成領域４に関してゲート電極３の開口部３ａからの自己整合的な拡散時にゲート電極開口部３ａのコーナー部は直線部に比べ濃度が低下してしまうが、低濃度不純物拡散領域１０も同様にゲート電極開口部３ａのコーナー部は直線部に比べ濃度が下がる。これにより、図２に示すように、ゲート電極３の開口部３ａのコーナー部における、チャネル形成領域４と低濃度不純物拡散領域１０とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度β’を、チャネル形成領域４とソース領域５とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度βに比べてΔβ分だけ高くすることができ、パンチスルー耐圧を向上させることができる。
【００６３】
よって、従来とは異なり、素子の耐圧を確保するためにチャネル形成領域４をより濃く設定する必要がなく（素子動作時に大半の電流経路となるゲート電極開口部の直線部のチャネル形成領域４を濃くすることなく）オン抵抗の上昇を回避することができる。
【００６４】
このようにして、ゲート電極３において直線部とコーナー部が形成された開口部３ａを有し、このゲート電極３の開口部３ａからの自己整合的な拡散にてチャネル形成領域４およびソース領域５が形成された、ＬＤＭＯＳ構造を有する半導体装置において、オン抵抗の上昇を招くことなく耐圧を向上することができる。
【００６５】
（ロ）特に、低濃度不純物拡散領域１０は、ソース領域５よりも不純物濃度が１桁から２桁低くなるようにすると、濃度プロファイルの最適化を図るという観点から好ましいものとなる。
【００６６】
（ハ）チャネル形成領域４と低濃度不純物拡散領域１０とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度が、図２に示すように、ゲート電極３の開口部３ａにおけるコーナー部と直線部とで等しい、または、図３に示すように、直線部に比べコーナー部の方が濃くなるようにすると、濃度プロファイルの最適化を図るという観点から好ましいものとなる。詳しくは、パンチスルーについての閾値電圧Ｖｔをゲート電極開口部３ａにおける直線部とコーナー部とが等しい、または、コーナー部の方が高くでき、これにより、パンチスルーする濃度限界まで直線部のチャネル形成領域４の基板表面の不純物濃度を下げてオン抵抗を下げるようにすることができる。
【００６７】
（ニ）半導体装置の製造方法として、低濃度不純物拡散領域１０を形成すべく、ローテーション角を変えた複数回の斜めイオン注入を行って（ゲート電極３の投影効果により）ゲート電極３の開口部３ａでの直線部に比べコーナー部へのイオン注入量が少ないイオン注入工程を含むことによって、濃度プロファイルについての設計自由度を向上させることができる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００６８】
図４に代わる本実施形態における半導体装置の製造方法を、図１１，１２を用いて説明する。
本実施形態においては、図１２（ｃ）に示すように、ゲート電極３の開口部３ａにサイドウォール２０が形成され、サイドウォール２０の下にソース領域５の外周端が位置しゲート電極３の下にはソース領域５が無く、ゲート電極３の下に低濃度不純物拡散領域１０が有る構造となっている。この場合、サイドウォール２０の幅寸法を調整することにより、チャネル形成領域４と低濃度不純物拡散領域１０とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度を所望の値に調整することが可能となり、濃度プロファイルについての設計自由度を向上させることができる。
【００６９】
製造工程としては、まず、図１１（ａ）に示すように、ＬＯＣＯＳ酸化膜８（あるいはＳＴＩ）を形成する。
そして、図１１（ｂ）に示すように、Ｎ型シリコン基板１の上にゲート酸化膜２を介して、ゲート電極形成膜としてポリシリコン（あるいはポリシリコンとシリサイド）を堆積後、ホトリソにてパターンニングし、直線部とコーナー部が形成された開口部３ａを有するゲート電極３を形成する。その後、ゲート電極３上にチャネリング抑止膜（ＳｉＯ２膜など）を形成する。
【００７０】
さらに、図１１（ｃ）に示すように、ゲート電極３の開口部３ａから、浅いチャネル形成領域（図１２（ａ）の符号４ａで示す）を形成するためのイオン注入を行ってＰウエルインプラ層を形成する。このとき、垂直方向からのイオン注入（イオン注入時のチルト角＝０°もしくは７°、ローテーション角＝０°）を設定する。これは均一に注入するためである。その後、図１１（ｄ）に示すように、ゲート電極３の開口部にサイドウォール２０を形成する。このサイドウォール２０を用いてゲート電極３の開口部３ａから、Ｎ型の低濃度不純物拡散領域１０を形成すべく、即ち、ソース領域と同型で、かつ、不純物濃度が１桁から２桁低い低濃度不純物拡散層を形成すべく、垂直方向からのイオン注入（チルト角＝０°もしくは７°、ローテーション角＝０°）を行う。これにより、Ｎ−インプラ層が形成される（第１工程）。
【００７１】
そして、図１２（ａ）に示すように、熱処理により浅いチャネル形成領域４ａとＮ型低濃度不純物拡散領域１０が同じ深さになるまで拡散する（第２工程）。
さらに、サイドウォール２０を用いてゲート電極３の開口部３ａから、チャネル形成領域４ａの下方付近を狙って浅いチャネル形成領域４ａの下に深いチャネル形成領域４ｂを形成するためのイオン注入を高加速で行う。これにより、追加のＰインプラ層が形成される（第３工程）。
【００７２】
続いて、図１２（ｂ）に示すように、ソース領域５およびドレイン領域９を形成すべくイオン注入し、引き続き、Ｐ＋コンタクト領域６を形成すべくイオン注入する。その後、所望の拡散深さが得られるように熱処理して、図１２（ｃ）に示すように、浅いチャネル形成領域４ａと深いチャネル形成領域４ｂからなるチャネル形成領域４の内方に低濃度不純物拡散領域１０を位置させる。
【００７３】
そして、層間膜（ＢＰＳＧなど）を堆積後、ホトリソにてコンタクトホールを形成し、続く配線形成工程にてソース電極７を形成する。
このような工程を経ることによって、サイドウォール２０の幅寸法を調整することにより、チャネル形成領域４と低濃度不純物拡散領域１０とで形成されるＰＮ接合部における基板表面でのチャネル形成領域４の不純物濃度を所望の値に調整することができ、濃度プロファイルについての設計自由度を向上させることができる。即ち、サイドウォール２０の幅寸法を調整して低濃度不純物拡散領域１０の外周端の位置を調整してパンチスルーについての閾値電圧Ｖｔを所望の値に調整することができる。
（第３の実施の形態）
次に、第３の実施の形態を、第１，２の実施の形態との相違点を中心に説明する。
【００７４】
図１３には本実施形態における半導体装置を示す。
本実施形態においては、第１の実施形態の半導体装置に比べ、トレンチ５９をさらに備え、ゲート電極４９は、シリコン基板５０の上にゲート酸化膜５１を介して形成されたプレーナゲート電極５２と、トレンチ５９の内面にゲート酸化膜６０を介して形成されたトレンチゲート電極６１とからなる。つまり、ゲート電極４９はシリコン基板５０の上に加えてトレンチ５９の内面においてもゲート酸化膜６０を介して形成されている。
【００７５】
以下、詳しく説明する。
第１導電型の半導体基板としてのＮ型シリコン基板５０の主表面５０ａ上にゲート絶縁膜としてのゲート酸化膜５１を介してプレーナゲート電極５２が形成されている。プレーナゲート電極５２は、直線部とコーナー部が形成された開口部５２ａを有している。
【００７６】
シリコン基板５０の表層部においてＰ型（第２導電型）のチャネル形成領域５３が形成されている。チャネル形成領域５３は、プレーナゲート電極５２の開口部５２ａからの自己整合的な拡散にて形成されている。
【００７７】
チャネル形成領域５３の内方でのシリコン基板５０の表層部においてＮ型（第１導電型）のソース領域５４が形成されている。ソース領域５４は、プレーナゲート電極５２の開口部５２ａからの自己整合的な拡散にて形成されている。また、チャネル形成領域５３の内方でのシリコン基板５０の表層部においてＰ＋コンタクト領域５５が形成されている。
【００７８】
プレーナゲート電極５２の開口部５２ａにおけるシリコン基板５０の上面にはソース電極５６が配置されている。ソース電極５６はソース領域５４およびコンタクト領域５５と電気的に接続されている。
【００７９】
シリコン基板５０の主表面５０ａにおいて、チャネル形成領域５３とは離間した位置での表層部にはＮ＋ドレイン領域５８が形成されている。チャネル形成領域５３とＮ＋ドレイン領域５８との間にはＬＯＣＯＳ酸化膜５７が形成されている。
【００８０】
シリコン基板５０の主表面５０ａからトレンチ５９が掘られている。トレンチ５９はその平面形状として長方形をなし、かつ、平面構造としてソース領域５４からドレイン領域５８に向かう方向においてソース領域５４とドレイン領域５８との間のチャネル形成領域５３を貫通するように形成されている。トレンチ５９の内面においてゲート絶縁膜としてのゲート酸化膜６０を介してトレンチゲート電極６１が形成されている。
【００８１】
また、本実施形態においては、チャネル形成領域５３の内方かつソース領域５４の外方でのシリコン基板５０の表層部において低濃度不純物拡散領域１０が形成されている。低濃度不純物拡散領域１０は、プレーナゲート電極５２の開口部５２ａからの自己整合的な拡散にて形成され、Ｎ型（第１導電型）で、かつソース領域５４よりも不純物濃度が低い。
【００８２】
ＬＤＭＯＳトランジスタのオン時には、Ｐチャネル形成領域５３におけるプレーナゲート電極５２に対向する部位およびトレンチゲート電極６１に対向する部位に反転層が形成される。そして、Ｎ＋ソース領域５４（低濃度不純物拡散領域１０）から、図中、電流（Ｉ）で示すように、Ｐチャネル形成領域５３におけるプレーナゲート電極５２に対向する部位（反転層）を通して、Ｎ型シリコン基板５０を介してＮ＋ドレイン領域５８に電流が流れる。また、Ｎ＋ソース領域５４（低濃度不純物拡散領域１０）から、図中、電流（ＩＩ）で示すように、Ｐチャネル形成領域５３におけるトレンチゲート電極６１に対向する部位（反転層）を通して、Ｎ型シリコン基板５０を介してＮ＋ドレイン領域５８に電流が流れる。このとき、電流経路は表面から離れた深い部分にまで形成され、そのためオン抵抗を小さくすることができる。このようにして、プレーナゲートとトレンチゲートの両方を利用したＬＤＭＯＳトランジスタにおいては、プレーナゲートのみのＬＤＭＯＳトランジスタに比べて、深く電流を流し、かつチャネル密度を向上することでオン抵抗の低減を実現することができる。
【００８３】
また、本ＬＤＭＯＳトランジスタにおいても、低濃度不純物拡散領域（Ｎ−領域）１０を設けることにより、オン抵抗の上昇を招くことなく耐圧を向上することができる。
（第４の実施の形態）
次に、第４の実施の形態を、第３の実施の形態との相違点を中心に説明する。
【００８４】
図１４には本実施形態における半導体装置を示す。
トランジスタの構成は図１３を用いて説明したのと同様であり、同一符号を付すことにより詳しい説明は省略する。ただし、本実施形態においては、低濃度不純物拡散領域（Ｎ−領域）１０が形成されておらず、その代わり以下の構造となっている。
【００８５】
本実施形態においてはプレーナゲート電極５２の開口部５２ａとトレンチ５９との関係として、平面形状において、プレーナゲート電極５２の開口部５２ａのコーナー部とトレンチ５９とが重なっている。
【００８６】
そして、ゲート電極開口部５２ａのコーナー部をトレンチ５９とオーバーラップさせることにより、チャネル形成領域５３を形成する不純物が拡散するときに、トレンチゲート電極６１にぶつかることで、拡散の２次元効果による低濃度化を抑制することができる。
【００８７】
つまり、比較例として図２２に示す半導体装置においては、チャネル形成領域５３を形成する不純物が拡散するときに、拡散の２次元効果によりゲート電極開口部５２ａの直線部に比べてコーナー部が低濃度化してしまう。図２２ではゲート電極の開口部５２ａが長方形でありコーナーが９０°であったが、図１４の本実施形態ではゲート電極の開口部５２ａを長方形状でなく長辺での両端部を幅広になるような形状とし（コーナーが９０°よりも小さな鋭角とし）このコーナー部とトレンチ５９とを重ならせている。これにより、コーナー部における２次元効果による低濃度化による不具合を回避することができる。
【００８８】
このようにして本実施形態ではゲート電極開口部５２ａのコーナー部においては自己整合的な拡散において横方向には不純物が拡散することができずにゲート電極開口部５２ａのコーナー部のチャネル濃度（不純物濃度）が高くなり、コーナー部のみパンチスルーについての閾値電圧Ｖｔを高く保つことができる。そのため、オン抵抗に影響するチャネル濃度（不純物濃度）を全体的に下げることができ、結果的にオン抵抗を低減することができる。また、専用のＮ−層の追加なしで、コーナー部の閾値電圧Ｖｔの低下を抑制できる。
【００８９】
上記実施形態によれば、以下のような効果を得ることができる。
プレーナゲート電極５２とトレンチゲート電極６１とを備えた半導体装置において、平面形状において、プレーナゲート電極５２の開口部５２ａのコーナー部とトレンチ５９とを重ならせるようにしたので、ゲート電極開口部５２ａのコーナー部においてはチャネル形成領域５３の自己整合的な拡散において横方向には不純物が拡散することができずにゲート電極開口部５２ａのコーナー部のチャネル濃度（不純物濃度）が高くなる。よって、従来では、チャネル濃度（不純物濃度）について、ゲート電極開口部のコーナー部は直線部に比べ低下してしまい、素子のパンチスルー耐圧を確保するためには、チャネル形成領域をより濃く設定する必要があり、そのために、素子動作時に大半の電流経路となるゲート電極開口部の直線部のチャネル形成領域を濃くすると、オン抵抗が上がってしまっていたが、本実施形態では、ゲート電極において直線部とコーナー部が形成された開口部を有し、このゲート電極の開口部からの自己整合的な拡散にてチャネル形成領域およびソース領域が形成された、ＬＤＭＯＳ構造を有する半導体装置において、オン抵抗の上昇を招くことなく耐圧を向上することができる。
【００９０】
図１４ではトレンチ５９の平面形状が長方形であったが、図１５に示すように、トレンチ５９の平面形状を長方形状でなく長辺での両端部を幅広になるような形状とし、平面形状において、プレーナゲート電極５２の開口部５２ａのコーナー部とトレンチ５９とを接するようにしてもよい。
【００９１】
これまでの説明においてはＮチャネルＬＤＭＯＳであったが、ＰチャネルＬＤＭＯＳに適用してもよい。即ち、これまでの説明においては第１導電型をＮ型とし、第２導電型をＰ型としたが、これを逆にして第１導電型をＰ型とし、第２導電型をＮ型としてもよい。具体的には、ソース領域についてはＮチャネルＬＤＭＯＳの場合にはＮ＋であるが、ＰチャネルＬＤＭＯＳの場合にはＰ＋であり、チャネル形成領域についてはＮチャネルＬＤＭＯＳの場合にはＰ型であるが、ＰチャネルＬＤＭＯＳの場合にはＮ型であり、低濃度不純物拡散領域１０についてはＮチャネルＬＤＭＯＳの場合にはＮ−であるが、ＰチャネルＬＤＭＯＳの場合にはＰ−である。
【図面の簡単な説明】
【００９２】
【図１】第１の実施形態における半導体装置の平面および断面構造を示す図。
【図２】ゲート電極開口部のエッジからの距離Ｌについての基板表面濃度を示す図。
【図３】ゲート電極開口部のエッジからの距離Ｌについての基板表面濃度を示す図。
【図４】（ａ）〜（ｅ）は第１の実施形態における半導体装置の製造工程を説明するための断面図。
【図５】イオン入射方向を説明するための図。
【図６】ゲート電極開口部での直線部を示す斜視図。
【図７】ゲート電極開口部での直線部におけるイオン注入状態を示す断面図。
【図８】ゲート電極開口部での直線部におけるイオン注入状態を示す平面図。
【図９】ゲート電極開口部でのコーナー部を示す斜視図。
【図１０】ゲート電極開口部でのコーナー部におけるイオン注入状態を示す平面図。
【図１１】（ａ）〜（ｄ）は第２の実施形態における半導体装置の製造工程を説明するための断面図。
【図１２】（ａ）〜（ｃ）は第２の実施形態における半導体装置の製造工程を説明するための断面図。
【図１３】第３の実施形態における半導体装置の平面および断面構造を示す図。
【図１４】第４の実施形態における半導体装置の平面および断面構造を示す図。
【図１５】半導体装置の平面および断面構造を示す図。
【図１６】背景技術を説明するための半導体装置の平面図。
【図１７】背景技術を説明するための図１６のＸ−Ｘ断面図。
【図１８】半導体装置の平面および断面構造を示す図。
【図１９】ゲート電極開口部のエッジからの距離Ｌについての基板表面濃度を示す図。
【図２０】閾値電圧とオン抵抗の関係の測定結果を示す図。
【図２１】（ａ）〜（ｅ）は比較のための半導体装置の製造工程を説明するための断面図。
【図２２】比較のための半導体装置の平面および断面構造を示す図。
【符号の説明】
【００９３】
１…Ｎ型シリコン基板、２…ゲート酸化膜、３…ゲート電極、３ａ…開口部、４…Ｐチャネル形成領域、５…Ｎ＋ソース領域、１０…低濃度不純物拡散領域、２０…サイドウォール、４９…ゲート電極、５０…Ｎ型シリコン基板、５０ａ…主表面、５１…ゲート酸化膜、５２…プレーナゲート電極、５２ａ…開口部、５３…チャネル形成領域、５４…Ｎ＋ソース領域、５９…トレンチ、６０…ゲート酸化膜、６１…トレンチゲート電極。
【図１】
2007128978.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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