(57)【要約】【課題】受信側ＦＦＴと送信側ＦＥＴを固定して用いるスイッチＭＭＩＣでは、それぞれのＦＥＴのピンチオフ電圧を異ならせ、送信側および受信側のスイッチング素子として適切な特性に設計すればよい。しかし、ＨＥＭＴにおいてリセスエッチングの深さ制御が困難であり、ピンチオフ電圧の再現性が悪い問題があった。【解決手段】エッチングストップ用のＩｎＧａＰ層を２層有する基板を使用する。ＩｎＧａＰ層とＡｌＧａＡｓ層の選択エッチングを使用することにより、再現性良く２種類のピンチオフ電圧を実現できる。また２種類のＨＥＭＴのゲート電極に埋め込みゲート電極構造を採用するが、ＰｔがＩｎＧａＰ層に拡散しないようにコントロールすることで、耐圧を大幅に向上できる。【選択図】    図３
2007194413.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性半導体基板と、該半導体基板上に積層された、バッファ層、第１電子供給層、チャネル層、第２電子供給層、第１ノンドープ層、第２ノンドープ層、第３ノンドープ層、安定層、キャップ層を含む複数の半導体層と、
前記半導体層に設けられた動作領域と、
前記動作領域上に設けられ、それぞれソース電極およびドレイン電極を有する第１スイッチング素子及び第２スイッチング素子と、を具備し、
前記第１スイッチング素子の第１ゲート電極は、前記動作領域の前記第１ノンドープ層の表面に設けられ、
前記第２スイッチング素子の第２ゲート電極は、前記動作領域の前記第３ノンドープ層の表面に設けられて一部が該第３ノンドープ層内に埋め込まれ、
前記第２スイッチング素子は、前記第１スイッチング素子より大きいピンチオフ電圧を有することを特徴とする化合物半導体スイッチ回路装置。
【請求項２】
前記第３ノンドープ層は、前記第２ノンドープ層、前記安定層のいずれよりも厚みが厚いことを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項３】
前記第１スイッチング素子および前記第２スイッチング素子の前記ソース電極が共通で接続する入力端子と、前記第１および第２スイッチング素子の前記ドレイン電極がそれぞれ接続する第１出力端子および第２出力端子と、を有し、
前記第１ゲート電極および前記第２ゲート電極に印加する制御信号により、前記入力端子および前記第１出力端子間、または前記入力端子および第２出力端子間のいずれかに信号経路を形成することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項４】
前記第１スイッチング素子を受信側スイッチング素子とし、前記第２スイッチング素子を送信側スイッチング素子とすることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項５】
前記第１スイッチング素子は、ＦＥＴを多段接続してなることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項６】
前記第１スイッチング素子は複数並列接続されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項７】
前記第１スイッチング素子および前記第２スイッチング素子のゲート幅はいずれも３００μｍ以下であることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項８】
前記第２スイッチング素子のＩｄｓｓは前記第１スイッチング素子のＩｄｓｓより大きいことを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項９】
前記第２スイッチング素子に所定の必要最大電力を通過させる際、該所定の必要最大電力に耐えられる程度に前記第１スイッチング素子に印加される逆バイアス電圧と該第１スイッチング素子の前記ピンチオフ電圧との差が大きいことを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体スイッチ回路装置に係り、特に高周波スイッチング用途に用いられる化合物半導体スイッチ回路装置に関する。
【背景技術】
【０００２】
複数のスイッチング素子を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）において、それぞれのスイッチング素子を例えば送信側スイッチング素子と受信側スイッチング素子とに固定して使用する場合がある。このような場合、各スイッチング素子の出力端子を通過する電力に応じて、それぞれ最低限必要な特性を確保すれば良く、１つのスイッチＭＭＩＣを構成する複数のスイッチング素子を全て同じ特性に設計する必要はない。
【０００３】
例えば、ＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）スイッチＭＭＩＣにおいて、スイッチング素子となる２つのＦＥＴをイオン注入により形成し、チャネル層の深さによりそれぞれのＦＥＴのピンチオフ電圧Ｖｐを異ならせている（例えば特許文献１参照。）。
【０００４】
また、異なるピンチオフ電圧Ｖｐを有する２つのＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）を同一基板に集積したＭＭＩＣも知られている。この場合は、それぞれのＨＥＭＴのゲート電極を形成する半導体層のエッチング深さによりピンチオフ電圧Ｖｐを異ならせている（例えば特許文献２参照。）。
【特許文献１】特開２００２−２８９７９０号公報
【特許文献２】特公平１−２３９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１では、基板にイオン注入することによりチャネル層を形成している。そして、この場合に小さいピンチオフ電圧Ｖｐを得るにはチャネル層の深さを浅くする必要がある。しかし不純物のイオン注入が浅い場合、チャネル層表面の不安定要因の影響を受けやすく、ピンチオフ電圧Ｖｐの再現性が悪い問題がある。
【０００６】
一方、特許文献２の如く、同一基板に設けた２つのＨＥＭＴにおいてピンチオフ電圧Ｖｐを異ならせる場合、それぞれのゲート電極を形成する半導体層のリセスエッチングを行い、そのリセスエッチングの深さの違いによって、異なるピンチオフ電圧Ｖｐを実現している。この場合、例えば数ｎｍのリセスエッチング量の精度が必要とされるが、エッチングの精度が十分でない場合が多く、ピンチオフ電圧Ｖｐの再現性が悪い問題もあった。
【課題を解決するための手段】
【０００７】
本発明は、係る課題に鑑みてなされ、第１に、半絶縁性半導体基板と、該半導体基板上に積層された、バッファ層、第１電子供給層、チャネル層、第２電子供給層、第１ノンドープ層、第２ノンドープ層、第３ノンドープ層、安定層、キャップ層を含む複数の半導体層と、前記半導体層に設けられた動作領域と、前記動作領域上に設けられ、それぞれソース電極およびドレイン電極を有する第１スイッチング素子及び第２スイッチング素子と、を具備し、前記第１スイッチング素子の第１ゲート電極は、前記動作領域の前記第１ノンドープ層の表面に設けられ、前記第２スイッチング素子の第２ゲート電極は、前記動作領域の前記第３ノンドープ層の表面に設けられて一部が該第３ノンドープ層内に埋め込まれ、前記第２スイッチング素子は、前記第１スイッチング素子より大きいピンチオフ電圧を有することにより解決するものである。
【発明の効果】
【０００８】
本発明によれば、第１にエッチングストップ用の２層のＩｎＧａＰ層をＡｌＧａＡｓ層と交互に配置した基板に、それぞれ異なるピンチオフ電圧Ｖｐを有する複数のＨＥＭＴを形成する。ＩｎＧａＰ層とＡｌＧａＡｓ層の選択エッチングにより、ウェットエッチングであっても再現性良く異なるピンチオフ電圧Ｖｐを得ることができる。
【０００９】
また、ゲート電極の金属層としてＰｔを含む多層金属層を用い、Ｐｔの一部を動作領域に埋め込む埋め込みゲート電極構造を採用する。Ｐｔの拡散をＡｌＧａＡｓ層内に留まらせることにより、ＰｔのＩｎＧａＰ層表面での異常拡散を防止する。これにより、耐圧を大幅に改善することができる。
【００１０】
また、第１スイッチング素子を受信側スイッチング素子とし、第２スイッチング素子を送信側スイッチング素子としてそれぞれ異なるピンチオフ電圧Ｖｐにする。これにより、第２スイッチング素子では必要最大電力である２０ｄＢｍを出力でき、第１スイッチング素子では、必要最大電力である２０ｄＢｍを十分遮断することができる。
【００１１】
更に、上記の場合において、第１および第２スイッチング素子のゲート幅Ｗｇをいずれも２００μｍにすることができ、チップサイズの小型化が実現できる。
【発明を実施するための最良の形態】
【００１２】
図１から図２６を参照し、本発明の実施形態について詳細に説明する。
【００１３】
図１から図７は、本発明の第１の実施形態であり、スイッチ回路装置としてＳＰＤＴスイッチＭＭＩＣを例に説明する。図１はＳＰＤＴスイッチＭＭＩＣの回路図を示している。
【００１４】
それぞれ第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２となるＦＥＴ（ＨＥＭＴ）１、ＦＥＴ（ＨＥＭＴ）２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが制御抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮ、Ｌレベルの信号が印加されたＦＥＴがＯＦＦすることにより、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間または共通入力端子ＩＮ−第２出力端子ＯＵＴ２間のいずれかに高周波信号経路を形成する。制御抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００１５】
図２は、この化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【００１６】
基板の中央部に、第１スイッチング素子ＳＷ１であるＦＥＴ（ＨＥＭＴ）１および第２スイッチング素子ＳＷ２であるＦＥＴ（ＨＥＭＴ）２を配置し、各ＦＥＴのゲート電極に制御抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２にそれぞれ対応する、共通入力端子パッドＩ、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第１制御端子パッドＣ１、第２制御端子パッドＣ２が基板の周辺に設けられている。なお、点線で示した第２層目の金属層による配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）１２０（１２０ａ、１２０ｂ）であり、実線で示した第３層目の金属層による配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０である。第１層目の金属層となる、基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図２では、パッド金属層と重なるために図示されていない。
【００１７】
まず、ＦＥＴ１について説明する。ＦＥＴ１は一点鎖線で囲まれる長方形状の動作領域１００に形成される。下側から伸びる櫛歯状の２本のパッド金属層１３０が出力端子ＯＵＴ１に接続される第２ドレイン電極１３６（あるいは第２ソース電極１３５）であり、この下にオーミック金属層で形成される第１ドレイン電極（あるいは第１ソース電極）がある。また上側から伸びる櫛歯状の２本のパッド金属層１３０が共通入力端子ＩＮに接続される第２ソース電極１３５（あるいは第２ドレイン電極１３６）であり、この下にオーミック金属層で形成される第１ソース電極（あるいは第１ドレイン電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層１２０ａで形成される第１ゲート電極１２７が動作領域１００上に３本の櫛歯形状に配置されている。なお、上側から伸びる真中の櫛歯の第２ソース電極１３５（あるいは第２ドレイン電極１３６）はＦＥＴ１とＦＥＴ２とで共用しており、小型化に寄与している。
【００１８】
ここで、ＦＥＴ１第１ゲート電極１２７のゲート幅Ｗｇは、２００μｍである。２．４ＧＨｚ以上の高周波では、ゲート幅Ｗｇを縮小することによる挿入損失(Insertion Loss)の悪化はわずかである。そこで、ゲート幅Ｗｇを縮小して所定のアイソレーション(Isolation)を確保することを優先する。これにより、チップサイズを大幅に縮小できる。
【００１９】
ＦＥＴ２は、断面図においては第２ゲート電極１２８が形成される半導体層がＦＥＴ１と異なっているが（後述）、平面図においてはＦＥＴ１と同様であるので説明は省略する。
【００２０】
本実施形態のスイッチＭＭＩＣは、第１制御端子パッドＣ１および第２制御端子パッドＣ２を介して第１ゲート電極１２７および第２ゲート電極１２８に印加される制御信号により、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間または共通入力端子ＩＮ−第２出力端子ＯＵＴ２間に高周波信号経路を形成する。すなわちいずれかのＦＥＴがオンの場合、他方がオフとなる。そこで、送信側スイッチング素子と受信側スイッチング素子を固定し、それぞれの特性を送信、受信の信号レベルに合致させる。従って平面パターンでは、ＦＥＴ１およびＦＥＴ２はチップの中心に対して対称なパターンであるが、それぞれ異なる受信信号および送信信号のレベルに合致させた非対称な特性に設計する。ここでは、ＦＥＴ１を受信側スイッチング素子とし、ＦＥＴ２を送信側スイッチング素子とする。
【００２１】
図３の断面図を参照して具体的に説明する。図３（Ａ）は図２のａ−ａ線で示すＦＥＴ１の断面図である。図３（Ｂ）は、図２のｂ−ｂ線で示すＦＥＴ２の断面図である。
【００２２】
図３（Ａ）のごとく、ＨＥＭＴの基板３０は、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層してなる。複数の半導体層は、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、第１ノンドープ層４１、第２ノンドープ層４２、第３ノンドープ層４３、安定層４４、キャップ層３７である。
【００２３】
電子供給層３３は第１電子供給層３３ａおよび第２電子供給層３３ｂの２層があり、それぞれチャネル層３５の上下に配置される。また、チャネル層３５と各電子供給層３３間にはスペーサ層３４が配置される。キャップ層となるｎ＋型ＧａＡｓ層３７は、最上層に積層される。
【００２４】
バッファ層３２は、不純物が添加されていない高抵抗層であり、その厚みは、数千Å程度である。
【００２５】
電子供給層３３（第１電子供給層３３ａ、第２電子供給層３３ｂ）は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また、電子供給層３３のｎ＋型ＡｌＧａＡｓ層のｎ型不純物（例えばＳｉ）の不純物濃度は、ピンチオフ電圧Ｖｐ、オン抵抗Ｒｏｎ、耐圧に関係し、本実施形態では３．３×１０１８ｃｍ−３とする。
【００２６】
このような構造により、電子供給層３３であるｎ＋型ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
【００２７】
また、本実施形態では、チャネル層３５の上下に、第１電子供給層３３ａおよび第２電子供給層３３ｂを配置する。このようなダブルへテロ接合構造とすることにより、キャリア密度が増えオン抵抗Ｒｏｎを非常に小さくできる。
【００２８】
第１ノンドープ層４１は、第２電子供給層３３ｂと当接してその上に設けられ、第１ゲート電極１２７をその表面に形成する。第１ノンドープ層４１の厚みはＦＥＴ（ＨＥＭＴ）１の所定の耐圧とピンチオフ電圧を確保できるよう設計されている。また、第１ノンドープ層４１は第２電子供給層３３ｂと格子整合する。第１ノンドープ層４１はノンドープのＡｌＧａＡｓ層であり厚みは２８０Åである。チャネル層３５に近い部分に結晶歪みが少しでも発生する場合があると、良好なＨＥＭＴの特性を再現性良く得ることができない。しかし第１ノンドープ層４１は、チャネル層３５に近い第２電子供給層３３ｂと同じＡｌＧａＡｓ層のため、チャネル層３５に近い部分に結晶歪みが発生する要素を完全に無くすことができる。また、ＡｌＧａＡｓ層はＩｎＧａＰ層と比較して結晶成長が安定している。従ってＡｌＧａＡｓ層に第１ゲート電極１２７を形成することにより、ＦＥＴ１の特性を安定して得られる効果もある。
【００２９】
第２ノンドープ層４２は、第１ノンドープ層４１と当接してその上に設けられ、第１ノンドープ層と格子整合する。第２ノンドープ層４２はノンドープのＩｎＧａＰ層であり厚みは１０Åである。又、第２ノンドープ層４２は、その上に当接する第３ノンドープ層４３のエッチングストップ層として機能する。
【００３０】
第３ノンドープ層４３は、第２ノンドープ層４２と当接してその上に設けられ、第２ノンドープ層と格子整合する。第３ノンドープ層４３はノンドープのＡｌＧａＡｓ層であり厚みは１３０Åである。
【００３１】
第１乃至第３ノンドープ層のトータル厚みはＦＥＴ２の所定の耐圧とピンチオフ電圧が得られるよう設計されている。
【００３２】
安定層４４は、第３ノンドープ層４３と当接してその上に設けられ、第３ノンドープ層と格子整合する。また、安定層４４はその上層のキャップ層３７とも格子整合する。安定層４４は、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なノンドープＩｎＧａＰ層またはドープドＩｎＧａＰ層であり、厚みは１００Åである。後に詳述するが、キャップ層３７のエッチングマスクとして使用した窒化膜をプラズマエッチングする際、動作領域１００表面は安定層４４で覆われている。安定層４４は化学的に安定なＩｎＧａＰ層のため動作領域１００がプラズマダメージを受けないよう動作領域１００を保護することができる。安定層４４の厚みは１００Åあればプラズマダメージから動作領域１００を十分保護できる。又、安定層４４は、ＧａＡｓ層であるキャップ層３７のエッチングストップ層としても機能する。
【００３３】
本実施形態では、エッチングストップ層となるＩｎＧａＰ層とＡｌＧａＡｓ層を繰り返し積層した構造とすることにより、所定のピンチオフ電圧Ｖｐを容易に且つ再現性よく実現することができる。
【００３４】
また、ＩｎＧａＰ層をＧａＡｓ層およびノンドープＡｌＧａＡｓ層と格子整合させることにより、結晶の歪みを回避し、スリットなどの結晶欠陥を防止できる。
【００３５】
キャップ層３７の厚みは６００Å以上、不純物濃度は、２×１０１８ｃｍ−３以上であり、好適には厚みが１０００Å程度、不純物濃度が３×１０１８ｃｍ−３以上である。
【００３６】
キャップ層３７は所望の形状にパターンニングされ、第１ソース電極１１５および第１ドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。第１ソース電極１１５および第１ドレイン電極１１６上には、パッド金属層１３０で形成される第２ソース電極１３５、第２ドレイン電極１３６がそれぞれコンタクトする。また、ＦＥＴ１では第２ノンドープ層４２、第３ノンドープ層４３、安定層４４もキャップ層３７と同じ形状にパターンニングされる。
【００３７】
ＦＥＴ１の動作領域１００は、バッファ層３２に達する絶縁化領域（ここでは不図示）で、例えば抵抗などのスイッチ回路装置の他の素子と分離される。以下、動作領域１００とは、絶縁化領域で分離され、ＨＥＭＴのソース電極１１５、１３５、ドレイン電極１１６、１３６および第１ゲート電極１２７が配置される領域の半導体層をいう。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、第１〜第３ノンドープ層４１〜４３、安定層４４、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域が動作領域１００となる。
【００３８】
本実施形態では、後に詳述するが安定層４４が製造工程中にプラズマエッチングのダメージを受ける。そこで、ダメージを受けた安定層４４を除去し、さらに所望のピンチオフ電圧Ｖｐを得るために清浄な第１ノンドープ層４１を露出する。
【００３９】
第１ゲート電極１２７は、ソース領域３７ｓおよびドレイン領域３７ｄ間の動作領域１００の第１ノンドープ層４１表面にゲート金属層１２０ａの蒸着により形成される。ゲート金属層１２０ａは、例えばＰｔ（白金）／Ｍｏ(モリブデン)である。第１ゲート電極１２７は、蒸着金属の最下層金属（Ｐｔ）の一部を熱処理により動作領域１００表面に埋め込んだ、埋め込みゲート電極構造を採用する。埋め込まれたＰｔ（以下この領域を第１埋め込み部１２７ｂと称する）は、第１ノンドープ層４１内にあり、第１ゲート電極１２７および第１埋め込み部１２７ｂは、第１ノンドープ層４１とショットキー接合を形成する。
【００４０】
すなわち、第１埋め込み部１２７ｂは、第１ゲート電極１２７の一部として機能する。ＦＥＴ１のピンチオフ電圧Ｖｐは第１ゲート電極１２７の底部の位置により決定するが、埋め込みゲート電極構造の場合は、ＦＥＴ１のピンチオフ電圧Ｖｐは第１埋め込み部１２７ｂの深さ（底部の位置）により決定する。
【００４１】
また埋め込みゲート構造の場合、動作領域１００に拡散したＰｔの端部が所定の曲率半径を持つ連続した曲線（湾曲）形状となるため、電界集中を緩和し耐圧を向上させる効果があるが、これについては後述する。
【００４２】
第１ゲート電極１２７を構成するゲート金属層１２０ａ（Ｐｔ／Ｍｏ）の蒸着膜厚はＰｔが５０Å、Ｍｏが５０Åである。そして、第１埋め込み部１２７ｂの深さは１２０Åであり、その底部は第１ノンドープ層４１内にある。これによりピンチオフ電圧Ｖｐ＝−１．１Ｖを実現している。
【００４３】
図３（Ｂ）の如く、ＦＥＴ（ＨＥＭＴ）２は、第２ゲート電極１２８が形成される半導体層が異なるのみで、他はＦＥＴ１側と同様である。従って同一構成要素は同一符号とし、重複箇所の説明は省略する。
【００４４】
ＦＥＴ２の動作領域１００は、ＦＥＴ１と同様に絶縁化領域（不図示）で分離され、ＨＥＭＴのソース電極１１５、１３５、ドレイン電極１１６、１３６および第２ゲート電極１２８が配置される領域の半導体層をいう。
【００４５】
前述の如く安定層４４が製造工程中にプラズマエッチングのダメージを受けるため、ダメージを受けた安定層４４を除去し、清浄な第３ノンドープ層４３に第２ゲート電極１２８を形成する。すなわち、ＦＥＴ２においては安定層４４がキャップ層３７と同じパターンでエッチングされ、第２ゲート電極１２８は、ソース領域３７ｓ、ドレイン領域３７ｄ間に露出した第３ノンドープ層４３表面にゲート金属層１２０ｂ（Ｐｔ／Ｍｏ）の蒸着により形成される。第２ゲート電極１２８も、第３ノンドープ層４３すなわちＡｌＧａＡｓ層上に形成されるため、ＦＥＴ２の特性を安定して得られる。
【００４６】
また、第２ゲート電極１２８も埋め込みゲート電極構造を採用する。埋め込まれたＰｔ（以下この領域を第２埋め込み部１２８ｂと称する）は、第３ノンドープ層４３内に位置し、第２ゲート電極１２８および第２埋め込み部１２８ｂは、第３ノンドープ層４３とショットキー接合を形成する。
【００４７】
第２ゲート電極１２８を構成するゲート金属層１２０ｂ（Ｐｔ／Ｍｏ）の蒸着膜厚はＰｔが５０Å、Ｍｏが５０Åである。そして、第２埋め込み部１２８ｂの深さは１２０Åであり、その底部は第３ノンドープ層４３内に位置する。これによりピンチオフ電圧Ｖｐ＝−２．２Ｖを実現している。
【００４８】
ゲート金属層１２０ａ、１２０ｂは、Ｐｔに引き続き連続してＭｏなどの、Ｐｔ埋め込み熱処理においてＧａＡｓと反応しない金属を蒸着することが望ましい。ゲート電極をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。
【００４９】
またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。
【００５０】
尚、熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷ（タングステン）も考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えられずリフトオフによる形成も不可能である。
【００５１】
Ｐｔはその蒸着膜厚が約１１０Å以下の場合、Ｐｔの埋め込み深さ（埋め込み部の深さ）は常に蒸着膜厚の２．４倍となり、リニアな特性を示す。したがって、蒸着膜厚が約１１０Å以下であれば、Ｐｔの蒸着膜厚のみで一義的に埋め込み部の深さを制御することができ、すなわちピンチオフ電圧Ｖｐの制御が可能となる。
【００５２】
本実施形態では、第１ゲート電極１２７および第２ゲート電極１２８に埋め込みゲート電極構造を採用し、生産ばらつきも考慮してＰｔ蒸着膜厚設定をいずれも１００Å以下とした。ピンチオフ電圧Ｖｐのばらつき（以下Ｖｐばらつき）は蒸着膜厚ばらつきに比例するので、蒸着膜厚を薄くする程Ｖｐばらつきの低減に有利となる。  
【００５３】
一方で、ＥＢ蒸着機での蒸着においてＰｔ蒸着はかなり大きなパワーを必要とする。これは、Ｐｔの蒸着膜厚が薄過ぎると膜厚の制御性が悪いことを意味する。つまりＰｔ蒸着膜厚を４０Åより薄くすると、蒸着そのものが数秒で終わってしまう。蒸着開始直後は蒸着膜厚のレート（１秒間に蒸着される膜厚）が不安定なため、逆に蒸着膜厚のばらつきが大きくなってしまう。
【００５４】
すなわち、Ｐｔ蒸着膜厚が４０Å以上１００Å以下であれば、Ｐｔ蒸着膜厚で埋め込み部の底部の位置を制御することができ、Ｖｐを一義的にかつ再現性良く制御することが可能となる。
【００５５】
また、ＦＥＴ１とＦＥＴ２のピンチオフ電圧Ｖｐに応じて、それぞれ所望の深さに第１埋め込み部１２７ｂ、１２８ｂの底部が位置するように、第１ノンドープ層４１、第２ノンドープ層４２、第３ノンドープ層４３の厚みとゲート金属層１２０ａ、１２０ｂの蒸着膜厚を設定する。
【００５６】
第１ノンドープ層４１、第３ノンドープ層４３はＡｌＧａＡｓ層であり、第２ノンドープ層４２、安定層４４はＩｎＧａＰ層である。ＩｎＧａＰ層とＡｌＧａＡｓ層はエッチングの選択比が高いため、ウェットエッチングで容易に所望の層の表面を露出させることができる。また、上記の如く、Ｐｔ蒸着膜厚は４０Å以上１００Å以下であれば、Ｐｔ蒸着膜厚で埋め込み部の底部の位置を制御することができる。埋め込み部はゲート電極として作用するため、実質的に蒸着金属よりなる第１ゲート電極１２７および第２ゲート電極１２８の底部をそれぞれの第１埋め込み部１２７ｂ、１２８ｂの厚み分だけ深い位置に設けたことと同等となる。
【００５７】
つまり、例えば第１埋め込み部１２７ｂの底部を第１ノンドープ層４１内に位置させ、第２埋め込み部１２８ｂの底部を、第３ノンドープ層４３内に位置させることにより受信側スイッチング素子および送信側スイッチング素子の特性として適切な、ＦＥＴ１、ＦＥＴ２のピンチオフ電圧を得ることができる。受信側スイッチング素子と送信側スイッチング素子の特性については、後述する。
【００５８】
そして、この場合、第１ゲート電極１２７および第２ゲート電極１２８（ゲート金属層）を形成する位置（半導体層表面）は、ウェットエッチングにより制御が容易であり、第１埋め込み部１２７ｂ、第２埋め込み部１２８ｂの深さはＰｔ蒸着膜厚で一義的に制御できる。すなわち、本実施形態ではＦＥＴ１およびＦＥＴ２のそれぞれについて所定のピンチオフ電圧Ｖｐを容易に且つ再現性よく実現することができる。
【００５９】
スイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極自体の抵抗値は高くても問題ない。従って、例えばＰｔ４０〜６０Å／Ｍｏ５０Åというゲート金属構造が好適である。
【００６０】
以下、ゲート金属の蒸着膜厚と、第１〜第３ノンドープ層４１〜４３の厚みについて更に説明する。
【００６１】
ＨＥＭＴのＶｐばらつきの要求規格は、最大で±０．２Ｖである。また、ＨＥＭＴのゲート電極底部の高さのばらつき約１０〜１５Åが、ＨＥＭＴのＶｐばらつき０．１Ｖに相当する。埋め込みゲート電極構造の場合は、埋め込み部の底部がゲート電極底部に相当する。以下ゲート電極底部の高さのばらつきを、埋め込み部のばらつきＧＤと称する。すなわち、埋め込み部のばらつきＧＤの要求規格は、最大で±２０〜３０Å程度の範囲内となる。
【００６２】
例えば、蒸着膜厚が６０Åの場合、最大で±１０％の生産ばらつきによって蒸着膜厚は±６Åばらつく。このとき、埋め込み深さのばらつき、すなわち埋め込み部のばらつきＧＤはその２．４倍で、１４．４［Å］となる。従って、蒸着膜厚が６０Å以下であれば、埋め込み部のばらつきＧＤの要求規格である最大で±２０Å〜３０Å程度内に十分入り、Ｖｐばらつきの要求規格である最大で±０．２Ｖを達成できる。そして、既述の如く、埋め込み部のばらつきＧＤの約１０〜１５ÅがＶｐばらつき０．１Ｖに相当する。
【００６３】
つまり、埋め込み部のばらつきＧＤが１５ÅでＶｐが０．１Ｖ変化する比率であれば、Ｖｐが±０．０９６Ｖ（＝（０．１［Ｖ］／１５［Å］）×１４．４［Å］）ばらつくことになる。また、埋め込み部のばらつきＧＤが１０ÅでＶｐが０．１Ｖ変化する比率であれば、Ｖｐは±０．１４４Ｖ（＝（０．１［Ｖ］／１０［Å］）×１４．４［Å］）ばらつく。つまり蒸着膜厚が上限の６０Åの場合であってもＶｐばらつきは±０．０９６〜０．１４４Ｖとなる。従ってＶｐばらつきの要求規格である最大で±０．２Ｖを達成できる。
【００６４】
Ｐｔの埋め込み深さは最低でも４０×２．４＝９６Å、最大で６０×２．４Å、すなわち９６Å〜１４４Åの深さが必要となる。埋め込みゲート構造の場合にはその分ゲート電極の底部が表面から下がる。従って、表面から下がる深さを考慮して、埋め込み部の底部が位置するエピタキシャル層の厚みを設計する必要がある。すなわちＦＥＴ１の所定のピンチオフ電圧Ｖｐを得るため第１ノンドープ層４１の厚みを設計し、ＦＥＴ２の所定のピンチオフ電圧Ｖｐを得るため第１乃至第３ノンドープ層のトータルの厚みを設計する。
【００６５】
本実施形態では、ＦＥＴ１およびＦＥＴ２のピンチオフ電圧Ｖｐをそれぞれ−１．１Ｖ、−２．２Ｖに設定する。更に、ＦＥＴ２の第２埋め込み部１２８ｂを第３ノンドープ層４３内に位置させる必要がある。従って、第３ノンドープ層４３の厚みを１３０Åとする。そして第２ノンドープ層４２の厚みを１０Åとし、第１ノンドープ層４１の厚みを２８０Åとしている。更に、ＡｌＧａＡｓ層とＩｎＧａＰ層の選択エッチングにより、第１ゲート電極１２７および第２ゲート電極１２８の形成位置を決定している。
【００６６】
このとき、Ｐｔ蒸着膜厚がある値に固定されていると設計に制限が加わる。具体的には例えばＦＥＴ２の第２ゲート電極１２８の底部（第２埋め込み部１２８ｂ）の位置が決まってしまう。
【００６７】
しかし、４０Å〜６０Åの範囲の蒸着膜厚設定によりピンチオフ電圧Ｖｐを微調整することができる。すなわち、このときのＶｐばらつきは最大でも±０．０９６Ｖ〜０．１４４Ｖとなり、ＦＥＴ１、ＦＥＴ２共に要求されるＶｐばらつきの最大で±０．２Ｖ程度に十分収めることができる。
【００６８】
つまり、Ｐｔの蒸着膜厚に２０Å程度の自由度があるため、ＦＥＴ２の第２埋め込み部１２８ｂの底部を、第３ノンドープ層４３中のいずれの深さに位置させるかをある程度自由に選択することができる。
【００６９】
換言すれば第１ノンドープ層４１、第２ノンドープ層４２および第３ノンドープ層４３の厚みを最適化することにより、Ｖｐの基本設計はエピタキシャル層の厚みの設定で行い、Ｐｔ蒸着膜厚の設定によってＶｐの微調整が可能である。
【００７０】
また、ＦＥＴ２はＦＥＴ１よりピンチオフ電圧Ｖｐが大きいので、第２ゲート電極１２８を形成する位置を第１ゲート電極１２７の形成位置より上方に持っていく必要がある。つまり、第１ゲート電極１２７を形成する第１ノンドープ層４１上に、ＡｌＧａＡｓとの選択エッチングが可能な第２ノンドープ層（ＩｎＧａＰ層）４２を所定の厚みに積層する。さらに、第２ノンドープ層４２上にＩｎＧａＰ層との選択エッチングが可能な第３ノンドープ層４３（ＡｌＧａＡｓ層）を積層し、第３ノンドープ層４３表面に第２ゲート電極１２８を形成する。
【００７１】
第２ノンドープ層４２は第３ノンドープ層４３をエッチングする際のエッチングストップ層である。また、第３ノンドープ層４３は、第１ゲート電極１２７より高い位置に第２ゲート電極１２８を設けると共に、プラズマダメージを受けた安定層４４を選択エッチングにより除去し、清浄なノンドープ層に第２ゲート電極１２８を形成するために設けられる。
【００７２】
更に、本実施形態ではチャネル層３５の上下に電子供給層３３を配置したダブルへテロ接合構造を採用しており、更に電子供給層３３の上に第１ノンドープ層４１〜第３ノンドープ層４３が設けられる。
【００７３】
第２ゲート電極１２８は、第３ノンドープ層４３上に形成するが、第２ゲート電極１２８から第２電子供給層３３ｂに至るまでの間に不純物が添加された層が配置されず、実質的に電子供給層３３に連続する第１ノンドープ層４１内に、第２ゲート電極１２８が設けられたこととなる。
【００７４】
このように、ダブルへテロ接合構造で、電子供給層３３に連続するノンドープ層にゲート電極が設けられた構造により、ＦＥＴ２は所定の耐圧を確保しながら非常に低いオン抵抗を実現することができる。すなわち１０Ｖのゲート耐圧を有しながら、Ｐｔ埋め込みゲート構造、ダブルへテロ接合構造、電子供給層からゲート電極までをすべてノンドープ層とする構造、を採用することにより、電子供給層の濃度を３．３×１０１８ｃｍ−３まで上げることができる。この結果ピンチオフ電圧Ｖｐ＝−２．２Ｖにおいてゲート幅１ｍｍあたりのオン抵抗としてゲート電圧Ｖｇ＝０Ｖでオン抵抗Ｒｏｎ＝０．９Ω／ｍｍを実現した。このオン抵抗の値はスイッチ用ＨＥＭＴとしては極めて低いといえる。
【００７５】
一方、ＦＥＴ１においても、Ｐｔを埋め込んだ埋め込みゲート構造を採用する。埋め込みゲート構造とすることでＡｌＧａＡｓ層表面に多く分布する表面欠陥準位の影響を大幅に減らすことができる。
【００７６】
更に本実施形態では、埋め込みゲート電極構造を採用し、ＰｔはＡｌＧａＡｓ層のみに拡散させる。また安定層４４をエッチングし、清浄なノンドープ層（第１ノンドープ層４１または第３ノンドープ層４３）にそれぞれ第１ゲート電極１２７、第２ゲート電極１２８を設ける。これにより耐圧を大幅に向上できる。
【００７７】
図４および図５を参照し、更に説明する。図４は、本実施形態との比較のために埋め込みゲート電極構造において、ＰｔをＩｎＧａＰ層に拡散した場合を示す。また図５は、第２ゲート電極１２８部分の拡大図である。図５（Ａ）は、本実施形態の場合を示し、図５（Ｂ）は比較のために第２ゲート電極１２８を安定層４４上に設けた場合を示す。
【００７８】
図４を参照し、ＩｎＧａＰ層に第２ゲート電極１２８の一部を埋め込む場合を示す。埋め込みゲート電極構造を採用する場合には、ゲート金属層１２０ｂ(Ｐｔ／Ｍｏ)を、例えば第２ノンドープ層（ＩｎＧａＰ層）４２に蒸着し、Ｐｔを拡散して第２埋め込み部１２８ｂ’を形成する。埋め込み部１２８ｂ’は拡散領域であるため、本来であれば半導体層表面から所定の曲率で外側に向かって湾曲した形状に形成され、耐圧の向上に寄与できるとされていた。
【００７９】
しかし、このようにＩｎＧａＰ層４２表面にＰｔを拡散させたものを実際に観察すると、図４（Ａ）の如くＰｔがＩｎＧａＰ層４２表面で異常拡散し、端部（Ｘ点）が尖った形状となっていることが判明した。すなわち、第２埋め込み部１２８ｂ’は、断面形状において外側に所定の曲率を有する湾曲形状とはならないことがわかった。
【００８０】
また、図４（Ｂ）には、第３ノンドープ層（ＡｌＧａＡｓ層）４３上に第２ゲート電極１２８を形成し、第２埋め込み部１２８ｂ’を第１ノンドープ層（ＡｌＧａＡｓ層）４１まで拡散する場合を示す。このように、ＩｎＧａＰ層４２に直接第２ゲート電極１２８がコンタクトしない場合であっても、ＡｌＧａＡｓ層４３を貫通して拡散したＰｔがＩｎＧａＰ層４２に到達すると、その表面で異常拡散を起こすことがわかった。すなわち、ＩｎＧａＰ層４２の表面ではＰｔが異常拡散するため、何れの場合もＸ点で電界集中が発生し、所定の耐圧を確保することができない問題となる。
【００８１】
そこで本実施形態では、図５（Ａ）の如く、ゲート金属層１２０ｂを第３ノンドープ層４３表面に蒸着、リフトオフしてゲート電極１２８を形成する。そして最下層金属のＰｔを第３ノンドープ層４３中に拡散し、第２埋め込み部１２８ｂを形成している。これにより、ＰｔのＩｎＧａＰ層への拡散を回避できる。すなわち、第２埋め込み部１２８ｂは、半導体層表面から所定の曲率で外側に向かって湾曲した形状に形成され、耐圧の向上に寄与できる。
【００８２】
第２埋め込み部１２８ｂの深さは、ＦＥＴ２のピンチオフ電圧Ｖｐの要求値により決定するので、これに応じて、第２ゲート電極１２８を構成するＰｔの蒸着膜厚と、第３ノンドープ層４３の厚みを決定する。具体的には、Ｐｔの蒸着膜厚を５０Åとし、第２埋め込み部１２８ｂ深さを１２０Åとする。そして第３ノンドープ層４３の厚みは、第２ノンドープ層４２および安定層４４の何れの厚みより厚く、１３０Åとする。
【００８３】
第１ノンドープ層４１〜第３ノンドープ層の具体的な厚みは上記の通りであるが、それぞれの半導体層の厚みの設計の一例について更に説明する。
【００８４】
既述の如く、第２電子供給層３３ｂはＦＥＴ２が最大限の特性が得られるよう設計され、本実施形態では第２電子供給層３３ｂの不純物濃度は３．３×１０１８ｃｍ−３とする。
【００８５】
まずＦＥＴ１を設計し、第１ノンドープ層４１の厚みを決定する。ＦＥＴ１のピンチオフ電圧Ｖｐは−１．１Ｖとする。このとき第１ゲート電極１２７の底部が第１ノンドープ層中で第２電子供給層３３ｂ表面から１６０Å上方に位置する必要がある。第１ゲート電極１２７のＰｔ蒸着厚みを５０Åとすると、第１埋め込み部１２７ｂの深さはＰｔ蒸着厚みの２．４倍、すなわち１２０Åである。従って第１ノンドープ層４１の厚みは第１埋め込み部１２７ｂの深さ１２０Åに１６０Åを加えた値となる２８０Åに決定される。
【００８６】
次にＦＥＴ２を設計し、第２ノンドープ層４２および第３ノンドープ層４３の厚みを決定する。ＦＥＴ２のピンチオフ電圧Ｖｐは−２．２Ｖとする。このとき第２ゲート電極１２８の底部から第２電子供給層３３ｂ表面までの距離を３００Åにする必要がある。第２ゲート電極１２８のＰｔの蒸着厚みを５０Åとすると、第２埋め込み部１２８ｂの深さはＰｔ蒸着厚みの２．４倍、すなわち１２０Åである。従って第１ノンドープ層４１〜第３ノンドープ層４３の厚みのトータルは、第２ゲート電極１２８の底部から第２電子供給層３３ｂまでの距離（３００Å）に第２埋め込み部１２８ｂの深さ（１２０Å）を加えた厚みである４２０Åに決定される。ここで、Ｐｔの異常拡散防止のため、ゲート電極１２８の底部を第３ノンドープ層４３中に留める必要がある。従って、第３ノンドープ層４３の厚みはＰｔの埋め込み深さ（第２埋め込み部１２８ｂの深さ）である１２０Åより大きくする必要がある。すなわち第３ノンドープ層４３の厚みはＰｔの蒸着厚みのばらつきなどを考慮して１０Åの余裕を持って１３０Åとする。
【００８７】
従って第２ノンドープ層４２の厚みは第１ノンドープ層４１〜第３ノンドープ層４３のトータルの厚み（４２０Å）から第１ノンドープ層４１の厚み（２８０Å）と第３ノンドープ層４３の厚み（１３０Å）を減じた１０Åに決定される。第２ノンドープ層（ＩｎＧａＰ層）４２の厚みは、１０Åあればエッチングストップ層として十分機能する。
【００８８】
ここで、上記の値は一例である。すなわち、所定のピンチオフ電圧を得るために、ＦＥＴ１の場合は第１埋め込み部１２７ｂの底部から第２電子供給層３３ｂ表面までの距離を１６０Åにする必要がある。またＦＥＴ２の場合は第２埋め込み部１２８ｂの底から第２電子供給層３３ｂ表面までの距離を３００Åにする必要がある。この１６０Åおよび３００Åを実現するためのＰｔの蒸着膜厚と、Ｐｔ蒸着膜厚に応じた第１ノンドープ層４１〜第３ノンドープ層４３のトータル厚みは、適宜設定可能である。これは既述の如くＰｔの蒸着膜厚が４０〜６０Åの範囲で設定可能だからである。さらに、Ｐｔの蒸着膜厚を決定することにより、それに応じた第１ノンドープ層４１〜第３ノンドープ層４３のトータル厚みを一義的に決定した場合であっても、トータル厚みさえ設定値に合致すればよい。
【００８９】
つまり、第１ノンドープ層４１〜第３ノンドープ層４３のそれぞれの厚みは、上記の値に限らず適宜設定可能である。但し、本実施形態では、トータル厚みが設定値に合致することに加えて、異常拡散を防止するために、第２埋め込み部１２８ｂがＩｎＧａＰ層（第２ノンドープ層４２）に達しないことが必要である。すなわち、以上のすべての条件を満たす範囲内で、第１ノンドープ層４１〜第３ノンドープ層の厚みを適宜設定することができる。
【００９０】
更に、第２ゲート電極１２８を清浄な第３ノンドープ層４３表面に形成できる。製造工程は後に詳述するが、第２ゲート電極１２８の形成前に、キャップ層３７のエッチングマスクとなった窒化膜５１の一部を、プラズマエッチングにより除去する工程がある。従って、本実施形態では、動作領域１００をプラズマダメージから保護するため、およびキャップ層３７との選択エッチングを可能にするため、キャップ層３７の下層に安定層として化学的に安定なＩｎＧａＰ層を配置する。
【００９１】
プラズマエッチングは、安定層４４の一部が露出した状態で行う。すなわち安定層４４表面はプラズマエッチングのダメージを受けている。
【００９２】
ここで、図５（Ｂ）のように、安定層４４上に第２ゲート電極１２８（ゲート金属層１２０ｂ）を蒸着し、第２埋め込み部１２８ｂ’を形成すると、第２ゲート電極１２８の最下層のＰｔを埋め込む熱処理を行う際、安定したピンチオフ電圧Ｖｐを得るためのＰｔの埋め込み時間が４０分と非常に長くかかってしまう。これはプラズマダメージにより結晶性が悪くなった安定層（ＩｎＧａＰ層）４４表面にＰｔが埋め込まれるため、Ｐｔ埋め込みが終了するのに非常に時間がかかるためである。つまりＰｔ埋め込みは４０分経った時点で終了し、それ以上熱処理を続行してもピンチオフ電圧Ｖｐの値が変化することはない。
【００９３】
また図４（Ａ）および（Ｂ）と同様に、安定層（ＩｎＧａＰ層）４４にＰｔが拡散するため、安定層４４表面において横方向（基板水平方向）の拡散が異常に速くなり、第２埋め込み部１２８ｂ’の端部の形状は所定の曲率半径を持つ外側に湾曲した形状にならず、表面において尖った形状となってしまう。
【００９４】
埋め込み部を設けない場合（埋め込みゲート構造でない場合）、第２ゲート電極１２８と基板表面の界面の端部（Ｙ点）に電界集中が発生する。一方、埋め込みゲート構造の埋め込み部は、本来その端部の形状が所定の曲率半径を有し外側に湾曲した形状となり、第２ゲート電極１２８に逆バイアスが印加される際、電界強度が分散される。つまり、電界強度が集中することなく緩和されるため最大電界強度が弱まり、大きな耐圧を得ることができる。
【００９５】
しかし、第２埋め込み部１２８ｂ’の端部が所定の曲率半径を持つ曲線でなく表面において尖った形状となってしまうと、その尖った部分（Ｚ点）に電界が集中しゲート耐圧が劣化してしまう問題がある。
【００９６】
そこで、本実施形態では図５（Ａ）の如く、プラズマダメージを受けた安定層４４を除去することとした。
【００９７】
安定層４４は塩酸でウエットエッチングされる。またその下層の第３ノンドープ層４３はＡｌＧａＡｓ層であり、塩酸ではエッチングされない。従って、ウェットエッチングで容易に、清浄なＡｌＧａＡｓ層を露出させることができる。
【００９８】
この状態で、第２ゲート電極１２８（ゲート金属層１２０ｂ）を蒸着し、Ｐｔを埋め込む熱処理を施す。第３ノンドープ層４３はプラズマダメージを受けていないため、Ｐｔは均一に(正常に)拡散し、Ｐｔ埋め込みのための熱処理に要する時間を５分と短くできる。つまり、Ｐｔ埋め込みは５分経った時点で終了し、それ以上熱処理を続行してもピンチオフ電圧Ｖｐの値が変化することはない。第２埋め込み部１２８ｂは図の如く所定の曲率半径を連続して有し外側に湾曲した形状となるため、第２埋め込み部１２８ｂにより電界集中を抑制できる。これにより、所定のゲート耐圧を確保することができる。
【００９９】
具体的には、図５（Ｂ）の場合６．５Ｖであったゲート耐圧が、図５（Ａ）の構造にすることにより１０Ｖとなり、大幅に向上した。
【０１００】
また、第２ゲート電極１２８をＡｌＧａＡｓ層に形成（蒸着）できる。ＡｌＧａＡｓ層はＩｎＧａＰ層と比較して結晶成長が安定しており、ＨＥＭＴの特性の再現性が良好となる効果もある。
【０１０１】
尚、図示は省略するが、第１ゲート電極１２７および第１埋め込み部１２７ｂについても同様である。すなわち、第１ゲート電極１２７を構成するＰｔは、ＩｎＧａＰ層に拡散することなく埋め込み部１２７ｂを形成できる。また、第１ゲート電極１２７の蒸着直前まで第１ノンドープ層４１は上層のノンドープ層により保護されているので、清浄な第１ノンドープ層４１に第１ゲート電極１２７を形成できる。
【０１０２】
次に、本実施形態の窒化膜について説明する。
【０１０３】
再び図３を参照し、第２ゲート電極１２８、第１ゲート電極１２７、第１ソース電極１１５および第２ソース電極１３５、第１ドレイン電極１１６および第２ドレイン電極１３６は、その周囲に密着する窒化膜５１で被覆される。本実施形態の窒化膜５１は第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３からなるが、窒化膜５１の構成内容の種類は部分的に異なり、これら３層がすべて存在する個所もあるが、これらのいずれか２層の組み合わせの個所、あるいはこれらのうち１つの窒化膜から構成される個所もある。  
【０１０４】
第１窒化膜５１１は、ソース領域３７ｓおよび第１ソース電極１１５上を連続して覆う。また、ドレイン領域３７ｄおよび第１ドレイン電極１１６上を連続して覆う。これにより、ソース領域３７ｓと第１ソース電極１１５の段差および、ドレイン領域３７ｄと第１ドレイン電極１１６の段差は、第１窒化膜５１１により完全に被覆され、第１ソース電極１１５（第１ドレイン電極１１６も同様）の端部は、第１窒化膜５１１と密着している。また、第１窒化膜５１１の端部は、ソース領域３７ｓおよびドレイン領域３７ｄとなるキャップ層３７の端部と一致している。また、ＦＥＴ１の場合は、第１窒化膜５１１の端部が、安定層４４、第３ノンドープ層４３および第２ノンドープ層４２の端部とも一致している。さらにＦＥＴ２の場合は、第１窒化膜５１１の端部が、安定層４４の端部とも一致している。以下、ソース側とドレイン側は同様であるので、ソース側について説明する。
【０１０５】
オーミック電極である第１ソース電極１１５等の金属電極が半導体に接している場所において、製造プロセス中の水分または薬剤がこれらの間に滲入することによりガルバニック効果が発生する。すなわち、水分または薬剤などによりオーミック電極の端部でオーミック電極と半導体の間に電流が発生し、半導体が電気化学的腐食を起こす。半導体の不純物濃度が高いなど、導電性が増せば増すほど大きな電流が流れるためガルバニック効果が激しくなり、その部分の半導体が大きくエッチングされてしまう。つまり、キャップ層がエッチングされることによりＨＥＭＴのソース−ドレイン間の電流経路が狭められ、オン抵抗Ｒｏｎが増大してしまう問題がある。
【０１０６】
そこで、本実施形態では、ソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５の段差に密着し、連続して完全に被覆する第１窒化膜５１１を設け、これらの間に水分又は薬剤が滲入することを防止している。
【０１０７】
また、第１窒化膜５１１および第２窒化膜５１２はそれぞれ５００Å、１５００Å程度で、ほぼ均一な厚みで、第１ソース電極１１５およびキャップ層３７をまんべんなく覆っている。これらの窒化膜はＣＶＤにより堆積を行う。ＣＶＤにおいては装置のチャンバー内において雪が降り積もる如く窒化膜が堆積されていく。つまり、キャップ層３７がエッチングされない本実施形態では第１ソース電極１１５の側面でも上面（平面）の７０％程度以上の膜厚が確保できる。従って、ウェハ完成後においても水分や薬剤などの滲入を完全に保護することができ、ガルバニック効果の発生を防止できる。
【０１０８】
尚、ＦＥＴ２の第２ゲート電極１２８とその周囲に露出した第３ノンドープ層４３は、第３窒化膜５１３で被覆される。一方、ＦＥＴ１の第１ゲート電極１２７およびその周囲に露出した第１ノンドープ層４１は、第２窒化膜５１２および第３窒化膜５１３で被覆される。
【０１０９】
次に、ＦＥＴ１、ＦＥＴ２をそれぞれ受信側スイッチング素子、送信側スイッチング素子とした場合の特性について説明する。
【０１１０】
まず、本実施形態のスイッチＭＭＩＣにおいてはいずれかのＦＥＴがオン状態の場合に他方のＦＥＴがオフ状態であるので、オン側とオフ側のそれぞれのＦＥＴについて説明する。
【０１１１】
ＦＥＴがオンのとき、通過させることができる最大通過電力Ｐｏｎと、ＦＥＴがオフの時遮断するとことができる最大遮断電力Ｐｏｆｆは、スイッチング回路の重要な性能指標の１つである。そして、最大通過電力Ｐｏｎと、最大遮断電力Ｐｏｆｆは、それぞれ以下の式１、式２で表わされる。
【０１１２】
Ｐｏｎ＝１０ｌｏｇ（（（２Ｒ×Ｉｄｓｓ／１．３）２／８Ｒ）×１０００）[ｄＢｍ]      （式１）
Ｐｏｆｆ＝１０ｌｏｇ（（（（｜Ｖｒ｜−｜Ｖｐ｜）×４）２／８Ｒ）×１０００）＋３．０[ｄＢｍ]      （式２）
ここで、Ｒ：入力端子および出力端子のインピーダンス、Ｉｄｓｓ：ＦＥＴの飽和ドレイン電流、Ｖｒ：ゲートショットキー接合に印加される逆バイアス電圧、Ｖｐ：ＦＥＴのピンチオフ電圧である。マイクロ波では特性インピーダンス５０Ωを基準としており、すなわち、Ｒ＝５０［Ω］である。
【０１１３】
式１より、Ｉｄｓｓの大きいＦＥＴほど、最大通過電力Ｐｏｎが大きくなる。また、式２において、ＨＥＭＴはゲートショットキー接合の作りつけ電圧（ビルトイン電圧）が０．６Ｖである。従って、第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２が０Ｖおよび３Ｖで制御されている場合、ゲートショットキー接合に印加される逆バイアス電圧の絶対値｜Ｖｒ｜＝３−０．６＝２．４［Ｖ］となる。従って（｜Ｖｒ｜−｜Ｖｐ｜）の値が大きいほど、すなわちＶｐが小さいほど最大遮断電力Ｐｏｆｆが大きくなる。スイッチング素子としてのＦＥＴは一般にディプレッション型であり、ピンチオフ電圧Ｖｐはマイナスである。従ってピンチオフ電圧Ｖｐが小さいとは、ピンチオフ電圧Ｖｐの絶対値が小さいということであり、ピンチオフ電圧Ｖｐが大きいとは、ピンチオフ電圧Ｖｐの絶対値が大きいということである。
【０１１４】
ここで、図６に本実施形態のＦＥＴ１およびＦＥＴ２において、式１および式２により最大通過電力Ｐｏｎと最大遮断電力Ｐｏｆｆを計算した結果を示す。図６（Ａ）が、ＦＥＴ１（ピンチオフ電圧Ｖｐ＝−１．１Ｖ）の場合であり、図６（Ｂ）がＦＥＴ２（ピンチオフ電圧Ｖｐ＝−２．２Ｖ）の場合である。尚、最大通過電力Ｐｏｎについては、ゲート幅Ｗｇと飽和ドレイン電流Ｉｄｓｓを併記し、ゲート幅Ｗｇについては１００μｍ、２００μｍ、３００μｍについて計算した。
【０１１５】
図６（Ａ）を参照し、受信側スイッチング素子ＳＷ１（ＦＥＴ１）がオフのときは大きな電力レベルの送信信号を遮断する必要があるので、ＦＥＴ１のピンチオフ電圧Ｖｐを小さくする。これはＦＥＴ１がオフのときに第１ゲート電極１２７に印加される逆バイアス電圧Ｖｒと、ピンチオフ電圧Ｖｐとの差を大きくする必要があるためである。具体的にはＦＥＴ１のピンチオフ電圧Ｖｐを−１．１Ｖとする。式２の計算によりＶｐ＝−１．１Ｖであれば最大遮断電力Ｐｏｆｆは２１．３ｄＢｍとなる。Ｂｌｕｅｔｏｏｔｈや無線ＬＡＮでは送信側スイッチング素子ＳＷ２（ＦＥＴ２）に最大で２０ｄＢｍの電力が通過するため、そのとき受信側スイッチング素子ＳＷ１（ＦＥＴ１）では２０ｄＢｍの電力を遮断する必要があるが、上記の値であれば十分である。また受信側スイッチング素子ＳＷ１（ＦＥＴ１）はピンチオフ電圧Ｖｐが小さい分、Ｉｄｓｓも小さくなる。しかしＦＥＴ１がオンのときＦＥＴ１を通過する受信信号は微弱であり、流れる電流もわずかなためＦＥＴ１のＩｄｓｓが小さくても問題ない。具体的には受信信号は０ｄＢｍ以下である。ＦＥＴ１は、ゲート幅Ｗｇが１００μｍの場合、０．０３３ＡのＩｄｓｓが得られる。ゲート幅Ｗｇが２００μｍでは０．０６６ＡのＩｄｓｓが得られる。従って式１によりゲート幅Ｗｇが１００μｍの場合に１２．１ｄＢｍ、ゲート幅Ｗｇが２００μｍの場合に１８．１ｄＢｍ、ゲート幅Ｗｇが３００μｍの場合に２１．６ｄＢｍ電力を通過させることができる。通過電力としては、ゲート幅Ｗｇが１００μｍあれば十分であり、インサーションロスを考慮する場合はゲート幅Ｗｇが２００μｍの方がオン抵抗が小さく好適となる。
【０１１６】
次に、図６（Ｂ）を参照し、送信側スイッチング素子ＳＷ２（ＦＥＴ２）は大きな電力を通過できるよう大きな電流を流す必要があるため、ピンチオフ電圧Ｖｐを大きくしてＩｄｓｓを大きくする必要がある。具体的にはピンチオフ電圧Ｖｐを−２．２Ｖとすることによりゲート幅Ｗｇが１００μｍあたりのＩｄｓｓは０．０４５Ａとなり、ピンチオフ電圧Ｖｐが低い（−１．１Ｖ）場合より大きくすることができる。Ｂｌｕｅｔｏｏｔｈや無線ＬＡＮでは送信側スイッチング素子ＳＷ２（ＦＥＴ２）に最大で２０ｄＢｍの電力を通過させる必要がある。２０ｄＢｍの電力を通過させるには式１により０．０９Ａ程度のＩｄｓｓが必要となる。しかしピンチオフ電圧Ｖｐを−２．２Ｖとすることによりわずか２００μｍのゲート幅Ｗｇで０．０９ＡのＩｄｓｓを確保することができる。
【０１１７】
そしてＦＥＴ２がオフのときは小さい電力レベルの受信信号を遮断できれば良いので、ＦＥＴ２のピンチオフ電圧Ｖｐを大きくしておいても問題はない。これはＦＥＴ２がオフのときに第２ゲート電極１２８に印加される逆バイアス電圧Ｖｒとピンチオフ電圧Ｖｐの差が小さくても良いためである。具体的には受信信号は０ｄＢｍ以下であり、式２によりＶｐ＝−２．２ＶのＦＥＴ２の最大遮断電力Ｐｏｆｆは５ｄＢｍあるので十分である。
【０１１８】
尚、特性上ゲート幅Ｗｇが３００μｍでも問題はないが、チップサイズが大きくなる。つまり、十分な特性が確保できる場合にはゲート幅Ｗｇはなるべく小さい方が望ましい。
【０１１９】
そこで、本実施形態のＳＰＤＴでは、ＦＥＴ１およびＦＥＴ２のゲート幅Ｗｇをともに２００μｍとし、受信側スイッチング素子ＳＷ１であるＦＥＴ１のピンチオフ電圧Ｖｐ＝−１．１Ｖ、送信側スイッチング素子ＳＷ２であるＦＥＴ２のピンチオフ電圧Ｖｐ＝−２．２Ｖとした。この場合ＦＥＴ１のオン抵抗Ｒｏｎは５．５Ωであり、ＦＥＴ２のオン抵抗Ｒｏｎは４．５Ωである。また、送信側スイッチング素子ＳＷ２（ＦＥＴ２）がオン、受信側スイッチング素子ＳＷ１（ＦＥＴ１）がオフの場合、２．４ＧＨｚのインサーションロスは０．３５ｄＢ、アイソレーションは２１ｄＢとなる。一方送信側スイッチング素子ＳＷ２（ＦＥＴ２）がオフ、受信側スイッチング素子ＳＷ１（ＦＥＴ１）がオンの場合、２．４ＧＨｚのインサーションロスは０．４０ｄＢ、アイソレーションは２１ｄＢとなる。
【０１２０】
これにより、ＳＰＤＴスイッチＭＭＩＣのチップサイズは０．３１×０．２５ｍｍ２となり、大幅な小型化が可能となる。
【０１２１】
尚、制御抵抗Ｒ１、Ｒ２はそれぞれ５ＫΩ〜１０ＫΩである。この制御抵抗Ｒ１、Ｒ２は、高抵抗体で形成されている。
【０１２２】
図７を参照し高抵抗体Ｒ１について説明する。図７は、図２のｃ−ｃ線断面である。高抵抗体Ｒ１は、絶縁化領域により他の構成要素と分離される。また図７の如くキャップ層３７および安定層４４をエッチングしたリセス部１１１に、キャップ層３７より下層の半導体層を露出させた構造である。この構造によりキャップ層３７より下層の半導体層（第３ノンドープ層４３以下の層）が実質的な抵抗層となる。高抵抗体Ｒ１のシート抵抗は数百Ω／□であるため、短い距離で抵抗値を高めることができる。従って、制御抵抗Ｒ１を高抵抗体とすることにより、短距離で所望の抵抗値が得られ、これによってもチップの小型化に寄与している。尚、制御抵抗（高抵抗体）Ｒ２も同様である。
【０１２３】
また、受信側スイッチング素子ＳＷ１を構成するＦＥＴ１の第１ゲート電極１２７は、埋め込み電極構造でなくてもよい。受信側スイッチング素子ＳＷ１ではピンチオフ電圧Ｖｐが小さいため、比較的耐圧が大きく確保できるためである。その場合、ゲート金属層１２０ａは例えばＴｉ／Ｐｔ／Ａｕなどが採用できる。またその場合第１ノンドープ層４１〜第３ノンドープ層４３の厚みを変更する。具体的には、まず第１ノンドープ層４１の厚みを第１埋め込み部１２７ｂが無くなる分だけ薄くし、１６０Åとする。そして第１〜第３ノンドープ層の厚みのトータルを維持するため、例えば、第２ノンドープ層４２の厚みを５０Å、第３ノンドープ層４３の厚みを２１０Åとする。また安定層４４は１００Å、キャップ層３７の厚みは１０００Å程度とする。
【０１２４】
図８から図１２は、他の実施形態を示す回路図である。本実施形態は、上記のＳＰＤＴスイッチＭＭＩＣに限らず、他の受信側スイッチング素子ＳＷ１を備えるスイッチＭＭＩＣや、受信側スイッチング素子ＳＷ１がＦＥＴの多段接続により構成される場合などにも適用できる。
【０１２５】
以下の回路図で、受信側スイッチング素子ＳＷ１を構成する各ＦＥＴの構造およびピンチオフ電圧Ｖｐは、第１の実施形態のＦＥＴ１と同様である。また送信側スイッチング素子ＳＷ２を構成する各ＦＥＴの構造およびピンチオフ電圧Ｖｐは、第１の実施形態のＦＥＴ２と同様である。従って、構造についての詳細な説明は省略する。
【０１２６】
図８は、第２の実施形態であり、受信側スイッチング素子ＳＷ１が３つあるＳＰ４Ｔ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｆｏｕｒ  Ｔｈｒｏｗ）である。３つの受信側スイッチング素子ＳＷ１は、それぞれ３つの受信側ＦＥＴ（ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３）により構成され、送信側スイッチング素子ＳＷ２は１つの送信側ＦＥＴ２により構成される。尚、第１の実施形態の共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２は、アンテナ端子ＡＮＴ、受信端子Ｒｘ、送信端子Ｔｘに置き換えることが可能である。すなわち、第１の実施形態の共通入力端子ＩＮが、第２の実施形態以降のアンテナ端子ＡＮＴに相当する。共通入力端子ＩＮとアンテナ端子ＡＮＴは等価であり、アンテナ端子ＡＮＴはアンテナを意味する。また第１の実施形態の第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２が、それぞれ第２の実施形態以降の受信端子Ｒｘおよび送信端子Ｔｘに相当する。
【０１２７】
受信側ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３はそれぞれ１段のＦＥＴが並列に接続し、それらのソース電極と、送信側スイッチング素子ＳＷ２を構成するＦＥＴ２のソース電極が共通でアンテナ端子ＡＮＴに接続する。また受信側ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のドレイン電極がそれぞれ第１受信端子Ｒｘ１、第２受信端子Ｒｘ２、第３受信端子Ｒｘ３を介して受信回路ＲＣ１〜３に接続する。更に、送信側ＦＥＴ２のドレイン電極が送信端子Ｔｘを介して送信回路ＴＣに接続する。
【０１２８】
更に、受信側ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のそれぞれのゲート電極が第１〜３受信側制御端子Ｃｔｌ−Ｒｘ１、Ｃｔｌ−Ｒｘ２、Ｃｔｌ−Ｒｘ３に接続し、送信側ＦＥＴ２のゲート電極が送信側制御端子Ｃｔｌ−Ｔｘに接続する。
【０１２９】
受信側ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３は、図３（Ａ）に示すＦＥＴ１と同様であり、ピンチオフ電圧Ｖｐが小さいＦＥＴである。ここで、受信側ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のそれぞれのピンチオフ電圧Ｖｐはすべて同じ値である。受信側ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のピンチオフ電圧Ｖｐの値で、送信側ＦＥＴ２を伝搬するパワーが決定する。従って送信側ＦＥＴ２を所定のパワーが伝搬できるように、いずれの受信側ＦＥＴにおいても、十分ピンチオフ電圧Ｖｐを小さくする必要がある。
【０１３０】
一方送信側ＦＥＴ２は図３（Ｂ）に示すＦＥＴ２と同様であり、ピンチオフ電圧Ｖｐが大きいＦＥＴである。この回路において送信側制御端子Ｃｔｌ−Ｔｘ、第１〜３受信側制御端子Ｃｔｌ−Ｒｘ１、Ｃｔｌ−Ｒｘ２、Ｃｔｌ−Ｒｘ３のいずれか１つにＨレベルの信号が印加され、残りの３つにＬレベルの信号が印加される。そしてＨレベルの信号が印加されたＦＥＴがＯＮ、Ｌレベルの信号が印加されたＦＥＴがＯＦＦすることにより、アンテナ端子−送信端子Ｔｘおよびアンテナ端子−第１〜３受信端子Ｒｘ１〜３のいずれかに高周波信号経路を形成する。
【０１３１】
図９は、第３の実施形態であり、受信側スイッチング素子ＳＷ１がｎ−１個あるＳＰｎＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  ｎ  Ｔｈｒｏｗ）である。ｎ−１個の受信側スイッチング素子ＳＷ１はｎ−１個の受信側ＦＥＴ１−１、ＦＥＴ１−２・・ＦＥＴ１−ｎ−１により構成され、送信側スイッチング素子ＳＷ２は１つの送信側ＦＥＴ２で構成される。第２の実施形態における受信側スイッチング素子ＳＷ１の数が増えたものである。すなわち受信側ＦＥＴ１−１、１−２・・・ＦＥＴ１−ｎ−１は何れも、図３（Ａ）のＦＥＴ１と同様の構成であり、送信側のＦＥＴ２（図３（Ｂ）のＦＥＴ２と同様）よりもピンチオフ電圧Ｖｐが小さい。また回路動作は第２の実施形態と同様であるので説明は省略する。
【０１３２】
図１０は、第４の実施形態であり、第１の実施形態のＳＰＤＴにロジック回路を接続した回路である。ロジック回路は、負荷抵抗Ｒとエンハンスメント型ＦＥＴ（Ｅ−ＦＥＴ）を直列に接続した回路であり、Ｅ−ＦＥＴのドレイン電極とゲート電極にそれぞれＦＥＴ１、ＦＥＴ２のゲート電極が接続する。これにより、受信側スイッチング素子ＳＷ１（ＦＥＴ１）、送信側スイッチング素子ＳＷ２（ＦＥＴ２）に制御信号を印加する制御端子Ｃｔｌを１つにすることができる。ＦＥＴ１、ＦＥＴ２はいずれもディプレッション型ＦＥＴ（Ｄ−ＦＥＴ）である。ＦＥＴ１は、ＦＥＴ２よりもピンチオフ電圧Ｖｐが小さい。
【０１３３】
図１１は、第５の実施形態であり、２つの受信側スイッチング素子ＳＷ１がそれぞれＦＥＴの多段接続により構成されるＳＰ３Ｔの場合である。図では、多段接続された２つの受信側ＦＥＴ群Ｆ１−１およびＦ１−２が並列に接続した場合を示すが、受信側ＦＥＴ群は単数でも複数の並列接続でも良い。
【０１３４】
受信側ＦＥＴ群Ｆ１−１は、ＦＥＴ１−１−１、ＦＥＴ１−１−２、ＦＥＴ１−１−３を直列に多段接続したＦＥＴ群である。ＦＥＴ群の一端のソース電極がアンテナ端子ＡＮＴに接続し、ＦＥＴ群の他端のドレイン電極が第１受信端子Ｒｘ１を介して受信回路ＲＣ１に接続する。また各ＦＥＴのゲート電極が共通で第１受信側制御端子Ｃｔｌ−Ｒｘ１に接続する。受信側ＦＥＴ群Ｆ１−２は、ＦＥＴ１−２−１、ＦＥＴ１−２−２、ＦＥＴ１−２−３を直列に多段接続したＦＥＴ群である。ＦＥＴ群の一端のソース電極がアンテナ端子ＡＮＴに接続し、ＦＥＴ群の他端のドレイン電極が第２受信端子Ｒｘ２を介して受信回路ＲＣ２に接続する。また各ＦＥＴのゲート電極が共通で第２受信側制御端子Ｃｔｌ−Ｒｘ２に接続する。
【０１３５】
一方、送信側スイッチング素子ＳＷ２は１つのＦＥＴ２より構成され、ソース電極がアンテナ端子ＡＮＴに接続し、ドレイン電極が送信端子Ｔｘを介して送信回路ＴＣに接続し、ゲート電極が送信側制御端子Ｃｔｌ−Ｔｘに接続する。また、受信側ＦＥＴ群Ｆ１−1、Ｆ１−２を構成するいずれのＦＥＴも、ＦＥＴ２よりピンチオフ電圧Ｖｐが小さい。
【０１３６】
このように、受信側スイッチング素子ＳＷ１においてＦＥＴを多段接続させる必要があるのは、送信側スイッチング素子ＳＷ２に非常に大きな電力が伝搬する場合である。送信側スイッチング素子ＳＷ２がオンで受信側スイッチング素子ＳＷ１がオフのとき、ピンチオフ電圧Ｖｐの小さい１段のＦＥＴのみで受信側スイッチング素子ＳＷ１を構成すると、送信側に伝搬する非常に大きな振幅の送信信号を遮断しきれない場合がある。その場合は、図１１の如く受信側スイッチング素子ＳＷ１をＦＥＴを多段接続したＦＥＴ群で構成するとよい。また回路動作は第２の実施形態と同様である。
【０１３７】
図１２は、第６の実施形態であり、シャントＦＥＴを接続したＳＰＤＴである。受信側スイッチング素子ＳＷ１はＦＥＴ１であり、送信側スイッチング素子ＳＷ２はＦＥＴ２である。ＦＥＴ１のピンチオフ電圧Ｖｐは、ＦＥＴ２のピンチオフ電圧Ｖｐより小さい。ＦＥＴ１のソース電極およびＦＥＴ２のソース電極は共通でアンテナ端子ＡＮＴに接続する。また、ＦＥＴ１のドレイン電極は、受信端子Ｒｘを介して受信回路ＲＣに接続し、ＦＥＴ２のドレイン電極は送信端子Ｔｘを介して送信回路ＴＣに接続する。ＦＥＴ１のゲート電極は受信側制御端子Ｃｔｌ−Ｒｘに接続し、ＦＥＴ２のゲート電極は送信側制御端子Ｃｔｌ−Ｔｘに接続する。
【０１３８】
更に、受信側スイッチング素子ＳＷ１であるＦＥＴ１のドレイン電極、送信側スイッチング素子ＳＷ２であるＦＥＴ２のドレイン電極にそれぞれ直列に、分離素子Ｓ−ＦＥＴ１、Ｓ−ＦＥＴ２が接続する。分離素子Ｓ−ＦＥＴ１、Ｓ−ＦＥＴ２はシャントＦＥＴである。つまり分離素子Ｓ−ＦＥＴ１のソース電極はＦＥＴ１のドレイン電極および受信端子Ｒｘに接続し、分離素子Ｓ−ＦＥＴ１のドレイン電極は、容量Ｃを介して接地（ＧＮＤ）され、ゲート電極は送信側の制御端子Ｃｔｌ−Ｔｘに接続する。一方、分離素子Ｓ−ＦＥＴ２のソース電極はＦＥＴ２のドレイン電極および送信端子Ｔｘに接続し、分離素子Ｓ−ＦＥＴ２のドレイン電極は、容量Ｃを介して接地（ＧＮＤ）され、ゲート電極は受信側の制御端子Ｃｔｌ−Ｒｘに接続する。
【０１３９】
シャントＦＥＴの役割は、オフ側のスイッチング素子をわずかに漏れて通過した高周波信号を、オンとなっているシャントＦＥＴから容量を介してＧＮＤに逃がすことにある。このことによりオフ側のスイッチング素子から漏れた高周波信号が、オフ側の高周波端子に出力されないようにすることができ、シャントＦＥＴが無い場合に比べてアイソレーションを大幅に向上させることができる。
【０１４０】
そして、受信側スイッチング素子ＳＷ１に接続する分離素子Ｓ−ＦＥＴ１のピンチオフ電圧Ｖｐは、送信側スイッチング素子ＳＷ１を構成する送信側ＦＥＴ２のピンチオフ電圧Ｖｐと同じく大きい。つまり分離素子Ｓ−ＦＥＴ１の断面構造は送信側ＦＥＴ２の断面構造と同じである。
【０１４１】
一方送信側スイッチング素子ＳＷ２に接続する分離素子Ｓ−ＦＥＴ２のピンチオフ電圧Ｖｐは、受信側スイッチング素子ＳＷ２を構成する受信側ＦＥＴ１のピンチオフ電圧Ｖｐと同じく小さい。つまり分離素子Ｓ−ＦＥＴ２の断面構造は受信側ＦＥＴ１の断面構造と同じである。
【０１４２】
例えば送信側制御端子Ｃｔｌ−ＴｘにＨレベルの信号が印加され、受信側制御端子Ｃｔｌ−ＲｘにＬレベルの信号が印加される場合、送信側ＦＥＴ２および分離素子Ｓ−ＦＥＴ１がオンとなり、受信側ＦＥＴ１および分離素子Ｓ−ＦＥＴ２がオフとなる。このとき送信端子Ｔｘから入力された高周波信号が、オンとなっている送信側ＦＥＴ２を介してアンテナ端子ＡＮＴから空中へと伝搬する。送信端子Ｔｘに接続する分離素子Ｓ−ＦＥＴ２はオフとなっているため、送信端子Ｔｘから入力した高周波信号が分離素子Ｓ−ＦＥＴ２を介してＧＮＤへ漏れることはない。
【０１４３】
分離素子Ｓ−ＦＥＴ２のピンチオフ電圧Ｖｐは小さいため、振幅の大きい送信信号に対して、分離素子Ｓ−ＦＥＴ２のチャネル（電流パス）の遮断が破れることはなく、送信信号が分離素子Ｓ−ＦＥＴ２を介してＧＮＤに漏れることを十分阻止することができる。
【０１４４】
また受信側ＦＥＴ１のピンチオフ電圧Ｖｐは小さいため、アンテナ端子端子ＡＮＴを伝搬する振幅の大きい送信信号に対して、受信側ＦＥＴ１のチャネルの遮断が破れることはなく、送信信号が受信側ＦＥＴ１を介して受信端子Ｒｘに漏れることを十分阻止することができる。
【０１４５】
但し受信側ＦＥＴ１のチャネルにおいて直流電流は空乏層により十分遮断できているが、空乏層の寄生容量によりわずかではあるが高周波信号が受信端子Ｒｘに漏れている。そこで受信端子Ｒｘに接続するオン状態の分離素子Ｓ−ＦＥＴ１を介して、その漏れたわずかな高周波信号をもＧＮＤに逃がす。このことにより、受信端子Ｒｘから外部に高周波信号が漏れることを阻止できるのでアイソレーションを大幅に向上させることができる。分離素子Ｓ−ＦＥＴ１のピンチオフ電圧Ｖｐは大きいので大きな高周波信号を通過させることができ、アイソレーション向上効果が大きい。
【０１４６】
受信端子Ｒｘには受信回路ＲＣが接続されている。受信回路ＲＣは通常ローノイズアンプ（以下ＬＮＡ）である。ＬＮＡは微弱な高周波信号を大きく増幅する働きがある。受信端子Ｒｘから漏れた高周波信号がＬＮＡに入力されると大きく増幅されてしまう。しかし上記の分離素子Ｓ−ＦＥＴ１の働きによりＬＮＡにはほとんど高周波信号が入力されないような回路となっている。
【０１４７】
逆に送信側制御端子Ｃｔｌ−ＴｘにＬレベルの信号が印加され、受信側制御端子Ｃｔｌ−ＲｘにＨレベルの信号が印加される場合、送信側ＦＥＴ２および分離素子Ｓ−ＦＥＴ１がオフとなり、受信側ＦＥＴ１および分離素子Ｓ−ＦＥＴ２がオンとなる。このとき空中からアンテナ端子ＡＮＴに入力した高周波信号は、オンとなっている受信側ＦＥＴ１を介して受信端子Ｒｘから受信回路ＲＣに伝搬する。受信端子Ｒｘに接続する分離素子Ｓ−ＦＥＴ１はオフとなっているため受信端子Ｒｘに達した高周波信号が分離素子Ｓ−ＦＥＴ１を介してＧＮＤへ漏れることはない。
【０１４８】
また分離素子Ｓ−ＦＥＴ１のピンチオフ電圧Ｖｐは大きいが、空中からアンテナ端子ＡＮＴに入力され受信端子Ｒｘに達する高周波信号は微弱であるため振幅が小さく、分離素子Ｓ−ＦＥＴ１のチャネルの遮断が破れることはない。
【０１４９】
また送信側ＦＥＴ２のピンチオフ電圧Ｖｐは大きいが、空中からアンテナ端子ＡＮＴに入力される高周波信号は微弱であるため振幅が小さく、送信側ＦＥＴ２のチャネルの遮断が破れることはない。すなわちアンテナ端子ＡＮＴに入力された高周波信号が送信側ＦＥＴ２を介して出力端子Ｔｘに漏れることを十分阻止することができる。
【０１５０】
但し送信側ＦＥＴ２のチャネルにおいて直流電流は空乏層により十分遮断できているが、空乏層の寄生容量によりわずかではあるが高周波信号が送信端子Ｔｘに漏れてきている。そこで送信端子Ｔｘに接続するオン状態の分離素子Ｓ−ＦＥＴ２を介して、その漏れたわずかな高周波信号をもＧＮＤに逃がす。このことにより、送信端子Ｔｘから外部に高周波信号が漏れることを阻止できるのでアイソレーションを大幅に向上することができる。このとき分離素子Ｓ−ＦＥＴ２のピンチオフ電圧Ｖｐは小さく、大きな高周波信号を通過させることができない。しかし元々の信号が空中より入力された微弱な信号であり、さらにオフとなっている送信側ＦＥＴ２を介して十分減衰した信号であるため、分離素子Ｓ−ＦＥＴ２を十分通過させることができる。
【０１５１】
尚、Ｈレベルの信号が３Ｖ、Ｌレベルの信号が０Ｖ、ＦＥＴのゲートショットキー接合の作りつけ電圧が０．６Ｖの場合、容量Ｃと接続する分離素子Ｓ−ＦＥＴ１のドレイン電極および分離素子Ｓ−ＦＥＴ２のドレイン電極の直流電位は、２．４Ｖである。分離素子Ｓ−ＦＥＴ１のドレイン電極または分離素子Ｓ−ＦＥＴ２のドレイン電極から、漏れた高周波信号をＧＮＤに逃がす場合、この２．４ＶとＧＮＤ（＝０Ｖ）という異なる直流電位間に高周波信号を通過させる必要がある。容量Ｃは、２．４Ｖの電位を持つ分離素子Ｓ−ＦＥＴ１のドレイン電極および分離素子Ｓ−ＦＥＴ２のドレイン電極からＧＮＤに直流電流が流れないように阻止する（直流カット）ために設けられる。
【０１５２】
次に、図１３から図２６を参照して、本発明の実施形態に採用されるＦＥＴ１およびＦＥＴ２の製造方法を説明する。尚、以下の断面図は図２のｄ−ｄ線断面図である。
【０１５３】
第１工程（図５）：ノンドープのバッファ層３２は、不純物が添加されていない高抵抗層であり、その厚みは、数千Å程度で、複数の層で形成される場合が多い。
【０１５４】
バッファ層３２上に、第１電子供給層のｎ＋型ＡｌＧａＡｓ層３３ａ、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、第２電子供給層のｎ＋型ＡｌＧａＡｓ層３３ｂを順次形成する。第１および第２電子供給層３３ａ、３３ｂは、チャネル層３５よりバンドギャップが大きい材料が用いられ、ｎ型不純物（例えばＳｉ）が２×１０１８ｃｍ−３〜４×１０１８ｃｍ−３程度（例えば３．３×１０１８ｃｍ−３）に添加されている。
【０１５５】
第１ノンドープ層４１は、所定の耐圧とピンチオフ電圧を確保するため、電子供給層３３ａ上に積層され、電子供給層３３ａと格子整合するノンドープＡｌＧａＡｓ層である。その上層に第１ノンドープ層４１と格子整合する第２ノンドープ層４２を設ける。第２ノンドープ層４２は、ノンドープＩｎＧａＰ層である。更に第２ノンドープ層４２と格子整合する第３ノンドープ層４３、第３ノンドープ層４３と格子整合する安定層４４を順次積層する。第３ノンドープ層４３はノンドープＡｌＧａＡｓ層であり、安定層４４はドープドまたはノンドープＩｎＧａＰ層である。
【０１５６】
ＩｎＧａＰ層は、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定な層であり、ＡｌＧａＡｓ層またはＧａＡｓ層とのエッチング選択比が高いためエッチングストップ層としても機能する。
【０１５７】
更にキャップ層となるｎ＋型ＧａＡｓ層３７を最上層に積層する。安定層４４はキャップ層３７とも格子整合する。キャップ層３７は、１０００Åであり、不純物濃度は、３×１０１８ｃｍ−３以上である。
【０１５８】
第１ノンドープ層４１の厚みは２８０Åである。第２ノンドープ層４２の厚みは１０Åであり、第３ノンドープ層４３の厚みは１３０Åである。また安定層４４は１００Åの厚みである。後に詳述するが、安定４４は製造工程におけるプラズマ処理の工程において、動作領域上の保護膜として設けられる。安定層４４は１００Åの厚みがあればプラズマダメージから動作領域を十分保護することができる。
【０１５９】
そして、基板全面に、初期窒化膜５０を堆積する。初期窒化膜５０は、ウェハ投入後の基板表面の保護膜となる。または、後の工程で絶縁化領域を形成する際に注入される不純物の活性化アニールの保護膜となる。あるいは、これらの両方に共用される。
【０１６０】
レジスト（不図示）を設けてフォトリソグラフィプロセスによりアライメントマークのパターンが開口されたマスクを形成する。このマスクにより初期窒化膜５０およびキャップ層３７の一部をエッチングしてアライメントマーク（不図示）を形成する。
【０１６１】
レジスト除去後新たなレジスト（不図示）を設けてフォトリソグラフィプロセスにより絶縁化領域を形成するためのマスクを形成する。初期窒化膜５０上からボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、バッファ層３２に達する絶縁化領域（ここでは不図示）が形成される。絶縁化領域は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域６０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
【０１６２】
すなわち、所定のパターンに絶縁化領域６０を形成することにより、ＨＥＭＴの動作領域１００と制御抵抗Ｒ１、Ｒ２などを他の構成要素と分離する（図２参照）。
【０１６３】
ここで、動作領域１００とは、絶縁化領域６０で分離され、ＨＥＭＴの第１ソース電極１１５、第２ソース電極１３５、第１ドレイン電極１１６、第２ドレイン電極１３６およびゲート電極１２８、１２７が配置される領域の半導体層をいう。第１ソース電極１１５および第１ドレイン電極１１６がコンタクトするキャップ層３７は、後の工程で分離されてソース領域３７ｓ、ドレイン領域３７ｄとなる。
【０１６４】
すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、第１ノンドープ層４１〜安定層４４、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする（図１３（Ａ））。
【０１６５】
その後、全面の初期窒化膜５０を除去する。表面には、キャップ層３７が露出する。本工程で、ウェハ投入後表面の保護のために堆積した初期窒化膜５０および／又は絶縁化領域のイオン注入の活性化アニールの際の保護膜として堆積した初期窒化膜５０が除去される。従来は、この窒化膜をゲート電極形成のマスクとして利用していたが、本実施形態では後の工程で新たにゲートのリセスエッチングのためのマスクとなる窒化膜を堆積する。本工程で初期窒化膜５０を全面除去することにより、後の窒化膜を均一な膜厚に形成することができる（図１３（Ｂ））。
【０１６６】
第２工程（図１４）：新たなレジストＰＲを全面に塗布し、フォトリソグラフィプロセスによりオーミック電極を形成するためのマスクを形成する。そして全面にオーミック金属層１１０（ＡｕＧｅ／Ｎｉ／Ａｕ）を蒸着する。
【０１６７】
その後、リフトオフし、アロイする。これにより、ＨＥＭＴの動作領域１００の一部にコンタクトする第１ソース電極１１５および第１ドレイン電極１１６が形成される。
【０１６８】
第３工程（図１５から図１７）：全面に、第１窒化膜５１１を形成する。この第１窒化膜５１１は、ゲートのリセスエッチングのマスクとなる。第１窒化膜５１１は、ほぼ均一な膜厚および膜質で、第１ソース電極１１５および第１ドレイン電極１１６の表面および側面と、これらの付近のキャップ層３７に密着して被覆する。すなわち第１ソース電極１１５（第１ドレイン電極１１６も同様）とキャップ層３７の段差はまんべんなく覆われる。  従来は初期窒化膜５０をそのままゲートのリセスエッチングのためのマスクとして使用していた。すなわちオーミック電極を形成するためのレジストパターンで初期窒化膜５０をエッチングし、その後オーミック金属層１１０（ＡｕＧｅ／Ｎｉ／Ａｕ）を蒸着、リフトオフしていた。そのため、初期窒化膜５０と第１ソース電極（または第１ドレイン電極）間に隙間が形成されていた。そして、その隙間の上にパッシベーション窒化膜を形成しても隙間部分は膜厚が不均一となり、隙間を完全に覆うことができず、ガルバニック効果が発生していた。しかし本実施形態では初期窒化膜５０を一旦除去した後、オーミック電極を形成し、新たに第１窒化膜５１１を形成するため、従来のような隙間が形成されることを完全に防止できる。
【０１６９】
従って、以降の製造工程中、またはウェハ完成後において薬液及び水分から、第１ソース電極１１５および第１ドレイン電極１１６電極の付近のキャップ層３７表面を完全に保護することができる。これによりガルバニック効果の発生を防止できる。
【０１７０】
また、第１窒化膜５１１は、最終構造（図３）において第１ソース電極１１５および第２ソース電極１３５（ドレイン電極も同様）の周囲を被覆する窒化膜５１を構成する（図１５）。
【０１７１】
ＦＥＴ（ＨＥＭＴ）１の第１ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスにより第１ゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した第１窒化膜５１１を除去して開口部ＯＰを形成する。この開口部ＯＰの開口幅がゲート長Ｌｇとなる（図１６（Ａ））。
【０１７２】
その後、第１ゲート電極の形成領域のリセスエッチングを行う。すなわち第１窒化膜５１１の開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには安定層であるノンドープＩｎＧａＰ層４４が露出する。
【０１７３】
また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層３７のＧａＡｓ層とその下の安定層４４のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際にＩｎＧａＰ層４４がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離される。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の第１窒化膜５１１は、ひさし部Ｅとなる（図１６（Ｂ））。
【０１７４】
キャップ層３７から張り出した第１窒化膜５１１のひさし部Ｅは表面にレジストが密着しているため、裏側からプラズマエッチングにより除去する。すなわち、サイドエッチにより第１窒化膜５１１の開口部ＯＰより後退したキャップ層３７、安定層４４、第１窒化膜５１１、およびレジストにより形成される袋状の部分にフッ素ラジカルを滞留させることにより、ひさし部Ｅを裏側からプラズマエッチングし、これを除去する（図１７（Ａ））。
【０１７５】
ひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域１００表面は安定なＩｎＧａＰ層４４で覆われているため、動作領域１００にダメージを与えずに、エッチングができる。また、ドライエッチングであるので、ひさし部Ｅのみ除去することができ、第１窒化膜５１１がオーバエッチングされることはない。
【０１７６】
その後、レジストＰＲをそのままに、プラズマのダメージを受けた安定層４４を塩酸によりウェットエッチングする。これにより第３ノンドープ層４３が露出する。更に、第３ノンドープ層４３（ＡｌＧａＡｓ層）をリン酸でエッチングし、引き続き第２ノンドープ層４２（ＩｎＧａＰ層）を塩酸でエッチングして、第１ゲート電極形成領域の第１ノンドープ層４１を露出させる。
【０１７７】
このとき、ＩｎＧａＰ層と、ＡｌＧａＡｓ層は、エッチングの選択性がよい。従来ではＦＥＴ１の第１ゲート電極を形成するため、ノンドープＡｌＧａＡｓ層を所定の深さまでエッチングしていたが、これは数ｎｍの精度を必要とするため非常に難しく、歩留りが悪かった。しかし本実施形態では選択エッチングにより第１ノンドープ層４１を再現性よく露出させることができる（図１７（Ｂ））。
【０１７８】
第４工程（図１８）：次に、全面にゲート金属層１２０ａを蒸着する。ゲート金属層１２０ａは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが５０Å、Ｍｏが５０Åである（図１８（Ａ））。
【０１７９】
その後、リフトオフし、電子供給層３３に連続する清浄な第１ノンドープ層４１表面にＦＥＴ１を構成する第１ゲート電極１２７を形成する（図１８（Ｂ））。
【０１８０】
第５工程（図１９）：第１ゲート電極１２７の最下層金属のＰｔを埋め込む熱処理を施す。これにより、第１ゲート電極１２７のＰｔは第１ノンドープ層４１とショットキー接合を保ったまま一部が動作領域１００に埋め込まれ、第１埋め込み部１２７ｂが形成される。
【０１８１】
ここで、既述の如くＰｔの蒸着膜厚が約１１０Å以下の場合、埋め込み部の深さは常に蒸着膜厚の２．４倍とリニアな関係を保つ。従って、第１ゲート電極１２７の第１埋め込み部１２７ｂ深さは１２０Åとなる。そして第１埋め込み部１２７ｂの底部は第１ノンドープ層４１内に位置する。
【０１８２】
第６工程（図２０）：全面に第２窒化膜５１２を堆積し、第１ゲート電極１２７とその周囲に露出した第１ノンドープ層４１を保護する。ＦＥＴ１の第１ゲート電極１２７が設けられる第１ノンドープ層４１はＡｌＧａＡｓ層であるため、酸化されやすく後の工程の影響を受けやすい。従って、第１ゲート電極１２７および第１埋め込み部１２７ｂ形成直後に第２絶縁膜５１２で覆い、第１ゲート電極１２７周囲に露出した第１ノンドープ層４１を保護する。
【０１８３】
このとき、第１窒化膜５１１はほぼ均一な厚みで、第１ソース電極１１５（第１ドレイン電極１１６）とその端部周辺のキャップ層３７を覆っている。従って、第１窒化膜５１１上層に形成する第２窒化膜５１２も、成膜の密度が均一となり、これらをまんべんなく被覆することができる。これにより、ウェハ完成後においても水分または薬剤などの滲入を防ぎ、ガルバニック効果を防止できる。また、第２窒化膜５１２も、最終構造（図３）で、各電極周囲を被覆する窒化膜５１を構成する。
【０１８４】
第７工程（図２１および図２２）：ＦＥＴ（ＨＥＭＴ）２の第２ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスにより第２ゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した第２窒化膜５１２および第１窒化膜５１１を除去して開口部ＯＰを形成する。開口部ＯＰの開口幅がゲート長Ｌｇとなる（図２１（Ａ））。
【０１８５】
その後、第２ゲート電極の形成領域のリセスエッチングを行う。すなわち開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには安定層４４が露出する。
【０１８６】
また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離され、第１ソース電極１１５にコンタクトするソース領域３７ｓ、および第１ドレイン電極１１６にコンタクトするドレイン領域３７ｄとなる。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の第１窒化膜５１１および第２窒化膜５１２は、ひさし部Ｅとなる（図２１（Ｂ））。
【０１８７】
更に、キャップ層３７から張り出した第１窒化膜５１１および第２窒化膜５１２のひさし部Ｅを、裏側からプラズマエッチングにより除去する（図２１（Ｃ））。ひさし部Ｅを除去する際ドライエッチングのプラズマにさらされる動作領域１００表面は安定なＩｎＧａＰ層４４で覆われている。従って、動作領域１００にダメージを与えずに、エッチングができ、またドライエッチングであるため第１窒化膜５１１および第２窒化膜５１２がオーバエッチングされることはない。
【０１８８】
その後、レジスト膜によるマスクをそのままに、塩酸によるウェットエッチングを行う。これにより、プラズマダメージを受けた安定層４４が除去され、第２ゲート電極の形成領域に清浄な第３ノンドープ層（ＡｌＧａＡｓ層）４３が露出する（図２２）。ＩｎＧａＰ層は化学的に安定した層であり、動作領域１００をプラズマエッチングのダメージから保護している。しかし、ＩｎＧａＰ層自体はダメージを受けており、その表面の結晶性は悪化している。
【０１８９】
そこに、第２ゲート電極となるゲート金属層を形成し、第２ゲート電極の最下層のＰｔを埋め込む熱処理を行う際、安定したピンチオフ電圧Ｖｐを得るためのＰｔの埋め込み時間が４０分と非常に長くかかってしまう。また安定層（ＩｎＧａＰ層）４４にＰｔが拡散するため、安定層４４表面において横方向（基板水平方向）の拡散が異常に速くなる。このため、埋め込み部の形状は所定の曲率半径を持つ外側に湾曲した曲線にならず、表面において尖った形状となり、埋め込みゲート構造の本来の目的である耐圧の向上が達成できない。
【０１９０】
そこで、本実施形態ではダメージを受けた安定層（ＩｎＧａＰ層）４４を除去することとした。
【０１９１】
第８工程（図２３）：次に、全面にゲート金属層１２０ｂを蒸着する。ゲート金属層１２０ｂは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが５０Å、Ｍｏが５０Åである（図２３（Ａ））。
【０１９２】
その後、リフトオフし、動作領域１００の第２電子供給層３３ｂに当接して複数のノンドープ層が連続するが、そのうち第３ノンドープ層４３表面にＦＥＴ２を構成する第２ゲート電極１２８を形成する（図２３（Ｂ））。
【０１９３】
第９工程（図２４参照）：第２ゲート電極１２８の最下層金属のＰｔを埋め込む熱処理を施す。これにより、第２ゲート電極１２８のＰｔは、第３ノンドープ層４３とショットキー接合を保ったまま一部が動作領域１００に埋め込まれ、第２埋め込み部１２８ｂが形成される。
【０１９４】
ここで、既述の如くＰｔの蒸着膜厚が約１１０Å以下の場合、埋め込み部の深さは常に蒸着膜厚の２．４倍とリニアな関係を保つ。従って、本工程によって第２ゲート電極１２８の埋め込まれたＰｔ（第２埋め込み部１２８ｂ）深さは１２０Åとなり、底部は第３ノンドープ層４３内に位置する。これにより、ＩｎＧａＰ層表面でのＰｔの異常拡散（図４参照）を防止した埋め込みゲート電極構造が実現し、耐圧の向上に大きく寄与する。
【０１９５】
また、第７工程（図２１（Ｃ））の、第１窒化膜５１１および第２窒化膜５１２のプラズマエッチングにより安定層４４表面はダメージを受ける。前述の如く結晶性が悪化した安定層４４上に第２ゲート電極１２８を形成し、第２ゲート電極１２８の最下層のＰｔを埋め込む熱処理を行った場合、安定したピンチオフ電圧Ｖｐを得るためのＰｔの埋め込み時間が４０分と非常に長くかかってしまう。また安定層（ＩｎＧａＰ層）４４にＰｔが拡散すると、安定層４４表面において横方向（基板水平方向）の拡散が異常に速くなり、第２埋め込み部１２８ｂの形状が所定の曲率半径を持つ外側に湾曲した曲線にならず、表面において尖った形状となる（図５（Ｂ）参照）。
【０１９６】
しかし、本実施形態では安定層４４を除去した清浄な第３ノンドープ層４３にゲート金属層１２０ｂを蒸着して熱処理を施すため、Ｐｔは第３ノンドープ層４３内で均一に（正常に）拡散し、第２埋め込み部１２８ｂが形成される（図５（Ａ）参照）。
【０１９７】
従って、第２埋め込み部１２８ｂの端部の形状は外側に湾曲し所定の曲率半径を有する連続した曲線形状となり、電界集中を緩和できる。これにより所定のゲート耐圧（例えば１０Ｖ）を確保できる。
【０１９８】
第１０工程（図２５参照）：全面に第３窒化膜５１３を堆積する。これにより、第２ゲート電極１２８と、第２ゲート電極１２８周囲に露出した第３ノンドープ層４３が第３窒化膜５１３で被覆される。また、第１ゲート電極１２７上は第２窒化膜５１２および第３窒化膜５１３で被覆される。
【０１９９】
更に、第１ソース電極１１５および第１ドレイン電極１１６は、第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３の３層で被覆される。また、第３窒化膜５１３も、最終構造（図３（Ｂ））で、各電極周囲を被覆する窒化膜５１を構成する。
【０２００】
第１１工程（図２６参照）：その後、新たなレジスト（不図示）を設けてコンタクトホール形成のためのマスクを形成し、第１ソース電極１１５、第１ドレイン電極１１６上の第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３をエッチングする。これにより、第１ソース電極１１５、第２ドレイン電極１１６（および他の所定の領域）上にコンタクトホールＣＨが形成される（図２６）。
【０２０１】
新たなレジスト（不図示）を設けてマスクを形成し、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０を蒸着、リフトオフする。これにより、第１ソース電極１１５および第１ドレイン電極１１６にそれぞれコンタクトし、また一部が第３窒化膜５１３上に配置される第２ソース電極１３５および第２ドレイン電極１３６を形成する。また、スイッチ回路装置の配線や電極パッドなどもパッド金属層１３０により所望のパターンに形成される。
【０２０２】
これにより、第１ゲート電極１２７とその両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＦＥＴ１が構成される。また第２ゲート電極１２８とその両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＦＥＴ２が構成される（図３）。
【０２０３】
上記の如く本実施形態では、まずＦＥＴ１の第１ゲート電極１２７を形成し、次にＦＥＴ２の第２ゲート電極１２８を形成する。また第１ゲート電極１２７の形成直後にＰｔ埋め込みの熱処理を行い、第２窒化膜５１２で第１ゲート電極１２７とその周囲を被覆する。その後、第２ゲート電極１２８を形成するためのフォトリソグラフィプロセスを行う。
【０２０４】
ＦＥＴ２は、電子供給層３３の不純物濃度設定において、耐圧とオン抵抗Ｒｏｎのトレードオフがある。すなわち所定の耐圧が得られる範囲で最小のオン抵抗Ｒｏｎを得るため、電子供給層３３の不純物濃度を最大に設定する。一方、ＦＥＴ１はインバーターが動作しさえすれば良く、耐圧に大きな余裕がある。
【０２０５】
ＦＥＴ１の第１ゲート電極１２７とＦＥＴ２の第２ゲート電極１２８を比較した場合、先に形成した方が後のゲート形成プロセスの影響を受けてそのＦＥＴ特性が劣化しやすい。従って、本実施形態では特性の極限を追求するため、より精密さが求められるＦＥＴ２の第２ゲート電極１２８の形成は、特性に余裕のあるＦＥＴ１の第１ゲート電極１２７を形成した後に行うこととした。
【０２０６】
また第１ゲート電極１２７は第１ノンドープ層４１（ＡｌＧａＡｓ層）に形成するため、第１ゲート電極１２７の両脇のＡｌＧａＡｓ層表面が酸化されやすく後の工程の影響を受けやすい。従って、第１ゲート電極１２７を形成後、Ｐｔ埋め込みの熱処理と、保護用の第２窒化膜５１２を形成した後、第２ゲート電極１２８を形成するためのフォトリソグラフィプロセスを行うこととした。
【図面の簡単な説明】
【０２０７】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための特性図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための回路図である。
【図９】本発明を説明するための回路図である。
【図１０】本発明を説明するための回路図である。
【図１１】本発明を説明するための回路図である。
【図１２】本発明を説明するための回路図である。
【図１３】本発明の製造方法を説明するための断面図である。
【図１４】本発明の製造方法を説明するための断面図である。
【図１５】本発明の製造方法を説明するための断面図である。
【図１６】本発明の製造方法を説明するための断面図である。
【図１７】本発明の製造方法を説明するための断面図である。
【図１８】本発明の製造方法を説明するための断面図である。
【図１９】本発明の製造方法を説明するための断面図である。
【図２０】本発明の製造方法を説明するための断面図である。
【図２１】本発明の製造方法を説明するための断面図である。
【図２２】本発明の製造方法を説明するための断面図である。
【図２３】本発明の製造方法を説明するための断面図である。
【図２４】本発明の製造方法を説明するための断面図である。
【図２５】本発明の製造方法を説明するための断面図である。
【図２６】本発明の製造方法を説明するための断面図である。
【符号の説明】
【０２０８】
３０      基板
３１      ＧａＡｓ基板
３２      バッファ層
３３      電子供給層
３３ａ    第１電子供給層
３３ｂ    第２電子供給層
３４      スペーサ層
３５      電子走行層
３７      キャップ層
３７ｓ    ソース領域
３７ｄ    ドレイン領域
４１      第１ノンドープ層
４２      第２ノンドープ層
４３      第３ノンドープ層
４４            安定層
６０      絶縁化領域
５０      初期窒化膜
５１      窒化膜
５１１    第１窒化膜
５１２    第２窒化膜
５１３    第３窒化膜
１００    動作領域
１１１    リセス部
１１０      オーミック金属層  
１１５、１３５      ソース電極
１１６、１３６      ドレイン電極
１２０、１２０ｂ、１２０ａ      ゲート金属層
１２７      第１ゲート電極
１２７ｂ    第１埋め込み部
１２８      第２ゲート電極
１２８ｂ、１２８ｂ’    第２埋め込み部
１３０      パッド金属層
ＯＰ      開口部
ＣＨ      コンタクトホール
Ｅ        ひさし部
ＰＲ      レジスト
ＩＮ        共通入力端子
Ｃｔｌ、Ｃｔｌ１、Ｃｔｌ２  制御端子
Ｒ１、Ｒ２  制御抵抗
ＯＵＴ１、ＯＵＴ２    出力端子
ＲＣ、ＲＣ１、ＲＣ２・・・    受信回路
ＴＣ    送信回路
ＳＷ１  受信側スイッチング素子
ＳＷ２  送信側スイッチング素子
ＡＮＴ  アンテナ端子
Ｔｘ    送信端子
Ｒｘ、Ｒｘ１、Ｒｘ２・・・  受信端子
Ｃｔｌ−Ｒｘ、Ｃｔｌ−Ｒｘ１、Ｃｔｌ−Ｒｘ２・・・    受信側制御端子
Ｃｔｌ−Ｔｘ    送信側制御端子
Ｓ−ＦＥＴ１、Ｓ−ＦＥＴ２    分離素子
【図１】
2007194413.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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