(57)【要約】【課題】素子分離領域に起因するストレスの増大を抑制しつつ、素子分離領域に必要な耐圧を確保する。【解決手段】半導体基板１には、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２が設けられ、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２には、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２をそれぞれ素子分離する溝１３を形成し、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２との境界には、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２とを素子分離する溝１４を形成するとともに、Ｎウェル２およびＰウェル３との境界には、Ｎウェル２とＰウェル３とを素子分離する溝１４を形成し、溝１４の深さは溝１３よりも深くする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に設けられた第１デバイス形成領域と、
前記半導体基板上に設けられた第２デバイス形成領域と、
前記第１デバイス形成領域及び前記第２デバイス形成領域には、素子分離する第１素子分離構造と第２素子分離構造とを備え、
前記第１素子分離構造と前記第２素子分離構造とは比誘電率、厚さまたは深さのいずれか少なくとも一つが互いに異なることを特徴とする半導体装置。
【請求項２】
前記第１または第２デバイス形成領域に形成されるゲート電極に垂直な部分における前記第１素子分離構造の厚さまたは深さが、前記ゲート電極に平行な部分における前記第２素子分離構造の厚さまたは深さよりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１または第２デバイス形成領域に形成されるゲート電極に垂直な部分における前記第１素子分離構造の比誘電率が、前記ゲート電極に平行な部分における前記第２素子構造の比誘電率よりも小さいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に設けられた第１デバイス形成領域と、
前記半導体基板上に設けられた第２デバイス形成領域と、
前記第１デバイス形成領域及び前記第２デバイス形成領域には、素子分離する第１素子分離構造と第２素子分離構造と、
前記第１デバイス形成領域に形成されたＳＲＡＭセルとを備え、
前記ＳＲＡＭセルに接続されたビットライン下の素子分離領域の少なくとも一部領域には、第１素子分離構造が形成され、該第１素子分離領域の厚さまたは深さが、第２素子分離構造の厚さまたは深さよりも大きいか、或いは、第１素子分離構造の比誘電率が第２素子分離構造の比誘電率よりも小さいことを特徴とする半導体装置。
【請求項５】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に設けられた第１デバイス形成領域と、
前記半導体基板上に設けられた第２デバイス形成領域と、
前記第２デバイス形成領域に配置され前記半導体基板に形成されたウェルと、
前記第１デバイス形成領域及び前記第２デバイス形成領域には、素子分離する第１素子
分離構造と第２素子分離構造とを備え、
前記ウェル間は第１素子分離構造にて分離され、第１素子分離構造溝の深さは、第２素子分離構造の溝の深さよりも深いことを特徴とする半導体装置。
【請求項６】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に設けられた第１デバイス形成領域と、
前記半導体基板上に設けられた第２デバイス形成領域と、
前記第２デバイス形成領域に形成された静電保護回路と、
前記第１デバイス形成領域及び前記第２デバイス形成領域には、素子分離する第１素子
分離構造と第２素子分離構造とを備え、
前記静電保護回路の少なくとも一部の領域は、第１素子分離構造にて分離され、第１素子分離構造溝の深さは、第２素子分離構造の溝の深さよりも深いことを特徴とする半導体装置。
【請求項７】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に設けられた第１デバイス形成領域と、
前記半導体基板上に設けられた第２デバイス形成領域と、
前記第１デバイス形成領域に形成された低電圧駆動デバイスと、
前記第２デバイス形成領域に形成された高電圧駆動デバイスと、
前記第１デバイス形成領域及び前記第２デバイス形成領域には、素子分離する第１素子
分離構造と第２素子分離構造とを備え、
前記高電圧駆動デバイスの少なくとも一部の領域は、第１素子分離構造にて分離され、第１素子分離構造溝の深さは、第２素子分離構造の溝の深さよりも深いことを特徴とする半導体装置。
【請求項８】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に設けられた第１デバイス形成領域と、
前記半導体基板上に設けられた第２デバイス形成領域と、
前記第１デバイス形成領域及び前記第２デバイス形成領域には、素子分離する第１素子
分離構造と第２素子分離構造とを備え、
前記第１デバイス形成領域と前記第２デバイス形成領域を分離する少なくとも一部の領域は、第１素子分離構造にて分離され、第１素子分離構造溝の深さは、第２素子分離構造の溝の深さよりも深いことを特徴とする半導体装置。
【請求項９】
半導体基板上の第１領域に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記半導体基板の第２領域を素子分離する第１溝を形成する工程と、
前記第１溝を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させるとともに、前記第１溝と深さの異なる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上の第１領域に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記半導体基板の第２領域を素子分離する第１溝を形成する工程と、
前記第１溝を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記支持体と比誘電率の異なる絶縁体を前記第２溝に埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記半導体基板上に下地酸化膜を介して酸化防止膜を形成する工程と、
前記半導体基板上の第１領域に対応した開口部を前記下地酸化膜および酸化防止膜に形成する工程と、
前記開口部が形成された酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上の第１領域に熱酸化膜を形成する工程と、
前記半導体基板上の第１領域に形成された熱酸化膜を除去する工程と、
前記開口部が形成された酸化防止膜を除去する工程と、
前記開口部が形成された下地酸化膜をマスクとして選択エピタキシャル成長を行うことにより、前記半導体基板上の第１領域に第１半導体層および第２半導体層を順次形成する工程とを備えることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする請求項９から１１のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、バルク構造とＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造とが同一基板上に混載された半導体装置における素子分離構造に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出されたＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【０００３】
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＯＩトランジスタの微細化に伴って素子分離溝を浅くすると、ゲート配線層と半導体基板との間の寄生容量が増大し、ＳＯＩトランジスタの高速化の妨げになったり、消費電力の増大を招いたりするという問題があった。一方、素子分離溝を一律に深くすると、ＳＯＩ層やＢＯＸ層にかかるストレスが増大し、ＳＯＩトランジスタの特性の劣化や特性のバラツキが大きくなるという問題があった。
【０００５】
特に、バルク構造とＳＯＩ構造とを同一基板上に混載した場合、バルク構造には高耐圧デバイスが形成され、ＳＯＩ構造には低耐圧デバイスが形成されることから、デバイス間の素子分離溝を深くし、電界に対する耐性を確保するために強固な絶縁体が埋め込まれる。ここで、低電圧・低電流駆動デバイスでは、デバイス素子サイズが小さく、アクティブ領域に比べて素子分離領域の面積が占める割合が大きいことから、Ｓｉと熱膨張係数の異なる強固な絶縁体を埋め込むと、ＳＯＩ構造のアクティブ領域へのストレスが集中し、アクティブ領域の形状が変形したり、キャリアモビリテイーが劣化したり、結晶欠陥が誘発されたりして、製造歩留まりの低下や信頼性の劣化を招いたりするという問題があった。
【０００６】
そこで、本発明の目的は、素子分離領域に起因するストレスの増大を抑制しつつ、素子分離領域に必要な耐圧を確保することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に設けられた第１デバイス形成領域と、前記半導体基板上に設けられた第２デバイス形成領域と、前記第１デバイス形成領域及び前記第２デバイス形成領域には、素子分離する第１素子分離構造と第２素子分離構造とを備え、前記第１素子分離構造と前記第２素子分離構造とは比誘電率、厚さまたは深さのいずれか少なくとも一つが互いに異なることを特徴とする。
【０００８】
これにより、半導体層下に埋め込まれた埋め込み絶縁層にて半導体基板と半導体層とを絶縁することが可能となるとともに、バルク領域とＳＯＩ形成領域において、異なる構造、例えば、異なる深さや比誘電率からなる、２つの素子分離構造を有することができる。このため、素子分離領域に起因するストレスの増大を抑制しつつ、素子分離領域に必要な耐圧を確保することが可能となるとともに、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となる。この結果、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、バルク構造とＳＯＩ構造とが同一基板上に混載された場合においても、ＳＯＩトランジスタの特性のバラツキを抑制しつつ、ＳＯＩトランジスタの低消費電力化および高速化を図ることが可能となるとともに、バルクトランジスタの高耐圧化・高性能化を図ることができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記第１または第２デバイス形成領域に形成されるゲート電極に垂直な部分における前記第１素子分離構造の厚さまたは深さが、前記ゲート電極に平行な部分における前記第２素子分離構造の厚さまたは深さよりも大きいことを特徴とする。
これにより、素子分離領域の厚さまたは深さが大きい部分にゲート電極がかかるようにすることができ、ゲート電極の寄生容量を低減することが可能となるとともに、ゲート電極の寄生容量への寄与が小さい部分では、素子分離領域の厚さまたは深さを小さくすることができ、トランジスタにかかるストレスを抑制することができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記第１または第２デバイス形成領域に形成されるゲート電極に垂直な部分における前記第１素子分離構造の比誘電率が、前記ゲート電極に平行な部分における前記第２素子分離構造の比誘電率よりも小さいことを特徴とする。
これにより、比誘電率が小さい部分にゲート電極がかかるようにすることができ、ゲート電極の寄生容量を低減することが可能となるとともに、ゲート電極の寄生容量への寄与が小さい部分では、素子分離領域の比誘電率を大きくすることができ、素子分離溝に強固な材料を埋め込むことが可能となる。このため、トランジスタが微細化された場合においても、プロセスインテグレーションや熱的／機械的ストレスに対してＳＯＩ層やＢＯＸ層にミクロ的な変形が発生することを抑制することができ、トランジスタの特性のバラツキを抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に設けられた第１デバイス形成領域と、前記半導体基板上に設けられた第２デバイス形成領域と、前記第１デバイス形成領域及び前記第２デバイス形成領域には、素子分離する第１素子分離構造と第２素子分離構造と、前記第１デバイス形成領域に形成されたＳＲＡＭセルとを備え、前記ＳＲＡＭセルに接続されたビットライン下の素子分離領域の少なくとも一部領域には、第１素子分離構造が形成され、該第１素子分離領域の厚さまたは深さが、第２素子分離構造の厚さまたは深さよりも大きいか、或いは、第１素子分離構造の比誘電率が第２素子分離構造の比誘電率よりも小さいことを特徴とする。
【００１２】
これにより、バルク構造とＳＯＩ構造とが同一基板上に混載された場合においても、埋め込み絶縁層上に配置された半導体層にＳＲＡＭセルを形成することが可能となるとともに、素子分離領域に起因するストレスの増大を抑制しつつ、ビットラインの寄生容量を低減することが可能なり、ＳＲＡＭセルの低消費電力化および高速化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に設けられた第１デバイス形成領域と、前記半導体基板上に設けられた第２デバイス形成領域と、前記第２デバイス形成領域に配置され前記半導体基板に形成されたウェルと、前記第１デバイス形成領域及び前記第２デバイス形成領域には、素子分離する第１素子分離構造と第２素子分離構造とを備え、前記ウェル間は第１素子分離構造にて分離され、第１素子分離構造溝の深さは、第２素子分離構造の溝の深さよりも深いことを特徴とする。
【００１３】
これにより、低電圧・低電流駆動デバイスを素子分離する少なくとも一部領域の溝の深さを浅く形成しつつ、ウェル間を素子分離する溝の深さを深くすることができる。このため、バルク構造とＳＯＩ構造とを同一基板上に混載した場合においても、高耐圧・高電圧駆動デバイスの耐圧の劣化を抑制しつつ、低電圧・低電流駆動デバイスへのストレスの集中を抑制することができ、低電圧・低電流駆動デバイスの低消費電力化および高速化に支障をきたすことなく、高耐圧・高電圧駆動デバイスを同一基板上に混載することができる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に設けられた第１デバイス形成領域と、前記半導体基板上に設けられた第２デバイス形成領域と、前記第２デバイス形成領域に形成された静電保護回路と前記第１デバイス形成領域及び前記第２デバイス形成領域には、素子分離する第１素子分離構造と第２素子分離構造とを備え、前記静電保護回路の少なくとも一部の領域は、第１素子分離構造にて分離され、第１素子分離構造溝の深さは、第２素子分離構造の溝の深さよりも深いことを特徴とする。
【００１５】
これにより、低電圧・低電流駆動デバイスを素子分離する少なくとも一部領域の溝の深さを浅く形成しつつ、静電保護回路を素子分離する溝の深さを深くすることができる。このため、バルク構造とＳＯＩ構造とを同一基板上に混載した場合においても、静電保護回路の耐圧の劣化を抑制しつつ、低電圧・低電流駆動デバイスへのストレスの集中を抑制することができ、低電圧・低電流駆動デバイスの低消費電力化および高速化に支障をきたすことなく、静電保護回路を同一基板上に混載することができる。
【００１６】
また、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に設けられた第１デバイス形成領域と、前記半導体基板上に設けられた第２デバイス形成領域と、前記第１デバイス形成領域に形成された低電圧駆動デバイスと、前記第２デバイス形成領域に形成された高電圧駆動デバイスと、前記第１デバイス形成領域及び前記第２デバイス形成領域には、素子分離する第１素子分離構造と第２素子分離構造とを備え、前記高電圧駆動デバイスの少なくとも一部の領域は、第１素子分離構造にて分離され、第１素子分離構造溝の深さは、第２素子分離構造の溝の深さよりも深いことを特徴とする。
【００１７】
これにより、低電圧・低電流駆動デバイスを素子分離する少なくとも一部領域の溝の深さを浅く形成しつつ、高耐圧・高電圧駆動デバイスを素子分離する溝の深さを深くすることができる。このため、バルク構造とＳＯＩ構造とを同一基板上に混載した場合においても、高耐圧・高電圧駆動デバイスの耐圧の劣化を抑制しつつ、低電圧・低電流駆動デバイスへのストレスの集中を抑制することができ、低電圧・低電流駆動デバイスの低消費電力化および高速化に支障をきたすことなく、高耐圧・高電圧駆動デバイスを同一基板上に混載することができる。
【００１８】
また、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に設けられた第１デバイス形成領域と、前記半導体基板上に設けられた第２デバイス形成領域と、前記第１デバイス形成領域及び前記第２デバイス形成領域には、素子分離する第１素子分離構造と第２素子分離構造とを備え、前記第１デバイス形成領域と前記第２デバイス形成領域を分離する少なくとも一部の領域は、第１素子分離構造にて分離され、第１素子分離構造溝の深さは、第２素子分離構造の溝の深さよりも深いことを特徴とする。
【００１９】
これにより、低電圧・低電流駆動デバイスを素子分離する少なくとも一部領域の溝の深さを浅く形成しつつ、低電圧・低電流駆動デバイスと高耐圧・高電圧駆動デバイスとを素子分離する溝の深さを深くすることができる。このため、バルク構造とＳＯＩ構造とを同一基板上に混載した場合においても、バルク構造デバイスとＳＯＩ構造デバイス間のクロストークノイズを抑制することができる。また、高耐圧・高電圧駆動デバイスの耐圧の劣化を抑制しつつ、低電圧・低電流駆動デバイスへのストレスの集中を抑制することができる。従って、低電圧・低電流駆動デバイスの低消費電力化および高速化に支障をきたすことなく、高耐圧・高電圧駆動デバイスを同一基板上に混載することができる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の第１領域に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記半導体基板の第２領域を素子分離する第１溝を形成する工程と、前記第１溝を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させるとともに、前記第１溝と深さの異なる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００２１】
これにより、第１半導体層上に第２半導体層が積層された場合においても、第２溝を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間のエッチングレートの違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することができる。さらに、第１溝と第２溝との深さを互いに異ならせることにより、バルク構造とＳＯＩ構造とを同一基板上に混載した場合においても、バルク領域とＳＯＩ形成領域には、異なる深さを有する第１素子分離構造と第２素子分離構造とを備えることができる。この時、第１溝と第２溝のいずれかひとつが、第１素子分離構造に対応し、残りが、第２素子分離構造に対応する。
【００２２】
このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの低消費電力化および高速化に支障をきたすことなく、高耐圧トランジスタを同一基板上に混載することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の第１領域に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させるとともに、前記半導体基板の第２領域を素子分離する第１溝を形成する工程と、前記第１溝を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記支持体と比誘電率の異なる絶縁体を前記第２溝に埋め込む工程とを備えることを特徴とする。
【００２３】
これにより、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、バルク構造とＳＯＩ構造とを同一基板上に混載した場合においても、バルク領域とＳＯＩ形成領域には、異なる比誘電率を有する第１素子分離構造と第２素子分離構造とを備えることができる。この時、第１溝と第２溝のいずれかひとつが、第１素子分離構造に対応し、残りが、第２素子分離構造に対応する。
このため、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの低消費電力化および高速化に支障をきたすことなく、高耐圧トランジスタを同一基板上に混載することができる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板上に下地酸化膜を介して酸化防止膜を形成する工程と、前記半導体基板上の第１領域に対応した開口部を前記下地酸化膜および酸化防止膜に形成する工程と、前記開口部が形成された酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上の第１領域に熱酸化膜を形成する工程と、前記半導体基板上の第１領域に形成された熱酸化膜を除去する工程と、前記開口部が形成された酸化防止膜を除去する工程と、前記開口部が形成された下地酸化膜をマスクとして選択エピタキシャル成長を行うことにより、前記半導体基板上の第１領域に第１半導体層および第２半導体層を順次形成する工程とを備えることを特徴とする。
【００２５】
これにより、半導体基板の熱酸化とウエットエッチングにて半導体基板に凹部を形成してから、半導体基板上の第１領域にＳＯＩ構造を形成することが可能となる。このため、半導体基板凹部表面のエッチングダメージを抑制しつつ、バルク構造とＳＯＩ構造との間の段差を低減することが可能となり、製造歩留まりの低下や信頼性の劣化を抑制しつつ、バルク構造とＳＯＩ構造とを同一基板上に同等の高さで混載することができる。
【００２６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層半よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、半導体基板１には、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２が設けられ、バルク領域Ｒ１２には、Ｎウェル２およびＰウェル３が形成されている。ここで、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２には、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２内の素子をそれぞれ素子分離する溝１３が形成されている。また、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２との境界には、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２とを素子分離する溝１４が形成されるとともに、Ｎウェル２およびＰウェル３との境界には、Ｎウェル２とＰウェル３とを素子分離する溝１４が形成されている。ここで、溝１４の深さは溝１３よりも深くすることができる。そして、溝１３内には、第２半導体層５を半導体基板１上で支持する支持体１１が埋め込まれるとともに、溝１４内には埋め込み絶縁体１２が埋め込まれている。なお、溝１３、１４内にそれぞれ埋め込まれた支持体１１および埋め込み絶縁体１２の比誘電率は互いに異ならせることもでき、例えば、支持体１１としてはシリコン酸化膜、埋め込み絶縁体１２としてはシリコン窒化膜を用いることができる。
【００２８】
そして、ＳＯＩ形成領域Ｒ１１において、半導体基板１上には埋め込み絶縁層４が形成され、埋め込み絶縁層４上には、溝１３及び溝１４にて素子分離された第２半導体層５が積層されている。そして、第２半導体層５上には、ゲート絶縁膜６ａ、６ｂをそれぞれ介してゲート電極７ａ、７ｂが形成され、ゲート電極７ａ、７ｂの側壁にはサイドウォール８ａ、８ｂがそれぞれ形成されている。そして、第２半導体層５には、ゲート電極７ａを挟み込むように配置されたソース層９ａおよびドレイン層１０ａが形成されるとともに、ゲート電極７ｂを挟み込むように配置されたソース層９ｂおよびドレイン層１０ｂが形成されている。
【００２９】
一方、バルク領域Ｒ１２において、Ｎウェル２上には、ゲート絶縁膜６ｃ、６ｄをそれぞれ介してゲート電極７ｃ、７ｄが形成され、ゲート電極７ｃ、７ｄの側壁にはサイドウォール８ｃ、８ｄがそれぞれ形成されている。そして、Ｎウェル２には、ゲート電極７ｃを挟み込むように配置されたソース層９ｃおよびドレイン層１０ｃが形成されるとともに、ゲート電極７ｄを挟み込むように配置されたソース層９ｄおよびドレイン層１０ｄが形成されている。また、バルク領域Ｒ１２において、Ｐウェル３上には、ゲート絶縁膜６ｅを介してゲート電極７ｅが形成され、ゲート電極７ｅの側壁にはサイドウォール８ｅが形成されている。そして、Ｐウェル３には、ゲート電極７ｅを挟み込むように配置されたソース層９ｅおよびドレイン層１０ｅが形成されている。
【００３０】
これにより、第２半導体層５下に埋め込まれた埋め込み絶縁層４にて半導体基板１と第２半導体層５とを絶縁することが可能となるとともに、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２には、異なる構造を有する第１素子分離構造と第２素子分離構造とを備えることができる。この時、溝１３と溝１４のいずれかひとつが、第１素子分離構造に対応し、残りが、第２素子分離構造に対応する。また、第１と第２素子分離構造とで深さや比誘電率を互いに異ならせることができる。このため、素子分離領域に起因するストレスの増大を抑制しつつ、素子分離領域に必要な耐圧を確保することが可能となるとともに、ＳＯＩ基板を用いることなく、第２半導体層５上にＳＯＩトランジスタを形成することが可能となる。この結果、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２とが同一半導体基板１上に混載された場合においても、ＳＯＩトランジスタの特性のバラツキを抑制しつつ、ＳＯＩトランジスタの低消費電力化および高速化を図ることが可能となるとともに、バルクトランジスタの高耐圧化を図ることができる。
【００３１】
なお、上述した実施形態では、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造にてＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２を素子分離する方法について説明したが、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２をＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）構造にて素子分離するようにしてもよい。
【００３２】
また、ＳＯＩ形成領域Ｒ１１には低電圧・低電流駆動デバイスを形成し、バルク領域Ｒ１２には高耐圧・高電圧駆動デバイスを形成することができる。これにより、ＳＯＩ形成領域Ｒ１１内で低電圧・低電流駆動デバイスをゲート電極と平行方向に素子分離する溝１３の深さを浅く形成しつつ、低電圧・低電流駆動デバイスを有するＳＯＩ形成領域Ｒ１１と高耐圧・高電圧駆動デバイスを有するＲ１２とを素子分離する溝１４やバルク領域のウエル間を分離する溝１４の深さを深くすることができる。このため、バルク構造とＳＯＩ構造とを同一半導体基板１上に混載した場合においても、高耐圧・高電圧駆動デバイス（バルク構造デバイス）と低電圧・低電流駆動デバイス（ＳＯＩ構造デバイス）との間のクロストークノイズを抑制することができる。また、高耐圧・高電圧駆動デバイスの耐圧の劣化を抑制しつつ、低電圧・低電流駆動デバイスへのストレスの集中を抑制することができ、低電圧・低電流駆動デバイスの低消費電力化および高速化に支障をきたすことなく、高耐圧・高電圧駆動デバイスを同一半導体基板１上に混載することができる。あるいは、ＳＯＩ形成領域Ｒ１１にはロジック回路やＳＲＡＭを形成し、バルク領域Ｒ１２には静電保護回路やアナログ回路やバイポーラトランジスタを形成するようにしてもよい。
【００３３】
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
図２において、半導体基板２１には、ＳＯＩ形成領域Ｒ２１およびバルク領域Ｒ２２が設けられ、バルク領域Ｒ２２には、Ｎウェル２２およびＰウェル２３が形成されている。ここで、ＳＯＩ形成領域Ｒ２１には、ＳＯＩ形成領域Ｒ２１内の素子を素子分離する溝４８及び溝４９が形成されている。また、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２との境界には、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２とを素子分離する溝４８が形成されるとともに、Ｎウェル２２およびＰウェル２３との境界には、Ｎウェル２２とＰウェル２３とを素子分離する溝４８が形成されている。ここで、溝４８の深さは溝４９よりも深くすることができる。そして、溝４８内には、第２半導体層２５を半導体基板２１上で支持する支持体３２が埋め込まれるとともに、溝４９内には埋め込み絶縁体３１が埋め込まれている。なお、溝４８、４９内にそれぞれ埋め込まれた支持体３２および埋め込み絶縁体３１の比誘電率は互いに異ならせることもでき、例えば、支持体３２としてはシリコン酸化膜、埋め込み絶縁体３１としてはシリコン窒化膜を用いることができる。
【００３４】
そして、ＳＯＩ形成領域Ｒ２１において、半導体基板２１上には埋め込み絶縁層２４が形成され、埋め込み絶縁層２４上には、溝４８と溝４９にて素子分離された第２半導体層２５が積層されている。そして、第２半導体層２５上には、ゲート絶縁膜２６ａ、２６ｂをそれぞれ介してゲート電極２７ａ、２７ｂが形成され、ゲート電極２７ａ、２７ｂの側壁にはサイドウォール２８ａ、２８ｂがそれぞれ形成されている。そして、第２半導体層２５には、ゲート電極２７ａを挟み込むように配置されたソース層２９ａおよびドレイン層３０ａが形成されるとともに、ゲート電極２７ｂを挟み込むように配置されたソース層２９ｂおよびドレイン層３０ｂが形成されている。
【００３５】
一方、バルク領域Ｒ２２において、ＰウエルとＮウエルとの間は、溝４８にて素子分離されている。Ｎウェル２２上には、チャネル領域を隔てるようにしてＬＯＣＯＳ構造３３が形成されている。そして、チャネル領域上にはゲート絶縁膜２６ｄを介してゲート電極２７ｄが形成され、ゲート電極２７ｄの側壁にはサイドウォール２８ｄが形成されている。そして、Ｎウェル２２には、チャネル領域を挟み込むように配置されたソース層２９ｄおよびドレイン層３０ｄがＬＯＣＯＳ構造３３下に形成されている。図には示されていないが、ソース層２９ｄ及びドレイン層３０ｄにおいて、配線とコンタクトを取る領域がＬＯＣＯＳ３３より広げて形成される。また、バルク領域Ｒ２２において、Ｐウェル２３上には、チャネル領域を隔てるようにしてＬＯＣＯＳ構造３３が形成されている。そして、チャネル領域上にはゲート絶縁膜２６ｃを介してゲート電極２７ｃが形成され、ゲート電極２７ｃの側壁にはサイドウォール２８ｃが形成されている。そして、Ｐウェル２３には、チャネル領域を挟み込むように配置されたソース層２９ｃおよびドレイン層３０ｃがＬＯＣＯＳ構造３３下に形成されている。図には示されていないが、ソース層２９ｃ及びドレイン層３０ｃは、配線とのコンタクトを取る領域がＬＯＣＯＳ３３より広げて形成してある。
【００３６】
これにより、バルク領域Ｒ２２に形成されるトランジスタの高耐圧化を図りつつ、バルク構造とＳＯＩ構造とを同一半導体基板２１上に混載することが可能となるとともに、ＳＯＩ形成領域Ｒ２１およびバルク領域Ｒ２２には、異なる構造を有する第１素子分離構造と第２素子分離構造とを備えることができる。この時、溝４８と溝４９のいずれかひとつが、第１素子分離構造に対応し、残りが、第２素子分離構造に対応する。第１と第２素子分離構造とで深さや比誘電率を互いに異ならせることができる。従って、ＳＯＩトランジスタの低消費電力化および高速化を図ることが可能となるとともに、バルクトランジスタの高耐圧化を図ることができる。
【００３７】
図３〜図１３は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図３において、半導体基板２１の熱酸化を行うことにより半導体基板２１上にパッド酸化膜４１を形成した後、ＣＶＤなどの方法にて酸化防止膜４２をパッド酸化膜４１上に堆積する。なお、酸化防止膜４２としては、例えば、シリコン窒化膜を用いることができる。そして、酸化防止膜４２をパターニングし、パターニングされた酸化防止膜４２をマスクとして半導体基板２１を選択酸化することにより、半導体基板２１にＬＯＣＯＳ構造３３を形成する。ここで、ＬＯＣＯＳ構造３３は、ＳＯＩ形成領域Ｒ２１、ソース層２９ｃ、２９ｄおよびドレイン層３０ｃ、３０ｄの配置位置に形成することができる。
【００３８】
次に、図４に示すように、ＣＶＤなどの方法にて半導体基板２１上の全面に保護膜４３を積層する。なお、保護膜４３としては、例えば、シリコン窒化膜を用いることができる。そして、半導体基板２１にＡｓ、ＰなどのＮ型不純物のイオン注入を選択的に行った後、半導体基板２１の熱処理を行うことによりＮウェル２２を半導体基板２１に形成する。さらに、半導体基板２１にＢ、ＢＦ2などのＰ型不純物のイオン注入を選択的に行った後、半導体基板２１の熱処理を行うことによりＰウェル２３を半導体基板２１に形成する。
【００３９】
次に、図５に示すように、Ｎウェル２２上のＬＯＣＯＳ構造３３下にＢ、ＢＦ2などのＰ型不純物のイオン注入を選択的に行った後、半導体基板２１の熱処理を行うことによりＮウェル２２上のＬＯＣＯＳ構造３３下にソース層２９ｄおよびドレイン層３０ｄを形成する。さらに、Ｐウェル２３上のＬＯＣＯＳ構造３３下にＡｓ、ＰなどのＮ型不純物のイオン注入を選択的に行った後、半導体基板２１の熱処理を行うことによりＰウェル２３上のＬＯＣＯＳ構造３３下にソース層２９ｃおよびドレイン層３０ｃを形成する。
【００４０】
次に、図６に示すように、保護膜４３を除去した後、フォトリソグラフィー技術およびＨＦを用いたウエットエッチング技術を用いてＳＯＩ形成領域Ｒ２１のＬＯＣＯＳ構造３３を除去することにより、ＳＯＩ形成領域Ｒ２１の半導体基板２１に凹部４４を形成する。
次に、図７に示すように、ＳＯＩ形成領域Ｒ２１の凹部４４が第１半導体層４５および第２第２半導体層２５にて順次埋め込まれるようにして、第１半導体層４５および第２第２半導体層２５を選択的エピタキシャル成長にて半導体基板２１上に順次形成する。ここで、半導体基板２１の熱酸化とウエットエッチングにて半導体基板２１に凹部４４を形成してから、半導体基板２１のＳＯＩ形成領域Ｒ２１に第１半導体層４５および第２第２半導体層２５を順次成膜することにより、半導体基板２１の凹部４４表面のエッチングダメージを抑制しつつ、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２との間の表面段差を低減することが可能となり、製造歩留まりの低下や信頼性の劣化を抑制しつつ、バルク構造とＳＯＩ構造とを同一半導体基板２１上に同等の高さで混載することができる。
【００４１】
なお、第１半導体層４５は、半導体基板２１および第２半導体層２５よりもエッチングレートが大きな材質を用いることができ、半導体基板２１、第１半導体層４５および第２半導体層２５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板２１がＳｉの場合、第１半導体層４５としてＳｉＧｅ、第２半導体層２５としてＳｉを用いることが好ましい。これにより、第１半導体層４５と第２半導体層２５との間の格子整合をとることを可能としつつ、第１半導体層４５と第２半導体層２５との間のエッチング選択比を確保することができる。また、第１半導体層４５としては、単結晶半導体層の他、多孔質単結晶半導体層を用いるようにしてもよい。また、第１半導体層４５の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層４５および第２半導体層２５の膜厚は、例えば、１ｎｍ〜２００ｎｍ程度とすることができる。
【００４２】
次に、図８に示すように、第２半導体層２５の熱酸化により第２半導体層２５の表面に下地酸化膜４６を形成する。そして、ＣＶＤなどの方法により、下地酸化膜４６上の全面に酸化防止膜４７を形成する。なお、酸化防止膜４７としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜４７、下地酸化膜４６、第２半導体層２５、第１半導体層４５および半導体基板２１をパターニングすることにより、半導体基板２１の一部を露出させる溝４８を形成する。なお、溝４８は、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２との境界およびＮウェル２２およびＰウェル２３との境界の素子分離領域に配置することができる。また、溝４８の深さはＰウェル２３よりも深くなるように設定することもできる。
【００４３】
続いて、ＣＶＤなどの方法により基板全面が覆われるようにして溝４８内に埋め込まれた支持体３２を成膜する。なお、支持体３２は、溝４８内における第１半導体層４５および第２半導体層２５の側壁にも成膜され、第２半導体層２５を半導体基板２１上で支持することができる。なお、支持体３２の材質としては、シリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。
【００４４】
次に、図９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体３２、酸化防止膜４７、下地酸化膜４６、第２半導体層２５および第１半導体層４５をパターニングすることにより、第１半導体層４５の一部を露出させる溝４９を形成する。なお、溝４９の深さは溝４８よりも浅くなるように設定することができる。また、溝４９の配置位置はＳＯＩ形成領域Ｒ２１及びバルク領域Ｒ２２の素子分離領域に対応させることができる。
【００４５】
次に、図１０に示すように、溝４９を介してエッチングガスまたはエッチング液を第１半導体層４５に接触させることにより、第１半導体層４５を選択的にエッチング除去し、半導体基板２１と第２半導体層２５との間に空洞部５０を形成する。バルク領域Ｒ２２の素子分離領域に、溝４９が配置された場合、溝４９周囲は半導体基板２１にて覆われているため、前記第１半導体層選択的エッチング時には、溝４９周囲の半導体基板のエッチングは進まない。
【００４６】
ここで、溝４８内に支持体３２を設けることにより、第１半導体層４５が除去された場合においても、第２半導体層２５を半導体基板２１上で支持することが可能となるとともに、溝４８とは別に溝４９を設けることにより、第２半導体層２５下の第１半導体層４５にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層２５の結晶品質を損なうことなく、第２半導体層２５と半導体基板２１との間の絶縁を図ることが可能となる。
【００４７】
なお、半導体基板２１、第２半導体層２５および支持体３２がＳｉ、第１半導体層４５がＳｉＧｅの場合、第１半導体層４５のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板２１、第２半導体層２５および支持体３２のオーバーエッチングを抑制しつつ、第１半導体層４５を除去することが可能となる。また、第１半導体層４５のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００４８】
また、第１半導体層４５をエッチング除去する前に、陽極酸化などの方法により第１半導体層４５を多孔質化するようにしてもよいし、第２半導体層２５形成後、第１半導体層４５にイオン注入を行うことにより、第１半導体層４５をアモルファス化するようにしてもよい。また、半導体基板２１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層４５のエッチングレートを増大させることが可能となり、第１半導体層４５のエッチング面積を拡大することができる。
【００４９】
次に、図１１に示すように、半導体基板２１および第２半導体層２５の熱酸化を行うことにより、半導体基板２１と第２半導体層２５との間の空洞部５０に埋め込み絶縁層２４を形成する。なお、半導体基板２１および第２半導体層２５の熱酸化にて埋め込み絶縁層２４を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。
【００５０】
また、空洞部５０に埋め込み絶縁層２４を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層２４をリフローさせることが可能となり、埋め込み絶縁層２４のストレスを緩和させることが可能となるとともに、第２半導体層２５との境界における界面準位を減らすことができる。また、埋め込み絶縁層２４は空洞部５０を全て埋めるように形成しても良いし、空洞部５０が一部残るように形成しても良い。
【００５１】
また、図１１の方法では、半導体基板２１および第２半導体層２５の熱酸化を行うことにより、半導体基板２１と第２半導体層２５との間の空洞部５０に埋め込み絶縁層２４を形成する方法について説明したが、ＣＶＤ法にて半導体基板２１と第２半導体層２５との間の空洞部５０に絶縁膜を成膜させることにより、半導体基板２１と第２半導体層２５との間の空洞部５０を埋め込み絶縁層２４で埋め込むようにしてもよい。これにより、第２半導体層２５の膜減りを防止しつつ、半導体基板２１と第２半導体層２５との間の空洞部５０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層２５の裏面側に配置される埋め込み絶縁層２４の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層２５の裏面側の寄生容量を低減させることができる。
【００５２】
なお、埋め込み絶縁層２４の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜などＬｏｗ−Ｋ膜やシリコン窒化膜などＨｉｇｈ−Ｋ膜を用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機Ｌｏｗ−Ｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００５３】
また、第２半導体層２５上に酸化防止膜４７を設けることで、第２半導体層２５の表面が熱酸化されることを防止しつつ、第２半導体層２５の裏面側に埋め込み絶縁層２４を形成することが可能となり、第２半導体層２５の膜減りを抑制することが可能となる。
また、溝４８、４９の配置位置を第２半導体層２５の素子分離領域とバルク領域の素子分離領域に対応させることにより、第２半導体層２５の横方向および縦方向の素子分離とバルク領域の素子分離とを一括して行うことが可能となるとともに、溝４８内に支持体３２を埋め込むことにより、第２半導体層２５を半導体基板２１上で支持する支持体３２をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタとバルクトランジスタを同一バルク基板上に形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタとバルクトランジスタとを混載した半導体装置のコストダウンを図ることが可能となる。
【００５４】
続いて、ＣＶＤなどの方法により溝４９内に埋め込み絶縁体３１を埋め込んだ後、ＣＭＰまたはエッチバックなどの方法にて埋め込み絶縁体３１および支持体３２を薄膜化するとともに、酸化防止膜４７をストッパー層として、ＣＭＰによる平坦化を止める。続いて、パッド酸化膜４１、下地酸化膜４６および酸化防止膜４７を除去することにより、第２半導体層２５および半導体基板２１の表面を露出させる。なお、埋め込み絶縁体３１としては、例えば、シリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。
【００５５】
次に、図１２に示すように、第２半導体層２５と半導体基板２１の表面の熱酸化を行うことにより、第２半導体層と半導体基板２１の表面に熱酸化膜２６ａ'，２６ｂ'、２６ｃ'、２６ｄ'を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて第２半導体層２５の表面の熱酸化２６ａ'，２６ｂ'を選択的に除去した後、第２半導体層２５と半導体基板２１の表面の熱酸化を再び行うことにより、第２半導体層２５と半導体基板２１の表面に、最終的なゲート絶縁膜２６ａ、２６ｂ、２６ｃ、２６ｄを形成する。なお、ゲート絶縁膜２６ｃ、２６ｄの膜厚はゲート絶縁膜２６ａ、２６ｂの膜厚よりも厚く形成される。
【００５６】
次に、図１３に示すように、ＣＶＤなどの方法により、半導体基板２１および第２半導体層２５上の全面に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層２５上にゲート電極２７ａ、２７ｂを形成するとともに、ＬＯＣＯＳ構造３３に端部がかかるように配置されたゲート電極２７ｃ、２７ｄを半導体基板２１上に形成する。
【００５７】
次に、ＣＶＤなどの方法により、半導体基板２１および第２半導体層２５上の全面に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２７ａ〜２７ｄの側壁にサイドウォール２８ａ〜２８ｄをそれぞれ形成する。そして、ゲート電極２７ａ、２７ｂおよびサイドウォール２８ａ、２８ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層２５内にイオン注入することにより、サイドウォール２８ａ、２８ｂの側方にそれぞれ配置されたソース２９ａ、２９ｂおよびドレイン層３０ａ、３０ｂを第２半導体層２５に形成する。
【００５８】
これにより、ＳＯＩ基板を用いることなく、第２半導体層２５上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、バルク構造とＳＯＩ構造とを同一半導体基板２１上に混載した場合においても、バルク領域とＳＯＩ形成領域には、深さや比誘電率の異なる素子分離を配置することが可能となる。このため、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの低消費電力化および高速化に支障をきたすことなく、高耐圧トランジスタを同一半導体基板２１上に混載することができる。
【００５９】
なお、上述した実施形態では、ＳＯＩトランジスタを第２半導体層２５に形成する方法について説明したが、ＣＭＯＳインバータやＳＲＡＭセルなど、種々の回路ブロックを第２半導体層２５に形成するようにしてもよい。
また、上述した実施形態では、埋め込み絶縁層２４を形成する際に、第２半導体層２５の表面の熱酸化を防止するために、第２半導体層２５上に酸化防止膜４７を形成する方法について説明したが、第２半導体層２５上に酸化防止膜４７を形成することなく、埋め込み絶縁層２４を形成するようにしてもよい。この場合、埋め込み絶縁層２４の形成時に第２半導体層２５の表面に形成された酸化膜は、エッチングまたは研磨により除去するようにしてもよい。
【００６０】
また、上述した実施形態では、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法にて素子分離を行う方法について説明したが、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法にて素子分離を行うようにしてもよい。
また、ゲート電極２７ａ〜２７ｄを配置する場合、ゲート電極２７ａ〜２７ｄに垂直な部分における素子分離溝の深さが、ゲート電極２７ａ〜２７ｄに平行な部分における素子分離溝よりも深いことが好ましい。これにより、ゲート電極２７ａ〜２７ｄの寄生容量を低減することが可能となるとともに、ゲート電極２７ａ〜２７ｄの寄生容量への寄与が小さい素子分離部分では、溝の深さを浅くすることができ、第２半導体層２５に形成されるトランジスタにかかる素子分離からのストレスを抑制することができる。
【００６１】
また、ゲート電極２７ａ〜２７ｄを配置する場合、ゲート電極２７ａ〜２７ｄに垂直な部分における支持体３２または埋め込み絶縁体３１からなる素子分離領域の比誘電率が、ゲート電極２７ａ〜２７ｄに平行な部分における素子分離領域の比誘電率よりも低いことが好ましい。これにより、ゲート電極２７ａ〜２７ｄの寄生容量を低減することが可能となるとともに、ゲート電極２７ａ〜２７ｄの寄生容量への寄与が小さい部分では、支持体３２または埋め込み絶縁体３１の比誘電率を大きくすることができ、ＳＯＩ層やＢＯＸ層を強固な材料で支持することが可能となる。このため、トランジスタが微細化された場合においても、プロセスインテグレーションや熱的／機械的ストレスに対してＳＯＩ層やＢＯＸ層にミクロ的な変形が発生することを抑制することができ、トランジスタの特性のバラツキを抑制しつつ、トランジスタの低消費電力化および高速化を図ることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】本発明の第２実施形態に係る半導体装置の概略構成を示す断面図。
【図３】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図６】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図７】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図８】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図９】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図１２】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００６３】
Ｒ１１，Ｒ２１…ＳＯＩ形成領域、Ｒ１２，Ｒ２２…バルク領域、１，２１…半導体基板、２，２２…Ｎウェル、３，２３…Ｐウェル、４，２４…埋め込み絶縁層、４５…第１第２半導体層５、２５…第２半導体層、６ａ〜６ｅ，２６ａ〜２６ｄ…ゲート絶縁膜、７ａ〜７ｅ，２７ａ〜２７ｄ…ゲート電極、８ａ〜８ｅ，２８ａ〜２８ｄ…サイドウォールスペーサ、９ａ〜９ｅ，２９ａ〜２９ｄ…ソース層、１０ａ〜１０ｅ，３０ａ〜３０ｄ…ドレイン層、１１，１２，３１…埋め込み絶縁体、３２…支持体、１３，１４，４８，４９…素子分離用溝、３３…ＬＯＣＯＳ構造、４１…パット酸化膜、４３…保護膜、４４…凹部、４６…下地酸化膜、４７…酸化防止膜、５０…空洞部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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