(57)【要約】      （修正有）【課題】優れた信頼性を有するＭＩＭ型容量素子の製造方法を提供する。【解決手段】まず、半導体基板１上に、第１の導電膜１１、誘電体膜１２、及び第２の導電膜１３を順に形成する。そして、第２の導電膜１３をエッチングして上部電極１３ａを形成し、上部電極１３ａ形成後に誘電体膜１２をエッチングして容量絶縁膜１２ａを形成し、容量絶縁膜１２ａ形成後に第１の導電膜１１をエッチングして下部電極１１ａを形成する。以上の工程により形成されたＭＩＭ型容量素子１上に層間絶縁膜１４が形成され、層間絶縁膜１４に上部電極１３ａに到達するスルーホール１５ａが形成された時点で。スルーホール１５ａの底部に露出した上部電極１３ａに紫外光を照射する。本構成によれば、スルーホール１５ａの形成過程で上部電極１３ａに蓄積された電荷を除去することができ、当該電荷により、容量絶縁膜１２ａの絶縁耐圧が劣化されることを防止できる。【選択図】図１
2007128980.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、当該下部電極上に設けられた容量絶縁膜と、当該容量絶縁膜上に設けられた上部電極とを備えた容量素子を有する半導体装置の製造方法において、
半導体基板上に、前記容量素子を形成する工程と、
前記半導体基板上に、前記容量素子を被覆する絶縁膜を形成する工程と、
前記絶縁膜に、前記上部電極に到達するスルーホールを形成する工程と、
前記スルーホールを通じて、当該スルーホール底部の前記上部電極に紫外光を照射する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記紫外光の照射前に、前記スルーホールが形成された絶縁膜上に導電膜を形成する工程をさらに有し、紫外光照射が当該導電膜を通じて行われる請求項１記載の半導体装置の製造方法。
【請求項３】
前記容量素子を形成する工程が、
半導体基板上に、下部電極となる第１の導電膜、容量絶縁膜となる誘電体膜、及び上部電極となる第２の導電膜を順に形成する工程と、
前記第２の導電膜をエッチングし、上部電極を形成する工程と、
前記上部電極形成後に前記誘電体膜をエッチングし、容量絶縁膜を形成する工程と、
前記容量絶縁膜形成後に前記第１の導電膜をエッチングし、下部電極を形成する工程と、
を有する請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記下部電極が、前記半導体基板と電気的に接続され、前記紫外光照射が上部電極に対して行われる請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記紫外光照射のエネルギー総量が、２０Ｊ／ｃｍ2以上かつ１００Ｊ／ｃｍ2以下である請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記容量絶縁膜が、シリコン窒化膜である請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記シリコン窒化膜の膜応力が、２５０ＭＰａ以上かつ３５０ＭＰａ以下の圧縮応力である請求項６記載の半導体装置の製造方法。
【請求項８】
前記導電膜が、窒化チタン膜である請求項２記載の半導体装置の製造方法。
【請求項９】
前記窒化チタン膜の膜厚が、５ｎｍ以上かつ５０ｎｍ以下である請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＭＩＭ型容量素子を搭載した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、金属−絶縁膜−金属（以下、ＭＩＭ）型容量素子を搭載した半導体装置が多数提案されている（例えば、特許文献１、２参照。）。ＭＩＭ型容量素子は、半導体装置において従来から多用されているＭＯＳ（Metal-Oxide-Semiconductor）型容量素子や、ポリシリコン膜を上下の電極に使用した２層ポリシリコン型容量素子に比べて寄生抵抗が小さく、また、従来の多層配線プロセスに、わずかに工程を付加することにより形成することができるため、設計自由度が大きく、製造コストが低い等、メリットが多い。
【０００３】
図５は、従来のＭＩＭ型容量素子の構造を示す断面図である。図５に示すように、ＭＩＭ型容量素子１は、半導体基板２上に形成されたシリコン酸化膜等の層間絶縁膜１０上に下部電極１１ａ、容量絶縁膜１２ａ、上部電極１３ａが積層された構造を有する。
【０００４】
また、上部電極１３ａ及び下部電極１１ａは、層間絶縁膜１４の上層に形成された配線、層間絶縁膜１０上に形成された配線、あるいは、層間絶縁膜１０よりも下層に形成された配線を介して、半導体基板２上に形成された他の回路素子と電気的に接続される。図５の例では、上部電極１３ａは、層間絶縁膜１４のスルーホール１５ａ内に設けられたコンタクトプラグ１６ａを介して層間絶縁膜１４上の配線１７ａと接続されている。また、下部電極１１ａは、層間絶縁膜１０上に下部電極１１ａと一体に形成された引き出し配線１１ｂを有しており、引き出し配線１１ｂが、層間絶縁膜１４のスルーホール１５ｂ内に設けられたコンタクトプラグ１６ｂを介して層間絶縁膜１４上の配線１７ｂと接続されている。
【０００５】
図６は、従来のＭＩＭ型容量素子の製造工程を示す工程断面図である。従来のＭＩＭ型容量素子の製造工程では、図６（ａ）に示すように、まず、層間絶縁膜１０上に、第１の金属系導体膜１１がスパッタ法等により成膜される。例えば、第１の金属系導体膜１１には、下層から、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、銅アルミ（ＡｌＣｕ）、ＴｉＮ、Ｔｉの順で積層された積層膜等が使用される。また、第１の金属系導体膜１１上には、シリコン酸化膜等の誘電体膜１２が、プラズマＣＶＤ（Chemical Vapor Deposition）法等により成膜される。そして、誘電体膜１２上に、下層からＡｌＣｕ、ＴｉＮ、Ｔｉの順で積層された第２の金属系導体膜１３が成膜される。
【０００６】
次に、第２の金属系導体膜１３上に、フォトリソグラフィにより上部電極１３ａの形成領域を被覆するレジストパターン２１が形成される。そして、レジストパターン２１をマスクとして第２の金属系導体膜１３のエッチングが行われ、図６（ｂ）に示すように、上部電極１３ａが形成される。
【０００７】
続いて、上部電極１３ａが形成された誘電体膜１２上にフォトリソグラフィにより容量絶縁膜１２ａの形成領域を被覆するレジストパターン２２が形成される。当該レジストパターン２２をマスクして誘電体膜１２のエッチングが行われ、図６（ｃ）に示すように、容量絶縁膜１２ａが形成される。また、レジストパターン２２が除去された後、容量絶縁膜１２ａ及び上部電極１３ａが形成された第１の金属系導体膜１１上に、フォトリソグラフィにより下部電極１１ａ及び引き出し配線１１ｂの形成領域を被覆するレジストパターン２３が形成される。当該レジストパターン２３をマスクとして第１の金属系導体膜１１のエッチングが行われ、図６（ｄ）に示すように、下部電極１１ａと引き出し配線１１ｂとが同時に形成される。
【０００８】
さらに、図６（ｅ）に示すように、下部電極１１ａ、引き出し配線１１ｂ、容量絶縁膜１２ａ、及び上部電極１３ａが形成された層間絶縁膜１０上に、プラズマＣＶＤ法等によりシリコン酸化膜が２０００ｎｍ程度の厚さで成膜される。当該シリコン酸化膜は、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化され、層間絶縁膜１４が形成される。
【０００９】
この後、フォトリソグラフィによりスルーホール１５ａの形成領域に開口を有するレジストパターン２４が形成され、当該レジストパターン２４をマスクとして層間絶縁膜１４のエッチングが行われる。これにより、図６（ｆ）に示すように、上部電極１３ａ上にスルーホール１５ａが形成される。
【００１０】
同様に、レジストパターン２４が除去された後、フォトリソグラフィによりスルーホール１５ｂの形成領域に開口を有するレジストパターン２５が形成され、当該レジストパターン２５をマスクとして層間絶縁膜１４のエッチングが行われる。これにより、図６（ｇ）に示すように、引き出し配線１１ｂ上にスルーホール１５ｂが形成される。
【００１１】
そして、図６（ｈ）に示すように、スルーホール１５ａ及び１５ｂが形成された層間絶縁膜１４上に、メタルＣＶＤ法により、導体膜１６が成膜される。ここでは、まず、バリヤ層１６１としてＴｉＮ膜が成膜され、当該バリヤ層１６１上に、スルーホール１５ａ及び１５ｂに充填されるコンタクトプラグの主膜１６２となるタングステン（Ｗ）膜が成膜される。なお、スルーホール１５ａ及び１５ｂ以外の領域に成膜された層間絶縁膜１４上の不要な導体膜１６はＣＭＰ法により除去される。これにより、図６（ｉ）に示すように、スルーホール１５ａ及び１５ｂ内に、コンタクトプラグ１６ａ及び１６ｂが形成される。
【００１２】
続いて、コンタクトプラグ１６ａ及び１６ｂが形成された層間絶縁膜１４上に、下層から、Ｔｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮ、Ｔｉが順に積層された金属系導体膜が形成された後、フォトリソグラフィ及びエッチングにより当該金属系導体膜に対してパターニングが行われ、配線１７ａ及び配線１７ｂが形成される。
【００１３】
なお、後掲の特許文献２には、スルーホール１５ａとスルーホール１５ｂとを一括して形成する手法が開示されている。また、後掲の特許文献３には、本願発明に関係する技術として、波長領域２３０ｎｍから３１０ｎｍの紫外光を２０Ｊ／ｃｍ2以上の照射量で照射し、ダメージ導入や汚染物質混入の影響を除去する半導体装置の製造方法が提案されている。
【特許文献１】特開２００４−２３５２００号公報（第１２頁、図１、図２）
【特許文献２】特開平８−３０６８６２号公報
【特許文献３】特許２７２００４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
半導体装置の製造工程では、スルーホール１５ａ及び１５ｂを形成する際のエッチングに、通常、ＲＩＥ（Reactive Ion Etching）等のプラズマエッチングが使用されている。例えば、プラズマエッチングによりスルーホール１５ａを形成する場合、当該エッチングの過程において、上部電極１３ａにプラズマ中の電子やイオン等の荷電粒子が入射する。
【００１５】
半導体装置の製造工程において、スルーホール１５ａが形成される時点では、上部電極１３ａは、半導体基板２上に形成された他の素子や配線と電気的に接続されておらずフローティングの状態にある。このため、スルーホール１５ａをプラズマエッチングする際に上部電極１３ａに入射した荷電粒子は、上部電極１３ａから排出されず上部電極１３ａに蓄積される。特に、上記特許文献２に開示されている技術では、スルーホール１５ａの底部に上部電極１３ａが露出してから、スルーホール１５ｂの底部に引き出し配線１１ｂが露出するまでの間、上部電極１３ａに電荷が入射し続ける。このため、上部電極１３ａに蓄積される電荷量は著しく大きくなる。
【００１６】
このように上部電極１３ａに蓄積された電荷は、上部電極１３ａが他の回路素子や導体と電気的に接続され、接地された場合に上部電極１３ａの外部に排出される。しかしながら、それまでの間は、上部電極１３ａは帯電した状態が維持される。このため、上部電極１３ａと下部電極１１ａの間には上記蓄積電荷により電位差が生じ、当該電位差により上部電極１３ａと下部電極１１ａとの間に存在する容量絶縁膜１２ａに電界が継続的に印加される。
【００１７】
また、上述の製造工程において、上部電極１３ａ上にスルーホール１５ａが形成されてから、スルーホール１５ａにＴｉＮ膜１６１が形成されるまでの期間は、スルーホール１５ａと異なる深さを有するスルーホール１５ｂを形成する工程が行われる。このため、数時間から１日以上となる。このため、容量絶縁膜１２ａには、当該期間中、蓄積電荷に起因する電界が継続して印加されることになる。
【００１８】
本願発明者らは、このような容量絶縁膜１２aに印加される電界が、容量絶縁膜１２ａに絶縁耐圧を劣化させ、容量絶縁膜１２ａの信頼性を低下させる要因になっていることを見出した。
【００１９】
一方、容量絶縁膜１２ａは、上部電極１３ａ及び下部電極１１ａと異なる熱膨張率を有しているため、当該熱膨張率の差異により容量絶縁膜１２ａには応力が付加される。このため、従来のＭＩＭ型容量素子１では、上記応力により容量絶縁膜１２ａにクラックが生じたり、製造工程の過程で、絶縁容量膜１２の剥離が生じたりする不具合が生じていた。このような不具合は、製造歩留まりを低下させるだけでなく、ＭＩＭ型容量素子１の信頼性を低下させる要因になっている。
【００２０】
本発明は、上記従来の事情を鑑みて提案されたものであって、優れた信頼性を有するＭＩＭ型容量素子を備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記従来の課題を解決するために、本発明は、以下の技術的手段を採用している。まず、本発明は、下部電極と、当該下部電極上に設けられた容量絶縁膜と、当該容量絶縁膜上に設けられた上部電極とを備えた容量素子を有する半導体装置の製造方法を前提としている。そして、本発明は、半導体基板上に上記容量素子を形成する工程と、半導体基板上に当該容量素子を被覆する絶縁膜を形成する工程と、当該絶縁膜に上記上部電極に到達するスルーホールを形成する工程と、当該スルーホール底部の上部電極に紫外光を照射する工程とを有している。
【００２２】
本構成によれば、スルーホールの形成過程において上部電極に蓄積した電荷を除去することができ、結果として、容量絶縁膜の信頼性が低下することを抑制することができる。上記紫外光照射は、上記スルーホールが形成された絶縁膜上に導電膜を形成し、当該導電膜を通じて実施することも可能である。
【００２３】
また、上記容量素子は、例えば、下部電極となる第１の導電膜、容量絶縁膜となる誘電体膜、及び上部電極となる第２の導電膜を半導体基板上に順に形成した後、第２の導電膜から上部電極を形成し、上記上部電極形成後に上記誘電体膜から容量絶縁膜を形成し、上記容量絶縁膜形成後に上記第１の導電膜から下部電極を形成することにより形成することができる。
【００２４】
ここで、上記下部電極は、上記半導体基板と電気的に接続されていることが好ましい。また、上記紫外光の照射エネルギー総量（照度×照射時間）は、２０Ｊ／ｃｍ2以上かつ１００Ｊ／ｃｍ2以下であることが好ましい。さらに、上記容量絶縁膜はシリコン窒化膜で構成することができる。このとき、シリコン窒化膜の膜応力は、２５０ＭＰａ以上かつ３５０ＭＰａ以下の圧縮応力であることが好ましい。加えて、スルーホール内に成膜される導電膜は、窒化チタン膜であることが好ましく、前記窒化チタン膜の膜厚は、５ｎｍ以上かつ５０ｎｍ以下であることが好ましい。
【発明の効果】
【００２５】
本発明によれば、スルーホールが形成された状態、あるいは、スルーホール内に導体膜が形成された状態で、上部電極に対して紫外光を照射することにより上部電極に蓄積された電子が除去される。このため、上部電極に蓄積した電荷による電界が、容量絶縁膜に印加されることを抑制することができる。この結果、容量絶縁膜の信頼性を向上させることができる。
【００２６】
さらに、容量絶縁膜を２５０ＭＰａ以上かつ３５０ＭＰａ以下の圧縮応力を有するシリコン窒化膜とすれば、下部電極及び上部電極の熱膨張率と、容量絶縁膜の熱膨張率との差異に起因する応力によりクラック等が生じることのない容量絶縁膜を実現でき、より高い信頼性を有する容量絶縁膜を実現することができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法を、図面を参照して詳細に説明する。図１は、第１の実施形態に係る半導体装置の製造工程を示す工程断面図である。なお、本実施形態に係る半導体装置は、図２の断面図に示すように、図５に示した従来の半導体装置の断面構造と、同様の構造を有している。以下では、従来と同一の作用及び効果を有する部位には同一の符号を付している。
【００２８】
本実施形態に係る半導体装置の製造方法では、図１（ａ）に示すように、まず、半導体基板２上に形成された層間絶縁膜１０上に、下層から、Ｔｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮ、Ｔｉが積層された第１の金属系導体膜１１が形成される。このとき、第１の金属系導体膜１１の膜厚は約６００ｎｍである。また、第１の金属系導体膜１１上には、容量絶縁膜となる誘電体膜１２として、シリコン窒化膜が例えば、１０〜１００ｎｍの膜厚で堆積される。当該誘電体膜１２は、例えば、ＳｉＨ４、ＮＨ３、及びＮ２の混合ガスを材料ガスとしたプラズマＣＶＤ法により形成することができる。さらに、誘電体膜１２上に、下層からＡｌＣｕ、ＴｉＮ、Ｔｉの順で積層された第２の金属系導体膜１３がスパッタ法により２００ｎｍ程度の膜厚で形成される。
【００２９】
ここで、誘電体膜１２であるシリコン窒化膜は、例えば、上記混合ガスのプラズマを発生させるための高周波電力等の成膜条件を調整することにより、圧縮方向に約３００ＭＰａの膜応力を有する状態で成膜されることが好ましい。このように、３００ＭＰａ程度の圧縮応力を有する誘電体膜１２は、後述のようにして上部電極１３ａ及び下部電極１１ａが形成された後に、半導体基板２に対して行われる種々の熱処理において、両電極と容量絶縁膜との熱膨張率の差に起因する熱応力に十分に抗することができる機械的強度を有している。このため、容量絶縁膜に、熱応力によりクラック等が発生することがなく、容量素子の信頼性を向上させることができる。なお、シリコン窒化膜の圧縮応力は２５０ＭＰａ以上であれば、上述の機械的強度を有している。しかしながら、シリコン窒化膜の圧縮応力が３５０ＭＰａより大きくなると、半導体基板２上に形成されたシリコン窒化膜の周縁部で膜剥がれ等が生じやすくなる。このため、シリコン窒化膜の圧縮応力は２５０ＭＰａ以上３５０ＭＰａ以下であることが好ましい。
【００３０】
次に、第２の金属系導体膜１３上に、フォトリソグラフィにより上部電極１３ａの形成領域を被覆するレジストパターン２１が形成される。そして、レジストパターン２１をマスクとして第２の金属系導体膜１３のＲＩＥ等によるエッチングが行われ、図１（ｂ）に示すように上部電極１３ａが形成される。
【００３１】
また、レジストパターン２１がアッシング処理等により除去された後、上部電極１３ａが形成された誘電体膜１２上には、フォトリソグラフィにより容量絶縁膜１２ａの形成領域を被覆するレジストパターン２２が形成される。このとき、レジストパターン２２の外縁（容量絶縁膜１２ａの外縁）は、上部電極１３ａの外縁よりも外側に形成される。そして、レジストパターン２２をマスクしてＲＩＥ等により誘電体膜１２のエッチングが行われ、図１（ｃ）に示すように、容量絶縁膜１２ａが形成される。
【００３２】
続いて、レジストパターン２２が除去された後、容量絶縁膜１２ａ及び上部電極１３ａが形成された第１の金属系導体膜１１上に、フォトリソグラフィにより下部電極１１ａ及び引き出し配線１１ｂの形成領域を被覆するレジストパターン２３が形成される。このとき、レジストパターン２３の外縁（下部電極１１ａの外縁）は、容量絶縁膜１２ａの外縁よりも外側に形成される。そして、当該レジストパターン２３をマスクとして第１の金属系導体膜１１のエッチングが行われ、図１（ｄ）に示すように、下部電極１１ａと引き出し配線１１ｂとが同時に形成される。
【００３３】
なお、上記各エッチング処理の間、順に形成された、上部電極１３ａ、容量絶縁膜１２ａ、下部電極１１ａ及び引き出し配線１１ｂは、レジストパターン２１、２２、あるいは、２３により常に被覆された状態にある。このため、上部電極１３ａ、容量絶縁膜１２ａ、下部電極１１ａ及び引き出し配線１１ｂは、プラズマ中のイオンやラジカル等の活性種により帯電することがなく、ダメージを受けることもない。
【００３４】
また、本実施形態では、上部電極１３ａ、容量絶縁膜１２ａ、下部電極１１ａの順で、徐々に面積が拡大するパターンとして構成しているため、下部電極１１ａの側方に、第２の金属系導体膜１３の膜残りが発生することがない。このため、金属系導体膜の残渣に起因する上部電極１３ａと下部電極１１ａとの間の短絡や、上部電極１３ａと下部電極１１ａとの間の寄生容量が生じない。したがって、容量ばらつきのないＭＩＭ型容量素子１を製造歩留まり良く形成することができる。
【００３５】
上部電極１３ａ、容量絶縁膜１２ａ、下部電極１１ａ及び引き出し配線１１ｂが形成された層間絶縁膜１０上には、２０００ｎｍ程度の膜厚のシリコン酸化膜がプラズマＣＶＤ法等により形成される。また、当該シリコン酸化膜には、ＣＭＰ法による平坦化が行われ、図１（ｅ）に示すように、層間絶縁膜１４が形成される。
【００３６】
次に、図１（ｆ）に示すように、フォトリソグラフィによりスルーホール１５ａの形成領域に開口を有するレジストパターン２４が形成され、当該レジストパターン２４をマスクとして層間絶縁膜１４がＲＩＥ等によりエッチングされる。これにより、上部電極１３ａ上にスルーホール１５ａが形成される。当該エッチングの過程で、スルーホール１５ａの底面に露出した上部電極１３ａにはプラズマ中の荷電粒子が入射するため、当該エッチング処理後の上部電極１３ａには電荷が蓄積している。
【００３７】
さて、本実施形態では、スルーホール１５ａが形成された状態で、半導体基板に、例えば、照度３０ｍＷ／ｃｍ2の条件で３０分間の紫外光（波長：２００〜４００ｎｍ）が照射される。この場合、紫外光の照射エネルギー総量は６０Ｊ／ｃｍ2である。当該紫外光は、少なくとも、スルーホール１５ａの底面に露出した上部電極１３ａに到達可能な入射角で半導体基板２に照射される。
【００３８】
当該紫外光照射により、上部電極１３ａを通じて紫外光が容量絶縁膜１２ａに入射する。このとき、紫外光が到達した領域の容量絶縁膜１２ａでは、多数の正孔電子対が励起される。このようにして紫外光照射により容量絶縁膜１２ａに励起された正孔及び電子に付与されたエネルギーが容量絶縁膜１２ａ内を移動するに十分なエネルギーであった場合、励起された電荷は、上部電極１３ａに蓄積された電荷により容量絶縁膜１２ａに印加されている電界にしたがって移動する。このとき、上部電極１３ａには蓄積された電荷と逆極性の電荷が進入し、下部電極１１ａに上部電極１３ａに蓄積された電荷と同極性の電荷が進入する。この結果、上部電極１３ａに蓄積された電荷は下部電極１１ａに排出され、容量絶縁膜１２ａに印加される電界が緩和される。
【００３９】
特に、本実施形態において容量絶縁膜１２ａとして採用しているシリコン窒化膜は、電荷が膜内を移動可能な状態となるために要するエネルギーがシリコン酸化膜に比べて小さいため、上部電極１３ａの電荷除去を効率的に行うことができる。
【００４０】
このように、本発明では、上部電極１３ａに蓄積された電荷により容量絶縁膜１２ａに電界が印加される時間は、従来に比べて極めて短くなる。このため、容量絶縁膜１２ａの絶縁耐圧の劣化が抑制されるのである。
【００４１】
なお、スルーホール１５ａの形成に使用されたレジストパターン２４は、紫外光照射前、あるいは紫外光照射後に除去される。当該除去がアッシングにより行われる場合は、当該アッシングの際に、上部電極１３ａに電荷が蓄積する可能性があるため、レジストパターン２４の除去は、紫外光照射前に行われることが好ましい。
【００４２】
紫外光の照射が完了すると、スルーホール１５ｂの形成領域に開口を有するレジストパターン２５がフォトリソグラフィにより形成された後、当該レジストパターン２５をマスクとして層間絶縁膜１４のエッチングが行われる。これにより、図１（ｇ）に示すように、引き出し配線１１ｂ上にスルーホール１５ｂが形成される。このとき、スルーホール１５ａはレジストパターン２５に被覆されているため、当該エッチング処理中に上部電極１３ａが帯電したり、ダメージを受けたりすることはない。
【００４３】
そして、図１（ｈ）に示すように、スルーホール１５ａ及び１５ｂが形成された層間絶縁膜１４上に、メタルＣＶＤ法により、導体膜１６が成膜される。ここでは、まず、バリヤ層１６１としてＴｉＮ膜が成膜され、当該バリヤ層１６１上に、スルーホール１５ａ及び１５ｂに充填されるコンタクトプラグの主膜１６２となるタングステン（Ｗ）膜が成膜される。なお、スルーホール１５ａ及び１５ｂ以外の領域に成膜された不要な導体膜１６はＣＭＰ法により除去される。これにより、図１（ｉ）に示すように、スルーホール１５ａ及び１５ｂ内に、コンタクトプラグ１６ａ及び１６ｂが形成される。
【００４４】
続いて、コンタクトプラグ１６ａ及び１６ｂが形成された層間絶縁膜１４上に、下層から、Ｔｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮ、Ｔｉが順に積層された導体膜がスパッタ法等により８００ｎｍ程度の膜厚で形成される。そして、当該金属系導体膜に対して、フォトリソグラフィ及びエッチングによりパターニングが行われて配線１７ａ及び配線１７ｂが形成され、ＭＩＭ型容量素子１が完成する。
【００４５】
以上のようにして形成したＭＩＭ型容量素子１の信頼性を、容量素子に一定電流を印加し続けた際の破壊発生時間の分布により信頼性を評価するＴＤＤＢ（Time Dependent Dielectric Breakdown）法により、評価した。この結果、紫外光の照射エネルギー総量が２０Ｊ／ｃｍ2（照度３０ｍＷ／ｃｍ2、照射時間約１０分）以上である場合、破壊時間の分布が明らかに長時間側にシフトすることが確認された。したがって、照射エネルギー総量が２０Ｊ／ｃｍ2以上であれば、信頼性の向上効果を確実に得ることができる。
【００４６】
また、破壊時間の分布は、照射エネルギー総量が増大するにつれて長時間側にシフトし、照射エネルギー総量が９０Ｊ／ｃｍ2（照度３０ｍＷ／ｃｍ2、照射時間５０分）程度で飽和することが確認された。したがって、対費用効果の観点では、紫外光の照射エネルギー総量は、１００Ｊ／ｃｍ2以下であることが好ましい。
【００４７】
以上説明したように、本実施形態によれば、上部電極に蓄積した電荷により容量絶縁膜に電界が印加されることが抑制されるため、容量絶縁膜の絶縁耐圧の劣化を抑制でき、素子の信頼性を向上させることができる。また、容量絶縁膜として、２５０ＭＰａ以上かつ３５０ＭＰａ以下の圧縮応力を有するシリコン窒化膜を採用することにより、下部電極及び上部電極の熱膨張率と、容量絶縁膜の熱膨張率との差異に起因する応力によりクラック等が生じることのない容量絶縁膜を実現することも可能となる。
【００４８】
なお、上記では、下部電極１１ａが、引き出し配線１１ｂ及びコンタクトプラグ１６ｂを介して層間絶縁膜１４上に形成された配線１７ｂに接続された構造について説明した。しかしながら、下部電極１１ａは、図３に示すように、引き出し配線１１ｂ及び層間絶縁膜１０に形成されたスルーホール１５ｃに充填されたコンタクトプラグ３０を介して、半導体基板２に形成されたトランジスタ等を構成する不純物拡散層２０に電気的に接続されていてもよい。ここで、コンタクトプラグ３０は、上記コンタクトプラグ１６ａ、１６ｂと同様に、ＴｉＮ膜等からなるバリヤ層３１及びＷ膜等からなる主膜３２により構成することができる。本構成によれば、上部電極１３ａに蓄積された電荷は、下部電極１１ａを経て不純物拡散層２０へ排出される。
【００４９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法を、図面を参照して詳細に説明する。図４は、第２の実施形態に係る半導体装置の製造工程を示す工程断面図である。
【００５０】
第１の実施形態では、スルーホール１５ａの底部に露出した上部電極１３ａに紫外光を照射することにより、上部電極１３ａに蓄積された電荷を除去する手法について説明した。上述したとおり、上部電極１３ａに蓄積された電荷は、容量絶縁膜１２ａに到達した紫外光により容量絶縁膜１２ａ中に励起された正孔電子対の作用により除去される。すなわち、本発明では、上記紫外光は容量絶縁膜１２ａに到達可能であればよく、スルーホール１５ａの底部に露出した上部電極１３ａに紫外光を直接照射することは必須ではない。そこで、本実施形態では、スルーホール１５ａ形成後にスルーホール１５ａ内に成膜された導体膜を通じて、上記紫外光照射を行っている。
【００５１】
まず、本実施形態の半導体装置の製造方法において、スルーホール１５ａが形成されるまでの工程は、第１の実施形態で説明した製造工程と同一である。すなわち、図１（ａ）〜図１（ｅ）に示した工程にしたがって、図４（ａ）に示すように、上部電極１３ａ上にスルーホール１５ａが形成される。
【００５２】
本実施形態では、スルーホール１５ａが形成された状態で、図４（ｂ）に示すように、層間絶縁膜１４及びスルーホール１５ａ上にメタルＣＶＤ法により、コンタクトプラグ１６ａのバリヤ層として機能するＴｉＮ膜等の導電膜３３が、例えば、約１０ｎｍの膜厚で成膜される。
【００５３】
そして、本実施形態では、導電膜３３を通じて層間絶縁膜１４及びスルーホール１５ａに、例えば、照度３０ｍＷ／ｃｍ2の条件で３０分間（照射エネルギー総量約６０Ｊ／ｃｍ2）、の紫外光照射が行われる。第１の実施形態において説明したように、当該紫外光照射を行うことにより、上部電極１３ａに蓄積された電荷が除去され、容量絶縁膜１２ａの絶縁耐圧が劣化することを抑制することができる。
【００５４】
このとき、導電膜３３は半導体基板２の全面に形成される。このため、上部電極１３ａは、当該導電膜３３を通じて、例えば、半導体基板２が載置されている導電体からなるステージと電気的に接続される。導体膜３３としてＴｉＮ膜を採用した場合、ＴｉＮ膜の膜厚が５ｎｍ以上であれば、上述のＴＤＤＢ法にて評価した信頼性は、導電膜３３が存在しない状況下で紫外光照射を行う第１の実施形態に比べて、破壊時間分布が長時間側にシフトすることが確認できた。すなわち、本実施形態は、第１の実施形態に比べて効率良く上部電極１３ａから電荷を除去することができるのである。
【００５５】
なお、上述の導体膜３３を上部電極１３ａ上に形成しただけでは、ＴＤＤＢ法にて評価した素子の信頼性に改善効果が確認できなかった。これは、導電膜３３が極めて薄い膜であるため、紫外光照射なしでは、導体膜３３が有する抵抗に阻害され電荷を十分に除去することができないものと考えられる。
【００５６】
一方、ＴｉＮ膜の膜厚が５０ｎｍ以上となると、紫外光の上部電極１３ａへの透過率が低下することにより紫外光照射効果の低下が確認された。したがって、ＴｉＮ膜の膜厚は５〜５０ｎｍであることが好ましい。
【００５７】
導電膜３３を通じた紫外光照射が完了すると、ＣＭＰ法により層間絶縁膜１４上の導体膜３３が除去された後、図４（ｃ）に示すように、フォトリソグラフィによりスルーホール１５ｂの形成領域に開口を有するレジストパターン２５が形成される。そして、当該レジストパターン２５をマスクとして、層間絶縁膜１４がＲＩＥ等によりエッチングされ、引き出し配線１１ｂ上にスルーホール１５ｂが形成される。このとき、スルーホール１５ａは、レジストパターン２５に被覆されているため、上部電極１３ａが帯電したり、ダメージを受けたりすることはない。
【００５８】
以降、スルーホール１５ａ及びスルーホール１５ｂの内部にコンタクトプラグ１６ａ及び１６ｂを形成する工程（図４（ｄ））、コンタクトプラグ１６ａ及びコンタクトプラグ１６ｂ上に、配線１７ａ、１７ｂをそれぞれ形成する工程（図４（ｅ））は、第１の実施形態と同様であるので、ここでの説明は省略する。
【００５９】
以上のように、本実施形態によれば、第１の実施形態に比べて、上部電極に蓄積した電荷により効率良く除去することができ、優れた信頼性を有するＭＩＭ型容量素子を形成することができる。
【００６０】
以上説明したように、本発明によれば、上部電極に蓄積した電荷を除去することができ、容量絶縁膜に電界が継続的に印加されることを抑制できる。このため、本発明に係る製造方法を適用して形成された容量絶縁膜の絶縁耐圧は劣化することがなく、信頼性に優れたＭＩＭ型容量素子を製造することができる。また、容量絶縁膜を２５０ＭＰａ以上かつ３５０ＭＰａ以下の圧縮応力を有するシリコン窒化膜とすれば、下部電極及び上部電極の熱膨張率と、容量絶縁膜の熱膨張率との差異に起因する応力によりクラック等が生じることのない容量絶縁膜を実現でき、容量絶縁膜の信頼性を向上させることができる。
【００６１】
なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形及び応用が可能である。例えば、上記各実施形態では、層間絶縁膜１０及び１４としてシリコン酸化膜を採用した事例を示したが、層間絶縁膜１０及び１４には、任意の絶縁材料膜を採用することができる。例えば、シリコン酸窒化膜や炭素含有シリコン酸化膜、あるいは、有機系絶縁膜等を採用することもできる。
【００６２】
また、本発明の技術的思想を逸脱しない範囲において、上記説明した成膜、エッチング等のプロセスは、他の等価なプロセスに置換することが可能である。
【産業上の利用可能性】
【００６３】
本発明は、信頼性の高い容量絶縁膜を有するＭＩＭ型容量素子を搭載した半導体装置の製造に有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図２】本発明の第１の実施形態に係る半導体装置の断面図
【図３】本発明の第１の実施形態に係る半導体装置の変形例の断面図
【図４】本発明の第２の実施形態に係る半導体装置の製造工程を示す工程断面図
【図５】従来の半導体装置の製造工程を示す工程断面図
【図６】従来の半導体装置の断面図
【符号の説明】
【００６５】
１  ＭＩＭ型容量素子
２  半導体基板
１０  層間絶縁膜
１１ａ  下部電極
１２ａ  容量絶縁膜
１３ａ  上部電極
１４  層間絶縁膜
１５ａ、１５ｂ  スルーホール
１６ａ、１６ｂ  コンタクトプラグ
３３  導体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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