(57)【要約】【課題】装置の信頼性を向上させる。【解決手段】エピタキシャル成膜層１１２において半導体基板１１の主面である（１００）面よりも、キャリア移動度として正孔移動度が大きいファセット面である（１１１）面を含む領域が、チャネル領域２１ｃになるように、ｐ型ＭＯＳトランジスタ２１を形成する。【選択図】図１
2007194337.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタが設けられている半導体装置であって、
半導体基板と、
前記トランジスタにおいて前記半導体基板の主面よりもキャリア移動度が大きいファセット面が含まれるように、前記半導体基板の主面に成膜されているエピタキシャル成膜層と
を有し、
前記トランジスタは、前記エピタキシャル成膜層において前記半導体基板の主面よりもキャリア移動度が大きいファセット面を含む領域がチャネル領域として形成されている
半導体装置。
【請求項２】
前記トランジスタとしてｐ型トランジスタが形成されており、
前記エピタキシャル成膜層は、前記キャリア移動度として正孔移動度が前記半導体基板の主面よりも大きなファセット面が形成されており、
前記ｐ型トランジスタは、前記エピタキシャル成膜層において前記半導体基板の主面よりも正孔移動度が大きいファセット面を含む領域が、チャネル領域として形成されている
請求項１に記載の半導体装置。
【請求項３】
前記トランジスタとしてｎ型トランジスタが形成されており、
前記ｎ型トランジスタは、前記半導体基板の主面に対応する領域がチャネル領域として形成されている
請求項２に記載の半導体装置。
【請求項４】
前記半導体基板は、前記主面が（１００）面であり、
前記エピタキシャル成膜層は、前記半導体基板の（１００）面よりも正孔移動度が大きい（１１１）面が、前記ファセット面として形成されており、
前記ｐ型トランジスタは、前記エピタキシャル成膜層の前記（１１１）面を含むように、チャネル領域が形成されている
請求項３に記載の半導体装置。
【請求項５】
前記半導体基板は、前記主面が（１００）面であり、
前記エピタキシャル成膜層は、前記半導体基板の（１００）面よりも正孔移動度が大きい（３１１）面が、前記ファセット面として形成されており、
前記ｐ型トランジスタは、前記エピタキシャル成膜層の前記（３１１）面を含むように、チャネル領域が形成されている
請求項３に記載の半導体装置。
【請求項６】
前記半導体基板は、前記主面が（１００）面であり、
前記エピタキシャル成膜層は、前記半導体基板の（１００）面よりも正孔移動度が大きい（１１０）面が、前記ファセット面として形成されており、
前記ｐ型トランジスタは、前記エピタキシャル成膜層の前記（１１０）面を含むように、チャネル領域が形成されている
請求項３に記載の半導体装置。
【請求項７】
前記トランジスタとしてｎ型トランジスタが形成されており、
前記エピタキシャル成膜層は、前記キャリア移動度として電子移動度が前記半導体基板の主面よりも大きな面が前記ファセット面として形成されており、
前記ｎ型トランジスタは、前記エピタキシャル成膜層において前記半導体基板の主面よりも電子移動度が大きな前記ファセット面を含む領域が、チャネル領域として形成されている
請求項１に記載の半導体装置。
【請求項８】
前記トランジスタとしてｐ型トランジスタが形成されており、
前記ｐ型トランジスタは、前記半導体基板の主面に対応する領域がチャネル領域として形成されている
請求項７に記載の半導体装置。
【請求項９】
前記半導体基板は、前記主面が（１１０）面であり、
前記エピタキシャル成膜層は、前記半導体基板の（１１０）面よりも電子移動度が大きい（１００）面が、前記ファセット面として形成されており、
前記ｎ型トランジスタは、前記エピタキシャル成膜層の前記（１００）面を含むように、チャネル領域が形成されている
請求項８に記載の半導体装置。
【請求項１０】
トランジスタを半導体基板の主面に設けるトランジスタ形成工程を含む半導体装置の製造方法であって、
前記トランジスタ形成工程にて形成される前記トランジスタにおいて前記半導体基板の主面よりもキャリア移動度が大きいファセット面が含まれるように、前記半導体基板の主面にエピタキシャル成膜層を成膜するエピタキシャル成膜層形成工程
を有し、
前記トランジスタ形成工程においては、前記エピタキシャル成膜層形成工程によって形成された前記エピタキシャル成膜層において前記半導体基板の主面よりもキャリア移動度が大きいファセット面を含む領域がチャネル領域になるように前記トランジスタを形成する
半導体装置の製造方法。
【請求項１１】
前記エピタキシャル成膜層形成工程においては、前記キャリア移動度として正孔移動度が前記半導体基板の主面よりも大きなファセット面が含まれるように前記エピタキシャル成膜層を成膜し、
前記トランジスタ形成工程においては、前記エピタキシャル成膜層において前記半導体基板の主面よりも正孔移動度が大きいファセット面を含む領域をチャネル領域とするｐ型トランジスタを前記トランジスタとして形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記トランジスタ形成工程においては、前記半導体基板の主面に対応する領域をチャネル領域とするｎ型トランジスタを前記トランジスタとして形成する
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記エピタキシャル成膜層形成工程においては、前記主面が（１００）面である前記半導体基板に、前記半導体基板の（１００）面よりも正孔移動度が大きい（１１１）面が前記ファセット面として形成されるように前記エピタキシャル成膜層を成膜し、
前記トランジスタ形成工程においては、前記エピタキシャル成膜層の前記（１１１）面をチャネル領域が含むように前記ｐ型トランジスタを形成する
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記エピタキシャル成膜層形成工程においては、前記半導体基板の主面において第１の＜１１０＞方向に垂直であって、前記第１の＜１１０＞方向と異なった第２の＜１１０＞方向に沿って延在するように前記半導体基板の主面上にマスク層を形成した後に、前記半導体基板の主面上において前記マスク層が形成された周辺領域にてエピタキシャル成長を実施することによって、（１１１）面をファセット面として含むように前記エピタキシャル成膜層を形成する
請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記エピタキシャル成膜層形成工程においては、前記主面が（１００）面である前記半導体基板に、前記半導体基板の（１００）面よりも正孔移動度が大きい（３１１）面が前記ファセット面として形成されるように前記エピタキシャル成膜層を形成し、
前記トランジスタ形成工程においては、前記エピタキシャル成膜層の前記（３１１）面をチャネル領域が含むように前記ｐ型トランジスタを形成する
請求項１２に記載の半導体装置の製造方法。
【請求項１６】
前記エピタキシャル成膜層形成工程においては、前記半導体基板の主面にて第１の＜１１０＞方向に垂直であって、前記第１の＜１１０＞方向と異なった第２の＜１１０＞方向に沿って延在するように前記半導体基板の主面上にマスク層を形成した後に、前記半導体基板の主面上において前記マスク層が形成された周辺領域にてエピタキシャル成長を実施することによって、（３１１）面をファセット面として含むように前記エピタキシャル成膜層を形成する
請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記エピタキシャル成膜層形成工程においては、前記主面が（１００）面である前記半導体基板に、前記半導体基板の（１００）面よりも正孔移動度が大きい（１１０）面が前記ファセット面として形成されるように前記エピタキシャル成膜層を形成し、
前記トランジスタ形成工程においては、前記エピタキシャル成膜層の前記（１１０）面をチャネル領域が含むように前記ｐ型トランジスタを形成する
請求項１２に記載の半導体装置の製造方法。
【請求項１８】
前記エピタキシャル成膜層形成工程においては、前記半導体基板の主面において＜１００＞方向に垂直であって＜１００＞方向に沿って延在するように前記半導体基板の主面上にマスク層を形成した後に、前記半導体基板の主面上において前記マスク層が形成された周辺領域にてエピタキシャル成長を実施することによって、（１１０）面をファセット面として含むエピタキシャル成膜層を形成する
請求項１５に記載の半導体装置の製造方法。
【請求項１９】
前記エピタキシャル成膜層形成工程においては、前記キャリア移動度として電子移動度が前記半導体基板の主面よりも大きなファセット面が含まれるように前記エピタキシャル成膜層を形成し、
前記トランジスタ形成工程においては、前記エピタキシャル成膜層において前記半導体基板の主面よりも電子移動度が大きいファセット面を含む領域をチャネル領域とするｎ型トランジスタを前記トランジスタとして形成する
請求項１０に記載の半導体装置の製造方法。
【請求項２０】
前記トランジスタ形成工程においては、前記半導体基板の主面に対応する領域をチャネル領域とするｐ型トランジスタを前記トランジスタとして形成する
請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記エピタキシャル成膜層形成工程においては、前記主面が（１１０）面である前記半導体基板に、前記半導体基板の（１１０）面よりも電子移動度が大きい（１００）面が前記ファセット面として形成されるように前記エピタキシャル成膜層を形成し、
前記トランジスタ形成工程においては、前記エピタキシャル成膜層の前記（１００）面をチャネル領域が含むように前記ｎ型トランジスタを形成する
請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記エピタキシャル成膜層形成工程においては、前記半導体基板の主面において＜１１０＞方向に垂直であって＜１００＞方向に沿って延在するように前記半導体基板の主面上にマスク層を形成した後に、前記半導体基板の主面上において前記マスク層が形成された周辺領域にてエピタキシャル成長を実施することによって、（１００）面をファセット面として含むように前記エピタキシャル成膜層を形成する
請求項２１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。特に、本発明は、トランジスタが設けられている半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、引っ張り歪み、または、圧縮歪みによってチャネル領域に歪みを与えることにより、トランジスタにおけるキャリア移動度を向上し、トランジスタの特性を向上することが実現されている。
【０００３】
たとえば、半導体層において特定な結晶方位面をチャネル領域とするようにトランジスタを形成することによって、引っ張り歪み、または、圧縮歪みをチャネル領域に与えて、トランジスタの特性を向上させている。具体的には、ｎ型ＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにおいては、単結晶シリコンの（１００）面をチャネル領域とするように形成することによって引っ張り歪みを与えて、電子移動度を向上させている。一方、ｐ型ＭＯＳトランジスタにおいては、単結晶シリコンの（１１０）面をチャネル領域とするように形成することによって、正孔（ホール）移動度を向上させている。また、同様に、（１１１）面，（３１１）面をチャネル領域とするように形成することによって、正孔移動度が向上することも知られている。
【０００４】
このように半導体層において特定な結晶方位の面をチャネル領域とするトランジスタを形成する場合においては、半導体層内の複数の結晶方位の面においてエッチング速度が異なることを用いて、その半導体層をエッチングし、その半導体層において、引っ張り歪み、または、圧縮歪みを与える特定な結晶方位の面を露出させる。そして、その露出された特定な結晶方位の面がチャネル領域になるように、ゲート絶縁膜，ゲート電極，一対のソース・ドレイン領域を形成して、トランジスタを設ける（たとえば、特許文献１参照）。
【０００５】
【特許文献１】特開昭５９−８３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように半導体層において特定な結晶方位の面をチャネル領域とする場合には、その特定な結晶方位の面を露出するために半導体層をエッチング処理するため、その特定な結晶方位の面がエッチング処理によってダメージを受けて、トランジスタの特性がバラツキを生じる場合がある。このため、半導体装置においては、信頼性が低下して、製造歩留まりの低下やコストの上昇が発生する場合があった。
【０００７】
その他に、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとの両者を備えるＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）においては、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を用いて、（１１０）面の半導体にｐ型ＭＯＳトランジスタのチャネル領域を形成すると共に、（１００）面の半導体にｎ型ＭＯＳトランジスタのチャネル領域を形成するＨＯＴ（Ｈｙｂｒｉｄ  Ｏｒｉｅｎｔａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ）と呼ばれる技術が用いられている。しかし、このＨＯＴによって、ＣＭＯＳにおいてｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとの両者のキャリア移動度を向上させることができるが、この場合には両者をインテグレーションすることが困難であり、容易に製造することができない。また、この場合には、ＳＯＩ基板を用いる必要があるために、用途が限定される場合がある。たとえば、複数のしきい値を備えるＭＯＳトランジスタやアナログデバイスの場合においてはボディ電位の変動により特性が悪化して信頼性が低下する場合があるために、ＳＯＩ基板を用いることが困難であり、汎用性が低下する場合があった。
【０００８】
以上のように、半導体装置においては、装置の信頼性が低下するために、製造歩留まりの低下やコストの上昇が発生する場合があった。また、汎用性が低下する場合があった。
【０００９】
したがって、本発明の目的は、装置の信頼性を向上させることが可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明にかかる半導体装置は、トランジスタが設けられている半導体装置であって、半導体基板と、前記トランジスタにおいて前記半導体基板の主面よりもキャリア移動度が大きいファセット面が含まれるように、前記半導体基板の主面に成膜されているエピタキシャル成膜層とを有し、前記トランジスタは、前記エピタキシャル成膜層において前記半導体基板の主面よりもキャリア移動度が大きいファセット面を含む領域がチャネル領域として形成されている。
【００１１】
上記課題を解決するために、本発明にかかる半導体装置の製造方法は、トランジスタを半導体基板の主面に設けるトランジスタ形成工程を含む半導体装置の製造方法であって、前記トランジスタ形成工程にて形成される前記トランジスタにおいて前記半導体基板の主面よりもキャリア移動度が大きいファセット面が含まれるように、前記半導体基板の主面にエピタキシャル成膜層を成膜するエピタキシャル成膜層形成工程を有し、前記トランジスタ形成工程においては、前記エピタキシャル成膜層形成工程によって形成された前記エピタキシャル成膜層において前記半導体基板の主面よりもキャリア移動度が大きいファセット面を含む領域がチャネル領域になるように前記トランジスタを形成する。
【００１２】
本発明によれば、エピタキシャル成膜層において半導体基板の主面よりもキャリア移動度が大きいファセット面を含む領域が、チャネル領域になるように、トランジスタを形成する。このように、本発明は、エピタキシャル成長によって成膜されたエピタキシャル成膜層のファセット面を用いて、トランジスタのチャネル領域に歪みを与えることにより、トランジスタのキャリア移動度を向上させており、エッチングによって露出された面を用いていないため、トランジスタの特性を安定化することができる。
【発明の効果】
【００１３】
本発明によれば、装置の信頼性を向上させることが可能な半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
＜実施形態１＞
本発明にかかる実施形態１について説明する。
【００１５】
図１は、本発明に係る実施形態１において、半導体装置１の要部を示す断面図である。
【００１６】
図１に示すように、本実施形態の半導体装置１は、ＣＭＯＳであって、半導体基板１１と、ｐ型ＭＯＳトランジスタ２１と、ｎ型ＭＯＳトランジスタ３１とを有する。
【００１７】
半導体基板１１は、たとえば、単結晶シリコンからなり、主面が（１００）面である。半導体基板１１においては、図１に示すように、主面に複数設けられる半導体素子の間を分離するために、素子分離層１１１がＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術によって形成されている。具体的には、ｐ型ＭＯＳトランジスタ２１が形成される第１領域Ａ１と、ｎ型ＭＯＳトランジスタ３１が形成される第２領域Ａ２とを半導体基板１１の主面において区画し分離するように、半導体基板１１の主面にトレンチを形成し、そのトレンチに絶縁体であるシリコン酸化物が埋め込まれることによって、素子分離層１１１が形成されている。
【００１８】
そして、この半導体基板１１の主面においては、素子分離層１１１が区画する第１領域Ａ１に、エピタキシャル成膜層１１２が形成されている。ここでは、エピタキシャル成膜層１１２は、単結晶シリコンを選択エピタキシャル成長させることにより形成し、キャリア移動度としての正孔移動度が半導体基板１１の主面よりも大きいファセット面を含む。具体的には、エピタキシャル成膜層１１２は、図１に示すように、半導体基板１１の主面である（１００）面よりも正孔移動度が大きい（１１１）面が、ファセット面として形成されている。
【００１９】
ｐ型ＭＯＳトランジスタ２１は、図１に示すように、ＬＤＤ構造であり、半導体基板１１の主面において素子分離層１１１が区画する第１領域Ａ１に対応するように形成されている。
【００２０】
ここで、ｐ型ＭＯＳトランジスタ２１においてチャネル領域２１ｃは、図１に示すように、エピタキシャル成膜層１１２において半導体基板１１の主面である（１００）面よりも正孔移動度が大きいファセット面である（１１１）面を含む領域に対応するように形成されている。
【００２１】
そして、ｐ型ＭＯＳトランジスタ２１においては、ゲート絶縁膜２１ｘがチャネル領域２１ｃに対応するように形成されている。ゲート絶縁膜２１ｘは、たとえば、シリコン酸化物によって、厚さが０．１〜５ｎｍになるように形成されている。
【００２２】
また、ｐ型ＭＯＳトランジスタ２１においては、ゲート電極２１ｇがゲート絶縁膜２１ｘを介してチャネル領域２１ｃに対応するように積層されて形成されている。たとえば、ゲート電極２１ｇは、ポリシリコンによって、厚さが１００〜２００ｎｍ程度になるように形成されている。そして、ゲート電極２１ｇの側壁部分には、側壁スペーサー２１ｓが絶縁体によって形成されている。
【００２３】
そして、ｐ型ＭＯＳトランジスタ２１においては、一対のソース・ドレイン領域２１ｓｄがチャネル領域２１ｃを挟むように形成されている。一対のソース・ドレイン領域２１ｓｄは、側壁スペーサー２１ｓに対応する領域であってチャネル領域２１ｃを挟む領域にエクステンション領域が形成されており、そのエクステンション領域を介してチャネル領域２１ｃを挟むように、エクステンション領域よりも不純物の濃度が高く、その不純物が拡散した深度が深い不純物拡散領域が形成されている。そして、一対のソース・ドレイン領域２１ｓｄにおいて、一方は、半導体基板１１の主面にｐ型の不純物が注入されて拡散されることによって形成されており、他方は、エピタキシャル成膜層１１２において（１１１）面に隣接する（１００）面にｐ型の不純物が注入されて拡散されることによって形成されている。
【００２４】
ｎ型ＭＯＳトランジスタ３１は、図１に示すように、ＬＤＤ構造であり、半導体基板１１の主面において素子分離層１１１が区画する第２領域Ａ２に対応するように形成されている。
【００２５】
ここで、ｎ型ＭＯＳトランジスタ３１においてチャネル領域３１ｃは、図１に示すように、半導体基板１１の主面に形成されている。
【００２６】
そして、ｎ型ＭＯＳトランジスタ３１においては、ゲート絶縁膜３１ｘがチャネル領域３１ｃに対応するように形成されている。ゲート絶縁膜３１ｘは、たとえば、シリコン酸化物によって、厚さが０．１〜５ｎｍになるように形成されている。
【００２７】
また、ｎ型ＭＯＳトランジスタ３１においては、ゲート電極３１ｇがゲート絶縁膜３１ｘを介してチャネル領域３１ｃに対応するように積層されて形成されている。たとえば、ゲート電極３１ｇは、ポリシリコンによって、厚さが１００〜２００ｎｍ程度になるように形成されている。そして、ゲート電極３１ｇの側壁部分には、側壁スペーサー３１ｓが絶縁体によって形成されている。
【００２８】
そして、ｎ型ＭＯＳトランジスタ３１においては、一対のソース・ドレイン領域３１ｓｄがチャネル領域３１ｃを挟むように形成されている。一対のソース・ドレイン領域３１ｓｄは、側壁スペーサー３１ｓに対応する領域であってチャネル領域３１ｃを挟む領域にエクステンション領域が形成されており、そのエクステンション領域を介してチャネル領域３１ｃを挟むように、エクステンション領域よりも不純物の濃度が高く、その不純物が拡散した深度が深い不純物拡散領域が形成されている。ここでは、一対のソース・ドレイン領域３１ｓｄは、半導体基板１１の主面にｎ型の不純物が注入されて拡散されることによって形成されている。
【００２９】
以下より、本実施形態における半導体装置１の製造方法について説明する。
【００３０】
図２は、本発明にかかる実施形態１において、半導体装置１の製造方法における各工程での断面図を示す。図２においては、図２（ａ），図２（ｂ），図２（ｃ）の順に、半導体装置１の製造方法における各工程での断面図を示している。
【００３１】
本実施形態において半導体装置１を製造する場合においては、図２（ａ）に示すように、まず、半導体基板１１の主面に素子分離層１１１を形成する。
【００３２】
ここでは、図２（ａ）に示すように、単結晶シリコンからなる半導体基板１１の主面である（１００）面において、ｐ型ＭＯＳトランジスタ２１を形成する第１領域Ａ１と、ｎ型ＭＯＳトランジスタ３１を形成する第２領域Ａ２とを区画して分離するように、素子分離層１１１を形成する。
【００３３】
たとえば、ＳＴＩ技術によって素子分離層１１１を形成する。具体的には、まず、ｐ型ＭＯＳトランジスタ２１が形成される第１領域Ａ１と、ｎ型ＭＯＳトランジスタ３１が形成される第２領域Ａ２とを被覆するようにマスク（図示なし）を形成した後に、たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によって半導体基板１１をエッチングして、ｐ型ＭＯＳトランジスタ２１が形成される第１領域Ａ１と、ｎ型ＭＯＳトランジスタ３１が形成される第２領域Ａ２との周囲にトレンチを形成する。そして、その形成したトレンチの内部の壁面を酸化してシリコン酸化膜（図示なし）を形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐａｒ  Ｄｅｐｏｓｉｔｏｎ）法によって、シリコン酸化物をトレンチの内部に埋め込むように堆積する。そして、その堆積されたシリコン酸化物をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法によって研磨して除去し、半導体基板１の主面に沿うように平坦化する。このようにして、半導体基板１１に素子分離層１１１を形成する。
【００３４】
つぎに、図２（ｂ）に示すように、マスク層Ｍを半導体基板１１の主面に形成する。
【００３５】
ここでは、図２（ｂ）に示すように、半導体基板１１の主面においてエピタキシャル成膜層１１２を形成する領域Ａ１１を除く領域を被覆するように、マスク層Ｍを形成する。
【００３６】
図３は、本発明にかかる実施形態１において、半導体基板１１の主面にマスク層Ｍを形成した様子を示す平面図である。なお、図３においては、紙面が、半導体基板１１の主面である（１００）面に相当する。
【００３７】
図３に示すように、半導体基板１１の主面である（１００）面において、第１の＜１１０＞方向Ｄ１１に垂直な方向であって、第１の＜１１０＞方向Ｄ１１と異なる第２の＜１１０＞方向Ｄ１２に沿って延在するように、マスク層Ｍをライン状に形成する。
【００３８】
具体的には、まず、ＣＶＤ法によって半導体基板１１の主面を被覆するようにシリコン窒化物を堆積させることによって、シリコン窒化膜を半導体基板１１の主面に形成する。たとえば、温度が６００〜８００℃であって圧力が１０〜１００Ｐａの雰囲気の下、Ｓｉ２Ｈ２Ｃｌ２を１０ＳＣＣＭ，ＮＨ３を１０〜１０００ＳＣＣＭの条件で成膜ガスとして半導体基板１１の主面に供給し熱分解させることによって、半導体基板１１の主面である（１００）面にシリコン窒化物を堆積させてシリコン窒化膜を形成する。その後、エピタキシャル成膜層１１２を形成する領域Ａ１１に形成されたシリコン窒化膜を、リソグラフィによりパターン加工することによって、このマスク層Ｍを形成する。
【００３９】
つぎに、図２（ｃ）に示すように、エピタキシャル成膜層１１２を半導体基板１１の主面に形成する。
【００４０】
ここでは、図２（ｃ）に示すように、半導体基板１１の主面である（１００）面であって、ｐ型ＭＯＳトランジスタ２１を形成する第１領域Ａ１においてマスク層Ｍが形成されていない領域Ａ１１に、エピタキシャル成膜層１１２を形成する。たとえば、単結晶シリコンを半導体基板１１の主面に選択エピタキシャル成長させて成膜させることにより、このエピタキシャル成膜層１１２を形成する。
【００４１】
図４は、本発明にかかる実施形態１において、半導体基板１１の主面にエピタキシャル成膜層１１２を形成した様子を示す平面図である。
【００４２】
図４に示すように、半導体基板１１の主面である（１００）面において単結晶シリコンを選択エピタキシャル成長させて成膜させてエピタキシャル成膜層１１２を形成することにより、マスク層Ｍにおいて第１の＜１１０＞方向Ｄ１１に垂直な第２の＜１１０＞方向Ｄ１２に延在した端部の辺に沿っており、（１００）面に対して傾斜した（１１１）面がエピタキシャル成膜層１１２のファセット面として形成される。
【００４３】
具体的には、まず、前処理として、半導体基板１１の主面に対してＤＨＦ洗浄処理を施す。そして、そのＤＨＦ洗浄処理後に搬送されることによって半導体基板１１の主面に形成された自然酸化膜（図示なし）を、ベーク処理を施すことにより除去する。たとえば、Ｈ２雰囲気下において、このベーク処理を施すことにより、その自然酸化膜を除去する。その後、エピタキシャル成長装置のチャンバー内において、成膜温度が７００〜８００℃であって圧力が１．０〜５．０ｋＰａの雰囲気の下、たとえば、Ｓｉ２Ｈ２Ｃｌ２とＨ２とＨＣｌとを成膜ガスとして半導体基板１１の主面である（１００）面に供給し熱分解させることによって、半導体基板１１の主面である（１００）面に、単結晶シリコンをエピタキシャル成長させて堆積させる。たとえば、Ｓｉ２Ｈ２Ｃｌ２を１０〜１００ＳＣＣＭ，Ｈ２を１０〜１００ＳＬＭ，ＨＣｌを１０〜１００ＳＣＣＭの条件で成膜ガスとして供給する。この後、マスク層Ｍを除去する。このようにして、図２（ｃ）や図４に示すように、半導体基板１１の主面である（１００）面よりも正孔移動度が大きい（１１１）面をファセット面とするエピタキシャル成膜層１１２を半導体基板１１の主面に形成する。なお、本工程においては、成膜ガスとして、ＳｉＨ４，Ｓｉ２Ｈ６，Ｓｉ３Ｈ８，Ｈ２，Ｎ２などについても用いることができる。
【００４４】
つぎに、図１に示すように、ｐ型ＭＯＳトランジスタ２１と、ｎ型ＭＯＳトランジスタ３１とを形成する。
【００４５】
ここでは、図１に示すように、半導体基板１１の主面の第１領域Ａ１にｐ型ＭＯＳトランジスタ２１を形成し、半導体基板１１の主面の第２領域Ａ２にｎ型ＭＯＳトランジスタ３１を形成する。
【００４６】
ｐ型ＭＯＳトランジスタ２１を形成する場合においては、図１に示すように、エピタキシャル成膜層１１２において半導体基板１１の主面である（１００）面よりも正孔移動度が大きいファセット面である（１１１）面を含む領域に対応するようにチャネル領域２１ｃを形成する。
【００４７】
具体的には、まず、ｐ型ＭＯＳトランジスタ２１のゲート絶縁膜２１ｘを形成する。
【００４８】
ここでは、エピタキシャル成膜層１１２を熱酸化して厚さが０．１〜５ｎｍ程度のシリコン酸化物を表面に形成することによって、図１に示すように、ゲート絶縁膜２１ｘを設ける。
【００４９】
つぎに、ｐ型ＭＯＳトランジスタ２１のゲート電極２１ｇを形成する。
【００５０】
ここでは、たとえば、ゲート絶縁膜２１ｘを被覆するように、ＣＶＤ法によって１００〜２００ｎｍ程度の厚さのポリシリコンを堆積することによって、ポリシリコン膜（図示なし）を形成する。そして、エピタキシャル成膜層１１２の（１１１）面に対応するように、そのポリシリコン膜上にマスク層（図示なし）を形成した後に、そのマスク層をマスクとして、（１１１）面に対応する領域以外の領域に形成されたポリシリコン膜をＲＩＥ法によりエッチングすることによって、図１に示すように、ゲート電極２１ｇをパターン加工する。つまり、図示していないが、図４においては、エピタキシャル成膜層１１２の（１１１）面に対応する領域において、第２の＜１１０＞方向Ｄ１２に沿って延在するように、このゲート電極２１ｇを形成する。
【００５１】
なお、エピタキシャル成膜層１１２の（１１１）面のみに積層させるだけでなく、この（１１１）面から連続的に（１１１）面に近接する領域の面へ積層させてオーバーラップするように、ゲート電極２１ｇをパターン加工してもよい。
【００５２】
つぎに、一対のソース・ドレイン領域２１ｓｄのそれぞれを形成する。
【００５３】
ここでは、ゲート電極２１ｇの両端部に位置する半導体基板１１とエピタキシャル成膜層１１２とのそれぞれに、ｐ型の不純物を注入して、一対のエクステンション領域を形成した後に、側壁スペーサー２１ｓをゲート電極２１ｇの側壁に形成する。そして、その側壁スペーサー２１ｓの両端部に位置する半導体基板１１とエピタキシャル成膜層１１２とのそれぞれに、ｐ型の不純物を注入する。そして、アニール処理をすることによって不純物を活性化させ、エクステンション領域と、そのエクステンション領域よりも不純物の濃度が高く、その不純物が拡散した深度が深い一対の高濃度不純物拡散領域を形成することによって、エクステンション領域と高濃度不純物拡散領域とからなるソース・ドレイン領域２１ｓｄを一対で形成する。つまり、図１に示すように、一対のソース・ドレイン領域２１ｓｄの一方については、半導体基板１１の主面にｐ型の不純物を注入し拡散させて形成する。そして、一対のソース・ドレイン領域２１ｓｄの他方については、エピタキシャル成膜層１１２において（１１１）面に隣接する（１００）面にｐ型の不純物を注入し拡散させることによって形成する。
【００５４】
一方で、ｎ型ＭＯＳトランジスタ３１を形成する場合においては、図１に示すように、チャネル領域３１ｃを半導体基板１１の主面に対応するように形成する。
【００５５】
まず、ｐ型ＭＯＳトランジスタ２１の場合と同様に、ｎ型ＭＯＳトランジスタ３１のゲート絶縁膜３１ｘを形成する。
【００５６】
ここでは、半導体基板１１を熱酸化して厚さが０．１〜５ｎｍ程度のシリコン酸化物を形成することによって、ゲート絶縁膜３１ｘを設ける。たとえば、ｐ型ＭＯＳトランジスタ２１のゲート絶縁膜２１ｘを形成する工程と同じ工程により、ｎ型ＭＯＳトランジスタ３１のゲート絶縁膜３１ｘを形成する。
【００５７】
つぎに、ｐ型ＭＯＳトランジスタ２１の場合と同様に、ｎ型ＭＯＳトランジスタ３１のゲート電極３１ｇを形成する。
【００５８】
ここでは、たとえば、ゲート絶縁膜３１ｘを被覆するように、ＣＶＤ法によって１００〜２００ｎｍ程度の厚さのポリシリコンを堆積することによって、ポリシリコン膜（図示なし）を形成する。そして、半導体基板１１の主面においてゲート電極３１ｇを形成する領域に対応するように、そのポリシリコン膜上にマスク層（図示なし）を形成した後に、そのマスク層をマスクとして、ゲート電極３１ｇを形成する領域以外の領域に形成されたポリシリコン膜をＲＩＥ法によりエッチングする。このようにすることによって、ゲート電極３１ｇをパターン加工する。たとえば、ｐ型ＭＯＳトランジスタ２１のゲート電極３１ｘを形成する工程と同じ工程により、ｎ型ＭＯＳトランジスタ３１のゲート電極３１ｇを形成する。
【００５９】
つぎに、ｐ型ＭＯＳトランジスタ２１の場合と同様に、一対のソース・ドレイン領域３１ｓｄのそれぞれを形成する。
【００６０】
ここでは、ゲート電極３１ｇの両端部に位置する半導体基板１１にｎ型の不純物を注入して一対のエクステンション領域を形成した後に、側壁スペーサー３１ｓをゲート電極３１ｇの側壁に形成する。そして、その側壁スペーサー３１ｓの両端部に位置する半導体基板１１にｎ型の不純物を注入する。そして、アニール処理をすることによって不純物を活性化させ、エクステンション領域と、そのエクステンション領域よりも不純物の濃度が高く、その不純物が拡散した深度が深い一対の高濃度不純物拡散領域を形成することによって、エクステンション領域と高濃度不純物拡散領域とからなるソース・ドレイン領域３１ｓｄを一対で形成する。
【００６１】
以上のように、本実施形態においては、エピタキシャル成膜層１１２において半導体基板１１の主面である（１００）面よりも、キャリア移動度として正孔移動度が大きいファセット面である（１１１）面を含む領域が、チャネル領域２１ｃになるように、ｐ型ＭＯＳトランジスタ２１を形成する。ここでは、エピタキシャル成長によって成膜されたエピタキシャル成膜層１１２のファセット面を用いて、ｐ型ＭＯＳトランジスタ２１のキャリア移動度を向上させており、エッチングによって露出された面を用いていない。このため、本実施形態は、トランジスタの特性を安定化することができる。
【００６２】
また、本実施形態においては、ｐ型ＭＯＳトランジスタ２１とｎ型ＭＯＳトランジスタ３１との両者を同一の半導体基板１１の主面側に形成する場合において、エピタキシャル成膜層１１２の（１１１）面を含む領域がチャネル領域２１ｃになるようにｐ型ＭＯＳトランジスタ２１を形成し、半導体基板１１の（１００）面を含む領域がチャネル領域３１ｃになるようにｎ型ＭＯＳトランジスタ３１を形成するために、ｐ型ＭＯＳトランジスタ２１とｎ型ＭＯＳトランジスタ３１との両者を容易にインテグレーションすることができるとともに、両者のキャリア移動度を向上できる。このため、ｐ型ＭＯＳトランジスタ２１とｎ型ＭＯＳトランジスタ３１との両者を設けたＣＭＯＳを容易に製造することができ、また、ＣＭＯＳの特性を向上することができる。また、ＳＯＩ基板を用いる必要がないために、汎用性を向上させることができる。
【００６３】
＜実施形態２＞
本発明にかかる実施形態２について説明する。
【００６４】
図５と図６と図７は、本発明にかかる実施形態２において、半導体装置２０１の要部を示す図である。
【００６５】
ここで、図５は、本発明にかかる実施形態２において、半導体装置２０１の断面図を示す。そして、図６は、本発明にかかる実施形態２の半導体装置２０１において、ｐ型ＭＯＳトランジスタ２２１の要部を示す斜視図である。また、図７は、本発明にかかる実施形態２の半導体装置２０１において、ｎ型ＭＯＳトランジスタ２３１の要部を示す斜視図である。なお、図５に示す断面図は、図６においてＸ１−Ｘ２として示す部分と、図７においてＸ３−Ｘ４として示す部分との断面を示している。そして、図６においては、ｐ型ＭＯＳトランジスタ２２１にてチャネル領域２２１ｃが形成される部分を点線で示しており、図７においては、ｎ型ＭＯＳトランジスタ２３１にてチャネル領域２３１ｃが形成される部分を点線で示している。
【００６６】
本実施形態の半導体装置２０１は、図５に示すように、実施形態１と同様に、ＣＭＯＳである。本実施形態の半導体装置２０１は、実施形態１と同様に、半導体基板１１の主面である（１００）面の第１領域Ａ１にｐ型ＭＯＳトランジスタ２２１が形成されており、その第２領域Ａ２にｎ型ＭＯＳトランジスタ２３１が形成されている。しかし、本実施形態の半導体装置２０１は、図５と図６と図７とに示すように、ｐ型ＭＯＳトランジスタ２２１とｎ型ＭＯＳトランジスタ２３１とが、実施形態１と異なる。この点を除き、実施形態１と同様である。このため、本実施形態において、実施形態１と重複する個所については、記載を省略する。
【００６７】
ｐ型ＭＯＳトランジスタ２２１は、図６に示すように、エピタキシャル成膜層２１２において半導体基板１１の主面である（１００）面よりも正孔移動度が大きいファセット面である（１１０）面を含む領域に対応するように、チャネル領域２２１ｃが形成されている。ここでは、図６に示すように、ｐ型ＭＯＳトランジスタ２２１のチャネル領域２２１ｃは、ｐ型ＭＯＳトランジスタ２２１の形成領域Ａ１において複数に区画された領域Ａ１１１，Ａ１１２，Ａ１１３に形成された複数のメサ構造のエピタキシャル成膜層２１２において、半導体基板１１の主面に沿うように形成された（１００）面と、その（１００）面の両端から半導体基板１１の主面側へ傾斜する２つの（１１０）面のそれぞれとを含むように、形成されている。
【００６８】
そして、ｐ型ＭＯＳトランジスタ２２１においては、図５に示すように、ゲート絶縁膜２２１ｘがチャネル領域２２１ｃに対応するように形成されている。
【００６９】
また、ｐ型ＭＯＳトランジスタ２２１においては、図５に示すように、ゲート電極２２１ｇがゲート絶縁膜２２１ｘを介してチャネル領域２２１ｃに対応するように積層されて形成されている。そして、図５に示すように、ゲート電極２２１ｇの側壁部分には、第１側壁スペーサー２２１ｓａと第２側壁スペーサー２２１ｓｂとからなる側壁スペーサー２２１ｓが絶縁体によって形成されている。
【００７０】
そして、ｐ型ＭＯＳトランジスタ２２１においては、図５と図６とに示すように、一対のソース・ドレイン領域２２１ｓｄがチャネル領域２２１ｃを挟むように形成されている。
【００７１】
ｎ型ＭＯＳトランジスタ２３１は、図５と図７とに示すように、チャネル領域２３１ｃが半導体基板１１の主面に形成されている。
【００７２】
そして、ｎ型ＭＯＳトランジスタ２３１においては、図５に示すように、ゲート絶縁膜２３１ｘがチャネル領域２３１ｃに対応するように形成されている。
【００７３】
また、ｎ型ＭＯＳトランジスタ２３１においては、図５に示すように、ゲート電極２３１ｇがゲート絶縁膜２３１ｘを介してチャネル領域２３１ｃに対応するように積層されて形成されている。そして、ゲート電極２３１ｇの側壁部分には、第１側壁スペーサー２３１ｓａと第２側壁スペーサー２３１ｓｂとからなる側壁スペーサー２３１ｓが絶縁体によって形成されている。
【００７４】
そして、ｎ型ＭＯＳトランジスタ２３１においては、図５と図７とに示すように、一対のソース・ドレイン領域２３１ｓｄがチャネル領域２３１ｃを挟むように形成されている。
【００７５】
以下より、本実施形態における半導体装置２０１の製造方法について説明する。
【００７６】
図８と図９は、本発明にかかる実施形態２の半導体装置２０１の製造方法において、ｐ型ＭＯＳトランジスタ２２１を形成する際の各工程における半導体基板１１の主面を示す斜視図である。
【００７７】
ここで、図８は、本発明にかかる実施形態２の半導体装置２０１の製造方法において、ｐ型ＭＯＳトランジスタ２２１を形成する際の第１の工程における半導体基板１１の主面を示す斜視図である。また、図９は、本発明にかかる実施形態２の半導体装置２０１の製造方法において、ｐ型ＭＯＳトランジスタ２２１を形成する際の第２の工程における半導体基板１１の主面を示す斜視図である。すなわち、図８，図９の順に、ｐ型ＭＯＳトランジスタ２２１を形成する際の各工程における半導体基板１１の主面を示している。
【００７８】
本実施形態において半導体装置２０１を製造する場合においては、実施形態１と同様に、まず、半導体基板１１の主面に素子分離層１１１を形成する。つまり、単結晶シリコンからなる半導体基板１１の主面である（１００）面において、ｐ型ＭＯＳトランジスタ２２１を形成する第１領域Ａ１と、ｎ型ＭＯＳトランジスタ２３１を形成する第２領域Ａ２とを区画して分離するように、素子分離層１１１を形成する。
【００７９】
つぎに、図８に示すように、マスク層Ｍを半導体基板１１の主面に形成する。
【００８０】
図１０は、本発明にかかる実施形態２において、マスク層Ｍを形成した後における半導体基板１１の断面図である。
【００８１】
図１０に示すように、半導体基板１１の主面においてエピタキシャル成膜層２１２を形成する複数の領域Ａ１１１，Ａ１１２，Ａ１１３を除く領域を被覆するように、マスク層Ｍを形成する。
【００８２】
ここでは、図８に示すように、半導体基板１１の主面である（１００）面において、第１の＜１００＞方向Ｄ２１に垂直な方向であって、第１の＜１００＞方向Ｄ２１と異なった第２の＜１００＞方向Ｄ２２に沿って延在するように、マスク層Ｍをライン状に形成する。本実施形態においては、エピタキシャル成膜層２１２を形成する複数の領域Ａ１１１，Ａ１１２，Ａ１１３の間に対応するように、このマスク層Ｍを形成する。
【００８３】
具体的には、実施形態１と同様に、ＣＶＤ法によって半導体基板１１の主面を被覆するようにシリコン窒化物を堆積させてシリコン窒化膜を形成した後に、エピタキシャル成膜層２１２を形成する複数の領域Ａ１１１，Ａ１１２，Ａ１１３に形成されたシリコン窒化膜をリソグラフィによりパターン加工することによって、マスク層Ｍを形成する。
【００８４】
つぎに、図９に示すように、エピタキシャル成膜層２１２を半導体基板１１の主面に形成する。
【００８５】
ここでは、図９に示すように、半導体基板１１の主面である（１００）面であってｐ型ＭＯＳトランジスタ２２１を形成する第１領域Ａ１において、マスク層Ｍによって複数に区画された領域Ａ１１１，Ａ１１２，Ａ１１３に、エピタキシャル成膜層２１２をそれぞれ形成する。たとえば、実施形態１と同様にして、半導体基板１１の主面である（１００）面において単結晶シリコンを選択エピタキシャル成長させて成膜させることにより、マスク層Ｍにおいて第２の＜１００＞方向Ｄ２２に延在した端部の辺に沿うように、（１１０）面をファセット面として備えるエピタキシャル成膜層２１２を形成する。この後、マスク層Ｍをエッチングして除去する。
【００８６】
つぎに、図５と図６と図７に示すように、ｐ型ＭＯＳトランジスタ２２１と、ｎ型ＭＯＳトランジスタ２３１とを形成する。
【００８７】
ここでは、図５に示すように、半導体基板１１の主面の第１領域Ａ１にｐ型ＭＯＳトランジスタ２２１を形成し、半導体基板１１の主面の第２領域Ａ２にｎ型ＭＯＳトランジスタ２３１を形成する。
【００８８】
ｐ型ＭＯＳトランジスタ２２１を形成する場合においては、図５と図６とに示すように、エピタキシャル成膜層２１２において半導体基板１１の主面である（１００）面よりも正孔移動度が大きいファセット面である（１１０）面を含む領域に対応するように、チャネル領域２２１ｃを形成する。本実施形態においては、第１の＜１００＞方向Ｄ２１に沿って延在するように、チャネル領域２２１ｃを形成する。
【００８９】
具体的には、まず、ｐ型ＭＯＳトランジスタ２２１のゲート絶縁膜２２１ｘを形成する。
【００９０】
ここでは、実施形態１と同様に、エピタキシャル成膜層２１２を熱酸化して表面にシリコン酸化物を形成することによって、ゲート絶縁膜２２１ｘを設ける。
【００９１】
つぎに、ｐ型ＭＯＳトランジスタ２２１のゲート電極２２１ｇを形成する。
【００９２】
ここでは、実施形態１と同様にして、たとえば、ゲート絶縁膜２２１ｘを被覆するように、ポリシリコン膜（図示なし）を形成した後、図６に示すようにチャネル領域２２１ｃを形成する領域に対応して、エピタキシャル成膜層２１２における（１１０）面を含むように、そのポリシリコン膜をパターン加工することによって、ゲート電極２２１ｇを形成する。つまり、本実施形態においては、第１の＜１００＞方向Ｄ２１に沿って延在するように、ゲート電極２２１ｇを形成する。
【００９３】
つぎに、一対のソース・ドレイン領域２２１ｓｄのそれぞれを形成する。
【００９４】
ここでは、ゲート電極２２１ｇの両端部に位置するエピタキシャル成膜層２１２のそれぞれに、ｐ型の不純物を注入して、一対のエクステンション領域を形成した後に、側壁スペーサー２２１ｓをゲート電極２２１ｇの側壁に形成する。そして、その側壁スペーサー２２１ｓの両端部に位置するエピタキシャル成膜層２１２とのそれぞれに、ｐ型の不純物を注入する。そして、アニール処理をすることによって不純物を活性化させ、エクステンション領域と、そのエクステンション領域よりも不純物の濃度が高く、その不純物が拡散した深度が深い一対の高濃度不純物拡散領域を形成することによって、エクステンション領域と高濃度不純物拡散領域とからなるソース・ドレイン領域２２１ｓｄを一対で形成する。
【００９５】
一方で、ｎ型ＭＯＳトランジスタ２３１を形成する場合においては、図５と図７に示すように、チャネル領域２３１ｃを半導体基板１１の主面に対応するように形成する。
【００９６】
ここでは、実施形態１と同様にして、図５と図７に示すように、ゲート絶縁膜２３１ｘ，ゲート電極２３１ｇ，一対のソース・ドレイン領域２３１ｓｄを形成する。
【００９７】
以上のように、本実施形態においては、エピタキシャル成膜層２１２において半導体基板１１の主面である（１００）面よりも、キャリア移動度としての正孔移動度が大きいファセット面である（１１０）面を含む領域が、チャネル領域２２１ｃになるように、ｐ型ＭＯＳトランジスタ２２１を形成する。このため、実施形態１と同様に、トランジスタの特性を安定化することができる。また、実施形態１と同様に、ｐ型ＭＯＳトランジスタ２２１とｎ型ＭＯＳトランジスタ２３１との両者を設けたＣＭＯＳを容易に製造することができ、ＣＭＯＳの特性を向上することができる。
【００９８】
＜実施形態３＞
本発明にかかる実施形態３について説明する。
【００９９】
図１１と図１２と図１３は、本発明にかかる実施形態３において、半導体装置３０１の要部を示す図である。
【０１００】
ここで、図１１は、本発明にかかる実施形態３において、半導体装置３０１の断面図を示す。そして、図１２は、本発明にかかる実施形態３の半導体装置３０１において、ｐ型ＭＯＳトランジスタ３２１の要部を示す斜視図である。また、図１３は、本発明にかかる実施形態３の半導体装置３０１において、ｎ型ＭＯＳトランジスタ３３１の要部を示す斜視図である。なお、図１１に示す断面図は、図１２においてＸ１−Ｘ２として示す部分と、図１３においてＸ３−Ｘ４として示す部分との断面を示している。そして、図１２においては、ｐ型ＭＯＳトランジスタ３２１にてチャネル領域３２１ｃが形成される部分を点線で示しており、図１３においては、ｎ型ＭＯＳトランジスタ３３１にてチャネル領域３３１ｃが形成される部分を点線で示している。
【０１０１】
本実施形態の半導体装置３０１は、図１１に示すように、実施形態１と同様に、ＣＭＯＳである。本実施形態の半導体装置３０１は、実施形態１と同様に、半導体基板１１ａの主面の第１領域Ａ１にｐ型ＭＯＳトランジスタ３２１が形成されており、その第２領域Ａ２にｎ型ＭＯＳトランジスタ３３１が形成されている。しかし、本実施形態の半導体装置３０１は、図１１と図１２と図１３とに示すように、主面が（１１０）面の半導体基板１１ａを用いており、また、ｐ型ＭＯＳトランジスタ３２１とｎ型ＭＯＳトランジスタ３３１とが、実施形態１の場合と異なる。この点を除き、実施形態１と同様である。このため、本実施形態において、実施形態１と重複する個所については、記載を省略する。
【０１０２】
ｐ型ＭＯＳトランジスタ３２１は、図１１に示すように、チャネル領域３２１ｃが半導体基板１１ａの主面に形成されている。
【０１０３】
そして、ｐ型ＭＯＳトランジスタ３２１においては、図１１に示すように、ゲート絶縁膜３２１ｘがチャネル領域３２１ｃに対応するように形成されている。
【０１０４】
また、ｐ型ＭＯＳトランジスタ３２１においては、図１１と図１２とに示すように、ゲート電極３２１ｇがゲート絶縁膜３２１ｘを介してチャネル領域３２１ｃに対応するように積層されて形成されている。そして、ゲート電極３２１ｇの側壁部分には、第１側壁スペーサー３２１ｓａと第２側壁スペーサー３２１ｓｂとからなる側壁スペーサー３２１ｓが絶縁体によって形成されている。
【０１０５】
そして、ｐ型ＭＯＳトランジスタ３２１においては、図１１と図１２とに示すように、一対のソース・ドレイン領域３２１ｓｄがチャネル領域３２１ｃを挟むように形成されている。
【０１０６】
ｎ型ＭＯＳトランジスタ３３１は、図１３に示すように、エピタキシャル成膜層３１２において半導体基板１１ａの主面である（１１０）面よりも電子移動度が大きいファセット面である（１００）面を含む領域に対応するように、チャネル領域３３１ｃが形成されている。ここでは、図１３に示すように、ｎ型ＭＯＳトランジスタ３３１のチャネル領域３３１ｃは、ｎ型ＭＯＳトランジスタ３３１の形成領域Ａ２において複数に区画された領域Ａ２１１，Ａ２１２，Ａ２１３に形成された複数のメサ構造のエピタキシャル成膜層３１２において、半導体基板１１ａの主面に沿うように形成された（１１０）面と、その（１１０）面の両端から半導体基板１１ａの主面側へ傾斜する２つの（１００）面のそれぞれとを含むように形成されている。
【０１０７】
そして、ｎ型ＭＯＳトランジスタ３３１においては、図１１に示すように、ゲート絶縁膜３３１ｘがチャネル領域３３１ｃに対応するように形成されている。
【０１０８】
また、ｎ型ＭＯＳトランジスタ３３１においては、図１１に示すように、ゲート電極３３１ｇがゲート絶縁膜３３１ｘを介してチャネル領域３３１ｃに対応するように積層されて形成されている。そして、図１１に示すように、ゲート電極３３１ｇの側壁部分には、第１側壁スペーサー３３１ｓａと第２側壁スペーサー３３１ｓｂとからなる側壁スペーサー３３１ｓが絶縁体によって形成されている。
【０１０９】
そして、ｎ型ＭＯＳトランジスタ３３１においては、図１１と図１３に示すように、一対のソース・ドレイン領域３３１ｓｄがチャネル領域３３１ｃを挟むように形成されている。
【０１１０】
以下より、本実施形態における半導体装置３０１の製造方法について説明する。
【０１１１】
図１４と図１５は、本発明にかかる実施形態３の半導体装置３０１の製造方法において、ｎ型ＭＯＳトランジスタ３３１を形成する際の各工程における半導体基板１１ａの主面を示す斜視図である。
【０１１２】
ここで、図１４は、本発明にかかる実施形態３の半導体装置３０１の製造方法において、ｎ型ＭＯＳトランジスタ３３１を形成する際の第１の工程における半導体基板１１ａの主面を示す斜視図である。また、図１５は、本発明にかかる実施形態３の半導体装置３０１の製造方法において、ｎ型ＭＯＳトランジスタ３３１を形成する際の第２の工程における半導体基板１１ａの主面を示す斜視図である。すなわち、図１４，図１５の順に、ｎ型ＭＯＳトランジスタ３３１を形成する際の各工程における半導体基板１１ａの主面を示している。
【０１１３】
本実施形態において半導体装置３０１を製造する場合においては、実施形態１と同様に、まず、半導体基板１１ａの主面に素子分離層１１１を形成する。つまり、単結晶シリコンからなる半導体基板１１ａの主面である（１１０）面において、ｎ型ＭＯＳトランジスタ３２１を形成する第１領域Ａ１と、ｎ型ＭＯＳトランジスタ３３１を形成する第２領域Ａ２とを区画して分離するように、素子分離層１１１を形成する。
【０１１４】
つぎに、図１４に示すように、マスク層Ｍを半導体基板１１ａの主面に形成する。
【０１１５】
図１６は、本発明にかかる実施形態３において、マスク層Ｍを形成した後における半導体基板１１ａの断面図である。
【０１１６】
図１６に示すように、半導体基板１１ａの主面においてエピタキシャル成膜層３１２を形成する複数の領域Ａ２１１，Ａ２１２，Ａ２１３を除く領域を被覆するように、マスク層Ｍを形成する。
【０１１７】
ここでは、図１４に示すように、半導体基板１１ａの主面である（１１０）面において、＜１１０＞方向Ｄ３１に垂直な方向であって、＜１００＞方向Ｄ３２に沿って延在するように、マスク層Ｍをライン状に形成する。本実施形態においては、エピタキシャル成膜層３１２を形成する複数の領域Ａ２１１，Ａ２１２，Ａ２１３の間に対応するように、このマスク層Ｍを形成する。
【０１１８】
具体的には、実施形態１と同様に、ＣＶＤ法によって半導体基板１１ａの主面を被覆するようにシリコン窒化物を堆積させてシリコン窒化膜を形成した後に、エピタキシャル成膜層３１２を形成する複数の領域Ａ２１１，Ａ２１２，Ａ２１３に形成されたシリコン窒化膜をリソグラフィによりパターン加工することによって、マスク層Ｍを形成する。
【０１１９】
つぎに、図１５に示すように、エピタキシャル成膜層３１２を半導体基板１１ａの主面に形成する。
【０１２０】
ここでは、図１５に示すように、半導体基板１１ａの主面である（１１０）面であってｎ型ＭＯＳトランジスタ３３１を形成する第２領域Ａ２において、マスク層Ｍによって複数に区画された領域Ａ２１１，Ａ２１２，Ａ２１３に、エピタキシャル成膜層３１２をそれぞれ形成する。たとえば、実施形態１と同様にして、半導体基板１１ａの主面である（１１０）面において単結晶シリコンを選択エピタキシャル成長させて成膜させることにより、マスク層Ｍにて＜１００＞方向Ｄ３２に延在した端部の辺に沿うように、（１００）面をファセット面として備えるエピタキシャル成膜層３１２を形成する。
【０１２１】
つぎに、図１１と図１２と図１３に示すように、ｐ型ＭＯＳトランジスタ３２１と、ｎ型ＭＯＳトランジスタ３３１とを形成する。
【０１２２】
ここでは、図１１に示すように、半導体基板１１ａの主面の第１領域Ａ１に対応するようにｐ型ＭＯＳトランジスタ３２１を形成し、半導体基板１１ａの主面の第２領域Ａ２に対応するようにｎ型ＭＯＳトランジスタ３３１を形成する。
【０１２３】
ｐ型ＭＯＳトランジスタ３２１を形成する場合においては、図１１と図１２に示すように、チャネル領域２３１ｃを半導体基板１１ａの主面に対応するように形成する。
【０１２４】
ここでは、実施形態１と同様にして、図１１と図１２に示すように、ゲート絶縁膜３２１ｘ，ゲート電極３２１ｇ，一対のソース・ドレイン領域３２１ｓｄを形成する。
【０１２５】
一方、ｎ型ＭＯＳトランジスタ３３１を形成する場合においては、図１１と図１３とに示すように、エピタキシャル成膜層３１２において半導体基板１１ａの主面である（１１０）面よりも電子移動度が大きいファセット面である（１００）面を含む領域に対応するようにチャネル領域３３１ｃを形成する。
【０１２６】
まず、ｎ型ＭＯＳトランジスタ３３１のゲート絶縁膜３３１ｘを形成する。
【０１２７】
ここでは、実施形態１と同様に、エピタキシャル成膜層３１２を熱酸化してシリコン酸化物を形成することによって、ゲート絶縁膜３３１ｘを設ける。
【０１２８】
つぎに、ｎ型ＭＯＳトランジスタ３３１のゲート電極３３１ｇを形成する。
【０１２９】
ここでは、実施形態１と同様にして、たとえば、ゲート絶縁膜３２１ｘを被覆するように、ポリシリコン膜（図示なし）を形成した後、図１３に示すように、エピタキシャル成膜層３１２における（１００）面を含むようにポリシリコン膜をパターン加工することによって、ゲート電極３２１ｇを形成する。
【０１３０】
つぎに、一対のソース・ドレイン領域３３１ｓｄのそれぞれを形成する。
【０１３１】
ここでは、ゲート電極３３１ｇの両端部に位置するエピタキシャル成膜層３１２のそれぞれに、ｎ型の不純物を注入して、一対のエクステンション領域を形成した後に、側壁スペーサー３３１ｓをゲート電極３３１ｇの側壁に形成する。そして、その側壁スペーサー３３１ｓの両端部に位置するエピタキシャル成膜層３１２とのそれぞれに、ｎ型の不純物を注入する。そして、アニール処理をすることによって不純物を活性化させ、エクステンション領域と、そのエクステンション領域よりも不純物の濃度が高く、その不純物が拡散した深度が深い一対の高濃度不純物拡散領域を形成することによって、エクステンション領域と高濃度不純物拡散領域とからなるソース・ドレイン領域３３１ｓｄを一対で形成する。
【０１３２】
以上のように、本実施形態においては、エピタキシャル成膜層３１２において半導体基板１１ａの主面である（１１０）面よりも、キャリア移動度として電子移動度が大きいファセット面である（１００）面を含む領域が、チャネル領域３３１ｃになるように、ｎ型ＭＯＳトランジスタ３３１を形成する。ここでは、エピタキシャル成長によって成膜されたエピタキシャル成膜層３１２のファセット面を用いて、ｎ型ＭＯＳトランジスタ３３１のチャネル領域３３１ｃに引っ張り歪みを与えてキャリア移動度を向上させており、実施形態１と同様に、エッチングによって露出された面を用いていない。このため、実施形態１と同様に、トランジスタの特性を安定化することができる。また、実施形態１と同様に、ｐ型ＭＯＳトランジスタ３２１とｎ型ＭＯＳトランジスタ３３１との両者を設けたＣＭＯＳを容易に製造することができ、ＣＭＯＳの特性を向上することができる。
【０１３３】
なお、上記の実施形態において、半導体装置１，２０１，３０１は、本発明の半導体装置に相当する。そして、上記の実施形態において、半導体基板１１，１１ａは、本発明の半導体基板に相当する。そして、上記の実施形態において、ｐ型ＭＯＳトランジスタ２１，２２１，３２１は、本発明のトランジスタとｐ型トランジスタとに相当する。そして、上記の実施形態において、ｎ型ＭＯＳトランジスタ３１，２３１，３３１は、本発明のトランジスタとｎ型トランジスタとに相当する。そして、上記の実施形態において、エピタキシャル成膜層１１２，２１２，３１２は、本発明のエピタキシャル成膜層に相当する。そして、上記の実施形態において、チャネル領域２１ｃ，３１ｃ，２２１ｃ，２３１ｃ，３２１ｃ，３３１ｃは、本発明のチャネル領域に相当する。
【０１３４】
また、本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【０１３５】
たとえば、上記の実施形態のほか、半導体基板の主面が（１００）面であって、その半導体基板の（１００）面よりも正孔移動度が大きい（３１１）面がファセット面として形成されるように、エピタキシャル成膜層を成膜した後に、チャネル領域がこのエピタキシャル成膜層の（３１１）面を含むようにｐ型ＭＯＳトランジスタを形成してもよい。ここで、エピタキシャル成膜層を形成する際には、半導体基板の主面において第１の＜１１０＞方向に垂直であって、その第１の＜１１０＞方向と異なった第２の＜１１０＞方向に沿って延在するように、半導体基板の主面上にマスク層を形成する。ここでは、形成温度が８００℃を超えるようにすると、（３１１）面がファセット面として形成されやすくなる。その後、その半導体基板の主面上においてマスク層が形成された周辺領域にてエピタキシャル成長を実施することによって、（３１１）面をファセット面として含むようにエピタキシャル成膜層を形成する。このようにチャネル領域がエピタキシャル成膜層の（３１１）面を含むようにｐ型ＭＯＳトランジスタを形成する場合においても、上記の実施形態と同様な効果を得ることができる。
【０１３６】
また、上記の実施形態においては、ＣＶＤ法によって成膜したシリコン窒化膜を用いてマスク層Ｍを形成しているが、これに限定されない。たとえば、マスク層Ｍを形成する場合においては、テトラエトキシシラン（ＴＥＯＳ）とＯ２とを成膜ガスとして成膜したシリコン酸化膜を用いてもよい。具体的には、温度が６００〜８５０℃であって圧力が１０〜３００Ｐａの雰囲気の下、ＴＥＯＳを１０〜３００ＳＣＣＭとしてシリコン酸化膜を形成し、そのシリコン酸化膜をパターン加工することによってマスク層Ｍを形成してもよい。この場合には、選択エピタキシャル成長の選択性が向上するため、選択エピタキシャル成長条件の範囲を広げることができる。
【図面の簡単な説明】
【０１３７】
【図１】図１は、本発明に係る実施形態１において、半導体装置１の要部を示す断面図である。
【図２】図２は、本発明にかかる実施形態１において、半導体装置１の製造方法における各工程での断面図を示す。
【図３】図３は、本発明にかかる実施形態１において、半導体基板１１の主面にマスク層Ｍを形成した様子を示す平面図である。
【図４】図４は、本発明にかかる実施形態１において、半導体基板１１の主面にエピタキシャル成膜層１１２を形成した様子を示す平面図である。
【図５】図５は、本発明にかかる実施形態２において、半導体装置２０１の断面図を示す。
【図６】図６は、本発明にかかる実施形態２の半導体装置２０１において、ｐ型ＭＯＳトランジスタ２２１の要部を示す斜視図である。
【図７】図７は、本発明にかかる実施形態２の半導体装置２０１において、ｎ型ＭＯＳトランジスタ２３１の要部を示す斜視図である。
【図８】図８は、本発明にかかる実施形態２の半導体装置２０１の製造方法において、ｐ型ＭＯＳトランジスタ２２１を形成する際の第１の工程における半導体基板１１の主面を示す斜視図である。
【図９】図９は、本発明にかかる実施形態２の半導体装置２０１の製造方法において、ｐ型ＭＯＳトランジスタ２２１を形成する際の第２の工程における半導体基板１１の主面を示す斜視図である。
【図１０】図１０は、本発明にかかる実施形態２において、マスク層Ｍを形成した後における半導体基板１１の断面図である。
【図１１】図１１は、本発明にかかる実施形態３において、半導体装置３０１の断面図を示す。
【図１２】図１２は、本発明にかかる実施形態３の半導体装置３０１において、ｐ型ＭＯＳトランジスタ３２１の要部を示す斜視図である。
【図１３】図１３は、本発明にかかる実施形態３の半導体装置３０１において、ｎ型ＭＯＳトランジスタ３３１の要部を示す斜視図である。
【図１４】図１４は、本発明にかかる実施形態３の半導体装置３０１の製造方法において、ｎ型ＭＯＳトランジスタ３３１を形成する際の第１の工程における半導体基板１１ａの主面を示す斜視図である。
【図１５】図１５は、本発明にかかる実施形態３の半導体装置３０１の製造方法において、ｎ型ＭＯＳトランジスタ３３１を形成する際の第２の工程における半導体基板１１ａの主面を示す斜視図である。
【図１６】図１６は、本発明にかかる実施形態３において、マスク層Ｍを形成した後における半導体基板１１ａの断面図である。
【符号の説明】
【０１３８】
１，２０１，３０１…半導体装置（半導体装置）、
１１，１１ａ…半導体基板（半導体基板）、
２１，２２１，３２１…ｐ型ＭＯＳトランジスタ（トランジスタ，ｐ型トランジスタ）、
３１，２３１，３３１…ｎ型ＭＯＳトランジスタ（トランジスタ，ｎ型トランジスタ）、
１１１…素子分離層、
１１２，２１２，３１２…エピタキシャル成膜層（エピタキシャル成膜層）、
２１ｃ，３１ｃ，２２１ｃ，２３１ｃ，３２１ｃ，３３１ｃ…チャネル領域（チャネル領域）、
２１ｘ，３１ｘ，２２１ｘ，２３１ｘ，３２１ｘ，３３１ｘ…ゲート絶縁膜、
２１ｇ，３１ｇ，２２１ｇ，２３１ｇ，３２１ｇ，３３１ｇ…ゲート電極、
２１ｓｄ，３１ｓｄ，２２１ｓｄ，２３１ｓｄ，３２１ｓｄ，３３１ｓｄ…ソース・ドレイン領域、
２１ｓ，３１ｓ，２２１ｓ，２３１ｓ，３２１ｓ，３３１ｓ…側壁スペーサー、
Ｍ…マスク層
【図１】
2007194337.tif 000003
【図２】
2007194337.tif 000004
【図３】
2007194337.tif 000005
【図４】
2007194337.tif 000006
【図５】
2007194337.tif 000007
【図６】
2007194337.tif 000008
【図７】
2007194337.tif 000009
【図８】
2007194337.tif 000010
【図９】
2007194337.tif 000011
【図１０】
2007194337.tif 000012
【図１１】
2007194337.tif 000013
【図１２】
2007194337.tif 000014
【図１３】
2007194337.tif 000015
【図１４】
2007194337.tif 000016
【図１５】
2007194337.tif 000017
【図１６】
2007194337.tif 000018