(57)【要約】【課題】  トンネル絶縁膜を有する高性能の半導体装置の製造方法を提供する。【解決手段】  シリコンを含んだ半導体基板１１上に、第１の誘電率を有し且つトンネル絶縁膜の一部となる第１の絶縁膜１２を形成する工程と、第１の絶縁膜上に、シリコンを含んだ半導体膜で形成されたフローティングゲート電極膜１３を形成する工程と、フローティングゲート電極膜、第１の絶縁膜及び半導体基板をパターニングして、第１の側面を有する第１の構造を形成する工程と、第１の構造を酸化剤を含む雰囲気に晒す工程と、酸化剤によってフローティングゲート電極膜の第１の絶縁膜とフローティングゲート電極膜との境界に対応した部分を酸化して、第１の誘電率よりも低い第２の誘電率を有し且つトンネル絶縁膜の一部となる第２の絶縁膜１６ａを形成する工程と、を備える。【選択図】      図４
2007194483.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを含んだ半導体基板上に、第１の誘電率を有し且つトンネル絶縁膜の一部となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、シリコンを含んだ半導体膜で形成されたフローティングゲート電極膜を形成する工程と、
前記フローティングゲート電極膜、前記第１の絶縁膜及び前記半導体基板をパターニングして、第１の側面を有する第１の構造を形成する工程と、
前記第１の構造を酸化剤を含む雰囲気に晒す工程と、
前記酸化剤によって前記フローティングゲート電極膜の前記第１の絶縁膜と前記フローティングゲート電極膜との境界に対応した部分を酸化して、前記第１の誘電率よりも低い第２の誘電率を有し且つトンネル絶縁膜の一部となる第２の絶縁膜を形成する工程と、
前記第１の構造上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上にコントロールゲート電極膜を形成する工程と、
前記コントロールゲート電極膜、前記電極間絶縁膜及び前記フローティングゲート電極膜をパターニングして、前記第１の側面に垂直な第２の側面を有する第２の構造を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
シリコンを含んだ半導体基板上に、第１の誘電率を有し且つトンネル絶縁膜の一部となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、シリコンを含んだ半導体膜で形成されたフローティングゲート電極膜を形成する工程と、
前記フローティングゲート電極膜、前記第１の絶縁膜及び前記半導体基板をパターニングして、第１の側面を有する第１の構造を形成する工程と、
前記第１の構造上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上にコントロールゲート電極膜を形成する工程と、
前記コントロールゲート電極膜、前記電極間絶縁膜及び前記フローティングゲート電極膜をパターニングして、前記第１の側面に垂直な第２の側面を有する第２の構造を形成する工程と、
前記第２の構造を酸化剤を含む雰囲気に晒す工程と、
前記酸化剤によって前記フローティングゲート電極膜の前記第１の絶縁膜と前記フローティングゲート電極膜との境界に対応した部分を酸化して、前記第１の誘電率よりも低い第２の誘電率を有し且つトンネル絶縁膜の一部となる第２の絶縁膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜を形成する工程は、前記酸化剤によって前記半導体基板の前記第１の絶縁膜と前記半導体基板との境界に対応した部分を酸化して、前記第１の誘電率よりも低い第３の誘電率を有し且つトンネル絶縁膜の一部となる第３の絶縁膜を形成する工程を含む
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記酸化剤は酸素及び窒素を含有し、
前記第２の絶縁膜は窒素を含有した酸化膜で形成されている
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜は、前記半導体基板の表面を窒化することで得られた窒化膜で形成されている
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項６】
シリコンを含んだ半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜であって、第１の誘電率を有する第１の絶縁膜と、前記第１の絶縁膜上に形成され且つ前記第１の誘電率よりも低い第２の誘電率を有する第２の絶縁膜と、を含むトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、シリコンを含んだ半導体膜で形成されたフローティングゲート電極と、
前記フローティングゲート電極上に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成されたコントロールゲート電極と、
を備え、
前記第２の絶縁膜は、酸化膜で形成され且つ所定の方向において端部の方が中央部よりも厚い
ことを特徴とする半導体装置。
【請求項７】
前記トンネル絶縁膜は、前記半導体基板と前記第１の絶縁膜との間に形成され且つ前記第１の誘電率よりも低い第３の誘電率を有する第３の絶縁膜をさらに含み、
前記第３の絶縁膜は、酸化膜で形成され且つ前記所定の方向において端部の方が中央部よりも厚い
ことを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
電気的に消去可能な不揮発性半導体記憶装置では、高速の書き込み及び消去特性並びに優れた電荷保持特性が要求される。
【０００３】
特許文献１には、トンネル絶縁膜として、高誘電率膜を低誘電率膜で挟んだ構造が提案されている。このような構造を採用することにより、高速の書き込み及び消去特性並びに優れた電荷保持特性を満たすことが可能である。
【０００４】
しかしながら、上記提案では、高誘電率膜の形成方法については開示されているが、低誘電率膜の形成方法については開示されていない。膜質や界面特性に優れた高性能のトンネル絶縁膜を得るためには、トンネル絶縁膜の形成方法が重要な要素となる。したがって、上記の提案では、膜質や界面特性に優れたトンネル絶縁膜を得るができず、高性能の不揮発性メモリを得ることが困難である。
【０００５】
また、不揮発性メモリでは、素子の微細化に伴い、隣接するフローティングゲート間の寄生容量が大きな問題となる。フローティングゲート間の寄生容量により、動作電圧が増大するといった問題や、誤動作が生じやすくなるといった問題が生じる。上記提案に開示された構造では、フローティングゲート間の寄生容量を低減することができず、高性能の不揮発性メモリを得ることが困難である。
【０００６】
このように、高速の書き込み及び消去特性並びに優れた電荷保持特性を満たすために、高誘電率膜を低誘電率膜で挟んだ構造が提案されている。しかしながら、提案された構造では、膜質や界面特性に優れたトンネル絶縁膜を得るができず、高性能の不揮発性メモリを得ることが困難であった。また、提案された構造では、フローティングゲート間の寄生容量を低減することができず、高性能の不揮発性メモリを得ることが困難であった。
【特許文献１】米国特許第６７８４４８４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、トンネル絶縁膜を有する高性能の半導体装置及び半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の第１の視点に係る半導体装置の製造方法は、シリコンを含んだ半導体基板上に、第１の誘電率を有し且つトンネル絶縁膜の一部となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、シリコンを含んだ半導体膜で形成されたフローティングゲート電極膜を形成する工程と、前記フローティングゲート電極膜、前記第１の絶縁膜及び前記半導体基板をパターニングして、第１の側面を有する第１の構造を形成する工程と、前記第１の構造を酸化剤を含む雰囲気に晒す工程と、前記酸化剤によって前記フローティングゲート電極膜の前記第１の絶縁膜と前記フローティングゲート電極膜との境界に対応した部分を酸化して、前記第１の誘電率よりも低い第２の誘電率を有し且つトンネル絶縁膜の一部となる第２の絶縁膜を形成する工程と、前記第１の構造上に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上にコントロールゲート電極膜を形成する工程と、前記コントロールゲート電極膜、前記電極間絶縁膜及び前記フローティングゲート電極膜をパターニングして、前記第１の側面に垂直な第２の側面を有する第２の構造を形成する工程と、を備える。
【０００９】
本発明の第２の視点に係る半導体装置の製造方法は、シリコンを含んだ半導体基板上に、第１の誘電率を有し且つトンネル絶縁膜の一部となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、シリコンを含んだ半導体膜で形成されたフローティングゲート電極膜を形成する工程と、前記フローティングゲート電極膜、前記第１の絶縁膜及び前記半導体基板をパターニングして、第１の側面を有する第１の構造を形成する工程と、前記第１の構造上に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上にコントロールゲート電極膜を形成する工程と、前記コントロールゲート電極膜、前記電極間絶縁膜及び前記フローティングゲート電極膜をパターニングして、前記第１の側面に垂直な第２の側面を有する第２の構造を形成する工程と、前記第２の構造を酸化剤を含む雰囲気に晒す工程と、前記酸化剤によって前記フローティングゲート電極膜の前記第１の絶縁膜と前記フローティングゲート電極膜との境界に対応した部分を酸化して、前記第１の誘電率よりも低い第２の誘電率を有し且つトンネル絶縁膜の一部となる第２の絶縁膜を形成する工程と、を備える。
【００１０】
本発明の第３の視点に係る半導体装置は、シリコンを含んだ半導体基板と、前記半導体基板上に形成されたトンネル絶縁膜であって、第１の誘電率を有する第１の絶縁膜と、前記第１の絶縁膜上に形成され且つ前記第１の誘電率よりも低い第２の誘電率を有する第２の絶縁膜と、を含むトンネル絶縁膜と、前記トンネル絶縁膜上に形成され、シリコンを含んだ半導体膜で形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成されたコントロールゲート電極と、を備え、前記第２の絶縁膜は、酸化膜で形成され且つ所定の方向において端部の方が中央部よりも厚い。
【発明の効果】
【００１１】
本発明によれば、トンネル絶縁膜を改善することにより、高性能の半導体装置を得ることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面を参照して説明する。
【００１３】
（実施形態１）
以下、本発明の第１の実施形態に係る半導体装置として、電気的に消去可能な不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリを例に説明する。
【００１４】
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を模式的に示した平面図である（ただし、ビット線は図示していない）。図２は、図１に示した構成の等価回路図である。
【００１５】
図１及び図２に示すように、各ＮＡＮＤセルユニットは、選択トランジスタＳ１及びＳ２間に、直列接続されたメモリセルＭ１〜Ｍ８を設けた構成となっている。選択トランジスタＳ１及びＳ２には選択ゲート線ＳＧ１及びＳＧ２が接続されており、メモリセルＭ１〜Ｍ８にはコントロールゲート線（ワード線）ＣＧ１〜ＣＧ８が接続されている。また、各選択トランジスタＳ１には、ビット線ＢＬ１及びＢＬ２が接続されている。なお、ここではメモリセルが８個の場合について示したが、メモリセルの数は８個に限定されるものではない。
【００１６】
以下、本実施形態に係る半導体装置の製造方法を図３〜図７を参照して説明する。なお、図３（ａ）〜図７（ａ）はビット線方向の断面図であり、図３（ｂ）〜図７（ｂ）はワード線方向の断面図である。
【００１７】
まず、図３（ａ）及び図３（ｂ）に示すように、不純物がドーピングされたシリコン基板（半導体基板）１１上に、トンネル絶縁膜の一部となる厚さ７ｎｍのシリコン窒化膜（第１の絶縁膜）１２を形成する。具体的には、シリコン基板１１の表面をプラズマ窒化法で窒化することにより、シリコン窒化膜１２が形成される。プラズマ窒化法を用いることにより、窒素ラジカルを窒化剤として窒化が行われる。その結果、膜質及び絶縁性に優れたシリコン窒化膜１２が形成され、電荷保持特性を向上させることができる。続いて、シリコン窒化膜１２上に、フローティングゲート電極膜１３として、シリコンを含んだ半導体膜を形成する。具体的には、厚さ１００ｎｍのリンドープ多結晶シリコン膜１３を、ＣＶＤ（chemical vapor deposition）法によって形成する。
【００１８】
次に、多結晶シリコン膜１３上に、ビット線方向に延伸したマスクパターン（図示せず）を形成する。このマスクパターンをマスクとして用いて、多結晶シリコン膜１３、シリコン窒化膜１２及びシリコン基板１１を、ＲＩＥ（reactive ion etching）法によってパターニングする。これにより、素子分離溝１４に挟まれ、ビット線方向に延伸した延伸構造（第１の構造）１５が得られる。素子分離溝の幅は５０ｎｍ程度、深さは１００ｎｍ程度である。
【００１９】
次に、図４（ａ）及び図４（ｂ）に示すように、延伸構造１５が形成された基板を、酸化剤を含むガス雰囲気に晒す。酸化剤として一酸化窒素（ＮＯ）を用い、基板温度を９００℃とする。これにより、シリコン基板１１及び多結晶シリコン膜１３の露出表面が酸化される。酸化剤には窒素が含有されているため、酸化とともに窒化も生じる。その結果、シリコン基板１１及び多結晶シリコン膜１３の露出表面には、厚さ１０ｎｍ程度の窒素を含有したシリコン酸化膜１６が形成される。以下、窒素を含有したシリコン酸化膜を、シリコン酸窒化膜と呼ぶ。また、窒素を含有した酸化膜を酸窒化膜と呼び、窒化を伴う酸化を酸窒化と呼ぶ。シリコン酸窒化膜１６は、厚さ方向に濃度分布を有しており、シリコン酸窒化膜１６とシリコン基板１１との界面近傍及びシリコン酸窒化膜１６と多結晶シリコン膜１３との界面近傍で、窒素濃度が高くなっている。
【００２０】
また、本工程において、多結晶シリコン膜１３中を酸化剤が拡散し、シリコン窒化膜１２と多結晶シリコン膜１３との界面に酸化剤が到達する。その結果、界面近傍の多結晶シリコン膜１３が酸化及び窒化される（酸窒化される）。これにより、トンネル絶縁膜の一部となる窒素を含有したシリコン酸化膜（シリコン酸窒化膜、第２の絶縁膜）１６ａが形成される。同様に、シリコン基板１１中を酸化剤が拡散し、シリコン窒化膜１２とシリコン基板１１との界面に酸化剤が到達する。その結果、界面近傍のシリコン基板１１が酸化及び窒化される（酸窒化される）。これにより、トンネル絶縁膜の一部となる窒素を含有したシリコン酸化膜（シリコン酸窒化膜、第３の絶縁膜）１６ｂが形成される。
【００２１】
シリコン窒化膜１２と多結晶シリコン膜１３との界面にシリコン酸窒化膜１６ａが形成され、シリコン窒化膜１２とシリコン基板１１との界面にシリコン酸窒化膜１６ｂが形成される理由を説明する。一酸化窒素等の酸化剤は、多結晶シリコン膜１３及びシリコン基板１１中を容易に拡散することができるため、シリコン窒化膜１２の界面に容易に到達することができる。一方、シリコン窒化膜１２は拡散バリア性が高いため、シリコン窒化膜１２の界面に到達した酸化剤は、シリコン窒化膜１２を容易に通過することができない。また、シリコン窒化膜１２と多結晶シリコン膜１３との界面及びシリコン窒化膜１２とシリコン基板１１との界面のようなシリコン結晶の端面では、酸化反応や酸窒化反応が優先的に起こる性質がある。その結果、シリコン窒化膜１２と多結晶シリコン膜１３との界面にシリコン酸窒化膜１６ａが形成され、シリコン窒化膜１２とシリコン基板１１との界面にシリコン酸窒化膜１６ｂが形成される。
【００２２】
図４（ｂ）に示すように、上記のように酸化剤の拡散現象を利用して形成されたシリコン酸窒化膜１６ａ及び１６ｂは、ビット線に垂直な方向（延伸構造１５の側面に垂直な方向）において、端部の方が中央部よりも厚くなっている。より具体的には、中央部から端部向かって膜厚がしだいに増加している。例えば、中央部の膜厚は０．２ｎｍ程度、端部の膜厚は５ｎｍ程度である。また、シリコン酸窒化膜１６ａ及び１６ｂの比誘電率は４〜５程度であり、シリコン窒化膜１２の比誘電率（８程度）よりも低い。また、シリコン酸窒化膜１６ａ及び１６ｂ中の平均窒素濃度は、２０atomic％以下となっている。
【００２３】
以上のようにして、シリコン窒化膜１２、シリコン酸窒化膜１６ａ及び１６ｂで形成されたトンネル絶縁膜１７が得られる。このトンネル絶縁膜１７は、高誘電率膜（シリコン窒化膜１２）を低誘電率膜（シリコン酸窒化膜１６ａ及び１６ｂ）で挟んだ構造を有しており、後述するように、高速の書き込み及び消去特性並びに優れた電荷保持特性を有している。
【００２４】
次に、図５（ａ）及び図５（ｂ）に示すように、素子分離絶縁膜１８として全面にシリコン酸化膜を堆積する。続いて、ＣＭＰ（chemical mechanical polishing）法によって素子分離絶縁膜１８を平坦化する。さらに、希フッ酸溶液によって、素子分離絶縁膜１８の一部をエッチング除去する。これにより、多結晶シリコン膜１３の側面の一部が露出する。この露出側面の高さは、例えば５０ｎｍ程度である。
【００２５】
次に、図６（ａ）及び図６（ｂ）に示すように、多結晶シリコン膜１３及び素子分離絶縁膜１８の表面を覆う電極間絶縁膜１９として、厚さ１５ｎｍのＯＮＯ（oxide/nitride/oxide）膜を形成する。このＯＮＯ膜１９は、シリコン酸化膜間にシリコン窒化膜を挟んだ３層構造であり、各層の厚さはいずれも５ｎｍである。続いて、電極間絶縁膜１９上に、厚さ１００ｎｍのコントロールゲート電極膜２１をＣＶＤ法によって形成する。このコントロールゲート電極膜２１は、多結晶シリコン膜及びタングステンシリサイド膜の２層構造である。さらに、コントロールゲート電極膜２１上に、ＲＩＥ用のマスク膜２２としてシリコン窒化膜を形成する。
【００２６】
次に、シリコン窒化膜２２上に、ワード線方向に延伸したレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして用いて、ＲＩＥ法により、シリコン窒化膜２２、コントロールゲート電極膜２１、ＯＮＯ膜（電極間絶縁膜）１９、多結晶シリコン膜（フローティングゲート電極膜）１３及びシリコン酸窒化膜１６ａをパターニングする。これにより、ビット線方向に平行な側面及びワード線方向に平行な側面を有するゲート構造２３が得られる。すなわち、フローティングゲート電極１３及びコントロールゲート電極（ワード線）２１が形成される。
【００２７】
次に、図７（ａ）及び図７（ｂ）に示すように、ゲート構造２３の表面に、ゲート側壁絶縁膜２４としてシリコン酸化膜を形成する。このゲート側壁絶縁膜２４は、熱酸化法とＣＶＤ法を組み合わせて形成される。続いて、シリコン基板１１に不純物をイオン注入し、ソース／ドレイン拡散層２５を形成する。これにより、メモリセルが形成される。さらに、全面に層間絶縁膜２６を形成する。その後の工程は図示しないが、配線等の形成を行い、不揮発性メモリが形成される。
【００２８】
ここで、本実施形態に係る不揮発性メモリのメモリセル動作を説明する。
【００２９】
図８〜図１１は、メモリセル動作を説明するためのエネルギーバンド図である。すでに説明したように、トンネル絶縁膜１７は、高誘電率膜（シリコン窒化膜１２）を低誘電率膜（シリコン酸窒化膜１６ａ及び１６ｂ）で挟んだ構造を有している。なお、ＥF はフェルミレベルを、ｅ- は電子を示している。
【００３０】
図８は、データ書き込み時の状態を示したバンド図である。データ書き込み時には、コントロールゲート２１（図７参照）に正の高電圧を印加する。トンネル絶縁膜１７には、トンネル絶縁膜１７と電極間絶縁膜１９とのキャパシタンス比（カップリング比）に応じた電圧が印加される。低誘電率膜１６ａ及び１６ｂは高誘電率膜１２よりも誘電率が低いため、相対的に大きな電界が低誘電率膜１６ａ及び１６ｂに印加され、図８に示したようなエネルギーバンド状態が得られる。その結果、電子は、高誘電率膜１２のポテンシャルバリアで遮られることなく、トンネル絶縁膜１７を通過する。すなわち、シリコン基板１１と高誘電率膜１２との界面に低誘電率膜１６ｂを設けることにより、トンネル距離が短くなるため、大きなトンネル電流を流すことができ、短時間でフローティングゲート１３に電荷を充電することができる。すなわち、所定量の電荷を充電する際の書き込み時間を短縮することができ、高速書き込み動作が可能となる。別の観点から見ると、所定時間で所定量の電荷を充電する際の書き込み電圧を減少させることができる。
【００３１】
図９は、データ消去時の状態を示したバンド図である。データ消去時には、コントロールゲート２１（図７参照）に負の高電圧を印加する。トンネル絶縁膜１７には、トンネル絶縁膜１７と電極間絶縁膜１９とのキャパシタンス比（カップリング比）に応じた電圧が印加される。低誘電率膜１６ａ及び１６ｂは高誘電率膜１２よりも誘電率が低いため、相対的に大きな電界が低誘電率膜１６ａ及び１６ｂに印加され、図９に示したようなエネルギーバンド状態が得られる。その結果、電子は、高誘電率膜１２のポテンシャルバリアで遮られることなく、トンネル絶縁膜１７を通過する。すなわち、フローティングゲート１３と高誘電率膜１２との界面に低誘電率膜１６ａを設けることにより、トンネル距離が短くなるため、大きなトンネル電流を流すことができ、短時間でフローティングゲート１３の電荷を放電することができる。すなわち、所定量の電荷を放電する際の消去時間を短縮することができ、高速消去動作が可能となる。別の観点から見ると、所定時間で所定量の電荷を放電する際の消去電圧を減少させることができる。
【００３２】
図１０は、データ読み込み時の状態を示したバンド図である。データ読み込み時には、コントロールゲート２１（図７参照）に正の低電圧を印加する。トンネル絶縁膜１７には、トンネル絶縁膜１７と電極間絶縁膜１９とのキャパシタンス比（カップリング比）に応じた電圧が印加される。トンネル絶縁膜１７には低い電圧が印加されるため、図１０に示したようなエネルギーバンド状態が得られる。その結果、電子は高誘電率膜１２のポテンシャルバリアで遮られ、トンネル電流はほとんど流れない。したがって、データ読み込み時には、フローティングゲート１３に蓄積された電荷の変動を十分に抑制することができ、電荷保持特性を確保することができる。
【００３３】
図１１は、書き込み、消去及び読み込み動作を行わない定常時の状態を示したバンド図である。ここでは、一例として、書き込み後のメモリセルの場合を示す。定常時には、フローティングゲート１３に蓄積されている電荷によって、弱い電界がトンネル絶縁膜１７に印加されため、図１１に示したようなエネルギーバンド状態が得られる。その結果、電子は高誘電率膜１２のポテンシャルバリアで遮られ、トンネル電流はほとんど流れない。したがって、定常時には、電極間絶縁膜１９に蓄積された電荷の変動を十分に抑制することができ、電荷保持特性を確保することができる。
【００３４】
以上のように、本実施形態の不揮発性メモリでは、トンネル絶縁膜１７は、高誘電率膜１２を低誘電率膜１６ａ及び１６ｂで挟んだ構造を有している。このような構造により、書き込み及び消去動作の高速化をはかることができるとともに、電荷保持特性の確保をはかることができる。この効果は、本実施形態のように、書き込み及び消去動作をトンネル方式で行う場合に、顕著となり好適である。なお、書き込み及び消去動作をホットキャリア方式で行う場合にも、ある程度、動作の高速化がはかれる。
【００３５】
また、本実施形態では、図３〜図７に示した製造方法により、以下に述べるような優れた効果を得ることができる。
【００３６】
本実施形態では、シリコン酸窒化膜（窒素を含有したシリコン酸化膜）１６ａ及び１６ｂは、多結晶シリコン膜１３及びシリコン基板１１を酸化及び窒化（酸窒化）することによって形成される。そのため、堆積法によって形成されたシリコン酸窒化膜に比べて、膜質や界面特性に優れている。したがって、本実施形態によれば、膜質や界面特性に優れたトンネル絶縁膜により、信頼性に優れた高性能の不揮発性メモリを得ることが可能である。
【００３７】
また、本実施形態では、シリコン窒化膜１２は、窒素ラジカルによってシリコン基板１１を窒化することによって形成される。そのため、堆積法によってシリコン窒化膜を形成する場合に比べて、膜質及び絶縁性に優れたシリコン窒化膜が得られる。したがって、このような観点からも、本実施形態では、優れたトンネル絶縁膜を形成することができ、信頼性に優れた高性能の不揮発性メモリを得ることが可能である。
【００３８】
また、本実施形態では、酸化剤として一酸化窒素（ＮＯ）を用いているため、多結晶シリコン膜１３及びシリコン基板１１は酸窒化される。この酸窒化によって形成されたシリコン酸窒化膜１６は、厚さ方向に濃度分布を有しており、シリコン酸窒化膜１６とシリコン基板１１との界面近傍及びシリコン酸窒化膜１６と多結晶シリコン膜１３との界面近傍で、窒素濃度が高くなっている。そのため、界面近傍の高窒素濃度層の拡散バリア作用によって酸素の拡散が抑制され、シリコン酸窒化膜１６の膜厚の増加が抑制される。すなわち、十分な厚さのシリコン酸窒化膜１６ａ及び１６ｂを形成しても、シリコン酸窒化膜１６の膜厚は必要以上には厚くならない。したがって、シリコン酸窒化膜１６の膜厚の増加によるメモリセルのチャネル幅の減少を防止することができ、特性に優れた不揮発性メモリを得ることが可能である。
【００３９】
また、本実施形態では、シリコン酸窒化膜１６ａは、ビット線に垂直な方向（ワード線に平行な方向）において、端部の方が中央部よりも厚くなっており、中央部から端部に向かって膜厚がしだいに増加している。したがって、ワード線方向で隣接するフローティングゲート１３間の対向面積が小さくなり、寄生容量を低減することができる。そのため、書き込み及び消去の動作電圧を低減することが可能である。また、寄生容量の低減により、隣接したメモリセル間の干渉による誤動作を防止することも可能である。したがって、本実施形態によれば、動作電圧の低減や誤動作の防止により、特性や信頼性に優れた高性能の不揮発性メモリを得ることが可能である。
【００４０】
なお、上述した実施形態では、１工程で、シリコン窒化膜１２の上面にシリコン酸窒化膜１６ａを形成し、かつシリコン窒化膜１２の下面にシリコン酸窒化膜１６ｂを形成しており、製造工程を簡略化することができる。なお、シリコン酸窒化膜１６ｂを形成しないようにしてもよい。例えば、図３の工程で延伸構造を形成するときに、多結晶シリコン１３のみをパターニングした段階で、酸化処理（酸窒化処理）を行えばよい。シリコン窒化膜１２の下面にシリコン酸窒化膜１６ｂを設けなくても、シリコン窒化膜１２の上面に設けたシリコン酸窒化膜１６ａにより、消去動作速度の高速化及び電荷保持特性の確保の両立をはかることは可能である。また、シリコン酸窒化膜１６ａの膜厚が端部で厚くなっていれば、隣接するフローティングゲート１３間の寄生容量を低減することができ、動作電圧の低減や誤動作の防止をはかることは可能である。
【００４１】
（実施形態２）
次に、本発明の第２の実施形態に係る半導体装置（不揮発性メモリ）について説明する。なお、基本的な構造及び基本的な製造方法は第１の実施形態と同様であるため、第１の実施形態で説明した事項については説明を省略する。
【００４２】
図１２は、本実施形態に係る半導体装置の構成を模式的に示した断面図（ビット線方向の断面図）である。なお、第１の実施形態で示した構成要素に対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。
【００４３】
第１の実施形態では、図３の工程でビット線方向に延伸した延伸構造１５を形成した後、図４の工程で酸化処理（酸窒化処理）を行い、窒素を含有したシリコン酸化膜（シリコン酸窒化膜）１６ａ及び窒素を含有したシリコン酸化膜（シリコン酸窒化膜）１６ｂを形成した。本実施形態では、図６の工程でゲート構造２３を形成した後、図７の工程を行う前に、第１の実施形態と同様の酸化処理（酸窒化処理）を行い、窒素を含有したシリコン酸化膜（シリコン酸窒化膜）１６ａ及び窒素を含有したシリコン酸化膜（シリコン酸窒化膜）１６ｂを形成する。すなわち、本実施形態では、図４の工程ではシリコン酸窒化膜１６ａ及び１６ｂを形成せずに、図６の工程の後にシリコン酸窒化膜１６ａ及び１６ｂを形成する。以下、詳細な説明を行う。
【００４４】
本実施形態では、第１の実施形態の図６の工程でゲート構造２３を形成する際に、シリコン窒化膜１２の露出部分も除去する。その後、第１の実施形態と同様の方法で酸化処理を行う。この酸化処理において、多結晶シリコン膜１３中を酸化剤が拡散し、シリコン窒化膜１２と多結晶シリコン膜１３との界面に酸化剤が到達する。その結果、第１の実施形態と同様の原理により、界面近傍の多結晶シリコン膜１３が酸化及び窒化される（酸窒化される）。これにより、トンネル絶縁膜１７の一部となる窒素を含有したシリコン酸化膜（シリコン酸窒化膜）１６ａが形成される。同様に、シリコン基板１１中を酸化剤が拡散し、シリコン窒化膜１２とシリコン基板１１との界面に酸化剤が到達する。その結果、界面近傍のシリコン基板１１が酸化及び窒化される（酸窒化される）。これにより、トンネル絶縁膜１７の一部となる窒素を含有したシリコン酸化膜（シリコン酸窒化膜）１６ｂが形成される。
【００４５】
このようにして、シリコン窒化膜１２、シリコン酸窒化膜１６ａ及び１６ｂで形成されたトンネル絶縁膜１７が得られる。以後の基本的な工程は第１の実施形態と同様であり、図１２に示すようなメモリセル構造を有する不揮発性メモリが形成される。
【００４６】
以上のように、本実施形態においても第１の実施形態と同様、トンネル絶縁膜１７は、高誘電率膜（シリコン窒化膜１２）を低誘電率膜（シリコン酸窒化膜１６ａ及び１６ｂ）で挟んだ構造を有している。したがって、第１の実施形態と同様、書き込み及び消去動作の高速化をはかることができるとともに、電荷保持特性の確保をはかることができる。
【００４７】
また、本実施形態でも第１の実施形態と同様、シリコン酸窒化膜１６ａ及び１６ｂは、多結晶シリコン膜１３及びシリコン基板１１を酸窒化することによって形成される。したがって、第１の実施形態と同様、膜質や界面特性に優れたトンネル絶縁膜により、特性や信頼性に優れた高性能の不揮発性メモリを得ることが可能である。
【００４８】
また、本実施形態では、シリコン酸窒化膜１６ａ及び１６ｂは、ワード線に垂直な方向（ビット線に平行な方向）において、端部の方が中央部よりも厚くなっており、中央部から端部向かって膜厚がしだいに増加している。そのため、ビット線方向で隣接するフローティングゲート１３間の寄生容量を低減することができる。したがって、第１の実施形態と同様に、動作電圧の低減や誤動作の防止をはかることができ、信頼性に優れた高性能の不揮発性メモリを得ることが可能である。
【００４９】
図１３は、本実施形態に係る半導体装置の変更例の構成を模式的に示した断面図（ビット線方向の断面図）である。
【００５０】
本変更例も、図１２に示した例と同様、図６の工程でゲート構造２３を形成した後、図７の工程を行う前に酸化処理（酸窒化処理）を行う。ただし、図１２に示した例では、図６の工程でゲート構造２３を形成する際にシリコン窒化膜１２の露出部分を除去したが、本変更例では、シリコン窒化膜１２を除去せずに酸窒化処理を行う。すなわち、酸窒化処理を行う際に、シリコン基板１１の表面はシリコン窒化膜１２で覆われている。そのため、酸化剤はシリコン窒化膜１２でブロックされ、シリコン基板１１は酸化されない。したがって、本変更例では、シリコン酸窒化膜１６ｂは形成されず、シリコン酸窒化膜１６ａのみが形成される。
【００５１】
このように、シリコン窒化膜１２の下面にシリコン酸窒化膜１６ｂを設けなくても、シリコン窒化膜１２の上面に設けたシリコン酸窒化膜１６ａにより、消去動作速度の高速化及び電荷保持特性の確保の両立をはかることは可能である。また、シリコン酸窒化膜１６ａの膜厚が端部で厚くなっていれば、隣接するフローティングゲート１３間の寄生容量を低減することができ、動作電圧の低減や誤動作の防止をはかることは可能である。さらに、本変更例では、拡散層２５を浅く且つ高濃度で形成することができるため、メモリセルのトランジスタ特性を低下させないという利点がある。
【００５２】
以上、第１及び第２の実施形態について説明したが、第１及び第２の実施形態は以下に述べるような種々の変更が可能である。
【００５３】
第１の実施形態では、図３の工程で延伸構造１５を形成した後に酸化処理（酸窒化処理）を行って、窒素を含有したシリコン酸化膜（シリコン酸窒化膜）を形成し、第２の実施形態では、図６の工程でゲート構造２３を形成した後に酸化処理（酸窒化処理）を行って、窒素を含有したシリコン酸化膜（シリコン酸窒化膜）を形成したが、第１の実施形態の酸化処理（酸窒化処理）及び第２の実施形態の酸化処理（酸窒化処理）を両方行うようにしてもよい。すなわち、図３の工程で延伸構造１５を形成した後に酸化処理を行い、さらに図６の工程でゲート構造２３を形成した後に酸化処理を行うようにしてもよい。この場合には、例えば、ワード線方向では図７（ｂ）に示すような断面を有し、ビット線方向では図１２に示すような断面を有する不揮発性メモリが得られる。
【００５４】
また、第１及び第２の実施形態では、半導体基板１１としてシリコン基板を用いたが、ＳｉＣ基板、ＳｉＧｅ基板等を用いることも可能である。すなわち、半導体基板１１には、シリコンを含んだ半導体基板を用いることが可能である。また、第１及び第２の実施形態では、フローティングゲート電極膜１３として多結晶シリコン膜を用いたが、ＳｉＣ膜、ＳｉＧｅ膜等を用いることも可能である。すなわち、フローティングゲート電極膜１３には、シリコンを含んだ半導体膜を用いることが可能である。
【００５５】
また、上述した第１及び第２の実施形態では、酸化剤として一酸化窒素（ＮＯ）ガスを用いたが、一般的には酸素及び窒素を含有した酸化剤を用いることが可能である。例えばＮＯガスの他に、Ｎ2Ｏガス、ＮＯ2ガス、ＮＨ3／Ｏ2混合ガス等を用いることが可能である。さらに一般的には、酸素を含有した酸化剤を用いることが可能である。例えば、酸素ガスを酸化剤として用いることも可能である。この場合には、酸化膜１６ａ及び１６ｂとしてシリコン酸化膜が形成される。酸素ガスを酸化剤として用いる場合には、基板温度を８００℃以下にすれば、延伸構造１５の側面に形成された酸化膜１６の膜厚を必要以上に厚くせずに、十分な厚さのシリコン酸化膜１６ａ及び１６ｂを形成することが可能である。また、酸化処理の初期には酸化剤として一酸化窒素を用い、その後に酸素ガス等の酸化剤を用いて酸化処理を行うようにしてもよい。この場合にも、酸化膜１６の膜厚を必要以上に厚くせずに、十分な厚さのシリコン酸化膜１６ａ及び１６ｂを形成することが可能である。
【００５６】
また、上述した第１及び第２の実施形態では、シリコン基板１１の表面を窒化してシリコン窒化膜１２を形成する際に、プラズマによって生成された窒素ラジカルを用いたが、他の方法で生成された窒素ラジカルを用いてもよい。また、アンモニア（ＮＨ3）ガスを用いた熱窒化によってシリコン窒化膜１２を形成してもよい。また、窒化膜（第１の絶縁膜）１２として、シリコン窒化膜以外の窒化膜を用いることも可能である。例えばボロン（Ｂ）窒化物、アルミニウム（Ａｌ）窒化物、ガリウム（Ｇａ）窒化物等を、窒化膜１２として用いることが可能である。いずれの場合でも、酸化剤は窒化物中を拡散しにくいため、窒化膜の膜質を変動させることなく、シリコン酸化膜１６ａ及び１６ｂを形成することができる。
【００５７】
また、第１の絶縁膜１２として、第２の絶縁膜１６ａ及び第３の絶縁膜１６ｂよりも誘電率の高い金属酸化物膜を用いることも可能である。金属酸化物膜に含有される金属元素としては、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）等があげられる。第１の絶縁膜１２として金属酸化物膜を用いた場合には、主として金属酸化物膜中を一酸化窒素等の酸化剤が拡散し、いわゆるバーズビーク現象によって酸化膜１６ａ及び１６ｂが形成される。この場合にも、第１及び第２の実施形態で示したトンネル絶縁膜１７と同様の形状を有するトンネル絶縁膜を形成することができ、第１及び第２の実施形態で述べた効果と同様の効果を得ることができる。さらに、本方法では、金属酸化物中に酸化剤が供給されて、金属酸化物の膜質を向上させる効果もある。
【００５８】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１及び第２の実施形態に係る半導体装置の構成を模式的に示した平面図である。
【図２】本発明の第１及び第２の実施形態に係る半導体装置の等価回路を示した図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図８】本発明の第１及び第２の実施形態に係り、メモリセル動作を説明するためのエネルギーバンド図である。
【図９】本発明の第１及び第２の実施形態に係り、メモリセル動作を説明するためのエネルギーバンド図である。
【図１０】本発明の第１及び第２の実施形態に係り、メモリセル動作を説明するためのエネルギーバンド図である。
【図１１】本発明の第１及び第２の実施形態に係り、メモリセル動作を説明するためのエネルギーバンド図である。
【図１２】本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図１３】本発明の第２の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。
【符号の説明】
【００６０】
１１…シリコン基板（半導体基板）      １２…シリコン窒化膜（第１の絶縁膜）
１３…フローティングゲート電極膜      １４…素子分離溝
１５…延伸構造      １６…シリコン酸窒化膜
１６ａ…シリコン酸窒化膜（第２の絶縁膜）
１６ｂ…シリコン酸窒化膜（第３の絶縁膜）
１７…トンネル絶縁膜      １８…素子分離絶縁膜
１９…電極間絶縁膜      ２１…コントロールゲート電極膜
２２…マスク膜      ２３…ゲート構造
２４…ゲート側壁絶縁膜      ２５…ソース／ドレイン拡散層
２６…層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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