(57)【要約】【課題】  入力データに対して周波数および位相が正確に同期した再生クロックを抽出する。【解決手段】  ＶＣＯ１と周波数比較器２でＰＬＬループを構成し、入力データ４のデータレートと同じ周波数の参照クロック５の周波数でＶＣＯ１において再生クロック７を発振させ、且つそのＶＣＯ１の位相制御端子１ａに入力データ４を入力して、再生クロック７の位相を入力データ４のタイミングに合わせて瞬時に調整する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
周波数制御入力端子と再生クロックを出力する出力端子と該再生クロックの位相を制御するための位相制御入力端子とを有する発振回路と、参照クロックと前記再生クロックとを入力してそれらの周波数を比較しその結果を制御信号として前記発振回路の前記周波数制御入力端子に入力する周波数比較器を備え、
該周波数比較器は前記再生クロックの周波数を参照クロックの周波数に合わせるように閉ループ制御を行い、前記発振回路は入力データを前記位相制御入力端子に入力することにより前記入力データのタイミングに合わせて前記再生クロックの位相を瞬時に調整するようにしたことを特徴とするタイミング抽出回路。
【請求項２】
前記再生クロックと前記参照クロックの周波数を各々１／ｎ倍、１／ｍ倍（ｎ、ｍは整数でｎ＝ｍまたはｎ≠ｍ）に分周する分周器をそれぞれ具備し、該各分周器から出力された信号を前記周波数比較器に入力することを特徴とする請求項１記載のタイミング抽出回路。
【請求項３】
前記入力データをデータ入力端子に入力し前記再生クロックをクロック入力端子に入力してリタイミング動作を行い、再生データを出力するフリップフロップを備えることを特徴とする請求項１又は２に記載のタイミング抽出回路。
【請求項４】
前記フリップフロップをＦＩＦＯに置き換えたことを特徴とする請求項３に記載のタイミング抽出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データに対して位相と周波数の合った再生クロックを抽出するタイミング抽出回路に関するものである。
【背景技術】
【０００２】
ＦＴＴＨ（Fiber To The Home)を実現する手法として開発が進められているＰＯＮ（Passive Optical Network)方式等ではバーストデータを扱う必要がある。これらのシステムにおいては非同期で受け取るバーストデータに対し瞬時に位相同期を確立して再生クロックを抽出し、その再生クロックを使用してデータをリタイミングするＣＤＲ（Clock Data Recovery)回路が必須である。この種の回路は、たとえば非特許文献１において参照できる。
【０００３】
図３はこのような用途に用いられるタイミング抽出回路の構成例を示している。メインＶＣＯ（電圧制御発振器）１１の位相制御入力端子１１ａには入力データ４が入力され、このメインＶＣＯ１１は当該入力データ４のタイミング、つまり電圧値遷移点をトリガとしてその発振位相が入力データ４の位相と合うように調整される。位相を調整された発振信号は入力データ４との位相が合った再生クロック７としてメインＶＣＯ１１から取り出され、フリップフロップ（Ｆ／Ｆ)３のクロック端子３ｂに入力し、そのデータ入力端子３ａに入力する入力データ４のリタイミングを行う。これにより、そのフリップフロップ３の出力端子３ｃから再生データ６が出力する。
【０００４】
一方、メインＶＣＯ１１と同じ回路構成のサブＶＣＯ１２が、周波数比較器２とともにＰＬＬ(Phase-Locked Loop)を形成しており、入力データ４のデータレートと等しい周波数又はその周波数の整数分の１の周波数の参照クロック５の周波数と同じ周波数で発振している。そして周波数比較器２の出力端子２ｃから出力する制御信号８は、同時にメインＶＣＯ１１の周波数制御端子１１ｂとサブＶＣＯ１２の周波数制御端子１２ｂに供給され、サブＶＣＯ１２の出力端子１２ｃとメインＶＣＯ１１の出力端子１１ｃから出力する再生クロック７の周波数が同じになるように制御される。
【０００５】
このような構成により、メインＶＣＯ１１は、入力データ４が入力されていないときでもその入力データ４のデータレートと同じ周波数で再生クロック７の発振を継続することができ、入力データ４が入力された場合には位相のみを合わせることで、再生クロック７が非常に短い時間で入力データ４と同位相に制御され同期を確立することができる。
【非特許文献１】Yusuke Ota,et al.,“High-Speed,Burst Mode,Packet-Capable Optical Receiver and Instantaneous Clock Recovery for Optical Bus Operation”,Journal of Lightwave Technology,Vol.12,No.2,Feb.(1994)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記で説明した構成によれば、理想的に動作をすれば、入力データ４のデータレートとメインＶＣＯ１１から出力する再生クロック７の周波数は常に一致しているので、入力データ４が入力された時にはメインＶＣＯ１１は位相だけ合わせればよく、瞬時にデータとの同期を確立することが可能である。
【０００７】
しかし、実際には、タイミング抽出回路を構成する素子のばらつき、電流値の違い、温度の不均一等のさまざまな原因により、同じ制御信号８を与えてもメインＶＣＯ１１とサブＶＣＯ１２で発振周波数に誤差が生じる。サブＶＣＯ１２は前記ＰＬＬループにより、データレートと同じ周波数の参照クロック５にロックして発振しているので、メインＶＣＯ１１とサブＶＣＯ１２の発振周波数に誤差があると、メインＶＣＯ１１と入力データ４の周波数に誤差が生じることになる。メインＶＣＯ１１と入力データ４の周波数に誤差があると、入力データ４に同符号が連続する間はメインＶＣＯ１１での位相調整がなされないので、周波数誤差により入力データ４に対してメインＶＣＯ１１の再生クロック７の位相は徐々にずれていく。そして、次のデータ遷移点で入力データ４と再生クロック７の位相が合うようにメインＶＣＯ１１の発振位相が急激にずらされる。このような動作が繰り返し生じる結果、再生クロック７のジッタが大きなものになってしまう。
【０００８】
さらに、両ＶＣＯ１１，１２間の発振周波数誤差が大きくなり、入力データ４の最大同符号連続時間内における位相差が３６０度以上になると、メインＶＣＯ１１において位相を合わせること自体ができなくなり、再生データ６にビットエラーが生じてしまう。
【０００９】
本発明は上記問題に鑑みてなされたものであり、入力データに対して周波数および位相が正確に同期した再生クロックを抽出できるようにしたタイミング抽出回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、請求項１にかかる発明は、周波数制御入力端子と再生クロックを出力する出力端子と該再生クロックの位相を制御するための位相制御入力端子とを有する発振回路と、参照クロックと前記再生クロックとを入力してそれらの周波数を比較しその結果を制御信号として前記発振回路の前記周波数制御入力端子に入力する周波数比較器を備え、該周波数比較器は前記再生クロックの周波数を参照クロックの周波数に合わせるように閉ループ制御を行い、前記発振回路は入力データを前記位相制御入力端子に入力することにより前記入力データのタイミングに合わせて前記再生クロックの位相を瞬時に調整するようにしたことを特徴とする。
請求項２にかかる発明は、請求項１にかかる発明において、前記再生クロックと前記参照クロックの周波数を各々１／ｎ倍、１／ｍ倍（ｎ、ｍは整数でｎ＝ｍまたはｎ≠ｍ）に分周する分周器をそれぞれ具備し、該各分周器から出力された信号を前記周波数比較器に入力することを特徴とする。
請求項３にかかる発明は、請求項１又は２にかかる発明において、前記入力データをデータ入力端子に入力し前記再生クロックをクロック入力端子に入力してリタイミング動作を行い、再生データを出力するフリップフロップを備えることを特徴とする。
請求項４にかかる発明は、請求項３にかかる発明において、前記フリップフロップをＦＩＦＯに置き換えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、入力データとの位相調整、参照クロックとの周波数調整を１個のＶＣＯに担わせるので、従来の２つのＶＣＯを使用したタイミング再生回路で問題となっていた再生クロックの周波数誤差による再生データのビットエラーを低減することができる。
【発明を実施するための最良の形態】
【００１２】
[第１の実施例]
図１は本発明の第１の実施例のタイミング抽出回路示す図である。図１において、１はＶＣＯであり、位相制御入力端子１ａと周波数制御入力端子１ｂと発振出力端子１ｃをもつ。２は周波数比較器であり、入力端子２ａ，２ｂとそこに入力する２つの周波数を比較してその差分に応じた制御電圧を出力する出力端子２ｃをもつ。これらＶＣＯ１と周波数比較器２はＰＬＬループを構成している。３はフリップフロップであり、データ入力端子３ａとクロックが入力するクロック端子３ｂとデータ出力端子３ｃをもつ。４は入力データ、５は入力データ４のデータレートと同じ周波数の参照クロック、６は再生データ、７は再生クロック、８は制御信号である。
【００１３】
入力データ４はＶＣＯ１の位相制御入力端子１ａとフリップフロップ３のデータ入力端子３ａに入力される。ＶＣＯ１は制御信号（電圧）８に応じた周波数で再生クロック７を発振し、入力データ４のタイミング、つまり電圧値の遷移タイミングに合致するように位相が調整される。フリップフロップ３は、ＶＣＯ１から出力される再生クロック７により入力データ４をリタイミングし、再生データ６を出力する。周波数比較器２においては、参照クロック５と再生クロック７の周波数が比較され、その周波数差に比例した制御信号８がＶＣＯ１に送られる。
【００１４】
したがって、ＶＣＯ１は入力データ４のデータレートと同じ周波数の参照クロック５と同じ周波数で発振するので、再生クロック７は入力データ４と位相および周波数が合致したクロックとなる。これにより、フリップフロップ３におけるリタイミング時にビットエラーが起きなくなる。
【００１５】
ここで、ＶＣＯ１への制御信号８は、周波数比較器２の出力が接続されているが、制御信号８をゆつくりと動作させるために、周波数比較器２とＶＣＯ１の間にチャージポンプとローパスフィルタを接続してもよいことはいうまでもない。
【００１６】
また、周波数比較器２は参照クロック５と再生クロック７の２つの入力に周波数差があると制御信号８を変化させるが、ある一定以下の周波数誤差の時には制御信号８を変化させないよう制御にしてもよい。
【００１７】
さらに、フリップフロップ３は、これをＦＩＦＯ（Fast-In-Fast-Out)に置き換え、入力データ４書き込みのタイミングと再生データ６の読み出しのタイミングを別にする構成にしてもよい。
【００１８】
[第２の実施例]
図２は本発明の第２の実施例であって、ＶＣＯ１から出力する再生クロック７および参照クロック５を分周器９，１０により各々１／ｎ倍、１／ｍ倍（ｎ、ｍは整数）に分周した後に周波数比較器２で周波数差を検出するよう構成したものである。
【００１９】
ＶＣＯ１の発振周波数が高い場合には、本実施例のように分周した後の周波数を比較することで、周波数比較器２に要求される動作速度を緩和することができる。この場合、参照クロック５の周波数は、入力データ４のデータレートのｍ／ｎの周波数に設定しておく。このように分周器９，１０で分周されたクロック信号同士を周波数比較器２で比較する構成としても、本発明の効果が損なわれることはない。ここで、ｎまたはｍを１、すなわち分周器９または分周器１０のどちらかを削除した構成としてもよい。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施例のタイミング抽出回路の構成を示すブロック図である。
【図２】本発明の第２の実施例のタイミング抽出回路の構成を示すブロック図である。
【図３】従来のタイミング抽出回路の構成を示すブロック図である。
【符号の説明】
【００２１】
１，１１，１２：ＶＣＯ
２：周波数比較器
３：フリップフロップ
４：入力データ
５：参照クロック
６：再生データ
７：再生クロック
８：制御信号
９，１０：分周器
【図１】
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【図２】
2007181000.tif 000004
【図３】
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