(57)【要約】【課題】２トランジスタ構造を有するNOR型フラッシュメモリにおいて、メモリセルアレイの行間に層間膜を埋め込む際に埋め込み材に空洞が発生する程度に行間距離が短くなっても、空洞の発生の有無に左右されずに、メモリセルアレイのサイズを縮小する。【解決手段】２トランジスタ構造を有するNOR型フラッシュメモリにおいて、セルトランジスタCT同士が共有するドレイン領域Ｄ上で間欠的に列方向に配設され、各ドレイン領域にそれぞれコンタクトする複数のドレインコンタクトDCと、セルアレイ上でセルトランジスタの各列に対応して設けられ、それぞれ同一列の複数のドレインコンタクトに共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線BLと、選択ゲートトランジスタST同士が共有する複数行のソース領域Ｓ上に対応してコンタクトするとともに列間の素子分離領域１６上を跨いで行方向に配設された導電性物質からなる複数のローカルソース線LSとを具備する。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板の表層部に形成されたウェル領域内で二層ゲート構造を有する不揮発性のメモリセルトランジスタのソース領域と選択ゲートトランジスタのドレイン領域を共有するように形成されたメモリセルユニットが行列状に配列され、かつ、列方向に隣接するメモリセルトランジスタ同士がドレイン領域を共有するように形成された２行のメモリセルユニットおよび列方向に隣接する選択ゲートトランジスタ同士がソース領域を共有するように形成された２行のメモリセルユニットが交互に繰り返すように配置され、メモリセルユニットの各列間がトレンチ型の素子分離領域で分離されたNOR型のセルアレイと、
前記セルアレイ上でメモリセルトランジスタの各行に対応して設けられ、それぞれ同一行のメモリセルのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、
前記セルアレイ上で選択ゲートトランジスタの各行に対応して設けられ、それぞれ同一行の選択ゲートトランジスタのゲートに共通に連なるように行方向に配設された複数の選択ゲート線と、
前記セルアレイにおいてメモリセルトランジスタ同士が共有するドレイン領域上で間欠的に列方向に配設され、各ドレイン領域にそれぞれコンタクトする複数のドレインコンタクトと、
前記セルアレイ上でメモリセルトランジスタの各列に対応して設けられ、それぞれ同一列の複数のドレインコンタクトに共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線と、
前記セルアレイにおいて選択ゲートトランジスタ同士が共有する複数行のソース領域上に対応してコンタクトするとともに列間の素子分離領域上を跨いで行方向に配設された導電性物質からなる複数のローカルソース線
とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ソース領域を共有する選択ゲートトランジスタの行間距離および前記メモリセルユニットを構成するメモリセルトランジスタと選択ゲートトランジスタの行間距離は同じデザインルールで形成されており、前記ローカルソース線のうちで前記ソース領域を共有する選択ゲートトランジスタの相互間に存在する下部の幅はデザインルールより狭いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記選択ゲートトランジスタは前記メモリセルトランジスタと同様の二層ゲート構造を有し、選択ゲート線は同一行の選択ゲートトランジスタの下層のゲートに共通に連なるように配設されており、前記ローカルソース線の厚さ方向の中間部の側面は、隣り合う二行の選択ゲートトランジスタの上層のゲートに接触していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記ソース領域を共有する選択ゲートトランジスタの行間距離および前記メモリセルユニットを構成するメモリセルトランジスタと選択ゲートトランジスタの行間距離は同じデザインルールで形成されており、前記ローカルソース線のうちで前記選択ゲートトランジスタの上層のゲート上に存在する上部の幅は前記デザインルールで形成されており、前記ローカルソース線のうちで前記ソース領域を共有する選択ゲートトランジスタの相互間に存在する下部の幅は前記デザインルールより狭いことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
不揮発性のメモリセルトランジスタとそれを選択する選択ゲートトランジスタをペアとして単位記憶セルとする不揮発性半導体記憶装置において、
メモリセルアレイの隣り合う行の選択ゲートトランジスタの共通ソース領域にコンタクトする部分を直線状のメタル配線で形成したライン型のローカル・インターコネクト構造を具備することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に２トランジスタ構造を有するNOR 型フラッシュメモリ(Flash Memory)のセルアレイ内の共通ソース配線の構造に関する。
【背景技術】
【０００２】
不揮発性のメモリセルトランジスタとそれを選択する選択ゲートトランジスタを一単位の記憶セルとする２トランジスタ構造を有するNOR型フラッシュメモリのセルアレイは、半導体基板の表層部に形成されたウェル領域内で二層ゲート構造を有する不揮発性のセルトランジスタのソース領域と選択ゲートトランジスタのドレイン領域を共有するように形成されたメモリセルユニットが行列状に配列されている。このメモリセルユニットは、隣接するセルトランジスタ同士がドレイン領域を共有するように形成された２行と、選択ゲートトランジスタ同士がソース領域を共有するように形成された２行とが交互に繰り返すように配置され、メモリセルユニットの各列間がトレンチ型の素子分離領域（STI領域）で分離されている。
【０００３】
上記したように従来の２トランジスタ構造を有するNOR型フラッシュメモリのセルアレイにおいて、トランジスタの微細化に伴い、セルアレイの行間がある一定距離よりも短くなると、行間に層間膜を埋め込む際に埋め込み材に空洞(Void)が発生する。空洞が発生すると、トランジスタのドレイン側およびソース側にホール形状のコンタクトを形成するための導電性物質を堆積する過程で空洞部分にも拡散、堆積し、電気的に孤立させるべき各コンタクトの相互間が空洞に詰まった物質を介して電気的にショートする。このような現象を避けるために、従来は、ドレイン側およびソース側の双方ともコンタクト(CS)により引き出している。換言すれば、埋め込み材に空洞が形成されない距離までしか行間距離を縮めることができず、メモリセルアレイのサイズを縮小することは困難である。
【０００４】
なお、特許文献１には、１トランジスタ構造を有するNOR型のセルアレイにおいて、ローカルソース線を形成する点が開示されている。
【０００５】
また、特許文献２には、２トランジスタ構造を有するNOR型のセルアレイにおいて、直線状にアクティブ領域を区画し、アクティブ領域間のフィールド領域にフィールド酸化膜を形成し、所定のパターンでフローティングゲートをアクティブ領域に形成させ、コントロールゲートラインをアクティブ領域方向と直交方向に形成し、コントロールゲートラインに側壁を形成させ、その表面にバッファ絶縁膜を形成、側壁とバッファ絶縁膜を使用したセルフアラインで層間絶縁膜にコンタクトホールを形成し、共通ソースラインをセルフアラインで形成し、高集積化する点が開示されている。
【特許文献１】特開２００５−７９２８２号公報
【特許文献２】特開２００１−２４４３５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記した従来の問題点を解決すべくなされたもので、メモリセルアレイの隣り合う行の選択ゲートトランジスタの共通ソースを共通接続する部分の面積をより縮小してメモリセルアレイのサイズを縮小することができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の不揮発性半導体記憶装置は、半導体基板の表層部に形成されたウェル領域内で二層ゲート構造を有する不揮発性のメモリセルトランジスタのソース領域と選択ゲートトランジスタのドレイン領域を共有するように形成されたメモリセルユニットが行列状に配列され、かつ、列方向に隣接するメモリセルトランジスタ同士がドレイン領域を共有するように形成された２行のメモリセルユニットおよび列方向に隣接する選択ゲートトランジスタ同士がソース領域を共有するように形成された２行のメモリセルユニットが交互に繰り返すように配置され、メモリセルユニットの各列間がトレンチ型の素子分離領域で分離されたNOR型のセルアレイと、前記セルアレイ上でメモリセルトランジスタの各行に対応して設けられ、それぞれ同一行のメモリセルのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、前記セルアレイ上で選択ゲートトランジスタの各行に対応して設けられ、それぞれ同一行の選択ゲートトランジスタのゲートに共通に連なるように行方向に配設された複数の選択ゲート線と、前記セルアレイにおいてメモリセルトランジスタ同士が共有するドレイン領域上で間欠的に列方向に配設され、各ドレイン領域にそれぞれコンタクトする複数のドレインコンタクトと、前記セルアレイ上でメモリセルトランジスタの各列に対応して設けられ、それぞれ同一列の複数のドレインコンタクトに共通にコンタクトするように列方向に配設された金属配線からなる複数のビット線と、前記セルアレイにおいて選択ゲートトランジスタ同士が共有する複数行のソース領域上に対応してコンタクトするとともに列間の素子分離領域上を跨いで行方向に配設された導電性物質からなる複数のローカルソース線と、前記セルアレイ上で前記複数のビット線の配列内で間欠的に列方向に配設され、前記複数のローカルソース線に電気的に接続された金属配線からなる複数のソース線とを具備する。
【０００８】
本発明の不揮発性半導体記憶装置は、不揮発性のメモリセルトランジスタとそれを選択する選択ゲートトランジスタをペアとして単位記憶セルとする不揮発性半導体記憶装置において、メモリセルアレイの隣り合う行の選択ゲートトランジスタの共通ソース領域にコンタクトする部分を直線状のメタル配線で形成したライン型のローカル・インターコネクト構造を具備する。
【発明の効果】
【０００９】
本発明によれば、メモリセルアレイの隣り合う行の選択ゲートトランジスタの共通ソースを共通接続する部分の面積をより縮小してメモリセルアレイのサイズを縮小することができる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明を実施形態により説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１１】
＜第１の実施形態＞
第１の実施形態では、２トランジスタ構造を有するNOR型フラッシュメモリ(Flash Memory)のアレイ内のローカルソース線として、ライン型のローカル・インターコネクト(Local Interconnect; LI)構造を有するセルアレイの構造の一例について説明する。
【００１２】
図１は、本発明の第１の実施形態に係るNOR型フラッシュメモリのセルアレイの等価回路を示している。図２は、図１のNOR型フラッシュメモリのレイアウトの一例を示している。図３は、図２中のビット線コンタクト列に沿うＡ−Ａ´線の断面構造を概略的に示している。図４は、図２中のコントロールゲート線に沿うＷ−Ｗ´線の断面構造を概略的に示している。図５は、図２中のメモリセルユニット列に沿うＣ−Ｃ´線断の断面構造を概略的に示している。
【００１３】
図１乃至図５に示すNOR型のセルアレイは、半導体基板（本例ではＰ型シリコン基板）の表層部に形成されたウェル領域（本例では深いＮウェルの表層部にＰウェル）１０に形成される。
【００１４】
このウェル領域１０内で、二層ゲート構造を有する不揮発性のセルトランジスタCTのソース領域Ｓと選択ゲートトランジスタＳＴのドレイン領域Ｄを共有するように形成されたメモリセルユニットMSが行列状に配列されている。この場合、セルトランジスタCTは、ウェル領域１０に形成された活性領域（ソース・ドレイン用の拡散層およびチャネル領域）を有し、チャネル領域上にゲート絶縁膜（トンネル絶縁膜）１１を介して二層ゲート（フローティングゲート１２およびコントロールゲート１４）構造を有する。また、選択ゲートトランジスタSTは、セルトランジスタCTと同じウェル領域１０に形成された活性領域を有し、そのチャネル領域上にゲート絶縁膜１１を介してセルトランジスタCTと同様の二層ゲート構造を有する。本例では、選択ゲートトランジスタSTは、二層ゲート構造（下層ゲート１２、上層ゲート１４）のうちの下層ゲート１２がゲート電極として用いられている。
【００１５】
上記NOR型のセルアレイにおいては、メモリセルユニットMSは、隣接するセルトランジスタCT同士がドレイン領域Ｄを共有するように形成された２行と、選択ゲートトランジスタST同士がソース領域Ｓを共有するように形成された２行とが交互に繰り返すように配置され、メモリセルユニットMSの各列間がシャロウ・トレンチ(shallow trench)構造の素子分離領域（STI領域）１６で分離されている。
【００１６】
そして、セルアレイ上でセルトランジスタCTの各行に対応して設けられ、それぞれ同一行のセルトランジスタCTのコントロールゲートに共通に連なるように複数のコントロールゲート線CGが行方向に配設されている。また、セルアレイ上で選択ゲートトランジスタSTの各行に対応して設けられ、それぞれ同一行の選択ゲートトランジスタSTのゲート電極に共通に連なるように複数の選択ゲート線SGが行方向に配設されている。そして、同一行の選択ゲートトランジスタSTの上層ゲート（図示せず）が連なり、行方向において間欠的な位置でその一部が欠除され、この欠除部（図示せず）を通じて選択ゲート線SGが上層の選択ゲート配線（図示せず）にコンタクトされている。なお、二層ゲート構造上は層間絶縁膜２１により覆われており、セルトランジスタ行と選択ゲートトランジスタ行との行間は後述する絶縁膜１８が埋まっている。
【００１７】
また、セルアレイにおいてセルトランジスタCT同士が共有するドレイン領域Ｄ上で、各ドレイン領域Ｄにそれぞれコンタクトする複数のドレインコンタクトDCが間欠的に列方向に配設されて層間絶縁膜に埋め込まれている。そして、セルアレイ上でメモリセルユニットMSの各列に対応して、それぞれ同一列の複数のドレインコンタクトDCに共通にコンタクトするように金属（例えばタングステンＷ）を用いた複数のビット線BLが層間絶縁膜上で列方向に配設されている。
【００１８】
また、セルアレイにおいて選択ゲートトランジスタST同士が共有する複数行のソース領域Ｓ上に対応してコンタクトするとともに列間の素子分離領域１６上を跨いで金属配線（例えばタングステンＷ）を用いた複数のローカルソース線LSが行方向に配設されて層間絶縁膜に埋め込まれている。そして、複数のローカルソース線LSに共通にコンタクトする金属配線からなる複数のメインソース線（図示せず）が、セルアレイ上の複数のビット線BLの配列内で間欠的に列方向に配設されている。
【００１９】
上記したように隣り合う２個のセルトランジスタCTで共有するドレイン領域Ｄは、ドレインコンタクトDCを介して低抵抗のビット線BLに繋がっている。また、隣り合う２個の選択ゲートトランジスタSTで共有するソース領域Ｓは、コントロールゲート線CGと平行して存在するライン型のローカルソース線LSに繋がっており、このローカルソース線LSは低抵抗のメインソース線を介してセルアレイ外部から電位が与えられる。
【００２０】
上記構成のNOR型フラッシュメモリは、選択ゲートトランジスタSTにより選択したセルトランジスタCTにデータを書き込むためにチャネルホットエレクトロン注入を用いてフローティングゲートへ電子注入を行う時、選択したセルトランジスタCTのウェル領域には接地電位を与え、選択したセルトランジスタCTのソース領域Ｓには選択ゲートトランジスタSTを介して接地電位を与える。そして、選択したセルトランジスタCTのコントロールゲート線CGとそのドレイン領域Ｄに連なるビット線BLに対してはホットエレクトロンの発生効率が最大となるような所望の電位を外部回路から与える。
【００２１】
上記構造によれば、隣り合う行の選択ゲートトランジスタSTの共通ソース領域Ｓにコンタクトする部分を直線状の配線（ライン型のローカルソース配線）LSに変更している。したがって、製造工程において、セルトランジスタCTおよび選択ゲートトランジスタSTのゲート構造を形成した後でセルアレイの行間に層間膜を埋め込む際に、埋め込み材に空洞が発生する程度にセルアレイの行間距離が短くしても、空洞の発生の有無に左右されずにローカルソース配線LSを埋め込むことができ、セルアレイのサイズを縮小することが可能になる。
【００２２】
次に、第１の実施形態のNOR型フラッシュメモリにおけるセル（メモリセルユニット）領域および周辺トランジスタ形成領域のうちセル領域に着目し、図３乃至図５を参照して製造工程を簡単に説明する。
【００２３】
従来と同様の工程により、セルトランジスタおよび選択ゲートトランジスタの各積層ゲート構造を形成する。次に、後酸化によりゲート酸化膜１５を形成した後、セル部のトランジスタをLDD構造とするために、ソース・ドレイン領域の低濃度の浅い拡散層Ｎ-をイオン注入により形成し、さらに、積層ゲートの側壁に側壁絶縁膜１８を形成する。この際、セルトランジスタ行と選択ゲートトランジスタ行との行間が埋め込まれる。その後、ソース・ドレイン領域の高濃度の深い拡散層Ｎ+をイオン注入により形成する。
【００２４】
次に、ゲート酸化膜１５の一部（ウェル領域とコンタクトをとる部分）をエッチング除去し、トランジスタのソース・ドレイン領域のコンタクト抵抗値およびゲート配線の抵抗値を小さくするために、金属化のためのためにシリサイド膜１９を形成する。この際、例えばＣｏ（コバルト）やNi（ニッケル）のような金属膜をスパッタ法により蒸着し、所定の熱工程を加えることにより、上記金属膜をウェル領域のシリコンと反応させてシリサイド膜１９とする。ここで、未反応の金属膜は、その後の工程で除去される。
【００２５】
次に、コンタクト開口時にストッパーとなるシリコン窒化膜（図示せず）を堆積し、この上に第１層の層間絶縁膜２１を堆積する。そして、この第１層の層間絶縁膜２１をリフローした後に化学的機械研磨（Chemical Mechanical Polish; CMP）により研磨して平坦化する。
【００２６】
次に、リソグラフィ工程およびドライプロセスを用いて、セルのドレイン上にビット線用コンタクト用のコンタクトホールを形成し、さらに、列間のSTI領域１６を跨いで隣り合うセルのソース間を繋ぐライン状のローカルソース線LS用の細長い溝を層間絶縁膜２１に開口する。上記したコンタクトホールおよびローカルソース線用の溝の開口は、リソグラフィ工程およびドライプロセス加工を同時に行うようにしてもよい。
【００２７】
次に、コンタクトホール内およびローカルソース線LS用の細長い溝内にバリアメタル２２を形成し、さらに、金属性の導電性物質、例えばＷ（タングステン）を埋め込んだ後、その露出部分をCMPにより研磨して除去することによりコンタクトプラグ２３およびライン状のローカルソース線LSを得る。
【００２８】
次に、第２層の層間絶縁膜２４としてTEOS系の酸化膜を堆積し、このTEOS系酸化膜をリフローした後にCMPにより研磨して平坦化した後、リソグラフィ工程およびドライプロセスを用いて、ビット線用コンタクトプラグ２３に接続するためのビアホールとローカルソース線LSに接続するためのビアホールをドライエッチングにより開口する。次に、バリアメタルとなるTiN膜２５を堆積し、その上に配線材となるＷ膜を堆積し、ビアホールの埋め込みを行う。次に、CMPによりＷ膜とTiN膜２５の露出部分を研磨して除去してビア２６を形成した後に、メタル配線層２７を堆積し、それをパタ−ニングすることにより、図２中のビット線BLおよびメインソース線（図示せず）を形成する。この後、上部の配線層（図示せず）およびパッシベーション層（図示せず）を形成し、パッド領域に対応して開口を行う。
【００２９】
＜第２の実施形態＞
ローカルソース線LSは、隣り合う選択ゲートトランジスタの行間でゲート側壁絶縁膜を介して選択ゲートトランジスタのゲートとは絶縁された状態で配設される必要がある。前述した第１の実施形態では、ローカルソース線LSの垂直断面の幅が上下部でほぼ一定である場合を示した。これに対して、第２の実施形態では、ローカルソース線の垂直断面の幅が上下部で大きく異なる場合を示す。
【００３０】
図６は、本発明の第２の実施形態に係るNOR 型フラッシュメモリのセルアレイにおけるメモリセルユニット列に沿う断面構造を概略的に示す断面図であり、図５中と同一部分には同一符号を示している。図６に示すように、ローカルソース線LSaの垂直断面において、選択ゲートトランジスタのゲートより上方の幅（例えばデザインルールの最小寸法）よりも下方の幅を狭くする形成することにより、隣り合う選択ゲートトランジスタの行間寸法をデザインルールの最小寸法よりも狭くすることができる。この場合、第１の実施形態で前述したように、選択ゲートトランジスタの二層ゲート構造のうちの下層ゲート１２ａがゲート電極として用いられており、上層ゲート１４ａはゲート電極として用いられておらず、電位的に浮遊状態になっているので、この上層ゲート１４ａおよびその表面のシリサイド膜１９にローカルソース線LSaを接触させても支障がない。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係るNOR型フラッシュメモリの等価回路図。
【図２】図１のNOR型フラッシュメモリのセルアレイのレイアウトを示す図。
【図３】図２中のＡ−Ａ´線の断面構造を示す断面図。
【図４】図２中のＷ−Ｗ´線の断面構造を示す断面図。
【図５】図２中のＣ−Ｃ´線断の断面構造を示す断面図。
【図６】本発明の第２の実施形態に係るNOR型フラッシュメモリのセルアレイの断面図。
【符号の説明】
【００３２】
MS…メモリセルユニット、CT…セルトランジスタ、CG…コントロールゲート線、ST…選択ゲートトランジスタ、SG…選択ゲート線、Ｄ…ドレイン領域、Ｓ…ソース領域、１０…ウェル領域、１１…ゲート絶縁膜、１２…フローティングゲート、１４…コントロールゲート、１５…ゲート酸化膜、１６…素子分離領域、２１…層間絶縁膜、１８…側壁絶縁膜、１９…シリサイド膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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