(57)【要約】【課題】  ＣＥＲ値のばらつきを抑制するとともにＣＥＲ値を高める値にする工夫が施された抵抗変化型記憶素子を提供する。【解決手段】  半導体基板３１上に形成されて、印加電圧に応じて高抵抗状態と低抵抗状態とが切り替わる酸化物の結晶で形成された抵抗変化型記憶膜３３と、上記抵抗変化型記憶膜と交互に積層された、上記抵抗変化型記憶膜とは異なる電気抵抗率を有する積層膜３４と、交互に積層された上記抵抗変化型記憶膜３３および上記積層膜３４からなる積層構造の全体を挟んで配備された、その抵抗変化型記憶膜３３およびその積層膜３４に電圧を印加する一対の電極膜３２ａ、３２ｂとを備えたことを特徴とする。【選択図】        図１６
2007180174.tif 000002
【特許請求の範囲】
【請求項１】
印加電圧に応じて、高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、
半導体基板上に形成されて、印加電圧に応じて前記高抵抗状態と前記低抵抗状態とに切り替わる酸化物の結晶で形成された抵抗変化型記憶膜と、
前記抵抗変化型記憶膜と交互に積層された、前記抵抗変化型記憶膜とは異なる電気抵抗率を有する積層膜と、
前記抵抗変化型記憶膜および前記積層膜からなる積層構造の全体を挟んで配備された、該抵抗変化型記憶膜および該積層膜に電圧を印加する一対の電極膜とを備えたことを特徴とする抵抗変化型記憶素子。
【請求項２】
前記抵抗変化型記憶膜は、前記酸化物の単結晶からなるものであることを特徴とする請求項１記載の抵抗変化型記憶素子。
【請求項３】
前記抵抗変化型記憶膜は、酸化物からなる複数の結晶が前記半導体基板上に同一粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものであることを特徴とする請求項１記載の抵抗変化型記憶素子。
【請求項４】
印加電圧に応じて、高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、
半導体基板上に形成されて、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなる抵抗変化型記憶膜と、
前記抵抗変化型記憶膜を挟んで配備された、該抵抗変化型記憶膜に電圧を印加する一対の電極膜とを備えたことを特徴とする抵抗変化型記憶素子。
【請求項５】
前記電極膜が、単結晶若しくは多結晶からなるものであることを特徴とする請求項１又は４記載の抵抗変化型記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加電圧に応じて、高抵抗状態と、高抵抗状態よりも電流が流れやすい低抵抗状態とが切り替わり、高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶素子に関する。
【背景技術】
【０００２】
従来より、電源を切っても記憶内容を保持することができる不揮発性記憶素子の研究開発が盛んに行われている。
【０００３】
最近、次世代型の新たな不揮発性記憶素子として、Ｒ−ＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ）と呼ばれる抵抗変化型記憶素子が提案されている（例えば、特許文献１、非特許文献１、２参照）。
【０００４】
このＲ−ＲＡＭは、印加電圧に応じて、高抵抗状態と、その高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わる抵抗変化型記憶膜を備え、高抵抗状態と低抵抗状態とを選択的に保持する不揮発性記憶素子である。
【０００５】
Ｒ−ＲＡＭは、高速性、大容量性、低消費電力性など、既存の不揮発性記憶素子を凌ぐ可能性を秘めており、将来性が期待されている。
【特許文献１】特表平１１−５１０３１７号公報
【非特許文献１】Ａ．Ｂｅｃｋ  ｅｔ  ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．Ｖｏｌ．７７，  ｐ．１３９（２００１）
【非特許文献２】日経マイクロデバイス誌、第２３８号、４２頁（２００５年）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した抵抗変化型記憶素子の研究開発では、抵抗変化型記憶素子のデバイス性能を決める重要な因子が、電界誘起巨大抵抗変化（ＣＥＲ：Ｃｏｌｏｓｓａｌ  ｅｌｅｃｔｒｏ―ｒｅｓｉｓｔａｎｃｅ）であると言われている。抵抗変化型記憶素子における高抵抗状態の電気抵抗率と低抵抗状態の電気抵抗率との比（以下、ＣＥＲ値と称する）が大きいほど、抵抗変化型記憶素子のデバイス性能が高まると言われている。
【０００７】
このＣＥＲ現象の発現機構はまだ十分には解明されておらず、諸説が唱えられている。現在のところ、抵抗変化型記憶膜に電圧を印加する電極膜とその抵抗変化型記憶膜との異種材料が接合することにより、接合界面において、電子の流れを不連続にする領域（ショットキー障壁や電子トラップ領域）が形成されることがＣＥＲ現象の有力な発現機構であると理解され始めている。
【０００８】
従来の抵抗変化型記憶素子に関する報告では、同じ組成の抵抗変化型記憶膜の材料を用いても得られるＣＥＲ値がばらつきやすく、再現性に乏しいという問題点が指摘されている。
【０００９】
そこで、抵抗変化型記憶素子の品質を上げるためには、ＣＥＲ値を高めるとともにＣＥＲ値のばらつきが抑制された抵抗変化型記憶素子を提供することが望まれる。
【００１０】
本発明は、上記事情に鑑み、ＣＥＲ値のばらつきを抑制するとともにＣＥＲ値を高める工夫が施された抵抗変化型記憶素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成する本発明の抵抗変化型記憶素子のうちの第１の抵抗変化型記憶素子は、印加電圧に応じて、高抵抗状態と、その高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、
半導体基板上に形成されて、印加電圧に応じて高抵抗状態と低抵抗状態とに切り替わる酸化物の結晶で形成された抵抗変化型記憶膜と、
上記抵抗変化型記憶膜と交互に積層された、上記抵抗変化型記憶膜とは異なる電気抵抗率を有する積層膜と、
上記抵抗変化型記憶膜および上記積層膜からなる積層構造の全体を挟んで配備された、その抵抗変化型記憶膜およびその積層膜に電圧を印加する一対の電極膜とを備えたことを特徴とする。
【００１２】
抵抗変化型記憶膜と積層膜とを交互に積層することで、抵抗変化型記憶膜と電極膜との間に形成される界面だけでなく、抵抗変化型記憶膜と積層膜との間に形成される異種材料による接合界面を多く配備することができる。その結果、ショットキー障壁や電子をトラップする領域が増える分、ＣＥＲ値を高めることができる。
【００１３】
ここで、上記抵抗変化型記憶膜は、上記酸化物の単結晶からなるものであることが好ましい。
【００１４】
抵抗変化型記憶膜を上記単結晶にすることで、結晶育成に関し、単結晶を積層するだけでよく、後述するように、多結晶にする場合と比較して製造工程が少なくて済む。
【００１５】
また、上記抵抗変化型記憶膜は、複数の上記酸化物の結晶が上記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものであることが好ましい。
【００１６】
また、上記抵抗変化型記憶膜は、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものであることが好ましい。
【００１７】
本願発明者は、異種材料のみならず、同種の結晶界面においてもＣＥＲが発現することを見出した。その結果、抵抗変化型記憶膜を多結晶にすることで、その多結晶同士の結晶界面に電子の流れを不連続にする領域が形成され、その分、ＣＥＲ値を高めることができる。また、結晶の大きさを均一に揃えることで、ＣＥＲ値のばらつきを抑制することができる。
【００１８】
ここで、上記積層膜は、上記抵抗変化型記憶膜よりも電気抵抗率が低い膜であることが好適である。
【００１９】
電気抵抗率が低い膜を積層膜に用いることで、抵抗変化型記憶膜と積層膜との間の界面で生じるショットキー障壁の高さや幅を制御したり、電子をトラップする界面トラップ準位を制御することができ、ＣＥＲ値を高めることができる。この電気抵抗率が低い膜は金属膜であることが好ましい。
【００２０】
また、上記積層膜は、上記抵抗変化型記憶膜よりも電気抵抗率が高い膜であることが好適である。
【００２１】
電気抵抗率が高い膜を積層膜に用いることによっても、抵抗変化型記憶膜と積層膜との間の界面で生じるショットキー障壁の高さや幅を制御したり、電子をトラップする界面トラップ準位を制御することができ、ＣＥＲ値を高めることができる。
【００２２】
また、上記目的を達成する本発明の抵抗変化型記憶素子のうちの第２の抵抗変化型記憶素子は、印加電圧に応じて、高抵抗状態と、その高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、
半導体基板上に形成されて、酸化物からなる複数の結晶が上記半導体基板上に同一な粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなる抵抗変化型記憶膜と、
上記抵抗変化型記憶膜を挟んで配備された、その抵抗変化型記憶膜に電圧を印加する一対の電極膜とを備えたことを特徴とする。
【００２３】
抵抗変化型記憶膜を多結晶にすることで、抵抗変化型記憶膜と電極膜との間に形成された界面だけでなく、その多結晶同士の結晶界面に電子の流れを不連続にする領域が形成され、その分、ＣＥＲ値を高めることができる。また、結晶の粒径を揃えることで、結晶が均一化される分、ＣＥＲ値のばらつきを抑制することができる。
【発明の効果】
【００２４】
以上、説明したように、ＣＥＲ値のばらつきを抑制するとともにＣＥＲ値を大きな値にする工夫が施された抵抗変化型記憶素子を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について説明する。
【００２６】
まず、現在知られている、抵抗変化型記憶素子の動作原理について述べる。
【００２７】
図１は、双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフであり、図２は、単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフである。
【００２８】
抵抗変化型記憶素子は、印加電圧に応じて高抵抗状態と低抵抗状態とが切り替わる抵抗変化型記憶膜が一対の電極間に狭持されたものである。この抵抗変化型記憶膜は、その多くが遷移金属を含む酸化物材料の膜であり、電気的特性の違いから大きく２つに分類される。
【００２９】
一方の抵抗変化型記憶膜は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために互いに異なる極性の電圧を用いるタイプである。酸化物材料としては、クロム（Ｃｒ）等の不純物を微量にドープしたＳｒＴｉＯ３や、ＳｒＺｒＯ３、あるいは超巨大磁気抵抗（ＣＭＲ：  Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）を示すＰｒ１―ｘＣａｘＭｎＯ３やＬａ１―ｘＣａｘＭｎＯ３等が用いられる。以下、抵抗状態の書き換えに極性の異なる電圧を要する上述の抵抗変化型記憶膜を双極性抵抗変化型記憶膜と呼ぶ。
【００３０】
他方の抵抗変化型記憶膜は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために極性の同じ電圧を用いるタイプである。酸化物材料としては、例えば、ＮｉＯｘやＴｉＯｘのような単一の遷移金属の酸化物等が用いられる。以下、抵抗状態の書き換えに極性が同じ電圧を要する抵抗変化型記憶膜を単極性抵抗変化型記憶膜と呼ぶ。
【００３１】
図１は、双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフであり、非特許文献１に記載されたものである。このグラフは、典型的な双極性抵抗変化型記憶膜であるＣｒドープのＳｒＺｒＯ３を用いた電流―電圧特性を示している。
【００３２】
初期状態において、抵抗変化型記憶素子は高抵抗状態である場合を考える。
【００３３】
印加電圧を０Ｖの状態から徐々に負電圧に増加していくと、流れる電流は曲線ａに沿って、矢印の方向に変化し、その絶対値は徐々に増加する。印加する負電圧が更に大きくなり、約０．５Ｖを超えると、抵抗変化型記憶素子が高抵抗状態から低抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に増加し、電流―電圧特性は点Ａから点Ｂに遷移する。なお、以下の説明では、抵抗変化型記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。
【００３４】
点Ｂの状態から徐々に負電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
【００３５】
印加電圧を０Ｖの状態から徐々に正電圧に増加していくと、電流値は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり、約０．５Ｖを超えると、抵抗変化型記憶素子が低抵抗状態から高抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に減少し、電流―電圧特性は点Ｃから点Ｄに遷移する。
【００３６】
なお、以下の説明では、抵抗変化型記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。
【００３７】
点Ｄの状態から徐々に正電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
【００３８】
それぞれの抵抗状態は、約±０．５Ｖの範囲で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧の絶対値よりも低ければ、電流―電圧特性は曲線ａ、ｄに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧の絶対値よりも低ければ、電流―電圧特性は曲線ｂ、ｃに沿って線形的に変化し、低抵抗状態が維持される。
【００３９】
このように、双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために、互いに異なる極性の電圧を印加するものである。
【００４０】
図２は、単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示す図である。このグラフは、典型的な単極性抵抗変化型記憶膜であるＴｉＯｘを用いた場合である。
【００４１】
初期状態で、抵抗変化型記憶素子は高抵抗状態である場合を考える。
【００４２】
印加電圧を０Ｖから徐々に増加していくと、電流は曲線ａに沿って、矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり、約１．３Ｖを超えると、抵抗変化型記憶素子が高抵抗状態から低抵抗状態へスイッチ（セット）する。これに伴い、電流の絶対値が急激に増加し、電流―電圧特性は点Ａから点Ｂに遷移する。なお、図２において、点Ｂにおける電流値が約２０ｍＡで一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。
【００４３】
点Ｂの状態から徐々に電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
【００４４】
印加電圧を０Ｖから再度徐々に増加していくと、電流は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなりなり約１．２Ｖを超えると、抵抗変化型記憶素子が低抵抗状態から高抵抗状態にスイッチ（リセット）する。これに伴い電流の絶対値が急激に減少し、電流―電圧特性は点Ｃから点Ｄに遷移する。
【００４５】
点Ｄの状態から状態から徐々に電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
【００４６】
それぞれの抵抗状態は、セット、リセットに必要な電圧以下で安定である。すなわち、図２においては約１．０Ｖ以下で両状態ともに安定であり、電源を切っても保たれる。すなわち、低抵抗状態では、印加電圧が点Ｃの電圧よりも低ければ、電流―電圧特性は曲線ｃに沿って、低抵抗状態が維持される。
【００４７】
このように、単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化させるために、極性の同じ電圧を印加するものである。
【００４８】
なお、上記材料を用いて抵抗変化型記憶素子を形成する場合、抵抗変化型記憶素子形成直後の初期状態では図１及び図２に示すような特性は得られず、抵抗変化型記憶膜を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、上述したフォーミング処理が必要となる。
【００４９】
図３は、図２の場合と同じ単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子のフォーミング処理を説明する電流―電圧特性である。
【００５０】
抵抗変化型記憶素子の形成直後の初期状態では、図３に示すように、高抵抗でありかつ絶縁耐圧は８Ｖ程度と非常に高くなっている。
【００５１】
初期状態においてこの絶縁耐圧よりも高い電圧を印加すると、図３に示すように、素子に流れる電流値が急激に増加し、すなわち抵抗変化型記憶素子のフォーミングが行われる。このフォーミングを行うことにより、抵抗変化型記憶素子は、図２に示すような電流―電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することができるようになる。
【００５２】
次に、本発明の第１の抵抗変化型記憶素子の第１実施形態について説明する。
【００５３】
図４は、本発明の第１の抵抗変化型記憶素子の第１実施形態の断面図である。
【００５４】
この抵抗変化型記憶素子１には、半導体基板１１上に下部電極としての電極膜１２ａが設けられている。その電極膜１２ａ上には、印加電圧に応じて高抵抗状態と、その高抵抗状態よりも電流が流れやすい低抵抗状態とが切り替わり、高抵抗状態と低抵抗状態とを選択的に保持する抵抗変化型記憶膜１３が設けられている。この抵抗変化型記憶膜１３は、複数の酸化物の結晶が半導体基板１１上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものである。
【００５５】
この抵抗変化型記憶膜１３の上には、上部電極としての電極膜１２ｂが設けられている。これらの電極膜１２ａ、１２ｂが抵抗変化型記憶膜１３を挟む構造になっており、電極膜１２ａ、１２ｂによって、抵抗変化型記憶膜１３に電圧が印加される。この抵抗変化型記憶膜１３の膜厚は、２０ｎｍ〜５０ｎｍである。
【００５６】
ここで、抵抗変化型記憶膜１３の電気抵抗率は、１〜１０１２Ωｃｍの範囲内である。
【００５７】
また、抵抗変化型記憶膜１３の材料としては、例えば、酸化ニッケル、酸化鉄、酸化コバルト、酸化チタン、酸化クロム、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化イットリウム、ＰｒＣａＭｎＯ３、ＬａＳｒＭｎＯ３、ＢａＳｒＭｎＯ３、Ｃｒ−ｄｏｐｅｄ  ＳｒＴｉＯ３、Ｃｒ−ｄｏｐｅｄ  ＰｂＴｉＯ３、ＧｅＳｂＴｅなどを用いることができる。
【００５８】
一方、電極膜１２ａ、１２ｂの電気抵抗率は、１０−３Ωｃｍ以下である。電極膜１２ａ、１２ｂの材料としては、Ｐｔ、Ａｕ、Ａｌ、Ｃｕなどの金属やＩＴＯ、ＳｎＯ２―ｘ、ＺｎＯ１−ｘなどの酸化物を用いることができる。
【００５９】
次に、本発明の第１の抵抗変化型記憶素子の第１実施形態の製造方法ついて説明する。
【００６０】
図５は、本発明の第１の抵抗変化型記憶素子の第１実施形態の製造方法の工程を示す図である。
【００６１】
第１の工程として、半導体基板１１上に電極膜１２ａをスパッタリングに代表される真空製膜法により成長させる（図５（ａ））。
【００６２】
第２の工程として、電極膜１２ａに、真空製膜法により複数個の島状成長核１４を形成する（図５（ｂ））。この島状成長核１４は、抵抗変化型記憶膜の結晶が成長する元になる結晶核である。なお、図５では、図を見やすくするため、一番右端の島状成長核にのみ、符号１４が付されている。
【００６３】
ここで、以下の文中、島状成長核を形成する下地となる電極膜や後述する積層膜および酸化膜を下地膜と総称する。
【００６４】
島状成長核は、下地膜と濡れ性が低い（表面エネルギが大きい）材料を用いることにより形成することができる。
【００６５】
具体的には、濡れ性が低い材料として、酸化物（酸化インジウム−酸化スズ、酸化スズ、酸化亜鉛、酸化ニッケル、酸化タングステン、酸化チタン、酸化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウムなど）、窒化物（窒化シリコン、窒化アルミニウム、窒化チタン、窒化硼素など）、弗化物（弗化マグネシウムなど）、および硼化物（硼化チタンなど）のようなセラミックスの群の中から選択される材料を下地膜に用いる。特に上記窒化物は表面張力調整膜として用いることが好ましい。図５には図示しない表面張力調整膜とは必要に応じて電極膜１２ａ上（電極膜１２ａと島状成長核１５との間）に形成されるものであり、トンネル効果で電流を流せる薄い膜厚を有するセラミック膜であれば良い。
【００６６】
この下地膜に、貴金属（Ｐｔ、Ａｕ、Ｐｄ、Ｒｕなど）、高融点金属（Ｃｒ、Ｔａ、Ｗ、Ｔｉなど）、およびＡｇやＩｎなどの（加熱）凝集し易い金属の群の中から選択される金属をスパッタリングに代表される真空製膜法により膜厚０．２〜１．０ｎｍ形成することにより島状成長核を形成する。なお、製膜直後に真空中で１００〜２５０℃に１〜１０秒加熱することにより、島状成長核の形成を促すことができる。
【００６７】
次に、第３の工程として、島状成長核にシードを形成させる。以下、シードの形成について詳述する。
【００６８】
島状成長核の形成後、抵抗変化型記憶膜を構成する材料として、酸化ニッケル、酸化鉄、酸化コバルト、酸化チタン、酸化クロム、酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化イットリウム、ＰｒＣａＭｎＯ３、ＬａＳｒＭｎＯ３、ＢａＳｒＭｎＯ３、Ｃｒ−ｄｏｐｅｄ  ＳｒＴｉＯ３、Ｃｒ−ｄｏｐｅｄ  ＰｂＴｉＯ３、およびＧｅＳｂＴｅなどの群の中から選択される材料を用いて、真空製膜法により、島状成長核の膜厚を１．０〜５．０ｎｍに製膜し、シード１５を形成する。なお、図５では、図を見やすくするため、一番右端のシードにのみ、符号１５が付されている。シード１５の形成に際し、隣接するシード１５を形状的に分離するため、製膜速度を遅く（０．１〜０．５ｎｍ／ｍｉｎ）して、ゆっくりとシード１５を堆積することが好ましい。このようにして形成されたシード間の距離は一定に保たれ、各シード間の距離を５〜２０ｎｍに設定することができる。
【００６９】
続いて、第４の工程として、シード１５の形成後、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚２０〜５０ｎｍの抵抗変化型記憶膜１３を形成する（図５（ｄ））。
【００７０】
さらに、第５の工程として、電極膜１２ｂを真空製膜法により成長させる（図５（ｅ））。
【００７１】
これらの工程を経て、本発明の第１の抵抗変化型記憶素子の第１実施形態が製造される。なお、抵抗変化型記憶膜と電極膜との接合面の間に表面張力調整膜を積層してもよい。表面張力調整膜については、第１の抵抗変化型記憶素子の第２実施形態の説明で後述する。
【００７２】
なお、図５（ｅ）において、説明上、明示的に島状成長核やシードが描かれている。この島状成長核やシードは、本来、真空製膜法により形成された後の抵抗変化型記憶膜１３の一部として同一の結晶となっており、図４に示す抵抗変化型記憶素子１のようになっている。
【００７３】
次に、第１の抵抗変化型記憶素子の第１実施形態の動作について説明する。
【００７４】
図６は、第１の抵抗変化型記憶素子の第１実施形態を採用した不揮発性半導体記憶装置のメモリセルの概要図である。
【００７５】
図６に示す不揮発性半導体記憶装置のメモリセル１００は、抵抗変化型記憶素子１とセル選択トランジスタ１０１とを有している。抵抗変化型記憶素子１は、その一端がビット線ＢＬに接続され、他端がセル選択トランジスタ１０１のドレイン端子１０１ａに接続されている。セル選択トランジスタ１０１のドレイン端子１０１ｂはソース線ＳＬに接続され、セル選択トランジスタ１０１のゲート端子１０１ｃはワード線ＷＬに接続されている。
【００７６】
図７は、図６に示すメモリセルをマトリクス状に配置したメモリセルアレイの一例を示す回路図である。複数のメモリセルが列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。
【００７７】
列方向には、複数のワード線ＷＬ１、バーＷＬ１、ＷＬ２、バーＷＬ２・・・が配されており、列方向に並ぶメモリセルは、共通の信号線を共有している。また、列方向には、ソース線ＳＬ１、ＳＬ２、・・・が配され、列方向に並ぶメモリセルに共通の信号線を共有している。
【００７８】
なお、ソース線ＳＬは、ワード線ＷＬ２本に１本づつ設けられている。
【００７９】
行方向（図面横方向）には、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４・・・が配されており、行方向に並ぶメモリセルは共通の信号線を共有している。
【００８０】
次に、本発明の第１の抵抗変化型記憶素子の第１実施形態を採用した不揮発性半導体記憶装置の動作を説明する。
【００８１】
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。ここで、説明をわかりやすくするため、書き換え対象のメモリセルは、図７に示す点線の四角で囲った、ワード線ＷＬ１およびビット線ＢＬ１に接続されたメモリセル１００である。
【００８２】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１０１をオン状態にする。ソース線ＳＬ１は、基準電位、例えば、接地電位である０Ｖに接続する。
【００８３】
次いで、ビット線ＢＬ１に、抵抗変化型記憶素子１をセットするに要する電圧と同じあるいはこれよりやや大きいバイアス電圧を印加する。例えば、図２の実線で示す特性を有する抵抗変化型記憶素子の場合、約１．５Ｖ程度のバイアス電圧を印加する。
【００８４】
バイアス電圧を印加することにより、ビット線ＢＬ１、抵抗変化型記憶素子１およびセル選択トランジスタ１０１を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗変化型記憶素子１の抵抗値ＲＨ及びセル選択トランジスタ１０１のチャネル抵抗ＲＣＳに応じてそれぞれ分配される。
【００８５】
このとき、抵抗変化型記憶素子１の抵抗値ＲＨは、セル選択トランジスタ１０１のチャネル抵抗ＲＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗変化型記憶素子１に印加される。これにより、抵抗変化型記憶素子１は、高抵抗状態から低抵抗状態に変化する。
【００８６】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。
【００８７】
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル１００は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１００である。
【００８８】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１０１をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
【００８９】
次いで、ビット線ＢＬ１に、抵抗変化型記憶素子１をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。例えば、図２の実線で示す特性を有する抵抗変化型記憶素子の場合、約０．８Ｖ程度のバイアス電圧を印加する。
【００９０】
バイアス電圧を印加することにより、ビット線ＢＬ１、抵抗変化型記憶素子１及びセル選択トランジスタ１０１を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗変化型記憶素子１の抵抗値ＲＬ及びセル選択トランジスタ１０１のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。
【００９１】
このとき、セル選択トランジスタ１０１のチャネル抵抗ＲＣＳは、抵抗変化型記憶素子１の抵抗値ＲＬよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗変化型記憶素子１に印加される。これにより、抵抗変化型記憶素子１は、低抵抗状態から高抵抗状態に変化する。
【００９２】
リセット過程では、抵抗変化型記憶素子１が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗変化型記憶素子１に配分されるため、このバイアス電圧によって抵抗変化型記憶素子１が再度セットされることを防止する必要がある。このためには、ビット線ＢＬ１に印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。
【００９３】
リセット過程では、セル選択トランジスタ１０１のチャネル抵抗ＲＣＳが抵抗変化型記憶素子１の抵抗値ＲＬよりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線ＢＬ１に印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。
【００９４】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬ１に印加する電圧をオフにし、リセットの動作を完了する。
【００９５】
本実施形態による不揮発性半導体記憶装置では、図６に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばＷＬ１）に接続されたメモリセル１００は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１００を一括してリセットすることも可能である。
【００９６】
次に、図６に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象のメモリセル１００は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１００である。
【００９７】
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１０１をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
【００９８】
次いで、ビット線ＢＬ１に、所定のバイアス電圧を印加する。このバイアス電圧は、抵抗変化型記憶素子１がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが生じないように設定する。
【００９９】
ビット線ＢＬ１にこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗変化型記憶素子１の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗変化型記憶素子１がどのような抵抗状態にあるかを読み出すことができる。
【０１００】
以上より、本発明の第１の抵抗変化型記憶素子の第１実施形態によれば、抵抗変化型記憶膜１３を多結晶にすることで、抵抗変化型記憶膜１３と電極膜１２ａ、１２ｂとの間に形成された界面だけでなく、その多結晶同士の結晶界面にも電子の流れを不連続にする領域が形成され、その分、ＣＥＲ値を高めることができる。また、結晶の粒径を揃えることで、結晶が均一化される分、ＣＥＲ値のばらつきを抑制することができる。
【０１０１】
ここで、上述した抵抗変化型記憶膜１３は、酸化物からなる複数の結晶が半導体基板１１上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものであってもよい。以下の実施例においても、同様とする。
【０１０２】
以上で、本発明の第１の抵抗変化型記憶素子の第１実施形態の説明を終了し、次に、本発明の第１の抵抗変化型記憶素子の第２実施形態について説明する。
【０１０３】
なお、本発明の第１の抵抗変化型記憶素子の第１実施形態と本発明の第１の抵抗変化型記憶素子の第２実施形態とでは、構造が一部異なるが、それ以外は同様の構造を有するため、同じ要素については同じ符号を付して説明を省略し、相違点について主に説明する。
【０１０４】
図８は、本発明の第１の抵抗変化型記憶素子の第２実施形態の断面図である。
【０１０５】
本発明の第１の抵抗変化型記憶素子の第１実施形態と第１の抵抗変化型記憶素子の第２実施形態との相違は、この第２実施形態において、大きさが異なる不揃いの多結晶からなる電極膜１２ｃ、１２ｄを採用している点である。また、抵抗変化型記憶膜と電極膜との間に、後述する表面張力調整膜を設けた点である。
【０１０６】
次に、本発明の第１の抵抗変化型記憶素子の第２実施形態の製造方法について説明する。
【０１０７】
図９は、本発明の第１の抵抗変化型記憶素子の第２実施形態の製造方法の工程を示す図である。
【０１０８】
第１の工程として、半導体基板１１上に電極膜１２ｃを真空製膜法により成長させる（図９（ａ））。図９では、電極膜１２ｃは大きさが異なる不揃いの多結晶から構成されている。
【０１０９】
第２の工程として、電極膜１２ｃの上面（下地膜）の表面エネルギを調整するため、表面張力調整膜１６ａ（例えば、酸化物膜、窒化物膜、炭化物膜、弗化物膜、および硼化物などのセラミックス膜の群の中から選択される膜）を真空製膜法により、膜厚０．５〜２．０ｎｍに形成する。
【０１１０】
第３の工程として、真空製膜法により電極膜１２ｃに島状成長核１４を形成する（図９（ｃ））。
【０１１１】
第４の工程として、真空製膜法により島状成長核にシード１５を形成させる（図９（ｄ））。
【０１１２】
第５の工程として、シード１５の形成後、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚２０〜５０ｎｍの抵抗変化型記憶膜１３を形成する（図９（ｅ））。
【０１１３】
これらの工程を経て、本発明の第１の抵抗変化型記憶素子の第２実施形態が製造される。
【０１１４】
次に、本発明の第１の抵抗変化型記憶素子の第２実施形態を採用した不揮発性半導体記憶装置の動作について説明する。なお、本発明の第１の抵抗変化型記憶素子の第１実施形態との相違点について説明する。
【０１１５】
本発明の第１の抵抗変化型記憶素子の第２実施形態では、表面張力調整膜を積層したが、表面張力調整膜を積層せずに抵抗変化型記憶素子を作製してもよい。
【０１１６】
次に、本発明の第１の抵抗変化型記憶素子の第３実施形態について説明する。
【０１１７】
図１０は、本発明の第１の抵抗変化型記憶素子の第３実施形態の断面図である。
【０１１８】
本発明の第１の抵抗変化型記憶素子の第３実施形態の特徴は、同一形状の多結晶からなる電極膜１２ｅを採用している点である。
【０１１９】
次に、第１の抵抗変化型記憶素子の第３実施形態の製造方法について説明する。
【０１２０】
図１１は、本発明の第１の抵抗変化型記憶素子の第３実施形態の製造方法の工程を示す図である。
【０１２１】
第１の工程として、真空製膜法により半導体基板１１上に電極膜を形成するための島状成長核１４を形成する（図１１（ａ））。
【０１２２】
第２の工程として、真空製膜法により島状成長核１４にシード１５を形成させる（図１１（ｂ））。
【０１２３】
第３の工程として、シード１５を起点として、真空製膜法により、電極膜となる結晶が半導体基板１１上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなる電極膜１２ｅを形成させる。
【０１２４】
第４の工程として、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚２０〜５０ｎｍの抵抗変化型記憶膜１３を形成する（図１１（ｄ））。
【０１２５】
第５の工程として、真空製膜法により抵抗変化型記憶膜１３上に電極膜１２ｆを成長させる（図１１（ｅ））。
【０１２６】
これらの工程を経て、本発明の第１の抵抗変化型記憶素子の第３実施形態が製造される。
【０１２７】
次に、本発明の第１の抵抗変化型記憶素子の第３実施形態を採用した不揮発性半導体記憶装置の動作に関し、特徴的な点について説明する。
【０１２８】
本発明の第１の抵抗変化型記憶素子の第３実施形態では、電極膜１２ｅを同一形状の多結晶構造としている。
【０１２９】
次に、本発明の第１の抵抗変化型記憶素子の第４実施形態について説明する。
【０１３０】
図１２は、本発明の第１の抵抗変化型記憶素子の第４実施形態の断面図である。
【０１３１】
第１の抵抗変化型記憶素子の第４実施形態では、第３実施形態と比較して、新たに酸化Ｓｉ層１１ｂを設けた。
【０１３２】
次に、本発明の第１の抵抗変化型記憶素子の第４実施形態の製造方法について説明する。
【０１３３】
図１３は、本発明の第１の抵抗変化型記憶素子の第４実施形態の製造方法の工程を示す。
【０１３４】
第１の工程として、シリコン単結晶からなるＳｉ基板１１ａ上に、フォトリソグラフィの技術を用いて、レジストパターニングを行う。続いて、緩衝フッ酸水溶液を用いてＳｉ基板１１ａをエッチングすることにより、Ｓｉ結晶面上におけるエッチング速度の違いを反映した三角錐状のエッチングピットが形成される（図１３（ａ））。
【０１３５】
第２の工程として、レジストを除去した後、Ｓｉ基板１１ａの表面に熱酸化Ｓｉ層１１ｂを形成することで、島状成長核材料のシリサイド化を防ぐ（図１３（ｂ））。
【０１３６】
第３の工程として、Ｓｉ基板１１ａに、電極膜を形成するための島状成長核１４を形成する（図１３（ｃ））。
【０１３７】
第４の工程として、島状成長核１４にシード１５を形成させる（図１３（ｄ））。
【０１３８】
第５の工程として、シード１５を起点として、真空製膜法により電極膜１２ｇを形成させる（図１３（ｅ））。
【０１３９】
第６の工程として、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚２０〜５０ｎｍの抵抗変化型記憶膜１３を形成する（図１３（ｆ））。
【０１４０】
第７工程として、真空製膜法により抵抗変化型記憶膜１３上に電極膜１２ｈを成長させる（図１３（ｇ））。
【０１４１】
なお、本発明の第１の抵抗変化型記憶素子の第４実施形態を採用した不揮発性半導体記憶装置の動作は第１の抵抗変化型記憶素子の第３実施形態を採用した不揮発性半導体記憶装置の動作と同様であるので、説明を省略する。
【０１４２】
本発明の第１の抵抗変化型記憶素子の第４実施形態によっても、第１の抵抗変化型記憶素子の第３実施形態と同様の効果を得ることができる。
【０１４３】
次に、本発明の第１の抵抗変化型記憶素子の第５実施形態について説明する。
【０１４４】
図１４は、本発明の第１の抵抗変化型記憶素子の第５実施形態の断面図である。
【０１４５】
本発明の第１の抵抗変化型記憶素子の第５実施形態では、第４実施形態と比較して、島状形成核を形成させる工程を省略して電極膜１２ｉを形成させている。
【０１４６】
次に、本発明の第１の抵抗変化型記憶素子の第４実施形態の製造方法について説明する。
【０１４７】
図１５は、本発明の第１の抵抗変化型記憶素子の第４実施形態の製造方法の工程を示す。
【０１４８】
第１の工程として、シリコン単結晶からなるＳｉ基板１１ａ上に、フォトリソグラフィの技術を用いて、レジストパターニングを行う。続いて、緩衝フッ酸水溶液を用いてＳｉ基板１１ａをエッチングすることにより、Ｓｉ結晶面上におけるエッチング速度の違いを反映した三角錐状のエッチングピットが形成される（図１５（ａ））。
【０１４９】
第２の工程として、レジストを除去した後、Ｓｉ基板の表面に熱酸化Ｓｉ層を形成する（図１５（ｂ））。
【０１５０】
第３の工程として、真空製膜法により、同じ大きさの電極膜１２ｉを形成させる（図１５（ｃ））。
【０１５１】
第４の工程として、抵抗変化型記憶膜を構成する材料を用いて、真空製膜法により膜厚２０〜５０ｎｍの抵抗変化型記憶膜を形成する（図１５（ｄ））。
【０１５２】
第５工程として、上述した第４実施例の第１〜第３工程を繰り返すことで、電極膜１２ｊを成長させる（図１５（ｅ））。
【０１５３】
なお、本発明の第１の抵抗変化型記憶素子の第５実施形態を採用した不揮発性半導体記憶装置の動作は、本発明の第１の抵抗変化型記憶素子の第３実施形態を採用した不揮発性半導体記憶装置の動作と同様であるので、説明を省略する。
【０１５４】
本発明の第１の抵抗変化型記憶素子の第５実施形態によっても、本発明の第１の抵抗変化型記憶素子の第３実施形態と同様の効果を得ることができる。
【０１５５】
以上で、本発明の第１の抵抗変化型記憶素子の第５実施形態の説明を終了し、本発明の第２の抵抗変化型記憶素子の第１実施形態について説明する。
【０１５６】
図１６は、本発明の第２の抵抗変化型記憶素子の第１実施形態および第２実施形態の断面図である。
【０１５７】
この抵抗変化型記憶素子２は、上述した、印加電圧に応じて高抵抗状態と低抵抗状態とが切り替わる酸化物の単結晶で形成された抵抗変化型記憶膜２３とその抵抗変化型記憶膜２３とは異なる電気抵抗率を有する積層膜２４とが交互に積層している構造を有している。さらに、半導体基板２１上に形成されて、交互に積層された抵抗変化型記憶膜２３および積層膜２４からなる積層構造の全体を挟んで配備された、抵抗変化型記憶膜２３および積層膜２４に電圧を印加する一対の電極膜２２ａ、２２ｂとが備えられている（図１６（ａ））。
【０１５８】
次に、本発明の第２の抵抗変化型記憶素子の第１実施形態の製造方法について説明する。
【０１５９】
第１の工程として、半導体基板２１上に電極膜２２ａを真空製膜法により成長させる。
【０１６０】
第２の工程として、抵抗変化型記憶膜を構成する酸化物の単結晶材料を用いて、真空製膜法により抵抗変化型記憶膜２３を電極膜２２ａ上に形成する。
【０１６１】
第３の工程として、真空製膜法により、抵抗変化型記憶膜２３とは異なる電気抵抗率を有する積層膜２４を抵抗変化型記憶膜２３上に形成する。
その後は、真空製膜法により、抵抗変化型記憶膜２３と積層膜２４とを交互に積層させる。
【０１６２】
第４の工程として、真空製膜法により電極膜２２ｂを積層させる。
【０１６３】
これらの工程を経て、本発明の第２の抵抗変化型記憶素子の第１実施形態が製造される。
【０１６４】
次に、本発明の第２の抵抗変化型記憶素子の第１実施形態の動作について説明する。
【０１６５】
先ず第１に、積層膜２４として、抵抗変化型記憶膜２３よりも電気抵抗率が高い膜を用いた場合について述べる。
【０１６６】
ここで、この積層膜２４は、印加電圧に応じて電子がトンネル現象によってこの積層膜２４を通過できる厚さ（数ｎｍ）の膜である。
【０１６７】
以上より、抵抗変化型記憶膜２３と電気抵抗率が高い積層膜２４との界面を多くすることで、抵抗変化型記憶膜２３と積層膜２４の界面に生じるトンネリング効果に伴う界面領域の電子の流れが抑制される。すなわち、抵抗変化型記憶膜２３と積層膜２４との間の界面で生じるショットキー障壁の高さや幅を制御したり、電子をトラップする界面トラップ準位を制御することができ、ＣＥＲ値を高めることができる。
【０１６８】
次に、積層膜２４として抵抗変化型記憶膜２３よりも電気抵抗率が低い膜を用いた場合について述べる。
【０１６９】
電気抵抗率が低い膜を積層膜２４に用いた場合、印加電圧に応じて伝導電子が抵抗変化型記憶膜および積層膜２４内を膜厚方向に流れるが、抵抗変化型記憶膜とその抵抗変化型記憶膜よりも電気抵抗の低い膜が周期的に存在するためホッピング伝導によって流れる。したがって、抵抗変化型記憶膜と積層膜２４との間の界面で生じるショットキー障壁の高さや幅を制御したり、電子をトラップする界面トラップ準位を制御することができ、ＣＥＲ値を高めることができる。
【０１７０】
以上より、本発明の第２の抵抗変化型記憶素子の第１実施形態によれば、抵抗変化型記憶膜と積層膜とを交互に積層することで、抵抗変化型記憶膜と電極膜との間に形成される界面だけでなく、抵抗変化型記憶膜と積層膜との間に形成される異種材料による接合界面を多く配備することができる。その結果、ショットキー障壁や電子をトラップする領域が増える分、ＣＥＲ値を高めることができる。
【０１７１】
以上で、本発明の第２の抵抗変化型記憶素子の第１実施形態の説明を終了し、本発明の第２の抵抗変化型記憶素子の第２実施形態について説明する。
【０１７２】
図１６（ｂ）は、本発明の第２の抵抗変化型記憶素子の第２実施形態の断面図である。
【０１７３】
本発明の第２の抵抗変化型記憶素子の第１実施形態との差異点は、抵抗変化型記憶膜を酸化物の単結晶ではなく、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶にしている点である。
【０１７４】
次に、第２の抵抗変化型記憶素子の第２実施形態の製造方法について説明する。
【０１７５】
第１〜第４の工程は、既に上述した、図５（ａ）〜図５（ｄ）と同様であるので説明を省略する。
【０１７６】
第５の工程として、電極膜でなく、積層膜３４を真空製膜法により成長させる。
【０１７７】
第６の工程として、その後は、第１〜第４の工程と同様にして、真空製膜法により、抵抗変化型記憶膜３３を積層させる。そして、任意に抵抗変化型記憶膜３３と積層膜３４を交互に積層する。
【０１７８】
第７の工程として、真空製膜法により、電極膜３２ｂを積層させる。
【０１７９】
これらの工程を経て、本発明の第２の抵抗変化型記憶素子の第２実施形態が製造される。
【０１８０】
ここで、本発明の第２の抵抗変化型記憶素子の第１実施形態で説明したように、積層膜として、電気抵抗率の低い膜、電気抵抗率の高い膜、あるいは酸化膜を用いた場合については同様であるので、積層膜３４の効果については説明を省略する。
【０１８１】
以上より、第２の抵抗変化型記憶素子の第２実施形態によれば、抵抗変化型記憶膜を多結晶にすることで、その多結晶同士の結晶界面に電子の流れを不連続にする領域が形成され、その分、ＣＥＲ値を高めることができる。また、結晶の大きさを均一に揃えることで、ＣＥＲ値のばらつきを抑制することができる。
【０１８２】
以上説明したように、本発明によれば、ＣＥＲ値のばらつきを抑制するとともにＣＥＲ値を高める工夫が施された抵抗変化型記憶素子を提供することができる。
【０１８３】
本発明は以下の付記を有する。
（付記１）
印加電圧に応じて、高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、
半導体基板上に形成されて、印加電圧に応じて前記高抵抗状態と前記低抵抗状態とに切り替わる酸化物の結晶で形成された抵抗変化型記憶膜と、
前記抵抗変化型記憶膜と交互に積層された、前記抵抗変化型記憶膜とは異なる電気抵抗率を有する積層膜と、
前記抵抗変化型記憶膜および前記積層膜からなる積層構造の全体を挟んで配備された、該抵抗変化型記憶膜および該積層膜に電圧を印加する一対の電極膜とを備えたことを特徴とする抵抗変化型記憶素子。
（付記２）
前記抵抗変化型記憶膜は、前記酸化物の単結晶からなるものであることを特徴とする付記１記載の抵抗変化型記憶素子。
（付記３）
前記抵抗変化型記憶膜は、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなるものであることを特徴とする付記１記載の抵抗変化型記憶素子。
（付記４）
前記積層膜は、前記抵抗変化型記憶膜よりも電気抵抗率が低い膜であること特徴とする付記１記載の抵抗変化型記憶素子。
（付記５）
前記積層膜は、前記抵抗変化型記憶膜よりも電気抵抗率が高い膜であること特徴とする付記１記載の抵抗変化型記憶素子。
（付記６）
印加電圧に応じて、高抵抗状態と該高抵抗状態よりも電流が流れやすい低抵抗状態とに切り替わり、該高抵抗状態と該低抵抗状態とを選択的に保持する抵抗変化型記憶素子において、
半導体基板上に形成されて、酸化物からなる複数の結晶が前記半導体基板上に同一の粒径で成長するとともに隣り合う結晶界面同士が密接して形成された多結晶からなる抵抗変化型記憶膜と、
前記抵抗変化型記憶膜を挟んで配備された、該抵抗変化型記憶膜に電圧を印加する一対の電極膜とを備えたことを特徴とする抵抗変化型記憶素子。
（付記７）
前記電極膜が、単結晶若しくは多結晶からなるものであることを特徴とする付記１又は５記載の抵抗変化型記憶素子。
【図面の簡単な説明】
【０１８４】
【図１】双極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフである。
【図２】単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子の電流―電圧特性を示すグラフである。
【図３】図２の場合と同じ単極性抵抗変化型記憶膜を用いた抵抗変化型記憶素子のフォーミング処理を説明する電流―電圧特性を示すグラフである。
【図４】本発明の第１の抵抗変化型記憶素子の第１実施形態の断面図である。
【図５】本発明の第１の抵抗変化型記憶素子の第１実施形態の製造方法の工程を示す図である。
【図６】本発明の第１の抵抗変化型記憶素子の第１実施形態を採用した不揮発性半導体記憶装置のメモリセルの概要図である。
【図７】図６に示すメモリセルをマトリクス状に配置したメモリセルアレイの一例を示す回路図である。
【図８】本発明の第１の抵抗変化型記憶素子の第２実施形態の断面図である。
【図９】本発明の第１の抵抗変化型記憶素子の第２実施形態の製造方法の工程を示す図である。
【図１０】本発明の第１の抵抗変化型記憶素子の第３実施形態の断面図である。
【図１１】本発明の第１の抵抗変化型記憶素子の第３実施形態の製造方法の工程を示す図である。
【図１２】本発明の第１の抵抗変化型記憶素子の第４実施形態の断面図である。
【図１３】本発明の第１の抵抗変化型記憶素子の第４実施形態の製造方法の工程を示す図である。
【図１４】本発明の第１の抵抗変化型記憶素子の第５実施形態の断面図である。
【図１５】本発明の第１の抵抗変化型記憶素子の第５実施形態の製造方法の工程を示す図である。
【図１６】本発明の第２の抵抗変化型記憶素子の第１実施形態および第２実施形態の断面図である。
【符号の説明】
【０１８５】
１、２、３  抵抗変化型記憶素子
１１、２１、３１  半導体基板
１１ａ  Ｓｉ基板
１１ｂ  エッチングピット
１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ  電極膜
１２ｇ、１２ｈ、１２ｉ、１２ｊ  電極膜
１３、２３、３３  抵抗変化型記憶膜
１４  島状成長核
１５  シード
１６ａ  表面張力調整膜
２４、３４  積層膜  
１００  メモリセル
１０１  セル選択トランジスタ
１０１ａ、１０１ｂ  ドレイン端子
１０１ｃ  ゲート端子
ＢＬ、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４  ビット線
ＳＬ、ＳＬ１、ＳＬ２、バーＳＬ１、バーＳＬ２  ソース線
ＷＬ、ＷＬ１、ＷＬ２、バーＷＬ１、バーＷＬ２  ワード線
【図１】
2007180174.tif 000003
【図２】
2007180174.tif 000004
【図３】
2007180174.tif 000005
【図４】
2007180174.tif 000006
【図５】
2007180174.tif 000007
【図６】
2007180174.tif 000008
【図７】
2007180174.tif 000009
【図８】
2007180174.tif 000010
【図９】
2007180174.tif 000011
【図１０】
2007180174.tif 000012
【図１１】
2007180174.tif 000013
【図１２】
2007180174.tif 000014
【図１３】
2007180174.tif 000015
【図１４】
2007180174.tif 000016
【図１５】
2007180174.tif 000017
【図１６】
2007180174.tif 000018