(57)【要約】【課題】  仮想接地のビット線を有する不揮発性メモリの微細化が進行するにつれて大きな課題になり得る書き込みディスターブ現象を抑制することが可能な不揮発性半導体記憶装置を提供する。【解決手段】  選択メモリセル２への書き込み時に、選択ワード線ｉに所定の書き込み行電圧を印加する書き込み行電圧印加回路１０４と、１対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路１０５と、第１ビット線と第２ビット線の内の選択メモリセル２に接続しない非選択ビット線であって、書き込み列電圧が印加される側の選択ビット線に隣接する隣接非選択ビット線に対して、接地電圧と書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路１０６とを備える。【選択図】        図１
2007128583.tif 000002
【特許請求の範囲】
【請求項１】
１つの第１電極と、１対の第２電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、
前記メモリセルの内の書き込み対象となる選択メモリセルへの書き込み時に、前記選択メモリセルに接続する前記ワード線を選択して、当該選択ワード線に所定の書き込み行電圧を印加する書き込み行電圧印加回路と、
前記書き込み時に、前記選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、当該１対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路と、
前記書き込み時に、前記第１ビット線と前記第２ビット線の内の前記選択メモリセルに接続しない非選択ビット線であって、前記書き込み列電圧が印加される側の前記選択ビット線に隣接する隣接非選択ビット線に対して、前記接地電圧と前記書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路と、
を備えてなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記書き込み時に、前記カウンタ電圧印加回路が、前記隣接非選択ビット線に加えて、前記隣接非選択ビット線に対して前記１対の選択ビット線と反対側に位置する前記非選択ビット線の一部または全部にも前記カウンタ電圧を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記カウンタ電圧が、前記選択メモリセルへ書き込み動作を、前記隣接非選択ビット線に異なる複数の電圧を印加して各別に行った場合において、前記隣接非選択ビット線に接続し、且つ、前記選択メモリセルに行方向に隣接する隣接非選択メモリセルの前記電荷保持部に対して注入される電荷量によって変化する前記隣接非選択メモリセルの閾値電圧の変化幅が最小となる前記隣接非選択ビット線への印加電圧、または、その近傍値に設定されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記カウンタ電圧が、前記書き込み列電圧の４５％〜７０％の範囲内に設定されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
前記選択メモリセルの前記電荷保持部と、前記隣接非選択ビット線に接続し、且つ、前記選択メモリセルに行方向に隣接する隣接非選択メモリセルの前記電荷保持部とが、前記書き込み列電圧が印加される側の前記選択ビット線に接続する前記第２電極を挟んで隣接していることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔が、前記カウンタ電圧を前記書き込み列電圧と同電圧に設定して、一方の前記メモリセルに対して書き込みを行った場合に、他方の前記メモリセルの閾値電圧が、一方の前記メモリセルの閾値電圧と同方向に変化するに十分短い間隔であることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記第２電極が、不純物濃度に異なる少なくとも２重の不純物拡散領域で形成されていることを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記第２電極が不純物拡散領域で形成され、前記第２電極の内の前記第１電極がオーバーラップする部分の不純物濃度が、１×１０２０ｃｍ−３以下であることを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記１対の第２電極が不純物拡散領域で形成され、前記メモリセルが、前記第１電極をゲート電極とし、前記１対の第２電極をソース及びドレインとするＭＯＳＦＥＴ構造を有し、
行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔が、前記メモリセルのソース・ドレイン間の実効チャネル長より短いことを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記１対の第２電極が不純物拡散領域で形成され、
前記メモリセルが、前記第１電極をゲート電極とし、前記１対の第２電極をソース及びドレインとするＭＯＳＦＥＴ構造を有し、
前記電荷保持部が、前記第１電極下に位置し、絶縁膜を介して前記第１電極及び前記１対の第２電極から絶縁された浮遊ゲートであることを特徴とする請求項１〜９の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記１対の第２電極が不純物拡散領域で形成され、
前記メモリセルが、前記第１電極をゲート電極とし、前記１対の第２電極をソース及びドレインとするＭＯＳＦＥＴ構造を有し、
前記電荷保持部が、第１の絶縁膜と第２の絶縁膜に挟まれた電荷トラップ機能を有する絶縁膜で形成されていることを特徴とする請求項１〜９の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、詳しくは、書き込み動作におけるバイアス方法を最適化して誤書き込み（書き込みディスターブ）を防止する仮想接地線型のメモリセルアレイ構成の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置には、例えば、電気的に絶縁された浮遊ゲートを備えて構成されるメモリセルを行及び列方向にマトリクス状に配列してなるメモリセルアレイを備えた電気的に書き換え可能な不揮発性メモリ（フラッシュＥＥＰＲＯＭ）がある（例えば、非特許文献１参照）。また、従来の不揮発性半導体記憶装置の一種として、仮想接地線型のメモリセルアレイ構成の不揮発性メモリがある（例えば、特許文献１〜３参照）。ここで、図３は、浮遊ゲート構造のメモリセルを用いて構成された仮想接地線型のメモリセルアレイのビット線に垂直な方向の断面構造を示している。
【０００３】
このメモリセルアレイは、図３に示すように、第１の導電型の半導体基板７上に、トンネル絶縁膜８、浮遊ゲート４、５及び絶縁膜９からなるメモリセル２、３が形成されている。隣接する２つのメモリセル２、３のゲートは同一のワード線１に接続されている。メモリセル２の浮遊ゲート４及びメモリセル３の浮遊ゲート５の間隔部分Ａの下部領域であって半導体基板７上には自己整合的に拡散領域６ｂが設けられている。尚、浮遊ゲート間に形成される拡散領域６ａ〜６ｄは、各メモリセルのドレイン、ソースと接続されたビット線として機能する。このことにより、メモリセルのソース・ドレインを金属配線に接続するためのコンタクトをメモリセル毎の間隔Ａに設置することが必要でなくなり、間隔部分６の寸法を縮小することができる。
【０００４】
浮遊ゲート４は、その周囲に位置する制御ゲート、ソース、ドレイン及びチャネル等の端子からは、絶縁膜により電気的に絶縁されており、浮遊ゲート４の電位は、これらの端子からの容量結合にて制御される。データの書き込み動作は、紫外線消去型ＥＰＲＯＭの書き込み原理と同様に、ホットキャリア現象をメカニズムとして、絶縁膜であるトンネル絶縁膜８のバリアハイトを超えるのに十分なエネルギを電子に与えることにより、浮遊ゲート４内に電子を注入する。消去動作は、浮遊ゲート４と半導体基板７のオーバーラップ領域のトンネル酸化膜８を経由して、Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅｉｍトンネル現象をメカニズムとして電子放出を行う。これにより浮遊ゲート４内の電子数を調整する。読み出しは、通常のＭＯＳトランジスタで構成されるＮＯＲ型メモリと同様に、ビット線６ｂ、ワード線１で選択されたメモリセルの駆動電流の蓄積データ（電子数）による差分をセンスして行う。
【０００５】
メモリセル３に対するホットキャリア現象による書き込み動作は、メモリセル３の制御ゲートとなるワード線１に書き込み行電圧ＶＷＰを印加し、メモリセル３のドレインとなるビット線拡散領域６ｂに対して書き込み列電圧ＶＢＰを印加し、メモリセル３のソースとなるビット線拡散領域６ａに対して接地電圧を印加することにより行われる。これによって、メモリセル３の浮遊ゲート５のチャンネル電流により誘起されるチャンネルホットエレクトロンが浮遊ゲート５下の拡散領域６ｂ端部近傍において発生し、これが制御ゲートであるワード線１に印加される書き込み行電圧ＶＷＰにより発生する電界により浮遊ゲート５に注入される。このとき、ビット線拡散領域６ｂと６ｃは、同一電位に固定されているため、非選択メモリセル２の浮遊ゲート４には、メモリセル２の閾値電圧を変動させる量のホットエレクトロンを注入するに十分なチャンネル電流が流れない。このため、メモリセル２の閾値電圧は変動しない。
【０００６】
図２は、仮想接地線型のメモリセルアレイのアレイ構成を示す回路図である。メモリセルアレイは、行デコーダに接続される複数のワード線ＷＬｉ（ｉ＝０、…、ｋ、ｋ＋１、…）と列デコーダに接続される複数のビット線ＢＬｊ（ｊ＝０、…、ｍ、…、ｎ）を備えてなり、同一行のメモリセルの制御ゲートが同じワード線に接続し、同一列のメモリセルのソースとドレインが隣接する一対のビット線に夫々接続し、行方向に隣接する２つのメモリセル間でビット線が共用されている。図２に示す例では、メモリセルアレイがビット線ｎ本毎に、行方向に複数のブロックに分割されてなり、隣接ブロック間にメモリセル間の電気的接続を分離する領域１ａ、１ｂが設置されている。
【０００７】
図２より、アドレスｍのメモリセルに隣接する２本のビット線の内、右側（たとえば、ドレイン側）のビット線番号がｍで、左側（たとえば、ソース側）のビット線番号がｍ−１となっている。
【０００８】
選択メモリセル［ｋ，ｍ］に対する書き込み動作は、該選択メモリセルのゲートに接続されているワード線ＷＬｋに書き込み行電圧ＶＷＰを印加し、ソースに接続されているビット線ＢＬｍ−１を接地し、ドレインに接続されているビット線ＢＬｍに書き込み列電圧ＶＢＰを印加することにより行われる。通常、書き込み行電圧ＶＷＰは、９〜１２Ｖの高電圧であり、書き込み列電圧ＶＢＰは４〜６Ｖである。これは、選択メモリセルに対してホットキャリアを十分に発生させるためである。更に、この際、選択メモリセル［ｋ，ｍ］のドレイン側のビット線の全て、即ち、ビット線ＢＬｍ〜ＢＬｎに書き込み列電圧ＶＢＰが印加され、選択メモリセル［ｋ，ｍ］のソース側のビット線の全て、即ち、ビット線ＢＬ０〜ＢＬｍ−１は接地される。これは、仮想接地線型のアレイ構成のメモリセルアレイにおいて、選択メモリセル以外の非選択メモリセルのドレイン‐ソース間に電圧差が発生しないようにすることで、非選択メモリセルに対する望ましくない寄生書き込み（以下、書き込みディスターブと称する）を発生させないことを意図している。これにより、選択メモリセル［ｋ，ｍ］に対して書き込み動作が実施される。
【０００９】
更に、仮想接地線型のメモリセルアレイ構成の不揮発性メモリの他の従来例として、浮遊ゲートを有さないメモリセルアレイを有する不揮発性メモリがある（例えば、特許文献４参照）。ここで、図７は、上記不揮発性メモリのビット線に垂直な方向の断面構造を示しており、図３に示す不揮発性メモリの例における浮遊ゲート５の代わりに、シリコン窒化膜層４ｂを用いて電荷保持を行う。
【００１０】
【特許文献１】特開２００３‐１８７５８４号公報
【特許文献２】特開平０４‐２３００７９号公報
【特許文献３】特開平０３‐１７６８９５号公報
【特許文献４】特表２０００-５１４９４６号公報
【非特許文献１】Ｓ．Ｍｕｋｈｅｒｊｅｅ他, “Ａ Ｓｉｎｇｌｅ Ｔｒａｎｓｉｓｔｏｒ ＥＥＰＲＯＭ Ｃｅｌｌ ａｎｄ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｉｎ ５１２ｋ ＣＭＯＳ ＥＥＰＲＯＭ”, ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ, ｐｐ６１６, (１９８５年)
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、本願の発明者は、仮想接地線型のメモリセルアレイ構成の不揮発性メモリにおいて、例えば、図３に示すメモリセルにおける浮遊ゲートの間隔部分Ａの寸法を著しく微細化した場合、選択メモリセルに隣接する非選択メモリセルの浮遊ゲートに電荷が注入され誤書き込みとなる現象（書き込みディスターブ現象）が無視できなくなることを確認した。
【００１２】
先ず、微細化が進んだ場合の問題点を調査するために、本願の発明者は、いくつかのパラメータを極端に微細な値に設定して作成した試料に対する書き込み特性を比較することで、この現象を十分な感度で評価できるようにした。即ち、図３における浮遊ゲート４，５の間隔部分Ａの寸法と、メモリセルの浮遊ゲート４，５と、拡散領域６ｂのオーバーラップ部分の寸法を、現在の標準的な寸法から、微細化された状態を想定した十分に小さな値に設定した。この試料に対して、図３における選択メモリセル２に対する書き込み動作を、上述した従来の書き込み動作と同様の手順で（つまり、拡散領域６ａと拡散領域６ｂを接地し、拡散領域６ｃと拡散領域６ｄに書き込み電圧ＶＢＰを印加して）行った。ここで、図８は、選択メモリセル２と、選択メモリセル２と同一のワード線に接続され、且つ、書き込み時に選択メモリセル２のドレインとなるビット線拡散領域６ｂを共有する隣接非選択メモリセル３について、書き込み動作時におけるパルス時間に対するメモリセルの閾値の変化を示す特性図である。選択メモリセル２の書き込み時間特性曲線１０に対し、非選択メモリセル３の書き込み時間特性曲線１１は、対数時間で数桁（２桁以上）の遅れを持って閾値電圧が上昇することが確認された。この２つの曲線の時間的な分離幅１２を十分確保できないと、メモリセルアレイ内の選択メモリセルに書き込み動作をしている間に、非選択メモリセルの閾値電圧が変動するディスターブ現象が発生する。
【００１３】
また、上述の書き込み動作における選択ワード線上のメモリセルの閾値電圧変化量の列アドレス依存性を図９に示す。ここで、横軸は列アドレス（ビット線番号）、縦軸は、ある所定の書き込み時間におけるメモリセル閾値電圧の変化量である。具体的には、図９より、列アドレス７の選択メモリセルにおいて、変化量１３の閾値電圧の変化が確認でき、更に、選択メモリセルのドレイン側に隣接した列アドレス線８の隣接非選択メモリセルにおいても、変化量１４の閾値電圧の変化が顕著に見られる。これに対し、列アドレス８よりも上位の列アドレス９〜１５のメモリセルは、接続するビット線に列アドレス７、８のメモリセルに接続されたビット線と同一の書き込み列電圧ＶＢＰを印加しているにもかかわらず、閾値電圧の変化量が０であることが確認できる。これによって、この現象が、選択メモリセル２と同一ワード線を共有し、且つ、書き込みドレインとなるビット線拡散領域を共有して隣接する隣接非選択メモリセルにのみ発生する現象であると定義できる。
【００１４】
更に、この現象は、隣接非選択メモリセルに接続する２本のビット線間の電圧差によって引き起こされる現象では説明できない。以下、具体的に説明する。
【００１５】
図５は、メモリセルアレイ構造を持たない単体のメモリセルについて、ドレイン‐ソース間の電圧値を変化させた場合の閾値電圧の変化量を示している。より具体的には、メモリセルのドレイン電圧を４．９Ｖに設定し、ソースの電圧を０Ｖから４．９Ｖまで変化させたときの、ドレイン‐ソース間電圧に対する閾値電圧の変化量を測定したものである。また、各ソース電圧に対するストレス印加前のメモリセルの閾値電圧は一定値にそろえてある。図５において、ドレイン‐ソース間電圧４．９Ｖにおけるメモリセルの閾値電圧の変化量１５は６．５Ｖであり、これは、通常の選択メモリセルの書き込み特性における閾値電圧の変化量を表している。ここで、図８を参照すると、選択メモリセルの閾値電圧の変化量の特性曲線１０における６．５Ｖに対応する隣接非選択メモリセルの閾値電圧の変化量の特性曲線１１は０．５Ｖとなる。従って、図５において、閾値電圧の変化量０．５Ｖを再現するために必要なドレイン‐ソース間の電圧は、図５の符号１６で示す電圧値より、２．５Ｖ以上必要であることがわかる。
【００１６】
ここで、上述した隣接非選択メモリセルのディスターブ現象が、隣接非選択メモリセルに接続する２本のビット線間の電圧差によって引き起こされる現象であると仮定すると、図２における非選択メモリセル３の両側のビット線には、４．９Ｖの等しい電圧が印加されていることから、書き込み時に選択ビット線２に流れる書き込み電流と配線抵抗により、２．５Ｖの電圧降下が発生していることになる。言い換えると、図２における選択メモリセル［ｋ，ｍ］の書き込み動作中、選択メモリセル［ｋ，ｍ］のソースとなるビット線ＢＬｍ−１は接地され、隣接非選択メモリセル［ｋ，ｍ＋１］のドレイン側のビット線ＢＬｍ＋１は書き込み列電圧ＶＢＰ４．９Ｖであり、選択メモリセル［ｋ，ｍ］のドレインとなるビット線ＢＬｍの電位は、接地電圧である０Ｖと、この場合の書き込み列電圧ＶＢＰである４．９Ｖの間にある必要がある。しかし、図５において符号１５で示す選択メモリセル［ｋ，ｍ］の書き込み後の閾値電圧の変化量６．５Ｖを確保するために必要なビット線ＢＬｍ−１とビット線ＢＬｍの間の電圧４．９Ｖと、隣接非選択メモリセル［ｋ，ｍ＋１］における閾値変化量０．５Ｖを説明するために必要なビット線ＢＬｍとビット線ＢＬｍ＋１の間の電圧２．５Ｖが同時に発生することはありえない。なぜなら、上述のように、ビット線ＢＬｍ−１とビット線ＢＬｍ＋１の間の電圧は４．９Ｖであるため、ビット線ＢＬｍ−１とＢＬｍ、ビット線ＢＬｍとＢＬｍ＋１の間の夫々の電圧が４．９Ｖを越えることはありえないからである。このように、書き込み動作中に２．５Ｖ（約５０％）の電圧差が隣接非選択メモリセル［ｋ，ｍ＋１］に接続されている２つのビット線の間で発生することはない。即ち、通常の書き込み動作において通常起こりうるビット線間の電圧差の範囲では、ビット線間の電圧差に起因する書き込みディスターブ現象は発生し得ないと言える。
【００１７】
選択メモリセル［ｋ，ｍ］と同一ワード線ＷＬｋを共有し、且つ、書き込みドレインとなるビット線拡散領域を共有する隣接非選択メモリセル［ｋ，ｍ＋１］に発生するディスターブ現象は、隣接非選択メモリセル［ｋ，ｍ＋１］における２本のビット線ＢＬｍ、ＢＬｍ＋１間の電圧差によって引き起こされる現象では説明できないことを確認した。
【００１８】
更に、本願の発明者は、図３における浮遊ゲート４、５の間隔部分Ａの寸法に対するこのディスターブ現象の依存性を確認した。その結果を図６に示す。横軸は浮遊ゲート４、５の間隔部分Ａの寸法、縦軸は、ある所定の書き込み時間におけるメモリセルの閾値電圧の変化量である。曲線１７で示す選択メモリセルの書き込み後の閾値電圧の変化量は、浮遊ゲート間隔Ａの寸法に対して一定であるにもかかわらず、曲線１８で示す隣接非選択メモリセルの閾値電圧の変化量は、浮遊ゲート間隔Ａが微細になるにつれて増加することが確認できる。
【００１９】
この書き込みディスターブ現象は、図３に示すような電荷保持部として浮遊ゲートを有する不揮発性メモリセルに生じる現象として述べてきたが、図７に示すような浮遊ゲートを有さず、シリコン窒化膜４ｂを電荷保持部として設置する不揮発性メモリにおいても同様に、選択メモリセルに隣接する隣接非選択メモリセルにキャリアが注入され、保持情報が阻害（ディスターブ)される現象が生じる。
【００２０】
上述したように、選択メモリセルと同一ワード線を共有し、且つ、書き込みドレインとなるビット線拡散領域を共有して隣接する隣接非選択メモリセルにのみ発生するという特徴、隣接非選択メモリセルにおける２本のビット線の電圧差によって引き起こされる現象としては説明できないという特徴、浮遊ゲート（或いは電荷保持部）の間隔寸法に対する強い依存性がみられるという特徴によって定義される書き込みディスターブ現象が、仮想接地のビット線を有する不揮発性メモリの微細化が進行するにつれて大きな課題になり得ることが予測される。
【００２１】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、仮想接地線型のメモリセルアレイ構成の不揮発性メモリの微細化が進行するにつれて大きな課題になり得る書き込みディスターブ現象を抑制することが可能な不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００２２】
上記目的を達成するための本発明に係る半導体装置は、１つの第１電極と、１対の第２電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、前記メモリセルの内の書き込み対象となる選択メモリセルへの書き込み時に、前記選択メモリセルに接続する前記ワード線を選択して、当該選択ワード線に所定の書き込み行電圧を印加する書き込み行電圧印加回路と、前記書き込み時に、前記選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、当該１対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路と、前記書き込み時に、前記第１ビット線と前記第２ビット線の内の前記選択メモリセルに接続しない非選択ビット線であって、前記書き込み列電圧が印加される側の前記選択ビット線に隣接する隣接非選択ビット線に対して、前記接地電圧と前記書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路と、を備えてなることを第１の特徴とする。
【００２３】
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記書き込み時に、前記カウンタ電圧印加回路が、前記隣接非選択ビット線に加えて、前記隣接非選択ビット線に対して前記１対の選択ビット線と反対側に位置する前記非選択ビット線の一部または全部にも前記カウンタ電圧を印加することを第２の特徴とする。
【００２４】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記カウンタ電圧が、前記選択メモリセルへ書き込み動作を、前記隣接非選択ビット線に異なる複数の電圧を印加して各別に行った場合において、前記隣接非選択ビット線に接続し、且つ、前記選択メモリセルに行方向に隣接する隣接非選択メモリセルの前記電荷保持部に対して注入される電荷量によって変化する前記隣接非選択メモリセルの閾値電圧の変化幅が最小となる前記隣接非選択ビット線への印加電圧、または、その近傍値に設定されていることを第３の特徴とする。
【００２５】
上記第１または第２の特徴の本発明に係る不揮発性半導体記憶装置は、前記カウンタ電圧が、前記書き込み列電圧の４５％〜７０％の範囲内に設定されていることを第４の特徴とする。
【００２６】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記選択メモリセルの前記電荷保持部と、前記隣接非選択ビット線に接続し、且つ、前記選択メモリセルに行方向に隣接する隣接非選択メモリセルの前記電荷保持部とが、前記書き込み列電圧が印加される側の前記選択ビット線に接続する前記第２電極を挟んで隣接していることを第５の特徴とする。
【００２７】
更に、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔が、前記カウンタ電圧を前記書き込み列電圧と同電圧に設定して、一方の前記メモリセルに対して書き込みを行った場合に、他方の前記メモリセルの閾値電圧が、一方の前記メモリセルの閾値電圧と同方向に変化するに十分短い間隔であることを第６の特徴とする。
【００２８】
更に、他の上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記第２電極が、不純物濃度に異なる少なくとも２重の不純物拡散領域で形成されていることを第７の特徴とする。
【００２９】
また、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記第２電極が不純物拡散領域で形成され、前記第２電極の内の前記第１電極がオーバーラップする部分の不純物濃度が、１×１０２０ｃｍ−３以下であることを第８の特徴とする。
【００３０】
また、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記１対の第２電極が不純物拡散領域で形成され、前記メモリセルが、前記第１電極をゲート電極とし、前記１対の第２電極をソース及びドレインとするＭＯＳＦＥＴ構造を有し、行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔が、前記メモリセルのソース・ドレイン間の実効チャネル長より短いことを第９の特徴とする。
【００３１】
また、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記１対の第２電極が不純物拡散領域で形成され、前記メモリセルが、前記第１電極をゲート電極とし、前記１対の第２電極をソース及びドレインとするＭＯＳＦＥＴ構造を有し、前記電荷保持部が、前記第１電極下に位置し、絶縁膜を介して前記第１電極及び前記１対の第２電極から絶縁された浮遊ゲートであることを第１０の特徴とする。
【００３２】
上記第１〜第９の何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記１対の第２電極が不純物拡散領域で形成され、前記メモリセルが、前記第１電極をゲート電極とし、前記１対の第２電極をソース及びドレインとするＭＯＳＦＥＴ構造を有し、前記電荷保持部が、第１の絶縁膜と第２の絶縁膜に挟まれた電荷トラップ機能を有する絶縁膜で形成されていることを第１１の特徴とする。
【発明の効果】
【００３３】
上記第１の特徴の不揮発性半導体記憶装置によれば、選択メモリセルへの書き込み時に、選択ワード線に所定の書き込み行電圧を印加する書き込み行電圧印加回路と、１対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路と、書き込み列電圧が印加される側の選択ビット線に隣接する隣接非選択ビット線に対して、接地電圧と書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路と、を備えて構成したので、仮想接地線型のメモリセルアレイに対する書き込み動作において、隣接非選択メモリセルに接続されたビット線にカウンタ電圧が印加でき、仮想接地のビット線を有する不揮発性メモリの微細化が進行するにつれて大きな課題になり得ることが予測される以下の特徴により定義される書き込みディスターブ現象を、最小限に抑制することが可能になる。即ち、この書き込みディスターブ現象は、選択メモリセルと同一ワード線を共有し、且つ、書き込みドレインとなるビット線拡散領域を共有し隣接する隣接非選択メモリセルにのみ発生するという特徴、隣接非選択メモリセルにおける２本のビット線の電圧差によって引き起こされる現象としては説明できないという特徴、浮遊ゲート（或いは電荷保持部）の間隔寸法に対する強い依存性がみられるという特徴で定義される。
【００３４】
更に、非選択ビット線の一部または全部にもカウンタ電圧を印加するように構成すれば、隣接非選択ビット線に対して１対の選択ビット線と反対側に位置するメモリセルのディスターブ現象を抑制することが可能になる。
【００３５】
また、カウンタ電圧を、書き込み列電圧の約４５％〜約７０％の範囲内に設定することにより、最小限に抑制することが可能になる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００３７】
図１は、本発明装置の概略構成を示すブロック図である。本実施形態では、メモリセルアレイ１０１を構成するメモリセルとして、浮遊ゲートを有するＭＯＳＦＥＴ構造のフラッシュメモリセルを想定する。フラッシュメモリセルは、公知の書き込み・消去動作により浮遊ゲートに蓄積される電子量を制御して、メモリセルの閾値電圧を変化させて記憶状態を決定する。本発明装置１００は、図１に示すように、メモリセルアレイ１０１、行デコーダ１０２、列デコーダ１０３、書き込み行電圧印加回路１０４、書き込み列電圧印加回路１０５、及び、カウンタ電圧印加回路１０６を備えて構成される。
【００３８】
メモリセルアレイ１０１は、従来技術と同様の構成であり、図１乃至図３に示すように、１つの制御ゲートと、ソース及びドレインと、ソース及びドレインから注入される電荷を蓄積して保持可能な電荷保持部としての浮遊ゲートとを有し、制御ゲートの電位と浮遊ゲートの電荷蓄積量に応じて変化するソース及びドレイン間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列して構成されている。更に、同一行にあるメモリセルの制御ゲートを夫々共通のワード線ＷＬｉに接続し、行方向に隣接する２つのメモリセル間で１つの電極同士を接続し、同一列にあるメモリセルの一方のソースを共通のビット線ＢＬｊ−１に接続し、同一列にあるメモリセルの他方のドレインを共通のビット線ＢＬｊに接続し、ビット線ＢＬｊ−１とビット線ＢＬｊ（一方が第１ビット線、他方が第２ビット線に相当）を夫々交互に複数本配置してなる。以下、説明の便宜上、読み出し対象の選択メモリセルのソースとドレインに接続している１対のビット線を「選択ビット線」と称し、１対の選択ビット線以外のビット線を総称して、「非選択ビット線」と称す。
【００３９】
本実施形態のメモリセルは、従来技術に係るメモリセルと同様の構成であり、図３に示すように、第１の導電型の半導体基板７上に、トンネル絶縁膜８、浮遊ゲート４、５及び絶縁膜９からなるメモリセル２、３が形成されている。メモリセル２の浮遊ゲート４及びメモリセル３の浮遊ゲート５の間隔部分Ａの下部領域であって半導体基板７上には自己整合的に拡散領域６が設けられ、メモリセルのドレイン、ソースと接続されたビット線として機能する。更に、本実施形態では、行方向に隣接する２つのメモリセルの浮遊ゲート同士の間隔は、カウンタ電圧ＶＣを書き込み列電圧ＶＢＰと同電圧に設定して、一方のメモリセルに対して書き込みを行った場合に、他方のメモリセルの閾値電圧が、一方のメモリセルの閾値電圧と同方向に変化するに十分短い間隔となっている。つまり、従来の書き込み電圧の印加方法では、隣接する非選択メモリセルに書き込みディスターブが生じる場合を想定している。
【００４０】
書き込み行電圧印加回路１０４は、図１及び図２に示すように、メモリセルの内の書き込み対象となる選択メモリセル［ｋ，ｍ］への書き込み時に、行デコーダ１０２が選択したワード線ＷＬｋに対して、所定の書き込み行電圧を印加する。
【００４１】
書き込み列電圧印加回路１０５は、図１及び図２に示すように、メモリセルの内の書き込み対象となる選択メモリセル［ｋ，ｍ］への書き込み時に、列デコーダ１０３が選択した１対のビット線ＢＬｍ−１、ＢＬｍに対して、当該１対の選択ビット線の一方に接地電圧０Ｖを印加し、他方に所定の書き込み列電圧ＶＢＰを印加する。本実施形態（図２に示す例）では、ビット線ＢＬｍ−１に接地電圧０Ｖを印加し、ビット線ＢＬｍに書き込み列電圧ＶＢＰを印加する。
【００４２】
カウンタ電圧印加回路１０６は、図１及び図２に示すように、書き込み時に、書き込み列電圧ＶＢＰが印加される側の選択ビット線に隣接する隣接非選択ビット線に対して、接地電圧０Ｖと書き込み列電圧ＶＢＰの中間電圧のカウンタ電圧ＶＣを印加する。更に、本実施形態のカウンタ電圧印加回路１０６は、書き込み時に、隣接非選択ビット線ＢＬｍ＋１に加えて、隣接非選択ビット線ＢＬｍ＋１に対して１対の選択ビット線と反対側に位置する同一ブロック内の非選択ビット線の全部にカウンタ電圧ＶＣを印加する。従って、本実施形態では、書き込み対象の選択メモリセルを含む同一ブロック内の全てのビット線に対して、接地電圧、書き込み列電圧ＶＢＰ、カウンタ電圧ＶＣの何れかが列デコーダ１０３を介して印加される。具体的には、１対の選択ビット線には接地電圧と書き込み列電圧ＶＢＰが印加され、非選択ビット線には、接地電圧かカウンタ電圧ＶＣの何れかが印加される。
【００４３】
続いて、カウンタ電圧ＶＣの決定方法について説明する。図１及び図２に示すように、行デコーダに接続されたワード線ＷＬｉ（ｉ＝０、…、ｋ、ｋ＋１、…）と列デコーダに接続されたビット線ＢＬｊ（ｊ＝０、…、ｍ、…、ｎ）からなるメモリセルアレイにおいて、選択メモリセル［ｋ，ｍ］に対する書き込み動作は、選択メモリセル［ｋ，ｍ］のゲートに接続されているワード線ＷＬｋに書き込み行電圧ＶＷＰを印加し、ソースに接続されているビット線ＢＬｍ−１を接地し、更に、ドレインに接続されているビット線ＢＬｍに書き込み列電圧ＶＢＰを印加して行われる。書き込み行電圧ＶＷＰは、通常９〜１２Ｖの高電圧であり、また、書き込み列電圧ＶＢＰは４〜６Ｖである。これは、選択メモリセル［ｋ，ｍ］に対してホットキャリアを十分に発生させるためである。本発明装置１００では、このとき、選択メモリセル［ｋ，ｍ］のドレイン側のビット線ＢＬｍに対して隣接するビット線ＢＬｍ＋１からドレイン方向に配置されるビット線ＢＬｍ＋１，ＢＬｍ＋２、…、ＢＬｎに対して、カウンタ電圧ＶＣを印加する。ここで、ＢＬｎとは、図２に示すように、ビット線とトランジスタの活性領域が連続的に交互に反復される繰り返しが終端されるビット線とする。
【００４４】
ここで、本実施形態では、カウンタ電圧ＶＣを書き込み列電圧ＶＢＰと接地電圧との間、若しくはその一部の範囲で変化させ、そのときの隣接非選択メモリセル［ｋ，ｍ＋１］の一定時間における閾値電圧の変化量を測定し、この閾値電圧の変化量の極小値近傍の値をカウンタ電圧ＶＣの設定電圧として設定する。尚、カウンタ電圧ＶＣの決定は、予め実験的に求めておいた値を設定しても構わないし、チップ毎にメモリセルの特性を求めて、チップ個別に最適値を設定しても構わない。
【００４５】
続いて、図４を用いてカウンタ電圧ＶＣの設定方法の一例を詳細に示す。図４は、ビット線ＢＬｍ＋１に印加するカウンタ電圧ＶＣの値に対する選択メモリセル［ｋ，ｍ］のドレイン側に隣接する隣接非選択メモリセル［ｋ，ｍ＋１］の閾値電圧の変化量を示している。ここで、本実施形態では、ディスターブ現象を顕著にするため、図３における浮遊ゲート４、５の間隔部分Ａの寸法を１３０ｎｍ、メモリセルの浮遊ゲート４、５と、拡散領域６ｂのオーバーラップ寸法を５０ｎｍ未満とした。この場合の特性が特性曲線２０に示されている。また、比較のために、図５におけるメモリセル単体でのドレイン‐ソース間電圧とメモリセルの閾値電圧の変化量の関係を特性曲線１９として示している。
【００４６】
図４において、特性曲線２０の右端のポイント２１が、非選択ビット線ＢＬｍ＋１に対して選択ビット線ＢＬｍと同一の電圧を印加した場合の閾値電圧の変化量であり、従来例におけるディスターブ現象による閾値電圧の変化量と同じである。このポイント２１から、徐々に非選択ビット線ＢＬｍ＋１の電圧（カウンタ電圧ＶＣ）を減少させると閾値電圧の変化量が減少していき、選択ビット線ＢＬｍの電圧（書き込み列電圧ＶＢＰ）の約４５％のところのポイント２２を極小値（最小値）として、再び上昇する。極小値ポイント２２からカウンタ電圧が０Ｖとなるポイント２３に至る特性曲線２０ｂの過程では、閾値電圧の変化量が増加する。この特性曲線２０ｂの過程は、図５で示した１組のビット線間の電圧に依存する書き込み効果の特性曲線１９とほぼ一致する。尚、カウンタ電圧ＶＣが極小値となるポイント２２よりも大きい範囲では、この特性曲線１９によるメモリセルの閾値変化は、特性曲線２０ａで記述されるディスターブ現象による閾値電圧の変化量よりも著しく小さいため、この範囲では、特性曲線２０ａで記述される閾値変化量に支配される。従って、このポイント２１からポイント２２にかけての特性曲線２０ａの間でカウンタ電圧ＶＣを設定することにより、閾値電圧の変化量の減少に応じて、非選択メモリセルに対するキャリア注入を阻止する効果、即ち、ディスターブ現象を阻止する効果を得ることができる。
【００４７】
即ち、図４における縦軸は、キャリア注入により一定時間に隣接非選択メモリセル［ｋ，ｍ＋１］の浮遊ゲートに蓄積されるキャリアの総数に相当するため、ディスターブ現象に対するカウンタ電圧ＶＣの最適値は、カウンタ電圧ＶＣによるディスターブ現象の特性曲線２０ａと、１組のビット線間の電圧差に依存する書き込み効果の曲線２０ｂとのトレードオフが均衡し、閾値電圧の変化量が最小となる電圧値となる。図４より、この電圧値は、書き込み時の選択ビット線ＢＬｍに対する書き込み列電圧ＶＢＰの約１／２の電圧に相当する。本実施形態では、書き込み列電圧ＶＢＰ（４．９Ｖ）に対して、極小値ポイント２２におけるカウンタ電圧ＶＣは、約２．３Ｖであった。
【００４８】
尚、図４に示すように、特性曲線２０ａに対して、特性曲線２０ｂの横軸に対する変化量が急峻であるため、カウンタ電圧ＶＣやメモリセルにおける書き込み性能のばらつきに対する安全マージンを考慮して、カウンタ電圧ＶＣを書き込み列電圧ＶＢＰの約４５％よりも高い値に設定するのも好適である。更に、この場合の妥当なマージン範囲として、書き込み列電圧ＶＢＰの約７０％までの値に設定しても良い。図４に示すように、カウンタ電圧ＶＣを書き込み列電圧ＶＢＰの約４５％〜約７０％の範囲内に設定することで、書き込みディスターブによる閾値電圧の変化量を従来の半分以下に抑制することができる。
【００４９】
また、出願人は、様々な試料と書き込み動作条件に対して、上述の最適値を調査したところ、どの場合も、書き込み時の選択メモリセルのドレイン電圧の約４５％〜約７０％の範囲に存在することを確認した。このことから、上記実施形態のように、製品毎にカウンタ電圧ＶＣの最適値を精度よく捜査して設定しても本発明の効果を得ることができるが、書き込み列電圧ＶＢＰ、即ち書き込み時の選択メモリセルのドレイン電圧の約４５％〜約７０％の電圧をカウンタ電圧ＶＣとして予め設定しておいても、同様の書き込みディスターブ抑制効果を期待することができる。
【００５０】
尚、行方向に隣接する２つのメモリセルの浮遊ゲート同士の間隔Ａが、メモリセルのソース・ドレイン間の実効チャンネル長より短くなっている場合にもディスターブ現象が顕著に現れることから、本発明を適用することで、メモリセルの閾値電圧の変化量、及び、カウンタ電圧ＶＣを印加することによるディスターブ現象の抑制効果を得ることができる。
【００５１】
更に、メモリアレイの平面構造において、選択メモリセルの書き込み時のソースからドレインにかけて発生するチャンネル電子のベクトルの延長線方向に電荷保持部としての浮遊ゲートが隣接する非選択メモリセルにおいても、ディスターブ現象が顕著に現れることから、本発明を適用することで、メモリセルの閾値電圧の変化量、及び、カウンタ電圧ＶＣを印加することによるディスターブ現象の抑制効果を得ることができる。
【００５２】
更に、選択メモリセルの浮遊ゲートとカウンタ電圧ＶＣを印加するビット線が接続される非選択メモリセルの浮遊ゲートとが選択メモリセルの書き込み時におけるドレインとなるビット線を挟んで隣接している場合においても、ディスターブ現象が顕著に現れることから、本発明を適用することで、メモリセルの閾値電圧の変化量、及び、カウンタ電圧ＶＣを印加することによるディスターブ現象の抑制効果を得ることができる。
【００５３】
更に、カウンタ電圧ＶＣを印加するビット線が接続される非選択メモリセルのドレイン・ソースとなる不純物拡散領域が、濃度が異なる少なくとも２重の拡散構造を有する場合においても、ディスターブ現象が顕著に現れることから、本発明を適用することで、メモリセルの閾値電圧の変化量、及び、カウンタ電圧ＶＣを印加することによるディスターブ現象の抑制効果を得ることができる。
【００５４】
更に、ソース電極或いはドレイン電極が、不純物濃度が異なる少なくとも２重の不純物拡散領域で形成され、カウンタ電圧ＶＣを印加するビット線に接続された非選択メモリセルの第２の伝導型の不純物拡散領域とゲート電極とが重なり合う領域における該第２の伝導型不純物拡散濃度が１×１０２０ｃｍ−３以下である場合においても、ディスターブ現象が顕著に現れることから、本発明を適用することで、メモリセルの閾値電圧の変化量、及び、カウンタ電圧ＶＣを印加することによるディスターブ現象の抑制効果を得ることができる。
【００５５】
次に、本発明装置及び本発明方法の別実施形態について説明する。
【００５６】
〈１〉上記実施形態では、図３に示すような浮遊ゲートを有する不揮発性メモリについて述べたが、本発明装置は、図７に示すような浮遊ゲートの代わりに、電荷保持部として、２つの絶縁膜８、９に挟まれた電荷トラップ機能を有する絶縁膜４ｂで形成されていても良い。例えば、電荷トラップ機能を有する絶縁膜４ｂとしてシリコン窒化膜層４ｂを用いて電荷を保持する不揮発性メモリに適用しても、同様の効果を得ることができる。
【００５７】
〈２〉上記各実施形態では、書き込み時に、隣接非選択ビット線ＢＬｍ＋１に加えて、隣接非選択ビット線ＢＬｍ＋１に対して１対の選択ビット線と反対側に位置する同一ブロック内の非選択ビット線の全部にカウンタ電圧ＶＣを印加する場合について説明したが、隣接非選択ビット線ＢＬｍ＋１のみにカウンタ電圧ＶＣを印加する構成としても良い。この場合、隣接非選択ビット線ＢＬｍ＋１に対して１対の選択ビット線と反対側に位置する同一ブロック内の非選択ビット線の全部には、例えば、従来と同様に書き込み列電圧ＶＢＰを印加しても良い。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る不揮発性半導体記憶装置の概略構成を示す概略ブロック図
【図２】不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す概略平面図
【図３】不揮発性半導体記憶装置のメモリセルの基本的な構成を模式的に示す概略断面図
【図４】本発明に係る不揮発性半導体記憶装置のメモリセルのカウンタ電圧ＶＣと閾値電圧の変化量との関係を示すグラフ
【図５】メモリセル単体でのドレイン‐ソース間電圧と閾値電圧の変化量との関係を示すグラフ
【図６】隣接するメモリセルの浮遊ゲート間隔と閾値電圧の変化量との関係を示すグラフ
【図７】不揮発性半導体記憶装置のメモリセルの基本的な構成を模式的に示す概略断面図
【図８】従来技術に係る不揮発性半導体記憶装置におけるメモリセルの書き込み時間と閾値電圧の変化量との関係を示すグラフ
【図９】従来技術に係る不揮発性半導体記憶装置のメモリセルアレイにおけるビット線アドレスと閾値電圧の変化量との関係を示すグラフ
【符号の説明】
【００５９】
１    ：ワード線
２    ：メモリセル
３    ：メモリセル
４    ：浮遊ゲート
５    ：浮遊ゲート
６    ：拡散領域
６ａ  ：拡散領域
６ｂ  ：拡散領域
６ｃ  ：拡散領域
６ｄ  ：拡散領域
７    ：半導体基板
８    ：トンネル絶縁膜
９    ：絶縁膜
１００：本発明に係る不揮発性半導体記憶装置
１０１：メモリセルアレイ
１０２：ロウデコーダ
１０３：カラムデコーダ
１０４：書き込み行電圧印加回路
１０５：書き込み列電圧印加回路
１０６：カウンタ電圧印加回路
【図１】
2007128583.tif 000003
【図２】
2007128583.tif 000004
【図３】
2007128583.tif 000005
【図４】
2007128583.tif 000006
【図５】
2007128583.tif 000007
【図６】
2007128583.tif 000008
【図７】
2007128583.tif 000009
【図８】
2007128583.tif 000010
【図９】
2007128583.tif 000011
【手続補正書】
【提出日】平成19年1月25日(2007.1.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１つの第１電極と、１対の第２電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、
前記メモリセルの内の書き込み対象となる選択メモリセルへの書き込み時に、前記選択メモリセルに接続する前記ワード線を選択して、当該選択ワード線に所定の書き込み行電圧を印加する書き込み行電圧印加回路と、
前記書き込み時に、前記選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、当該１対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路と、
前記書き込み時に、前記第１ビット線と前記第２ビット線の内の前記選択メモリセルに接続しない非選択ビット線であって、前記書き込み列電圧が印加される側の前記選択ビット線に隣接する隣接非選択ビット線に対して、前記接地電圧と前記書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路と、を備え、
行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔が、前記カウンタ電圧を前記書き込み列電圧と同電圧に設定して、一方の前記メモリセルに対して書き込みを行った場合に、他方の前記メモリセルの閾値電圧が、一方の前記メモリセルの閾値電圧と同方向に変化するに十分短い間隔であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記書き込み時に、前記カウンタ電圧印加回路が、前記隣接非選択ビット線に加えて、前記隣接非選択ビット線に対して前記１対の選択ビット線と反対側に位置する前記非選択ビット線の一部または全部にも前記カウンタ電圧を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記カウンタ電圧が、前記選択メモリセルへ書き込み動作を、前記隣接非選択ビット線に異なる複数の電圧を各別に印加して複数回行った場合において、前記隣接非選択ビット線に接続し、且つ、前記選択メモリセルに行方向に隣接する隣接非選択メモリセルの前記電荷保持部に対して注入される電荷量によって変化する前記隣接非選択メモリセルの閾値電圧の変化幅が最小となる前記隣接非選択ビット線への印加電圧、または、その近傍値に設定されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記カウンタ電圧が、前記書き込み列電圧の４５％〜７０％の範囲内に設定されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
前記選択メモリセルの前記電荷保持部と、前記隣接非選択ビット線に接続し、且つ、前記選択メモリセルに行方向に隣接する隣接非選択メモリセルの前記電荷保持部とが、前記書き込み列電圧が印加される側の前記選択ビット線に接続する前記第２電極を挟んで隣接していることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記第２電極が、不純物濃度に異なる少なくとも２重の不純物拡散領域で形成されていることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記第２電極が不純物拡散領域で形成され、前記第２電極の内の前記第１電極がオーバーラップする部分の不純物濃度が、１×１０２０ｃｍ−３以下であることを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記１対の第２電極が不純物拡散領域で形成され、前記メモリセルが、前記第１電極をゲート電極とし、前記１対の第２電極をソース及びドレインとするＭＯＳＦＥＴ構造を有し、
行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔が、前記メモリセルのソース・ドレイン間の実効チャネル長より短いことを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記１対の第２電極が不純物拡散領域で形成され、
前記メモリセルが、前記第１電極をゲート電極とし、前記１対の第２電極をソース及びドレインとするＭＯＳＦＥＴ構造を有し、
前記電荷保持部が、前記第１電極下に位置し、絶縁膜を介して前記第１電極及び前記１対の第２電極から絶縁された浮遊ゲートであることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記１対の第２電極が不純物拡散領域で形成され、
前記メモリセルが、前記第１電極をゲート電極とし、前記１対の第２電極をソース及びドレインとするＭＯＳＦＥＴ構造を有し、
前記電荷保持部が、第１の絶縁膜と第２の絶縁膜に挟まれた電荷トラップ機能を有する絶縁膜で形成されていることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
上記目的を達成するための本発明に係る半導体装置は、１つの第１電極と、１対の第２電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、前記メモリセルの内の書き込み対象となる選択メモリセルへの書き込み時に、前記選択メモリセルに接続する前記ワード線を選択して、当該選択ワード線に所定の書き込み行電圧を印加する書き込み行電圧印加回路と、前記書き込み時に、前記選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、当該１対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路と、前記書き込み時に、前記第１ビット線と前記第２ビット線の内の前記選択メモリセルに接続しない非選択ビット線であって、前記書き込み列電圧が印加される側の前記選択ビット線に隣接する隣接非選択ビット線に対して、前記接地電圧と前記書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路と、を備え、行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔が、前記カウンタ電圧を前記書き込み列電圧と同電圧に設定して、一方の前記メモリセルに対して書き込みを行った場合に、他方の前記メモリセルの閾値電圧が、一方の前記メモリセルの閾値電圧と同方向に変化するに十分短い間隔であることを第１の特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記カウンタ電圧が、前記選択メモリセルへ書き込み動作を、前記隣接非選択ビット線に異なる複数の電圧を各別に印加して複数回行った場合において、前記隣接非選択ビット線に接続し、且つ、前記選択メモリセルに行方向に隣接する隣接非選択メモリセルの前記電荷保持部に対して注入される電荷量によって変化する前記隣接非選択メモリセルの閾値電圧の変化幅が最小となる前記隣接非選択ビット線への印加電圧、または、その近傍値に設定されていることを第３の特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
更に、他の上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記第２電極が、不純物濃度に異なる少なくとも２重の不純物拡散領域で形成されていることを第６の特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
また、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記第２電極が不純物拡散領域で形成され、前記第２電極の内の前記第１電極がオーバーラップする部分の不純物濃度が、１×１０２０ｃｍ−３以下であることを第７の特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
また、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記１対の第２電極が不純物拡散領域で形成され、前記メモリセルが、前記第１電極をゲート電極とし、前記１対の第２電極をソース及びドレインとするＭＯＳＦＥＴ構造を有し、行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔が、前記メモリセルのソース・ドレイン間の実効チャネル長より短いことを第８の特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
また、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記１対の第２電極が不純物拡散領域で形成され、前記メモリセルが、前記第１電極をゲート電極とし、前記１対の第２電極をソース及びドレインとするＭＯＳＦＥＴ構造を有し、前記電荷保持部が、前記第１電極下に位置し、絶縁膜を介して前記第１電極及び前記１対の第２電極から絶縁された浮遊ゲートであることを第９の特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
上記第１〜第８の何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記１対の第２電極が不純物拡散領域で形成され、前記メモリセルが、前記第１電極をゲート電極とし、前記１対の第２電極をソース及びドレインとするＭＯＳＦＥＴ構造を有し、前記電荷保持部が、第１の絶縁膜と第２の絶縁膜に挟まれた電荷トラップ機能を有する絶縁膜で形成されていることを第１０の特徴とする。