(57)【要約】【課題】集積回路の多チップモジュールの静電放電保護に関する。【解決手段】ＥＳＤ損傷から保護されたりされなかったりするＩ／Ｏ回路を含む集積回路を提供する。ＥＳＤ損傷からの保護は、Ｉ／Ｏ回路の１つまたはそれ以上において、選択的に非作動にされたり、作動されたり、少しも存在しなくなったりする。使用時、集積回路は、他の集積回路に接続されて多チップモジュールを形成し、そこで、モジュール間のＩ／Ｏ回路のＥＳＤ保護が非作動にされるかまたは存在しなくなる。これは、多チップモジュールが形成されると、このＩ／Ｏ回路へのＥＳＤ損傷の見込みが減るので好都合である。蒸気の包括的な説明と以下の詳細な説明は共に、本発明の模範的なものであって制限的なものではないことが理解されるべきである。【選択図】図１Ｂ
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【特許請求の範囲】
【請求項１】
第１の入力／出力回路に接続され、前記第1の入力／出力回路を保護するように構成された第1の静電放電（ＥＳＤ）保護回路であって、前記第1の入力／出力回路はデバイスを第2のデバイスに結合するボールグリッドアレイの一部を形成する第1のＥＳＤ保護回路と、
前記デバイスの第２の入力／出力回路を保護するように構成された第２のＥＳＤ保護回路と、
前記第1のＥＳＤ保護回路を選択的にイネーブル／ディスエーブルとするように適合された回路とを含むデバイス。
【請求項２】
前記第1のＥＳＤ保護回路は、前記第2のデバイスに結合された後に、選択的にディスエーブルとされる請求項1に記載のデバイス。
【請求項３】
バッファと、
前記バッファに電気的に結合されており、選択的に電気的に前記第1のＥＳＤ保護回路に結合されるボンドパッドとを更に含み、前記第1のＥＳＤ保護回路は、電気的に前記第1のＥＳＤ保護回路を前記ボンドパッドから電気的に絶縁することによって、選択的にディスエーブルとされている、請求項１に記載のデバイス。
【請求項４】
第１の入力／出力回路に接続され、前記第1の入力／出力回路を保護するように構成された第1のＥＳＤ保護回路を提供するステップであって、前記第1の入力／出力回路は前記デバイスを第2のデバイスに結合するボールグリッドアレイの一部を形成する第1のＥＳＤ保護回路を提供するステップと、
前記デバイスの第２の入力／出力回路を保護するように構成された第２のＥＳＤ保護回路を提供するステップと、
回路を前記第1の入力／出力回路に結合するステップであって、前記回路が前記第1のＥＳＤ保護回路を選択的にイネーブル／ディスエーブルとするように構成されているステップとを含むデバイスを製造する方法。
【請求項５】
前記第1の入力／出力回路は、前記第2のデバイスに結合された後に、選択的にディスエーブルとされる請求項４に記載の方法。
【請求項６】
電気的にボンドパッドをバッファに結合するステップと、
選択的に前記第1ＥＳＤ保護回路を電気的に前記ボンドパッドに結合するステップと、を更に含み、前記第1のＥＳＤ保護回路は、前記第1のＥＳＤ保護回路を前記ボンドパッドから電気的に絶縁することによって、選択的にディスエーブルとされる方法。
【請求項７】
第1の集積回路と、
第2の集積回路とを含むマルチチップモジュールであって、
前記第2の集積回路は、
第１の入力／出力回路に接続され、前記第1の入力／出力回路を保護するように構成された第1のＥＳＤ保護回路であって、前記第1の入力／出力回路は前記第2の集積回路を前記第1の集積回路に結合するボールグリッドアレイの一部を形成する第1のＥＳＤ保護回路と、
前記第2の集積回路の第２の入力／出力回路を保護するように構成された第２のＥＳＤ保護回路と
前記第1のＥＳＤ保護回路を選択的にイネーブル／ディスエーブルとするように適合された回路とを含むマルチチップモジュール。
【請求項８】
前記第1のＥＳＤ保護回路は、前記第2の集積回路が前記第1の集積回路に結合された後に、選択的にディスエーブルとされる請求項７に記載のマルチチップモジュール。
【請求項９】
前記第2の集積回路は、
バッファと、
前記バッファに電気的に結合されており、選択的に電気的に前記第1のＥＳＤ保護回路に結合されるボンドパッドを更に含み、前記第1のＥＳＤ保護回路は、電気的に前記第1のＥＳＤ保護回路を前記ボンドパッドから電気的に絶縁することによって、選択的にディスエーブルとされている請求項７に記載のマルチチップモジュール。
【請求項１０】
前記第2のＥＳＤ保護回路が前記マルチチップモジュールを保護する、請求項７に記載のマルチチップモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路に関し、特に、多チップモジュールの静電放電保護に関する。
【０００２】
［従来の技術及び発明が解決しようとする課題］
何年もの間、半導体デバイス及びパッケージデザインの傾向は、集積レベルが常に高くなる方に向かっており、メモリ技術においては、同じチップにメモリとロジックを集積する形態を取っている。パワーモジュールとドライバ回路は、従来、ＤＲＡＭ及びＳＲＡＭデバイスの一部であり、多くのメモリデバイスデザインは、共通のチップ上にメモリアレイが埋め込まれたアプリケーション指定ロジックを有する。しかしながら、ロジック及びメモリ半導体素子は、多くの共通の特徴を持っているが、相違点もある。たとえば、ＤＲＡＭメモリ素子の重要な特徴は、ストレージキャパシタである。この素子は、最適に小さく作られており、本質的に欠陥または漏洩がない。ロジックデバイスは、比較できる素子がなく、多くのデバイス態様においてより寛容である。その結果、メモリデバイス最適化のために整えられているウェハ製造工程は、通常、ロジックデバイスにとって最適ではない。したがって、同じ半導体チップ上に異なるデバイス種類を備えるために、妥協が行なわれている。
【０００３】
“集積化または埋め込み”の他の展開は、“分散”の概念であり、ここでは、メモリデバイスは、主にメモリセルからなり、必要な支援回路は、１チップに保持されているが、“アプリケーション”ロジック及び他のトランジスタは、別のチップ上に配置されている。これらのチップは、その構成要素のサイズと種類に関して最適に処理することができる。この技術において、“集積”は、パッケージレベルで行なわれ、その成功の鍵は、チップ集積化システムより性能及びコストが優れておりかつ少なくともサイズが比較できるほどの最終製品を作るパッケージ技術である。このパッケージ技術の主候補は、フリップチップ接合及び組立てである。フリップチップ接合は、十分に開発された技術であり、プリント配線基板のような相互接続基板にさかさまに裸シリコンＩＣ金型を接合することにより特徴づけられる。いくつかの接合技術、たとえばボール接合、ボールグリッドアレイ（ＢＧＡ--ボール接合の一形態）及びハンダ隆起接合が開発されている。これらの技術により、接触面がより小さくなり、Ｉ／Ｏピッチがくつろげられ、チップ相互接続サイトでは外周アレイよりむしろ面積アレイになっている。また、リード長が減るので、電気的性能が高められる。典型的には、これらの技術における接合方法は、ハンダ接合である。
【０００４】
多チップモジュール（マルチチップモジュール）技術における最近の進歩は、チップオンチップ方法であり、ここでは、能動チップは、相互接続基板よりむしろ他の能動チップにフリップチップ接合される。チップの相対サイズが許す場合は、２個以上の小型チップを大型チップに接合することができる。ロジックチップ、たとえばデジタルシグナルプロセッサは、かなり大きく、少なくとも２個の標準的なメモリチップを入れるのに十分な足跡を有する。ロジックチップ、すなわち支持チップは、リードフレームパッケージ内に収納され、したがって、より従来的なＭＣＭパッケージのボードすなわち相互接続基板がなくなる。チップオンチップパッケージ内のチップ間相互接続回路は、典型的に、支持チップの表面に構築される。これらのパッケージの組立て中、チップ上に形成された集積回路のＩ／Ｏを静電放電から保護する必要がある。
【０００５】
静電放電（ＥＳＤ）からの集積回路の保護は、特に、トランジスタ電極寸法が縮み続けているので、重大なデザイン上の争点になっている。パッケージ端子から集積回路接合パッドへ伝導される過度に高いＥＳＤ電圧は、保護技術が採用されなければ、入力または出力回路に容易に損傷を与えることがある。集積回路における軽くドープされたドレイン（ＬＤＤ）構造と珪素化合物化されたソース／ドレイン領域の使用は、特にｎチャンネル電界効果トランジスタを使用する出力バッファにおいて、ＥＳＤ磁化率が増加すると思われる。C.Duvvury and C.Diaz,“Dynamic Gate Coupling of NMOS for Efficient Output ESD Protection"Proceedings of the IRPS(1992)による論考は、出力トランジスタのゲートを接合パッドに接続するために電界酸化物コンデンサを用いて、改善されたＥＳＤ性能を得ることができることを示している。その技術において、出力トランジスタは、ＥＳＤ電流を伝導するように作られる。しかしながら、電界酸化物コンデンサは、接合パッド上の容量的負荷を好ましくなく増加させ、より大きな出力トランジスタを必要とする。
【０００６】
多少類似した従来技術は、図６に示され、出力バッファ６１０が、接合パッド６１１に接続されている。ｎチャンネル保護トランジスタ６１３は、ＥＳＤ電流（Ｉ）を電源導体（ＶＳＳ）に伝導させるために接合パッドに接続されている。ＥＳＤ電荷は、典型的にはある設計では約１０ピコファラッドのコンデンサ６１２でトランジスタ６１３のゲートに伝導される。このＭＯＳで開始される伝導により、トランジスタ６１３は、ＥＳＤ事象の間バイポーラー動作により導通することができ、電流Ｉを流すことができる。典型的には約２キロオームの抵抗６１４は、トランジスタ６１３のゲート上の正の電荷をＶＳＳに伝導せしめ、それにより、ＥＳＤ事象の消失後トランジスタ６１３がオフになる。このように、トランジスタ６１３は、出力バッファの通常動作中導通しない。しかしながら、図６の回路は、保護トランジスタが、比較的大きなＥＳＤ電流を伝導することができるように十分に大きいことを必要とする。この要求は、出力バッファを実行するための面積を増加させる。さらに、トランジスタ６１３は、バッファ６１０に追加的な容量負荷を与え、これは、バッファがさらなる駆動能力、したがって増加したサイズを持つことを要求し、好ましくない。
【０００７】
ＥＳＤ保護を提供する多くの代替技術がある。しかしながら、これらの技術の多くは、Ｉ／Ｏバッファのために使用される場合不満足な結果を提供する。さらに、これらの技術は、多チップモジュール環境におけるＥＳＤに取り組んでいない。したがって、従来技術と関連したいくつかの問題を軽減するＥＳＤ保護技術の必要性がある。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明は、ＥＳＤ損傷から保護されたりされなかったりするＩ／Ｏ回路を含む集積回路に向けられている。ＥＳＤ損傷からの保護は、Ｉ／Ｏ回路の１つまたはそれ以上において選択的に非作動にされたり、作動されたり、少しも存在しなかったりする。使用時、集積回路は、他の集積回路に接続されて、多チップモジュールを形成し、ここでは、モジュール間のＩ／Ｏ回路のＥＳＤ保護は、非作動にされるかまたは存在しなくなる。これは、多チップモジュールが形成されると、このＩ／Ｏ回路へのＥＳＤ損傷の見込みが減るので、好都合である。上述の包括的な説明と以下の詳細な説明は共に、本発明の模範的なものであって制限的なものではないことが理解されるべきである。
【０００９】
本発明は、添付図面と共に読まれる場合の以下の詳細な説明から最も良く理解される。半導体産業における習慣にしたがって、図面の種々の特徴は縮尺されていないことが強調される。一方、種々の特徴の寸法は、明快にするために任意に拡大、縮小されている。
【発明を実施するための最良の形態】
【００１０】
簡単に言えば、本発明は、ＥＳＤ損傷から保護されたりされなかったりするＩ／Ｏ回路を含む集積回路に向けられている。ＥＳＤ損傷からの保護は、Ｉ／Ｏ回路の１つ以上において選択的に非作動にされたり、作動されたり、少しも存在しなかったりする。使用時、集積回路は、他の集積回路に接続されて、多チップモジュールを形成し、ここでは、モジュール間のＩ／Ｏ回路のＥＳＤ保護は、非作動にされるかまたは存在しなくなる。これは、多チップモジュールが形成されると、このＩ／Ｏ回路へのＥＳＤ損傷の見込みが減るので、好都合である。
【００１１】
次に図面を参照すると、同じ参照数字は同じ構成要素を指し、図１は、入力及び出力（Ｉ／Ｏ）回路２０で互いに接続されて多チップモジュールを形成する２つの集積回路５及び１０の図である。集積回路５及び１０は各々、Ｉ／Ｏ回路１５及び２０を含む。Ｉ／Ｏ回路１５及び２０は、集積回路５及び１０への損傷を防ぐ静電放電（ＥＳＤ）保護構成要素を含む。発明者は、集積回路が接続された後は、ＥＳＤ損傷からの危険の可能性が減るので、ＥＳＤ保護構成要素を無力化でき、すなわちＩ／Ｏ回路２０に提供しなくても良いことが分かった。集積回路が接続されると、接合パッド及び潜在的なＥＳＤ源を介するＩ／Ｏ回路２０間の接触が減少するので、この危険の減少が起こる。この危険は、接続された集積回路間の界面が、たとえば、成形またはポッティングコンパウンド（図示しない）で密閉されている場合、さらに減らすことができる。
【００１２】
その結果、ＥＳＤ保護構成要素は、Ｉ／Ｏ回路２０から削除するかまたは選択的に無力化することができる。前者の場合には、ＥＳＤ保護構成要素中の大きな保護構成要素を削除することができる。したがって、Ｉ／Ｏ回路２０の面積を減らすことができる。さらに、ＥＳＤ保護構成要素の容量負荷を避けることができる。ＥＳＤ保護構成要素が選択的に無力化（ディスエーブル）される場合は、Ｉ／Ｏ回路２０は、多チップモジュールの組立てに先だって保護されている。多チップが組立てられると、Ｉ／Ｏ回路２０のＥＳＤ構成要素は、選択的に無力化される。その結果、Ｉ／Ｏ回路２０の容量負荷を、集積回路５及び１０の動作中減らすことができる。いずれの場合にも、容量負荷の減少により、Ｉ／Ｏ回路は、動作的なＥＳＤ構成要素を有する典型的なＩ／Ｏ回路と比較した場合、減少した駆動レベルでまたはより高い速度でまたはその両方で動作することができる。
【００１３】
図１Ｂは、図１Ａに示されるＩ／Ｏ回路２０の一実施例である。Ｉ／Ｏ回路２０は、接合パッド１０５に接続されたＩ／Ｏバッファ１００を含む。このＩ／Ｏバッファは、従来のＩ／Ｏバッファとすることができ、接合パッドを介して信号を送受信するのに使用される。かけがえとして、Ｉ／Ｏバッファ１００は、データを送信または受信するように適応されるだけでも良い。この実施例では、Ｉ／Ｏ回路は、ＥＳＤ構成要素を含んでいない。なぜなら、集積回路５及び１０が接続された場合、ＥＳＤ損傷の見込みが減るからである。集積回路を接続する前は、保護されていないＩ／Ｏ回路２０への損傷を避けるために、集積回路の特別な取り扱いが必要である。
【００１４】
他の実施例では、Ｉ／Ｏ回路２０は、機能付与／無力化構成要素（イネーブル／ディスエーブル）１１０を介して接合パッド１０５に接続されたＥＳＤ保護構成要素１１５も含む。機能付与／無力化構成要素１１０は、接合パッド１０５をＥＳＤ保護構成要素１１５に電気的に接続するように働く。機能付与／無力化構成要素１１０は、接合パッド１０５とＥＳＤ保護構成要素１１５間の電気的相互接続を提供する可融リンク（ｆｕｓｅｄ  ｌｉｎｋ）とすることができる。ＥＳＤ保護構成要素１１５は、それが配置された集積回路のＥＳＤ保護を提供する。ヒューズは、レーザまたは大電流または他の周知の技術で切ることができる。集積回路における可融リンクの製作及び使用は周知であり、したがって、ここではさらに詳細には説明されない。このような従来の可融リンクは、本発明のこの実施例における使用に適している。ヒューズは、集積回路が多チップモジュールを形成するように接続される前または接続された後に切断することができる。その結果、ＥＳＤ保護構成要素１１５の容量及び抵抗負荷は、動作中Ｉ／Ｏバッファに影響を与えない。
【００１５】
集積回路５は、組立てられた多チップモジュールを損傷から保護するためのＩ／Ｏ回路１５も含む。図１Ｃに示されるように、Ｉ／Ｏ回路１５は、接合パッド１３５に接続されたＩ／Ｏバッファ１３０を含む。接合パッド１３５は、ＥＳＤ保護構成要素１４０に接続されている。これらの構成要素は各々、機能付与／無力化構成要素が削除されたことを除いて，Ｉ／Ｏ回路２０の構成要素と同じものとすることができる。かけがえとして、Ｉ／Ｏ回路１５は、ＥＳＤ構成要素、バッファ及び接合パッドを含む多数の従来のＩ／Ｏ回路のうちのいずれか１つとすることができる。
【００１６】
図２Ａは、Ｉ／Ｏ回路の他の実施例を示す。この実施例では、ｎチャンネル保護トランジスタ２１３は、機能付与／無力化回路２１５を介して接合パッド１３５に接続され、ＥＳＤ電流（Ｉ）を電源導体（ＶＳＳ）に伝導する。ＥＳＤ電圧は、典型的には約１０ピコファラッドのコンデンサ２１２でトランジスタ２１３のゲートに伝導される。この伝導により、トランジスタ２１３は導通して、ＥＳＤ事象の間バイポーラー動作をトリガすることができ、放電電流Ｉを流すことができる。典型的には約２キロオームの抵抗２１４は、トランジスタ２１３のゲートの正の電荷をＶＳＳに伝導せしめ、それにより、バイポーラー動作が作動された後トランジスタ２１３がオフになる。これは、ＭＯＳデバイス自体を含む集積回路内の他の回路ばかりでなく、バッファ２１０も保護する。
【００１７】
機能付与／無力化回路２１５は、制御信号に応じて、接合パッド２１１からＥＳＤ保護構成要素を電気的に切り離す。機能付与／無力化回路２１５は、制御信号に応じてとばされる可融リンクとすることができる。したがって、ＥＳＤ保護構成要素を接合パッド２１１から永久に分離する。かけがえとして、機能付与／無力化回路は、制御信号に応じてＥＳＤ保護回路を分離する回路を含むことができる。たとえば、機能付与／無力化回路２１５は、ＥＳＤ構成要素を接合パッド２１５に電気的に接続したり切り離したりするスイッチまたはスイッチ網とすることができる。この場合には、スイッチまたはスイッチ網は、集積回路に電源が供給されない時に、集積回路がＥＳＤ損傷から保護されるように実行される。換言すれば、ＥＳＤ保護デバイスは、集積回路に電源が供給されない時に、接合パッド２１１に接続される。
【００１８】
さらに他の実施例において、機能付与／無力化回路２１５は、指定された条件に応じてＥＳＤ保護構成要素を電気的に分離することができる。この条件は、集積回路のパワーアップ、多チップモジュールを形成するための集積回路の相互接続、試験、焼き付けなどを含む。たとえば、集積回路が給電された時、制御信号は、機能付与／無力化回路２１５を、ＥＳＤ構成要素から接合パッド２１１を電気的に分離せしめるように作動させることができる。また、制御信号は、集積回路への外部入力または指定された試験手順に応じて発生させることができる。この条件は、ある時間に集積回路のＥＳＤ保護に機能付与しかつ他の時間にＥＳＤ保護を無力化するように選択することができる。たとえば、この条件は多チップモジュールの組立てとすることができ、この場合、ＥＳＤ保護は、組立て前に機能付与され、組立て後に無力化される。
【００１９】
図２Ｂは、制御信号を発生する一実施例を示す。図２Ｂに示される回路は，Ｉ／Ｏ回路２０を含む集積回路内に配置される。この実施例では、外部入力信号が、ＪＴＡＧインターフェース等の外部インターフェース２２０を介して集積回路に供給される。この入力信号は、集積回路５及び１０の焼き付けまたは試験中に供給される。かけがえとして、制御回路２２２が、集積回路のパワーアップに基づいて制御信号を発生する処理を開始することができる。いずれの場合にも、制御回路は、メモリ２２４にアクセスして、ＥＳＤ保護構成要素のうちのどれか１つまたはそれぞれが無力化されるのを決定することができる。それに応じて、制御信号が発生し、関連するＥＳＤ保護回路を無力化する。
【００２０】
図３は、本発明の一実施例による多チップモジュールを形成する処理を示す。ステップ３００で、第１の集積回路５が、第２の集積回路１０に接合される。接合された集積回路は図４に示される。集積回路は、ボールグリッドアレイを形成するハンダボール４１０を用いて接続される。集積回路を接続する処理は、フライ（Ｆｒｙｅ）等に発行された、チップオンチップＩＣパッケージと題する米国特許第５，８９８，２２３号に示されている。この特許は、参照によここに含まれる。次いで、ステップ３０５で、第１及び第２の集積回路のＥＳＤ保護構成要素のうちの少なくともいくつかが無力化される。その結果、集積回路５及び１０間のＩ／Ｏ回路は、増加した速度でまたはより高い駆動レベルでまたはその両方で動作することができる。
【００２１】
図５は、多チップモジュールを形成する他の処理例を示す。ステップ５００で、第１の集積回路には、第１のタイプのＥＳＤ保護構成要素が備えられる。ステップ５０５で、第１及び第２のタイプのＥＳＤ保護構成要素が、第２の集積回路に備えられる。第１のタイプのＥＳＤ保護構成要素は、たとえば、図１Ｂに示される。第２のタイプのＥＳＤ保護構成要素は、たとえば、図１Ｃに示される。ステップ５１０で、第１及び第２の集積回路は、互いに接続され、多チップモジュールが形成される。次いでステップ５１５で、第１のタイプのＥＳＤ保護構成要素のうちの少なくとも１つが無力化される。換言すれば、この１つのＥＳＤ構成要素は、Ｉ／Ｏ回路のＥＳＤ構成要素の容量及び抵抗の影響が減少するように分離される。
【００２２】
ここでは、２つの集積回路に関する実施例が説明されたが、１つまたはそれ以上の集積回路に、図１に示されるＩ／Ｏ回路が備えられても良い。また、いくつかのＥＳＤ回路及びバッファが、実施例に関して説明されたが、これらの構成要素は、開示された実施例に制限されるべきではない。さらに、本発明は、模範的な実施例に関して説明されたが、これらの実施例に限らない。むしろ、付随の請求項は、本発明の真の精神及び範囲から逸脱することなく当業者により行なわれ得る本発明の他の変形及び実施例を含むように解釈されるべきである。
【図面の簡単な説明】
【００２３】
【図１Ａ】本発明の一実施例による２つの集積回路の図である。
【図１Ｂ】本発明の一実施例による入力／出力（Ｉ／Ｏ）回路のブロック図である。
【図１Ｃ】Ｉ／Ｏ回路のブロック図である。
【図２Ａ】本発明の一実施例による他のＩ／Ｏ回路のブロック図である。
【図２Ｂ】本発明の一実施例にしたがって制御信号を発生する構成要素のブロック図である。
【図３】本発明の他の実施例を説明するのに役立つフローチャート図である。
【図４】本発明の一実施例による多チップモジュールの図である。
【図５】本発明の他の実施例を説明するのに役立つフローチャート図である。
【図６】従来技術によるＩ／Ｏ回路のブロック図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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