(57)【要約】【課題】  内部回路に供給される高電位側電源が未投入の場合でも、出力バッファ回路の誤動作や貫通電流の発生を抑制する。【解決手段】  半導体集積回路１には、内部回路部１１、出力バッファ回路部１２、及び出力レベル制御部３が設けられている。内部回路部１１には第１の高電位側電源Ｖｄｄ１が供給され、出力バッファ回路部１２には第２の高電位側電源が供給される。第１の高電位側電源Ｖｄｄ１が未投入、第２の高電位側電源Ｖｄｄ２が投入の場合、出力レベル制御部３は出力バッファ回路部１２から出力される出力信号ＯＵＴを所定のレベルに制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
内部回路部に供給される第１の高電位側電源と、
前記第１の高電位側電源よりも高電位の第２の高電位側電源側に設けられた第１のトランジスタと、低電位側電源側に設けられた第２のトランジスタとから構成される出力バッファと、
前記第１の高電位側電源が未投入で、且つ前記第２の高電位側電源が投入されている場合、前記出力バッファの出力信号を所定のレベルに制御する制御信号を出力する出力レベル制御部と、
を具備することを特徴とする出力バッファ回路。
【請求項２】
内部回路部に供給される第１の高電位側電源と、
前記第１の高電位側電源よりも高電位の第２の高電位側電源が供給され、前記内部回路部から出力される第１の信号を入力し、前記第１の信号をレベルシフトする第１のレベルシフト回路と、
前記第２の高電位側電源が供給され、前記内部回路部から出力される第２の信号を入力し、前記第２の信号をレベルシフトする第２のレベルシフト回路と、
前記第２の高電位側電源側に設けられ、前記第１のレベルシフト回路から出力される信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する第１のトランジスタと、低電位側電源側に設けられ、前記第２のレベルシフト回路から出力される信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する第２のトランジスタとから構成される出力バッファと、
前記第１の高電位側電源が供給され、入力側が前記低電位側電源に接続された第１のインバータと、前記第２の高電位側電源側に設けられた抵抗、及び前記低電位側電源側に設けられた第３のトランジスタから構成され、前記第３のトランジスタのゲートに前記第１のインバータの出力信号が入力される第２のインバータとを有し、前記第１の高電位側電源が未投入で、且つ前記第２の高電位側電源が投入されている場合、前記出力バッファの出力信号を所定のレベルに制御する制御信号を前記第１及び第２のレベルシフト回路に出力する出力レベル制御部と、
を具備することを特徴とする出力バッファ回路。
【請求項３】
前記所定のレベルとは、“Ｌｏｗ”であることを特徴とする請求項１又は２に記載の出力バッファ回路。
【請求項４】
前記所定のレベルとは、“Ｈｉｇｈ”であることを特徴とする請求項１又は２に記載の出力バッファ回路。
【請求項５】
前記所定のレベルとは、“Ｈｚ”であることを特徴とする請求項１又は２に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内部に供給される電源電圧と異なる電源電圧が供給される出力バッファ回路に係り、特に最終段の出力バッファにＭＯＳトランジスタを用いた出力バッファ回路に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化、低電圧動作化、及び高集積度化の進展に伴い、ＳｏＣ（System  on  a  Chip）やメモリ・ロジック混載ＬＳＩなどに搭載される電源の種類が増加している。一般に、ＳｏＣ（System  on  a  Chip）やメモリ・ロジック混載ＬＳＩの内部に設けられるロジック回路、メモリなどに供給される電源電圧は、入力バッファ回路、出力バッファ回路、入出力バッファ回路、或いはアナログ回路に供給される電源電圧よりも低く設定されている。そして、通常動作時、外部から入力された信号が入力バッファ回路でレベルシフト（降圧）され、その信号が内部回路で信号処理される。信号処理された信号は出力バッファ回路でレベルシフト（昇圧）されて外部に出力される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されている出力バッファ回路では、内部回路部に供給される第１の高電位側電源と、出力バッファ回路に供給される第２の高電位側電源とが投入（“ＯＮ”）されている場合には、入力信号が制御信号にもとづいて内部回路部で信号処理され、その信号が出力バッファ回路に入力されて“Ｌｏｗ”レベル或いは“Ｈｉｇｈ”レベルの信号が出力される。
【０００４】
ところが、内部回路部に供給される第１の高電位側電源が未投入（“ＯＦＦ”）で、出力バッファ回路に供給される第２の高電位側電源が投入（“ＯＮ”）されている場合には、出力バッファ回路の最終段の出力バッファを構成する高電位側電源側に設けられたＭＯＳトランジスタと低電位側電源側に設けられたＭＯＳトランジスタとが共に“ＯＮ”して貫通電流が発生したり、或いは出力バッファ回路の出力レベルが不安定となり所定のレベルを維持できないという問題点がある。このような貫通電流が発生した場合、出力バッファ回路などの損傷や破壊が発生する可能性がある。また、出力バッファ回路の出力レベルが不安定の場合、その信号を入力する半導体集積回路の誤動作が発生する可能性がある。
【特許文献１】特開２００３−１５２５１４号公報（頁３３、図４５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、内部回路に供給される高電位側電源が未投入の場合でも、誤動作や貫通電流の発生のない出力バッファ回路を提供する。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の出力バッファ回路は、内部回路部に供給される第１の高電位側電源と、前記第１の高電位側電源よりも高電位の第２の高電位側電源側に設けられた第１のトランジスタと、低電位側電源側に設けられた第２のトランジスタとから構成される出力バッファと、前記第１の高電位側電源が未投入で、且つ前記第２の高電位側電源が投入されている場合、前記出力バッファの出力信号を所定のレベルに制御する制御信号を出力する出力レベル制御部とを具備することを特徴とする。
【０００７】
更に、上記目的を達成するために、本発明の他態様の出力バッファ回路は、内部回路部に供給される第１の高電位側電源と、前記第１の高電位側電源よりも高電位の第２の高電位側電源が供給され、前記内部回路部から出力される第１の信号を入力し、前記第１の信号をレベルシフトする第１のレベルシフト回路と、前記第２の高電位側電源が供給され、前記内部回路部から出力される第２の信号を入力し、前記第２の信号をレベルシフトする第２のレベルシフト回路と、前記第２の高電位側電源側に設けられ、前記第１のレベルシフト回路から出力される信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する第１のトランジスタと、低電位側電源側に設けられ、前記第２のレベルシフト回路から出力される信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する第２のトランジスタとから構成される出力バッファと、前記第１の高電位側電源が供給され、入力側が前記低電位側電源に接続された第１のインバータと、前記第２の高電位側電源側に設けられた抵抗、及び前記低電位側電源側に設けられた第３のトランジスタから構成され、前記第３のトランジスタのゲートに前記第１のインバータの出力信号が入力される第２のインバータとを有し、前記第１の高電位側電源が未投入で、且つ前記第２の高電位側電源が投入されている場合、前記出力バッファの出力信号を所定のレベルに制御する制御信号を前記第１及び第２のレベルシフト回路に出力する出力レベル制御部とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、内部回路に供給される高電位側電源が未投入の場合でも、誤動作や貫通電流の発生のない出力バッファ回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る出力バッファ回路について、図面を参照して説明する。図１はＳｏＣ（System  on  a  Chip）としての半導体集積回路を示す回路図である。本実施例では高電位側電源側にＰｃｈ  ＭＯＳトランジスタ、及び低電位側電源側にＮｃｈ  ＭＯＳトランジスタを有する出力バッファを用いている。
【００１１】
図１に示すように、半導体集積回路１には、内部回路部１１、出力バッファ回路部１２、及び出力レベル制御部３が設けられている。なお、ＳｏＣとしての半導体集積回路１には、入力部、メモリ部及びアナログ部等が設けられているが図示及び説明は省略する。
【００１２】
内部回路部１１は、インバータＩＶ２１乃至２５、２入力ＮＡＮＤ回路ＮＤ２１、及び２入力ＮＯＲ回路ＮＲ２１から構成され、第１の高電位側電源Ｖｄｄ１が供給され、入力信号ＩＮを入力して制御信号ＥＮにもとづいて信号処理を行う。
【００１３】
インバータＩＶ２１は、入力端子Ｐｉｎから出力される入力信号ＩＮを入力し、その信号の反転信号をノードＮ２１から出力する。インバータＩＶ２２は、制御端子Ｐｅｎから出力される制御信号ＥＮを入力し、その信号の反転信号をノードＮ２２から出力する。インバータＩＶ２３は、ノードＮ２２の信号を入力し、その信号の反転信号をノードＮ２３から出力する。
【００１４】
２入力ＮＯＲ回路ＮＲ２１は、ノード２１及びノードＮ２３の信号を入力し、論理演算した信号をノード２４から出力する。インバータＩＶ２４は、ノードＮ２４の信号を入力し、その信号の反転信号をノードＮ２５から出力する。
【００１５】
２入力ＮＡＮＤ回路は、ノード２１及びノードＮ２２の信号を入力し、論理演算した信号をノード２６から出力する。インバータＩＶ２５は、ノードＮ２６の信号を入力し、その信号の反転信号をノードＮ２７から出力する。
【００１６】
出力バッファ回路部１２は、第１のレベルシフト回路ＬＳ２１、第２のレベルシフト回路ＬＳ２２、インバータＩＶ３０、インバータＩＶ３１、及び出力バッファ２から構成され、第１の高電位側電源Ｖｄｄ１よりも電圧の高い第２の高電位側電源Ｖｄｄ２が供給され、内部回路部１１から出力された信号を入力してレベルシフト（昇圧）した信号を出力端子Ｐｏｕｔに出力する。
【００１７】
第１のレベルシフト回路ＬＳ２１は、Ｐｃｈ  ＭＯＳトランジスタＭＰ２１、Ｐｃｈ  ＭＯＳトランジスタＭＰ２２、及びＮｃｈ  ＭＯＳトランジスタＭＮ２１乃至２６から構成されている。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１８】
Ｐｃｈ  ＭＯＳトランジスタＭＰ２１は、ソースが第２の高電位側電源Ｖｄｄ２に接続され、ゲートがノードＮ３２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＭＮ２１は、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰ２１のドレインに接続され、ゲートにノードＮ３０の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＭＮ２２は、ドレインがＮｃｈ  ＭＯＳトランジスタＭＮ２１のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ２４の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＭＮ２３は、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰ２１のドレイン及びＮｃｈ  ＭＯＳトランジスタＭＮ２１のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートが低電位側電源Ｖｓｓに接続され、常に“ＯＦＦ”している。
【００１９】
Ｐｃｈ  ＭＯＳトランジスタＭＰ２２は、ソースが第２の高電位側電源Ｖｄｄ２に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＭＰ２１のドレイン、Ｎｃｈ  ＭＯＳトランジスタＭＮ２１のドレイン、及びＮｃｈ  ＭＯＳトランジスタＭＮ２３のドレインに接続され、ドレインがノードＮ３２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＭＮ２４は、ドレインがノードＮ３２に接続され、ゲートが第２の高電位側電源Ｖｄｄ２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＭＮ２５は、ドレインがＮｃｈ  ＭＯＳトランジスタＭＮ２４のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ２５の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＭＮ２６は、ドレインがノードＮ３２に接続され、ゲートにノードＮ３１の信号が入力され、ソースが低電位側電源Ｖｓｓに接続されている。
【００２０】
第２のレベルシフト回路ＬＳ２２は、Ｐｃｈ  ＭＯＳトランジスタＭＰ２３、Ｐｃｈ  ＭＯＳトランジスタＭＰ２４、及びＮｃｈ  ＭＯＳトランジスタＭＮ２７乃至３２から構成されている。
【００２１】
Ｐｃｈ  ＭＯＳトランジスタＭＰ２３は、ソースが第２の高電位側電源Ｖｄｄ２に接続され、ゲートがノードＮ３４に接続されている。Ｎｃｈ  ＭＯＳトランジスタＭＮ２７は、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰ２３のドレインに接続され、ゲートにノードＮ３０の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＭＮ２８は、ドレインがＮｃｈ  ＭＯＳトランジスタＭＮ２７のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ２６の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＭＮ２９は、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰ２３のドレイン及びＮｃｈ  ＭＯＳトランジスタＭＮ２７のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートが低電位側電源Ｖｓｓに接続され、常に“ＯＦＦ”している。
【００２２】
Ｐｃｈ  ＭＯＳトランジスタＭＰ２４は、ソースが第２の高電位側電源Ｖｄｄ２に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＭＰ２３のドレイン、Ｎｃｈ  ＭＯＳトランジスタＭＮ２７のドレイン、及びＮｃｈ  ＭＯＳトランジスタＭＮ２９のドレインに接続され、ドレインがノードＮ３４に接続されている。Ｎｃｈ  ＭＯＳトランジスタＭＮ３０は、ドレインがノードＮ３４に接続され、ゲートが第２の高電位側電源Ｖｄｄ２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＭＮ３１は、ドレインがＮｃｈ  ＭＯＳトランジスタＭＮ３０のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ２７の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＭＮ３２は、ドレインがノードＮ３４に接続され、ゲートにノードＮ３１の信号が入力され、ソースが低電位側電源Ｖｓｓに接続されている。
【００２３】
インバータＩＶ３０は、第１のレベルシフト回路ＬＳ２１の出力信号であるノードＮ３２の信号を入力し、その信号の反転信号をノードＮ３３から出力する。インバータＩＶ３１は、第２のレベルシフト回路ＬＳ２２の出力信号であるノードＮ３４の信号を入力し、その信号の反転信号をノードＮ３５から出力する。
【００２４】
出力バッファ２は、Ｐｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２１及びＮｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２２から構成され、出力信号ＯＵＴを出力端子Ｐｏｕｔに出力する。
【００２５】
出力バッファトランジスタＭＢ２１は、ソースが第２の高電位側電源Ｖｄｄ２に接続され、ドレインがノードＮ３６に接続され、ゲートにノードＮ３３の信号が入力される。出力バッファトランジスタＭＢ２２は、ドレインがノードＮ３６に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ３５の信号が入力される。
【００２６】
出力レベル制御部３は、インバータＩＶ２６乃至２９から構成され、第１の高電位側電源Ｖｄｄ１が未投入（“ＯＦＦ”）、第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）された場合に出力バッファ回路部１２の出力レベルを制御する。
【００２７】
インバータＩＶ２６は、第１の高電位側電源Ｖｄｄ１が供給され、入力側が低電位側電源Ｖｓｓに接続され、第１の高電位側電源Ｖｄｄ１が投入（“ＯＮ”）されるとノード２８から“Ｈｉｇｈ”レベルの信号が出力される。
【００２８】
インバータＩＶ２７は、抵抗Ｒ１及びＮｃｈ  ＭＯＳトランジスタＭＮ３３から構成されている。抵抗Ｒ１は一端が第２の高電位側電源Ｖｄｄ２に接続され、他端がノードＮ２９に接続されている。Ｎｃｈ  ＭＯＳトランジスタＭＮ３３は、ドレインがノードＮ２９に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ２８の信号が入力される。ここで、インバータＩＶ２７は、ノードＮ２８の信号が“Ｈｉｇｈ”レベル（第１の高電位側電源Ｖｄｄ１が投入時）のときにノードＮ２９から“Ｌｏｗ”レベルの信号を出力し、第１の高電位側電源Ｖｄｄ１が未投入で第２の高電位側電源が投入時に、ノードＮ２９から“Ｈｉｇｈ”レベルの信号を出力する。
【００２９】
インバータＩＶ２８は、ノードＮ２９の信号を入力し、その信号の反転信号をノードＮ３０から出力する。インバータＩＶ２９は、ノードＮ３０の信号を入力し、その信号の反転信号をノードＮ３１から出力する。
【００３０】
ここで、出力バッファ回路部１２と出力レベル制御部３は、出力バッファ回路として動作して出力信号ＯＵＴを所定のレベルに設定する。
【００３１】
次に、半導体集積回路の出力バッファ回路の動作について図２を参照して説明する。図２は半導体集積回路の出力バッファ回路の動作を示す図で、図２（ａ）は出力レベル制御部の動作を示す図、図２（ｂ）は出力バッファの動作を示す図である。
【００３２】
図２（ａ）に示すように、出力レベル制御部３は、第１の高電位側電源Ｖｄｄ１が未投入（“ＯＦＦ”）、第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）の場合、インバータＩＶ２６が動作しないので、インバータＩＶ２７のＮｃｈ  ＭＯＳトランジスタＭＮ３３が“ＯＦＦ”となり、ノードＮ２９の信号レベルが“Ｈｉｇｈ”、ノードＮ３０の信号レベルが“Ｌｏｗ”、ノードＮ３１の信号レベルが“Ｈｉｇｈ”、となる。
【００３３】
このノードＮ３１の“Ｈｉｇｈ”レベルの信号が第１のレベルシフト回路ＬＳ２１のＮｃｈ  ＭＯＳトランジスタＭＮ２６のゲート、及び第２のレベルシフト回路ＬＳ２２のＮｃｈ  ＭＯＳトランジスタＭＮ３２のゲートにそれぞれ入力され、Ｎｃｈ  ＭＯＳトランジスタＭＮ２６及びＮｃｈ  ＭＯＳトランジスタＭＮ３２が“ＯＮ”する。
【００３４】
このため、ノード３２及びノード３４の信号レベルが“Ｌｏｗ”となり、出力レベル制御部３が第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２の出力レベルを “Ｌｏｗ”に制御することになる。
【００３５】
一方、第１の高電位側電源Ｖｄｄ１及び第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）される通常動作の場合、インバータＩＶ２６が“ＯＮ”し、ノードＮ２８の信号レベルが“Ｈｉｇｈ”となる。そして、インバータＩＶ２７のＮｃｈ  ＭＯＳトランジスタＭＮ３３が“ＯＮ”し、ノードＮ２９の信号レベルが“Ｌｏｗ”、ノードＮ３０の信号レベルが“Ｈｉｇｈ”、ノードＮ３１の信号レベルが“Ｌｏｗ”となる。
【００３６】
このノードＮ３０の“Ｈｉｇｈ”レベルの信号が第１のレベルシフト回路ＬＳ２１のＮｃｈ  ＭＯＳトランジスタＭＮ２１のゲート、及び第２のレベルシフト回路ＬＳ２２のＮｃｈ  ＭＯＳトランジスタＭＮ２７のゲートにそれぞれ入力され、Ｎｃｈ  ＭＯＳトランジスタＭＮ２１のゲート、及びＮｃｈ  ＭＯＳトランジスタＭＮ２７が“ＯＮ”する。ノードＮ３１の“Ｌｏｗ”レベルの信号が第１のレベルシフト回路ＬＳ２１のＮｃｈ  ＭＯＳトランジスタＭＮ２６のゲート、及び第２のレベルシフト回路ＬＳ２２のＮｃｈ  ＭＯＳトランジスタＭＮ３２のゲートにそれぞれ入力され、Ｎｃｈ  ＭＯＳトランジスタＭＮ２６及びＮｃｈ  ＭＯＳトランジスタＭＮ３２は“ＯＮ”しない。
【００３７】
これにより、第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２は動作可能となり、通常動作時、出力レベル制御部３は第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２の出力レベルを制御しないことになる。
【００３８】
図２（ｂ）に示すように、第１の高電位側電源Ｖｄｄ１が未投入（“ＯＦＦ”）、第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）の場合、出力レベル制御部３の信号（ノードＮ３１の“Ｈｉｇｈ”レベルの信号）にもとづいて、ノードＮ３３及びノードＮ３５の信号レベルが“Ｈｉｇｈ”となる。
【００３９】
このため、Ｐｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２１が“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２２が“ＯＮ”するので出力信号ＯＵＴは“Ｌｏｗ”レベルとなる。
【００４０】
一方、第１の高電位側電源Ｖｄｄ１及び第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）される通常動作の場合、出力レベル制御部３は第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２の出力レベルを制御しない。
【００４１】
このため、制御信号ＥＮが“Ｌｏｗ”レベル、入力信号ＩＮが“Ｌｏｗ”レベルの場合、ノードＮ３３の信号レベルが“Ｈｉｇｈ”、ノードＮ３５の信号レベルが“Ｈｉｇｈ”となる。このため、Ｐｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２１が“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２２が“ＯＮ”するので出力信号ＯＵＴは“Ｌｏｗ”レベルとなる。
【００４２】
制御信号ＥＮが“Ｌｏｗ”レベル、入力信号ＩＮが“Ｈｉｇｈ”レベルの場合、ノードＮ３３の信号レベルが“Ｌｏｗ”、ノードＮ３５の信号レベルが“Ｌｏｗ”となる。このため、Ｐｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２１が“ＯＮ”し、Ｎｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２２が“ＯＦＦ”するので出力信号ＯＵＴは“Ｈｉｇｈ”レベルとなる。
【００４３】
一方、制御信号ＥＮが“Ｈｉｇｈ”レベルの場合、入力信号ＩＮが“Ｈｉｇｈ”レベル或いは“Ｌｏｗ”レベルによらず、ノードＮ３３の信号レベルが“Ｈｉｇｈ”、ノードＮ３５の信号レベルが“Ｌｏｗ”となる。このため、Ｐｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２１が“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２２が“ＯＦＦ”するので出力信号ＯＵＴはハイインピーダンスである“Ｈｚ”レベルとなる。
【００４４】
上述したように、本実施例の出力バッファ回路では、第１のレベルシフト回路ＬＳ２１、第２のレベルシフト回路ＬＳ２２、インバータＩＶ３０、インバータＩＶ３１、及び出力バッファ２から構成され、第１の高電位側電源Ｖｄｄ１よりも電圧の高い第２の高電位側電源Ｖｄｄ２が供給される出力バッファ回路部１２と、第１の高電位側電源Ｖｄｄ１が供給されるインバータＩＶ２６、第２の高電位側電源Ｖｄｄ２が供給されるインバータＩＶ２７乃至２９から構成される出力レベル制御部３とが設けられている。第１の高電位側電源Ｖｄｄ１が未投入、第２の高電位側電源Ｖｄｄ２が投入の場合、出力レベル制御部３は、第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２の動作を制御する制御信号を出力し、出力バッファトランジスタＭＢ２１を“ＯＦＦ”させ、出力バッファトランジスタＭＢ２２を“ＯＮ”させて出力信号ＯＵＴを“Ｌｏｗ”レベルに設定する。
【００４５】
このため、第１の高電位側電源Ｖｄｄ１が未投入、第２の高電位側電源Ｖｄｄ２が投入の場合でも、出力バッファトランジスタＭＢ２１及び出力バッファトランジスタＭＢ２が共に“ＯＮ”するときに出力バッファ２に流れる貫通電流を抑制でき、出力バッファ２の出力レベルが不安定になることを抑制することができる。したがって、貫通電流による出力バッファ回路などの損傷や破壊を抑制でき、出力レベルが不安定な出力バッファ２の信号が入力された場合に発生する半導体集積回路の誤動作を抑制することができる。
【００４６】
なお、本実施例では、ゲート絶縁膜にシリコン酸化膜を用いたＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタを用いているが、シリコン酸化膜を窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）を用いたＰｃｈ  ＭＩＳトランジスタ及びＮｃｈ  ＭＩＳトランジスタを用いてもよい。
【実施例２】
【００４７】
次に、本発明の実施例２に係る出力バッファ回路について、図面を参照して説明する。図３は半導体集積回路を示す回路図である。本実施例では第２の高電位側電源が投入され、第１の高電位側電源が未投入のとき出力バッファの出力レベルが“Ｈｉｇｈ”レベルに設定される。
【００４８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４９】
図３に示すように、半導体集積回路１ａには、内部回路部１１、出力バッファ回路部１２ａ、及び出力レベル制御部３が設けられている。
【００５０】
出力バッファ回路部１２ａには、第１のレベルシフト回路ＬＳ２１ａ、第２のレベルシフト回路ＬＳ２２ａ、インバータＩＶ３０、インバータＩＶ３１、及び出力バッファ２から構成されている。
【００５１】
第１のレベルシフト回路ＬＳ２１ａは、Ｐｃｈ  ＭＯＳトランジスタＭＰ２１、Ｐｃｈ  ＭＯＳトランジスタＭＰ２２、及びＮｃｈ  ＭＯＳトランジスタＭＮ２１乃至２６から構成されている。
【００５２】
Ｎｃｈ  ＭＯＳトランジスタＭＮ２１は、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰ２１のドレインに接続され、ゲートが第２の高電位側電源Ｖｄｄ２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＭＮ２３は、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰ２１のドレイン及びＮｃｈ  ＭＯＳトランジスタＭＮ２１のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ３１の信号が入力される。
【００５３】
Ｎｃｈ  ＭＯＳトランジスタＭＮ２４は、ドレインがノードＮ３２に接続され、ゲートにノードＮ３０の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＭＮ２６は、ドレインがノードＮ３２に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートが低電位側電源Ｖｓｓに接続され、常に“ＯＦＦ”している。
【００５４】
第２のレベルシフト回路ＬＳ２２ａは、Ｐｃｈ  ＭＯＳトランジスタＭＰ２３、Ｐｃｈ  ＭＯＳトランジスタＭＰ２４、及びＮｃｈ  ＭＯＳトランジスタＭＮ２７乃至３２から構成されている。
【００５５】
Ｎｃｈ  ＭＯＳトランジスタＭＮ２７は、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰ２３のドレインに接続され、ゲートが第２の高電位側電源Ｖｄｄ２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＭＮ２９は、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰ２３のドレイン及びＮｃｈ  ＭＯＳトランジスタＭＮ２７のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ３１の信号が入力される。
【００５６】
Ｎｃｈ  ＭＯＳトランジスタＭＮ３０は、ドレインがノードＮ３４に接続され、ゲートにノードＮ３０の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＭＮ３２は、ドレインがノードＮ３４に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートが低電位側電源Ｖｓｓに接続され、常に“ＯＦＦ”している。
【００５７】
次に、半導体集積回路の出力バッファ回路の動作について図４を参照して説明する。図４は半導体集積回路の出力バッファ回路の動作を示す図で、図４（ａ）は出力レベル制御部の動作を示す図、図４（ｂ）は出力バッファの動作を示す図である。
【００５８】
図４（ａ）に示すように、出力レベル制御部３は、第１の高電位側電源Ｖｄｄ１が未投入（“ＯＦＦ”）、第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）の場合、インバータＩＶ２６が動作しないので、インバータＩＶ２７のＮｃｈ  ＭＯＳトランジスタＭＮ３３が“ＯＦＦ”となり、ノードＮ２９の信号レベルが“Ｈｉｇｈ”、ノードＮ３０の信号レベルが“Ｌｏｗ”、ノードＮ３１の信号レベルが“Ｈｉｇｈ”、となる。
【００５９】
このノードＮ３１の“Ｈｉｇｈ”レベルの信号が第１のレベルシフト回路ＬＳ２１のＮｃｈ  ＭＯＳトランジスタＭＮ２３のゲート、及び第２のレベルシフト回路ＬＳ２２のＮｃｈ  ＭＯＳトランジスタＭＮ２９のゲートにそれぞれ入力され、Ｎｃｈ  ＭＯＳトランジスタＭＮ２３及びＮｃｈ  ＭＯＳトランジスタＭＮ２９が“ＯＮ”し、Ｐｃｈ  ＭＯＳトランジスタＭＰ２２及びＰｃｈ  ＭＯＳトランジスタＭＰ２４が“ＯＮ”する。
【００６０】
このため、ノード３２及びノード３４の信号レベルが“Ｈｉｇｈ”となり、出力レベル制御部３が第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２の出力レベルを “Ｈｉｇｈ”に制御することになる。
【００６１】
一方、第１の高電位側電源Ｖｄｄ１及び第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）される通常動作の場合、インバータＩＶ２６が“ＯＮ”し、ノードＮ２８の信号レベルが“Ｈｉｇｈ”となる。そして、インバータＩＶ２７のＮｃｈ  ＭＯＳトランジスタＭＮ３３が“ＯＮ”し、ノードＮ２９の信号レベルが“Ｌｏｗ”、ノードＮ３０の信号レベルが“Ｈｉｇｈ”、ノードＮ３１の信号レベルが“Ｌｏｗ”となる。
【００６２】
このノードＮ３０の“Ｈｉｇｈ”レベルの信号が第１のレベルシフト回路ＬＳ２１のＮｃｈ  ＭＯＳトランジスタＭＮ２４のゲート、及び第２のレベルシフト回路ＬＳ２２のＮｃｈ  ＭＯＳトランジスタＭＮ３０のゲートにそれぞれ入力され、Ｎｃｈ  ＭＯＳトランジスタＭＮ２４及びＮｃｈ  ＭＯＳトランジスタＭＮ３０が“ＯＮ”する。ノードＮ３１の“Ｌｏｗ”レベルの信号が第１のレベルシフト回路ＬＳ２１のＮｃｈ  ＭＯＳトランジスタＭＮ２３のゲート、及び第２のレベルシフト回路ＬＳ２２のＮｃｈ  ＭＯＳトランジスタＭＮ２９のゲートにそれぞれ入力され、Ｎｃｈ  ＭＯＳトランジスタＭＮ２３及びＮｃｈ  ＭＯＳトランジスタＭＮ２９は“ＯＮ”しない。
【００６３】
これにより、第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２は動作可能となり、通常動作時、出力レベル制御部３は第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２の出力レベルを制御しないことになる。
【００６４】
図４（ｂ）に示すように、第１の高電位側電源Ｖｄｄ１が未投入（“ＯＦＦ”）、第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）の場合、出力レベル制御部３の信号（ノードＮ３１の“Ｈｉｇｈ”レベルの信号）にもとづいて、ノードＮ３３及びノードＮ３５の信号レベルが“Ｌｏｗ”となる。
【００６５】
このため、Ｐｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２１が“ＯＮ”し、Ｎｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２２が“ＯＦＦ”するので出力信号ＯＵＴは“Ｈｉｇｈ”レベルとなる。
【００６６】
一方、第１の高電位側電源Ｖｄｄ１及び第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）される通常動作の場合、出力レベル制御部３は第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２の出力レベルを制御しない。
【００６７】
上述したように、本実施例の出力バッファ回路では、第１のレベルシフト回路ＬＳ２１ａ、第２のレベルシフト回路ＬＳ２２ａ、インバータＩＶ３０、インバータＩＶ３１、及び出力バッファ２から構成され、第１の高電位側電源Ｖｄｄ１よりも電圧の高い第２の高電位側電源Ｖｄｄ２が供給される出力バッファ回路部１２ａと、第１の高電位側電源Ｖｄｄ１が供給されるインバータＩＶ２６、第２の高電位側電源Ｖｄｄ２が供給されるインバータＩＶ２７乃至２９から構成される出力レベル制御部３とが設けられている。第１の高電位側電源Ｖｄｄ１が未投入、第２の高電位側電源Ｖｄｄ２が投入の場合、出力レベル制御部３は、第１のレベルシフト回路ＬＳ２１ａ及び第２のレベルシフト回路ＬＳ２２ａの動作を制御する制御信号を出力し、出力バッファトランジスタＭＢ２１を“ＯＮ”させ、出力バッファトランジスタＭＢ２２を“ＯＦＦ”させて出力信号ＯＵＴを“Ｈｉｇｈ”レベルに設定する。
【００６８】
このため、第１の高電位側電源Ｖｄｄ１が未投入、第２の高電位側電源Ｖｄｄ２が投入の場合でも、出力バッファトランジスタＭＢ２１及び出力バッファトランジスタＭＢ２が共に“ＯＮ”するときに出力バッファ２に流れる貫通電流を抑制でき、出力バッファ２の出力レベルが不安定になることを抑制することができる。したがって、貫通電流による出力バッファ回路などの損傷や破壊を抑制でき、出力レベルが不安定な出力バッファ２の信号が入力された場合に発生する半導体集積回路の誤動作を抑制することができる。
【実施例３】
【００６９】
次に、本発明の実施例３に係る出力バッファ回路について、図面を参照して説明する。図５は半導体集積回路を示す回路図である。本実施例では第２の高電位側電源が投入され、第１の高電位側電源が未投入のとき出力バッファの出力レベルが“ハイインピーダンス（Ｈｚ）”レベルに設定される。
【００７０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７１】
図５に示すように、半導体集積回路１ｂには、内部回路部１１、出力バッファ回路部１２ｂ、及び出力レベル制御部３が設けられている。
【００７２】
出力バッファ回路部１２ｂには、第１のレベルシフト回路ＬＳ２１、第２のレベルシフト回路ＬＳ２２ｂ、インバータＩＶ３０、インバータＩＶ３１、及び出力バッファ２から構成されている。
【００７３】
第２のレベルシフト回路ＬＳ２２ｂは、Ｐｃｈ  ＭＯＳトランジスタＭＰ２３、Ｐｃｈ  ＭＯＳトランジスタＭＰ２４、及びＮｃｈ  ＭＯＳトランジスタＭＮ２７乃至３２から構成されている。
【００７４】
Ｎｃｈ  ＭＯＳトランジスタＭＮ２７は、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰ２３のドレインに接続され、ゲートが第２の高電位側電源Ｖｄｄ２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＭＮ２９は、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰ２３のドレイン及びＮｃｈ  ＭＯＳトランジスタＭＮ２７のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ３１の信号が入力される。
【００７５】
Ｎｃｈ  ＭＯＳトランジスタＭＮ３０は、ドレインがノードＮ３４に接続され、ゲートにノードＮ３０の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＭＮ３２は、ドレインがノードＮ３４に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートが低電位側電源Ｖｓｓに接続され、常に“ＯＦＦ”している。
【００７６】
次に、半導体集積回路の出力バッファ回路の動作について図６を参照して説明する。図６は半導体集積回路の出力バッファ回路の動作を示す図で、図６（ａ）は出力レベル制御部の動作を示す図、図６（ｂ）は出力バッファの動作を示す図である。
【００７７】
図６（ａ）に示すように、出力レベル制御部３は、第１の高電位側電源Ｖｄｄ１が未投入（“ＯＦＦ”）、第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）の場合、インバータＩＶ２６が動作しないので、インバータＩＶ２７のＮｃｈ  ＭＯＳトランジスタＭＮ３３が“ＯＦＦ”となり、ノードＮ２９の信号レベルが“Ｈｉｇｈ”、ノードＮ３０の信号レベルが“Ｌｏｗ”、ノードＮ３１の信号レベルが“Ｈｉｇｈ”、となる。
【００７８】
このノードＮ３１の“Ｈｉｇｈ”レベルの信号が第１のレベルシフト回路ＬＳ２１のＮｃｈ  ＭＯＳトランジスタＭＮ２６のゲート、及び第２のレベルシフト回路ＬＳ２２のＮｃｈ  ＭＯＳトランジスタＭＮ２９のゲートにそれぞれ入力され、Ｎｃｈ  ＭＯＳトランジスタＭＮ２６及びＮｃｈ  ＭＯＳトランジスタＭＮ２９が“ＯＮ”し、Ｐｃｈ  ＭＯＳトランジスタＭＰ２４が“ＯＮ”する。
【００７９】
このため、ノードＮ３２の信号レベルが“Ｌｏｗ”、ノード３４の信号レベルが“Ｈｉｇｈ”となり、出力レベル制御部３が第１のレベルシフト回路ＬＳ２１の出力レベルを“Ｌｏｗ”、第２のレベルシフト回路ＬＳ２２の出力レベルを“Ｈｉｇｈ”にそれぞれ制御することになる。
【００８０】
一方、第１の高電位側電源Ｖｄｄ１及び第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）される通常動作の場合、インバータＩＶ２６が“ＯＮ”し、ノードＮ２８の信号レベルが“Ｈｉｇｈ”となる。そして、インバータＩＶ２７のＮｃｈ  ＭＯＳトランジスタＭＮ３３が“ＯＮ”し、ノードＮ２９の信号レベルが“Ｌｏｗ”、ノードＮ３０の信号レベルが“Ｈｉｇｈ”、ノードＮ３１の信号レベルが“Ｌｏｗ”となる。
【００８１】
このノードＮ３０の“Ｈｉｇｈ”レベルの信号が第１のレベルシフト回路ＬＳ２１のＮｃｈ  ＭＯＳトランジスタＭＮ２１のゲート、及び第２のレベルシフト回路ＬＳ２２のＮｃｈ  ＭＯＳトランジスタＭＮ３０のゲートにそれぞれ入力され、Ｎｃｈ  ＭＯＳトランジスタＭＮ２１及びＮｃｈ  ＭＯＳトランジスタＭＮ３０が“ＯＮ”する。ノードＮ３１の“Ｌｏｗ”レベルの信号が第１のレベルシフト回路ＬＳ２１のＮｃｈ  ＭＯＳトランジスタＭＮ２６のゲート、及び第２のレベルシフト回路ＬＳ２２のＮｃｈ  ＭＯＳトランジスタＭＮ２９のゲートにそれぞれ入力され、Ｎｃｈ  ＭＯＳトランジスタＭＮ２６及びＮｃｈ  ＭＯＳトランジスタＭＮ２９は“ＯＮ”しない。
【００８２】
これにより、第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２は動作可能となり、通常動作時、出力レベル制御部３は第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２の出力レベルを制御しないことになる。
【００８３】
図６（ｂ）に示すように、第１の高電位側電源Ｖｄｄ１が未投入（“ＯＦＦ”）、第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）の場合、出力レベル制御部３の出力信号にもとづいて、ノードＮ３３の信号レベルが“Ｈｉｇｈ”、ノードＮ３５の信号レベルが“Ｌｏｗ”となる。
【００８４】
このため、Ｐｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２１が“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタである出力バッファトランジスタＭＢ２２が“ＯＦＦ”するので出力信号ＯＵＴは“Ｈｚ”レベルとなる。
【００８５】
一方、第１の高電位側電源Ｖｄｄ１及び第２の高電位側電源Ｖｄｄ２が投入（“ＯＮ”）される通常動作の場合、出力レベル制御部３は第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２の出力レベルを制御しない。
【００８６】
上述したように、本実施例の出力バッファ回路では、第１のレベルシフト回路ＬＳ２１、第２のレベルシフト回路ＬＳ２２ｂ、インバータＩＶ３０、インバータＩＶ３１、及び出力バッファ２から構成され、第１の高電位側電源Ｖｄｄ１よりも電圧の高い第２の高電位側電源Ｖｄｄ２が供給される出力バッファ回路部１２ｂと、第１の高電位側電源Ｖｄｄ１が供給されるインバータＩＶ２６、第２の高電位側電源Ｖｄｄ２が供給されるインバータＩＶ２７乃至２９から構成される出力レベル制御部３とが設けられている。第１の高電位側電源Ｖｄｄ１が未投入、第２の高電位側電源Ｖｄｄ２が投入の場合、出力レベル制御部３は、第１のレベルシフト回路ＬＳ２１及び第２のレベルシフト回路ＬＳ２２ｂの動作を制御する制御信号を出力し、出力バッファトランジスタＭＢ２１を“ＯＦＦ”させ、出力バッファトランジスタＭＢ２２を“ＯＦＦ”させて出力信号ＯＵＴを“Ｈｚ”レベルに設定する。
【００８７】
このため、第１の高電位側電源Ｖｄｄ１が未投入、第２の高電位側電源Ｖｄｄ２が投入の場合でも、出力バッファトランジスタＭＢ２１及び出力バッファトランジスタＭＢ２が共に“ＯＮ”するときに出力バッファ２に流れる貫通電流を抑制でき、出力バッファ２の出力レベルが不安定になることを抑制することができる。したがって、貫通電流による出力バッファ回路などの損傷や破壊を抑制でき、出力レベルが不安定な出力バッファ２の信号が入力された場合に発生する半導体集積回路の誤動作を抑制することができる。
【００８８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８９】
例えば、実施例では、高電位側電源側にＰｃｈ  ＭＯＳトランジスタと、低電位側電源側にＮｃｈ  ＭＯＳトランジスタとから構成される出力バッファを用いているが、高電位側電源側にＰｃｈ  ＭＯＳトランジスタと、低電位側電源側にＰｃｈ  ＭＯＳトランジスタとから構成される出力バッファ、或いは高電位側電源側にＮｃｈ  ＭＯＳトランジスタと、低電位側電源側にＮｃｈ  ＭＯＳトランジスタとから構成される出力バッファを用いてもよい。この場合、出力バッファを構成する出力バッファトランジスタのゲートに入力される信号レベルを所定のレベルにするために適宜インバータを挿入するのが好ましい。また、出力バッファ回路の代わりに入出力バッファ回路に適用してもよい。
【００９０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  内部回路部に供給される第１の高電位側電源と、前記第１の高電位側電源よりも高電位の第２の高電位側電源が供給され、前記内部回路部から出力される第１の信号を入力し、前記第１の信号をレベルシフトする第１のレベルシフト回路と、前記第２の高電位側電源が供給され、前記内部回路部から出力される第２の信号を入力し、前記第２の信号をレベルシフトする第２のレベルシフト回路と、前記第２の高電位側電源側に設けられ、前記第１のレベルシフト回路から出力される信号にもとづいて“ＯＮ”、“ＯＦＦ”動作するＰｃｈ  ＭＯＳトランジスタと、低電位側電源側に設けられ、前記第２のレベルシフト回路から出力される信号にもとづいて“ＯＮ”、“ＯＦＦ”動作するＮｃｈ  ＭＯＳトランジスタとから構成される出力バッファと、前記第１の高電位側電源が供給され、入力側が前記低電位側電源に接続された第１のインバータと、前記第２の高電位側電源側に設けられた抵抗、及び前記低電位側電源側に設けられたＭＯＳトランジスタから構成され、前記ＭＯＳトランジスタのゲートに前記第１のインバータの出力信号が入力される第２のインバータとを有し、前記第１の高電位側電源が未投入で、且つ前記第２の高電位側電源が投入されている場合、前記出力バッファの出力信号を所定のレベルに制御する制御信号を前記第１及び第２のレベルシフト回路に出力する出力レベル制御部とを具備する出力バッファ回路。
【００９１】
（付記２）  内部回路部に供給される第１の高電位側電源と、前記第１の高電位側電源よりも高電位の第２の高電位側電源が供給され、前記内部回路部から出力される第１の信号を入力し、前記第１の信号をレベルシフトする第１のレベルシフト回路と、前記第２の高電位側電源が供給され、前記内部回路部から出力される第２の信号を入力し、前記第２の信号をレベルシフトする第２のレベルシフト回路と、前記第２の高電位側電源側に設けられ、前記第１のレベルシフト回路から出力される信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する第１のＰｃｈ  ＭＯＳトランジスタと、低電位側電源側に設けられ、前記第２のレベルシフト回路から出力される信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する第２のＰｃｈ  ＭＯＳトランジスタとから構成される出力バッファと、前記第１の高電位側電源が供給され、入力側が前記低電位側電源に接続された第１のインバータと、前記第２の高電位側電源側に設けられた抵抗、及び前記低電位側電源側に設けられたＭＯＳトランジスタから構成され、前記ＭＯＳトランジスタのゲートに前記第１のインバータの出力信号が入力される第２のインバータとを有し、前記第１の高電位側電源が未投入で、且つ前記第２の高電位側電源が投入されている場合、前記出力バッファの出力信号を所定のレベルに制御する制御信号を前記第１及び第２のレベルシフト回路に出力する出力レベル制御部とを具備する出力バッファ回路。
【００９２】
（付記３）  内部回路部に供給される第１の高電位側電源と、前記第１の高電位側電源よりも高電位の第２の高電位側電源が供給され、前記内部回路部から出力される第１の信号を入力し、前記第１の信号をレベルシフトする第１のレベルシフト回路と、前記第２の高電位側電源が供給され、前記内部回路部から出力される第２の信号を入力し、前記第２の信号をレベルシフトする第２のレベルシフト回路と、前記第２の高電位側電源側に設けられ、前記第１のレベルシフト回路から出力される信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する第１のＮｃｈ  ＭＯＳトランジスタと、低電位側電源側に設けられ、前記第２のレベルシフト回路から出力される信号にもとづいて“ＯＮ”、“ＯＦＦ”動作する第２のＮｃｈ  ＭＯＳトランジスタとから構成される出力バッファと、前記第１の高電位側電源が供給され、入力側が前記低電位側電源に接続された第１のインバータと、前記第２の高電位側電源側に設けられた抵抗、及び前記低電位側電源側に設けられたＭＯＳトランジスタから構成され、前記ＭＯＳトランジスタのゲートに前記第１のインバータの出力信号が入力される第２のインバータとを有し、前記第１の高電位側電源が未投入で、且つ前記第２の高電位側電源が投入されている場合、前記出力バッファの出力信号を所定のレベルに制御する制御信号を前記第１及び第２のレベルシフト回路に出力する出力レベル制御部とを具備する出力バッファ回路。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施例１に係る半導体集積回路を示す回路図。
【図２】本発明の実施例１に係る半導体集積回の出力バッファ回路部の動作を示す図。
【図３】本発明の実施例２に係る半導体集積回路を示す回路図。
【図４】本発明の実施例２に係る半導体集積回路の出力バッファ回路の動作を示す図。
【図５】本発明の実施例３に係る半導体集積回路を示す回路図。
【図６】本発明の実施例３に係る半導体集積回路の出力バッファ回路の動作を示す図。
【符号の説明】
【００９４】
１、１ａ、１ｂ、  半導体集積回路
２  出力バッファ
３  出力レベル制御回路
１１  内部回路部
１２、１２ａ、１２ｂ  出力バッファ回路部
ＥＮ  制御信号
ＩＮ  入力信号
ＩＶ２１〜３１  インバータ
ＬＳ２１、ＬＳ２１ａ、ＬＳ２２、ＬＳ２２ａ、ＬＳ２２ｂ・・・レベルシフト回路
Ｎ２１〜３６  ノード
ＮＤ２１  ２入力ＮＡＮＤ回路
ＮＲ２１  ２入力ＮＯＲ回路
ＭＢ２１、２２  出力バッファトランジスタ
ＭＮ２１〜３３  Ｎｃｈ  ＭＯＳトランジスタ
ＭＰ２１〜２４  Ｐｃｈ  ＭＯＳトランジスタ
ＯＵＴ  出力信号
Ｐｅｎ  制御端子
Ｐｉｎ  入力端子
Ｐｏｕｔ  出力端子
Ｒ１  抵抗
Ｖｄｄ１  第１の高電位側電源
Ｖｄｄ２  第２の高電位側電源
Ｖｓｓ  低電位側電源
【図１】
2007096978.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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