(57)【要約】【課題】チップサイズの増大を招くことなく、ゲート−ドレイン間寄生容量を低減させる電界効果トランジスタ、及びこの電界効果トランジスタを備えた半導体装置、並びに半導体装置の製造方法を提供する。【解決手段】半絶縁性基板上にエピタキシャル成長によって形成したチャネル層と、このチャネル層上にエピタキシャル成長によって形成したスペーサー層と、このスペーサー層上にエピタキシャル成長によって形成したドーピング層と、このドーピング層上にエピタキシャル成長によって形成した障壁層とからなる半導体層を有し、かつ、この半導体層の障壁層上に形成したソース電極と、ドレイン電極と、ゲート電極とを有し、ゲート電極の下側の障壁層に不純物をドーピングした埋込みゲート領域を有する電界効果トランジスタにおいて、ゲート電極とドレイン電極との間における障壁層に凹形状のスリットを設ける。【選択図】図２
2007194588.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性基板上に形成したソース電極と、ドレイン電極と、ゲート電極とを有するとともに、このゲート電極の下側に不純物がドーピングされた埋込みゲート領域を有する電界効果トランジスタにおいて、
前記ゲート電極と前記ドレイン電極との間となる前記埋込みゲート領域の前記ドレイン電極側として、凹形状のスリットを前記半絶縁性基板上に設けたことを特徴とする電界効果トランジスタ。
【請求項２】
半絶縁性基板上にエピタキシャル成長によって形成したチャネル層と、
このチャネル層上にエピタキシャル成長によって形成したスペーサー層と、
このスペーサー層上にエピタキシャル成長によって形成したドーピング層と、
このドーピング層上にエピタキシャル成長によって形成した障壁層と、
この障壁層上に形成したソース電極と、ドレイン電極と、ゲート電極とを有するとともに、
前記ゲート電極の下側の前記障壁層に不純物をドーピングした埋込みゲート領域を有する電界効果トランジスタにおいて、
前記ゲート電極と前記ドレイン電極との間における前記障壁層に、凹形状のスリットを設けたことを特徴とする電界効果トランジスタ。
【請求項３】
前記スリットの深さを前記障壁層の厚みの３０％〜７０％としたことを特徴とする請求項２記載の電界効果トランジスタ。
【請求項４】
前記スリットは、前記埋込みゲート領域に隣接させたことを特徴とする請求項１〜３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
前記スリットは、スリット幅寸法を２μｍ以下としたことを特徴とする請求項１〜４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
半絶縁性基板上に形成したソース電極と、ドレイン電極と、ゲート電極とを有するとともにこのゲート電極の下側に不純物がドーピングされた埋込みゲート領域を有する電界効果トランジスタを備えた半導体装置において、
前記電界効果トランジスタでは、前記ゲート電極と前記ドレイン電極との間となる前記埋込みゲート領域の前記ドレイン電極側として、凹形状のスリットを前記半絶縁性基板上に設けていることを特徴とする半導体装置。
【請求項７】
半絶縁性基板上にエピタキシャル成長によって形成したチャネル層と、
このチャネル層上にエピタキシャル成長によって形成したスペーサー層と、
このスペーサー層上にエピタキシャル成長によって形成したドーピング層と、
このドーピング層上にエピタキシャル成長によって形成した障壁層と、
この障壁層上に形成したソース電極と、ドレイン電極と、ゲート電極とを有するとともに、
前記ゲート電極の下側の前記障壁層に不純物をドーピングした埋込みゲート領域を有する電界効果トランジスタを備えた半導体装置において、
前記電界効果トランジスタは、前記ゲート電極と前記ドレイン電極との間における前記障壁層に、凹形状のスリットを設けていることを特徴とする半導体装置。
【請求項８】
半絶縁性基板上に半導体層を形成する工程と、
前記半導体層に不純物をドーピングした埋込みゲート領域を形成する工程と、
前記埋込みゲート領域上にゲート電極を形成する工程と、
前記半導体層上にソース電極とドレイン電極を形成する工程と
により電界効果トランジスタが形成される半導体装置の製造方法において、
前記半導体層の形成後に、前記ゲート電極が形成されるゲート電極形成領域と、前記ドレイン電極が形成されるドレイン電極形成領域との間における前記半導体層に、凹形状のスリットを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記スリットは、前記半導体層上に前記スリットの形成部分を開口したエッチング用マスクを形成し、このエッチング用マスクを介して前記半導体層をエッチングして形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記エッチング用マスクの開口の内周面には、サイドウォールを形成していることを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、及びこの電界効果トランジスタを備えた半導体装置、並びに半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、携帯電話におけるＲＦ（Radio Frequency）信号の送受信を行うＲＦ送受信回路には、高周波特性が良好な化合物半導体からなるＭＭＩＣ（Monolithic Microwave Integrated Circuit）が使われている。
【０００３】
このＭＭＩＣのうち、送信用の信号の増幅を行うパワーアンプモジュールでは消費電力が極めて大きく、昨今の携帯電話の低消費電力化の要求にともなって、ＭＭＩＣでも低消費電力化が要求されているために、高利得で高電力付加効率でありながら消費電力ができるだけ少ないパワーアンプモジュールが求められている。
【０００４】
このような要求を満たすために、パワーアンプモジュールに用いられる電界効果トランジスタには、高利得・高効率化に適しているとして知られている接合型高電子移動度トランジスタ（JPHEMT：Junction Pseudomorphic High Electron Mobility Transistor）が用いられることが多い。
【０００５】
すなわち、接合型高電子移動度トランジスタは、図２３に示すように、半絶縁性GaAs（ガリウム−ヒ素）基板110上に、エピタキシャル成長によって、アンドープGaAs膜からなるバッファ層111と、アンドープInGaAs（インジウム−ガリウム−ヒ素）膜からなるチャネル層112と、アンドープAlGaAs（アルミニウム−ガリウム−ヒ素）膜からなるスペーサー層113、ｎ型AlGaAs膜からなるドーピング層114と、ｎ型AlGaAs膜からなる障壁層115を順次形成した半導体層を形成し、障壁層115のゲート電極形成領域直下には亜鉛などのp型不純物をドーピングして埋込みゲート領域116を形成し、障壁層115の上面には窒化シリコン膜などで構成した絶縁膜117を形成し、この絶縁膜117にソース電極用開口118s、ドレイン電極用開口118d、ゲート電極用開口118gをそれぞれ設けて、ソース電極用開口118s部分にソース電極119s、ドレイン電極用開口118d部分にドレイン電極119d、ゲート電極用開口118g部分にゲート電極119gが形成されている。
【０００６】
この接合型高電子移動度トランジスタは、一般的に、ソース寄生抵抗Rsの低減、ゲート抵抗Rgの低減、相互コンダクタンスgmの向上、あるいはゲート−ドレイン間寄生容量Cgdの低減を図ることにより利得特性の向上を図ることが可能であり、特にゲート−ドレイン間寄生容量Cgdの低減が効果的であると考えられている。
【０００７】
ゲート−ドレイン間寄生容量Cgdを低減させるためには、ゲート電極とドレイン電極間の距離Lgdを大きくすればよいが、ゲート電極とドレイン電極間の距離Lgdを大きくすることにより接合型高電子移動度トランジスタ自体が大型化し、チップ面積の増大を招くことによって小型化の要求に反することとなるので、現実的な施策ではない。しかも、ゲート電極とドレイン電極間の距離Lgdを大きくした場合には、接合型高電子移動度トランジスタのオン抵抗が増加することになるので、電力負荷効率を低下させるおそれがある。
【０００８】
また、ドーピング層114にドーピングした不純物濃度であるチャネル濃度を低減させることによってもゲート−ドレイン間寄生容量Cgdを低減させることが可能ではあるが、この場合には、ソース・ゲート間の抵抗であるソース寄生抵抗Rsが上昇することによって利得の低下が生じるおそれがある。しかも、チャネル濃度を低減させた場合にも接合型高電子移動度トランジスタのオン抵抗が増加することになるので、電力負荷効率を低下させるおそれがある。
【０００９】
そこで、ゲート電極よりもドレイン電極側の障壁層の上面を凹設し、ドレイン電極部分の障壁層を薄肉化することが提案されている（例えば、特許文献１参照。）。
【特許文献１】特開２００３−５９９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、ドレイン電極部分の障壁層を薄肉化した場合には、シート抵抗とコンタクト抵抗が増大することによってオン抵抗が増大し、電力付加効率の低下を招くという問題があった。
【００１１】
本発明者はこのような現状に鑑み、接合型高電子移動度トランジスタにおいて、チップサイズの増大を招くことなくゲート−ドレイン間寄生容量Cgdを低減させるべく研究開発を行って、本発明を成すに至ったものである。
【課題を解決するための手段】
【００１２】
本発明の電界効果トランジスタでは、半絶縁性基板上に形成したソース電極と、ドレイン電極と、ゲート電極とを有するとともに、このゲート電極の下側に不純物がドーピングされた埋込みゲート領域を有する電界効果トランジスタにおいて、ゲート電極とドレイン電極との間となる埋込みゲート領域のドレイン電極側として、凹形状のスリットを半絶縁性基板上に設けた。
【００１３】
また、本発明の電界効果トランジスタでは、半絶縁性基板上にエピタキシャル成長によって形成したチャネル層と、このチャネル層上にエピタキシャル成長によって形成したスペーサー層と、このスペーサー層上にエピタキシャル成長によって形成したドーピング層と、このドーピング層上にエピタキシャル成長によって形成した障壁層と、この障壁層上に形成したソース電極と、ドレイン電極と、ゲート電極とを有するとともに、ゲート電極の下側の障壁層に不純物をドーピングした埋込みゲート領域を有する電界効果トランジスタにおいて、ゲート電極とドレイン電極との間における障壁層に、凹形状のスリットを設けた。
【００１４】
さらに、以下の点にも特徴を有するものである。すなわち、
（１）スリットの深さを障壁層の厚みの３０％〜７０％にすること。
（２）スリットは埋込みゲート領域に隣接させたこと。
（３）スリットはスリット幅寸法を２μｍ以下としたこと。
【００１５】
また、本発明の半導体装置では、半絶縁性基板上に形成したソース電極と、ドレイン電極と、ゲート電極とを有するとともにこのゲート電極の下側に不純物がドーピングされた埋込みゲート領域を有する電界効果トランジスタを備えた半導体装置において、電界効果トランジスタでは、ゲート電極とドレイン電極との間となる埋込みゲート領域のドレイン電極側として、凹形状のスリットを設けているものである。
【００１６】
また、本発明の半導体装置では、半絶縁性基板上にエピタキシャル成長によって形成したチャネル層と、このチャネル層上にエピタキシャル成長によって形成したスペーサー層と、このスペーサー層上にエピタキシャル成長によって形成したドーピング層と、このドーピング層上にエピタキシャル成長によって形成した障壁層と、この障壁層上に形成したソース電極と、ドレイン電極と、ゲート電極とを有するとともに、ゲート電極の下側の障壁層に不純物をドーピングした埋込みゲート領域を有する電界効果トランジスタを備えた半導体装置において、電界効果トランジスタのゲート電極とドレイン電極との間における障壁層に、凹形状のスリットを設けた。
【００１７】
また、本発明の半導体装置の製造方法では、半絶縁性基板上に半導体層とをエピタキシャル成長によって形成する工程と、半導体層に不純物をドーピングした埋込みゲート領域を形成する工程と、埋込みゲート領域上にゲート電極を形成する工程と、半導体層上にソース電極とドレイン電極を形成する工程とにより電界効果トランジスタが形成される半導体装置の製造方法において、半導体層の形成後に、ゲート電極が形成されるゲート電極形成領域と、ドレイン電極が形成されるドレイン電極形成領域との間における半導体層に、凹形状のスリットを形成する工程を有することとした。
【００１８】
さらに、スリットは、半導体層上にスリットの形成部分を開口したエッチング用マスクを形成し、このエッチング用マスクを介して半導体層をエッチングして形成することにも特徴を有し、エッチング用マスクの開口の内周面にサイドウォールを形成していることにも特徴を有するものである。
【発明の効果】
【００１９】
請求項１記載の発明によれば、半絶縁性基板上に形成したソース電極と、ドレイン電極と、ゲート電極とを有するとともに、このゲート電極の下側に不純物がドーピングされた埋込みゲート領域を有する電界効果トランジスタにおいて、ゲート電極とドレイン電極との間となる埋込みゲート領域のドレイン電極側として、凹形状のスリットを半絶縁性基板上に設けたことによって、ゲート−ドレイン間の間隔を広げることなくゲート−ドレイン間寄生容量を低減させることができ、電界効果トランジスタの利得特性を大幅に向上させることができる。
【００２０】
請求項２記載の発明によれば、半絶縁性基板上にエピタキシャル成長によって形成したチャネル層と、このチャネル層上にエピタキシャル成長によって形成したスペーサー層と、このスペーサー層上にエピタキシャル成長によって形成したドーピング層と、このドーピング層上にエピタキシャル成長によって形成した障壁層と、この障壁層上に形成したソース電極と、ドレイン電極と、ゲート電極とを有するとともに、ゲート電極の下側の障壁層に不純物をドーピングした埋込みゲート領域を有する電界効果トランジスタにおいて、ゲート電極とドレイン電極との間における障壁層に、凹形状のスリットを設けたことによって、オン抵抗の増大や、ソース寄生抵抗の増大を生じさせることなくゲート−ドレイン間寄生容量を低減させることができ、電界効果トランジスタの利得特性を大幅に向上させることができる。
【００２１】
請求項３記載の発明によれば、請求項２記載の電界効果トランジスタにおいて、スリットの深さを障壁層の厚みの３０％〜７０％とすることによって、電界効果トランジスタのオン抵抗悪化を考慮しつつ利得向上を図ることができる。
【００２２】
請求項４記載の発明によれば、請求項１〜３のいずれか１項に記載の電界効果トランジスタにおいて、スリットは埋込みゲート領域に隣接させたことによって、ゲート−ドレイン間寄生容量をさらに低減させることができ、電界効果トランジスタの利得特性をさらに向上させることができる。
【００２３】
請求項５記載の発明によれば、請求項１〜４のいずれか１項に記載の電界効果トランジスタにおいて、スリットはスリット幅寸法を２μｍ以下としたことによって、オン抵抗が増大することを抑制しながら電界効果トランジスタの利得特性を向上させることができる。
【００２４】
請求項６記載の発明によれば、半絶縁性基板上に形成したソース電極と、ドレイン電極と、ゲート電極とを有するとともにこのゲート電極の下側に不純物がドーピングされた埋込みゲート領域を有する電界効果トランジスタを備えた半導体装置において、電界効果トランジスタでは、ゲート電極とドレイン電極との間となる埋込みゲート領域のドレイン電極側として、凹形状のスリットを半絶縁性基板上に設けていることによって、電界効果トランジスタでは、ゲート−ドレイン間の間隔を広げることなくゲート−ドレイン間寄生容量を低減させることができ、利得特性を大幅に向上させることができるので、所望の特性を有しながら低消費電力とした半導体装置を提供できる。
【００２５】
請求項７記載の発明によれば、半絶縁性基板上にエピタキシャル成長によって形成したチャネル層と、このチャネル層上にエピタキシャル成長によって形成したスペーサー層と、このスペーサー層上にエピタキシャル成長によって形成したドーピング層と、このドーピング層上にエピタキシャル成長によって形成した障壁層と、この障壁層上に形成したソース電極と、ドレイン電極と、ゲート電極とを有するとともに、ゲート電極の下側の障壁層に不純物をドーピングした埋込みゲート領域を有する電界効果トランジスタを備えた半導体装置において、電界効果トランジスタのゲート電極とドレイン電極との間における障壁層に、凹形状のスリットを設けたことによって、電界効果トランジスタでは、オン抵抗の増大や、ソース寄生抵抗の増大を生じさせることなくゲート−ドレイン間寄生容量を低減させることができ、利得特性を大幅に向上させることができるので、所望の特性を有しながら低消費電力とした半導体装置を提供できる。
【００２６】
請求項８記載の発明によれば、半絶縁性基板上に半導体層を形成する工程と、半導体層に不純物をドーピングした埋込みゲート領域を形成する工程と、埋込みゲート領域上にゲート電極を形成する工程と、半導体層上にソース電極とドレイン電極を形成する工程とにより電界効果トランジスタが形成される半導体装置の製造方法において、半導体層の形成後に、ゲート電極が形成されるゲート電極形成領域と、ドレイン電極が形成されるドレイン電極形成領域との間における半導体層に、凹形状のスリットを形成する工程を有することによって、電界効果トランジスタではゲート−ドレイン間寄生容量を低減させることができ、利得特性を大幅に向上させることができるので、所望の特性を有しながら低消費電力とした半導体装置を製造可能とすることができる。
【００２７】
請求項９記載の発明によれば、請求項８記載の半導体装置の製造方法において、スリットは、半導体層上にスリットの形成部分を開口したエッチング用マスクを形成し、このエッチング用マスクを介して半導体層をエッチングして形成することによって、スリットの形成を極めて容易に行うことができる。
【００２８】
請求項１０記載の発明によれば、請求項９記載の半導体装置の製造方法において、エッチング用マスクの開口の内周面にサイドウォールを形成していることによって、微細なスリットを形成することができ、ゲート−ドレイン間寄生容量をさらに低減させるとともに、電界効果トランジスタの利得特性をさらに向上させた半導体装置を製造可能とすることができる。
【発明を実施するための最良の形態】
【００２９】
本発明の電界効果トランジスタ、及びこの電界効果トランジスタを備えた半導体装置、並びに半導体装置の製造方法では、半絶縁性基板上にソース電極と、ドレイン電極と、ゲート電極とを有し、ゲート電極の下側には不純物がドーピングされた埋込みゲート領域を有する電界効果トランジスタにおいて、ゲート電極とドレイン電極との間となっている埋込みゲート領域のドレイン電極側として、凹形状のスリットを半絶縁性基板上に設けているものである。
【００３０】
なお、半絶縁性基板上には半導体層を設けておくことが望ましく、エピタキシャル成長などによって所定の半導体層を形成し、ゲート電極とドレイン電極との間における半導体層に凹形状のスリットを設け、このスリット内に絶縁体を充填することによりスリットを絶縁体で埋め戻し、絶縁体が埋設されたスリットを形成している。
【００３１】
このように、ゲート電極とドレイン電極との間に絶縁体が埋設された凹形状のスリットを設けたことにより、ゲート電極とドレイン電極との間の間隔寸法を大きくすることなくゲート−ドレイン間寄生容量を低減させることができ、半絶縁性基板における電界効果トランジスタの設置面積の増大を招くことなく電界効果トランジスタの利得特性を大幅に向上させることができる。
【００３２】
以下において、図面に基づいて本実施形態の半導体装置における電界効果トランジスタについて説明する。
【００３３】
図１に示すように、電界効果トランジスタは、半絶縁性基板１上に、エピタキシャル成長によって半導体層２が形成され、この半導体層２の所定位置にゲート電極3gと、ソース電極3sと、ドレイン電極3dが形成されており、ゲート電極3gの下層の半導体層２には不純物を添加した埋込みゲート領域４を設けており、ゲート電極3gとドレイン電極3dとの間における半導体層２に、絶縁層５を構成している絶縁体が埋設された凹形状のスリット６を設けているものである。
【００３４】
特に、図２に示すように、半絶縁性基板１をガリウム−ヒ素基板からなる半絶縁性基板10とした電界効果トランジスタの場合には、この半絶縁性基板10上に、バッファ層11と、チャネル層12と、スペーサー層13と、ドーピング層14と、障壁層15と、絶縁層20'を順次積層して半導体層を形成し、所定位置にゲート電極24gと、ソース電極24sと、ドレイン電極24dが形成されており、ゲート電極24gの下層の障壁層15には不純物を添加した埋込みゲート領域23を設けており、ゲート電極24gとドレイン電極24dとの間における障壁層15に、絶縁層20'を構成している絶縁体が埋設された凹形状のスリット19を設けているものである。
【００３５】
図２の電界効果トランジスタでは、ゲート電極24gとドレイン電極24dとの中間地点における障壁層15にスリット19を形成しているが、図３に示すように、スリット19'は、埋込みゲート領域23に隣接させて設けてもよい。
【００３６】
図４は、埋込みゲート領域23からスリット19,19'までの距離w1に対するゲイン比率のグラフであって、電力利得の観点からはスリット19,19'が埋込みゲート領域23にできるだけ近接している方が望ましいことがわかる。
【００３７】
また、図５は、スリット19,19'の幅寸法w2に対するオン抵抗比率を示したグラフであって、スリット19,19'は幅寸法w2が小さければ小さいほど望ましいことがわかる。したがって、スリット19,19'はできるだけ細幅とすることが望ましい。
【００３８】
また、図６は、障壁層15の厚みd2を100nmとしたときの、スリット19,19'の深さd1に対するゲイン向上割合[dB]のグラフであって、スリット19,19'の深さd1ができるだけ深い方が望ましいことがわかる。すなわち、スリット19,19'がドーピング層14にできるだけ近接している方が望ましい。但し、スリット19,19'がドーピング層14内に達すると、電界効果トランジスタの特性が大きく劣化することになることから、スリット19,19'がドーピング層14内に達しないようにする。
【００３９】
一方、図７は、障壁層15の厚みd2を100nmとしたときの、スリット19,19'の深さd1に対するオン抵抗比率のグラフであって、スリット19,19'の深さd1が浅いほど望ましいことがわかる。すなわち、スリット19,19'がドーピング層14からできるだけ離間している方が望ましい。
【００４０】
このように、スリット19,19'の深さについては、利得特性の向上の観点から、ドーピング層14とスリット19,19'底部との距離が近いことが望ましいが、オン抵抗の観点からは、ドーピング層14とスリット19,19'底部との距離が近すぎると特性が悪化してしまうことになる。電界効果トランジスタのオン抵抗は、性能指標のひとつである効率に影響を与えるパラメータであり、できるだけ低いことが望ましい。したがって、利得向上とオン抵抗悪化のトレードオフ関係を考慮すると、スリット19,19'の深さは障壁層15の厚みの３０％〜７０％程度が好ましい。
【００４１】
以下において、本実施形態の電界効果トランジスタの製造工程を詳説する。
【００４２】
本実施形態の電界効果トランジスタは、GaAs（ガリウム−ヒ素）基板からなる半絶縁性基板10を用いており、図８に示すように、この半絶縁性基板10の上面に、エピタキシャル成長によって、膜厚を約500nmとしたアンドープGaAs膜からなるバッファ層11と、膜厚を20nmとしたアンドープInGaAs（インジウム−ガリウム−ヒ素）膜からなるチャネル層12と、膜厚を約10nmとしたアンドープAlGaAs（アルミニウム−ガリウム−ヒ素）膜からなるスペーサー層13と、ｎ型AlGaAs膜からなるドーピング層14と、膜厚を約100nmとしたｎ型AlGaAs膜からなる障壁層15を順次積層して半導体層を形成している。
【００４３】
障壁層15の形成後、障壁層15の上面にはCVD法（Chemical Vapor Deposition）などによって窒化シリコン膜からなる第１絶縁層16を形成している。
【００４４】
次いで、半絶縁性基板10上にはレジストを塗布して、このレジストを用いて電界効果トランジスタのゲートが形成される部分と、ドレインが形成される部分との間の一部の領域を開口した第１レジストマスク17を形成し、この第１レジストマスク17を用いて第１絶縁層16をエッチングして、図９に示すように、スリット用開口18を形成している。
【００４５】
次いで、第１レジストマスク17を除去して、スリット用開口18が形成された第１絶縁層16をエッチング用マスクとして、クエン酸と過酸化水素水の混合液によるウェットエッチング、もしくはRIE（Reactive Ion Etching）などのドライエッチングにより障壁層15をエッチングして、図１０に示すように、障壁層15にスリット19を形成している。
【００４６】
スリット19は、できるだけ障壁層15の厚みの３０％〜７０％とすることが望ましいが、図１１に示す変容例にように、ドーピング層14ぎりぎりまで近接させてもよい。スリット19をドーピング層14に達するぎりぎりまで形成することにより、ゲート−ドレイン間寄生容量を最も低減させることができる。
【００４７】
スリット19の形成後、第１絶縁層16を除去し、図１２に示すように、障壁層15の上面にはCVD法などによって窒化シリコン膜からなる第２絶縁層20を形成している。この第２絶縁層20の形成によって、スリット19を絶縁材で充填している。
【００４８】
次いで、第２絶縁層20の上面には、レジストを塗布して、このレジストを用いて電界効果トランジスタのゲートが形成される部分に開口した第２レジストマスク21を形成し、この第２レジストマスク21を用いて第２絶縁層20をRIEによりエッチングして、図１３に示すように、ゲート電極用開口22gを形成している。
【００４９】
ゲート電極用開口22gの形成後、第２レジストマスク21を除去し、Znの有機金属化合物であるジエチルジンク（DEZ）を用いて気相拡散を行ってゲート電極用開口22gから障壁層15に中にZnを導入して、図１４に示すように、ｐ型の埋込みゲート領域23を形成している。
【００５０】
埋込みゲート領域23の形成後、ゲート電極用開口22gを覆うように第２絶縁層20上にチタン（Ti）、プラチナ（Pt）、金（Au）などのゲート電極材料膜を蒸着して、このゲート電極材料膜をフォトリソグラフィー技術とミリングによりパターンニングして、図１５に示すように、ゲート電極24gを形成している。このゲート電極24gは、ゲート電極用開口22gを介して埋込みゲート領域23に接続している。
【００５１】
ゲート電極24gの形成後、第２絶縁層20の上面にはレジストを塗布して、このレジストを用いて電界効果トランジスタのソースが形成される部分と、ドレインが形成される部分を開口したレジストマスク（図示せず）を形成し、このレジストマスクを用いてRIEにより第２絶縁層20をエッチングすることにより第２絶縁層20にソース電極用開口とドレイン電極用開口を形成している。
【００５２】
そして、このソース電極用開口とドレイン電極用開口を介して障壁層15上に金・ゲルマニウム合金（AuGe）、ニッケル（Ni）、Auを順次蒸着して、リフトオフ法とその後の合金化プロセスによって、図２に示すように、ソース電極24sとドレイン電極24dを形成している。
【００５３】
本実施形態では、電界効果トランジスタはシングルへテロ接合型のデバイスとしているが、ダブルへテロ接合型の構造のものについても同様に障壁層にスリットを形成して、ゲート−ドレイン間寄生容量を低減させることができる。
【００５４】
以下において、他の実施形態の電界効果トランジスタの製造工程を詳説する。本実施形態の電界効果トランジスタでは、スリットを細幅化しているものである。なお、前述した実施形態と同一構成部分については同一符号を用いて説明する。
【００５５】
本実施形態の電界効果トランジスタでも、GaAs（ガリウム−ヒ素）基板からなる半絶縁性基板10を用いており、図８に示すように、この半絶縁性基板10の上面に、エピタキシャル成長によって、膜厚を約500nmとしたアンドープGaAs膜からなるバッファ層11と、膜厚を20nmとしたアンドープInGaAs（インジウム−ガリウム−ヒ素）膜からなるチャネル層12と、膜厚を約10nmとしたアンドープAlGaAs（アルミニウム−ガリウム−ヒ素）膜からなるスペーサー層13と、ｎ型AlGaAs膜からなるドーピング層14と、膜厚を約100nmとしたｎ型AlGaAs膜からなる障壁層15を順次積層して半導体層を形成している。
【００５６】
障壁層15の形成後、障壁層15の上面にはCVD法（Chemical Vapor Deposition）などによって窒化シリコン膜からなる第１絶縁層16を形成している。
【００５７】
次いで、半絶縁性基板10上にはレジストを塗布して、このレジストを用いて電界効果トランジスタのゲートが形成される部分と、ドレインが形成される部分との間の一部の領域を開口した第１レジストマスク17を形成し、この第１レジストマスク17を用いて第１絶縁層16をエッチングして、図１６に示すように、スリット用開口18'を形成している。
【００５８】
次いで、第１レジストマスク17を除去した後、図１７に示すように、第１絶縁層16の上面にはCVD法によって窒化シリコン膜からなるサイドウォール形成用絶縁層25を形成する。
【００５９】
次いで、スリット用開口18'内の障壁層15が露出するまでサイドウォール形成用絶縁層25をエッチングによって除去することにより、図１８に示すように、エッチング用マスクとなる第１絶縁層16に設けたスリット用開口18'の内周面にサイドウォール25'を形成している。
【００６０】
次いで、第１絶縁層16をエッチング用マスクとして、クエン酸と過酸化水素水の混合液によるウェットエッチング、もしくはRIE（Reactive Ion Etching）などのドライエッチングにより障壁層15をエッチングして、図１９に示すように、障壁層15にスリット19'を形成している。
【００６１】
スリット用開口18'の内周面にサイドウォール25'を形成していることにより、形成されるスリット19'を細幅化することができ、微細なスリットを容易に形成することができる。
【００６２】
スリット19'の形成後、第１絶縁層16とともにサイドウォール25'を除去し、図２０に示すように、障壁層15の上面にはCVD法などによって窒化シリコン膜からなる第２絶縁層20を形成している。この第２絶縁層20の形成によって、スリット19'を絶縁材で充填している。
【００６３】
次いで、第２絶縁層20の上面には、レジストを塗布して、このレジストを用いて電界効果トランジスタのゲートが形成される部分に開口した第２レジストマスク21を形成し、この第２レジストマスク21を用いて第２絶縁層20をRIEによりエッチングして、図２１に示すように、ゲート電極用開口22gを形成している。
【００６４】
ゲート電極用開口22gの形成後、第２レジストマスク21を除去し、Znの有機金属化合物であるジエチルジンク（DEZ）を用いて気相拡散を行ってゲート電極用開口22gから障壁層15に中にZnを導入して、図２２に示すように、ｐ型の埋込みゲート領域23を形成している。
【００６５】
なお、第１絶縁層16に設けたスリット用開口18'は、埋込みゲート領域23の形成領域にできるだけ近接させて設けておくことにより、埋込みゲート領域23に近接させてスリット19'を配置させることができる。
【００６６】
埋込みゲート領域23の形成後の工程は、前述した実施形態と同一工程となるので、説明は省略する。ゲート電極24g、ソース電極24s、ドレイン電極24dが形成されることによって、図３に示す電界効果トランジスタとすることができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施形態に係る半導体装置における電界効果トランジスタの断面模式図である。
【図２】本発明の実施形態に係る半導体装置における電界効果トランジスタの断面模式図である。
【図３】本発明の実施形態に係る半導体装置における電界効果トランジスタの断面模式図である。
【図４】埋込みゲート領域からスリットまでの距離に対するゲイン比率のグラフである。
【図５】スリットの幅寸法に対するオン抵抗比率を示したグラフである。
【図６】スリットの深さに対するゲイン向上割合を示したグラフである。
【図７】スリットの深さに対するオン抵抗比率を示したグラフである。
【図８】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図９】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図１０】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図１１】変容例の電界効果トランジスタの断面模式図である。
【図１２】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図１３】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図１４】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図１５】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図１６】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図１７】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図１８】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図１９】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図２０】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図２１】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図２２】本発明の実施形態に係る半導体装置における電界効果トランジスタの製造工程説明図である。
【図２３】従来の半導体装置における電界効果トランジスタの断面模式図である。
【符号の説明】
【００６８】
１０    半絶縁性基板
１１    バッファ層
１２    チャネル層
１３    スペーサー層
１４    ドーピング層
１５    障壁層
１６    第１絶縁層
１７    第１レジストマスク
１８    スリット用開口
１９，１９’    スリット
２０    第２絶縁層
２１    第２レジストマスク
２２ｇ  ゲート電極用開口
２３    埋込みゲート領域
２４ｇ  ゲート電極
２４ｓ  ソース電極
２４ｄ  ドレイン電極
【図１】
2007194588.tif 000003
【図２】
2007194588.tif 000004
【図３】
2007194588.tif 000005
【図４】
2007194588.tif 000006
【図５】
2007194588.tif 000007
【図６】
2007194588.tif 000008
【図７】
2007194588.tif 000009
【図８】
2007194588.tif 000010
【図９】
2007194588.tif 000011
【図１０】
2007194588.tif 000012
【図１１】
2007194588.tif 000013
【図１２】
2007194588.tif 000014
【図１３】
2007194588.tif 000015
【図１４】
2007194588.tif 000016
【図１５】
2007194588.tif 000017
【図１６】
2007194588.tif 000018
【図１７】
2007194588.tif 000019
【図１８】
2007194588.tif 000020
【図１９】
2007194588.tif 000021
【図２０】
2007194588.tif 000022
【図２１】
2007194588.tif 000023
【図２２】
2007194588.tif 000024
【図２３】
2007194588.tif 000025