(57)【要約】【課題】モノリシック高電圧技術で実現される電流センサチップにおいて、データ収集回路に給電するための完全集積ＬＶＦＳを構成する。【解決手段】  データ収集回路に給電するための集積回路は、ハーフブリッジ内に接続された高電圧側スイッチ、および低電圧側スイッチを駆動するためのハーフブリッジドライバーと、モノリシック高電圧技術で形成されたデータ収集回路と、このデータ収集回路に電圧を加えるための低電圧側フローティング電源（ＬＶＦＳ）回路とを有するインバータアプリケーションを含み、ＬＶＦＳ回路は、ｎ-エピタキシャルポケット内に存在する電圧の最大値よりも低い電圧によるバイアスがかけられたフローティング状態のｎ-エピタキシャルポケット内に形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
ハーフブリッジ内に接続された高電圧側スイッチ、および低電圧側スイッチを駆動するためのハーフブリッジドライバーを有するインバータアプリケーションを備えた、データ収集回路に給電するための集積回路において、
モノリシック高電圧技術で形成されたデータ収集回路と、
前記データ収集回路に電圧を供給するための低電圧フローティング電源（ＬＶＦＳ）回路とを備え、
このＬＶＦＳ回路は、ｎ−エピタキシャルポケット内に存在する電圧の最大値よりも低い電圧のバイアスがかけられた、フローティングｎ−エピタキシャルポケット内に形成されている、データ収集回路に給電するための集積回路。
【請求項２】
前記ＬＶＦＳ回路により、前記データ収集回路に提供される電圧は、５Ｖ〜３.３Ｖである、請求項１記載の集積回路。
【請求項３】
前記ＬＶＦＳは、前記データ収集回路のシリコン基板のフローティングｎ−エピタキシャルポケット内に形成されている、請求項１記載の集積回路。
【請求項４】
前記ＬＶＦＳ回路は、前記ｎ−エピタキシャルポケットと共に使用するようになっており、かつ前記集積回路内の最大電圧値である外部電源電圧のバイアスがかけられており、前記ＬＶＦＳ回路は、ｎ−エピタキシャルポケットのバイアス電圧Ｖoutを発生するようになっている、請求項３記載の集積回路。
【請求項５】
前記ＬＶＦＳ回路は、第１のｎ−チャンネルＭＯＳＦＥＴと、前記第１のｎ−チャンネルＭＯＳＦＥＴのゲートターミナルとドレインターミナルとの間に接続された第１のポリシリコン抵抗器とを備え、前記第１のｎ−チャンネルＭＯＳＦＥＴのソースは、前記電圧Ｖoutを発生するようになっている、請求項４記載の集積回路。
【請求項６】
前記第１のｎ−チャンネルＭＯＳＦＥＴのドレインターミナル、および前記第１のポリシリコン抵抗器だけが、前記外部電源に接続されており、前記第１のｎ−チャンネルＭＯＳＦＥＴと前記第１のポリシリコン抵抗器とは、それらの構造の特性によって、アイソレートされている、請求項５記載の集積回路。
【請求項７】
前記第１のｎ−チャンネルＭＯＳＦＥＴは、２０Ｖ技術で構成されている、請求項６記載の集積回路。
【請求項８】
前記ＬＶＦＳの接合部は、高電圧側スイッチと低電圧側スイッチとの間のノードにおける電圧ＶXの共通モードの値の双方に対して、逆バイアスがかけられている、請求項７記載の集積回路。
【請求項９】
前記ＬＶＦＳ回路は、第２のｎ−チャンネルＭＯＳＦＥＴを備え、この第２のｎ−チャンネルＭＯＳＦＥＴは、前記第１のｎ−チャンネルＭＯＳＦＥＴのゲート、および前記第１のポリシリコン抵抗器に接続されたゲートターミナルおよびドレインターミナルと、ツェナーダイオードのカソードターミナルに接続されたソースターミナルとを有し、前記ツェナーのアノードターミナルは、前記高電圧側スイッチと低電圧側スイッチのノードに接続されている、請求項５記載の集積回路。  
【請求項１０】
前記電圧Ｖoutは、前記ツェナーダイオードの逆バイアス電圧＋前記第２のｎ−チャンネルＭＯＳＦＥＴのゲート−ソース間電圧−前記第１のｎ−チャンネルＭＯＳＦＥＴのゲート−ソース間電圧と等しい、請求項９記載の集積回路。
【請求項１１】
前記ＬＶＦＳ回路は、更に前記第１のｎ−チャンネルＭＯＳＦＥＴのゲートに接続され、第２の抵抗器およびコンデンサを介して、前記第１のポリシリコン抵抗器に接続されたゲートターミナル、およびドレインターミナルを有する第２のｎ−チャンネルＭＯＳＦＥＴと、２ステージの増幅器を有するレギュレーションループとを備え、前記２ステージの増幅器は、バンドギャップ回路および電流源回路を備えた差動ステージを備え、前記バンドギャップ回路は、差動ステージにバイアスを加えるためのバンドギャップ基準電圧を発生し、前記電流源回路は、前記バンドギャップ回路にバイアスを加え、更に、前記２ステージ増幅器は、共通ソースステージとして実現された利得ステージを含む、請求項５記載の集積回路。
【請求項１２】
前記差動ステージは、５Ｖ技術で構成されており、前記利得ステージおよび前記第２のｎ−チャンネルＭＯＳＦＥＴは、２０Ｖ技術で構成されており、レギュレーションループには、直接出力電圧Ｖoutが供給されている、請求項１１記載の集積回路。
【請求項１３】
ハーフブリッジ内に接続された高電圧側スイッチおよび低電圧側スイッチを駆動するための、ハーフブリッジドライバーを有するインバータアプリケーションを備える、負荷を駆動するための集積回路であって、
モノリシック高電圧技術で構成された電流センサと、
外部電源電圧ＶFと電流センサとの間に結合され、前記電流センサに電圧を供給するための低電圧フローティング電源（ＬＶＦＳ）回路とを備える集積回路。
【請求項１４】
高電圧側スイッチと低電圧側スイッチとを接続するノードと負荷との間に結合されたモード電圧電源を更に備え、前記電流センサは、前記ノード電圧電源の両端の電圧を検出するようになっている、請求項１３記載の集積回路。
【請求項１５】
前記高電圧側スイッチと低電圧側スイッチとの間のノードに接続された外部チップに前記ＬＶＦＳ回路が設けられており、このＬＶＦＳ回路は、電流センサ内に集積化されていない、請求項１３記載の集積回路。
【請求項１６】
前記電流センサは、第１および第２のフローティングｎ−エピタキシャルポケットを備え、前記第２のｎ−エピタキシャルポケットは、前記ＬＶＦＳを備え、前記第１のエピタキシャルポケットと前記第２のエピタキシャルポケットとの間の酸化膜ゾーンを、金属が横断している、請求項１３記載の集積回路。
【請求項１７】
前記第１のおよび第２のポケット内に設置され、出力電圧Ｖoutを発生するよう、内部が共に接合された少なくとも２つの専用パッドを更に備える、請求項１６記載の集積回路。
【請求項１８】
前記電流センサは、３つのｎ−エピタキシャル領域を備え、前記第１の領域は、ＬＶＦＳ回路であり、前記第２の領域は、前記電流検出回路を備え、前記第３領域は、インターフェースセクションである、請求項１７記載の集積回路。
【請求項１９】
前記電流センサは、前記結合部を囲み、誘電絶縁を行うためのプラスチックモールドを含む、請求項１８記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ収集回路に給電するための電圧電源に関し、より詳細には、モノリシック高電圧技術で構成される電流センサチップにおける完全集積化低電圧フローティング電源に関する。
【背景技術】
【０００２】
図１は、モータ駆動制御のために用いられる一般的なインバータアプリケーションの単一インバータのレッグの回路１０を示す。この回路１０は、高電圧側スイッチ１４、および低電圧側スイッチ１６を駆動するためのハーフブリッジドライバー１２を備えている。
【０００３】
かかるアプリケーションでは、Ｘノードと負荷との間に接続されたシャント抵抗器を使って、位相電流を検出することが多い。シャントによって得られる電圧データは、モノリシック高電圧集積回路で構成される電流センサチップ１８によって検出される。
【０００４】
Ｂ.ムラーリ、Ｆ.ベルトッチ、Ｇ.Ｓ.ビニョーラ著「スマートパワーＩＣ」第２の章（シュプリンター出版、ベルリン、１９９６年）（本明細書においては、この文献を参考例として援用する）に記載されている電流検出回路が、Ｘノードと称されるフローティングｎ−エピタキシャルポケット内に含まれており、このノードで存在する共通モードを除くことにより、データを検出することが可能となっている（ＶX＝０Ｖ÷６００Ｖ）。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
チップのフローティング側に給電するのに、一般に、ブートストラップコンデンサ（ＣＢ）が使用される。低電圧側スイッチ１６が閉じられていると、このブートストラップコンデンサＣBは、１５Ｖの電源によって充電され、パワートランジスタ駆動条件を満たすように、高電圧側スイッチ１４が閉じられると、ＶXと称されるＶF＝１５Ｖが提供される。この外部電圧電源ＶFは、ブートストラップコンデンサＣＤでの充電フェーズ、および放電フェーズに起因して生じるリップルノイズを特徴としている。
【０００６】
一般的に、高電圧技術では、信号処理回路で使用されるＭＯＳＦＥＴのサイズを、連続的に低減できるという利点が得られる。これと対照的に、より小さいデバイスは、通常１５Ｖの電源電圧よりも低い電圧しか必要としない。従って、サイズを縮小する技術を利用するには、ＶF電圧から安定した５Ｖの電源電圧を誘導できるフローティング電源を構成しなければならない。
【０００７】
本発明の第１の目的は、出力電圧Ｖout≦５Ｖとなるように完全に集積化された低電圧フローティング電源（ＬＶＦＳ）を構成きるようにする解決案を提供することにある。
【０００８】
本発明の別の目的は、モノリシック高電圧技術で実現される電流センサチップにおいて、データ収集回路に給電するための完全集積ＬＶＦＳを構成することにある。
【０００９】
本発明の更に別の目的は、ポケット自身に存在する最大電圧値よりも低い電圧で電圧のバイアスがかけられた、フローティングｎ−エピタキシャルポケット内で、完全集積化ＬＶＦＳを実現することにある。
【００１０】
本発明の更に別の目的は、内部に存在する最大電圧値よりも低い電圧により、フローティングエピタキシャルポケットに十分なバイアスをかけた状態に維持するように、信号処理のための高度ＭＯＳＦＥＴファミリーを使用することにある。
【課題を解決するための手段】
【００１１】
データ収集回路に給電するための集積回路が提供される。この集積回路は、ハーフブリッジ内に接続された高圧側および低圧側スイッチを駆動するためのハーフブリッジドライバーと、モノリシック高電圧技術で形成されたデータ収集回路と、このデータ収集回路に電圧を加えるための低電圧フローティング電源（ＬＶＦＳ）回路とを有するインバータアプリケーションを含み、ＬＶＦＳ回路は、ｎ−エピタキシャルポケット内に存在する電圧の最大値よりも低い電圧によるバイアスがかけられたフローティング状態のｎ−エピタキシャルポケット内に形成されている。
【００１２】
添付図面を参照する本発明の次の記載から、本発明の上記以外の特徴および利点が明らかとなると思う。
【発明を実施するための最良の形態】
【００１３】
本発明の電流センサチップの作動条件を理解するには、検査するシステム、および採用する技術の特徴を、詳しく説明することが有効である。採用するこの技術によって、検出回路とロジックインターフェースの双方を、同じチップに集積化することが可能となる。
【００１４】
図２は、エピタキシャル成長された２つの異なるｎ−エピタキシャルポケットを有する単一のＰタイプの基板２０の横断面を示す。エピタキシャルポケット内には、すべての回路、すなわち、検出回路とロジックインターフェースとが構成されており、これらエピタキシャルポケットは、システムのグローバルアースＤＣ-（図１）に接続されたＰタイプの基板２０内に製造されている。
【００１５】
Ｘノードと称されるフローティングポケットは、ｎタイプのエピタキシャルポケットとｐ−基板との間の接合部が、逆バイアスの高電圧に耐えられるようにする特定の幾何学的形状を特徴とする。
【００１６】
２００４年１２月７日にＭ.グラッソ、Ｓ.モリーニ、Ａ.ルジネンティに付与された、「ＡＣモータ位相電流検出のための入力フィルタ」を発明の名称とする米国特許第6,828,753号およびＡ.Ｗ.ルディフイゼ著「ＲＥＳＵＲＦ技術のレビュー」（パワー半導体デバイスおよびＩＣ、２０００年）には、リサーフ（Ｒｅｓｕｒｆ）（商標）技術が記載されている。
【００１７】
２０００年５月２２日〜２５日における第２の２回国際シンポジウム、１１〜１８ページ；Ｊ.Ｓ.アジット、Ｄ.キンザー、Ｎ.ランジャンによる「２つの電界低減層を使った接合部アイソレートパワーＩＣ技術における１２００Ｖの高電圧側ラテラルＭＯＳＦＥＴ」（パワー半導体デバイス、およびＩＣ，１９９３年ＩＳＰＳＤ’９３、１９９３年５月１８〜２０日における第５回国際シンポジウム、２３０〜２３５ページ；Ａ.メレード、Ａ.ルジネンチ、Ｍ.グラッソ著「モノリシック高電圧ゲートドライバーの使用」；およびＡ.リドー、Ｄ.キンザー、Ｇ.シェリダン、Ｄ.カム著「新しいミレニアムにおける電力管理のための半導体ロードマップ」（ＩＥＥＥの議事録第８９巻、発行６、２００１年６月、８０３〜８１２ページ）の文献（これらの文献を、参考例として援用する）は、電界の形状を正しく定めるのに一般に使用される。従って、１２００Ｖの大きさに達するように、接合部のブレークダウン電圧をチューニングできる。
【００１８】
低電圧側エピタキシャルポケットＬＳは、固定された電圧（１５Ｖ）のバイアスがかけられており、この電圧はＤＣ-と称される。２つのポケット間の情報の交換は、短時間の電流パルスを使ってＤＭＯＳによって実行される。下記に開示するすべての電圧値を、共通モードの瞬間値ＶX（ＤＣ+またはＤＣ-）と呼ぶ。
【００１９】
現在、２０Ｖ技術および５Ｖ技術とそれぞれ称する、２μｍおよび０.５μｍのチャンネル長さを有するＭＯＳ技術を利用できる。更に現在では、ＶFはフローティングエピタキシャルポケットにバイアスをかけ、電流検出回路に給電するのに利用できる電圧に限られる。従って、エピタキシャルポケットおよび電流検出回路は、２０Ｖ技術におけるＭＯＳによって実現される。
【００２０】
上記のように、本発明の目的は、第１のＭＯＳファミリーよりも性能が良く、かつ電力消費量が少ないことを保証する５Ｖ技術のＭＯＳファミリー内の検出回路を開発することにある。更に、５Ｖ技術における電源および検出回路によって占有される総面積は、２０Ｖ技術における検出回路のためだけに必要な面積よりも小さい。
【００２１】
信号処理部分がより複雑になるにつれ、後者の面積が小さくなるという利点は重要となる。更に、５Ｖ技術のデバイスは、２０Ｖ技術を使用することによっては得られない性能を有する回路を実現することに役立つ。
【００２２】
ｎ−エピタキシャルポケットでは、Ｐウェル内にｎ−チャンネルＭＯＳが形成されるが、ｐ−チャンネルＭＯＳは、エピタキシャル層内に形成される。このことは、ｎ−エピタキシャルポケットはｐ−チャンネルデバイスのための本体を構成することを意味する。
【００２３】
エピタキシャルポケットにバイアスをかけるのに、外部電源電圧ＶＦを使用するとき、ｐ−チャンネルの本体には、１５Ｖのバイアスがかけられるので、５Ｖのデバイスを使用するときの作動レンジは、１５Ｖ（ＶF）から１０Ｖ（ＶF−５Ｖ）までの間になければならない。従って、検出回路とシャント抵抗器の電圧Ｖinは、２つの異なる基準電圧を必要とする。すなわち、検出回路に対しては、ＶX＋１０Ｖが必要となり、シャント抵抗器に対しては、ＶXが必要となり、電圧シフトが必要となる。
【００２４】
電圧シフト動作は、処理しなければならない信号の信号対ノイズ比を悪化させ得る。従って、フローティングポケットにバイアスをかけるのと同時に、５ＶまたはＶXと称す３.３Ｖの出力電圧を発生する電源を形成しなければならない。
【００２５】
以下、電源回路に関する、本発明による解決案の利点と欠点について説明する。また、回路による予測されない挙動を示す理論的な結果と、実験的な結果の差の比較、その分析および説明についても説明する。
【００２６】
ＬＶＦＳの実現
低電圧フローティング電源（ＬＶＦＳ）は、多数の異なる方法で実現できる。行った選択の理由を詳細に示すために、これら異なる解決案の利点および欠点について、詳細に説明する。
【００２７】
５Ｖの技術の電圧電源を得る際の第１のの解決案は、電流センサチップ内に電源を集積化することなく、レギュレートを実行することである。この解決方法は、Ｘノードと称す外部ＬＶＦＳチップによって形成できる。レギュレータは、ＶFからスタートする電圧Ｖoutを実現する（図１参照）。
【００２８】
このように、ＬＶＦＳ回路の回路トポロジーの制限は存在しない。この解決案の欠点は、システム内に別のチップが存在していること、および基板にカップリングノイズの影響があることである。
【００２９】
５Ｖ技術の電源を得る際の第２のの解決案は、ＬＶＦＳを含む第２のフローティングｎ−エピタキシャルポケットで、電流センサチップを構成することである。電源の回路トポロジーに制限がないように、このエピタキシャルポケットにバイアスを加えるためにＶFを使用することは可能である。
【００３０】
しかし、ＶX＝６００Ｖのときに、電流検出回路を含む他のフローティングエピタキシャルポケットに電圧Ｖoutを提供する際には、ある問題が生じる。
【００３１】
図３は、フィールド酸化膜を金属が交差することによるＬＶＦＳを提供する第２のの解決案の例を示す。この第２の解決案は、エピタキシャルポケット間のフィールド酸化膜ゾーンを交差する金属を使用することによって実現されている。
【００３２】
基板２０は、システムのアースＤＣ-に接続されているので、ＶF＝６１５Ｖのときに、酸化膜のブレークダウンの問題が生じる。ＩＣの完全性を保証するには、通常のフィールド酸化膜よりも厚くし、フィールド酸化膜のデポジットステップを長くする必要がある。更に、処理ステップを変更するには、極めて費用がかかり、時間のかかる、信頼性および品質のテストが必要となる。従って、この解決案は、デバイスを大量生産する場合にしか有効でないと見なされる。
【００３３】
図４は、２つのポケット内に設置され、内部で共に接合された２つの専用パッドを使用することにより、第２ののエピタキシャルポケットにＶoutを与えることを示している。
【００３４】
ｎ−エピタキシャル領域１は、ＬＶＦＳであり、ｎ−エピタキシャル領域２は、電流検出回路を含み、およびｎ−エピタキシャル領域３は、インターフェース部分である。この接合部は、プラスチックのモールドによって囲まれており、誘電絶縁を保証している。しかし、２つの追加パッドおよび内部接合が必要であるので、この案は、製造される集積回路のコストを高める。
【００３５】
本発明の好ましい実施例では、電流検出回路が設置される同じフローティングエピタキシャルポケット内に、ＬＶＦＳを実現している。これによって、ポケット内の最大電圧値であるＶＦではなく、ＬＶＦＳ回路の出力電圧によって、直接ｎ−エピタキシャルポケットにバイアスをかけることが可能となっている。この実施例は、最もコスト的に効果的であり、以下、詳細に説明する。
【００３６】
エピタキシャルポケットには、ＬＶＦＳ自身の出力電圧のバイアスがかけられるので、この電圧電源回路のトポロジーの限界を理解することが重要である。ｎ−エピタキシャルポケットと共に使用するようになっているこの回路は、外部電源の電圧ＶＦのバイアスがかけられており、この電圧は、電源が含む最大の電圧の値でもある。
【００３７】
その代わりに、エピタキシャルポケットのバイアス電圧Ｖout＝５Ｖよりも高い電圧の値ＶF＝１５Ｖを、本発明が取り扱い、すべての作動条件下で、すべての接合部に逆バイアスをかけることを保証しなければならない。
【００３８】
図５に示されているように、この結果は、２０Ｖ技術におけるｎ−チャンネルのＭＯＳＦＥＴのドレインターミナル、およびこの構造の特性によりアイソレートされているポリシリコンの抵抗器だけに、ＶFを印加することによって得られる。
【００３９】
図６は、ＶXの共通モードの双方の値に対して実現される電源構造の接合部に、逆バイアスがかけられているシリコン基板の横断面を示す。
【００４０】
このＭＯＳＦＥＴは、そのソースターミナルを通して、電圧Ｖoutを提供するので、２０Ｖ技術で、ｎ−チャンネルデバイスを使用しなければならない。このことは、通常の作動条件では、ドレイン−ソース間電圧が、５Ｖよりも高くなることを意味する。このように、Ｖout＝５Ｖは、フローティングポケットにバイアスを加え、シャント抵抗器によって提供されるデータが利用できるその作動レンジを移動することにより、（Ｖout÷ＶX）電流検出回路に給電する。
【００４１】
図７は、ＬＶＦＳの第１の解決案のセルの略図である。図示するように、２０Ｖ技術におけるｎ−チャンネルのＭＯＳスイッチＨ２のドレインターミナル、およびポリシリコン抵抗器Ｒ０だけが、上記概略を述べた検討事項に起因して、必要とされるようにＶFに接続される。
【００４２】
次の式１に基づき、Ｖoutを実現できるようにするオープンループの回路トポロジーのチップ内で、この回路をテストした。
Ｖout＝ＶZ+ＶGS1−ＶGS2              （１）
ここで、ＶZは、ツェナーダイオードＤ１の逆バイアス電圧であり、負荷電流Ｉload＝１ｍＡは、電流検出回路に対して予想される最大消費電流である。
【００４３】
図７のセルを有する回路に対する実験結果は、０.２％の最大偏差を有するＶout＝５.２４３を示すカデンス（Cadence）（商標）によって得られる制限曲線の間にあった。しかし、この回路は、Ｖoutに対して必要な精度を与えなかった。従って、性能を改善するために、閉ループ回路トポロジーを使用する電源の第２ののバージョンが実現された。
【００４４】
図８および図９には、この電源の略図、およびレイアウトセルが、それぞれ示されている。この閉ループの回路トポロジーは、ＶFに接続された２０Ｖの技術における追加ポリシリコン抵抗器Ｒ２、およびｎ−チャンネルのＭＯＳＦＥＴスイッチＨ２を有する第１の電源回路と同じベース構造を有するテストチップに含まれていた。
【００４５】
２ステージの増幅器を使って、レギュレーションループを構成した。このループは、５Ｖの技術で実現され、この回路によって実現される同じ出力電圧が直接供給された。演算増幅器の非反転入力は、ＭＯＳスイッチＭ１のゲートであり、バンドギャップ基準のバイアスをかけた。バンドギャップの出力Ｖ＿ＢＧ＝１.２Ｖは、−４０℃から１４０℃の温度範囲にわたって、±２.８％の精度を示した。バンドギャップ回路は、２ステージ方式からなる演算増幅器を含んでいた。
【００４６】
使用した技術は、５Ｖのバイアスをかけることができるツェナーダイオードを使用しないので、バンドギャップ基準回路が含まれていた。このバンドギャップ回路は、ツェナーダイオードを使った解決案よりも良好な温度補償および精度を補償できる。正しい作動ポイントでは、増幅器の反転入力（Ｖ-）も強制的に１.２Ｖとされた。このように、Ｒ３およびＲ４の値を選択した後に、出力ステージの休止バイアス電流ＩH2およびＶoutの所望する値を得ることが可能であった。
【００４７】
バッファ出力ステージを構成するＨ２のためのバイアス電流を、次のように記載できる。
ＩH2＝Ｖ-／Ｒ３＝１.２Ｖ／Ｒ３             （２）
一方、Ｖoutの値を次のように記載できる。
Ｖout＝Ｖ-＊（１＋Ｒ４／Ｒ３）            （３）
【００４８】
レギュレータ増幅器の第２の利得ステージを、共通ソースステージとして実現した。通常の作動条件では、ドレイン−ソース間電圧は、５Ｖよりも高いので、第２の利得ステージを、ＭＯＳＦＥＴスイッチＨ３を有する２０Ｖ技術で構成した。差動入力ステージには、Ｉ1＝１５μＡのバイアスをかけた。更に、テストチップにおいて電流ソース回路を設計し、これを挿入した。この回路は、バンドギャップに対するバイアス電流Ｉｐ５μＡ、およびレギュレーション増幅器のためのバイアス電流Ｉｐ１０μＡを発生した。
【００４９】
バンドギャップと電流−ステージの双方には、Ｖoutを供給し、５Ｖの技術で構成した。従って、この回路トポロジーには、ある制限がかけられた。実際に、これらの回路に含まれるＮＰＮデバイスのコレクタは、エピタキシャルポケット層であり、この理由から、コレクタを５Ｖとした。
【００５０】
シミュレーションおよび測定
表１にカデンス（商標）環境のシミュレーションと、図８の回路の実験結果との比較が示されている。表１では、シミュレーションのコラムは、最悪ケースの限界を示しており、テストコラムは、観察したチップの平均的挙動を示している。
【００５１】
テスト中に検討した限界曲線を得るために、最悪ケースのシミュレーションを実行した。３０個のサンプルに対して測定を実行した。初期の分析時に、ＣBでの充電フェーズおよび放電フェーズに起因するＶFの値の変動によって、ＬＶＦＳがどのように影響され得るかを観察することが重要である。これらのシミュレーションは、公称Ｖoutから±３.６％の偏差を示した。測定は、Ｖoutから２％の最大偏差よりも低い値を示した。
【００５２】
第２の分析は、かかるアプリケーションに対して、代表的な温度レンジにわたるＬＶＦＳの特性を示した。最悪ケースのシミュレーションは、Ｖoutにて４.８％よりも低い偏差を示した。テストフェーズ中、サーモストリームを使って、チップの作動温度を変えた。５Ｖからの最大偏差値は、４％よりも小さかった。
【００５３】
最終分析は、電流負荷の変化によりＬＶＦＳがどのように影響され得るかを示す。この電源は、電流Ｉload＝１ｍＡを発生するように設計した。シミュレーションは、Ｖoutにて、４％よりも低い最大偏差値を示した。テストフェーズ中、最大偏差値は３.６％よりも低かった。
【００５４】
従って、これらの分析に対して、シミュレーションの結果と実験結果との間には、良好な一致があったと結論づけることができ、この場合、実験の曲線は、シミュレーションの最悪ケースの曲線の間にあった。
【００５５】
上記のように、ＶFは、外部ノイズ供給電源であるので、ＶＦにおいて、ノイズ信号によりＶoutがどのように影響されるかを分析することが重要である。これらの実験のために、ＶFに対し、異なるいくつかの周波数における２Ｖのピーク・ツー・ピーク振幅を有するサイン波信号をＶＦに重ねた。次に、Ｖoutでのノイズの振幅を観察した。実験の結果は、シミュレーションの結果よりも悪かった。
【００５６】
回路の一定のバージョンでは、電源回路の出力は、内部ノードとなり、一方、テストチップでは出力は外部パッドに接続されていることに留意することが重要である。従って、ＶFパッドとＶoutパッドとの間には、ある程度のｐＦがあった。それにもかかわらず、まだ外部ノイズのかなりの低減が得られた。
【００５７】
【表１】
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【００５８】
０Ｖから６００Ｖの間で、ＶXノードがスウィングする間の、ＬＶＦＳの挙動がレポートされている。このスウィングは、ナノ秒あたり数十ボルトの大きさとなり得る傾き（ｄＶ／ｄｔ）を特徴としていた。
【００５９】
セットアップされる利用可能な測定値により、ＶXを０Ｖ〜３０Ｖの間で、スウィングさせるＬＶＦＳの挙動を観察することが可能となった。しかし、この値は、Ｐ-基板とｎ-エピタキシャルポケットの接合部の間の容量が、印加される逆電圧と共に低下することを検討すると、クリティカルな値であった。従って、このスウィング部分では、主な量の電荷注入が生じた。
【００６０】
器具を用いることにより、１Ｖ／ｎｓの最大値を有するスウィングゾーンにおける傾きを変えることも可能であった。実験結果は、Ｘノードが３０Ｖから０Ｖに変化する間に、ＬＶＦＳに関して、ある問題が生じることを示した（図９参照）。
【００６１】
実際に、このスウィング中にＶoutの値が大きく乱れることを観察できた。この現象の時間長さは、スウィングの傾き、および負荷により吸収される電流の双方に関連していた。新しいシミュレーションは、この問題の背後にある理由があきらかとなった。
【００６２】
Ｖout＝５ＶおよびＶX＝３０Ｖの場合、ｐ-基板／ｎ-エピタキシャル接合部は、３５Ｖの逆バイアスを有していた。ＶXが０Ｖに低下する間、接合部からｎ-エピタキシャル内に、正の電荷が注入された。問題は、ｎ−エピタキシャルポケットに対するバイアスがソース−フォロワーステージのＭＯＳＦＥＴ  Ｈ２（図８）によって提供されていることに起因する。
【００６３】
このタイプの出力ステージは、電流を出力することはできるが、吸収はできない。従って、この電荷の注入は、Ｖoutの値を増加した。負荷によって吸収される電流を増加することにより、Ｖoutのピーク振幅を低減できた。
【００６４】
図１０および図１１は、放電フェーズの終了後に、Ｖoutが５Ｖよりも低い値に留まっていることを示す。ＶX’のスウィングの傾きが増加すると、この現象の時間長さも長くなる。この挙動は、レギュレータの演算増幅器でのスルーレートの問題に起因するものである。
【００６５】
Ｖoutが増加した場合、レギュレータのループは、右作動ポイントにおいて回転しようと試みる。しかし、ＶFよりも大きいＶoutの値では、ループ制御が失われる。
【００６６】
レギュレータは、スルーレートに対して最適にされないので、ループを右作動ポイントまで戻すのに、ある程度のμｓが必要であった。この問題は、恐らくは、例えばプッシュプル回路トポロジーのような電流を放出および吸収できる出力ステージを、ＬＶＦＳに対して設けることによって解決できると思われる。このように、負のフロント中に、ｎ-エピタキシャルポケット中に注入される電荷を吸収できる。
【００６７】
以上、本発明の特定の実施例に関連して、本発明を説明したが、当業者には、他の多くの変形例および変更例、並びにその他の用途が明らかであると思う。従って、本発明は、本明細書中の特定の開示によって限定されるものではない。
【００６８】
関連出願とのクロスレファレンス
本願は、「モノリシック電圧技術による電流センサのための集積フローティング電源」を発明の名称とし、２００５年１０月７日に出願された米国仮特許出願第６０／７２４、３７３号および「モノリシック電圧技術による電流センサのための集積フローティング電源」を発明の名称とし、２００６年４月２１日に出願された米国仮特許出願第６０／７９４、０２０号に基づく権利を主張するものであり、本明細書では、これらの出願の内容を、参考例として援用する。
【図面の簡単な説明】
【００６９】
【図１】モータ駆動制御に使用されるモータインバータアプリケーションの単一インバータレッグの回路図である。
【図２】エピタキシャル成長された２つの異なるｎ-エピタキシャルポケットを有する、単一ｐタイプの基板の断面図である。
【図３】ＬＶＦＳを構成するように、金属がフィールド酸化膜を横断している、エピタキシャル成長された２つの異なるｎ-エピタキシャルポケットを有する単一ｐタイプの基板の断面図である。
【図４】フローティングポケット間の内部接合部を有する単一ｐタイプの基板の平面図である。
【図５】エピタキシャルポケットのバイアス電圧Ｖoutよりも大きい電圧値ＶFを取り扱い、すべての接合部に逆バイアスをかけることを保証するためのレギュレータ回路のベース構造の回路図である。
【図６】ＶXの双方の値に対して、すべての接合部に逆バイアスをかけた単一ｐタイプの基板の断面図である。
【図７】図６に示されるように形成されたテストＬＶＦＳを含む集積回路の回路図である。
【図８】図６に示されるように形成されたＬＶＦＳを含む改良された集積回路の回路図である。
【図９】面積＝６４０×３８０μｍ2を有し、電流ソース、バンドギャップ電圧基準、レギュレーションループおよびＶFでのＥＳＤを備える、図８の集積回路のレイアウト図である。
【図１０】負のスウィング（ここで、ａ１）Ｘ（４Ｖ／ｄｉｖ），ｂ１）ΔＶout（２Ｖ／ｄｉｖ）＠ｄＶ／ｄｔ＝０1.０３Ｖ／ｎｓ；ａ２）Ｘ（４Ｖ／ｄｉｖ），ｂ２）ΔＶout（２Ｖ／ｄｉｖ）＠ｄＶ／ｄｔ＝０.０１Ｖ／ｎｓ、および時間スケール５００ｎｓ／ｄｉｖに対する実験電圧波形を示すグラフである。
【図１１】負のスウィング（ここで、ｃ１）Ｘ（７.５Ｖ／ｄｉｖ），ｄ１）Ｖout（７.５Ｖ／ｄｉｖ）＠ｄＶ／ｄｔ＝０.０３Ｖ／ｎｓ，ｃ２）Ｘ（７1.５Ｖ／ｄｉｖ（，ｄ２）Ｖout（７.５Ｖ／ｄｉｖ）＠ｄＶ／ｄｔ＝０.０１Ｖ／ｎｓ、および時間スケール１μｓ／ｄｉｖに対する電圧波形を示すグラフである。
【符号の説明】
【００７０】
１０    インバーターレッグの回路
１２    ハーフブリッジドライバー
１４    高電圧側スイッチ
１６    低電圧スイッチ
１８    電流センサ
２０    ｐタイプの基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成18年12月5日(2006.12.5)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
2007129211000001.pdf