(57)【要約】【課題】トライステート出力回路の電源ノイズを減少させることにより、電源ノイズによる誤動作を防止することを課題とする。【解決手段】ハイインピーダンス状態、ハイレベル状態及びローレベル状態を出力可能であり、ハイレベル状態及びローレベル状態はローインピーダンス状態であり、第１の制御信号に応じてハイインピーダンス状態及びローインピーダンス状態を切り替えるトライステート出力回路（１０１）と、第２の制御信号を入力し、ローインピーダンス状態からハイインピーダンス状態に切り替える第２の制御信号のタイミングの遅延時間に対して、ハイインピーダンス状態からローインピーダンス状態に切り替える第２の制御信号のタイミングの遅延時間が長くなるように、第２の制御信号を遅延して第１の制御信号をトライステート出力回路に出力する遅延回路（１０２）とを有する出力回路が提供される。【選択図】図１
2007208483.tif 000002
【特許請求の範囲】
【請求項１】
ハイインピーダンス状態、ハイレベル状態及びローレベル状態を出力可能であり、前記ハイレベル状態及び前記ローレベル状態はローインピーダンス状態であり、第１の制御信号に応じて前記ハイインピーダンス状態及び前記ローインピーダンス状態を切り替えるトライステート出力回路と、
第２の制御信号を入力し、前記ローインピーダンス状態から前記ハイインピーダンス状態に切り替える前記第２の制御信号のタイミングの遅延時間に対して、前記ハイインピーダンス状態から前記ローインピーダンス状態に切り替える前記第２の制御信号のタイミングの遅延時間が長くなるように、前記第２の制御信号を遅延して前記第１の制御信号を前記トライステート出力回路に出力する遅延回路と
を有することを特徴とする出力回路。
【請求項２】
前記トライステート出力回路は、入力信号を入力し、前記第１の制御信号により前記ローインピーダンス状態が指示されると、前記入力信号に応じて前記ハイレベル状態又は前記ローレベル状態を出力することを特徴とする請求項１記載の出力回路。
【請求項３】
前記遅延回路は、前記トライステート出力回路を前記ハイインピーダンス状態にするための前記第１の制御信号を生成する第１のトランジスタと、前記トライステート出力回路を前記ローインピーダンス状態にするための前記第１の制御信号を生成する第２のトランジスタとを有し、
前記第１のトランジスタは、前記第２のトランジスタよりも駆動能力が大きいことを特徴とする請求項１記載の出力回路。
【請求項４】
前記遅延回路は、論理回路及び遅延素子を有することを特徴とする請求項１記載の出力回路。
【請求項５】
前記トライステート出力回路は、前記第１の制御信号がハイレベルのときには前記ハイインピーダンス状態を出力し、前記第１の制御信号がローレベルのときには前記ローインピーダンス状態を出力することを特徴とする請求項１記載の出力回路。
【請求項６】
前記遅延回路は、前記第１の制御信号をハイレベルにするための第１のトランジスタと、前記第１の制御信号をローレベルにするための第２のトランジスタとを有し、
前記第１のトランジスタは、前記第２のトランジスタよりも駆動能力が大きいことを特徴とする請求項５記載の出力回路。
【請求項７】
前記遅延回路は、論理回路及び遅延素子を有することを特徴とする請求項５記載の出力回路。
【請求項８】
前記トライステート出力回路は、前記第１の制御信号がローレベルのときには前記ハイインピーダンス状態を出力し、前記第１の制御信号がハイレベルのときには前記ローインピーダンス状態を出力することを特徴とする請求項１記載の出力回路。
【請求項９】
前記遅延回路は、前記第１の制御信号をハイレベルにするための第１のトランジスタと、前記第１の制御信号をローレベルにするための第２のトランジスタとを有し、
前記第２のトランジスタは、前記第１のトランジスタよりも駆動能力が大きいことを特徴とする請求項８記載の出力回路。
【請求項１０】
前記遅延回路は、論理回路及び遅延素子を有することを特徴とする請求項８記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に関する。
【背景技術】
【０００２】
ＬＳＩの消費電流の増大に伴う電源ノイズの増大やＬＳＩ内部回路の低電圧化に伴い、電源ノイズを低減する必要性が増大している。このようなノイズのうち、Ｉ／Ｏセルのスイッチング起因のノイズとしては、複数のＩ／Ｏセルの同時スイッチングにより生じるノイズの低減手法が提案されている（特許文献１）。
【０００３】
【特許文献１】特開２００４−３３４２７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
複数のＩ／Ｏセルの同時スイッチングによるノイズの他に、１個のトライステート出力回路内で電源ノイズが生じることがある。
【０００５】
本発明の目的は、トライステート出力回路の電源ノイズを減少させることにより、電源ノイズによる誤動作を防止することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、ハイインピーダンス状態、ハイレベル状態及びローレベル状態を出力可能であり、前記ハイレベル状態及び前記ローレベル状態はローインピーダンス状態であり、第１の制御信号に応じて前記ハイインピーダンス状態及び前記ローインピーダンス状態を切り替えるトライステート出力回路と、第２の制御信号を入力し、前記ローインピーダンス状態から前記ハイインピーダンス状態に切り替える前記第２の制御信号のタイミングの遅延時間に対して、前記ハイインピーダンス状態から前記ローインピーダンス状態に切り替える前記第２の制御信号のタイミングの遅延時間が長くなるように、前記第２の制御信号を遅延して前記第１の制御信号を前記トライステート出力回路に出力する遅延回路とを有することを特徴とする出力回路が提供される。
【発明の効果】
【０００７】
第２の制御信号を遅延した第１の制御信号を生成することにより、ハイインピーダンス状態からローインピーダンス状態に切り替わるタイミングを遅延させることができる。これにより、ハイレベル状態とローレベル状態との間の遷移可能な時間的範囲を広げることができ、ノイズを防止することができる。また、ノイズによる誤動作を防止することができる。
【発明を実施するための最良の形態】
【０００８】
図１５はトライステート出力回路１０１を示す図であり、図１６はその動作を説明するためのタイミングチャートである。なお、入力信号ＩＮ及び制御信号ＣＴＬは、そのレベル遷移を分かり易くするために、電圧を少しずらして図１６及び図１７に示している。実際には、入力信号ＩＮ及び制御信号ＣＴＬは、ローレベルが０Ｖであり、ハイレベルが１．３Ｖである。電源電圧ＶＤＤは３．３Ｖ、基準電圧ＶＳＳは０Ｖである。
【０００９】
トライステート出力回路１０１は、電源電圧ＶＤＤ及び基準電圧ＶＳＳ間に接続され、制御信号ＣＴＬ及び入力信号ＩＮを入力し、出力信号ＯＵＴを出力する。制御信号ＣＴＬがローレベルのときには、入力信号ＩＮがハイレベルであれば出力信号ＯＵＴもハイレベル状態になり、入力信号ＩＮがローレベルであれば出力信号ＯＵＴもローレベル状態になる。制御信号ＣＴＬがハイレベルのときには、トライステート出力回路１０１の出力はハイインピーダンス状態になり、出力信号ＯＵＴは前の状態を保持する。トライステート出力回路１０１は、ハイインピーダンス状態、ハイレベル状態、及びローレベル状態の３状態を出力可能である。ハイレベル状態及びローレベル状態は、出力がローインピーダンス状態である。
【００１０】
期間Ｔ２１は、入力信号ＩＮの立ち下がりエッジから制御信号ＣＴＬの立ち上がりエッジまでの期間である。期間Ｔ２１が十分に長いので、電源電圧ＶＤＤ及び基準電圧ＶＳＳにほとんどノイズが生じない。その結果、出力信号ＯＵＴにもノイズが生じない。
【００１１】
図１７は、トライステート出力回路１０１に電源ノイズが生じる場合を示すタイミングチャートであり、図１６に対応する。期間Ｔ２２は、入力信号ＩＮの立ち下がりエッジから制御信号ＣＴＬの立ち上がりエッジまでの期間である。期間Ｔ２２が短すぎるので、電源電圧ＶＤＤ及び基準電圧ＶＳＳにノイズが生じる。その結果、出力信号ＯＵＴにもノイズが生じる。具体的には、入力信号ＩＮがハイレベルからローレベルに変化することにより、トライステート出力回路１０１内に大きな電流が流れる。その最中に、制御信号ＣＴＬがローレベルからハイレベルに変化することにより、トライステート出力回路１０１内のトランジスタがスイッチング動作を行う。これにより、電源ノイズが生じる。
【００１２】
図１８は、制御信号ＣＴＬのレベル遷移及びそれに伴う入力信号ＩＮのレベル遷移可能な範囲ＳＴを示す図である。図の上段は制御信号ＣＴＬがローレベル（ローインピーダンス状態）からハイレベル（ハイインピーダンス状態）に変化する場合を示し、図の下段は制御信号ＣＴＬがハイレベル（ハイインピーダンス状態）からローレベル（ローインピーダンス状態）に変化する場合を示す。
【００１３】
まず、図の上段において、制御信号ＣＴＬがローレベルからハイレベルに変化する場合について説明する。時刻ｔ１１より前で入力信号ＩＮがレベル遷移する場合は、図１６の場合である。入力信号ＩＮがレベル遷移すると、トライステート出力回路１０１内で電流が流れ、出力信号ＯＵＴがレベル遷移する。出力信号ＯＵＴのレベル遷移が終了すると、トライステート出力回路１０１内の電流が流れなくなる。その後に、制御信号ＣＴＬがローレベルからハイレベルに変化するので、電源ノイズは生じない。
【００１４】
時刻ｔ１１から時刻ｔ１２までの間で入力信号ＩＮがレベル遷移する場合は、図１７の場合である。入力信号ＩＮがレベル遷移すると、トライステート出力回路１０１内で大きな電流が流れる。大きな電流が流れている間に、制御信号ＣＴＬがローレベルからハイレベルに変化するので、トライステート出力回路１０１内のスイッチング動作により電源ノイズが生じる。
【００１５】
次に、時刻ｔ１２より後で入力信号ＩＮがレベル遷移する場合について説明する。入力信号ＩＮがレベル遷移すると、トライステート出力回路１０１内で電流が流れ始める。しかし、スイッチング開始直後はまだ電流が小さいため、この時点で制御信号ＣＴＬがローレベルからハイレベルに変化しても電源ノイズはほとんど生じない。
【００１６】
また、制御信号ＣＴＬがローレベルからハイレベルに変化すると、トライステート出力回路１０１の出力はハイインピーダンス状態になる。その後に、入力信号ＩＮがレベル遷移しても、電源ノイズは生じない。
【００１７】
次に、図の下段において、制御信号ＣＴＬがハイレベルからローレベルに変化する場合について説明する。時刻ｔ１３より前で入力信号ＩＮがレベル遷移する場合について説明する。制御信号ＣＴＬがハイレベルのとき、トライステート出力回路１０１の出力はハイインピーダンス状態になる。その状態で、入力信号ＩＮがレベル遷移しても、電源ノイズは生じない。
【００１８】
また、制御信号ＣＴＬがハイレベルからローレベルに変化すると、トライステート出力回路１０１内のトランジスタがスイッチング動作を行い、スイッチング電流が流れ始める。しかし、スイッチング開始直後はまだ電流が小さいため、この時点で入力信号ＩＮがレベル遷移しても電源ノイズはほとんど生じない。
【００１９】
次に、時刻ｔ１３から時刻ｔ１４までの間で入力信号ＩＮがレベル遷移する場合について説明する。制御信号ＣＴＬがハイレベルからローレベルへ変化することにより、上記のスイッチング電流が流れる。そのスイッチング電流は、やがて大きな電流になる。大きな電流が流れている最中に、入力信号ＩＮがレベル遷移すると、電源ノイズが生じる。
【００２０】
次に、時刻ｔ１４より後で入力信号ＩＮがレベル遷移する場合について説明する。制御信号ＣＴＬがハイレベルからローレベルへ変化することにより、上記のスイッチング電流が流れる。そのスイッチング電流は、出力信号ＯＵＴのレベルが落ち着くと、ほとんど流れなくなる。その後に入力信号ＩＮがレベル遷移しても、電源ノイズは生じない。
【００２１】
上記の時刻ｔ１１からｔ１２までの期間は、数ｎｓである。上記の時刻ｔ１２からｔ１３までの期間Ｔ１２は、数十〜百数十ｐｓである。上記の時刻ｔ１３からｔ１４までの期間は、数ｎｓである。期間Ｔ１１、Ｔ１２及びＴ１３は、図の上段及び下段において、電源ノイズが生じない範囲が重なる期間である。
【００２２】
以上のように、制御信号ＣＴＬがローレベルからハイレベルへ遷移する場合を図の上段に示した。制御信号ＣＴＬがローレベル（ローインピーダンス状態）のときに入力信号ＩＮが変化するとトライステート出力回路１０１の出力信号ＯＵＴがスイッチングする。このスイッチングの最中に制御信号ＣＴＬがローレベルからハイレベルに遷移すると、出力を駆動していたトランジスタで電源の間に流れていた電流が急激にカットされるため、電源のインダクタンスによって通常のスイッチング時よりも大きなノイズが電源にのる。
【００２３】
また、制御信号ＣＴＬがハイレベルからローレベルへ遷移する場合を図の下段に示した。制御信号ＣＴＬがハイレベルからローレベルになることで、トライステート出力回路１０１がスイッチングしている最中に入力信号ＩＮが反転すると、図の上段の場合と同様に電源及びトライステート出力回路１０１の間に急激な電流変化がおきることにより、通常のスイッチング時よりも大きなノイズが電源にのる。
【００２４】
このように入力信号ＩＮ及び制御信号ＣＴＬにより同時スイッチングすると、通常のスイッチング時よりも大きなノイズが電源にのるため、通常スイッチングによるノイズのみ考慮して回路設計を行うと内部回路が誤動作してしまう可能性がある。制御信号ＣＴＬが切り替わるクロックサイクルで入力信号ＩＮが変化しないように論理設計で対処できればこの問題は回避できるが、制御信号ＣＴＬのタイミング要求が厳しい場合にはこの解決方法が適用できるとは限らない。
【００２５】
この問題を入力信号ＩＮ及び制御信号ＣＴＬ間の遅延調整で回避する場合、入力信号ＩＮ及び制御信号ＣＴＬによるスイッチングタイミングは下の要件を満たしている必要がある。
【００２６】
まず、図の上段の制御信号ＣＴＬがローレベルからハイレベルへ遷移する時の要件を説明する。入力信号ＩＮの変化によるトライステート出力回路１０１のスイッチング電流がある程度大きくなる前、又はスイッチング電流が十分小さくなった後に制御信号ＣＴＬが変化する。
【００２７】
次に、制御信号ＣＴＬがハイレベルからローレベルへ遷移する時の要件を説明する。制御信号ＣＴＬの変化によるトライステート出力回路１０１のスイッチング電流がある程度大きくなる前、又はスイッチング電流が十分小さくなった後に入力信号ＩＮが変化する。
【００２８】
図１８を見てわかるとおり、制御信号ＣＴＬの立ち上がりと立ち下がりで入力信号ＩＮと制御信号ＣＴＬの遷移順序の要件が逆になっているため、電源ノイズを抑制するためには制御信号ＣＴＬと入力信号ＩＮの遷移タイミングを十分離すか逆に非常に近づけなければならない。対策としては、以下の３つがある。
【００２９】
第１に、制御信号ＣＴＬと入力信号ＩＮの遷移タイミングを十分に離す。しかし、この場合、遅延性能が大きく悪化する問題がある。
【００３０】
第２に、ノイズ対策として電源を強化する。しかし、この場合、半導体チップサイズが大きくなり、コストが増加する問題がある。
【００３１】
第３に、制御信号ＣＴＬと入力信号ＩＮの遷移タイミングを非常に近づける。しかし、この場合、多数のトライステート出力回路（入出力回路）１０１に対して調整が必要となるため、設計工数が増加する問題がある。また、トライステート出力回路１０１の特性によっては、この調整のためのタイミングの窓がほとんど開いていないために、この対策が実行できない場合もある。
【００３２】
図１は本発明の実施形態による出力回路を示す図であり、図３は制御信号ＣＴＬ及びＣＴＬ１を示すタイミングチャートである。出力回路は、トライステート出力回路１０１及び遅延回路１０２を有する半導体集積回路である。
【００３３】
時刻ｔ１では、制御信号ＣＴＬ及びＣＴＬ１がローレベルからハイレベルに遷移する。時刻ｔ２では、制御信号ＣＴＬがハイレベルからローレベルに遷移する。時刻ｔ３では、制御信号ＣＴＬ１がハイレベルからローレベルに遷移する。時刻ｔ２からｔ３までの期間は、遅延時間Ｔである。遅延回路１０２は、制御信号ＣＴＬが立ち上がると、ほとんど遅延時間なしで制御信号ＣＴＬ１を出力し、制御信号ＣＴＬが立ち下がると、所定の遅延時間Ｔ遅延して制御信号ＣＴＬ１を出力する。
【００３４】
すなわち、遅延回路１０２は、制御信号ＣＴＬを入力し、ローレベルからハイレベルに切り替える制御信号ＣＴＬのタイミングの遅延時間（例えば０）に対して、ハイレベルからローレベルに切り替える制御信号ＣＴＬのタイミングの遅延時間Ｔが長くなるように、制御信号ＣＴＬを遅延して制御信号ＣＴＬ１をトライステート出力回路１０１に出力する。遅延回路１０２は、制御信号ＣＴＬに対し、ヒステリシス特性を持った制御信号ＣＴＬ１を生成することができる。
【００３５】
図１６と同様に、トライステート出力回路１０１は、電源電圧ＶＤＤ及び基準電圧ＶＳＳ間に接続され、制御信号ＣＴＬ１及び入力信号ＩＮを入力し、出力信号ＯＵＴを出力する。制御信号ＣＴＬ１がローレベルのときには、入力信号ＩＮがハイレベルであれば出力信号ＯＵＴもハイレベル状態になり、入力信号ＩＮがローレベルであれば出力信号ＯＵＴもローレベル状態になる。制御信号ＣＴＬ１がハイレベルのときには、トライステート出力回路１０１の出力はハインイーダンス状態になり、出力信号ＯＵＴは前の状態を保持する。トライステート出力回路１０１は、ハイインピーダンス状態、ハイレベル状態、及びローレベル状態の３状態を出力可能である。ハイレベル状態及びローレベル状態は、出力がローインピーダンス状態である。トライステート出力回路１０１の出力は、制御信号ＣＴＬ１がハイレベルであればハイインピーダンス状態になり、制御信号ＣＴＬ１がローレベルであればローインピーダンス状態になる。
【００３６】
図２は、トライステート出力回路１０１の構成例を示す回路図である。否定（ＮＯＴ）回路２０１は、入力信号ＩＮを論理反転して出力する。否定回路２０２は、制御信号ＣＴＬ１を論理反転して出力する。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ｐチャネルトランジスタ２０３は、ゲートが否定回路２０１の出力端子に接続され、ソースが電源電圧ＶＤＤに接続され、ドレインがｐチャネルトランジスタ２０４のソースに接続される。ｐチャネルトランジスタ２０４は、ゲートが制御信号ＣＴＬ１の線に接続され、ドレインが出力信号ＯＵＴの線に接続される。ｎチャネルトランジスタ２０５は、ゲートが否定回路２０２の出力端子に接続され、ドレインが出力信号ＯＵＴの線に接続され、ソースがｎチャネルトランジスタ２０６のドレインに接続される。ｎチャネルトランジスタ２０６は、ゲートが否定回路２０１の出力端子に接続され、ソースが基準電圧ＶＳＳに接続される。
【００３７】
制御信号ＣＴＬ１がハイレベルになると、トランジスタ２０４及び２０５がオフする。これにより、出力信号ＯＵＴの線は、ハイインピーダンス状態になる。制御信号ＣＴＬ１がローレベルになると、トランジスタ２０４及び２０５がオンする。これにより、出力信号ＯＵＴの線は、ローインピーダンス状態になる。
【００３８】
制御信号ＣＴＬ１がローレベルのとき、入力信号ＩＮがハイレベルになると、トランジスタ２０３〜２０５がオンし、トランジスタ２０６がオフになる。これにより、出力信号ＯＵＴは、ハイレベル（電源電圧ＶＤＤ）になる。
【００３９】
制御信号ＣＴＬ１がローレベルのとき、入力信号ＩＮがローレベルになると、トランジスタ２０４〜２０６がオンし、トランジスタ２０３がオフになる。これにより、出力信号ＯＵＴは、ローレベル（基準電圧ＶＳＳ）になる。
【００４０】
図４は、遅延回路１０２の構成例を示す回路図である。ｐチャネルトランジスタ４０１は、ゲートが制御信号ＣＴＬの線に接続され、ソースが電源電圧ＶＤＤに接続され、ドレインがｎチャネルトランジスタ４０２のドレインに接続される。ｎチャネルトランジスタ４０２は、ゲートが制御信号ＣＴＬの線に接続され、ソースが基準電圧ＶＳＳに接続される。ｐチャネルトランジスタ４０３は、ゲートがトランジスタ４０１及び４０２のドレインの相互接続点に接続され、ソースが電源電圧ＶＤＤに接続され、ドレインが制御信号ＣＴＬ１の線に接続される。ｎチャネルトランジスタ４０４は、ゲートがトランジスタ４０１及び４０２のドレインの相互接続点に接続され、ドレインが制御信号ＣＴＬ１の線に接続され、ソースが基準電圧ＶＳＳに接続される。
【００４１】
トランジスタ４０３は、トランジスタ４０４よりも駆動能力が大きい。具体的には、トランジスタ４０３は、トランジスタ４０４よりもサイズ（ゲート幅）が大きい。トランジスタ４０３は大電流を流すので、トランジスタ４０３は高速に制御信号ＣＴＬ１をハイレベルにすることができる。これに対し、トランジスタ４０４は小電流を流すので、トランジスタ４０４は低速に制御信号ＣＴＬ１をローレベルにする。その結果、図３に示すように、制御信号ＣＴＬ１は、制御信号ＣＴＬに対して、立ち上がりの遅延時間が短く、立ち下がりの遅延時間が長くなる。
【００４２】
また、トランジスタ４０２の駆動能力をトランジスタ４０１の駆動能力よりも大きくしても、同じ結果が得られる。すなわち、制御信号ＣＴＬ１をハイレベルにするためのトランジスタ４０２及び／又は４０３の駆動能力を大きくし、制御信号ＣＴＬ１をローレベルにするためのトランジスタ４０１及び／又は４０４の駆動能力を小さくすればよい。なお、遅延回路１０２が２段のインバータにより構成される例を説明したが、インバータの段数は何段でもよい。２段の場合、第１段のインバータはトランジスタ４０１及び４０２により構成され、第２段のインバータはトランジスタ４０３及び４０４により構成される。
【００４３】
図５は遅延回路１０２の他の構成例を示す回路図であり、図６はその動作を説明するためのタイミングチャートである。遅延回路１０２は、論理回路及び遅延素子を有する。否定回路５０１は、制御信号ＣＴＬを論理反転して信号Ｓ５１１を出力する。遅延素子（バッファ）５０２は、否定回路５０１の出力信号Ｓ５１１を遅延時間Ｔ遅延して信号Ｓ５１２を出力する。否定論理積（ＮＡＮＤ）回路５０３は、信号Ｓ５１１及びＳ５１２の否定論理積を制御信号ＣＴＬ１として出力する。
【００４４】
図７は遅延回路１０２の他の構成例を示す回路図であり、図８はその動作を説明するためのタイミングチャートである。遅延回路１０２は、論理回路及び遅延素子を有する。遅延素子７０１は、制御信号ＣＴＬを遅延時間Ｔ遅延して信号Ｓ７１１を出力する。論理和（ＯＲ）回路７０２は、信号Ｓ７１１及び制御信号ＣＴＬの論理和を制御信号ＣＴＬ１として出力する。
【００４５】
以上は、トライステート出力回路１０１の出力が、制御信号ＣＴＬ１がハイレベルのときにハイインピーダンス状態になり、制御信号ＣＴＬ１がローレベルのときにローインピーダンス状態になる場合を説明した。逆に、トライステート出力回路１０１の出力が、制御信号ＣＴＬ１がハイレベルのときにローインピーダンス状態になり、制御信号ＣＴＬ１がローレベルのときにハイインピーダンス状態になるようにしてもよい。その場合の遅延回路１０２の動作を図９に示す。
【００４６】
図９は、遅延回路１０２の動作を説明するためのタイミングチャートである。時刻ｔ１では、制御信号ＣＴＬがローレベルからハイレベルに遷移する。時刻ｔ２では、制御信号ＣＴＬ１がローレベルからハイレベルに遷移する。時刻ｔ３では、制御信号ＣＴＬ及びＣＴＬ１がハイレベルからローレベルに遷移する。時刻ｔ１からｔ２までの期間は、遅延時間Ｔである。遅延回路１０２は、制御信号ＣＴＬが立ち上がると、所定の遅延時間Ｔ遅延して制御信号ＣＴＬ１を出力し、制御信号ＣＴＬが立ち下がると、ほとんど遅延時間なしで制御信号ＣＴＬ１を出力する。
【００４７】
この場合も、図４の回路で遅延回路１０２を構成することができる。上記と逆に、制御信号ＣＴＬ１をハイレベルにするためのトランジスタ４０２及び／又は４０３の駆動能力を小さくし、制御信号ＣＴＬ１をローレベルにするためのトランジスタ４０１及び／又は４０４の駆動能力を大きくすればよい。
【００４８】
図１０は図９の制御信号ＣＴＬ１を生成する遅延回路１０２の構成例を示す回路図であり、図１１はその動作を説明するためのタイミングチャートである。遅延回路１０２は、論理回路及び遅延素子を有する。否定回路１００１は、制御信号ＣＴＬを論理反転して信号Ｓ１０１１を出力する。遅延素子１００２は、否定回路１００１の出力信号Ｓ１０１１を遅延時間Ｔ遅延して信号Ｓ１０１２を出力する。否定論理和（ＮＯＲ）回路１００３は、信号Ｓ１０１１及びＳ１０１２の否定論理和を制御信号ＣＴＬ１として出力する。
【００４９】
図１２は図９の制御信号ＣＴＬ１を生成する遅延回路１０２の他の構成例を示す回路図であり、図１３はその動作を説明するためのタイミングチャートである。遅延回路１０２は、論理回路及び遅延素子を有する。遅延素子１２０１は、制御信号ＣＴＬを遅延時間Ｔ遅延して信号Ｓ１２１１を出力する。論理積（ＡＮＤ）回路１２０２は、信号Ｓ１２１１及び制御信号ＣＴＬの論理積を制御信号ＣＴＬ１として出力する。
【００５０】
以上のように、遅延回路１０２は、制御信号ＣＴＬを入力し、トライステート出力回路１０１のローインピーダンス状態からハイインピーダンス状態に切り替える制御信号ＣＴＬのタイミングの遅延時間（例えば０）に対して、ハイインピーダンス状態からローインピーダンス状態に切り替える制御信号ＣＴＬのタイミングの遅延時間Ｔが長くなるように、制御信号ＣＴＬを遅延して制御信号ＣＴＬ１をトライステート出力回路１０１に出力する。
【００５１】
図１４は、図１８に対応し、本実施形態による制御信号ＣＴＬ１のレベル遷移及びそれに伴う入力信号ＩＮのレベル遷移可能な範囲ＳＴを示す図である。図の上段は制御信号ＣＴＬ１がローレベル（ローインピーダンス状態）からハイレベル（ハイインピーダンス状態）に変化する場合を示し、図の下段は制御信号ＣＴＬ１がハイレベル（ハイインピーダンス状態）からローレベル（ローインピーダンス状態）に変化する場合を示す。
【００５２】
図の上段に示すように、制御信号ＣＴＬがローレベル（ローインピーダンス状態）からハイレベル（ハイインピーダンス状態）に変化する場合には、ほとんど遅延なしで制御信号ＣＴＬ１が生成される。
【００５３】
それに対し、図の下段に示すように、制御信号ＣＴＬがハイレベル（ハイインピーダンス状態）からローレベル（ローインピーダンス状態）に変化する場合には、所定の遅延時間Ｔで制御信号ＣＴＬ１が生成される。これにより、図１４では、図１８に比べ、時刻ｔ１２からｔ１３までの間の期間Ｔ１２を長くすることができる。期間Ｔ１２は、低ノイズであり、入力信号ＩＮがレベル遷移可能な期間である。期間Ｔ１２を長くすることにより、遅延調整用のタイミングの窓が狭く電源ノイズを取りきれなかったものについてはノイズの除去が可能になり、もともと窓があったものについても窓が広がることによりノイズ対策のための遅延調整が非常に容易になる。
【００５４】
例として、図１８のタイミング図において、制御信号ＣＴＬのレベル遷移時刻を０とした場合、時刻ｔ１１は−３ｎｓ、時刻ｔ１２は−３０ｐｓ、時刻ｔ１３は＋３０ｐｓ、時刻ｔ１４は＋３ｎｓとする。すなわち、電源ノイズを抑制するために制御信号ＣＴＬと入力信号ＩＮの信号変化のタイミングを±３０ｐｓ以内に近づけるか、又は±３ｎｓ以上離さなければならないトライステート出力回路１０１を考える。
【００５５】
この回路で電源ノイズ抑制のために入力信号ＩＮ及び制御信号ＣＬＴ間の遅延調整を行う場合、入力信号ＩＮの遅延調整用の窓Ｔ１２は６０ｐｓしかない。この領域Ｔ１２に入れない場合には、３ｎｓ以上タイミングを離した領域Ｔ１１又はＴ１３に入れなければならなくなる。多ビットの双方向Ｉ／Ｏバスのように調整すべきトライステート出力回路（Ｉ／Ｏセル）１０１の数が大量にある場合や遅延バラツキなどを考慮すると、この遅延調整用の窓Ｔ１２が狭いと遅延調整が非常に困難である。この状態では電源ノイズの増加や３ｎｓ規模の遅延調整を行うことになり、誤動作や遅延の悪化につながる。
【００５６】
次に、本実施形態に従い図１のように遅延回路１０２を挿入した場合を考える。遅延回路１０２は、制御信号ＣＴＬがハイインピーダンス状態からローインピーダンス状態に遷移する場合の遅延時間が２７０ｐｓ、制御信号ＣＴＬがローインピーダンス状態からハイインピーダンス状態に遷移する場合の遅延時間が３０ｐｓとして、制御信号ＣＴＬ１を生成する。
【００５７】
この場合、図１４において、時刻ｔ１１は−２．９７ｎｓ、時刻ｔ１２は０、時刻ｔ１３は３００ｐｓ、時刻ｔ１４は＋３．２７ｎｓとなる。時刻ｔ１２からｔ１３までの間の期間Ｔ１２は３００ｐｓである。制御信号ＣＴＬ１と入力信号ＩＮの同時スイッチング時の遅延調整可能な範囲Ｔ１２は、図１８の場合に比べて、６０ｐｓから３００ｐｓに広がる。これにより、入力信号ＩＮの遅延調整を行い、入力信号ＩＮが窓Ｔ１２の中心近くに合わせるように調整すれば多ビットの調整や遅延バラツキを考慮した場合でも電源ノイズの抑制が容易になる。
【００５８】
本実施形態によれば、トライステート出力回路１０１の電源ノイズによる遅延劣化や電源ノイズ回避のための大幅な遅延調整（入力信号ＩＮと制御信号ＣＴＬの遷移タイミングを離す）による遅延性能の悪化を防ぐことができ、遅延性能を改善することができる。また、トライステート出力回路１０１の入力信号ＩＮ及び制御信号ＣＴＬによる同時スイッチングによって生じる電源ノイズを低減することができる。
【００５９】
制御信号ＣＴＬを遅延した制御信号ＣＴＬ１を生成することにより、ハイインピーダンス状態からローインピーダンス状態に切り替わるタイミングを遅延させることができる。これにより、ハイレベル状態とローレベル状態との間の遷移可能な時間的範囲を広げることができ、ノイズを防止することができる。また、ノイズによる誤動作を防止することができる。本実施形態は、半導体集積回路に適用することができ、入出力回路の電源ノイズを低減することができる。
【００６０】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００６１】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００６２】
（付記１）
ハイインピーダンス状態、ハイレベル状態及びローレベル状態を出力可能であり、前記ハイレベル状態及び前記ローレベル状態はローインピーダンス状態であり、第１の制御信号に応じて前記ハイインピーダンス状態及び前記ローインピーダンス状態を切り替えるトライステート出力回路と、
第２の制御信号を入力し、前記ローインピーダンス状態から前記ハイインピーダンス状態に切り替える前記第２の制御信号のタイミングの遅延時間に対して、前記ハイインピーダンス状態から前記ローインピーダンス状態に切り替える前記第２の制御信号のタイミングの遅延時間が長くなるように、前記第２の制御信号を遅延して前記第１の制御信号を前記トライステート出力回路に出力する遅延回路と
を有することを特徴とする出力回路。
（付記２）
前記トライステート出力回路は、入力信号を入力し、前記第１の制御信号により前記ローインピーダンス状態が指示されると、前記入力信号に応じて前記ハイレベル状態又は前記ローレベル状態を出力することを特徴とする付記１記載の出力回路。
（付記３）
前記遅延回路は、前記トライステート出力回路を前記ハイインピーダンス状態にするための前記第１の制御信号を生成する第１のトランジスタと、前記トライステート出力回路を前記ローインピーダンス状態にするための前記第１の制御信号を生成する第２のトランジスタとを有し、
前記第１のトランジスタは、前記第２のトランジスタよりも駆動能力が大きいことを特徴とする付記１記載の出力回路。
（付記４）
前記第１のトランジスタは、前記第２のトランジスタよりもサイズが大きいことを特徴とする付記３記載の出力回路。
（付記５）
前記遅延回路は、論理回路及び遅延素子を有することを特徴とする付記１記載の出力回路。
（付記６）
前記トライステート出力回路は、前記第１の制御信号がハイレベルのときには前記ハイインピーダンス状態を出力し、前記第１の制御信号がローレベルのときには前記ローインピーダンス状態を出力することを特徴とする付記１記載の出力回路。
（付記７）
前記遅延回路は、前記第１の制御信号をハイレベルにするための第１のトランジスタと、前記第１の制御信号をローレベルにするための第２のトランジスタとを有し、
前記第１のトランジスタは、前記第２のトランジスタよりも駆動能力が大きいことを特徴とする付記６記載の出力回路。
（付記８）
前記第１のトランジスタは、前記第２のトランジスタよりもサイズが大きいことを特徴とする付記７記載の出力回路。
（付記９）
前記遅延回路は、論理回路及び遅延素子を有することを特徴とする付記６記載の出力回路。
（付記１０）
前記遅延回路は、前記第２の制御信号を論理反転するための否定回路と、前記否定回路の出力信号を遅延するための遅延素子と、前記否定回路及び前記遅延素子の出力信号の否定論理積を出力するための否定論理積回路とを有することを特徴とする付記９記載の出力回路。
（付記１１）
前記遅延回路は、前記第２の制御信号を遅延するための遅延素子と、前記遅延素子の出力信号及び前記第２の制御信号の論理和を出力するための論理和回路とを有することを特徴とする付記９記載の出力回路。
（付記１２）
前記トライステート出力回路は、前記第１の制御信号がローレベルのときには前記ハイインピーダンス状態を出力し、前記第１の制御信号がハイレベルのときには前記ローインピーダンス状態を出力することを特徴とする付記１記載の出力回路。
（付記１３）
前記遅延回路は、前記第１の制御信号をハイレベルにするための第１のトランジスタと、前記第１の制御信号をローレベルにするための第２のトランジスタとを有し、
前記第２のトランジスタは、前記第１のトランジスタよりも駆動能力が大きいことを特徴とする付記１２記載の出力回路。
（付記１４）
前記第２のトランジスタは、前記第１のトランジスタよりもサイズが大きいことを特徴とする付記１３記載の出力回路。
（付記１５）
前記遅延回路は、論理回路及び遅延素子を有することを特徴とする付記１２記載の出力回路。
（付記１６）
前記遅延回路は、前記第２の制御信号を論理反転するための否定回路と、前記否定回路の出力信号を遅延するための遅延素子と、前記否定回路及び前記遅延素子の出力信号の否定論理和を出力するための否定論理和回路とを有することを特徴とする付記１５記載の出力回路。
（付記１７）
前記遅延回路は、前記第２の制御信号を遅延するための遅延素子と、前記遅延素子の出力信号及び前記第２の制御信号の論理積を出力するための論理積回路とを有することを特徴とする付記１５記載の出力回路。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態による出力回路を示す図である。
【図２】トライステート出力回路の構成例を示す回路図である。
【図３】図１の回路の制御信号を示すタイミングチャートである。
【図４】遅延回路の構成例を示す回路図である。
【図５】遅延回路の他の構成例を示す回路図である。
【図６】図５の回路の動作を説明するためのタイミングチャートである。
【図７】遅延回路の他の構成例を示す回路図である。
【図８】図７の回路の動作を説明するためのタイミングチャートである。
【図９】遅延回路の動作を説明するためのタイミングチャートである。
【図１０】遅延回路の他の構成例を示す回路図である。
【図１１】図１０の回路の動作を説明するためのタイミングチャートである。
【図１２】遅延回路の他の構成例を示す回路図である。
【図１３】図１２の回路の動作を説明するためのタイミングチャートである。
【図１４】本実施形態による制御信号のレベル遷移及びそれに伴う入力信号のレベル遷移可能な範囲を示す図である。
【図１５】トライステート出力回路を示す図である。
【図１６】図１５の回路の動作を説明するためのタイミングチャートである。
【図１７】トライステート出力回路に電源ノイズが生じる場合を示すタイミングチャートである。
【図１８】制御信号のレベル遷移及びそれに伴う入力信号のレベル遷移可能な範囲を示す図である。
【符号の説明】
【００６４】
１０１  トライステート出力回路
１０２  遅延回路
ＣＴＬ，ＣＴＬ１  制御信号
ＩＮ  入力信号
ＯＵＴ  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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