(57)【要約】      （修正有）【課題】信号線にのるノイズを抑え、回路の誤動作防止を可能にする半導体装置のパッケージ設計方法を提供する。【解決手段】本発明のパッケージ設計方法は配線パターンを備えたパッケージ基板と、前記パッケージ基板上に搭載されるチップと、前記パッケージ基板および前記チップを覆う封止樹脂とからなり、前記配線パターンが外部接続端子と、前記チップと接続される内部接続端子とを備えたパッケージの設計方法であって、前記パッケージのノイズ許容値を設定する工程と、パッケージ基板とチップの接続情報に基づいてパッケージレイアウトを設計する工程と、前記設計する工程で得られたパッケージレイアウトデータから、ノイズ量があらかじめ設定された範囲に入るように前記レイアウトデータの最適化を行う工程とを含む。【選択図】図１
2007128339.tif 000002
【特許請求の範囲】
【請求項１】
配線パターンを備えたパッケージ基板と、前記パッケージ基板上に搭載されるチップと、前記パッケージ基板および前記チップを覆う封止樹脂とを備え、前記配線パターンが外部接続端子と、前記チップと接続される内部接続端子とを備えたパッケージの設計方法であって、
前記パッケージのノイズ許容値を設定する工程と、
パッケージ基板とチップの接続情報に基づいてパッケージレイアウトを設計する工程と、
前記設計する工程で得られたパッケージレイアウトデータから、ノイズ量があらかじめ設定された範囲に入るように前記レイアウトデータの最適化を行う工程とを含む半導体装置のパッケージ設計方法。
【請求項２】
請求項１に記載の半導体装置のパッケージ設計方法であって、
前記レイアウトデータの最適化を行う工程は、
前記パッケージへの入力データと、前記パッケージからの出力データとを解析する工程と、
前記解析する工程の解析結果に基づいてレイアウトデータを修正する工程とを含むパッケージの設計方法。
【請求項３】
請求項２に記載の半導体装置のパッケージ設計方法であって、
前記解析する工程は、前記内部接続端子への入力波形と、前記外部接続端子からの出力波形とを比較し波形検証を行う工程を含むパッケージの設計方法。
【請求項４】
請求項３に記載の半導体装置のパッケージ設計方法であって、
前記解析する工程は、理想波形との差を判別する工程を含むパッケージの設計方法。
【請求項５】
請求項１乃至３のいずれかに記載の半導体装置のパッケージ設計方法であって、
前記ノイズ許容値を設定する工程は、さらに配線制約を設定する工程を含むパッケージの設計方法。
【請求項６】
請求項３に記載の半導体装置のパッケージ設計方法であって、
前記最適化工程は、前記解析結果に加えて、さらに前記チップの回路情報を考慮するようにしたパッケージの設計方法。
【請求項７】
請求項３に記載の半導体装置のパッケージ設計方法であって、
前記最適化工程は、前記解析結果に加えて、前記チップの回路情報に基づくシミュレーション結果に基づいてパッケージのレイアウトデータを修正する工程を含むパッケージの設計方法。
【請求項８】
請求項１に記載の半導体装置のパッケージ設計方法であって、
前記パッケージのレイアウトデータは、前記配線パターンの幅情報及び配置情報を含むパッケージの設計方法。
【請求項９】
請求項１に記載の半導体装置のパッケージ設計方法であって、
前記パッケージのレイアウトデータは、前記外部接続端子の位置情報およびサイズ情報を含むパッケージの設計方法。
【請求項１０】
請求項１に記載の半導体装置のパッケージ設計方法であって、
前記ノイズ許容値を設定する工程は、信号波形に対するオーバーシュートの許容値を設定する工程を含むパッケージの設計方法。
【請求項１１】
請求項１または１０に記載の半導体装置のパッケージ設計方法であって、
前記ノイズ許容値を設定する工程は、信号波形に対するアンダーシュートの許容値を設定する工程を含むパッケージの設計方法。
【請求項１２】
請求項１、１０、１１のいずれかに記載の半導体装置のパッケージ設計方法であって、
前記ノイズ許容値を設定する工程は、信号波形に対するスリューの許容値を設定する工程を含むパッケージの設計方法。
【請求項１３】
請求項１に記載の半導体装置のパッケージ設計方法であって、
前記パッケージレイアウトを設計する工程は、パッケージ基板とチップの接続情報に加えて、封止樹脂についての情報も考慮してパッケージレイアウトを設計する工程を含むパッケージの設計方法。
【請求項１４】
請求項１３に記載の半導体装置のパッケージ設計方法であって、
前記パッケージレイアウトを設計する工程は、さらにパッケージ上への付加部品の情報も考慮してパッケージレイアウトを設計する工程を含むパッケージの設計方法。
【請求項１５】
請求項１４に記載の半導体装置のパッケージ設計方法であって、
前記付加部品は、前記パッケージ基板上に形成されるフィルタであるパッケージの設計方法。
【請求項１６】
請求項１乃至１５のいずれかに記載の半導体装置のパッケージ設計方法を実施するためのレイアウト設計ツール。
【請求項１７】
請求項１乃至１５のいずれかに記載の半導体装置のパッケージ設計方法を用いた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置のパッケージ設計方法、これを実施するためのレイアウト設計ツール及びこれを用いた半導体訴追の製造方法に関するものである。
【背景技術】
【０００２】
従来の半導体装置のパッケージ設計方法は、ＬＳＩの任意の端子に接続するバンプなどの外部接続端子の位置と、前記バンプなどの外部接続端子と電気的に接続されるボード側の端子に接続するピンの位置を確認し、接続方法を検討して配線を実施するという方法がとられている。近年、配線は自動化されつつあるが、全てツールで対応することは不可能であるため、設計者が各信号配線の状態を検討し、各配線に寄生する抵抗、容量、インダクタンスを均一に近づけるように配線経路、配線幅をそれぞれ直接設定することにより、配線ノイズの抑制を行っていた。
【０００３】
しかし、抵抗、容量、インダクタンスの最適化はそれぞれを個別に修正を繰り返す必要があり、また修正する方法は経験に基づいたノウハウを用いて実施されるため、新規対応や予想以上のスペックのものに対してはノイズを抑えきれず、外付け回路で対応しなければならないという課題があった。
【０００４】
ここでいうノイズとは、信号配線に寄生する抵抗、容量、インダクタンスにより発生する理想の波形と信号線の波形との差であり、この差の状態としてオーバーシュート、アンダーシュート、スリューなどがある。スリューとは信号の波形の傾きである。
【０００５】
図１１は従来のパッケージ設計方法を示すフロー図である。図１１において１０７は配線経路・配線幅決定ステップ、１０２はレイアウト設計ステップ、１０３はレイアウト情報抽出ステップ、１０５はレイアウト修正ステップ、１０９はＬ・Ｃ・Ｒ最適化検討ステップ、１０８はＬ・Ｃ・Ｒ確認ステップ、１０６は設計完了ステップである。
従来のパッケージ設計方法では、まず配線経路・配線幅決定ステップ１０７にて配線の検討を実施し、レイアウト設計ステップ１０２にて配線を実施する。この際、配線検討は技術者の経験に基づいて実施される。
【０００６】
次にレイアウト情報抽出ステップ１０３により、信号配線に寄生する抵抗、容量、インダクタンスを抽出し、Ｌ・Ｃ・Ｒ確認ステップ１０８で値の確認を実施する。ここで、Ｌはインダクタンス、Ｃは容量、Ｒは抵抗を示す。この際、予測した値と抽出した値が大きく異なる場合は、Ｌ・Ｃ・Ｒ最適化検討ステップ１０９により抵抗、容量、インダクタンスそれぞれを最適化可能なように検討を実施し、レイアウト修正ステップ１０５で検討結果にあうように配線の修正を実施する。
【０００７】
その後、前記レイアウト設計ステップ１０２、前記レイアウト情報抽出ステップ１０３で寄生情報を抽出し、前記Ｌ・Ｃ・Ｒ確認ステップ１０８で値の確認を行う。これを繰り返し、前記Ｌ・Ｃ・Ｒ確認ステップ１０８で信号配線の各値が許容値以内にすることによりノイズを抑えたパッケージ設計を実現していた。以下に特許文献１を示す。
【０００８】
【特許文献１】特開２００１−９４０１４
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の半導体装置のパッケージ設計方法では、信号配線を実施する際に、設計者が信号配線の状態を検討し、配線に寄生する抵抗、容量、インダクタンスを予測し、各信号配線の寄生成分を均一に近づけるように経路、配線幅、配線長を設定することにより実現していた。
【００１０】
しかしながら、従来の方法では、信号配線に寄生する抵抗、容量、インダクタンスの最適化の手段は、各々を個別に修正していくため、一方が最適値になったとしても他方が合わないなどの状態が生じ易かった。このため、最適化には経験に基づくノウハウが必要であり、対応可能な技術を持つ設計者が限定されてしまい、ツールなどによる処理の自動化、工程の単純化によるフローの効率改善が不可能であるという問題があった。また、ＬＳＩの回路規模の増大から、パッケージに必要な配線数も年々増加しており、修正回数の増加により設計時間の増大を招くという問題があった。
【００１１】
また、ＬＳＩの高性能化にともない、入出力する信号についても周波数の高い信号が必要になってきている。そのような場合はレイアウトの修正のみではなく、パッケージに不所望の高周波成分を除去するフィルタを搭載して信号のノイズを防止するという方法をとることが多い。
【００１２】
図１２は特許文献１におけるパッケージにフィルタを搭載したパッケージ設計方法を示すフロー図である。図１２において１１０はフィルタ挿入ステップである。
【００１３】
近年では入出力する信号も高周波なものが要望されている。前記Ｌ・Ｃ・Ｒ確認ステップ１０８を実施し、配線に寄生する抵抗、容量、インダクタンスが所望の値になったとしても、予想以上のノイズが発生し、製品の誤動作の原因になる場合があった。このような場合は寄生成分の最適化によるレイアウトの修正のみではなく、不要な高周波成分を除去するフィルタを、パッケージに搭載することによりノイズによる誤動作を防止していた。
【００１４】
このため、パッケージに余分な回路を作成する必要が生じることに起因するさらなる工程の増大、部品価格の高騰だけでなく、フィルタを搭載することに起因する抵抗、容量、インダクタンスの付加もあり、これらによる所望の値からのずれの修正が必要となることもあり、さらなる工程の増大、部品価格の高騰を招くとして問題になっていた。
【００１５】
本発明は、前記実情に鑑みてなされたもので、信号線にのるノイズを抑え、回路の誤動作防止を可能にする半導体装置のパッケージ設計方法を提供することを目的とする。また、ノイズ防止のための搭載部品を不要にし、製品のコスト削減が可能になる。また、繰り返し工数の削減による開発工数の改善を可能にすることを目的とするものである。
【課題を解決するための手段】
【００１６】
この目的を達成するために、本発明のパッケージ設計方法は信号に対して、理想の波形と検証での予測波形との差を判別し、原因分析、最適化する工程を設け、信号のノイズを抑制する設計フローを導入することを特徴とするものである。
【００１７】
すなわち、本発明は、配線パターンを備えたパッケージ基板と、前記パッケージ基板上に搭載されるチップと、前記パッケージ基板および前記チップを覆う封止樹脂とからなり、前記配線パターンが外部接続端子と、前記チップと接続される内部接続端子とを備えたパッケージの設計方法であって、前記パッケージのノイズ許容値を設定する工程と、パッケージ基板とチップの接続情報に基づいてパッケージレイアウトを設計する工程と、前記設計する工程で得られたパッケージレイアウトデータから、ノイズ量があらかじめ設定された範囲に入るように前記レイアウトデータの最適化を行う工程とを含む。
この方法によれば、あらかじめパッケージとしてのノイズの許容値を設定し、パッケージ全体としてのノイズがこの範囲内に入るようにレイアウトを設計するようにしているため、フィルタなどを搭載する場合にも、パッケージ全体としてのノイズ情報を考慮して、パッケージのレイアウト設計を行うことができるため、フィルタなどの付加部品のないレイアウト設計が可能となり、高速でかつ容易なレイアウト設計が可能となる。
【００１８】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記レイアウトデータの最適化を行う工程は、前記パッケージへの入力データと、前記パッケージからの出力データとを解析する工程と、前記解析する工程の解析結果に基づいてレイアウトデータを修正する工程とを含む。
この構成により、パッケージへの入力データとパッケージからの出力データとの解析結果に基づいてレイアウトデータを修正するようにしているため、パッケージ全体に起因するノイズを許容範囲内におさめたレイアウト設計が極めて容易に実施でき、低コストで信頼性の高いパッケージを得ることが可能となる。また、当該パッケージに搭載するＬＳＩのチップを変える場合にも、入力データを変更することにより、容易に修正が可能となり、信頼性の高いパッケージ設計が実現可能となる。
【００１９】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記解析する工程は、前記内部接続端子への入力波形と、前記外部接続端子からの出力波形とを比較し波形検証を行う工程を含む。
この構成により、内部接続端子への入力波形と、前記外部接続端子からの出力波形とを比較して波形検証を行うようにしているため、理想の波形との差を算出し、理想の波形に近づくようにレイアウトの修正を行うことにより、より高精度の修正が可能となる。また、原因分析を行い、この分析結果に基づいて修正を行うようにしてもよい。
【００２０】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記ノイズ許容値を設定する工程は、さらに配線制約を設定する工程を含む。
この構成により、ノイズ許容値だけでなく配線制約についてもあらかじめ設定しておくようにし、より効率よく所望のレイアウト設計を実現することが可能となる。
【００２１】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記最適化工程は、前記解析結果に加えて、さらに前記チップの回路情報を考慮するようにしたものを含む。
この構成により、解析結果に加えて、チップの回路情報を考慮するようにしているため、チップの変更に際しても極めて短時間でパッケージのレイアウト修正を行うことができる。
【００２２】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記最適化工程は、前記解析結果に加えて、前記チップの回路情報に基づくシミュレーション結果に基づいてパッケージのレイアウトデータを修正する工程を含む。
この構成により、チップの回路情報に基づくシミュレーション結果に基づいてパッケージのレイアウトデータを修正するようにしているため、チップとパッケージとを独立して解析し、これらの解析結果に基づいてパッケージを修正することができる。
【００２３】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記パッケージのレイアウトデータは、前記配線パターンの幅情報及び配置情報を含む。
この構成により、配線パターンの幅情報及び配置情報を考慮することにより、より高精度で信頼性の高いパッケージ設計を実現することが可能となる。
【００２４】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記パッケージのレイアウトデータは、前記外部接続端子の位置情報およびサイズ情報を含む。
この構成により、半田ボールなどの外部接続端子の位置情報およびサイズ情報を考慮することにより、より高精度で信頼性の高いパッケージ設計を実現することが可能となる。
【００２５】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記ノイズ許容値を設定する工程は、信号波形に対するオーバーシュートの許容値を設定する工程を含む。
【００２６】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記ノイズ許容値を設定する工程は、信号波形に対するアンダーシュートの許容値を設定する工程を含む。
【００２７】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記ノイズ許容値を設定する工程は、信号波形に対するスリューの許容値を設定する工程を含む。
【００２８】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記パッケージレイアウトを設計する工程は、パッケージ基板とチップの接続情報に加えて、封止樹脂についての情報も考慮してパッケージレイアウトを設計する工程を含む。
この構成により、より高精度のパッケージ設計が効率よく実現可能となる。
【００２９】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記パッケージレイアウトを設計する工程は、さらにパッケージ上への付加部品の情報も考慮してパッケージレイアウトを設計する工程を含む。
この構成により、パッケージ基板にフィルタなどの付加部品を搭載する場合にも、これを考慮したレイアウト設計がより効率よく実現可能となる。
【００３０】
また、本発明は、上記半導体装置のパッケージ設計方法において、前記付加部品は、前記パッケージ基板上に形成されるフィルタであるものを含む。
この構成により
【００３１】
また、本発明は、上記半導体装置のパッケージ設計方法を実施するためのレイアウト設計ツールを含む。
この構成により、簡単な構成で効率よくパッケージ設計を行うことが可能となる。例えばこの設計ツールは、全てバスで接続され、互いにデータ通信を行うことが可能なＣＰＵ、ＲＡＭ、入力Ｉ／Ｆ、表示Ｉ／Ｆ、入出力Ｉ／Ｆなどを含む。
【００３２】
また、本発明は、上記半導体装置のパッケージ設計方法を用いた半導体装置の製造方法を含む。
【発明の効果】
【００３３】
本発明は、パッケージ設計のレイアウト設計時に、信号に対してノイズの許容値を設定し、理想の波形と検証での予測波形との差を判別し、原因分析、最適化する設計フローを実施することにより、寄生抵抗、寄生容量、寄生インダクタンスの個別対応ではなく、配線情報をもとにした全体最適が可能となる。また設計フローの最適化により、後工程での修正の繰り返しを防止し、ツールでの対応や処理の自動化、工程の単純化によるフローの効率改善が可能になる。
【００３４】
本発明によれば、前記構成を実施することにより、ノイズを許容値に抑えたパッケージ設計を実現することが可能となり、例えば、ノイズによる製品の誤作動を抑えることが可能となる。また、前工程で最適化を実施し、後工程では配線の実施と結果の確認を実施するため、やり直し工数の増大を抑えることが可能であり、また限定された設計者の対応のみではなく、自動化対応が可能であるため、工程の単純化による設計効率を向上することが可能となる。
【発明を実施するための最良の形態】
【００３５】
（実施の形態１）
以下、本発明の一実施の形態について説明する。
この方法では、図１に示すように、パッケージのレイアウト設計後、レイアウト情報を抽出し、このレイアウト情報に基づいてシミュレーションを実施し、ノイズ量及び波形を確認し（ステップ１０４）、このシミュレーションステップの後にレイアウト修正を行い（修正ステップ１０５）、この修正データをレイアウト設計ステップ１０２におけるレイアウト設計データに付加するようにし、一括で最適化を行いパッケージのレイアウト設計を実現するようにしたことを特徴とするものである。
【００３６】
レイアウト設計の説明に先立ち、パッケージ、およびそのノイズおよびその許容値について説明する。
【００３７】
図９（ａ）はパッケージ裏面側からみた配線の一例を示す説明図、図９（ｂ）は図９（ａ）のＡ−Ａ断面図である。図８において、１１８はバンプ、１１９はピン（半田ボール）、１２０は信号配線である。通常ピン１１９はセラミック基板１１１の裏面に突出しており、スルーホール１１２を介して表面側には信号配線１２０のパターンが形成されている。そしてＬＳＩチップ２００のパッド２０１にバンプ１１８が接続され、ＬＳＩチップ２００全体を囲むように樹脂パッケージ１１３が形成されている。
【００３８】
バンプ１１８は搭載するＬＳＩのパッドとパッケージの信号配線を接続する部分である。パッケージの形態、及びＬＳＩのパッドの配置状態により最適な場所に配置される。ピン１１９はパッケージの信号配線と外部の回路、端子を接続する部分である。パッケージを搭載するボードの状態により最適な場所に配置される。信号配線１２０は前記バンプ１１８と前記ピン１１９を電気的に接続するものである。
【００３９】
ここでパッケージによるノイズはこれらパッケージ全体の配置に起因するものであるが、主として半田ボールで構成されるピン１１９の配置、信号配線１２０、バンプ１１８によって決定されるため、ここではこれらについてのみ考える。
【００４０】
そこで、ノイズの許容値をあらかじめ設定するわけであるが、設定に先立ち、ノイズの許容値の定義について説明する。図１０はノイズの許容値の設定を示す説明図である。図１０において１２１はＶＤＤ、１２２はＶＳＳ、１２３はオーバーシュート信号、１２４はアンダーシュート信号、１２５はスリュー、１２６は信号の波形、１３２は理想の波形である。信号の波形１２６が配線に寄生する抵抗、容量、インダクタンスの影響により想定したレベルを一時的に超えてしまう現象がオーバーシュート１２３であり、想定したレベルを一時的に下回ってしまう現象がアンダーシュート１２４である。前記オーバーシュート１２３、前記アンダーシュート１２４の値が大きくなると製品の誤動作を引き起こす原因になるため、上限、下限を規定し、範囲内に収まることを確認する。また前記信号の波形１２６の入力と出力の差による波形のひずみがスリュー１２５である。スリュー１２５が大きくなると製品の動作タイミングがずれて誤動作の原因になるほか、消費電流の増大によるエレクトロマイグレーションを引き起こしやすくなるなどの不具合発生の原因になるため、確認を実施する。
【００４１】
次に前述した本発明の実施の形態におけるパッケージ設計方法について詳細に説明する。図１は本発明の実施の形態におけるパッケージ設計方法を示すフロー図である。図１において１０１はノイズ許容値・制約設定ステップ、１０２はレイアウト設計ステップ、１０３はレイアウト情報抽出ステップ、１０４はシミュレーション (以降ＳＩＭとする)実施、ノイズ量・波形確認ステップ、１０５はレイアウト設計ステップ、１０６は設計ステップの完了である。
【００４２】
本発明では、まずノイズ許容値・制約設定ステップ１０１により信号に対してのノイズのマージン値を設定するとともに、各信号配線をどのような制約で設計するかを決定する。ここでいうノイズ許容値とは、信号配線に寄生する抵抗、容量、インダクタンスの影響により、理想とする信号の波形に対して発生するオーバーシュート、アンダーシュート、スリューに対して、どの値までを許容するかの値であり、設計者が設定する。また、設計制約とは配線をどのようなルールで実施するかの値であり、配線幅、配線間隔等について設計者が設定する。
【００４３】
次にレイアウト設計ステップ１０２により制約に合わせて信号配線を実施する。信号配線が実施されるとレイアウト情報抽出ステップ１０３により各信号配線に寄生する抵抗、容量、インダクタンスを抽出する。ＳＩＭ実施、ノイズ量・波形確認ステップ１０４により前記レイアウト情報抽出ステップ１０３で得られた情報を用いて信号に発生する傾きを含むノイズ量を確認するための検証を実施する。前記ノイズ許容値・制約設定ステップ１０１で設定した許容値以上のノイズが発生する場合は、レイアウト修正ステップ１０５を実施し、配線経路や配線幅、配線長の修正を実施し、再度前記レイアウト情報抽出ステップ１０３にて寄生する情報を抽出し、前記ＳＩＭ実施、ノイズ量・波形確認ステップ１０４により各配線の信号のノイズ量が許容値以内に収まっていることを確認する。以上の工程により設計が完了する。
【００４４】
ここでいうＳＩＭ実施とはレイアウト設計を実施した配線に対して、検証を実施することである。
なお、前記ＳＩＭ実施、ノイズ量・波形確認ステップ１０４を終了させることによりパッケージの各配線の信号には許容値以上のノイズが無いことが確認済みであるため、従来のように前記Ｌ・Ｃ・Ｒ確認ステップ１０８、前記Ｌ・Ｃ・Ｒ最適化検討ステップ１０９により信号配線に寄生する抵抗、容量、インダクタンスを個別に調整する必要がない。このため、従来は非常に大きな工数を必要としていたＬ・Ｃ・Ｒ各々の最適化処理を省くことが可能であり、工数削減、開発効率向上が可能である。また、ノイズを許容値内に抑えることにより誤動作を防止し、半導体装置の信頼性向上が可能となる。
【００４５】
図２は前記レイアウト設計ステップ１０２についての詳細フロー図である。図２において１１１は始点・終点確認ステップ、１１２は配線経路検討ステップ、１１３は配線混雑確認ステップ、１１４は配線経路決定ステップである。
【００４６】
前記レイアウト設計ステップ１０２の詳細フローとして、まず始点・終点確認ステップ１０２１により配線を実施すべき始点と終点の確認を実施し、始点と終点を結ぶ線を仮定する。次に配線経路検討ステップ１０２２により配線に与えられるレイアウト上の制約を満たすように考慮しながらおおまかは配線の配置位置を試行する。配線混雑確認ステップ１０２３によりパッケージ内の配線可能箇所を任意のエリアに分割し、エリア毎の配線通過可能数と配線通過予定数を前記配線経路検討ステップ１０２２の結果から見積り、比較を実施する。配線通過可能数よりも配線通過予定数のほうが多い箇所は配線混雑、配線のショートが発生するため、再度経路を変更する。配線経路の変更は前記配線経路検討ステップ１０２２に戻って実施される。全ての配線が配線可能と判断されると、配線経路決定ステップ１０２４により各信号配線の配置箇所が決定される。この信号配線の検討方法は、すでにＬＳＩの内部の配線などに用いられているため、簡単にパッケージ設計において実現することが可能である。
【００４７】
図３は前記ＳＩＭ実施、ノイズ量・波形確認ステップ１０４の詳細フロー図である。図３において、１０４１はチェック項目確認ステップ、１０４２はＳＰＩＣＥ−ＳＩＭステップ、１０４３は結果比較・確認ステップである。
前記チェック項目確認ステップ１０４１ではノイズ許容値・制約設定ステップ１０１で設定されたノイズ、制約内容を確認し、設定項目ごとに順次確認を実施する。前記ＳＰＩＣＥ−ＳＩＭステップ１０４２では、レイアウト情報抽出ステップ１０３での情報をもとに信号についてＳＰＩＣＥ検証を実施する。
【００４８】
ここでいうＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）検証とは、回路動作の業界標準検証方法であり、検証方法として公知のものである。前記レイアウト情報抽出ステップ１０３で得られた情報から信号配線をモデル化し、入力信号を設定することにより、信号の波形を検証することが可能である。
【００４９】
検証結果は結果比較・確認ステップ１０４３にて前記チェック項目確認ステップ１０４２で設定した値と比較、確認される。この際、結果が許容値以上である場合はレイアウト修正ステップ１０５に移行し、対応策を実施する。許容値以内である場合は設計完了ステップ１０６により、設計を完了する。
【００５０】
図４は本発明の実施の形態１についての説明であり、前記ノイズ許容値・制約設定ステップ１０１の詳細フローを示すものである。検証結果の波形に対して、オーバーシュートの許容値の設定を実施している。図４において１０１１はオーバーシュート値設定ステップ、１０１２は配線制約設定ステップ、１０２は前記レイアウト設計ステップである。
【００５１】
前記オーバーシュート値設定ステップ１０１１において検証結果の波形のオーバーシュートの上限の規程を実施し、前記配線制約設定ステップ１０１２で信号配線についての制約を実施する。その後、前記レイアウト設計ステップ１０２へすすみ、図１の設計フローへと移行する。
【００５２】
（実施の形態２）
図５は本発明の実施の形態２についての説明であり、前記ノイズ許容値・制約設定１０１の詳細フローを示すものである。検証結果の波形に対して、アンダーシュートの許容値の設定を実施している。図５において１２９はアンダーシュート値設定である。
【００５３】
前記アンダーシュート値設定１２９において検証結果の波形のアンダーシュートの下限の規程を実施し、前記配線制約設定１２８で信号配線についての制約を実施する。その後、前記レイアウト設計１０２へすすみ、図１の設計フローへと移行する。
【００５４】
（実施の形態３）
次に本発明の実施の形態３について説明する。
図６は本発明の実施の形態３についての説明であり、前記ノイズ許容値・制約設定ステップ１０１の詳細フローを示すものである。検証結果の波形に対して、スリューの許容値の設定を実施している。図６において１０１４はスリュー値設定ステップである。
前記スリュー値設定ステップ１０１４において検証結果の波形のスリューの上限の規程を実施し、前記配線制約設定ステップ１０１２で信号配線についての制約を実施する。その後、前記レイアウト設計ステップ１０２へすすみ、図１の設計フローへと移行する。
【００５５】
（実施の形態４）
次に本発明の実施の形態４について説明する。
図７は本発明の実施の形態４についての説明であり、前記ノイズ許容値・制約設定ステップ１０１の詳細フローを示すものである。検証結果の波形に対して、複数のノイズ許容値の設定を実施している。図６において１０１５は複数ノイズ値設定ステップである。
前記複数ノイズ値設定ステップ１０１５において検証結果の波形のアンダーシュート、オーバーシュート、スリューの各値の規程を実施し、前記配線制約設定ステップ１０１２で信号配線についての制約を実施する。その後、前記レイアウト設計１０２へすすみ、図１の設計フローへと移行する。
【００５６】
前記実施の形態では許容値設計の際、アンダーシュート、オーバーシュート、スリューについてそれぞれ許容値の設定を行ったが、必ずしも全てを設定する必要はなく、またこれだけに限る必要もない。許容値の設定は設計者の任意で変更することが可能である。
【００５７】
次にこの設計方法を実現するための装置（設計ツール）について説明する。
図８は本発明が実施される設計環境で用いられる装置を示す図である。この設計装置８０１はＣＰＵ８０２と、ＲＡＭ８０３と、入力Ｉ／Ｆ８０４と、表示Ｉ／Ｆ８０５と、入出力Ｉ／Ｆ８０６とを備えている。これらは全てバス８１０で接続され、互いにデータ通信を行うことが可能である。入力Ｉ／Ｆ８０４は設計者からの入力を受け付けるための入力機器８０７と接続されている。入力機器８０７の例としてはキーボードやマウスがある。また表示Ｉ／Ｆ８０５は設計者がレイアウトデータなどを閲覧するための表示デバイス８０８と接続されている。表示デバイス８０８の例としてはＣＲＴディスプレイや液晶ディスプレイがある。入出力Ｉ／Ｆ８０６はＨＤＤ（ハード・ディスク・ドライブ）８０９と接続されている。ＨＤＤ８０９には本発明のパッケージ設計方法を実施するためのパッケージ設計ツールがプログラムとして格納されている。
【００５８】
このパッケージ設計ツールは独立したツールであることもあり、また半導体チップの設計ツール等の他のツールと組み合わされたツールとして存在することもある。またパッケージ設計途中の設計データあるいは最終得られた設計データは必要なときにＨＤＤ８０９へと保存される。
【００５９】
ＣＰＵ８０２は、入力Ｉ／Ｆ８０４を介して入力されるユーザからの指示に基づいて、ＨＤＤ８０９にプログラムとして格納されたパッケージ設計ツールを処理する。プログラムの処理にあたってはＲＡＭ８０３をワーク領域として利用し、必要なタイミングでデータの書き込み・読み出しを行う。設計者は明示的にＲＡＭ８０３へのデータの書き込み・読み出しを指示するのではなく、あくまでＨＤＤ８０９に格納されたプログラムにしたがってＲＡＭへの書き込み・読み出しを行っている。この装置を用いて前記実施の形態１乃至３のフローが実行される。
【００６０】
また、設計者は表示デバイス８０８によって、経過情報を確認することができる。最終生成された設計データはＨＤＤ８０９に出力され、パッケージ設計は終了する。
【産業上の利用可能性】
【００６１】
以上説明してきたように、本発明のパッケージ設計方法は信号波形に対してノイズの許容値と配線制約を設定し、理想の波形と検証での予測波形との差を判別し、最適化する設計フローを実施することにより、従来のように配線に寄生する抵抗、容量、インダクタンスを個別に最適化する対応方法ではなく、配線情報をもとにしたノイズの防止が可能である。また従来の後工程での修正の繰り返しを防止することが可能になる。また限られた設計者による対応ではなく、自動化や工程の単純化によるフローの効率改善が可能になる。またノイズ防止のための搭載部品の削減が可能になる。
【００６２】
このため、半導体装置の開発工数削減、誤動作防止による信頼性の向上、部品価格の低コスト化に大きな効果をもたらす。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１におけるパッケージ設計方法を示すフロー図
【図２】同実施の形態１におけるレイアウト設計の詳細フロー図
【図３】同実施の形態１におけるＳＩＭ実施、ノイズ量・波形確認の詳細フロー図
【図４】同実施の形態１におけるノイズ許容値・制約設定の詳細フロー図
【図５】同実施の形態２におけるノイズ許容値・制約設定の詳細フロー図
【図６】同実施の形態３におけるノイズ許容値・制約設定の詳細フロー図
【図７】同実施の形態４におけるノイズ許容値・制約設定の詳細フロー図
【図８】本発明の設計方法を実現するための設計装置を示す図
【図９】本実施の設計方法を実施するための半導体装置のパッケージを示す図
【図１０】ノイズの許容値の説明図
【図１１】従来のパッケージ設計方法を示すフロー図
【図１２】従来のフィルタを搭載したパッケージ設計方法を示すフロー図
【符号の説明】
【００６４】
１０１    ノイズ許容値・制約設定
１０２    レイアウト設計
１０３    レイアウト情報抽出
１０４    ＳＩＭ実施、ノイズ量・波形確認
１０５    レイアウト修正
１０６    設計完了
１０７    配線経路・配線幅決定
１０８    Ｌ・Ｃ・Ｒ確認
１０９    Ｌ・Ｃ・Ｒ最適化検討
１１０    フィルタ挿入
１１１    始点・終点確認
１１２    配線経路検討
１１３    配線混雑確認
１１４    配線経路決定
１１５    チェック項目確認
１１６    ＳＰＩＣＥ−ＳＩＭ
１１７    結果比較・確認
１１８    バンプ
１１９    ピン
１２０    信号配線
１２１    ＶＤＤ
１２２    ＶＳＳ
１２３    オーバーシュート信号
１２４    アンダーシュート信号
１２５    スリュー
１２６    信号の波形
１２７    オーバーシュート値設定
１２８    配線制約設定
１２９    アンダーシュート値設定
１３０    スリュー値設定
１３１    複数ノイズ値設定
１３２    理想の波形
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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