(57)【要約】【課題】トレンチ構造のパワーＭＯＳＦＥＴの電気的特性を向上させることのできる技術を提供する。【解決手段】半導体基板１を回転させながら、エピタキシャル層２の表面の法線から所定の角度を持って斜め方向からエピタキシャル層２に不純物をイオン注入して、ゲート溝５の側壁のエピタキシャル層２に所望する不純物濃度分布を有する第２チャネル領域９を形成し、その後、ゲート溝５の内部表面にゲート絶縁膜を形成し、さらにゲート溝５の内部に導電膜を埋め込み、その導電膜からなるゲート電極を形成する。【選択図】図３
2007110047.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有する半導体装置の製造方法；
（ａ）第１導電型の半導体基板の表面に第１導電型のエピタキシャル層を形成する工程と、
（ｂ）前記エピタキシャル層に前記第１導電型とは異なる第２導電型の不純物をイオン注入して、第１チャネル領域を形成する工程と、
（ｃ）前記エピタキシャル層に前記第１チャネル領域を突き抜けてゲート溝を形成する工程と、
（ｄ）前記エピタキシャル層の表面の前記ゲート溝の周囲に、第１導電型の不純物をイオン注入して、ソース領域を形成する工程と、
（ｅ）前記半導体基板を回転させながら、前記エピタキシャル層の表面の法線から所定の角度を持って斜め方向から前記ゲート溝の側壁の前記エピタキシャル層に不純物をイオン注入して、第２チャネル領域を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記ゲート溝の内部表面にゲート絶縁膜を形成する工程と、
（ｇ）前記工程（ｆ）の後、前記ゲート溝の内部に導電膜を埋め込み、前記導電膜からなるゲート電極を形成する工程と、
（ｈ）前記工程（ｇ）の後、前記エピタキシャル層上に層間絶縁膜を形成し、前記層間絶縁膜に前記ソース領域および前記ゲート電極に達する接続孔を形成する工程と、
（ｉ）前記接続孔を通して前記ソース領域および前記ゲート電極に電気的に接続する配線を形成する工程と、
（ｊ）前記配線を覆うパッシベーション膜を形成する工程と、
（ｋ）前記半導体基板の裏面を研削して、前記半導体基板を所定の厚さとした後、前記半導体基板の裏面に裏面電極を形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記第１チャネル領域の不純物濃度と前記第２チャネル領域の不純物濃度とは異なることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記工程（ｅ）に先立ち、
（ｌ）前記エピタキシャル層の表面の前記ソース領域の周囲に、第２導電型の不純物をイオン注入して、素子分離領域を形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、トレンチ構造のドレイン共通電界効果トランジスタ（以下、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と記す）の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
パワーデバイスは、例えば電子機器の安定化電源に用いられるスイッチングレギュレータ、ノートパソコンまたは携帯電話の充電回路、液晶パネルのバックライト制御等に用いられており、近年その用途が急速に広がっている。なかでもパワーＭＯＳＦＥＴは他のパワーデバイス、例えばバイポーラトランジスタよりもスイッチング速度の高速化や低損失化を図ることが可能であり、また最新の半導体製造技術を用いた製造により性能の改善が期待できるなどのことから、市場のニーズに対応できるパワーデバイスとして注目されている。
【０００３】
例えばパワーＭＯＳＦＥＴの構造や電気的特性、およびパワーＭＯＳＦＥＴのスイッチング電源や周期整流回路への応用事例等が報告されている（例えば非特許文献１参照）。
【非特許文献１】トランジスタ技術編集部編、「パワーＭＯＳＦＥＴの実践活用法」、２０００年１２月１日発行
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えばオン時における定常損失を占めるオン抵抗は、これまでセルと呼ばれる構造単位を微細化することにより改善されてきた。しかしパワーＭＯＳＦＥＴは大電流容量が求められることから、その微細化にも限界があり、さらなるオン抵抗の低減を図るための様々な工夫がなされている。そこで、本発明者は、例えば上記セルの構造をプレーナ構造に代えてトレンチ構造とし、パワーＭＯＳＦＥＴの構造を最適化することにより、オン抵抗を低減する技術を検討した。その検討結果の一つとして、トレンチの側壁に形成されるチャネル領域の不純物濃度分布の最適化が、パワーＭＯＳＦＥＴの電気的特性のさらなる向上を実現するための有効な手法であることが明らかとなった。しかしトレンチの側壁のみの不純物濃度を制御することは技術的に難しく、それを達成するためのパワーＭＯＳＦＥＴの製造方法に関する技術的課題が未だ残されている。
【０００５】
本発明の目的は、トレンチ構造のパワーＭＯＳＦＥＴの電気的特性を向上させることのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本発明による半導体装置の製造方法は、半導体基板の表面にエピタキシャル層を形成した後、エピタキシャル層にゲート溝を形成する工程と、半導体基板を自転させながら、エピタキシャル層の表面の法線から所定の角度を持って斜め方向からゲート溝の側壁のエピタキシャル層に不純物をイオン注入して、所望する不純物濃度分布を有するチャネル領域を形成する工程と、その後、ゲート溝の内部表面にゲート絶縁膜を形成し、ゲート溝の内部に導電膜を埋め込み、その導電膜からなるゲート電極を形成する工程とを含むものである。
【発明の効果】
【０００９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１０】
チャネル領域の不純物濃度分布を制御することにより、トレンチ構造のパワーＭＯＳＦＥＴの電気的特性を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１４】
本発明の一実施の形態によるトレンチ構造のパワーＭＯＳＦＥＴの製造方法を図１〜図６を用いて工程順に説明する。なお、本実施の形態においては、ｎチャネル型のパワーＭＯＳＦＥＴ（以下、パワーｎＭＯＳと略す）の製造方法を例示する。
【００１５】
まず、図１に示すように、例えばｎ＋型の単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意する。続いて、半導体基板１の表面にエピタキシャル成長法により所望の厚さを有するｎ型のエピタキシャル層２を形成した後、エピタキシャル層２にｐ型不純物、例えば硼素をイオン注入し、さらに半導体基板１に熱処理を施すことにより上記ｐ型不純物を活性化させてｐ−型の第１チャネル領域３を形成する。
【００１６】
次に、図２に示すように、エピタキシャル層２の表面に酸化シリコン膜４を形成した後、レジストパターンをマスクとしたドライエッチング法により酸化シリコン膜４およびエピタキシャル層２を順次加工して、第１チャネル領域３を突き抜けるゲート溝５を形成する。
【００１７】
次に、図３に示すように、ゲート溝５の内部表面を含むエピタキシャル層２の表面に絶縁膜６を形成した後、素子分離領域となるエピタキシャル層２にｐ型不純物、例えば硼素をイオン注入し、ソース領域となるエピタキシャル層２にｎ型不純物、例えば燐または砒素をイオン注入する。続いて、半導体基板１を回転させながら、エピタキシャル層２の表面の法線からの傾きを角度θとした斜め方向から不純物をゲート溝５の側壁のエピタキシャル層２にイオン注入（以下、角度イオン注入と記す）する。角度イオン注入のイオン種は、ｎ型不純物（例えば燐または砒素）またはｐ型不純物（例えば硼素またはフッ化硼素）であってもよく、イオン種、ドーズ量および注入エネルギーは、パワーｎＭＯＳの所望する電気的特性に応じて選択される。また、半導体基板１を自転させて角度イオン注入することにより、ゲート溝５の側壁のエピタキシャル層２に不純物を導入することができる。なお、上記イオン注入または角度イオン注入の際、所望する領域に不純物を導入させるため、所望しないそれ以外の領域は、例えばレジストパターンにより覆われている。
【００１８】
その後、半導体基板１に熱処理を施すことにより、エピタキシャル層２に上記イオン注入または角度イオン注入したｐ型不純物およびｎ型不純物を活性化させる。これにより、エピタキシャル層２表面のゲート溝５の周囲にｎ＋型のソース領域８が形成され、エピタキシャル層２表面のソース領域８の周囲にｐ＋型の素子分離領域７が形成され、ゲート溝５の側壁のエピタキシャル層２に第２チャネル領域９が形成される。ここで、ゲート溝５の側壁のエピタキシャル層２に、所望する不純物濃度分布を有する第２チャネル領域９が形成できるので、パワーｎＭＯＳの電気的特性の向上を図ることができる。
【００１９】
次に、図４に示すように、絶縁膜６を除去した後、ゲート溝５の内部表面を含むエピタキシャル層２の表面に、例えばＣＶＤ（Chemical Vapor Deposition）法により絶縁膜１０を形成する。ゲート溝５の内部表面に形成された絶縁膜１０はゲート絶縁膜として機能し、例えば酸化シリコン膜または窒化シリコン膜から成る。続いて絶縁膜１０上に導電膜１１ａ、例えば多結晶シリコン膜を、例えばＣＶＤ法により堆積する。導電膜１１ａはゲート溝５の内部を埋め込んで形成される。
【００２０】
次に、図５に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法により導電膜１１ａを研磨してゲート溝５の内部に導電膜１１ａを残すことによって、ゲート電極１１を形成する。続いて、エピタキシャル層２上に層間絶縁膜１２を形成した後、レジストパターンをマスクとしたドライエッチング法により層間絶縁膜１２を加工して、ソース領域８、およびゲート電極１１に達する接続孔１３を形成する。
【００２１】
次に、接続孔１３の内部を含むエピタキシャル層２上に金属膜、例えばアルミニウム膜またはアルミニウムを主成分とする合金膜を堆積した後、レジストパターンをマスクとしたドライエッチング法により上記金属膜を加工して配線１４を形成する。さらに、配線１４を覆うパッシベーション膜１５を形成する。
【００２２】
次に、図６に示すように、半導体基板１の裏面を研削して、半導体基板１を所定の厚さまで薄くして、ｎ＋型のドレイン１６を形成する。なお、このドレイン１６は、複数個のパワーＭＯＳＦＥＴにおいて共通して形成されるものである。その後、例えばスパッタリング法により半導体基板１の裏面に金属膜、例えばアルミニウム膜またはアルミニウムを主成分とする合金膜を堆積して、上記金属膜からなる裏面電極１７を形成する。これにより、パワーｎＭＯＳが略完成する。
【００２３】
このように、本実施の形態によれば、ゲート溝５を形成した後、ゲート溝５の側壁のエピタキシャル層２へ不純物を導入することにより、所望する不純物濃度分布を有するチャネル領域が形成できるので、パワーｎＭＯＳの電気的特性の向上を図ることができる。
【００２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００２５】
例えば前記実施の形態においては、ｎチャネル型のパワーＭＯＳＦＥＴに適用した場合について説明したが、ｐチャネル型のパワーＭＯＳＦＥＴにも適用することができて、同様の効果を得ることができる。
【産業上の利用可能性】
【００２６】
本発明のトレンチ構造のパワーＭＯＳＦＥＴは、特に軽薄短小および高性能を必要とする電子機器の電源部に適用することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施の形態であるトレンチ構造のパワーＭＯＳＦＥＴの製造工程を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるトレンチ構造のパワーＭＯＳＦＥＴの製造工程を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるトレンチ構造のパワーＭＯＳＦＥＴの製造工程を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるトレンチ構造のパワーＭＯＳＦＥＴの製造工程を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるトレンチ構造のパワーＭＯＳＦＥＴの製造工程を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるトレンチ構造のパワーＭＯＳＦＥＴの製造工程を示す半導体基板の要部断面図である。
【符号の説明】
【００２８】
１  半導体基板
２  エピタキシャル層
３  第１チャネル領域
４  酸化シリコン膜
５  ゲート溝
６  絶縁膜
７  素子分離領域
８  ソース領域
９  第２チャネル領域
１０  絶縁膜
１１  ゲート電極
１１ａ  導電膜
１２  層間絶縁膜
１３  接続孔
１４  配線
１５  パッシベーション膜
１６  ドレイン
１７  裏面電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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