(57)【要約】【課題】ＣＭＯＳイメージセンサにおいて、増幅機能を有する単位セルの読み出しトランジスタの変換ゲインを増やし、信号電荷検出部の飽和出力を大きくし、出力のＳ／Ｎ特性を改善する。【解決手段】半導体基板上に単位セルを行列状に二次元的に配置してなる撮像領域を有する固体撮像装置において、単位セル１０は、Ｐウェル２０内に設けられ、光電変換および信号電荷蓄積を行うフォトダイオード１１と、Ｐウェルの表面でフォトダイオードに近接して設けられ、フォトダイオードの信号電荷を信号電荷検出部に転送する読み出しトランジスタ１２と、インプラ領域に転送された信号電荷を増幅して電圧信号を出力する増幅トランジスタ１３とを具備し、信号電荷検出部は、読み出しトランジスタのドレイン側の半導体領域の一部に不純物イオンが注入されたインプラ領域２５からなり、このインプラ領域は読み出しトランジスタのドレイン側の半導体領域よりも狭い。【選択図】    図２
2007184368.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に単位セルを行列状に二次元的に配置してなる撮像領域を有する固体撮像装置において、
前記単位セルは、前記半導体基板内に設けられ、光電変換および信号電荷蓄積を行うフォトダイオードと、前記半導体基板の表面で前記フォトダイオードに近接して設けられ、前記フォトダイオードの信号電荷を信号電荷検出部に転送するＭＯＳ型の読み出しトランジスタと、前記信号電荷検出部に転送された信号電荷を増幅して電圧信号を出力する増幅トランジスタとを具備し、
前記信号電荷検出部は、前記読み出しトランジスタのドレイン側の半導体領域の平面内の一部に不純物イオンが注入されたインプラ領域からなり、該インプラ領域は前記読み出しトランジスタのドレイン側の半導体領域よりも狭いことを特徴とする固体撮像装置。
【請求項２】
前記信号電荷検出部は、Ｐ型の半導体領域にＮ型不純物イオンが注入されて形成されていることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記インプラ領域は、前記半導体基板の表面で前記読み出しトランジスタのゲート電極端縁の下方付近の領域を含んで形成されていることを特徴とする請求項１または２記載の固体撮像装置。
【請求項４】
前記単位セルは、前記フォトダイオードおよび前記読み出しトランジスタが複数組設けられており、前記インプラ領域は複数組のフォトダイオードおよび読み出しトランジスタで共有されていることを特徴とする請求項１または２記載の固体撮像装置。
【請求項５】
前記単位セルは、さらに、前記増幅トランジスタの増幅出力を垂直出力線に転送するＭＯＳ型の垂直選択トランジスタと、前記信号電荷検出部の電荷をリセットするＭＯＳ型のリセットトランジスタとを具備し、前記フォトダイオードおよび前記読み出しトランジスタが複数組み設けられており、前記増幅トランジスタ、前記垂直選択トランジスタおよび前記リセットトランジスタは複数組のフォトダイオードおよび読み出しトランジスタで共有されていることを特徴とする請求項１または２記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に係り、特に増幅型のＣＭＯＳイメージセンサにおけるセルパターンに関するもので、例えば携帯電子機器などに使用されるものである。
【背景技術】
【０００２】
従来、画素の内部に増幅機能を有する増幅型のＣＭＯＳイメージセンサは、画素数の増加やイメージサイズの縮小による画素サイズの縮小に適したものとして期待されている。また、増幅型のＣＭＯＳイメージセンサは、電荷結合型のＣＣＤセンサに比べて低消費電力であり、センサ部分と同じＣＭＯＳプロセスを使う他の周辺回路との統合が容易であることからも、非常に期待されている。
【０００３】
固体撮像装置の単位セルは、例えば、フォトダイオードと、フォトダイオードの蓄積信号を信号電荷検出部に転送するＭＯＳ型の読み出しトランジスタと、信号電荷検出部に転送された信号電荷を増幅して電圧信号を出力するＭＯＳ型の増幅トランジスタと、増幅トランジスタの増幅出力を垂直出力線に転送するＭＯＳ型の垂直選択トランジスタと、信号電荷検出部の電荷をリセットするＭＯＳ型のリセットトランジスタなどから構成されている。
【０００４】
従来の単位セルにおいては、読み出しトランジスタのドレイン側の半導体領域（ＳＤＧ領域）の全面に例えばＮ型不純物イオンが注入されたインプラ領域により信号電荷検出部が構成されている。読み出しトランジスタの変換ゲインはインプラ領域の面積で決まる。この場合、インプラ領域の面積が広いので、読み出しトランジスタの変換ゲインは小さい。この結果、信号電荷検出部の飽和電圧を大きくできず、ひいては、センサの飽和出力が不足する、信号対雑音比（Ｓ／Ｎ）特性が悪化する、などの問題がある。
【０００５】
なお、特許文献１には、固体撮像装置において、イオン注入を２回行うことによって、ＭＯＳ型の読み出しトランジスタの高濃度ドレイン領域がＭＯＳトランジスタのＳＤＧ領域より小さくなっている点が開示されている。
【特許文献１】特開２００５−１０１４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記した従来の問題点を解決すべくなされたもので、増幅機能を有する単位セルの増幅トランジスタの変換ゲインを増やし、信号電荷検出部の飽和出力を大きくし、出力のＳ／Ｎ特性を改善し得る固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の固体撮像装置は、半導体基板上に単位セルを行列状に二次元的に配置してなる撮像領域を有する固体撮像装置において、前記単位セルは、前記半導体基板内に設けられ、光電変換および信号電荷蓄積を行うフォトダイオードと、前記半導体基板の表面で前記フォトダイオードに近接して設けられ、前記フォトダイオードの信号電荷を信号電荷検出部に転送するＭＯＳ型の読み出しトランジスタと、前記信号電荷検出部に転送された信号電荷を増幅して電圧信号を出力する増幅トランジスタとを具備し、前記信号電荷検出部は、前記読み出しトランジスタのドレイン側の半導体領域の平面内の一部に不純物イオンが注入されたインプラ領域からなり、該インプラ領域は前記読み出しトランジスタのドレイン側の半導体領域よりも狭い。
【発明の効果】
【０００８】
本発明の固体撮像装置によれば、増幅機能を有する単位セルの読み出しトランジスタの変換ゲインを増やし、飽和出力を大きくし、出力のＳ／Ｎ特性を改善することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１０】
＜第１の実施形態＞
本発明に係る固体撮像装置は、基本的な構成として、半導体基板上に単位セルを行列状に二次元的に配置してなる撮像領域と、この撮像領域を走査して各単位セルの信号を読み出す信号走査部とを有する。
【００１１】
図１は、本発明の第１の実施形態に係る増幅型のＣＭＯＳイメージセンサにおける単位セルの回路図である。この単位セル１０は、光電変換して信号電荷を蓄積するフォトダイオード１１と、フォトダイオードの蓄積信号を信号電荷検出部に転送するＭＯＳ型の読み出しトランジスタ１２と、信号電荷検出部に転送された信号電荷を増幅して電圧信号を出力するＭＯＳ型の増幅トランジスタ１３と、増幅トランジスタの増幅出力を垂直出力線１８に転送するＭＯＳ型の垂直選択トランジスタ（アドレストランジスタ）１４と、信号電荷検出部の電荷をリセットするＭＯＳ型のリセットトランジスタ１５と、アドレスゲート配線１６と、リセットトゲート配線１７などから構成されている。
【００１２】
図２は図１の単位セルのパターン平面図であり、図３は図２中のＸ−Ｘ´線に沿った断面図である。図２および図３に示すように、半導体基板の表層部に形成されたＰウェル２０の表層部にシャロウトレンチ型の素子分離領域（ＳＴＩ）２１が形成され、このＳＴＩ２１により囲まれた素子領域部に図１に示すような構成の単位セル１０が形成されている。
【００１３】
単位セル１０内において、Ｐウェル２０の平面内の所定位置には、光電変換を行いかつ光電変換により得られた信号電荷を蓄積するフォトダイオード１１が設けられている。フォトダイオード１１は、Ｐウェル２０の表面から基板深さ方向に所定距離離間した位置に形成されたＮ型拡散領域２２と、このＮ型拡散領域２２の上方でＰウェル１０の表面部に形成された高濃度のＰ+ 拡散層からなるサーフェイスシールド層２３とを有する。
【００１４】
さらに、Ｐウェル２０の表層部には、フォトダイオード１１に近接して、フォトダイオードの信号電荷を信号電荷検出部に転送するＭＯＳ型の読み出しトランジスタ１２が形成されている。ここで、１２Ｇは読み出しトランジスタ１２のチャネル領域（Ｐウェルの表面の一部）上にゲート絶縁膜２４を介して設けられた読み出しゲート電極である。
【００１５】
本実施形態では、読み出しトランジスタ１２のドレイン側の半導体領域（ＳＤＧ領域）の一部にＮ型不純物（例えばＰ）イオンが注入されたインプラ領域（Ｎ型拡散領域）２５が信号電荷検出部として形成されている。インプラ領域２５はドレイン側の半導体領域（ＳＤＧ領域）よりも狭い面積を有する。また、インプラ領域２５は、Ｐウェル１０の表面で読み出しトランジスタ１２のゲート電極１２Ｇ端縁の下方付近の領域を含む。
【００１６】
さらに、読み出しトランジスタ１２の近傍にＭＯＳ型の増幅トランジスタ１３が形成されている。１３Ｇは読み出しトランジスタ１２のゲート電極（増幅ゲート電極）である。３１はインプラ領域２５と増幅ゲート電極１３Ｇとを接続する増幅ゲート電極配線であり、コンタクト部Ｃ１でインプラ領域２５に接続されるとともに、コンタクト部Ｃ２で増幅ゲート電極１３Ｇに接続されている。増幅トランジスタ１３は、ドレイン領域１３Ｄにコンタクト部Ｃ３を介して電源電圧ＶDDが供給されており、インプラ領域２５の信号電荷を増幅して電圧信号を出力する。
【００１７】
さらに、増幅トランジスタ１３に近接して、ＭＯＳ型の垂直選択トランジスタ１４が形成されている。１４Ｇは垂直選択トランジスタ１４のゲート電極（アドレスゲート電極）である。垂直選択トランジスタ１４は、ドレイン領域１４Ｄがコンタクト部Ｃ４を介して垂直出力線１８に接続されており、増幅トランジスタ１３の増幅出力を垂直出力線１８に転送する。
【００１８】
さらに、インプラ領域２５に近接してＭＯＳ型のリセットトランジスタ１５が形成されている。１５Ｇはリセットトランジスタ１５のゲート電極（リセットゲート電極）である。リセットトランジスタ１５は、ドレイン領域１５Ｄにコンタクト部Ｃ５を介してリセット電圧が供給され、インプラ領域２５の電荷をリセットする。
【００１９】
次に、本実施形態のＣＭＯＳイメージセンサの製造工程について、図４および図５に示す断面図を参照して説明する。図４に示すように、半導体基板の表層部にＰウェル２０が形成され、Ｐウェルの表層部にＳＴＩ２１が形成される。ＳＴＩ２１により囲まれた素子領域に単位セルが形成される。
【００２０】
次に、半導体基板上の全面にゲート絶縁膜２４およびポリシリコン層が堆積される。この後、ポリシリコン層上の所定位置にレジストパターン４１が形成された後、このレジストパターンをマスクとするエッチング法により、ポリシリコン層およびゲート絶縁膜２４がパターニングされ、読み出しトランジスタなどのＭＯＳトランジスタのゲート（読み出しゲート電極１２Ｇのみ図示する）が形成される。この後、レジストパターン４１が除去される。
【００２１】
次に、図５に示すように、パターニングされたポリシリコン層上および半導体基板上の所定位置に新たなレジストパターン５１が形成される。この際、読み出しトランジスタのドレイン側の半導体領域（ＳＤＧ領域）では、ＳＴＩ２１上のレジストパターン５１の端部５１ａがＰウェル２０の一部を覆うように、つまり、ＳＴＩ２１上からドレイン側の半導体領域上にはみ出すように、レジストパターン５１が形成される。
【００２２】
この後、レジストパターン５１をマスクとして、Ｎ型不純物イオン、例えばＰ（燐）イオンがイオン注入される。この際、読み出しトランジスタのドレイン側の半導体領域に対しては、読み出しゲート電極１２Ｇによりセルフアラインで決まる位置から、ＳＴＩ２１側のレジストパターンの端部５１ａで決まる位置までインプラ領域２５が形成される。これにより、インプラ領域２５は、Ｐウェル２０の表面で読み出しトランジスタのゲート電極１２Ｇの端縁の下方付近の領域を含むように形成される。
【００２３】
図６は、本実施形態の単位セル１０のインプラ領域２５の面積とセンサ出力の飽和電圧との関係を、従来例のＣＭＯＳイメージセンサの飽和電圧を基準値として対比して示している。図６から分かるように、インプラ領域２５の面積を０．２μｍ2 程度に小さくした場合でも、本実施形態では従来例に比べて飽和電圧が約１．３倍に増加するので、Ｓ／Ｎが大きいＣＭＯＳイメージセンサを実現することができる。
【００２４】
上記したように本実施形態のＣＭＯＳイメージセンサによれば、増幅機能を有する単位セルの読み出しトランジスタの変換ゲインを増やし、飽和出力を大きくし、出力のＳ／Ｎ特性を改善することができる。
【００２５】
また、本実施形態のＣＭＯＳイメージセンサによれば、読み出しトランジスタのドレイン側領域の一部をインプラ領域２５として独立に設定できるので、読み出しトランジスタの変換ゲインに対して制御性がよく、生産上優れている。例えば、読み出しトランジスタのドレイン側領域のパターンを一定とし、インプラ領域２５のパターンを変えることにより、読み出しトランジスタの変換ゲインを変え、飽和電圧特性を変えることができるので、飽和電圧特性が異なるＣＭＯＳイメージセンサを容易に実現できるというメリットがある。
【００２６】
なお、上記第１の実施形態では、単位セルとして、１セルに１画素を有する１画素１セル型の構成を示したが、これに限らず、１セルに２画素を有する２画素１セル型、あるいは、１セルに４画素を有する４画素１セル型の単位セルにも本発明を適用可能である。即ち、単位セル内に信号蓄積領域および読み出しトランジスタが複数組設けられ、複数の読み出しトランジスタでインプラ領域を共有するＣＭＯＳイメージセンサにも本発明を適用可能である。
【００２７】
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係る増幅型のＣＭＯＳイメージセンサにおける２画素１セル型の単位セルのパターン平面図である。この単位セルは、図２を参照して前述した単位セルと比べて、２組のフォトダイオード１１および読み出しトランジスタ１２（読み出しゲート電極１２Ｇを図示する）が線対称的に設けられており、２個の読み出しトランジスタ１２がドレイン側領域およびインプラ領域２５を共有している。そして、増幅トランジスタ１３（増幅ゲート電極１３Ｇを図示する）および垂直選択トランジスタ１４（アドレスゲート電極１４Ｇを図示する）が第１組のフォトダイオード１１および読み出しトランジスタ１２の側方に配置され、リセットトランジスタ１５（リセットゲート電極１５Ｇを図示する）が第２組のフォトダイオード１１および読み出しトランジスタ１２の側方に配置されるように変更されている。
【００２８】
本例においても、インプラ領域２５は読み出しトランジスタ１２のドレイン側の半導体領域よりも狭いので、前述した第１の実施形態と同様の効果が得られる。
【００２９】
＜第３の実施形態＞
図８は、本発明の第３の実施形態に係る増幅型のＣＭＯＳイメージセンサにおける４画素１セル型の単位セルのパターン平面図である。この単位セルは、図７を参照して前述した単位セルと比べて、増幅トランジスタ１３、垂直選択トランジスタ１４およびリセットトランジスタ１５を挟んでさらに２個のフォトダイオード１１および読み出しトランジスタ１２が対称的に配置されている。そして、第１組の２個の読み出しトランジスタ１２がドレイン側領域およびインプラ領域２５を共有し、第２組の２個の読み出しトランジスタ１２がドレイン側領域およびインプラ領域２５を共有しており、このインプラ領域２５に、リセットトランジスタ１５および増幅ゲート電極配線３１が接続されるように変更されている。即ち、各組毎に２個の読み出しトランジスタでインプラ領域２５が共有されている。
【００３０】
本実施形態においても、インプラ領域２５は読み出しトランジスタ１２のドレイン側の半導体領域よりも面積が狭いので、前述した第１の実施形態と同様の効果が得られる。
【００３１】
また、本実施形態では、ウェルがＰ型の場合について説明したが、ウェルがＮ型の場合でも同様の効果が得られる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施形態に係る増幅型のＣＭＯＳイメージセンサの単位セルの回路図。
【図２】図１の単位セルのパターン平面図。
【図３】図２中のＸ−Ｘ´線に沿う断面図。
【図４】第１の実施形態のＣＭＯＳイメージセンサの製造工程の一部を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】第１の実施形態の単位セルの信号電荷検出部の面積とセンサ出力の飽和電圧との関係を従来例のＣＭＯＳイメージセンサの飽和電圧を基準値として対比して示す特性図。
【図７】本発明の第２の実施形態に係る増幅型のＣＭＯＳイメージセンサにおける２画素１セル型の単位セルのパターン平面図。
【図８】本発明の第３の実施形態に係る増幅型のＣＭＯＳイメージセンサにおける４画素１セル型の単位セルのパターン平面図。
【符号の説明】
【００３３】
１０…単位セル、１１…フォトダイオード、１２…読み出しトランジスタ、１２Ｇ…読み出しゲート電極、１３…増幅トランジスタ、１３Ｇ…増幅ゲート電極、１３Ｄ…増幅トランジスタのドレイン領域、１４…垂直選択トランジスタ、１４Ｇ…アドレスゲート電極、１４Ｄ…垂直選択トランジスタのドレイン領域、１５…リセットトランジスタ、１５Ｇ…リセットゲート電極、１５Ｄ…リセットトランジスタのドレイン領域、１６…アドレスゲート配線、１７…リセットトゲート配線、１８…垂直出力線、２０…Ｐウェル、２１…ＳＴＩ、２２…Ｎ型拡散領域、２３…サーフェイスシールド層、２４…ゲート絶縁膜、２５…インプラ領域、３１…増幅ゲート電極配線、Ｃ１〜Ｃ５…コンタクト部。
【図１】
2007184368.tif 000003
【図２】
2007184368.tif 000004
【図３】
2007184368.tif 000005
【図４】
2007184368.tif 000006
【図５】
2007184368.tif 000007
【図６】
2007184368.tif 000008
【図７】
2007184368.tif 000009
【図８】
2007184368.tif 000010