(57)【要約】【課題】ＣＥＴ特性及び絶縁特性を向上させた半導体素子を提供する。【解決手段】基板１１０と、基板１１０上に積層され、高誘電体物質から形成されるゲート酸化膜１２０と、ゲート酸化膜１２０上に積層され、ゲート酸化膜１２０と同種金属の窒化物から形成される第１金属層１３１と、第１金属層１３１上に積層される第２金属層１３２と、第２金属層１３２上に積層される第３金属層１３３と、第３金属層１３３上に積層され、第１金属層１３１〜第３金属層１３３と共にゲート電極を形成する物質層１４０と、を含んでいる。これにより、半導体素子のゲート酸化膜と金属層間の化学的な反応により発生するＣＥＴ特性の低下および電流の漏れなどを防止することで半導体素子の絶縁特性を向上させることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に積層され、高誘電体物質から形成されるゲート酸化膜と、
前記ゲート酸化膜上に積層され、前記ゲート酸化膜と同種金属の窒化物から形成される第１金属層と、
前記第１金属層上に積層される第２金属層と、
前記第２金属層上に積層される第３金属層と、
前記第３金属層上に積層され、前記第１金属層〜第３金属層と共にゲート電極を形成する物質層と、
を含むことを特徴とする半導体素子。
【請求項２】
前記ゲート酸化膜は、ＳｉＯ２または誘電定数が３．９より高い物質で形成されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ゲート酸化膜を形成する物質に窒素成分が加えられたことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第１金属層は、窒化ハフニウム（ＨｆＮ）、窒化ジルコニウム（ＺｒＮ）、窒化アルミニウム（ＡｌＮ）、窒化チタン（ＴｉＮ）、窒化ランタン（ＬａＮ）、窒化イットリウム（ＹＮ）、窒化ガドリニウム（ＧｄＮ）、及び窒化タンタル（ＴａＮ）からなる群から選択された一種以上の物質から形成されることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１金属層を形成する物質にＳｉまたはＡｌ成分が加えられたことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記第２金属層は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ランタン（Ｌａ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、プラセオジミウム（Ｐｒ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、及びジルコニウム（Ｚｒ）からなる群からから選択された一種以上の金属の窒化物で形成されることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記第２金属層を形成する物質にＳｉまたはＡｌ成分が加えられることを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記第３金属層は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、及びジルコニウム（Ｚｒ）からなる群から選択された一種以上の金属または当該金属の窒化物から形成されることを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記第３金属層を形成する物質は、ＳｉまたはＡｌ成分が加えられることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記ゲート酸化膜はハフニウムシリケート（ＨｆＳｉＯ）から形成され、前記第１金属層は窒化ハフニウム（ＨｆＮ）から形成されることを特徴とする請求項１に記載の半導体素子。
【請求項１１】
前記第２金属層は窒化アルミニウム（ＡｌＮ）から形成され、前記第３金属層は窒化タンタル（ＴａＮ）から形成されることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記第１金属層の厚さは、１〜１００Åで積層されることを特徴とする請求項１に記載の半導体素子。
【請求項１３】
前記第２金属層の厚さは、１〜１００Åで積層されることを特徴とする請求項１に記載の半導体素子。
【請求項１４】
前記第３金属層の厚さは、１〜１０００Åで積層されることを特徴とする請求項１に記載の半導体素子。
【請求項１５】
前記第３金属層上に積層される物質層は、Ｐｏｌｙ−Ｓｉ、Ｗ、ＷＮ、及びＷＳｉのうちのいずれか１つから形成されることを特徴とする請求項１に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、詳細には、複数の金属層を積層して絶縁特性を向上させるための半導体素子に関する。
【背景技術】
【０００２】
一般に、半導体素子は、半導体基板上に順次に積層されたゲート酸化膜及び金属層を備えたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を意味する。半導体素子の１つとして、ｎＭＯＳ及びｐＭＯＳを利用したトランジスタであるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）がある。このＣＭＯＳのような半導体素子は、消費電力が低いため、種々の技術分野で利用され、これに伴い、研究開発も盛んに行われている。
【０００３】
ところで、半導体素子のゲート電極の形成時に、ゲート酸化膜上に金属層及びポリシリコン層を積層するＭＩＰＳ（Ｍｅｔａｌ  Ｉｎｓｅｒｔｅｄ  Ｐｏｌｙ−Ｓｉ  Ｓｔａｃｋ）構造を利用した半導体素子の製造方法が広く利用されつつある。
【０００４】
図１は、従来技術に係る半導体素子の断面図を例示したものである。図１に示すように、半導体基板１１上にゲート酸化膜１２が積層され、ゲート酸化膜１２上には金属層１３が積層されている。また、金属層１３上にポリシリコン層１４の積層されたＭＩＰＳ構造にゲート電極が形成される。この場合、半導体基板１１はシリコン（Ｓｉ）から形成され、ゲート酸化膜１２はハフニウム酸化膜（ＨｆＯ２）、金属層１３は窒化タンタル（ＴａＮ）から形成されている。一方、ゲート酸化膜１２と金属層１３、すなわち、ハフニウム酸化膜（ＨｆＯ２）と窒化タンタル（ＴａＮ）との界面上において、二つの物質間の化学的反応に応じて界面層が発生する。この前記物質間の化学的反応に応じて発生する界面層の厚さを示すことをＣＥＴ（Ｃａｐａｃｉｔａｎｃｅ  Ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ：容量性等価酸化膜の厚さ）特性と言う。ゲート酸化膜１２と金属層１３との間の界面層の厚さが厚ければＣＥＴ特性が低下され、ゲート酸化膜１２の厚さが薄ければゲート酸化膜１２のキャパシタンスが減少されることになり、このため、例えば、正孔の増加に伴うキャリアのトンネル現象が発生する。これによって、電流の漏れが発生し、半導体素子の絶縁特性が低下してしまうという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は前記問題を解決するために成されたものであって、半導体素子のゲート電極の製造時に複数の金属層を積層して、ゲート酸化膜と接触される金属層をゲート酸化膜と同種物質に積層することで、ＣＥＴ特性及び絶縁特性を向上させた半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前述した目的を達成するための本発明に係る半導体素子は、基板と、前記基板上に積層され、高誘電体物質から形成されたゲート酸化膜と、前記ゲート酸化膜上に積層され、前記ゲート酸化膜と同種金属の窒化物にから形成される第１金属層と、前記第１金属層上に積層される第２金属層と、前記第２金属層上に積層される第３金属層と、前記第３金属層上に積層され、前記第１〜第３金属層と共にゲート電極を形成する物質層と、を含むことを特徴とする。
【０００７】
前記ゲート酸化膜は、ＳｉＯ２または誘電定数が３．９より高い物質から形成されることが好ましい。
【０００８】
前記ゲート酸化膜を形成する物質に窒素成分が加えられることが好ましい。
【０００９】
前記第１金属層は、窒化ハフニウム（ＨｆＮ）、窒化ジルコニウム（ＺｒＮ）、窒化アルミニウム（ＡｌＮ）、窒化チタン（ＴｉＮ）、窒化ランタン（ＬａＮ）、窒化イットリウム（ＹＮ）、窒化ガドリニウム（ＧｄＮ）、及び窒化タンタル（ＴａＮ）からなる群から選択された一種以上の物質から形成されることが好ましく、前記第１金属層を形成する物質にＳｉまたはＡｌ成分が加えられたことが好ましい。
【００１０】
前記第２金属層は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ランタン（Ｌａ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、プラセオジミウム（Ｐｒ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、及びジルコニウム（Ｚｒ）からなる群から選択された一種以上の金属の窒化物で形成されることが好ましく、前記第２金属層を形成する物質にＳｉまたはＡｌ成分が加えられることが好ましい。
【００１１】
前記第３金属層は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、及びジルコニウム（Ｚｒ）からなる群から選択された一種以上の金属または金属窒化物で形成されることが好ましく、前記第３金属層を形成する物質はＳｉまたはＡｌ成分が加えられることが好ましい。
【００１２】
前記ゲート酸化膜は、ハフニウムシリケート（ＨｆＳｉＯ）から形成され、前記第１金属層は窒化ハフニウム（ＨｆＮ）から形成されることが好ましい。
【００１３】
そして、前記第２金属層は、窒化アルミニウム（ＡｌＮ）からなり、前記第３金属層は窒化タンタル（ＴａＮ）からなることが好ましい。
【００１４】
前記第１金属層の厚さは１〜１００Åで積層され、前記第２金属層の厚さは１〜１００Åで積層されることが好ましい。
【００１５】
前記第３金属層の厚さは１〜１０００Åで積層されることが好ましい。
【００１６】
前記第３金属層上に積層される物質層はＰｏｌｙ−Ｓｉ、Ｗ、ＷＮ、及びＷＳｉのうちのいずれか１つから形成されることが好ましい。
【発明の効果】
【００１７】
以上のように構成された本発明によれば、ゲート酸化膜と接触する金属層をゲート酸化膜と同種物質で積層することにより、ゲート酸化膜と金属層との間の反応を抑制することができる。この結果、ＣＥＴ特性を向上させ電流の漏れが抑えられた、優秀な絶縁特性を有する半導体素子の製造が可能である。
【発明を実施するための最良の形態】
【００１８】
以下、添付の図面に基づいて本発明に係る半導体素子の一実施の形態を詳細に説明する。
【００１９】
図２は、本発明の一実施の形態に係る半導体素子の断面図である。図２に示すように、本半導体素子は、基板１１０、ゲート酸化膜１２０、複数の金属層１３０、１３１、１３２、１３３、及び物質層１４０を含んで構成されている。
【００２０】
基板１１０は、通常のシリコン（Ｓｉ）基板を使用することができる。
【００２１】
ゲート酸化膜１２０は基板１１０を保護する機能を有し、基板１１０上部の構造物と基板１１０との間を電気的に隔離させる役割を担う。一方、ゲート酸化膜１２０としてＳｉＯ２及び／または誘電定数が３．９より高い物質が利用される。この場合、誘電定数が３．９より高い物質として、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ランタン（Ｌａ）、イットリウム（Ｙ）、ガドリニウム（Ｇｄ）、またはタンタル（Ｔａ）などがあり、この物質から選択された一種以上の金属酸化物から形成される。
【００２２】
さらに、ゲート酸化膜１２０は、上述した物質に窒素（ｎｉｔｒｏｇｅｎ）成分の加えられた物質から形成されることができる。尚、ゲート酸化膜１２０は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、またはエピタキシー（Ｅｐｉｔａｘｙ）のような薄膜工程技術に基づいて積層することができる。
【００２３】
複数の金属層１３０は、第１金属層１３１、第２金属層１３２、及び第３金属層１３３を含み、半導体素子において物質層１４０と共にゲート電極として利用される。具体的には、第１金属層１３１はゲート酸化膜１２０の上部に積層され、ゲート酸化膜１２０を構成する高誘電体物質と同じ物質で積層される。例えば、ゲート酸化膜１２０がハフニウム酸化膜（ＨｆＳｉＯ）に積層されれば、第１金属層１３１はゲート酸化膜１２０と同種物質である窒化ハフニウム（ＨｆＮ）で積層される。これによって、ゲート酸化膜１２０及び第１金属層１３１間の化学的反応を抑えて、界面層の発生を減少させることができる。この場合、界面層の厚さについて示したものをＣＥＴ（Ｃａｐａｃｉｔａｎｃｅ  Ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ：容量性等価酸化膜の厚さ）特性と言う。これは、界面層の厚さが薄いほどＣＥＴ特性が優秀であり、半導体素子の電流の漏れの発生を抑えることができる。
【００２４】
また、第１金属層１３１としては窒化ハフニウム（ＨｆＮ）以外にもゲート酸化膜１２０の物質によって、窒化ジルコニウム（ＺｒＮ）、窒化アルミニウム（ＡｌＮ）、窒化チタン（ＴｉＮ）、窒化ランタン（ＬａＮ）、窒化イットリウム（ＹＮ）、窒化ガドリニウム（ＧｄＮ）、及び窒化タンタル（ＴａＮ）からなる群から選択された一種以上の物質で形成されることができる。上述した物質にシリコン（Ｓｉ）またはアルミニウム（Ａｌ）成分を加えて含んだ物質から形成されることもできる。また、第１金属層１３１の厚さは、１〜１００Åの厚さに積層されることが好ましい。
【００２５】
第２金属層１３２は、第１金属層１３１上部に積層される。第２金属層１３２としては、第１金属層１３１と第３金属層１３３との間の化学的反応を抑制するための熱的安全性の優れた物質が利用され得る。第２金属層１３２は、例えば、窒化アルミニウム（ＡｌＮ）から形成されることができる。具体的には、第２金属層１３２は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ランタン（Ｌａ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、プラセオジミウム（Ｐｒ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、及びジルコニウム（Ｚｒ）からなる群から選択された一種以上の金属の窒化物から形成されることができる。
【００２６】
また、第２金属層１３２は上述した物質に窒素（ｎｉｔｒｏｇｅｎ）の加えられた物質から形成されることができる。また、上述した物質にシリコン（Ｓｉ）またはアルミニウム（Ａｌ）を追加的に含んだ物質から形成されることできる。さらに、上述した物質とシリコン（Ｓｉ）またはアルミニウム（Ａｌ）の含まれた物質に、窒素が追加的に含まれた物質で積層されることもできる。一方、第２金属層１３２の厚さは１〜１００Åの厚さで積層されることが好ましい。
【００２７】
また、第３金属層１３３は、第２金属層１３２の上部に積層される。第３金属層１３３は、例えば、窒化ハフニウム（ＨｆＮ）で形成されることができる。具体的には、第３金属層１３３は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、及びジルコニウム（Ｚｒ）からなる群から選択された一種以上の金属から形成されることができ、当該金属の窒化物から形成されることもできる。
【００２８】
また、第３金属層１３３は、上述した物質に窒素を加えた物質から形成されることができる。上述した物質と窒素とが組み合わされた物質に、シリコン（Ｓｉ）またはアルミニウム（Ａｌ）の加えられた物質から形成されることもできる。第３金属層１３３の厚さは１〜１０００Åに積層されることが好ましい。
【００２９】
ゲート電極を形成する複数の金属層１３０、すなわち、第１金属層１３１、第２金属層１３２、第３金属層１３３のそれぞれは、ＰＶＤ、ＣＶＤ、及びエピタキシー工程を介して蒸着されることができる。
【００３０】
物質層１４０は伝導性の優れた物質であり、複数の金属層１３０上に積層され複数の金属層１３０と共にゲート電極に利用される。物質層１４０は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、及びケイ化タングステン（ＷＳｉ）のうちのいずれか１つの物質から形成されることができる。この場合、物質層１４０がポリシリコン（Ｐｏｌｙ−Ｓｉ）物質から形成されれば、複数の金属層１３０と共にＭＩＰＳ（Ｍｅｔａｌ  Ｉｎｓｅｒｔｅｄ  Ｐｏｌｙ−Ｓｉ  Ｓｔａｃｋ）構造を形成することができる。本半導体素子の特性は、従来技術に係る様々な例と比較して、より優れた特性を有することが明らかに分かる。
【実施例】
【００３１】
以下に、本発明の実施例を示す。本発明と従来技術との比較のための第１例として、ＨｆＳｉＯで構成されたＧｏｘ（Ｇａｔｅ  Ｏｘｉｄｅ  Ｌａｙｅｒ）上部に第１金属層及びＰｏｌｙ−Ｓｉで構成されたゲート電極を製造した。第１例では第１金属層を４０ÅのＴａＮで製造した。
【００３２】
次に、第２例として、ＨｆＳｉＯで構成されたＧｏｘ上部にＨｆＮで形成された第１金属層とＰｏｌｙ−Ｓｉで構成されたゲート電極を製造した。この場合、第１金属層として使われたＨｆＮの厚さは第１例と同様に４０Åである。
【００３３】
第３例として、ＨｆＳｉＯで構成されたＧｏｘ上部に第１〜３金属層とＰｏｌｙ−Ｓｉから構成されたゲート電極を製造した。この場合、第１金属層として２０ÅのＴａＮ、第２の金属層として１０ÅのＡｌＮ、第３金属層として２０ÅのＴａＮを使用した。
【００３４】
本発明を適用した第４例として、ＨｆＳｉＯで構成されたＧｏｘ上部に第１〜３金属層とＰｏｌｙ−Ｓｉから構成されたゲート電極を製造した。この場合、本発明によって第１金属層はＧｏｘと同種のメタルであるＨｆＮを使用した。具体的には第１金属層として２０ÅのＨｆＮ、第２金属層として１０ÅのＡｌＮ、第３金属層として２０ÅのＴａＮを使用した。
【００３５】
以上のような第１〜第４の実施形態の構成を表で示すと次の通りである。
【００３６】
【表１】
2007208256.tif 000003
【００３７】
図３Ａは、表１の各例による半導体素子に対してＣ−Ｖ特性を検出したグラフである。図３Ａによれば、グラフ上の垂直軸はキャパシタンス容量を示し、水平側は電圧の大きさを示す。また、半導体素子のＣ−Ｖ特性は電圧に応じて蓄積（ａｃｃｕｍｕｌａｔｉｏｎ）領域、空乏（ｄｅｐｌｅｔｉｏｎ）領域、反転（ｉｎｖｅｒｓｉｏｎ）領域に分けられ、各領域のうち半導体素子の動作に影響を及ぼす領域は反転領域である。
【００３８】
これによって、金属層を断層に積層する第１例及び第２例と、複数の金属層のうちゲート酸化膜に接する第１金属層を任意の物質に使用する第３例に比べて、第１金属層をゲート酸化膜物質と同種の物質に積層する第４例が半導体素子にて高いキャパシタンス値を有していることが確認することができる。
【００３９】
図３Ｂは、表１の各データを適用した半導体素子の電流漏れ密度−電圧特性について説明するためのグラフである。図３Ｂに示すように、グラフ上の垂直軸は電流漏れ密度を示し、水平側は電圧の大きさを示す。これによって、複数の金属層１３０のうちゲート酸化膜１２０に積層された金属層を同種の物質に積層することが、ゲート酸化膜１２０と第１金属層１３１との間の界面層の発生を減少させ、電流の漏れ密度を減少させることができるということが分かる。
【００４０】
図３Ｃは、表１の各データを適用した半導体素子の特定電圧における電流漏れ、及びＣＥＴ特性を説明するためのグラフである。これによって、金属層を複数に積層し、複数の金属層のうちゲート酸化膜に積層された金属層を同種の物質に積層することが、ＣＥＴ特性を良好にすると共に、電流の漏れ密度の減少にも繋がることが分かる。これによって、優れた絶縁特性の半導体素子を得ることが出来る。
【００４１】
以上、本発明に係る半導体素子の好適な実施形態を添付した図面を参照しつつ説明してきたが、これは、本発明を例示したものであって、本発明の技術的範囲は上記した実施の形態に限定されるものではない。本発明の技術的範囲は、特許請求の範囲に基づいて定められ、本発明の属する技術分野における通常の知識を有する者であれば、本発明の要旨から逸脱しない範囲で、多様な変形の実施形態が可能であるということが分かる。したがって、前記変更した実施の形態についても特許請求の範囲に記載された発明の技術的範囲に属するものであることは言うまでもない。
【産業上の利用可能性】
【００４２】
本発明は、半導体素子に係る技術分野に有用である。
【図面の簡単な説明】
【００４３】
【図１】従来技術の一実施の形態に係る半導体素子の断面図である。
【図２】本発明の一実施の形態に係る半導体素子の断面図である。
【図３Ａ】本発明の一実施の形態に係る半導体素子のＣ−Ｖ特性を説明するためのグラフである。
【図３Ｂ】本発明の一実施の形態に係る半導体素子の電流漏れ密度−電圧特性を説明するためのグラフである。
【図３Ｃ】本発明の一実施の形態に係る半導体素子の特定電圧における電流漏れ密度及びＣＥＴ特性を説明するためのグラフである。
【符号の説明】
【００４４】
１１０    基板、
１２０    ゲート酸化膜、
１３１    第１金属層、
１３２    第２金属層、
１３３    第３金属層、
１４０    物質層。
【図１】
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【図２】
2007208256.tif 000005
【図３Ａ】
2007208256.tif 000006
【図３Ｂ】
2007208256.tif 000007
【図３Ｃ】
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