(57)【要約】      （修正有）【課題】広範な種々のアプリケーションにおいて、トレンチＩＧＢＴデバイスの効率を改善すること。【解決手段】極めて低い電圧低下量ＶCEONの非パンチスルートレンチＩＧＢＴデバイスにおいて、単結晶シリコンウエハ１２５中に、バッファー領域の一部を構成するＮ−非エピタキシャルフロートゾーン１２６とその底部表面にＮ＋バッファー層である追加の空乏ストップ層３０を設ける。また、バッファー層３０底部表面に隣接するように配置されたＰタイプの弱アノード層と前記弱アノード層に接続する裏面側金属接点（２３，２４，２５，２６の積層構造）を備える。【選択図】図６
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【特許請求の範囲】
【請求項１】
約２５０ミクロン未満の厚さを有するフロートゾーンシリコンのＮタイプのウェーハと、前記薄いウェーハの頂部表面に形成されたＭＯＳゲートを有する接合部パターンおよび金属部と、前記ウェーハの底部表面に隣接して形成された空乏ストップＮ+バッファゾーンと、前記Ｎ+バッファゾーンに形成され、前記ウェーハの底部まで延びるＰタイプの弱アノードと、前記弱アノードに接続され、それを横断する裏側のメタル接点とを備えるトレンチタイプのＩＧＢＴ。
【請求項２】
頂部表面および底部表面を有する、フロートゾーンシリコンのＮタイプのウェーハと、
前記Ｎタイプのウェーハの頂部表面に形成されたＭＯＳゲートが設けられた接合部パターンと、
前記Ｎタイプのウェーハの頂部表面に設けられた少なくとも１つの金属層と、
頂部表面および底部表面を有し、前記Ｎタイプのウェーハの底部表面に隣接するように設けられた空乏ストップＮ+バッファゾーンと、
前記Ｎ+バッファゾーンの底部表面に隣接するように配置されたＰタイプの弱アノードと、
前記Ｐタイプの弱アノードに接続された裏側の金属接点とを備える、トレンチタイプのＩＧＢＴデバイス。
【請求項３】
前記裏側の金属接点は、アルミ層と、前記アルミ層に隣接するように配置されたチタン層と、前記チタン層に隣接するように配置されたニッケル−バナジウム層と、前記ニッケル−バナジウム層に隣接するように配置されたシルバー層とを含む、請求項２記載のＩＧＢＴデバイス。
【請求項４】
フロートゾーンシリコンのＮタイプのウェーハは、約２５０ミクロン未満の厚さを有する、請求項２記載のＩＧＢＴデバイス。
【請求項５】
前記Ｎ＋バッファゾーンは、打ち込まれた水素を含む、請求項１記載のＩＧＢＴデバイス。
【請求項６】
前記Ｎ＋バッファゾーンは、打ち込まれた水素を含む、請求項２記載のＩＧＢＴデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に関し、より詳細には、空乏ストップ層を有するトレンチタイプのＩＧＢＴに関する。
【背景技術】
【０００２】
現在、２つの主要タイプのＩＧＢＴデバイス、すなわちパンチスルータイプのＩＧＢＴデバイスと、非パンチスルータイプのＩＧＢＴデバイスとがある。パンチスルータイプのＩＧＢＴは、通常、エピタキシャルウェーハ上に製造され、非パンチスルータイプのＩＧＢＴは、フロートゾーン（ＦＺ）ウェーハに製造される。
【０００３】
ＩＧＢＴの製造に使用される代表的なエピタキシャルウェーハは、基礎となる下方の基板上に設けられたエピタキシャル法でデポジットされた２つの層、すなわち、反対のドーパントタイプの基板上に設けられた高濃度のバッファ層と、その頂部に設けられ低濃度にドープされた頂部層とを有する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
パンチスルータイプのＩＧＢＴにおけるバッファ層は、デバイスの性能において重要な役割を果たす。このバッファ層は、逆バイアスのもとでは、空乏ストップ層として働き、順方向の導通モードでは、裏側のアノードの注入効率を制御する。
【０００５】
このバッファ層の厚さ、および濃度は、デバイスのブレークダウン特性、順方向の導通特性、およびスイッチング特性に影響を与える。一般に、パンチスルータイプのＩＧＢＴのほうが、特定の技術または製造プロセスで非パンチスルータイプのＩＧＢＴデバイスよりも、導通性（ＶCEON）とスイッチングとの間の良好な兼ね合いを図ることができる。しかし、エピタキシャルウェーハのほうが、フロートゾーンウェーハよりも高価である。より高い（５００Ｖよりも高い）電圧のデバイスに対しては、エピタキシャル層の抵抗率、および厚さの均一性を制御することが困難である。
【０００６】
米国特許第6,707,111号に記載されているように、パンチスルータイプのＩＧＢＴは、Ｎ+バッファ層を形成するよう、プロトンを打ち込むことによって、薄いＦＺウェーハに形成できる。
【０００７】
米国特許第6,683,331号に記載されているように、トレンチトポロジーを有するＩＧＢＴを形成することができ、このトレンチトポロジーを有するＩＧＢＴは、プレーナーのセル状トポロジー、またはストライプトポロジーと比較して、オン状態での損失が少ない。
【０００８】
ＩＧＢＴに対する周知のメリットオブフィギュア（ＦＯＭ）（数字上の利点）により、少数キャリアの再結合（テール電流）に起因するターンオフエネルギーと導通損失（ＶCEON）との間で兼ね合いを図ることができる。このテール電流は、ターンオフエネルギー（ＥOFF）を増加させる。
【０００９】
このテール電流の振幅、および時間長さを小さくしようと試みると、ＩＧＢＴの順方向の電圧低下量（ＶCEON）が増加する。従って、兼ね合いにより、異なるアプリケーション条件に対して、ＩＧＢＴを調節する。広範な種々のアプリケーション（スピード）に合うように、種々の兼ね合いによって、ＰＴ  ＩＧＢＴを利用できる。
【００１０】
ＮＰＴ  ＩＧＢＴは、ＰＴ  ＩＧＢＴと比較して、ＥOFFが低く、ＶCEONが高いという問題を有するので、１０ｋＨｚよりも高いスイッチング周波数を用いることにより、アプリケーションに適するようにしている。
【００１１】
ＰＴおよびＮＰＴ  ＩＧＢＴに匹敵する、より低いＶCEONおよびＥOFF、並びに広いスイッチング周波数レンジ（４ｋＨｚ〜３０ｋＨｚ）において、損失がより少ないＩＧＢＴを提供することが望ましい。また、ハードスイッチング方法（低いＶCEONおよびＥOFF）を行い、更に共振スイッチング方法（低いＶCEON）を用いる広範な種々のアプリケーションにおいて、効率を改善できるＩＧＢＴを提供することも望ましいことである。
【課題を解決するための手段】
【００１２】
本発明は、フロートゾーンウェーハ内に製造されるトレンチトポロジーを有し、従来のＩＧＢＴデバイスよりも低いＶCEONとＥOFFの双方を有する新規な空乏ストップＩＧＢＴに関する。
【００１３】
米国特許第6,683,331号に、構造および製造プロセスが記載されている代表的なトレンチＩＧＢＴは、フロートゾーンウェーハ内に製造される。６００Ｖのデバイスに対しては、２２〜３０オーム・ｃｍの抵抗率を使用でき、１２００Ｖのデバイスに対しては、５０〜８０オーム・ｃｍの抵抗率を使用できる。
【００１４】
前方サイド構造をパターン形成し、パッシベートした後、６００Ｖの電圧のデバイスに対しては、ウェーハを６０〜７０μｍに薄くし、１２００Ｖのデバイスに対しては、１００〜１４０μｍまで薄くする。次に、米国特許第6,707,111号に記載されているように、ウェーハの裏側にＮ＋空乏ストップ層を形成し、次に、ウェーハの裏側に弱アノードを形成する。
【００１５】
トレンチトポロジーと非エピタキシャル空乏ストップ技術との組み合わせにより、図１に示すように、優れたＶCEONとスイッチングエネルギーとの兼ね合いを図る。プレーナーのパンチスルータイプのＩＧＢＴと比較し、新規な空乏ストップトレンチＩＧＢＴは、スイッチングエネルギー損失を更に改善できる。プレーナーＮＰＴ  ＩＧＢＴと比較し、新規の空乏ストップトレンチＩＧＢＴは、同じスイッチングエネルギー損失でも導通損失がより少ない。
【００１６】
（ａ）従来技術のＩＧＢＴ
図２は、本願出願人による米国特許第6,707,111号に記載されている従来のパンチスルータイプのプレーナーＩＧＢＴを示し、本明細書では、この米国特許の全内容を参考として援用する。
【００１７】
次に、図２を参照する。図２には、同時に形成される複数の同一のダイを含むウェーハ内に形成されたＩＧＢＴダイの小さい部分が示されている。ダイなる用語とウェーハなる用語は、本明細書では、相互に交換可能に使用することにする。デバイスおよびその製造プロセスは公知であり、米国特許第5,661,314号および同第5,795,793号は、代表的なデバイスおよび製造プロセスについて述べている。
【００１８】
一般に、単結晶のシリコンウェーハ１０にデバイスが形成され、ウェーハ１０は、従来のフロートゾーン材料のＰ+本体１１を有し、この本体１１は、上部にＮ+のエピタキシャル法で、デポジットされた層１２を有し、更に接合部が形成されたＮエピタキシャル法でデポジットされた更なる層１３を有する。
【００１９】
エピタキシャル層１３の頂部表面内には、従来のＤ−ＭＯＳ接合パターンが形成されており、この接合パターンは、複数の離間したＰタイプのベース、すなわち、チャンネル領域１４から成り、各領域は、環状ソース１５を有する。ベース１５に対して、別のトポロジーを使用できる。
【００２０】
従来のゲート酸化膜、およびソース領域１４の外部の間の反転可能なチャンネル領域の上に、導電性ポリシリコンのゲートラティス１６が当接する。次に、ウェーハ１０の頂部表面を覆うように、エミッタ電極１７が形成される。この電極は、ゲートラティス１６から絶縁されるが、ベース領域１４およびソース領域１５に接触する。領域１１の底部には、コレクタ電極１８が接触する。
【００２１】
Ｎ+バッファ層１２は、デバイスにおける所望するスイッチング特性、およびブレークダウン特性を得るための厚さおよび濃度を有する。このＮ+バッファ１２は、バイポーラトランジスタ１１／１２／１３の注入効率を制御する。Ｐ+基板１１を有するウェーハの厚さにより、ウェーハが破壊される危険性を生じることなく、製造が可能となる。しかし、エピタキシャルウェーハ１０は高価である。
【００２２】
エピタキシャルウェーハでデポジットされた層を有するウェーハの大きいコストを回避するために、図３に示すように、より安価なフロートゾーン材料の層内に、図１のＤＭＯＳパターンを形成できることが知られている。
【００２３】
図３のデバイスでは、破壊を生じることなく処理できる比較的厚いＮ-フロートゾーン（ＦＺ）ウェーハ２０内に、ＤＭＯＳ頂部パターン、および頂部の金属層、およびパッシベーション層を形成できる。次に、所望するブレークダウン電圧に応じた値まで、本体の厚さ２７を薄くするように、底部表面を研磨し、エッチングする。次に、Ｐ-弱コレクタ領域２１を形成し、アルミ層２３から成るコレクタ電極１８を接触させ、次に、チタン層２４、ニッケル−バナジウム層２５およびシルバー層２６でカバーする。
【００２４】
別の金属を使用してもよい。ウェーハ２０の本体２７は、Ｎ-フロートゾーンのシリコンであり、この本体は、その頂部表面内に、図１のＤ−ＭＯＳ接合パターンを受ける。
【００２５】
Ｐ-の弱アノード２１に打ち込みを行ってもよいし、また、このアノードはアモルファスシリコン層とすることもできる。このデバイスは、２００４年６月２２日に発行された米国特許第6,753,580号、および２００１年６月５日に発行された米国特許第6,242,288号に記載されている。
【００２６】
図３のデバイスは、非パンチスルー作動モードで作動する。すなわち、シリコンの両端の電界は、ウェーハまたはダイの底部に達するまでにゼロとなる。ベース拡散部１４のＰタイプの濃度は、Ｎ-本体２７（一般に６００Ｖのデバイスに対しては、２５オーム・ｃｍ）との接合部で減少し、Ｐ-の弱アノードは、極めて浅く、例えば０.１〜０.５ミクロンである。
【００２７】
本体２７の厚さは、ブレークダウン電圧に大きく依存する。従って、本体２７は、６００Ｖのデバイスに対しては約８０ミクロンであり、１７００Ｖのブレークダウンに対しては約２５０ミクロンとなる。デバイスの両端の電界は、コレクタ２２に達するまでに、０に減少する。従って、電界は、パンチスルーする動作を行わない。
【００２８】
図３のデバイスは、図４に示すように、バッファゾーンのＮ+打ち込み部３０を追加することにより、パンチスルーデバイスとして機能させることができる。図３のコンポーネントに類似する図４のコンポーネントには、同じ符号を付してある。図４のデバイスの濃度プロフィルは、本体２７の電界が高導電性バッファ３０に到達し、従って、逆バイアスでウェーハをパンチスルーする動作を行う。
【００２９】
Ｎ+バッファ３０を形成する従来の方法では、薄くする作業の後で、ウェーハの裏側に、リン原子またはヒ素原子を打ち込み、次に、ドーパントを活性化する活性化アニールを行う。
【００３０】
所望するＮ+の領域の深さに達するまで、これらの打ち込みを行うには、６００ｋｅＶ〜２ＭｅＶの打ち込みエネルギーが必要である。またこれを行うには、高価な高エネルギー打ち込み装置と、更に脆弱なウェーハの取り扱いが必要である。さらに、アニール温度を、頂部表面のパッシベーション層のデポジット温度（３５０℃〜４２５℃）より低くしなければならない。
【００３１】
しかし、リンまたはヒ素の好ましいアニール温度は、約７００℃より高い。より低い温度を使用しなければならないので、Ｎ＋の打ち込みドーパントの小さい部分３０しかアニールせず、このアニール部分の量は、小さい温度変化と共に大きく変化する。
【００３２】
図４のＮ+領域３０は、水素を打ち込むことによって形成することが好ましい。この水素の打ち込みは、より低い打ち込みエネルギー、およびデバイスの頂部サイドでのパッシベーション層を損なう温度よりも、十分低い活性化温度で実行できる。
【００３３】
従って、１Ｅ１２／ｃｍ2〜１Ｅ１６／ｃｍ2のレンジ内のドーズ量で、１００〜５００ＫｅＶのレンジ内のエネルギーで水素イオンを打ち込むことができる。水素イオンの５Ｅ１３／ｃｍ2〜５Ｅ１４／ｃｍ2の特定ドーズ量で、１７０ＫｅＶのエネルギーを使用すると、良好な結果が得られた。
【００３４】
次に、３００℃〜４００℃で、３０〜６０分の間、フォーミングガス内で、ウェーハをアニールし、次にＰ-イオンの打ち込みを行うか、またはＰＥＣＶＤまたはスパッタリングにより、Ｐドープされたアモルファスのシリコン層をデポジットする。次いで、次の金属、すなわち純粋なアルミ（１０００Å）；チタン（１０００Å）；ニッケル−バナジウム（７％のＶ）（４０００Å）；銀（６０００Å）を順次スパッタリングすることにより接点を形成する。アルミをデポジットする前に、現場でのアニールプロセスにより、ウェーハ表面から残留湿分を除き、アルミとシリコンとが良好に接触するようにする。
【００３５】
前に指摘したように、本出願人による米国特許第6,683,331号に示されているデバイスのようなトレンチタイプのＩＧＢＴも公知であり、本明細書では、この米国特許の全内容を参考例として援用する。
【００３６】
図５は、本発明に従って形成されたデバイスのアクティブ領域における１対の隣接セル（これらのセルは、細長いストライプ、または離間した多角形の要素とすることができる）を示す。図示のセルは、単一セル内の何千ものうちの２つであり、ウェーハ段階でダイと共に形成される。
【００３７】
図５の構造は、フロートゾーン材料の一般的なスタートウェーハ１２５内に形成される。しかし、エピタキシャルウェーハも使用できる。このウェーハ１２５は、隣接する深いトレンチ１３１および１３２を受けるＮ-本体を有し、各トレンチは、薄い（例えば１０００Å）二酸化シリコンのゲート絶縁膜１３３、１３４とそれぞれ並んでおり、それぞれ、導電性ポリシリコンゲート１３５および１３４で満たされている。これらゲートは、相互に接続され（図示されず）、略図で示された外部ゲートターミナルＧを有する。
【００３８】
これらのトレンチ１３１および１３２は、約１.５ミクロン幅であり、約５〜１０ミクロン離間し、４〜９ミクロンの深さを有するものとすることができる。深さは、好ましくは約６.５ミクロンとする。これらのトレンチは、Ｐ-ベース拡散層１３７を貫通し、この拡散層は、トレンチ領域において８ミクロンの深さのトレンチでは（シリコンの頂部表面から測定した場合に）、約５ミクロンの深さとなっている。
【００３９】
トレンチ１３１および１３２は、Ｎ+エミッタ領域１４０および１４１をそれぞれ貫通している。エミッタ領域は、極めて深く（２ミクロン〜４ミクロン）、極めて短い横方向の幅（例えば１.５ミクロン〜３ミクロン）を有する。エミッタ領域１４０および１４１は、それぞれ、浅いシェルフ接点領域１４２および１４３を有し、これらの接点領域は、約０.２ミクロン〜０.５ミクロンの横方向の幅を有する。
【００４０】
エミッタ領域１４０と１４１の間で、Ｐ-ベース３７内に、Ｐ+接点領域１５０が進入しており、適当な絶縁酸化膜１５１により、ポリシリコンゲート１３５および１３６がカバーされている。デバイスの頂部表面は、アルミまたは他の適当なエミッタ接点１５２を支持している。デバイスの裏側には、コレクタ接点１５３を支持するＰ+拡散部１５４がある。
【００４１】
極めて深いトレンチ（０.５ミクロン）、および極めて深いＰ-ベース３７（７ミクロン）を使用することにより、エミッタ領域の下方（例えば２ミクロン）に、十分長い反転可能なチャンネルを残し、Ｐ領域１３７が妥当な電圧をサポートできるようになり、かつ極めて深いが、狭いエミッタ領域１４０および１４１を使用することが可能となり、Ｎ-本体１２６を最適とすることができる。
【００４２】
また、デバイスがアバランシュ動作すると、ホール電流が、極めて狭いエミッタ領域１４０および１４１のもとで、Ｐ+領域１５４から、有効抵抗ＲＢを通って、エミッタ１４０および１４１の下方まで流れる。この抵抗は、例えばＮＰＮトランジスタ１４０、１３７、１２６のターンオンを防止するとともに、ＩＧＢＴ構造のラッチオンを防止するように、極めて小さくなっている。
【００４３】
図６は、本発明に従って構成されたＩＧＢＴの横断面を示す図６において、図２〜図５における符号と同じ符号は、同じ要素を示す。
【００４４】
本発明によれば、図５のＮ-領域１２６は、図４で説明したように、１５０ミクロンよりも薄い厚さまで、エッチバックされており、Ｎタイプのバッファ３０およびＰ-のアノード領域、並びにそれに関連するコレクタ接点が、裏側の研磨された層に加えられている。そのため、エピタキシャルでない空乏ストップ構造を有する新規なトレンチタイプのデバイスが得られる。
【００４５】
図１には、この結果得られた特性が示されている。これらの特性は、図２、図３、図４および図５の公知のＮＰＴ  ＩＧＢＴ、およびプレーナーＰＴ  ＩＧＢＴと比較して、大幅に改善されたＶCEON対ＥOFF特性となっている。従って、本発明のトレンチＩＧＢＴは、ハードスイッチング（低ＶCEONおよび低ＥOFF）を行う広範な種々のアプリケーションで効率を改善することができ、低いＶCEONにより、共振スイッチング回路にも使用できる。
【００４６】
以上、特定の実施例に関連させて、本発明について説明したが、当業者には、上記以外の多くの変形、変更、並びにその他の用途も明らかであると思う。従って、本発明は、本明細書の特定の開示内容によって限定されるものではない。
【図面の簡単な説明】
【００４７】
【図１】非パンチスルートレンチＩＧＢＴ、プレーナーパンチスルーＩＧＢＴ、および本発明のトレンチ空乏ストップＩＧＢＴの、ＶCEONの値と、スイッチングエネルギーＥOFFの値の関係を示す。
【図２】代表的な従来のパンチスルーＩＧＢＴにおける数個のセルの断面図である。
【図３】極薄のウェーハを有する代表的な従来の非パンチスルーＩＧＢＴの数個のセルの断面図である。
【図４】米国特許第6,707,111号に記載されているような従来のパンチスルータイプのデバイスを構成するために、バッファ層を有し、極薄ウェーハ内に形成されたＩＧＢＴの数個のセルの断面図である。
【図５】非パンチスルーＩＧＢＴのトレンチダイの２つの隣接するトレンチを通る断面図である。
【図６】本発明の空乏ストップ層を有する、図５に類似する断面図である。
【符号の説明】
【００４８】
１０    シリコンウェーハ
１１    フロートゾーン材料のＰ+本体
１２    エピタキシャル法でデポジットされた層
１３    エピタキシャル法でデポジットされた層
１４    チャンネル領域
１５    ソース
１６    ゲートラティス
１７    エミッタ電極
１８    コレクタ電極
２０    ＦＺウェーハ
２１    コレクタ領域
２３    アルミ層
２４    チタン層
２５    ニッケル−バナジウム層
２６    銀層
２７    本体
３０    打ち込み部
１２５  スタートウェーハ
１３１、１３２    トレンチ
１３３、１３４    絶縁膜
１３５、１３６    ゲート
１４０、１４１    エミッタ領域
１４２、１４３    接点領域
１５０            接点領域
１５１            絶縁酸化膜
１５２            エミッタ接点
１５３            コレクタ接点
１５４            Ｐ+領域
【図１】
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【図２】
2007129231.tif 000004
【図３】
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【図４】
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【図５】
2007129231.tif 000007
【図６】
2007129231.tif 000008
【手続補正書】
【提出日】平成18年12月25日(2006.12.25)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2007129231.tif 000009
【図２】
2007129231.tif 000010
【図３】
2007129231.tif 000011
【図４】
2007129231.tif 000012
【図５】
2007129231.tif 000013
【図６】
2007129231.tif 000014
【外国語明細書】
2007129231000001.pdf