(57)【要約】【課題】微細化に適した構造の高誘電率絶縁膜を用いた不揮発性半導体記憶装置を及びその製造方法を提供する。【解決手段】本発明の１態様による半導体記憶装置は、半導体基板と、前記半導体基板上に第１の絶縁膜を介して形成された複数の第１の導電体層と、前記複数の第１の導電体層間に形成された素子分離と、前記第１の導電体層上に形成された酸化シリコン膜と、前記酸化シリコン膜及び前記素子分離上に形成され、前記酸化シリコン膜及び前記素子分離上に形成され、少なくとも前記酸化シリコン膜と接している表面にシリコン及び酸素が拡散された高誘電率絶縁膜と、前記高誘電率絶縁膜の上方に形成された第２の導電体膜と、を具備する。【選択図】図１
2007096151.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第１の絶縁膜を介して形成された複数の第１の導電体層と、
前記複数の第１の導電体層間に形成された素子分離と、
前記第１の導電体層上に形成された酸化シリコン膜と、
前記酸化シリコン膜及び前記素子分離上に形成され、少なくとも前記酸化シリコン膜と接している表面にシリコン及び酸素が拡散された高誘電率絶縁膜と、
前記高誘電率絶縁膜の上方に形成された第２の導電体膜と、
を具備することを特徴とする、半導体記憶装置。
【請求項２】
前記酸化シリコン膜は、４ｎｍ以下の膜厚を有することを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の絶縁膜は、比誘電率が５．０以上であることを特徴とする、請求項１若しくは２に記載の半導体記憶装置。
【請求項４】
半導体基板上に第１の絶縁膜を介して第１の導電体層を堆積する工程と、
前記第１の導電体層、第１の絶縁膜及び半導体基板を加工して第１の方向に延びる素子分離を形成する工程と、
前記第１の導電体層上に酸化シリコン膜を形成する工程と、
前記酸化シリコン膜上に高誘電率絶縁膜を堆積する工程と、
前記高誘電率絶縁膜上に第２の導電体層を堆積する工程と、
熱処理により前記酸化シリコン膜を分解し、前記高誘電率絶縁膜中の欠陥を回復させる工程と、
前記第２の導電体層及び高誘電率絶縁膜を前記第１の方向と直交する第２の方向に延伸するように加工する工程と
を具備することを特徴とする、半導体記憶装置の製造方法。
【請求項５】
前記酸化シリコン膜は、前記回復させる工程の間に消失することを特徴とする、請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に係り、特に高誘電率絶縁膜を使用した半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の微細化により、情報を記憶させるメモリセル自身の微細化だけでなく、隣接するメモリセル間の間隔も微細化されてきている。従来の半導体記憶装置、特に不揮発性半導体記憶装置では、電荷蓄積層であるフローティングゲート電極とワード線として機能するコントロールゲート電極との間の電極間容量を大きくするために、フローティングゲート電極の上面だけでなく側面の一部にも電極間絶縁膜を形成している。メモリセル間隔が縮小されると、隣接するメモリセルの側面間に発生する寄生容量による容量カップリングにより、例えば、配線遅延が増大する等の、問題が生じてくる。
【０００３】
この容量カップリングの問題を解決するための１つの手段として、平坦な電極間絶縁膜を有する平坦メモリセルを使用する構造がある。このような平坦メモリセルは、製造工程を簡略化でき、製造工程の安定化を図ることができるという利点を有する。一方で、平坦メモリセルでは、電極間容量を大きくするために、従来の電極間絶縁膜であるＯＮＯ膜（酸化シリコン（ＳｉＯ２）膜／窒化シリコン（Ｓｉ３Ｎ４）膜／酸化シリコン（ＳｉＯ２）膜の３層膜）よりも比誘電率が大きな高誘電率絶縁膜を使用することが必要になる。
【０００４】
高誘電率絶縁膜は、一般に膜中の欠陥が多いため、そのままでは所望の電気的特性を得られないという問題を内在している。欠陥は、例えば、高誘電率絶縁膜形成時の不十分な反応又は不十分な酸素の供給による酸素の欠陥、等、高誘電率絶縁膜上に、例えば、電極材料を堆積する際の還元性雰囲気処理によって生じる表面近傍の酸素欠陥、等である。これらの欠陥は、電子のトラップサイトになるために、高誘電率絶縁膜のリーク電流を増加させる。
【０００５】
高誘電率絶縁膜の１つである酸化タンタル（Ｔａ２Ｏ５）膜中の酸素欠陥を補償する技術が、特許文献１に開示されている。この技術では、シリコン基板上に直接Ｔａ２Ｏ５膜を形成した後で、先ず、７００℃程度に加熱した窒素（Ｎ）と酸素（Ｏ）を含む雰囲気、例えば、一酸化窒素（ＮＯ）、中で紫外線を照射する。これにより、窒素ラジカルと酸素ラジカルが発生する。窒素ラジカルは、Ｔａ２Ｏ５膜中を拡散してシリコン基板に到達する。シリコン基板表面で、シリコンのダングリングボンド（未結合手）と結合してＳｉＯＮを形成し、シリコン表面を安定化させる。次に、８００℃程度の酸化性雰囲気中で急速熱処理を行い、Ｔａ２Ｏ５膜中の酸素欠陥を補償する。この熱処理時に酸素がシリコン基板表面まで拡散するが、ＳｉＯＮによりシリコン表面が安定化されているため、シリコンは酸化されない。この技術は、２段階の熱処理が必要なこと、加熱しながら紫外線の照射が必要なことのために、製造工程が増加する、製造装置が複雑になる等の問題がある。
【特許文献１】特開２００１−１８５５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、微細化に適した構造の高誘電率絶縁膜を用いた不揮発性半導体記憶装置を及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の１態様による半導体記憶装置は、半導体基板と、前記半導体基板上に第１の絶縁膜を介して形成された複数の第１の導電体層と、前記複数の第１の導電体層間に形成された素子分離と、前記第１の導電体層上に形成された酸化シリコン膜と、前記酸化シリコン膜及び前記素子分離上に形成され、少なくとも前記酸化シリコン膜と接している表面にシリコン及び酸素が拡散された高誘電率絶縁膜と、前記高誘電率絶縁膜の上方に形成された第２の導電体膜と、を具備する。
【０００８】
本発明の他の１態様による半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を介して第１の導電体層を堆積する工程と、前記第１の導電体層、第１の絶縁膜及び半導体基板を加工して第１の方向に延びる素子分離を形成する工程と、前記第１の導電体層上に酸化シリコン膜を形成する工程と、前記酸化シリコン膜上に高誘電率絶縁膜を堆積する工程と、前記高誘電率絶縁膜上に第２の導電体層を堆積する工程と、熱処理により前記酸化シリコン膜を分解し、前記高誘電率絶縁膜中の欠陥を回復させる工程と、前記第２の導電体層及び高誘電率絶縁膜を前記第１の方向と直交する第２の方向に延伸するように加工する工程と、を具備する。
【発明の効果】
【０００９】
本発明は、微細化に適した構造の高誘電率絶縁膜を用いた不揮発性半導体記憶装置を及びその製造方法を提供する。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１１】
本発明の１実施形態は、高誘電率絶縁膜を用いた半導体記憶装置において、高誘電率絶縁膜に接して形成した酸化シリコン（ＳｉＯ２）膜から発生される酸素（Ｏ）及びシリコン（Ｓｉ）を高誘電率絶縁膜中に供給することにより膜中の欠陥を回復させた高誘電率絶縁膜を有する半導体記憶装置及びその製造方法である。これにより、高誘電率絶縁膜の品質を改善でき、半導体記憶装置の性能及び信頼性を向上できる。
【００１２】
はじめに、本発明の１実施形態の原理を、図１に示した本実施形態にしたがった半導体記憶装置の模式的な断面図を用いて説明する。図１（ａ）では、半導体基板１０、例えば、シリコン基板上にゲート絶縁膜１２を介して第１の導電体層１４、例えば、フローティングゲート電極を形成し、その上にＳｉＯ２膜２４、高誘電率絶縁膜２６を形成し、さらに第２の導電体層２８、例えば、コントロールゲート電極を形成した構造を示している。堆積したままの高誘電率絶縁膜２６の膜中には、多数の酸素の欠陥（○）及び金属の欠陥（×）、例えば、酸化ハフニウム（ＨｆＯ２）膜の場合には酸素欠陥とハフニウム欠陥、が含まれている。これらの欠陥は、高誘電率絶縁膜を形成する際に、例えば、高誘電率絶縁膜の形成温度が低いために、金属元素と酸素とが十分に反応しないことにより生じると考えられている。この状態で、熱処理を、例えば、５００℃から１２００℃で行うと、図１（ｂ）に示したように、ＳｉＯ２膜２４の少なくとも一部が熱分解することなどにより、ＳｉＯ２膜２４からＯとＳｉが発生する。このＯ及びＳｉは、高誘電率絶縁膜２６中に拡散し、図１（ｂ）に示したように、それぞれ酸素欠陥（○）及び金属欠陥（×）と結合する。その結果、これらの欠陥を回復させた高誘電率絶縁膜２６’を形成することができる（図１（ｃ））。なお、ＳｉＯ２膜２４は、図１（ｃ）のように全てを消失させることが可能であるが、一部を残すことも可能である。このようにして、膜中の欠陥を回復させた高誘電率絶縁膜２６’は、リーク電流を減少させる等の電気的特性を向上させることができる。
【００１３】
本発明に係る１実施形態の不揮発性半導体記憶装置の製造工程の一例を、図２から図４に示した工程断面図を用いて説明する。
【００１４】
（１）先ず、図２（ａ）に示したように、素子分離を形成するために、半導体基板１０上に第１の絶縁膜１２、第１の導電体膜１４、第２の絶縁膜１６及び第３の絶縁膜１８を順に形成する。半導体基板１０は、例えば、ｐ型シリコン基板若しくはｎ型シリコン基板にｐ−ウェルを形成したものを使用することができる。第１の絶縁膜１２は、ゲート絶縁膜として機能し、例えば、厚さ１ｎｍから１０ｎｍ程度のＳｉＯ２膜を使用することができる。第１の導電体膜１４は、パターニングされて不揮発性半導体記憶装置のフローティングゲート電極になる膜であり、例えば、厚さ１０ｎｍから２００ｎｍのリン（Ｐ）を高濃度に添加した多結晶シリコン膜を使用することができる。第２及び第３の絶縁膜は、素子分離を形成するためのパターニングをする際に、マスクとして機能する。第２の絶縁膜１６としては、例えば、厚さ５０ｎｍから２００ｎｍ程度のＳｉ３Ｎ４膜を使用することができ、第３の絶縁膜１８としては、例えば、厚さ５０ｎｍから４００ｎｍ程度のＳｉＯ２膜を使用することができる。
【００１５】
（２）次に、図２（ｂ）に示したように、第１の導電体膜１４、第１の絶縁膜１２及びシリコン基板１０を電気的に分離する素子分離２０を形成する。
【００１６】
具体的には、第３の絶縁膜１８をリソグラフィ及びエッチングによりパターニングして、素子分離２０を形成する領域の第３の絶縁膜１８を除去する。そして、第３の絶縁膜１８をマスクとして第２の絶縁膜１６をエッチングする。第３の絶縁膜１８及び第２の絶縁膜１６をマスクとして、第１の導電体膜１４、第１の絶縁膜１２及びシリコン基板１０を順にエッチングして、素子分離用溝２０ｔを形成する。そして、マスクに使用した第３の絶縁膜１８及び第２の絶縁膜１６を除去する。その後、素子分離用溝２０ｔ内壁に導入されたエッチングダメージを除去するために、必要に応じて熱酸化を行うことができる。次に、素子分離用溝２０ｔを埋めるように第４の絶縁膜２０ｍを全面に堆積する。第４の絶縁膜２０ｍとして、例えば、厚さ２００ｎｍから１５００ｎｍのＳｉＯ２膜を使用することができる。その後、高温の熱処理を行うことにより、第４の絶縁膜２０ｍを高密度化させることもできる。次に、第１の導電体膜１４をストッパとして化学機械的研磨（ＣＭＰ：chemical mechanical polishing）を行い、第１の導電体膜１４より上に堆積した第４の絶縁膜２０ｍを除去して平坦化する。このようにして、図２（ｂ）に示した素子分離２０を形成することができる。
【００１７】
（３）次に、図２（ｃ）に示したように、第１の導電体膜１４表面に第５の絶縁膜２４を形成する。第５の絶縁膜２４は、例えば、厚さ１．５ｎｍから５ｎｍ、より好ましくは、２ｎｍから４ｎｍ程度の薄い酸化シリコン（ＳｉＯ２）膜２４である。第５の絶縁膜２４は、酸化剤を含む雰囲気中で熱処理を行って形成するのが好ましいが、その他の方法、例えば、化学気相堆積法（ＣＶＤ：chemical vapor deposition）により形成することもできる。ＣＶＤにより第５の絶縁膜２４を形成した場合には、第５の絶縁膜２４は、第１の導電体膜１４上だけでなく素子分離２０上にも一様な厚さで形成される。熱処理により第５の絶縁膜２４を形成する場合には、酸化剤として、例えば、酸素（Ｏ２）、オゾン（Ｏ３）、酸化窒素（ＮＯ，Ｎ２Ｏ，ＮＯ２）、ラジカル酸素（Ｏ）を使用することができる。処理温度は、３００℃から１３００℃、より好ましくは、５００℃から１２００℃とすることができる。
【００１８】
（４）次に、図３（ａ）に示したように、平坦化した表面の全面に第６の絶縁膜２６を形成する。第６の絶縁膜２６は、ＳｉＯ２膜よりも大きな比誘電率を有する絶縁膜である。第６の絶縁膜２６は、ＣＶＤのような化学的堆積法だけでなく、物理的堆積法、例えば、物理気相堆積法（ＰＶＤ：physical vapor deposition）により形成することもできる。第６の絶縁膜２６は、従来から電極間絶縁膜として用いられているＯＮＯ膜（比誘電率：５程度）よりも比誘電率が大きい絶縁膜である。例えば、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、サマリウム（Ｓｍ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、ビスマス（Ｂｉ）、等の、酸化物又は窒化物のいずれかの単層膜、若しくはこれらのいくつかを積層した複合膜を使用することができる。具体的には、例えば、比誘電率が約６の酸化ストロンチウム（ＳｒＯ）膜、比誘電率が約８の酸化アルミニウム（Ａｌ２Ｏ３）膜、比誘電率が約１０の酸化マグネシウム（ＭｇＯ）膜、比誘電率が約１４の酸化スカンジウム（Ｓｃ２Ｏ３）膜又は酸化ガドリニウム（Ｇｄ２Ｏ３）膜、比誘電率が約１６の酸化イットリウム（Ｙ２Ｏ３）膜又は酸化サマリウム（Ｓｍ２Ｏ３）膜、比誘電率が約２２の酸化ハフニウム（ＨｆＯ２）膜又は酸化ジルコニウム（ＺｒＯ２）膜、比誘電率が約２５の酸化タンタル（Ｔａ２Ｏ５）膜又は酸化ランタン（Ｌａ２Ｏ３）膜、比誘電率が約３５の酸化バリウム（ＢａＯ）膜、比誘電率が約４０の酸化ビスマス（Ｂｉ２Ｏ３）膜等である。あるいは、上記の膜とＳｉＯ２膜又はＳｉ３Ｎ４膜（比誘電率：約７）との複合膜を使用することができる。複合膜の場合には、３層以上の積層膜を使用することもできるが、膜全体の比誘電率が、５．０程度より大きいことが望ましい。さらに、上記の酸化物又は窒化物を構成する金属のいずれか２元素を含む酸化物又は窒化物のような３元系絶縁膜、例えば、ハフニウム・アルミネート（ＨｆＡｌＯ）を使用することもできる。
【００１９】
第６の絶縁膜２６として酸化膜を形成する場合に、成膜時の不十分な反応等により酸素欠陥が生じたり、金属原子の欠陥が生じたりすることがある。また、金属のソースとして有機金属を使用する場合には、第６の絶縁膜２６中に１×１０１９個／ｃｍ３程度の炭素（Ｃ）が含まれることがある。これらの欠陥や炭素のような不純物は、第６の絶縁膜２６の信頼性を低下させる。
【００２０】
（５）次に、図３（ｂ）に示したように、第６の絶縁膜２６上に第２の導電体膜２８を形成する。第２の導電体膜２８は、パターニングされて不揮発性半導体記憶装置のコントロールゲート電極になる膜であり、例えば、厚さ１０ｎｍから２００ｎｍの高濃度に不純物を添加した多結晶シリコン膜を使用することができる。第２の導電体膜２８は、例えば、シランをシリコンのソースとして用いた減圧ＣＶＤ（ＬＰ−ＣＶＤ：low pressure-CVD）により形成することができる。このＬＰ−ＣＶＤでは、還元性雰囲気が形成されるため、第６の絶縁膜２６が金属酸化物を含む場合には、第６の絶縁膜２６の表面が還元されて膜の表面近くにさらに酸素欠陥を生じる。
【００２１】
（６）次に、熱処理を行って第６の絶縁膜２６を緻密化させる。熱処理は、例えば、５００℃から１２００℃の温度で行う。この熱処理によって、第６の絶縁膜２６が緻密化されると同時に、第５の絶縁膜２４と第６の絶縁膜２６との界面で反応が生じる。この反応により、第５の絶縁膜２４が分解される等により酸素が発生し、第６の絶縁膜２６中に酸素が拡散する。拡散した酸素は、第６の絶縁膜２６中の酸素欠陥と結合して第６の絶縁膜２６を修復する。また、第５の絶縁膜２４から同時にシリコンも発生し、第６の絶縁膜２６中へ拡散する。さらに、第６の絶縁膜２６と第２の導電体膜２８とが直接接触している場合には、その界面からもシリコンが第６の絶縁膜２６中に拡散する。拡散したシリコンは、図６に示したように、第６の絶縁膜２６中で一様に分布するのではなく、第５の絶縁膜２４との界面及び第２の導電体膜２８との界面付近に高濃度に集積し、界面から離れるにしたがい濃度が低下する。第６の絶縁膜２６中のシリコンの最大濃度は、いずれの界面付近でも約３０原子％であった。この熱処理によって、図３（ｃ）に示したように、第６の絶縁膜２６は、酸素及びシリコンが拡散して欠陥が修復された第６の絶縁膜２６’に変換される。第５の絶縁膜２４は、図３（ｃ）に示したように、上記の熱処理により完全に分解されて、消失する。あるいは、第５の絶縁膜２４が、完全には分解されずにその一部分が残された構造になることもある。第５の絶縁膜２４の一部が残される例を、図５に示す。図５は、本発明の他の１実施形態の半導体記憶装置の断面図である。図に示されたように、この半導体記憶装置では、第５の絶縁膜２４の一部分が第１の導電体膜１４と第６の絶縁膜２６との間に残されている。前述のように、ＣＶＤにより第５の絶縁膜２４を形成した場合には、第５の絶縁膜２４は、第１の導電体膜１４上だけでなく素子分離２０上にも一様に残ることになる。第６の絶縁膜２６中の欠陥を修復する効果は、第５の絶縁膜２４の一部分が残される場合でも、完全に消失してしまう場合でも、いずれにおいてもほぼ同様である。
【００２２】
（７）次に、コントロールゲート電極２８を形成する。図４は、図３（ｃ）に切断線Ａ−Ａで示した、紙面に垂直な断面図である。
【００２３】
図４を参照して、第２の導電体膜２８上に第７の絶縁膜３０を形成する。第７の絶縁膜３０にリソグラフィ及びエッチングによりコントロールゲート電極２８のパターンを形成する。第７の絶縁膜３０をマスクとして、第２の導電体膜２８、第６の絶縁膜２６’、第１の導電体膜１４、及び第１の絶縁膜１２を順次エッチングして、第２の導電体膜からなるコントロールゲート電極２８を形成する。このエッチングにより、第１の導電体膜１４は、各メモリセルに対応するようにそれぞれが分離されて、フローティングゲート電極１４が形成される。
【００２４】
次に、コントロールゲート電極２８をマスクとしてシリコン基板１０に不純物をドープする、例えば、ヒ素（Ａｓ）をイオン注入する。これにより、拡散層３２が形成される。拡散層３２は、コントロールゲート電極２８と直交する方向に各メモリセルＭＣを電気的に接続する。
【００２５】
このようにして、図４に示したメモリセルＭＣの構造を完成する。
【００２６】
その後、多層配線等の半導体記憶装置に必要な工程を行って、高誘電率絶縁膜を用いた本実施形態の半導体記憶装置を完成する。
【００２７】
上記のようにして製作した半導体記憶装置の高誘電率絶縁膜（第６の絶縁膜）２６のリーク電流を測定した結果を図７に示す。図の横軸は、フローティングゲート電極１４上に形成したＳｉＯ２膜（第５の絶縁膜）２４の膜厚であり、縦軸は、高誘電率絶縁膜のリーク電流である。図７（ａ）は、コントロールゲート電極２８に正電圧を印加した場合、（ｂ）は、負電圧を印加した場合である。電圧の印加方向によらず、いずれの場合でも、ＳｉＯ２膜２４をフローティングゲート電極１４上に形成することによって、高誘電率絶縁膜２６のリーク電流を減少できる。しかし、コントロールゲート電極２８に正電圧を印加した場合には、ＳｉＯ２膜２４が４ｎｍに厚くなると、リーク電流が増加する傾向が見られる。したがって、ＳｉＯ２膜２４の膜厚は、４ｎｍ以下であることが好ましい。また、結果を図示しないが、同じ膜厚のＳｉＯ２膜２４を形成した時には、ＳｉＯ２膜２４が完全に消失する場合の方が、より大きな高誘電率絶縁膜２６のリーク電流低減効果が得られた。
【００２８】
上記に説明してきたように、高誘電率絶縁膜にＳｉＯ２膜から酸素及びシリコンを供給することによって、高誘電率絶縁膜のリーク電流を低減させることができる。その理由は、高誘電率絶縁膜中の欠陥が、ＳｉＯ２膜から供給される酸素及びシリコンによって修復されるためと考えられる。
【００２９】
本発明は、上記の実施形態に限定されることなく様々な変形を行って実施することができる。１つの変形例では、第５の絶縁膜２４の形成を、熱酸化に代えてＣＶＤで行うことができる。ＣＶＤは、例えば、ジクロルシランをシリコンのソースとし、Ｎ２Ｏを酸化剤として用いる方法、あるいは、テトラエトキシシラン（ＴＥＯＳ）とオゾン（Ｏ３）を用いる方法等により第５の絶縁膜（ＳｉＯ２膜）２４を形成できる。
【００３０】
他の変形例では、第５の絶縁膜２４を形成する位置を変えることができる。例えば、第６の絶縁膜（高誘電率絶縁膜）２６と第２の導電体膜（コントロールゲート電極）２８との間に形成する、第６の絶縁膜２６を挟むように上下に形成する、あるいは、第６の絶縁膜２６の中に挟まれて形成することができる。このような位置に第５の絶縁膜２４を形成しても、第６の絶縁膜２６の緻密化熱処理時に、上記の実施形態と同様に、第５の絶縁膜２４から酸素及びシリコンを発生させて第６の絶縁膜２６中に供給することが可能である。
【００３１】
他の変形例では、第６の絶縁膜２６の緻密化熱処理を第６の絶縁膜２６の形成後に、第２の導電体膜２８の形成前に行うことができる。熱処理は、例えば、５００℃から１２００℃の温度範囲で、不活性ガス、例えば、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）雰囲気、又は酸化性ガス、例えば、酸素（Ｏ２）、オゾン（Ｏ３）雰囲気中で行うことができる。
【００３２】
さらに他の変形例では、第１の導電体膜１４上に形成する第５の絶縁膜２４をＳｉ３Ｎ４膜とＳｉＯ２膜との積層膜とすることができる。この場合には、ＳｉＯ２膜が第６の絶縁膜２６と接するように形成する。Ｓｉ３Ｎ４膜を形成することによって、第６の絶縁膜２６の緻密化を酸化性雰囲気中で行った場合でも、酸素が第１の導電体膜１４に拡散して第１の導電体膜１４上に好ましくないＳｉＯ２膜が形成されることを防止できる。
【００３３】
これまでに説明してきたように、本発明によって、高誘電体絶縁膜中の種々の欠陥を修復することができ、高誘電率絶縁膜の電流リーク等の特性を向上できる。これにより、平坦構造のメモリセルを実現でき、メモリセル間の容量カップリングによる配線遅延を低減できる。したがって、本発明により微細化に適した構造の高誘電率絶縁膜を用いた不揮発性半導体記憶装置を実現することができる。
【００３４】
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【００３５】
【図１】図１（ａ）から（ｃ）は、本発明の１実施形態の原理を説明するために示す、半導体記憶装置の断面図である。
【図２】図２（ａ）から（ｃ）は、本発明の１実施形態にしたがった半導体記憶装置の製造工程を説明するために示す工程断面図である。
【図３】図３（ａ）から（ｃ）は、図２（ｃ）に続く本発明の１実施形態にしたがった半導体記憶装置の製造工程を説明するために示す工程断面図である。
【図４】図４は、図３（ｃ）に続く本発明の１実施形態にしたがった半導体記憶装置の製造工程を説明するために示す工程断面図である。
【図５】図５は、本発明の他の１つの実施形態にしたがった半導体記憶装置の断面図である。
【図６】図６は、本発明の１実施形態により高誘電率絶縁膜中に拡散したシリコンの厚さ方向の濃度分布を示す図である。
【図７】図７（ａ）、（ｂ）は、本発明の１実施形態の効果を説明するために示す高誘電率絶縁膜のリーク電流特性である。
【符号の説明】
【００３６】
１０…半導体基板，１２…第１の絶縁膜，１４…第１の導電体膜（フローティングゲート電極），１６…第２の絶縁膜，１８…第３の絶縁膜，２０…素子分離，２４…第５の絶縁膜，２６…第６の絶縁膜，２８…第２の導電体膜（コントロールゲート電極），３０…第７の絶縁膜，３２…拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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