(57)【要約】【課題】ＭＯＮＯＳ型メモリセル構造形成以降の製造工程中に被った過剰帯電による誤書込みを防止する。【解決手段】第１導電型領域１上に素子分離領域１４で分離形成された保護素子領域１３およびメモリセル領域１２と、メモリセル領域上に形成されたＭＯＮＯＳ型メモリセルと、保護素子領域上に形成されたＭＯＳ型トランジスタと、保護素子領域に形成された第１導電型拡散層５とを備える。ここで、ＭＯＳ型トランジスタのゲート電極２はＭＯＮＯＳ型メモリセルのゲート電極２が素子分離領域を越えて延在するように形成され、第１導電型拡散層はＭＯＳ型トランジスタに含まれる第２導電型拡散層４と導電材料１５によって電気的に短絡され、ＭＯＳ型トランジスタのゲート絶縁膜３の耐圧はＭＯＮＯＳ型メモリセルのゲート絶縁膜の耐圧よりも低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型領域上に素子分離領域で分離形成された保護素子領域およびメモリセル領域と、
メモリセル領域上に形成されたＭＯＮＯＳ型メモリセルと、
前記保護素子領域上に形成されたＭＯＳ型トランジスタと、
前記保護素子領域に形成された第１導電型拡散層とを備え、
前記ＭＯＳ型トランジスタのゲート電極は、前記ＭＯＮＯＳ型メモリセルのゲート電極が素子分離領域を越えて延在するように形成され、
前記第１導電型拡散層は前記ＭＯＳ型トランジスタに含まれる第２導電型拡散層と導電材料によって電気的に短絡され、
前記ＭＯＳ型トランジスタのゲート絶縁膜の耐圧は前記ＭＯＮＯＳ型メモリセルのゲート絶縁膜の耐圧よりも低いことを特徴とする半導体装置。
【請求項２】
前記ＭＯＳ型トランジスタのゲート絶縁膜の膜厚は前記ＭＯＮＯＳ型メモリセルのゲート絶縁膜の膜厚よりも薄い請求項１記載の半導体装置。
【請求項３】
前記導電材料はシリサイドである請求項１または２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に製造工程中の過剰帯電によるメモリセルへの誤書込みを防止する構造を備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年、製品化が進んでいるＭＯＮＯＳ型不揮発性半導体記憶装置のメモリセルにおいては、製造工程中に電荷トラップ層に不要な電荷がトラップされると、この不要な電荷を開放することが困難になるという問題を有している。そこで、従来からこの製造工程中における過剰帯電を防止する取組みがなされてきた。
【０００３】
以下に、従来提案されている過剰帯電を防止する技術の一例を示す（例えば、特許文献１参照）。
【０００４】
図６は、従来の過剰帯電を防止するための半導体装置を示すものである。図６に示すように、ここではＰ型基板２３に形成された保護すべきトランジスタ２０のゲート２１を保護すべきトランジスタ２０のゲート絶縁膜２２よりも薄い絶縁膜２５で構成される保護用キャパシタ２４のゲートに接続する。保護すべきトランジスタ２０のゲート２１に帯電が発生した場合には、薄い絶縁膜２５の耐圧以上になった時点でこの薄い絶縁膜２５を通じて放電させることにより、保護すべきトランジスタ２０に過電圧が印加されるのを防ぐものである。
【特許文献１】特開昭５７−１４３８６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した従来技術（ＭＯＳキャパシタ）による過剰帯電防止法では、メモリセルのゲートに帯電する電荷の正負によって状況が異なり、メモリセルのゲートが正に帯電するとＭＯＳキャパシタのゲート直下には空乏層が発生し、電荷の放電が起こりにくいという課題があった。
【０００６】
一方、ＭＯＮＯＳ型メモリセルにおいては、ゲートの正負にかかわらず、ある一定電圧以上の帯電が発生するとナイトライド層に電荷が注入されて不良の原因になるため、製造工程中の帯電レベルを一定値以下に制御する必要がある。したがって、ゲートの正負にかかわらず、ある一定電圧以上の帯電が発生すると速やかに、蓄積した電荷を放電する必要がある。
【０００７】
また、上記のＭＯＮＯＳ型メモリセルに関する課題はＭＯＮＯＳ型メモリセル構造を形成した直後の工程から発生する恐れがある。
【０００８】
したがって、本発明の目的は、上記課題に鑑みてなされたものであり、ＭＯＮＯＳ型メモリセル構造形成以降の製造工程中に被った過剰帯電に関し、この過剰帯電の放電を開始する電圧を正確に制御し、メモリセルの製造工程中の過剰帯電による誤書込みを防止することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明の請求項１記載の半導体装置は、第１導電型領域上に素子分離領域で分離形成された保護素子領域およびメモリセル領域と、メモリセル領域上に形成されたＭＯＮＯＳ型メモリセルと、前記保護素子領域上に形成されたＭＯＳ型トランジスタと、前記保護素子領域に形成された第１導電型拡散層とを備え、前記ＭＯＳ型トランジスタのゲート電極は、前記ＭＯＮＯＳ型メモリセルのゲート電極が素子分離領域を越えて延在するように形成され、前記第１導電型拡散層は前記ＭＯＳ型トランジスタに含まれる第２導電型拡散層と導電材料によって電気的に短絡され、前記ＭＯＳ型トランジスタのゲート絶縁膜の耐圧は前記ＭＯＮＯＳ型メモリセルのゲート絶縁膜の耐圧よりも低い。
【００１０】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記ＭＯＳ型トランジスタのゲート絶縁膜の膜厚は前記ＭＯＮＯＳ型メモリセルのゲート絶縁膜の膜厚よりも薄い。
【００１１】
請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、前記導電材料はシリサイドである。
【発明の効果】
【００１２】
本発明の請求項１記載の半導体装置によれば、ＭＯＳ型トランジスタのゲート電極は、ＭＯＮＯＳ型メモリセルのゲート電極が素子分離領域を越えて延在するように形成され、第１導電型拡散層はＭＯＳ型トランジスタに含まれる第２導電型拡散層と導電材料によって電気的に短絡され、ＭＯＳ型トランジスタのゲート絶縁膜の耐圧はＭＯＮＯＳ型メモリセルのゲート絶縁膜の耐圧よりも低いので、Ｐ型領域に保護素子領域とメモリセル領域とを有した構成において、メモリセルのゲートに正電圧が帯電した場合は、保護素子領域のゲート下に形成されたチャネルまたはＮ型拡散層を通じてＮ型拡散層と短絡しているＰ型領域に放電され、メモリセルのゲートに負電圧が帯電した場合は、Ｐ型領域に放電される。このため、メモリセルに誤書き込みを引き起こす帯電を防止でき、製造工程中のメモリセルの不良発生を抑制できる。
【００１３】
請求項２では、ＭＯＳ型トランジスタのゲート絶縁膜の膜厚はＭＯＮＯＳ型メモリセルのゲート絶縁膜の膜厚よりも薄いので、ＭＯＳ型トランジスタのゲート絶縁膜の耐圧は、ＭＯＮＯＳ型メモリセルのゲート絶縁膜の耐圧よりも低く設定することができる。このため、ＭＯＮＯＳ型メモリセルのゲートに帯電が発生した場合には、ＭＯＳ型トランジスタの薄いゲート絶縁膜の耐圧以上になった時点でこの薄いゲート絶縁膜を通じて放電させることにより、ＭＯＮＯＳ型メモリセルに過電圧が印加されるのを防ぐ。
【００１４】
請求項３では、導電材料はシリサイドであるので、第１導電型拡散層と第２導電型拡散層とを短絡させるに充分な低抵抗値にすることができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
以下、本発明に係わる第１の実施形態について、図１〜図３に基づいて説明する。
【００１６】
本実施形態に係わる半導体装置の基本構造の断面図を図１に示す。また、メモリセル領域にＭＯＮＯＳ型メモリセルを適用した場合の、ＭＯＮＯＳ型メモリセルアレイと保護素子の配置の一例について、その平面図を図２に、その（Ａ）−（Ｂ）−（Ｃ）に沿った断面図を図３に示す。
【００１７】
まず、本実施形態に係わる半導体装置の基本構造を、図1を使って説明する。
【００１８】
図１に示すように、Ｐ型領域１上に保護素子領域１３とメモリセル領域１２とを有し、保護素子領域１３とメモリセル領域１２とはシリコン酸化膜からなる素子分離絶縁膜１４で分離されている。
【００１９】
メモリセル領域１２上にはＭＯＮＯＳ型メモリセルが形成され、後に図２で説明するように、メモリセルのゲート２はメモリセル領域１２から保護素子領域１３まで延在し、保護素子領域１３内ではゲート２とゲート２下のゲート酸化膜３とＮ型拡散層４によって、ＭＯＳ型トランジスタ構造を形成している。
【００２０】
ここで、ＭＯＳ型トランジスタのゲート酸化膜３の耐圧は、ＭＯＮＯＳ型メモリセルのゲート絶縁膜の耐圧よりも低く設定する。例えば、ＭＯＳ型トランジスタのゲート酸化膜３の膜厚を、ＭＯＮＯＳ型メモリセルのゲート絶縁膜の膜厚よりも薄く設定する。
【００２１】
一方のＮ型拡散層４に隣接するようにＰ型拡散層５が形成され、Ｎ型拡散層４とＰ型拡散層５とは表面に形成されたシリサイド膜１５によって短絡している。
【００２２】
なお、本実施形態においてはＮ型拡散層４とＰ型拡散層５とを短絡させる導電材料として、保護素子領域上に形成したシリサイドを用いたが、この材料に限定されるものではなく、Ｎ型拡散層４とＰ型拡散層５とを短絡させるに充分な低抵抗値を備えた導電材料であれば適用可能である。
【００２３】
次に、本実施形態における保護素子での帯電防止の流れについて説明する。
【００２４】
まず、ゲート２の帯電によってゲート２の電位が正側に上昇すると、ゲート２の正電位によってＭＯＳ型トランジスタのチャネルは反転状態になる。さらにゲート２の正電位が上昇してゲート酸化膜３の耐圧を超えると、ゲート酸化膜３を通して電荷が反転層に放電され、Ｎ型拡散層４を経由してこのＮ型拡散層４と短絡しているＰ型拡散層５に放電される。このようにして、帯電したゲート２の電位はゲート酸化膜３の耐圧でクランプされる。
【００２５】
次に、ゲート２の帯電によってゲート２の電位が負側に上昇すると、ゲート２の負電位によってＭＯＳ型トランジスタのチャネルは蓄積状態になる。さらにゲート２の負電位が上昇してゲート酸化膜３の耐圧を超えると、ゲート酸化膜３を通して電荷がＰ型領域に放電される。このようにして、帯電したゲート２の電位はゲート酸化膜３の耐圧でクランプされる。
【００２６】
本実施形態では保護素子はＭＯＮＯＳ型メモリセルアレイと一体化しており、本実施形態に係わる半導体装置の平面図を図２に示す。
【００２７】
図２に示すように、Ｐ型領域（図示せず）上に保護素子領域１３とメモリセル領域１２とを有し、メモリセル領域１２には複数のメモリセルのゲート２が列方向に配列され、メモリセルのゲート２下には複数の埋め込みビット線９が行方向に配列されてアレイ構造をなしている。
【００２８】
また、メモリセルのゲート２は、メモリセル領域１２から保護素子領域１３まで延在している。保護素子領域１３では、ゲート２に対して自己整合的にＮ型拡散層を形成するためのＮ型注入領域１０が規定され、このＮ型注入領域１０にはゲート２加工後にイオン注入によってＮ型不純物がＰ型領域（図示せず）に導入されることによって、Ｎ型拡散層(図示せず)が形成される。さらに、Ｎ型注入領域１０に列方向に隣接してＰ型注入領域１１が規定されている。
【００２９】
このＰ型注入領域にはイオン注入によってＰ型不純物が導入されることによって、Ｐ型拡散層(図示せず)が形成される。
【００３０】
次に、図２の（Ａ）−（Ｂ）−（Ｃ）に沿った断面を示す図３を用いて、具体的な断面構造について説明する。
【００３１】
まず、保護素子領域１３とメモリセル領域１２とは素子分離酸化膜１４で分離されている。
【００３２】
保護素子領域１３のゲート２下にゲート酸化膜３を有し、保護素子領域１３の複数のゲートに挟まれた半導体基板領域表面に自己整合的にＮ型拡散層４が形成されている。Ｎ型拡散層４はゲート２下の領域の一部までオーバーラップしており、ＭＯＳ型トランジスタが直列に接続された構造をなしている。列方向の端部に位置するＮ型拡散層４はＰ型拡散層５に隣接しており、両者は接続している。
【００３３】
メモリセル領域１２のゲート２下に上部酸化膜６、窒化膜７、下部酸化膜８を有している。このメモリセル領域１２の上部酸化膜６、窒化膜７、下部酸化膜８をまとめてＯＮＯ膜と称し、このメモリセルをＭＯＮＯＳ型メモリと称する。
【００３４】
保護素子領域１３に形成されているＭＯＳ型トランジスタの酸化膜３は、メモリセル領域１２のＯＮＯ膜の膜厚よりも薄い。ここで、ＭＯＳ型トランジスタの酸化膜３の耐圧は、ＭＯＮＯＳ型メモリにおいて誤書き込みが発生する電圧よりも小さくなるように設計されている。
【００３５】
次に、ＭＯＮＯＳ型メモリセルと一体化した保護素子での帯電防止の流れについて説明する。
【００３６】
まず、ゲート２に正の帯電が発生した場合、ゲート酸化膜３直下に反転層が形成し、Ｎ型拡散層と反転層とＰ型拡散層は電気的に同電位となり、ＭＯＳ型トランジスタのゲート酸化膜３の耐圧を超える正電圧になると、ＭＯＮＯＳ型メモリセルのゲート２に蓄積した電荷は、保護素子領域のＭＯＳ型トランジスタのゲート酸化膜３を通して電荷が反転層に放電され、Ｎ型拡散層４を経由してこのＮ型拡散層４と短絡しているＰ型拡散層５に放電される。これにより、ＯＮＯ膜に印加される電圧はクランプされ、ＭＯＮＯＳ型メモリへの誤書き込みは防止される。
【００３７】
一方、ゲート２に負の帯電が発生した場合、ゲート酸化膜３直下が蓄積状態となり、ＭＯＳ型トランジスタのゲート酸化膜３の耐圧を超える負電圧になると、ＭＯＮＯＳ型メモリセルのゲート２に蓄積した電荷は、保護素子のゲート２を通じてＰ型領域１に放電され、ＯＮＯ膜に印加される電圧はクランプされ、ＭＯＮＯＳ型メモリへの誤書き込みは防止される。
（第２の実施形態）
次に、本発明に係わる第２の実施形態について、図４および図５に基づいて説明する。
【００３８】
本実施形態に係わる半導体装置の基本構造は第１の実施形態と同様であって、メモリセル領域にＭＯＮＯＳ型メモリセルを適用した場合の、ＭＯＮＯＳ型メモリセルアレイと保護素子の配置の一例について、その平面図を図４に、その（Ａ）−（Ｂ’）−（Ｂ）−（Ｃ）に沿った断面図を図５に示す。
【００３９】
本実施形態における保護素子での帯電防止の流れについて説明する。
【００４０】
まず、ゲート２の帯電によってゲート２の電位が正側に上昇すると、ゲート２の正電位によってＭＯＳ型トランジスタのチャネルは反転状態になる。さらにゲート２の正電位が上昇してゲート酸化膜３の耐圧を超えると、ゲート酸化膜３を通して電荷が反転層に放電され、Ｎ型拡散層４を経由してこのＮ型拡散層４と短絡しているＰ型拡散層５に放電される。このようにして、帯電したゲートの電位はゲート酸化膜３の耐圧でクランプされる。
【００４１】
次に、ゲート２の帯電によってゲート２の電位が負側に上昇すると、ゲート２の負電位によってＭＯＳ型トランジスタのチャネルは蓄積状態になる。さらにゲート２の負電位が上昇してゲート酸化膜３の耐圧を超えると、ゲート酸化膜３を通して電荷がＰ型領域１に放電される。このようにして、帯電したゲート２の電位はゲート酸化膜３の耐圧でクランプされる。
【００４２】
本実施形態では保護素子はＭＯＮＯＳ型メモリセルアレイと一体化しており、本実施形態に係わる半導体装置の平面図を図４に示す。
【００４３】
図４に示すように、Ｐ型領域（図示せず）上に保護素子領域１３とメモリセル領域１２とを有し、メモリセル領域１２には複数のメモリセルのゲート２が列方向に配列され、メモリセルのゲート下には複数の埋め込みビット線９が行方向に配列されてアレイ構造をなしている。
【００４４】
また、メモリセルのゲート２は、メモリセル領域１２から保護素子領域１３まで延在している。保護素子領域１３では、ゲート２に対して自己整合的にＮ型拡散層を形成するためのＮ型注入領域１０が規定され、このＮ型注入領域１０にはゲート２加工後にイオン注入によってＮ型不純物がＰ型領域（図示せず）に導入されることによって、Ｎ型拡散層(図示せず)が形成される。さらに、Ｎ型注入領域１０に行方向に隣接してＰ型注入領域１１が規定されている。
【００４５】
このＰ型注入領域１１にはイオン注入によってＰ型不純物が導入されることによって、Ｐ型拡散層(図示せず)が形成される。
【００４６】
次に、図４の（Ａ）−（Ｂ’）−（Ｂ）−（Ｃ）に沿った断面を示す図５を用いて、具体的な断面構造について説明する。
【００４７】
まず、保護素子領域１３とメモリセル領域１２とは素子分離酸化膜１４で分離されている。
【００４８】
保護素子領域１３のゲート２下にゲート酸化膜３を有し、保護素子領域１３の複数のゲートに挟まれた半導体基板領域表面に自己整合的にＮ型拡散層４が形成されている。Ｎ型拡散層４はゲート２下の領域の一部までオーバーラップしており、ＭＯＳ型トランジスタが直列に接続された構造をなしている。さらに、それぞれのＮ型拡散層４はＰ型拡散層５に隣接して接続している。
【００４９】
メモリセル領域１２のゲート２下に上部酸化膜６、窒化膜７、下部酸化膜８を有している。このメモリセル領域１２の上部酸化膜６、窒化膜７、下部酸化膜８をまとめてＯＮＯ膜と称し、このメモリセルをＭＯＮＯＳ型メモリと称する。
【００５０】
保護素子領域１３に形成されているＭＯＳ型トランジスタの酸化膜３は、メモリセル領域１２のＯＮＯ膜の膜厚よりも薄い。ここで、ＭＯＳ型トランジスタの酸化膜３の耐圧は、ＭＯＮＯＳ型メモリにおいて誤書き込みが発生する電圧よりも小さくなるように設計されている。
【００５１】
次に、ＭＯＮＯＳ型メモリセルと一体化した保護素子での帯電防止の流れについて説明する。
【００５２】
まず、ゲートに正の帯電が発生した場合、ゲート酸化膜３直下に反転層が形成し、Ｎ型拡散層と反転層とＰ型拡散層は電気的に同電位となり、ＭＯＳ型トランジスタのゲート酸化膜３の耐圧を超える正電圧になると、ＭＯＮＯＳ型メモリセルのゲート２に蓄積した電荷は、保護素子領域のＭＯＳ型トランジスタのゲート酸化膜３を通して電荷が反転層に放電され、Ｎ型拡散層４を経由してこのＮ型拡散層４と短絡しているＰ型拡散層５に放電される。これにより、ＯＮＯ膜に印加される電圧はクランプされ、ＭＯＮＯＳ型メモリへの誤書き込みは防止される。
【００５３】
また、本実施形態においては、Ｎ型注入領域１０に行方向に隣接してＰ型注入領域１１が規定されているため、ＭＯＮＯＳ型メモリセルのゲート２に蓄積した電荷がＰ型拡散層５に放電されるまでに、第１の実施形態のような複数のＭＯＳ型トランジスタを介することがなく、より高速に放電される。
【００５４】
一方、ゲートに負の帯電が発生した場合、ゲート酸化膜３直下が蓄積状態となり、ＭＯＳ型トランジスタのゲート酸化膜３の耐圧を超える負電圧になると、ＭＯＮＯＳ型メモリセルのゲート２に蓄積した電荷は、保護素子のゲート２を通じてＰ型領域１に放電され、ＯＮＯ膜に印加される電圧はクランプされ、ＭＯＮＯＳ型メモリへの誤書き込みは防止される。
【００５５】
なお、第１の実施形態および第２の実施形態において、Ｐ型領域１をＮ型領域、Ｎ型拡散層４をＰ型拡散層、Ｐ型拡散層５をＮ型拡散層としてもよい。
【産業上の利用可能性】
【００５６】
本発明に係る半導体装置は、ＭＯＮＯＳ型メモリセル構造形成以降の製造工程中に被った過剰帯電に関し、この過剰帯電の放電を開始する電圧を正確に制御し、メモリセルの製造工程中の過剰帯電による誤書込みを防止できるものであり、特に製造工程中の過剰帯電によるメモリセルへの誤書込みが懸念される半導体装置に有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係わる半導体装置の基本構造の断面図である。
【図２】本発明の第１の実施形態に係わる半導体装置の平面図である。
【図３】本発明の第１の実施形態に係わる半導体装置の断面図である。
【図４】本発明の第２の実施形態に係わる半導体装置の平面図である。
【図５】本発明の第２の実施形態に係わる半導体装置の断面図である。
【図６】従来のゲートチャージング防止装置の断面図である。
【符号の説明】
【００５８】
１  Ｐ型領域
２  ゲート
３  ゲート酸化膜
４  Ｎ型拡散層
５  Ｐ型拡散層
６  上部酸化膜
７  窒化膜
８  下部酸化膜
９  埋め込みビット線
１０  Ｎ型注入領域
１１  Ｐ型注入領域
１２  メモリセル領域
１３  保護素子領域
１４  素子分離酸化膜
１５  シリサイド層
【図１】
2007096197.tif 000003
【図２】
2007096197.tif 000004
【図３】
2007096197.tif 000005
【図４】
2007096197.tif 000006
【図５】
2007096197.tif 000007
【図６】
2007096197.tif 000008