(57)【要約】【課題】ＭＯＳスイッチ素子とＭＯＳ保護素子との距離関係に依存せず、かつ保護回路面積を増大させることなく、ＭＯＳ保護素子とＭＯＳスイッチ素子のトリガー電圧の競合を回避する。【解決手段】Ｎ型ドレイン拡散領域９ｄが入出力端子に接続され、Ｎ型ソース拡散領域９ｓ及びＰ型基板コンタクト拡散領域７がＧＮＤ線に接続されているＮＭＯＳスイッチ素子２と、Ｎ型ドレイン拡散領域１５ｄが上記入出力端子に接続され、ゲート１９、Ｎ型ソース拡散領域１５ｓ及びＰ型基板コンタクト拡散領域２０が上記ＧＮＤ線に接続されているＮＭＯＳ保護素子３を備えている。ＮＭＯＳスイッチ素子２のＮ型ソース拡散領域９ｓとＰ型基板コンタクト拡散領域７は隣接して配置されており、ＮＭＯＳ保護素子３のＮ型ソース拡散領域１５ｓとＰ型基板コンタクト拡散領域２０は間隔をもって配置されている。【選択図】図１
2007096211.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ型ドレイン拡散領域が入出力端子に接続され、Ｎ型ソース拡散領域及びＰ型基板コンタクト拡散領域がＧＮＤ線に接続されているＮＭＯＳスイッチ素子と、Ｎ型ドレイン拡散領域が前記入出力端子に接続され、ゲート、Ｎ型ソース拡散領域及びＰ型基板コンタクト拡散領域が前記ＧＮＤ線に接続されているＮＭＯＳ保護素子を備えた半導体装置において、
前記ＮＭＯＳスイッチ素子のＮ型ソース拡散領域とＰ型基板コンタクト拡散領域は隣接して配置されており、前記ＮＭＯＳ保護素子のＮ型ソース拡散領域とＰ型基板コンタクト拡散領域は間隔をもって配置されていることを特徴とする半導体装置。
【請求項２】
前記ＮＭＯＳ保護素子のＰ型基板コンタクト拡散領域は前記ＮＭＯＳ保護素子の形成領域を取り囲んで配置されている請求項１に記載の半導体装置。
【請求項３】
前記ＮＭＯＳ保護素子は複数の帯状のＮ型ソース拡散領域と複数の帯状のＮ型ドレイン拡散領域を備え、Ｎ型ドレイン拡散領域を最も外側にしてＮ型ソース拡散領域とＮ型ドレイン拡散領域が交互に配置されている請求項２に記載の半導体装置。
【請求項４】
Ｐ型ドレイン拡散領域が入出力端子に接続され、Ｐ型ソース拡散領域及びＮ型基板コンタクト拡散領域が電源線に接続されているＰＭＯＳスイッチ素子と、Ｐ型ドレイン拡散領域が前記入出力端子に接続され、ゲート、Ｐ型ソース拡散領域及びＮ型基板コンタクト拡散領域が前記電源線に接続されているＰＭＯＳ保護素子を備えた半導体装置において、
前記ＰＭＯＳスイッチ素子のＰ型ソース拡散領域とＮ型基板コンタクト拡散領域は隣接して配置されており、前記ＰＭＯＳ保護素子のＰ型ソース拡散領域とＮ型基板コンタクト拡散領域は間隔をもって配置されていることを特徴とする半導体装置。
【請求項５】
前記ＰＭＯＳ保護素子のＮ型基板コンタクト拡散領域は前記ＰＭＯＳ保護素子の形成領域を取り囲んで配置されている請求項４に記載の半導体装置。
【請求項６】
前記ＰＭＯＳ保護素子は複数の帯状のＰ型ソース拡散領域と複数の帯状のＰ型ドレイン拡散領域を備え、Ｐ型ドレイン拡散領域を最も外側にしてＰ型ソース拡散領域とＰ型ドレイン拡散領域が交互に配置されている請求項５に記載の半導体装置。
【請求項７】
請求項１から３のいずれかに記載の前記ＮＭＯＳスイッチ素子及び前記ＮＭＯＳ保護素子と、請求項４から６のいずれかに記載の前記ＰＭＯＳスイッチ素子及び前記ＰＭＯＳ保護素子を備え、
前記ＮＭＯＳスイッチ素子及び前記ＮＭＯＳ保護素子のＮ型ドレイン拡散領域、ならびに前記ＰＭＯＳスイッチ素子及び前記ＰＭＯＳ保護素子のＰ型ドレイン拡散領域は同じ入出力端子に接続されて、前記ＮＭＯＳスイッチ素子及び前記ＰＭＯＳスイッチ素子はＣＭＯＳを構成している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタからなるスイッチ素子とそのスイッチ素子を保護するためのＭＯＳトランジスタからなる保護素子を備えた半導体装置に関するものである。
本願特許請求の範囲及び本明細書において、ＭＯＳトランジスタを単にＭＯＳと略記する。
【背景技術】
【０００２】
図１０、図１１に一般的な出力端子のＥＳＤ（Electro-Static Discharge）保護回路を示す。図１０はＣＭＯＳタイプ、図１１はＮＭＯＳオープンドレインタイプの出力端子である。図１０、図１１におけるローカルクランプは、図１２に示すようなＮＭＯＳのゲート、ソース及び基板電位をＧＮＤに接地にした、ｇｇＮＭＯＳ（gate grounded ＮＭＯＳ）と呼ばれる保護素子で構成されることが一般的である。
【０００３】
ｇｇＮＭＯＳ保護素子のドレインに接続された端子にＧＮＤ線を基準とした正の静電気サージが印加されると、図１３に示すようなＴＬＰ（Transmission Line Pulse）電圧−電流特性を示す。すなわちトリガー電圧Ｖt1において、ＮＭＯＳのドレイン端のアバランシェブレイクダウンにより発生したアバランシェ電流によって基板電位が上昇し、寄生のＮＰＮバイポーラトランジスタが動作する。寄生バイポーラトランジスタの動作により、ドレイン、ソース間のインピーダンスが急激に低下し、大電流が流れて、電圧がホールド電圧Ｖhまで降下する、いわゆるスナップバックと呼ばれる現象が起こる。その後、静電気サージ電流パスの抵抗成分をもちながら、電流、電圧ともに上昇し、破壊電圧Ｖt2、破壊電流Ｉt2において、ＰＮ接合の熱破壊に至る。
【０００４】
しかし、図１０及び図１１のように出力端子のローカルクランプをｇｇＮＭＯＳ保護素子で構成したＥＳＤ保護回路においては、ｇｇＮＭＯＳ保護素子と保護されるべき出力ＮＭＯＳドライバー（ＮＭＯＳスイッチ素子）でトリガー電圧が競合するという課題が発生する。すなわち、出力ＮＭＯＳドライバーもドレインが出力パッド端子に接続されたＮＭＯＳであり、ゲート電位がＧＮＤに近い状態で、出力端子にＧＮＤ線を基準とした正の静電気サージが印加された場合は、ｇｇＮＭＯＳ保護素子の動作メカニズムと同様にスナップバックを起こし、やがて破壊に至る。ｇｇＮＭＯＳ保護素子がスナップバックする前に、静電気サージの耐性が低い出力ＮＭＯＳドライバーの方がｇｇＮＭＯＳ保護素子よりも先にスナップバックし、破壊に至ってしまうという事態は避けなければならない。
【０００５】
この課題を解決するために、出力ＮＭＯＳドライバーの基板電位をｇｇＮＭＯＳ保護素子のゲートに接続する構成を提案している（例えば特許文献１を参照。）。この従来技術では、出力ＮＭＯＳドライバーが静電気サージにより、先にスナップバックを起こしても、出力ＮＭＯＳドライバーの上昇した基板電位がｇｇＮＭＯＳ保護素子のゲート電位を上昇させ、出力ＮＭＯＳドライバーに引き続いてｇｇＮＭＯＳ保護素子も連鎖的にスナップバックを起こすという効果があると考えられる。
【０００６】
しかし、この従来技術では、出力端子保護回路と出力ＮＭＯＳドライバーが離れてレイアウトされている場合、介在している配線抵抗のためにｇｇＮＭＯＳ保護素子がスナップバックするのに遅延が発生する可能性があるという問題があった。
【０００７】
さらにもう一つの課題として、電源が投入されていない半導体装置においてはフローティングである出力ＮＭＯＳドライバーのゲート電位がチャネルを反転させるのに十分な高い電圧になっている場合、ｇｇＮＭＯＳ保護素子とのトリガー電圧の競合をさらに深刻なものにすることが知られている。
出力ＮＭＯＳドライバーのゲートはフローティングであってもＧＮＤ電位に近い電位になっている場合もあるが、しばしばＶＤＤ電位近くまで上昇していることもある。そのような状態で出力ＮＭＯＳドライバーのドレインに静電気サージが印加された場合、ホールド電圧Ｖhで寄生ＮＰＮバイポーラトランジスタが動作し、図１４に示すようなＴＬＰ電圧−電流特性を示す。すなわち出力ＮＭＯＳドライバーがホールド電圧Ｖｈで低インピーダンスになって静電気サージ電流が出力ＮＭＯＳドライバーに流れ、出力端子の電圧がｇｇＮＭＯＳ保護素子のトリガー電圧Ｖt1に達した時にようやくｇｇＮＭＯＳ保護素子がスナップバックし、低インピーダンスとなって静電気サージ電流を流し始める。出力ＮＭＯＳドライバーの静電気サージ耐性が低い場合は、ｇｇＮＭＯＳ保護素子がスナップバックする前に、出力ＮＭＯＳドライバーが破壊に至る可能性がある。
【０００８】
この課題を解決するために、静電気サージが出力端子に印加された時に、出力ＮＭＯＳドライバーのゲート電位がＧＮＤ電位になるような回路を追加したもの（例えば特許文献２を参照。）や、静電気サージが出力端子に印加された時に、出力ＮＭＯＳドライバーのゲート電位とｇｇＮＭＯＳ保護素子のゲート電位が等しくなるような回路構成を追加したものがある（例えば特許文献３を参照）。いずれも、前述した出力ＮＭＯＳドライバーのゲート電位がｇｇＮＭＯＳ保護素子のゲート電位よりも高い場合のトリガー電圧の競合課題を解決するものである。
しかし、これら従来技術はインバーターなど明らかに追加の回路構成が必要になり、ＥＳＤ保護回路面積を増大させるというコスト的な問題があった。
これらの問題はＰＭＯＳスイッチ素子にＰＭＯＳ保護素子を接続した場合にも同様に生じる。
【０００９】
【特許文献１】特開２００４−３０４１３６号公報
【特許文献２】特表２００３−５１０８２７号公報
【特許文献３】特開２００４−５５５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで本発明は、ＭＯＳスイッチ素子とＭＯＳ保護素子との距離関係に依存せず、かつ保護回路面積を増大させることなく、ＭＯＳ保護素子とＭＯＳスイッチ素子のトリガー電圧の競合を回避し、ＭＯＳスイッチ素子を静電気破壊させることなく、ＭＯＳ保護素子で静電気サージ電流を流すことができる半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の第１態様は、Ｎ型ドレイン拡散領域が入出力端子に接続され、Ｎ型ソース拡散領域及びＰ型基板コンタクト拡散領域がＧＮＤ線に接続されているＮＭＯＳスイッチ素子と、Ｎ型ドレイン拡散領域が上記入出力端子に接続され、ゲート、Ｎ型ソース拡散領域及びＰ型基板コンタクト拡散領域が上記ＧＮＤ線に接続されているＮＭＯＳ保護素子を備えた半導体装置であって、上記ＮＭＯＳスイッチ素子のＮ型ソース拡散領域とＰ型基板コンタクト拡散領域は隣接して配置されており、上記ＮＭＯＳ保護素子のＮ型ソース拡散領域とＰ型基板コンタクト拡散領域は間隔をもって配置されているものである。
本願特許請求の範囲及び本明細書において、入出力端子とは、入力端子として用いられるもの、出力端子として用いられるもの、ならびに入力端子及び出力端子として用いられるものを含む。
【００１２】
本発明の第１態様において、上記ＮＭＯＳ保護素子のＰ型基板コンタクト拡散領域は上記ＮＭＯＳ保護素子の形成領域を取り囲んで配置されている例を挙げることができる。
さらに、上記ＮＭＯＳ保護素子は複数の帯状のＮ型ソース拡散領域と複数の帯状のＮ型ドレイン拡散領域を備え、Ｎ型ドレイン拡散領域を最も外側にしてＮ型ソース拡散領域とＮ型ドレイン拡散領域が交互に配置されている例を挙げることができる。
【００１３】
本発明の半導体装置の第２態様は、Ｐ型ドレイン拡散領域が入出力端子に接続され、Ｐ型ソース拡散領域及びＮ型基板コンタクト拡散領域が電源線に接続されているＰＭＯＳスイッチ素子と、Ｐ型ドレイン拡散領域が上記入出力端子に接続され、ゲート、Ｐ型ソース拡散領域及びＮ型基板コンタクト拡散領域が上記電源線に接続されているＰＭＯＳ保護素子を備えた半導体装置であって、上記ＰＭＯＳスイッチ素子のＰ型ソース拡散領域とＮ型基板コンタクト拡散領域は隣接して配置されており、上記ＰＭＯＳ保護素子のＰ型ソース拡散領域とＮ型基板コンタクト拡散領域は間隔をもって配置されているものである。
【００１４】
本発明の第２態様において、上記ＰＭＯＳ保護素子のＮ型基板コンタクト拡散領域は上記ＰＭＯＳ保護素子の形成領域を取り囲んで配置されている例を挙げることができる。
さらに、上記ＰＭＯＳ保護素子は複数の帯状のＰ型ソース拡散領域と複数の帯状のＰ型ドレイン拡散領域を備え、Ｐ型ドレイン拡散領域を最も外側にしてＰ型ソース拡散領域とＰ型ドレイン拡散領域が交互に配置されている例を挙げることができる。
【００１５】
上記第１態様と上記第２態様を組み合わせて、上記ＮＭＯＳスイッチ素子及び上記ＮＭＯＳ保護素子と、上記ＰＭＯＳスイッチ素子及び上記ＰＭＯＳ保護素子を備え、上記ＮＭＯＳスイッチ素子及び上記ＮＭＯＳ保護素子のＮ型ドレイン拡散領域、ならびに上記ＰＭＯＳスイッチ素子及び上記ＰＭＯＳ保護素子のＰ型ドレイン拡散領域は同じ入出力端子に接続されて、上記ＮＭＯＳスイッチ素子及び上記ＰＭＯＳスイッチ素子はＣＭＯＳを構成しているようにしてもよい。
【発明の効果】
【００１６】
本発明の半導体装置の第１態様では、Ｎ型ドレイン拡散領域が入出力端子に接続され、Ｎ型ソース拡散領域及びＰ型基板コンタクト拡散領域がＧＮＤ線に接続されているＮＭＯＳスイッチ素子と、Ｎ型ドレイン拡散領域が上記入出力端子に接続され、ゲート、Ｎ型ソース拡散領域及びＰ型基板コンタクト拡散領域が上記ＧＮＤ線に接続されているＮＭＯＳ保護素子を備えた半導体装置において、ＮＭＯＳスイッチ素子のＮ型ソース拡散領域とＰ型基板コンタクト拡散領域は隣接して配置されており、ＮＭＯＳ保護素子のＮ型ソース拡散領域とＰ型基板コンタクト拡散領域は間隔をもって配置されているようにしたので、ＮＭＯＳ保護素子は基板抵抗がＮＭＯＳスイッチ素子よりも大きくなり、小さいアバランシェ電流でも寄生ＮＰＮトランジスタが動作するため、ＮＭＯＳスイッチ素子よりもトリガー電圧が低くなる。
すなわち、ＮＭＯＳスイッチ素子のゲート電位がＧＮＤ電位に近い場合は、ＮＭＯＳスイッチ素子のトリガー電圧はＮＭＯＳ保護素子のトリガー電圧よりも高くなる。また、ＮＭＯＳスイッチ素子のゲート電位がチャネルを反転させるのに十分な高い電圧になっている場合も、ＮＭＯＳスイッチ素子においてＮ型ソース拡散領域とＰ型基板コンタクト拡散領域が間隔をもって配置されている場合に比べてトリガー電圧を上昇させることができるので、より早くＮＭＯＳ保護素子のトリガー電圧に到達することができる。したがって、入出力端子にＧＮＤ線を基準とした正の静電気サージが印加された場合、常にＮＭＯＳ保護素子がＮＭＯＳスイッチ素子よりも先にスナップバックして低インピーダンスになり、静電気サージ電流を流すことができる。これにより、ＮＭＯＳスイッチ素子とＮＭＯＳ保護素子との距離関係に依存せず、かつ保護回路面積を増大させることなく、ＮＭＯＳ保護素子とＮＭＯＳスイッチ素子のトリガー電圧の競合を回避し、ＮＭＯＳスイッチ素子を静電気破壊させることなく、ＮＭＯＳ保護素子で静電気サージ電流を流すことができる。
【００１７】
本発明の第１態様において、ＮＭＯＳ保護素子のＰ型基板コンタクト拡散領域は上記ＮＭＯＳ保護素子の形成領域を取り囲んで配置されているようにし、さらに、ＮＭＯＳ保護素子は複数の帯状のＮ型ソース拡散領域と複数の帯状のＮ型ドレイン拡散領域を備え、Ｎ型ドレイン拡散領域を最も外側にしてＮ型ソース拡散領域とＮ型ドレイン拡散領域が交互に配置されているようにすれば、ＮＭＯＳ保護素子の基板抵抗をより大きくすることができ、ＮＭＯＳスイッチ素子に比べてトリガー電圧をより低くすることができる。
【００１８】
本発明の半導体装置の第２態様では、Ｐ型ドレイン拡散領域が入出力端子に接続され、Ｐ型ソース拡散領域及びＮ型基板コンタクト拡散領域が電源線に接続されているＰＭＯＳスイッチ素子と、Ｐ型ドレイン拡散領域が上記入出力端子に接続され、ゲート、Ｐ型ソース拡散領域及びＮ型基板コンタクト拡散領域が上記電源線に接続されているＰＭＯＳ保護素子を備えた半導体装置において、ＰＭＯＳスイッチ素子のＰ型ソース拡散領域とＮ型基板コンタクト拡散領域は隣接して配置されており、ＰＭＯＳ保護素子のＰ型ソース拡散領域とＮ型基板コンタクト拡散領域は間隔をもって配置されているようにしたので、上記第１態様と同様に、ＰＭＯＳ保護素子は基板抵抗がＰＭＯＳスイッチ素子よりも大きくなり、小さいアバランシェ電流でも寄生ＰＮＰトランジスタが動作するため、ＰＭＯＳスイッチ素子よりもトリガー電圧が低くなる。
したがって、入出力端子にＧＮＤ線を基準とした負の静電気サージが印加された場合、常にＰＭＯＳ保護素子がＰＭＯＳスイッチ素子よりも先に低インピーダンスになり、静電気サージ電流を流すことができる。これにより、ＰＭＯＳスイッチ素子とＰＭＯＳ保護素子との距離関係に依存せず、かつ保護回路面積を増大させることなく、ＰＭＯＳ保護素子とＰＭＯＳスイッチ素子のトリガー電圧の競合を回避し、ＰＭＯＳスイッチ素子を静電気破壊させることなく、ＰＭＯＳ保護素子で静電気サージ電流を流すことができる。
【００１９】
本発明の第２態様において、ＰＭＯＳ保護素子のＮ型基板コンタクト拡散領域はＰＭＯＳ保護素子の形成領域を取り囲んで配置されているようにし、さらに、ＰＭＯＳ保護素子は複数の帯状のＰ型ソース拡散領域と複数の帯状のＰ型ドレイン拡散領域を備え、Ｐ型ドレイン拡散領域を最も外側にしてＰ型ソース拡散領域とＰ型ドレイン拡散領域が交互に配置されているようにすれば、ＰＭＯＳ保護素子の基板抵抗をより大きくすることができ、ＰＭＯＳスイッチ素子に比べてトリガー電圧をより低くすることができる。
【００２０】
上記第１態様と上記第２態様を組み合わせれば、ＣＭＯＳの保護回路にも適用することができる。
【発明を実施するための最良の形態】
【００２１】
図１は、第１態様の一実施例を示す図であり、（Ａ）は出力ＮＭＯＳドライバーの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）はｇｇＮＭＯＳ保護素子の平面図、（Ｄ）は（Ｃ）のＢ−Ｂ位置での断面図である。図２はこの実施例の回路図である。まず、図１を参照して出力ＮＭＯＳドライバー及びｇｇＮＭＯＳ保護素子の構造について説明する。
【００２２】
Ｐ型シリコン基板（Ｐsub）１上に出力ＮＭＯＳドライバー（ＮＭＯＳスイッチ素子）２とｇｇＮＭＯＳ保護素子（ＮＭＯＳ保護素子）３の形成領域を画定するためのＬＯＣＯＳ酸化膜４が形成されている。
【００２３】
図１（Ａ）及び（Ｂ）を参照して出力ＮＭＯＳドライバー２について説明する。
出力ＮＭＯＳドライバー２の形成領域のＰ型シリコン基板１に複数の帯状のソース領域５ｓと複数の帯状のドレイン領域５ｄが形成されている。ソース領域５ｓとドレイン領域５ｄは短手方向に互いに間隔をもって交互に配置されている。
【００２４】
ソース領域５ｓには、中央側にソース領域５ｓと同じ長さで帯状のＰ型基板コンタクト拡散領域７が形成され、Ｐ型基板コンタクト拡散領域７の両側に帯状のＮ型ソース拡散領域９ｓ，９ｓが形成されている。Ｐ型基板コンタクト拡散領域７とＮ型ソース拡散領域９ｓ，９ｓは隣接して配置されている。
ドレイン領域５ｄに帯状のＮ型ドレイン拡散領域９ｄが形成されている。
【００２５】
Ｎ型ソース拡散領域９ｓ、Ｎ型ドレイン拡散領域９ｄ間のＰ型シリコン基板１上にゲート酸化膜１１を介して例えばポリシリコンからなるゲート１３が形成されている。ゲート１３は複数のＮ型ソース拡散領域９ｓ、Ｎ型ドレイン拡散領域９ｄ間の領域にそれぞれ形成されている。図１（Ａ）及び（Ｂ）ではゲート１３が４本の場合を示しているが、チャネル幅を大きく設計する都合からゲート１３は数十本以上用いられるのが一般的である。
【００２６】
図１（Ｃ）及び（Ｄ）を参照してｇｇＮＭＯＳ保護素子３について説明する。
ｇｇＮＭＯＳ保護素子３の形成領域のＰ型シリコン基板１に複数の帯状のＮ型ソース拡散領域１５ｓと複数の帯状のＮ型ドレイン拡散領域１５ｄが形成されている。Ｎ型ソース拡散領域１５ｓとＮ型ドレイン拡散領域１５ｄはＮ型ドレイン拡散領域１５ｄを最も外側にして短手方向に互いに間隔をもって交互に配置されている。
【００２７】
Ｎ型ソース拡散領域１５ｓ、Ｎ型ドレイン拡散領域１５ｄ間のＰ型シリコン基板１上にゲート酸化膜１７を介して例えばポリシリコンからなるゲート１９が形成されている。ゲート１９は複数のＮ型ソース拡散領域１５ｓ、Ｎ型ドレイン拡散領域１５ｄ間の領域にそれぞれ形成されている。図１（Ｃ）及び（Ｄ）ではゲート１９が４本の場合を示しているが、チャネル幅を大きく設計する都合からゲート１９は数十本以上用いられるのが一般的である。
【００２８】
Ｎ型ソース拡散領域１５ｓ、Ｎ型ドレイン拡散領域１５ｄ及びゲート１９の形成領域を取り囲んでＰ型基板コンタクト拡散領域２０がＮ型ソース拡散領域１５ｓ及びＮ型ドレイン拡散領域１５ｄとは間隔をもってガードリング構造又はガードバンド構造で形成されている。Ｐ型基板コンタクト拡散領域２０と最も外側のＮ型ドレイン拡散領域１５ｄの短手方向の間隔は例えば５μｍであり、Ｎ型ソース拡散領域１５ｓ及びＮ型ドレイン拡散領域１５ｄとＰ型基板コンタクト拡散領域２０の長手方向の間隔は例えば１００μｍである。ここで、Ｎ型ドレイン拡散領域１５ｄの幅を１０μｍ、ゲート長を０.５μｍとすると、Ｎ型ソース拡散領域１５ｓ、Ｐ型基板コンタクト拡散領域２０間の最短距離は１５.５μｍである。
【００２９】
出力ＮＭＯＳドライバー２及びｇｇＮＭＯＳ保護素子３の形成領域を含んでＰ型シリコン基板１上全面に層間絶縁膜２１が形成されている（（Ｂ）及び（Ｄ）を参照。）。
出力ＮＭＯＳドライバー２の形成領域において、層間絶縁膜２１には、Ｐ型基板コンタクト拡散領域７上にコンタクトホール２３ｐが形成され、Ｎ型ソース拡散領域９ｓ上にコンタクトホール２３ｓが形成され、Ｎ型ドレイン拡散領域９ｄ上にコンタクトホール２３ｄが形成され、ゲート１３上にコンタクトホール２３ｇが形成されている。
【００３０】
Ｎ型ソース拡散領域９ｓ上のコンタクトホール２３ｓ及びＰ型基板コンタクト拡散領域７上のコンタクトホール２３の形成領域を含んで層間絶縁膜２１上にメタル配線層２ｓが形成されている。Ｐ型基板コンタクト拡散領域７、Ｎ型ソース拡散領域９ｓ及びゲート１３はコンタクトホール２３ｐ，２３ｓ，２３ｇ及びメタル配線層２ｓを介して電気的に接続されている。メタル配線層２ｓは後述するＧＮＤ線に接続されている。
Ｎ型ドレイン拡散領域９ｄ上のコンタクトホール２３ｄの形成領域を含んで層間絶縁膜２１上にメタル配線層２ｄが形成されている。メタル配線層２ｄは後述する出力端子に接続されている。
ゲート１３上のコンタクトホール２３ｇの形成領域を含んで層間絶縁膜２１上にメタル配線層（図示は省略）が形成されている。
【００３１】
ｇｇＮＭＯＳ保護素子３の形成領域において、層間絶縁膜２１には、Ｐ型基板コンタクト拡散領域２０上にコンタクトホール２７ｐが形成され、Ｎ型ソース拡散領域１５ｓ上にコンタクトホール２７ｓが形成され、Ｎ型ドレイン拡散領域１５ｄ上にコンタクトホール２７ｄが形成され、ゲート１９上にコンタクトホール２７ｇが形成されている。
【００３２】
Ｎ型ソース拡散領域１５ｓ上のコンタクトホール２７ｓ、Ｐ型基板コンタクト拡散領域２０上のコンタクトホール２７ｐ及びゲート１９上のコンタクトホール２７ｇの形成領域を含んで層間絶縁膜２１上にメタル配線層３ｓが形成されている。Ｐ型基板コンタクト拡散領域２０、Ｎ型ソース拡散領域１５ｓ及びゲート１９はコンタクトホール２７ｐ，２７ｓ，２７ｇ及びメタル配線層３ｓを介して電気的に接続されている。メタル配線層３ｓは後述するＧＮＤ線に接続されている。
Ｎ型ドレイン拡散領域１５ｄ上のコンタクトホール２７ｄの形成領域を含んで層間絶縁膜２１上にメタル配線層３ｄが形成されている。メタル配線層３ｄは後述する出力端子に接続されている。
【００３３】
図２を参照してこの実施例の回路図について説明する。
出力端子３１（ＯＵＴ）とＧＮＤ端子３３（ＧＮＤ）の間に出力ＮＭＯＳドライバー２とｇｇＮＭＯＳ保護素子３が並列に接続されている。
【００３４】
出力ＮＭＯＳドライバー２のＮ型ドレイン拡散領域が接続されているメタル配線層２ｄは出力端子線３５を介して出力端子３１に接続されている。ｇｇＮＭＯＳ保護素子３のＮ型ドレイン拡散領域が接続されているメタル配線層３ｄも出力端子線３５を介して出力端子３１に接続されている。
【００３５】
出力ＮＭＯＳドライバー２のＮ型ソース拡散領域及びＰ型基板コンタクト拡散領域が接続されているメタル配線層２ｓはＧＮＤ線３７を介してＧＮＤ端子３３に接続されている。ｇｇＮＭＯＳ保護素子３のゲート、Ｎ型ソース拡散領域及びＰ型基板コンタクト拡散領域が接続されているメタル配線層３ｓもＧＮＤ線３７を介してＧＮＤ端子３３に接続されている。
【００３６】
この実施例では、出力ＮＭＯＳドライバー２のＮ型ソース拡散領域９ｓとＰ型基板コンタクト拡散領域７は隣接して配置されている。さらに、ｇｇＮＭＯＳ保護素子３のＮ型ソース拡散領域１５ｓとＰ型基板コンタクト拡散領域２０は間隔をもって配置されている。
この構成により、出力ＮＭＯＳドライバー２の基板抵抗ＲsubはｇｇＮＭＯＳ保護素子３よりも小さくなる。したがって、出力ＮＭＯＳドライバー２は、寄生ＮＰＮトランジスタの動作条件である、ベースである基板１とエミッタであるＮ型ソース拡散領域９ｓの電位差がＰＮ接合のビルトインポテンシャルを（約０.８Ｖ（ボルト））超えるのに、ｇｇＮＭＯＳ保護素子３よりも大きなアバランシェ電流が必要になる。すなわち、ｇｇＮＭＯＳ保護素子３は、小さいアバランシェ電流でも寄生ＮＰＮトランジスタが動作するため、出力ＮＭＯＳドライバー２よりもトリガー電圧が低くなる。
これにより、出力ＮＭＯＳドライバー２とＮＭＯＳ保護素子３９との距離関係に依存せず、かつ保護回路面積を増大させることなく、ｇｇＮＭＯＳ保護素子３と出力ＮＭＯＳドライバー２のトリガー電圧の競合を回避し、出力ＮＭＯＳドライバー２を静電気破壊させることなく、ｇｇＮＭＯＳ保護素子３で静電気サージ電流を流すことができる。
【００３７】
さらに、この実施例では、ｇｇＮＭＯＳ保護素子３のＰ型基板コンタクト拡散領域２０はｇｇＮＭＯＳ保護素子３の形成領域を取り囲んで配置されており、さらに、複数の帯状のＮ型ソース拡散領域１５ｓと複数の帯状のＮ型ドレイン拡散領域１５ｄを備え、Ｎ型ドレイン拡散領域１５ｄを最も外側にしてＮ型ソース拡散領域１５ｓとＮ型ドレイン拡散領域１５ｄが短手方向に交互に配置されている。これにより、Ｎ型ソース拡散領域１５ｓとＮ型ドレイン拡散領域１５ｄの配列においてＮ型ソース拡散領域１５ｓが最も外側に配置されている場合に比べて、最も外側の拡散領域とＰ型基板コンタクト拡散領域２０の間隔が同じであってもｇｇＮＭＯＳ保護素子３の基板抵抗を大きくすることができ、出力ＮＭＯＳドライバー２に比べてトリガー電圧をより低くすることができる。
【００３８】
図３は、出力ＮＭＯＳドライバーとして、Ｎ型ソース拡散領域とＰ型基板コンタクト拡散領域を隣接して配置したもの（本発明）と、間隔をもって配置したもの（比較例）について、ゲート電圧がＧＮＤ電位のときのＴＬＰ電圧―電流特性を調べた結果を示す図であり、縦軸は電流（Ａ（アンペア））、横軸は電圧（Ｖ）を示す。
本発明のサンプルと比較例のサンプルは、ゲート長は０.８μｍ、ゲート本数は１０本、トランジスタ幅は５００μｍ（５０μｍ×１０本）のものを用いた。本発明のサンプルは図１（Ａ）及び（Ｂ）に示した構成と同様のものを用いた。比較例のサンプルは図１（Ｃ）及び（Ｄ）に示した構成と同様であるがＮ型ソース拡散領域とＮ型ドレイン拡散領域の配列において最も外側にＮ型ソース拡散領域が配置されており、Ｎ型ソース拡散領域とＰ型基板コンタクト拡散領域の間隔が４μｍのものを用いた。
【００３９】
図３からわかるように、Ｎ型ソース拡散領域とＰ型基板コンタクト拡散領域を隣接して配置した出力ＮＭＯＳドライバー（本発明）は、間隔をもってＮ型ソース拡散領域とＰ型基板コンタクト拡散領域を配置したもの（比較例）と比較して、トリガー電圧が約１Ｖ高くなり、ホールド電圧が１.５Ｖ程度高くなっているのがわかる。
【００４０】
図４は、出力ＮＭＯＳドライバーとして、Ｎ型ソース拡散領域とＰ型基板コンタクト拡散領域を隣接して配置したもの（本発明）と、間隔をもって配置したもの（比較例）について、ゲート電圧が６ＶのときのＴＬＰ電圧―電流特性を調べた結果を示す図であり、縦軸は電流（Ａ）、横軸は電圧（Ｖ）を示す。ゲート電圧を６Ｖとしたのは出力ＮＭＯＳドライバーのゲート電位がチャネルを反転させるのに十分な高い電圧になっている場合を想定したためである。サンプルは図３と同じものを用いた。
【００４１】
図４からわかるように、Ｎ型ソース拡散領域とＰ型基板コンタクト拡散領域を隣接して配置した出力ＮＭＯＳドライバー（本発明）は、間隔をもってＮ型ソース拡散領域とＰ型基板コンタクト拡散領域を配置したもの（比較例）と比較して、トリガー電圧が約１.５Ｖ高くなっているのがわかる。
【００４２】
図１に示した実施例では、出力ＮＭＯＳドライバー２はソース領域５ｓに帯状のＰ型基板コンタクト拡散領域７と帯状のＮ型ソース拡散領域９ｓ，９ｓを備えているが、本発明はこれに限定されるものではなく、出力ＮＭＯＳドライバーにおいてＰ型基板コンタクト拡散領域とＮ型ソース拡散領域が隣接して配置されていればよい。
例えば、図５に示すように、出力ＮＭＯＳドライバー２において、ソース領域５ｓに島状のＰ型基板コンタクト拡散領域７とＮ型ソース拡散領域９ｓを交互に配置して、Ｐ型基板コンタクト拡散領域７とＮ型ソース拡散領域９ｓが隣接して配置されていてもよい。
【００４３】
また、図１に示した実施例では、ｇｇＮＭＯＳ保護素子３でのＮ型ソース拡散領域１５ｓとＮ型ドレイン拡散領域１５ｄの配列においてＮ型ドレイン拡散領域１５ｄが最も外側に配置されているが、本発明はこれに限定されるものではなく、Ｎ型ソース拡散領域１５ｓとＰ型基板コンタクト拡散領域２０が間隔をもって配置されていればよい。例えば、Ｎ型ソース拡散領域とＮ型ドレイン拡散領域の配列においてＮ型ソース拡散領域が最も外側に配置されていてもよい。
また、Ｐ型基板コンタクト拡散領域２０は環状のものに限定されるものではなく、Ｎ型ソース拡散領域と間隔をもって配置されているのであれば、Ｐ型基板コンタクト拡散領域の形状や位置は問わない。
【００４４】
また、図１及び図５に示した出力ＮＭＯＳドライバー２において、Ｐ型基板コンタクト拡散領域７とＮ型ソース拡散領域９ｓのそれぞれにコンタクトホール２３ｓ又は２３ｐを設けているが、両拡散領域７，９ｓにまたがるコンタクトホールを設けてもよい。
【００４５】
つぎに、第２態様の実施例について説明する。
図６は、第２態様の一実施例を示す図であり、（Ａ）は出力ＰＭＯＳドライバーの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）はｇｐＰＭＯＳ（gate pull-up ＰＭＯＳ）保護素子の平面図、（Ｄ）は（Ｃ）のＢ−Ｂ位置での断面図である。図７はこの実施例の回路図である。この実施例は図１及び図２を参照して説明した実施例を反対導電型であり、例えばＰ型シリコン基板に形成されたＮウエル内に形成したものである。まず、図６を参照して出力ＰＭＯＳドライバー及びｇｐＰＭＯＳ保護素子の構造について説明する。
【００４６】
Ｐ型シリコン基板（Ｐsub）１に形成されたＮウエル３９上に出力ＰＭＯＳドライバー（ＰＭＯＳスイッチ素子）４１とｇｐＰＭＯＳ保護素子（ＰＭＯＳ保護素子）４３の形成領域を画定するためのＬＯＣＯＳ酸化膜４が形成されている。
【００４７】
図６（Ａ）及び（Ｂ）を参照して出力ＰＭＯＳドライバー４１について説明する。
出力ＰＭＯＳドライバー４１の形成領域のＮウエル３９に複数の帯状のソース領域４５ｓと複数の帯状のドレイン領域４５ｄが形成されている。ソース領域４５ｓとドレイン領域４５ｄは短手方向に互いに間隔をもって交互に配置されている。
【００４８】
ソース領域４５ｓには、中央側にソース領域４５ｓと同じ長さで帯状のＮ型基板コンタクト拡散領域４７が形成され、Ｎ型基板コンタクト拡散領域４７の両側に帯状のＰ型ソース拡散領域４９ｓ，４９ｓが形成されている。Ｎ型基板コンタクト拡散領域４７とＰ型ソース拡散領域４９ｓ，４９ｓは隣接して配置されている。
ドレイン領域４５ｄに帯状のＰ型ドレイン拡散領域４９ｄが形成されている。
【００４９】
Ｐ型ソース拡散領域４９ｓ、Ｐ型ドレイン拡散領域４９ｄ間のＮウエル３９上にゲート酸化膜５１を介して例えばポリシリコンからなるゲート５３が形成されている。ゲート５３は複数のＰ型ソース拡散領域４９ｓ、Ｐ型ドレイン拡散領域４９ｄ間の領域にそれぞれ形成されている。図６（Ａ）及び（Ｂ）ではゲート５３が４本の場合を示しているが、チャネル幅を大きく設計する都合からゲート５３は数十本以上用いられるのが一般的である。
【００５０】
図６（Ｃ）及び（Ｄ）を参照してｇｐＰＭＯＳ保護素子４３について説明する。
ｇｐＰＭＯＳ保護素子４３の形成領域のＮウエル３９に複数の帯状のＰ型ソース拡散領域５５ｓと複数の帯状のＰ型ドレイン拡散領域５５ｄが形成されている。Ｐ型ソース拡散領域５５ｓとＰ型ドレイン拡散領域５５ｄはＰ型ドレイン拡散領域５５ｄを最も外側にして短手方向に互いに間隔をもって交互に配置されている。
【００５１】
Ｐ型ソース拡散領域５５ｓ、Ｐ型ドレイン拡散領域５５ｄ間のＮウエル３９上にゲート酸化膜５７を介して例えばポリシリコンからなるゲート５９が形成されている。ゲート５９は複数のＰ型ソース拡散領域５５ｓ、Ｐ型ドレイン拡散領域５５ｄ間の領域にそれぞれ形成されている。図６（Ｃ）及び（Ｄ）ではゲート５９が４本の場合を示しているが、チャネル幅を大きく設計する都合からゲート５９は数十本以上用いられるのが一般的である。
【００５２】
Ｐ型ソース拡散領域５５ｓ、Ｐ型ドレイン拡散領域５５ｄ及びゲート５９の形成領域を取り囲んでＮ型基板コンタクト拡散領域６１がＰ型ソース拡散領域５５ｓ及びＰ型ドレイン拡散領域５５ｄとは間隔をもってガードリング構造又はガードバンド構造で形成されている。Ｎ型基板コンタクト拡散領域６１と最も外側のＰ型ドレイン拡散領域５５ｄの短手方向の間隔は例えば５μｍであり、Ｐ型ソース拡散領域５５ｓ及びＰ型ドレイン拡散領域５５ｄとＮ型基板コンタクト拡散領域６１の長手方向の間隔は例えば１００μｍである。ここで、Ｐ型ドレイン拡散領域５５ｄの幅を１０μｍ、ゲート長を０.５μｍとすると、Ｐ型ソース拡散領域５５ｓ、Ｎ型基板コンタクト拡散領域６１間の最短距離は１５.５μｍである。
【００５３】
出力ＰＭＯＳドライバー４１及びｇｐＰＭＯＳ保護素子４３の形成領域を含んでＮウエル３９上全面に層間絶縁膜２１が形成されている（（Ｂ）及び（Ｄ）を参照。）。
出力ＰＭＯＳドライバー４１の形成領域において、層間絶縁膜２１には、Ｎ型基板コンタクト拡散領域４７上にコンタクトホール６３ｐが形成され、Ｐ型ソース拡散領域４９ｓ上にコンタクトホール６３ｓが形成され、Ｐ型ドレイン拡散領域４９ｄ上にコンタクトホール６３ｄが形成され、ゲート５３上にコンタクトホール６３ｇが形成されている。
【００５４】
Ｐ型ソース拡散領域４９ｓ上のコンタクトホール６３ｓ及びＮ型基板コンタクト拡散領域４７上のコンタクトホール６３の形成領域を含んで層間絶縁膜２１上にメタル配線層４１ｓが形成されている。Ｎ型基板コンタクト拡散領域４７、Ｐ型ソース拡散領域４９ｓ及びゲート５３はコンタクトホール６３ｐ，６３ｓ，６３ｇ及びメタル配線層４１ｓを介して電気的に接続されている。メタル配線層４１ｓは後述する電源線に接続されている。
Ｐ型ドレイン拡散領域４９ｄ上のコンタクトホール６３ｄの形成領域を含んで層間絶縁膜２１上にメタル配線層４１ｄが形成されている。メタル配線層４１ｄは後述する出力端子に接続されている。
ゲート５３上のコンタクトホール６３ｇの形成領域を含んで層間絶縁膜２１上にメタル配線層（図示は省略）が形成されている。
【００５５】
ｇｐＰＭＯＳ保護素子４３の形成領域において、層間絶縁膜２１には、Ｎ型基板コンタクト拡散領域６１上にコンタクトホール６７ｐが形成され、Ｐ型ソース拡散領域５５ｓ上にコンタクトホール６７ｓが形成され、Ｐ型ドレイン拡散領域５５ｄ上にコンタクトホール６７ｄが形成され、ゲート５９上にコンタクトホール６７ｇが形成されている。
【００５６】
Ｐ型ソース拡散領域５５ｓ上のコンタクトホール６７ｓ、Ｎ型基板コンタクト拡散領域６１上のコンタクトホール６７ｐ及びゲート５９上のコンタクトホール６７ｇの形成領域を含んで層間絶縁膜２１上にメタル配線層４３ｓが形成されている。Ｎ型基板コンタクト拡散領域６１、Ｐ型ソース拡散領域５５ｓ及びゲート５９はコンタクトホール６７ｐ，６７ｓ，６７ｇ及びメタル配線層４３ｓを介して電気的に接続されている。メタル配線層４３ｓは後述する電源線に接続されている。
Ｐ型ドレイン拡散領域５５ｄ上のコンタクトホール６７ｄの形成領域を含んで層間絶縁膜２１上にメタル配線層４３ｄが形成されている。メタル配線層４３ｄは後述する出力端子に接続されている。
【００５７】
図７を参照してこの実施例の回路図について説明する。
出力端子３１（ＯＵＴ）と電源端子６９（ＶＤＤ）の間に出力ＰＭＯＳドライバー４１とｇｐＰＭＯＳ保護素子４３が並列に接続されている。
【００５８】
出力ＰＭＯＳドライバー４１のＰ型ドレイン拡散領域が接続されているメタル配線層４１ｄは出力端子線３５を介して出力端子３１に接続されている。ｇｐＰＭＯＳ保護素子４３のＰ型ドレイン拡散領域が接続されているメタル配線層４３ｄも出力端子線３５を介して出力端子３１に接続されている。
【００５９】
出力ＰＭＯＳドライバー４１のＰ型ソース拡散領域及びＰ型基板コンタクト拡散領域が接続されているメタル配線層４１ｓは電源線７１を介して電源端子６９に接続されている。ｇｐＰＭＯＳ保護素子４３のゲート、Ｐ型ソース拡散領域及びＰ型基板コンタクト拡散領域が接続されているメタル配線層４３ｓも電源線７１を介して電源端子６９に接続されている。
【００６０】
この実施例では、出力ＰＭＯＳドライバー４１のＰ型ソース拡散領域４９ｓとＮ型基板コンタクト拡散領域４７は隣接して配置されている。さらに、ｇｐＰＭＯＳ保護素子４３のＰ型ソース拡散領域５５ｓとＮ型基板コンタクト拡散領域６１は間隔をもって配置されている。
この構成により、出力ＰＭＯＳドライバー４１の基板抵抗ＲsubはｇｐＰＭＯＳ保護素子４３よりも小さくなる。したがって、出力ＰＭＯＳドライバー４１は、寄生ＮＰＮトランジスタの動作条件である、ベースであるＮ型ウエル３９とエミッタであるＰ型ソース拡散領域４９ｓの電位差がＰＮ接合のビルトインポテンシャルを超えるのに、ｇｐＰＭＯＳ保護素子４３よりも大きなアバランシェ電流が必要になる。すなわち、ｇｐＰＭＯＳ保護素子４３は、出力ＰＭＯＳドライバー４１の寄生ＰＮＰトランジスタが動作しないような小さいアバランシェ電流でも寄生ＰＮＰトランジスタが動作するため、出力ＰＭＯＳドライバー４１よりもトリガー電圧が低くなる。
これにより、出力ＰＭＯＳドライバー４１とＰＭＯＳ保護素子４３９との距離関係に依存せず、かつ保護回路面積を増大させることなく、ｇｐＰＭＯＳ保護素子４３と出力ＰＭＯＳドライバー４１のトリガー電圧の競合を回避し、出力ＰＭＯＳドライバー４１を静電気破壊させることなく、ｇｐＰＭＯＳ保護素子４３で静電気サージ電流を流すことができる。
【００６１】
さらに、この実施例では、ｇｐＰＭＯＳ保護素子４３のＮ型基板コンタクト拡散領域６１はｇｐＰＭＯＳ保護素子４３の形成領域を取り囲んで配置されており、さらに、複数の帯状のＰ型ソース拡散領域５５ｓと複数の帯状のＰ型ドレイン拡散領域５５ｄを備え、Ｐ型ドレイン拡散領域５５ｄを最も外側にしてＰ型ソース拡散領域５５ｓとＰ型ドレイン拡散領域５５ｄが短手方向に交互に配置されている。これにより、Ｐ型ソース拡散領域５５ｓとＰ型ドレイン拡散領域５５ｄの配列においてＰ型ソース拡散領域５５ｓが最も外側に配置されている場合に比べて、最も外側の拡散領域とＮ型基板コンタクト拡散領域６１の間隔が同じであってもｇｐＰＭＯＳ保護素子４３の基板抵抗を大きくすることができ、出力ＰＭＯＳドライバー４１に比べてトリガー電圧をより低くすることができる。
【００６２】
図６に示した実施例では、出力ＰＭＯＳドライバー４１はソース領域４５ｓに帯状のＮ型基板コンタクト拡散領域４７と帯状のＰ型ソース拡散領域４９ｓ，４９ｓを備えているが、本発明はこれに限定されるものではなく、出力ＰＭＯＳドライバーにおいてＰ型基板コンタクト拡散領域とＰ型ソース拡散領域が隣接して配置されていればよい。
例えば、図８に示すように、出力ＰＭＯＳドライバー４１において、ソース領域４５ｓに島状のＮ型基板コンタクト拡散領域４７とＰ型ソース拡散領域４９ｓを交互に配置して、Ｎ型基板コンタクト拡散領域４７とＰ型ソース拡散領域４９ｓが隣接して配置されていてもよい。
【００６３】
また、図６に示した実施例では、ｇｐＰＭＯＳ保護素子４３でのＰ型ソース拡散領域５５ｓとＰ型ドレイン拡散領域５５ｄの配列においてＰ型ドレイン拡散領域５５ｄが最も外側に配置されているが、本発明はこれに限定されるものではなく、Ｐ型ソース拡散領域５５ｓとＮ型基板コンタクト拡散領域６１が間隔をもって配置されていればよい。例えば、Ｐ型ソース拡散領域とＰ型ドレイン拡散領域の配列においてＰ型ソース拡散領域が最も外側に配置されていてもよい。
また、Ｎ型基板コンタクト拡散領域６１は環状のものに限定されるものではなく、Ｐ型ソース拡散領域と間隔をもって配置されているのであれば、Ｐ型基板コンタクト拡散領域の形状や位置は問わない。
【００６４】
また、図６及び図８に示した出力ＰＭＯＳドライバー４１において、Ｎ型基板コンタクト拡散領域４７とＰ型ソース拡散領域４９ｓのそれぞれにコンタクトホール６３ｓ又は６３ｐを設けているが、両拡散領域４７，４９ｓにまたがるコンタクトホールを設けてもよい。
【００６５】
上記の実施例では図２及び図７に示したように、オープンドレインタイプの出力端子を示しているが、図９に示すように、図２と図７の構成を組み合わせてＣＭＯＳタイプの保護回路を構成することもできる。
【００６６】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記の実施例では、本発明を構成する入出力端子として出力端子を用いているが、本発明はこれに限定されるものではなく、入力端子であってもよし、信号が入出力される入出力端子であってもよい。
また、上記の実施例ではＰ型シリコン基板を用いているが、Ｎ型シリコン基板を用いることもできる。
【図面の簡単な説明】
【００６７】
【図１】第１態様の一実施例を示す図であり、（Ａ）は出力ＮＭＯＳドライバーの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）はｇｇＮＭＯＳ保護素子の平面図、（Ｄ）は（Ｃ）のＢ−Ｂ位置での断面図である。
【図２】同実施例の回路図である。
【図３】出力ＮＭＯＳドライバーとして、Ｎ型ソース拡散領域とＰ型基板コンタクト拡散領域を隣接して配置したもの（本発明）と、間隔をもって配置したもの（比較例）について、ゲート電圧がＧＮＤ電位のときのＴＬＰ電圧―電流特性を調べた結果を示す図であり、縦軸は電流（Ａ）、横軸は電圧（Ｖ）を示す。
【図４】出力ＮＭＯＳドライバーとして、Ｎ型ソース拡散領域とＰ型基板コンタクト拡散領域を隣接して配置したもの（本発明）と、間隔をもって配置したもの（比較例）について、ゲート電圧が６ＶのときのＴＬＰ電圧―電流特性を調べた結果を示す図であり、縦軸は電流（Ａ）、横軸は電圧（Ｖ）を示す。
【図５】第１態様の他の実施例を示す平面図である。
【図６】第２態様の一実施例を示す図であり、（Ａ）は出力ＰＭＯＳドライバーの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）はｇｐＰＭＯＳ保護素子の平面図、（Ｄ）は（Ｃ）のＢ−Ｂ位置での断面図である。
【図７】同実施例の回路図である。
【図８】第２態様の他の実施例を示す平面図である。
【図９】本発明を適用したＣＭＯＳタイプの出力端子及び保護回路を示す回路図である。
【図１０】一般的なＣＭＯＳタイプの出力端子及び保護回路を示す回路図である。
【図１１】一般的なＮＭＯＳオープンドレインタイプの出力端子及び保護回路を示す回路図である。
【図１２】ローカルクランプとしてのｇｇＮＭＯＳを示す回路図である。
【図１３】ｇｇＮＭＯＳ保護素子のドレインに接続された端子にＧＮＤ線を基準とした正の静電気サージを印加したときのＴＬＰ電圧−電流特性を示す図である。
【図１４】ゲート電圧がＶＤＤ電位近くまで上昇しているときの出力ＮＭＯＳドライバーのＴＬＰ電圧−電流特性を示す図である。
【符号の説明】
【００６８】
１    Ｐ型シリコン基板
２    出力ＮＭＯＳドライバー（ＮＭＯＳスイッチ素子）
３    ｇｇＮＭＯＳ保護素子（ＮＭＯＳ保護素子）
４    ＬＯＣＯＳ酸化膜
５ｓ  ソース領域
５ｄ  ドレイン領域
７    Ｐ型基板コンタクト拡散領域
９ｓ  Ｎ型ソース拡散領域
９ｄ  Ｎ型ドレイン拡散領域
１１    ゲート酸化膜
１３    ゲート
１５ｓ  Ｎ型ソース拡散領域
１５ｄ  Ｎ型ドレイン拡散領域
１９    ゲート
２０    Ｐ型基板コンタクト拡散領域
３１    出力端子（入出力端子）
３３    ＧＮＤ端子
３５    出力端子線
３７    ＧＮＤ線
４１    出力ＰＭＯＳドライバー（ＰＭＯＳスイッチ素子）
４３    ｇｇＰＭＯＳ保護素子（ＰＭＯＳ保護素子）
４５ｓ  ソース領域
４５ｄ  ドレイン領域
４７    Ｎ型基板コンタクト拡散領域
４９ｓ  Ｐ型ソース拡散領域
４９ｄ  Ｐ型ドレイン拡散領域
５３    ゲート
５５ｓ  Ｐ型ソース拡散領域
５５ｄ  Ｐ型ドレイン拡散領域
５９    ゲート
６１    Ｎ型基板コンタクト拡散領域
６９    電源端子
７１    電源線
【図１】
2007096211.tif 000003
【図２】
2007096211.tif 000004
【図３】
2007096211.tif 000005
【図４】
2007096211.tif 000006
【図５】
2007096211.tif 000007
【図６】
2007096211.tif 000008
【図７】
2007096211.tif 000009
【図８】
2007096211.tif 000010
【図９】
2007096211.tif 000011
【図１０】
2007096211.tif 000012
【図１１】
2007096211.tif 000013
【図１２】
2007096211.tif 000014
【図１３】
2007096211.tif 000015
【図１４】
2007096211.tif 000016