(57)【要約】【課題】露光光波長が短くなってもレジストの傾斜・うねり・倒壊等を防止でき、半導体記憶装置の微細化・高集積化に対応できる半導体装置を提供する。【解決手段】ライン状の繰り返しパターンからなる主パターン１００が集積された記憶素子形成領域を有する半導体記憶装置であって、主パターン１００の長手方向に沿った記憶素子形成領域の長辺側外縁部に、記憶素子形成領域とは反対側に突起部１１０ａを有するライン状のダミーパターン１１０が、主パターン１００と平行に形成されている。すなわち、微細化された多数の繰り返しパターンが並列する密集した記憶素子アレイ（メモリセルアレイ）の外縁部に、記憶素子部の占有面積の増加を抑制しつつ、レジストの傾斜・うねり・倒壊等を防止するダミーパターンを配置することが可能となり、半導体記憶装置の高集積化をスムーズに促進することができる。【選択図】図１
2007194492.tif 000002
【特許請求の範囲】
【請求項１】
ライン状の繰り返しパターンからなる主パターンが集積された記憶素子形成領域を有する半導体記憶装置であって、
前記主パターンの長手方向に沿った前記記憶素子形成領域の長辺側外縁部に、前記記憶素子形成領域とは反対側に突起部を有するライン状のダミーパターンが、前記主パターンと平行に形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記記憶素子形成領域に形成された記憶素子は不揮発性であり、複数の前記記憶素子が行列状に配置されることで記憶素子アレイを形成し、前記記憶素子アレイは仮想接地型のコンタクトレス埋め込み拡散ビット線を有する請求項１記載の半導体記憶装置。
【請求項３】
前記主パターンは、前記記憶素子アレイのワード線を構成する請求項２記載の半導体記憶装置。
【請求項４】
前記ダミーパターンにおける前記突起部以外でのライン幅は、前記ワード線のライン幅以下である請求項３記載の半導体記憶装置。
【請求項５】
前記突起部は前記ビット線と外部とを接続するビット線コンタクト領域の周辺において、隣接する前記ビット線間に配置されている請求項２，３または４記載の半導体記憶装置。
【請求項６】
前記突起部は前記ビット線と外部とを接続するビット線コンタクト領域の周辺において、隣接する前記ビット線コンタクト間に配置されている請求項２，３または４記載の半導体記憶装置。
【請求項７】
前記突起部における突出方向の長さは、前記突出方向と同方向の前記ビット線コンタクト領域幅以下である請求項２，３または４記載の半導体記憶装置。
【請求項８】
前記突起部における突出方向の長さと前記突出方向に直交する方向の幅がほぼ等しい請求項１，２，３，４，５，６または７記載の半導体記憶装置。
【請求項９】
前記突起部の平面形状は方形、多角形、円形、楕円形もしくはこれらの各形状を結合した形状である請求項１，２，３，４，５，６，７または８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に、微細化された多数の繰り返しパターンが並列する不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置は、大量のデータを記憶する装置として広く利用されている。半導体記憶装置は、大量の記憶素子を有するため、記憶素子部の配置面積を出来るだけ小さくすることによって高集積化、低コスト化を有利に進めることが可能である。従って、先端の露光技術を使用することが不可欠である。
【０００３】
一般に、半導体記憶装置のパターニングにおいては、パターンに要求される寸法にあわせて露光光の波長として、ｇ線（４３６ｎｍ）からｉ線（３６５ｎｍ）、ＫｒＦエキシマレーザー（２４８ｎｍ）の各波長が用いられてきた。しかし、１３０ｎｍより細いパターンの露光はＫｒＦの波長では不可能であり、近年の更に微細なパターンを露光する要求に応えるための光源としてＡｒＦエキシマレーザー（波長１９４ｎｍ）等が用いられようとしている。
【０００４】
しかしながら、露光光波長が短くなるに従い、様々な課題が発生し、それに対する対策が必要となっている。その課題の一つとして、レジストの傾斜・うねり・倒壊の問題がある。上記したような大量のデータを記憶する装置として広く利用されている不揮発性半導体記憶装置においては、微細化された多数の繰り返しパターンが並列するため、特にこの問題が顕著となる。とりわけ、仮想接地型のコンタクトレス埋め込み拡散ビット線を有する不揮発性半導体記憶装置では記憶素子を極めて高密度に形成できるため、その高集積化を達成するために他の構成の不揮発性半導体記憶装置以上に微細化が求められる。その結果、上記の問題が他の構成の不揮発性半導体記憶装置以上に大きな課題となる。
【０００５】
従来のレジストでは、エッチング耐性を持つ材料としてノボラック等のベンゼン環系樹脂を使用してきたが、この樹脂はＡｒＦの波長帯において強い吸収を持つため、ＡｒＦレジストではアクリル系樹脂が使用されていることが多い。しかし、ＡｒＦレジストとしてはベンゼン環系のような強度の強い樹脂が使えないため、ＡｒＦレジストの強度は従来のレジストと比較して弱く、レジストパターンが露光後の現像時に傾斜したり倒壊したりすることがある。
【０００６】
また、現像後には良好なレジスト形状であっても、エッチング中にレジストパターンが倒れることや傾斜すること、もしくはうねりを生じる場合があるという問題点を有していた。また、レジストの厚さとパターン幅のアスペクト比についても、ＫｒＦレジストでは３程度のアスペクト比にて使用されていたが、ＡｒＦレジストでは４程度のアスペクト比で使用されることが多く、この点においてもＡｒＦレジストはＫｒＦレジストより傾斜もしくは倒壊しやすい。更に、レジストパターンの傾斜・うねり・倒壊は、片側の開口面積が広いパターンに顕著に発生する。即ち、不揮発性半導体記憶装置のような微細化された多数の繰り返しパターンが並列する記憶素子部のパターンと記憶素子の駆動のためのランダムな論理回路を構成するパターンを有する場合に、特にこのレジストパターンの傾斜・うねり・倒壊が顕著な問題として現れる。前述の様に仮想接地型のコンタクトレス埋め込み拡散ビット線を有する不揮発性半導体記憶装置では記憶素子アレイを極めて高密度に形成するため、上記の問題が他の構成の不揮発性半導体記憶装置以上に大きな課題となる。
【０００７】
このレジストパターンの傾斜・うねり・倒壊を抑制するために様々な手法が考案されている。
【０００８】
図４は、レジストパターンの傾斜・うねり・倒壊を抑制するための対策例を図示したものである。図４（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。ここでは、記憶素子部に相当する主パターン１００の長手方向もしくは周囲の外縁部にダミーパターン１１０を有することを特徴としている。また、そのダミーパターン１１０の断面アスペクト比を小さくすること、即ちダミーパターン１１０のパターン幅を太くすることによって倒れを防いでいる（例えば、特許文献１、２参照）。
【特許文献１】特許第３２０６１２３号
【特許文献２】米国特許  ６７０７０７８
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記の従来技術はダミーパターンを有するために記憶素子部の占める面積が増大してしまい、半導体記憶装置の微細化・高集積化を妨げるという課題を有する。
【００１０】
具体的に、図５にダミーパターンを挿入する前の従来の不揮発性半導体記憶装置の記憶素子部のレイアウトを示す。これに対して、ダミーパターンを入れた従来技術を適用したレイアウトを図６に示す。図５および図６において、１０はワード線パターン、１１はダミーパターン、２０は素子分離領域、３０はビット線パターン、３１はビット線コンタクト領域である。図５と図６を比べて明らかなように、ダミーパターン１１を挿入したことにより記憶素子部の占める面積が増大することが確認出来る。
【００１１】
さらに、上述したように露光光の波長が短くなるに従い、レジストの強度が弱くなるため、傾斜・うねり・倒壊を起こさないダミーパターンの断面アスペクト比の値は、露光光の波長が短くなるほど小さな値を必要とする。つまり、微細化が進行するほどダミーパターンに必要な幅は増大する傾向にあり、それによる記憶素子部面積の増大は顕著になる。即ち、微細化を進行させたにもかかわらずダミーパターンによる面積の損失が大きくなり、高集積化に対して損失を与えてしまう。
【００１２】
したがって、本発明の目的は、上記課題に鑑みてなされたものであり、露光光波長が短くなってもレジストの傾斜・うねり・倒壊等を防止でき、半導体記憶装置の微細化・高集積化に対応できる半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明の請求項１記載の半導体記憶装置は、ライン状の繰り返しパターンからなる主パターンが集積された記憶素子形成領域を有する半導体記憶装置であって、主パターンの長手方向に沿った記憶素子形成領域の長辺側外縁部に、記憶素子形成領域とは反対側に突起部を有するライン状のダミーパターンが、主パターンと平行に形成されている。
【００１４】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、記憶素子形成領域に形成された記憶素子は不揮発性であり、複数の記憶素子が行列状に配置されることで記憶素子アレイを形成し、記憶素子アレイは仮想接地型のコンタクトレス埋め込み拡散ビット線を有する。
【００１５】
請求項３記載の半導体記憶装置は、請求項２記載の半導体記憶装置において、主パターンは、記憶素子アレイのワード線を構成する。
【００１６】
請求項４記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、ダミーパターンにおける突起部以外でのライン幅は、ワード線のライン幅以下である。
【００１７】
請求項５記載の半導体記憶装置は、請求項２，３または４記載の半導体記憶装置において、突起部はビット線と外部とを接続するビット線コンタクト領域の周辺において、隣接するビット線間に配置されている。
【００１８】
請求項６記載の半導体記憶装置は、請求項２，３または４記載の半導体記憶装置において、突起部はビット線と外部とを接続するビット線コンタクト領域の周辺において、隣接するビット線コンタクト間に配置されている。
【００１９】
請求項７記載の半導体記憶装置は、請求項２，３または４記載の半導体記憶装置において、突起部における突出方向の長さは、突出方向と同方向のビット線コンタクト領域幅以下である。
【００２０】
請求項８記載の半導体記憶装置は、請求項１，２，３，４，５，６または７記載の半導体記憶装置において、突起部における突出方向の長さと突出方向に直交する方向の幅がほぼ等しい。
【００２１】
請求項９記載の半導体記憶装置は、請求項１，２，３，４，５，６，７または８記載の半導体記憶装置において、突起部の平面形状は方形、多角形、円形、楕円形もしくはこれらの各形状を結合した形状である。
【発明の効果】
【００２２】
本発明の請求項１記載の半導体記憶装置によれば、主パターンの長手方向に沿った記憶素子形成領域の長辺側外縁部に、記憶素子形成領域とは反対側に突起部を有するライン状のダミーパターンが、主パターンと平行に形成されているので、微細化された多数の繰り返しパターンが並列する密集した記憶素子アレイ（メモリセルアレイ）の外縁部に、記憶素子部の占有面積の増加を抑制しつつ、レジストの傾斜・うねり・倒壊等を防止するダミーパターンを配置することが可能となり、半導体記憶装置の高集積化をスムーズに促進することができる。すなわち、ダミーパターンに突起部が存在することにより、局所的にパターンのアスペクト比を低くすることが可能であり、レジストの傾斜・うねり・倒壊等を発生させる応力集中に対する耐性を増加させることができる。
【００２３】
請求項２では、請求項１記載の半導体記憶装置において、記憶素子形成領域に形成された記憶素子は不揮発性であり、複数の記憶素子が行列状に配置されることで記憶素子アレイを形成し、記憶素子アレイは仮想接地型のコンタクトレス埋め込み拡散ビット線を有することが好ましい。不揮発性半導体記憶装置においては、微細化された多数の繰り返しパターンが並列し、とりわけ仮想接地型コンタクトレス埋め込み拡散ビット線を有する不揮発性半導体記憶装置ではさらに微細化が求められるため、レジストの傾斜・うねり・倒壊等の問題が顕著となるからである。
【００２４】
請求項３では、請求項２記載の半導体記憶装置において、主パターンは、記憶素子アレイのワード線を構成することが好ましい。この場合、ワード線パターンのダミーパターンを挿入する。
【００２５】
請求項４では、請求項３記載の半導体記憶装置において、ダミーパターンにおける突起部以外でのライン幅は、ワード線のライン幅以下であることが好ましい。これによりダミーパターンの挿入による記憶素子部の占める面積の増大を抑制することができる。
【００２６】
請求項５では、請求項２，３または４記載の半導体記憶装置において、突起部はビット線と外部とを接続するビット線コンタクト領域の周辺において、隣接するビット線間に配置されていることが好ましく、請求項６では隣接するビット線コンタクト間に配置されていることが好ましい。元々必要な埋め込みビット線のビット線コンタクト領域の周辺に突起部を形成することが可能となる。従って、ダミーパターンを新たに配置する領域と埋め込みビット線のビット線コンタクト領域を重ねて持つ事が可能であるため、ダミーパターン配置による面積増大を抑制できる。
【００２７】
請求項７では、請求項２，３または４記載の半導体記憶装置において、突起部における突出方向の長さは、突出方向と同方向のビット線コンタクト領域幅以下であることが好ましい。突起部がビット線コンタクト領域より突出することがなく、ダミーパターン配置による面積増大を抑制できる。
【００２８】
請求項８では、請求項１，２，３，４，５，６または７記載の半導体記憶装置において、突起部における突出方向の長さと突出方向に直交する方向の幅がほぼ等しいことが好ましい。これによりダミーパターンの突起部をパターン化しやすい。
【００２９】
請求項９では、請求項１，２，３，４，５，６，７または８記載の半導体記憶装置において、突起部の平面形状は方形、多角形、円形、楕円形もしくはこれらの各形状を結合した形状であることが好ましい。ただし、パターン化しやすさを考慮すれば、方形および方形が結合した形状が好ましい。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態に係る半導体記憶装置について、図１〜図３に基づいて説明する。なお、本実施形態に係る半導体記憶装置は、仮想接地型のコンタクトレス埋め込み拡散ビット線を有する不揮発性半導体記憶装置を一例として挙げている。
【００３１】
図１（ａ）は本発明の実施形態におけるダミーパターンを配置した記憶素子形成領域の平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。図１に示すように、ライン状の繰り返しパターンからなる主パターン１００が集積された記憶素子形成領域を有し、主パターン１００の長手方向に沿った記憶素子形成領域の長辺側外縁部に、記憶素子形成領域とは反対側に突起部１１０ａを有するライン状のダミーパターン１１０が、主パターン１００と平行に形成されている。
【００３２】
本実施形態の特徴は、ライン状パターンを有する回路パターン（主パターン）のラインの長辺方向の外縁領域にライン状のダミーパターンが挿入されており、そのライン状のダミーパターンが外側に突起している部位を有する形状を持つことである。
【００３３】
本実施形態に係る不揮発性半導体記憶装置におけるワード線パターンのダミーパターンを挿入する前のレイアウトの一例は、従来技術に示した図５と同様である。図２はワード線パターンのダミーパターンを挿入した後のレイアウトの一例を示している。
【００３４】
図２および図５では、１０は記憶素子のワード線となるラインパターン、１１はそのダミーパターン、２０は素子分離領域、３０は記憶素子の埋め込み拡散ビット線となる領域を形成するためのパターン、３１は上記ビット線と上層配線との接続孔を形成するための領域を、それぞれ示している。
【００３５】
なお、図２および図５では不揮発性半導体記憶装置の記憶素子となる回路パターンのみを図示しているが、実際の不揮発性半導体記憶装置においては、チップ上に論理回路もしくは別のＲＡＭまたはＲＯＭ等の記憶回路となるパターンが搭載されていてもよい。
【００３６】
図２に示すダミーパターン１１は、不揮発性半導体記憶装置の記憶素子部の主ラインパターン１０の長辺方向の外縁部に、主ラインパターン１０の長辺方向と平行するように構成されている。また、このダミーパターン１１は、素子分離領域２０上における埋め込み拡散ビット線と上層配線との接続孔を配置するビット線コンタクト領域３１の周辺に、隣接する接続孔同士の間にダミーパターン１１の突起部１１ａが記憶素子部の主ラインパターン１０と反対側に位置するように構成されている。さらに、１つのダミーパターン１１には突起部が周期的に形成される。
【００３７】
パターンの傾斜・うねり・倒壊は、レジスト自体の強度とエッチング時に側壁に堆積する反応性生成物による応力集中及びエッチング時における加熱によってレジストが収縮する際に発生する応力集中が重なり合って発生する。
【００３８】
このダミーパターン１１に突起部１１ａが存在する事により、局所的にパターンのアスペクト比を低くする事が可能であり、上記応力集中に対する耐性を増加させる事が出来る。
【００３９】
また、仮想接地型コンタクトレス埋め込み拡散ビット線を有する不揮発性半導体記憶装置にこのダミーパターン１１を適用した場合、元々必要な埋め込みビット線のビット線コンタクト領域上に突起部１１ａを形成することが可能である。この場合、ビット線コンタクト領域３１の周辺において、突起部１１ａは隣接するビット線間に配置されていてもよく、また隣接するビット線コンタクト間に配置されていてもよい。従って、ダミーパターン１１を新たに配置する領域と埋め込みビット線のビット線コンタクト領域３１を重ねて持つ事が可能であるため、ダミーパターン配置による面積増大を抑制できる。
【００４０】
従ってこのような形状、位置関係にてダミーパターン１１を構成することにより、現像時やエッチング時においてレジストパターンが倒れることを防ぐことができると共にダミーパターンの挿入による面積の増大を抑制することができる。
【００４１】
なお、本実施形態の不揮発性半導体記憶装置においては、突起部以外のダミーパターン幅２００は、主パターン１０の幅と同一幅としているがこれに限られない。突起部の形状、大きさあるいは突起部同士の間隔によって、パターン倒壊に対する耐性が変化するため、条件を最適化すれば突起部以外のダミーパターンの幅２００を主パターン１０の幅よりも細くすることが可能である。勿論、突起部以外のダミーパターン幅２００を、主パターン１０の幅より太くしても差し支えはない。
【００４２】
また、本実施形態の不揮発性半導体記憶装置においては、突起部幅２０２と突起部長２０１の比は１：１が好ましいが、突起部幅２０２が長くても突起部長２０１の方が長くても差し支えない。但し、突起部幅２０２は埋め込みビット線のビット線コンタクト領域の間隔の値以下である事が望ましく、突起部長２０１は埋め込みビット線のビット線コンタクト領域の幅の値以下である事が望ましい。なお、突起部長とは突起部における突出方向の長さであり、ビット線コンタクト領域の幅とは突起部の突出方向と同方向の幅である。
【００４３】
さらに、ダミーパターンの突起部の平面形状も、特に限定されず、方形、多角形、円形、楕円形もしくはこれらの各形状を結合した形状等が挙げられる。ただし、パターン化しやすさを考慮すれば、方形および方形が結合した形状が好ましい。
【００４４】
これらの突起部の平面形状の一例を図３に示す。同図（ａ）には、方形の例（正方形、横長、縦長の３種類）が示され、同図（ｂ）には、多角形の例（三角形、五角形の２種類）が示され、同図（ｃ）には円・楕円形の例（半円、半楕円横長、半楕円縦長）が示され、同図（ｄ）には任意の平面図形の組み合わせの例（方形同士の組み合わせ、方形と多角形の組み合わせ、方形と円形の組み合わせ）が示されている。
【００４５】
なお、これらの形状はマスク露光用レチクル面上にて構成される形状であり、ステッパー等にてウェハ上に露光された際には、近接効果によってパターンの端の形状が直線状から曲線状に変化する。しかしながら、本発明の効果はパターン端の形状変化が発生しても同等の効果を奏する。
【００４６】
更に、本実施形態においては、レジスト膜の材料にＡｒＦエキシマレーザー感光用レジストを用いたが、これに限られるものではない。すなわち、ＡｒＦエキシマレーザー光かまたはそれよりも短い波長を持つ露光光に感光するレジスト材料であっても、同等の効果を得ることができる。具体的には、ノボラック等のベンゼン環系樹脂を含まないレジスト材料や、線幅が１３０ｎｍよりも小さいパターンを形成するためのレジスト材料であって、ＡｒＦエキシマレーザー感光用のレジスト材料と同程度以下の強度を持つレジスト材料の場合であっても、この形状を持つことによって同等の効果を奏する。
【００４７】
なお、本実施形態においては不揮発性半導体記憶装置を一例として挙げて説明したが、これに限定されるものではなく、微細化された多数の繰り返しパターンが並列する半導体記憶装置であれば、揮発性半導体記憶装置であっても同様に成立するものである。
【産業上の利用可能性】
【００４８】
本発明に係る半導体記憶装置は、半導体記憶装置の微細化・高集積化に対応でき、より記憶素子領域部の占める面積を小さくすることを実現できるものであり、特に非導電性の電荷捕獲層を記憶素子に用いる仮想接地型のコンタクトレス埋め込み拡散ビット線を有する不揮発性半導体記憶装置に有用である。
【図面の簡単な説明】
【００４９】
【図１】（ａ）は本発明の実施形態におけるダミーパターンを配置した記憶素子形成領域の平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。
【図２】本発明の実施形態に係るワード線ダミーパターンの形状及び挿入後の記憶素子部レイアウトを示す説明図である。
【図３】本発明の実施形態におけるダミーパターンの突起部形状の例を示す図である。
【図４】（ａ）は従来例におけるダミーパターンを配置した記憶素子形成領域の平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。
【図５】ダミーパターン挿入前の記憶素子部レイアウトを示す説明図である。
【図６】従来例に係るワード線ダミーパターンの形状及び挿入後の記憶素子部レイアウトを示す説明図である。
【符号の説明】
【００５０】
１０  ワード線パターン
１１  ワード線ダミーパターン
２０  素子分離領域
３０  ビット線パターン
３１  ビット線コンタクト領域
１００  主パターン
１１０  主パターンに対するダミーパターン
２００  ダミーパターン幅
２０１  突起部長
２０２  突起部幅
【図１】
2007194492.tif 000003
【図２】
2007194492.tif 000004
【図３】
2007194492.tif 000005
【図４】
2007194492.tif 000006
【図５】
2007194492.tif 000007
【図６】
2007194492.tif 000008