(57)【要約】【目的】活性領域より先に表面耐圧構造部で、ブレークダウンを起こす臨界電界に到達することを防止すると共に、チップ全面積に占める表面耐圧構造部の面積比率を小さくできる半導体装置の提供。【構成】半導体基板が、少なくとも空乏層の拡がりを抑制するｎ型高濃度層とｎ型低濃度のドリフト層と、該ドリフト層との間にｐｎ主接合を形成するｐ型高濃度層をこの順に備え、基板の厚さ方向に有効電流の流れる活性領域と、該活性領域の外周で、前記ｎ型高濃度層側の半導体基板表面から前記ｐｎ主接合をポジベベル角度に切断し、前記基板を貫通して分離させる傾斜溝を備える半導体装置において、前記傾斜溝の前記ｎ型ドリフト層の側壁面に沿って、前記ｎ型ドリフト層の不純物濃度より低いｎ型表面領域が形成されている半導体装置とする。【選択図】        図１
2007208075.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板が、一導電型高不純物濃度層と、一導電型低不純物濃度のドリフト層と、該ドリフト層との間にｐｎ主接合を形成する他導電型高不純物濃度層をこの順に備え、前記半導体基板の厚さ方向に有効電流の流れる活性領域と、該活性領域の外周を取り囲む接合終端構造とを有する半導体装置において、
前記接合終端構造が、
前記他導電型高不純物濃度層から一導電型高不純物濃度層に至り、前記一導電型高不純物濃度層の主面とポジベベル角をなす側壁と、
該側壁に沿い、前記一導電型高不純物濃度層と他導電型高不純物濃度層を繋ぎ、前記一導電型高不純物濃度層の不純物濃度及び他導電型高不純物濃度層の不純物濃度より低く、前記一導電型ドリフト層の不純物濃度より高い不純物濃度を有する一導電型表面領域と、
を備えることを特徴とする半導体装置。
【請求項２】
前記一導電型高不純物濃度層と前記側壁のなす角が３０度以上８５度以下であることを特微とする請求項１に記載の半導体装置。
【請求項３】
前記一導電型高不純物濃度層と前記側壁のなす角が約５４度であり、前記表面領域における不純物のドーズ量が６．２×１０１１ｃｍ−２以上１．４×１０１２ｃｍ−２以下の範囲であることを特微とする請求項２に記載の半導体装置。
【請求項４】
前記表面領域が不純物イオン注入によって形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記不純物イオン注入が前記一導電型高不純物濃度層の主面に対して垂直になされることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記一導電型高不純物濃度層と前記側壁のなす角が約８５度であり、前記表面領域における不純物のドーズ量が５．０×１０１２ｃｍ−２以下であることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記表面領域が不純物イオン注入によって形成されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記不純物イオン注入が前記一導電型高不純物濃度層の主面に対して垂直になされることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記一導電型高不純物濃度層と前記側壁のなす角が約３０度であり、前記表面領域における不純物のドーズ量が５．０×１０１１ｃｍ−２以上１．６×１０１２ｃｍ−２以下の範囲であることを特徴とする請求項２に記載の半導体装置。
【請求項１０】
前記表面領域が不純物イオン注入によって形成されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記不純物イオン注入が前記一導電型高不純物濃度層の主面に対して垂直になされることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記不純物イオン注入におけるドーズ量が、５．０×１０１１ｃｍ−２乃至１．６×１０１２ｃｍ−２の範囲であることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記側壁上にパシベーション膜が形成されていることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記パシベーション膜がシリコン酸化膜を含む絶縁膜であることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記シリコン酸化膜が塗布により形成されるシリコン酸化膜を含むことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
半導体装置がＭＯＳＦＥＴであることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１７】
前記ドリフト層に、一導電型高不純物濃度層の主面に垂直で、相互に繰り返し隣接して並列状態の細条一導電型領域と細条他導電型仕切り領域を含む超接合構造を備えることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
半導体装置がダイオードであることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１９】
半導体装置がＩＧＢＴであることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力変換装置などに主として使用されるパワー半導体装置に関する。さらに詳しくは、ダイオード、ＢＪＴ、超接合型ＭＯＳＦＥＴ、ＩＧＢＴ等の接合終端構造に関する。
【背景技術】
【０００２】
一枚の半導体ウエハ内に多数の半導体装置を形成するダイオード、ＢＪＴ、超接合型ＭＯＳＦＥＴ、ＩＧＢＴ等では、その耐圧構造として、ｐｎ接合終端を半導体ウエハの主面と交差させ、その交差表面を絶縁膜などのパッシベーション膜で被覆して保護するプレーナ型の接合終端構造が多く採用されている。
【０００３】
プレーナ型の耐圧構造は、通常、半導体装置の中央部に位置する活性領域の外周に配置され、活性領域に対応する平面状のｐｎ接合面の外周に連続して延びる曲面状ｐｎ接合面を含む接合終端構造を有している。この曲面状のｐｎ接合面を有するプレーナ型の耐圧構造ではｐｎ主接合に逆方向電圧が印加されると、活性領域内の平面状の接合面下に比べて、曲面状接合面下において電界集中による高電界部分が発生し易い。そのため、何の対策もないと、平面接合における設計耐圧より低い印加電圧によって、曲面状接合面下の領域で、半導体結晶で決まるブレークダウンの臨界電界強度に到達してしまうので、低耐圧となる。
【０００４】
その対策として、従来、図２１に示す半導体装置の最外周部のプレーナ型接合終端構造の断面図のように、フローティングガードリング構造１３１、フィールドプレート構造１３２や図示しない後述のリサーフ構造（特許文献１参照）等またはそれらを組み合わせた耐圧構造を設けることにより曲面状接合面下における電界集中を緩和して耐圧を改善してきた。一般的に前記プレーナ型半導体基板の耐圧構造１２１の表面は活性領域１１０表面と同一表面にあって、活性領域１１０の外周に形成されることが多い。さらに耐圧構造に必要な、半導体基板表面における幅は耐圧が高くなると共に広くなる。したがって、特に高耐圧半導体基板（チップ）では、その全面積に占める耐圧構造の面積比率は、小面積のチップほど相対的に大きくなり、電気特性的にも価格的にも不利となる。
【０００５】
図２２に、従来のトレンチを有する耐圧構造（接合終端構造）の半導体装置の最外周部の断面図を示す。この半導体装置はｎ＋＋型半導体基板１１１上にｐ−型のエピタキシャル層１１２を設けることにより形成されるｐｎ主接合１１７を有する。この半導体ウエハ１５０では、主面から、前記ｐｎ主接合１１７より深い傾斜溝（トレンチ）１１５が気相または液相エッチングなどによるトレンチ形成技術により形成される。前記傾斜溝１１５の内表面には、ｐ−型ドリフト層１１２（前記エピタキシャル層１１２）に一面で接し、このｐ−型ドリフト層１１２におけるドーズ量の１０倍以上のドーズ量を有するｎ＋型のトレンチ内表面層１１４が形成される。その結果、このトレンチ内表面層１１４はｐ−型ドリフト層１１２の両主面に形成されているｎ＋＋型半導体基板１１１とｎ＋型層１１３を同一導電型で繋ぐことになる。このｐｎ主接合１１７へ逆バイアスが印加されると、ｐ−型ドリフト層１１２側に形成される空乏層の終端部はドリフト層１１２の主面に延び、この主面で酸化膜などの保護膜（図示せず）により保護されて耐圧が維持されることになる。この耐圧構造でも高耐圧にするためには、主面における幅（距離）１１６を広くする必要がある。幅１１６が広くなるとその分、有効な活性領域面積が小さくなるので、前述と同様に、小面積チップほど電流容量およびコスト的に不利となる。
【０００６】
このようにトレンチを利用して空乏層終端部をドリフト層から基板の主面へ延ばすプレーナ型耐圧構造は既によく知られている（特許文献２）。同様な構造の記載は他の特許文献にもある（たとえば特許文献３および該文献記載の図１５（ｃ）または図２４を参照）。しかし、いずれの構造もチップ全面積に占める耐圧構造の表面の面積比率に関する前述の問題点を改善していない。
【０００７】
特許文献４には、前記面積比率を改善している従来技術が示されている。図２３に特許文献４に記載の半導体装置（ダイオード）を転載して示す。このデバイスは、Ｐ＋アノード領域６０４とＮ−ドリフト層６０１間のｐｎ主接合６００に対してネガベベル方向となる角度の接合終端部をトレンチ６０５内表面に備える非プレーナ型半導体装置であり、メサ型半導体装置の一種である。ｐｎ主接合６００に対する逆バアイス（カソード電極６０９を正、アノード電極６０８を負）時の空乏層終端部が半導体ウエハの主面に伸びることがなく、トレンチ６０５内のみに拡がる。このように、トレンチ６０５内表面に沿ってＰ＋アノード領域６０４から延びるＰ―表面領域６０６を形成する一種のリサーフ構造により、前記Ｐ―表面領域６０６における空乏層の延びを制御してトレンチ６０５内表面における電界集中を緩和して耐圧の低下を抑制すると共に、チップ全面積に対する耐圧構造の面積比率を改善している。
【特許文献１】特開平６−３３４１８８号公報
【特許文献２】特開平２−２２８６９号公報
【特許文献３】特開２００１−１８５７２７号公報
【特許文献４】特開２００５−１３６０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、超接合ＭＯＳＦＥＴや、ＩＧＢＴ、ダイオード等の比較的高比抵抗のドリフト層（特に、その平均不純物濃度がイントリンシックに近く、チャージバランス近傍の超接合構造）に前記図２３に示す耐圧構造を適用する場合には、Ｎ−ドリフト層６０１とＮ＋＋層６０２界面において電界強度が強くなりやすい。その結果、前記特許文献４に記載の半導体装置（図２３）は低耐圧でブレークダウンを起こし、十分な耐圧を確保しにくい場合があった。
【０００９】
以下、この点について説明する。図２４は、前記図２３におけるＢ−Ｂ’線に沿った距離（Ｄｉｓｔａｎｃｅ）を横軸、電界強度（Ｅｌｅｃｔｒｉｃ  Ｆｉｅｌｄ）を縦軸に取り、逆バイアス電圧を印加した場合の前記Ｂ−Ｂ’線上における電界強度分布を示す図である。図中、「ｎ＋＋」の表記は図２３におけるＮ＋＋層６０２を、「ｎ−」の表記は図２３におけるＮ−ドリフト６０１を夫々表す。「ＳＪ」は超接合構造を示す。図２４中、点線で示すＴｙｐｅ−１は、低比抵抗ドリフト層の場合の、Ｎ−ドリフト層６０１または超接合構造（以下「ＳＪ」ともいう）からＮ＋＋層６０２にかけての電界強度分布を示している。Ｔｙｐｅ−２は高比抵抗ドリフト層の場合を表す。この図中、前記いずれのドリフト層の場合でも、矢印で示すｉｎｔｅｒｆａｃｅの部分、すなわち、Ｎ−ドリフト層６０１とＮ＋＋層６０２界面の表面（トレンチ内の表面）において電界強度が大きくなり、半導体結晶の臨界電界強度（縦軸のＥ（ｃｒｉｔ．）で示す）にほぼ達することが分かる。このように図２３に示す構造では、設計耐圧を充分に確保できない場合があった。
【００１０】
本発明は、以上述べた点に鑑みてなされたものであり、半導体装置内の電界強度が活性領域より先に耐圧構造（以下「接合終端構造」ともいう）でブレークダウンを起こす臨界電界強度に到達することを防止すると共に、チップ全面積に占める接合終端構造の面積比率を小さくできる半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１１】
特許請求の範囲の請求項１記載の発明によれば、半導体基板が、ｎ型高不純物濃度層と、ｎ型低不純物濃度のドリフト層と、該ドリフト層との間にｐｎ主接合を形成するｐ型高不純物濃度層をこの順に備え、前記半導体基板の厚さ方向に有効電流の流れる活性領域と、該活性領域の外周を取り囲む接合終端構造とを有する半導体装置において、前記接合終端構造が、前記ｐ型高不純物濃度層からｎ型高不純物濃度層に至り、前記ｎ型高不純物濃度層の主面とポジベベル角をなす側壁と、該側壁に沿い、前記ｎ型高不純物濃度層とｐ型高不純物濃度層を繋ぎ、前記ｎ型高不純物濃度層の不純物濃度及びｐ型高不純物濃度層の不純物濃度より低く、前記ｎ型ドリフト層の不純物濃度より高い不純物濃度を有するｎ型表面領域と、を備える半導体装置により、前記本発明の目的は達成される。
【００１２】
特許請求の範囲の請求項２記載の発明によれば、前記ｎ型高不純物濃度層と前記側壁のなす角が３０度以上８５度以下である特許請求の範囲の請求項１に記載の半導体装置とすることが好ましい。
【００１３】
特許請求の範囲の請求項３記載の発明によれば、前記ｎ型の高不純物濃度層と前記側壁のなす角が約５４度であり、前記表面領域における不純物のドーズ量が６．２×１０１１ｃｍ−２以上１．４×１０１２ｃｍ−２以下の範囲である特許請求の範囲の請求項２に記載の半導体装置とすることが好適である。
【００１４】
特許請求の範囲の請求項４記載の発明によれば、前記表面領域が不純物イオン注入によって形成される特許請求の範囲の請求項３に記載の半導体装置とすることが好適である。
【００１５】
特許請求の範囲の請求項５記載の発明によれば、前記不純物イオン注入がｎ型高不純物濃度層の主面に対して垂直になされる特許請求の範囲の請求項４に記載の半導体装置とすることが望ましい。
【００１６】
特許請求の範囲の請求項６記載の発明によれば、前記ｎ型高不純物濃度層と前記側壁のなす角が約８５度であり、前記表面領域における不純物のドーズ量が５．０×１０１２ｃｍ−２以下である特許請求の範囲の請求項２に記載の半導体装置とすることが好適である。
【００１７】
特許請求の範囲の請求項７記載の発明によれば、前記表面領域が不純物イオン注入によって形成される特許請求の範囲の請求項６に記載の半導体装置とすることが望ましい。
【００１８】
特許請求の範囲の請求項８記載の発明によれば、前記不純物イオン注入がｎ型高不純物濃度層の主面に対して垂直になされる特許請求の範囲の請求項７に記載の半導体装置とすることがより好ましい。
【００１９】
特許請求の範囲の請求項９記載の発明によれば、前記ｎ型高不純物濃度層と前記側壁のなす角が約３０度であり、前記表面領域における不純物のドーズ量が５．０×１０１１ｃｍ−２以上１．６×１０１２ｃｍ−２以下の範囲である特許請求の範囲の請求項２に記載の半導体装置とすることも好適である。
【００２０】
特許請求の範囲の請求項１０記載の発明によれば、前記表面領域が不純物イオン注入によって形成されること特許請求の範囲の請求項９に記載の半導体装置が望ましい。
【００２１】
特許請求の範囲の請求項１１記載の発明によれば、前記不純物イオン注入がｎ型高不純物濃度層の主面に対して垂直になされる特許請求の範囲の請求項１０に記載の半導体装置がより好ましい。
【００２２】
特許請求の範囲の請求項１２記載の発明によれば、前記不純物イオン注入におけるドーズ量が、５．０×１０１１ｃｍ−２乃至１．６×１０１２ｃｍ−２の範囲である特許請求の範囲の請求項１乃至１１のいずれか一項に記載の半導体装置とすることも好適である。
【００２３】
特許請求の範囲の請求項１３記載の発明によれば、前記側壁上にパシベーション膜が形成されている特許請求の範囲の請求項１乃至１２のいずれか一項に記載の半導体装置とすることが望ましい。
【００２４】
特許請求の範囲の請求項１４記載の発明によれば、前記パシベーション膜がシリコン酸化膜を含む絶縁膜である特許請求の範囲の請求項１３に記載の半導体装置とすることがより望ましい。
【００２５】
特許請求の範囲の請求項１５記載の発明によれば、シリコン酸化膜が塗布により形成されるシリコン酸化膜を含む特許請求の範囲の請求項１４に記載の半導体装置とすることがいっそう望ましい。
【００２６】
特許請求の範囲の請求項１６記載の発明によれば、半導体装置がＭＯＳＦＥＴである特許請求の範囲の請求項１乃至１１のいずれか一項に記載の半導体装置としてもよい。
【００２７】
特許請求の範囲の請求項１７記載の発明によれば、前記ドリフト層に、ｎ型高不純物濃度層の主面に垂直で、相互に繰り返し隣接して並列状態の細条ｎ型領域と細条ｐ型仕切り領域を含む超接合構造を備える特許請求の範囲の請求項１６に記載の半導体装置とすることが好ましい。
【００２８】
特許請求の範囲の請求項１８記載の発明によれば、半導体装置がダイオードである特許請求の範囲の請求項１乃至１１のいずれか一項に記載の半導体装置が好適である。
【００２９】
特許請求の範囲の請求項１９記載の本発明によれば、半導体装置がＩＧＢＴである特許請求の範囲の請求項１乃至１１のいずれか一項に記載の半導体装置も好適である。
【００３０】
なお、本発明では前記ｐ型とｎ型とを適宜入れ替えた層構成の半導体装置とすることができる。
【００３１】
また、本発明においてｎ型高不純物濃度層の主面と側壁がポジベベル角をなすとは、ｎ型高不純物濃度層の主面の面積がｐ型高不純物濃度層の主面の面積より小さくなるよう側壁が形成されている半導体装置の形状をいうものであり、言い換えれば、ｎ型高不純物濃度層の主面と側壁の挟む、半導体装置側の角度が９０度より大きく１８０度より小さい形状をいうものである。
【００３２】
また、前記ドリフト層に、相互に繰り返し隣接して並列状態の細条ｎ型領域と細条ｐ型仕切り領域を含む超接合構造を備える場合、超接合構造の平均不純物濃度、すなわち、細条ｎ型領域と細条ｐ型仕切り領域に含まれる各不純物濃度の平均値をドリフト層の不純物濃度と考えればよい。
【発明の効果】
【００３３】
本発明によれば、半導体装置内の電界強度が活性領域より先に接合終端構造内でブレークダウンを起こす臨界電界強度に到達することを防止すると共に、チップ全面積に占める耐圧構造の面積比率の小さい半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３４】
本発明にかかる実施例について、図面を用いて詳細に説明する。本発明は以下説明する実施例のみに限定されるものではない。なお、本明細書および添付図面においては、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および−は、それぞれ隣接する領域と比べて相対的に不純物濃度が高いまたは低いことを、＋＋はさらに濃度が高いことを意味する。
【実施例１】
【００３５】
本実施例では、耐圧６００Ｖの超接合ＭＯＳＦＥＴを取り上げ、本発明に係わる接合終端構造を中心に製造方法を含めて説明する。それ以外の層構造の形成方法についてはよく知られた製造方法を利用できるので、簡略に説明する。
【００３６】
図１は本発明にかかる接合終端構造における電界強度分布を示す図、図２〜図４は本実施例にかかる超接合ＭＯＳＦＥＴの製造工程を示す接合終端構造付近の要部断面図、図５は本実施例にかかる接合終端構造の断面図（ａ）と接合終端構造における等電位線（ｂ）を示す要部断面図である。
【００３７】
まず、充分に高い不純物濃度を有するｎ＋＋型Ｓｉ半導体基板１、言い換えると、充分に低抵抗のｎ型Ｓｉ基板を用意する。図２（ａ）に示すように、該基板１上に、その主面に垂直な方向であって、相互に並列に５μｍピッチで隣接する細条ｐ型仕切り領域２と細条ｎ型領域３を交互に、厚み５０μｍ（基板１の主面に垂直な方向の厚さ）の超接合構造６を、エピタキシャルシリコン層形成技術とトレンチ形成技術と該トレンチへのエピタキシャルシリコンの充填技術とを用いて形成する。このとき、細条ｎ型領域３の不純物濃度が細条ｐ型仕切り領域２の不純物濃度に対して、同等かもしくは若干高くなるように調整するとよい。このような基板１の主面に垂直で並列状の細条ｐ型仕切り領域２と細条ｎ型領域３からなる超接合構造６が載置されたＳｉ基板を超接合基板１００とする。
【００３８】
図２（ｂ）に示すように、この超接合基板１００の超接合構造６側の主面に選択的にボロンをイオン注入し、１１５０℃でドライブ拡散することにより、深さ３μｍのｐ＋ウェル層４を形成する。ｐ＋ウェル層４以外の超接合構造６はドリフト層７となる。前記ｐ＋ウェル層４のドライブ拡散は酸化雰囲気中で行われるので、同時に、このｐ＋ウェル層４の表面に厚さ１．６μｍの熱酸化膜５が形成される。さらに、超接合基板１００の超接合構造側の主面に、図示しないゲート電極、絶縁膜、ソース電極、パッシベーション膜などを周知のＭＯＳＦＥＴ形成方法に従って形成する。
【００３９】
その後、所定の厚さ（耐圧６００Ｖの場合、１００μｍ）まで超接合基板１００の裏面側（ｎ＋＋型Ｓｉ半導体基板１側）を研磨する。超接合構造側の主面と裏面側を貫通する傾斜溝を形成するために、図３（ａ）に示すように、両面マスクアライナーを用いて超接合構造側主面のＭＯＳゲート構造のパターンに対応させてｎ＋＋型Ｓｉ半導体基板１側の主面上に酸化膜、シリコン窒化膜などのエッチングマスク８を形成する。
【００４０】
図３（ｂ）に示すように、公知のＳｉエッチング技術、トレンチ形成技術などを用いて、ｎ＋＋型Ｓｉ半導体基板１側からエッチングを行い、テーパー（傾斜）角ａ付きで半導体素子の活性領域の外周を取り囲むようなＶ字型もしくは台形型の傾斜溝１２を形成する。
【００４１】
テーパー角ａは、半導体基板１の主面と傾斜溝１２がなす角度である。本発明では、テーパー角付き傾斜溝１２の形状が、超接合構造６側の底幅がＳｉ基板１の開口幅より狭い形状になるようにテーパー角ａを付けることが好ましく、ａは０度より大きく９０度より小さい値をとる。本実施例でのテーパー角ａは５４度である。このようなテーパー角ａを前記ｐ＋ウェル層４と前記ドリフト層７の間にあるｐｎ主接合、または、Ｓｉ基板１に対して、ポジベベル角という。この傾斜溝１２は、超接合基板１００の裏面（半導体基板１）側からウエハ全体を見ると、格子状の溝となる。格子状の溝で囲まれた領域が半導体装置のチップとなる。なお、図２３に示す前記特許文献４にかかる半導体装置の場合の傾斜溝６０５はｐｎ主接合に対してネガベベル角である。
【００４２】
図４（ａ）に示すように、傾斜溝１２の側壁に、半導体基板１の主面に垂直な方向からイオン注入によりリンなどのｎ型ドーパントを導入する。さらに前記ｎ＋＋型Ｓｉ半導体基板１とは反対側の主面に形成されている図示しないＭＯＳＦＥＴ構造に熱的なダメージを与えないように、５００℃以下の温度の電気炉によるアニールもしくはレーザーアニールによりドーパントを活性化する。傾斜溝１２の側壁に露出したドリフト層７の表面に沿って、ｐ＋ウェル層４と基板１を繋ぐようにｎ型表面領域９を形成する。さらに、ＳＯＧ（スピン・オン・グラス）等の塗布系の材料によって、超接合基板１００の裏面全面に酸化膜を形成する。この酸化膜が形成された面をＣＭＰ（ケミカル・メカニカル・ポリッシュ）等の手段によって研磨することにより、図４（ｂ）に示すように、前記傾斜溝１２内に酸化膜１０が埋め込まれた状態でｎ＋＋型Ｓｉ基板１側の主面を露出させる。その後、ドレイン電極１１のための金属膜をスパッタもしくは蒸着により形成すると、超接合ＭＯＳＦＥＴが完成する。
【００４３】
この超接合ＭＯＳＦＥＴでは、超接合ドリフト層７のｐ型仕切り領域２とｎ型領域３の不純物濃度がともに約４．５×１０１５ｃｍ−３であると、活性領域の空乏層は、半導体装置の最大印加電圧（以下「耐圧」ともいう）より低い電圧でｎ＋＋基板１に到達する。図５は、超接合ＭＯＳＦＥＴの接合終端構造（ａ）と、これに逆バイアスを印加した場合の等電位線５０１（ｂ）を示す要部断面図である。所定の角度を有する傾斜溝１２の側壁面では、等電位面は側壁に垂直な角度をもつため、活性領域よりさらに低い電圧で空乏層がｎ＋＋基板１に到達することになる。
【００４４】
図１は、本実施例のＭＯＳＦＥＴに逆バイアスを印加した場合の電界強度分布を模式的に示すものであり、図４（ｂ）及び図５（ｂ）中のＡ−Ａ’線に沿った分布を示す。図中、横軸は距離（Ｄｉｓｔａｎｃｅ）を、縦軸は電界強度（Ｅｌｅｃｔｒｉｃ  Ｆｉｅｌｄ）を示す。さらに、「ｎ＋＋」、「ＳＪ」は、夫々図４（ｂ）におけるｎ＋＋Ｓｉ半導体基板１と超接合構造６に相当する。なお、「ｎ−」はドリフト層７がｎ−型のＳｉ層である場合を指している。図中、「Ｔｙｐｅ−Ａ」で示す点線がｎ型表面領域９を有する場合、すなわち本実施例の場合の、「Ｔｙｐｅ−Ｂ」で示す実線はｎ型表面領域を有さない場合の、夫々電界強度を表している。
【００４５】
逆バイアス下では、空乏層は一般に所定の印加電圧でドリフト層に目いっぱい広がってｎ＋＋基板１に到達し、それ以上は広がりにくいため、印加電圧がさらに上がった場合、その部分の電界強度が上昇する。特に前述のようなポジベベル角を有する傾斜溝１２の側壁では、ｎ型表面領域を有さない場合、前記図１にＴｙｐｅ−Ｂとして示すように、この側壁面におけるドリフト層７の表面と基板１表面との界面部分で電界強度が急激に上昇する。これは、テーパー角ａがポジベベル角であることにより半導体装置の内部より傾斜溝表面で空乏層が延びやすく、さらにドリフト層の厚さが設計耐圧によって想定される空乏層が延びる距離より薄いため、ｎ＋＋基板１とドリフト層７の界面近傍の傾斜溝１２の側壁では、活性領域（内部）９０１よりも早く空乏層が界面に到達する結果と考えられる。このため、活性領域におけるドリフト層７とｎ＋＋基板１との間の界面の電界がその臨界電界強度にまで上昇するより前に、低い印加電圧で前記傾斜溝１２側壁の前記界面部分がその臨界電界強度に到達してブレークダウンし、低い耐圧しか得ることができない。
【００４６】
一方、傾斜溝１２の側壁に沿って、所定量のドーズ量でｎ型表面領域９を形成すると、側壁部分での空乏層の広がりを抑制できる。その結果、ドリフト層７と基板１との、側壁における界面部分での電界集中がほとんどなくなる。さらに、傾斜溝１２の側壁部分での空乏層の広がり方は内部より遅くなる。こうして、傾斜溝１２の側壁部分ではなく、活性領域９０１におけるドリフト層７とｎ＋＋基板１との界面の臨界電界強度により耐圧の大きさが決まるように、空乏層の広がり方が改善される。図１のＴｙｐｅ−Ａに示すように、傾斜溝１２の側壁でのｎ＋＋基板１とドリフト層７との界面における電界集中が緩和され、接合終端構造９０２での電界集中に起因するブレークダウンは発生しなくなる。
【００４７】
また、従来技術である前記特許文献４の発明にかかる半導体装置（図２３）では、主たる半導体装置の耐圧構造を形成するためのトレンチを形成した後に、ＭＯＳゲート構造などの主たる半導体装置の製造プロセスを形成する必要がある。これに対し、本発明では、ＭＯＳゲート構造などの主たる半導体装置の製造プロセスの終了後に、ＭＯＳゲート構造を保護した状態で、ＭＯＳゲート構造面とは反対の面から耐圧構造を形成することが可能であり、製造歩留まりの向上が期待できる。加えて、前記傾斜溝（テーパー角付きトレンチ）を酸化膜で埋込んだ後に、高温の熱処理を施す製造プロセスが無いために、半導体層と酸化膜層の線膨張係数の差によって発生する残留応力等の諸問題を解決することが可能である。また、個々の半導体装置は、シリコン酸化膜で充填された傾斜溝の部分で半導体基板を切断することにより得られるので、半導体装置（チップ）の端面は厚い絶縁層で覆われ、その耐圧の安定度および信頼度が高い。
【実施例２】
【００４８】
本実施例では、耐圧６００Ｖのダイオードとその製造方法について、その接合終端構造を中心に説明する。
【００４９】
図６〜図８は本実施例にかかるダイオードの製造工程を示す接合終端構造付近の要部断面図、図９は本実施例にかかる接合終端構造の断面図（ａ）と接合終端構造における等電位線（ｂ）を示す要部断面図である。また、図１０は本実施例にかかるダイオードのｎ型表面領域の不純物濃度（ドーズ量）と耐圧の相関を表す図である。
【００５０】
図６（ａ）に示すように、面方位が（１００）で、充分に不純物濃度の高いｎ＋＋Ｓｉ半導体基板２１上に、低不純物濃度のｎ−型Ｓｉ層をエピタキシャル成長によって形成する。このｎ＋＋Ｓｉ基板２１上に、ｎ−型エピタキシャルＳｉ層２２を有する基板を半導体基板２００とする。この半導体基板２００のｎ−型Ｓｉ層２２側の主面に選択的にボロンをイオン注入し、１１００℃でドライブ拡散することにより、深さ３μｍのｐ＋アノード層２３を形成する。残りのｎ−型エピタキシャルＳｉ層はドリフト層２４となる（図６（ｂ））。半導体基板２００のｎ−型エピタキシャルＳｉ層２２側の主面に絶縁膜２５と、アノード電極２６を形成し、さらに図示しないパッシベーション膜の形成など所定のダイオード形成工程を進める。
【００５１】
その後、所定の厚さ（１００μｍ）まで半導体基板２００をｎ＋＋Ｓｉ基板２１側から薄化し、ｎ＋＋Ｓｉ基板側の主面とｐ＋アノード層２３を貫通する傾斜溝（トレンチ）形成のために、両面マスクアライナーを用いてｐ＋アノード層２３側の主面のパターンに対応させてｎ＋＋Ｓｉ基板２１側の主面上にエッチングマスク２７を形成する（図７（ａ））。ｎ＋＋Ｓｉ基板２１側から異方性エッチングを行い、（１１１）面２９を露出させ、テーパー角ａが約５４度で活性領域の外周を取り囲むＶ字状の傾斜溝２８を形成する（図７（ｂ））。このとき、前記テーパー角付き傾斜溝の底部幅が開口幅より狭い形状になるようにテーパー角ａを付けることが好ましい。そうすると、ポジベベル角は５４度となる。
【００５２】
この傾斜溝２８の側壁２９へ、ｎ＋＋型Ｓｉ半導体基板２１の主面に垂直な方向から所定量のリンをイオン注入することでｎ型ドーパントを導入する。ダイオード構造に熱的なダメージを与えないように、５００℃以下の温度の炉アニールもしくはレーザーアニールによりドーパントを活性化し、表面不純物濃度が１.０×１０１６ｃｍ−３程度で、拡散深さが０．３μｍのｎ型表面領域３０を形成する（図８（ａ））。さらに、ＳＯＧ（スピン・オン・グラス）等の塗布系の酸化膜を、半導体基板２００全面に、溝２８を埋めるように形成する。全面ウェットエッチングによって、酸化膜３１をＶ字溝２８に埋め込んだ状態でｎ＋＋Ｓｉ基板２１の主面を露出させる。その後、カソード電極のための金属膜３２を蒸着またはスパッタにより形成すると、ダイオードが完成する（図８（ｂ））。
【００５３】
前記半導体基板２００のドリフト層２４は不純物濃度が約１．０×１０１３ｃｍ−３、厚さ６０μｍ程度で形成されているため、活性領域の空乏層は、半導体装置の印加可能な最大電圧（以下「耐圧」ともいう）より低い電圧でｎ＋＋Ｓｉ半導体基板２１に到達する。図９は、本実施例のダイオードの接合終端構造（ａ）と、これに逆バイアスを印加した場合の等電位線５０２（ｂ）を示す要部断面図である。終端構造の約５４度の角度を有する端面では、等電位面は側壁に垂直な角度をもち、空乏層の広がりは側壁の角度のサインの逆数に比例するため、空乏層は活性領域より低い電圧でｎ＋＋Ｓｉ半導体基板２１に到達することになる。
【００５４】
図１は、本実施例のダイオードに逆バイアスを印加した場合の電界強度分布を模式的に示すものであり、図９（ｂ）中のＡ−Ａ’線に沿った分布を示す。図中の符号の意義は実施例１と同じである。図１中、「ｎ−」がドリフト層２４に相当する。
【００５５】
高不純物濃度の半導体基板２１では空乏層が広がりにくいため、本発明にかかるｎ型表面領域３０がない場合、傾斜溝２８付近のドリフト層２４と半導体基板２１の界面部分の電界が上昇する（図１  Ｔｙｐｅ−Ｂ）。このため、活性領域のｐｎ主接合にかかる電界がその臨界電界強度にまで上昇するより前に、低い印加電圧で傾斜溝２８の側壁付近がその臨界電界強度に到達してブレークダウンし、低い耐圧しか得ることができない
これに対し、傾斜溝２８の側壁に空乏化する程度の所定量のドーズ量でｎ型表面領域３０を形成する本発明では、側壁部分の空乏層の広がりを抑制することが可能となる。その結果、側壁部分の電界分布が図１のＴｙｐｅ−Ａに示すように緩和され、接合終端構造でのアバランシェブレークダウンは発生しにくくなる。
【００５６】
図１０に、側壁のテーパー角ａ（図中ではＢｅｖｅｌ  Ａｎｇｌｅとしている）が約５４度の場合のダイオードについて、ｎ型表面領域の表面不純物濃度と耐圧の相関を示す。同図中、黒丸に付した数字は、半導体基板２００の主面に垂直な方向からリンをイオン注入した場合の、対応する不純物濃度を得るためのドーズ量を示す。図１０より領域３０の表面不純物濃度及びドーズ量には好適な範囲が存在する。即ち、耐圧６００Ｖでは表面不純物濃度は１．４×１０１５ｃｍ−３以上１．７×１０１６ｃｍ−３以下、ドーズ量は６．２×１０１１ｃｍ−２以上１．４×１０１２ｃｍ−２以下の範囲が夫々好適である。
【実施例３】
【００５７】
本実施例では、耐圧６００Ｖのダイオードとその製造方法について、その接合終端構造を中心に説明する。
【００５８】
図１１〜図１３は本実施例にかかるダイオードの製造工程を示す接合終端構造付近の要部断面図、図１４は本実施例にかかる接合終端構造部における等電位線を示す要部断面図である。また、図１５は本実施例にかかるダイオードのｎ型表面領域の不純物濃度（ドーズ量）と耐圧の相関を表す図である。
【００５９】
まず、面方位が（１００）であって、充分に不純物濃度の高いｎ＋＋型Ｓｉ半導体基板４１を用意する。この基板４１上に、図１１（ａ）に示すように、ｎ型で比較的低不純物濃度のエピタキシャルＳｉ層４２を堆積形成し、半導体基板３００とする。この半導体基板３００のｎ−型エピタキシャルＳｉ層４２側の主面に、ｐ型アノード層４３、シリコン酸化膜４４とアノード電極４５を夫々形成し（図１１（ｂ）、図１２（ａ））、さらに、図示しないパッシベーション膜等のダイオードの形成に必要な工程を進める。このダイオード作成工程で、半導体基板３００の接合終端構造の表面にはシリコン酸化膜４４が形成される。その後、ｎ＋＋型Ｓｉ基板４１側から所定の厚さ（７０μｍ）まで、実施例１，２と同様に、半導体基板３００を研磨して薄化する。ｎ＋＋型Ｓｉ基板４１側の主面からｎ−型エピタキシャルＳｉ層４２側の反対側主面までを貫通する傾斜溝を形成するため、両面マスクアライナーを用いて、ｎ−型エピタキシャルＳｉ層４２側の主面のパターンに対応させてｎ＋＋型Ｓｉ基板４１側の主面上にエッチングマスク４６を形成する（図１２（ａ））。
【００６０】
公知のＳｉエッチング技術、トレンチ形成技術などを用いて、活性領域の外周を取り囲むテーパー角付きのＶ字型もしくは台形型の傾斜溝４８をｎ＋＋型Ｓｉ基板４１側からエッチングして形成する。このとき、傾斜溝４８の底部幅が開口幅より狭い形状になるようにテーパー角ａを付けることが好ましい（図１２（ｂ））。本実施例では、テーパー角ａは約３０度であり、傾斜溝の側壁は半導体基板の主面とポジベベル角をなしている。
【００６１】
この傾斜溝４８の側壁へ、ｎ＋＋型Ｓｉ半導体基板４１の主面に対して垂直の方向から所定量のリンをイオン注入する。ダイオード構造に熱的なダメージを与えないように、５００℃以下の温度の炉アニールもしくはレーザーアニールによりドーパントを活性化し、表面不純物濃度が１.０×１０１６ｃｍ−３程度のｎ型表面領域４７を形成する（図１３（ａ））。さらに、ＳＯＧ（スピン・オン・グラス）等の塗布系のシリコン酸化膜を、半導体基板３００の全面に溝４８を埋めるように形成する。傾斜溝４８以外のシリコン酸化膜を全面ウェットエッチングによって除去する。Ｖ字溝の傾斜溝４８にシリコン酸化膜４９を埋め込んだ状態で、ｎ＋＋型Ｓｉ基板４１側の主面を露出させる。カソード電極用金属膜５０を蒸着またはスパッタにより形成すると、ダイオードが完成する（図１３（ｂ））。
【００６２】
図１４は、このダイオードに逆バイアスを印加した場合の等電位線５０３を書き加えた接合終端構造を示す要部断面図である。
【００６３】
前記図１４に示すダイオードに対して、ｎ型表面領域４７が形成されないダイオード（図示せず）では、アノード電極４５−カソード電極５０間にカソード電極５０側が高電圧になるような電圧、すなわち、ｐｎ主接合への逆バイアス電圧をかけた場合、約３０度のポジベベル角を有する傾斜溝４８の側壁面では、等電位面は側壁面に垂直な角度をもつ。このため、側壁面のｎ＋＋型Ｓｉ基板４１とドリフト層４２との界面の電界強度が図１のＴｙｐｅ−Ｂに示すように急激に高くなる。この結果、活性領域のｐｎ主接合にかかる電界がその臨界電界強度にまで上昇するより前に、低い印加電圧で傾斜溝４８の側壁近傍におけつ電界がその臨界電界強度に到達してブレークダウンし、低い耐圧しか得ることができない。
【００６４】
これに対し、傾斜溝４８の側壁に逆バイアス時に空乏化する程度の所定量のドーズ量でｎ型表面領域４７を形成する本実施例では、側壁部分の空乏層の広がりを抑制することが可能となる。その結果、側壁部分の電界分布が図１のＴｙｐｅ−Ａに示すように緩和され、接合終端構造部でのアバランシェブレークダウンは発生しにくくなる。
【００６５】
図１５に、側壁のテーパー角ａ（図中ではＢｅｖｅｌ  Ａｎｇｌｅとしている）が約３０度の場合のダイオードについて、ｎ型表面領域４７の表面不純物濃度と耐圧の相関を示す。同図中、黒丸に付した数字は、半導体基板３００に垂直な方向からリンをイオン注入した場合の、対応する不純物濃度を得るためのドーズ量を示す。図１５より領域４７の表面不純物濃度及びドーズ量には好適な範囲が存在する。即ち、耐圧６００Ｖでは表面不純物濃度は６×１０１５ｃｍ−３以上１．９×１０１６ｃｍ−３以下、ドーズ量は５．０×１０１１ｃｍ−２以上１．６×１０１２ｃｍ−２以下の範囲が夫々好適である。
【００６６】
以上、比較的高比抵抗のｎ−ドリフト層４２を用いたダイオードの場合について説明した。
【実施例４】
【００６７】
本実施例では、超接合ＭＯＳＦＥＴとその製造方法について、その接合終端構造を中心に説明する。
【００６８】
図１６は、本実施例にかかる接合終端構造の断面図（ａ）と接合終端構造部における等電位線（ｂ）を示す要部断面図である。図中、符号６８は活性領域を、６７は活性領域の外周に形成される接合終端構造領域を、夫々示す。実施例２のダイオードとは、接合終端構造領域におけるドリフト層の不純物濃度が同程度である点で共通する。一方、両者は、本実施例の半導体装置が、活性領域６８のドリフト層７０に超接合構造７４を有する点と、ＭＯＳＦＥＴである点で異なっている。さらに、本実施例は、半導体基板５００において、ｎ＋＋Ｓｉ半導体基板７１上に形成された細条ｎ型領域７２と細条ｐ型仕切り領域７３とで構成される超接合構造７４と、その外周にあって傾斜溝７６を含む接合終端構造６７とを備え、さらに、この傾斜溝７６と超接合構造７４との間のドリフト層７０に超接合構造７４を有さない空間電荷領域６９を有する。なお、超接合構造とＭＯＳゲート構造は実施例１と同様に形成される。
【００６９】
図１６（ｂ）は、図１６（ａ）の断面図において、超接合構造７４と接合終端構造６７に等電位線７５を書き加えて示す半導体基板の要部断面図である。この実施例では活性領域６８下のドリフト層に対応する領域のみが超接合構造７４で形成されている。したがって、等電位線７５は、その超接合構造７４の領域では波型状となっているのに対し、接合終端構造６７の領域では実施例２と差異がない。
【００７０】
超接合構造７４を構成する細条ｎ型領域７２と細条ｐ型仕切り領域７３は、ともに、不純物濃度が約４．５×１０１５ｃｍ−３で形成され、かつ、空間電荷領域６９を含む接合終端構造６７内のｎ型ドリフト層７０は１．０×１０１３ｃｍ−３程度の濃度で形成される。ドリフト層の厚さが実施例２と同様薄いので、活性領域６８並びに空間電荷領域６９の空乏層は、半導体装置の設計耐圧すなわち最大印加電圧より低い電圧でｎ＋＋Ｓｉ半導体基板７１に到達する。
【００７１】
このとき従来技術の耐圧構造によれば、側壁表面付近のドリフト層とｎ＋＋Ｓｉ半導体基板の界面で電界が上昇する。
【００７２】
本実施例では、終端構造６７の端部において、傾斜溝７６の側壁端面が約５４度のテーパー角ａを有し、実施例２と同様に、表面不純物濃度１．０×１０１６ｃｍ−３のｎ型表面領域７９が形成されているので、空乏層が活性領域内よりも先に側壁付近のドリフト層７０とｎ＋＋Ｓｉ半導体基板７１との界面に到達することがない。空乏層は活性領域６８内でｎ＋＋Ｓｉ半導体基板７１に先に到達するので、印加電圧がこの界面で設計耐圧にまで高くなると半導体装置はその臨界電圧に達し、ブレークダウンを起こす。
【００７３】
傾斜溝４８の側壁に沿って、空乏化する程度の所定量のドーズ量でｎ型表面領域７９を形成すると、側壁部分での空乏層の広がりを抑制できる。この結果、側壁表面での電界分布が改善され、傾斜溝の側壁面でのアバランシェブレークダウンは発生しない。
【００７４】
なお、本実施例の半導体装置では、ドリフト層７０が超接合構造７４と傾斜溝７６との間に超接合構造を有しない空間電荷領域６９を有するので、図１６（ｂ）に示すように、超接合構造７４における波型の等電位線の影響により、傾斜溝の側壁付近での電界分布が乱れたり、電界集中が発生することがない。この結果、本実施例でのｎ型表面領域７９の不純物濃度と耐圧の関係は、実施例２について図１０で示した関係と同じである。
【実施例５】
【００７５】
本実施例では、ＭＯＳＦＥＴについて、その接合終端構造を中心に説明する。図１７は、本実施例にかかる接合終端構造の断面図（ａ）と接合終端構造部における等電位線（ｂ）を示す要部断面図である。
【００７６】
本実施例のＭＯＳＦＥＴは、テーパー角ａが８５度で、ポジベベル角の傾斜溝８０を有する。本実施例と、前述の実施例１または実施例４とは、製造方法や、傾斜溝がポジベベル角をなす点で共通し、前者のテーパー角ａが８５度という点で後者２例のＭＯＳＦＥＴと異なっている。
【００７７】
図１７（ｂ）は、このＭＯＳＦＥＴに逆バイアスを印加した場合の等電位線５０４を書き加えた接合終端構造を示す要部断面図である。図１８は、このＭＯＳＦＥＴについて、傾斜溝８０の側壁に沿ったｎ型表面領域８１の表面不純物濃度と耐圧の相関を示す。同図中、黒丸に付した数字は、半導体基板４００の主面に垂直な方向からリンをイオン注入した場合の、対応する不純物濃度を得るためのドーズ量を示す。同図より領域８１の表面不純物濃度及びドーズ量には好適な範囲が存在する。即ち、耐圧６００Ｖでは、表面不純物濃度は６．０×１０１５ｃｍ−３以下、ドーズ量は５．０×１０１２ｃｍ−２以下の範囲が、夫々好ましい。
【００７８】
本実施例ではテーパー角ａが８５度であり、９０度に近く、空乏層の広がり方が内部とほとんど変らない。ｎ型表面領域の表面不純物濃度が６．０×１０１５ｃｍ−３より大きいと、内部の不純物濃度（１．０×１０１３ｃｍ−３）との差が大きくなり、側壁表面での空乏層の広がり方が内部より小さくなる。この結果、側壁において、基板とドリフト層との界面以外の部分で、内部より先に臨界電界強度に達し、そこで、ブレークダウンが生じるものと考えられる。つまり、テーパー角ａが９０度に近くなると、ｎ型表面領域の表面不純物濃度と内部の不純物濃度の差は小さい方が好ましく、大きいと耐圧が低下する場合がある。
【実施例６】
【００７９】
本実施例では、ＭＯＳＦＥＴについて、その接合終端構造を中心に説明する。図１９は、本実施例にかかる接合終端構造の断面図（ａ）と接合終端構造部における等電位線（ｂ）を示す要部断面図である。
【００８０】
本実施例のＭＯＳＦＥＴはリサーフ構造を有する超接合ＭＯＳＦＥＴである。超接合ＭＯＳＦＥＴに関する実施例１，４と対比すると、半導体基板がｎ＋＋Ｓｉ半導体基板１上に垂直で相互に隣接して繰り返し並列形成された細条ｎ型領域３と細条ｐ型仕切り領域２からなる超接合構造６を有する点で共通し、一方、接合終端構造１７の傾斜溝１２に対応する半導体基板の主面（超接合構造部６の表面でもある）のシリコン酸化膜１４下に、リサーフ領域１３を有する点で、異なっている。すなわち、本実施例は実施例１等の接合終端構造と従来の耐圧構造の１つであるリサーフ構造を組み合わせたものである。リサーフ領域１３は、ｐ＋ウェル層４の不純物濃度より２桁程度濃度が低い不純物濃度（１．０×１０１４ｃｍ−３程度）を有し、拡散深さが３μｍ程度であるｐ−領域である。リサーフ領域１３を設けると、ｐｎ主接合に対する逆バイアスにより、ドリフト層に延びる空乏層がリサーフ領域表面と傾斜溝１２のｎ型表面領域９との両方に広がるので、表面における電界強度がいっそう緩和され、耐圧構造部での低耐圧ブレークダウンを防ぐことができる。なお、図１９（ａ）の断面図では、活性領域を符号１６、傾斜溝１２内を埋めるシリコン酸化膜を１０、ドレイン電極を１１、ソース電極を１５で示した。傾斜溝１２のテーパー角ａは５４度であり、ポジベベル角である。
【００８１】
図１９（ｂ）は図１９（ａ）に逆バイアスを印加した時の等電位線１８を書き加えたものであり、空乏層の拡がり方を示すものである。この図から、ｐｎ主接合に対する逆バイアスにより、ドリフト層に延びる空乏層は、リサーフ領域１３表面と傾斜溝１２のｎ型表面領域９との両方に広がり、印加電圧の低い場合はリサーフ構造に向かって延び、電圧が高くなるにつれて傾斜溝の側壁面に交差するように抜けることが分かる。この結果、表面における電界強度が緩和され、接合終端構造部での低耐圧ブレークダウンを防ぐことができる。したがって、本実施例の耐圧は、実施例１の耐圧と同等である。このことは、本発明にかかる傾斜溝と従来公知の耐圧構造とを組み合わせることによっても、接合終端構造として必要な幅を短くできることを示している。
【００８２】
また、本発明にかかる半導体装置では、活性領域のｐｎ主接合においてブレークダウンが起きるので、傾斜溝（トレンチ）の側壁に沿ったｎ型表面領域中の不純物濃度に多少のバラツキがあっても、ｐｎ主接合に基づく設計耐圧を確保することができる。
【００８３】
図２０は、図１０，１５，１８に基づいて、耐圧が６００Ｖ以上となるドーズ量の最大値（Ｍａｘ）及び最小値（ｍｉｎ）とテーパー角ａの関係をプロットしたものである。すなわち、前述の実施例１乃至実施例６における、傾斜溝のテーパー角と、その側壁にｎ型表面領域をそれぞれ形成するためにｎ＋＋型半導体基板に対して垂直の方向からイオン注入するドーズ量の好適範囲との相関を示す。図２０ではテーパー角を横軸のＴｒｅｎｃｈ  Ａｎｇｌｅと、ドーズ量を縦軸のＩｏｎ  Ｉｍｐｌａｎｔａｔｉｏｎ  Ｄｏｚｅと記した。同図からテーパー角が小さいほど、好適なイオン注入量の範囲が狭くなっていることがわかる。３０度のテーパー角を持つ半導体装置において好適なドーズ量の範囲は５．０×１０１１ｃｍ−２以上１．６×１０１２ｃｍ−２以下であり、より好ましくは、５．０５×１０１１ｃｍ−２以上１．４６×１０１２ｃｍ−２以下である。この範囲はイオン注入装置のイオン注入精度に対して十分な余裕を持つものである。このことは、テーパー角の多少のばらつきは問題にならないことを意味している。さらには、前記５．０×１０１１ｃｍ−２以上１．６×１０１２ｃｍ−２以下の範囲は、３０°以上の全ての角度に対して好適なドーズ量の範囲である。したがって、この範囲のドーズ量でイオン注入を行えば、仮に側壁部の形状が直線状でなく、多少凹凸があるか、または曲面上になっていても本発明の効果を奏するｎ型表面領域を形成することができ、製造プロセス条件に余裕を持たせることができる。
【００８４】
また、以上述べた耐圧６００Ｖクラスのダイオード、ＭＯＳＦＥＴや超接合ＭＯＳＦＥＴでは、従来は、主面における一般的なフィールドプレート構造からなる耐圧構造の幅（距離）は３５０μｍ必要であった。本発明によれば、この幅を１００μｍ以下に減少させることができる。たとえば、活性領域面積が３ｍｍ角で、面積９ｍｍ２の場合、耐圧構造を活性領域の周囲に３５０μｍの幅で設けると、チップ全面積は３．７ｍｍ角の面積１３．６９ｍｍ２である。これに対し、活性領域が同面積（３ｍｍ角で、面積９ｍｍ２）で、耐圧構造部を１００μｍ幅で同様に設けると、チップ全面積は３．２０ｍｍ角の面積約１０．２４ｍｍ２となり、元のチップ面積の約７５％に縮小できる。
【００８５】
また、本実施例では、比較的高比抵抗のｎ−ドリフト層を用いたダイオード、ＭＯＳＦＥＴや超接合基板を用いた超接合ＭＯＳＦＥＴの場合について説明した。これらの半導体装置のほか、本発明にかかる接合終端構造は、ｎ−ドリフト層の一方の主面側にＭＯＳゲート構造を有し、他の主面側に高不純物濃度のｎ＋層（フィールドストップ層）と高不純物濃度のｐ＋層（コレクタ層）を備えてなるＰＴ型（ＦＳ型）の縦型ＩＧＢＴにも適用することができる。ＩＧＢＴの場合にも、全チップ面積に対する耐圧構造の面積比率を小さくした素子を同様にして作製することができる。その他、従来の耐圧構造と併用することも可能である。
【００８６】
さらに、ｎ−ドリフト層として、１．０×１０１３ｃｍ−３の不純物濃度層を用いた実施例に関して説明したが、不純物濃度によらず、本発明の構成を適用することで、全チップ面積に対する耐圧構造の面積比率を小さくした素子を作製することができる。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施例１、２、３にかかる接合終端構造のＡ−Ａ’断面における電界強度分布図、
【図２】本発明の実施例１にかかる超接合ＭＯＳＦＥＴの製造工程を示す接合終端構造の要部断面図（その１）、
【図３】本発明の実施例１にかかる超接合ＭＯＳＦＥＴの製造工程を示す接合終端構造の要部断面図（その２）、
【図４】本発明の実施例１にかかる超接合ＭＯＳＦＥＴの製造工程を示す接合終端構造の要部断面図（その３）、
【図５】本発明の実施例１にかかる接合終端構造の断面図と接合終端構造部における等電位線を示す要部断面図、
【図６】本発明の実施例２にかかるダイオードの製造工程を示す接合終端構造の要部断面図（その１）、
【図７】本発明の実施例２にかかるダイオードの製造工程を示す接合終端構造の要部断面図（その２）、
【図８】本発明の実施例２にかかるダイオードの製造工程を示す接合終端構造の要部断面図（その３）、
【図９】本発明の実施例２にかかる接合終端構造の断面図と接合終端構造部における等電位線を示す要部断面図、
【図１０】本発明の実施例２にかかるダイオードのｎ型表面領域の不純物濃度（ドーズ量）と耐圧の相関を表す図、
【図１１】本発明の実施例３にかかるダイオードの製造工程を示す接合終端構造の要部断面図（その１）、
【図１２】本発明の実施例３にかかるダイオードの製造工程を示す接合終端構造の要部断面図（その２）、
【図１３】本発明の実施例３にかかるダイオードの製造工程を示す接合終端構造の要部断面図（その３）、
【図１４】本発明の実施例３にかかる接合終端構造部における等電位線を示す要部断面図、
【図１５】本発明の実施例３にかかるダイオードのｎ型表面領域の不純物濃度（ドーズ量）と耐圧の相関を表す図、
【図１６】本発明の実施例４にかかる接合終端構造の断面図と接合終端構造部における等電位線を示す要部断面図、
【図１７】本発明の実施例５にかかる接合終端構造の断面図と接合終端構造部における等電位線を示す要部断面図、
【図１８】本発明の実施例５にかかるＭＯＳＦＥＴのｎ型表面領域の不純物濃度（ドーズ量）と耐圧の相関を表す図、
【図１９】本発明の実施例６にかかる接合終端構造の断面図と接合終端構造部における等電位線を示す要部断面図、
【図２０】本発明にかかる接合終端構造におけるドーズ量とポジベベル角との関係を示す相関図、
【図２１】従来の半導体装置の耐圧構造の要部断面図、
【図２２】従来のトレンチ型半導体装置の耐圧構造の断面図
【図２３】従来のトレンチ型半導体装置の耐圧構造の断面図
【図２４】従来のトレンチ型半導体装置の耐圧構造のＢ−Ｂ’断面における電界強度分布図。
【符号の説明】
【００８８】
１      ｎ＋＋型半導体基板、
２      細条ｐ型仕切り領域
３      細条ｎ型領域
４      ｐ＋ウェル層
５      シリコン酸化膜
６      超接合構造
７      ドリフト層
８      マスク
９      ｎ型表面領域
１０    酸化膜
１１    ドレイン電極
１２    傾斜溝
１３    リサーフ領域（ｐ−領域）
１４    シリコン酸化膜
１５    ソース電極
１６    活性領域
１７    接合終端構造
１８    等電位線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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