(57)【要約】【課題】コンデンサの構成を改良して全体のインダクタンスを小さくすること。【解決手段】低インダクタンスのコンデンサが、誘電体層の間に配置されてマウント面にほぼ垂直になるように方向付けされた電極を含む。ターミネーションランドの形成場所を決定して、電流ループ面積を減らすこと、したがって、部品インダクタンスを減らすことを目的とする、ランド間の狭い、制御された間隔を定義するために、デバイス周辺部に沿って垂直電極を露出する。インターデジット式ターミネーションにより、電流ループ面積、したがって、部品の等価直列インダクタンス（ＥＳＬ）をさらに減らすことが可能である。ターミネーションは、様々な無電解めっき技術によって形成可能であり、回路基板パッドに直接はんだ付けすることが可能である。【選択図】図４
2007129224.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１の電極層であって、各第１の電極層が、４つのエッジで拘束された第１および第２の面を有する第１の誘電体層と、前記第１の誘電体層の前記第１の面の一部を覆い、前記第１の誘電体層の１つのエッジの少なくとも一部に延びる第１の導電層とを含む複数の第１の電極層と、
前記複数の第１の電極層と交互にスタックされる複数の第２の電極層であって、各第２の電極層が、４つのエッジで拘束された第１および第２の面を有する第２の誘電体層と、前記第２の誘電体層の前記第１の面の一部を覆い、前記第２の誘電体層の１つのエッジの少なくとも一部に延びる第２の導電層とを含み、前記第２の導電層が、前記第１の導電層の鏡像として形成される複数の第２の電極層と、
前記第１の電極層の前記少なくとも１つのエッジの一部を覆い、前記複数の第１の電極層のそれぞれの前記第１の導電層を電気的に接続する第１の導電ターミネーション層と、
前記第２の電極層の前記少なくとも１つのエッジの一部を覆い、前記複数の第２の電極層のそれぞれの前記第２の導電層を電気的に接続する第２の導電ターミネーション層とを含む積層電子部品であって、
前記第１の導電ターミネーション層と前記第２の導電ターミネーション層とが、前記第１および第２の電極層の両方の前記少なくとも１つのエッジの一部に沿って、互いの間にギャップを形成するように構成され、
それによって、前記第１の導電ターミネーション層から、前記複数の第１の電極層および複数の第２の電極層を経て、前記第２の導電ターミネーション層までの最小電流ループ面積が形成されることを特徴とする積層電子部品。
【請求項２】
前記複数の第１の電極層の少なくとも１つを貫通して形成され、前記第１の導電層と前記第１の導電ターミネーション層とを接続するよう構成された第１の導電ビアと、
前記複数の第２の電極層の少なくとも１つを貫通して形成され、前記第２の導電層と前記第２の導電ターミネーション層とを接続するよう構成された第２の導電ビアとをさらに含むことを特徴とする請求項１に記載の積層電子部品。
【請求項３】
前記第１の導電層は、前記第１の誘電体層の２つのエッジの少なくとも一部に延び、前記第２の導電層は、前記第２の誘電体層の２つのエッジの少なくとも一部に延びることを特徴とする請求項１に記載の積層電子部品。
【請求項４】
前記第１および第２の導電層は、白金、ニッケル、銅、およびパラジウム銀合金からなる群から選択されることを特徴とする請求項１に記載の積層電子部品。
【請求項５】
前記第１および第２の誘電体層は、チタン酸バリウム、酸化亜鉛、低燃焼ガラス入りアルミナ、セラミック、ガラスボンド材料、および有機エポキシからなる群から選択されることを特徴とする請求項１に記載の積層電子部品。
【請求項６】
前記第１および第２の誘電体層のそれぞれの前記４つのエッジは、比較的長い、対向する２つのエッジと、比較的短い、対向する２つのエッジとを含み、前記導電ターミネーション層は、前記比較的長いエッジの少なくとも１つに沿って形成され、それによって、前記比較的長いエッジの前記少なくとも１つに沿って基板にマウントされるよう構成されることが可能であることを特徴とする請求項１に記載の積層電子部品。
【請求項７】
前記第１および第２の導電層の一部は、前記比較的短いエッジの１つの少なくとも一部に延び、前記比較的短いエッジの前記少なくとも１つに沿って形成されたターミネーション層をさらに含むことを特徴とする請求項６に記載の積層電子部品。
【請求項８】
前記ギャップは１００〜４００ミクロンであることを特徴とする請求項１に記載の積層電子部品。
【請求項９】
前記ギャップは約２５０ミクロンであることを特徴とする請求項８に記載の積層電子部品。
【請求項１０】
前記第１の導電層は、前記第１の誘電体層の１つのエッジの一部に延びる少なくとも１つの部分を含み、前記第２の導電層は、前記第２の誘電体層の反対側のエッジの一部に延びる少なくとも１つの部分を含み、
それによって、前記第１および第２の導電層の前記部分が、前記１つのエッジおよび前記反対側のエッジの両方から前記第１および第２の電極層の両方への導電アクセスを与えることを特徴とする請求項１に記載の積層電子部品。
【請求項１１】
前記第１の導電層は、前記第１の誘電体層の１つのエッジの一部に延びる少なくとも２つの部分を含み、前記第２の導電層は、前記第２の誘電体層の１つのエッジの一部に延びる少なくとも２つの部分を含み、
それによって、前記第１および第２の電極層がスタックされた際に前記第１および第２の導電層の前記部分が交互配置構成を形成することを特徴とする請求項１に記載の積層電子部品。
【請求項１２】
前記第１の導電層は、前記第１の誘電体層の対向するエッジのそれぞれの一部に延びる少なくとも２つの部分を含み、前記第２の導電層は、前記第２の誘電体層の対向するエッジのそれぞれの一部に延びる少なくとも２つの部分を含み、
それによって、前記第１および第２の電極層がスタックされた際に前記第１および第２の導電層の前記部分が交互配置構成を形成することを特徴とする請求項１に記載の積層電子部品。
【請求項１３】
前記第１の導電層は、前記第１の誘電体層の第１のエッジの一部に延びる少なくとも１つの部分と、前記第１の誘電体層の、前記第１のエッジの反対側のエッジに延びる少なくとも２つの部分とを含み、前記第２の導電層は、前記第２の誘電体層の第１のエッジの一部に延びる少なくとも１つの部分と、前記第２の誘電体層の、前記第１のエッジの反対側のエッジに延びる少なくとも２つの部分とを含むことを特徴とする請求項１に記載の積層電子部品。
【請求項１４】
前記第１および第２の誘電体層の前記第１のエッジの一部を覆い、前記複数の第１の電極層の前記少なくとも１つの部分と電気的に接続される第３の導電ターミネーション層と、
前記第１および第２の誘電体層の前記第１のエッジの一部を覆い、前記複数の第２の電極層の前記少なくとも１つの部分と電気的に接続される第４の導電ターミネーション層とをさらに含み、
それによって、他の電気部品がマウントされるようにターミネーションランドが設けられることを特徴とする請求項１３に記載の積層電子部品。
【請求項１５】
前記第１の導電層は、前記第１の誘電体層の第１、第２、および第３のエッジのそれぞれの一部に延びる少なくとも１つの部分を含み、前記第２の導電層は、前記第２の誘電体層の第１、第２、および第３のエッジの一部に延びる少なくとも１つの部分を含むことを特徴とする請求項１に記載の積層電子部品。
【請求項１６】
前記第１および第２の誘電体層の前記第１のエッジの一部を覆い、前記複数の第１の電極層の前記少なくとも１つの部分と電気的に接続される第３の導電ターミネーション層と、
前記第１および第２の誘電体層の前記第１のエッジの一部を覆い、前記複数の第２の電極層の前記少なくとも１つの部分と電気的に接続される第４の導電ターミネーション層とをさらに含み、
それによって、他の電気部品がマウントされるようにターミネーションランドが設けられることを特徴とする請求項１５に記載の積層電子部品。
【請求項１７】
複数の第１の電極層であって、各第１の電極層が、
４つのエッジで拘束された第１および第２の面を有する第１の誘電体層と、
前記第１の誘電体層の前記第１および第２の面のうちの一方の一部を覆い、前記第１の誘電体層の１つのエッジの少なくとも一部に延びる第１の導電層と、
前記第１の誘電体層の前記第１および第２の面のうちの一方の一部を覆い、前記第１の誘電体層の前記１つのエッジの少なくとも一部に延びる第２の導電層とを含む複数の第１の電極層と、
前記複数の第１の電極層と交互にスタックされる複数の第２の電極層であって、各第２の電極層が、
４つのエッジで拘束された第１および第２の面を有する第２の誘電体層と、
前記第２の誘電体層の前記第１および第２の面のうちの一方の一部を覆い、前記第２の誘電体層の１つのエッジの少なくとも一部に延びる第３の導電層と、
前記第２の誘電体層の前記第１および第２の面のうちの一方の一部を覆い、前記第２の誘電体層の前記１つのエッジの少なくとも一部に延びる第４の導電層とを含む複数の第２の電極層と、
前記複数の第１および第２の電極層の前記少なくとも１つのエッジの一部を覆い、前記複数の第１の電極層のそれぞれの前記第１の導電層と、前記第２の電極層の前記第４の導電層とを電気的に接続する第１の導電ターミネーション層と、
前記複数の第１および第２の電極層の前記少なくとも１つのエッジの一部を覆い、前記複数の第１の電極層のそれぞれの前記第２の導電層と、前記第２の電極層の前記第３の導電層とを電気的に接続する第２の導電ターミネーション層とを含む積層電子部品であって、
前記第１の導電ターミネーション層と前記第２の導電ターミネーション層とが、前記第１および第２の電極層の両方の前記少なくとも１つのエッジの一部に沿って、互いの間にギャップを形成するように構成され、
それによって、前記第１の導電ターミネーション層から、前記複数の第１の電極層および複数の第２の電極層を経て、前記第２の導電ターミネーション層までの最小電流ループ面積が形成されることを特徴とする積層電子部品。
【請求項１８】
前記複数の第１および第２の電極層と交互にスタックされる複数の第３の電極層をさらに含み、各第３の電極層が、
４つのエッジで拘束された第１および第２の面を有する第３の誘電体層と、
前記第１の誘電体層の前記第１および第２の面のうちの一方の一部を覆い、前記第３の誘電体層の１つのエッジの少なくとも一部に延びる第５の導電層と、
前記第３の誘電体層の前記第１および第２の面のうちの一方の一部を覆い、前記第３の誘電体層の１つのエッジの少なくとも一部に延びる第６の導電層とを含み、
前記第１の導電ターミネーション層は、前記複数の第１、第２、および第３の電極層の前記少なくとも１つのエッジの一部を覆い、前記複数の第１の電極層のそれぞれの前記第１の導電層、前記第２の電極層のそれぞれの前記第４の導電層、および前記第３の電極層のそれぞれの前記第５の導電層を電気的に接続し、
前記第２の導電ターミネーション層は、前記複数の第１、第２、および第３の電極層の前記少なくとも１つのエッジの一部を覆い、前記複数の第１の電極層のそれぞれの前記第２の導電層を、前記第２の電極層のそれぞれの前記第３の導電層および前記第３の電極層のそれぞれの前記第６の導電層に電気的に接続することを特徴とする請求項１７に記載の積層電子部品。
【請求項１９】
前記第５および第６の導電層のそれぞれは、前記第３の誘電体層の３つのエッジの一部に延びることを特徴とする請求項１８に記載の積層電子部品。
【請求項２０】
前記第１および第２の導電層は、白金、ニッケル、銅、およびパラジウム銀合金からなる群から選択されることを特徴とする請求項１７に記載の積層電子部品。
【請求項２１】
前記第１および第２の誘電体層は、チタン酸バリウム、酸化亜鉛、低燃焼ガラス入りアルミナ、セラミック、ガラスボンド材料、および有機エポキシからなる群から選択されることを特徴とする請求項１７に記載の積層電子部品。
【請求項２２】
低等価直列インダクタンス（ＥＳＬ）の積層電子部品を作成する方法であって、
複数の第１の電極層であって、各第１の電極層が、４つのエッジで拘束された第１および第２の面を有する第１の誘電体層と、前記第１の誘電体層の前記第１および第２の面のうちの一方の一部を覆い、前記第１の誘電体層の１つのエッジの少なくとも一部に延びる第１の導電層とを含む複数の第１の電極層を設けることと、
複数の第２の電極層であって、各第２の電極層が、４つのエッジで拘束された第１および第２の面を有する第２の誘電体層と、前記第２の誘電体層の前記第１および第２の面のうちの一方の一部を覆い、前記第２の誘電体層の１つのエッジの少なくとも一部に延びる第２の導電層とを含み、前記第２の導電層が、前記第１の導電層の鏡像として形成される複数の第２の電極層を設けることと、
前記第１および第２の複数の電極層を、それぞれが交互になるようにスタックさせることと、
前記複数の第１の電極層のそれぞれの第１の導電層を電気的に接続する第１の導電ターミネーション層を設けることと、
前記複数の第２の電極層のそれぞれの第２の導電層を電気的に接続する第２の導電ターミネーション層を設けることと、
前記第１および第２の導電ターミネーション層を、前記第１および第２の電極層の両方の前記少なくとも１つのエッジの一部に沿って、互いの間にギャップを形成するように構成することとを含むことを特徴とする方法。
【請求項２３】
前記第１の導電層を、前記第１の誘電体層の１つのエッジの少なくとも２つの部分に延ばすことと、
前記第２の導電層を、前記第２の誘電体層の１つのエッジの少なくとも２つの部分に延ばすこととをさらに含むことを特徴とする請求項２２に記載の方法。
【請求項２４】
前記第１の導電層を、前記第１の誘電体層の対向するエッジのそれぞれの少なくとも１つの部分に延ばすことと、
前記第２の導電層を、前記第２の誘電体層の対向するエッジのそれぞれの少なくとも１つの部分に延ばすこととをさらに含むことを特徴とする請求項２２に記載の方法。
【請求項２５】
前記第１の誘電体層の前記第１の面の一部を覆い、前記第１の誘電体層の前記１つのエッジの少なくとも一部に延びる第３の導電層を設けることと、
前記第２の誘電体層の前記第１の面の一部を覆い、前記第２の誘電体層の前記１つのエッジの少なくとも一部に延びる第４の導電層を設けることとをさらに含むことを特徴とする請求項２２に記載の方法。
【請求項２６】
前記第１および第２の導電ターミネーション層を構成するステップが、前記スタックされた第１および第２の複数の電極層のそれぞれの前記１つのエッジを含む電極層の前記スタックから形成される面にわたるギャップによって分離される複数のインターデジット式フィンガーを形成することを含むことを特徴とする請求項２５に記載の方法。
【請求項２７】
複数の第３の電極層であって、各第３の電極層が、４つのエッジで拘束された第１および第２の面を有する第３の誘電体層を含む複数の第３の電極層を設けることと、
前記第１の誘電体層の前記第１の面の一部を覆い、前記第３の誘電体層の前記１つのエッジの少なくとも一部に延びる第５の導電層を設けることと、
前記第３の誘電体層の１つの前記第１の面の一部を覆い、前記第３の誘電体層の前記１つのエッジの少なくとも一部に延びる第６の導電層を設けることと、
前記複数の第３の電極層を、前記複数の第１および第２の電極層と交互にスタックさせることとをさらに含むことを特徴とする請求項２５に記載の方法。
【請求項２８】
前記第５の導電層を前記第３の誘電体層の３つのエッジに延ばすことと、
前記第６の導電層を前記第３の誘電体層の３つのエッジに延ばすこととをさらに含むことを特徴とする請求項２７に記載の方法。
【請求項２９】
前記第１および第２の導電ターミネーション層を設けるそれぞれのステップの前に、前記インターデジット式フィンガーの一部をマスキングして、そのようなマスキングが、前記第１および第２のターミネーション層を設けるそれぞれのステップの間、前記インターデジット式フィンガーのショートを阻止するようにすることをさらに含むことを特徴とする請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較的低コスト、低インダクタンス、および低等価直列抵抗（ＥＳＲ）であることを特徴とするデバイスを一般にもたらすデカプリングコンデンサの、改良された部品設計に主に関する。
【背景技術】
【０００２】
電子回路用途において、スイッチング速度が上がり、パルス立ち上がり時間が短くなるにつれて、インダクタンスを減らさなければならないことが、システム性能を向上させるうえで深刻な制約になる。局所的なエネルギー源として動作するデカプリングコンデンサであっても、受け入れがたい電圧スパイクＶ＝Ｌ（ｄｉ／ｄｔ）を発生させる可能性がある。したがって、ｄｉ／ｄｔがかなり大きくなる可能性がある高速回路の場合は、インダクタンス値Ｌを減らすことによってしか、潜在的電圧スパイクを小さくすることができない。
【０００３】
先行技術には、チップコンデンサの等価直列インダクタンス（ＥＳＬ）を標準的な積層チップコンデンサに比べて小さくするストラテジがいくつか含まれる。第１の例示的ストラテジは、ＡＶＸ  Ｃｏｒｐｏｒａｔｉｏｎで製造販売されているような低インダクタンスチップコンデンサ（ＬＩＣＣ）設計に採用されているような逆配置ターミネーション（ｒｅｖｅｒｓｅ  ｇｅｏｍｅｔｒｙ  ｔｅｒｍｉｎａｔｉｏｎ）を伴う。ＬＩＣＣの場合は、電極が、チップの短辺ではなく長辺でターミネートされる。チップコンデンサの全インダクタンスは、部分的には、その幅に対する長さの比で決まるので、ＬＩＣＣの逆配置ターミネーションによって、インダクタンスが従来のＭＬＣチップの１／６まで減る。
【０００４】
インターデジット式コンデンサ（ＩＤＣ）は、コンデンサのインダクタンスを減らすための、第２の知られたストラテジを組み込む。ＩＤＣは、メイン部分と、コンデンサ周辺部上に形成されたそれぞれのターミネーションに接続された複数のタブ部分とを有する電極を組み込んでいる。そのような複数のターミネーションは、デバイスの寄生インダクタンスを減らすことに役立つ可能性がある。インターデジット式コンデンサの例が、特許文献１で開示されている。
【０００５】
コンデンサのインダクタンスを減らすために利用される、さらなる知られた技術は、コンデンサの電極の相互インダクタンス係数を最小化する代替電流経路を設計することを伴う。ＡＶＸ  Ｃｏｒｐｏｒａｔｉｏｎで製造販売されているような低インダクタンスチップアレイ（ＬＩＣＡ）は、正極から流れる充電電流が、隣接する負極に沿って反対方向に戻るようにボールグリッドアレイ積層コンデンサを構成することによって相互インダクタンスを最小化する。ＬＩＣＡ技術を利用すれば、低アスペクト比の電極、すなわち、インダクタンスと、マウント面に対する電極の垂直アスペクト（ｖｅｒｔｉｃａｌ  ａｓｐｅｃｔ）とをキャンセルするような電極タブの配置によって低インダクタンス値が実現される。
【０００６】
インダクタンスを最小化するために用いる逆電流経路を有する隣接電極を組み込むさらなる参考文献として、特許文献２および特許文献３がある。それらの参考文献はいずれも、マウント面に対する電極の垂直アスペクトをさらに利用している。垂直方位位置（ｖｅｒｔｉｃａｌｌｙ−ｏｒｉｅｎｔｅｄ  ｐｏｓｉｔｉｏｎ）で用いる電極を開示している、さらなる参考文献として、特許文献４、特許文献５、および米特許文献６がある。
【０００７】
容量性デバイスを部分的に含む集積回路パッケージの中のインダクタンスを減らすことを意図した機能を開示している、公知の参考文献として、特許文献７がある。そのような参考文献は、インダクタンスが、回路基板の「ループ面積」、または、電流が追従しなければならない電気的距離（スパン）に関連することを認識している。特許文献７では、そのようなループ面積を最小化してインダクタンスレベルを減らすことが望ましい。特許文献７ではさらに拡張表面ランド（Ｅｘｔｅｎｄｅｄ  ｓｕｒｆａｃｅ  ｌａｎｄ）を設ける。これにより、インダクタンスレベルおよび抵抗レベルが下がることによって特徴付けられる、より信頼度の高い接続をもたらすとされる、より大きな表面積が与えられる。
【０００８】
特許文献８も、デバイスターミネーションの表面積を最大化することによってデカプリングコンデンサのＥＳＬを減らす機能を開示している。特許文献９は、電極間のギャップを狭くするために端子拡張（ｔｅｒｍｉｎａｌ  ｅｘｔｅｎｓｉｏｎｓ）を形成したコンデンサの実施形態を開示している。特許文献１０の末端電極も、コンデンサ本体の中央部分の細い分離線を除くすべてを覆う。
【０００９】
部品のインダクタンスを減らす機能を含む参考文献として、さらに、特許文献１１および特許文献１２が知られている。これらは、導電ビアを利用して、積層コンデンサの上部電極への、概して低いインダクタンスの接続を形成する。
【００１０】
低インダクタンス積層電子デバイスの特定の態様を扱っていると考えられる、背景技術のさらなる参考文献として、特許文献１３および特許文献１４、ならびに特許文献１５がある。
【００１１】
積層電子部品および関連の製造方法の分野では様々な態様および代替機能が知られているが、本明細書で説明している問題のすべてにあまねく対処する設計は１つも出ていない。前述の米国特許および米国特許出願公開のすべての開示は、本参照によって本出願に完全に組み込まれている。
【００１２】
【特許文献１】米国特許第６２４３２５３号明細書（ＤｕＰｒｅら）
【特許文献２】米国特許出願公開第２００５／００４７０５９号明細書（Ｔｏｇａｓｈｉら）
【特許文献３】米国特許第６２９２３５１号明細書（Ａｈｉｋｏら）
【特許文献４】米国特許第５５１７３８５号明細書（Ｇａｌｖａｇｎｉら）
【特許文献５】米国特許第４８３１４９４号明細書（Ａｒｎｏｌｄら）
【特許文献６】米国特許第６８８５５４４号明細書（Ｋｉｍら）
【特許文献７】米国特許第６４８３６９２号明細書（Ｆｉｇｕｅｒｏａら）
【特許文献８】米国特許第６６６１６４０号明細書（Ｔｏｇａｓｈｉ）
【特許文献９】米国特許第６９１７５１０号明細書（Ｐｒｙｍａｋ）
【特許文献１０】米国特許第６８２２８４７号明細書（Ｄｅｖｏｅら）
【特許文献１１】米国特許第６７５７１５２号明細書（Ｇａｌｖａｇｎｉら）
【特許文献１２】米国特許第６６０６２３７号明細書（Ｎａｉｔｏら）
【特許文献１３】米国特許第６５７６４９７号明細書（Ａｈｉｋｏら）
【特許文献１４】米国特許第３４４４４３６号明細書（Ｃｏｄａ）
【特許文献１５】米国特許出願公開第２００４／０１８４２０２号明細書（Ｔｏｇａｓｈｉら）
【特許文献１６】米国特許出願第１０／４０９０２３号明細書（件名「Ｐｌａｔｅｄ  Ｔｅｒｍｉｎａｔｉｏｎｓ」）
【特許文献１７】米国特許出願公開第２００３０２３１４５７号明細書（２００３年１２月１８日）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、デカプリングコンデンサの先述の様々な態様およびそのようなデバイスのインダクタンスを減らすことの要求を認識し、これに対処する。したがって、大まかに言えば、開示する本技術の主たる目的は、コンデンサの構成を改良して全体のインダクタンスを比較的より小さくすることである。
【課題を解決するための手段】
【００１４】
本技術の実施形態によって提供されるさらなる利点として、シンプルな設計、低コスト、低ＥＳＲ、および機械的堅牢性の改善が挙げられる。そのような利点は、コンピュータプロセシングおよび他の高周波電子用途に特に有用であって、従来の低インダクタンスデカプリングコンデンサ設計に対する望ましい代替を提供するであろう。
【００１５】
本発明の積層電子部品の一例示的実施形態は、複数の第１の電極層であって、各第１の電極層が、４つのエッジで拘束された第１および第２の面を有する第１の誘電体層と、そのような第１の誘電体層のそのような第１の面の一部を覆い、そのような第１の誘電体層の１つのエッジの少なくとも一部に延びる第１の導電層とを含む複数の第１の電極層と、そのような複数の第１の電極層と交互にスタックされる複数の第２の電極層であって、各第２の電極層が、４つのエッジで拘束された第１および第２の面を有する第２の誘電体層と、そのような第２の誘電体層のそのような第１の面の一部を覆い、そのような第２の誘電体層の１つのエッジの少なくとも一部に延びる第２の導電層とを含み、第２の導電層が、第１の導電層の鏡像として形成される複数の第２の電極層と、そのような第１の電極層のそのような少なくとも１つのエッジの一部を覆い、そのような複数の第１の電極層のそれぞれのそのような第１の導電層を電気的に接続する第１の導電ターミネーション層と、そのような第２の電極層のそのような少なくとも１つのエッジの一部を覆い、そのような複数の第２の電極層のそれぞれのそのような第２の導電層を電気的に接続する第２の導電ターミネーション層とを含む。
【００１６】
前述の例示的実施形態においては、そのような第１の導電ターミネーション層とそのような第２の導電ターミネーション層とが、そのような第１および第２の電極層の両方のそのような少なくとも１つのエッジの一部に沿って、互いの間にギャップを形成するように構成され、それによって、そのような第１の導電ターミネーション層から、そのような複数の第１の電極層および複数の第２の電極層を経て、そのような第２の導電ターミネーション層までの最小電流ループ面積が形成されることが好ましい。
【００１７】
本発明の積層電子部品の別の例示的実施形態は、複数の第１の電極層であって、各第１の電極層が、４つのエッジで拘束された第１および第２の面を有する第１の誘電体層と、そのような第１の誘電体層のそのような第１および第２の面のうちの一方の一部を覆い、そのような第１の誘電体層の１つのエッジの少なくとも一部に延びる第１の導電層と、そのような第１の誘電体層のそのような第１および第２の面のうちの一方の一部を覆い、そのような第１の誘電体層のそのような１つのエッジの少なくとも一部に延びる第２の導電層とを含む複数の第１の電極層を含み、さらに、そのような複数の第１の電極層と交互にスタックされる複数の第２の電極層であって、各第２の電極層が、４つのエッジで拘束された第１および第２の面を有する第２の誘電体層と、そのような第２の誘電体層のそのような第１および第２の面のうちの一方の一部を覆い、そのような第２の誘電体層の１つのエッジの少なくとも一部に延びる第３の導電層と、そのような第２の誘電体層のそのような第１および第２の面のうちの一方の一部を覆い、そのような第２の誘電体層のそのような１つのエッジの少なくとも一部に延びる第４の導電層とを含む複数の第２の電極層を含み、さらに、そのような複数の第１および第２の電極層のそのような少なくとも１つのエッジの一部を覆い、そのような複数の第１の電極層のそれぞれのそのような第１の導電層と、そのような第２の電極層のそのような第４の導電層とを電気的に接続する第１の導電ターミネーション層と、そのような複数の第１および第２の電極層のそのような少なくとも１つのエッジの一部を覆い、そのような複数の第１の電極層のそれぞれのそのような第２の導電層と、そのような第２の電極層のそのような第３の導電層とを電気的に接続する第２の導電ターミネーション層とを含む。
【００１８】
前述の別の例示的実施形態においては、第１の導電ターミネーション層と第２の導電ターミネーション層とが、第１および第２の電極層の両方の少なくとも１つのエッジの一部に沿って、互いの間にギャップを形成するように構成され、それによって、第１の導電ターミネーション層から、そのような複数の第１の電極層および複数の第２の電極層を経て、第２の導電ターミネーション層までの最小電流ループ面積が形成されることが好ましい。
【００１９】
本発明は、対応する方法にも同様に関連することを理解されたい。そのような一例示的方法は、低等価直列インダクタンス（ＥＳＬ）の積層電子部品を作成する方法に関する。そのような方法は、好ましくは、複数の第１の電極層であって、各第１の電極層が、４つのエッジで拘束された第１および第２の面を有する第１の誘電体層と、前記第１の誘電体層の前記第１および第２の面のうちの一方の一部を覆い、前記第１の誘電体層の１つのエッジの少なくとも一部に延びる第１の導電層とを含む複数の第１の電極層を設けることと、複数の第２の電極層であって、各第２の電極層が、４つのエッジで拘束された第１および第２の面を有する第２の誘電体層と、前記第２の誘電体層の前記第１および第２の面のうちの一方の一部を覆い、前記第２の誘電体層の１つのエッジの少なくとも一部に延びる第２の導電層とを含み、第２の導電層が第１の導電層の鏡像として形成される複数の第２の電極層を設けることと、第１および第２の複数の電極層を、それぞれが交互になるようにスタックさせることと、前記複数の第１の電極層のそれぞれの第１の導電層を電気的に接続する第１の導電ターミネーション層を設けることと、前記複数の第２の電極層のそれぞれの第２の導電層を電気的に接続する第２の導電ターミネーション層を設けることと、前記第１および第２の導電ターミネーション層を、前記第１および第２の電極層の両方の前記少なくとも１つのエッジの一部に沿って、互いの間にギャップを形成するように構成することとを含む。
【００２０】
本発明のさらに別の方法が、追加のステップまたは態様を含みうることを理解されたい。たとえば、本発明の一例示的方法は、前述の構成ステップの追加として、スタックされた第１および第２の複数の電極層のそれぞれの前記１つのエッジを含む電極層のスタックから形成される面にわたるギャップによって分離される複数のインターデジット式フィンガーを形成するように前記第１および第２の導電ターミネーション層を構成することを含むことが可能である。本発明のさらに別の例示的方法においては、本発明は、第１および第２の導電ターミネーション層を設けるそれぞれのステップの前に、インターデジット式フィンガーの一部をマスキングして、そのようなマスキングが、第１および第２のターミネーション層を設けるそれぞれのステップの間、インターデジット式フィンガーのショートを阻止するようにすることを含むことが可能である。
【００２１】
本発明の特定の実施形態の、低インダクタンスという利点は、部分的には、内部電極および周辺ターミネーションランドの構成によって実現される。マウント場所にある積層コンデンサ内で、様々に選択された電極構成を利用および方向付けすることによって、電極をマウント面に対してほぼ垂直にすることが可能である。そのような「垂直電極」は、ターミネーションランドがその上に形成される、コンデンサの周辺部に沿って延び、露出する。たとえば、本明細書で開示するような様々な無電解めっき技術または電解めっき技術によってターミネーションを形成することが可能である。垂直電極の露出部分および対応するターミネーションランドは、電流ループ面積を減らすこと、したがって、部品インダクタンスを減らすことを目的とする、ランド間の狭い、制御された間隔を画定するために形成する。そのようなギャップは、いくつかの例示的実施形態においては、約１００〜４００ミクロンになるように形成することが可能である。電気的検査を可能にしたり、はんだフィレットのサイズおよび形状を制御したりするために、電極露出および対応するターミネーションの場所を、コンデンサの「端部」にすることも可能である。
【００２２】
本開示技術による別の優位性は、個々に構成されたターミネーションランド位置によって得られる取付けの容易さに関する。ボールグリッドアレイ（ＢＧＡ）技術は要求されないため、（ランドグリッドアレイ（ＬＧＡ）技術による場合と同様に）ターミネーションランドを回路基板パッドに直接はんだ付けすることが可能であり、はんだボールは不要である。
【００２３】
さらに別の利点は、対象コンデンサに利用できる設計の選択肢の多様さに関する。１つまたは複数のデバイス面のターミネーションとともに、様々な電極構成を用いることが可能である。デバイスの所与のマウント面に複数のターミネーションを有するデバイスだけでなく、２端子デバイスを形成することも可能である。ターミネーションは、マウント面の反対側の面に形成することも可能であり、底面に対して鏡像、逆鏡像、または別の形状であることが可能である。
【００２４】
本発明の例示的特徴による本発明の実施形態によって様々な追加の目的および利点が与えられるが、その例示的特徴とは、ａ）反対の極性の内部電極タブの間のギャップを最小化すること、ｂ）外部ターミネーションを、そのギャップを定義する露出タブと一致させること、およびｃ）底部カバー層の「高さ」を最小化することによって電流ループ面積を最小化しなければならないことと、電流ループスパン（電流の流れに垂直な方向）を最大化しなければならないことである（これによって、特定の本発明の設計の変形形態（本発明のマルチ端子ＬＧＡや本発明の交互配置形状など）が発生する）。
【００２５】
本明細書の詳細説明において、本発明のさらなる目的および利点について説明するが、それらは、当業者であれば、その詳細説明から明らかであろう。また、限定的に例示、参照、および説明された、本発明の特徴に対する修正および変形は、本発明を参照することにより、本発明の趣旨および範囲から逸脱しない、本開示技術の様々な実施形態および用途において実施可能であることも、当業者であればさらに理解されよう。そのような変形として、図示、参照、または説明されたものに対する等価な手段および機能、または材料の置換、様々な部品、形状、その他の機能的、動作的、または位置的反転などがあり、これらに限定されない。
【００２６】
さらにまた、本発明の様々な実施形態、ならびに様々な、本明細書において好ましいとした実施形態は、（明示的に図示されていないか、詳細説明において明示的に記述されていない特徴または構成の組合せを含め）本明細書で開示した特徴または要素、またはそれらの等価物の様々な組合せまたは構成を含むことが可能であることも理解されたい。当業者であれば、本明細書の残りの部分を精査することにより、そのような実施形態その他の特徴および態様をよりよく理解されよう。
【００２７】
当業者を対象とする、本発明の完全かつ実施可能な説明（本発明の最良の態様を含む）を本明細書において、添付図面を参照しながら提供する。
【００２８】
本明細書および添付図面を通しての参照符号の繰り返し使用は、本発明の同じまたは類似した特徴または要素を表現することを意図している。
【発明を実施するための最良の形態】
【００２９】
本発明は、インダクタンスおよびＥＳＲが比較的低い部品を提供するために、狭間隔ターミネーションギャップおよび／または垂直方位電極を選択的に組み込む、デカプリングコンデンサのための改良された部品設計を目的とする。
【００３０】
前述の背景技術のセクションで参照したように、多くの知られたシステムおよび方法が、低インダクタンスおよび／または低ＥＳＲ値で特徴付けられる積層電子部品の形成を目的としてきた。そのような知られた技術の例として、逆配置ターミネーション、インターデジット式コンデンサ電極、または隣接電極の電流の流れが交番するボールグリッドアレイのうちの１つまたは複数を組み込んだ部品が含まれる。前述の各アプローチの中核を成すのは、コンデンサとそのマウント場所との間に形成される電流通過ループ（ｃｕｒｒｅｎｔ  ｃａｒｒｙｉｎｇ  ｌｏｏｐ）の面積を最小化するという目標である。マウント場所が従来の回路基板に対応すると仮定すると、そのような電流通過ループは、回路基板に最も近い内部電極、コンデンサに最も近い、回路基板の電源供給面（ｐｏｗｅｒ  ｐｌａｎｅｓ）、コンデンサのターミネーション、およびはんだパッドと基板の電源供給面との間のビアのそれぞれの形状に従って部分的に形成される。
【００３１】
図１および２は、２つの例示的な先行技術コンデンサがそれぞれ回路基板にマウントされた場合のそのような電流通過ループの様相をそれぞれ示している。図１に示すように、第１の先行技術コンデンサ１０は、誘電体材料１６の中部に配置された複数の第１の電極１２および第２の電極１４を含む積層デバイスに対応する。各第１の電極１２は、逆の極性の第２の電極１４と対になって、対向するコンデンサ極板を形成する。コンデンサ１０の両側に２つの厚膜ターミネーションストライプ１８が形成され、それによって、同じ極性の複数の内部電極がそれぞれ接続され、部品をマウントするそれぞれの周辺位置が提供される。ターミネーション１８の部分は、回路基板２２上に形成されたはんだパッド２０と接続される（チップ部品と回路基板との間の接続を示している図１および他の図では、説明を簡単にするために、そのような回路基板の部分だけを示していることを理解されたい）。回路基板２２の内部にあるビア２４が、はんだパッド２０を、基板２２に対応付けられた電源供給面２６と接続する。
【００３２】
図１を参照すると、そのような例示的実施形態における電流ループは、点線２８で表され、回路基板２２に最も近い第２の電極１４から、回路基板２２に最も近い第１の電極１２を通り、回路基板のビア２４を通り、ビア２４の間を走る電源供給面２６を通って流れる。図１の電流ループ２８の二次元図で定義される面積が、電流ループ面積である。
【００３３】
本発明の態様における目標は、この電流ループの面積を可能な限り減らすことであり、この面積は、そのような電流ループの長さと幅の両方の関数である。デバイス全体のインダクタンスにやはり寄与する、電流ループの関連する態様として、本明細書で電流ループの「スパン」と称するものがある。電流は、図１および他の後続の図の電流ループ２８によって表される二次元線の中では移動しない。電流ループは、電流の流れに垂直な第３のコンデンサ次元の全体に広がる。たとえば、図１では、電流ループスパンは、コンデンサの前面から背面（図１に示す面に垂直な方向）に広がる。電流ループの面積を減らすことは有利であるが、電流ループスパンを増やすか最大化することも有利である可能性がある。本開示の特徴を有して形成され、垂直電極および／または拡張ランドを選択的に含むコンデンサは、他の知られたコンデンサ構成より低い、電流ループスパンに比例するＥＳＬを有するものとして主に特徴付けられる。
【００３４】
図２を参照すると、例示的な先行技術コンデンサの実施形態１０’が、図１の配置と同様に、誘電体材料１６の中部に配置された第１の電極１２および第２の電極１４を含む。同じ極性の複数の内部電極をそれぞれ接続するために、周辺ターミネーション１８’がさらに設けられる。図１のターミネーション１８と比べて、図２のターミネーション１８’は、図１のビア２４より互いに接近している基板ビア２４’に接触するように、コンデンサ１０’の上面および底面に沿ってさらに延びている。図２のターミネーション１８’が形成する拡張ランドは、より近い位置のビア２４’と接続され、図１と比べて、電流ループ２８’で定義される面積を減らすことに役立つ。
【００３５】
そのようなデバイスの全インダクタンスにコンデンサの電流ループ面積がどのように作用するかに関する例として、図３のグラフを示す。図３のグラフは、電流面積ループの幅（ｍｍ）に対して集中ＥＳＬ（ｐＨ（ピコヘンリー））をプロットすることによりインダクタンスの動向を示す。データ点３２は、０１０２ケースサイズを有するコンデンサチップについて測定されたＥＳＬ値に対応する。「ｘｘｙｙ」というケースサイズは、約０．ｘｘインチ×０．ｙｙインチの寸法を有するチップデバイスを表すためにＥＩＡ（電子機械工業会）が作った基準規格であることを理解されたい。したがって、たとえば、０１０２チップは、長さ０．０１インチ、幅０．０２インチの寸法を有する。（図３で「キャンセルループ幅」とした）幅寸法は、既に述べた電流ループ面積に直接寄与する。０１０２チップは、約０．２５ｍｍのキャンセルループ幅を有する。この幅寸法は、コンデンサのケースサイズが大きいほど大きく、したがって、図３に示すように全体ＥＳＬ値が大きくなる。データ点３４は、（０．５１ｍｍのキャンセルループ幅を有する）０２０４チップの予測ＥＳＬ値に対応する。データ点３６、３８、および４０は、（約０．７６ｍｍ、１．２７ｍｍ、および１．５２ｍｍのキャンセルループ幅をそれぞれ有する）０３０６チップ、０５０８チップ、および０６１２チップについての測定値にそれぞれ対応する。
【００３６】
以下、本発明の諸態様による様々な実施形態を、電流通過ループ面積を減らすことに関して説明していく。図４は、図２に示したコンデンサ１０’と類似した多くの特徴を含むコンデンサの実施形態４２を示している。そのような特徴を示す場合は、同様の参照符号を用いている。複数の第１の電極１２および第２の電極１４が、複数の誘電体層１６との交互配置のかたちで交互にスタックされ、上面および底面によって特徴付けられる積層配置を形成する。説明のために、上面または底面のいずれか一方を（参照符号４６で示された）マウント面とする。第１および第２の導電ビア４４ａおよび４４ｂが、コンデンサ４２のマウント面を貫通して形成される。これらの導電ビアは、レーザアブレーションを利用してデバイスに開口部を形成し、その開口部に導電性材料をめっきするという例示的手段によって形成される。第１の導電ビア４４ａは、マウント面４６に最も近い、最底部の第１の電極１２と直接接触するように、マウント面４６に対して設けられた誘電体被覆層を貫通して形成される。導電ビア４４ｂは、最底部の第２の電極１４と直接接触するように、同じ誘電体被覆層を貫通し、さらに、最底部の第１の電極１２の中に形成された開口部を貫通して形成される。次にターミネーション１８’が、１つのターミネーションが各第１の電極１２および導電ビア４４ａと電気的に接続され、１つのターミネーションが各第２の電極１４および導電ビア４４ｂと電気的に接続されるように、デバイス周辺部に沿って形成される。ターミネーション１８’はさらに、コンデンサ４２を回路基板２２上のはんだパッド２０’にマウントするためのランドを提供する。一般にビア４４ａおよび４４ｂは、ターミネーションランド１８’間のギャップにほぼ等しい距離だけ互いに離れている。この距離を、はんだパッド２０’間のギャップおよび回路基板ビア２４’間の距離に対応させることも可能である。図４に示すように、回路基板２２にマウントされたコンデンサの実施形態４２に対応する電流ループ４８は、図１および２の先行技術コンデンサの実施形態のいずれよりも格段に小さい面積を定義する。
【００３７】
次に、本開示技術の別の実施形態を参照する。図５は、例示的なコンデンサの実施形態５０を示しており、これは、複数の誘電体層とともに交互にスタックされた複数の第１の電極５２および第２の電極５４を含む。各第１の電極５２は、第２の電極５４のいずれか１つと対になって、対向するコンデンサ極板を形成する。図５は、互いの上に重ね合わせられた１つの第１の電極５２と１つの第２の電極５４とを示しているが、図１１Ａおよび１１Ｂでは、互いに分離されたそのような電極の平面図を見ることができる。
【００３８】
図３２は、データ線３２１０で表される、低インダクタンスＭＬＣＣ部品の全体インダクタンス動向を比較したグラフであり、特に、本技術による、様々なサイズの複数の例示的ＬＧＡコンデンサの実施形態についての、キャンセルループ幅に対する集中ＥＳＬ値を、グラフのデータ線３２２０で示している。データ線３２１０は、たとえば、先行技術の図１および２に示したように、従来の１２０６積層コンデンサについては、端子間の間隔に関係なく、ＥＳＬが約３００〜３５０ｐＦの間で本質的に一定であることを示している。しかしながら、本技術によれば、本発明に従って構築された（たとえば、図５に示した）ＬＧＡ構成は、端子とその端子につながる内部タブとの間の間隔が小さくなるにつれて、ＥＳＬが大幅に小さくなる。そのようなＥＳＬの減少がデータ線３２２０によって示されている。
【００３９】
さらに図３３では、端子ギャップ間隔が一定である一連のＬＧＡ部品についての、キャンセルスパンに対するＥＳＬの測定値をグラフに表した図である。データ線３３１０は、本発明に従って構築されたＬＧＡコンデンサのＥＳＬを、キャンセルループの全体スパン（すなわち、電流の流れに垂直な端子の方向）を増やすことによって減らすことが可能であることを示している。図３３は、「０２０４」から「１２０６」までの範囲のいくつかの部品スタイルについて測定したＥＳＬをグラフに表しており、端子ギャップ間隔を一定に保ちながらのＥＳＬの変化を示している。図３４は、様々な先行技術コンデンサの構造と集中ＥＳＬとの関係を、本発明と比較してグラフに表している。特に、本発明に従って構築されたＬＧＡデバイスは、以前に採用された既知の構成に比べて大幅に小さい集中等価直列インダクタンス（ＥＳＬ）を示すことが可能である。
【００４０】
図１１Ａは、誘電体材料５６のシートの上に設けられた例示的な第１の電極５２を示しており、図１１Ｂは、誘電体材料５６のシートの上に設けられた例示的な第２の電極５４を示している。電極５２および５４は、略Ｌ字形であり、それぞれのメイン部分６２ａ、６２ｂ、および拡張部分（タブ部分）６４ａ、６４ｂによって特徴付けられる。電極層５２および５４の例示的材料として、白金、ニッケル、銅、パラジウム銀合金、または他の好適な導電性物質がある。誘電体材料５６は、チタン酸バリウム、酸化亜鉛、低燃焼ガラス入りアルミナ（ａｌｕｍｉｎａ  ｗｉｔｈ  ｌｏｗ−ｆｉｒｅ  ｇｌａｓｓ）、または他の好適なセラミックボンド材料またはガラスボンド材料を含むことが可能である。代替として、誘電体は、回路基板材料として一般的であるエポキシなどの有機化合物（セラミックの混合の有無、ガラス繊維の有無を問わず）、または他の、誘電体として一般的なプラスチックであってもよい。本技術のいくつかの実施形態では、外部（周辺）ターミネーションを塗布する前に、誘電体シートと、選択的に交互配置された電極とをスタックさせ、一緒に焼結することが可能である。他の実施形態では、あらかじめ焼結された誘電体シートを用いることが可能である。さらに別の実施形態では、絶縁ペースト（誘電体層用）および導電ペースト（電極層用）の層を交互に印刷および乾燥することによって積層部品を形成することが可能である。当業者に知られている、他の積層電子デバイス形成方法も、本発明の趣旨および範囲に従って採用することが可能である。
【００４１】
図５に戻ると、第１の電極５２、第２の電極５４、および誘電体層５６が選択的に交互配置され、上面、底面、および４つの側面のそれぞれによって特徴付けられるスタック配置が形成される。上面および底面は、一般に、１つまたは複数の誘電体層５６に対応する。コンデンサ５０の側面は、２つの長い側面５８ａおよび５８ｂと、２つの短い側面６０ａおよび６０ｂとを含む。図５のコンデンサ５０の方位は、マウント面が積層スタックの上面および底面のいずれかでない点で、図１、２、および４に示したコンデンサと異なる。コンデンサ５０の、回路基板２２にマウントされる面は、そのようなコンデンサの電極が、回路基板２２（または他の望ましいマウント場所）に対してほぼ垂直な面内の方位に構成されるように、その側面の１つ（すなわち、図５の側面５８ｂ）に対応する。そのようなマウント方位は、図１、２、および４のそれぞれコンデンサ１０、１０’、および４２の、対応して「水平」電極と称されるであろうものに対して、「垂直」電極と称しうるものをもたらす。
【００４２】
図５、１１Ａ、および１１Ｂをさらに参照すると、回路基板、別の部品、または他のマウント場所に対して隣接して位置するように構成された辺５８ｂにタブ部分６４ａが延び、（そのあとの周辺ターミネーションの塗布の前に）辺５８ｂ上で露出するように、各第１の電極５２が積層スタック内に位置する。タブ部分６４ａおよびメイン電極部分６２ａのそれぞれのさらに別の部分が、コンデンサデバイスの所与の辺６０ａに延び、辺６０ａ上で露出する。同様に、タブ部分６４ｂがコンデンサ５０の辺５８ｂに延びるように、各第２の電極５４が積層スタック内に位置する。タブ部分６４ｂおよびメイン電極部分６２ｂのそれぞれのさらに別の部分が、マウント面５８ｂに隣接するコンデンサ側面、すなわち、辺６０ｂに延びる。電極５２および電極５４の各部分の、積層コンデンサの周辺部に沿っての露出位置によって、ターミネーション６８を形成する場所が決まる。
【００４３】
本発明の一例示的実施形態によれば、特許文献１６に記載のめっき処理により、ターミネーション６８を形成することが可能である。この出願は、所定の出願の譲受人（ＡＶＸ  Ｃｏｒｐｏｒａｔｉｏｎ）に譲渡されている。そのような出願の電子公開版であって、特許文献１７を参照されたい。そのようなめっき技術によれば、ターミネーション６８は、たとえば銅であって銅に限定されない薄膜めっき材料に対応する。そのようなめっき材料は、既に参照した係属中の出願に詳細に開示されているような処理、すなわち、誘電体層５６、第１の電極５２、および第２の電極５４のあらかじめターミネートされたスタック配置が、ニッケルまたは銅のイオン溶液のような無電解めっき溶液に完全に浸される処理に従って形成することが可能である。コンデンサ５０（または、バッチターミネーション処理においてはより一般的であろう、複数のそのようなコンデンサ）は、めっき材料が電極５２および５４の露出部分に堆積して、同じ極性の隣接電極間にブリッジ接続を形成するまでの所定の時間（たとえば、１５分）の間、無電解めっき溶液にさらされる。電極５２および５４の露出場所によって、めっき溶液が堆積する場所が決まるので、ターミネーション６８は、形成場所については実質的に「自己決定的」であり、したがって、電極５２および５４の露出場所に正確に対応することが保証される。そのようにして、電極５２および５４のそれぞれのタブ部分６４ａおよび６４ｂの間のギャップ６６によって、２つのそれぞれのターミネーション６８の間に、マウント面５８ｂに沿って存在する同じギャップが定義される。
【００４４】
ターミネーション６８の前述の実施形態から、そのようなターミネーションが、場合によって異なる技術によって（たとえば、蒸着処理やスパッタリング処理によって）形成可能であることを理解されたい。ターミネーション６８は、コンデンサ５０の周辺部にメタライゼーションを適用し、所望の場所にメタライゼーションをパターン化することによっても形成可能である（パターン化は、レーザエッチング、フォトリソグラフィ方法、または同様の技術によってなされることが可能である）。さらに、ターミネーション６８が、メタライゼーションの単一層（前述の薄膜めっき層など）を含むことも、その上に形成される追加層を含むことも可能であることも理解されたい。利用可能な積層ターミネーションの一例として、最初の層が銅（Ｃｕ）めっきであり、その上の層がニッケル（Ｎｉ）であり、その上の層がスズ（Ｓｎ）である場合がある。
【００４５】
めっきされたターミネーション６８の性質、ならびに電極５２および５４の配置によって、図５のコンデンサ５０のギャップ６６を、図４のコンデンサ４２の導電ビア４４ａおよび４４ｂの間のギャップより一層狭くすることが可能である。結果として、電流通過ループ７０およびそのようなループによって決まる結果としての面積は、これまでに提示した他のコンデンサの実施形態より一層小さい。いくつかの実施形態では、ターミネーションと電極ギャップ６６との間隔を約１００〜４００ミクロンにすることが可能である。特定の一実施形態では、ギャップ６６の長さは約２５０ミクロンである。
【００４６】
一般に、ターミネーション６８の間隔が狭くなるほど（すなわち、ギャップ６６が狭くなるほど）、部品のインダクタンスが小さくなる。しかしながら、ギャップ６６をどこまで狭くできるかについては、一定の限界がある。開示されている無電解めっき技術を用いてターミネーション６８を形成する場合は、ギャップ６６を、少なくとも、デバイス周辺部に形成されためっき材料が多すぎて、ターミネーション６８同士がブリッジし、反対の極性の電極同士がショートするリスクを避けるだけの十分な広さにしなければならない。さらに、コンデンサ５０を、回路基板パッド２０’にマウント（たとえば、はんだ付け）することが好ましい場合がある。ボールグリッドアレイ（ＢＧＡ）配置スキームで利用されるようなはんだボールは不要である。このタイプの配置は、ランドグリッドアレイ（ＬＧＡ）技術と呼ばれることがある。そのようなリフローはんだマウント技術の制限は、ギャップ６６の実現可能な最小距離の一因となる場合もある。反対の極性のターミネーション６８同士または反対の極性のはんだパッド２０’同士がショートするリスクをおかすほどギャップ６６が狭くない限り、ギャップサイズ６６は、本開示に従って効果的に受け入れられる。ギャップ６６は、前述の最大約４００ミクロンより広ければ必ず利用可能であるが、ギャップ６６が広くなるほどデバイス全体のＥＳＬの減り幅が小さくなることも理解されたい。さらに、ターミネーション６８によって提供される電流経路がより短く、ターミネーション面積がより広いことも、デバイスのＥＳＲを非常に小さくすることを理解されたい。
【００４７】
図５、１１Ａ、および１１Ｂを参照して部分的に説明したコンデンサの実施形態５０は、本発明による垂直方位電極の一例を示しているに過ぎない。マウント面に垂直な方位の、多くの異なる、または代替の電極構成を利用することも可能であり、それらのいくつかの例を以下で説明する。
【００４８】
図６および７Ａ〜７Ｄは、それぞれ、本開示技術による例示的垂直電極コンデンサ配置の大まかな斜視図を与える。それらの図の関連部分は、図６の基板７２のような回路基板または他の基板に取り付けるためのマウント面として用いられるコンデンサ表面の斜視図を与えることを意図している。図６では、ターミネーションランド７６ａおよび７６ｂのそれぞれが、そのような典型的な基板７２の上にある例示的パッド７８と位置合わせされている。はんだペーストがパッド７８に塗布され、コンデンサチップ７４が置かれ、部品がリフローされると、図６の右側に示すようにチップ７４がマウントされる。
【００４９】
前述のように、コンデンサのマウント面は、一般に、積層スタックアセンブリの長い（または広い）方の側面の１つである。たとえば、（図５に示した実施形態５０とよく似たコンデンサである）図７Ｂでは、側面５８ｂをマウント面としている。側面６０ａおよびその対向面６０ｂは、マウント面５８ｂに隣接している。その他の２つの面は、スタックアセンブリのそれぞれ上面および底面である。
【００５０】
図７Ｂでは、ターミネーション６８ａ（「＋」記号で表される正のターミネーション）とターミネーション６８ｂ（「−」記号で表される負のターミネーション）との間のギャップ６６が、いくつかの実施形態では約１００〜４００ミクロンであってよく、他の実施形態では約２００〜３００ミクロンであってよい。
【００５１】
ターミネーション６８ａおよび６８ｂの、隣接する対向する側面６０ａおよび６０ｂに隣接して面５８ｂから連続的に上に延びる部分の距離８０は、変わることがある。いくつかの実施形態では、距離８０は、比較的短くてよく、これによって、コンデンサ５０を回路基板にマウントする際にはんだフィレットが形成されやすくなる。いくつかの好ましい実施形態では、距離８０は、コンデンサ５０の電気的検査を容易にするために、側面６０ａの寸法８２の半分を少し上回るくらいであることが可能である。さらに別の実施形態では、距離８０は、寸法８２を少し下回るか、寸法８２にほぼ等しくてもよい。
【００５２】
図示していないが、ターミネーション６８ａおよび６８ｂは、他の実施形態では、マウント面５８ｂから他の対向する側面（本明細書ではデバイスの上面および底面と称していた面）に延びることも可能であることを理解されたい。
【００５３】
次に例示的な図７Ａを参照する。ここでは、第１のターミネーション８４ａおよび第２のターミネーション８４ｂがそれぞれ、例示的な図７Ｂのコンデンサ５０のターミネーションから９０度オフセットした方向に形成されるように、本発明によるコンデンサの内部電極を、異なる次元でスタックさせることが可能であることを理解されたい。
【００５４】
さらに別の代替電極設計を利用して、図７Ｃおよび７Ｄの、本発明の例示的コンデンサをそれぞれ形成することが可能である。
【００５５】
図７Ｃの典型的なコンデンサ８６では、各正の電極が、コンデンサ８６のマウント面に延びる２つのタブ部分を含み、各負の電極が、コンデンサ８６のマウント面の別の場所に延びる２つのタブ部分を含む。複数の第１および第２の電極を、互い違いの誘電体層との交互配置でスタックさせる場合は、正（＋）極性のタブ部分を２つのそれぞれの列に位置合わせし、負（−）極性のタブ部分を別の（ただし隣接する）２つの列に位置合わせする。所与の列の正極タブ部分同士を結合するためにターミネーション８８ａが設けられ、所与の各列の負極タブ部分同士を結合するためにターミネーション８８ｂが設けられる。最も内側のターミネーション８８ａおよび８８ｂの間の距離９０が、全体ＥＳＬ値を部分的に制御し、そのようなギャップが、図５および７Ｂのギャップ６６の距離に相当することが好ましい場合がある。
【００５６】
図７Ｄの典型的なコンデンサ９２は、図７Ｃのコンデンサ８６と類似しているが、異なるのは、単一の正のターミネーション９４ａと単一の負のターミネーション９４ｂとがコンデンサの周辺部上に形成されるように、第１および第２の電極のそれぞれの１つのタブだけがコンデンサのマウント面に延びることである。そのようなターミネーション９４ａおよび９４ｂの間の典型的なギャップ９６は、これらの例示的実施形態においては、図７Ｃの例示的ギャップ９０とほぼ同じであることが好ましい。
【００５７】
図６および７Ａ〜７Ｄに示した、コンデンサの例示的実施形態のそれぞれに関しては、それぞれコンデンサチップを上下対称にすることが可能であることを理解されたい。言い換えると、コンデンサの各マウント面に形成される、電極の露出場所、および対応するターミネーションは、側面に対して、そのような個々のマウント面のそれぞれの向かい側でそれぞれ鏡像になる。
【００５８】
次に図８Ａおよび８Ｂを参照する。この図は、本発明の例示的コンデンサの実施形態と回路基板との間の異なるはんだ接合を示している。図８Ａは、基板１００にマウントされた後の図６の例示的コンデンサ７４と類似したコンデンサを示している。はんだ部分１０４が回路基板パッド１０２に当てられ、リフローされると、ターミネーション７６ａおよび７６ｂのそれぞれがパッド１０２と接触する。図８Ａにおいては、はんだ１０４をリフローした後にコンデンサ７４が自動調心するようにパッド１０２のサイズを制限することが可能であることに注目されたい。
【００５９】
例示的な図８Ｂに示した例示的コンデンサの実施形態は、図５および７Ｂの例示的コンデンサ５０と類似しており、コンデンサのマウント面からデバイスの隣接する側面までを連続的に包むそれぞれのターミネーション６８ａおよび６８ｂを有する。そのような拡張ターミネーションを有することにより、そのようなはんだが回路基板パッド１０６にリフローされた際に、より強固なはんだ接合１０８を形成することが容易になる。
【００６０】
次に図９Ａおよび９Ｂを参照する。ここでは、本技術の態様による特定の例示的コンデンサを、コンデンサのマウント面上のターミネーションと連続していない側面端子を有するように形成することが可能であることを理解されたい。たとえば、図９Ａの例示的コンデンサ１１０および図９Ｂの例示的コンデンサ１１０’は、それぞれが、底部ターミネーション１１２ａおよび１１２ｂと、それらとは独立した側面ターミネーション１１４および１１４’をそれぞれ含む。そのような例示的コンデンサの第１および第２の電極のそれぞれは、デバイスの各側面に延びてターミネーション１１４および１１４’を形成する追加タブ部分を有する。図９Ｂの１１４’のように、タブ露出面積が大きければ、側面ターミネーションも大きくなるが、図９Ａの１１４のような小さなターミネーションであっても、デバイスの検査を容易にするためのアクセス可能な電気的接続が得られる。コンデンサ１１０および１１０’を基板にマウントする際には、側面端子（または端部端子）１１４および１１４’にはんだが付くことは望ましくない。
【００６１】
図１０は、本技術の態様による別の例示的コンデンサの実施形態（全体的に）１１６を示している。そのような例示的コンデンサ１１６は、３つの正のランド１１８と、３つの負のランド１２０とを含む６つのターミネーションランドを有する底部ターミネーションランドグリッドアレイコンデンサである。図１０の斜視図は、コンデンサ１１６のマウント面を示している。隣接するランド１１８および１２０の間のピッチ（すなわち、隔離距離）は、他の例示的実施形態に関して前述したもの（すなわち、約１００〜４００ミクロン）とほぼ同じであってよい。最も外側のターミネーションランド（図示しているが、追加の参照符号はなし）を拡張して、コンデンサ１１６の隣接する側面を包んで、デバイスの電気検査用の場所を設けることが可能である。
【００６２】
次に、本技術のコンデンサの実施形態に用いるさらなる代替電極構成を示す。そのような例示的電極構成は、一般に、誘電体シートの上にある単一の第１の電極と、別の誘電体シートの上にある単一の第２の電極とで示される。複数のそのような第１および第２の典型的電極とそれらのそれぞれの典型的誘電体シート、ならびに誘電体材料の追加シートを、選択的に互いにスタックさせて、本発明のコンデンサの実施形態の中間的な、ターミネートされていない態様を形成することが可能であることを理解されたい。特定のさらなる例示的実施形態では、図２７〜３１を参照して後述するターミネーションのために、電極層と誘電体シート層の両方に導電性アンカータブを含めることが可能である。
【００６３】
図１２Ａおよび１２Ｂは、それぞれの誘電体シート５６の上にある例示的な第１の電極１２２ａおよび例示的な第２の電極１２２ｂの、それぞれの平面図である。各電極１２２ａおよび１２２ｂは、図に示すように、それぞれのメイン部分１２４ａおよび１２４ｂと、拡張タブ部分のそれぞれの対１２６ａ、１２８ａ、および１２６ｂ、１２８ｂとを含む。各タブ部分１２６ａ、１２６ｂ、１２８ａ、および１２８ｂは、デバイス層の交互スタックのかたちで設けられた場合に、デバイスのマウント面に延びる。タブ部分１２８ａおよび１２８ｂはさらに、マウント面に隣接する側面に延びる。図から理解されるように、タブ１２８ａは、タブ１２８ｂが延びる先の面とは反対の面に延びる。
【００６４】
図１３Ａおよび１３Ｂは、それぞれの誘電体シート５６の上に設けられた例示的な第１の電極１３０ａおよび例示的な第２の電極１３０ｂの、それぞれの平面図である。各電極１３０ａおよび１３０ｂは、それぞれのメイン部分１３２ａおよび１３２ｂと、それぞれのタブ部分の対１３４ａ、１３６ａ、および１３４ｂ、１３６ｂとを含む。タブ１３４ａおよび１３６ａは、デバイス層の交互スタックのかたちで設けられた場合に、対向する側面（そのうちの１つまたは複数がデバイスのマウント面になる）に延び、その面上で露出し、そこで、図１３Ｃに示すように、正のターミネーション１３８ａを形成することが可能である。同様に、タブ部分１３４ｂおよび１３６ｂは、同じ対向する側面の別の場所に延び、そこで負のターミネーション１３８ｂを形成することが可能である。結果として得られる、マウント面上の隣接する第１および第２の極性ターミネーションの間のギャップ１４０は、前述のように、約１００〜４００ミクロンの範囲内であることが可能である。
【００６５】
図１３Ａ〜１３Ｃ、および今後説明する図面のほとんどにおいては、第１の極性（一般には正（＋）極として示される）の電極および対応するターミネーションが、（たとえば、図１３Ａに示すように）左上から右下に傾斜したクロスハッチシェーディングで表されることを理解されたい。第２の反対の極性（一般には負（−）極として示される）の電極および対応するターミネーションは、（たとえば、図１３Ｂに示すように）左下から右上に傾斜したクロスハッチシェーディングで表される。極性が問題にならないような場合には、異なる電極のシーケンスまたは層を示すために、薄いクロスハッチと濃いクロスハッチとを用いて電極を交互に指定することが可能である。
【００６６】
図１４Ａおよび１４Ｂは、それぞれの誘電体シート５６の上に設けられた例示的な第１の電極１４２ａおよび例示的な第２の電極１４２ｂの、それぞれの平面図である。各電極１４２ａおよび１４２ｂは、それぞれのメイン部分１４４ａおよび１４４ｂと、それぞれのタブ部分の対１４６ａ、１４８ａ、および１４６ｂ、１４８ｂとを含む。デバイス表面の正のタブ部分１４６ａの露出場所は、負のタブ部分１４８ｂの露出場所の反対側にあり、正のタブ部分１４８ａは負のタブ部分１４６ｂのほぼ反対側にある。これは、マウント面およびそのそれぞれの対向面に、（たとえば図１４Ｃに示すように）対向するターミネーション１５０ａおよび１５０ｂを、本発明に従って形成することを可能にするためである。
【００６７】
図１５Ａ〜１５Ｃは、略Ｕ字形のランドを有するコンデンサの各態様を示している。そのようなデバイスでは、誘電体シート５６の中心に第１（正）の電極１５２ａ（図１５Ａ）が設けられるが、その一部は、所与のマウント面に延び、その所与のマウント面から、隣接する側面に沿って、そのマウント面に対向する面まで連続的に露出する。第２（負）の電極１５２ｂ（図１５Ｂ）は、類似の配置で形成されるが、反転される。そのような例示的電極１５２ａおよび１５２ｂの結果として、それぞれ略Ｕ字形のターミネーションランド１５４ａおよび１５４ｂが本発明に従って形成される（図１５Ｃを参照）。
【００６８】
図１６Ａ〜１６Ｃは、別の例示的なコンデンサの実施形態の各態様を示しており、複数の第１の電極１５６ａおよび複数の第２の電極１５６ｂが複数の誘電体シート５６とともに交互配置のかたちでスタックされ、積層コンデンサが形成される。各第１の電極１５６ａ（図１６Ａ）および各第２の電極１５６ｂ（図１６Ｂ）は、それぞれのメイン部分１５８ａ、１５８ｂと、複数のそれぞれのタブ部分１６０ａ、１６０ｂとを含む。第１の例示的電極１５６ａのタブ部分１６０ａは、対になって、メイン部分１５８ａの対向する両辺に延びる。２つのタブ部分１６０ａはマウント面に延び、他の２つのタブ部分は、そのようなマウント面の反対側の面上の平行な場所に延びる。２つのタブ部分１６０ａは、メイン部分１５８ａの短辺とほぼ面一である。第２の電極１５６ｂは、同様に形成されるが、第１の電極１５６ａに対して反転される。第１および第２の電極のそれぞれのタブ部分１６０ａおよび１６０ｂは、それらが互いに重ならないように配置される。複数のそのような第１および第２の電極が複数の誘電体層とともにスタックされる場合は、本発明に従って、図１６Ｃに示すように、正のターミネーション１６２ａと負のターミネーション１６２ｂとがデバイス周辺部上に形成されることが可能であるように、タブ部分がそれぞれの列において露出する。
【００６９】
図１７Ａ〜１７Ｃは、それぞれ、例示的電極と、その結果として得られるコンデンサの実施形態とを示している。これらは、図１６Ａ〜１６Ｃに示したものと類似している。しかしながら、例示的な第１の電極１５６ａ’の各タブ部分１６０ａ’（図１７Ａ）は、メイン部分１５８ａ’の互い違いの場所から延びる。タブ１６０ａ’のうちの１つが、メイン部分１５８ａ’の所与の長辺から、そのタブ部分の辺が、メイン部分１５８ａ’の、所与の長辺に隣接する短辺と面一になるように延びる。タブ１６０ａ’のうちの別の１つが、メイン部分１５８ａ’の、その「所与の長辺」の反対側の長辺から、そのような他のタブ部分がメイン部分１５８ａ’の他方の短辺と面一になるように延びる。例示的な第２の電極１５６ｂ’（図１７Ｂ）は、同様に形成されるが、第１の電極１５６ａ’に対して反転される。複数のそのような第１および第２の電極が複数の誘電体層とともにスタックされる場合は、図１７Ｃに示すように、本発明に従って、正のターミネーション１６２ａ’と負のターミネーション１６２ｂ’とがデバイス周辺部上に形成されることが可能であるように、タブ部分がそれぞれの列において露出する。
【００７０】
次に、本コンデンサ技術の態様に従って使用される別の例示的電極構成を参照する。図１８Ａの平面図は、誘電体シート５６上に設けられた第１の例示的電極１６４ａを示している。第１の電極１６４ａは、誘電体シート５６のほぼ中央に当てられたメイン部分１６６ａを含む。２つのタブ部分１６８ａが、メイン部分１６６ａのそれぞれの長辺から、メイン部分１６６ａの短辺と面一になるように、ほぼ対向する場所に延びる。メイン部分１６６ａのそのような短辺はさらに、タブ部分１７０ａと直接接触している。タブ部分１７０ａは、タブ部分１６８ａより小さい場合がある。例示的な第２の電極１６４ｂ（図１８Ｂ）は、同様に形成されるが、第１の電極１６４ａに対して反転される。本発明に従って、複数の第１の電極１６４ａおよび第２の電極１６４ｂを、複数の誘電体層５６との互い違いの交互配置でスタックさせる場合は、タブ部分１６８ａ、１６８ｂ、１７０ａ、および１７０ｂの列を、図１８Ｃに示すように、デバイス周辺部に正（＋）のターミネーション１７２ａおよび負（−）のターミネーション１７２ｂそれぞれが形成されるような列に並べる。
【００７１】
さらに別の、本発明の例示的電極構成を、図１９Ａ〜１９Ｃにそれぞれ示す。第１の電極１７４ａ（図１９Ａ）は、誘電体シート５６のほぼ中央に設けられたメイン部分１７６ａを含む。上側のタブ部分１７８ａは、メイン部分１７６ａの所与の長辺のそれぞれの場所から延びる。タブ部分１７８ａの一方は、メイン部分１７６ａの短辺と面一である。メイン部分１７６ａの、その所与の長辺の反対側にある長辺から、（タブ部分１７８ａより長い）別のタブ部分１８０ａが延び、これは他方の短辺とほぼ面一である。第２の電極１７４ｂ（図１９Ｂ）は、同様に形成されるが、第１の電極１７４ａに対して反転される。本発明に従って、複数の第１の電極１７４ａおよび１７４ｂを、複数の誘電体層５６との互い違いの交互配置でスタックさせる場合は、タブ部分１７８ａ、１７８ｂ、１８０ａ、および１８０ｂの列を、図１９Ｃに示すように、デバイス周辺部に正（＋）のターミネーション１８２ａおよび負（−）のターミネーション１８２ｂそれぞれがそれぞれ形成されるような列に並べる。
【００７２】
本発明による別の例示的実施形態を図２０Ａ〜２０Ｅに示し、これを参照して説明する。
【００７３】
図２０Ｃおよび２０Ｄは、それぞれ、例示的な第１および第２の電極１８４ａおよび１８４ｂの平面図である。第１の電極１８４ａは、誘電体シート５６の中央に位置するメイン部分１８６ａを含む。メイン部分１８６ａの所与の長辺から３つのタブ部分１８８ａが延び、タブ部分１８８ａのうちの１つが、メイン部分１８６ａの短辺とほぼ面一である。別のタブ部分１９０ａが、同じ短辺から、ならびに、タブ１８８ａが延びている所与の長辺の反対側の長辺から延びる。例示的な第２の電極１８４ｂは、同様に形成されるが、第１の電極１８４ａに対して反転される。
【００７４】
第１および第２の電極１８４ａおよび１８４ｂと複数の誘電体層５６とを交互にスタックさせ、それゆえにターミネーションを設けることによって得られるコンデンサ（全体的に）１９１のそれぞれの図を図２０Ａおよび２０Ｂに示す。図２０Ｂは、そのような例示的コンデンサ１９１のマウント面の平面図であり、マウント面には、タブ１８８ａおよび１８８ｂの露出部分がそれぞれ並べられた列の上に、３つの正のターミネーションランド１９２ａと、３つの負のターミネーションランド１９２ｂとが形成される。図２０Ａは、図２０Ｂに示したマウント面の反対側の面の平面図であり、この面には、タブ１９０ａおよび１９０ｂの露出部分がそれぞれ並べられた列の上に、１つの正のターミネーションランドと、１つの負のターミネーションランドとがそれぞれ形成される。
【００７５】
ターミネーション１９４ａおよび１９４ｂは、代表的な図２０Ｅにも示すように、図２０Ｃに示した面から、その面に隣接する、対向する両側面にかけて連続的に形成される。ターミネーションランド１９４ａおよび１９４ｂの、コンデンサのマウント面の反対側の面にある部分には、別の部品１９６（別の積層コンデンサ、抵抗、または他のチップ構造物など）を取り付けるために使用することが可能である。追加部品１９６に関連付けられた第１のターミネーション１９８ａは、コンデンサ１９１のターミネーションランド１９４ａと接続することが可能であり、追加部品１９６に関連付けられた第２のターミネーション１９８ｂは、コンデンサ１９１のターミネーションランド１９４ｂと接続することが可能である。
【００７６】
本技術のさらに別の例示的実施形態を、図２１Ａ〜２１Ｉのそれぞれの図に示す。そのような例示的コンデンサ２００のマウント面の平面図を図２１Ｂに示し、そのようなコンデンサ（全体的に）２００のマウント面の反対側の面の平面図を図２１Ａに示す。この例示的マウント面の上には周辺ターミネーションランドの４×６配列が含まれ、それには、１２個の正のターミネーション２０２ａと、１２個の負のターミネーション２０２ｂとが含まれる。図２１Ａに示すように、同じ（正の）極性のすべての正の電極をまとめて接続する単一のターミネーション２０４ａと、すべての負の電極をまとめて接続する単一のターミネーション２０４ｂとが、コンデンサ２００の別の側に形成される。
【００７７】
そのようなコンデンサ２００を形成するために様々に組み合わされる、様々な例示的な正および負の電極のそれぞれのレイアウトを図２１Ｃ〜２１Ｈに示す。図２１Ｂに示したセクションＡを形成するために、複数の誘電体シート５６の間に、複数の（図２１Ｃに示した）第１の正の電極２０６ａと、複数の（図２１Ｄに示した）第１の負の電極２０８ａとを交互にスタックさせる。（図２１Ｂに示した）コンデンサ２００のセクションＢを形成するために、複数の誘電体層５６とともに、複数の（図２１Ｅに示した）第２の正の電極２０６ｂと、複数の（図２１Ｆに示した）第２の負の電極２０８ｂとを交互にスタックさせる。図２１ＢのセクションＣを形成するために、本発明に従って、（図２１Ｇの）第３の正の電極２０６ｃと（図２１Ｈの）第３の負の電極２０８ｃとを利用する。
【００７８】
図２１Ｃ〜２１Ｈをさらに参照すると、３つの異なる正の電極２０６ａ、２０６ｂ、および２０６ｃのそれぞれは、メイン部分２０９ａおよびタブ部分２１０ａを含み、タブ部分２１０ａは、コンデンサ２００の第１のコーナーに延び、そこで露出する。第１の正の電極２０６ａはさらに、コンデンサ２００の（図２１Ｂに示した面のような）マウント面に延びる３つのタブ部分２１２ａを含む。コンデンサ２００のセクションＡでは、露出タブ部分２１２ａが並んだグループの上に正のターミネーション２０２ａが形成され、そのグループとその正のターミネーション２０２ａとが接続される。また、第３の正の電極２０６ｃのタブ２１２ａ’は、コンデンサのマウント面の、第１の正の電極２０６ａのタブ部分２１２ａとは並ばない場所に延びる。コンデンサ２００のセクションＣでは、露出タブ部分２１２ａ’が並んだグループの上に正のターミネーション２０２ａが形成され、そのグループとその正のターミネーション２０２ａとが接続される。
【００７９】
負の電極２０８ａ、２０８ｂ、および２０８ｃのそれぞれは、それぞれのメイン部分２０９ｂおよびタブ部分２１０ｂを含む。タブ部分２１０ｂは、ターミネーション２０４ｂがその上に形成されることが可能であるように、コンデンサ２００のコーナーエッジに沿う列において露出する。第１の負の電極２０８ａはさらに、コンデンサ２００の（図２１Ｂに示した面のような）マウント面に延びる３つのタブ部分２１２ｂを含む。コンデンサ２００のセクションＡでは、露出タブ部分２１２ｂが並んだグループの上に負のターミネーション２０２ｂが形成され、そのグループとその負のターミネーション２０２ｂとが接続される。また、第３の負の電極２０８ｃのタブ２１２ｂ’は、コンデンサのマウント面の、第１の負の電極２０８ａのタブ部分２１２ｂとは並ばない場所に延びる。コンデンサ２００のセクションＣでは、露出タブ部分２１２ｂ’が並んだグループの上に別の負のターミネーション２０２ｂが形成され、そのグループとその負のターミネーション２０２ｂとが接続される。
【００８０】
次に図２１Ｉを参照すると、図２１Ａに示した面から、その面に隣接する、対向する両側面にかけて連続的に、ターミネーション２０４ａおよび２０４ｂがそれぞれ形成される。図２１Ｉにも示したとおりである。ターミネーションランド２０４ａおよび２０４ｂの、コンデンサのマウント面の反対側の面にある部分には、別の部品１９６（別の積層コンデンサ、抵抗、または他のチップ構造物など）を取り付けるために使用することが可能である。追加部品１９６に関連付けられた第１のターミネーション１９８ａは、コンデンサ２００のターミネーションランド２０４ａと接続することが可能であり、追加部品１９６に関連付けられた第２のターミネーション１９８ｂは、コンデンサ２００のターミネーションランド２０４ｂと接続することが可能である。
【００８１】
本技術の別の例示的実施形態を、図２２Ａ〜２２Ｈのそれぞれの図に示す。そのような例示的コンデンサ（全体的に）２１４のマウント面の平面図を図２２Ｂに示し、そのようなコンデンサ２１４のマウント面の反対側の面の平面図を図２２Ａに示す。そのような例示的マウント面の上には周辺ターミネーションランドの４×６配列が含まれ、それには、１２個の正のターミネーション２１６ａと、１２個の負のターミネーション２１６ｂとが含まれる。コンデンサ２１４のそのようなマウント面の反対側の側面に、３つの正のターミネーションランド２１８ａと、３つの負のターミネーションランド２１８ｂとが形成される。
【００８２】
そのようなコンデンサ（全体的に）２１４を形成するために様々に組み合わされる、様々な例示的な正および負の電極のそれぞれのレイアウトを図２２Ｃ〜２２Ｈに示す。図２２Ｂに示したセクションＡを形成するために、複数の誘電体シート５６の間に、複数の（図２２Ｃに示した）第１の正の電極２２０ａと、複数の（図２２Ｄに示した）第１の負の電極２２２ａとを交互にスタックさせる。（図２２Ｂに示した）コンデンサ２１４のセクションＢを形成するために、複数の誘電体層５６とともに、複数の（図２２Ｅに示した）第２の正の電極２２０ｂと、複数の（図２２Ｆに示した）第２の負の電極２２２ｂとを交互にスタックさせる。図２２ＢのセクションＣを形成するために、本発明に従って、（図２２Ｇの）第３の正の電極２２０ｃと（図２２Ｈの）第３の負の電極２２２ｃとを利用する。
【００８３】
図２２Ｃ〜２２Ｈをさらに参照すると、３つの異なる正の電極２２０ａ、２２０ｂ、および２２０ｃのそれぞれは、メイン部分２２４ａと、タブ部分２２６ａおよび２２８ａとを含み、タブ部分２２６ａおよび２２８ａは、コンデンサ２１４のマウント面の反対側の面に延び、そこで露出する。タブ２２６ａのそれぞれは、コンデンサのエッジに沿って露出する。言い換えると、タブ２２６ａは、隣接する２つの側面に沿って露出する。第１の正の電極２２０ａはさらに、コンデンサ２１４の（図２２Ｂに示した面のような）マウント面に延びる３つのタブ部分２３０ａを含む。コンデンサ２１４のセクションＡでは、露出タブ部分２３０ａが並んだグループの上に正のターミネーション２１６ａが形成され、そのグループとその正のターミネーション２１６ａとが接続される。また、第３の正の電極２２０ｃのタブ２３０ａ’は、コンデンサのマウント面の、第１の正の電極２２０ａのタブ部分２３０ａとは並ばない場所に延びる。本発明に従って、コンデンサ２１４のセクションＣでは、露出タブ部分２３０ａ’が並んだグループの上に正のターミネーション２１６ａが形成され、そのグループとその正のターミネーション２１６ａとが接続される。
【００８４】
負の電極２２２ａ、２２２ｂ、および２２２ｃのそれぞれは、それぞれのメイン部分２２４ｂと、タブ部分２２６ｂおよび２２８ｂとを含む。タブ部分２２６ｂは、コンデンサ２１４のコーナーエッジに沿う列において露出し、タブ部分２２８ｂは、コンデンサ２１４のマウント面の反対側の面において（タブ２２６ｂとともに）露出する。コンデンサのマウント面の反対側の面に、図２２Ａに示すようなターミネーション２１８ａおよび２１８ｂをそれぞれ形成することが可能である。図２２Ａに示す、最も外側の正のターミネーション２１８ａと、最も外側の負のターミネーション２１８ｂとを、図２２Ａに示す面から、その面に隣接して対向する両側面にかけて連続的に形成することが可能であることを理解されたい。第１の負の電極２２２ａはさらに、コンデンサ２１４の（図２２Ｂに示した面のような）マウント面に延びる３つのタブ部分２３０ｂを含む。コンデンサ２１４のセクションＡでは、露出タブ部分２３０ｂが並んだグループの上に負のターミネーション２１６ｂが形成され、そのグループとその負のターミネーション２１６ｂとが接続される。また、第３の負の電極２２２ｃのタブ２３０ｂ’は、コンデンサのマウント面の、第１の負の電極２２２ａのタブ部分２３０ｂとは並ばない場所に延びる。本発明に従って、コンデンサ２１４のセクションＣでは、露出タブ部分２３０ｂ’が並んだグループの上に別の負のターミネーション２１６ｂが形成され、そのグループとその負のターミネーション２１６ｂとが接続される。
【００８５】
本技術のさらに別の例示的実施形態を、図２３Ａ〜２３Ｆのそれぞれの図に示す。そのような例示的コンデンサ（全体的に）２３２のマウント面の平面図を図２３Ｅに示し、そのようなコンデンサ２３２のマウント面に隣接する側面の平面図を図２３Ｆに示す。そのようなマウント面の上には周辺ターミネーションランドの配列が含まれ、それには、６個の正のターミネーション２３４ａと、６個の負のターミネーション２３４ｂとが含まれる。コンデンサ２３２の、図２３Ｅに示したマウント面に隣接する（図２３Ｅの見え方を基準として、コンデンサの右側（全体的に）２３８を向いている）側面に１つの正のターミネーションランド２３６ｂが形成される。
【００８６】
そのようなコンデンサ２３２を形成するために様々に組み合わされる、様々な例示的な正および負の電極のそれぞれのレイアウトを図２３Ａ〜２３Ｄに示す。図２３Ｅに示したセクションＡを形成するために、複数の誘電体シート５６の間に、複数の（図２３Ａに示した）第１の正の電極２４０ａと、複数の（図２３Ｂに示した）第１の負の電極２４２ａとを交互にスタックさせる。（図２３Ｅに示した）コンデンサ２３２のセクションＢを形成するために、複数の誘電体層５６とともに、複数の（図２３Ｃに示した）第２の正の電極２４０ｂと、複数の（図２３Ｄに示した）第２の負の電極２４２ｂとを交互にスタックさせる。
【００８７】
図２３Ａ〜２３Ｄをさらに参照すると、２つの異なる正の極性の電極２４０ａおよび２４０ｂのそれぞれは、メイン部分２４４ａと、それぞれのタブ部分２４６ａ、２４８ａ、および２５０ａとを含み、それらのタブ部分は、メイン部分２４４ａと直接接触し、コンデンサ２３２に沿う様々な周辺場所に延びる。タブ部分２４６ａはマウント面（すなわち、図２３Ｅに示した面）に延び、タブ部分２４８ａは、そのマウント面のちょうど反対側の面に延び、タブ部分２５０ａは、コンデンサ２３２の所与の側面（すなわち、図２３Ｅにおいて方向（全体的に）２３９（左側）を向いている面）に延びる。第１の極性の電極２４０ａおよび２４０ｂの露出タブ部分２４６ａが並んだグループの上に正のターミネーション２３４ａが形成され、そのグループとその正のターミネーション２３４ａとが接続される。第１の極性の電極２４０ａおよび２４０ｂの露出タブ部分２４８ａが並んだグループの上に正のターミネーション２３４ａ’が形成され、そのグループとその正のターミネーション２３４ａ’とが接続される。（図示していないが、図２３Ｆに示す側面ターミネーション２５２ｂのちょうど反対側の）側面ターミネーション２５１ａが、そのような側面に延びるタブ部分２５０ａの上に形成され、そのタブ部分と接続される。
【００８８】
２つの異なる負の極性の電極２４２ａおよび２４２ｂのそれぞれは、メイン部分２４４ｂと、それぞれのタブ部分２４６ｂ、２４８ｂ、および２５０ｂとを含み、それらのタブ部分は、メイン部分２４４ｂと直接接触し、コンデンサ２３２に沿う様々な周辺場所に延びる。タブ部分２４６ｂはマウント面（すなわち、図２３Ｅに示した面）に延び、タブ部分２４８ｂは、そのマウント面のちょうど反対側の面に延び、タブ部分２５０ｂは、コンデンサ２３２の所与の側面（すなわち、図２３Ｅにおいて方向（全体的に）２３８（右側）を向いている面）に延びる。第２（負）の極性の電極２４２ａおよび２４２ｂの露出タブ部分２４６ｂが並んだグループの上に負のターミネーション２３４ｂが形成され、そのグループとその負のターミネーション２３４ｂとが接続される。第２の極性の電極２４２ａおよび２４２ｂの露出タブ部分２４８ｂが並んだグループの上に負のターミネーション２３４ｂ’が形成され、そのグループとその負のターミネーション２３４ｂ’とが接続される。本発明に従って、（図２３Ｆに示した）側面ターミネーション２５１ｂが、そのような側面に延びるタブ部分２５０ｂの上に形成され、そのタブ部分と接続される。
【００８９】
本技術のさらに別の例示的実施形態を、図２４Ａ〜２４Ｆのそれぞれの図に示す。そのような例示的コンデンサ（全体的に）２５２のマウント面の平面図を図２４Ｅに示し、コンデンサ２５２のそのようなマウント面に隣接する側面の平面図を図２４Ｆに示す。そのようなマウント面の上には周辺ターミネーションランドの配列が含まれ、それには、それぞれ正および負の巻き付けターミネーション２５４ａおよび２５４ｂと、図２４Ｅに示すマウント面上に３つの正のターミネーション２５６ａおよび３つの負のターミネーション２５６ｂと、そのマウント面の反対側の面上に３つの正のターミネーション２５６ａ’および３つの負のターミネーション２５６ｂ’とが含まれる。
【００９０】
そのようなコンデンサ２５２を形成するために様々に組み合わされる、様々な例示的な正および負の電極のそれぞれのレイアウトを図２４Ａ〜２４Ｄに示す。図２４Ｅに示したセクションＡを形成するために、複数の誘電体シート５６の間に、複数の（図２４Ａに示した）第１の正の電極２６０ａと、複数の（図２４Ｂに示した）第１の負の電極２６２ａとを交互にスタックさせる。（図２４Ｅに示した）コンデンサ２５２のセクションＢを形成するために、本発明に従って、複数の誘電体層５６とともに、複数の（図２４Ｃに示した）第２の正の電極２６０ｂと、複数の（図２４Ｄに示した）第２の負の電極２６２ｂとを交互にスタックさせる。
【００９１】
図２４Ａ〜２４Ｄをさらに参照すると、２つの異なる正の極性の電極２６０ａおよび２６０ｂのそれぞれは、メイン部分２６４ａと、コンデンサ２５２の１つの側面に延びるタブ部分（２６６ａまたは２６６ａ’）と、コンデンサ２５２の３つの側面に延びるタブ部分２６８ａとを含む。各タブ部分２６６ａ、２６６ａ’、および２６８ａは、それぞれメイン部分２６４ａと直接接触する。タブ部分２６６ａはマウント面（すなわち、図２４Ｅに示した面）に延び、タブ部分２６６ａ’は、そのマウント面とちょうど反対側の面に延びる。第１の極性の電極２６０ａおよび２６０ｂの露出タブ部分２６８ａが並んだグループの上に正の巻き付けターミネーション２５４ａが形成され、そのグループとその正の巻き付けターミネーション２５４ａとが接続される。第１の極性の電極２６０ａの露出タブ部分２６６ａ’が並んだグループの上に正のターミネーション２５６ａ’が形成され、そのグループとその正のターミネーション２５６ａ’とが接続される。第１の極性の電極２６０ｂの露出タブ部分２６６ａが並んだグループの上に正のターミネーション２５６ａが形成され、そのグループとその正のターミネーション２５６ａとが接続される。
【００９２】
２つの異なる負の極性の電極２６２ａおよび２６２ｂのそれぞれは、メイン部分２６４ｂと、コンデンサ２５２の１つの側面に延びるタブ部分（２６６ｂまたは２６６ｂ’）と、コンデンサ２５２の３つの側面に延びるタブ部分２６８ｂとを含む。各タブ部分２６６ｂ、２６６ｂ’、および２６８ｂは、それぞれメイン部分２６４ｂと直接接触する。タブ部分２６６ｂはマウント面（すなわち、図２４Ｅに示した面）に延び、タブ部分２６６ｂ’は、そのマウント面とちょうど反対側の面に延びる。第２の極性の電極２６２ａおよび２６２ｂの露出タブ部分２６８ｂが並んだグループの上に負の巻き付けターミネーション２５４ｂが形成され、そのグループとその負の巻き付けターミネーション２５４ｂとが接続される。第２の極性の電極２６２ｂの露出タブ部分２６６ｂ’が並んだグループの上に負のターミネーション２５６ｂ’が形成され、そのグループとその負のターミネーション２５６ｂ’とが接続される。第２の極性の電極２６２ａの露出タブ部分２６６ｂが並んだグループの上に負のターミネーション２５６ｂが形成され、そのグループとその負のターミネーション２５６ｂとが接続される。
【００９３】
次に、本開示技術によるコンデンサの実施形態の別の例示的性能特性について、場合に応じて先行技術のコンデンサの性能と比較しながら説明する。
【００９４】
図２５は、すべて本発明に従い、図７Ｂのコンデンサ（全体的に）５０と同様に、０８０５のケースサイズで作られたコンデンサについて、周波数（メガヘルツ）に対するインダクタンス値（ピコヘンリー）をグラフに表したものである。プロット２７０は、そのようなコンデンサに対する測定値に対応し、プロット２７２は、そのようなコンデンサの線形モデルからの値に対応する。図２５に示したような高周波性能特性を有するコンデンサは、容量が約５．６ｐＦ、インダクタンスが約４９ｐＨ、およびＥＳＲ（等価直列抵抗）が約３ｍΩであると見なすことが可能である。プロット２７０の測定値は、プロット２７２の線形モデル値と比べてほとんど遜色がない。
【００９５】
図２６は、本開示技術の態様に従って形成された２つの例示的コンデンサについての周波数（ＭＨｚ）に対するインピーダンスの絶対値（｜Ｚ｜）（Ω）を、先行技術のコンデンサの場合と比較して、グラフに表したものである。図２６の各プロットは、ネットワークアナライザ測定から得られた近似曲線である。プロット２７４は、０５０８ケースサイズで定格容量が２．２μＦである、先行技術の８端子インターデジット式コンデンサの｜Ｚ｜値に対応する。プロット２７６は、定格容量が約６．８μＦである、本発明による２端子０８０５コンデンサ（たとえば、図６のコンデンサ（全体的に）７４と同様に作られたもの）の｜Ｚ｜値に対応する。プロット２７８は、定格容量がやはり約６．８μＦである、やはり本発明による４端子０８０５コンデンサ（たとえば、図７Ｃのコンデンサ（全体的に）８６と同様に作られたもの）の｜Ｚ｜値を与える。
【００９６】
図２７Ａ〜２７Ｄは、図１５Ａ〜１５Ｃのコンデンサに類似するコンデンサ２７００の各態様を示す。コンデンサ２７００は電極層２７００ａ、２７００ｂを有し、電極層２７００ａ、２７００ｂのそれぞれは、略Ｕ字形ランドを有し、さらに、ターミネーション処理を支援するアンカータブを含む。そのようなデバイスでは、誘電体シート２７５６の中心に第１の電極２７５２ａ（図２７Ａ）が設けられるが、その一部は、所与のマウント面に延び、その所与のマウント面から、隣接する側面に沿って、そのマウント面に対向する面まで連続的に露出する。第２の電極２７５２ｂ（図２７Ｂ）は、類似の配置で形成されるが、反転される。図２７Ａ、２７Ｂからわかるように、誘電体シート２７５６の、（図１５Ａ、１５Ｂのように）あらかじめ覆いが外された領域に沿って、アンカータブ２７５４ａ、２７５８ａ（図２７Ａ）、および２７５４ｂ、２７５８ｂ（図２７Ｂ）が設けられる。
【００９７】
アンカータブ２７５４ａ、２７５８ａ、および２７５４ｂ、２７５８ｂは、導電性であり、ターミネーション材料の塗布の制御を支援する、電気的に隔離された層である。これらについては、図３０Ｃ、３０Ｆ、３０Ｉ、３１Ｃ、３１Ｆ、および３１Ｉに関して詳述するが、簡単に言えば、それらのアンカータブは、ターミネーションめっき材料の核形成ポイントとして機能し、それによって、めっき処理の誘導を支援する。本発明に従って構築されるコンデンサのターミネーションは、既に言及され、組み込まれている特許文献１６に記載のめっき処理、または様々な技術（たとえば、蒸着またはスパッタリング処理、（レーザエッチング、フォトリソグラフィ法、または他の同様な技術による）パターン化メタライゼーション、および既述の単層メタライゼーションまたは多層ターミネーションなど）を含む他の処理によって形成可能である。
【００９８】
図２７Ｃは、図２７Ａおよび２７Ｂに対応する電極２７００ａ、２７００ｂの交互スタックを分解立体図で表したものである。図２７Ｃおよび２７Ｄに示した電極のスタックは代表的なものに過ぎないこと、および、実際には、図示したものより比較的多数の層も可能であることを理解されたい。
【００９９】
図２７Ｄは、ターミネーション前の一部組立て済みコンデンサ２７００の上面図であり、交互の電極層２７００ａ、２７００ｂを示している。コンデンサ２７００のターミネーションの例については、後で図３０〜３１に関して詳述する。
【０１００】
次に、図２８Ａ〜２８Ｅは、本発明に従って構築された別の例示的コンデンサ２８００を示している。図２７Ａ〜２７Ｄに示した例示的コンデンサ２７００との比較からわかるように、コンデンサ２８００は、層２８００ｂが追加されていること以外は、あらゆる点でコンデンサ２７００に類似している。
【０１０１】
図２８Ｂからわかるように、層２８００ｂは、電気的に隔離された４つのアンカータブ２８５２ａ、２８５２ｂ、２８５４ａ、２８５４ｂが上に設けられた誘電体シート２８５６に対応する。例示的コンデンサ２７００とともに図示したアンカータブの場合と同様に、アンカータブ２８５２ａ、２８５２ｂ、２８５４ａ、２８５４ｂは、ターミネーションめっき材料の核形成ポイントとして機能し、それによって、めっき処理の誘導を支援する。これについては、図３０〜３１を参照して詳述する。本発明によれば、層２８００ｂを設けることにより、図３０〜３１に示すように、コンデンサのインターデジット式ターミネーションを可能にすることによって、ターミネーションの間隔をさらに効果的に減らすことが可能になり、それによって、等価直列インダクタンス（ＥＳＬ）がさらに減る。
【０１０２】
図２８Ａ〜２８Ｅをさらに参照すると、電極層２８００ａ、２８００ｂ、２８００ｃをそれぞれ層「Ａ」、「Ｂ」、および「Ｃ」と称することが可能である。図２８Ｄおよび２８Ｅにより具体的に示すように、本発明に従って構築された例示的コンデンサ２８００は、図２８Ｄの分解立体図および図２８Ｅのターミネーション前の一部組立て済み図に示されるようなスタックができるように、Ａ−Ｂ−Ｃ−Ｂに対応するシーケンスの繰り返しで層をスタックさせることによって構築可能である。
【０１０３】
次に、図２９Ｅは、既に図２８Ｅに示したコンデンサ２８００と同様の、ターミネーション材料を塗布する前の一部組立て済みコンデンサ２９００の斜視図である。前述の実施形態の場合と同様に、コンデンサ２９００のターミネーションは、前述の様々な技術を用いて実施可能である。
【０１０４】
次に、図３０Ａ〜３０Ｉは、例示的コンデンサ２７００、２８００、２９００をターミネートする第１の方法を示している。見てわかるように、図３０Ａ、３０Ｄ、および３０Ｇは、それぞれ図２７Ｄ、２８Ｅ、および２９Ｅと同一であり、それぞれ、コンデンサ２７００、２８００、２９００とその露出電極とを示している。図３０Ｂ、３０Ｅ、および３０Ｈはそれぞれ、第１のターミネーションステップを示しており、このステップでは、銅（Ｃｕ）無電解めっき処理により、露出電極エッジに銅の第１の層をめっきすることが可能である。めっき処理中は、時間とともに、フィンガー３０１０と３０１２との間、３０２０と３０２２との間、および３０３０と３０３２との間の間隔が減っていく。隣接するフィンガー同士の間がショートしないようにめっき処理を制限するよう、注意が必要である。Ｃｕ無電解めっきの後に、Ｃｕ／Ｎｉ／Ｓｎ電解めっき処理を実施することが可能である。すなわち、めっきされた銅（Ｃｕ）の初期層、その上にニッケル（Ｎｉ）の層、そしてスズ（Ｓｎ）の層を用いて構造物を完成させる。前述のとおり、フィンガー３０１０および３０１２、３０２０および３０２２、ならびに３０３０および３０３２のようなインターデジット式フィンガーを有する部品を作ることにより、完成構造物の等価直列インダクタンスをさらに減らすことが可能になる。
【０１０５】
次に、図３１Ａ〜３１Ｉは、例示的コンデンサ２７００、２８００、２９００をターミネートする第２の方法を示している。図３０Ａ〜３０Ｉの場合と同様に、図３１Ａ、３１Ｄ、および３１Ｇは、それぞれ図２７Ｄ、２８Ｅ、および２９Ｅと同一であり、それぞれ、コンデンサ２７００、２８００、２９００とその露出電極とを示している。図３１Ｂ、３１Ｅ、および３１Ｈはそれぞれ、第１および第２のターミネーションステップを示しており、図３０Ｂ、３０Ｅ、および３０Ｈに示したデバイスの場合とほぼ同様に、最初に、銅（Ｃｕ）無電解めっき処理により、露出電極エッジに銅の第１の層をめっきすることが可能である。めっき処理中は、時間とともに、フィンガー３０１０と３０１２との間、３０２０と３０２２との間、および３０３０と３０３２との間の間隔が減っていく。フィンガー３０１０と３０１２、３０２０と３０２２、および３０３０と３０３２がショートする可能性を制限するために、それらのフィンガーの上にマスキング層３１１０、３１２０、３１３０を配置する。マスキング材料を所定位置に置いた後、Ｃｕ／Ｎｉ／Ｓｎ電解めっき処理を実施することが可能である。フィンガー３０１０と３０１２との間、３０２０と３０２２との間、および３０３０と３０３２との間のクリティカルな領域が保護されているため、部品をショートさせるおそれがなく、めっきを安全に進めることが可能である。
【０１０６】
本明細書で提示したコンデンサの実施形態および対応する電極構成は、その中間的な態様を含め、本開示技術の例としてのみ提示したものであることを理解されたい。当業者には自明であるような、開示した実施形態の変形形態を実施することが可能である。
【０１０７】
さらに、本明細書における、上面、底面、または側面のような特定の面の様々な表現または記述は、参照の便宜のために用いているに過ぎず、本明細書に記載の部品が向きうる別の潜在的な方向を不要に制限するものであってはならないことを理解されたい。さらに、本明細書における、マウント面として選択された面の参照は、そのような面が、マウント場所（基板など）にほぼ隣接して配置され、そこに取り付けられる面であることを意味することを概して意図したものである。しかしながら、場合によっては、いわゆるマウント面とちょうど反対側のチップ面も、基板または別のチップに取り付けられるマウント面として利用される可能性がある。たとえば、所与のマウント面と、その所与のマウント面とちょうど反対側の面との両方に表面ランドが設けられ、それらが場合によって対称配置、鏡像配置、または逆鏡像配置、あるいは別の形状の配置で形成されるようなケースがありうる。
【０１０８】
本発明を、その特定の実施形態に関して詳細に説明してきたが、当業者であれば、先述の内容の理解が達成されるや、そのような実施形態の代替物、変形物、および等価物に本技術を容易に適合させることが可能であることを理解されよう。したがって、当業者であれば自明であるように、本開示の範囲は、限定ではなく例示を目的としており、本開示は、本発明に対するそのような修正、変形、および／または追加を含めることを排除しない。
【図面の簡単な説明】
【０１０９】
【図１】第１の既知の（すなわち、先行技術の）例示的コンデンサの実施形態の場合の電流ループの態様を示す図である。
【図２】第２の既知の（すなわち、先行技術の）例示的コンデンサの実施形態の場合の電流ループの態様を示す図である。
【図３】低インダクタンスチップコンデンサの全体インダクタンス動向のグラフであり、特に、サイズの異なる複数の例示的コンデンサの実施形態についてのキャンセルループ幅に対する集中ＥＳＬ値を示す図である。
【図４】本開示技術による例示的水平電極コンデンサの実施形態の場合の電流ループの態様を示す図である。
【図５】本開示技術による例示的垂直電極コンデンサの実施形態の場合の電流ループの態様を示す図である。
【図６】マウント基板と、本発明による例示的コンデンサの実施形態との、部品をマウントする前とした後のそれぞれの位置での大まかな斜視図である。
【図７Ａ】２つの広い露出マウント端子を有する、本開示技術の態様による例示的コンデンサの実施形態の大まかな斜視図である。
【図７Ｂ】コンデンサのマウント面から、隣接する複数の側面に延びるランドを有する２つのマウント端子を有する、本開示技術の態様による例示的コンデンサの実施形態の大まかな斜視図である。
【図７Ｃ】４つのマウント端子を有する、本開示技術の態様による例示的コンデンサの実施形態の大まかな斜視図である。
【図７Ｄ】２つの狭い露出マウント端子を有する、本開示技術の態様による例示的コンデンサの実施形態の大まかな斜視図である。
【図８Ａ】本発明による例示的コンデンサの実施形態をマウント基板にはんだ付けする態様を示す図である。
【図８Ｂ】本発明による例示的コンデンサの実施形態をマウント基板にはんだ付けする態様を示す図である。
【図９Ａ】２つのマウント端子および狭い露出側面端子を有する、本開示技術の態様による例示的コンデンサの実施形態の大まかな斜視図である。
【図９Ｂ】２つのマウント端子および広い露出側面端子を有する、本開示技術の態様による例示的コンデンサの実施形態の大まかな斜視図である。
【図１０】６つのマウント端子を有する、本発明の態様による例示的コンデンサの実施形態を反転させた斜視図である。
【図１１Ａ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第１の例の平面図である。
【図１１Ｂ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第１の例の平面図である。
【図１２Ａ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第２の例の平面図である。
【図１２Ｂ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第２の例の平面図である。
【図１３Ａ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第３の例の平面図である。
【図１３Ｂ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第３の例の平面図である。
【図１３Ｃ】図１３Ａおよび１３Ｂの例示的電極を組み込んだ、ターミネートされたコンデンサの側面図である。
【図１４Ａ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第４の例の平面図である。
【図１４Ｂ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第４の例の平面図である。
【図１４Ｃ】図１４Ａおよび１４Ｂの例示的電極を組み込んだ、ターミネートされたコンデンサの側面図である。
【図１５Ａ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第５の例の平面図である。
【図１５Ｂ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第５の例の平面図である。
【図１５Ｃ】図１５Ａおよび１５Ｂの例示的電極を組み込んだ、ターミネートされたコンデンサの側面図である。
【図１６Ａ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第６の例の平面図である。
【図１６Ｂ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第６の例の平面図である。
【図１６Ｃ】図１６Ａおよび１６Ｂの例示的電極を組み込んだ、ターミネートされたコンデンサの側面図である。
【図１７Ａ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第７の例の平面図である。
【図１７Ｂ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第７の例の平面図である。
【図１７Ｃ】図１７Ａおよび１７Ｂの例示的電極を組み込んだ、ターミネートされたコンデンサの側面図である。
【図１８Ａ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第８の例の平面図である。
【図１８Ｂ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第８の例の平面図である。
【図１８Ｃ】図１８Ａおよび１８Ｂの例示的電極を組み込んだ、ターミネートされたコンデンサの側面図である。
【図１９Ａ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第９の例の平面図である。
【図１９Ｂ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第９の例の平面図である。
【図１９Ｃ】図１９Ａおよび１９Ｂの例示的電極を組み込んだ、ターミネートされたコンデンサの側面図である。
【図２０Ａ】（図２０Ｃおよび２０Ｄの平面図にそれぞれ示されているような）第１０の例の第１および第２の極性の電極を組み込んだ、本技術のコンデンサの実施形態の対向するマウント面の上面図である。
【図２０Ｂ】（図２０Ｃおよび２０Ｄの平面図にそれぞれ示されているような）第１０の例の第１および第２の極性の電極を組み込んだ、本技術のコンデンサの実施形態の対向するマウント面の底面図である。
【図２０Ｃ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第１０の例の平面図である。
【図２０Ｄ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第１０の例の平面図である。
【図２０Ｅ】図２０Ａおよび２０Ｂに示されているような、ターミネートされたコンデンサの、別の電子部品にマウントされた場合の側面図である。
【図２１Ａ】（図２１Ｃ〜２１Ｈの平面図にそれぞれ示されているような）第１１の例の第１および第２の極性の電極を組み込んだ、本技術のコンデンサの実施形態の対向するマウント面の上面図である。
【図２１Ｂ】（図２１Ｃ〜２１Ｈの平面図にそれぞれ示されているような）第１１の例の第１および第２の極性の電極を組み込んだ、本技術のコンデンサの実施形態の対向するマウント面の底面図である。
【図２１Ｃ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第１１の例の平面図である。
【図２１Ｄ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第１１の例の平面図である。
【図２１Ｅ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第１１の例の平面図である。
【図２１Ｆ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第１１の例の平面図である。
【図２１Ｇ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第１１の例の平面図である。
【図２１Ｈ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第１１の例の平面図である。
【図２１Ｉ】図２１Ａおよび２１Ｂに示されているような、ターミネートされたコンデンサの、別の電子部品にマウントされた場合の側面図である。
【図２２Ａ】（図２２Ｃ〜２２Ｈの平面図にそれぞれ示されているような）第１２の例の第１および第２の極性の電極を組み込んだ、本技術のコンデンサの実施形態の対向するマウント面の上面図である。
【図２２Ｂ】（図２２Ｃ〜２２Ｈの平面図にそれぞれ示されているような）第１２の例の第１および第２の極性の電極を組み込んだ、本技術のコンデンサの実施形態の対向するマウント面の底面図である。
【図２２Ｃ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第１２の例の平面図である。
【図２２Ｄ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第１２の例の平面図である。
【図２２Ｅ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第１２の例の平面図である。
【図２２Ｆ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第１２の例の平面図である。
【図２２Ｇ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第１２の例の平面図である。
【図２２Ｈ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第１２の例の平面図である。
【図２３Ａ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第１３の例の平面図である。
【図２３Ｂ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第１３の例の平面図である。
【図２３Ｃ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第１３の例の平面図である。
【図２３Ｄ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第１３の例の平面図である。
【図２３Ｅ】（図２３Ａ〜２３Ｄの平面図にそれぞれ示されているような）第１３の例の第１および第２の極性の電極を組み込んだ、本技術のコンデンサの実施形態のマウント面を示す図である。
【図２３Ｆ】（図２３Ａ〜２３Ｄの平面図にそれぞれ示されているような）第１３の例の第１および第２の極性の電極を組み込んだ、本技術のコンデンサの実施形態の側面を示す図である。
【図２４Ａ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第１４の例の平面図である。
【図２４Ｂ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第１４の例の平面図である。
【図２４Ｃ】本技術のコンデンサの実施形態に用いる第１の極性の電極の第１４の例の平面図である。
【図２４Ｄ】本技術のコンデンサの実施形態に用いる第２の極性の電極の第１４の例の平面図である。
【図２４Ｅ】（図２４Ａ〜２４Ｄの平面図にそれぞれ示されているような）第１４の例の第１および第２の極性の電極を組み込んだ、本技術のコンデンサの実施形態のマウント面を示す図である。
【図２４Ｆ】（図２４Ａ〜２４Ｄの平面図にそれぞれ示されているような）第１４の例の第１および第２の極性の電極を組み込んだ、本技術のコンデンサの実施形態の側面を示す図である。
【図２５】本発明による０８０５ランドグリッドアレイコンデンサの実施形態について、周波数に対するインダクタンスの測定値およびモデル値をグラフに表した図である。
【図２６】先行技術による０５０８コンデンサと、本発明の態様に従って設計された異なる２つの０８０５コンデンサについて、周波数に対するインピーダンスをグラフに表した図である。
【図２７Ａ】本発明の実施形態を与えるために、電気的に浮遊した状態のアンカータブ形状物を組み込んでスタックさせることが可能な第１の電極層を示す図である。
【図２７Ｂ】本発明の実施形態を与えるために、電気的に浮遊した状態のアンカータブ形状物を組み込んでスタックさせることが可能な第２の電極層を示す図である。
【図２７Ｃ】図２７Ａおよび２７Ｂに示されたものに対応する電極の交互スタックを分解立体図で表した図である。
【図２７Ｄ】本発明の第１のアンカータブ形状物の実施形態による、ターミネーション前の一部組立て済みコンデンサの斜視図であり、互い違いの電極層を示している。
【図２８Ａ】本発明の別の実施形態を与えるために、電気的に浮遊した状態のアンカータブ形状物を組み込んでスタックさせることが可能な第１の電極層を示す図である。
【図２８Ｂ】図２８Ａおよび２８Ｃに示された電極の間にスタックさせることが可能な、アンカータブ層を有する絶縁層を示す図である。
【図２８Ｃ】本発明の別の実施形態を与えるために、電気的に浮遊した状態のアンカータブ形状物を組み込んでスタックさせることが可能な第２の電極層を示す図である。
【図２８Ｄ】図２８Ａ、２８Ｂ、および２８Ｃに示されたものに対応する電極層および絶縁層のスタックを分解立体図で表した図である。
【図２８Ｅ】本発明の第２のアンカータブ形状物の実施形態による、ターミネーション前の一部組立て済みコンデンサの斜視図であり、本発明の互い違いの電極層を示している。
【図２９Ａ】本発明のさらに別の実施形態を与えるために、電気的に浮遊した状態のアンカータブ形状物を組み込んでスタックさせることが可能な第１の電極層を示す図である。
【図２９Ｂ】図２９Ａおよび２９Ｃに示された電極の間にスタックさせることが可能な、Ｕ字形アンカータブ層を有する絶縁層を示す図である。
【図２９Ｃ】本発明のさらに別の実施形態を与えるために、電気的に浮遊した状態のアンカータブ形状物を組み込んでスタックさせることが可能な第２の電極層を示す図である。
【図２９Ｄ】図２９Ａ、２９Ｂ、および２９Ｃに示されたものに対応する電極層および絶縁層のスタックを分解立体図で表した図である。
【図２９Ｅ】本発明の第３のアンカータブ形状物の実施形態による、ターミネーション前の一部組立て済みコンデンサの斜視図であり、互い違いの電極層を示している。
【図３０Ａ】図２７に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順を示している。
【図３０Ｂ】図２７に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順を示している。
【図３０Ｃ】図２７に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順を示している。
【図３０Ｄ】図２８に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順を示している。
【図３０Ｅ】図２８に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順を示している。
【図３０Ｆ】図２８に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順を示している。
【図３０Ｇ】図２９に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順を示している。
【図３０Ｈ】図２９に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順を示している。
【図３０Ｉ】図２９に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順を示している。
【図３１Ａ】図２７に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順とともに使用可能な、オプションのマスキングステップを含む図である。
【図３１Ｂ】図２７に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順とともに使用可能な、オプションのマスキングステップを含む図である。
【図３１Ｃ】図２７に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順とともに使用可能な、オプションのマスキングステップを含む図である。
【図３１Ｄ】図２８に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順とともに使用可能な、オプションのマスキングステップを含む図である。
【図３１Ｅ】図２８に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順とともに使用可能な、オプションのマスキングステップを含む図である。
【図３１Ｆ】図２８に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順とともに使用可能な、オプションのマスキングステップを含む図である。
【図３１Ｇ】図２９に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順とともに使用可能な、オプションのマスキングステップを含む図である。
【図３１Ｈ】図２９に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順とともに使用可能な、オプションのマスキングステップを含む図である。
【図３１Ｉ】図２９に示された実施形態の斜視図であり、様々なアンカータブの実施形態のうちの１つに対するめっきの手順とともに使用可能な、オプションのマスキングステップを含む図である。
【図３２】低インダクタンスＭＬＣＣ部品の全体インダクタンス動向を比較したグラフであり、特に、本技術による、様々なサイズの複数の例示的ＬＧＡコンデンサの実施形態についての、キャンセルループ幅に対する集中ＥＳＬ値を示している。
【図３３】端子ギャップ間隔が一定である一連の例示的ＬＧＡ部品についての、キャンセルスパンに対するＥＳＬの測定値をグラフに表した図である。
【図３４】様々な先行技術コンデンサの構造と集中ＥＳＬとの関係を、本発明と比較してグラフに表した図である。
【図１】
2007129224.tif 000003
【図２】
2007129224.tif 000004
【図３】
2007129224.tif 000005
【図４】
2007129224.tif 000006
【図５】
2007129224.tif 000007
【図６】
2007129224.tif 000008
【図７Ａ】
2007129224.tif 000009
【図７Ｂ】
2007129224.tif 000010
【図７Ｃ】
2007129224.tif 000011
【図７Ｄ】
2007129224.tif 000012
【図８Ａ】
2007129224.tif 000013
【図８Ｂ】
2007129224.tif 000014
【図９Ａ】
2007129224.tif 000015
【図９Ｂ】
2007129224.tif 000016
【図１０】
2007129224.tif 000017
【図１１Ａ】
2007129224.tif 000018
【図１１Ｂ】
2007129224.tif 000019
【図１２Ａ】
2007129224.tif 000020
【図１２Ｂ】
2007129224.tif 000021
【図１３Ａ】
2007129224.tif 000022
【図１３Ｂ】
2007129224.tif 000023
【図１３Ｃ】
2007129224.tif 000024
【図１４Ａ】
2007129224.tif 000025
【図１４Ｂ】
2007129224.tif 000026
【図１４Ｃ】
2007129224.tif 000027
【図１５Ａ】
2007129224.tif 000028
【図１５Ｂ】
2007129224.tif 000029
【図１５Ｃ】
2007129224.tif 000030
【図１６Ａ】
2007129224.tif 000031
【図１６Ｂ】
2007129224.tif 000032
【図１６Ｃ】
2007129224.tif 000033
【図１７Ａ】
2007129224.tif 000034
【図１７Ｂ】
2007129224.tif 000035
【図１７Ｃ】
2007129224.tif 000036
【図１８Ａ】
2007129224.tif 000037
【図１８Ｂ】
2007129224.tif 000038
【図１８Ｃ】
2007129224.tif 000039
【図１９Ａ】
2007129224.tif 000040
【図１９Ｂ】
2007129224.tif 000041
【図１９Ｃ】
2007129224.tif 000042
【図２０Ａ】
2007129224.tif 000043
【図２０Ｂ】
2007129224.tif 000044
【図２０Ｃ】
2007129224.tif 000045
【図２０Ｄ】
2007129224.tif 000046
【図２０Ｅ】
2007129224.tif 000047
【図２１Ａ】
2007129224.tif 000048
【図２１Ｂ】
2007129224.tif 000049
【図２１Ｃ】
2007129224.tif 000050
【図２１Ｄ】
2007129224.tif 000051
【図２１Ｅ】
2007129224.tif 000052
【図２１Ｆ】
2007129224.tif 000053
【図２１Ｇ】
2007129224.tif 000054
【図２１Ｈ】
2007129224.tif 000055
【図２１Ｉ】
2007129224.tif 000056
【図２２Ａ】
2007129224.tif 000057
【図２２Ｂ】
2007129224.tif 000058
【図２２Ｃ】
2007129224.tif 000059
【図２２Ｄ】
2007129224.tif 000060
【図２２Ｅ】
2007129224.tif 000061
【図２２Ｆ】
2007129224.tif 000062
【図２２Ｇ】
2007129224.tif 000063
【図２２Ｈ】
2007129224.tif 000064
【図２３Ａ】
2007129224.tif 000065
【図２３Ｂ】
2007129224.tif 000066
【図２３Ｃ】
2007129224.tif 000067
【図２３Ｄ】
2007129224.tif 000068
【図２３Ｅ】
2007129224.tif 000069
【図２３Ｆ】
2007129224.tif 000070
【図２４Ａ】
2007129224.tif 000071
【図２４Ｂ】
2007129224.tif 000072
【図２４Ｃ】
2007129224.tif 000073
【図２４Ｄ】
2007129224.tif 000074
【図２４Ｅ】
2007129224.tif 000075
【図２４Ｆ】
2007129224.tif 000076
【図２５】
2007129224.tif 000077
【図２６】
2007129224.tif 000078
【図２７Ａ】
2007129224.tif 000079
【図２７Ｂ】
2007129224.tif 000080
【図２７Ｃ】
2007129224.tif 000081
【図２７Ｄ】
2007129224.tif 000082
【図２８Ａ】
2007129224.tif 000083
【図２８Ｂ】
2007129224.tif 000084
【図２８Ｃ】
2007129224.tif 000085
【図２８Ｄ】
2007129224.tif 000086
【図２８Ｅ】
2007129224.tif 000087
【図２９Ａ】
2007129224.tif 000088
【図２９Ｂ】
2007129224.tif 000089
【図２９Ｃ】
2007129224.tif 000090
【図２９Ｄ】
2007129224.tif 000091
【図２９Ｅ】
2007129224.tif 000092
【図３０Ａ】
2007129224.tif 000093
【図３０Ｂ】
2007129224.tif 000094
【図３０Ｃ】
2007129224.tif 000095
【図３０Ｄ】
2007129224.tif 000096
【図３０Ｅ】
2007129224.tif 000097
【図３０Ｆ】
2007129224.tif 000098
【図３０Ｇ】
2007129224.tif 000099
【図３０Ｈ】
2007129224.tif 000100
【図３０Ｉ】
2007129224.tif 000101
【図３１Ａ】
2007129224.tif 000102
【図３１Ｂ】
2007129224.tif 000103
【図３１Ｃ】
2007129224.tif 000104
【図３１Ｄ】
2007129224.tif 000105
【図３１Ｅ】
2007129224.tif 000106
【図３１Ｆ】
2007129224.tif 000107
【図３１Ｇ】
2007129224.tif 000108
【図３１Ｈ】
2007129224.tif 000109
【図３１Ｉ】
2007129224.tif 000110
【図３２】
2007129224.tif 000111
【図３３】
2007129224.tif 000112
【図３４】
2007129224.tif 000113
【外国語明細書】
2007129224000001.pdf