(57)【要約】【課題】１つの強誘電体素子中に３値以上の多値の分極データを記憶可能な強誘電体メモリセルを実現し、強誘電体メモリの高密度化、高集積化を実現する。【解決手段】ＡＢＯ3 系ペロブスカイト構造を有する強誘電体材料を用いた強誘電体素子と、この強誘電体素子に対して、２次元平面に水平で複数の異なる方向の電界を印加させる手段を具備し、前記電界により、第１の原子が、他の原子に対して、前記電界方向に移動し、多ビットのデータを記憶する。【選択図】図９
2007208280.tif 000002
【特許請求の範囲】
【請求項１】
ペロブスカイト構造を有する強誘電体材料を用いた強誘電体素子と、
前記強誘電体素子に対して、２次元平面に水平で複数の異なる方向の電界を印加させる手段を具備し、
前記電界により、第１の原子が、他の原子に対して、前記電界方向に移動し、多ビットのデータを記憶することを特徴とする半導体記憶装置。
【請求項２】
ペロブスカイト構造を有する強誘電体材料を用いた強誘電体素子と、
前記強誘電体素子に対して、３次元空間で、複数の異なる方向の電界を印加させる手段を具備し、
前記電界により、第１の原子が、他の原子に対して、前記電界方向に移動し、多ビットのデータを記憶することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に情報記憶用の強誘電体キャパシタの構造およびそれを用いた強誘電体メモリセルの回路に関するもので、例えば強誘電体メモリに使用されるものである。
【背景技術】
【０００２】
半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（Dynamic ＲＡＭ）、ＳＲＡＭ（StaticＲＡＭ）、不揮発性のＭＲＯＭ（MaskＲＯＭ）、Flash Ｅ2 ＰＲＯＭ等が市場に出まわっている。特に、ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４）、高速性（Flash Ｅ2 ＰＲＯＭ）の点で優れており、市場の殆んどを占めているのが現状である。書き換え可能で不揮発性のFlash Ｅ2 ＰＲＯＭは、不揮発性であり、電源を切ることが可能ではあるが、書き換え（Ｗ／Ｅ）回数が１０6 程度しかなく、書き込む時間がマイクロ秒程度かかり、さらに書き込みに高電圧（１２Ｖ〜２２Ｖ）を印可する必要がある等の欠点があるので、ＤＲＡＭ程は市場がひらけていない。
【０００３】
これに対して、強誘電体キャパシタ（Ferroelectric Capacitor）を用いた不揮発性メモリ（Nonvolatile Ferroelectric Memory）は、不揮発性であり、しかも、書き換え回数が１０12程度、読み出し／書き込み（Ｒ／Ｗ）時間がＤＲＡＭ程度、３Ｖ動作等の長所があるので、全メモリ市場を置き換える可能性があり、各メーカが開発を行っている。
【０００４】
図１６（ａ）、（ｂ）は、従来の強誘電体キャパシタの構造およびそれを用いた強誘電体メモリセルの等価回路を示す。
【０００５】
図１６（ａ）に示す強誘電体キャパシタは、電界と残留磁界との関係がヒステリシス特性を有する例えばＰｂＺｒx Ｔｉ(1-x) Ｏ3 のペロブスカイト(perovskite)構造の強誘電体膜を２つの電極１、２で挟む構造を有する。そして、２つの電極１、２間に電圧を印加して電界を発生させて分極の方向を変えることにより、１ビットの情報を記憶させることが可能である。
【０００６】
図１６（ｂ）に示す強誘電体メモリセルは、選択用トランジスタＱと前述した強誘電体キャパシタＣとがデータ線（ビット線ＢＬ）とプレート線ＰＬとの間に直列に接続されている。
【０００７】
したがって、図１６（ｂ）中に示すワード線ＷＬの駆動電圧により選択用トランジスタＱをオン状態にし、プレート線ＰＬの駆動電圧により分極反転を行わせることにより、ビット線ＢＬから強誘電体キャパシタＣに対してデータを読み書きすることが可能である。
【０００８】
図１６（ｃ）、（ｄ）は、図１６（ａ）に示した強誘電体キャパシタ中の強誘電体膜の結晶構造および情報を記憶する分極位置を示す。
【０００９】
強誘電体膜は、通常、ＰＺＴ（ＰｂＺｒx Ｔｉ(1-x) Ｏ3 ）のようなＡＢＯ3 系、または、ＡＢx Ｃ(1-x) Ｏ3 系のペロブスカイト構造を持つ材料が用いられる。例えばＰｂＺｒx Ｔｉ(1-x) Ｏ3 は、Ｏ原子(O-atom)、Ｐｂ原子(Pb-atom)で囲まれた構造の中に、電界により原子位置が動くＴｉ原子(Ti-atom) 或いはＺｒ原子(Zr-atom)が配置されたペロブスカイト構造を持つ。
【００１０】
そして、図１６（ｃ）中に示すように上から下への電界(Field) を発生させるように両端の電極間に電圧を印加すると、４価のＴｉ原子は中心から下方向に移動し、電界を０に戻しても中心から下の位置で安定する。これは、中心から下の部分にポテンシャル(Potential) の低い箇所があることによる。
【００１１】
また、図１６（ｄ）中に示すように下から上への電界を発生させるように両端の電極間に電圧を印加すると、４価のＴｉ原子は中心から上方向に移動し、電界を０に戻しても中心から上の位置で安定する。これは、中心から上の部分にもポテンシャルの低い箇所があることによる。
【００１２】
しかし、上述したような従来の強誘電体メモリセルにおいては、１つの強誘電体キャパシタに対して２値（“１”と“０”）、即ち、１ビットの情報しか記憶することができず、高集積化の進歩に限界があった。
【００１３】
なお、本発明者は、特許文献１の「半導体記憶装置とそれを搭載したシステム」、特許文献２の「半導体記憶装置」、特許文献３の「半導体記憶装置」等により、強誘電体メモリセルの高集積化を実現する構成を提案した。これらの提案は、強誘電体キャパシタと選択トランジスタとを並列接続し、それらを複数個直列接続して強誘電体メモリセルユニットを構成する方式に関するものであるが、１つの強誘電体キャパシタに対して２値の情報を記憶するものであった。
【特許文献１】特開平１０−２５５４８３号公報
【特許文献２】特開平１１−１７７０３６号公報
【特許文献３】特開２０００−２２０１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記したように従来の強誘電体メモリセルを用いた強誘電体メモリは、１つの強誘電体膜中に２値の情報しか記憶することができず、高集積化に限界があるという問題があった。
【００１５】
本発明は上記の問題点を解決すべくなされたもので、１つの強誘電体膜中に３値以上の多値の分極データを記憶可能な強誘電体メモリセルを実現でき、より高密度化、高集積化を実現し得る半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の半導体記憶装置は、ペロブスカイト構造を有する強誘電体材料を用いた強誘電体素子と、前記強誘電体素子に対して、２次元平面に水平で複数の異なる方向の電界を印加させる手段を具備し、前記電界により、第１の原子が、他の原子に対して、前記電界方向に移動し、多ビットのデータを記憶することを特徴とする。
【００１７】
本発明の半導体記憶装置は、ペロブスカイト構造を有する強誘電体材料を用いた強誘電体素子と、前記強誘電体素子に対して、３次元空間で、複数の異なる方向の電界を印加させる手段を具備し、前記電界により、第１の原子が、他の原子に対して、前記電界方向に移動し、多ビットのデータを記憶することを特徴とする。
【発明の効果】
【００１８】
本発明の半導体記憶装置によれば、１つの強誘電体膜中に３値以上の多値の分極データを記憶可能な強誘電体メモリセルを実現でき、より高密度化、高集積化を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２０】
＜第１の実施形態＞
図１（ａ）は、第１の実施形態に係る強誘電体メモリの強誘電体メモリセルに用いられる強誘電体キャパシタの強誘電体膜の結晶構造および情報を記憶する分極位置を示す鳥瞰図である。
【００２１】
図１（ａ）は、強誘電体キャパシタの強誘電体膜として、少なくとも原子Ａ、原子Ｂ、原子ＯからなるＡＢＯ3 系結晶構造あるいはＡＢＯ3 系ペロブスカイト構造を有する強誘電体材料を持つ例を示しており、図中に示すＸ軸、Ｙ軸、Ｚ軸のどの方向に９０°回転しても同じ構造である。
【００２２】
図示の結晶構造は、８個のＡ原子(A-atom)の中に６個のＯ原子(O-atom)があり、中央に４価或いは２価のＢ原子(B-atom)があり、Ｂ原子は、結晶の中央からずれた点（結晶の中央に対してその２次元方向に離れた点）に存在するポテンシャルの低い点で安定し、この安定点は情報を記憶する分極位置である。
【００２３】
上記強誘電体膜は、図１（ａ）に示したように、Ｙ軸方向に正の電界(Field)あるいは負の電界(Field) を印加してＢ原子をＡ原子或いはＯ原子に対して相対的に移動させることにより、Ｙ軸方向の両端に存在する安定点で残留分極としてデータを記憶する。さらに、Ｘ軸方向に正の電界あるいは負の電界を印加してＢ原子をＡ原子或いはＯ原子に対して相対的に移動させることにより、Ｘ軸方向の両端に存在する安定点で残留分極としてデータを記憶する。
【００２４】
図１（ｂ）、（ｃ）、（ｄ）は、図１（ａ）をより明確にするため、強誘電体膜の結晶構造をＸ−Ｙ、Ｙ−Ｚ、Ｚ−Ｘ面から見た場合の分極位置を示す。なお、図１（ｃ）、（ｄ）中、２重丸の記号は手前方向に向かう電界、丸の中にＸ印の記号は奥方向に向かう電界を示す。
【００２５】
即ち、上記した実施形態の強誘電体キャパシタは、強誘電体膜の２次元方向に対して電界を印加することによって、原子Ｂの位置が第１の方向の両端の２点および第１の方向に垂直な第２の方向の両端の２点の計４点で、４値の情報、即ち、２ビットの情報を１つの強誘電体膜中に記憶させることができる。
【００２６】
換言すれば、上記した実施形態の強誘電体キャパシタは、一つの強誘電体膜中のペロブスカイト構造内で、特定の原子が他の原子に対して２次元平面上の３つ以上の位置で安定点を持つことに着目している。
【００２７】
そして、書き込み時には、複数の安定点に特定の原子を移動させるために、強誘電体膜に近接して配置された３個以上の複数の電極の電圧を制御して２次元方向に対して３種類以上の電界ベクトルを発生させ、特定の原子を前記３つ以上の安定点相互間で移動させることにより３値以上の分極データを書き込むことができる。読み出し時には、１個以上の電極に電圧を印加し、他の電極から放出される電荷量を判断することにより、３値以上のデータを認識することができる。結果として、より高密度、高集積化が可能な強誘電体メモリを実現することができる。
【００２８】
なお、従来の強誘電体キャパシタは、強誘電体膜のある１次元方向に対して電界を印加してＢ原子を移動させることにより、１次元方向の両端のポテンシャルが低い箇所でＢ原子が安定点を持たせることによって、２値の情報を１つの強誘電体膜に記憶させていたに過ぎない。
【００２９】
本発明において、強誘電体素子（本例では強誘電体キャパシタの強誘電体膜）として、少なくとも原子Ａ、原子Ｂ、原子Ｃ、原子ＯからなるＡＢx Ｃ(1-x) Ｏ3 系結晶構造あるいはＡＢx Ｃ(1-x) Ｏ3 系ペロブスカイト構造を有する強誘電体材料を用いることも可能である。この場合、強誘電体膜の２次元方向に対して印加する電界を制御することによって、原子Ｂ又は原子Ｃが原子Ａ或いは原子Ｏに対して相対的に位置が移動し、安定点で残留分極としてデータを記憶する。
【００３０】
本発明を適用することができる強誘電体膜の材料は、ＡＢＯ3 系結晶構造あるいはＡＢＯ3 系ペロブスカイト構造を有する強誘電体材料、ＡＢx Ｃ(1-x) Ｏ3 系結晶構造あるいはＡＢx Ｃ(1-x) Ｏ3 系ペロブスカイト構造を有する強誘電体材料である。具体例として、ＢａＴｉＯ3 、ＰｂＺｒx Ｔｉ(1-x) Ｏ3 、（ＢｉＬａ）4 Ｔｉ3 Ｏ12、Ｂｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ2 Ｔａ2 Ｏ9 を含む材料が挙げられる。例えばＰＺＴ（ＰｂＺｒx Ｔｉ(1-x) Ｏ3 ）では、Ａ原子はＰｂ原子、Ｏ原子はＯ（酸素）原子、Ｂ原子はＴｉ原子或いはＺｒ原子に対応する。
【００３１】
なお、強誘電体膜は、材料、組成により、結晶軸も変わるし、ポテンシャルの分布も変わるので、電界方向とＢ原子の移動方向が完全に一致しても良いし、電界方向とＢ原子の移動方向の角度がずれても、電界がＢ原子移動方向の分解ベクトルである程度の大きさを持っていれば、安定点への移動が可能となる。
【００３２】
例えば、ＳｒＢｉ2 Ｔａ2 Ｏ9 は、Layered ペロブスカイト構造であり、Ｘ軸、Ｙ軸、Ｚ軸に対して対称ではないが、Ｘ軸、Ｙ軸では対称にすることができるので、２次元方向での安定点を実現することができ、本発明により多値記憶を実現することができる。
【００３３】
なお、Ｘ軸、Ｙ軸、Ｚ軸は、必ずしも（１００）、（１１０）、（１１１）結晶軸、ａ、ｂ、ｃ軸等に対応しなくても良い。即ち、強誘電体膜形成前の下地の結晶方向により軸の角度が変わり、結晶の材料、組成により安定点の数や、方向が変わるので、Ｘ軸、Ｙ軸、Ｚ軸は互いに９０°ずれていれば良い。
【００３４】
＜第２の実施形態＞
強誘電体膜の材料は、組成比を変えると、前記Ｂ原子の安定点な位置をもつ軸方向が変わる。第２の実施形態では、例えば第１の実施形態で示したＰｂＺｒxＴｉ(1-x) Ｏ3 のＺｒとＴｉの組成比を変えることにより、安定点な位置をもつ軸方向を４５°変えた場合を説明する。
【００３５】
図２は、第２の実施形態に係る強誘電体メモリセルの強誘電体膜の材料としてＰｂＺｒx Ｔｉ(1-x) Ｏ3 を用いた場合の結晶構造および情報を記憶する分極位置をＸ−Ｙ面から見て示す。
【００３６】
図２に示す構造は、図１（ａ）に示した構造と比べて、安定点の方向がＸ軸、Ｙ軸に対して４５°ずれた位置に近い。これにより、Ｘ軸、Ｙ軸に対して４５°ずれた方向の第１の電界とその反対方向の電界で２つの安定点に到達することができ、さらに、第１の電界に対して９０°ずれた第２の電界とその反対方向の電界で２つの安定点に到達することができる。これによって、４値の情報を１つの強誘電体膜に記憶させることができる。
【００３７】
＜第３の実施形態＞
第３の実施形態では、前記ＰｂＺｒx Ｔｉ(1-x) Ｏ3 とは別の組成を有する強誘電体膜の材料を用いる場合、あるいは、前記したＢ原子の安定点をより多数持った強誘電体膜の材料を用いる場合を説明する。
【００３８】
図３は、第３の実施形態に係る強誘電体メモリセルの強誘電体膜の結晶構造および分極位置を示す鳥瞰図である。
【００３９】
図３に示す構造は、図１（ａ）に示した構造と比べて、安定点の方向がＸ軸、Ｙ軸に対して４５°ずれた位置に近い。これにより、Ｘ軸、Ｙ軸、Ｚ軸に対して４５°ずれた方向の第１の電界とその反対方向の電界で２つの安定点に到達することができ、さらに、第１の電界に対して９０°ずれた第２の電界とその反対方向の電界で２つの安定点に到達することができる。したがって、４値のデータを１つの強誘電体膜に記憶させることができる。
【００４０】
＜第４の実施形態＞
第４の実施形態では、強誘電体膜の結晶構造中の３次元方向の安定点によって、６値のデータを１つの強誘電体膜に記憶させる場合を説明する。
【００４１】
図４（ａ）は、第４の実施形態に係る強誘電体メモリセルの強誘電体膜の結晶構造および分極位置を示す鳥瞰図である。
【００４２】
図４（ｂ）は、図４（ａ）をより明確にするため、強誘電体膜の結晶構造をＸ−Ｙ面から見た場合の分極位置を示す。なお、図中、２重丸の記号は手前方向に向かう電界、丸の中にＸ印の記号は奥方向に向かう電界を示す。
【００４３】
ここでは、強誘電体キャパシタの強誘電体膜として、ＡＢＯ3 のペロブスカイトの結晶構造を持つ例を示しており、図中に示すＸ軸、Ｙ軸、Ｚ軸のどの方向に９０°回転しても同じ構造である。
【００４４】
８個のＡ原子(A-atom)の中に、６個のＯ原子(O-atom)があり、中央に４価或いは２価のＢ原子(B-atom)がある。例えばＰＺＴ（ＰｂＺｒx Ｔｉ(1-x) Ｏ3 ）では、前記Ａ原子はＰｂ原子、前記Ｏ原子はＯ（酸素）原子、前記Ｂ原子はＴｉ原子或いはＺｒ原子に対応したペロブスカイト構造である。
【００４５】
この場合、Ｂ原子は、結晶の中央にポテンシャルの低い点があるわけでなく、結晶の中央からずれた点（結晶の中央に対してその３次元方向に離れた点）に存在するポテンシャルの低い点で安定し、この安定点は情報を記憶する分極位置である。
【００４６】
即ち、Ｙ軸方向に正と負の電界を印加してＢ原子を（Ａ原子或いはＯ原子に対して相対的に）移動させることにより、Ｙ軸方向の両端に安定点を持つ。さらに、Ｘ軸方向に正と負の電界を印加してＢ原子を移動させることにより、Ｘ軸方向の両端に安定点を持つ。さらに、Ｚ軸方向に正と負の電界を印加してＢ原子を移動させることにより、Ｚ軸方向の両端に安定点を持つ。これによって、６値の情報を１つの強誘電体膜に記憶させることができる。
【００４７】
即ち、上記した実施形態の強誘電体キャパシタは、強誘電体膜の３次元方向に対して電界を印加することによって、原子Ｂの位置が第１の方向の両端の２点、第１の方向に垂直な第２の方向の両端の２点、これらの第１の方向および第２の方向に垂直な第３の方向の両端の２点で、６値の情報、即ち、３ビットの情報を１つの強誘電体膜中に記憶させることができる。
【００４８】
これに対して、従来の強誘電体キャパシタは、強誘電体膜のある１次元方向に対して電界を印加してＢ原子を移動させることにより、１次元方向の両端のポテンシャルが低い箇所でＢ原子が安定点を持たせることによって、２値の情報を１つの強誘電体膜に記憶させていたに過ぎない。
【００４９】
換言すれば、上記した実施形態の強誘電体キャパシタは、一つの強誘電体膜中のペロブスカイト構造内で、特定の原子が、他の原子に対して３次元空間内の６つ以上の位置で安定点を持つことに着目し、電極の電圧を制御することによって特定の原子を前記６つ以上の安定点相互間で移動させることにより３値以上の分極データを記憶させることができ、結果として、より高密度、高集積化が可能な強誘電体メモリを実現することができる。
【００５０】
なお、強誘電体膜は、材料、組成により、結晶軸も変わるし、ポテンシャルの分布も変わるので、電界方向とＢ原子の移動方向が完全に一致しても良いし、電界方向とＢ原子の移動方向の角度がずれても、電界がＢ原子移動方向の分解ベクトルである程度の大きさを持っていれば、安定点への移動が可能となる。
【００５１】
本発明に適用することができる強誘電体膜の材料例として、ＢａＴｉＯ3 、ＰｂＺｒx Ｔｉ(1-x) Ｏ3 、（ＢｉＬａ）4 Ｔｉ3 Ｏ12、Ｂｉ4 Ｔｉ3 Ｏ12を含む材料が挙げられる。
【００５２】
＜第５の実施形態＞
強誘電体膜の材料は、組成比を変えると、前記Ｂ原子の安定点な位置をもつ軸方向が変わる。第５の実施形態では、例えば第４の実施形態で示したＰｂＺｒxＴｉ(1-x) Ｏ3 のＺｒとＴｉの組成比を変えることにより、安定点な位置をもつ軸方向を４５°変えた場合を説明する。
【００５３】
図５は、第５の実施形態に係る強誘電体メモリセルの強誘電体膜の材料としてＰｂＺｒx Ｔｉ(1-x) Ｏ3 を用いた場合の結晶構造および分極位置をＸ−Ｙ面から見て示す。
【００５４】
図５に示す結晶構造は、図４（ｂ）に示した結晶構造と比べて、安定点の方向がＸ軸、Ｙ軸に対して４５°ずれた位置に近い。これにより、Ｘ軸、Ｙ軸に対して４５°ずれた方向の第１の電界とその反対方向の電界で２つの安定点に到達することができ、さらに、第１の電界に対して９０°ずれた第２の電界とその反対方向の電界で２つの安定点に到達することができ、さらに、第１の電界および第２の電界に対して９０°ずれた第３の電界とその反対の電界で２つの安定点に到達することができる。これによって、６値の情報を１つの強誘電体膜に記憶させることができる。
【００５５】
＜第６の実施形態＞
第６の実施形態では、前記ＰｂＺｒx Ｔｉ(1-x) Ｏ3 とは別の組成を有する強誘電体膜の材料を用いる場合、あるいは、前記したＢ原子の安定点をより多数持った強誘電体膜の材料を用いる場合を説明する。
【００５６】
図６は、第６の実施形態に係る強誘電体メモリセルの強誘電体膜の結晶構造および分極位置を示す鳥瞰図である。
【００５７】
図６に示す結晶構造は、図５に示した結晶構造と比べて、安定点の方向がＸ軸、Ｙ軸、Ｚ軸に対して４５°ずれた位置に近い。これにより、Ｘ軸、Ｙ軸、Ｚ軸に対して４５°ずれた方向の第１の電界とその反対方向の電界で２つの安定点に到達することができ、さらに、第１の電界に対して９０°ずれた第２の電界とその反対方向の電界で２つの安定点に到達することができ、計４値のメモリとすることができ、さらに、第１の電界および第２の電界に対して９０°ずれた第３の電界とその反対の電界で２つの安定点に到達することができる。これによって、６値の情報を１つの強誘電体膜に記憶させることができる。
【００５８】
＜第７の実施形態＞
第７の実施形態では、前述した第１〜第３の実施形態を２次元空間全体に拡張した場合を説明する。
【００５９】
図７（ａ）は、第７の実施形態に係る強誘電体メモリセルの強誘電体膜の結晶構造をＸ−Ｙ面から見て示す。
【００６０】
この結晶構造は、Ｘ面、Ｙ面に対して、０〜３６０°の任意の方向に電界を印加すると、結晶中央から一定以上の距離離れた位置にＢ原子の多数の安定点が存在し、これにより多値の情報を１つの強誘電体膜に記憶させることができる。本例では、８値の情報、即ち、３ビットの情報を記憶させることができる。
【００６１】
図７（ｂ）は、強誘電体膜の結晶構造のＸ−Ｙ面におけるポテンシャル分布曲線を示している。
【００６２】
図７（ｂ）に示すように結晶中にＢ原子の安定点が４つあれば、前述した第１〜第３の実施形態に係る強誘電体メモリセルのように４値の情報を記憶させることができるが、さらに、結晶中央から一定以上の距離離れた位置にＢ原子の安定点がより多く存在する場合には、第７の実施形態のように、安定点の数だけの多値の情報を記憶させることができる。
【００６３】
＜第８の実施形態＞
第８の実施形態では、前述した第４〜第６の実施形態を３次元空間全体に拡張した場合を説明する。
【００６４】
図８は、第８の実施形態に係る強誘電体メモリセルの強誘電体膜の結晶構造を示す鳥瞰図である。
【００６５】
この結晶構造は、Ｘ面、Ｙ面、Ｚ面に対して、０〜３６０°の任意の方向に電界を印加すると、結晶中央から一定以上の距離離れた位置にＢ原子の多数の安定点が存在し、これにより多値の情報を１つの強誘電体膜に記憶させることができる。本例では、安定点の位置を球の表面で示しており、無数ビットの情報（あるいはアナログ値）を記憶させることができる。なお、結晶によっては、実際の安定点が３次元空間の限られた場所であることも有るし、結晶中央から安定点までの距離が異なることもある。
【００６６】
＜第９の実施形態＞
図９は、第９の実施形態に係る強誘電体メモリセルの強誘電体キャパシタの強誘電体膜と電極の構造を示す斜視図である。
【００６７】
この強誘電体キャパシタは、強誘電体膜（例えばＰＺＴ）90の四方の側面に電極(Electrode) 91〜94を配置し、第１〜第３の実施形態を参照して前述したように電界を印加することにより、多値情報の記憶が可能な構造を実現することができる。ここで、図示のように、４つの電極91〜94をＳｉ基板（図示せず）に対して立てた状態で配置しても良いし、４つの電極を９０回転させてＳｉ基板（図示せず）に対して平行な状態で配置しても良い。
【００６８】
＜第１０の実施形態＞
図１０は、第１０の実施形態に係る強誘電体メモリセルの強誘電体キャパシタの強誘電体膜と電極の構造を示す斜視図である。
【００６９】
この強誘電体キャパシタは、強誘電体膜（例えばＰＺＴ）90の六方の側面に電極91〜96を配置し、第４〜第６の実施形態を参照して前述したように電界を印加することにより、多値情報の記憶が可能な構造を実現することができる。
【００７０】
＜第１１の実施形態＞
図１１は、第１１の実施形態に係る強誘電体メモリセルの強誘電体キャパシタの強誘電体膜と電極の構造を示す斜視図である。
【００７１】
この強誘電体キャパシタは、強誘電体膜（例えばＰＺＴ）90の上面に４つの電極91〜94を配置し、第１〜第３の実施形態を参照して前述したように電界を印加することにより、多値情報の記憶が可能な構造を実現することができる。ここで、電界は、電圧が印加された電極91〜94から強誘電体膜90の表面、内部、表面、電極91〜94の経路で伝わる。
【００７２】
＜第１２の実施形態＞
図１２は、第１２の実施形態に係る強誘電体メモリセルの強誘電体キャパシタの強誘電体膜と電極の構造を示す斜視図である。
【００７３】
この強誘電体キャパシタは、円柱状の強誘電体膜（例えばＰＺＴ）90の側面に沿って複数の電極91〜9nを配置し、第７の実施形態を参照して前述したように電界を印加することにより、強誘電体膜90に多値の情報を記憶させることができる。
【００７４】
この実施形態に準じて、強誘電体膜の六方の側面に多数の電極を配置し、第８の実施形態を参照して前述したように電界を印加することにより、強誘電体膜に多値の情報を記憶させることができる。
【００７５】
次に、前述した４値のデータを記憶可能な第１〜第３、第９、第１１の実施形態のいずれかの強誘電体キャパシタを用いた強誘電体メモリセルの数例について第１３の実施形態〜第１５の実施形態で説明する。
【００７６】
＜第１３の実施形態＞
図１３（ａ）は、第１３の実施形態に係る強誘電体メモリセルの等価回路を示す。
【００７７】
図中に示す４角の記号は、強誘電体キャパシタの強誘電体膜（例えばＰｂＺｒx Ｔｉ(1-x) Ｏ3 ）90の領域であり、この領域内に示す０〜３の位置にＴｉ原子の安定点を有し、内部に４値の情報を記憶させることが可能である。ここでは、Ｔｉ原子の安定点を示しているが、他のペロブスカイト構造の場合には他の原子であっても良い。上記強誘電体膜90の領域内の位置０〜３に対応する４端は電極０〜３を意味し、この電極０〜３と強誘電体膜90は１個の４端子キャパシタＣを形成している。
【００７８】
即ち、このメモリセルは、１個の４端子キャパシタＣと、この４端子キャパシタＣの電極０〜３に対応して、１個の選択トランジスタＱの一端と、３本のプレート線ＰＬ１、ＰＬ、ＰＬ２の各一端が接続されており、上記選択トランジスタＱの他端にビット線ＢＬが接続され、そのゲートにワード線ＷＬが接続されている。
【００７９】
図１３（ｂ）は、図１３（ａ）のメモリセルのＴｉ原子が例えば３の位置に存在していた場合の読み出し動作例Read(“State 3”) を示す。
【００８０】
読み出しは、ワード線ＷＬの電位を上げ、選択トランジスタをオン状態にして行う。Ｔｉ原子が３の位置に存在していた場合、ＰＬの電位を上げても位置が変化せず、このＰＬの電位を上げた状態では、ＰＬ１の電位を上げても変化しないが、ＰＬ２の電位を上げると、電界が右上方向に向き、この電界によりＴｉ原子が動き、ビット線ＢＬに電荷が読まれる。
【００８１】
なお、Ｔｉ原子が１の位置に存在していた場合、ＰＬの電位を上げても位置が変化せず、このＰＬの電位を上げた状態では、ＰＬ２の電位を上げても変化しないが、ＰＬ１の電位を上げると、電界が右下方向に向き、この電界によりＴｉ原子が動き、ビット線ＢＬに電荷が読まれる。
【００８２】
また、Ｔｉ原子が２の位置に存在していた場合、ＰＬの電位を上げるだけで０の位置に移動し、ビット線ＢＬには電荷が発生する。
【００８３】
また、Ｔｉ原子が０の位置に存在していた場合、ＰＬ、ＰＬ１、ＰＬ２のどの電位を上げてもビット線ＢＬに電荷が読まれない。
【００８４】
図１３（ｃ）は、図１３（ａ）のメモリセルの読み出し動作後にＴｉ原子を３の位置に書き込む（書き戻す）動作例(Write “State 3”)を示す。
【００８５】
書き込みは、ワード線ＷＬの電位を上げ、選択トランジスタをオン状態にして行う。そして、ビット線ＢＬ、３本のプレート線ＰＬ１、ＰＬ、ＰＬ２のうちの１つだけ電位を下げ、残りの線の電位を上げることにより、０〜３のうちの特定の位置にＴｉ原子を移動させる（書き込む）ことができる。
【００８６】
図示の例では、ＢＬ、ＰＬ、ＰＬ１、ＰＬ２の電位を上げた状態で、ＰＬ２のみ電位を下げることにより、３の位置にＴｉ原子を移動させることができる。その後、ＰＬ２のみ電位を上げ、残りのＢＬ、ＰＬ、ＰＬ１の電位を下げ、ワード線ＷＬの電位を下げて選択トランジスタを閉じてスタンバイ状態に入る。
【００８７】
上記したような動作により、図１３（ａ）に示したメモリセルに対して、４値の情報を読み書きすることができる。
【００８８】
＜第１４の実施形態＞
図１４（ａ）は、第１４の実施形態に係る強誘電体メモリセルの等価回路を示す。
【００８９】
図中に示す４角の記号は、強誘電体キャパシタの強誘電体膜（例えばＰｂＺｒx Ｔｉ(1-x) Ｏ3 ）90の領域であり、この領域内に示す０〜３の位置にＴｉ原子の安定点を有し、４値の情報を記憶させることが可能である。ここでは、Ｔｉ原子の安定点を示しているが、他のペロブスカイト構造の場合には他の原子であっても良い。上記強誘電体膜90の領域内の位置０〜３に対応する４端は電極０〜３を意味し、この電極０〜３と強誘電体膜は１個の４端子キャパシタＣを形成している。
【００９０】
即ち、このメモリセルは、１個の４端子キャパシタＣと、この４端子キャパシタＣの電極０〜３に対応して、２個の選択トランジスタＱ０、Ｑ１の各一端と、２本のプレート線ＰＬ０、ＰＬ１の各一端が接続されており、上記２個の選択トランジスタＱ０、Ｑ１の各他端に対応してビット線ＢＬ０、ＢＬ１が接続され、各ゲートに共通にワード線ＷＬが接続されている。
【００９１】
図１４（ｂ）は、図１４（ａ）のメモリセルの読み出し動作例（Ｔｉ原子が２の位置に存在していた場合）を示す。
【００９２】
読み出しは、ワード線ＷＬの電位を上げ、選択トランジスタをオン状態にして行う。Ｔｉ原子が２の位置に存在していた場合、ＰＬ０、ＰＬ１の電位を上げると、電界が右上方向に向き、この電界によりＴｉ原子が動き、ビット線ＢＬ０、ＢＬ１に電荷が読まれる。この時、Ｔｉ原子が２の位置から右上の位置に動くので、ＢＬ０から見ると大きな分極反転、ＢＬ１から見ると小さな分極反転となり、ＢＬ０の電位がＢＬ１の電位より上がる。
【００９３】
図１４（ｃ）は、図１４（ａ）に示したメモリセルの読み出し動作後にＴｉ原子を２の位置に書き込む（書き戻す）動作例を示す。
【００９４】
書き込みは、ワード線ＷＬの電位を上げ、選択トランジスタをそれぞれオン状態にして行う。Ｔｉ原子を２の位置に書き戻すためには、ＢＬ０の電位を“Ｈ”レベルまで上げ、ＢＬ１の電位を“Ｈ”レベルと“Ｌ”レベルの中間電位程度にした状態で、ＰＬ０、ＰＬ１の電位をそれぞれ上げ下げする。
【００９５】
図１４（ｄ）は、図１４（ａ）のメモリセルの読み出し動作例（Ｔｉ原子が３の位置に存在していた場合）を示す。
【００９６】
ＰＬ０、ＰＬ１の電位を上げると、電界が右上方向に向き、この電界によりＴｉ原子が３の位置から右上の位置に動くので、ＢＬ１から見ると大きな分極反転、ＢＬ０から見ると小さな分極反転となり、ＢＬ１の電位がＢＬ０の電位より上がる。
【００９７】
図１４（ｅ）は、図１４（ｄ）に示したメモリセルの読み出し動作後にＴｉ原子を３の位置に書き込む（書き戻す）動作例を示す。
【００９８】
Ｔｉ原子を３の位置に書き戻すためには、図１４（ｃ）に示したＴｉ原子を２の位置に書き戻す動作とはＢＬ０とＢＬ１の電位関係を逆にした状態で、ＰＬ０、ＰＬ１の電位をそれぞれ上げ下げする。
【００９９】
なお、Ｔｉ原子が１の位置に存在していた場合には、ＰＬ０、ＰＬ１の電位を上げると、電界が右上方向に向き、この電界によりＴｉ原子が１の位置から右上の位置に動き、ＢＬ１の電位は下がり、ＢＬ０の電位は僅かに上がるので、前述したＴｉ原子が２、３の位置に存在していた場合と区別することができる。
【０１００】
Ｔｉ原子を１の位置に書き戻す場合、ＢＬ０の電位を“Ｌ”レベルに下げ、ＢＬ１の電位を“Ｈ”レベルと“Ｌ”レベルの中間電位程度とした状態で、ＰＬ０、ＰＬ１の電位をそれぞれ上げ下げする。
【０１０１】
また、Ｔｉ原子が０の位置に存在していた場合には、ＰＬ０、ＰＬ１の電位を上げると、電界が右上方向に向き、この電界によりＴｉ原子が１の位置から右上の位置に動き、ＢＬ０の電位は下がり、ＢＬ１の電位は僅かに上がるので、前述したＴｉ原子が１、２、３の位置に存在していた場合と区別することができる。
【０１０２】
Ｔｉ原子を０の位置に書き戻す場合、ＢＬ１の電位を“Ｌ”レベルに下げ、ＢＬ０の電位を“Ｈ”レベルと“Ｌ”レベルの中間電位程度とした状態で、ＰＬ０、ＰＬ１の電位をそれぞれ上げ下げする。
【０１０３】
上記したような動作により、図１４（ａ）に示したメモリセルに対して、４値の情報のデータを読み書きすることができる。
【０１０４】
＜第１５の実施形態＞
第１５の実施形態では、前記先願に開示されているように強誘電体キャパシタと選択トランジスタとを並列接続し、それらを複数個直列接続して強誘電体メモリセルを構成する方式を発展させた場合を説明する。
【０１０５】
図１５（ａ）は、第１５の実施形態に係る強誘電体メモリセルの複数個が直列接続されたメモリセルブロックの等価回路を示す。
【０１０６】
図中に示す４角の記号は、強誘電体キャパシタの強誘電体膜（例えばＰｂＺｒx Ｔｉ(1-x) Ｏ3 ）90の領域であり、この領域内に示す０〜３の位置にＴｉ原子の安定点を有し、４値の情報を記憶させることが可能である。ここでは、Ｔｉ原子の安定点を示しているが、他のペロブスカイト構造の場合には他の原子であっても良い。上記強誘電体膜域内の位置０〜３に対応する４端は電極０〜３を意味し、この電極０〜３と強誘電体膜は１個の４端子キャパシタＣを形成している。
【０１０７】
即ち、各メモリセルユニットの構成は、１個の４端子キャパシタＣと、この４端子キャパシタＣの電極０〜３のうちの２つの端子に第１の選択トランジスタＱ０のソース、ドレインが接続され、残りの２つの端子に第２の選択トランジスタＱ１のソース、ドレインが接続され、上記２つの選択トランジスタＱ０、Ｑ１の各ゲートに共通にワード線ＷＬｉ（ｉ＝０、１、２、３）が接続されている。
【０１０８】
そして、複数個のメモリセルユニットが直列接続されてメモリセルブロックを構成し、その一端のメモリセルの２つの選択トランジスタＱ０、Ｑ１の各一端が共通にプレート線ＰＬに接続され、他端のメモリセルの２つの選択トランジスタＱ０、Ｑ１の各一端が対応してブロック選択トランジスタＢＳ０、ＢＳ１を介してビット線ＢＬ０、ＢＬ１に接続されている。上記ブロック選択トランジスタＢＳ０、ＢＳ１の各ゲートには共通にブロック選択線ＢＳＬが接続されており、上記ビット線ＢＬ０、ＢＬ１は１個のセンスアンプＳＡに相補的なデータ線対として接続されている。
【０１０９】
図１５（ｂ）は、図１５（ａ）のメモリセルブロックの読み出し動作例を示す。ここでは、例えばワード線ＷＬ２に接続されているメモリセルユニットを選択し、このメモリセルユニットの４端子キャパシタのＴｉ原子が例えば１の位置に存在していた場合の読み出し動作例を示す。
【０１１０】
まず、スタンバイ状態において、ＢＬ０、ＢＬ１をそれぞれ０Ｖにプリチャージしておく。アクティブ状態になると、ワード線ＷＬ２の電位を“Ｌ”レベルに下げ、残りのワード線ＷＬ０、ＷＬ１、ＷＬ３およびブロック選択線ＢＳＬの電位を“Ｈ”レベルに上げ、選択メモリセルの選択トランジスタをオフ状態、残りの非選択メモリセルの選択トランジスタおよびブロック選択トランジスタＢＳ０、ＢＳ１をそれぞれオン状態にする。そして、プレート線ＰＬの電位を“Ｈ”レベルに上げる。これにより、選択メモリセルの４端子キャパシタにのみ電圧が印加され、そのデータがＢＬ０、ＢＬ１に読み出される。
【０１１１】
この際、Ｔｉ原子が１の位置に存在していた場合、ＰＬの電位を上げると、電界が右方向に向き、この電界によりＴｉ原子が図中の強誘電体膜領域内の左上の位置から右端の位置に動き、ＢＬ０、ＢＬ１に電荷が発生する。この時、Ｔｉ原子が１の位置から右端の位置に動くので、ＢＬ０から見ると小さな分極反転、ＢＬ１から見ると大きな分極反転となり、ＢＬ１の電位がＢＬ０の電位より上がる。
【０１１２】
図１５（ｃ）は、図１５（ａ）に示したメモリセルユニットの読み出し動作後にＴｉ原子を１の位置に書き込む（書き戻す）動作例を示す。
【０１１３】
書き込みは、選択メモリセルユニットの選択トランジスタをオフ状態、残りの非選択メモリセルユニットの選択トランジスタおよびブロック選択トランジスタＢＳ０、ＢＳ１をそれぞれオン状態にして行う。そして、ＢＬ１の電位を“Ｈ”レベルまで上げ、ＢＬ０の電位を“Ｈ”レベルと“Ｌ”レベルの中間電位程度にした状態で、ＰＬの電位を上げ下げすることにより、選択メモリセルユニットの４端子キャパシタのＴｉ原子を１の位置に書き戻すことができる。
【０１１４】
なお、選択メモリセルユニットのＴｉ原子が２の位置に存在していた場合の読み出し／書き込みを行う場合は、上記したＴｉ原子が１の位置に存在していた場合の読み出し／書き込みと比べて、ＢＬ０、ＢＬ１の電位関係を逆にすればよい。
【０１１５】
また、選択メモリセルユニットのＴｉ原子が０の位置に存在していた場合の読み出し／書き込みを行う場合は、ＰＬの電位を上げると、電界が右方向に向き、この電界によりＴｉ原子が図中の強誘電体膜領域内の右端の位置に動き、ＢＬ０、ＢＬ１に電荷が発生する。この時、Ｔｉ原子が強誘電体膜領域内の右上の０の位置から右端の位置に動き、ＢＬ０の電位は下がり、ＢＬ１の電位は僅かに上がるので、前述したＴｉ原子が１、２の位置に存在していた場合と区別することができる。
【０１１６】
Ｔｉ原子を０の位置に書き戻す場合、ＢＬ０の電位を“Ｌ”レベルに下げ、ＢＬ１の電位を“Ｈ”レベルと“Ｌ”レベルの中間電位程度とした状態で、ＰＬの電位を上げ下げする。
【０１１７】
また、選択メモリセルユニットのＴｉ原子が３の位置に存在していた場合の読み出し／書き込みを行う場合は、ＰＬの電位を上げると、電界が右方向に向き、この電界によりＴｉ原子が図中の強誘電体膜領域内の右端の位置に動き、ＢＬ０、ＢＬ１に電荷が発生する。この時、Ｔｉ原子が強誘電体膜領域内の右下の３の位置から右端の位置に動き、ＢＬ１の電位は下がり、ＢＬ０の電位は僅かに上がるので、前述したＴｉ原子が０、１、２の位置に存在していた場合と区別することができる。
【０１１８】
Ｔｉ原子を３の位置に書き戻す場合、ＢＬ１の電位を“Ｌ”レベルに下げ、ＢＬ０の電位を“Ｈ”レベルと“Ｌ”レベルの中間電位程度とした状態で、ＰＬの電位を上げ下げする。
【０１１９】
上記したような動作により、図１５（ａ）に示した個々のメモリセルユニットに対して、４値の情報を読み書きすることができる。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１の実施形態に係る強誘電体メモリセルに用いられる強誘電体キャパシタの強誘電体膜の結晶構造を示す鳥瞰図および情報を記憶する分極位置をＸ−Ｙ、Ｙ−Ｚ、Ｚ−Ｘ面から見た場合の示す平面図。
【図２】第２の実施形態に係る強誘電体メモリセルの強誘電体膜の材料としてＰｂＺｒx Ｔｉ(1-x) Ｏ3 を用いた場合の結晶構造および分極位置をＸ−Ｙ面から見て示す平面図。
【図３】第３の実施形態に係る強誘電体メモリセルの強誘電体膜の結晶構造および分極位置を示す鳥瞰図。
【図４】第４の実施形態に係る強誘電体メモリセルの強誘電体膜の結晶構造とおよび分極位置を示す鳥瞰図および平面図。
【図５】第５の実施形態に係る強誘電体メモリセルの強誘電体膜の材料としてＰｂＺｒx Ｔｉ(1-x) Ｏ3 を用いた場合の結晶構造および分極位置をＸ−Ｙ面から見て示す平面図。
【図６】第６の実施形態に係る強誘電体メモリセルの強誘電体膜の結晶構造および分極位置を示す鳥瞰図。
【図７】第７の実施形態に係る強誘電体メモリセルの強誘電体膜の結晶構造をＸ−Ｙ面から見て示す平面図およびポテンシャル分布曲線の一例を示す図。
【図８】第８の実施形態に係る強誘電体メモリセルの強誘電体膜の結晶構造を示す鳥瞰図。
【図９】第９の実施形態に係る強誘電体メモリセルの強誘電体キャパシタの強誘電体膜と電極の構造を示す斜視図。
【図１０】第１０の実施形態に係る強誘電体メモリセルの強誘電体キャパシタの強誘電体膜と電極の構造を示す斜視図。
【図１１】第１１の実施形態に係る強誘電体メモリセルの強誘電体キャパシタの強誘電体膜と電極の構造を示す斜視図。
【図１２】第１２の実施形態に係る強誘電体メモリセルの強誘電体キャパシタの強誘電体膜と電極の構造を示す斜視図。
【図１３】第１３の実施形態に係る強誘電体メモリセルを示す等価回路図および読み出し動作例と書き込み動作例を示すタイミング波形図。
【図１４】第１４の実施形態に係る強誘電体メモリセルを示す等価回路図および読み出し動作例と書き込み動作例を示すタイミング波形図。
【図１５】第１５の実施形態に係る強誘電体メモリセルを示す等価回路図および読み出し動作例と書き込み動作例を示すタイミング波形図。
【図１６】従来の強誘電体キャパシタの構造とそれを用いたメモリセルの等価回路および強誘電体膜の結晶構造および情報を記憶する分極位置を示す図。
【符号の説明】
【０１２１】
90…強誘電体膜、91〜94…電極(Electrode)。
【図１】
2007208280.tif 000003
【図２】
2007208280.tif 000004
【図３】
2007208280.tif 000005
【図４】
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【図５】
2007208280.tif 000007
【図６】
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【図７】
2007208280.tif 000009
【図８】
2007208280.tif 000010
【図９】
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【図１０】
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【図１１】
2007208280.tif 000013
【図１２】
2007208280.tif 000014
【図１３】
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【図１４】
2007208280.tif 000016
【図１５】
2007208280.tif 000017
【図１６】
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