(57)【要約】【課題】インジェクション不良をなくすことができると共に、チップコストを削減することができるＩＣメモリ及び半導体装置を得る。【解決手段】複数の半導体チップで形成されたマルチチップ型のＩＣメモリにおいて、メモリセルアレイを有する記憶回路部を半導体基板上に形成した少なくとも１つの第１チップと、外部から信号が入力される入力回路部、外部へ信号を出力する出力回路部、各内部回路への電源を供給する電源回路部を半導体基板上に形成した第２チップとを備え、上記第１チップを、第２チップ上に貼り合わせて接続するようにした。【選択図】図１
2007110155.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体チップで形成されたマルチチップ型のＩＣメモリにおいて、
メモリセルアレイを有する記憶回路部を半導体基板上に形成した少なくとも１つの第１チップと、
外部から信号が入力される入力回路部、外部へ信号を出力する出力回路部、各内部回路への電源を供給する電源回路部を半導体基板上に形成した第２チップとを備え、
上記第１チップは、第２チップ上に貼り合わせて接続されることを特徴とするＩＣメモリ。
【請求項２】
上記第１チップは、バンプを用いて第２チップ上に接続されることを特徴とする請求項１に記載のＩＣメモリ。
【請求項３】
上記第２チップは、半導体基板上に形成した２つのｎ＋拡散領域の間に分離酸化膜領域を形成してなる、サージ吸収を行うための素子が形成されることを特徴とする請求項１又は請求項２のいずれかに記載のＩＣメモリ。
【請求項４】
上記第１チップに形成される半導体素子の膜厚を薄くし、上記第２チップに形成される半導体素子の膜厚を厚くして形成することを特徴とする請求項１から請求項３のいずれかに記載のＩＣメモリ。
【請求項５】
上記第１チップに形成されるトランジスタのゲート酸化膜の厚さを薄くし、上記第２チップに形成されるトランジスタのゲート酸化膜の厚さを厚くして形成することを特徴とする請求項４に記載のＩＣメモリ。
【請求項６】
上記第１チップに形成される配線層を薄膜で形成し、上記第２チップに形成される配線層を厚膜で形成することを特徴とする請求項１から請求項５のいずれかに記載のＩＣメモリ。
【請求項７】
上記第２チップは、空き領域にデカップル用コンデンサが形成されることを特徴とする請求項１から請求項６のいずれかに記載のＩＣメモリ。
【請求項８】
複数の半導体チップで形成されたマルチチップ型の半導体装置において、
メモリセルアレイを有する記憶回路部を半導体基板上に形成した少なくとも１つの第１チップと、
外部から信号が入力される入力回路部、外部へ信号を出力する出力回路部、各内部回路への電源を供給する電源回路部を半導体基板上に形成した第２チップとを備え、
上記第１チップは、第２チップ上に貼り合わせて接続され、上記第１チップに形成されるトランジスタのゲート酸化膜の厚さが、上記第２チップに形成されるトランジスタのゲート酸化膜の厚さよりも薄いことを特徴とする半導体装置。
【請求項９】
上記第１チップに形成される回路間を接続する配線層の膜厚が、上記第２チップに形成される回路間を接続する配線層の膜厚よりも薄いことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
上記第２チップは、空き領域にデカップル用コンデンサが形成されることを特徴とする請求項８又は請求項９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関するものであり、特に複数の半導体チップを用いて半導体メモリを構成したマルチチップＩＣメモリに関するものである。
【背景技術】
【０００２】
図７は、従来における８Ｍ×３２のＤＲＡＭを形成するＩＣメモリの回路例を示した概略ブロック図である。図７において、ＩＣメモリ１５０は、メモリセルアレイ１５１と、ロウデコーダ１５２と、コラムデコーダ及び増幅回路１５３と、プリデコーダ１５４と、入出力回路１５５と、電源回路１５６と、制御回路１５７と、入力バッファ１５８と、アドレスバッファ１５９とからなる。入出力回路１５５は、外部からのデータの入出力を行い、電源回路１５６は、外部から供給される電源に基づき各内部回路用のそれぞれの電圧及びパワーオンリセット用信号等を発生させる。
【０００３】
また、制御回路１５７は、ロウデコーダ１５２、コラムデコーダ及び増幅回路１５３、プリデコーダ１５４、入出力回路１５５、電源回路１５６及びアドレスバッファ１５９の制御を行う。入力バッファ１５８は、ライトイネーブル信号及びチップイネーブル信号等の外部からの制御信号が入力され、アドレスバッファ１５９は、外部からのアドレスデータが入力される。なお、上記コラムデコーダ及び増幅回路１５３には、センスアンプ、コラムデコーダ、Ｉ／Ｏスイッチトランジスタ、プリアンプ等を含む。
【０００４】
図８は、上記図７で示したＤＲＡＭを１チップで形成した場合における、各回路のレイアウトを示した図である。図８において、チップ２００には、２０１及び２０２の部分にそれぞれ電源回路１５６が形成され、２０３の部分には、制御回路１５７及び入力バッファ１５８が形成され、２０４〜２０７の部分にメモリセルアレイ１５１と、ロウデコーダ１５２と、コラムデコーダ及び増幅回路１５３と、プリデコーダ１５４とが形成され、２０８及び２０９の部分に入出力回路１５５及びアドレスバッファ１５９が形成される。
【０００５】
図９は、上記図８で示したチップ２００で形成されるＩＣメモリ１５０のピン配置例を示した図であり、図１０は、図９で示したＩＣパッケージ内の構造例を示した概略図である。図１０において、ＩＣメモリ１５０は、上記チップ２００に形成された各パッド３０１がボンディングワイヤ３０２でリードフレーム３０３の所定の箇所にそれぞれ電気的に接続されている。
【０００６】
なお、本発明とは異なるが、例えば４Ｍビットの単一メモリ複数個を、パッドを有する基板上に貼り合わせ、該基板上に形成されたパッドをリードフレームと電気的に接続するようにした集積回路モジュールがあった（例えば、特許文献１参照。）。
【特許文献１】特開平３−２００３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記入力バッファ１５８、アドレスバッファ１５９等における入力には、入力保護回路が設けられており、該入力保護回路はサージ吸収を行う素子（以下、フィールドトランジスタと呼ぶ）が形成されている。
図１１は、フィールドトランジスタの構造例を示したチップ断面図である。フィールドトランジスタ４００は、ｐ形シリコン基板４０１に形成された２つのｎ＋拡散領域４０２及び４０３の間に分離酸化膜領域４０４を形成してなる。ｎ＋拡散領域４０２は、絶縁膜４０５内に形成されたアルミ配線４０６に接続されてｎチャネル型ＭＯＳトランジスタのソースをなし、ｎ＋拡散領域４０３は、絶縁膜４０５内に形成されたアルミ配線４０７に接続されてｎチャネル型ＭＯＳトランジスタのドレインをなす。
【０００８】
上記フィールドトランジスタ４００のドレインは、上記図７及び図９で示したＶss端子に接続されており、フィールドトランジスタ４００のソースに大きなアンダーショートが発生した信号が入力されると、ｐ形シリコン基板４０１へ電子が注入される。例えば高速に動作するシステムの場合−３〜−４Ｖのアンダーショートが発生し、ｐ形シリコン基板４０１は、Ｖss又は−１〜−２Ｖ程度にバイアスされているため、フィールドトランジスタ４００のソースをなすｎ＋拡散領域４０２とｐ形シリコン基板４００が順バイアスとなり、ｐ形シリコン基板４００に電子が注入される。
【０００９】
上記図７から図１１で示したＤＲＡＭは、１チップで形成されているため、上記フィールドトランジスタ４００のソースをなすｎ＋拡散領域４０２とメモリセルアレイ１５１が、同一基板に形成されている。このため、ｎ＋拡散領域４０２から注入された上記電子がメモリセルアレイ１５１まで到達し、メモリセルに記憶されたデータを破壊するという、いわゆるインジェクション不良が発生するという問題があった。
【００１０】
更に、上記のように８Ｍ×３２のＤＲＡＭを１チップで形成した場合、チップサイズは約３００ｍｍ２になる。しかし、チップサイズが１００ｍｍ２を超えると急激に歩留まりが低下し、チップコストが上昇するという問題があった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、上記インジェクション不良をなくすことができると共に、チップコストを削減することができるＩＣメモリ及び半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１２】
本第１の発明に係るＩＣメモリは、複数の半導体チップで形成されたマルチチップ型のＩＣメモリにおいて、メモリセルアレイを有する記憶回路部を半導体基板上に形成した少なくとも１つの第１チップと、外部から信号が入力される入力回路部、外部へ信号を出力する出力回路部、各内部回路部への電源を供給する電源回路部を半導体基板上に形成した第２チップとを備え、上記第１チップは、第２チップ上に貼り合わせて接続されるものである。
【００１３】
本第２の発明に係るＩＣメモリは、第１の発明において、上記第１チップが、バンプを用いて第２チップ上に接続されるものである。
【００１４】
本第３の発明に係るＩＣメモリは、第１又は第２の発明において、半導体基板上に形成した２つのｎ＋拡散領域の間に分離酸化膜領域を形成してなるサージ吸収を行うための素子を、上記第２チップに形成するものである。
【００１５】
本第４の発明に係るＩＣメモリは、第１から第３の発明において、上記第１チップに形成される半導体素子の膜厚を薄くし、上記第２チップに形成される半導体素子の膜厚を厚くして形成するものである。
【００１６】
本第５の発明に係るＩＣメモリは、第４の発明において、上記第１チップに形成されるトランジスタのゲート酸化膜の厚さを薄くし、上記第２チップに形成されるトランジスタのゲート酸化膜の厚さを厚くして形成するものである。
【００１７】
本第６の発明に係るＩＣメモリは、第１から第５の発明において、上記第１チップに形成される配線層を薄膜で形成し、上記第２チップに形成される配線層を厚膜で形成するものである。
【００１８】
本第７の発明に係るＩＣメモリは、第１から第６の発明において、上記第２チップの空き領域にデカップル用コンデンサを形成するものである。
【００１９】
本第８の発明に係る半導体装置は、複数の半導体チップで形成されたマルチチップ型のＩＣメモリにおいて、メモリセルアレイを有する記憶回路部を半導体基板上に形成した少なくとも１つの第１チップと、外部から信号が入力される入力回路部、外部へ信号を出力する出力回路部、各内部回路部への電源を供給する電源回路部を半導体基板上に形成した第２チップとを備え、上記第１チップは、第２チップ上に貼り合わせて接続され、上記第１チップに形成されるトランジスタのゲート酸化膜の厚さが、上記第２チップに形成されるトランジスタのゲート酸化膜の厚さよりも薄いものである。
【００２０】
本第９の発明に係る半導体装置は、第８の発明において、上記第１チップに形成される回路間を接続する配線層の膜厚が、上記第２チップに形成される回路間を接続する配線層の膜厚よりも薄いものである。
【００２１】
本第１０の発明に係る半導体装置は、第８又は第９の発明において、上記第２チップの空き領域にデカップル用コンデンサを形成するものである。
【発明の効果】
【００２２】
第１の発明に係るＩＣメモリは、メモリセルアレイを有する記憶回路部を半導体基板上に形成した少なくとも１つの第１チップを、外部から信号が入力される入力回路部、外部へ信号を出力する出力回路部、各内部回路への電源を供給する電源回路部を半導体基板上に形成した第２チップ上に貼り合わせて接続するようにした。このことから、従来は同一平面上に２次元的にレイアウトされていたものを、チップを重ねて接続するようにしたため、３次元的にレイアウトできるようになり、各部分を接続する信号線の長さを短くすることができ、動作の高速化を図る上で有利となる。また、製造不良が発生しやすい集積度の高い記憶回路部を第１チップに形成して、第１チップのチップサイズを１００ｍｍ２以下にすることにより、歩留まりを良くすることができチップコストの低下を図ることができる。
【００２３】
第２の発明に係るＩＣメモリは、第１の発明において、具体的には、バンプを用いて第２チップ上に第１チップを接続した。このことから、従来は同一平面上に２次元的にレイアウトされていたものを、チップを重ねてバンプで接続するようにしたため、３次元的にレイアウトできるようになり、各部分を接続する信号線の長さを短くすることができ、動作の高速化を図る上で有利となる。また、製造不良が発生しやすい集積度の高い記憶回路部を第１チップに形成して、第１チップのチップサイズを１００ｍｍ２以下にすることにより、歩留まりを良くすることができチップコストの低下を図ることができる。
【００２４】
第３の発明に係るＩＣメモリは、第１又は第２の発明において、半導体基板上に形成した２つのｎ＋拡散領域の間に分離酸化膜領域を形成してなる、サージ吸収を行うための素子を、第２チップに形成した。このことから、メモリセルアレイを第１チップに形成し、上記サージ吸収を行うための素子を第２チップに形成したことから、メモリセルアレイに起きるインジェクション不良を防止することができる。
【００２５】
第４の発明に係るＩＣメモリは、第１から第３の発明において、第１チップに形成する半導体素子の膜厚を薄くし、第２チップに形成する半導体素子の膜厚を厚くした。このことから、第１チップと第２チップとの製造プロセスを別々にでき、サージ等が入力される可能性のある、第２チップに形成された半導体素子の膜圧を厚くすることにより、微細化したときに生じる入出力部でのサージ耐圧低下を回避することができる。
【００２６】
第５の発明に係るＩＣメモリは、第４の発明において、具体的には、第１チップに形成されるトランジスタのゲート酸化膜の厚さを薄くし、第２チップに形成されるトランジスタゲート酸化膜の厚さを厚くした。このことから、第１チップと第２チップとの製造プロセスを別々にでき、サージ等が入力される可能性のある、第２チップに形成されたトランジスタは、ゲート酸化膜の厚いものを使用し、第１チップに形成されたトランジスタは、ゲート酸化膜の薄い微細化に適したものを使用する。このようにすることによって、微細化したときに生じる入出力部でのサージ耐圧低下を回避することができる。
【００２７】
第６の発明に係るＩＣメモリは、第１から第５の発明において、第１チップに形成される配線層を薄膜で形成し、第２チップに形成される配線層を厚膜で形成した。このことから、第１チップと第２チップとの製造プロセスを別々にでき、第１チップは、配線層を微細化に適した薄膜で形成し、第２チップは、あまり微細化する必要がないため厚膜で形成することが容易にできる。このため、第１チップの配線は、抵抗値を小さくすることができ、離れた場所に形成された回路を接続する配線は、第１チップに形成し、近い場所に形成された回路を接続する配線は、第２チップに形成することにより、回路の高速化を図ることができる。
【００２８】
第７の発明に係るＩＣメモリは、第１から第６の発明において、素子が形成されていない第２チップの空き領域に、デカップル用コンデンサを形成した。このことから、従来と比較して、第２チップに上記空き領域を大きく形成することができるため、従来よりも大きな容量のデカップル用コンデンサを形成することができ、外付けされていた従来のデカップル用コンデンサを削減することができる。
【００２９】
第８の発明に係る半導体装置は、メモリセルアレイを有する記憶回路部を半導体基板上に形成した少なくとも１つの第１チップを、外部から信号が入力される入力回路部、外部へ信号を出力する出力回路部、各内部回路への電源を供給する電源回路部を半導体基板上に形成した第２チップ上に貼り合わせて接続するようにした。このことから、従来は同一平面上に２次元的にレイアウトされていたものを、チップを重ねて接続するようにしたため、３次元的にレイアウトできるようになり、各部分を接続する信号線の長さを短くすることができ、動作の高速化を図る上で有利となる。また、製造不良が発生しやすい集積度の高い記憶回路部を第１チップに形成して、第１チップのチップサイズを１００ｍｍ２以下にすることにより、歩留まりを良くすることができチップコストの低下を図ることができる。また、第１チップに形成されるトランジスタのゲート酸化膜の厚さを薄くし、第２チップに形成されるトランジスタゲート酸化膜の厚さを厚くした。このことから、第１チップと第２チップとの製造プロセスを別々にでき、サージ等が入力される可能性のある、第２チップに形成されたトランジスタは、ゲート酸化膜の厚いものを使用し、第１チップに形成されたトランジスタは、ゲート酸化膜の薄い微細化に適したものを使用する。このようにすることによって、微細化したときに生じる入出力部でのサージ耐圧低下を回避することができる。
【００３０】
第９の発明に係る半導体装置は、第８の発明において、第１チップに形成される回路間を接続する配線層の膜厚が、第２チップに形成される回路間を接続する配線層の膜厚よりも薄くなるようにした。このことから、第１チップと第２チップとの製造プロセスを別々にでき、第１チップは、配線層を微細化に適した薄膜で形成し、第２チップは、あまり微細化する必要がないため厚膜で形成することが容易にできる。このため、第１チップの配線は、抵抗値を小さくすることができ、離れた場所に形成された回路を接続する配線は、第１チップに形成し、近い場所に形成された回路を接続する配線は、第２チップに形成することにより、回路の高速化を図ることができる。
【００３１】
第１０の発明に係る半導体装置は、第８又は第９の発明において、素子が形成されていない第２チップの空き領域に、デカップル用コンデンサを形成した。このことから、従来と比較して、第２チップに上記空き領域を大きく形成することができるため、従来よりも大きな容量のデカップル用コンデンサを形成することができ、外付けされていた従来のデカップル用コンデンサを削減することができる。
【発明を実施するための最良の形態】
【００３２】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１におけるマルチチップＩＣメモリの回路例を示したブロック図である。
【００３３】
図１おいて、ＩＣメモリ１は、メモリセルアレイ２ａ，２ｂ，２ｃ，２ｄと、ロウデコーダ３ａ，３ｂ，３ｃ，３ｄと、コラムデコーダ及び増幅回路４ａ，４ｂ，４ｃ，４ｄと、プリデコーダ５ａ，５ｂ，５ｃ，５ｄと、外部とのデータの入出力を行う入出力回路６ａ，６ｂ，６ｃ，６ｄと、ロウデコーダ３ａ、コラムデコーダ及び増幅回路４ａ、プリデコーダ５ａ並びに入出力回路６ａの制御を行う制御回路７ａと、ロウデコーダ３ｂ、コラムデコーダ及び増幅回路４ｂ、プリデコーダ５ｂ並びに入出力回路６ｂの制御を行う制御回路７ｂと、ロウデコーダ３ｃ、コラムデコーダ及び増幅回路４ｃ、プリデコーダ５ｃ並びに入出力回路６ｃの制御を行う制御回路７ｃと、ロウデコーダ３ｄ、コラムデコーダ及び増幅回路４ｄ、プリデコーダ５ｄ並びに入出力回路６ｄの制御を行う制御回路７ｄとを備える。
【００３４】
更に、ＩＣメモリ１は、外部から供給される電源に基づき、内部回路用の降圧電源電圧intＶcc、シリコン基板バイアス用電圧Ｖbb、ワード線駆動用の昇圧電圧Ｖpp、セルプレート用電圧Ｖcp及びビット線電位保持用電圧ＶBLを発生させ、更に電源投入時のパワーオンリセット用の信号ＰＯＲ等を発生させる電源回路８、外部から入力されたロウアドレスストローブ信号、チップイネーブル信号及びライトイネーブル信号に基づいて生成した信号を制御回路７ａ〜７ｄに出力する入力バッファ９と、上記制御回路７ａ〜７ｄからのイネーブル信号によって制御され、外部からのアドレス信号に基づいて内部アドレス信号を生成するアドレスバッファ１０とを備える。
【００３５】
上記入力バッファ９は、ロウアドレスストローブ信号／ＲＡＳが入力される／ＲＡＳ端子、チップイネーブル信号／ＣＥ0，／ＣＥ1，／ＣＥ2，／ＣＥ3が入力される／ＣＥ0，／ＣＥ1，／ＣＥ2，／ＣＥ3の各端子及びライトイネーブル信号／ＷＥが入力される／ＷＥ端子にそれぞれ接続され、更に、各制御回路７ａ〜７ｄにそれぞれ接続される。また、上記アドレスバッファ１０は、アドレス信号Ａ0〜Ａ13が入力されるＡ0〜Ａ13の各端子にそれぞれ接続され、更に各プリデコーダ５ａ〜５ｄにそれぞれ接続される。なお、／は、信号レベルの反転を示している。
【００３６】
上記各制御回路７ａ〜７ｄは、それぞれ対応する、ロウデコーダ３ａ〜３ｄ、コラムデコーダ及び増幅回路４ａ〜４ｄ、プリデコーダ５ａ〜５ｄ並びに入出力回路６ａ〜６ｄに接続され、更に、電源回路８及びアドレスバッファ１０にそれぞれ接続される。また、ロウデコーダ３ａ〜３ｄ、並びにコラムデコーダ及び増幅回路４ａ〜４ｄは、それぞれ対応するメモリセルアレイ２ａ〜２ｄに接続され、更にコラムデコーダ及び増幅回路４ａ〜４ｄは、それぞれ対応する入出力回路６ａ〜６ｄに接続される。上記プリデコーダ５ａ〜５ｄは、それぞれ対応するロウデコーダ３ａ〜３ｄに接続されると共に、それぞれ対応するコラムデコーダ及び増幅回路４ａ〜４ｄに接続される。更に、コラムデコーダ及び増幅回路４ａ〜４ｄは、対応する入出力回路６ａ〜６ｄに接続される。
【００３７】
上記入出力回路６ａは、データ入出力端子ＤＱ0〜ＤＱ7の各端子に接続され、入出力回路６ｂは、データ入出力端子ＤＱ8〜ＤＱ15の各端子に接続され、入出力回路６ｃは、データ入出力端子ＤＱ16〜ＤＱ23の各端子に接続され、入出力回路６ｄは、データ入出力端子ＤＱ24〜ＤＱ31の各端子に接続される。上記電源回路８は、電源端子Ｖdd及びＶssに接続され、更に、各回路へ電源の供給等を行うがその接続は省略する。なお、ＩＣメモリ１には、電源端子Ｖdd及びＶssとは別に、電源端子ＶddQ及びＶssQを備えており、該電源端子ＶddQ及びＶssQは、各回路の所定の箇所に接続されるがここではその接続を省略している。
【００３８】
上記コラムデコーダ及び増幅回路４ａ〜４ｄは、対応するロウデコーダ３ａ〜３ｄにより選択されたワード線によって接続されるメモリセルのデータを増幅するためのセンスアンプと、対応するプリデコーダ５ａ〜５ｄの出力に基づいて該センスアンプを選択するためのコラムデコーダと、コラムデコーダからの出力信号に基づいて上記センスアンプをローカルＩ／Ｏ線へ接続するためのＩ／Ｏスイッチトランジスタと、該ローカルＩ／Ｏ線へ読み出された信号を増幅するプリアンプ等を含む。更に、上記コラムデコーダ及び増幅回路４ａ〜４ｄは、対応する入出力回路６ａ〜６ｄの出力信号に基づいて、対応するメモリセルアレイ２ａ〜２ｄへデータを書き込むためのライト回路を含むようにしてもよい。
【００３９】
上記プリデコーダ５ａ〜５ｄは、アドレスバッファ１０から入力された内部アドレス信号からプリデコード信号を生成し、該プリデコード信号を対応するロウデコーダ３ａ〜３ｄ、並びにコラムデコーダ及び増幅回路４ａ〜４ｄに出力する。また、上記入出力回路６ａ〜６ｄは、対応するコラムデコーダ及び増幅回路４ａ〜４ｄにおけるプリアンプの出力信号に基づいて各データ端子からデータを出力する。なお、上記メモリセルアレイ２ａ〜２ｄ、ロウデコーダ３ａ〜３ｄ、コラムデコーダ及び増幅回路４ａ〜４ｄ、プリデコーダ５ａ〜５ｄ及び制御回路７ａ〜７ｄが記憶回路部をなし、入出力回路６ａ〜６ｄ、入力バッファ９及びアドレスバッファ１０が入力回路部をなし、入出力回路６ａ〜６ｄは出力回路部をもなす。また、上記電源回路８が電源回路部をなす。
【００４０】
上記のような構成において、メモリセルアレイ２ａ、ロウデコーダ３ａ、コラムデコーダ及び増幅回路４ａ、プリデコーダ５ａ並びに制御回路７ａを１つのチップで形成してチップ２０とし、メモリセルアレイ２ｂ、ロウデコーダ３ｂ、コラムデコーダ及び増幅回路４ｂ、プリデコーダ５ｂ並びに制御回路７ｂを１つのチップで形成してチップ３０とし、メモリセルアレイ２ｃ、ロウデコーダ３ｃ、コラムデコーダ及び増幅回路４ｃ、プリデコーダ５ｃ並びに制御回路７ｃを１つのチップで形成してチップ４０とし、メモリセルアレイ２ｄ、ロウデコーダ３ｄ、コラムデコーダ及び増幅回路４ｄ、プリデコーダ５ｄ並びに制御回路７ｄを１つのチップで形成してチップ５０とする。
【００４１】
更に、上記入出力回路６ａ〜６ｄ、電源回路８、入力バッファ９及びアドレスバッファ１０を１つのチップで形成してチップ６０とし、該チップ６０上に、上記各チップ２０，３０，４０，５０をそれぞれ配置して接続する。ここで、上記制御回路７ａ〜７ｄは、それぞれ形成されたチップをイネーブルにする信号が入力されると、電源回路８に信号を出力し、電源回路８は、該信号を受けなかった制御回路が形成された各チップに対して供給する電源の容量を小さくする。なお、上記チップ２０，３０，４０，５０が第１チップをなし、上記チップ６０が第２チップをなす。
【００４２】
次に、図２は、上記チップ２０，３０，４０，５０をチップ６０上に配置するレイアウト例を示した図である。
図２において、チップ２０には、２１〜２４の部分にメモリセルアレイ２ａ、ロウデコーダ３ａ、コラムデコーダ及び増幅回路４ａ、並びにプリデコーダ５ａが形成され、２５の部分に制御回路７ａが形成される。チップ３０には、３１〜３４の部分にメモリセルアレイ２ｂ、ロウデコーダ３ｂ、コラムデコーダ及び増幅回路４ｂ、並びにプリデコーダ５ｂが形成され、３５の部分に制御回路７ｂが形成される。
【００４３】
同様に、チップ４０には、４１〜４４の部分にメモリセルアレイ２ｃ、ロウデコーダ３ｃ、コラムデコーダ及び増幅回路４ｃ、並びにプリデコーダ５ｃが形成され、４５の部分に制御回路７ｃが形成される。チップ５０には、５１〜５４の部分にメモリセルアレイ２ｄ、ロウデコーダ３ｄ、コラムデコーダ及び増幅回路４ｄ、並びにプリデコーダ５ｄが形成され、５５の部分に制御回路７ｄが形成される。また、チップ６０には、６１〜６４の部分に入出力回路６ａ〜６ｄ、入力バッファ９及びアドレスバッファ１０が形成され、６５の部分に電源回路８が形成される。更に、チップ６０上には上記チップ２０，３０，４０，５０がそれぞれ配置されると共に接続される。
【００４４】
通常、集積度が高い回路部分の不良率は高く、更にチップサイズが１００ｍｍ２を超えると急激に歩留まりが低下することから、集積度が高くなる回路部分を上記チップ２０，３０，４０，５０に分割して形成する共に、チップ２０，３０，４０，５０のチップサイズを１００ｍｍ２を超えないようにすることにより、歩留まりを良くしてチップコストを低下させることができる。なお、本実施の形態１においては、集積度が高くなる部分を、４つのチップ２０，３０，４０，５０に分割して形成したが、これに限定するものではなく、チップ２０，３０，４０，５０のチップサイズが１００ｍｍ２を超える場合、集積度が高くなる部分を更に多くのチップに分割するようにして、チップサイズが１００ｍｍ２以下になるようにすればよい。
【００４５】
次に、図３は、チップ６０上にチップ２０を接続する接続方法を示した概略の断面図であり、図３を用いて、チップ６０上にチップ２０，３０，４０，５０を接続する方法についてチップ２０を例にして説明する。なお、図３においては、説明を分かりやすくするために、チップ２０及び６０に形成された各デバイスは省略しており、チップ２０及び６０の接続に関する部分のみを示している。また、図３では、チップ２０及び６０の一部分のみを示している。
【００４６】
図３において、チップ２０の各デバイスが形成された１方の面には、接続用の電極７１及び７２が形成されており、該電極７１及び７２上にはそれぞれ絶縁膜７３が形成されていない。同様に、チップ６０の各デバイスが形成された１方の面には、接続用の電極７５及び７６が形成され、更にボンディングワイヤを用いてリードフレームに接続するためのパッド７７が形成されており、該電極７５，７６及びパッド７７上にはそれぞれ絶縁膜７８が形成されていない。上記電極７１と電極７５、及び電極７２と電極７６とはそれぞれ対応した位置に形成されており、バンプ８１を用いて電極７１と電極７５が接続され、バンプ８２を用いて電極７２と電極７６が接続される。
【００４７】
図４は、本実施の形態１のＩＣメモリにおけるＩＣパッケージ内の構造例を示した概略図である。図４において、ＩＣメモリ１は、チップ２０，３０，４０，５０を上記図３で示した方法で接続したチップ６０に形成された各パッド７７が、ボンディングワイヤ８５でリードフレーム８６の所定の箇所にそれぞれ電気的に接続されている。
【００４８】
次に、図５は、上記図１で示したアドレスバッファ１０の一部分を示す回路例である。なお、図５で示すパッド７７は、パッド７７ａとする。
図５において、外部からアドレス信号が入力されるパッド７７には、フィールドトランジスタを有する入力保護回路９１が接続されている。該入力保護回路９１は、フィールドトランジスタ９２、ｎチャネル型ＭＯＳトランジスタ９３及び２つの抵抗９４，９５で形成されている。
【００４９】
パッド７７ａには、抵抗９４を介してフィールドトランジスタ９２のソースが接続されており、該接続部には抵抗９５を介してｎチャネル型ＭＯＳトランジスタ９３のドレインが接続される。フィールドトランジスタ９２のドレイン、ｎチャネル型ＭＯＳトランジスタ９３のゲート及びソースは、それぞれＶss端子に接続される。ｎチャネル型ＭＯＳトランジスタ９３のドレインと抵抗９５との接続部は、ＮＯＲ回路９６の一方の入力端子に接続され、ＮＯＲ回路９６の他方の入力端子には、パッド７７に不定入力電位が印加されたときに、ＮＯＲ回路９６に流れる電流を防止するためのアドレスバッファ・イネーブル信号／ＣＡＩが入力される。
【００５０】
上記ＮＯＲ回路９７の出力には、インバータ回路９７を介して、トランスミッションゲート９８に接続され、該トランスミッションゲート９８は、２つのインバータ回路９９，１００で形成したラッチ回路１０１に接続され、該ラッチ回路１０１は、インバータ回路１０２を介して各プリデコーダ５ａ〜５ｄに接続される。また、パッド７７に入力された信号を所定のタイミングで上記ラッチ回路１０１にラッチさせるためのアドレスラッチ信号／ＣＡＬが、トランスミッションゲート９８を形成するｎチャネル型ＭＯＳトランジスタのゲート及びインバータ回路１０３を介してｐチャネル型ＭＯＳトランジスタのゲートにそれぞれ入力される。
【００５１】
このような構成において、上記入力保護回路９１を含めたアドレスバッファ１０は、上記図２で示したチップ６０に形成されており、フィールドトランジスタ９２もチップ６０に形成されている。ここで、メモリセルアレイ２ａ〜２ｄは、チップ６０に形成されておらず、チップ２０，３０，４０，５０にそれぞれ形成されている。このことから、フィールドトランジスタ９２とメモリセルアレイ２ａ〜２ｄが同一チップに形成されていないため、パッド７７から入力される信号におけるアンダーシュートによって発生するインジェクション不良を防止することができる。なお、上記入力保護回路９１を構成するｎチャネル型ＭＯＳトランジスタ９３は、動作チェック用に使用されるものである。
【００５２】
図６は、上記図１で示した入出力回路６ａ〜６ｄの一部分を示す回路例である。なお、図６で示すパッド７７をパッド７７ｂとする。
図６において、パッド７７ｂには、ｎチャネル型ＭＯＳトランジスタ１１１のソースとｎチャネル型ＭＯＳトランジスタ１１２のドレインが接続されており、ｎチャネル型ＭＯＳトランジスタ１１１のドレインはＩＣメモリ１の電源端子ＶddQに接続されており、ｎチャネル型ＭＯＳトランジスタ１１２のソースはＩＣメモリ１の電源端子ＶssQに接続されている。
【００５３】
ｎチャネル型ＭＯＳトランジスタ１１１のゲートは、レベル変換回路１１３の出力に接続されており、該レベル変換回路１１３の入力はＮＡＮＤ回路１１４の出力に接続されている。ＮＡＮＤ回路１１４の一方の入力にはＮＡＮＤ回路１１５の一方の入力が接続されており、該接続部には、制御回路からのアウトプットイネーブル信号ＯＥＭが入力される。
【００５４】
ＮＡＮＤ回路１１４の他方の入力端子には、入出力回路に対応するコラムデコーダ及び増幅回路からのデータ信号DATAが入力され、ＮＡＮＤ回路１１５の他方の入力には、入出力回路に対応するコラムデコーダ及び増幅回路からの反転データ信号／DATAが入力される。ＮＡＮＤ回路１１５の出力は、インバータ回路１１６の入力に接続され、インバータ回路１１６の出力は、ｎチャネル型ＭＯＳトランジスタ１１２のゲートに接続される。
【００５５】
また、上記レベル変換回路１１３において、電源端子１１７は電源回路８に接続され、電源回路８から昇圧電圧Ｖppが供給され、電源端子１１８はＩＣメモリ１のＶss端子に接続される。なお、上記電源端子１１７をＩＣメモリ１のＶdd端子に接続してもよい。このように、レベル変換回路１１３の電源端子１１７，１１８と、ｎチャネル型ＭＯＳトランジスタ１１１，１１２に接続される電源を分けることにより、パッド７７ｂからデータが出力されるデータ出力時に発生するノイズが、チップ基板を介してレベル変換回路１１３に回り込むことを防止できる。また、レベル変換回路１１３の電源端子１１７に昇圧電圧Ｖppを供給することにより、パッド７７ｂから出力される信号の「Ｈ」レベルを高くすることができる。
【００５６】
ここで、上記ＮＡＮＤ回路１１４及び１１５の各入力は、コラムデコーダ及び増幅回路に接続されることから、上記入出力回路６ａ〜６ｄにおいて、上記ＮＡＮＤ回路１１４及び１１５の部分だけを、対応するチップ２０，３０，４０，５０に形成することができる。このようにすることで、配線を短くすることができ、配線の簡略化を行うことができると共に、バンプの数を削減することができるため、コストダウンを行うことができる。
【００５７】
更に、上記チップ６０における６１〜６５の領域以外の空き領域に、２層の金属配線層と分離酸化膜を形成することによってデカップル用コンデンサを形成することができる。ＩＣメモリ１をチップ６０上にチップ２０，３０，４０，５０を接続するマルチチップ構造にしたことから、従来の１チップで形成した場合と比較して、チップ６０に上記空き領域を大きく形成することができるため、従来よりも大きな容量のデカップル用コンデンサを形成することができ、従来、外付けされていたデカップル用コンデンサを削減することができる。
【００５８】
このようにチップ６０に形成したデカップル用コンデンサを、ＩＣメモリ１のＶddQ端子及びＶssQ端子間、又は電源回路８の昇圧電圧Ｖppを出力する端子及びＩＣメモリ１のＶss端子間に接続することにより、ノイズの低減を図ることができる。また、チップ２０，３０，４０，５０で消費される電源用のデカップル用コンデンサとして使用することもできる。
【００５９】
上記のように、本発明の実施の形態１におけるマルチチップＩＣメモリは、集積度の高い回路部分である、メモリセルアレイ２ａ〜２ｄ、ロウデコーダ３ａ〜３ｄ、コラムデコーダ及び増幅回路４ａ〜４ｄ、プリデコーダ５ａ〜５ｄ及び制御回路７ａ〜７ｄをそれぞれチップ２０，３０，４０，５０に形成し、比較的集積度の低い回路部分である入出力回路６ａ〜６ｄ、電源回路８、入力バッファ９及びアドレスバッファ１０をチップ６０に形成し、上記チップ２０，３０，４０，５０をそれぞれチップ６０上に配置して接続した。
【００６０】
このことから、従来は同一平面上に２次元的にレイアウトされていたものを、チップを重ねて接続するようにしたため、３次元的にレイアウトできるようになり、各部分を接続する信号線の長さを短くすることができ、動作の高速化を図る上で有利となる。また、チップ２０，３０，４０，５０とチップ６０との製造プロセスを別々にできることから、チップ２０，３０，４０，５０は、配線層を微細化に適した薄膜で形成し、チップ６０は、あまり微細化する必要がないため厚膜で形成することが容易となる。このため、チップ６０の配線は、抵抗値を小さくすることができ、離れた場所に形成された回路を接続する配線は、チップ６０に形成し、近い場所に形成された回路を接続する配線は、チップ２０，３０，４０，５０に形成することにより、回路の高速化を図ることができる。
【００６１】
更に、チップ２０，３０，４０，５０に形成されたトランジスタ、及びチップ６０に形成されたトランジスタのゲート酸化厚膜を変えることも容易にできる。すなわち、サージ等が入力される可能性のある、チップ６０に形成された入力バッファ、アドレスバッファ及び入出力回路等を形成するトランジスタは、ゲート酸化膜の厚いものを使用し、チップ２０，３０，４０，５０に形成された制御回路等を形成するトランジスタは、ゲート酸化膜の薄い微細化に適したものを使用する。このようにすることによって、微細化したときに生じる入出力部でのサージ耐圧低下を回避することができる。また、メモリセルアレイをチップ２０，３０，４０，５０に形成し、フィールドトランジスタをチップ６０に形成し、メモリセルアレイとフィールドトランジスタとを異なるチップにそれぞれ形成することができ、インジェクション不良を防止することができる。
【００６２】
また、製造不良が発生しやすい集積度の高い回路部分をチップ２０，３０，４０，５０に形成して、チップ２０，３０，４０，５０の各チップサイズを１００ｍｍ２以下にすることにより、歩留まりを良くすることができチップコストの低下を図ることができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１におけるマルチチップＩＣメモリの回路例を示したブロック図である。
【図２】チップ２０，３０，４０，５０をチップ６０上に配置するレイアウト例を示した図である。
【図３】チップ６０上にチップ２０を接続する接続方法を示した概略の断面図である。
【図４】本発明の実施の形態１におけるＩＣメモリのＩＣパッケージ内の構造例を示した概略図である。
【図５】図１で示したアドレスバッファ１０の一部分を示す回路例である。
【図６】図１で示した入出力回路６ａ〜６ｄの一部分を示す回路例である。
【図７】従来におけるＤＲＡＭを形成するＩＣメモリの回路例を示した概略ブロック図である。
【図８】図７で示したＤＲＡＭを１チップで形成した場合における、各回路のレイアウトを示した図である。
【図９】図８で示したチップ２００で形成されるＩＣメモリ１５０のピン配置例を示した図である。
【図１０】図９で示したＩＣパッケージ内の構造例を示した概略図である。
【図１１】フィールドトランジスタの構造例を示したチップ断面図である。
【符号の説明】
【００６４】
１  ＩＣメモリ、  ２ａ〜２ｄ  メモリセルアレイ、  ３ａ〜３ｄ  ロウデコーダ、  ４ａ〜４ｄ  コラムデコーダ及び増幅回路、  ５ａ〜５ｄ  プリデコーダ、  ６ａ〜６ｄ  入出力回路、  ７ａ〜７ｄ  制御回路、  ８  電源回路、  ９  入力バッファ、  １０  アドレスバッファ、  ２０，３０，４０，５０，６０  チップ、  ８１  バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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