(57)【要約】【課題】ＰＤＰの駆動装置の電力回収率を向上する。【解決手段】出力バッファ回路１０は、２つのＮｃｈＭＯＳトランジスタＱ１、Ｑ２を縦続接続したトーテムポール回路で構成され、２つのＭＯＳトランジスタの接続点（ＶＯＵＴ）を表示セルのデータ電極Ｃ０に接続する。レベルシフト回路１１は、ＣＭＯＳ回路で構成され、出力バッファ回路１０を駆動する。電荷回収回路１３は、出力バッファ回路１０の電源ＶＤＤ２に接続され、表示セルの放電後のデータ電極Ｃ０に残存する電荷を回収して再利用する。電源制御回路１２は、電荷回収回路１３における回収・再利用のサイクルの一部期間において、レベルシフト回路１１の電源電圧が出力バッファ回路１０の電源電圧とＭＯＳトランジスタの閾値電圧との和を超えるように制御する。【選択図】図１
2007121872.tif 000002
【特許請求の範囲】
【請求項１】
同一の導電型の２つのＭＯＳトランジスタを縦続接続してなり、前記２つのＭＯＳトランジスタの接続点を表示セルのデータ電極に接続する出力バッファ回路と、
前記出力バッファ回路を駆動するレベルシフト回路と、
前記出力バッファ回路の電源端子に接続され、前記表示セルの放電後のデータ電極に残存する電荷を回収して再利用する電荷回収回路と、
前記電荷回収回路における回収・再利用のサイクルの少なくとも一部期間において、前記レベルシフト回路の電源電圧が前記出力バッファ回路の電源電圧と前記ＭＯＳトランジスタの閾値電圧との和を超えるように制御する電源制御回路と、
を備えることを特徴とするＰＤＰの駆動装置。
【請求項２】
前記電源制御回路は、
所定の正の電圧を出力する電源部と、
アノードを前記電源部の出力に接続し、カソードを前記レベルシフト回路の電源端子に接続する第１のダイオードと、
アノードを前記出力バッファ回路の電源端子に接続し、カソードを前記レベルシフト回路の電源端子に接続する第２のダイオードと、
を備えることを特徴とする請求項１記載のＰＤＰの駆動装置。
【請求項３】
前記電源制御回路は、
所定の正の電圧を出力する電源部と、
前記電源部の出力と前記レベルシフト回路の電源端子との間をオンオフする第１のスイッチ素子と、
前記出力バッファ回路の電源端子と前記レベルシフト回路の電源端子との間をオンオフする第２のスイッチ素子と、
を備え、
前記電荷回収回路に蓄積されている電荷を前記データ電極に与える第１の期間において前記第１のスイッチ素子をオンとし、前記データ電極に残存する電荷を前記電荷回収回路に回収する第２の期間では、前記第１および第２のスイッチ素子をオフとし、前記第１および第２のスイッチ素子は同時にはオンとならないように制御されることを特徴とする請求項１記載のＰＤＰの駆動装置。
【請求項４】
前記電源部は、前記第１および第２の期間の少なくとも一部において、前記所定の正の電圧の替わりに前記所定の正の電圧より高い可変とされる電圧を出力することを特徴とする請求項３記載のＰＤＰの駆動装置。
【請求項５】
前記一部期間では、前記出力バッファ回路の高電位側のＭＯＳトランジスタがオンとされ、オンとなったＭＯＳトランジスタを介して前記電荷回収回路が前記データ電極と接続されることを特徴とする請求項１記載のＰＤＰの駆動装置。
【請求項６】
前記レベルシフト回路は、ＣＭＯＳ回路で構成されることを特徴とする請求項１記載のＰＤＰの駆動装置。
【請求項７】
前記レベルシフト回路の出力は、前記出力バッファ回路の高電位側のＭＯＳトランジスタのゲートに接続され、該ゲートにカソードを接続し、該ＭＯＳトランジスタのソースにアノードを接続するツェナーダイオードを備えることを特徴とする請求項１または６記載のＰＤＰの駆動装置。
【請求項８】
請求項１〜７記載のＰＤＰの駆動装置と、この駆動装置で駆動される表示セルを有するＰＤＰとを備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＤＰ（プラズマディスプレイパネル）の駆動装置に係り、特に、表示セルの放電後のデータ電極に残存する電荷を回収して再利用するＰＤＰの駆動装置に係る。
【背景技術】
【０００２】
一般に、ＰＤＰは、薄型構造でちらつきがなく表示コントラスト比が大きいことや、比較的大画面とすることが可能であり、応答速度が速く、自発光型で蛍光体の利用により多色発光も可能であることなど、数多くの特徴を有している。このために、近年コンピュータ関連の表示装置の分野およびカラー画像表示の分野等において、広く利用されている。
【０００３】
図８は、従来のＰＤＰの駆動装置の一例を示すブロック図である。ＰＤＰは、その一方の面に、互いに平行な維持電極群４２及び走査電極群５３が設けられ、対向面にこれら電極と直角な方向にデータ電極群３２が設けられている。この交点の位置に表示セル２２が形成される。維持電極Ｘは、各走査電極Ｙ１、Ｙ２、Ｙ３、…、Ｙｎ（ｎは任意の正の整数）に対応して、これに接近して設けられ、一端が互いに共通に接続されている。
【０００４】
次に、表示セル２２を駆動するための複数種のドライバ回路や、これらドライバ回路を制御するための制御回路の構成を説明する。表示セル２２のアドレス放電を目的として１ライン分のデータ電極群３２のデータ駆動を行うデータドライバ３１と、表示セル２２の維持放電を目的として維持電極群４２に対し共通の維持放電を行う維持側ドライバ回路４０と、走査電極群５３に対して共通の維持放電を行う走査側ドライバ回路５０とが設けられている。さらに、アドレス期間において選択書き込み放電を行う目的として、走査電極Ｙ１〜Ｙｎの走査電極群５３に対して順次走査を行う走査ドライバ５５が設けられている。走査ドライバ５５は、走査側ドライバ回路５０によって自身の供給電源に維持パルスを印加して維持放電を行う。制御回路部６１は、データドライバ３１、維持側ドライバ回路４０、走査側ドライバ回路５０、走査ドライバ５５、及びＰＤＰ２１の動作全てを制御する。制御回路部６１の主要部は、表示データ制御部６２、駆動タイミング制御部６３から構成される。表示データ制御部６２は、外部から入力される表示データを、ＰＤＰ２１を駆動するためのデータに並び替える機能と、並び替えた表示データ列を一旦格納しておき、アドレス放電時に走査ドライバ５５の順次走査に合わせてデータドライバ３１に表示データＤＡＴＡとして転送する。駆動タイミング制御部６３は、外部から入力されるドットクロック等の各種信号を、ＰＤＰ２１を駆動するための内部制御信号に変換し、各ドライバ、ドライバ回路を制御する。
【０００５】
ここで、本発明に関係が深いアドレスドライバ回路について少し詳細に説明する。図８に示したデータドライバ３１は、一般的に表示データ出力端子を数十から数百もつＰＤＰデータドライバＩＣを複数個用いて構成している。
【０００６】
ＰＤＰデータドライバＩＣ（以下、データドライバＩＣ）は、ＰＤＰパネルに表示データに応じたデータパルスを出力する機能をもつ。一般的に、データドライバＩＣは、データパルスを出力する端子を数十から数百もち、データパルスはハイレベルまたはローレベルの２値である。データドライバＩＣは、例えば、図９のように、シフトレジスタ１０１、ラッチ回路１０２、出力制御回路１０３およびレベルシフタ＋高耐圧バッファ１０４で構成される。
【０００７】
シフトレジスタ１０１は、１つまたは複数の表示データ入力端子から入力される表示データ１０６をＣＬＫ１０５で転送し、保持する機能をもつ。また、ラッチ回路１０２は、シフトレジスタ１０１に蓄えられた表示データをラッチ入力端子１０７によってレジス夕に取り込む機能をもつ。ラッチ回路１０２に取り込まれた表示データは、出力制御回路ｌ０３、レベルシフタ＋高耐圧バッファ１０４を経由しデータパルスとして出力端子１０８から出力される。一般的に、出力制御回路ｌ０３は、データドライバＩＣの全データパルス出力をハイレベルに設定する制御端子１０９と全出力をローレベルに設定する制御端子１１０とを備える。なお、レベルシフタ＋高耐圧バッファ１０４は、出力制御回路ｌ０３の信号レベルを変換し、出力段に供給するレベルシフタを含む。
【０００８】
ところで、近年のＰＤＰでは、多階調表示化及び大画面化に伴って表示セルの増加が著しい。このため、書き込みされる点灯セル数が増加し、書き込み放電時に走査電極に流れるピーク電流値が増大し、電極及び駆動回路のインピーダンスによる電圧降下が大きくなる。これを防ぎ、安定した書き込み放電を行うには、より高い電圧値の走査パルス及びデータパルスを印加しなければならない。しかし、高い電圧値による走査パルス及びデータパルスの印加は、装置の消費電力を増大させてしまう虞がある。
【０００９】
そこで、ＰＤＰの駆動における消費電力を削減する方法として、電力回収（電荷回収）という手法が知られている（特許文献１参照）。この方法は、ＰＤＰが発光しているときの電荷を非発光時に回収し、次の発光時に再利用するものである。この場合、表示セルに蓄積された電荷は、上述のレベルシフタ＋高耐圧バッファ１０４等における出力段を経由して回収される。
【００１０】
このような高耐圧バッファの出力段には、ＣＭＯＳ回路で構成されるものと、２つのＮｃｈＭＯＳトランジスタを縦続接続したトーテムポール回路で構成されるものとが知られている。例えば、ＣＭＯＳ回路で構成されるものは、特許文献１において開示されており、トーテムポール回路で構成されるものは、特許文献２、３等において開示されている。いずれの回路構成においても、電力回収を行う場合に、出力段の高電位側のトランジスタを通して表示セルに蓄積された電荷を回収する。
【００１１】
【特許文献１】特開２００１−５１６４８号公報
【特許文献２】特開２００４−３１０１０８号公報
【特許文献３】特開平１１−６８５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、高耐圧バッファの出力段（ドライバ出力段）がＣＭＯＳ回路で構成される場合と、２つのＮｃｈＭＯＳトランジスタを縦続接続したトーテムポール回路で構成される場合とを比較すると、電力回収率に関してトーテムポール回路の方が有利である。ＣＭＯＳ回路の場合、高電位側のＰｃｈトランジスタのオン抵抗がドライバ出力段の電源電圧ＶＤＤ２に依存し、図１０の「ＣＭＯＳ出力」に示されるようにＶＤＤ２が低くなるとオン抵抗ＲＯＮが大きくなる特性を示す。一方、トーテムポール回路の場合、高電位側のＮｃｈトランジスタは、図１０の「Ｎ−Ｎ出力」に示されるようにドライバ出力段の電源電圧ＶＤＤ２に依存しないオン抵抗特性を示す。さらに、ＰＤＰの電力回収において、ドライバ出力段の電源電圧ＶＤＤ２は、変動するため、トーテムポール回路の方が電力回収には有利となる。
【００１３】
しかしながら、トーテムポール回路であっても、図１０に示されるように電流が小さい領域では、高電位側のＮｃｈトランジスタのオン抵抗ＲＯＮが大きくなってしまう。そして、例え高電位側のＮｃｈトランジスタのＷサイズを大きくして電流能力を向上させようとしても、トランジスタのスレッシュホールド電圧（ＶＴ）が変わらないために、低電流領域のオン抵抗は、図１１に示されるように高いままで低下しない（改善されない）。
【００１４】
低電流領域でオン抵抗が大きいのは、高電位側のＮｃｈトランジスタのゲート電圧ＶＧＳとドレイン電圧ＶＤＳが等しくなるため、図１２に示されるようにＮｃｈトランジスタのスレッシュホールド電圧ＶＴ以下の領域（ドレインソース間電圧ＶＤＳ＝ＶＤＤ２−ＶＯＵＴ＜ＶＴ）では電流がほとんど流れないためである。また、ドレイン電圧が小さい場合、ゲート電圧も小さくなり、電流が流れにくいためである。
【００１５】
ところで、ＰＤＰにおいて表示セルに蓄積された電荷を回収・再利用する際に、出力段の高電位側のトランジスタを流れる電流はかなり小さい。したがって、多階調表示化及び大画面化に伴う表示セルの増加に対応して電力回収率を高める方法が求められていたにもかかわらず、トランジスタの低電流領域における高いオン抵抗の存在によって電力回収率をほとんど向上させることができなかった。
【課題を解決するための手段】
【００１６】
本発明の１つのアスペクトに係るＰＤＰの駆動装置は、同一の導電型の２つのＭＯＳトランジスタを縦続接続してなり、２つのＭＯＳトランジスタの接続点を表示セルのデータ電極に接続する出力バッファ回路と、出力バッファ回路を駆動するレベルシフト回路と、出力バッファ回路の電源端子に接続され、表示セルの放電後のデータ電極に残存する電荷を回収して再利用する電荷回収回路と、電荷回収回路における回収・再利用のサイクルの少なくとも一部期間において、レベルシフト回路の電源電圧が出力バッファ回路の電源電圧とＭＯＳトランジスタの閾値電圧との和を超えるように制御する電源制御回路と、を備える。
【発明の効果】
【００１７】
本発明によれば、回収・再利用のサイクルの一部期間において高電位側のＮｃｈトランジスタの低電流領域におけるオン抵抗が低く抑えられるので、電力回収率が向上して駆動装置の消費電力を低減することができる。また、駆動装置の発熱を抑制できるため、この駆動装置を備えた表示装置における放熱機構を簡略化することが可能となる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態に係るＰＤＰの駆動装置は、２つのＮｃｈＭＯＳトランジスタ（図１のＱ１、Ｑ２）を縦続接続したトーテムポール回路で構成され、２つのＭＯＳトランジスタの接続点（図１のＶＯＵＴ）を表示セルのデータ電極（図１のＣ０）に接続する出力バッファ回路（図１の１０）を備える。また、出力バッファ回路を駆動するＣＭＯＳ回路で構成されるレベルシフト回路（図１の１１）と、出力バッファ回路の電源端子（図１のＶＤＤ２）に接続され、表示セルの放電後のデータ電極に残存する電荷を回収して再利用する電荷回収回路（図１の１３）を備える。さらに、電荷回収回路における回収・再利用のサイクルの一部期間において、レベルシフト回路の電源電圧が出力バッファ回路の電源電圧とＭＯＳトランジスタの閾値電圧との和を超えるように制御する電源制御回路（図１の１２）を備える。
【００１９】
このような構成の駆動装置において、出力バッファ回路の電源と出力バッファ回路の前段となるレベルシフト回路の電源とが分離可能とされて、出力バッファ回路の電源とは無関係に出力バッファ回路の高電位側のＮｃｈトランジスタのゲート電圧を制御することができる。そして、電荷回収回路における回収・再利用のサイクルの少なくとも一部期間において、出力バッファ回路の電源電圧よりＮｃｈトランジスタの閾値電圧以上となる高い電圧がレベルシフト回路の電源電圧に印加されるようにする。これによってドレインソース間電圧が、閾値電圧以下とされる領域であっても高電位側のＮｃｈトランジスタをオンさせることが可能となる。したがって、低電流領域におけるオン抵抗が改善され、電力回収率が向上する。
【実施例１】
【００２０】
図１は、本発明の第１の実施例に係るＰＤＰの駆動装置の構成を示す回路図である。図１において、駆動装置は、出力バッファ回路１０と、レベルシフト回路１１と、電源制御回路１２と、電荷回収回路１３と、を備える。
【００２１】
出力バッファ回路１０は、ＮｃｈトランジスタＱ１、Ｑ２、ツェナーダイオードＤ１、インバータ回路ＩＮＶ３を備える。ＮｃｈトランジスタＱ１は、ドレインを電源ＶＤＤ２に接続し、ソースをＮｃｈトランジスタＱ２のドレイン、ツェナーダイオードＤ１のアノードおよび出力端子ＶＯＵＴに接続し、ゲートをツェナーダイオードＤ１のカソードおよびレベルシフト回路１１の出力に接続する。ＮｃｈトランジスタＱ２は、ゲートをインバータ回路ＩＮＶ３の出力に接続し、ソースを接地し、ＮｃｈトランジスタＱ１と共にトーテムポール回路を形成する。なお、出力端子ＶＯＵＴには、表示セルのデータ電極Ｃ０が接続され、出力バッファ回路１０によって駆動される。
【００２２】
レベルシフト回路１１は、ＮｃｈトランジスタＱ３、Ｑ４、ＰｃｈトランジスタＱ５、Ｑ６、インバータ回路ＩＮＶ１、ＩＮＶ２を備えるＣＭＯＳ回路で構成される。ＮｃｈトランジスタＱ３のドレインは、ＰｃｈトランジスタＱ５のドレインおよびＰｃｈトランジスタＱ６のゲートに接続され、ソースは接地され、ゲートにはデータＩＮが供給される。ＮｃｈトランジスタＱ４のドレインは、ＰｃｈトランジスタＱ６のドレインおよびＰｃｈトランジスタＱ５のゲートに接続されてレベルシフト回路１１の出力となる。また、ソースは接地され、ゲートにはインバータ回路ＩＮＶ１を介して反転されたデータＩＮが供給される。ＰｃｈトランジスタＱ５、Ｑ６のソースは、電源ＶＤＤＬＳに接続される。また、インバータ回路ＩＮＶ１の出力は、インバータ回路ＩＮＶ２を介して、インバータ回路ＩＮＶ３に入力される。
【００２３】
電源制御回路１２は、電源部Ｖ０、ダイオードＤ２、Ｄ３を備える。電源部Ｖ０は、一端に正の所定の電圧を発生し、アノードが接続されたダイオードＤ３を介してレベルシフト回路１１に電源ＶＤＤＬＳを与える。ダイオードＤ２は、アノードを電源ＶＤＤ２に接続し、カソードを電源ＶＤＤＬＳに接続する。
【００２４】
電荷回収回路１３は、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、インダクタＬ、ダイオードＤ５、Ｄ６、コンデンサＭＣＯＮを備える。スイッチＳＷ１は、一端を接地し、他端を電荷回収回路１３の入出力として電源ＶＤＤ２に接続する。スイッチＳＷ３は、一端を高圧電源ＶＡＤＲに接続し、他端を電源ＶＤＤ２に接続する。インダクタＬは、一端をダイオードＤ５のカソードおよびダイオードＤ６のアノードに接続し、他端を電源ＶＤＤ２に接続する。ダイオードＤ５のアノードは、スイッチＳＷ２を介してコンデンサＭＣＯＮの一端に接続する。ダイオードＤ６のカソードは、スイッチＳＷ４を介してコンデンサＭＣＯＮの一端に接続する。コンデンサＭＣＯＮの他端は、接地される。このような構成の電荷回収回路１３は、後で説明するようにスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を電力供給・回収・再利用のサイクルに従って時分割で開閉する。これらのスイッチの開閉によって、高圧電源ＶＡＤＲから電力を出力バッファ回路１０を介して表示セルのデータ電極Ｃ０に供給し、表示セルの放電後のデータ電極Ｃ０に残存する電荷をコンデンサＭＣＯＮに回収して再利用する。
【００２５】
このような構成の駆動装置において、データＩＮがハイレベルの場合にＮｃｈトランジスタＱ３、ＰｃｈトランジスタＱ６がオンとなって、ＮｃｈトランジスタＱ１のゲートに電源ＶＤＤＬＳの電位が与えられる。したがって、ＮｃｈトランジスタＱ１は、オンになるように制御される。一方、ＮｃｈトランジスタＱ４、ＰｃｈトランジスタＱ５、ＮｃｈトランジスタＱ２は、オフとなる。なお、データＩＮがローレベルの場合にＮｃｈトランジスタＱ１は、オフとなるが、本発明に関わらないので、以下ではデータＩＮがハイレベルである場合に限定して説明する。
【００２６】
次に、以上のような構成の駆動装置の動作について説明する。図２は、本発明の第１の実施例に係るＰＤＰの駆動装置の各部の動作波形を示す図である。図２において、初期状態のフェーズＴ１、および出力端子ＶＯＵＴの電圧の立ち上がりから立下りまでの１サイクル相当するＴ２、Ｔ３、Ｔ４、Ｔ５の各フェーズが示される。
【００２７】
Ｔ１は、初期状態であって、ＳＷ１＝ＯＮ、ＳＷ２＝ＯＦＦ、ＳＷ３＝ＯＦＦ、ＳＷ４＝ＯＦＦである。電源ＶＤＤ２の電圧は０Ｖ、電源ＶＤＤＬＳの電圧は、Ｎｃｈトランジスタの閾値電圧（ＶＴ）以上かつツェナーダイオードＤ１の耐圧以下の電圧が望ましい（例えば５Ｖ）。この状態では、コンデンサＭＣＯＮに電荷が蓄積されている。
【００２８】
Ｔ２は、電荷回収回路における再利用のサイクルに相当し、ＳＷ１＝ＯＦＦ、ＳＷ２＝ＯＮとされる。コンデンサＭＣＯＮに蓄積されていた電荷が、スイッチＳＷ２、ダイオードＤ５、インダクタＬ、電源ＶＤＤ２、ＮｃｈトランジスタＱ１を通って表示セルのデータ電極Ｃ０に移動する。したがって、出力端子ＶＯＵＴの電位が上昇する。電源ＶＤＤ２の電位が電源ＶＤＤＬＳの電位より高くなると、電源ＶＤＤＬＳの電位は、ダイオードＤ２を介して電源ＶＤＤ２の電位に追従して上昇する。
【００２９】
Ｔ３では、ＳＷ２＝ＯＦＦ、ＳＷ３＝ＯＮとされる。高圧電源ＶＡＤＲの電圧がオンとなったスイッチＳＷ３、ＮｃｈトランジスタＱ１を通って表示セルのデータ電極Ｃ０に供給される。電源ＶＤＤ２の電位は、高圧電源ＶＡＤＲの電位まで上昇し、飽和する。
【００３０】
Ｔ４は、電荷回収回路における回収のサイクルに相当し、ＳＷ３＝ＯＦＦ、ＳＷ４＝ＯＮとされる。表示セルのデータ電極Ｃ０に蓄積された電荷がＮｃｈトランジスタＱ１、インダクタＬ、ダイオードＤ６、スイッチＳＷ４を通ってコンデンサＭＣＯＮへ移動する。レベルシフト回路１１がＣＭＯＳ回路で構成されるので、高い電位にある電源ＶＤＤＬＳからはどこにも電流が流れずに、電源ＶＤＤＬＳの電位は保持される。さらに、出力端子ＶＯＵＴの電位がツェナーダイオードＤ１の耐圧（ツェナー電圧）以上下がると、それに伴って電源ＶＤＤＬＳの電位も下がり始める。
【００３１】
Ｔ５では、ＳＷ４＝ＯＦＦ、ＳＷ１＝ＯＮとされる。オンとなったスイッチＳＷ１によって余分な電荷が放電される。また、ＶＤＤ２＝ＶＯＵＴ＝０Ｖになる。この状態は、Ｔ１の状態と同一であって、コンデンサＭＣＯＮには電荷が蓄積された状態にある。
【００３２】
以上のＴ２〜Ｔ５を繰り返す。
【００３３】
上記におけるＴ１からＴ２へ切り替わるタイミングｔ１から電源ＶＤＤ２の電位が電源ＶＤＤＬＳの電位にほぼ等しくなるタイミングｔ２までの期間で、ＮｃｈトランジスタＱ１はオン状態にある。したがって、出力バッファ回路１０の出力の立ち上がり開始時におけるオン抵抗は低くなる。
【００３４】
また、Ｔ３からＴ４へ切り替わるタイミングｔ３から電源ＶＤＤ２の電位がほぼ０Ｖになるタイミングｔ４までの期間で、ＮｃｈトランジスタＱ１のゲートソース間には、Ｎｃｈトランジスタの閾値電圧以上の電圧が供給される。このような状態において、今、ツェナーダイオードＤ１のツェナー電圧を例えば５Ｖとすると、電源ＶＤＤＬＳの電位は、電源ＶＤＤ２の電位に５Ｖを加えた値となる。この場合、図３に示すようにドレインソース間電圧ＶＤＳが十分小さな領域にあっても、図１２の場合とは異なり十分なドレイン電流ＩＤＳが流れることとなる。また、図４に示すように、電源ＶＤＤＬＳが電源ＶＤＤ２と分離され、電源ＶＤＤＬＳの電位が電源ＶＤＤ２の電位に対して高く設定されることでＮｃｈトランジスタＱ１のオン抵抗ＲＯＮも低くなる。
【００３５】
以上のように回収・再利用のサイクルの一部の期間において、ＮｃｈトランジスタＱ１の低電流領域におけるオン抵抗が低く抑えられる。したがって、ＮｃｈトランジスタＱ１での電力損失が減って電力回収率が向上し、駆動装置の消費電力を低減することができる。
【実施例２】
【００３６】
図５は、本発明の第２の実施例に係るＰＤＰの駆動装置の構成を示す回路図である。図５において、図１と同一の符号は同一物を表し、その説明を省略する。図５において、電源制御回路１２ａは、電源部Ｖ０ａ、スイッチＳＷ５、ＳＷ６を備える。電源部Ｖ０ａは、一端に正の固定または可変となる電圧を発生し、スイッチＳＷ５を介してレベルシフト回路１１に電源ＶＤＤＬＳを供給する。また、スイッチＳＷ６は、電源ＶＤＤ２と電源ＶＤＤＬＳとの間に設けられる。スイッチＳＷ５、ＳＷ６は、以下で説明するようなタイミングにおいて、図示されない制御回路によってオンオフ制御される。
【００３７】
次に、このような構成のＰＤＰの駆動装置の動作について説明する。図６は、本発明の第２の実施例に係るＰＤＰの駆動装置の各部の動作波形を示す図であって、電源部Ｖ０ａが一端に正の固定電圧を発生する場合を表す。Ｔ１〜Ｔ５の各フェーズについては、図２とほぼ同等であるのでその説明を省略する。スイッチＳＷ５は、タイミングｔ２においてオンからオフに制御され、低下した電源ＶＤＤＬＳの電圧が電源部Ｖ０ａの発生する固定電圧に一致するタイミングｔ７においてオフからオンに制御される。一方、スイッチＳＷ６は、タイミングｔ２においてオフからオンに制御され、タイミングｔ３においてオンからオフに制御される。したがって、タイミングｔ２からタイミングｔ３において、電源ＶＤＤＬＳの電位は、電源ＶＤＤ２の電位に等しい。
【００３８】
以上のように動作する駆動装置は、実施例１と同様にタイミングｔ１、ｔ２の間、およびタイミングｔ３、ｔ４の間において、ＮｃｈトランジスタＱ１のオン抵抗が低くなるように制御される。
【００３９】
次に、同様の構成とされる駆動装置の他の動作について説明する。図７は、本発明の第２の実施例に係るＰＤＰの駆動装置の各部の他の動作波形を示す図であって、電源部Ｖ０ａが一端に正の可変電圧を発生する場合を表す。Ｔ１〜Ｔ５の各フェーズについては、図２とほぼ同等であるのでその説明を省略する。スイッチＳＷ５は、電源ＶＤＤ２の電位が高圧電源ＶＡＤＲの電位にほぼ達するタイミングｔ６においてオンからオフに制御される。電源部Ｖ０ａは、タイミングｔ１、ｔ６の間で電源ＶＤＤ２の電位を上回るように可変電圧を発生する。また、スイッチＳＷ５は、電源ＶＤＤ２の電圧が低下し始めてほぼ０Ｖになるまでの間、すなわちタイミングｔ７ａ、ｔ７ｂの間のどこかでオフからオンに制御される。電源部Ｖ０ａは、スイッチＳＷ５がオンとなってタイミングｔ４までの間で電源ＶＤＤ２の電位を上回るように可変電圧を発生する。一方、スイッチＳＷ６は、タイミングｔ６においてオフからオンに制御され、タイミングｔ３においてオンからオフに制御される。したがって、タイミングｔ６からタイミングｔ３において、電源ＶＤＤＬＳの電位は、電源ＶＤＤ２の電位に等しい。
【００４０】
以上のように動作する駆動装置は、タイミングｔ１から電源ＶＤＤＬＳの電位が高圧電源ＶＡＤＲの電位にほぼ達したタイミングｔ５の間、およびタイミングｔ３、ｔ４の間において、ＮｃｈトランジスタＱ１のオン抵抗が低くなる。この場合には、図６のタイミングｔ１、ｔ２間よりも長いタイミングｔ１、ｔ５間においてオン抵抗が低くなる。このように、電源部Ｖ０ａが可変電圧を発生することで、電源ＶＤＤＬＳの電位が制御可能となるので、ＮｃｈトランジスタＱ１のオン抵抗の制御の自由度が向上している。
【００４１】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施例に係るＰＤＰの駆動装置の構成を示す回路図である。
【図２】本発明の第１の実施例に係るＰＤＰの駆動装置の各部の動作波形を示す図である。
【図３】ＮｃｈトランジスタＱ１の電圧電流特性の例を示す図である。
【図４】ＮｃｈトランジスタＱ１のオン抵抗特性の例を示す図である。
【図５】本発明の第２の実施例に係るＰＤＰの駆動装置の構成を示す回路図である。
【図６】本発明の第２の実施例に係るＰＤＰの駆動装置の各部の動作波形を示す図である。
【図７】本発明の第２の実施例に係るＰＤＰの駆動装置の各部の他の動作波形を示す図である。
【図８】従来のＰＤＰの駆動装置の一例を示すブロック図である。
【図９】データドライバＩＣの構成を示すブロック図である。
【図１０】ＣＭＯＳ回路およびトーテムポール回路による出力回路のオン抵抗特性の例を示す図である。
【図１１】Ｎｃｈトランジスタの低電流領域のオン特性の例を示す図である。
【図１２】一般的なＮｃｈトランジスタの電圧電流特性の例を示す図である。
【符号の説明】
【００４３】
１０  出力バッファ回路
１１  レベルシフト回路
１２、１２ａ  電源制御回路
１３  電荷回収回路
Ｃ０  データ電極
Ｄ１  ツェナーダイオード
Ｄ２、Ｄ３、Ｄ５、Ｄ６  ダイオード
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３  インバータ回路
Ｌ  インダクタ
ＭＣＯＮ  コンデンサ
Ｑ１、Ｑ２、Ｑ３、Ｑ４  Ｎｃｈトランジスタ
Ｑ５、Ｑ６  Ｐｃｈトランジスタ
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６  スイッチ
Ｖ０、Ｖ０ａ  電源部
ＶＡＤＲ  高圧電源
ＶＤＤ２、ＶＤＤＬＳ  電源
ＶＯＵＴ  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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