(57)【要約】【課題】クロック速度の高速化及びデータ信号線数の増加を行うことなく、データ転送レートを向上すること。【解決手段】データ転送システムは、第１のクロック信号を分周して生成された第２のクロック信号と、第２のクロック信号の１サイクル毎に２ビットを含むデータ信号と、を送信するデータ送信部と、第２のクロック信号及びデータ信号を受信し、データ信号に含まれる２ビットを第２のクロック信号の１サイクル毎に独立して検出するデータ受信部と、を備える。【選択図】図１
2007312300.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号を分周して生成された第２のクロック信号と、前記第２のクロック信号の１サイクル毎に２ビットを含むデータ信号と、を送信するデータ送信部と、
前記第２のクロック信号及び前記データ信号を受信し、前記データ信号に含まれる前記２ビットを前記第２のクロック信号の１サイクル毎に独立して検出するデータ受信部と、
を備えたことを特徴とするデータ転送システム。
【請求項２】
請求項１に記載のデータ転送システムであって、
前記第２のクロック信号のクロック周波数は、前記第１のクロック信号のクロック周波数の２分の１であり、
前記データ送信部から送信される前記データ信号には、前記第２のクロック信号の１サイクルのＨＩＧＨ期間及びＬＯＷ期間のそれぞれに１ビットが割り当てられていることを特徴とするデータ転送システム。
【請求項３】
請求項２に記載のデータ転送システムであって、
前記データ受信部は、
前記データ信号に含まれる前記ＨＩＧＨ期間に割り当てられた１ビットを前記第２のクロック信号の１サイクル毎に検出する第１の系と、
前記データ信号に含まれる前記ＬＯＷ期間に割り当てられた１ビットを前記第２のクロック信号の１サイクル毎に検出する第２の系と、を有することを特徴とするデータ転送システム。
【請求項４】
請求項３に記載のデータ転送システムであって、
前記第１の系は、
前記第２のクロック信号の前記ＨＩＧＨ期間の前記データ信号をラッチするラッチ部と、
前記ラッチ部でラッチされたデータ信号を前記第２のクロック信号でサンプリングする第１のサンプリング部と、
前記第１のサンプリング部で得られたデータを前記第２のクロック信号の１サイクル毎に検出する第１のデータ検出部と、を有し、
前記第２の系は、
前記データ信号を前記第２のクロック信号でサンプリングする第２のサンプリング部と、
前記第２のサンプリング部で得られたデータを前記第２のクロック信号の１サイクル毎に検出する第２のデータ検出部と、を有することを特徴とするデータ転送システム。
【請求項５】
請求項１に記載のデータ転送システムであって、
前記データ信号はシリアル形式であることを特徴とするデータ転送システム。
【請求項６】
請求項１に記載のデータ転送システムであって、
前記データ信号はパラレル形式であり、前記第２のクロック信号の１サイクル毎に、前記データ信号のデータ幅数のデータを２組含み、
前記データ受信部は、前記データ信号に含まれる前記２組のデータを前記第２のクロック信号の１サイクル毎に独立して検出することを特徴とするデータ転送システム。
【請求項７】
第１のクロック信号を分周して生成された第２のクロック信号と、前記第２のクロック信号の１サイクル毎に２ビットを含むデータ信号と、を送信することを特徴とするデータ処理装置。
【請求項８】
請求項７に記載のデータ処理装置であって、
前記第２のクロック信号のクロック周波数は、前記第１のクロック信号のクロック周波数の２分の１であり、
前記データ送信部から送信される前記データ信号には、前記第２のクロック信号の１サイクルのＨＩＧＨ期間及びＬＯＷ期間のそれぞれに１ビットが割り当てられていることを特徴とするデータ処理装置。
【請求項９】
請求項７に記載のデータ処理装置であって、
前記データ信号はシリアル形式であることを特徴とするデータ処理装置。
【請求項１０】
請求項７に記載のデータ処理装置であって、
前記データ信号はパラレル形式であり、前記第２のクロック信号の１サイクル毎に、前記データ信号のデータ幅数のデータを２組含み、
前記データ信号に含まれる前記２組のデータを前記第２のクロック信号の１サイクル毎に独立して検出することを特徴とするデータ処理装置。
【請求項１１】
クロック信号及び前記クロック信号の１サイクル毎に２ビットを含むデータ信号を受信し、前記データ信号に含まれる前記２ビットを前記クロック信号の１サイクル毎に独立して検出することを特徴とするデータ処理装置。
【請求項１２】
請求項１１に記載のデータ処理装置であって、
前記データ信号に含まれる前記ＨＩＧＨ期間に割り当てられた１ビットを前記クロック信号の１サイクル毎に検出する第１の系と、
前記データ信号に含まれる前記ＬＯＷ期間に割り当てられた１ビットを前記クロック信号の１サイクル毎に検出する第２の系と、
を備えたことを特徴とするデータ処理装置。
【請求項１３】
請求項１２に記載のデータ処理装置であって、
前記第１の系は、
前記クロック信号の前記ＨＩＧＨ期間の前記データ信号をラッチするラッチ部と、
前記ラッチ部でラッチされたデータ信号を前記クロック信号でサンプリングする第１のサンプリング部と、
前記第１のサンプリング部で得られたデータを前記クロック信号の１サイクル毎に検出する第１のデータ検出部と、を有し、
前記第２の系は、
前記データ信号を前記クロック信号でサンプリングする第２のサンプリング部と、
前記第２のサンプリング部で得られたデータを前記クロック信号の１サイクル毎に検出する第２のデータ検出部と、を有することを特徴とするデータ処理装置。
【請求項１４】
請求項１１に記載のデータ処理装置であって、
前記データ信号はシリアル形式であることを特徴とするデータ処理装置。
【請求項１５】
請求項１１に記載のデータ処理装置であって、
前記データ信号はパラレル形式であり、前記クロック信号の１サイクル毎に、前記データ信号のデータ幅数のデータを２組含み、
前記データ信号に含まれる前記２組のデータを前記クロック信号の１サイクル毎に独立して検出することを特徴とするデータ処理装置。
【請求項１６】
第１のクロック信号を分周して、前記第１のクロック信号のクロック周波数の２分の１のクロック周波数を有する第２のクロック信号を生成するクロック分周部と、
第１のクロック信号に基づいて、前記第２のクロック信号の１サイクル毎に２ビット
を含むデータ信号を出力する高速処理部と、
前記第２のクロック信号と前記データ信号を受け取り、前記データ信号に含まれる前記２ビットを前記第２のクロック信号の１サイクル毎に独立して検出する低速処理部と、
を備えたことを特徴とするデータ処理装置。
【請求項１７】
請求項１６に記載のデータ処理装置であって、
前記高速処理部から出力される前記データ信号には、前記第２のクロック信号の１サイクルのＨＩＧＨ期間及びＬＯＷ期間のそれぞれに１ビットが割り当てられていることを特徴とするデータ処理装置。
【請求項１８】
請求項１７に記載のデータ処理装置であって、
前記低速処理部は、
前記データ信号に含まれる前記ＨＩＧＨ期間に割り当てられた１ビットを前記第２のクロック信号の１サイクル毎に検出する第１の系と、
前記データ信号に含まれる前記ＬＯＷ期間に割り当てられた１ビットを前記第２のクロック信号の１サイクル毎に検出する第２の系と、を有することを特徴とするデータ処理装置。
【請求項１９】
請求項１８に記載のデータ処理装置であって、
前記第１の系は、
前記第２のクロック信号の前記ＨＩＧＨ期間の前記データ信号をラッチするラッチ部と、
前記ラッチ部でラッチされたデータ信号を前記第２のクロック信号でサンプリングする第１のサンプリング部と、
前記第１のサンプリング部で得られたデータを前記第２のクロック信号の１サイクル毎に検出する第１のデータ検出部と、を有し、
前記第２の系は、
前記データ信号を前記第２のクロック信号でサンプリングする第２のサンプリング部と、
前記第２のサンプリング部で得られたデータを前記第２のクロック信号の１サイクル毎に検出する第２のデータ検出部と、を有することを特徴とするデータ処理装置。
【請求項２０】
請求項１６に記載のデータ処理装置であって、
前記データ信号はシリアル形式であることを特徴とするデータ処理装置。
【請求項２１】
請求項１６に記載のデータ処理装置であって、
前記データ信号はパラレル形式であり、前記第２のクロック信号の１サイクル毎に、前記データ信号のデータ幅数のデータを２組含み、
前記低速処理部は、前記データ信号に含まれる前記２組のデータを前記第２のクロック信号の１サイクル毎に独立して検出することを特徴とするデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送レートを向上したデータ転送システム及びデータ処理装置に関する。
【背景技術】
【０００２】
第３世代携帯電話の普及及びネットワークの高速化に伴い、画像データや動画データ、プログラムデータ等のデータを高速に処理することが求められている。このため、携帯電話内部のＬＳＩの動作クロック速度を高めたり、データ信号線の数を増やすなどして、データ処理速度及びデータ転送レートを上げている。なお、特開２００４−７７９７号公報に開示されている技術によれば、高速伝送及び低消費電力が実現可能である。
【０００３】
【特許文献１】特開２００４−７７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、動作クロック速度を高めるとＬＳＩの消費電力が増大する。バッテリーで駆動する携帯電話等の機器にとって消費電力の増加は、動作時間の短縮につながるため好ましくない。また、データ信号線の数の増加は、ＬＳＩの面積増加につながるため好ましくない。
【０００５】
本発明の目的は、クロック速度の高速化及びデータ信号線数の増加を行うことなく、データ転送レートを向上したデータ転送システム及びデータ処理装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明は、第１のクロック信号を分周して生成された第２のクロック信号と、前記第２のクロック信号の１サイクル毎に２ビットを含むデータ信号と、を送信するデータ送信部と、前記第２のクロック信号及び前記データ信号を受信し、前記データ信号に含まれる前記２ビットを前記第２のクロック信号の１サイクル毎に独立して検出するデータ受信部と、を備えたデータ転送システムを提供する。
【０００７】
上記データ転送システムでは、前記第２のクロック信号のクロック周波数は、前記第１のクロック信号のクロック周波数の２分の１であり、前記データ送信部から送信される前記データ信号には、前記第２のクロック信号の１サイクルのＨＩＧＨ期間及びＬＯＷ期間のそれぞれに１ビットが割り当てられている。
【０００８】
上記データ転送システムでは、前記データ受信部は、前記データ信号に含まれる前記ＨＩＧＨ期間に割り当てられた１ビットを前記第２のクロック信号の１サイクル毎に検出する第１の系と、前記データ信号に含まれる前記ＬＯＷ期間に割り当てられた１ビットを前記第２のクロック信号の１サイクル毎に検出する第２の系と、を有する。
【０００９】
上記データ転送システムでは、前記第１の系は、前記第２のクロック信号の前記ＨＩＧＨ期間の前記データ信号をラッチするラッチ部と、前記ラッチ部でラッチされたデータ信号を前記第２のクロック信号でサンプリングする第１のサンプリング部と、前記第１のサンプリング部で得られたデータを前記第２のクロック信号の１サイクル毎に検出する第１のデータ検出部と、を有し、前記第２の系は、前記データ信号を前記第２のクロック信号でサンプリングする第２のサンプリング部と、前記第２のサンプリング部で得られたデータを前記第２のクロック信号の１サイクル毎に検出する第２のデータ検出部と、を有する。
【００１０】
上記データ転送システムでは、前記データ信号はシリアル形式である。
【００１１】
上記データ転送システムでは、前記データ信号はパラレル形式であり、前記第２のクロック信号の１サイクル毎に、前記データ信号のデータ幅数のデータを２組含み、前記データ受信部は、前記データ信号に含まれる前記２組のデータを前記第２のクロック信号の１サイクル毎に独立して検出する。
【００１２】
本発明は、第１のクロック信号を分周して生成された第２のクロック信号と、前記第２のクロック信号の１サイクル毎に２ビットを含むデータ信号と、を送信するデータ処理装置を提供する。
【００１３】
上記データ処理装置では、前記第２のクロック信号のクロック周波数は、前記第１のクロック信号のクロック周波数の２分の１であり、前記データ送信部から送信される前記データ信号には、前記第２のクロック信号の１サイクルのＨＩＧＨ期間及びＬＯＷ期間のそれぞれに１ビットが割り当てられている。
【００１４】
上記データ処理装置では、前記データ信号はシリアル形式である。
【００１５】
上記データ処理装置では、前記データ信号はパラレル形式であり、前記第２のクロック信号の１サイクル毎に、前記データ信号のデータ幅数のデータを２組含み、前記データ信号に含まれる前記２組のデータを前記第２のクロック信号の１サイクル毎に独立して検出する。
【００１６】
本発明は、クロック信号及び前記クロック信号の１サイクル毎に２ビットを含むデータ信号を受信し、前記データ信号に含まれる前記２ビットを前記クロック信号の１サイクル毎に独立して検出するデータ処理装置を提供する。
【００１７】
上記データ処理装置では、前記データ信号に含まれる前記ＨＩＧＨ期間に割り当てられた１ビットを前記クロック信号の１サイクル毎に検出する第１の系と、前記データ信号に含まれる前記ＬＯＷ期間に割り当てられた１ビットを前記クロック信号の１サイクル毎に検出する第２の系と、を備える。
【００１８】
上記データ処理装置では、前記第１の系は、前記クロック信号の前記ＨＩＧＨ期間の前記データ信号をラッチするラッチ部と、前記ラッチ部でラッチされたデータ信号を前記クロック信号でサンプリングする第１のサンプリング部と、前記第１のサンプリング部で得られたデータを前記クロック信号の１サイクル毎に検出する第１のデータ検出部と、を有し、前記第２の系は、前記データ信号を前記クロック信号でサンプリングする第２のサンプリング部と、前記第２のサンプリング部で得られたデータを前記クロック信号の１サイクル毎に検出する第２のデータ検出部と、を有する。
【００１９】
上記データ処理装置では、前記データ信号はシリアル形式であるデータ処理装置。
【００２０】
上記データ処理装置では、前記データ信号はパラレル形式であり、前記クロック信号の１サイクル毎に、前記データ信号のデータ幅数のデータを２組含み、前記データ信号に含まれる前記２組のデータを前記クロック信号の１サイクル毎に独立して検出する。
【００２１】
本発明は、第１のクロック信号を分周して、前記第１のクロック信号のクロック周波数の２分の１のクロック周波数を有する第２のクロック信号を生成するクロック分周部と、第１のクロック信号に基づいて、前記第２のクロック信号の１サイクル毎に２ビットを含むデータ信号を出力する高速処理部と、前記第２のクロック信号と前記データ信号を受け取り、前記データ信号に含まれる前記２ビットを前記第２のクロック信号の１サイクル毎に独立して検出する低速処理部と、を備えたデータ処理装置を提供する。
【００２２】
上記データ処理装置では、前記高速処理部から出力される前記データ信号には、前記第２のクロック信号の１サイクルのＨＩＧＨ期間及びＬＯＷ期間のそれぞれに１ビットが割り当てられている。
【００２３】
上記データ処理装置では、前記低速処理部は、前記データ信号に含まれる前記ＨＩＧＨ期間に割り当てられた１ビットを前記第２のクロック信号の１サイクル毎に検出する第１の系と、前記データ信号に含まれる前記ＬＯＷ期間に割り当てられた１ビットを前記第２のクロック信号の１サイクル毎に検出する第２の系と、を有する。
【００２４】
上記データ処理装置では、前記第１の系は、前記第２のクロック信号の前記ＨＩＧＨ期間の前記データ信号をラッチするラッチ部と、前記ラッチ部でラッチされたデータ信号を前記第２のクロック信号でサンプリングする第１のサンプリング部と、前記第１のサンプリング部で得られたデータを前記第２のクロック信号の１サイクル毎に検出する第１のデータ検出部と、を有し、前記第２の系は、前記データ信号を前記第２のクロック信号でサンプリングする第２のサンプリング部と、前記第２のサンプリング部で得られたデータを前記第２のクロック信号の１サイクル毎に検出する第２のデータ検出部と、を有する。
【００２５】
上記データ処理装置では、前記データ信号はシリアル形式である。
【００２６】
上記データ処理装置では、前記データ信号はパラレル形式であり、前記第２のクロック信号の１サイクル毎に、前記データ信号のデータ幅数のデータを２組含み、前記低速処理部は、前記データ信号に含まれる前記２組のデータを前記第２のクロック信号の１サイクル毎に独立して検出する。
【発明の効果】
【００２７】
本発明に係るデータ転送システム及びデータ処理装置によれば、クロック速度の高速化及びデータ信号線数の増加を行うことなく、データ転送レートを向上することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態について、図面を参照して説明する。
【００２９】
（第１の実施形態）
図１は、第１の実施形態のデータ転送システムの構成を示すブロック図である。第１の実施形態のデータ転送システム１００は、シリアルデータを転送するシステムであって、図１に示すように、データ送信部１０及びデータ受信部２０を備える。データ送信部１０はシリアルデータ信号をデータ受信部２０に送信し、データ受信部２０は当該シリアルデータ信号を受信する。
【００３０】
データ送信部１０は、入力端子１１，１２と、クロック制御部１３と、データ制御部１４と、フリップフロップ（以下「Ｆ／Ｆ」という。）１５，１６と、出力端子１７，１８とを有する。
【００３１】
入力端子１１には、データ信号が入力される。入力端子１１から入力されたデータ信号は、データ制御部１４に入力される。入力端子１２には、クロック信号が入力される。入力端子１２から入力されたクロック信号は、Ｆ／Ｆ１５，１６に入力される。
【００３２】
クロック制御部１３は、Ｆ／Ｆ１６から出力されるクロック信号のクロック周波数を設定する。クロック制御部１３は、分周器と同様の機能を有する。例えば、クロック制御部１３に設定された分周比が「２」である場合、クロック制御部１３による制御によって、Ｆ／Ｆ１６は、入力端子１２から入力されたクロック信号のクロック周波数の２分の１のクロック周波数を有するクロック信号を出力する。すなわち、Ｆ／Ｆ１６から出力されるクロック信号の１サイクルは、入力端子１２から入力されたクロック信号の１サイクルに相当するＨＩＧＨ期間、及び入力端子１２から入力されたクロック信号の１サイクルに相当するＬＯＷ期間の２つの期間を含む。Ｆ／Ｆ１６から出力されたクロック信号は、出力端子１８から出力される。
【００３３】
データ制御部１４は、入力端子１１から入力されたデータ信号の１ビットの時間長を、Ｆ／Ｆ１６から出力されるクロック信号の半周期の長さに調節する。例えば、クロック制御部１３に設定された分周比が「２」である場合、データ制御部１４から出力されるデータ信号の１ビットの時間長は、Ｆ／Ｆ１６から出力されるクロック信号の半周期、つまり、入力端子１２から入力されたクロック信号の１周期分の時間長である。
【００３４】
Ｆ／Ｆ１５には、データ制御部１４から出力されたデータ信号が入力される。Ｆ／Ｆ１５は、当該入力されたデータ信号を入力端子１２から入力されたクロック信号でサンプリングする。Ｆ／Ｆ１５は、当該サンプリングで得たシリアルデータ信号を出力する。Ｆ／Ｆ１５から出力されたシリアルデータ信号は、出力端子１７から出力される。
【００３５】
データ受信部２０は、入力端子２１，２２と、ラッチ部２３と、Ｆ／Ｆ２４，２５と、２値データ検出部２６とを有し、２つの系を含む。一方の系は、ラッチ部２３、Ｆ／Ｆ２４及び２値データ検出部２６から構成されている。もう一方の系は、Ｆ／Ｆ２５及び２値データ検出部２６から構成されている。
【００３６】
入力端子２１には、データ送信部１０の出力端子１７から出力されたシリアルデータ信号が入力される。入力端子２２には、データ送信部１０の出力端子１８から出力されたクロック信号が入力される。入力端子２１から入力されたシリアルデータ信号及び入力端子２２から入力されたクロック信号は、ラッチ部２３及びＦ／Ｆ２４に入力される。また、入力端子２２から入力されたクロック信号は、Ｆ／Ｆ２５にも入力される。
【００３７】
ラッチ部２３は、入力端子２２から入力されたクロック信号のＨＩＧＨ期間にあたる、入力端子２１から入力されたシリアルデータ信号をラッチする。ラッチ部２３から出力されたシリアルデータ信号はＦ／Ｆ２５に入力される。Ｆ／Ｆ２５は、ラッチ部２３から出力されたシリアルデータ信号を入力端子２２から入力されたクロック信号でサンプリングする。Ｆ／Ｆ２５は、当該サンプリングで得たデータを出力する。Ｆ／Ｆ２５から出力されるデータは、クロック信号のＨＩＧＨ期間にあたるシリアルデータである。当該シリアルデータは２値データ検出部２６に入力される。
【００３８】
Ｆ／Ｆ２４は、入力端子２１から入力されたシリアルデータ信号を入力端子２２から入力されたクロック信号でサンプリングする。Ｆ／Ｆ２４は、当該サンプリングで得たデータを出力する。Ｆ／Ｆ２４から出力されたデータは、クロック信号のＬＯＷ期間にあたるシリアルデータである。当該シリアルデータは２値データ検出部２６に入力される。
【００３９】
２値データ検出部２６は、入力端子２２から入力されたクロック信号のサイクル毎に、当該クロック信号のＨＩＧＨ期間にあたるＦ／Ｆ２５から出力されたシリアルデータと、当該クロック信号のＬＯＷ期間にあたるＦ／Ｆ２４から出力されたシリアルデータの２種類のシリアルデータを独立に検出する。すなわち、２値データ検出部２６は、クロック信号の１サイクル毎に、ＨＩＧＨ期間の１ビットとＬＯＷ期間の１ビットの２ビットを検出する。
【００４０】
図２は、本実施形態のデータ転送システムにおけるタイミングチャートである。なお、当該タイミングチャートは、データ送信部１０のクロック制御部１３に設定されている分周比が「２」の場合を示す。
【００４１】
図２中の「Ａ」は、データ送信部１０の入力端子１１から入力されたデータ信号を示す。「Ｂ」は、データ送信部１０の入力端子１２から入力されたクロック信号を示す。「Ｃ」は、データ送信部１０のデータ制御部１４から出力され、データ送信部１０のＦ／Ｆ１５に入力されるデータ信号を示す。「Ｄ」は、データ送信部１０の出力端子１７から出力され、データ受信部２０の入力端子２１に入力されるシリアルデータ信号を示す。「Ｅ」は、データ送信部１０の出力端子１８から出力され、データ受信部２０の入力端子２２に入力されるクロック信号を示す。「Ｆ」は、データ受信部２０のラッチ部２３から出力され、Ｆ／Ｆ２５に入力されるシリアルデータ信号を示す。「Ｇ」は、Ｆ／Ｆ２５から出力され、２値データ検出部２６に入力される、クロック信号ＥのＨＩＧＨ期間にあたるシリアルデータ信号である。「Ｈ」は、Ｆ／Ｆ２４から出力され、２値データ検出部２６に入力される、クロック信号ＥのＬＯＷ期間にあたるシリアルデータ信号である。
【００４２】
図２に示すタイミングチャートが示すように、シリアルデータ信号Ｇの値は、クロック信号ＥのＨＩＧＨ期間におけるシリアルデータ信号Ｄの値となる。また、シリアルデータ信号Ｈの値は、クロック信号ＥのＬＯＷ期間におけるシリアルデータ信号Ｄの値となる。
【００４３】
以上説明したように、本実施形態のデータ転送システムによれば、クロック信号Ｂのクロック速度の高速化やデータ信号線の増加を行うことなく、データ転送レートを向上することができる。
【００４４】
なお、本実施形態では、データ送信部１０及びデータ受信部２０がシリアルデータ信号を処理しているが、図３に示すように、パラレルデータ信号を処理しても良い。この場合、データ送信部１０のデータ制御部１４は、パラレルデータ信号に含まれる各データ信号の１ビットの時間長を、Ｆ／Ｆ１６から出力されるクロック信号の半周期の長さに調節する。また、データ送信部１０のＦ／Ｆ１５、データ受信部２０のラッチ部２３及びＦ／Ｆ２４，２５は、パラレルデータ信号のデータ幅分と同数のＦ／Ｆ又はラッチを含む。
【００４５】
（第２の実施形態）
図４は、第２の実施形態のデータ転送システムの構成を示すブロック図である。第２の実施形態のデータ転送システム２００は、ＬＳＩ内部に設けられたデータ処理装置であり、高速処理部３０と、クロック分周部４０と、低速処理部５０とを備える。高速処理部３０で処理されたデータ信号は、低速処理部５０に転送される。なお、図４に示す本実施形態では、データ信号をパラレル形式のデータ信号として説明するが、シリアル形式であっても良い。
【００４６】
高速処理部３０は、外部から供給されたクロック信号に基づいて、外部から入力されたパラレルデータ信号を出力する。高速処理部３０は、パラレルデータ信号のデータ幅と同数のＦ／Ｆ３１を有する。
【００４７】
クロック分周部４０は、Ｆ／Ｆ４１とインバータ４２とを有し、外部から供給されたクロック信号を２分周したクロック信号を生成する。すなわち、クロック分周部４０は、外部から供給されたクロック信号のクロック周波数の２分の１のクロック周波数を有するクロック信号を出力する。すなわち、クロック分周部４０から出力されるクロック信号の１サイクルは、外部から供給されたクロック信号の１サイクルに相当するＨＩＧＨ期間、及び外部から供給されたクロック信号の１サイクルに相当するＬＯＷ期間の２つの期間を含む。
【００４８】
低速処理部５０には、高速処理部３０から出力されたパラレルデータ信号と、クロック分周部４０から出力されたクロック信号とが入力される。低速処理部５０は、ラッチ部５１と、Ｆ／Ｆ５２，５３と、２値データ検出部５４とを有し、２つの系を含む。一方の系は、ラッチ部５１、Ｆ／Ｆ５３及び２値データ検出部５４から構成されている。もう一方の系は、Ｆ／Ｆ５２及び２値データ検出部５４から構成されている。低速処理部５０に入力されたパラレルデータ信号は、ラッチ部５１及びＦ／Ｆ５２に入力される。また、低速処理部５０に入力されたクロック信号は、ラッチ部５１及びＦ／Ｆ５２，５３に入力される。
【００４９】
ラッチ部５１は、クロック分周部４０で生成されたクロック信号のＨＩＧＨ期間にあたる、パラレルデータ信号の各データ信号をラッチする。ラッチ部５１から出力されたパラレルデータ信号はＦ／Ｆ５３に入力される。Ｆ／Ｆ５３は、ラッチ部５１から出力されたパラレルデータ信号をクロック分周部４０で生成されたクロック信号でサンプリングする。Ｆ／Ｆ５３は、当該サンプリングで得たデータを出力する。Ｆ／Ｆ５３から出力されるデータは、クロック信号のＨＩＧＨ期間にあたるパラレルデータである。当該パラレルデータは２値データ検出部５４に入力される。
【００５０】
Ｆ／Ｆ５２は、パラレルデータ信号をクロック分周部４０で生成されたクロック信号でサンプリングする。Ｆ／Ｆ５２は、当該サンプリングで得たデータを出力する。Ｆ／Ｆ５２から出力されたデータは、クロック信号のＬＯＷ期間にあたるパラレルデータである。当該パラレルデータは２値データ検出部５４に入力される。
【００５１】
２値データ検出部５４は、クロック分周部４０で生成されたクロック信号のサイクル毎に、当該クロック信号のＨＩＧＨ期間にあたるＦ／Ｆ５３から出力されたパラレルデータと、当該クロック信号のＬＯＷ期間にあたるＦ／Ｆ５２から出力されたパラレルデータの２種類のパラレルデータを独立に検出する。すなわち、２値データ検出部５４は、クロック信号の１サイクル毎に、ＨＩＧＨ期間のパラレルデータとＬＯＷ期間のパラレルデータの２種類のデータを検出する。
【００５２】
図５は、本実施形態のデータ転送システムにおけるタイミングチャートである。図５中の「Ｑ」は、外部から高速処理部３０に入力されたデータ信号を示す。「Ｒ」は、外部から高速処理部３０に入力されたクロック信号を示す。「Ｓ」は、高速処理部３０から出力され、低速処理部５０に入力されるパラレルデータ信号を示す。「Ｔ」は、クロック分周部４０から出力され、低速処理部５０に入力されるクロック信号を示す。「Ｕ」は、低速処理部５０のラッチ部５１から出力され、Ｆ／Ｆ５３に入力されるパラレルデータ信号を示す。「Ｖ」は、Ｆ／Ｆ５３から出力され、２値データ検出部５４に入力される、クロック信号ＴのＨＩＧＨ期間にあたるパラレルデータ信号である。「Ｗ」は、Ｆ／Ｆ５２から出力され、２値データ検出部５４に入力される、クロック信号ＴのＬＯＷ期間にあたるパラレルデータ信号である。
【００５３】
図５に示すタイミングチャートが示すように、パラレルデータ信号Ｖのデータは、クロック信号ＴのＨＩＧＨ期間におけるパラレルデータ信号Ｓのデータとなる。また、パラレルデータ信号Ｗのデータは、クロック信号ＴのＬＯＷ期間におけるパラレルデータ信号Ｓのデータとなる。
【００５４】
以上説明したように、本実施形態のデータ転送システムによれば、低速処理部５０のクロック速度の高速化やデータ信号線の増加を行うことなく、データ転送レートを向上することができる。
【産業上の利用可能性】
【００５５】
本発明に係るデータ転送システム及びデータ処理装置は、クロック速度の高速化及びデータ信号線数の増加を行うことなく、高いデータ転送レートが必要なシステム及び装置等として有用である。
【図面の簡単な説明】
【００５６】
【図１】第１の実施形態のデータ転送システムの構成を示すブロック図
【図２】第１の実施形態のデータ転送システムにおけるタイミングチャート
【図３】第１の実施形態のデータ転送システムの他の例の構成を示すブロック図
【図４】第２の実施形態のデータ転送システムの構成を示すブロック図
【図５】第２の実施形態のデータ転送システムにおけるタイミングチャート
【符号の説明】
【００５７】
１００，２００  データ転送システム
１０  データ送信部
１１，１２  入力端子
１３  クロック制御部
１４  データ制御部
１５，１６  フリップフロップ（Ｆ／Ｆ）
１７，１８  出力端子
２０  データ受信部
２１，２２  入力端子
２３  ラッチ部
２４，２５  Ｆ／Ｆ
２６  ２値データ検出部
３０  高速処理部
３１  Ｆ／Ｆ
４０  クロック分周部
４１  Ｆ／Ｆ
４２  インバータ
５０  低速処理部
５１  ラッチ部
５２，５３  Ｆ／Ｆ
５４  ２値データ検出部
【図１】
2007312300.tif 000003
【図２】
2007312300.tif 000004
【図３】
2007312300.tif 000005
【図４】
2007312300.tif 000006
【図５】
2007312300.tif 000007