(57)【要約】【課題】素子の集積度の向上を容易にするために垂直のトレンチゲート構造を有する半導体素子及びその製造方法を提供する。【解決手段】本発明の半導体素子は、アクティブ領域と隔離領域が区画された第１導電型基板に形成された第２導電型のエピ層と、前記隔離領域に形成されたトレンチと、前記トレンチの両側の前記エピ層の内部に形成された第１導電型の第１領域と、前記トレンチ内の一定の深さに形成された隔離膜と、前記トレンチの上部の両側面に沿って形成されたゲート絶縁膜と、前記トレンチの上部内に形成されたゲート電極と、前記アクティブ領域内に形成されたボディー領域と、前記ボディー領域上に形成されたソース電極と、前記ゲート電極の両側の前記ボディー領域の上部に形成されたソース領域と、前記基板の背面に形成されたドレイン電極とを含む。【選択図】図３
2007184570.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型基板と、
前記第１導電型基板上に形成され、トレンチが形成された第２導電型エピ層と、
前記トレンチの内壁に沿って前記第１導電型基板に垂直方向に形成されたＰＮ接合部と、
前記トレンチの内部及び外表面を覆う絶縁膜と、
前記トレンチ内の絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側に形成されたボディー領域と、
前記ボディー領域の上部に形成されたソース電極と、
前記第１導電型基板の背面に形成されたドレイン電極と、
含むことを特徴とする半導体素子。 
【請求項２】
前記ＰＮ接合部は、前記エピ層と前記エピ層の内壁に形成された第２導電型層により形成されることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記絶縁膜は、前記トレンチの内部を所定高さまで詰める隔離膜とゲート絶縁膜から構成されたことを特徴とする請求項１記載の半導体素子。
【請求項４】
前記第１導電型はＰ型、第２導電型はＮ型であることを特徴とする請求項１記載の半導体素子。
【請求項５】
前記トレンチの深さは、前記第１導電型基板まで達していることを特徴とする請求項１記載の半導体素子。
【請求項６】
第１導電型基板に第２導電型のエピ層を形成するステップと、
前記エピ層にトレンチを形成するステップと、
前記トレンチの内壁に沿ってＰＮ接合部を形成するステップと、
前記トレンチ内に絶縁膜を形成するステップと、
前記絶縁膜の上にゲート電極を形成するステップと、
前記ゲート電極の両側にソース領域を形成するステップと、
ソース電極及びドレイン電極を形成するステップと、
を含むことを特徴とする半導体素子の製造方法。 
【請求項７】
前記ＰＮ接合部を形成するステップは、
前記トレンチの内壁に第１導電型層を形成するステップを含むことを特徴とする請求項６記載の半導体素子の製造方法。
【請求項８】
前記トレンチ内に絶縁膜を形成するステップは、
前記トレンチの内部を所定高さまで詰める隔離膜を形成するステップと、
前記隔離膜の上にゲート絶縁膜を形成するステップと、
を含むことを特徴とする請求項６記載の半導体素子の製造方法。
【請求項９】
前記トレンチの内壁に第１導電型層を形成するステップは、
第１導電型タイプのイオンを注入するステップを含むことを特徴とする請求項６記載の半導体素子の製造方法。
【請求項１０】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項６記載の半導体素子の製造方法。
【請求項１１】
前記エピ層にトレンチを形成するステップは、
前記トレンチの深さが前記第１導電型基板に達するように形成するステップを含むことを特徴とする請求項６記載の半導体素子の製造方法。
【請求項１２】
前記トレンチを形成するステップは、
前記エピ層の上に表面の保護のためのパッド絶縁膜を形成するステップを更に含むことを特徴とする請求項６記載の半導体素子の製造方法。
【請求項１３】
前記トレンチ内に絶縁膜を形成するステップは、
前記トレンチを詰めるように絶縁膜を堆積するステップと、
前記トレンチの上側の内部の側面が表れるように前記第１絶縁膜をエッチングするステップと、
を含むことを特徴とする請求項６記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特に工程を単純化させ、素子の集積化を図り、オン抵抗を減少させるのに有利な半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
図１は従来の技術に係る半導体素子の構造断面図であり、図２は従来の他の技術に係る半導体素子の構造断面図である。 
【０００３】
半導体素子のスーパージャンクション（Superjunction）構造は、一般的な電力ＭＯＳＦＥＴ素子のドリフト箇所を垂直のＰＮ接合構造とした構造であり、この構造にすることよって素子がＯＦＦ状態の際、電場の分布を均一にして降伏電圧が向上する。
【０００４】
従来の半導体素子のスーパージャンクション構造は、図１に示すように、Ｎ型の基板１０にＮ型のエピ層１１を成長させて設けられており、そのＮ型のエピ層１１の一領域の上にゲート絶縁膜１２とゲート電極１３が積層構成され、基板１０の第１ドーピング領域１５の上にゲート電極１３と離してソース電極１４が形成されている。第１ドーピング領域１５は、ゲート電極１３の一方の側の下から延びて基板１０内に一定の深さにＰ型でドーピングされた領域である。そして、ゲート電極１３とソース電極１４をそれらの端部で連結するように、第１ドーピング領域１５の両者の下の表面内にＮ型でドーピングされた第２ドーピング領域１６が構成されている。
【０００５】
この従来の構成により垂直のＰＮ接合が形成される。
【０００６】
一方、従来の他の技術に係る半導体素子は、図２に示すように、アクティブ領域の両側にトレンチが形成されており、トレンチのそれぞれ側壁に沿って各々Ｎ型とＰ型のイオンが注入されて垂直方向にＰＮ接合を形成させた構造である。
【０００７】
すなわち、基板２０内にＮ型の第１ドーピング領域２１が形成されており、基板２０の上にゲート絶縁膜２４とゲート電極２５が積層構成されており、基板２０上の一領域にゲート電極２５と離してソース電極２６が形成されている。基板内のゲート電極２５側とソース電極２６側に所定の間隔を開けて第１、第２トレンチ２２ａ、２２ｂが形成されており、各トレンチにはトレンチ隔離膜２３が形成されている。
【０００８】
そして、各トレンチ隔離膜２３の間の一方の領域にはＰ型のイオンが注入された第２ドーピング領域２７が形成されている。そして、Ｐ型でドーピングされたその第２領域２７の表面の箇所で、ソース電極２６とゲート電極２５との間にＮ型でドーピングされた第３ドーピング領域２８が形成されている。
【０００９】
上述したように、図２はアクティブ領域の両側にトレンチが形成され、そのトレンチの間に垂直のＰＮ接合領域が形成される。
【００１０】
しかしながら、上述した従来の半導体素子は充分な深さのスーパージャンクションを得るために、数回のエピ層成長とイオン注入工程を反復して行わなければならないという短所がある。
【００１１】
また、水平のゲート構造を有するので、１つのアクティブ領域に１つのチャンネルが存在して、素子の密度を高めるのに限界がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、前記のような問題を解決するために案出したものであって、本発明の目的は、素子の集積度の向上を容易にするために、垂直のトレンチゲート（Trench Gate）構造を有する半導体素子とそれを製造する製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一実施態様に係る半導体素子は、第１導電型基板と、前記第１導電型基板上に形成され、トレンチが形成された第２導電型エピ層と、前記トレンチの内壁に沿って前記第１導電型基板に垂直方向に形成されたＰＮ接合部と、前記トレンチの内部及び外壁を覆う絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側に形成されたボディ領域と、前記ボディ領域の上部に形成されたソース電極と、前記第１導電型基板の背面に形成されたドレイン電極と、を含む。
【００１４】
より好ましい実施態様に係る本発明の半導体素子において、前記ＰＮ接合部は、前記エピ層と前記エピ層の内壁に形成された第２導電型層により形成される。
【００１５】
より好ましい実施態様に係る本発明の半導体素子において、前記絶縁膜は、前記トレンチの内部を所定高さまで詰める隔離膜とゲート絶縁膜から構成される。
【００１６】
より好ましい実施態様に係る本発明の半導体素子において、前記第１導電型はＰ型、第２導電型はＮ型である。
【００１７】
より好ましい実施態様に係る本発明の半導体素子において、前記トレンチの深さは、前記第１導電型基板まで達している。
【００１８】
本発明の他の実施態様に係る半導体素子の製造方法は、第１導電型基板に第２導電型のエピ層を形成するステップと、前記エピ層にトレンチを形成するステップと、前記トレンチの内壁に沿ってＰＮ接合部を形成するステップと、前記トレンチ内に絶縁膜を形成するステップと、前記絶縁膜の上にゲート電極を形成するステップと、前記ゲート電極の両側にソース領域を形成するステップと、ソース電極及びドレイン電極を形成するステップと、を含む。
【００１９】
より好ましい実施態様に係る本発明の半導体素子の製造方法において、前記ＰＮ接合部を形成するステップは、前記トレンチの内壁に第１導電型層を形成するステップを含む。
【００２０】
より好ましい実施態様に係る本発明の半導体素子の製造方法において、前記トレンチ内に絶縁膜を形成するステップは、前記トレンチの内部を所定高さまで詰める隔離膜を形成するステップと、前記隔離膜の上にゲート絶縁膜を形成するステップとを含む。
【００２１】
より好ましい実施態様に係る本発明の半導体素子の製造方法において、前記トレンチの内壁に第１導電型層を形成するステップは、第１導電型タイプのイオンを注入するステップを含む。
【００２２】
より好ましい実施態様に係る本発明の半導体素子の製造方法において、前記第１導電型はＰ型であり、前記第２導電型はＮ型である。
【００２３】
より好ましい実施態様に係る本発明の半導体素子の製造方法において、前記エピ層にトレンチを形成するステップは、前記トレンチの深さが前記第１導電型基板に達しているように形成するステップを含む。
【００２４】
より好ましい実施態様に係る本発明の半導体素子の製造方法において、前記トレンチを形成するステップは、前記エピ層の上に表面の保護のためのパッド絶縁膜を形成するステップを更に含む。
【００２５】
より好ましい実施態様に係る本発明の半導体素子の製造方法において、前記トレンチ内に絶縁膜を形成するステップは、前記トレンチを詰めるように絶縁膜を堆積するステップと、前記トレンチの上側の内部の側面が表れるように前記第１絶縁膜をエッチングするステップとを含む。
【発明の効果】
【００２６】
前記のような本発明に係る半導体素子及びその製造方法は、次のような効果がある。
【００２７】
第１に、スーパージャンクションＭＯＳＦＥＴを形成するために、数回のエピ層成長とイオン注入が必要であった従来技術より工程を単純化させることができる。
【００２８】
第２に、チャンネルがゲート電極の両側面に沿って垂直にアクティブ領域に２つのチャンネルが存在するので、素子の集積化に有利であり、オン（ＯＮ）抵抗の減少に有利である。
【発明を実施するための最良の形態】
【００２９】
以下、添付した図面を参照しながら本発明の好ましい実施形態に対して説明する。実施形態は本発明の権利範囲を限定するのではなく、単に例示として提示されたものである。
【００３０】
図３は本発明の実施形態に係る半導体素子の構造断面図であり、図４ａないし図４ｉは本発明の実施形態に係る半導体素子の製造方法を示す工程断面図である。
【００３１】
図５と図６はドレイン電圧に係るドレイン飽和電流と、降伏特性を示すデータの図であり、図７はエピ層の深さによる降伏電圧とオン（ＯＮ）抵抗（Ｒon）値を示すデータの図である。
【００３２】
説明の前に、Ｐ型は第１導電型、Ｎ型は第２導電型として説明する。
【００３３】
まず、本発明の実施形態に係る半導体素子は、図３に示すように、第１導電型（Ｐ型）基板４１に第２導電型（Ｎ型）のエピ層４２が形成されており、基板４１のアクティブ領域の両側の隔離領域に各々トレンチ４４（図４ｂ参照）が形成されており、エピ層４２の内の各トレンチ４４の両側に各々第１導電型の第１領域４６が形成されている。その際、トレンチ４４はエピ層４２を貫通して基板４１が表れるように形成する。すなわち、トレンチ４４の深さは基板４１とその上に成長させたエピ層４２とのＰＮ接合４５（図４ｂ参照）部分より深く形成する。
【００３４】
そして、トレンチ４４内の一部には隔離膜４７ａが形成されており、トレンチ４４の隔離膜４７ａが形成されていない上側にその両側面とトレンチの外側の基板上に沿ってゲート絶縁膜４８が形成されている。トレンチ４４内の隔離膜４７ａの上にはゲート電極４９が形成されている。
【００３５】
トレンチ４４間のアクティブ領域内にボディ領域５０がゲート４９と対応するように形成されており、ボディ領域５０上にソース電極５２が形成されている。ボディ領域５０の表面内の一部で、ゲート電極４９の両側のソース領域５１にイオン注入されている。ソース電極５２は、両側のゲート電極４９の互いに向き合った側に形成されている双方のソース領域５１の間を連結するように形成されている。
【００３６】
そして、基板４１の背面にドレイン電極５３が形成されている。
【００３７】
前述のように、本半導体素子はトレンチの上にゲート電極が形成されるトレンチゲートＭＯＳＦＥＴであって、１つのゲート電極４９の両側面に沿ってチャンネルが垂直に２つ形成される。したがって、限定されたアクティブ領域に素子を高い密度で集積させることができる。
【００３８】
次に、前記構成を有する本発明の実施形態に係る半導体素子の製造方法について述べる。図４ａに示すように、第１導電型（Ｐ型）の基板４１上に第２導電型のエピ層４２を成長させる。ここで、エピ層４２はエピタキシャル成長させた層を意味する。
【００３９】
そして、エピ層４２が形成された基板４１の表面を保護するために、パッド絶縁膜４３をエピ層４２の表面に形成させる。このパッド絶縁膜４３は酸化膜で構成されている。
【００４０】
以下、Ｐ型は第１導電型、Ｎ型は第２導電型として説明する。
【００４１】
次に、図４ｂに示すように、フォトマスクを用いて第１感光膜（図示していない）にパターンを形成した後、パターニングされた第１感光膜をマスクとしてアクティブ領域となる箇所を除くエピ層４２をエッチングし、一定間隔を有するように、隔離領域となる箇所に各々トレンチ４４を形成する。 
【００４２】
各トレンチ４４の深さは基板４１とその上に成長したエピ層４２のＰＮ接合４５部分より深く形成する。すなわち、第１導電型（Ｐ型）基板４１が表れるように形成する。
【００４３】
次に、図４ｃに示すように、第１導電型イオンを２つの各トレンチ４４の側面に斜めに注入して、トレンチ４４の両側面、すなわちアクティブ領域の両側面に第１導電型の第１領域４６を形成する。これによって、第２導電型のエピ層４２と第１導電型の第１領域４６により垂直のＰＮ接合が形成される。
【００４４】
次に、図４ｄに示すように、２つのトレンチ４４を詰めるように第１絶縁膜４７を堆積させる。このとき、第１絶縁膜４７は酸化膜で形成する。
【００４５】
パッド絶縁膜４３と第１絶縁膜４７は、同一の酸化膜を使用することができる。
【００４６】
図４ｅに示すように、トレンチ４４の内部の一側面が表れるようにトレンチ４４内の第１絶縁膜４７を一定の深さだけエッチングする。このように、トレンチ４４の上側の側面が表れるようにする工程は、その後にトレンチ４４内にゲート絶縁膜とゲート電極を形成するためのものである。
【００４７】
次に、図４ｆに示すように、熱酸化工程を施してトレンチ４４の露出されている面にゲート絶縁膜４８を形成する。
【００４８】
さらに、図４ｇに示すように、全面にポリシリコン層を堆積させ、化学機械的研磨工程により各トレンチ４４の上側部分の、エッチングして除去した第１絶縁膜４７ａの上にゲート電極４９を形成する。
【００４９】
次に、図４ｈに示すように、トレンチ４４内に形成されたゲート電極４９の両側にソース用の不純物を注入してソース領域５１を形成する。
【００５０】
ゲート電極４９の深さに対応するアクティブ領域は、ボディー領域５０と呼ばれることもある。
【００５１】
次に、図４ｉに示すように、基板４１の全面に導電性物質を堆積させた後、フォトマスクを用いてアクティブ領域上に、すなわち、ボディー領域５０の両側のソース領域５１を連結するようにボディー領域５０の上にソース電極５２を形成する。そして、基板４１の背面にも導電性物質を堆積させてドレイン電極５３を形成する。
【００５２】
前記工程を通じてトレンチ内にゲート電極が形成されるトレンチゲートＭＯＳＦＥＴが形成され、チャンネルがゲート電極４９の両側面に沿って垂直に形成された２つのアクティブ領域に素子を高い密度で集積させることができる。
【００５３】
図５は本発明に係る半導体素子のドレイン飽和電流特性を示し、図６は降伏特性を示す。図５と図６に示しているグラフのように、本発明に係る半導体素子の特性は従来技術に係る半導体素子と等しいか向上したことが分かる。 
【００５４】
また、図７に示すように、エピ層の深さ、すなわち、スーパージャンクションの深さが１５μｍ、１０μｍ、５μｍの場合の降伏電圧とオン（ＯＮ）抵抗を説明すれば、素子の降伏電圧とオン（ＯＮ）抵抗はスーパージャンクションの深さに比例して増加するので、スーパージャンクションの深さを制御することによって、素子の降伏電圧が必要のだけ確保できることが分かる。
【００５５】
以上、説明した内容を通じて当業者であれば、本発明の技術思想から外れない範囲で多様な変更及び修正が可能であることが分かる。
【００５６】
したがって、本発明の技術範囲は、前記実施形態に記載された内容に限るのでなく、特許請求範囲により定まるべきである。
【図面の簡単な説明】
【００５７】
【図１】従来の技術に係る半導体素子の構造断面図である。
【図２】従来の他の技術に係る半導体素子の構造断面図である。
【図３】本発明の実施形態に係る半導体素子の構造断面図である。
【図４ａ】本発明の実施形態に係る半導体素子の製造方法を示す工程断面図である。
【図４ｂ】本発明の実施形態に係る半導体素子の製造方法を示す工程断面図である。
【図４ｃ】本発明の実施形態に係る半導体素子の製造方法を示す工程断面図である。
【図４ｄ】本発明の実施形態に係る半導体素子の製造方法を示す工程断面図である。
【図４ｅ】本発明の実施形態に係る半導体素子の製造方法を示す工程断面図である。
【図４ｆ】本発明の実施形態に係る半導体素子の製造方法を示す工程断面図である。
【図４ｇ】本発明の実施形態に係る半導体素子の製造方法を示す工程断面図である。
【図４ｈ】本発明の実施形態に係る半導体素子の製造方法を示す工程断面図である。
【図４ｉ】本発明の実施形態に係る半導体素子の製造方法を示す工程断面図である。
【図５】ドレイン電圧によるドレイン飽和電流と降伏特性を示すデータの図である。
【図６】ドレイン電圧によるドレイン飽和電流と降伏特性を示すデータの図である。
【図７】エピ層の深さに係る降伏電圧とオン（ＯＮ）抵抗（Ｒon）値を示すデータの図である。
【符号の説明】
【００５８】
１０、２０、４１    基板、 １１、４２    エピ層、 １２，２４、４８    ゲート絶縁膜、 １３、２５、４９    ゲート電極、 １４，２６、５２    ソース電極、 １５、２８    第１ドーピング領域、 １６、２７    第２ドーピング領域
【図１】
2007184570.tif 000003
【図２】
2007184570.tif 000004
【図３】
2007184570.tif 000005
【図４ａ】
2007184570.tif 000006
【図４ｂ】
2007184570.tif 000007
【図４ｃ】
2007184570.tif 000008
【図４ｄ】
2007184570.tif 000009
【図４ｅ】
2007184570.tif 000010
【図４ｆ】
2007184570.tif 000011
【図４ｇ】
2007184570.tif 000012
【図４ｈ】
2007184570.tif 000013
【図４ｉ】
2007184570.tif 000014
【図５】
2007184570.tif 000015
【図６】
2007184570.tif 000016
【図７】
2007184570.tif 000017