(57)【要約】【課題】ＳｉＣ等を用いた半導体装置において、トレンチ底部の絶縁膜の破壊に起因するゲートとドレイン間の短絡を抑制し、高耐圧を実現すること。【解決手段】基板３１の上にフィールドストッピング層４７、ドリフト層３２、電流広がり層４８、ボディー領域３３およびソースコンタクト層が順次積層された半導体基体に、フィールドストッピング層４７または基板３１に達するトレンチ４１を形成する。そのトレンチ４１の上半部には、ゲート電極３７を設ける。トレンチ４１の、ゲート電極３７よりも深い部分には、基体の半導体材料の絶縁破壊電界と同等か、またはそれ以上の値の絶縁破壊電界の常用値を有する絶縁物４６を埋め込む。【選択図】図３−１
2007194283.tif 000002
【特許請求の範囲】
【請求項１】
半導体でできた基体のおもて面側にソース領域を有し、前記基体の裏面側にドレイン領域を有し、前記ソース領域と前記ドレイン領域の間にドリフト層と、前記ドレイン領域の少なくとも一部領域である高ドープ層を有し、前記基体のおもて面から形成されたトレンチ内の少なくとも側面にゲート絶縁膜を介してゲート電極を有し、かつ前記基体を構成する半導体材料の絶縁破壊電界と比誘電率の積が、前記ゲート絶縁膜を構成する絶縁物材料の絶縁破壊電界の常用値と比誘電率の積よりも大きい半導体装置において、
前記トレンチを、前記基体のおもて面から前記ドリフト層を貫いて前記ドレイン領域側の高ドープ層に達する深さに形成し、
前記トレンチの、前記ゲート電極よりも深い部分を、前記基体の半導体材料の絶縁破壊電界と同等か、またはそれ以上の値の絶縁破壊電界の常用値を有する絶縁物で埋め込み、
前記ゲート電極の下端での前記絶縁物の厚さが、前記ドリフト層の厚さよりも大きいことを特徴とする半導体装置。
【請求項２】
前記ドリフト層となる半導体領域がｎ型であり、かつ前記トレンチに埋め込まれた前記絶縁物中に存在する固定電荷の符号が正であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドリフト層となる半導体領域がｐ型であり、かつ前記トレンチに埋め込まれた前記絶縁物中に存在する固定電荷の符号が負であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記トレンチに埋め込まれた前記絶縁物と前記基体との界面の前記基体側に、該界面に垂直に、前記基体を構成する半導体材料の絶縁破壊電界の√（５／９）倍となる電界を印加した場合に、前記ドレイン領域と前記基体のボディー領域となる半導体領域が、前記トレンチに埋め込まれた前記絶縁物と、前記基体の半導体領域に広がる空乏層によって、完全に隔てられることがないという特性を有することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記基体を構成する半導体材料の絶縁破壊電界および比誘電率をそれぞれＥSおよびεSとし、前記トレンチに埋め込まれた前記絶縁物の絶縁破壊電界の常用値および比誘電率をそれぞれＥIおよびεIとすると、
前記トレンチに埋め込まれた前記絶縁物と前記基体との界面の前記基体側に、該界面に垂直にＥSの√（｛（ＥI／ＥS）2−１｝／｛（εS／εI）2−１｝）倍となる電界を印加した場合に、前記ドレイン領域と前記基体のボディー領域となる半導体領域が、前記トレンチに埋め込まれた前記絶縁物と、前記基体の半導体領域に広がる空乏層によって、完全に隔てられることがないという特性を有することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項６】
前記基体を構成する半導体材料がＳｉＣであり、前記ゲート絶縁膜および前記トレンチに埋め込まれた前記絶縁物がＳｉＯ2を主成分とする絶縁物であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記基体を構成する半導体材料が｛０００１｝面を主面とする４Ｈ−ＳｉＣであり、前記トレンチに埋め込まれた前記絶縁物の絶縁破壊電界の常用値が２．５ＭＶ／ｃｍ以上であり、同絶縁物の絶縁破壊電界の常用値と比誘電率の積が２５ＭＶ／ｃｍ以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項８】
前記基体を構成する半導体材料が｛１１−２０｝面を主面とする４Ｈ−ＳｉＣもしくは６Ｈ−ＳｉＣ、｛０１−１４｝面を主面とする６Ｈ−ＳｉＣ、または｛０３−３８｝面を主面とする４Ｈ−ＳｉＣであり、前記トレンチに埋め込まれた前記絶縁物の絶縁破壊電界の常用値が１．８ＭＶ／ｃｍ以上であり、同絶縁物の絶縁破壊電界の常用値と比誘電率の積が１８ＭＶ／ｃｍ以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項９】
前記基体を構成する半導体材料が３Ｃ−ＳｉＣであり、前記トレンチに埋め込まれた前記絶縁物の絶縁破壊電界の常用値が１．５ＭＶ／ｃｍ以上であり、同絶縁物の絶縁破壊電界の常用値と比誘電率の積が１５ＭＶ／ｃｍ以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項１０】
前記基体を構成する半導体材料の絶縁破壊電界が３ＭＶ／ｃｍ以下であり、同半導体材料の絶縁破壊電界と比誘電率の積が１２ＭＶ／ｃｍ以上であり、前記トレンチに埋め込まれた前記絶縁物がＳｉＯ2であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項１１】
前記基体を構成する半導体材料の主面のオフ角が１０度以内であることを特徴とする請求項７に記載の半導体装置。
【請求項１２】
前記ゲート絶縁膜の比誘電率が、前記トレンチに埋め込まれた前記絶縁物の比誘電率よりも大きいことを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体材料としてＳｉＣ（炭化珪素）等、シリコンよりもバンドギャップの広い半導体を用いた半導体装置に関し、特にトレンチゲート構造を有する縦型のＭＩＳＦＥＴ（金属−絶縁膜−半導体構造を有する電界効果トランジスタ）を構成する半導体装置に関する。
【背景技術】
【０００２】
従来から、半導体材料としてＳｉＣを用いて高耐圧パワーデバイスを作製すると、オン抵抗を大幅に低減できる可能性のあることが指摘されている。例えば、ローム社のプレスリリースによれば、ローム社が量産する予定であるＳｉＣ製ＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する電界効果トランジスタ）のオン抵抗は、同じ耐圧クラスのＳｉ製ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）のオン抵抗の半分となる（非特許文献１参照。）。
【０００３】
ＳｉＣを主材料とする高耐圧のＭＯＳＦＥＴが今後１、２年のうちに各半導体メーカーから出荷される見込みである。今後、低コスト化と電気的特性の向上が進めば、インバーター部品のＳｉ製ＩＧＢＴの大半がＳｉＣ製ＩＧＢＴに置き換わっていくと考えられる。
【０００４】
しかし、ＳｉＣデバイスの量産化にあたっては、ＳｉＣウェハが、Ｓｉウェハに比べて、非常に高価であるという問題がある。現時点では、ＳｉＣウェハの面積あたりの単価は、Ｓｉウェハの面積あたりの単価の数十倍である。従って、ＳｉＣデバイスの開発にあたっては、単位面積あたりの電流駆動能力を向上させることが極めて重要である。
【０００５】
従来は、ＳｉＯ2／ＳｉＣ界面の状態がＳｉＯ2／Ｓｉ界面ほど良好ではない。そのため、ＳｉＯ2／ＳｉＣ界面でのＭＯＳチャネル移動度は、数十ｃｍ2／Ｖｓ程度であり、ＳｉＯ2／Ｓｉ界面でのＭＯＳチャネル移動度と比べて約１桁小さい。従って、ＳｉＣ製の高耐圧デバイスでは、ＭＯＳチャネルに起因するオン抵抗を低減することが重要である。
【０００６】
また、ＳｉＣデバイスでは、ドリフト領域の抵抗が、Ｓｉデバイスに比べて非常に小さいので、ＭＯＳチャネルにおける抵抗（チャネル抵抗）がデバイスの抵抗の大部分を占めている。従って、ＳｉＣデバイスの電流駆動能力は、主として単位面積あたりのチャネル密度によって決まる。
【０００７】
縦型ＭＯＳＦＥＴ等の縦型ＭＩＳＦＥＴの構造は、主として、図１５に示すＤＭＯＳＦＥＴ型と、図１６に示すトレンチＭＯＳＦＥＴ型に大別される。両図において、符号１は、ドレイン領域となる基板である。また、符号２、３、４、５、６、７、８、９および１０は、それぞれドリフト層、ボディー領域、ソースコンタクト領域、ボディーコンタクト領域、ゲート酸化膜、ゲート電極、層間絶縁膜、ソース電極およびドレイン電極である。また、図１６において、符号１１は、トレンチである。
【０００８】
なお、図１５および図１６では、１つのゲート電極が単位構造として示されているが、実際のデバイスにおいては、これらの単位構造が多く繰り返される。また、両図においては、図面上では細線となってしまうような個所が誇張して描かれており、実際の寸法比とは異なっている（他の図においても同じ）。また、本明細書および添付図面では、同一の構成要素については同一の符号を付して、重複する説明を省略する。
【０００９】
図１５に示すように、ＤＭＯＳＦＥＴ型では、オン状態において、ボディー領域３の、ゲート酸化膜６との界面にできるＭＩＳ（絶縁膜が酸化膜の場合は、ＭＯＳ）チャネル１２を通過した電子は、ボディー領域３の間のＪＦＥＴ領域１３を流れ、ドリフト層２を経て基板１に至る。オフ状態においては、ＪＦＥＴ領域１３は、基本的にピンチオフ状態となり、印加電圧の大部分は、ボディー領域３とドリフト層２の間のｐｎ接合によって維持される。従って、ゲート酸化膜６の付近では、電界は相当に緩和されている。
【００１０】
しかし、図１５に示す構造では、ＪＦＥＴ領域１３の両側にｐｎ接合があるため、オン状態のときに、ＪＦＥＴ効果によって、空乏層がｐｎ接合のビルトイン電圧の分だけＪＦＥＴ領域１３に伸び、電流流路が狭搾される。このため、ＪＦＥＴ領域１３の抵抗（以下、ＪＦＥＴ抵抗とする）が増大する。
【００１１】
単位面積あたりの電流駆動能力を向上するために、図１５に示す単位構造の横幅、すなわちセルピッチを縮小すると、ＪＦＥＴ領域１３の横幅も縮小されるが、ＪＦＥＴ効果による電流流路の狭搾量は変わらない。このため、ＪＦＥＴ領域１３のうち、電流流路が狭搾されない部分の割合が減少してしまい、ＪＦＥＴ抵抗が増大する。
【００１２】
このようなＪＦＥＴ抵抗の増大は、オン状態での損失を増加させるため、好ましくない。また、ＪＦＥＴ領域１３の横幅が狭過ぎると、ｐｎ接合のビルトイン電圧によってＪＦＥＴ領域１３がピンチオフしてしまうため、ＪＦＥＴ抵抗が急激に増加する。従って、ＪＦＥＴ領域１３の横幅には一定の下限があり、それゆえ、セルピッチにも下限がある。
【００１３】
図１６に示すトレンチＭＯＳＦＥＴ型では、ＪＦＥＴ領域がなく、オン状態において、ＭＩＳ（ＭＯＳ）チャネル１２を通過した電子は、直ちにドリフト層２に入り、基板１に達する。このように、ＪＦＥＴ抵抗が存在しないので、上述したＤＭＯＳＦＥＴ型よりもセルピッチの縮小を図ることができる。従って、トレンチＭＯＳＦＥＴ型では、ＤＭＯＳＦＥＴ型よりも単位面積あたりの電流駆動能力を高くすることができる。
【００１４】
トレンチＭＯＳＦＥＴ型構造では、オフ状態において、ボディー領域３とドリフト層２とからなるｐｎ接合の界面付近で最も高電界となる。そして、オフ状態のときには、トレンチ底にある、ゲート電極７とドリフト層２の間の絶縁膜に、ボディー領域３とドリフト層２とからなるｐｎ接合の界面付近とほぼ同じ電束密度が侵入する。ここで、半導体中と絶縁膜中とを通じて同じになるのは、電界ではなく、電束密度、あるいは比誘電率と電界の積（以下、電界比誘電率積とする）である。
【００１５】
Ｓｉでは、絶縁破壊電界が０．３ＭＶ／ｃｍ程度であり、比誘電率が１２程度である。一方、主として絶縁膜に用いられるＳｉＯ2では、絶縁破壊電界の常用値（以下、常用絶縁破壊電界とする）が２．５〜３ＭＶ／ｃｍであり、比誘電率が概ね４弱である。従って、Ｓｉを用いる場合には、電界集中がない限り、ＳｉＯ2に侵入する電界比誘電率積が３．６ＭＶ／ｃｍ以下であり、電界にすると概ね１ＭＶ／ｃｍ程度以下であるので、特に問題にはならない。
【００１６】
ここで、ＳｉＯ2に関して常用絶縁破壊電界を用いる理由は、以下の通りである。絶縁物、特に半導体プロセスで用いられるＳｉＯ2等のアモルファス状の絶縁物の場合、瞬間的に高電界が印加されても破壊しない。しかし、高電界が長時間、印加されると、次第に劣化し、最終的に絶縁破壊に至るという経時劣化現象を示す。
【００１７】
そのため、所定のデバイス寿命の間、絶縁物として機能を保証するためには、瞬間的な絶縁破壊電界よりも低い所定の電界を上限に定め、これよりも高い電界が絶縁物に印加されないように設計する必要がある。従って、この瞬間的な絶縁破壊電界よりも低い所定の電界を常用絶縁破壊電界として、設計の基準に用いるのである。
【００１８】
Ｓｉ中の電界集中を避けるために、図１７に示すように、ＳｉＯ2に電圧を分担させる構造が提案されている（非特許文献２参照。）。図１７に示す構造では、トレンチ１１が基板１に達するまで深く形成されている。そして、厚いＳｉＯ2膜からなるフィールド絶縁膜１４によってドリフト層２および基板１からゲート電極７を隔離したＲＥＳＵＲＦ構造が形成されている。このフィールド絶縁膜１４に対しては、ゲート電極７とドレイン領域である基板１とが明らかに近接しており、Ｓｉに比べてＳｉＯ2に高電界が印加されるのは明らかである。
【００１９】
一般に、パワーデバイスでは、過電圧によりデバイスが破壊する場合、ソースとドレインが短絡されないまま、ゲートとドレインが短絡することは、避けなければならない。その理由は、以下の通りである。
【００２０】
通常、ソースおよびドレイン側の高圧回路には、ソースとドレインの短絡に備えた対策が講じられている。従って、万一、ソースとドレインが短絡しても、当該デバイスや、当該デバイスと協調して動作する他のパワーデバイスや受動素子等が焼損するだけで済む。
【００２１】
それに対して、ゲート側の制御回路は、一般に低耐圧であるので、ゲートとドレインが短絡してゲートにドレイン側の高電圧が印加されると、ゲート側の制御回路が破壊されてしまう。そして、その破壊的な高電圧がその制御回路から隣接する低圧回路に次々と伝播して、当該パワーデバイスを用いているシステム全体に致命的な損害をもたらす可能性がある。
【００２２】
このような事態を招かないために、ゲート回路に容量が十分に大きいツェナーダイオードを付加するような対策が可能である。しかし、これは、経済的に不合理であるばかりでなく、スイッチングのたびにこのツェナーダイオードを充放電するために、スイッチング損失の増大とスイッチング速度の低下と制御波形の乱れなどの不都合を生じる。
【００２３】
以上のような観点から、デバイスの耐圧が、ゲートとドレイン間の耐圧で決まるような設計は、好ましくない。そこで、ゲートとドレイン間の耐圧を十分確保するために、半導体の絶縁破壊電界が相当に大きい場合であっても、ゲートとドレイン間の耐圧を確保できるようなデバイス構造が必要である。
【００２４】
ところで、ＳｉＣを用いることによってオン抵抗を大幅に低減できる理由は、以下の通りである。ＳｉＣは、Ｓｉよりも高い絶縁破壊電界を有するので、ＳｉＣデバイスでＳｉデバイスと同じ耐圧を実現するには、ドリフト層をＳｉデバイスよりも薄くでき、またドリフト層のドーピング量を高くすることができる。それによって、ＳｉＣデバイスのドリフト層の抵抗をＳｉの場合と比べて２桁以上低減できるからである。
【００２５】
しかし、ＳｉＣの比誘電率は、９．６〜１０程度であり、Ｓｉと大差がないのに対して、ＳｉＣの絶縁破壊電界は、１．５〜２．５ＭＶ／ｃｍとＳｉより５〜８倍も高い。そのため、ＳｉＣの縦型トレンチＭＩＳＦＥＴにおいて、図１６に示すようなＳｉデバイスと同じ構造を適用したのでは、トレンチ底の絶縁膜に過大な電界が印加されることになる。
【００２６】
従って、ボディー領域３とドリフト層２とからなるｐｎ接合の耐圧よりも、このトレンチ底の絶縁膜の常用絶縁破壊電界によって、耐圧が決まってしまう。この問題の解決策として、図１８に示すように、ドリフト層２がｎ型である場合に、トレンチ底に埋め込みｐ型領域１５を設け、この埋め込みｐ型領域１５をソース電位に保つようにした構造が公知である（例えば、特許文献１参照。）。
【００２７】
また、トレンチ底の絶縁膜に過大な電界が印加されるのを避ける別の構造として、トレンチ底の絶縁膜を厚くした構造が提案されている（例えば、特許文献２、特許文献３参照。）。さらに、別の構造として、主としてボディー領域とドリフト領域からなるｐｎ接合ダイオードの耐圧を下げる構造と、トレンチ底以外の部分に電界集中を起こさせる構造が提案されている（例えば、特許文献４参照。）。
【００２８】
【特許文献１】米国特許第６１８０９５８号明細書
【特許文献２】特開平２−１０２５７９号公報
【特許文献３】特開平７−３２６７５５号公報
【特許文献４】特開平１０−３０８５１２号公報
【非特許文献１】「従来比１／４０の低損失ＳｉＣパワーＭＯＳＦＥＴ開発！」、［ｏｎｌｉｎｅ］、［平成１７年６月３０日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｒｏｈｍ．ｃｏ．ｊｐ／ｎｅｗｓ／ｓｉｃｐｏｗｅｒ−ｊ．ｈｔｍｌ＞
【非特許文献２】マサヒト・コダマ（Ｍａｓａｈｉｔｏ  Ｋｏｄａｍａ）、外３名、「テンパラチャ  キャラクタリスティクス  オブ  ア  ニュー  １００Ｖ  レイテッド  パワー  ＭＯＳＦＥＴ、ＶＬＭＯＳ（バーチカル  ＬＯＣＯＳ  ＭＯＳ）（Ｔｅｍｐｅｒａｔｕｒｅ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ａ  ｎｅｗ  １００Ｖ  ｒａｔｅｄ  ｐｏｗｅｒ  ＭＯＳＦＥＴ，ＶＬＭＯＳ（Ｖｅｒｔｉｃａｌ  ＬＯＣＯＳ  ＭＯＳ））」、プロシーディングズ  オブ  ２００４  インターナショナル  シンポジウム  オン  パワー  セミコンダクタ  デバイシス  ＆  ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２００４  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ）、２００４年、ｐ．４６３−４６６
【発明の開示】
【発明が解決しようとする課題】
【００２９】
しかしながら、上述した図１８に示す構造では、埋め込みｐ型領域１５とドリフト層２とによりｐｎ接合が形成されるため、オン状態のときに、空乏層がドリフト層２に、このｐｎ接合のほぼビルトイン電圧分だけ伸びることになる。その結果、電流流路が狭搾されてしまい、デバイスの抵抗が増大する。
【００３０】
この現象は、原理的にはＪＦＥＴ効果と同じものである。つまり、トレンチ底に埋め込みｐ型領域１５を設けると、トレンチＭＯＳＦＥＴ型構造とすることによって回避できたはずのＪＦＥＴ効果が再び現れることになる。
【００３１】
そのため、ＤＭＯＳＦＥＴ型構造の場合と同様に、セルピッチの縮小に限界が生じる。従って、上述したように、高価なＳｉＣウェハを用いるＳｉＣデバイスでは、セルピッチの縮小が重要であるにもかかわらず、トレンチＭＯＳＦＥＴ型構造としたことにより得られるセルピッチの縮小化という主たる効果が失われてしまう。
【００３２】
また、上記特許文献２または３に開示された構造では、ＳｉＣ中の電界よりもトレンチ底の絶縁膜中の電界によって耐圧が制限されるため、ＳｉＣの有する高い絶縁破壊電界を十分に活用しているとは言えない。さらに、上記特許文献４に開示された構造では、ＳｉＣの有する高い絶縁破壊電界から期待される高耐圧を実現することができないという欠点がある。
【００３３】
この発明は、上述した従来技術による問題点を解消するため、トレンチ底部の絶縁膜の破壊に起因するゲートとドレイン間の短絡を抑制し、高耐圧を実現することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００３４】
請求項１の発明にかかる半導体装置は、半導体でできた基体のおもて面側にソース領域を有し、前記基体の裏面側にドレイン領域を有し、前記ソース領域と前記ドレイン領域の間にドリフト層と、前記ドレイン領域の少なくとも一部領域である高ドープ層を有し、前記基体のおもて面から形成されたトレンチ内の少なくとも側面にゲート絶縁膜を介してゲート電極を有し、かつ前記基体を構成する半導体材料の絶縁破壊電界と比誘電率の積が、前記ゲート絶縁膜を構成する絶縁物材料の絶縁破壊電界の常用値と比誘電率の積よりも大きい半導体装置において、前記トレンチを、前記基体のおもて面から前記ドリフト層を貫いて前記ドレイン領域側の高ドープ層に達する深さに形成し、前記トレンチの、前記ゲート電極よりも深い部分を、前記基体の半導体材料の絶縁破壊電界と同等か、またはそれ以上の値の絶縁破壊電界の常用値を有する絶縁物で埋め込み、前記ゲート電極の下端での前記絶縁物の厚さが、前記ドリフト層の厚さよりも大きいことを特徴とする。
【００３５】
請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記ドリフト層となる半導体領域がｎ型であり、かつ前記トレンチに埋め込まれた前記絶縁物中に存在する固定電荷の符号が正であることを特徴とする。
【００３６】
請求項３の発明にかかる半導体装置は、請求項１に記載の発明において、前記ドリフト層となる半導体領域がｐ型であり、かつ前記トレンチに埋め込まれた前記絶縁物中に存在する固定電荷の符号が負であることを特徴とする。
【００３７】
請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記トレンチに埋め込まれた前記絶縁物と前記基体との界面の前記基体側に、該界面に垂直に、前記基体を構成する半導体材料の絶縁破壊電界の√（５／９）倍となる電界を印加した場合に、前記ドレイン領域と前記基体のボディー領域となる半導体領域が、前記トレンチに埋め込まれた前記絶縁物と、前記基体の半導体領域に広がる空乏層によって、完全に隔てられることがないという特性を有することを特徴とする。
【００３８】
請求項５の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記基体を構成する半導体材料の絶縁破壊電界および比誘電率をそれぞれＥSおよびεSとし、前記トレンチに埋め込まれた前記絶縁物の絶縁破壊電界の常用値および比誘電率をそれぞれＥIおよびεIとすると、前記トレンチに埋め込まれた前記絶縁物と前記基体との界面の前記基体側に、該界面に垂直にＥSの√（｛（ＥI／ＥS）2−１｝／｛（εS／εI）2−１｝）倍となる電界を印加した場合に、前記ドレイン領域と前記基体のボディー領域となる半導体領域が、前記トレンチに埋め込まれた前記絶縁物と、前記基体の半導体領域に広がる空乏層によって、完全に隔てられることがないという特性を有することを特徴とする。
【００３９】
請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記基体を構成する半導体材料がＳｉＣであり、前記ゲート絶縁膜および前記トレンチに埋め込まれた前記絶縁物がＳｉＯ2を主成分とする絶縁物であることを特徴とする。
【００４０】
請求項７の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記基体を構成する半導体材料が｛０００１｝面を主面とする４Ｈ−ＳｉＣであり、前記トレンチに埋め込まれた前記絶縁物の絶縁破壊電界の常用値が２．５ＭＶ／ｃｍ以上であり、同絶縁物の絶縁破壊電界の常用値と比誘電率の積が２５ＭＶ／ｃｍ以下であることを特徴とする。
【００４１】
請求項８の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記基体を構成する半導体材料が｛１１−２０｝面を主面とする４Ｈ−ＳｉＣもしくは６Ｈ−ＳｉＣ、｛０１−１４｝面を主面とする６Ｈ−ＳｉＣ、または｛０３−３８｝面を主面とする４Ｈ−ＳｉＣであり、前記トレンチに埋め込まれた前記絶縁物の絶縁破壊電界の常用値が１．８ＭＶ／ｃｍ以上であり、同絶縁物の絶縁破壊電界の常用値と比誘電率の積が１８ＭＶ／ｃｍ以下であることを特徴とする。
【００４２】
請求項９の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記基体を構成する半導体材料が３Ｃ−ＳｉＣであり、前記トレンチに埋め込まれた前記絶縁物の絶縁破壊電界の常用値が１．５ＭＶ／ｃｍ以上であり、同絶縁物の絶縁破壊電界の常用値と比誘電率の積が１５ＭＶ／ｃｍ以下であることを特徴とする。
【００４３】
請求項１０の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記基体を構成する半導体材料の絶縁破壊電界が３ＭＶ／ｃｍ以下であり、同半導体材料の絶縁破壊電界と比誘電率の積が１２ＭＶ／ｃｍ以上であり、前記トレンチに埋め込まれた前記絶縁物がＳｉＯ2であることを特徴とする。
【００４４】
請求項１１の発明にかかる半導体装置は、請求項７に記載の発明において、前記基体を構成する半導体材料の主面のオフ角が１０度以内であることを特徴とする。
【００４５】
請求項１２の発明にかかる半導体装置は、請求項１〜１１のいずれか一つに記載の発明において、前記ゲート絶縁膜の比誘電率が、前記トレンチに埋め込まれた前記絶縁物の比誘電率よりも大きいことを特徴とする。
【００４６】
ここで、ミラー・ブラヴェ指数の表記において、“−”はその直後の数値のバーを意味している。つまり、ミラー・ブラヴェ指数の数値の直前に“−”が付されている場合には、六方格子の、その“−”が付された数値に対応する座標軸を、当該ミラー・ブラヴェ指数で特定される面がマイナス方向で横切ることを意味する。
【００４７】
本発明によれば、トレンチに埋め込まれた絶縁物の常用絶縁破壊電界が、半導体の絶縁破壊電界と同等かそれよりも大きく、また比誘電率の大小に関係なく、トレンチ内の絶縁物と半導体に概ね等しい電界が印加されるので、トレンチ内の絶縁物よりも先に半導体側で絶縁破壊が起こる。従って、ゲートとドレインの間で短絡が起こる前に、ソースとドレインの間で短絡が起こる。
【発明の効果】
【００４８】
本発明にかかる半導体装置によれば、トレンチ底部の絶縁膜の破壊に起因するゲートとドレイン間の短絡を抑制することができるので、高耐圧を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４９】
上記目的を達成するため、本発明者らは以下の検討を行った。以下に、その検討内容について説明するが、ここでは、主たるキャリアが電子であると仮定して説明する。
【００５０】
これは、ＳｉＣにおいては、正孔よりも電子の方が移動度が大きいので、電子を主たるキャリアとするデバイスが好ましく用いられるからである。正孔を主たるキャリアとするデバイスの場合には、以下の説明において、電子と正孔、ｎ型とｐ型、並びに電荷および電位の符号を入れ替え、また、電界、電束密度および電気力線の向きを逆にして、読み替えればよい。
【００５１】
また、本明細書では、基体の半導体材料として４Ｈ−ＳｉＣを用い、トレンチに埋め込む絶縁物材料としてＳｉＯ2を主成分とする材料を用いる場合を例にして説明するが、本発明はこの組合せに限るものではない。つまり、従来のトレンチ構造では、基体に比べて比誘電率の小さい絶縁物を用いる際に、絶縁物に過大な電界が印加されてしまう。
【００５２】
それに対して、本発明の本質的な点は、構造上の工夫により、電磁気学上の法則によって、比誘電率の大小に関係なく、絶縁物にほぼ等しい電界が印加されるようにすることにある。従って、トレンチに埋め込まれる絶縁物材料の常用絶縁破壊電界が、基体となる半導体材料の絶縁破壊電界と同等か、それよりも大きければ、いかなる組合せでもよい。これは、後述する実施の形態においても同様である。
【００５３】
実際に、工業的に入手または作製可能な半導体の中で、絶縁破壊電界が２〜３ＭＶ／ｃｍ以上であり、かつｎ型とｐ型の両方の伝導型の制御が比較的容易であるものは、ＳｉＣと一部のＩＩＩ族窒化物半導体、例えばＧａＮやＧａＮを主成分とする混晶に限られている。しかし、ＩＩＩ族窒化物半導体は、実質的に絶縁体であるＡｌＮを除いて、一般に、Ｓｉよりも熱伝導率が小さい。そのため、大電流密度を要求される縦型パワーデバイス用半導体材料として単体で用いるのは好ましくない。
【００５４】
単位面積あたりの電流駆動能力をさらに向上させようとすると、単位面積あたりの電力密度が増大するので、必然的に、単位面積あたりのデバイスの発熱量が増加する。これは、導通損失に直接影響するオン抵抗を低減できたとしても、ソースとドレイン間およびゲートとドレイン間の静電容量に起因するスイッチング損失を低減できないからである。このような事情により、縦型パワーデバイス用半導体材料としては、現在のところ、ＳｉＣが最も適当である。
【００５５】
ＳｉＣには多数のポリタイプ（結晶構造）がある。ＳｉＣの工業的に入手可能なポリタイプは、３Ｃと６Ｈと４Ｈに限られている。６Ｈおよび４ＨのＳｉＣには、電子移動度および絶縁破壊電界に、強い異方性があることが知られている。また、比誘電率にも多少異方性があるとされている。一方、３Ｃ−ＳｉＣについては、物性値の異方性は小さいと考えられている。
【００５６】
これらポリタイプの物性値を表１に示す。縦型パワーデバイスでは、オン状態で電子が走行する方向およびオフ状態で主として電界が向かう方向は、いずれも主面に概ね垂直な方向である。従って、表１においては、主面に垂直な方向の値を物性値の代表値としている。
【００５７】
【表１】
2007194283.tif 000003
【００５８】
表１において、Ｂａｌｉｇａの性能指数は、電子移動度、絶縁破壊電界および比誘電率の３つの物性値から計算により求められる値であり、所与の耐圧に対するオン抵抗の理論下限の逆数に比例する。従って、Ｂａｌｉｇａの性能指数の値が大きいほど好ましい。表１より、４Ｈ−ＳｉＣは、電子移動度が大きく、また、各面方位で十分大きな絶縁破壊電界を有するので、好ましい。特に、４Ｈ−ＳｉＣの｛０００１｝面を主面として用いると、オン抵抗の理論下限が小さいので、好ましい。
【００５９】
一方、トレンチに埋め込む絶縁物としては、次の条件を満たすものでなければならない。第１に、トレンチ内のゲートとして用いられる側壁部分に付着しないか、またはこの部分に付着しても後から制御性よく取り除くことができるか、または絶縁物自身がゲート絶縁膜の一部もしくは全部となること。第２に、開口部の幅に比べて相当に深いトレンチを埋め込むことができ、かつ埋め込まれた領域内に耐圧を低下させるようなボイドやクラックを生じることがないこと。
【００６０】
第３に、ゲート絶縁膜およびゲート電極を汚染しないこと。第４に、デバイスの保管条件や使用条件、および絶縁物の埋め込み後の全デバイスプロセスにおいて、熱的および化学的に耐えられること。以上の４つの条件を少なくとも満たす必要がある。比誘電率および絶縁破壊電界の条件については、後述する。これらの条件を満たす絶縁物材料は極めて限られている。半導体材料がＳｉＣである場合、ＳｉＯ2またはＳｉＯ2を主成分とする絶縁物材料であれば、上記４つの条件を満たすことができる。
【００６１】
（理論的考察）
トレンチ底から下方（ドレイン側）での電界分布を考察するにあたって、まず、半導体と絶縁物からなる系の１次元的モデルで考える。半導体の誘電率は、絶縁物の誘電率よりも高いとする。また、半導体は、ドナー密度の小さい（低濃度の）ｎ型であると仮定する。
【００６２】
図１に、１次元的モデルの構成を示す。図１には、１次元的モデルの断面図１００と、その断面図に対応する深さ方向の電界分布を示す特性図１１０が示されている。断面図１００に示すように、１次元的モデルは、一対の金属電極２１，２２の間に、半導体２３と絶縁物２４が直列に挟まれた構成となっている。
【００６３】
半導体２３と絶縁物２４の界面に垂直に電圧が印加される場合、この界面では電束密度が保存される。そして、半導体２３の誘電率が絶縁物２４の誘電率よりも高いので、特性図１１０で示すように、絶縁物２４中の電界強度が、半導体２３中の電界強度よりも高くなる。なお、半導体２３がドナー密度の小さいｎ型であるため、半導体２３中での電界強度の変化が小さいとして、無視してある。
【００６４】
ここで重要なことは、半導体２３中の電界強度が絶縁破壊電界に達したとき、または絶縁物２４中の電界強度が常用絶縁破壊電界に達したときに絶縁破壊が起こると考えて設計を行うことである。例えば、Ｓｉを熱酸化したことにより得られるＳｉＯ2膜の瞬間的な絶縁破壊電界は、１０ＭＶ／ｃｍ以上にも達する。しかし、このような高電界が常時印加される場合には、デバイスの寿命を保証できないため、通常は、２．５〜３ＭＶ／ｃｍを超えるような電界がＳｉＯ2に印加されないように設計する。
【００６５】
半導体の絶縁破壊電界から期待される耐圧を得るには、半導体中の電界が絶縁破壊電界に達したときに、絶縁物中の電界が常用絶縁破壊電界を超えてはならない。図１に示すように、半導体２３と絶縁物２４との界面に垂直に電圧が印加される場合、上述したように半導体２３中と絶縁物２４中とで電束密度が等しくなるので、両者で電界比誘電率積が等しくなる。
【００６６】
半導体２３中の電界が絶縁破壊電界に達したときに、半導体２３中の絶縁破壊電界と半導体２３の比誘電率の積（以下、絶縁破壊電界比誘電率積とする）が、絶縁物２４中の電界比誘電率積に等しくなる。このときの絶縁物２４中の電界が常用絶縁破壊電界を超えている場合、すなわち半導体２３の絶縁破壊電界比誘電率積が、絶縁物２４の常用絶縁破壊電界と比誘電率の積（以下、常用絶縁破壊電界比誘電率積とする）よりも大きい場合には、絶縁物２４の方が先に破壊し、トレンチＭＩＳＦＥＴの場合には、ゲートとドレイン間の短絡が起こる可能性がある。
【００６７】
なお、前述のＳｉＯ2のように、絶縁物の絶縁破壊電界と常用絶縁破壊電界との間に数倍の差がある場合には、半導体の絶縁破壊電界比誘電率積が、絶縁物の常用絶縁破壊電界比誘電率積よりも大きい場合であっても、耐圧を維持できるように見えることがある。しかし、耐圧を維持できるのは短時間であり、実用上、充分な寿命を保証できるわけではない。
【００６８】
一例として、半導体がＳｉまたはＳｉＣであり、絶縁物がＳｉＯ2である場合を考える。Ｓｉの絶縁破壊電界、比誘電率および絶縁破壊電界比誘電率積の各値は、それぞれ０．３ＭＶ／ｃｍ、１２および３．６ＭＶ／ｃｍである。ＳｉＣの絶縁破壊電界、比誘電率および絶縁破壊電界比誘電率積の各値は、それぞれ１．５〜２．５ＭＶ／ｃｍ、１０前後および１５〜２５ＭＶ／ｃｍである。ＳｉＯ2の常用絶縁破壊電界、比誘電率および常用絶縁破壊電界比誘電率積の各値は、それぞれ２．５〜３ＭＶ／ｃｍ、４前後および１０〜１２ＭＶ／ｃｍである。
【００６９】
ＳｉとＳｉＯ2を比べると、ＳｉＯ2の常用絶縁破壊電界比誘電率積は、Ｓｉの絶縁破壊電界比誘電率積よりも３倍程度以上大きい。従って、１次元モデルでは、図１の断面図１００に示すような配置であっても、ＳｉＯ2が先に絶縁破壊する心配はない。
【００７０】
しかし、ＳｉＣとＳｉＯ2を比べると、ＳｉＯ2の常用絶縁破壊電界比誘電率積は、ＳｉＣの絶縁破壊電界比誘電率積の４〜８割程度しかない。そのため、図１の断面図１００に示すような配置では、ＳｉＯ2が先に絶縁破壊する危険性が高い。つまり、ＳｉＣのように絶縁破壊電界比誘電率積が大きい半導体材料を用いる場合には、図１の断面図１００に示すような配置にならないようなデバイス構造としなければならない。
【００７１】
次に、図２に示すように、一対の金属電極２１，２２の間に、半導体２３と絶縁物２４が並列に挟まれており、半導体２３と絶縁物２４の界面に平行に電圧が印加される場合を考える。この場合、電界は、半導体２３と絶縁物２４の界面に平行になる。従って、半導体２３中のイオン化ドナーによる電界分布の変化を無視すれば、半導体２３と絶縁物２４の比誘電率の大小に関係なく、半導体２３中の電界と絶縁物２４中の電界は、等しくなる。
【００７２】
つまり、半導体２３の絶縁破壊電界よりも、絶縁物２４の常用絶縁破壊電界の方が大きければ、絶縁物２４が先に破壊してゲートとドレインの間の短絡が起こることはない。ＳｉＣとＳｉＯ2の組合せでは、ＳｉＯ2の常用絶縁破壊電界がＳｉＣの絶縁破壊電界と同等か、それよりも大きいので、図２に示す配置であれば、ＳｉＯ2が先に絶縁破壊する心配はない。
【００７３】
（デバイス構造への組み込み）
通常、縦型ＭＩＳＦＥＴにおいては、ドレイン側にフィールドストッピング層と呼ばれる高ドープ層が設けられる。ドリフト層が完全に空乏化した後、このフィールドストッピング層内で電界が急激に減少して、ほぼ０となる。それよりも深い部分は、ドレイン電極の一部のようなものである。
【００７４】
従って、例えば図３−１に示すように、トレンチ４１の深さを、少なくとも半導体側の絶縁破壊電圧において電界がほぼ０となる深さにする。そして、このトレンチ４１のうち、ＭＩＳチャネル４２の近傍、すなわちゲート電極３７よりも深い部分に絶縁物４６を埋め込んでおく。このような構成にすれば、図２に示すような配置を実現できる。
【００７５】
そして、このトレンチ４１の深い部分に埋め込まれた絶縁物（以下、埋め込み絶縁物とする）４６の常用絶縁破壊電界が、半導体の絶縁破壊電界と同等か、それよりも大きければ、この埋め込み絶縁物４６が先に絶縁破壊してゲートとドレインの間が短絡するのを防ぐことができる。なお、図４−１に示すように、トレンチ４１の深さを、半導体側の絶縁破壊電圧において電界がほぼ０となる深さよりも深くしてもよい。図４−１に示す例は、トレンチ４１が基板３１を貫通している例である。
【００７６】
また、埋め込み絶縁物４６とゲート絶縁膜３６の材料が異なっていてもよい。例えば、トレンチ４１にＳｉＯ2を主成分とする絶縁物が埋め込まれており、ゲート絶縁膜３６がこれよりも比誘電率の高い材料であってもよい。また、ゲート絶縁膜３６がＳｉＯ2を主成分とする絶縁膜であって、トレンチ４１にはこれよりも比誘電率の低い絶縁物材料が埋め込まれていてもよい。
【００７７】
このようにゲート絶縁膜３６の比誘電率が埋め込み絶縁物４６の比誘電率よりも大きい方が、好ましい。その理由は、ゲートの電流駆動能力を低下させることなく、ゲートとドレインの間の静電容量を低減できるからである。
【００７８】
また、ゲート電極３７の直下に、ゲート絶縁膜３６と同じ材料の絶縁物があってもよいし、ゲート絶縁膜３６および埋め込み絶縁物４６のいずれでもない材料の絶縁物があってもよい。あるいは、埋め込み絶縁物４６がそのままゲート電極３７に接触していてもよい。
【００７９】
また、埋め込み絶縁物４６は、１種類の材料であってもよいし、複数の材料からなっていてもよい。例えば、この埋め込み絶縁物４６が半導体に接する部分には、ＳｉＯ2を主成分とする絶縁膜が存在し、それよりも内側には、その絶縁膜よりも比誘電率の低い材料が埋め込まれていてもよい。
【００８０】
また、埋め込み絶縁物４６以外の構成については、図３−１または図４−１に示す構成に限らず、種々変更可能である。例えば、フィールドストッピング層４７が基板３１と兼用になっていてもよい。また、電流広がり層４８がなくてもよい。さらに、ソースコンタクトおよびボディーコンタクトの取り方が図３−１または図４−１の例と異なっていてもよい。
【００８１】
また、ゲート電極３７については、その上端がボディー領域３３とソースコンタクト領域３４の界面よりも上にあり、その下端がボディー領域３３と電流広がり層４８（電流広がり層４８がない場合は、ドリフト層３２）の境界面よりも下にあり、かつ埋め込み絶縁物４６に過大な電界が印加されるほど下になければ、ゲート電極３７がどのように配置されていてもよい。さらに、上記条件を満たせば、ゲート電極３７の形状もどのような形状でもよい。
【００８２】
また、ＭＩＳチャネル４２の付近のトレンチ４１は、主面に概ね垂直でなくてもよい。特に、ＭＩＳチャネル４２の近傍におけるトレンチ４１の形状は、チャネル抵抗が小さくなるように適宜選択され、どのような形状であっても、本発明の趣旨である高耐圧化を実現できる。
【００８３】
（２次元・３次元的効果に対する考察）
実際のデバイスでは、ドリフト層に無視できない量のドナーが存在する。このため、ドリフト層の電界は一定ではなく、電界強度が、ボディー領域側から基板またはフィールドストッピング層側へ向かって次第に減少する。図５に示すように、ドナー密度が一定であれば、ドリフト層の電界分布は、一定の傾きを有する台形となる。この傾きは、ドナー密度に比例し、比誘電率に反比例する。
【００８４】
オン抵抗を最小化するためには、ドリフト層とフィールドストッピング層の境界における電界が、ドリフト層とボディー領域の界面の電界（半導体の絶縁破壊電界に一致する）の１／３となるように設計するのがよいとされている。一方、図６に示すように、理想的な絶縁物の内部には固定電荷がないので、その内部での電界は一定である。
【００８５】
図５において斜線を付した台形部分および図６において斜線を付した長方形部分のそれぞれの面積が印加電圧に相当するので、両者の面積は等しい。すなわち、トレンチに埋め込まれた絶縁物中の電界は、半導体中の電界の平均値となる。上述したオン抵抗を最小化するための設計に従えば、トレンチに埋め込まれた絶縁物中の電界は、半導体の絶縁破壊電界の２／３となる。
【００８６】
そのままでは、半導体と絶縁物の界面で電位が異なってしまうので、半導体の下方から絶縁物の上方に向かって少しずつ電気力線が入り、半導体と絶縁物の界面での電位を揃えることになる。これは、一種の電界集中である。しかし、電位を揃えるためだけであるならば、この効果だけによって、半導体側の最大電界よりも高い電界が絶縁物に印加されることはない。
【００８７】
実際のデバイスでは、ＭＩＳＦＥＴとして動作するために、ゲート電極の下端は、必ずボディー領域よりも下にある。従って、トレンチに埋め込まれた絶縁物の方が、半導体よりも短い距離で、半導体と同じ電圧を維持しなければならない。また、ＳｉＣのように、絶縁破壊電界が大きい場合には、ドリフト層のドナー密度がボディー領域のアクセプタ密度に比べて無視できないほどに高い。
【００８８】
このため、オフ時には、ボディー領域にも空乏層が伸び、印加電圧の一部を負担することになる。従って、トレンチに埋め込まれた絶縁物には、一見、ますます大きな電界がかかるように思われる。しかし、実施の形態において後述するように、少なくともＳｉＣを用いる場合には、設計耐圧が非常に低い場合を除いて、ボディー領域が負担する電圧は、印加電圧の５％以下である。従って、このことによって絶縁物中の電界が増加する問題は、致命的ではない。
【００８９】
設計耐圧が１ｋＶ以上であれば、ドリフト層の厚さは５μｍ以上になる。作製余裕を見込んだ結果、ゲート電極の下端がドリフト層の中に例えば０．５μｍほど食い込み、ゲート電極の下端がボディー領域の下端よりもドレインに近くなっても、電界の増加分は１０％以下である。従って、このことによって絶縁物中の電界が増加する問題も、致命的ではない。
【００９０】
以上より、絶縁物中の電界増加率として、通常は１５％を見込んでおけば十分であり、実用上は１０％でもよいと思われる。例えば、半導体がＳｉＣであり、トレンチに埋め込まれる絶縁物がＳｉＯ2である場合、ＳｉＣの絶縁破壊電界は２．５ＭＶ／ｃｍである。
【００９１】
上述した影響を考慮すると、ＳｉＣが絶縁破壊する際に、ＳｉＯ2には１５％増しの２．９ＭＶ／ｃｍ弱の電界が印加される可能性がある。しかし、この値は、ＳｉＯ2の常用絶縁破壊電界である３ＭＶ／ｃｍよりも小さい。従って、ＳｉＯ2が先に絶縁破壊することはなく、高耐圧を実現できる。さらには、ゲート電極の下端とフィールドストッピング層との距離が、少なくとも、ドリフト層の厚さよりも大きくなるように、ゲート電極の下端位置を調整する必要がある。
【００９２】
なお、ＳｉＣを用いる場合には、設計耐圧が１ｋＶ以下になると、ドリフト層の抵抗よりも、チャネル抵抗、ソースやドレインのコンタクト抵抗および基板の抵抗などの影響が顕著になってくる。従って、設計耐圧が１ｋＶよりも大幅に小さい場合には、オン抵抗を下げる効果がなく、無意味である。
【００９３】
（絶縁物中の固定電荷に対する考察）
絶縁物の形成方法によって、内部に固定電荷を生じるような絶縁物がある。例えば、Ｓｉを熱酸化してＳｉＯ2を形成する場合、ドライ雰囲気で熱酸化を行うと、酸素が欠乏することによって、正の固定電荷が生じやすいとされている。一方、ウェット雰囲気で熱酸化を行うと、内部に水酸基が取り込まれることによって、負の固定電荷が生じやすいとされている。
【００９４】
これらの固定電荷は、半導体が空乏化した際のイオン化ドナーあるいはアクセプタと同様に、絶縁物中の電界分布に変化をもたらす。絶縁物中に固定電荷がある場合の電界分布は、図５に示す半導体の場合と同様に、一定の傾きを有する電界分布となる。そして、この傾きは、ドナー密度に比例し、比誘電率に反比例する。
【００９５】
なお、絶縁物中には、微視的には正負両方の固定電荷が存在している場合があるが、両者が絶縁物中に一様に分布している限り、正負の電荷量を合計した電荷密度のみが重要である。以下の説明では、正負両方の固定電荷の電荷量を合計した電荷密度を、固定電荷密度と称する。そして、正の固定電荷の電荷量の方が多い場合には、その固定電荷密度に相当する量の正の固定電荷が絶縁物中に存在するものとし、一方、負の固定電荷の電荷量の方が多い場合には、その固定電荷密度に相当する量の負の固定電荷が絶縁物中に存在するものとする。
【００９６】
図２に示すように、半導体と絶縁物が並列に配置され、接している場合、両者で電界の傾きが等しくなるためには、半導体中のドナー密度を半導体の比誘電率で除した商と、絶縁物中の固定電荷密度を絶縁物の比誘電率で除した商が、等しくなればよい。等しくなる場合の絶縁物中の固定電荷密度を、平衡電荷密度という。
【００９７】
ただし、絶縁物中の固定電荷は、イオン化ドナーと同じ符号の電荷、すなわち正の固定電荷である必要がある。上述した条件が満たされない場合、電界の方向が一様であると、半導体中と絶縁物中で電位が異なってしまうので、半導体と絶縁物の界面で電位が等しくなるように、半導体と絶縁物の界面を横切る電気力線が存在する。
【００９８】
絶縁物中の正の固定電荷が平衡電荷密度よりも多い場合、電界が絶縁物中で急激に減少するのを補うように、絶縁物の下方から半導体の上方に向かって、電気力線が出て行くことになる。これは、絶縁物の下方で電界集中しているように見える。しかし、半導体中と絶縁物中とで電位を揃えるためだけであれば、半導体中の本来の電界よりも大きな電界が絶縁物の下方に印加されることはない。
【００９９】
一方、絶縁物中の正の固定電荷が平衡電荷密度よりも少ない場合、電界が半導体中で急激に減少するのを補うように、半導体の下方から絶縁物の上方に向かって、電気力線が入ってくることになる。これは、絶縁物の上方で電界集中しているように見える。しかし、半導体中と絶縁物中とで電位を揃えるためだけであれば、半導体中の本来の電界よりも大きな電界が絶縁物の上方に印加されることはない。
【０１００】
しかし、図３−１および図４−１に示すトレンチ型ＭＩＳＦＥＴでは、上述したようにボディー領域の電圧分担やゲート電極の下端位置によって、絶縁物中の電界がもともと高くなる傾向がある。そのため、ゲート電極の下端で電界強度が常用絶縁破壊電界を超えてしまう可能性がでてくる。
【０１０１】
絶縁物中の固定電荷が負である場合には、この効果がより一層強くなり、ゲート電極の下端の電界強度はさらに高くなる。これは、負の固定電荷を有する絶縁物が、空乏化したｐ型半導体のように振る舞うのが原因である。つまり、負の固定電荷を有する絶縁物と、ドリフト層をなすｎ型半導体によって、公知の超接合構造が形成されたような状態となる。一般に、超接合構造とは、不純物濃度を高めたｎ型の領域とｐ型の領域を交互に繰り返し接合した構造のことである。
【０１０２】
そのため、絶縁物と半導体の接合界面を横切るように横方向電界が発生し、不必要な高電界が生じる。このような場合において、例えばＳｉＣとＳｉＯ2の組合せのように、半導体の絶縁破壊電界と絶縁物の常用絶縁破壊電界が接近していると、絶縁物が先に絶縁破壊して、ゲートとドレインの間の短絡を起こす可能性が高いため、好ましくない。
【０１０３】
以上のように、ドリフト層をなす半導体がｎ型である場合には、トレンチに埋め込まれた絶縁物が正の固定電荷を有する方が、負の固定電荷を有するよりも、ゲート電極の下端付近の電界を緩和できるので、好ましい。より好ましくは、トレンチに埋め込まれた絶縁物が平衡電荷密度程度の正の固定電荷を有するのがよい。また、ゲート電極の下端の電界を緩和する程度に、平衡電荷密度をやや上回る程度の正の固定電荷を有するのが、さらに好ましい。
【０１０４】
（従来構造との違い）
図７に示す超接合構造では、ｎ型領域２５とｐ型領域２６の接合界面に平行に電圧が印加される。そして、この接合界面に垂直な方向、すなわち横方向の電界によって、ｎ型領域２５とｐ型領域２６を空乏化させることにより、高耐圧が実現される。
【０１０５】
図７においては省略されているが、超接合構造の上にはゲートが設けられており、スイッチングデバイスとして機能する。この構造は、ｎ型領域２５とｐ型領域２６の電荷バランスが大変に厳しい一方で、ｎ型領域２５とｐ型領域２６の少なくとも一方を選択的に形成しなければならないため、作製するのが難しい。
【０１０６】
そこで、図８に示すように、ｐ型領域２６に代えて、絶縁物２７を用いることにより、超接合構造の代用とする提案がある。この構造は、ドリフト層を貫通するトレンチを形成し、そのトレンチ内に絶縁物２７を埋め込むことにより形成される。この構造では、トレンチ内に埋め込まれた絶縁物２７に全体として負の固定電荷が生じなければ、超接合構造として機能しない。以下、この代用構造を含めて超接合構造とする。
【０１０７】
しかし、このような構造をトレンチ型ＭＩＳＦＥＴに適用する場合、上述したように、図示省略したゲート電極の下端付近の電界が高くなる。従って、例えばＳｉＣとＳｉＯ2の組合せのように、半導体の絶縁破壊電界と絶縁物の常用絶縁破壊電界が接近していると、絶縁物が先に絶縁破壊して、ゲートとドレインの間の短絡を起こす可能性が高いため、好ましくない。
【０１０８】
また、超接合構造では、発生する横方向電界は、ドリフト層を横方向に空乏化させるのに十分である程度に大きくなければならない。絶縁物の比誘電率が半導体の比誘電率よりも小さい場合には、絶縁物中に、半導体中よりも大きな横方向電界が発生する。
【０１０９】
発明者らの計算によれば、絶縁物中の最大電界が、絶縁物の常用絶縁破壊電界を越えることがないためには、半導体の絶縁破壊電界のうち、横方向電界に分配される割合が、次の（１）式の値の平方根よりも小さくなければならない。また、通常構造よりも高耐圧を実現するためには、前記割合が、√（５／９）よりも小さくなければならない。なお、通常構造とは、超接合構造ではない構造、すなわちドリフト層が一様で単一の導電型の半導体層で構成される構造のことをいう。
【０１１０】
｛（ＥI／ＥS）2−１｝／｛（εS／εI）2−１｝  ・・・（１）
ただし、ＥS、εS、ＥIおよびεIは、それぞれ半導体の絶縁破壊電界、半導体の比誘電率、絶縁物の常用絶縁破壊電界および絶縁物の比誘電率である。
【０１１１】
しかし、半導体の絶縁破壊電界のうち、横方向電界に分配される割合が丁度、上記（１）式の値またはそれに近い値では、デバイス作製時のわずかな誤差により、絶縁物中の最大電界が絶縁物の常用絶縁破壊電界を越える可能性があるため、好ましくない。従って、半導体の絶縁破壊電界のうち、横方向電界に分配される割合を、上記（１）式の値よりも相当に小さい値に設計すべきである。
【０１１２】
半導体の絶縁破壊電界が大きいと、前記（１）式の値は小さくなる。例えば、半導体がＳｉであり、絶縁物がＳｉＯ2である場合には、（１）式の値は１２以上となり、５／９よりも相当に大きいので、横方向電界によって絶縁物中の電界が過大になる心配はない。しかし、半導体が４Ｈ−ＳｉＣであり、電圧が概ね＜０００１＞方向に印加され、絶縁物がＳｉＯ2である場合には、前記（１）式の値は０．０９程度である。
【０１１３】
絶縁破壊電界が最も小さいとされる３Ｃ−ＳｉＣを用いる場合には、前記（１）式の値は０．５８程度である。従って、ＳｉＣとＳｉＯ2の組合せで、図８に示すような超接合構造を構成する場合には、絶縁物中に過大な電界が印加されないように注意して設計する必要がある。
【０１１４】
一方、横方向電界に分配される割合が小さいと、半導体のｎ型領域を空乏化させるためには、ｎ型領域の幅（１次元的に繰り返される場合を仮定する）に応じて、ドナー密度を下げなければならない。そのため、同じ耐圧を有する通常構造に比べて、オン抵抗を低減させることができない可能性がある。
【０１１５】
超接合構造における繰り返しのピッチを小さくすると、ｎ型領域の幅も小さくなる。発明者らの計算によれば、同じ耐圧の通常構造に比べてオン抵抗を低減させるためには、最も単純には、半導体の絶縁破壊電界のうち、横方向電界に分配される割合を、次の（２）式で表される値よりも大きくしなければならない。（２）式の値が実数でない場合には、超接合構造にしても、通常構造よりもオン抵抗を低減させることはできない。
【０１１６】
０．５−√（０．２５−｛８×ＥS÷（２７×ＢＶD）×（Ｐ÷２）｝2）  ・・・（２）
ただし、ＥS、ＢＶDおよびＰは、それぞれ半導体の絶縁破壊電界、設計耐圧および超接合の繰り返しピッチである。
【０１１７】
半導体の絶縁破壊電界が大きいほど、また、超接合の繰り返しピッチが大きいほど、前記（２）式の値は大きくなる。一方、設計耐圧が大きいほど、前記（２）式の値は小さくなる。例えば、設計耐圧が１ｋＶであり、４Ｈ−ＳｉＣに、その概ね＜０００１＞方向に電圧が印加される場合、超接合の繰り返しピッチを８μｍにすると、前記（２）式の値は０．０９６となる。
【０１１８】
この値は、同じ条件での前記（１）式の値（０．０８程度）よりも大きいので、図８に示すような超接合構造にしても、耐圧とオン抵抗のトレードオフを改善することはできない。設計耐圧が２ｋＶであると、前記（２）式の値は０．０２２となる。従って、前記（２）式のような単純な仮定の下では、超接合構造にすることによって、耐圧とオン抵抗のトレードオフを改善することができそうに見える。
【０１１９】
しかし、実際には、超接合構造の場合、印加電圧が０Ｖであって、ｎ型領域には空乏層が多少広がっている。そのため、オン抵抗が増加する。場合によっては、ｎ型領域が完全に空乏化していることもある。これは、ＪＦＥＴ効果と同様の現象である。図７に示すｐｎ接合を用いた超接合構造の場合には、まさにＪＦＥＴ効果に相当し、空乏層の広がりの分、オン抵抗が増加する。
【０１２０】
上述した４Ｈ−ＳｉＣを用い、設計耐圧を２ｋＶにした例において、ｎ型領域の幅が超接合の繰り返しピッチの半分であり、ｐｎ接合を用いた場合と同じ２．７Ｖ程度のビルトイン電圧相当の空乏層が伸びているとする。この場合に、前記（２）式の値（０．０２２）ぎりぎりの設計では、印加電圧が０Ｖのときに、ｎ型領域の３０％近くが空乏化する。そのため、実際のオン抵抗は、空乏層の伸びがない場合に比べて、３０％以上も増加してしまい、通常構造よりもオン抵抗が高くなってしまう。
【０１２１】
簡単な見積もりによれば、半導体の絶縁破壊電界のうちの横方向電界に分配される割合の２乗に相当する値、すなわち前記（１）式の値や前記（２）式の値と直接比較できる値が０．０３３程度以上になるように設計しなければならない。この値は、前記（１）式の値（０．０８）よりも小さいので、この範囲に収まるように設計すれば、超接合構造により、耐圧とオン抵抗のトレードオフを改善できないことはない。
【０１２２】
しかし、設計可能範囲は、横方向電界強度にして±２０％に満たない。また、この範囲内で制御性を確保したとしても、オン抵抗を、通常構造の６０％強程度しか低減できない。４Ｈ−ＳｉＣの場合、この耐圧クラスでは、デバイスの全オン抵抗に対するドリフト層のオン抵抗の寄与は、２０％程度以下である。従って、ドリフト層を超接合構造にすることによって、この程度のオン抵抗の低減を実現できるとしても、デバイスのオン抵抗としては、１０％も低減することはできない。
【０１２３】
さらに、同様の見積もりによれば、設計耐圧が概ね１．２５ｋＶ以下になると、半導体の絶縁破壊電界のうち横方向電界に分配される割合の２乗に相当する値は、前記（１）式の値よりも大きくなってしまう。そのため、超接合構造にしても、オン抵抗を低減することはできない。超接合の繰り返しピッチが大きい場合、あるいはｎ型領域の幅が広い場合には、さらに高耐圧設計でなければ、超接合構造にしても、オン抵抗を低減することはできない。
【０１２４】
以上のように、図８に示す超接合構造では、相当な高耐圧が要求される場合、あるいは十分に小さい繰り返しピッチを実現できる場合を除いては、設計耐圧に対するオン抵抗の低減効果はわずかである。また、それを実現するための努力に見合う効果は得られない。
【０１２５】
半導体がＳｉである場合には、ｐｎ接合による超接合構造を作製しやすくするために、Ｒ．  ｖａｎＤａｌｅｎらによって、図９に示す構造が提案されている（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２００４  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ、２００４年、ｐ．４５１−４５３）。この構造は、ドリフト層にトレンチをドレインに達するように形成し、ｎ型領域２５の表面に不純物を拡散させることによってｐ型領域２６とし、トレンチ内に絶縁物２７で埋め込むことにより形成される。
【０１２６】
この構造をＲＥＳＵＲＦの一種とする文献もあるが、横方向電界によって空乏化を促進することによって高耐圧を得るという点で、超接合構造と同じである。従って、ここでは、図９に示す構造も超接合構造に含める。この構造では、ｐ型領域２６内で横方向電界が緩和されるので、前記（１）式の条件は、ｐ型領域２６の幅に応じて緩和される。しかし、この構造を作製するのは、図８の構造を作製するよりも難しいのは明らかである。
【０１２７】
特に、ＳｉＣの場合、不純物の拡散係数が極めて小さいので、Ｓｉのようにトレンチ形成後に拡散法により不純物を導入するのは、現実的でない。従って、エピタキシャル再成長またはイオン注入を行うことによって、ｐ型領域２６を形成することになる。しかし、トレンチのアスペクト比が高い場合には、いずれの方法でも困難である。
【０１２８】
一方、上述した通り、超接合構造のメリットを享受するためには、高耐圧設計で、繰り返しピッチを小さくする必要があるので、トレンチのアスペクト比は、相当に高くなってしまう。従って、ＳｉＣとＳｉＯ2の組合せを用いる場合には、図９に示す超接合構造は現実的ではない。例えば、図３−１または図４−１に示すような本発明構造によるのが合理的である。
【０１２９】
本発明によれば、電荷バランスを厳重に維持する必要がなく、また、横方向電界によってｎ型領域が完全に空乏化する必要がないので、絶縁物が埋め込まれるトレンチのピッチあるいはデバイス上面から見たトレンチの配置形状と、ｎ型領域のドナー密度を、独立に選ぶことができる。従って、設計の自由度が高く、デバイスプロセスにおける許容誤差を、従来の超接合構造と比べて大きく取ることができる。
【０１３０】
特に、本発明によれば、縦型トレンチＭＩＳＦＥＴにおいて、もはや超接合構造として有効には機能しないような構造であっても、ゲート電極下の絶縁物がドレイン側の高ドープ層まで達していない場合に比べて、ゲート電極下の絶縁物に過大な電界が印加されるのを回避できる。従って、高耐圧を実現できるという利点がある。
【０１３１】
ここで、超接合構造として有効には機能しないような構造とは、次のような構造のことである。すなわち、トレンチに埋め込まれた絶縁物と半導体の界面のうち、半導体側に、その界面に垂直に、半導体の絶縁破壊電界の√（５／９）倍、または前記（１）式の値の平方根倍のうち、いずれか小さい方に相当する電界を印加したときに、半導体のドレイン領域とボディー領域が、トレンチに埋め込まれた絶縁物および半導体の空乏層によって完全に隔てられることがないような構造である。
【０１３２】
なお、本発明は、ドリフト層の伝導型がｎ型であり、トレンチに埋め込まれる絶縁物が正の固定電荷を有する構成に限るものではない。例えば、ドリフト層の伝導型がｐ型である場合に、トレンチに埋め込まれる絶縁物が負の固定電荷を有していてもよい。
【０１３３】
また、ｎ型のドリフト層のドナー密度が、所望の耐圧に対して、超接合構造ではない通常構造の１次元モデルから導かれるドナー密度と同等であるならば、ゲート電極の下端に過大な電界が印加されない範囲において、トレンチに埋め込まれる絶縁物が負の固定電荷を有していてもよい。ドリフト層の伝導型がｐ型である場合も同様であり、トレンチに埋め込まれる絶縁物が正の固定電荷を有していてもよい。
【０１３４】
実施の形態１．
図３−１は、本発明の実施の形態１にかかるトレンチＭＯＳＦＥＴの要部の構成を示す断面図である。図３−１に示すように、（０００１）Si面を主面とする高濃度のｎ型４Ｈ−ＳｉＣからなる基板３１の上に、高濃度のｎ型のフィールドストッピング層４７、低濃度のｎ型のドリフト層３２、ｎ型の電流広がり層４８、ｐ型のボディー領域３３および高濃度のｎ型のソースコンタクト領域３４が、基板３１側からこの順で積層されている。
【０１３５】
ソースコンタクト領域３４の表面から、ボディー領域３３、電流広がり層４８およびドリフト層３２を貫通して、フィールドストッピング層４７に達するトレンチ４１が形成されている。トレンチ４１の側壁面のうち、ボディー領域３３、ソースコンタクト領域３４の、ボディー領域近傍部分および電流広がり層４８のボディー領域近傍部分には、例えば酸化膜でできたゲート絶縁膜３６を介して、ゲート電極３７が設けられている。
【０１３６】
トレンチ４１のうち、ゲート電極３７より下の部分は、ＳｉＯ2を主成分とする埋め込み絶縁物４６によって満たされている。また、トレンチ４１のうち、ゲート電極３７より上の部分と、ソースコンタクト領域３４の表面の一部には、層間絶縁膜３８が形成されている。ソースコンタクト領域３４の残りの表面は、ソース電極３９に接している。
【０１３７】
ソース電極３９は、層間絶縁膜３８の上を覆い、図示しない隣接するセルのソースコンタクト領域に接している。ソース電極３９のうちの一部は、高濃度のｐ型のボディーコンタクト領域３５に接している。ボディーコンタクト領域３５は、ボディー領域３３に食い込んで形成されている。基板３１のもう一方の主面（裏面）には、ドレイン電極４０が設けられている。
【０１３８】
なお、基板３１の主面は、（０００−１）C面であってもよい。また、｛０００１｝面から数度、例えば１０度以内の角度のオフがついていてもよい。基板３１の主面がいずれであっても、ＭＯＳＦＥＴの各領域を形成する際に致命的な結晶欠陥が生じたり、各領域の表面や側面に不必要に凹凸が生じたり、膜厚やドーピング濃度等の制御性が著しく低下したりしなければ、高耐圧が得られる。
【０１３９】
また、フィールドストッピング層４７および電流広がり層４８は、なくてもよい。ＳｉＣ基板３１の品質が十分でない場合、フィールドストッピング層４７を設けると、逆方向電圧印加時に空乏層がドリフト層３２の全体に広がっても、その端部での高電界が基板３１に印加されるのを防ぐことができる。従って、基板品質の低さに起因して絶縁破壊が起こるのを抑制できるので、好ましい。
【０１４０】
ドリフト層３２は比較的高抵抗であるので、オン状態のときに、ボディー領域３３とゲート絶縁膜３６の界面のＭＩＳチャネル４２を流れる電流は、ドリフト層３２のうちトレンチ４１の付近のみを流れようとする。これは、電流集中によるオン抵抗の増大を招く可能性がある。電流広がり層４８を設けると、電流がドリフト層３２の広い領域に広がって流れるので、電流集中によるオン抵抗の増大を抑制することができるので、好ましい。
【０１４１】
また、トレンチ４１は、フィールドストッピング層４７を貫通して基板３１に達していてもよい。さらに、図４−１に示すように、トレンチ４１が基板３１を貫通していてもよい。深いトレンチを形成する場合には、トレンチ底面と側壁面との角部がエッチングの進行が速く、角部が深く掘り下げられた形状となりやすい。ドリフト層３２の途中にトレンチ４１の底面を形成すると、そのトレンチ底面の形状が特性に影響しやすいが、本実施の形態のように、フィールドストッピング層４７に達するトレンチとすると、その底面の形状での特性への影響が少なくてよい。また、トレンチ４１の側壁面は、基板３１の主面に対して垂直でなくてもよい。特に、トレンチ４１の側壁面のうち、ゲート絶縁膜３６と接する部分は、基板３１の主面に対して、チャネル抵抗が小さくなるような角度を有していてもよい。更に、図３−２のように、ゲート電極３７より下のトレンチ４１の側壁面をくさび状に傾斜させてもよいし、図４−２のように、トレンチ４１の側壁面全体をくさび状に傾斜させてもよい、このように、トレンチ４１の底面を狭小とすることにより、深いトレンチであってもゲート絶縁膜３６での埋め込みが容易となる。
【０１４２】
さらに、トレンチ４１の側壁面は、平面のみの組合せで構成されていなくてもよい。つまり、トレンチ４１の側壁面が曲面だけで構成されていてもよい。あるいは、トレンチ４１の側壁面が平面と曲面の組合せで構成されていてもよい。
【０１４３】
また、ゲート電極３７が、ゲート絶縁膜３６を介して、電流広がり層４８の厚さの全体にわたって設けられていてもよいし、ドリフト層３２の一部に沿って設けられていてもよい。ただし、ゲート電極３７がドリフト層３２の相当に下の方まで設けられていると、オフ時に、その付近のゲート絶縁膜３６に過大な電界が印加されるので、好ましくない。
【０１４４】
また、ソースコンタクト領域３４の表面とボディーコンタクト領域３５の表面は、いずれの表面にもソース電極３９が接していれば、面一になっていなくてもよい。例えば、ボディーコンタクト領域３５の表面がソースコンタクト領域３４の表面よりも下方にあってもよい。
【０１４５】
図３−１および図４−１には、図を簡略化するため、トレンチ４１が１本だけ示されているが、実際には、図面の左右方向、およびセルの構造と配置によっては奥行き方向に、図３−１または図４−１の構造を多数繰り返した構造となっている。
【０１４６】
図１０と図１１は、トレンチＭＯＳＦＥＴをソース電極の上方から見たときのトレンチの平面形状を示す図である。図１０に示す例は、図３−１または図４−１の奥行き方向に向かってトレンチ４１の面方位等に変化のない、ストライプセル構造の例である。図１１に示す例は、トレンチ４１および各セルが六角形状をなす六角形状セル構造の例である。このように、セルがどのような形状であっても、高耐圧を実現できる。
【０１４７】
実際のトレンチＭＯＳＦＥＴにおいては、ゲート電極３７は、デバイスの端部でまとめられてデバイス表面に取り出される。ゲート電極３７の取り出し方は、従来のＳｉ製のトレンチＭＯＳＦＥＴと同じである。
【０１４８】
また、実際のトレンチＭＯＳＦＥＴにおいては、デバイス端部での電界集中を緩和するために、エッジターミネーションが形成される。図１２と図１３は、エッジターミネーション構造を示す断面図である。図１２に示す例は、電界集中を回避するために、デバイスの側端部において、ソースコンタクト領域３４からドリフト層３２まで（電流広がり層４８のボディー領域近傍部分まででもよい）の部分を切り落とし、露出したドリフト層３２（または、電流広がり層４８）の表面の一部にｐ型ガードリング領域４９を形成し、さらに露出した半導体の表面に保護絶縁膜５０を形成した例である。
【０１４９】
図１３に示す例は、さらにフィールドストッピング層４７まで切り落とし、露出した表面に保護絶縁膜５０を設けて保護する、いわゆるメサ構造とした例である。このように、エッジターミネーション構造がどのような構造であっても、デバイスの耐圧を著しく低下させたり、デバイス内部に著しい電界集中を生じさせたりするものでないかぎり、高耐圧が得られる。
【０１５０】
次に、図３−１に示すトレンチＭＯＳＦＥＴを作製する方法について説明する。エピタキシャル成長、ボディーコンタクトの形成、電界緩和構造（ＪＴＥ）の形成、トレンチの形成、埋め込み酸化膜の形成、ゲート酸化膜の形成、ゲート電極の形成を順に行ってデバイスが完成する。以下に、各工程ごとに詳細に説明する。
【０１５１】
（エピタキシャル成長工程）
例えば、（０００１）Si８度オフ面を主面とするｎ型の４Ｈ−ＳｉＣ基板、または（０００−１）C８度オフ面を主面とするｎ型４Ｈ−ＳｉＣ基板を用意する。８度のオフ角がついた基板を用いる理由は、後述するエピタキシャル成長のために、市販されているＳｉＣ基板に８度のオフがつけられているからである。
【０１５２】
近年、４度オフの基板も市販されているので、この基板を用いてエピタキシャル成長が可能であれば、４度オフ基板を用いてもよい。基板の実効ドナー密度は、例えば１０18ｃｍ-3台の中盤である。基板の厚みは、例えば４００μｍ前後である。これは、市販されている基板の厚さが４００μｍ前後であるからである。
【０１５３】
エピタキシャル成長を行い、基板の上にｎ型フィールドストッピング層、ｎ型ドリフト層、ｎ型電流広がり層、ｐ型ボディー層およびｎ+型ソースコンタクト層をこの順に成膜する。フィールドストッピング層のドナー密度は例えば０．５〜１０×１０17ｃｍ-3であり、厚さは例えば約２μｍである。
【０１５４】
ドリフト層のドナー密度は例えば約１．６×１０16ｃｍ-3であり、厚さは例えば約５．７μｍである。電流広がり層のドナー密度は例えば約１×１０17ｃｍ-3であり、厚さは例えば約０．４μｍである。ボディー層のアクセプタ密度は例えば２×１０17ｃｍ-3であり、厚さは例えば約１μｍである。
【０１５５】
ソースコンタクト層のドナー密度は例えば２×１０19ｃｍ-3であり、厚さは例えば約０．３μｍである。｛０００１｝８度オフ面を主面とする４Ｈ−ＳｉＣ基板に対してエピタキシャル成長を行うための装置については、市販されているので、詳細な説明を省略する。
【０１５６】
なお、上述した各層の膜厚およびドーピング密度は、一例であり、所望の耐圧やその他の特性および許容すべきプロセス誤差によって、適切に設計される。また、いずれの層も、必ずしも均一なドーピング密度である必要はなく、成膜方向に沿ってドーピング密度が変化していてもよい。
【０１５７】
また、一例として挙げれば、ストライプセル構造の場合のセルピッチに相当するストライプのピッチは例えば１４μｍであり、トレンチの幅は例えば２μｍである。このピッチとドリフト層のドナー密度から考察すると、本実施の形態の構造は、超接合構造としては、有効に機能しない。ドリフト層および電流広がり層と、ボディー層とからなるｐｎ接合の理論耐圧は、例えば１．１ｋＶである。
【０１５８】
（ボディーコンタクト形成工程）
上記エピタキシャル成長工程の次に、例えばＴＥＯＳとＯ2を原料ガスとするプラズマＣＶＤを行い、ソースコンタクト層側の全面に例えば約２μｍの厚さのＳｉＯ2を堆積する。そして、フォト工程によって、ボディーコンタクト領域形成用フォトレジストマスクパターンを形成する。その後、例えばＣＨＦ3を反応性ガスとするプラズマエッチングを行い、ＳｉＯ2のマスクパターンを形成する。
【０１５９】
続いて、例えばＯ2プラズマにより、ＳｉＯ2のエッチング中に発生した堆積物とフォトレジストを除去して、イオン注入用ＳｉＯ2マスクとする。そして、例えば１２００℃のウェット雰囲気で例えば３０分間の熱酸化を行い、スクリーン酸化膜を形成する。続いて、試料を例えば５００℃に加熱し、表面から例えば０．４μｍまでの深さに、平均密度が例えば１．５×１０21ｃｍ-3のボックスプロファイルとなるように、アルミニウムをイオン注入する。
【０１６０】
続いて、バッファフッ酸を用いて、スクリーン酸化膜とＳｉＯ2マスクを除去する。その後、再びフォトレジストを塗布し、これをＡｒフロー中で例えば約８００℃に加熱して炭化することによって、カーボンキャップとする。なお、フォトレジストを炭化する代わりに、例えばスパッタによりカーボンを成膜することによって、カーボンキャップを形成してもよい。
【０１６１】
この状態で、Ａｒフロー中で例えば約１８００℃で５分間保持することによって、イオン注入により導入されたアルミニウムを活性化する活性化アニールとする。その後、Ｏ2フロー中で例えば約８００℃で１時間保持して、カーボンキャップを除去する。ここまでの工程により、ソースコンタクト層の一部にボディーコンタクト領域が形成される。ソースコンタクト層の残りの部分は、ソースコンタクト領域となる。
【０１６２】
（ＪＴＥ形成工程）
上記ボディーコンタクト形成工程の次に、プラズマＣＶＤを行い、ボディーコンタクト領域側の全面に例えば約２μｍの厚さのＳｉＯ2を堆積する。そして、フォト工程によって、ソース・ボディー領域アイソレーション用フォトレジストマスクパターンを形成する。その後、例えばＣＨＦ3を反応性ガスとするプラズマエッチングを行い、ＳｉＯ2のマスクパターンを形成する。
【０１６３】
続いて、例えばＯ2プラズマにより、ＳｉＯ2のエッチング中に発生した堆積物とフォトレジストを除去して、ＲＩＥ（反応性イオンエッチング）用ＳｉＯ2マスクとする。そして、プラズマエッチング（ＲＩＥ）を行い、ソースコンタクト領域とボディー領域のうちの必要な部分を残し、それ以外のソースコンタクト領域、ボディー領域、電流広がり層およびドリフト層の一部を除去する。
【０１６４】
このときのエッチング深さは例えば２μｍ弱であり、エッチングすべき領域の幅が十分に大きいので、これらの領域および層を容易に除去できる。例えば、ＳＦ6とＯ2を反応性ガスとするＩＣＰプラズマ（誘導結合プラズマ）によって、容易に実現することができる。
【０１６５】
続いて、上述したボディーコンタクト領域を形成するときと同様にして、エッチングにより除去した領域の一部に、選択的にアルミニウムをイオン注入し、活性化アニールを行う。その際のアルミニウムの注入深さは例えば０．３μｍであり、平均密度は例えば０．９〜１×１０17ｃｍ-3である。なお、ボディーコンタクト領域を形成するための活性化アニールと、ＪＴＥを形成するための活性化アニールを同時に行ってもよい。
【０１６６】
（トレンチ形成工程）
上記ＪＴＥ形成工程の次に、プラズマＣＶＤを行い、ボディーコンタクト領域側の全面に例えば約３．７μｍの厚さのＳｉＯ2を堆積する。このような厚いＳｉＯ2を堆積すると、クラックを生じることが多い。しかし、適切な条件で堆積した後、十分にゆっくりと降温することによって、ＳｉＯ2のクラックを抑制できる。
【０１６７】
続いて、フォト工程によって、トレンチ形成用フォトレジストマスクパターンを形成する。その後、例えばＣＨＦ3を反応性ガスとするプラズマエッチングを行い、ＳｉＯ2のマスクパターンを形成する。続いて、例えばＯ2プラズマにより、ＳｉＯ2のエッチング中に発生した堆積物とフォトレジストを除去して、ＲＩＥ用ＳｉＯ2マスクとする。
【０１６８】
続いて、例えばＳＦ6とＯ2を反応性ガスとするＩＣＰプラズマエッチング（ＲＩＥ）を行い、フィールドストッピング層に達するトレンチを形成する。発明者らが用いている装置では、ＩＣＰ電力、バイアス電力、ＳＦ6とＯ2の流量および反応圧力を調整し、低圧および低流量に設定することによって、ＳｉＣのエッチング速度とＳｉＯ2のエッチング速度の比（選択比）が最大で２．３程度になる。
【０１６９】
従って、この条件でエッチングを行うことによって、深さが例えば８μｍ弱のトレンチを形成できるので、フィールドストッピング層に達するトレンチを容易に形成できる。なお、他の方法によって、トレンチを形成してもよい。例えば、反応性ガスとして、ＳＦ6の代わりに、Ｃｌ2やＨＢｒを用いてもよいし、ＣＦ4やＮＦ3などを用いてもよい。これらのガスは、Ｓｉプロセスでよく用いられている。
【０１７０】
また、エッチング装置は、平行平板方式やＥＣＲ（電子サイクロトロン共鳴）方式の装置でもよい。また、マスク材料は、用いる反応性ガスに対して選択比の大きい材料であればよい。例えば、ＳＦ6やＣＦ4を反応性ガスとして用いる場合には、ＩＴＯなどを用いることができる。
【０１７１】
続いて、ＳｉＯ2マスクを残したまま、例えば約１１５０℃のドライ雰囲気で熱酸化を行い、トレンチ側壁で例えば約４０ｎｍの厚さの犠牲酸化膜を形成する。そして、バッファフッ酸を用いて、犠牲酸化膜とＳｉＯ2マスクを除去する。その際、ＳｉＯ2マスクが完全に除去されずに残っていてもよい。この酸化膜の形成と除去を行うことによって、ＲＩＥの際にトレンチ側壁に生じたダメージを除去することができる。
【０１７２】
（埋め込み酸化膜形成工程）
上記トレンチ形成工程の次に、トレンチにＳｉＯ2またはＳｉＯ2を主成分とする絶縁物を埋め込む。その方法として、以下の２種類の方法について説明するが、必ずしもこれらの方法に限らない。
【０１７３】
トレンチに絶縁物を埋め込む第１の方法について説明する。まず、主面とトレンチ側壁にＳｉＯ2またはＳｉＯ2を主成分とする絶縁物を薄く形成する。この薄い絶縁物は、トレンチに埋め込まれる絶縁物（図３−１の埋め込み絶縁物４６）の一部となるので、その常用絶縁破壊電界が、半導体の絶縁破壊電界よりも高くなるように形成する必要がある。
【０１７４】
また、主面上に形成される絶縁物（以下、便宜上、ＳｉＯ2とする）は、後の工程でポリシリコンをエッチバックする際のエッチストップになるので、選択比に見合う厚さを有する必要がある。また、絶縁物中に負の固定電荷を生じると、ゲート電極の下端付近の絶縁物に過大な電界が印加されて、好ましくないので、絶縁物中になるべく負の固定電荷を生じないようにする必要がある。
【０１７５】
そのような薄い絶縁物を形成するには、トレンチ形成工程でのＳｉＯ2マスクを完全にエッチングし尽くさずに残しておき、例えば１１５０℃のドライ雰囲気で再び熱酸化すればよい。トレンチ側壁面に例えば４０ｎｍの厚さの熱酸化膜が形成される。なお、必ずしもこの通りである必要はない。例えば、ＴＥＯＳとＯ2を原料ガスとするプラズマＣＶＤを行って、適切な膜厚のＳｉＯ2を堆積し、これを例えば１３００℃の１０％Ｎ2希釈Ｎ2Ｏで適度な時間アニールするなどしてもよい。
【０１７６】
続いて、Ｓｉプロセスでよく行われているように、例えばＬＰＣＶＤにより、薄いＳｉＯ2上に高濃度のリンを含むポリシリコンを堆積する。その際、このポリシリコンの、トレンチ側壁面における膜厚が、トレンチ幅の５０〜７０％程度になるようにする。ポリシリコンの最適な膜厚は、ポリシリコンの稠密度に依存する。このポリシリコンには、リンの他に、ホウ素を含ませてもよい。
【０１７７】
続いて、Ｓｉプロセスでよく行われているように、例えばＣｌ2やＨＢｒを反応性ガスに用いたプラズマエッチングにより、ポリシリコンの異方性エッチングを行う。その際、後続の熱酸化により生成される酸化膜の上端がボディー領域の下端よりも下になるように、ポリシリコンをエッチバックする。ただし、後続の熱酸化後の酸化膜の上端があまり下方に位置すると、デバイスのオフ時に、酸化膜に過大な電界が印加されることになるため、好ましくない。
【０１７８】
ポリシリコンとＳｉＯ2の選択比に比べて、トレンチ底面に予め形成されたＳｉＯ2膜が薄すぎると、トレンチ底面のＳｉＯ2を突き抜けて、ＳｉＣのフィールドストッピング層や基板がエッチングされてしまう。（０００１）Si面を用いる場合、この面の熱酸化速度は、他の面よりも格段に小さい。そのため、熱酸化によりＳｉＯ2を形成すると、上述したように、トレンチ底の薄いＳｉＯ2膜を突き抜けてしまう事態が、特に起こりやすい。
【０１７９】
しかし、フィールドストッピング層内や基板内で、多少トレンチの形状が変化しても、少なくともエッチングされたＳｉＣに絶縁物が埋め込まれるかぎり、耐圧に影響はない。ただし、ソースコンタクト領域やボディーコンタクト領域があまりエッチングされないように、注意する必要がある。
【０１８０】
続いて、残ったポリシリコンをドライ雰囲気で熱酸化する。それによって、トレンチが、酸化膜からなる埋め込み絶縁物で埋め込まれる。ドライ雰囲気で熱酸化を行うことによって、熱酸化膜が酸素欠乏気味となり、酸化膜中に正の固定電荷が発生する。ウェット雰囲気で熱酸化を行うと、熱酸化膜中に水酸基が取り込まれ、酸化膜中に負の固定電荷が発生するため、好ましくない。
【０１８１】
熱酸化前のポリシリコンには高濃度のリンが含まれているので、熱酸化によって軟化温度の低い、いわゆるＰＳＧ膜（ホウ素を含有する場合は、ＢＰＳＧ膜）となる。元のポリシリコンがホウ素を含有している場合は、ＢＰＳＧ膜となる。従って、高温、例えば１０００℃でアニールすると、リフロー効果により、ＳｉＣがエッチングされてできた、トレンチ底部の空隙が埋められる。
【０１８２】
なお、ポリシリコンの熱酸化とアニールが同時に起こっていてもよい。また、軟化温度が低いため、より低温まで熱応力が緩和され続けるので、デバイスが完成した際に、トレンチに埋め込まれた絶縁物の残留応力が小さくなる。これは、ＳｉのＤＲＡＭ（ダイナミックランダムアクセスメモリ）向けのトレンチ埋め込み技術においてよく知られている通りである。
【０１８３】
さらに、ポリシリコンの熱酸化後、トレンチに埋め込まれたＳｉＯ2の上にＳｉＮを堆積してもよい。例えばＬＰＣＶＤやプラズマＣＶＤによりＳｉＮを堆積すると、トレンチの側壁よりも底部（ここでは、トレンチに埋め込まれたＳｉＯ2の上端）に厚く堆積する。従って、ＳｉＮの堆積後に熱リン酸に浸すことによって、トレンチの側壁に堆積したＳｉＮを除去し、トレンチ内のＳｉＯ2の上にのみＳｉＮを残すことができる。
【０１８４】
トレンチに絶縁物を埋め込む第２の方法について説明する。第２の方法では、例えばＬＰＣＶＤやプラズマＣＶＤを行って、トレンチ側壁面にＰＳＧ膜またはＢＰＳＧ膜を直接堆積する。あるいは、例えばＴＥＯＳとＯ2を原料ガスとするＬＰＣＶＤやプラズマＣＶＤを行って、ＳｉＯ2を堆積し、その後にリンとホウ素をドライブインするようにしてもよい。
【０１８５】
しかし、これらの方法で酸化膜を一度に堆積すると、トレンチ内部に空隙が残ることがある。そこで、酸化膜をある程度の厚さに堆積したら、高温（例えば１０００℃）でアニールしてリフローさせる。このようにして、トレンチ底部付近に空隙が残らないようにしながら、酸化膜の堆積とリフローを繰り返して、トレンチ底部から順次、空隙のない埋め込み酸化膜を形成する。
【０１８６】
この方法によりトレンチ全体に空隙のない埋め込み酸化膜を形成すると、酸化膜の表面の凹凸が激しくなることがある。凹凸が激しい場合には、例えばＳｉＣ主面をエッチストップとした研磨を行って、表面を平坦化する。その際、研磨剤として、例えばシリカを用いると、堆積した酸化膜は、シリカより軟弱であるので、削られる。
【０１８７】
しかし、ＳｉＣは、シリカよりはるかに硬いので、ほとんど削られない。ただし、研磨により表面の温度が上昇すると、ＳｉＣの表面が酸化されて削られてしまうので、温度があまり上昇しないようにする必要がある。なお、酸化膜の表面が十分に平坦である場合には、平坦化するための研磨を行う必要はない。
【０１８８】
最後に、トレンチ内のＳｉＯ2を所定の深さまでエッチバックして、トレンチ内の埋め込み絶縁物を完成させる。エッチバックを行う際には、例えばＣＨＦ3を反応性ガスとして、プラズマエッチングを行えばよい。ＳｉＯ2とＳｉＣの選択比が４０以上となる条件があるので、そのような条件でプラズマエッチングを行う場合には、主面にＳｉＣが露出していても差し支えない。
【０１８９】
ただし、ＳｉＣの表面では、ＣＨＦ3が重合膜を形成する場合がある。その場合には、Ｏ2プラズマによりその重合膜を除去する必要がある。なお、この後に、上述した第１の方法と同様に、トレンチに埋め込まれたＳｉＯ2の上にＳｉＮを堆積してもよい。
【０１９０】
（ゲート酸化膜形成工程）
上記埋め込み酸化膜形成工程の次に、例えばＴＥＯＳとＯ2を原料ガスとするプラズマＣＶＤを行い、トレンチの側壁面に、例えば約１００ｎｍの厚さのＳｉＯ2膜を形成する。続いて、例えば１３００℃の１０％Ｎ2希釈Ｎ2Ｏで例えば１時間のアニールを行い、トレンチ側壁面のＳｉＯ2膜をゲート酸化膜とする。
【０１９１】
なお、別の方法によりゲート酸化膜を形成してもよい。例えば、単に熱酸化を行うことだけによって、ゲート絶縁膜を形成してもよい。また、上記方法とは異なる方法でＳｉＯ2を堆積してから上記方法と同じ方法でアニールを行ってもよいし、ＳｉＯ2を堆積してから上記方法と異なる方法でアニールを行ってもよい。
【０１９２】
ただし、所定のゲート耐圧が得られ、チャネル移動度が高くなるように、ゲート絶縁膜を形成するべきである。このゲート酸化膜形成工程では、ゲート酸化膜と一緒にエッジターミネーションの保護絶縁膜が形成される。
【０１９３】
上述した１３００℃でのアニールは、ゲート絶縁膜だけでなく、トレンチに埋め込まれたＳｉＯ2、すなわち埋め込み絶縁物や、ゲート酸化膜の堆積前に主面上に残っていたＳｉＯ2についても、耐圧が向上し、界面特性が向上するので、好ましい。また、トレンチに埋め込まれたＳｉＯ2の上にＳｉＮがある場合には、トレンチに埋め込まれたＳｉＯ2からリンやホウ素がゲート酸化膜に拡散するのを遅らせる効果があるので、好ましい。
【０１９４】
（ゲート電極形成工程〜デバイスの完成）
これ以降の工程は、ＳｉＣに対するコンタクトがＮｉであることと、例えば１０００℃程度の高温アニールを行うことを除いて、ＳｉのトレンチＭＯＳＦＥＴの作製プロセスとほとんど同じである。上記ゲート酸化膜形成工程の次に、高濃度のリンを含むポリシリコンを堆積してトレンチを埋める。
【０１９５】
そして、そのポリシリコンを所定の深さまでエッチバックして、ゲート電極とする。その後、例えばＳｉＯ2の層間絶縁膜を堆積し、層間絶縁膜と、ここまでの工程で主面上に残っているＳｉＯ2等をエッチングして、ソースコンタクトホールを形成する。その際、ソースコンタクトホールに、ソースコンタクト領域とボディーコンタクト領域の両方を露出させる。
【０１９６】
続いて、スパッタにより層間絶縁膜上にＮｉを成膜し、ウェット法またはドライエッチングにより、コンタクトホールよりも広めにＮｉをパターニングする。あるいは、ソースコンタクトホールを形成する際に用いたフォトレジストを残しておき、その状態でスパッタを行ってＮｉを成膜し、フォトレジストとともに不要なＮｉを除去する、いわゆるリフトオフ法を行ってもよい。
【０１９７】
ソース電極となるＮｉのパターンを形成した後、基板裏面のＳｉＯ2を除去し、スパッタにより基板裏面にＮｉを成膜する。その後、例えば１０００℃程度でコンタクトアニールを行う。最後に、ゲートパッドにコンタクトホールを形成し、スパッタによりソース電極側の表面にＡｌを成膜し、これをパターニングして、デバイスを完成させる。
【０１９８】
（デバイスの評価）
次に、（０００１）Si８度オフ面を主面とするｎ型の４Ｈ−ＳｉＣ基板と、（０００−１）C８度オフ面を主面とするｎ型４Ｈ−ＳｉＣ基板を用いて、上述した種々の作製方法により作製したトレンチＭＯＳＦＥＴの評価を行った結果について説明する。いずれの基板およびプロセスによっても、作製されたデバイスは、良好なＭＯＳＦＥＴのオン特性を示した。
【０１９９】
デバイスのオン抵抗は、７ｍΩｃｍ2程度であった。また、いずれの基板を用いても、大多数のプロセスにおいて、オフ時の耐圧の平均値は１０５０Ｖ程度であった。また、オフ時の耐圧は、正の温度係数を示した。これより、ボディー領域と電流広がり層の界面で、ほぼ一様にアバランシェ破壊が起こっていると考えられる。
【０２００】
ただし、上述した埋め込み酸化膜を形成する第１の方法において、ポリシリコンをウェット雰囲気で酸化したデバイスについては、以下のような好ましくない結果が得られた。オフ時の耐圧については、１０００Ｖを超える耐圧を示すデバイスもあったが、総じて耐圧が低く、耐圧のばらつきも大きかった。また、０Ｖから漸次、印加電圧を増加させていくと、途中から急激にリーク電流が増加し、絶縁破壊に至るデバイスが多かった。
【０２０１】
このようなデバイスでは、リーク電流が増加し始めた時点で印加電圧を一定に保っても、時間とともにリーク電流が増加し、絶縁破壊に至るものが多かった。このような経時変化のような現象は、ＳｉＯ2のようなアモルファス状物質によく見られる現象である。さらに、測定温度が上がると、耐圧が低下する傾向が見られた。
【０２０２】
ＳｉＣの絶縁破壊電界は、温度の上昇とともに増加するが、ＳｉＯ2の常用絶縁破壊電界は、温度の上昇とともに低下することが知られている。以上のことより、絶縁破壊が、トレンチに埋め込まれた酸化膜で起こっていることが原因で、耐圧が低いと考えられる。また、酸化膜中の負の固定電荷密度がばらついていることが原因で、耐圧がばらついていると考えられる。このように、トレンチに埋め込まれた絶縁物が、大きな負の固定電荷を有しているのは、好ましくない。
【０２０３】
比較のため、トレンチを深く形成しないで、ゲート電極の直ぐ下までの深さにした構造のデバイスも作製した。この比較用のデバイスでは、ＴＥＯＳとＯ2を原料ガスとするプラズマＣＶＤにより、ゲート酸化膜を堆積したので、トレンチの側壁面と底面にほぼ同じ厚さの酸化膜が形成されている。このようなデバイスでは、耐圧が６００〜８００Ｖ程度以下しかなく、耐圧のばらつきも大きかった。
【０２０４】
また、比較用のデバイスの中には、破壊耐圧付近の電圧を長時間印加し続けると、次第にリーク電流が増加して、ついには絶縁破壊するものがあった。このようなデバイスでは、その構造上、トレンチ底付近の酸化膜に電界が集中しやすいことと、その酸化膜の比誘電率がＳｉＣよりも小さいために、ＳｉＣ中よりも大きな電界が酸化膜に印加されることが原因で、絶縁破壊すると考えられる。従って、本実施の形態のように、フィールドストッピング層まで達するトレンチが形成され、そのトレンチの、ゲート電極の下の部分に絶縁物が埋め込まれた構造とすることが、好ましい。
【０２０５】
実施の形態１によれば、トレンチ４１がドレイン側の高ドープ層であるフィールドストッピング層４７に達しているので、電磁気学的法則上、半導体とトレンチ４１内の埋め込み絶縁物４６には、比誘電率の大小に関係なく、概ね等しい電界が印加される。そのため、半導体の絶縁破壊電界比誘電率積が、絶縁物の常用絶縁破壊電界比誘電率積よりも大きくても、絶縁物の常用絶縁破壊電界が、半導体の絶縁破壊電界と同等かそれよりも大きいので、絶縁物の方が先に絶縁破壊してゲートとドレイン間の短絡を起こすことがなく、高耐圧を実現できる。
【０２０６】
実施の形態２．
図１４は、本発明の実施の形態２にかかるトレンチＭＯＳＦＥＴの要部の構成を示す断面図である。図１４の正面断面図１４００に示すように、実施の形態２は、トレンチ４１を、フィールドストッピング層４７を貫通して基板３１のより深い部分に達するように形成したものである。
【０２０７】
また、図１４の側面断面図１４１０に示すように、実施の形態２では、基板３１の裏面が部分的に削り込まれており（図示されていない）、それによってオン抵抗の低減が図られている。さらに、その削り込まれた基板裏面の一部から、トレンチ４１に平行でないバックトレンチ５１が形成されている。
【０２０８】
そのバックトレンチ５１がトレンチ４１と交差することによって、トレンチ４１の底面に開口部が設けられている。その開口部を通じて、トレンチ４１の内壁面がバックトレンチ５１の内壁面と一続きになり、トレンチ４１の内壁面がバックトレンチ５１の内壁面を介して基板３１の裏面まで接続されている。
【０２０９】
バックトレンチ５１内には、絶縁物５６が埋め込まれている。このような構成にすることによって、トレンチ４１およびバックトレンチ５１内に絶縁物５６を埋め込む工程を簡略化できる。なお、図１４に示すようにトレンチ４１とバックトレンチ５１が概ね直交していてもよいし、トレンチ４１とバックトレンチ５１が交差するようになっていれば、直交しなくてもよい。その他の構成は、実施の形態１と同様であるので、実施の形態１と同様の構成については、同一の符号を付して説明を省略する。
【０２１０】
次に、図１４に示すトレンチＭＯＳＦＥＴを作製する方法について説明する。エピタキシャル成長、ボディーコンタクトの形成、裏面薄膜化およびバックトレンチの形成、電界緩和構造（ＪＴＥ）の形成、トレンチの形成、埋め込み酸化膜の形成、ゲート酸化膜の形成、ゲート電極の形成を順に行ってデバイスが完成する。以下に、各工程ごとに詳細に説明する。
【０２１１】
（エピタキシャル成長工程およびボディーコンタクト形成工程）
エピタキシャル成長工程とボディーコンタクト形成工程を順次行う。両工程は、いずれも実施の形態１と同様である。従って、説明が重複するので、省略する。ただし、実施の形態２では、例えば、（０００１）Si８度オフ面を主面とするｎ型の４Ｈ−ＳｉＣ基板を用いる。
【０２１２】
（裏面薄膜化・バックトレンチ形成）
上記ボディーコンタクト形成工程の次に、基板裏面に例えば４μｍのＡｌを堆積し、主面からトレンチ４１が形成される部分の付近のみをエッチングして、ＳｉＣをエッチングするためのマスクとする。次に、例えばＳＦ6とＯ2を反応性ガスとする高密度ＩＣＰプラズマにより、ＳｉＣをエッチングする。この、Ａｌ堆積とＳｉＣエッチング処理を繰り返し行う。その際のマスク合わせの精度は、主面側に対する精度のように厳しくはない。
【０２１３】
高密度プラズマを用いることによって、ＳｉＣのエッチング速度が例えば１８μｍ／分以上になるが、Ａｌとの選択比が１５以上と高いので、１回のＡｌの堆積とエッチングによって、例えば約６０μｍのＳｉＣをエッチングすることができる。従って、この処理を例えば７〜８回繰り返して、主面からトレンチ４１が形成される部分の付近におけるＳｉＣの残りの厚さを例えば約５０μｍにする。
【０２１４】
なお、別方法で基板裏面を薄膜化してもよい。例えばＡｌの代わりに、ＩＴＯのような選択比の高い材料を基板裏面に成膜してもよい。また、プラズマエッチング方法に代えて、ＦＩＢ（集束イオンビーム）やサンドブラストのようなエッチング方法を用いてよい。あるいは、基板裏面が概ね（０００−１）C面である場合には、ＡｌやＮｉをマスクとした溶融ＫＯＨや溶融ＮａＯＨを用いたウェットエッチング方法でもよい。
【０２１５】
基板裏面を薄膜化した後、バックトレンチ５１を形成するためにパターニングしたＡｌをマスクとして、上述した裏面薄膜化処理と同様のエッチングを行い、幅が例えば約２０μｍであり、深さが例えば約３０μｍであるバックトレンチ５１を形成する。バックトレンチ５１は、主面側に形成されるトレンチ４１のように微細でなくてもよい。また、バックトレンチ５１が主面側のトレンチ４１と平行でなければ、主面側のトレンチ４１の底部に開口部を設けることができるので、バックトレンチ５１の厳密な方位合わせは不要である。
【０２１６】
（ＪＴＥ形成工程）
ＪＴＥ形成工程は、実施の形態１と同様であるので、説明を省略する。
【０２１７】
（トレンチ形成工程）
上記ＪＴＥ形成工程の次に、主面からトレンチ４１を形成するが、トレンチ４１をバックトレンチ５１に到達させるため、２０μｍ程度の深さにエッチングする必要があり、実施の形態１よりも高い選択比を有するエッチング技術が必要である。反応性ガスとしてＳＦ6等のフッ素を含むガスを用いると、ＳｉＯ2との選択比を向上させるのは困難である。
【０２１８】
その理由は、Ｓｉ−Ｆの結合力とＳｉ−Ｏの結合力が、ほぼ同等であるからである。しかし、主面側にＩＴＯのような選択比の高い物質を堆積すると、微細加工が困難となる。そこで、Ｓｉとの結合力がＯよりも相当に弱い物質、例えばＢｒ等を用いると、ＳｉＯ2との選択比を向上させることができると考えられる。従って、ここでは、ＨＢｒとＯ2を反応性ガスとするＩＣＰプラズマを用い、スパッタ作用が少ない条件でエッチングを行う。
【０２１９】
この条件でエッチングを行うと、１０程度の選択比が得られる。多結晶ＳｉＣに関して、Ｄｉ  Ｇａｏらによって同様の手法が報告されている（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、２００３年３月１７日、第８２巻、第１１号、ｐ．１７４２−１７４４）。トレンチ形成工程におけるその他の処理等については、実施の形態１と同様であるので、説明を省略する。
【０２２０】
（埋め込み酸化膜形成工程）
上記トレンチ形成工程の次に、以下のようにして、主面、トレンチ４１の側壁およびに底面（バックトレンチ５１に接したことでＳｉＣが存在しない部分を除く）、並びにバックトレンチ５１の側壁および底面（図１４の側面断面図１４１０では、バックトレンチ５１の上面になる）に、ＳｉＯ2を形成する。
【０２２１】
まず、例えば１１５０℃のドライ雰囲気で熱酸化を行う。それによって、基板裏面が（０００−１）C面であり、熱酸化速度が大きいので、基板裏面に所定の厚さ、例えば４０ｎｍの厚さのＳｉＯ2が形成される。主面とトレンチ４１の底面は（０００１）Si面であるので、主面とトレンチ４１の底面では酸化がほとんど進行しない。
【０２２２】
トレンチ４１の底面には、例えば４ｎｍ程度の厚さのＳｉＯ2が形成される。主面については、トレンチ形成工程でのＳｉＯ2マスクを完全にエッチングし尽くさずに残すことによって、主面には、トレンチ４１の底面よりも厚いＳｉＯ2が存在する。トレンチ４１の側面には、（０００１）Si面と（０００−１）C面の中間的な膜厚のＳｉＯ2が存在する。
【０２２３】
続いて、主面側全面を吸引しながら、基板裏面から溶剤に溶かしたＢＰＳＧを滴下する。このようなＢＰＳＧは、市販されている。主面、並びにトレンチ４１およびバックトレンチ５１の側壁および底面には、ＳｉＯ2が存在するので、ＢＰＳＧは、このＳｉＯ2に沿うように、基板裏面から主面に向かって、トレンチ４１とバックトレンチ５１を埋めていく。
【０２２４】
その溶媒中のＢＰＳＧの濃度を次第に増加させると、トレンチ４１とバックトレンチ５１には、次第に高濃度のＢＰＳＧが埋められる。その際、ＢＰＳＧの濃度を漸次増加させてもよいし、段階的に増加させてもよい。ただし、薄膜化した基板裏面に溜まっているＢＰＳＧの粘度が急激に増大すると、ＢＰＳＧがトレンチ４１およびバックトレンチ５１に入らずに、ＢＰＳＧの流れが止まったり、ＢＰＳＧが途切れたりすることがあるので、注意を要する。
【０２２５】
一方、溶媒中のＢＰＳＧの濃度が低すぎると、後にベーキングを行う際にクラックが生じたり、所定の絶縁破壊電界が得られないという不都合を生じるおそれがある。従って、あまり低濃度のＢＰＳＧで封止するのは、好ましくない。
【０２２６】
続いて、主面の吸引を止め、スピンコーティングと同様の手法により、主面に回りこんだＢＰＳＧを均一化させる。このとき、好ましくは基板裏面から吸引するとよいが、その際にＢＰＳＧを逆吸引しないように注意する必要がある。その後、ＢＰＳＧをベーキングして、固化させる。
【０２２７】
続いて、例えばバッファフッ酸を用いて、基板裏面に溜まっているＢＰＳＧを除去する。さらに、ＣＨＦ3プラズマによりエッチングし、Ｏ2プラズマによりクリーニングしてもよい。続いて、実施の形態１と同様にして、主面からＳｉＯ2を所定の深さまでエッチバックして、トレンチ４１に埋め込まれた埋め込み絶縁物４６と、バックトレンチ５１に埋め込まれた絶縁物５６を完成させる。なお、トレンチ４１内の埋め込み絶縁物４６の上にＳｉＮを堆積してもよい。
【０２２８】
（ゲート酸化膜形成工程〜デバイスの完成）
これ以降、ゲート酸化膜の形成からデバイスの完成に至る工程は、実施の形態１と同様であるので、説明を省略する。
【０２２９】
（デバイスの評価）
次に、（０００１）Si８度オフ面を主面とするｎ型の４Ｈ−ＳｉＣ基板を用いて、上述した実施の形態２の作製方法により作製したトレンチＭＯＳＦＥＴの評価を行った結果について説明する。作製されたデバイスは、良好なＭＯＳＦＥＴのオン特性を示した。デバイスのオン抵抗は、５ｍΩｃｍ2程度であり、実施の形態１のデバイスの７０％程度であった。これは、基板を薄膜化したために、基板の抵抗が減ったからであると考えられる。
【０２３０】
オフ時の耐圧の平均値は１０５０Ｖ程度であり、実施の形態１とほぼ同じであった。ただし、トレンチ４１に埋め込まれたＢＰＳＧの溶媒中の濃度が低すぎた場合に、オフ時の耐圧の平均値が３００Ｖ以下になるバッチがあった。溶媒中のＢＰＳＧの濃度が低すぎると、常用絶縁破壊電界だけでなく、瞬間的な絶縁破壊電界も著しく低下するためと考えられる。
【０２３１】
実施の形態２によれば、実施の形態１と同様に、ゲートとドレイン間の短絡が起こるのを抑制して、高耐圧を実現できるという効果が得られる。また、基板裏面の薄膜化により、基板裏面のうち、電流が流れる部分が薄くなっているので、オン抵抗を低減できる。一方、電流が流れないデバイス外側の領域には、基板３１が厚いまま残っているので、デバイスの機械的強度を維持できる。さらに、トレンチ４１の内壁面がバックトレンチ５１の内壁面を介して基板３１の裏面まで接続しているので、トレンチ内に絶縁物を容易に埋め込むことができる。
【０２３２】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、基板３１は、｛１１−２０｝面を主面とする４Ｈ−ＳｉＣもしくは６Ｈ−ＳｉＣ、｛０１−１４｝面を主面とする６Ｈ−ＳｉＣ、または｛０３−３８｝面を主面とする４Ｈ−ＳｉＣであってもよい。これらの場合には、埋め込み絶縁物４６の常用絶縁破壊電界は１．８ＭＶ／ｃｍ以上であり、常用絶縁破壊電界比誘電率積は１８ＭＶ／ｃｍ以下である。
【０２３３】
また、基板３１は、３Ｃ−ＳｉＣであってもよい。この場合には、埋め込み絶縁物４６の常用絶縁破壊電界は１．５ＭＶ／ｃｍ以上であり、常用絶縁破壊電界比誘電率積は１５ＭＶ／ｃｍ以下である。さらに、本発明は、ＳｉＯ2／ＳｉＣ系に限らず、ＳｉＯ2／ＧａＮ系や、Ｌｏｗ−ｋ（低誘電率材料）／ＳｉＣ系などにも有効である。
【産業上の利用可能性】
【０２３４】
以上のように、本発明にかかる半導体装置は、ＳｉＣデバイスに有用であり、特に、縦型トレンチＭＩＳＦＥＴに適している。
【図面の簡単な説明】
【０２３５】
【図１】半導体と絶縁物が直列に配置された１次元的モデルの構成を示す断面図である。
【図２】半導体と絶縁物が並列に配置された１次元的モデルの構成を示す断面図である。
【図３−１】本発明の実施の形態１にかかるトレンチＭＯＳＦＥＴの構成を示す断面図である。
【図３−２】本発明の実施の形態１にかかるトレンチＭＯＳＦＥＴの別の構成を示す断面図である。
【図４−１】本発明の実施の形態１にかかるトレンチＭＯＳＦＥＴの別の構成を示す断面図である。
【図４−２】本発明の実施の形態１にかかるトレンチＭＯＳＦＥＴの別の構成を示す断面図である。
【図５】ドナー密度が一定であるときのドリフト層の電界分布を示す特性図である。
【図６】理想的な絶縁物の電界分布を示す特性図である。
【図７】一般的な超接合構造を示す断面図である。
【図８】超接合構造の別の構造を示す断面図である。
【図９】超接合構造の別の構造を示す断面図である。
【図１０】トレンチＭＯＳＦＥＴを上方から見たときのトレンチの形状の一例を示す平面図である。
【図１１】トレンチＭＯＳＦＥＴを上方から見たときのトレンチの形状の別の例を示す平面図である。
【図１２】エッジターミネーション構造の一例を示す断面図である。
【図１３】エッジターミネーション構造の別の例を示す断面図である。
【図１４】本発明の実施の形態２にかかるトレンチＭＯＳＦＥＴの構成を示す断面図である。
【図１５】従来のＤＭＯＳＦＥＴ型の縦型ＭＯＳＦＥＴの構成を示す断面図である。
【図１６】従来のトレンチＭＯＳＦＥＴ型の縦型ＭＯＳＦＥＴの構成を示す断面図である。
【図１７】従来のトレンチＭＯＳＦＥＴ型の縦型ＭＯＳＦＥＴの構成を示す断面図である。
【図１８】従来のトレンチＭＯＳＦＥＴ型の縦型ＭＯＳＦＥＴの構成を示す断面図である。
【符号の説明】
【０２３６】
３１  基板（ドレイン領域）
３３  ボディー領域
３４  ソース領域（ソースコンタクト領域）
３６  ゲート絶縁膜
３７  ゲート電極
４１  トレンチ
４６  絶縁物
４７  高ドープ層（フィールドストッピング層）
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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