(57)【要約】【課題】  本発明の課題は、論理回路が占める面積の増大が少なく、かつ、回路の反応速度の低下がないように、ソフトエラー耐性の強化を図ったラッチ回路を提供することにある。【解決手段】  上記の課題を解決するため、反転回路から構成されており、２以上の入力端子を有するフィードバック回路と、フィードバック回路の入力端子に、クロックに同期して、入力信号又は入力信号と同相の信号を入力する入力回路と、を備え、フィードバック回路は、２以上の入力端子に、同時に入力信号又は前記入力信号と同相の信号が入力されたときのみ、入力端子に予め決められた増幅段数で正帰還がかかる構成となっていることを特徴とするラッチ回路を提供する。【選択図】    図１
2007312104.tif 000002
【特許請求の範囲】
【請求項１】
反転回路から構成されており、２以上の入力端子を有するフィードバック回路と、
前記フィードバック回路の前記入力端子に、クロックに同期して、入力信号又は前記入力信号と同相の信号を入力する入力回路と、を備え、
前記フィードバック回路は、２以上の前記入力端子に、同時に前記入力信号又は前記入力信号と同相の信号が入力されたときのみ、前記入力端子に予め決められた増幅段数で正帰還がかかる構成となっていることを特徴とするラッチ回路。
【請求項２】
前記予め決められた増幅段数は２段であることを特徴とする請求項１に記載したラッチ回路。
【請求項３】
反転回路がリング状に連結されて構成されているフィードバック回路と、
前記フィードバック回路の前記反転回路を接続する接続ノードに、クロックに同期して、入力信号又は前記入力信号と同相の信号を入力する入力回路であって、前記フィードバック回路の２以上の前記接続ノード各々に、別々に接続されている２以上の前記入力回路と、を備え、
一の接続ノードに入力された前記入力信号又は前記入力信号と同相の信号に、前記入力信号又は前記入力信号と同相の信号が単独で入力された場合に正帰還がかかるまでの増幅段数が、他の前記接続ノードに入力された前記入力信号又は前記入力信号から正帰還がかかるまでの予め決められた増幅段数より大きいことを特徴とするラッチ回路。
【請求項４】
２つ以上の入力端子及び１つの出力端子を有する反転回路であって、前記入力端子各々に同一の論理レベルを有する論理信号が入力されたときのみ、前記論理信号の反転信号を前記出力端子から出力する前記反転回路を備えるラッチ回路であって、
２以上の前記反転回路を含むフィードバック回路と、
２以上の前記反転回路の前記入力端子に、クロックに同期して入力信号又は前記入力信号の同相信号を入力する２以上の入力回路と、を備え、
前記フィードバック回路は、２以上の前記入力回路から同相の前記入力信号又は前記入力信号の同相信号が入力されたときは、予め決められた増幅段数で正帰還がかかるように構成されていることを特徴とするラッチ回路。
【請求項５】
前記フィードバック回路において、前記反転回路の前記出力端子が、２以上の他の前記反転回路の前記入力端子に接続していることを特徴とする請求項４に記載したラッチ回路。
【請求項６】
前記フィードバック回路が、さらに、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタから構成されるインバータ回路を備えることを特徴とする請求項４に記載したラッチ回路。
【請求項７】
クロックに同期して、前記フィードバック回路からの出力信号を出力する出力回路をさらに備えることを特徴とする請求項４に記載したラッチ回路。
【請求項８】
２つの入力端子及び２つの出力端子を有する第１の反転回路であって、前記入力端子各々に同一の論理レベルを有する論理信号が入力されたときのみ、前記論理信号の反転信号を、２つの出力端子から出力する前記第１の反転回路を備えるラッチ回路であって、
前記第１の反転回路を含むフィードバック回路と、
前記第１の反転回路の前記入力端子に、クロックに同期して、前記ラッチ回路への入力信号と逆論理の信号を入力する第１の入力回路と、
前記第１の反転回路の出力端子各々に、クロックに同期して、前記ラッチ回路への入力信号と同論理の信号を入力する第２の入力回路と、を備え、
前記フィードバック回路は、前記第１の反転回路の入力端子各々に、前記第１の反転回路の出力端子各々から正帰還がかかるように構成されていることを特徴とするラッチ回路。
【請求項９】
２つの入力端子及び２つの出力端子を有する信号出力回路であって、前記入力端子各々に同一の論理レベルを有する論理信号が入力されたときのみ、前記論理信号と同相信号を出力する前記信号出力回路を備えるラッチ回路であって、
前記信号出力回路を含むフィードバック回路と、
前記信号出力回路の入力端子各々に、クロックに同期して、前記ラッチ回路への入力信号と同論理の信号を入力する入力回路と、を備え、
前記フィードバック回路において、前記信号出力回路の入力端子各々に、同論理の信号が入力されたときは、前記信号出力回路の入力端子各々に、正帰還がかかるように構成されていることを特徴とするラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
論理回路を含む半導体回路に関し、特に、ソフトエラーの発生が抑止されているラッチ回路を含む半導体回路に関する。
【背景技術】
【０００２】
ＬＳＩ(large scale integration)の半導体回路のパッケージや配線などに含まれる放射性同位元素が崩壊した時に発生するα線、宇宙線に由来する中性子線等によって、ＬＳＩの半導体回路内に電気的なノイズが発生し、半導体回路が誤動作することが知られている。そして、上記の誤動作は半導体回路等のハードウエアの故障によるハードエラーに対して、ソフトエラーと呼ばれている。従って、上記のソフトエラーは、動作再生可能な一過性の誤動作を引き起こすのに対し、ハードエラーは、回路の特定箇所に永久的な破壊を引き起こす点で、ソフトエラーとハードエラーは異なる。
【０００３】
しかし、ソフトエラーによる一過性の誤動作が、ＬＳＩの半導体回路を構成するラッチ回路に記憶された場合には、ソフトエラーによる誤動作は半導体回路における固定的なエラーとなり得る。
【０００４】
ここで、ＬＳＩの半導体回路の高集積化及び微細化が進み、ＬＳＩの半導体回路に含まれるラッチ回路の記憶ノードの電荷容量が小さくなると、電気的なノイズの発生を原因とするソフトエラーが固定的なエラーとなる確率は増大する。なぜなら、ラッチ回路の記憶ノードの論理状態は電気的なノイズによって反転しやすくなるため、誤動作状態となる頻度が増加するからである。
【０００５】
そこで、近年になって、ラッチ回路を含むロジックＬＳＩ回路のソフトエラー耐性を強化する提案がされている。例えば、ラッチ回路から出力される信号間のパリティーをとることにより、エラーチェックし、命令をリトライすることでエラーを回避する方法が提案されている。しかし、上記のエラー回避方法においては、パリティーをとる回路等のため、回路数及び回路面積が増大することになり、回路性能を低下させる原因となっていた。
【０００６】
さらに、ダイナミックラッチを少なくとも３つ用意し、一つのダイナミックラッチの出力が同時に他の二つの入力となるように結線を行ない、３つの独立したフィードバックループを形成している半導体回路の提案がなされている。（例えば、特許文献１）
【特許文献１】特開平４−１７０７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、各フィードバックループを構成しているダイナミックラッチ自体のソフトエラー耐性が強化されているわけではない。そのため、ダイナミックラッチ自体において、ソフトエラーによる誤動作状態が固定的となる問題があった。そうすると、同時に２つのダイナミックラッチについてソフトエラーによる誤動作状態が固定的となった場合には、ソフトエラーによる誤動作が半導体回路において固定的なエラーとなり得るという問題があった。
【０００８】
また、一つの記憶状態を記憶するために、複数のダイナミックラッチを必要とするため、論理回路が占める面積の増大、又は、回路の反応速度の低下という問題があった。
【０００９】
本発明の目的は、論理回路が占める面積の増大が少なく、かつ、回路の反応速度の低下がないように、ソフトエラー耐性の強化を図ったラッチ回路を提供することにある。
【課題を解決するための手段】
【００１０】
発明者等は、以下のラッチ回路を提案する。
【００１１】
すなわち、反転回路から構成されており、２以上の入力端子を有するフィードバック回路と、フィードバック回路の入力端子に、クロックに同期して、入力信号又は入力信号と同相の信号を入力する入力回路と、を備え、そのフィードバック回路は、２以上の入力端子に、同時に入力信号又は入力信号と同相の信号が入力されたときのみ、入力端子に予め決められた増幅段数で正帰還がかかる構成となっているラッチ回路を提供する。
【００１２】
また、反転回路がリング状に連結されて構成されているフィードバック回路と、フィードバック回路の反転回路を接続する接続ノードに、クロックに同期して、入力信号又は入力信号と同相の信号を入力する入力回路であって、前記フィードバック回路の２以上の前記接続ノード各々に、別々に接続されている２以上の前記入力回路と、を備え、一の接続ノードに入力された入力信号又は入力信号と同相の信号に、入力信号又は入力信号と同相の信号が単独で入力された場合に正帰還がかかるまでの増幅段数が、他の前記接続ノードに入力された入力信号又は入力信号から正帰還がかかるまでの増幅段数より大きいラッチ回路を提供する。
【発明の効果】
【００１３】
上記のラッチ回路において、ラッチ回路を構成するフィードバック回路は、２以上の入力端子に、同時に入力信号又は入力信号と同相の信号が入力されたときのみ、入力端子に予め決められた増幅段数で正帰還がかかる構成となっている。
【００１４】
従って、一方の入力端子のみにソフトエラーが発生し、誤動作状態の入力信号が入力されたとしても、その入力端子には正帰還がかからないか、予め決められた増幅段数より長い増幅段数で正帰還がかかることになる。そうすると、ソフトエラーによる誤動作状態が固定化される確率が低下する。
【００１５】
一方、２以上の入力端子に、同時に入力信号がはいる、正常な動作のときには、予め決められた増幅段数で正帰還がかかるため、回路の反応速度が低下することがない。
【００１６】
従って、論理回路が占める面積の増大が少なく、かつ、回路の反応速度の低下がないように、ソフトエラー耐性の強化を図ったラッチ回路を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例１、実施例２、実施例３、及び、実施例４について説明する。
【実施例１】
【００１８】
実施例１は、信号のフィードバックを行うために、３段以上の偶数個の反転回路を用いることを特徴とするラッチ回路に関するものである。また、入力信号が複数のノードに伝達される構成となっていることにより、入力信号が２段の反転回路によりフィードバックを受ける構成となっているラッチ回路に関するものである。実施例１に係るラッチでは、フィードバックにかかる時間を長くしたことにより、ソフトエラーにより発生した誤動作状態が固定的となるまでの時間が長くなる効果がある。一方、入力信号が複数のノードに伝達されることにより、ラッチ回路の反応速度は維持される効果がある。そして、図１Ａ、図１Ｂ、図２、図３Ａ、及び、図３Ｂを用いて、実施例１を説明する。
【００１９】
図１Ａ及び図１Ｂは、３段以上の偶数段の反転回路によって構成されており、かつ、複数のノードに入力信号が入力されるラッチ回路を示す。
【００２０】
図１Ａは、４段の反転回路で構成されているラッチ回路15を示す回路図である。そして、ラッチ回路15は、リング状に反転回路４乃至７が接続されているフィードバック回路部と、入力端子１からフィードバック回路部へ信号を伝えるトランスファーゲート２及びトランスファーゲート３と、出力端子８から構成されている。フィードバック回路部において、反転回路４はノード14を介して反転回路７に接続し、反転回路７はノード11を介して反転回路５に接続し、反転回路５はノード13を介して反転回路６に接続し、反転回路６はノード10を介して反転回路４に接続している。トランスファーゲート２は入力端子１とノード10を接続する。また、トランスファーゲート３は入力端子１とノード11を接続する。出力端子８はノード14に接続している。ここで、上記のトランスファーゲートは、通常、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタが並列に接続されており、Ｎ型ＭＯＳトランジスタのゲート電極にはクロック信号の反転信号（ＸＣＫ信号）が、Ｐ型ＭＯＳトランジスタのゲート電極にはクロック信号（ＣＫ信号）が接続されているものをいう。そして、トランスファーゲートは、Ｎ型ＭＯＳトランジスタ又はＰ型ＭＯＳトランジスタの一方の端から入力された信号をクロック信号に同期して他方の端から出力する。
【００２１】
図１Ｂは、６段の反転回路で構成されているラッチ回路33を示す回路図である。そして、ラッチ回路33は、リング状に反転回路20乃至25が接続されているフィードバック回路部と、入力端子16からフィードバック回路部へ信号を伝えるトランスファーゲート17、18、19と、出力端子26から構成されている。フィードバック回路部において、反転回路20はノード28を介して反転回路25と接続し、反転回路25はノード31を介して反転回路22と接続し、反転回路22はノード32を介して反転回路23と接続し、反転回路23はノード29を介して反転回路21と接続し、反転回路21はノード30を介して反転回路24と接続し、反転回路24はノード27を介して反転回路20と接続している。
【００２２】
図１Ａ及び図１Ｂのように、３段以上の偶数段の反転回路から構成されているフィードバック回路部が信号をラッチする時間は、2段の反転回路から構成されているフィードバック回路部が信号をラッチする時間より長い。そうすると、ソフトエラーが発生して、一部のノードの信号状態が誤動作状態になった場合でも、ソフトエラーが解消する時間が「誤動作状態の信号をラッチする時間」より短ければ、ソフトエラー状態が固定化されることがない。
【００２３】
一方、フィードバック回路部が入力信号をラッチする時間が長いと、ラッチ回路の動作速度が遅くなる。ここで、図１Ａ及び図１Ｂに示すラッチ回路においては、入力信号が複数のトランスファーゲートにより、複数のノードに伝達されるため、一のノードに入力された入力信号は、他のノードに入力された入力信号から、予め決められた２段の増幅により正帰還がかかる。従って、図１Ａ及び図１Ｂのラッチ回路においては、２段の反転回路から構成されているラッチ回路が「入力信号をラッチする時間」と同等な「入力信号をラッチする時間」が実現できる。図１Ａ及び図１Ｂに示すラッチ回路において、入力信号がラッチされるまでには、２段の反転回路を介すればよいからである。
【００２４】
すなわち、図１Ａ及び図１Ｂに示すラッチ回路は、「誤動作状態の信号をラッチする時間」は長いが、「入力信号をラッチする時間」は通常のラッチ回路と同等である。ラッチ部の一の接続ノードにおける誤動作状態の信号が正帰還を受けるまでの増幅段数より、同時に複数の接続ノードに入力信号が入力された場合に、一の接続ノードにおける入力信号が隣接する接続ノードから正帰還を受けるまでの増幅段数が小さいからである。
【００２５】
図２は、３段以上の偶数段の反転回路によってフィードバック回路部が構成されており、かつ、複数のノードに入力信号が、トランスファーゲート後の複数の反転回路によって、入力されるラッチ回路を示す。
【００２６】
そして、ラッチ回路35は、リング状に反転回路40乃至43が接続されているフィードバック回路部と、入力端子36からノード46へ信号を伝えるトランスファーゲート37と、ノード47からフィードバック回路部に入力信号を伝える反転回路38、39と、出力用の反転回路44と、出力端子45から構成されている。
【００２７】
フィードバック回路部において、反転回路40はノード49を介して反転回路43に接続し、反転回路43はノード48を介して反転回路41に接続し、反転回路41はノード50を介して反転回路42に接続する。また、反転回路38はノード46からノード47に信号を伝え、反転回路39はノード46からノード48に信号を伝える。反転回路44はノード49から出力端子45へ信号を伝える。
【００２８】
図２のラッチ回路35のように、３段以上の偶数段の反転回路から構成されているフィードバック回路部が信号をラッチする時間は、2段の反転回路から構成されているフィードバック回路部が信号をラッチする時間より長い。そうすると、ソフトエラーが発生して、一部のノードの信号状態が誤動作状態になった場合でも、ソフトエラーが解消する時間が、「誤動作状態の信号をラッチする時間」より短ければ、ソフトエラー状態が固定化されることがない。
【００２９】
一方、フィードバック回路部が「入力信号をラッチする時間」が長いと、ラッチ回路の動作速度が遅くなる。ここで、図２に示すラッチ回路35においては、入力信号が反転回路38、39により、ノード47、ノード48に伝達されるため、一のノードに入力された入力信号は、他のノードに入力された入力信号から、予め決められた２段増幅により正帰還がかかる。従って、図１Ａ及び図１Ｂのラッチ回路においては、2段の反転回路から構成されているラッチ回路が「入力信号をラッチする時間」と同等な「入力信号をラッチする時間」が実現できる。図２に示すラッチ回路において、入力信号がラッチされるまでには、予め決められた２段の反転回路を介すればよいからである。
【００３０】
すなわち、図２に示すラッチ回路は、「誤動作状態の信号をラッチする時間」は長いが、「入力信号をラッチする時間」は通常のラッチ回路と同等である。ラッチ部の一の接続ノードにおける誤動作状態の信号が正帰還を受けるまでの増幅段数より、同時に複数の接続ノードに入力信号が入力された場合に、一の接続ノードにおける入力信号が隣接する接続ノードから正帰還を受けるまでの増幅段数が小さいからである。
【００３１】
図３Ａ及び図３Ｂは３段以上の偶数段の反転回路からフィードバック回路部が構成されており、異なるフィードバック回路部のノードへ、入力信号と同様な論理レベルを有する信号が入力されるラッチ回路を示す。
【００３２】
図３Ａは３段以上の偶数段の反転回路からフィードバック回路部が構成されており、Ｐ型ＭＯＳトランジスタのみからなるトランスファーゲート（以下、Ｐ型トランスファーゲートという）と、Ｎ型ＭＯＳトランジスタのみからなるトランスファーゲート（以下、Ｎ型トランスファーゲートという）とによって、フィードバック回路部のノードへ、入力信号が入力されるラッチ回路を示す。
【００３３】
そして、ラッチ回路63は、リング状に反転回路51乃至54が接続されているフィードバック回路部と、入力端子57からノード59へ信号を伝えるＰ型トランスファーゲート55と、入力端子57からノード60へ信号を伝えるＮ型トランスファーゲート56と、出力端子58から構成されている。
【００３４】
フィードバック回路部において、反転回路51はノード61を介して反転回路54に接続し、反転回路54はノード60を介して反転回路52に接続し、反転回路52はノード61を介して反転回路53に接続する。
【００３５】
図３Ｂは３段以上の偶数段の反転回路からフィードバック回路部が構成されており、Ｐ型ＭＯＳトランジスタと、Ｎ型ＭＯＳトランジスタとによって、フィードバック回路部のノードへ、入力信号と同様な論理レベルを有する信号が入力されるラッチ回路を示す。
【００３６】
そして、ラッチ回路64は、リング状に反転回路70乃至73が接続されているフィードバック回路部と、入力端子65からノード77へ信号を伝えるトランスファーゲート66と、ノード77がゲート電極に接続されているＰ型ＭＯＳトランジスタ68と、ノード77がゲート電極に接続されているＮ型ＭＯＳトランジスタ69と、フィードバック回路部と、出力端子67から構成されている。
【００３７】
フィードバック回路部において、反転回路70はノード76を介して反転回路73に接続し、反転回路73はノード75を介して反転回路72に接続し、反転回路72はノード74を介して反転回路70に接続する。
【００３８】
トランスファーゲート66は入力端子65とノード77を接続する。Ｐ型ＭＯＳトランジスタ68は高電位電源とノード74を接続する。Ｎ型ＭＯＳトランジスタ69は低電位電源とノード75を接続する。
【００３９】
ノード77の電位が"Ｈ"のときには、ノード75はＮ型ＭＯＳトランジスタ69を介して低電位電源と接続するため、ノード75の電位は"Ｌ"となる。従って、ノード74の電位は、反転回路71と反転回路72によって、ノード75と同電位となる。その際、Ｐ型ＭＯＳトランジスタ68はオフ状態である。
【００４０】
一方、ノード77の電位が"Ｌ"のときには、ノード74はＰ型ＭＯＳトランジスタ68を介して高電位電源と接続するため、ノード74の電位は"Ｈ"となる。従って、ノード75の電位は、反転回路70と反転回路73によって、ノード74と同電位となる。その際、Ｎ型ＭＯＳトランジスタ69はオフ状態である。
【００４１】
図３Ａ及び図３Ｂのラッチ回路によれば、３段以上の偶数段の反転回路から構成されているフィードバック回路部が信号をラッチする時間は、２段の反転回路から構成されているフィードバック回路部が信号をラッチする時間より長い。そうすると、ソフトエラーが発生して、一部のノードの信号状態が変化した場合でも、ソフトエラーが解消する時間が「誤動作状態の信号をラッチする時間」より短ければ、ソフトエラー状態が固定化されることがない。
【００４２】
一方、フィードバック回路部が「入力信号をラッチする時間」が長いと、ラッチ回路の反応速度が遅くなる。ここで、図３Ａ及び図３Ｂに示すラッチ回路63、64においては、入力信号又は入力信号と同様な論理レベルを有する信号がノード75又はノード60、ノード74又はノード59に伝達されるため、一のノードに入力された入力信号は、他のノードに入力された入力信号から、予め決められた２段増幅により正帰還がかかる。従って、図３Ａ及び図３Ｂのラッチ回路においては、２段の反転回路から構成されているラッチ回路が「入力信号をラッチする時間」と同等な「入力信号をラッチする時間」が実現できる。図３Ａ及び図３Ｂに示すラッチ回路６３、64において、入力信号がラッチされるまでには、予め決められた２段の反転回路を介すればよいからである。
【００４３】
すなわち、図３Ａ及び図３Ｂに示すラッチ回路は、「誤動作状態の信号をラッチする時間」は長いが、「入力信号をラッチする時間」は通常のラッチ回路と同等である。ラッチ部の一の接続ノードにおける誤動作状態の信号が正帰還を受けるまでの増幅段数より、同時に複数の接続ノードに入力信号が入力された場合に、一の接続ノードにおける入力信号が隣接する接続ノードから正帰還を受けるまでの増幅段数が小さいからである。
【００４４】
以上より、図１Ａ、図１Ｂ、図２、図３Ａ、図３Ｂに示すラッチ回路は、いずれも、複数の反転回路から構成されているフィードバック回路部を有するため、上記のラッチ回路において、ソフトエラーにより発生した誤動作状態が固定的なエラーとなる可能性が低下している。フィードバック回路部において、信号をラッチする時間が長いため、ソフトエラーによる誤動作状態が解消される時間が信号をラッチする時間より短ければ、ソフトエラー状態が固定化されることがないからである。一方、フィードバック回路部が信号をラッチする時間が長いと、ラッチ回路の反応速度が遅くなる。ここで、上記のラッチ回路においては、入力信号又は入力信号と同相の信号がフィードバック回路部の複数ノードに供給されるような入力部を備えている。そうすると、入力信号がラッチされるまでは、予め決められた２段の反転回路を介すればよいため、上記のラッチ回路においては、「入力信号をラッチする時間」は２段の反転回路からなるフィードバック回路部と同等な時間となる。その結果、上記のラッチ回路の反応速度が遅くなることはない。
【実施例２】
【００４５】
実施例２は、２つの入力端子、及び、一つの出力端子を有する反転回路が、フィードバック回路に含まれることにより、誤動作状態の論理レベルを有する接続ノードにフィードバックがかからないように構成されているラッチ回路に関するものである。また、反転回路が２つの入力端子に入力される入力信号が、２段の反転回路によりなるフィードバック経路によってフィードバックを受ける構成となっているラッチ回路に関するものである。実施例２に係るラッチでは、誤動作状態の接続ノードにフィードバックにかからないため、ソフトエラーにより発生したエラーが固定的とならない効果がある。一方、入力信号が入力される複数のフィードバック経路はいずれも２段の反転回路から構成されているため、ラッチ回路の反応速度は維持される効果がある。そして、図４Ａ、図４Ｂ、図４Ｃ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図６Ｃ、図７Ａ、及び、図７Ｂを用いて、実施例２を説明する。
【００４６】
図４Ａ、図４Ｂ、及び、図４Ｃは、実施例２に係わる反転回路を示す回路図である。そして、上記の反転回路は実施例２のラッチ回路において、フィードバック回路を構成するものである。
【００４７】
図４Ａは、２つの入力端子85、86、及び、一つの出力端子87を有する反転回路（以下、反転回路Ａという）を示す図である。そして、反転回路Ａ80は、高電位電源88と出力端子87との間に直列に接続されているＰ型ＭＯＳトランジスタ81、82と、低電位電源89と出力端子87との間に直列に接続されているＮ型ＭＯＳトランジスタ83、84と、から構成されている。また、Ｐ型ＭＯＳトランジスタ81のゲート電極と、Ｎ型ＭＯＳトランジスタ83のゲート電極は入力端子85に接続している。Ｐ型ＭＯＳトランジスタ82のゲート電極と、Ｎ型ＭＯＳトランジスタ84のゲート電極は入力端子86に接続している。
【００４８】
そうすると、反転回路Ａ80は、以下のような動作をする。入力端子85、及び、入力端子86に、"Ｈ"論理の入力信号が入力された場合には、出力端子87には、"Ｌ"論理の出力信号が出力される。また、入力端子85、及び、入力端子86に、"Ｌ"論理の入力信号が入力された場合には、出力端子87には、"Ｈ"論理の出力信号が出力される。さらに、入力端子85には"Ｈ"論理の入力信号が、入力端子86には"Ｌ"論理の入力信号が入力された場合には、出力端子87には、論理が不定の出力信号が出力される。加えて、入力端子85には"Ｌ"論理の入力信号が、入力端子86には"Ｈ"論理の入力信号が入力された場合にも、出力端子87には、論理が不定の出力信号が出力される。
【００４９】
図４Ｂは、２つの入力端子91、92、及び、一つの出力端子87を有する反転回路（以下、反転回路Ｂ）を示す図である。そして、反転回路Ｂ90は、高電位電源88と出力端子87との間に直列に接続されているＰ型ＭＯＳトランジスタ81、82と、低電位電源89と出力端子87との間に直列に接続されているＮ型ＭＯＳトランジスタ83、84と、から構成されている。また、Ｐ型ＭＯＳトランジスタ81のゲート電極と、Ｎ型ＭＯＳトランジスタ84のゲート電極は入力端子92に接続している。Ｐ型ＭＯＳトランジスタ82のゲート電極と、Ｎ型ＭＯＳトランジスタ83のゲート電極は入力端子91に接続している。図４Ａの反転回路Ａ80と同様な部分には同様な番号を付した。また、図４Ｂの反転回路Ｂ90と図４Ａの反転回路Ａ80とは、入力端子91、92と、その入力端子91、92に接続するＭＯＳトランジスタが異なる。
【００５０】
そうすると、反転回路Ｂ90は、以下のような動作をする。入力端子91、及び、入力端子92に、"Ｈ"論理の入力信号が入力された場合には、出力端子87には、"Ｌ"論理の出力信号が出力される。また、入力端子91、及び、入力端子92に、"Ｌ"論理の入力信号が入力された場合には、出力端子87には、"Ｈ"論理の出力信号が出力される。さらに、入力端子91には"Ｈ"論理の入力信号が、入力端子92には"Ｌ"論理の入力信号が入力された場合には、出力端子87には、論理が不定の出力信号が出力される。加えて、入力端子91には"Ｌ"論理の入力信号が、入力端子92には"Ｈ"論理の入力信号が入力された場合にも、出力端子87には、論理が不定の出力信号が出力される。
【００５１】
図４Ｃは、２つの入力端子94、95、及び、一つの出力端子を有する反転回路Ｃ(以下、反転回路Ｃという)を示す図である。そして、反転回路Ｃ98は、高電位電源88と出力端子93との間に接続されたＰ型ＭＯＳトランジスタ96と、低電位電源89と出力端子93との間に接続されたＮ型ＭＯＳトランジスタ97とから構成されている。Ｐ型ＭＯＳトランジスタ96のゲート電極は入力端子94に接続している。また、Ｎ型ＭＯＳトランジスタ97のゲート電極は入力端子95に接続している。
【００５２】
そうすると、反転回路Ｃ98は、以下のような動作をする。入力端子94、及び、入力端子95に、"Ｈ"論理の入力信号が入力された場合には、出力端子93には、"Ｌ"論理の出力信号が出力される。また、入力端子94、及び、入力端子95に、"Ｌ"論理の入力信号が入力された場合には、出力端子93には、"Ｈ"論理の出力信号が出力される。さらに、入力端子94には"Ｈ"論理の入力信号が、入力端子95には"Ｌ"論理の入力信号が入力された場合には、出力端子93には、論理が不定の出力信号が出力される。加えて、入力端子94には"Ｌ"論理の入力信号が、入力端子95には"Ｈ"論理の入力信号が入力された場合にも、出力端子93には、論理が不定の出力信号が出力される。
【００５３】
図５Ａ、及び、図５Ｂは、図４Ａの反転回路Ａ80、図４Ｂの反転回路Ｂ90、及び、通常の反転回路によって構成される、実施例２のラッチ回路を示す回路図である。
【００５４】
図５Ａは、反転回路Ａ及び反転回路Ｂによって構成される、実施例２のラッチ回路を示す図である。そして、図５Ａは、ラッチ回路100、入力端子101、トランスファーゲート102、トランスファーゲート103、反転回路Ａ106、反転回路B107、反転回路Ａ108、反転回路Ｂ109、トランスファーゲート104、及び、出力端子105を示す。
【００５５】
入力端子101は、トランスファーゲート102の一方の端とトランスファーゲート103の一方の端とに接続する。トランスファーゲート102の他方の端は、反転回路Ａ106の第１の入力端子、反転回路Ｂ107の第２の入力端子、及び、反転回路Ａ108の出力端子と接続する。トランスファーゲート103の他方の端は、反転回路Ａ106の第２の入力端子、反転回路Ｂ107の第１の入力端子、及び、反転回路Ｂ109の出力端子と接続する。反転回路Ａ106の出力端子は反転回路Ａ108の第２の入力端子、反転回路Ｂ109の第１の入力端子、及び、トランスファーゲート104の一方の端子に接続する。反転回路Ｂ107の出力端子は反転回路Ａ108の第１の入力端子、及び、反転回路Ｂ109の第２の入力端子に接続する。トランスファーゲート104の他方の端子は出力端子105に接続する。
【００５６】
そこで、反転回路Ａ106、反転回路Ａ108、反転回路B107、及び、反転回路B 109はフィードバック回路を形成する。また、トランスファーゲート102、及び、トランスファーゲート103は上記のフィードバック回路へ入力信号を入力する入力回路である。
【００５７】
そして、入力端子101に入力された入力信号は、上記の入力回路を通じて、反転回路Ａ106及び反転回路B107の２つの入力端子に同時に入力される。その結果、反転回路Ａ106及び反転回路B107は同論理レベルの信号を、２つの入力端子に同時に受けることになるため、反転回路Ａ106及び反転回路B107は、入力された信号の反転信号を出力する。そうすると、反転回路Ａ108及び反転回路B109の２つの入力端子に同時に、同論理レベルの信号が入力されることになる。反転回路Ａ106及び反転回路B107が出力する信号は、いずれも、入力端子101に入力された入力信号の反転信号だからである。その結果、反転回路Ａ108及び反転回路B109は、その回路の入力信号の反転信号を出力する。すなわち、反転回路Ａ108及び反転回路B109は、入力端子101に入力された入力信号と同相の信号を出力することになる。従って、トランスファーゲート102及びトランスファーゲート103通過後の信号に、予め決められた２段増幅によって、正帰還がかかる。
【００５８】
図５Ｂは、反転回路Ａ、反転回路Ｂ、及び、通常の反転回路によって構成される、実施例２のラッチ回路を示す図である。そして、図５Ｂは、ラッチ回路110、入力端子111、トランスファーゲート112、トランスファーゲート113、反転回路Ａ118、反転回路B119、反転回路114、115、トランスファーゲート116、及び、出力端子117を示す。
【００５９】
入力端子111は、トランスファーゲート112の一方の端とトランスファーゲート113の一方の端とに接続する。トランスファーゲート112の他方の端は、反転回路Ａ118の第１の入力端子、反転回路Ｂ119の第２の入力端子、及び、反転回路114の出力端子と接続する。トランスファーゲート113の他方の端は、反転回路Ａ118の第２の入力端子、反転回路Ｂ119の第１の入力端子、及び、反転回路113の出力端子と接続する。
【００６０】
反転回路Ａ118の出力端子は反転回路114の入力端子、及び、トランスファーゲート116の一方の端子に接続する。反転回路Ｂ119の出力端子は反転回路115の入力端子に接続する。トランスファーゲート116の他方の端子は出力端子117に接続する。
【００６１】
そこで、反転回路Ａ118、反転回路114、反転回路B119、及び、反転回路 115はフィードバック回路を形成する。また、トランスファーゲート112、及び、トランスファーゲート113は上記のフィードバック回路へ入力信号を入力する入力回路である。
【００６２】
そして、入力端子111に入力された入力信号は、上記の入力回路を通じて、反転回路Ａ118及び反転回路B119の２つの入力端子に同時に入力される。その結果、反転回路Ａ118及び反転回路B119は同論理レベルの信号を、２つの入力端子に同時に受けることになるため、反転回路Ａ118及び反転回路B119は、入力された信号の反転信号を出力する。そうすると、反転回路114は反転回路Ａ118からの出力信号を受ける。その結果、反転回路114は入力端子111に入力された入力信号と同相の信号を出力する。
【００６３】
従って、トランスファーゲート112通過後の信号に、予め決められた２段の増幅によって、正帰還がかかる。
【００６４】
一方、反転回路115は反転回路Ｂ119からの出力信号を受ける。その結果、反転回路115は入力端子111に入力された入力信号と同相の信号を出力する。
【００６５】
従って、トランスファーゲート113通過後の信号に、予め決められた２段の増幅によって、正帰還がかかる。
【００６６】
一方、図５Ａ及び図５Ｂのラッチ回路において、トランスファーゲート、反転回路Ａ、反転回路Ｂ、及び、反転回路間の接続ノードの内の一つに、ソフトエラーによる誤動作状態が生じた場合に、誤動作状態が生じた接続ノードに正帰還がかかることがない。なぜなら、反転回路Ａ及び反転回路Ｂが同時に同相の論理レベルを有する信号が入力されない限り出力信号の論理レベルが変化することがないため、誤動作状態の論理レベルが反転回路Ａ又は反転回路Ｂから先に伝わることがないからである。すなわち、図５Ａのラッチ回路においては、各接続ノードが反転回路Ａ又は反転回路Ｂにはさまれているため、誤動作状態の論理レベルが伝搬することがない。また、図５Ｂのラッチ回路においては、反転回路のゲート電極が接続されている接続ノードの誤動作状態は、反転回路により伝搬するが、次の増幅段が反転回路Ａ又は反転回路Ｂとなるため、誤動作状態が伝搬することがない。
【００６７】
図６Ａ、図６Ｂ、及び、図６Ｃは、図４Ａの反転回路Ａ、図４Ｂの反転回路Ｂ、図４Ｂの反転回路Ｃ、及び、通常の反転回路の組合せによって構成される、実施例２のラッチ回路を示す回路図である。
【００６８】
図６Ａは、反転回路Ｂ及び反転回路Ｃによって構成される、実施例２のラッチ回路を示す図である。そして、図６Ａは、ラッチ回路120、入力端子121、トランスファーゲート122、トランスファーゲート123、反転回路Ｃ124、反転回路B125、反転回路Ｃ126、反転回路Ｃ127、トランスファーゲート128、及び、出力端子129を示す。
【００６９】
入力端子121は、トランスファーゲート122の一方の端とトランスファーゲート123の一方の端とに接続する。トランスファーゲート122の他方の端は、反転回路Ｃ124の第１の入力端子、反転回路Ｂ125の第２の入力端子、及び、反転回路Ｃ126の出力端子と接続する。トランスファーゲート123の他方の端は、反転回路Ｃ124の第２の入力端子、反転回路Ｂ125の第１の入力端子、及び、反転回路Ｃ127の出力端子と接続する。
反転回路Ｃ124の出力端子は反転回路Ｃ126の第２の入力端子、反転回路Ｃ127の第１の入力端子、及び、トランスファーゲート128の一方の端子に接続する。反転回路Ｂ125の出力端子は反転回路Ｃ126の第１の入力端子、及び、反転回路Ｃ127の第２の入力端子に接続する。トランスファーゲート128の他方の端子は出力端子129に接続する。
【００７０】
そこで、反転回路Ｃ124、反転回路Ｂ125、反転回路Ｃ126、及び、反転回路Ｃ127はフィードバック回路を形成する。また、トランスファーゲート122、及び、トランスファーゲート123は上記のフィードバック回路へ入力信号を入力する入力回路である。
【００７１】
そして、図６Ａに示すラッチ回路は図５Ａに示すラッチ回路と比較すると、反転回路Ａがすべて反転回路Ｃと置き換わっている点、また、反転回路Ｂの一部が反転回路Ｃと置き換わっている点で異なる。しかし、反転回路Ａ、反転回路Ｂ、及び、反転回路Ｃは２つの入力端子と、一つの出力端子を有する点で同様である。そうすると、図６Ａのラッチ回路は図５Ａのラッチ回路と同様な動作をする。
【００７２】
従って、トランスファーゲート122通過後の信号に、予め決められた２段増幅によって、正帰還がかかる。また、トランスファーゲート123通過後の信号にも、予め決められた２段増幅によって、正帰還がかかる。
【００７３】
図６Ｂは、反転回路Ａ、反転回路Ｃ、及び、反転回路によって構成される、実施例２のラッチ回路を示す図である。そして、図６Ｂは、ラッチ回路130、入力端子131、トランスファーゲート132、トランスファーゲート133、反転回路Ａ134、反転回路Ｃ135、反転回路136、反転回路137、トランスファーゲート138、及び、出力端子139を示す。
【００７４】
入力端子131は、トランスファーゲート132の一方の端とトランスファーゲート133の一方の端とに接続する。トランスファーゲート132の他方の端は、反転回路Ａ134の第１の入力端子、反転回路Ｃ135の第２の入力端子、及び、反転回路136の出力端子と接続する。トランスファーゲート133の他方の端は、反転回路Ａ134の第２の入力端子、反転回路Ｃ135の第１の入力端子、及び、反転回路137の出力端子と接続する。
【００７５】
反転回路Ｃ134の出力端子は反転回路126の入力端子、及び、トランスファーゲート138の一方の端子に接続する。反転回路Ｃ135の出力端子は反転回路137の入力端子に接続する。トランスファーゲート138の他方の端子は出力端子139に接続する。
【００７６】
そこで、反転回路Ａ134、反転回路Ｃ135、反転回路136、及び、反転回路137はフィードバック回路を形成する。また、トランスファーゲート132、及び、トランスファーゲート133は上記のフィードバック回路へ入力信号を入力する入力回路である。
【００７７】
そして、図６Ｂに示すラッチ回路は図５Ｂに示すラッチ回路と比較すると、反転回路Ｂが反転回路Ｃと置き換わっている点で異なる。しかし、反転回路Ｂ、及び、反転回路Ｃは２つの入力端子と、一つの出力端子を有する点で同様である。そうすると、図６Ｂのラッチ回路は図５Ｂのラッチ回路と同様な動作をする。
【００７８】
従って、トランスファーゲート132通過後の信号に、２段増幅によって、予め決められた正帰還がかかる。また、トランスファーゲート133通過後の信号にも、予め決められた２段増幅によって、正帰還がかかる。
【００７９】
図６Ｃは、反転回路Ａ、反転回路Ｃ、及び、反転回路によって構成される、実施例２のラッチ回路を示す図である。そして、図６Ｃは、ラッチ回路140、入力端子141、トランスファーゲート142、トランスファーゲート143、反転回路Ａ144、反転回路Ｃ145、反転回路146、反転回路Ｃ147、トランスファーゲート148、及び、出力端子149を示す。
【００８０】
入力端子141は、トランスファーゲート142の一方の端とトランスファーゲート143の一方の端とに接続する。トランスファーゲート142の他方の端は、反転回路Ａ144の第１の入力端子、反転回路Ｃ145の第２の入力端子、及び、反転回路146の出力端子と接続する。トランスファーゲート143の他方の端は、反転回路Ａ144の第２の端子、反転回路Ｃ145の第１の入力端子、及び、反転回路Ｃ1４7の出力端子と接続する。
【００８１】
反転回路Ａ144の出力端子は反転回路146の入力端子、反転回路Ｃ147の第1の入力端子、及び、トランスファーゲート148の一方の端子に接続する。反転回路Ｃ145の出力端子は反転回路147の第２の入力端子に接続する。トランスファーゲート148の他方の端子は出力端子149に接続する。
【００８２】
そこで、反転回路Ａ144、反転回路Ｃ145、反転回路146、及び、反転回路Ｃ147はフィードバック回路を形成する。また、トランスファーゲート142、及び、トランスファーゲート143は上記のフィードバック回路へ入力信号を入力する入力回路である。
【００８３】
そして、図６Ｃに示すラッチ回路は図５Ａに示すラッチ回路と比較すると、反転回路Ａの一部が反転回路に置き換わっている点、また、反転回路Ｂが反転回路Ｃと置き換わっている点で異なる。しかし、反転回路Ｂ、及び、反転回路Ｃは２つの入力端子と、一つの出力端子を有する点で同様である。また、反転回路Ａと反転回路は、入力信号の反転信号を出力する点で同様である。そうすると、図６Ｃのラッチ回路は図５Ａのラッチ回路と同様な動作をする。
【００８４】
従って、トランスファーゲート142通過後の信号に、予め決められた２段増幅によって、正帰還がかかる。また、トランスファーゲート143通過後の信号にも、予め決められた２段増幅によって、正帰還がかかる。
【００８５】
一方、図６Ａ、図６Ｂ、及び、図６Ｃのラッチ回路において、トランスファーゲート、反転回路Ａ、反転回路Ｂ、反転回路Ｃ、及び、反転回路間の接続ノードの内の一つに、ソフトエラーによる誤動作状態が生じた場合に、誤動作状態が生じた接続ノードに正帰還がかかることがない。なぜなら、反転回路Ａ、反転回路Ｂ、及び、反転回路Ｃが同時に同相の論理レベルを有する信号が入力されない限り出力信号の論理レベルが変化することがないため、誤動作状態の論理レベルが反転回路Ａ、反転回路Ｂ、又は、反転回路Ｃから先に伝わることがないからである。すなわち、図６Ａのラッチ回路においては、各接続ノードが反転回路Ａ又は反転回路Ｃにはさまれているため、誤動作状態の論理レベルが伝搬することがない。また、図６Ｂのラッチ回路においては、反転回路のゲート電極が接続されている接続ノードの誤動作状態は、反転回路により伝搬するが、次の増幅段が反転回路Ａ又は反転回路Ｃとなるため、誤動作状態が伝搬することがない。図６Ｃのラッチ回路においても、反転回路のゲート電極が接続されている接続ノードの誤動作状態は、反転回路により伝搬するが、次の増幅段が反転回路Ａ又は反転回路Ｃとなるため、誤動作状態が伝搬することがない。
【００８６】
図７Ａ及び図７Ｂは、図４Ｂの反転回路Ｃ、及び、通常の反転回路の組合せによって構成される、実施例２のラッチ回路を示す回路図である。
【００８７】
図７Ａは、反転回路Ｃ、及び、反転回路によって構成される、実施例２のラッチ回路を示す図である。そして、図７Ａは、ラッチ回路150、入力端子151、トランスファーゲート152、トランスファーゲート153、反転回路Ｃ154、反転回路Ｃ155、反転回路156、反転回路157、トランスファーゲート158、及び、出力端子159を示す。
【００８８】
そして、ラッチ回路150は、図６Ｂに示すラッチ回路130と同様な構成である。ただし、反転回路Ａが反転回路Ｃに置き換わっている点で異なる。従って、ラッチ回路150を構成する回路間の接続状態は、図６Ｂに示すラッチ回路130と同様なものとなる。そうすると、図７Ａのラッチ回路は図６Ｂのラッチ回路と同様な動作をする。
【００８９】
従って、トランスファーゲート152通過後の信号に、予め決められた２段増幅によって、正帰還がかかる。また、トランスファーゲート153通過後の信号にも、予め決められた２段増幅によって、正帰還がかかる。
【００９０】
図７Ｂは、反転回路Ｃ、及び、反転回路によって構成される、実施例２のラッチ回路を示す図である。そして、図７Ｂは、ラッチ回路160、入力端子161、トランスファーゲート162、トランスファーゲート163、反転回路Ｃ164、反転回路165、反転回路166、反転回路Ｃ167、トランスファーゲート168、及び、出力端子169を示す。
【００９１】
そして、ラッチ回路160は、図６Ｃに示すラッチ回路140と同様な構成である。ただし、反転回路Ａが反転回路Ｃに置き換わっている点で異なる。また、トランスファーゲートに接続している反転回路Ｃが、通常の反転回路に入れ代わっている点で異なる。従って、トランスファーゲート162から反転回路165への接続がない点を除いて、ラッチ回路160を構成する回路間の接続状態は、図６Ｃに示すラッチ回路140と同様なものとなる。そうすると、図７Ｂのラッチ回路は図６Ｃのラッチ回路と同様な動作をする。
【００９２】
従って、トランスファーゲート162通過後の信号に、予め決められた２段増幅によって、正帰還がかかる。また、トランスファーゲート163通過後の信号にも、予め決められた２段増幅によって、正帰還がかかる。
【００９３】
一方、図７Ａ、及び、図７Ｂのラッチ回路において、トランスファーゲート、反転回路Ｃ、及び、反転回路間の接続ノードの内の一つに、ソフトエラーによる誤動作状態が生じた場合に、誤動作状態が生じた接続ノードに正帰還がかかることがない。なぜなら、反転回路Ｃが同時に同相の論理レベルを有する信号が入力されない限り出力信号の論理レベルが変化することがないため、誤動作状態の論理レベルが、反転回路Ｃから先に伝わることがないからである。すなわち、図７Ａのラッチ回路においては、反転回路のゲート電極が接続されている接続ノードの誤動作状態は、反転回路により伝搬するが、次の増幅段が反転回路Ｃとなるため、誤動作状態が伝搬することがない。図７Bのラッチ回路においても、反転回路のゲート電極が接続されている接続ノードの誤動作状態は、反転回路により伝搬するが、次の増幅段が反転回路Ｃとなるため、誤動作状態が伝搬することがない。
【００９４】
以上より、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図６Ｃ、図７Ａ、及び、図７Ｂに示すラッチ回路は、いずれも、２つの入力端子及び一つの出力端子を有する反転回路を備えるフィードバック回路部を有する。従って、上記のラッチ回路において、ソフトエラーにより発生した誤動作状態が固定的なエラーとなる可能性が低下している。なぜなら、フィードバック回路部において、上記の反転回路の２つの入力端子への信号が、同時に同相とならなければ出力信号がでることがないからである。すなわち、ソフトエラーによる誤動作状態が一つの入力端子について発生しただけでは、ソフトエラー状態が固定化されることがないからである。一方、フィードバック回路部において、入力信号がラッチされるまでは、予め決められた２段の反転回路を介すればよいため、上記のラッチ回路においては、「入力信号をラッチする時間」は２段の反転回路からなるフィードバック回路部と同等な時間となる。その結果、上記のラッチ回路の反応速度が遅くなることはない。
【実施例３】
【００９５】
実施例３は、２つの入力端子、及び、２つの出力端子を有する反転回路が、フィードバック回路に含まれることにより、誤動作状態の論理レベルを有する接続ノードにフィードバックがかからないように構成されているラッチ回路に関するものである。また、反転回路が２つの入力端子に入力される入力信号が、２段増幅によってフィードバックを受ける構成となっているラッチ回路に関するものである。実施例３に係るラッチでは、誤動作状態の接続ノードにフィードバックにかからないため、ソフトエラーにより発生したエラーが固定的とならない効果がある。一方、反転回路の入力端子へのフィードバックがはいずれも予め決められた２段の反転回路から構成されているため、ラッチ回路の反応速度は維持される効果がある。そして、実施例３について、図８を用いて説明する。
【００９６】
図８は、実施例３に係わるラッチ回路を示す回路図である。そして、図８は、ラッチ回路170、入力端子171、入力回路Ａ172、入力回路Ｂ173、電圧供給回路Ａ174、２つの入力端子、及び、２つの出力端子を有する反転回路Ｄ175、及び、反転回路Ｃ176、出力端子177、ノード178、ノード179、ノード180、及び、ノード181を示す。
【００９７】
入力回路Ａ172は、一つの入力端子と、２つの出力端子を有する。そして、入力端子への入力信号が"Ｈ"であって、クロック信号が"Ｈ"であるときには、一方の出力端子より論理"Ｌ"の信号を出力する。その際、他方の出力端子には不定信号が出力される。また、入力回路Ａ172は、入力端子への入力信号が"Ｌ"であって、クロック信号が"Ｌ"であるときには、他方の出力端子より論理"Ｈ"の信号が出力される。その際、他方の出力端子には不定信号が出力される。
【００９８】
上記のような動作を可能とするため、入力回路Ａ172において、一方の出力端子と低電位電源との間には、Ｎ型ＭＯＳトランジスタが２つ直列に接続されている。そして、低電位電源側のＮ型ＭＯＳトランジスタのゲート電極にはラッチ回路170の入力端子171が接続されている。また、一方の出力端子側のN型ＭＯＳトランジスタのゲート電極にはクロック信号（ＣＫ）が接続されている。そして、他方の出力端子と高電位電源との間には、Ｐ型ＭＯＳトランジスタが２つ直列に接続されている。そして、高電位電源側のＰ型ＭＯＳトランジスタにはラッチ回路170の入力端子171が接続されている。また、他方の出力端子側のＰ型ＭＯＳトランジスタのゲート電極にはクロック信号の反転信号（ＸＣＫ）が接続されている。
【００９９】
入力回路Ｂ173は、一つの入力端子と、２つの出力端子を有する。そして、クロック信号が"Ｈ"であるときは、入力端子への入力信号と同様な論理信号を、２つの出力端子から出力する。一方、クロック信号が"Ｌ"であるときには、２つの出力端子には不定信号が出力される。
【０１００】
上記のような動作を可能とするため、入力回路Ｂ173において、入力端子はＰ型ＭＯＳトランジスタを介して一方の出力端子に接続されている。また、入力端子はＮ型ＭＯＳトランジスタを介して他方の出力端子に接続されている。
【０１０１】
電圧供給回路Ａ174は、第１の入力端子と、第１の電圧供給端子と、第２の電圧供給端子を有する。ここで、電圧供給端子とは、他の電圧供給端子から入力される信号の論理レベルによって、自己の電圧供給端子から出力される電圧の論理レベルが決定される端子をいう。
【０１０２】
そこで、入力端子への信号が"Ｈ"であって、第１の電圧供給端子への信号が"Ｈ"であるときには、第２の電圧供給端子から出力される信号の論理レベルは"Ｈ"である。一方、入力端子への信号が"Ｈ"であって、第１の電圧供給端子への信号が"Ｌ"であるときには、第２の電圧供給端子から出力される信号の論理レベルは不定である。
【０１０３】
また、入力端子への信号が"Ｌ"であって、第1の電圧供給端子への信号が"Ｈ"であるときには、第２の電圧供給端子から出力される信号の論理レベルは不定である。一方、入力端子への信号が"Ｌ"であって、第１の電圧供給端子への信号が"Ｌ"であるときには、第２の電圧供給端子から出力される信号の論理レベルは不定である。
【０１０４】
さらに、入力端子への信号が"Ｈ"であって、第２の電圧供給端子への信号が"Ｈ"であるときには、第１の電圧供給端子から出力される信号の論理レベルは不定である。一方、入力端子への信号が"Ｈ"であって、第２の電圧供給端子への信号が"Ｌ"であるときには、第１の電圧供給端子から出力される信号の論理レベルは不定である。
【０１０５】
また、入力端子への信号が"Ｌ"であって、第２の電圧供給端子への信号が"Ｈ"であるときには、第１の電圧供給端子から出力される信号の論理レベルは不定である。一方、入力端子への信号が"Ｌ"であって、第２の電圧供給端子への信号が"Ｈ"であるときには、第１の電圧供給端子から出力される信号の論理レベルは"Ｌ"である。
【０１０６】
そして、電圧供給回路Ａ174において、低電位電源と第１の電圧供給端子との間に２つのＰ型ＭＯＳトランジスタが直列して接続されている。また、上記の一方のＰ型ＭＯＳトランジスタのゲート電極は入力端子に接続されている。他方のＰ型ＭＯＳトランジスタのゲート電極は第２の電圧供給端子に接続されている。電圧供給回路Ａ174において、高電位電源と第２の電圧供給端子との間にＮ型ＭＯＳトランジスタが直列して接続されている。また、上記の一方のＮ型ＭＯＳトランジスタのゲート電極は入力端子に接続されている。他方のＮ型ＭＯＳトランジスタのゲート電極は第１の電圧供給端子に接続されている。
【０１０７】
反転回路Ｄ175は、２つの入力端子に同時に"Ｌ"又は"Ｈ"の入力信号が入力された場合には、その入力信号と逆の論理レベルを有する出力信号を、各出力端子より出力する。また、反転回路Ｄ175は、２つの入力端子に異なる論理レベルを有する入力信号が入力された場合には、論理レベルが不定な出力信号を、各出力端子より出力する。
【０１０８】
なお、反転回路Ｄ175は、２つの反転回路Ｃから構成されている。そして、上記の反転回路Ｃにおいて、反転回路Ｄ175の一方の入力端子がゲート電極に接続されているＰ型ＭＯＳトランジスタに接続し、他方の入力端子がゲート電極に接続されているＮ型ＭＯＳトランジスタに接続している。そして、高電位電源と低電位電源との間に直列に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが接続されている。
【０１０９】
そこで、図８のラッチ回路において、入力端子171は、入力回路Ａ172、及び、入力回路Ｂ173の入力端子に接続している。入力回路Ａ172の第１の出力端子と、電圧供給回路Ａ174の第１の電圧供給端子と、反転回路Ｄ175の第１の入力端子とは、ノード180と接続する。入力回路Ａ172の第２の出力端子と、電圧供給回路Ａ174の第２の電圧供給端子と、反転回路Ｄ175の第２の入力端子とは、ノード178に接続する。反転回路Ｄ175の第１の出力端子と、反転回路Ｃ176の第１の入力端子と、入力回路Ｂの第１の出力端子とは、ノード181に接続する。反転回路Ｄ175の第２の出力端子と、反転回路Ｃ176の第２の入力端子と、入力回路Ｂの第２の出力端子とは、ノード179に接続する。反転回路Ｃ176の出力端子は、出力端子177と、電圧供給回路Ａ174の入力端子に接続する。
【０１１０】
図８のラッチ回路において、電源供給回路Ａ174と、反転回路Ｄ175と、反転回路C176は、フィードバック回路を構成している。そして、ノード178及びノード180の論理信号は、ノード179及びノード181の論理信号から、回路設計上、予め決められたように、反転回路Ｃ176及び電圧供給回路Ａ174により、２段増幅されて帰還がかけられている。ここで、入力回路Ａ172により、ノード178及びノード180には入力信号の逆信号が入力されるのに対し、入力回路Ｂ173により、ノード179及びノード18には入力信号と同相の信号が入力される。そうすると、反転回路Ｃ176は入力端子からの信号と逆の論理信号を出力するが、電圧供給回路Ａ174は入力端子からの信号と同相の信号を出力するため、ノード178及びノード180から、ノード179及びノード181への帰還は、正帰還となる。
【０１１１】
上記より、図８のラッチ回路に入力端子171から入力信号を入力すると、２段増幅を経てラッチされるため、ラッチ回路のラッチ速度は、通常のラッチ回路と同程度となる。ここで、通常のラッチ回路とは、通常の反転回路が２個、リング状に接続されているフィードバック回路を有するものをいう。
【０１１２】
一方、ソフトエラーにより、ノード178、ノード179、ノード180、及び、ノード181等のノードの内の一つが誤動作状態となった場合に、反転回路Ｄ175、及び、反転回路Ｃ176は、その誤動作状態のノードの論理信号を出力側のノードへ伝搬させない。反転回路Ｄ175及び反転回路Ｃ176の双方の入力端子に、同相の入力信号が入力されない限り、出力端子には出力信号がでないからである。
【０１１３】
以上より、図８に示すラッチ回路は２つの入力端子及び２つの出力端子を有する反転回路を備えるフィードバック回路部を有する。従って、上記のラッチ回路において、ソフトエラーにより発生した誤動作状態が固定的なエラーとなる可能性が低下している。なぜなら、フィードバック回路部において、上記の反転回路の２つの入力端子への信号が、同時に同相とならなければ出力信号がでることがないからである。すなわち、ソフトエラーによる誤動作状態が一つの入力端子について発生しただけでは、ソフトエラー状態が固定化されることがないからである。一方、フィードバック回路部において、入力信号がラッチされるまでは、２段の反転回路を介すればよいため、上記のラッチ回路においては、「入力信号をラッチする時間」は２段の反転回路からなるフィードバック回路部と同等な時間となる。その結果、上記のラッチ回路の反応速度が遅くなることはない。
【実施例４】
【０１１４】
実施例４は、２つの入力端子、及び、２つの出力端子を有する反転回路が、フィードバック回路に含まれることにより、誤動作状態の論理レベルを有する接続ノードにフィードバックがかからないように構成されているラッチ回路に関するものである。また、反転回路が２つの入力端子に入力される入力信号が、２段増幅によってフィードバックを受ける構成となっているラッチ回路に関するものである。なお、実施例４で使用される上記反転回路は、実施例３の反転回路とは異なる回路形式を有する。実施例４に係るラッチでは、誤動作状態の接続ノードにフィードバックにかからないため、ソフトエラーにより発生したエラーが固定的とならない効果がある。一方、反転回路の入力端子へのフィードバックがはいずれも２段の反転回路から構成されているため、ラッチ回路の反応速度は維持される効果がある。そして、実施例４について、図９を用いて説明する。
【０１１５】
図９は、実施例４に係わるラッチ回路を示す回路図である。そして、図９は、ラッチ回路195、入力端子196、トランスファーゲート182、トランスファーゲート183、２つの入力端子、及び、２つの出力端子を有する信号出力回路Ｅ184、反転回路Ｃ185、及び、反転回路Ｃ186、電圧供給回路Ｂ187、トランスファーゲート188、トランスファーゲート189、出力端子190、ノード191、ノード192、ノード193、及び、ノード194を示す。
【０１１６】
信号出力回路Ｅ184は、２つの入力端子に同時に"Ｌ"論理の入力信号が入力された場合には、その入力信号と同相の論理レベルを有する出力信号を第１の出力端子から出力し、その際、第２の出力端子の出力信号は不定論理となる。また、信号出力回路Ｅ184は、２つの入力端子に同時に"Ｈ"論理の入力信号が入力された場合には、その入力信号と同相の論理レベルを有する出力信号を第２の出力端子から出力し、その際、第１の出力端子の出力信号は不定論理となる。また、反転回路Ｄ175は、２つの入力端子に異なる論理レベルを有する入力信号が入力された場合には、論理レベルが不定な出力信号を、各出力端子より出力する。
【０１１７】
そして、信号出力回路Ｅ184は、高電位電源と第１の出力端子との間において、直列に接続されている、２個のＰ型ＭＯＳトランジスタ、及び、低電位電源と第２の出力端子との間において、直列に接続されている、２個のＮ型ＭＯＳトランジスタから構成されている。そして、信号出力回路Ｅ184の第１の入力端子と、一方の上記のＰ型ＭＯＳトランジスタのゲート電極、及び、一方の上記のＮ型ＭＯＳトランジスタのゲート電極は接続されている。信号出力回路Ｅ184の第２の入力端子と、一方の上記のＰ型ＭＯＳトランジスタのゲート電極、及び、一方の上記のＮ型ＭＯＳトランジスタのゲート電極は接続されている。
【０１１８】
電圧供給回路Ｂ187は、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタとから構成されている。上記のＰ型ＭＯＳトランジスタのゲート電極はノード194に接続し、ドレイン電極はノード193に接続し、ソース電極は低電位電源に接続している。また、上記のＮ型ＭＯＳトランジスタのゲート電極はノード193に接続し、ドレイン電極は低電位電源に接続し、ソース電極はノード194に接続している。
【０１１９】
そうすると、電圧供給回路Ｂ187は、ノード193の論理レベルが"Ｈ"であるときには、ノード193に高電圧を供給する。また、ノード194の論理レベルが"Ｌ"であるときには、ノード193に低電圧を供給する。従って、電圧供給回路Ｂ187は、ノード193とノード194の論理レベルを揃えるように各ノードに電圧を供給する。
【０１２０】
そこで、図９のラッチ回路において、入力端子196は、トランスファーゲート182の一方の端及びトランスファーゲート183の一方の端と接続している。トランスファーゲート182の他方の端は、反転回路Ｃ185の出力端子と、信号出力回路Ｅ184の第１の入力端子とに接続している。トランスファーゲート183の他方の端は、反転回路Ｃ186の出力端子と、信号出力回路Ｅ184の第2の入力端子とに接続している。ノード193は、信号出力回路Ｅ184の第１の出力端子と、反転回路Ｃ185の第１の入力端子と、反転回路Ｃ186の第１の入力端子と、電圧供給回路Ｂ187のＮ型ＭＯＳトランジスタのゲート電極と接続する入力端子と、電圧供給回路Ｂ187のＰ型ＭＯＳトランジスタのドレイン電極と接続する出力端子と、トランスファーゲート188の一方の端とに接続している。ノード194は、信号出力回路Ｅ184の第２の出力端子と、反転回路Ｃ185の第２の入力端子と、反転回路Ｃ186の第２の入力端子と、電圧供給回路Ｂ187のＰ型ＭＯＳトランジスタのゲート電極と接続する入力端子と、電圧供給回路Ｂ187のＮ型ＭＯＳトランジスタのソース電極と接続する出力端子と、トランスファーゲート189の一方の端とに接続している。トランスファーゲート188の一方の端及びトランスファーゲート189の一方の端は出力端子190と接続している。
【０１２１】
図９のラッチ回路において、電源供給回路Ｂ187と、信号出力回路Ｅ184と、反転回路C185と、反転回路Ｃ186とは、フィードバック回路を構成している。そして、ノード191及びノード192は、ノード193及びノード194から、反転回路Ｃ185、反転回路Ｃ186、電圧供給回路Ｂ187により、正帰還がかけられている。例えば、ノード191及びノード192の論理レベルが"Ｈ"であるときは、ノード194の論理レベルは"Ｌ"になる。そうすると、電源供給回路Ｂ187の働きによって、ノード193の論理レベルが"Ｌ"になる。従って、反転回路Ｃ185及び反転回路Ｃ186によって、ノード191及びノード192は、論理レベルが"Ｈ"になるような帰還を受ける。
【０１２２】
上記より、図９のラッチ回路において、入力端子196から入力信号がノード191及びノード192伝達されると、信号出力回路Ｅ184、電圧供給回路Ｂ187、及び、反転回路C185、186を経てラッチされるため、ラッチ回路のラッチ速度は、通常のラッチ回路と同程度となる。ここで、通常のラッチ回路とは、通常の反転回路が２個、リング状に接続されているフィードバック回路を有するものをいう。なお、信号出力回路Ｅ184、電圧供給回路Ｂ187、及び、反転回路C185、186を経てラッチがかかることは、回路設計上、予め決められている。
【０１２３】
一方、ソフトエラーにより、ノード191、ノード192、ノード193、及び、ノード194等のノードの内の一つが誤動作状態となった場合に、信号出力回路Ｅ184、反転回路Ｃ185、及び、反転回路Ｃ186は、その誤動作状態のノードの論理信号を出力側のノードへ伝搬させない。信号出力回路Ｅ184、反転回路Ｃ185及び反転回路Ｃ186の双方の入力端子に、同相の入力信号が入力されない限り、出力端子には出力信号がでないからである。
【０１２４】
以上より、図９に示すラッチ回路は２つの入力端子及び２つの出力端子を有する反転回路を備えるフィードバック回路部を有する。従って、上記のラッチ回路において、ソフトエラーにより発生した誤動作状態が固定的なエラーとなる可能性が低下している。なぜなら、フィードバック回路部において、上記の反転回路の２つの入力端子への信号が、同時に同相とならなければ出力信号がでることがないからである。すなわち、ソフトエラーによる誤動作状態が一つの入力端子について発生しただけでは、ソフトエラー状態が固定化されることがないからである。一方、フィードバック回路部において、入力信号がラッチされるまでは、３つの回路をへるだけでよいため、上記のラッチ回路においては、「入力信号をラッチする時間」は２段の反転回路からなるフィードバック回路部とほぼ同等な時間となる。その結果、上記のラッチ回路の反応速度が遅くなることはない。
以下に本発明の特徴を付記する。
（付記１）
反転回路から構成されており、２以上の入力端子を有するフィードバック回路と、
前記フィードバック回路の前記入力端子に、クロックに同期して、入力信号又は前記入力信号と同相の信号を入力する入力回路と、を備え、
前記フィードバック回路は、２以上の前記入力端子に、同時に前記入力信号又は前記入力信号と同相の信号が入力されたときのみ、前記入力端子に予め決められた増幅段数で正帰還がかかる構成となっていることを特徴とするラッチ回路。
（付記２）
前記予め決められた増幅段数は２段であることを特徴とする付記１のラッチ回路。
（付記３）
反転回路がリング状に連結されて構成されているフィードバック回路と、
前記フィードバック回路の前記反転回路を接続する接続ノードに、クロックに同期して、入力信号又は前記入力信号と同相の信号を入力する入力回路であって、前記フィードバック回路の２以上の前記接続ノード各々に、別々に接続されている２以上の前記入力回路と、を備え、
一の接続ノードに入力された前記入力信号又は前記入力信号と同相の信号に、前記入力信号又は前記入力信号と同相の信号が単独で入力された場合に正帰還がかかるまでの増幅段数が、他の前記接続ノードに入力された前記入力信号又は前記入力信号から正帰還がかかるまでの予め決められた増幅段数より大きいことを特徴とするラッチ回路。
（付記４）
他の前記接続ノードに入力された前記入力信号又は前記入力信号から正帰還がかかるまでの前記予め決められた増幅段数は２段であることを特徴とするラッチ回路。
（付記５）
２つ以上の入力端子及び１つの出力端子を有する反転回路であって、前記入力端子各々に同一の論理レベルを有する論理信号が入力されたときのみ、前記論理信号の反転信号を前記出力端子から出力する前記反転回路を備えるラッチ回路であって、
２以上の前記反転回路を含むフィードバック回路と、
２以上の前記反転回路の前記入力端子に、クロックに同期して入力信号又は前記入力信号の同相信号を入力する２以上の入力回路と、を備え、
前記フィードバック回路は、２以上の前記入力回路から同相の前記入力信号又は前記入力信号の同相信号が入力されたときは、予め決められた増幅段数で正帰還がかかるように構成されていることを特徴とするラッチ回路。
（付記６）
前記フィードバック回路において、前記反転回路の前記出力端子が、２以上の他の前記反転回路の前記入力端子に接続していることを特徴とする付記５に記載したラッチ回路。
（付記７）
前記フィードバック回路が、さらに、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタから構成されるインバータ回路を備えることを特徴とする付記５に記載したラッチ回路。
（付記８）
前記予め決められた増幅段数は２段であることを特徴とする付記５又は付記６又は付記７に記載したラッチ回路。
（付記９）
クロックに同期して、前記フィードバック回路からの出力信号を出力する出力回路をさらに備えることを特徴とする付記５、付記６、付記７、又は、付記８の内の一つの付記に記載したラッチ回路。
（付記１０）
２つの入力端子及び２つの出力端子を有する第１の反転回路であって、前記入力端子各々に同一の論理レベルを有する論理信号が入力されたときのみ、前記論理信号の反転信号を、２つの出力端子から出力する前記第１の反転回路を備えるラッチ回路であって、
前記第１の反転回路を含むフィードバック回路と、
前記第１の反転回路の前記入力端子に、クロックに同期して、前記ラッチ回路への入力信号と逆論理の信号を入力する第１の入力回路と、
前記第１の反転回路の出力端子各々に、クロックに同期して、前記ラッチ回路への入力信号と同論理の信号を入力する第２の入力回路と、を備え、
前記フィードバック回路は、前記第１の反転回路の入力端子各々に、前記第１の反転回路の出力端子各々から正帰還がかかるように構成されていることを特徴とするラッチ回路。
（付記１１）
前記フィードバック回路は、さらに、
２つの入力端子及び１つの出力端子を有する第２の反転回路であって、前記入力端子各々に同一の論理レベルを有する論理信号が入力されたときのみ、前記論理信号の反転信号を前記出力端子から出力する前記第２の反転回路と、
２つの電圧供給端子と、一つの入力端子を有する電圧供給回路であって、前記入力端子への入力信号の論理レベルと、一の前記電圧供給端子の論理レベルが一致するときは、他の前記電圧供給端子から前記論理レベル有する信号を供給する電圧供給回路と、備え、
前記第２の反転回路の前記出力端子が前記電圧供給回路の前記入力端子に接続し、
前記電圧供給回路の２つの電圧供給端子が、前記第１の反転回路の２つの前記入力端子に接続していることを特徴とする付記１０のラッチ回路。
（付記１２）
２つの入力端子及び２つの出力端子を有する信号出力回路であって、前記入力端子各々に同一の論理レベルを有する論理信号が入力されたときのみ、前記論理信号と同相信号を出力する前記信号出力回路を備えるラッチ回路であって、
前記信号出力回路を含むフィードバック回路と、
前記信号出力回路の入力端子各々に、クロックに同期して、前記ラッチ回路への入力信号と同論理の信号を入力する入力回路と、を備え、
前記フィードバック回路において、前記信号出力回路の入力端子各々に、同論理の信号が入力されたときは、前記信号出力回路の入力端子各々に、正帰還がかかるように構成されていることを特徴とするラッチ回路。
（付記１３）
前記フィードバック回路は、さらに、
２つの第１の入力端子及び１つの第１の出力端子を有する反転回路であって、前記第１の入力端子各々に同一の論理レベルを有する論理信号が入力されたときのみ、前記論理信号の反転信号を前記出力端子から出力する、複数の反転回路と、
第１及び第２の電圧供給端子と、第２及び第３の入力端子を有する電圧供給回路であって、前記第２の入力端子の論理レベルが"Ｈ"論理である時には、前記第１の電圧供給端子から"Ｌ"論理を有する信号を供給し、前記第３の入力端子の論理レベルが"Ｈ"論理である時には、前記第２の電圧供給端子には"Ｌ"論理を有する信号を供給する前記電圧供給回路と、を備え、
複数の前記反転回路の２つの前記第１の入力端子は、前記信号出力回路の２つの第４の入力端子に接続し、
複数の前記反転回路各々の前記第１の出力端子が前記信号出力回路の２つの前記第４の入力端子各々に接続し
前記信号出力回路の一方の第２の出力端子に前記第２の入力端子及び前記第２の電圧供給端子が接続するとともに、他方の第２の出力端子に前記第３の入力端子及び前記第１の電圧供給端子が接続することを特徴とする付記１２に記載したラッチ回路。
（付記１４）
前記フィードバック回路からの出力をクロックに同期して出力する出力回路をさらに有することを特徴とする付記１２のラッチ回路。
【産業上の利用可能性】
【０１２５】
本願発明は、論理回路が占める面積の増大が少なく、かつ、回路の反応速度の低下がないように、ソフトエラー耐性の強化を図ったラッチ回路を提供することができる。
【図面の簡単な説明】
【０１２６】
【図１】図１Ａ及び図１Ｂは、３段以上の偶数段の反転回路によって構成されており、かつ、複数のノードに入力信号が入力されるラッチ回路を示す。
【図２】図２は、３段以上の偶数段の反転回路によってフィードバック回路部が構成されており、かつ、複数のノードに入力信号が、トランスファーゲート後の複数の反転回路によって、入力されるラッチ回路を示す。
【図３】図３Ａ及び図３Ｂは３段以上の偶数段の反転回路からフィードバック回路部が構成されており、異なるフィードバック回路部のノードへ、入力信号と同様な論理レベルを有する信号が入力されるラッチ回路を示す。
【図４】図４Ａ、図４Ｂ、及び、図４Ｃは、実施例２に係わる反転回路を示す回路図である。
【図５】図５Ａ、及び、図５Ｂは、図４Ａの反転回路Ａ、図４Ｂの反転回路Ｂ、及び、通常の反転回路によって構成される、実施例２のラッチ回路を示す回路図である。
【図６】図６Ａ、図６Ｂ、及び、図６Ｃは、図４Ａの反転回路Ａ、図４Ｂの反転回路Ｂ、図４Ｂの反転回路Ｃ、及び、通常の反転回路の組合せによって構成される、実施例２のラッチ回路を示す回路図である。
【図７】図７Ａ及び図７Ｂは、図４Ｂの反転回路Ｃ、及び、通常の反転回路の組合せによって構成される、実施例２のラッチ回路を示す回路図である。
【図８】図８は、実施例３に係わるラッチ回路を示す回路図である。
【図９】図９は、実施例４に係わるラッチ回路を示す回路図である。
【符号の説明】
【０１２７】
１  入力端子
２  トランスファーゲート
３  トランスファーゲート
４、５、６、７  反転回路
８  出力端子
10、11、12、13、14  ノード
16  入力端子
17、18、19  トランスファーゲート
20、21、22、23、24、25  反転回路
26  出力端子
27、28、29、30、31、32  ノード
35  ラッチ回路
36  入力端子
37  トランスファーゲート
38、39、40、41、42、43、44  反転回路
45  出力端子
46、47、48、49、50  ノード
51、52、53、54  反転回路
55  Ｐ型トランスファーゲート
56  Ｎ型トランスファーゲート
57  入力端子
58  出力端子
59、60、61  ノード
63  ラッチ回路
64  ラッチ回路
65  入力端子
66  トランスファーゲート
67  出力端子
68  Ｐ型ＭＯＳトランジスタ
69  Ｎ型ＭＯＳトランジスタ
70、71、72、73  反転回路
74、75、77  ノード
80  反転回路Ａ
81、82  Ｐ型ＭＯＳトランジスタ
83、84  Ｎ型ＭＯＳトランジスタ
85、86  入力端子
87  出力端子
88  高電位電源
89  低電位電源
90  反転回路Ｂ
91、92、94、95  入力端子
93  出力端子
96  Ｐ型ＭＯＳトランジスタ
97  Ｎ型ＭＯＳトランジスタ
98  反転回路Ｃ
100  ラッチ回路
101  入力端子
102、103、104  トランスファーゲート
105  出力端子
106  反転回路Ａ
107  反転回路B
108  反転回路Ａ
109  反転回路Ｂ
110  ラッチ回路
111  入力端子
112、113、116  トランスファーゲート
114、115  反転回路
117  出力端子
118  反転回路Ａ
119  反転回路B
120  ラッチ回路
121  入力端子
122、123  トランスファーゲート
124、126、127  反転回路Ｃ
125  反転回路Ｂ
128  トランスファーゲート
129  出力端子
130  ラッチ回路
131  入力端子
132、133  トランスファーゲート
134  反転回路Ａ
135  反転回路Ｃ
136、137  反転回路
138  トランスファーゲート
139  出力端子
140  ラッチ回路
141  入力端子
142、143  トランスファーゲート
144  反転回路Ａ
145  反転回路Ｃ
146、147  反転回路
148  トランスファーゲート
149  出力端子
150  ラッチ回路
151  入力端子
152、153、158  トランスファーゲート
154、155  反転回路Ｃ
156、157  反転回路
159  出力端子
160  ラッチ回路
161  入力端子
162、163  トランスファーゲート
164、165  反転回路Ｃ
166、167  反転回路
168  トランスファーゲート
169  出力端子
170  ラッチ回路
171  入力端子
172  入力回路Ａ
173  入力回路Ｂ
174  電圧供給回路Ａ
175  反転回路Ｄ
176  反転回路Ｃ
177  出力端子
178、179、180、181  ノード
182、183  トランスファーゲート
184  信号出力回路Ｅ
185、186  反転回路Ｃ
187  電圧供給回路Ｂ
187、188  トランスファーゲート
190  出力端子
191、192、193、194  ノード
195  ラッチ回路
196  入力端子
【図１】
2007312104.tif 000003
【図２】
2007312104.tif 000004
【図３】
2007312104.tif 000005
【図４】
2007312104.tif 000006
【図５】
2007312104.tif 000007
【図６】
2007312104.tif 000008
【図７】
2007312104.tif 000009
【図８】
2007312104.tif 000010
【図９】
2007312104.tif 000011