(57)【要約】【課題】バーンアウト改良注入（ＢＩＩ）の幅の制御が容易な金属半導体電界効果トランジスタ（ＭＳＥＦＥＴ）の製造方法、及びその方法で製造されるＭＥＳＦＥＡＴを提供する。【解決手段】ＭＥＳＦＥＴの製造方法は、基板（２０）にｎ型チャンネル部（２８）を形成する工程（８２）と、基板にｐ型チャンネル部（３４）を形成する工程（８４）とを具備する。ｎ型チャンネル部の境界及びｐ型チャンネル部の境界は、基板内の真性領域（７２）を画定する。【選択図】図８
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【特許請求の範囲】
【請求項１】
基板（２０）内にｎ型チャンネル部（２８）を形成する工程（８２）と、
前記基板（２０）内にｐ型チャンネル部（３４）を形成する工程（８４）とを具備し、
前記ｎ型チャンネル部の境界及び前記ｐ型チャンネル部の境界は、前記基板内に真性領域（７２）を画定することを特徴とする金属半導体電界効果トランジスタの製造方法。
【請求項２】
前記真性領域に隣接する前記基板に、少なくとも１個の接触領域（５２）を形成する工程をさらに具備し、
前記真性領域は、前記ｐ型チャンネル部の側部境界、前記少なくとも１個の接触領域の側部境界、及び前記ｎ型チャンネル部の底部境界の間に位置することを特徴とする請求項１記載の金属半導体電界効果トランジスタの製造方法。
【請求項３】
前記少なくとも１個の接触領域はｎ
ドレーン接触部注入を具備することを特徴とする請求項２記載の金属半導体電界効果トランジスタの製造方法。
【請求項４】
前記ｎ型チャンネル部を形成する工程は、ｎ型注入をマスキングする工程を具備することを特徴とする請求項１記載の金属半導体電界効果トランジスタの製造方法。
【請求項５】
前記ｐ型チャンネル部を形成する工程は、ｎ型注入から分離してｐ型共注入を選択的かつ分離的にマスキングし、前記ｐ型チャンネル部上に前記ｎ型チャンネル部を形成する工程（８４）を具備することを特徴とする請求項１記載の金属半導体電界効果トランジスタの製造方法。
【請求項６】
前記ｎ型チャンネル部を形成する工程及び前記ｐ型チャンネル部を形成する工程は、フォトレジストマスク（２２，３０）を使用して前記ｎ型チャンネル部及び前記ｐ型チャンネル部を注入するための領域を画定する工程を具備することを特徴とする請求項１記載の金属半導体電界効果トランジスタの製造方法。
【請求項７】
前記基板はガリウム砒素（GaAs）からなることを特徴とする請求項１記載の金属半導体電界効果トランジスタの製造方法。
【請求項８】
前記真性領域は、ｐ−ｎ+接合部がドレーン領域に形成されることを防止する補償注入として構成されたバーンアウト改良注入（ＢＩＩ）領域を具備することを特徴とする請求項１記載の金属半導体電界効果トランジスタの製造方法。
【請求項９】
前記ｎ型チャンネル部は主チャンネルを画定し、
前記ｐ型チャンネル部はより小さいチャンネルを画定することを特徴とする請求項１記載の金属半導体電界効果トランジスタの製造方法。
【請求項１０】
基板（２０）と、
該基板内の主ｎ型チャンネル（２８）と、
該主ｎ型チャンネル領域に隣接し、選択的マスキングにより形成された、前記基板内のｐ型チャンネル領域（３４）と、
前記基板内のドレーン接触領域（５２）と、
前記ｐ型チャンネル領域及び前記ドレーン接触領域の側部境界、及び前記主ｎ型チャンネルの底部境界の間の真性領域（７２）とを具備し、
該真性領域は、前記ｐ型チャンネル領域の選択的マスキングにより自動的に形成されることを特徴とする金属半導体電界効果トランジスタ。
【請求項１１】
前記真性領域は、開チャンネルバーンアウトを低減するよう構成されたバーンアウト改良領域を具備することを特徴とする請求項１０記載の金属半導体電界効果トランジスタ。
【請求項１２】
前記ｐ型チャンネル領域はフォトマスキングにより形成されることを特徴とする請求項１０記載の金属半導体電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、特に金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の製造方法に関する。
【背景技術】
【０００２】
ショットキーゲート電界効果トランジスタ（ＦＥＴ）とも称されるGaAsＭＥＳＦＥＴ等のＭＥＳＦＥＴは、様々の異なる電子用途に使用可能である。これらの用途は、スイッチング動作（例えば、高速デジタルスイッチング）することから信号増幅までの範囲である。さらに、これらの用途には、民生用、産業用及び軍事用の使用がある。
【０００３】
ＭＥＳＦＥＴは、マイクロ波周波数通信及びレーダで使用するためのデバイスに含まれることが多い。これらのデバイスは、ＭＥＳＦＥＴを使用又は組み込む他のデバイス及びシステムと同様に、電力の要求事項が絶えず増加している。例えば、トランジスタ表面積当たり等のＭＥＳＦＥＴデバイス当たりの所望の電力出力は、絶えず増加している。また、トランジスタの電力出力も、単一のトランジスタがより大きな電力を提供するように改良されていることにより、特定の用途では少ない数のトランジスタを使用することを可能にする。少ない数のトランジスタを使用する結果、コストが低減すると共に、トランジスタを組み込んだデバイスの寸法及び重量が減少する。このため、例えば大電力用途により少ない数のＭＥＳＦＥＴを使用することができる。
【特許文献１】特開平８−５１１２２号公報
【特許文献２】米国特許第６２３６０７０号明細書
【特許文献３】特開２００３−３３２３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
公知のGaAsＭＥＳＦＥＴは、ドープされたGaAsチャンネル領域と直接接触する金属電極を使用してショットキーゲート接合部を形成する。ゲート電極すなわちゲート接合部に印加される電圧は、電流がチャンネル領域を通ってドレーンからソースに流れるように、ゲート電極近傍のチャンネルキャリア密度に影響を与える。基本的にショットキー障壁は、半導体接合部よりもゲート電極として設けられる。ドレーン・ソース電圧は、ＭＥＳＦＥＴのゲート電極と他の電極のうちの一方との間に印加される電圧を変えることにより変調することができる。従って、スイッチング動作又は増幅はＭＥＳＦＥＴを使用して提供することができる。
【０００５】
作動中、ＭＥＳＦＥＴの瞬間ソース・ドレーン電圧は、比較的高い値（ドレーン供給電圧の約２倍）から低い値まで変化することができ、関連する瞬間ドレーン・ソース電流は逆方向に変化する。最大許容ドレーン・ソース電圧は、トランジスタの降伏電圧を超えないように制限されなければならない。降伏電圧は一般に、例えば、ゲート電極及びドレーン電極間の間隔、基板材料（例えば、ゲルマニウム、シリコン、ガリウム砒素、ダイアモンド等）の降伏電界、種々の領域のドープレベル、被ドープ領域の寸法、ゲート電極及び隣接する材料の構成又は形状等を含むトランジスタの構造パラメータにより決定される。さらに、材料の降伏電界は材料のバンドギャップに関連する。このため、より大きなバンドギャップを有する材料は、より大きな降伏電圧を有するトランジスタを形成するのに使用可能である。
【０００６】
ドレーン接触部にバーンアウト改良領域を付加することにより改良された開チャンネルバーンアウト特性を有するプレーナＭＥＳＦＥＴを製造することは公知である。これらのプレーナＭＥＳＦＥＴの製造方法は代表的には、例えば主ＦＥＴチャンネルを最初に注入する工程、次に主チャンネルｎ型注入よりも深く注入される、同時に起こる深いｐ型を共に注入する工程等のいくつかの注入工程を有する。さらに、オーミックドレーン／ソース接触部への低抵抗経路を形成する大きなドーズ接触注入が次に設けられる。最後に、バーンアウト改良注入（ＢＩＩ）が設けられ、ｐ−ｎ+接合部がＭＥＳＦＥＴチャンネルのドレーン領域に形成されないように補償注入として作動する。ＢＩＩが無い場合、強いｎ+ｐ型逆バイアス接合部がドレーン接触部にある。ゲートショットキーにより制御された電流をＭＥＳＦＥＴチャンネルが引き始めると、ｎ+ｐ接合部は、アバランシェイオン化により降伏できると共に低ドレーン電圧に開チャンネルバーンアウトを引き起こす。これにより、ＢＩＩはより高い降伏／バーンアウト電圧を提供する。
【０００７】
しかし、ｎ型ＢＩＩ注入ドーズ、公知のＭＥＳＦＥＴにおけるエネルギー及びＭＥＳＦＥＴの製造方法を正確に制御することは非常に困難である。特に、ドレーン接触部付近の小さな限定領域にｐ型ドープを適当且つ十分に補償することは困難である。例えば、フォトマスク技法により形成されたＢＩＩ領域の幅を制御すること、及びｐ型の共注入を反復して補償するのに必要なＢＩＩ注入のドーズ及びエネルギーを制御することも困難である。ＢＩＩ注入は、ｐ型の共注入を適当に補償するよう、注意深く形成し、調整し、制御されなければならない。このため、ＭＥＳＦＥＴのＢＩＩの製造を制御することは困難である。これは、例えばＭＥＳＦＥＴの作動範囲等の堅牢さの変動増大及び全体低減という結果となる。さらに、ＢＩＩ領域を形成するためのこれら公知の方法は、例えば方法に時間及びコストを付加し得るイオン注入によって特別の工程を必要とする。
【課題を解決するための手段】
【０００８】
本発明は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の製造方法を提供する。この方法は、基板内にｎ型チャンネル部を形成する工程と、基板内にｐ型チャンネル部を形成する工程とを具備する。ｎ型チャンネル部の境界及びｐ型チャンネル部の境界は、基板内に真性領域を画定する。
【０００９】
本発明は、基板、基板内の主ｎ型チャンネル、ｎ型チャンネル領域に隣接し、選択的マスキングにより形成された、基板内のｐ型チャンネル領域を具備する金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を提供する。ＭＥＳＦＥＴは、基板内のドレーン接触領域と、（i）ｐ型チャンネル領域及びドレーン接触領域の各々の側部境界、及び（ii）主ｎ型チャンネルの底部境界の間の真性領域をさらに具備する。真性領域は、ｐ型チャンネル領域の選択的マスキングにより自動的に形成される。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照して本発明を説明する。
【００１１】
本発明の種々の実施形態は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）内で選択的にマスクされた領域により形成されたバーンアウト改良注入（ＢＩＩ）領域を有するＭＥＳＦＥＴの製造方法を提供する。一般的に、マスク工程、特に全面的なｎ型注入から分離したｐ型共注入の選択的注入を可能にするフォトマスキング工程が提供される。従って、ＢＩＩ領域は、ｐ型共注入の選択的マスキングにより形成され、ｎ+接触注入領域からＢＩＩ領域を分離する。
【００１２】
特に、図１ないし図７を参照すると、本発明の典型的な一実施形態に従ったＢＩＩ領域を有するＭＥＳＦＥＴの製造方法が示される。これらの図は、ＭＥＳＦＥＴを製造するために種々の実施形態に従った製造方法の工程を表わす。各々の次の図は、ＭＥＳＦＥＴの製造における次の工程に対応する。しかし、各工程内における工程の順序及び特定の工程は、必要に応じて変更できることに留意されたい。具体的には、図１に示されるように、半導体ウエハすなわち基板２０が設けられる。例えば、基板２０はガリウム砒素（GaAs）の形態であってもよい。基板２０はフォトレジストマスク２２でコーティングされ、開口２４を形成するようパターンが形成される。フォトレジストマスク２２は、開口２４を形成するために、基板２０の表面２６上にパターン化されたコーティングを形成するよう使用されるいかなる感光性材料も使用することができる。フォトレジストマスク２２は、露出面が例えば特定の溶剤（例えばレジスト現像液）に溶解可能になり、形成工程で除去されるポジレジストマスクか、又は露出面のみが（例えば現像液に対して）抵抗性になる結果、形成工程中に非露出面が除去されるネガレジストマスクであってもよいことに留意されたい。
【００１３】
典型的な一実施形態ではｎドープチャンネル領域である主ｎ型チャンネル領域２８が、当業界で公知の適当な任意の方法を使用して基板２０内に注入される。例えば、ｎ型チャンネル領域２８は、例えば開口２４内で所望のチャンネル面の電気的絶縁が後に続く、基板２０上のエピタキシャル層成長を使用して注入してもよい。別の例として、ｎ型チャンネル領域２８は、例えば開口２４内で基板２０の所望の領域で適当なドーパントのイオン注入を使用して注入してもよい。
【００１４】
次に図２を参照すると、基板２０はフォトレジストマスク３０で再びコーティングされ、開口３２を形成するようパターンが形成される。典型的な一実施形態ではｐドープチャンネル領域であるｐ型チャンネル領域３４が、当業界で公知の適当な任意の方法を使用して基板２０内に注入される。特に、ｐ型チャンネル領域３４は、フォトレジストマスク３０により形成された開口３２内で共に注入される。選択的にマスクされたｐ型共注入は、対応する全面的なｎチャンネル注入よりも高い注入エネルギーを使用して形成されることにより、ｐ型共注入は基板２０内により深く配置されることに留意されたい。
【００１５】
図３に示されるように、フォトレジストマスク２２，３０の一部が次に除去される。フォトレジストマスク２２，３０は当業界で公知の適当な任意の方法を使用して除去してもよいので、表面２６に平坦面が形成される。次に、ゲート接触部３６が表面２６上に形成される。例えば、ゲート接触部３６を画定する電極接触部は、ゲート金属化４０により形成することができる。例えば、金属化は、ショットキー障壁特性を劣化させることなく、代表的なアニール温度（例えば、摂氏７５０°以上）に耐えることができるゲートショットキー接触部を形成するよう表面２６に選択的に蒸着させることができる。例えば、ショットキーゲートを形成するために使用できる金属化には、チタニウムタングステン、窒化チタニウムタングステン、珪化タングステンが含まれるが、これらには限定されない。次に、ゲート接触部３６を形成する金属電極を画定するために、例えばプラズマ又は反応性イオンエッチングにより、金属化の部分が除去される。ゲート接触部３６の寸法は、当業界で公知の適当な任意の方法を使用して金属化の頂上に形成された金属エッチングマスク（図示せず）を使用して、形成工程の間に画定してもよいことに留意されたい。
【００１６】
その後、図４に示されるように、当業界で公知の適当な任意の方法を使用して、表面２６の平坦化及び不動態化が実施される。一般に、表面２６の不動態化は、例えば半導体表面上の結合部に他の元素を終端し、表面２６の化学的安定性を与え、特に表面２６を化学的に不動態化することを含んでもよい。例えば、表面の不動態化は、酸化、窒化、硫化により実施してもよい。特に、不動態化層４２は表面２６上に付着される。例えば、表面２６に酸窒化珪素膜等の窒化物材料を付着させてもよい。
【００１７】
次に、図５に示されるように、不動態化層４２はフォトレジストマスク４４でコーティングされ、開口４６，４８を形成するためにパターンが形成される。次に、ｎ+ドープ接触部５０及びｎ+ドープ接触部５２が開口４６，４８内にそれぞれ注入される。例えばｎ+ドープ接触部は、各開口４６，４８内に注入される。開口４６，４８は、ゲート接触部３６に関して非対称に形成される。ｎ+ドープ接触部５０は、典型的な一実施形態ではゲート接触部３６に隣接しているｎ+ソース領域を画定する。ｎ+ドープ接触部５２は、典型的な一実施形態ではゲート接触部３６から分離しているｎ+ドレーン領域を画定する。
【００１８】
次に、図６に示されるように、フォトレジストマスク４４が除去される。次に、任意であるが、不動態化層４２及びゲート接触部３６を適当な誘電体（図示せず）を用いて密閉してもよい。例えば、酸窒化珪素、二酸化珪素、窒化珪素を密閉に使用してもよい。次に、例えば基板２０からのイオン注入ダメージを除去し、注入されたドーパントイオンを活性化するために、密閉された構造を所定の温度及び時間でアニールしてもよい。例えば、アニール温度は摂氏７５０°から１０００°の範囲であってもよい。アニールの後に密閉する場合、誘電体層（図示せず）をゲート接触部３６の表面から除去し、残余の誘電体層を所望の厚さまで研磨する。次に、１対の開口が、ｎ+ドープ接触部５０及びｎ+ドープ接触部５２をそれぞれ有するソース領域及びドレーン領域上の誘電体層に形成される。
【００１９】
図６を再び参照すると、フォトレジストマスク４４を除去した後、ソース及びドレーンの電極を画定するソースオーミック接触部５４及びドレーンオーミック接触部５６は、それぞれｎ+ドープ接触部５０，５２上に形成される。特に、ソースオーミック接触部５４及びドレーンオーミック接触部５６は、ソース領域及びドレーン領域にそれぞれオーミック接触部を提供する。ソースオーミック接触部５４及びドレーンオーミック接触部５６は、当業界で公知であるように、例えば蒸着及びリフトオフにより付着することができる。ソースオーミック接触部５４及びドレーンオーミック接触部５６は、例えば金、ゲルマニウム及びニッケルの混合のような異なる材料で形成されてもよい。典型的な一実施形態において、ソースオーミック接触部５４及びドレーンオーミック接触部５６は、ゲート接触部３６と同じ平面又は層に形成される。
【００２０】
その後、図７に示されるように、金属化層５８，６０が、ソースオーミック接触部５４及びドレーンオーミック接触部５６にそれぞれ付着される。金属化層５８，６０は、典型的な一実施形態では金である、異なる材料で形成されてもよい。任意であるが、ゲート電界板６２は、当業界で公知の適当な任意の方法を使用してゲート接触部３６の少なくとも一部上に形成されてもよい。図７に示され、本明細書で説明した種々の方法により形成されたＭＥＳＦＥＴ７０は、選択的にマスクされるｐ型共注入、すなわちｐ型チャンネル領域３４を有し、主ｎ型チャンネル領域及びｎ+ドレーン領域を形成するｎ+ドープ接触部５２で、真性領域、特にＢＩＩ領域７２すなわち真性ＢＩＩ領域を画定する。具体的には、側部境界、特にｐ型チャンネル領域３４の側面７３（図７の右側）は、底部境界の一部、特にｎ型チャンネル領域２８の底部表面７５の一部と、側部境界の一部、特にｎ+ドープ接触部５２の側面７７（図７の左側）の一部と組み合わさって真性領域を画定する。
【００２１】
本発明の種々の実施形態に従ったＭＥＳＦＥＴの製造方法は、図８に示される。特に、主ｎ型チャンネル注入が、典型的な一実施形態では図１に示された構造体となる工程８２でマスクされる。その後、工程８４で、ｐ型チャンネル共注入が分離してマスクされ、典型的な一実施形態では図２に示された構造体となる。次に、ゲート接触部が工程８６で主ｎ型チャンネル注入上に形成され、典型的な一実施形態では図３に示された構造体となる。次に、表面の平坦化及び不動態化が工程８で実施され、典型的な一実施形態では図４に示された構造体となる。接触部、特にｎ+接触部注入が工程９０でマスクされ、典型的な一実施形態では図５に示された構造体となる。その後、オーミック接触部が工程９２でｎ+接触部９２に対応して形成され、典型的な一実施形態では図６に示された構造体となる。最後に、金属化層が工程９４でオーミック接触部上に形成され、典型的な一実施形態では図７に示されたＭＥＳＦＥＴとなる。任意であるが、ゲート電界板は、ゲート接触部の一部上に形成してもよい。
【００２２】
このように、本発明の種々の実施形態は、真性ＢＩＩ領域を形成するために、ＭＥＳＦＥＴドレーン領域内へのｎ型ドーパントの選択的注入を使用する必要を無くす。従って、ＭＥＳＦＥＴの動態本体内で選択的にマスクされた領域を介して正確に制御されたイオン注入工程は、必要無い。マスク工程、特にフォトマスク工程を使用すると、全面的ｎ型注入工程から分離した、選択的且つ制御されたｐ型共注入を可能にする。このフォトマスク工程は、ｐ型共注入がドレーンｎ+接触部で逆バイアスｎ+ｐ接合部を形成する傾向を防止又は低減する。ｐ型共注入の選択的マスキングは、ドレーンにおける逆バイアス接合部の形成を防止するために精密な制御を要するＢＩＩ領域の選択的マスキング及び注入の必要性を無くす。開チャンネルバーンアウト注入補償領域は、全面的ｐ型共注入を選択的にマスクすることにより、分離したＢＩＩ注入を要しないで形成される。これにより、ｐ型共注入及びドレーンｎ+接触部注入の間に真性領域を形成する。
【００２３】
このように、ＢＩＩ領域は、注入工程ではなく、ｐ型共注入の選択的マスキングに基づいて形成される。従って、種々の実施形態は、ｐ型共注入及びドレーンｎ+接触部注入の間に真性領域を形成するために、ｐ型共注入を補償するよう正確な計算及び特定のｎ型ＢＩＩ注入の制御を必ずしも要しない。ｐ型共注入がｎ+接触部注入に接近するのを防止することにより、ＢＩＩ領域は自動的に形成される。従って、改良された開チャンネルバーンアウトを提供する反復可能なｎ+−ｉ−ｐバーンアウト改良領域が形成される。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態に従った金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の一部を形成するために基板にマスクされた主ｎ型チャンネル注入を示す断面図である。
【図２】本発明の一実施形態に従ったＭＥＳＦＥＴの一部を形成するためにマスクされたｐ型チャンネル共注入を示す断面図である。
【図３】本発明の一実施形態に従ったＭＥＳＦＥＴの一部を形成するために設けられたゲート接触部を示す断面図である。
【図４】本発明の一実施形態に従ったＭＥＳＦＥＴの一部を形成するために設けられた不動態化層を示す断面図である。
【図５】本発明の一実施形態に従ったＭＥＳＦＥＴの一部を形成するためにマスクされたｎ+接触注入を示す断面図である。
【図６】本発明の一実施形態に従ったＭＥＳＦＥＴの一部を形成するために設けられたオーミック接触部を示す断面図である。
【図７】本発明の一実施形態に従ったＭＥＳＦＥＴの一部を形成するために図６のオーミック接触部上に形成された金属化層を示す断面図である。
【図８】本発明の種々の実施形態に従ったＭＥＳＦＥＴの製造方法を示すフローチャートである。
【符号の説明】
【００２５】
２０        基板
２２，３０  フォトレジストマスク
２８        ｎ型チャンネル部
３４        ｐ型チャンネル部
５２        ドレーン接触領域（ｎ+ドープ接触部）
７２        真性領域
【図１】
2007184617.tif 000003
【図２】
2007184617.tif 000004
【図３】
2007184617.tif 000005
【図４】
2007184617.tif 000006
【図５】
2007184617.tif 000007
【図６】
2007184617.tif 000008
【図７】
2007184617.tif 000009
【図８】
2007184617.tif 000010