(57)【要約】      （修正有）【課題】半導体装置の製造工程内に発生するウェハ面内での電位差に起因する電気的ストレスを正しく評価するための評価パターンを備えたプロセス評価用デバイスを提供する。【解決手段】プロセス評価用デバイスは、半導体基板上に形成され、絶縁膜をはさんで相対向する検査用領域を備えた配線層からなる複数の２端子素子３ａ、３ｂと、前記２端子素子３ａ、３ｂの少なくとも一方の端子に対してそれぞれコンタクトするように、前記半導体基板の所定の領域に最上層配線として設けられ、同一のアンテナ比を持つ複数の導体パターンからなるアンテナパターン５とを備え、アンテナパターン上に誘起される電荷を、２端子素子３ａ、３ｂ間の電圧上昇による破壊によって検出する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成され、絶縁膜をはさんで相対向する検査用領域を備えた配線層からなる複数の２端子素子と、
前記２端子素子の少なくとも一方の端子に対してそれぞれコンタクトするように、前記半導体基板の所定の領域に最上層配線として設けられた導体パターンからなり、同一面積比をもつ複数のアンテナパターンとを備えたプロセス評価デバイス。
【請求項２】
請求項１に記載のプロセス評価デバイスであって、
前記２端子素子は、前記半導体基板上に所定の間隔で複数配置されており、第１層パターンと、絶縁膜を介して前記第１層パターンと相対向する領域をもつように形成された第２層パターンとで構成され、
前記アンテナパターンが、前記第１層パターンまたは第２層パターンに接続され、所定の間隔で設けられた同一面積の最上層配線として形成されたプロセス評価デバイス。
【請求項３】
請求項２に記載のプロセス評価デバイスであって、
前記各２端子素子の第１層パターンは、外部接続端子に接続されており、
前記各２端子素子の第２層パターンは、所定の間隔で配列されたラインパターンで構成され、
前記アンテナパターンは、絶縁膜を介して前記ラインパターンに直交する方向に所定の間隔で配列され、交差部に形成されたコンタクトホールを介して対応する前記ラインパターンに接続されるように、
前記ラインパターンとアンテナパターンとでマトリクス配線構造を構成したプロセス評価デバイス。
【請求項４】
請求項３に記載のプロセス評価デバイスであって、
前記第１層パターンは一体的に形成されたプロセス評価デバイス。
【請求項５】
請求項２乃至４のいずれかに記載のプロセス評価デバイスであって、
前記アンテナパターンは複数層の導体パターンで形成され、隣接する層同士が互いにマトリックス配線構造をなすように構成されたプロセス評価デバイス。
【請求項６】
請求項２乃至６のいずれかに記載のプロセス評価デバイスであって、
前記第１層および第２層パターンは固体撮像素子の電荷転送電極と同一工程で形成された導体パターンであり、前記絶縁膜は電極間絶縁膜であるプロセス評価デバイス。
【請求項７】
請求項１乃至６のいずれかに記載のプロセス評価装置を搭載した半導体装置。
【請求項８】
半導体装置の製造工程において、プロセス評価用のマスクパターンを使用し、同一工程を用いて、
半導体基板上に、絶縁膜をはさんで相対向する検査用領域を備えた配線層からなる複数の２端子素子と、
前記２端子素子に対してそれぞれコンタクトするように、前記半導体基板の所定の領域に最上層配線として設けられ、同一のアンテナ比を持つ複数の導体パターンからなるアンテナパターンとを備えたプロセス評価デバイスを形成する工程と、
前記プロセス評価デバイスに対し、プロセス処理を行い、各プロセス処理において、アンテナ効果により、前記２端子素子が破壊したとき、プラズマチャージによる不良であると判断する工程を含む半導体製造プロセスの評価方法。
【請求項９】
請求項８に記載の半導体製造プロセスの評価方法であって、
前記プロセス評価デバイスを形成する工程は、
半導体基板上の少なくとも一部に、第１層パターンを形成して、外部接続端子に接続する工程と、
所定の間隔で配列されたラインパターンを形成して、前記各２端子素子の第２層パターンを形成する工程と、
絶縁膜を介して前記ラインパターンに直交する方向に所定の間隔で配列するとともに、交差部に形成されたコンタクトホールを介して対応する前記ラインパターンに接続されるようにアンテナパターンを形成する工程とを含み、
前記ラインパターンとアンテナパターンとでマトリクス配線構造を構成したプロセス評価領域を備えたプロセス評価デバイスを形成する工程である半導体製造プロセスの評価方法。
【請求項１０】
請求項９に記載の半導体製造プロセスの評価方法であって、
前記プロセス評価デバイスを用い、前記プロセス評価領域に前記半導体装置の製造工程と同様のプロセスをおこないつつ半導体装置を形成する工程を含み、
前記２端子素子の破壊が生じたとき、不良であると判断する工程を含む半導体製造プロセスの評価方法。
【請求項１１】
請求項１０に記載の半導体製造プロセスの評価方法であって、
前記半導体装置を形成する工程が、層間絶縁膜を形成する工程と、配線パターンを形成する工程を含み、際近接の下層のアンテナパターンに対して互いにひとつの領域でコンタクトするように前記層間絶縁膜にコンタクトホールを形成する工程と、前記アンテナパターンに直交する方向にラインパターンを形成する工程を含む半導体製造プロセスの評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセス評価用デバイス、これを備えた半導体装置およびこれを用いた半導体製造プロセスの評価方法にかかり、特に半導体製造時におけるアンテナ効果によるプラズマチャージングダメージをより適切かつ高精度に評価する方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の製造工程においては、プラズマによるエネルギーを用いて反応性を高め、処理温度の低温化をはかるとともに活性な処理を実現する方法として、様々なプラズマ処理が広く用いられている。なかでも、プラズマＣＶＤ，ＲＩＥなどのプラズマ工程は、配線層や、層間絶縁膜などの形成になくてはならないものとなっている。
【０００３】
エリアセンサ等の撮像デバイスであるCCD（Charge  Coupled  Device）を含む固体撮像素子は、携帯電話やデジタルカメラなどへの適用の必要性から小型化、薄型化への要求が高まっている。
このような固体撮像素子は、基本構造として、フォトダイオードなどの光電変換部と、この光電変換部からの電荷読み出し部と、読み出し電荷を転送するための電荷転送電極を備えた電荷転送部とを有する。この電荷転送電極は、半導体基板上に形成された電荷転送チャネル上に複数個隣接して配置され、クロック信号で順次に駆動される。
【０００４】
このような固体撮像素子においてポリシリコンなどの導体膜をパターニングして配線層を形成する工程あるいは、配線層上の絶縁膜あるいは導体膜に対して、プラズマエッチングを行う際に、この導体膜に拡散層がつながっていない場合には、その配線層にプラズマ電荷が蓄積し、この配線層がつながっている電荷転送電極下のゲート酸化膜あるいは電極間絶縁膜に電流が流れ込むようになる。この電流によりゲート破壊が生じたり、ゲート酸化膜の膜質変化により特性が変化したり、ホットキャリア寿命が劣化するなどの不具合が生ずる。このような現象は「アンテナ効果」と呼ばれるもので、このようなアンテナ効果による不具合は「アンテナダメージ」と呼ばれて、半導体製造時における深刻な問題となっている。
【０００５】
このようなアンテナダメージは、微細化が進むにつれてより深刻な問題を引き起こすことになるが、その原因は次に示すとおりである。
すなわち、ゲート酸化膜が薄膜化してきており、従来のプロセスと比較して、ゲート酸化膜の耐圧がかなり低下しており、さらに薄膜化を進めると、アンテナダメージは悪化の方向にあると言われている。
【０００６】
上記のような要因により、従来問題にならなかったものが、最近の微細プロセスでは、アンテナ比が数千程度のレベルであっても、固体撮像素子のみならず一般的なＬＳＩ設計において、製造プロセス工程途中でゲート酸化膜の破壊やトランジスタの特性劣化といったアンテナダメージが発生するに至っている。従来、「アンテナ比」とは、一般に、プラズマエッチングなどのプラズマ処理工程で発生するプラズマ電荷が蓄積される導電層の面積とゲートの面積との比をいう。
以上のような理由で、従来の入出力端子への要求よりも高精度のアンテナダメージの評価および対策を行なうことが必要となってきている。
【０００７】
従来、固体撮像素子のアンテナダメージを評価する方法としては固体撮像素子を形成したシリコン基板表面の所定の領域に、図７に示すように、評価用パターンを形成し、プラズマ工程における評価を実施している。
【０００８】
この評価用パターンとしては、例えばシリコン基板１表面にゲート酸化膜２を介して形成される第１層アモルファスシリコン層からなる第１層電極と同一工程で形成される第１層パターン３ａと、この上層に層間絶縁膜４としての酸化シリコン膜を介して一部オーバラップするように形成される第２層アモルファスシリコン層からなる第２層電極と同一工程で形成される第２層パターン３ｂに対し、コンタクトホールを形成しこのコンタクトホール内にコンタクトプラグ５Ｐを形成してアルミニウム配線などと同一工程で形成されるアンテナパターン（金属電極）５ａ、５ｂとで形成されたものを用いている。
【０００９】
このような評価用パターンを形成した半導体基板をプラズマ処理する場合を想定する。
例えば、この評価用パターンの上層に、図８に示すように、プラズマＣＶＤ法で酸化シリコン膜６を形成する場合、このアンテナパターン５ａ、５ｂ上の酸化シリコン膜中に電荷が蓄積され、これにより、このアンテナパターン５ａ、５ｂ上に電荷が誘起される。
【００１０】
ここで第１層電極に接続されたアンテナパターン５ｂに誘起される電荷Ｑ２と第２層電極に接続されたアンテナパターン５ａに誘起される電荷Ｑ１でこれらの間の容量をＣとすると、Ｖ＝（Ｑ１−Ｑ２）／Ｃの電圧が第１層パターン３ａと第２層パターン３ｂとの間の容量に係り、これがある程度より大きい場合、絶縁破壊することになる。
このことを利用して、キャパシタを構成する第１層パターン３ａと第２層パターン３ｂのオーバラップ部分の面積と、アンテナとなるアンテナパターン５ａ、５ｂとの面積比を種々に変更したものを配置しておき、これらのキャパシタのIV特性を測定しアンテナ比との関係を調べることで製造工程内でかかっている電気的ストレスの大きさを評価するという方法がとられている。
【００１１】
しかしながら半導体の製造工程におけるプラズマCVD、RIEなどのプラズマ処理工程では、場合によってウェハ面内での電位分布が急峻になってしまう場合がある。この場合、電位の高いところと低いところとの間ではキャパシタを破壊してしまうことになる。つまり面内での電位の変化に起因するのでアンテナ比を変えた従来の評価パターン（Test Element Group）では評価できない場合がある。
【００１２】
たとえば、図９に示すように、金属電極（アンテナパターン）上にプラズマCVD法により酸化シリコン膜６を形成する場合、膜中に取り残される電荷が均一ではなく、場所により、むらがある場合、特に、この図のように狭い範囲に急激に電荷が変化する場合、多結晶シリコンに誘起される電荷は総電荷量になるため、第１層パターン３ａと第２層パターン３ｂとの間の電圧としては大きくはならない。
【００１３】
しかしながら、実際の固体撮像素子などのデバイスにおいては、図１０に示すようなパターンが存在する領域がある。しかしながら、評価パターンとしては図９に示すような状態であるため、プラズマ分布によって電荷がアンテナパターン上で相殺されるため、検査領域である第１層パターン３ａと第２層パターン３ｂ間には過大な電圧がかからない。従って、評価パターンでは、キャパシタの破壊が生じず、警告が出ない状態であるにもかかわらず、実際のデバイスにおいては大電圧がかかっているということになる。なお、ここではアンテナパターン（金属電極）５ａ、５ｂは、第１層パターン３ａと第２層パターン３ｂの真上になくてもよく、配線の引き回しがある場合にも電気的に接続されていれば同様の効果を奏功する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
このように、プラズマに分布がある場合に、従来の評価パターンでは、正確な評価を行うことが困難であり、歩留まり低下の原因となっていた。
【００１５】
本発明は、前記実情に鑑みてなされたもので、半導体装置の製造工程内に発生するウェハ面内での電位差に起因する電気的ストレスを正しく評価するための評価パターンを備えたプロセス評価用デバイスを提供することを目的とする。
また本発明は、上記プロセス評価用デバイスを備えた半導体装置を提供することを目的とする。
また本発明は、上記プロセス評価用デバイスを用いた半導体製造プロセスのプロセス評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
そこで本発明のプロセス評価デバイスは、半導体基板上に形成され、絶縁膜をはさんで相対向する検査用領域を備えた配線層からなる複数の２端子素子と、前記２端子素子の少なくとも一方の端子に対してそれぞれコンタクトするように、前記半導体基板の所定の領域に最上層配線として設けられ、同一のアンテナ比を持つ導体パターンからなる複数のアンテナパターンとを備えている。
この構成により、電位分布に変化がある場合、同一のアンテナ比を持つ導体パターンからなる複数のアンテナパターンを配置しているため、その領域でのプラズマ分布に起因する電荷がアンテナパターンに誘起されることになり、アンテナ効果によってチャージアップされたアンテナパターンと、前記２端子素子の一方との間に電位差が生じ、この２端子素子に破壊が生じることになり、２端子素子のいずれかが破壊することになり、効率よい評価が可能となる。
【００１７】
また、本発明は、上記プロセス評価デバイスにおいて、前記２端子素子が、前記半導体基板上に所定の間隔で複数配置されており、第１層パターンと、第１層パターンと、絶縁膜を介して前記第１層パターンと相対向する領域をもつように形成された第２層パターンとで構成され、前記アンテナパターンは、前記第１層パターンまたは第２層パターンに接続され、所定の間隔で設けられた同一面積の最上層配線として形成されたものを含む。
この構成により、アンテナパターンを同一面積の最上層配線として用いることにより、同一パターンの繰り返しにより、電位分布の変化によるチャージアップを効率よく検出することができる。
【００１８】
また、本発明は、上記プロセス評価デバイスにおいて、前記各２端子素子の第１層パターンは、外部接続端子に接続されており、前記各２端子素子の第２層パターンは、所定の間隔で配列されたラインパターンで構成され、前記アンテナパターンは、絶縁膜を介して前記ラインパターンに直交する方向に所定の間隔で配列され、交差部に形成されたコンタクトホールを介して対応する前記ラインパターンに接続されるように、前記ラインパターンとアンテナパターンとでマトリクス配線構造を構成したものを含む。
この構成により、簡単なマトリクス配線構造により、極めて容易かつ高精度のチャージアップによる破壊を検出することができる。
【００１９】
また、本発明は、上記プロセス評価デバイスにおいて、前記第１層パターンは一体的に形成されたものを含む。
【００２０】
この構成により、第１層パターンは基準電位に接続しておくようにすればよく、製造が容易でかつ検出も簡単となる。また第１層パターンを基準電位に接続し、アンテナ効果を生じないようにしておくことにより、アンテナパターンによるチャージアップが２端子素子の一方の電極である第２層パターンによってのみ検出されることになり、プラズマに分布があるような場合にも、効率よくチャージアップされ、チャージアップ破壊を検出することができる。
【００２１】
また、本発明は、上記プロセス評価デバイスにおいて、前記アンテナパターンは複数層の導体パターンで形成され、隣接する層同士が互いにマトリックス配線構造をなすように構成されたものを含む。
この構成により、プロセスの進行に伴い、順次配線パターンを重ねていくようにすれば、常にアンテナパターンを最上層に配置することができ、なんら付加工程を要することなく、形成可能である。
【００２２】
また、本発明は、上記プロセス評価デバイスにおいて、前記第１層および第２層パターンは固体撮像素子の電荷転送電極と同一工程で形成された導体パターンであり、前記絶縁膜は電極間絶縁膜であるものを含む。
この構成により、第１層と第２層とで電荷転送電極を構成する、固体撮像素子のプロセス評価を行うことができる。
【００２３】
上記プロセス評価用デバイスを搭載した半導体基板を用いることにより、プロセスごとにアンテナ効果によるチャージアップによる破壊を検出することができる。
【００２４】
また、本発明は、プロセス評価用のマスクパターンを利用し、同一工程を使用して、半導体基板上に、絶縁膜をはさんで相対向する検査用領域を備えた配線層からなる複数の２端子素子と、前記２端子素子に対してそれぞれコンタクトするように、前記半導体基板の所定の領域に最上層配線として設けられ、同一のアンテナ比を持つ複数の導体パターンからなるアンテナパターンとを備えたプロセス評価デバイスを形成する工程と、前記プロセス評価デバイスに対し、プロセス処理を行い、各プロセス処理において、アンテナ効果により、前記２端子素子が破壊したとき、プラズマチャージによる不良であると判断する工程を含む。
この構成により、同一のアンテナ比を持つ複数の導体パターンからなるアンテナパターンを備えているため、プラズマチャージによるチャージアップをより高精度に検出することが可能となる。
【００２５】
また、本発明は、上記プロセス評価デバイスを用いた半導体装置の製造方法において、前記プロセス評価デバイスを形成する工程は、半導体基板上の少なくとも一部に、第１層パターンを形成して、外部接続端子に接続する工程と、所定の間隔で配列されたラインパターンを形成して、前記各２端子素子の第２層パターンを形成する工程と、絶縁膜を介して前記ラインパターンに直交する方向に所定の間隔で配列するとともに、交差部に形成されたコンタクトホールを介して対応する前記ラインパターンに接続されるようにアンテナパターンを形成する工程とを含み、前記ラインパターンとアンテナパターンとでマトリクス配線構造を構成したプロセス評価領域を備えたプロセス評価デバイスを形成する工程であるものを含む。
この構成により、極めて簡単なパターンの繰り返しで、電位分布が効率よく検出でき、チャージアップによる破壊を検出することができる。望ましくは、第１層パターンを共通接続し、たとえば接地電位に接続するようにすれば、第２層電極パターンによるチャージアップのみを検出することができ、高精度の検出が可能となる。
【００２６】
また、本発明は、上記半導体装置の製造方法において、前記プロセス評価デバイスを用い、前記プロセス評価領域に前記半導体装置の製造工程と同様のプロセスをおこないつつ半導体装置を形成する工程を含み、前記２端子素子の破壊が生じたとき、不良であると判断する工程を含むものを含む。
この構成により、絶縁破壊を検出することにより、プロセス評価を効率よく実現することができる。
【００２７】
また、本発明は、上記半導体装置の製造方法において、前記半導体装置を形成する工程が、層間絶縁膜を形成する工程と、配線パターンを形成する工程を含み、最近接の下層のアンテナパターンに対して互いにひとつの領域でコンタクトするように前記層間絶縁膜にコンタクトホールを形成する工程と、前記アンテナパターンに直交する方向にラインパターンを形成する工程を含む。
この構成により、最上層のアンテナにチャージされた電荷が第２層パターンにまで伝播することにより、２端子素子の電極まで伝達されることになるため、順次積層されていくことにより、最上層のアンテナパターンのチャージアップ電荷による電位変化が２端子素子を破壊することになるため、プロセスの進行にともない、順次コンタクトホールとラインパターンを付加していくことにより、効率よくチャージアップを検出することができる。
【００２８】
ここでデバイスとしては、固体撮像素子、トランジスタ、不揮発性メモリなど、種々のデバイスに適用可能である。たとえば、トランジスタのゲート絶縁膜がプラズマチャージングダメージを受けると、前記ゲートの配線としての抵抗値が変動する。これは前記プラズマチャージングダメージを受けたデバイス自身、及びゲート部分に接続されるデバイス動作に影響を与える。このような微細な変化に対してもアンテナ比を大きく取るようなパターン配置をすることにより、検出可能となる。
【００２９】
加えて、デバイス種・リーク電流・スイッチング速度・抵抗値の一部・または全体を考慮して、劣化が一定の範囲を超えた状態をデバイス破壊とみなして評価結果を出力できるようにアンテナ比を決定しておくことが好ましい。これはアンテナチェックにおけるエラーであるか否かの区別をより高精度に求めることができる。
【発明の効果】
【００３０】
本発明によれば、工程内で発生するウェハ面内の電位差による素子の破壊を高効率で評価することが可能となり、従来に比べ効率的かつ高品質の半導体装置の形成を可能にする。
また、導体パターンの形成工程ごとにアンテナパターンとなる導体パターンを追加していくことにより、プラズマに分布があるような場合にも常にアンテナ破壊を高精度に検出することが可能となる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について説明する。
本発明に係るプラズマチャージングダメージの評価方法を示す概要図を図１乃至３に示す。図１は本発明の実施の形態のプロセス評価用デバイスを示す断面図、図２は上面図、図３はこのプロセス評価用デバイスを備えた半導体装置としての半導体ウェハの概要図である。本実施の形態では図３に示すように、１ショットごとに１個のプロセス評価用デバイス１０Ｒを形成している。ここでは１ショットごとに１つのプロセス評価用デバイスを形成しているが、半導体ウェハ１枚に１つのプロセス評価用デバイスを形成してもよい。
【００３２】
図１に示すように、本実施の形態にかかるプロセス評価用デバイスを備えた半導体装置は、プロセス評価用デバイスが、シリコン基板１上にゲート酸化膜２を介して、アンテナパターンをもつ２端子素子として形成されている。このプロセス評価用デバイスは、２端子素子の外部接続端子５ａに接続され所定の間隔で配列されラインパターンからなる第１層パターン３ａと、この第１層パターン３ａに対して酸化シリコン膜からなる絶縁膜４を介して相対向して同一面積の領域をもつように所定の間隔で配列されたラインパターンからなる、第２層パターン３ｂとで構成され、１列に配列された２端子素子としてのキャパシタと、これらキャパシタの第２層パターン３ｂに接続されたアンテナパターン５ｂが絶縁膜４を介して前記ラインパターンに直交する方向に所定の間隔で配列され、交差部に形成されたコンタクトホールに形成されたプラグ５Ｐを介して対応するラインパターン（第２層パターン３ｂ）に接続されるように、前記ラインパターンとアンテナパターン５ｂとでマトリクス配線構造を構成したことを特徴とする。
【００３３】
ここで、第１層パターン３ａは一体的に形成されるようにしてもよいし、外部接続端子で接地電位に接続するようにしてもよい。
【００３４】
上記構成によれば、第１層パターンは基準電位としての接地電位に接続し、アンテナ効果を生じないようにしておくことにより、アンテナパターンによるチャージ電荷が２端子素子の一方の電極である第２層パターンにのみ蓄積されることになり、プラズマに分布があるような場合にも、電荷が効率よく第２層パターンにチャージアップされ、チャージ破壊を検出することができる。
【００３５】
次にこのプロセス評価用デバイスを用いて半導体製造プロセスを評価する方法について説明する。
まず、図３に示したように、マスクの一部を変更して、図３に示すようにショット毎にプロセス評価用デバイスを形成する。
【００３６】
たとえば、固体撮像素子基板を形成する工程の場合は第１層電極パターンの形成と同時に第１層パターン３ａを形成する。
そして、この第１層電極パターンの回りに形成する酸化シリコン膜４の形成工程で検査領域となるキャパシタを形成するようにキャパシタ絶縁膜（４）を形成するとともに、第２層電極パターンの形成工程で同時に第２層パターン３ｂを形成する。
【００３７】
そしてさらに層間絶縁膜に形成されたコンタクトにプラグ５Ｐを形成し所望のアンテナ比をもつように所望の間隔で形成されたラインパターン５ｂ（ラインアンドスペースパターン）を形成する。
【００３８】
この状態で、この上層にプラズマＣＶＤ法により酸化シリコン膜を形成する。
そしてパッドにプローブを当ててキャパシタのＩ−Ｖ特性を評価する。キャパシタの絶縁膜が破壊されている場合は図４に曲線ａにＩＶ特性を示すように示すように、通常よりも低い電圧で電流が流れてしまう。このとき、プラズマＣＶＤ工程においてチャージアップが生じ、キャパシタが破壊していると判断し、工程改善の警告を発し、工程を調整する。
これに対し、キャパシタが破壊していないときは図４に曲線ｂに示すように変化する。
【００３９】
本発明によれば、アンテナパターンが複数のラインパターンで構成されているため、プラズマに分布がある場合にも、それぞれのアンテナパターンに電荷が誘起されることになり、高精度の検出が可能となる。
したがって、実際にはアンテナ端に電位差が生じ、絶縁破壊が生じている場合に、プラズマ分布によってテストパターンに電位差が生じず、破壊が検出されないというような問題を回避することが可能となる。
【００４０】
なお前記実施の形態では、検査領域をキャパシタで構成したが、キャパシタに限定されることなく、ＭＯＳデバイスであってもよい。
【００４１】
（また第１層パターンは一括して一定電位に接続したがそれぞれ別に所定の電圧を付与しても良い。また第１層パターンについても所望のアンテナ比をもつアンテナパターンを接続するようにしてもよい。）
【００４２】
（実施の形態２）
次に本発明の実施の形態２について説明する。
前記実施の形態１では、第１層パターンは個別パターンで形成したが、図５に示すように一体形成された第１層パターン３ｇを用いても良い。他は前記実施の形態１と同様であるが、一体化パターンであるため電位も一定であり、安定した基準電位を得ることができることから、確実な評価が可能となる。
【００４３】
（実施の形態３）
次に本発明の実施の形態３について説明する。
デバイスの製造工程において、順次多層配線を形成していくような場合には、前記実施の形態１に加えて、導体層の形成工程毎に、最近接の下層と直交するラインパターンを配列し、互いに１箇所で接続したマトリックス配線構造を形成することにより、より確実に工程ごとの評価を実現することが可能となる。
【００４４】
たとえば、固体撮像素子の製造工程において、図６に示すように第１層電極と同一工程で第１層パターン３ａ、第２層電極と同一工程で第２層パターンを形成する。そして、タングステン遮光膜のパターニング工程においてアンテナパターン５ｂを形成する。さらにこのアンテナパターン５ｂに直交するように、アルミニウム配線の形成工程でアルミニウム層からなる上層アンテナパターン７ｂを形成する。７ｐはプラグである。
【００４５】
そして、この上層にプラズマＣＶＤ法により層間絶縁膜を形成した後、第１層パターンに接続された外部接続端子と、アルミニウム層からなる上層アンテナパターン７ｂとの間のＩＶ特性を測定する。
【００４６】
この結果、図４に示した曲線ａを持つ場合、検査領域として第１層パターンと第２層パターンではさまれた絶縁膜は破壊していると判断する。
これはアンテナ効果により、上層アンテナパターン７ｂにたまった電荷が、アンテナパターン５ｂを介して第２層パターンに伝達され、第１層パターンと第２層パターンとの間で高電圧がかかり、破壊が生じることになる。
このようにして順次、実際のプロセスと同一プロセスでマスクパターンを追加することによって、プロセス評価を実現することが可能となる。
【産業上の利用可能性】
【００４７】
本発明のプロセス評価用デバイスを用いることにより、極めて簡単な構造で、プラズマ分布が生じている場合にも、信頼性のプロセス評価を行うことができることから、プロセス評価用デバイスを搭載した評価用ウェハとして、あるいは実際の半導体ウェハ面内の所望の領域にチップ毎、１ショット毎など適宜形成したものを試用し、プロセスの中で効率よく不良プロセスを検出することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１に係るプロセス評価用デバイスを示す図
【図２】本発明の実施の形態１に係るプロセス評価用デバイスの上面図
【図３】本発明の実施の形態１に係るプロセス評価用デバイスを搭載した半導体ウェハ
【図４】本発明のプロセス評価用デバイスを用いた評価方法における検査結果を示す図
【図５】本発明の実施の形態２に係るプロセス評価用デバイスを示す図
【図６】本発明の実施の形態３に係るプロセス評価用デバイスを示す図
【図７】従来のプロセス評価用デバイスを示す図
【図８】従来のプロセス評価用デバイスを示す図
【図９】従来のプロセス評価用デバイスを示す図
【図１０】従来のプロセス評価用デバイスを示す図
【符号の説明】
【００４９】
１    半導体基板
２    ゲート酸化膜
３ａ  第１層パターン
３ｂ  第２層パターン
５ｂ  アンテナパターン
【図１】
2007180207.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007180207.tif 000009
【図８】
2007180207.tif 000010
【図９】
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【図１０】
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