(57)【要約】【課題】ICと外部キャパシタとの間に長い配線経路を持つ。【解決手段】  上に集積回路を持つ回路基板内の埋め込みキャパシタデバイスが提供される。回路基板は、集積回路下に共通結合領域を持つ。埋め込みキャパシタデバイスは、少なくとも１つのキャパシタを集積回路の第１の組みの端子に与える第１のキャパシタセクションと、少なくとも１つのキャパシタを集積回路の第２の組みの端子に与える第２のキャパシタセクションとを含む。第１のキャパシタセクションの一部は、共通結合領域内にあり、そして、共通結合領域内に位置する第１の組みの端子への結合を持つ。同様に、第２のキャパシタセクションの一部は、共通結合領域内にあり、そして、共通結合領域内に位置する第２の組みの端子への結合を持つ。【選択図】図６
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【特許請求の範囲】
【請求項１】
上に集積回路を持つ回路基板内の埋め込みキャパシタデバイスであり、
少なくとも１つのキャパシタを、集積回路の第１の組みの端子に与える第１のキャパシタセクションと、
少なくとも１つのキャパシタを、集積回路の第２の組みの端子に与える第２のキャパシタセクションとを備え、
第１のキャパシタセクションの一部は、共通結合領域内にあり、そして、共通結合領域内に位置する第１の組みの端子への結合を持ち、
第２のキャパシタセクションの一部は、共通結合領域内にあり、そして、共通結合領域内に位置する第２の組みの端子への結合を持ち、
第１および第２のキャパシタセクションは、水平方向に配置された少なくとも２つのキャパシタセクションを持つ少なくとも１つの平面に属することを特徴とする埋め込みキャパシタデバイス。
【請求項２】
第１のキャパシタセクションおよび第２のキャパシタセクションは、
少なくとも第１の導電性電極および第２の導電性電極を備える第１の導電性パターンと、
少なくとも第１の導電性電極および第２の導電性電極を備える第２の導電性パターンと、
第１の導電性パターンと第２の導電性パターンとの間の第１の誘電体材料とを備え、
第２の導電性パターンの第１の導電性電極は、第１の導電性パターンの第１の導電性電極に対応し、そして、第２の導電性パターンの第２の導電性電極は、第１の導電性パターンの第２の導電性電極に対応する請求項１記載の埋め込みキャパシタデバイス。
【請求項３】
第１のキャパシタセクションおよび第２のキャパシタセクションの双方は、水平方向に配置された少なくとも２つのキャパシタセクションを提供する少なくとも１つの平面の多層構造に属し、そして、第１のキャパシタセクションおよび第２のキャパシタセクションは更に、
少なくとも第１の導電性電極および第２の導電性電極を備える第３の導電性パターンと、
少なくとも第１の導電性電極および第２の導電性電極を備える第４の導電性パターンと、
第１の導電性パターンと第２の導電性パターンとの間の第２の誘電体材料と、および
第１および第２の導電性パターンの一方と、第３および第４の導電性パターンの一方との間の中間誘電体材料とを備え、
第３および第４の導電性パターンの第１の導電性電極は、第１の導電性パターンの第１の導電性電極に対応し、そして、第３および第４の導電性パターンの第２の導電性電極は、第１の導電性パターンの第２の導電性電極に対応する請求項２記載の埋め込みキャパシタデバイス。
【請求項４】
第１のキャパシタセクションは、第１、第２、第３および第４の導電性パターンによる第１の電極および、第２のキャパシタセクションは、第１、第２、第３および第４の導電性パターンによる第２の電極を備える請求項３記載の埋め込みキャパシタデバイス。
【請求項５】
第１のキャパシタセクションおよび第２のキャパシタセクションは、共通結合領域な位置する少なくとも１つの導電性バイアを通じて互いに電気的に結合される請求項１記載の埋め込みキャパシタデバイス。
【請求項６】
埋め込みキャパシタデバイスは、集積回路に対する少なくとも１つの埋め込み減結合キャパシタとして役立つ請求項１記載の埋め込みキャパシタデバイス。
【請求項７】
第１のキャパシタセクションおよび第２のキャパシタセクションの少なくとも一方は、は、電気的に並列に接続された少なくとも２つの個別の容量性デバイスを備える請求項１記載の埋め込みキャパシタデバイス。
【請求項８】
上に主浦城回路を持つ回路基板内の埋め込みキャパシタデバイスであり、前記回路基板は、集積回路下の共通結合領域を持ち、前記埋め込みキャパシタデバイスは、
少なくとも１つのキャパシタを、集積回路の第１の組みの端子に与える第１のキャパシタセクションと、
少なくとも１つのキャパシタを、集積回路の第２の組みの端子に与える第２のキャパシタセクションとを備え、
第１のキャパシタセクションの一部は、共通結合領域にあり、そして、共通結合領域に位置する第１の組みの端子への結合を持ち、
第２のキャパシタセクションの一部は、共通結合領域にあり、そして、共通結合領域に位置する第２の組みの端子への結合を持つことを特徴とする埋め込みキャパシタデバイス。
【請求項９】
第１のキャパシタセクションおよび第２のキャパシタセクションは、
少なくとも第１の導電性電極および第２の導電性電極を備える第１の導電性パターンと、
少なくとも第１の導電性電極および第２の導電性電極を備える第２の導電性パターンと、および
第１の導電性パターンと第２の導電性パターンとの間の第１の誘電体材料とを備え、
第２の導電性パターンの第１の導電性電極は、第１の導電性パターンの第１の導電性電極に対応し、そして、第２の導電性パターンの第２の導電性電極は、第１の導電性パターンの第２の導電性電極に対応する請求項８記載の埋め込みキャパシタデバイス。
【請求項１０】
第１のキャパシタセクションおよび第２のキャパシタセクションは共に、水平方向に配置された少なくとも２つのキャパシタセクションを持つ少なくとも１つの平面の多層構造に属し、そして、第１のキャパシタセクションおよび第２のキャパシタセクションは更に、
少なくとも第１の導電性電極および第２の導電性電極を備える第３の導電性パターンと、
少なくとも第１の導電性電極および第２の導電性電極を備える第４の導電性パターンと、
第１の導電性パターンと第２の導電性パターンとの間の第２の誘電体材料と、および
第１および第２の導電性パターンの一方と、第３および第４の導電性パターンの一方との間の中間誘電体材料とを備え、
第３および第４の導電性パターンの第１の導電性電極は、第１の導電性パターンの第１の導電性電極に対応し、そして、第３および第４の導電性パターンの第２の導電性電極は、第１の導電性パターンの第２の導電性電極に対応する請求項９記載の埋め込みキャパシタデバイス。
【請求項１１】
第１のキャパシタセクションは、第１、第２、第３および第４の導電性パターンの第１の電極を備え、そして、第２のキャパシタセクションは、第１、第２、第３および第４の導電性パターンの第２の電極を備える請求項１０記載の埋め込みキャパシタデバイス。
【請求項１２】
第１のキャパシタセクションおよび第２のキャパシタセクションは、共通結合領域な位置する少なくとも１つの導電性バイアを通じて互いに電気的に結合される請求項８記載の埋め込みキャパシタデバイス。
【請求項１３】
第１のキャパシタセクションおよび第２のキャパシタセクションの少なくとも一方は、は、電気的に並列に接続された少なくとも２つの個別のキャパシタデバイスを備える請求項８記載の埋め込みキャパシタデバイス。
【請求項１４】
少なくとも１つの埋め込みキャパシタデバイスを備え、前記埋め込みキャパシタデバイスの各々は、複数のキャパシタ構造を形成するため、複数の層を含み、前記埋め込みキャパシタデバイスは、少なくとも２つのキャパシタセクションを備え、前記キャパシタセクションの各々は、少なくとも１つの集積回路のために、共通結合領域内にキャパシタセクションの一部を持つことを特徴とするプリント回路基板。
【請求項１５】
前記複数の層は、複数の導電性パターンの間に少なくとも１つの誘電体層を持つ導電性パターンの複数の層を含む請求項１４記載のプリント回路基板。
【請求項１６】
２つのキャパシタセクションは共に、水平方向に配置された少なくとも２つのキャパシタセクションを持つ少なくとも１つの平面の多層構造に属し、そして、２つのキャパシタセクションは、
少なくとも１つの減結合キャパシタを集積回路に与える第１のキャパシタセクションと、
少なくとも１つの減結合キャパシタを集積回路に与える第２のキャパシタセクションとを備える請求項１４記載のプリント回路基板。
【請求項１７】
第１のキャパシタセクションおよび第２のキャパシタセクションは、
少なくとも第１の導電性電極および第２の導電性電極を備える第１の導電性パターンと、
少なくとも第１の導電性電極および第２の導電性電極を備える第２の導電性パターンと、
第１の導電性パターンと第２の導電性パターンとの間の第１の誘電体材料とを備え、
第２の導電性パターンの第１の導電性電極は、第１の導電性パターンの第１の導電性電極に対応し、そして、第２の導電性パターンの第２の導電性電極は、第１の導電性パターンの第２の導電性電極に対応する請求項１６記載のプリント回路基板。
【請求項１８】
第１のキャパシタセクションおよび第２のキャパシタセクションは更に、
少なくとも第１の導電性電極および第２の導電性電極を備える第３の導電性パターンと、
少なくとも第１の導電性電極および第２の導電性電極を備える第４の導電性パターンと、
第１の導電性パターンと第２の導電性パターンとの間の第２の誘電体材料と、および
第１および第２の導電性パターンの一方と、第３および第４の導電性パターンの一方との間の中間誘電体材料とを備え、
第３および第４の導電性パターンの第１の導電性電極は、第１の導電性パターンの第１の導電性電極に対応し、そして、第３および第４の導電性パターンの第２の導電性電極は、第１の導電性パターンの第２の導電性電極に対応する請求項１７記載のプリント回路基板。
【請求項１９】
第１のキャパシタセクションは、第１、第２、第３および第４の導電性パターンの第１の電極を備え、そして、第２のキャパシタセクションは、第１、第２、第３および第４の導電性パターンの第２の電極を備える請求項１８記載の埋め込みプリント回路基板。
【請求項２０】
第１のキャパシタセクションおよび第２のキャパシタセクションは、共通結合領域な位置する少なくとも１つの導電性パスを通じて互いに電気的に結合される請求項１６記載のプリント回路基板。
【請求項２１】
２つのキャパシタセクションの少なくとも一方は、電気的に並列に接続された少なくとも２つの個別の容量性デバイスを備える請求項１６記載のプリント回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、2005年9月19日に出願された暫定的な特許出願、シリアル No.60/718,413の「共通結合領域を持つ埋め込みキャパシタデバイス」を優先権主張するものである。この出願は、2005年9月6日に出願された同時係属中の出願、シリアル No.60/718,382の「多層構造を持つ埋め込みキャパシタコア」に関連する。
【背景技術】
【０００２】
この発明は、共通結合領域を持つ埋め込みキャパシタデバイスに関し、特に、回路基板内に埋め込みでき、かつ、集積回路のための共通結合領域を提供する埋め込みキャパシタコアに関する。
【０００３】
キャパシタは、電荷を保存するか、または吸収できる電気的デバイスである。電荷を保存する容量のために、キャパシタには、集積回路("IC)"を含む電気回路の設計と動作において広い適用を持つ。例として、IC自体は、信号処理などのようなICの動作のために他の部品と結合した数個のキャパシタを含むかもしれない。また、内部のキャパシタに加えて、ICは、電源を安定させるか、望ましくない変動を吸収するか、または信号干渉または雑音を抑えるために外部のキャパシタを当てにするかもしれない。例えば、プリント回路基板("PCB")に取り付けられたICは、またそれらの目的の１つのためにPCBに取り付けられるセラミックキャパシタと結合されてもよく、そのキャパシタは、公知の表面マウント技術("SMT")を使用することで取り付けられてもよい。代わりに、他のタイプのキャパシタは、回路基板上に取り付けられるか、その内部に取り付けられ、そして、それらのSMTキャパシタとして同様の効果を与えるために、ICに結合されてもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般に、ICと外部のキャパシタとの間の結合は、配線経路を構成することによって、達成され、これは、IC自体内部での結合に較べ、極めて大きい長さをもつかも知れない。ある適用では、巻回長または細い経路は、その経路自体にインダクタンスを生じ、望ましくないインダクタンスの影響は、ICの信号または動作に作用する。さらに、SMTキャパシタは、サイズが小さいが、また、キャパシタンスの範囲、それが扱うことができる信号周波数またはそれらの双方が制限され、設計要求を満足できるSMTキャパシタを見つけることは挑戦となる。また、ICの端子および配列される端子の密度の増大に伴い、外部のキャパシタとICを結合するための配線設計は別の大きな挑戦となるかもしれない。
【０００５】
したがって、回路基板などのような他の基板に埋め込むことができるキャパシタデバイスを提供することは望ましいかもしれない。より広い範囲のキャパシタンスを提供するキャパシタ設計を提供することが望ましいかも知れない。ICからキャパシタまたは容量性、誘導性ネットワークのような外部デバイスへの経路を減少させることも望ましいかもしれない。
【課題を解決するための手段】
【０００６】
この発明に基づく実施例は、集積回路を上に持つ回路基板内に埋め込みキャパシタデバイスを提供するかもしれない。特に、その回路基板は、集積回路の下に共通結合領域を持つ。そのキャパシタデバイスは、少なくとも１つのキャパシタを、集積回路の第１の組みの端子に与える第１のキャパシタセクションと、少なくとも１つのキャパシタを、集積回路の第２の組みの端子に与える第２のキャパシタセクションとを備え、第１のキャパシタセクションの一部は、共通結合領域内にあり、そして、共通結合領域内に位置する第１の組みの端子へのそれの結合を持ち、第２のキャパシタセクションの一部は、共通結合領域内にあり、そして、共通結合領域内に位置する第２の組みの端子へのそれの結合を持つ。１実施例では、第１および第２のキャパシタセクションは、水平方向に配置された少なくとも２つのキャパシタセクションを持つ少なくとも１つの平面に属する。
【０００７】
この発明に基づく別の実施例は、上に集積回路を持つ回路基板内の埋め込みキャパシタデバイスを提供する。その回路基板は、集積回路の下に共通結合領域を持つ。その埋め込みキャパシタデバイスは、少なくとも１つのキャパシタを、集積回路の第１の組みの端子に与える第１のキャパシタセクションと、少なくとも１つのキャパシタを、集積回路の第２の組みの端子に与える第２のキャパシタセクションとを備え、第１のキャパシタセクションの一部は、共通結合領域にあり、そして、共通結合領域に位置する第１の組みの端子への結合を持ち、第２のキャパシタセクションの一部は、共通結合領域にあり、そして、共通結合領域に位置する第２の組みの端子への結合を持つ。
【０００８】
この発明に基づく別の実施例はプリント回路基板を提供する。そのプリント回路基板は、少なくとも１つの埋め込みキャパシタデバイスを備え、前記埋め込みキャパシタデバイスの各々は、複数のキャパシタ構造を形成するため、複数の層を含む。特に、前記埋め込みキャパシタデバイスは、少なくとも２つのキャパシタセクションを備え、前記キャパシタセクションの各々は、少なくとも１つの集積回路のために、共通結合領域内にキャパシタセクションの一部を持つ。
【０００９】
この発明の具体化の以下の記述は、添付された図面に関連して読まれた時、より明確に理解されるであろう。図面は発明のある具体化を例証する目的のためのものでる。しかしながら、この発明が示された正確な構成及び手段に限定されないことが理解されるべきである。
【発明の効果】
【００１０】
以下に詳述されるように、この発明に基づく実施例は、実施例として、埋め込みキャパシタデバイスは、導電性パターンで形成された多層キャパシタ構造を含み、そして、埋め込み減結合キャパシタ(EDC)として役立つために、回路基板またはPCB(プリント回路基板)内に埋め込みできる。１実施例では、回路基板は、その上に少なくとも１つの集積回路を持ち、そして、共通結合領域は、集積回路の下にあってもよい。ある実施例では、それ自身の回路基板も、キャパシタデバイスに対する共通結合領域を提供してもよい。
【発明を実施するための最良の形態】
【００１１】
この発明の実施例は、共通結合領域を持つ埋め込みキャパシタデバイスを含む。実施例として、埋め込みキャパシタは、導電性パターンで形成した多層キャパシタ構造を含んでもよく、そして、埋め込み減結合キャパシタ(EDC)のように役立つために、回路基板またはPCB(プリント回路基板)内に埋め込みできる。１実施例では、回路基板は、上に少なくとも１つの集積回路を持ち、そして、共通結合領域は、集積回路の下にあってもよい。ある実施例では、回路基板自身は、キャパシタデバイスのために共通結合領域を持ってもよい。
【００１２】
ICの設計では、パワー、グランド及び他の信号端子を通じて電流が流れる。不幸にも、誤りの信号は、パワー/グランドの反射おび電圧/電流のスイッチングノイズにより生じるかも知れない。減結合キャパシタ回路のように適した外部回路は、回路動作への意図していない影響を最小にするために、パワー端子または信号ノイズにおける望ましくない反射を分配または減結合してもよい。望ましくないパワー/グランドの反射または信号ノイズの低減または除去は、他の周りの回路またはシステムに影響ずあるかも知れない、ICまたはシステムにより生じた電磁干渉(EMI)も低減するかも知れない。減結合キャパシタのキャパシタンス値、減結合キャパシタの個数、配線経路長、信号ノイズの周波数などのような、減結合キャパシタの効率に影響する多くの要因が存在する。ICの動作がより高速になるにつれ、新ゴアまたはパワーのスイッチングノイズのような関連したノイズの周波数もより高くなり、そのことが、より高い特性のより大きい減結合キャパシタを要求する。
【００１３】
図１は、回路基板４上に又はその回路基板４へ装着されるIC２に対する外部の減結合キャパシタ構成の概略例を示す。図１を参照すると、IC２の１組以上のパワーまたは信号の端子は、外部キャパシタ６のような一つ以上の外部の容量性ループに結合されてもよい。キャパシタ６と結合するために、IC２のパワー端子VCCは、PCB４の下部配線層(図１に示したVCC面のごとき)を通じて配線されてもよい。そして、IC２のグランド端子は、PCB４の上部配線層(図１に示したグランド面のごとき)を通じて配線されてもよい。しかしながら図１に示したように、延長された配線構成は、キャパシタ結合に対し、大きなインダクタンスの影響を持つかも知れない長い電流ループとなる。そのインダクタンスの影響は、いくつかの実施例では、グランドまたはパワーの好ましくない反射またはノイズの低減での外部キャパシタの有効性に作用するかも知れない。
【００１４】
インダクタンスの影響の発生に加え、回路基板の表面領域での発生があるかも知れない。IC ２の動作速度が増すにつれ、SMTキャパシタを含むより大きいキャパシタが必要となるかも知れず、その結果、追加的な回路基板領域を占有し、そして、より長い配線経路を要求する。図２は、IC２に対するSMTグループ6aおよび6bのような複数のSMTキャパシタの概略例を示す。図示したように、IC２は、ノイズを低減するため、パワー/グランドの反射を低減するため、および/または、電圧レベルを安定にするため、外部キャパシタを必要とするかも知れない、１組以上のパワー端子を持つかも知れない。しかしながら、SMTキャパシタのかなりの個数が必要となり、パワー端子からキャパシタグループへの結合はまた、長くされた電流ループを必要とする。その結果、SMTキャパシタは、ある場合には適切な解決法ではないかも知れない。
【００１５】
この発明の実施例は、多層構造を持つことにより十分なキャパシタンスを提供し、かつ、回路基板の表面領域を占有するのを回避する埋め込みキャパシタデバイスを提供する。例えば、埋め込みキャパシタデバイスは、表面スペースを占有することなく、回路基板またはプリント回路基板内に組み込まれてもよい。図３は、埋め込みキャパシタコア１００の概略例を示す。いくつかの実施例では、一つ以上のコア１００は、埋め込みキャパシタデバイスとして役立つ。この実施例で図示したように、埋め込みキャパシタコア１００は、複数のサブの構造を含み、その各々は、１組のキャパシタを含むかも知れない。例えば、埋め込みキャパシタコア１００は、第１のコア１０、第２のコア２０、全て同様に、N番目のコア９０まで含み、その各々は、１組のキャパシタを含むかも知れない。いくつかの実施例では、一つ以上のICは、一つ以上の共通結合領域を持つ一つ以上の埋め込みキャパシタ構造を共有する。
【００１６】
図３を参照すると、第１の組みのキャパシタ１０は、２つ以上の導電性電極を持つ第１の導電性パターン１２、第１の導電性パターン１２の２つの導電性電極に対応するかも知れない２つ以上の導電性電極を持つ第２の導電性パターン１４を含む。２つの導電性パターン１２および１４の間に、第１の誘電性のフィルムまたは材料がある。いくつかの実施例における“対応する”の用語は、２つの電極間の相互作用のような機能的な対応または、２つの電極の物理的な位置またはサイズのような物理的な対応を包含できる。第１の組みのキャパシタ１０と似て、第２の組みのキャパシタ２０は、２つ以上の導電性電極を持つ第３の導電性パターン２２、第３の導電性パターン２２の２つの導電性電極に対応するかも知れない２つ以上の導電性電極を持つ第４の導電性パターン１４を含む。
【００１７】
上に示した２組以上のキャパシタをスタックにするため、中間層の誘電性のフィルムまたは材料１０ａは、第１の組みのキャパシタ１０と第２の組みのキャパシタ２０との間に備えることができる。上で気付くように、埋め込みキャパシタコア１００は、回路基板内に埋め込まれてもよい。更に、図４に示した導電性パターンは、単に例示的な実施例であり、導電性パターンおよび誘電性フィルムの各層は、キャパシタンス、動作周波数、ICの端子位置などのような種々の設計考察に対して、形状、サイズおよび厚さが変化する。１実施例では、第３の組みのキャパシタを形成するために、第１または第２の導電性パターン１０の少なくとも１つの導電性電極は、第３または第４の導電性パターンの少なくとも１つの導電性電極に電気的に接続される。電極を提供するために、第１、第２、第３および第４の導電性パターン１２、１４、２２および２４は、金属のような導電性材料を含み、１実施例では銅が使用されてもよい。異なる誘電体材料が、誘電性のフィルム１６または材料２６として使用されてもよい。１実施例では、第１および第２の誘電性フィルム１６および２６の少なくとも一方は、およそ４０またはそれ以上の誘電率を持つかもしれない。更に、有機または無機の材料またはそれらの結合が、第１および第２の誘電性フィルム１６および２６として使用されてもよい。
【００１８】
第１、第２、第３および第４の導電性パターンの電極の間でのキャパシタの形成は、多数の可能性を持つ。電極の結合および形態に依存して、図３に図示の埋め込みキャパシタコア１００は、全ての電極により共通に形成された単一のキャパシタまたは、電極対から個別に形成された数個の個別電極を提供するかも知れない。言い換えれば、多数のキャパシタは、水平方向に、垂直方向に、または、その２つが結合した方法で配列されてもよい。図４は、コア１０およびコア２０の個別の電極がどのようにして結合されるかを例証する。いくつかの実施例では、電極は、一つ以上のキャパシタを提供するため、“交差して”結合される。例えば、コア１０およびコア２０は、単一のキャパシタまたは２つ以上のキャパシタとして、多数のキャパシタを結合して提供する。１実施例では、電極A1からA6は、一つの端子として共通に結合でき、そして、電極B1からB6は、別の端子として、共通に結合でき、これにより、少なくとも、A1-B1, A2-B2, A3-B3, A4-B4, A5-B5, A6-B6, A1-B2, B2-A3, B1-A2, A2-B3, B1-A4, A2-B5, B3-A6, A4-B5, B5-A6, B4-A5, およびA5-B6の各々の電極対の間でキャパシタを形成する。
【００１９】
導電性パターンの設計およびこれらの導電性パターン内の電極の結合は、埋め込み減結合キャパシタまたは他の容量性デバイスとしていずれかの異なる設計要求に適合させるために、多数の方法で変更できる。上の実施例は、単に例示的なものであり、当業者により実施されるかも知れない種々の設計は、この出願の教示に基づき異なる適用に対して変更される。
【００２０】
上で図示したような埋め込みキャパシタの設計では、埋め込みコアは、回路基板の表面領域を占有することなく、十分なキャパシタンスを提供するために、回路基板内に組み込まれる。図５は、内部に埋め込みキャパシタコア５１０を組み込んだ回路基板５１０の概略例を図示する。いくつかの実施例では、埋め込みキャパシタコア５１０は、一つ以上のキャパシタを提供してもよく、そして、個別のキャパシタは、IC４００の個別の端子または個別の対の端子に結合されてもよい。そして、導電性のバイアのような垂直方向の接続５１２は、そのような接続に使用されてもよい。１実施例では、コア５１０に似る一つ以上の埋め込みコアは、回路基板５００内に組み込まれてもよい。例えば、回路基板５００は、２つ以上の埋め込みキャパシタコアおよび一つ以上の配線層を持つ多層構造を持つかもしれない。
【００２１】
図６は、回路基板をトップから見た埋め込みキャパシタデバイス５１０の概略例を図示する。実施例として、図示したような埋め込みキャパシタデバイス５１０は、多層の回路基板内の一つ以上の層のように、回路基板の一部として回路基板内に組み込まれてもよい。いくつかの実施例では、回路基板上のICの個別の端子または組みの端子は、個別の減結合キャパシタのように、個別のキャパシタと結合される。従って、埋め込みキャパシタデバイス５１０は、ICの端子または組みの端子への直接結合を得るために、共通結合領域を有する個別のキャパシタセクションに分割されてもよく、そして、その共通結合領域は、IC1の下に、またはICの直ぐ下に存在してもよい。
【００２２】
図５に示した回路基板５００のような回路基板は、多層回路基板であり、その層の一部として、埋め込みキャパシタデバイス５１０を持つようにしてもよい。回路基板５００は、その上に備えられるか、その上に装着されるIC４００を持つかも知れない。例えば、内部に電気回路を有するチップの形態、または、パッケージ化されたチップまたはパッケージ化されていないチップであってもよい、IC４００は、図６で示したようにその領域４０２またはその一部を占有してもよい。いくつかの実施例では、回路基板５００は、ICの下に、またはICのすぐ下にある共通結合領域４０４を持ち、そして、その共通結合領域４０４は、導電性の配線またはバイアの形態のような形態で、ICのいくつかの端子から、埋め込みキャパシタデバイスへの直接の結合が形成されることを可能にする。図６の共通結合領域４０４に対する領域は、単に例示的なものであり、その共通結合領域４０４は、ICの領域４０２、または、図５のIC４００の全てのピンを包含する領域と同じ大きさであってもよい。
【００２３】
１実施例では、埋め込みキャパシタデバイスは、同じ水平面上に位置する２つ以上のキャパシタセクションを持ち、その面は、図６で描いた面と平行な面である。例えば、図６を参照すると、埋め込みキャパシタは、第１のキャパシタセクション５１０ａおよび第２のキャパシタセクション５１０ｂを含み、それらは、両セクション間の絶縁性材料５１２に対し、互いに接近して位置する。図６は、一つの埋め込みキャパシタデバイス５１０内に１２個の個別のキャパシタセクションを持つ例を示すが、一つの埋め込みキャパシタデバイス内のセクションの個数は、異なる設計要求に適合させるために変化してもよい。追加的に、各々のキャパシタセクションは、適したキャパシタンス値および動作特性を得るために、共通結合領域４０４から外側に延在し、そして、その形状は、領域４０４内でまたは、領域４０４から拡がった後で、変化してもよい。
【００２４】
図６を参照すると、例として、第１のキャパシタセクション５１０ａを取り上げると、キャパシタセクション５１０ａは、少なくとも１つのキャパシタを、IC(これは領域４０４上にある)の第１の組みの端子に提供するかも知れない。また、第１のキャパシタセクション５１０ａの一部は、共通結合領域４０４内にあり、そして、共通結合領域４０４内に位置する第１の組みの端子への結合を持つかも知れない。一つ以上の結合は、一つ以上の配線、または垂直のバイア(これらは領域４０４内の小円で示される)により達成されてもよい。設計および/または動作要求に応じて、ICは、キャパシタへの外部結合を要求する一つ以上の組みの端子を持つかも知れない。例として、第１の組みの端子は、ICのパワー供給端子に結合されてもよい。第１のキャパシタセクション５１０ａと同様に、第１のキャパシタセクション５１０ｂは、少なくとも１つのキャパシタを、ICの第２の組みの端子に提供してもよい。そして、第２のキャパシタセクション５１０ｂの一部は、共通結合領域４０４内にあり、そして、共通結合領域４０４内に位置する第２の組みの端子への結合を持つかも知れない。一つ以上の結合は、一つ以上の配線、または垂直のバイアにより達成されてもよい。例として、第２の組みの端子は、ICの別の対のパワー供給端子または、対の信号端子に結合されてもよい。いくつかの実施例では、キャパシタセクションが、垂直方向に配置された層を持つ多層構造を持つなら、共通結合領域は、多層構造の一つ以上の層に延在するかも知れない。更に、図示したような個別のキャパシタセクションは水平方向に配置されるが、他の実施例では、それらは、垂直の配置、または結合(いくつかが垂直でいくつかが水平)を持つことができる。
【００２５】
図６に図示した実施例では、第１および第２のキャパシタセクション５１０ａおよび５１０ｂは、回路基板５００内に埋め込まれた埋め込みキャパシタコアの少なくとも１つの共通の面に属するかも知れない。例として図４の埋め込みキャパシタコアを用いると、第１のキャパシタセクション５１０ａは、電極Ａ１、Ｂ１、Ａ４およびＢ４により形成され、そして、第２のキャパシタセクション５１０ｂは、電極Ｂ２、Ａ２、Ｂ５およびＡ５により形成されてもよい。埋め込みキャパシタコアがより多くの層を持つなら、各々のキャパシタセクションも、キャパシタコアの追加的な層内に電極を含む。
【００２６】
図７は、埋め込みキャパシタデバイスを分割する別の概略例を図示する。図７を参照すると、埋め込みキャパシタデバイスは、図７に示したいくつかの長方形のキャパシタセクション５１０ａから５１０ｈおよび、図７で示されていない追加的なセクション５１０ｉから５１０ｊに分割されてもよい。この実施例では、キャパシタセクション５１０ａから５１０ｄは、それらの一部が、ICの下にある共通結合領域４０４内に留まり、これにより、引き延ばされた配線経路を用いることなく、ICからこれらの４つのキャパシタセクションへの直接の結合を可能にする。しかしながら、いくつかの実施例では、ICは、４つ以上の端子、または、４つ以上の外部キャパシタまたは、４つ以上のキャパシタセクションを要求する組みの端子を、持つかも知れない。キャパシタセクション５１０ｅ、５１０ｆ、５１０ｇ、５１０ｈ、５１０ｉ、５１０ｊのような、キャパシタセクションを、これらの追加的なキャパシタに結合するために、ICは、長い配線経路の配線を必要とする。いくつかの実施例では、図７で示したようなこれらの配線経路は、いくらかのインダクタンスの影響を生じさせる薄い経路であるかも知れない。埋め込みキャパシタデバイスおよび配線層を含む回路基板の設計に依存して、インダクタンスの影響は、いくつかの場合に望ましくなく、キャパシタセクション５１０ｅから５１０ｊを含む外部キャパシタループに影響を与えるかも知れない。
【００２７】
図８は、埋め込みキャパシタデバイスを分割する別の概略例を図示する。図８を参照すると、埋め込みキャパシタデバイスは、多数の長方形のキャパシタセクションに分割されるかも知れない。いくつかの実施例では、これらのキャパシタセクションは、対応するICに対する領域または、キャパシタセクションを要求する、対応する共通結合領域に、適合するか、またはそれらの領域に接近する方法で分割されてもよく、それにより、ICから対応するキャパシタセクションへの直接的な、またはより少ない非間接的な結合を可能にする。しかしながら、いくつかの実施例では、いくつかのICは、３つまたは４つ以上の端子または、３つまたは４つ以上の外部キャパシタまたは３つまたは４つ以上のキャパシタセクションを要求するかも知れない組みの端子を持つかもしれない。ICからいくつかのそれらの対応するキャパシタセクションは、引き延ばされた配線経路を必要とするかも知れず、このことは、いくつかの場合で、外部キャパシタループに影響を与えるかも知れない。
【００２８】
いくつかの実施例では、埋め込みキャパシタデバイスは、ICの減結合キャパシタとして採用されてもよい。ICの種々の設計要求のために、ある場合には、ICの組みの端子のいくつかまたは全てに対して一つ以上のキャパシタを要求するかも知れない。例えば、異なった周波数のノイズを低減するなどのように、より良い特性を得るために、１対のパワー端子の組みは、２つまたは３つの並列のキャパシタを要求するかも知れない。実施例として、異なるキャパシタンスの値のキャパシタまたは、異なる構成のキャパシタは、異なる周波数応答を持つかも知れず、これにより、種々の周波数をカバーするノイズに対し、より良いノイズ低減効果を提供する。
【００２９】
２つ以上のキャパシタを持つキャパシタセクションは、垂直に、水平に、またはその双方に結合されたキャパシタを持つかも知れない。図９Ａ、９Ｂは、垂直に結合された３つのキャパシタを持つキャパシタセクションを提供する２つの概略例を示す。図９Ａを参照すると、左で垂直に配置された３つのキャパシタは、垂直方向のバイアを通じて、ICの第１の組みの端子に結合され、そして、右で垂直に配置された３つのキャパシタも、垂直方向のバイアを通じて、ICの第２の組みの端子に結合される。図９Ｂを参照すると、左で垂直に配置された３つのキャパシタは、第１のキャパシタセクションに属し、垂直のバイアを通じてICの第１の組みの端子に結合される。右で垂直に配置された３つのキャパシタは、第２のキャパシタセクションに属し、同様に垂直のバイアを通じてICの第２の組みの端子に結合される。図９Ｂでは、第１および第２のキャパシタセクションの垂直のバイアは、IC下またはIC直下の一つの共通結合領域内にて、接近して配置される。
【００３０】
図１０Ａ、１０Ｂは、水平方向に結合された３つのキャパシタを持つキャパシタセクションの概略例を示す。図１０Ａは、キャパシタセクションの斜視図を示し、図１０Ｂは、キャパシタセクションの平面図を示す。図１０Ａを参照すると、キャパシタセクションは、同じ形状の２つ以上の導電性パターンを持つかも知れない。各導電性パターンは、第１の電極５１０a1、第２の電極５１０a2および第３の電極５１０a3のように、相互接続された状態の数個の電極に分割されてもよい。図１０Ａに示した多層の導電性パターン構成を備えることで、第１の電極５１０a1および、導電性パターンの他の層からオーバーラップするか、対応する電極は、第１のキャパシタを与え、第２の電極５１０a2および、導電性パターンの他の層からオーバーラップするか、対応する電極は、第２のキャパシタを与え、そして、第３の電極５１０a3および、導電性パターンの他の層からオーバーラップするか、対応する電極は、第３のキャパシタを与えてもよい。
【００３１】
１実施例では、異なるキャパシタンス値の３つのキャパシタは、そのような構成から備えられてもよい。例えば、第１の電極５１０a1を含むキャパシタは、３つの中で最大のキャパシタンス値を与え、第２の電極５１０a2を含むキャパシタンスは、３つの中で２番目に大きいキャパシタンスを与え、第３の電極５１０a3を含むキャパシタンスは、３つの中で最小の大きいキャパシタンスを与えてもよい。複数のキャパシタを持つことで、個別の周波数スペクトラムで良好なノイズ低減効果を与えるように、良好な周波数応答を、結合されたデバイスに与える。図１０Ａおよび図１０Ｂで示した実施例では、図示したようなキャパシタセクションは、並列に結合された３つの水平方向に結合されたキャパシタを含むかも知れない。図示した例では、第１、第２および第３の電極５１０a1-a3の間の相互接続の設計により、追加的な配線に頼ることなく、キャパシタ自身が並列に接続される。従って、キャパシタセクションは、いくつかの例で長い配線長により引き起こされる好ましくない影響を持つことなく、複数のキャパシタを提供するかも知れない。図１０Ｂは、図１０Ａで示したキャパシタセクションをトップから見ている。
【００３２】
一つのキャパシタセクションを与えるために、２つ以上のキャパシタを結合する構成は、上で示した共通結合領域を持つ構成に適用されてもよい。図１１Ａおよび１１Ｂは、４つのキャパシタセクションを持つ埋め込みキャパシタデバイスの概略例を示し、各キャパシタセクションは、水平方向に結合された２つ以上のキャパシタを持つ。多層構造の回路基板は、その層の一つとして、図１１Ａで図示した物に似た埋め込みキャパシタデバイスを組み込んでもよい。その回路基板は、その上に、図１１Ｂで示した複数のピンを持つようなICが備えられるか、装着されてもよい。図１１Ａの中央に示された共通結合領域４０６(つまり、点線で囲んだ領域)は、ICの下、または直下にあり、そして、いくつかのICから埋め込みキャパシタデバイスへの少なくともいくつかの直接の結合を提供するために用いられてもよい。例えば、直接の結合は、IC端子から、キャパシタセクション５１０m〜５１０pのような対応するキャパシタセクションへ垂直に延在するバイアの形態であってもよい。図１１Ｂで示したように、共通結合領域４０８を備えたことで、延長した配線や、しばしば垂直のバイアを用いることなく、一つ以上のキャパシタがICのピンや端子に直接的に結合されることを可能にする。ある実施例では、共通結合領域４０８は、延長配線を用いることなく、同時に、ICの１つ以上の組みの端子から複数のキャパシタへの結合を提供してもよい。
【００３３】
図６に図示のキャパシタセクションと同様に、図１１Ａに示したこれらのキャパシタセクションは、図１１Ａの描画面と平行な面である同じ水平面に置かれてもよい。例えば、図１１Ａを参照すると、埋め込みキャパシタは、第１のキャパシタセクション５１０ｍおよび、第２のキャパシタセクション５１０ｎを含み、両セクションは、互いに接近し、両セクション間に絶縁材料を持つ。図１１Ａは、一つの埋め込みキャパシタデバイス内に４つのキャパシタセクションを持つ概略例であるが、一つの埋め込みキャパシタデバイス内にキャパシタセクションの個数は、異なる設計要求に適合するために変更してもよい。更に、各キャパシタセクションは、適切なキャパシタンス値および動作特性を得るために、共通結合領域から外方向に延在してもよく、そして、領域４０４内で、または、領域４０４から突き出した後で、その形状を変更してもよい。
【００３４】
単一のキャパシタセクションのキャパシタを垂直にまたは水平に結合することに加え、キャパシタセクションは、より大きいキャパシタまたはキャパシタンス値のより多い選択を与えるために、両方の結合を同時に持つようにしてもよい。更に、いくつかの実施例では、一つ以上のキャパシタを含むキャパシタデバイスは、回路基板内の種々の位置内に組み込まれてもよい。例えば、埋め込みキャパシタデバイスは、回路基板の中央の層に、またはその近くに配置されてもよい。別の実施例では、埋め込みキャパシタデバイスは、２つ以上の埋め込みキャパシタコアを含んでもよく、それらの一つは、回路基板のトップ部の近くにあり、それらの第２の物は、回路基板の底部の近くに位置する。いくつかの実施例では、埋め込みキャパシタデバイスは、回路基板内に一つのパワー配線層およびグランド配線層を持ってもよく、そして、パワー配線層および/または、グランド配線層は、必要な結合を得るために、埋め込みキャパシタデバイスまたは、その埋め込みコアの一つに接近または近接して配置されてもよい。
【００３５】
上で述べたように、埋め込みキャパシタコア、その構成、および関連する適用に関する例が提供される。当業者は、ここで説明された広い発明の概念からそれることなく、上で述べた実施例を変形できることに理解するであろう。従って、この発明は、開示した特定の実施例で限定されるのではなく、この発明の範囲は添付されたクレームにより限定される趣旨および範囲内で変形をカバーするように意図される。
【図面の簡単な説明】
【００３６】
【図１】ICに対する外部の減結合キャパシタ構造の概略図を例証する。
【図２】ICに対する複数のSMTキャパシタの概略図を例証する。
【図３】埋め込みキャパシタコアの個別電極の結合を示す概略の例を例証する。
【図４】埋め込みキャパシタコアの個別電極の結合を示す概略の例を例証する。
【図５】埋め込みキャパシタコアを組み込む回路基板の概略の例を例証する。
【図６】回路基板のトップから見た埋め込みキャパシタデバイスの概略の例を例証する。
【図７】埋め込みキャパシタデバイスを複数キャパシタセクション内へ分割する概略例を例証する。
【図８】埋め込みキャパシタデバイスを長方形のキャパシタセクション内へ分割する別の概略例を例証する。
【図９Ａ】垂直方向に結合した３つのキャパシタを持つキャパシタセクションを提供する概略の例を例証する。
【図９Ｂ】垂直方向に結合した３つのキャパシタを持つキャパシタセクションを提供する概略の例を例証する。
【図１０Ａ】斜め方向から見た、水平方向に結合した３つのキャパシタを持つキャパシタセクションを提供する概略の例を例証する。
【図１０Ｂ】トップから見た、水平方向に結合した３つのキャパシタを持つキャパシタセクションを提供する概略の例を例証する。
【図１１Ａ】各々が水平方向に結合した２つ以上のキャパシタを持つ、４個のキャパシタセクションを持つ埋め込みキャパシタデバイスの概略の例を例証する。
【図１１Ｂ】各々が水平方向に結合した２つ以上のキャパシタを持つ、４個のキャパシタセクションを持つ埋め込みキャパシタデバイスの概略の例を例証する。
【符号の説明】
【００３７】
２：IC
４：PCB
６；キャパシタ
１０：第１のコア
１２：導電性パターン
１６：第１の誘電性のフィルム
２６：第２の誘電性フィルム
１００：キャパシタコア
５００：回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【外国語明細書】
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