(57)【要約】【課題】各画素の電荷量に応じた電子で電子数を増加することが可能であるとともに、大型化を抑制することが可能な撮像装置を提供する。【解決手段】この撮像装置は、ｐ型シリコン基板１と、受光により電子を生成する光電変換層１９と、各画素毎に、ｐ型シリコン基板１のｎ＋型不純物領域２ｂの表面に達するように形成されるとともに、光電変換層１９で生成した電子を放出することが可能な圧力に保持された密閉状態の空間部３０とを備えている。そして、空間部３０に放出された電子をｐ型シリコン基板１のｎ＋型不純物領域２ｂに衝突させることにより信号電荷を構成する電子数を増加させる。【選択図】図１
2007180092.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
受光により電子を生成する光電変換層と、
各画素毎に、前記半導体基板の表面に達するように形成されるとともに、前記光電変換層で生成した電子を放出することが可能な圧力に保持された密閉状態の空間部とを備え、
前記空間部に放出された電子を前記半導体基板に衝突させることにより信号電荷を構成する電子数を増加させる、撮像装置。
【請求項２】
前記光電変換層に電気的に接続されるとともに、前記空間部を介して前記半導体基板に対向するように配置された第１電極部をさらに備え、
前記第１電極部と前記半導体基板との間には、電界が印加され、
前記電界により、前記第１電極部から電子を前記空間部に放出させるとともに加速させた後に前記半導体基板に衝突させることによって、前記半導体基板に新たに電子を発生させることにより信号電荷を構成する電子数を増加させる、請求項１に記載の撮像装置。
【請求項３】
前記第１電極部は、前記半導体基板の方向に向かって先端部が尖った形状を有する放電部を含む、請求項２に記載の撮像装置。
【請求項４】
前記半導体基板と電気的に接続されるとともに、前記空間部を介して前記光電変換層に対向するように配置された第２電極部をさらに備え、
前記第２電極部から前記空間部に電子を放出するとともに、前記光電変換層に衝突させることによって、前記光電変換層に新たな電子を発生させる、請求項１〜３のいずれか１項に記載の撮像装置。
【請求項５】
前記光電変換層は、前記空間部が形成される領域の上方に設けられている、請求項１〜４のいずれか１項に記載の撮像装置。
【請求項６】
前記半導体基板の表面に形成され、前記信号電荷を読み出すための第１トランジスタと、
前記半導体基板の表面に形成され、前記光電変換層で発生した電荷を除去するための第２トランジスタとをさらに備える、請求項１〜５のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に、光電変換層を含む撮像装置に関する。
【背景技術】
【０００２】
従来、光電変換層を含む撮像装置が知られている（たとえば、特許文献１参照）。上記特許文献１には、各画素に対応した複数のフォトダイオード部を含む撮像素子と光電変換膜とが同一の真空容器内に一定の距離を隔てて配置された撮像装置が開示されている。また、撮像素子と光電変換膜との間には、高電界が印加されている。そして、光電変換膜で生成した電子を、撮像素子と光電変換膜との間にかけられた高電界によって撮像素子に衝突させ、これによって、光電変換膜で生成した電子より多い数の新たな電子を発生（増倍）させて撮像装置の受光感度を向上させている。
【０００３】
【特許文献１】特開平５−５４８４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に開示された撮像装置では、各画素に対応した複数のフォトダイオード部を含む撮像素子と光電変換膜とが一定の距離を隔てて同一の真空容器に配置されているとともに、光電変換膜から放出された電子が同一の真空容器内を移動するので、光電変換膜から放出された電子の軌道がずれた場合には、光電変換膜から放出された電子が本来衝突すべき撮像素子の画素部分には衝突せずに、隣接する画素部分に衝突するという不都合がある。このように、隣接する画素部分に電子が衝突した場合には、各画素の電荷量に応じた電子で電子数を増倍（増加）するのが困難になるという問題点がある。また、各画素に対応した複数のフォトダイオード部を含む撮像素子と光電変換膜とが一定の距離を隔てて真空容器内に配置されているため、真空容器の分だけ撮像装置が大型化するという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、各画素の電荷量に応じた電子で電子数を増加することが可能であるとともに、大型化を抑制することが可能な撮像装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００６】
上記目的を達成するために、この発明の一の局面における撮像装置は、半導体基板と、受光により電子を生成する光電変換層と、各画素毎に、半導体基板の表面に達するように形成されるとともに、光電変換層で生成した電子を放出することが可能な圧力に保持された密閉状態の空間部とを備え、空間部に放出された電子を半導体基板に衝突させることにより信号電荷を構成する電子数を増加させる。
【０００７】
この一の局面による撮像装置では、上記のように、半導体基板の表面に達するように形成するとともに、光電変換層で生成した電子を放出することが可能な圧力に保持された密閉状態の空間部を各画素毎に形成し、空間部に放出された電子を半導体基板に衝突させることによって、各画素毎に別々に設けられた空間部を介して、半導体基板の各画素に対応する部分に電子が衝突されるので、光電変換層で生成された電子が、半導体基板の隣接する画素に対応する部分に衝突するのを防止することができる。これにより、光電変換層で生成した各画素の電荷量に応じた電子数の電子を半導体基板の各画素に対応する部分に衝突させることができる。また、空間部に放出された電子を半導体基板に衝突させることにより信号電荷を構成する電子数を増加させることによって、光電変換層で生成した電子の数が少ない場合でも、半導体基板への衝突により増加した電子により信号電荷を増加させることができるので、信号電荷の増加により撮像装置の受光感度を向上させることができる。また、光電変換層で生成した電子を放出することが可能な空間部を撮像装置内の各画素毎に設けることによって、電子を放出することが可能な真空容器の内部に撮像装置を配置する必要がないので、真空容器などを設けた場合と比べて、装置が大型化するのを抑制することができる。
【０００８】
上記一の局面による撮像装置において、好ましくは、光電変換層に電気的に接続されるとともに、空間部を介して半導体基板に対向するように配置された第１電極部をさらに備え、第１電極部と半導体基板との間には、電界が印加され、電界により、第１電極部から電子を空間部に放出させるとともに加速させた後に半導体基板に衝突させることによって、半導体基板に新たに電子を発生させることにより信号電荷を構成する電子数を増加させる。このように構成すれば、第１電極部と半導体基板との間に印加された電界により、光電変換層で生成した電子を第１電極部から空間部に容易に放出することができるとともに加速させることができるので、加速された電子を半導体基板に衝突させることにより、容易に、信号電荷を構成する電子の数を増加させることができるので、信号電荷の増加により撮像装置の受光感度を容易に向上させることができる。
【０００９】
この場合において、好ましくは、第１電極部は、半導体基板の方向に向かって先端部が尖った形状を有する放電部を含む。このように構成すれば、先端部の尖った形状の放電部により、放電部の先端部に電界を集中させることができるので、容易に、第１電極部の放電部から電子を放出（放電）させることができる。
【００１０】
上記一の局面による撮像装置において、好ましくは、半導体基板と電気的に接続されるとともに、空間部を介して光電変換層に対向するように配置された第２電極部をさらに備え、第２電極部から空間部に電子を放出するとともに、光電変換層に衝突させることによって、光電変換層に新たな電子を発生させる。このように構成すれば、第１電極部から放出されるとともに半導体基板に衝突して増加させた電子を、再び第２電極部から放出させて光電変換層に衝突させることによって、光電変換層の電子を増加させることができるので、これを繰り返すことにより、半導体基板に発生する電子の数をより増加させることができる。このため、半導体基板に発生する電子の数を増加させることによって、信号電荷量もより増加させることができるので、信号電荷量の増加により撮像装置の受光感度をより向上させることができる。
【００１１】
上記一の局面による撮像装置において、好ましくは、光電変換層は、空間部が形成される領域の上方に設けられている。このように構成すれば、半導体基板の表面上に、空間部に隣接するように光電変換層を形成する場合に比べて、各画素の平面積を小さくすることができるので、各画素毎に空間部を設けたとしても、各画素が大きくなるのを抑制することができる。これによっても、撮像装置が大型化するのを抑制することができる。
【００１２】
上記一の局面による撮像装置において、好ましくは、半導体基板の表面に形成され、信号電荷を読み出すための第１トランジスタと、半導体基板の表面に形成され、光電変換層で発生した電荷を除去するための第２トランジスタとをさらに備える。このように構成すれば、第１トランジスタにより、容易に、信号電荷を読み出すことができるとともに、第２トランジスタにより、容易に、光電変換層で発生した電荷を除去してリセットすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面に基づいて説明する。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態による撮像装置の１画素分の構造を説明するための断面図である。図２は、図１に示した第１実施形態による撮像装置の１画素分の平面図である。まず、図１および図２を参照して、本発明の第１実施形態による撮像装置の構造について説明する。
【００１５】
この第１実施形態による撮像装置では、図１に示すように、ｐ型シリコン基板１の表面の所定領域に、チャネル領域２ａを挟むように、所定の間隔を隔ててｎ＋型不純物領域２ｂおよび２ｃが形成されている。また、ｎ＋型不純物領域２ｂは、約１μｍの深さを有しているとともに、ｎ＋型不純物領域２ｃは、約０．１μｍ〜約０．２μｍの深さを有している。また、チャネル領域２ａ上には、それぞれ、ゲート絶縁膜３を介して、ゲート電極４が形成されている。このｎ＋型不純物領域２ｂおよび２ｃと、ゲート絶縁膜３と、ゲート電極４とによって、信号電荷を読み出すための読出トランジスタ５が形成されている。また、ｐ型シリコン基板１の表面のｎ＋型不純物領域２ｂから所定の間隔を隔てた領域には、ｐ型ウェル領域６が形成されている。ｐ型ウェル領域６の表面には、チャネル領域７ａを挟むように、約０．１μｍ〜約０．２μｍの深さを有するｎ＋型不純物領域７ｂおよび７ｃが形成されている。また、チャネル領域７ａ上には、ゲート絶縁膜８を介して、ゲート電極９が形成されている。このｎ＋型不純物領域７ｂおよび７ｃと、ゲート絶縁膜８と、ゲート電極９とによって、後述する光電変換層１９で発生した電荷を除去するためのリセットトランジスタ１０が形成されている。なお、ｐ型シリコン基板１は、本発明の「半導体基板」の一例であるとともに、読出トランジスタ５およびリセットトランジスタ１０は、それぞれ、本発明の「第１トランジスタ」および「第２トランジスタ」の一例である。
【００１６】
また、ｐ型シリコン基板１の上面上には、ゲート電極４および９を覆うように、層間絶縁膜１１が形成されている。また、層間絶縁膜１１のｎ＋型不純物領域２ｃ、７ｂおよび７ｃに対応する領域には、それぞれ、コンタクトホール１１ａ、１１ｂおよび１１ｃが形成されている。コンタクトホール１１ａ内には、ｎ＋型不純物領域２ｃに電気的に接続するように、タングステンなどからなるプラグ１２が埋め込まれている。また、層間絶縁膜１１上には、プラグ１２に電気的に接続するように配線層１３が形成されている。また、コンタクトホール１１ｂ内には、ｎ＋型不純物領域７ｂに電気的に接続するように、タングステンなどからなるプラグ１４が埋め込まれている。また、層間絶縁膜１１上には、プラグ１４に電気的に接続するように、配線層１５が形成されている。また、層間絶縁膜１１上には、配線層１３および１５を覆うように、ＳｉＯ２からなる層間絶縁膜１６が形成されている。また、層間絶縁膜１６には、コンタクトホール１１ｂとつながるコンタクトホール１６ａが形成されている。また、層間絶縁膜１６上には、コンタクトホール１６ａとつながるコンタクトホール１７ａを有するＳｉＯ２からなる層間絶縁膜１７が形成されている。ＳｉＯ２からなる層間絶縁膜１１、１６および１７は、約２μｍの合計厚みを有するように形成されている。コンタクトホール１１ｃ、１６ａおよび１７ａには、ｎ＋型不純物領域７ｃに電気的に接続されるタングステンなどからなるプラグ１８が埋め込まれている。
【００１７】
ここで、第１実施形態では、図１および図２に示すように、層間絶縁膜１１、１６および１７に、ｐ型シリコン基板１の表面のｎ＋型不純物領域２ｂに達する密閉状態の空間部３０が形成されている。この空間部３０は、撮像装置の１画素毎に、約２μｍの直径を有するように形成されている。また、空間部３０の内部は、約３３３Ｐａの真空度を有している。また、第１実施形態では、図１に示すように、層間絶縁膜１７の上面上であるとともに、読出トランジスタ５およびリセットトランジスタ１０が形成される領域、および、空間部３０が形成される領域の上方には、光電変換層１９が設けられている。また、光電変換層１９は、ｐ型シリコン基板１と約２μｍの距離を隔てて配置されている。
【００１８】
この光電変換層１９は、層間絶縁膜１７側から、約０．１ｎｍ〜約０．２ｎｍの厚みを有するｎ＋型非晶質シリコン層１９ａ、約０．３ｎｍ〜約１．６ｎｍの厚みを有するｉ型非晶質シリコン層１９ｂおよび約０．１ｎｍ〜約０．２ｎｍの厚みを有するｐ＋型非晶質シリコン層１９ｃが積層されることによって構成されている。また、光電変換層１９は、入射された光を光電変換して、電子を生成する機能を有している。また、光電変換層１９のｎ＋型非晶質シリコン層１９ａには、タングステンなどからなるプラグ１８が電気的に接続されている。
【００１９】
また、本実施形態では、空間部３０内に露出する光電変換層１９のｎ＋型非晶質シリコン層１９ａの下面には、タングステンからなる電極部２０が埋め込まれるように形成されている。すなわち、電極部２０は、ｎ＋型非晶質シリコン層１９ａによって保持されている。この電極部２０のｎ＋型不純物領域２ｂに対向する部分には、ｐ型シリコン基板１のｎ＋型不純物領域２ｂの方向に向かって先端部が尖った形状を有する放電部２０ａが設けられている。なお、電極部２０は、本発明の「第１電極部」の一例である。
【００２０】
また、図１および図２に示すように、光電変換層１９の空間部３０に対応する領域の一部には、後述する製造プロセスの際に空間部３０に埋め込まれたＰＳＧ膜３２などをエッチングすることにより除去するための孔部２１が設けられている。また、孔部２１の内部の所定部分まで埋め込まれるとともに、ｐ＋型非晶質シリコン層１９ｃの上面上の一部に延びるように、ＣＶＤ法によるＳｉＯ２膜２２が形成されている。このように、孔部２１の内部をＳｉＯ２膜２２で埋め込むことにより、空間部３０内の真空度が保持されている。
【００２１】
また、光電変換層１９のｐ＋型非晶質シリコン層１９ｃの上面上およびＳｉＯ２膜２２上には、約２００ｎｍの厚みを有するＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜からなる透明電極２３が形成されている。そして、透明電極２３と光電変換層１９のｎ＋型非晶質シリコン層１９ａとの間には、約１Ｖ〜約２Ｖの電圧Ｖ１が印加されている。また、光電変換層１９のｎ＋型非晶質シリコン層１９ａとｐ型シリコン基板１のｎ＋型不純物領域２ｂとの間には、約５Ｖ〜約２０Ｖの電圧Ｖ２が印加されている。この電圧Ｖ２により、空間部３０内は、電子を電極部２０の放電部２０ａからｐ型シリコン基板１に向かって加速させる電界が印加された状態となっている。
【００２２】
次に、図１を参照して、第１実施形態による撮像装置の動作について説明する。まず、透明電極２３を介して、光電変換層１９に光が入射すると、光電変換層１９によって電子およびホールが生成される。生成された電子は、透明電極２３とｎ＋型非晶質シリコン層１９ａとの間に印加された電圧Ｖ１により、ｎ＋型非晶質シリコン層１９ａ側に集められる。集められた電子は、ｎ＋型非晶質シリコン層１９ａとｐ型シリコン基板１のｎ＋型不純物領域２ｂとの間に印加された電圧Ｖ２によって、電極部２０の放電部２０ａから空間部３０内に放出されるとともに、電圧Ｖ２による電界により加速される。そして、空間部３０内の電界によって加速された電子は、ｐ型シリコン基板１のｎ＋型不純物領域２ｂのシリコン原子に衝突し、衝突時のエネルギによって、電子とホールとが発生される。これにより、放出された電子とは別に複数の新たな電子がｐ型シリコン基板１のｎ＋型不純物領域２ｂに生成されて電子が増倍（増加）される。増倍された電子は、読出トランジスタ５をオン状態にすることによって、プラグ１２および配線層１３を介して、信号電荷として取り出される。一方、電極部２０の放電部２０ａからの放電後に、光電変換層１９のｎ＋型非晶質シリコン層１９ａに電子が残存している場合には、その残存した電子は、リセットトランジスタ１０をオン状態にすることによって、プラグ１８、プラグ１４および配線層１５を介して除去される。
【００２３】
第１実施形態では、上記のように、ｐ型シリコン基板１のｎ＋型不純物領域２ｂの表面に達するように形成するとともに、光電変換層１９で生成した電子を放出することが可能な空間部３０を各画素毎に形成し、空間部３０に放出された電子をｐ型シリコン基板１のｎ＋型不純物領域２ｂに衝突させることによって、各画素毎に別々に設けられた空間部３０を介して、ｐ型シリコン基板１のｎ＋型不純物領域２ｂの各画素に対応する部分に電子が衝突されるので、光電変換層１９で生成された電子が、ｐ型シリコン基板１の隣接する画素に対応する部分に衝突するのを防止することができる。これにより、光電変換層１９で生成した各画素の電荷量に応じた電子数の電子をｐ型シリコン基板１のｎ＋型不純物領域２ｂの各画素に対応する部分に衝突させることができる。
【００２４】
また、第１実施形態では、空間部３０に放出された電子をｐ型シリコン基板１のｎ＋型不純物領域２ｂに衝突させることにより信号電荷を構成する電子数を増加させることによって、光電変換層１９で生成した電子の数が少ない場合でも、ｐ型シリコン基板１のｎ＋型不純物領域２ｂへの衝突により増加した電子により信号電荷を増加させることができるので、信号電荷の増加により撮像装置の受光感度を向上させることができる。
【００２５】
また、第１実施形態では、各画素毎に、光電変換層１９で生成した電子を放出することが可能な空間部３０を撮像装置内の各画素毎に設けることによって、電子を放出することが可能な真空容器の内部に撮像装置を配置する必要がないので、真空容器などを設けた場合と比べて、装置が大型化するのを抑制することができる。
【００２６】
また、第１実施形態では、電極部２０とｐ型シリコン基板１のｎ＋型不純物領域２ｂとの間に印加した電界により、電極部２０から空間部３０に放出された電子を加速させた後にｐ型シリコン基板１のｎ＋型不純物領域２ｂに衝突させることによって、ｐ型シリコン基板１のｎ＋型不純物領域２ｂに新たに電子を発生させることにより信号電荷を構成する電子数を増加させることによって、光電変換層１９で生成した電子を電極部２０の放電部２０ａから空間部３０に容易に放出することができるとともに加速することができるので、加速された電子をｐ型シリコン基板１のｎ＋型不純物領域２ｂに衝突させることにより、容易に、信号電荷を構成する電子の数を増加させることができる。その結果、信号電荷の増加により撮像装置の受光感度を容易に向上させることができる。
【００２７】
また、第１実施形態では、電極部２０を、ｐ型シリコン基板１のｎ＋型不純物領域２ｂの方向に向かって先端部が尖った形状を有する放電部２０ａを含むように構成することによって、放電部２０ａの先端部に電界を集中させることができるので、容易に電極部２０の放電部２０ａから電子を放出（放電）させることができる。
【００２８】
また、第１実施形態では、光電変換層１９を、空間部３０が形成される領域の上方に設けることによって、ｐ型シリコン基板１の表面上に空間部３０に隣接するように光電変換層を形成する場合に比べて、各画素の平面積を小さくすることができるので、各画素毎に空間部３０を設けたとしても、各画素が大きくなるのを抑制することができる。これによっても、撮像装置が大型化するのを抑制することができる。
【００２９】
また、第１実施形態では、ｐ型シリコン基板１の表面上に、信号電荷を読み出すための読出トランジスタ５と、光電変換層１９で発生した電荷を除去するためのリセットトランジスタ１０とを備えることによって、読出トランジスタ５により、容易に、信号電荷を読み出すことができるとともに、リセットトランジスタ１０により、容易に、光電変換層１９で発生した電荷を除去してリセットすることができる。
【００３０】
図３〜図１３は、第１実施形態による撮像装置の製造方法を説明するための断面図である。図１および図３〜図１３を参照して、第１実施形態による撮像装置の製造方法について説明する。
【００３１】
まず、図３に示すように、ｐ型シリコン基板１の表面のリセットトランジスタ１０が形成される領域に、ｐ型の不純物をイオン注入することにより、ｐ型ウェル領域６を形成する。そして、ｐ型シリコン基板１の表面の読出トランジスタ５およびリセットトランジスタ１０が形成される領域に、それぞれ、ゲート絶縁膜３および８を介して、ゲート電極４および９を形成する。この後、ゲート電極４および９をマスクとして、ｎ型の不純物をｐ型シリコン基板１にイオン注入することによって、ｎ＋型不純物領域２ｂ、２ｃ、７ｂおよび７ｃを形成する。この際、ｎ＋型不純物領域２ｂの深さは、約１μｍになるように形成する。これにより、電極部２０の放電部２０ａから放出された電子がｎ＋型不純物領域２ｂに衝突した場合でも、放出された電子が、ｎ＋型不純物領域２ｂを越えるのを抑制することが可能となる。また、ｎ＋型不純物領域２ｃ、７ｂおよび７ｃの深さは、約０．１μｍ〜約０２μｍになるように形成する。このようにして、ｎ＋型不純物領域２ｂ、２ｃ、ゲート絶縁膜３およびゲート電極４からなる読出トランジスタ５と、ｎ＋型不純物領域７ｂ、７ｃ、ゲート絶縁膜８およびゲート電極９からなるリセットトランジスタ１０とが形成される。
【００３２】
次に、ＣＶＤ法を用いて、ｐ型シリコン基板１上および読出トランジスタ５およびリセットトランジスタ１０上にＳｉＯ２膜からなる層間絶縁膜１１を形成する。その後、ドライエッチング法により、層間絶縁膜１１のｎ＋型不純物領域２ｃおよび７ｂに対応する領域に、それぞれ、ｎ＋型不純物領域２ｃおよび７ｂの表面に達するコンタクトホール１１ａおよび１１ｂを形成する。そのコンタクトホール１１ａおよび１１ｂ内を埋め込むように、タングステンからなるプラグ１２および１４をそれぞれ形成する。
【００３３】
次に、層間絶縁膜１１上に、プラグ１２および１４と電気的に接続するように、配線層１３および１５を形成する。この後、ＣＶＤ法を用いて、層間絶縁膜１１、配線層１３および１５を覆うように、ＳｉＯ２膜からなる層間絶縁膜１６を形成する。
【００３４】
次に、図４に示すように、層間絶縁膜１６上の所定領域にレジスト３１を形成した後、そのレジスト３１をマスクとして、層間絶縁膜１６および１１をドライエッチングすることによって、ｐ型シリコン基板１のｎ＋型不純物領域２ｂの表面に達するように、約１μｍ〜約１０μｍの直径を有するコンタクトホール３０ａを形成する。この後、レジスト３１を除去する。
【００３５】
次に、図５に示すように、コンタクトホール３０ａ内にＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜３２を形成する。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化を行った後、ＰＳＧ膜３２の上部を選択的に凹ませることにより、図６に示すような形状が得られる。これにより、層間絶縁膜１６とＰＳＧ膜３２との間に段差部３３が形成される。
【００３６】
次に、図７に示すように、ＰＳＧ膜３２の上面上、および、層間絶縁膜１６の上面上に、ＣＶＤ法を用いて、ＳｉＯ２膜からなる層間絶縁膜１７を形成する。なお、層間絶縁膜１１、１６および１７の合計厚みが、約２μｍになるように、層間絶縁膜１１、１６および１７の厚みを調整する。また、層間絶縁膜１７が、段差部３３を覆うように形成されることによって、層間絶縁膜１７の上面の中央部には、窪み部１７ｂが形成される。
【００３７】
この後、層間絶縁膜１７、１６および１１をドライエッチングすることにより、ｎ＋型不純物領域７ｃの表面に達するコンタクトホール１７ａ、１６ａおよび１１ｃを形成する。そして、そのコンタクトホール１７ａ、１６ａおよび１１ｃ内にタングステンからなるプラグ１８を埋め込む。また、層間絶縁膜１７を覆うように、タングステン層２０ｂを形成する。その後、タングステン層２０ｂの上面上の窪み部１７ｂに対応する領域にレジスト３４を形成する。そして、レジスト３４をマスクとして、エッチングにより、タングステン層２０ｂをパターニングする。これにより、図８に示すように、コンタクトホール３０ａの上方にタングステンからなる電極部２０が形成される。また、電極部２０には、層間絶縁膜１７の窪み部１７ｂによって、先端部が尖った形状を有する放電部２０ａが形成される。この後、レジスト３４を除去する。
【００３８】
続いて、図９に示すように、層間絶縁膜１７の上面上、および、電極部２０の上面上に、プラズマＣＶＤ法を用いて、約０．１μｍ〜約０．２μｍの厚みを有するｎ＋型非晶質シリコン層１９ａを成長させる。次に、ｎ＋型非晶質シリコン層１９ａの上面上に、プラズマＣＶＤ法を用いて、約０．３μｍ〜約１．６μｍの厚みを有する実質的に真性のｉ型非晶質シリコン層１９ｂを成長させる。そして、ｉ型非晶質シリコン層１９ｂの上面上に、プラズマＣＶＤ法を用いて、約０．１μｍ〜約０．２μｍの厚みを有するｐ＋型非晶質シリコン層１９ｃを成長させる。
【００３９】
次に、図１０に示すように、ドライエッチング法を用いて、ｐ＋型非晶質シリコン層１９ｃの上面からＰＳＧ膜３２に達するように、孔部２１を形成する。そして、減圧雰囲気下で、孔部２１からフッ酸（ＨＦ）ガスを導入することにより、図１１に示すように、ＰＳＧ膜３２および層間絶縁膜１６および１７の一部を選択的にエッチングして、空間部３０を形成する。
【００４０】
次に、ＣＶＤ装置（図示せず）内に、図１１に示した形状の撮像装置を挿入した後、ＣＶＤ装置内を約３３３Ｐａに減圧することにより、撮像装置に形成した空間部３０内を約３３３Ｐａの真空度にする。この状態で、ＣＶＤ法を用いて、図１２に示すように、フッ酸ガスを導入するために設けた孔部２１を埋め込むようにＳｉＯ２膜２２を形成して、孔部２１をＳｉＯ２膜２２により塞ぐ。
【００４１】
その後、図１３に示すように、ＳｉＯ２膜２２をパターニングした後、ｐ＋型非晶質シリコン層１９ｃの上面上およびＳｉＯ２膜２２の上面上に、マグネトロンスパッタ法を用いて、約２００ｎｍの厚みを有するＩＴＯ膜からなる透明電極２３を形成する。
【００４２】
最後に、図１に示したように、透明電極２３とｎ＋型非晶質シリコン層１９ａとを配線して、約１Ｖ〜約２Ｖの電圧Ｖ１を印加するとともに、ｎ＋型非晶質シリコン層１９ａとｐ型シリコン基板１のｎ＋型不純物領域２ｂとを配線して、約５Ｖ〜約２０Ｖの電圧Ｖ２を印加する。このようにして、図１に示した第１実施形態による撮像装置が形成される。
【００４３】
（第２実施形態）
図１４は、本発明の第２実施形態による撮像装置の構造を説明するための断面図である。次に、図１４を参照して、本発明の第２実施形態による撮像装置の構造について説明する。
【００４４】
この第２実施形態による撮像装置では、図１４に示すように、上記第１実施形態と異なり、ｐ型シリコン基板１のｎ＋型不純物領域２ｂにも、電極部４０が形成されている。この電極部４０のｎ＋型非晶質シリコン層１９ａに対応する部分には、光電変換層１９のｎ＋型非晶質シリコン層１９ａの方向に向かって先端部が尖った形状を有する放電部４０ａが設けられている。なお、電極部４０は、本発明の「第２電極部」の一例である。また、光電変換層１９のｎ＋型非晶質シリコン層１９ａとｐ型シリコン基板１のｎ＋型不純物領域２ｂとの間には、切り替えスイッチ５０を介して、約５Ｖ〜約２０Ｖの電圧Ｖ２と、電圧Ｖ２と同じ電圧であるとともに電圧Ｖ２と逆方向の電圧Ｖ３（約５Ｖ〜約２０Ｖ）とが、切り替え可能に印加されている。なお、第２実施形態による撮像装置のその他の構造は、上記第１実施形態による撮像装置と同様である。
【００４５】
次に、図１４を参照して、第２実施形態による撮像装置の動作について説明する。第２実施形態による撮像装置では、上記第１実施形態と同様に、光電変換層１９に光が入射すると、光電変換層１９によって電子およびホールが生成される。生成された電子は、透明電極２３とｎ＋型非晶質シリコン層１９ａとの間に印加された電圧Ｖ１により、ｎ＋型非晶質シリコン層１９ａ側に集められる。集められた電子は、ｎ＋型非晶質シリコン層１９ａとｐ型シリコン基板１のｎ＋型不純物領域２ｂとの間に印加された電圧Ｖ２によって、電極部２０の放電部２０ａから空間部３０内に放出され、電圧Ｖ２によって印加された電界により加速される。そして、空間部３０内の電界によって加速された電子は、ｐ型シリコン基板１のｎ＋型不純物領域２ｂのシリコン原子に衝突し、衝突時のエネルギによって、電子とホールとが発生される。これにより、放出された電子とは別に複数の新たな電子がｐ型シリコン基板１のｎ＋型不純物領域２ｂに生成されて電子が増倍される。
【００４６】
次に、切り替えスイッチ５０によって電圧を切り替えることにより、ｎ＋型非晶質シリコン層１９ａとｐ型シリコン基板１のｎ＋型不純物領域２ｂとの間に、電圧Ｖ２とは逆方向の電圧Ｖ３が印加される。そして、電子衝突により増加されたｎ＋型不純物領域２ｂ内の電子が、電極部４０の放電部４０ａから再び空間部３０に放出される。電極部４０の放電部４０ａから空間部３０に放出された電子は、電圧Ｖ３による電界によって加速されて、ｎ＋型非晶質シリコン層１９ａに衝突する。この衝突時のエネルギによって、ｎ＋型非晶質シリコン層１９ａに電子とホールとが発生されるので、電極部４０の放電部４０ａから放出された電子とは別に複数の新たな電子がｎ＋型非晶質シリコン層１９ａに生成されてｎ＋型非晶質シリコン層１９ａでも電子が増加される。この動作を繰り返すことにより、ｐ型シリコン基板１のｎ＋型不純物領域２ｂにより多くの電子を生成することが可能となる。そして、ｎ＋型不純物領域２ｂに蓄積された電子は、読出トランジスタ５をオン状態にすることによって、プラグ１２および配線層１３を介して、信号電荷として取り出される。一方、上記第１実施形態と同様に、光電変換層１９のｎ＋型非晶質シリコン層１９ａに電子が残存している場合には、その残存した電子は、リセットトランジスタ１０をオン状態にすることによって、プラグ１８、プラグ１４および配線層１５を介して除去される。
【００４７】
第２実施形態では、上記のように、電極部４０の放電部４０ａから空間部３０に電子を放出するとともに、光電変換層１９のｎ＋型非晶質シリコン層１９ａに衝突させることにより、光電変換層１９のｎ＋型非晶質シリコン層１９ａに新たな電子を発生させることによって、電極部２０の放電部２０ａから放出されるとともにｐ型シリコン基板１のｎ＋型不純物領域２ｂに衝突して増加させた電子を、再び電極部４０の放電部４０ａから放出させて光電変換層１９のｎ＋型非晶質シリコン層１９ａに衝突させることにより、光電変換層１９のｎ＋型非晶質シリコン層１９ａの電子を増倍させることができるので、これを繰り返すことにより、ｐ型シリコン基板１のｎ＋型不純物領域２ｂに発生する電子の数をより増加させることができる。このため、ｐ型シリコン基板１のｎ＋型不純物領域２ｂに発生する電子の数を増加させることによって、信号電荷量もより増加させることができるので、信号電荷量の増加により撮像装置の受光感度をより向上させることができる。
【００４８】
第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００４９】
なお、今回開示された実施形態および変形例は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態および変形例の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５０】
たとえば、上記第１および第２実施形態では、電子を放出する電極部を形成した例を示したが、本発明はこれに限らず、電極部を形成しない構成にしてもよい。
【００５１】
また、第１および第２実施形態では、電子を放電させるための空間部内の真空度を約３３３Ｐａにした例を示したが、本発明はこれに限らず、空間部内の真空度は約０．２７Ｐａ〜約１３３０Ｐａの範囲内であれば、約３３３Ｐａ以外の真空度であってもよい。
【００５２】
また、第１および第２実施形態では、光電変換層をｐ型シリコン基板から約２μｍの距離を隔てて配置した例を示したが、本発明はこれに限らず、光電変換層とｐ型シリコン基板との間の距離が約１μｍ〜約１０μｍの範囲内であれば、光電変換層は、ｐ型シリコン基板から約２μｍ以外の距離を隔てて配置するようにしてもよい。
【００５３】
また、第２実施形態では、同一の空間部内に電子を放出する２つの電極部を、それぞれ、ｎ＋型非晶質シリコン層と、ｐ型シリコン基板のｎ＋型不純物領域とに形成した例を示したが、本発明はこれに限らず、図１５に示す第２実施形態の変形例のように、各画素毎に密閉状態の２つの空間部６０および７０を形成するとともに、空間部６０の上方に位置するｎ＋型非晶質シリコン層１９ａに電極部８０を形成し、空間部７０の下方に位置するｎ＋型不純物領域２ｂに電極部９０を形成することによって、電極部８０および９０が、それぞれ、空間部６０および７０に独立して電子を放出するようにしてもよい。このように構成すれば、上記第２実施形態とは異なり、電極部８０の放電部８０ａから放出された電子は、電極部９０に衝突することがないので、放出された電子を確実にｎ＋型不純物領域２ｂに衝突させることができる。また、電極部９０の放電部９０ａから放出された電子も、電極部８０に衝突することがないので、放出された電子を確実にｎ＋型非晶質シリコン層１９ａに衝突させることができる。その結果、放出された電子の衝突により、より有効に電子の増倍（増加）を行うことができる。なお、空間部６０および７０にそれぞれつながる孔部２１ａおよび２１ｂが形成されているとともに、孔部２１ａおよび２１ｂをそれぞれ埋め込むように、ＳｉＯ２膜２２ａおよび２２ｂが形成されている。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態による撮像装置の１画素分の構造を説明するための断面図である。
【図２】図１に示した第１実施形態による撮像装置の１画素分の平面図である。
【図３】第１実施形態による撮像装置の製造方法を説明するための断面図である。
【図４】第１実施形態による撮像装置の製造方法を説明するための断面図である。
【図５】第１実施形態による撮像装置の製造方法を説明するための断面図である。
【図６】第１実施形態による撮像装置の製造方法を説明するための断面図である。
【図７】第１実施形態による撮像装置の製造方法を説明するための断面図である。
【図８】第１実施形態による撮像装置の製造方法を説明するための断面図である。
【図９】第１実施形態による撮像装置の製造方法を説明するための断面図である。
【図１０】第１実施形態による撮像装置の製造方法を説明するための断面図である。
【図１１】第１実施形態による撮像装置の製造方法を説明するための断面図である。
【図１２】第１実施形態による撮像装置の製造方法を説明するための断面図である。
【図１３】第１実施形態による撮像装置の製造方法を説明するための断面図である。
【図１４】本発明の第２実施形態による撮像装置の１画素分の構造を説明するための断面図である。
【図１５】本発明の第２実施形態の変形例による撮像装置の構造を説明するための断面図である。
【符号の説明】
【００５５】
１                                      ｐ型シリコン基板（半導体基板）
２ａ、７ａ                              チャネル領域
２ｂ、２ｃ、７ｂ、７ｃ                  ｎ＋型不純物領域
３、８                                  ゲート絶縁膜
４、９                                  ゲート電極
５                                      読出トランジスタ（第１トランジスタ）
６                                      ｐ型ウェル領域
１０                                    リセットトランジスタ（第２トランジスタ）
１１、１６、１７                        層間絶縁膜
１１ａ、１１ｂ、１６ａ、１７ａ、３０ａ  コンタクトホール
１３、１５                              配線層
１２、１４、１８                        プラグ
１７ｂ                                  窪み部
１９                                    光電変換層
１９ａ                                  ｎ＋型非晶質シリコン層
２０、８０                              電極部
４０、９０                              電極部
２０ａ、４０ａ、８０ａ、９０ａ          放電部
２２、２２ａ、２２ｂ                    ＳｉＯ２膜
２３                                    透明電極
３０、６０、７０                        空間部
５０                                    切り替えスイッチ
【図１】
2007180092.tif 000003
【図２】
2007180092.tif 000004
【図３】
2007180092.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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