(57)【要約】【課題】不揮発性半導体記憶装置内のハードウェア制御ロジックを簡単化したメモリシステムを提供する。【解決手段】メモリシステムは、不揮発性半導体記憶装置と、この不揮発性半導体記憶装置の動作を制御するメモリコントローラとを有し、不揮発性半導体記憶装置の制御ロジックのうちシーケンサがメモリコントローラに展開されたソフトウェアにより構成されている。【選択図】図５
2007179669.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置と、
この不揮発性半導体記憶装置の動作を制御するメモリコントローラとを有し、
前記不揮発性半導体記憶装置の制御ロジックのうちシーケンサが前記メモリコントローラに展開されたソフトウェアにより構成されている
ことを特徴とするメモリシステム。
【請求項２】
前記不揮発性半導体記憶装置のセルアレイは、前記シーケンサを構成するための制御ロジックデータを記憶するＲＯＭ領域を有し、その制御ロジックデータは、前記不揮発性半導体記憶装置自身がもつ内部制御回路により電源オン時に自動的に読み出されて、前記メモリコントローラに転送される
ことを特徴とする請求項１記載のメモリシステム。
【請求項３】
前記不揮発性半導体記憶装置のセルアレイは、それぞれ直列接続された複数のメモリセルを有する複数のＮＡＮＤセルユニットを配列して構成されている
ことを特徴とする請求項２記載のメモリシステム。
【請求項４】
前記不揮発性半導体記憶装置の前記メモリコントローラにより動作制御される通常データ記憶領域は多値データを記憶し、
前記ＲＯＭ領域が記憶する制御ロジックデータは２値データである
ことを特徴とする請求項２記載のメモリシステム。
【請求項５】
前記シーケンサに付属するパラメータデータは、２値データとして前記不揮発性半導体記憶装置のＲＯＭ領域に記憶され、前記シーケンサを構成するための制御ロジックデータと共に、前記不揮発性半導体記憶装置自身がもつ内部制御回路により電源オン時に自動的に読み出されて、前記メモリコントローラに転送される
ことを特徴とする請求項４記載のメモリシステム。
【請求項６】
前記不揮発性半導体記憶装置は、
多値データ記憶を行う通常データ記憶領域及び、前記シーケンサを構成するための多値制御ロジックデータを２値データにより記憶するＲＯＭ領域を有するＮＡＮＤ型セルアレイと、
前記セルアレイのＲＯＭ領域の読み出し制御を行う内部制御回路と、
電源オンを検出して自動的に前記内部制御回路による前記ＲＯＭ領域のデータ読み出し及び出力を行わせるパワーオンリセット回路とを有する
ことを特徴とする請求項１記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置とこれを制御するメモリコントローラとを備えたメモリシステムに関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）の一つにＮＡＮＤ型記憶装置がある。ＮＡＮＤ型不揮発性半導体記憶装置は、ＮＯＲ型に比べて単位セル面積が小さく、従って大容量化が容易であるという特長をもつ。また、１ページ分のデータを保持できるページバッファを備えて、セルアレイとページバッファとの間ではページ単位でのデータ読み出し及び書き込みを可能とし、ページバッファとチップ外部との間では、１バイト単位（或いは２バイト単位）のシリアル転送を行うことで、実質的に高速のデータ読み出しや書き込みを実現している。
【０００３】
ＮＡＮＤ型不揮発性半導体記憶装置の更なる記憶容量の増大のためには、多値技術が用いられる。
【０００４】
従来よりＮＡＮＤ型不揮発性半導体記憶装置では、読み出し、書き込み及び消去をチップ内部で制御するために、ハードウェアによる制御ロジックを内部コントローラとして備えている。しかし、記憶容量の増大や特にデータの多値化に伴って、内部コントローラの制御ロジックは極めて複雑になっている。しかもオプションが多くなり、メモリチップ作成後のチューニングで最適解を見つけることも難しい状況になっている。
【０００５】
特許文献１には、ＮＡＮＤ型不揮発性半導体記憶装置の多値技術が開示されている。
【０００６】
特許文献２には、ＮＡＮＤ型不揮発性半導体記憶装置を、メモリコントローラのＲＯＭに格納されたファームウエアにより制御する技術が開示されている。
【特許文献１】特開２０００−１９５２８０号公報
【特許文献２】特開平０７−３０２１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、不揮発性半導体記憶装置内のハードウェア制御ロジックを簡単化したメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の一態様によるメモリシステムは、
不揮発性半導体記憶装置と、
この不揮発性半導体記憶装置の動作を制御するメモリコントローラとを有し、
前記不揮発性半導体記憶装置の制御ロジックのうちシーケンサが前記メモリコントローラに展開されたソフトウェアにより構成されていることを特徴とする。
【発明の効果】
【０００９】
この発明によると、不揮発性半導体記憶装置内のハードウェア制御ロジックを簡単化したメモリシステムを提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１１】
図１は、実施の形態によるメモリシステムであって、ＮＡＮＤ型不揮発性半導体記憶装置１とこれを制御するメモリコントローラ２とを有する。具体的に例えばこのシステムは、不揮発性半導体記憶装置１とコントローラ２とを搭載したメモリカードとして構成される。
【００１２】
不揮発性半導体記憶装置１は、セルアレイ１１と、そのワード線を選択駆動するロウデコーダ１２及びビット線データをセンスするセンスアンプ回路１３とにより、メモリコア１０が構成されている。このメモリコア１０を駆動するのが、コアドライブ回路１４であり、そのコアドライブに必要な種々の高電圧や中間電圧を発生するために電圧発生回路１５が用意されている。
【００１３】
コアドライブ回路１４及び電圧発生回路１５のタイミング制御や電圧制御のために、内部制御回路１６が設けられている。また電源投入を検出して、初期化動作を行うためにパワーオンリセット回路１７が設けられている。バッファ１８は、不揮発性半導体記憶装置１とメモリコントローラ２との間で読み出し及び書き込みデータの授受、コマンドやアドレスデータの転送を行うために設けられている。
【００１４】
メモリコントローラ２は、ＣＰＵ２１と、制御プログラムを格納したＲＯＭ２２及び、ソフトウェアを展開してＣＰＵ２１の作業領域を構成するＲＡＭ２３を有する。また、不揮発性半導体記憶装置１とのデータ授受及びホストデバイス（図示せず）とのデータ授受のためのインタフェース２４，２５が設けられている。
【００１５】
図２及び図３は、メモリセルアレイ１１の具体的な構成を示している。メモリセルアレイ１１は、電気的書き換え可能な複数の（図の例では３２個の）不揮発性メモリセルＭ０−Ｍ３１が直列接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成されたＮＡＮＤ型である。
【００１６】
ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬａｘ，ＢＬｂｘ（例えば、ｘ＝０〜４２２５）に、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。
【００１７】
各ＮＡＮＤセルユニット内の対応するメモリセルの制御ゲートはワード線ＷＬ０−ＷＬ３１に共通接続され、選択ゲートトランジスタのゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続されている。
【００１８】
ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックＢＬＫｊを構成し、図２に示すようにセルアレイ１１にはビット線の方向に複数ブロックが配置される。
【００１９】
偶数番ビット線ＢＬａｘと奇数番ビット線ＢＬｂｘとはセンスアンプ回路３の各センスユニットＰＢｘを共有する。即ち偶数番ビット線ＢＬａｘと奇数番ビット線ＢＬｂｘとは、選択信号ＳＥＬａ，ＳＥＬｂにより制御される選択トランジスタＱａｘ，Ｑｂｘにより、選択的にセンスユニットＰＢｘに接続される。
【００２０】
これにより、全偶数番ビット線ＢＬａｘと１ワード線に選択されるメモリセルの集合を第１セクタ、全奇数番ビット線ＢＬｂｘと１ワード線に選択されるメモリセルの集合を第２セクタとして、これらがそれぞれ同時にセルアレイの読み出し及びセルアレイへの書き込みがなされる単位を構成する。
【００２１】
図４は、一つのセンスユニットＰＢｘの構成例を示している。センスユニットＰＢｘは、ここでは４値データ記憶を想定しており、３つのデータ記憶部ＤＳ１−ＤＳ３を有する。例えばデータ記憶部ＤＳ１は、読み出しデータ及び書き込みデータを保持するメインのデータラッチである。
【００２２】
データ記憶部ＤＳ２は、外部とのデータ授受を行うキャッシュとして用いられるデータラッチである。データ記憶部ＤＳ２は、４値データの上位ページ書き込みに際して、既にセルアレイに書かれている下位ページデータを参照して書き込みベリファイを行うために、読み出した下位ページデータを保持する、という用途にも用いられる。
【００２３】
データ記憶部ＤＳ３は、データ記憶部ＤＳ１にロードした書き込みデータを一時保持して、次の書き込みサイクルの書き込みデータを設定するために利用される。即ち、データ書き込みは基本的に、メモリセルのしきい値を上昇させる操作を“０”書き込み、しきい値をそのまま維持する操作を“１”書き込み（書き込み止）として１セクタ同時に行う。そして、セル毎の書き込みベリファイで“０”書き込みが確認されたら、以後“１”書き込み（書き込み禁止）にする、という制御を行う。この様な書き込みデータ制御のために、データ記憶部ＤＳ３が用いられる。
【００２４】
これらのデータ記憶部ＤＳ１，ＤＳ２，ＤＳ３はそれぞれ転送ゲートトランジスタＱ３，Ｑ４，Ｑ５を介してセンスノードＮｓｅｎに接続される。センスノードＮｓｅｎは、クランプ用トランジスタＱ１を介して選択ビット線に接続される。センスノードＮｓｅｎには、ビット線及びセンスノードをプリチャージするためのプリチャージ用トランジスタＱ２が接続されている。
【００２５】
データ書き込み時は、前述した書き込みベリファイにより、１ページ分のセンスユニットのデータ記憶部ＤＳ１がオール“１”状態になると、１ページの書き込みが完了したことを示す。これを検出するのがベリファイ判定回路ＶＣＫである。ベリファイ判定回路ＶＣＫは、１ページ分のセンスユニットに共通の判定信号線ＣＯＭに接続される。制御回路１６或いはメモリコントローラ２は、この判定信号線ＣＯＭを監視することにより、書き込み完了の判定を行うことができる。
【００２６】
この実施の形態では、不揮発性半導体記憶装置１の動作制御を行うための主要なロジック機能、即ち制御シーケンスを実現するシーケンサを、内部制御回路１６内にハードウェアとして形成することなく、メモリコントローラ２内にソフトウェアにより保持するようにしたことを特長としている。具体的に上記シーケンサを実現するソフトウェアデータは、メモリコントローラ２内のＲＯＭ２２内に記憶されており、これを読み出してＲＡＭ２３に展開して使用する。或いはより好ましくは、そのソフトウェアデータを不揮発性半導体記憶装置１のセルアレイ内に記憶しておき、電源オン時にこれを自動的に読み出してメモリコントローラ１に転送し、ＲＡＭ２３に展開する。
【００２７】
以下、後者の場合について具体的に説明する。
【００２８】
図５は、不揮発性半導体記憶装置１の内部制御回路１６の構成を示している。制御回路１６は、電圧発生回路１５を制御する電圧制御回路５１、コアドライブ回路１４を制御するタイミング制御回路５２、これらを制御してセルアレイ１１に２値データとして記憶された４値制御ロジックデータ（シーケンサ機能データ）を読み出すための２値制御ロジック５３を有する。
【００２９】
即ち、セルアレイ１１は、図６に示すように、通常の４値データの読み書き領域である通常データ記憶領域１１ａと、その通常データ記憶領域１１ａの４値データの読み／書き／消去のシーケンサを構成する４値制御ロジックデータを２値データとして記憶するＲＯＭ領域１１ｂとを有する。
【００３０】
制御回路１６内の２値制御ロジック５３は、電源投入時にパワーオンリセット回路１７により制御されて自動的にセルアレイ１１のＲＯＭ領域１１ｂの４値制御ロジックデータを読み出して、これをメモリコントローラ２に転送する動作を行う。
【００３１】
従って図５に示すように、４値制御ロジック５４は、内部制御回路１６内ではなく、メモリコントローラ２にソフトウェアとして保持され、これに従ってセルアレイ１１の４値データ書き込み等のシーケンス制御が行われる。
【００３２】
図７は、上述したパワーオンリセット動作を示している。パワーオンリセット回路１７は、電源オンを検出すると、不揮発性半導体記憶装置１を読み出し可能状態に設定する（ステップＳ１）。具体的に例えば、不揮発性半導体記憶装置１は、レディ状態信号を出力する。
【００３３】
これを受けて、メモリコントローラ２を介して与えられる読み出しコマンドを不揮発性半導体記憶装置１が受け取ると（ステップＳ２）、内部制御回路１６はＲＯＭ領域１１ｂの制御ロジックデータを自動的に読み出し、これをメモリコントローラ２に転送する（ステップＳ４）。メモリコントローラ２に転送された４値制御データロジックは、ＲＡＭ２３に展開され、以後不揮発性半導体記憶装置の４値データの読み書きに適用される。
【００３４】
通常データ記憶領域１１ａの４値データは例えば、図８に示すようなしきい値分布のデータ状態“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”により記憶される。４値データを上ページデータｘ、下位ページデータｙにより、（ｘ，ｙ）として表すものとして、例えば４つのデータ状態“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”には、Ａ＝（１１），Ｂ＝（１０），Ｃ＝（００），Ｄ＝（０１）のようにビット割付がなされる。
【００３５】
データ状態“Ａ”は例えばブロック単位の一括消去により得られる負のしきい値の消去状態である。データ状態“Ａ”のセルを選択的にしきい値上昇させて、データ状態“Ｂ”を得るのが、下位ページ書き込みである。データ状態“Ａ”，“Ｂ”のセルにそれぞれ選択的にデータ状態“Ｄ”，“Ｃ”を書くのが、上位ページ書き込みである。
【００３６】
各データ状態“Ｂ”，“Ｃ”及び“Ｄ”のしきい値下限値Ｐ１，Ｐ２及びＰ３を規定するのは、書き込みベリファイ時の選択ワード線に与える読み出し電圧であるベリファイ電圧である。通常読み出し時に選択ワード線に与える読み出し電圧Ｒ１，Ｒ２，Ｒ３は、各データしきい値分布の間に設定される。
【００３７】
図９及び図１０は、このような４値データの下位ページ及び上位ページ書き込みシーケンスを示している。
【００３８】
下位ページ書き込みシーケンスは、ホストデバイスが書き込みコマンドを発行することにより開始される。書き込みコマンドに続いて、メモリコントローラ２を介して不揮発性半導体記憶装置１にアドレスが入力され（ステップＳ１１）、書き込みデータ（下位ページデータ）がロードされると（ステップＳ１２）、書き込み（書き込み電圧印加）（ステップＳ１３）と書き込みベリファイ読み出し（ステップＳ１４）とが行われる。
【００３９】
書き込み電圧Ｖｐｇｍ（ｌ）は、初期値がＶｐｇｍ０（ｌ）であり、書き込みサイクル毎にΔＶｐｇｍ（ｌ）ずつステップアップされる。書き込みベリファイ読み出しは、下位ページ書き込みの場合、図８に示すように、ベリファイ電圧Ｐ２が用いられる。
【００４０】
書き込みベリファイ後、センスアンプのデータ記憶部ＤＳ１がオール“１”になったか否かの判定、即ち書き込み完了判定が行われる（ステップＳ１５）。判定結果が“ＹＥＳ”であれば、書き込みが正常に行われたものとして、シーケンスは終了する。“ＮＯ”であれば、書き込み回数が規定値Ｎｍａｘ（ｌ）に達していないことを判定し（ステップＳ１６）、書き込み電圧Ｖｐｇｍ（ｌ）をΔＶｐｇｍ（ｌ）だけ上げて（ステップＳ１７）、再度書き込みを行う（ステップＳ１３）。書き込み回数が規定値Ｎｍａｘ（ｌ）に達した場合には、書き込みフェイルとしてシーケンスを終了する。
【００４１】
上位ページ書き込みシーケンスは同様に、ホストデバイスが書き込みコマンドを発行することにより開始される。書き込みコマンドに続いて、不揮発性半導体記憶装置１にアドレスが入力され（ステップＳ２１）、書き込みデータ（上位ページデータ）がロードされ（ステップＳ２２）、更に既に書かれている下位ページデータが読み出されて（ステップＳ２３）、書き込み（書き込み電圧印加）（ステップＳ２４）と書き込みベリファイ読み出し（ステップＳ２５，Ｓ２６）とが行われる。
【００４２】
書き込み電圧Ｖｐｇｍ（ｕ）は、初期値がＶｐｇｍ０（ｕ）であり、書き込みサイクル毎にΔＶｐｇｍ（ｕ）ずつステップアップされる。書き込みベリファイ読み出しは、第１ステップＳ２５ではデータ状態“Ｃ”の書き込みを確認するためにベリファイ電圧Ｐ２を用い、第２ステップＳ２６ではデータ状態“Ｄ”の書き込みを確認するためにベリファイ電圧Ｐ３を用いる。
【００４３】
但し、第１ベリファイステップＳ２５では、ベリファイ電圧Ｐ２を用いるので、データ状態“Ｄ”の書き込みビットをベリファイ対象から外す必要がある。そのために、詳細説明は省くが、センスアンプ内では、セルアレイから読み出されてデータ記憶部ＤＳ２に保持された下位ページデータを参照して、データ状態“Ｄ”の書き込みをベリファイ対象から外すためのデータ処理が行われる。
【００４４】
２ステップの書き込みベリファイ後、センスアンプのデータ記憶部ＤＳ１がオール“１”になったか否かの判定、即ち書き込み完了判定が行われる（ステップＳ２７）。判定結果が“ＹＥＳ”であれば、書き込みシーケンスは終了する。“ＮＯ”であれば、書き込み回数が規定値Ｎｍａｘ（ｕ）に達していないことを判定し（ステップＳ２８）、書き込み電圧Ｖｐｇｍ（ｕ）をΔＶｐｇｍ（ｕ）だけ上げて（ステップＳ２９）、再度書き込みを行う（ステップＳ２４）。書き込み回数が規定値Ｎｍａｘ（ｕ）に達した場合には、書き込みフェイルとしてシーケンスを終了する。
【００４５】
この実施の形態では、以上の図９及び図１０で説明した書き込み制御フローを実現するシーケンサを、不揮発性半導体記憶装置１自身のハードウェアとしてではなく、メモリコントローラ２がソフトウェアデータとして保持している。具体的にこのソフトウェアデータは、不揮発性半導体記憶装置１のＲＯＭ領域に書かれていて、これがパワーオンリセット動作として読み出されてメモリコントローラ２に展開される。
【００４６】
また書き込みシーケンス制御機能には、図９及び図１０に示した基本的書き込み制御フローだけではなく、その各ステップで用いられる各種パラメータデータ（電圧やタイミングの調整データ）を含む。その様なパラメータデータとして、例えば書き込み電圧Ｖｐｇｍ（ｌ），Ｖｐｇｍ（ｕ）の電圧値，パルス幅や印加タイミング、書き込みステップアップ電圧ΔＶｐｇｍ（ｌ），ΔＶｐｇｍ（ｕ）、ベリファイ電圧Ｐ１−Ｐ３、書き込み回数Ｎｍａｘ（ｌ），Ｎｍａｘ（ｕ）等が挙げられる。即ちこれらのパラメータデータも不揮発性半導体記憶装置１のＲＯＭ領域１１ｂに書かれていて、パワーオンリセット動作により読み出されて、メモリコントローラ２に展開保持される。
【００４７】
更に詳細説明は省くが、４値データ記憶領域についての書き込み制御ロジックだけでなく、消去や読み出しの制御ロジックも同様にソフトウェアとしてメモリコントローラ２が保持することができる。
【００４８】
この実施の形態によると、不揮発性半導体記憶装置自体のハードウェア制御ロジックが簡単になる。このことは、微細化技術や多値技術により不揮発性半導体記憶装置が大容量化したときに、重要な意味を持つ。特に、多値化により不揮発性半導体記憶装置の制御ロジックが複雑になると、その制御ロジックの最適解を不揮発性半導体記憶装置の設計段階で把握することが困難になる。
【００４９】
従って、実際に不揮発性半導体記憶装置チップが完成し、動作させたときに初めて、制御ロジックが最適状態ではないことが分かるという事態が発生する。言い換えれば、制御ロジックをＰＬＡ等のハードウェアでメモリチップ内に作る従来の方式では、新世代の不揮発性半導体記憶装置を作った場合に、信頼性や歩留まりが低くなり、高い信頼性と歩留まりを確保するためには、設計変更や製造のやり直しが避けられない。
【００５０】
これに対してこの実施の形態のように、不揮発性半導体記憶装置の制御ロジックの主要部をソフトウエアとしてメモリコントローラに保持させる方式とすれば、その制御ロジックに不備があっても、ソフトウェア変更のみで済み、不揮発性半導体記憶装置の再設計や再製造という無駄がなくなる。
【図面の簡単な説明】
【００５１】
【図１】この発明の実施の形態によるメモリシステムを示す図である。
【図２】その不揮発性半導体記憶装置のセルアレイ構成を示す図である。
【図３】同セルアレイの具体的構成を示す図である。
【図４】同不揮発性半導体記憶装置のセンスユニット構成を示す図である。
【図５】同不揮発性半導体記憶装置の内部制御回路の構成を示す図である。
【図６】同不揮発性半導体記憶装置のセルアレイのデータ領域を示す図である。
【図７】同不揮発性半導体記憶装置のパワーオンリセット動作を示す図である。
【図８】同不揮発性半導体記憶装置の４値データのしきい値分布とビット割り付け例を示す図である。
【図９】同不揮発性半導体記憶装置の下位ページ書き込みシーケンスを示す図である。
【図１０】同不揮発性半導体記憶装置の上位ページ書き込みシーケンスを示す図である。
【符号の説明】
【００５２】
１…不揮発性半導体記憶装置、２…メモリコントローラ、１０…メモリコア、１１…セルアレイ、１１ａ…通常データ記憶領域（４値）、１１ｂ…ＲＯＭ領域（２値）、１２…ロウデコーダ、１３…センスアンプ回路、１４…コアドライブ回路、１５…電圧発生回路、１６…内部制御回路、１７…パワーオンリセット回路、２１…ＣＰＵ、２２…ＲＯＭ、２３…ＲＡＭ、２４，２５…インタフェース、５１…電圧制御回路、５２…タイミング制御回路、５３…２値制御ロジック、５４…４値制御ロジック。
【図１】
2007179669.tif 000003
【図２】
2007179669.tif 000004
【図３】
2007179669.tif 000005
【図４】
2007179669.tif 000006
【図５】
2007179669.tif 000007
【図６】
2007179669.tif 000008
【図７】
2007179669.tif 000009
【図８】
2007179669.tif 000010
【図９】
2007179669.tif 000011
【図１０】
2007179669.tif 000012