(57)【要約】【課題】静電気保護用半導体装置のESD 耐量を向上させること。【解決手段】素子領域は底面に形成された埋め込み絶縁膜１２、側面に形成されたレンチ絶縁膜１３で絶縁分離されている。素子領域は、埋め込みｎ+ 型領域１４、ｎ型半導体基板１１の表面部には、コレクタｎ+ 型領域１６、コレクタｎ+ 型領域１６と埋め込みｎ+ 型領域１４とを接続するコレクタシンクｎ+ 型領域１５、コレクタｎ+ 型領域１６から離れて、ｎ型半導体基板１１の表面部に、エミッタｎ+ 型領域１８、ベースｐ+ 型領域１９が、間隙を隔てて形成され、エミッタｎ+ 型領域１８、ベースｐ+ 型領域１９を内包し、それらの領域から埋め込みｎ+ 型領域１４に接続するベースシンクｐ型領域３０が形成されている。この構造によりホットスポットの発生が防止されて、静電気耐量が向上する。【選択図】図１
2007194509.tif 000002
【特許請求の範囲】
【請求項１】
底面絶縁膜と側面絶縁膜とにより、底面及び周囲が区画されて、他の素子に対して電気的に絶縁分離され、他の素子の静電破壊を防止するための静電気保護用半導体装置において、
前記底面絶縁膜上に形成され、第１伝導型の高キャリア濃度埋め込み領域と、
前記高キャリア濃度埋め込み領域の上に形成され、該高キャリア濃度埋め込み領域よりも低キャリア濃度の第１伝導型の主半導体領域と、
前記主半導体領域の表面部に形成されたコレクタ電極形成領域から、前記コレクタ電極形成領域を包含して前記主半導体領域の表面部より、先端部が前記高キャリア濃度埋め込み領域に重畳するように縦方向に形成された第１伝導型で高キャリア濃度のコレクタシンク領域と、
前記コレクタ電極形成領域から離れて前記主半導体領域の表面部に形成されたエミッタ電極形成領域と、
前記エミッタ電極形成領域とを内包し、先端が前記高キャリア濃度埋め込み領域に重畳するように縦方向に形成された第２伝導型のベースシンク領域と
を有することを特徴とする静電気保護用半導体装置。
【請求項２】
前記コレクタシンク領域と、前記高キャリア濃度埋め込み領域拡との重なり幅は、３μｍ以上であることを特徴とする請求項１に記載の静電気保護用半導体装置。
【請求項３】
前記コレクタシンク領域と、前記高キャリア濃度埋め込み領域拡との重なり幅は、３μｍ以上、６μｍ以下であることを特徴とする請求項１又は請求項２に記載の静電気保護用半導体装置。
【請求項４】
前記ベースシンク領域と前記高キャリア濃度埋め込み領域との重なり幅は、２．５μｍ以上であることを特徴とする請求項１乃至請求項３の何れか１項に記載の静電気保護用半導体装置。
【請求項５】
前記ベースシンク領域と前記高キャリア濃度埋め込み領域との重なり幅は、２．５μｍ以上、６μｍ以下であることを特徴とする請求項１乃至請求項４の何れか１項に記載の静電気保護用半導体装置。
【請求項６】
前記コレクタシンク領域と前記高キャリア濃度埋め込み領域との接合部での不純物濃度は、５×１０16/cm 3 〜１×１０20/cm 3 であることを特徴とする請求項１乃至請求項５の何れか１項に記載の静電気保護用半導体装置。
【請求項７】
前記ベースシンク領域と前記高キャリア濃度埋め込み領域との接合部での不純物濃度は、１×１０16/cm 3 〜１×１０20/cm 3 であることを特徴とする請求項１乃至請求項６の何れか１項に記載の静電気保護用半導体装置。
【請求項８】
前記主半導体領域はシリコンオンインシュレータによる半導体基板であり、不純物濃度は１×１０16/cm 3 以下であることを特徴とする請求項１乃至請求項７の何れか１項に記載の静電気保護用半導体装置。
【請求項９】
前記コレクタ電極形成領域から離れて前記主半導体領域の表面部にベース電極形成領域が形成され、前記ベースシンク領域は、前記ベース電極形成領域及び前記エミッタ電極形成領域とを内包して形成され、前記コレクタ電極形成領域に接続されるコレクタ電極は、静電気サージの加わる静電気から保護すべき前記他の素子の入力端子に接続され、前記エミッタ電極形成領域に接続されるエミッタ電極は接地端子であり、前記ベース電極形成領域に接続されるベース電極は抵抗を介して接地、又は、直接、接地されていることを特徴する請求項１乃至請求項８の何れか１項に記載の静電気保護用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、他のトランジスタ回路や集積回路の入力端子に接続され、それらを静電気から保護するための静電気保護用半導体装置に関する。
【背景技術】
【０００２】
自動車用途の複合ICでは、サージ・ノイズの印加される厳しい車載環境での正常動作が要求される。このため、自動車用複合ICは回路間が完全に誘電体分離されるSOI 基板により製造される傾向が高まっている。また、自動車用複合ICではESD(Electrostatic-Discharge ）に対する耐量( サージ耐量）の要求も厳しく、通常、10KV〜15KVの高いESD 耐量保障を必要とする。
【０００３】
複合ICは、バイポーラ、横型MOS やCMOSなどで構成されている。ESD 用保護素子は複合ICを構成するデバイスを基に設計され、それらには、具体的には、ダイオードやｎｐｎトランジスタ素子が用いられている。図９は、ダイオードとｎｐｎトランジスタでのESD 動作時（静電気保護動作時）の電圧−電流特性を説明したもので、ｎｐｎトランジスタ素子ではスナップバック特性となるため、ESD 時におけるクランプ電圧は低くできる。このため、図１０に示すようなｎｐｎトランジスタ素子を用いたESD 保護回路は、ESD 保護動作時において、保護すべき内部回路を構成するCMOS素子などのゲート破壊を起こす危険を防止でき、ESD 保護素子として適している。
【０００４】
これらのESD 保護素子としては、特許文献１に記載の縦型のｎｐｎトランジスタ素子、特許文献２に記載の横型のｎｐｎトランジスタ素子が知られている。
【０００５】
図８は、従来技術による、SOI 基板に形成された代表的な縦型ｎｐｎトランジスタによる静電気保護用半導体装置の構造を示している。素子領域は底面を埋め込み絶縁膜５２、側面をトレンチ絶縁膜５３で区画されて、静電気から保護すべき他の素子と絶縁分離されている。素子領域は、主として、ｎ型半導体基板５１に形成されている。ｎ型半導体基板５１の埋め込み絶縁膜５２側には高電子濃度の埋め込みｎ+ 型領域５４が形成されている。その埋め込みｎ+ 型領域５４は、高電子濃度のコレクタシンクｎ+ 型領域５５を介して、ｎ型半導体基板５１の表面部に形成された高電子濃度のコレタク電極形成領域であるコレクタｎ+ 型領域５６と低抵抗で接続されている。そのコレクタｎ+ 型領域５６から離れて、ｎ型半導体基板５１の表面部にベースｐ型領域５７が形成され、ベースｐ型領域５７に内包されて、高電子濃度のエミッタｎ+ 型領域５８および高正孔濃度のベースｐ+ 型領域５９が、それぞれが間隙を隔てて形成されている。
【０００６】
これらの構成を有するｎｐｎ保護素子領域は、トレンチ形状のトレンチ絶縁膜５３およびポリシリコン膜６０による誘電体分離により、他の素子とは完全に分離される。図８において、コレクタ電極６１はESD サージの加わる入力端子に接続され、エミッタ電極６２は接地端子に接続され、ベース電極６３は数十ｋΩのポリシリコン抵抗Rb（図１０）を介して接地されている。
【０００７】
コレクタ電極６１にESD サージが印加された時の上記のｎｐｎ保護素子の動作は次のようになる。コレクタ電極６１にESD サージが印加されると、ベースｐ型領域５７とｎ型半導体基板５１とのｐｎ接合での電界が高まり、コレクタｎ+ 型領域５６の側で、基板表面に近いベースｐ型領域５７のｐｎ接合部近傍でブレークダウンが発生し、アバランシェイオンが発生する。アバランシェにより発生された正孔は、ベース電極６３を介して接地端子に流れる。この結果、ベース電位が上昇して、縦型ｎｐｎ素子はオン動作状態となり、コレクタ電極６１、コレクタｎ+ 型領域５６、コレクタシンクｎ+ 型領域５５、埋め込みｎ+ 型領域５４、ｎ型半導体基板５１、ベースｐ型領域５７、エミッタｎ+ 型領域５８、そしてエミッタ電極６２へとサージ電流が流れる。これにより、サージ電流は、接地端子に流れて、保護すべき他の素子である内部回路素子はESD サージより保護される。
【０００８】
【特許文献１】特開２０００−２３６０７０
【特許文献２】特開２００１−１２７２８７
【非特許文献１】“Harnessing the base-pushout effect for ESD protection in bipolar and BiCMOS technology” Microelectronics Reliability 43 (2003) 1001-1010
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図８に示すSOI 基板のｎｐｎ構造ESD 保護用半導体装置において、回路パターンの設計上許容される保護素子の占有面積におさまるある特定の幅の保護素子を作成して、そのESD 耐量を評価したところ、目標とする10KV以上のESD 耐量を満足する性能を得ることは出来なかった。
【００１０】
そこで、このESD 耐量の低い原因をシミュレーションにより解析した。コレクタ電極６１からESD サージ電流が図８のｎｐｎ構造ESD 保護装置に印加されると、サージ電流経路に局部発熱箇所（ホットスポット）が発生し、ホットスポットの温度はサージ印加後100nsec 程度で最も高い温度となる。ESD 保護装置は、破壊に至るより低いESD 条件では、エミッタｎ+ 型領域５８の下方のｎ型半導体基板５１と埋め込みｎ+ 型領域５４の界面でのホットスポット-aに加えて、コレクタシンクｎ+ 型領域５５と埋め込みｎ+ 型領域５４の界面近傍でもホットスポット-bが発生することが明らかになった（図８参照）。また、発熱温度に関しては、ホットスポット-bの温度＞ホットスポット-aの温度であった。
【００１１】
大きなコレクタ電流状態では、非特許文献１で記載されているように一般に知られるベースプッシュアウト現象、すなわち、カーク効果によって、電界集中が、ｎ型半導体基板５１と埋め込みｎ+ 型領域５４の界面に移ることが原因で、ホットスポット-aが発生することが分かった。しかしながら、ホットスポット-bの発生の発熱温度は高く、ホットスポット-bが発生することのメカニズムを明確にすることはｎｐｎ構造保護装置のESD 耐量改善に重要である。
【００１２】
さらに、破壊に至るESD 条件においては、ｎｐｎ構造保護装置の表面で寄生的に存在している、コレクタｎ+ 型領域５６、ｎ型半導体基板５１の表面部、ベースｐ型領域５７、エミッタｎ+ 型領域５８から成る横型ｎｐｎ構造素子（図８参照）が動作してしまい、ｎ型半導体基板５１の表面部で大きなサージ電流が流れて、コレクタのLOCOS 絶縁膜６４の下部近傍でホットスポット-cを生じ、ホットスポット-cでの発熱温度はSi融点（1680K ）以上となって素子破壊を起こしていることが明らかとなった。
【００１３】
以上より、従来構造のｎｐｎ構造保護用素子でのESD サージ印加時の、ホットスポット-bおよびホットスポット-cの発生がESD 耐量の低い要因になっていると考えられる。解析の結果、ホットスポット-bの発生メカニズムは以下のようであると解明できた。即ち、コレクタ電極６１からのESD サージ電流は、コレクタシンクｎ+ 型領域５５から埋め込みｎ+ 型領域５４に流れるが、コレクタシンクｎ+ 型領域５５と埋め込みｎ+ 型領域５４との重なりが不十分で両者の接合部（界面部）の不純物濃度がそれほど高くない場合では、サージ電流（電子電流）により、ｎ型領域中の正に帯電したドナーイオンは覆い隠されてしまい、これらの領域の界面部のｎ型領域は空乏化され、この界面部で電界集中を生ずるようになり、ホットスポット-bの発生を引き起こしているのである。そして、さらに大きなサージ電流印加の状態では、上記の界面部での電界集中現象は顕著となり、サージ電流印加による素子内部電界はコレクタシンクｎ+ 型領域５５のみで負担するようになって、この結果、表面に寄生的に存在している横型ｎｐｎ構造素子が動作してしまいホットスポット-cの発生に至り、素子破壊をおこしていることが解明された。
【００１４】
即ち、ホットスポット-bおよびホットスポット-cの発生はコレクタシンクｎ+ 型領域５５と埋め込みｎ+ 型領域５４との重なりが不十分であるという一つのことに起因している。図１１にシミュレーションの結果を示す。サージ電流の増加に伴って、電界集中を生ずる位置が変化しており、ホットスポット-a、ホットスポット-b、ホットスポット-cを、順次、発生していることが理解される。
【００１５】
以上のように、従来のESD 保護用半導体装置は、内部回路を構成するデバイス構造をそのまま流用し、素子サイズを大きくするような設計しか行われておらず、ESD 時の大電流サージ電流時の動作を考慮した構造設計が行われておらず、高ESD 耐量のｎｐｎ構造保護用装置を得られていなかった。
【００１６】
本発明は、上記の課題を解決するために成されたものであり、静電気保護用半導体装置の高ESD 耐量を向上させることである。
また、他の発明の目的は、従来技術によるSOI 基板を用いたｎｐｎ構造静電気保護用半導体装置でのESD サージに対する構造上の弱点を改良し、ESD 耐量に優れたｎｐｎ構造静電気保護用半導体装置を提供するものである。
【課題を解決するための手段】
【００１７】
上記課題を解決するための第１の発明は、底面絶縁膜と側面絶縁膜とにより、底面及び周囲が区画されて、他の素子に対して電気的に絶縁分離され、他の素子の静電破壊を防止するための静電気保護用半導体装置において、底面絶縁膜上に形成され、第１伝導型の高キャリア濃度埋め込み領域と、高キャリア濃度埋め込み領域の上に形成され、該高キャリア濃度埋め込み領域よりも低キャリア濃度の第１伝導型の主半導体領域と、主半導体領域の表面部に形成されたコレクタ電極形成領域から、コレクタ電極形成領域を包含して主半導体領域の表面部より、先端部が高キャリア濃度埋め込み領域に重畳するように縦方向に形成された第１伝導型で高キャリア濃度のコレクタシンク領域と、コレクタ電極形成領域から離れて主半導体領域の表面部に形成されたエミッタ電極形成領域と、エミッタ電極形成領域とを内包し、先端が高キャリア濃度埋め込み領域に重畳するように縦方向に形成された第２伝導型のベースシンク領域とを有することを特徴とする。
【００１８】
なお、上記の構成において、ベース電極及びベース電極形成領域は、形成されていても、形成されていなくとも良い。すなわち、浮遊抵抗により、サージ電圧によりベース領域にバイアスが印加されるので、ベース電極を開放して用いるのであれば、ベース電極とベース電極形成領域は、必要ではない。ベース電極形成領域を設ける場合には、ベースシンク領域は、主半導体領域の表面部で、ベース電極形成領域とエミッタ電極形成領域とを内包することになる。また、通常のトランジスタの場合のベース電極形成領域とエミッタ電極形成領域とを内包しているベース領域は、本件発明では、ベースシンク領域が兼ねている。よって、不純物濃度がベースシンク領域と異なるベース領域が存在していたとしても、そのベース領域は、本件発明のベースシンク領域の表面部の一部と見做すことができるので、本件発明のベースシンク領域は、ベース領域をも一部に有する領域としても定義されるものである。
上記の構成において、第１伝導型をｎ型とすれば、第２伝導型はｐ型である。しかし、第１伝導型をｐ型として、第２伝導型をｎ型としても良い。高キャリア濃度埋め込み領域のキャリア濃度は、主半導体領域のキャリア濃度よりも高い。また、コレクタ電極形成領域、ベース電極形成領域、エミッタ電極形成領域は、それぞれの電極と接合している半導体領域をいう。通常は、電極のオーミック性を向上させるために、高濃度に不純物が添加されている領域である。
【００１９】
第２の発明は、第１の発明において、コレクタシンク領域と、高キャリア濃度埋め込み領域拡との重なり幅は、３μｍ以上としたことであり、第３の発明は、第１、第２の発明において、コレクタシンク領域と、高キャリア濃度埋め込み領域拡との重なり幅は、３μｍ以上、６μｍ以下としたことである。重なり幅が３μｍより狭いと、ホットスポット発生の抑制効果が小さく、６μｍを越えると、素子が大きくなるので、この範囲が望ましい。
【００２０】
第４の発明は、第１の発明乃至第３の発明の何れかの発明において、ベースシンク領域と高キャリア濃度埋め込み領域との重なり幅は、２．５μｍ以上であることを特徴とし、第５の発明は、第１の発明乃至第４の発明の何れかの発明において、ベースシンク領域と高キャリア濃度埋め込み領域との重なり幅は、２．５μｍ以上、６μｍ以下であることである。重なり幅がこの範囲に存在する場合に、この位置でのホットスポットの発生が効果的に抑制される。重なり幅が、２．５μｍよりも狭いと、ホットスポット発生の抑制効果が小さく、６μｍを越えると、素子が大きくなるので、この範囲が望ましい。
【００２１】
第６の発明は、第１の発明乃至第５の発明の何れかの発明において、コレクタシンク領域と高キャリア濃度埋め込み領域との接合部での不純物濃度は、５×１０16/cm3 〜１×１０20/cm3 であることを特徴とする。この接合部での不純物濃度がこの範囲に存在する時に、この位置でのホットスポットの発生が効果的に抑制される。不純物濃度が５×１０16/cm3 より小さいと、ホットスポット発生の抑制効果が小さく、１×１０20/cm3 を越えると、結晶性が低下するので望ましくない。不純物濃度が１×１０17/cm3 を越えると、ホットスポット発生の抑制効果が飽和するので、１×１０17/cm3 以上で用いるのが、さらに、望ましい。一般的には、５×１０16/cm3 〜１×１０19/cm3 が望ましい範囲である。
【００２２】
第７の発明は、第１の発明乃至第６の発明の何れかの発明において、ベースシンク領域と高キャリア濃度埋め込み領域との接合部での不純物濃度を、１×１０16/cm3 〜１×１０20/cm3 としたことを特徴とする。この接合部での不純物濃度がこの範囲に存在する時に、この位置でのホットスポットの発生が効果的に抑制される。不純物濃度が１×１０16/cm 3 より小さいと、ホットスポットの温度が900 〜1000℃を越えるので望ましくない。１×１０20/cm 3 を越えると結晶性が低下するので望ましいくない。したがって、不純物濃度の望ましい範囲は、１×１０16/cm3 〜１×１０20/cm3 である。さらに、不純物濃度が１×１０17/cm3 を越えると、ホットスポットの温度低下の効果が飽和する。したがって、１×１０17/cm3 〜１×１０20/cm 3 が、さらに望ましい。
【００２３】
第８の発明は、第１の発明乃至第７の発明の何れかの発明において、主半導体領域はシリコンオンインシュレータ(SOI( Silicon On Insulator))による半導体基板であり、不  純物濃度は１×１０16/cm 3 以下であることを特徴とする。本発明は、SOI 基板を用いて形成したことが特徴である。すなわち、第１伝導型の第１の半導体基板の表面部に、高キャリア濃度埋め込み領域を形成しておき、表面に絶縁膜（例えば、酸化膜）の形成された第２基板（例えば、シリコン）の絶縁膜と高キャリア濃度埋め込み領域とを接合（例えば、陽極接合）させる。この後、第１の半導体基板（主半導体領域）の表面から、不純物拡散を行って、高キャリア濃度埋め込み領域と、先端が、それぞれ、重畳して接合するコレクタシンク領域とベースシンク領域とを形成する。そして、コレクタシンク領域の中にコレクタ電極形成領域、ベースシンク領域の中にベース電極形成領域とエミッタ電極形成領域とを形成する。また、側面絶縁膜は、この第１の半導体基板に表面からトレンチを形成して、その側壁を酸化させて側壁絶縁膜を形成し、その中に多結晶シリコンを充填させて、形成する。このような構成により、この静電気保護用半導体装置は、底面と側面の全周囲が、絶縁膜で区画されて、他の素子と絶縁分離される。
【００２４】
第９の発明は、第１の発明乃至第８の発明の何れかの発明において、コレクタ電極形成領域から離れて主半導体領域の表面部にベース電極形成領域が形成され、ベースシンク領域は、ベース電極形成領域及びエミッタ電極形成領域とを内包して形成され、コレクタ電極形成領域に接続されるコレクタ電極は、静電気サージの加わる静電気から保護すべき他の素子の入力端子に接続され、エミッタ電極形成領域に接続されるエミッタ電極は接地端子であり、ベース電極形成領域に接続されるベース電極は抵抗を介して接地、又は、直接、接地されていることを特徴する。
この構成により、静電気サージにより、まず、ベース電極に流れる電流により、ベースシンク領域はエミッタ電極形成領域に対して正電圧にバイアスされて、縦型のトランジスタが導通する。すなわち、静電気サージは、コレクタ電極、コレクタ電極形成領域、コレクタシンク領域、高キャリア濃度埋め込み領域、ベースシンク領域、エミッタ電極形成領域、エミッタ電極、接地端子と流れて（以下、この電流路を「縦型トランジスタ電流路」という）、保護すべき他の素子には、静電気サージが印加されない構成となる。
【発明の効果】
【００２５】
第１の発明において、コレクタシンク領域の底面絶縁膜側の先端は、高キャリア濃度埋め込み領域と重畳し、ベースシンク領域の底面絶縁膜側の先端は、高キャリア濃度埋め込み領域と重畳するように形成されている。それらの重畳の幅は、それぞれの接合部で局所的なホットスポットが発生しない値に設定される。このため、従来、ベースシンク領域を形成しない時に、主半導体領域と高キャリア濃度埋め込み領域との接合界面に発生していた高電界やホットスポットの発生を防止することができる。同様に、コレクタシンク領域と高キャリア濃度埋め込み領域との接合部での高電界やホットスポットの発生を防止することができる。このようにして、コレクタ電極形成領域から印加される静電サージ電流を、半導体材料を溶融する高温に至るホットスポットの発生を防止して、上記の縦型トランジスタ電流路により接地に流すことができる。このようにして、半導体装置内部の局部的発熱を抑制できるため、高いESD 耐量を有する保護用半導体装置を得ることができる。
また、ホットスポットは、上記の接合領域の重畳幅の他、不純物濃度を制御することで抑制することが可能である。このようなホットポットの発生が抑制される結果として、基板表面部の寄生横方向トランジスタが動作することがないので、表面部での電流の集中がなく、静電破壊が防止される。
【００２６】
さらに、ホットスポットが発生しない理由を詳しく述べる。ベースシンク領域を設けない従来の静電気保護用半導体装置においては、ESD のような大きなサージ電流のもとでは、サージ電流（電子電流）により、第１伝導型（例えば、ｎ型）の領域中の正に帯電したドナーイオンは覆い隠されてしまい、ベース領域と高キャリア濃度埋め込み領域との間にある第１伝導型（例えば、ｎ型) の主半導体領域は、空乏化され、さらには第２伝導型化( 例えば、ｐ型化) されて、主半導体領域と高キャリア濃度埋め込み領域との接合界面で、電界集中を生ずるようになる。いわゆる、ベース幅が底面絶縁膜側に拡大されたのと等価なベースプッシュアウト現象、すなわち、カーク効果が発生する。この状態で、高キャリア濃度埋め込み領域から主半導体領域、エミッタ領域へと流れるサージ電流は、均一な幅で流れず、エミッタ領域の幅の中央部に偏って流れるため、高キャリア濃度埋め込み領域と主半導体領域の界面の極一部分において局部発熱を起こし、発熱温度はSi融点（1680K ）以上となって装置破壊に至ってしまう。
【００２７】
これに対して、ベースシンク領域を設け、そのベースシンク領域の先端が高キャリア濃度埋め込み層に十分に重畳するように設けることで、上記のようなカーク効果を防止できる。すなわち、最も電界が高い部分を、最初から、第２伝導型のベースシンク領域と第１伝導型の高キャリア濃度埋め込み層との接合界面に固定することができ、この接合界面の面積（幅）を広く、不純物濃度を高くすることで、サージ電流を均一な広い幅で流すことができる。このため、発熱を接合界面全体で発生させることができるため、発熱温度を大幅に低下させることができる。従って、この構造は、高いESD サージ電流に耐える保護用半導体装置を提供できる一つの要件となる。
【００２８】
また、従来装置では、コレクタシンク領域の先端と高キャリア濃度埋め込み層との接合界面の面積（幅）が小さく、十分ではなく、また、接合界面での不純物濃度が低い。このために、コレクタ電極形成領域からコレクタシンク領域を通って高キャリア濃度埋め込み領域に、大きなサージ電流（逆向きに、電子流）が流れると、このサージ電流により、第１伝導型（例えば、ｎ型）の領域に存在する正に帯電したドナーイオンは、覆い隠されてしまい、これら領域の界面部の第１伝導型( 例えば、ｎ型) の領域が空乏化される。すなわち、カーク効果が発生する。この時、この界面で電界集中を生ずるようになり、サージ電流による局部発熱を起こす。これが、主半導体領域の表面に形成される寄生横型トランジスタを導通させることになり、サージ電流は、表面を局在化して流れることになり、半導体材料の融点を越えることになり、高ESD 耐量は得られない。
【００２９】
これに対して、コレクタシンク領域の先端が高キャリア濃度埋め込み領域と十分な面積（幅）を持って重畳して接合させることにより、接合界面での第１伝導型の不純物濃度を高くできる。これにより、大きな静電サージ電流のもとでも、これらの界面での電界集中を防止させて、ホットスポットの発生を防止することができる。この結果、主半導体の表面部に形成される寄生横型トランジスタを導通させることがなく、サージ電流は、上記した縦型トランジスタ電流路を流れることとなる。この結果、半導体装置の中で、局所的な発熱が防止でき、高ESD 耐量を得ることができる。
【００３０】
上記の第１の発明において、コレクタシンク領域と高キャリア濃度埋め込み領域拡との重なり幅は、３μｍ以上、６μｍ以下とすることで、上記のカーク効果を抑制して、この領域での局所発熱（ホットスポット）を防止することができる（第２、第３の発明）。また、ベースシンク領域と高キャリア濃度埋め込み領域との重なり幅は、２．５μｍ以上、６μｍ以下とすることで、上記のカーク効果を抑制して、この領域での局所発熱を防止することができる（第４、第５の発明）。
【００３１】
また、コレクタシンク領域と高キャリア濃度埋め込み領域との接合部での不純物濃度を、５×１０16/cm 3 〜１×１０20/cm 3 とすることで、上記のカーク効果を抑制して、この領域での局所発熱を防止することができる（第６発明）。また、ベースシンク領域と高キャリア濃度埋め込み領域との接合部での不純物濃度を、１×１０16/cm 3 〜１×１０20/cm 3 とすることで、上記のカーク効果を抑制して、この領域での局所発熱を防止することができる（第７発明）。また、主半導体領域をSOI 基板とすることで、底面絶縁膜を容易に形成でき、SOI 基板の表面からの不純物拡散により、コレクタ電極形成領域、ベース電極形成領域、エッミタ電極領域、コレクタシンク領域、ベースシンク領域を容易に形成することができる。
【００３２】
第９の発明は、第１の発明乃至第８の発明の何れかの発明において、コレクタ電極形成領域に接続されるコレクタ電極は、静電気サージの加わる静電気から保護すべき他の素子の入力端子に接続され、エミッタ電極領域に接続されるエミッタ電極は接地端子であり、ベース電極形成領域に接続されるベース電極は抵抗を介して接地、又は、直接、接地されていることを特徴する。この構成により、静電気サージにより、まず、ベース電極に流れる電流により、ベースシンク領域はエミッタ領域に対してバイアスされて、縦型のトランジスタが導通する。すなわち、静電気サージは、縦型トランジスタ電流路を流れ、保護すべき他の素子には、静電気サージが印加されない構成となる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明を具体的な実施例に基づいて説明する。
ただし、本発明の実施形態は、以下に示す個々の実施例に限定されるものではない。
【実施例１】
【００３４】
図１は、本発明のSOI 基板に形成された縦型ｎｐｎトランジスタによる静電気保護用半導体装置の構造を示している。本実施例では、第１伝導型はｎ伝導型であり、第２伝導型は、ｐ伝導型である。素子領域は底面に形成された底面絶縁膜である埋め込み絶縁膜１２、側面にトレンチにより形成された側面絶縁膜であるトレンチ絶縁膜１３で区画されて、静電気から保護すべき他の素子と絶縁分離されている。素子領域は、主として、主半導体領域であるｎ型半導体基板１１に形成されている。ｎ型半導体基板１１の埋め込み絶縁膜１２側には、その絶縁膜１２に平行に高キャリア濃度埋め込み領域である高電子濃度の埋め込みｎ+ 型領域１４が形成されている。ｎ型半導体基板１１の表面部には、コレタク電極形成領域である高電子濃度のコレクタｎ+ 型領域１６が形成されている。コレクタｎ+ 型領域１６と埋め込みｎ+ 型領域１４とを接続するように、コレクタシンク領域である高電子濃度のコレクタシンクｎ+ 型領域１５が形成されている。これにより、コレクタｎ+ 型領域１６と埋め込みｎ+ 型領域１４とは、低抵抗で接続されることになる。
【００３５】
また、そのコレクタｎ+ 型領域１６から離れて、ｎ型半導体基板１１の表面部に、エミッタ電極形成領域である高電子濃度のエミッタｎ+ 型領域１８および高キャリア濃度のベース電極形成領域である高正孔濃度のベースｐ+ 型領域１９が、間隙を隔てて形成されている。そして、エミッタｎ+ 型領域１８およびベースｐ+ 型領域１９を内包し、それらの領域から埋め込みｎ+ 型領域１４に接続するベースシンク領域であるベースシンクｐ型領域３０が形成されている。ベースシンクｐ型領域３０の不純物濃度は、ｎ型半導体基板１１の表面部で、５×１０17/cm 3 〜１×１０19/cm 3 である。
なお、通常のトランジスタのように、エミッタｎ+ 型領域１８およびベースｐ+ 型領域１９を内包する深さ２μｍ程度のベースｐ型領域を形成した場合には、このベースｐ型領域を内包またはこのベースｐ型領域の底面に接続して、ベースシンク領域ｐ型領域３０が形成されることになる。しかし、その場合には、ベースシンク領域ｐ型領域３０とベースｐ型領域とは特に区別する必要はなく、ベースｐ型領域１７もベースシンクｐ型領域３０と定義しても良い。
【００３６】
これらの構成を有するｎｐｎ保護素子領域は、トレンチ形状のトレンチ絶縁膜１３およびポリシリコン膜２０による誘電体分離により、他の素子とは完全に分離されている。図１において、コレクタ電極２１はESD サージの加わる入力端子に接続され、エミッタ電極２２は接地端子に接続され、ベース電極２３は数十ｋΩのポリシリコン抵抗Rb（図１０）を介して接地されている。
【００３７】
このような構造の縦型のｎｐｎ静電気保護用半導体装置は、次のようにして製造することができる。
ｎ型半導体基板１１の表面からドナー不純物をドープして、高電子濃度の埋め込みｎ+ 型領域１４を形成する。一方、第２半導体基板１０の表面を酸化して埋め込み絶縁膜１２を形成する。その後、ｎ型半導体基板１１の埋め込みｎ+ 型領域１４と、第２半導体基板１０の埋め込み絶縁膜１２とを貼り合わせ接合する。埋め込みｎ+ 型領域１４は接合する前の基板の接合面である表面から不純物を拡散しているので、埋め込みｎ+ 型領域１４は、埋め込み絶縁膜１２側に向かうに連れて、ドナー不純物濃度が高くなり、したがって、電子密度が高くなる。
【００３８】
次に、ｎ型半導体基板１１の表面から垂直に、素子領域を矩形に区画するようにエッチングにより四方にトレンチを形成する。その後、そのトレンチの側面を酸化させて、トレンチ絶縁膜１３を形成する。次に、トレンチ内部に、多結晶シリコンを成長させて、ポリシリコン膜２０を形成する。このようにして、素子領域が、底面部は埋め込み絶縁膜１２で、四方の側面部はトレンチ絶縁膜１３により電気的に絶縁分離される。
【００３９】
次に、第２半導体基板１０に接合したｎ型半導体基板１１の表面から、それぞれ、ドナー不純物と、アクセプタ不純物を拡散して、それぞれ、埋め込みｎ+ 型領域１４と先端が重畳して接合するコレクタシンクｎ+ 型領域１５とベースシンクｐ型領域３０とを形成する。次に、ｎ型半導体基板１１の表面から、アクセプタ不純物を高濃度に拡散して、ベースシンクｐ型領域３０に内包されるように、ｎ型半導体基板１１の表面部に、ベースｐ+ 型領域１９を形成する。その後、コレクタシンクｎ+ 型領域１５に内包されたｎ型半導体基板１１の表面部およびベースシンクｐ型領域３０に内包されたｎ型半導体基板１１の表面部であってベースｐ+ 型領域１９と微小間隙を隔てた領域に、ドナー不純物を高濃度に拡散して、コレクタｎ+ 型領域１６とエミッタｎ+ 型領域１８とを、それぞれ、形成する。
【００４０】
次に、ｎ型半導体基板１１の電極形成部を除いた表面部を熱酸化してLOCOS 絶縁膜２４を形成し、さらに、シリコン酸化膜を基板の表面に堆積して、エッチングにより各電極形成部に窓の開けられた層間絶縁膜２５を形成する。次に、その窓に金属を蒸着してコレクタ電極２１、ベース電極２３、エミッタ電極２２を形成する。
【００４１】
上記の構成において、高耐量ESD 性能を確保するのに必要な部分の構成とその作用について説明する。
従来技術による半導体装置との主要な構成上の違いは二点ある。第一は、接合部でホットスポットが発生しないように、コレクタシンクｎ+ 型領域１５の拡散層はより深く形成されて、埋め込みｎ+ 型領域１４に十分に達するように形成されていることである。第二は、エミッタ電極形成領域の下方に、ベースシンクｐ型領域３０を新たに備え、そのベースシンクｐ型領域３０を埋め込みｎ+ 型領域１４に十分に達させて、ホットスポットがこの接合部で発生しないように十分な幅を持って重畳させたことである。
【００４２】
この従来技術と異なる構成上の違いにおいて、コレクタシンクｎ+ 型領域１５を埋め込みｎ+ 型領域１４に十分に達するように形成した第一の構成に関する技術的理由を説明する。図２は、ｎ型半導体基板１１の表面側よりドナー不純物を拡散して形成されたコレクタシンクｎ+ 型領域１５と、埋め込み絶縁膜１２側よりドナー不純物を拡散して形成された埋め込みｎ+ 型領域１４とに関する不純物濃度プロファイルと、双方の拡散領域の重なりの関係を示したものである。コレクタシンクｎ+ 型領域１５と埋め込みｎ+ 型領域１４との重なり幅は、それぞれの領域の不純物濃度がｎ型半導体基板１１のドナー不純物濃度に等しくなる位置の差で定義する。ｎ型半導体基板１１のドナー不純物濃度は、１×１０15/cm 3 である。したがって、各領域を単独で形成したと仮定した場合に、埋め込みｎ+ 型領域１４のドナー不純物濃度が、基板１１の表面に向かうに連れて減少し１×１０15/cm 3 となる位置と、コレクタシンクｎ+ 型領域１５のドナー不純物濃度が埋め込み絶縁膜１２に向かうに連れて減少し１×１０15/cm 3 となる位置との差を、両領域１４と１５との重なり幅として定義する。
【００４３】
両拡散領域１４、１５の重なり幅と、図８に示す従来発生していたホットスポットａ  ｂでの温度（以下、「ホットスポット温度」という）を解析した結果を図３に示す。ここで、ESD サージを与える電圧は、目標とする10KV〜15KVの範囲に設定し、例えば12KVとした。図３より、コレクタシンクｎ+ 型領域１５と埋め込みｎ+ 型領域１４との界面でのホットスポット-b温度は重なり幅が増加するにしたがって低下する。一般的に、ホットスポット温度1000K 以下ではESD サージによる半導体装置破壊には至らないことが知られている。これより、拡散領域の重なり幅は３μｍ以上となるように形成し、望ましくは６μｍ程度とすれば界面部のホットスポット-b温度は十分に低くできることが理解される。
【００４４】
また、図４に、図２でのコレクタシンクｎ+ 型領域１５と埋め込みｎ+ 型領域１４との界面、すなわち、図２において、両領域のドナー不純物濃度が等しくなる位置におけるドナー不純物濃度と、ホットスポット-b温度を解析した結果を示す。ホットスポット温度が1000K 以下とするには、界面でのドナー不純物濃度は、５×１０16/cm 3 以上とすることが望ましい。このドナー不純物濃度の望ましい範囲は、５×１０16/cm 3 以上、１×１０20/cm 3 以下である。ドナー不純物濃度が１×１０17/cm 以上となると、ホットスポット-b温度は、600Kで飽和する傾向があるので、ドナー不純物濃度のさらに望ましい範囲は、１×１０17/cm 以上である。上限は、通常、拡散限界であれば良く、通常は、１×１０20/cm 3 以下である。
【００４５】
上記のように両領域１４、１５の重なり幅と、界面のドナー不純物濃度を適性に設定すれば、ホットスポット-b温度を十分に低下させることができる。しかしながら、ベースシンクｐ型領域３０を設けない従来構造を基本にした装置では、コレクタシンクｎ+ 型領域１５と埋め込みｎ+ 型領域１４との重なりを十分に大きくすると、エミッタｎ+ 型領域１８の下方に位置する領域内における、ｎ型半導体基板１１と埋め込みｎ+ 型領域１４との界面でのホットスポット-a（図８）の温度が、図３、図４に示すように、シリコンの融点以上に達してしまう。
【００４６】
このホットスポット-aの発熱を抑制するのに、本発明では、従来技術と異なる第二の構成を採用している。ベースシンクｐ型領域３０を新たに設けることが必要な技術的理由を以下に、説明する。図５は、ｎ型半導体基板１１の表面側よりアクセプタ不純物を拡散して形成されたベースシンクｐ型領域３０と、埋め込み絶縁膜１２側よりドナー不純物を拡散して形成された埋め込みｎ+ 型領域１４とに関する不純物濃度プロファイルと、双方の拡散領域の重なりの関係を示したものである。埋め込みｎ+ 型領域１４のドナー不純物濃度は、ベースシンクｐ型領域３０のアクセプタ不純物濃度に比較して十分に大きく、また埋め込みｎ+ 型領域１４のプロファイルは急峻であるため、ほぼ埋め込みｎ+ 型領域１４の深さの近傍でｐｎ接合界面が形成される。
【００４７】
ベースシンクｐ型領域３０と埋め込みｎ+ 型領域１４との重なり幅は、それぞれの領域の不純物濃度がｎ型半導体基板１１のドナー不純物濃度に等しくなる位置の差で定義する。ｎ型半導体基板１１のドナー不純物濃度は、１×１０15/cm 3 である。したがって、各領域を単独で形成したと仮定した場合に、埋め込みｎ+ 型領域１４のドナー不純物濃度が、基板１１の表面に向かうに連れて減少し１×１０15/cm 3 となる位置と、ベースシンクｐ型領域３０のアクセプタ不純物濃度が埋め込み絶縁膜１２に向かうに連れて減少し１×１０15/cm 3 となる位置との差を、両領域１４と３０との重なり幅として定義する。      
【００４８】
両拡散領域１４、３０の重なり幅と、図１に示す両拡散領域１４、３０の界面に形成されるホットスポットｄでのホットスポット温度を解析した結果を図６に示す。ここで、ESD サージ電圧は上記と同様に、例えば12KVとした。ただし、コレクタシンクｎ+ 型領域１５と埋め込みｎ+ 型領域１４との重なり幅は十分に大きく、５μｍに設定している。従って、コレクタシンクｎ+ 型領域１５と埋め込みｎ+ 型領域１４との界面での発熱は十分に小さく抑制されており、本半導体装置においては、ホットスポット-dでの発熱が主体的となっている。
【００４９】
図６から明らかなように、ベースシンクｐ型領域３０と埋め込みｎ+ 型領域１４との重なり幅が十分でないとｐｎ接合境界の局部で電界集中現象を起こし、局部的な発熱を起こして、非常に高い温度を接合境界で生ずる。両拡散領域１４、３０の重なり幅を２．５μｍ以上とするとホットスポット-d温度は装置破壊を生じない1000K 以下にできる。さらに、望ましくは、重なり幅を４μｍ程度とすればホットスポット-d温度を700K以下と十分に低くできる。この重なり幅を十分に大きくすることにより、ベースシンクｐ型領域３０と埋め込みｎ+ 型領域１４とで形成されるｐｎ接合面全体に渡って、電界が均等に分布するので、ホットスポット-dの発熱もｐｎ接合全体で均一一様とすることができる。このことは、ベースシンクｐ型領域３０と埋め込みｎ+ 型領域１４とを十分に重なるような構成とすることで、従来構造で見られたカーク効果を防止でき、埋め込みｎ+ 型領域１４からエミッタｎ+ 型領域１８へのESD サージ電流の電流密度を場所に対して均一にでき、サージ電流により発熱温度を低下できていることによる。以上のことから、ベースシンクｐ型領域３０と埋め込みｎ+ 型領域１４との重なり幅は、２．５μｍ以上が望ましい。望ましくは、２．５μｍ以上、６μｍ以下であり、さらに望ましくは、４μｍ以上が良い。また、４μｍ以上、６μｍ以下がさらに望ましいことが分かる。
【００５０】
また、図７に、図５でのｐｎ接合境界部のアクセプタ不純物濃度（ｐ型濃度）とホットスポット-d温度との関係を解析した結果を示す。すなわち、図５において、ベースシンクｐ型領域３０のアクセプタ不純物濃度と埋め込みｎ+ 型領域１４のドナー不純物濃度とが等しくなる位置におけるアクセプタ不純物濃度と、ホットスポット-d温度を解析した結果を示す。ホットスポット-d温度を1000K 以下とするには、界面でのアクセプタ不純物濃度は、１×１０16/cm 3 以上とすることが望ましい。このアクセプタ不純物濃度の望ましい範囲は、１×１０16/cm 3 以上、１×１０20/cm 3 以下である。アクセプタ不純物濃度が３×１０16/cm 3 以上となると、ホットスポット-d温度は、500Kで飽和する傾向があるので、ドナー不純物濃度のさらに望ましい範囲は、３×１０16/cm 3 以上である。さらに、望ましくは、ベースシンクｐ型領域３０のアクセプタ不純物濃度は、１×１０17/cm 以上である。上限は、通常、拡散限界であれば良く、通常は、１×１０20/cm 3 以下である。
【００５１】
以上のように、コレクタシンクｎ+ 型領域１５を埋め込みｎ+ 型領域１４に対して、接合界面で局所的なホットスポットが形成されない面積（幅）で重畳するように形成し、また、ベースｐ型領域１７から埋め込みｎ+ 型領域１４に至り、その埋め込みｎ+ 型領域１４に対して、接合界面で局所的なホットスポットが形成されない面積（幅）で重畳するようにベースシンクｐ型領域３０を新たに設けたことが本件発明の要旨である。これによって、上記実施例例のｎｐｎ構造ESD 保護用半導体装置によれば、従来技術による半導体装置に比べて、ESD 耐量を２〜３倍向上でき、15KV以上のESD 耐量性能の装置も実現できる。
【００５２】
最後に、上記のシミュレーションについて説明する。図１２は、サージ電圧を印加する回路構成を示している。図１３は、サージ電圧の電流波形を示している。良く知られたヒューマンモデル（ＨＢＭ）を用いた。図１４は、従来の構成の半導体装置におけるサージ電圧の大きさと、上昇する温度との関係を示している。サージ電圧が４KV、６KVでは半導体を破壊させる温度まで上昇しないが、サージ電圧が８KVとなると、半導体を破壊させるに十分な温度である1700K まで上昇していることが理解される。図１５の（ａ）は、サージ電圧６KV時の電流分布と温度分布を示し、図１５の（ｂ）は、サージ電圧８KV時の電流分布と温度分布を示している。サージ電圧が６KVの場合には、ホットスポット-a、ホットスポット-bが発生しているが、基板の表面の横方向寄生トランジスタは動作していないことが理解される。しかし、サージ電圧が８KVとなると、ホットスポット-a、ホットスポット-bに加えて、基板の表面部のコレタク電極形成領域側のベース領域と主半導体領域とのｐｎ接合部でホットスポット-cが発生していることが理解される。
【００５３】
次に、コレクタシンクｎ+ 型領域１５を埋め込みｎ+ 型領域１４の重なりを、本件発明のように、十分な幅、不純物濃度とした場合のサージ電圧と温度との関係を図１６に示す。サージ電圧が８KVでも温度は800K程度にしか上昇せず、半導体装置が破壊されることはなく、従来装置に比べて改善が見られる。しかし、サージ電圧が１０KVとなると、1150K まで温度は上昇し、サージ電圧が１２KVとなると、1700K まで温度が上昇することが理解される。これにより、静電破壊が十分には防止されていない。
【００５４】
この原因は、図１７に示すように、ｎ型半導体基板１１と埋め込み埋め込みｎ+ 型領域１４との接合部で、ホットスポット-aが依然として発生していることが原因である。
【００５５】
次に、ベースシンクｐ型領域３０を設けた場合のサージ電圧１２KVを印加した時の込み埋め込みｎ+ 型領域１４との接合界面のｎ型半導体基板１１の表面から測定した深さと、温度との関係を図１８に示す。ただし、ｎ型半導体基板１１の厚さは７．５μｍ、埋め込みｎ+ 型領域１４の厚さは４．５μｍであり、それらの総合の厚さは、１２μｍである。ベースシンクｐ型領域３０の深さ１０μｍ以上とすると、温度は900K以下である。しかし、ベースシンクｐ型領域３０の深さを９μｍ以下とすると、1700K まで温度が上昇することが理解される。よって、ベースシンクｐ型領域３０の深さを１０μｍ以上にするのが望ましく、換言すれば、このようにベースシンクｐ型領域３０は、埋め込みｎ+ 型領域１４と深く重畳していることが望ましいことが理解される。
【００５６】
また、このことは、図１９の（ａ）で示されるように、ベースシンクｐ型領域３０の深さが半導体基板の表面から８μｍの場合に、接合界面に局所的なホットスポット-aが発生しているのが原因であることが理解される。逆に、図１９の（ｂ）で示されるように、ベースシンクｐ型領域３０の深さが半導体基板の表面から１２μｍとすると、接合界面に局所的なホットスポット-aは発生せずに、広い幅を持って温度が650K程度まで上昇しているに過ぎないことが理解される。
【００５７】
本件発明は、第１伝導帯をｐ型、第２伝導型をｎ型として、縦型ｐｎｐ構造の保護用半導体装置とすることも可能である。さらに、本発明の技術はSOI 基板に限定されるものではなく、エピタキシャル基板でのｎｐｎ構造ESD 保護用半導体装置にも適用できることは明らかである
【産業上の利用可能性】
【００５８】
本発明は、静電破壊から半導体回路や集積回路を保護するための半導体装置として有効である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例に係る静電気保護用半導体装置の構成を示した断面図。
【図２】同実施例装置におけるコレクタシンクｎ+ 型領域と、埋め込みｎ+ 型領域のドナー不純物濃度の基板の深さ方向の位置に対する分布を示した特性図。
【図３】同実施例装置におけるコレクタシンクｎ+ 型領域と埋め込みｎ+ 型領域との重なり幅とホットスポット温度との関係を示した特性図。
【図４】同実施例装置におけるコレクタシンクｎ+ 型領域と埋め込みｎ+ 型領域との接合界面における不純物濃度とホットスポット温度との関係を示した特性図。
【図５】同実施例装置におけるベースシンクｐ型領域、埋め込みｎ+ 型領域の、それぞれ、アクセプタ不純物濃度、ドナー不純物濃度の基板の深さ方向の位置に対する分布を示した特性図。
【図６】同実施例装置におけるベースシンクｐ型領域と埋め込みｎ+ 型領域との重なり幅とホットスポット温度との関係を示した特性図。
【図７】同実施例装置におけるベースシンクｐ型領域と埋め込みｎ+ 型領域との接合界面における不純物濃度とホットスポット温度との関係を示した特性図。
【図８】従来の静電気保護用半導体装置の構成を示した断面図。
【図９】静電気保護用の従来の縦型ｎｐｎトランジスタ、ダイオードによる電圧対電流の関係を示した特性図。
【図１０】静電気保護用のトランジスタを保護すべき内部回路の入力端子に接続する様子を示した回路図。
【図１１】従来の半導体装置の電子電流分布、正孔電流分布、電界強度分布に関するシミュレーション結果を示す特性図。
【図１２】シミュレーションにおけるモデルを示した回路図。
【図１３】シミュレーションに用いたサージ電圧の電流波形図。
【図１４】従来の半導体装置のサージ電圧と温度との関係を示した特性図。
【図１５】従来の半導体装置のサージ電圧と電流分布と温度分布とを示した特性図。
【図１６】本実施例のコレクタシンクｎ+ 型領域と埋め込みｎ+ 型領域との重なり幅を大きくした半導体装置におけるサージ電圧と温度との関係を示した特性図。
【図１７】本実施例のコレクタシンクｎ+ 型領域と埋め込みｎ+ 型領域との重なり幅を大きくした半導体装置における電流分布と温度分布とを示した特性図。
【図１８】本実施例のコレクタシンクｎ+ 型領域と埋め込みｎ+ 型領域との重なり幅を大きくし、且つベースシンクｐ型領域を設けた半導体装置におけるサージ電圧と温度との関係を示した特性図。
【図１９】本実施例のコレクタシンクｎ+ 型領域と埋め込みｎ+ 型領域との重なり幅を大きくし、且つベースシンクｐ型領域を設けた半導体装置における電流分布と温度分布とを示した特性図。
【符号の説明】
【００６０】
１０…第２半導体基板
１１…ｎ型半導体基板
１２…埋め込み絶縁膜
１３…トレンチ絶縁膜
１４…埋め込みｎ+ 型領域
１５…コレクタシンクｎ+ 型領域
１６…コレクタｎ+ 型領域
１８…エミッタｎ+ 型領域
１９…ベースｐ+ 型領域
３０…ベースシンクｐ型領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１３】
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【図１４】
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【図１６】
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【図１８】
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【図１１】
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【図１２】
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【図１５】
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【図１７】
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【図１９】
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