(57)【要約】【課題】複数のゲートスタックが形成された稠密度とは関係なしに、全ての領域にかけて半導体素子のトランジスタをなすゲートスペーサ及びこれを含むゲートを均一な厚さで形成する。また、半導体素子のトランジスタの電気的特性を均一に向上することで、半導体素子の安定的な動作によって半導体素子の品質及び信頼性を大きく向上するともに、全体的な素子製造工程の収率をも大きく向上する。【解決手段】半導体基板１００上に複数のゲートスタック１１０を形成する。前記複数のゲートスタック１１０が形成された半導体基板１００上に、シングルタイプのラジカルアシスト化学気相蒸着装備を用いてスペーサ酸化膜１１８を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に複数のゲートスタックを形成する工程と、
前記複数のゲートスタックが形成された半導体基板上に、シングルタイプのラジカルアシスト化学気相蒸着装備を用いてスペーサ酸化膜を形成する工程と、
を備えることを特徴とする半導体素子のトランジスタ形成方法。
【請求項２】
前記ゲートスタックの形成工程後、前記複数のゲートスタックの表面を酸化する工程と、
前記複数のゲートスタック両側の半導体基板内にＬＤＤ領域を形成する工程と、
前記複数のゲートスタック上にバッファ酸化膜及びスペーサ窒化膜を順次形成する工程と、
をさらに備えることを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項３】
前記ラジカルアシスト化学気相蒸着装備には、材料ガスのシリコンソースとしてＴＥＯＳ（Ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）が用いられることを特徴とする請求項２に記載の半導体素子のトランジスタ形成方法。
【請求項４】
前記ＴＥＯＳは、ＨｅまたはＮ２キャリアガスを通して前記プラズマ生成空間に流入されることを特徴とする請求項３に記載の半導体素子のトランジスタ形成方法。
【請求項５】
前記ラジカルアシスト化学気相蒸着装備のチャンバー圧力は、１〜３００Ｔｏｒｒに維持されることを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項６】
前記ラジカルアシスト化学気相蒸着装備には、前記ＴＥＯＳの分解反応を促進し、かつ、前記スペーサ酸化膜形成工程で発生する副産物を揮発させるためのＯ２ガスを５〜２０００ｓｃｃｍの流量で供給することを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項７】
前記ＴＥＯＳは、１２０〜３０００ｓｃｃｍの流量で前記ラジカルアシスト化学気相蒸着装備に供給されることを特徴とする請求項３に記載の半導体素子のトランジスタ形成方法。
【請求項８】
前記ラジカルアシスト化学気相蒸着装備のヒーター温度を４００〜６００℃に設定することで、前記スペーサ酸化膜の蒸着密度及び蒸着速度を増加させることを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項９】
前記ラジカルアシスト化学気相蒸着装備は、スペーサ酸化膜を一層均一に蒸着するために、前記基板維持機構を回転しながら前記スペーサ酸化膜を形成することを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項１０】
前記基板維持機構の回転速度は、６０〜６００ｒｐｍであることを特徴とする請求項９に記載の半導体素子のトランジスタ形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のトランジスタ形成方法に係り、詳しくは、反応チャンバーの外部でプラズマを発生するラジカルアシスト化学気相蒸着装備（または装置または設備）を用いて、同一の基板内で均一な厚さのスペーサ酸化膜を形成できる半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体素子のトランジスタ、特にＰＭＯＳ及びＮＭＯＳからなるペリ（ｐｅｒｉ）トランジスタ（周辺回路トランジスタ）の電気的特性は、ゲートの厚さの均一度に大きく依存する。すなわち、一つのウェハーまたは相異なる各ウェハー内で均一な厚さのゲートを形成した場合、素子の電気的特性が一層均一に向上することで、素子が一層安定的に動作できるとともに、全体的な素子製造工程の収率も向上できる。
【０００３】
一方、従来は、次のような工程によりゲートを含む半導体素子のトランジスタを形成していた。
【０００４】
まず、半導体基板上にゲート絶縁膜、ゲート導電膜及びハードマスク膜などからなる複数のゲートスタックを形成し、それら複数のゲートスタックに低濃度の不純物を注入することで、前記複数のゲートスタック両側の半導体基板内にＬＤＤ領域を形成する。
【０００５】
次いで、例えば、ＬＰＣＶＤ方法などのＣＶＤ方法でＴＥＯＳなどの酸化膜を蒸着（または堆積）して前記複数のゲートスタック上にスペーサ酸化膜を形成し、このスペーサ酸化膜に対するブランケットエッチング（ｂｌａｎｋｅｔ  ｅｔｃｈｉｎｇ）を行って前記複数のゲートスタックの両側壁にゲートスペーサを形成する。その結果、半導体基板上には、前記ゲートスタック及びゲートスペーサからなる複数のゲートが形成される。
【０００６】
その後、前記複数のゲート両側の半導体基板内に高濃度の不純物を注入してソース／ドレインを形成することで、最終的にＬＤＤ構造を有する半導体素子のトランジスタが形成される。
【０００７】
上述した従来の半導体素子のトランジスタ形成方法は、主に、高速動作が要求されるＰＭＯＳ及びＮＭＯＳからなるペリトランジスタの形成に適用されたものであり、その他にも、多様な半導体素子の製造工程で幅広く適用されてきた。
【０００８】
【特許文献１】米国特許第６，３６８，９８８号明細書
【特許文献２】米国特許第７，０３３，９５５号明細書
【特許文献３】米国特許第６，８０３，３２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、最近、半導体素子の高集積化及び超微細化に伴い、同一広さの半導体基板上に形成される前記複数のゲートスタックの稠密度が一層増加するとともに、単一の半導体基板内でも、より多数のゲートスタックが稠密に形成される領域及び比較的少数のゲートスタックが疎らに形成される領域が同時に存在し、各領域別に前記複数のゲートスタックが形成された稠密度が相異なっている。
【００１０】
そのため、前記複数のゲートスタックの稠密度とは関係なしに、全ての領域における前記複数のゲートスタックの側壁に均一な厚さでゲートスペーサを形成し、かつ、前記ゲートスタック及びゲートスペーサからなる複数のゲートを均一な厚さで形成することにより、これらゲートを含む半導体素子のトランジスタの電気的特性を一層均一に向上させる必要がある。
【００１１】
しかしながら、従来のＬＰＣＶＤ方法などのＣＶＤ方法でスペーサ酸化膜を形成し、これに対するブランケットエッチングによってゲートスペーサを形成すると、前記ＣＶＤ方法の特性上、各領域別に異なる稠密度で、前記複数のゲートスタックが形成された半導体基板上に均一な厚さでスペーサ酸化膜を形成できないため、全ての領域における前記複数のゲートスタックの側壁にゲートスペーサを均一な厚さで形成できないという問題点があった。すなわち、前記ＣＶＤ方法でスペーサ酸化膜を形成したとき、複数のゲートスタックが稠密に形成された領域では前記スペーサ酸化膜が薄い厚さで形成される反面、前記複数のゲートスタックが疎らに形成された領域では前記スペーサ酸化膜が厚く形成される。その結果、前記スペーサ酸化膜に対するブランケットエッチングによって形成されるゲートスペーサの厚さは、単一の半導体基板内で各領域別に異なり、さらに、相異なる各半導体基板内でも異なるようになる。
【００１２】
上述したように、ゲートスペーサが各領域別に相異なる厚さで形成され、さらに、各半導体基板によっても相異なる厚さで形成されるにつれて、前記ゲートスタック及びゲートスペーサからなる複数のゲートの厚さも互いに不均一になるため、半導体素子のトランジスタの電気的特性、例えば、ＰＭＯＳのＶｔ（しきい電圧）特性が不均一になる（すなわち、ＰＭＯＳのＶｔ領域別差が大きくなる）。
【００１３】
そのため、従来の技術によると、前記ＰＭＯＳのＶｔ特性などの半導体素子のトランジスタの電気的特性が不均一化及び悪化するにつれて、全体的な素子製造工程の収率が著しく低下するとともに、半導体素子のトランジスタ、特にペリトランジスタの動作にエラーが発生することで、半導体素子のトランジスタが安定的に動作できなくなるという問題点があった。
【００１４】
上記の問題点を解決するために、従来は、前記ＬＰＣＶＤ方法などのＣＶＤ方法の代りに、ＡＬＤ方法を用いて前記スペーサ酸化膜を形成することで、ゲートスペーサ及びゲートを一層均一な厚さで形成しようとする試みがあった。
【００１５】
しかしながら、当業者によく知られたように、前記ＡＬＤ方法は、一つのサイクル当りに単一の原子層のみが成長する低い蒸着速度を有し、かつ、量産性が極めて低い蒸着方法であるため、半導体素子の大量生産のための量産工程には適用できないという問題点があった。
【００１６】
上述した従来の問題点のために、前記複数のゲートスタックの稠密度とは関係なしに、均一な厚さのスペーサ酸化膜を一層迅速に形成できる工程技術の開発が継続的に要求されつつある。
【００１７】
本発明は、複数のゲートスタックの稠密度とは関係なしに、均一な厚さのスペーサ酸化膜を一層迅速に形成することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る半導体素子のトランジスタ形成方法は、半導体基板上に複数のゲートスタックを形成する工程と、前記複数のゲートスタックが形成された半導体基板上に、シングルタイプのラジカルアシスト化学気相蒸着装備を用いてスペーサ酸化膜を形成する工程と、を備える。
【００１９】
また、前記ゲートスタックの形成工程後、前記複数のゲートスタックの表面を酸化する工程と、前記複数のゲートスタック両側の半導体基板内にＬＤＤ領域を形成する工程と、前記複数のゲートスタック上にバッファ酸化膜及びスペーサ窒化膜を順次形成する工程と、をさらに備えることがより好ましい。
【００２０】
また、前記ラジカルアシスト化学気相蒸着装備には、材料ガスのシリコンソースとしてＴＥＯＳ（Ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）が用いられることがより好ましい。
【００２１】
また、前記ＴＥＯＳは、ＨｅまたはＮ２キャリアガスを通して前記プラズマ生成空間に流入されることがより好ましい。
【００２２】
また、前記ラジカルアシスト化学気相蒸着装備のチャンバー圧力は、１〜３００Ｔｏｒｒに維持されることがより好ましい。
【００２３】
また、前記ラジカルアシスト化学気相蒸着装備には、前記ＴＥＯＳの分解反応を促進し、かつ、前記スペーサ酸化膜形成工程で発生する副産物を揮発させるためのＯ２ガスを５〜２０００ｓｃｃｍの流量で供給することがより好ましい。
【００２４】
また、前記ＴＥＯＳは、１２０〜３０００ｓｃｃｍの流量で前記ラジカルアシスト化学気相蒸着装備に供給されることがより好ましい。
【００２５】
また、前記ラジカルアシスト化学気相蒸着装備のヒーター温度を４００〜６００℃に設定することで、前記スペーサ酸化膜の蒸着密度及び蒸着速度を増加させることがより好ましい。
【００２６】
また、前記ラジカルアシスト化学気相蒸着装備は、スペーサ酸化膜を一層均一に蒸着するために、前記基板維持機構を回転しながら前記スペーサ酸化膜を形成することがより好ましい。
【００２７】
また、前記基板維持機構の回転速度は、６０〜６００ｒｐｍであることがより好ましい。
【発明の効果】
【００２８】
本発明に係る半導体素子のトランジスタ形成方法によると、複数のゲートスタックの稠密度とは関係なしに、全ての領域にかけて、半導体素子のトランジスタをなすゲートスペーサ及びこれを含むゲートを均一な厚さで形成できるという効果がある。
【００２９】
さらに、半導体素子のトランジスタの電気的特性を均一に向上するため、半導体素子の安定的な動作によって半導体素子の品質及び信頼性を大きく向上できるともに、全体的な素子製造工程の収率も大いに向上できるという効果がある。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を、図面に基づいて説明する。
【００３１】
本発明の利点、特徴及びそれらを達成する方法は、図面に基づいて説明される実施形態によって明らかになる。しかし、本発明は、以下に開示される実施形態に限定されるものではなく、他の多様な形態でも実現される。また、本実施形態は、本発明を完全に開示し、本発明の属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲によって定義される。なお、明細書における同一の参照符号は、同一の構成要素を示している。
【００３２】
図１乃至図４は、本発明の一実施形態に係る半導体素子のトランジスタ形成方法を説明するための簡略化された工程断面図である。
【００３３】
本発明の実施形態に係る半導体素子のトランジスタを形成するために、まず、図１に示すように、半導体基板１００上に複数のゲートスタック１１０を形成する。
【００３４】
ここで、このゲートスタック１１０は、酸化膜などからなるゲート絶縁膜１０２、ポリシリコン膜などからなるゲート導電膜１０４、タングステンシリサイド膜などからなる金属シリサイド膜１０６及び窒化膜などからなるハードマスク膜１０８を半導体基板１００上に順次積層した後、感光膜（図示せず）を用いた写真エッチング工程によって前記ハードマスク膜１０８、金属シリサイド膜１０６、ゲート導電膜１０４及びゲート絶縁膜１０２を順次パターニングする。
【００３５】
次いで、前記複数のゲートスタック１１０を形成した後、前記パターニングのためのエッチング工程で加えられた損傷を緩和するために、前記複数のゲートスタック１１０の表面を軽く酸化してから、低濃度の不純物を注入して前記複数のゲートスタック１１０両側の半導体基板１００内にＬＤＤ領域（図示せず）を形成する。
【００３６】
その後、図２に示すように、前記複数のゲートスタック１１０を含む半導体基板１００の全面にバッファ酸化膜１１４及びスペーサ窒化膜１１６を順次形成する。ここで、前記バッファ酸化膜１１４は、スペーサ窒化膜１１６と半導体基板１００とが直接接触して発生するストレスを防止する役割をし、前記スペーサ窒化膜１１６は、後続の不純物注入工程及びエッチング工程などに対するバリアー膜の役割をする。
【００３７】
一方、図１及び図２に示した各工程段階（工程ステップ）、すなわち、複数のゲートスタック１１０の形成工程からスペーサ窒化膜１１６の形成工程は、当業者によく知られた通常のトランジスタの形成方法によるので、これに対する具体的な説明は省略する。
【００３８】
前記スペーサ窒化膜１１６を形成した後、図３に示すように、前記バッファ酸化膜１１４及びスペーサ窒化膜１１６が形成された複数のゲートスタック１１０上にスペーサ酸化膜１１８を蒸着する。
【００３９】
すなわち、本実施形態においては、従来のＬＰＣＶＤ方法などのＣＶＤ方法またはＡＬＤ方法によって前記スペーサ酸化膜１１８を形成するのではなく、ラジカルアシスト化学気相蒸着装備（Ｒａｄｉｃａｌ  Ａｓｓｉｓｔ  ＣＶＤ）によって前記スペーサ酸化膜１１８を形成する。
【００４０】
以下、上記のラジカルアシスト化学気相蒸着装備に対し、詳しく説明する。
【００４１】
図５及び図６は、本実施形態に係るスペーサ酸化膜１１８を形成するのに用いられるラジカルアシスト化学気相蒸着装備を示した図である。
【００４２】
図５及び図６のラジカルアシスト化学気相蒸着装備では、材料ガスとしてＴＥＯＳ（Ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）を用いており、通常の半導体基板の上面に、シリコン酸化膜（ＳｉＯ２）をスペーサ酸化膜１１８として成膜する。
【００４３】
ラジカルアシスト化学気相蒸着装備の真空容器１２は、成膜処理を行うとき、排気口１３によって、その内部が所望の真空状態に維持される真空容器である。排気口１３は、真空容器１２に形成された排気ポート１２ｂ−１に接続される。
【００４４】
真空容器１２の内部には、導電性部材からなる隔壁板１４が水平状態で設置される。また、平面矩形状の隔壁板１４は、その周縁が導電材固定部２２の下面によって押され、真空容器１２の内部の密閉状態を形成している。
【００４５】
上記のようにして、真空容器１２の内部は、隔壁板１４によって二つの部屋（ｒｏｏｍ）に上下に隔離され、上側の部屋はプラズマ生成空間１５を形成し、下側の部屋は成膜処理空間１６を形成する。
【００４６】
隔壁板１４は、特定の厚さを有して全体的に平板状となっており、さらに、真空容器１２の水平断面形状と類似した平面形状を有する。また、隔壁板１４には、内部空間２４が形成される。
【００４７】
半導体基板１１は、成膜処理空間１６に設置された基板維持機構１７（これをサセプタ(Ｓｕｓｃｅｐｔｏｒ)ともいう）上に配置される。半導体基板１１は、隔壁板１４に実質的に平行であり、その成膜面（上面）が隔壁板１４の下面に対向配置される。
【００４８】
基板維持機構１７の電位は、真空容器１２と同じ電位である接地電位４１に設定される。さらに、基板維持機構１７の内部にヒーター１８が設置され、このヒーター１８によって半導体基板１１の温度が所定の温度に維持される。
【００４９】
以下、真空容器１２の構造を説明する。真空容器１２は、その組立て性を良好にするという観点で、プラズマ生成空間１５を形成する上部容器１２ａと、成膜処理空間１６を形成する下部容器１２ｂと、から構成される。上部容器１２ａと下部容器１２ｂとを組み合わせて真空容器１２を設けるとき、これらの間に隔壁板１４が設置される。
【００５０】
隔壁板１４の周縁部を下面によって押している導電材固定部２２の周縁上面は、後述するように高周波電極２０を設置するとき、上部容器１２ａと隔壁板１４との間に介設される絶縁部材２１ａ，２１ｂのうち下側の絶縁部材２１ｂに接触される。
【００５１】
これによって、隔壁板１４の上側及び下側には、隔離されたプラズマ生成空間１５と成膜処理空間１６とが形成される。また、プラズマ生成空間１５は、隔壁板１４及び上部容器１２ａによって形成される。
【００５２】
本実施形態のスペーサ酸化膜１１８の形成時に用いられるラジカルアシスト化学気相蒸着装備において、プラズマ生成空間１５のプラズマ生成領域は、隔壁板１４、上部容器１２ａ及びこれらの略中央に配置される板状の高周波電極２０によって形成される。この高周波電極２０には、複数の穴２０ａが形成される。また、隔壁板１４及び高周波電極２０は、上部容器１２ａの側部内面に沿って設置された二つの絶縁部材２１ａ，２１ｂによって支持固定される。
【００５３】
上部容器１２ａの天井部には、高周波電極２０に接続された電力導入棒２９が設置される。また、この電力導入棒２９によって、高周波電極２０に放電用高周波電力が供給される。
【００５４】
電力導入棒２９は、絶縁物３１によって被覆され、他の金属部分と絶縁される。
【００５５】
隔壁板１４は、導電材固定部２２を通して接地電位４１に接続される。絶縁部材２１ａには、外部からプラズマ生成空間１５に酸素ガスを導入する酸素ガス導入パイプ２３ａと、フッ化ガスなどのクリーニングガスを導入するクリーニングガス導入パイプ２３ｂと、が設置される。
【００５６】
真空容器１２の内部は、隔壁板１４によってプラズマ生成空間１５と成膜処理空間１６とに隔離される。隔壁板１４には、成膜処理空間１６に材料ガスとして導入されたＴＥＯＳガスがプラズマ生成空間１５側に逆拡散することを防止するための大きさ（長さ及び直径など)、構造を有する複数の貫通穴２５が、内部空間２４の形成されてない位置を貫通する状態で均等に形成される。プラズマ生成空間１５及び成膜処理空間１６は、これら貫通穴２５を通してのみ連結される。
【００５７】
以下、上記のラジカルアシスト化学気相蒸着装備を用いたスペーサ酸化膜１１８の形成方法を説明する。
【００５８】
半導体基板１１は、搬送ロボット（図示せず）によって真空容器１２の内部に搬入され、基板維持機構１７上に配置される。真空容器１２の内部は、排気口１３によって外部に排気されることで減圧され、所定の真空状態に維持される。
【００５９】
次いで、酸素ガス導入パイプ２３ａを通して、ＨｅガスまたはＮ２ガスの添加されたＯ２ガスは、真空容器１２のプラズマ生成空間１５に導入される。また、導入されたＨｅガスまたはＮ２ガスの添加されたＯ２ガスの成分比率は、微細流量調節装置（ＭＦＣ）によって調整される。
【００６０】
一方、材料ガスであるＴＥＯＳは、材料ガス導入パイプ２８を通して隔壁板１４の内部空間２４に導入される。
【００６１】
まず、ＴＥＯＳは、内部空間２４の上側部に導入された後、均一板２７を通して均一化されて下側部分に移動し、次いで、拡散穴２６を通過して成膜処理空間１６に、直接的に（プラズマに接触せずに）導入される。このとき、成膜処理空間１６に設置された基板維持機構１７は、その内部にヒーター１８が加熱されるので、予め所定の温度に維持される。
【００６２】
上述したように、ＨｅガスまたはＮ２ガスの添加されたＯ２ガスと、材料ガスであるＴＥＯＳガスと、が異なる流入口を通してそれぞれ流入されるが、ＴＥＯＳガスのキャリアガスとして、ＨｅガスまたはＮ２ガスの添加されたＯ２ガスを用いてもよい。
【００６３】
上記の状態で、高周波電極２０には、電力導入棒２９を通して高周波電力が供給される。この高周波電力によって放電が生じ、プラズマ生成空間１５内における高周波電極２０周囲に酸素プラズマ１９が生成される。この酸素プラズマ１９を生成することで、中性の励起物質であるラジカル（活性物質）が生成される。また、このラジカル（活性物質）が貫通穴２５を通過して成膜処理空間１６に導入されると同時に、上述したように、材料ガスが隔壁板１４の内部空間２４及び拡散穴２６を通過して成膜処理空間１６に導入される。
【００６４】
その結果、成膜処理空間１６内では、該当のラジカルと、材料ガスであるＴＥＯＳガスと、が初めて接触して化学反応を起こし、ゲートスタックの形成された半導体基板１１上にシリコン酸化物を堆積してスペーサ酸化膜１１８を形成する。
【００６５】
このとき、蒸着されるスペーサ酸化膜１１８が全体的に均一な厚さを有するように、成膜処理空間１６の内部圧力（チャンバー圧力）を１〜３００Ｔｏｒｒの圧力に維持することが好ましい。
【００６６】
また、前記酸素ガスは、ＴＥＯＳの分解反応を促進し、前記スペーサ酸化膜１１８の形成工程で発生する副産物を揮発させるために添加され、その流量は、５〜２０００ｓｃｃｍにすることが好ましい。
【００６７】
本実施形態におけるＴＥＯＳの流量は、具体的な実験条件によって変わるが、上記の条件を適用する場合、１２０〜３０００ｓｃｃｍの流量で供給することが好ましい。
【００６８】
また、ラジカルアシスト化学気相蒸着装備のヒーター温度を４００〜６００℃に設定することで、スペーサ酸化膜１１８の蒸着密度及び蒸着速度を増加させることが好ましい。
【００６９】
また、半導体基板１１全体のゲートスタックに、一層均一な厚さを有するスペーサ酸化膜１１８を形成するために、前記基板維持機構１７は、回転軸に連結されて所定の速度で回転することが好ましく、このとき、基板維持機構１７の回転速度は、１秒当たり１〜１０回の速度（６０〜６００ｒｐｍ）であることが好ましい。
【００７０】
また、酸素ガスとしては、Ｏ２ガスを用いることが好ましいが、Ｏ３ガスを用いてもよい。また、窒素ガスとしては、Ｎ２を用いることが好ましいが、ＮＯ、Ｎ２Ｏ、ＮＯ２のうちいずれか一つを用いてもよい。
【００７１】
本実施形態の成膜処理空間１６内に設置される基板維持機構１７は、多数の基板を同時にローディングするためのバッチタイプでなく、一つの基板をローディングし、上記の蒸着条件を適用して一つの基板内で均一なスペーサ酸化膜１１８を得るためのシングルタイプである。
【００７２】
また、本実施形態のスペーサ酸化膜１１８の蒸着のためにラジカルアシスト化学気相蒸着装備を用いる理由は、ＬＰＣＶＤ方法では基板に熱的衝撃を与え、ＰＥＣＶＤ方法ではプラズマが直接的に基板に衝撃を与えて欠陥（結晶欠陥等の膜質の欠陥）を誘発する場合があるためである。よって、ラジカルアシスト化学気相蒸着装備を用いることで、低温蒸着が可能であり、かつ、プラズマによる直接的な攻撃（ダメージ）を避けられる。
【００７３】
また、上述したように、スペーサ酸化膜１１８は、多数の半導体基板にバッチタイプで蒸着するのではなく、ラジカルアシスト化学気相蒸着装備を用いて一つの半導体基板にシングルタイプで蒸着する。ここで、前記材料ガスとしてのＴＥＯＳの流量、成膜蒸着空間１６の圧力、キャリアガスの種類及び流量、ヒーターの温度及び基板維持機構の回転速度などを調節することで、一つの半導体基板全体のゲートスタックには、均一な厚さを有するスペーサ酸化膜１１８が蒸着可能になる。
【００７４】
以下、半導体素子のトランジスタ形成方法を再び説明する。
【００７５】
図４に示すように、前記スペーサ酸化膜１１８を形成した後、通常のトランジスタ形成工程によって前記バッファ酸化膜１１４及びスペーサ窒化膜１１６を順次エッチングし、前記スペーサ酸化膜１１８に対するブランケットエッチング工程を行って前記複数のゲートスタック１１０の両側壁にゲートスペーサ１２０を形成する。その結果、半導体基板１００上に前記ゲートスタック１１０及びゲートスペーサ１２０からなる複数のゲート１３０が形成される。引き続いて、前記複数のゲート１３０両側の半導体基板１００内に高農度の不純物を注入してソース／ドレイン（図示せず）を形成することで、最終的にＬＤＤ構造を有する半導体素子のトランジスタを形成する。
【００７６】
上述した本実施形態に係る半導体素子のトランジスタ形成方法によると、前記複数のゲートスタック１１０の稠密度とは関係なしに、全ての領域にかけて均一な厚さのスペーサ酸化膜１１８が形成される。したがって、このスペーサ酸化膜１１８に対するブランケットエッチングによって最終的に形成されるゲートスペーサ１２０及びこれを含むゲート１３０も、均一な厚さで形成されるので、半導体素子のトランジスタの電気的特性、例えば、ＰＭＯＳのＶｔ特性を均一に向上できる。
【００７７】
以下、本発明の実施形態に係るラジカルアシスト化学気相蒸着装備を用いて半導体素子のスペーサ酸化膜を形成する場合、ローディングエフェクト及びＰＭＯＳでのしきい電圧の差（ΔＶｔ）が改善されることを、具体的な実験例を挙げて説明する。なお、ここに記載されてない内容は、この技術分野の当業者であれば技術的に充分類推できるので省略する。
【００７８】
図７は、従来のＴＥＯＳを用いてスペーサ酸化膜を形成する場合と、本発明の実施形態によってスペーサ酸化膜を形成する場合におけるしきい電圧の差（ΔＶｔ）の改善効果及びローディングエフェクトの改善効果を説明するためのグラフである。
【００７９】
図７に示すように、従来のＬＰＣＶＤ方法などのＣＶＤ方法でスペーサ酸化膜を形成した場合、ゲートスペーサ及びゲートが各領域別に不均一な厚さで形成されることで、ＰＭＯＳのＶｔ領域別差が−２０３ｍＶ以上に達し、半導体素子のトランジスタの電気的特性が大きく不均一化及び悪化していた。しかし、本発明の実施形態によるラジカルアシスト化学気相蒸着装備を用いた方法でスペーサ酸化膜を形成すると、ゲートスペーサ及びゲートが均一な厚さで形成されることで、ＰＭＯＳのＶｔ領域別差が−１５６ｍＶに過ぎなかった（約４７ｍＶの改善効果がある)。また、ＰＭＯＳのＶｔローディングエフェクトの領域別差を測定した結果によっても、従来は−１９２ｍＶに達したが、本実施形態は−２２ｍＶに過ぎなく、約１７０ｍＶの改善効果があった。
【００８０】
以上、図面及びグラフに基づいて本発明の実施形態を説明したが、本発明は、前記実施形態に限定されるものではなく、他の多様な形態で製造されうる。また、本発明の属する技術分野で通常の知識を有する者にとって、本発明の技術的思想や特徴を変更せずに、他の具体的な形態で実施可能であることは明らかである。したがって、上記の各実施形態は、例示的なものに過ぎなく、限定的でないものと理解されるべきである。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施形態に係る半導体素子のトランジスタ形成方法を説明するための簡略化された工程断面図である。
【図２】本発明の一実施形態に係る半導体素子のトランジスタ形成方法を説明するための簡略化された工程断面図である。
【図３】本発明の一実施形態に係る半導体素子のトランジスタ形成方法を説明するための簡略化された工程断面図である。
【図４】本発明の一実施形態に係る半導体素子のトランジスタ形成方法を説明するための簡略化された工程断面図である。
【図５】本発明の一実施形態に係るスペーサ酸化膜の形成に用いられるラジカルアシスト化学気相蒸着装備を示した図である。
【図６】本発明の一実施形態に係るスペーサ酸化膜の形成に用いられるラジカルアシスト化学気相蒸着装備を示した図である。
【図７】従来のＴＥＯＳを用いてスペーサ酸化膜を形成する場合と本発明の一実施形態に係るスペーサ酸化膜を形成する場合とにおけるしきい電圧の差（ΔＶｔ）の改善効果及びローディングエフェクトの改善効果を説明するためのグラフである。
【符号の説明】
【００８２】
１００  半導体基板、１０２  ゲート絶縁膜、１０４  ゲート導電膜、１０６  金属シリサイド膜、１０８  ハードマスク膜、１１０  ゲートスタック、１１４  バッファ酸化膜、１１６  スペーサ窒化膜、１１８  スペーサ酸化膜、１２０  ゲートスペーサ、１３０  複数のゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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