(57)【要約】【課題】露光装置の解像度を上回る微細な寸法のラインまたはスペースを有するパターンを高精度に転写する。【解決手段】一群のレジストパターンを形成する際、まず、位相シフトマスクで構成される第１のフォトマスク１を用いて円形照明により露光し、次いでクロムマスクで構成される第２のフォトマスク６を用いて斜入射変形照明により露光することにより、第１のフォトマスク１で転写されるパターンおよび第２のフォトマスク６で転写されるパターンの両者において高精度な転写が可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１ゲート電極とそれに接続された第１配線および第２ゲート電極とそれに接続された第２配線とを有し、前記第１配線と前記第２配線とが近接して並んで配置された半導体集積回路装置の製造方法であって、
ライン状の第１遮光領域とその両側に設けられた第１開口部および第２開口部と、ライン状の第２遮光領域とその両側に設けられた第３開口部および第４開口部とを有し、前記第１開口部を通過した露光光と前記第２開口部を通過した露光光とは互いに位相が反転し、前記第３開口部を通過した露光光と前記第４開口部を通過した露光光とは互いに位相が反転する位相シフトマスクを用いた円形照明露光により、前記第１ゲート電極に対応する第１ゲート電極レジストパターンと前記第２ゲート電極に対応する第２ゲート電極レジストパターンを形成し、
前記第１遮光領域を覆う第１領域と前記第１領域に接続されたライン状の第２領域とを含む第３遮光部分および前記第２遮光領域を覆う第３領域と前記第３領域に接続されたライン状の第４領域を含む第４遮光部分とを有するクロムマスクを用いた斜入射変形照明により、前記第１配線に対応する第１配線レジストパターンおよび前記第２配線に対応する第２配線レジストパターンを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
第１ゲート電極とそれに接続された第１配線および第２ゲート電極とそれに接続された第２配線とを有し、前記第１配線と前記第２配線とが近接して並んで配置された半導体集積回路装置の製造方法であって、
ライン状の第１遮光領域とその両側に設けられた第１開口部および第２開口部と、ライン状の第２遮光領域とその両側に設けられた第３開口部および第４開口部とを有し、前記第１開口部を通過した露光光と前記第２開口部を通過した露光光とは互いに位相が反転し、前記第３開口部を通過した露光光と前記第４開口部を通過した露光光とは互いに位相が反転する位相シフトマスクを用いて、前記第１ゲート電極に対応する第１ゲート電極レジストパターンと前記第２ゲート電極に対応する第２ゲート電極レジストパターンを形成し、
前記第１遮光領域および前記第２遮光領域をそれぞれ覆う第３遮光部分および第４遮光部分と、前記第３遮光部分に接続されたライン状の第１ハーフトーン部分および前記第４遮光部分に接続されたライン状の第２ハーフトーン部分とを有するハーフトーン位相シフトマスクを用いて、前記第１配線に対応する第１配線レジストパターンおよび前記第２配線に対応する第２配線レジストパターンを形成することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、位相シフトマスクを用いた微細パターンの形成に適用して有効な技術に関するものである。
【背景技術】
【０００２】
位相シフトマスクを用いて露光装置の解像度を上回る微細な寸法のラインまたはスペースを有するレジストパターンを高精度に転写する方法としては、幾つかの方法が提案されている。例えば、森内らの特開平７−１３０６１５号公報（特許文献１）には、フォトマスクに形成された所定のラインおよびスペースを有する一群の遮光パターンを転写する際、遮光パターンのライン部とスペース部とを２つのフォトマスクに分けて形成し、露光装置の解像度を上回る微細な寸法のライン部は位相シフトマスクを使って露光し、スペース部は露光装置の解像度に見合った従来型フォトマスクを使って露光することにより、ラインとスペースとを矛盾なく転写する方法が開示されている。
【特許文献１】特開平７−１３０６１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、前記の重ね露光技術では、一部のパターンは露光装置の解像度を上回る微細な寸法のラインまたはスペースを有するレジストパターンとすることができるが、全てのレジストパターンで解像度を上回る微細パターンが得られないという課題が残されている。
【０００４】
本発明の目的は、位相シフトマスクを用いた微細パターンの形成技術を提供することにある。
【０００５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、（１）本発明の半導体集積回路装置の製造方法は、所定のレジストパターンを半導体ウエハ上に形成する際、第１のフォトマスクと、第２のフォトマスクとを重ね合わせて露光する工程を有しており、上記第１のフォトマスクの露光に用いる照明形状と上記第２のフォトマスクの露光に用いる照明形状とが異なるものである。
【０００７】
（２）本発明の半導体集積回路装置の製造方法は、前記（１）の露光工程において、前記第１のフォトマスクの露光には円形照明が用いられ、前記第２のフォトマスクの露光には輪帯照明または四重極照明が用いられるものである。
【０００８】
（３）本発明の半導体集積回路装置の製造方法は、前記（１）の露光工程において、前記第１のフォトマスクの露光にはコヒーレントファクタが0.５以下の照明が用いられ、前記第２のフォトマスクの露光には輪帯照明または四重極照明が用いられるものである。
【０００９】
（４）本発明の半導体集積回路装置の製造方法は、前記（１）の露光工程において、前記第１のフォトマスクを位相シフトマスクとし、前記第２のフォトマスクをクロムマスクまたはハーフトーンマスクとするものである。
【００１０】
（５）本発明の半導体集積回路装置の製造方法は、前記（４）の露光工程において、前記第２のフォトマスク上に前記第１のフォトマスクで転写される領域を覆う遮光部が設けられているものである。
【００１１】
（６）本発明の半導体集積回路装置の製造方法は、前記（１）の露光装置において、前記第２のフォトマスクの露光での位置合わせに、前記第１のフォトマスクで半導体ウエハ上に転写された位置情報を用いるものである。
【００１２】
（７）本発明の半導体集積回路装置の製造方法は、前記（６）の露光工程において、半導体ウエハ１枚毎に前記第１のフォトマスクの露光と前記第２のフォトマスクの露光を順次行うものである。
【００１３】
（８）本発明の半導体集積回路装置の製造方法は、前記（１）の露光工程において、前記第１のフォトマスクまたは前記第２のフォトマスクのどちらか一方、あるいは前記第１のフォトマスクおよび前記第２のフォトマスクの双方に、パターン位置の補正が加わっているものである。
【００１４】
上記した手段によれば、位相シフトマスクを用いた重ね露光技術で一群のレジストパターンを半導体ウエハ上に形成する際、まず、位相シフトマスクで構成される第１のフォトマスクを用いて円形照明により露光し、次いでクロムマスクまたはハーフトーンマスクで構成される第２のフォトマスクを用いて斜入射変形照明により露光することにより、第１のフォトマスクで転写されるパターンおよび第２のフォトマスクで転写されるパターンの両者において露光装置の解像度を上回る微細な寸法のラインまたはスペースを有するパターンを高精度に転写することができる。
【００１５】
なお、第１のフォトマスクと第２のフォトマスクの露光順番は上記に限らない。通常は高い転写寸法精度が要求されるフォトマスクを後の露光とすることにより、露光から露光後熱処理までの時間が短縮され、寸法精度が向上する。すなわち、ゲート電極を形成する第１のフォトマスクを後の露光とすることは、寸法精度向上に有効である。
【００１６】
さらに、第１のフォトマスクを用いて半導体ウエハ上に形成されるパターンと第２のフォトマスクを用いて半導体ウエハ上に形成されるパターンとの位置合わせ誤差が抑えられ、また補正を加えることによって位置ずれを防止することができる。
【発明の効果】
【００１７】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１８】
本発明によれば、位相シフトマスクを用いた重ね露光技術で一群のレジストパターンを半導体ウエハ上に形成する際、第１のフォトマスクで転写されるパターンおよび第２のフォトマスクで転写されるパターンの両者において、露光装置の解像度を上回る微細な寸法のラインまたはスペースを有するパターンを高精度に転写することができる。
【００１９】
さらに、第１のフォトマスクを用いて半導体ウエハ上に形成されるパターンと第２のフォトマスクを用いて半導体ウエハ上に形成されるパターンとの位置ずれを防止することができる。これにより、パターンのつなぎ誤差が小さくなり、レイアウト上の制限を緩和することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２１】
なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
図１（ａ）は本発明の一実施の形態で使用する第１のフォトマスクの要部平面図、図１（ｂ）は同じく第２のフォトマスクの要部平面図であり、第１のフォトマスクおよび第２のフォトマスクは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）のゲート電極およびこのゲート電極間をつなぐ配線のパターンを転写するものである。
【００２３】
図１（ａ）に示す第１のフォトマスク１のガラス基板２には、ゲート電極が形成される領域Ａを挟んだ透過部３と光の位相を約１８０度反転させる位相シフタが配置された透過部４を除いた領域に、例えばクロム（Ｃｒ）膜からなる遮光パターン５が形成されている。透過部３を透過する光の位相と透過部４を透過する光の位相とを互いに反転させる位相反転効果を用いることによって、ゲート電極が形成される領域Ａに露光装置の解像度を上回る微細な寸法のパターンを転写することが可能となる。
【００２４】
図１（ｂ）に示す第２のフォトマスク６は、ゲート電極間をつなぐ配線のパターンを転写するためのものである。この第２のフォトマスク６のガラス基板７の一面には、ゲート電極および配線のパターンが遮光部となるような遮光パターン８が形成されている。遮光パターン８の寸法は、使用する露光装置で解像可能な寸法が用いられる。
【００２５】
図２は本実施の形態１で使用する照明形状を示す。図１（ａ）は円形照明であり、ａは有効光源の半径を示し、ｂは円形照明の半径を示す。図１（ｂ）は輪帯照明、同図（ｃ）は四重極照明を示し、輪帯照明の場合、輪帯の外径ｃと内径ｄとの比で輪帯形状が表わされる。ここで、ＫｒＦエキシマレーザを光源とするＮＡが0.６の露光装置と汎用のポジ型フォトレジストを使って、前記第１のフォトマスク１と前記第２のフォトマスク６とを重ね露光する。まず、第１のフォトマスク１を用い、図２（ａ）に示した円形照明光源を用いた照明法によって露光する。コヒレンシσはａに対するｂの比率として表されて、σが
0.５以下の円形照明が用いられる。次いで、第２のフォトマスク６を用い、図２（ｂ）に示した輪帯照明光源または同図（ｃ）に示した四重極照明光源を用いた斜入射変形照明法によって露光する。
【００２６】
この後、所定の現像処理を行い、図３に示すゲート電極のレジストパターン９ａおよび配線のレジストパターン９ｂが半導体ウエハ上に形成される。第１のフォトマスク１と例えばσ0.4の円形照明、および第２のフォトマスク６と例えばσ0.7／σ0.4の輪帯照明を用いた場合、ゲート電極のレジストパターン９ａの幅は役０．１４μｍに解像し、さらに配線のレジストパターン９ｂの幅および配線のレジストパターン９ｂの間隔は約０．２μｍに解像することが可能となる。
【００２７】
このように、本実施の形態１によれば、位相シフトマスクを用いた重ね露光技術において、第２のフォトマスク６を用いた露光工程に斜入射変形照明法を用いることにより、位相シフトマスクで構成される第１のフォトマスク１で露光されたパターンのみでなく、全てのパターンで露光装置の解像度を上回る微細な寸法のラインまたはスペースを有するレジストパターンを高精度に形成することができる。
【００２８】
次に、本実施の形態１の露光技術を適用したＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法を図４〜図１２を用いて簡単に説明する。前述した露光技術は、ＣＭＯＳデバイスのゲート電極を形成する際のフォトリソグラフィ工程に適用した。図中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、Ｑｐはｐチャネル型ＭＩＳＦＥＴである。
【００２９】
まず、図４に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１１を用意する。次に、この半導体基板１１を熱酸化してその表面に膜厚０．０１μｍ程度の薄い酸化シリコン膜１２を形成し、次いでその上層に化学的気相成長（Chemical Vapor Deposition;ＣＶＤ）法で膜厚０．１μｍ程度の窒化シリコン膜１３を堆積した後、レジストパターンをマスクとして窒化シリコン膜１３、酸化シリコン膜１２および半導体基板１１を順次ドライエッチングすることにより、素子分離領域の半導体基板１１に深さ０．３５μｍ程度の素子分離溝１４ａを形成する。
【００３０】
次に、熱リン酸を用いたウエットエッチングで窒化シリコン膜１３を除去した後、図５に示すように、半導体基板１１上にＣＶＤ法で堆積した酸化シリコン膜１４ｂをエッチバック、または化学的機械研磨（Chemical Mechanical Polishing ；ＣＭＰ）法で研磨して、素子分離溝１４ａの内部に酸化シリコン膜１４ｂを残すことにより素子分離領域を形成する、続いて、半導体基板１１を約１０００℃でアニールすることにより、素子分離溝１４ａに埋め込んだ酸化シリコン膜１４ｂをデンシファイ（焼き締め）する。
【００３１】
次に、半導体基板１１のｎチャネル型ＭＩＳＦＥＴＱｎ形成領域にｐ型ウエル１５を形成するためのボロンをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐ形成領域にｎ型ウエル１６を形成するためのリンをイオン注入する。上記ボロンは、例えば注入エネルギー２００ｋｅＶ、ドーズ量２×１０１３ｃｍ−２で注入し、上記リンは、例えば注入エネルギー５００ｋｅＶ、ドーズ量３×１０１３ｃｍ−２で注入する。
【００３２】
次に、図６に示すように、半導体基板１１を熱酸化して、ｐ型ウエル１５およびｎ型ウエル１６のそれぞれの表面にゲート絶縁膜１７を約４ｎｍ程度の厚さで形成した後、ＣＶＤ法で多結晶シリコン膜１８を半導体基板１１上に堆積する。次いで、ｎ型不純物、例えばリンをイオン打ち込みによりｎチャネル型ＭＩＳＦＥＴＱｎが形成される領域の多結晶シリコン膜１８へ導入し、続いてｐ型不純物、例えばボロンをイオン打ち込みによりｐチャネル型ＭＩＳＦＥＴＱｐが形成される領域の多結晶シリコン膜１８へ導入する。この後、多結晶シリコン膜１８の上層に窒化シリコン膜１９を堆積する。
【００３３】
次に、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｎのゲート電極を形成する際のフォトリソグラフィ工程を説明する。
【００３４】
まず、半導体基板１１の表面または裏面の異物を除去した後、レジスト塗布前処理の終わった半導体基板１１上に回転塗布（Spin Coating）法によって、例えば汎用のポジ型フォトレジスト膜（図示せず）を均一に塗布し、次いで、半導体基板１１にベーク処理を施す。
【００３５】
この後、半導体基板１１を、まず、前記第１のフォトマスク１と共に縮小投影露光装置にセットし、正確な位置合わせを行った後、前記図２（ａ）に示した円形照射を用いて波長０．２４８μｍのＫｒＦエキシマレーザを一定時間照射してマスクパターンを焼き付ける。続いて、前記第１のフォトマスク１を前記第２のフォトマスク６に交換し、正確な位置合わせを行った後、前記図２（ｂ）に示した輪帯照明または同図（ｃ）に示した四重極照明を用いて前記と同様にＫｒＦエキシマレーザを一定時間照射してマスクパターンを焼き付ける。
【００３６】
図７は、本実施の形態の露光工程で使用する縮小投影露光装置２０の一例を簡単に示す。同図において、２１は、例えば５〜８インチのシリコン（Ｓｉ）単結晶等からなる半導体ウエハ、２２はＫｒＦエキシマレーザ、２３，２４は反射鏡、２５はインテグレータ、２６は反射鏡、２７はコンデンサーレンズ、２８は第１のフォトマスク１または第２のフォトマスク６を保持して少なくともＺ軸方向に微動可能なマスクホルダ、２９は縮小投影レンズである。３０は半導体ウエハ２１を吸着するウエハ吸着台、３１はＺ軸移動台（高さ方向）、３２はＸ軸移動台（水平横方向）、３３はＹ軸移動台（水平前後方向）であり、上記Ｘ軸移動台３２と共にＸＹステージを構成する。ＳＭは第１のフォトマスク１または第２のフォトマスク６である。
【００３７】
露光に際しては、ＫｒＦエキシマレーザ２２から出たビームを２枚の全反射鏡２３，２４で曲げた後、インテグレータ２５と呼ぶ光学素子によって集光と拡大、均一化を行う。次に、大型の全反射鏡２６でビームを曲げて石英製のコンデンサーレンズ２７を通した後、第１のフォトマスク１または第２のフォトマスク６と石英製の単色縮小投影レンズ２９とを経て、半導体ウエハ２１上に結像させる。
【００３８】
第１のフォトマスク１および第２のフォトマスク６を用いて重ね露光を行った後は、現像液を半導体基板１１の表面に滴下させて表面張力を利用して盛り、所定の時間現像処理を行った後、純水でのリンス、回転乾燥を連続的に行う。これによって、前記図６に示したように、半導体基板１１上のレジスト膜に所定のレジストパターン３４が形成される。
【００３９】
次に、レジストパターン３４をマスクとして、窒化シリコン膜１９および多結晶シリコン膜１８を順次エッチングし、図８に示すように、窒化シリコン膜１９からなるキャップ絶縁膜１９ａおよび多結晶シリコン膜１８によって構成されるゲート電極３５を形成する。
【００４０】
次に、ｎ型ウエル１６をレジスト膜で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極３５をマスクとしてｐ型ウエル１５にｎ型不純物、例えば砒素を導入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレインの一部を構成する低濃度のｎ- 型半導体領域３６ａを形成する。同様に、ｐ型ウエル１５をレジスト膜で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極３５をマスクとしてｎ型ウエル１６にｐ型不純物、例えばフッ化ボロンを導入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレインの一部を構成する低濃度のｐ- 型半導体領域３７ａを形成する。
【００４１】
この後、図９に示すように、半導体基板１１上にＣＶＤ法で堆積した酸化シリコン膜（図示せず）をＲＩＥ（Reactive Ion Etching）法で異方性エッチングして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極３５およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極３５のそれぞれの側壁にサイドウォールスペーサ３８を形成する。
【００４２】
次に、図１０に示すように、ｎ型ウエル１６をレジスト膜で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極３５およびサイドウォールスペーサ３８をマスクとして、ｐ型ウエル１５にｎ型不純物、例えばリンを導入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレインの他の一部を構成する高濃度のｎ+ 型半導体領域３６ｂを形成する。同様に、ｐ型ウエル１５をレジスト膜で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極３５およびサイドウォールスペーサ３８をマスクとして、ｎ型ウエル１６にｐ型不純物、例えばフッ化ボロンを導入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレインの他の一部を構成する高濃度のｐ+ 型半導体領域３７ｂを形成する。
【００４３】
次に、厚さ３０〜５０ｎｍ程度のチタン膜（図示せず）をスパッタリング法またはＣＶＤ法によって半導体基板１１上に堆積した後、窒素雰囲気中で６００〜７００℃の熱処理を半導体基板１１に施し、次いで未反応のシタン膜を除去する。この後、低抵抗化のための熱処理を半導体基板１１に施すことによって、図１１に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域３６ｂの表面、およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域３７ｂの表面にチタンシリサイド膜３９を形成する。
【００４４】
次に、図１２に示すように、半導体基板１上に層間絶縁膜４０を形成した後、レジストパターンをマスクとして層間絶縁膜４０をエッチングし、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域３６ｂの表面に設けられたチタンシリサイド膜３９、およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域３７ｂの表面に設けられたチタンシリサイド膜３９に達するコンタクトホール４１ｎ，４１ｐを開孔する。なお、図示はしないが、同時にゲート電極３５に達するコンタクトホールが形成される。
【００４５】
その後、層間絶縁膜４０の上層に金属膜、例えばタングステン膜を堆積し、例えばＣＭＰ法で、この金属膜の表面を平坦化することによってコンタクトホール４１ｎ，４１ｐの内部に金属膜を埋め込みプラグ４２を形成した後、層間絶縁膜４０の上層に堆積した金属膜をエッチングして配線層４３を形成することにより、ＣＭＯＳデバイスがほぼ完成する。
【００４６】
（実施の形態２）
図１３（ａ）は本発明の他の実施の形態で仕様する第１のフォトマスクの要部平面図、図１３（ｂ）は同じく第２のフォトマスクの要部平面図であり、第１のフォトマスクおよび第２のフォトマスクは、前記実施の形態１に記載したと同様に、ＭＩＳＦＥＴのゲート電極およびこのゲート電極間をつなぐ配線のパターンを転写するものである。
【００４７】
図１３（ａ）に示す第１のフォトマスク１は、前記実施の形態１の第１のフォトマスクと同じものである。
【００４８】
図１３（ｂ）に示す第２のフォトマスク４４は、前記実施の形態１に示した第２のフォトマスク６の遮光部の一部に半透明部４５が設けられたものであり、半透明部４５は透過率が約６％程度の位相シフタが配置されている。遮光パターン８はゲート電極が形成される領域Ａへ露光が漏れるのを防止するために設けられており、半透明部４５は繰り返しパターン、例えばゲート電極間をつなぐ配線のパターンが形成される領域に設けられる。
【００４９】
実施の形態１と同様に、前記第１のフォトマスク１と前記第２のフォトマスク４４とを重ね露光する。まず、第１のフォトマスク１を用い、図２（ａ）に示した円形照明光源を用いた照明法によって露光し、次いで、第２のフォトマスク４４を用い、図２（ｂ）に示した輪帯照明光源または同図（ｃ）に示した四重極照明光源を用いた斜入射変形照明法によって露光する。
【００５０】
このように、本実施の形態２によれば、位相シフトマスクを用いた重ね露光技術において、第１のフォトマスク１に位相シフトマスクを用い、第２のフォトマスク４４にハーフトーンマスクを用い、第２のフォトマスク４４を用いた露光工程に斜入射変形照明法を用いることにより、全てのパターンで露光装置の解像度を上回る微細な寸法のラインまたはスペースを有するレジストパターンを高精度に形成することができる。
【００５１】
（実施の形態３）
前記第１のフォトマスク１を用いて転写されたパターンと前記第２のフォトマスク６を用いて転写されたパターンとの間に生ずる位置ずれを補正する方法について説明する。        
【００５２】
図１４は位置ずれが無い場合であり、（ａ）は第１のフォトマスク１と第２のフォトマスク６とを重ねた平面図であり、実線が第１のフォトマスク１のパターン、点線が第２のフォトマスク６のパターンを示す。（ｂ）は現像処理後の半導体ウエハ上のレジストパターンの平面図を示し、４６ａはゲート電極のレジストパターン、４６ｂはゲート電極間をつなぐ配線のレジストパターンである。上記位置ずれが無い場合は、ゲート電極の微細なレジストパターン４６ａが形成され、さらに、分離性の良い配線のレジストパターン４６ｂが形成される。
【００５３】
一方、図１５は位置ずれが横方向に有る場合であり、（ａ）は第１のフォトマスク１と第２のフォトマスク６とを重ねた平面図であり、実線が第１のフォトマスク１のパターン、点線が第２のフォトマスク６のパターンを示す。（ｂ）は現像処理後の半導体ウエハ上のレジストパターンの平面図を示す。上記位置ずれが有る場合は、レジストパターンに形状不良が見られ、縦方向に延在するゲート電極のレジストパターン４６ａに細りが発生する。
【００５４】
レジストパターンに見られる上記形状不良の原因としては、第１のフォトマスク１の位置合わせ検出と第２のフォトマスク６の位置合わせ検出とを別々に行うために発生する２回分の位置合わせ誤差と、レンズ収差に起因する位置誤差の発生とが考えられる。
【００５５】
そこで、本実施の形態３では、図１６に示した工程１００〜工程１０７の手順に従って、第１のフォトマスク１の位置合わせ検出および第２のフォトマスク６の位置合わせ検出を行う。
【００５６】
まず、半導体デバイスのパターンが形成されている半導体ウエハを投影露光装置のステージへ装着した後（工程１００）、半導体ウエハ上のターゲットマークからの信号を用いて半導体デバイスのパターンの位置を検出して第１の位置情報を求め（工程１０１）、次いで、第１のフォトマスク１を上記第１の位置情報に基づいて所定の位置に露光する（工程１０２）。
【００５７】
次に、複数の半導体ウエハを一旦回収した後（工程１０３）、回収された半導体ウエハを投影露光装置のステージヘ装着し（工程１０４）、次いで半導体ウエハ上の半導体デバイスのパターンの位置を検出して第２の位置情報を求める（工程１０５）。
【００５８】
この後、第２のフォトマスク６を上記第２の位置情報に基づいて所定の位置に露光し（工程１０６）、次いで現像処理を施すことにより（工程１０７）、第１のフォトマスク１および第２のフォトマスク６が合成されたレジストパターンが半導体ウエハ上に形成される。なお、半導体ウエハ１枚毎に第１のフォトマスク１と第２のフォトマスク６とが交換されてそれぞれの露光が行われる。
【００５９】
さらに、本実施の形態３では、レンズ収差に起因する位置誤差の発生を抑えるために、レンズ収差に起因する位置ずれを予測し、フォトマスク上のパターン位置に補正を加える。
【００６０】
図１７は、レンズ収差に起因したパターン転写位置ずれがパターン寸法と照明形状に依存して変化する様子を示したグラフ図である。図１７（ａ）は孤立パターンの場合であり、同図（ｂ）はライン／スペースの場合である。照明形状の違いにより位置ずれ量が大きく異なり、また、ライン／スペースの場合はパターン寸法依存性が大きい。これより、パターンの位置ずれを予測し、第１のフォトマスク１と第２のフォトマスク６上のパターンが位置ずれしないように、片方または双方のフォトマスク上のパターン位置に補正を加えることにより、相対的な合わせ込みを行う。
【００６１】
図１８の工程１００〜工程１０４に、位置補正マスク用描画データの作成手順を示す。      
【００６２】
まず、投影露光装置を用いて露光１ショット内に複数の転写位置歪測定用のパターンを配置したターゲットマークを転写する（工程１００）。次に、位置座標測定装置または電子線描画装置を用いて上記ターゲットマークの位置を測定した後（工程１０１）、パターン位置歪データベースを半導体デバイスを構成する各層毎にファイルし（工程１０２）、さらに上記パターン位置歪データベースを用いて位置補正マスク描画データを作成した後（工程１０３）、上記位置補正マスク描画データを用いてフォトマスクを作成する（工程１０４）。
【００６３】
このように、本実施の形態３によれば、半導体ウエハ上の下地層に対して１度の合わせで第１のフォトマスク１および第２のフォトマスク６を露光するので、この２枚のフォトマスク間での位置合わせ誤差が発生しない。さらに、第１のフォトマスク１と第２のフォトマスク６に対して、片方または双方のフォトマスク上のパターン位置に補正を加えることにより両者の相対的な位置ずれを防止することができる。
【００６４】
本実施の形態３においては、レンズ収差によるパターン位置歪データベースを、実際の位置ずれ測定結果に基き作成したが、これに限らない。レンズ収差を他の方法で求め、この収差を考慮したパターン転写像のシミュレーションにより、位置ずれ量を予測あるいは求めることも可能である。
【００６５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６６】
本発明は、半導体集積回路装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００６７】
【図１】（ａ）は本発明の一実施の形態である第１のフォトマスクの要部平面図であり、（ｂ）は第２のフォトマスクの要部平面図である。
【図２】（ａ）は円形照明光源の概略説明図であり、（ｂ）は輪帯照明光源の概略説明図であり、（ｃ）は四重極照明光源の概略説明図である。
【図３】半導体ウエハ上のゲート電極のレジストパターンの一例を示す要部平面図である。
【図４】本発明の一実施の形態を適用したＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態を適用したＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態を適用したＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態を適用したＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態を適用したＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態を適用したＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態を適用したＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態を適用したＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態を適用したＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。
【図１３】（ａ）は本発明の他の実施の形態である第１のフォトマスクの要部平面図であり、（ｂ）は第２のフォトマスクの要部平面図である。
【図１４】（ａ）は、位置ずれが無い場合の第１のフォトマスクと第２のフォトマスクとを重ねた平面図であり、（ｂ）は前記位置ずれが無い場合に形成される半導体ウエハ上のレジストパターンを示す平面図である。
【図１５】（ａ）は、位置ずれが有る場合の第１のフォトマスクと第２のフォトマスクとを重ねた平面図であり、（ｂ）は前記位置ずれが有る場合に形成される半導体ウエハ上のレジストパターンを示す平面図である。
【図１６】第１のフォトマスクの位置合わせ検出および第２のフォトマスクの位置合わせ検出を行う工程を説明するための工程図である。
【図１７】レンズ収差に起因したパターン転写位置ずれがパターン寸法と照明形状に依存して変化する様子を示したグラフ図である。
【図１８】位置補正マスク用描画データの作成手順を説明するための工程図である。
【符号の説明】
【００６８】
１  第１のフォトマスク
２  ガラス基板
３  透過部
４  透過部
５  遮光パターン
６  第２のフォトマスク
７  ガラス基板
８  遮光パターン
９ａ  レジストパターン
９ｂ  レジストパターン
１１  半導体基板
１２  酸化シリコン膜
１３  窒化シリコン膜
１４ａ  素子分離溝
１４ｂ  酸化シリコン膜
１５  ｐ型ウエル
１６  ｎ型ウエル
１７  ゲート絶縁膜
１８  多結晶シリコン膜
１９  窒化シリコン膜
１９ａ  キャップ絶縁膜
２０  縮小投影露光装置
２１  半導体ウエハ
２２  ＫｒＦエキシマレーザ
２３  反射鏡
２４  反射鏡
２５  インテグレータ
２６  反射鏡
２７  コンデンサーレンズ
２８  マスクホルダ
２９  縮小投影レンズ
３０  ウエハ吸着台
３１  Ｚ軸移動台（高さ方向）
３２  Ｘ軸移動台（水平横方向）
３３  Ｙ軸移動台（水平前後方向）
３４  レジストパターン
３５  ゲート電極
３６ａ  ｎ- 型半導体領域
３６ｂ  ｎ+ 型半導体領域
３７ａ  ｐ- 型半導体領域
３７ｂ  ｐ+ 型半導体領域
３８  サイドウォールスペーサ
３９  チタンシリサイド膜
４０  層間絶縁膜
４１ｎ  コンタクトホール
４１ｐ  コンタクトホール
４２  プラグ
４３  配線層
４４  第２のフォトマスク
４５  半透明部
４６ａ  レジストパターン
４６ｂ  レジストパターン
Ａ  ゲート電極が形成される領域
ａ  有効光源の半径
ｂ  円形照明の半径
ｃ  輪帯の外径
ｄ  輪帯の内径
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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