(57)【要約】【課題】試験装置の各ドライバ出力／コンパレータ入力の位相調整を高精度かつ高速に行う。【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、試験パターンを指定された時間遅延させる可変遅延回路と、端子に接続され、遅延された試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、複数の試験条件のそれぞれに対応付けて、試験信号を指定された出力タイミングに端子へ入力させるための可変遅延回路の遅延量の調整値を記憶する記憶部と、いずれかの試験条件において被試験デバイスを試験することに応じて、当該試験条件に対応する調整値を記憶部から取得して、可変遅延回路に設定する遅延設定部とを備える試験装置を提供する。【選択図】図１
2007024524.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、
前記試験パターンを指定された時間遅延させる可変遅延回路と、
前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、
複数の試験条件のそれぞれに対応付けて、前記試験信号を指定された出力タイミングに前記端子へ入力させるための前記可変遅延回路の遅延量の調整値を記憶する記憶部と、
いずれかの前記試験条件において前記被試験デバイスを試験することに応じて、当該試験条件に対応する前記調整値を前記記憶部から取得して、前記可変遅延回路に設定する遅延設定部と
を備える試験装置。
【請求項２】
複数の前記試験条件を順に設定し、それぞれの前記試験条件により前記被試験デバイスを試験する場合において、
前記記憶部は、前記複数の試験条件に対応する前記調整値を、試験する前記試験条件の順序に対応する順に記憶し、
前記遅延設定部は、前記試験条件を変更する度に、前記記憶部から前記調整値を記憶順に取得して前記可変遅延回路に設定する
請求項１に記載の試験装置。
【請求項３】
前記端子に接続され、当該端子から出力された出力信号を指定されたタイミングで取得するタイミング比較部と、
一の試験条件において、指定された出力タイミングに前記試験信号を前記端子へ入力させるように、前記可変遅延回路の遅延量を調整する第１調整部と、
他の試験条件において前記ドライバ部が出力した前記試験信号が前記タイミング比較部に到着するタイミングが、前記一の試験条件における当該タイミングと略同一となるように、前記他の試験条件において用いる前記可変遅延回路の遅延量を調整する第２調整部と、
前記第２調整部による前記可変遅延回路の遅延量の調整値を前記記憶部に記憶させる制御部と
を更に備える請求項１に記載の試験装置。
【請求項４】
前記第２調整部は、
前記他の試験条件における前記調整値の複数の候補値を前記記憶部に記憶させる展開部と、
前記遅延設定部により前記他の試験条件において前記複数の候補値を前記可変遅延回路に順次設定させ、前記試験信号が前記出力タイミングに前記端子へ入力されるか否かを検出する検出部と、
前記試験信号が前記出力タイミングに前記端子へ入力されることを検出した前記候補値を前記調整値として選択する選択部と
を有する請求項３に記載の試験装置。
【請求項５】
前記展開部は、前記第１調整部により前記一の試験条件について得られた前記可変遅延回路の遅延量の調整値から予め設定された間隔おきに選択された複数の値を、前記複数の候補値として前記記憶部に記憶させる請求項４に記載の試験装置。
【請求項６】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、
前記試験パターンを指定された時間遅延させる可変遅延回路と、
前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、
前記端子に接続され、当該端子から出力された出力信号を指定されたタイミングで取得するタイミング比較部と、
一の試験条件において、指定された出力タイミングに前記試験信号を前記端子へ入力させるように、前記可変遅延回路の遅延量を調整する第１調整部と、
他の試験条件において前記ドライバ部が出力した前記試験信号が前記タイミング比較部に到着するタイミングが、前記一の試験条件における当該タイミングと略同一となるように、前記他の試験条件において用いる前記可変遅延回路の遅延量を調整する第２調整部と
を備える試験装置。
【請求項７】
前記第１調整部は、指定された入力タイミングにおいて前記端子から出力される前記出力信号を取得するように、前記タイミング比較部が前記出力信号を取得するタイミングを指定するストローブ信号の遅延量を更に調整する請求項６に記載の試験装置。
【請求項８】
前記パターン発生器、前記ドライバ部、および前記タイミング比較部を有するピンリソースを複数備え、
前記第１調整部は、複数の前記ピンリソースに同一の前記出力タイミングを指定した場合に、前記被試験デバイスが有するそれぞれの前記端子とそれぞれの前記ドライバ部からの配線との接続部分に順次接続され、接続先の前記ドライバ部から入力される前記試験信号を予め設定された基準タイミングで取得する基準タイミング比較器に対し、同一タイミングで前記試験信号を入力させるように当該ピンリソースが有する前記可変遅延回路の遅延量を調整し、
前記第２調整部は、前記他の試験条件においてそれぞれの前記ドライバ部が出力した前記試験信号が対応する前記タイミング比較部に到着するタイミングを並行して測定する
請求項６に記載の試験装置。
【請求項９】
被試験デバイスを試験する試験装置の制御方法であって、
前記試験装置は、
前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、
前記試験パターンを指定された時間遅延させる可変遅延回路と、
前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部と
を備え、
当該制御方法は、
複数の試験条件のそれぞれに対応付けて、前記試験信号を指定された出力タイミングに前記端子へ入力させるための前記可変遅延回路の遅延量の調整値を記憶する記憶段階と、
いずれかの前記試験条件において前記被試験デバイスを試験することに応じて、当該試験条件に対応する前記調整値を前記記憶段階から取得して、前記可変遅延回路に設定する遅延設定段階と
を備える制御方法。
【請求項１０】
被試験デバイスを試験する試験装置の制御方法であって、
前記試験装置は、
前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、
前記試験パターンを指定された時間遅延させる可変遅延回路と、
前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、
前記端子に接続され、当該端子から出力された出力信号を指定されたタイミングで取得するタイミング比較部と
を備え、
当該制御方法は、
一の試験条件において、指定された出力タイミングに前記試験信号を前記端子へ入力させるように、前記可変遅延回路の遅延量を調整する第１調整段階と、
他の試験条件において前記ドライバ部が出力した前記試験信号が前記タイミング比較部に到着するタイミングが、前記一の試験条件における当該タイミングと略同一となるように、前記他の試験条件において用いる前記可変遅延回路の遅延量を調整する第２調整段階と
を備える制御方法。
【請求項１１】
被試験デバイスを試験する試験装置の制御プログラムであって、
当該制御プログラムは、前記試験装置を、
前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、
前記試験パターンを指定された時間遅延させる可変遅延回路と、
前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、
複数の試験条件のそれぞれに対応付けて、前記試験信号を指定された出力タイミングに前記端子へ入力させるための前記可変遅延回路の遅延量の調整値を記憶する記憶部と、
いずれかの前記試験条件において前記被試験デバイスを試験することに応じて、当該試験条件に対応する前記調整値を前記記憶部から取得して、前記可変遅延回路に設定する遅延設定部と
して機能させる制御プログラム。
【請求項１２】
被試験デバイスを試験する試験装置の制御プログラムであって、
当該制御プログラムは、前記試験装置を、
前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、
前記試験パターンを指定された時間遅延させる可変遅延回路と、
前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、
前記端子に接続され、当該端子から出力された出力信号を指定されたタイミングで取得するタイミング比較部と、
一の試験条件において、指定された出力タイミングに前記試験信号を前記端子へ入力させるように、前記可変遅延回路の遅延量を調整する第１調整部と、
他の試験条件において前記ドライバ部が出力した前記試験信号が前記タイミング比較部に到着するタイミングが、前記一の試験条件における当該タイミングと略同一となるように、前記他の試験条件において用いる前記可変遅延回路の遅延量を調整する第２調整部と
して機能させる制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置、制御方法、および制御プログラムに関する。特に本発明は、被試験デバイスとの間で入出力する信号のキャリブレーションを高精度に行う試験装置、制御方法、および制御プログラムに関する。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）を試験する試験装置は、ＤＵＴを試験するための試験信号をドライバから出力してＤＵＴの端子に入力し、ＤＵＴの端子から出力される出力信号をコンパレータに入力してタイミング比較器により取得する。ここで、ドライバ出力／コンパレータ入力のタイミング、および、ドライバ／コンパレータとＤＵＴの端子との間の配線にはばらつきがあるので、信号伝播時間にばらつきが生じる。
【０００３】
そこで、従来の試験装置は、ＤＵＴの端子部分で信号のタイミングの位相を揃えることを目的として、ドライバ／コンパレータ毎にドライバ出力およびコンパレータ入力の位相を調整するための可変遅延回路を備える。そして、ＤＵＴの試験前に、これらの可変遅延回路の遅延量を調整し、ＤＵＴの端子部分で信号のタイミングの位相を揃える。この調整をキャリブレーションと呼ぶ。
【０００４】
キャリブレーションの結果得られるドライバ／コンパレータ毎の遅延量の調整値は、キャリブレーションファイルというファイルに保存される。試験装置の制御装置は、次に同一の試験条件で試験を行う際にキャリブレーションファイルを読み出して、ファイルに記録された各調整値を各可変遅延回路に設定する。
【０００５】
キャリブレーション手法としては、ＤＵＴが挿入されるソケット上における、ＤＵＴの各端子と接触する信号端に順次プローブを接触させ、当該プローブと電気的に接続された基準ドライバ／基準コンパレータを用いてドライバ／コンパレータのタイミングの位相を調整する高精度キャリブレーションが挙げられる。高精度キャリブレーションによれば、ＤＵＴの端子が接触する信号端における信号波形を用いてキャリブレーションを行うことができるので、ドライバ／コンパレータと当該信号端との間の配線長等の影響を含めた調整をすることができる。
【０００６】
なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の高精度キャリブレーションによれば、高い精度でキャリブレーションを行うことができる。一方、単一の基準ドライバ／基準コンパレータを順次各信号端に接触させて当該信号端に接続されたドライバ／コンパレータの位相調整をするので、例えば数時間等の非常に長い時間をキャリブレーションに費やしてしまう。また、ＤＵＴの試験においては、例えばドライバの電圧振幅レベルを変更する等により試験条件を変更しながら試験を繰り返す場合もある。このような試験条件の変更があると、信号の位相にずれが生じ、再度キャリブレーションを行う必要が生じてしまう。
【０００８】
そこで本発明は、上記の課題を解決することのできる試験装置、制御方法、および制御プログラムを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００９】
本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、前記試験パターンを指定された時間遅延させる可変遅延回路と、前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、複数の試験条件のそれぞれに対応付けて、前記試験信号を指定された出力タイミングに前記端子へ入力させるための前記可変遅延回路の遅延量の調整値を記憶する記憶部と、いずれかの前記試験条件において前記被試験デバイスを試験することに応じて、当該試験条件に対応する前記調整値を前記記憶部から取得して、前記可変遅延回路に設定する遅延設定部とを備える試験装置を提供する。
【００１０】
複数の前記試験条件を順に設定し、それぞれの前記試験条件により前記被試験デバイスを試験する場合において、前記記憶部は、前記複数の試験条件に対応する前記調整値を、試験する前記試験条件の順序に対応する順に記憶し、前記遅延設定部は、前記試験条件を変更する度に、前記記憶部から前記調整値を記憶順に取得して前記可変遅延回路に設定してもよい。
【００１１】
前記端子に接続され、当該端子から出力された出力信号を指定されたタイミングで取得するタイミング比較部と、一の試験条件において、指定された出力タイミングに前記試験信号を前記端子へ入力させるように、前記可変遅延回路の遅延量を調整する第１調整部と、他の試験条件において前記ドライバ部が出力した前記試験信号が前記タイミング比較部に到着するタイミングが、前記一の試験条件における当該タイミングと略同一となるように、前記他の試験条件において用いる前記可変遅延回路の遅延量を調整する第２調整部と、前記第２調整部による前記可変遅延回路の遅延量の調整値を前記記憶部に記憶させる制御部とを更に備えてもよい。
【００１２】
前記第２調整部は、前記他の試験条件における前記調整値の複数の候補値を前記記憶部に記憶させる展開部と、前記遅延設定部により前記他の試験条件において前記複数の候補値を前記可変遅延回路に順次設定させ、前記試験信号が前記出力タイミングに前記端子へ入力されるか否かを検出する検出部と、前記試験信号が前記出力タイミングに前記端子へ入力されることを検出した前記候補値を前記調整値として選択する選択部とを有してもよい。
【００１３】
前記展開部は、前記第１調整部により前記一の試験条件について得られた前記可変遅延回路の遅延量の調整値から予め設定された間隔おきに選択された複数の値を、前記複数の候補値として前記記憶部に記憶させてもよい。
【００１４】
本発明の第２の形態によると、被試験デバイスを試験する試験装置であって、前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、前記試験パターンを指定された時間遅延させる可変遅延回路と、前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、前記端子に接続され、当該端子から出力された出力信号を指定されたタイミングで取得するタイミング比較部と、一の試験条件において、指定された出力タイミングに前記試験信号を前記端子へ入力させるように、前記可変遅延回路の遅延量を調整する第１調整部と、他の試験条件において前記ドライバ部が出力した前記試験信号が前記タイミング比較部に到着するタイミングが、前記一の試験条件における当該タイミングと略同一となるように、前記他の試験条件において用いる前記可変遅延回路の遅延量を調整する第２調整部とを備える試験装置を提供する。
【００１５】
前記第１調整部は、指定された入力タイミングにおいて前記端子から出力される前記出力信号を取得するように、前記タイミング比較部が前記出力信号を取得するタイミングを指定するストローブ信号の遅延量を更に調整してもよい。
【００１６】
前記パターン発生器、前記ドライバ部、および前記タイミング比較部を有するピンリソースを複数備え、前記第１調整部は、複数の前記ピンリソースに同一の前記出力タイミングを指定した場合に、前記被試験デバイスが有するそれぞれの前記端子とそれぞれの前記ドライバ部からの配線との接続部分に順次接続され、接続先の前記ドライバ部から入力される前記試験信号を予め設定された基準タイミングで取得する基準タイミング比較器に対し、同一タイミングで前記試験信号を入力させるように当該ピンリソースが有する前記可変遅延回路の遅延量を調整し、前記第２調整部は、前記他の試験条件においてそれぞれの前記ドライバ部が出力した前記試験信号が対応する前記タイミング比較部に到着するタイミングを並行して測定してもよい。
【００１７】
本発明の第３の形態によると、被試験デバイスを試験する試験装置の制御方法であって、前記試験装置は、前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、前記試験パターンを指定された時間遅延させる可変遅延回路と、前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部とを備え、当該制御方法は、複数の試験条件のそれぞれに対応付けて、前記試験信号を指定された出力タイミングに前記端子へ入力させるための前記可変遅延回路の遅延量の調整値を記憶する記憶段階と、いずれかの前記試験条件において前記被試験デバイスを試験することに応じて、当該試験条件に対応する前記調整値を前記記憶段階から取得して、前記可変遅延回路に設定する遅延設定段階とを備える制御方法を提供する。
【００１８】
本発明の第４の形態によると、被試験デバイスを試験する試験装置の制御方法であって、前記試験装置は、前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、前記試験パターンを指定された時間遅延させる可変遅延回路と、前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、前記端子に接続され、当該端子から出力された出力信号を指定されたタイミングで取得するタイミング比較部とを備え、当該制御方法は、一の試験条件において、指定された出力タイミングに前記試験信号を前記端子へ入力させるように、前記可変遅延回路の遅延量を調整する第１調整段階と、他の試験条件において前記ドライバ部が出力した前記試験信号が前記タイミング比較部に到着するタイミングが、前記一の試験条件における当該タイミングと略同一となるように、前記他の試験条件において用いる前記可変遅延回路の遅延量を調整する第２調整段階とを備える制御方法を提供する。
【００１９】
本発明の第５の形態によると、被試験デバイスを試験する試験装置の制御プログラムであって、当該制御プログラムは、前記試験装置を、前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、前記試験パターンを指定された時間遅延させる可変遅延回路と、前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、複数の試験条件のそれぞれに対応付けて、前記試験信号を指定された出力タイミングに前記端子へ入力させるための前記可変遅延回路の遅延量の調整値を記憶する記憶部と、いずれかの前記試験条件において前記被試験デバイスを試験することに応じて、当該試験条件に対応する前記調整値を前記記憶部から取得して、前記可変遅延回路に設定する遅延設定部として機能させる制御プログラムを提供する。
【００２０】
本発明の第６の形態によると、被試験デバイスを試験する試験装置の制御プログラムであって、当該制御プログラムは、前記試験装置を、前記被試験デバイスの端子に供給する試験パターンを発生するパターン発生器と、前記試験パターンを指定された時間遅延させる可変遅延回路と、前記端子に接続され、遅延された前記試験パターンに基づく試験信号を当該端子へ出力するドライバ部と、前記端子に接続され、当該端子から出力された出力信号を指定されたタイミングで取得するタイミング比較部と、一の試験条件において、指定された出力タイミングに前記試験信号を前記端子へ入力させるように、前記可変遅延回路の遅延量を調整する第１調整部と、他の試験条件において前記ドライバ部が出力した前記試験信号が前記タイミング比較部に到着するタイミングが、前記一の試験条件における当該タイミングと略同一となるように、前記他の試験条件において用いる前記可変遅延回路の遅延量を調整する第２調整部として機能させる制御プログラムを提供する。
【００２１】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００２２】
本発明によれば、試験装置の各ドライバ出力／コンパレータ入力の位相調整を高精度かつ高速に行うことができる。
【発明を実施するための最良の形態】
【００２３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２４】
図１は、本実施形態に係る試験装置１０の構成をＤＵＴ１００と共に示す。ＤＵＴ１００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはフラッシュメモリ等のメモリＬＳＩであってよく、ロジックＩＣまたはロジックＬＳＩ等であってよい。また、本実施形態に係る試験装置１０は、１または複数のＤＵＴ１００を試験するものであり、ＤＵＴ１００の各端子に対応してそれぞれ設けられた複数のピンリソース１１０と、ＤＵＴ１００の試験を制御する制御装置１７０とを備える。
【００２５】
ピンリソース１１０は、周期発生器１１５と、パターン発生器１２０と、波形成形器１２５と、タイミング発生器１３０と、アンドゲート１３２と、アンドゲート１３４と、可変遅延回路１３６と、可変遅延回路１３８と、ドライバ部１３９と、タイミング比較部１４３と、可変遅延回路１４８と、論理比較部１５０と、フェイルメモリ１６５と、記憶部１５５と、遅延設定部１６０とを有する。
周期発生器１１５は、ＤＵＴ１００の試験中に試験装置１０内の各部を動作させる基準となる試験レートクロックを発生する。これにより周期発生器１１５は、試験に含まれる各試験サイクルの周期（試験周期）を定める。周期発生器１１５は、各試験周期を同一の長さとしてもよく、試験周期毎に異なる長さとしてもよい。
【００２６】
パターン発生器１２０は、周期発生器１１５により定められた試験周期毎に、ＤＵＴ１００の端子に供給する試験パターンを発生する。更にパターン発生器１２０は、ＤＵＴ１００の出力信号の期待値を生成し、論理比較部１５０へ供給する。
【００２７】
パターン発生器１２０は、制御装置１７０から供給される試験プログラムの命令列を実行して、それぞれの命令に対応付けられた試験パターンを波形成形器１２５へ供給するシーケンシャル・パターン・ジェネレータであってよい。これに代えて、パターン発生器１２０は、試験周期毎に、予め定められたアルゴリズムに基づいて、ＤＵＴ１００に供給する試験パターンを生成するアルゴリズミック・パターン・ジェネレータであってもよい。
【００２８】
波形成形器１２５は、パターン発生器１２０から入力された試験パターンを波形成形し、試験パターンに基づく波形成形後の信号をアンドゲート１３２およびアンドゲート１３４へ出力する。一例として、本実施形態に係る波形成形器１２５は、試験パターンに基づいて、試験信号をハイレベルとするか否かを示すセット信号をアンドゲート１３２へ出力し、試験信号をローレベルとするか否かを示すリセット信号をアンドゲート１３４へ出力する。より詳細には、波形成形器１２５は、試験信号をハイレベルとする場合にセット信号を論理値Ｈとし、試験信号をローレベルとする場合にリセット信号を論理値Ｈとする。
【００２９】
タイミング発生器１３０は、試験信号をハイレベルとするタイミングおよび試験信号をローレベルとするタイミングを、パターン発生器１２０から指定されたタイミング情報及び／又は予めタイミング発生器１３０に設定されたタイミング情報に基づき決定して出力する。本実施形態において、パターン発生器１２０は、当該タイミング情報により、タイミング発生器１３０が発生する複数のタイミングの中から、いずれのタイミングに基づきセット信号およびリセット信号を生成するかをそれぞれ指定する。
【００３０】
アンドゲート１３２は、波形成形器１２５が出力したセット信号およびタイミング発生器１３０が出力したセット信号用のタイミング信号の論理積を取り、タイミング発生器１３０が出力したタイミング信号に応じたタイミングのセット信号を出力する。同様に、アンドゲート１３４は、波形成形器１２５が出力したリセット信号およびタイミング発生器１３０が出力したリセット信号用のタイミング信号の論理積を取り、タイミング発生器１３０が出力したタイミング信号に応じたタイミングのリセット信号を出力する。
【００３１】
可変遅延回路１３６および可変遅延回路１３８は、アンドゲート１３２およびアンドゲート１３４が出力する信号を、各ピンリソース１１０に応じて設定された時間それぞれ遅延させることにより、試験パターンを指定された時間遅延させる。これにより、可変遅延回路１３６および可変遅延回路１３８は、ドライバ部１３９が出力する試験信号の位相を調整する。
【００３２】
ドライバ部１３９は、ＤＵＴ１００の対応する端子に接続され、可変遅延回路１３６および可変遅延回路１３８により遅延された試験パターンに基づく試験信号を当該端子へ出力する。ドライバ部１３９は、フリップフロップ１４０と、ドライバ１４２とを含む。フリップフロップ１４０は、可変遅延回路１３６により遅延されたセット信号により出力を論理値Ｈにセットし、可変遅延回路１３８により遅延されたリセット信号により出力を論理値ＬにリセットするＳＲフリップフロップである。ドライバ１４２は、フリップフロップ１４０が出力した試験信号を指定された電圧振幅レベルに変換して、ＤＵＴ１００の端子へ出力する。
【００３３】
タイミング比較部１４３は、同一ピンリソース１１０内のドライバ部１３９と同一の端子に接続され、当該端子から出力された出力信号を指定されたタイミングで取得する。タイミング比較部１４３は、コンパレータ１４４と、タイミング比較器１４６とを含む。コンパレータ１４４は、ＤＵＴ１００の出力信号の電圧を論理値Ｈを示すレベル電圧ＶｉＨおよび論理値Ｌを示すレベル電圧ＶｉＬと比較して、比較結果に基づき出力信号の論理値を出力する。タイミング比較器１４６は、可変遅延回路１４８から入力されるストローブ信号に応じたタイミングで、コンパレータ１４４から出力される出力信号の論理値を取り込み、論理比較部１５０へ出力する。
【００３４】
可変遅延回路１４８は、タイミング発生器１３０が出力する、出力信号の取得タイミングを示すタイミング信号を、各ピンリソース１１０に応じて設定された時間遅延させ、タイミング比較部１４３が出力信号を取得するタイミングを指定するストローブ信号を出力する。これにより、可変遅延回路１４８は、ＤＵＴ１００の端子から出力された出力信号をタイミング比較部１４３が取得するタイミングの位相を調整する。
【００３５】
論理比較部１５０は、タイミング比較部１４３から入力したＤＵＴ１００の出力信号の論理値と、パターン発生器１２０から入力した当該出力信号の期待値とを比較する。フェイルメモリ１６５は、論理比較部１５０による比較結果を記憶する。
【００３６】
記憶部１５５は、複数の試験条件のそれぞれに対応付けて、試験信号を指定された出力タイミングに端子へ入力させるための可変遅延回路１３６、可変遅延回路１３８、および可変遅延回路１４８の遅延量の調整値を記憶する。ここで、試験条件とは、同一のタイミングを指定した場合において、ドライバ部１３９が試験信号を出力するタイミング、または、タイミング比較部１４３が出力信号を取得するタイミングが変化するような試験パラメータの設定値等の条件を示す。一例として、ドライバ１４２の電圧振幅レベルを変更すると、試験信号のタイミングが変化するので、試験条件を変えることとなる。同様に、コンパレータ１４４のＶｉＨまたはＶｉＬを変更すると、出力信号の取得タイミングが変化するので、試験条件を変えることとなる。他の例として、ドライバ部１３９及び／又はタイミング比較部１４３と接続先の端子間との間の配線の変更等によっても試験条件を変えることとなる。
【００３７】
遅延設定部１６０は、いずれかの試験条件においてＤＵＴ１００を試験することに応じて、当該試験条件に対応する調整値を記憶部１５５から取得して、可変遅延回路１３６、可変遅延回路１３８、および可変遅延回路１４８に設定する。
【００３８】
制御装置１７０は、第１調整部１７５と、第２調整部１８５と、制御部１９０とを有する。第１調整部１７５は、基準とする一の試験条件において、高精度キャリブレーションを行う。すなわち、第１調整部１７５は、指定された出力タイミングに試験信号を端子へ入力させるように、可変遅延回路１３６および可変遅延回路１３８の遅延量を調整する。同様に第１調整部１７５は、指定された入力タイミングにおいて端子から出力される出力信号を取得するように、ストローブ信号の遅延量を更に調整する。
【００３９】
第２調整部１８５は、他の試験条件においてドライバ部１３９が出力した試験信号が、ドライバ部１３９とＤＵＴ１００の端子の間の配線、および当該端子とタイミング比較部１４３の間の配線を経由してタイミング比較部１４３に到着するタイミングが、第１調整部１７５による位相調整が完了した一の試験条件においてドライバ部１３９が出力した試験信号がタイミング比較部１４３に到着するタイミングと略同一となるように、他の試験条件において用いる可変遅延回路１３６、可変遅延回路１３８、および可変遅延回路１４８の遅延量を調整する。第２調整部１８５は、当該他の試験条件における可変遅延回路１３６、可変遅延回路１３８、および可変遅延回路１４８の遅延量の調整値の複数の候補値を生成する展開部１８７と、各候補値を可変遅延回路１３６、可変遅延回路１３８、および可変遅延回路１４８へ設定して当該候補値が適切な値か否かを検出する検出部１８８と、最も適切な候補値を選択する選択部１８９とを含む。
【００４０】
制御部１９０は、第１調整部１７５または第２調整部１８５による可変遅延回路１３６、可変遅延回路１３８、及び／又は可変遅延回路１４８の遅延量の調整値を、キャリブレーションファイルに格納する。そして、制御部１９０は、これらの調整値を遅延設定部１６０を介して記憶部１５５へ転送し、記憶部１５５により記憶させる。
【００４１】
図２は、本実施形態に係る試験装置１０の高精度キャリブレーションを行う構成を示す。本図において、試験装置１０は、テストヘッド２１０と、マザーボード２２０と、ソケットボード２２５と、ソケット２３０と、プローブユニット２５０および調整部２６５を含む第１調整部１７５とを有する。テストヘッド２１０には、複数のピンリソース１１０を備える試験モジュールが１または複数挿入される。マザーボード２２０は、テストヘッド２１０の上に搭載され、ＤＵＴ１００の各端子と接触するソケット２３０上の各信号端と、それぞれのドライバ部１３９およびタイミング比較部１４３との間をボード上の配線パターンにより電気的に接続する。ソケットボード２２５は、マザーボード２２０の上に載置され、ソケット２３０上の各信号端と、それぞれのドライバ部１３９およびタイミング比較部１４３との間をボード上の配線パターンにより電気的に接続する。マザーボード２２０およびソケット２３０の間は、同軸ケーブル等のケーブルにより接続される。ソケット２３０は、ソケットボード２２５の上に設けられ、ＤＵＴ１００を搭載する。コンタクトボード２４０は、高精度キャリブレーション時において、ソケット２３０の各信号端とプローブユニット２５０のプローブ２５２およびプローブ２５３とを電気的に接触させるためにソケット２３０に挿入され、各信号端と各パッド２４５とを導通させる。
【００４２】
第１調整部１７５は、プローブユニット２５０および調整部２６５を含む。プローブユニット２５０は、複数のドライバ部１３９がそれぞれ出力する信号のタイミング調整の基準となる基準コンパレータ２５５と、複数のタイミング比較部１４３のそれぞれのタイミング調整に用いる基準の信号を出力する基準ドライバ２６０と、基準コンパレータ２５５をパッド２４５に接触させるプローブ２５２と、基準ドライバ２６０をパッド２４５に接触させるプローブ２５３とを含む。基準コンパレータ２５５は、ＤＵＴ１００が有するそれぞれの端子と、それぞれのドライバ部１３９およびタイミング比較部１４３からの配線との接続部分に繋がるパッド２４５に順次接続され、接続先のドライバ部１３９から入力される試験信号を予め設定された基準タイミングで取得する。基準ドライバ２６０は、パッド２４５に順次接続され、接続先のタイミング比較部１４３に取得させる基準の信号を出力する。
【００４３】
調整部２６５は、プローブユニット２５０を移動させて複数のパッド２４５に順次接触させる。そして、調整部２６５は、接続先のドライバ部１３９が出力する試験信号を基準コンパレータ２５５により取得し、取得結果に基づいて可変遅延回路１３６および可変遅延回路１３８の遅延量を調整する。また、調整部２６５は、基準ドライバ２６０が出力する信号を接続先のタイミング比較部１４３により取得させ、取得結果に基づいて可変遅延回路１４８の遅延量を調整する。
【００４４】
図３は、本実施形態に係る試験装置１０の高精度キャリブレーションによるタイミング調整を示す。第１調整部１７５は、複数のピンリソース１１０に同一の出力タイミングを指定した場合に、基準コンパレータ２５５に対し、同一タイミングで試験信号を入力させるように、当該ピンリソース１１０が有する可変遅延回路１３６および可変遅延回路１３８の遅延量を調整する。すなわち、まず、調整部２６５は、プローブ２５２を第１のピンリソース１１０と導通するパッド２４５に接触させる。次に、調整部２６５は、各ドライバ部１３９に共通の出力タイミングを指定して第１のドライバ部１３９から試験信号ＣＬＫ１を出力させ、基準コンパレータ２５５により当該試験信号を取得させる。そして、調整部２６５は、試験信号ＣＬＫ１の立上りエッジまたは立下りエッジを基準コンパレータ２５５の取得タイミングに近づけるように可変遅延回路１３６または可変遅延回路１３８の遅延量を変更しながら試験信号ＣＬＫ１の出力および取得を繰り返す。この結果、調整部２６５は、試験信号の立上りエッジまたは立下りエッジを基準コンパレータ２５５の取得タイミングと略一致させることができる。
【００４５】
第１調整部１７５は、以上の処理を各ドライバ部１３９に対して行うことにより、同一の出力タイミングを指定した場合に、全てのドライバ部１３９がＤＵＴ１００の端子に同一のタイミングで到着する試験信号を出力するように調整する。
【００４６】
同様に、第１調整部１７５は、複数のピンリソース１１０に同一の入力タイミングを指定した場合に、基準ドライバ２６０から出力した基準の出力信号を略同一タイミングで取得するように、当該ピンリソース１１０が有する可変遅延回路１４８の遅延量を調整する。
【００４７】
以上に示した高精度キャリブレーションにより、試験装置１０は、各ドライバ部１３９が出力する試験信号のタイミング、および各タイミング比較部１４３が出力信号を入力するタイミングを精度良く調整することができる。
【００４８】
図４は、ドライバ１４２の出力の電圧振幅レベルを変化させた場合におけるキャリブレーションポイントのずれを示す。一例として第１調整部１７５は、一の試験条件において、各ドライバ１４２の出力の電圧振幅レベルをＶａに設定する。このとき、ドライバ１４２が出力する試験信号の立上りには時間Ｔａを要する。第１調整部１７５は、高精度キャリブレーションにおいて、立上りエッジの略５０％点のタイミングで基準コンパレータ２５５が試験信号を取得するように、可変遅延回路１３６の遅延量を調整する。
【００４９】
上記の試験条件において試験信号の位相調整を完了した後、他の試験条件として各ドライバ１４２の出力の電圧振幅レベルをＶｂに変更したとする。この場合、ドライバ１４２が出力する試験信号の立上り時間はＴｂに変わる。したがって、立上りエッジの略５０％点のタイミングも変化してしまう。
【００５０】
そこで、本実施形態に係る第２調整部１８５は、一の試験条件において位相調整を完了した後に、当該試験条件における可変遅延回路１３６および可変遅延回路１３８の調整値を利用して、他の試験条件における可変遅延回路１３６および可変遅延回路１３８の遅延量の調整値を求める。より具体的には、まず第２調整部１８５は、位相調整を完了した試験条件においてドライバ部１３９が出力した試験信号がドライバ部１３９とＤＵＴ１００の端子の間の配線、および当該端子とタイミング比較部１４３の間の配線を経由してタイミング比較部１４３に到着するタイミングＴ１を測定する。次に、第２調整部１８５は、他の試験条件においてドライバ部１３９が出力した試験信号がタイミング比較部１４３に到着するタイミングＴ２を測定する。
【００５１】
そして、第２調整部１８５は、タイミングＴ１およびタイミングＴ２の差分ΔＴが略０となるように可変遅延回路１３６および可変遅延回路１３８の遅延量を調整する。より具体的には、タイミングＴ１に対しタイミングＴ２が差分ΔＴだけ早い場合、第２調整部１８５は、他の試験条件における可変遅延回路１３６および可変遅延回路１３８の遅延時間を差分ΔＴだけ大きくするように遅延量の調整値を設定する。これにより、第２調整部１８５は、一の試験条件および他の試験条件において、同一の出力タイミングを指定した場合に同一のタイミングで試験信号をＤＵＴ１００の端子に供給するように可変遅延回路１３６および可変遅延回路１３８の遅延量を調整することができる。
【００５２】
図５は、本実施形態に係る記憶部１５５および遅延設定部１６０の構成を示す。
記憶部１５５は、アドレスポインタ部５００と、ゲート５１０と、アンドゲート５２０と、アンドゲート５３０とを含む。ここで、記憶部１５５および遅延設定部１６０は、可変遅延回路１３６、可変遅延回路１３８、および可変遅延回路１４８のそれぞれに対応して３組設けられて良い。
【００５３】
アドレスポインタ部５００は、記憶部１５５のアドレスポインタを管理し、記憶部１５５のアクセスを制御する。本実施形態に係るアドレスポインタ部５００は、信号ＡＰＥＮＢ、ＭＯＤＥ１、ＭＯＤＥ２、およびＩＮＣへの入力に応じて以下の動作を行う。
【００５４】
（１）｛ＡＰＥＮＢ，ＭＯＤＥ１，ＭＯＤＥ２，ＩＮＣ｝＝｛Ｌ，Ｌ，Ｌ，Ｌ｝
アドレスポインタ部５００は、特に動作を行わず、待機状態となる。
【００５５】
（２）｛ＡＰＥＮＢ，ＭＯＤＥ１，ＭＯＤＥ２，ＩＮＣ｝＝｛Ｈ，Ｌ，Ｌ，Ｌ｝
アドレスポインタ部５００は、信号ＤＡＴＡに入力されている値を新たなアドレスポインタとして記憶する。
【００５６】
（３）｛ＡＰＥＮＢ，ＭＯＤＥ１，ＭＯＤＥ２，ＩＮＣ｝＝｛Ｌ，Ｈ，Ｌ，Ｌ｝
アドレスポインタ部５００は、現在記憶しているアドレスポインタを信号ＡＰとして出力し、信号ＤＡＴＡに入力されている値をＤｏｕｔとして出力する。そして、信号／ＷＥを"Ｌ"として、記憶部１５５内の信号ＡＰにより指定したアドレスに、信号Ｄｏｕｔから出力した値を書き込む。
また、アドレスポインタ部５００は、信号Ｄｏｕｔから出力した値を、対応する可変遅延回路１３６、可変遅延回路１３８、または可変遅延回路１４８の遅延量の調整値として設定する。
【００５７】
（４）｛ＡＰＥＮＢ，ＭＯＤＥ１，ＭＯＤＥ２，ＩＮＣ｝＝｛Ｌ，Ｌ，Ｈ，Ｌ｝
アドレスポインタ部５００は、現在記憶されているアドレスポインタを中心とする所定のアドレスの範囲（例えば、ＡＰ−αからＡＰ＋α）に、ＤＡＴＡに入力されている値を中心とする複数の値（例えば、ＤＡＴＡ−α・ｄ，ＤＡＴＡ−（α−１）・ｄ，…，ＤＡＴＡ，ＤＡＴＡ＋ｄ，…，ＤＡＴＡ＋α・ｄ）を書き込む。
【００５８】
（５）｛ＡＰＥＮＢ，ＭＯＤＥ１，ＭＯＤＥ２，ＩＮＣ｝＝｛Ｌ，Ｌ，Ｌ，Ｈ｝
アドレスポインタ部５００は、アドレスポインタを信号ＡＰとして出力して記憶部１５５を読み出し、読み出されたデータを可変遅延回路１３６、可変遅延回路１３８、または可変遅延回路１４８へ設定させる。そしてアドレスポインタ部５００は、アドレスポインタをインクリメントする。
【００５９】
信号ＤＡＴＡ、Ａｐ＿ｗ、ｗ＿ｍｏｄｅ、およびＳＣＡＮＭＯＤＥは、制御装置１７０に接続される。また、信号ＣＴＲＬ＿ＣＭＤは、パターン発生器１２０に接続される。これにより、アドレスポインタ部５００は、制御装置１７０およびパターン発生器１２０により制御される。
【００６０】
ゲート５１０、アンドゲート５２０、およびアンドゲート５３０は、制御装置１７０およびパターン発生器１２０から入力される信号ｗ＿ｍｏｄｅ、ＣＴＲＬ＿ＣＭＤ、およびＳＣＡＮＭＯＤＥの各信号を、アドレスポインタ部５００に入力するＭＯＤＥ１、ＭＯＤＥ２、およびＩＮＣ信号に変換する。
【００６１】
図６は、本実施形態に係る試験装置１０によるキャリブレーションの動作フローを示す。
まず、試験装置１０は、基準とする試験条件を設定する（Ｓ６００）。次に、第１調整部１７５は、基準とする試験条件において、高精度キャリブレーションを行う（Ｓ６１０）。これにより、複数のドライバ部１３９は基準コンパレータ２５５に対して位相調整され、複数のタイミング比較部１４３は基準ドライバ２６０の信号を基準として位相調整される。
【００６２】
次に、第１調整部１７５は、位相調整が完了した状態における、各ピンリソース１１０内の可変遅延回路１３６、可変遅延回路１３８、および可変遅延回路１４８の遅延量の調整値を各ピンリソース１１０から読み出して、キャリブレーションファイルとして制御部１９０により記録させる（Ｓ６２０）。次に、試験装置１０は、他の試験条件を設定する（Ｓ６３０）。
【００６３】
次に、第２調整部１８５は、高精度キャリブレーションの結果を基準として、キャリブレーションを行う（Ｓ６４０）。具体的には、まず第２調整部１８５内の展開部１８７は、遅延設定部１６０に対してコマンドを発行して、新たに設定した他の試験条件における調整値の複数の候補値を記憶部１５５に記憶させる。すなわち、展開部１８７は、当該ピンリソース１１０内の可変遅延回路１３６、可変遅延回路１３８、または可変遅延回路１４８についての高精度キャリブレーションによる調整値を各遅延設定部１６０の信号ＤＡＴＡに入力し、｛Ａｐ＿ｗ，ｗ＿ｍｏｄｅ，ＳＣＡＮＭＯＤＥ｝＝｛Ｌ，Ｈ，Ｈ｝とする。このとき、パターン発生器１２０からは、ＣＴＲＬ＿ＣＭＤ＝"Ｌ"を出力させる。これを受けて、各遅延設定部１６０は、信号ＤＡＴＡに入力された高精度キャリブレーションによる調整値を中心とする複数の候補値を生成し、記憶部１５５に記憶させる。ここで、展開部１８７は、第１調整部１７５により一の試験条件について得られた可変遅延回路１３６の遅延量の調整値から予め設定された間隔おきに選択された複数の値を、複数の候補値として記憶部１５５に記憶させてよい。
【００６４】
次に、検出部１８８は、他の試験条件が設定された状態において、遅延設定部１６０により複数の候補値を可変遅延回路１３６に順次設定させ、試験信号が出力タイミングに端子へ入力されるか否かを検出する。本実施形態に係る検出部１８８は、この検出用の試験プログラムをパターン発生器１２０により実行させ、実行の結果フェイルメモリ１６５に記録されるパス／フェイルデータを解析することにより、本処理を行う。
【００６５】
パターン発生器１２０は、この試験プログラム中の命令による指示に基づき、各遅延設定部１６０に展開された候補値を順に可変遅延回路１３６、可変遅延回路１３８、またはタイミング比較部１４３に設定する。すなわち、パターン発生器１２０は、｛Ａｐ＿ｗ，ｗ＿ｍｏｄｅ，ＳＣＡＮＭＯＤＥ｝＝｛Ｌ，Ｌ，Ｈ｝に設定された状態で、当該命令による指示に基づきＣＴＲＬ＿ＣＭＤ＝"Ｈ"とする。これにより、現在のアドレスポインタにより指定されるアドレスに記憶されている候補値が可変遅延回路１３６、可変遅延回路１３８、またはタイミング比較部１４３に設定されると共に，アドレスポインタがインクリメントされる。次に、パターン発生器１２０は、各ドライバ部１３９に共通の出力タイミングで試験信号をドライバ部１３９により出力させる。次に、パターン発生器１２０は、各タイミング比較部１４３に共通の入力タイミングで当該試験信号を取得させる。そして、パターン発生器１２０は、取得した試験信号の論理値を論理比較部１５０により期待値と比較させ、比較結果をフェイルメモリ１６５に記憶させる。
【００６６】
なお、第２調整部１８５は、複数のパターン発生器１２０により上記の処理を並行して行わせることにより、基準とする試験条件と異なる試験条件においてそれぞれのドライバ部１３９が出力した試験信号が対応するタイミング比較部１４３に到着するタイミングを並行して測定することができる。また、このキャリブレーションにおいては、基準コンパレータ２５５を用いる必要がないので、全てのピンリソース１１０のキャリブレーションを高速に行うことができる。
【００６７】
検出部１８８は、フェイルメモリ１６５に記憶された比較結果に基づいて、期待値との一致および不一致の境界となる候補値を検索する。この候補値によれば、位相調整が完了した試験条件においてドライバ部１３９が出力した試験信号がタイミング比較部１４３に到着するタイミングに対する、調整対象の試験条件においてドライバ部１３９が出力した試験信号がタイミング比較部１４３に到着するタイミングのずれ量を略０とすることができる。
【００６８】
次に、選択部１８９は、指定した出力タイミングに試験信号がＤＵＴ１００の端子へ入力されることを検出した候補値を調整値として選択する（Ｓ６５０）。次に、制御部１９０は、各可変遅延回路１３６および可変遅延回路１３８について選択された調整値を、調整対象の試験条件に対応するキャリブレーションファイルに格納する。
【００６９】
試験装置１０は、更に他の試験条件についてキャリブレーションを行う場合（Ｓ６７０：Ｙｅｓ）、処理をＳ６２０へ進める（Ｓ６７０）。
【００７０】
以上に示した試験装置１０によれば、一の試験条件について高精度キャリブレーションを行っておけば、高精度キャリブレーションの結果に基づいて他の試験条件についてのキャリブレーションを高精度かつ高速に行うことができる。
【００７１】
図７は、本実施形態に係るＤＵＴ１００の試験プログラムの一例を示す。本図の試験プログラムは、複数の試験条件を順に設定し、それぞれの試験条件によりＤＵＴ１００を試験する。
【００７２】
従来の試験装置１０においては、本図の試験プログラムを次の手順で実行する。
まず、試験プログラムの実行に先立って、試験装置１０は、試験を行う試験条件１〜Ｎのそれぞれについて高精度キャリブレーションを行っておく。次に、試験プログラムの実行を開始すると、試験装置１０は、試験条件１を設定する（行＃２）。次に、制御装置１７０は、ＨＩＣＡＬサブルーチンを呼び出す。制御装置１７０は、ＨＩＣＡＬサブルーチンの処理において、試験条件１用のキャリブレーションファイルを読み出し、全ピンリソース１１０内の可変遅延回路１３６、可変遅延回路１３８、および可変遅延回路１４８の遅延量を順次設定する（行＃３）。この設定は、制御装置１７０と、各ピンリソース１１０を接続するバスを介して行われる。次に、試験装置１０は、試験条件１が設定された状態において、ＤＵＴ１００を試験する（行＃４）。
【００７３】
次に、試験装置１０は、試験条件２を設定する（行＃５）。次に、試験装置１０は、試験条件２用のキャリブレーションファイルを読み出し、全ピンリソース１１０内の可変遅延回路１３６、可変遅延回路１３８、および可変遅延回路１４８の遅延量を再び順次設定する（行＃６）。次に、試験装置１０は、試験条件２が設定された状態において、ＤＵＴ１００を試験する（行＃７）。以下、試験装置１０は、全ての試験条件についての試験を終えるまで上記の動作を繰り返す。
【００７４】
これに対し、本実施形態に係る試験装置１０においては、図８に示したＨＩＣＡＬサブルーチンを用いて図７の試験プログラムを実行する。
まず、試験プログラムの実行に先立って、試験装置１０は、基準となる試験条件（例えば試験条件１）について高精度キャリブレーションを行う（図６のＳ６１０）。次に、試験装置１０は、高精度キャリブレーションの結果を基準として、他の全ての試験条件のそれぞれについてキャリブレーションを行う（図６のＳ６４０）。
【００７５】
次に、試験プログラムの実行を開始すると、試験装置１０は、試験条件１を設定する（行＃２）。次に、制御装置１７０は、図８のＨＩＣＡＬサブルーチンを呼び出す。ＨＩＣＡＬサブルーチンの処理において、制御装置１７０は、試験を行う複数の試験条件についての各可変遅延回路１３６、各可変遅延回路１３８、および各可変遅延回路１４８の調整値を各記憶部１５５へ転送済みか否かを判断する（Ｓ８００）。
【００７６】
調整値を転送済みでない場合（Ｓ８００：Ｎｏ）、制御装置１７０内の制御部１９０は、第１調整部１７５および第２調整部１８５による各可変遅延回路１３６、各可変遅延回路１３８、および各可変遅延回路１４８の遅延量の調整値を、各記憶部１５５に記憶させる。より具体的には、制御部１９０は、複数の試験条件に対応する各可変遅延回路１３６、各可変遅延回路１３８、および各可変遅延回路１４８の調整値を、各試験条件に対応するキャリブレーションファイルから読み出して、記憶部１５５へ転送する（Ｓ８１０）。これを受けて、記憶部１５５は、複数の試験条件に対応する調整値を、試験する試験条件の順序に対応する順に記憶する。そして、制御装置１７０は、転送済フラグを"１"とし、試験を行う複数の試験条件に対応する調整値を記憶部１５５へ転送したことを記録する。
【００７７】
次に、試験装置１０は、試験条件１が設定された状態において、ＤＵＴ１００を試験する（行＃４）。次に、試験装置１０は、試験条件２を設定する（図７の行＃５）。次に、制御装置１７０は、図８のＨＩＣＡＬサブルーチンを呼び出す（図７の行＃６）。ＨＩＣＡＬサブルーチンの処理において、制御装置１７０は、試験を行う複数の試験条件についての各可変遅延回路１３６、各可変遅延回路１３８、および各可変遅延回路１４８の調整値を各記憶部１５５へ転送済みか否かを判断する（Ｓ８００）。ここで、制御装置１７０は、転送済フラグが既に"１"となっているので、複数の試験条件についての各調整値を各記憶部１５５へ転送済みであると判断する（Ｓ８００：Ｙｅｓ）。
【００７８】
調整値を転送済みである場合（Ｓ８００：Ｙｅｓ）、試験装置１０は、全てのピンリソース１１０内の遅延設定部１６０に対してコマンドを発行する。このコマンドは、図５に関連して示した、遅延設定部１６０に対して｛ＡＰＥＮＢ，ＭＯＤＥ１，ＭＯＤＥ２，ＩＮＣ｝＝｛Ｌ，Ｌ，Ｌ，Ｈ｝を入力するものである。このコマンドを受けて、各遅延設定部１６０は、現在のアドレスポインタで指定される調整値を可変遅延回路１３６、可変遅延回路１３８、および可変遅延回路１４８に設定させ、アドレスポインタをインクリメントさせる。これにより、各遅延設定部１６０は、試験条件を変更する度に、各記憶部１５５から可変遅延回路１３６、可変遅延回路１３８、および可変遅延回路１４８の調整値を記憶順に取得して、これらの可変遅延回路に設定することができる。
【００７９】
次に、試験装置１０は、試験条件２が設定された状態において、ＤＵＴ１００を試験する（図７の行＃７）。以下、試験装置１０は、全ての試験条件についての試験を終えるまで上記の動作を繰り返す。
【００８０】
以上に示した試験装置１０によれば、基準となる試験条件についての高精度キャリブレーションの結果を基準として、他の全ての試験条件のそれぞれについて基準コンパレータ２５５および基準ドライバ２６０を用いずにキャリブレーションを行うことができる。これにより、試験装置１０は、高精度かつ高速に複数の試験条件についてのキャリブレーションを行うことができる。
【００８１】
また、試験装置１０は、複数の試験条件についての各可変遅延回路の調整値を各記憶部１５５に予め転送しておくことで、試験条件を変更する度に制御装置１７０から各調整値を各可変遅延回路に設定する場合と比較し効率よく試験を行うことができる。
【００８２】
特に、制御装置１７０から各ピンリソース１１０内のレジスタまたはメモリへのデータ転送はブロック転送で行われるので、全ピンリソース１１０へのキャリブレーションファイルの転送は試験条件の数に大きく依存せず、例えば３７５ｍｓ等の時間がかかる。これに対し、制御装置１７０が全ての遅延設定部１６０に対して同一のコマンドをブロードキャストにより送信するのに要する時間は、例えば５μｓ程度である。したがって、本実施形態に係る試験装置１０によれば、試験条件を変更した場合の切り替え時間を大きく短縮することができる。
【００８３】
図９は、本実施形態に係る制御装置１７０のハードウェア構成を示す。本実施形態に係る制御装置１７０は、コンピュータ１９００上で試験装置の制御プログラムを実行することにより実現される。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。
【００８４】
ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。
【００８５】
入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。
【００８６】
また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラムや、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０や、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を接続する。
【００８７】
ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。
【００８８】
コンピュータ１９００にインストールされ、コンピュータ１９００を試験装置の制御プログラムとして機能させるプログラムは、第１調整モジュールと、展開モジュール、検出モジュール、および選択モジュールを有する第２調整モジュールと、制御モジュールとを備える。これらのプログラム又はモジュールは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、第１調整部１７５と、展開部１８７、検出部１８８、および選択部１８９を有する第２調整部１８５と、制御部１９０としてそれぞれ機能させる。
【００８９】
以上に示したプログラム又はモジュールは、外部の記憶媒体に格納されてもよい。記憶媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤやＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。
【００９０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施形態に係る試験装置１０の構成を示す。
【図２】本発明の実施形態に係る試験装置１０の高精度キャリブレーションを行う構成を示す。
【図３】本発明の実施形態に係る試験装置１０の高精度キャリブレーションによるタイミング調整を示す。
【図４】ドライバ１４２の出力の電圧振幅レベルを変化させた場合におけるキャリブレーションポイントのずれを示す。
【図５】本発明の実施形態に係る記憶部１５５および遅延設定部１６０の構成を示す。
【図６】本発明の実施形態に係る試験装置１０によるキャリブレーションの動作フローを示す。
【図７】本発明の実施形態に係るＤＵＴ１００の試験プログラムの一例を示す。
【図８】本発明の実施形態に係る試験装置１０のＨＩＣＡＬサブルーチンの動作フローを示す。
【図９】本発明の実施形態に係る制御装置１７０の構成を示す。
【符号の説明】
【００９２】
１０  試験装置
１００  ＤＵＴ
１１０  ピンリソース
１１５  周期発生器
１２０  パターン発生器
１２５  波形成形器
１３０  タイミング発生器
１３２  アンドゲート
１３４  アンドゲート
１３６  可変遅延回路
１３８  可変遅延回路
１３９  ドライバ部
１４０  フリップフロップ
１４２  ドライバ
１４３  タイミング比較部
１４４  コンパレータ
１４６  タイミング比較器
１４８  可変遅延回路
１５０  論理比較部
１５５  記憶部
１６０  遅延設定部
１６５  フェイルメモリ
１７０  制御装置
１７５  第１調整部
１８５  第２調整部
１８７  展開部
１８８  検出部
１８９  選択部
１９０  制御部
２１０  テストヘッド
２２０  マザーボード
２２５  ソケットボード
２３０  ソケット
２４０  コンタクトボード
２４５  パッド
２５０  プローブユニット
２５２  プローブ
２５３  プローブ
２５５  基準コンパレータ
２６０  基準ドライバ
２６５  調整部
５００  アドレスポインタ部
５１０  ゲート
５２０  アンドゲート
５３０  アンドゲート
１９００  コンピュータ
２０００  ＣＰＵ
２０１０  ＲＯＭ
２０２０  ＲＡＭ
２０３０  通信インターフェイス
２０４０  ハードディスクドライブ
２０５０  フレキシブルディスク・ドライブ
２０６０  ＣＤ−ＲＯＭドライブ
２０７０  入出力チップ
２０７５  グラフィック・コントローラ
２０８０  表示装置
２０８２  ホスト・コントローラ
２０８４  入出力コントローラ
２０９０  フレキシブルディスク
２０９５  ＣＤ−ＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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