(57)【要約】【課題】多重壁炭素ナノチューブを利用した不揮発性炭素ナノチューブメモリ素子及びその動作方法を提供する。【解決手段】基板に形成された第１電極と、第１電極上に離隔されて形成された第１及び第２垂直壁と、第１垂直壁と第２垂直壁との間の第１電極上に形成された多重壁炭素ナノチューブと、第１及び第２垂直壁にそれぞれ形成された第２及び第３電極と、多重壁炭素ナノチューブの上側に形成された第４電極と、を備えることを特徴とする不揮発性メモリ素子。これにより、不揮発性メモリ素子に第１電極が複数個等間隔に形成され、第４電極は、第１電極と交差する方向に複数個形成され、第１及び第２垂直壁を含む複数の垂直壁が第１電極と交差しつつ第４電極と平行に形成されうる。また、二つの垂直壁のうち一つの垂直壁の第２電極と残りの垂直壁の第３電極とは、配線で連結されている。【選択図】図１
2007184614.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成された第１電極と、
前記第１電極上に離隔されて形成された第１及び第２垂直壁と、
前記第１垂直壁と第２垂直壁との間の前記第１電極上に形成された多重壁炭素ナノチューブと、
前記第１及び第２垂直壁にそれぞれ形成された第２及び第３電極と、
前記多重壁炭素ナノチューブの上側に形成された第４電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記第１及び第２垂直壁の上面にそれぞれ傾斜面を有するキャップが備えられており、前記第２及び第３電極は、それぞれ前記キャップの対向する傾斜面に形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記多重壁炭素ナノチューブの上側に設置された上部基板をさらに備え、前記第４電極は、前記上部基板に形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記多重壁炭素ナノチューブは、内側に第１炭素ナノチューブを備え、外側に前記第１炭素ナノチューブを覆い包む第２炭素ナノチューブを備え、
前記第２炭素ナノチューブの一部が除去されて前記第１炭素ナノチューブの一端が露出されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記第１電極において上面を除外した残りの部分は、前記基板に埋め込まれていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記基板に複数の前記第１電極が備えられており、前記複数の第１電極は互いに平行しており、所定間隔で離隔されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記第４電極が複数備えられており、前記複数の第４電極は互いに平行しており、所定間隔で離隔されており、前記第１電極と交差する方向に形成されたことを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記第１及び第２垂直壁は、
前記第１電極と交差しつつ、前記第４電極と平行に拡張されており、
前記第１及び第２垂直壁と同じ形態で少なくとも１個の垂直壁をさらに備え、
前記第１垂直壁、前記第２垂直壁及び前記少なくとも１個の垂直壁それぞれに前記第２及び第３電極が形成されたことを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項９】
前記第１垂直壁、前記第２垂直壁及び前記少なくとも１個の垂直壁の間の前記第１電極上に独立された多重壁炭素ナノチューブが備えられて、前記基板上に多重壁炭素ナノチューブアレイが形成されたことを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記垂直壁上に形成された前記第２電極は、前記多重壁炭素ナノチューブを介して対向する隣接垂直壁上に形成された第３電極と配線で連結されたことを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１１】
前記第４電極において前記多重壁炭素ナノチューブと対向する面を除外した残りの部分は、前記上部基板に埋め込まれていることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項１２】
前記第１垂直壁の上端に前記多重壁炭素ナノチューブに向かう傾斜面が存在し、前記第２垂直壁の上端に前記多重壁炭素ナノチューブに向かう傾斜面が存在し、前記第１垂直壁の前記傾斜面に前記第２電極が形成されており、前記第２垂直壁の前記傾斜面に前記第３電極が形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１３】
前記第１垂直壁、前記第２垂直壁及び前記少なくとも１個の垂直壁の各上面にキャップが存在し、前記キャップに異なる多重壁炭素ナノチューブに向かう二つの傾斜面が存在し、前記二つの傾斜面のうち一つに前記第２電極が形成されており、残りの一傾斜面に前記第３電極が形成されたことを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１４】
前記第１及び第２垂直壁は、
前記第１電極と交差しつつ、前記第４電極と平行に拡張されており、
前記第１及び第２垂直壁と同じ形態で少なくとも１個の垂直壁がさらに備えられており、
前記第１垂直壁、前記第２垂直壁及び前記少なくとも１個の垂直壁それぞれに前記第２及び第３電極が形成されたことを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項１５】
基板と、前記基板に形成された第１電極と、前記第１電極上に離隔されて形成された第１及び第２垂直壁と、前記第１垂直壁と第２垂直壁との間の前記第１電極上に形成された多重壁炭素ナノチューブと、前記第１及び第２垂直壁にそれぞれ形成された第２及び第３電極と、前記多重壁炭素ナノチューブの上側に形成された第４電極とを備える不揮発性メモリ素子の動作方法において、
前記第２及び第３電極と前記第４電極のうち何れか一つと前記第１電極との間に電圧を印加することを特徴とする不揮発性メモリ素子の動作方法。
【請求項１６】
前記電圧は、前記第１電極と前記第４電極との間に印加される極性がそれぞれ異なる書き込み電圧であることを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
【請求項１７】
前記電圧は、前記第１電極と前記第２及び第３電極との間に印加される極性がそれぞれ異なる消去電圧であることを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
【請求項１８】
前記第１電極は、前記基板に所定間隔で離隔された複数の第１電極を備え、前記電圧は、前記複数の第１電極のうち選択された何れか一つの第１電極に印加されることを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
【請求項１９】
前記第４電極は、前記上部基板に所定間隔で離隔された複数の第４電極を備え、前記電圧は、前記複数の第４電極のうち選択された何れか一つの第４電極に印加されることを特徴とする請求項１８に記載の不揮発性メモリ素子の動作方法。
【請求項２０】
前記基板に前記第１電極と交差し、前記第４電極と平行した複数の垂直壁が備えらえており、前記第１及び第２垂直壁は、前記複数の垂直壁のうち選択された隣接した二つの垂直壁であり、前記複数の垂直壁それぞれに前記第２及び第３電極が何れも形成されたことを特徴とする請求項１９に記載の不揮発性メモリ素子の動作方法。
【請求項２１】
前記複数の垂直壁のうち選択された何れか一つの垂直壁の前記第２電極は、前記選択された垂直壁に隣接した垂直壁上に形成されており、前記第２電極及び多重壁炭素ナノチューブを介して対向する第３電極と配線で連結されており、前記配線を通じて前記電圧が印加されることを特徴とする請求項２０に記載の不揮発性メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、さらに詳細には、多重壁炭素ナノチューブを利用する不揮発性炭素ナノチューブメモリ素子及びその動作方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子に記録されたデータは、電源が除去されても揮発されない。しかし、不揮発性メモリ素子は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリ素子に比べて、集積度が低く、動作速度が遅いため、適用領域が制限されている。
【０００３】
最近において、このような不揮発性メモリ素子の利点及び揮発性メモリ素子の利点を何れも有する不揮発性メモリ素子が紹介されるとともに、不揮発性メモリ素子の適用領域が大きく増大している。
【０００４】
最近に紹介された、前記二つの利点を何れも有する不揮発性メモリ素子の例として、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇａｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）が挙げられる。このような不揮発性メモリ素子は、ＤＲＡＭと同様に、１個のトランジスタ及び１個のストレージノードで構成されるので、集積度や動作速度の側面でＤＲＡＭと大きい差がない。
【０００５】
それにも拘わらず、情報技術の発展とインターネットの急速な普及及び多様なコンテンツが供給されるにつれて、さらに大きいメモリ容量を有するメモリ装置の需要が増加している。
【０００６】
これにより、ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭのような不揮発性メモリ素子の集積度及び電気的特性を凌駕する不揮発性メモリ素子（以下、従来のメモリ素子）が開発されている。これまで開発された前記従来のメモリ素子のほとんどは、集積度を高めるために炭素ナノチューブをストレージノードとして利用する。
【０００７】
前記従来のメモリ素子の一例は、特許文献１に開示されている。
前記例示した従来のメモリ素子の場合、単一壁炭素ナノチューブがライン状に交差して配列されている。前記例示した従来のメモリ素子がオン状態にあるかオフ状態にあるかは、ライン状に配列された前記二つの炭素ナノチューブの交差点で前記二つの炭素ナノチューブの接触如何によって判断される。
【０００８】
このような例示した従来のメモリ素子は、既存の不揮発性メモリ素子に比べて、集積度及び動作速度は改善されたが、製造工程が多少複雑である。特に、前記例示した従来のメモリ素子は、炭素ナノチューブを支持するために別途の支持体を周期的に備えねばならない。また、前記例示した従来のメモリ素子の場合、炭素ナノチューブがライン状に長く備えられるにつれて、炭素ナノチューブは、周期的に変形及びストレスを受けることもある。
【特許文献１】米国特許第６,７８１,１６６号明細書（発明の名称：Ｎａｎｏｓｃｏｐｉｃ ｗｉｒｅ−ｂａｓｅｄ ｄｅｖｉｃｅｓ ａｎｄ ａｒｒａｙｓ、発明者：Ｌｉｅｂｅｒ Ｃ.Ｍ.，Ｒｕｅｃｋｅｓ Ｔ.，Ｊｏｓｅｌｅｖｉｃｈ Ｅ.，ｅｔ ａｌ.）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、前記従来の技術の問題点を改善するためのものであって、構造的に簡単であるだけでなく、変形やストレスから自由であり、高速動作及び高集積をなしうる不揮発性炭素ナノチューブメモリ素子を提供することである。
本発明が解決しようとする他の技術的課題は、このような不揮発性炭素ナノチューブメモリ素子の動作方法を提供することである。
【課題を解決するための手段】
【００１０】
前記課題を達成するために、本発明は、基板に形成された第１電極、前記第１電極上に離隔されて形成された第１及び第２垂直壁と、前記第１垂直壁と第２垂直壁との間の前記第１電極上に備えられた多重壁炭素ナノチューブと、前記第１及び第２垂直壁にそれぞれ形成された第２及び第３電極と、前記多重壁炭素ナノチューブの上側に形成された第４電極と、を備えることを特徴とする不揮発性メモリ素子を提供する。
【００１１】
本発明の実施形態によれば、前記第１及び第２垂直壁の上面にそれぞれ傾斜面を有するキャップが備えられており、前記第２及び第３電極は、それぞれ前記キャップの対向する傾斜面に形成されうる。
また、前記多重壁炭素ナノチューブの上側に設置された上部基板をさらに備え、前記第４電極は、前記上部基板に形成されうる。
【００１２】
また、前記多重壁炭素ナノチューブは、内側に第１炭素ナノチューブを備え、外側に前記第１炭素ナノチューブを覆い包む第２炭素ナノチューブを備えるが、前記第２炭素ナノチューブの一部が除去されて前記第１炭素ナノチューブの一端が露出されうる。 
【００１３】
前記第１電極の上面を除外した残りは、前記基板に埋め込まれうる。
前記基板に複数の前記第１電極が備えられており、前記複数の第１電極は互いに平行し、所定間隔で離隔されうる。
前記第４電極は、複数個備えられており、前記複数の第４電極は互いに平行し、所定間隔で離隔されており、前記第１電極と交差する方向に形成されうる。
【００１４】
前記第１及び第２垂直壁は、前記第１電極と交差しつつ、前記第４電極と平行に拡張されており、前記第１及び第２垂直壁と同じ形態に少なくとも１個の垂直壁をさらに備えており、前記第１垂直壁、前記第２垂直壁及び前記少なくとも１個の垂直壁それぞれに前記第２及び第３電極が形成されうる。
【００１５】
前記第１垂直壁、前記第２垂直壁及び前記少なくとも１個の垂直壁の間の前記第１電極上に独立された多重壁炭素ナノチューブが備えられて、前記基板上に多重壁炭素ナノチューブアレイが形成されうる。
【００１６】
前記垂直壁上に形成された前記第２電極は、前記多重壁炭素ナノチューブを介して対向する隣接した垂直壁上に形成された第３電極と配線で連結されうる。
前記第４電極の前記多重壁炭素ナノチューブと対向する面を除外した残りの部分は、前記上部基板に埋め込まれうる。
【００１７】
本発明の一局面によれば、前記第１垂直壁の上端に前記多重壁炭素ナノチューブに向かう傾斜面が存在し、前記第２垂直壁の上端に前記多重壁炭素ナノチューブに向かう傾斜面が存在し、前記第１垂直壁の前記傾斜面に前記第２電極が形成されており、前記第２垂直壁の前記傾斜面に前記第３電極が形成されうる。
【００１８】
本発明の他の局面によれば、前記第１垂直壁、前記第２垂直壁及び前記少なくとも１個の垂直壁の各上面にキャップが存在し、前記キャップに異なる多重壁炭素ナノチューブに向かう二つの傾斜面が存在し、前記二つの傾斜面のうち一つに前記第２電極が形成されており、残りの一傾斜面に前記第３電極が形成されうる。
【００１９】
前記他の課題を達成するために、本発明は、基板と、前記基板に形成された第１電極と、前記第１電極上に離隔されて形成された第１及び第２垂直壁と、前記第１垂直壁と第２垂直壁との間の前記第１電極上に形成された多重壁炭素ナノチューブと、前記第１及び第２垂直壁にそれぞれ形成された第２及び第３電極と、前記多重壁炭素ナノチューブの上側に形成された第４電極と、を備える不揮発性メモリ素子の動作方法において、前記第２及び第３電極と前記第４電極のうち何れか一つと前記第１電極との間に電圧を印加することを特徴とする不揮発性メモリ素子の動作方法を提供する。
【００２０】
このような動作方法において、前記電圧は、前記第１電極と前記第４電極との間に印加される極性の異なる書き込みでありうる。また、前記電圧は、前記第１電極と前記第２及び第３電極との間に印加される極性の異なる消去電圧でありうる。
【００２１】
前記第１電極は、前記基板に所定間隔で離隔された複数の第１電極を備え、前記電圧は、前記複数の第１電極のうち選択された何れか一つの第１電極に印加されうる。また、前記第４電極は、前記上部基板に所定間隔で離隔された複数の第４電極を備え、前記電圧は、前記複数の第４電極のうち選択された何れか一つの第４電極に印加されうる。
【発明の効果】
【００２２】
本発明の不揮発性メモリ素子は、構造的に簡単である。また、多重壁炭素ナノチューブがセル単位で分離されており、動作の主体がただ一つの多重壁炭素ナノチューブである。したがって、変形やストレスから自由であり、従来より集積度を高めうる。また、多重壁炭素ナノチューブのコアの微小移動のみでメモリ機能を行えるところ、動作電圧を降下しつつ、動作速度は高めうる。また、周辺環境（例、温度、磁場など）に対する抵抗性も高めうる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態による不揮発性炭素ナノチューブメモリ素子（以下、本発明のメモリ素子という）を添付された図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して示した。
【００２４】
図１を参照すれば、基板３０上に第１電極３２が形成されている。基板３０は、シリコン基板でありうる。第１電極３２は、膜状でありうる。第１電極３２は、下部電極として使われる。第１電極３２上に所定厚さの第１及び第２垂直壁３６,３８が形成されている。第１及び第２垂直壁３６,３８の材質は、同一でありうる。第１及び第２垂直壁３６,３８は、所定間隔で離隔されている。第１垂直壁３６の上面に第１キャップ３６ａが存在し、第２垂直壁３８の上面に第２キャップ３８ａが存在する。第１及び第２キャップ３６ａ,３８ａの材質は、第１及び第２垂直壁３６,３８と同一でありうる。第１キャップ３６ａ及び第２キャップ３８ａの対向する面は、傾斜面である。第１キャップ３６ａの前記傾斜面に第２電極３６ｂが存在し、第２キャップ３８ａの前記傾斜面に第３電極３８ｂが存在する。第１垂直壁３６と第２垂直壁３８との間の第１電極３２上に多重壁炭素ナノチューブ３４が存在する。多重壁炭素ナノチューブ３４は、第１及び第２垂直壁３６,３８と離隔されている。多重壁炭素ナノチューブ３４は、例えば、二重壁炭素ナノチューブでありうる。このとき、前記二重壁炭素ナノチューブは、内側シェルをなす第１炭素ナノチューブ３４ａと外側シェルをなす第２炭素ナノチューブ３４ｂとを備える。第２炭素ナノチューブ３４ｂの上端は、第１炭素ナノチューブ３４ａの上端より低い。すなわち、第２炭素ナノチューブ３４ｂは、第１炭素ナノチューブ３４ａと同じ高さで上部の一部が所定長さほど除去された形態である。これにより、第１炭素ナノチューブ３４ａは、その上端から下向きに所定長さを有する一部分Ｐ１が第２炭素ナノチューブ３４ｂの外側に露出されている。
【００２５】
このような多重壁炭素ナノチューブ３４の高さは、第１及び第２垂直壁３６,３８と同一かまたは若干高くてもよい。もちろん、多重壁炭素ナノチューブ３４の高さは、第１及び第２垂直壁３６,３８より低くてもよい。
【００２６】
多重壁炭素ナノチューブ３４上に上部基板４０が備えられている。上部基板４０は、多重壁炭素ナノチューブ３４から、例えば、数ｎｍほど離隔されうる。上部基板４０の下面、すなわち第１炭素ナノチューブ３４ａと対向する面に第４電極４２が形成されている。第４電極４２は、上部基板４０の下面に沿って第１電極３２と交差する方向に形成されうる。第４電極４２は、上部電極として使われる。
【００２７】
前記本発明のメモリ素子に印加される電圧が所定条件を満足すれば、多重壁炭素ナノチューブ３４において、第１炭素ナノチューブ３４ａは、スライディング方式で第２炭素ナノチューブ３４ｂに出入りうる。このとき、第１炭素ナノチューブ３４ａと第２炭素ナノチューブ３４ｂとの間に第１炭素ナノチューブ３４ａのスライディングを妨害する抵抗力が存在するが、この抵抗力は非常に弱くて無視しうる。
【００２８】
図２は、第１炭素ナノチューブ３４ａが突出して上段が上部電極４２に接触された場合を示す。
後述する本発明のメモリ素子の動作で第１炭素ナノチューブ３４ａが図２に示したように上昇して上部電極４２に接触されたとき、本発明のメモリ素子は、オン状態にあると見なす。また、本発明のメモリ素子がオン状態にあるとき、本発明のメモリ素子にデータ１が記録されたと見なせる。
【００２９】
一方、図１に示したように、第１炭素ナノチューブ３４ａが第２炭素ナノチューブ３４ｂ側に下降されているとき、第１炭素ナノチューブ３４ａと上部電極４２とは非接触状態にある。このとき、本発明のメモリ素子は、オフ状態にあると見なす。本発明のメモリ素子がオフ状態にあるとき、本発明のメモリ素子にデータ０が記録されたと見なせる。
【００３０】
図３は、前記本発明のメモリ素子の全体外形を示す立体図である。
図３で、第１電極３２は、上面を除外した残りの部分が基板３０に埋め込まれた形態に形成されうる。第４電極４２も下面を除外した残りの部分が上部基板４０に埋め込まれた形態に形成されうる。
【００３１】
次いで、前述した本発明のメモリ素子の動作方法について説明する。
図４を参照すれば、下部電極である第１電極３２と上部電極の第４電極４２との間に電源５０を連結して第１電極３２に負電圧を印加する。そして、第４電極４２に正電圧を印加する。このとき、多重膜炭素ナノチューブ３４は、第１電極３２上に形成されているので、第１炭素ナノチューブ３４ａに負電圧が印加される。第１電極３２と第４電極４２との間の電位差が所定値以上となって、第４電極４２と第１炭素ナノチューブ３４ａとの間に作用する第１静電気力Ｆ１が、第１炭素ナノチューブ３４ａの下端と第２炭素ナノチューブ３４ｂの下端との間に作用する引力である第１ファンデルワールス力より大きくなれば、図４の右側図面に示したように、第１炭素ナノチューブ３４ａは、第２炭素ナノチューブ３４ｂから突出して第４電極４２に接触される。したがって、本発明のメモリ素子は、オン状態にある。このとき、データ１が本発明のメモリ素子に記録されたと見なす。したがって、図４に示した過程は、本発明のメモリ素子にデータ１を記録する過程であると見なせる。
【００３２】
一方、前述したように、第１電極３２と第４電極４２との間に書き込み電圧が印加されるにつれて、第１炭素ナノチューブ３４ａが第４電極４２に接触された後、第１炭素ナノチューブ３４ａと第４電極４２との間に互いを引っ張る第２ファンデルワールス力が作用する。そのため、前記書き込み電圧を印加した後、第１及び第４電極３２,４２に印加される電圧を除去しても、前記第２ファンデルワールス力によって第１炭素ナノチューブ３４ａと第４電極４２との接触状態は、そのまま維持される。
【００３３】
このような結果は、前記書き込み電圧の印加によって、本発明のメモリ素子に記録されたデータ１は、電圧が除去された後にも消失されないということを意味し、本発明のメモリ素子が不揮発性メモリ素子であるということを意味する。
【００３４】
次いで、図５を参照すれば、本発明のメモリ素子で第１炭素ナノチューブ３４ａが第４電極４２に接触された状態にあるとき、第１電極３２と第２及び第３電極３６ｂ,３８ｂとの間に所定の電圧を印加する。このとき、第１電極３２に負電圧を印加し、第２及び第３電極３６ｂ,３８ｂに正電圧を印加しうるが、逆に電圧を印加することもある。このような電圧印加の結果、第２電極３６ｂと第１炭素ナノチューブ３４ａの上端部との間に互いに引っ張る第２静電気力Ｆ２が作用する。そして、第３電極３８ｂと第１炭素ナノチューブ３４ａの上端部との間に互いに引っ張る第３静電気力Ｆ３が作用する。また、弱いが、第１炭素ナノチューブ３４ａの下端と第２炭素ナノチューブ３４ｂの下端との間に第１炭素ナノチューブ３４ａの突出に抵抗して第１炭素ナノチューブ３４ａを引っ張る抵抗力Ｆ４が作用する。第１電極３２と第２及び第３電極３６ｂ,３８ｂとの間に印加される前記所定電圧が上昇して第２及び第３静電気力Ｆ２,Ｆ３と抵抗力Ｆ４との和が、第４電極４２と第１炭素ナノチューブ３４ａの上端との間に作用する前記第２ファンデルワールス力より大きくなれば、第１炭素ナノチューブ３４ａは、図５の右側図面に示したように、第４電極４２から離隔されて第２炭素ナノチューブ３４ｂ内に入って初期状態となる。すなわち、第１炭素ナノチューブ３４ａは、本発明のメモリ素子に前記書き込み電圧が印加される前と同じ状態になる。この状態で、第１炭素ナノチューブ３４ａの下端と第２炭素ナノチューブ３４ｂの下端との間に前記第１ファンデルワールス力が作用するため、前記書き込み電圧が再び印加されない限り、第１炭素ナノチューブ３４ａは、図５の右側に示したように、第４電極と離隔された状態を維持する。このような状態は、データ０が記録されたと見なされるところ、本発明のメモリ素子に記録されたデータ０もデータ１と同様に印加された電圧が除去されても揮発されない。
【００３５】
結果的に、図５に示した電圧印加過程によって本発明のメモリ素子に記録されたデータ１が消去される。したがって、図５に示した電圧印加過程は、消去電圧を印加してデータを消去する過程でありうる。
【００３６】
一方、図４に示したように、書き込み電圧が印加されて第４電極４２と第１炭素ナノチューブ３４ａとが接触された場合（以下、第１場合）、第１電極３２、多重壁炭素ナノチューブ３４及び第４電極４２を通じて流れる電流の抵抗は小さい。
【００３７】
一方、図５に示したように、消去電圧が印加された後、第４電極４２と第１炭素ナノチューブ３４ａとが非接触状態を維持する場合（以下、第２場合）、第１電極３２、多重壁炭素ナノチューブ３４及び第４電極４２を通じて流れる電流の抵抗は、前記第１場合より大きい。
【００３８】
このように、第４電極４２と第１炭素ナノチューブ３４ａとの接触如何によって、本発明のメモリ素子は、異なる二つの抵抗を有しうる。したがって、第１電極３２と第４電極４２との間に所定の読み取り電圧を印加して抵抗を測定し、これを基準抵抗と比較することによって、本発明のメモリ素子に記録されたデータを読み取れる。このとき、前記読み取り電圧は、書き込み電圧より低いことが望ましい。
【００３９】
例えば、第１電極３２と第４電極４２との間に所定の読み取り電圧を印加して測定した本発明のメモリ素子の抵抗が前記基準抵抗より小さい時には、本発明のメモリ素子で第１炭素ナノチューブ３４ａと第４電極４２とが接触しているということを意味するところ、本発明のメモリ素子にデータ１が記録されていると判断しうる。
【００４０】
逆に、第１電極３２と第４電極４２との間に所定の読み取り電圧を印加して測定した抵抗が前記基準抵抗より大きい時には、本発明のメモリ素子で第１炭素ナノチューブ３４ａと第４電極４２とは非接触状態であるということを意味するところ、本発明のメモリ素子でデータ０を読んだと判断しうる。
【００４１】
次いで、前述した本発明のメモリ素子を行及び列にそれぞれ複数個配列することによってメモリアレイを構成しうるが、図６は、その例を示す。
図６に示したメモリアレイにおいて、行は、電極６２と平行方向に定義し、列は、電極６２に垂直方向に定義する。
【００４２】
図６を参照すれば、基板６０に複数の電極６２が所定間隔で備えられている。基板６０は、前述した本発明のメモリ素子の基板３０と同一でありうる。そして、複数の電極６２それぞれは、図３で見られる第１電極３２と同じ形状であり、材質も同一でありうる。複数の電極６２上に複数の多重壁炭素ナノチューブ６４が形成されている。各多重壁炭素ナノチューブ６４は、全ての側面で、図１ないし図３に示した多重壁炭素ナノチューブ３４と同一でありうる。各電極６２上で複数の多重壁炭素ナノチューブ６４は、電極６２に沿って一定の間隔に離隔されている。各電極６２は、等間隔に形成されているところ、多重壁炭素ナノチューブ６４は、電極６２に垂直方向に一定の間隔を有する。これにより、基板６０上に複数の多重壁炭素ナノチューブ６４は、行列をなす。このような複数の多重壁炭素ナノチューブ６４の間に、電極６２に垂直方向に垂直壁６６が存在する。垂直壁６６は、図１ないし図３の第１及び第２垂直壁３６,３８のうち何れか一つと同一でありうる。垂直壁６６の上面に分離壁６８で分離された第５及び第６電極７０,７２が備えられている。このような第５及び第６電極７０,７２は、複数の垂直壁６６に備えられている。第５電極７０は、垂直壁６６に隣接した二つの多重壁炭素ナノチューブ列Ｃ１,Ｃ２のうち一列Ｃ１と対向する。第６電極７２は、残りの一列Ｃ２と対向する。また、垂直壁６６の第５電極７０は、隣接した垂直壁６７の上面上に備えられた第６電極７２と、多重壁炭素ナノチューブ６４を介して対向し、垂直壁６６の第６電極７２は、隣接した他の垂直壁６９の上面上に備えられた第５電極７０と、多重壁炭素ナノチューブ６４を介して対向する。このような関係だけでなく、後述する他の関係は、参照番号が付与されていない他の垂直壁にも同一に適用される。
【００４３】
次いで、複数の配線８０が図６に示したメモリアレイに備えられている。複数の配線８０それぞれは、垂直壁６６の第５電極７０とこの垂直壁６６に隣接した垂直壁６７の第６電極７２とを連結する。配線８０は、垂直壁６６の外面６６ｓ及び基板６０の側面と垂直壁６６とに隣接した垂直壁６７の外面６７ｓ上に形成されている。行列をなす複数の多重壁炭素ナノチューブ６４上に上部基板９０が備えられている。上部基板９０は、図３の上部基板４０と同じ物質で形成されうる。多重壁炭素ナノチューブ６４と対向する上部基板９０の下面に複数の上部電極９２が備えられている。複数の上部電極９２は、基板６０に形成された電極６２と垂直に交差して等間隔に形成されている。複数の上部電極９２は、複数の多重壁炭素ナノチューブ列と１対１対応する。多重壁炭素ナノチューブ６４と対向する面を除外した複数の上部電極９２の残りの部分は、上部基板９０の下面に埋め込まれうる。
【００４４】
図７は、図６に示したメモリアレイの駆動のための電圧印加方法を示す。
図７を参照すれば、複数の配線８０それぞれに正電圧が印加される。そして、基板３０の複数の電極６２それぞれに負電圧が印加される。また、上部基板９０に備えられた複数の上部電極９２それぞれに正電圧が印加される。このような電圧は、メモリアレイ外部の電源部９６から印加される。複数の電極６２のうち何れの電極に電圧を印加するか、複数の上部電極９２のうち何れの上部電極９２に電圧を印加するか及び複数の配線８０のうち何れの配線に電圧を印加するかは、電圧制御回路（図示せず）によって決定される。前記電圧制御回路は、一つの電極６２、一つの上部電極９２または一つの配線８０を選択する。したがって、複数の多重壁炭素ナノチューブ６４のうち最終的に動作電圧が印加されるものは、前記電圧制御回路によって決定された一つの電極６２と一つの上部電極９２とが交差する地点に位置した多重壁炭素ナノチューブまたは一つの配線８０（すなわち、一つの第５電極７０及び、これと対向し、他の垂直壁に形成された第６電極７２）と一つの電極６２とが交差する地点に位置した多重壁炭素ナノチューブである。
【００４５】
一つの電極６２と一つの上部電極９２との間に印加される電圧は、これら電極６２,９２が交差する地点に位置した多重壁炭素ナノチューブにデータ１を記録するための書き込み電圧となる。そして、一つの配線８０と一つの電極６２との間に印加される電圧は、配線８０と電極６２とが交差する地点に位置した多重壁炭素ナノチューブに記録されたデータ１を消去するための消去電圧であるか、あるいは多重壁炭素ナノチューブの状態を初期状態、すなわち多重壁炭素ナノチューブと上部電極９２とを非接触状態に維持するための電圧でありうる。また、一つの電極６２と一つの上部電極９２との間に前記書き込み電圧より低い電圧が印加されるが、この電圧は、一つの電極６２と一つの上部電極９２とが交差する地点に位置した多重壁炭素ナノチューブに記録されたデータを読み取るための電圧である。
【００４６】
以上の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、図１ないし図３のメモリ素子で多重壁炭素ナノチューブ３４と上部電極である第４電極４２との接触を解除するために、第１電極３２と第２及び第３電極３６ｂ,３８ｂとの間に異なる極性の電圧を印加する代わりに、第１電極３２と第４電極４２との間に同じ極性の電圧を印加しうる。また、本発明の技術的思想は維持しつつ、図１ないし図３のメモリ素子の構造変形を試みうる。また、炭素ナノチューブに代わる他のナノチューブを探すこともある。そのため、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００４７】
本発明は、半導体メモリ装置関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態による多重壁炭素ナノチューブを利用した不揮発性炭素ナノチューブメモリ素子の初期状態を示す断面図である。
【図２】本発明の実施形態による多重壁炭素ナノチューブを利用した不揮発性炭素ナノチューブメモリ素子で多重壁炭素ナノチューブのコア（第１炭素ナノチューブ）が突出して上部電極に接触された場合を示す断面図である。
【図３】図１に示したメモリ素子の立体図である。
【図４】図１の不揮発性炭素ナノチューブメモリ素子の動作方法を示す断面図である。
【図５】図１の不揮発性炭素ナノチューブメモリ素子の動作方法を示す断面図である。
【図６】図１のメモリ素子が単位セルとして使われるメモリアレイの立体図である。
【図７】図６に示したメモリアレイに対する電圧印加方法を示す立体図である。
【符号の説明】
【００４９】
３０    基板
３２    第１電極
３４    多重壁炭素ナノチューブ
３４ａ    第１炭素ナノチューブ
３４ｂ    第２炭素ナノチューブ
３６    第１垂直壁
３６ａ    第１キャップ
３６ｂ    第２電極
３８    第２垂直壁
３８ａ    第２キャップ
３８ｂ    第３電極
４０    上部基板
４２    第４電極
【図１】
2007184614.tif 000003
【図２】
2007184614.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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