(57)【要約】      （修正有）【課題】ＮＡＮＤ型フラッシュメモリの形成において、選択トランジスタの接合領域を露出させ、コンタクトプラグを形成する過程でゲートとコンタクトプラグが短絡することを防止する製造方法を提供する。【解決手段】選択トランジスタのゲート間の半導体基板上に接合領域２０９を形成した後、全体構造の上部にバッファ酸化膜２１０を形成する段階と、上記ゲートの一側のバッフア酸化膜２１０を除去する段階と、全体構造の上部に窒化膜２１２を形成した後、全面エッチングして上記ゲート側壁に窒化膜スペーサを形成する段階と、全体構造の上部にＳＡＣ窒化膜２１４及び絶縁膜２１５を形成する段階と、上記絶縁膜２１５及びＳＡＣ窒化膜２１４の所定領域をエッチングして上記接合領域２０９を露出させる段階と、及び上記コンタクトが埋め込まれる導電層２１６を形成してコンタクトプラグを形成する段階を含む。【選択図】図３
2007110072.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部の所定領域にゲート酸化膜、複数の導電層及びハードマスク膜が積層されたゲートを形成する段階と、
前記ゲート間の前記半導体基板上に接合領域を形成した後、全体構造の上部にバッファ酸化膜を形成する段階と、
前記ゲートの一側のバッファ酸化膜を除去する段階と、
全体構造の上部に窒化膜を形成した後、全面エッチングして前記ゲート側壁に窒化膜スペーサを形成する段階と、
全体構造の上部にSAC窒化膜及び絶縁膜を形成する段階と、
前記絶縁膜及びSAC窒化膜の所定領域をエッチングして前記接合領域を露出させる段階と、
コンタクトが埋め込まれるように導電層を形成してコンタクトプラグを形成する段階と、を含むことを特徴とするNAND型フラッシュメモリ素子の製造方法。
【請求項２】
前記バッファ酸化膜は、50〜700Åの厚さで形成することを特徴とする請求項1に記載のNAND型フラッシュメモリ素子の製造方法。
【請求項３】
前記バッファ酸化膜は10〜50Åの厚さで残留するようにエッチングすることを特徴とする請求項1に記載のNAND型フラッシュメモリ素子の製造方法。
【請求項４】
半導体基板の上部の所定領域にゲート酸化膜、複数の導電層及びハードマスク膜が積層されたゲートを形成する段階と、
前記ゲート間の前記半導体基板上に接合領域を形成した後、全体構造の上部にバッファ酸化膜を形成する段階と、
全体構造の上部に第1窒化膜を形成した後、全面エッチングして前記ゲート側壁に窒化膜スペーサを形成する段階と、
酸化膜過度エッチング条件で前記ゲートと窒化膜スペーサ間の前記バッファ酸化膜を除去する段階と、
前記バッファ酸化膜が除去された部分に第2窒化膜を形成する段階と、
全体構造の上部にSAC窒化膜及び絶縁膜を形成する段階と、
前記絶縁膜及びSAC窒化膜の所定領域をエッチングして前記接合領域を露出させる段階と、
前記コンタクトが埋め込まれるように導電層を形成してコンタクトプラグを形成する段階と、を含むことを特徴とするNAND型フラッシュメモリ素子の製造方法。
【請求項５】
前記酸化膜過度エッチングは、500〜1000Åの酸化膜除去ターゲットに実施することを特徴とする請求項4に記載のNAND型フラッシュメモリ素子の製造方法。
【請求項６】
前記第2窒化膜は、LPCVD方法を用いて50〜100Åの厚さで形成することを特徴とする請求項4に記載のNAND型フラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、NAND型フラッシュメモリ素子の製造方法に関するものであり、特にセルフアラインコンタクト(Self Align Contact;SAC)工程で選択トランジスタの接合領域を露出させ、コンタクトプラグを形成する過程でゲート側壁のバッファ酸化膜が除去されてゲートとコンタクトプラグが短絡する問題を解決するNAND型フラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
従来のNAND型フラッシュメモリ素子の製造方法を図1(a)及び図1(b)を用いて説明すれば、次の通りである。図1(a)及び図1(b)は、セル領域にセルゲートが形成される時に同一の工程により同時に形成される選択トランジスタ領域のゲート形成工程を示したものである。
【０００３】
図1(a)を参照すれば、半導体基板(101)の上部にトンネル酸化膜(102)、第1ポリシリコン膜(103)、誘電体膜(104)、第2ポリシリコン膜(105)、タングステン膜(106)及びハードマスク膜(107)が積層され、フローティングゲートとコントロールゲートが積層されたゲート電極が形成されると共に選択トランジスタ領域にもこれと同一の積層構造のゲート電極が形成される。そして、ゲートエッチング時に発生するマイクロトレンチ及びプラズマダメージを除去するために酸化工程を実施してゲート側壁、望ましくは第1及び第2ポリシリコン膜(103及び105)の側壁に酸化膜(108)を形成する。そして、イオン注入工程を実施してソース及びドレインに作用する接合部(109)を形成する。全体構造の上部に第1バッファ酸化膜(110)を形成した後、窒化膜(111)を形成し、全面エッチング工程を実施してゲート側壁にスペーサを形成する。
【０００４】
図1(b)を参照すれば、全体構造の上部に第2バッファ酸化膜(112)及びSAC窒化膜(113)を形成した後、ゲートライン間を絶縁させ、上部配線との絶縁のための絶縁膜(114)を形成する。そして、セルフアラインコンタクトエッチング工程で絶縁膜(114)、SAC窒化膜(113)及び第2バッファ酸化膜(112)の所定領域をエッチングして接合部(109)を露出させるコンタクトを形成する。そして、コンタクトが埋め込まれるように導電層(115)を形成してコンタクトプラグを形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、素子の高集積化によりハードマスク膜(107)の厚さが次第に薄くなり、セルフアラインコンタクトエッチング工程時に第1バッファ酸化膜(110)が除去され、導電層(115)がタングステン膜(106)と連結される。これにより、ゲート電極とコンタクトプラグが短絡して素子の不良を誘発する。
【０００６】
本発明の目的は、SAC工程で選択トランジスタの接合領域を露出させ、コンタクトプラグを形成する過程でゲート側壁のバッファ酸化膜が除去され、ゲートとコンタクトプラグが短絡する問題を解決するNAND型フラッシュメモリ素子の製造方法を提供することにある。
【０００７】
本発明の他の目的は、SAC工程以前に選択トランジスタゲートの一側に形成されたバッファ酸化膜を除去することにより、上記問題を解決するNAND型フラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一実施例によるNAND型フラッシュメモリ素子の製造方法は、半導体基板の上部の所定領域にゲート酸化膜、複数の導電層及びハードマスク膜が積層されたゲートを形成する段階;上記ゲート間の上記半導体基板上に接合領域を形成した後、全体構造の上部にバッファ酸化膜を形成する段階;上記ゲートの一側のバッファ酸化膜を除去する段階;全体構造の上部に窒化膜を形成した後、全面エッチングして上記ゲート側壁に窒化膜スペーサを形成する段階;全体構造の上部にSAC窒化膜及び絶縁膜を形成する段階;上記絶縁膜及びSAC窒化膜の所定領域をエッチングして上記接合領域を露出させる段階;及び上記コンタクトが埋め込まれるように導電層を形成してコンタクトプラグを形成する段階を含む。
【０００９】
上記バッファ酸化膜は、50〜700Åの厚さで形成し、10〜50Åの厚さで残留するようにエッチングする。
【００１０】
本発明の他の実施例によるNAND型フラッシュメモリ素子の製造方法は、半導体基板の上部の所定領域にゲート酸化膜、複数の導電層及びハードマスク膜が積層されたゲートを形成する段階;上記ゲート間の上記半導体基板上に接合領域を形成した後、全体構造の上部にバッファ酸化膜を形成する段階;全体構造の上部に第1窒化膜を形成した後、全面エッチングして上記ゲート側壁に窒化膜スペーサを形成する段階;酸化膜過度エッチング条件で上記ゲートと窒化膜スペーサとの間の上記バッファ酸化膜を除去する段階;上記バッファ酸化膜が除去された部分に第2窒化膜を形成する段階;全体構造の上部にSAC窒化膜及び絶縁膜を形成する段階;上記絶縁膜及びSAC窒化膜の所定領域をエッチングして上記接合領域を露出させる段階;及び上記コンタクトが埋め込まれるように導電層を形成してコンタクトプラグを形成する段階を含む。
【００１１】
上記酸化膜の過度エッチングは、500〜1000Åの酸化膜除去ターゲットに実施する。
【００１２】
上記第2窒化膜は、LPCVD方法を用いて50〜100Åの厚さで形成する。
【発明の効果】
【００１３】
上述した通り、本発明によれば、SAC工程で選択トランジスタ領域の接合領域を露出させる前にゲートの一側に形成されたバッファ酸化膜を除去することにより、コンタクトプラグとゲートが短絡する問題を解決することができ、SAC工程マージンを十分に確保することができ、素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。
【００１５】
（第一実施例）
図2(a)〜図3(b)は、本発明の一実施例によるNAND型フラッシュメモリ素子の製造方法を説明するために順序的に示した素子の断面図であり、セル領域にセルゲートが形成される時に同一工程により同時に形成される選択トランジスタ領域のゲートの断面図を示したものである。
【００１６】
図2(a)を参照すれば、半導体基板(201)の上部にトンネル酸化膜(202)、第1ポリシリコン膜(203)、誘電体膜(204)、第2ポリシリコン膜(205)、タングステン膜(206)及びハードマスク膜(207)が積層され、フローティングゲートとコントロールゲートが積層されたゲート電極が形成されると共に選択トランジスタ領域にもこれと同一の積層構造のゲート電極が形成される。そして、ゲートのエッチング時に発生するマイクロトレンチ及びプラズマダメージを除去するために酸化工程を実施し、ゲート側壁、望ましくは第1及び第2ポリシリコン膜(203及び205)の側壁に酸化膜(208)を形成する。そして、イオン注入工程を実施してソース及びドレインに作用する接合部(209)を形成する。全体構造の上部に第1バッファ酸化膜(210)を形成する。第1バッファ酸化膜(210)は50〜700Åの厚さで形成する。
【００１７】
図2(b)を参照すれば、全体構造の上部に感光膜(211)を形成した後、選択トランジスタ領域を露出させるマスクを用いて感光膜(211)をパターニングする。そして、パターニングされた感光膜(211)をマスクにして選択トランジスタ領域のゲート側壁に形成された酸化膜(208)及び第1バッファ酸化膜(210)を除去する。第1バッファ酸化膜(210)を除去するためのエッチング工程は、湿式エッチングまたは乾式エッチング工程を用いて残留酸化膜が10〜50Åの厚さで残留するように実施する。
【００１８】
図3(a)を参照すれば、感光膜(211)を除去した後、全体構造の上部に窒化膜(212)を形成し、全面エッチング工程を実施してゲート側壁にスペーサを形成する。全体構造の上部に第2バッファ酸化膜(213)及びSAC窒化膜(214)を形成した後、ゲートライン間を絶縁させて上部配線との絶縁のための絶縁膜(215)を形成する。
【００１９】
図3(b)を参照すれば、セルフアラインコンタクトエッチング工程で絶縁膜(215)、SAC窒化膜(214)及び第2バッファ酸化膜(213)の所定領域をエッチングして接合部(209)を露出させるコンタクトを形成する。そして、コンタクトが埋め込まれるように導電層(216)を形成してコンタクトプラグを形成する。
【００２０】
（他の実施例）
一方、本発明の他の実施例として、第一実施例と同様にして、感光膜(211)を除去した後、全体構造の上部に窒化膜(212)を形成し、全面エッチング工程を実施してゲート側壁に窒化膜スペーサを形成する。その後、500〜1000Åの酸化膜除去ターゲットに湿式過度エッチングを実施し、ゲートと窒化膜スペーサ間に存在する第1バッファ酸化膜(210)を除去する。そして、LPCVD方法で第1バッファ酸化膜(210)が除去された部分に50〜100Åの厚さで第2窒化膜を形成した後、第2バッファ酸化膜(213)及びSAC窒化膜(214)形成工程などの後続工程を進行する。
【図面の簡単な説明】
【００２１】
【図１】従来のNAND型フラッシュメモリ素子の製造方法を説明するために示した素子の断面図である。
【図２】本発明の一実施例によるNAND型フラッシュメモリ素子の製造方法を説明するために順序的に示した素子の断面図である。
【図３】本発明の一実施例によるNAND型フラッシュメモリ素子の製造方法を説明するために順序的に示した素子の断面図である。
【符号の説明】
【００２２】
201:半導体基板
202:トンネル酸化膜
203:第1ポリシリコン膜
204:誘電体膜
205:第2ポリシリコン膜
206:タングステン膜
207:ハードマスク膜
208:酸化膜
209:接合部
210:第1バッファ酸化膜
211:感光膜
212:窒化膜
213:第2バッファ酸化膜
214:SAC窒化膜
215:絶縁膜
216:導電層
【図１】
2007110072.tif 000003
【図２】
2007110072.tif 000004
【図３】
2007110072.tif 000005