(57)【要約】【課題】低オン抵抗、高耐圧な窒化物半導体素子を提供する。【解決手段】ＨＦＥＴのゲート電極５とドレイン電極４との間に、電位が浮遊したフローティング電極６を設けることで、ゲート電極５端部への電界集中を抑制し、高耐圧を実現する。これにともない、ｎ−ＡｌＧａＮバリア層２への不純物ドーピング濃度を高くして、低オン抵抗化を図る。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層上に設けられた第１および第２の主電極と、
前記第２の半導体層上において、前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、
前記第２の半導体層上において、前記制御電極と前記第２の主電極との間に、電位が浮遊している少なくとも１以上のフローティング電極と、
を備えたことを特徴とする窒化物半導体素子。
【請求項２】
前記フローティング電極は、前記第２の半導体層上に絶縁膜を介して設けられていることを特徴とする請求項１記載の窒化物半導体素子。
【請求項３】
前記制御電極は、前記第２の半導体層上に絶縁膜を介して設けられていることを特徴とする請求項１または２に記載の窒化物半導体素子。
【請求項４】
前記制御電極および前記第１、第２の主電極を覆うように形成された絶縁膜と、
前記絶縁膜の上において少なくとも前記制御電極をその前記フローティング電極側の端部まで覆い、前記第１の主電極に接続されたフィールドプレート電極をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の窒化物半導体素子。
【請求項５】
前記制御電極および前記第１、第２の主電極を覆うように形成された絶縁膜と、
前記絶縁膜の上において少なくとも前記制御電極をその前記フローティング電極側の端部まで覆い、前記第１の主電極に接続された第１のフィールドプレート電極と、
前記絶縁膜の上において少なくとも前記第２の主電極をその前記フローティング電極側の端部まで覆い、前記第２の主電極に接続された第２のフィールドプレート電極と、
をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体素子に関し、特に、ヘテロ構造を用いたヘテロ接合電界効果トランジスタの構造を有する窒化物半導体素子に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられ、このパワー半導体素子には、高耐圧や、低オン抵抗（ＲＯＮ）などの特性が求められる。そして、これら耐圧とオン抵抗（ＲＯＮ）との間には、素子材料で決まるトレードオフの関係がある。技術開発の進歩により、パワー半導体は主な素子材料であるシリコン（以下、Ｓｉ）の限界近くまで、低オン抵抗（ＲＯＮ）化が実現されるようになってきた。オン抵抗（ＲＯＮ）をさらに低減させるためには、素子材料の変更が必要である。例えば、窒化ガリウム（以下、ＧａＮ）や窒化アルミニウムガリウム（以下、ＡｌＧａＮ）などの窒化物半導体や炭化珪素（以下、ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることにより、材料で決まるトレードオフ関係を改善して、飛躍的にオン抵抗（ＲＯＮ）を下げることが可能となる。
【０００３】
窒化物半導体を用いた素子として、ヘテロ構造を用いたヘテロ電界効果トランジスタ（以下、ＨＦＥＴ：Heterojunction Field Effect Transistor）が挙げられる。このＨＦＥＴは、ヘテロ界面チャネルの高移動度と、ヘテロ界面の歪によるピエゾ分極によって発生する高電子濃度により、低オン抵抗を実現している。
【０００４】
ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合電界効果トランジスタ（以下、ＧａＮ−ＨＦＥＴ）においては、ヘテロ界面における２次元電子ガス（以下、２ＤＥＧ）濃度が高いほどオン抵抗（ＲＯＮ）を低減することができる。これは、電子供給を行うバリア層であるＡｌＧａＮ層のドープ濃度を高くすることで実現可能となる。
【０００５】
一方、 ＨＦＥＴにおいて、ソース−ドレイン間に高電圧が印加されると、ゲート−ドレイン間でその電圧が保持される。このとき、対向するゲート電極端部とドレイン電極端部とに電界が集中する。そして、この両電極端部のいずれかの電界が臨界電界に達する時の電圧が、素子の耐圧となる。つまり、この両電極端部への電界集中を抑制することにより、素子耐圧を向上させることが可能となる。
【０００６】
しかしながら、先に説明したようにオン抵抗（ＲＯＮ）低減のためＡｌＧａＮ層のドープ濃度を高くすると、ゲート電極およびドレイン電極端部への電界集中はさらに起きやすくなってしまう。このように、ＧａＮ−ＨＦＥＴにおいても素子への要求が高まるにつれて、オン抵抗（ＲＯＮ）の低減と素子耐圧の間のトレードオフ関係は無視できないものなり、その対策が必要になってきた。
【０００７】
ＡｌＧａＮ／ＧａＮ素子の高耐圧化に関する技術は、従来より様々な議論がなされてきた。非特許文献１および２には、高耐圧に加えて低リーク電流、低オン電圧を実現するショットキバリアダイオード（ＳＢＤ：Shottky Barrier Diode）に関する技術が記載されている。ここで提案されているＳＢＤには、ショットキー接合された電極の周りにフローティング・メタル・リング（ＦＭＲ：Floating Mstal Ring）という環状の浮遊電極が配置されている。
【非特許文献１】Proceeding of the 17th International Symposium on Power Semiconductor Device & IC's (2005),pp.247-250
【非特許文献２】Proceeding of 2004 International Symposium on Power Semiconductor Device & ICs, pp.319-322
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、低オン抵抗（ＲＯＮ）で高耐圧な窒化物半導体素子を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、
窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、
前記第２の半導体層上に設けられた第１および第２の主電極と、
前記第２の半導体層上において、前記第１の主電極と前記第２の主電極との間に設けられた制御電極と、
前記第２の半導体層上において、前記制御電極と前記第２の主電極との間に、電位が浮遊している少なくとも１以上のフローティング電極と、
を備えた窒化物半導体素子が提供される。
【発明の効果】
【００１０】
本発明によれば、低オン抵抗（ＲＯＮ）で高耐圧な窒化物半導体素子を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の第１の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。  
図１に表すＨＦＥＴは、ノンドープＧａＮチャネル層１上にｎ−ＡｌＧａＮバリア層２が形成された構造体を有する。ただし、本実施形態の半導体素子のチャネル層とバリア層は、これらの材料には限定されず、チャネル層１は窒化物半導体からなり、バリア層２はチャネル層よりもバンドギャップが大なる窒化物半導体からなるものであればよい。以下、チャネル層１にＧａＮを用い、バリア層２にＡｌＧａＮを用いた場合を例に挙げて説明する。
【００１２】
ｎ−ＡｌＧａＮバリア層２上には、オーミック電極である第１の主電極（以下、ソース電極）３と、第２の主電極（以下、ドレイン電極）４と、ｎ−ＡｌＧａＮバリア層２とショットキー接合を形成する制御電極（以下、ゲート電極）５と、が形成されている。さらに、ゲート電極５とドレイン電極４との間のｎ−ＡｌＧａＮバリア層２上にフローティング電極６が形成されている。
【００１３】
図１に表すＧａＮ−ＨＦＥＴにオフ状態で高いドレイン電圧を印加すると、ゲート電極５から伸びた空乏層はフローティング電極６に到達する。さらにドレイン電圧を高めていくと、空乏層はフローティング電極６からドレイン電極４へと伸びていく。このとき、ゲート電極５とフローティング電極６間の電界は一定電界以上にはならずに、フローティング電極６とドレイン電極４間の電界が増加していく。したがって、ゲート電極５のドレイン電極側の端部にかかる電界は緩和されて、素子の耐圧を高めることができる。
【００１４】
図２は、フローティング電極のないＨＦＥＴの模式断面図（ａ）と、このゲート−ドレイン間の電界を表したグラフ図（ｂ）である。図１に表したＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
図２（ａ）に表すＨＦＥＴにおいては、オフ状態でドレイン電圧が印加されると、空乏層がゲート電極５からドレイン電極４へと伸びる。このため、ゲート電極５端部での電界が大きく、電界分布は図２（ｂ）のようになる。ゲート電極端部の電界が臨界電界に達した時の電圧が素子の耐圧となる。したがって、ここの部分の電界（Ｅ０）を低く抑えることができれば高耐圧を実現することが可能となる。
【００１５】
図３は、図１に表したＨＦＥＴの模式断面図（ａ）と、このゲート−ドレイン間の電界を表したグラフ図（ｂ）である。  
図３（ｂ）より、ゲート−ドレイン間の電界は、ゲート電極５端部とフローティング電極６端部とでピークを持つことが分かる。ゲート−ドレイン間にかかる電界を２つのピーク値に分散することにより、ゲート電極５端部での電界はＥ１まで抑制することができる。フローティング電極６を設けると、ゲート−ドレイン間の電界は一定値（Ｅ１）以上には変化しないため、図２（ｂ）で表される電界Ｅ０より十分低い電界Ｅ１まで、電界を抑えることができる。ゲート電極５端部にかかる電界は、ゲート電極５とフローティング電極６との距離によって決まる。フローティング電極の位置を図３（ｂ）に破線で表す位置まで移動させてゲート電極とフローティング電極間の距離をＬ１からＬ２に変化させると、ゲート電極５端部に印加される電界もＥ１からＥ２まで変化する。このようにして、ゲート電極５端部の電界をさらに小さくすることが可能である。ただし、フローティング電極６’端部の電界はＥ２からＥ３まで増加するため、この部分における電界を臨界電界に対して余裕をもたせた設計にしておく必要はある。
【００１６】
本実施の形態の構造を用いることは、オン抵抗（ＲＯＮ）の低減にも有効である。図１に表すＨＦＥＴはゲート電極端部の電界を抑えることができるため、ｎ−ＡｌＧａＮバリア層２のドーピング濃度を上げて、２ＤＥＧ濃度を上げることが可能となるからである。フローティング電極６のない構造（図２）であれば、２ＤＥＧ濃度を上げたことでゲートからの空乏層が伸びにくくなり、ゲート電極５端部での電界が上がりやすくなってしまうという問題があった。しかし、本実施の形態の構造を用いることで、ゲート電極５端部にかかる電界を抑制して耐圧上げることが可能となるため、空乏層が伸びにくくなってもゲート電極５端部の電界が臨界電界に達する前に空乏層がフローティング電極６に達する。フローティング電極６に空乏層が達した後は、ゲート電極５端部の電界が上がらなくなるので、耐圧の低下を抑制することが可能となる。フローティング電極６からドレイン電極４へ向けて空乏層を伸ばすため、フローティング電極６はｎ−ＡｌＧａＮバリア層２とショットキー接合を形成することが望ましい。
【００１７】
図４は、図１に表したＨＦＥＴの上面模式図である。図１に表したＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
図４に表すように、ドレイン電極４を取り囲むように、順にフローティング電極６、ゲート電極５、ソース電極３を形成することができる。
【００１８】
図５は、本発明の第２の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図１に表したＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴと図１に表したＨＦＥＴとで異なる部分は、フローティング電極６が絶縁膜７を介して設けられている点である。すなわち、ｎ−ＡｌＧａＮバリア層２表面およびゲート電極５表面には絶縁膜７が形成され、フローティング電極６はこの上に形成される。フローティング電極６は、絶縁膜７上に形成されていても、ドレイン電極４からの電界をシールドしてゲート電極５端部の電界集中を抑制することができる。このため、図１に表したＨＦＥＴ同様、高耐圧、低抵抗特性を実現することが可能である。また、フローティング電極６を絶縁膜７上に形成することで、フローティング電極６への電流のリークパスがなくなり、リーク電流の抑制効果も得られえる。
【００１９】
図６は、本発明の第３の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図１に表したＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴと図４に表したＨＦＥＴとで異なる部分は、ゲート電極５下にも絶縁膜７が形成されている点である。このように、ＭＩＳ（Metal Insulator Semiconducor）構造とすることで、ゲート電極５へのリークパスもなくなり、ゲートリーク電流が抑制される。ゲートリーク電流を抑えることにより、ゲート駆動回路の消費電力を低減することができる。また、ゲート電極５とフローティング電極６とを同じ工程で形成することも可能となる。
【００２０】
図７は、本発明の第４の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図（ａ）と、このゲート−ドレイン間の電界を表したグラフ図（ｂ）である。図７（ａ）において、図１に表したＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
図７（ａ）におけるＨＦＥＴと図５に表したＨＦＥＴとで異なる部分は、フローティング電極が２つ形成されている点である。第１のフローティング電極６に加えて、第１のフローティング電極６とドレイン電極４との間に、第２のフローティング電極８が設けられている。フローティング電極を複数とすることで、ゲート電極５と第１のフローティング電極６との距離が近くなり、ゲート電極５から伸びた空乏層がフローティング電極６に到達しやすくなる。さらに、第２のフローティング電極８が設けられているため、図７（ｂ）に表すようにゲート−ドレイン間の電界強度は３つのピーク値を持った分布となる。このため、ゲート電極５端部の電界Ｅ４は緩和され、高耐圧を実現することができる。
【００２１】
また、空乏層が到達しやすくなれば、ｎ−ＡｌＧａＮバリア層２のドーピング濃度を上げても臨界電界に達する前に空乏層が第１のフローティング電極６および第２のフローティング電極８に達するようになる。これにより、オン抵抗（ＲＯＮ）を低減することができる。フローティング電極は、３つ以上形成しても実施可能である。設計の条件に応じて、最適な数を設けることにより、これらの効果は向上する。
【００２２】
なお、フローティング電極６は、図中ではゲート−ドレイン間に等間隔に配置されているが、この限りではない。ゲート電極５端部の電界を低減しゲートリーク電流を抑制するために、第１のフローティング電極６をゲート電極５に近づけて配置するなど、フローティング電極の位置をゲート−ドレイン間で変化させてもよい。
これまで、バリア層にｎ−ＡｌＧａＮを用いたＨＦＥＴについて説明してきたが、アンドープのＡｌＧａＮを用いても、ゲート電極５端部の電界は緩和されるため実施可能である。
【００２３】
図８は、本発明の第５の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図（ａ）と、このゲート−ドレイン間の電界を表したグラフ図（ｂ）である。図８（ａ）において、図７に表したＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴと図７に表したＨＦＥＴとで異なる部分は、第１の絶縁膜および第１のフローティング電極６、第２のフローティング電極８上に第２の絶縁膜９が形成され、この上にフィールドプレート電極１０が設けられている点である。フィールドプレート電極１０はソース電極３に接続され、ゲート電極５と第１のフローティング電極６を覆うように形成される。図８（ｂ）に表すように、フィールドプレート電極１０で覆われているゲート電極５端部および第１のフローティング電極６端部における電界Ｅ５は図７（ｂ）で表す電界Ｅ４よりも低くなる。このように、フィールドプレート電極１０を設けることにより、ゲート電極５端部の電界集中をより緩和し、更なる高耐圧を実現することが可能となる。
【００２４】
図９は、図８に表したＧａＮ−ＨＦＥＴの変形例の構造を表す、模式断面図である。図８に表したＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴと図８に表したＨＦＥＴとで異なる部分は、フィールドプレート電極１０’が短い点である。ゲート電極５端部の電界を抑制するためには、フィールドプレート電極１０’が少なくとも制御電極５を覆い第１のフローティング電極６上まで形成されていることが望ましい。複数のフローティング電極を設けた場合、制御ゲート電極５端部での電界が高くなる傾向があるので、制御ゲート電極５と第１のフローティング電極６とをフィールドプレート電極で覆うことにより、制御ゲート電極５端部の電界集中は緩和できることになる。設計上の制限などから、フィールドプレート電極を大きくできない場合には、本図に表すフィールドプレート電極の構造が効果的である。
【００２５】
図１０は、本発明の第６の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。図９に表したＨＦＥＴと同様の要素には同一の番号を付し、その詳しい説明は省略する。  
本図におけるＨＦＥＴと図９に表したＨＦＥＴとで異なる部分は、第２の絶縁膜９上に第１のフィールドプレート電極１０’に加えて、第２のフィールドプレート電極１１が設けられている点である。第２のフィールドプレート電極１１はドレイン電極４に接続され、ドレイン電極４を覆うように形成される。第１のフィールドプレート電極１０’によってゲート電極５端部の電界集中は緩和されるが、ドレイン電極４端部には依然として電界が集中してしまう。第２のフィールドプレート電極１１によって、この部分の電界集中を緩和し、更なる高耐圧を実現することができる。
【００２６】
以上説明したように、本発明の実施形態によれば、低オン抵抗（ＲＯＮ）化を図るためバリア層を形成するｎ−ＡｌＧａＮ層のドープ濃度を高めた場合でも、制御電極端部の電界集中を抑制することにより素子耐圧を高めることができる。
【００２７】
以上、本発明の第１〜６の実施の形態とその変形例について説明してきたが、本発明はこれらの実施の形態の限りではない。それぞれの実施の形態を組み合わせることも可能であるし、当業者が適宜設計変更したものも本発明の要旨を含む限り本発明の範囲に包含される。  
例えば、図７〜１０に表すＨＦＥＴにＭＩＳゲート構造を適用することなども、もちろん可能である。
【００２８】
また、ＡｌＧａＮ／ＧａＮの組み合わせを用いて説明してきたが、ＧａＮ／窒化インジウムガリウム（ＩｎＧａＮ）や窒化アルミニウム（ＡｌＮ）／ＡｌＧａＮなどの組み合わせにおいても実施可能である。  
図１〜１０のＨＦＥＴにおいては基板を図示していないが、サファイア基板やＳｉＣ基板、Ｓｉ基板、ＧａＮ基板のいずれでも実施可能であり、特に基板材料に限定されるものではない。基板の絶縁性や導電性、さらにはその導電型にも限定されない。  
フィールドプレート構造に関しても、１段の場合のみを説明してきたが、多段のフィールドプレート構造としてもよい。
【００２９】
また、本発明の第１〜６の実施の形態において、単純なＡｌＧａＮ／ＧａＮヘテロ構造を用いて説明してきたが、ＧａＮ／ＡｌＧａＮ／ＧａＮヘテロ構造や、ＡｌＧａＮ／ＡｌＮ／ＧａＮヘテロ構造など、横型のＨＦＥＴを構成する素子において実施可能である。  
また、ゲート構造には限定されず、リセスゲート構造や、ＡｌＧａＮ層表面にＧａＮキャップ層などが形成されていても実施可能である。
【００３０】
なお、本明細書において「窒化物半導体」とは、ＢｘＡｌｙＧａｚＩｎ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物のいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図２】フローティング電極のないＨＦＥＴ（ａ）の断面と、このゲート−ドレイン間の電界を表したグラフ図（ｂ）である。
【図３】図１に表したＨＦＥＴの模式断面図（ａ）と、このゲート−ドレイン間の電界を表したグラフ図（ｂ）である。
【図４】図１に表したＨＦＥＴの上面模式図である。
【図５】本発明の第２の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図６】本発明の第３の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【図７】本発明の第４の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図（ａ）と、このゲート−ドレイン間の電界を表したグラフ図（ｂ）である。
【図８】本発明の第５の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図（ａ）と、このゲート−ドレイン間の電界を表したグラフ図（ｂ）である。
【図９】図８に表したＧａＮ−ＨＦＥＴの変形例の構造を表す、模式断面図である。
【図１０】本発明の第６の実施の形態にかかるＧａＮ−ＨＦＥＴの構造を表す、模式断面図である。
【符号の説明】
【００３２】
１    ＧａＮチャネル層、２    ｎ−ＡｌＧａＮバリア層、３    ソース電極、４    ドレイン電極、５    ゲート電極、６、６’    フローティング電極、７    絶縁膜、８    第２のフローティング電極、９    第２の絶縁膜、１０、１０’    フィールドプレート電極、１１    第２のフィールドプレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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