(57)【要約】【課題】フィールドプレート構造のＦＥＴは、ミリ波領域で用いる場合、十分なＲＦ利得が得られないという問題があった。【解決手段】本発明は、窒化物へテロ接合を有する半導体層構造を有する電界効果トランジスタのゲート電極が、前記ドレイン電極側と前記ソース電極側とに張り出した第１の張り出し部を有し、該第１の張り出し部が、ソース電極及びドレイン電極間の半導体層を覆うように形成された絶縁膜に接するように、前記張り出し部が前記絶縁膜に乗り上げた構造であることを特徴とする電界効果トランジスタである。【選択図】図５
2007129134.tif 000002
【特許請求の範囲】
【請求項１】
窒化物へテロ接合を有する半導体層構造を有する電界効果トランジスタであって、
前記半導体層構造の表面側に離間して形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記半導体層を覆うように形成された絶縁膜とを有し、
前記ゲート電極が、前記ドレイン電極側と前記ソース電極側とに張り出した第１の張り出し部を有し、
前記張り出し部が前記絶縁膜に乗り上げた構造であることを特徴とする電界効果トランジスタ。
【請求項２】
少なくとも前記張り出し部のドレイン電極端またはソース電極端に更に前記絶縁膜と接しない第２の張り出し部を設けたことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ドレイン電極側の前記第１の張り出し部の張り出し長をＬｆｐ及び前記ソース電極側の前記第１の張り出し部の張り出し長をＬｓｐとしたときに、Ｌｓｐ＝Ｌｆｐ（Ｌｓｐ≠０）であることを特徴とする請求項１に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物へテロ接合を有する半導体層構造を有する電界効果トランジスタに関する。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族あるいはＩＩＩ族窒化物半導体を用いた、電界効果トランジスタのゲート電極は、ゲート電極の抵抗を下げ、ＲＦ利得に優れるＴ型ゲートがもっぱら用いられていた。
【０００３】
図１０は、従来のＩＩＩ−Ｖ族あるいはＩＩＩ族窒化物半導体を用いた、Ｔ型ゲート構造の電界効果トランジスタの模式的断面図である。
【０００４】
ｃ面ＳＩＣ基板５上に、バッファ層６、ＧａＮからなるチャネル層７およびＡｌＧａＮからなる電子供給層８がこの順に形成され、電子供給層８上に間隔をおいてソース電極１とドレイン電極３が形成されている。
【０００５】
ソース電極１とドレイン電極３との間には、シリコン窒化膜からなる第１の誘電体膜４が形成され、第１の誘電体膜４に形成された、電子供給層が露出する開孔にゲート電極２が形成されている。ゲート電極２は、第１の誘電体膜４とは間隙を介して形成され、ゲート電極２および第１の誘電体膜４の表面と間隙には第２の誘電体膜１１となるシリコン酸化膜が形成されている。更に、ゲート電極２は、Ｔ型の形状で、庇上に突出した部分に形成された第２の誘電体膜と、シリコン窒化膜上に形成された第２の誘電体膜とが間隙を有している。
【０００６】
Ｔ型のゲート電極は、電極の上面の長さを、庇の長さ１２称し、ゲート電極の庇部の底部と電子供給層８の表面との間隔を、庇の高さ１６と称する場合がある。
【０００７】
しかしながら、ＩＩＩ族窒化物半導体を用いた電界効果トランジスタの場合、基板表面に大きな負電荷が発生し、トランジスタ性能に大きな影響を与えることが知られている。
【０００８】
一方、ＩＩＩ族窒化物半導体ＦＥＴの特定用途においては、利得を維持しつつ耐圧をあげることが要望されている。耐圧を改良する方法として、ゲート電極のドレイン側に庇状のフィールドプレートを設けることにより、ゲート電極のドレイン側端部における電界集中が緩和され、素子性能を向上させることを発明者等は提案している（特許文献１及び２）。
【０００９】
すなわち、ＩＩＩ族窒化物半導体は、その材料特性を充分に生かす観点から、以下の特性の両立が望まれる。
【００１０】
（ｉ）コラプスの低減
（ｉｉ）ゲート耐圧の改善
（ｉｉｉ）フィールドプレート直下絶縁膜の膜質経時劣化の抑制による信頼性向上
（ｉｖ）容量の低減による高周波利得の改善
ここで、コラプスとは、ＨＪＦＥＴが大信号動作する際に、表面トラップの応答によって表面に負電荷が蓄積された状態になり、最大ドレイン電流が抑制される現象である。コラプスが顕著になると大信号動作時のドレイン電流が抑制されるため、飽和出力が低下する。
【００１１】
図１１は、特許文献１に示されるフィールドプレート構造を持った電界効果トランジスタの模式的断面図である。
【００１２】
ｃ面ＳＩＣ基板５上に、バッファ層６、ＧａＮからなるチャネル層７およびＡｌＧａＮからなる電子供給層８がこの順に形成され、電子供給層８上に間隔をおいてソース電極１とドレイン電極３が形成されている。
【００１３】
ソース電極１とドレイン電極３との間には、シリコン窒化膜からなる第１の誘電体膜４が形成され、第１の誘電体膜４に形成された、電子供給層が露出する開孔にゲート電極２が形成されている。ゲート電極２は、ドレイン電極側にシリコン窒化膜４に接しシリコン窒化膜上に庇状の突起したフィールドプレート部９を有している。
【００１４】
特許文献２で、発明者等は、更に、フィールドプレート直下の領域をシリコン窒化膜が占めた場合、上述の特性を両立させることが困難であることを知見し、ひさし状に張り出し絶縁膜上に形成されたフィールドプレート部を有し、絶縁膜が、シリコンおよび窒素を構成元素として含む化合物により構成された第一の絶縁膜と、第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜とを含む積層膜にすることで特性を両立させることを提案した。
【特許文献１】特開２０００−１００８３１号公報
【特許文献２】特開２００４−２００２４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
特許文献１及び２で、窒化物へテロ接合を有する半導体層構造を有する電界効果トランジスタの材料特性を充分に生かすことが可能となった。
【００１６】
しかしながら、特許文献１および２に開示されたフィールドプレート構造のＦＥＴは、ゲート・ドレインの間隔が決まっているので、ゲート・ドレイン容量からフィールドプレート長の最大が律則され、ゲート抵抗を下げるのが困難であるため、ミリ波（おおよそ３０〜３００ＧＨｚ）領域で用いる電界効果トランジスタは、ＲＦ利得に優れる（ゲート抵抗を小さくすることができる）Ｔ型ゲートがもっぱら用いられている。
【００１７】
一方、窒化物へテロ接合を有する半導体層構造を有する電界効果トランジスタのゲート構造をＴ型にすると、耐圧と電流コラプスはパッシベーション膜やエピ・プロファイルで変化するが、耐圧とコラプスの両者はデバイス構造が確定するとこの構造で決定されるあるトレードオフを有し、このトレードオフの関係からは脱却できない。このため、高出力を得るために耐圧を高く確保しようとすると、コラプスの増大を招くことになって高出力を得られないというジレンマがあった。つまりＴ型ゲートＦＥＴの高出力化では、耐圧とコラプスに関しては、今まであるトレードオフの束縛条件の中で最適値を見つける他に手だてがなかったとも言える。
【課題を解決するための手段】
【００１８】
本発明は、窒化物へテロ接合を有する半導体層構造を有する電界効果トランジスタであって、前記半導体層構造の表面側に離間して形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、前記半導体層を覆うように形成された絶縁膜とを有し、前記ゲート電極が、前記ドレイン電極側と前記ソース電極側とに張り出した第１の張り出し部を有し、前記張り出し部が前記絶縁膜に乗り上げた構造であることを特徴とする電界効果トランジスタである。
【００１９】
ゲート電極は、少なくとも前記張り出し部のドレイン電極端またはソース電極端に更に前記絶縁膜と接しない第２の張り出し部が設けられていても良く、前記ドレイン電極側の前記第１の張り出し部の張り出し長をＬｆｐ及び前記ソース電極側の前記第１の張り出し部の張り出し長をＬｓｐとしたときに、Ｌｓｐ＝Ｌｆｐ（Ｌｓｐ≠０）であることが好ましい。
【発明の効果】
【００２０】
本発明のソース電極とドレイン電極との間にゲート電極を形成し、ゲート電極とソース電極およびドレイン電極の間の電子供給層上に第１の誘電体膜を設け、ゲート電極のドレイン電極側の端部およびソース電極側の端部を第１の誘電体層に接した庇状の形状（張り出して乗り上た形状）にしたゲート構造（以下では本構造をΨ型ゲートと呼ぶ）を持ったΨ型ゲート電界効果型トランジスタは、コラプスの増大を招くことなく高出力ＧａＮ系材料を用いたパワー用マイクロ波・ミリ波トランジスタを得ることを可能とするものである。
【発明を実施するための最良の形態】
【００２１】
本発明は、ソース電極とドレイン電極との間にゲート電極を形成し、ゲート電極とソース電極およびドレイン電極の間の電子供給層上に第１の誘電体膜を設け、ゲート電極のドレイン電極側の端部およびソース電極側の端部を第１の誘電体層に接した庇状の形状（張り出して乗り上た形状）にしたΨ型ゲート構造のＦＥＴである。
【００２２】
ゲート電極のドレイン側に形成した庇状の幅（フィールドプレート）の幅（Ｌｆｐ）とゲート電極のソース側に形成した庇状の幅の幅（Ｌｓｐ）を同一寸法とし、且つ、Ｌｆｐ≦０．３μｍとすることが好ましい。
【００２３】
本発明のΨ型ゲートもＴ型ゲートの一種であり、ゲート上部が大きくてゲート抵抗Ｒｇを低減できる構造であることから、ミリ波領域で高いＲＦ利得を確保できる。
【００２４】
本発明のΨ型ゲートでは、半導体表面がシリコン窒化膜などの誘電体膜で完全にカバーされているために、半導体表面の電子トラップ効果による電流コラプス現象を緩和でき、電流コラプスが５％未満とパワー動作を劣化させない程度にまで低くできる。
【００２５】
Ψ型ゲートでは、ドレイン端でフィールドプレート部を形成する。このフィールドプレートによってゲートのドレイン端での電界集中が緩和して耐圧が著しく向上する。
【００２６】
通常フィールドプレート長が長くなるとゲート・ドレイン間容量が増加し、ＲＦ利得が低下するので、フィールドプレート長さは、ＲＦ利得が低下しない長さにする必要がある。ゲート端と対向するドレイン電極端の間隔が＊＊ｎｍの場合フィールドプレート長は０．３μｍ以下であることが好ましい。
【００２７】
ミリ波領域の高い周波数では、フィールドプレート部分を含めてＲＦのゲート抵抗が決定されるが、Ψ型ゲートでは、フィールドプレート部分がドレイン側に張り出していて、下層付け根部分より太いために、同じゲート長ＬｇのＴ型ゲートよりもＲＦのゲート抵抗を低減することができる。これによって、Ψ型ゲートＦＥＴでは、ＭＳＧとＭＡＧの切り替わり周波数をより高く保つことができ、ゲート幅を増やしたＦＥＴで利得低下を少なくでき、ＦＥＴの高出力化にとって有利である。
【００２８】
以下、図面を用いて本発明のヘテロ接合ＦＥＴ（ＨＪＦＥＴ）を詳細に説明する。
【００２９】
図１から５は、本発明の第１の実施形態の模式的工程断面図である。基板としてｃ面ＳＩＣを用いている。
【００３０】
基板５上にＭＢＥ成長法等の成長方法用いてアンドープＡｌＮからなるバッファ層６、ＧａＮからなるチャネル層７およびアンドープＡｌ0.2Ｇａ0.8Ｎからなる電子供給層８をこの順に形成した窒化物へテロ接合を有する半導体層構造を形成する（図1）。
【００３１】
素子間を分離目的で、素子形成領域を取り囲むようにチャネル層７が露出する溝（不図示）を形成する。その後、Ｔｉ／Ａｌ等の金属を蒸着法等の物理的成膜方法を用いて成膜し、通常のフォトリソグラフィー法を用い、所望の形状のソース電極１およびドレイン電極３を形成後、６５０℃の熱処理を行ない、電子供給層８とソース電極１およびドレイン電極３とのオーミック接触を形成する。
【００３２】
続いて、プラズマＣＶＤ法等の化学的成膜方法を用い、シリコン窒化膜を、基板を覆うように形成する。
【００３３】
その後、通常のフォトグラフィー法を用い、ゲート電極２を形成する領域以外の領域にフォトレジスト（不図示）を形成し、該フォトレジストをマスクに通常のドライエッチング法を用いシリコン窒化膜からなる第１の誘電体膜４をエッチング除去し、電子供給層８が露出する開孔を形成する（図２）。
【００３４】
図２に示されるように、電子供給層８が露出するまで第１の誘電体膜４をエッチングすると電子供給層８の表面の一部が同時にエッチング除去される。
【００３５】
次に、ゲート電極２を形成するため、基板上にフォトレジスト膜２０を形成し、ゲート電極が形成される領域のフォトレジストを、電子ビーム露光法を用いて露光した後、現像することで除去した（図３）。ここで電子ビーム露光法を用いた理由は、ゲート電極２の端部を第１の誘電体膜４上に乗り上げた状態で残す際、前述開孔端からの寸法を規定するためである。寸法を正確に規定できるのであれば他の露光方法を採用することもできる。
【００３６】
続いて、ゲート電極２となるＮｉ／Ａｕからなる膜２’を基板全面に形成した（図４）。
【００３７】
その後、リフトオフ法を用い、電子供給層８とショットキー性接触がとられたゲート電極２を形成した（図５）。
【００３８】
図５に示されるゲート電極２は、電子供給層８上のドレイン電極３側のシリコン窒化膜４上に第１の誘電体膜４と接した庇状のフィールドプレート部９が、ソース電極１側の第１の誘電体膜４上に第１の誘電体膜４と接した庇状の突起が形成されている。フィールドプレート長１０は、第１の誘電体膜４上に形成されたゲート電極２の幅である。
【００３９】
上述のゲート構造をΨ型ゲートと称する。
【００４０】
Ψ型ゲート構造もＴ型ゲートと同様にゲート上部がゲート長に比べ張り出しているので、ゲート抵抗ＲｇをＴ型ゲートと同様に低減できる構造である。ゲート抵抗Ｒｇが特許文献１および２で開示されているフィールドプレート構造のゲート抵抗よりも低減できるのでミリ波領域の周波数帯で、フィールドプレート構造の電界効果トランジスタよりも高いＲＦ利得を確保することができる。
【００４１】
図５では図示していないが、更に、基板上に保護膜となるシリコン酸化膜あるいはシリコン窒化膜等の絶縁膜を形成することが好ましい。
【００４２】
保護膜を形成することで、半導体表面の電子トラップ効果による電流コラプス現象を緩和でき、電流コラプスが５％未満とパワー動作を劣化させない程度にまで低くできる。
【００４３】
ミリ波領域の高い周波数では、フィールドプレート部分を含めてＲＦのゲート抵抗が決定されるが、Ψ型ゲートでは、フィールドプレート部分がドレイン側に張り出していて、下層付け根部分より太いために、ゲート庇長とゲート長Ｌｇが同じ寸法のゲートであれば、Ｔ型ゲートよりもＲＦのゲート抵抗を低減することができる。これによって、Ψ型ゲートＦＥＴでは、ＭＳＧ（最大安定電力利得：Ｍａｘｉｍｕｍ  Ｓｔａｂｌｅ  Ｐｏｗｅｒ  Ｇａｉｎ）とＭＡＧ（最大有能電力利得：  Ｍａｘｉｍｕｍ  Ａｖａｉｌａｂｌｅ  Ｐｏｗｅｒ  Ｇａｉｎ）の切り替わり周波数をより高く（安定して利得が得られる周波数をより高く）保つことができるので、高出力を得るためにゲート幅を増やしたＦＥＴでの利得低下を少なくでき、ＦＥＴの高出力化にとって有利である。
【００４４】
（第２の実施例）
以下図面を用いて、第２の実施形態について説明する。
【００４５】
第１の実施形態と同様に、基板５としてｃ面ＳＩＣを用い、基板５上にＭＢＥ成長法等の成長方法用いてアンドープＡｌＮからなるバッファ層６、ＧａＮからなるチャネル層７およびアンドープＡｌ0.2Ｇａ0.8Ｎからなる電子供給層８をこの順に形成した窒化物へテロ接合を有する半導体層構造を形成した（図１参照）後、素子間を分離目的で、素子形成領域を取り囲むようにチャネル層７が露出する溝（不図示）を形成する。その後、Ｔｉ／Ａｌ等の金属を蒸着法等の物理的成膜方法を用いて成膜し、通常のフォトリソグラフィー法を用い、所望の形状のソース電極１およびドレイン電極３を形成後、６５０℃の熱処理を行ない、電子供給層８とソース電極１およびドレイン電極３とのオーミック接触を形成する。
【００４６】
続いて、プラズマＣＶＤ法等の化学的成膜方法を用い、シリコン窒化膜を、基板を覆うように形成する。
【００４７】
その後、通常のフォトグラフィー法を用い、ゲート電極２を形成する領域以外の領域にフォトレジスト（不図示）を形成し、該フォトレジストをマスクに通常のドライエッチング法を用いシリコン窒化膜からなる第１の誘電体膜４をエッチング除去し、電子供給層８が露出する開孔を形成する（図６）。
【００４８】
次に、ゲート電極２を形成するため、基板上に電子ビーム露光用のフォトレジスト膜２０を形成した後、ゲート電極および庇形状の第１の張り出し部を形成される領域のフォトレジストを、電子ビーム露光法を用いて露光した後、現像することで除去した（図７）。
【００４９】
その後、ｉ−線露光用のフォトレジスト膜を塗布し、ｉ−線ステッパを用い露光・現像し、フィールドプレートおよびソース側の庇形状の外側に更に庇形状の第２の張り出し部を形成するためのレジスト膜２０−１を形成する（図８）。
【００５０】
電子線露光用のフォトレジストは電子線以外のステッパの波長では感光しないのでｉ−線以外のステッパを用いることもできる。
【００５１】
第１の実施形態との違いは、フォトレジスト膜２０を第１の実施形態のフォトレジストの膜厚よりも厚くし、開孔端部の一定幅だけフォトレジストの膜厚を薄くするため、電子ビーム露光後、フォトレジストマスクを用いて再露光することで形成することができる。
【００５２】
続いて、ゲート電極２となるＮｉ／Ａｕからなる膜２’を基板全面に形成する（図９）。
【００５３】
その後、リフトオフ法を用い、電子供給層８とショットキー性接触がとられたゲート電極２を形成する。この結果、第１の誘電体膜４と接して形成される第１の誘張り出し部と第１の誘電体膜４と接触しない第２の張り出し部を持った構造のゲート２が形成される。その後保護膜となるシリコン酸化膜あるいはシリコン窒化膜等の第２の誘電体膜１１を形成する（図１０）。
【００５４】
保護膜を形成することで、半導体表面の電子トラップ効果による電流コラプス現象を緩和でき、電流コラプスが５％未満とパワー動作を劣化させない程度にまで低くできる。
【００５５】
第１の実施形態では、プレート部の幅で、ゲート電極とドレイン電極およびソース電極との容量が決まるため、高周波利得等の特性を劣化させないように幅を広くすることが困難であり、Ｔ型ゲートに比べゲート抵抗Ｒｇを小さくすることが困難であるが、第２の実施形態では、庇長（庇の幅）をＴ型ゲートと同等にすることができる。この場合、プレート部の幅をＴ型ゲートよりも太くすることが可能となり、Ｔ型ゲートよりもゲート抵抗Ｒｇを小さくすることができ、ミリ波領域で高いＲＦ利得を確保できる。
【００５６】
（実施例）
第２の実施形態の構造のΨ型ゲートＦＥＴ（図１０）と従来のＴ型ゲートＦＥＴ（図３）を用いて特性を比較した。
【００５７】
図１２は、図１０および図３のＦＥＴの平面図で、素子分離溝２０により囲まれた素子領域に、ゲート電極２に外部から電圧を印加するためのパッド２１から単位フィンガー長５０μｍのゲート電極２が２フィンガー形成され、ソース電極３とドレイン電極１との間にゲート電極２が配置されている。図１２では、ゲート２の間に共通ソース電極が形成され、ゲート２のソース電極３と対向する側にドレイン電極１が形成されている。
【００５８】
表１に、Ψ型ゲートＦＥＴとＴ型ゲートＦＥＴの構成を示す。
【００５９】
【表１】
2007129134.tif 000003
【００６０】
Ψ型ゲートＦＥＴ（図１０）および従来のＴ型ゲートＦＥＴ（図３）のゲート庇長は、０．８μｍ一定とし、Ψ型ゲートＦＥＴのＬｇ、Ｌｓｐ、Ｌｆｐをあわせた長さＬＧ＝Ｌｇ＋Ｌｓｐ＋Ｌｆｐ＝０．２５μｍとし、かつＬｆｐ＝Ｌｓｐを満たすようにゲート長Ｌｇを変化させた。Ｔ型ゲートＦＥＴのゲート長は、Ψ型ゲートＦＥＴのゲート長と同じになるようにした。
【００６１】
本実施例では、測定データの比較を単純にするためにＬｆｐ＝Ｌｓｐとしたが必ずしもＬｆｐ＝Ｌｓｐである必要はない。
【００６２】
上述の条件で、ゲート長の異なるＦＥＴを製造し、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、２端子耐圧ＢＶｇｄ、ＭＳＧとＭＡＧの切り替わり周波数、及び２６．５ＧＨｚにおけるＭＳＧ値を測定した。
【００６３】
図１３は、ゲート長１２に対してゲート・ソース間容量ＣｇｓとＲＦでのゲート抵抗値をプロットしたものである。ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量ＣｇｄはとともにＴ型ゲートＦＥＴの方が若干Ψ型ゲートよりも低くてメリットがあるが、あまり大きな差ではない。ところがＲＦのゲート抵抗は、Ψ型ゲートＦＥＴはＴ型ゲートＦＥＴに比べて大きく低減できておりメリットがみられる。
【００６４】
図１４は、ゲート長１２に対して２端子耐圧ＢＶｇｄ、ＭＳＧとＭＡＧの切り替わり周波数、及び２６．５ＧＨｚにおけるＭＳＧ値を示したものである。
【００６５】
ＭＳＧに関してはＣｇｄを反映して、従来のＴ型ゲートＦＥＴがΨ型ゲートＦＥＴに比べて若干高めでメリットがあるが、その差は大きくはない。一方ＭＳＧ／ＭＡＧ切り替わり周波数は、ＲＦのＲｇを反映して、Ψ型ゲートＦＥＴはＴ型ゲートＦＥＴよりかなり高い。一方、ＢＶｇｄは、ゲート長Ｌｇの短縮につれて、Ｔ型ゲートＦＥＴでは大幅な劣化が見られたが、Ψ型ゲートＦＥＴではフィールドプレートの効果によってＢＶｇｄは７５Ｖ以上を保持した。
【００６６】
また電流コラプスについては、Ｔ型ゲートＦＥＴではコラプス率は１３％から４５％と大きかったのに比べて、Ψ型ゲートＦＥＴではゲート付け根まで誘電体が半導体面を完全にカバーしているので、コラプス率は３％程度と低く、パワー動作にとって有利であることが証明された。
【００６７】
図１４からＬｓｐが０μｍよりも長ければＭＳＧ／ＭＡＧ切り替わり周波数、ＢＶｇｄともにＴ型ゲートＦＥＴよりも高くなることがわかる。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態に係わるトランジスタの模式的工程断面図である。
【図２】本発明の第１の実施形態に係わるトランジスタの模式的工程断面図である。
【図３】本発明の第１の実施形態に係わるトランジスタの模式的工程断面図である。
【図４】本発明の第１の実施形態に係わるトランジスタの模式的工程断面図である。
【図５】本発明の第１の実施形態に係わるトランジスタの模式的工程断面である図。
【図６】本発明の第２の実施形態に係わるトランジスタの模式的工程断面図である。
【図７】本発明の第２の実施形態に係わるトランジスタの模式的工程断面図である。
【図８】本発明の第２の実施形態に係わるトランジスタの模式的工程断面図である。
【図９】本発明の第２の実施形態に係わるトランジスタの模式的工程断面図である。
【図１０】従来のトランジスタの模式的断面図である。
【図１１】従来のトランジスタの模式的断面図である。
【図１２】トランジスタの模式的平面図である。
【図１３】ゲートパラメータの比較を示す図である。
【図１４】ゲート特性の比較を示す図である。
【符号の説明】
【００６９】
１  ソース電極
２  ゲート電極
３  ドレイン電極
４  第１誘電体
５  基板
６  バッファ層
７  ＧａＮチャネル層
８  ＡｌＧａＮ電子供給層
９  フィールドプレート部
１０  フィールドプレート長
１１  第２誘電体
１２  ゲート庇長
１３  ゲート長Ｌｇ
１４  ソース側乗り上げ長Ｌｓｐ
１５  フィールドプレート（ＦＰ）長Ｌｆｐ
１６  ゲート庇高さ
【図１】
2007129134.tif 000004
【図２】
2007129134.tif 000005
【図３】
2007129134.tif 000006
【図４】
2007129134.tif 000007
【図５】
2007129134.tif 000008
【図６】
2007129134.tif 000009
【図７】
2007129134.tif 000010
【図８】
2007129134.tif 000011
【図９】
2007129134.tif 000012
【図１０】
2007129134.tif 000013
【図１１】
2007129134.tif 000014
【図１２】
2007129134.tif 000015
【図１３】
2007129134.tif 000016
【図１４】
2007129134.tif 000017