(57)【要約】【課題】ゲート絶縁層以外の絶縁層を誘電体層として利用することにより、保持容量の耐電圧や静電容量のばらつきを小さく抑えることのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供すること。【解決手段】液晶装置の素子基板１０では、画素電極２ａにおいて下電極３ｃにパッシベーション膜８を介して対向する部分を保持容量１ｈの上電極として用いる。保持容量１ｈにおいて、画素電極２ａと下電極３ｃとの間には、ゲート絶縁層４が厚さ方向の全体にわたって除去された第１の除去領域４ｃが形成されている、また、下層側導電層層接続用コンタクトホール８９の形成領域には第２の除去領域４ｆを形成する。【選択図】図３
2007293073.tif 000002
【特許請求の範囲】
【請求項１】
素子基板上の複数の各画素領域の各々に、薄膜トランジスタと、該薄膜トランジスタを
覆う層間絶縁膜と、該層間絶縁膜の上層に形成されて当該層間絶縁膜に形成された画素電
極接続用コンタクトホールを経由して前記薄膜トランジスタに電気的に接続された画素電
極と、前記薄膜トランジスタのゲート絶縁層の下層側に下電極を備えた保持容量とを有す
る電気光学装置において、
前記薄膜トランジスタは、ゲート電極、前記ゲート絶縁層および半導体層が下層側から
順に形成された構造を備え、
前記画素電極は、前記下電極に対して前記層間絶縁膜を介して対向する部分により前記
保持容量の上電極を構成しており、
前記ゲート絶縁層には、前記上電極と前記下電極との間で厚さ方向の全体または一部が
除去された第１の除去領域が形成されていることを特徴とする電気光学装置。
【請求項２】
前記層間絶縁膜の膜厚は、前記ゲート絶縁層より薄いことを特徴とする請求項１に記載
の電気光学装置。
【請求項３】
前記層間絶縁膜は、シリコン窒化膜からなることを特徴とする請求項１または２に記載
の電気光学装置。
【請求項４】
前記素子基板では、前記ゲート絶縁層の下層側に下層側導電層が形成されているととも
に、当該下層側導電層の上方で開口する下層側導電層接続用コンタクトホールを介して当
該下層側導電層に対する電気的な接続が行われており、
前記下層側導電層接続用コンタクトホールの形成領域では、前記第１の除去領域と同様
に前記ゲート絶縁層が除去された第２の除去領域が形成されていることを特徴とする請求
項１乃至３の何れか一項に記載の電気光学装置。
【請求項５】
前記層間絶縁膜の上層には、前記下層側導電層接続用コンタクトホールを介して前記下
層側導電層に電気的に接続する導電パターンを備えていることを特徴とする請求項４に記
載の電気光学装置。
【請求項６】
前記ゲート絶縁層と前記層間絶縁膜との層間には前記下層側導電層接続用コンタクトホ
ールを経由して前記下層側導電層に電気的に接続する上層側導電層を備えていることを特
徴とする請求項４または５に記載の電気光学装置。
【請求項７】
前記素子基板に対して、対向基板の導電層が形成された面が貼り合わされ、
前記素子基板と前記対向基板との間には、前記下層側導電層接続用コンタクトホールを
介して前記対向基板の導電層に前記下層側導電層を導通させる基板間導通用の導電材が介
在していることを特徴とする請求項４に記載の電気光学装置。
【請求項８】
前記素子基板は、前記画素領域内に、感光性樹脂層、反射層および前記画素電極が下層
側から順に積層された構造の反射表示領域と、前記感光性樹脂層および前記反射層が形成
されていない透過表示領域とを備え、
前記透過表示領域において、前記下電極、前記層間絶縁膜、および前記画素電極の重な
り部分により前記保持容量が構成されていることを特徴とする請求項１乃至７の何れか一
項に記載の電気光学装置。
【請求項９】
請求項１乃至８の何れか一項に記載の電気光学装置を備えていることを特徴とする電子
機器。
【請求項１０】
素子基板上の複数の各画素領域の各々に、薄膜トランジスタと、該薄膜トランジスタを
覆う層間絶縁膜と、該層間絶縁膜の上層に形成されて当該層間絶縁膜に形成された画素電
極接続用コンタクトホールを経由して前記薄膜トランジスタに電気的に接続された画素電
極と、前記薄膜トランジスタのゲート絶縁層の下層側に下電極を備えた保持容量とを有す
る電気光学装置の製造方法において、
前記薄膜トランジスタのゲート電極を前記下電極と同時形成するゲート電極形成工程と
、
前記ゲート絶縁層を形成するゲート絶縁層形成工程と、
前記薄膜トランジスタの半導体層を形成する半導体層形成工程と、
前記薄膜トランジスタのソース・ドレイン電極を形成するソース・ドレイン電極形成工
程と、
前記層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜をエッチングして前記画素電極接続用コンタクトホールを形成するコン
タクトホール形成工程と、
前記画素電極を形成する画素電極形成工程とを有し、
さらに、前記半導体層形成工程の後、前記層間絶縁膜形成工程の前に、前記下電極と重
なる領域で前記ゲート絶縁層の厚さ方向の全体あるいは一部を除去するゲート絶縁層エッ
チング工程を行うことを特徴とする電気光学装置の製造方法。
【請求項１１】
前記ソース・ドレイン電極形成工程の前に前記ゲート絶縁層エッチング工程を行うこと
を特徴とする請求項１０に記載の電気光学装置の製造方法。
【請求項１２】
前記ゲート絶縁層形成工程を真空雰囲気中で行った後、前記半導体層形成工程を開始す
るまで前記素子基板を真空雰囲気中に保持し続けることを特徴とする請求項１０または１
１に記載の電気光学装置の製造方法。
【請求項１３】
前記ゲート電極形成工程では、下層側導電層を前記ゲート電極および前記下電極と同時
形成し、
前記ゲート絶縁層エッチング工程では、前記下層側導電層と重なる領域の前記ゲート絶
縁層を除去し、
前記コンタクトホール形成工程では、前記下層側導電層に到達する下層側導電層接続用
コンタクトホールを形成することを特徴とする請求項１０乃至１２の何れか一項に記載の
電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子基板上に薄膜トランジスタおよび保持容量を備えた電気光学装置の製造
方法、電気光学装置および電子機器に関するものである。
【背景技術】
【０００２】
各種の電気光学装置のうち、アクティブマトリクス型の液晶装置では、素子基板と対向
基板との間に液晶が保持されている。素子基板において、ゲート線（走査線）とソース線
（データ線）との交差に対応する複数の画素領域の各々には、画素スイッチング用の薄膜
トランジスタ、およびこの薄膜トランジスタのドレイン領域に電気的に接続された画素電
極が形成されており、ソース線から薄膜トランジスタを介して画素電極に印加された画像
信号により液晶の配向を画素毎に制御する。このような液晶装置において、画素領域に保
持容量を形成すれば電荷の保持特性を向上させることができる。また、保持容量の単位面
積当たりの容量値を高めれば、電荷の保持特性が向上することができる一方、占有面積を
縮小すれば画素開口率を高めることができる。
【０００３】
そこで、画素領域に保持容量を形成するにあたって、保持容量の下電極と対向電極との
間に形成されているゲート絶縁層および保護膜のうち、保護膜を除去してゲート絶縁層の
みを誘電体層として用いることが提案されている（特許文献１参照）。
【０００４】
また、ゲート絶縁層の厚さ方向の一部をエッチングにより除去し、薄くなったゲート絶
縁層を誘電体層として用いることが提案されている（特許文献２参照）。
【特許文献１】特開２００２−１８２２４７号公報
【特許文献２】特開２００５−３４６０９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術は、ゲート絶縁層と保護膜のエッチング選択比
が大きいような場合しか適用できず、ゲート絶縁層と保護膜が例えば同一材料からなる場
合、ゲート絶縁層の表面もエッチングされてしまう。その結果、保持容量の耐電圧が低下
し、かつ、静電容量がばらつくという問題点がある。
【０００６】
また、特許文献２に記載の技術では、ゲート絶縁層の成膜時の膜厚ばらつきと、エッチ
ング深さのばらつきの双方が保持容量の耐電圧や静電容量に影響し、ばらつきが発生しや
すいという問題点がある。
【０００７】
さらに、特許文献１、２のいずれの技術においても、保護膜やゲート絶縁層をエッチン
グする際にドライエッチングを採用した場合には、ドライエッチング時の静電気やプラズ
マの影響で残ったゲート絶縁層に多数の欠陥が発生し、保持容量において耐電圧の低下や
絶縁破壊（ショート）が発生するという問題点がある。
【０００８】
以上の問題点に問題点に鑑みて、本発明の課題は、ゲート絶縁層以外の絶縁層を誘電体
層として利用することにより、保持容量の耐電圧や静電容量のばらつきを小さく抑えるこ
とのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供することにあ
る。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明では、素子基板上の複数の各画素領域の各々に、薄
膜トランジスタと、該薄膜トランジスタを覆う層間絶縁膜と、該層間絶縁膜の上層に形成
されて当該層間絶縁膜に形成された画素電極接続用コンタクトホールを経由して前記薄膜
トランジスタに電気的に接続された画素電極と、前記薄膜トランジスタのゲート絶縁層の
下層側に下電極を備えた保持容量とを有する電気光学装置において、前記薄膜トランジス
タは、ゲート電極、前記ゲート絶縁層および半導体層が下層側から順に形成された構造を
備え、前記画素電極は、前記下電極に対して前記層間絶縁膜を介して対向する部分により
前記保持容量の上電極を構成しており、前記ゲート絶縁層には、前記上電極と前記下電極
との間で厚さ方向の全体または一部が除去された第１の除去領域が形成されていることを
特徴とする。
【００１０】
本発明では、下電極と画素電極（上電極）との層間にゲート絶縁層と層間絶縁膜とが介
在しているので、層間絶縁膜を保持容量の誘電体層として用いるとともに、上電極と下電
極との間に位置するゲート絶縁層については、厚さ方向の全体あるいは一部を除去する。
このため、ゲート絶縁層および層間絶縁膜をそのまま誘電体層として用いた場合と比較し
て保持容量の単位面積当たりの容量が高い。また、ゲート絶縁層および層間絶縁膜のうち
、除去するのは、下層側に位置するゲート絶縁層の方であるため、ゲート絶縁層を除去す
る際にドライエッチングを採用した場合でも、層間絶縁膜が静電気やプラズマに晒される
ことがない。それ故、静電気やプラズマに起因する欠陥が誘電体層（層間絶縁膜）に発生
することを防止できるので、ゲート絶縁層の膜厚を薄くして誘電体層として用いた保持容
量であっても耐電圧の低下や絶縁破壊（ショート）が発生しない。
【００１１】
本発明において、前記層間絶縁膜の膜厚は、前記ゲート絶縁層より薄いことが好ましい
。本発明において、前記層間絶縁膜は、シリコン窒化膜からなることが好ましい。このよ
うに構成すると、保持容量の容量を高めることができる。
【００１２】
本発明において、前記素子基板では、前記ゲート絶縁層の下層側に下層側導電層が形成
されているとともに、当該下層側導電層の上方で開口する下層側導電層接続用コンタクト
ホールを介して当該下層側導電層に対する電気的な接続が行われており、前記下層側導電
層接続用コンタクトホールの形成領域では、前記第１の除去領域と同様に前記ゲート絶縁
層が除去された第２の除去領域が形成されていることが好ましい。このように構成すると
、層間絶縁膜に下層側導電層接続用コンタクトホールを形成する際、層間絶縁膜に形成さ
れたホールの底部には、ゲート絶縁層が残っていないか、あるいはゲート絶縁層が残って
いる場合でも膜厚の薄い部分である。従って、下層側導電層接続用コンタクトホールを下
層側導電層まで貫通させる際にゲート絶縁層をエッチングするのに要する時間が短いので
、スループットを向上することができる。また、下層側導電層接続用コンタクトホールの
形成にドライエッチングを採用した場合には、エッチング時間が短い分、層間絶縁膜が静
電気やプラズマに晒される時間が短いので、層間絶縁膜に欠陥が発生することを防止する
ことができる。それ故、誘電体層の膜厚を薄くした保持容量であっても耐電圧の低下や絶
縁破壊（ショート）が発生しない。
【００１３】
本発明において、前記下層側導電層接続用コンタクトホールを介して前記下層側導電層
に対して電気的な接続するのは、例えば、以下の導電層や導電材である。まず、前記層間
絶縁膜の上層において、前記下層側導電層接続用コンタクトホールを介して前記下層側導
電層に電気的に接続する導電パターンが挙げられる。また、前記ゲート絶縁層と前記層間
絶縁膜との層間において、前記下層側導電層接続用コンタクトホールを経由して前記下層
側導電層に電気的に接続する上層側導電層が挙げられる。さらに、前記素子基板に対して
、対向基板の導電層が形成された面が貼り合わされている場合、前記素子基板と前記対向
基板との間に介在して、前記下層側導電層接続用コンタクトホールを介して前記対向基板
の導電層に前記下層側導電層を導通させる基板間導通用の導電材が挙げられる。
【００１４】
本発明は、全透過型液晶装置、全反射型液晶装置および半透過反射型液晶装置に適用で
きる。半透過反射型液晶装置では、前記素子基板が、前記画素領域内に、感光性樹脂層、
反射層および前記画素電極が下層側から順に積層された構造の反射表示領域と、前記感光
性樹脂層および前記反射層が形成されていない透過表示領域とを備えているので、前記透
過表示領域において、前記下電極、前記層間絶縁膜、および前記画素電極の重なり部分に
より前記保持容量を構成することができる。
【００１５】
本発明では、素子基板上の複数の各画素領域の各々に、薄膜トランジスタと、該薄膜ト
ランジスタを覆う層間絶縁膜と、該層間絶縁膜の上層に形成されて当該層間絶縁膜に形成
された画素電極接続用コンタクトホールを経由して前記薄膜トランジスタに電気的に接続
された画素電極と、前記薄膜トランジスタのゲート絶縁層の下層側に下電極を備えた保持
容量とを有する電気光学装置の製造方法において、前記薄膜トランジスタのゲート電極を
前記下電極と同時形成するゲート電極形成工程と、前記ゲート絶縁層を形成するゲート絶
縁層形成工程と、前記薄膜トランジスタの半導体層を形成する半導体層形成工程と、前記
薄膜トランジスタのソース・ドレイン電極を形成するソース・ドレイン電極形成工程と、
前記層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜をエッチングして前記
画素電極接続用コンタクトホールを形成するコンタクトホール形成工程と、前記画素電極
を形成する画素電極形成工程とを有し、さらに、前記半導体層形成工程の後、前記層間絶
縁膜形成工程の前に、前記下電極と重なる領域で前記ゲート絶縁層の厚さ方向の全体ある
いは一部を除去するゲート絶縁層エッチング工程を行うことを特徴とする。
【００１６】
本発明では、ゲート絶縁層エッチング工程でゲート絶縁層の厚さ方向の全体あるい一部
を除去して保持容量の容量値を高めるにあたって、半導体層形成工程の後にゲート絶縁層
エッチング工程を行う。このため、ゲート絶縁層と半導体層との界面を清浄な状態にでき
るので、薄膜トランジスタの信頼性を向上することができる。
【００１７】
本発明において、前記ゲート絶縁層形成工程を真空雰囲気中で行った後、前記半導体層
形成工程を開始するまで前記素子基板を真空雰囲気中に保持し続けることが好ましい。こ
のように構成すると、ゲート絶縁層形成工程の後、ゲート絶縁層の表面が汚染されること
を確実に防止することができる。従って、ゲート絶縁層と半導体層との界面を清浄な状態
にできるので、薄膜トランジスタの信頼性を向上することができる。
【００１８】
本発明において、前記ゲート電極形成工程では、下層側導電層を前記ゲート電極および
前記下電極と同時形成し、前記ゲート絶縁層エッチング工程では、前記下層側導電層と重
なる領域の前記ゲート絶縁層を除去し、前記コンタクトホール形成工程では、前記下層側
導電層に到達する下層側導電層接続用コンタクトホールを形成することが好ましい。この
ように構成すると、層間絶縁膜に下層側導電層接続用コンタクトホールを形成する際、層
間絶縁膜に形成されたホールの底部には、ゲート絶縁層が残っていないか、あるいはゲー
ト絶縁層が残っている場合でも膜厚の薄い部分である。従って、下層側導電層接続用コン
タクトホールを下層側導電層まで貫通させる際にゲート絶縁層をエッチングするのに要す
る時間が短いので、スループットを向上することができる。また、下層側導電層接続用コ
ンタクトホールの形成にドライエッチングを採用した場合には、エッチング時間が短い分
、層間絶縁膜が静電気やプラズマに晒される時間が短いので、層間絶縁膜に欠陥が発生す
ることを防止することができる。それ故、誘電体層の膜厚を薄くした保持容量であっても
耐電圧の低下や絶縁破壊（ショート）が発生しない。
【００１９】
本発明に係る電気光学装置は、携帯電話機やモバイルコンピュータなどの電子機器に用
いることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各
図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に
縮尺を相違させてある。また、以下の説明では、図１９に示した例との対応が明確になる
ように、共通する機能を有する部分には同一の符号を付して説明する。
【００２１】
［実施の形態１］
（液晶装置の全体構成）
図１（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構
成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。図１（ａ
）、（ｂ）において、本形態の液晶装置１は、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）
モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎ
ｇｅｎｃｅ）モード、あるいはＶＡＮ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｅｄ  Ｎｅｍａｔ
ｉｃ）モードの透過型のアクティブマトリクス型の液晶装置である。この液晶装置１では
、シール材２２を介して素子基板１０と対向基板２０とが貼り合わされ、その間に液晶１
ｆが保持されている。
【００２２】
素子基板１０において、シール材２２の外側に位置する端部領域には、データ線駆動用
ＩＣ６０、および走査線駆動用ＩＣ３０がＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）実装さ
れているとともに、基板辺に沿って実装端子１２が形成されている。シール材２２は、素
子基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性
樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー
、あるいはガラスビーズ等のギャップ材が配合されている。シール材２２には、その途切
れ部分によって液晶注入口２５が形成され、液晶１ｆを注入した後、封止材２６により封
止されている。
【００２３】
詳しくは後述するが、素子基板１０には薄膜トランジスタ１ｃや画素電極２ａがマトリ
クス状に形成され、その表面に配向膜１９が形成されている。対向基板２０には、シール
材２２の内側領域に遮光性材料からなる額縁２４（図１（ｂ）では図示を省略）が形成さ
れ、その内側が画像表示領域１ａになっている。対向基板２０には、図示を省略するが、
各画素の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストラ
イプなどと称せられる遮光膜が形成され、その上層側には、対向電極２８および配向膜２
９が形成されている。図１（ｂ）では図示を省略するが、対向基板２０において、素子基
板１０の各画素に対向する領域には、ＲＧＢのカラーフィルタがその保護膜とともに形成
され、それにより、液晶装置１をモバイルコンピュータ、携帯電話機、液晶テレビなどと
いった電子機器のカラー表示装置として用いることができる。
【００２４】
なお、図１（ａ）に模式的に示すように、素子基板１０と対向基板２０との間では、後
述するように、シール材２２に配合された基板間導通用の導電材２３により、素子基板１
０に形成された定電位配線と、対向基板２０の対向電極２８とが電気的に接続されている
。
【００２５】
（素子基板１０の構成）
図２は、図１に示す液晶装置の素子基板の電気的な構成を示す説明図である。図２に示
すように、素子基板１０には、画像表示領域１ａに相当する領域に複数のソース線６ａ（
データ線）およびゲート線３ａ（走査線）が互いに交差する方向に形成され、これらの配
線の交差部分に対応する位置に画素１ｂが構成されている。ゲート線３ａは走査線駆動用
ＩＣ３０から延びており、ソース線６ａはデータ線駆動用ＩＣ６０から延びている。また
、素子基板１０には、液晶１ｆの駆動を制御するための画素スイッチング用の薄膜トラン
ジスタ１ｃが各画素１ｂに形成され、薄膜トランジスタ１ｃのソースにはソース線６ａが
電気的に接続され、薄膜トランジスタ１ｃのゲートにはゲート線３ａが電気的に接続され
ている。
【００２６】
さらに、素子基板１０には、ゲート線３ａと並行して容量線３ｂが形成されている。本
形態では、薄膜トランジスタ１ｃに対して、対向基板２０との間に構成された液晶容量１
ｇが直列に接続されているとともに、液晶容量１ｇに対して並列に保持容量１ｈが接続さ
れている。ここで、容量線３ｂは、走査線駆動用ＩＣ３０に接続されているが、定電位に
保持されている。なお、保持容量１ｈは、前段のゲート線３ａとの間に構成される場合が
あり、この場合、容量線３ｂは省略できる。
【００２７】
このように構成した液晶装置１では、薄膜トランジスタ１ｃを一定期間だけそのオン状
態とすることにより、ソース線６ａから供給される画像信号を各画素１ｂの液晶容量１ｇ
に所定のタイミングで書き込む。液晶容量１ｇに書き込まれた所定レベルの画像信号は、
液晶容量１ｇで一定期間保持されるとともに、保持容量１ｈは、液晶容量１ｇに保持され
た画像信号がリークするのを防止している。
【００２８】
（各画素の構成）
図３（ａ）、（ｂ）は、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、
およびＡ１−Ｂ１に相当する位置で液晶装置を切断したときの断面図であり、図３（ｂ）
にはコンタクト部も表わしてある。図４は、液晶装置のコンタクト部の説明図である。図
３（ａ）および図４（ｂ）、（ｃ）、（ｅ）、（ｆ）では、画素電極およびそれと同時形
成された薄膜を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い
実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体層
を細くて短い点線で示してある。また、ゲート絶縁層に対する除去領域については細い二
点鎖線で示し、コンタクトホールについては、ゲート線などと同様、細い実線で示してあ
る。
【００２９】
図３（ａ）に示すように、素子基板１０では、ゲート線３ａとソース線６ａで囲まれた
画素領域１ｅに画素１ｂを構成する以下の要素が構成されている。まず、画素領域１ｅに
は、ボトムゲート型の薄膜トランジスタ１ｃの能動層を構成するアモルファスシリコン膜
からなる半導体層７ａが形成されている。また、ゲート線３ａからの突出部分によってゲ
ート電極が形成されている。半導体層７ａのうち、ソース側の端部には、ソース線６ａが
ソース電極として重なっており、ドレイン側の端部にはドレイン電極６ｂが重なっている
。また、ゲート線３ａと並列して容量線３ｂが形成されている。
【００３０】
また、画素領域１ｅには、容量線３ｂからの突出部分を下電極３ｃとし、画素電極２ａ
のうち、下電極３ｃと重なる部分を上電極とする保持容量１ｈが形成されている。画素電
極２ａは、ＩＴＯ膜（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）からなり、画素電極接続用コ
ンタクトホール８１を介してドレイン電極６ｂに電気的に接続している。
【００３１】
このように構成した素子基板１０のＡ１−Ｂ１断面は、図３（ｂ）に示すように表され
る。まず、ガラス基板や石英基板からなる絶縁基板１１上には、ゲート線３ａ（ゲート電
極）、および容量線３ｂ（保持容量１ｈの下電極３ｃ）が形成されている。本形態におい
て、ゲート線３ａおよび容量線３ｂはいずれも、膜厚が１５０ｎｍのネオジウム含有のア
ルミニウム合金膜の上層に膜厚が２０ｎｍのモリブデン膜を積層した２層構造になってい
る。
【００３２】
本形態において、ゲート線３ａの上層側にはゲート線３ａを覆うようにゲート絶縁層４
が形成されている。ゲート絶縁層４の上層のうち、ゲート線３ａの突出部分（ゲート電極
）と部分的に重なる領域には、薄膜トランジスタ１ｃの能動層を構成する半導体層７ａが
形成されている。半導体層７ａのうち、ソース領域の上層には、ドープトシリコン膜から
なるオーミックコンタクト層７ｂ、およびソース線６ａが積層され、ドレイン領域の上層
には、ドープトシリコン膜からなるオーミックコンタクト層７ｃ、およびドレイン電極６
ｂが形成され、薄膜トランジスタ１ｃが構成されている。本形態において、ゲート絶縁層
４は、膜厚が４００ｎｍのシリコン窒化膜からなる。半導体層７ａは、膜厚が１５０ｎｍ
の真性のアモルファスシリコン膜からなり、オーミックコンタクト層７ｂ、７ｃは、リン
がドープされた膜厚が５０ｎｍのｎ+型のアモルファスシリコン膜からなる。ソース線６
ａおよびドレイン電極６ｂはいずれも、下層側から上層側に向けて、膜厚が５ｎｍのモリ
ブデン膜、膜厚が１５００ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデン膜
を積層した３層構造を備えている。
【００３３】
ソース線６ａおよびドレイン電極６ｂの上層側には、シリコン窒化膜などからなるパッ
シベーション膜８（保護膜／層間絶縁膜）が形成されており、パッシベーション膜８の上
層には画素電極２ａが形成されている。画素電極２ａは、パッシベーション膜８に形成さ
れた画素電極接続用コンタクトホール８１を介してドレイン電極６ｂに電気的に接続し、
このドレイン電極６ｂを介して薄膜トランジスタ１ｃのドレイン領域に電気的に接続して
いる。画素電極２ａの表面には配向膜１９が形成されている。本形態において、パッシベ
ーション膜８は、膜厚が１００ｎｍのシリコン窒化膜からなり、画素電極２ａは、膜厚が
１００ｎｍのＩＴＯ膜からなる。
【００３４】
このように構成された素子基板１０に対向するように対向基板２０が配置され、素子基
板１０と対向基板２０との間には液晶１ｆが保持されている。対向基板２０には、各色の
カラーフィルタ２７、対向電極２８および配向膜２９が形成されており、画素電極２ａと
対向電極２８との間に液晶容量１ｇ（図２参照）が構成される。なお、対向基板２０の側
にはブラックマトリクスや保護膜などが形成される場合があるが、それらの図示を省略す
る。
【００３５】
液晶装置１では、図４を参照して説明する各種のコンタクト部が構成されており、この
ようなコンタクト部のうち、典型的な構成を図３（ｂ）の左端部に示してある。図４に示
すコンタクト部のうち、図４（ａ）に示す双方向ダイオード（静電保護素子）を構成する
領域では、図４（ｂ）に示すコンタクト部１５ｓによって２つの薄膜トランジスタを各々
ダイオードと機能させている。ここで、２つの薄膜トランジスタは、画素スイッチング用
の薄膜トランジスタ１ｃと同時形成されたものであり、半導体層７ａと同時形成された半
導体層７ｓを備えるなど、画素スイッチング用の薄膜トランジスタ１ｃと同一構造を備え
ている。但し、ソース・ドレイン電極のうちの一方をゲート電極とを電気的に接続するこ
とによりダイオードして機能する。このようなダイオードを構成するには、ゲート線３ａ
と同時形成された下層側導電層３ｓと、ソース線６ａと同時形成された上層側導電層６ｓ
とを電気的に接続する必要がある。そこで、本形態では、図３（ｂ）に示すように、画素
電極２ａと同時形成された導電パターン２ｓをパッシベーション膜８およびゲート絶縁層
４を貫通する下層側導電層接続用コンタクトホール８９を介して下層側導電層３ｓに電気
的に接続するとともに、パッシベーション膜８を貫通する上層側導電層接続用コンタクト
ホール８６を介して上層側導電層６ｓに電気的に接続してある。
【００３６】
また、図４（ｃ）、（ｄ）に示すコンタクト部１７ｓは、素子基板１０上において、図
１の実装端子１２や、データ線駆動用ＩＣ６０および走査線駆動用ＩＣ３０のバンプを実
装するための端子を構成しており、ゲート線３ａと同時形成された下層側導電層３ｓに対
して、画素電極２ａと同時形成された導電パターン２ｓを、パッシベーション膜８および
ゲート絶縁層４を貫通する下層側導電層接続用コンタクトホール８９を介して電気的に接
続し、導電パターン２ｓにより端子を構成している。
【００３７】
さらに、図４（ｅ）、（ｆ）に示すコンタクト部１８ｓは、素子基板１０において、ゲ
ート線３ａと同時形成された下層側導電層３ｓに対して、図１（ａ）を参照して説明した
導電材２３を介して対向基板２０の対向電極２８を電気的に接続する部分であり、下層側
導電層３ｓは、パッシベーション膜８およびゲート絶縁層４を貫通する上層側導電層接続
用コンタクトホール８９によって上方が開放状態にある。
【００３８】
なお、図４（ｃ）〜（ｆ）に示すコンタクト部１７ｓ、１８ｓの構成は、図３（ｂ）、
および図４（ａ）、（ｂ）に示すコンタクト部１５ｓの構成を変形することにより実現で
きるので、以下、図３（ｂ）、および図４（ａ）、（ｂ）に示すコンタクト部１５ｓの構
成を中心に説明する。
【００３９】
（保持容量およびコンタクト部の詳細構成）
再び図３（ｂ）において、本形態では、ゲート絶縁層４は、保持容量１ｈの下電極３ｃ
と平面的に重なる領域で厚さ方向の全体にわたって除去され、第１の除去領域４ｃが形成
されている。このため、保持容量１ｈは、パッシベーション膜８のみで誘電体層が構成さ
れている。ここで、下電極３ｃの上層側のうち、下電極３ｃの端縁に沿ってはゲート絶縁
層４と同一厚の厚い部分が残っており、第１の除去領域４ｃは、この厚い絶縁膜で囲まれ
ている。このため、下電極３ｃの縁部分で発生しやすい耐電圧低下を防止することができ
る。
【００４０】
また、本形態では、コンタクト部１５ｓでも、ゲート絶縁層４が厚さ方向の全体にわた
って除去された第２の除去領域４ｄが形成されている。ここで、第２の除去領域４ｄは、
下層側導電層３ｓの上面のうち、下層側導電層接続用コンタクトホール８９の周りを囲む
広い範囲にわたって形成されている。従って、下層側導電層接続用コンタクトホール８９
は、パッシベーション膜８を貫通するホールのみで構成されている。
【００４１】
（液晶装置１の製造方法）
図５（ａ）〜（ｇ）は、本形態の液晶装置１に用いた素子基板１０の製造方法を示す工
程断面図である。なお、素子基板１０を製造するには、素子基板１０を多数取りできる大
型基板の状態で以下の工程が行われるが、以下の説明では、大型基板についても素子基板
１０として説明する。
【００４２】
まず、図５（ａ）に示すゲート電極形成工程において、大型のガラス基板などの絶縁基
板１１の表面に金属膜（膜厚が１５０ｎｍのアルミニウム合金膜と、膜厚が２０ｎｍのモ
リブデン膜との積層膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパター
ニングし、ゲート線３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、および下層側導電
層３ｓを同時形成する。
【００４３】
次に、図５（ｂ）に示すように、ゲート絶縁層形成工程において、プラズマＣＶＤ法に
より、ゲート絶縁層４を形成する。本形態において、ゲート絶縁層４は、膜厚が約４００
ｎｍのシリコン窒化膜からなる。
【００４４】
次に、半導体層形成工程では、プラズマＣＶＤ法により、膜厚が１５０ｎｍの真性のア
モルファスシリコン膜７ｄ、および膜厚が５０ｎｍのｎ+型シリコン膜７ｅを連続して形
成する。その際、ゲート絶縁層形成工程を行った素子基板１０を真空雰囲気中に保持した
まま、半導体層形成工程を行い、素子基板１０を大気と接触させない。それにより、ゲー
ト絶縁層４の表面が清浄な状態でアモルファスシリコン膜７ｄを積層できる。
【００４５】
次に、図５（ｃ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシリ
コン膜７ｄ、およびｎ+型シリコン膜７ｅにエッチングを行い、島状の半導体層７ａ、お
よび島状のｎ+型シリコン膜７ｅを形成する。このエッチングにおいては、ＳＦ6などのフ
ッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。
このような反応性イオンエッチングは、イオンの物理的なスパッタ効果と、ラジカルの化
学的なエッチング効果の相乗効果を利用するため、高い生産性が得られる。
【００４６】
次に、図５（ｄ）に示すソース・ドレイン電極形成工程では、金属膜（膜厚が５ｎｍの
モリブデン膜、膜厚が１５００ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデ
ン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、ソース
線６ａ、ドレイン電極６ｂ、および上層側導電層６ｓを形成する。続いて、ソース線６ａ
およびドレイン電極６ｂをマスクとして用いて、ソース線６ａとドレイン電極６ｂとの間
のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレインの分離を行う。そ
の結果、ソース線６ａおよびドレイン電極６ｂが形成されていない領域からｎ+型シリコ
ン膜７ｅが除去されてオーミックコンタクト層７ｂ、７ｃが形成される。その際、半導体
層７ａの表面の一部がエッチングされる。このようにして、ボトムゲート型の画素スイッ
チング用の薄膜トランジスタ１ｃが形成される。
【００４７】
次に、図５（ｅ）に示すゲート絶縁層エッチング工程では、フォトリソグラフィ技術を
用いて、下電極３ｃと平面的に重なる領域、およびコンタクト部１５ｓに開口を備えたレ
ジストマスク（図示せず）を形成した後、ゲート絶縁層４に対して、ＳＦ6などのフッ素
系のエッチングガスによる反応性イオンエッチング（ドライエッチング）を行い、ゲート
絶縁層４を厚さ方向の全体にわたって除去する。その結果、第１の除去領域４ｃおよび第
２の除去領域４ｄが形成される。
【００４８】
次に、図５（ｆ）に示す層間絶縁膜形成工程において、プラズマＣＶＤ法により、膜厚
が１００ｎｍのシリコン窒化膜からなるパッシベーション膜８を形成した後、コンタクト
ホール形成工程において、フォトリソグラフィ技術を用いてパッシベーション膜８に対し
てエッチングを行い、画素電極接続用コンタクトホール８１、上層側導電層接続用コンタ
クトホール８６、および下層側導電層接続用コンタクトホール８９を形成する。このエッ
チングにおいても、ＳＦ6などのフッ素系のエッチングガスを用いた反応性イオンエッチ
ングを行う。
【００４９】
その際、下層側導電層接続用コンタクトホール８９については、パッシベーション膜８
およびゲート絶縁層４を貫通して下層側導電層３ｓに到達させる必要があるが、下層側導
電層３ｓの上面のうち、下層側導電層接続用コンタクトホール８９の周りを囲む広い範囲
にわたってゲート絶縁層４に対する第２の除去領域４ｄが形成されている。このため、下
層側導電層接続用コンタクトホール８９の形成を画素電極接続用コンタクトホール８１、
および上層側導電層接続用コンタクトホール８６と同時に完了することができる。
【００５０】
次に、図５（ｇ）に示す画素電極形成工程では、スパッタ法により、膜厚が１００ｎｍ
のＩＴＯ膜を形成した後、フォトリソグラフィ技術およびウエットエッチングを利用して
パターニングし、画素電極２ａおよび導電パターン２ｓを形成する。その結果、画素電極
２ａは、画素電極接続用コンタクトホール８１を介してドレイン電極６ｂに電気的に接続
し、導電パターン２ｓは、下層側導電層３ｓおよび上層側導電層６ｓの双方に電気的に接
続する。
【００５１】
続いて、図３に示す配向膜１９を形成するためのポリイミド膜を形成した後、ラビング
処理を施す。
【００５２】
このようにして大型基板の状態で各種配線や薄膜トランジスタを形成した素子基板１０
については、別途形成した大型の対向基板２０とシール材２２で貼り合わせた後、所定の
サイズに切断する。それにより、液晶注入口２５が開口するので、液状注入口２５から素
子基板１０と対向基板２０との間に液晶１ｆを注入した後、液晶注入口２５を封止材２６
により封止する。
【００５３】
（本形態の主な効果）
以上説明したように、本形態の液晶装置１では、パッシベーション膜８のうち、ゲート
絶縁層４の第１の除去領域４ｃに形成された部分を保持容量１ｈの誘電体層として用いる
ため、薄膜トランジスタ１ｃのゲート耐電圧を低下させることなく、保持容量１ｈの単位
面積当たりの静電容量を高めることができる。また、ゲート絶縁層４に対して第１の除去
領域４ｃを形成するため、パッシベーション膜８とゲート絶縁層４とはエッチング選択比
が異なる必要がない。それ故、パッシベーション膜８にも、ゲート絶縁層４と同様、シリ
コン窒化膜（誘電率が約７〜８）を用いることができ、かかるシリコン窒化膜は、シリコ
ン酸化膜より誘電率が高い。それ故、保持容量１ｈは、単位面積当たりの静電容量が高い
。それ故、保持容量１ｈは、電荷の保持特性が高い一方、単位面積当たりの容量値が高く
なった分、その占有面積を縮小すれば画素開口率を高めることができる。
【００５４】
また、本形態では、薄膜トランジスタ１ｃをボトムゲート構造で構成したため、ゲート
絶縁層４、能動層（半導体層７ａ）を構成するための真性のアモルファスシリコン膜７ｄ
、およびオーミックコンタクト層７ｂ、７ｃを構成するためのｎ+型シリコン膜７ｅを連
続成膜できるので、清浄なゲート絶縁層４の上層にアモルファスシリコン膜７ｄを形成す
ることができる。しかも、本形態では、ゲート絶縁層４、アモルファスシリコン膜７ｄ、
およびオーミックコンタクト層７ｂ、７ｃを構成する際、素子基板１０を真空雰囲気中に
保持し続けるため、ゲート絶縁層４の表面の汚染を確実に防止することができる。それ故
、ゲート絶縁層４と半導体層７ａとの界面が清浄であり、薄膜トランジスタ１ｃの信頼性
が高い。
【００５５】
さらに、本形態では、ゲート絶縁層４については厚さ方向の全体を除去したため、エッ
チング深さのばらつきに起因する保持容量１ｈの容量ばらつきを防止することができる。
しかも、本形態では、ゲート絶縁層４に対する除去は、パッシベーション膜８を形成する
前に行うため、ゲート絶縁層４をドライエッチングにより除去する際の静電気やプラズマ
にパッシベーション膜８が晒されることがない。それ故、パッシベーション膜８では、ド
ライエッチング時の静電気やプラズマに起因する欠陥の増加が発生しないので、誘電体層
を薄くした保持容量１ｈであっても、耐電圧の低下や絶縁破壊（ショート）の発生を防止
することができる。
【００５６】
また、本形態では、ゲート絶縁層４を薄くして第１の除去領域４ｃを形成する際、下層
側導電層接続用コンタクトホール８９を形成すべき領域でも、ゲート絶縁層４を除去して
第２の除去領域４ｄを形成する。このため、コンタクトホール形成工程において、パッシ
ベーション膜８をエッチングするだけで下層側導電層接続用コンタクトホール８９を形成
できるので、下層側導電層接続用コンタクトホール８９を下層側導電層３ｓまで貫通させ
る際のエッチング時間が短いので、スループットを向上することができる。また、下層側
導電層接続用コンタクトホール８９の形成にドライエッチングを用いた場合でも、エッチ
ング除去する部分の膜厚が薄いので、ゲート絶縁層４やパッシベーション膜８が静電気や
プラズマに晒される時間が短い。それ故、誘電体層を薄くした保持容量１ｈであっても、
耐電圧の低下や絶縁破壊（ショート）の発生を防止することができる。
【００５７】
なお、本形態では、ゲート絶縁層４に対してドライエッチングを行って第１除去領域４
ｃおよび第２の除去領域４ｄを形成したが、ウエットエッチングを行ってもよい。このよ
うな場合でも、パッシベーション膜８は、ゲート絶縁層４に対するエッチング液に接触す
ることもないので、パッシベーション膜８にピンホールが発生することがない。それ故、
保持容量１ｈの耐電圧がばらつくことを防止することができる。
【００５８】
［実施の形態１の変形例］
実施の形態１では、図５（ｄ）、（ｅ）に示すように、ソース・ドレイン電極形成工程
の後、ゲート絶縁層エッチング工程を行ったが、図６を参照して説明するように、ゲート
絶縁層エッチング工程を行った後、ソース・ドレイン電極形成工程を行ってもよい。すな
わち、実施の形態１と同様、まず、図６（ａ）に示すゲート電極形成工程、図６（ｂ）に
示すゲート絶縁層形成工程および半導体層形成工程、図６（ｃ）に示すパターニング工程
をこの順に行う。
【００５９】
次に、図６（ｄ）に示すゲート絶縁層エッチング工程において、フォトリソグラフィ技
術を用いて、下電極３ｃと平面的に重なる領域、およびコンタクト部１５ｓに開口を備え
たレジストマスク（図示せず）を形成した後、ゲート絶縁層４に対して、ＳＦ6などのフ
ッ素系のエッチングガスによる反応性イオンエッチング（ドライエッチング）を行い、ゲ
ート絶縁層４を厚さ方向の全体にわたって除去する。その結果、第１の除去領域４ｃおよ
び第２の除去領域４ｄが形成される。
【００６０】
次に、図６（ｅ）に示すソース・ドレイン電極形成工程では、金属膜（膜厚が５ｎｍの
モリブデン膜、膜厚が１５００ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデ
ン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、ソース
線６ａ、ドレイン電極６ｂ、および上層側導電層６ｓを形成する。続いて、ソース線６ａ
およびドレイン電極６ｂをマスクとして用いて、ソース線６ａとドレイン電極６ｂとの間
のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレインの分離を行う。そ
の結果、ソース線６ａおよびドレイン電極６ｂが形成されていない領域からｎ+型シリコ
ン膜７ｅが除去されてオーミックコンタクト層７ｂ、７ｃが形成される。その際、半導体
層７ａの表面の一部がエッチングされる。このようにして、ボトムゲート型の画素スイッ
チング用の薄膜トランジスタ１ｃが形成される。
【００６１】
次に、図６（ｆ）に示す層間絶縁膜形成工程においてパッシベーション膜８を形成した
後、コンタクトホール形成工程において、フォトリソグラフィ技術を用いてパッシベーシ
ョン膜８に対して反応性イオンエッチングを行い、画素電極接続用コンタクトホール８１
、上層側導電層接続用コンタクトホール８６、および下層側導電層接続用コンタクトホー
ル８９を形成する。
【００６２】
次に、図６（ｇ）に示す画素電極形成工程では、スパッタ法により、膜厚が１００ｎｍ
のＩＴＯ膜を形成した後、フォトリソグラフィ技術およびウエットエッチングを利用して
パターニングし、画素電極２ａおよび導電パターン２ｓを形成する。その結果、画素電極
２ａは、画素電極接続用コンタクトホール８１を介してドレイン電極６ｂに電気的に接続
し、導電パターン２ｓは、下層側導電層３ｓおよび上層側導電層６ｓの双方に電気的に接
続する。
【００６３】
このような方法によれば、図６（ｄ）に示すゲート絶縁層エッチング工程において、ゲ
ート絶縁層４の厚さ方向の全体に除去して第２の除去領域４ｃを形成した時点で下層側導
電層３ｓが露出している。従って、図６（ｅ）に示すソース・ドレイン電極形成工程で第
２の除去領域４ｃ自身を下層側導電層接続用コンタクトホール８９として用いて上層側導
電層６ｓを下層側導電層３ｓに電気的に接続してもよい。それ故、本形態によれば、図４
（ａ）に示す双方向ダイオードを形成するにあたって、図４（ｂ）に示す平面構成の他、
図４（ｇ）に示すように、下層側導電層接続用コンタクトホール８９を介して上層側導電
層６ｓが下層側導電層３ｓに直接、電気的に接続している構成を採用することができる。
この構成によれば、ソース・ドレイン電極形成工程、ソース・ドレイン分離工程を経た時
点で双方向ダイオードが完成し保護回路が機能する。よって、画素電極形成工程で接続す
るよりも工程中の静電気破壊を防止する点で好適である。なお、本形態は、実施の形態１
に限らず、以下に説明する各実施の形態に対しても適用することができる。
【００６４】
［実施の形態２］
図７（ａ）、（ｂ）は、本発明の実施の形態２に係る液晶装置の画素１つ分の平面図、
およびＡ２−Ｂ２に相当する位置で液晶装置を切断したときの断面図である。本形態およ
び以下に説明するいずれの実施の形態でも、平面図では、画素電極およびそれと同時形成
された薄膜を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実
線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体層を
細くて短い点線で示し、ゲート絶縁層に対する除去領域については細い二点鎖線で示し、
コンタクトホールについては、ゲート線などと同様、細い実線で示してある。また、本形
態および以下に説明するいずれの実施の形態でも、本形態の基本的な構成は、実施の形態
１と同様であるため、共通する部分には同一の符号を付して図示し、それらの説明を省略
する。
【００６５】
図７（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０に
おいて、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の薄
膜トランジスタ１ｃと保持容量１ｈとが形成されている。保持容量１ｈは、容量線３ｂか
らの突出部分からなる下電極３ｃと、パッシベーション膜８からなる誘導体層と、画素電
極２ａの一部からなる上電極とを備えている。
【００６６】
本形態でも、実施の形態１と同様、ゲート絶縁層４は、保持容量１ｈの下電極３ｃと平
面的に重なる領域で厚さ方向の全体にわたって除去され、第１の除去領域４ｃが形成され
ている。このため、保持容量１ｈは、パッシベーション膜８のみで誘電体層が構成されて
いる。但し、本形態では、第１の除去領域４ｃが下電極３ｃの周りを含む広い領域にわた
って形成されている。
【００６７】
なお、図示を省略するが、本形態でも、図３（ｂ）に示すコンタクト部１５ｓと同様、
下層側導電層３ｓの上面のうち、下層側導電層接続用コンタクトホール８９の周りを囲む
広い範囲にわたってゲート絶縁層４が厚さ方向の全体にわたって除去された第２の除去領
域４ｄが形成されており、下層側導電層接続用コンタクトホール８９は、パッシベーショ
ン膜８を貫通するホールのみで構成されている。その他の構成、および製造方法は、実施
の形態１と同様であるため、説明を省略する。
【００６８】
［実施の形態３］
図８（ａ）、（ｂ）は、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図、
およびＡ３−Ｂ３に相当する位置で液晶装置を切断したときの断面図であり、図８（ｂ）
にはコンタクト部も表わしてある。図９（ａ）〜（ｆ）は、本形態の液晶装置１に用いた
素子基板１０の製造方法を示す工程断面図である。
【００６９】
図８（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０に
おいて、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の薄
膜トランジスタ１ｃと保持容量１ｈとが形成されている。保持容量１ｈは、容量線３ｂか
らの突出部分からなる下電極３ｃと、パッシベーション膜８からなる誘導体層と、画素電
極２ａの一部からなる上電極とを備えている。
【００７０】
本形態でも、実施の形態１と同様、ゲート絶縁層４は、保持容量１ｈの下電極３ｃと平
面的に重なる領域で厚さ方向の全体にわたって除去され、第１の除去領域４ｃが形成され
ている。このため、保持容量１ｈは、パッシベーション膜８のみで誘電体層が構成されて
いる。但し、本形態では、画素領域１ｅのうち、半導体層７ａと重なる領域のみにゲート
絶縁層４が残っており、その他の領域は全て第１の除去領域４ｃになっている。また、コ
ンタクト部１５ｓでは、全てのゲート絶縁層４が除去された第２の除去領域４ｄになって
いる。従って、下層側導電層接続用コンタクトホール８９は、パッシベーション膜８を貫
通するホールのみで構成されている。その他の構成は、実施の形態１と同様であるため、
説明を省略する。
【００７１】
このような素子基板１０の製造方法では、まず、図９（ａ）に示すゲート電極形成工程
においてゲート線３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、および下層側導電層
３ｓを同時形成する。
【００７２】
次に、図９（ｂ）に示すように、ゲート絶縁層形成工程において、膜厚が約４００ｎｍ
のシリコン窒化膜からなるゲート絶縁層を形成した後、半導体層形成工程において、真性
のアモルファスシリコン膜７ｄ、および膜厚が５０ｎｍのｎ+型シリコン膜７ｅを連続し
て形成する。その際、ゲート絶縁層形成工程を行った素子基板１０を真空雰囲気中に保持
したまま、半導体層形成工程を行い、素子基板１０を大気と接触させない。それにより、
ゲート絶縁層４の表面が清浄な状態でアモルファスシリコン膜７ｄを積層できる。
【００７３】
次に、図９（ｃ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシリ
コン膜７ｄ、およびｎ+型シリコン膜７ｅにエッチングを行い、島状の半導体層７ａ、お
よび島状のｎ+型シリコン膜７ｅを形成する。その際、ゲート絶縁層４もエッチングし、
画素領域１ｅでは半導体層７ａと重なる領域のみにゲート絶縁層４を残す。その結果、第
１の除去領域４ｃおよび第２の除去領域４ｄが形成される（ゲート絶縁層エッチング工程
）。このエッチングにおいては、ＳＦ6などのフッ素系のエッチングガスを用いた反応性
イオンエッチングを行う。
【００７４】
次に、図９（ｄ）に示すソース・ドレイン電極形成工程においてソース線６ａ、ドレイ
ン電極６ｂ、および上層側導電層６ｓを形成する。続いて、ソース線６ａおよびドレイン
電極６ｂをマスクとして用いて、ソース線６ａとドレイン電極６ｂとの間のｎ+型シリコ
ン膜７ｅをエッチングにより除去し、ソース・ドレインの分離を行う。その結果、ボトム
ゲート型の画素スイッチング用の薄膜トランジスタ１ｃが形成される。
【００７５】
次に、図９（ｅ）に示す層間絶縁膜形成工程において、プラズマＣＶＤ法により、膜厚
が１００ｎｍのシリコン窒化膜からなるパッシベーション膜８を形成した後、コンタクト
ホール形成工程において、フォトリソグラフィ技術を用いてパッシベーション膜８に対し
てエッチングを行い、画素電極接続用コンタクトホール８１、上層側導電層接続用コンタ
クトホール８６、および下層側導電層接続用コンタクトホール８９を形成する。このエッ
チングにおいても、ＳＦ6などのフッ素系のエッチングガスを用いた反応性イオンエッチ
ングを行う。
【００７６】
次に、図９（ｇ）に示す画素電極形成工程において、画素電極２ａおよび導電パターン
２ｓを形成する。その結果、画素電極２ａは、画素電極接続用コンタクトホール８１を介
してドレイン電極６ｂに電気的に接続し、導電パターン２ｓは、下層側導電層３ｓおよび
上層側導電層６ｓの双方に電気的に接続する。それ以降の工程は、実施の形態１と同様で
あるため、説明を省略する。
【００７７】
このように本形態では、基本的な構成が実施の形態１と同様であるため、信頼性が高い
薄膜トランジスタ１ｃを形成できるとともに、容量が多くて耐電圧が安定した保持容量１
ｈを形成できるなど、実施の形態１と同様な効果を奏する。
【００７８】
また、半導体層のパターニング工程とゲート絶縁層エッチング工程とを同時に行うため
、工程数を削減でき、スループットを向上することができる。
【００７９】
［実施の形態４］
図１０（ａ）、（ｂ）は、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図
、およびＡ４−Ｂ４に相当する位置で液晶装置を切断したときの断面図であり、図１０（
ｂ）にはコンタクト部も表わしてある。図１１（ａ）〜（ｆ）は、本形態の液晶装置１に
用いた素子基板１０の製造方法を示す工程断面図である。
【００８０】
図１０（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと保持容量１ｈとが形成されている。保持容量１ｈは、容量線３ｂ
からの突出部分からなる下電極３ｃと、パッシベーション膜８からなる誘導体層と、画素
電極２ａの一部からなる上電極とを備えている。
【００８１】
本形態でも、実施の形態１と同様、保持容量１ｈの下電極３ｃと平面的に重なる領域で
厚さ方向の全体にわたって除去され、第１の除去領域４ｃが形成されている。このため、
保持容量１ｈは、パッシベーション膜８のみで誘電体層が構成されている。ここで、下電
極３ｃの上層側のうち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の厚い部分
が残っており、第１の除去領域４ｃは、この厚い絶縁膜で囲まれている。このため、下電
極３ｃの縁部分で発生しやすい耐電圧低下を防止することができる。
【００８２】
本形態では、半導体層７ａの上層側のうち、ソース線６ａ（ソース電極）の端部とドレ
イン電極６ｂの端部との間に挟まれた領域にエッチングストッパ層７ｘが形成されており
、エッチングストッパ層７ｘの上層に被さるようにオーミックコンタクト層７ｂ、７ｃが
形成されている。本形態において、エッチングストッパ層７ｘは、膜厚が１５０ｎｍのシ
リコン窒化膜からなる。
【００８３】
また、本形態でも、コンタクト部１５ｓには、ゲート絶縁層４が厚さ方向の全体にわた
って除去された第２の除去領域４ｄが形成され、第２の除去領域４ｄは、下層側導電層３
ｓの上面のうち、下層側導電層接続用コンタクトホール８９の周りを囲む広い範囲にわた
って形成されている。従って、下層側導電層接続用コンタクトホール８９は、パッシベー
ション膜８を貫通するホールのみで構成されている。その他の構成は、実施の形態１と同
様であるため、説明を省略する。
【００８４】
このような構成の素子基板１０を製造するには、まず、図１１（ａ）に示すゲート電極
形成工程において、ゲート線３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、および下
層側導電層３ｓを形成する。
【００８５】
次に、図１１（ｂ）に示すゲート絶縁層形成工程においてシリコン窒化膜からなるゲー
ト絶縁層４を形成した後、半導体層形成工程において、プラズマＣＶＤ法により、真性の
アモルファスシリコン膜７ｄを形成する。その際、ゲート絶縁層形成工程を行った素子基
板１０については、真空雰囲気中に保持したまま、半導体層形成工程を行い、素子基板１
０を大気と接触させない。それにより、ゲート絶縁層４の表面が清浄な状態でアモルファ
スシリコン膜７ｄ（能動層）を積層できる。
【００８６】
次に、エッチングストッパ層形成工程において、アモルファスシリコン膜７ｄの上層側
に、膜厚が１５０ｎｍのシリコン窒化膜７ｗを形成した後、シリコン窒化膜７ｗをエッチ
ングし、図１１（ｃ）に示すように、エッチングストッパ層７ｘを形成する。このエッチ
ングにおいても、ＳＦ6などのフッ素系のエッチングガスを用いた反応性イオンエッチン
グ（ドライエッチング）を行う。
【００８７】
次に、図１１（ｄ）に示すように、エッチングストッパ層７ｘの上層側にｎ+型シリコ
ン膜７ｅを形成した後、アモルファスシリコン膜７ｄおよびｎ+型シリコン膜７ｅに対し
てフォトリソグラフィ技術を利用してドライエッチングを行い、島状の半導体層７ａおよ
びｎ+型シリコン膜７ｅを形成する。
【００８８】
次に、図１１（ｅ）に示すソース・ドレイン電極形成工程において、ソース線６ａ、ド
レイン電極６ｂ、および上層側導電層６ｓを形成する。続いて、ソース線６ａおよびドレ
イン電極６ｂをマスクとして用いて、ソース線６ａとドレイン電極６ｂとの間のｎ+型シ
リコン膜７ｅをエッチングにより除去し、ソース・ドレインの分離を行う。その結果、ソ
ース線６ａおよびドレイン電極６ｂが形成されていない領域からｎ+型シリコン膜７ｅが
除去されてオーミックコンタクト層７ｂ、７ｃが形成される。その際、エッチングストッ
パ層７ｘは、半導体層７ａを保護する機能を担う。このようにして、ボトムゲート型の画
素スイッチング用の薄膜トランジスタ１ｃが形成される。
【００８９】
次に、図１１（ｆ）に示すゲート絶縁層エッチング工程において、フォトリソグラフィ
技術を用いて、下電極３ｃと平面的に重なる領域、およびコンタクト部１５ｓに開口を備
えたレジストマスク（図示せず）を形成した後、ゲート絶縁層４に対して、ＳＦ6などの
フッ素系のエッチングガスによる反応性イオンエッチング（ドライエッチング）を行い、
ゲート絶縁層４を厚さ方向の全体にわたって除去する。その結果、第１の除去領域４ｃお
よび第２の除去領域４ｄが形成される。それ以降の工程は、実施の形態１と同様であるた
め、説明を省略する。
【００９０】
このように本形態では、保持容量１ｈの基本的な構成が実施の形態１と同様であるため
、信頼性が高い薄膜トランジスタ１ｃを形成できるとともに、容量が多くて耐電圧が安定
した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。
【００９１】
また、図１１（ｃ）に示すように、エッチングストッパ層７ｘを形成する際、アモルフ
ァスシリコン膜７ｄは、ゲート絶縁層４を保護する機能を担う。それ故、エッチングスト
ッパ層７ｘを形成した場合でも、ゲート絶縁層４に欠陥が発生するのを防止できる。
【００９２】
［実施の形態５］
図１２（ａ）、（ｂ）は、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図
、およびＡ５−Ｂ５に相当する位置で液晶装置を切断したときの断面図である。
【００９３】
図１２（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと保持容量１ｈとが形成されている。保持容量１ｈは、容量線３ｂ
からの突出部分からなる下電極３ｃと、パッシベーション膜８からなる誘導体層と、画素
電極２ａの一部からなる上電極とを備えている。
【００９４】
本形態でも、実施の形態１と同様、ゲート絶縁層４は、保持容量１ｈの下電極３ｃと平
面的に重なる領域で厚さ方向の全体にわたって除去され、第１の除去領域４ｃが形成され
ている。このため、保持容量１ｈは、パッシベーション膜８のみで誘電体層が構成されて
いる。但し、本形態では、実施の形態２と同様、第１の除去領域４ｃが下電極３ｃの周り
を含む広い領域にわたって形成されている。
【００９５】
また、本形態では、実施の形態４と同様、半導体層７ａの上層側のうち、ソース線６ａ
（ソース電極）の端部とドレイン電極６ｂの端部との間に挟まれた領域にエッチングスト
ッパ層７ｘが形成されており、エッチングストッパ層７ｘの上層に被さるようにオーミッ
クコンタクト層７ｂ、７ｃが形成されている。本形態において、エッチングストッパ層７
ｘは、膜厚が１５０ｎｍのシリコン窒化膜からなる。
【００９６】
さらに、第１の除去領域４ｃの内側領域において、下電極３ｃ（容量線３ｂ）の外周縁
に被さるように絶縁膜７ｙが形成されている。絶縁膜７ｙは、エッチングストッパ層７ｘ
と同時形成されたシリコン窒化膜などからなる。また、絶縁膜７ｙは、ゲート絶縁層４と
同時形成されたシリコン窒化膜などから構成してもよい。いずれの場合でも、下電極３ｃ
の縁部分で発生しやすい耐電圧低下を防止することができる。
【００９７】
なお、図示を省略するが、本形態でも、図３（ｂ）に示すコンタクト部１５ｓと同様、
下層側導電層３ｓの上面のうち、下層側導電層接続用コンタクトホール８９の周りを囲む
広い範囲にわたってゲート絶縁層４が厚さ方向の全体にわたって除去された第２の除去領
域４ｄが形成されており、下層側導電層接続用コンタクトホール８９は、パッシベーショ
ン膜８を貫通するホールのみで構成されている。その他の構成および製造方法は、基本的
には実施の形態１、３と同様であるため、説明を省略する。
【００９８】
［実施の形態６］
図１３（ａ）、（ｂ）は、本発明の実施の形態６に係る液晶装置の画素１つ分の平面図
、およびＡ６−Ｂ６に相当する位置で液晶装置を切断したときの断面図である。
【００９９】
図１３（ａ）、（ｂ）に示すように、本形態でも、素子基板１０において、ゲート線３
ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の薄膜トランジスタ１ｃ
と保持容量１ｈとが形成されている。
【０１００】
但し、実施の形態１〜５と違って、本形態では、容量線が形成されておらず、走査方向
（ゲート線３ａの延在方向と交差する方向／ソース線６ａの延在方向）における前段側の
ゲート線３ａの一部によって保持容量１ｈの下電極３ｃが構成されている。
【０１０１】
また、保持容量１hでは、下電極３ｃと、パッシベーション膜８からなる誘導体層と、
画素電極２ａの一部からなる上電極とを備えている。
【０１０２】
本形態でも、実施の形態１と同様、ゲート絶縁層４は、保持容量１ｈの下電極３ｃと平
面的に重なる領域で厚さ方向の全体にわたって除去され、第１の除去領域４ｃが形成され
ている。このため、保持容量１ｈは、パッシベーション膜８のみで誘電体層が構成されて
いる。
【０１０３】
なお、図示を省略するが、本形態でも、図３（ｂ）に示すコンタクト部１５ｓと同様、
下層側導電層３ｓの上面のうち、下層側導電層接続用コンタクトホール８９の周りを囲む
広い範囲にわたってゲート絶縁層４が厚さ方向の全体にわたって除去された第２の除去領
域４ｄが形成されており、下層側導電層接続用コンタクトホール８９は、パッシベーショ
ン膜８を貫通するホールのみで構成されている。その他の構成は、実施の形態１と同様で
あるため、説明を省略する。
【０１０４】
このような構成の素子基板１０は、基本的には実施の形態１と同様な方法で製造できる
。すなわち、図５（ａ）に示すゲート電極形成工程では、容量線を形成しないとともに、
ゲート線３ａを図１３（ａ）に示す平面形状に形成する。その他の工程は、実施の形態１
と同様であるため、説明を省略する。
【０１０５】
［実施の形態７］
図１４（ａ）、（ｂ）は、本発明の実施の形態７に係る液晶装置の画素１つ分の平面図
、およびＡ７−Ｂ７に相当する位置で液晶装置を切断したときの断面図であり、図１４（
ｂ）にはコンタクト部も表わしてある。図１５（ａ）〜（ｆ）は、本形態の液晶装置１に
用いた素子基板１０の製造方法を示す工程断面図である。
【０１０６】
図１４（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと保持容量１ｈとが形成されている。保持容量１ｈは、容量線３ｂ
からの突出部分からなる下電極３ｃと、パッシベーション膜８からなる誘導体層と、画素
電極２ａの一部からなる上電極とを備えている。
【０１０７】
本形態でも、実施の形態１と同様、ゲート絶縁層４には、保持容量１ｈの下電極３ｃと
平面的に重なる領域に第１の除去領域４ｅが形成されている。但し、本形態において、第
１の除去領域４ｅでは、ゲート絶縁層４は深さ方向の途中位置まで除去されており、第１
の除去領域４ｅには膜厚の薄いゲート絶縁層４が残っている。このため、保持容量１ｈは
、パッシベーション膜８と、薄いゲート絶縁層４とにより構成されている。ここで、下電
極３ｃの上層側のうち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の厚い部分
が残っており、第１の除去領域４ｅは、この厚い絶縁膜で囲まれている。このため、下電
極３ｃの縁部分で発生しやすい耐電圧低下を防止することができる。
【０１０８】
また、本形態でも、コンタクト部１５ｓには、ゲート絶縁層４が厚さ方向の途中位置ま
で除去された第２の除去領域４ｆが形成され、第２の除去領域４ｆには、膜厚の薄いゲー
ト絶縁層４が残っている。ここで、第２の除去領域４ｆは、下層側導電層３ｓの上面のう
ち、下層側導電層接続用コンタクトホール８９の周りを囲む広い範囲にわたって形成され
ている。従って、下層側導電層接続用コンタクトホール８９は、パッシベーション膜８を
貫通する上側ホール８７と、第２の除去領域４ｆに薄く残ったゲート絶縁層４を貫通する
下側ホール４６とによって構成されている。その他の構成は、実施の形態１と同様である
ため、説明を省略する。
【０１０９】
このような構成の素子基板１０を製造するには、実施の形態１と同様、まず、図１５（
ａ）に示すゲート電極形成工程、図１５（ｂ）に示すゲート絶縁層形成工程および半導体
層形成工程、図１５（ｃ）に示すパターニング工程を行った後、図１５（ｄ）に示すソー
ス・ドレイン電極形成工程において、ソース線６ａ、ドレイン電極６ｂ、および上層側導
電層６ｓを形成する。続いて、ソース線６ａおよびドレイン電極６ｂをマスクとして用い
て、ソース線６ａとドレイン電極６ｂとの間のｎ+型シリコン膜７ｅをエッチングにより
除去し、ソース・ドレインの分離を行う。その結果、ソース線６ａおよびドレイン電極６
ｂが形成されていない領域からｎ+型シリコン膜７ｅが除去されてオーミックコンタクト
層７ｂ、７ｃが形成される。その際、半導体層７ａの表面の一部がエッチングされる。こ
のようにして、ボトムゲート型の画素スイッチング用の薄膜トランジスタ１ｃが形成され
る。
【０１１０】
次に、図１５（ｅ）に示すゲート絶縁層エッチング工程において、フォトリソグラフィ
技術を用いて、下電極３ｃと平面的に重なる領域、およびコンタクト部１５ｓに開口を備
えたレジストマスク（図示せず）を形成した後、ゲート絶縁層４に対して、ＳＦ6などの
フッ素系のエッチングガスによる反応性イオンエッチング（ドライエッチング）を行い、
ゲート絶縁層４を厚さ方向の途中位置まで除去する。その結果、第１の除去領域４ｅおよ
び第２の除去領域４ｆが形成される。
【０１１１】
次に、図１５（ｆ）に示す層間絶縁膜形成工程においてパッシベーション膜８を形成し
た後、コンタクトホール形成工程において、フォトリソグラフィ技術を用いてパッシベー
ション膜８に対して反応性イオンエッチングを行い、画素電極接続用コンタクトホール８
１、上層側導電層接続用コンタクトホール８６、および下層側導電層接続用コンタクトホ
ール８９を形成する。
【０１１２】
次に、図１５（ｇ）に示す画素電極形成工程では、スパッタ法により、膜厚が１００ｎ
ｍのＩＴＯ膜を形成した後、フォトリソグラフィ技術およびウエットエッチングを利用し
てパターニングし、画素電極２ａおよび導電パターン２ｓを形成する。その結果、画素電
極２ａは、画素電極接続用コンタクトホール８１を介してドレイン電極６ｂに電気的に接
続し、導電パターン２ｓは、下層側導電層３ｓおよび上層側導電層６ｓの双方に電気的に
接続する。
【０１１３】
このような方法によれば、図１５（ｆ）に示すコンタクトホール形成工程において、下
層側導電層接続用コンタクトホール８９を形成する際、パッシベーション膜８を貫通する
上側ホール８７を形成した際、上側ホール８７の底部にゲート絶縁層４が残っているが、
ここに残るゲート絶縁層４の膜厚は極めて薄い。このため、コンタクトホール形成工程に
おいて、下層側導電層接続用コンタクトホール８９を形成した後、連続してゲート絶縁層
４にエッチングを行って下側ホール４６を形成した場合でも、ゲート絶縁層４をエッチン
グするのに要するエッチング時間が短い。それ故、画素電極接続用コンタクトホール８１
および上層側導電層接続用コンタクトホール８６の底部でドレイン電極６ｂおよび上層側
導電層６ｓはほとんど損傷しない。
【０１１４】
［その他の実施の形態］
上記実施の形態では、透過型の液晶装置１を例に説明したが、全反射型の液晶装置に本
発明を適用してもよい。また、半透過反射型の液晶装置や全反射型の液晶装置に本発明を
適用してもよい。半透過反射型の液晶装置の場合、図１６（ａ）、（ｂ）に示すように、
素子基板１０の各画素領域１ｅには、反射表示領域１ｒと透過表示領域１ｔとが形成され
る。ここで、反射表示領域１ｒには、パッシベーション膜８の上層に対して、表面に凹凸
を備えた厚い感光性樹脂層９を形成するとともに、感光性樹脂層９の表面にアルミニウム
合金や銀合金からなる反射層１４を形成し、反射層１４の上層にＩＴＯ膜からなる画素電
極２ａを形成する。これに対して、透過表示領域１ｔには感光性樹脂層９および反射層１
４を形成しない。これにより、反射表示領域１ｒの反射層１４に光散乱性を付与するとと
もに、反射表示領域１ｒと透過表示領域１ｔにおける液晶１ｆの層厚を最適化することが
できる。すなわち、透過表示領域１ｔでは、表示光が液晶１ｆの層を１回だけ通過するの
に対して、反射表示領域１ｒでは、表示光が液晶１ｆの層を２回通過するので、その分、
反射表示領域１ｒでは、感光性樹脂層９により液晶１ｆの層厚を薄くすれば、透過表示領
域１ｔと反射表示領域１ｒとの間でリターデーションを最適化できる。従って、本形態で
は、感光性樹脂層９が形成されていない透過表示領域１ｔにおいて、下電極３ｃと画素電
極２ａとをパッシベーション膜８を介して対向させて保持容量１ｈを形成することができ
る。
【０１１５】
上記実施の形態１〜７では、ゲート線３ａにアルミニウム合金膜とモリブデン膜との多
層膜を用い、ソース線６ａにアルミニウム膜とモリブデン膜との多層膜を用いたが、これ
らの配線にはその他の金属膜を用いることができ、さらには、シリサイド膜などといった
導電膜を用いてもよい。また、上記実施の形態では半導体層７ａとして真性のアモルファ
スシリコン膜を用いたが、その他のシリコン膜や、有機半導体膜、酸化亜鉛などの透明半
導体膜を用いてもよい。
【０１１６】
また、  また、上記実施の形態では、ＴＮモード、ＥＣＢモード、ＶＡＮモードのアク
ティブマトリクス型の液晶装置を例に説明したが、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔ
ｃｈｉｎｇ）モードの液晶装置（電気光学装置）に本発明を適用してもよい。
【０１１７】
さらに、電気光学装置として液晶装置に限らず、例えば、有機ＥＬ（エレクトロルミネ
ッセンス）装置でも、有機ＥＬ膜を電気光学物質として保持する素子基板上の各画素領域
に、薄膜トランジスタと、該薄膜トランジスタに電気的に接続された画素電極と、前記薄
膜トランジスタのゲート絶縁層より下層側に下電極を具備する保持容量とが形成されるの
で、かかる有機ＥＬ装置に本発明を適用してもよい。
【０１１８】
［電子機器の実施形態］
図１７は、本発明に係る液晶装置を各種の電子機器の表示装置として用いる場合の一実
施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機など
であり、表示情報出力源１７０、表示情報処理回路１７１、電源回路１７２、タイミング
ジェネレータ１７３、そして液晶装置１を有する。また、液晶装置１は、パネル１７５お
よび駆動回路１７６を有しており、前述した液晶装置１を用いることができる。表示情報
出力源１７０は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等といったメモリ、各種ディスク等といったストレージ
ユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ
１７３によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号
等といった表示情報を表示情報処理回路１７１に供給する。表示情報処理回路１７１は、
シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路
、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、
その画像信号をクロック信号ＣＬＫと共に駆動回路１７６へ供給する。電源回路１７２は
、各構成要素に所定の電圧を供給する。
【図面の簡単な説明】
【０１１９】
【図１】（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。
【図２】図１に示す液晶装置の素子基板の電気的な構成を示す説明図である。
【図３】（ａ）、（ｂ）はそれぞれ、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、およびＡ１−Ｂ１に相当する位置で液晶装置を切断したときの断面図である。
【図４】本発明が適用された液晶装置のコンタクト部の説明図である。
【図５】（ａ）〜（ｇ）は、図３に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図６】（ａ）〜（ｇ）は、図３に示す液晶装置に用いた素子基板の別の製造方法を示す工程断面図である。
【図７】（ａ）、（ｂ）はそれぞれ、本発明の実施の形態２に係る液晶装置の画素１つ分の平面図、およびＡ２−Ｂ２に相当する位置で液晶装置を切断したときの断面図である。
【図８】（ａ）、（ｂ）はそれぞれ、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図、およびＡ３−Ｂ３に相当する位置で液晶装置を切断したときの断面図である。
【図９】（ａ）〜（ｆ）は、図８に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図１０】（ａ）、（ｂ）はそれぞれ、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図、およびＡ４−Ｂ４に相当する位置で液晶装置を切断したときの断面図である。
【図１１】（ａ）〜（ｆ）は、図１０に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図１２】（ａ）、（ｂ）はそれぞれ、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図、およびＡ５−Ｂ５に相当する位置で液晶装置を切断したときの断面図である。
【図１３】（ａ）、（ｂ）はそれぞれ、本発明の実施の形態６に係る液晶装置の画素１つ分の平面図、およびＡ６−Ｂ６に相当する位置で液晶装置を切断したときの断面図である。
【図１４】（ａ）、（ｂ）はそれぞれ、本発明の実施の形態７に係る液晶装置の画素１つ分の平面図、およびＡ７−Ｂ７に相当する位置で液晶装置を切断したときの断面図である。
【図１５】（ａ）〜（ｇ）は、図１４に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図１６】（ａ）、（ｂ）はそれぞれ、本発明を適用した半透過反射型の液晶装置の画素１つ分の平面図、およびＡ８−Ｂ８に相当する位置で液晶装置を切断したときの断面図である。
【図１７】本発明に係る液晶装置を各種の電子機器の表示装置として用いた場合の説明図である。
【符号の説明】
【０１２０】
１・・液晶装置（電気光学装置）、１ｂ・・画素、１ｃ・・薄膜トランジスタ、１ｅ・・
画素領域、１ｆ・・液晶、１ｇ・・液晶容量、１ｈ・・保持容量、１ｒ・・反射表示領域
、１ｓ・・コンタクト部、１ｔ・・透過表示領域、２ａ・・画素電極、３ａ・・ゲート線
（ゲート電極／走査線）、３ｂ・・容量線、３ｃ・・保持容量の下電極、３ｓ・・下層側
導電層、４・・ゲート絶縁層、４ｃ、４ｅ・・第１の除去領域、４ｄ、４ｆ・・第２の除
去領域、６ａ・・ソース線（データ線）、６ｂ・・ドレイン電極、６ｓ・・上層側導電層
、４６・・下層側導電層接続用コンタクトホールの下側ホール、９・・感光性樹脂層、１
０・・素子基板、１４・・反射層、２０・・対向基板、８１・・画素電極接続用コンタク
トホール、８６・・上層側導電層接続用コンタクトホール、８７・・下層側導電層接続用
コンタクトホールの上側ホール、８９・・下層側導電層接続用コンタクトホール
【図１】
2007293073.tif 000003
【図２】
2007293073.tif 000004
【図３】
2007293073.tif 000005
【図４】
2007293073.tif 000006
【図５】
2007293073.tif 000007
【図６】
2007293073.tif 000008
【図７】
2007293073.tif 000009
【図８】
2007293073.tif 000010
【図９】
2007293073.tif 000011
【図１０】
2007293073.tif 000012
【図１１】
2007293073.tif 000013
【図１２】
2007293073.tif 000014
【図１３】
2007293073.tif 000015
【図１４】
2007293073.tif 000016
【図１５】
2007293073.tif 000017
【図１６】
2007293073.tif 000018
【図１７】
2007293073.tif 000019