(57)【要約】【課題】広範囲で小振幅の高周波入力に対応すると共に、入力信号を所定のロジック電圧の信号に変換する。【解決手段】第１電源線Ｖdd1と第２電源線Ｖssとの間に接続された増幅部２０と、第３電源線Ｖdd2と前記第２電源線Ｖssとの間に接続されたレベルシフト部５０と、を備え、前記増幅部２０は、ダイオード接続された第１トランジスタ２２１，２２２を含み、前記レベルシフト部５０は、第２トランジスタ３６，３５を含み、前記第１トランジスタ２２１，２２２のドレインを前記第２トランジスタ３６，３５のゲートに接続するように構成する。【選択図】図９
2007128553.tif 000002
【特許請求の範囲】
【請求項１】
第１電源線と第２電源線との間に接続された増幅部と、
第３電源線と前記第２電源線との間に接続されたレベルシフト部と、を備え、
前記増幅部は、ダイオード接続された第１トランジスタを含み、
前記レベルシフト部は、第２トランジスタを含み、
前記第１トランジスタのドレインを前記第２トランジスタのゲートに接続することを特徴とする半導体集積回路装置。
【請求項２】
前記増幅部は、差動信号が入力される増幅部であって、
該増幅部は、ダイオード接続された第３トランジスタを含み、
前記レベルシフト部は、第４トランジスタを含み、
前記第３トランジスタのドレインを前記第４トランジスタのゲートに接続することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記増輻部は、前記差動信号の電圧レベルを、前記第１トランジスタおよび前記第３トランジスタに応じて、前記第１トランジスタのドレインの電圧および前記第３トランジスタのドレインの電圧に変換することを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第２トランジスタおよび前記第４トランジスタは、高電圧用トランジスタであることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１トランジスタと前記第３トランジスタとをクロスカップルすることを特徴とする請求項２〜４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記第１トランジスタ，前記第２トランジスタ，前記第３トランジスタおよび前記第４トランジスタは、同一導電型であることを特徴とする請求項２〜５のいずれか１項に記載の半導体集積回路装置。
【請求項７】
前記レベルシフト部は、前記第１トランジスタと逆導電型であり、前記第１トランジスタよりも低電圧用のトランジスタを含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記第１トランジスタと前記第３トランジスタとを抵抗に置き換えたことを特徴とする請求項２〜７のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、安定した定電流源を必要とするアナログ回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置は、より一層の高速化および定消費電力化が要求され、電源電圧の低電圧化および信号振幅の小振幅化等が進められている。これは、ＭＯＳ（Metal-Oxide-Semiconductor：或いは、より広くＭＩＳ（Metal-Insulator-Semiconductor）トランジスタで構成した半導体集積回路装置、すなわち、安定した定電流源を必要とするＣＭＯＳ（Complementary MOS）回路で構成されたアナログ回路装置においても同様である。そこで、低い電源電圧でも安定した定電流を生成することのできる半導体集積回路装置の提供が要望されている。
【０００３】
さらに、近年の低い電源電圧（例えば、１．８Ｖや１．２Ｖ、或いは、それ以下）で信号振幅の小さい半導体集積回路装置と、従来の高い電源電圧（例えば、３．３Ｖや２．５Ｖ）で信号振幅の大きい半導体集積回路装置とのインターフェースをとることのできる高速動作が可能なレベルシフト回路の提供も要望されている。
【０００４】
従来、電流源回路の基本的な考え方としては、電源電圧・プロセス・温度に依存することなく、安定した電流を生成することにある。
【０００５】
図１は従来の半導体集積回路装置の一例を示す回路図であり、電源に依存しない電流源回路の一例を示すものである。図１において、参照符号Ｖddは高電位電源線（高電位電源電圧）、Ｖssは低電位電源線（低電位電源電圧）、１０１〜１０３はｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）、１０４および１０５はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）、そして、１０６は抵抗を示している。
【０００６】
図１に示す回路を理想の電流源と考え、抵抗１０６の抵抗値をＲとし、低電位電源電圧Ｖss＝０Ｖとする。まず、トランジスタ１０１とトランジスタ１０２がカレントミラー接続されていることから、Ｉ01＝Ｉ02が成り立つ。また、トランジスタ１０４のゲート−ソース間電圧をＶgs01、電流増幅率をβ01とし、トランジスタ１０５のゲート−ソース間電圧をＶgs02、電流増幅率をＫβ01とし、そして、トランジスタ１０４および１０５のしきい値電圧Ｖthが等しいとすると、トランジスタ１０４を流れる電流Ｉ01は、01＝β01(Ｖgs01−Ｖth)2／２となり、また、トランジスタ１０５を流れる電流Ｉ02は、Ｉ02＝Ｋβ01(Ｖgs02−Ｖth)2／２となる。さらに、Ｖgs01＝Ｖgs02＋Ｉ02・Ｒが成り立つ。
【０００７】
これらの式から、しきい値電圧Ｖthを消去すると、トランジスタ１０２とカレントミラー接続されたトランジスタ１０３を流れる電流Ｉoutは、Ｉout＝Ｉ01＝Ｉ02＝２／β１・１／Ｒ2・（１−１／√Ｋ）2となり、電源電圧が式に含まれないため、電源電圧に依存しない回路と言うことができる。なお、トランジスタ１０５と同様に、トランジスタ１０２に対して各トランジスタをカレントミラー接続することにより、電流Ｉoutと同様の電流のコピーを必要に応じて生成することが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図２はトランジスタのＶds−Ｉdｓ特性を概略的に示す図である。
しかしながら、例えば、トランジスタのソース−ドレイン間電圧Ｖdsとドレイン電流（ソース−ドレイン間電流）Ｉdsとの間には図２に示すような特性があり、実際には、飽和領域であっても傾きがあるため、電源電圧（Ｖdd）が増えるとトランジスタ１０１および１０２のソース−ドレイン間電圧Ｖdsも増加して電流が増えてしまい、また、電源電圧が減るとトランジスタ１０１および１０２のソース−ドレイン間電圧Ｖdsが減少して電流が減り、或いは、線形領域に入ってしまう可能性もある。
【０００９】
そのため、トランジスタ１０４および１０５における電圧降下が変化して、ノードＮ01の電圧Ｖ01とノードＮ02の電圧Ｖ02とで値が異なってしまう。このことを踏まえ、トランジスタ１０５のソース−ドレイン間の抵抗成分Ｒdsから電流値を考えると、Ｉ02＝Ｉ01＋（Ｖ02−Ｖ01）／ＲdsとなることからＩ02≠Ｉ01になり、電流値が等しくミラーされない。さらに、トランジスタのしきい値電圧Ｖthや電流増幅率βのミスマッチ等により、誤差が生じることも考えられる。
【００１０】
すなわち、図１に示す従来の電流源回路は、実際には、電源電圧に依存する可能性がないわけではなく、また、温度依存やプロセス依存が大きいことも考えられる。さらに、従来、ある程度の電源電圧を確保することが可能な場合には、トランジスタを縦積みにすることで電流源の精度を向上させることができたが、近年のトランジスタの微細化および動作速度の高速化の要求に伴って電源電圧も低くなってきており、従来の手法では対処しきれなくなってきている。また、電流特性における飽和領域の傾きも大きくなっており、安定した電流源の設計がさらに難しくなっている。その上、高周波を受けることができるアンプにおいても電流源が必須となってきており、電流値が安定していないと、アンプの出力が意図した周波数を出すことが困難になる等の問題も生じている。
【００１１】
ところで、現在、規格で決められている入力信号としては、最近の低電圧化されている電源電圧よりも高く設定されていることが多い。それに対応するため、２種類の電源電圧（Ｖdd1：高い高電位電源電圧；例えば、３．３Ｖや２．５Ｖ、および、Ｖdd2：低い高電位電源電圧；例えば、１．８Ｖや１．２Ｖ）を使用し、差動の入力信号（ＩＮ，／ＩＮ）をｐＭＯＳおよびｎＭＯＳの差動対トランジスタで受けるようにしている。
【００１２】
図３は従来の半導体集積回路装置の他の例を示す回路図であり、従来のレベルシフト機能を備えた差動アンプを示すものである。図３において、参照符号２００は差動増幅部、２５０はレベルシフト部、２０１〜２１０はｐＭＯＳトランジスタ、２１１〜２１８はｎＭＯＳトランジスタ、そして、２１９はインバータを示している。また、参照符号Ｖdd1は高い高電位電源電圧（例えば、３．３Ｖや２．５Ｖ）、Ｖdd2は低い高電位電源電圧（例えば、１．８Ｖや１．２Ｖ）、そして、Ｖssは低電位電源電圧（例えば、０Ｖ）を示している。なお、ｐＭＯＳトランジスタ２０１〜２０９およびｎＭＯＳトランジスタ２１１〜２１７は高電圧用のＭＯＳトランジスタであり、また、ｐＭＯＳトランジスタ２１０およびｎＭＯＳトランジスタ２１８は低電圧用のＭＯＳトランジスタである。
【００１３】
すなわち、図３に示されるように、従来の半導体集積回路装置（レベルシフト機能を備えた差動アンプ）は、高い高電位電源電圧Ｖdd1が印加されｐＭＯＳトランジスタ２０１〜２０７およびｎＭＯＳトランジスタ２１１〜２１５を有する差動増幅部２００、並びに、低い高電位電源電圧Ｖdd2が印加されｐＭＯＳトランジスタ２０８〜２１０およびｎＭＯＳトランジスタ２１６〜２１８およびインバータ２１９を有するレベルシフト部２５０を備えている。
【００１４】
差動の入力信号ＩＮ，／ＩＮは、ｐＭＯＳの差動対トランジスタ２０６，２０７に供給されると共に、ｎＭＯＳの差動対トランジスタ２１４，２１３に供給され、入力信号のダイナミックレンジを確保するようになっている。差動増幅された信号は、レベルシフト部２５０におけるｎＭＯＳトランジスタ２１６および２１７のゲートに供給される。ここで、レベルシフト部２５０には、低い高電位電源電圧Ｖdd2が印加されているが、差動増幅部２００の出力信号を受け取るｎＭＯＳトランジスタ２１６，２１７およびｐＭＯＳトランジスタ２０８，２０９は高電圧用のトランジスタとされ、次段のインバータを構成するｐＭＯＳトランジスタ２１０およびｎＭＯＳトランジスタ２１８は低電圧用のトランジスタとされている。このように、レベルシフト部２５０で差動増幅部２００の出力信号レベルシフトすることで、低電圧化した電源電圧に対応した出力を得るようになっている。
【００１５】
しかしながら、図３に示す半導体集積回路装置では、差動増幅部２００におけるゲインが上がり過ぎてしまい、差動増幅部２００の出力がレベルシフト部２５０の電源電圧（Ｖdd2）よりも高くなり、レベルシフト部２５０の出力は、（Ｖdd1−Ｖdd2）の電圧分、反転する時間がかかるため、時間をロスして動作が遅くなってしまう。また、レベルシフト部２５０は電流源を持たないため、貫通電流が流れてしまい、消費電力の面でも問題がある。
【００１６】
図４はトランジスタのＶgs−Ｉds特性を概略的に示す図である。
さらに、図４に示されるように、レベルシフト部２５０の入力差動対（トランジスタ２１６，２１７）以外の部分も高電圧用のトランジスタ（トランジスタ２０８，２０９）は、電源電圧を低くするとしきい値電圧Ｖthが高いため、ゲート−ソース間電圧Ｖgsが低くなって意図した電流が流れにくく高速動作も難しくなる。
【００１７】
本発明は、上述した従来の半導体集積回路装置が有する課題に鑑み、広範囲で小振幅の高周波入力に対応すると共に、入力信号を所定のロジック電圧の信号に変換することのできるレベルシフト機能を有する半導体集積回路装置の提供を目的とする。
【課題を解決するための手段】
【００１８】
本発明によれば、第１電源線と第２電源線との間に接続された増幅部と、第３電源線と前記第２電源線との間に接続されたレベルシフト部と、を備え、前記増幅部は、ダイオード接続された第１トランジスタを含み、前記レベルシフト部は、第２トランジスタを含み、前記第１トランジスタのドレインを前記第２トランジスタのゲートに接続することを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【００１９】
本発明によれば、広範囲で小振幅の高周波入力に対応すると共に、入力信号を所定のロジック電圧の信号に変換することのできるレベルシフト機能を有する半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る半導体集積回路装置の各実施例を、添付図面を参照して詳述する。
【実施例】
【００２１】
図５は本発明の半導体集積回路装置の第１実施例を示す回路図である。図５において、参照符号Ｖddは高電位電源線（高電位電源電圧）、Ｖssは低電位電源線（低電位電源電圧）、１〜５はｐＭＯＳ（ＭＩＳ）トランジスタ、６〜８はｎＭＯＳ（ＭＩＳ）トランジスタ、そして、９は抵抗を示している。この図５に示す電流源回路（半導体集積回路装置）は、図１を参照して説明した従来の電流源回路に対して、電源電圧および温度等の変動にほとんど依存しない回路である。
【００２２】
図５に示されるように、本第１実施例の電流源回路は、低電位電源線Ｖssに接続され、電流Ｉ０を流す抵抗９と、この抵抗９を介して低電位電源線Ｖssに接続されたｎＭＯＳトランジスタ８と、ｎＭＯＳトランジスタ８とカレントミラーされたｎＭＯＳトランジスタ６および７と、ｎＭＯＳトランジスタ６および高電位電源線Ｖddに接続されたｐＭＯＳトランジスタ１と、このｐＭＯＳトランジスタ１とカレントミラーの関係になっておりｎＭＯＳトランジスタ８および高電位電源線Ｖddに接続されたｐＭＯＳトランジスタ３と、ｎＭＯＳトランジスタ７および高電位電源線Ｖddに接続されたｐＭＯＳトランジスタ２と、このｐＭＯＳトランジスタ２とカレントミラーの関係になっているｐＭＯＳトランジスタ４と、ソースが高電位電源線Ｖddに接続されたｐＭＯＳトランジスタと、を備えている。そして、ｎＭＯＳトランジスタ６，７，８のゲートを、ｐＭＯＳトランジスタ２とｎＭＯＳトランジスタ７との接続ノードＮ２に接続し、ｎＭＯＳトランジスタ７のドレインを、ｎＭＯＳトランジスタ８および抵抗９の接続ノードＮ１に接続し、ｐＭＯＳトランジスタ２および４のゲートを、ｎＭＯＳトランジスタ８とｐＭＯＳトランジスタ３の接続ノードＮ４に接続し、且つ、このｎＭＯＳトランジスタ８とｐＭＯＳトランジスタ３の接続ノードＮ４をｐＭＯＳトランジスタ５のゲートに接続して電流をミラーするようになっている。
【００２３】
ところで、トランジスタのＶds−Ｉdｓ特性は、前述した図２に示されるように、飽和領域でも電流は一定とはならず、所定の傾きを持っている。そのため、電源電圧（Ｖdd）の電位が上昇すると、電流Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５およびＩoutも増加しようとする。次に、電流Ｉ４が増加するので、ノードＮ１の電位Ｖ１が上昇する。それにより、トランジスタ８のＶgsが浅くなって電流を削減しようとし、その結果、電源変動に伴う電流の上昇を抑えることができる。同様に、温度変動による電流変動も抑えることができる。
【００２４】
また、トランジスタ２で発生した電流は、トランジスタ７→トランジスタ６→トランジスタ３を通して電流を安定化させる働きがある。このようなフィードバックによって、より一層安定な電流源を構成することが可能になる。そして、この回路を採用することによりトランジスタを縦積みすることなく、安定した電流源となるため、電源電圧が低い場合にも使用することができる。
【００２５】
さらに、温度に依存してトランジスタのしきい値電圧Ｖthが変化し、電流値も変化してしまうが、トランジスタのゲート−ソース間電圧Ｖgsの低い部分を利用することで、トランジスタのしきい値電圧Ｖthの変化がほとんどなくなり、温度依存がほとんどない電流源となる。
【００２６】
このように、本第１実施例の電流源回路（半導体集積回路装置）は、電源電圧と温度の依存がほとんどない安定した電流源と言える。
【００２７】
図６は図５の半導体集積回路装置の変形例を示す回路図である。
図５および図６の比較から明らかなように、図６に示す変形例は、図５に示す第１実施例において、ｐＭＯＳトランジスタ１〜５をｎＭＯＳトランジスタ１’〜５’で構成し、ｎＭＯＳトランジスタ６〜８をｐＭＯＳトランジスタ６’〜８’で構成し、高電位電源線Ｖddを低電位電源線Ｖssとし、そして、低電位電源線Ｖssを高電位電源線Ｖddとしたものに相当する。また、図６の本変形例において、図５の第１実施例における電流Ｉ０〜Ｉ４およびＩoutは、それぞれ電流Ｉ０’〜Ｉ４’およびＩout’に対応している。なお、図６の本変形例において、抵抗９’は、高電位電源線ＶddとｐＭＯＳトランジスタ８のソースとの間に接続されることになる。
【００２８】
図７は本発明の半導体集積回路装置の第２実施例を示す回路図である。
図７に示されるように、本第２実施例の電流源回路（半導体集積回路装置）は、図５に示す第１実施例の電流源回路に対してｎＭＯＳトランジスタ６ａ，７ａ，８ａを付加するようになっており、ｎＭＯＳトランジスタ６のソースと低電位電源線Ｖssとの間にｎＭＯＳトランジスタ６ａを設け、ｎＭＯＳトランジスタ７のソースと低電位電源線Ｖssとの間にｎＭＯＳトランジスタ７ａを設け、そして、ｎＭＯＳトランジスタ８のソースと抵抗９（ノードＮ１）との間にｎＭＯＳトランジスタ８ａを設けるようになっている。
【００２９】
すなわち、本第２実施例の電流源回路は、図５の第１実施例の電流源回路におけるｎＭＯＳトランジスタ６，７，８に対してｎＭＯＳトランジスタ６ａ，７ａ，８ａをカスケード接続させることで、出力抵抗を大きくして図５の電流源回路よりも安定した電流を供給するようになっている。ただし、本第２実施例の電流源回路は、電源電圧（Ｖdd）がある程度以上の電圧（例えば、３．３Ｖ程度）であることが必要とされる。なお、図５の第１実施例の電流源回路は、例えば、電源電圧（Ｖdd）が１．２Ｖ程度の電圧でも十分使用することができる。
【００３０】
図８は本発明の半導体集積回路装置の第３実施例を示す回路図である。
図８に示されるように、本第３実施例の電流源回路は、図５に示す第１実施例と同様の構成とされている。ただし、第１実施例におけるｐＭＯＳトランジスタ３は、他のｐＭＯＳトランジスタ１，２，４および５と同様のものであるのに対して、図８に示す本第３実施例の電流源回路においては、種類の異なるｐＭＯＳトランジスタ３ｂにより構成するようになっている。
【００３１】
すなわち、本第３実施例においては、高電位電源線ＶddとノードＮ４との間に設けられるｐＭＯＳトランジスタ３ｂは、電流Ｉ３の値を小さくするために、他のｐＭＯＳトランジスタ１，２，４および５のしきい値電圧Ｖthよりも大きいしきい値電圧Ｖthbを有するトランジスタにより構成したり、または、他のｐＭＯＳトランジスタ１，２，４および５を高速のトランジスタで構成した場合には低速（通常の動作速度）のトランジスタにより構成したり、或いは、他のｐＭＯＳトランジスタ１，２，４および５の基板バイアス（ウェルに与えるバイアス電圧）よりも深い基板バイアスを与える等として構成するようになっている。
【００３２】
このように、例えば、ｐＭＯＳトランジスタ３ｂのしきい値電圧Ｖthbを他のｐＭＯＳトランジスタ１，２，４および５のしきい値電圧Ｖthよりも大きな値にすることで、電流Ｉ３（Ｉ０）の値を小さく(調整)し、出力電流Ｉoutとして安定した電流が供給できるようになっている。
【００３３】
このように、本発明に係る電流源回路（半導体集積回路装置）の各実施例は、電源電圧依存がほとんどなく、温度依存を減少させることもできる上、最近のトランジスタの微細化に伴う電源の低電圧化にも対応した安定な電流源を供給することができる。
【００３４】
図９は本発明の半導体集積回路装置の第４実施例を示す回路図であり、高周波・広範囲の入力レベルで小振幅な入力信号に対応し、また、入力信号をロジックレベルの電圧にレベルシフトして出力するレベルシフト機能を備えた差動アンプを示すものである。図９において、参照符号２０は差動増幅部、５０はレベルシフト部、２１〜３１はｐＭＯＳトランジスタ、３２〜３９および２２１，２２２はｎＭＯＳトランジスタ、そして、４０はインバータを示している。また、参照符号Ｖdd1は高い高電位電源電圧（例えば、３．３Ｖや２．５Ｖ）、Ｖdd2は低い高電位電源電圧（例えば、１．８Ｖや１．２Ｖ）、そして、Ｖssは低電位電源電圧（例えば、０Ｖ）を示している。なお、ｐＭＯＳトランジスタ２１〜２７およびｎＭＯＳトランジスタ３２〜３６および２２１，２２２は高電圧用のＭＯＳトランジスタであり、また、ｐＭＯＳトランジスタ２８〜３１およびｎＭＯＳトランジスタ３７〜３９は低電圧用のＭＯＳトランジスタである。
【００３５】
すなわち、図９に示されるように、本第４実施例の半導体集積回路装置（レベルシフト機能を備えた差動アンプ）は、高い高電位電源電圧Ｖdd1が印加されｐＭＯＳトランジスタ２１〜２７およびｎＭＯＳトランジスタ３２〜３４；２２１，２２２を有する差動増幅部２０、並びに、低い高電位電源電圧Ｖdd2が印加されｐＭＯＳトランジスタ２８〜３１、ｎＭＯＳトランジスタ３５〜３９およびインバータ４０を有するレベルシフト部５０を備えている。
【００３６】
前述した図３および図９の比較から明らかなように、本第４実施例では、差動増幅部２０におけるｎＭＯＳトランジスタ２２１および２２２（図３におけるｎＭＯＳトランジスタ２１１および２１２に相当）をダイオード接続とし、レベルシフト部５０のｎＭＯＳトランジスタ３６および３５とカレントミラー接続するようになっている。ここで、レベルシフト部５０において、ｎＭＯＳトランジスタ３５，３６だけが高電圧用のＭＯＳトランジスタにより構成され、他のｐＭＯＳトランジスタ２８〜３１およびｎＭＯＳトランジスタ３７〜３９は低電圧用のＭＯＳトランジスタにより構成されている。なお、ｎＭＯＳトランジスタ３７〜３９は、それぞれ電流源を構成している。
【００３７】
本第４実施例の半導体集積回路装置によれば、レベルシフトの電流を制御することで従来の回路に比べて消費電流を抑えることができ、また、ゲインを抑えることで高速動作も可能になる。さらに、レベルシフト部５０において、入力用のトランジスタ３５，３６以外はノーマル（低電圧用）のトランジスタを使用することにより、電源電圧が低くなっても低電圧用のトランジスタはそのしきい値電圧Ｖthが低いために十分なゲート−ソース間電圧Ｖgsを確保することができ、高速動作が可能になる。
【００３８】
図１０は本発明の半導体集積回路装置の第５実施例を示す回路図である。
図９および図１０の比較から明らかなように、図１０に示す第５実施例の半導体集積回路装置は、図９に示す第４実施例におけるダイオード接続されたｎＭＯＳトランジスタ２２１および２２２を抵抗２３１および２３２で構成するようになっている。すなわち、ノードＮ１１およびＮ１２の電圧は、低い高電位電源電圧Ｖdd2より高い電圧にする必要がないため、第４実施例のトランジスタ２２１および２２２を抵抗２３１および２３２に置き換えることで、ゲインが上がり過ぎるのを防止してより高速化した回路とすることが可能になる。
【００３９】
図１１は本発明の半導体集積回路装置の第６実施例を示す回路図である。
図９および図１１の比較から明らかなように、図１１に示す第６実施例の半導体集積回路装置は、図９に示す第４実施例におけるダイオード接続されたｎＭＯＳトランジスタ２２１および２２２に対してクロスカップル接続されたｎＭＯＳトランジスタ２４１および２４２を設け、ゲインを上げるようになっている。すなわち、本第６実施例の半導体集積回路装置は、例えば、図９の第４実施例の回路ではゲインが足りない場合などに有効なものである。
【００４０】
図１２は本発明の半導体集積回路装置の第７実施例を示す回路図である。
図９および図１２の比較から明らかなように、図１２に示す第７実施例の半導体集積回路装置は、図９に示す第４実施例の回路におけるｐＭＯＳトランジスタ２６および２７に対して、入力信号ＩＮ，／ＩＮを受け取りドレインがクロス接続されたｐＭＯＳトランジスタ２５１および２５２を設けることで、トランジスタの反転速度を上げてより一層の高速動作を可能にしている。すなわち、前述した図９の第７実施例においては、入力信号ＩＮが低レベル『Ｌ』で入力信号／ＩＮが高レベル『Ｈ』のとき、トランジスタ２６および２２１を介して電流が流れ、トランジスタ２７および２２２は電流が流れないが、本第７実施例では、オンするトランジスタ２５１のドレインがトランジスタ２７のドレインに接続されているため、電流パスができてトランジスタ２７および２２２にも電流が流れることになる。これにより、図４を参照して前述したのと逆に、レベルシフト部５０のトランジスタ３６，３５のゲート電圧はしきい値電圧Ｖthより先の電圧から入力されることになるため、より一層の高速動作が可能になる。
【００４１】
図１３は本発明の半導体集積回路装置の第８実施例を示す回路図である。
図１３において、電流源回路３０１は、図５〜図８を参照して説明した本発明に係る半導体集積回路装置の第１〜第３実施例（電流源回路）を適用したものであり、また、差動増幅回路３０３は、図９〜図１２を参照して説明した本発明に係る半導体集積回路装置の第４〜第７実施例（レベルシフト機能を有する差動増幅回路）を適用したものである。
【００４２】
図１４は図１３の半導体集積回路装置における回路の一部を示す図であり、電流源回路３０１として図５に示す第１実施例（ｐＭＯＳトランジスタ１〜５、ｎＭＯＳトランジスタ６〜８、および、抵抗９）を適用すると共に、カレントミラー回路３０２としてｐＭＯＳトランジスタ３２１，３２５およびｎＭＯＳトランジスタ３２２，３２３，３２４を適用したものに相当する。
【００４３】
図１４に示されるように、差動増幅回路３０３における高電圧用のｎＭＯＳトランジスタ３４のゲートに対してバイアス電圧Ｖbn1を印加するために、ｐＭＯＳトランジスタ３２１のドレインと低電位電源線（Ｖss）との間には、トランジスタ３４とカレントミラー接続された高電圧用のｎＭＯＳトランジスタ３２３が設けられ、また、低電圧用のｎＭＯＳトランジスタ３８のゲートに対してバイアス電圧Ｖbn2を印加するために、ｐＭＯＳトランジスタ５のドレインと低電位電源線（Ｖss）との間には、トランジスタ３８とカレントミラー接続された低電圧用のｎＭＯＳトランジスタ３２２が設けられ、そして、高電圧用のｐＭＯＳトランジスタ２１のゲートに対してバイアス電圧Ｖbpを印加するために、ｎＭＯＳトランジスタ３２４のドレインと高電位電源線（Ｖdd）との間には、トランジスタ２１とカレントミラー接続された高電圧用のｐＭＯＳトランジスタ３２５が設けられている。なお、図１４に示す半導体集積回路装置において、電流源回路３０１として図５に示す第１実施例を適用しているが、他の実施例等を適用することができ、さらに、カレントミラー回路３０２および差動増幅回路３０３も様々な回路を適用することができるのはいうまでもない。
【００４４】
このように、本発明の第８実施例の半導体集積回路装置によれば、差動増幅回路３０３における電流源を安定にして高周波の入力信号にも十分対応することができる。
【００４５】
上述したように、本発明に係る電流源回路（半導体集積回路装置）は、電源電圧依存がほとんどなく、温度依存を減少させることができる上、最近のトランジスタの微細化に伴う電源の低電圧化にも対応した安定な電流源を提供することが可能である。さらに、本発明に係る差動増幅回路（半導体集積回路装置）は、高い周波数で広い範囲の入力のコモンレベルに対応することでき、また、出力をロジックの電圧値へレベルシフトする機能も持たせることができる。そして、本発明に係る電流源回路と差動増幅回路を組み合わせることにより、より安定した高周波に対応する半導体集積回路装置を提供することができる。
【００４６】
（付記１）  第１の電源線と第２の電源線との間に、直列に接続された第１導電型の第１のＭＩＳトランジスタ、第２導電型の第２のＭＩＳトランジスタおよび抵抗を有する半導体集積回路装置であって、
ゲートが前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタの接続ノードに接続され、ドレインが前記第２のＭＩＳトランジスタおよび前記抵抗の接続ノードに接続された第１導電型の第３のＭＩＳトランジスタを備えることを特徴とする半導体集積回路装置。
【００４７】
（付記２）  付記１に記載の半導体集積回路装置において、さらに、
前記第２のＭＩＳトランジスタとカレントミラー接続された第２導電型の第４および第５のＭＩＳトランジスタと、
該第４のトランジスタおよび前記第１の電源線に接続され、前記第１のＭＩＳトランジスタとカレントミラー接続された第１導電型の第６のＭＩＳトランジスタと、
前記第５のＭＩＳトランジスタおよび前記第１の電源線に接続され、ゲートが前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタの接続ノードに接続された第１導電型の第７のＭＩＳトランジスタと、を備えることを特徴とする半導体集積回路装置。
【００４８】
（付記３）  付記１または２に記載の半導体集積回路装置において、さらに、ソースが前記第１の電源線に接続され、ゲートが前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタの接続ノードに接続され、出力電流を流す第１導電型の第８のＭＩＳトランジスタを備えることを特徴とする半導体集積回路装置。
【００４９】
（付記４）  付記１〜３のいずれか１項に記載の半導体集積回路装置において、さらに、
前記第２のＭＩＳトランジスタと前記抵抗との間に設けられた第２導電型の第９のＭＩＳトランジスタと、
前記第４および第５のＭＩＳトランジスタと前記第２の電源線との間に設けられた第２導電型の第１０および第１１のＭＩＳトランジスタとを備え、前記第２、第４および第５のＭＩＳトランジスタに対して前記第９、第１０および第１１のＭＩＳトランジスタをカスケード接続したことを特徴とする半導体集積回路装置。
【００５０】
（付記５）  付記１〜４のいずれか１項に記載の半導体集積回路装置において、前記第１のＭＩＳトランジスタを他の第１導電型のＭＩＳトランジスタとは異なる特性を有するトランジスタとして構成したことを特徴とする半導体集積回路装置。
【００５１】
（付記６）  付記５に記載の半導体集積回路装置において、前記異なる特性を有する第１のＭＩＳトランジスタは、前記他の第１導電型のＭＩＳトランジスタよりもトランジスタサイズを小さく、しきい値電圧を高く、または、基板バイアスを大きくするようになっていることを特徴とする半導体集積回路装置。
【００５２】
（付記７）  入力信号が供給され、第１導電型および第２導電型の高電圧用ＭＩＳトランジスタにより構成された増幅部、および、該増幅部の出力を受け取ってレベルシフトされた信号を出力するレベルシフト部を有する半導体集積回路装置であって、
前記増幅部は、ダイオード接続された第２導電型の高電圧用ＭＩＳトランジスタを備え、
前記レベルシフト部は、前記ダイオード接続された第２導電型の高電圧用ＭＩＳトランジスタとカレントミラー接続された第２導電型の高電圧用ＭＩＳトランジスタ、および、第１導電型および第２導電型の低電圧用ＭＩＳトランジスタを備えることを特徴とする半導体集積回路装置。
【００５３】
（付記８）  付記７に記載の半導体集積回路装置において、前記ダイオード接続された第２導電型の高電圧用ＭＩＳトランジスタを抵抗に置き換えたことを特徴とする半導体集積回路装置。
【００５４】
（付記９）  付記７に記載の半導体集積回路装置において、前記ダイオード接続された第２導電型の高電圧用ＭＩＳトランジスタに対して第２導電型の高電圧用ＭＩＳトランジスタをクロスカップル接続したことを特徴とする半導体集積回路装置。
【００５５】
（付記１０）  付記７〜９のいずれか１項に記載の半導体集積回路装置において、前記増幅部は、差動の入力信号を受け取る第１導電型の高電圧用ＭＩＳトランジスタ対を備えることを特徴とする半導体集積回路装置。
【００５６】
（付記１１）  付記１０に記載の半導体集積回路装置において、前記第１導電型の高電圧用ＭＩＳトランジスタ対に対して前記入力信号を受け取りドレインがクロス接続された一対の第１導電型の高電圧用ＭＩＳトランジスタを設けることを特徴とする半導体集積回路装置。
【００５７】
（付記１２）  付記７〜１１のいずれか１項に記載の半導体集積回路装置において、前記増幅部は、
差動の入力信号を受け取る第１導電型の高電圧用ＭＩＳトランジスタ対を有する第１の差動対と、
前記差動の入力信号を受け取る第２導電型の高電圧用ＭＩＳトランジスタ対を有する第２の差動対とを備えることを特徴とする半導体集積回路装置。
【００５８】
（付記１３）  付記１〜６のいずれか１項に記載の半導体集積回路装置を電流源回路とし、
付記７〜１２のいずれか１項に記載の半導体集積回路装置を差動増幅回路とし、
前記電流源回路の出力電流を、カレントミラー回路を介して前記差動増幅回路における電流源のバイアス電圧に使用したことを特徴とする半導体集積回路装置。
【図面の簡単な説明】
【００５９】
【図１】従来の半導体集積回路装置の一例を示す回路図である。
【図２】トランジスタのＶds−Ｉds特性を概略的に示す図である。
【図３】従来の半導体集積回路装置の他の例を示す回路図である。
【図４】トランジスタのＶgs−Ｉds特性を概略的に示す図である。
【図５】本発明の半導体集積回路装置の第１実施例を示す回路図である。
【図６】図５の半導体集積回路装置の変形例を示す回路図である。
【図７】本発明の半導体集積回路装置の第２実施例を示す回路図である。
【図８】本発明の半導体集積回路装置の第３実施例を示す回路図である。
【図９】本発明の半導体集積回路装置の第４実施例を示す回路図である。
【図１０】本発明の半導体集積回路装置の第５実施例を示す回路図である。
【図１１】本発明の半導体集積回路装置の第６実施例を示す回路図である。
【図１２】本発明の半導体集積回路装置の第７実施例を示す回路図である。
【図１３】本発明の半導体集積回路装置の第８実施例を示す回路図である。
【図１４】図１３の半導体集積回路装置における回路の一部を示す図である。
【符号の説明】
【００６０】
１〜５；６’〜８’；１０１〜１０３    ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）
１’〜５’；６〜８；６ａ〜８ａ；１０４，１０５    ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）
９；１０６；２３１，２３２    抵抗
２０，２００    増幅部（差動増幅部）
２１〜２７；２０１〜２０９；２５１，２５２；３２５    高電圧用ｐＭＯＳトランジスタ
２８〜３１；２１０；３２１    低電圧用ｐＭＯＳトランジスタ
３２〜３６；２１１〜２１７；２２１，２２２；２４１，２４２；３２３    高電圧用ｎＭＯＳトランジスタ
３７〜３９；２１８；３２２，３２４    低電圧用ｎＭＯＳトランジスタ
４０，２１９    インバータ
５０，２５０    レベルシフト部
３０１    電流源回路
３０２    カレントミラー回路
３０３    差動増幅回路
ＩＮ，／ＩＮ    差動入力信号
Ｖdd    高電位電源線（高電位電源電圧）
Ｖdd1    高い高電位電源電圧
Ｖdd2    低い高電位電源電圧
Ｖss    低電位電源線（低電位電源電圧）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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