(57)【要約】【課題】プロセスの振れ，温度や電圧等の変動による出力データのホールド時間の振れに対して、そのタイミング調整を容易に行い、安定した動作を確保し得る信号位相調整機能を備えた半導体装置を提供する。【解決手段】外部入力信号の入力に対して入力信号と位相同期した出力信号を出力する入力−出力間での信号位相調整機能を備えた半導体装置において、外部からの入力信号である第１信号と入力信号を所定の遅延量で遅延させてなる第２信号との間で位相の同期をとる位相調整手段と、装置内部から外部への出力信号を遅延させる出力信号遅延手段であって、位相調整手段において両信号間で位相の同期がとられた時点で用いられる制御信号に基づき、出力信号に対して付与される遅延量を調整する出力信号遅延手段と、を設ける。【選択図】図１
2007110762.tif 000002
【特許請求の範囲】
【請求項１】
外部入力信号の入力に対して該入力信号と位相同期した出力信号を出力する入力―出力間での信号位相調整機能を備えた半導体装置において、
外部からの入力信号である第１信号と該入力信号を所定の遅延量で遅延させてなる第２信号との間で位相の同期をとる位相調整手段と、
装置内部から外部への出力信号を遅延させる出力信号遅延手段であって、上記位相調整手段において両信号間で位相の同期がとられた時点で用いられる制御信号に基づき、上記出力信号に対して付与される遅延量を調整する出力信号遅延手段と、を有しており、
上記位相調整手段が、入力信号を上記制御信号に基づき決定される遅延量で遅延させる遅延手段と、上記第１信号と遅延手段を経由した第２信号とが入力され、両信号間の位相を比較する位相比較手段と、該位相比較手段による比較結果に基づき、上記遅延手段へ供給する制御信号を生成する制御信号生成手段とを有するとともに、
上記出力信号遅延手段が、上記制御信号生成手段により生成された制御信号に基づき、装置内部から外部への上記出力信号に対して付与される遅延量を調整し、
更に、上記遅延手段の出力側と上記位相比較手段の入力側との間に、入力される信号に対して所定の遅延量を付与する遅延素子が交換可能に取り付けられ、上記第２信号に対して付与される遅延量が可変であることを特徴とする半導体装置。
【請求項２】
上記出力信号遅延手段が、上記位相調整手段における遅延手段と同じ構成を備えた遅延手段を有しており、該遅延手段は、上記制御信号生成手段により生成された制御信号に基づき、外部への出力信号に対して付加する遅延量を調整することを特徴とする請求項１記載の半導体装置。
【請求項３】
更に、装置外部から内部への入力信号を遅延させる入力信号遅延手段であって、上記位相調整手段において両信号間で位相の同期がとられた時点で用いられる制御信号に基づき、上記入力信号に対して付与される遅延量を調整する入力信号遅延手段を有していることを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号位相調整機能を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置では、低電圧化，高速化，微細化が進むにつれ、微小信号を扱うことから、装置からの出力信号のタイミング調整が益々困難となってきている。例えば、半導体装置間のデータ転送は、通常、クロック信号に同期して行われるが、クロック信号が高速化されると、その転送データの有効期間幅が狭くなり、出力信号のタイミング調整が難しくなる。これに対処して、タイミング調整を適確に行い安定動作を確保すべく、通常、半導体装置においては、その交流（ＡＣ）特性について厳密な規定が設定されている。しかし、ＡＣ特性は、製造プロセスの振れや温度，電圧による変動からの影響を受け、ばらつきを生じることがあり、場合によっては、データ転送に支障をきたす惧れがある。
【０００３】
同一のクロック信号に同期してデータを転送する場合に生じる誤動作の要因としては、例えば半導体装置間のホールドタイミングの不良が考えられる。こうした不良を回避するためには、半導体装置の内部クロックやデータラインの遅延を調整したり、システムボード上の半導体装置間のデータラインに遅延素子を挿入したりすることが必要となる。
【０００４】
しかしながら、高速動作を行う半導体装置は、一般に、ＰＬＬ(Phase Locked Loop)回路やＤＬＬ(Delay Locked Loop)回路等を用いて、内部クロックを発生する構成を採用しており、このため、内部での特定レジスタへのクロックの遅延調整は困難であり、また、データラインでの調整も含め、プロセスの振れ，温度や電圧等の変動に対する動的な調整は困難である。他方、システムボード上の半導体装置間のデータラインに遅延素子を挿入する場合には、システムボードが損傷したり、遅延素子以外の遅延が高速動作の弊害となったりすることも予想できる。更に、データラインが多い場合には、その本数分の調整が必要となり、調整作業が煩雑となることも予想できる。
【０００５】
図７及び８を参照して、従来知られる信号位相調整機能を備えた半導体装置について説明する。半導体装置８０は、入力信号の位相と出力信号の位相とを位相比較し、その比較結果に基づき入力信号に対して所定の遅延量をもたらすことにより、出力信号の位相を変化させる信号位相調整機能の典型的な構成として、可変遅延線回路８１，位相比較器８２，可変遅延線制御回路８３を有する。更に、半導体装置８０は、可変遅延線回路８１の出力側と位相比較器８２の入力側との間に、外部入力信号が入力されてから可変遅延線回路８１に入力されるまでの遅延時間（Ｔ１）と、可変遅延線回路８１から外部へ出力されるまでの遅延時間（Ｔ２）との和（Ｔ１＋Ｔ２）に相当する遅延をもたらす内部遅延等価回路８４を有している。
【０００６】
このような位相調整用の回路構成は、一般にＤＬＬ回路と呼ばれるもので、例えば半導体記憶装置のデータ転送速度の向上を目的として、１クロック周期でデータの入出力を２回行うＤＤＲ（Double Data Rate）の動作を実現するために、あるいは、システムボード上の各半導体装置へのクロック信号の供給時に、同一クロック信号を供給するために用いられる。
【０００７】
図８は、半導体装置８０内の各点（図７参照）における信号波形をあらわすタイミングチャートである。遅延時間Ｔ１は、点ａと点ｂとの間に生じる遅延時間であり、遅延時間Ｔ２は、点ｃと点ｅとの間に生じる遅延時間である。内部遅延等価回路８４による遅延時間はＴ１＋Ｔ２と設定されている。ここでは、図８に示すように、Ｔ１，Ｔ２の遅延時間をそれぞれ１目盛り分，２目盛り分とする。また、回路に供給されるクロック信号に関して、１クロックを１０目盛り分とする。
【０００８】
各波形に付されたアルファベット又は数字は、それぞれ、図７に示す半導体装置８０内の各点に対応しており、ａが付された波形は、点ａにおける信号波形、ｂが付された波形は、点ｂにおける信号波形である。また、ｄ１〜ｄ４が付された波形は、共に、点ｄにおける波形であり、可変遅延線回路８１の遅延時間が０である場合、点ｄにおける信号波形は、点ｂから内部遅延等価回路分（Ｔ１＋Ｔ２）だけ遅れて、ｄ１が付された波形となる。
【０００９】
この半導体装置８０では、点ｂと点ｄにおける信号波形が互いに一致するように、位相比較器８２が、その比較結果を可変遅延線制御回路８３に送り、可変遅延線制御回路８３が、その比較結果に基づく制御信号を発生し、これを可変遅延線回路８１へ送る。これにより、可変遅延線上での信号の遅延時間は変化していく。ｄ２〜ｄ４が付された波形は、それぞれ、時間経過に伴い変化する点ｄにおける波形をあらわす。図８に示すタイミングチャートでは、ｄ４が付された波形が、ｂが付された波形と同位相を有しており、この時点での点ｅにおける信号波形（ｅ４が付された波形）は、ａが付された波形すなわち外部入力信号の波形と同位相を有することとなる。
【００１０】
しかしながら、この半導体装置８０では、プロセスの振れ，温度や電圧等の変動により、点ａと点ｂとの間の遅延Ｔ１と、点ｃと点ｅとの間の遅延Ｔ２との和が内部遅延等価回路８４の遅延時間と一致しない場合、外部入力信号と出力信号との間で位相が一致しなくなる。前述したように、外部入力信号と出力信号との間に生じた位相のずれは、半導体装置間で行われるデータ転送の誤動作を引き起こす要因となる。これに関連して、従来では、内部遅延等価回路８４において、プロセスの振れ，温度や電圧等の変動に対し、その遅延時間をＴ１＋Ｔ２に維持させるべく、幾つかの提案がなされているが、いずれも付加的要素を伴い、回路の複雑化，大規模化を招来するものである。
【００１１】
また、出力信号のタイミング調整を可能とする技術としては、従来、以下のようなものが提案されている。例えば、特開平１０‐２６９７７３号公報では、ＤＬＬ回路における可変遅延回路の制御により、データ出力回路からの出力データの出力タイミングを、アクセスクロックの立上がりのタイミングから（ｍ／ｎ）×クロックサイクルタイムだけ遅延したタイミングとすることで、出力データの出力タイミングを制御する半導体集積回路が開示されている。また、特開２０００‐１８３１７２号公報では、ＤＬＬ回路における内部遅延再現回路に対して、トリミング処理を用いてその遅延量を最適化することで、プロセスばらつきに対しても内部遅延時間を調整することが可能となり、これにより、ＤＬＬ回路の精度を向上させ得る半導体装置が開示されている。更に、特開２００１‐６０３９１号公報では、データ出力時にＤＬＬ回路における出力データ用クロック信号の位相調整動作を制御回路によって停止させ、発生するジッタを抑制し、データ転送の高速化を図る半導体装置が開示されている。
【特許文献１】特開平１０‐２６９７７３号公報
【特許文献２】特開２０００‐１８３１７２号公報
【特許文献３】特開２００１‐６０３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、これらの従来技術では、装置内のＤＬＬ回路で発生する内部クロック信号の位相を調整したり、クロック信号のタイミングを調整したりして、出力信号のタイミングを調整する構成が採用されることから、プロセスの振れ，温度や電圧等の変動に対しては、規定しているタイミングとのずれが生じるという不都合を回避することができない。
【００１３】
本発明は、上記技術的課題に鑑みてなされたもので、プロセスの振れ，温度や電圧等の変動による出力データのホールド時間の振れに対して、そのタイミング調整を容易に行い、安定した動作を確保し得る信号位相調整機能を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本願の請求項１に係る発明は、外部入力信号の入力に対して該入力信号と位相同期した出力信号を出力する入力―出力間での信号位相調整機能を備えた半導体装置において、外部からの入力信号である第１信号と該入力信号を所定の遅延量で遅延させてなる第２信号との間で位相の同期をとる位相調整手段と、装置内部から外部への出力信号を遅延させる出力信号遅延手段であって、上記位相調整手段において両信号間で位相の同期がとられた時点で用いられる制御信号に基づき、上記出力信号に対して付与される遅延量を調整する出力信号遅延手段と、を有しており、上記位相調整手段が、入力信号を上記制御信号に基づき決定される遅延量で遅延させる遅延手段と、上記第１信号と遅延手段を経由した第２信号とが入力され、両信号間の位相を比較する位相比較手段と、該位相比較手段による比較結果に基づき、上記遅延手段へ供給する制御信号を生成する制御信号生成手段とを有するとともに、上記出力信号遅延手段が、上記制御信号生成手段により生成された制御信号に基づき、装置内部から外部への上記出力信号に対して付与される遅延量を調整し、更に、上記遅延手段の出力側と上記位相比較手段の入力側との間に、入力される信号に対して所定の遅延量を付与する遅延素子が交換可能に取り付けられ、上記第２信号に対して付与される遅延量が可変であることを特徴としたものである。
【００１５】
また、本願の請求項２に係る発明は、上記請求項２に係る発明において、上記出力信号遅延手段が、上記位相調整手段における遅延手段と同じ構成を備えた遅延手段を有しており、該遅延手段は、上記制御信号生成手段により生成された制御信号に基づき、外部への出力信号に対して付加する遅延量を調整することを特徴としたものである。
【００１６】
更に、本願の請求項３に係る発明は、上記請求項１又は２に係る発明において、装置外部から内部への入力信号を遅延させる入力信号遅延手段であって、上記位相調整手段において両信号間で位相の同期がとられた時点で用いられる制御信号に基づき、上記入力信号に対して付与される遅延量を調整する入力信号遅延手段を有していることを特徴としたものである。
【発明の効果】
【００１７】
以上の説明から明らかなように、本願の請求項１に係る発明によれば、外部からの入力信号である第１信号と該入力信号を所定の遅延量で遅延させてなる第２信号との間で位相の同期をとりつつ、両信号間で位相の同期がとられた時点で用いられる制御信号に基づき、装置内部から外部への出力信号に対して付与される遅延量を調整するため、プロセスの振れ，温度や電圧の変動等が生じた場合にも、その出力信号に対する遅延調整を容易に行い、安定した装置の動作を確保することができる。
また、入力信号を上記制御信号に基づき決定される遅延量で遅延させる遅延手段と、第１信号と遅延手段を経由した第２信号とが入力され、両信号間の位相を比較する位相比較手段と、該位相比較手段による比較結果に基づき、上記遅延手段へ供給する制御信号を生成する制御信号生成手段とが設けられ、上記制御信号生成手段により生成された制御信号に基づき、装置内部から外部への出力信号に対して付与される遅延量を調整するため、遅延手段で設定される遅延量をあらわす制御信号を用いて、出力信号に対する遅延調整を容易かつ正確に行うことができる。
更に、遅延手段の出力側と上記位相比較手段の入力側との間に、入力される信号に対して所定の遅延量を付与する遅延素子が交換可能に取り付けられ、第２信号に対して付与される遅延量が可変であるため、上記遅延手段にて設定される遅延量が、遅延設定素子により任意に設定可能となる。
【００１８】
また、更に、本願の請求項２に係る発明によれば、出力信号に対する遅延調整に際して上記遅延手段と同じ構成の遅延手段が用いられ、その遅延手段が、上記制御信号生成手段により生成された制御信号に基づいて、外部への出力信号に対して付加する遅延量を調整するため、出力信号に対する遅延調整を容易に行うことができる。
【００１９】
また、更に、本願の請求項３に係る発明によれば、装置外部から内部への入力信号を遅延させる入力信号遅延手段が設けられ、位相調整手段において両信号間で位相の同期がとられた時点で用いられる制御信号に基づき、入力信号に対して付与される遅延量を調整するため、プロセスの振れ，温度や電圧等の変動が生じた場合にも、入力信号に対して遅延調整量を容易に行い、安定した装置の動作を確保することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。図１は、本発明の実施の形態に係る半導体装置内に組み込まれた位相調整用の回路構成及び装置外部に付加された遅延設定素子を示すブロック図である。この半導体装置１０は、外部からの入力信号を受け、その信号に同期した出力信号を発生する信号位相調整機能の典型的な構成として、可変遅延線回路３，位相比較器４，可変遅延線制御回路５を備えている。これらの構成としては、従来技術として前述した半導体装置８０（図８参照）内の位相調整用の構成を用いることができるが、本実施の形態の詳細な明示のため、図２及び３に、それぞれ、可変遅延線回路３及び可変遅延線制御回路５の具体構成を示す。
なお、これら「可変遅延線回路」，「位相比較器」，「可変遅延線制御回路」は、それぞれ、特許請求の範囲に記載の「遅延手段」，「位相比較手段」，「制御信号生成手段」に該当する。
【００２１】
図２からわかるように、可変遅延線回路３は、基本的な構成として、入力信号に対してそれぞれ異なる遅延時間をもたらす複数の遅延線３ａと、各遅延線３ａ毎に異なる数だけ直列式に設けられる遅延素子３ｂと、複数の遅延線３ａの中から１本を選択する選択器３ｃとを有している。各遅延線３ａ毎に、それぞれ異なる数の遅延素子３ｂが直列式に設けられることにより、遅延線毎に、入力信号に対して異なる遅延時間がもたらされる。例えば、選択器３ｃの端子Ｄ２に対応する遅延線３ａには、２つの遅延素子３ｂが設けられ、また、選択器３ｃの端子Ｄ４に対応する遅延線３ａには、４つの遅延素子３ｂが設けられる。したがって、端子Ｄ４に対応する遅延線３ａは、端子Ｄ２に対応する遅延線３ａと比較して、２倍の長さの遅延時間を入力信号に対してもたらすことになる。なお、選択器３ｃの端子Ｄ０に対応する遅延線３ａには、遅延素子３ｂが設けられておらず、この遅延線３ｂが選択された場合、入力信号は遅延させられずに可変遅延線回路３から出力される。
また、選択器３ｃは、可変遅延線制御回路５から送られてくる制御信号に基づき、遅延線のうちの１本を選択し、信号を遅延させずに若しくは所定時間だけ遅延させた上で出力する。
【００２２】
他方、図３から分かるように、可変遅延線制御回路５は、アップ／ダウンカウンタ（図ではＵＰ／ＤＯＷＮカウンタと表記）で構成されており、それぞれ、位相比較器４による比較結果をあらわすアップ／ダウン信号を受け、このアップ／ダウン信号に基づいて、可変遅延線回路３へ送る制御信号を生成する。すなわち、ここで生成される制御信号によって、可変遅延線回路３側で選択される遅延線３ａが決定される。
【００２３】
また、図１に示すように、半導体装置１０は、位置調整用の回路構成に関係する外部端子として、外部からのクロック信号の入力端子である外部端子ａ１と、外部へのデータの出力端子である外部端子ｋ１と、可変遅延線回路３の出力側と電気的に接続する外部端子ｃ１と、ラインｅ１を介して位相比較器４の入力側と電気的に接続する外部端子ｄ１とを有している。この実施の形態では、半導体装置１０に対して、外部端子ｃ１とｄ１との間に接続され、端子ｃ１からｄ１へ通過する信号に対して所定の遅延時間をもたらす遅延設定素子２０が取り付けられている。
【００２４】
以上の構成を備えた半導体装置１０では、外部端子ａ１を通じて入力された信号（クロック信号）が、バッファ２を介してラインｂ１を通過した後、可変遅延線回路３及び位相比較器４に入力される。可変遅延線回路３へ入力された信号は、可変遅延線制御回路５からの制御信号に基づき、遅延させられずに若しくは所定時間だけ遅延させられた上で出力される。また、位相比較器４には、その入力側に、ラインｂ１及びｅ１が接続されており、動作時には、ラインｂ１を経由した信号（第１信号）とともに、可変遅延線回路３から出力された後、ラインｅ１を経由した信号（第２信号）が入力される。位相比較器４は、第１信号及び第２信号を比較し、その比較結果をあらわすアップ／ダウン信号を、ラインｇ１経由で可変遅延線制御回路５へ送る。
【００２５】
以下、第１信号のクロックサイクル時間を「１０」、バッファ２の遅延時間を「１」、可変遅延線制御回路５のカウント値（Ｓ２，Ｓ１，Ｓ０）を（０，０，０）、可変遅延線回路３内の１つの遅延素子３ｂ（全ての遅延素子３ｂが同じ遅延時間をもたらすとする）による遅延時間を「１」、更に、外部の遅延設定素子２０による遅延時間を「７」とする条件を仮定して、装置の動作の説明を行う。
【００２６】
図４には、前述した条件下で位置調整を行った場合の、半導体装置１０の各ライン又は点（図１参照）における信号波形をあらわす。外部から入力されたクロック信号は、バッファ２で遅延時間「１」だけ遅延させられ、ラインｂ１における信号波形は、ｂ１が付された波形となる。また、一方、バッファ２を通過した後に可変遅延線回路３へ入力される信号に関しては、まず、可変遅延線制御回路５のカウント値（Ｓ２，Ｓ１，Ｓ０）が（０，０，０）であることから、可変遅延線回路３の選択器３ｃは、端子Ｄ０に対応する遅延時間「０」の遅延線３ａを選択する。更に、可変遅延線回路３からの出力後、遅延設定素子２０を通過することにより、信号は遅延時間「７」だけ遅延させられる。この場合、ｂ１が付された信号波形であらわされる信号に相対した総遅延時間は「７」であるので、ラインｅ１における信号波形としては、ｅ１−０が付された波形が得られる。
【００２７】
位相比較器４は、各ラインから入力されてきた信号の位相が一致していないことを検出し、可変遅延線制御回路５へカウントアップ信号を送る。可変遅延線制御回路５は、カウントアップを行い、カウント値を（０，０，１）と設定し直す。これに応じて、可変遅延線回路３の選択器３ｃは、端子Ｄ１に対応する遅延時間「１」の遅延線３ａを選択する。更に、可変遅延線回路３からの出力後、信号は、遅延設定素子２０で遅延時間「７」だけ遅延させられる。この場合、ｂ１が付された信号波形であらわされる信号に相対した総遅延時間は「８」であるので、ラインｅ１における信号波形としては、ｅ１−１が付された波形が得られる。
【００２８】
引き続き、位相比較器４は、各ラインから入力されてきた信号の位相が一致していないことを検出し、可変遅延線制御回路５に対してカウントアップ信号を送る。可変遅延線制御回路５は、カウントアップを行い、カウント値を（０，１，０)と設定し直す。これに応じて、可変遅延線回路３の選択器３ｃは、端子Ｄ２に対応する遅延時間「２」の遅延線３ａを選択する。更に、可変遅延線回路３からの出力後、信号は、遅延設定素子２０で遅延時間「７」だけ遅延させられる。この場合、ｂ１が付された信号波形であらわされる信号に相対した総遅延時間は「９」であるので、ラインｅ１における信号波形としては、ｅ１−２が付された波形が得られる。
【００２９】
また、引き続き、位相比較器４は、各ラインから入力されてきた信号の位相が一致していないことを検出し、可変遅延線制御回路５に対してカウントアップ信号を送る。可変遅延線制御回路５は、カウントアップを行い、カウント値を（０，１，１)と設定し直す。これに応じて、可変遅延線回路３の選択器３ｃは、端子Ｄ３に対応する遅延時間「３」の遅延線３ａを選択する。更に、可変遅延線回路３からの出力後、信号は、遅延設定素子２０で遅延時間「７」だけ遅延させられる。この場合、ｂ１が付された信号波形であらわされる信号に相対した総遅延時間は「１０」であるので、ラインｅ１における信号波形としては、ｅ１−３が付された波形が得られる。このｅ１−３が付された波形は、ｂ１が付された波形と同じ位相を有することとなる。これに応じて、位相比較器４は、位相が一致したことを検出し、アップ／ダウン信号を停止する。
【００３０】
次に、プロセスの振れ，温度や電圧等の変動があり、可変遅延線回路３内の１つの遅延素子３ｂによる遅延時間が「１．５」となった場合について考える。図５は、この場合の半導体装置１０の各ライン又は点における信号波形をあらわすタイミングチャートである。外部から入力されたクロック信号は、バッファ２で遅延時間「１」だけ遅延させられ、図４に示す場合と同様に、ラインｂ１における信号波形は、ｂ１が付された波形となる。また、一方、バッファ２を通過した後に可変遅延線回路３へ入力される信号に関しては、まず、可変遅延線制御回路５のカウント値（Ｓ２，Ｓ１，Ｓ０）が（０，０，０）であることから、可変遅延線回路３の選択器３ｃは、端子Ｄ０に対応する遅延時間「０」の遅延線３ａを選択する。更に、可変遅延線回路３からの出力後、遅延設定素子２０を通過することにより、信号は遅延時間「７」だけ遅延させられる。この場合、ラインｅ１における信号波形としては、ｅ１−０が付された波形が得られる。
【００３１】
位相比較器４は位相が一致していないことを検出し、可変遅延線制御回路５に対してカウントアップ信号を送る。可変遅延線制御回路５は、カウントアップを行い、カウント値を(０，０，１)と設定し直す。これに応じて、可変遅延線回路３の選択器３ｃは、端子Ｄ１に対応する遅延線３ａを選択する。この遅延線３ａでは、１つの遅延素子３ｂにより遅延時間「１．５」がもたらされる。このとき、ラインｅ１における信号波形としては、ｅ１−１が付された波形が得られる。
【００３２】
引き続き、位相比較器４は、位相が一致していないことを検出し、可変遅延線制御回路５へカウントアップ信号を送る。可変遅延線制御回路５は、カウントアップを行い、カウント値を(０，１，０)と設定し直す。これに応じて、可変遅延線回路３の選択器３ｃは、端子Ｄ２に対応する遅延線３ａを選択する。この遅延線３ａでは、２つの遅延素子３ｂにより遅延時間「３」がもたらされる。このとき、ラインｅ１における信号波形としては、ｅ１−２が付された波形が得られる。このｅ１−２が付された波形は、ｂ１が付された波形と同じ位相を有することとなる。これに応じて、位相比較器４は、位相が一致したことを検出し、アップ／ダウン信号を停止する。また、この場合には、可変遅延線制御回路５のカウント値も(０，１，０)で保持されることとなる。
【００３３】
以上のことから分かるように、入力信号と出力信号との間で位相が同じになる場合の、可変遅延線回路３での遅延時間は、プロセスの振れ，温度や電圧等の変動に対して影響を受けることなく、「クロックサイクル時間−外部の遅延設定素子２０による遅延時間（１０−７＝３）」に基づき決まるものである。これに対して、その遅延時間を実現する可変遅延線制御回路５のカウント値（Ｓ２，Ｓ１，Ｓ０）は、プロセスの振れ，温度や電圧等の変動に対して変化する。すなわち、所定の条件下で、可変遅延線回路３の遅延素子３ｂによる遅延時間をＸに設定しようとする場合、外部の遅延設定素子２０による遅延時間を「クロックサイクル時間−Ｘ」と設定すればよく、このことは、その条件下での可変遅延線回路３のカウント値が、遅延時間Ｘを表していることと同じである。
【００３４】
更に詳しく説明する。外部入力信号が外部端子ａ１を通じて半導体装置１０に入力されてから可変遅延線回路３に入力されるまでの遅延時間をＴ１，また、外部の遅延設定素子２０による遅延時間をＴ１とする。更に、入力信号のクロックサイクル時間をＲとする。この場合、ラインｂ１における信号波形とラインｅ１における信号波形の位相が同じになった時点での可変遅延線回路３による遅延時間は、Ｒ−Ｔ１となる。そして、このときの可変遅延線制御回路５から可変遅延線回路３へ送信される制御信号の状態を、Ｓ[Ｒ‐Ｔ１]とする。
【００３５】
次に、外部の遅延設定素子２０による遅延時間をＴ２に変更すると、外部入力信号と出力信号との間で位相が一致した時点での可変遅延線回路３による遅延時間は、Ｒ−Ｔ２となり、また、このときの可変遅延線制御回路５から可変遅延線回路３へ送信される制御信号の状態は、Ｓ[Ｒ‐Ｔ２]となる。
同様にして、外部遅延設定素子２０による遅延時間をＴ３に変更すると、外部入力信号と出力信号との間で位相が一致した時点での可変遅延線回路３による遅延時間は、Ｒ−Ｔ３となり、また、このときの可変遅延線制御回路５から可変遅延線回路３へ送信される制御信号の状態は、Ｓ[Ｒ‐Ｔ３]となる。
【００３６】
このように、外部の遅延設定素子２０による遅延時間を変更することで、外部入力信号と出力信号との間で位相が一致した時点での可変遅延線回路３による遅延時間が変更されることとなる。例えば、クロックサイクル時間が１０[ｎｓ]であり、可変遅延線回路３において１[ｎｓ]の遅延時間を設定しようとする場合には、外部の遅延設定素子２０による遅延時間を１[ｎｓ]に設定する。これにより、プロセスの振れ，温度や電圧の変動が生じた場合にも、可変遅延線回路３において確実に１[ｎｓ]の遅延時間が実現されることとなる。換言すれば、いかなる条件下においても、可変遅延線制御回路５は、可変遅延線回路３が所望の遅延時間をもたらし得るような制御信号を生成することができる。つまり、この制御信号は、可変遅延線回路３による遅延時間の絶対値量と同意となる。
【００３７】
図１に示すように、半導体装置１０には、前述した構成に加え、内部回路１１及び出力データ用可変遅延線回路１２が含まれている。内部回路６は、半導体装置１０内の出力部として作用し、図１に示す「ｈ１」は、内部回路６に接続された１本の出力信号ラインをあらわしている。従来知られる構成としては、その出力信号ラインが外部へ導かれ、それを通過してきた出力信号がそのまま出力データとなることが一般的であるが、この半導体装置１０では、内部回路１１からの出力信号が、更に、出力データ用可変遅延線回路１２に入力される。出力データ用可変遅延線回路１２としては、図２に示す可変遅延線回路３と同様のものを用いることができる。
なお、この「出力データ用可変遅延線回路」は、特許請求の範囲に記載の「出力信号遅延手段」に該当する。
【００３８】
動作時において、出力データ用可変遅延線回路１２には、内部回路１１からの出力信号とともに、可変遅延線制御回路５からラインｆ１を経由して送られてくる制御信号（すなわちカウント値（Ｓ２，Ｓ１，Ｓ０））が入力される。これにより、可変遅延線回路３にてもたらされる遅延時間を選択することが可能となる。その結果、ラインｈ１を通じて出力データ用可変遅延線回路１２に入力されてきた信号は、可変遅延線回路３による遅延時間と同じ時間だけ遅延させられた上で出力される。
【００３９】
このような構成によれば、例えば、外部への出力信号を遅延時間「３」だけ遅延させる場合に、外部の遅延設定素子２０による遅延時間を「７」と設定することで、いかなる条件下においても、外部への出力信号を遅延時間「３」だけ遅延させられたものとすることができる。
【００４０】
更に、出力データ用可変遅延線回路１２に含まれる複数の遅延素子（不図示）について、各遅延素子による遅延時間を全て「０．１」と設定すると、その遅延時間は、プロセスの振れ，温度又は電圧等の変動に対しても、可変遅延線回路３による遅延時間の１／１０となる（すなわち比例的に遅延値が変わる）。すなわち、外部への出力信号を遅延時間「３」だけ遅延させる場合には、出力データ用可変遅延線回路１２による遅延時間は「０．３」となり、一層細かい遅延調整を行うことが可能である。これにより、出力データ用可変遅延線回路１２に対して、可変遅延線回路３で実現される遅延時間よりも精密な調整を行えることとなる。
なお、図１では、出力データ用可変遅延線回路１２の出力側で、外部端子ｋ１に接続する出力信号ラインが１本のみ示されているが、これに限定されることなく、必要に応じて、複数の出力信号ラインを備えた出力データ用可変遅延線回路を用いてもよい。
【００４１】
以上のように、この半導体装置１０では、プロセスの振れ，温度や電圧等の変動に伴い条件が変化した場合にも、その内部に備えられた位相調整用の構成から得られる結果に基づき、出力データの遅延時間を調整することができる。より詳しく説明する。例えば、プロセス，温度や電圧等が異なる２つの条件Ａ及びＢの下で、第１信号と第２信号とが同期した時点での可変遅延線回路３による遅延時間が共にＴであったとすると、当然ながら、可変遅延線回路３内で通過する遅延素子３ｂの数は違ってくる。一例として、可変遅延線回路３内の各遅延素子３ｂが、条件Ａのもとで、Ｔ／１０の遅延時間をもたらすものであっても、条件Ｂのもとでは、Ｔ／９の遅延時間をもたらすものとなり、この場合、遅延時間Ｔを実現するには、条件Ａのもとで１０段の遅延素子３ｂが必要となる一方、条件Ｂのもとでは９段の遅延素子３ｂが必要となる。このことは、可変遅延線制御回路５から生成された制御信号が、条件Ａと条件Ｂの違いを、所定の遅延時間をもたらす遅延素子３ｂの通過段数という形で検出することをあらわしている。つまり、この制御信号を、出力データ用可変遅延線回路１２において、外部への出力データの遅延時間を制御する信号とすることで、所定の条件下における遅延量について設定した絶対値量による制御が可能となる。その結果、半導体装置１０は、プロセスの振れ，温度や電圧等の変動が生じた場合にも、出力信号に対する遅延調整を容易に行え、安定した動作を確保することができる。
【００４２】
次に、図６は、本発明の他の実施の形態に係る信号位相調整機能を備えた半導体装置を示すブロック図である。なお、以下では、前述した実施の形態における場合と同じものについては、同一の符号を付し、それ以上の説明を省略する。前述した実施の形態では、可変遅延線制御回路５からの制御信号が、ラインｆ１経由で出力データ用可変遅延線回路１２に入力されていた（図１参照）が、この実施の形態では、半導体装置３０が、図６に示すように、外部端子ａ２から入力されてきた外部入力データとともに、可変遅延線制御回路５からの制御信号とを受ける入力データ用可変遅延線回路３２を有している。この入力データ用可変遅延線回路３２は、出力データ用可変遅延線回路１２と同様の構成を有するものである。
なお、この「入力データ用可変遅延線回路」は、特許請求の範囲に記載の「入力信号遅延手段」に該当する。
【００４３】
この半導体装置３０では、外部入力データに対して、入力データ用可変遅延線回路３２による遅延調整が行われることにより、内部回路１１へラインｉ１経由で入力する信号に対して、前述した実施の形態において出力信号に対して行われた場合と同様に遅延時間を制御して、位相調整を行うことが可能となる。これにより、入力信号のセットアップ／ホールド時間を調整することが可能となる。
なお、図６では、入力データ用可変遅延線回路３２の入力側で、外部端子ａ２に接続する入力データラインが１本のみ示されているが、これに限定されることなく、必要に応じて、複数の入力データラインを備えた入力データ用可変遅延線回路を用いてもよい。
【００４４】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態に係る信号位相調整機能を備えた半導体装置をあらわすブロック図である。
【図２】可変遅延線回路の具体構成を示す図である。
【図３】可変遅延線制御回路の具体構成を示す図である。
【図４】可変遅延線回路内の１つの遅延素子による遅延時間が「１」である場合の、半導体装置内の各ライン又は点における信号波形をあらわすタイミングチャートである。
【図５】可変遅延線回路内の１つの遅延素子による遅延時間が「１．５」である場合の、半導体装置内の各ライン又は点における信号波形をあらわすタイミングチャートである。
【図６】本発明の他の実施の形態に係る信号位相調整機能を備えた半導体装置をあらわすブロック図である。
【図７】従来知られる信号位相調整機能を備えた半導体装置をあらわすブロック図である。
【図８】従来の半導体装置内の各点における信号波形をあらわすタイミングチャートである。
【符号の説明】
【００４６】
３…可変遅延線回路
３ａ…遅延線
３ｂ…遅延素子
３ｃ…選択器
４…位相比較器
５…可変遅延線制御回路
１０，３０…半導体装置
１１…内部回路
１２…出力データ用可変遅延線回路
２０…遅延設定素子
３２…入力データ用可変遅延線回路
【図１】
2007110762.tif 000003
【図２】
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【図３】
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【図４】
2007110762.tif 000006
【図５】
2007110762.tif 000007
【図６】
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【図７】
2007110762.tif 000009
【図８】
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