(57)【要約】【課題】プレーナ構造のＩＧＢＴにおいて、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を最小にするゲート幅Ｌｇには最適値が存在する。従って、ゲート幅Ｌｇのさらなる縮小は好ましくなく、飽和損失の改善が進まない。また、ゲート電極下方のｎ−型半導体層の不純物濃度を高めるとコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減できるが、チャネル領域の不純物濃度が変動するため、問題があった。【解決手段】ゲート電極の中央に分離孔を設けｎ型不純物を注入し、チャネル領域間にｎ型不純物領域を形成する。これによりゲート電極下方のみ不純物濃度を高めることができるので、ゲート幅Ｌｇの低い領域においてコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の特性を低い方にシフトすることができる。また、セルピッチを縮小できる。又、帰還容量を低減でき、高周波スイッチングに有利となる。ｎ型不純物領域はセルフアラインで形成できる。【選択図】    図１
2007096033.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
前記基板上に設けられた逆導電型の半導体層と、
前記半導体層表面に複数設けられた一導電型のチャネル領域と、
隣り合う前記チャネル領域間に設けられ、前記半導体層の表面より不純物濃度が高い逆導電型不純物領域と、
前記逆導電型不純物領域上方の前記半導体層表面に設けられたゲート電極と、
前記ゲート電極を分割する分離孔と、
前記分離孔および前記ゲート電極を被覆する絶縁膜と、
前記チャネル領域表面に設けられた逆導電型のエミッタ領域と、
前記エミッタ領域間の前記チャネル領域表面に設けられた一導電型のボディ領域と、
を具備することを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記分離孔は前記逆導電型不純物領域の上方に設けられることを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記分離孔および前記逆導電型不純物領域の中心はほぼ一致することを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項４】
前記ゲート電極は前記分離孔により同一のゲート幅に分割されることを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項５】
一導電型半導体基板に逆導電型半導体層を積層し、該逆導電型半導体層表面に第１絶縁膜を形成する工程と、
分離孔により分割されたゲート電極を前記第１絶縁膜上に形成する工程と、
前記ゲート電極の下方に前記半導体層の表面より不純物濃度が高い逆導電型不純物領域を形成する工程と、
前記ゲート電極に隣り合う前記逆導電型半導体層表面に複数の一導電型のチャネル領域を形成する工程と、
前記チャネル領域表面に逆導電型のエミッタ領域および一導電型のボディ領域を形成する工程と、
前記分離孔および前記ゲート電極を被覆する第２絶縁膜を形成する工程と、を具備することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項６】
前記逆導電型不純物領域はセルフアラインで形成されることを特徴とする請求項５に記載の絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項７】
前記逆導電型不純物領域は、前記分割孔から前記逆導電型半導体層表面に不純物をイオン注入後、拡散して形成することを特徴とする請求項５に記載の絶縁ゲート型バイポーラトランジスタの製造方法。
【請求項８】
前記分離孔は前記ゲート電極を同一のゲート幅に分割することを特徴とする請求項５に記載の絶縁ゲート型バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型バイポーラトランジスタおよびその製造方法に係り、特に電流密度を向上させた絶縁ゲート型バイポーラトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
図１１を参照し、従来の絶縁ゲート型バイポーラトランジスタとしてｎチャネル型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例に説明する。ＩＧＢＴは高耐圧を必要とする領域において、損失を小さくする目的で開発された素子である。
【０００３】
図１１の如く、ｐ＋型シリコン半導体基板２１の上にｎ＋型半導体層２２ａおよびｎ−型半導体層２２ｂを積層してコレクタ領域２０を設ける。コレクタ領域２０表面には複数のｐ型のチャネル領域２４を設ける。隣り合うチャネル領域２４間のｎ−型半導体層２２ｂ表面にはゲート絶縁膜３１を介してゲート電極３３が設けられる。ゲート電極３３はその周囲を層間絶縁膜３６で被覆される。また、チャネル領域２４表面にはｎ＋型のエミッタ領域３５が設けられ、エミッタ領域３５間のチャネル領域２４表面にはｐ＋型のボディ領域３７が設けられ、これらはエミッタ電極３８とコンタクトする（例えば特許文献１参照。）。
【０００４】
図のＩＧＢＴは基板表面にゲート幅Ｌｇ２のゲート電極３３を設けたいわゆるプレーナ構造の縦型ＩＧＢＴである。
【特許文献１】特開平５−１２１７４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＩＧＢＴにおいては、パワーＭＯＳＦＥＴの弱点を補うべく高圧大電流領域における飽和損失を少なくすることが求められる。ＩＧＢＴの飽和損失の低減にはコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減すればよい。
【０００６】
プレーナ構造のＩＧＢＴにおいてコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減するには、チャネル幅２４ａを増加させればよい。すなわち、ゲート電極３３の長さ（ゲート幅Ｌｇ２）を縮小してセル数を増やし、ゲート閾値電圧を印加時に形成されるチャネル幅２４ａのトータルの長さを増加させればよい。
【０００７】
ここで図１２に、ＩＧＢＴのゲート幅Ｌｇと、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の関係を示す。
【０００８】
図の如くゲート幅Ｌｇが小さ過ぎる場合、ＩＧＢＴのコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）は急激に増大する。また、ゲート幅Ｌｇを大きくするに従いコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）は徐々に増加する。このように、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の最小値付近にゲート幅Ｌｇの最適値が存在するため、ゲート幅Ｌｇを縮小するのみで解決することはできない。図１１の従来構造において、例えば６００Ｖの耐圧の場合にＬｇ２は１４．５μｍである。
【０００９】
一方、後に詳述するが、ゲート電極３３下方のｎ−型半導体層２２ｂの不純物濃度を高めることにより、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の最小値をより低減できる。
【００１０】
しかし、図１１のＩＧＢＴにおいて、ゲート電極３３下方の不純物濃度を高めるには、ゲート電極３３形成前に全面にｎ型不純物の注入を行う必要がある。これによりｐ型のチャネル領域２４の不純物濃度が低下し、ピンチオフ電圧Ｖｐに影響を与えるため、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の低減にも限界があった。
【００１１】
また、図１３は、ＩＧＢＴのスイッチング時の状態を示す図である。
【００１２】
コレクタ−エミッタ間電圧ＶＣＥを印加すると、その増加に伴いチャネル領域２４から空乏層５０が広がり、ゲート電極３３中央下方でピンチオフする。その後、コレクタ−エミッタ間電圧ＶＣＥが低下すると、チャネル領域２４から延びる空乏層５０の幅が狭くなる。
【００１３】
図では、コレクタ−エミッタ間電圧ＶＣＥが低い状態を示している。チャネル領域２４から広がっていた空乏層５０の幅が狭くなると、空乏層５０が広がっている領域には空乏容量Ｃ１が発生し、ゲート電極３３とゲート酸化膜３１および基板表面にはゲート酸化膜容量Ｃ２が発生する。
【００１４】
高周波スイッチング特性に寄与する帰還容量Ｃｒｅｓ（ゲート−コレクタ間容量Ｃｇｃ）は、空乏容量Ｃ１とゲート酸化膜容量Ｃ２の和である。高周波スイッチング特性を向上させるには、帰還容量Ｃｒｅｓはなるべく低い方がよい。
【００１５】
空乏容量Ｃ１は、ゲート−コレクタ方向においては距離ｄが大きく面積Ｓが小さいため容量値が小さい。一方空乏層５０が消滅した領域（ゲート電極３３の中央付近）ではゲート酸化膜容量Ｃ２のみとなり、非常に大きい容量となる。つまり、プレーナ構造のＩＧＢＴにおいては、コレクタ−エミッタ間電圧ＶＣＥの低下に伴い、特にゲート電極３３中央付近での帰還容量Ｃｒｅｓが急激に増大してしまうが、構造上ゲート酸化膜容量Ｃ２は必ず存在するため、高周波スイッチング特性の改善が進まない問題もあった。
【課題を解決するための手段】
【００１６】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板と、前記基板上に設けられた逆導電型の半導体層と、前記半導体層表面に複数設けられた一導電型のチャネル領域と、隣り合う前記チャネル領域間に設けられ、前記半導体層の表面より不純物濃度が高い逆導電型不純物領域と、前記逆導電型不純物領域上方の前記半導体層表面に設けられたゲート電極と、前記ゲート電極を分割する分離孔と、前記分離孔および前記ゲート電極を被覆する絶縁膜と、前記チャネル領域表面に設けられた逆導電型のエミッタ領域と、前記エミッタ領域間の前記チャネル領域表面に設けられた一導電型のボディ領域と、を具備することにより解決するものである。
【００１７】
第２に、一導電型半導体基板に逆導電型半導体層を積層し、該逆導電型半導体層表面に第１絶縁膜を形成する工程と、分離孔により分割されたゲート電極を前記第１絶縁膜上に形成する工程と、前記ゲート電極の下方に前記半導体層の表面より不純物濃度が高い逆導電型不純物領域を形成する工程と、前記ゲート電極に隣り合う前記逆導電型半導体層表面に複数の一導電型のチャネル領域を形成する工程と、前記チャネル領域表面に逆導電型のエミッタ領域および一導電型のボディ領域を形成する工程と、前記分離孔および前記ゲート電極を被覆する第２絶縁膜を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１８】
本発明によれば、第１に、ゲート電極を分離孔により分離し、分離孔下方に、ｎ−型半導体層より不純物濃度が高いｎ型不純物領域を設ける。これにより電流経路となるゲート電極下方の抵抗を低減でき、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減できる。
【００１９】
第２に、ゲート電極形成後、ゲート電極下方のみ不純物濃度を高めることができるので、チャネル層の不純物濃度を維持できる。すなわち、ピンチオフ電圧Ｖｐに影響を与えることなくコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減できる。
【００２０】
また、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）とゲート幅Ｌｇの関係において、ゲート幅Ｌｇのより短い領域に、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の最小値付近がスライドする。従って、セルピッチを縮小でき、電流分布が均一化される。
【００２１】
第２に、分離孔はゲート電極が除去されるので、コレクタ−エミッタ間電圧ＶＣＥが低い状態における、ゲート−コレクタ容量Ｃｇｃ（帰還容量Ｃｒｅｓ）を大幅に低減できる。これにより、帰還容量Ｃｒｅｓの低減により高周波特性を向上させることができる。
【００２２】
第３に、ｎ型不純物領域は、分離孔からの不純物注入および拡散により、セルフアラインで形成できる。すなわちｎ型不純物領域形成のためのマスクを追加することなく、電流密度を向上する絶縁ゲート型バイポーラトランジスタの製造方法を提供できる。
【００２３】
第４に、ｎ型不純物領域を分離孔からのイオン注入により形成することで、チャネル領域とｎ型不純物領域の不純物濃度を個別に選択できる。従って、チャネル領域の不純物濃度を所望の値に維持したまま、ｎ型不純物領域を形成できる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態を、ｎチャネル型のＩＧＢＴを例に図１から図１０を参照して説明する。  
【００２５】
図１は、第１の実施形態のＩＧＢＴの構造を示す断面図である。
【００２６】
ＩＧＢＴは、半導体基板１と、半導体層２と、チャネル領域４と、逆導電型不純物領域１４と、ゲート電極１３と、分離孔１２と、ゲート絶縁膜１１と、層間絶縁膜１６と、エミッタ領域１５と、ボディ領域１７とを有する。
【００２７】
ｐ＋型のシリコン半導体基板１の上に、例えばｎ＋型エピタキシャル層２ａ、ｎ−型エピタキシャル層２ｂを積層するなどしてコレクタ領域１０を設ける。ｎ−型エピタキシャル層２ｂ表面にはｐ型のチャネル領域４が設けられる。チャネル領域４は、イオン注入及び拡散により複数設けられる。尚、半導体基板２に不純物拡散によって低抵抗層１を形成する場合もある。
【００２８】
ｎ−型エピタキシャル層２ｂ表面にゲート酸化膜１１が設けられゲート酸化膜１１上にゲート電極１３を配置する。ゲート電極１３上には層間絶縁膜１６が設けられ、ゲート電極１３はゲート酸化膜１１および層間絶縁膜１６により周囲を被覆される。
【００２９】
１つのセルを構成するゲート電極１３は、図の如く分離幅ＬＫＴの分離孔１２で分割される。分離幅ＬＫＴは、例えば０．６μｍである。分割された２つのゲート電極１３ａ、１３ｂのゲート幅Ｌｇｄは均等である。また２つのゲート電極１３ａ、１３ｂは分離孔１２と共に１つの層間絶縁膜１６により被覆される。ゲート電極１３は例えば平面パターンにおいてストライプ状に配置され、チャネル領域４もその両側にストライプ状に配置される。
【００３０】
エミッタ領域１５はチャネル領域４に設けられた高濃度のｎ型の不純物領域であり、ゲート電極１３の下方の一部と外側に配置される。エミッタ領域１５間のチャネル領域４表面には高濃度のｐ型のボディ領域１７が設けられる。エミッタ領域１５およびボディ領域１７は、層間絶縁膜１６間のコンタクトホールＣＨを介してエミッタ電極１８とコンタクトする。
【００３１】
ゲート電極１３下方のｎ−型エピタキシャル層２ｂ表面には、ｎ型不純物領域１４を設ける。ｎ型不純物領域１４は、隣り合うチャネル領域４と接して設けられる。その深さはチャネル領域４の深さと同等またはそれ以下である。また、ｎ型不純物領域１４の不純物濃度は１×１０１７ｃｍ−３程度である。ｎ型不純物領域１４をｎ−型エピタキシャル層２ｂより高濃度にすることにより、電流経路となるゲート電極１３下方の抵抗値を低減することができる。
【００３２】
２つのゲート電極１３ａ、１３ｂは、ｎ型不純物領域１４の中心線に対して対称に配置される。すなわち、分離孔１２は、ｎ型不純物領域１４の上方に設けられ、分離孔１２の中心線とｎ型不純物領域１４の中心線は一点鎖線Ｃの如くほぼ一致する。
【００３３】
コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を決定するゲート電極１３のゲート幅Ｌｇ１は、例えば４．６μｍである。また、隣り合うゲート電極１３同士の離間距離Ｘｇは、例えば、図１１に示す従来構造と同じ６．４μｍである。
【００３４】
本実施形態では、ゲート電極１３のゲート幅Ｌｇ１を４．６μｍに低減できるので、図１１の従来構造（ゲート幅Ｌｇ２＝１４．５μｍ）よりセルピッチＸｃ１を９．９μｍ低減することができる。セルピッチＸｃ１の縮小により、電流分布が均一化される。
【００３５】
後述するが、ｎ型不純物領域１４は、所望の領域（ゲート電極１３の中央下方）のみに形成できる。従って、チャネル領域４とｎ型不純物領域１４とをそれぞれ独立してを設計できる。つまり、ピンチオフ電圧Ｖｐに影響を与えることなく、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低減できる。
【００３６】
尚、隣り合うゲート電極１３間距離Ｘｇは従来と同等の値であるので、エミッタ領域１５およびボディ領域１６とエミッタ電極１８とのコンタクトは十分確保できる。
【００３７】
図２を参照して、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）とゲート幅Ｌｇの関係について説明する。実線が本実施形態の場合であり、破線が図１１の従来構造の場合である。
【００３８】
ＩＧＢＴでは、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）が最小値付近にゲート幅Ｌｇの最適値が存在する。つまり、最適値よりゲート幅Ｌｇが小さい場合は、図の如くコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）が急激に増加し、また最適値より大きくなるに従い、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）も徐々に増加する。そして、破線の如く、従来の場合には最適なゲート幅Ｌｇ２＝１４．５μｍであった。
【００３９】
そしてこの特性は、電流経路の不純物濃度を変化させることでシフトする。具体的には、本実施形態において、ゲート電極１３下方にｎ型不純物領域１４を設けることにより、実線で示す特性となる。尚、この図において、ゲート電極の離間距離Ｘｇは一定とする。
【００４０】
つまり、ゲート電極１３下方のｎ−型半導体層２ｂの不純物濃度を高めることにより、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の最小値をより低減でき、尚かつ最小値のゲート幅Ｌｇ１を従来のゲート幅Ｌｇ２より縮小できる。
【００４１】
次に、図３は、コレクタ−エミッタ間電圧ＶＣＥが低い状態における上記のＩＧＢＴを示す断面図である。
【００４２】
コレクタ−エミッタ間電圧ＶＣＥを印加すると、チャネル領域４から空乏層５０が広がり、ゲート電極１３中央下方でピンチオフする。そして、コレクタ−エミッタ間電圧ＶＣＥが低下すると、チャネル領域４から延びる空乏層５０の幅が狭くなる。つまり、ゲート電極１３のほぼ中央下方でピンチオフしていた空乏層５０が無くなるため、ゲート電極１３の中央付近の絶縁膜はゲート酸化膜１１のみとなる。ゲート酸化膜１１は非常に薄い絶縁膜であるため、空乏層５０の容量が発生しない場合には空乏容量Ｃ１とゲート酸化膜容量Ｃ２の和である帰還容量Ｃｒｅｓ（ゲート−コレクタ間容量Ｃｇｃ）は、増大してしまう。
【００４３】
しかし、本実施形態では、ゲート電極１３の中央に分離孔１２が形成されている。これにより、この領域においてゲート酸化膜容量Ｃ２は、両側のゲート電極１３ａ、１３ｂの影響により発生するものの微小である。つまり、ゲート−コレクタ容量Ｃｇｃ（帰還容量Ｃｒｅｓ）を大幅に低減することができ、高周波スイッチングに有利となる。
【００４４】
図４から図９を参照し、本実施形態の絶縁ゲート型バイポーラトランジスタの製造方法について、図１のＩＧＢＴを例に説明する。
【００４５】
第１工程（図４参照）：一導電型半導体基板に逆導電型半導体層を積層し、逆導電型半導体層表面に第１絶縁膜を形成する工程。
【００４６】
ｐ＋型シリコン半導体基板１にｎ＋型エピタキシャル層２ａおよびｎ−型エピタキシャル層２ｂを積層するなどしてコレクタ領域１０を形成する。全面を熱酸化（１０００℃程度）し、閾値に応じた膜厚のゲート酸化膜１１を形成する。
【００４７】
第２工程（図５参照）：分離孔により分割されたゲート電極を第１絶縁膜上に形成する工程。
【００４８】
全面にノンドープのポリシリコン層１３’を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。レジスト膜ＰＲを形成し、ゲート電極形成領域がカバーされ、分離孔形成領域が露出するパターンのマスクを形成する（図５（Ａ））。
【００４９】
レジスト膜ＰＲをマスクとしてドライエッチし、ゲート幅Ｌｇ１が例えば４．６μｍのゲート電極１３を形成する。同時に、ゲート電極１３の中央部に分離孔１２を形成する。分離孔１２はゲート電極１３を同じゲート幅Ｌｇｄを有する２つのゲート電極１３ａ、１３ｂに分割する。ＩＧＢＴの１つのセルは、２つのゲート電極１３ａ、１３ｂにより構成される（図５（Ｂ））。
【００５０】
分離孔１２の幅（分離幅ＬＫＴ）は、例えば０．６μｍ程度である。尚、不純物がドープされたポリシリコン層１３’を全面に堆積後、パターンニングしてゲート電極１３を形成してもよい。
【００５１】
第３工程（図６参照）：ゲート電極の下方に半導体層表面より不純物濃度が高い逆導電型不純物領域を形成する工程。
【００５２】
レジスト膜ＰＲを除去後、新たに全面にレジスト膜ＰＲを形成し少なくとも分離孔１２が露出するようにパターンニングする。そして分離孔１２から露出したゲート酸化膜１１を所定の酸化膜膜厚にコントロールする制御性エッチングにより除去する。制御性エッチング後の分離孔１２のゲート酸化膜１１の膜厚は例えば２５０Åである（図６（Ａ））。
【００５３】
その後、レジスト膜ＰＲをマスクとしてｎ型の不純物（例えばリン：Ｐ）をイオン注入する。イオン注入条件は、例えば加速エネルギー：１２０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２である。ｎ型不純物は分離孔１２からｎ−型エピタキシャル層２ｂ表面に注入される（図６（Ｂ））。
【００５４】
その後、レジスト膜を除去し、熱処理（例えば１１５０℃、１８０分）を行って不純物を拡散し、ｎ−型エピタキシャル層２ｂより不純物濃度が高い（１×１０１７ｃｍ−３程度）ｎ型不純物領域１４を形成する（図６（Ｃ））。
【００５５】
すなわち、分離孔１２表面の微細な領域へのイオン注入であるが、レジスト膜ＰＲを形成するためのマスク合わせ精度は要求されず、分割されたゲート電極１３ａ、１３ｂをマスクとしてｎ型不純物を注入できる。すなわち、ｎ型不純物領域１４を１つのゲート電極１３の中央にセルフアラインで形成できる。
【００５６】
またマスク合わせを必要としないため、１つのセルにおいて分離孔１２の両側の耐圧が均一となる。つまり、ピンチオフ電圧Ｖｐ、コレクタ−エミッタ間電圧ＶＣＥ、飽和コレクタ電流ＩＣＥＳの特性を安定させることができる。
【００５７】
ｎ型不純物領域１４は、ゲート電極１３形成前に全面にイオン注入および拡散して形成することも考えられる。しかし、全面に高濃度のｎ型不純物を注入すると、ｐ型不純物領域であるチャネル領域４の不純物濃度が低下してしまう。一方、ｎ型不純物の濃度を考慮してチャネル領域４の不純物濃度を高めると、ピンチオフ電圧Ｖｐのコントロールが困難となる。またチャネル領域４の横拡散によりチャネル領域４間隔が狭くなり、短チャネルとなる問題もある。
【００５８】
しかし、本実施形態によれば、ｎ型不純物領域１４は後に形成されるチャネル領域と別工程で形成できる。従って、ｎ型不純物領域１４およびチャネル領域はそれぞれ所望の不純物濃度を選択できる。つまり、チャネル領域に影響を与えることなく、ゲート電極１３下方の抵抗値を十分低減するｎ型不純物領域１４が形成できる。従って、ゲート幅Ｌｇ１の短い領域において、コレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）が低くなる特性にシフトできる。つまりコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を従来より低減でき、尚かつその場合のゲート電極１３のゲート幅Ｌｇ１を短くできる。従って、セルピッチＸｃ１の縮小により電流分布を均一にできる。
【００５９】
第４工程（図７参照）：ゲート電極に隣り合う前記逆導電型半導体層表面に複数の一導電型のチャネル領域を形成する工程。
【００６０】
再びレジスト膜ＰＲを形成し、少なくとも分離孔１２上を覆うレジスト膜ＰＲを残す。隣り合うゲート電極１３間のｎ−型エピタキシャル層２ｂ表面にｐ型の不純物（例えばボロン：Ｂ）をイオン注入する。イオン注入条件は、例えば加速エネルギー：８０ＫｅＶ、ドーズ量：２×１０１３ｃｍ−２である（図７（Ａ））。
【００６１】
その後、レジスト膜を除去し、熱処理（１１５０℃、１８０分）を行い、ｐ型不純物を拡散して複数のチャネル領域４を形成する（７（Ｂ））。これにより、チャネル領域４は、ｎ型不純物領域１４の両側に位置する。尚、図ではｎ型不純物領域１４とチャネル領域４は当接しているが、これらは当接していなくてもよい。
【００６２】
このように、ｎ型不純物領域１４を分離孔１２からのイオン注入により形成するので、チャネル領域４とｎ型不純物領域１４の不純物濃度を個別に選択できる。従って、チャネル領域４の不純物濃度を所望の値に維持したまま、ｎ−型エピタキシャル層２ｂより高濃度のｎ型不純物領域１４を形成できる。
【００６３】
第５工程（図８参照）：チャネル領域表面に逆導電型のエミッタ領域および一導電型のボディ領域を形成する工程。
【００６４】
新たなレジスト膜ＰＲによりチャネル領域４の一部が露出するマスクを形成し、ｎ型不純物（例えばヒ素：Ａｓ）をイオン注入する。注入エネルギーは１４０ＫｅＶ程度、ドーズ量は５×１０１５ｃｍ−２程度とする（図８（Ａ））。また、チャネル領域４の他の一部が露出するマスクを形成し、ｐ型不純物（例えばボロン：Ｂ）をイオン注入する。注入エネルギーは８０ＫｅＶ程度、ドーズ量は２×１０１５ｃｍ−２程度とする（図８（Ｂ））。
【００６５】
その後、レジスト膜を除去し、全面に、層間絶縁膜となるＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜１６’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｎ型不純物を拡散し、チャネル領域４表面に、ゲート酸化膜１１を介してゲート電極１３と隣り合うエミッタ領域１５を形成する。同時にｐ型不純物を拡散し、エミッタ領域１５間のチャネル領域４表面にボディ領域１７を形成する（図８（Ｃ））。尚、エミッタ領域１５およびボディ領域１７は不純物注入の順序を入れ替えても良い。
【００６６】
第６工程（図９参照）：新たなレジスト膜（不図示）をマスクにして絶縁膜１６’をエッチングし、層間絶縁膜１６を残すと共に、コンタクトホールＣＨを形成する。層間絶縁膜１６は、分離孔１２と、ｎ型不純物領域１４上の２つのゲート電極１３ａ、１３ｂを一体で被覆する。
【００６７】
その後、全面にバリアメタル層（不図示）を形成し、アルミニウム合金を２００００〜５００００Å程度の膜厚にスパッタする。合金化熱処理を行い所望の形状にパターンニングしたエミッタ電極１８を形成し、図１に示す最終構造を得る。
【００６８】
図１０には、本発明の第２の実施形態を示す。図１０（Ａ）は第２の実施形態の断面図であり、図１０（Ｂ）は特性図である。
【００６９】
図１０（Ａ）の如く、第２の実施形態では、ｎ型不純物領域１４とチャネル領域４の底部をほぼ同等の深さとし、これらの接合面を垂直に形成する。このような構造にするには、分離孔１２の離間距離、ｎ−型エピタキシャル層２ｂの不純物濃度、ゲート電極１３のゲート幅Ｌｇ、ｎ型不純物領域１４およびチャネル領域４の不純物濃度を適宜選択する。これにより、コレクタ−エミッタ電圧ＶＣＥ印加時に空乏層５０を基板垂直方向に均一にピンチオフさせる構造が実現できる。
【００７０】
この場合、製造方法を簡素化することができる。すなわち、チャネル領域４とｎ型不純物領域１４の不純物を連続してイオン注入する。その後、１度の熱処理工程でこれらの不純物を拡散することにより、チャネル領域４とｎ型不純物領域１４を同時に形成できる。
【００７１】
また、第１の実施形態と同様にゲート電極１３を等分割する分離孔からイオン注入できる。従って、セルフアラインでゲート電極１３の中央にｎ型不純物領域１４を形成できる。
【００７２】
また、ｎ型不純物領域１４を、ゲート電極１３中央下方に正確に形成できるので、空乏層の広がりのばらつきを抑制できる。
【００７３】
さらに、ｎ型不純物領域１４を分離孔１２からのイオン注入により形成するので、チャネル領域４とｎ型不純物領域１４の不純物濃度を個別に選択できる。従って、チャネル領域４の不純物濃度を所望の値に維持したまま、ｎ−型エピタキシャル層２ｂより高濃度のｎ型不純物領域１４を形成できる。
【００７４】
図１０（Ｂ）は、図１０（Ａ）の構造（実線）と、図１１に示す従来構造(破線)の、帰還容量Ｃｒｅｓ（ゲート−コレクタ間容量Ｃｇｃ）とコレクタ−エミッタ間電圧ＶＣＥの関係を示す特性図である。
【００７５】
このように、図１０（Ａ）の構造においては、コレクタ−エミッタ間電圧ＶＣＥを例えば５Ｖ程度まで低下させても、低い帰還容量Ｃｒｅｓを維持できる。従って、高周波スイッチング特性に更に有利となる。
【００７６】
また、空乏層５０に曲率が発生せず、基板垂直方向に均一に広がるので、オフ時のコレクタ−エミッタ間電圧ＶＣＥ（耐圧）も向上させることができる。
【００７７】
以上、本発明の実施の形態ではｎチャネル型のＩＧＢＴを例に説明したが、導電型を逆にしたｐチャネル型ＩＧＢＴであっても同様に実施できる。
【図面の簡単な説明】
【００７８】
【図１】本発明の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図２】本発明の絶縁ゲート型バイポーラトランジスタを説明する特性図である。
【図３】本発明の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図４】本発明の絶縁ゲート型バイポーラトランジスタの製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型バイポーラトランジスタの製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型バイポーラトランジスタの製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型バイポーラトランジスタの製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型バイポーラトランジスタの製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型バイポーラトランジスタの製造方法を説明する断面図である。
【図１０】本発明の絶縁ゲート型バイポーラトランジスタを説明する（Ａ）断面図、（Ｂ）特性図である。
【図１１】従来の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【図１２】従来の絶縁ゲート型バイポーラトランジスタを説明する特性図である。
【図１３】従来の絶縁ゲート型バイポーラトランジスタを説明する断面図である。
【符号の説明】
【００７９】
１    ｐ＋型半導体基板（コレクタ領域）
２    半導体層（コレクタ領域）
２ａ  ｎ＋型エピタキシャル層（コレクタ領域）
２ｂ    ｎ−型エピタキシャル層（コレクタ領域）
４    チャネル領域
１０  コレクタ領域
１１  ゲート酸化膜
１２  分離孔
１３  ゲート電極
１４  ｎ型不純物領域
１５  エミッタ領域
１６  層間絶縁膜
１７  ボディ領域
１８  エミッタ電極
２０  コレクタ領域
２１  ｐ＋半導体基板（コレクタ領域）
２２  エピタキシャル層（コレクタ領域）
２４  チャネル領域
３１  ゲート酸化膜
３３  ゲート電極
３５  エミッタ領域
３６  層間絶縁膜
３７  ボディ領域
３８  エミッタ電極
５０  空乏層
【図１】
2007096033.tif 000003
【図２】
2007096033.tif 000004
【図３】
2007096033.tif 000005
【図４】
2007096033.tif 000006
【図５】
2007096033.tif 000007
【図６】
2007096033.tif 000008
【図７】
2007096033.tif 000009
【図８】
2007096033.tif 000010
【図９】
2007096033.tif 000011
【図１０】
2007096033.tif 000012
【図１１】
2007096033.tif 000013
【図１２】
2007096033.tif 000014
【図１３】
2007096033.tif 000015