(57)【要約】【課題】  干渉効果を減らすためのフラッシュメモリ素子およびその製造方法を提供すること。【解決手段】  一方向に配列される素子分離膜によって定められる活性領域を有する半導体基板と、前記素子分離膜に垂直な方向に配列されるコントロールゲートラインと、前記コントロールゲートラインの下部の活性領域上に形成されるフローティングゲートと、前記素子分離膜の内部に前記素子分離膜の配列方向に沿ってライン状に形成され、前記素子分離膜を介して隣り合うフローティングゲート間の干渉が防止できるように電圧が印加されるアイランドポリシリコンラインとを含む、フラッシュメモリ素子を提供する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一方向に配列される素子分離膜によって定められる活性領域を有する半導体基板と、
前記素子分離膜に垂直な方向に配列されるコントロールゲートラインと、
前記コントロールゲートラインの下部の活性領域上に形成されるフローティングゲートと、
前記素子分離膜の内部に前記素子分離膜の配列方向に沿ってライン状に形成され、前記素子分離膜を介して隣り合うフローティングゲート間の干渉が防止できるように電圧が印加されるアイランドポリシリコンラインとを含んでメモリセルが構成されることを特徴とする、フラッシュメモリ素子。
【請求項２】
前記アイランドポリシリコンラインは、フラッシュメモリ素子のエッジ部分で一つに連結されることを特徴とする、請求項１に記載のフラッシュメモリ素子。
【請求項３】
前記メモリセルを駆動させるための周辺回路領域に前記アイランドポリシリコンラインに電圧を印加するためのスイッチング手段を備えることを特徴とする、請求項１に記載のフラッシュメモリ素子。
【請求項４】
プログラム動作の際に前記アイランドポリシリコンラインに印加される電圧は、選択されていないメモリセルのコントロールゲートに印加する電圧と同一の電圧であることを特徴とする、請求項１に記載のフラッシュメモリ素子。
【請求項５】
消去動作の際に、前記アイランドポリシリコンラインをフローティングさせることを特徴とする、請求項１に記載のフラッシュメモリ素子。
【請求項６】
読み取り動作の際に、前記アイランドポリシリコンラインに０Ｖの電圧を印加することを特徴とする、請求項１に記載のフラッシュメモリ素子。
【請求項７】
半導体基板に一方向に配列される多数のトレンチを形成する段階と、
前記全体構造物上に、前記トレンチの内部でグルーブを有する第１絶縁膜を形成する段階と、
前記グルーブの下部に、アイランドポリシリコンラインを形成する段階と、
前記トレンチが完全に埋め込まれるように第２絶縁膜を形成し、前記半導体基板が露出するように前記第２絶縁膜と前記第１絶縁膜を平坦除去して前記トレンチの内部に素子分離膜を形成する段階と、
前記素子分離膜によって定められる活性領域上にトンネル酸化膜を介してフローティングゲートを形成する段階と、
前記フローティングゲートを含んだ全面に誘電体膜を介してコントロールゲートを形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
【請求項８】
半導体基板上にトンネル酸化膜と第１ポリシリコン膜を形成する段階と、
前記第１ポリシリコン膜と前記トンネル酸化膜と前記半導体基板を一定の深さエッチングし、一方向に配列される多数のトレンチを形成する段階と、
前記全体構造物上に、前記トレンチの内部でグルーブを有する第１絶縁膜を形成する段階と、
前記グルーブの下部にアイランドポリシリコンラインを形成する段階と、
前記トレンチが完全に埋め込まれるように第２絶縁膜を形成し、前記第１ポリシリコン膜が露出するように前記第２絶縁膜と前記第１絶縁膜を平坦除去して前記トレンチの内部に素子分離膜を形成する段階と、
前記第１ポリシリコン膜とこれに隣接した素子分離膜上に第２ポリシリコン膜を形成し、前記第１ポリシリコン膜と前記第２ポリシリコン膜の積層膜からなるフローティングゲートを形成する段階と、
前記フローティングゲートを含んだ全面に誘電体膜を介してコントロールゲートを形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
【請求項９】
前記第１絶縁膜と前記第２絶縁膜は、高密度プラズマ酸化膜であることを特徴とする、請求項７または８に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記アイランドポリシリコンラインは、前記第１絶縁膜が形成された半導体基板の全面にポリシリコン膜を形成する段階と、
前記グルーブの下部にのみ残るように前記ポリシリコン膜をエッチバックする段階とを用いて形成することを特徴とする、請求項７または８に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記第１ポリシリコン膜と前記トンネル酸化膜と前記半導体基板に対するエッチング工程を、ハードマスク膜をマスクとして用いて行うことを特徴とする、請求項８に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記ハードマスク膜は、窒化膜であることを特徴とする、請求項１１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子およびその製造方法に係り、特に干渉効果(interference effect)を減らすためのフラッシュメモリ素子およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリの集積度が向上するにつれて、プログラムされたセル周辺のセルがプログラムセルに及ぼす影響が益々大きくなっている。
【０００３】
ビットライン方向（以下、「ｘ」方向という）、ワードライン方向（以下、「ｙ」方向という）およびｘｙ方向に隣り合うセル間にキャパシタンスが存在するが、このキャパシタンスは、素子集積化によりセル間の距離が近くなるにつれて益々増加しており、特にｘ方向にセル縮小が生ずる場合に大幅増加する。
【０００４】
その結果、セルカップリング比(cell coupling ratio)が減少してプログラムスピード(Program speed)が低下し、干渉効果が大きくなる。
【０００５】
干渉効果とは、読み取ろうとするセルの直ぐ隣接したセルをプログラムすると、隣接セルのフローティングゲートの電荷(charge)変化により直ぐ隣りのセルの読み出し動作の際に隣接のプログラムされたセルのキャパシタンス作用によって実際セルのしきい値電圧より高いしきい値電圧が読み取られる現象を呼ぶものであって、読み取るセルのフローティングゲートの電荷自体は変わらないが、直ぐ隣接したセルの状態の変化によって実際セルの状態が歪まれて見える。
【０００６】
このような歪み現象は、セルの分布を広くしてセル状態のコントロールを難しくする原因となる。特に、シングルレベルセル(Single Level Cell：ＳＬＣ)に比べてセル分布マージンが小さいマルチレベルセルではその影響が莫大である。
【０００７】
したがって、セルの均一度(uniformity)を改善するためには、干渉効果を減らす必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、かかる従来の技術の問題点を解決するためのもので、その目的は、干渉効果を減らすためのフラッシュメモリ素子およびその製造方法を提供することにある。
【０００９】
本発明の他の目的は、セルの分布を減らして素子動作の誤りを防止することにある。
【００１０】
本発明の別の目的は、セルの分布を減らしてセル分布マージンの小さいマルチレベルセルの製造を可能にすることにある。
【００１１】
本発明の別の目的は、プログラムスピードを向上させることにある。
【００１２】
本発明の別の目的は、集積化に制限要素として働く干渉効果を減らすことにより、高集積素子の製造を可能にすることにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明に係るフラッシュメモリ素子は、一方向に配列される素子分離膜によって定められる活性領域を有する半導体基板と、前記素子分離膜に垂直な方向に配列されるコントロールゲートラインと、前記コントロールゲートラインの下部の活性領域上に形成されるフローティングゲートと、前記素子分離膜の内部に前記素子分離膜の配列方向に沿ってライン状に形成され、前記素子分離膜を介して隣り合うフローティングゲート間の干渉が防止できるように電圧が印加されるアイランドポリシリコンラインとを含む。
【００１４】
本発明の第１実施例に係るフラッシュメモリ素子の製造方法は、半導体基板に一方向に配列される多数のトレンチを形成する段階と、前記全体構造物上に、前記トレンチの内部でグルーブを有する第１絶縁膜を形成する段階と、前記グルーブの下部に、アイランドポリシリコンラインを形成する段階と、前記トレンチが完全に埋め込まれるように第２絶縁膜を形成し、前記半導体基板が露出するように前記第２絶縁膜と前記第１絶縁膜を平坦除去して前記トレンチの内部に素子分離膜を形成する段階と、前記素子分離膜によって定められる活性領域上にトンネル酸化膜を介してフローティングゲートを形成する段階と、前記フローティングゲートを含んだ全面に誘電体膜を介してコントロールゲートを形成する段階とを含む。
【００１５】
本発明の第２実施例に係るフラッシュメモリ素子の製造方法は、半導体基板上にトンネル酸化膜と第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜と前記トンネル酸化膜と前記半導体基板を一定の深さエッチングし、一方向に配列される多数のトレンチを形成する段階と、前記全体構造物上に、前記トレンチの内部でグルーブを有する第１絶縁膜を形成する段階と、前記グルーブの下部にアイランドポリシリコンラインを形成する段階と、前記トレンチが完全に埋め込まれるように第２絶縁膜を形成し、前記第１ポリシリコン膜が露出するように前記第２絶縁膜と前記第１絶縁膜を平坦除去して前記トレンチの内部に素子分離膜を形成する段階と、前記第１ポリシリコン膜とこれに隣接した素子分離膜上に第２ポリシリコン膜を形成し、前記第１ポリシリコン膜と前記第２ポリシリコン膜の積層膜からなるフローティングゲートを形成する段階と、前記フローティングゲートを含んだ全面に誘電体膜を介してコントロールゲートを形成する段階とを含む。
【発明の効果】
【００１６】
上述したように、本発明は、次の効果がある。
【００１７】
１）干渉効果を減らすことができるので、干渉効果による素子集積の限界を克服して集積度を向上させることができる。
【００１８】
２）干渉効果を減らすことができるので、セルの分布を減らして素子動作の誤りを防止することができる。
【００１９】
３）セルの分布を減らすことができるので、セル分布マージンの小さいマルチレベルセルの製造が可能になる。
【００２０】
４）干渉効果を減らすことができるので、カップリング比を向上させることができ、プログラムスピードを向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は、本願の特許請求の範囲によって理解されるべきである。
【００２２】
図１は本発明に係るフラッシュメモリ素子の構成を示す図である。
【００２３】
本発明に係るフラッシュメモリセルは、図１に示すように、一方向に配列される素子分離膜１１によって活性領域１２が定められた半導体基板１０と、前記素子分離膜１１の配列方向に垂直な方向に配列されるコントロールゲートライン１４と、前記コントロールゲートライン１４の下部の活性領域１２上に形成されるフローティングゲート１３と、前記素子分離膜１１の内部に前記素子分離膜１１の配列方向に沿って形成され、前記素子分離膜１１を介して隣り合うフローティングゲート１３間の干渉が防止できるように電圧が印加されるアイランドポリシリコンライン１５とを含む。
【００２４】
図示してはいないが、前記フローティングゲート１３と半導体基板１０との間にはトンネル酸化膜が位置し、前記フローティングゲート１３とコントロールゲートライン１４との間にはゲート誘電膜が位置する。
【００２５】
前記アイランドポリシリコンライン１５に同一の電圧が印加できるように、前記アイランドポリシリコンライン１５は、メモリセルのエッジ領域で一つに連結されている。
【００２６】
一方、前記アイランドポリシリコンライン１５に電圧を供給するために、前記メモリセルを駆動させるための周辺回路領域にスイッチング手段２０を備える。
【００２７】
前記スイッチング手段２０は、メモリセルのプログラム、消去および読み取り動作の際にターンオンされるＭＯＳトランジスタからなり、一端にはＶｉｎが入力され、他端は前記アイランドポリシリコンライン１５と連結され、メモリセル動作の際にＶｉｎがアイランドポリシリコンライン１５に伝達できるように構成される。
【００２８】
前記Ｖｉｎは、前記アイランドポリシリコンライン１５が隣接セルのフローティングゲートと電位差を持たないようにメモリセルの動作状態によって異なる値が使用される。
【００２９】
プログラム動作の際には選択されていないメモリセルのコントロールゲートに印加されるパス電圧をＶｉｎとして使用し、消去動作の際には前記アイランドポリシリコンライン１５がフローティングされるように電圧を印加しない。一方、読み取り動作の際には０Ｖの電圧をＶｉｎとして使用する。
【００３０】
前述した構成を持つフラッシュメモリセルの製造方法は、次のとおりである。
【００３１】
図２ａ〜図２ｆは本発明の第１実施例に係るフラッシュメモリセルの製造工程断面図であって、本発明を伝統的なＳＴＩ(Convention Shallow Trench Isolation)構造に適用した場合である。
【００３２】
まず、図２ａに示すように、半導体基板３０上にパッド酸化膜３１とパッド窒化膜３２を形成し、フォトエッチング工程で前記パッド窒化膜３２とパッド酸化膜３１と半導体基板３０を一定の深さエッチングし、一方向に配列される多数の素子分離用トレンチ３３を形成する。
【００３３】
この際、エッチングされる半導体基板３０の深さが約２０００Åとなるようにする。
【００３４】
次に、図２ｂに示すように、前記パッド窒化膜３２とパッド酸化膜３１を除去し、全体構造物上に高密度プラズマ(High Density Plasma：ＨＤＰ)酸化膜を蒸着して第１絶縁膜３４を形成するが、前記トレンチ３３を完全に埋め込まないため、トレンチ３３の内部で谷形のグルーブ(groove)が形成されるようにその厚さを適切に調節する。
【００３５】
次いで、全体構造物上にポリシリコン膜３５を蒸着し、図２ｃに示すように、前記グルーブの下部にのみ残るように前記ポリシリコン膜３５をエッチバックしてアイランドポリシリコンライン３５ａを形成する。
【００３６】
その後、全面にＨＤＰ酸化膜を蒸着して第２絶縁膜３６を形成し、図２ｄに示すように、前記半導体基板３０が露出するように前記第２絶縁膜３６と第１絶縁膜３４をＣＭＰ(Chemical Mechanical Polishing)して、第１、第２絶縁膜３４、３６からなり、その内部にアイランドポリシリコンライン３５ａを有する素子分離膜３７を形成する。
【００３７】
次に、図２ｅに示すように、前記素子分離膜３７によって定められる活性領域と、これに隣接した素子分離膜３７上にトンネル酸化膜３８を介してフローティングゲート用ポリシリコン膜３９を形成する。
【００３８】
その後、図２ｆに示すように、全面に誘電体膜４０とコントロールゲート用ポリシリコン膜４１を形成する。
【００３９】
図示してはいないが、前記素子分離膜３７の配列方向に垂直な方向に前記コントロールゲート用ポリシリコン膜４１と誘電体膜４０とフローティングゲート用ポリシリコン膜３９とトンネル酸化膜３８をエッチングして、トンネル酸化膜、フローティングゲート、誘電体膜およびコントロールゲートからなるスタックゲートを形成し、後続の工程を行ってフラッシュメモリセルを完成する。
【００４０】
図３ａ〜図３ｊは本発明の第２実施例に係るフラッシュメモリ素子の製造工程断面図であって、本発明をＳＡ−ＳＴＩ(Self Aligned Shallow Trench Isolation)構造に適用した場合である。
【００４１】
まず、図３ａに示すように、半導体基板５０上にトンネル酸化膜５１と第１ポリシリコン膜５２とハードマスク膜５３を形成する。前記ハードマスク膜５３は、窒化膜を用いて形成する。
【００４２】
次に、全面に第１フォトレジストＰＲ１を形成し、図３ｂに示すように、フィールド領域がオープンされるように前記第１フォトレジストＰＲ１をパターニングした後、パターニングされた第１フォトレジストＰＲ１をマスクとするエッチング工程によって前記ハードマスク膜５３をパターニングする。
【００４３】
その後、図３ｃに示すように、以後のエッチング工程の際に、第１フォトレジストＰＲ１によるエッチング不良を防止するために第１フォトレジストＰＲ１を除去する。
【００４４】
前記パターニングされたハードマスク膜５３をマスクとして前記第１ポリシリコン膜５２とトンネル酸化膜５１と半導体基板５０を一定の深さエッチングし、一方向に配列される多数の素子分離用トレンチ５４を形成する。
【００４５】
この際、エッチングされる半導体基板５０の深さが約２０００Åとなるようにする。
【００４６】
次に、図３ｄに示すように、全体構造物上に高密度プラズマ(High Density Plasma:ＨＤＰ)酸化膜を蒸着して第１絶縁膜５５を形成するが、前記トレンチ５４を完全に埋め込まないためトレンチ５４の内部で谷形のグルーブが形成されるようにその厚さを適切に調節する。
【００４７】
次に、全体構造物上に第２ポリシリコン膜５６を蒸着し、図３ｅに示すように、前記グルーブの下部にのみ残るように前記第２ポリシリコン膜５６をエッチバックしてアイランドポリシリコンライン５６ａを形成し、前記トレンチ５４が完全に埋め込まれるように前面にＨＤＰ酸化膜を蒸着して第２絶縁膜５７を形成する。
【００４８】
次いで、図３ｆに示すように、前記第１ポリシリコン膜５２が露出するように前記第２絶縁膜５７、第１絶縁膜５５を平坦除去して、第１、第２絶縁膜５５、５７からなり、その内部にアイランドポリシリコンライン５６ａを有する素子分離膜５８を形成する。
【００４９】
次に、図３ｇに示すように、全面に第３ポリシリコン膜５９を形成し、図３ｈに示すように、前記第３ポリシリコン膜５９上に第２フォトレジストＰＲ２を塗布し、前記素子分離膜５８の上部の第３ポリシリコン膜５９が一部露出されるように第２フォトレジストＰＲ２をパターニングする。
【００５０】
その後、図３ｉに示すように、前記パターニングされた第２フォトレジストＰＲ２をマスクとして前記第３ポリシリコン膜５９をエッチングして、前記第１ポリシリコン膜５２および第３ポリシリコン膜５９の積層膜からなるフローティングゲートパターン６０を形成し、前記第２フォトレジストＰＲ２を除去する。
【００５１】
次に、図３ｊに示すように、全面に誘電体膜６１とコントロールゲート用ポリシリコン膜６２を形成する。
【００５２】
図示してはいないが、前記素子分離膜５８の配列方向に垂直な方向に前記コントロールゲート用ポリシリコン膜６２と誘電体膜６１とフローティングゲートパターン６０とトンネル酸化膜５１をエッチングして、トンネル酸化膜、フローティングゲート、誘電体膜およびコントロールゲートからなるスタックゲートを形成し、後続の工程を行ってフラッシュメモリセルを完成する。
【図面の簡単な説明】
【００５３】
【図１】本発明に係るフラッシュメモリ素子の構成を示す図である。
【図２ａ】本発明の第１実施例に係るフラッシュメモリセルの製造工程断面図である。
【図２ｂ】本発明の第１実施例に係るフラッシュメモリセルの製造工程断面図である。
【図２ｃ】本発明の第１実施例に係るフラッシュメモリセルの製造工程断面図である。
【図２ｄ】本発明の第１実施例に係るフラッシュメモリセルの製造工程断面図である。
【図２ｅ】本発明の第１実施例に係るフラッシュメモリセルの製造工程断面図である。
【図２ｆ】本発明の第１実施例に係るフラッシュメモリセルの製造工程断面図である。
【図３ａ】本発明の第２実施例に係るフラッシュメモリセルの製造工程断面図である。
【図３ｂ】本発明の第２実施例に係るフラッシュメモリセルの製造工程断面図である。
【図３ｃ】本発明の第２実施例に係るフラッシュメモリセルの製造工程断面図である。
【図３ｄ】本発明の第２実施例に係るフラッシュメモリセルの製造工程断面図である。
【図３ｅ】本発明の第２実施例に係るフラッシュメモリセルの製造工程断面図である。
【図３ｆ】本発明の第２実施例に係るフラッシュメモリセルの製造工程断面図である。
【図３ｇ】本発明の第２実施例に係るフラッシュメモリセルの製造工程断面図である。
【図３ｈ】本発明の第２実施例に係るフラッシュメモリセルの製造工程断面図である。
【図３ｉ】本発明の第２実施例に係るフラッシュメモリセルの製造工程断面図である。
【図３ｊ】本発明の第２実施例に係るフラッシュメモリセルの製造工程断面図である。
【符号の説明】
【００５４】
１０    半導体基板
１１    素子分離膜
１２    活性領域
１３    フローティングゲート
１４    コントロールゲートライン
【図１】
2007180477.tif 000003
【図２ａ】
2007180477.tif 000004
【図２ｂ】
2007180477.tif 000005
【図２ｃ】
2007180477.tif 000006
【図２ｄ】
2007180477.tif 000007
【図２ｅ】
2007180477.tif 000008
【図２ｆ】
2007180477.tif 000009
【図３ａ】
2007180477.tif 000010
【図３ｂ】
2007180477.tif 000011
【図３ｃ】
2007180477.tif 000012
【図３ｄ】
2007180477.tif 000013
【図３ｅ】
2007180477.tif 000014
【図３ｆ】
2007180477.tif 000015
【図３ｇ】
2007180477.tif 000016
【図３ｈ】
2007180477.tif 000017
【図３ｉ】
2007180477.tif 000018
【図３ｊ】
2007180477.tif 000019