(57)【要約】【課題】基板を個片化する場合のチッピングの発生を抑制し、信頼性の良好な半導体装置を製造する半導体装置の製造方法を提供する。【解決手段】第１の基板に半導体素子が実装された構造を有する半導体装置の製造方法であって、前記半導体素子が実装された前記第１の基板と、当該第１の基板と異なる材料よりなる第２の基板とを接合して当該半導体素子を封止する第１の工程と、前記第１の基板に第１の溝部を、前記第２の基板に第２の溝部を形成する第２の工程と、前記第１の溝部と前記第２の溝部の間をへき開することにより、前記第１の基板と前記第２の基板を個片化する第３の工程と、を有することを特徴とする半導体装置の製造方法。【選択図】図２Ｍ
2007184426.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板に半導体素子が実装された構造を有する半導体装置の製造方法であって、
前記半導体素子が実装された前記第１の基板と、当該第１の基板と異なる材料よりなる第２の基板とを接合して当該半導体素子を封止する第１の工程と、
前記第１の基板に第１の溝部を、前記第２の基板に第２の溝部を形成する第２の工程と、
前記第１の溝部と前記第２の溝部の間をへき開することにより、前記第１の基板と前記第２の基板を個片化する第３の工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体素子は光機能素子よりなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の基板は光透過性材料よりなることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１の工程では、前記第１の基板と前記第２の基板は、陽極接合により接合されることを特徴とする請求項１乃至３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５】
前記第１の基板を貫通するように形成される貫通配線を形成する工程をさらに有し、前記半導体素子は、当該貫通配線と接続されるように実装されることを特徴とする請求項１乃至４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項６】
前記第１の基板には、前記半導体素子を実装する凹部が形成され、該凹部の周囲が前記第２の基板と接合されることで前記半導体素子が封止されることを特徴とする請求項１乃至５のうち、いずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に発光素子が実装されてなる半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば、基板上に半導体素子が実装されてなる半導体装置を製造する場合、基板上に複数の半導体素子を実装し、当該基板を切断して個片化することにより、複数の半導体装置を形成する方法がとられる場合がある。この場合、基板の切断（個片化）は、例えばダイシングにより行われることが一般的であった（特許文献１参照）。ダイシングとは、高速回転させたブレードにより、基板を切断する方法である。
【特許文献１】特開２００５−１２９６４３号公報
【特許文献２】特開２００１−３４５２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、基板をダイシングにより切断する場合に、高速回転しているブレードを用いるために、基板にチッピングと呼ばれる欠けが発生し、半導体装置の信頼性が低下してしまう問題が生じる場合があった。
【０００４】
特に、複数の基板が接合された構造を切断する場合には、基板の材料によっては材料ごとに異なるブレードを用いることが必要となる場合があり、切断面に段差が生じるためにチッピングが生じやすくなる場合があった。
【０００５】
例えば、図１Ａ〜図１Ｂは、接合された基板１と基板２を、ダイシングにより個片化する状態を模式的に示した図である。
【０００６】
まず、図１Ａに示した状態は、接合された基板１と基板２が、ダイシングテープ３上に載置された状態から、ダイシングによって当該基板１が切断された状態を示す図である。前記基板１には、開口部１Ａが形成される。
【０００７】
次に、図１Ｂに示す状態は、例えば前記基板２が前記基板１と異なる材料である場合、図１Ａの工程と異なるブレードによって前記基板２が切断されて開口部２Ａが形成された状態を示す図である。ここで、基板１と基板２が接合された構造は切断されて個片化される。しかし、本図に示す工程においては、ブレードは前記開口部１Ａの幅より小さいものを用いる必要があるため、前記開口部１Ａの底面には、角部１Ｂが形成されてしまう。
【０００８】
このため、当該角部１Ｂがチッピングによって欠けやすくなる場合があった。また、半導体装置にチッピングが生じた場合、当該チッピングを起点として割れや破損が発生して半導体装置の信頼性が低下する場合があった。
【０００９】
また、上記の特許文献２（特開２００１−３４５２８９号公報）には、へき開により半導体装置を個片化する方法が開示されている。しかし、図１Ａ〜図１Ｂに示したように、異なる材料が接合された構造を個片化する場合の問題については、その解決方法はなんら開示されていない。
【００１０】
そこで、本発明では、上記の問題を解決した、新規で有用な半導体装置の製造方法を提供することを課題としている。
【００１１】
本発明の具体的な課題は、基板を個片化する場合のチッピングの発生を抑制し、信頼性の良好な半導体装置を製造する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、上記の課題を、第１の基板に半導体素子が実装された構造を有する半導体装置の製造方法であって、前記半導体素子が実装された前記第１の基板と、当該第１の基板と異なる材料よりなる第２の基板とを接合して当該半導体素子を封止する第１の工程と、前記第１の基板に第１の溝部を、前記第２の基板に第２の溝部を形成する第２の工程と、前記第１の溝部と前記第２の溝部の間をへき開することにより、前記第１の基板と前記第２の基板を個片化する第３の工程と、を有することを特徴とする半導体装置の製造方法により、解決する。
【００１３】
当該半導体装置の製造方法によれば、基板を個片化する場合のチッピングの発生を抑制し、信頼性の良好な半導体装置を製造することが可能となる。
【００１４】
また、前記半導体素子は光機能素子よりなると、該半導体素子によって発光または受光などを行うことが可能になる
また、前記第２の基板は光透過性材料よりなると、前記半導体素子による発光または受光が容易となり、好ましい。
【００１５】
また、前記第１の工程では、前記第１の基板と前記第２の基板は、陽極接合により接合されると、清浄な状態で前記半導体素子を封止することが可能となり、好ましい。
【００１６】
また、前記第１の基板を貫通するように形成される貫通配線を形成する工程をさらに有し、前記半導体素子は、当該貫通配線と接続されるように実装されると、前記半導体素子と該半導体素子の接続対象の接続が容易となる。
【００１７】
また、前記第１の基板には、前記半導体素子を実装する凹部が形成され、該凹部の周囲が前記第２の基板と接合されることで前記半導体素子が封止されると、当該半導体装置を封止することが容易となり、好ましい。
【発明の効果】
【００１８】
本発明によれば、基板を個片化する場合のチッピングの発生を抑制し、信頼性の良好な半導体装置を製造する半導体装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１９】
本発明による半導体装置の製造方法は、第１の基板に半導体素子が実装された構造を有する半導体装置の製造方法であって、前記半導体素子が実装された前記第１の基板と、当該第１の基板と異なる材料よりなる第２の基板とを接合して当該半導体素子を封止する第１の工程と、前記第１の基板に第１の溝部を、前記第２の基板に第２の溝部を形成する第２の工程と、前記第１の溝部と前記第２の溝部の間をへき開することにより、前記第１の基板と前記第２の基板を個片化する第３の工程と、を有することを特徴としている。
【００２０】
従来、基板を切断して個片化する場合には高速回転したブレードを用いたダイシングを用いることが一般的であり、基板にチッピングが生じやすくなっていた。特に、異なる材料からなる基板が接合された構造においては、異なるブレードを用いる必要が生じる場合があるため、チッピングがさらに生じやすくなり、半導体装置の信頼性が低下してしまう場合があった。
【００２１】
一方、本発明による半導体装置の製造方法では、異なる材料よりなる第１の基板と第２の基板が接合された構造を個片化する場合、前記第１の基板に第１の溝部を、前記第２の基板に第２の溝部を形成し、前記第１の溝部と前記第２の溝部の間をへき開することにより、行っている。
【００２２】
このため、基板にチッピングが発生することが抑制されるとともに、チッピングが起点となって起こる半導体装置の割れや破損の発生を抑制することが可能となる。このため、信頼性の良好な半導体装置を製造することが可能になっている。
【００２３】
本発明による半導体装置の製造方法では、様々な半導体装置を製造することができるがその具体的な一例について図面に基づき、以下に説明する。
【実施例１】
【００２４】
図２Ａ〜図２Ｏは、本発明の実施例１による半導体装置の製造方法を手順を追って示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
【００２５】
まず、図２Ａに示す工程において、例えば、Ｓｉよりなる基板（第１の基板）１０１を用意する。また、必要に応じて、前記基板１０１を研削して所定の厚さ（例えば２００μｍ程度）となるようにしてもよい。
【００２６】
次に、図２Ｂに示す工程において、前記基板１０１に、後の工程において半導体素子を実装（封止）するための複数の凹部１０１Ｂと、該複数の凹部１０１Ｂのそれぞれの底部を貫通する、複数のビアホール１０１Ｃを形成する。前記凹部１０１Ｂと前記ビアホール１０１Ｃを形成するにあたっては、例えば、前記基板１０１上にパターニングされたレジストによるマスクを形成した後、ＲＩＥ（リアクティブ・イオン・エッチング）により、形成する。さらに、前記ビアホール１０１Ｃの内壁面を含む、前記基板１０１の表面を酸化して、シリコン酸化膜よりなる絶縁膜１０１Ａを形成する。また、前記凹部周囲の、後の工程において別の基板（ガラス）が接合される接合面１０１ａの酸化膜１０１Ａは、例えば研磨などにより剥離しておくことが好ましい。また、当該接合面１０１ａの酸化膜の剥離は、後の工程において行ってもよい。
【００２７】
次に、図２Ｃに示す工程において、例えばメッキ法により、前記ビアホール１０１Ｃにビアプラグ１０２と、前記ビアプラグ１０２上に、Ｎｉ／Ａｕ層よりなる接続層１０２Ａを形成する。なお、Ｎｉ／Ａｕよりなる接続層とは、Ａｕが表面側（接続面）となるように形成された、Ａｕ層とＮｉ層が積層されてなる層を意味している（以下同じ）。上記のメッキにあたっては、例えば、まず前記絶縁膜１０１Ａの表面にシード層（給電層、図示せず）を形成し、当該シード層上に、電解メッキ法により前記ビアプラグ１０２、および前記接続層１０２Ａを形成する。この後、余剰なシード層をエッチングにより除去する。
【００２８】
次に、図２Ｄに示す工程において、例えばメッキ法により、前記基板１０１の裏面（前記接続層１０２Ａが形成される側の反対側）に、前記ビアプラグ１０２に接続されるパターン配線１０３を形成する。
【００２９】
前記パターン配線１０３の形成にあたっては、まず、前記絶縁膜１０１Ａの表面にシード層（図示せず）を形成し、当該シード層上にフォトリソグラフィ法によりパターニングされたレジストパターン（図示せず）を形成する。その後、当該レジストパターンをマスクに電解メッキ法により、前記パターン配線１０３を形成し、該レジストパターンを剥離する。さらに、該レジストパターンを剥離したことで露出するシード層をエッチングにより、除去する。
【００３０】
次に、図２Ｅに示す工程において、前記パターン配線１０３の一部が露出するように、前記基板１０１の裏面に、ソルダーレジスト層１０７を形成する。その後、露出した前記パターン配線１０３に、例えば無電解メッキにより、Ｎｉ／Ａｕよりなる接続層１０３Ａを形成する。
【００３１】
次に、図２Ｆに示す工程において、前記接続層１０３Ａ上に、例えばＡｕスタッドバンプよりなる、バンプ１０４を設置する。
【００３２】
次に、図２Ｇに示す工程において、前記バンプ１０４（接続層１０２Ａ）を介して前記ビアプラグ１０２に接続されるように、複数形成された前記凹部１０１Ｂに、例えば光機能素子よりなる半導体素子１０５を、それぞれフリップチップ実装する。この場合、前記半導体素子１０５に形成された、例えばＡｕまたはＡｌよりなる接続パッドと、前記バンプ１０４を超音波により接合する。
【００３３】
また、前記半導体素子１０５として実装される光機能素子の例としては、例えば発光素子または受光素子（光電変換素子）がある。また、当該発光素子としては、例えばＬＥＤを用いると、消費電力を抑制することが可能となり、好適である。
【００３４】
次に、図２Ｈに示した工程において、前記基板１０１と異なる材料である、例えばガラスなどの光透過性材料よりなる基板（第２の基板）１０６を接合する。この場合、前記凹部１０１Ｂの周囲の接合面１０１ａと、前記基板１０６を、例えば陽極接合により、接合する。このようにして、前記基板１０１と前記基板１０６により画成される複数の空間（凹部１０１Ｂ）に、それぞれ前記半導体素子１０５が封止され、複数の半導体装置が形成される。また、前記半導体素子１０５が、発光素子などの光機能素子よりなる場合、前記基板１０６は、光透過性材料よりなることが好ましい。
【００３５】
また、必要に応じて、前記接続層１０３Ａに半田ボール１０８を形成するが、該半田ボール１０８の形成は省略することも可能である。
【００３６】
次に、図２Ｉ〜図２Ｏに示す工程において、接合された、異なる材料よりなる前記基板１０１と前記基板１０６を個片化し、半導体装置を個片化する。
【００３７】
まず、図２Ｉに示す工程において、前記基板１０６の外側（基板１０１が接合された側の反対側）にダイシングテープ（粘着性の樹脂材料よりなるテープ）を貼付する。
【００３８】
次に、図２Ｊに示す工程において、前記基板１０１の外側（前記基板１０６が接合された側の反対側）から、ダイシングにより、深さがＤ１となる溝部（切り込み）１０１Ｄを形成する。この場合、前記基板１０１の厚さを２００μｍとすると、前記深さＤ１を、例えば１５０μｍ程度となるようにし、前記溝部１０１Ｄを除いた該基板１０１の厚さＤ２が５０μｍ程度となるようにする。この後、前記ダイシングテープ１０９を剥離する。
【００３９】
次に、図２Ｋに示す工程において、前記基板１０１の外側にダイシングテープ１１０を貼付する。
【００４０】
次に、図２Ｌに示す工程において、前記基板１０６の外側（前記基板１０１が接合された側の反対側）から、ダイシングにより、深さがＤ３となる溝部（切り込み）１０６Ａを形成する。この場合、前記基板１０６の厚さを２００μｍとすると、前記深さＤ３を、例えば１５０μｍ程度となるようにし、前記溝部Ｄ３を除いた該基板１０６の厚さＤ４が５０μｍ程度となるようにする。すなわち、前記溝部１０１Ｄと前記溝部１０６Ａの間には、厚さが５０μｍの基板１０１と、厚さが５０μｍの基板１０６よりなる接続部１１１が残ることになる。
【００４１】
次に、図２Ｍに示す工程において、前記ダイシングテープ１１０を引っ張って伸ばすか、または、例えばゴムローラなどで前記基板１０６（前記基板１０１）に応力を印加する。このため、前記溝部１０１Ｄと前記溝部１０６Ａの間に残留した接続部１１１（前記基板１０１と前記基板１０６）がへき開により切断され、前記基板１０１と前記基板１０６が個片化され、半導体装置１００が個片化される。
【００４２】
次に、図２Ｎに示す工程において、例えばダイスピッカーなどの装置によって、個片化された半導体装置１００を前記ダイシングテープ１１０より剥離する。このようにして、本実施例による半導体装置１００を形成することができる。
【００４３】
本実施例による半導体装置の製造方法によれば、従来のダイシングによる個片化で問題になっていたチッピングの発生を抑制することが可能となり、チッピングが起点となって起こる半導体装置の割れや破損の発生を抑制することが可能となる。このため、信頼性の良好な半導体装置を製造することが可能になっている。
【００４４】
特に、異なる材料からなる基板が接合された構造においては、従来の個片化の方法では、異なるブレードを用いる必要が生じる場合があるため、チッピングがさらに生じやすくなり、半導体装置の信頼性が低下してしまう場合があった。
【００４５】
例えば、本実施例による半導体装置のように、光機能素子よりなる半導体素子を封止する場合には、例えばガラスなどの光透過性の材料よりなる基板を用いることが好ましい。また、光透過性の材料よりなる基板と接合される、当該半導体素子が実装される基板は、例えばＳｉなどの実装に好適な材料が用いられることが好ましい。
【００４６】
このように、本実施例による半導体装置は、異なる材料よりなる基板が接合された構造とされることが好ましく、このような構造を個片化する必要が生じていた。そこで、本実施例では、異なる材料よりなる第１の基板（基板１０１）と第２の基板（基板１０６）が接合された構造を個片化する場合、まず、前記第１の基板に第１の溝部（溝部１０１Ｄ）を、前記第２の基板に第２の溝部（溝部１０６Ａ）を形成している。次に、前記第１の溝部と前記第２の溝部の間（接続部１１１）をへき開することにより、第１の基板と第２の基板の個片化を行っている。
【００４７】
このため、個片化された切断面に、ダイシングのブレード（例えばブレードの幅）を変更したことによる段差が生じることがない。また、へき開による切断面は突起や凹凸などが形成されることが少なく、切断面の形状が良好であって、チッピングの発生が起こりにくい。このため、欠けや破損などの発生が抑制され、信頼性の良好な半導体装置を製造することができる。
【００４８】
また、本実施例では、実装される半導体素子１０５を封止する場合に、Ｓｉよりなる前記基板１０１と、ガラスよりなる前記基板１０６を用いているため、該基板１０１と該基板１０６の接合を陽極接合により行うことが可能になっている。このため、例えば樹脂などの接着剤により基板が接合される場合に比べて前記半導体素子１０５が封止される空間が清浄に保持され、前記半導体素子（光機能素子）１０５の特性を良好に保持することが可能になっている。
【００４９】
また、本実施例では、前記半導体素子１０５を実装する前に、該半導体素子１０５と接続される、前記基板１０１を貫通するビアプラグ１０２を形成しているため、当該導体素子１０５と接続対象（ボードなど）との接続が容易となる半導体装置を製造することが可能となっている。
【００５０】
また、本実施例による半導体装置１００を構成する材料は、上記に示した場合に限定されず、様々な材料を用いて形成することが可能である。
【００５１】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００５２】
本発明によれば、基板を個片化する場合のチッピングの発生を抑制し、信頼性の良好な半導体装置を製造する半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００５３】
【図１Ａ】従来の基板の個片化の方法を示す図（その１）である。
【図１Ｂ】従来の基板の個片化の方法を示す図（その２）である。
【図２Ａ】実施例１による半導体装置の製造方法を示す図（その１）である。
【図２Ｂ】実施例１による半導体装置の製造方法を示す図（その２）である。
【図２Ｃ】実施例１による半導体装置の製造方法を示す図（その３）である。
【図２Ｄ】実施例１による半導体装置の製造方法を示す図（その４）である。
【図２Ｅ】実施例１による半導体装置の製造方法を示す図（その５）である。
【図２Ｆ】実施例１による半導体装置の製造方法を示す図（その６）である。
【図２Ｇ】実施例１による半導体装置の製造方法を示す図（その７）である。
【図２Ｈ】実施例１による半導体装置の製造方法を示す図（その８）である。
【図２Ｉ】実施例１による半導体装置の製造方法を示す図（その９）である。
【図２Ｊ】実施例１による半導体装置の製造方法を示す図（その１０）である。
【図２Ｋ】実施例１による半導体装置の製造方法を示す図（その１１）である。
【図２Ｌ】実施例１による半導体装置の製造方法を示す図（その１２）である。
【図２Ｍ】実施例１による半導体装置の製造方法を示す図（その１３）である。
【図２Ｎ】実施例１による半導体装置の製造方法を示す図（その１４）である。
【符号の説明】
【００５４】
１００  半導体装置
１０１  基板
１０１Ａ  絶縁膜
１０１Ｂ  凹部
１０１Ｃ  ビアホール
１０１Ｄ  溝部
１０２  ビアプラグ
１０２Ａ  接続層
１０３  パターン配線
１０３Ａ  接続層
１０４  バンプ
１０５  半導体素子
１０６  基板
１０６Ａ  溝部
１０７  ソルダーレジスト層
１０８  半田ボール
１０９，１１０  ダイシングテープ
１１１  接続部
【図１Ａ】
2007184426.tif 000003
【図１Ｂ】
2007184426.tif 000004
【図２Ａ】
2007184426.tif 000005
【図２Ｂ】
2007184426.tif 000006
【図２Ｃ】
2007184426.tif 000007
【図２Ｄ】
2007184426.tif 000008
【図２Ｅ】
2007184426.tif 000009
【図２Ｆ】
2007184426.tif 000010
【図２Ｇ】
2007184426.tif 000011
【図２Ｈ】
2007184426.tif 000012
【図２Ｉ】
2007184426.tif 000013
【図２Ｊ】
2007184426.tif 000014
【図２Ｋ】
2007184426.tif 000015
【図２Ｌ】
2007184426.tif 000016
【図２Ｍ】
2007184426.tif 000017
【図２Ｎ】
2007184426.tif 000018