(57)【要約】【課題】半導体装置（ＤＲＡＭ等）を構成するメモリセル（ＤＲＡＭメモリセル等）の信号量を増加させる。【解決手段】基板と、前記基板に形成された素子分離用の溝の内部に形成され、絶縁膜と導電層からなる素子分離層と、前記素子分離層間に形成され、前記絶縁膜により前記導電層と分離されている信号電荷蓄積用の第１の導電型の半導体層と、前記第１の導電型の半導体層の下部に形成された第２の導電型の半導体層と、前記第１の導電型の半導体層の上部に形成されたトランジスタとを備えることを特徴とする半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成された素子分離用の溝の内部に形成され、絶縁膜と導電層からなる素子分離層と、
前記素子分離層間に形成され、前記絶縁膜により前記導電層と分離されている信号電荷蓄積用の第１の導電型の半導体層と、
前記第１の導電型の半導体層の下部に形成された第２の導電型の半導体層と、
前記第１の導電型の半導体層の上部に形成されたトランジスタとを備えることを特徴とする半導体装置。
【請求項２】
前記導電層は、前記基板と電気的に絶縁されている又は電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板に素子分離用の溝を形成し、
前記基板に形成された素子分離用の溝の内部に、絶縁膜と導電層からなる素子分離層を形成し、
前記素子分離層間に、前記絶縁膜により前記導電層と分離されるような信号電荷蓄積用の第１の導電型の半導体層を形成し、
前記第１の導電型の半導体層の下部に第２の導電型の半導体層を形成し、
前記第１の導電型の半導体層の上部にトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記絶縁膜を形成し、続いて、前記導電層を前記基板と電気的に絶縁されるように形成することで、前記素子分離層を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜を形成し、続いて、前記絶縁膜の一部を除去し、続いて、前記導電層を前記基板と電気的に接続されるように形成することで、前記素子分離層を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、例えばキャパシタレス方式のＤＲＡＭメモリセルを備える半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のＤＲＡＭのＤＲＡＭメモリセルは、信号電荷蓄積用のキャパシタとスイッチング用のトランジスタ（ＭＯＳＦＥＴその他のＦＥＴ）により構成される。信号電荷蓄積用に必要なキャパシタの容量は、通常３０ｆＦ程度である。たとえＤＲＡＭのデザインルールが素子の集積度の向上のために縮小されるとしても、ＤＲＡＭの動作の安定性を確保するためには、この３０ｆＦというキャパシタの容量が確保される必要がある。従って、従来のＤＲＡＭのＤＲＡＭメモリセルに関しては、スタック型キャパシタやトレンチ型キャパシタの絶縁膜の薄膜化のような、キャパシタの小型化のためのプロセス的な改良が必要とされてきた。
【０００３】
これに対して、キャパシタレス方式のＤＲＡＭが提唱されている。キャパシタレス方式のＤＲＡＭのＤＲＡＭメモリセルでは、トランジスタ（ＭＯＳＦＥＴその他のＦＥＴ）は必要とされるが、キャパシタは必要とされない。従って、キャパシタレス方式のＤＲＡＭでは、ＤＲＡＭメモリセルが素子の集積度の向上を妨げる可能性が少ない。
【０００４】
キャパシタレス方式のＤＲＡＭメモリセルの応用先の例としては、ロジックデバイスとメモリデバイスの混載デバイスが挙げられる。キャパシタレス方式のＤＲＡＭメモリセルをメモリセルとして採用することで、メモリセル製造用の工程数を抑制しながら大規模な混載デバイスを実現することが可能になる。
【０００５】
キャパシタレス方式のＤＲＡＭメモリセルは、ＳＯＩ基板上に形成されるメモリセルとバルクシリコン基板等のバルク基板上に形成されるメモリセルに分類される。ＳＯＩ基板上のメモリセルについては特許文献１に開示されており、バルクシリコン基板等のバルク基板上のメモリセルについては非特許文献１に開示されている。
【０００６】
バルクシリコン基板上のメモリセルの典型例について説明する。バルクシリコン基板上には典型的に、ＭＯＳＦＥＴを構成するゲート電極とゲート酸化膜とが存在する。バルクシリコン基板内には典型的に、ＭＯＳＦＥＴの下部にＰ型ウェルが存在すると共に、Ｐ型ウェルの下部にＮ型ウェルが存在する。
【０００７】
Ｐ型ウェルには、信号電荷である正孔が蓄積される。正孔が存在する場合と正孔が存在しない場合とでＭＯＳＦＥＴの閾値電圧が異なるという現象が、メモリセルの実現に利用される。隣接するＭＯＳＦＥＴ同士（メモリセル同士）を分離するためにはＰ型ウェルを各ＭＯＳＦＥＴごと（各メモリセルごと）に分離する必要があるため、Ｐ型ウェルの下部にはＮ型ウェルが存在し、Ｐ型ウェルの側部にはＳＴＩが存在する。
【０００８】
バルクシリコン基板上のメモリセルの信号量δＶｔｈは、ゲート電極とＰ型ウェルとの間の静電容量Ｃｇａｔｅと、Ｐ型ウェルとＮ型ウェルとの間の静電容量Ｃｐｎとにより、下記の数式（１）のように規定される。
δＶｔｈ  ∝  Ｃｐｎ／Ｃｇａｔｅ    ・・・・  （１）
【０００９】
信号量δＶｔｈとは、正孔が存在する場合と正孔が存在しない場合とのＭＯＳＦＥＴの閾値電圧差を意味する。Ｐ型ウェルとＮ型ウェルとの間の静電容量Ｃｐｎは、Ｐ型ウェルとＮ型ウェルにより構成されるｐｎ接合の空乏層容量に相当する。上記の数式（１）は、Ｐ型ウェルとＮ型ウェルとの間の静電容量Ｃｐｎを、ＳＯＩ絶縁膜の上部とＳＯＩ絶縁膜の下部との間の静電容量Ｃｓｏｉに置き換えることにより、ＳＯＩ基板上のメモリセルの信号量δＶｔｈを規定する数式（２）となる。
δＶｔｈ  ∝  Ｃｓｏｉ／Ｃｇａｔｅ  ・・・・  （２）
【００１０】
ＳＯＩ基板上のメモリセルの信号量δＶｔｈを増加させるためには静電容量Ｃｓｏｉを増加させればよいし、バルク基板上のメモリセルの信号量δＶｔｈを増加させるためには静電容量Ｃｐｎを増加させればよい。ＳＯＩ基板に関しては、例えば２５ｎｍ程度の膜厚のＢＯＸ酸化膜（ＳＯＩ絶縁膜）による静電容量Ｃｓｏｉにより、十分な信号量δＶｔｈを確保することが可能である。しかし、バルク基板に関しては、静電容量Ｃｐｎの大きさが小さいので、十分な信号量δＶｔｈを実現するのが困難である。
【特許文献１】特開２００２−２４６５７１号公報
【非特許文献１】R. Ranica, et al., 2004 Symposium on VLSI Technology Digest of Technology Paper
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、半導体装置（ＤＲＡＭ等）を構成するメモリセル（ＤＲＡＭメモリセル等）の信号量を増加させることを課題とする。
【課題を解決するための手段】
【００１２】
本発明は、例えば、基板と、前記基板に形成された素子分離用の溝の内部に形成され、絶縁膜と導電層からなる素子分離層と、前記素子分離層間に形成され、前記絶縁膜により前記導電層と分離されている信号電荷蓄積用の第１の導電型の半導体層と、前記第１の導電型の半導体層の下部に形成された第２の導電型の半導体層と、前記第１の導電型の半導体層の上部に形成されたトランジスタとを備えることを特徴とする半導体装置に係る。
【００１３】
本発明は、例えば、基板に素子分離用の溝を形成し、前記基板に形成された素子分離用の溝の内部に、絶縁膜と導電層からなる素子分離層を形成し、前記素子分離層間に、前記絶縁膜により前記導電層と分離されるような信号電荷蓄積用の第１の導電型の半導体層を形成し、前記第１の導電型の半導体層の下部に第２の導電型の半導体層を形成し、前記第１の導電型の半導体層の上部にトランジスタを形成することを特徴とする半導体装置の製造方法に係る。
【発明の効果】
【００１４】
本発明は、半導体装置（ＤＲＡＭ等）を構成するメモリセル（ＤＲＡＭメモリセル等）の信号量を増加させることを可能にする。
【発明を実施するための最良の形態】
【００１５】
（第１実施例）
図１は、第１実施例の半導体記憶装置を示す側面図である。図１の半導体記憶装置は、キャパシタレス方式のＤＲＡＭメモリセルを具備する。図１のＤＲＡＭメモリセルを構成するトランジスタは、ＦＥＴ（ここではＭＯＳＦＥＴ）である。
【００１６】
図１の半導体記憶装置は、基板１０１と、ＭＯＳＦＥＴを構成するゲート酸化膜１０２と、ＭＯＳＦＥＴを構成するゲート電極１０３と、ＭＯＳＦＥＴ同士を分離する素子分離層の具体例に相当する複数列のＳＴＩ（シャロウ・トレンチ・アイソレーション）１０４により構成されている。
【００１７】
基板１０１は、バルク基板（ここではバルクシリコン基板）である。基板１０１には、第１の導電型の半導体層の具体例に相当する信号電荷蓄積用のＰ型ウェル１１１と、第２の導電型の半導体層の具体例に相当するＮ型ウェル１１２と、ソース領域１１３と、ドレイン領域１１４が存在する。Ｐ型ウェル１１１は、信号電荷を蓄積すべく、ＭＯＳＦＥＴの下部に形成されている。Ｎ型ウェル１１２は、Ｐ型ウェル１１１を各ＭＯＳＦＥＴごとに分離すべく、Ｐ型ウェル１１１の下部に形成されている。ＳＴＩ１０４は、Ｐ型ウェル１１１を各ＭＯＳＦＥＴごとに分離すべく、Ｐ型ウェル１１１の側部に形成されている。Ｐ型ウェル１１１はＳＴＩ１０４間に形成されており、Ｎ型ウェル１１２はＳＴＩ１０４及びＰ型ウェル１１１の下部に形成されている。
【００１８】
図１の半導体記憶装置（第１実施例）と図２の半導体記憶装置（比較例）とを比較することにする。図１の半導体記憶装置でも図２の半導体記憶装置でも、各ＳＴＩ１０４は、基板１０１に形成された各ＳＴＩ１０４用の溝の内部に形成されているが、図１の半導体記憶装置の方は、各ＳＴＩ１０４が、絶縁膜１２１と導電層１２２により構成されているのに対して、図２の半導体記憶装置の方は、各ＳＴＩ１０４が、絶縁膜１２１のみで構成されている。図１においては、絶縁膜１２１は概ねＳＴＩ１０４の外殻を構成しており、導電層１２２は概ねＳＴＩ１０４の中核を構成している。図１では、絶縁膜１２１は、導電層１２２とＰ型ウェル１１１との間に介在しており、導電層１２２とＰ型ウェル１１１とを分離している。図１では、Ｐ型ウェル１１１は、絶縁膜１２１を介して導電層１２２に対向しており、絶縁膜１２１により導電層１２２と分離されている。従って、メモリセルの信号量δＶｔｈは、図１の半導体記憶装置では下記の数式（３）のように規定されるのに対して、図２の半導体記憶装置では下記の数式（４）のように規定される。
δＶｔｈ  ∝  （Ｃｐｎ＋Ｃｓｔｉ）／Ｃｇａｔｅ  ・・・・  （３）
δＶｔｈ  ∝  （Ｃｐｎ）／Ｃｇａｔｅ            ・・・・  （４）
【００１９】
静電容量Ｃｇａｔｅは、ゲート電極１０３とＰ型ウェル１１１との間の静電容量に相当する。静電容量Ｃｐｎは、Ｐ型ウェル１１１とＮ型ウェル１１２との間の静電容量（ｐｎ接合の空乏層容量）に相当する。静電容量Ｃｓｔｉは、導電層１２２とＰ型ウェル１１１との間の静電容量に相当する。上記の数式（３）に登場する静電容量については、図１の拡大図に相当する図３に模式的に図示されており、上記の数式（４）に登場する静電容量については、図２の拡大図に相当する図４に模式的に図示されている。
【００２０】
数式（３，４）から解る通り、図１，２の半導体記憶装置では、静電容量Ｃｐｎを増加させることで信号量δＶｔｈを増加させることが可能である。しかし、静電容量Ｃｐｎの大きさは小さいので、静電容量Ｃｐｎの増加により十分な信号量δＶｔｈを実現するのは困難である。
【００２１】
数式（３）から解る通り、図１の半導体記憶装置では、静電容量Ｃｓｔｉを増加させることで信号量δＶｔｈを増加させることも可能である。そして、静電容量Ｃｓｔｉを変更するには絶縁膜１２１の誘電率や膜厚や膜面積を変更すればよいので、静電容量Ｃｓｔｉの増加により十分な信号量δＶｔｈを実現するのは容易である。
【００２２】
このように、第１実施例では、絶縁膜１２１と導電層１２２で構成されるＳＴＩ１０４の存在により、半導体記憶装置を構成するメモリセルの信号量δＶｔｈを増加させることができる。そして、第１実施例では、メモリセルの信号量δＶｔｈの増加により、半導体記憶装置の動作の安定性の確保や半導体記憶装置の歩留まりの向上が実現可能になる。
【００２３】
図１の半導体記憶装置において、絶縁膜１２１はここではシリコン酸化物で形成されており、導電層１２２はここでは多結晶シリコンで形成されている。絶縁膜１２１の材料として、シリコン酸化物以外の絶縁性材料（アルミニウム酸化物やハフニウム酸化物等）を採用してもよいし、導電層１２２の材料として、多結晶シリコン以外の導電性材料（シリコンゲルマニウム等）を採用してもよい。静電容量Ｃｓｔｉの値を高く設定する観点から言えば、絶縁膜１２１の誘電率はできるだけ高いことが望ましいし、絶縁膜１２１の膜厚はできるだけ薄い（シリコン酸化物の場合は８ｎｍ程度）ことが望ましい。なお、絶縁膜１２１と導電層１２２としてシリコン酸化物と多結晶シリコンを採用することには、両者の膨張率が同程度であるという利点がある。図２の半導体記憶装置の絶縁膜１２１もここではシリコン酸化物で形成されている。
【００２４】
図５は、図１の半導体記憶装置（第１実施例）と図２の半導体記憶装置（比較例）とに関して、信号量δＶｔｈをシミュレーションで算出した算出結果を示す。図５の縦軸は、信号量を表す。図５の横軸は、ｐｎ接合面の深度（Ｐ型ウェル１１１とＮ型ウェル１１２とのｐｎ接合面と基板１０１の表面との距離。図３と図４に図示）を表す。第１実施例の信号量が、比較例の信号量よりも大きいことが解る。更に、比較例の信号量がｐｎ接合面の深度の増加に応じて変化しないのに対して、第１実施例の信号量はｐｎ接合面の深度の増加に応じて増加することが解る。これは第１実施例において、ｐｎ接合面の深度の増加に応じて絶縁膜１２１の膜面積が増加することで静電容量Ｃｓｔｉが増加することに起因する。
【００２５】
図６は、図１の半導体記憶装置（第１実施例）と図２の半導体記憶装置（比較例）とに関して、静電容量Ｃｇａｔｅと静電容量Ｃｐｎと静電容量Ｃｓｔｉをシミュレーションで算出した算出結果を示す。図６の算出結果は、第１実施例と比較例で共通である。図６の算出結果が、図５の算出の基礎となっている。図６の算出結果から、ｐｎ接合面の深度の増加に応じて静電容量Ｃｓｔｉが増加することが解る。
【００２６】
なお、図１の半導体記憶装置において、導電層１２２はここでは固定電位に接続されている。ここでは特に素子分離耐圧の劣化を抑制する等の観点から、導電層１２２はアース電位に接続されており、導電層１２２の電位は０Ｖに固定されている。図５，６のシミュレーション結果は、導電層１２２の電位が０Ｖに固定されている場合のシミュレーション結果となっている。
【００２７】
図７は、第１実施例の半導体記憶装置の製造方法を示す側面図である。
【００２８】
先ず、図７Ａのように、シリコン基板１０１の全面に、シリコンエッチングのマスク材となるシリコン窒化膜１２３を堆積する。続いて、リソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、シリコンエッチングのマスク材となるシリコン窒化膜１２３に、メモリセルの素子領域のパターンを転写する。
【００２９】
次に、図７Ｂのように、シリコン窒化膜１２３をシリコンエッチングのマスク材とするＲＩＥにより、ＳＴＩ１０４の形成領域のシリコン基板１０１をエッチングする。これにより、シリコン基板１０１にＳＴＩ１０４用の溝が形成される。ＳＴＩ１０４用の溝の幅は例えば０．１５μｍであり、ＳＴＩ１０４用の溝の深さは例えば０．３０μｍである。続いて、ＳＴＩ１０４用の溝の表面（内面）を酸化して、ＳＴＩ１０４用の溝の表面（内面）にシリコン酸化膜（絶縁膜）１２１を形成する。
【００３０】
次に、図７Ｃのように、シリコン基板１０１の全面に多結晶シリコン（導電層）１２２を堆積して、ＳＴＩ１０４用の溝内に多結晶シリコン１２２を埋め込む。多結晶シリコン１２２は、ヒ素等をドーピングしてｎ型にすることが望ましい。多結晶シリコン１２２とシリコン基板１０１とが電気的に絶縁されていることに注意されたい。
【００３１】
次に、図７Ｄのように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、シリコン基板１０１の表面の多結晶シリコン１２２を平坦化する。これにより、ＳＴＩ１０４用の溝内の多結晶シリコン１２２が残置される形で、シリコン基板１０１の表面の多結晶シリコン１２２（更にシリコン窒化膜１２３）が除去される。続いて、ＳＴＩ１０４間にＰ型ウェル１１１を形成すべく、シリコン基板１０１に例えば６０ＫｅＶ，５×１０１３ｃｍ−２という条件でボロンをイオン注入する。続いて、ＳＴＩ１０４及びＰ型ウェル１１１の下部にＮ型ウェル１１２を形成すべく、シリコン基板１０１に例えば２４０ＫｅＶ，１×１０１４ｃｍ−２という条件でリンをイオン注入する。
【００３２】
次に、図７Ｅのように、ソース領域１１３とドレイン領域１１４を形成する。続いて、シリコン酸化物からなるゲート酸化膜１０２と多結晶シリコンからなるゲート電極１０３をＰ型ウェル１１１上に形成する。これにより、Ｎ型ＭＯＳＦＥＴがＰ型ウェル１１１上に形成される。続いて、ソース領域１１３はソース線（ＳＬ）に接続されて、ドレイン領域１１４はビット線（ＢＬ）に接続されて、ゲート電極１０３はワード線（ＷＬ）に接続される。
【００３３】
（第２実施例）
図８は、第２実施例の半導体記憶装置を示す側面図である。ここで、図１の第１実施例の半導体記憶装置と図８の第２実施例の半導体記憶装置の相違点について説明する。
【００３４】
図１の半導体記憶装置でも図８の半導体記憶装置でも、各ＳＴＩ１０４は絶縁膜１２１と導電層１２２により構成されている。しかし、図１の半導体記憶装置の方は、各ＳＴＩ１０４の側面も底面も絶縁膜１２１で構成されているのに対して、図８の半導体記憶装置の方は、各ＳＴＩ１０４の側面は絶縁膜１２１で底面は導電層１２２で構成されている。従って、図１の半導体記憶装置の方は、各ＳＴＩ１０４の導電層１２２が、基板１０１と電気的に絶縁されているのに対して、図８の半導体記憶装置では、各ＳＴＩ１０４の導電層１２２が、基板１０１と電気的に接続されている。従って、図１の半導体記憶装置の方は、原則的に、他の方法を採用して各ＳＴＩ１０４の導電層１２２を固定電位に接続する必要があるのに対して、図８の半導体記憶装置の方は、原則的に、他の方法を採用して各ＳＴＩ１０４の導電層１２２を固定電位に接続する必要がない。
【００３５】
このように、第２実施例では、導電層１２２と基板１０１（のＮ型ウェル１１２）とが電気的に接続されているので、導電層１２２の電位が安定する。これにより、第２実施例では、半導体記憶装置の動作のノイズに対する耐性が向上されるので、半導体記憶装置の動作マージンを向上させることができる。
【００３６】
図９は、第２実施例の半導体記憶装置の製造方法を示す側面図である。ここで、図７の第１実施例の半導体記憶装置の製造方法と図９の第２実施例の半導体記憶装置の製造方法の相違点について説明する。
【００３７】
図９Ａ，Ｂ，Ｃ，Ｄ，Ｅの工程はそれぞれ図７Ａ，Ｂ，Ｃ，Ｄ，Ｅの工程と同様に実施される。相違点は、図９Ｂの工程の終わり方と図７Ｂの工程の終わり方である。図７Ｂの工程は、ＳＴＩ１０４用の溝の側面と底面にシリコン酸化膜１２１を形成して終了する。これに対して図９Ｂの工程は、ＳＴＩ１０４用の溝の側面と底面にシリコン酸化膜１２１を形成して更に、シリコン窒化膜１２３をシリコンエッチングのマスク材とするＲＩＥにより、ＳＴＩ１０４用の溝の底面のシリコン酸化膜１２１（即ち、シリコン酸化膜１２１の一部）を除去して終了する。図７Ｃでは、多結晶シリコン１２２とシリコン基板１０１とが電気的に絶縁されているのに対して、図９Ｃでは、多結晶シリコン１２２とシリコン基板１０１とが電気的に接続されていることに注意されたい。
【００３８】
なお、図９Ｂの工程では、ＳＴＩ１０４用の溝の底面のシリコン酸化膜１２１の全部を除去する代わりに、ＳＴＩ１０４用の溝の底面のシリコン酸化膜１２１の一部を除去するようにしてもよい。前者でも後者でも、導電層１２２と基板１０１とを電気的に接続することができるからである。また、図９Ｃでは、導電層１２２と基板１０１とを接触させて直接的に電気接続する代わりに、導電層１２２と基板１０１とを接触させず間接的に電気接続するようにしてもよい。
【図面の簡単な説明】
【００３９】
【図１】第１実施例の半導体記憶装置を示す側面図である。
【図２】比較例の半導体記憶装置を示す側面図である。
【図３】第１実施例における信号量と静電容量について説明するための図である。
【図４】比較例における信号量と静電容量について説明するための図である。
【図５】信号量をシミュレーションで算出した算出結果を示す。
【図６】静電容量をシミュレーションで算出した算出結果を示す。
【図７】第１実施例の半導体記憶装置の製造方法を示す側面図である。
【図８】第２実施例の半導体記憶装置を示す側面図である。
【図９】第２実施例の半導体記憶装置の製造方法を示す側面図である。
【符号の説明】
【００４０】
１０１  基板
１０２  ゲート酸化膜
１０３  ゲート電極
１０４  ＳＴＩ
１１１  Ｐ型ウェル
１１２  Ｎ型ウェル
１１３  ソース領域
１１４  ドレイン領域
１２１  絶縁膜（シリコン酸化膜）
１２２  導電層（多結晶シリコン）
１２３  マスク（シリコン窒化膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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