(57)【要約】【課題】低い漏れ電流及び高い信頼性、例えば長いリテンション時間及び短いリフレッシュ時間を有する半導体メモリ素子を提供する。【解決手段】スイッチング素子及びキャパシタを備える半導体メモリ素子であり、該スイッチング素子のソースは、金属−絶縁体転移膜の抵抗体の一端に連結され、キャパシタの一つの電極は、金属−絶縁体転移膜の抵抗体の他端に連結される。金属−絶縁体転移膜の抵抗体は、両端に印加された電圧に応じて絶縁体と導電体との間で転移が可能である。【選択図】図２
2007110083.tif 000002
【特許請求の範囲】
【請求項１】
ゲート、ソース及びドレインを含むスイッチング素子と、
前記スイッチング素子のゲートに電気的に連結されたワードラインと、
前記スイッチング素子のドレインに電気的に連結されたビットラインと、
一端が前記スイッチング素子のソースに連結され、両端に印加された電圧に応じて絶縁体と導電体との間で転移が可能な金属−絶縁体転移膜の抵抗体と、
電荷の貯蔵のための一対の電極を備え、前記一対の電極のうち一つが前記金属−絶縁体転移膜の抵抗体の他端に連結されたキャパシタと、を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記スイッチング素子は、電界効果トランジスタであることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記金属−絶縁体転移膜の抵抗体は、両端に臨界電圧以上が印加された場合に導電体に転移され、前記臨界電圧は０より大きく、０．３Ｖより小さいか、或いは同じであることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
前記金属−絶縁体転移膜の抵抗体は、バナジウム酸化物、ニッケル酸化物、セレン酸化物又はＬＴＯ（ＬａＴｉＯｘ）を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
ソース領域及びドレイン領域を含む半導体基板と、
前記ソース領域及びドレイン領域の間の前記半導体基板部分上にゲート絶縁膜を介在して形成されたゲート電極と、
前記半導体基板のソース領域上のストレージノード電極と、
前記半導体基板のソース領域及び前記ストレージノード電極の間に介在され、印加された電圧に応じて絶縁体及び導電体の間で転移が可能な金属−絶縁体転移膜と、を備えることを特徴とする半導体メモリ素子。
【請求項６】
前記金属−絶縁体転移膜は、前記半導体基板のソース領域と接するように形成され、前記金属−絶縁体転移膜及び前記ストレージノード電極を連結するストレージノードプラグをさらに備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記金属−絶縁体転移膜は、前記ストレージノード電極と接するように形成され、前記金属−絶縁体転移膜及び前記半導体基板のソース領域を連結するストレージノードプラグをさらに備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項８】
前記金属−絶縁体転移膜は、ストレージノード電極及び前記半導体基板のソース領域と接するように形成されたことを特徴とする請求項５に記載の半導体メモリ素子。
【請求項９】
前記ストレージノード電極上の誘電体膜及び前記誘電体膜上のプレート電極をさらに備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１０】
前記半導体基板のドレイン領域と連結されるビットライン電極をさらに備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１１】
前記金属−絶縁体転移膜は、両端に臨界電圧以上が印加された場合に導電体に転移され、前記臨界電圧は０より大きく、０．３Ｖより小さいか、或いは同じであることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１２】
前記金属−絶縁体転移膜は、バナジウム酸化物、ニッケル酸化物、セレン酸化物又はＬＴＯ（ＬａＴｉＯｘ）を含むことを特徴とする請求項５乃至請求項１１のいずれか一項に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特にデータを貯蔵できる半導体メモリ素子に関する。例えば、半導体メモリ素子は、ＤＲＡＭ素子を含むことができる。
【背景技術】
【０００２】
最近、半導体メモリ素子のデータ処理量及びデータの処理速度が性能向上し、これにより半導体メモリ素子は、高容量化され、併せて高集積化されている。だが、半導体メモリ素子、例えばＤＲＡＭ素子が高集積化されることによって、漏れ電流が増大している。漏れ電流の増大は、ＤＲＡＭ素子の信頼性、例えばリフレッシュ特性及びリテンション特性を悪くすることができる。
【０００３】
例えば、リフレッシュ時間の延長及びリテンション時間の短縮は、ＤＲＡＭ素子の電力消耗を大きくすることがある。また、リフレッシュ制御のためのＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）回路の大面積は、ＤＲＡＭ素子の集積度上昇を阻害している。
【０００４】
図１は、従来のＤＲＡＭ素子を示す回路図である。
【０００５】
図１を参照すれば、ＤＲＡＭ素子は、トランジスタＴ及びキャパシタＣを含むことができる。トランジスタＴは、ゲートＧ、ソースＳ及びドレインＤを含み、キャパシタＣは、二つ電極Ｅ１、Ｅ２を含むことができる。トランジスタＴのドレインＤは、ビットラインＢＬに連結され、ソースＳはキャパシタＣの一つの電極Ｅ２に連結されうる。トランジスタＴのゲートＧはワードラインＷＬに連結しうる。ビットラインＢＬは、パワーを供給する役割を果たし、ワードラインＷＬはトランジスタＴを制御する役割を果たすことができる。
【０００６】
キャパシタＣに貯蔵された電荷は、漏れ電流によって次第に消滅されうる。例えば、漏れ電流は第一に、キャパシタの電極Ｅ１、Ｅ２の間の漏れ電流、第二に、トランジスタＴのソースＳ及びドレインＤの間のオフ電流、第三に、トランジスタＴのソースＳ及びドレインＤの接合漏れ電流、そして第四に、トランジスタＴのゲートＧの漏れ電流を含むことができる。
【０００７】
第一の漏れ電流は、キャパシタＣに関係され、第二の乃至第四の漏れ電流はトランジスタＴに関係する。ＤＲＡＭ素子の高集積化は、トランジスタＴの寸法減少に繋がる。トランジスタＴの寸法減少は、前述した第二乃至第四の漏れ電流を増加させることができる。例えば、トランジスタＴの寸法減少はゲートＧの長さ減少、ソースＳ及びドレインＤの接合深さの減少、ゲートＧを絶縁させるためのゲート絶縁膜（図示せず）の厚さ減少を招来しうる。
【０００８】
さらに具体的に見れば、ゲートＧの長さの減少は短チャネル効果を誘発してトランジスタＴのオフ電流を急激に増加させることがある。ソースＳ及びドレインＤの接合深さの減少は、接合漏れ電流を増加させることがある。ゲート絶縁膜の減少は、Ｆ−Ｎトンネリングを大きく増加させ、これによりゲートＧの漏れ電流が大きく増加しうる。
【０００９】
従って、高集積ＤＲＡＭ素子の信頼性を高めるためにはトランジスタＴの部分で漏れ電流の減少が切実に要求されている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の技術的課題は、少ない漏れ電流及び高い信頼性、例えば、長いリテンション時間及び短いリフレッシュ時間を有する半導体メモリ素子を提供するところにある。
【課題を解決するための手段】
【００１１】
前記技術的課題を達成するための本発明の一様態によれば、ゲート、ソース及びドレインを含むスイッチング素子と、前記スイッチング素子のゲートに電気的に連結されたワードラインと、前記スイッチング素子のドレインに電気的に連結されたビットラインと、一端が前記スイッチング素子のソースに連結され、両端に印加された電圧に応じて絶縁体と導電体との間で転移が可能な金属−絶縁体転移膜の抵抗体と、電荷の貯蔵のための一対の電極を備え、前記一対の電極のうち一つが前記金属−絶縁体転移膜の抵抗体の他端に連結されたキャパシタと、を備えることを特徴とする半導体メモリ素子を提供する。
【００１２】
前記本発明の一側面によれば、前記スイッチング素子は、電界効果トランジスタ（ＦＥＴ）又はＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）でありうる。
【００１３】
前記本発明の他の側面によれば、前記金属−絶縁体転移膜の抵抗体は、バナジウム酸化物、ニッケル酸化物、セレン酸化物又はＬＴＯ（ＬａＴｉＯｘ）を含むことができる。
【００１４】
前記技術的課題を達成するための本発明の他の様態によれば、ソース領域及びドレイン領域を含む半導体基板と、前記ソース領域及びドレイン領域の間の前記半導体基板部分上にゲート絶縁膜を介在して形成されたゲート電極と、前記半導体基板のソース領域上のストレージノード電極と、前記半導体基板のソース領域及び前記ストレージノード電極の間に介在され、印加された電圧に応じて絶縁体及び導電体の間で転移が可能な金属−絶縁体転移膜と、を備えることを特徴とする半導体メモリ素子を提供する。
【００１５】
前記本発明の一側面によれば、前記金属−絶縁体転移膜は、前記半導体基板のソース領域と接するように形成され、前記半導体メモリ素子は前記金属−絶縁体転移膜及び前記ストレージノード電極を連結するストレージノードプラグをさらに含むことができる。
【００１６】
前記本発明の他の側面によれば、前記金属−絶縁体転移膜は、前記ストレージノード電極と接するように形成され、前記半導体メモリ素子は、前記金属−絶縁体転移膜及び前記半導体基板のソース領域を連結するストレージノードプラグをさらに含むことができる。
【００１７】
前記本発明のさらに他の側面によれば、前記金属−絶縁体転移膜は、ストレージノード電極及び前記半導体基板のソース領域と接するように形成できる。
【発明の効果】
【００１８】
本発明による半導体メモリ素子によれば、トランジスタを通じる漏れ電流成分が殆どないか、或いは少なくとも大きく減少できる。これにより、ＤＲＡＭ素子の場合にリフレッシュ時間が短縮され、リテンション時間が延長できる。すなわち、ＤＲＡＭ素子の信頼性が大きく向上されうる。
【００１９】
また、リフレッシュ時間が短縮することによって、リフレッシュ制御のためのＥＣＣ回路の数が減少されうる。ＥＣＣ回路がセル領域の５０％以上の嵩を占めるということを勘案すれば、ＥＣＣ回路の数の減少は半導体メモリ素子の集積度の向上に繋がりうる。
【００２０】
また、本発明による半導体素子は、適切なレベルのセンシングマージンを確保できる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面に基づき本発明による好適な実施形態を詳細に説明する。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態に具現され、単に本実施形態は本発明の開示が完全なようにし、当業者に発明の範疇を完全に知らせるために提供されるのである。図面で構成要素は、説明の便宜のためにその大きさが誇張されうる。
【００２２】
図２は、本発明の一実施形態による半導体メモリ素子を示す回路図である。
【００２３】
図２を参照すれば、半導体メモリ素子は、トランジスタＴ、キャパシタＣ及び金属−絶縁体転移（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｔｒａｎｓｉｔｉｏｎ；ＭＩＴ）膜の抵抗体ＲＶを含むことができる。例えば、半導体メモリ素子は、キャパシタＣに電荷を貯蔵できるＤＲＡＭ素子を含むことができる。
【００２４】
さらに具体的に見れば、キャパシタＣは誘電膜（図示せず）によって絶縁された一対の第１及び第２の電極Ｅ１、Ｅ２に電荷を貯蔵できる。キャパシタＣの第２の電極Ｅ２は、ストレージノード電極として機能でき、第１の電極Ｅ１はプレート電極として機能できる。半導体メモリ素子の動作によって、第１の電極Ｅ１には所定の電圧又は接地電圧が印加されうる。
【００２５】
トランジスタＴは、スイッチング素子の例示的なものであって、電界効果トランジスタ（ＦＥＴ）又はＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を含むことができる。さらに具体的に見れば、トランジスタＴは、ゲートＧ、ソースＳ及びドレインＤを含むことができる。トランジスタＴは、ゲートＧに印加された電圧を調節することによって、ソースＳ及びドレインＤの間のターンオン又はターンオフの可否を制御できる。ソースＳ及びドレインＤは、その機能によって区分されるだけであり、単純にその名称によって区分されない。従って、本発明で、ソースＳ及びドレインＤは互いに入れかわって呼ばれることもある。
【００２６】
トランジスタＴのドレインＤは、ビットラインＢＬに連結され、ゲートＧはワードラインＷＬに連結されうる。ビットラインＢＬは、パワーを供給する役割を果たし、ワードラインＷＬは、トランジスタＴを制御する役割を遂行できる。トランジスタＴ及びキャパシタＣの間には、ＭＩＴ膜の抵抗体ＲＶが介在されうる。さらに具体的に見れば、トランジスタＴのソースＳは、ＭＩＴ膜の抵抗体ＲＶの一端ａに連結され、ＭＩＴ膜の抵抗体ＲＶの他端ｂはキャパシタＣの第２の電極Ｅ２に連結されうる。
【００２７】
ＭＩＴ膜の抵抗体ＲＶは、両端ａ、ｂに印加される電圧を調節することによって導電体及び絶縁体の間を転移できる。図４に示されたように、ＭＩＴ膜の抵抗体ＲＶの両端ａ、ｂに臨界電圧Ｖｔｈ以下の電圧が印加された場合（Ｖ＜Ｖｔｈ）、ＭＩＴ膜の抵抗体ＲＶを通じて電流が殆ど流れない。すなわち、ＭＩＴ膜の抵抗体ＲＶは絶縁体として機能できる。だが、ＭＩＴ膜の抵抗体ＲＶの両端ａ、ｂに臨界電圧Ｖｔｈ以上の電圧が印加されれば（Ｖ＞Ｖｔｈ）、ＭＩＴ膜の抵抗体ＲＶを通じた電流が急激に増加する。すなわち、ＭＩＴ膜の抵抗体ＲＶは導電体として機能できる。
【００２８】
ＭＩＴ膜の抵抗体ＲＶは、バナジウム酸化物（ＶＯｘ）、ニッケル酸化物（ＮｉＯｘ）、セレン酸化物（ＣｅＯｘ）、又はＬＴＯ（ＬａＴｉＯｘ）を含むことができる。ＭＩＴ膜の抵抗体ＲＶに関する付加的な説明は、キムヒョンタクらによる韓国特許公開第２００３−０２４１５６号公報のモット絶縁体についての説明をさらに参照できる。
【００２９】
本発明による半導体メモリ素子、例えばＤＲＡＭ素子が書き込み、消去又は読み取りのような動作状態の場合、トランジスタＴは、ターンオンされ、それによりＭＩＴ膜の抵抗体ＲＶにはビットラインＢＬからのパワーが印加される。ビットラインＢＬからのパワーは、通常臨界電圧Ｖｔｈよりは大きいため、ＤＲＡＭ素子が動作状態の場合、ＭＩＴ膜の抵抗体は、導電体として機能できる。
【００３０】
だが、ＤＲＡＭ素子がスタンバイ状態の場合、トランジスタＴは、ターンオフ状態にある。従って、ＭＩＴ膜の抵抗体ＲＶは、理想的にはフローティングされることであるが、トランジスタＴの漏れ電流を勘案すれば、ＭＩＴ膜の抵抗体ＲＶの両端ａ、ｂには非常に低い電圧、例えば、臨界電圧Ｖｔｈ以下の電圧が印加される。従って、ＤＲＡＭ素子がスタンバイ状態の場合、ＭＩＴ膜の抵抗体ＲＶは絶縁体として機能する。
【００３１】
従って、スタンバイ状態でＭＩＴ膜の抵抗体ＲＶの両端ａ、ｂは、理想的には開放される。この場合、キャパシタＣは、理想的にはトランジスタＴとは分離され、これにより、トランジスタＴを通じた従来の漏れ電流成分は、全て除去されうる。但し、キャパシタＣの電極Ｅ１、Ｅ２を通じた漏れ電流のみ残るようになる。従って、ＭＩＴ膜の抵抗体ＲＶが完全な絶縁体として機能する場合、半導体メモリ素子、例えば、ＤＲＡＭ素子の漏れ電流は、従来より大きく減少できる。
【００３２】
だが、実際的にはＭＩＴ膜の抵抗体ＲＶもスタンバイ状態で、それ自体の漏れ電流成分を有することがある。従って、ＭＩＴ膜の抵抗体ＲＶが完全な絶縁体として機能できず、トランジスタＴを通じた若干の漏れ電流成分が存在しうる。だが、図１のような従来と比較すれば、ＭＩＴ膜の抵抗体ＲＶの抵抗は非常に大きいので、トランジスタＴを通じた漏れ電流成分は非常に小さいことである。
【００３３】
従って、本発明による半導体メモリ素子によれば、トランジスタＴを通じた漏れ電流成分が大きく減少しうる。これにより、ＤＲＡＭ素子の場合にリフレッシュ時間が短縮され、リテンション時間が延長されうる。すなわち、ＤＲＡＭ素子の信頼性が大きく向上しうる。また、リフレッシュ時間が短縮することによって、リフレッシュ制御のためのＥＣＣ回路の数を減らすことができる。ＥＣＣ回路がセル領域の５０％以上の嵩を占めるということを勘案すれば、ＥＣＣ回路の数の減少は、半導体メモリ素子の集積度の向上に繋がりうる。
【００３４】
本発明による半導体メモリ素子は、図２の回路配置に制限されない。例えば、半導体メモリ素子は図２の回路配置を単位セル配置にし、その単位セルがマトリックスに配列されたアレイ回路配置を含むこともできる。
【００３５】
図３は、本発明の他の実施形態による半導体素子、すなわち、二つの単位セルが配置された構造を例示的に示している。左側の第１の単位セルは図２を参照できる。
【００３６】
図３を参照すれば、第２の単位セルはトランジスタＴ’及びＭＩＴ膜の抵抗体ＲＶ’及びキャパシタＣ’を含む。トランジスタＴ’は、ドレインＤ’、ソースＳ’及びゲートＧ’を含むことができる。ワードラインＷＬはゲートＧ’に連結されうる。ビットラインバーＢＬＢは、トランジスタＴ’のドレインＤ’に連結されうる。
【００３７】
ビットラインＢＬ及びビットラインバーＢＬＢの間には感知増幅器（図示せず）が連結されうる。感知増幅器は、ビットラインＢＬ及びビットラインバーＢＬＢの間の電圧差を読み出すことができる。感知増幅器は、当業者に知られた一般的な構造でありうる。
【００３８】
図５は、本発明の一実施形態による半導体メモリ素子１００を示す断面図である。例えば、半導体メモリ素子１００はＤＲＡＭ素子を含むことができる。
【００３９】
図５を参照すれば、半導体基板１０５は、ドレイン領域１１０及びソース領域１１５を含むことができる。ソース領域１１５及びドレイン領域１１０は半導体基板１０５に不純物をドーピングして形成できる。ソース領域１１５及びドレイン領域１１０の間の半導体基板１０５上には、ゲート絶縁膜１２０を介在してゲート電極１２５が形成される。ソース領域１１５、ドレイン領域１１０及びゲート電極１２５は、ＭＯＳＦＥＴ構造を形成できる。ＭＯＳＦＥＴ構造は、当業者によく知られているため、さらに詳細な説明は省略する。
【００４０】
ソース領域１１５上には、ＭＩＴ膜１４０を介在してストレージノード電極１５０が配置されうる。例えば、ソース領域１１５上にＭＩＴ膜１４０が形成され、ＭＩＴ膜１４０及びストレージノード電極１５０の間にはストレージノードプラグ１４５が介在されうる。他の例として、ストレージノードプラグ１４５なしに、ストレージノード電極１５０がＭＩＴ膜１４０と接することもできる。
【００４１】
ＭＩＴ膜１４０は、前述した図４の説明を参照できる。例えば、ＭＩＴ膜１４０は、バナジウム酸化物（ＶＯｘ）、ニッケル酸化物（ＮｉＯｘ）、セレン酸化物（ＣｅＯｘ）、又はＬＴＯ（ＬａＴｉＯｘ）を含むことができる。
【００４２】
ストレージノード電極１５０上には、誘電膜１５５が形成され、誘電膜１５５上には、プレート電極１６０が形成されうる。ストレージノード電極１５０−誘電膜１５５−プレート電極１６０は、キャパシタ構造を形成できる。図面で、ストレージノード電極１５０、誘電膜１５５及びプレート電極１６０の構造は、例示的なものである。例えば、誘電膜１５５及びプレート電極１６０は、ストレージノード電極１５０の外側壁上にもさらに形成できる。
【００４３】
ドレイン領域１１０上には、ビットライン電極１３５が配置されうる。例えば、ドレイン領域１１０とビットライン電極１３５は、ビットラインプラグ１３０を用いて連結されうる。
【００４４】
半導体メモリ素子１００の動作は図２の説明を参照できる。この場合、ＭＯＳＦＥＴ構造はトランジスタ（図２のＴ）に対応し、キャパシタ構造はキャパシタ（図２のＣ）に対応しうる。
【００４５】
前述したように、半導体メモリ素子、例えばＤＲＡＭ素子が動作状態の場合、ＭＩＴ膜１４０は導電体として機能でき、ＤＲＡＭ素子がスタンバイ状態の場合、ＭＩＴ膜１４０は理想的な絶縁体として機能するか、或いは非常に高い抵抗を有することができる。従って、スタンバイ状態で、ストレージノード電極１５０に貯蔵された電荷のＭＩＴ膜１４０を経由した漏れ電流が大きく減少しうる。
【００４６】
図６は、本発明の他の実施形態による半導体メモリ素子１００´を示す断面図である。半導体メモリ素子１００´は、一実施形態の説明を参照でき、二つの実施形態で重複される部分についての説明は省略される。二つの実施形態で、同一な参照符号は同一又は類似した構成要素を示す。
【００４７】
図６を参照すれば、ＭＩＴ膜１４０´はストレージノード電極１５０下に接して配置され、ＭＩＴ膜１４０´及びソース領域１１５の間にストレージノードプラグ１４５´が介在しうる。すなわち、ＭＩＴ膜１４０´は、ストレージノード電極１５０及びストレージノードプラグ１４５´の間を連結するか、或いは開放できる。
【００４８】
但し、ストレージノードプラグ１４５´がソース領域１１５と連結されているという点で、半導体メモリ素子１００´は一実施形態による半導体メモリ素子（図３の１００）と類似して動作しうる。
【００４９】
以下では、本発明の一実施形態による半導体メモリ素子のセンシングマージンについてより詳細に説明する。
【００５０】
図７は、本発明の一実施形態による半導体メモリ素子のセンシングマージンを計算するための等価回路図である。
【００５１】
図７を参照すれば、スイッチＳは、トランジスタ（図２のＴ）の等価物であり、第１のキャパシタＣ１は、キャパシタ（図２のＣ）を参照でき、第２のキャパシタは図２のビットラインＢＬ部分の等価キャパシタでありうる。
【００５２】
データ“１”状態で、第２のノードｂの電位をＶＤＤ−Ｖｔｈとし、第１のキャパシタＣ１のキャパシタンスをＣｓとし、第２のキャパシタＣ２のキャパシタンスをＣＢＬとする場合、センシングマージンＶｓは次の式１のように求められることができる。
Ｖｓ＝１／２ＶＤＤ／（ｋ＋１）−Ｖｔｈ／（ｋ＋１）・・・（式１）、但し、ｋ＝ＣＢＬ／Ｃｓ
【００５３】
例えば、ｋ値が約２であり、ＶＤＤが約１．５Ｖである場合において、最小センシングマージンＶｓが約１５０ｍＶであれば、臨界電圧Ｖｔｈは０．３Ｖより小さくしなければならない。他の例として、ｋ値が約２．５である場合、最小センシングマージンＶｓが約１５０ｍＶであれば、臨界電圧Ｖｔｈは約０．２２５Ｖより小さくしなければならないことが分かる。
【００５４】
従って、本発明で、ＭＩＴ膜の抵抗体ＲＶ又はＭＩＴ膜（図５の１４０）の臨界電圧Ｖｔｈは、好ましくは０より大きく、０．３Ｖよりは小さいか、或いは同じであり、より好ましくは約０．２Ｖ前後でありうる。
【００５５】
図８及び図９は、図３の半導体メモリ素子のシミュレーションによるセンシングマージンを示すグラフである。図８は、半導体メモリ素子がデータ“０”状態である場合のセンシングマージンを示し、図９は、半導体メモリ素子がデータ“１”状態である場合のセンシングマージンを示す。シミュレーションの精度を高めるために、図３の半導体メモリ素子に付加してコンタクト抵抗のような寄生抵抗（図示せず）がさらに考慮されることもある。
【００５６】
図８及び図９を参照すれば、データ“０”状態及びデータ“１”状態の何れの場合にもセンシングマージンＶｓが確保されうることが分かる。前述したように、センシングマージンＶｓの大きさは、ＭＩＴ膜の抵抗体（図７のＲｖ）の臨界電圧Ｖｔｈを減少させることによって、さらに増大しうる。
【００５７】
従って、本発明による半導体メモリ素子は、漏れ電流を低めながらも適切なセンシングマージンを確保できる。
【００５８】
発明の特定実施形態についての以上の説明は、例示及び説明を目的に提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって、前記実施形態を組み合わせて実施するなど、多様な修正及び変更が可能なことは明白である。
【産業上の利用可能性】
【００５９】
本発明は、半導体メモリ素子、例えばＤＲＡＭ素子及びこれを用いる電子装置に適用されうる。
【図面の簡単な説明】
【００６０】
【図１】従来のＤＲＡＭ素子を示す回路図である。
【図２】本発明の一実施形態による半導体メモリ素子を示す回路図である。
【図３】本発明の他の実施形態による半導体メモリ素子を示す回路図である。
【図４】金属−絶縁体転移膜の抵抗体の電圧−電流特性を示すグラフである。
【図５】本発明の一実施形態による半導体メモリ素子を示す断面図である。
【図６】本発明の他の実施形態による半導体メモリ素子を示す断面図である。
【図７】本発明の一実施形態による半導体メモリ素子の等価回路図である。
【図８】図３の半導体メモリ素子のシミュレーションによるセンシングマージンを示すグラフである。
【図９】図３の半導体メモリ素子のシミュレーションによるセンシングマージンを示すグラフである。
【符号の説明】
【００６１】
ａ、ｂ  端
ＢＬ  ビットライン
Ｃ  キャパシタ
Ｄ  ドレイン
Ｅ１、Ｅ２  第１及び第２の電極
Ｇ  ゲート
ＲＶ  ＭＩＴ膜の抵抗体
Ｓ  ソース
Ｔ  トランジスタ
ＷＬ  ワードライン
【図１】
2007110083.tif 000003
【図２】
2007110083.tif 000004
【図３】
2007110083.tif 000005
【図４】
2007110083.tif 000006
【図５】
2007110083.tif 000007
【図６】
2007110083.tif 000008
【図７】
2007110083.tif 000009
【図８】
2007110083.tif 000010
【図９】
2007110083.tif 000011
【手続補正書】
【提出日】平成18年10月13日(2006.10.13)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2007110083.tif 000012
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2007110083.tif 000013