(57)【要約】【課題】低オン抵抗を有する溝構造のパワーＭＯＳＦＥＴの製造ＴＡＴを短縮することのできる技術を提供する。【解決手段】ドライエッチング装置を用いてエピタキシャル層２にゲート溝９を形成した後、ゲート溝９の形成に用いた装置内において、引き続き真空中で熱処理を施すことにより、ゲート溝９の側面のシリコン原子を再配列させてゲート溝９の側面を滑らかにする。これにより、従来、ゲート溝９の側面を滑らかにするために実施されていたシリコン原子の再配列をイオン衝撃により行うラウンドエッチングが不要となる。従って、ゲート溝９の側面が滑らかとなることからオン抵抗は低減し、さらにラウンドエッチング工程が削除できることからパワーＭＯＳＦＥＴの製造ＴＡＴを短縮することができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
以下の工程を有する半導体装置の製造方法；
（ａ）単結晶シリコンからなる第１導電型の半導体基板の主面に単結晶シリコンからなる第１導電型のエピタキシャル層を形成する工程、
（ｂ）前記エピタキシャル層に第１導電型とは異なる第２導電型の不純物をイオン注入して、前記エピタキシャル層の表面側に第２導電型の半導体領域を形成する工程、
（ｃ）前記エピタキシャル層上に絶縁膜を形成した後、前記絶縁膜上にレジストパターンを形成し、前記レジストパターンをマスクとしたエッチングにより前記絶縁膜をパターニングする工程、
（ｄ）前記レジストパターンを除去する工程、
（ｅ）パターニングされた前記絶縁膜をマスクとして、ドライエッチングにより前記半導体領域を突き抜けて前記半導体基板には達しないゲート溝を形成した後、１０−５Ｐａ以下の真空中で熱処理を施して、前記ゲート溝の側面に露出したシリコン原子を再配列させる工程、
（ｆ）前記ゲート溝の内部表面にゲート絶縁膜を形成した後、前記ゲート溝の内部に導電膜を埋め込んでゲート電極を形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｅ）工程の前記ゲート溝の形成および前記熱処理は、同一のドライエッチング装置において、引き続き実施されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記（ｅ）工程の前記熱処理の温度は４００〜５００℃であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記（ｅ）工程の前記熱処理により、前記ゲート溝の側面が滑らかになることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記（ｅ）工程の前または後に、
（ｇ）前記エピタキシャル層の表面側に前記半導体領域よりも浅い第１導電型のソース領域を形成する工程、
を含み、さらに前記（ｆ）工程の後に、
（ｈ）前記ソース領域に電気的に接続する第１配線および前記ゲート電極に電気的に接続する第２配線を形成する工程、
（ｉ）前記第１および第２配線を覆うパッシベーション膜を形成する工程、
（ｊ）前記半導体基板の裏面を研削して前記半導体基板を所定の厚さとした後、前記半導体基板の裏面に裏面電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、溝構造のドレイン共通電界効果トランジスタ（以下、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と記す）の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
パワーデバイスは、例えば電子機器の安定化電源に用いられるスイッチングレギュレータ、ノートパソコンまたは携帯電話の充電回路、液晶パネルのバックライト制御等に用いられており、近年その用途が急速に広がっている。なかでもパワーＭＯＳＦＥＴは他のパワーデバイス、例えばバイポーラトランジスタよりもスイッチング速度の高速化や低損失化を図ることが可能であり、また最新の半導体製造技術を用いた製造により性能の改善が期待できるなどの点から、市場のニーズに対応できるパワーデバイスとして注目されている。
【０００３】
例えばパワーＭＯＳＦＥＴの構造や電気的特性、およびパワーＭＯＳＦＥＴのスイッチング電源や周期整流回路への応用事例等が報告されている（例えば非特許文献１参照）。
【非特許文献１】トランジスタ技術編集部編、「パワーＭＯＳＦＥＴの実践活用法」、２０００年１２月１日発行
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えばオン時における定常損失を占めるオン抵抗は、これまでセルと呼ばれる構造単位を微細化することにより改善されてきた。しかしパワーＭＯＳＦＥＴは大電流容量が求められることから、その微細化にも限界があり、さらなるオン抵抗の低減を図るための様々な工夫がなされている。
【０００５】
本発明者らは、例えば上記セルの構造をプレーナ構造に代えて溝構造とし、パワーＭＯＳＦＥＴの構造を最適化することにより、オン抵抗を低減する技術を検討した。その検討結果の一つとして、ゲート溝の側面の平坦性がパワーＭＯＳＦＥＴのオン抵抗に影響を及ぼし、ゲート溝の側面を滑らかにすることで、パワーＭＯＳＦＥＴのオン抵抗を低減できることが明らかとなった。そこで、シリコン基板にドライエッチングでゲート溝を形成した後、ウエットエッチングを実施して上記ドライエッチングで使用したマスクを除去し、続いてＣＦ４ガスを用いたドライエッチングを実施してゲート溝の側面を滑らかに加工する方法が検討された。ＣＦ４ガスを用いたドライエッチング（以下、ラウンドエッチング法と記す）においては、イオン衝撃によりゲート溝の側面のシリコン原子が移動し、シリコン原子が再配列することによってゲート溝の側面の平滑化を実現することができる。
【０００６】
しかし、ウエットエッチングおよびラウンドエッチングによる全く方法および条件の異なる２段階の加工が実施されるため、パワーＭＯＳＦＥＴの製造ＴＡＴ（Turn Around Time）が長くなるという課題が残されている。
【０００７】
本発明の目的は、低オン抵抗を有する溝構造のパワーＭＯＳＦＥＴの製造ＴＡＴを短縮することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置の製造方法は、第１導電型の半導体基板の主面に第１導電型のエピタキシャル層を形成し、エピタキシャル層の表面側に第２導電型の半導体領域を形成し、さらにドライエッチングにより半導体領域を突き抜けて半導体基板には達しない溝構造のパワーＭＯＳＦＥＴのゲート溝を形成した後、引き続きゲート溝の形成に用いたドライエッチング装置において真空中で熱処理を施すことにより、ゲート溝の側面のシリコン原子を再配列させてゲート溝の側面を滑らかにする。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
従来、ゲート溝の側面を滑らかにするために実施されていたシリコン原子の再配列をイオン衝撃により行うラウンドエッチングが不要となるので、低オン抵抗を有する溝構造のパワーＭＯＳＦＥＴの製造ＴＡＴを短縮することができる。
【発明を実施するための最良の形態】
【００１３】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
本発明の一実施の形態による溝構造のパワーＭＯＳＦＥＴの製造方法を図１〜図６を用いて工程順に説明する。なお、本実施の形態においては、ｎチャネル型のパワーＭＯＳＦＥＴ（以下、パワーｎＭＯＳと略す）の製造方法を例示する。
【００１７】
まず、図１に示すように、例えばｎ＋型の単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意する。続いて、半導体基板１の主面にエピタキシャル成長法により所望の厚さを有するｎ型のエピタキシャル層２を形成した後、エピタキシャル層２にｐ型不純物、例えば硼素をイオン注入し、さらに半導体基板１に熱処理を施すことにより上記ｐ型不純物を活性化させて、エピタキシャル層２の表面側にｐ型の半導体領域３を形成する。
【００１８】
次に、図２に示すように、エピタキシャル層２上に、例えばＣＶＤ（Chemical Vapor Deposition）により絶縁膜４、例えば酸化シリコン膜を形成した後、素子分離領域となるエピタキシャル層２にｐ型不純物、例えば硼素をイオン注入し、ソース領域となるエピタキシャル層２にｎ型不純物、例えば燐または砒素をイオン注入する。イオン種、ドーズ量および注入エネルギーは、パワーｎＭＯＳの所望する電気的特性に応じて選択される。その後、熱処理を施すことにより、エピタキシャル層２に上記イオン注入したｐ型不純物およびｎ型不純物を活性化させる。これにより、エピタキシャル層２の表面側に半導体領域３よりも浅くｎ＋型のソース領域５が形成され、エピタキシャル層２の表面側のソース領域５の周囲にｐ＋型の素子分離領域６が形成される。なお、これらソース領域５および素子分離領域６の形成は、後に説明するゲート溝を形成した後に形成することもできる。
【００１９】
次に、図３に示すように、エピタキシャル層２上に、例えばＣＶＤにより絶縁膜７、例えば酸化シリコン膜を形成した後、フォトリソグラフィ技術により形成されたレジストパターン８をマスクとしたドライエッチングにより、上記ソース領域５のほぼ中央部に位置する絶縁膜７を除去する。
【００２０】
次に、図４に示すように、レジストパターン８を除去した後、パターニングされた絶縁膜７をマスクとしたドライエッチングにより、エピタキシャル層２を加工して、半導体領域３を突き抜けて半導体基板１には達しないゲート溝９を形成する。引き続き、このゲート溝９の形成に用いたドライエッチング装置を用いて、例えば１０−５Ｐａ以下の真空中で、例えば４００〜５００℃の熱処理を施すことにより、ゲート溝９の側面のシリコン原子を再配列させてゲート溝９の側面を滑らかにする。
【００２１】
次に、図５に示すように、ウエットエッチングにより絶縁膜７を除去した後、ゲート溝９の内部表面を含むエピタキシャル層２上に、例えばＣＶＤにより絶縁膜１０を形成する。絶縁膜１０は、例えば酸化シリコン膜または窒化シリコン膜から成り、ゲート溝９の内部表面に形成された絶縁膜１０はゲート絶縁膜として機能する。
【００２２】
次に、図６に示すように、絶縁膜１０上に導電膜１１ａ、例えば多結晶シリコン膜を、例えばＣＶＤ法により堆積する。導電膜１１ａはゲート溝９の内部を埋め込んで形成される。
【００２３】
次に、図７に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）により導電膜１１ａを研磨してゲート溝９の内部に導電膜１１ａを残すことによって、ゲート電極１１を形成する。続いて、エピタキシャル層２上に層間絶縁膜１２を形成した後、レジストパターンをマスクとしたドライエッチングにより層間絶縁膜１２を加工して、ソース領域５およびゲート電極１１に達する接続孔１３を形成する。
【００２４】
次に、接続孔１３の内部を含む層間絶縁膜１２上に金属膜、例えばアルミニウム膜またはアルミニウムを主成分とする合金膜を堆積した後、レジストパターンをマスクとしたドライエッチングにより上記金属膜を加工して、ソース領域５に接続される配線１４ａおよびゲート電極１１に接続される配線１４ｂを形成する。さらに、配線１４ａ，１４ｂを覆うパッシベーション膜１５を形成する。
【００２５】
次に、図８に示すように、半導体基板１の裏面を研削して、半導体基板１を所定の厚さまで薄くして、ｎ＋型のドレイン１６を形成する。なお、このドレイン１６は、複数個のパワーｎＭＯＳにおいて共通して形成されるものである。その後、例えばスパッタリングにより半導体基板１の裏面に金属膜、例えばアルミニウム膜またはアルミニウムを主成分とする合金膜を堆積して、上記金属膜からなる裏面電極１７を形成する。これにより、パワーｎＭＯＳが略完成する。
【００２６】
このように、本実施の形態によれば、ゲート溝９を形成した後、ゲート溝９の形成に用いたドライエッチング装置において、引き続き真空中で熱処理を施すことにより、ゲート溝９の側面のシリコン原子を再配列させてゲート溝９の側面を滑らかにすることができる。これにより、従来、ゲート溝９の側面を滑らかにするために実施されていたシリコン原子の再配列をイオン衝撃により行うラウンドエッチングが不要となる。従って、ゲート溝９の側面が滑らかとなることから溝構造のパワーｎＭＯＳのオン抵抗が低減でき、さらにラウンドエッチング工程を削除できるので、溝構造のパワーｎＭＯＳの製造ＴＡＴを短縮することができる。
【００２７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００２８】
例えば前記実施の形態においては、ｎチャネル型のパワーＭＯＳＦＥＴに適用した場合について説明したが、ｐチャネル型のパワーＭＯＳＦＥＴにも適用することができて、同様の効果を得ることができる。
【産業上の利用可能性】
【００２９】
本発明の半導体装置の製造方法は、溝構造を持つデバイス、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）等の製造技術に適用することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施の形態である溝構造のパワーＭＯＳＦＥＴの製造工程を示す半導体基板の要部断面図である。
【図２】図１に続く溝構造のパワーＭＯＳＦＥＴの製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続く溝構造のパワーＭＯＳＦＥＴの製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続く溝構造のパワーＭＯＳＦＥＴの製造工程中の図１と同じ箇所の要部断面図である。
【図５】図４に続く溝構造のパワーＭＯＳＦＥＴの製造工程中の図１と同じ箇所の要部断面図である。
【図６】図５に続く溝構造のパワーＭＯＳＦＥＴの製造工程中の図１と同じ箇所の要部断面図である。
【図７】図６に続く溝構造のパワーＭＯＳＦＥＴの製造工程中の図１と同じ箇所の要部断面図である。
【図８】図７に続く溝構造のパワーＭＯＳＦＥＴの製造工程中の図１と同じ箇所の要部断面図である。
【符号の説明】
【００３１】
１  半導体基板
２  エピタキシャル層
３  半導体領域
４  絶縁膜
５  ソース領域
６  素子分離領域
７  絶縁膜
８  レジストパターン
９  ゲート溝
１０  絶縁膜
１１  ゲート電極
１１ａ  導電膜
１２  層間絶縁膜
１３  接続孔
１４ａ，１４ｂ  配線
１５  パッシベーション膜
１６  ドレイン
１７  裏面電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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