(57)【要約】【課題】  遅延線のタイミング分解能を改善する。【解決手段】  マスタ電圧制御遅延線における遅延段の数を可変にすることによって、ＤＬＬに基づく遅延線のタイミング分解能を達成することができる。スレーブ電圧制御遅延線で選択されるタップのみならず、マスタ電圧制御遅延線における遅延段数をも調整することにより、固定長マスタ電圧制御遅延線を使用する従来の遅延線回路に比較したとき、タイミング分解能を少なくとも２倍に改善することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
遅延線のタイミング分解能を改善する方法であって、
遅延同期ループにおいて選択可能な数の単位遅延段を含むマスタ電圧制御遅延線を作動させて、単位遅延および関連制御電圧を確立するステップ、および
前記制御電圧を使用して、スレーブ遅延経路において同じく選択可能な数の単位遅延段を有し、前記マスタ電圧制御遅延線に従属するスレーブ電圧制御遅延線による遅延を確立するステップを含む、方法。
【請求項２】
前記マスタ電圧制御遅延線に従属する追加の電圧制御スレーブ遅延線を使用するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記マスタ電圧制御遅延線に従属する複数の追加スレーブ電圧制御遅延線を使用するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記スレーブ電圧制御遅延線および前記マスタ電圧制御遅延線に略同一単位遅延段を使用するステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記マスタ電圧制御遅延線の長さを調整するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記スレーブ電圧制御遅延線の単位遅延段の数を調整するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記マスタ電圧制御遅延線の長さおよび前記スレーブ電圧制御遅延線の単位遅延の数の両方を電気的に調整するステップをさらに含む、請求項１に記載の方法。
【請求項８】
前記マスタ電圧制御遅延線を固定長部分および選択可能な可変長部分に分割するステップをさらに含む、請求項１に記載の方法。
【請求項９】
前記固定長部分において１５個の単位遅延段を使用するステップをさらに含む、請求項８に記載の方法。
【請求項１０】
前記可変長部分において最大で８個の遅延段を使用するステップをさらに含む、請求項８に記載の方法。
【請求項１１】
単位遅延および関連制御電圧を確立するように、遅延同期ループにおいて選択可能な数の単位遅延段を含むマスタ電圧制御遅延線と、
スレーブ遅延経路において同じく選択可能な数の単位遅延段を有し、前記マスタ電圧制御遅延線に従属するスレーブ電圧制御遅延線と、を備える、遅延線回路。
【請求項１２】
前記マスタ電圧制御遅延線および前記スレーブ電圧制御遅延線の両方に制御電圧を供給するための制御ブロックをさらに備える、請求項１１に記載の遅延線回路。
【請求項１３】
前記マスタ電圧制御遅延線に従属する追加の電圧制御スレーブ遅延線をさらに備える、請求項１１に記載の遅延線回路。
【請求項１４】
前記マスタ電圧制御遅延線に従属する複数の追加スレーブ電圧制御遅延線をさらに備える、請求項１１に記載の遅延線回路。
【請求項１５】
前記スレーブ電圧制御遅延線および前記マスタ電圧制御遅延線において略同一単位遅延段をさらに備える、請求項１１に記載の遅延線回路。
【請求項１６】
前記マスタ電圧制御遅延線の長さおよび前記スレーブ電圧制御遅延線の単位遅延の数の両方を電気的に調整するための回路機構をさらに備える、請求項１１に記載の遅延線回路。
【請求項１７】
前記マスタ電圧制御遅延線が固定長部分および選択可能な可変長部分をさらに含む、請求項１１に記載の遅延線回路。
【請求項１８】
前記固定長部分が１５個の単位遅延段を含み、かつ前記可変長部分が最大で８個の遅延段を含む、請求項１７に記載の遅延線回路。
【請求項１９】
前記マスタ電圧制御遅延線が、長さ制御信号を受信するための多重化回路機構をさらに含む、請求項１１に記載の遅延線回路。
【請求項２０】
前記スレーブ電圧制御遅延線が、選択信号を受信するための入力と出力タップ信号を供給するための出力とを有する多重化回路機構をさらに含む、請求項１１に記載の遅延線回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延線のタイミング分解能を細かく制御するための装置および方法に関し、より詳細には、遅延同期ループ内のマスタ電圧制御遅延線と、少なくとも一つのスレーブ電圧制御遅延線とを使用する実施形態およびその方法に関する。
【背景技術】
【０００２】
遅延同期ループ（ＤＬＬ）は、ＤＬＬを単一クロック周期の遅延に等しいマスタ遅延線による遅延で同期させることによって、精密に制御される個別遅延段の遅延を達成するために使用することができる。所定の遅延段数Ｎに対し、１段当たりの遅延は、精密に制御されたクロック周期のＮ分割に等しい。遅延線の各段に出力へのタップが含まれる場合、遅延線の入力に対し可変遅延を有する出力信号を生成することができる。特定のタップを選択することにより、所望の遅延が選択される。遅延間の分解能は、単段の遅延線による遅延に等しい。
【０００３】
電圧制御遅延線をＤＬＬのマスタ遅延線として使用する場合、ＤＬＬが１クロック周期の遅延で同期するときにＤＬＬによって確立された制御電圧を使用して、１または複数の「スレーブ」遅延線による遅延を制御することが可能である。マスタ遅延線におけるＮ段に実質的に等しいスレーブ遅延線における遅延段を使用し、かつＤＬＬによって確立された制御電圧を使用することによって、スレーブ遅延線における１段当たりの遅延もまた１クロック周期のＮ分割に等しくなる。スレーブ遅延線の各段にタップを含めることによって、スレーブ遅延線の入力信号に対して遅延を調整できる出力信号を生成することができる。マスタ遅延線は１段当たりの遅延を確立するために使用されるだけであり、制御電圧はＤＬＬが１クロック周期の遅延で同期するときに確立されるので、スレーブ遅延線の入力は、マスタ遅延線の入力と何か特定の関係性を持つ必要は無い。この方法で、複数のタップ付きスレーブ遅延線を使用することによって、複数の信号のための精密に制御された遅延を達成することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、分解能はクロック周期の段数分割に等しいので、スレーブ遅延線のタップが選択可能であり、マスタ遅延線が固定されている状態でのみ、タイミング分解能は、マスタＤＬＬ遅延線における固定段数によって限定される。
【０００５】
したがって、求められるものは、上述した固定長ＤＬＬ遅延線を使用する先行技術のＤＬＬ回路および技術より優れた、遅延線のタイミング分解能を改善するための回路および方法である。
【課題を解決するための手段】
【０００６】
発明の概要
本発明の一実施形態では、先行技術のＤＬＬに基づく遅延線のタイミング分解能に対する改善を、一つには、マスタＤＬＬ遅延線における遅延段数を可変にすることによって、達成することができる。スレーブ電圧制御遅延線で選択されるタップのみならず、マスタＤＬＬ電圧制御遅延線における遅延段数の両方を調整するすることによって、固定長マスタ電圧制御遅延線を使用する従来の遅延線回路と比較して、タイミング分解能を最悪の場合で２倍に、大抵の場合、それよりずっと大幅に改善することができる。
【０００７】
本発明の実施形態によれば、遅延線回路は、単位遅延および関連制御電圧を確立する遅
延同期ループに選択可能な数の単位遅延段を含むマスタ電圧制御遅延線と、マスタ電圧制御遅延線に従属し、同じく選択可能な数の単位遅延段をスレーブ遅延経路に有するスレーブ電圧制御遅延線とを含む。遅延線回路はさらに、マスタ電圧制御遅延線およびスレーブ電圧制御遅延線の両方に制御電圧を供給するための制御ブロックを含む。所望であれば、遅延線回路は、マスタ電圧制御遅延線に従属する１または複数の追加電圧制御スレーブ遅延線を含むことができる。タイミング分解能の調整における最大限の制度を確実にするために、遅延線回路は、スレーブ電圧制御遅延線およびマスタ電圧制御遅延線に略同一の単位遅延段を使用する。広範囲の用途における柔軟性のために、マスタ電圧制御遅延線の長さおよびスレーブ電圧制御遅延線における単位遅延の数は両方とも、電気的に調整することができる。本発明の特定の実施形態では、マスタ電圧制御遅延線は固定長部分および選択可能な可変長部分を含み、固定長部分は１５単位遅延段を含み、可変長部分は最大で８遅延段を含む。マスタ電圧制御遅延線はさらに、長さ制御信号を受信するための多重化回路機構を含む。スレーブ電圧制御遅延線はさらに、タップ選択信号を受信するための入力と出力タップ信号を供給するための出力とを有する多重化回路機構を含む。
【０００８】
本発明の上記および他の特徴、有用性、および利点は、添付の図面に示す本発明の実施形態についての以下のより詳細な説明から、明らかになるであろう。
【発明を実施するための最良の形態】
【０００９】
詳細な説明
ここで、図１を参照すると、固定長部分１０２と電気的に選択可能な可変長延長部分１０８とを有するマスタ電圧制御遅延線１０１を含む、遅延線回路１００の略図が示されている。マスタ電圧制御遅延線の固定長部分１０２は、「ＶＤＥＬＭ  １」〜「ＶＤＥＬＭ
Ｎ」と標記された多数の単位遅延段１０４を含む。マスタ電圧制御遅延線の固定長部分１０２（「固定長電圧制御遅延線」としても知られ、かつ図１に標記される）は、入力基準クロック信号であるＤＬＬＣＬＫクロック信号を受信するための入力ノード１０６を含む。マスタ電圧制御遅延線の固定長部分１０２の出力は、電気的に選択可能な可変長部分１０８の入力ノードに結合される。マスタ電圧制御遅延線１０１の可変長部分１０８（「可変長延長電圧制御遅延線」としても知られ、かつ図１に標記される）は、「ＶＤＥＬＳ
ＥＸ１」〜「ＶＤＥＬＳ  ＥＸＭＡＸ」と標記された選択可能な数の単位遅延段１１０を含む。可変部分１０８はまた、作動させるべき厳密な数の単位遅延段１１０、およびしたがってバイパスすべき単位遅延段の数、つまり遅延線延長１０８の遅延の全長を選択するために、バス１１４で長さ制御信号を受信するための多重化回路機構１１２をも含む。マスタ電圧制御遅延線１０１の可変長部分１０８の出力は、多重化回路機構１１２によって供給され、図１に「多重化タップ出力」と標記され、バッファ段１１６の入力に結合される。バッファ段１１６の出力は「ＳＹＮＣ」と標記され、それはＤＬＬＣＬＫ入力クロック信号と共に、ＤＬＬ制御ブロック１１８によって受信される。電圧制御遅延線を使用するＤＬＬのためのＤＬＬ制御ブロック１１８の具体的な回路機構は当業者には周知であり、基準クロックを基準クロックの遅延バージョンと比較し、かつ遅延クロックの遅延を増加または低減すべきかどうかを示す制御信号を生成するための少なくとも位相検出器と、電荷ポンプと、位相検出器信号に応答して制御電圧を調整する電荷インテグレータと、制御電圧を初期化しかつリセットするための回路機構とを一般的に含む。ＤＬＬ制御ブロック１１８はＶＲおよびＶＣアナログ制御電圧を供給し、それらは遅延線回路１００内の全ての電圧制御遅延線の単位遅延段の遅延を変調するために使用される。ＤＬＬ制御ブロック１１８は、ＳＹＮＣおよびＤＬＬＣＬＫ信号が同相になり、遅延が１クロック周期に等しくなるまで、マスタ電圧制御遅延線１０１の遅延を調整する。
【００１０】
依然として図１を参照すると、「スレーブ電圧制御遅延線Ａ」および「スレーブ電圧制御遅延線Ｂ」と標記された可変遅延長を各々有するスレーブ電圧制御遅延線１２４および１３２を含む、遅延線回路１００の略図が示されている。各スレーブ電圧制御遅延線は多
数の単位遅延段を含む。スレーブ遅延線１２４では、単位遅延段１２６は「ＶＤＥＬＳ  ＳＡ１」〜「ＶＤＥＬＳ  ＳＡＭＡＸ」と標記される。スレーブ遅延線１３２では、単位遅延段１３４は「ＶＤＥＬＳ  ＳＢ１」〜「ＶＤＥＬＳ  ＳＢＭＡＸ」と標記される。スレーブ電圧制御遅延線１２４は、その遅延線用の入力基準クロック信号である「ＩＮ  Ａ」クロック信号を受信するための入力ノード１２０を含む。スレーブ電圧制御遅延線１３２は、その遅延線用の入力基準クロック信号である「ＩＮ  Ｂ」クロック信号を受信するための入力ノード１４０を含む。スレーブ遅延線１２４および１３２は各々、タップ制御信号を受信するための多重化回路機構１４２および１４４をも含む。「タップＡ選択信号バス」は、単位遅延段１２６の厳密な数を選択するために、バス１２２で受信され、「タップＢ選択信号バス」は、単位遅延段１３４の厳密な数を選択するために、バス１４６で受信される。スレーブ電圧制御遅延線１２４および１３２の出力は、多重化回路機構１４２および１４４によって供給される。出力は「多重化タップＡ出力」および「多重化タップＢ出力」と標記され、バッファ段１２８および１３６の入力にそれぞれ結合される。バッファ段１２８および１３６の出力は、それぞれの出力ノード１３０および１３８にそれぞれ「ＯＵＴ  Ａ」および「ＯＵＴ  Ｂ」と標記される。こうしてノード１３０および１３８は、二つのスレーブ遅延線のそれぞれの入力基準クロック信号に対するそれらの遅延出力クロック信号を表わし、その遅延は以下でより詳細に説明するように細かく調整される。
【００１１】
延長遅延線１０８と直列の固定長遅延線１０２は、ＤＬＬループの遅延を決定する。図１に示す全ての遅延線における単位段の遅延部分は、（以下でさらに詳述するように、多重化回路機構を除いて）略同一であり、かつ単位遅延段の全てが同一制御電圧を共有するので、所定の値のＶＲおよびＶＣに対し、これらの遅延線およびスレーブ遅延線の両方の個々の遅延段による遅延は等しい。制御電圧ＶＲおよびＶＣは、それらの極値で、各段による初期遅延を最小化するように初期化される。１段当たりの最小初期遅延は「ｍｉｎ」と定義される。
【００１２】
関心のある最小ＤＬＬＣＬＫ周期が「ｔｃｋ」であり、バッファ増幅器の遅延が「ｂｕｆ」である場合には、固定長線と延長線を合わせて許容される最大段数は、次式によって与えられる。
【００１３】
【数１】
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【００１４】
これは、所定のクロック周波数に対し１段当たりの最小可能な遅延を達成するように、ＤＬＬが初期化されたときに、ＤＬＬＣＬＫとＳＹＮＣとの間の最大許容遅延が理想的には１クロック周期未満またはそれに等しいためである。
【００１５】
長さ制御信号がタップＬ（１≦Ｌ≦ｅｘｍａｘ）を選択した場合、ＤＬＬが同期しているときに、１段当たりの遅延は（ｔｃｋ−ｂｕｆ）／（ｎ＋Ｌ）であり、ここで「ｎ」は固定長遅延線における段数である。
【００１６】
ＤＬＬマスタ遅延線１０１の目的は、１段当たりのこの固定遅延、ならびにＶＲおよびＶＣの関連値を確立することである。クロック周期は、上で定義した最小「ｔｃｋ」と、上で定義した最大段数で遅延線により達成することのできる最大遅延との間に制約される。この最大クロック周期は「ｔｃｋ」の５倍程度である。
【００１７】
二つのスレーブ遅延は、上述したようにＤＬＬによって確立されるのと同じ１段当たり
の遅延を有する。バス１２２および１４６におけるタップ選択信号は、スレーブ遅延線の何段が「ＩＮ  Ａ」または「ＩＮ  Ｂ」とそれぞれ「ＯＵＴ  Ａ」または「ＯＵＴ  Ｂ」との間の経路にあるかを決定する。したがって、ＤＬＬを使用して、クロック周波数のみに依存し、電力、温度、またはプロセスの変動から独立している正確な増分遅延を確立することによって、スレーブ遅延線の入力に対する出力の正確な配置を維持することができる。
【００１８】
本発明では、ＤＬＬループ内のマスタ遅延線の長さおよびスレーブ遅延線におけるタップの選択の両方を調整して、より高いタイミング精度を達成することが可能であり、それがスレーブ遅延線における出力タップを選択するだけで達成することができることに注目することが重要である。
【００１９】
「Ｌ」の長さ設定および「Ｓ」のスレーブタップ設定に対し、スレーブの入力と出力との間の特定の遅延は、次式によって与えられる。
【００２０】
【数２】
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【００２１】
以下でより詳細に説明する図４および５のグラフは、「ｎ」が１５に等しく、１≦Ｌ≦８かつ１≦Ｓ≦１６である場合について、式［２］から生成される。より高い精度のために、精密に制御される遅延を利用して、関連回路内のスレーブ遅延線の出力におけるバッファ遅延（バッファ１２８および１３６）を考慮に入れ、それを補償することが望ましい。
【００２２】
図１で、ＤＬＬ制御回路機構１１８は、参照によって組み込まれた米国特許出願第１０／７７６，３６６号に記載されたものと基本的に同一である。
【００２３】
二重制御のスレーブ遅延を持つ利点を解説するために、ＤＬＬＣＬＫクロック信号が４ナノ秒の周期を持ち、バッファ遅延が０．１ｎｓである場合、固定長遅延線が１５段および延長遅延線が８段として、１段あたりの遅延は１７０ピコ秒である。第１タップを選択することによって、延長遅延線が単段の長さとなるように選択された場合、ＤＬＬ同期ループ内の総段数は１６であり、段遅延は２４３ピコ秒である。固定長遅延線が１５段を有し、延長遅延線が先行技術と同様に８段に固定されている場合、７３ピコ秒の変化は可能な最小変化の４３％である。延長の長さのより小さい変化を選択することにより、いっそう細かい分解能が可能である。
【００２４】
ここで、図２を参照すると、図１で「ＶＤＥＬＳ」と指定され、スレーブおよび延長遅延線を実現するために使用される遅延段２００のトランジスタレベルの略図が示されている。遅延段回路２００は、個々の遅延段の出力を同一遅延線の他の遅延段と共に単一の出力ノードに多重化するために必要な回路機構を含む。
【００２５】
遅延段２００の単位遅延部分は、トランジスタＭ１、Ｍ３、Ｍ７、およびＭ１０、ならびにＭ２、Ｍ４、Ｍ８、およびＭ９と、ノードＤ１およびＯＵＴそれぞれにおけるそれらのそれぞれの負荷容量Ｃｐａｒ１およびＣｐａｒ２とを含む。遅延段による伝播遅延は、制御電圧ＶＣを変化させることによりトランジスタＭ１およびＭ２に流れる駆動電流を制御し、かつ制御電圧ＶＲを変化させることによりトランジスタＭ１０およびＭ９に流れる駆動電流を制御することによって、調整される。トランジスタＭ３、Ｍ７、およびＭ４、ＭＳは単純なインバータとして働き、遅延段による伝播遅延に対しては最小限の影響を持
つ。トランジスタＭ１４およびＭ１３はそれぞれ、ＶＣと電源との間、およびＶＲと接地との間のコンデンサとして接続される。全ての電圧制御遅延線における他の全ての遅延段の同等のトランジスタと呼応して、これらのコンデンサ接続トランジスタはそれぞれ、ＶＣおよびＶＲの積分コンデンサとして働く。トランジスタＭ１７およびＭ１８から成るバッファ増幅器は、ノードＯＵＴで遅延段の出力に結合され、トランジスタＭ２９およびＭ３０を含むタップ選択多重化トランスミッションゲートを駆動する。負荷容量をノードＯＵＴにおける負荷容量と一致させるために、トランジスタＭ１７およびＭ１８を含む同じバッファ増幅器が中間ノードＤ１に結合される。駆動電流ならびにノードＤ１およびＯＵＴの負荷容量を一致させることにより、立上り信号および立下り信号の伝播遅延間の変動は、個々の遅延段を通して補償される。タップの出力を段の入力と同相にするために、２段の反転もまた必要である。
【００２６】
多重化トランスミッションゲートをオンにするための選択回路機構は、トランジスタＭ１９〜Ｍ２３、Ｍ２５〜２７、およびインバータＭ３８〜３９を含むＮＡＮＤゲートからなる４入力ＡＮＤゲートを含む。スレーブ遅延線および延長遅延線の各個別遅延段はそれぞれ、タップの一意の組合せおよび長さ選択信号、ならびにそれらの相補信号を、図１に示すようにそれらのそれぞれのバスで受信する。図２に戻って参照すると、各遅延線内の遅延段のうちの一つであって一つだけにおける４入力ＮＡＮＤゲートが、論理ハイ状態の信号ＴＳ０〜ＴＳ３の全てを有し、ノードＴＡＰＥＮの信号を高レベルにし、図１に示すようにその段のＯＵＴにおける信号を「多重化タップ出力」ラインに送る。長さ制御信号の場合、この例では、１：８の選択が必要なだけであるので、最上位ビットが高レベルになる。
【００２７】
ここで、図３を参照すると、図１で「ＶＤＥＬＭ」と指定され、固定長電圧制御遅延線を実現するために使用される、遅延段３００のトランジスタレベルの略図が示されている。実際の遅延素子ならびにノードＤ１およびＯＵＴにおけるそれぞれの負荷容量は、上述したＶＤＥＬＳ遅延段２００の場合と同じである。したがって、制御電圧ＶＲおよびＶＣに応じた段による遅延は、図２および３に示す二種類の遅延段に対して、略同一である。しかし、固定遅延線では、図３の遅延段３００における個々の段の出力を持ち出す必要が無いので、タップ選択回路機構は全く含まれない。
【００２８】
図４は、１５段の固定遅延および１〜８段の間で可変の延長遅延を持つマスタ遅延線における総段数と、スレーブの入力と１〜１６段の間で可変の選択されたタップとの間の段数との全ての組合せに対する可能なスレーブ遅延を示すグラフ４００である。遅延は降順にソートされ、遅延の重複は除去されている。したがって、Ｙ軸の標記は「ナノ秒単位の遅延」である。組合せは遅延が増大する順番に連続的に番号を付けただけであるので、Ｘ軸に沿った「設定組合せのシーケンス番号」に内在する意味は無い。図４で使用されるクロック周期は４ナノ秒であり、使用されるバッファ遅延は０．１ナノ秒に等しい。
【００２９】
図５は、図４に示したグラフ４００の二つの連続する遅延間の遅延の差、および固定された２３段マスタ遅延線によってもたらされる基準分解能５００を示すグラフ５０２である。これらの差は、いずれかの特定の遅延目標付近で達成できる分解能を表わす。分解能は、マスタ遅延線が先行技術のように２３段で固定された場合に達成できる固定分解能と比較される。マスタ遅延線の２３段およびスレーブの１６段により可能な最大スレーブ遅延は（１６／２３）＊３．９ナノ秒であるので、このポイントを超える比較は無意味であり、したがってそれ以上の先行技術の分解能５００は図５には示さない。これは、本発明のさらなる利点を実証する。比較が有意である範囲に対して改善が１．８倍である単一の場合を除き、分解能は少なくとも２倍に改善される。Ｘ軸の標記は図４の場合と同じであり、図５のＹ軸の標記は「ナノ秒単位の変化」である。
【００３０】
図６の表は、実際の長さおよびタップの組合せと共に、関連遅延および連続遅延間の差を示す。図６のデータは、図４および５のグラフを作成するために使用された。
【００３１】
本発明をその実施形態に関連して詳しく示しかつ記載したが、本発明の精神および範囲から逸脱することなく、形態および詳細に様々な他の変化を施すことができることを、当業者は理解される。この説明は例として行われたものであり、本発明は請求の範囲の記載によって画定されることを理解されたい。
【図面の簡単な説明】
【００３２】
【図１】ＤＬＬ内のマスタ電圧制御遅延線と、二つのスレーブ電圧制御遅延線とを含み、スレーブ電圧制御遅延線の各々がタイミング分解能を改善した、本発明の実施形態に係る遅延線回路の詳細ブロック図である。
【図２Ａ】図１のスレーブ電圧制御遅延線および延長電圧制御遅延線で使用される、多重化回路機構を含む単位遅延回路の略図である。
【図２Ｂ】図１のスレーブ電圧制御遅延線および延長電圧制御遅延線で使用される、多重化回路機構を含む単位遅延回路の略図である。
【図３】図１の固定長電圧制御遅延線で使用される単位遅延回路の略図である。
【図４】固定長電圧制御遅延線が１５段を有し、延長電圧制御遅延線が１〜８段を有し、スレーブ電圧制御遅延線が１〜１６段を有する、本発明の実施形態に係る、マスタ遅延線における総段数とスレーブの入力と選択されたタップとの間の段数との全ての組合せについての可能なスレーブ遅延を示すグラフ例である。
【図５】図４のグラフの二つの連続遅延間の遅延の差を、２３遅延段を持つ先行技術の固定長マスタ電圧制御遅延線によってもたらされるタイミング分解能と比較して示すグラフである。
【図６】実際の長さおよびタップの組合せと共にそれらの関連遅延および本発明の一実施形態に係る連続遅延間の差を示す表である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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