(57)【要約】【課題】高耐圧で駆動電流が大きなパワー半導体装置を提供する。【解決手段】ドレイン領域に接続された第１導電型の不純物を含む延長ドレイン領域２において、第２導電型の不純物を含む埋め込み領域４が埋め込まれ、且つ埋め込み領域４の下方に位置する領域に第１導電型の不純物の濃度ピークが上面近傍よりも高い部分が設けられている。延長ドレイン領域２の深さを従来よりも浅くすることができる。【選択図】図１
2007096225.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に設けられ、半導体からなり、上面部の下方に前記上面部よりも高濃度で第２導電型不純物を含む領域が形成されている延長ドレイン領域と、
前記延長ドレイン領域のうち、前記上面部と前記上面部よりも高濃度の第２導電型不純物を含む領域との間に埋め込まれ、第１導電型の半導体からなる埋め込み領域と、
前記延長ドレイン領域上に設けられ、第２導電型不純物を含むドレイン領域と、
前記半導体基板上に設けられるとともに前記延長ドレイン領域に接し、第１導電型不純物を含む半導体層と、
前記半導体層上に設けられ、第２導電型不純物を含むソース領域と、
前記半導体層の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極とを備えていることを特徴とする半導体装置。
【請求項２】
前記延長ドレインのうち、前記上面部には第２導電型不純物の濃度ピークが形成され、前記上面部よりも高濃度の第２導電型不純物を含む領域には、少なくとも１つの第２導電型不純物の濃度ピークが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドレイン領域には、前記延長ドレイン領域よりも高濃度の第２導電型不純物が含まれていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１導電型の半導体基板上に設けられた延長ドレイン領域と、前記延長ドレイン領域に埋め込まれ、第１導電型の半導体からなる埋め込み領域と、前記延長ドレイン領域上に設けられ、第２導電型不純物を含むドレイン領域と、前記半導体基板上に設けられるとともに前記延長ドレイン領域に接し、第１導電型不純物を含む半導体層と、前記半導体層上に設けられ、第２導電型不純物を含むソース領域と、前記半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極とを備えている半導体装置の製造方法であって、
前記半導体基板上に形成された第１のパターンをマスクとして前記半導体基板内に第２導電型不純物イオンを注入する工程（ａ）と、
前記第１のパターンをマスクとして、前記工程（ａ）よりもドーズ量が大きく、且つ加速エネルギーが大きい条件で前記半導体基板内に第２導電型不純物イオンを少なくとも１回注入する工程（ｂ）と、
熱処理により前記工程（ａ）および（ｂ）で注入された第２導電型不純物を拡散させ、延長ドレイン領域を形成する工程（ｃ）と、
第２のパターンをマスクとして前記延長ドレイン領域に第１導電型不純物イオンを注入した後に熱処理を加えることにより前記延長ドレイン領域に埋め込まれた前記埋め込み領域を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項５】
前記工程（ｃ）で形成される前記延長ドレイン領域には、下面部の下方に前記下面部よりも高濃度の第２導電型不純物を含む領域が形成されており、
前記工程（ｄ）では、前記埋め込み領域が前記延長ドレイン領域の前記下面部と前記下面部よりも高濃度の第２導電型不純物を含む領域との間に形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型高耐圧ＭＯＳトランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
パワーＭＯＳトランジスタは、高耐圧化と、駆動電流の大電流化とを実現することを目的として設計されている。パワーＭＯＳトランジスタの中でも、ＣＭＯＳ（Complementary MOS)の拡散フローが展開しやすい高耐圧トランジスタとして横型の高耐圧ＭＯＳトランジスタが挙げられる。ここで、「横型のＭＯＳトランジスタ」とは、チャネル中のキャリアが基板面に平行な方向に流れるＭＯＳトランジスタのことを指す。この横型のＭＯＳトランジスタについて、耐圧を上げるために低濃度の延長ドレイン領域内に接合電界効果トランジスタ（ＪＦＥＴ）を形成することが提案されている。
【０００３】
図１１は、第１の従来例に係る半導体装置を示す断面図であり、図１２は、第２の従来例に係る半導体装置を示す断面図である。
【０００４】
例えば、図１１に示す第１の従来例に係る半導体装置では、Ｐ型基板１１１に形成されたＮ型の低濃度拡散層からなる延長ドレイン領域１２６が設けられている。そして、延長ドレイン領域１２６内にＰ型埋設層１２７が形成されており、このＰ型埋設層１２７が延長ドレイン領域１２６をチャネルとするＪＦＥＴのゲートの役割をしている。ドレイン電極１１６に電圧が印加された場合、このＪＦＥＴがピンチオフすることによって高耐圧が得られる構造になっている（特許文献１参照）。
【０００５】
また、図１２に示す第２の従来例に係る半導体装置では、Ｐ型埋設層２６０を複数形成してＪＦＥＴのチャネル数を増やすことによって、延長ドレイン領域２４１の抵抗を下げることが可能になっている（特許文献２参照）。
【特許文献１】特開平０６−２９１２６３号公報
【特許文献２】米国特許第６２０７９９４号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１３は、第１の従来例に係る半導体装置における縦方向の不純物プロファイルを示す断面図である。延長ドレイン領域はＰ型基板の上面近傍に注入された不純物が熱拡散することにより形成されるので、図１３に示すように、延長ドレイン領域の上部から下部に向かってｎ型不純物の濃度は低くなる。
【０００７】
Ｐ型埋設層の不純物濃度は延長ドレイン領域の不純物濃度よりも高くすることが必要になるが、不純物濃度が薄くなり過ぎると延長ドレイン領域のうちＰ型埋設層より深い部分での抵抗が上がる。すると、低抵抗化するために延長ドレイン領域の深い部分にまで十分な量の不純物を拡散させることが必要となり、延長ドレイン領域とＰ型基板との接合面積が増える。その結果、高周波特性が悪くなったり、大きな駆動電流を得ることが難しくなったりするという不具合が生じる。
【０００８】
本発明の目的は、高耐圧で駆動電流が大きなパワー半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題に鑑みて、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられ、半導体からなり、上面部の下方に前記上面部よりも高濃度で第２導電型不純物を含む領域が形成されている延長ドレイン領域と、前記延長ドレイン領域のうち、前記上面部と前記上面部よりも高濃度の第２導電型不純物を含む領域との間に埋め込まれ、第１導電型の半導体からなる埋め込み領域と、前記延長ドレイン領域上に設けられ、第２導電型不純物を含むドレイン領域と、前記半導体基板上に設けられるとともに前記延長ドレイン領域に接し、第１導電型不純物を含む半導体層と、前記半導体層上に設けられ、第２導電型不純物を含むソース領域と、前記半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極とを備えている。
【００１０】
この構成により、ゲート電極下方の半導体層をチャネルとするパワーＭＯＳトランジスタにおいて、延長ドレイン領域のうち埋め込み領域の下方に位置する領域の不純物濃度が高くなっているので、この部分の抵抗が低減される。このため、本発明の半導体装置では埋め込み領域をゲートとするＪＦＥＴを形成させて耐圧の向上を図りつつ、駆動電流を増大させることができる。また、構造上延長ドレイン領域の深さを従来よりも浅くすることができるので、延長ドレイン領域と半導体基板との間に生じる接合容量を低減させ、高周波特性を向上させることもできる。
【００１１】
本発明の半導体装置の製造方法は、第１導電型の半導体基板上に設けられた延長ドレイン領域と、前記延長ドレイン領域に埋め込まれ、第１導電型の半導体からなる埋め込み領域と、前記延長ドレイン領域上に設けられ、第２導電型不純物を含むドレイン領域と、前記半導体基板上に設けられるとともに前記延長ドレイン領域に接し、第１導電型不純物を含む半導体層と、前記半導体層上に設けられ、第２導電型不純物を含むソース領域と、前記半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極とを備えている半導体装置の製造方法であって、前記半導体基板上に形成された第１のパターンをマスクとして前記半導体基板内に第２導電型不純物イオンを注入する工程（ａ）と、前記第１のパターンをマスクとして、前記工程（ａ）よりもドーズ量が大きく、且つ加速エネルギーが大きい条件で前記半導体基板内に第２導電型不純物イオンを少なくとも１回注入する工程（ｂ）と、熱処理により前記工程（ａ）および（ｂ）で注入された第２導電型不純物を拡散させ、延長ドレイン領域を形成する工程（ｃ）と、第２のパターンをマスクとして前記延長ドレイン領域に第１導電型不純物イオンを注入した後に熱処理を加えることにより前記延長ドレイン領域に埋め込まれた前記埋め込み領域を形成する工程（ｄ）とを備えている。
【００１２】
この方法によれば、ＭＯＳトランジスタのドレインとして機能する延長ドレイン領域を形成する際にドーズ量および加速エネルギーが異なる少なくとも２回のイオン注入を行うことにより、延長ドレイン領域の深い領域の不純物濃度を表面部よりも高くすることができるので、延長ドレイン領域における抵抗を低減させた半導体装置を製造することが可能となる。また、この方法によれば、埋め込み領域の下方に位置する延長ドレイン領域の不純物濃度を上げつつ従来よりも延長ドレイン領域の深さを浅くすることができる。このため、半導体基板と延長ドレイン領域との間の接合容量を低減させた半導体装置を製造することが可能となる。
【発明の効果】
【００１３】
本発明によれば、パワーＭＯＳトランジスタのドレインの一部となる延長ドレイン領域の深い部分の不純物濃度を表面部より大きくすることにより、ドレイン電流の増大を図りつつ、寄生容量が低減された高耐圧のパワーＭＯＳトランジスタを実現することができる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。本実施形態の半導体装置は、低濃度の不純物を含む延長ドレイン領域を備えたＭＯＳ構造のパワートランジスタである。また、図２は、本実施形態の半導体装置の延長ドレイン領域２における深さ方向の不純物プロファイルを示す図である。
【００１５】
図１に示すように、本実施形態の半導体装置は、高濃度のｐ型不純物を含むＳｉ基板１ａと、Ｓｉ基板１ａ上にエピタキシャル成長され、低濃度のｐ型不純物を含むＳｉなどからなる半導体層１ｂと、半導体層１ｂの上に設けられ、ｎ型不純物を含む半導体からなる延長ドレイン領域２と、延長ドレイン領域２内に埋め込まれ、ｐ型不純物を含む半導体からなる埋め込み領域４と、半導体層１ｂ上に設けられ、且つ延長ドレイン領域２と接し、半導体からなるｐ+型領域３と、延長ドレイン領域２上に設けられ、ｎ型不純物を含む半導体からなるドレイン領域８ｂと、ｐ+型領域（半導体層）３上に設けられ、ｎ型不純物を含む半導体からなるソース領域８ａと、ｐ+型領域３の上から延長ドレイン領域２の上に亘って設けられたＳｉＯ2などからなる厚さ約３０ｎｍのゲート絶縁膜６と、ゲート絶縁膜６上に設けられたポリシリコンなどからなるゲート電極７と、ｐ+型領域３上および延長ドレイン領域上にそれぞれ設けられ、ＳｉＯ2などからなる素子分離用の絶縁膜５ａ、５ｂと、絶縁膜５ａ、５ｂ、ソース領域８ａ、ドレイン領域８ｂおよびゲート電極７の上に設けられ、ＳｉＯ2膜とＢＰＳＧ膜との積層膜である層間絶縁膜９と、層間絶縁膜９に設けられ、ソース領域８ａ、ゲート電極７およびドレイン領域８ｂにそれぞれ達するコンタクトホール１０ａ、１０ｂ、１０ｃと、コンタクトホール１０ａ、１０ｂ、１０ｃを埋めるプラグと、プラグを介してソース領域８ａに接続されたアルミ合金膜からなる配線１１ａと、プラグを介してゲート電極７に接続されたアルミ合金膜からなる配線１１ｂと、プラグを介してドレイン領域８ｂに接続されたアルミ合金膜からなる配線１１ｃと、層間絶縁膜９および配線１１ａ、１１ｂ、１１ｃの上に設けられたＳｉＮからなる保護膜１２とを備えている。なお、図１では、Ｓｉ基板１ａと半導体層１ｂとを合わせて基板（半導体基板）１として示している。また、延長ドレイン領域２は、パワーＭＯＳトランジスタのドレイン領域として機能する領域のうちドレイン領域８ｂよりも不純物濃度が低い領域を指している。
【００１６】
また、Ｓｉ基板１ａ内の不純物濃度は、約１×１０19ｃｍ-3である。ソース領域８ａおよびドレイン領域８ｂ内の不純物濃度は、共に５×１０20ｃｍ-3程度であり、ｐ+型領域３内の不純物濃度は、２×１０18ｃｍ-3程度である。また、図２に示すように、延長ドレイン領域２は厚さが約４μｍであり、上面からの深さが０．４μｍ〜１．０μｍの位置に濃度１〜２×１０17ｃｍ-3のｐ型不純物を含む埋め込み領域が埋め込まれている。この延長ドレイン領域２の不純物濃度は、埋め込み領域４の上に位置する（延長ドレイン領域２の）部分では約１×１０16ｃｍ-3であるが、埋め込み領域４の下に位置する領域では、上面からの深さが約２μｍの部分で２×１０16ｃｍ-3よりも高いピーク２ａ（図１参照）を示す。そして、上面から２μｍより深い部分では、深くなるにつれて延長ドレイン領域２中の不純物濃度が１×１０14ｃｍ-3程度まで減少してゆく。ピーク２ａでのｎ型不純物濃度は、２×１０16ｃｍ-3以上であることが好ましい。
【００１７】
本実施形態の半導体装置では、ｐ+型領域３におけるゲート電極７の下側の領域はチャネル領域として機能する。そして延長ドレイン領域２内に形成された埋め込み領域４が、延長ドレイン領域２をチャネルとするＪＦＥＴのゲートとして機能する。一方、ソース領域ａとドレイン領域８ｂとの間に電圧が印加され、ゲート電極７に正電圧が印加されると、ｐ+型領域３のゲート電極７の直下方に位置する領域がチャネル領域となって電流が流れる。従って、本実施形態の半導体装置は、ＭＯＳトランジスタとしてソース−ドレイン間に電流を流すとともに、ドレイン領域８ｂに高電圧が印加された時には、ＪＦＥＴがオフして高ドレイン耐圧が得られるパワーＭＯＳトランジスタとなっている。本実施形態の半導体装置において、例えば耐圧は約１２０Ｖ、電流は１００ｍＡ／（ゲート幅(mm)）である。
【００１８】
延長ドレイン領域を形成するのに一般的に用いられる、表面近傍に一回イオン注入して熱拡散する方法で形成した場合、延長ドレイン領域内のｎ型不純物濃度は図１３に示すように、表面近傍でピークを有し、深くなるにつれてだんだん薄くなる分布を示す。
【００１９】
延長ドレイン領域２での抵抗値は、ｎ型不純物の濃度を上げることによって低減する。しかし、従来の半導体装置における延長ドレイン領域では、深くなるにつれｎ型不純物の濃度が薄くなっていくので、抵抗値を低くして大電流を得るためには、不純物をより深い領域まで拡散させる方法しかなかった。この場合、延長ドレイン領域の深さを深くすることで延長ドレイン領域と半導体層との接合面積が増え、接合容量の増大に伴う高周波特性の劣化が生じるという不具合があった。
【００２０】
これに対して本実施形態の半導体装置では、図２に示すように、上面近傍に不純物濃度のピークを有するのに加え、延長ドレイン領域２のうち埋め込み領域４より深い領域に、上面近傍領域よりも不純物濃度が高い不純物濃度のピークを有している。その結果、パワーＭＯＳトランジスタのドレイン領域の一部として機能する延長ドレイン領域２の深い領域での抵抗値および上面近傍での抵抗値が共に低減され、駆動電流を大きくすることができる。
【００２１】
また、従来の一回イオン注入で所望の抵抗値を得るためには延長ドレイン領域の深さが６μｍ程度必要であるところ、本実施形態の半導体装置では延長ドレイン領域２の深さが３．５μｍとなっている。延長ドレイン領域２は、縦横比が約１：５で形成されているので、延長ドレイン領域２と半導体層１ｂとの接合容量は従来の方法で形成された延長ドレイン領域に比べて約２５％低減でき、駆動電流を大きくできるとともに高周波特性を向上させることができる。このように、本実施形態の半導体装置では、高耐圧で且つ駆動電流が大きくなっており、高周波特性が向上している。
【００２２】
なお、本実施形態の半導体装置では、延長ドレイン領域２内の不純物を図２に示すように分布させたが、ｎ型不純物の濃度ピークがｐ型不純物を含む埋め込み領域４よりも深い位置になっていればｎ型不純物の濃度ピーク位置や埋め込み領域４の位置は図２の例に限られない。少なくとも、延長ドレイン領域２のうち埋め込み領域４より下に位置する領域に上面部（例えば図２では上面から０．４μｍ以内の部分）よりも高濃度にｎ型不純物を含む部分が設けられていればよい。この場合、埋め込み領域４内のｐ型不純物濃度は同領域内でのｎ型不純物濃度よりも大きくする。また、延長ドレイン領域２内のｎ型不純物濃度や埋め込み領域４内のｐ型不純物濃度は、上述の値に限られない。
【００２３】
なお、図１では埋め込み領域４を１層のみ形成した例を示したが、延長ドレイン領域２内でのｎ型不純物の濃度ピークの位置を更に深くし、ｎ型不純物のピークより上の領域に埋め込み領域４を２層以上形成してもよい。この場合、パワーＭＯＳトランジスタである半導体装置のオン抵抗をさらに低減することができる。
【００２４】
なお、本実施形態では半導体装置がＮチャネル型のパワーＭＯＳトランジスタである例を示しているが、Ｐチャネル型ＭＯＳトランジスタであっても本実施形態で説明した構造を適用できる。その際には、本実施形態の半導体装置の基板や各領域に含まれる導電型を反転させればよい。
【００２５】
（第２の実施形態）
本発明の第２の実施形態として、第１の実施形態に係る半導体装置の製造方法を説明する。
【００２６】
図３〜図１０は、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００２７】
まず、図３に示すように、濃度１×１０19ｃｍ-3程度のｐ型不純物を含むＳｉ基板１ａの上にＣＶＤ法などにより濃度１×１０15ｃｍ-3程度のｐ型不純物を含むＳｉからなる半導体層１ｂをエピタキシャル成長させる。次いで、半導体層１ｂ上にＳｉＯ2膜を形成した後に所望の領域上にレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとしてＳｉＯ2膜の一部をエッチングしてＳｉＯ2パターン２２を形成する。続いて、ＳｉＯ2パターン２２をマスクにしてリン（Ｐ）をドーズ量および加速エネルギーを変えて２段階で注入する。まず、リンをドーズ量１×１０12〜１×１０13ｃｍ-2程度、加速エネルギー４００ｋｅＶで注入した後、より大きいドーズ量（２×１０12〜２×１０13ｃｍ-2程度）で加速エネルギーを３ＭｅＶ程度として半導体層１ｂ内に注入する。これにより、図３に示すように、異なる深さに２つの不純物濃度のピークが形成される。なお、上記の２段階の注入は、どちらの注入を先に行ってもよい。
【００２８】
次に、図４に示すように、１０５０℃程度の窒素雰囲気中で２０時間程度半導体装置の熱処理を行うことにより、上面近傍のリン濃度が１×１０16ｃｍ-3程度で、より深い（よりＳｉ基板１ａに近い）部分に濃度２×１０16ｃｍ-3を越えるリンの濃度ピークを有する厚さ約３．５μｍの延長ドレイン領域２を半導体層１ｂであった部分に形成する。この時、異なる深さに注入されたリンを相互に拡散させて、リンが拡散した領域同士を一部重複させることによって、上面近傍のみから熱拡散させる場合に比べ、延長ドレイン領域２の内部に上面近傍よりも不純物濃度が高い領域が形成されるような分布を形成することができる。
【００２９】
次に、図５に示すように、ＳｉＯ2膜とＳｉ3Ｎ4膜とを少なくとも半導体層１ｂ上に順次形成した後、所望の領域に形成したレジストパターン（図示せず）をマスクにしてエッチングし、図５に示すように、ＳｉＯ2膜２４とＳｉ3Ｎ4膜２５とを有するパターンを形成する。そして、延長レジスト領域２上および半導体層１ｂの領域上を覆うレジストパターン２６を形成し、これをマスクにホウ素（Ｂ）イオンを２〜５×１０12ｃｍ-2程度のドーズ量でＳｉＯ2膜２４とＳｉ3Ｎ4膜２５を貫通するように半導体層１ｂの一部に注入する。
【００３０】
次に、図６に示すように、レジストパターン２６を除去した後、ＳｉＯ2膜２４とＳｉ3Ｎ4膜２５とを有するパターンをマスクとして半導体層１ｂおよび延長ドレイン領域２の一部を酸化して素子分離用絶縁膜となる絶縁膜５ａ、５ｂを形成する。また、この熱酸化工程では、図５に示す工程で注入されたホウ素が拡散され、半導体層１ｂであった領域に濃度が１×１０16ｃｍ-3程度のｐ型不純物（ホウ素）を含むｐ+型領域３が形成される。その後、ＳｉＯ2膜２４とＳｉ3Ｎ4膜２５とを除去する。
【００３１】
次に、図７に示すように、半導体装置上に絶縁膜５ｂの上方に開口が形成されたレジストパターン２９を形成し、これをマスクにして延長ドレイン領域２内にホウ素イオンをドーズ量３〜５×１０12ｃｍ-2程度、加速エネルギー２００ｋｅＶ程度で約０．５〜１．０μｍの深さに注入する。
【００３２】
次いで、図８に示すように、レジストパターン２９を除去した後、熱酸化によりｐ+型領域３および延長ドレイン領域２上に厚さ６００ｎｍのＳｉＯ2膜を形成する。さらに、ＣＶＤ法などによりＳｉＯ2膜３１上に厚さ４００ｎｍのポリシリコン膜を形成する。なお、ＳｉＯ2膜を形成するための熱酸化工程により、図７に示す工程で注入されたホウ素が活性化し、ホウ素濃度が２〜３×１０16ｃｍ-3程度の埋め込み領域４が延長ドレイン領域２内に形成される。埋め込み領域４は、延長ドレイン領域２より前に形成しておいてもよい。ここで、埋め込み領域４はｎ型不純物を含む延長ドレイン領域２をチャネルとするＪＦＥＴのゲートとなる。その後、レジストパターン（図示せず）をマスクにしてエッチングし、ｐ+型領域３および延長ドレイン領域２上に設けられたゲート絶縁膜６と、ゲート絶縁膜６上に設けられたＭＯＳトランジスタのゲート電極７とを形成する。
【００３３】
次に、図９に示すように、ゲート電極（ゲートパターン）７をマスクとしてｐ+型領域３および延長ドレイン領域２に砒素（Ａｓ）イオン注入して、高濃度でｎ型不純物を含むＭＯＳトランジスタのソース領域８ａおよびドレイン領域８ｂを形成する。続いて、半導体装置上にＳｉＯ２膜とＢＰＳＧ膜との積層膜である層間絶縁膜９を堆積後、９００℃程度の温度で熱処理して層間絶縁膜９の上面を平坦化する。この際にソース領域８ａおよびドレイン領域８ｂ中の不純物を活性化を行うことも可能である。そしてレジストパターン（図示せず）をマスクにして所望の領域の層間絶縁膜９をエッチングして、コンタクトホールを形成する。ここでは、ソース領域８ａに至るコンタクトホール１０ａと、ゲート電極７に至るコンタクトホール１０ｂと、ドレイン領域８ｂに至るコンタクトホール１０ｃとがそれぞれ形成される。
【００３４】
次に、図１０に示すように、スパッタリングによって例えばコンタクトホール１０ａ、１０ｂ、１０ｃを埋め、ＡｌＳｉＣｕなどＡｌを主成分とする合金膜を層間絶縁膜９上に形成した後、レジストパターン（図示せず）をマスクにして当該合金膜をエッチングし、レジストを除去する。これによって、コンタクトホール１０ａ、１０ｂ、１０ｃに埋め込まれたプラグと、これらのプラグに接続された配線１１ａ、１１ｂ、１１ｃをそれぞれ形成する。次いで、ＳｉＮからなる保護膜１２をプラズマＣＶＤ法で形成する。以上のような工程により、ソース領域８ａ・ドレイン領域８ｂよりも低濃度のｎ型不純物を含む延長ドレイン領域２と、延長ドレイン領域２に埋め込まれ、ＪＦＥＴのゲートとなり、ｐ型不純物を含む埋め込み領域４とを有するＭＯＳ構造のパワートランジスタが製造できる。
【００３５】
ここで、延長ドレイン領域２は、上面近傍に含まれるｎ型不純物の濃度よりも埋め込み領域４より深い位置に含まれるｎ型不純物の濃度ピークの方が高くなるよう形成される。埋め込み領域４内の不純物濃度と延長ドレイン領域２内の不純物濃度とは、ＪＦＥＴの空乏化と密接に関係するため、上述したように十分な耐圧がとれる値に設計されることが好ましい。例えば、延長ドレイン領域２の深さを従来の方法に比べ約４０％程度浅くすることでオン抵抗が低減でき、駆動電流を増加させることができる。また、寄生容量の低減が可能となり、高周波特性を向上させることもできる。
【００３６】
なお、本実施形態で説明したのは第１の実施形態の半導体装置の製造方法の一例であり、他の方法を用いても第１の実施形態の半導体装置を製造することは可能である。
【産業上の利用可能性】
【００３７】
本発明の半導体装置は、携帯電話などの携帯用機器をはじめとした種々の機器に用いることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】第１の実施形態に係る半導体装置の延長ドレイン領域２における深さ方向の不純物プロファイルを示す図である。
【図３】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１１】第１の従来例に係る半導体装置を示す断面図である。
【図１２】第２の従来例に係る半導体装置を示す断面図である。
【図１３】第１の従来例に係る半導体装置における縦方向の不純物プロファイルを示す断面図である。
【符号の説明】
【００３９】
１        基板
１ａ      Ｓｉ基板
１ｂ      半導体層
２        延長ドレイン領域
２ａ      ピーク
３        ｐ+型領域
４        埋め込みドレイン領域
５ａ、５ｂ    絶縁膜
６        ゲート絶縁膜
７        ゲート電極
８ａ      ソース領域
８ｂ      ドレイン領域
９        層間絶縁膜
１０ａ、１０ｂ、１０ｃ      コンタクトホール
１１ａ、１１ｂ、１１ｃ      配線
１２      保護膜
２２      ＳｉＯ2パターン
２４、３１      ＳｉＯ2膜
２５      Ｓｉ3Ｎ4膜
２６、２９      レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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