(57)【要約】【課題】２端子構成のダイオード等の半導体装置を、チップスケールのパッケージ等の小さな領域に搭載可能な構造とする。【解決手段】半導体装置１０をメサ構造とする。メサ構造の台形基部表面のｎ型Ｓｉ基板１１上から、メサ側面に沿って設けられたメッキ等の導電性金属で、素子表面側にカソード側となる電極２４ａを引き出す。アノード側となる電極２４ｂは、Ｐ型拡散層１３に基づき、電極２４ａを引き出したと同じ素子表面側に設ける。かかる構成全体を、電極２４ａ、２４ｂの表面が露出するように樹脂１５で封止する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置の構造であって、
前記半導体装置は、実装面側に全電極が設けられ、チップサイズパッケージに形成されたメサ型構造を有することを特徴とする半導体装置の構造。
【請求項２】
半導体装置の構造であって、
前記半導体装置はメサ型構造を有し、
異なる面に形成された電極のうち、一方の電極が導電性金属により他方の電極形成面側に引き出されていることを特徴とする半導体装置の構造。
【請求項３】
半導体装置の構造であって、
前記半導体装置はメサ型構造を有し、
上下に離されて形成された電極のうち、下方の電極が導電膜によりメサ側面に沿って上方の電極形成面側に引き出されていることを特徴とする半導体装置の構造。
【請求項４】
電極形成用のメッキ工程を有する半導体装置の製造方法であって、
前記メッキ工程では、メサ型の前記半導体装置の異なる面に形成された電極のうち、一方の電極が他方の電極形成面側に引き出されるように他方の電極との間を分離するマスクを用いてメッキを行うことを特徴とする半導体装置の製造方法。
【請求項５】
半導体装置の製造方法であって、
前記半導体装置をメサ型に形成し、
上下に離して形成した電極のうち、一方の電極をメッキによりメサ側面に沿って他方の電極形成面側に引き出すことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特にメサ型のダイオード等の半導体装置に適用して有効な技術である。
【背景技術】
【０００２】
以下に説明する技術は、本発明を完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
半導体装置の中で、電極が２極設けられる形式のダイオード等では、素子表面と素子裏面とにそれぞれ形成される電極を用いたプレーナー型の素子構造が、携帯電話等の回路に使用される場合があった。しかし、ＰＮ接合がメサ型接合をとるメサ型構成の方が、比較的にその製造が簡単に行える等の理由で、ダイオード等の半導体装置ではメサ型の構成が採用される場合もある。
【０００４】
かかるメサ型の半導体装置に関しては、例えば、特許文献１等にその開示がある。メサ型半導体素子において、耐湿性及び耐水性を向上させるために、メサ型の側面部分に絶縁膜による保護膜を形成して上部電極と下部電極から電極を取り出す技術が、特許文献１の段落［００３０］〜［００３２］及び図１には開示されている。
【０００５】
メサ型ダイオードのメサ面の側面にガラス層を形成して保護膜を形成し、電極は上面と下面から取り出す技術は、例えば特許文献２の段落［０００８］及び図２、３に開示されている。
【０００６】
メサ型半導体素子の上部のメサの挟面から電極を取り出すために、上面に絶縁膜を形成して下部の結晶層を選択エッチングして上部の絶縁膜をリフトオフして上部と下部から電極を取り出す技術が、例えば特許文献３の段落［００１３］及び図２には開示されている。
【０００７】
狭いメサ領域に動作領域を設けて、上部に電極を設けバンプを形成し、動作領域の周囲に別の半導体層によるメサ領域を設けて動作領域から上部に電極を引き出して別の電極を設けてバンプを形成する技術が、例えは特許文献４の段落［００１４］〜［００１７］及び図１には開示されている。
【０００８】
ホトダイオードを構成する第１のメサ型とホトダイオードには使用しない第２のメサ型を設けて、第２のメサ型にアース電極を引き出して上面に２つの電極を形成する技術が、例えば特許文献５の段落［００１７］〜［００１９］及び図１には開示されている。
【０００９】
ホトダイオードを構成する第１のメサ型とホトダイオードとは別の第２のメサ型を設けて、第２のメサ型に配線を引き出して上面に２つの電極を形成する技術が、例えば特許文献６の段落［０００７］〜［０００８］及び図１には開示されている。
【特許文献１】特開平７−２４５３４１号公報
【特許文献２】特開平６−２９１３３９号公報
【特許文献３】特開平６−３５０１９７号公報
【特許文献４】特開２０００−３４９１１３号公報
【特許文献５】特開２０００−７４７３５号公報
【特許文献６】特開平５−８２８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、これまでのプレーナー型の構成、あるいはメサ型の構成においては、以下の課題があることを本発明者は見出した。
【００１１】
すなわち、携帯電話等の回路等に使用される半導体装置ではより小さな構成が要請される。かかる要請に応えるべく、ダイオードをより小さなパッケージに搭載しようとすると、チップサイズを当然に小さくする必要がある。プレーナー型の場合には、チップサイズを小さくしてアイソレーション領域を小さくすると、耐圧等の劣化を招くという技術的障害が発生する。
【００１２】
また、半導体装置の裏面電極を使用するこれまでの構成では、裏面電極からはリード等による引き出しが必要となり、その分、当然にパッケージサイズが大きくなり、小さなパッケージに収めることができなくなるという問題点もあった。
【００１３】
一方、メサ型構成に関しては、前述の如くいくつかの特許文献が提出されてはいるが、メサ型のダイオードにおける２極に構成される電極をメサ型ダイオードの表面側に形成して、チップスケールパッケージに構成することについては、何ら記載がない。
【００１４】
本発明の目的は、２端子構成のダイオード等の半導体装置をチップスケールのパッケージ等の小さな領域に搭載可能な構造にすることにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
すなわち、メサ構造の半導体装置の異なる面に形成された電極のうち、一方の電極を導電性金属により他方の電極の形成面に引き出すようにして、搭載領域を小さくできるようにした。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
本発明では、メサ構造のダイオード等の半導体装置の異なる面に形成された電極のうち、一方の電極をメッキ等の導電性金属により他方の電極形成面に引き出すようにしているので、チップサイズ相当のパッケージ等への搭載領域を小さな構成とすることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する場合がある。
【００２１】
本発明は、２端子構成のダイオード等の電極が２極に形成された半導体装置において、その搭載領域を小さくするために発案されたものである。かかる半導体装置では、メサ型構造を採用し、メサ型構造の上下に形成される電極の下部の電極を、メッキ等の導電性金属により上面に引き出した構造を有している。かかる構成により、上面に２極の電極が設けられ、フェイスダウン等による搭載領域を小さくした実装形態が可能となる。
【００２２】
（実施の形態１）
本実施の形態では、本発明に係る半導体装置の構造について説明する。図１は、本発明に係る半導体装置の構成を模式的に示した断面図である。図２（ａ）は、本発明の半導体装置の素子表面の実装面側から見た様子を模式的に示した平面図であり、（ｂ）は（ａ）で示した半導体装置の実装状況を模式的に示す断面図であり、その様子を（ａ）の断面線Ａ−Ａ線で切断した場合を示す。
【００２３】
半導体装置１０は、例えば、電極が２極に形成されたダイオード１０ａ等に構成されている。かかるダイオード１０ａは、ｎ型Ｓｉ基板１１上にエピタキシャル層１２が形成され、その上にＰ型拡散層１３が形成されたメサ型構造を有している。
【００２４】
かかるメサ型構造の上にＳｉＯ２膜（シリコン酸化膜）１４が形成され、ＳｉＯ２膜１４のｎ型Ｓｉ基板１１上に第１の開口部２０ａが設けられている。第１の開口部２０ａは、ｎ型Ｓｉ基板１４の裏面側に形成されるのではなく、メサ構造である台形基部の表面Ｓ側に、例えば枠状に形成されている。Ｐ型拡散層１３上には、例えば方形状に、第２の開口部２０ｂが設けられている。
【００２５】
かかる第１の開口部２０ａと第２の開口部２０ｂとは、前記ＳｉＯ２膜１４に達する電極分離用の枠状に形成された溝２１で隔てられ、電気的に独立させられている。第１の開口部２０ａと、第２の開口部２０ｂとは、下地金属２２（２２a、２２ｂ）としての導電性金属により埋められている。
【００２６】
第１の開口部２０ａを埋める下地金属２２ａは、第１の開口部２０ａをｎ型Ｓｉ基板１１に達するまで埋めるとともに、ｎ型Ｓｉ基板１１上に形成されたＳｉＯ２膜１４上を、メサ側面に沿って溝２１に達するまで覆っている。第２の開口部２０ｂを埋める下地金属２２ｂは、第２の開口部２０ｂをＰ型拡散層１３に達するまで埋めるとともに、Ｐ型拡散層１３上に形成されたＳｉＯ２膜１４上を溝２１に達するまで覆っている。
【００２７】
このようにして、第１の開口部２０ａを埋めた下地金属２２ａと、第２の開口部２０ｂを埋めた下地金属２２ｂとは、溝２１により分離されて、電気的に独立された状態で形成されている。
【００２８】
かかる構成の第１の開口部２０ａと第２の開口部２０ｂとを埋める下地金属２２（２２a、２２ｂ）には、例えば、Ｐｄ（パラジウム）、Ｔｉ−Ｐｄ合金（チタン−パラジウム合金）、Ｐｄ−Ａｕ合金（パラジウム−金合金）、あるいはＡｕ−Ｇａ合金（金−ガリウム合金）等の導電性金属が用いられている。かかる導電性金属は、例えば、メッキにより設けられている。勿論、蒸着、スパッタ等のその他の手段で導電性金属の膜を形成しても構わない。
【００２９】
かかる下地金属２２ａ、２２ｂの上に、所定層厚で電極用金属２３（２３ａ、２３ｂ）が、溝２１により分離された状態でそれぞれ設けられている。このようにして、電極用金属２３ａ、２３ｂにより、２端子構成の半導体装置１０のカソード側の電極２４ａと、アノード側の電極２４ｂとが、それぞれ素子表面の同一面上に、すなわち実装面側に形成されている。かかる電極用金属２３としては、例えば、Ａｌ（アルミニウム）等の導電性金属が用いられ、メッキ等で形成されている。
【００３０】
このようにして形成された電極２４ａ、２４ｂは、図１に示すように、その先端の表面側が露出させられた状態で、全体が樹脂１５により封止され、半導体装置１０としてのダイオード１０ａのメサ構造が形成されている。特に、電極２４ａは、図１では、導電性金属を用いた導電膜で、メサ側面に沿って素子表面側に引き出されている。
【００３１】
かかる構成では、２極の電極２４ａ、２４ｂが、素子表面側に並んで形成されているので、電極２４ａ、２４ｂで直接に実装側に対面接続させることができる。リード等を用いずに対面接続させているので、チップ内に搭載領域を小さく限定することができる。
【００３２】
例えば、実装に際しては、かかる構成のダイオード１０ａは、図２（ａ）に示すように、素子表面側が実装面となり、フェイスボンディングにより実装することができる。実装した状態で、例えば、図２（ｂ）に示すように、素子表面である実装面側に形成された電極２４ａ、２４ｂが、例えば、これに対応した配線基板等の基板３０側の電極３１ａ、３１ｂに接続されることとなる。
【００３３】
（実施の形態２）
本実施の形態では、前記実施の形態１で説明した半導体装置１０の製造方法について説明する。図３は、本発明の一実施の形態の半導体装置の製造方法の工程手順の一例を示したフロー図である。図４は、図３に示すステップＳ１００の様子を模式的に示す断面図である。図５は、図３に示すステップＳ１１０の様子を模式的に示す断面図である。図６は、図３に示すステップＳ１２０の様子を模式的に示す断面図である。図７は、図３に示すステップＳ１３０の様子を模式的に示す断面図である。図８は、図３に示すステップＳ１４０の様子を模式的に示す断面図である。図９は、図３に示すステップＳ１５０の様子を模式的に示す断面図である。図１０は、図３に示すステップＳ１６０の様子を模式的に示す断面図である。図１１は、図３に示すステップＳ１７０の様子を模式的に示す断面図である。
【００３４】
半導体装置１０は、例えば、図３のフロー図に示す工程を経て、次のようにして製造される。すなわち、ステップＳ１００で、図４に示すように、ｎ型Ｓｉ基板１１を用意する。かかるｎ型Ｓｉ基板１１の上に、ステップＳ１１０で、図５に示すように、エピタキシャル層１２を成長させて形成する。かかるエピタキシャル層１２は、例えば抵抗率が約１００Ωｃｍ〜１０００Ωｃｍ程度である。
【００３５】
かかるエピタキシャル層１２の上に、ステップＳ１２０で、図６に示すように、Ｐ型拡散層１３を形成する。例えば、ＰＢＦ等のドーピング材を塗布しておき、その状態で約９００℃でアニールすることによりＢ（ホウ素）をドーピングして、Ｐ型拡散層１３を形成すればよい。
【００３６】
ステップＳ１３０で、かかる積層構成に対してメサエッチングを施す。メサエッチングは、図７に示すように、Ｐ型拡散層１３、エピタキシャル層１２およびｎ型Ｓｉ基板１１にかかる深さにまで施されている。
【００３７】
ステップＳ１４０で、図８に示すように、表面にＳｉＯ２膜（酸化シリコン膜）１４を形成する。ステップＳ１５０で、ステップＳ１４０で形成したＳｉＯ２膜１４上に、図９に示すように、エッチングにより第１の開口部２０ａと、第２の開口部２０ｂとを形成する。
【００３８】
第１の開口部２０ａは、ｎ型Ｓｉ基板１１を覆っているＳｉＯ２膜１４上に、ｎ型Ｓｉ基板１１に届くように開口されている。かかる第１の開口部２０ａは、例えば、素子表面側から見た場合に枠状になるように形成されている。
【００３９】
また、第２の開口部２０ｂは、Ｐ型拡散層１３を覆っているＳｉＯ２膜１４上に、Ｐ型拡散層１３に届くように開口されている。かかる第２の開口部２０ｂは、枠状に形成された第１の開口部２０ａで囲まれるように、例えば、方形に形成されている。
【００４０】
このようにしてステップＳ１５０で、第１の開口部２０ａ、第２の開口部２０ｂを開口することで、電極形成用の開口が形成されることとなる。その後、図示はしないが、所定層厚のレジストを塗布し、エッチングにより電極形成用のレジスト凹部パターンを形成する。かかるレジスト凹部パターンには、第１の開口部２０ａに合わせた電極形成用の凹部と、第２の開口部２０ｂに合わせた電極形成用の凹部とが、離されて形成されている。
【００４１】
かかるレジスト凹部パターンを用いて、ステップＳ１６０では、図１０に示すように、第１の開口部２０ａ、第２の開口部２０ｂを埋めるように下地金属２２（２２ａ、２２ｂ）を、導電性金属の電界メッキにより設ける。
【００４２】
下地金属２２ａ（２２）は、第１の開口部２０ａに合わせたレジスト凹部パターンを用いて、第１の開口部２０ａをｎ型Ｓｉ基板１１に達するまで埋めるとともに、メサ側面とＰ型拡散層１３の上面を覆うＳｉＯ２膜１４上の周縁部も覆うように設けられる。
【００４３】
一方、下地金属２２ｂ（２２）は、第２の開口部２０ｂに合わせたレジスト凹部パターンを用いて、図１０に示すように、第２の開口部２０ｂをＰ型拡散層１３に至るまで埋めるとともに、Ｐ型拡散層１３上のＳｉＯ２膜１４上にもかかるように設けられる。
【００４４】
下地金属２２ａ、２２ｂとしては、例えば、Ｐｄ（パラジウム）、Ｔｉ−Ｐｄ合金（チタン−パラジウム合金）、Ｐｄ−Ａｕ合金（パラジウム−金合金）、あるいはＡｕ−Ｇａ合金（金−ガリウム合金）等の導電性金属が用いられる。かかる導電性金属は、例えば、レジスト凹部パターン内に電界メッキにより設けられる。
【００４５】
その後、ステップＳ１７０で、下地金属２２の電界メッキに用いたと同じレジスト凹部パターンを用いて、図１１に示すように、下地金属２２の上に電極用金属２３（２３ａ、２３ｂ）を設ける。すなわち、下地金属２２ａ、２２ｂ上に、第１の開口部２０ａ、第２の開口部２０ｂにそれぞれに合わせたレジスト凹部パターンを用いて、電極用金属２３（２３ａ、２３ｂ）として、例えばＡｌ等の導電性金属が電界メッキにより設けられる。
【００４６】
このようにして、実装面側となる素子表面には、２つの電極２４（２４ａ、２４ｂ）が形成されることとなる。一方の電極と他方の電極との間を分離するマスクを用いてメッキが施されている。カソード側となる電極２４ａ（２４）は、第１の開口部２０ａのｎ型Ｓｉ基板１１からメッキによりメサ側面を通って素子表面側に引き出された電極構成である。アノード側となる電極２４ｂ（２４）は、メサ表面側の第２の開口部２０ｂのＰ型拡散層１３に基づいて形成された電極構成である。
【００４７】
その後、素子表面側を保護テープで保護した状態で、ｎ型Ｓｉ基板１１の裏面を、所定層厚となるように研削して薄くし個片化する。個片化後は、電極２４（２４ａ、２４ｂ）表面を露出させた状態で、ステップＳ１８０で全体を樹脂封止し、図１に示すように、本発明の半導体装置１０としてのダイオード１０ａが製造される。
【００４８】
このように素子表面側の同一面上に、２極の電極２４（２４ａ、２４ｂ）が形成されているため、本発明の半導体装置１０としてのダイオード１０ａは、配線基板等の基板３０に、図２に示すように、搭載領域を小さくしてフェイスボンディングすることができる。
【００４９】
かかる構成のダイオード１０ａは、例えば、図１２に示すように、アンテナ切り換え回路等で使用される。かかるアンテナ切り換え回路では、アンテナ４１を、端子４２につながる送信用回路（図示省略）と、端子４３につながる受信用回路（図示省略）とで共用している。かかるアンテナ切り換え回路では、送信時には、端子４４より切り換え電流を流してメサ型のダイオード１０ａをオンさせる。
【００５０】
受信時には、端子４４より切り換え電流を入力し、メサ型のダイオード１０ａをオフさせ、送信用回路をアンテナ４１より切り離している。また、受信用回路とのインピーダンス整合が取れるように、アンテナインピーダンスと同じマイクロストリップ線路４５が設けられ、その線路長は送信波長の約１／４程度に設定されている。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
前記実施の形態では、２端子構成の半導体装置として、ダイオードを例に挙げて説明したが、例えば抵抗等でも当然に本発明は適用できる。
【００５３】
前記実施の形態では、カソード側の電極を平面枠状に形成した場合を例に挙げて説明したが、かかる形状は枠状に限定するものではなく、どのような形状でも構わないことは言うまでもない。アノード側の電極形状についても同様である。
【産業上の利用可能性】
【００５４】
本発明は半導体装置の分野で、特にメサ型のダイオード等の２端子構成の分野で有効に利用することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施の形態の半導体装置の構成を模式的に示した断面図である。
【図２】（ａ）は本発明の一実施の形態の半導体装置の素子表面側から見た様子を模式的に示す平面図であり、（ｂ）は（ａ）の半導体装置の実装状況を模式的に示す断面図であり、その様子を（ａ）の断面線Ａ−Ａ線で切断した場合を示す。
【図３】本発明の一実施の形態の半導体装置の製造方法を示すフロー図である。
【図４】本発明の一実施の形態の製造フローに示す工程の様子を模式的に示す断面図である。
【図５】本発明の一実施の形態の製造フローに示す工程の様子を模式的に示す断面図である。
【図６】本発明の一実施の形態の製造フローに示す工程の様子を模式的に示す断面図である。
【図７】本発明の一実施の形態の製造フローに示す工程の様子を模式的に示す断面図である。
【図８】本発明の一実施の形態の製造フローに示す工程の様子を模式的に示す断面図である。
【図９】本発明の一実施の形態の製造フローに示す工程の様子を模式的に示す断面図である。
【図１０】本発明の一実施の形態の製造フローに示す工程の様子を模式的に示す断面図である。
【図１１】本発明の一実施の形態の製造フローに示す工程の様子を模式的に示す断面図である。
【図１２】本発明の一実施の形態の半導体装置をアンテナ切り換え回路に使用した場合を示すアンテナ切り換え回路を示す平面図である。
【符号の説明】
【００５６】
１０      半導体装置
１０ａ    ダイオード
１１      ｎ型Ｓｉ基板
１２      エピタキシャル層
１３      Ｐ型拡散層
１４      ＳｉＯ２膜
１５      樹脂
２０ａ    第１の開口部
２０ｂ    第２の開口部
２１      溝
２２ａ    下地金属
２２ｂ    下地金属
２３ａ    電極用金属
２３ｂ    電極用金属
２４ａ    電極
２４ｂ    電極
３０      基板
３１ａ    電極
３１ｂ    電極
４１      アンテナ
４２      端子
４３      端子
４４      端子
４５      マイクロストリップ線路
Ｓ        表面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007180223.tif 000011
【図１０】
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【図１１】
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【図１２】
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