(57)【要約】【課題】従来の技術による諸問題を解決するための不揮発性メモリー素子を提供する。【解決手段】不揮発性メモリー素子はメモリーセルと高圧ＭＯＳトランジスターを含む。メモリーセルはメモリーアレイ領域に設けられ、ＰＭＯＳアクセストランジスターと、それとフローティングかつ共用のＰ型ドープ領域を介して直列接続されるＰＭＯＳ保存トランジスターを含む。そのうちＰＭＯＳアクセストランジスターはアクセスゲートと、アクセスゲート酸化膜と、Ｐ型ソースドープ領域を含み、Ｐ型ドープ領域はそのドレインとされる。ＰＭＯＳ保存トランジスターはコントロールゲートと、電荷保存構造と、Ｐ型ドレインドープ領域を含み、Ｐ型ドープ領域はそのソースとされる。高圧ＭＯＳトランジスターは周辺回路領域に設けられ、高圧ゲートと高圧ゲート酸化膜を含む。高圧ゲート酸化膜の厚さがアクセスゲート酸化膜の厚さと一致する。【選択図】図１
2007096038.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリー素子であって、
不揮発性メモリー素子のメモリーアレイ領域に設けられ、ＰＭＯＳアクセストランジスターと、フローティングかつ共用のＰ型ドープ領域を介してＰＭＯＳアクセストランジスターと直列接続されるＰＭＯＳ保存トランジスターを含み、そのうちＰＭＯＳアクセストランジスターはアクセスゲートと、アクセスゲート酸化膜と、Ｐ型ソースドープ領域とを含み、フローティングかつ共用のＰ型ドープ領域はＰＭＯＳアクセストランジスターのドレインとされ、ＰＭＯＳ保存トランジスターはコントロールゲートと、電荷保存構造と、Ｐ型ドレインドープ領域とを含み、フローティングかつ共用のＰ型ドープ領域はＰＭＯＳ保存トランジスターのソースとされるようなメモリーセルと、
不揮発性メモリー素子の周辺回路領域に設けられ、高圧ゲートと高圧ゲート酸化膜を含み、そのうち高圧ゲート酸化膜の厚さがアクセスゲート酸化膜の厚さと一致するような高圧ＭＯＳトランジスターとを含むことを特徴とする不揮発性メモリー素子。
【請求項２】
前記電荷保存構造は下酸化珪素膜と、窒化珪素捕獲膜と、上酸化珪素膜を含むことを特徴とする請求項１記載の不揮発性メモリー素子。
【請求項３】
前記下酸化珪素膜の厚さが１５〜３５オングストロームであることを特徴とする請求項２記載の不揮発性メモリー素子。
【請求項４】
前記窒化珪素捕獲膜の厚さが５０〜１００オングストロームであることを特徴とする請求項２記載の不揮発性メモリー素子。
【請求項５】
前記上酸化珪素膜の厚さが４５〜１００オングストロームであることを特徴とする請求項２記載の不揮発性メモリー素子。
【請求項６】
前記アクセスゲート酸化膜の厚さが５０〜２００オングストロームであることを特徴とする請求項１記載の不揮発性メモリー素子。
【請求項７】
前記高圧ゲート酸化膜が二酸化珪素であることを特徴とする請求項１記載の不揮発性メモリー素子。
【請求項８】
前記メモリーセルがＮ型イオンウェルの上に形成されることを特徴とする請求項１記載の不揮発性メモリー素子。
【請求項９】
不揮発性メモリー素子であって、
不揮発性メモリー素子のメモリーアレイ領域に設けられ、ＰＭＯＳアクセストランジスターと、フローティングかつ共用のＰ型ドープ領域を介してＰＭＯＳアクセストランジスターと直列接続されるＰＭＯＳ保存トランジスターを含み、そのうちＰＭＯＳアクセストランジスターはアクセスゲートと、アクセスゲート酸化膜と、Ｐ型ソースドープ領域とを含み、フローティングかつ共用のＰ型ドープ領域はＰＭＯＳアクセストランジスターのドレインとされ、ＰＭＯＳ保存トランジスターはコントロールゲートと、電荷保存構造と、Ｐ型ドレインドープ領域とを含み、フローティングかつ共用のＰ型ドープ領域はＰＭＯＳ保存トランジスターのソースとされるようなメモリーセルと、
不揮発性メモリー素子の周辺回路領域に設けられ、高圧ゲートと高圧ゲート酸化膜を含み、そのうち高圧ゲート酸化膜の厚さがアクセスゲート酸化膜の厚さと一致するような高圧ＭＯＳトランジスターと、
周辺回路領域に設けられ、ゲートと電荷保存構造を含むＭＯＳトランジスターとを含むことを特徴とする不揮発性メモリー素子。
【請求項１０】
前記電荷保存構造は下酸化珪素膜と、窒化珪素捕獲膜と、上酸化珪素膜を含むことを特徴とする請求項９記載の不揮発性メモリー素子。
【請求項１１】
前記下酸化珪素膜の厚さが１５〜３５オングストロームであることを特徴とする請求項１０記載の不揮発性メモリー素子。
【請求項１２】
前記窒化珪素捕獲膜の厚さが５０〜１００オングストロームであることを特徴とする請求項１０記載の不揮発性メモリー素子。
【請求項１３】
前記上酸化珪素膜の厚さが４５〜１００オングストロームであることを特徴とする請求項１０記載の不揮発性メモリー素子。
【請求項１４】
前記アクセスゲート酸化膜の厚さが５０〜２００オングストロームであることを特徴とする請求項９記載の不揮発性メモリー素子。
【請求項１５】
前記高圧ゲート酸化膜が二酸化珪素であることを特徴とする請求項９記載の不揮発性メモリー素子。
【請求項１６】
前記メモリーセルがＮ型イオンウェルの上に形成されることを特徴とする請求項９記載の不揮発性メモリー素子。
【請求項１７】
不揮発性メモリー素子であって、
不揮発性メモリー素子のメモリーアレイ領域に設けられ、ＰＭＯＳアクセストランジスターと、ＰＭＯＳアクセストランジスターとフローティングかつ共用のＰ型ドープ領域を介して直列接続されるＰＭＯＳ保存トランジスターを含み、そのうちＰＭＯＳアクセストランジスターはアクセスゲートと、アクセスゲート酸化膜と、Ｐ型ソースドープ領域とを含み、フローティングかつ共用のＰ型ドープ領域はＰＭＯＳアクセストランジスターのドレインとされ、ＰＭＯＳ保存トランジスターはコントロールゲートと、電荷保存構造と、Ｐ型ドレインドープ領域とを含み、フローティングかつ共用のＰ型ドープ領域はＰＭＯＳ保存トランジスターのソースとされるようなメモリーセルと、
不揮発性メモリー素子の周辺回路領域に設けられ、高圧ゲートと高圧ゲート酸化膜を含み、そのうち高圧ゲート酸化膜の厚さがアクセスゲート酸化膜の厚さと一致するような高圧ＭＯＳトランジスターと、
周辺回路領域に設けられ、低圧ゲートと低圧ゲート酸化膜を含み、そのうち低圧ゲート酸化膜の厚さが高圧ゲート酸化膜の厚さより小さい低圧ＭＯＳトランジスターとを含むことを特徴とする不揮発性メモリー素子。
【請求項１８】
前記周辺回路の低圧ゲート酸化膜の形成は、メモリーアレイ領域と周辺回路の高圧トランジスターの領域を覆うフォトレジストマスクパターンを利用してエッチング工程を行い、低圧トランジスター領域にある不要の酸化膜を除去し、更にフォトレジストマスクパターンを除去して周辺回路の低圧トランジスターに必要なゲート酸化膜を再成長させることによって行われることを特徴とする請求項１７記載の不揮発性メモリー素子。
【請求項１９】
前記不揮発性メモリー素子は更に、周辺回路領域に設けられ、ゲートと電荷保存構造を有するＭＯＳトランジスターを含むことを特徴とする請求項１７記載の不揮発性メモリー素子。
【請求項２０】
前記不揮発性メモリー素子は更に、周辺回路領域に設けられ、中圧ゲートと中圧ゲート酸化膜を有する中圧ＭＯＳトランジスターを含むことを特徴とする請求項１７記載の不揮発性メモリー素子。
【請求項２１】
前記電荷保存構造は下酸化珪素膜と、窒化珪素捕獲膜と、上酸化珪素膜を含むことを特徴とする請求項１７記載の不揮発性メモリー素子。
【請求項２２】
前記下酸化珪素膜の厚さが１５〜３５オングストロームであることを特徴とする請求項２１記載の不揮発性メモリー素子。
【請求項２３】
前記窒化珪素捕獲膜の厚さが５０〜１００オングストロームであることを特徴とする請求項２１記載の不揮発性メモリー素子。
【請求項２４】
前記上酸化珪素膜の厚さが４５〜１００オングストロームであることを特徴とする請求項２１記載の不揮発性メモリー素子。
【請求項２５】
前記アクセスゲート酸化膜の厚さが５０〜２００オングストロームであることを特徴とする請求項１７記載の不揮発性メモリー素子。
【請求項２６】
前記低圧ゲート酸化膜の厚さが１５〜１００オングストロームであることを特徴とする請求項１７記載の不揮発性メモリー素子。
【請求項２７】
前記低圧ゲート酸化膜が二酸化珪素であることを特徴とする請求項１７記載の不揮発性メモリー素子。
【請求項２８】
前記高圧ゲート酸化膜が二酸化珪素であることを特徴とする請求項１７記載の不揮発性メモリー素子。
【請求項２９】
前記メモリーセルがＮ型イオンウェルの上に形成されることを特徴とする請求項１７記載の不揮発性メモリー素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体不揮発性メモリー素子に関し、特にシングルポリシリコン膜からなる不揮発性メモリー素子に関する。
【背景技術】
【０００２】
デジタルカメラ、ＰＤＡ及びノートパソコンなどの携帯型電子製品の普及につれ、半導体メモリー素子における不揮発性メモリーの重要性は日増しに高くなる。近年注目されているＯＮＯ（酸化珪素−窒化珪素−酸化珪素）不揮発性メモリー素子は、他の不揮発性メモリー（例えばフローティングゲート技術を利用したもの）と比べれば、そのＳＯＮＯＳ構造は低電圧でプログラム及び消去を可能にし、テールビットを生じさせないのみならず、更に製作工程を簡素化することができる。
【０００３】
半導体素子の集積度が高まるにつれ、現在のメモリー集積回路の製作において、メモリーセルアレイとその他の素子を一個の埋め込み型メモリーに統合して製作することが多く見られる。例えばメモリーアレイと高速ロジック回路素子を一つのチップに製作することによって、面積を節約するとともに信号の処理速度を速めるのが一般である。
【０００４】
前記不揮発性メモリー素子の特徴は、窒化珪素からなる絶縁誘電膜を電荷捕獲媒質とすることにある。高緻密度のある窒化珪素膜を利用し、トンネル効果で窒化珪素膜に進入する熱い電子を捕獲して、非均一の濃度分布を形成することによって、データの読み込み速度を速めるとともにリーク電流を防ぐができる。それに対して従来のフローティングゲートフラッシュメモリーはフローティングゲートで電荷を保存するので、フローティングゲートの上に別途にコントロールゲートを必要とする。
【０００５】
前記ＯＮＯ不揮発性メモリー素子とフローティングゲートフラッシュメモリーを比較すれば、前者は製作が簡単であってコストが低い。それに対して後者はフローティングゲート・中間誘電膜・コントロールゲートの三段ゲートスタック構造を有し、複雑な製作工程を必要とするのみならず、製作コストも高い。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は前述の問題を解決するための不揮発性メモリー素子を提供することを課題とする。
【課題を解決するための手段】
【０００７】
この発明による不揮発性メモリー素子はメモリーセルと高圧ＭＯＳトランジスターを含む。メモリーセルは不揮発性メモリー素子のメモリーアレイ領域に設けられ、ＰＭＯＳアクセストランジスターと、フローティングかつ共用のＰ型ドープ領域を介してＰＭＯＳアクセストランジスターと直列接続されるＰＭＯＳ保存トランジスターを含む。そのうちＰＭＯＳアクセストランジスターはアクセスゲートと、アクセスゲート酸化膜と、Ｐ型ソースドープ領域とを含み、フローティングかつ共用のＰ型ドープ領域はＰＭＯＳアクセストランジスターのドレインとされる。ＰＭＯＳ保存トランジスターはコントロールゲートと、電荷保存構造と、Ｐ型ドレインドープ領域とを含み、フローティングかつ共用のＰ型ドープ領域はＰＭＯＳ保存トランジスターのソースとされる。高圧ＭＯＳトランジスターは不揮発性メモリー素子の周辺回路領域に設けられ、高圧ゲートと高圧ゲート酸化膜を含む。そのうち高圧ゲート酸化膜の厚さがアクセスゲート酸化膜の厚さと一致する。
【０００８】
この発明によるその他の不揮発性メモリー素子はメモリーセルと、高圧ＭＯＳトランジスターと、ＭＯＳトランジスターを含む。メモリーセルは不揮発性メモリー素子のメモリーアレイ領域に設けられ、ＰＭＯＳアクセストランジスターと、フローティングかつ共用のＰ型ドープ領域を介してＰＭＯＳアクセストランジスターと直列接続されるＰＭＯＳ保存トランジスターを含む。そのうちＰＭＯＳアクセストランジスターはアクセスゲートと、アクセスゲート酸化膜と、Ｐ型ソースドープ領域とを含み、フローティングかつ共用のＰ型ドープ領域はＰＭＯＳアクセストランジスターのドレインとされる。ＰＭＯＳ保存トランジスターはコントロールゲートと、電荷保存構造と、Ｐ型ドレインドープ領域とを含み、フローティングかつ共用のＰ型ドープ領域はＰＭＯＳ保存トランジスターのソースとされる。高圧ＭＯＳトランジスターは不揮発性メモリー素子の周辺回路領域に設けられ、高圧ゲートと高圧ゲート酸化膜を含む。そのうち高圧ゲート酸化膜の厚さがアクセスゲート酸化膜の厚さと一致する。ＭＯＳトランジスターは周辺回路領域に設けられ、ゲートと電荷保存構造を含む。
【０００９】
この発明によるその他の不揮発性メモリー素子はメモリーセルと、高圧ＭＯＳトランジスターと、低圧ＭＯＳトランジスターを含む。メモリーセルは不揮発性メモリー素子のメモリーアレイ領域に設けられ、ＰＭＯＳアクセストランジスターと、フローティングかつ共用のＰ型ドープ領域を介してＰＭＯＳアクセストランジスターと直列接続されるＰＭＯＳ保存トランジスターを含む。そのうちＰＭＯＳアクセストランジスターはアクセスゲートと、アクセスゲート酸化膜と、Ｐ型ソースドープ領域とを含み、フローティングかつ共用のＰ型ドープ領域はＰＭＯＳアクセストランジスターのドレインとされる。ＰＭＯＳ保存トランジスターはコントロールゲートと、電荷保存構造と、Ｐ型ドレインドープ領域とを含み、フローティングかつ共用のＰ型ドープ領域はＰＭＯＳ保存トランジスターのソースとされる。高圧ＭＯＳトランジスターは不揮発性メモリー素子の周辺回路領域に設けられ、高圧ゲートと高圧ゲート酸化膜を含む。そのうち高圧ゲート酸化膜の厚さがアクセスゲート酸化膜の厚さと一致する。低圧ＭＯＳトランジスターは周辺回路領域に設けられ、低圧ゲートと低圧ゲート酸化膜を含む。そのうち低圧ゲート酸化膜の厚さが高圧ゲート酸化膜の厚さより小さい。
【発明の効果】
【００１０】
この発明による不揮発性メモリー素子において、アクセストランジスターのゲート酸化膜は厚く作られているから、より高い電圧を受けることが可能である。なお、この発明による不揮発性メモリー素子は、周辺回路領域の高圧ＭＯＳトランジスターのほかにも、メモリーアレイ領域にある保存トランジスターと構造が同じようなトランジスターを別途に含む。該トランジスターはセンス増幅器内の参照回路をトリミングしてセンス増幅器の精度を高める回路素子とされるか、またはセンス増幅器に差し込まれ、センス増幅器に参照電流を提供することが可能である。
【発明を実施するための最良の形態】
【００１１】
かかる装置の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【実施例１】
【００１２】
図１を参照する。図１はこの発明の実施例１による不揮発性メモリーの断面図である。図１によれば、半導体基板１００（例えばＰ型シリコン基板）の上にはメモリーアレイ領域１０１と周辺回路領域１０２が設けられる。メモリーアレイ領域１０１にはイオン注入により形成されるイオンウェル１１０（例えばＮ型）が設けられ、基板１００の表面には溝型絶縁構造１３０（例えばシャロートレンチアイソレーション（ＳＴＩ））が形成されている。
【００１３】
メモリーアレイ領域１０１のＮ型イオンウェル１１０の上には１個以上の不揮発性メモリーセル２００が設けられ、不揮発性メモリーセル２００はアクセストランジスター２１０と保存トランジスター２２０を含む。この実施例によれば、アクセストランジスター２１０と保存トランジスター２２０はいずれもＰＭＯＳトランジスターであり、そのうちアクセストランジスター２１０はゲート２１４と、ゲート２１４とＮ型ウェル１１０の間に設けられるゲート酸化膜２１２と、Ｐ型ドレイン／ソースドープ領域２１６と、Ｐ型ドレイン／ソースドープ領域２３２と、Ｐ型低ドープドレイン２１８を含み、保存トランジスター２２０はゲート２２４と、ゲート２２４とＮ型ウェル１１０の間に設けられるＯＮＯ誘電膜１５０と、Ｐ型ドレイン／ソースドープ領域２３２と、Ｐ型ドレイン／ソースドープ領域２２６と、Ｐ型低ドープドレイン２２８を含む。
【００１４】
そのほか、ゲート２１４、２２４の側壁には側壁スペーサー２３０が形成されている。ＯＮＯ誘電膜１５０は下酸化珪素膜１５１と、窒化珪素捕獲膜１５２と、上酸化膜１５３とを含む。この実施例では、下酸化珪素膜１５１の厚さを１５〜３５オングストロームに、窒化珪素捕獲膜１５２の厚さを５０〜１００オングストロームに、上酸化珪素膜１５３の厚さを４５〜１００オングストロームにするのが望ましい。図１に示されるように、不揮発性メモリーセル２００を構成するアクセストランジスター２１０と保存トランジスター２２０はＰ型ドレイン／ソースドープ領域２３２を介して直列接続される。
【００１５】
周辺回路領域１０２には高圧ＭＯＳトランジスター３１０が設けられ、高圧ＭＯＳトランジスター３１０は溝型絶縁構造１３０を介して電気的に隔離される。この実施例によれば、高圧ＭＯＳトランジスター３１０はＰＭＯＳトランジスターまたはＮＭＯＳトランジスターであり、ゲート３１４と、ゲート３１４の側壁に設けられる側壁スペーサー３３０と、ゲート３１４と半導体基板１００の間に設けられるゲート酸化膜３１２と、ドレイン／ソースドープ領域３１６と、低ドープドレイン３１８とを含む。高圧ＭＯＳトランジスター３１０のゲート酸化膜３１２の厚さは製作工程上または製品上の要求に応じて調整することができる。なお、周辺回路領域にはこの単一のゲート酸化膜しかないので、製作工程に必要なマスクが少なく（周辺回路領域に低圧素子がないから）、簡単かつ低コストの製作を実現できる。
【００１６】
この発明の特徴は、メモリーアレイ領域１０１にあるアクセストランジスター２１０のゲート酸化膜２１２の厚さと周辺回路領域１０２にある高圧ＭＯＳトランジスター３１０のゲート酸化膜３１２の厚さが一致することにある。しかも、この発明による不揮発性メモリーセル２００のアクセストランジスター２１０と保存トランジスター２２０はいずれもＰＭＯＳトランジスターである。この発明のその他の特徴は、メモリーセルを構成するアクセストランジスター２１０と保存トランジスター２２０が直列接続されることにある。そのため、この発明による不揮発性メモリーはＮＡＮＤ構造でなくＮＯＲ構造である。
【００１７】
図２から図７を参照する。これらの図示はこの発明の実施例１による埋め込み型不揮発性メモリーの製作方法を表す断面図である。図２によれば、半導体基板１００にはメモリーアレイ領域１０１と周辺回路領域１０２が定められている。その製作について、まずイオン注入工程で基板１００のメモリーアレイ領域１０１にＮ型イオンウェル１１０を形成してから、基板１００の表面に溝型絶縁構造１３０を形成する。もっとも、溝型絶縁構造１３０を先に形成してからイオンウェル１１０、１２０のイオン注入を行うことも可能である。続いてＯＮＯ工程を行い、基板１００の表面にＯＮＯスタック膜１５０を形成する。前述の通り、ＯＮＯ堆積膜１５０は下酸化珪素膜１５１と、窒化珪素捕獲膜１５２と、上酸化珪素膜１５３とを含む。続いてメモリーアレイ領域１０１のＯＮＯ堆積膜１５０に、保存トランジスターのチャンネル領域を定めるフォトレジストマスクパターン４１０を形成する。
【００１８】
続いて図３に示されるように、フォトレジストマスクパターン４１０をエッチングハードマスクとしてエッチング工程を行い、ＯＮＯスタック膜１５０のフォトレジストマスクパターン４１０に覆われない部分を除去する。その後、フォトレジストマスクパターン４１０を除去する。
【００１９】
図４に示されるように、熱酸化工程を行って半導体基板１００に厚さｔ１の二酸化珪素膜１１２を成長させ、この二酸化珪素膜１１２は周辺回路領域１０２の高圧ＭＯＳトランジスターのゲート酸化膜とメモリーアレイ領域１０１のアクセストランジスターのゲート酸化膜とされる。この実施例では、二酸化珪素膜１１２の厚さｔ１は５０〜２００オングストロームである。
【００２０】
続いて図５に示されるように、半導体基板１００にドープポリシリコン膜１１４を堆積してから、ドープポリシリコン膜１１４に、周辺回路領域１０２とメモリーアレイ領域１０１のゲート位置とパターンを定めるフォトレジストマスクパターン４３０を形成する。
【００２１】
図６に示されるように、フォトレジストマスクパターン４３０をエッチングハードマスクとしてドライエッチング工程を行い、ドープポリシリコン膜１１４と二酸化珪素膜１１２のフォトレジストマスクパターン４３０に覆われない部分を除去することによって、周辺回路領域１０２とメモリーアレイ領域１０１のゲートを定め、メモリーアレイ領域１０１にゲート酸化膜３１２とゲート構造２１４、ゲート構造２２４、ゲート酸化膜３１２とゲート構造３１４をそれぞれ形成する。
【００２２】
図７に示されるように、フォトレジストマスクパターン４３０を除去してから、イオン注入工程でゲートの両側にある半導体基板１００にドレインソース低ドープ領域（ＬＤＤ）２１８、２２８、３１８を形成する。続いて側壁スペーサー工程を行い、更に再びイオン注入工程を行ってゲート側壁スペーサーの両側にある半導体基板１００にドレインソース高ドープ領域（Ｎ＋／Ｐ＋）２１６、２２６、２３２、３１６を形成する。
【実施例２】
【００２３】
図８を参照する。図８はこの発明の実施例２による不揮発性メモリーの断面図である。図８によれば、半導体基板１００（例えばＰ型シリコン基板）の上にはメモリーアレイ領域１０１と周辺回路領域１０２が設けられる。メモリーアレイ領域１０１にはイオン注入により形成されるイオンウェル１１０（例えばＮ型）が設けられ、基板１００の表面には溝型絶縁構造１３０（例えばＳＴＩ）が形成されている。図１に示される実施例１と異なり、実施例２において周辺回路領域１０２は高圧ＭＯＳトランジスター３１０のほかにも、メモリーアレイ領域１０１にある保存トランジスター２２０と構造が同じようなトランジスター５１０を含み、該トランジスター５１０はＯＮＯ誘電膜５１２と、ゲート５１４と、ドレイン／ソースドープ領域５１６を含む。トランジスター５１０はセンス増幅器内の参照回路をトリミングしてセンス増幅器の精度を高める回路素子とされるか、またはセンス増幅器に差し込まれ、センス増幅器に参照電流を提供するように使用される。こうして、参照回路による参照電流はメモリー領域内のメモリー素子の特性によってトラッキングを行うことができるようになり、それにしたがってチップのメモリーウィンドウが大きくなり、よりよい歩留まりと信頼度が得られるのである。
【００２４】
図９から図１４を参照する。これらの図示はこの発明の実施例２による埋め込み型不揮発性メモリーの製作方法を表す断面図である。図９によれば、半導体基板１００にはメモリーアレイ領域１０１と周辺回路領域１０２が定められている。その製作について、まずイオン注入工程で基板１００のメモリーアレイ領域１０１にＮ型イオンウェル１１０を形成してから、基板１００の表面に溝型絶縁構造１３０を形成する。もっとも、溝型絶縁構造１３０を先に形成してからイオンウェル１１０、１２０のイオン注入を行うことも可能である。続いてＯＮＯ工程を行い、基板１００の表面にＯＮＯスタック膜１５０を形成する。前述の通り、ＯＮＯ堆積膜１５０は下酸化珪素膜１５１と、窒化珪素捕獲膜１５２と、上酸化珪素膜１５３とを含む。続いてメモリーアレイ領域１０１のＯＮＯ堆積膜１５０に、保存トランジスターのチャンネル領域を定めるフォトレジストマスクパターン４１０を形成する。
【００２５】
続いて図１０に示されるように、フォトレジストマスクパターン４１０をエッチングハードマスクとしてエッチング工程を行い、ＯＮＯスタック膜１５０のフォトレジストマスクパターン４１０に覆われない部分を除去する。その後、フォトレジストマスクパターン４１０を除去する。
【００２６】
図１１に示されるように、熱酸化工程を行って半導体基板１００に厚さｔ２の二酸化珪素膜１１２を成長させ、この二酸化珪素膜１１２は周辺回路領域１０２の高圧ＭＯＳトランジスターのゲート酸化膜とメモリーアレイ領域１０１のアクセストランジスターのゲート酸化膜とされる。この実施例では、二酸化珪素膜１１２の厚さｔ２は３０〜２００オングストロームに介する。続いて半導体基板１００にフォトレジストマスクパターン４２０を形成する。フォトレジストマスクパターン４２０はメモリーアレイ領域１０１と周辺回路領域１０２にある高圧ＭＯＳトランジスター形成予定のアクティブ領域１０２ａを覆いながら、周辺回路領域１０２にある低圧ＭＯＳトランジスター形成予定のアクティブ領域１０２ｂを露出させる。
【００２７】
図１２に示されるように、ウェットエッチングなどのエッチング工程を行い、二酸化珪素膜１１２のフォトレジストマスクパターン４２０に覆われない部分を除去する。その後、フォトレジストマスクパターン４２０を除去する。
【００２８】
図１３に示されるように、酸化炉熱酸化法などの熱酸化工程を行って周辺回路領域１０２にある低圧ＭＯＳトランジスター形成予定のアクティブ領域１０２ｂに厚さｔ３の二酸化珪素膜１２２を成長させ、そのうち厚さｔ３は厚さｔ２より小さい。この熱酸化工程は厚さｔ２であった二酸化珪素膜１１２を厚さｔ４にまで増加させる。この実施例では、厚さｔ３は１５〜１００オングストロームであり、厚さｔ４は５０〜２００オングストロームである。もっともこれはこの発明を制限するものではない。
【００２９】
続いて半導体基板１００にドープポリシリコン膜１１４を堆積してから、ドープポリシリコン膜１１４に、周辺回路領域１０２とメモリーアレイ領域１０１のゲート位置とパターンを定めるフォトレジストマスクパターン４３０を形成する。
【００３０】
図１４に示されるように、フォトレジストマスクパターン４３０をエッチングハードマスクとしてドライエッチング工程を行い、ドープポリシリコン膜１１４のフォトレジストマスクパターン４３０に覆われない部分を除去することによって、周辺回路領域１０２とメモリーアレイ領域１０１のゲートを定め、メモリーアレイ領域１０１にゲート酸化膜２１２とゲート構造２１４、ゲート構造２２４、ゲート酸化膜３１２とゲート構造３１４、ゲート酸化膜３２２とゲート構造３２４をそれぞれ形成する。
【００３１】
その後、フォトレジストマスクパターン４３０を除去してから、イオン注入工程でゲートの両側にある半導体基板１００にドレインソース低ドープ領域２１８、２２８、３１８、３２８を形成する。続いて側壁スペーサー工程を行い、更に再びイオン注入工程を行ってゲート側壁スペーサーの両側にある半導体基板１００にドレインソース高ドープ領域２１６、２２６、２３２、３１６、３２６を形成する。
【００３２】
このように形成された周辺回路領域１０２にある高圧トランジスター３１０のゲート酸化膜３１２の厚さは、メモリーアレイ領域１０１にあるアクセストランジスター２１０のゲート酸化膜２１２の厚さと一致する。
【実施例３】
【００３３】
図１５を参照する。図１５はこの発明の実施例３による不揮発性メモリーの断面図である。図１５によれば、半導体基板１００（例えばＰ型シリコン基板）の上にはメモリーアレイ領域１０１と周辺回路領域１０２が設けられる。メモリーアレイ領域１０１にはイオン注入により形成されるイオンウェル１１０（例えばＮ型）が設けられ、基板１００の表面には溝型絶縁構造１３０（例えばＳＴＩ）が形成されている。図１に示される実施例１と異なり、実施例２において周辺回路領域１０２は高圧ＭＯＳトランジスター３１０と低圧ＭＯＳトランジスター３２０のほかにも、メモリーアレイ領域１０１にある保存トランジスター２２０と構造が同じようなトランジスター５１０を含み、該トランジスター５１０はＯＮＯ誘電膜５１２と、ゲート５１４と、ドレイン／ソースドープ領域５１６を含む。トランジスター５１０はセンス増幅器内の参照回路をトリミングする回路素子とすることが可能である。
【実施例４】
【００３４】
この発明の実施例４では、高圧ＭＯＳトランジスター３１０と低圧ＭＯＳトランジスター３２０のほかにも、周辺回路領域１０２は中圧ＭＯＳトランジスター（非表示）を含み、そのゲート酸化膜の厚さは、高圧ＭＯＳトランジスター３１０のゲート酸化膜の厚さと低圧ＭＯＳトランジスター３２０のゲート酸化膜の厚さに介する。
【００３５】
以上はこの発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【産業上の利用可能性】
【００３６】
この発明による不揮発性メモリー素子において、アクセストランジスターのゲート酸化膜は厚く作られているから、より高い電圧を受けることが可能である。
【図面の簡単な説明】
【００３７】
【図１】この発明の実施例１による不揮発性メモリーの断面図である。
【図２】この発明の実施例１による埋め込み型不揮発性メモリーの製作方法を表す第一断面図である。
【図３】この発明の実施例１による埋め込み型不揮発性メモリーの製作方法を表す第二断面図である。
【図４】この発明の実施例１による埋め込み型不揮発性メモリーの製作方法を表す第三断面図である。
【図５】この発明の実施例１による埋め込み型不揮発性メモリーの製作方法を表す第四断面図である。
【図６】この発明の実施例１による埋め込み型不揮発性メモリーの製作方法を表す第五断面図である。
【図７】この発明の実施例１による埋め込み型不揮発性メモリーの製作方法を表す第六断面図である。
【図８】この発明の実施例２による不揮発性メモリーの断面図である。
【図９】この発明の実施例２による埋め込み型不揮発性メモリーの製作方法を表す第一断面図である。
【図１０】この発明の実施例２による埋め込み型不揮発性メモリーの製作方法を表す第二断面図である。
【図１１】この発明の実施例２による埋め込み型不揮発性メモリーの製作方法を表す第三断面図である。
【図１２】この発明の実施例２による埋め込み型不揮発性メモリーの製作方法を表す第四断面図である。
【図１３】この発明の実施例２による埋め込み型不揮発性メモリーの製作方法を表す第五断面図である。
【図１４】この発明の実施例２による埋め込み型不揮発性メモリーの製作方法を表す第六断面図である。
【図１５】この発明の実施例３による不揮発性メモリーの断面図である。
【符号の説明】
【００３８】
１００                          半導体基板
１０１                          メモリーアレイ領域
１０２                          周辺回路領域
１０２ａ、１０２ｂ              アクティブ領域
１１０                          Ｎ型イオンウェル
１１２、１２２                  二酸化珪素膜
１１４                          ドープポリシリコン膜
１３０                          溝型絶縁構造
１５０                          ＯＮＯスタック膜
１５１                          下酸化珪素膜
１５２                          窒化珪素捕獲膜
１５３                          上酸化珪素膜
２００                          不揮発性メモリーセル
２１０                          アクセストランジスター
２１２、３１２、３２２          ゲート酸化膜
２１４                          アクセスゲート
２１６、２２６、２３２          Ｐ型ドレイン／ソースドープ領域
２１８                          Ｐ型低ドープドレイン
２２０                          保存トランジスター
２２４、３１４、３２４、５１４  ゲート
３１０                          高圧ＭＯＳトランジスター
３１６、３２６、５１６          ドレイン／ソースドープ領域
３１８、３２８                  低ドープドレイン
３２０                          低圧ＭＯＳトランジスター
３３０                          側壁スペーサー
４１０、４２０、４３０          フォトレジストマスクパターン
５１０                          トランジスター
５１２                          ＯＮＯ誘電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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