(57)【要約】【課題】アナログデジタル変換器の精度を向上させる【解決手段】ＡＤ変換器１００は、ＡＤ変換回路１２と、ＤＡ変換回路１３と、減算回路１４と、第２増幅回路１５と、リファレンス電圧制御回路１７と、タイミング制御回路１８と、増幅制御回路１９と、出力部９８とを備える。リファレンス電圧制御回路１７は、ＡＤ変換器１００における変換の段階に応じてＡＤ変換回路１２のリファレンス電圧のレンジを制御する。具体的には、リファレンス電圧制御回路１７は、第３段階における変換の際のＡＤ変換回路１２のリファレンス電圧のレンジを、第１段階および第２段階における変換の際のＡＤ変換回路１２のリファレンス電圧のレンジよりも大きくするように制御する。【選択図】図１
2007208422.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号を、複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、
入力されたアナログ信号を前記所定のビット数よりも少ないビット数のデジタル値に変換する変換部と、
前記変換部の変換精度を制御する制御部とを備え、
前記変換部は、複数回の変換のうちの最下位ビットへの変換を含むｎ回の変換に共用され、
前記制御部は、ｎ＝２の場合、前記最下位ビットへの変換を実行する際の前記変換部の変換精度を、前記最下位ビットへの変換よりも前の変換を実行する際の前記変換部の変換精度よりも高めるように制御し、ｎ≧３の場合、前記最下位ビットへの変換を実行する際の前記変換部の変換精度を、前記最下位ビットへの変換よりも前の変換のいずれかを実行する際の前記変換部の変換精度よりも高めるように制御することを特徴とするアナログデジタル変換器。
【請求項２】
前記制御部は、ｎ＝２の場合、前記最下位ビットへの変換を実行する際の前記変換部のリファレンス電圧のレンジを、前記最下位ビットへの変換よりも前の変換を実行する際の前記変換部のリファレンス電圧のレンジよりも大きくするように制御し、ｎ≧３の場合、前記最下位ビットへの変換を実行する際の前記変換部のリファレンス電圧のレンジを、前記最下位ビットへの変換よりも前の変換のいずれかを実行する際の前記変換部のリファレンス電圧のレンジよりも大きくするように制御することを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記変換部は、非動作期間の終わりに前記入力されたアナログ信号をサンプルし、比較動作期間中に前記所定のリファレンス電圧の入力を受ける第１モードと、非動作期間の終わりに前記所定のリファレンス電圧をサンプルし、比較動作期間中に前記入力されたアナログ信号の入力を受ける第２モードとを有し、
前記制御部は、ｎ＝２の場合、前記最下位ビットへの変換よりも前の変換を実行する際の前記変換部のモードを前記第２モードとし、前記最下位ビットへの変換を実行する際の前記変換部のモードを前記第１モードとするように制御し、ｎ≧３の場合、前記最下位ビットへの変換よりも前の変換のいずれかを実行する際の前記変換部のモードを前記第２モードとし、前記最下位ビットへの変換を実行する際の前記変換部のモードを前記第１モードとするように制御することを特徴とする請求項１または２に記載のアナログデジタル変換器。
【請求項４】
前記制御部は、ｎ＝２の場合、前記最下位ビットへの変換を実行する際の前記変換部に含まれる比較器に供給される電流を、前記最下位ビットへの変換よりも前の変換を実行する際の前記変換部に含まれる比較器に供給される電流に対して変化させるように制御し、ｎ≧３の場合、前記最下位ビットへの変換を実行する際の前記変換部に含まれる比較器に供給される電流を、前記最下位ビットへの変換よりも前の変換のいずれかを実行する際の前記変換部に含まれる比較器に供給される電流に対して変化させるように制御することを特徴とする請求項１から３のいずれかに記載のアナログデジタル変換器。
【請求項５】
前記制御部は、ｎ＝２の場合、前記最下位ビットへの変換よりも前の変換を実行する際の前記変換部の動作を、前記変換部が有する比較器にキャパシタを介さずにアナログ信号を入力させる第１のタイプとし、前記最下位ビットへの変換を実行する際の前記変換部の動作を、前記変換部が有する比較器にキャパシタを介してアナログ信号を入力させる第２のタイプとするように制御し、ｎ≧３の場合、前記最下位ビットへの変換よりも前の変換のいずれかを実行する際の前記変換部の動作を前記第１のタイプとし、前記最下位ビットへの変換を実行する際の前記変換部の動作を前記第２のタイプとするように制御することを特徴とする請求項１から４のいずれかに記載のアナログデジタル変換器。
【請求項６】
入力されたアナログ信号を直列に接続されたｍ個のステージにより、複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、
前記ｍ個のステージのそれぞれは、入力されたアナログ信号を前記所定のビット数よりも少ないビット数のデジタル値に変換する変換部を含み、
ｍ＝２の場合、前記ｍ個のステージのうちの後のステージに含まれる変換部の変換精度を、前記後のステージよりも前のステージに含まれる変換部の変換精度よりも高く設定し、ｍ≧３の場合、前記ｍ個のステージのうちの最後のステージに含まれる変換部の変換精度を、前記最後のステージよりも前にあるステージのうちのいずれかに含まれる変換部の変換精度よりも高く設定していることを特徴とするアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関し、特に、アナログ信号を複数回に分けてデジタル信号に変換するアナログデジタル変換器に関する。
【背景技術】
【０００２】
入力されたアナログ信号をデジタル信号に変換するための回路の例として、パイプライン型ＡＤコンバータがある（例えば、特許文献１参照）。パイプライン型ＡＤコンバータは、低ビットのサブＡＤコンバータを複数段接続して構成される。入力されたアナログ信号は、それぞれのサブＡＤコンバータにより段階的にＡＤ変換される。サブＡＤコンバータは、複数の比較器を備えており、入力されたアナログ信号を参照電圧と比較することにより、アナログ信号をデジタル信号に変換する。
【特許文献１】特開平９−２７５３４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
入力されたアナログ信号を上位ビットから下位ビットに段階的にＡＤ変換する場合、サブＡＤコンバータに冗長レンジを設けることで、上位ビットへの変換の結果を下位ビットへの変換の結果にもとづき補正できる。しかしながら、最下位ビットへの変換がなされた時点でＡＤ変換は終了されるため、最下位ビットへの変換の結果に対しては上記のような補正ができない。したがって、最下位ビットへの変換の結果は、アナログデジタル変換器全体の精度に直接影響する。
【０００４】
本発明はこうした状況を認識してなされたものであり、その目的は、アナログデジタル変換器の精度を向上させることにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明のある態様のアナログデジタル変換器は、入力されたアナログ信号を、複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、入力されたアナログ信号を所定のビット数よりも少ないビット数のデジタル値に変換する変換部と、変換部の変換精度を制御する制御部とを備える。変換部は、複数回の変換のうちの最下位ビットへの変換を含むｎ回の変換に共用され、制御部は、ｎ＝２の場合、最下位ビットへの変換を実行する際の変換部の変換精度を、最下位ビットへの変換よりも前の変換を実行する際の変換部の変換精度よりも高めるように制御し、ｎ≧３の場合、最下位ビットへの変換を実行する際の変換部の変換精度を、最下位ビットへの変換よりも前の変換のいずれかを実行する際の変換部の変換精度よりも高めるように制御する。
【０００６】
この態様によると、アナログデジタル変換器全体としての精度への影響が大きい最下位ビットへの変換の精度が高められるので、アナログデジタル変換器の変換精度を効果的に向上させることができる。
【０００７】
制御部は、ｎ＝２の場合、最下位ビットへの変換を実行する際の変換部のリファレンス電圧のレンジを、最下位ビットへの変換よりも前の変換を実行する際の変換部のリファレンス電圧のレンジよりも大きくするように制御し、ｎ≧３の場合、最下位ビットへの変換を実行する際の変換部のリファレンス電圧のレンジを、最下位ビットへの変換よりも前の変換のいずれかを実行する際の変換部のリファレンス電圧のレンジよりも大きくするように制御してもよい。この場合、最下位ビットへの変換を実行する際の変換部のリファレンス電圧のレンジを大きくすることで、変換部に含まれる比較回路のオフセットなどによる変換精度への影響を低減できる。これにより、最下位ビットへの変換の精度が高められる。
【０００８】
変換部は、非動作期間の終わりに入力されたアナログ信号をサンプルし、比較動作期間中に所定のリファレンス電圧の入力を受ける第１モードと、非動作期間の終わりに所定のリファレンス電圧をサンプルし、比較動作期間中に入力されたアナログ信号の入力を受ける第２モードとを有してもよい。制御部は、ｎ＝２の場合、最下位ビットへの変換よりも前の変換を実行する際の変換部のモードを第２モードとし、最下位ビットへの変換を実行する際の変換部のモードを第１モードとするように制御し、ｎ≧３の場合、最下位ビットへの変換よりも前の変換のいずれかを実行する際の変換部のモードを第２モードとし、最下位ビットへの変換を実行する際の変換部のモードを第１モードとするように制御してもよい。
【０００９】
この場合、変換部は、最下位ビットへの変換を実行する際に、比較動作期間中に入力されたアナログ信号と比較して変動が小さいリファレンス電圧の入力を受けるので、最下位ビットへの変換の精度が高められる。また、最下位ビットへの変換よりも前の変換を実行する際の変換部のモードを第２モードとするので、入力されたアナログ信号を受けるタイミングを柔軟に設計できる。これにより、アナログデジタル変換器の設計の自由度が増す。
【００１０】
制御部は、ｎ＝２の場合、最下位ビットへの変換を実行する際の変換部に含まれる比較器に供給される電流を、最下位ビットへの変換よりも前の変換を実行する際の変換部に含まれる比較器に供給される電流に対して変化させるように制御し、ｎ≧３の場合、最下位ビットへの変換を実行する際の変換部に含まれる比較器に供給される電流を、最下位ビットへの変換よりも前の変換のいずれかを実行する際の変換部に含まれる比較器に供給される電流に対して変化させるように制御してもよい。この場合、アナログデジタル変換器の仕様に応じて最下位ビットへの変換の精度を向上させることができる。
【００１１】
「変化させる」は、「大きくする」であってもよい。この場合、最下位ビットへの変換を実行する際の変換部に含まれる比較器における比較の動作が速められので、最下位ビットへの変換の精度が高められる。「変化させる」は、「小さくする」であってもよい。この場合、比較器の出力電圧がとり得る値の範囲が広がるので、最下位ビットへの変換の精度が高められる。つまり、「変化させる」は、変換部の比較器に供給される電流の値を、最下位ビットへの変換時とそれ以前の変換時との間で変えることであってもよい。
【００１２】
制御部は、ｎ＝２の場合、最下位ビットへの変換よりも前の変換を実行する際の変換部の動作を、変換部が有する比較器にキャパシタを介さずにアナログ信号を入力させる第１のタイプとし、最下位ビットへの変換を実行する際の変換部の動作を、変換部が有する比較器にキャパシタを介してアナログ信号を入力させる第２のタイプとするように制御し、ｎ≧３の場合、最下位ビットへの変換よりも前の変換のいずれかを実行する際の変換部の動作を第１のタイプとし、最下位ビットへの変換を実行する際の変換部の動作を第２のタイプとするように制御してもよい。これによれば、変換部が最下位ビットへの変換よりも前の変換を実行する場合に、変換部を第１のタイプとすることにより消費電力を抑えることができる。また、変換部が最下位ビットへの変換を実行する場合に、変換部を第２のタイプとすることで、最下位ビットへの変換の精度を効果的に高めることができる。したがって、アナログデジタル変換器の消費電力を抑えながら変換の精度を高めることができる。
【００１３】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力されたアナログ信号を直列に接続されたｍ個のステージにより、複数回に分けて所定のビット数のデジタル値に変換するアナログデジタル変換器であって、ｍ個のステージのそれぞれは、入力されたアナログ信号を所定のビット数よりも少ないビット数のデジタル値に変換する変換部を含み、ｍ＝２の場合、ｍ個のステージのうちの後のステージに含まれる変換部の変換精度を、後のステージよりも前のステージに含まれる変換部の変換精度よりも高く設定し、ｍ≧３の場合、ｍ個のステージのうちの最後のステージに含まれる変換部の変換精度を、最後のステージよりも前にあるステージのうちのいずれかに含まれる変換部の変換精度よりも高く設定している。
【００１４】
この態様によると、各ステージの変換部を共用とするか否かに関わらず、最下位ビットへの変換の精度が高められるので、アナログデジタル変換器の変換精度を効果的に向上させることができる。
【００１５】
ｍ＝２の場合、後のステージに含まれる変換部のリファレンス電圧のレンジを、後のステージよりも前のステージに含まれる変換部のリファレンス電圧のレンジよりも大きく設定し、ｍ≧３の場合、最後のステージに含まれる変換部のリファレンス電圧のレンジを、最後のステージよりも前にあるステージのうちのいずれかに含まれる変換部のリファレンス電圧のレンジよりも大きく設定してもよい。
【００１６】
ｍ＝２の場合、後のステージに含まれる変換部は、非動作期間の終わりに入力されたアナログ信号をサンプルし、比較動作期間中に所定のリファレンス電圧の入力を受ける第１モードで動作し、後のステージよりも前のステージに含まれる変換部は、非動作期間の終わりに所定のリファレンス電圧をサンプルし、比較動作期間中に入力されたアナログ信号の入力を受ける第２モードで動作し、ｍ≧３の場合、最後のステージに含まれる変換部は、非動作期間の終わりに入力されたアナログ信号をサンプルし、比較動作期間中に所定のリファレンス電圧の入力を受ける第１モードで動作し、最後のステージよりも前にあるステージのうちのいずれかに含まれる変換部は、非動作期間の終わりに所定のリファレンス電圧をサンプルし、比較動作期間中に入力されたアナログ信号の入力を受ける第２モードで動作してもよい。
【００１７】
ｍ＝２の場合、後のステージに含まれる変換部の比較器に供給される電流の大きさは、後のステージよりも前のステージに含まれる変換部の比較器に供給される電流の大きさと異なってもよい。ｍ≧３の場合、最後のステージに含まれる変換部の比較器に供給される電流の大きさは、最後のステージよりも前にあるステージのうちのいずれかに含まれる変換部の比較器に供給される電流の大きさと異なってもよい。
【００１８】
ｍ＝２の場合、後のステージよりも前のステージに含まれる変換部を、自己の比較器にキャパシタを介さずにアナログ信号を入力する第１のタイプとし、後のステージに含まれる変換部を、自己の比較器にキャパシタを介してアナログ信号を入力する第２のタイプとし、ｍ≧３の場合、最後のステージよりも前にあるステージのうちのいずれかに含まれる変換部を、自己の比較器にキャパシタを介さずにアナログ信号を入力する第１のタイプとし、最後のステージに含まれる変換部を、自己の比較器にキャパシタを介してアナログ信号を入力する第２のタイプとしてもよい。
【発明の効果】
【００１９】
本発明によれば、アナログデジタル変換器の精度を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
実施の形態は、入力されたアナログ信号を複数回に分けて段階的にデジタル値に変換するアナログデジタル変換器（以下、「ＡＤ変換器」という。）に関する。このＡＤ変換器は、最下位ビットへの変換の精度を上位ビットへの変換の精度と比較して高めることにより、ＡＤ変換器全体としての精度を向上させるように構成される。
【００２１】
（第１の実施の形態）
第１の実施の形態では、最下位ビットへの変換を実行する際のＡＤ変換回路のリファレンス電圧のレンジを上位ビットへの変換を実行する際のＡＤ変換回路のリファレンス電圧のレンジより大きくすることにより、最下位ビットへの変換の精度を高めるように構成されたＡＤ変換器を説明する。リファレンス電圧のレンジは、ＡＤ変換回路で比較すべき複数のリファレンス電圧の大きさの間隔を意味する。
【００２２】
図１は、第１の実施の形態にかかるＡＤ変換器１００の構成を示す。ＡＤ変換器１００は、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第１増幅回路１１と、ＡＤ変換回路１２と、ＤＡ変換回路１３と、減算回路１４と、第２増幅回路１５と、リファレンス電圧制御回路１７と、タイミング制御回路１８と、増幅制御回路１９と、出力部９８とを備える。
【００２３】
アナログ信号Ｖｉｎは、第１スイッチＳＷ１を介して、第１増幅回路１１およびＡＤ変換回路１２に入力される。第１スイッチＳＷ１のオンオフの切り替えのタイミングは、タイミング制御回路１８により与えられる。ＡＤ変換回路１２は、アナログ信号Ｖｉｎを最大４ビットのデジタル値に変換して、ＤＡ変換回路１３に出力する。ＤＡ変換回路１３は、ＡＤ変換回路１２から出力された最大４ビットのデジタル値をアナログ信号に変換する。
【００２４】
第１増幅回路１１は、アナログ信号Ｖｉｎを増幅する。第１増幅回路１１の増幅率は２倍である。減算回路１４は、第１増幅回路１１の出力から、ＤＡ変換回路１３の出力を減算する。ここで、ＤＡ変換回路１３から出力されたアナログ値は、第１増幅回路１１の増幅率に対応して、２倍に増幅されている。第２増幅回路１５は、減算回路１４の出力を増幅する。第２増幅回路１５の増幅率は、後述するように増幅制御回路１９の増幅制御信号Ｖｃｎｔ２により制御される。第２増幅回路１５の出力は、第２スイッチＳＷ２を介して第１増幅回路１１およびＡＤ変換回路１２にフィードバックされる。第２スイッチＳＷ２のオンオフの切り替えのタイミングは、タイミング制御回路１８により与えられる。なお、減算回路１４および第２増幅回路１５の代わりに、減算機能を備えた増幅回路である減算増幅回路１６を用いてもよい。これによれば、回路を簡素化できる。
【００２５】
第２スイッチＳＷ２を介してフィードバックされた第２増幅回路１５の出力は、第１増幅回路１１およびＡＤ変換回路１２に入力される。ＡＤ変換回路１２は、フィードバックされたアナログ値を３ビットのデジタル値に変換して、ＤＡ変換回路１３に出力する。第１増幅回路１１は、フィードバックされたアナログ値を増幅する。減算回路１４は、第１増幅回路１１の出力から、ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、減算回路１４の出力を増幅する。第２増幅回路１５の出力は、第２スイッチＳＷ２を介して第１増幅回路１１およびＡＤ変換回路１２にフィードバックされる。
【００２６】
第２増幅回路１５のフィードバックによる循環処理の回数は２回である。すなわち、第１の実施の形態のＡＤ変換器１００は、アナログ信号Ｖｉｎを３段階に分けて１０ビットのデジタル値に変換する。初期の段階である第１段階では、第１スイッチＳＷ１がオンされて第２スイッチＳＷ２がオフされる。第１段階において、ＡＤ変換回路１２は、最終的にＡＤ変換器１００が出力する１０ビットのデジタル値のうちの上位から１〜４ビットの値（Ｄ９〜Ｄ６）を生成する。第２段階および第３段階では、第１スイッチＳＷ１がオフされて第２スイッチＳＷ２がオンされる。第２段階および第３段階において、ＡＤ変換回路１２は、最終的にＡＤ変換器１００が出力する１０ビットのデジタル値のうちの上位から５〜７ビット（Ｄ５〜Ｄ３）の値および上位から８〜１０ビットの値（Ｄ２〜Ｄ０）を生成する。第３段階におけるＡＤ変換回路１２による変換は、最下位ビットへの変換に相当する。ＡＤ変換回路１２から順次出力されるデジタル値（Ｄ９〜Ｄ６、Ｄ５〜Ｄ３、Ｄ２〜Ｄ０）は、出力部９８に入力される。出力部９８は、入力されたデジタル値に後述する冗長レンジにもとづく補正をする。出力部９８は、補正されたデジタル値をパラレルに出力する。
【００２７】
第２段階および第３段階におけるＡＤ変換回路１２による変換においては、冗長レンジが設けられている。したがって、第１段階および第２段階におけるＡＤ変換回路１２による変換の結果は、第２段階および第３段階におけるＡＤ変換回路１２による変換の結果にもとづき補正可能である。一般化すれば、ある段階におけるＡＤ変換回路１２による変換の結果は、その段階よりも後の段階におけるＡＤ変換回路１２による変換の結果にもとづいて補正可能である。しかし、最終段階におけるＡＤ変換回路１２による変換の結果については、最終段階の後に続く段階がないので、上記のように補正することができない。したがって、第１の実施の形態では、最終段階に相当する第３段階におけるＡＤ変換回路１２による変換精度を高めるために、リファレンス電圧制御回路１７と、増幅制御回路１９とを設けた。なお、冗長レンジにもとづく補正は公知技術なので、ここでは詳細な説明を省略している。
【００２８】
リファレンス電圧制御回路１７は、リファレンス制御信号Ｖｃｎｔ１により、ＡＤ変換器１００における変換の段階に応じてＡＤ変換回路１２のリファレンス電圧のレンジを制御する。具体的には、リファレンス電圧制御回路１７は、第３段階における変換の際のＡＤ変換回路１２のリファレンス電圧のレンジを、第１段階および第２段階における変換の際のＡＤ変換回路１２のリファレンス電圧のレンジよりも大きくするように制御する。ＡＤ変換回路１２のリファレンス電圧のレンジを制御する構成については後述する。
【００２９】
増幅制御回路１９は、ＡＤ変換回路１２のリファレンス電圧のレンジに合わせて第２増幅回路１５の増幅率を制御する。具体的には、増幅制御回路１９は、リファレンス電圧制御回路１７によりＡＤ変換回路１２のリファレンス電圧のレンジが２倍にされるタイミングと同期して、第２増幅回路１５の増幅率を４倍から８倍に切り替える。第２増幅回路１５の増幅率を制御する構成については後述する。
【００３０】
ＡＤ変換回路１２のリファレンス電圧のレンジを制御する構成について説明する。図２は、図１のＡＤ変換回路１２の構成を示す。図２のＡＤ変換回路１２は、全並列比較、すなわちフラッシュ方式である。なお、図２においては、シングルエンドの入力の場合を示しているが、当業者であれば図２の構成を差動入力の場合に容易に拡張できることは明らかである。
【００３１】
図２において、ＡＤ変換回路１２は、抵抗Ｒ１〜Ｒｎと、比較回路Ｃｍｐ１〜Ｃｍｐｎと、エンコーダ１２１とを備える。抵抗Ｒ１〜Ｒｎは、高電位側基準電圧ＶＲＴを受ける高電位側ノードＮ３１と、低電位側基準電圧ＶＲＢを受ける低電位側ノードＮ３２との間に直列に接続される。抵抗Ｒ１〜Ｒｎの低電位側のノードをノードＮ４１〜Ｎ４ｎとする。ノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜ＶＲ（ｎ）は、比較回路Ｃｍｐ１〜Ｃｍｐｎのリファレンス電圧となる。抵抗Ｒ１〜Ｒｎ−１のそれぞれは、同じ抵抗値を有する。したがって、リファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）は、等しい電位の間隔を有するｎ個のリファレンス電圧である。最上位の抵抗Ｒｎは可変抵抗である。抵抗Ｒｎの抵抗値は、図１のリファレンス電圧制御回路１７から出力されるリファレンス制御信号Ｖｃｎｔ１により制御される。抵抗Ｒｎの抵抗値の制御については後述する。
【００３２】
比較回路Ｃｍｐ１〜Ｃｍｐｎの非反転入力端子には、アナログ信号Ｖｉｎが入力される。比較回路Ｃｍｐ１〜Ｃｍｐｎのそれぞれの反転入力端子には、ノードＮ４１〜Ｎ４ｎの電位であるリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）が入力される。したがって、比較回路Ｃｍｐ１〜Ｃｍｐｎの出力信号Ｖｃｍｐ１〜Ｖｃｍｐｎのそれぞれは、アナログ信号Ｖｉｎがリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）のそれぞれよりも大きい場合にはハイレベルとなる。逆に、比較回路Ｃｍｐ１〜Ｃｍｐｎの出力信号Ｖｃｍｐ１〜Ｖｃｍｐｎのそれぞれは、アナログ信号Ｖｉｎがリファレンス電圧ＶＲ（１）〜ＶＲ（ｎ）のそれぞれよりも小さい場合にはローレベルとなる。比較回路Ｃｍｐ１〜Ｃｍｐｎの出力信号Ｖｃｍｐ１〜Ｖｃｍｐｎは、エンコーダ１２１に入力される。エンコーダ１２１は、入力された信号に対応するバイナリコードを出力する。
【００３３】
上述した抵抗Ｒｎの抵抗値の制御について説明する。図２において、ＡＤ変換回路１２のリファレンス電圧のレンジは、ノード４ｎの電位ＶＲ（ｎ）とノードＮ４１の電位ＶＲ（１）（＝ＶＲＢ）との差である電位差Ｖｒｎｇに比例する。電位差Ｖｒｎｇは、以下の式（１）で示される
Ｖｒｎｇ＝（Ｒ１＋Ｒ２＋・・・＋Ｒｎ−１）×（ＶＲＴ−ＶＲＢ）／（Ｒ１＋Ｒ２＋・・・＋Ｒｎ）      （１）
第１の実施の形態では、抵抗Ｒｎの抵抗値は、第３段階における変換の際のリファレンス電圧のレンジが第１段階および第２段階における変換の際のリファレンス電圧のレンジの２倍になるように制御される。
【００３４】
たとえば、抵抗Ｒｎの抵抗値は、第１段階および第２段階における変換の際には以下の式（２）で示される値になるように制御される。
Ｒｎ＝Ｒ１＋Ｒ２＋・・・＋Ｒｎ−１    （２）
そして、抵抗Ｒｎの抵抗値は、第３段階における変換の際には０になるように制御される。抵抗Ｒｎの抵抗値が上記のように制御された場合、式（１）より、第１段階および第２段階における変換の際の電位差Ｖｒｎｇは、（ＶＲＴ−ＶＲＢ）／２となり、第３段階における変換の際の電位差Ｖｒｎｇは、ＶＲＴ−ＶＲＢとなる。上述のように、リファレンス電圧のレンジは電位差Ｖｒｎｇに比例するから、第３段階における変換の際のリファレンス電圧のレンジは、第１段階および第２段階における変換の際のリファレンス電圧のレンジの２倍となる。なお、抵抗Ｒｎの抵抗値が第３段階における変換の際に０になるように制御されることに代えて、抵抗Ｒｎを短絡するスイッチ（図示せず）を第３段階における変換の際にオンしてもよい。
【００３５】
図３は、図１のＡＤ変換回路１２の構成の別の例を示す。このＡＤ変換回路は、冗長ビットなしの２ビット変換の例である。なお、図３においては、シングルエンドの入力の場合を示しているが、当業者であれば図２の構成を差動入力の場合に容易に拡張できることは明らかである。
【００３６】
図３のＡＤ変換回路１２は、抵抗Ｒ１１〜１８と、スイッチＳＷ１１〜ＳＷ１４と、比較回路Ｃｍｐ１１〜１３とを含む。図３において、図２のエンコーダ１２１に相当する構成は省略している。抵抗Ｒ１１〜１８は、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの間に直列に接続される。抵抗Ｒ１２と抵抗Ｒ１３との接続点は、スイッチＳＷ１１を介して比較回路Ｃｍｐ１１の非反転入力端子に接続される。抵抗Ｒ１３と抵抗Ｒ１４との接続点は、スイッチＳＷ１２を介して比較回路Ｃｍｐ１１の非反転入力端子に接続される。抵抗Ｒ１５と抵抗Ｒ１６との接続点は、スイッチＳＷ１３を介して比較回路Ｃｍｐ１３の非反転入力端子と接続される。抵抗Ｒ１６と抵抗Ｒ１７との接続点は、スイッチＳＷ１４を介して比較回路Ｃｍｐ１３の非反転入力端子に接続される。抵抗Ｒ１４と抵抗Ｒ１５との接続点と、比較回路Ｃｍｐ１２の非反転入力端子とが接続される。アナログ信号Ｖｉｎは、各比較回路Ｄ１１〜１３の反転入力端子に入力される。
【００３７】
スイッチＳＷ１１およびスイッチＳＷ１４がオンされて、スイッチＳＷ１２およびスイッチＳＷ１３がオフされたとき、ＡＤ変換回路１２のリファレンス電圧のレンジは、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの差の１／２に比例する。スイッチＳＷ１１およびスイッチＳＷ１４をオフされ、スイッチＳＷ１２およびスイッチＳＷ１３がオンされたとき、ＡＤ変換回路１２のリファレンス電圧のレンジは、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの差の１／４に比例する。ＳＷ１１〜ＳＷ１４のオンオフは、図１のリファレンス電圧制御回路１７が出力するリファレンス制御信号Ｖｃｎｔ１により制御される。第１の実施の形態では、ＳＷ１１〜ＳＷ１４のオンオフは、第３段階における変換の際のリファレンス電圧のレンジが第１段階および第２段階における変換の際のリファレンス電圧のレンジの２倍となるように制御される。比較回路Ｃｍｐ１１〜１３のそれぞれは、自己に入力されるリファレンス電圧と、アナログ信号Ｖｉｎとを比較する。比較回路Ｃｍｐ１１〜１３の出力は、図示しないエンコーダに入力されて、バイナリコードに変換される。
【００３８】
ＡＤ変換回路１２のリファレンス電圧のレンジを制御するさらに別の例を説明する。図４（ａ）−（ｂ）は、図１のＡＤ変換回路１２に含まれる比較回路に差動入力されるリファレンス電圧のイメージを示す。図４（ａ）は、逆相のリファレンス電圧Ｖｒｅｆ−の大きさを固定し、正相のリファレンス電圧Ｖｒｅｆ＋のレンジをＶＲＴ−ＶＲＢとした場合を示す。図４（ｂ）は、正相のリファレンス電圧Ｖｒｅｆ＋のレンジおよび逆相のリファレンス電圧Ｖｒｅｆ−のレンジの双方をＶＲＴ−ＶＲＢとした場合を示す。
【００３９】
比較回路においては、正相のリファレンス電圧Ｖｒｅｆ＋から逆相のリファレンス電圧Ｖｒｅｆ−を減算した値が差動入力としてのリファレンス電圧となる。したがって、図４（ｂ）に示される場合の差動入力としてのリファレンス電圧のレンジは、図４（ａ）に示される場合の差動入力としてのリファレンス電圧のレンジの２倍となる。すなわち、図４（ａ）に示される場合の差動入力としてのリファレンス電圧のレンジは、１／２（高電位側基準電圧ＶＲＴ−低電位側基準電圧ＶＲＢ）−１／２（低電位側基準電圧ＶＲＢ−高電位側基準電圧ＶＲＴ）に比例する。これに対し、図４（ｂ）に示される場合の差動入力としてのリファレンス電圧のレンジは、（高電位側基準電圧ＶＲＴ−低電位側基準電圧ＶＲＢ）−（低電位側基準電圧ＶＲＢ−高電位側基準電圧ＶＲＴ）に比例する。
【００４０】
比較回路における逆相のリファレンス電圧Ｖｒｅｆ−を受ける端子に接続するスイッチを設け、図４（ａ）に示されるＶｒｅｆ−の入力と、図４（ｂ）に示されるＶｒｅｆ−の入力とを切り替えることで、差動入力としてのリファレンス電圧のレンジが制御される。上記のスイッチによる入力の切り替えは、図１のリファレンス電圧制御回路１７が出力するリファレンス制御信号Ｖｃｎｔ１により制御される。第１の実施の形態では、第３段階における変換の際の差動入力としてのリファレンス電圧のレンジが、第１段階および第２段階における変換の際の差動入力としてのリファレンス電圧のレンジの２倍になるように制御される。すなわち、図１のリファレンス電圧制御回路１７は、上記のスイッチを制御して、第１段階および第２段階における変換の際の逆相のリファレンス電圧として、図４（ａ）に示されるＶｒｅｆ−が比較回路に入力されるように制御する。また、図１のリファレンス電圧制御回路１７は、上記のスイッチを制御して、第３段階における変換の際の逆相のリファレンス電圧として、図４（ｂ）に示されるＶｒｅｆ−が比較回路に入力されるように制御する。これにより、第３段階における変換の際の差動入力としてのリファレンス電圧のレンジが、第１段階および第２段階における変換の際の差動入力としてのリファレンス電圧のレンジの２倍になる。
【００４１】
次に、第２増幅回路１５の増幅率を制御する構成について説明する。図５は、図１の第２増幅回路１５の構成を示す。第２増幅回路１５は、オペアンプ３４と、第１容量３０と、第２容量３６とを含む。第１容量３０はオペアンプ３４の入力側に位置し、その容量値は固定である。第２容量３６はオペアンプ３４の入出力間に位置し、その容量値が可変である。第２容量３６の容量値は、図１の増幅制御回路１９が出力する増幅制御信号Ｖｃｎｔ２によって切り替えられる。第１容量３０の容量値をＣ１とし、第２容量３６の容量値をＣ２とすると、第２増幅回路１５の増幅率はＣ１／Ｃ２となる。第１の実施の形態では、第２増幅回路１５の増幅率を４倍と８倍との間で切り替えるために、第２容量３６の容量値として２通りの値を設定できる構成とする。例えば、第２容量３６を、スイッチを介して並列接続した２つの同容量のコンデンサで構成してもよい。その場合、コンデンサの接続数をスイッチで切り替えるために、増幅制御信号Ｖｃｎｔ２がそのスイッチのオンオフを制御する。
【００４２】
以上のように構成されたＡＤ変換器１００の動作を説明する。図６は、図１のＡＤ変換器１００の動作を示すタイムチャートである。以下、図の上から順に説明する。４つの信号波形は、クロック信号ＣＬＫ１、スイッチ信号ＣＬＫＳ、リファレンス制御信号Ｖｃｎｔ１、および増幅制御信号Ｖｃｎｔ２を示す。クロック信号ＣＬＫ１は、第１増幅回路１１、減算増幅回路１６、ＡＤ変換回路１２およびＤＡ変換回路１３の動作を制御する。スイッチ信号ＣＬＫＳは、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフを制御する。リファレンス制御信号Ｖｃｎｔ１は、ＡＤ変換回路１２のリファレンス電圧のレンジを制御する。増幅制御信号Ｖｃｎｔ２は、第２増幅回路１５の増幅率を制御する。
【００４３】
第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳがハイレベルのときオンし、スイッチ信号ＣＬＫＳがローレベルのときオフする。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳがローレベルのときオンし、スイッチ信号ＣＬＫＳがハイレベルのときオフする。
【００４４】
第１増幅回路１１は、クロック信号ＣＬＫ１がローレベルのときに入力されるアナログ信号を増幅して減算回路１４に出力する。第１増幅回路１１は、クロック信号ＣＬＫ１がハイレベルのときにオートゼロ動作をする。減算増幅回路１６は、クロック信号ＣＬＫ１がハイレベルのときに入力されるアナログ信号を増幅して第１増幅回路１１およびＡＤ変換回路１２に出力する。減算増幅回路１６は、クロック信号ＣＬＫ１がローレベルのときにオートゼロ動作をする。ＡＤ変換回路１２は、クロック信号ＣＬＫ１がローレベルのときに変換動作をしてデジタル値を出力し、クロック信号ＣＬＫ１がハイレベルのときにオートゼロ動作をする。ＤＡ変換回路１３は、クロック信号ＣＬＫ１がハイレベルのときにＡＤ変換回路１２の出力をアナログ値に変換し、クロック信号ＣＬＫ１がローレベルのときに不定となる。
【００４５】
ＡＤ変換回路１２を構成している複数の比較回路に供給されるリファレンス電圧のレンジは、リファレンス制御信号Ｖｃｎｔ１がローレベルからハイレベルに遷移したときに２倍となる。リファレンス電圧のレンジは、リファレンス制御信号Ｖｃｎｔ１がハイレベルからローレベルに遷移したときに、もとの大きさにもどる。第２増幅回路１５の増幅率は、増幅制御信号Ｖｃｎｔ２がローレベルからハイレベルに遷移すると４倍から８倍に増大する。第２増幅回路１５の増幅率は、増幅制御信号Ｖｃｎｔ２がハイレベルからローレベルに遷移すると８倍から４倍に減少する。
【００４６】
本実施の形態によれば、リファレンス電圧制御回路１７により、第３段階の変換、すなわち最下位ビットへの変換を実行する際のＡＤ変換回路１２のリファレンス電圧のレンジが、最下位ビットへの変換よりも前に実行される第１段階および第２段階の変換の際のＡＤ変換回路１２のリファレンス電圧のレンジよりも大きくなるように制御される。したがって、ＡＤ変換回路１２に含まれる比較回路のオフセットなどによる影響を低減できる。これにより、ＡＤ変換器１００全体としての精度に直接的に影響する最下位ビットへの変換の精度が高められ、ＡＤ変換器１００の精度を効果的に向上させることができる。
【００４７】
また、リファレンス電圧制御回路１７により、第１段階および第２段階の変換の際のＡＤ変換回路１２のリファレンス電圧が、第３段階の変換、すなわち最下位ビットへの変換を実行する際のＡＤ変換回路１２のリファレンス電圧のレンジより小さくなるように制御される。したがって、ＡＤ変換器１００の精度を向上させつつ、消費電力の無駄を低減できる。つまり、変換精度の向上および消費電力の低減のバランスをとることが可能となる。
【００４８】
（第１の実施の形態の変形例）
図７は、第１の実施の形態の変形例にかかるＡＤ変換器１０１の構成を示す。図７において、図１と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。図７のＡＤ変換器１０１は、図１に示されたサイクリック型のＡＤ変換器１００の前段に、上位４ビット（Ｄ９〜Ｄ６）および最下位２ビット（Ｄ１〜Ｄ０）を出力する回路を付加して構成される。これにより、ＡＤ変換器１０１の動作を高速化することができる。
【００４９】
ＡＤ変換器１０１は、図１に示されたＡＤ変換器１００の構成に加えて、第３スイッチＳＷ３と、第４スイッチＳＷ４と、第２ＡＤ変換回路２０と、第２ＤＡ変換回路２１と、第２減算回路２２と、第３増幅回路２３とを備える。ＡＤ変換器１０１において、アナログ信号Ｖｉｎは、第４スイッチＳＷ４を介して、第２ＡＤ変換回路２０に入力される。第２ＡＤ変換回路２０は、入力されたアナログ信号を最大４ビットのデジタル値に変換して第２ＤＡ変換回路２１に出力する。第２ＤＡ変換回路２１は、第２ＡＤ変換回路２０から出力された最大４ビットのデジタル値をアナログ信号に変換する。
【００５０】
第２減算回路２２は、アナログ信号Ｖｉｎから、第２ＤＡ変換回路２１の出力を減算する。第３増幅回路２３は、第２減算回路２２の出力を増幅する。第３増幅回路２３の出力は、第１スイッチＳＷ１を介して第１増幅回路１１および第１ＡＤ変換回路９２に出力される。第３増幅回路２３の増幅率は２倍である。なお、第２減算回路２２および第３増幅回路２３の代わりに、減算機能を備えた増幅回路である第２減算増幅回路２４を用いてもよい。また、第２減算回路２２の前段にサンプルホールド回路を挿入してもよい。図７の例は、第２減算増幅回路２４への入力タイミングを調整して減算している。
【００５１】
第１ＡＤ変換回路９２は、入力されたアナログ信号を最大２ビットのデジタル値に変換して、第１ＤＡ変換回路９３に出力する。第１ＤＡ変換回路９３は、第１ＡＤ変換回路９２から出力された最大２ビットのデジタル値をアナログ信号に変換する。ここで、第１ＤＡ変換回路９３から出力されたアナログ値は、第１増幅回路１１の増幅率に対応して、２倍に増幅されている。
【００５２】
第１増幅回路１１は、入力されたアナログ信号をサンプリングして保持し、２倍に増幅して第１減算回路９４に出力する。第１減算回路９４は、第１増幅回路１１が出力するアナログ値から、第１ＤＡ変換回路９３から出力されたアナログ値を減算する。第２増幅回路１５は、第１減算回路９４の出力を増幅する。第２増幅回路１５の増幅率は、増幅制御回路１９が出力する増幅制御信号Ｖｃｎｔ２により制御される。第２増幅回路１５の出力は、第２スイッチＳＷ２を介して第１増幅回路１１および第１ＡＤ変換回路９２にフィードバックされる。あるいは、第２増幅回路１５の出力は、第３スイッチＳＷ３を介して第２ＡＤ変換回路２０にフィードバックされる。なお、第１減算回路９４および第２増幅回路１５の代わりに、減算機能を備えた増幅回路である第１減算増幅回路９６を用いてもよい。
【００５３】
初期の段階である第１段階では、第４スイッチＳＷ４がオンされ、第３スイッチＳＷ３がオフされる。第１段階において、第２ＡＤ変換回路２０は、最終的にＡＤ変換器１０１が出力する１０ビットのデジタル値のうちの上位から１〜４ビット（Ｄ９〜Ｄ６）の値を生成する。第２段階では、第１スイッチＳＷ１がオンされ、第２スイッチＳＷ２がオフされる。第２段階において第１ＡＤ変換回路９２は、最終的にＡＤ変換器１０１が出力する１０ビットのデジタル値のうちの上位から５〜６ビット（Ｄ５〜Ｄ４）の値を生成する。第３段階では、第２スイッチＳＷ２がオンされ、第１スイッチＳＷ１がオフされる。第３段階において、第１ＡＤ変換回路９２は、最終的にＡＤ変換器１０１が出力する１０ビットのデジタル値のうちの上位から７〜８ビット（Ｄ３〜Ｄ２）の値を生成する。第４段階では、第３スイッチＳＷ３がオンされ、第４スイッチＳＷ４がオフされる。第４段階において、第２ＡＤ変換回路２０は、最終的にＡＤ変換器１０１が出力する１０ビットのデジタル値のうちの上位から９〜１０ビット（Ｄ１〜Ｄ０）の値を生成する。
【００５４】
第１ＡＤ変換回路９２および第２ＡＤ変換回路２０から順次出力されるデジタル値（Ｄ９〜Ｄ６、Ｄ５〜Ｄ４、Ｄ３〜Ｄ２、Ｄ１〜Ｄ０）は、出力部９８に入力される。出力部９８は、入力されたデジタル値に後述する冗長レンジにもとづく補正をする。出力部９８は、補正されたデジタル値をパラレルに出力する。
【００５５】
第２段階および第３段階における第１ＡＤ変換回路９２による変換と、第４段階における第２ＡＤ変換回路２０による変換とにおいては、冗長レンジが設けられている。したがって、第１段階〜第３段階における変換の結果は、第２段階〜第４段階におけるＡＤ変換回路１２による変換の結果にもとづき補正可能である。
【００５６】
リファレンス電圧制御回路１７は、第４段階の変換、すなわち最下位ビットへの変換を実行する際の第２ＡＤ変換回路２０のリファレンス電圧のレンジが、第１段階の変換を実行する際の第２ＡＤ変換回路２０のリファレンス電圧のレンジの２倍になるように制御する。第２ＡＤ変換回路２０のリファレンス電圧のレンジを制御する構成は、図２〜図４（ｂ）において説明した例を用いることができる。タイミング制御回路１８は、第１スイッチＳＷ１〜第４スイッチＳＷ４のオンオフを制御する。増幅制御回路１９は、図５において説明した例と同様に、第２増幅回路１５の増幅率を制御する。
【００５７】
以上のように構成されたＡＤ変換器１０１の全体の動作を説明する。図８は、図７のＡＤ変換器１０１の全体の動作を示すタイムチャートである。以下、図の上から順に説明する。４つの信号波形は、クロック信号ＣＬＫ１、スイッチ信号ＣＬＫＳ、リファレンス制御信号Ｖｃｎｔ１、および増幅制御信号Ｖｃｎｔ２を示す。クロック信号ＣＬＫ１は、第１増幅回路１１、第１減算増幅回路９６、第１ＡＤ変換回路９２、第１ＤＡ変換回路９３、第２減算増幅回路２４、第２ＡＤ変換回路２０、および第２ＤＡ変換回路２１の動作を制御する。スイッチ信号ＣＬＫＳは、第１スイッチＳＷ１〜第４スイッチＳＷ４のオンオフを制御する。リファレンス制御信号Ｖｃｎｔ１は、第２ＡＤ変換回路２０のリファレンス電圧のレンジを制御する。増幅制御信号Ｖｃｎｔ２は、第２増幅回路１５の増幅率を制御する。
【００５８】
第１スイッチＳＷ１および第３スイッチＳＷ３は、スイッチ信号ＣＬＫＳがハイレベルのときオンされ、スイッチ信号ＣＬＫＳがローレベルのときオフされる。第２スイッチＳＷ２および第４スイッチＳＷ４は、スイッチ信号ＣＬＫＳがローレベルのときオンされ、スイッチ信号ＣＬＫＳがハイレベルのときオフされる。
【００５９】
第２減算増幅回路２４は、クロック信号ＣＬＫ１がローレベルからハイレベルに遷移するつど、入力されるアナログ信号を増幅する動作とオートゼロ動作とが切り替えられる。第２ＡＤ変換回路２０は、クロック信号ＣＬＫ１がハイレベルのときに変換動作をしてデジタル値を出力し、クロック信号ＣＬＫ１がローレベルのときにオートゼロ動作をする。第２ＡＤ変換回路２０を構成している複数の比較回路に供給されるリファレンス電圧のレンジは、リファレンス制御信号Ｖｃｎｔ１がローレベルからハイレベルに遷移したときに２倍となる。リファレンス電圧は、リファレンス制御信号Ｖｃｎｔ１がハイレベルからローレベルに遷移したときにもとの大きさにもどる。第２ＤＡ変換回路２１は、クロック信号ＣＬＫ１がローレベルからハイレベルに遷移するつど、ＤＡ変換を実行する状態と不定の状態とが切り替えられる。
【００６０】
第１増幅回路１１は、クロック信号ＣＬＫ１がハイレベルのときに入力されるアナログ信号を増幅して第１減算回路９４に出力する。第１増幅回路１１は、クロック信号ＣＬＫ１がローレベルのときにオートゼロ動作をする。第１減算増幅回路９６は、クロック信号ＣＬＫ１がローレベルのときに入力されるアナログ信号を増幅する。第１減算増幅回路９６は、クロック信号ＣＬＫ１がハイレベルのときにオートゼロ動作をする。第１減算増幅回路９６の第２増幅回路１５の増幅率は、増幅制御信号Ｖｃｎｔ２がローレベルからハイレベルに遷移したときに２倍から８倍に増大され、増幅制御信号Ｖｃｎｔ２がハイレベルからローレベルに遷移したときに、８倍から２倍に減少される。第１ＡＤ変換回路９２は、クロック信号ＣＬＫ１がハイレベルのときに変換動作をしてデジタル値を出力し、クロック信号ＣＬＫ１がローレベルのときにオートゼロ動作をする。第１ＤＡ変換回路９３は、クロック信号ＣＬＫ１がローレベルのときにＤＡ変換を実行し、クロック信号ＣＬＫ１がハイレベルのときに不定となる。
【００６１】
本実施の形態も、第１の実施の形態と同様の効果を得ることができる。また、本実施の形態によれば、ＡＤ変換器１０１は、サイクリック型のＡＤ変換器の前段に、上位４ビット（Ｄ９〜Ｄ６）および最下位２ビット（Ｄ１〜Ｄ０）を出力するステージを付加して構成されるので、ＡＤ変換器１０１の変換速度を速めることができる。
【００６２】
（第２の実施の形態）
第１の実施の形態では、最下位ビットへの変換を実行する際のＡＤ変換回路のリファレンス電圧のレンジを大きくすることにより、最下位ビットへの変換の精度を高める構成を説明した。第２の実施の形態では、ＡＤ変換回路を、非動作期間の終わりに入力されたアナログ信号をサンプルし、比較動作期間中にリファレンス電圧の入力を受ける第１モードと、非動作期間の終わりにリファレンス電圧をサンプルし、比較動作期間中に入力されたアナログ信号の入力を受ける第２モードとの２つのモードで動作可能に構成する。そして、最下位ビットへの変換を実行する際にはＡＤ変換回路を変換精度の高い第１モードで動作させる。これにより、ＡＤ変換回路の設計の自由度を高めつつ、最下位ビットへの変換の精度を高めることができる。
【００６３】
図９は、第２の実施の形態にかかるＡＤ変換器１０２の構成を示す。図９において、図７と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。図９のＡＤ変換器１０２は、図７のリファレンス電圧制御回路１７に代えて、あるいはそれに加えて、第２ＡＤ変換回路２０に入力する信号を切り替える入力切替回路２６が設けられている点が、図７のＡＤ変換器１０１と相違する。また、本実施の形態では、増幅制御回路１９は、第２増幅回路１５が出力を第１ＡＤ変換回路９２および第２ＡＤ変換回路２０のいずれにフィードバックするかにより、第２増幅回路１５の増幅率を制御する。具体的には、増幅制御回路１９は、第２増幅回路１５が出力を第１ＡＤ変換回路９２にフィードバック入力する場合、第２増幅回路１５の増幅率を２倍とするように制御する。一方、増幅制御回路１９は、第２増幅回路１５が出力を第２ＡＤ変換回路２０にフィードバック入力する場合、第２増幅回路１５の増幅率を４倍とするように制御する。
【００６４】
入力切替回路２６による切り替え制御について説明する。図１０は、入力切替回路２６の第１構成例を示す。入力切替回路２６は、第２ＡＤ変換回路２０のＶＩＮ入力端子とＶＲＥＦ端子に４種類の電圧を入力する。入力切替回路２６は、４つのスイッチＳＷ６１〜６４を備える。Ｖｉｎ１用スイッチＳＷ６１は、入力アナログ信号Ｖｉｎ１のＶＩＮ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６１ｂを備え、論理が反転するスイッチである。Ｖｉｎ２用スイッチＳＷ６２は、入力アナログ信号Ｖｉｎ２のＶＩＮ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６２ｂを備え、論理が反転するスイッチである。Ｖｒｅｆ１用スイッチＳＷ６３は、第１リファレンス電圧Ｖｒｅｆ１のＶＲＥＦ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６３ｂを備え、論理が反転するスイッチである。Ｖｒｅｆ２用スイッチＳＷ６４は、第２リファレンス電圧Ｖｒｅｆ２のＶＲＥＦ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６４ｂを備え、論理が反転するスイッチである。
【００６５】
Ｖｉｎ１用スイッチＳＷ６１には、ＮＡＮＤ回路６１が接続される。Ｖｉｎ２用スイッチＳＷ６２には、ＮＡＮＤ回路６２が接続され、ＮＡＮＤ回路６２の信号Ａが入力される端子にＮＯＴ回路６２ｃが接続される。Ｖｒｅｆ１用スイッチＳＷ６３には、ＮＡＮＤ回路６３が接続され、ＮＡＮＤ回路６３の信号Ｂが入力される端子にＮＯＴ回路６３ｃが接続される。Ｖｒｅｆ２用スイッチＳＷ６４には、ＮＡＮＤ回路６４が接続され、ＮＡＮＤ回路６４の両方の端子にＮＯＴ回路６４ｃ,ｄが接続される。
【００６６】
図１１は、入力切替回路２６の第１構成例の制御信号を示す。信号Ａがハイで信号Ｂがハイのとき、Ｖｉｎ１用スイッチＳＷ６１のみがオンし、入力アナログ信号Ｖｉｎ１がＶＩＮ端子に入力される。信号Ａがハイで信号Ｂがローのとき、Ｖｒｅｆ１用スイッチＳＷ６３のみがオンし、第１リファレンス電圧Ｖｒｅｆ１がＶＲＥＦ端子に入力される。信号Ａがローで信号Ｂがローのとき、Ｖｒｅｆ２用スイッチＳＷ６４のみがオンし、第２リファレンス電圧Ｖｒｅｆ２がＶＲＥＦ端子に入力される。信号Ａがローで信号Ｂがハイのとき、Ｖｉｎ２用スイッチＳＷ６２のみがオンし、入力アナログ信号Ｖｉｎ２がＶＩＮ端子に入力される。そして、入力切替回路２６は、このような順番で第２ＡＤ変換回路２０に４種類の電圧を入力する。
【００６７】
次に、入力切替回路２６の他の切り替え制御について説明する。この例は、リファレンス電圧Ｖｒｅｆが１種類の場合である。第２増幅回路１５の増幅率を４倍に設定すれば、上位４ビット（Ｄ９〜Ｄ６）および最下位２ビット（Ｄ１〜Ｄ０）を変換する場合に同一のリファレンス電圧Ｖｒｅｆを使用することができる。図１２は、入力切替回路２６の第２構成例を示す図である。入力切替回路２６は、第２ＡＤ変換回路２０のＶＩＮ入力端子とＶＲＥＦ端子に３種類の電圧を入力する。入力切替回路２６は、３つのスイッチＳＷ６１〜６３を備える。Ｖｉｎ１用スイッチＳＷ６１は、入力アナログ信号Ｖｉｎ１のＶＩＮ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６１ｂを備え、論理が反転するスイッチである。Ｖｉｎ２用スイッチＳＷ６２は、入力アナログ信号Ｖｉｎ２のＶＩＮ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６２ｂを備え、論理が反転するスイッチである。Ｖｒｅｆ用スイッチＳＷ６３は、リファレンス電圧ＶｒｅｆのＶＲＥＦ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６３ｂを備え、論理が反転するスイッチである。
【００６８】
Ｖｉｎ１用スイッチＳＷ６１には、ＮＡＮＤ回路６１が接続される。Ｖｉｎ２用スイッチＳＷ６２には、ＮＡＮＤ回路６２が接続され、ＮＡＮＤ回路６２の信号Ｂが入力される端子にＮＯＴ回路６２ｃが接続される。Ｖｒｅｆ用スイッチＳＷ６３には、信号Ｂの反転出力が入力される。
【００６９】
図１３は、入力切替回路２６の第２構成例の制御信号を示す図である。信号Ａがハイで信号Ｂがハイのとき、Ｖｉｎ１用スイッチＳＷ６１のみがオンし、入力アナログ信号Ｖｉｎ１がＶＩＮ端子に入力される。信号Ａがハイで信号Ｂがローのとき、および信号Ａがローで信号ＢがローのときＶｒｅｆ用スイッチＳＷ６３のみがオンし、リファレンス電圧ＶｒｅｆがＶＲＥＦ端子に入力される。信号Ａがローで信号Ｂがハイのとき、Ｖｉｎ２用スイッチＳＷ６２のみがオンし、入力アナログ信号Ｖｉｎ２がＶＩＮ端子に入力される。そして、入力切替回路２６は、このような順番で第２ＡＤ変換回路２０に３種類の電圧を入力する。
【００７０】
図１４は、図９の第２ＡＤ変換回路２０に入力される信号の時間変化を示す。上位４ビット（Ｄ９〜Ｄ６）への変換が実行される際、第２ＡＤ変換回路２０には、オートゼロ動作の期間にリファレンス電圧Ｖｒｅｆが入力され、変換動作期間に変換対象のアナログ信号Ｖｉｎが入力される。一方、最下位２ビット（Ｄ１〜Ｄ０）への変換が実行される際、第２ＡＤ変換回路２０には、オートゼロ動作の期間に変換対象のアナログ信号Ｖｉｎが入力され、変換動作期間にリファレンス電圧Ｖｒｅｆが入力される。すなわち、第２ＡＤ変換回路２０は、上位４ビット（Ｄ９〜Ｄ６）への変換を実行する際には上記の第２モードで動作し、最下位２ビット（Ｄ１〜Ｄ０）への変換を実行する際には上記の第１モードで動作する。第２ＡＤ変換回路２０にアナログ信号またはリファレンス電圧をいれるタイミングは、入力切替回路２６により制御される。
【００７１】
本実施の形態によれば、入力切替回路２６を設けて第２ＡＤ変換回路２０を第１モードおよび第２モードにて動作可能にしたので、ＡＤ変換器１０２の設計の自由度が高められる。また、入力切替回路２６の制御により、最下位ビットへの変換を実行する際の第２ＡＤ変換回路２０の動作のモードが第２モードから第１モードに切り替えられる。これにより、第２ＡＤ変換回路２０は、最下位ビットへの変換を実行する際に、比較動作期間中に入力アナログ信号と比べて変動が小さいリファレンス電圧の入力を受けることとなる。したがって、最下位ビットへの変換の精度が高められる。
【００７２】
（第３の実施の形態）
第１の実施の形態では、最下位ビットへの変換を実行する際のＡＤ変換回路のリファレンス電圧のレンジを大きくすることにより、最下位ビットへの変換の精度を高める例を説明した。第３の実施の形態では、最下位ビットへの変換を実行する際のＡＤ変換回路の比較器に供給する電流を制御することにより最下位ビットへの変換の精度を高める例を説明する。
【００７３】
図１５は、第３の実施の形態にかかるＡＤ変換器１０３の構成を示す。図１５において、図７または図９と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。図１５のＡＤ変換器１０２は、図７のリファレンス電圧制御回路１７および図９の入力切替回路２６に代えて、あるいはそれらに加えて、電流制御信号Ｖｂｉａｓにより第２ＡＤ変換回路２０の比較器に供給する電流の大きさを制御する電流制御回路２８が設けられている点が、図７および図９と相違する。
【００７４】
図１６は、図１５の第２ＡＤ変換回路２０に含まれる比較器の構成を示す。図１６においては、比較器における差動増幅器の部分のみを示し、差動増幅器の後段の構成については省略している。第２ＡＤ変換回路２０に含まれる比較器は、第１トランジスタＭ１〜第８トランジスタＭ８を含む。第１トランジスタＭ１および第２トランジスタＭ２は、Ｐチャンネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。第３トランジスタＭ３〜第８トランジスタＭ８は、Ｎ型のＭＯＳＦＥＴである。
【００７５】
第１トランジスタＭ１および第２トランジスタＭ２のソースは電源ラインに接続される。第１トランジスタＭ１の制御端子としてのゲートおよび第２トランジスタＭ２の制御端子としてのゲートは、第１トランジスタＭ１のドレインに接続される。つまり、第１トランジスタＭ１および第２トランジスタＭ２はカレントミラー回路を構成する。第１トランジスタＭ１のドレインは、第３トランジスタＭ３のドレインおよび第５トランジスタＭ５のドレインに接続される。第２トランジスタＭ２のドレインは、第４トランジスタＭ４のドレインおよび第６トランジスタＭ６のドレインに接続される。第３トランジスタＭ３のソースおよび第４トランジスタＭ４のソースは、第７トランジスタＭ７を介して接地に接続される。第５トランジスタＭ５のソースおよび第６トランジスタＭ６のソースは、第８トランジスタＭ８を介して接地に接続される。
【００７６】
第７トランジスタＭ７および第８トランジスタＭ８の制御端子としてのゲートにはバイアス電圧Ｖｂｉａｓが入力される。バイアス電圧Ｖｂｉａｓは、図１５の電流制御回路２８から提供される。第７トランジスタＭ７および第８トランジスタＭ８は、定電流源として動作する。第３トランジスタＭ３の制御端子としてのゲートにはアナログ信号の正相側（Ｖｉｎｐと表記される。）が入力される。第４トランジスタＭ４の制御端子としてのゲートにはリファレンス電圧の正相側（Ｖｒｅｆｐと表記される。）が入力される。第５トランジスタＭ５の制御端子としてのゲートにはアナログ信号の逆相側（Ｖｉｎｍと表記される。）が入力される。第６トランジスタＭ６の制御端子としてのゲートにはリファレンス電圧の逆相側（Ｖｒｅｆｍと表記される。）が入力される。第４トランジスタＭ４および第５トランジスタＭ５のドレインの電圧が正相側の出力となる。第３トランジスタＭ３第６トランジスタＭ６のドレインの電圧が逆相側の出力となる。
【００７７】
電流制御回路２８による制御について説明する。図１７は、図１５の電流制御回路２８が図１６の比較器に入力するバイアス電圧Ｖｂｉａｓの時間的変化を示す。電流制御回路２８は、上位４ビット（Ｄ９〜Ｄ６）への変換が実行される際、図１６の比較器には小さいバイアス電圧を入力する。一方、電流制御回路２８は、最下位２ビット（Ｄ１〜Ｄ０）への変換が実行される際、図１６の比較器には大きいバイアス電圧を入力する。これにより、最下位２ビット（Ｄ１〜Ｄ０）への変換が実行される際に比較器に供給される電流は、上位４ビット（Ｄ９〜Ｄ６）への変換が実行される際に比較器に供給される電流よりも大きくなる。これにより、最下位ビットへの変換を実行する際の比較器における比較の動作が速められる。したがって、比較器の出力が十分なレベルになる前に比較器の出力を判定してしまうリスクが低減され、最下位ビットへの変換の精度が高められる。最下位ビットへの変換が実行される際に比較器に供給される電流を大きくする制御は、アナログ信号とリファレンス電圧の差が小さくなることが多いような場合に特に有効である。
【００７８】
電流制御回路２８は、図１７の場合とは逆に、最下位２ビット（Ｄ１〜Ｄ０）への変換が実行される際に比較器に供給される電流が、上位４ビット（Ｄ９〜Ｄ６）への変換が実行される際に比較器に供給される電流よりも小さくなるように制御してもよい。この場合、第７トランジスタＭ７および第８トランジスタＭ８のゲート電圧Ｖｂｉａｓを小さくすることとなる。したがって、第７トランジスタＭ７および第８トランジスタＭ８は、ドレインとソースとの間の電圧が小さくても飽和領域で動作するので、比較器の出力電圧がとり得る値の範囲が広がる。これにより、最下位ビットへの変換の精度が高められる。最下位ビットへの変換が実行される際に比較器に供給される電流を小さくする制御は、たとえば、アナログ信号の共通電位と、リファレンス電圧の共通電位とが異なるような場合に特に有効である。ここで、共通電位とは、正相側の電位と逆相側の電位との平均値である。アナログ信号の共通電位と、リファレンス電圧の共通電位とが異なると、出力の正相側および逆相側の双方は、時間と共に大きくあるいは小さくなっていく。このとき、出力電圧がとり得る値の範囲が狭いと、利得が落ちて比較器の出力の判定が難しくなる。このような場合に、比較器に供給される電流を小さくするように制御することで、比較器の出力の判定精度を上げることができる。
【００７９】
（第４の実施の形態）
第４の実施の形態では、ＡＤ変換回路を、ＡＤ変換回路に含まれる比較器にアナログ信号およびリファレンス電圧をキャパシタを介さずに固定的に入力させるタイプ（以下、「ゲート入力タイプ」という。）およびＡＤ変換回路に含まれる比較器にアナログ信号およびリファレンス電圧のいずれかをキャパシタを介して選択的に入力させるタイプ（以下、「容量入力タイプ」という。）のいずれかを切り替えながら動作可能に構成する。そして、最下位ビットへの変換を実行する際のＡＤ変換回路のタイプを容量入力タイプに切り替えることにより、最下位ビットへの変換の精度を高める。
【００８０】
図１８は、第４の実施の形態にかかるＡＤ変換器１０４の構成を示す。図１８において、図７、図９または図１５と同一または同様の構成要素には同一または同様の符号を付して適宜その説明を省略する。図１８のＡＤ変換器１０４は、図７のリファレンス電圧制御回路１７、図９の入力切替回路２６、および図１５の電流制御回路２８に代えて、あるいはそれらに加えて、タイプ制御信号Ｖｃｎｔ４により第２ＡＤ変換回路２０のタイプを制御するタイプ制御部３２が設けられている点が、図７、図９および図１５と相違する。
【００８１】
図１９は、図１８の第２ＡＤ変換回路２０の動作のタイプの時間的変化を示す。図１８のタイプ制御部３２は、上位４ビット（Ｄ９〜Ｄ６）への変換が実行される際の第２ＡＤ変換回路２０のタイプをゲート入力タイプとし、最下位２ビット（Ｄ１〜Ｄ０）への変換が実行される際の第２ＡＤ変換回路２０のタイプを容量入力タイプとするように制御する。最下位２ビット（Ｄ１〜Ｄ０）への変換が実行される際の第２ＡＤ変換回路２０のタイプを容量入力タイプとすることで、アナログ信号Ｖｉｎの変動による影響低減できる。これは、容量入力タイプの場合、後述するように、スイッチのオンオフのタイミングでアナログ信号をサンプリングできることによる。また、上位４ビット（Ｄ９〜Ｄ６）への変換が実行される際の第２ＡＤ変換回路２０のタイプをゲート入力タイプとすることで、容量を駆動するアンプの動作が不要となり、消費電力を抑えることができる。
【００８２】
ゲート入力タイプの場合にＡＤ変換回路で使用される比較器は、図１６のように構成することができる。以下、図１６の構成の比較器を「４入力比較器」と表記する。容量入力タイプの場合にＡＤ変換回路で使用される比較器としては、図１６の構成から第５トランジスタＭ５、第６トランジスタＭ６および第８トランジスタＭ８を除いたもの（以下、「２入力比較器」という。）を用いることができる。あるいは、図１６の４入力比較器を、第５トランジスタＭ５、第６トランジスタＭ６および第８トランジスタＭ８を非アクティブとして用いてもよい。
【００８３】
図２０は、図１８の第２ＡＤ変換回路２０の構成を示す。図２０においては４入力比較器４２および２入力比較器４４の組を１つだけ示したが、実際にはリファレンス電圧の数だけ４入力比較器４２および２入力比較器４４の組が存在する。４入力比較器４２および２入力比較器４４は、図１８の第２ＡＤ変換回路２０に含まれる。スイッチＳＷ７１〜ＳＷ７４は、正相側のアナログ信号Ｖｉｎｐ、正相側のリファレンス電圧Ｖｒｅｆｐ、逆相側のアナログ信号Ｖｉｎｍ、および逆相側のリファレンス電圧Ｖｒｅｆｍを、４入力比較器４２および２入力比較器４４のいずれかに選択的に入力する。スイッチＳＷ７１〜ＳＷ７４における選択は、タイプ制御部３２からのタイプ切替信号Ｖｃｎｔ４（図示せず）により制御される。
【００８４】
第２ＡＤ変換回路２０をゲート入力タイプとして動作させる場合、スイッチＳＷ７１〜ＳＷ７４は、４入力比較器４２を選択する。第２ＡＤ変換回路２０を容量入力タイプとして動作させる場合、スイッチＳＷ７１〜ＳＷ７４は、２入力比較器４４を選択する。容量入力タイプの場合、正相側のアナログ信号Ｖｉｎｐおよび正相側のリファレンス電圧Ｖｒｅｆｐは、スイッチＳＷ８１を介して選択的に第１キャパシタ４６に入力される。逆相側のアナログ信号Ｖｉｎｍおよび逆相側のリファレンス電圧Ｖｒｅｆｍは、スイッチＳＷ８２を介して選択的に第２キャパシタ４８に入力される。スイッチＳＷ８３およびスイッチＳＷ８４は、２入力比較器４４が非動作期間にオンし、２入力比較器４４の比較動作時にオフする。スイッチＳＷ８３およびスイッチＳＷ８４がオンからオフに切り替わるタイミングで、その時に第１キャパシタ４６および第２キャパシタ４８に入力されている信号がサンプルされる。
【００８５】
図２１は、図１８の第２ＡＤ変換回路２０の別の構成を示す。図２１において、図２０と同一または同様の構成要素には同一または同様の符号を付して適宜説明を省略する。図２１においては４入力比較器４２を１つだけ示したが、実際にはリファレンス電圧の数だけ４入力比較器４２が存在する。図２１の構成は、４入力比較器４２と、スイッチＳＷ７５〜ＳＷ７８と、第１ゲート入力経路５２〜第４ゲート入力経路５５と、第１選択入力経路５６と、第２選択入力経路５７と、第１キャパシタ４６と、第２キャパシタ４８と、スイッチＳＷ８１〜ＳＷ８４とを含む。
【００８６】
第１ゲート入力経路５２は、正相側のアナログ信号Ｖｉｎｐを固定的に入力する経路である。第２ゲート入力経路５３は、正相側のリファレンス電圧Ｖｒｅｆｐを固定的に入力する経路である。第３ゲート入力経路５４は、逆相側のアナログ信号Ｖｉｎｍを固定的に入力する経路である。第４ゲート入力経路５５は、逆相側のリファレンス電圧Ｖｒｅｆｍを固定的に入力する経路である。第１選択入力経路５６は、正相側のアナログ信号Ｖｉｎｐおよび正相側のリファレンス電圧Ｖｒｅｆｐのいずれかを第１キャパシタ４６を介して切り替えながら選択的に入力する経路である。第２選択入力経路５７は、逆相側のアナログ信号Ｖｉｎｍおよび逆相側のリファレンス電圧Ｖｒｅｆｍのいずれかを第２キャパシタ４８を介して切り替えながら選択的に入力する経路である。スイッチＳＷ７５〜ＳＷ７８は、４入力比較器４２の入力端子に接続する経路を選択するスイッチである。スイッチＳＷ７５〜ＳＷ７８における選択は、タイプ制御部３２からのタイプ切替信号Ｖｃｎｔ４（図示せず）により制御される。
【００８７】
第２ＡＤ変換回路２０をゲート入力タイプとして動作させる場合、スイッチＳＷ７５〜ＳＷ７８は、４入力比較器４２の入力端子に接続する経路として、第１ゲート入力経路５２〜第４ゲート入力経路５５を選択する。第２ＡＤ変換回路２０を容量入力タイプとして動作させる場合、スイッチＳＷ７５およびスイッチＳＷ７６は、４入力比較器４２の入力端子に接続する経路として、第１選択入力経路５６および第２選択入力経路５７を選択する。スイッチＳＷ７７およびＳＷ７８は、４入力比較器４２の入力端子を接地に接続する。図２１によれば、第２ＡＤ変換回路２０をゲート入力タイプとして動作させる場合および第２ＡＤ変換回路２０を容量入力タイプとして動作させる場合おいて、４入力比較器４２が共用される。これにより、回路規模を削減することができる。
【００８８】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００８９】
実施の形態においては、ＡＤ変換回路が複数回の変換処理で共用される場合を例に説明したが、ＡＤ変換回路は複数回の変換処理で共用されなくてもよい。すなわち、アナログ信号は、直列に接続された複数のステージをフィードフォワード型で動作させることによりパイプライン処理されてもよい。この場合は、最終ビットへの変換を実行するＡＤ変換回路のリファレンス電圧のレンジを他のＡＤ変換回路のうちのいずれかのリファレンス電圧のレンジよりも大きくすることで、第１の実施の形態と同様の効果を得られる。また、最終ビットへの変換を実行するＡＤ変換回路を第１モードで動作させ、他のＡＤ変換回路のうちのいずれかを第２モードで動作させることで、第２の実施の形態と同様の効果を得られる。また、最終ビットへの変換を実行するＡＤ変換回路の比較器に供給される電流を、他のＡＤ変換回路のうちのいずれかの比較器に供給される電流に対して大きくまたは小さくすることで、第３の実施の形態と同様の効果を得られる。また、最下位ビットへの変換を実行するＡＤ変換回路のタイプを容量入力タイプとし、他のＡＤ変換回路のうちのいずれかのタイプをゲート入力タイプとすることで、第４の実施の形態と同様の効果を得られる。
【００９０】
また、第２の実施の形態〜第４の実施の形態は、図７のＡＤ変換器１０１の構成を基本として説明されたが、図１のＡＤ変換器１００の構成にも第２の実施の形態〜第４の実施の形態の技術を適用可能である。また、実施の形態において、ＡＤ変換器は、パイプライン型やサイクリック型にて構成されたが、逐次比較型等にて構成されてもよい。
【図面の簡単な説明】
【００９１】
【図１】第１の実施の形態にかかるＡＤ変換器の構成を示す回路図である。
【図２】図１のＡＤ変換回路の構成を示す回路図である。
【図３】図１のＡＤ変換回路の構成の別の例を示す回路図である。
【図４】図４（ａ）−（ｂ）は、図１のＡＤ変換回路に含まれる比較回路に差動入力されるリファレンス電圧のイメージを示す。
【図５】図１の第２増幅回路の構成を示す回路図である。
【図６】図１のＡＤ変換器の動作を示すタイムチャートである。
【図７】第１の実施の形態の変形例にかかるＡＤ変換器の構成を示す回路図である。
【図８】図７のＡＤ変換器の全体の動作を示すタイムチャートである。
【図９】第２の実施の形態にかかるＡＤ変換器の構成を示す回路図である。
【図１０】入力切替回路の第１構成例を示す図である。
【図１１】入力切替回路の第１構成例の制御信号を示す図である。
【図１２】入力切替回路の第２構成例を示す図である。
【図１３】入力切替回路の第２構成例の制御信号を示す図である。
【図１４】図９の第２ＡＤ変換回路に入力される信号の時間変化を示す図である。
【図１５】第３の実施の形態にかかるＡＤ変換器の構成を示す回路図である。
【図１６】図１６の第２ＡＤ変換回路に含まれる比較器の構成を示す回路図である。
【図１７】図１６の電流制御回路が図１７の比較器に入力するバイアス電圧Ｖｂｉａｓの時間的変化を示す図である。
【図１８】第４の実施の形態にかかるＡＤ変換器の構成を示す回路図である。
【図１９】図１９の第２ＡＤ変換回路の動作のタイプの時間的変化を示す図である。
【図２０】図１９の第２ＡＤ変換回路の構成を示す回路図である。
【図２１】図１９の第２ＡＤ変換回路の別の構成を示す回路図である。
【符号の説明】
【００９２】
１１  第１増幅回路、  １２  ＡＤ変換回路、  １３  ＤＡ変換回路、  １４  減算回路、  １５  第２増幅回路、  １６  減算増幅回路、  １７  リファレンス電圧制御回路、  １８  タイミング制御回路、  １９  増幅制御回路、  ２０  第２ＡＤ変換回路、  ２１  第２ＤＡ変換回路、  ２２  第２減算回路、  ２３  第３増幅回路、  ２４  第２減算増幅回路、  ２６  入力切替回路、  ２８  電流制御回路、  ３２  タイプ制御部、  ９８  出力部、  １００  ＡＤ変換器、  Ｖｉｎ  アナログ信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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