(57)【要約】【課題】  トランジスタの閾値電圧を変更することなく、出力電圧を低く設定できる基準電圧回路を提供すること。【解決手段】  定電流源であるデプレッション型ＭＯＳトランジスタと、定電流を受けるエンハンスメント型ＭＯＳトランジスタで構成された基準電圧回路において、デプレッション型ＭＯＳトランジスタのバックゲートをグラウンドに接続した。【選択図】  図１
2007034977.tif 000002
【特許請求の範囲】
【請求項１】
電源とグランドの間に接続された、定電流動作を行うデプレッション型ＭＯＳトランジスタと、前記デプレッション型ＭＯＳトランジスタの定電流を受けるエンハンスメント型ＭＯＳトランジスタで構成される基準電圧回路において、前記デプレッション型ＭＯＳトランジスタのバックゲートを前記グラウンドに接続したことを特徴とする基準電圧回路 。
【請求項２】
電源にドレインを接続し、ソースとゲートを接続したデプレッション型ＮＭＯＳトランジスタと、
前記デプレッション型ＮＭＯＳトランジスタのソースとドレインを接続し、ソースとグラウンドを接続したエンハンスメント型ＮＭＯＳトランジスタで構成される基準電圧回路において、前記デプレッション型ＮＭＯＳトランジスタのバックゲートをグラウンドに接続したことを特徴とする基準電圧回路 。
【請求項３】
電源にソースを接続し、ドレインとゲートを接続したデプレッション型ＰＭＯＳトランジスタと、
前記デプレッション型ＰＭＯＳトランジスタのドレインとソースを接続し、ドレインとグラウンドを接続したエンハンスメント型ＰＭＯＳトランジスタで構成される基準電圧回路において、前記デプレッション型ＰＭＯＳトランジスタのバックゲートをグラウンドに接続したことを特徴とする基準電圧回路 。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は基準電圧回路の回路構成に係り、さらに詳しくは基準電源回路の出力電圧を低く設定することに関する。
【背景技術】
【０００２】
従来の基準電圧回路としては、図２に示されるような回路が知られている。すなわちソースとゲートが接続されたデプレション型ＮＭＯＳトランジスタ２０１による定電流回路と、他の回路からゲートバイアス電圧Ｖ１を得てトランジスタ２０１より出力される電流を導通させるためのエンハンスメント型ＮＭＯＳトランジスタ２０２で構成されている（例えば、特許文献１参照。）。
【０００３】
トランジスタ２０１のドレイン電流ＩＤ１とトランジスタ２０２のドレイン電流ＩＤ２は等しく、電源電圧ＶＤＤとトランジスタ２０１のしきい値Ｖｔ１との差が基準電圧の出力電圧Ｖｒｅｆとなる。
【０００４】
基準電圧の出力電圧Ｖｒｅｆが所定の電圧となるためにはトランジスタ２０１とトランジスタ２０２が飽和状態で動作しなければならない。トランジスタ２０１が飽和状態で動作する時ドレイン−ソース間に流れる電流をＩＤＳ１とし、Ｋ値をＫｄとすると
【０００５】
【数１】
2007034977.tif 000003
トランジスタ２０２のドレイン−ソース間に流れる電流をＩＤＳ２とすると、Ｋ値をＫｍ
【数２】
2007034977.tif 000004
ＩＤＳ１＝ＩＤＳ2なので
【数３】
2007034977.tif 000005
飽和動作しているため
【数４】
2007034977.tif 000006
となり
【数５】
2007034977.tif 000007
となる。
【０００６】
例えば、Ｖｔ１＝−０．４Ｖ、Ｖｔ２＝０．４、
【数６】
2007034977.tif 000008
とすると、式４のＶｒｅｆは、下記式５のように定まる。
Ｖｒｅｆ＝０．４＋｜−０．４｜＝０．８Ｖ     （式５）
【０００７】
【特許文献１】特開２００３−２４３５１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図２に示した従来の基準電圧回路では出力電圧Ｖｒｅｆ値はトランジスタ２０１の閾値Ｖｔ１で決定される。
【０００９】
従って従来の基準電圧回路でＶｒｅｆ値を低く設定しようとすると、トランジスタ２０１の閾値電圧を変更しなければならないため、他の回路に大きな影響がでるという課題があった。
【００１０】
本発明は、トランジスタの閾値電圧を変更することなくＶｒｅｆ値を低く設定することを目的としている。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明の基準電源回路では次の手段を用いた。
（１）ソースとゲートが接続されて定電流動作を行うデプレッション型の第１のＭＯＳトランジスタと、前記第１のトランジスタにより形成された定電流を受けるエンハンスメント型の第２のＮＭＯＳトランジスタを有し、前記第１のトランジスタは、バックゲートをグラウンドに接続することを特徴とする基準電圧回路とした。
（２）第２のＭＯＳトランジスタは、他の回路からゲートバイアス電圧を得ることを特徴とする（１）の基準電圧回路とした。
【発明の効果】
【００１２】
本発明の基準電源回路では、トランジスタの閾値電圧を変更することなく出力電圧を低く設定することができる。
【発明を実施するための最良の形態】
【００１３】
【実施例】
【００１４】
図１は本発明の基準電源回路の回路図である。本実施例では、ＮＭＯＳトランジスタで構成した基準電源回路の動作を説明する。
本実施例の基準電源回路は、電源端子ＶＤＤとドレインを接続しソースとゲートを接続したデプレッション型ＮＭＯＳトランジスタ１０１と、デプレッション型ＮＭＯＳトランジスタ１０１のソースとドレインを接続しグラウンドとソースを接続したエンハンス型ＮＭＯＳトランジスタ１０２で構成されている。エンハンス型ＮＭＯＳトランジスタ１０２のゲートは入力端子Ｖ1からバイアス電圧を入力する。ここで、デプレッション型ＮＭＯＳトランジスタ１０１とエンハンス型ＮＭＯＳトランジスタ１０２のバックゲートは電源端子ＶＳＳに接続している。
【００１５】
電源端子ＶＤＤとＶＳＳの間にある大きさで変化する正の電圧を与え、電源端子ＶＳＳの電位をＧＮＤに固定する。入力端子Ｖ1に任意の正の電圧を与えると出力端子Ｖｒｅｆに一定の正の電圧が出力される。この時、デプレッション型ＮＭＯＳトランジスタ１０１は、バックゲートの電位がＧＮＤに固定されるため基板バイアス効果によりＶｔｈが上昇する。
【００１６】
ここで式４において、エンハンス型ＮＭＯＳトランジスタ１０２の閾値電圧Ｖｔ２は一定であり、デプレッション型ＮＭＯＳトランジスタ１０１の閾値電圧Ｖｔ１は基板バイアス効果で上昇するので、出力端子Ｖｒｅｆの電圧は低下する。
【００１７】
以上のように本発明の基準電源回路は、デプレッション型ＮＭＯＳトランジスタのバックゲート端子をＧＮＤに接続する構成としたので、エンハンス型ＮＭＯＳトランジスタ１０２の閾値電圧Ｖｔ２を変更することなく、出力端子Ｖｒｅｆの電圧を低く設定することができた。
【００１８】
本実施例では、ＮＭＯＳトランジスタで構成した基準電源回路の動作を説明したが、ＰＭＯＳトランジスタで構成しても同様な効果が得られる。
【図面の簡単な説明】
【００１９】
【図１】本発明の基準電圧回路の回路図である。
【図２】従来の基準電圧回路の回路図である。
【符号の説明】
【００２０】
１０１  デプレッション型のＮＭＯＳトランジスタ
１０２  エンハンス型のＮＭＯＳトランジスタ
２０１  デプレッション型のＮＭＯＳトランジスタ
２０２  エンハンス型のＮＭＯＳトランジスタ
【図１】
2007034977.tif 000009
【図２】
2007034977.tif 000010