(57)【要約】【課題】従来では、ドリフト層内に空乏層を広げて所定の耐圧を確保するため、ドリフト層の抵抗が高く、ダイオードの順方向電圧特性が悪化する問題があった。また、動作領域の端部に絶縁層を配置した構造では、耐圧を確保できるためドリフト層を薄くすることができるが、ホールの引き抜きに寄与するｐ型領域とｎ型領域との接合面積が小さく、逆回復時間ｔｒｒが向上できない問題があった。【解決手段】本発明は、動作領域の端部から終端領域にスーパージャンクション構造を採用する。これにより、動作領域の耐圧はスーパージャンクションの耐圧設計を利用できる。これにより、ドリフト層の厚みを低減できるので、順方向電圧ＶＦ特性の改善ができる。また、動作領域の端部に配置した第２ｐ型領域によって、動作領域端部でのｐ型領域の接合面積を稼げるので、逆回復時間ｔｒｒの増加も抑制できる。【選択図】    図１
2007180338.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体層と、
該半導体層に設けられた動作領域と、
該動作領域を囲む前記半導体層に設けられた終端領域と、
前記動作領域の前記半導体層表面に設けられた第１逆導電型領域と、
前記第１逆導電型領域の端部に接して該第１逆導電型領域より深く設けられ、前記半導体層表面に対して垂直方向の長さが前記半導体層表面に対して水平方向の長さより長い第２逆導電型領域と、
前記第２逆導電型領域と離間して前記終端領域の前記半導体層に設けられた第３逆導電型領域と、
前記第２逆導電型領域と前記第３逆導電型領域間に設けられた一導電型領域と、
前記第１逆導電型領域に電気的に接続する第１電極と、前記半導体層に電気的に接続する第２電極と、を具備し、
前記一導電型領域は、前記第１逆導電型領域下方の前記半導体層より不純物濃度が高いことを特徴とする半導体装置。
【請求項２】
前記第１電極および前記第２電極間に接合耐圧に近い程度の逆バイアスを印加時に、前記第２逆導電型領域と、前記一導電型領域とがほぼ完全に空乏化することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記終端領域に前記第３逆導電型領域と離間する第４逆導電型領域を設けることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第３逆導電型領域と前記第４逆導電型領域間に前記第１逆導電型領域下方の前記半導体層より不純物濃度が高い他の一導電型領域を設けることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第４逆導電型領域を複数設け、該第４逆導電型領域間に前記他の一導電型領域を設けることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に高耐圧特性および高速リカバリ特性が共に良好である半導体装置に関する。
【背景技術】
【０００２】
高速整流素子として、Ｆａｓｔ  Ｒｅｃｏｖｅｒｙ  Ｄｉｏｄｅ（以下ＦＲＤと称する）と呼ばれるダイオードが開発されている。
【０００３】
図７を参照して、従来のＦＲＤについて説明する。すなわち、ｎ＋型の第１の半導体層２０２上にｎ−型の第２の半導体層であるエピタキシャル層２０３を形成し、エピタキシャル層２０３内に主電流通路となるｐ型の第３の半導体層２０４が形成される。第３の半導体層２０４表面にはアノード電極２１２がコンタクトする。また、第３の半導体層２０４の外側には、ｐ型のガードリング層２０５が形成される。
【特許文献１】特開２００２−３３３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＦＲＤは、例えば４００Ｖ以上のスイッチング電源などに採用されるダイオードである。このため、高耐圧特性と、高速整流特性（高速リカバリ特性）の向上が要求される。
【０００５】
図７の如く、従来のＦＲＤ２００では動作領域である第３の半導体層２０４の外側にガードリング層２０５を配置し、エピタキシャル層２０３内の空乏層をガードリング層２０５の外側まで広げることにより、空乏層の端部での曲率半径を大きくできる。これにより空乏層内の電界集中を緩和して、高耐圧化を図っている。以下、この構造をプレーナ型と称する。
【０００６】
一方、図８の如く、第３の半導体層２０４の端部に絶縁層２１０を配置したいわゆるメサ型のＦＲＤ２０１も知られている。これによれば、空乏層は第３の半導体層２０４下方のエピタキシャル層２０３内において、基板表面に対して垂直方向に広がるのみである。従って空乏層端部の曲率半径を考慮することなく、エピタキシャル層２０３を制御することによって耐圧の制御が可能となる。すなわちエピタキシャル層２０３の不純物濃度および厚みｄ４を最適に設計することにより、容易に高耐圧化が図れるものである。
【０００７】
また、プレーナ型ＦＲＤ２００においてはガードリング２０５の動作のばらつきが耐圧に影響するため、エピタキシャル層２０３の厚みにはガードリング２０５の動作のばらつきを考慮したマージンが必要となる。従って例えば、プレーナ型ＦＲＤ２００とメサ型ＦＲＤ２０１において第３の半導体層２０４の深さおよび不純物濃度を同等とし、同じ耐圧を得る場合について比較すると、メサ型ＦＲＤ２０１のエピタキシャル層２０３の厚みｄ４はプレーナ型ＦＲＤ２００のエピタキシャル層２０３の厚みｄ３より薄くできる。
【０００８】
ＦＲＤにおいて、エピタキシャル層２０３はドリフト層の一部となり、エピタキシャル層２０３が厚いとＦＲＤの順方向バイアス印加時には、ドリフト層が高抵抗となり、順方向電圧ＶＦが高くなる。すなわち、メサ型ＦＲＤ２０１の方が順方向電圧ＶＦが低く消費電力が低減できるため有利である。
【０００９】
一方、第３の半導体層２０４であるｐ型領域は、エピタキシャル層２０３との接合面積が広い方がＦＲＤのキャリア（ホール）の引き抜きに有利である。つまり、例えば、プレーナ型ＦＲＤ２００とメサ型ＦＲＤ２０１において第３の半導体層２０４の深さおよび不純物濃度と面積、エピタキシャル層２０３の不純物濃度を同等とし、同じ耐圧を得る場合について比較すると、プレーナ型ＦＲＤ２００の方がエピタキシャル層２０３との接合面積が大きく、キャリア（ホール）引き抜き時間が短縮する。キャリア引き抜き時間の短縮は、逆方向回復時間Ｔｒｒの短縮となるため、ＦＲＤの高速化に寄与できる。
【００１０】
このように従来構造においては、ＦＲＤの高速化および順方向電圧ＶＦにおいて何れも一長一短があり、高速で尚かつ順方向電圧ＶＦが低いＦＲＤの開発が強く望まれていた。
【課題を解決するための手段】
【００１１】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体層と、該半導体層に設けられた動作領域と、該動作領域を囲む前記半導体層に設けられた終端領域と、前記動作領域の前記半導体層表面に設けられた第１逆導電型領域と、前記第１逆導電型領域の端部に接して該第１逆導電型領域より深く設けられ、前記半導体層表面に対して垂直方向の長さが前記半導体層表面に対して水平方向の長さより長い第２逆導電型領域と、前記第２逆導電型領域と離間して前記終端領域の前記半導体層に設けられた第３逆導電型領域と、前記第２逆導電型領域と前記第３逆導電型領域間に設けられた一導電型領域と、前記第１逆導電型領域に電気的に接続する第１電極と、前記半導体層に電気的に接続する第２電極と、を具備し、前記一導電型領域は、前記第１逆導電型領域下方の前記半導体層より不純物濃度を高くすることにより解決するものである。
【発明の効果】
【００１２】
本発明によれば以下の効果が得られる。
【００１３】
第１に、スーパージャンクション構造にすることにより、ドリフト層の深さを従来のプレーナ型ＦＲＤより低減しても所定の耐圧を確保できる。これにより電流経路の抵抗値を低減でき、順方向電圧特性（ＶＦ特性）を改善することができる。
【００１４】
第２に、逆方向バイアス印加時に、終端領域においては空乏状態を緩やかに弱めることができる。動作領域では完全空乏状態となっているため、終端領域で急激に空乏状態が弱まると耐圧が劣化する問題がある。しかし本実施形態では第４ｐ型領域とｎ型領域によってチップ端部に向かって空乏層幅が狭まり、緩やかに空乏状態を弱めることができる。つまり、薄いドリフト層で所定の耐圧を確保することによりＶＦ特性を改善できる。
【００１５】
第３に、本実施形態によれば、ｐ型領域の底部の幅および深さが同一のメサ型ＦＲＤ２０１と比較して、ｎ−型半導体層およびｎ型領域と接触する第２ｐ型領域の面積の分、キャリアの流出に寄与するｐ型領域の面積が増加する。従って、キャリア（ホール）の引き抜きに有利となり、逆回復時間ｔｒｒを向上させることができる。
【００１６】
このように、本実施形態によればＶＦ特性を改善し、尚かつ高速化に有効なＦＲＤを提供することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体装置の実施形態を、図１から図６を参照し、ＦＲＤを例に詳細に説明する。
【００１８】
図１は本実施形態のＦＲＤの一例を示す図であり、図１（Ａ）が平面図、図１（Ｂ）が図１（Ａ）のａ−ａ線断面図である。尚、図１（Ａ）においては表面の電極層を省略している。
【００１９】
図１の如く、本実施形態のＦＲＤ１００は、一導電型の半導体層２と、第１逆導電型領域３と、第２逆導電型領域４と、第３逆導電型領域５と、第４逆導電型領域６と、第１一導電領域１０と、第２一導電型領域１０ａと、第１電極１２と、第２電極１４とから構成される。
【００２０】
図１（Ａ）の如く、チップ中央付近に第１ｐ型領域３およびコンタクト領域１１が配置され、第１ｐ型領域３を囲む例えばリング状に第２ｐ型領域４が設けられる。第２ｐ型領域４の周囲には、六角形状のハッチングの如く第３ｐ型領域５が所定の距離で互いに離間して配置され、更にその外側にはチップの終端に至るまで白抜きの六角形状の如く第４ｐ型領域６が所定の距離で互いに離間して配置される。チップの最外周にはリング状にｎ＋型不純物領域１５が設けられる。
【００２１】
第３ｐ型領域５および第４ｐ型領域６は、平面パターにおいて正六角形状が望ましい。また、第２ｐ型領域４と直近で隣り合う第３ｐ型領域５の離間距離をできる限り等間隔にするため、第２ｐ型領域４に図１（Ａ）の如く突出部を設けるとよい。
【００２２】
図１（Ｂ）の如く、基板２０は、ｎ＋型半導体基板１上に、エピタキシャル層を成長させるなどしてｎ−型半導体層２を積層したものである。ｎ−型半導体層２は、ＦＲＤ１００の動作領域８と動作領域８を囲んで設けられた終端領域９とを有する。尚、本実施形態では、実質的にＦＲＤ１００の電流経路となる領域を動作領域８とする。すなわち、第１ｐ型領域３、第２ｐ型領域４、コンタクト領域１１と、第１ｐ型領域３下方のｎ−型半導体層２が配置される領域を動作領域８とし、その外側を全て終端領域９とする。
【００２３】
第１ｐ（ｐ＋）型領域３は、動作領域８のｎ−型半導体層表面２に設けられ、１ｅ１７ｃｍ−３程度の不純物濃度を有する領域であり、その表面には不純物濃度１ｅ１９ｃｍ−３程度のｐ型不純物領域であるコンタクト領域１１が設けられる。第１ｐ型領域３下方のｎ−型半導体層２の厚みｄ１は４０μｍ程度である。
【００２４】
また第２ｐ型領域４は、第１ｐ型領域３の端部に接して第１ｐ型領域３より深く設けられる。また、第２ｐ型領域４の断面形状は矩形である。ここで矩形とは基板２０の深さ方向に長い形状とする。具体的には矩形とは基板２０の表面に対して垂直方向の長さが、基板２０表面に対して水平方向の長さより十分長く、すなわち垂直方向の長辺Ｌｌと水平方向の短辺Ｌｓを有する形状とする。また矩形とは長方形に限らず、例えば断面形状において複数個の円又は楕円を基板２０深さ方向に積層した形状も含むとする。
【００２５】
第２ｐ型領域４の断面の長辺Ｌｌ１は４０μｍ程度、短辺Ｌｓ１は１０μｍ程度の長さであり、第２ｐ型領域４の不純物濃度は、１ｅ１５ｃｍ−３程度である。また第２ｐ型領域４下方のｎ−型半導体層２の厚みｄ２は１０μｍ程度である。
【００２６】
第３ｐ型領域５は、終端領域９のｎ−型半導体層２に、第２ｐ型領域４と所定の間隔で離間して第２ｐ型領域４の外側にピラー状に設けられる。第３ｐ型領域５の形状は、例えば図１（Ｂ）の断面において長辺Ｌｌ２および短辺Ｌｓ２を有する矩形である。ここでは、一例として長辺Ｌｌ２および短辺Ｌｓ２は、それぞれ第２ｐ型領域４と同等とする。
【００２７】
第２ｐ型領域４と第３ｐ型領域５の間には、第１ｎ型領域１０が配置される。第１ｎ型領域１０は、ｎ−型半導体層２より高濃度の不純物領域であり、不純物濃度は例えば１ｅ１５ｃｍ−３程度である。第１ｎ型領域１０は、第２ｐ型領域４および第３ｐ型領域５間のｎ−型半導体層２に、さらにｎ型不純物を拡散するなどして形成される。第１ｎ型領域１０は第２ｐ型領域４と第３ｐ型領域５に挟まれた領域でありその形状も図１（Ｂ）の断面においてそれらと同様矩形である。第１ｎ型領域１０の長辺Ｌｌ３および短辺Ｌｓ３の長さは一例としてそれぞれ第２ｐ型領域４と同等とする。
【００２８】
終端領域９において、第３ｐ型領域５の外側に所定の距離で離間してピラー状の第４ｐ型領域６が少なくとも１つ設けられる。第４ｐ型領域６の断面は第３ｐ型領域５と同様の矩形であり、長辺Ｌｌ４および短辺Ｌｓ４の長さは例えば第３ｐ型領域５と同等とする。そして、第３ｐ型領域５と第４ｐ型領域６の間には、第２ｎ型領域１０ａが配置される。第４ｐ型領域６は、より好適には、チップ端部に至るまで所定の距離で離間して複数配置する。この場合これらの間にも第２ｎ＋型領域１０ａを配置する。すなわち、第３ｐ型領域５の外側に第２ｎ型領域１０ａと第４ｐ型領域６を交互に繰り返して配置する。後述するが第４ｐ型領域６の長辺Ｌｌ４、短辺Ｌｓ４は、第３ｐ型領域５の長辺Ｌｌ２、Ｌｓ２より短くてもよく、複数の第４ｐ型領域６において、長辺Ｌｌ４および短辺Ｌｓ４の長さが外側のものほど短くても良い。
【００２９】
基板２０表面には絶縁膜１９が設けられ、絶縁膜１９の開口部からコンタクト領域１１が露出して、アルミニウム合金層などより成る第１電極（アノード電極）１２と電気的に接続する。
【００３０】
また、裏面金属層などにより、第２電極（カソード電極）１４が設けられ、ｎ＋型半導体基板１と電気的に接続する。
【００３１】
更に、終端領域９の最外周にはｎ＋型不純物領域１５が設けられ、ｎ＋型不純物領域１５には当該領域と重畳して設けられたシールド電極１３がコンタクトする。シールド電極１３には何れの電位も印加されず、シールド電極１３は裏面電極（ドレイン電極）のバイアスと等電位となる。これにより、動作領域８から終端領域９に向かって空乏層が広がった場合、シールド電極１３の電界によって空乏層がチップ端部に到達することを防止する。
【００３２】
ここで、図１（Ｂ）においては、第１ｎ型領域１０および第２ｎ型領域１０ａは、構造的には、すなわち不純物濃度および形状（長辺Ｌｌ３および短辺Ｌｓ３を有する矩形）は同等である。しかし、第１ｎ型領域１０および第２ｎ型領域１０ａは空乏化の状態が異なる。詳細は後述するが、ＦＲＤ１００に接合耐圧に近い程度の逆バイアスを印加した場合、第１ｎ型領域１０は、第２ｐ型領域４および第３ｐ型領域５から広がった空乏層によりほぼ完全に空乏化する領域である。一方、第２ｎ型領域１０ａは、第３ｐ型領域５および第４ｐ型領域６、または複数の第４ｐ型領域から広がる空乏層により空乏化する領域である。また複数の第２ｎ型領域１０ａ間においては、空乏化の状態が必ずしも均一とはならない。更に、図示の例に限らず第２ｎ型領域１０ａは、第１ｎ型領域１０と異なる形状であってもよい。
【００３３】
例えば図１（Ａ）では、ハッチングで示した領域が第１ｎ型領域１０であり、その外側で細実線で示した領域までが第２ｎ型領域１０ａである。
【００３４】
本実施形態では、前述の如くＦＲＤ１００に接合耐圧に近い程度の逆バイアスを印加した場合、第２ｐ型領域４と第１ｎ型領域１０が完全に空乏化し、さらに第３ｐ型領域５もほぼ完全に空乏化する。すなわちＦＲＤ１００の動作領域８および終端領域９の間においてスーパージャンクションが構成され、所定の耐圧を確保できる。
【００３５】
従って、図７の如きプレーナ型ＦＲＤ２００と同等の耐圧を維持する場合、本実施形態ではｎ−型半導体層２の厚みを低減でき、順方向電圧ＶＦを向上させることができる。
【００３６】
図２から図４を参照し、詳細に説明する。図２は、順方向バイアス印加状態の模式的な断面概要図であり、図３および図４は、逆方向バイアス印加状態の模式的な断面概要図である。
【００３７】
まず、図２の如く、順方向バイアス印加時には、ｎ−型半導体層２がドリフト層の一部となり、ｎ−型半導体層２の厚みｄ１が電流経路となる。本実施形態では、逆方向バイアス印加時に動作領域８と終端領域９の間においてスーパージャンクションが形成され、所定の耐圧を確保できる。これによりドリフト層を構成するｎ−型半導体層２の厚みを、プレーナ型ＦＲＤ２００と比較して約２０％低減できるため、順方向バイアス印加時の抵抗を低減できる。すなわち、所定の耐圧を確保した上で、順方向電圧特性（ＶＦ特性）の改善が実現できる。
【００３８】
一方、図３および図４のごとく、逆方向バイアス印加時にはｐｎ接合において破線の如く空乏層５０が広がる。ここで本実施形態では、平面パターンにおいては図１（Ｂ）の如く第２ｐ型領域４はリング状であり、それに隣接する第１ｎ型領域１０は蜂の巣状に配置される。また、断面図においては図１（Ｂ）の如く、第２ｐ型領域４とそれに隣接する第１ｎ型領域１０の長辺Ｌｌおよび短辺Ｌｓが、例えばそれぞれ同等である。また、第２ｐ型領域４とｎ型領域１０は、接合耐圧に近い程度の逆方向バイアス印加時にこれらが完全空乏化する不純物濃度を有している。
【００３９】
つまり、動作領域８の最外周と終端領域９間においてスーパージャンクションが形成される。これにより、第２ｐ型領域４、第１ｎ型領域１０、第３ｐ型領域５には、図の如く水平方向に空乏層５０が広がる。また空乏層５０の厚みは、ｎ−型半導体層２の深さ方向（基板１０垂直方向）に沿って、ほぼ均一となり、動作領域８および動作領域８の外側を囲む第２ｐ型領域４が完全に空乏化する。
【００４０】
より具体的には、第２ｐ型領域４は、第１ｎ型領域１０および第２ｐ型領域４下方のｎ−型半導体層２から延びる空乏層により完全空乏化し、第１ｎ型領域１０は、第２ｐ型領域４および第３ｐ型領域５から延びる空乏層により完全空乏化する。
【００４１】
またこれにより、ドリフト層の一部となるｎ−型半導体層２に広がる空乏層５０も図の如く基板２０垂直方向に広がる。
【００４２】
第３ｐ型領域５、複数の第４ｐ型領域６および複数の第２ｎ型領域１０ａにおいても、逆方向バイアス印加時には、ｐｎ接合に空乏層５０が広がる。すなわち、第３ｐ型領域５には隣接する第１ｎ型領域１０および第２ｎ型領域１０ａから空乏層５０が広がり、第４ｐ型領域６には隣り合う第２ｎ型領域１０ａから空乏層５０が広がる。また、第２ｎ型領域１０には第３ｐ型領域５および第４ｐ型領域６から、あるいは隣り合う第４ｐ型領域６から、空乏層５０が広がる。
【００４３】
図５は、本実施形態の逆方向バイアス印加時の終端領域９における等電位線の広がりを示す断面概要図である。
【００４４】
アノード電極６と電気的に接続するのは動作領域８であり、終端領域９の第３ｐ型領域５は、アノード電極６とコンタクトしない。しかし、動作領域８に印加される電位の影響を受けて動作領域８に近い第３ｐ型領域５、第２ｎ型領域１０ａおよび第４ｐ型領域６は、スーパージャンクションに近い接合となる。すなわち逆方向バイアスを高めるに従って空乏層５０が第３ｐ型領域５、第４ｐ型領域６に広がりはじめると、図５の如く第３ｐ型領域５および第４ｐ型領域６の電位が高くなる。そしてさらに空乏層５０が広がるので、これらの領域も完全空乏化に近い状態となる。
【００４５】
一方、チップの端部（シールド電極１３側）に近づくほど、電圧が緩和されるため、第４ｐ型領域６およびそれらの間に配置されたｎ型領域１０に広がる空乏層５０の幅は狭くなる。
【００４６】
このとき、第４ｐ型領域６を終端領域９において多数配置することにより、十分にアノード−カソード間電圧を小さくすることができる。これにより、等電位線は図示の如く端部で若干密になるが、耐圧に影響しないよう設計される。
【００４７】
このため、終端領域９においては、ｐｎ接合の電界分布が徐々に変化する。つまり動作領域８に近く、アノード−カソード間電圧が大きい領域（α領域）ではスーパージャンクションの空乏層５０は、基板表面に対してほぼ水平方向に広がる。一方、動作領域８から離れ、アノード−カソード間電圧が小さくなるに従って（β領域）、空乏層５０の広がりは基板表面に対して垂直方向に立ち上がる。（図３参照）。
【００４８】
本実施形態では、逆方向バイアス印加時に動作領域８およびその外側（終端領域９の動作領域８に近い領域）が完全に空乏化する。このため、終端領域９の外側（チップ端部）に向かってはゆるやかに空乏状態を弱めることが重要である。そこで、終端領域９に第４ｐ型領域６とｎ型領域１０を交互に配置する。第４ｐ型領域６は、チップ端部付近にまで配置されている。そして上記のメカニズムにより第４ｐ型領域６に広がる空乏層５０は、チップ端部に向かうほどその幅が狭くなる。従って本実施形態によれば、これらの間に広がる空乏層５０の幅を狭め、チップ端部に向かって緩やかに空乏状態を弱めることができる。
【００４９】
尚、図４の如く、第４ｐ型領域６の長辺Ｌｌ４および短辺Ｌｓ４は、第３ｐ型領域５のそれらより小さくてもよい。更に、複数の第４ｐ型領域６において、チップ端部へ向かうほど、長辺Ｌｌ４および短辺Ｌｓ４が徐々に小さくなる（Ｌｌ４１＞Ｌｌ４２、Ｌｓ４１＞Ｌｓ４２）形状としてもよい。
【００５０】
また、第２ｎ型領域１０は、第４ｐ型領域６と交互に複数配置されるが、複数の第２ｎ型領域１０の長辺Ｌｌ３および短辺Ｌｓ３は、同等の長さでも良いし、例えば第４ｐ型領域６と同様、チップ端部に向かって徐々に小さくなるなど、異なる長さでも良い。
【００５１】
このように、本実施形態では、動作領域８と終端領域９間のスーパージャンクションの耐圧設計によってＦＲＤの耐圧を設計すればよい。すなわち動作領域８と終端領域９の間が完全空乏化するよう、第２ｐ型領域４、ｎ型領域１０、第３ｐ型領域の不純物濃度と矩形のサイズ（長辺Ｌｌ、短辺Ｌｓ）を設計する。そして、ｎ−型半導体層２の不純物濃度および厚みｄ１は、第２ｐ型領域４を配置するのに十分な厚みを確保した上で、ｎ−型半導体層２に広がる空乏層５０が動作領域８端部のスーパージャンクションに広がる空乏層５０と連続するよう設計される。
【００５２】
これにより、図７の如く厚いｎ−型エピタキシャル層２０３に空乏層を広げることにより耐圧を確保していた従来のプレーナ型ＦＲＤ２００と比較して、ｎ−型半導体層２の厚みｄ１を大幅に縮小できる。
【００５３】
具体的には、ｎ−型半導体層２の厚みｄ１は、例えば６００Ｖ程度の耐圧の場合４０μｍである。これは、従来のプレーナ型ＦＲＤ２００において同等の耐圧を維持する場合の第２半導体層２０３の厚みｄ３の８０％程度である。
【００５４】
また、順方向バイアス印加時にはＦＲＤ１００のｐ型領域（第１ｐ型領域３、第２ｐ型領域４）からｎ型領域（ｎ−型半導体層２および第１ｎ型領域１０）にキャリア（ホール）が注入される。そして、逆方向バイアス印加時には、まずｎ型領域に蓄積されたキャリアの引き抜きまたは再結合が行われた後、空乏層５０が広がり出す。すなわち、オフ状態になる前にキャリアの引き抜きまたは再結合のための時間が発生し、これが逆回復時間ｔｒｒとなる。
【００５５】
本実施形態では、第２ｐ型領域４もキャリアの引き抜きに寄与するため、逆回復時間ｔｒｒにおいて有利となる。例えば図８のメサ型ＦＲＤ２０１と本実施形態のＦＲＤ１００を比較すると、第３の半導体層２０４と本実施形態の第１ｐ型領域３の面積が同等と仮定した場合、第１ｐ型領域３と接していない第２ｐ型領域４の面積（ｎ−型半導体層２およびｎ型領域１０と接触する第２ｐ型領域４の面積）の分、本実施形態のＦＲＤ１００はキャリアの引き抜きに寄与するｐ型領域の面積が増加する。従って、キャリア（ホール）の引き抜きに有利となり、逆回復時間ｔｒｒを向上させることができる。
【００５６】
尚、上記の第２ｐ型領域４、第３ｐ型領域５、第４ｎ型領域６およびｎ型領域１０の矩形の長辺Ｌｌと短辺Ｌｓの長さおよび不純物領域は、一例である。すなわち本実施形態では、上述の如く第１電極１２および第２電極１４間に逆バイアスを印加時に、第２ｐ型領域４と、隣接する第１ｎ型領域１０とがほぼ完全に空乏化すればよい。従って、空乏層５０の厚みに基づき、少なくとも第２ｐ型領域４と第１ｎ型領域１０の長辺Ｌｌおよび短辺Ｌｓと、両者の不純物濃度が適宜選択される。
【００５７】
図６は、第２ｐ型領域４および第３ｐ型領域５、第４ｐ型領域６の他のパターンを示す平面図である。尚、図において表面の電極層およびチップ端部は省略した。
【００５８】
図６では、第２ｐ型領域４および第３ｐ型領域５、第４ｐ型領域６がすべてリング状に配置される。
【００５９】
チップの中央付近に、第１ｐ型領域３およびコンタクト領域１１が配置され、第１ｐ型領域３と接し、同心のリング状に第２ｐ型領域４を配置する。更にその外側に第２ｐ型領域４と所定の距離で離間して、同心のリング状に第３ｐ型領域５および第４ｐ型領域６をそれぞれ配置する。尚、第４ｐ型領域６は２列のみ示したが、チップ端部に向かって同心のリング状に複数配置されるとする。
【００６０】
この場合第１ｎ型領域は、第２ｐ型領域４と第３ｐ型領域５間の領域である。また第２ｎ型領域は、第３ｐ型領域５および第４ｐ型領域６間、および第４ｐ型領域６間に配置される。
【００６１】
尚、第２ｐ型領域４、第３ｐ型領域５、第４ｐ型領域６は、本実施形態で図示したパターンをそれぞれ独立に組み合わせることが可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の半導体装置を説明する断面概要図である。
【図３】本発明の半導体装置を説明する断面概要図である。
【図４】本発明の半導体装置を説明する断面概要図である。
【図５】本発明の半導体装置を説明する断面概要図である。
【図６】本発明の半導体装置を説明する平面図である。
【図７】従来の半導体装置を説明する断面図である。
【図８】従来の半導体装置を説明する断面図である。
【符号の説明】
【００６３】
１    ｎ＋型半導体基板
２    ｎ−型半導体層（ドリフト層）
３    第１ｐ（ｐ＋）型領域
４    第２ｐ型領域
５    第３ｐ型領域
６    第４ｐ型領域
８    動作領域
９    終端領域
１０  第１ｎ型領域
１０ａ    第２ｎ型領域
１１  コンタクト領域
１２    アノード電極
１３      シールド電極
１４    カソード電極
１５      ｎ＋型不純物領域
１９  絶縁膜
２０  基板
５０  空乏層
３１  ｐｎ接合
３２  スーパージャンクション
１００  ＦＲＤ（ダイオード）
２００  ＦＲＤ（ダイオード）
２０１  ＦＲＤ（ダイオード）
２０２  ｎ＋型半導体層
２０３  エピタキシャル層
２０４  ｐ型半導体層
２０５  ガードリング
２１２  アノード電極
２１３  シールド電極
２１０  絶縁層
２１９  絶縁層
Ｌｌ、Ｌｌ１、Ｌｌ２、Ｌｌ３、Ｌｌ４  長辺
Ｌｓ、Ｌｓ１、Ｌｓ２、Ｌｓ３、Ｌｓ４  短辺
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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