(57)【要約】      （修正有）【課題】ＭＩＭＯ検出に対する改良型アナログ検出器および方法を提供する。【解決手段】アナログ複数入力、複数出力（ＭＩＭＯ）検出器は、受信信号が与えられた場合、送信シンボルに対する、バイナリ要素に対する結合事後確率を取得するよう動作するアナログ計算回路を備えている。これらの確率は、各チャネルのためのマージナライザ回路へ電流として渡される。この回路は、各チャネルビットについて最も確からしい値を選択する。【選択図】      図９
2007110708.tif 000002
【特許請求の範囲】
【請求項１】
アナログ複数入力、複数出力（ＭＩＭＯ）検出器であって、
受信信号が与えられた場合、送信シンボルに対する、バイナリ要素に対する結合事後確率を計算するように動作するアナログ計算機を備えたアナログＭＩＭＯ検出器。
【請求項２】
前記アナログ計算機は、結合事後確率を表す電流を出力するように動作可能であり、前記電流を受け取り、前記電流のうち最も高いものを選択するよう動作するマージナライザを更に備えた請求項１に記載のアナログＭＩＭＯ検出器。
【請求項３】
送信された複数のビットストリームを検出するように構成され、対応する複数のマージナライザを備え、各マージナライザは、それぞれ同じビット値を持つ分布が、それぞれ別のビット値を持つ分布と全体的に競合するように入力電流を処理することが可能である請求項２に記載のアナログＭＩＭＯ検出器。
【請求項４】
前記アナログ計算機は、ｉ．電圧、及びｉｉ．電流のうち何れか１つの入力を受け取るように動作する請求項１乃至３のうち何れか１項に記載のＭＩＭＯ検出器。
【請求項５】
請求項１乃至４のうち何れか１項に記載のアナログＭＩＭＯ検出器を備えた受信機。
【請求項６】
請求項１乃至４のうち何れか１項に記載のアナログＭＩＭＯデコーダに、操作可能に接続されたデジタル信号処理手段を含む受信機。
【請求項７】
請求項１乃至４のうち何れか１項に記載のアナログＭＩＭＯデコーダを備えた等化器を含む磁気媒体リーダ。
【請求項８】
受信信号が与えられた場合、アナログ回路を用いて、送信信号に対する、バイナリ要素に対する結合事後確率を計算するステップを含むＭＩＭＯ信号受信の方法。
【請求項９】
請求項８に記載のＭＩＭＯ信号受信の方法であって、
前記バイナリ分布を、最も高い確率を持つバイナリ分布を選択するように動作可能な少なくとも第一のマージナライゼーション回路に適用するステップを更に含む方法。
【請求項１０】
コンピュータにロードされると、前記コンピュータを、請求項１乃至４のうち何れか１項に記載のアナログＭＩＭＯデコーダに結合することが可能な受信機として動作させるコンピュータ読取可能命令を含むデータ記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出装置および方法に関し、特に、アナログ・エレクトロニクスを使用したＭＩＭＯ受信機のための検出装置および方法に関する。
【背景技術】
【０００２】
現代の高速無線通信ネットワークでは、マルチパス信号伝播はますます重要な問題である。従来の無線通信では、送信アンテナは、干渉空間上の受信アンテナへ、電磁気（ＥＭ）信号を放射する。しかしながら、その空間内の信号に対するあらゆる妨害がＥＭ信号を散乱し、異なるパスを経由して、異なる時間、及び異なる強度で受信アンテナに達する信号のコピーとなる。これは、チャネル拡散として知られた効果である。デジタル信号では、チャネル拡散は、連続した受信ビット間のオーバーラップとなる。これは、受信された所定のビット値における信頼性を低くする。
【０００３】
ビット送信レートを増加させるために、より短いビット表示を工夫する必要がある。従って、チャネル拡散の相対的なサイズは、ビット表示の減少につれて増加する。したがって、チャネル拡散によって引き起こされたオーバーラップは、それに応じて増加する。これは、受信ビットストリームの明確化をより困難にする。
【０００４】
したがって、高速の無線ネットワークでは、チャネル拡散の効果を緩和する必要がある。１つのアプローチは、複数入力、複数出力（ＭＩＭＯ）通信である。ここでは、複数の送信機および受信機アンテナが使用される。ＭＩＭＯシステムは、送信されたデータの、複数の、パスに依存しないコピーを提供することにより、通信ロバスト性を改善する。これは、一般に、例えばAlamouti直交空間−時間ブロック符号化（Alamouti orthogonal space-time block coding）（M. Alamouti, A Simple Transmit Diversity Technique for Wireless Communications, IEEE Journal on Select Areas in Communications, vol. 16, no. 8, Oct. 1998（非特許文献１）参照）のような空間−時間符合化技術の利用によって達成される。この結果によれば、パスによって引き起こされた干渉が、データの各コピーについて異なる受信信号の集合となる。これによって、共通及び異種の信号成分の明確化を単純にする。
【０００５】
しかしながら、ＭＩＭＯ復号は単純ではない。典型的な検出器は、ＭＩＭＯ信号を復号するデジタル信号処理（ＤＳＰ）方法を使用する。これは、各ＭＩＭＯ受信機の各候補ビット信号の複数のサンプリングと、各サンプルに対するビット値確率の計算及び収集を含みうる。これらのステップは、実際のビットレートに比例する大規模な計算コストを招く。また、この計算コストは、ポータブルＭＩＭＯデバイスにおいて顕著な電力コストをももたらし、高データレート利用におけるスループットを制限するボトルネックをプロセッサにもたらしうる。この問題はまた、例えば、磁気記憶媒体における表面読み取りのように、受信信号が等化されてソース信号が推定される他のアプリケーションでも生じる。
【０００６】
近年、ＭＩＭＯ検出の代替方法が、デジタル信号処理ではなく、アナログ回路を用いて提案された（Piechocki, R.J., Garrido, J., McNamara, D., and McGreen, J., 'Analogue MIMO detector: The Concept and Initial Results', IEEE First International Symposium on Wireless Communications Systems, Mauritius, 20-22nd Sept. 2004（非特許文献２））。
【０００７】
有利なことに、アナログ回路は、到来信号の定量化、すなわちアナログ測定値のビット値へのマッピングを必要とせず、受信機によって観察される「ソフト」な確率値に基づいて直接動作することができる。さらに、この回路は、多数の受信機チャネル上で、並行して動作するように構築することができる。
【０００８】
従って、等価な検出器処理は、より少ない電力しか必要とせずに、等価なＤＳＰよりも数桁速く実行することができる。
【０００９】
しかしながら、上述したように、Piechockiらによって提案されたＭＩＭＯ検出に対するアナログ解決策は、多くの理由により最適ではない。特に、それは、必要とされる各信号動作のために、実質的に多くの独立したトランジスタベースの回路構成を利用する。したがって、このアナログ回路は、等価で理論的な構成と、所望の構成との近似を与えているに過ぎない。より的確かつ有効な方法で、所望の機能に達する便利なアナログ回路の使用はない。
【００１０】
さらに、Piechockiらによって要求されるトランジスタの数は、受信機チャネルの数に関する複雑さの指数関数のオーダである。
【００１１】
したがって、トランジスタとチャネルとの間の指数関数的な比率のインパクトを制限しながら、良好な性能を提供する改良型アナログ検出器に対する要求がある。
【非特許文献１】M. Alamouti, A Simple Transmit Diversity Technique for Wireless Communications, IEEE Journal on Select Areas in Communications, vol. 16, no. 8, Oct. 1998
【非特許文献２】Piechocki, R.J., Garrido, J., McNamara, D., and McGreen, J., 'Analogue MIMO detector: The Concept and Initial Results', IEEE First International Symposium on Wireless Communications Systems, Mauritius, 20-22nd Sept. 2004
【非特許文献３】"Probability propagation and decoding in analog VLSI," IEEE Transactions on Information Theory, Sept. 2000
【非特許文献４】"Analogue VLSI. Signal and Information Processing", McGraw-Hill, Inc., 1994, ISBN 0-07-032386-0
【非特許文献５】Lazzaro J. P. , Ryckebusch S. , Mahowald M.A and Mead C. A. "Winner-Take-All Networks of O(N) Complexity", Advances in neural information processing systems 1 pp703-711, 1989, ISBN 1-558-60015-9
【非特許文献６】C.-Y.Huang and B.-D.Liu.,  "Current mode multiple input maximum circuit for fuzzy logic controllers," (Electron. Lett., vol. 30, no. 23, pp. 1924-1925, 1994).
【発明の開示】
【００１２】
本発明の第一の局面では、複数入力、複数出力（ＭＩＭＯ）検出器は、受信ＭＩＭＯ信号が与えられると、少なくとも第一の送信シンボルに対する結合事後確率（joint posterior distribution）のバイナリ表示を生成するように実施可能なアナログ計算機を備えている。
【００１３】
上記局面の好ましい構成では、動作中に前記結合事後確率を示す電流を受け取るように構成され、その電流の中で最大のものを選択するように実施可能なマージナライザ（marginaliser）を検出器に備えている。
【００１４】
上記局面の好ましい構成では、検出器は、ＭＩＭＯ信号の各送信ビットストリームに対して、マージナライザをそれぞれ備えている。そして、各マージナライザは、第一の各ビット値に関連する確率分布を調整することが可能な回路を備えている。これによって、第二の各ビット値に関連する分布に対して競合できるようになる。
【００１５】
上記局面の好ましい構成では、アナログ計算機は、対数尤度入力として電圧を使用するか、あるいは確率入力として電流を使用するように構成される。
【００１６】
本発明の更なる局面では、受信機は、上述したアナログＭＩＭＯデコーダを含む。
【００１７】
本発明の局面では、デジタル信号処理手段を含む受信機が、上述したようなアナログＭＩＭＯデコーダに、操作しやすく接続される。
【００１８】
本発明の局面では、ＭＩＭＯ信号受信方法は、受信信号が与えられた場合、送信信号に対する、バイナリ要素に対する結合事後確率を計算するためにアナログ回路を用いるステップを含む。
【００１９】
上記局面の好適な構成では、この方法は、電流信号によって前記バイナリ分布を表し、最も高い電流によって表わされる分布を選択することによって前記バイナリ分布を疎外するステップを更に含む。
【００２０】
本発明の局面では、データ記憶媒体は、コンピュータにロードされた時、本書で特許請求されたようなアナログＭＩＭＯデコーダと結合することが可能な受信機としてコンピュータを動作させる、コンピュータ読取り可能な命令を含む。
【発明を実施するための最良の形態】
【００２１】
本発明の実施例は、添付図面を参照して、一例として記述される。
【００２２】
本発明の特定の実施例に従ったアナログＭＩＭＯ検出器を開示する。以下の記述では、本発明の実施例についての完全な理解を提供するために、多くの具体的な詳細が示される。しかしながら、本発明を実行するために、これらの具体的な詳細が適用される必要はないことは、当業者に明白であろう。
【００２３】
ここに記述されたＭＩＭＯ検出器は、単純なバイナリ分布要素の和と積とに関して所望の分布を表現することによって、上記Piechockiらによって提案された完全な確率分布を得るプロセスを単純化することを試みる。
【００２４】
これらの動作を実行するために使用される回路は、当該技術で周知である。しかしながら、記載した実施例は、検出器における部品効率に有利な構成を提供する。これによって、乗算について一つのみのトランジスタが必要とされ、加算にはトランジスタは全く必要とされなくなる。この効率的な設計は、回路複雑さと受信機チャネル数との間の指数関数的な関係を緩和し、アナログ検出器の現実的な適用可能性を拡張する。
【００２５】
とられたアプローチは、電流と確率の関係、及びアナログ・トランジスタのネットワーク内で連続時間でそれらを処理する能力に基づく。これによって、電流を適切に経路付け、変更するとともに、これらデバイスの非線形特性を回避するのではなく、有益な結果へ生かす。
【００２６】
したがって、デジタル論理ゲートは、より少ないトランジスタ数で、実際の値を用いて動作可能なソフトアナログ・ゲートによって取って代わられる。これらのアナログ・ユニットはデジタル・プロセッサほど個々に正確ではないが、複数を組み合わせることによって、全体的に良好な精度を得ることができる。
【００２７】
しかしながら、そのようなソフトアナログ・ゲートのネットワークを効率的に実現するためには、そのようなアナログ回路になじんだ手法によるＭＩＭＯ検出方法の構築を必要とする。
【００２８】
したがって、効率的なアナログ実装に適した最大事後複数入力、複数出力（ＭＡＰ  ＭＩＭＯ）検出器の派生物を以下に示す。
【００２９】
本例は、ＮＴ個の送信アンテナとＮＲ個の受信アンテナとを備えたバイナリ位相シフトキーイング（ＢＰＳＫ）ＭＩＭＯシステムを用いて実証される。信号モデルは、以下のように与えられる。  
【数１】
2007110708.tif 000003
【００３０】
ここで、ｘはデータベクトルであり、  
【数２】
2007110708.tif 000004
【００３１】
である。  
ａは、規格化定数  
【数３】
2007110708.tif 000005
【００３２】
である。よって、シンボル当たりのエネルギーの合計は１である。  
ｙは、受信ベクトルである。  
Ｈは、ＮＲ×ＮＴＭＩＭＯチャネルである。  
ｎは、独立同分布のガウシアンノイズ  
【数４】
2007110708.tif 000006
【００３３】
である。  
この目的は、ｙが与えられ、Ｈが既知であると仮定した条件で、送信されたビットｘを検出することである。具体的には、それは事後確率  
【数５】
2007110708.tif 000007
【００３４】
の集合を決定することである。
【００３５】
これを達成する１つの方法は、送信された全てのビットにわたって結合事後確率を計算し、次に、各変数を外す（marginalise）ことである。この場合、項  
【数６】
2007110708.tif 000008
【００３６】
を計算することが必要である。ここで、  
【数７】
2007110708.tif 000009
【００３７】
である。
【００３８】
式（１）は、事後分布の全ての要素に対する共通項を消去するために、展開し単純化することができる。
【数８】
2007110708.tif 000010
【００３９】
初めの２項は、事後分布の全ての要素に対して共通であるので消去することができる。
【００４０】
さて、  
【数９】
2007110708.tif 000011
【００４１】
を定義する。  
つまり、「規格化された」マッチトフィルタモデルでは、式は次のようになる。  
【数１０】
2007110708.tif 000012
【００４２】
ｘの要素が、＋１あるいは−１の何れかであることを思い出すと、結合事後確率の各要素は、事前情報に対応するいくつかのバイナリ分布の適切な項、ｚの要素、およびＲの２分の１（両方が等しい場合のトップあるいはボトムのうちの何れか一方）の乗算である。
【００４３】
考慮するバイナリ分布の合計数は、  
【数１１】
2007110708.tif 000013
【００４４】
である。
【００４５】
また、  
【数１２】
2007110708.tif 000014
【００４６】
と  
【数１３】
2007110708.tif 000015
【００４７】
とを定義することによって、式（８）の最終解を得る。これは、アナログ回路による実装に適している。  
【数１４】
2007110708.tif 000016
【００４８】
したがって、例えば、ＮＴ＝３  ＭＩＭＯデコーダの場合、受信信号ｙが与えられた場合、３ビットの組み合わせ［＋１、＋１、−１］の結合事後確率は、  
【数１５】
2007110708.tif 000017
【００４９】
のように計算することができる。ここで、ＮＴ＝３、ｚ＝（ｚ１、ｚ２、ｚ３）Ｔであり、Ｒ１２，Ｒ１３，及びＲ２３は、ＮＴ×ＮＴ行列Ｒの上半分の要素である（下半分も等しく適用可能であることが認められよう）。
【００５０】
特に、確率計算は、乗算のみからなる。このように、非常に単純なことに加えて、そのような計算は、置換可能であるので、任意の順序で導くことができる。
【００５１】
下記の表１は、ＮＴ＝３の場合におけるｘの８つの可能な置換に対する確率を得るために、関連するｚ及びＲの要素を乗算するための一つの規則を示す。下記の各置換については、確率を得るためにカラム乗算が行われる。
【表１】
2007110708.tif 000018
【００５２】
これら全ての置換が一旦計算されれば、確率が外されて、送信ビットのための事後確率が得られる。  
【数１６】
2007110708.tif 000019
【００５３】
上記処理がバイナリ位相シフトキーイングに適用される一方、同じ原理は、例えば直交位相シフトキーイング（ＱＰＳＫ）のようなより高次の変調に適用することができる。
【００５４】
したがって、更なる例では、ＱＰＳＫ  ＭＩＭＯシステムが、ＮＴ個の送信アンテナと、ＮＲ個の受信アンテナとを用いて提供される。この例では、信号モデルは、以下のように記載される。  
【数１７】
2007110708.tif 000020
【００５５】
すなわち、２ＮＴビットが、ＮＴ×ＮＲ  ＭＩＭＯチャネルＨによって送信される。ここでは、各エントリｈｊ，ｉは、送信アンテナｉと受信アンテナｊとの間の複素チャネルを表わす。
【００５６】
この状態は、  
【数１８】
2007110708.tif 000021
【００５７】
を用いた２ＮＴ×２ＮＲ  ＢＰＳＫの場合と等価である。
【００５８】
しかしながら、結果として得られる行列の特定の構造を仮定すると、この問題は更に単純化することができる。この場合、マッチトフィルター行列は、以下の通りである。  
【数１９】
2007110708.tif 000022
【００５９】
結果として得られる行列の左上および右下部分は等しい。更に、右上行列の対角線はすべてゼロであり、両半分は異符号で等しい。
【００６０】
これを考慮に入れると、式（４）は、ＱＰＳＫケースのために書き直すことができる。その結果、以下の通りとなる。  
【数２０】
2007110708.tif 000023
【００６１】
したがって、この状態は、ＢＰＳＫケースと同じであり、バイナリ分布の項の単なる乗算である。
【００６２】
ＱＰＳＫの場合、ｕｉ，ｊおよびｖｉ，ｊは、１、−１、あるいは０に等しくなり得、ｘの可能な全ての値について、これらのうちの１、まさに１のみが０と異なることが認識されるだろう。これは、たとえＲの要素の数が２倍になったとしても、結合事後確率の各項に影響するものの数が、ＢＰＳＫの場合と同じであり続けることを意味する。これは、０であるＲのいくつかの要素を用いて、結果として得られるアナログ回路のサイズに影響する。これは、２ＮＴ個のアンテナを持つＢＰＳＫ検出器の場合よりも比例して小さいＮＴ個の送信アンテナを持つＱＰＳＫ検出器のために必要なトランジスタの数を決めることに貢献する。
【００６３】
（アナログ実装）  
図１Ａは、本発明の実施例に従って、２つの確率分布を掛け合わせるトランスリニア理論を用いて構築された回路を示す。すなわち、この回路は、入力分布の要素（電流）の全てのペアワイズな積を得る。図１Ａ内に示された一般的な回路は、それぞれが個別の確率密度関数を表す２組の電流を入力として受け取る。結果として得られる出力電流は、積分布のスケールされた要素に相当する。  
【数２１】
2007110708.tif 000024
【００６４】
図１Ｂに示すように、代替実施例が提供される。ここでは、図１Ａ内に示されるダイオード接続されたトランジスタが省略される。また、ｙ分布の対数尤度が、電圧の形で直接入力される。つまり  
【数２２】
2007110708.tif 000025
【００６５】
である。ここでＶＴは熱電圧である。この構成は、式（５）及び（６）によって規定された確率マッピングに対して対数尤度を本質的に実施するので、このアプローチによって、初めに電流に変換することなく、デコーダへの入力値  
【数２３】
2007110708.tif 000026
【００６６】
の直接的な接続が可能となる。
【００６７】
H. A. Loeliger、F. Lustenberger、M. Helfenstein及びF. Tarkoyは、"Probability propagation and decoding in analog VLSI," IEEE Transactions on Information Theory, Sept. 2000（非特許文献３）の中で類似の回路について記述している。しかしながら、この論文は、本発明に関連するこれら回路について述べていないばかりか、本発明によってもたらされる技術的な効果も、ここに記述した具体的な実施例も開示していない。
【００６８】
したがって、例えば、ＮＴ＝２  ＭＩＭＯ検出器では、ビットの事後対数尤度比は、以下によって与えられる。  
【数２４】
2007110708.tif 000027
【００６９】
大規模なシステムの場合、表１のバイナリ要素計算に示すように、図２が、等価テーブルを実現するトランジスタアレイを示す。これは、ＮＴ＝３  ＭＩＭＯ検出器用のアナログ復号ツリーを形成している。ここでは、トランジスタのＶＲ２３レイヤの出力電流が、ビットの８つの可能な組合せの各々について確率を与える。
【００７０】
図３に示すように、次のタスクは、変数を外すことである。これは、式（９）で見られるように、復号ツリーの出力レイヤから得られる電流のコピーを取得し、それらを適切に合計することにより達成されうる。ＮＴ＝２のＭＩＭＯのためのマージナライザ回路を図３に示す。マージナライザの出力は、事後確率になりえるが、図３では、ダイオード接続トランジスタが使用され、図示されるように、事後対数尤度比が出力される。
【００７１】
しかしながら、式（２）および（３）の考察は、図３のマージナライザーション回路は、回路への入力電圧が比較的高いので、高い信号対ノイズ状態ではそれほど良好に機能しないかもしれないことを示唆する。そのような状況では、この回路は、全ての確率が０又は１に近い分布を取り扱う場合、それほど正確ではなくなるだろう。
【００７２】
この問題は、例えば、入力の性質に依存してノイズ変動を抑えるように、入力電圧を制限することによって回避されるかもしれない。ｚとＲとが次のように定義される場合、  
【数２５】
2007110708.tif 000028
【００７３】
であり、信号対ノイズ比が高ければ、結果として得られる出力結合分布は、実際の分布が平坦化されたバージョンとなる。なぜなら、デコーダは、もはやノイズに関する情報を持たないからである。実際に、上記ｚ及びＲは、  
【数２６】
2007110708.tif 000029
【００７４】
を用いると、式（２）及び（３）と等しい。
【００７５】
この場合、以前のように、分布内のピークが同じ値となる一方、事後分布の全ての項が平滑化され、非常に類似しているので、ビット判定における誤りが、マージナライゼーション中に生じる場合がある。したがって、本発明の実施例では、そのような誤りを回避する解決策は、全てを合計するのではなく、最も高い確率（分布中のピーク）を単純に取り込むように構築されたマージナライザを含む。対数尤度表記では、これは、  
【数２７】
2007110708.tif 000030
【００７６】
のようになるであろう。
【００７７】
最終的（計算され識別された時）に、低い確率のみが破棄されるので、この近似は、誤りをもたらすことはない。その結果、得られた実際の軟値が異なっていても、最適な最大尤度スキームと同じ硬判定が得られる。
【００７８】
そのような高確率マージナライゼーションスキームを用いることによって、高い入力電圧の生成に伴う問題、及びデコーダに対する精度要求が緩和される。
【００７９】
本発明の実施例では、そのようなマージナライザのアナログ実装は、ノイズ情報に従って結果をスケールするマルチプライヤを用いて、幾つかの入力電流のうちの最大値を取り込むことが可能な回路を必要とする。
【００８０】
いくつかの適切なマルチプライヤ構成は、例えばMohammed Ismail及びTerri Fiezによる"Analogue VLSI. Signal and Information Processing", Mohammed Ismail and Terri Fiez, McGraw-Hill, Inc., 1994, ISBN 0-07-032386-0（非特許文献４）のような文献から見出すことができる。
【００８１】
しかしながら、最も高い電流を選択する回路は、例えば、Lazzaro J. P.、Ryckebusch S.、Mahowald M.A及びMead C. Aによる"Winner-Take-All Networks of O(N) Complexity", Advances in neural information processing systems 1 pp703-711, 1989, ISBN 1-558-60015-9（非特許文献５）のように、'winner takes all'（ＷＴＡ）回路が、刺激に応答したニューロン間の競合をモデル化した人工ニューラル・ネットの分野で容易に見つけられる。
【００８２】
図４は、"Current mode multiple input maximum circuit for fuzzy logic controllers," (Electron. Lett., vol. 30, no. 23, pp. 1924-1925, 1994)（非特許文献６）においてC.-Y.Huang及びB.-D. Liuらによって公表された研究に基づく回路を示す。これは人工ニューラル・ネットの分野に由来する。
【００８３】
この回路はＮ個のセルを含む。その各々は２つのトランジスタ、Ｍｉ１およびＭｉ２を含む。第１のトランジスタＭｉ１のゲートと、第２のＭｉ２のトランジスタのソースとが接続される。各セルのノードは更に共通して、電流ソースとして動作する単一ダイオード接続されたトランジスタＭｙに接続されている。さらに、第一のトランジスタＭｉ１のドレンは、入力された電流Ｉｉを受け取るように構成され、それぞれの入力確率が表わされる。第２のトランジスタＭｉ２のゲートは更に、第１のトランジスタＭｉ１のドレンに接続される。各セルの第１のトランジスタＭｉ１のソースは接地される。すべてのセルのそれぞれの第２のトランジスタＭｉ２のドレンは、ともに接続され、出力ラインを形成する。これは、最も高い電流入力を示す電流ｉｏｕｔを出力することができる。したがって、最も高い入力確率となる。
【００８４】
全てのＭｉ１トランジスタのゲート・ソース電位は同じである。これは、それらのドレン−ソース電位が全て同じならば、それらがすべて同じ量の電流を降下することを意味する。しかしながら、入力電流は各セル毎に異なる。それは、ウィナーセル（winner cell）のドレン電位に、全ての中での最大値を与える。また、ウィナーセルのトランジスタＭｉ２が、共通ライン電流のほとんどを取るという結果になる。最終的に、正のフィードバックは、ウィナーではないセルのトランジスタＭｉ２をオフする。その場合、ウィナーセルのＭｉ１、及びＭｙは、電流ミラーを形成する。したがって、共通ラインを通る電流（次の出力電流になる）は、最大入力電流と等しくなる。
【００８５】
図５及び図６に示すように、本発明の実施例では、アナログ復号ツリーのレイヤのための出力確率  
【数２８】
2007110708.tif 000031
【００８６】
を取得するために使用される回路が示される。更に図７及び図８に例示する回路は、ＮＴ＝３  ＭＩＭＯにおいて、８つの可能なビット組み合わせに対するアナログ復号ツリーのレイヤＶＲ２３のための出力確率を得るために使用される。
【００８７】
本発明の実施例では、図５乃至図８の回路の結合事後確率計算機能を効率的に組み込んだ回路構成は、図９に示すように、ＮＴ＝３  ＭＩＭＯにおいて、８つの可能なビット組み合わせに対する出力確率を取得する。
【００８８】
本発明の実施例では、図１０に示すように、マージナライザが提供される。これは、ＮＴ＝３ビットのおのおのに対する電流を処理することが可能である。この回路は、２つの４入力最大電流回路と、２つの電流ミラーとを備えている。４入力最大電流回路の動作は、図４を用いて上述した。両電流ミラーに接続された電流ソースは、ミラーからの出力を規格化する。
【００８９】
３ビットを解決するために３つのマージナライザ回路が必要であるが、単純性と明瞭さの理由で、図１０では、１つのマージナライザ回路のみが示されている。熟練した読者であれば、回路図の左側及び右側の入力として示されている結合事後確率の特定の条件のみを変更することによって、その他２つのマージナライザ回路が、図示されたものの変形として形成されることを認識するであろう。
【００９０】
回路の半分において、それぞれ同じビット値をもつ分布は、その他の半分において、それぞれ別のビット値を持つ分布と競合するので、結果として、ビットの値は、マージナライザの左手側又は右手側の何れか一方側に構成されたＮＴビットの可能な組み合わせの確率から決定される。
【００９１】
当該技術分野における熟練者であれば、図５乃至図１０に示す回路が、その他の値のＮＴ、及びｚとＲとの要素の乗算のその他の規則を反映するように変更可能であることが認められるであろう。したがって、本発明の実施例では、図１０に示すような回路を用いて、最も高い確率電流のうちの１つ以上が選択され、各ビットの値が識別されるＮＴ個のアナログマージナライザに出力を渡す前に、アナログＭＩＭＯデコーダは、図９に示すような回路を用いて、バイナリ分布の項の乗算に基づいた復号ツリーを実現する。
【００９２】
本発明の別の実施例では、受信機は、そのようなアナログＭＩＭＯデコーダを含む。
【００９３】
本発明の別の実施例では、磁気媒体リーダの等化器は、そのようなアナログＭＩＭＯデコーダを含む。
【００９４】
本発明の実施例では、ＭＩＭＯ信号を復号する方法は、アナログ回路を使用して、バイナリ分布の集合を決定することと、前記バイナリ分布を、少なくとも第一のマージナライゼーション回路に適用し、最も高い確率の分布を決定することとを含む。
【００９５】
ここに記載されたアナログＭＩＭＯデコーダは、例えばＡＳＩＣのようなディスクリートなエンティティ、又は例えば個別のアナログ処理ブロックのような複数のエンティティを含むかもしれないことが当業者に明らかだろう。同様に、検出器が、無線ＭＩＭＯ受信機の一部、あるいは磁気記憶媒体のリーダのための等化器を形成するかもしれないことが当業者に明らかだろう。より一般的なデバイスは、ゲームまたはストリーミング・メディア用のエンタテイメントデバイス、ラップトップ又はＰＤＡ、あるいはハードドライブのようなアナログＭＩＭＯデコーダを組み込むために適応されるかもしれない。あるいは、検出器は、プラグ・インの回路基板のように機能的に分離可能なコンポーネント、あるいはＰＣＭＣＩＡカードのような周辺装置かもしれない。そのため、そのようなデバイスのコンポーネントが、ソフトウェアまたはファームウェアによるデコーダのアナログ処理ステップを組込むために適応されるかもしれない。例えば、受信機のデジタル信号処理（ＤＳＰ）手段は、従来のＤＳＰ復号を実現する代わりに、アナログＭＩＭＯデコーダとインタフェースするために適応されるかもしれない。従って、必要な適応は、例えばフロッピー（登録商標）ディスク、ハードディスク、ＰＲＯＭ、ＲＡＭ、あるいはこれらの任意の組み合わせか、他の記憶媒体か、信号のような記憶媒体上に格納されたプロセッサ実装可能な命令を備えたコンピュータプログラム製品の形態で実現される。
【００９６】
ここに示されたアナログＭＩＭＯ検出器の実施例が、以下の利点のうちのいくつかあるいは全てを与えることが当業者によって理解されるだろう。
【００９７】
ｉ．  十分な確率分布が計算され、正確なビット決定が可能となる。
【００９８】
ｉｉ．  単純なバイナリ分布の要素の合計および積の観点から、所望の分布を表現することによって、必要とされるトランジスタの数が最小限に抑えられる。
【００９９】
ｉｉｉ．  マージナライゼーション回路を用いることによって、高い入力電圧との遭遇時の問題を、確率分布を歪めることなく回避する。
【図面の簡単な説明】
【０１００】
【図１Ａ】図１Ａは、本発明の実施例に従って、電流として入力された確率表示を乗算することが可能な回路を示す。
【図１Ｂ】図１Ｂは、本発明の実施例に従って、電圧として入力された確率表示を乗算することが可能な回路を示す。
【図２】図２は、本発明の実施例に従って、ＮＴ＝３送信機のためのアナログ復号ツリーで使用される分岐回路を示す。
【図３】図３は、本発明の実施例に従ったマージナライザ回路を示す。
【図４】図４は、本発明の実施例に従って、複数の入力電流の中から最も高いものを選択するよう動作可能な回路を示す。
【図５】図５は、本発明の実施例に従った復号ツリーの一部を構成する回路を示す。
【図６】図６は、本発明の実施例に従った復号ツリーの一部を構成する回路を示す。
【図７】図７は、本発明の実施例に従った復号ツリーの一部を構成する回路を示す。
【図８】図８は、本発明の実施例に従った復号ツリーの一部を構成する回路を示す。
【図９】図９は、本発明の実施例に従った復号ツリー回路を示す。
【図１０】図１０は、本発明の実施例に従ったビット・チャネル用のマージナライゼーション回路を示す。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
2007110708000001.pdf