(57)【要約】【課題】従来の半導体装置では、エピタキシャル層表面に最小のベース幅を有し、所望のｈｆｅ値が得難いという問題があった。【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板２上にＮ型のエピタキシャル層４が積層されている。エピタキシャル層４には、ベース引き出し領域としてのＮ型の拡散層５、エミッタ領域としてのＰ型の拡散層６、７、コレクタ領域としてのＰ型の拡散層８、９が形成されている。エミッタ領域は、その表面近傍よりも深部に拡散幅の広い領域を有し、横型ＰＮＰトランジスタ１は、エピタキシャル層４深部に最小のベース幅が形成されている。この構造により、自由キャリア（正孔）の表面再結合を抑止し、所望のｈｆｅ値を実現することができる。【選択図】図１
2007180242.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層に形成されるエミッタ領域、ベース領域及びコレクタ領域とを有する半導体装置において、
前記エミッタ領域は、前記半導体層表面近傍よりも深部に幅広く拡散している領域を有し、前記エミッタ領域と前記コレクタ領域との離間距離は、前記エミッタ領域の幅広く拡散している領域において、最も狭いことを特徴とする半導体装置。
【請求項２】
前記エミッタ領域の濃度は、その濃度勾配に２箇所の変曲領域を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体層は、半導体基板上にエピタキシャル層が積層されており、前記エミッタ領域は、前記エピタキシャル層にのみ形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体層にコレクタ領域を形成し、前記半導体層上面に絶縁層を形成した後、前記コレクタ領域が形成された領域の内側にエミッタ領域用のコンタクトホールを形成する工程と、
前記絶縁層をマスクとして用い、前記コンタクトホールを介して、前記エミッタ領域を形成するための不純物をイオン注入する工程とを有し、
前記エミッタ領域を形成する工程では、前記コンタクトホール下方に不純物濃度のピーク位置の異なる第１の拡散層と第２の拡散層とを形成し、前記第１の拡散層の不純物濃度のピークが、前記第２の不純物濃度のピークよりも深部に位置するようにイオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項５】
前記エミッタ領域を形成する工程では、前記第２の拡散層を形成するイオン注入を行った後、前記第２の拡散層よりも高い加速電圧により、前記第１の拡散層を形成するイオン注入を行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デバイスサイズを縮小し、合わせて電流増幅率（ｈｆｅ）を改善する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の一実施例として、下記の横型ＰＮＰトランジスタが知られている。Ｐ型のシリコン基板上にエピタキシャル層が形成されている。シリコン基板とエピタキシャル層にはＮ型の埋込拡散層が形成されている。エピタキシャル層には、Ｐ型のエミッタ拡散層、エミッタ拡散層を囲むようにＰ型のコレクタ拡散層、Ｎ型のベースコンタクト拡散層が形成され、横型ＰＮＰトランジスタが構成されている。そして、エミッタ拡散層とコレクタ拡散層との間に位置するエピタキシャル層はベース領域として用いられる。エミッタ拡散層からベース領域へと注入された自由キャリア（正孔）はエピタキシャル層表面近傍を経路としている（例えば、特許文献１参照。）。
【０００３】
従来の半導体装置の製造方法の一実施例として、下記の横型ＰＮＰトランジスタの製造方法が知られている。横型ＰＮＰトランジスタにおいて、Ｎ型のシリコン基板上に５０〜１５０（μｍ）の膜厚の絶縁膜を形成した後、公知のフォトリソグラフィ技術を用い、エミッタ拡散層、コレクタ拡散層を形成する領域に開口部を形成する。該開口部を利用し、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、エミッタ拡散層、コレクタ拡散層を形成する。そして、絶縁膜上にエミッタ引き出し電極、コレクタ引き出し電極を形成した後、更に、絶縁膜を形成する。公知のフォトリソグラフィ技術を用い、エミッタ引き出し電極及びコレクタ引き出し電極上方の絶縁膜に開口部を形成し、エミッタ電極、コレクタ電極を形成する（例えば、特許文献２参照。）。
【特許文献１】特開２００４−９５７８１号公報（第４−５頁、第１図）
【特許文献２】特開平７−２８３２３２号公報（第６−７頁、第１−４図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、従来の半導体装置では、エミッタ拡散層及びコレクタ拡散層は、例えば、イオン注入法によりエピタキシャル層に形成されている。そして、エミッタ拡散層−コレクタ拡散層間のベース幅（Ｗｂ）は、エピタキシャル層表面近傍で最も狭くなっている。この構造により、エミッタ拡散層からベース領域へと注入された自由キャリア（正孔）は、ベース幅（Ｗｂ）が最も狭くなるエピタキシャル層表面近傍を経路としている。そして、エピタキシャル層表面に形成された結晶欠陥等の界面状態により、ベース領域へと注入された自由キャリア（正孔）の多くは、エピタキシャル層表面で再結合してしまう。特に、横型ＰＮＰトランジスタがＯＮ動作した直後の微小電流領域では、所望のｈｆｅ値が得難いという問題がある。
【０００５】
また、従来の半導体装置の製造方法では、シリコン基板にエミッタ拡散層、コレクタ拡散層を形成する際に、１回のイオン注入法、あるいは、固相拡散法を用いる。通常、１回のイオン注入法により拡散層を形成する場合には、シリコン基板表面が高濃度となる注入条件で行われる。そして、シリコン基板表面では横方向の拡散広がりも大きく、シリコン基板表面でのベース幅（Ｗｂ）が最も狭くなってしまう。また、固相拡散法の場合も同様に、シリコン基板表面でのベース幅（Ｗｂ）が最も狭くなってしまう。その結果、エピタキシャル層表面に形成された結晶欠陥等の界面状態により、ベース領域へと注入された自由キャリア（正孔）の多くは、エピタキシャル層表面で再結合し、所望のｈｆｅ値が得難いという問題がある。
【０００６】
また、従来の半導体措置の製造方法では、自由キャリア（正孔）がシリコン基板表面で再結合することを防ぐため、ベース領域上面の絶縁膜を均一の膜厚で薄く形成する。そのために、絶縁膜を２層構造とし、それぞれの絶縁膜に開口部を形成し、エミッタ引き出し電極及びエミッタ電極を形成する。つまり、製造工程が複雑となり、製造コストも増大するという問題がある。
【０００７】
また、従来の半導体装置の製造方法では、シリコン基板に横型ＰＮＰトランジスタのエミッタ拡散層、コレクタ拡散層を形成した後に、シリコン基板上に絶縁層を形成する。そして、公知のフォトリソグラフィ技術を用い、絶縁層にコンタクトホールを形成した後、エミッタ電極、コレクタ電極等を形成する。この製造方法により、コンタクトホールを形成する際には、エミッタ拡散層、コレクタ拡散層に対してマスクずれを考慮する必要があり、コンタクトホールの幅が大きくなり、デバイスサイズを縮小し難いという問題がある。
【課題を解決するための手段】
【０００８】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に形成されるエミッタ領域、ベース領域及びコレクタ領域とを有する半導体装置において、前記エミッタ領域は、前記半導体層表面近傍よりも深部に幅広く拡散している領域を有し、前記エミッタ領域と前記コレクタ領域との離間距離は、前記エミッタ領域の幅広く拡散している領域において、最も狭いことを特徴とする。従って、本発明では、半導体層の深部に最小幅のベース幅（Ｗｂ）が形成されている。この構造により、半導体装置のＯＮ動作直後は、自由キャリア（正孔）は半導体層深部を経路とする。そして、自由キャリア（正孔）が、エピタキシャル層表面で再結合をすることを防ぎ、所望のｈｆｅ値を得ることができる。
【０００９】
また、本発明の半導体装置では、前記エミッタ領域の濃度は、その濃度勾配に２箇所の変曲領域を有することを特徴とする。従って、本発明では、エミッタ領域の表面近傍及び深部において、不純物濃度の高い領域を形成することができる。この構造により、半導体層の深部に最小幅のベース幅（Ｗｂ）を形成し、且つエミッタ電極のコンタクト抵抗を低減することができる。
【００１０】
また、本発明の半導体装置では、前記半導体層は、半導体基板上にエピタキシャル層が積層されており、前記エミッタ領域は、前記エピタキシャル層にのみ形成されていることを特徴とする。従って、本発明では、エピタキシャル層深部に拡散幅の広いエミッタ領域を形成することで、デバイスサイズを縮小することができる。
【００１１】
また、本発明の半導体装置では、前記コレクタ領域は、前記エミッタ領域の周囲にコ形状に配置されていることを特徴とする。従って、本発明では、エミッタ領域が深部まで形成されている。この構造により、半導体層深部までエミッタ領域として働く領域を確保でき、コレクタ領域を縮小し、デバイスサイズを縮小した場合でも、電流能力を維持することができる。
【００１２】
また、本発明の半導体装置の製造方法では、半導体層にコレクタ領域を形成し、前記半導体層上面に絶縁層を形成した後、前記コレクタ領域が形成された領域の内側にエミッタ領域用のコンタクトホールを形成する工程と、前記絶縁層をマスクとして用い、前記コンタクトホールを介して、前記エミッタ領域を形成するための不純物をイオン注入する工程とを有し、前記エミッタ領域を形成する工程では、前記コンタクトホール下方に不純物濃度のピーク位置の異なる第１の拡散層と第２の拡散層とを形成し、前記第１の拡散層の不純物濃度のピークが、前記第２の不純物濃度のピークよりも深部に位置するようにイオン注入を行うことを特徴とする。従って、本発明では、コンタクトホールを形成した後に、コンタクトホールを利用して、エミッタ領域を形成する。この製造方法により、コンタクトホール形成時のマスクずれを考慮する必要がなく、デバイスサイズを縮小することができる。
【００１３】
また、本発明の半導体装置の製造方法では、前記エミッタ領域を形成する工程では、前記第２の拡散層を形成するイオン注入を行った後、前記第２の拡散層よりも高い加速電圧により、前記第１の拡散層を形成するイオン注入を行うことを特徴とする。従って、本発明では、コンタクトホールを利用して、イオン注入条件の異なるイオン注入工程により、エミッタ領域を形成する。この製造方法により、その表面近傍よりも深部に拡散幅の広いエミッタ領域を形成でき、半導体層の深部に最小幅のベース幅（Ｗｂ）を形成し、所望のｈｆｅ値を得る半導体装置を形成することができる。
【発明の効果】
【００１４】
本発明では、エミッタ領域は、その表面領域よりも深部に拡散幅の広い領域を有している。この構造により、エピタキシャル層深部に最小幅のベース幅（Ｗｂ）が形成され、自由キャリア（正孔）の再結合を防ぎ、所望のｈｆｅ値を得ることができる。
【００１５】
また、本発明では、エミッタ領域は、その表面近傍及び深部において、不純物濃度の高い領域を有している。この構造により、エミッタ電極のコンタクト抵抗を低減することができる。
【００１６】
また、本発明では、エミッタ領域がエピタキシャル層深部まで形成されている。この構造により、コレクタ領域を縮小し、デバイスサイズを縮小した場合でも、電流能力を維持することができる。
【００１７】
また、本発明では、エピタキシャル層上に絶縁層を堆積し、絶縁層にコンタクトホールを形成した後に、コンタクトホールを利用してエミッタ領域を形成する。この製造方法により、エミッタ領域用の拡散層及びコレクタ領域用の拡散層とコンタクトホールとのマスクずれを考慮する必要がなく、デバイスサイズを縮小することができる。
【００１８】
また、本発明では、イオン注入条件の異なる２回のイオン注入工程により、エミッタ領域を形成する。この製造方法により、エピタキシャル層の深部に最小幅のベース幅（Ｗｂ）を形成し、所望のｈｆｅ値を得ることができる。また、エミッタ領域の表面近傍の不純物濃度を高くし、コンタクト抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の一実施の形態である半導体装置について、図１〜図３を参照し、詳細に説明する。図１（Ａ）は、本実施の形態の半導体装置を説明するための断面図である。図１（Ｂ）は、本実施の形態の半導体装置を説明するための平面図である。図２（Ａ）は、本実施の形態の半導体装置のコレクタ領域及びエミッタ領域を説明するための断面図である。図２（Ｂ）は、本実施の形態の半導体装置のコレクタ領域及びエミッタ領域の濃度プロファイルを説明するための図である。図３は、本実施の形態の半導体装置の電流増幅率（ｈｆｅ）及びコレクタ電流（Ｉｃ）を説明するための図である。
【００２０】
図１（Ａ）に示す如く、横型ＰＮＰトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型の埋込拡散層３と、Ｎ型のエピタキシャル層４と、ベース引き出し領域として用いられるＮ型の拡散層５と、エミッタ領域として用いられるＰ型の拡散層６、７と、コレクタ領域として用いられるＰ型の拡散層８、９とから構成されている。
【００２１】
Ｎ型のエピタキシャル層４が、Ｐ型の単結晶シリコン基板２上に形成されている。基板２とエピタキシャル層４には、Ｎ型の埋込拡散層３が形成されている。尚、本実施の形態での基板２及びエピタキシャル層４が本発明の「半導体層」に対応する。そして、本実施の形態では、基板２上に１層のエピタキシャル層４が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
【００２２】
Ｎ型の拡散層５が、エピタキシャル層４に形成されている。Ｎ型のエピタキシャル層４はベース領域として用いられ、Ｎ型の拡散層５はベース引き出し領域として用いられる。
【００２３】
Ｐ型の拡散層６、７が、エピタキシャル層４に形成されている。Ｐ型の拡散層６には、その形成領域を重畳させるように、Ｐ型の拡散層７が形成されている。Ｐ型の拡散層６、７は、エミッタ領域として用いられる。尚、図示したように、Ｐ型の拡散層６に重畳するようにＰ型の拡散層７は形成され、エミッタ領域はダルマ形状となっている。
【００２４】
Ｐ型の拡散層８、９が、エピタキシャル層４に形成されている。Ｐ型の拡散層８には、その形成領域を重畳させるように、Ｐ型の拡散層９が形成されている。Ｐ型の拡散層８、９は、コレクタ領域として用いられる。尚、図示したように、Ｐ型の拡散層８に重畳するようにＰ型の拡散層９は形成され、コレクタ領域はダルマ形状となっている。
【００２５】
ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜１０、１１が、エピタキシャル層４に形成されている。ＬＯＣＯＳ酸化膜１０、１１の平坦部では、その膜厚が、例えば、３０００〜１００００（Å）程度となる。ＬＯＣＯＳ酸化膜１０、１１の下方には、Ｎ型の拡散層１２、１３が形成されている。Ｎ型の拡散層１２、１３は、エピタキシャル層４表面が反転することを防止している。
【００２６】
絶縁層１４が、エピタキシャル層４上面に形成されている。絶縁層１４は、ＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜及びＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層１４にコンタクトホール１５、１６、１７が形成されている。
【００２７】
コンタクトホール１５、１６、１７には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜１８が選択的に形成され、ベース電極１９、エミッタ電極２０及びコレクタ電極２１が形成されている。
【００２８】
図１（Ｂ）に示す如く、実線２２で囲まれる領域が分離領域２３を示す。点線２４で囲まれる領域がＮ型の埋込拡散層３を示す。一点鎖線２５で囲まれる領域がＰ型の拡散層８を示す。二点差線２６で囲まれる領域がＮ型の拡散層５を示し、実線２７で囲まれる領域がＰ型の拡散層６を示している。図示したように、コレクタ領域であるＰ型の拡散層８は、エミッタ領域であるＰ型の拡散層６の周囲にコ形状に配置されている。そして、図１（Ａ）に示す断面図は、図１（Ｂ）に示すＡ−Ａ線方向の断面図であり、エミッタ領域であるＰ型の拡散層６を含む断面図である。
【００２９】
図２（Ａ）に示す如く、エミッタ領域は、Ｐ型の拡散層６、７により形成されている。詳細は半導体装置の製造方法にて後述するが、Ｐ型の拡散層６、７は、コンタクトホール１６を形成した後に、それぞれ異なる条件の２回のイオン注入工程により、形成されている。そして、Ｐ型の拡散層６は、Ｐ型の拡散層７よりもエピタキシャル層４深部まで不純物が注入される条件でイオン注入されている。そのため、Ｐ型の拡散層６の幅Ｗ１（最も拡散幅の広い領域）とＰ型の拡散層７の幅Ｗ２（最も拡散幅の広い領域）とは、Ｗ１＞Ｗ２の関係となる。そして、エミッタ領域とコレクタ領域間に位置するベース領域幅Ｗｂ１は、Ｐ型の拡散層６の幅Ｗ１の領域で最小幅となる。
【００３０】
また、図２（Ｂ）に示す如く、エミッタ領域は、丸印Ａ、Ｂで示すように、その濃度プロファイルにおいて、２箇所の変曲領域を有している。この濃度プロファイルは、Ｐ型の拡散層６の不純物濃度のピークが、Ｐ型の拡散層７の不純物濃度のピークより深部に存在するように、不純物を注入し、拡散することで実現する。この製造方法により、エミッタ領域の表面近傍では、その不純物濃度を高くすることでコンタクト抵抗を低減することができる。一方、エミッタ領域の深部では、上述したように、ベース領域幅Ｗｂ１が最小幅となる領域を形成することができる。
【００３１】
この構造により、横型ＰＮＰトランジスタ１がＯＮ動作直後では、ベース領域幅Ｗｂ１が最小幅となる、エピタキシャル層４の深部が電流の経路となる。そして、ベース領域へと注入された自由キャリア（正孔）は、エピタキシャル層４深部を経路とすることで、再結合する量を大幅に低減することができる。つまり、エピタキシャル層４深部では、エピタキシャル層４表面に形成された結晶欠陥等、シリコンとシリコン酸化膜との界面状態の影響を受けることが少なくなる。その結果、図３に示す如く、ＯＮ動作直後の微小電流領域においても、自由キャリア（正孔）の再結合の低減により、ｈｆｅ値を向上させることができる。
【００３２】
尚、図示したように、Ｐ型の拡散層８、９により形成されるコレクタ領域においても、上述したエミッタ領域と同様に、コンタクトホール１７を介して形成され、その濃度プロファイルにおいて、２箇所の変曲領域を有している。また、少なくともエミッタ領域が上述した形状により形成されていれば良く、コレクタ領域は、コンタクトホール１７形成前に形成される場合でも良い。
【００３３】
また、本実施の形態では、図１（Ｂ）に示す如く、コ形状のコレクタ領域を構成するＰ型の拡散層８、９において、分離領域２３側が開口する形状の場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の拡散層８、９は、コ形状に形成されることで、任意の方向に対し開口する場合においても、デバイスサイズを縮小できるという効果を得ることができる。特に、ベース領域を構成するＮ型の拡散層５側が開口する場合には、コレクタ領域がベース−エミッタ間の障壁となることを防ぎ、ベース抵抗値の更なる低減が実現でき、電流特性を向上させることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００３４】
次に、本発明の一実施の形態である半導体装置の製造方法について、図４から図１０を参照し、詳細に説明する。図４から図１０は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された、１つの素子形成領域に、例えば、横型ＰＮＰトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型ＭＯＳトランジスタ、ＮＰＮ型トランジスタ、縦型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
【００３５】
先ず、図４に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２上にシリコン酸化膜３１を形成し、Ｎ型の埋込拡散層３の形成領域上に開口部が形成されるように、シリコン酸化膜３１を選択的に除去する。そして、シリコン酸化膜３１をマスクとして用い、基板２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース３２を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層３を形成した後、シリコン酸化膜３１及び液体ソース３２を除去する。
【００３６】
次に、図５に示す如く、基板２上にシリコン酸化膜３３を形成し、シリコン酸化膜３３上にフォトレジスト３４を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層３５、３６が形成される領域上のフォトレジスト３４に開口部を形成する。その後、基板２の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１８０〜２００（ｋｅＶ）、導入量１．０×１０１２〜１．０×１０１４（／ｃｍ２）でイオン注入する。
【００３７】
次に、図６に示す如く、基板２を気相エピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板２に、例えば、１２００（℃）程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。この工程により、基板２上に、例えば、比抵抗０．１〜１０．０（Ω・ｃｍ）、厚さ１．０〜１０．０（μｍ）程度のエピタキシャル層４を成長させる。このエピタキシャル層４の形成工程における熱処理により、前記Ｐ型の埋込拡散層３５、３６及びＮ型の埋込拡散層３が熱拡散される。
【００３８】
次に、図７に示す如く、エピタキシャル層４の所望の領域にＬＯＣＯＳ酸化膜１０、１１、３７、３８を形成する。このとき、ＬＯＣＯＳ酸化膜１０、１１を形成するマスクを利用して、Ｎ型の拡散層１２、１３を形成する。この製造方法により、ＬＯＣＯＳ酸化膜１０、１１に対してＮ型の拡散層１２、１３を位置精度良く形成することができる。次に、エピタキシャル層４上にシリコン酸化膜３９を形成する。そして、シリコン酸化膜３９上にフォトレジスト（図示せず）を形成し、Ｐ型の拡散層４０、４１が形成される領域上のフォトレジストに開口部を形成する。エピタキシャル層４の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１５０〜１７０（ｋｅＶ）、導入量１．０×１０１２〜１．０×１０１４（／ｃｍ２）でイオン注入し、Ｐ型の拡散層４０、４１を形成する。
【００３９】
その後、シリコン酸化膜３９上にフォトレジスト４２を形成し、Ｎ型の拡散層５が形成される領域上のフォトレジスト４２に開口部を形成する。エピタキシャル層４の表面から、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層５を形成する。
【００４０】
次に、図８に示す如く、エピタキシャル層４上に絶縁層１４として、例えば、ＮＳＧ膜、ＢＰＳＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層１４にコンタクトホール１５、１６、１７を形成する。
【００４１】
絶縁層１４上にフォトレジスト４３を形成し、コンタクトホール１６、１７が開口した状態となるように、フォトレジスト４３を選択的に除去する。そして、コンタクトホール１６、１７を介してエピタキシャル層４に、Ｐ型不純物、例えば、フッ化ホウ素（ＢＦ２）を加速電圧４０〜６０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。コンタクトホール１６、１７の下方には、コンタクトホール１６、１７の開口形状に合わせてＰ型の拡散層７、９が形成される。
【００４２】
次に、図９に示す如く、フォトレジスト４３により、コンタクトホール１６、１７が開口した状態のまま、コンタクトホール１６、１７を介してエピタキシャル層４に、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１２０〜１６０ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５（／ｃｍ２）でイオン注入する。コンタクトホール１６、１７の下方には、コンタクトホール１６、１７の開口形状に合わせてＰ型の拡散層６、８が形成される。
【００４３】
本実施の形態では、コンタクトホール１６、１７を利用して、２回のイオン注入工程により、エミッタ領域として用いるＰ型の拡散層６、７及びコレクタ領域として用いるＰ型の拡散層８、９を形成する。上述したように、２回目のイオン注入時には、１回目のイオン注入時よりも高加速電圧により、不純物をイオン注入する。この製造方法により、エピタキシャル層４深部に最もベース幅Ｗｂ１（図２（Ａ）参照）の狭い領域が形成される。
【００４４】
また、コンタクトホール１６、１７の形成位置に合わせて、２回のイオン注入工程により、Ｐ型の拡散層６、７及びＰ型の拡散層８、９を形成できる。そのため、Ｐ型の拡散層６、７とコンタクトホール１６とのマスクずれを考慮する必要がない。同様に、Ｐ型の拡散層８、９とコンタクトホール１７とのマスクずれを考慮する必要がない。例えば、Ｐ型の拡散層６、７を形成した後にコンタクトホール１６を形成する場合には、本来必要なコンタクトホール１６幅に加えて、マスクずれ幅としてコンタクトホール１６の周囲に０．６（μｍ）程度の余分な開口領域が必要とされる。しかしながら、本実施の形態では、マスクずれ幅を考慮する必要がないため、図１０に示す断面では、コンタクトホール１６の左右に考慮される、余分なマスクずれ幅（１．２（μｍ））を省くことができる。そして、コンタクトホール１６幅を狭めることで、横型ＰＮＰトランジスタサイズを縮小することができる。尚、コンタクトホール１７においても、同様な効果を得ることができる。
【００４５】
最後に、図１０に示す如く、コンタクトホール１５、１６、１７には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜１８を選択的に形成し、ベース電極１９、エミッタ電極２０、コレクタ電極２１を形成する。
【００４６】
尚、本実施の形態では、エミッタ領域として用いるＰ型の拡散層６、７及びコレクタ領域として用いるＰ型の拡散層８、９を形成する際に、コンタクトホール１６、１７を介して、加速電圧の異なる２回のイオン注入工程により形成する場合について説明したが、この場合に限定するものではない。例えば、コンタクトホール１６、１７を介して、３回、４回等、複数回のイオン注入工程によりＰ型の拡散層６、７及びＰ型の拡散層８、９を形成する場合でも良い。また、少なくともエミッタ領域として用いるＰ型の拡散層６、７を形成する際にのみ、コンタクトホール１６を用いる場合においても、上述した効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。
【図２】本発明の実施の形態における半導体装置の（Ａ）エミッタ領域及びコレクタ領域を説明するための断面図であり、（Ｂ）エミッタ領域の濃度プロファイルを説明するための図である。
【図３】本発明の実施の形態及び従来の実施の形態における半導体装置の電流増幅率（ｈｆｅ値）及びコレクタ電流（Ｉｃ）を説明するための図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００４８】
１  横型ＰＮＰトランジスタ
２  Ｐ型の単結晶シリコン基板
４  Ｎ型のエピタキシャル層
５  Ｎ型の拡散層
６  Ｐ型の拡散層
７  Ｐ型の拡散層
８  Ｐ型の拡散層
９  Ｐ型の拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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