(57)【要約】【課題】アクティブフィルタを用いた受信機においてマルチスロット受信を行う際、スロット間でアクティブフィルタ部の電源がON／OFF動作を行う為、アクティブフィルタの周波数特性調整回路が働き、調整動作がガードビット内で終了しないためにマルチスロット受信が行えないという問題があった。【解決手段】本発明の受信機は、アクティブフィルタの電源制御とアクティブフィルタ以外の電源制御を個別に制御する手段を設けている。これによりマルチスロット受信時のスロット間で電源ON／OFF信号がきても、アクティブフィルタの電源制御とアクティブフィルタ以外の電源制御を個別に制御してアクティブフィルタの電源ON／OFF動作を行わないことで、周波数特性調整動作も行われなくなるため、次スロットが受信可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
アクティブフィルタと前記アクティブフィルタの周波数特性調整回路を具備した受信機において、フロントエンド部と前記フロントエンド部の出力を入力とし前記アクティブフィルタと前記周波数特性調整回路で構成されるアクティブフィルタ部と前記アクティブフィルタ部の出力を入力とする復調部と前記フロントエンド部と前記アクティブフィルタ部と前記復調部に接続される複数の電源ON／OFF制御端子で構成され、前記フロントエンド部と前記アクティブフィルタ部と前記復調部の電源ON／OFFのタイミングを個々に制御できることを特徴とする受信機。
【請求項２】
アクティブフィルタと前記アクティブフィルタの周波数特性調整回路を具備した受信機において、フロントエンド部と前記フロントエンド部の出力を入力とし前記アクティブフィルタと前記周波数特性調整回路で構成されるアクティブフィルタ部と前記アクティブフィルタ部の出力を入力とする復調部と前記フロントエンド部とタイミング制御回路と前記復調部に接続される電源ON／OFF制御端子と前記電源ON／OFF制御端子を入力とし前記アクティブフィルタ部へ接続され前記アクティブフィルタ部の電源OFFのタイミングを制御するタイミング制御回路で構成されることを特徴とする受信機。
【請求項３】
前記タイミング制御回路の電源OFF信号のタイミングを可変できることを特徴とする請求項２記載の受信機。
【請求項４】
前記タイミング制御回路がタイマー回路とロジック回路で構成されることを特徴とした請求項２または３記載の受信機。
【請求項５】
前記タイミング制御回路が充放電回路とロジック回路で構成されることを特徴とした請求項２または３記載の受信機。
【請求項６】
請求項１から請求項５のいずれかの項に記載の受信機を用いた無線機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブフィルタとアクティブフィルタの周波数特性を調整する周波数特性調整回路を具備し、マルチスロット受信を行う受信機に関する。
【背景技術】
【０００２】
IC内にアクティブフィルタを内蔵した場合、IC製造上の抵抗、容量、トランジスタなどの素子バラツキにより期待した周波数特性が得られないことがある。その為、アクティブフィルタを内蔵する場合の多くは、周波数特性を調整する為の周波数特性調整回路を設けている。ここで周波数特性とは、バンドパスフィルタ（BPF）にあっては中心周波数を、ハイパスフィルタ（HPF）またはローパスフィルタ（LPF）にあっては遮断周波数をそれぞれ意味する。
【０００３】
図１２はICに内蔵されたアクティブフィルタの電源ONに伴う動作を示した図である。アクティブフィルタは電源ON／OFF信号の電源ONのタイミングで動作を開始し、周波数特性調整回路によって周波数特性が調整される。周波数特性が希望周波数へ調整されるまでには調整時間ｔが必要となり、この間はデータを受信することが出来ない。アクティブフィルタの周波数特性調整方法の例としては、特許文献１に複数記載があるが、これら周波数特性の調整には長い時間を要するものが多く問題となっている。
【０００４】
図１３にマルチスロット受信時の受信部電源とRSSI電圧の関係について示す。
【０００５】
マルチスロット受信とはスロットを複数利用して受信を行う場合をいい、図１３では4つのスロットを連続して使用して受信を行うことを示している。
【０００６】
RSSI（Receiving Signal Strength Indicator）はアンテナで受信される希望波の電界強度を検出する為の機能で、キャリアセンスに使用される。RSSIは入力される信号の大きさによりDC電圧を出力するよう構成されており、入力レベルが大きいと出力されるDC電圧も大きくなる。したがってキャリアセンスの際はRSSIの出力電圧が高いと、その周波数は使用されていると判断する。
【０００７】
スロット間では次のスロットが使用可能かどうかを判定するためキャリアセンスを行うが、前のスロットでのRSSI電圧が残っているとその周波数は使用されていると誤った判断をされ、受信できなくなってしまう。そのため、RSSI電圧を一度Lowに落としてから次スロットの電界強度の検出を行う必要がある。RSSI電圧をLowに落とすため、スロット間では一度電源をOFFしてから再び電源をONし、RSSI電圧をモニタするという動作が必要になる。スロットとスロットの間にはガードビットと呼ばれる無信号期間があり、この期間で電源ON／OFFに伴う過渡応答を終了する必要がある。PHSの場合、ガードビットは41.7μsとなっており、この時間内に電源をOFFし、RSSI電圧をLowに落とした後、再び電源をONにして次スロットを受信する必要がある。
【０００８】
図１４に従来の受信機の構成例を示す。図１４において、２はフロントエンド部、３はアクティブフィルタ部、４はアクティブフィルタ、５は周波数特性調整回路、６は復調部、２９は電源ON／OFF制御端子を示している。
【０００９】
RF入力信号はフロントエンド部２へ入力され、増幅あるいは周波数変換されてアクティブフィルタ部３へ出力される。ここでアクティブフィルタ部３はアクティブフィルタ４と周波数特性調整回路５により構成され、アクティブフィルタ４の周波数特性は周波数特性調整回路５により調整されている。アクティブフィルタ部３へ入力された信号は帯域制限を受け復調部６へ入力される。フロントエンド部２、アクティブフィルタ部３、復調部６には電源ON／OFF制御端子２９が接続され、アクティブフィルタ部３の周波数調整動作は電源ON／OFF制御端子２９の電源ON信号により開始される。
【特許文献１】特開２００２−９４３５７号公報（第３頁）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の受信機の構成ではマルチスロット受信時のスロット間でアクティブフィルタ部３の電源がON／OFF動作を行う為、電源ON信号のタイミングで周波数特性の調整が開始されガードビット内で調整動作が終了しないという問題があった。図１５は従来の構成でのマルチスロット受信時の過渡応答を図示したものであり、ガードビット内でアクティブフィルタの周波数調整が終了しないことを示している。
【００１１】
本発明は上記従来方法の問題を解決するためのもので、スロット間でアクティブフィルタの周波数特性調整動作を行わない電源制御タイミングを生成する電源制御回路を設けた受信機を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の受信機は、アクティブフィルタの電源制御とアクティブフィルタ以外の電源制御を個別に制御する手段を設けることで上記課題を解決している。
【００１３】
具体的に説明すると、請求項１に記載の受信機は、複数の電源ON／OFF制御端子を設けることで、アクティブフィルタの電源制御とアクティブフィルタ以外の電源制御を個別に制御することを実現し、これにより集積回路化（または小型化）に有利なアクティブフィルタを用いた受信機においてマルチスロット受信が可能になる。
【００１４】
請求項２に記載の受信機はタイミング制御回路を設けることにより１つの電源ON／OFF制御端子でアクティブフィルタの電源制御とアクティブフィルタ以外の電源制御を個別に制御することを実現し、これにより集積回路化（または小型化）に有利なアクティブフィルタを用いた受信機においてマルチスロット受信が可能になる。
【００１５】
請求項３に記載の受信機は、タイミング制御回路の電源OFF信号のタイミングを可変できるように構成している。この構成により複数の通信システムが混在する受信機でスロット間のガードビットの時間が異なってしまう場合でもアクティブフィルタの電源制御とアクティブフィルタ以外の電源制御を個別に制御することができ、マルチスロット受信が可能になる。
【００１６】
請求項４に記載の受信機は、請求項２または請求項３のいずれかの項に記載のタイミング制御回路をタイマー回路とロジック回路で構成している。この構成により、デジタル処理によりタイミング制御を行うため、コンデンサなどを用いてタイミング制御を行う場合に比べて、より高精度にタイミングを制御することが可能となる。また、電源OFF信号のタイミングを可変することも容易に実現でき、回路規模の増加も少なく実現できる。
【００１７】
請求項５に記載の受信機は、請求項２または請求項３のいずれかの項に記載のタイミング制御回路を充放電回路とロジック回路で構成している。この構成により、簡単な回路でタイミング制御回路を実現することができるため、ガードビットが十分に長いシステムなどではより集積回路化（または小型化）に有利となる。
【００１８】
請求項６に記載の無線機は、請求項１から請求項５のいずれかの項に記載の受信機を用いて構成されている。この構成により従来パッシブフィルタを使用した受信機を用いて実現していたマルチスロット受信を行う無線機を、集積回路化（または小型化）に有利なアクティブフィルタを使用した受信機を用いて実現することが可能となる。
【発明の効果】
【００１９】
本発明により、集積回路化（または小型化）に有利なアクティブフィルタを用いた受信機においてマルチスロット受信が可能になった。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態における受信機を示すブロック図である。図１において、２はフロントエンド部、３はアクティブフィルタ部、４はアクティブフィルタ、５は周波数特性調整回路、６は復調部、７、８は電源ON／OFF制御端子を示している。
【００２２】
RF入力信号はフロントエンド部２へ入力され、増幅あるいは周波数変換されてアクティブフィルタ部３へ出力される。ここでアクティブフィルタ部３はアクティブフィルタ４と周波数特性調整回路５により構成され、アクティブフィルタ４の周波数特性は周波数特性調整回路５により調整されている。アクティブフィルタ部３へ入力された信号は帯域制限を受け復調部６へ入力される。フロントエンド部２、復調部６には電源ON／OFF制御端子７が、アクティブフィルタ部３には電源ON／OFF制御端子８が接続され、それぞれ個別に電源ON／OFFのタイミングを制御することができ、アクティブフィルタ部３の周波数調整動作は電源ON／OFF制御端子８の電源ON信号により開始される。
【００２３】
かかる構成によれば、スロット間でアクティブフィルタ部３の電源ON／OFF動作が発生しないよう電源制御タイミングを生成することができ、スロット間で周波数調整動作を
行わないことで次スロットが正しく受信できるようになる。
【００２４】
図２は本発明の第１の実施形態における受信機のマルチスロット受信時の過渡応答を示したものであり、電源ON／OFF制御端子７と電源ON／OFF制御端子８を個別に制御し、受信開始時の電源ONは同時に行うがスロット間での電源OFF信号は電源ON／OFF制御端子７のみが行うことでマルチスロット受信が可能になる様子を示している。
【００２５】
本実施形態では電源ON／OFF制御端子を２つ設けた場合を例に示したが、電源ON／OFF制御端子を複数設けてもよい。たとえば電源ON／OFF制御端子を３つ設けてフロントエンド部２、アクティブフィルタ部３、復調部６をそれぞれ個別に制御しても同様の効果が得られる。
【００２６】
（第２の実施形態）
図３は、本発明の第２の実施形態における受信機を示すブロック図である。図１と同じ構成要素については同じ符号を用いているので説明を省略する。図３において、９は電源ON／OFF制御端子を、１０はタイミング制御回路を示している。
【００２７】
電源ON／OFF制御端子９はフロントエンド部２とタイミング制御回路１０と復調部６へ接続され、タイミング制御回路１０は電源ON／OFF制御端子９からの入力を受け、アクティブフィルタ部３へ接続される。タイミング制御回路１０はアクティブフィルタ部３の電源OFFのタイミングを制御するものであり、電源ON信号はそのまま出力し、電源OFF信号のみ一定の遅延時間経過後に出力されるよう構成されている。ここで、電源OFF信号の遅延時間は、スロット間で電源ON／OFF制御端子９に電源OFF信号が与えられてから次スロットのための電源ON信号が与えられるまでの時間より長いものとする。
【００２８】
かかる構成によれば、スロット間でアクティブフィルタ部３の電源ON／OFF動作が発生しないよう電源制御タイミングを生成することができ、スロット間で周波数調整動作を行わないことで次スロットが正しく受信できるようになる。
【００２９】
図４は本発明の第２の実施形態における受信機のマルチスロット受信時の過渡応答を示したものである。スロット間で電源ON／OFF制御端子９が電源OFFになるとフロントエンド部２、復調部６が電源OFFになりRSSI電圧はLowに落ちるが、アクティブフィルタ部３の電源OFFのタイミングを制御するタイミング制御回路１０は電源OFF信号を遅延時間ｔをもって出力するため、アクティブフィルタ部３は遅延時間ｔが経過しないと電源OFFにならない。ここで電源ON／OFF制御端子９が遅延時間ｔより早く電源ONになると、タイミング制御回路１０は電源ON信号をそのままのタイミングで出力する為、電源OFF信号は出力されずに電源ONが出力されることになる。そのため、スロット間ではアクティブフィルタ部３の電源OFFが行われず、常に電源ONの状態が保たれ、周波数調整動作が行われない。受信動作の終了時は電源ON／OFF制御端子９が電源OFFになり遅延時間ｔ後にタイミング制御回路１０の出力信号がOFFになりアクティブフィルタ部３がOFFとなる。
【００３０】
（第３の実施形態）
図５は、本発明の第３の実施形態における受信機を示すブロック図である。図３と同じ構成要素については同じ符号を用いているので説明を省略する。図５において１１は可変型タイミング制御回路を示している。
【００３１】
可変型タイミング制御回路１１は電源ON／OFF制御端子９からの入力を受け、アクティブフィルタ部３へ接続され、アクティブフィルタ部３の電源OFFのタイミングを制御している。電源ON信号はそのまま出力し、電源OFF信号のみ任意の遅延時間経過後に出力されるよう遅延時間を可変できるように構成されている。
【００３２】
かかる構成によれば、複数の通信システムが混在する受信機でスロット間のガードビットの時間が異なってしまう場合でも電源OFF信号の遅延時間を通信システムにより可変することでスロット間のアクティブフィルタ部３の電源ON／OFF動作が発生しないよう電源制御タイミングを生成することができ、スロット間で周波数調整動作を行わないことで次スロットが正しく受信できるようになる。
【００３３】
（第４の実施形態）
図６は、本発明の第４の実施形態におけるタイミング制御回路の構成を示すブロック図である。図６において９は電源ON／OFF制御端子、１２はORゲート、１３はインバータ、１４は基準信号、１５は出力、１６はANDゲート、１７はインバータ、１８はロジック回路、１９はタイマー回路を示している。
【００３４】
電源ON／OFF制御端子９はORゲート１２とインバータ１３に接続される。インバータ１３の出力はタイマー回路１９のリセット信号として入力される。タイマー回路１９の入力には基準信号１４とORゲート１２の出力である出力１５の論理積を行うANDゲート１６の出力が接続される。タイマー回路１９の出力はインバータ１７を通してORゲート１２に入力される。ORゲート１２は電源ON／OFF制御端子９とインバータ１７の出力を論理和して出力１５とする。タイマー回路は入力されるパルスの個数を計数するカウンタ回路で、インバータ１３の出力信号によりリセット動作を行うよう構成されている。ここで電源ON／OFF制御端子９および出力１５はHighのときを電源ON、Lowのときを電源OFFとし、タイマー回路１９はインバータ１３の出力がLowのときリセットがかかるものとする。
【００３５】
かかる構成によれば、電源ON／OFF信号の電源ONはそのままのタイミングで出力し、電源OFF信号のみタイマー回路１９で一定の遅延時間を与えて出力するタイミング制御回路を実現することができる。
【００３６】
図７は電源ON／OFF制御端子９の電源ON信号のタイミングはそのままに電源OFF信号のみを一定時間遅らせるタイミング制御回路の動作を示したものである。
【００３７】
初期状態は電源ON／OFF制御端子９の波形BがHighなのでORゲート１２の出力波形AはHighになる。このときインバータ１３により波形Bが反転されタイマー回路１９のリセット信号CとしてLowが与えられる。タイマー回路１９の入力には出力Aと基準信号入力Dとの論理積であるANDゲート出力Eが入力されるが、タイマー回路１９はリセット信号CがLowの時、リセット動作を行う為、タイマー回路１９の出力波形FはLowとなる。タイマー回路１９の出力波形Fはインバータ１７に入力され、出力波形GはORゲート１２へ入力される。
【００３８】
次に電源ON／OFF制御端子９の波形BがLowに落ちるが、インバータ１７の出力波形GがHighのためORゲート１２の出力波形AはHighのまま保たれる。インバータ１３により波形Bが反転されタイマー回路１９のリセット信号CがHighになる。リセット信号が解除された為、タイマー回路１９がタイマー動作を開始し、ANDゲート出力Eのパルス数を数え始める。ここでタイマー回路１９は３ビットのカウンタを仮定しパルスが８つきたらHighを出力するものとした。ANDゲート出力Eのパルスが８つ目にきたときタイマー回路１９の出力波形FがHighになり、インバータ１７の出力波形GがLowとなる。インバータ１７の出力波形GがLowになると電源ON／OFF制御端子９の波形Bとインバータ１７の出力波形Gとインバータ１７の出力波形Gの論理和であるORゲート１２の出力波形AがLowに落ちる。出力波形AがLowに落ちるとANDゲート出力EがLowに落ちる為、タイマー回路１９にパルスが入らなくなり、出力波形FはHighに保たれる。
【００３９】
次に電源ON／OFF制御端子９の波形Bが再びHighになるとORゲート１２の出力波形AはHighになる。同時にインバータ１３により波形Bが反転されタイマー回路１９のリセット信号CとしてLowが与えられる。タイマー回路１９はリセット信号Cによりリセット動作を行う為、出力波形FがLowになる。
【００４０】
以上のような動作により、電源ON／OFF制御端子９の波形Bの電源ONタイミングはそのままに電源OFF動作のみを一定時間遅らせて出力するタイミング制御回路が実現できる。
【００４１】
図８はスロット間で電源ON／OFF制御端子９が電源OFFし再び電源ONするときの動作を示したものである。
【００４２】
電源ON／OFF制御端子９がHighからLowに落ちたときの状態は図７と同様であり、インバータ１７の出力波形GがHighのためORゲート１２の出力波形AはHighで保たれている。タイマー回路１９は電源ON／OFF制御端子９の電源OFFのタイミングからANDゲート出力Eのパルス数を数え始める。タイマー回路１９の遅延時間はスロット間で電源OFFしてから再び電源ONするまでの時間より長く設定されているため、スロット間ではANDゲート出力Eのパルスを数え終わる前に電源ON／OFF制御端子９の波形Bが再びHighになる。その結果ORゲート１２の出力波形AはHighのまま保たれ、同時にインバータ１３により波形Bが反転されタイマー回路１９のリセット信号CとしてLowが与えられる。タイマー回路１９はリセット信号Cによりリセット動作を行う為、カウンタ動作が停止し出力波形FがLowのまま保たれる。
【００４３】
以上のような動作により、電源ON／OFF制御端子９が電源ON/OFF動作を行ってもスロット間ではアクティブフィルタ部の電源ON/OFF動作を行わないタイミング制御回路を実現することが出来る。
【００４４】
本実施形態ではタイマー回路１９を、基準入力をカウントする３ビットのカウンタと仮定し説明したが、システムに求められる遅延時間を得ることが出来るタイマー回路であればよいものとする。たとえばPHSシステムの場合はガードビットの41.7μsより長い時間をカウントするタイマー回路であればよい。また、プログラマブルデバイダを使用することでカウント時間を任意に設定することが可能となり、複数の通信システムに対応可能なタイミング制御回路を実現することが出来る。また、ロジック部をインバータ２つとANDゲート、ORゲートで構成し説明したが、インバータを追加するなどの方法により極性を変えることも可能であり、電源ON信号のタイミングはそのままに電源OFF信号のみタイマー回路で設定した時間遅らせて出力するロジック回路であれば同様の効果が得られる。
【００４５】
（第５の実施形態）
図９は、本発明の第５の実施形態におけるタイミング制御回路の構成を示したものである。図９において９は電源ON／OFF制御端子、２０はORゲート、２１、２２はインバータ、２３はロジック回路、２４は抵抗、２５は容量、２６はスイッチ、２７は充放電回路、２８は出力を示している。
【００４６】
電源ON／OFF制御端子９はロジック回路２３のORゲート２０とインバータ２１に接続されインバータ２１の出力は充放電回路２７の抵抗２４に接続され、抵抗２４の他方は容量２５とスイッチ２６とインバータ２２に接続される。容量２５の他方とスイッチ２６の他方は接地されている。ORゲート２０は電源ON／OFF制御端子９とインバータ２２の論理和を出力２８とする。スイッチ２６は電源ON／OFF制御端子９が電源ONのときショート、電源OFFのときオープンとなるよう構成されている。
【００４７】
かかる構成によれば、電源ON／OFF信号の電源ONはそのままのタイミングで出力し、電源OFF信号のみ充放電回路２７で一定の遅延時間を与えて出力するタイミング制御回路を実現することができる。
【００４８】
図１０は電源ON／OFF制御端子９の電源ON信号のタイミングはそのままに電源OFF信号のみを一定時間遅らせるタイミング制御回路の動作を示したものである。
【００４９】
初期状態は電源ON／OFF制御端子９の波形BがHighなのでORゲート２０の出力波形AはHighになる。このときインバータ２１により波形Bが反転され波形CはLowとなる。電源ON／OFF制御端子９が電源ONのときスイッチ２６はショートとなるよう構成されているため波形DはLow、インバータを通った波形EはHighとなる。
【００５０】
次に電源ON／OFF制御端子９の波形BがLowに落ちるが、インバータ２２の出力波形EがHighのためORゲート２０の出力波形AはHighのまま保たれる。インバータ２１により波形Bが反転され波形CはHighとなる。同時にスイッチ２６がオープンとなることで容量２５が充電を開始し、波形Dが充放電回路２７の時定数で徐々にHighになる。波形Dはインバータ２２により反転されるので波形Eは充放電回路２７の時定数で徐々にLowになりORゲート２０のスレッシュ電圧に達するとORゲート２０の出力波形AがLowになる。
【００５１】
次に電源ON／OFF制御端子９の波形Bが再びHighになるとORゲート２０の出力波形AはHighになる。同時にスイッチ２６がショートになり、容量２５が急速に放電され波形DがLowに落ちる。
【００５２】
以上のような動作により、電源ON／OFF制御端子９の波形Bの電源ONタイミングはそのままに電源OFF動作のみを一定時間遅らせて出力するタイミング制御回路が実現できる。
【００５３】
図１１はスロット間で電源ON／OFF制御端子９が電源OFFし再び電源ONするときの動作を示したものである。
【００５４】
電源ON／OFF制御端子９がHighからLowに落ちたときの状態は図１０と同様であり、インバータ２２の出力波形EがHighのためORゲート２０の出力波形AはHighで保たれている。充放電回路２７は電源ON／OFF制御端子９の電源OFFのタイミングから充電を開始し波形Dが充放電回路２７の時定数で徐々にHighになり、波形Eは充放電回路２７の時定数で徐々にLowになる。充放電回路２７の時定数はスロット間で電源OFFしてから再び電源ONするまでの時間より長く設定されているため、スロット間では波形EがORゲート２０のスレッシュ電圧に達する前に電源ON／OFF制御端子９の波形Bが再びHighになる。その結果ORゲート２０の出力波形AはHighのまま保たれ、同時にスイッチ２６がショートになり充放電回路２７が急速に放電される。
【００５５】
以上のような動作により、電源ON／OFF制御端子９が電源ON/OFF動作を行ってもスロット間ではアクティブフィルタ部の電源ON／OFF動作を行わないタイミング制御回路を実現することが出来る。
【００５６】
本実施形態では充放電回路を抵抗と容量とスイッチを使用した積分回路で実現し、このときの時定数は抵抗値×容量値で求めることができるが、積分回路に限らず時定数を持った充放電回路であれば本実施形態と同様の効果が得られる。また、容量値を複数用意しスイッチにより切り替えるなどの方法により時定数を切り替え可能とすることで複数の通信システムに対応可能なタイミング制御回路を実現することが出来る。また、ロジック部をインバータ２つとORゲートで構成し説明したが、インバータを追加するなどの方法により極性を変えることも可能であり、電源ON信号のタイミングはそのままに電源OFF信号のみ充放電回路で設定した時間遅らせて出力するロジック回路であれば同様の効果が得られる。
【００５７】
（第６の実施形態）
図１６は本発明の第６の実施形態における無線機の構成を示したものである。図１６において３０は第１の実施形態から第５の実施形態のいずれかに記載した受信機を、３１はベースバンドICを、３２は送信機を、３３はアンテナスイッチを、３４はアンテナを示している。
【００５８】
このように第１の実施形態から第５の実施形態のいずれかに記載した受信機を用いて無線機を構成することにより、従来パッシブフィルタを使用した受信機を用いて実現していたマルチスロット受信を行う無線機を、集積回路化（または小型化）に有利なアクティブフィルタを使用した受信機を用いて実現することが可能となる。
【００５９】
本発明ではアンテナ、アンテナスイッチ、送信機、ベースバンドICと第１の実施形態から第５の実施形態のいずれかに記載した受信機で無線機を構成した例を示して説明したが、第１の実施形態から第５の実施形態のいずれかに記載した受信機を用いて構成された無線機であればよい。たとえば図６の構成から送信機を削除し、受信のみを行う無線機を構成しても同様の効果が得られる。
【産業上の利用可能性】
【００６０】
以上説明したように、本発明にかかる受信機はマルチスロット受信等に有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態における受信機を示すブロック図
【図２】本発明の第１の実施形態における受信機のマルチスロット受信時の過渡応答を示した図
【図３】本発明の第２の実施形態における受信機を示すブロック図
【図４】本発明の第２の実施形態における受信機のマルチスロット受信時の過渡応答を示した図
【図５】本発明の第３の実施形態における受信機を示すブロック図
【図６】本発明の第４の実施形態におけるタイミング制御回路の構成を示すブロック図
【図７】本発明の第４の実施形態におけるタイミング制御回路の動作を示した図
【図８】本発明の第４の実施形態におけるタイミング制御回路のスロット間での動作を示した図
【図９】本発明の第５の実施形態におけるタイミング制御回路の構成を示した図
【図１０】本発明の第５の実施形態におけるタイミング制御回路の動作を示した図
【図１１】本発明の第５の実施形態におけるタイミング制御回路のスロット間での動作を示した図
【図１２】アクティブフィルタの電源ONに伴う動作を示した図
【図１３】マルチスロット受信時の受信部電源とRSSI電圧の関係について示した図
【図１４】従来の受信機の構成例を示した図
【図１５】従来の構成でのマルチスロット受信時の過渡応答を示した図
【図１６】本発明の第６の実施形態における無線機の構成を示した図
【符号の説明】
【００６２】
２  フロントエンド部
３  アクティブフィルタ部
４  アクティブフィルタ
５  周波数特性調整回路
６  復調部
７  電源ON／OFF制御端子
８  電源ON／OFF制御端子
９  電源ON／OFF制御端子
１０  タイミング制御回路
１１  可変型タイミング制御回路
１２  ORゲート
１３  インバータ
１４  基準信号入力
１５  出力
１６  ANDゲート
１７  インバータ
１８  ロジック回路
１９  タイマー回路
２０  ORゲート
２１  インバータ
２２  インバータ
２３  ロジック回路
２４  抵抗
２５  容量
２６  スイッチ
２７  充放電回路
２８  出力
２９  電源ON／OFF制御端子
３０  受信機
３１  ベースバンドIC
３２  送信機
３３  アンテナスイッチ
３４  アンテナ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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