(57)【要約】【課題】スイッチング増幅器出力のＳＮ比向上及び入力信号の振幅限界値の増加を図ることができるスイッチング増幅器を提供する。【解決手段】入力信号ＳINを変換してＰＤＭ信号又はＰＷＭ信号である量子化信号ＳQを生成するデルタシグマ変調回路３と、デルタシグマ変調回路３から出力される量子化信号ＳQを電流増幅する定電流出力の電流増幅部１１とを備え、デルタシグマ変調回路３と電流増幅部１１とが同一のＣＭＯＳプロセスで形成され、同一の半導体チップに集積化されるスイッチング増幅器。【選択図】図１
2007180645.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を変換してＰＤＭ信号又はＰＷＭ信号である量子化信号を生成する量子化信号生成部と、前記量子化信号生成部から出力される量子化信号を電流増幅する定電流出力の電流増幅部とを備え、前記量子化信号生成部と前記電流増幅部とが同一プロセスで形成されることを特徴とするスイッチング増幅器。  
【請求項２】
前記電流増幅部の出力信号に基づく信号を前記量子化信号生成部に帰還する帰還部を備え、前記量子化信号生成部と前記電流増幅部と前記帰還部とが同一プロセスで形成される請求項１に記載のスイッチング増幅器。
【請求項３】
前記同一プロセスが同一のＣＭＯＳプロセスである請求項１又は請求項２に記載のスイッチング増幅器。
【請求項４】
入力信号を変換してＰＤＭ信号又はＰＷＭ信号である量子化信号を生成する量子化信号生成部と、前記量子化信号生成部から出力される量子化信号を電流増幅する定電流出力の電流増幅部とを備え、前記量子化信号生成部と前記電流増幅部とが同一チップに集積化されていることを特徴とするスイッチング増幅器。  
【請求項５】
前記電流増幅部の出力信号に基づく信号を前記量子化信号生成部に帰還する帰還部を備え、前記量子化信号生成部と前記電流増幅部と前記帰還部とが同一チップに集積化されている請求項４に記載のスイッチング増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号或いは１ビット信号を変換して得られるＰＤＭ（Pulse Density Modulation）信号又はＰＷＭ（Pulse Width Modulation）信号である量子化信号を電力増幅して出力するスイッチング増幅器に関するものである。
【背景技術】
【０００２】
アナログ信号或いは１ビット信号をデルタシグマ変調して得られる１ビット信号は、当該デルタシグマ変調を行うデルタシグマ変調回路内の積分器や加算器の係数を適宜選択することによって、有効周波数帯域を広くしたり、またはダイナミックレンジを広くしたりするなどの音源等に合わせた周波数特性を設定できるという優れた特徴を有している。このため、ＣＤ（コンパクトディスク）やＳＡＣＤ（スーパーオーディオコンパクトディスク）の新しい規格では、音声信号の記録に１ビット信号が採用され製品化されている。１ビット信号は、このような音声信号の記録に用いられるのみならず、電力増幅や機器間の信号伝送にも用いられる。
【０００３】
デルタシグマ変調して得られる１ビット信号を用いた電力増幅を行うスイッチング増幅器は、デルタシグマ変調して得られる１ビット信号をそのまま半導体電力増幅素子の制御端子に入力することで、半導体電力増幅素子の出力に基づく大電圧のスイッチングパルスを得ている。このスイッチングパルスをローパスフィルタに通過させるだけで、電力増幅された復調アナログ信号を得ることもできる。
【０００４】
しかも、前記半導体電力増幅素子は、デルタシグマ変調して得られる１ビット信号によって制御されるため、アナログ増幅器のように線形域（不飽和域）で使用されるのではなく、非線形域（飽和域）で使用される。したがって、デルタシグマ変調して得られる１ビット信号を用いた電力増幅を行うスイッチング増幅器は極めて高効率に電力増幅を行うことができるという利点を有しており製品化されている。
【０００５】
ここで、従来のデルタシグマ変調して得られる１ビット信号を用いた電力増幅を行うスイッチング増幅器（特許文献１を参照）の電気的構成の一例を図６に示す。
【０００６】
図６に示すスイッチング増幅器は、入力端子１と、加算器２と、デルタシグマ変調回路３と、定電圧電源７によって定電圧が印加されるパルス増幅器６と、ローパスフィルタ８と、出力端子９と、減衰器１０とによって構成されている。そして、デルタシグマ変調回路３は、入力された信号を順次積分していく縦続接続された複数の積分器及び前記複数の積分器の各出力を加算する加算器を具備する積分器・加算器群４と、積分器・加算器群４内の前記加算器から出力される信号を量子化して１ビット信号に変換する量子化器５とによって構成されている。
【０００７】
入力信号源（不図示）から入力端子１に入力された入力信号（アナログ信号或いは１ビット信号）ＳINが加算器２に供給される。また、減衰器１０から出力される帰還信号ＳFBも加算器２に供給される。加算器２は、入力信号ＳINから帰還信号ＳFBを減算して得られる信号をデルタシグマ変調回路３に供給する。
【０００８】
デルタシグマ変調回路３は、加算器２から供給された信号を１ビット信号ＳQに変換し、その１ビット信号ＳQをパルス増幅器６に送出する。パルス増幅器６は、ＦＥＴ等のスイッチング素子（不図示）を有しており、１ビット信号ＳQに応じて前記スイッチング素子をスイッチングすることによって１ビット信号ＳQを電力増幅し、その電力増幅した１ビット信号をローパスフィルタ８及び減衰器１０に送出する。パルス増幅器６の出力信号は、ローパスフィルタ８によって高周波成分が除去されてアナログ信号である出力信号ＳOUTとなる。そして、この出力信号ＳOUTが出力端子９から出力される。また、パルス増幅器６の出力信号は、減衰器１０によって減衰されて帰還信号ＳFBとなる。
【特許文献１】特開２０００−２９５０４９号公報（第７図）
【特許文献２】特開２００２−２０８８２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
１ビット信号ＳQを電力増幅するパルス増幅器６では、図７に示すようなＨブリッジ回路により平衡出力としている。パルス増幅器６内のスイッチング素子は、ＭＯＳ型のスイッチング素子であっても、高電圧で大電流に耐えられるＢｉ−ＣＭＯＳ、ＤＭＯＳ（Double diffused MOS）等のプロセスで形成される。一方、パルス増幅器６の前段に設けられるデルタシグマ変調回路３はＣＭＯＳプロセスで形成される。パルス増幅器６とデルタシグマ変調回路３とは、このように互いに異なるプロセスで形成されており、同一の半導体チップに集積化されていない。
【００１０】
このため、デルタシグマ変調回路３とパルス増幅器６或いは帰還部との距離が長くなり、信号経路の寄生容量、配線抵抗等により信号波形鈍りが生じ、前記信号経路での信号遅延が生じて、スイッチング増幅器出力のＳＮ比が低下し、デルタシグマ変調回路３における入力信号ＳINの振幅限界値が低下するという問題が生じる。また、デルタシグマ変調回路３内に設けられている積分器・加算器群４内の積分器、加算器の係数を決定するキャパシタやインピーダンスがばらついたり、或いはパルス増幅器６の出力信号に基づく信号をデルタシグマ変調回路３に帰還する帰還部において、配線のインピーダンスがばらつくことにより、パルス増幅器６の出力信号のパルス幅がばらつくという問題が生じる。
【００１１】
本発明は、上記の問題点に鑑み、スイッチング増幅器出力のＳＮ比向上及び入力信号の振幅限界値の増加を図ることができるスイッチング増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために本発明に係るスイッチング増幅器は、入力信号を変換してＰＤＭ信号又はＰＷＭ信号である量子化信号を生成する量子化信号生成部と、前記量子化信号生成部から出力される量子化信号を電流増幅する定電流出力の電流増幅部とを備え、前記量子化信号生成部と前記電流増幅部とが同一プロセスで形成される構成としている。
【００１３】
このような構成によると、前記量子化信号生成部と前記電流増幅部とを同一のチップに集積化することができるので、前記量子化信号生成部と前記電流増幅部の間の信号経路を短くでき、前記信号経路での信号遅延による出力のＳＮ比低下や入力信号の振幅限界値の低下を抑えることが可能となる。また、前記量子化信号生成部と前記電流増幅部とを同一のチップに集積化することができるので、前記量子化信号生成部内の回路素子の前記電流増幅部に対するばらつきを抑えることができ、前記量子化信号生成部のアルゴリズムの前記電流増幅部に対するばらつきを抑えることができる。これにより、スイッチング増幅器出力のＳＮ比低下等による音質劣化を抑制することができる。また、前記量子化信号生成部と前記電流増幅部とを同一のチップに集積化することができるので、小型化を図ることができる。
【００１４】
また、このような構成によると、前記電流増幅部の出力は、定電流であるため、電源電圧の変動に対して影響が実質的に皆無である。また、定電流出力の電流増幅部は従来技術で用いられているＨブリッジ回路に比べて安価であるため、大幅なコストダウンが図れる。
【００１５】
また、このような構成によると、動作開始時に量子化信号生成部から出力される量子化信号が不定な信号になっても、電流増幅部では、その不定である量子化信号に対応した波形の電流成分のみを増幅し、また平衡出力とするために電流の方向を切り替える必要がないため貫通電流が流れるおそれはない。したがって、動作開始時に量子化信号生成部から出力される量子化信号が不定な信号になっても、電流増幅部内の素子が破壊してしまうという問題は生じない。
【００１６】
また、上記構成のスイッチング増幅器において、前記電流増幅部の出力信号に基づく信号を前記量子化信号生成部に帰還する帰還部を備え、前記量子化信号生成部と前記電流増幅部と前記帰還部とが同一プロセスで形成されるようにしてもよい。このような構成によると、前記量子化信号生成部と前記電流増幅部と前記帰還部とを同一のチップに集積化することができ、前記帰還部の経路長を短くすることができるので、電流増幅部で発生する高周波スイッチングノイズ等を低減するとともに、電流増幅部自身の歪率やＳＮ比の改善を図ることができる。また、前記電流増幅部と前記帰還部とを同一のチップに集積化することができるので、前記帰還部の配線インピーダンスの前記電流増幅部に対するばらつきを抑えることができ、前記電流増幅部の出力信号のパルス幅や信号遅延の前記電流増幅部に対するばらつきを抑えることができる。これにより、スイッチング増幅器出力のＳＮ比低下等による音質劣化を抑制することができる。また、前記量子化信号生成部と前記電流増幅部と前記帰還部とを同一のチップに集積化することができるので、小型化を図ることができる。
【００１７】
また、上記各構成のスイッチング増幅器において、前記同一プロセスを同一のＣＭＯＳプロセスにすることが望ましい。このような構成によると、Ｂｉ−ＣＭＯＳ、ＤＭＯＳのような高価なプロセスを使用しないので、大幅なコストダウンが可能となる。
【００１８】
上記目的を達成するために本発明に係るスイッチング増幅器は、入力信号を変換してＰＤＭ信号又はＰＷＭ信号である量子化信号を生成する量子化信号生成部と、前記量子化信号生成部から出力される量子化信号を電流増幅する定電流出力の電流増幅部とを備え、前記量子化信号生成部と前記電流増幅部とが同一チップに集積化されている構成とする。さらに、前記電流増幅部の出力信号に基づく信号を前記量子化信号生成部に帰還する帰還部を備え、前記量子化信号生成部と前記電流増幅部と前記帰還部とが同一チップに集積化されている構成にしてもよい。
【００１９】
このような構成によると、前記量子化信号生成部と前記電流増幅部の間の信号経路を短くでき、前記信号経路での信号遅延による出力のＳＮ比低下や入力信号の振幅限界値の低下を抑えることが可能となる。また、前記量子化信号生成部内の回路素子の前記電流増幅部に対するばらつきを抑えることができ、前記量子化信号生成部のアルゴリズムの前記電流増幅部に対するばらつきを抑えることができる。これにより、スイッチング増幅器出力のＳＮ比低下等による音質劣化を抑制することができる。また、小型化を図ることができる。
【００２０】
また、前記帰還部を備える構成によると、前記帰還部の配線インピーダンスの前記電流増幅部に対するばらつきを抑えることができ、前記電流増幅部の出力信号のパルス幅や信号遅延の前記電流増幅部に対するばらつきを抑えることができる。これにより、スイッチング増幅器出力のＳＮ比低下等による音質劣化を抑制することができる。
【００２１】
また、上記各構成のスイッチング増幅器において、前記電流増幅部が、定電流出力のＣＭＯＳロジックバッファ又は定電流出力のインバータを備えるようにしてもよい。定電流出力のＣＭＯＳロジックバッファや定電流出力のインバータは、市場に普及している安価な回路であるので、これらを利用することによって安価な定電流出力の電流増幅器を簡単に実現することができる。
【００２２】
また、上記各構成のスイッチング増幅器において、前記電流増幅部から出力される定電流の値を複数設定するようにしてもよい。これにより、スイッチング増幅器の出力仕様の変更が可能となる。
【００２３】
また、前記電流増幅部から出力される定電流の値を複数設定する場合、例えば、前記電流増幅部が、定電流出力の電流増幅回路を複数個備え、前記定電流出力の電流増幅回路を並列接続し、さらに、前記定電流出力の電流増幅回路のうち駆動電圧が供給される電流増幅回路の個数を切り替える切替部を設けるようにするとよい。さらに、操作者のボリューム操作に応じたボリューム制御信号を出力するボリュームコントローラを備え、前記切替部が、前記ボリューム制御信号に応じて、前記定電流出力の電流増幅回路のうち駆動電圧が供給される電流増幅回路の個数を切り替えるようにすることで、操作者のボリューム操作に応じてスイッチング増幅器の出力電力を増減させることができる。
【００２４】
また、上記各構成のスイッチング増幅器において、前記電流増幅部の後段に帯域制限手段を設けないようにしてもよい。これにより、帯域制限手段の構成要素であるインダクタンスのインピーダンスによる電力ロス、当該インダクタンスの逆起電力や磁気飽和による歪みなどの影響を受けず、歪みの少ないクリアな再生音を得ることができる。
【発明の効果】
【００２５】
本発明によると、スイッチング増幅器出力のＳＮ比向上及び入力信号の振幅限界値の増加を図ることができるスイッチング増幅器を実現することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施形態について図面を参照して以下に説明する。まず、本発明の第一実施形態について説明する。本発明の第一実施形態に係るスイッチング増幅器の電気的構成を図１に示す。なお、図１において図６と同一の部分には同一の符号を付す。
【００２７】
図１に示すスイッチング増幅器は、デルタシグマ変調して得られる１ビット信号を用いた電力増幅を行うスイッチング増幅器であって、入力端子１と、１ビット信号を生成するデルタシグマ変調回路３と、定電圧電源７によって定電圧が印加される電流増幅部１１と、電流増幅部１１内の各電流増幅回路と定電圧電源７との電気的接続状態を切り替える切替部１２と、出力端子９とによって構成されている。そして、デルタシグマ変調回路３は、入力された信号を順次積分していく縦続接続された複数の積分器及び前記複数の積分器の各出力を加算する加算器を具備する積分器・加算器群４と、積分器・加算器群４内の前記加算器から出力される信号を量子化して１ビット信号に変換する量子化器５とによって構成されている。また、出力端子９にはスピーカ１３が着脱自在に接続されている。
【００２８】
入力信号源（不図示）から入力端子１に入力された入力信号（アナログ信号或いは１ビット信号）ＳINがデルタシグマ変調回路３に供給される。デルタシグマ変調回路３は、入力端子１から供給された信号をＰＤＭ信号又はＰＷＭ信号である１ビット信号ＳQに変換し、その１ビット信号ＳQを電流増幅部１１に送出する。電流増幅部１１は、定電流出力の電流増幅回路（例えば、定電流出力のＣＭＯＳロジックバッファや定電流出力のインバータ等）を複数個並列に接続して構成されており、デルタシグマ変調回路３から出力される１ビット信号ＳQを電流増幅（電力増幅）し、その電流増幅（電力増幅）した１ビット信号ＳOUTを出力端子９に送出する。そして、図１に示すスイッチング増幅器の出力信号である１ビット信号ＳOUTが、出力端子９に接続されているスピーカ１３に供給される。
【００２９】
定電流出力の電流増幅回路は、その最終段に定電流回路を有している。定電流回路の電気的構成の一例としては、図２に示すように、ＮｃｈＪＦＥＴ（junction type field effect transistor）１４のドレインが抵抗１５を介してＮｃｈＪＦＥＴ１４のゲートに接続されるような回路構成が挙げられる。電流増幅部１１から出力される１ビット信号ＳOUTの電流値は、定電流出力の電流増幅回路から出力される電流の総和であるので、定電圧電源７の電圧変動の影響を受けない。また、定電流出力の電流増幅回路が非常に安価であるので、図１に示すスイッチング増幅器は図６に示すスイッチング増幅器においてパルス増幅器６にＨブリッジ回路を用いた場合に比べて大幅なコストダウンを図ることができる。
【００３０】
また、切替部１２が電流増幅部１１内の各電流増幅回路と定電圧電源７との電気的接続状態を切り替えて駆動する電流増幅回路の個数を変更することによって、電流増幅部１１から出力される１ビット信号ＳOUTの電流値が可変する。これにより、スイッチング増幅器の出力仕様を容易に切り替えることができる。
【００３１】
なお、図１に示すスイッチング増幅器では電流増幅部１１が複数の電流増幅回路を備えているが、本発明はこれに限らず、電流増幅回路が電流増幅部１１に必要な電流容量を備えるものであれば１個であっても構わない。また、切替部１２を設けず、電流増幅部１１から出力される１ビット信号ＳOUTの電流値が固定であっても構わない。
【００３２】
ここで、電流増幅部１１に必要な電流容量と電流増幅部１１が備える電流増幅回路の個数との関係について説明する。
【００３３】
図１に示すスイッチング増幅器の出力信号の電力値すなわち図１に示すスイッチング増幅器の出力電力は、電流増幅部１１を駆動する定電圧電源７の出力電圧と、出力端子９に接続されるスピーカ１３のインピーダンスに依存する。図１に示すスイッチング増幅器の出力電力をＰ[Ｗ]、スピーカ１３のインピーダンスをＲ[Ω]、定電圧電源７の出力電圧をＶ[Ｖ]とおくと、図１に示すスイッチング増幅器の出力電力Ｐは以下の（１）式で表される。
【数１】
2007180645.tif 000003
【００３４】
また、図１に示すスイッチング増幅器の出力電流をＩ[Ａ]とすると、Ｐ＝Ｉ2・Ｒから以下の（２）式が成り立つ。
【数２】
2007180645.tif 000004
【００３５】
一例をあげると、電流増幅部１１に十分電流容量があり、定電圧電源７の出力電圧が５[Ｖ]であり、スピーカ１３が４Ωスピーカである場合、（１）式から図１に示すスイッチング増幅器の出力電力Ｐは以下のようになる。
【数３】
2007180645.tif 000005
【００３６】
このとき、（２）式から電流増幅部１１に必要な電流容量ＩREQは以下のようになる。
【数４】
2007180645.tif 000006
【００３７】
電流増幅部１１において並列接続される電流増幅回路の個数をＮ、個々の電流増幅回路の電流容量をｉ[Ａ]とおくと、Ｎ個の電流増幅回路全てを駆動させた場合、以下の（３）式が成り立つ。
Ｎ＝Ｉ／ｉ  ・・・（３）
【００３８】
一例をあげると、電流増幅回路の電流容量ｉが２５[ｍＡ]であるとき、（３）式から定電流増幅回路の個数Ｎは以下のようになる。
Ｎ＝８８４／２５≒３６
【００３９】
このように、電流増幅部１１において並列接続される電流増幅回路の個数Ｎは、出力端子９に接続されるスピーカ１３のインピーダンスに応じて設定するとよい。すわわち、想定される最もインピーダンスが小さいスピーカに合わせて電流増幅部１１において並列接続される電流増幅回路の個数Ｎを決定するとよい。
【００４０】
図１に示すスイッチング増幅器では、電流増幅部１１から出力される１ビット信号ＳOUTは、ローパスフィルタなどによって帯域制限されることなく、出力端子９を経由してスピーカ１３に供給される。このように、電流増幅部１１の後段にローパスフィルタなどの帯域制限手段を設けない構成にすることによって、当該帯域制限手段の構成要素であるインダクタンスのインピーダンスによる電力ロス、当該インダクタンスの逆起電力や磁気飽和による歪みなどの影響を受けず、歪みの少ないクリアな再生音を得ることができる。なお、再生音質は劣ることになるが、電流増幅部１１と出力端子９との間にローパスフィルタなどの帯域制限手段を設けない構成にしても構わない。
【００４１】
また、電流増幅部１１とスピーカ１３との接続経路を極力短距離にすることが望ましい。このような構成により、電流増幅部１１とスピーカ１３との接続経路で発生する高周波ノイズが輻射ノイズとして空間に放出されるのを抑制することができる。
【００４２】
ここで、デルタシグマ変調回路３と電流増幅部１１とは、同一のＣＭＯＳプロセスで形成され、同一の半導体チップ１７に集積化されている。このような構成によると、デルタシグマ変調回路３と電流増幅部１１の間の信号経路を短くでき、前記信号経路での信号遅延による出力のＳＮ比低下や入力信号の振幅限界値の低下を抑えることが可能となる。また、デルタシグマ変調回路３に設けられている積分器・加算器群４内の積分器、加算器の係数を決定するキャパシタやインピーダンスが電流増幅部１１に対してばらつくことを抑えることができ、デルタシグマ変調回路３のアルゴリズムの電流増幅部１１に対するばらつきを抑えることができる。これにより、スイッチング増幅器出力のＳＮ比低下等による音質劣化を抑制することができる。また、小型化を図ることができる。また、デルタシグマ変調回路３と電流増幅部１１とを、Ｂｉ−ＣＭＯＳ、ＤＭＯＳのような高価なプロセスを使用せずに、同一のＣＭＯＳプロセスで形成しているので、大幅なコストダウンを図ることができる。
【００４３】
また、図３に示す変形例のように、操作者のボリューム操作に応じたボリューム制御信号ＳVを出力するボリュームコントローラ１６を設け、切替回路１２がボリューム制御信号ＳVに応じて電流増幅部１１内の各電流増幅回路と定電圧電源７との電気的接続状態を切り替えて駆動する電流増幅回路の個数を増減させる。これにより、操作者のボリューム操作に応じてスイッチング増幅器の出力電力を増減させることができる。
【００４４】
次に、本発明の第二実施形態について説明する。本発明の第二実施形態に係るスイッチング増幅器の電気的構成を図４に示す。なお、図４において図６及び図１と同一の部分には同一の符号を付す。
【００４５】
図４に示すスイッチング増幅器は、デルタシグマ変調して得られる１ビット信号を用いた電力増幅を行うスイッチング増幅器であって、入力端子１と、加算器２と、１ビット信号を生成するデルタシグマ変調回路３と、定電圧電源７によって定電圧が印加される電流増幅部１１と、電流増幅部１１内の各電流増幅回路と定電圧電源７との電気的接続状態を切り替える切替部１２と、出力端子９とによって構成されている。そして、デルタシグマ変調回路３は、入力された信号を順次積分していく縦続接続された複数の積分器及び前記複数の積分器の各出力を加算する加算器を具備する積分器・加算器群４と、積分器・加算器群４内の前記加算器から出力される信号を量子化して１ビット信号に変換する量子化器５とによって構成されている。また、出力端子９にはスピーカ１３が着脱自在に接続されている。
【００４６】
入力信号源（不図示）から入力端子１に入力された入力信号（アナログ信号或いは１ビット信号）ＳINが加算器２に供給される。また、帰還信号ＳFBも加算器２に供給される。加算器２は、入力信号ＳINから帰還信号ＳFBを減算して得られる信号をデルタシグマ変調回路３に供給する。
【００４７】
デルタシグマ変調回路３は、加算器２から供給された信号をＰＤＭ信号又はＰＷＭ信号である１ビット信号ＳQに変換し、その１ビット信号ＳQを電流増幅部１１に送出する。電流増幅部１１は、定電流出力の電流増幅回路（例えば、定電流出力のＣＭＯＳロジックバッファや定電流出力のインバータ等）を複数個並列に接続して構成されており、デルタシグマ変調回路３から出力される１ビット信号ＳQを電流増幅（電力増幅）し、その電流増幅（電力増幅）した１ビット信号ＳOUTを出力する。１ビット信号ＳOUTは二分配され、一方は帰還信号ＳFBとして加算器２に供給され、他方は出力端子９に送出される。そして、図４に示すスイッチング増幅器の出力信号が、出力端子９に接続されているスピーカ１３に供給される。
【００４８】
図４に示すスイッチング増幅器は、図１に示すスイッチング増幅器と同様の効果を奏する。さらに、図４に示すスイッチング増幅器は、電流増幅部１１の出力信号ＳOUTを二分配し、その一方をデルタシグマ変調回路３に帰還するようにしているので、電流増幅部１１で発生する高周波スイッチングノイズ等を低減するとともに、電流増幅部１１自身の歪率やＳＮ比の改善を図ることができる。
【００４９】
ここで、加算器２とデルタシグマ変調回路３と電流増幅部１１と帰還部の経路とは、同一のＣＭＯＳプロセスで形成され、同一の半導体チップ１８に集積化されている。このような構成によると、デルタシグマ変調回路３と電流増幅部１１の間の信号経路を短くでき、前記信号経路での信号遅延による出力のＳＮ比低下や入力信号の振幅限界値の低下を抑えることが可能となる。また、デルタシグマ変調回路３に設けられている積分器・加算器群４内の積分器、加算器の係数を決定するキャパシタやインピーダンスが電流増幅部１１に対してばらつくことを抑えることができ、デルタシグマ変調回路３のアルゴリズムの電流増幅部１１に対するばらつきを抑えることができる。これにより、スイッチング増幅器出力のＳＮ比低下等による音質劣化を抑制することができる。また、小型化を図ることができる。また、加算器２とデルタシグマ変調回路３と電流増幅部１１と帰還部の経路とを、Ｂｉ−ＣＭＯＳ、ＤＭＯＳのような高価なプロセスを使用せずに、同一のＣＭＯＳプロセスで形成しているので、大幅なコストダウンを図ることができる。さらに、前記帰還部の配線インピーダンスの電流増幅部１１に対するばらつきを抑えることができ、電流増幅部１１の出力信号のパルス幅や信号遅延の電流増幅部１１に対するばらつきを抑えることができる。これにより、スイッチング増幅器出力のＳＮ比低下等による音質劣化を抑制することができる。
【００５０】
なお、電流増幅部１１と出力端子９との間にローパスフィルタなどの帯域制限手段を設けない構成にしても構わない。従来のスイッチング増幅器では、Ｈブリッジ回路の平衡出力生成時、出力電流の方向が切り替わる時に生じるリンギングが大きい。したがって、従来のスイッチング増幅器では、ローパスフィルタなどの帯域制限手段を設けない構成にした場合、リンギングによるノイズ成分を除去できないため、歪みの多い再生音になるという問題点がある。これに対して、本発明に係るスイッチング増幅器は、ローパスフィルタなどの帯域制限手段を設けない構成にしても上記問題は生じず、むしろローパスフィルタなどの帯域制限手段を設けない構成にすることによって、帯域制限手段の構成要素であるインダクタンスのインピーダンスによる電力ロス、当該インダクタンスの逆起電力や磁気飽和による歪みなどの影響を受けず、歪みの少ないクリアな再生音を得ることができる。
【００５１】
また、電流増幅部１１とスピーカ１３との接続経路を極力短距離にすることが望ましい。このような構成により、電流増幅部１１とスピーカ１３との接続経路で発生する高周波ノイズが輻射ノイズとして空間に放出されるのを抑制することができる。
【００５２】
また、図５に示す変形例のように、操作者のボリューム操作に応じたボリューム制御信号ＳVを出力するボリュームコントローラ１６を設け、切替回路１２がボリューム制御信号ＳVに応じて電流増幅部１１内の各電流増幅回路と定電圧電源７との電気的接続状態を切り替えて駆動する電流増幅回路の個数を増減させる。これにより、操作者の操作に応じてスイッチング増幅器の出力電力を増減させることができる。
【００５３】
なお、上述した実施形態では、１ビット信号ＳQを電流増幅した信号ＳOUTのみでスピーカ１３を駆動しているが、信号ＳOUTと、１ビット信号ＳQの反転信号バーＳQを同様に電流増幅した信号バーＳOUTとの差動信号によってスピーカ１３を駆動することが望ましい。このような構成では、例えば、定電流出力の電流増幅回路を定電流出力のＣＭＯＳロジックバッファから定電流出力のインバータに変更した場合でも、上記差動信号は不変である。
【図面の簡単な説明】
【００５４】
【図１】は、本発明の第一実施形態に係るスイッチング増幅器の電気的構成を示す図である。
【図２】は、定電流回路の電気的構成の一例を示す図である。
【図３】は、本発明の第一実施形態に係るスイッチング増幅器の変形例を示す図である。
【図４】は、本発明の第二実施形態に係るスイッチング増幅器の電気的構成を示す図である。
【図５】は、本発明の第二実施形態に係るスイッチング増幅器の変形例を示す図である。
【図６】は、従来のスイッチング増幅器の電気的構成の一例を示す図である。
【図７】は、Ｈブリッジ回路の構成例を示す図である。
【符号の説明】
【００５５】
１    入力端子
２    加算器
３    デルタシグマ変調回路
４    積分器・加算器群
５    量子化器
７    定電圧電源
９    出力端子
１１    電流増幅部
１２    切替部
１３    スピーカ
１４    ＮｃｈＪＦＥＴ
１５    抵抗
１６    ボリュームコントローラ
１７、１８    半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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