(57)【要約】【課題】出力ドライバの駆動能力を調節することができる半導体メモリ装置を提供する。【解決手段】本発明に係る半導体メモリ装置は出力ドライバ、遅延回路、及び出力ドライバ制御回路を含む。出力ドライバは内部出力信号に応答して外部出力信号を出力する。遅延回路に内部出力信号が入力され、少なくとも１つの遅延信号を発生する。出力ドライバ制御回路は遅延信号に同期した制御信号を発生し、制御信号を介して出力ドライバの駆動能力を制御する。本発明によると、半導体メモリ装置の外部環境（例えば、外部抵抗、外部インダクタンス、外部キャパシタンスなど）によって出力ドライバの駆動能力を自動調節することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
内部出力信号に応答して外部出力信号を出力する出力ドライバと、
前記内部出力信号が入力され、１つまたはその以上の遅延信号を発生する遅延回路と、
前記外部出力信号が入力され、前記遅延信号に同期した制御信号を発生し、前記制御信号を介して前記出力ドライバの駆動能力を制御する出力ドライバ制御回路とを含むことを特徴とする半導体メモリ装置。
【請求項２】
前記遅延回路は直列接続された複数の遅延素子を含み、それぞれの遅延素子の出力端を介して前記遅延信号を発生することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記出力ドライバ制御回路は、
前記出力ドライバのプルアップ駆動能力を制御するためのプルアップ制御信号を発生するプルアップレジスタと、
前記出力ドライバのプルダウン駆動能力を制御するためのプルダウン制御信号を発生するプルダウンレジスタとを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記プルアップレジスタはパワーアップ時に、セット状態に初期化されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記プルダウンレジスタはパワーアップ時に、リセット状態に初期化されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記出力ドライバは、
前記内部出力信号及び前記プルアップ制御信号に応答して前記出力ドライバのプルアップ駆動能力を調節するプルアップドライバと、
前記内部出力信号及び前記プルダウン制御信号に応答して前記出力ドライバのプルダウン駆動能力を制御するプルダウンドライバとを含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項７】
前記プルアップドライバは、
電源端子と出力端子との間に並列接続された複数のプルアップトランジスタと、
前記内部出力信号及び前記プルアップ制御信号をデコーディングし、前記複数のプルアップトランジスタを制御するための信号を提供するプルアップデコーディング回路とを含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記複数のプルアップトランジスタはＰＭＯＳトランジスタであることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記プルダウンドライバは、
接地端子と出力端子との間に並列接続された複数のプルダウントランジスタと、
前記内部出力信号及び前記プルダウン制御信号をデコーディングし、前記複数のプルダウントランジスタを制御するための信号を提供するプルダウンデコーディング回路とを含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
前記複数のプルダウントランジスタはＮＭＯＳトランジスタであることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記出力ドライバは、
電源端子と出力端子との間に並列接続された複数のプルアップトランジスタと、
接地端子と前記出力端子との間に並列接続された複数のプルダウントランジスタと、
前記内部出力信号及び前記プルアップ制御信号をデコーディングし、前記複数のプルアップトランジスタを制御するための信号を提供するプルアップデコーディング回路と、
前記内部出力信号及び前記プルダウン制御信号をデコーディングし、前記複数のプルダウントランジスタを制御するための信号を提供するプルダウンデコーディング回路とを含むことを特徴とする請求項３に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、さらに詳細には出力ドライバの駆動能力を調節することができる半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置は、データを貯蔵しておいて必要な時取り出して読み出せる記憶装置である。半導体メモリ装置は大きくＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）とに分けることができる。ＲＯＭは電源が切れても貯蔵されたデータが消滅しない不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）である。ＲＯＭにはＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）などがある。ＲＡＭは電源が切れれば、貯蔵されたデータが消滅するいわゆる揮発性メモリ（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）である。ＲＡＭにはＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）やＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）などがある。
【０００３】
半導体メモリ装置は、内部信号を外部に出力するために出力ドライバ（ｏｕｔｐｕｔ  ｄｒｉｖｅｒ）を具備する。出力ドライバにはさまざまな種類があり、代表的にＣＭＯＳ出力ドライバとオープンドレイン（Ｏｐｅｎ  Ｄｒａｉｎ）出力ドライバがある。
【０００４】
図１は従来の技術によるＣＭＯＳ出力ドライバ１１及びそれを含んだ半導体メモリ装置１０を示す。図１に示したＣＭＯＳ出力ドライバ１１は特許文献１に詳細に開示されている。図１を参照すれば、半導体メモリ装置１０はＣＭＯＳ出力ドライバ１１を含み、パッド１２を介して出力信号を出す。
【０００５】
ＣＭＯＳ出力ドライバ１１はＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを含む。ＰＭＯＳトランジスタＰ１は電源端子と出力端子との間に接続され、プルアップイネーブル信号（Ｐｕｌｌ  Ｕｐ  Ｅｎａｂｌｅ  ｓｉｇｎａｌ；ＰＥＮ）に応答して動作する。ＮＭＯＳトランジスタＮ１は接地端子と出力端子との間に接続され、プルダウンイネーブル信号（Ｐｕｌｌ  Ｄｏｗｎ  Ｅｎａｂｌｅ  ｓｉｇｎａｌ；ＮＥＮ）に応答して動作する。
【０００６】
ＣＭＯＳ出力ドライバ１１の駆動能力はＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の大きさ（ｓｉｚｅ）によって調節することができる。しかし、半導体メモリ装置１０が製造されている状態にあれば、出力ドライバ１１の駆動能力を容易に変更することができない。したがって、パッド１２と接続される外部回路２０が変更されても、出力ドライバ１１の駆動能力は外部回路２０の変化に対応することができなくなる。図１において、外部回路２０はパッド１２から眺めた外部抵抗Ｒ、外部インダクタンスＬ、外部キャパシタンスＣとして簡単に表示されている。出力ドライバ１１の駆動能力が低下すれば、出力信号のセットアップ／ホールド時間（Ｓｅｔｕｐ／Ｈｏｌｄ  ｔｉｍｅ）などを制御するのに多大な時間と費用とを要するようになる。
【特許文献１】大韓民国特許第２００１−５８９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上述した問題点を解決するために提案されたものであり、本発明の目的は、出力ドライバの駆動能力を外部回路の変化に応じて自動調節することができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体メモリ装置は、内部出力信号に応答して外部出力信号を出力する出力ドライバ、前記内部出力信号が入力され、少なくとも１つの遅延信号を発生する遅延回路、及び前記外部出力信号が入力されて前記遅延信号に同期した制御信号を発生し、前記制御信号を介して前記出力ドライバの駆動能力を制御する出力ドライバ制御回路を含む。
【０００９】
この実施形態において、前記遅延回路は直列接続された複数の遅延素子を含み、それぞれの遅延素子の出力端を介して前記遅延信号を発生する。
【００１０】
この実施形態において、前記出力ドライバ制御回路は前記出力ドライバのプルアップ駆動能力を制御するためのプルアップ制御信号を発生するプルアップレジスタと、前記出力ドライバのプルダウン駆動能力を制御するためのプルダウン制御信号を発生するプルダウンレジスタとを含む。前記プルアップレジスタはパワーアップ時にセット状態に初期化され、前記プルダウンレジスタはリセット状態に初期化される。
【００１１】
この実施形態において、前記出力ドライバは前記内部出力信号及び前記プルアップ制御信号に応答して前記出力ドライバのプルアップ駆動能力を調節するプルアップドライバ、及び前記内部出力信号及び前記プルダウン制御信号に応答して前記出力ドライバのプルダウン駆動能力を制御するプルダウンドライバを含む。
【００１２】
ここで、前記プルアップドライバは電源端子と出力端子との間に並列接続された複数のプルアップトランジスタ、及び前記内部出力信号及び前記プルアップ制御信号をデコーディングし、前記複数のプルアップトランジスタを制御するための信号を提供するプルアップデコーディング回路を含む。前記複数のプルアップトランジスタはＰＭＯＳトランジスタである。そして前記プルダウンドライバは接地端子と出力端子との間に並列接続された複数のプルダウントランジスタ、及び前記内部出力信号及び前記プルダウン制御信号をデコーディングし、前記複数のプルダウントランジスタを制御するための信号を提供するプルダウンデコーディング回路を含む。前記複数のプルダウントランジスタはＮＭＯＳトランジスタである。
【００１３】
この実施形態において、前記出力ドライバは電源端子と出力端子との間に並列接続された複数のプルアップトランジスタ、接地端子と前記出力端子との間に並列接続された複数のプルダウントランジスタ、前記内部出力信号及び前記プルアップ制御信号をデコーディングし、前記複数のプルアップトランジスタを制御するための信号を提供するプルアップデコーディング回路、及び前記内部出力信号及び前記プルダウン制御信号をデコーディングし、前記複数のプルダウントランジスタを制御するための信号を提供するプルダウンデコーディング回路を含む。
【発明の効果】
【００１４】
本発明に係る半導体メモリ装置によると、半導体メモリ装置の外部条件（例えば、外部抵抗、外部インダクタンス、外部キャパシタンスなど）によって出力ドライバの駆動能力を自動に調節することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができるように詳細に説明するために、本発明の実施形態を添付した図を参照して説明する。
【００１６】
図２は本発明の実施形態に係る半導体メモリ装置を示すブロック図である。図２を参照すると、半導体メモリ装置１００は内部回路１１０、出力ドライバ１２０、遅延回路１３０、及び出力ドライバ制御回路１４０を含む。図２に示した半導体メモリ装置１００は外部回路２００の条件に適するように出力ドライバ１２０の駆動能力（ｄｒｉｖｅ  ａｂｉｌｉｔｙ）を調節することができる。ここで、外部回路２００の条件とはパッド１５１から眺めた外部抵抗Ｒ、外部インダクタンスＬ、外部キャパシタンスＣなどを意味する。
【００１７】
内部回路１１０から出力ドライバ１２０に内部出力信号（Ｉｎｔｅｒｎａｌ  Ｏｕｔｐｕｔ  ｓｉｇｎａｌ；ＩＯ）が入力され、パッド１５１を介して外部出力信号（Ｅｘｔｅｒｎａｌ  Ｏｕｔｐｕｔ  ｓｉｇｎａｌ；ＥＯ）を出力する。出力ドライバ１２０は内部出力信号ＩＯ及びプルアップ制御信号ＰＤＲ１、ＰＤＲ２、ＰＤＲ３に応答してプルアップ駆動能力を調節し、内部出力信号ＩＯ及びプルダウン制御信号ＮＤＲ１、ＮＤＲ２、ＮＤＲ３に応答してプルダウン駆動能力を調節する。出力ドライバ１２０の構成及び動作は図３を参照して詳細に説明する。
【００１８】
遅延回路１３０に内部出力信号ＩＯが入力され、複数の遅延信号Ｄ１、Ｄ２、Ｄ３を発生する。遅延回路１３０は直列接続された複数の遅延素子１３１、１３２、１３３を含む。第１遅延素子１３１の出力端では第１遅延信号Ｄ１が発生し、第２遅延素子１３２の出力端では第２遅延信号Ｄ２が発生し、第３遅延素子１３３の出力端では第３遅延信号Ｄ３が発生する。以下ではそれぞれの遅延素子の遅延時間は同一であると仮定する。
【００１９】
出力ドライバ制御回路１４０にバッファ１５２を介してフィードバック出力信号（Ｆｅｅｄ＿ｂａｃｋ  Ｏｕｔｐｕｔ  ｓｉｇｎａｌ；ＦＯ）が入力される。出力ドライバ制御回路１４０にフィードバック出力信号ＦＯが入力されて複数の遅延信号Ｄ１、Ｄ２、Ｄ３に同期した複数の制御信号ＰＤＲ１〜ＰＤＲ３、ＮＤＲ１〜ＮＤＲ３を発生する。
【００２０】
出力ドライバ制御回路１４０は第１乃至第３プルアップレジスタ１４１〜１４３及び第１乃至第３プルダウンレジスタ１４５〜１４７を含む。第１乃至第３プルアップレジスタ１４１〜１４３にフィードバック出力信号ＦＯが入力され、第１乃至第３遅延信号Ｄ１〜Ｄ３にそれぞれ同期して第１乃至第３プルアップ制御信号ＰＤＲ１〜ＰＤＲ３を発生する。
【００２１】
第１乃至第３プルダウンレジスタ１４５〜１４７にフィードバック出力信号ＦＯが入力され、第１乃至第３遅延信号Ｄ１〜Ｄ３にそれぞれ同期して第１乃至第３プルダウン制御信号ＮＤＲ１〜ＮＤＲ３を発生する。ここで、第１乃至第３プルアップ制御信号ＰＤＲ１〜ＰＤＲ３は出力ドライバ１４０のプルアップ駆動能力を調節するための信号であり、第１乃至第３プルダウン制御信号ＮＤＲ１〜ＮＤＲ３はプルダウン駆動能力を調節するための信号である。
【００２２】
一方、第１乃至第３プルアップレジスタ１４１〜１４３は初期化信号Ｓ／Ｒに応答してセット状態に初期化される。第１乃至第３プルダウンレジスタ１４５〜１４７は初期化信号Ｓ／Ｒに応答してリセット状態に初期化される。ここで、初期化信号Ｓ／Ｒはパワーアップ時にハードウェア的に発生するか、内部動作によってソフトウェア的に発生することができる。
【００２３】
図３は図２に示した出力ドライバ１２０を示すブロック図である。図３を参照すると、出力ドライバ１２０はプルアップドライバ１２１及びプルダウンドライバ１２５を含む。
【００２４】
プルアップドライバ１２１は内部出力信号ＩＯ及び第１乃至第３プルアップ制御信号ＰＤＲ１〜ＰＤＲ３に応答して出力ドライバ１２０のプルアップ駆動能力を調節する。プルアップドライバ１２１は複数のプルアップトランジスタＰ１〜Ｐ４及びプルアップデコーダ１２２を含む。複数のプルアップトランジスタＰ１〜Ｐ４は電源端子と出力端子との間に並列接続される。例として、複数のプルアップトランジスタＰ１〜Ｐ４はＰＭＯＳトランジスタで構成される。プルアップデコーダ１２２は内部出力信号ＩＯ及び第１乃至第３プルアップ制御信号ＰＤＲ１〜ＰＤＲ３をデコーディングし、第１乃至第４プルアップトランジスタＰ１〜Ｐ４をそれぞれ制御するための第１乃至第４プルアップイネーブル信号ＰＥＮ１〜ＰＥＮ４を発生する。プルアップデコーダ１２２の動作は図４を参照して説明する。
【００２５】
図４を参照すると、プルアップデコーダ１２２は内部出力信号ＩＯがローレベル（‘０’と表記する）である時、第１乃至第３プルアップ制御信号ＰＤＲ１〜ＰＤＲ３にかかわらずハイレベル（‘１’と表記する）の第１乃至第４プルアップイネーブル信号ＰＥＮ１〜ＰＥＮ４を出力する。この時、第１乃至第４プルアップトランジスタＰ１〜Ｐ４はターンオフされる。プルアップデコーダ１２２は内部出力信号ＩＯ及び第１プルアップ制御信号ＰＤＲ１が‘１’である時、第１プルアップトランジスタＰ１をターンオンする。これと同様に、プルアップデコーダ１２２は第２プルアップ制御信号ＰＤＲ２が‘１’である時、第１及び第２プルアップトランジスタＰ１、Ｐ２をターンオンする。プルアップデコーダ１２２は第３プルアップ制御信号ＰＤＲ３が‘１’である時、第１乃至第３プルアップトランジスタＰ１〜Ｐ３をターンオンする。プルアップデコーダ１２２は第１乃至第３プルアップ制御信号ＰＤＲ１〜ＰＤＲ３が‘０'である時、第１乃至第４プルアップトランジスタＰ１〜Ｐ４をターンオンする。
【００２６】
このような方法を通じて、プルアップドライバ１２１は内部出力信号ＩＯ及び第１乃至第３プルアップ制御信号ＰＤＲ１〜ＰＤＲ３に応答して出力ドライバ１２０のプルアップ駆動能力を調節する。
【００２７】
再び、図３を参照すると、プルダウンドライバ１２５は内部出力信号ＩＯ及び第１乃至第３プルダウン制御信号ＮＤＲ１〜ＮＤＲ３に応答して出力ドライバ１２０のプルダウン駆動能力を調節する。プルダウンドライバ１２５は複数のプルダウントランジスタＮ１〜Ｎ４及びプルダウンデコーダ１２６を含む。複数のプルダウントランジスタＮ１〜Ｎ４は接地端子と出力端子との間に並列接続される。例として、複数のプルダウントランジスタＮ１〜Ｎ４はＮＭＯＳトランジスタで構成される。プルダウンデコーダ１２６は内部出力信号ＩＯ及び第１乃至第３プルダウン制御信号ＮＤＲ１〜ＮＤＲ３をデコーディングし、第１乃至第４プルダウントランジスタＮ１〜Ｎ４をそれぞれ制御するための第１乃至第４プルダウンイネーブル信号ＮＥＮ１〜ＮＥＮ４を発生する。プルダウンデコーダ１２６の動作は図５を参照して説明する。
【００２８】
図５を参照すれば、プルダウンデコーダ１２６は内部出力信号ＩＯがハイレベル（‘１’に表記する）である時、第１乃至第３プルダウン制御信号ＮＤＲ１〜ＮＤＲ３にかかわらずローレベル（‘０’に表記する）の第１乃至第４プルダウンイネーブル信号ＮＥＮ１〜ＮＥＮ４を出力する。この時、第１乃至第４プルダウントランジスタＮ１〜Ｎ４はターンオフされる。プルダウンデコーダ１２６は内部出力信号ＩＯ及び第１プルダウン制御信号ＮＤＲ１が‘０’である時、第１プルダウントランジスタＮ１をターンオンする。これと同様に、プルダウンデコーダ１２６は第２プルダウン制御信号ＮＤＲ２が‘０’である時、第１及び第２プルダウントランジスタＮ１、Ｎ２をターンオンする。プルダウンデコーダ１２６は第３プルダウン制御信号ＮＤＲ３が‘０’である時、第１乃至第３プルダウントランジスタＮ１〜Ｎ３をターンオンする。プルダウンデコーダ１２６は第１乃至第３プルダウン制御信号ＮＤＲ１〜ＮＤＲ３が‘１’である時、第１乃至第４プルダウントランジスタＮ１〜Ｎ４をターンオンする。
【００２９】
このような方法を通じて、プルダウンドライバ１２５は内部出力信号ＩＯ及び第１乃至第３プルダウン制御信号ＮＤＲ１〜ＮＤＲ３に応答して出力ドライバ１２０のプルダウン駆動能力を調節する。
【００３０】
図６は図２に示した出力ドライバ１２０のプルアップ駆動能力を説明するためのタイミング図である。図６（ａ）は内部出力信号ＩＯ及び第１乃至第３遅延信号Ｄ１〜Ｄ３を示す。図６（ｂ）乃至図６（ｅ）は第１乃至第３遅延信号Ｄ１〜Ｄ３のローからハイへの遷移に同期して、第１乃至第３プルアップ制御信号ＰＤＲ１〜ＰＤＲ３が１１１、０１１、００１、０００に変わることを示す。第１乃至第３プルアップ制御信号ＰＤＲ１〜ＰＤＲ３の変化に応じて、ターンオンされるプルアップトランジスタＰ１〜Ｐ４の数が増加する。ターンオンされるプルアップトランジスタＰ１〜Ｐ４の数が増加することによって、出力ドライバ１２０のプルアップ駆動能力は向上する。
【００３１】
図７は図２に示した出力ドライバ１２０のプルダウン駆動能力を説明するためのタイミング図である。図７（ａ）は内部出力信号ＩＯ及び第１乃至第３遅延信号Ｄ１〜Ｄ３を示す。図７（ｂ）乃至図７（ｅ）は第１乃至第３遅延信号Ｄ１〜Ｄ３のハイからローへの遷移に同期して、第１乃至第３プルダウン制御信号ＮＤＲ１〜ＮＤＲ３が０００、１００、１１０、１１１に変わることを示す。第１乃至第３プルダウン制御信号ＮＤＲ１〜ＮＤＲ３の変化に応じて、ターンオンされるプルダウントランジスタＮ１〜Ｎ４の数が増加する。ターンオンされるプルダウントランジスタＮ１〜Ｎ４の数が増加することによって、出力ドライバ１２０のプルダウン駆動能力は向上する。
【００３２】
以上のように、本発明に係る半導体メモリ装置はパッドを介して出力される外部出力信号がフィードバック出力信号として入力され、内部出力信号を遅延した遅延信号に同期してプルアップ（ダウン）制御信号を発生する。本発明に係る半導体メモリ装置は内部出力信号及びプルアップ（ダウン）制御信号をデコーディングし、出力ドライバの駆動能力を調節する。本発明によると、半導体メモリ装置の外部条件（例えば、外部抵抗、外部インダクタンス、外部キャパシタンスなど）に適するように出力ドライバの駆動能力を自動で調節することができる。
【００３３】
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。したがって、本発明の範囲は上述した実施形態に限らず、特許請求の範囲だけでなく、本発明の特許請求範囲と均等なものなどによって決められなければならない。
【図面の簡単な説明】
【００３４】
【図１】従来の技術に係る出力ドライバを示す回路図である。
【図２】本発明の実施形態に係る半導体メモリ装置を示すブロック図である。
【図３】図２に示した出力ドライバを示すブロック図である。
【図４】図３に示したプルアップデコーダの動作を説明するための真理表である。
【図５】図３に示したプルダウンデコーダの動作を説明するための真理表である。
【図６】図２に示した出力ドライバ１２０のプルアップ駆動能力を説明するためのタイミング図である。
【図７】図２に示した出力ドライバ１２０のプルダウン駆動能力を説明するためのタイミング図である。
【符号の説明】
【００３５】
１００  半導体メモリ装置
１１０  内部回路
１２０  出力ドライバ
１２１  プルアップドライバ
１２２  プルアップデコーダ
１２５  プルダウンドライバ
１２６  プルダウンデコーダ
１３０  遅延回路
１４０  出力ドライバ制御回路
１５１  パッド
１５２  バッファ
【図１】
2007184079.tif 000003
【図２】
2007184079.tif 000004
【図３】
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【図４】
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【図５】
2007184079.tif 000007
【図６】
2007184079.tif 000008
【図７】
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