(57)【要約】【課題】  簡単な構成により３ビット動作が可能なＭＲＡＭ装置を提供する。【解決手段】  第１及び第２の磁気抵抗素子１３、１４と、第１及び第２の磁気抵抗素子１３、１４を直列に接続するワード線１５と、直列に接続された第１及び第２の磁気抵抗素子１３、１４と並列に、ワード線１５により直列に接続される第１及び第２の抵抗を具備したメモリセル１と、第１及び第２の磁気抵抗素子間１６の電圧の変動を検出する電圧変動検出手段２、３を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１及び第２の磁気抵抗素子と、
前記第１及び第２の磁気抵抗素子を直列に接続するワード線と、
直列に接続された前記第１及び第２の磁気抵抗素子と並列に、前記ワード線により直列に接続される第１及び第２の抵抗を具備したメモリセルと、
前記第１及び第２の磁気抵抗素子間の電圧の変動を検出する電圧変動検出手段を備えることを特徴とする磁気記憶装置。
【請求項２】
前記第１及び第２の磁気抵抗素子の抵抗ステータスを、夫々独立して変動させる手段を備えることを特徴とする請求項１に記載の磁気記憶装置。
【請求項３】
前記電圧変動検出手段は、前記第１及び第２の磁気抵抗素子間の電位が、＋又は−に変動する、或いは変動しないことを検出する手段を備えることを特徴とする請求項２に記載の磁気記憶装置。
【請求項４】
前記電圧変動検出手段は、
前記第１及び第２の磁気抵抗素子間に接続される第１導電型の第１のトランジスタ素子と、
前記第１のトランジスタ素子と並列に、前記第１及び第２の磁気抵抗素子間に接続される第２導電型の第２のトランジスタ素子と、
前記第１のトランジスタのゲートと接続される第１のビット線と、
前記第２のトランジスタのゲートと接続される第２のビット線を備えることを特徴とする請求項１乃至３のいずれかに記載の磁気記憶装置。
【請求項５】
前記メモリセルを複数備え、
複数の前記メモリセルと夫々接続される複数のトランジスタと、
前記トランジスタと接続され、前記メモリセルを選択的に制御するセレクタを備えることを特徴とする請求項１乃至４のいずれかに記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁界により抵抗値が変化する磁気抵抗素子（Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔａｎｃｅ：以下ＭＲ素子と記す）を用いた磁気記憶装置（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：以下ＭＲＡＭ装置と記す）に関する。
【背景技術】
【０００２】
近年、高速・大容量の不揮発メモリとして、ＴＭＪ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｉｃ  Ｊｕｎｃｔｉｏｎ）素子、ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔａｎｃｅ）素子などのＭＲ素子を、ＭＯＳＦＥＴ素子などのトランジスタ素子などにより制御する２ビット動作のＭＲＡＭ装置の開発が進められている（例えば非特許文献１参照）。
【０００３】
しかしながら、これまで研究されているＭＲ素子は、高抵抗であるため、出力信号として用いられるＩｄｓ電流が小さいという問題や、ＭＲ素子の特性がばらつくといった実用化を図る上での問題があることなどから、近年の多値化の要求に対して対応するに至っていない。
【非特許文献１】田中  均  “ＳｏＣ用混載メモリ”２００５年７月、ＦＵＪＩＴＳＵ．５６．４、インターネット＜http://magazine.fujitsu.com/vol56-4/paper03.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、簡単な構成により３ビット動作が可能なＭＲＡＭ装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１及び第２の磁気抵抗素子と、前記第１及び第２の磁気抵抗素子を直列に接続するワード線と、直列に接続された前記第１及び第２の磁気抵抗素子と並列に、前記ワード線により直列に接続される第１及び第２の抵抗を具備したメモリセルと、前記第１及び第２の磁気抵抗素子間の電圧の変動を検出する電圧変動検出手段を備えることを特徴とする磁気記憶装置が提供される。
【発明の効果】
【０００６】
本発明の一実施態様によれば、ＭＲＡＭ装置において、簡単な構成により３ビット動作が可能となる。
【発明を実施するための最良の形態】
【０００７】
以下本発明の実施形態について、図を参照して説明する。
【０００８】
（実施形態１）
図１に本実施形態のＭＲＡＭ装置の回路構成を示す。図に示すように、データを記憶保持するメモリセル部１と、メモリセル部１における電圧の変動を検出し、データの状態を判断する電圧判断部２及び出力センシング部３から構成されている。
【０００９】
メモリセル部１は、抵抗１１、抵抗１２、ＭＲ素子１３、ＭＲ素子１４からなるホイーストンブリッジ構造を有している。このとき、抵抗１１、抵抗１２は、例えば同じ抵抗値を持ち、ＭＲ素子１３、ＭＲ素子１４は、例えば隣接して形成された磁気抵抗特性の近いものが用いられる。そして、抵抗１１とＭＲ素子１３間及び抵抗１２とＭＲ素子１４間には、ワード線１５が接続されており、ＭＲ素子１３とＭＲ素子１４間（電圧感知部１６）と、電圧判断部２及び出力センシング部３が接続されている。
【００１０】
電圧判断部２は、ｎ−ＭＯＳＦＥＴ２１とｐ−ＭＯＳＦＥＴ２２が、並列に接続された構造となっている。このとき、図に示すように、夫々にダイオード２３、２４が接続されていてもよい。そして、ｎ−ＭＯＳＦＥＴ２１及びｐ−ＭＯＳＦＥＴ２２のゲートには、夫々ビット線２５、２６が接続されている。
【００１１】
出力センシング部３は、４つのダイオード３１〜３４からなる整流ブリッジ構造を有しており、各ダイオード３１〜３４と接続する出力検出部３５が設けられている。
【００１２】
このようなＭＲＡＭ装置のメモリセル部１において、ＭＲ素子１３、ＭＲ素子１４の抵抗ステータスを、例えば夫々書き込み線（図示せず）により磁場を発生させ、反転させる。例えば、抵抗１１、抵抗１２が同じ抵抗値を持つ場合、ＭＲ素子１３の抵抗がＭＲ素子１４より大きい場合は、ＭＲ素子１３での電圧低下が大きくなるため、電圧感知部１６における電圧は（−）値となる。反対にＭＲ素子１３の抵抗がＭＲ素子１４より小さい場合は、ＭＲ素子１３での電圧低下が小さくなるため、電圧感知部１６における電圧は、（＋）値となる。そして、ＭＲ素子１３、ＭＲ素子１４が同じ抵抗値であれば、電圧感知部１６における電圧は、０（Ｇｒｏｕｎｄ）となる。このように、電圧感知部１６における電圧は、３つのステータスを有し、メモリセル部１は３ビットのメモリとして機能する。
【００１３】
このように変動した電圧より、電圧判断部２、出力センシング部３においてデータの状態を判断する。
【００１４】
まず、電圧判断部２において、電圧感知部１６の電圧が（＋）値の場合、ビット線２５に信号を入れると、ｎ−ＭＯＳＦＥＴ２１がＯＮ状態となり、電圧感知部１６の電圧は０となる。反対に、電圧感知部１６の電圧が（−）値の場合、ビット線２６に信号を入れると、ｐ−ＭＯＳＦＥＴ２２がＯＮ状態となり、電圧感知部１６の電圧は０となる。
【００１５】
そして、出力センシング部３の出力検出部３５において、ビット線２５に信号を入れて出力信号が１から０に変化するなら、電圧感知部１６の電圧は（＋）値であり、ビット線２６に信号を入れて出力信号が１から０に変化するなら、電圧感知部１６の電圧は（−）値であり、さらに、ビット線２５に信号を入れても、ビット線２６に信号を入れても出力信号が変化しない（０である）場合は、電圧感知部１６の電圧は０であると判断することができる。
【００１６】
このようにして、本実施形態のＭＲＡＭ装置において、２つのＭＲ素子を含む４つの抵抗をホイーストンブリッジ構造に接続するという簡単な構造により、複雑な回路構成によらない安定した３ビットのメモリセルを構成することができる。そして、このようなメモリセルにおける２つのＭＲ素子間の電圧変動として検知することにより、読み出し動作を行うことができる。
【００１７】
尚、このようなＭＲＡＭ装置或いはメモリセルをアレイ化して用いることも可能である。図２に示すように、複数のメモリセル部４１には、ワード線４２によりＸセレクタ４３が、ワード線４４によりＹセレクタ４５が接続されており、各メモリセル部４１には、夫々選択用のトランジスタ４６が接続されている。そして、電圧感知部４７において、電圧変動を検出する電圧判断部（図示せず）及び出力センシング部（図示せず）と接続されている。
【００１８】
このようなメモリアレイにおいて、Ｘセレクタ４３により電流を流すとともに、Ｙセレクタ４５によりトランジスタ４６をＯＮさせて、メモリセル部４１に選択的に電流を流すことができる。
【００１９】
また、２ビットのメモリとして用いることも可能である。図３に示すように、メモリセル部５１の電圧感知部５２における電圧変動＋−を、ＣＭＯＳインバータから構成される出力センシング部５３によりそのまま出力として用いることができる。このような２ビットメモリとして用いられる場合においても、同様にアレイ化することが可能である。
【００２０】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様におけるＭＲＡＭ装置の回路構成を示す図。
【図２】本発明の一態様におけるメモリセルアレイを用いたＭＲＡＭ装置回路構成を示す図。
【図３】本発明の一態様におけるＭＲＡＭ装置の回路構成を示す図。
【符号の説明】
【００２２】
１、４１、５１  メモリセル部
２  電圧判断部
３、５３  出力センシング部
１１、１２  抵抗
１３、１４  ＭＲ素子
１５、４２、４４  ワード線
１６、４７、５２  電圧感知部
２１  ｎ−ＭＯＳＦＥＴ
２２  ｐ−ＭＯＳＦＥＴ
２５、２６  ビット線
３１、３２、３３、３４  ダイオード
３５  出力検出部
４３  Ｘセレクタ
４５  Ｙセレクタ
４６  トランジスタ
【図１】
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【図２】
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【図３】
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