(57)【要約】【課題】複数のストレージノード電極を備える半導体メモリ素子の製造方法を提供する。【解決手段】複数のストレージノード電極及び半導体基板の一部上のモールド絶縁膜部分を覆い、半導体基板の他の部分のモールド絶縁膜部分を露出するキャッピング膜を形成する段階と、モールド絶縁膜を湿式エッチングを利用して選択的に除去して、キャッピング膜が形成された複数のストレージノード電極の側壁を露出する段階と、キャッピング膜を乾式エッチングを利用して除去して、複数のストレージノード電極の上部を露出する段階とを含む半導体メモリ素子の製造方法である。【選択図】図１６
2007110131.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、前記半導体基板の一部上に配置された複数のストレージノード電極用ホールを備えるモールド絶縁膜を形成する段階と、
前記複数のストレージノード電極用ホールの内部の表面上に、互いに分離された複数のストレージノード電極をそれぞれ形成する段階と、
前記複数のストレージノード電極及び前記半導体基板の一部上の前記モールド絶縁膜部分を覆い、前記半導体基板の他の部分のモールド絶縁膜部分を露出するキャッピング膜を形成する段階と、
前記モールド絶縁膜を湿式エッチングを利用して選択的に除去して、前記キャッピング膜が形成された前記複数のストレージノード電極の側壁を露出する段階と、
前記キャッピング膜を乾式エッチングを利用して除去して、前記複数のストレージノード電極の上部を露出する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項２】
前記複数のストレージノード電極の側壁を露出する段階は、
前記キャッピング膜から露出された前記モールド絶縁膜部分を前記キャッピング膜に対して選択的に所定の深さほど除去して、前記キャッピング膜下の前記モールド絶縁膜部分の側壁の一部を露出する段階と、
前記側壁の一部が露出されたモールド絶縁膜を湿式エッチングを利用して除去する段階と、を含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項３】
前記モールド絶縁膜を所定の深さほど除去する段階は、乾式エッチングを利用することを特徴とする請求項２に記載の半導体メモリ素子の製造方法。
【請求項４】
前記キャッピング膜は、前記湿式エッチング時に、前記モールド絶縁膜及び前記複数のストレージノード電極に対して選択比を有する物質を含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項５】
前記キャッピング膜は、ポリシリコン層、フォトレジスト層または原子炭素層(ＡＣＬ)を備えることを特徴とする請求項４に記載の半導体メモリ素子の製造方法。
【請求項６】
前記乾式エッチングは、アッシングまたは化学的乾式エッチング(ＣＤＥ)を含むことを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
【請求項７】
前記キャッピング膜は、フォトレジスト層であり、前記乾式エッチングは、オゾン蒸気を用いたフォトレジストストリップ法を含むことを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
【請求項８】
前記モールド絶縁膜は、酸化膜を備え、前記湿式エッチングは、ＨＦ希釈液、ＢＯＥ溶液、またはこれらが所定の割合で配合された混合液を利用することを特徴とする請求項４に記載の半導体メモリ素子の製造方法。
【請求項９】
前記モールド絶縁膜の形成前に、前記半導体基板上にエッチング停止膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１０】
前記キャッピング膜の形成前に、前記モールド絶縁膜を所定の深さほどエッチングして、前記複数のストレージノード電極の側壁の一部を前記モールド絶縁膜から露出する段階をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１１】
前記モールド絶縁膜の除去前に、前記半導体基板の一部上の前記キャッピング膜及び前記モールド絶縁膜の少なくとも上部をそれぞれ貫通し、前記複数のストレージノード電極間の少なくとも一部に配置される複数のコンタクトホールを形成する段階をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項１２】
セル領域及び周辺領域が定義された半導体基板上に、前記セル領域上に配置された複数のコンタクトプラグを備える層間絶縁膜を形成する段階と、
前記層間絶縁膜上に少なくとも前記複数のコンタクトプラグの一部をそれぞれ露出する複数のストレージノード電極用ホールを備えるモールド絶縁膜を形成する段階と、
前記複数のストレージノード電極用ホールの内部の表面上に、前記複数のコンタクトプラグとそれぞれ電気的に連結され、互いに分離された複数のストレージノード電極をそれぞれ形成する段階と、
前記複数のストレージノード電極及び前記半導体基板のセル領域上の前記モールド絶縁膜部分を覆い、前記半導体基板の周辺領域上の前記モールド絶縁膜部分を露出するキャッピング膜を形成する段階と、
前記モールド絶縁膜を少なくとも湿式エッチングを利用して選択的に除去して、前記キャッピング膜が形成された前記複数のストレージノード電極の側壁を露出する段階と、
前記キャッピング膜を乾式エッチングを利用して除去して、前記複数のストレージノード電極の上部を露出する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項１３】
前記複数のストレージノード電極の側壁を露出する段階は、
前記半導体基板の周辺領域上の前記モールド絶縁膜部分を前記キャッピング膜に対して選択的に所定の深さほど除去して、前記半導体基板のセル領域上の前記モールド絶縁膜部分の側壁の一部を露出する段階と、
前記側壁の一部が露出されたモールド絶縁膜を湿式エッチングを利用して除去する段階と、を含むことを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
【請求項１４】
前記モールド絶縁膜を所定の深さほど除去する段階は、乾式エッチングを利用することを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記キャッピング膜は、前記湿式エッチング時に、前記モールド絶縁膜及び前記複数のストレージノード電極に対して選択比を有する物質を含むことを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記キャッピング膜は、ポリシリコン層、フォトレジスト層または原子炭素層(ＡＣＬ)を備えることを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【請求項１７】
前記乾式エッチングは、アッシングまたは化学的乾式エッチング(ＣＤＥ)を含むことを特徴とする請求項１６に記載の半導体メモリ素子の製造方法。
【請求項１８】
前記キャッピング膜は、フォトレジスト層であり、前記乾式エッチングは、オゾン蒸気を用いたフォトレジストストリップ法を含むことを特徴とする請求項１６に記載の半導体メモリ素子の製造方法。
【請求項１９】
前記モールド絶縁膜は、酸化膜を備え、前記湿式エッチングは、ＨＦ希釈液、ＢＯＥ溶液、またはこれらが所定の割合で配合された混合液を利用することを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【請求項２０】
前記モールド絶縁膜の形成前に、前記複数のコンタクトプラグの一部を露出するエッチング停止膜を形成する段階をさらに含むことを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
【請求項２１】
セル領域及び周辺領域が定義された半導体基板上に、前記セル領域上の複数のコンタクトプラグを備える層間絶縁膜を形成する段階と、
前記層間絶縁膜上に少なくとも前記複数のコンタクトプラグの一部をそれぞれ露出する複数のストレージノード電極用ホールを備えるモールド絶縁膜を形成する段階と、
前記複数のストレージノード電極用ホールの内部の表面上に、前記複数のコンタクトプラグとそれぞれ電気的に連結され、互いに分離された複数のストレージノード電極をそれぞれ形成する段階と、
前記モールド絶縁膜を所定の深さほどエッチングして、前記複数のストレージノード電極の側壁の一部を前記モールド絶縁膜から露出する段階と、
前記複数のストレージノード電極及び前記半導体基板のセル領域上の前記モールド絶縁膜部分を覆い、前記半導体基板の周辺領域上の前記モールド絶縁膜部分を露出するキャッピング膜を形成する段階と、
前記モールド絶縁膜を少なくとも湿式エッチングを利用して選択的に除去して、前記キャッピング膜が形成された前記複数のストレージノード電極の側壁を露出する段階と、
前記キャッピング膜を乾式エッチングを利用して除去して、前記複数のストレージノード電極の上部を露出する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項２２】
前記複数のストレージノード電極の側壁を露出する段階は、
前記半導体基板の周辺領域上の前記モールド絶縁膜部分を前記キャッピング膜に対して選択的に所定の深さほど除去して、前記半導体基板のセル領域上の前記モールド絶縁膜部分の側壁の一部を露出する段階と、
前記側壁の一部が露出されたモールド絶縁膜を湿式エッチングを利用して除去する段階と、を含むことを特徴とする請求項２１に記載の半導体メモリ素子の製造方法。
【請求項２３】
前記モールド絶縁膜を所定の深さほど除去する段階は、乾式エッチングを利用することを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
【請求項２４】
前記キャッピング膜は、前記湿式エッチング時に、前記モールド絶縁膜及び前記複数のストレージノード電極に対して選択比を有する物質を含むことを特徴とする請求項２１に記載の半導体メモリ素子の製造方法。
【請求項２５】
前記キャッピング膜は、ポリシリコン層、フォトレジスト層または原子炭素層(ＡＣＬ)を備えることを特徴とする請求項２４に記載の半導体メモリ素子の製造方法。
【請求項２６】
前記乾式エッチングは、アッシング、オゾン蒸気を用いたフォトレジストストリップまたは化学的乾式エッチング(ＣＤＥ)を含むことを特徴とする請求項２５に記載の半導体メモリ素子の製造方法。
【請求項２７】
前記モールド絶縁膜は、酸化膜を備え、前記湿式エッチングは、ＨＦ希釈液、ＢＯＥ溶液、またはこれらが所定の割合で配合された混合液を利用することを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
【請求項２８】
前記モールド絶縁膜の形成前に、前記複数のコンタクトプラグの一部を露出するエッチング停止膜を形成する段階をさらに含むことを特徴とする請求項２１に記載の半導体メモリ素子の製造方法。
【請求項２９】
セル領域及び周辺領域が定義された半導体基板上に、前記セル領域上の複数のコンタクトプラグを備える層間絶縁膜を形成する段階と、
前記層間絶縁膜上に少なくとも前記複数のコンタクトプラグの一部をそれぞれ露出する複数のストレージノード電極用ホールを備えるモールド絶縁膜を形成する段階と、
前記複数のストレージノード電極用ホールの内部の表面上に、前記複数のコンタクトプラグとそれぞれ電気的に連結され、互いに分離された複数のストレージノード電極をそれぞれ形成する段階と、
前記複数のストレージノード電極及び前記半導体基板のセル領域上の前記モールド絶縁膜部分を覆い、前記半導体基板の周辺領域上の前記モールド絶縁膜部分を露出するキャッピング膜を形成する段階と、
前記セル領域上の前記キャッピング膜及び前記モールド絶縁膜の少なくとも上部をそれぞれ貫通し、前記複数のストレージノード電極間の少なくとも一部に配置される複数のコンタクトホールを形成する段階と、
前記複数のコンタクトホールが形成された前記モールド絶縁膜を少なくとも湿式エッチングを利用して選択的に除去して、前記キャッピング膜が形成された前記複数のストレージノード電極の側壁を露出する段階と、
前記キャッピング膜を乾式エッチングを利用して除去して、前記複数のストレージノード電極の上部を露出する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項３０】
前記複数のストレージノード電極の側壁を露出する段階は、
前記半導体基板の周辺領域上の前記モールド絶縁膜部分を前記キャッピング膜に対して選択的に所定の深さほど除去して、前記半導体基板のセル領域上の前記モールド絶縁膜部分の側壁の一部を露出する段階と、
前記側壁の一部が露出されたモールド絶縁膜を湿式エッチングを利用して除去する段階と、を含むことを特徴とする請求項２９に記載の半導体メモリ素子の製造方法。
【請求項３１】
前記モールド絶縁膜を所定の深さほど除去する段階は、乾式エッチングを利用することを特徴とする請求項３０に記載の半導体メモリ素子の製造方法。
【請求項３２】
前記キャッピング膜は、前記湿式エッチング時に、前記モールド絶縁膜及び前記複数のストレージノード電極に対して選択比を有する物質を含むことを特徴とする請求項２９に記載の半導体メモリ素子の製造方法。
【請求項３３】
前記キャッピング膜、はポリシリコン層、フォトレジスト層または原子炭素層(ＡＣＬ)を備えることを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３４】
前記乾式エッチングは、アッシング、オゾン蒸気を用いたフォトレジストストリップまたは化学的乾式エッチング(ＣＤＥ)を含むことを特徴とする請求項３３に記載の半導体メモリ素子の製造方法。
【請求項３５】
前記モールド絶縁膜は、酸化膜を備え、前記湿式エッチングは、ＨＦ希釈液、ＢＯＥ溶液、またはこれらが所定の割合で配合された混合液を利用することを特徴とする請求項３０に記載の半導体メモリ素子の製造方法。
【請求項３６】
前記複数のコンタクトホールは、前記キャッピング膜及び前記モールド絶縁膜を貫通することを特徴とする請求項２９に記載の半導体メモリ素子の製造方法。
【請求項３７】
前記モールド絶縁膜の形成前に、前記複数のコンタクトプラグの一部を露出するエッチング停止膜を形成する段階をさらに含むことを特徴とする請求項２９に記載の半導体メモリ素子の製造方法。
【請求項３８】
セル領域及び周辺領域が定義された半導体基板上に、前記セル領域上の複数のコンタクトプラグを備える層間絶縁膜を形成する段階と、
前記層間絶縁膜上に少なくとも前記複数のコンタクトプラグの一部を露出するエッチング停止膜を形成する段階と、
前記エッチング停止膜上に前記複数のコンタクトプラグの一部をそれぞれ露出する複数のストレージノード電極用ホールを備えるモールド絶縁膜を形成する段階と、
前記複数のストレージノード電極用ホールの内部の表面上に、前記複数のコンタクトプラグとそれぞれ電気的に連結され、互いに分離された複数のストレージノード電極をそれぞれ形成する段階と、
前記モールド絶縁膜を所定の深さほどエッチングして、前記複数のストレージノード電極の側壁の一部を前記モールド絶縁膜から露出する段階と、
前記複数のストレージノード電極及び前記半導体基板のセル領域上の前記モールド絶縁膜部分を覆い、前記半導体基板の周辺領域上の前記モールド絶縁膜部分を露出するキャッピング膜を形成する段階と、
前記セル領域上の前記キャッピング膜及び前記モールド絶縁膜の少なくとも上部をそれぞれ貫通し、前記複数のストレージノード電極間の少なくとも一部に配置される複数のコンタクトホールを形成する段階と、
前記複数のコンタクトホールが形成されたモールド絶縁膜を少なくとも湿式エッチングを利用して選択的に除去して、前記キャッピング膜が形成された前記複数のストレージノード電極の側壁を露出する段階と、
前記キャッピング膜を乾式エッチングを利用して除去して、前記複数のストレージノード電極の上部を露出する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、複数のストレージノード電極を有する半導体メモリ素子の製造方法に関する。半導体メモリ素子は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子を含むことができる。
【背景技術】
【０００２】
半導体素子、例えば、ＤＲＡＭ素子は、高集積化と共に一層高容量化されている。これにより、高集積ＤＲＡＭ素子において、狭い領域内に多くのキャパシタを配置しつつもそれぞれのキャパシタのキャパシタンスを増大させるための努力が行なわれている。その努力の一環として、キャパシタのストレージノード電極の密度が高くなり、かつストレージノード電極の高さが増加している。
【０００３】
例えば、シン・チョルホ（Shin, Chul-Ho）らによる特許文献１は、シリンダー型または凹型ストレージ電極を有するＤＲＡＭセルを開示している。シン・チョルホらによるＤＲＡＭセルにおける誘電膜は、ストレージノード電極の内側面だけでなく外側面にも形成される。これにより、誘電膜の面積が増大し、キャパシタのキャパシタンスも増大する。しかし、ＤＲＡＭセルの集積度がさらに増加するにつれて、ストレージノード電極の外側面を露出するとき、ストレージノード電極が互いに接触するブリッジ問題が発生する恐れがある。
【０００４】
図１及び図２を参照して、従来のシリンダー型ストレージノード電極を有するＤＲＡＭ素子の製造上の問題点について説明する。
【０００５】
ストレージノード電極７０は、エッチング停止膜６５上に備えられ、層間絶縁膜５５内に備えられたコンタクトプラグ６０を利用して半導体基板５０に連結される。ストレージノード電極７０は、外側面を取り囲んでいるモールド絶縁膜(図示せず)を除去することによって露出されうる。しかし、モールド絶縁膜の除去段階において、湿式溶液に含まれているか、または洗浄または乾燥段階で含まれた水による水膜またはウォーターマーク９０の表面張力により、隣接したストレージノード電極７０が互いに接触することがある。
【０００６】
さらに具体的に説明すれば、ストレージノード電極７０の間には、２つの力が作用する可能性がある。その一つは、ストレージノード電極７０間を接触させる表面張力Ｆｓであり、他の一つは、表面張力と反対方向に作用する弾性力Ｆｅである。例えば、ストレージノード電極７０の形態が直六面体構造の剛体ビームと仮定する。
【０００７】
ストレージノード電極７０のブリッジ発生確率Ｐは、表面張力Ｆｓが弾性力Ｆｅより大きい場合に発生する。これによれば、ブリッジ発生確率Ｐは、表面張力Ｆｓと弾性力Ｆｅの平衡状態から数学式１のような比例関係を有すると知られている。
【０００８】
［数１］
Ｐ∝２γｓｉｎθ(Ｌ+Ｈ)Ｈ３／３ＥＩＤ
【０００９】
ここで、Ｅはヤング(ｙｏｕｎｇ）の係数、Ｉは水平断面の慣性モーメント、Ｈはストレージノード電極７０の高さ、γは水の表面張力係数、θはストレージノード電極７０と水膜またはウォーターマーク９０との接触角、Ｄはストレージノード電極７０の離隔距離Ｄ、Ｌはストレージノード電極７０の幅を示す。
【００１０】
したがって、数学式１の比例関係から、ブリッジ確率Ｐはストレージノード電極７０の高さＨに大きく比例し、離隔距離Ｄに反比例することが分かる。しかし、キャパシタのキャパシタンスを増大させるために、ストレージノード電極７０の高さＨが高くなり、またキャパシタの集積度を高めるために、ストレージノード電極７０の離隔距離Ｄが縮小することが要求され、それによって、ブリッジ確率Ｐが増加する。すなわち、ＤＲＡＭ素子が高集積化されて高容量化することによって、ブリッジ確率Ｐは増加する。
【００１１】
図３及び図４を参照すれば、円または楕円で表示された領域Ａ内のストレージノード電極７０間にブリッジが発生したことが観察される。したがって、ブリッジの発生は、ＤＲＡＭ素子の製造における当面した現実的な問題であることが分かる。
【００１２】
さらに、図１を参照すれば、従来のＤＲＡＭ素子の製造方法は、ストレージノード電極７０の下部物質、例えば、コンタクトプラグ６０の腐食によるボイドの形成問題をさらに含む。このようなボイドの形成は、ストレージノード電極７０の底部が湿式溶液に露出される時に発生するものであって、いわゆるガルバニック腐食(galvanic corrosion)現象に起因すると知られている。
【００１３】
したがって、ＤＲＡＭ素子の高集積化及び高容量化は、ストレージノード電極７０のブリッジ発生及びストレージノード電極７０の下部物質でのボイド形成をもたらす。このようなブリッジ発生及びボイド形成は、ＤＲＡＭ素子の信頼性を大きく低下させうる。
【特許文献１】米国特許第６，８５５，５９７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が達成しようとする技術的課題は、前述した問題点を克服するために案出されたものであって、ストレージノード電極間のブリッジ発生及びストレージノード電極の下部物質内のボイド形成を抑制できる半導体メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１５】
前記技術的課題を達成するための本発明の第１態様によれば、次の段階を含む半導体メモリ素子の製造方法が提供される。半導体基板上に、前記半導体基板の一部上に配置された複数のストレージノード電極用ホールを備えるモールド絶縁膜を形成する。前記複数のストレージノード電極用ホールの内部の表面上に、互いに分離された複数のストレージノード電極をそれぞれ形成する。前記複数のストレージノード電極及び前記半導体基板の一部上の前記モールド絶縁膜部分を覆い、前記半導体基板の他の部分のモールド絶縁膜部分を露出するキャッピング膜を形成する。前記モールド絶縁膜を湿式エッチングを利用して選択的に除去して、前記キャッピング膜が形成された前記複数のストレージノード電極の側壁を露出する。前記キャッピング膜を乾式エッチングを利用して除去して、前記複数のストレージノード電極の上部を露出する。
【００１６】
前記本発明の一側面によれば、前記複数のストレージノード電極の側壁を露出する段階は、前記キャッピング膜から露出された前記モールド絶縁膜部分を前記キャッピング膜に対して選択的に所定の深さほど除去して、前記キャッピング膜下の前記モールド絶縁膜部分の側壁の一部を露出する段階と、前記側壁の一部が露出されたモールド絶縁膜を湿式エッチングを利用して除去する段階とを含むことができる。
【００１７】
前記本発明の他の側面によれば、前記キャッピング膜は、前記湿式エッチング時に、前記モールド絶縁膜及び前記複数のストレージノード電極に対して選択比を有する物質を含むことができる。
【００１８】
前記技術的課題を達成するための本発明の第２態様によれば、次の段階を含む半導体メモリ素子の製造方法が提供される。セル領域及び周辺領域が定義された半導体基板上に、前記セル領域上に配置された複数のコンタクトプラグを備える層間絶縁膜を形成する。前記層間絶縁膜上に少なくとも前記複数のコンタクトプラグの一部をそれぞれ露出する複数のストレージノード電極用ホールを備えるモールド絶縁膜を形成する。前記複数のストレージノード電極用ホールの内部の表面上に、前記複数のコンタクトプラグとそれぞれ電気的に連結され、互いに分離された複数のストレージノード電極をそれぞれ形成する。前記複数のストレージノード電極及び前記半導体基板のセル領域上の前記モールド絶縁膜部分を覆い、前記半導体基板の周辺領域上の前記モールド絶縁膜部分を露出するキャッピング膜を形成する。前記モールド絶縁膜を少なくとも湿式エッチングを利用して選択的に除去して、前記キャッピング膜が形成された前記複数のストレージノード電極の側壁を露出する。前記キャッピング膜を乾式エッチングを利用して除去して、前記複数のストレージノード電極の上部を露出する。
【００１９】
前記技術的課題を達成するための本発明の第３態様によれば、次の段階を含む半導体メモリ素子の製造方法が提供される。セル領域及び周辺領域が定義された半導体基板上に、前記セル領域上の複数のコンタクトプラグを備える層間絶縁膜を形成する。前記層間絶縁膜上に少なくとも前記複数のコンタクトプラグの一部をそれぞれ露出する複数のストレージノード電極用ホールを備えるモールド絶縁膜を形成する。前記複数のストレージノード電極用ホールの内部の表面上に、前記複数のコンタクトプラグとそれぞれ電気的に連結され、互いに分離された複数のストレージノード電極をそれぞれ形成する。前記モールド絶縁膜を所定の深さほどエッチングして、前記複数のストレージノード電極の側壁の一部を前記モールド絶縁膜から露出する。前記複数のストレージノード電極及び前記半導体基板のセル領域上の前記モールド絶縁膜部分を覆い、前記半導体基板の周辺領域上の前記モールド絶縁膜部分を露出するキャッピング膜を形成する。前記モールド絶縁膜を少なくとも湿式エッチングを利用して選択的に除去して、前記キャッピング膜が形成された前記複数のストレージノード電極の側壁を露出する。前記キャッピング膜を乾式エッチングを利用して除去して、前記複数のストレージノード電極の上部を露出する。
【００２０】
前記技術的課題を達成するための本発明の第４態様によれば、次の段階を含む半導体メモリ素子の製造方法が提供される。セル領域及び周辺領域が定義された半導体基板上に、前記セル領域上の複数のコンタクトプラグを備える層間絶縁膜を形成する。前記層間絶縁膜上に少なくとも前記複数のコンタクトプラグの一部をそれぞれ露出する複数のストレージノード電極用ホールを備えるモールド絶縁膜を形成する。前記複数のストレージノード電極用ホールの内部の表面上に、前記複数のコンタクトプラグとそれぞれ電気的に連結され、互いに分離された複数のストレージノード電極をそれぞれ形成する。前記複数のストレージノード電極及び前記半導体基板のセル領域上の前記モールド絶縁膜部分を覆い、前記半導体基板の周辺領域上の前記モールド絶縁膜部分を露出するキャッピング膜を形成する。前記セル領域上の前記キャッピング膜及び前記モールド絶縁膜の少なくとも上部をそれぞれ貫通し、前記複数のストレージノード電極間の少なくとも一部に配置される複数のコンタクトホールを形成する。前記複数のコンタクトホールが形成された前記モールド絶縁膜を少なくとも湿式エッチングを利用して選択的に除去して、前記キャッピング膜が形成された前記複数のストレージノード電極の側壁を露出する。前記キャッピング膜を乾式エッチングを利用して除去して、前記複数のストレージノード電極の上部を露出する。
【００２１】
前記技術的課題を達成するための本発明の第５態様によれば、次の段階を含む半導体メモリ素子の製造方法が提供される。セル領域及び周辺領域が定義された半導体基板上に、前記セル領域上の複数のコンタクトプラグを備える層間絶縁膜を形成する。前記層間絶縁膜上に少なくとも前記複数のコンタクトプラグの一部を露出するエッチング停止膜を形成する。前記エッチング停止膜上に前記複数のコンタクトプラグの一部をそれぞれ露出する複数のストレージノード電極用ホールを備えるモールド絶縁膜を形成する。前記複数のストレージノード電極用ホールの内部の表面上に、前記複数のコンタクトプラグとそれぞれ電気的に連結され、互いに分離された複数のストレージノード電極をそれぞれ形成する。前記モールド絶縁膜を所定の深さほどエッチングして、前記複数のストレージノード電極の側壁の一部を前記モールド絶縁膜から露出する。前記複数のストレージノード電極及び前記半導体基板のセル領域上の前記モールド絶縁膜部分を覆い、前記半導体基板の周辺領域上の前記モールド絶縁膜部分を露出するキャッピング膜を形成する。前記セル領域上の前記キャッピング膜及び前記モールド絶縁膜の少なくとも上部をそれぞれ貫通して、前記複数のストレージノード電極間の少なくとも一部に配置される複数のコンタクトホールを形成する。前記複数のコンタクトホールが形成されたモールド絶縁膜を少なくとも湿式エッチングを利用して選択的に除去して、前記キャッピング膜が形成された前記複数のストレージノード電極の側壁を露出する。前記キャッピング膜を乾式エッチングを利用して除去して、前記複数のストレージノード電極の上部を露出する。
【発明の効果】
【００２２】
本発明による半導体メモリ素子の製造方法によれば、ストレージノード電極の上部及び側壁を露出する間に、ストレージノード電極間のブリッジ発生を従来より大きく抑制することができる。したがって、本発明によるストレージノード電極は、従来より高密度に配置され、従来より高くできる。その結果、半導体メモリ素子、例えばＤＲＡＭは、さらに高集積化及び高容量化することができる。
【００２３】
さらに、モールド絶縁膜の除去の間に、エッチング溶液によるガルバニック腐食を抑制することができる。これは、ストレージノード電極の上部がキャッピング膜によって覆われているので、エッチング溶液が従来のようにストレージノード電極の底部に浸透できないためである。これにより、ストレージノード電極の下部物質、例えばコンタクトプラグ内のボイド生成を抑制することができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付した図面を参照して本発明による望ましい実施例を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施例に限定されるものではなく、異なる多様な形態に具現され、単に、本実施例は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面における構成要素は、説明の便宜上、そのサイズが誇張されている。
【００２５】
本発明の実施例による半導体メモリ素子は、複数のストレージノード電極を備える。例えば、半導体メモリ素子は、ＤＲＡＭ素子でありうる。ＤＲＡＭ素子は、複数のストレージノード電極をキャパシタの一電極として利用することができる。複数のストレージノード電極は、アレイ形態に配置され、一つまたは二つ以上のストレージノード電極が単位セル内に配置されうる。
【００２６】
［第１実施例］
図５〜図１８を参照して、本発明の第１実施例による半導体メモリ素子の製造方法を説明する。図５、図７、図９、図１１、図１３、図１５及び図１７は平面図であり、図６、図８、図１０、図１２、図１４、図１６及び図１８は、前記各図面のＸ−Ｘ’線による断面図である。
【００２７】
図５及び図６を参照すれば、セル領域Ｃ及び周辺領域Ｐが定義された半導体基板１０５が提供される。セル領域Ｃ及び周辺領域Ｐは、その構造によって区分され、単純にその名称によって制限されるものではない。例えば、セル領域Ｃは、その上にストレージノード電極(図１０の１４０参照）が形成される一つの領域として定義され、周辺領域Ｐは、セル領域Ｃ以外の他の領域として定義されうる。ＤＲＡＭ素子の場合、セル領域Ｃ上にはキャパシタが形成され、周辺領域Ｐ上にはキャパシタの入出力素子が形成されうる。
【００２８】
半導体基板１０５は、シリコン、ゲルマニウム、またはこれらの化合物を含むバルクウェーハを含み、さらにバルクウェーハ上にシリコン、ゲルマニウム、またはこれらの化合物にエピ層をさらに含んでもよい。例えば、半導体基板１０５は、ＳＯＩ(silicon-on-insulator)ウェーハを含むことができる。
【００２９】
半導体基板１０５上に層間絶縁膜１１０が形成される。層間絶縁膜１１０は、セル領域Ｃ上に配置された複数のコンタクトプラグ１２０を備えることができる。層間絶縁膜１１０上には、エッチング停止膜１１５がさらに形成されうる。層間絶縁膜１１０は、複数のコンタクトプラグ１２０の一部、例えば、上部を露出することができる。例えば、層間絶縁膜１１０は、酸化膜を含み、エッチング停止膜１１５は、窒化膜を含むことができる。コンタクトプラグ１２０は、導電性物質、例えばドーピングされたポリシリコン、タングステンのような金属を含むことができる。
【００３０】
例えば、層間絶縁膜１１０及びエッチング停止膜１１５の形成過程をさらに詳細に説明する。半導体基板１０５上に層間絶縁膜層(図示せず)及びエッチング停止膜層(図示せず)を順次に形成する。次いで、通常のフォトリソグラフィ及びエッチング技術を利用して、層間絶縁膜層及びエッチング停止膜層を貫通し、セル領域Ｃを露出する複数のコンタクトプラグ用ホール(図示せず)を形成する。次いで、複数のコンタクトプラグ用ホールを埋め込むコンタクトプラグ層(図示せず)を形成し、これを平坦化することで複数のコンタクトプラグ１２０が形成されうる。
【００３１】
半導体基板１０５内、または半導体基板１０５と層間絶縁膜１１０のとの間には、他の構造物がさらに介在することができるということは明らかである。例えば、ＤＲＡＭ素子の場合、半導体基板１０５上に一般的な複数のトランジスタ(図示せず)が形成されてもよい。トランジスタは、ソース(図示せず)、ドレイン(図示せず)、及びゲート電極(図示せず)を含むことができる。トランジスタの構造は、当業者によく知られているので、それについての詳細な説明は省略する。例えば、半導体基板１０５内のソース領域は、コンタクトプラグ１２０とそれぞれ連結されうる。
【００３２】
図面においてセル領域Ｃ及び周辺領域Ｐは例示的なものであり、セル領域Ｃ及び周辺領域Ｐは、アレイに配置された複数の領域を含むことができるということは、当業者に自明である。さらに、図面におけるコンタクトプラグ１２０の数は、例示的に図示されたものであり、コンタクトプラグ１２０の数は、本発明の範囲を制限しない。
【００３３】
図７及び図８を参照すれば、層間絶縁膜１１０上に少なくとも複数のコンタクトプラグ１２０の一部をそれぞれ露出する複数のストレージノード電極用ホール１３５を備えるモールド絶縁膜１３０を形成する。例えば、モールド絶縁膜１３０は、エッチング停止膜１１５上に形成されうる。例えば、複数のストレージノード電極用ホール１３５は、複数のコンタクトプラグ１２０の上部または上部の一部を露出することができる。例えば、モールド絶縁膜１３０は、酸化膜を含むことができる。
【００３４】
例を挙げて説明すれば、エッチング停止膜１１５上にモールド絶縁膜層(図示せず)を形成する。次いで、通常のフォトリソグラフィ及びエッチング技術を利用してモールド絶縁膜層の所定部分をエッチングすることによって、モールド絶縁膜層を貫通する複数のストレージノード電極用ホール１３５が形成されうる。エッチング停止膜１１５は、モールド絶縁膜層に対するエッチングを停止させることで、層間絶縁膜１２０がエッチングされないようにする。
【００３５】
図面において、ストレージノード電極用ホール１３５の形状は、例示的なものであり、当業者によって多様に選択されうる。
【００３６】
一方、ストレージノード電極用ホール１３５の形成段階の後、湿式エッチングがさらに行われてもよい。湿式エッチングによってモールド絶縁膜１３０がエッチングされ、これにより、ストレージノード電極用ホール１３５の幅が広くなりうる。
【００３７】
図９及び図１０を参照すれば、複数のストレージノード電極用ホール１３５の内部の表面上に、複数のストレージノード電極１４０を形成する。ストレージノード電極１４０は、コンタクトプラグ１２０の一部分、例えば上部と電気的に連結される。ストレージノード電極１４０は、物理的に互いに分離されている。
【００３８】
ストレージノード電極１４０は、底部１４０ａ及び側壁部１４０ｂを備える。底部１４０ａは、コンタクトプラグ１２０と連結され、側壁部１４０ｂは、モールド絶縁膜１３０によって取り囲まれている。図面において、ストレージノード電極１４０の形状はシリンダー状であるが、これは例示的なものである。ストレージノード電極１４０は、多様な断面形状を有する凹形でありうる。ストレージノード電極１４０は、導電物質、例えばドーピングされたポリシリコンまたはＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、またはこれらの複合膜、例えばＴｉ/ＴｉＮまたはＴａ/ＴａＮを含みうる。
【００３９】
さらに具体的に説明すれば、ストレージノード電極用ホール１３５が形成された結果物上の全面に化学的気相蒸着(Chemical Vapor Deposition：ＣＶＤ)法または原子層蒸着(Atomic Layer Deposition：ＡＬＤ)法を利用して、ストレージノード電極層(図示せず)を形成する。次いで、化学的機械的研磨(ＣＭＰ)法を利用してストレージノード電極層を平坦化することで、互いに分離されたストレージノード電極１３５を形成することができる。平坦化の段階前に、ストレージノード電極層上にバッファ層(図示せず)をさらに形成してもよい。バッファ層は、平坦化の段階後に除去されうる。
【００４０】
図面において、複数のストレージノード電極１４０は、複数のコンタクトプラグ１２０によってセル領域Ｃに連結される。しかし、本発明の変形された例では、複数のストレージノード電極１４０がコンタクトプラグ１２０なしにセル領域Ｃに直接に連結されてもよい。他の例として、複数のストレージノード電極１４０は、バッファパッド(図示せず)をさらに利用してセル領域Ｃに連結されてもよい。
【００４１】
図１１及び図１２を参照すれば、複数のストレージノード電極１４０及びセル領域Ｃ上のモールド絶縁膜１３０部分を覆うキャッピング膜１４５を形成する。周辺領域Ｐ上のモールド絶縁膜１３０部分は、キャッピング膜１４５から露出されうる。例えば、キャッピング膜１４５は、凹形のストレージノード電極１４０の内部を埋め込むことができる。
【００４２】
キャッピング膜１４５は、モールド絶縁膜１３０に対してエッチング選択比を有し、乾式エッチングによって容易に除去される物質でありうる。例えば、モールド絶縁膜１３０は、酸化膜であり、キャッピング膜１４５は、ポリシリコン層、フォトレジスト層、または原子炭素層（ＡＣＬ)を含むことができる。
【００４３】
さらに具体的に例を挙げて説明すれば、ストレージノード電極１４０が形成された結果物上にキャッピング膜層(図示せず)を形成する。キャッピング膜層は、凹形のストレージノード電極１４０の内部を埋め込むことができる。例えば、スピンコーティングを利用してフォトレジスト層が形成されるか、またはＣＶＤ法を利用してポリシリコン層または原子炭素層が形成されうる。次いで、周辺領域Ｐ上のキャッピング膜層をパターニングして、セル領域Ｃ上のキャッピング膜１４５が形成されうる。パターニングは、通常のフォトリソグラフィ及びエッチング技術が用いられる。例えば、原子炭素層またはポリシリコン層をパターニングするためには、反射防止層(図示せず)及びフォトレジスト層(図示せず）がさらに利用されうる。
【００４４】
図１３〜図１６を参照すれば、モールド絶縁膜１３０が選択的に除去され、キャッピング膜１４５が形成された複数のストレージノード電極１４０の側壁部１４０ｂが露出されうる。
【００４５】
図１３及び図１４を参照すれば、周辺領域Ｐ上のモールド絶縁膜１３０部分をキャッピング膜１４５に対して選択的に所定の深さほど除去することができる。これにより、セル領域Ｃ上のモールド絶縁膜１３０部分の側壁１３２及び周辺領域Ｐ上のモールド絶縁膜１３０部分の上部面１３４が露出されうる。モールド絶縁膜１３０の選択的なエッチングは、乾式エッチングを利用して行われうる。
【００４６】
図１５〜図１６を参照すれば、側壁１３２が露出されたモールド絶縁膜１３０が湿式エッチングを利用して除去される。湿式エッチングは、等方性エッチングであるので、図１４に示すａ方向だけでなく、ｂ方向にも進行することができる。したがって、湿式エッチングによって、セル領域Ｃ上のモールド絶縁膜１３０部分だけでなく、周辺領域Ｐ上のモールド絶縁膜１３０部分も共に除去されうる。露出された側壁１３２は、セル領域Ｃ上のモールド絶縁膜１３０のエッチング速度を高めるためのものである。したがって、露出された側壁１３２の高さを調節することによって、エッチング速度は容易に調節することができる。
【００４７】
湿式エッチングは、キャッピング膜１４５及びストレージノード電極１４０に対して、モールド絶縁膜１３０を高い選択比で除去する溶液を利用することが望ましい。例えば、モールド絶縁膜１３０が酸化膜である場合、湿式エッチングは、ＨＦ希釈液、ＢＯＥ(Buffered Oxide Etchant)溶液、またはこれらが所定の割合で配合された混合液を利用して行うことができる。ＢＯＥ溶液は、ＨＦ希釈液及びＮＨ４Ｆ溶液が所定の割合で配合されたものである。ＨＦ及びＮＨ４Ｆの配合比率を調節することによって、ＢＯＥ溶液のエッチング速度が調節されうる。例えば、ＬＡＬ溶液が商業的に得られ、ＬＡＬ溶液は、キャッピング膜１４５として用いられるフォトレジスト及びストレージノード電極１４０として用いられるＴｉＮに対して高い選択比を有すると知られている。
【００４８】
モールド絶縁膜１３０が除去される間に、キャッピング膜１４５は、ストレージノード電極１４０を固定して支持する役割を行う。従来のストレージノード電極(図１の７０参照)は、個別的に支持されているためにその支持力が弱い一方、ストレージノード電極１４０を全て一緒に固定するキャッピング膜１４５は、強い支持力を有することができる。これにより、キャッピング膜１４５は、モールド絶縁膜１３０が除去される間に崩壊せずに支持されうる。その結果、キャッピング膜１４５に付着されたストレージノード電極１４０が崩壊せずに支持されて、ストレージノード電極１４０のブリッジ現象が大いに減少できる。
【００４９】
したがって、本発明によれば、ストレージノード電極１４０の底部１４０ａの断面積がさらに縮小し、側壁部１４０ｂの高さをさらに増大させることができる。これは、キャッピング膜１４５がストレージノード電極１４０を支持できるので、従来のようなブリッジ現象が抑制されうるためである。これにより、ストレージノード電極１４０がより高密度にセル領域Ｃ上に配置されることが可能であり、その結果、半導体素子、例えば、ＤＲＡＭの高集積化及び高容量化が達成されうる。
【００５０】
さらに、モールド絶縁膜１３０が除去される間に、エッチング溶液によるガルバニック腐食が抑制されうる。これは、ストレージノード電極１４０の上部がキャッピング膜１４５によって覆われていることから、エッチング溶液が従来のようにストレージノード電極１４０の底部１４０ａに浸透しないためである。これにより、ストレージノード電極１４０の下部物質、例えば、コンタクトプラグ１２０内のボイド生成が抑制されうる。
【００５１】
本発明の変形された実施例において、モールド絶縁膜１３０は、湿式エッチングのみで除去されてもよい。この場合、湿式エッチングは、周辺領域Ｐ上の露出されたモールド絶縁膜１３０部分から始まる。しかし、湿式エッチングは、等方性エッチングであるので、ａ方向にエッチングされた量ほどｂ方向にもエッチングが進行する。これにより、湿式エッチングの間にセル領域Ｃのモールド絶縁膜１３０部分の側壁１３２が露出されうる。したがって、湿式エッチングを続ければ、周辺領域Ｐ上のモールド絶縁膜１３０部分だけでなく、上部がキャッピング膜１４５で覆われたセル領域Ｃ上のモールド絶縁膜１３０部分も除去されうる。
【００５２】
図１７及び図１８を参照すれば、キャッピング膜(図１６の１４５参照）が除去され、ストレージノード電極１４０の上部が露出される。これにより、ストレージノード電極１４０の側壁部１４０ｂの内部及び外部、及び底部１４０ａの上部がいずれも露出されうる。
【００５３】
キャッピング膜１４５は、乾式エッチングを利用して除去される。例えば、キャッピング膜１４５がポリシリコン層を含む場合、ケミカル乾式エッチング(Chemical Dry Etch：ＣＤＥ)を利用してキャッピング膜１４５を除去することができる。例えば、ＣＤＥ段階は、ＣＦ４及びＯ２の混合ガスを利用して、ストレージノード電極１４０、例えばＴｉＮ層に対して高い選択比を確保することができる。
【００５４】
他の例として、キャッピング膜１４５がフォトレジスト層である場合、乾式エッチングは、通常の酸素を用いたアッシングを用いるか、またはオゾン蒸気を用いたフォトレジストストリップ法を利用できる。オゾン蒸気を用いたフォトレジストストリップ法は、韓国特許出願公開第２００５−００４５３８５号明細書（出願人：サムスン電子）をさらに参照できる。
【００５５】
加えて、ＣＤＥ段階の後に乾式洗浄、例えばＮＯＲ(native oxide removal)法を用いた洗浄工程がさらに進められてもよい。ＮＯＲ段階は、ＣＤＥ進行後に残留物を除去するためのものでありうる。
【００５６】
キャッピング膜１４５は、乾式エッチングを利用して除去されるので、キャッピング膜１４５の除去段階中に、ストレージノード電極１４０の間には水膜またはウォーターマークが生成されない。したがって、キャッピング膜１４５の除去中に、ストレージノード電極１４０のブリッジが発生する確率は非常に低い。
【００５７】
キャッピング膜１４５の除去後、有機ストリップ過程がさらに進められてもよい。しかし、この場合にも、有機ストリッパーの表面張力が水よりずっと低いので、ストレージノード電極１４０のブリッジ現象は従来より大いに減少できる。また、有機ストリップ後に、イソプロピルアルコール(ＩＰＡ)乾燥をさらに進行してもよい。しかし、この場合にも、ＩＰＡの表面張力が水の半分以下であるので、ストレージノード電極１４０のブリッジ現象は、従来より大いに減少しうる。例えば、ＩＰＡの表面張力は、２３ｄｙｎ／ｃｍ２であり、水の表面張力は７３ｄｙｎ／ｃｍ２でありうる。
【００５８】
したがって、図１３〜図１８に示すように、モールド絶縁膜１３０及びキャッピング膜１４５を除去してストレージノード電極１４０の上部及び側壁を露出する間に、ストレージノード電極１４０間のブリッジ発生は、従来より大いに抑制されうる。したがって、本発明によるストレージノード電極１４０は、従来より高密度に配置され、従来の高さより高くできる。
【００５９】
次いで、半導体メモリ素子の種類に応じて後続段階が継続される。例えば、ＤＲＡＭ素子の場合、露出されたストレージノード電極１４０上に誘電膜(図示せず）が形成されうる。すなわち、誘電膜は、ストレージノード電極１４０の側壁部１４０ｂの内部及び外部、及び底部１４０ａ上に形成されうる。次いで、誘電膜上にプレート電極（図示せず）さらに形成されうる。
【００６０】
すなわち、ストレージノード電極１４０−誘電膜−プレート電極は、キャパシタ構造を形成することができる。誘電膜及びプレート電極は、当業者に知られた方法によって形成されうる。例えば、前出の特許文献１は、誘電膜及びプレート電極の構造及び形成方法の一例を提供できる。
【００６１】
次いで、キャパシタ構造と連結される金属配線構造をさらに形成してもよい。金属配線構造は、当業者に知られた方法によって形成されうる。
【００６２】
［第２実施例］
図１９〜図２２を参照して、本発明の第２実施例による半導体メモリ素子の製造方法を説明する。第２実施例は、第１実施例の変形された例であり、このため、第１実施例の説明を参照してもよい。例えば、図１９〜図２２は、第１実施例の図１１及び図１２の変形された例でありうる。したがって、第２実施例は、図５〜図１０及び図１３〜図１８を参照し、重複した部分についての説明は省略する。
【００６３】
図５〜図１０に示すように、複数のコンタクトプラグ１２０の一部分と連結された複数のストレージノード電極１４０が、モールド絶縁膜１４０内の複数のストレージノード電極用ホール１３５の内部表面上に形成される。
【００６４】
図１９及び図２０を参照すれば、モールド絶縁膜１３０を所定の深さほどエッチングして、複数のストレージノード電極１４０の側壁部１４０ｂの一部が露出されうる。例えば、側壁部１４０ｂの外側面の上部１４２が露出されうる。
【００６５】
さらに具体的には、モールド絶縁膜１３０は、乾式エッチングまたは湿式エッチングを利用してエッチングされうる。ただし、モールド絶縁膜１３０に対するエッチングは、ストレージノード電極１４０に対して選択比を有することが望ましい。例えば、モールド絶縁膜１３０が酸化膜である場合、ＨＦ希釈液、ＢＯＥ溶液またはこれらが所定の比率で混合された混合液を利用してエッチングされうる。混合液としては、商業的に得られるＬＡＬ溶液が利用されうる。
【００６６】
図２１及び図２２を参照すれば、複数のストレージノード電極１４０及びセル領域Ｃ上のモールド絶縁膜１３０部分を覆い、周辺領域Ｐ上のモールド絶縁膜１３０部分を露出するキャッピング膜１４５’が形成される。キャッピング膜１４５’は、ストレージノード電極１４０の側壁部１４０ｂの外側面の上部１４２を取り囲んでいる点で、第１実施例のキャッピング膜(図１２の１４５参照)と区別される。
【００６７】
第１実施例の図１３〜図１８に示すように、モールド絶縁膜１３０及びキャッピング膜１４５’が除去され、複数のストレージノード電極１４０の側壁部１４０ｂが露出されうる。
【００６８】
次いで、第１実施例で説明されたように、半導体メモリ素子の種類によって後続段階が継続される。
【００６９】
第２実施例は、第１実施例による長所を全て有し、かつ第１実施例に比べてブリッジ発生をさらに抑制することができる。さらに具体的には、第２実施例によれば、モールド絶縁膜１３０が除去される間に、複数のストレージノード電極１４０は、キャッピング膜１４５’によって支持されうる。キャッピング膜１４５’は、ストレージノード電極１４０の内部だけでなく、外側面の上部１４２を固定している。これにより、モールド絶縁膜１３０の除去段階の間に、ブリッジを形成しうる隣接するストレージノード電極１４０間が分離されうる。すなわち、ストレージノード電極１４０の間に弾性力(図１のＦｅ参照）が作用するにもかかわらず、キャッピング膜１４５’の支持力によってブリッジ発生が根本的に抑制されうる。
【００７０】
［第３実施例］
図２３及び図２４を参照して、本発明の第３実施例による半導体メモリ素子の製造方法を説明する。第３実施例は、第１実施例の変形された例であり、このため、第１実施例の説明を参照してもよい。例えば、図２３及び図２４は、第１実施例の図１１及び図１２の後に付加されうる。したがって、第３実施例は、第１実施例の図５〜図１８を参照し、重複した部分についての説明は省略する。
【００７１】
図５〜図１２に示すように、複数のストレージノード電極１４０及びセル領域Ｃ上のモールド絶縁膜１３０部分上を覆うキャッピング膜１４５が形成されうる。
【００７２】
図２３及び図２４を参照すれば、キャッピング膜１４５及びモールド絶縁膜１３０の少なくとも上部をそれぞれ貫通し、複数のストレージノード電極１４０の間の少なくとも一部に配置される複数のコンタクトホール１５５が形成される。例えば、複数のコンタクトホール１５５は、キャッピング膜１４５及びモールド絶縁膜１３０を貫通して、エッチング停止膜１１５を露出できる。ただし、複数のコンタクトホール１５５は、モールド絶縁膜１３０の中間部分まで形成され、これにより、モールド絶縁膜１３０がコンタクトホール１５５から露出されることも可能である。
【００７３】
図示されるように、コンタクトホール１５５は、隣接するストレージノード電極１４０の間に配置されうる。ただし、コンタクトホール１５５の数は制限されず、これにより、隣接するストレージノード電極１４０の間の一部にのみコンタクトホール１５５が形成されてもよい。コンタクトホール１５５は、ストレージノード電極１４０と接するように誤整列されることもある。ただし、誤整列が発生した場合にも、コンタクトホール１５５の形成段階でストレージノード電極１４０がエッチングされないように、エッチング選択比を調節することが可能である。コンタクトホール１５５の断面積は、少なくともストレージノード電極１４０の底部１４０ａの断面積より小さくありうる。
【００７４】
図１３〜図１８に示すように、モールド絶縁膜１３０及びキャッピング膜１４５が除去され、複数のストレージノード電極１４０の側壁部１４０ｂが露出されうる。
【００７５】
次いで、第１実施例で説明されたように、半導体メモリ素子の種類によって後続段階が継続される。
【００７６】
第３実施例は、第１実施例による長所を全て有し、かつ第１実施例に比べてモールド絶縁膜１３０のエッチング効率及びエッチング速度をさらに高めることができる。さらに具体的には、複数のコンタクトホール１５５は、モールド絶縁膜１３０のエッチング段階でエッチング溶液が浸透できる経路を提供する。これにより、周辺領域Ｐだけでなく、コンタクトホール１５５でエッチングが同時に始まることで、エッチング効率及びエッチング速度を第１実施例に比べて上昇させることができる。
【００７７】
［第４実施例］
図２５及び図２６を参照して、本発明の第４実施例による半導体メモリ素子の製造方法を説明する。第４実施例は、第１〜第３実施例の変形された例であり、このため、第１〜第３実施例の説明を参照してもよい。例えば、図２５及び図２６は、第２実施例の図１９〜図２２及び第３実施例の図２３及び図２４を参照することができる。したがって、第４実施例は、図５〜図１０、図１３、及び図２６を参照し、重複された部分についての説明は省略する。
【００７８】
図５〜図１０に示すように、複数のコンタクトプラグ１２０の一部分と連結された複数のストレージノード電極１４０がモールド絶縁膜１４０内の複数のストレージノード電極用ホール１３５の内部表面上に形成される。
【００７９】
図１９〜図２２に示すように、側壁部１４０ｂの外側面の上部１４２が露出された複数のストレージノード電極１４０及びセル領域Ｃ上のモールド絶縁膜１３０部分上を覆うキャッピング膜１４５’が形成される。
【００８０】
図２５及び図２６を参照すれば、キャッピング膜１４５’及び所定厚さほどエッチングされたモールド絶縁膜１３０の少なくとも上部をそれぞれ貫通し、複数のストレージノード電極１４０の間の少なくとも一部に配置される複数のコンタクトホール１５５が形成されうる。コンタクトホール１５５の形成については、第３実施例の図２３及び図２４をさらに参照することができる。
【００８１】
図１３〜図１８に示すように、モールド絶縁膜１３０及びキャッピング膜１４５’が除去され、複数のストレージノード電極１４０の側壁部１４０ｂが露出されうる。
【００８２】
次いで、第１実施例で説明されたように、半導体メモリ素子の種類によって後続段階が継続される。
【００８３】
第４実施例は、第１〜第３実施例の長所を全て含むことができる。すなわち、ストレージノード電極１４０の間のブリッジ発生が従来より大きいに抑制されうる。また、ストレージノード電極１４０の下部の物質、例えば、コンタクトプラグ１２０内のボイド生成が抑制されうる。したがって、本発明によるストレージノード電極１４０は、従来より高密度に配置され、従来の高さより高くできる。
【００８４】
［実験例］
図２７〜図３０は、本発明の実験例を示す断面ＳＥＭ写真である。図２７〜図３０は、第１実施例の図１３〜図１６の段階に対応する。ただし、図２７〜図３０でモールド絶縁膜２３０は、第２実施例の図２０のように所定厚さほどエッチングされた。
【００８５】
図２７を参照すれば、キャッピング膜２４５’は、フォトレジスト層から形成された。キャッピング膜２４５’は、複数のストレージノード電極２４０を覆っている。モールド絶縁膜２３０は、プラズマＣＶＤ法を利用してＴＥＯＳ酸化膜から形成された。半導体基板２０５の周辺領域上のモールド絶縁膜２３０は、図１４に示すように、所定厚さほどエッチングされた。
【００８６】
図２８は、モールド絶縁膜２３０が除去されている過程を示す。モールド絶縁膜２３０のエッチングは、ＬＡＬ溶液を利用して行われた。境界線２６０の上部では、ストレージノード電極２４０の側壁が露出され、境界線２６０の下部では、モールド絶縁膜２３０がまだ除去されていない。モールド絶縁膜２３０に対する湿式エッチングが、上方から下方に、そして右側から左側に進行することにより、エッチングが進行する境界線２６０は、斜めになっている。
【００８７】
図２９を参照すれば、湿式エッチング時間がさらに経過するによって、モールド絶縁膜(図２８の２３０参照）が全て除去され、ストレージノード電極２４０の側壁がいずれも露出された。図示されたように、モールド絶縁膜２３０が除去される間、ストレージノード電極２４０がキャッピング膜２４５’によってよく支持されていることが分かる。
【００８８】
図３０を参照すれば、湿式時間が過度に長いかまたは湿式溶液のエッチング速度が速過ぎる場合、ストレージノード電極２４０が半導体基板２０５から分離されることが観察される。したがって、モールド絶縁膜２３０をエッチングするための湿式時間及び湿式溶液のエッチング速度は、適切に調節する必要がある。
【００８９】
発明の特定の実施例に関する以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施例に限定されず、本発明の技術的思想内で当業者によって前記実施例を組合わせて実施するなど、様々な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００９０】
本発明は、半導体メモリ素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００９１】
【図１】従来のＤＲＡＭ素子の製造段階を示す断面図である。
【図２】図１のストレージノード電極の底面を示す平面図である。
【図３】従来のＤＲＡＭ素子の製造段階においてストレージノード電極のブリッジ発生を示す写真である。
【図４】従来のＤＲＡＭ素子の製造段階においてストレージノード電極のブリッジ発生を示す写真である。
【図５】本発明の第１実施例による半導体メモリ素子の製造方法を示す平面図である。
【図６】本発明の第１実施例による半導体メモリ素子の製造方法を示す断面図である。
【図７】本発明の第１実施例による半導体メモリ素子の製造方法を示す平面図である。
【図８】本発明の第１実施例による半導体メモリ素子の製造方法を示す断面図である。
【図９】本発明の第１実施例による半導体メモリ素子の製造方法を示す平面図である。
【図１０】本発明の第１実施例による半導体メモリ素子の製造方法を示す断面図である。
【図１１】本発明の第１実施例による半導体メモリ素子の製造方法を示す平面図である。
【図１２】本発明の第１実施例による半導体メモリ素子の製造方法を示す断面図である。
【図１３】本発明の第１実施例による半導体メモリ素子の製造方法を示す平面図である。
【図１４】本発明の第１実施例による半導体メモリ素子の製造方法を示す断面図である。
【図１５】本発明の第１実施例による半導体メモリ素子の製造方法を示す平面図である。
【図１６】本発明の第１実施例による半導体メモリ素子の製造方法を示す断面図である。
【図１７】本発明の第１実施例による半導体メモリ素子の製造方法を示す平面図である。
【図１８】本発明の第１実施例による半導体メモリ素子の製造方法を示す断面図である。
【図１９】本発明の第２実施例による半導体メモリ素子の製造方法を示す平面図である。
【図２０】本発明の第２実施例による半導体メモリ素子の製造方法を示す断面図である。
【図２１】本発明の第２実施例による半導体メモリ素子の製造方法を示す平面図である。
【図２２】本発明の第２実施例による半導体メモリ素子の製造方法を示す断面図である。
【図２３】本発明の第３実施例による半導体メモリ素子の製造方法を示す平面図及び断面図である。
【図２４】本発明の第３実施例による半導体メモリ素子の製造方法を示す断面図である。
【図２５】本発明の第４実施例による半導体メモリ素子の製造方法を示す平面図及び断面図である。
【図２６】本発明の第４実施例による半導体メモリ素子の製造方法を示す断面図である。
【図２７】本発明の一実験例を示す断面写真である。
【図２８】本発明の一実験例を示す断面写真である。
【図２９】本発明の一実験例を示す断面写真である。
【図３０】本発明の一実験例を示す断面写真である。
【符号の説明】
【００９２】
Ｃ  セル領域
Ｐ  周辺領域
１０５、２０５  半導体基板
１１０  層間絶縁膜
１１５  エッチング停止膜
１２０  コンタクトプラグ
１３０、２３０  モールド絶縁膜
１３２  側壁
１３４  上部面
１３５  ストレージノード電極用ホール
１４０、２４０  ストレージノード電極
１４０ａ  ストレージノード電極の底部
１４０ｂ  ストレージノード電極の側壁部
１４２  ストレージノード電極の側壁部の外側面の上部
１４５、１４５’、２４５’  キャッピング膜
１５５  コンタクトホール
２６０  境界線
【図１】
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【図２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図３】
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【図４】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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