(57)【要約】【課題】動作速度が速くかつ集積化が可能な新しい構造の不揮発性スイッチング素子およびこの不揮発性スイッチング素子を有する集積回路を提供することを可能とする。【解決手段】基板２上に設けられ、所定温度から±８０Ｋの範囲内の温度変化によって電気抵抗率が１０倍以上の変化を生じる材料の膜を有するスイッチング部６と、スイッチング部に温度変化を生じさせる機能を有するペルチエ素子１０，１２，１３と、スイッチング部とペルチエ素子との間に設けられペルチエ素子からの熱を伝達する電気絶縁体の膜を有する熱伝達／電気絶縁膜８と、スイッチング部に接続される１対の電極６ａ、６ｂと、を備えている。【選択図】図１
2007180406.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられ、所定温度から±８０Ｋの範囲内の温度変化によって電気抵抗率が１０倍以上の変化を生じる材料のスイッチング膜を有するスイッチング部と、前記スイッチング部に前記温度変化を生じさせる機能を有するペルチエ素子と、前記スイッチング部と前記ペルチエ素子との間に設けられ前記ペルチエ素子からの熱を伝達する電気絶縁体の膜を有する熱伝達／電気絶縁膜と、前記スイッチング部に接続される１対の電極と、を備えていることを特徴とする不揮発性スイッチング素子。
【請求項２】
前記スイッチング膜は、（Ｖ１−ｘＣｒｘ）２Ｏ３（０．００９７≦ｘ≦０．０１４０）、（Ｂａ０．９９９−ｘＳｒｘ）Ｃｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）の群から選択された１つの材料を含むことを特徴とする請求項１記載の不揮発性スイッチング素子。
【請求項３】
前記スイッチング膜は、（Ｖ１−ｘＣｒｘ）２Ｏ３（０．０１１０≦ｘ≦０．０１１９）、（Ｂａ０．９９９−ｘＳｒｘ）Ｃｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）の群から選択された１つの材料を含むことを特徴とする請求項１記載の不揮発性スイッチング素子。
【請求項４】
前記スイッチング膜は、（Ｖ１−ｘＣｒｘ）２Ｏ３（０≦ｘ≦０．０１８）、（Ｖ１−ｘＴｉｘ）２Ｏ３（０≦ｘ≦０．０５２）、Ｎｉ（Ｓ１−ｘＳｅｘ）２（０．２６≦ｘ≦０．２７５）、ＮｉＳ、ＣｕＩｒ２（Ｓ１−ｘＳｅｘ）４（０≦ｘ≦０．１）、Ｔｉ２Ｏ３、Ｆｅ３Ｏ４、ＥｕＯ１−ｘ（０．０００５≦ｘ≦０．００４）、ＷＯ３．０、ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘ（０．０５≦ｘ≦０．２０）、Ｂａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）の群から選択された１つの材料を含むことを特徴とする請求項１記載の不揮発性スイッチング素子。
【請求項５】
前記スイッチング膜は、（Ｖ１−ｘＣｒｘ）２Ｏ３（０．００４８≦ｘ＜０．００９７）、Ｂａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（ｘ＝０または０．３≦ｘ≦０．４）の群から選択された１つの材料を含むことを特徴とする請求項１記載の不揮発性スイッチング素子。
【請求項６】
前記スイッチング膜は、（Ｖ１−ｘＣｒｘ）２Ｏ３（ただし−０．００００７２２２×Ｔ＋０．０３３４４−０．０００４≦ｘ≦−０．００００７２２２×Ｔ＋０．０３３４４＋０．０００４）（ただしＴは絶対温度）なる組成の材料を含むことを特徴とする請求項１記載の不揮発性スイッチング素子。
【請求項７】
前記スイッチング素子はノーマリオン素子であり、前記スイッチング膜は（Ｖ１−ｘＣｒｘ）２Ｏ３（０．００９３≦ｘ＜０．００９７）を含むことを特徴とする請求項１記載の不揮発性スイッチング素子。
【請求項８】
前記スイッチング素子はノーマリオフ素子であり、前記スイッチング膜は（Ｖ１−ｘＣｒｘ）２Ｏ３（０．０１４０≦ｘ≦０．０１５０）、ＣｕＩｒ２（Ｓ１−ｘＳｅｘ）４（０．０≦ｘ≦０．０５）、ＷＯ３．０の群から選択された１つの材料を含むことを特徴とする請求項１記載の不揮発性スイッチング素子。
【請求項９】
前記スイッチング膜の材料は温度的なヒステリシスを有することを特徴とする請求項１乃至８のいずれかに記載の不揮発性スイッチング素子。
【請求項１０】
前記スイッチング膜は前記所定温度における電気抵抗率が、前記所定温度から８０Ｋ低い温度における電気抵抗率よりも１０倍以上低いか、または前記所定温度から８０Ｋ高い温度における電気抵抗率よりも１０倍以上高いことを特徴する請求項１乃至９のいずれかに記載の不揮発性スイッチング素子。
【請求項１１】
前記スイッチング部上を覆うように前記熱伝導／電気絶縁膜が設けられ、前記スイッチング部の直上の、前記熱伝導／電気絶縁膜上の領域に前記ペルチエ素子が設けられ、前記スイッチング部の両側面に前記１対の電極が設けられていることを特徴とする請求項１乃至１０のいずれかに記載の不揮発性スイッチング素子。
【請求項１２】
前記基板と前記スイッチング部との間に設けられた熱伝導率が２．０（Ｗ／ｍＫ）より低い材料を含む第１絶縁体と、前記ペルチエ素子の側面および上面を覆う熱伝導率が２．０（Ｗ／ｍＫ）より低い材料を含む第２絶縁体と、の少なくとも一方を備えていることを特徴とする請求項１１記載の不揮発性スイッチング素子。
【請求項１３】
前記熱伝導／電気絶縁膜は、前記ペルチエ素子の下面、側面、および上面を覆うように設けられ、前記スイッチング部は前記熱伝導／電気絶縁膜を覆うように設けられていることを特徴とする請求項１乃至１０のいずれかに記載の不揮発性スイッチング素子。
【請求項１４】
前記熱伝導／電気絶縁膜は前記スイッチング部の下面および側面を覆うように設けられ、前記ペルチエ素子は前記スイッチング部の側面に前記熱伝導／電気絶縁膜を挟むように設けられていることを特徴とする請求項１乃至１０のいずれかに記載の不揮発性スイッチング素子。
【請求項１５】
マトリクス状に配置された複数のセルを備え、各セルが請求項１乃至１４のいずれかに記載の不揮発性スイッチング素子を有していることを特徴とする集積回路。
【請求項１６】
前記セルは、前記１対の電極にそれぞれ接続される１対の第１接続電極と、前記ペルチエ素子に電流を流すための１対の第２接続電極とを有し、前記スイッチング素子が記憶素子として動作するメモリセルであり、少なくとも１つのセルの記憶素子のペルチエ素子に前記第２接続電極を介して電力を与えてスイッチング部の電気抵抗率を変えることにより前記セルに書き込みを行い、前記スイッチング部に前記第１接続電極を介して電流を流すことにより前記セルから読み出しを行うことを特徴とする請求項１５記載の集積回路。
【請求項１７】
少なくとも１つのセルに書き込みを行う場合に、前記書き込みを行うセルのペルチエ素子の温度変化と逆の温度変化を与える電力を、前記書き込みを行うセルに隣接するセルのペルチエ素子に与える機構を備えていることを特徴とする請求項１６記載の集積回路。
【請求項１８】
各セルのスイッチング部を前記所定温度にするために各セルのペルチエ素子にバイアス電力を与えることを特徴とする請求項１６または１７記載の集積回路。
【請求項１９】
書き込みが行われるセルに対しては、前記所定温度に戻すためのバイアス電力は、前記書き込みが行われるセルの書き込みのための電力に重畳されることを特徴とする請求項１８記載の集積回路。
【請求項２０】
基板上に所定温度から±８０Ｋの範囲内の温度変化によって電気抵抗率が１０倍以上の変化を生じる材料からなるスイッチング膜を形成する工程と、
前記スイッチング膜上に熱を伝達し電気絶縁体からなる熱伝達／電気絶縁膜を形成する工程と、
前記スイッチング膜とオーバラップするように前記熱伝達／電気絶縁膜上に第１導電型の第１ペルチエ電極膜を形成する工程と、
前記スイッチング膜とオーバラップするように前記第１ペルチエ電極膜上に第２導電型の第２ペルチエ電極膜を形成する工程と、
前記第２ペルチエ電極膜および前記第１ペルチエ電極膜をパターニングし、パターニングされた第１および第２ペルチエ電極膜を有するペルチエ素子を形成する工程と、
前記ペルチエ素子の両側の前記スイッチング膜にイオン注入することにより、前記ペルチエ素子直下のイオン注入されない前記スイッチング膜の領域をスイッチング部とする工程と、
熱処理することにより前記イオン注入された前記スイッチング膜の領域を合金化して前記スイッチング部の電極を形成する工程と、
を備えていることを特徴とする不揮発性スイッチング素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性スイッチング素子およびその製造方法ならびに不揮発性スイッチング素子を有する集積回路に関する。
【背景技術】
【０００２】
電気的なスイッチングを行うセルを集積した回路として、最も普遍的に用いられている物は半導体材料によって作製したトランジスタをスイッチング素子として用いるものである。しかしながら近年の半導体回路の微細化の進展に伴ってトランジスタのゲート絶縁膜の薄膜化が進み、リーク電流の増大によってＣＭＯＳといえども消費電力の抑制が困難になってきた。
【０００３】
また、メモリとして揮発性なものはＤＲＡＭ(Dynamic Random Access Memory)あるいはＳＲＡＭ(Static Random Access Memory)が、不揮発性なもとしてフラッシュメモリが最も用いられているが、ＭＲＡＭ(Magnetic Random Access Memory)、ＦＲＡＭ(Ferroelectric Random Access Memory)、ＯＵＭ(Ovonic Unified Memory)、ＲＲＡＭ(Resistive Random Access Memory)などがこれらの特性を上回る可能性があるとして各種提案されてきた（例えば、特許文献１参照）。
【特許文献１】米国特許出願公開第２００４／０１８８６６８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながらＤＲＡＭはスケーリングなどの問題、ＳＲＡＭはセル面積や消費電力の問題、フラッシュは書き込み時間の問題、ＭＲＡＭは消費電力などの問題、ＦＲＡＭはスケーリングや信頼性の問題が知られ、ＯＵＭやＲＲＡＭなどは未だ開発途上段階である。
【０００５】
一方で温度による電気抵抗変化を示す物質を利用したサーミスタが古くから知られ、電流制限、電流減衰無接点スイッチ、温度検知、定温発熱体、温度センサ（赤外線検出器）などの応用が知られていた。しかしながらこれらは集積化する必要性が無いものか、あるいは熱源を回路外に持つものであった。
【０００６】
熱による抵抗変化は知られていたものの、加熱源および冷却源を持つ熱的電気スイッチ素子を集積化して不揮発性のメモリあるいはロジック回路として用いることができるとは考えられていなかった。
【０００７】
また、Ｖ２Ｏ３系の酸化物においてヒステリシスのある金属／絶縁体転移が存在することが知られている（例えば、Physical Review B、 Volume 22、 Number 6、 1980、 pp2626参照）。しかし、この論文は、Ｖ２Ｏ３系の酸化物における金属／絶縁体転移の原理を研究しているが、不揮発性メモリあるいはロジック回路への適用については述べられていない。
【０００８】
本発明は、上記事情を考慮してなされたものであって、動作速度が速くかつ集積化が可能な新しい構造の不揮発性スイッチング素子およびその製造方法ならびに不揮発性スイッチング素子を有する集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の態様による不揮発性スイッチング素子は、基板上に設けられ、所定温度から±８０Ｋの範囲内の温度変化によって電気抵抗率が１０倍以上の変化を生じる材料のスイッチング膜を有するスイッチング部と、前記スイッチング部に前記温度変化を生じさせる機能を有するペルチエ素子と、前記スイッチング部と前記ペルチエ素子との間に設けられ前記ペルチエ素子からの熱を伝達する電気絶縁体の膜を有する熱伝達／電気絶縁膜と、前記スイッチング部に接続される１対の電極と、を備えていることを特徴とする。
【００１０】
なお、前記スイッチング膜は、（Ｖ１−ｘＣｒｘ）２Ｏ３（０．００９７≦ｘ≦０．０１４０）、（Ｂａ０．９９９−ｘＳｒｘ）Ｃｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）の群から選択された１つの材料を含んでいてもよい。
【００１１】
なお、前記スイッチング膜は、（Ｖ１−ｘＣｒｘ）２Ｏ３（０．０１１０≦ｘ≦０．０１１９）、（Ｂａ０．９９９−ｘＳｒｘ）Ｃｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）の群から選択された１つの材料を含んでいてもよい。
【００１２】
なお、前記スイッチング膜は、（Ｖ１−ｘＣｒｘ）２Ｏ３（０≦ｘ≦０．０１８）、（Ｖ１−ｘＴｉｘ）２Ｏ３（０≦ｘ≦０．０５２）、Ｎｉ（Ｓ１−ｘＳｅｘ）２（０．２６≦ｘ≦０．２７５）、ＮｉＳ、ＣｕＩｒ２（Ｓ１−ｘＳｅｘ）４（０≦ｘ≦０．１）、Ｔｉ２Ｏ３、Ｆｅ３Ｏ４、ＥｕＯ１−ｘ（０．０００５≦ｘ≦０．００４）、ＷＯ３．０、ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘ（０．０５≦ｘ≦０．２０）、Ｂａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）の群から選択された１つの材料を含んでいてもよい。
【００１３】
なお、前記スイッチング膜は、（Ｖ１−ｘＣｒｘ）２Ｏ３（０．００４８≦ｘ＜０．００９７）、Ｂａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（ｘ＝０または０．３≦ｘ≦０．４）の群から選択された１つの材料を含んでいてもよい。
【００１４】
なお、前記スイッチング膜は、（Ｖ１−ｘＣｒｘ）２Ｏ３（ただし−０．００００７２２２×Ｔ＋０．０３３４４−０．０００４≦ｘ≦−０．００００７２２２×Ｔ＋０．０３３４４＋０．０００４）（ただし、Ｔは絶対温度すなわちケルビンによる値）なる組成の材料を含んでいてもよい。
【００１５】
なお、前記スイッチング素子はノーマリオン素子であり、前記スイッチング膜は（Ｖ１−ｘＣｒｘ）２Ｏ３（０．００９３≦ｘ＜０．００９７）を含んでいてもよい。
【００１６】
なお、前記スイッチング素子はノーマリオフ素子であり、前記スイッチング膜は（Ｖ１−ｘＣｒｘ）２Ｏ３（０．０１４０≦ｘ≦０．０１５０）、ＣｕＩｒ２（Ｓ１−ｘＳｅｘ）４（０．０≦ｘ≦０．０５）、ＷＯ３．０の群から選択された１つの材料を含んでいてもよい。
【００１７】
なお、前記スイッチング膜の材料は温度的なヒステリシスを有していてもよい。
【００１８】
なお、前記スイッチング膜は前記所定温度環境における電気抵抗率が、前記所定温度から８０Ｋ低い温度における電気抵抗率よりも１０倍以上低いか、または前記所定温度から８０Ｋ高い温度における電気抵抗率よりも１０倍以上高くてもよい。
【００１９】
なお、前記スイッチング部上を覆うように前記熱伝導／電気絶縁膜が設けられ、前記スイッチング部の直上の、前記熱伝導／電気絶縁膜上の領域に前記ペルチエ素子が設けられ、前記スイッチング部の両側面に前記１対の電極が設けられていてもよい。
【００２０】
なお、前記基板と前記スイッチング部との間に設けられた熱伝導率が２．０（Ｗ／ｍＫ）より低い材料を有する第１絶縁体と、前記ペルチエ素子の側面および上面を覆う熱伝導率が２．０（Ｗ／ｍＫ）より低い材料を有する第２絶縁体と、の少なくとも一方を備えていてもよい。
【００２１】
なお、前記熱伝導／電気絶縁膜は、前記ペルチエ素子の下面、側面、および上面を覆うように設けられ、前記スイッチング部は前記熱伝導／電気絶縁膜を覆うように設けられていてもよい。
【００２２】
なお、前記熱伝導／電気絶縁膜は前記スイッチング部の下面および側面を覆うように設けられ、前記ペルチエ素子は前記スイッチング部の側面に前記熱伝導／電気絶縁膜を挟むように設けられていてもよい。
【００２３】
また、本発明の第２の態様による集積回路は、マトリクス状に配置された複数のセルを備え、各セルが上記のいずれかに記載の不揮発性スイッチング素子を有していることを特徴とする。
【００２４】
なお、前記セルは、前記１対の電極にそれぞれ接続される１対の第１接続電極と、前記ペルチエ素子に電流を流すための１対の第２接続電極とを有し、前記スイッチング素子が記憶素子として動作するメモリセルであり、少なくとも１つのセルの記憶素子のペルチエ素子に前記第２接続電極を介して電力を与えてスイッチング部の電気抵抗率を変えることにより前記セルに書き込みを行い、前記スイッチング部に前記第１接続電極を介して電流を流すことにより前記セルから読み出しを行ってもよい。
【００２５】
なお、少なくとも１つのセルに書き込みを行う場合に、前記書き込みを行うセルのペルチエ素子の温度変化と逆の温度変化を与える電力を、前記書き込みを行うセルに隣接するセルのペルチエ素子に与える機構を備えていてもよい。
【００２６】
なお、各セルのスイッチング部を前記所定温度にするために各セルのペルチエ素子にバイアス電力を与えてもよい。
【００２７】
なお、書き込みが行われるセルに対しては、前記所定温度に戻すためのバイアス電力は、前記書き込みが行われるセルの書き込みのための電力に重畳してもよい。
【００２８】
また、本発明の第３の態様による不揮発性スイッチング素子の製造方法は、基板上に所定温度から±８０Ｋの範囲内の温度変化によって電気抵抗率が１０倍以上の変化を生じる材料からなるスイッチング膜を形成する工程と、前記スイッチング膜上に熱を伝達し電気絶縁体からなる熱伝達／電気絶縁膜を形成する工程と、前記スイッチング膜とオーバラップするように前記熱伝達／電気絶縁膜上に第１導電型の第１ペルチエ電極膜を形成する工程と、前記スイッチング膜とオーバラップするように前記第１ペルチエ電極膜上に第２導電型の第２ペルチエ電極膜を形成する工程と、前記第２ペルチエ電極膜および前記第１ペルチエ電極膜をパターニングし、パターニングされた第１および第２ペルチエ電極膜を有するペルチエ素子を形成する工程と、前記ペルチエ素子の両側の前記スイッチング膜にイオン注入することにより、前記ペルチエ素子直下のイオン注入されない前記スイッチング膜の領域をスイッチング部とする工程と、熱処理することにより前記イオン注入された前記スイッチング膜の領域を合金化して前記スイッチング部の電極を形成する工程と、を備えていることを特徴とする。
【発明の効果】
【００２９】
本発明によれば、動作速度が速くかつ集積化が可能な新しい構造の不揮発性スイッチング素子およびその製造方法ならびに不揮発性スイッチング素子を有する集積回路を提供することができる。
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００３１】
（第１実施形態）
本発明の第１実施形態による集積回路を、図１（ａ）乃至図８（ｃ）を参照して説明する。本実施形態の集積回路は、マトリクス状に配置された複数のセルを有し、各セルは、図１（ａ）、１（ｂ）、１（ｃ）に示す不揮発性スイッチング素子（以下、単にスイッチング素子ともいう）を備えている。図１（ａ）は本実施形態に係るスイッチング素子１の平面図、図１（ｂ）は図１（ａ）に示す切断線Ａ−Ａで切断したときの断面図、図１（ｃ）は図１（ａ）に示す切断線Ｂ−Ｂで切断したときの断面図である。なお、図１（ａ）の平面図においては、後述する層間絶縁膜１６は図示されていない。
【００３２】
本実施形態に係るスイッチング素子１は、基板２上に設けられたスイッチング部６と、このスイッチング部６の両側面に接するように設けられた電極部６ａ、６ｂと、スイッチング部６上に設けられた熱伝導性が高く電気的絶縁材からなる熱伝導／電気絶縁膜８と、この熱伝導／電気絶縁膜８上に設けられたペルチエ素子１３とを備えている。スイッチング部６および電極部６ａ、６ｂは基板２上に設けられた絶縁体からなる素子分離領域４によって囲まれており、他のスイッチング素子と電気的に分離されている。スイッチング部６は、後述するように、温度の変化に応じて低抵抗状態から高抵抗状態へ、または高抵抗状態から低抵抗状態へと状態変化が可能な材質からなっている。電極６ａは、ペルチエ素子１３を覆うように設けられた層間絶縁膜１６に形成されたコンタクト１９ａを介して外部と電気的に接続され、電極６ｂは層間絶縁膜１６に形成されたコンタクト１９ｂを介して外部と電気的に接続される。また、ペルチエ素子１３は、第１ペルチエ電極１０と、この第１ペルチエ電極１０の一部分に重なる部分を有する第２ペルチエ電極１２とを備えている。第１ペルチエ電極１０と第２ペルチエ電極１２との重なる領域は、スイッチ部６を覆うように配置される。第１ペルチエ電極１０は層間絶縁膜１６に形成されたコンタクト１７ａを介して外部と電気的に接続され、第２ペルチエ電極１２は層間絶縁膜１６に形成されたコンタクト１７ｂを介して外部と電気的に接続される。
【００３３】
このように構成された本実施形態に係るスイッチング素子１においては、コンタクト１７ａ、１７ｂの一方からペルチエ素子１３に電流を流すことにより、ペルチエ素子１３を発熱または吸熱させ、この熱を熱伝導／電気絶縁膜８を介してスイッチング部６に伝達させて、スイッチング部６を低抵抗状態および高抵抗状態のうちの一方の抵抗状態から他方の抵抗状態に転移させる。この転移された後の抵抗状態をコンタクト１９ａ、１９ｂ間に電流を流すことにより検出する。第１ペルチエ電極１０と第２ペルチエ電極１２との重なる領域が、スイッチ部６を覆うように配置されているため、ペルチエ素子１３からの発熱または吸熱は効率良くスイッチング部６に伝達される。なお、ペルチエ素子１３はｐ型のペルチエ電極（本実施形態においては、ペルチエ電極１２）からｎ型のペルチエ電極（本実施形態においては、ペルチエ電極１０）に電流を流した場合は発熱し、逆方向に、すなわちｎ型のペルチエ電極からｐ型のペルチエ電極に電流を流した場合は吸熱が生じる。
【００３４】
次に、本実施形態に係るスイッチング素子１の製造方法を説明する。スイッチング素子１の製造工程を図２（ａ）乃至図８（ｃ）に示す。
【００３５】
まず、図２（ａ）、２（ｂ）に示すように、素子形成領域５を取り囲むように素子分離領域４が形成された単結晶Ｓｉ基板２を用意する。なお、図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。続いて、素子形成領域５上に、スイッチング部６として（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３膜を膜厚５ｎｍ成膜する（図３（ａ）、３（ｂ）参照）。なお、図３（ａ）は平面図であり、図３（ｂ）は図３（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。
【００３６】
（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３膜の成膜方法はスパッタ法やＣＶＤ(Chemical Vapor Deposition)法、ＡＬＤ(Atomic Layer Deposition)法、溶液塗布法、ＭＢＥ(Molecular Beam Epitaxy)法などいずれも可能である。上記（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３膜は基板２に対して直接エピタキシャルに成膜されていても良いし、図示しないバッファ膜を挟んでエピタキシャルに成膜されても良い。また、図示しない界面層を挟んで高配向状態に成膜されても良いし、多結晶状態でも良いし、アモルファス状態でも良い。スイッチング部６に用いられる材料（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３は、電気伝導度の結晶方位依存性が若干ある。このため、上記材料をエピタキシャルな膜として用いた方がスイッチング特性は良く、ロジック回路等に適用する場合には都合が良いが、成膜条件が狭いことが予想される。材料（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３は、電気伝導度の結晶方位依存性が大きくないため、多結晶またはアモルファスな膜でも用いることが可能であり、エピタキシャルな膜に比べればスイッチング特性は劣るが、不揮発性メモリに適用する場合には、十分満足できる仕様であると考えられる。
【００３７】
また、上記基板２はシリコン単結晶に限らず、シリコン以外の物質からなる基板でも可能である。単体、化合物、有機物全て原理的に可能である。また上記基板２は単結晶に限らない。多結晶でも良いし、アモルファスでも可能である。例えばアモルファスＳｉＯ２基板や、アクリル基板など想定される用途に応じて選択可能である。シリコン基板を用いる場合、例えばトランジスタなどの増幅回路を基板側に作製することで、本スイッチング素子部分の抵抗変化を増幅することができる。その他の基板でも、ＴＦＴ（Thin Film Transistor）のような増幅回路を本スイッチング素子より基板側に作製することができる。
【００３８】
また、スイッチング部６として、エピタキシャルなＶ２Ｏ３系の膜を成膜し、基板からの面内張力または応力が加わるような状態にすることも可能である。Ｖ２Ｏ３系の膜に面内張力または応力を与える場合は、基板としてシリコン以外にも適切な格子定数の物質を用いることも有効である。この場合Ｃｒを添加しなくてもＶ２Ｏ３系物質の低抵抗状態（金属状態）と高抵抗状態（絶縁体状態）のいずれか一方の抵抗状態から他方の抵抗状態への転移を室温すなわち約２５℃付近にすることが可能になるため、２０℃以上２８℃以下の温度変動がある第１温度環境あるいは１℃以上６０℃以下の温度変動がある第２温度環境で用いることが出来るようになるといった利点がある。スイッチング部に応力を加える方法は、基板からの応力以外にもプロセス応力やスイッチング部６以外の膜からの応力などを利用できる。そのような応力が加わっている場合、現実的に可能な応力の範囲から考えてスイッチング部の組成は（Ｖ１−ｘＣｒｘ）２Ｏ３（ただしｘは０から０．０２の範囲）まで拡げることができる。
【００３９】
上記ではスイッチング部６の材料として（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３膜を用いたが、（Ｖ１−ＸＣｒＸ）２Ｏ３（ただしＸは０．００９７≦Ｘ≦０．０１４０の範囲）の範囲であれば、第１温度環境から±８０℃の温度変化によって、抵抗状態が反転（低抵抗状態から高抵抗状態への変化、あるいは高抵抗状態から低抵抗状態への変化）することが図１４（H. Kuwamoto, J. M. Honig, J. Appel, Phys. Rev. B22, 2626, (1980).）および図６９(H. Kuwamoto, J. M. Honig, J. Appel, Phys. Rev. B22, 2626, (1980).)から理解される。抵抗状態が反転した後、第１温度環境に戻しても抵抗状態は反転しない。したがって、かかる組成であれば第１温度環境にて実用的に用いることが可能である。例えば第１温度環境を保つような温度調節機構を備えた環境にて用いることが考えられる。この組成範囲であっても、下に述べるチタンのイオンインプランテーション量は下記の値から変化させる必要は無い。
【００４０】
また（Ｖ１−ｘＣｒｘ）２Ｏ３（ただし０．０１１０≦ｘ≦０．０１１９の範囲であれば、第２温度環境から±８０℃の温度変化によって抵抗状態が反転するものの、抵抗状態が反転した後に第２温度環境に戻しても抵抗状態が反転しないことが同様に図６８（H. Kuwamoto, J. M. Honig, J. Appel, Phys. Rev. B22, 2626, (1980).）から理解され、第２温度環境にて実用的に用いることができる。例えば通常の屋内環境にて積極的な温度調節機構を使用せずに用いることが考えられる。この組成範囲であっても、下に述べるチタンのイオンインプランテーション量は下記と同程度で十分である。
【００４１】
また、２０℃未満のある温度から±４℃の温度変動がある第３温度環境で用いるためには、０≦ｘ≦０．０１８といった組成範囲のいずれか適切な値を用いることができることが同様に図７０（H. Kuwamoto, J. M. Honig, J. Appel, Phys. Rev. B22, 2626, (1980).）から理解される。例えば冷却機構を備えた環境にて用いることが可能である。この組成範囲の場合、下に述べるチタンのイオンインプランテーション量は適切な値を用いることが必要であるが、図１２（D. B. McWhan, A. Menth, J. P. Remeika, W. F. Brinkman, T. M. Rice, Phys. Rev. B7, 1920 (1973). ）や図１４などにより、どのような値にすべきか容易に算出可能である。
【００４２】
また、２８℃を超えるある温度から±４℃の温度変動がある第４温度環境で用いるためには、０．００４８≦ｘ≦０．０１４０といった組成範囲のいずれか適切な値を用いることができることが同様に図６９および図７０から理解される。例えば温度上昇が避けられない環境で、かつ冷却コストを低減することが望まれる環境で用いることが可能である。この組成範囲の場合も、下に述べるチタンのイオンインプランテーション量は適切な値を用いることが必要であるが、図１２や図１４などにより、どのような値にすべきか容易に算出可能である。
【００４３】
また、温度Ｔの時間平均値が１７３Ｋ≦Ｔ≦４０３Ｋの範囲の一定値でかつ温度Ｔ（Ｋ）の時間変動が±３０Ｋである第５温度環境で用いる場合は、設計された時間平均温度Ｔ（Ｋ）として、（Ｖ１−ｘＣｒｘ）２Ｏ３（ただし−０．００００７２２２×Ｔ＋０．０３３４４−０．０００４≦ｘ≦−０．００００７２２２×Ｔ＋０．０３３４４＋０．０００４）なる組成範囲に設定すれば適用可能であることが、図７１および第２温度環境における組成範囲導出手法と同様の手法により理解される。温度Ｔの範囲として１７３Ｋ≦Ｔ≦４０３Ｋすなわち−１００℃から１３０℃までの間としたのは、第５温度環境とは屋内外の比較的温度変動の激しい環境にて素子全体に対するサーマルヘッドなどのような積極的な温度調節機構を使うことなく、あるいは簡便な温度調節機構のみで用いることを想定しているためであり、そのような想定として考えられる時間平均温度は南極大陸における−１００℃程度、炎天下の温室などの１３０℃程度であると考えられるために記したものである。
【００４４】
また上記第１温度環境乃至第５温度環境にて、温度変化させる値ΔＴとして±８０Ｋを示したが、物質固有の温度ヒステリシスの値より大きければよい。ΔＴ＝±８０Ｋにおいて１０倍以上の抵抗変化が生ずるような物質を用いれば、ΔＴの絶対値である｜ΔＴ｜が８０Ｋより大きい場合、電気抵抗地の変化はさらに大きくなる場合が多い。｜ΔＴ｜の値が小さければ素子を動作させる電力が小さくなる利点があるが、下限はスイッチング部に用いる物質固有の温度ヒステリシスの大きさである。上記Ｖ２Ｏ３系を用いる場合、温度ヒステリシスが８０Ｋ程度であるから、８０Ｋが下限となる。逆に｜ΔＴ｜が大きすぎるとスイッチングに要する電力が増大する上、温度衝撃が大きくなることによるスイッチング素子の経年劣化が著しくなるといった懸念があるため、｜ΔＴ｜を無限に大きくすることは不可能である。｜ΔＴ｜が既知の技術であるＰＲＡＭと同程度の２７０Ｋを超えると、本実施形態によるスイッチング素子の低消費電力といった最大の利点が失われるため、事実上の｜ΔＴ｜の上限は２７０Ｋである。｜ΔＴ｜は下限に近い温度に設定して用いることが望ましい。
【００４５】
また上記温度変化ΔＴにおける抵抗変化量として、１０倍といった値を示した。抵抗変化量は大きければ大きいほど集積回路としての設計が容易になるため好ましい。上限は実際に存在する物質の変化量であり、Ｖ２Ｏ３系の低温における１０６倍や、ＥｕＯ系の低温における１０１５倍などが上限であろう。逆に抵抗変化量が１０倍以内であると、トランジスタなどによって変化量を増幅することが難しくなるため、オン状態とオフ状態の区別が難しくなる。したがって事実上の上限は１０倍である。
【００４６】
上記（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３膜６を成膜後にＣＭＰ(Chemical Mechanical Polishing)などによって図３（ａ）、３（ｂ）に示すように平坦にすれば以降の素子構造が比較的単純になるがが、必ずしもこの段階でのＣＭＰは必要ない。本実施形態では説明が簡便になるように、図３（ａ）、３（ｂ）のようにＣＭＰをしたものとして以降のプロセスを説明する。
【００４７】
次に、図４（ａ）、４（ｂ）に示すように、（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３膜6上に熱伝導／電気絶縁膜８として、例えばＡｌＮ膜を２ｎｍ成膜する。なお、図４（ａ）は平面図であり、図４（ｂ）は図４（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。
【００４８】
次に、図５（ａ）、５（ｂ）、５（ｃ）に示すように、ＡｌＮ膜８上にペルチエ素子の第１ペルチエ電極１０となる例えば、ｎ型のＢｉ２Ｔｅ３膜（例えば（Ｂｉ２Ｔｅ３）０．９５（Ｂｉ２Ｓｅ３）０．０５など）を膜厚３ｎｍ形成する。その後、ｎ型のＢｉ２Ｔｅ３膜をパターニングすることにより第１ペルチエ電極１０を形成する。なお、図５（ａ）は平面図であり、図５（ｂ）は図５（ａ）に示す切断線Ａ−Ａで切断したときの断面図であり、図５（ｃ）は図５（ａ）に示す切断線Ｂ−Ｂで切断したときの断面図である。
【００４９】
次に、図６（ａ）、６（ｂ）、６（ｃ）に示すように、第１ペルチエ電極１０を覆うように、第２ペルチエ電極となるｐ型のＢｉ２Ｔｅ３膜（例えば（Ｂｉ２Ｔｅ３）０．２５（Ｂｉ２Ｓｅ３）０．７５など）を膜厚３ｎｍ形成する。このｐ型のＢｉ２Ｔｅ３膜をパターニングすることにより、第２ペルチエ電極１２を形成する。なお、図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）に示す切断線Ａ−Ａで切断したときの断面図であり、図６（ｃ）は図６（ａ）に示す切断線Ｂ−Ｂで切断したときの断面図である。なお、本実施形態においては、ｎ型のＢｉ２Ｔｅ３膜を先に成膜し、ｐ型のＢｉ２Ｔｅ３膜を後に成膜したが、ｐ型のＢｉ２Ｔｅ３膜を先に成膜してもよい。すなわち、ペルチエ電極のｎ型とｐ型とが逆になっている構造でもよい。また、ペルチエ電極１０をｎ型、ペルチエ電極１２をｐ型とするような素子と、ペルチエ電極１０をｐ型、ペルチエ電極１２をｎ型とするようなスイッチング素子を交互に配置する場合、配線を単純化することが可能となるとともに、隣り合うスイッチング素子間の干渉を低減することが可能となる。
【００５０】
上記では第１温度環境または第２温度環境にて用いることを想定し、ペルチエ電極として第１温度環境または第２温度環境にて最も高い性能指数が得られるＢｉ２Ｔｅ３系を用いたが、第３温度環境または第５温度環境にて用いる場合は、その温度によって適切なペルチエ電極を選択すべき場合があろうし、どのような温度でどのようなペルチエ電極の性能指数が高くなるかについてはよく知られている。本実施形態において、それら第３温度環境にて用いるペルチエ電極材料に置換すること対して、原理的な不具合は存在しない。第４温度環境または第５温度環境にて用いる場合、現時点まで知られているスイッチング材料として適用可能な物質の動作可能温度範囲の程度であれば、上記Ｂｉ２Ｔｅ３系の性能指数が適していると考えられるが、公知文献に記載があるような高温での性能指数が高い他のペルチエ電極材料を選択することも可能である。
【００５１】
次に、第１および第２ペルチエ電極１０、１２上に、マスクパターン１４を形成し、このマスクパターン１４を用いて、第１および第２ペルチエ電極１０、１２をパターニングする（図７（ａ）、７（ｂ）、７（ｃ）参照）。なお、図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）に示す切断線Ａ−Ａで切断したときの断面図であり、図７（ｃ）は図７（ａ）に示す切断線Ｂ−Ｂで切断したときの断面図である。
【００５２】
次に、上記マスクパターンを用いてチタンイオンをイオン注入することにより、マスクパターン１４によって覆われていない領域の（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３膜６中にチタンイオンが注入され、例えば、（Ｖ０．９３８５Ｃｒ０．０１１５Ｔｉ０．０５）２Ｏ３からなる電極６ａ、６ｂが形成される（図８（ａ）、８（ｂ）、８（ｃ）参照）。上記（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３膜の上には薄い熱伝導／電気絶縁膜８があるが、通常のｋｅＶ程度のイオンインプラエネルギーであれば、薄い熱伝導／電気絶縁膜８の下の（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３膜中においてチタン濃度のピークがあるようなイオン注入がなされる。イオン注入後、マスクパターン１４を除去する。なお、図８（ａ）は平面図であり、図８（ｂ）は図８（ａ）に示す切断線Ａ−Ａで切断したときの断面図であり、図８（ｃ）は図８（ａ）に示す切断線Ｂ−Ｂで切断したときの断面図である。
【００５３】
続いて、チタンが注入された（Ｖ０．９３８５Ｃｒ０．０１１５Ｔｉ０．０５）２Ｏ３膜６ａ、６ｂの合金化を促すために１０００℃で３０秒間のアニールを行う。その後、図１（ａ）、１（ｂ）、１（ｃ）に示すように層間絶縁膜１６を形成し、この層間絶縁膜１６に開口を形成し、これらの開口を例えば金属で埋め込むことにより、コンタクト１７ａ、１７ｂ、１９ａ、１９ｂを形成し、スイッチング素子１を完成する。
【００５４】
次に、本実施形態に係るスイッチング素子１のスイッチング部６に用いられるＶ２Ｏ３系物質（（Ｖ１−ｘＣｒｘ）２Ｏ３）の電気抵抗率の温度変化を、Ｃｒの組成ｘをパラメータとして表したグラフを図９に示す（H. Kuwamoto, J. M. Honig, J. Appel, Phys. Rev. B22, 2626, (1980). ）。図９の縦軸に示す電気抵抗率は、（Ｖ１−ｘＣｒｘ）２Ｏ３のｃ軸方向の測定値であり、測定は温度を下げながら行われた。図９からわかるように、Ｃｒが約１ｍｏｌ％含まれる材料である（Ｖ０．９９Ｃｒ０．０１）２Ｏ３は、室温すなわち約２５℃付近において数百倍の電気抵抗変化を示す。したがって約２５℃付近にて例えば８０℃の温度変化が生じれば、電気抵抗が数百倍変化することがわかる。
【００５５】
次に、材料（Ｖ０．９９Ｃｒ０．０１）２Ｏ３の電気抵抗率のヒステリシス曲線を図１０（H. Kuwamoto, J. M. Honig, J. Appel, Phys. Rev. B22, 2626, (1980). ）に示す。材料（Ｖ０．９９Ｃｒ０．０１）２Ｏ３は、室温すなわち約２９８Ｋより約４０Ｋ高い温度で高抵抗状態、約３０Ｋ低い温度で低抵抗状態になっており、その間でヒステリシスがあることがわかる。以下では、マージンを含めて抵抗率が１Ωｃｍから１０−２Ωｃｍの変化とみなして計算する。
【００５６】
スイッチング部６の大きさとして、マージンを含めて膜厚１０ｎｍ、長さ１００ｎｍ、幅１０ｎｍとした場合、長さ方向の抵抗は１０Ωから１ｋΩの範囲で変化する。上記１０倍オーダーの抵抗変化率は、例えばシリコントランジスタでの１０６倍よりはかなり小さいが、例えばＯＵＭメモリでは同程度の抵抗率変化で動作が確認されており、十分利用可能であると考えられる。
【００５７】
スイッチング部６の体積は１０４ｎｍ３であって、密度が約１０ｇ／ｃｍ３であることから質量は１０−１６ｇと見積もられる。比熱は約１．５Ｊ／ｇＫであるから８０℃の温度変化を生じさせるための熱量は２×１０−１３Ｊ程度である。
【００５８】
ペルチエ素子１３を構成するペルチエ電極１０、１２の材料であるＢｉ２Ｔｅ３は、ゼーベック係数が約２×１０−４Ｖ／Ｋ、電気伝導率（抵抗率の逆数）が１０３ Ω−１ｃｍ−１程度、熱伝導率が０．０２Ｗ／ｃｍＫ程度が得られ、無次元性能指数が約０．６と控えめの見積もりを用いる。このとき、ｐ型Ｂｉ２Ｔｅ３において、２３０μＶ／Ｋ程度の熱起電力、ｎ型Ｂｉ２Ｔｅ３において−１７０μＶ／Ｋ程度の熱起電力が得られる。ペルチエ素子１３のコールドサイドで吸収する熱量を見積もると、上記程度の大きさで電極抵抗が６００Ωとして、最大吸熱電流が１０−４アンペア程度と計算される。このときの最大温度差は９０Ｋであるから、前述のヒステリシス範囲より大きい温度変化を求めるのであれば５０Ｋも変化すれば十分であり、十分に動作に余裕があると考えられる。本実施形態では、スイッチング素子１は余裕をみて室温すなわち約２５℃から±８０℃の温度変化に必要な消費電力や動作速度を考えている。本実施形態に係るスイッチング素子１は後述するように、ノーマリオン素子またはノーマリオフ素子としても用いることができる。このため、スイッチング素子１がノーマリオン素子およびノーマリオフ素子として混載される場合は余裕を見て８０℃の温度変化に必要な消費電力や動作速度を考えているが、ノーマリオン素子あるいはノーマリオフ素子として混載しない場合は、高々５０Ｋ程度の温度変化で十分な可能性が高い。したがって、本実施形態で見積もられる動作仕様は余裕のあるものである。
【００５９】
上記の説明は、ペルチエ素子１３のコールドサイドでの見積もりであった。ペルチエ素子１３のホットサイドでは、ペルチエ電極１０、１２内のジュール熱が加算されるためコールドサイドより低い電力で上記性能が得られることが明らかである。実際の素子設計において、動作環境温度が上記ヒステリシス範囲の中央の温度よりとなるようにスイッチング素子の組成を設計するよりも、むしろ動作環境温度が上記ヒステリシス範囲の中央よりもむしろ低い状態となるようにスイッチング素子の組成を設計すれば、ペルチエ素子１３の特性をよりいっそう有効に利用できると考えられる。
【００６０】
また、スイッチング部６とペルチエ素子１３を隔てる熱伝導／電気絶縁膜８の材料であるＡｌＮの熱伝導度はマージンを見込んでも２５０Ｗ／ｍＫであるから、マージンを見て１０ｎｍの膜厚としても上記２×１０−１３Ｊの熱量が移動する速度は７ｎｓｅｃと計算され、スイッチング速度へ与える影響は無いことが確認される。
【００６１】
本実施形態による集積回路においては、図１１に示すように、情報を書き込むセル１ａに単体では８０℃昇温するような熱量を発生させる電流（書き込み信号）を与える場合、縦横方向に隣接するセル１ｂには単体では例えば４０Ｋ降温させうるような熱量を発生させる逆符号の電流（干渉抑制信号）を与え、斜め方向に隣接するセル１ｃには単体では例えば２０Ｋ降温させうるような熱量を発生させる逆符号の電流（干渉抑制信号）を与えてもよい。なお、図１１は、本実施形態による集積回路の平面図を示し、セルがアレイ状に配置されている。なお、上述の説明においては、書き込みはセルを昇温させる場合を例にとって説明したが、降温させる場合もある。この場合は、隣接するセルには単体として昇温させる電流を与える必要がある。
【００６２】
このような干渉抑制信号を書き込み時に隣接するセルに与えることによって、隣接するセルでは２０Ｋ以下の温度変化に留めることが可能で、既に書き込まれている情報が保持され、セル間の干渉を抑制することができる。さらに近隣のセルにもこれより低い適切な電流（干渉抑制信号）を与えることで、セル間の干渉をさらに抑制することも可能である。
【００６３】
上記説明では、書き込み電流は０．１ｍＡと見積もられたが、例えばＭＲＡＭでは１０ｍＡ、ＯＵＭでは１ｍＡ必要であり、これらと比べて十分に低い利点がある。また温度による抵抗変化といった機構はＯＵＭも同様である。ただしＯＵＭはスイッチング材料を溶融させることで相転移を引き起こし、抵抗変化させるため、スイッチング材料へ与える温度変化は約２７０Ｋにもなる。
【００６４】
これに対して、本実施形態ではスイッチング部６へ与える温度変化は高々８０Ｋで十分であって、上記書き込み電流の違いによる利点は主にこれによるものである。  このようなスイッチング部の微細加工については例えば赤外線画像素子が既に知られており、ある程度の実績がある。したがって、本実施形態による集積回路においても微細加工における本質的な困難は何ら存在せず、実現可能となる。
【００６５】
上述したことからわかるように、本実施形態の集積回路は、不揮発性メモリとして用いることができる。この場合、各部分の大きさが上記の値より小さくなれば、熱容量が更に小さくなるため、より低い電力で、より高速なスイッチング時間が得られる。また、書き込み時のセル間の干渉は上記のような隣接セルの温度変化をキャンセルするような干渉抑制信号を与えることで抑制可能である。したがって、本実施形態を不揮発性メモリとして用いた場合は、従来の動作原理による不揮発性メモリよりスケーリング上有利であり、更に集積化が可能となる。
【００６６】
以上説明したように、本実施形態によれば、動作速度が速くかつ集積化が可能な新しい構造の不揮発性スイッチング素子およびこの不揮発性スイッチング素子を有する集積回路を提供することができる。
【００６７】
なお、本実施形態および後述する変形例並びに他の実施形態において、スイッチング部６は、所定温度（本実施形態では第１温度環境、第２温度環境、第３温度環境、第４温度環境、第５温度環境）から±８０Ｋの範囲の温度変化によって電気抵抗率が１０倍以上の変化を生じる材料から構成されることが好ましい。
【００６８】
（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３などのＶ２Ｏ３系材料は、図９または図１０に示したとおり、第１温度環境または第２温度環境または第５温度環境にて、±８０Ｋの温度変化を与えることにより、電気抵抗の変化として１００倍から１０００倍程度の値を得ることが可能である。また図９より、第３温度環境または第４温度環境では、±８０Ｋの温度変化を与えることにより、電気抵抗の変化として１０４倍から１０７倍程度の値を得ることが可能である。
【００６９】
（変形例１）
本実施形態の集積回路において、書き込む情報の性質によっては昇温または降温のどちらか一方の動作をさせるセルが多い状態が続くこともありうる。かかる場合に対応するために、本実施形態の集積回路全体を設計された動作環境温度へ戻すために、各セル内のペルチエ素子にバイアス電力を供給してもよい。この場合、書き込み信号は上記バイアス電力に重畳させることになる。
【００７０】
また、本実施形態の集積回路が、実際に設置された環境が、設計された動作環境温度より高かったり低かったりすることもありうる。そのような場合に、本実施形態の集積回路全体を設計された動作環境温度に戻すために各セル内のペルチエ素子にバイアス電力を供給してもよい。書き込み信号は上記バイアス電力に重畳させることは上述した場合と同様である。
【００７１】
（変形例２）
本実施形態の集積回路において、集積回路全体を冷却または過熱するような温度調節装置（サーマルヘッドなど）を設けることも有用である。このような温度調節装置と、変形例１に示したような各セルへのバイアス電力を組み合わせれば、より精密な温度調整が可能となる。第１温度環境、第３温度環境、第４温度環境ではサーマルヘッドなどの全素子に対する温度調節装置を備えることが望ましい。第２温度環境、第５温度環境でも全素子に対する簡便な温度調節装置を設けることが望ましい。
【００７２】
（変形例３）
本実施形態の集積回路を第５温度環境の一例として−１０℃（Ｔ＝２６３．１５Ｋ）を中心に±３０℃の温度変化があるような寒冷環境で用いるような場合、スイッチング部６の材料（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３の組成を変えて、ｘ＝−０．００００７２２２×Ｔ＋０．０３３４４、すなわちｘ＝０．０１４４４なる値の（Ｖ１−ｘＣｒｘ）２Ｏ３であるところの（Ｖ０．９８５５６Ｃｒ０．０１４４４）２Ｏ３とすることも有用である。図７１を参照されたい。クロム量ｘが約０．３％増えると、図７１に示すグラフから導出、あるいは方程式ｘ＝０．００３＝−０．００００７２２２×Ｔ＋０．０３３４４より計算されるように低抵抗状態と高抵抗状態の境界温度が約３５℃低下する。したがって、本変形例のような温度環境で用いる場合にはかかる組成の方が有用である。
【００７３】
逆に、本実施形態の集積回路を第５温度環境の別の一例として５０℃（Ｔ＝３２３．１５Ｋ）を中心に±３０℃の温度変化があるような暑熱環境で用いる場合、スイッチング部６の材料を同様のグラフあるいは同様の式から導出して、例えば（Ｖ０．９８９９Ｃｒ０．０１０１）２Ｏ３とすると低抵抗状態と高抵抗状態の境界温度が約２５℃上昇して約３２３Ｋすなわち約５０℃であるような環境で用いる場合に有用である。
【００７４】
このようにスイッチング部６の組成の調整を行った場合、電気抵抗の変化が生じる温度が低下するため、変形例１や変形例２で示したような温度調整の負担が小さくなる利点がある。
【００７５】
（変形例４）
本実施形態の集積回路において、ペルチエ素子をヒータで代用し、冷却は集積回路外の温度調整装置が行うことも可能である。素子構造が簡便になる利点がある。
【００７６】
（変形例５）
本実施形態の集積回路において、スイッチング部６として例えば（Ｖ０．９９０６Ｃｒ０．００９４）２Ｏ３なる組成の材料を第１温度環境で使用した場合、第１温度環境では低抵抗状態であるが、第１温度環境から８０℃昇温させた状態では高抵抗状態に変化する（図７２参照）。再度第１温度環境へ戻せば低抵抗状態に戻り、スイッチオン状態となる。このような素子では、ペルチエ素子１３などで加熱した場合はスイッチオフ状態になるが、ペルチエ素子１３に与える電力を止めるとスイッチオン状態に戻る。したがってノーマリオン素子が実現される。このようなスイッチング材料の組成として、例えば（Ｖ１−ｘＣｒｘ）２Ｏ３（０．００９３≦ｘ＜０．００９７）なるものを用いることが可能である。
【００７７】
この変形例の場合、変形例４で示したようなペルチエ素子をヒータで代用する利点は大きくなる。
【００７８】
またこの変形例の場合、スイッチング部６の材料として、温度ヒステリシスが大きいＶ２Ｏ３系材料ではなく、温度ヒステリシスが小さい例えばＢａＴｉＯ３系材料を用いると、抵抗状態の反転に要する温度変化が８０℃より小さくて済むような利点がある。このときの組成は、例えばＢａ０．９６９Ｓｒ０．０３０Ｃｅ０．００１ＴｉＯ３などが挙げられる。ＢａＴｉＯ３系材料の場合、Ｂａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（０≦ｘ≦０．４）において図２７からわかるように第１温度環境または第２温度環境または第４温度環境にて、±８０Ｋの温度変化を与えることにより、１００倍から３０００倍程度の抵抗変化を得ることが可能である。
【００７９】
（変形例６）
本実施形態において、スイッチング部６として、例えば（Ｖ０．９８５４Ｃｒ０．０１４６）２Ｏ３なる組成のスイッチング材料を第１温度環境で使用した場合、第１温度環境では高抵抗状態であるが、第１温度環境より８０℃降温させた状態では低抵抗状態に変化する（図６８参照）再度第１温度環境へ戻せば高抵抗状態に戻り、スイッチオフ状態になる。このような素子ではペルチエ素子１３などで冷却した場合はスイッチオン状態になるが、ペルチエ素子１３に与える電力を止めるとスイッチオフ状態に戻る。したがってノーマリオフ素子が実現される。このようなスイッチング材料の組成として、例えば（Ｖ１−ｘＣｒｘ）２Ｏ３（０．０１４０＜ｘ≦０．０１５０）、ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘ（ｘ＝０．１５）などを用いることが可能である。ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘ（ｘ＝０．１５）の場合、図２４より分かるように、８０Ｋの温度変化により２００倍程度の抵抗変化を得ることが可能である。
【００８０】
（変形例６−１）
本実施形態において、スイッチング部６として、例えばＣｕＩｒ２Ｓ４なる組成のスイッチング材料を第１温度環境で使用した場合、第１温度環境では低抵抗状態であるが、第１温度環境より８０℃降温させた状態では高抵抗状態に変化する（図２３参照）。再度第１温度環境へ戻せば、低抵抗状態に戻り、スイッチオン状態となる。このような素子ではペルチエ素子１３などで冷却した場合はスイッチオフ状態となるが、ペルチエ素子１３に与える電極を止めるとスイッチオン状態に戻る。したがってノーマリオン素子が実現される。このようなスイッチング材料の組成として、例えばＷＯ３．０などを用いることが可能である。ＣｕＩｒ２（Ｓ１−ｘＳｅｘ）４（０．００≦ｘ≦０．０５）場合、図２３から分かるように、８０Ｋの温度変化により１００倍程度の抵抗変化を得ることが可能である。ＷＯ３．０の場合、図２２から分かるように、８０Ｋの温度変化により１００倍程度の抵抗変化を得ることが可能である。
【００８１】
（変形例７）
本実施形態、変形例１乃至変形例６−１のいずれかの集積回路において、基板としてＳｉでなくて熱伝導率が低いアモルファスＳｉＯ２基板などを用いることも可能である。その場合、ペルチエ素子１３で生成される熱量が効率的に利用される利点がある。
【００８２】
（第２実施形態）
次に、本発明の第２実施形態による集積回路を、図１３（ａ）、１３（ｂ）、１３（ｃ）を参照して説明する。図１３（ａ）は本実施形態による集積回路のセルを構成するスイッチング素子１Ａの平面図、図１３（ｂ）は図１３（ａ）に示す切断線Ａ−Ａで切断したときの断面図、図１３（ｃ）は図１３（ａ）に示す切断線Ｂ−Ｂで切断したときの断面図である。本実施形態による集積回路は、第１実施形態の集積回路において、セルを構成するスイッチング素子１をスイッチング素子１Ａに置き換えた構成となっている。
【００８３】
本実施形態に係るスイッチング素子１Ａは、図１（ａ）、１（ｂ）、１（ｃ）に示す第１実施形態に係るスイッチング素子１において、基板２とスイッチング部６との間に熱伝導率が２．０（Ｗ／ｍＫ）より低い材料、例えばＳｉＯ２からなる膜３を設けるとともに、ペルチエ素子１３の第１および第２ペルチエ電極１０、１２を、熱伝導率が２．０（Ｗ／ｍＫ）より低い材料、例えばアモルファスＳｉＯ２からなる膜１５で包み込む構成としたものである。このような構成としたことにより、ペルチエ素子１３で生成される熱量が効率的に利用される利点がある。なお、本実施形態においては、膜３と膜１５を両方設けたが、一方だけを設けてもペルチエ素子１３で生成される熱量を効率的に利用することができる。
【００８４】
本実施形態も第１実施形態と同様の効果を得ることができることは言うまでもない。また、本実施形態に第１実施形態の変形例１乃至変形例８の構成を適用できることは言うまでもない。
【００８５】
（変形例８）
第１実施形態及びその変形例並びに第２実施形態のいずれかの集積回路において、スイッチング部６の材料として例えばＶ２Ｏ３を用い、集積回路中のスイッチング部６が１６０Ｋとなるように冷却して用いることが可能である。冷却においては冷凍機およびコールドヘッドを用いる方法などが可能である。かかる組成および動作温度では図９に示す反強磁性絶縁体(Anti-Ferromagnetic Insulator)相（高抵抗状態）と金属(Metal)相（低抵抗状態）との境界における電気伝導度変化を利用することになる。図９に示すようにこの領域での電気伝導度変化は１０６倍にも及ぶものもある。このため、本変形例の集積回路は、ロジック回路に適用することも考えられる。また、図１４に（Ｖ１−ｘＣｒｘ）２Ｏ３の組成ｘに対する相図を示す（H. Kuwamoto, J. M. Honig, J. Appel, Phys. Rev. B22, 2626, (1980).）。図１４からわかるように、このＡＦＩ相（高抵抗状態）とＭ相（低抵抗状態）との境界においても±５Ｋ程度の温度ヒステリシスが存在するため、本変形例の集積回路は、不揮発性回路として用いることも可能である。
【００８６】
同様に図６８より（Ｖ１−ｘＣｒｘ）２Ｏ３（ただし０≦ｘ≦１．８）、または図１２より（Ｖ１−ｘＴｉｘ）２Ｏ３（ただし０≦ｘ≦０．０５）の組成範囲で、２００Ｋ未満の適切な温度になるようにコールドヘッドで冷却することで不揮発性素子として用いることが可能である。当業者であれば図６８あるいは図１２より、本発明の原理に基づく適切な組成と適切な温度範囲を導出するのは容易であろう。（Ｖ１−ｘＣｒｘ）２Ｏ３（ただし０≦ｘ≦１．８）を用いる場合、Ｔｉのイオンインプラントなどによるドープ量は適切に調整されねばならないが、当業者であれば図１２より適切なドープ量を計算することは容易であろう。
【００８７】
本変形例による集積回路のスイッチング素子は、第３温度環境にて用いることを想定した場合、想定された温度環境にて低抵抗状態あるいは高抵抗状態となり、８０℃の温度範囲で抵抗状態が反転するような組成を選ぶことが可能である。この場合、スイッチング素子は第３温度環境動作するノーマリオン素子あるいはノーマリオフ素子となる。
【００８８】
（変形例９）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、Ｎｉ（Ｓ１−ｘＳｅｘ）（ただし０．２６≦ｘ≦０．２７５）を用いてもよい。Ｎｉ（Ｓ１−ｘＳｅｘ）２の相図を図１５に示す（P. Kwizera, M. S. Dresselhaus, and D. Alder, Phys. Rev. B21, 2328, (1980). ）。この物質系はＣＤＷ(Charge Density Wave)相転移が抵抗変化の原因であり、電気抵抗の異方性が高いため、エピタキシャル膜などを用い、異方性に注意して用いる必要がある。抵抗変化として１０倍程度しか得られないが、増幅トランジスタなどを各素子に用意し、メモリに用いる場合には利用可能である。
【００８９】
（変形例９−１）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、ＮｉＳを用いてもよい。ＮｉＳの相図を図１６に示す（D. B. McWhan, M. Marezio, J. P. Remeika, and P. D. Dernier, Phys. Rev. B5, 2552 (1972)）。この物質系もＣＤＷ相転移物質であり、エピタキシャル膜などを用い、異方性に注意して用いる必要がある。抵抗変化として１０倍程度しか得られないが、増幅トランジスタなどを各素子に用意し、メモリに用いる場合には利用可能である。
【００９０】
（変形例１０）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、Ｔｉ２Ｏ３を用い、スイッチング部への電極６ａ、６ｂとしてＴｉ０．９５Ｒｅ０．０５Ｏ２などを用い（イオンインプランテーションによってＲｅを添加する）、集積回路全体をヒータなどで１７１℃に加熱し、ペルチエ素子による温度変化を±７０℃とすることも可能である。Ｔｉ２Ｏ３の相図を図１７（J. M. Honig and T. B. Reed, Phys. Rev. 174, 1020, (1968). ）に示す。
【００９１】
図１７からわかるように、Ｔｉ２Ｏ３は、１７１℃において±７０℃の変化で抵抗が１０００倍ほど変化する。温度ヒステリシスについては記述が無いが、抵抗変化機構を考えれば温度ヒステリシスが存在していると考えられ、したがって不揮発性素子として用いることが可能であると考えられる。低抵抗状態と高抵抗状態の電気抵抗率は１００倍程度しか違わないため、本変形例の集積回路は、メモリなどへの適用が有効である。
【００９２】
（変形例１１）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、Ｆｅ３Ｏ４を用い、スイッチング部への電極６ａ、６ｂとして（Ｆｅ０．９５Ｒｅ０．０５）３Ｏ４などを用い（イオンインプランテーションによってＲｅを添加する）、集積回路全体をコールドヘッドなどで１２０Ｋに冷却し、ペルチエ素子による温度変化を±１０℃とすることも可能である。Ｆｅ３Ｏ４の相図を図１８（P. A. Miles, W. B. Westphai, and A. von Hippel, Reviews of Modern Physics, 29, 279, (1957). ）に示す。
【００９３】
図１８からわかるように、Ｆｅ３Ｏ４は、１２０Ｋにおいて±１０℃の変化で抵抗が１００倍ほど変化する。温度ヒステリシスについては記述が無いが、抵抗変化機構を考えれば温度ヒステリシスが存在していると考えられ、したがって不揮発性素子として用いることが可能であると考えられる。Ｆｅ３Ｏ４にＶやＣｒやＮｉなどを添加することで上記低抵抗状態と高抵抗状態の境界温度を変化させることが可能となる。また、低抵抗状態と高抵抗状態の電気抵抗率は１００倍程度しか違わないため、本変形例の集積回路は、メモリなどへの適用が有効である。
【００９４】
（変形例１２）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、ＥｕＯ１−ｘ（ただしｘは０．０００５≦ｘ≦０．００４の範囲）を用い、スイッチング部への電極６ａ、６ｂとして（Ｅｕ０．９５Ｒｅ０．０５）Ｏ１−ｘ（ただしｘは０．０００５≦ｘ≦０．００４の範囲）などを用い（イオンインプランテーションによってＲｅを添加する）、集積回路全体をコールドヘッドなどで６０Ｋに冷却し、ペルチエ素子による温度変化を±２０℃とすることも可能である。ＥｕＯの相図を図１９（M. W. Shafer, J. B. Torrance, T. Penny, J. Phys. Chem. Solid 33, 2251, (1972). ）に示す。組成はＩＲ（Ｉｎｆｒａ  Ｒｅｄ）測定で求めた値であり、ＩＲ実験誤差を含む値である。II−１：Ｅｕが１．５％欠損したＥｕＯで絶縁体、Ｉ−８：Ｅｕ３Ｏ４が１％混入したＥｕＯで絶縁体、III−１：Ｅｕが０．２％以下のＩＲ測定限界の範囲で欠損したＥｕＯ、IV−１：Ｏが０．０５％以下のＩＲ測定限界の範囲で欠損したＥｕＯであり本変形例に適用可能、IV−５およびIV−７：Ｏが０．３５％程度欠損したＥｕＯであり本変形例に適用可能、IV−７がより好ましい、Ｖ−２：Ｏが０．５％欠損したＥｕＯで金属である。
【００９５】
図１９からわかるように、ＥｕＯ１−ｘは、７０Ｋにおいて±１０Ｋの変化で抵抗が１０１２倍ほど変化する。温度ヒステリシスについては記述が無いが、抵抗変化機構を考えれば温度ヒステリシスが存在していると考えられ、したがって不揮発性素子として用いることが可能であると考えられる。ＥｕＯ１−ｘに各種希土類金属などを添加することで上記低抵抗状態と高抵抗状態の境界温度を変化させることが可能となると考えられる。また、低抵抗状態と高抵抗状態の電気抵抗率は１０１２倍程も異なるため、メモリのみならず、ロジック回路としての適用も可能である。一般的に物質は低温ほど熱容量が小さいため、冷却して低い動作温度で用いることは、素子の高速化に有利である。
【００９６】
（変形例１３）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、１Ｔ−Ｔａ（Ｓ１−ｘＳｅｘ）２（０≦ｘ≦０．６）を用いることも可能である。この物質は異方性が大きいので、エピタキシャル膜あるいは高配向膜を用いる必要性がある。１Ｔ−Ｔａ（Ｓ１−ｘＳｅｘ）２（０≦ｘ≦０．６）の相図を図２０（F. J. Di Salvo, J. A. Wilson, B. G. Bagley, and J. V. Waszczak, Phys. Rev. B12, 2220, (1975). ）に示す。図２０からわかるように、１Ｔ−Ｔａ（Ｓ１−ｘＳｅｘ）２における低抵抗状態と高抵抗状態の境界温度は２００Ｋ付近の低温であるため、本変形例による集積回路は、２００Ｋ付近で動作するスイッチング素子を有する集積回路となる。硫黄とセレンの組成比を変えることでヒステリシス温度幅を設計できることが注目される。また、１Ｔ−ＴａＳＳｅにＴｉを添加した場合の温度に対する抵抗率を図２１（F. J. Di Salvo, J. A. Wilson, B. G. Bagley, and J. V. Waszczak, Phys. Rev. B12, 2220, (1975).）に示す。図２１からわかるように、１Ｔ−Ｔａ（Ｓ１−ｘＳｅｘ）２にＴｉを４％程度添加することで、低抵抗状態と高抵抗状態の境界温度を２９３Ｋ付近に設定できるので、本変形例において、Ｔｉを添加した状態で用いることも考えられる。Ｔｉ以外にも各種元素を添加することで上記低抵抗状態と高抵抗状態の境界温度を変化させることが可能となる。また、低抵抗状態と高抵抗状態の電気抵抗率はＴｉ添加が無い場合で３０倍程度、Ｔｉを添加した場合は１０倍程度しか違わないため、本変形例の集積回路はメモリなどへの適用が有効である。
【００９７】
（変形例１４）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、ＷＯ３．０を用い、スイッチング部への電極６ａ、６ｂとして（Ｗ０．９５Ｒｅ０．０５）Ｏ３．０などを用い（イオンインプランテーションによってＲｅを添加する）、集積回路全体をコールドヘッドなどで２４０Ｋに冷却し、ペルチエ素子による温度変化を±２０Ｋとすることも可能である。ＷＯ３．０の抵抗率の温度変化を図２２（L. D. Muhlestein and G. C. Danielson, Phys. Rev. 158, 825, (1967). ）に示す。
【００９８】
図２２からわかるように、ＷＯ３．０は、２４０Ｋにおいて±１０℃の変化で抵抗が１０倍ほど変化する。温度ヒステリシスについては記述が無いが、抵抗変化機構を考えれば温度ヒステリシスが存在していると考えられ、したがって不揮発性素子として用いることが可能であると考えられる。なおＷＯ３．０にＣｒやＭｏやＮａやＫなどの各種元素を添加することで低抵抗状態と高抵抗状態の境界温度を変更できる可能性もある。また、低抵抗状態と高抵抗状態の電気抵抗率は１０倍程度しか違わないため、本変形例の集積回路をメモリなどへの適用が有効である。
【００９９】
（変形例１５）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、ＣｕＩｒ２（Ｓ１−ｘＳｅｘ）４（ただし０≦ｘ≦０．１）を用い、スイッチング部への電極６ａ、６ｂとしてＣｕＩｒ２（Ｓ０．９５−ｘＳｅｘＴｅ０．０５）４（ただし０≦ｘ≦０．１）などを用い（イオンインプランテーションによってＴｅを添加する）、集積回路全体をコールドヘッドなどで（２２５−２００×ｘ）Ｋ（ただしｘは上記組成の値）に冷却し、ペルチエ素子による温度変化を±２０Ｋとすることも可能である。ＣｕＩｒ２（Ｓ１−ｘＳｅｘ）４系の温度に対する抵抗率を図２３（S. Nagata, N. Matsumoto, Y. Kato, T. Furubayashi, T. Matsumoto, J. P. Sanchez, and P. Vulliet, Phys. Rev. B58, 6844, (1998). ）に示す。
【０１００】
図２３からわかるように、ＣｕＩｒ２（Ｓ０．９５−ｘＳｅｘＴｅ０．０５）４（ただし０≦ｘ≦０．１）なる組成の材料は、（２２５−２００×ｘ）Ｋ（ただしｘは上記組成の値）において±２０Ｋの変化で抵抗が１００倍ほど変化し、さらに１０Ｋ程度の温度ヒステリシスが存在するため、不揮発性素子として用いることが可能である。ＣｕＩｒ２（Ｓ０．９５−ｘＳｅｘＴｅ０．０５）４（ただし０≦ｘ≦０．１）に各種元素を添加することで上記低抵抗状態と高抵抗状態の境界温度を変化させることが可能となる。また、低抵抗状態と高抵抗状態の電気抵抗率は１０００倍程度しか違わないため、本変形例の集積回路はメモリなどへの適用が有効である。
【０１０１】
（変形例１６）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、ＢａＣｏ０．８Ｎｉ０．２Ｓ２−ｘ（ｘ＝０．１５）を用い、スイッチング部への電極６ａ、６ｂとしてＢａＣｏ０．８Ｎｉ０．２Ｓ２−ｘ（ｘ＝０．１５）などを用い（イオンインプランテーションによってＮｉの添加量を増やす）、集積回路全体をコールドヘッドなどで集積回路全体を２００Ｋに冷却し、ペルチエ素子による温度変化を±２０℃とすることも可能である。ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘ（０．０５≦ｘ≦０．２０）の温度に対する抵抗率を図２４に示す（L. S. Martinson, J. W. Schweitzer, and N. C. Baenziger, Phys. Rev. Lett. 71, 125, (1993). ）。
【０１０２】
図２４からわかるように、ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘ（ｙ＝０．１５）は、２００Ｋにおいて±１０Ｋの変化で抵抗が１０００倍ほど変化する。温度ヒステリシスが±１０Ｋほど存在するため、不揮発性素子として用いることが可能である。
【０１０３】
上記以外にも、ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘ（０．０５≦ｘ≦０．２０）の組成範囲において抵抗状態の反転があるため、Ｓの添加量ｘを適切に調節することで、動作温度を変調することが可能である。ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘ（０．０５≦ｙ≦０．２０）に他の元素を添加することによっても上記低抵抗状態と高抵抗状態の境界温度を変化させることが可能であろう。ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘ（０．０５≦ｘ≦０．２０）の低抵抗状態と高抵抗状態の電気抵抗率は１０００倍程度しか違わないため、本変形例の集積回路はメモリなどへの適用が有効である。
【０１０４】
（変形例１７）
第１及び第２実施形態並びにそれらの変形例の集積回路において、スイッチング部６材料としてＶ２Ｏ３系の物質を用いたが、ＶｎＯ２ｎ−１（ただしｎ＝３、４、５、６、８）またはＶＯ２またはＶｎＯ２ｎ＋１（ただしｎ＝２、６）を用い、スイッチング部への電極６ａ、６ｂとしてＶｎ−０．１Ｔｉ０．１Ｏ２ｎ−１（ただしｎ＝３、４、５、６、８）などを用いることも可能である。ＶｎＯ２ｎ−１およびＶＯ２の温度変化に対する電気伝導率の変化を図２５（S. Kachi, K. Kosuge, and H. Okinaka, Journal of Solid State Chemistry, 6, 258, (1973). ）に示す。図２５からわかるように、ＶｎＯ２ｎ−１のｎ＝４における低抵抗状態と高抵抗状態の境界温度は２４４Ｋから２５０Ｋの範囲で抵抗変化量は１００倍程度、ｎ＝５においては低抵抗状態と高抵抗状態の境界温度は１２８Ｋから１３５Ｋの範囲で抵抗変化量は１０４倍程度、ｎ＝６においては低抵抗状態と高抵抗状態の境界温度は１７５Ｋから１７９Ｋの範囲で抵抗変化量は２００倍程度、ｎ＝８においては低抵抗状態と高抵抗状態の境界温度は６９Ｋ付近で抵抗変化量は１０倍程度、ＶＯ２においては低抵抗状態と高抵抗状態の境界温度は３３３Ｋ付近で抵抗変化量は１０６倍程度といった値が知られている。本変形例はそれら温度付近で動作するスイッチング素子を有する集積回路となる。図中には示されていないが、ｎ＝３における低抵抗状態と高抵抗状態の境界温度は４３０Ｋであることが知られている。同様に図中には示されていないが、ＶｎＯ２ｎ＋１のｎ＝６においては約１９０Ｋであることが知られている。素子全体をコールドヘッドに載せたり、適切な温度調節機構が備えられた環境で用いることが好ましいだろう。
【０１０５】
温度ヒステリシスについては詳細な記述が無いが、Ｖ４Ｏ７については図２５中に温度ヒステリシスが見られ、その他のＶｎＯ２ｎ−１（ただしｎ＝３、５、６、８）またはＶＯ２またはＶｎＯ２ｎ＋１（ただしｎ＝２、６）においてもＶ２Ｏ３系その他の場合同様に温度ヒステリシスが存在すると考えられるので、不揮発性メモリなどへの適用が考えられる。
【０１０６】
ＶｎＯ２ｎ−１またはＶＯ２またはＶｎＯ２ｎ＋１にＣｒやＴｉなどの各種元素を添加することで上記低抵抗状態と高抵抗状態の境界温度を変化させることが可能となると考えられる。
【０１０７】
（変形例１８）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、温度によって電気伝導度が急激に変化するような粒界伝導体を用いることも可能である。この粒界伝導体として例えばＢａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）を挙げることができる。このＢａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）の温度変化に対する抵抗率の変化を図２７（Osamu Saburi, Journal of The American Ceramic Society, 44, 54, (1961). ）に示す。図２７からわかるように、このＢａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）は、室温動作にて使うことが可能である。上記Ｂａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）以外にも、Ｂａ１―ｙ−ｘＳｒｘＭｅｙＴｉＯ３（ＭｅはＣｅ以外の元素、０≦ｙ≦０．０１）ようにＢａ１−ｘＳｒｘＴｉＯ３系の材料にＣｅ以外の元素を添加した材料などが知られている（図２６（Osamu Saburi, Journal of the Physical Society of Japan, 14, 1159, (1959). ）参照）が、温度変化による１０倍以上の温度変化があるといった本質には違いが無い。ＭｅとしてＣｅを用い、ｙとして０．００１を用いると、抵抗変化が大きいといった利点と、低抵抗状態における抵抗の絶対値が小さいといった、２つの利点を兼ね備えるので、最適な代表例として本変形例ではＣｅを添加した例を示してある。このａ１―ｙ−ｘＳｒｘＭｅｙＴｉＯ３（ＭｅはＣｅ以外の元素、０≦ｙ≦０．０１）においても基本的な動作原理はＣｅを添加した例と同等であり、第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路のスイッチング部６の材料として用いることができる。
【０１０８】
また、ＹＣｒＯ３、ＹＴｉＯ３、ＹＭｎＯ３など各種ペロブスカイト系材料も同様に温度によって抵抗率が急激に変化するような粒界伝導体として知られ、ペロブスカイト構造ではないが、温度によって電気伝導率（抵抗率の逆数）が急激に変化するような粒界伝導体も存在する。上記物質に各種材料を添加することで特性を調整することも可能である。これら物質も本発明の各実施形態ならびにそれらの変形例に適用可能である。図２７には記述が無いが、抵抗変化機構を考えれば温度ヒステリシスが存在していると考えられ、したがって不揮発性メモリなどへの適用が考えられる。
【０１０９】
（変形例１９）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、超伝導体を用いることも可能である。現在までに知られている超伝導体として最も転移温度の高い銅酸化物水銀系のＨｇＢａ２Ｃａｎ−１ＣｕｎＯ２ｎ＋２＋ｙ（ｎ＝２）においてさえ、転移温度は１３３Ｋであるから、現在まで知られている超伝導体物質を、スイッチング部６の材料として使う限り、低温で動作するスイッチング素子を有する集積回路となる。しかし、将来より高い温度で超伝導転移する物質が発見されれば、その物質もスイッチング部６の材料として用いることができる。
【０１１０】
超伝導体はフェルミ面近傍に超伝導ギャップが開くため、スイッチング素子部分に超伝導ギャップエネルギー程度の電圧（普通は０．１ボルト以下）を加える必要がある。超伝導体としてはＹＢＣＯ、Ｂｉ系、Ｔｌ系、ＬＳＣＯ系、Ｎｄ系などの銅酸化物高温超電導体、ホウ化物超伝導体、ＭｇＢ２、Ｎｂ３Ｓｎ、Ｎｂ３Ａｌなどの合金系超伝導体、有機物超伝導体のＡ３Ｃ６０（ＡはＬｉ，Ｎａ，Ｋ，Ｒｂ，Ｃｓから１種類以上）、および単体超伝導体のＰｂ、Ｎｂなどを用いることができる。低抵抗状態と高抵抗状態の電気抵抗率が大きく異なるので、本変形例に係るスイッチング素子は、ロジック回路への適用も可能である。
【０１１１】
（変形例２０）
第１及び第２実施形態並びにそれらの変形例において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、温度によって電気伝導度が急激に変化するような有機物伝導体を用いることも可能である。例えばＢＥＤＴ−ＴＴＦ系．（ＴＭＴＳＦ）２Ｘ系（ＸはＰＦ６−、ＣｌＯ４−などの一価アニオン）、ＴＴＦ−ＴＣＮＱ系、（ＤＭｅ−ＤＣＮＱＩ）２Ｃｕ系などはＣＤＷ(Charging density Wave)あるいは超伝導といった機構によって低抵抗状態と高抵抗状態の両方を持ち、温度によって両者の間を変化する。現在までのところ低抵抗状態と高抵抗状態の境界の温度は第２温度環境より低いものが主であるが、原理的な制限ではない。将来、低抵抗状態と高抵抗状態の境界温度がより高い物質が発見されれば、その物質をスイッチング部６の材料として用いることができる。温度変化によって低抵抗状態と高抵抗状態を移り変わる原理として、有機伝導体ではＣＤＷ転移や超伝導転移などが原因となっている例が多い。低抵抗状態と高抵抗状態の電気抵抗率が大きく異なるものもあるので、メモリ回路のみならずロジック回路への適用も可能である。なお、ＣＤＷ転移によって電気伝導度が変化している場合には、結晶の方位によって電気伝導度が大きく異なるので、スイッチング部に単結晶を使い、単結晶の向きに注意を払うことが重要である。
【０１１２】
（変形例２１）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、温度によって電気伝導度が急激に変化するようなＣＤＷ転移があるような物質を用いることも可能である。実用性がありそうなＣＤＷ転移物質は先に例示した有機伝導体や１Ｔ−ＴａＴｉＳＳｅ系などであるが、未発見の物質も多いと推測される。将来発見されるＣＤＷ転移物質においても、低抵抗状態と高抵抗状態の抵抗差が１０倍以上あるものであれば、その物質もスイッチング部６の材料として用いることができる。ただし、ＣＤＷ転移物質はフェルミ面のネスティングが起こりやすい低次元物質である場合が多いので、その場合はエピタキシャル膜または高配向膜を使う必要があることは変形例２０の場合と同様である。
【０１１３】
低抵抗状態と高抵抗状態の電気抵抗率が大きく異なるものもありうるので、メモリ回路のみならずロジック回路への適用も可能である。
【０１１４】
（変形例２２）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において、スイッチング部６の材料としてＶ２Ｏ３系の物質を用いたが、温度によって電気伝導度が急激に変化するようなモット転移を有するモット転移物質を用いることも可能である。実用性がありそうなモット転移物質は先に例示したＶ２Ｏ３系などであるが、未発見の物質も多いと推測される。将来発見されるモット転移物質においても、低抵抗状態と高抵抗状態の抵抗差が１０倍以上あるものであれば、その物質もスイッチング部６の材料として用いることができる。低抵抗状態と高抵抗状態の電気抵抗率が大きく異なるものもありうるので、メモリ回路のみならずロジック回路への適用も可能である。
【０１１５】
（変形例２３）
第１実施形態においては、スイッチング部６の材料として低抵抗状態と高抵抗状態の境界温度が室温付近にある（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３なる組成を用い、上記電気的スイッチ材料と同じ物質系と考えられるが室温付近の十分に広い温度範囲で金属的であるような（Ｖ０．９３８５Ｃｒ０．０１１５Ｔｉ０．０５）２Ｏ３なる組成の材料をスイッチング部６の電極６ａ、６ｂとして用いた。スイッチング部６と電極６ａ、６ｂを同じ物質系にするといったアイデアは、変形例９ないし変形例１８において示した各種物質に対しても適用可能である。例えば変形例１２に示したＢａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）において、ＮｂやＬａやＳｎやＣｅ等をイオンインプランテーションなどの方法で５原子％以下の範囲で添加することで電気抵抗が下がり、電極として使用可能になる。
【０１１６】
変形例３、変形例５、変形例６、変形例８などで示したような動作をさせる場合は、集積回路の動作温度を変調させるためにスイッチング部６の組成を変動させたが、電極６ａ、６ｂに対しても同様の組成変動にて集積回路の動作温度で金属的であるようにすることが可能である。
【０１１７】
上記スイッチング部６の電極６ａ、６ｂの材料はかならずしもスイッチング部６と同系の材料である必要は無く、酸化物金属のＢａＴｉＮｂＯ３、ＲｕＯ２，ＳｒＲｕＯ３、ＲｅＯ３などや、合金系のＴｉＮ、ＺｒＮ、ＨｆＮ、ＦｅＳ２、ＣｕＳ２など、単体金属のＡｌ、Ｃｕ、Ｒｕ、Ｉｒ、Ｐｔなどを用いることも可能である。
【０１１８】
本発明の各実施形態およびその変形例において、上記スイッチング部６の電極６ａ、６ｂに必要とされる要件は、電気的伝導性が高いことであって、上記実施形態およびその変形例に記載されている以外の金属材料を用いることも可能である。
【０１１９】
（変形例２４）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において用いるペルチエ素子１３の電極１０、１２の材料として、変形例２３に示したスイッチング部６の電極６ａ、６ｂの材料と同一または類似の材料を用いても良いし、変形例２３に示してはいるがスイッチング部６の電極６ａ、６ｂの材料とは異なる電極材料を用いても良いし、変形例２３に記載されていない金属を用いても構わない。
【０１２０】
スイッチング部６の電極６ａ、６ｂの材料と、ペルチエ素子１３の電極１０、１２の材料を同一あるいは類似にすれば、電極を形成するプロセスが単純化される利点があり、両者を異なる材料にすれば各々の接続相手の物性を考慮した適切な材料を選択できる利点がある。
【０１２１】
（変形例２５）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において用いられ、スイッチング部６、ペルチエ素子１３との間に設けられた高熱伝導低電気伝導材料からなる熱伝導／電気絶縁膜８として、ＡｌＮを示した。このような高熱伝導低電気伝導物質としては、ＡｌＮの他にＢＮ、ダイヤモンド、Ｓｉ３Ｎ４、Ａｌ２Ｏ３などが挙げられる。本発明の各実施形態およびその変形例において、熱伝導／電気絶縁膜８として用いられる高熱伝導低電気伝導度材料は、ＦＥＴにおけるゲート絶縁膜に機能が類似し、熱効率を上げるためには薄いことが望ましいが、リーク電流が増えることは好ましくない。熱伝導度がより高く、しかもリーク電流がより少ない物質が望まれる点もＦＥＴにおけるゲート絶縁膜と類似しているが、ＦＥＴにおけるゲート絶縁膜と異なり、スイッチング材料の界面付近のみが重要ではないため、スケーリングの制限が緩和されている利点がある。
【０１２２】
（変形例２６）
第１及び第２実施形態並びにそれらの変形例のいずれかの集積回路において用いる層間絶縁膜１６として例えばＳｉＯ２を示したが、不純物の拡散係数が低いような物質が望まれる。すなわち、例えば第１実施形態に示したＶ２Ｏ３系材料は、様々な酸素との比率の組成を取り得るため、長期間の使用において組成が変動しないことが望まれる。この点に関しては、物質を溶融させることで結晶状態とアモルファス状態の二つの状態を作り、両者の電気抵抗の違いを利用するＯＵＭメモリに比べて、本発明の各実施形態およびその変形例は、電子系の相転移に過ぎないモット転移やＣＤＷ転移や超伝導転移を利用するような格段に穏やかな動作原理を採用しているため、問題点は少ないと考えられる。
【０１２３】
一方で層間絶縁膜として、ＦＥＴ同様にスケーリングが進むと配線間の誘導電流が問題になる。しかしながら上記理由から、本発明の各実施形態およびその変形例による集積回路ではポーラスな層間絶縁膜を用いることで比誘電率を下げ、誘導電流を低下させるといった手法は困難である。代わりに本発明の各実施形態およびその変形例では必ずしも高温の熱処理が必要ないため、一般的に比誘電率が低い有機物を用いるといった対処法が可能であると考えられる。
【０１２４】
（第３実施形態）
本発明の第３実施形態による集積回路の製造方法を説明する。本実施形態の製造方法によって製造される集積回路は、第１実施形態と同様に、マトリクス上に配列された複数のセルを有し、各セルは、スイッチング素子を有している。本実施形態の製造方法は、第１実施形態で説明した製造方法と異なり、スイッチング素子を、高温プロセスを経ないで製造するものである。
【０１２５】
まず、図２（ａ）、２（ｂ）に示すように、素子分離領域４が形成された単結晶Ｓｉ基板２上にスイッチング部６の材料として例えば（Ｖ０．９８９５Ｃｒ０．０１０５）２Ｏ３膜を１０ｎｍ成膜し、その後ＣＭＰによって平坦化する（図３（ａ）、３（ｂ）参照）。上記（Ｖ０．９８８５Ｃｒ０．０１１５）２Ｏ３膜６上に熱伝導／電気絶縁膜８として例えばＡｌＮ膜を３ｎｍ成膜する（図４（ａ）、４（ｂ）参照）。このＡｌＮ膜８上に例えば、ｎ型のペルチエ電極１０となる電極膜を１０ｎｍ形成する。この電極膜をパターニングし、ペルチエ電極１０を形成する（図５（ａ）、５（ｂ）、５（ｃ）参照）。続いて、ペルチエ電極１０を覆うように、例えばｐ型のペルチエ電極１２となる電極膜を５ｎｍ形成し、この電極膜をパターニングすることにより、ペルチエ電極１２を形成する（図６（ａ）、６（ｂ）、６（ｃ）参照）。次に、ペルチエ電極１０、１２上にマスクパターンを形成する。続いて、このマスクパターン１４を用いてペルチエ電極１０、１２、熱伝導／電気絶縁膜８、スイッチング部６、および素子分離領域４をパターニングし、マスクパターン１４で覆われていない領域の基板２の表面を露出させることによりスイッチング部６の側面を露出させる（図２８（ａ）、２８（ｂ）、２８（ｃ）参照）。図２８（ａ）は平面図、図２８（ｂ）は図２８（ａ）に示す切断線Ａ−Ａで切断した場合の断面図、図２８（ｃ）は図２８（ａ）に示す切断線Ｂ−Ｂで切断した場合の断面図である。
【０１２６】
続いて、露出したスイッチング部６の側面に接続するように例えばＲｕＯ２からなる電極３０を成膜する（図２９（ａ）、２９（ｂ）、２９（ｃ）参照）。図２９（ａ）は平面図、図２９（ｂ）は図２９（ａ）に示す切断線Ａ−Ａで切断した場合の断面図、図２９（ｃ）は図２９（ａ）に示す切断線Ｂ−Ｂで切断した場合の断面図である。
【０１２７】
次に、基板の全面に平坦化膜１６１を形成し（図３０（ａ）、３０（ｂ）、３０（ｃ）参照）、ペルチエ電極１２の表面が露出するまで平坦化膜１６１をＣＭＰによって平坦化する（図３１（ａ）、３１（ｂ）、３１（ｃ）参照）。図３０（ａ）は平面図、図３０（ｂ）は図３０（ａ）に示す切断線Ａ−Ａで切断した場合の断面図、図３０（ｃ）は図３０（ａ）に示す切断線Ｂ−Ｂで切断した場合の断面図である。図３１（ａ）は平面図、図３１（ｂ）は図３１（ａ）に示す切断線Ａ−Ａで切断した場合の断面図、図３１（ｃ）は図３１（ａ）に示す切断線Ｂ−Ｂで切断した場合の断面図である。平坦化は必ずしも必要ではないが、素子構造が簡略になるのであることが好ましい。
【０１２８】
次に、マスクパターン３０１を形成後、このマスクパターン３０１を用いて電極３０および平坦膜１６１をエッチングすることにより、上記ペルチエ素子部分と上記例えばＲｕＯ２からなる電極３０とが電気的に接触しないように、ペルチエ素子部分の周囲に付着した上記ＲｕＯ２からなる電極３０を除去する（図３２（ａ）、３２（ｂ）、３２（ｃ）参照）。マスクパターン３０１は、先のマスクパターン１４よりペルチエ素子部分が小さくなるようにしておけば、多少のマスク合わせずれの吸収も可能である。図３２（ａ）は平面図、図３２（ｂ）は図３２（ａ）に示す切断線Ａ−Ａで切断した場合の断面図、図３２（ｃ）は図３２（ａ）に示す切断線Ｂ−Ｂで切断した場合の断面図である。
【０１２９】
次に、マスクパターン３０３を形成後、このマスクパターン３０３を用いて電極３０をエッチングすることにより、個別のスイッチング素子を電気的に分離する（図３３（ａ）、３３（ｂ）、３３（ｃ）参照）。なお、マスクパターン３０３を形成する前に、マスクパターン３０１を除去しても良い。図３３（ａ）、（ｂ）、（ｃ）では除去していない例を示した。図３３（ａ）は平面図、図３３（ｂ）は図３３（ａ）に示す切断線Ａ−Ａで切断した場合の断面図、図３３（ｃ）は図３３（ａ）に示す切断線Ｂ−Ｂで切断した場合の断面図である。
【０１３０】
次に、マスクパターン１４、マスクパターン３０１、およびマスクパターン３０３を剥離する。これらのマスクパターンの剥離は必ずしも必要ないが、エッチングダメージが素子の性能に問題となるような悪影響を与える場合には剥離が必要である。マスクパターンを剥離した後、素子全面に層間絶縁膜（保護膜）３２を形成する。（図３４（ａ）、３４（ｂ）、３４（ｃ）参照）。図３４（ａ）は平面図、図３４（ｂ）は図３４（ａ）に示す切断線Ａ−Ａで切断した場合の断面図、図３４（ｃ）は図３４（ａ）に示す切断線Ｂ−Ｂで切断した場合の断面図である。
【０１３１】
次に、基板の全面に層間絶縁膜（保護膜）３２をＣＭＰによって平坦化する。平坦化は必ずしも必要ないが、素子の凹凸が激しすぎるために以降の配線工程に困難が生じる場合にはＣＭＰすることが望ましい。続いて、ペルチエ電極１０、１２に接続するコンタクト１７ａ、１７ｂを形成するとともに、電極３０に通じるコンタクト電極１９ａ、１９ｂを形成し、スイッチング素子を完成する（図３５（ａ）、３５（ｂ）、３５（ｃ）参照）。図３５（ａ）は平面図、図３５（ｂ）は図３５（ａ）に示す切断線Ａ−Ａで切断した場合の断面図、図３５（ｃ）は図３５（ａ）に示す切断線Ｂ−Ｂで切断した場合の断面図である。
【０１３２】
本実施形態の製造方法によれば、本質的に高温が必要なプロセスが無いため、高温熱処理した場合に不安定となる材料を用いることも可能となる。また、スイッチング素子６と、このスイッチング素子６に接する電極３０と異なる材料で形成することができる。なお、上記に示した材料以外にも変形例９ないし変形例２６に示した材料を用いることも可能である。
【０１３３】
（第４実施形態）
次に、本発明の第４実施形態による集積回路の製造方法を説明する。本実施形態の製造方法によって製造される集積回路は、第１実施形態と同様に、マトリクス上に配列された複数のセルを有し、各セルは、スイッチング素子を有している。本実施形態の製造方法によって製造されるスイッチング素子は、ペルチエ素子が包み込まれる構成となっている。また本実施形態では、各スイッチング素子への電極の一方が全て同一の電位になるような構造を簡単に作製可能であるため、そのような実施例について示した。しかし、各スイッチング素子への電極の一方が全て同一の電位になるようにはなっていない構造とその製造過程を類推することは、当業者であれば容易であろう。
【０１３４】
まず、基板２に例えばＳＴＩ(Shallow Trench Insulation)によって素子分離領域４を形成後、スイッチング素子の下部電極となる膜として例えば（Ｖ０．９Ｔｉ０．１）２Ｏ３膜３４を５ｎｍ成膜する（図３６（ａ）、３６（ｂ）参照）。図３６（ａ）は平面図、図３６（ｂ）は図３６（ａ）に示す切断線Ａ−Ａで切断した場合の断面図である。本実施例における素子分離領域４の主たる意義は隣接素子間の熱干渉の低減である。基板中におけるこのような素子分離領域の形成は他の実施例にも有効であるが、作製コストが高くなる問題があるので必ずしも採用する必要は無い。
【０１３５】
続いて、基板全面にスイッチング部となる膜として例えば（Ｖ０．９９１５Ｃｒ０．００８５）２Ｏ３膜３６を５０ｎｍ成膜する（図３７（ａ）、３７（ｂ）参照）。図３７（ａ）は平面図、図３７（ｂ）は図３７（ａ）に示す切断線Ａ−Ａで切断した場合の断面図である。
【０１３６】
次に、図３８（ａ）、３８（ｂ）、３８（ｃ）に示すように、スイッチング部となる膜３６をエッチングして例えば４０ｎｍの深さの窪み３７を形成する。図３８（ａ）は平面図、図３８（ｂ）は図３８（ａ）に示す切断線Ａ−Ａで切断した場合の断面図、図３８（ｃ）は図３８（ａ）に示す切断線Ｂ−Ｂで切断した場合の断面図である。
【０１３７】
次に、熱伝導／電気絶縁膜として例えばＡｌＮ膜３８を５ｎｍ成膜し（図３９（ａ）、３９（ｂ）、３９（ｃ）参照）、第一極性のペルチエ電極となる電極膜４０を１０ｎｍ成膜した後、パターニングし、ペルチエ電極４０を形成する（図４０（ａ）、４０（ｂ）、４０（ｃ）参照）。ペルチエ電極４０の成膜には、コリメートスパッタ、低ガス圧スパッタ、ロングスロウスパッタ、セルフスパッタ、超強磁場マグネトロンスパッタ、ソースと基板の距離が長いＭＢＥなどの成膜手法を使うと、図４０（ａ）、４０（ｂ）、４０（ｃ）の段差側面にはペルチエ電極４０がほとんど付着しないような成膜が可能となり、しかもペルチエ電極４０が段差部分に微量に付着していても素子の機能への影響は軽微であるため、プロセスの簡略化に有用である。しかし上記以外の成膜手法などにより、段差側面に厚くペルチエ電極４０が付着されてしまう場合でも、段差側面のペルチエ電極４０を除去するようなプロセスを追加することは可能であり、同業者であれば容易に類推可能であろう。例えば、第３実施形態において、スイッチング部分６に接する電極３０を成膜時にペルチエ電極１０、１２の側面にも電極３０の膜が接触してしまう場合において、ペルチエ電極１０、１２の側面に付着した電極３０を除去する手法を示してある。
【０１３８】
逆に、第３実施形態において、上記の段差側面にほとんど付着しないような成膜手法を用いた場合、第３実施形態のプロセスを簡略化することも可能であり、同業者であれば容易に類推できるであろう。ただし第３実施形態の場合、本実施形態とは異なり側面への微量の付着でもリーク電流増大の影響が大きい。このため、より好ましいのは第３実施形態のプロセスである。
【０１３９】
続いて、第二極性のペルチエ電極となる膜４２を同様段差側面への付着が少ない成膜手法にて１０ｎｍ成膜した後、パターニングしペルチエ電極４２を形成する（図４１（ａ）、４１（ｂ）、４１（ｃ）参照）。
【０１４０】
次に、熱伝導／電気絶縁膜として例えばＡｌＮ膜４４を凹部に埋め込むように成膜した後、ＣＭＰなどによって平坦化することで（Ｖ０．９８６５Ｃｒ０．０１３５）２Ｏ３膜３６を露出させる（図４２（ａ）、４２（ｂ）、４２（ｃ）参照）。続いて、基板全面に熱伝導／電気絶縁膜として例えばＡｌＮ膜４６を５ｎｍ成膜し（図４３（ａ）、４３（ｂ）、４３（ｃ）参照）、（Ｖ０．９８６５Ｃｒ０．０１３５）２Ｏ３膜３６が露出するようにＡｌＮ膜４６をパターニングする（図４４（ａ）、４４（ｂ）、４４（ｃ）参照）。
【０１４１】
次に、基板全面に（Ｖ０．９８６５Ｃｒ０．０１３５）２Ｏ３膜４８を成膜し（図４５（ａ）、４５（ｂ）、４５（ｃ）参照）、続いて（Ｖ０．９８６５Ｃｒ０．０１３５）２Ｏ３膜４８および（Ｖ０．９８６５Ｃｒ０．０１３５）２Ｏ３膜３６をパターニングし、（Ｖ０．９Ｔｉ０．１）２Ｏ３膜３４を露出させる（図４６（ａ）、４６（ｂ）、４６（ｃ）参照）。その後、再度（Ｖ０．９８６５Ｃｒ０．０１３５）２Ｏ３膜４８をパターニングする（図４７（ａ）、４７（ｂ）、４７（ｃ）参照）。
【０１４２】
次に、基板全面に層間絶縁膜５０を形成後、（Ｖ０．９Ｔｉ０．１）２Ｏ３膜３４、（Ｖ０．９８６５Ｃｒ０．０１３５）２Ｏ３膜４８、ペルチエ電極４０、４２に通じる開口を層間絶縁膜５０に形成し、これらの開口をメタルで埋め込むことによりコンタクト５２ａ、５２ｂ、５４ａ、５４ｂを形成し、スイッチング素子を完成する（図４８）。
【０１４３】
本実施形態の製造方法によれば、スイッチング素子をエピタキシャルに作製することも可能である。各構成要素の材料として、本実施形態で述べた以外にも変形例９ないし変形例２６で述べた材料を用いることも可能である。
【０１４４】
（第５実施形態）
次に、本発明の第５実施形態による集積回路の製造方法を説明する。本実施形態の製造方法によって製造される集積回路は、第１実施形態と同様に、マトリクス上に配列された複数のセルを有し、各セルは、スイッチング素子を有している。以下の工程はスイッチング素子の製造工程を示す。
【０１４５】
まず、第４実施形態の図４５に示す工程までは第４実施形態と同様に行う。その後、（Ｖ０．９８６５Ｃｒ０．０１３５）２Ｏ３膜４８をＣＭＰなどによって平坦化する（図４９（ａ）、４９（ｂ）、４９（ｃ）参照）。
【０１４６】
次に、平坦化された（Ｖ０．９８６５Ｃｒ０．０１３５）２Ｏ３膜４８上に上部電極となる電極膜５６を成膜する（図５０（ａ）、５０（ｂ）、５０（ｃ）参照）。続いて、電極膜５６、（Ｖ０．９８６５Ｃｒ０．０１３５）２Ｏ３膜４８、および（Ｖ０．９８６５Ｃｒ０．０１３５）２Ｏ３膜３６をパターニングして下部電極３４を露出させる（図５１（ａ）、５１（ｂ）、５１（ｃ）参照）。
【０１４７】
その後、電極膜５６および（Ｖ０．９８６５Ｃｒ０．０１３５）２Ｏ３膜４８を再度パターニングすることにより熱伝導／電気絶縁膜４６のペルチエ電極へのコンタクト形成部分を露出させる（図５２（ａ）、５２（ｂ）、５２（ｃ）参照）。
【０１４８】
次に、基板全面に層間絶縁膜５０を形成後、（Ｖ０．９Ｔｉ０．１）２Ｏ３膜３４、上部電極４８、ペルチエ電極４０、４２に通じる開口を層間絶縁膜５０に形成し、これらの開口をメタルで埋め込むことによりコンタクト５２ａ、５２ｂ、５４ａ、５４ｂを形成し、スイッチング素子を完成する（図５３（ａ）、５３（ｂ）、５３（ｃ）参照）。
【０１４９】
本実施形態の製造方法によって製造されたスイッチング素子は、第４実施形態の製造方法によって製造されるスイッチング素子のスイッチング部となる膜４８とコンタクト５２ｂとの間に電極５６を設けた構成となっている。
【０１５０】
なお、本実施形態においては、素子分離領域４は第３実施形態と同様にＳＴＩ(Shallow Trench Insulation)によって形成したが、ＬＯＣＯＳ(Local Oxidation of Silicon)法によって形成してもよい。
【０１５１】
また、各構成要素の材料として、本実施形態で述べた以外にも変形例９ないし変形例２６で述べた材料を用いることも可能である。
【０１５２】
（第６実施形態）
次に、本発明の第６実施形態による集積回路の製造方法を説明する。本実施形態の製造方法によって製造される集積回路は、第１実施形態と同様に、マトリクス上に配列された複数のセルを有し、各セルは、スイッチング素子を有している。以下の工程はスイッチング素子の製造工程を示す。
【０１５３】
まず、図５４（ａ）、５４（ｂ）に示すように、基板６０上に絶縁体からなる素子分離６０１を形成する。
【０１５４】
次に、図５５（ａ）、５５（ｂ）に示すように、基板６０上に絶縁膜６２を形成する。なお、絶縁膜６２を形成しない代わりに絶縁基板を用いることも可能である。絶縁膜の形成手法として、上記指向性の高い成膜手法を用いるとプロセスが単純化されるので、本実施形態では最も単純化された手法を例として示す。指向性が高くない成膜手法を用いても、追加のプロセスを用いることで本実施形態と同様の機能を持つような素子に帰着させる製造手法が可能であることは、当業者であれば容易に類推可能であろう。続いて第一極性（例えばｎ型）のペルチエ電極６４を指向性の高い成膜手法を用い膜厚３０ｎｍ形成する。その後、第二極性（例えばｐ型）のペルチエ電極６６を指向性の高い成膜手法を用い厚２０ｎｍ形成する。
【０１５５】
次に、図５６（ａ）、５６（ｂ）に示すように、ペルチエ電極６６およびペルチエ電極６４をエッチングして底面が絶縁膜６２に達する開口６７を形成する。続いて、開口６７の底面および側面を覆うように熱伝導／電気絶縁膜６８を形成する（図５７（ａ）、５７（ｂ）参照）。このとき、開口６７の外のペルチエ電極６６の表面にも熱伝導／電気絶縁膜６８が形成される。
【０１５６】
次に、指向性の高い成膜手法を用い開口６７の底面の熱伝導／電気絶縁膜６８を覆うように、スイッチング部の第１電極膜７０を形成する（図５８（ａ）、５８（ｂ）参照）。このとき、開口６７の外のペルチエ電極６６の表面に形成されている熱伝導／電気絶縁膜６８上にも第１電極膜７０が形成される。続いて、指向性の高い成膜手法を用い開口６７の底面の第１電極膜７０を覆うように、スイッチング部となる膜７２を形成する（図５９（ａ）、５９（ｂ）参照）。このとき、開口６７の外の第１電極膜７０上にも膜７２が形成される。
【０１５７】
次に、開口６７の底面の膜７２上に、指向性の高い成膜手法を用いスイッチング部の第２電極膜７４を形成する（図６０（ａ）、６０（ｂ）参照）。このとき、開口６７の外の膜７２上にも第２電極膜７４が形成される。図６０（ａ）、６０（ｂ）においては第２電極膜７４の成膜において指向性の高い成膜手法を用いた例を示したが、指向性の高い成膜手法以外を用いても追加のプロセスは必要ない。続いて、ＣＭＰなどによって平坦化し、ペルチエ電極６６の表面を露出させる（図６１（ａ）、６１（ｂ）、６１（ｃ）参照）。
【０１５８】
次に、基板全面に層間絶縁膜（保護膜）７８を成膜後、ペルチエ電極６４、ペルチエ電極６６、スイッチング部７２への第１電極膜７０、スイッチング部７２への第２電極膜７４への開口を形成後、層間絶縁膜７８１を成膜し、上記開口を埋め戻す（図６２（ａ）、６２（ｂ）、６２（ｃ）参照）。続いて、
次に、第１電極膜７０、第２電極膜７４、ペルチエ電極６６、およびペルチエ電極６４に通じる開口を層間絶縁膜７８１内に形成し、これらの開口をメタルで埋め込むことによりコンタクト８０ａ、８０ｂ、８２ａ、８２ｂを形成し、スイッチング素子を完成する（図６３（ａ）、６３（ｂ）、６３（ｃ）参照）。
【０１５９】
なお、各構成要素の材料として、本実施形態で述べた以外にも変形例９ないし変形例２６で述べた材料を用いることも可能である。
【０１６０】
（第７実施形態）
次に、本発明の第６実施形態による集積回路の製造方法を説明する。本実施形態の製造方法によって製造される集積回路は、発振回路を備えている。以下の工程は発振回路の製造工程を示す。
【０１６１】
まず、図６４（ａ）、６４（ｂ）に示すように、基板８６上に素子分離領域８８を形成後、例えば、（Ｖ０．９９０５Ｃｒ０．００９５）２Ｏ３からなる電気的スイッチング材料膜９０を形成する。その後、基板全面に層間絶縁膜９２を形成し、電気的スイッチング材料膜９０に通じる開口を層間絶縁膜９２に形成し、これらの開口をメタルで埋め込むことにより、コンタクト９４ａ、９４ｂを形成し、発振回路を完成する（図６５（ａ）、６５（ｂ）参照）。電気的スイッチ材料としては、本実施形態で述べた以外にも変形例９ないし変形例２６で述べた材料を用いることも可能である。
【０１６２】
（第８実施形態）
次に、本発明の第８実施形態による集積回路を説明する。本実施形態の集積回路は、スイッチング部を有し、このスイッチング部に圧力を印加することにより、スイッチングさせる構成となっている。本実施形態の集積回路を図６６に示す。
【０１６３】
図９からわかるように、例えば（Ｖ０．９９１Ｃｒ０．００９）２Ｏ３なる組成のスイッチング部に圧力を加えることでスイッチングすることが分かる。本実施形態の集積回路は、この特性を利用したものである。
【０１６４】
本実施形態の集積回路は、例えば（Ｖ０．９９１Ｃｒ０．００９）２Ｏ３なる組成のスイッチング部１０１を有している。スイッチング部１０１の下方に圧電素子１１０が設けられている。この圧電素子１１０は、例えばＡｌＮまたはＰＺＴからなる圧電体１１２と、この圧電体１１２を挟むように設けられた下部電極１１１および上部電極１１３とを備えている。下部電極１１１、上部電極１１３は例えばＲｕＯ２からなるコンタクト１１５ａ、１１５ｂを介して外部と電気的に接続される。コンタクト１１５ａ、１１５ｂを介して下部電極１１１、上部電極１１３に電圧を印加すると、圧電素子１１０は変形し、圧力を発生する。
【０１６５】
圧電素子１１０とスイッチング部１１０との間には、例えばｃ−ＢＮまたはＡｌＮからなる固い絶縁膜１２０が設けられている。この絶縁膜１２０は圧電素子１１０からスイッチング部１１０に向かうにつれて断面積が縮小するコーン形状となっており、絶縁膜１２０の上面はスイッチング部１１０の下面と接触し実質的に同じ面積を有している。
【０１６６】
スイッチング部１０１の側面に接するように電極１０３ａ、１０３ｂが設けられている。電極１０３ａ、１０３ｂはコンタクト１０５ａ、１０５ｂを介して外部と電気的に接続される。電極１０３ａおよび１０３ｂと絶縁膜１２０との間には、柔らかい材料、例えば素子を動作させる温度付近に構造相転移温度があるような組成のＢＳＴＯなどからなる絶縁膜１２２が形成されている。上記全ての構成要素は絶縁膜１２０と同様に、例えばｃ−ＢＮまたはＡｌＮからなる固い絶縁膜１３０によって覆われている。
【０１６７】
このように、本実施形態の集積回路においては、スイッチング部１０１に対して圧電素子１１０で圧力を加えることができる。
【０１６８】
圧電体に発生する最大圧力は０．０３５ＧＰａ程度しかないため、図６６に示したように、絶縁膜１２０には硬い物質からなるコーン形状を用い、コーンの先端部分において０．３ＧＰａ程度の圧力を発生させる。コーン先端とコーン底面の面積比はマージンを見て２０倍程度必要である。コーン以外の部分の絶縁膜１２２としては例えば２０℃以上２８℃以下の温度変動がある第１温度環境でソフト化された状態にあるような組成のＢＳＴＯなどを用いることで、これらによって散逸される応力を極力抑制するようにする。例えばＰＺＴを圧電体１１２として用いた場合、圧電体のｅ３３係数は１０Ｃ／ｍ２程度であるから、ＰＺＴにおいて０．０３ＧＰａの圧力が発生させ、スイッチング部１０１すなわち（Ｖ０．９９１Ｃｒ０．００９）２Ｏ３膜おいて０．３ＧＰａの圧力を発生させるために必要な電圧は０．０４Ｖと計算される。
【０１６９】
このような素子を第１温度環境にて用いる場合、例えば（Ｖ１―ｘＣｒｘ）２Ｏ３（ただし０．００７２≦ｘ≦０．００８６）なる組成範囲であれば良い（図７３）。１℃以上６０℃以下の温度変動がある第２温度環境、２０℃未満のある温度から±４℃の温度変動がある第３温度環境、２８℃を超えるある温度から±４℃の温度変動がある第４温度環境、温度Ｔの時間平均値が１７３Ｋ≦Ｔ≦４０３Ｋの範囲の一定値でかつ温度Ｔ（Ｋ）の時間変動が±３０Ｋである第５温度環境における組成範囲も同様に図７３などを用いて必要な組成範囲を導出することが可能である。電気抵抗の温度変化が生じる物質は、例えばモット転移、ＣＤＷ転移、超伝導転移など各種機構が考えられるが、いずれも圧力変化によっても電気抵抗の大幅な変化があるため、本実施形態にて用いることが可能である。
【０１７０】
また本実施形態にて圧力変動値ΔＰとして０．３ＧＰａを例示したが、図７３あるいは各種物質の圧力変動による電気抵抗変化値より、適切な値を用いることが可能である。下限は圧力変化によるヒステリシス幅であり、Ｖ２Ｏ３系の物質の場合には０．３ＧＰａ程度である。上限は存在しないが、スイッチング部に高い圧力を加えるためには、コーンの大きさも大きくなる。したがって圧力変動の下限値の付近で用いることが好ましい。
【０１７１】
なお、第１乃至第７実施形態及びそれらの変形例のいずれかの集積回路に対して、本実施形態のように圧電素子で応力を加えるような構造を採用した場合、温度変化によるスイッチング動作の設定温度を圧電体に加える電圧でシフトさせることが可能となる。この構造を採用すると、スイッチング部の組成を変化させないでも、小さい温度範囲であればスイッチング動作温度をシフトさせられる利点がある。例えば温度差の大きいような屋外で利用することができるような利点がある。第１乃至第７実施形態及びそれらの変形例のいずれかの集積回路に対して、圧電機構によって応力を加えるような構造は本実施形態以外にも各種考えられるが、それら構造に必須な構成要素として、圧電機構、圧電機構に接する面積よりスイッチング部に接する面積の方が小さいような応力増大機構、スイッチング部分に加わる応力を逃がさないような密閉構造（導線部は除く）、圧電機構およびスイッチング部分への導線、といった構成要素を全て持つことが共通項として挙げられる。
【０１７２】
また、第１乃至第７実施形態及びそれらの変形例のいずれかの集積回路に対して、例えば図６７に示すように、コーン形状の例えばｃ−ＢＮまたはＡｌＮからなる固い絶縁膜１２０ａ、１２０ｂによってスイッチング部１０１を挟み、絶縁膜１２０ａ、１２０ｂを例えばステンレスのような固い金属板１４０ａ、１４０ｂでクランプし、ネジ１５０ａ、１５０ｂによって応力を加えるような構造も可能である。ネジ１５０ａ、１５０ｂの回転は手動でも電動でもかまわない。このような構造を採用した場合、例えば温暖な土地向けに設定した集積回路を、寒冷な土地で利用する際に、ネジを回すことで応力変化させるだけで動作設定温度をシフトさせることが可能となる。
【０１７３】
以上述べたように、本発明の各実施形態によれば、動作速度が速くかつ集積化が可能な新しい構造の不揮発性スイッチング素子およびこの不揮発性スイッチング素子を有する集積回路を提供することができる。
【０１７４】
なお、上記各実施形態において、２０℃以上２８℃以下の温度変動がある第１温度環境から±８０℃の温度変化によって１０倍以上の電気伝導度変化が生じるスイッチング部６の材料として、例えば（Ｖ１−ｘＣｒｘ）２Ｏ３（０．００９３≦ｘ≦０．０１５０）、Ｂａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）、ＣｕＩｒ２Ｓ４、ＷＯ３．０、ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘ（ｘ＝０．１５）のいずれかを用いてもよい。
【０１７５】
このとき、±８０℃の温度変化の範囲で金属的な状態を有している、スイッチング部６の電極６ａ、６ｂの材料として、例えば上記モット絶縁体の上記温度において金属的状態となる組成の（Ｖ１−ｘ―ｙＣｒｘＴｉｙ）２Ｏ３（０．００９７≦ｘ≦０．０１４０、０．０４≦ｙ≦０．０６）など、上記ＣＤＷ絶縁体の上記温度において金属的状態となる組成のＣｕＩｒ２（Ｓ１−ｘＳｅｘ）４（ただし０＜ｘ≦１）など、酸化物金属のＢａＴｉＮｂＯ３、ＲｕＯ２，ＳｒＲｕＯ３、ＲｅＯ３など、合金系のＴｉＮ、ＺｒＮ、ＨｆＮなど、単体金属のＡｌ、Ｃｕ、Ｒｕ、Ｉｒ、Ｐｔなどのいずれかを用いてもよい。
【０１７６】
また同様に、２０℃以上２８℃以下の温度変動がある第１温度環境より±８０℃の温度変化があるような温度範囲で金属的な状態である、ペルチエ素子１３のコンタクトの材料として、例えば上記モット絶縁体の上記温度において金属的状態となる組成の（Ｖ１−ｘ―ｙＣｒｘＴｉｙ）２Ｏ３（０．００９７≦ｘ≦０．０１４０、０．０４≦ｙ≦０．０６）、ＣｕＩｒ２（Ｓ１−ｘＳｅｘ）４（ただし０＜ｘ≦１）など、上記ＣＤＷ絶縁体の上記温度において金属的状態となる組成の１Ｔ−ＴａＳ２など、酸化物金属のＢａＴｉＮｂＯ３、ＲｕＯ２，ＳｒＲｕＯ３、ＲｅＯ３など、合金系のＴｉＮ、ＺｒＮ、ＨｆＮなど、単体金属のＡｌ、Ｃｕ、Ｒｕ、Ｉｒ、Ｐｔなどのいずれかを用いてもよい。
【０１７７】
また、上記各実施形態において、室温における温度変化によって１０倍以上の電気伝導度変化が生じるスイッチング部６の材料として、温度的なヒステリシスを持つ材料、例えばモット絶縁体の（Ｖ１−ｘＣｒｘ）２Ｏ３（０．００９７≦ｘ≦０．０１４０）等、粒界の表面バンドを変調させるＢａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）などのいずれかを用いてもよい。
【０１７８】
また、上記実施形態において、平均動作温度（セルのスイッチ状態の変化が無い時間帯のみの時間平均された温度）が２０℃未満のある温度から±４℃の温度変動がある第３温度環境に設定され、上記平均動作温度に対応して適切に設定されたスイッチングのための温度変化幅によって１０倍以上の電気伝導度変化が生じるスイッチング部６の材料として、例えば（Ｖ１−ｘＣｒｘ）２Ｏ３（０≦ｘ≦０．０１８）、（Ｖ１−ｘＴｉｘ）２Ｏ３（０≦ｘ≦０．０５２）、Ｎｉ（Ｓ１−ｘＳｅｘ）２（０．２６≦ｘ≦０．２７５）、ＣｕＩｒ２（Ｓ１−ｘＳｅｘ）４（０≦ｘ≦０．１）、Ｔｉ２Ｏ３、Ｆｅ３Ｏ４、ＥｕＯ１−ｘ（０．０００５≦ｘ≦０．００４）、ＷＯ３．０、ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘ（０．０５≦ｘ≦０．２０）、Ｂａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（０．３≦ｘ≦０．４）、ＢＥＤＴ−ＴＴＦ系、（ＴＭＴＳＦ）２Ｘ系（ＸはＰＦ６−、ＣｌＯ４−などの一価アニオン）、ＴＴＦ−ＴＣＮＱ系、（ＤＭｅ−ＤＣＮＱＩ）２Ｃｕ系、銅酸化物超伝導体のＢｉ系、Ｔｌ系、ＹＢＣＯ系、ＬＳＣＯ系、ＮｄＣｅ系など、合金系超伝導体のＭｇＢ２、Ｎｂ３Ｓｎ、Ｎｂ３Ａｌ、有機物超伝導体のＡ３Ｃ６０（ＡはＬｉ，Ｎａ，Ｋ，Ｒｂ，Ｃｓから１種類以上）、単体超伝導体のＰｂ、Ｎｂなどのいずれかを用いてもよい。
【０１７９】
また、上記実施形態において、平均動作温度が２８℃を超えるある温度から±４℃の温度変動がある第４温度環境に設定され、上記平均動作温度に対応して適切に設定されたスイッチングのための温度変化幅によって１０倍以上の電気伝導度変化が生じるスイッチング部６の材料として、例えば（Ｖ１−ｘＣｒｘ）２Ｏ３（０．００４８≦ｘ＜０．０９７）、Ｂａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３（ｘ＝０または０．３≦ｘ≦０．４）のいずれかを用いても良い。
【０１８０】
平均動作温度を２０℃未満のある温度から±４℃の温度変動がある第３温度環境または第４温度環境に設定する場合、スイッチング部６の電極６ａ、６ｂは、（設定動作温度±（スイッチング温度幅÷２））の範囲で金属的な状態である材料が用いられる。この材料としては、例えば上記モット絶縁体の上記温度において金属的状態となる組成の（Ｖ１−ｘ―ｙＣｒｘＴｉｙ）２Ｏ３（０．００９７≦ｘ≦０．０１４０、０．０４≦ｙ≦０．０６）、ＮｉＳｅなど、上記ＣＤＷ絶縁体の上記温度において金属的状態となる組成の１Ｔ−ＴａＳ２、ＣｕＩｒ２Ｓ４など、酸化物金属のＢａＴｉＮｂＯ３、ＲｕＯ２、ＳｒＲｕＯ３、ＲｅＯ３など、合金系のＴｉＮ、ＺｒＮ、ＨｆＮなど、単体金属のＡｌ、Ｃｕ、Ｒｕ、Ｉｒ、Ｐｔなど、有機物伝導体、超伝導体などのいずかが用いられる。
【０１８１】
また、上記実施形態において、２０℃以上２８℃以下の温度変動がある第１温度環境では低抵抗状態であるが、＋８０℃の温度変化によって１０倍以上の電気抵抗率変化が生じ高抵抗状態となるスイッチング部の材料として、例えば（Ｖ１−ｘＣｒｘ）２Ｏ３（０．００９３≦ｘ＜０．００９７の範囲）、Ｂａ１−ｘ，ＳｒｘＴｉＯ３（ｘ＝０．３）などのいずれかを用いてもよい。
【０１８２】
第１温度環境では低抵抗状態で−８０℃の温度変化によって１０倍以上の電気抵抗率変化が生じ高抵抗状態となるスイッチング部の材料として、例えばＣｕＩｒ２Ｓ４などを用いてもよい。
【０１８３】
また、第１温度環境で高抵抗状態であるが、−８０℃の温度変化によって１０倍以上の電気抵抗率変化が生じ低抵抗状態となるスイッチング部の材料として、例えば（Ｖ１−ｘＣｒｘ）２Ｏ３（０．０１４０＜ｘ≦０．０１５０）、ＷＯ３．０、ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘ（ｘ＝０．１５）などのいずれかを用いてもよい。
【０１８４】
上記全ての実施形態において、スイッチング部の材料として、現時点まで知られている物質の中では（Ｖ１−ｘＣｒｘ）２Ｏ３（０．０１１０≦ｘ≦０．０１１９）を用いることが最も望ましい。将来室温付近における温度変化によって電気抵抗の変化が生じ、しかも体積変化による素子内応力が小さい物質が発見された場合、それをスイッチング材料として用いることが最も望まれる。１０℃程度の温度変化による電気抵抗変化が６桁以上あればロジック回路を直接構成することが可能であり、温度変化による電気抵抗変化が６桁に満たなくても温度ヒステリシスが２０℃程度あれば不揮発メモリなどとして用いることが可能である。
【図面の簡単な説明】
【０１８５】
【図１】本発明の第１実施形態に係るスイッチング素子を示す図。
【図２】第１実施形態に係るスイッチング素子の製造工程を示す図。
【図３】第１実施形態に係るスイッチング素子の製造工程を示す図。
【図４】第１実施形態に係るスイッチング素子の製造工程を示す図。
【図５】第１実施形態に係るスイッチング素子の製造工程を示す図。
【図６】第１実施形態に係るスイッチング素子の製造工程を示す図。
【図７】第１実施形態に係るスイッチング素子の製造工程を示す図。
【図８】第１実施形態に係るスイッチング素子の製造工程を示す図。
【図９】（Ｖ１−ｘＣｒｘ）２Ｏ３の抵抗率の温度変化を示す図。
【図１０】（Ｖ０．９９Ｃｒ０．０１）２Ｏ３の温度変化に対する抵抗率のヒステリシスを示す図。
【図１１】第１実施形態の集積回路をメモリとして用いた場合の書き込み時のセル間の干渉を防止するための一例を示す図。
【図１２】（Ｖ１−ｘ−ｙＣｒｘＴｉｙ）２Ｏ３の相図。
【図１３】本発明の第２実施形態に係るスイッチング素子を示す図。
【図１４】（Ｖ１−ｘＣｒｘ）２Ｏ３の組成ｘに対応する相図。
【図１５】Ｎｉ（Ｓ１−ｘＳｅｘ）２の抵抗率の温度変化を示す図。
【図１６】ＮｉＳの相図。
【図１７】Ｔｉ２Ｏ３の抵抗率の温度変化を示す図。
【図１８】Ｆｅ３Ｏ４の抵抗率の温度変化を示す図。
【図１９】ＥｕＯ１−ｘの電気伝導率の温度変化を示す図。
【図２０】１Ｔ−Ｔａ（Ｓ１−ｘＳｅｘ）２の抵抗率の温度変化を示す図。
【図２１】１Ｔ−Ｔａ１−ｘＴｉｘＳｅ２の抵抗率の温度変化を示す図。
【図２２】ＷＯ３。０の抵抗率の温度変化を示す図。
【図２３】ＣｕＩｒ２（Ｓ１−ｘＳｅｘ）４の抵抗率の温度変化を示す図。
【図２４】ＢａＣｏ０．９Ｎｉ０．１Ｓ２−ｘの抵抗率の温度変化を示す図。
【図２５】ＶｎＯ２ｎ−１およびＶＯ２およびＶｎＯ２ｎ＋１の電気伝導率の温度変化を示す図。
【図２６】Ｂａ１−ｘＭｅｘＴｉＯ３の抵抗率の温度変化を示す図。
【図２７】Ｂａ０．９９９−ｘＳｒｘＣｅ０．００１ＴｉＯ３の抵抗率の温度変化を示す図。
【図２８】本発明の第３実施形態による集積回路の製造工程を示す図。
【図２９】本発明の第３実施形態による集積回路の製造工程を示す図。
【図３０】本発明の第３実施形態による集積回路の製造工程を示す図。
【図３１】本発明の第３実施形態による集積回路の製造工程を示す図。
【図３２】本発明の第３実施形態による集積回路の製造工程を示す図。
【図３３】本発明の第３実施形態による集積回路の製造工程を示す図。
【図３４】本発明の第３実施形態による集積回路の製造工程を示す図。
【図３５】本発明の第３実施形態による集積回路の製造工程を示す図。
【図３６】本発明の第４実施形態による集積回路の製造工程を示す図。
【図３７】本発明の第４実施形態による集積回路の製造工程を示す図。
【図３８】本発明の第４実施形態による集積回路の製造工程を示す図。
【図３９】本発明の第４実施形態による集積回路の製造工程を示す図。
【図４０】本発明の第４実施形態による集積回路の製造工程を示す図。
【図４１】本発明の第４実施形態による集積回路の製造工程を示す図。
【図４２】本発明の第４実施形態による集積回路の製造工程を示す図。
【図４３】本発明の第４実施形態による集積回路の製造工程を示す図。
【図４４】本発明の第４実施形態による集積回路の製造工程を示す図。
【図４５】本発明の第４実施形態による集積回路の製造工程を示す図。
【図４６】本発明の第４実施形態による集積回路の製造工程を示す図。
【図４７】本発明の第４実施形態による集積回路の製造工程を示す図。
【図４８】本発明の第４実施形態による集積回路の製造工程を示す図。
【図４９】本発明の第５実施形態による集積回路の製造工程を示す図。
【図５０】本発明の第５実施形態による集積回路の製造工程を示す図。
【図５１】本発明の第５実施形態による集積回路の製造工程を示す図。
【図５２】本発明の第５実施形態による集積回路の製造工程を示す図。
【図５３】本発明の第５実施形態による集積回路の製造工程を示す図。
【図５４】本発明の第６実施形態による集積回路の製造工程を示す図。
【図５５】本発明の第６実施形態による集積回路の製造工程を示す図。
【図５６】本発明の第６実施形態による集積回路の製造工程を示す図。
【図５７】本発明の第６実施形態による集積回路の製造工程を示す図。
【図５８】本発明の第６実施形態による集積回路の製造工程を示す図。
【図５９】本発明の第６実施形態による集積回路の製造工程を示す図。
【図６０】本発明の第６実施形態による集積回路の製造工程を示す図。
【図６１】本発明の第６実施形態による集積回路の製造工程を示す図。
【図６２】本発明の第６実施形態による集積回路の製造工程を示す図。
【図６３】本発明の第６実施形態による集積回路の製造工程を示す図。
【図６４】本発明の第７実施形態による集積回路の製造工程を示す図。
【図６５】本発明の第７実施形態による集積回路の製造工程を示す図。
【図６６】本発明の第８実施形態による集積回路を示す図。
【図６７】スイッチング部に圧力を加える機構の一例を示す図。
【図６８】（Ｖ１−ｘＣｒｘ）２Ｏ３の組成ｘに対応する相図。
【図６９】（Ｖ１−ｘＣｒｘ）２Ｏ３の組成ｘに対応する相図。
【図７０】（Ｖ１−ｘＣｒｘ）２Ｏ３の組成ｘに対応する相図。
【図７１】（Ｖ１−ｘＣｒｘ）２Ｏ３の組成ｘに対応する相図。
【図７２】（Ｖ１−ｘＣｒｘ）２Ｏ３の組成ｘに対応する相図。
【図７３】（Ｖ１−ｘＣｒｘ）２Ｏ３の組成ｘに対応する相図。
【符号の説明】
【０１８６】
１  スイッチング素子
２  基板
４  素子分離領域
５  素子領域
６  スイッチング部
６ａ  電極
８  熱伝達／電気絶縁膜
１０  ペルチエ電極
１２  ペルチエ電極
１３  ペルチエ素子
１６  層間絶縁膜
１７ａ、１７ｂ  コンタクト
１９ａ、１９ｂ  コンタクト
【図１】
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【図２】
2007180406.tif 000004
【図３】
2007180406.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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