(57)【要約】      （修正有）【課題】トレンチ底部にｐ+型層を設けるとともに、さらに凸部にｎ型層を高濃度にし、電極材との接触をオーミック接触とする構造の整流用半導体装置のオフ特性の改善を目的とする。【解決手段】高濃度の第１導電型半導体上に低濃度の第１導電型半導体層を構成し、複数のトレンチを低濃度の第１導電型半導体層表面から形成し、低濃度の第１導電型半導体層のトレンチ底部に第２導電型導電型半導体層を形成する整流用半導体装置において、トレンチの凸部の低濃度の第１導電型半導体層表面内に高濃度の第１導電型半導体層を設ける整流用半導体装置である。【選択図】図１Ｂ
2007128926.tif 000002
【特許請求の範囲】
【請求項１】
高濃度の第１導電型半導体上に低濃度の第１導電型半導体層が構成され、
複数のトレンチが前記低濃度の第１導電型半導体層表面から形成され、
前記トレンチ底部に第２導電型半導体層が形成される整流用半導体装置において、
前記トレンチの凸部の前記低濃度の第１導電型半導体層表面に高濃度の第１導電型半導体層が設けられていることを特徴とする整流用半導体装置。
【請求項２】
高濃度ｎ型基板上に低濃度ｎ型半導体層が構成され、
複数のトレンチが前記低濃度ｎ型半導体層表面から形成され、
前記トレンチ底部にｐ型半導体層が形成される整流用半導体装置において、
前記トレンチの凸部の前記低濃度ｎ型半導体層表面に形成されたアノードｎ領域と、
前記トレンチの側壁部に形成された絶縁物層と、
前記トレンチ底部に形成された前記ｐ型半導体層と、前記アノードｎ領域と前記ｐ型半導体層にコンタクトホールを介して接続される金属膜であるアノードと、
前記高濃度ｎ型基板側の裏面に形成される金属膜であるカソードとを有する、
ことを特徴とする整流用半導体装置。
【請求項３】
高濃度ｎ型基板上に低濃度ｎ型半導体層を構成し、
複数のトレンチを前記低濃度ｎ型半導体層表面に形成し、
前記トレンチ底部にｐ型半導体層を形成する整流用半導体装置の製造方法において、
前記トレンチの側壁部に絶縁物層を形成し、
前記トレンチの凸部の前記低濃度ｎ型半導体層表面にアノードｎ領域を形成し、
前記トレンチの凸部の前記低濃度ｎ型半導体層表面と前記トレンチ底部にコンタクトホールを形成し、
前記アノードｎ領域と前記ｐ型半導体層を前記コンタクトホールにより、アノード用金属と接続し、
前記高濃度ｎ型基板側の裏面にカソード用の金属膜を接続する、
ことを特徴とする整流用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流用半導体装置の構造に係わり、特に、整流用半導体装置のオフ特性の改善をする技術に関する。
【背景技術】
【０００２】
従来、高効率の整流用半導体装置としてショットキバリア半導体装置等がある。例えば、図４に示すように低抵抗のｎ+型層１（ｎ型半導体層）、ｎ型層２（ｎ型半導体層）、ｐ+型層３（ｐ型半導体層）、絶縁物層４、ショットキ接触をする金属層５、オーミック電極６、トレンチの凹部７、ｎ型層２内のチャネル８、ｎ型層２側にのびるショットキ接触面ｅからの空乏層９、ｎ型層２側にのびるｐ+型層３からの空乏層１０などから構成されている。そして、トレンチ７を設けたｎ+型層２表面の凸部上面にショットキ接触面ｅを形成し、凹部底部にｐ+型層３を形成する。また、凸部側壁部に絶縁物層４を形成するように構成し、ｐ+型層３とショットキ接触面ｅを形成する金属層５を同電位に電気接続する。さらに、空乏層９と空乏層１０が少なくとも零電圧バイアス時には導通しないように構成されている。ここで、空乏層９、１０は、アノードＡ、カソードＫを零電圧バイアスとしたときの空乏層である。
【０００３】
上記説明したような構造として特許文献１、２が知られている。これらの特許文献１、２では、ショットキダイオードの特性改善を目的に、トレンチ凹部にｐ型層を設けている。特に特許文献１では、順方向特性のチャネルシリーズ抵抗を増加させることなく、逆方向特性における電子ポテンシャルを高く保持し、逆漏れ電流の電圧依存性をなくして、高効率、高速の整流用半導体装置を得る提案がされている。また、特許文献３ではショットキコンタクト部にｎ+層を設けてオーミック接続する提案がされている。
【特許文献１】特開平０５−６３１８４号公報
【特許文献２】特開２０００−２１６４０９号公報
【特許文献３】特開昭６０−７４５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、図４で説明した構成にすることで、オン状態においてはｐ+型層３からホールの注入が行なわれるため、ショットキダイオードに対して順電圧は低くなっているが、トレンチ凸部がショットキ接触となっているためオンからオフへ変化する過程で、アノード近傍の電子の引き抜き効率が低くなるため、オンからオフへの移行時に逆方向のサージ電流が大きいという問題がある。
【０００５】
本発明は上記のような実情に鑑みてなされたものであり、電極材との接触をオーミック接触とすることでオフ特性の改善を行う整流用半導体装置善を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様である高濃度の第１導電型半導体上に低濃度の第１導電型半導体層が構成され、複数のトレンチが前記低濃度の第１導電型半導体層表面から形成され、前記トレンチ底部に第２導電型半導体層が形成される整流用半導体装置において、前記トレンチの凸部の前記低濃度の第１導電型半導体層表面に高濃度の第１導電型半導体層が設けられている構成とする。
【０００７】
また、本発明の他の態様である高濃度ｎ型基板上に低濃度ｎ型半導体層が構成され、複数のトレンチが前記低濃度ｎ型半導体層表面から形成され、前記トレンチ底部にｐ型半導体層が形成される整流用半導体装置において、前記トレンチの凸部の前記低濃度ｎ型半導体層表面に形成されたアノードｎ領域と、前記トレンチの側壁部に形成された絶縁物層と、前記トレンチ底部に形成された前記ｐ型半導体層と、前記アノードｎ領域と前記ｐ型半導体層にコンタクトホールを介して接続される金属膜であるアノードと、前記高濃度ｎ型基板側の裏面に形成される金属膜であるカソードを有する構成とする。
【０００８】
上記構成により、ｎ型半導体がオーミック接触を形成しにくい構成を改善し、表面の不純物濃度を高くすることでオーミック接触を得て、順方向電圧の低いダイオード特性が得られる。また、高速のダイオードが得られる。
【０００９】
また、本発明の他の態様である高濃度ｎ型基板上に低濃度ｎ型半導体層を構成し、複数のトレンチを前記低濃度ｎ型半導体層表面に形成し、前記トレンチ底部にｐ型半導体層を形成する整流用半導体装置の製造方法において、前記トレンチの側壁部に絶縁物層を形成し、前記トレンチの凸部の前記低濃度ｎ型半導体層表面にアノードｎ領域を形成し、前記トレンチの凸部の前記低濃度ｎ型半導体層表面と前記トレンチ底部にコンタクトホールを形成し、前記アノードｎ領域と前記ｐ型半導体層を前記コンタクトホールにより、アノード用金属と接続し、前記高濃度ｎ型基板側の裏面にカソード用の金属膜を接続することを特徴とする。
【００１０】
上記製造方法により、製造工程を増やすことなくｎ型半導体はオーミック接触を形成しにくい構成を改善し、表面の不純物濃度を高くすることでオーミック接触を得て、順方向電圧の低い高速のダイオード特性が得られる。
【発明の効果】
【００１１】
本発明によれば、ｎ型の電子引き抜き部を設けることで、オン状態で導通に寄与する一方、オンからオフに変化する過程においてはアノード近傍の電子を引き抜くことで、アノード近傍のキャリア濃度を低減させ、オフ特性を改善することができる。
【発明を実施するための最良の形態】
【００１２】
以下図面に基づいて、本発明の実施形態について詳細を説明する。
（実施例１）
図１Ａ、Ｂに整流用半導体装置の一例としてダイオードの製造手順を示す。ステップＳ１では、ダイオードを製作するための第１導電型半導体としてｎ+型層１０１（高濃度ｎ型基板）とｎ型層１０２（低濃度ｎ型半導体層）から構成されるｎ／ｎ+基板１００を用意する。図１Ａ（１−１）に上記形成されたｎ／ｎ+基板１００の状態を示す。なお、図は模式図であり、寸法比は実際とは異なる。例えば、表面の不純物濃度２×１０20（ｃｍ-3）の拡散し、ｎ型低抵抗半導体基板であるｎ+型層１０１（高濃度ｎ型基板）上に、エピタキシャル成長法などにより不純物濃度７×１０13（ｃｍ-3）、厚さ３０〜４０（μｍ）のｎ型層１０２（低濃度ｎ型層）を形成する。そのときのｎ／ｎ+基板１００の厚さは約２５５（μｍ）とする。ここで、ｎ型不純物としては燐を用いるが、別の不純物、例えばヒ素を用いてもよい。またヒ素と燐等の複数の不純物を同時に用いてもよい。
【００１３】
ステップＳ２では、Ｓ１で製作したｎ／ｎ+基板１００のｎ型層１０２表面に、ドライエッチなどによりトレンチ１０３ａ、１０３ｂ・・・を形成する。図１Ａ（１−２）にはトレンチ形成の状態を示す。例えば、ｎ型層１０２の表面に酸化膜Ａ（ＳｉＯ２）を形成する。その後、酸化膜Ａの表面にレジストをスピン塗布などし、フォトリソグラフィ技術によりレジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、ＲＩＥ（反応性イオンエッチング：Reactive Ioｎ Etching）などのドライエッチングにより、トレンチ１０３ａ、１０３ｂ・・・を形成してもよい。
【００１４】
ステップＳ３では、トレンチ１０３ａ、１０３ｂ・・・底部に第２導電型半導体を形成するための、例えばｐ型不純物を導入し第２導電型半導体としてアノードｐ領域１０４ａ、１０４ｂ・・・を形成する。図１Ａ（１−３）にはトレンチ低部にｐ型不純物導入後の状態を示す。例えば、トレンチ１０３ａ、１０３ｂ・・・底部にｎ型層１０２に対して、イオン注入用マスクなどをしてｐ型不純物を導入し選択的にアノードｐ型層１０４ａ、１０４ｂ・・・を形成する。ｐ型不純物の導入は、トレンチ１０３ａ、１０３ｂ・・・の内部に酸化膜Ｂを形成する。そして、ＲＩＥ等の異方性エッチングによりトレンチ１０３ａ、１０３ｂ・・・の底部の酸化膜Ｂを除去する。その後、イオン注入用マスクなどでマスクし、トレンチ１０３ａ、１０３ｂ・・・の底部に露出したｎ型層１０２の適切な位置に選択イオン注入を行う。例えば、基板温度＝室温〜７００（℃）、ここでは加速エネルギー＝約５０ｋ（ｅＶ）、総ドーズ量＝約１×１０14（ｃｍ-2）の注入をする。この結果、トレンチ底面付近の領域に注入層が形成される。ここで、ｐ型不純物はボロンを用いる。
【００１５】
ステップＳ４では、アノードｐ領域１０４ａ、１０４ｂ・・・が所望の拡がりとなるよう拡散させるとともに絶縁膜１０５を形成する。図１Ａ（１−４）にはトレンチ底部ｐ型不純物の拡散と絶縁膜１０５の形成がともに終了した後の状態を示す。例えば、上記酸化膜Ａ、Ｂおよびイオン注入用マスクを除去し基板温度＝約１０００〜１１００（℃）程度の活性化熱処理により、アノードｐ型領域１０４ａ、１０４ｂ・・・のｐ型不純物を拡散形成する。このとき、トレンチ底面からの深さ約０．２５〜１．０（μｍ）の領域に形成される。
【００１６】
ステップＳ５では、トレンチ１０３ａ、１０３ｂ・・・に挟まれたｎ型層１０２表面の絶縁膜１０５に開口を設けアノードｎ領域１０６ａ、１０６ｂ、１０６ｃ・・・を形成する。図１Ｂ（１−５）にはｎ型層１０２表面にアノードｎ領域を形成した後の状態を示す。例えば、上記活性化熱処理によりｎ型層１０２表面に形成された絶縁膜１０５の除去は、ＲＩＥ等の指向性エッチングにより行う。
【００１７】
なお、その後、イオン注入用マスクなどでマスクし、ｎ型層１０２表面にアノードｎ領域１０６ａ、１０６ｂ、１０６ｃ・・・を露出させ、ｎ型層１０２の適切な位置に選択イオン注入を行う。このとき、例えばイオン種類をヒ素などを用い、加速エネルギー＝約１００ｋ（ｅＶ）、総ドーズ量＝約１×１０15（ｃｍ-2）の注入をする。この結果注入層が形成される。その後、イオン注入用マスクを除去し基板温度＝約１０００（℃）程度の活性化熱処理により、選択的にアノードｎ型領域１０６ａ、１０６ｂ、１０６ｃ・・・のｎ型不純物を拡散形成する。
【００１８】
ステップＳ６では、アノードｐ領域１０４ａ、１０４ｂ・・・およびアノードｎ領域１０６ａ、１０６ｂ、１０６ｃ・・・上の絶縁膜１０５にコンタクトホール１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ・・・を形成する。図１Ｂ（１−６）にはコンタクトホール形成後の状態を示す。例えば、上記活性化熱処理によりｎ型層１０２表面のアノードｎ型領域１０６ａ、１０６ｂ、１０６ｃ・・・に形成された酸化膜Ｃおよびトレンチ１０３ａ、１０３ｂ・・・の内部に形成された絶縁膜１０５の除去は、ＲＩＥ等の異方性エッチングにより行い、コンタクトホール１０７ａ、１０７ｂ、１０７ｃ、１０７、ｄ１０７ｅ・・・を形成する。
【００１９】
ステップＳ７では、表面電極、保護膜、裏面電極を形成する。ここでは詳しく説明しないが、表面電極は、トレンチ１０３ａ、１０３ｂ・・・の内部に金属を埋め込みと、ｎ型層１０２表面に金属として、Ａｌ膜等を適切な厚さで蒸着する。金属膜として、Ｔｉ、Ｍｏ等のメタル、または各種のメタルシリサイドを使用してもよい。次に、ｎ+型層１０１の裏面には、例えば金属膜を蒸着し、裏面電極（カソード電極）を形成する。そして、例えば４００（℃）で還元雰囲気で３０分程度シンタ処理し、さらにオーミック接触を良好なものにする。
【００２０】
上記構造により、ｎ型の電子引き抜き部もオン状態で導通に寄与する一方、オンからオフに変化する過程ではアノード近傍の電子を引き抜くことでアノード近傍のキャリア濃度を低減させ、オフ特性を改善している。
【００２１】
オフ時にはトレンチ凹部の両アノードｐ領域から伸びる空乏層によってトレンチ凸部のｎ+型層とカソードのｎ層は電気的に遮断されている。オン状態においてはトレンチ凹部の両アノードｐ領域からホールが注入されアノードｐ領域とカソード間のダイオードおよびトレンチ凸部のｎ+層とカソード間も低抵抗で導通している。
【００２２】
オンからオフに移行する過程においてアノード近傍の電子はトレンチ凸部のｎ+層からキャリアが引き抜かれることで、キャリア蓄積量が少なくなり、結果的に通常のダイオードを低注入(=小電流)で使用している状態と同様になり、逆方向のサージ電流が減少し、オフ時間も短くなる。
【００２３】
以上のように製造した整流用半導体装置と、従来の図４の構造およびｐｎダイオードとの電気的特性をシミュレーションで評価した。図２（ａ）、（ｂ）、（ｃ）にシミュレーションの際の構造（１セル、半導体要部の上面から７μｍ分）を示す。図２（ａ）は本半導体装置を示し、ｐ型不純物層とｎ型不純物層の間に生じる電位障壁を利用して整流作用を得るダイオードである。図２（ｂ）は図４の構造のショットキダイオードを示し、同図（ｃ）はｐｎダイオードを示している。
【００２４】
（本半導体装置）
トレンチ１０３の構造は幅２（μｍ）、ピッチ４（μｍ）、深さ５（μｍ）とした。アノードｐ領域１０４はトレンチ１０３底面でピーク濃度２×１０18（ｃｍ-3）で深さ約１（μｍ）の拡散したものとした。なお、シミュレーション上トレンチ１０３内部は濃度２×１０19（ｃｍ-3）の一様ｐ型Ｓｉ層とした。アノードｎ領域１０６は、ｎ型層１０２の表面でピーク濃度１×１０19（ｃｍ-3）、深さ約０．３（μｍ）でトレンチ凸部表面に入っており表面電極とオーミック接触しているものとした。ｎ型層１０２の濃度は７×１０13（ｃｍ-3）とした。
【００２５】
（図４の構造のショットキダイオード）
上記の（本発明の整流用半導体装置）に対して、アノードｎ領域１０６を設けず、表面電極とショットキ接触している点が異なるのみで、トレンチ構造とアノードｐ領域は同様である。
【００２６】
（ｐｎダイオード）
ｐｎダイオードはトレンチ１０３を設けず、シミュレーション上表面から５（μｍ）(本半導体装置の構造のトレンチ深さ)までは濃度２×１０19（ｃｍ-3）の一様ｐ型Ｓｉ層とした。アノードｐ領域は表面から５μｍより深い部分のｎ型層（ｎ型層１０２と同じ濃度）に深さ５（μｍ）にピーク濃度２×１０18（ｃｍ-3）、拡がり約１（μｍ）で拡散しているものとした。つまり、本半導体装置の構造の凸部を取り払いトレンチ１０３内部が全体に広がった構造になっている。
【００２７】
図３に電源電圧＝３００Vでの逆回復特性をシミュレーションにより比較した結果を示す。縦軸に電流（Ａ）、電圧（Ｖ）を示し、横軸に時間（μｓｅｃ）を示した図である。図中の（ａ），（ｂ），（ｃ）は図２の構造の（ａ），（ｂ），（ｃ）に対応している。
（ａ）本半導体装置の電流値は、約０．３５（μｓｅｃ）で最小値約−２５（Ａ）となり、約０．５５（μｓｅｃ）で略０（Ａ）になっている。（ｂ）ショットキダイオードの電流値は、約０．５（μｓｅｃ）で最小値約−４０（Ａ）となり、約０．８（μｓｅｃ）で略０（Ａ）になっている。（ｃ）ｐｎダイオードの電流値は、約０．６９（μｓｅｃ）で最小値約−６０（Ａ）となり約１．１（μｓｅｃ）で略０（Ａ）になっている。
【００２８】
また、（ａ）本半導体装置の電圧値は、時間約１（μｓｅｃ）で概ね電源電圧に収束している。（ｂ）ショットキダイオードの電圧値は、約１．２（μｓｅｃ）で概ね電源電圧に収束している。（ｃ）ｐｎダイオードの電圧値は１．６（μｓｅｃ）を経過しても収束していないことがわかる。
【００２９】
なお、図中の楕円（Ａ）と楕円（Ａ）から延びる矢印は実線で示される波形（ａ），（ｂ），（ｃ）がグラフ左に目盛がある電流値であることを示し、同様に図中の楕円（Ｂ）と楕円（Ｂ）から延びる矢印は破線で示される波形（ａ），（ｂ），（ｃ）がグラフ右に目盛がある電圧値であることを示す。
【００３０】
シミュレーション結果から明らかなように本発明の半導体装置が、同じような構造のショットキダイオードよりも高速に反応していることがわかる。なお、電気特性に強く関係するのはトレンチ間隔よりも、アノードｐ領域の間隔であり、間隔を狭くするほど漏れ電流は低減できるが、逆回復高速化の効果は小さくなる。
【００３１】
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【図面の簡単な説明】
【００３２】
【図１Ａ】製造工程を示す図である。
【図１Ｂ】製造工程を示す図である。
【図２】シミュレーション条件を示す図である。（ａ）本半導体装置の構造を示す図である。（ｂ）ショットキダイオードの構造を示す図である。（ｃ）ｐｎダイオードの構造を示す図である。
【図３】シミュレーション結果を示す図である。
【図４】従来例を示す図である。
【符号の説明】
【００３３】
１００  ・・・  ｎ／ｎ+基板  １０１  ・・・  ｎ+型層、
１０２  ・・・  ｎ型層、
１０３  ・・・  トレンチ  １０３ａ、１０３ｂ・・・、
１０４  ・・・  アノードｐ領域  １０４ａ、１０４ｂ・・・、
１０５  ・・・  絶縁膜、
１０６  ・・・  アノードｎ型領域  １０６ａ、１０６ｂ、１０６ｃ・・・、
１０７  ・・・  コンタクトホール  １０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０７ｅ・・・
【図２】
2007128926.tif 000003
【図４】
2007128926.tif 000004
【図１Ａ】
2007128926.tif 000005
【図１Ｂ】
2007128926.tif 000006
【図３】
2007128926.tif 000007