(57)【要約】【課題】素子分離領域から発生する結晶欠陥等の発生を低減することができる半導体装置の製造方法および半導体装置を提供する。【解決手段】本発明の半導体装置の製造方法は、（Ａ）半導体層１０の上方に絶縁層１２を形成する工程と、（Ｂ）半導体層に第１マスク層Ｍ１を形成した後、該半導体層に第１ウェル２２を形成する工程と、（Ｃ）第１マスク層をマスクとして、露出している絶縁層を除去することで認識マーク３０を形成する工程と、（Ｄ）認識マーク３０を用いて、半導体層に第２マスク層Ｍ２を形成した後、該半導体層に第２ウェル２４を形成する工程と、（Ｅ）認識マーク３０を用いて、半導体層に素子分離領域２０を形成する工程と、を含む。【選択図】図２
2007129008.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）半導体層の上方に絶縁層を形成する工程と、
（Ｂ）前記半導体層の上方に第１マスク層を形成した後、該半導体層に第１ウェルを形成する工程と、
（Ｃ）前記第１マスク層をマスクとして、露出している前記絶縁層を除去することで認識マークを形成する工程と、
（Ｄ）前記認識マークを用いて、前記半導体層に第２マスク層を形成した後、該半導体層に第２ウェルを形成する工程と、
（Ｅ）前記認識マークを用いて、前記半導体層に素子分離領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記第１ウェルおよび前記第２ウェルの形成では、
前記半導体層に不純物を導入した後、熱処理による拡散を行うことを含む、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記（Ｃ）工程では、さらに、前記半導体層の上面を除去すること、を含む、半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記（Ｅ）工程は、
（Ｅ−１）前記半導体層の上方にパッド層およびストッパ層を形成する工程と、
（Ｅ−２）前記素子分離領域の上方に開口を有する第３マスク層を形成する工程と、
（Ｅ−３）前記第３マスク層をマスクとして、前記パッド層、前記ストッパ層および前記半導体層を除去し、トレンチを形成する工程と、
（Ｅ−４）前記トレンチに絶縁層を形成する工程と、を含み、
前記（Ｅ−１）工程において、前記認識マークの深さと比して大きい膜厚の前記パッド層を形成すること、を含む、半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれかにおいて、
さらに、前記素子分離領域に囲まれた素子形成領域にトランジスタを形成する工程と、を含む、半導体装置の製造方法。
【請求項６】
第１素子形成領域および第２素子形成領域を有する半導体層と、
前記第１素子形成領域に設けられた第１トランジスタと、
前記第２素子形成領域に設けられた第２トランジスタと、を含み、
前記第１トランジスタおよび前記第２トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記チャネル領域と、前記ソース領域およびドレイン領域との間に設けられたオフセット絶縁層と、を含み、
前記第１素子形成領域の上面は、前記第２素子形成領域の上面と比して低い位置にある、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
素子分離領域を有する半導体装置、特に高耐圧トランジスタの製造方法では、たとえば、特開２００４−２６００７３号公報に開示される技術のように、半導体基板に素子分離領域を形成した後、素子分離領域以外の素子形成領域に不純物を導入し、高温で長時間の熱処理をすることにより不純物を半導体基板内の所望の領域に均一に拡散してウェルを形成している。
【特許文献１】特開２００４−２６００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の製造方法では、素子分離領域を形成した半導体基板にウェルを形
成する際の熱処理により、素子分離領域にも熱が加わってしまう。その結果、例えば、半導体基板と素子分離領域を形成する材質の熱膨張係数が異なる為、そのストレスにより、結晶欠陥が形成され、この欠陥に起因する電流のリークが発生するという問題が生じるおそれがある。
【０００４】
本発明の目的は、素子分離領域から発生する結晶欠陥等の発生を低減するための半導体
装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明にかかる半導体装置の製造方法は、
（Ａ）半導体層の上方に絶縁層を形成する工程と、
（Ｂ）前記半導体層の上方に第１マスク層を形成した後、該半導体層に第１ウェルを形成する工程と、
（Ｃ）前記第１マスク層をマスクとして、露出している前記絶縁層を除去することで認識マークを形成する工程と、
（Ｄ）前記認識マークを用いて、前記半導体層に第２マスク層を形成した後、該半導体層に第２ウェルを形成する工程と、
（Ｅ）前記認識マークを用いて、前記半導体層に素子分離領域を形成する工程と、を含む。
【０００６】
本発明にかかる半導体装置の製造方法によれば、ウェルを形成しその後に素子分離絶縁層（素子分離領域）が形成される。ウェルの形成では、不純物を半導体基板に拡散するための熱処理工程で、熱ストレスが半導体層に加わることがある。本発明にかかる半導体装置の製造方法によれば、ウェルの形成前に素子分離絶縁層を形成していないため、素子分離絶縁層に熱ストレスによる結晶欠陥等が発生することを抑制することができる。また、本発明にかかる半導体装置の製造方法では、第１ウェルを形成した後の工程のための認識マークの形成が第１ウェルの形成と同じマスク層を用いて行われる。そのため、認識マークのみを形成するために特別のマスクを作成する必要がない。その結果、製造コストの低下が図られた半導体装置の製造方法を提供することができる。
【０００７】
なお、本発明にかかる半導体装置の製造方法において特定のＡ層（以下、「Ａ層」という。）の上方に特定のＢ層（以下、「Ｂ層」という。）を設けるというとき、Ａ層の上に直接Ｂ層を設ける場合と、Ａ層の上に他の層を介してＢ層を設ける場合とを含む意味である。
【０００８】
（２）本発明にかかる半導体装置の製造方法において、
前記第１ウェルおよび前記第２ウェルの形成では、
前記半導体層に不純物を導入した後、熱処理による拡散を行うことを含むことができる。
【０００９】
（３）本発明にかかる半導体装置の製造方法において、
前記（Ｃ）工程では、さらに、前記半導体層の上面を除去すること、を含むことができる。この態様によれば、認識マークを構成する段差（第１絶縁層の上面と半導体層の上面との高低差）をより鮮明にすることができ、認識性をより向上させることができる。
【００１０】
（４）本発明にかかる半導体装置の製造方法において、
前記（Ｅ）工程は、
（Ｅ−１）前記半導体層の上方にパッド層およびストッパ層を形成する工程と、
（Ｅ−２）前記素子分離領域の上方に開口を有する第３マスク層を形成する工程と、
（Ｅ−３）前記第３マスク層をマスクとして、前記パッド層、前記ストッパ層および前記半導体層を除去し、トレンチを形成する工程と、
（Ｅ−４）前記トレンチに絶縁層を形成する工程と、を含み、
前記（Ｅ−１）工程において、前記認識マークの深さと比して大きい膜厚の前記パッド層を形成すること、を含むことができる。
【００１１】
（５）本発明にかかる半導体装置の製造方法において、
さらに、前記素子分離領域に囲まれた素子形成領域にトランジスタを形成する工程と、を含むことができる。
【００１２】
（６）本発明にかかる半導体装置は、
第１素子形成領域および第２素子形成領域を有する半導体層と、
前記第１素子形成領域に設けられた第１トランジスタと、
前記第２素子形成領域に設けられた第２トランジスタと、を含み、
前記第１トランジスタおよび前記第２トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記チャネル領域と、前記ソース領域およびドレイン領域との間に設けられたオフセット絶縁層と、を含み、
前記第１素子形成領域の上面は、前記第２素子形成領域の上面と比して低い位置にある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態の一例について、図１ないし図９を参照しつつ説明する。図１ないし図９は、本実施の形態にかかる半導体装置を模式的に示す断面図である。
【００１４】
（１）まず、図１に示すように、半導体層１０の上に、第１絶縁層１２を形成する。第１絶縁層１２は、たとえば、酸化シリコン層などを用いることができる。第１絶縁層１２は、パーティクル等から基板表面を守るためであり、また、後の工程で行われるイオン注入に起因するダメージの欠陥防止のための膜である。ついで、第１絶縁層１２の上に、第１マスク層Ｍ１を形成する。第１マスク層Ｍ１は、たとえば、レジスト層であることができる。第１マスク層Ｍ１は、第１ウェルを形成したい領域に開口を有している。この第１マスク層Ｍ１を用いて、半導体層１０に不純物を導入し不純物層２２ａを形成する。不純物の導入は、たとえば、イオン注入法により行われる。
【００１５】
ついで、第１マスク層Ｍ１を用いて、第１絶縁層１２を除去する。なお、本実施の形態にかかる半導体装置の製造方法では、露出している第１絶縁層１２に加えて、半導体層１０の上面も除去されている場合を図示する。つまり、残存する第１絶縁層１２の上面と、第１ウェルが形成される領域の半導体層１０の上面とは段差を構成する。そして、第１絶縁層１２の側面と、半導体層１０の上面とで溝３０をなすことになる。この溝３０が、後述の工程における認識マークとして用いられることとなる。上述のように、半導体層１０の上面をも除去することで、深い溝３０を形成することができ、認識性を高めることができる。その後、第１マスク層Ｍ１を、その材質に応じて公知のエッチング方法により除去する。
【００１６】
また、本実施の形態にかかる半導体装置の製造方法では、第１マスク層Ｍ１を形成した後、露出する第１絶縁層１２を除去する前に不純物層２２ａの形成を先に行う場合を説明したが、これに限定されない。たとえば、露出する第１絶縁層１２を除去した後に、不純物層２２ａを形成してもよい。
【００１７】
（２）次に、図２に示すように、半導体層１０の上方に第２マスク層Ｍ２を形成する。この第２マスク層Ｍ２の形成では、半導体層１０とレチクル（図示せず）との位置あわせを行う際に、工程（１）で形成した溝３０を認識マークとして用いる。第２マスク層Ｍ２としては、たとえば、レジスト層を用いることができる。第２マスク層Ｍ２は、第２ウェルを形成したい領域の上方に開口を有している。第２ウェルは、第１ウェルとは異なる導電型のウェルである。この第２マスク層Ｍ２を用いて、半導体層１０に不純物を導入し、不純物層２４ａを形成する。不純物の導入は、たとえば、イオン注入法により行われる。その後、第２マスク層Ｍ２を、その材質に応じた除去方法により除去する。
【００１８】
（３）次に、図３に示すように、不純物層２２ａおよび不純物層２４ａを拡散するための熱処理を施す。この熱処理は、たとえば、９００℃以上の温度で、１２時間程度行われる。この工程により、第１ウェル２２と第２ウェル２４とが形成される。また、本実施の形態にかかる半導体装置の製造方法では、不純物層２２ａ、２４ａの形成を終えた後に、同時に熱拡散処理を施す場合を説明したが、これに限定されることなく、不純物層２２ａ、２４ａのそれぞれに対して別々の熱処理を施して、第１ウェル２２および第２ウェル２４を形成してもよい。
【００１９】
（４）次に、半導体層１０の上に、パッド層１４を形成する。パッド層１４の材質としては、たとえば、酸化シリコンを用いることができる。パッド層１４は、熱酸化法などにより形成される。
【００２０】
ついで、図４に示すように、パッド層１４上にストッパ層１６を形成する。ストッパ層１６としては、たとえば、窒化シリコン層，多結晶シリコン層および非晶質シリコン層のいずれかの単層構造、または、窒化シリコン層と多結晶シリコン層と非晶質シリコン層との中から選択される少なくとも２種からなる多層構造などを用いることができる。ストッパ層１６の形成方法としては、公知の方法、たとえばＣＶＤ法などを用いることができる。ストッパ層１６は、後の研磨工程、たとえばＣＭＰ（Chemical  Mechanical  Polishing）工程におけるストッパとして機能するのに十分な膜厚、たとえば５０〜２００ｎｍの膜厚を有する。その後、図４に示すように、ストッパ層１６の上に、所定のパターンの第３マスク層Ｍ３を形成する。第３マスク層Ｍ３は、素子分離領域が形成される領域および素子分離領域中でオフセット絶縁層が形成される領域に開口を有する。第３マスク層Ｍ３の形成においても、工程（１）で形成された認識マーク（溝３０）により、半導体層１０とレチクルの位置合わせを行って形成されている。
【００２１】
（５）次に、この第３マスク層Ｍ３（図４参照）をマスクにしてパッド層１４、ストッパ層１６および半導体層１０をエッチングする。これにより、図５に示すように、半導体層１０にトレンチ１８を形成する。
【００２２】
（６）次に、トレンチ１８を埋め込み、半導体層１０の上方の全面を覆うように絶縁層（図示せず）を形成する。絶縁層としては、たとえば、２種以上の絶縁層が積層されていてもよい。具体的には、たとえば、トレンチ１８の内面に沿って窒化シリコン膜を形成し、その後、酸化シリコン層などの絶縁層を形成することができる。ついで、この絶縁層を、ストッパ層１６の上面が露出するまで除去する。絶縁層の除去は、たとえば、ＣＭＰ法により行うことができる。この工程で、図６に示すようにトレンチ１８に、絶縁層２０ａを埋め込むことができる。
【００２３】
（７）次に、まず、ストッパ層１６を選択的に除去する。たとえば、ストッパ層１６として、窒化シリコン膜を用いた場合には、熱リン酸によるウェットエッチングによりストッパ層１６を選択的に除去することができる。ついで、図７に示すように、パッド層１４の除去を行う。パッド層１４の除去は、たとえば、フッ酸によるウェットエッチングにより行うことができる。このとき、図７に示すように、絶縁層２０ａの上面も同時に除去される。
【００２４】
以上の工程により、半導体層１０に、素子分離絶縁層２０が形成され、素子形成領域１０Ａおよび素子形成領域１０Ｂが画定する。素子形成領域１０Ａおよび素子形成領域１０Ｂの半導体層１０には、オフセット絶縁層１０４、２０４が形成される。
【００２５】
（８）次に、素子形成領域１０Ａおよび素子形成領域１０Ｂに、それぞれトランジスタ１００、２００を形成する。以下に、トランジスタ１００およびトランジスタ２００の形成方法の一例を説明する。
【００２６】
まず、図８に示すように、素子形成領域１０Ａには低濃度不純物層１１２を、素子形成領域１０Ｂには、低濃度不純物層２１２を形成する。まず、低濃度不純物層１１２が形成される領域の上方に開口を有するマスク層（図示せず）を形成し、その後、所定の導電型の不純物を半導体層１０に導入する。ついで、低濃度不純物層２１２が形成される領域の上方に開口を有する他のマスク層（図示せず）を形成し、その後、不純物を導入することにより行われる。また、必要に応じて不純物を拡散するための熱処理を施してもよい。なお、この熱処理は、工程（２）で行われる熱処理と比して低温もしくは処理時間の短縮された条件で行われる。
【００２７】
ついで、ゲート絶縁層１０２、２０２の形成を行う。ゲート絶縁層１０２、２０２の形成では、ゲート絶縁層１０２、２０２を形成したい領域に開口を有し、耐熱酸化のためのマスク層（図示せず）を形成する。マスク層としては、たとえば、窒化シリコン膜を用いることができる。その後、熱酸化を行うことで、ゲート絶縁層１０２、２０２を形成することができる。その後、マスク層は、その材質に応じた公知の除去方法により除去される。
【００２８】
（９）次に、図９に示すように、ゲート電極１０６、２０６を形成する。この工程では、まず、半導体層１０の全面の上方に、導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を形成することができる。その後、この導電層をパターニングすることでゲート電極１０６、２０６が形成される。ついで、ゲート電極１０６、２０６の側方にサイドウォール絶縁層１０８、２０８を形成する。サイドウォール絶縁層１０８、２０８の形成は、半導体層１０の上方全面に絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことで行われる。ついで、ソース／ドレイン領域１１０、２１０を形成する。ソース領域／ドレイン領域１１０、２１０は、それぞれ不純物を導入したくない領域をマスク層（図示せず）で覆った後に不純物を導入することで形成される。
【００２９】
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００３０】
本実施の形態にかかる半導体装置の製造方法によれば、第１ウェル２２、第２ウェル２４を形成しその後に素子分離絶縁層２０（オフセット絶縁層１０４、２０４）が形成される。第１ウェル２２および第２ウェル２４の形成では、不純物を半導体層に拡散するための熱処理工程で、熱ストレスが半導体層１０に加わることがある。本実施の形態にかかる半導体装置の製造方法によれば、第１ウェル２２および第２ウェル２４の形成前に素子分離絶縁層２０を形成していないため、素子分離絶縁層２０に熱ストレスによる結晶欠陥等が発生することを抑制することができる。また、本実施の形態にかかる半導体装置の製造方法では、第１ウェル２２を形成した後の工程のための認識マーク（溝３０）の形成が第１ウェル２２の形成と同じマスク層を用いて行われる。そのため、認識マークのみを形成するために特別のマスクを作成する必要がない。その結果、製造コストの低下が図られた半導体装置の製造方法を提供することができる。
【００３１】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００３２】
【図１】本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図５】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図６】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図７】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図８】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図９】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００３３】
１０…半導体層、  １０Ａ…素子形成領域、  １０Ｂ…素子形成領域、  １２…絶縁層、  １４…パッド層、  １６…ストッパ層、  １８…トレンチ、  ２０…素子分離絶縁層、  ２２…第１ウェル、  ２２ａ…不純物層、  ２４…第２ウェル、  ２４ａ…不純物層、  ３０…溝（認識マーク）、  １００、２００…トランジスタ、  １０２、２０２…ゲート絶縁層、  １０６、２０６…ゲート電極、  １０８、２０８…サイドウォール絶縁層、  １１０、２１０…ソース／ドレイン領域、  １１２、２１２…低濃度不純物層、  Ｍ１…第１マスク層、  Ｍ２…第２マスク層、  Ｍ３…第３マスク層
【図１】
2007129008.tif 000003
【図２】
2007129008.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007129008.tif 000008
【図７】
2007129008.tif 000009
【図８】
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【図９】
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