(57)【要約】【課題】半導体チップとパッケージ基板の間の応力を低減し、かつ電子機器のマザーボード上の半導体チップ単位でのリペアを容易にする。【解決手段】パッケージ基板１０の基板部１０ａの半導体チップ実装面に第１のピッチで配置された、弾性を有する導電性バンプ１０ｂと、基板部１０ａの回路基板実装面に第１のピッチよりも広い第２のピッチで配置された、弾性を有する導電性バンプ１０ｃは、半導体チップ１とパッケージ基板１０との電気的な接続と、マザーボード２０とパッケージ基板１０との電気的な接続を圧接により可能にする。また、弾性を有する導電性バンプ１０ｂ，１０ｃは、半導体チップ１、パッケージ基板１０、マザーボード２０のそれぞれの熱膨張率の差によって発生する応力を吸収する。【選択図】図１
2007180357.tif 000002
【特許請求の範囲】
【請求項１】
電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板において、
第１のピッチで半導体チップ実装面に配置された、弾性を有する第１の導電性バンプと、
前記第１のピッチよりも広い第２のピッチで回路基板実装面に配置された、弾性を有する第２の導電性バンプと、
を有することを特徴とする半導体チップ搭載用基板。
【請求項２】
コア基板として、熱膨張率が１０ｐｐｍ／℃以下である金属基板を有することを特徴とする請求項１記載の半導体チップ搭載用基板。
【請求項３】
前記第１及び前記第２の導電性バンプには、導電性金属粒子が分散されていることを特徴とする請求項１記載の半導体チップ搭載用基板。
【請求項４】
前記導電性金属粒子は、前記第１及び前記第２の導電性バンプ内での体積比が３０％以上であることを特徴とする請求項３記載の半導体チップ搭載用基板。
【請求項５】
前記第１及び前記第２の導電性バンプは、シリコーンエラストマによって形成されていることを特徴とする請求項１記載の半導体チップ搭載用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ搭載用基板に関し、とくに、電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板に関する。
【背景技術】
【０００２】
半導体パッケージングの分野では、ネットワーク機器の高速化、大容量化にともない、半導体素子の微細化により入出力ピン数が増加すると同時に、半導体回路素子間での配線距離を短縮して実装密度を上げることが要求されている。半導体チップを高密度に実装する方法として、従来から半導体チップ搭載用基板が用いられてきた。とくに、複数の半導体回路素子を実装する場合は、各素子をパッケージ基板と呼ばれる回路基板にはんだで実装した後、半導体回路素子が実装されたパッケージ基板をマザーボードなどの回路基板に再びはんだで実装するという方法がとられている。
【０００３】
こうした半導体チップ搭載用基板（以下、パッケージ基板ともいう。）は、半導体チップよりも一回り大型のコア基板と、その表面に形成された少なくとも１層のビルドアップ層を含むものであって、その表裏面には、半導体チップとの接続部、およびそれが搭載される電子機器全体の回路基板（例えば、マザーボードなど）との接続部を備えている。
【０００４】
図４は、従来の半導体チップ搭載用基板を示す概略断面図である。
搭載される半導体チップ５０が微細化され、例えば入出力ピン数が２５００ピン程度のＣＭＯＳ（Complementary Metal-Oxide Semiconductor）のＬＳＩ（Large-Scale Integrated Circuit）のようなものであれば、パッケージ基板６０の基板部６０ａの半導体チップ実装面には極めて狭いピッチではんだバンプ６０ｂが形成される。また、この基板部６０ａの回路基板実装面では、はんだバンプ６０ｂより広いピッチのはんだバンプ６０ｃによって、マザーボード７０の接続端子（パッド）７０ａと接続されている。
【０００５】
このように従来の技術では、はんだバンプ６０ｂ，６０ｃを備えたパッケージ基板６０を用いて半導体チップ５０をマザーボード７０に実装することにより、バンプピッチが異なる半導体チップ５０とマザーボード７０とを電気的に接続することができる。このとき、はんだバンプ６０ｂ，６０ｃは、いずれも融点以上に加熱されることによって半導体チップ５０とパッケージ基板６０、およびパッケージ基板６０とマザーボード７０が溶接される。そのため、半導体チップ５０をパッケージ基板６０から、あるいはパッケージ基板６０をマザーボード７０の接続端子７０ａから分離しようとする場合、はんだバンプ６０ｂ，６０ｃを再びその融点以上に加熱する必要があった。
【０００６】
なお、関連技術として、特許文献１には、金属リードフレームを不用にでき、回路基板上の面積当たりの入力／出力接続の数を増大でき、接続すべきデバイス間に優れた電気的接続を提供でき、完成した集積チップのアレイ全体についてのウェーハレベルでのテストを可能にし、コスト面で効果的に製造できる「エラストマ電気コネクタ」が開示されている。
【特許文献１】特表２００３−５３３８６３号公報（段落番号［０００２］〜［００１４］）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、近年、環境問題への対応として鉛フリーはんだ（Ｓｎ−Ａｇはんだなど）が採用されているが、鉛フリーはんだは従来の鉛はんだに比較してクリープが少なく、実装温度が高温となり、半導体チップ５０とパッケージ基板６０の間での応力増加によるクラック発生が問題となっている。すなわち、パッケージ基板６０は半導体チップ５０よりも一般に熱膨張率が大きく、製造時などにはパッケージ基板６０と半導体チップ５０との接合部で応力が発生し、この応力によって生じるストレスが半導体チップ５０を破壊する要因となっていた。
【０００８】
また、はんだバンプ６０ｂ，６０ｃを使った半導体素子実装構造では、図４に示すように半導体チップ５０をパッケージ基板６０から取り外し、あるいはパッケージ基板６０をマザーボード７０から取り外す際には、はんだによって溶接されたバンプ部分を加熱する必要があって、それらの着脱は著しく困難であった。そのため、とくに複数の半導体チップ５０が搭載される半導体チップ搭載用基板の場合には、そのひとつでも破壊されたときには、そうでない半導体チップを含めて、パッケージ基板６０を丸ごと廃棄しなければならないという問題があった。
【０００９】
なお、特許文献１に記載された発明では、両面に弾性を有した導電性バンプが露出した構造物であって、それらは支持体の内部に回路が形成されていないため、バンプは支持体を貫通しているコネクタにすぎず、支持体のそれぞれ異なる面のバンプピッチが同一に形成されていた。そのため、半導体チップとマザーボードとの間のような、異なるピッチに形成されたバンプには適用できなかった。
【００１０】
本発明はこのような点に鑑みてなされたものであり、半導体チップとの間の応力を低減して電子機器の信頼性を向上するとともに、電子機器から半導体チップ単位でのリペアが容易な半導体チップ搭載用基板を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では、上記問題を解決するために、図１に示すように、電子機器の回路基板（図１ではマザーボード２０）に対して半導体チップ１を電気的に接続するための半導体チップ搭載用基板（パッケージ基板１０）において、第１のピッチで半導体チップ実装面に配置された、弾性を有する導電性バンプ１０ｂと、第１のピッチよりも広い第２のピッチで回路基板実装面に配置された、弾性を有する導電性バンプ１０ｃと、を有することを特徴とするパッケージ基板１０が提供される。
【００１２】
上記の構成によれば、弾性を有する導電性バンプ１０ｂ，１０ｃは、半導体チップ１とパッケージ基板１０との電気的な接続と、マザーボード２０とパッケージ基板１０との電気的な接続を圧接により可能にする。また、弾性を有する導電性バンプ１０ｂ，１０ｃは、半導体チップ１、パッケージ基板１０、マザーボード２０のそれぞれの熱膨張率の差によって発生する応力を吸収する。
【発明の効果】
【００１３】
本発明の半導体チップ搭載用基板によれば、弾性を有する第１の導電性バンプを第１のピッチで半導体チップ実装面に配置し、弾性を有する第２の導電性バンプを第１のピッチよりも広い第２のピッチで回路基板実装面に配置したので、半導体チップと半導体チップ搭載用基板との電気的な接続と、回路基板と半導体チップ搭載用基板との電気的な接続が圧接により可能になるので、電気的な接続と着脱を容易に行うことができる。また、半導体チップ、半導体チップ搭載用基板、回路基板のそれぞれの熱膨張率の差によって発生する応力を、第１の導電性バンプと第２の導電性バンプにより吸収することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照してこの発明の実施の形態について説明する。図１は、第１の実施の形態に係るパッケージ基板の構成を示す概略断面図である。
第１の実施の形態のパッケージ基板１０の基板部１０ａにおいて、半導体チップ実装面には導電性バンプ１０ｂが形成され、回路基板実装面には、導電性バンプ１０ｃが導電性バンプ１０ｂより広いピッチで形成されている。
【００１５】
基板部１０ａは、半導体チップ１よりも一回り大型のコア基板と、その表裏面に形成された少なくとも１層のビルドアップ層を含むものである。ビルドアップ層は絶縁層と配線層によって構成される。
【００１６】
導電性バンプ１０ｂ，１０ｃはいずれも、それぞれ導電性金属粒子を分散させたエラストマで構成されており、所定の弾性と所定の導電性を有している。そのために、圧力を加えることによって半導体チップ１などとの電気的な接続を行うことが可能であり、しかも半導体チップ１とパッケージ基板１０、あるいはパッケージ基板１０と電子機器の回路基板（以下マザーボード２０）の接続端子２０ａとを容易に分離することができる利点を有している。
【００１７】
導電性バンプ１０ｂ，１０ｃに分散される導電性金属粒子としては、例えば銀（Ａｇ）が好ましい。銀は、その硬度、および化学的な安定性に富み、他の導電性金属に比較して価格が安価だからである。
【００１８】
図２は、導電性バンプの銀含有量と抵抗値との関係を示すグラフである。
図２のグラフでは、導電性バンプ１０ｂ，１０ｃに含有される銀の体積比（ｖｏｌ％）を横軸に示し、縦軸には対数目盛りでその抵抗値（Ω）を示している。電気的な接続端子としての実用抵抗値を１０ｍΩとすると、導電性バンプ１０ｂ，１０ｃには３０％以上の銀粒子が含まれていればよい。
【００１９】
導電性バンプ１０ｂ，１０ｃのエラストマには、例えばシリコーンエラストマが用いられる。なお、シリコーンエラストマ以外にも、エポキシ変性アクリロニトリル−ブタジエンエラストマを用いることができる。
【００２０】
半導体チップ１は、パッケージ基板１０が導電性バンプ１０ｃによってマザーボード２０の接続端子２０ａに位置合わせして実装されることにより、マザーボード２０と所定の電気的接続が得られる。
【００２１】
このように、本実施の形態に係るパッケージ基板１０では、その両実装面にそれぞれ導電性バンプ１０ｂ，１０ｃが互いに異なるピッチの接続端子として形成され、かつ所定の弾性を有するため、圧接により電気的な接続と着脱を容易に行うことができる。また、半導体チップ１、パッケージ基板１０、マザーボード２０のそれぞれの熱膨張率の差によって発生する応力を、導電性バンプ１０ｂ，１０ｃにより吸収することができる。
【００２２】
つぎに、第２の実施の形態のパッケージ基板として、コア基板にチタン合金を用いたパッケージ基板を説明する。
図３は、第２の実施の形態に係るパッケージ基板の詳細な構成を示す断面図である。
【００２３】
図１で示した半導体チップ１及びマザーボード２０については図示を省略している。
パッケージ基板３０の基板部３０ａにおいて、コア基板３１は、０．５ｍｍ程度の厚さを有する所定形状のチタン合金からなる金属基板であって、その表面には陽極酸化膜３２が形成されている。また、コア基板３１には、表裏面を貫通する複数のスルーホール３３が設けられ、それらの内壁面にも陽極酸化膜３２が形成されている。
【００２４】
チタン合金は、熱膨張率が例えば８ｐｐｍ／℃程度と低く、半導体チップ１の熱膨張率（約３ｐｐｍ／℃）との差が小さいため応力低減に効果がある（詳細は後述する。）。
パッケージ基板３０の表裏面には、ビルドアップ工法により、樹脂材からなる絶縁層と配線層が複数積層されたビルドアップ領域３４が形成されている。配線層は、陽極酸化膜３２によってコア基板３１と絶縁された導体パターン３５を有している。ビルドアップ領域３４内の導体パターン３５は、層毎にメッキ加工された高精度の回路配線パターンをなしており、それぞれが各配線層を貫通するビア３６によって適宜に接続されている。
【００２５】
このパッケージ基板３０には、コア基板３１の表裏面で最上部に位置する導体パターン３７，３８が実装部として形成されており、図３の上方の半導体チップ実装面では、導体パターン３７が半導体チップ１の接続端子と導電性バンプ３０ｂを介して電気的に接続される。また、図３の下方の回路基板実装面では、導体パターン３８がマザーボード２０の接続端子２０ａと導電性バンプ３０ｃを介して電気的に接続される。
【００２６】
また、コア基板３１の表裏面を貫通するスルーホール３３内には、陽極酸化膜３２によってコア基板３１と電気的に絶縁された状態で導電性の貫通ビア３９が充填されており、この貫通ビア３９によってパッケージ基板３０のコア基板３１の表裏面における回路配線パターンが電気的に接続されている。
【００２７】
また、コア基板３１の陽極酸化膜３２が部分的に除去された部分があって、そこが半導体チップ１のグランド電極を構成する導体パターン３７とビア３６によって接続されている。したがって、チタン合金のコア基板３１自体をグランド層として使用することができるから、その容積を大きくすることで、容易に抵抗値の小さい良質のグランド層が得られる。
【００２８】
なお、図３において、パッケージ基板３０のビルドアップ領域３４は、その厚みを誇張して示している。実際には、単位層あたり４０μｍ程度の厚さであって、通常のパッケージ基板３０では４〜５層の配線パターンが形成されることから、全体としては表裏面でそれぞれ２００〜３００μｍ程度となる。
【００２９】
ところで、コア基板３１の材料として適用可能な材料の熱膨張率範囲は、以下に説明するバンプピッチに関するルールを基に、動作保証温度範囲における基板面方向での最大変形量を算出することで、適用可能な熱膨張率範囲を決定した。
【００３０】
いま、半導体チップ１として３０ｍｍ□の大きさシリコンチップを想定したとき、その熱膨張率は３ｐｐｍ／℃である。半導体チップ１のパッド径Φを８０μｍとし、温度変化による半導体チップ１と半導体チップ１が搭載されるパッケージ基板３０の許容寸法をパッド径Φの５０％であると仮定すると、その大きさは４０μｍとなる。一方、パッケージ基板３０の熱膨張率が１２ｐｐｍ／℃であれば、温度差が２００℃となるとき半導体チップ１とパッケージ基板３０との寸法差は５４μｍとなり、その許容寸法を超えてしまう。
【００３１】
一方、例えば、熱膨張率が８ｐｐｍ／℃のパッケージ基板３０を用いたときは、温度差が２００℃となっても半導体チップ１とパッケージ基板３０との寸法差は３０μｍに収まることになる。
【００３２】
また、パッケージ基板３０は、コア基板３１の熱膨張率が半導体チップ１の熱膨張率（約３ｐｐｍ／℃）と、それが搭載されるマザーボード２０の熱膨張率（例えば、１２ｐｐｍ／℃）の間にあることが望ましい。以上の考察から、半導体チップ１のサイズ、想定される温度差に応じて適用可能なパッケージ基板３０に求められる熱膨張率範囲は異なるけれども、現在のＬＳＩ実装技術では概ね上述したチップサイズと動作温度の範囲であることから、パッケージ基板３０の熱膨張率としては１０ｐｐｍ／℃以下とする必要がある。
【００３３】
第２の実施形態のパッケージ基板３０では、コア基板３１として表面に陽極酸化膜３２を形成したチタン合金からなる金属基板（熱膨張率：８ｐｐｍ／℃）を用いることで、熱膨張率差によるパッドの位置変動そのものを抑え、応力緩和と位置合わせ精度を両立させることができる。
【００３４】
このような第２の実施の形態のパッケージ基板３０では、弾性を有する導電性バンプ３０ｂ，３０ｃを有することにより、半導体チップ１やマザーボード２０との電気的な接続を圧接により行え、着脱を容易に行うことができる。また、半導体チップ１、パッケージ基板１０、マザーボード２０のそれぞれの熱膨張率の差によって発生する応力を、導電性バンプ３０ｂ，３０ｃにより吸収することができる。
【００３５】
さらには、パッケージ基板３０のコア基板３１として、表面が陽極酸化されたチタン合金のコア基板３１を用いることによって、パッケージ基板３０の熱膨張率を低減して、半導体チップ１との間での熱膨張率差による位置変動そのものも抑えることができる。
【００３６】
（付記１）  電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板において、
第１のピッチで半導体チップ実装面に配置された、弾性を有する第１の導電性バンプと、
前記第１のピッチよりも広い第２のピッチで回路基板実装面に配置された、弾性を有する第２の導電性バンプと、
を有することを特徴とする半導体チップ搭載用基板。
【００３７】
（付記２）  コア基板として、熱膨張率が１０ｐｐｍ／℃以下である金属基板を有することを特徴とする付記１記載の半導体チップ搭載用基板。
（付記３）  前記金属基板は、表面が陽極酸化されたチタン合金基板であることを特徴とする付記２記載の半導体チップ搭載用基板。
【００３８】
（付記４）  前記第１及び前記第２の導電性バンプには、導電性金属粒子が分散されていることを特徴とする付記１記載の半導体チップ搭載用基板。
（付記５）  前記導電性金属粒子は、銀であることを特徴とする付記４記載の半導体チップ搭載用基板。
【００３９】
（付記６）  前記導電性金属粒子は、前記第１及び前記第２の導電性バンプ内での体積比が３０％以上であることを特徴とする付記４記載の半導体チップ搭載用基板。
（付記７）  前記第１及び前記第２の導電性バンプは、シリコーンエラストマによって形成されていることを特徴とする付記１記載の半導体チップ搭載用基板。
【００４０】
（付記８）  前記第１及び前記第２の導電性バンプは、エポキシ変性アクリロニトリル−ブタジエンエラストマによって形成されていることを特徴とする付記１記載の半導体チップ搭載用基板。
【図面の簡単な説明】
【００４１】
【図１】第１の実施の形態に係るパッケージ基板の構成を示す概略断面図である。
【図２】導電性バンプの銀含有量と抵抗値との関係を示すグラフである。
【図３】第２の実施の形態に係るパッケージ基板の構成を示す断面図である。
【図４】従来の半導体チップ搭載用基板を示す概略断面図である。
【符号の説明】
【００４２】
１  半導体チップ
１０  パッケージ基板（半導体チップ搭載用基板）
１０ａ  基板部
１０ｂ，１０ｃ  導電性バンプ
２０  マザーボード
２０ａ  接続端子
【図１】
2007180357.tif 000003
【図２】
2007180357.tif 000004
【図３】
2007180357.tif 000005
【図４】
2007180357.tif 000006