(57)【要約】【課題】  間引きによるモアレの発生を抑えること。【解決手段】  撮像装置は、行方向及び列方向に配列された複数の画素１０１を含む構成要素３０１が複数配列された画素部１００と、構成要素３０１内に配列された複数の画素１０１が出力する色信号Ｒ、Ｇ、Ｂのうち、同一色の色信号を加算する加算部、を備える。前記加算部は、構成要素３０１内で加算される画素１０１の空間的な重心が前記行方向及び前記列方向の少なくとも一方において等ピッチとなるように前記加算を行う。【選択図】  図３
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【特許請求の範囲】
【請求項１】
行方向及び列方向に配列された複数の画素を含む構成要素が複数配列された画素部と、
前記構成要素内に配列された前記複数の画素が出力する色信号のうち、同一色の色信号を加算する加算部と、
を備え、
前記加算部は、前記構成要素内で加算される画素の空間的な重心が前記行方向及び前記列方向の少なくとも一方において等ピッチとなるように前記加算を行うことを特徴とする撮像装置。
【請求項２】
前記加算部は、前記行方向及び前記列方向に配列された複数の画素のうち、偶数行及び偶数列の少なくとも一方に配列された画素から出力される色信号を加算しないことを特徴する請求項１に記載の撮像装置。
【請求項３】
前記加算部は、前記行方向及び前記列方向に配列された複数の画素のうち、奇数行及び奇数列の少なくとも一方に配列された画素から出力される色信号を加算しないことを特徴する請求項１又は請求項２に記載の撮像装置。
【請求項４】
前記複数の構成要素の少なくとも１つの一部は、他の構成要素の一部と空間的にオーバーラップしていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の撮像装置。
【請求項５】
前記複数配列された構成要素の各々は、前記行方向及び前記列方向に２Ｎ＋１個（Ｎは１以上の自然数）ずつ配列された複数の画素を含むことを特徴とする請求項１乃至請求項４のいずれか１項に記載の撮像装置。
【請求項６】
前記複数配列された構成要素の各々は、前記行方向及び前記列方向に２Ｎ個（Ｎは１以上の自然数）ずつ配列された複数の画素を含むことを特徴とする請求項１乃至請求項４のいずれか１項に記載の撮像装置。
【請求項７】
請求項１乃至請求項６のいずれか１項に記載の撮像装置と、
前記撮像装置へ光を結像する光学系と、
前記撮像装置から出力される信号を記録する記録系と、
システム全体を制御するシステムコントロール回路と、
を備えることを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被写体像を撮像する撮像装置及び撮像システムに関する。
【背景技術】
【０００２】
近年、静止画像撮影を主用途とするデジタルスチルカメラには、画素数が数百万から一千万画素以上の撮像素子が使用されている。また、用途も超高精細な静止画だけではなく、高精細な静止画、高解像度な動画やＮＴＳＣのような動画撮影も重要な機能になりつつある。超高精細画像では全画素信号を利用するが、高精細以下の画像では、読み出す画素信号を間引いたり、また、感度を上げるために画素信号の加算を行ったりしている。（例えば、特許文献１、特許文献２、特許文献３参照）。
【０００３】
特許文献１に示される実施例（特許文献１の図３）では、４×４画素を単位として各画素の出力信号を加算することにより、同一色を間引いて読み出している。
【０００４】
特許文献２に示される実施例（特許文献２の図１）では、４×４画素を１構成要素として、加算前の各色の空間的色配列と、加算後の各色の空間的配列が同じになるように複数の画素の信号を加算している。
【０００５】
特許文献３では各画素に共通アンプを備えて、共通アンプのフローティング部で画素加算を行っている。
【特許文献１】特開平９−２４７６８９号公報
【特許文献２】特開２００１−３６９２０号公報
【特許文献３】特開平９−０４６５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に示される実施例（特許文献１の図２）では、間引き加算が行われているが、垂直信号線と水平信号線とを用いて加算している。そのため、信号線の寄生容量によるｋＴＣノイズが大きくＳＮの向上は困難である。また、実施例（特許文献１の図３）では、マトリクス状に配列された複数の画素を４×４画素単位の構成要素にグループ化し、この構成要素内に配置された画素の色信号のうち、同一色の４つの信号を加算する。特許文献１の図３（ａ）を参照すると、（Ｘ、Ｙ）＝（１，１）の構成要素では、（Ｎ、ｎ）＝（１、１）、（３、１）、（１、３）、（３、３）の４画素の信号が加算される。この場合、加算対象となる４画素の空間的な重心は（２、２）となる。同様に、（Ｘ、Ｙ）＝（１，２）の構成要素では、（Ｎ、ｎ）＝（６、１）、（８、１）、（６、３）、（８、３）の４画素の信号が加算される。この場合、加算対象となる４画素の空間的な重心は（７、２）となる。従って、（Ｘ、Ｙ）＝（１，１）の構成要素と（Ｘ、Ｙ）＝（１，２）の構成要素との間の配列ピッチは、５画素である。同様にして、Ｘ、Ｙ方向における各構成要素間の配列ピッチを求めると、５画素と３画素の繰り返しであることが分かる。
【０００７】
このように、加算対象となる各画素の光学的なサンプリングピッチ、すなわち空間的な重心は、水平方向及び垂直方向で等ピッチではないため、非常に大きなモアレが発生し、画質が大きく劣化する。
【０００８】
特許文献２では、１構成要素内での画素信号の加算数を増やし感度は向上しているが、画素行が間引きされておらず、高速駆動が困難である。画素アンプタイプのエリアセンサでは、各画素行単位で画素アンプをリセットし、ノイズを読み出し、光電変換信号を転送し、光電変換信号を読み出す駆動を行っている。この駆動には数μ秒の時間が必要であり、画素行が多いセンサでは高速化ができない。
【０００９】
特許文献３では、フローティング部で信号加算を行っているので感度は向上している。しかし、結果的に特許文献２と同様に、全画素の信号を、フローティング部へ転送しており、また、画素アンプから読み出しているので、それらの駆動に時間を要し、動画の駆動周波数で動作させることができない。
【００１０】
上述の様に、従来技術では、間引きと画素加算を行っても、加算対象となる画素の空間的な重心が等ピッチでないため、モアレが発生していた。また、共通画素アンプで画素信号の加算を行っても、画素駆動に時間を要し、動画の駆動周波数が得られないという課題があった。
【００１１】
本発明は、上記の問題点に鑑みてなされたものであり、間引きによるモアレの発生を抑えることができる撮像装置及び撮像システムを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の側面は、撮像装置に係り、行方向及び列方向に配列された複数の画素を含む構成要素が複数配列された画素部と、前記構成要素内に配列された前記複数の画素が出力する色信号のうち、同一色の色信号を加算する加算部と、を備え、前記加算部は、前記構成要素内で加算される画素の空間的な重心が前記行方向及び前記列方向の少なくとも一方において等ピッチとなるように前記加算を行うことを特徴とする。
【００１３】
本発明の第２の側面は、撮像システムに係り、上記の撮像装置と、前記撮像装置へ光を結像する光学系と、前記撮像装置から出力される信号を記録する記録系と、システム全体を制御するシステムコントロール回路と、を備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、間引きによるモアレの発生を抑えることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００１６】
[第１の実施形態]
図１は、画素信号を加算する前の各色の配置の一例を示す図である。１０１は１画素に対応する。画素部１００には、行方向及び列方向に配列された複数の画素を含む構成要素が複数配列される。図２は、画素信号を加算した後の色配置を示す図である。２０１は加算後の１画素に対応する。
【００１７】
まず、図１における色配置例では、撮像装置の各フォトダイオードの上にカラーフィルタＧ（緑）、Ｒ（赤）、Ｂ（青）が構成されているものとする。この例では、Ｇが市松状に、ＲとＢが線順次状に、別の言い方をすればＲ，Ｇ，Ｇ，Ｂの２×２＝４画素が一単位画素色配列として２次元状に配置されている。
【００１８】
本実施形態の画素信号の加算読み出し撮影モードでは、図２に示すように図１と同じ色配置になるように撮像装置内で画素信号が加算され、メモリに記憶された後に撮像装置から読み出される。このように、画素信号の加算前後で画素配置が同じなので、共通の画像処理が可能となる。
【００１９】
図３〜図５は、本発明の好適な第１の実施形態に係る間引き駆動を示す図である。図３〜図５では、奇数行と奇数列の画素を有する構成要素が複数配列され、各構成要素内で同一色の色信号を加算する画素加算を例示的に示す。図３において、３０１は、１つの構成要素に対応する。また、図４において、４０１は、１つの構成要素に対応する。図３は、３行３列の９画素を１つの構成要素３０１とし、その構成要素内で同一色の４画素を加算する例を示す図である。図３（Ａ）は加算対象となる画素を示す図である。図３（Ａ）では、４つの画素信号を加算することによって感度を向上させ、中間の画素行と画素列を間引き駆動することによって（すなわち、画素信号として使用しない）、動作周波数を上げることができる。この例では、垂直駆動周波数及び水平駆動周波数をそれぞれ約２／３に低減することができる。図３（Ｂ）には、図３（Ａ）の加算信号の演算式が示されている。なお、各図面では図示を簡単にするため、座標を表す括弧の表記を省略した。図２に示す画素ｒ（１，１）は、図１に示す画素Ｒ（１，１）、Ｒ（１，３）、Ｒ（３，１）、Ｒ（３，３）の画素信号を加算したものである。同様に、図２に示す画素ｇ（１，２）は、図１に示す画素Ｇ（１，４）、Ｇ（１，６）、Ｇ（３，４）、Ｇ（３，６）の画素信号を加算したものである。また、図２に示す画素ｇ（２，１）は、図１に示す画素Ｇ（４，１）、Ｇ（４，３）、Ｇ（６，１）、Ｇ（６，３）の画素信号を加算したものである。また、図２に示す画素ｂ（２，２）は、図１に示す画素Ｂ（４，４）、Ｂ（４，６）、Ｂ（６，４）、Ｂ（６，６）の画素信号を加算したものである。
【００２０】
構成要素内において加算対象となる画素の空間的な重心は、以下のように求められる。ここで、加算対象となる画素の空間的な重心とは、加算対象となる各画素の幾何学的な重心をいう。従って、例えば、図３に示す画素Ｒ（１，１）、Ｒ（１，３）、Ｒ（３，１）、Ｒ（３，３）の空間的な重心は、（Ｎ、ｎ）＝（２、２）である。同様に、画素Ｇ（１，４）、Ｇ（１，６）、Ｇ（３，４）、Ｇ（３，６）の空間的な重心は、（Ｎ、ｎ）＝（２、５）である。また、画素Ｇ（４，１）、Ｇ（４，３）、Ｇ（６，１）、Ｇ（６，３）の空間的な重心は、（Ｎ、ｎ）＝（５、２）である。また、画素Ｂ（４，４）、Ｂ（４，６）、Ｂ（６，４）、Ｂ（６，６）の空間的な重心は、（Ｎ、ｎ）＝（５、５）である。このように、加算対象である各画素の空間的な重心の配列ピッチは、行方向及び列方向において３画素と等ピッチとなる。本実施形態では、行方向と列方向の両方のピッチを等ピッチとしたが、いずれか一方のみを等ピッチとしてもよい。
【００２１】
なお、本実施形態では、行方向及び列方向に３ずつ配列された複数の画素を１つの構成要素としたが、これに限定されず、行方向及び前記列方向に２Ｎ＋１個又は２Ｎ個（Ｎは１以上の自然数）ずつ配列された複数の画素を１つの構成要素としてもよい。また、必ずしも構成要素内に配列された全ての同一色の画素を加算する必要はない。例えば、図３では、３Ｌ−１行目と３Ｍ−１列目を間引いたが、３Ｌ−１行目及び３Ｍ−１列目のいずれか一方だけを間引いてもよい（Ｌ、Ｍは１以上の整数）。
【００２２】
このように、間引き対象となる画素数を増加させると、感度が上がる一方で、駆動周波数が低下する。従って、必要な駆動周波数が得られる範囲内で、間引き駆動を行う画素数を設定することが望ましい。
【００２３】
また、加算対象となる画素の空間的な重心が等ピッチで配列されれば、必ずしも加算対象となる画素の空間的な重心が加算後の画素の中心に位置しなくてもよい。例えば、図３では、３Ｌ−１行目と３Ｎ−１列目を間引いたが、３Ｌ行目及び３Ｎ列目を間引く等を行ってもよい（Ｌ、Ｎは１以上の整数）。
【００２４】
しかしながら、加算対象となる画素の空間的な重心が加算後の画素の中心に位置しない場合には、中心に位置する場合に比べて画質が低下し得る。従って、加算対象となる画素の空間的な重心は、これに限定されないが、加算後の画素の中心に位置するのが望ましい。
【００２５】
以上のように、本実施形態によれば、間引き駆動を行う際に、加算対象である各画素の空間的な重心を等ピッチにすることによって、モアレの発生を抑えることができる。
【００２６】
[第２の実施形態]
図４は、本発明の好適な第２の実施形態に係る間引き駆動を示す図である。
【００２７】
本実施形態では、５行５列の２５画素を１つの構成要素４０１とし、同一構成要素内で同一色の９画素を加算する例を示す図である。図４（Ｂ）に示すように、加算後の画素ｒ（１，１）、ｇ（１、２）、ｇ（２，１）、ｂ（２，２）は、それぞれ図４（Ｂ）に示される式に基づいて加算される。
【００２８】
このように、構成要素内で９つの画素信号を加算することによって、第１の実施形態よりも加算対象となる画素数が増加し、感度が向上する。また、中間の画素行と画素列を間引き駆動するため、垂直、水平駆動周波数をそれぞれ約３／５に低減することができる。
【００２９】
なお、本実施形態においても、加算対象となる画素の空間的な重心が等ピッチで配列されれば、必ずしも構成要素内に配列された同一色の全ての画素を加算する必要はない。
【００３０】
また、加算対象となる画素の空間的な重心が等ピッチで配列されれば、必ずしも加算対象となる画素の空間的な重心が加算後の画素の中心に位置しなくてもよい。
【００３１】
[第３の実施形態]
図５は、本発明の好適な第３の実施形態に係る間引き駆動を示す図である。本実施形態では、３行５列を１つの構成要素とし、同一構成要素内で中間行を間引き駆動する。図５（Ｂ）は、本実施形態における加算例を示す図である。図５（Ｂ）において、５０１ｒ、５０１ｇは、それぞれ１つの構成要素に対応する。本実施形態では、水平方向において各色をオーバーラップして加算する。
【００３２】
例えば、図５（Ｂ）に示す画素ｒ１，１は、構成要素５０１ｒ内の画素Ｒ（１，１）、Ｒ（１，３）、Ｒ（１，５）、Ｒ（３，１）、Ｒ（３，３）、Ｒ（３，５）の画素信号を加算したものである。同様に、図５（Ｂ）に示す画素ｇ（１，２）は、構成要素５０１ｇ内の画素Ｇ（１，４）、Ｇ（１，６）、Ｇ（１，８）、Ｇ（３，４）、Ｇ（３，６）、Ｇ（３，８）の画素信号を加算したものである。同様に、画素ｒ（１、３）、ｇ（２，１）、ｇ（２，１）、ｂ（２，２）、ｇ（２、３）等が求められる。
【００３３】
この場合、構成要素５０１ｒと構成要素５０１ｇを例に挙げると、両者は（行、列）＝（１、４）、（１、５）、（２、４）、（２、５）、（３、４）、（３、５）で空間的にオーバーラップしている。
【００３４】
このように構成要素の一部を空間的にオーバーラップさせて加算することによって、さらに感度が向上させることができる。また、加算した水平方向の各色信号間の空間的サンプリングの重心が等ピッチであるため、モアレを低減することができる。
【００３５】
なお、本実施形態では、なお、３行５列を１つの構成要素としたが、これに限定されず、行方向及び前記列方向に２Ｎ＋１個又は２Ｎ個（Ｎは１以上の自然数）ずつ配列された複数の画素を１つの構成要素としてもよい。また、構成要素内で中間行を間引き駆動したが、これに代えて又はこれに加えて、構成要素内で他の行（すなわち、構成要素内の奇数行）を間引き駆動してもよい。
【００３６】
また、さらに駆動周波数を上げるために、中間列を間引きしてもよいし、中間行に代えて又はこれに加えて、他の列（すなわち、構成要素内の奇数列）を間引き駆動してもよい。
【００３７】
また、本実施形態においても、加算対象となる画素の空間的な重心が等ピッチで配列されれば、必ずしも構成要素内に配列された同一色の全ての画素を加算する必要はない。
【００３８】
また、必ずしも加算対象となる画素の空間的な重心が加算後の画素の中心に位置しなくてもよい。
【００３９】
[撮像装置の内部構成例]
次に、撮像装置の内部構成の一例を説明する。図６は、本発明の好適な実施の形態に係る撮像装置のブロック図である。図６において、撮像領域には後述する図１２及び図１３に示す光電変換用のフォトダイオード及び画素アンプを含む画素部がマトリックス状に配置される。この撮像領域の画素部は、垂直走査回路（Ｖ．ＳＲ）１０から出力される複数の駆動パルスによって制御される。撮像領域の奇数番目の垂直信号線は、ＣＤＳ、増幅回路、メモリを含む回路２０−１に接続され、偶数番目の垂直信号線は、ＣＤＳ、増幅回路、メモリを含む回路２０−２に接続される。以下の説明では、図６において撮像領域の上方の回路には奇数列の信号Ｒと信号Ｇが順次転送され、下方の回路には偶数列の信号Ｇと信号Ｂが順次転送される。しかしながら、上下の回路は同様の構成であるため、ここでは下方の回路ブロックについて説明し、上方の回路ブロックの説明を省略する。
【００４０】
画素部からの信号は、ＣＤＳ、増幅回路でノイズが除去され、信号成分のみが増幅された後にメモリに一時蓄積される。本実施形態では、図示していないが、各増幅回路間のオフセットバラツキの補正回路を設けてもよい。本撮像装置が加算読み出しモードではなく、全画素読み出しモードの場合には、メモリの信号は水平走査回路（Ｈ．ＳＲ）からの走査パルスφｈｎ（φｈｎ（１）、φｈｎ（２）、φｈｎ（３））により制御され、出力信号線に読み出される。加算読み出しモードの場合は、メモリの信号は  加算回路３０−１に導かれる。加算回路３０−１では、メモリからの同一色の信号が加算される。加算回路３０−１で加算された信号は、水平走査回路（Ｈ．ＳＲ）からの走査パルスφｈｎ（ａ１、ａ２）により制御され、出力信号線に読み出される。
【００４１】
図１２に画素部の単位画素の回路図、図７に撮像領域からの画素信号読み出し信号処理回路の一部の回路図、図１１に画素信号の加算タイミング図を示す。以下、図７、図１１及び図１２を用いて画素部からの信号読み出しと信号加算を説明する。なお、図７は、図３の加算方式を実現するための概略的な回路図である。
【００４２】
図１２の画素部は、フォトダイオードＰＤ、転送スイッチＮＴＸ、画素アンプＮＳＦ、リセットスイッチＮＲＥＳ及びセレクトスイッチＮＳＥＬを含む。フォトダイオードＰＤは、光電変換部として機能する。フォトダイオードＰＤからの信号電荷の転送は、転送スイッチＮＴＸによって制御される。画素アンプＮＳＦは、転送スイッチＮＴＸに接続される。リセットスイッチＮＲＥＳは、画素アンプＮＳＦのゲート部（フローティングディフュジョン）の残留電荷をリセットする。セレクトスイッチＮＳＥＬは、画素アンプＮＳＦからの信号電荷の転送を制御する。画素アンプＮＳＦの電流源スイッチＮＲＶは、撮像領域の外部に設けられる。
【００４３】
次に、図７に示す読み出し信号処理回路について説明する。ＣＤＳ（Correlated Double Sampling）回路は、クランプ容量Ｃ１、Ｃ３、Ｃ５、クランプスイッチＮＣ１、ＮＣ３、ＮＣ５、基準電圧源Ｖｒ及び増幅器ＡＮｐ１、ＡＮｐ３、ＡＮｐ５を含む。ＣＤＳ回路は、画素部のノイズを除去する。クランプ容量Ｃ１、Ｃ３、Ｃ５は、垂直信号線Ｌ１、Ｌ３、Ｌ５に接続される。メモリ回路のメモリ容量Ｃｔ１、Ｃｔ２、Ｃｔ３は、ＣＤＳ法によりサンプリングされた信号を一時蓄積する。メモリ容量Ｃａ１は、メモリの２つの信号を加算し、一時的に蓄積する。同様に、メモリ容量Ｃａ２は、異なる水平画素行の加算信号を一時的に蓄積する。これらのメモリ容量Ｃａ１、Ｃａ２の出力端を接続することによって信号の加算が行われる。図７においては、垂直信号線Ｌ５では信号の加算を行わないので加算メモリは設けられていない。以上の様に、図６、図７においては、撮像素子（センサ）内で信号の間引きと加算を行った。高速撮影ではこの方法が有利である。しかしながら、他の方法として、信号の間引きは同様に撮像素子（センサ）内で行い、信号の加算は図１４に示す信号処理回路７３のメモリ内で行っても良い。
【００４４】
次に、図１０のタイミング図を使って説明する。まず、任意の露光期間が過ぎると、各回路部のノードにある残留電荷が各パルスの制御でリセットされる。
【００４５】
時刻ｔ１では、画素アンプＮＳＦのゲート部がパルスφＲＥＳにより、メモリＣｔがパルスφＣ１、φＴＳ１により、加算部容量Ｃａ１、Ｃａ２がパルスφＡＤ１、φＡＤ2、φＡＤ３、φＣ２によりそれぞれリセットされる。時刻ｔ２ではパルスφＣ１のＯＦＦ時に画素アンプノイズがクランプ容量Ｃ１〜３にクランプされ、パルスφＴＸによりフォトダイオードＰＤの電荷が画素アンプＮＳＦを経てクランプ容量Ｃ１〜３に入力される。
【００４６】
その結果、画素ノイズはＣＤＳ除去され、増幅器ＡＮｐを経てメモリに一時蓄積される。ここで、垂直走査を図３におけるＮ行の走査とすれば、垂直信号線Ｌ１、Ｌ３からの信号により、メモリ容量ＣｔにはＲ（１，１）、Ｃｔ３にはＲ（１，３）の信号がそれぞれ一時蓄積されたことになる。
【００４７】
時刻ｔ３では、パルスφＳＥＬ、φＴＳ１のＯＦＦにより、Ｎ行画素の光電変換信号の転送が終了する。
【００４８】
時刻ｔ４では、パルスφＴＳ２、φＡＤ１により、メモリの信号Ｒ（１，１）とＲ（１，３）が加算メモリ容量Ｃａ１で加算される。次いで、Ｎ＋１行がスキップ走査され、Ｎ＋２行ではＮ行と同様な走査と動作により、時刻ｔ５では、Ｎ＋２行の画素信号Ｒ３，１とＲ３，３とがメモリ容量Ｃａで加算される。時刻ｔ６では、パルスφＡＤ３でＲ（１，１）、Ｒ（１，３）、Ｒ（３，１）及びＲ（３，３）の４画素が加算され、加算信号ｒ（１，１）が得られる。説明は省略したが、結果的として他の加算信号ｇ（１，２）、ｒ（１，３）、ｇ（１，４）も形成される。同様な動作を繰り返して、画面内での加算信号を形成する。
【００４９】
上述の４画素の加算読み出しモードでは、感度が２倍（対光ショットノイズ）改善されるので、システムとしては露光量制御を行い、入射光量を約１／２に設定する。これは、各フォトダイオードでの光電変換信号が１／２になることを意味する。撮像装置がＣＣＤを用いる場合では、入射光量が１／２でも４画素電荷加算により加算後の信号電荷量は２倍になる。従って、このままでは信号の飽和が問題になり、感度と飽和特性がトレードオフになるという欠点がある。
【００５０】
本実施形態のＣＮＯＳセンサでは、信号電圧の平均値を加算するため、容量分割による信号レベルの低下を無視すれば、４画素信号の加算後も信号レベルは約１／２となる。これは、信号の飽和が２倍強化されたことを意味する。しかしながら、信号レベルが小さいことは、水平出力線に接続される（図７では省略）出力アンプのノイズが問題となり得る。そこで、本発明の好適な実施の形態では、加算読み出しモード時に、ＣＤＳ後の増幅回路ＡＮｐのアンプゲインを全画素読み出しモード時の約２倍に設定する。その結果、出力アンプのノイズを軽減することができ、画素信号加算による感度アップと読み出し画素数を少なくしたことによる高速読み出し、高ダイナミックレンジの維持及び低電力化を実現することができる。
【００５１】
加算読み出しモードでの信号読み出し方法の実施形態を図８に示す。図８は加算する複数行単位での信号読み出し例である。これは、加算する行単位で画素から信号を読み出し、信号のメモリ（Ｃｔ）と加算（Ｃａ）を行う。その後、２つの加算メモリＣａから１水平走査期間内に信号を外部に出力するものである。
【００５２】
図９はメカニカルシャッタを利用した場合を示す図である。この場合、撮像領域の全画素を全面一括リセットし、メカニカルシャッタで露光終了後、任意の加算単位で画素信号を加算後メモリ２から１水平走査期間に信号を外部に出力する。
【００５３】
図１１に全画素信号読み出しのタイミング例を示す。本実施形態では、時刻ｔ１で画素アンプ、メモリをリセットし、時刻ｔ２で画素アンプノイズ電位のクランプを行い、時刻ｔ３でＣＤＳ処理を終了し、信号をメモリＣｔにメモリする。時刻ｔ４以降では、信号を水平信号出力線に読み出す。
【００５４】
図１２において、撮像領域の画素部としては、１つのフォトダイオードに対し１つの画素アンプ構成を示したが、他の画素部実施形態として図１３に共通アンプ画素構成を示す。これは１つの画素アンプに対し複数のフォトダイオードを構成した例である。１つのアンプに対し複数のフォトダイオードＰＤ１、ＰＤ２、ＰＤ３を配置させると１つのフォトダイオードに対する画素アンプの面積が小さくなり、結果的にフォトダイオードの開口率が向上するという効果がある。なお、本実施形態では、１つの画素アンプに対し３つのフォトダイオードを構成したが、これに限定されず、１つの画素アンプに対し任意の数のフォトダイオードを構成することができる。
【００５５】
図１４は、上記撮像装置を用いた撮像システムの概略図を示す図である。本撮像システムは、センサ７２、信号処理回路７３及びタイミング制御回路７５で構成される撮像装置７００を備える。同図のように光学系７１を通って入射した被写体光はセンサ７２上に結像する。センサに配置されている画素により光情報は電気信号に変換される。その電気信号は信号処理回路７３によって予め決められた方法によって信号変換処理される。信号処理された信号は記録系、通信系７４により情報記録装置により記録あるいは情報伝達される。記録あるいは転送された信号は再生系、表示系で再生や表示が行なわれる。センサ７２、信号処理回路７３はタイミング制御回路７５により制御され、タイミング制御回路７５、記録系、通信系７４、再生系、表示系７７はシステムコントロール回路７６により制御される。タイミング制御回路７５により全画素読み出しモードか加算読み出しモードかを選択する。
【００５６】
前述した全画素読み出しモードと加算読み出しモードでは水平と垂直駆動パルスが異なる。従って、読み出しモード毎にセンサの駆動タイミング、信号処理回路の解像度処理、記録系の記録画素数を変える必要がある。これらの制御はシステムコントロール回路で各読み出しモード応じて行なわれる。また、読み出しモードで加算により感度が異なる。これはシステムコントロール回路で絞り（不図示）制御を行い、また、タイミング制御回路からの制御パルス（不図示）でセンサの増幅回路ＡＮｐゲインを上げるように切り替えて適正信号を得る。
【００５７】
本撮像システムにより高精細撮影では全画素読み出しを行い、低解像度撮影では画素信号加算による高感度、間引き駆動による高速読み出し、加算後の信号のサンプリングピッチを等ピッチとすることにより高画質が可能となる。
【図面の簡単な説明】
【００５８】
【図１】画素信号を加算する前の各色の配置例を示す図図である。
【図２】画素信号の加算後の色配置と各色毎の加算信号を示す図である。
【図３】本発明の好適な第１の実施形態に係る加算方式を示す図である。
【図４】本発明の好適な第２の実施形態に係る加算方式を示す図である。
【図５】本発明の好適な第３の実施形態に係るオーバーラップ画素加算方式を示す図である。
【図６】本発明の好適な実施形態に係る撮像装置の回路ブロック図である。
【図７】本発明の好適な第１の実施形態に係る撮像領域からの画素信号を読み出す読み出し信号処理回路の一部を示す図である。
【図８】画素信号の読み出しと加算のタイミング図である。
【図９】メカニカルシャッタを利用した場合の説明図である。
【図１０】図３の画素信号の加算タイミング図である。
【図１１】図７の全画素信号の読み出しタイミング図である。
【図１２】画素部の単位画素を示す回路図である。
【図１３】共通アンプ画素構成例を示す回路図である。
【図１４】本発明の好適な実施の形態に係る撮像装置を用いた撮像システムの概略図を示す図である。
【符号の説明】
【００５９】
１００  画素部
１０１  画素
３０１  構成要素
Ｒ、Ｇ、Ｂ  色信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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