(57)【要約】【課題】ゲート電極としてＦＵＳＩゲート電極を用いた半導体装置において、同一導電型を有する各トランジスタの閾値電圧を調整する。【解決手段】基板１００上に第１のゲート絶縁膜１０３Ａを介して形成された金属シリサイド膜よりなる第１のゲート電極１１５ａ（又は１１５ｂ）を有する第１導電型の第１のトランジスタ１１５Ａ（又は１１５Ｂ）と、基板１００上に第２のゲート絶縁膜１０３Ａを介して形成された金属シリサイド膜よりなる第２のゲート電極１１６ａ（又は１１６ｂ）を有する第１導電型の第２のトランジスタ１１６Ａ（又は１１６Ｂ）とを備え、第１のゲート電極１１５ａ（又は１１５ｂ）及び第２のゲート電極１１６ａ（又は１１６ｂ）の各々は、互いに異なるシリサイド組成比を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に第１のゲート絶縁膜を介して形成された第１の金属シリサイド膜よりなる第１のゲート電極を有する第１導電型の第１のＭＩＳトランジスタと、
前記基板上に第２のゲート絶縁膜を介して形成された第２の金属シリサイド膜よりなる第２のゲート電極を有する第１導電型の第２のＭＩＳトランジスタとを備え、
前記第１の金属シリサイド膜と前記第２の金属シリサイド膜とは、互いに異なるシリサイド組成比を有していることを特徴とする半導体装置。
【請求項２】
前記第１の金属シリサイド膜及び前記第２の金属シリサイド膜は、Ｎｉシリサイド膜であり、
前記第２の金属シリサイド膜は、前記第１の金属シリサイド膜に比べてシリサイド組成比におけるＮｉの比率が大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の金属シリサイド膜はＮｉＳｉからなり、前記第２の金属シリサイド膜はＮｉ3 Ｓｉからなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体装置。
【請求項５】
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体装置。
【請求項６】
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、比誘電率が１０以上の高誘電率膜を含むことを特徴とする請求項１〜５のうちいずれか１項に記載の半導体装置。
【請求項７】
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、金属酸化物を含むことを特徴とする請求項１〜６のうちいずれか１項に記載の半導体装置。
【請求項８】
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、Ｈｆ系酸化物を含むことを特徴とする請求項１〜７のうちいずれか１項に記載の半導体装置。
【請求項９】
前記基板上に第３のゲート絶縁膜を介して形成された第３の金属シリサイド膜よりなる第３のゲート電極を有する第２導電型の第３のＭＩＳトランジスタを更に備え、
前記第３の金属シリサイド膜は、前記第１の金属シリサイド膜又は前記第２の金属シリサイド膜のシリサイド組成比と同一のシリサイド組成比を有していることを特徴とする請求項１〜８のうちいずれか１項に記載の半導体装置。
【請求項１０】
前記第３のゲート絶縁膜は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜と同一の絶縁膜からなることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
基板上における第１素子形成領域の第１の領域に、第１のゲート絶縁膜及びポリシリコン膜よりなる第１のゲート電極形成膜を下から順に形成する工程（ａ）と、
前記基板上における第１素子形成領域の第２の領域に、第２のゲート絶縁膜及びポリシリコン膜よりなる第２のゲート電極形成膜を下から順に形成する工程（ｂ）と、
前記工程（ａ）及び前記工程（ｂ）よりも後に、前記第１のゲート電極形成膜上に第１の金属膜を形成する工程（ｃ）と、
前記工程（ａ）及び前記工程（ｂ）よりも後に、前記第２のゲート電極形成膜上に第２の金属膜を形成する工程（ｄ）と、
前記工程（ｃ）及び前記工程（ｄ）よりも後に、熱処理により、前記第１のゲート電極形成膜の全体を金属シリサイド化させてなる第１の金属シリサイド膜からなる第１のゲート電極を形成すると共に、前記第２のゲート電極形成膜の全体を金属シリサイド化させてなる第２の金属シリサイド膜からなる第２のゲート電極を形成する工程（ｅ）とを備え、
前記第１の金属シリサイド膜と前記第２の金属シリサイド膜とは、互いに異なるシリサイド組成比を有しており、
前記第１のゲート電極を有する第１のＭＩＳトランジスタと前記第２のゲート電極を有する第２のＭＩＳトランジスタとは同一の導電型を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第２のゲート電極形成膜の膜厚は、前記第１のゲート電極形成膜の膜厚に比べて薄く形成されており、
前記第１の金属膜と前記第２の金属膜とは、同一の膜厚を有することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｂ）は、前記基板上における第１素子形成領域の第２の領域に、前記第１のゲート電極形成膜の膜厚と同一の膜厚を有するゲート電極形成膜を形成する工程（ｂ１）と、前記工程（ｂ１）の後に、前記ゲート電極形成膜を所望の厚さまでエッチングして前記第２のゲート電極形成膜を形成する工程（ｂ２）とを備え、
前記工程（ｃ）と前記工程（ｄ）とは、同一の工程で行い、前記第１の金属膜と前記第２の金属膜とは、同一の金属膜からなることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１のゲート電極形成膜と前記第２のゲート電極形成膜とは、同一の膜厚を有し、
前記第１の金属膜の膜厚は、前記第２の金属膜の膜厚に比べて薄く形成されていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｂ）及び前記工程（ｃ）よりも前に、前記基板上における前記第１素子形成領域とは異なる第２素子形成領域に、第３のゲート絶縁膜及びポリシリコン膜よりなる第３のゲート電極形成膜を下から順に形成する工程（ｆ）を備え、
前記工程（ａ）及び前記工程（ｂ）よりも後で、前記工程（ｅ）よりも前に、前記第３のゲート電極形成膜上に第３の金属膜を形成する工程（ｇ）を備え、
前記工程（ｅ）は、前記第３のゲート電極形成膜の全体を金属シリサイド化させてなる第３の金属シリサイド膜からなる第３のゲート電極を形成する工程を含み、
前記第３の金属シリサイド膜は、前記第１の金属シリサイド膜又は前記第２の金属シリサイド膜のシリサイド組成比と同一のシリサイド組成比を有しており、
前記第３のゲート電極を有する第３のＭＩＳトランジスタは、前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタの導電型とは異なる導電型を有することを特徴とする請求項１１〜１４のうちいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置（例えば、ＭＩＳＦＥＴを有する半導体装置）の素子の微細化が進められており、これにより、半導体装置の高集積化、高速化、及び低消費電力化が図られている。
【０００３】
しかしながら、半導体装置の素子の微細化に伴って、ポリシリコン膜よりなるゲート電極、又はポリサイド若しくはサリサイド等によりポリシリコン膜のうちの一部が金属シリサイド化されてなるゲート電極を用いた従来の半導体装置では、ゲート電極の空乏化及びゲート電極の高抵抗化が発生するという問題があった。
【０００４】
そこで、ゲート電極の空乏化を防止すると共にゲート電極の低抵抗化を図るために、例えば、Ａｌ、Ｍｏ、Ｗ及びＴｉ等の金属よりなるメタルゲート電極、又はポリシリコン膜の全てが金属シリサイド化されてなるフルシリサイド（ＦＵＳＩ：Ｆull Ｓilicided）ゲート電極を用いた半導体装置が考えられている。
【０００５】
以下に、例えば、ゲート電極としてＦＵＳＩゲート電極を用いた従来技術に係る半導体装置について、簡単に説明する（例えば、非特許文献１参照）。
【０００６】
従来技術に係る半導体装置では、ＭＩＳトランジスタ（以下、「トランジスタ」と称す）の導電型に応じて、該トランジスタを構成するＦＵＳＩゲート電極のシリサイド組成を選択することが提案されている。
【０００７】
ここで、トランジスタの閾値電圧は、該トランジスタを構成するＦＵＳＩゲート電極のシリサイド組成に応じて変化することが報告されており、従来技術に係る半導体装置では、ｎ型トランジスタを構成する各ＦＵＳＩゲート電極の材料として、所望のシリサイド組成を有する第１の金属シリサイド膜を用いると共に、ｐ型トランジスタを構成する各ＦＵＳＩゲート電極の材料として、第１の金属シリサイド膜とはシリサイド組成が異なる所望のシリサイド組成を有する第２の金属シリサイド膜を用いる。これにより、基板上に、導電型に応じた一定の閾値電圧を有するｎ型トランジスタ及びｐ型トランジスタを備える半導体装置を実現することが可能である。したがって、従来技術に係る半導体装置では、同一導電型を有する各トランジスタを構成する各ＦＵＳＩゲート電極は、同一のシリサイド組成を有している。
【非特許文献１】J. A. Kittl 他、Symposium on VLSI Technology Digest of Technical Papers 、2005年、 p. 72−73
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来技術に係る半導体装置では、以下に示す問題がある。
【０００９】
ゲート電極として、ポリシリコン膜よりなるゲート電極又はポリシリコン膜のうちの一部が金属シリサイド化されてなるゲート電極を用いた従来の半導体装置では、チャネル領域に不純物イオンを注入することにより、トランジスタの閾値電圧を調整することができる。そのため、従来の半導体装置では、各チャネル領域に注入される不純物イオンの濃度を所望の濃度に調整することにより、各トランジスタの閾値電圧を制御することができるので、基板上に、各々が同一導電型を有し且つ互いに異なる閾値電圧（Ｔhreshold Ｖoltage）を有するトランジスタを備える半導体装置を実現することが可能である。
【００１０】
これに対し、ゲート電極として、ＦＵＳＩゲート電極を用いた従来の半導体装置では、チャネル領域に不純物イオンを注入しても、ＦＵＳＩゲート電極側の仕事関数を変化させることができないので、トランジスタの閾値電圧を調整することができないという課題がある。
【００１１】
そのため、ＦＵＳＩゲート電極を用いた従来の半導体装置では、各チャネル領域への不純物イオンの注入による閾値電圧の調整工程を施しても、各トランジスタの閾値電圧を調整することができないので、同一導電型を有する各トランジスタの閾値電圧は一定に制御されたままであり、基板上に、各々が同一導電型を有し且つ互いに異なる閾値電圧を有するトランジスタを備える半導体装置を実現することができないという問題がある。
【００１２】
前記に鑑み、本発明の目的は、ゲート電極としてＦＵＳＩゲート電極を用いた半導体装置において、同一導電型を有する各トランジスタの閾値電圧を調整することにより、基板上に、各々が同一導電型を有し且つ互いに異なる閾値電圧を有するトランジスタを備える半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
前記の課題を解決するために、本発明に係る半導体装置は、基板上に第１のゲート絶縁膜を介して形成された第１の金属シリサイド膜よりなる第１のゲート電極を有する第１導電型の第１のＭＩＳトランジスタと、基板上に第２のゲート絶縁膜を介して形成された第２の金属シリサイド膜よりなる第２のゲート電極を有する第１導電型の第２のＭＩＳトランジスタとを備え、第１の金属シリサイド膜と第２の金属シリサイド膜とは、互いに異なるシリサイド組成比を有していることを特徴とする。
【００１４】
本発明に係る半導体装置によると、第１のＭＩＳトランジスタを構成する第１のゲート電極、及び第２のＭＩＳトランジスタを構成する第２のゲート電極の各々は、互いに異なるシリサイド組成比を有する金属シリサイド膜よりなる。
【００１５】
そのため、第１のゲート電極の仕事関数と第２のゲート電極の仕事関数とが互いに異なるように調整することができるので、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとが互いに異なる閾値電圧を有するように制御することができる。このように、トランジスタを構成するゲート電極のシリサイド組成比を調整することによって、ゲート電極の仕事関数を調整することができるので、トランジスタの閾値電圧を制御することができる。
【００１６】
このため、基板上に、各々が同一導電型を有し且つ互いに異なる閾値電圧を有するＭＩＳトランジスタを備える半導体装置を実現することができるので、各々が所望のスイッチング特性を有する同一導電型ＭＩＳトランジスタを備える半導体装置を提供することができる。
【００１７】
本発明に係る半導体装置において、第１の金属シリサイド膜及び第２の金属シリサイド膜は、Ｎｉシリサイド膜であり、第２の金属シリサイド膜のシリサイド組成比におけるＮｉの比率は、第１の金属シリサイド膜のシリサイド組成比におけるＮｉの比率に比べて大きいことが好ましく、例えば、第１の金属シリサイド膜はＮｉＳｉからなり、第２の金属シリサイド膜はＮｉ3 Ｓｉからなる。
【００１８】
本発明に係る半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであることが好ましい。
【００１９】
このようにすると、基板上に、各々が互いに異なる閾値電圧を有するｎ型ＭＩＳトランジスタを備える半導体装置を得ることができるので、各々が所望のスイッチング特性を有するｎ型ＭＩＳトランジスタを備える半導体装置を提供することができる。
【００２０】
本発明に係る半導体装置において、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであることが好ましい。
【００２１】
このようにすると、基板上に、各々が互いに異なる閾値電圧を有するｐ型ＭＩＳトランジスタを備える半導体装置を得ることができるので、各々が所望のスイッチング特性を有するｐ型ＭＩＳトランジスタを備える半導体装置を提供することができる。
【００２２】
本発明に係る半導体装置において、基板上に第３のゲート絶縁膜を介して形成された第３の金属シリサイド膜よりなる第３のゲート電極を有する第２導電型の第３のＭＩＳトランジスタを更に備え、第３の金属シリサイド膜は、第１の金属シリサイド膜又は第２の金属シリサイド膜のシリサイド組成比と同一のシリサイド組成比を有していることが好ましい。
【００２３】
このようにすると、基板上に、各々が第１導電型を有し且つ互いに異なる閾値電圧を有する第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えるだけでなく、第２導電型を有する第３のＭＩＳトランジスタをも備える半導体装置を実現することができる。
【００２４】
また、このようにすると、第３のＭＩＳトランジスタを構成する第３のゲート電極は、第１のゲート電極又は第２のゲート電極のシリサイド組成比と同一のシリサイド組成比を有している。
【００２５】
そのため、例えば、基板上に、第１のゲート電極のシリサイド組成比と同一のシリサイド組成比を有する第３のゲート電極、及び第２のゲート電極のシリサイド組成比と同一のシリサイド組成比を有する第３のゲート電極を実現することができるので、基板上に、各々が互いに異なるシリサイド組成比を有する第３のゲート電極を得ることができる。
【００２６】
このため、基板上に、各々が第１導電型を有し且つ互いに異なる閾値電圧を有するＭＩＳトランジスタを備えるだけでなく、各々が第２導電型を有し且つ互いに異なる閾値電圧を有するＭＩＳトランジスタをも備える半導体装置を実現することができる。
【００２７】
本発明に係る半導体装置において、第１のゲート絶縁膜、第２のゲート絶縁膜、及び第３のゲート絶縁膜は、比誘電率が１０以上の高誘電率膜を含むことが好ましく、第１のゲート絶縁膜、第２のゲート絶縁膜、及び第３のゲート絶縁膜は、金属酸化物を含んでおり、例えば、第１のゲート絶縁膜、第２のゲート絶縁膜、及び第３のゲート絶縁膜は、Ｈｆ系酸化物を含む。
【００２８】
このように、ゲート絶縁膜を構成する材料として高誘電率材料、例えばＨｆ系酸化物（ＨｆＯ2 及びＨｆＳｉＯＮ等）等の比誘電率が１０以上の金属酸化物からなる高誘電率膜を用いることにより、半導体装置の微細化に伴うゲート絶縁膜の薄膜化に起因して、トンネル効果等によるリーク電流が増大することを防止することができる。
【００２９】
前記の課題を解決するために、本発明に係る半導体装置の製造方法は、基板上における第１素子形成領域の第１の領域に、第１のゲート絶縁膜及びポリシリコン膜よりなる第１のゲート電極形成膜を下から順に形成する工程（ａ）と、基板上における第１素子形成領域の第２の領域に、第２のゲート絶縁膜及びポリシリコン膜よりなる第２のゲート電極形成膜を下から順に形成する工程（ｂ）と、工程（ａ）及び工程（ｂ）よりも後に、第１のゲート電極形成膜上に第１の金属膜を形成する工程（ｃ）と、工程（ａ）及び工程（ｂ）よりも後に、第２のゲート電極形成膜上に第２の金属膜を形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）よりも後に、熱処理により、第１のゲート電極形成膜の全体を金属シリサイド化させてなる第１の金属シリサイド膜からなる第１のゲート電極を形成すると共に、第２のゲート電極形成膜の全体を金属シリサイド化させてなる第２の金属シリサイド膜からなる第２のゲート電極を形成する工程（ｅ）とを備え、第１の金属シリサイド膜と第２の金属シリサイド膜とは、互いに異なるシリサイド組成比を有しており、第１のゲート電極を有する第１のＭＩＳトランジスタと第２のゲート電極を有する第２のＭＩＳトランジスタとは同一の導電型を有することを特徴とする。
【００３０】
本発明に係る半導体装置の製造方法によると、各々が互いに異なるシリサイド組成比を有する金属シリサイド膜からなる第１のゲート電極及び第２のゲート電極を得ることができるため、基板上に、各々が同一導電型を有し且つ互いに異なる閾値電圧を有するＭＩＳトランジスタを備える半導体装置を実現することができるので、各々が所望のスイッチング特性を有する同一導電型ＭＩＳトランジスタを備える半導体装置を提供することができる。
【００３１】
更には、本発明に係る半導体装置の製造方法によると、従来のように、各チャネル領域への不純物イオンの注入による閾値電圧の調整工程を行うことなく、各々が同一導電型を有し且つ互いに異なる閾値電圧を有するトランジスタを提供することができるため、半導体装置の製造工程数の削減を図ることができるので、半導体装置の製造コストの低減を図ることができる。
【００３２】
本発明に係る半導体装置の製造方法において、第２のゲート電極形成膜の膜厚は、第１のゲート電極形成膜の膜厚に比べて薄く形成されており、第１の金属膜と第２の金属膜とは、同一の膜厚を有することが好ましく、例えば、工程（ｂ）は、基板上における第１素子形成領域の第２の領域に、第１のゲート電極形成膜の膜厚と同一の膜厚を有するゲート電極形成膜を形成する工程（ｂ１）と、工程（ｂ１）の後に、ゲート電極形成膜を所望の厚さまでエッチングして第２のゲート電極形成膜を形成する工程（ｂ２）とを備え、工程（ｃ）と工程（ｄ）とは、同一の工程で行い、第１の金属膜と第２の金属膜とは、同一の金属膜からなることが好ましい。
【００３３】
このようにすると、各々が互いに異なる膜厚を有する第１のゲート電極形成膜及び第２のゲート電極形成膜の各々の上に、各々が同一の膜厚を有する第１の金属膜及び第２の金属膜の各々を形成した後、第１のゲート電極形成膜及び第２のゲート電極形成膜のフルシリサイド化工程を行うことにより、各々が互いに異なるシリサイド組成比を有する金属シリサイド膜よりなる第１のゲート電極及び第２のゲート電極を得ることができる。
【００３４】
また、例えば、第１のゲート電極形成膜の膜厚を基準に第２のゲート電極形成膜の膜厚をエッチングすることによって、各々が互いに異なる膜厚を有する第１のゲート電極形成膜及び第２のゲート電極形成膜を容易に得ることができる。更には、第１の金属膜の形成工程と第２の金属膜の形成工程とを同一の工程で行うことができる。
【００３５】
本発明に係る半導体装置の製造方法において、第１のゲート電極形成膜と第２のゲート電極形成膜とは、同一の膜厚を有し、第１の金属膜の膜厚は、第２の金属膜の膜厚に比べて薄く形成されていることが好ましい。
【００３６】
このようにすると、各々が同一の膜厚を有する第１のゲート電極形成膜及び第２のゲート電極形成膜の各々の上に、各々が互いに異なる膜厚を有する第１の金属膜及び第２の金属膜の各々を形成した後、第１のゲート電極形成膜及び第２のゲート電極形成膜のフルシリサイド化工程を行うことにより、各々が互いに異なるシリサイド組成比を有する金属シリサイド膜よりなる第１のゲート電極及び第２のゲート電極を得ることができる。
【００３７】
本発明に係る半導体装置の製造方法において、工程（ｂ）及び工程（ｃ）よりも前に、基板上における第１素子形成領域とは異なる第２素子形成領域に、第３のゲート絶縁膜及びポリシリコン膜よりなる第３のゲート電極形成膜を下から順に形成する工程（ｆ）を備え、工程（ａ）及び工程（ｂ）よりも後で、工程（ｅ）よりも前に、第３のゲート電極形成膜上に第３の金属膜を形成する工程（ｇ）を備え、工程（ｅ）は、第３のゲート電極形成膜の全体を金属シリサイド化させてなる第３の金属シリサイド膜からなる第３のゲート電極を形成する工程を含み、第３の金属シリサイド膜は、第１の金属シリサイド膜又は第２の金属シリサイド膜のシリサイド組成比と同一のシリサイド組成比を有しており、第３のゲート電極を有する第３のＭＩＳトランジスタは、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタの導電型とは異なる導電型を有することが好ましい。
【発明の効果】
【００３８】
本発明に係る半導体装置及びその製造方法によると、同一導電型を有する各トランジスタを構成する各ＦＵＳＩゲート電極のシリサイド組成比を適宜調整することにより、各々が同一導電型を有し且つ互いに異なる閾値電圧を有するトランジスタを備える半導体装置を提供することができる。
【００３９】
更には、本発明に係る半導体装置の製造方法によると、従来のように、各チャネル領域への不純物イオンの注入による閾値電圧の調整工程を行うことなく、各々が同一導電型を有し且つ互いに異なる閾値電圧を有するトランジスタを提供することができるため、半導体装置の製造工程数の削減を図ることができるので、半導体装置の製造コストの低減を図ることができる。
【発明を実施するための最良の形態】
【００４０】
以下に、本発明の一実施形態について図面を参照しながら説明する。
【００４１】
以下に、本発明の一実施形態に係る半導体装置の構造について、ＭＩＳＦＥＴからなる半導体装置を具体例に挙げて、図１を参照しながら説明する。図１は、本発明の一実施形態に係る半導体装置の構造について示す断面図である。
【００４２】
図１に示すように、例えば、シリコンよりなる基板１００の表面には、ｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域とを電気的に分離し、且つ、互いに隣り合う素子の各々を電気的に分離するための素子分離領域１０１が形成されている。本実施形態における素子分離領域１０１は、基板１００に形成されたトレンチ内にシリコン酸化膜が埋め込まれたシャロートレンチ分離（ＳＴＩ）構造を有している。
【００４３】
ｎ型ＭＩＳ形成領域は、第１のｎ型トランジスタ１１５Ａと第２のｎ型トランジスタ１１６Ａとが形成されており、ｐ型ＭＩＳ形成領域は、第１のｐ型トランジスタ１１５Ｂと第２のｐ型トランジスタ１１６Ｂとが形成されている。
【００４４】
第１のｎ型トランジスタ１１５Ａは、基板１００に形成されたｐ型ウェル領域１０２ａと、ｐ型ウェル領域１０２ａにおける素子分離領域１０１によって囲まれた第１の活性領域と、第１の活性領域上に形成された高誘電率材料よりなるゲート絶縁膜１０３Ａと、ゲート絶縁膜１０３Ａ上に形成されたＮｉＳｉよりなる第１のＦＵＳＩゲート電極１１５ａと、第１のＦＵＳＩゲート電極１１５ａの側面上に形成されたサイドウォールスペーサー１０８と、第１の活性領域における第１のＦＵＳＩゲート電極１１５ａの両側方に位置する領域に形成されたｎ型エクステンション領域１０７ａと、第１の活性領域におけるサイドウォールスペーサー１０８の側方に位置する領域に形成されたｎ型ソース・ドレイン領域１０９ａと、ｎ型ソース・ドレイン領域１０９ａ上に形成された金属シリサイド膜１１１とを備えている。
【００４５】
第２のｎ型トランジスタ１１６Ａは、基板１００に形成されたｐ型ウェル領域１０２ａと、ｐ型ウェル領域１０２ａにおける素子分離領域１０１によって囲まれた第２の活性領域と、第２の活性領域上に形成された高誘電率材料よりなるゲート絶縁膜１０３Ａと、ゲート絶縁膜１０３Ａ上に形成されたＮｉ3 Ｓｉよりなる第２のＦＵＳＩゲート電極１１６ａと、第２のＦＵＳＩゲート電極１１６ａの側面上に形成されたサイドウォールスペーサー１０８と、第２の活性領域における第２のＦＵＳＩゲート電極１１６ａの両側方に位置する領域に形成されたｎ型エクステンション領域１０７ａと、第２の活性領域におけるサイドウォールスペーサー１０８の側方に位置する領域に形成されたｎ型ソース・ドレイン領域１０９ａと、ｎ型ソース・ドレイン領域１０９ａ上に形成された金属シリサイド膜１１１とを備えている。
【００４６】
第１のｐ型トランジスタ１１５Ｂは、基板１００に形成されたｎ型ウェル領域１０２ｂと、ｎ型ウェル領域１０２ｂにおける素子分離領域１０１によって囲まれた第３の活性領域と、第３の活性領域上に形成された高誘電率材料よりなるゲート絶縁膜１０３Ａと、ゲート絶縁膜１０３Ａ上に形成されたＮｉＳｉよりなる第１のＦＵＳＩゲート電極１１５ｂと、第１のＦＵＳＩゲート電極１１５ｂの側面上に形成されたサイドウォールスペーサー１０８と、第３の活性領域における第１のＦＵＳＩゲート電極１１５ｂの両側方に位置する領域に形成されたｐ型エクステンション領域１０７ｂと、第３の活性領域におけるサイドウォールスペーサー１０８の側方に位置する領域に形成されたｐ型ソース・ドレイン領域１０９ｂと、ｐ型ソース・ドレイン領域１０９ｂ上に形成された金属シリサイド膜１１１とを備えている。
【００４７】
第２のｐ型トランジスタ１１６Ｂは、基板１００に形成されたｎ型ウェル領域１０２ｂと、ｎ型ウェル領域１０２ｂにおける素子分離領域１０１によって囲まれた第４の活性領域と、第４の活性領域上に形成された高誘電率材料よりなるゲート絶縁膜１０３Ａと、ゲート絶縁膜１０３Ａ上に形成されたＮｉ3 Ｓｉよりなる第２のＦＵＳＩゲート電極１１６ｂと、第２のＦＵＳＩゲート電極１１６ｂの側面上に形成されたサイドウォールスペーサー１０８と、第４の活性領域における第２のＦＵＳＩゲート電極１１６ｂの両側方に位置する領域に形成されたｐ型エクステンション領域１０７ｂと、第４の活性領域におけるサイドウォールスペーサー１０８の側方に位置する領域に形成されたｐ型ソース・ドレイン領域１０９ｂと、ｐ型ソース・ドレイン領域１０９ｂ上に形成された金属シリサイド膜１１１とを備えている。
【００４８】
尚、本実施形態における各エクステンション領域１０７ａ及び１０７ｂは、各ソース・ドレイン領域１０９ａ及び１０９ｂよりも不純物濃度の低いＬＤＤ（Ｌightly  Ｄoped  Ｄrain）領域も含む意味合いを有するものとする。
【００４９】
このように、本実施形態に係る半導体装置では、ｎ型ＭＩＳ形成領域には、ＮｉＳｉよりなる第１のＦＵＳＩゲート電極１１５ａを有する第１のｎ型トランジスタ１１５Ａ、及びＮｉ3 Ｓｉよりなる第２のＦＵＳＩゲート電極１１６ａを有する第２のｎ型トランジスタ１１６Ａが形成されていると共に、ｐ型ＭＩＳ形成領域には、ＮｉＳｉよりなる第１のＦＵＳＩゲート電極１１５ｂを有する第１のｐ型トランジスタ１１５Ｂ、及びＮｉ3 Ｓｉよりなる第２のＦＵＳＩゲート電極１１６ｂを有する第２のｐ型トランジスタ１１６Ｂが形成されている。
【００５０】
以上のように、本実施形態に係る半導体装置によると、ｎ型ＭＩＳ形成領域には、各々が互いに異なるシリサイド組成比を有する第１のＦＵＳＩゲート電極１１５ａ及び第２のＦＵＳＩゲート電極１１６ａが形成されている。そのため、第１のＦＵＳＩゲート電極１１５ａの仕事関数と第２のＦＵＳＩゲート電極１１６ａの仕事関数とが互いに異なるように調整することができるので、第１のｎ型トランジスタ１１５Ａと第２のｎ型トランジスタ１１６Ａとが互いに異なる閾値電圧を有するように制御することができる。このため、ｎ型ＭＩＳ形成領域に、低い閾値電圧を有する第１のｎ型トランジスタ１１５Ａ、及び高い閾値電圧を有する第２のｎ型トランジスタ１１６Ａを得ることができる。
【００５１】
同様に、本実施形態に係る半導体装置によると、ｐ型ＭＩＳ形成領域には、各々が互いに異なるシリサイド組成比を有する第１のＦＵＳＩゲート電極１１５ｂ及び第２のＦＵＳＩゲート電極１１６ｂが形成されている。そのため、第１のＦＵＳＩゲート電極１１５ｂの仕事関数と第２のＦＵＳＩゲート電極１１６ｂの仕事関数とが互いに異なるように調整することができるので、第１のｐ型トランジスタ１１５Ｂと第２のｐ型トランジスタ１１６Ｂとが互いに異なる閾値電圧を有するように制御することができる。このため、ｐ型ＭＩＳ形成領域に、高い閾値電圧を有する第１のｐ型トランジスタ１１５Ｂ、及び低い閾値電圧を有する第２のｐ型トランジスタ１１６Ｂを得ることができる。
【００５２】
したがって、ｎ型ＭＩＳ形成領域に、各々が互いに異なる閾値電圧を有するｎ型トランジスタ１１５Ａ及び１１６Ａを備えると共に、ｐ型ＭＩＳ形成領域に、各々が互いに異なる閾値電圧を有するｐ型トランジスタ１１５Ｂ及び１１６Ｂを備える半導体装置を実現することができるので、各々が所望のスイッチング特性を有する同一導電型トランジスタを備える半導体装置を提供することができる。
【００５３】
また、本実施形態に係る半導体装置によると、ゲート絶縁膜１０３Ａを構成する材料として高誘電率材料、例えばＨｆ系酸化物（ＨｆＯ2 及びＨｆＳｉＯＮ等）、Ｚｒ系酸化物、又はＡｌ系酸化物等の比誘電率が１０以上の金属酸化物からなる高誘電率膜を用いることにより、半導体装置の微細化に伴うゲート絶縁膜１０３Ａの薄膜化に起因して、トンネル効果等によるリーク電流が増大することを防止することができる。尚、ゲート絶縁膜として、高誘電率膜の単層膜若しくは互いに異なる高誘電率膜からなる積層膜、又はシリコン酸化膜と高誘電率膜とからなる積層膜を用いてもよい。
【００５４】
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図２(a) 〜(d) 、図３(a) 〜(c) 及び図４(a) 〜(c) を参照しながら説明する。図２(a) 〜(d) 、図３(a) 〜(c) 及び図４(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【００５５】
まず、図２(a) に示すように、埋め込み素子分離（ＳＴＩ）法により、ｐ型シリコン又はｎ型シリコンよりなる基板１００の上部に、深さが約３００ｎｍのトレンチ内にシリコン酸化膜が埋め込まれている素子分離領域１０１を選択的に形成する。続いて、イオン注入法により、基板１００におけるｎ型ＭＩＳ形成領域にｐ型不純物（例えば、Ｂイオン）を選択的に注入することにより、ｐ型ウェル領域１０２ａを形成すると共に、基板１００におけるｐ型ＭＩＳ形成領域にｎ型不純物（例えば、Ｐイオン）を選択的に注入することにより、ｎ型ウェル領域１０２ｂを形成する。
【００５６】
続いて、基板１００上の全面に、ＨｆＯ2 又はＨｆＳｉＯＮ等の高誘電率材料よりなる厚さ４ｎｍのゲート絶縁膜形成膜１０３を形成した後、ゲート絶縁膜形成膜１０３上に厚さ１００ｎｍのポリシリコン膜１０４を形成する。その後、ポリシリコン膜１０４上に酸化膜又は窒化膜よりなる厚さ５０ｎｍの保護膜１０５を形成する。尚、ゲート絶縁膜形成膜１０３の膜厚は１〜５ｎｍ、ポリシリコン膜１０４の膜厚は５０〜１００ｎｍ、保護膜１０５の膜厚は４０〜６０ｎｍの範囲内が望ましい。
【００５７】
次に、図２(b) に示すように、リソグラフィにより、保護膜１０５上に、ゲートパターン形状を有するフォトレジスト膜（図示せず）を形成した後、該フォトレジスト膜をマスクとして、異方性エッチングにより、保護膜１０５、ポリシリコン膜１０４及びゲート絶縁膜形成膜１０３における該フォトレジスト膜の開口部に露出する部分を選択的に順次除去する。これにより、基板１００上に、高誘電率材料よりなるゲート絶縁膜１０３Ａ、ゲートパターンを有するゲート電極形成膜１０６、及びゲート電極形成膜１０６の上面を被覆する保護膜１０５Ａを下から順に形成する。
【００５８】
次に、図２(c) に示すように、ｎ型ＭＩＳ形成領域のｐ型ウェル領域１０２ａに、ゲート電極形成膜１０６をマスクにしてｎ型不純物（例えば、Ａｓイオン）を選択的に注入することにより、ｐ型ウェル領域１０２ａにおけるゲート電極形成膜１０６の両側方に位置する領域に、ｎ型エクステンション領域１０７ａを形成する。一方、ｐ型ＭＩＳ形成領域のｎ型ウェル領域１０２ｂに、ゲート電極形成膜１０６をマスクにしてｐ型不純物（例えば、ＢＦ2 イオン）を選択的に注入することにより、ｎ型ウェル領域１０２ｂにおけるゲート電極形成膜１０６の両側方に位置する領域に、ｐ型エクステンション領域１０７ｂを形成する。
【００５９】
次に、図２(d) に示すように、ＣＶＤ法により、基板１００上の全面に、ゲート絶縁膜１０３Ａ、ゲート電極形成膜１０６及び保護膜１０５Ａを覆うように、例えば、シリコン窒化膜を形成した後、異方性エッチングを用いてシリコン窒化膜のエッチングを行うことにより、各ゲート電極形成膜１０６の側面上にシリコン窒化膜からなるサイドウォールスペーサー１０８を形成する。
【００６０】
その後、ｎ型ＭＩＳ形成領域のｐ型ウェル領域１０２ａに、ゲート電極形成膜１０６及びサイドウォールスペーサー１０８をマスクにして、ｎ型不純物（例えば、Ａｓイオン）を選択的に注入することにより、ｐ型ウェル領域１０２ａにおけるサイドウォールスペーサー１０８の側方に位置する領域に、ｎ型エクステンション領域１０７ａの接合部よりも深い接合部を有するｎ型ソース・ドレイン領域１０９ａを自己整合的に形成する。一方、ｐ型ＭＩＳ形成領域のｎ型ウェル領域１０２ｂに、ゲート電極形成膜１０６及びサイドウォールスペーサー１０８をマスクにして、ｐ型不純物（例えば、Ｂイオン）を選択的に注入することにより、ｎ型ウェル領域１０２ｂにおけるサイドウォールスペーサー１０８の側方に位置する領域に、ｐ型エクステンション領域１０７ｂの接合部よりも深い接合部を有するｐ型ソース・ドレイン領域１０９ｂを自己整合的に形成する。その後、約１０００℃の活性化ＲＴＡ処理により、ｎ型ソース・ドレイン領域１０９ａ及びｐ型ソース・ドレイン領域１０９ｂに含まれる不純物（例えば、Ａｓイオン及びＢイオン）の活性化を行う。
【００６１】
次に、図３(a) に示すように、スパッタ法により、基板１００上の全面に、Ｎｉ膜からなる第１の金属膜（図示せず）を堆積する。このとき、Ｎｉ膜上にＴｉＮ膜からなる保護金属膜を形成してもよい。その後、ＲＴＡ処理を行うことにより、ｎ型ソース・ドレイン領域１０９ａ及びｐ型ソース・ドレイン領域１０９ｂにおける露出しているシリコン（Ｓｉ）とニッケル（Ｎｉ）とを反応させて、ニッケルシリサイドからなる金属シリサイド膜１１１を形成する。その後、エッチングにより、基板１００上に残存する未反応の第１の金属膜を選択的に除去する。このとき、ゲート電極形成膜１０６の上面が保護膜１０５Ａによって被覆されているので、ＲＴＡ処理の際に、ポリシリコン膜よりなるゲート電極形成膜１０６が金属シリサイド化されることを防止することができる。
【００６２】
次に、図３(b) に示すように、基板１００上の全面に、例えば、シリコン酸化膜よりなる第１の層間絶縁膜１１２を堆積した後、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）法により、保護膜１０５Ａの上面が露出するまで、第１の層間絶縁膜１１２を研磨して平坦化する。
【００６３】
次に、図３(c) に示すように、ウェットエッチングにより、保護膜１０５Ａのみを選択的に除去することにより、ゲート電極形成膜１０６の上面を露出させる。
【００６４】
次に、図４(a) に示すように、後工程のフルシリサイド化工程の際にＮｉＳｉよりなる第１のＦＵＳＩゲート電極（後述する図４(c)：１１５ａ及び１１５ｂ参照）となるゲート電極形成膜１０６上に、フォトレジスト膜１１３を選択的に形成する。
【００６５】
続いて、フォトレジスト膜１１３をマスクにして、エッチバック法により、後工程のフルシリサイド化工程の際にＮｉ3 Ｓｉよりなる第２のＦＵＳＩゲート電極（後述する図４(c)：１１６ａ及び１１６ｂ参照）となるゲート電極形成膜１０６を所望の厚さ分だけ選択的に除去することにより、所望の膜厚を有するゲート電極形成膜１０６Ａを形成する。その後、アッシング処理及びウェット洗浄処理により、フォトレジスト膜１１３を除去する。ここで、ゲート電極形成膜１０６Ａの膜厚は、ゲート電極形成膜１０６の膜厚に対するゲート電極形成膜１０６Ａの膜厚の割合が、例えば約３５％となるように調整される。例えば、ゲート電極形成膜１０６の膜厚が１００ｎｍの場合、６５ｎｍエッチングして、ゲート電極形成膜１０６Ａの膜厚を３５ｎｍとする。
【００６６】
次に、図４(b) に示すように、スパッタ法により、基板１００の全面に、Ｎｉ膜からなる第２の金属膜１１４を堆積する。このとき、第２の金属膜１１４上にＴｉＮ膜からなる金属保護膜を形成してもよい。ここで、第２の金属膜１１４の膜厚は、ゲート電極形成膜１０６の膜厚の６０％程度の膜厚を有するように調整される。例えば、ゲート電極形成膜１０６の膜厚が１００ｎｍの場合、第２の金属膜１１４の膜厚を６０ｎｍとする。
【００６７】
次に、図４(c) に示すように、ＲＴＡ処理により、ポリシリコン膜よりなるゲート電極形成膜１０６の全てを金属シリサイド化させて、ＮｉＳｉよりなる第１のＦＵＳＩゲート電極１１５ａ及び１１５ｂを形成すると共に、ポリシリコン膜よりなるゲート電極形成膜１０６Ａの全てを金属シリサイド化させて、Ｎｉ3 Ｓｉよりなる第２のＦＵＳＩゲート電極１１６ａ及び１１６ｂを形成する。その後、エッチングにより、基板１００上に残存する未反応の第２の金属膜１１４を選択的に除去する。このようにして、ｎ型ＭＩＳ形成領域に、第１のＦＵＳＩゲート電極１１５ａを有する第１のｎ型トランジスタ１１５Ａ、及び第２のＦＵＳＩゲート電極１１６ａを有する第２のｎ型トランジスタ１１６Ａを形成すると共に、ｐ型ＭＩＳ形成領域に、第１のＦＵＳＩゲート電極１１５ｂを有する第１のｐ型トランジスタ１１５Ｂ、及び第２のＦＵＳＩゲート電極１１６ｂを有する第２のｐ型トランジスタ１１６Ｂを形成することができる。
【００６８】
ここで、ＦＵＳＩゲート電極を構成する金属シリサイド膜における組成比（ＳｉとＮｉとの比）は、ゲート電極形成膜１０６及び１０６Ａの膜厚と第２の金属膜１１４の膜厚との比に応じて決定される。ＮｉＳｉの形成には、ゲート電極形成膜１０６の膜厚に対し、第２の金属膜１１４の膜厚は６０％程度の膜厚が必要であり、Ｎｉ3 Ｓｉの形成には、ゲート電極形成膜１０６Ａの膜厚に対し、第２の金属膜１１４の膜厚は１７０％以上の膜厚が必要である。
【００６９】
このため、本実施形態に係る半導体装置の製造方法では、図４(a) に示すように、ゲート電極形成膜１０６の膜厚に対するゲート電極形成膜１０６Ａの膜厚の割合が、例えば、約３５％となるように調整し、更には、図４(b) に示すように、第２の金属膜１１４の膜厚が、ゲート電極形成膜１０６の膜厚の６０％になるように調整する。
【００７０】
これにより、ＮｉＳｉよりなる第１のＦＵＳＩゲート電極１１５ａ及び１１５ｂが形成されると共に、Ｎｉ3 Ｓｉよりなる第２のＦＵＳＩゲート電極１１６ａ及び１１６ｂが形成される。
【００７１】
このように、本実施形態に係る半導体装置の製造方法では、ゲート電極形成膜の膜厚と第２の金属膜１１４の膜厚との比を予め調整することによって、所望の組成比（すなわち、ＳｉとＮｉとの比）を有する金属シリサイド膜よりなるＦＵＳＩゲート電極を得ることができる。
【００７２】
次に、通常のＭＩＳＦＥＴを有する半導体装置の製造方法と同様に、ＣＶＤ法により、基板１００上に、シリコン酸化膜よりなる第２の層間絶縁膜（図示せず）を形成した後、ＣＭＰ法により、表面の平坦化を行う。続いて、第１の層間絶縁膜１１２及び第２の層間絶縁膜に、ｎ型ソース・ドレイン領域１０９ａ及びｐ型ソース・ドレイン領域１０９ｂの金属シリサイド層１１１に到達するコンタクトホール（図示せず）を形成すると共に、第２の層間絶縁膜にＦＵＳＩゲート電極１１５ａ、１１５ｂ、１１６ａ及び１１６ｂの上面に到達するコンタクトホール（図示せず）を形成する。続いて、各コンタクトホールの底部及び側壁に、ＴｉＮ膜及びＴｉ膜よりなるバリアメタル膜（図示せず）を形成した後、各コンタクトホール内にＷ膜を埋め込む。これにより、コンタクトホール内に、バリアメタル膜を介してＷ膜が埋め込まれてなるコンタクトプラグ（図示せず）を形成する。その後、第２の層間絶縁膜上にコンタクトプラグと接続する金属配線（図示せず）を形成する。
【００７３】
以上のように、本実施形態に係る半導体装置の製造方法によると、各々が互いに異なる膜厚を有するゲート電極形成膜１０６及び１０６Ａ上に、第２の金属膜１１４を形成した後、ゲート電極形成膜のフルシリサイド化工程を行うことにより、１度のフルシリサイド工程によって、ｎ型ＭＩＳ形成領域に、各々が互いに異なるシリサイド組成比を有する第１のＦＵＳＩゲート電極１１５ａ及び第２のＦＵＳＩゲート電極１１６ａを得ると共に、ｐ型ＭＩＳ形成領域に、各々が互いに異なるシリサイド組成比を有する第１のＦＵＳＩゲート電極１１５ｂ及び第２のＦＵＳＩゲート電極１１６ｂを得ることができる。
【００７４】
具体的には、ゲート電極形成膜１０６の膜厚と第２の金属膜１１４の膜厚との比に応じたシリサイド組成比（すなわち、ＳｉとＮｉとの比）を有する第１のＦＵＳＩゲート電極１１５ａ及び１１５ｂを得ると共に、ゲート電極形成膜１０６Ａの膜厚と第２の金属膜１１４の膜厚との比に応じたシリサイド組成比（すなわち、ＳｉとＮｉとの比）を有する第２のＦＵＳＩゲート電極１１６ａ及び１１６ｂを得ることができる。
【００７５】
ここで、前述したように、トランジスタを構成するＦＵＳＩゲート電極のシリサイド組成比を調整することによって、ＦＵＳＩゲート電極の仕事関数を調整することができるので、トランジスタの閾値電圧を制御することができる。
【００７６】
そのため、ｎ型ＭＩＳ形成領域に、各々が互いに異なるシリサイド組成比を有する第１のＦＵＳＩゲート電極１１５ａ及び第２のＦＵＳＩゲート電極１１６ａを得ることによって、第１のＦＵＳＩゲート電極１１５ａの仕事関数と第２のＦＵＳＩゲート電極１１６ａの仕事関数とが互いに異なるように調整することができるので、第１のｎ型トランジスタ１１５Ａと第２のｎ型トランジスタ１１６Ａとが互いに異なる閾値電圧を有するように制御することができる。このため、ｎ型ＭＩＳ形成領域に、低い閾値電圧を有する第１のｎ型トランジスタ１１５Ａ、及び高い閾値電圧を有する第２のｎ型トランジスタ１１６Ａを得ることができる。
【００７７】
同様に、ｐ型ＭＩＳ形成領域に、各々が互いに異なるシリサイド組成比を有する第１のＦＵＳＩゲート電極１１５ｂ及び第２のＦＵＳＩゲート電極１１６ｂを得ることによって、第１のＦＵＳＩゲート電極１１５ｂの仕事関数と第２のＦＵＳＩゲート電極１１６ｂの仕事関数とが互いに異なるように調整することができるので、第１のｐ型トランジスタ１１５Ｂと第２のｐ型トランジスタ１１６Ｂとが互いに異なる閾値電圧を有するように制御することができる。このため、ｐ型ＭＩＳ形成領域に、高い閾値電圧を有する第１のｐ型トランジスタ１１５Ｂ、及び低い閾値電圧を有する第２のｐ型トランジスタ１１６Ｂを得ることができる。
【００７８】
したがって、ｎ型ＭＩＳ形成領域に、各々が互いに異なる閾値電圧を有するｎ型トランジスタ１１５Ａ及び１１６Ａを備えると共に、ｐ型ＭＩＳ形成領域に、各々が互いに異なる閾値電圧を有するｐ型トランジスタ１１５Ｂ及び１１６Ｂを備える半導体装置を提供することができるので、各々が所望のスイッチング特性を有する同一導電型トランジスタを備える半導体装置を提供することができる。
【００７９】
また、本実施形態に係る半導体装置の製造方法によると、ゲート電極のシリサイド組成比（すなわち、ＳｉとＮｉとの比）は、ゲート電極形成膜の膜厚と第２の金属膜１１４の膜厚とによって決定されるので、第２の金属膜１１４の形成工程の際に、各々が互いに異なる膜厚を有するゲート電極形成膜１０６及び１０６Ａ上に形成する第２の金属膜１１４の膜厚を予め調整することにより、ゲート電極形成膜のフルシリサイド化工程の際に、各々が所望のシリサイド組成比を有する第１のＦＵＳＩゲート電極１１５ａ及び１１５ｂ及び第２のＦＵＳＩゲート電極１１６ａ及び１１６ｂを得ることができる。
【００８０】
更には、本実施形態に係る半導体装置の製造方法によると、従来のように、各チャネル領域への不純物イオンの注入による閾値電圧の調整工程を行うことなく、各々が同一導電型を有し且つ互いに異なる閾値電圧を有するトランジスタを提供することができるため、半導体装置の製造工程数の削減を図ることができるので、半導体装置の製造コストの低減を図ることができる。
【００８１】
尚、本実施形態では、第１のＦＵＳＩゲート電極１１５ａ及び１１５ｂを構成する金属シリサイド膜としてＮｉＳｉを用いたが、本発明はこれに限定されることはなく、例えば、ＰｔＳｉ、ＨｆＳｉ及びＹｂＳｉ等を用いても良い。また、第２のＦＵＳＩゲート電極１１６ａ及び１１６ｂを構成する金属シリサイド膜としてＮｉ3 Ｓｉを用いたが、本発明はこれに限定されることはなく、例えば、Ｐｔ3 Ｓｉ、Ｈｆ3 Ｓｉ及びＹｂ3 Ｓｉ等を用いても良い。
【００８２】
また、本実施形態では、素子分離領域１０１を介して互いに隣り合うｎ型ＭＩＳ形成領域及びｐ型ＭＩＳ形成領域を有する半導体装置について説明したが、本発明はこれに限定されることはなく、例えば、ｎ型ＭＩＳ形成領域のみを有する半導体装置、又はｐ型ＭＩＳ形成領域のみを有する半導体装置においても、本発明と同様の効果を得ることができる。
【００８３】
また、本実施形態では、エクステンション領域１０７ａ及び１０７ｂとソース・ドレイン領域１０９ａ及び１０９ｂとを有する半導体装置について説明したが、本発明はこれに限定されることはなく、例えば、ソース・ドレイン領域のみを有する半導体装置においても、本発明と同様の効果を得ることができる。
【００８４】
また、本実施形態では、第２のＦＵＳＩゲート電極１１６ａ及び１１６ｂを形成するためのゲート電極形成膜１０６Ａの膜厚を、第１のＦＵＳＩゲート電極１１５ａ及び１１５ｂを形成するためのゲート電極形成膜１０６の膜厚に比べて薄く形成し、且つ、ゲート電極形成膜１０６及び１０６Ａの各々の上に同一の膜厚を有する第２の金属膜１１４を形成した後、ゲート電極形成膜１０６及び１０６Ａをシリサイド化することによって、シリサイド組成比の異なる第１のＦＵＳＩゲート電極１１５ａ及び１１５ｂと第２のＦＵＳＩゲート電極１１６ａ及び１１６ｂとを形成する方法について説明したが、この方法に限定されるものではなく、他の方法を用いて形成してもよい。例えば、第１のＦＵＳＩゲート電極１１５ａ及び１１５ｂを形成するための第１のゲート電極形成膜の膜厚と第２のＦＵＳＩゲート電極１１６ａ及び１１６ｂを形成するための第２のゲート電極形成膜の膜厚とを同一の膜厚に形成し、且つ、第１のゲート電極形成膜上に第１のゲート電極形成膜の膜厚と同程度の膜厚を有する第２の金属膜を形成する一方、第２のゲート電極形成膜上に第２のゲート電極形成膜の膜厚の３倍程度の膜厚を有する第２の金属膜を形成した後、第１及び第２のゲート電極形成膜をシリサイド化することによって、シリサイド組成比の異なる第１のＦＵＳＩゲート電極と第２のＦＵＳＩゲート電極とを形成する方法を用いてもよい。
【産業上の利用可能性】
【００８５】
本発明は、同一導電型を有し且つ互いに異なる閾値電圧を有するＦＵＳＩゲート電極を備えた半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施形態に係る半導体装置の構造について示す断面図である。
【図２】(a) 〜(d) は、本発明の一実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図３】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図４】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【符号の説明】
【００８７】
１００    基板
１０１    素子分離領域
１０２ａ  ｐ型ウェル領域
１０２ｂ  ｎ型ウェル領域
１０３    ゲート絶縁膜形成膜
１０３Ａ  ゲート絶縁膜
１０４    ポリシリコン膜
１０５    保護膜形成膜
１０５Ａ  保護膜
１０６    ゲート電極形成膜
１０６Ａ  ゲート電極形成膜
１０７ａ  ｎ型エクステンション領域
１０７ｂ  ｐ型エクステンション領域
１０８    サイドウォールスペーサー
１０９ａ  ｎ型ソース・ドレイン領域
１０９ｂ  ｐ型ソース・ドレイン領域
１１１    金属シリサイド膜
１１２    第１の層間絶縁膜
１１３    フォトレジスト膜
１１４    第２の金属膜
１１５ａ  第１のＦＵＳＩゲート電極
１１５ｂ  第１のＦＵＳＩゲート電極
１１６ａ  第２のＦＵＳＩゲート電極
１１６ｂ  第２のＦＵＳＩゲート電極
１１５Ａ  第１のｎ型トランジスタ
１１６Ａ  第２のｎ型トランジスタ
１１５Ｂ  第１のｐ型トランジスタ
１１６Ｂ  第２のｐ型トランジスタ
【図１】
2007180354.tif 000003
【図２】
2007180354.tif 000004
【図３】
2007180354.tif 000005
【図４】
2007180354.tif 000006