(57)【要約】【課題】半導体メモリチップを加熱リフロー処理した際に、回路基板の反りを抑制可能な半導体メモリカードを提供する。【解決手段】本発明に係る半導体メモリカード１００は、第１の導体パターン２１が上面に形成されるとともに、下面に第２の導体パターン２２が形成された回路基板２３と、この回路基板２３上で半田実装された半導体メモリチップ２４と、を備え、第１の導体パターン２１の少なくとも一部と第２の導体パターン２２の少なくとも一部とが回路基板２３の平面に対して対称形状である。【選択図】図３
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【特許請求の範囲】
【請求項１】
外部装置に接続して信号を入出力する半導体メモリカードであって、
第１の導体パターンが上面に形成されるとともに、下面に第２の導体パターンが形成された回路基板と、
前記回路基板上で半田実装された半導体メモリチップと、を備え、
前記第１の導体パターンの少なくとも一部と前記第２の導体パターンの少なくとも一部とが前記回路基板の基板平面に対して対称形状であることを特徴とする半導体メモリカード。
【請求項２】
前記第２の導体パターンは、信号を伝送しないダミーパターンであることを特徴とする請求項１に記載の半導体メモリカード。
【請求項３】
前記ダミーパターンは、前記回路基板上でソルダレジスト膜により外部から絶縁されていることを特徴とする請求項２に記載の半導体メモリカード。
【請求項４】
前記第１の導体パターンは、所望の信号を伝送するための信号配線パターンであり、
前記第２の導体パターンは、グランド電位が接続されるグランド配線パターンまたは電源電位が接続される電源配線パターンであることを特徴とする請求項１に記載の半導体メモリカード。
【請求項５】
半導体メモリチップを半田実装するための回路基板であって、
第１の導体パターンが上面に形成されるとともに、下面に第２の導体パターンが形成され、前記第１の導体パターンの少なくとも一部と前記第２の導体パターンの少なくとも一部とがその基板平面に対して対称形状であることを特徴とする回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部機器と接続して使用する半導体メモリカードおよび回路基板に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、携帯電話、携帯音楽プレーヤなどのデジタル機器用データ記憶媒体として、半導体メモリチップを内蔵した半導体メモリカードが広く使用されている。この半導体メモリカードは、外部装置であるデジタル機器のソケットに挿入することによって、当該デジタル機器の内部回路とのアクセスが行われ、データの書き込みや読み出しが実行されるものである。
【０００３】
ここで、半導体メモリカードの回路基板は、例えば、電子部品（半導体メモリチップ）を半田実装するために加熱リフロー処理され、このとき回路基板両面の銅箔等の導体パターンが違うと熱膨張率に差が生じ、回路基板に顕著な反りを生じ得る。特に基材や銅箔が薄くなると、材料自体の強度が弱くなるので反りやすくなる。そして、回路基板の導体パターン幅が太い領域は、導体面積の割合が大きくなり熱膨張量が大きくなる。このように回路基板の表裏で熱膨張量が異なると、高温時の熱膨張量のアンバランスにより回路基板の反りが生じ得る。
【０００４】
従来の半導体メモリカードには、例えば、回路基板の複数の導電層に穴を設けたり、銅の導体パターンが無いところに銅の導体パターンの導電機能とは関係の無いパターンを設けたりして残銅率を調整し、銅配線の熱膨張の度合いを回路基板の表裏方向において曲げモーメントの発生を抑えるようにすることで、当該回路基板の反りを防止するものがある（例えば、特許文献１参照。）。
【０００５】
しかし、上記従来技術では、既述のように、回路基板の裏表で導体パターンの残銅率が同じでも、回路基板面内の裏表で局所的に導体パターンの形状が異なる場合、回路基板面内で熱膨張により局所的に応力が発生し得る。すなわち、半導体メモリチップを半田実装するために加熱リフロー処理すると、回路基板の導体パターンの形状が裏表で異なると熱膨張量のアンバランスが大きくなって回路基板が反り、半導体メモリチップの実装不良が生じるという問題があった。特に、導体パターンの線幅が太い場合、熱膨張による応力が大きくなるため回路基板の反りが顕著になる。
【特許文献１】特開２０００−１２４６１２号公報（第４−９頁、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記課題を解決するものであり、例えば、半導体メモリチップを半田実装するために加熱リフロー処理した際に、回路基板の反りを抑制可能な半導体メモリカードを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体メモリカードは、
外部装置に接続して信号を入出力する半導体メモリカードであって、
第１の導体パターンが上面に形成されるとともに、下面に第２の導体パターンが形成された回路基板と、
前記回路基板上で半田実装された半導体メモリチップと、を備え、
前記第１の導体パターンの少なくとも一部と前記第２の導体パターンの少なくとも一部とが前記回路基板の基板平面に対して対称形状であることを特徴とする。
【０００８】
また、本発明に係る回路基板は、
半導体メモリチップを半田実装するための回路基板であって、
第１の導体パターンが上面に形成されるとともに、下面に第２の導体パターンが形成され、前記第１の導体パターンの少なくとも一部と前記第２の導体パターンの少なくとも一部とがその基板平面に対して対称形状であることを特徴とする。
【発明の効果】
【０００９】
本発明の一態様に係る半導体メモリカードによれば、回路基板の両面の導体パターンの形状を少なくとも一部で対称形状になるように調整して熱膨張量のバランスを取ることにより、半導体メモリチップが半田実装された回路基板の反りを抑制することができる。
【発明を実施するための最良の形態】
【００１０】
本発明に係る半導体メモリカードは、回路基板の両面の銅箔等の導体パターンのうち、配線幅が通常の信号を伝送する導体パターンよりも太い（例えば、２倍程度）電源配線パターンやグラウンド配線パターン等の導体パターンの少なくとも一部が、基板平面に対して反対側に形成された導体パターンと対称形状になっているものである。これにより、反りへの影響が大きくなる、導体面積の大きい領域について、両面の銅箔パターンの熱膨張率バランスを取ることにより、回路基板の反りを抑制するものである。
【００１１】
以下、本発明を半導体メモリカードとしてＳＤメモリカードＴＭに適用した実施例について図面を参照しながら説明する。なお、本発明は、半導体メモリカードとして他のメモリカードにも同様に適用が可能である。
【実施例１】
【００１２】
図１は、本発明の実施例１に係る半導体メモリカード（ＳＤメモリカードＴＭ）の要部構成を示す概略図である。また、図２は、図１の半導体メモリカードにおける信号ピンに対する信号割り当てを示す図である。
【００１３】
図１に示すように、半導体メモリカード１００は、外部装置であるホスト機器１０とバスインターフェイス１１を介して情報の授受を行う。半導体メモリカード１００は、回路基板に半田実装される半導体記憶装置であるＮＡＮＤ型フラッシュメモリチップ１２、このＮＡＮＤ型フラッシュメモリチップ１２を制御するカードコントローラ１３、および複数の信号ピン（ピン１ないしピン９）１４を備えている。
【００１４】
これら複数の信号ピン１４は、カードコントローラ１３と電気的に接続されている。複数の信号ピン１４におけるピン１からピン９に対する信号の割り当ては、図２に示すようになっている。データ０ないしデータ３は、ピン７、ピン８、ピン９、およびピン１にそれぞれ割り当てられている。ピン１は、またカード検出信号に対しても割り当てられている。さらに、ピン２はコマンドに割り当てられ、ピン３およびピン６は、接地電位Ｖｓｓに、ピン４は電源電圧Ｖｄｄに、ピン５はクロック信号に割り当てられている。
【００１５】
また、半導体メモリカード１００は、ホスト機器１０に設けられたスロットに対し挿抜可能なように形成されている。ホスト機器１０に設けられたホストコントローラ（図示せず）は、ピン１ないしピン９を介して半導体メモリカード１００内のカードコントローラ１３と各種信号およびデータを通信する。
【００１６】
例えば、半導体メモリカード１００にデータが書き込まれる際には、ホストコントローラは書き込みコマンドを、ピン２を介してカードコントローラ１３にシリアルな信号として送信する。このとき、カードコントローラ１３は、ピン５に供給されているクロック信号に応答して、ピン２に与えられる書き込みコマンドを取り込む。ここで、記述のように書き込みコマンドは、ピン２のみを利用してカードコントローラ１３にシリアルに入力される。コマンドの入力に割り当てられているピン２は、図２に示すように、データ３用のピン１と接地電位Ｖｓｓ用のピン３との間に配置されている。複数の信号ピン１４とそれに対応するバスインターフェイス１１は、ホスト機器１０内のホストコントローラと半導体メモリカード１００とが通信するのに使用される。
【００１７】
これに対し、ＮＡＮＤ型フラッシュメモリチップ１２とカードコントローラ１３との間の通信はＮＡＮＤ型フラッシュメモリ用のインターフェイスが採用される。
【００１８】
次に、以上のような構成・機能を有する半導体メモリカード１００の反りを防止するための回路基板配線の詳細な構成について以下説明する。
【００１９】
図３は、本発明の実施例１に係る半導体メモリカードの要部の概略構成を示す断面図である。
【００２０】
図３に示すように、外部装置（図示せず）に接続して信号を入出力する半導体メモリカード１００は、第１の導体パターン２１が上面に形成されるとともに、下面に第２の導体パターン２２が形成された回路基板２３と、この回路基板２３上で加熱リフロー処理され半田実装された半導体メモリチップ２４と、を備えている。
【００２１】
第１の導体パターン２１は、スルーホール２５に形成されたスルーホール配線２６を介して第２の導体パターン２２に接続されている。これら第１および第２の導体パターンは、銅箔等の配線パターン、端子、パッド等に相当する。
【００２２】
第１および第２の導体パターン２１、２２の表面は、絶縁保護のためにソルダレジスト膜２９で覆われている。一方、第１および第２の導体パターン２１、２２の端子やパッドとなる部分はソルダレジスト膜２９がパターン開口され、腐食防止のために金メッキ２７が施され、外部接続が可能になっている。
【００２３】
回路基板２３は、エポキシ等の樹脂で構成されている。
【００２４】
半導体メモリチップ２４は、第２の導体パターンである銅箔等の部品搭載用パッド２８上に載置されている。この半導体メモリチップ搭載用パッド２８の表面にも金メッキ２７が腐食防止等のため施されている。
【００２５】
図４は、本発明の実施例１に係る半導体メモリカードの回路基板の要部構成の上面図である。また、図５は、本発明の実施例１に係る半導体メモリカードの回路基板の下面の要部構成を上面側から見た透視図である。なお、図４、図５において、説明のため、回路基板表面上のソルダレジスト膜は省略している。
【００２６】
図４に示すように、回路基板２３の上面には、第１の導体パターンとして、外部装置と接続されるピンに相当する入出力端子３０、グランド電位が接続される第１のグランド配線パターン３１、電源電位が接続される第１の電源配線パターン３２、および、これらの配線３１、３２以外の所望の信号を伝送するための信号配線パターンを含む配線パターン３３が銅箔等で形成されている。
【００２７】
一方、図５に示すように、回路基板２３の下面には、第２の導体パターンとして、半導体メモリチップ搭載用パッド２８、グランド電位が接続される第２のグランド配線パターン４１、電源電位が接続される第２の電源配線パターン４２、所望の信号を伝送するための配線パターン４３、接続パッド４４、テスト信号が入力されるテストパッド４８、部品搭載用パッド４９、および、基板製造時に電解メッキの電極を取るための電解メッキ用リード５０が銅箔等で形成されている。
【００２８】
なお、両面間の電気的接続はスルーホール２５を介して行われている。
【００２９】
ここで、図４に示すように、回路基板２３の上面には、第１の導体パターンとして、さらに、図５の半導体メモリチップ搭載用パッド２８、接続パッド４４、テスト信号が入力されるテストパッド４８、および部品搭載用パッド４９と回路基板２３の平面に対して対称形状な、ダミー半導体メモリチップ搭載用パッド１２８、ダミー接続パッド１４４、ダミーテストパッド１４８、およびダミー部品搭載用パッド１４９が形成されている。
【００３０】
これらのダミー半導体メモリチップ搭載用パッド１２８、ダミー接続パッド１４４、ダミーテストパッド１４８、ダミー部品搭載用パッド１４９は、信号、電力が伝送されないダミーパターンである。
【００３１】
一方、図５に示すように、回路基板２３の下面には、第２の導体パターンとして、さらに、図４の入出力端子３０と回路基板２３の平面に対して対称形状な、ダミー入出力端子１３０が形成されている。このダミー入出力端子１３０も、信号、電力が伝送されないダミーパターンである。
【００３２】
また、図４、図５に示すように、回路基板２３の上面側および下面側のいずれの面でも、第１および第２のグランド配線パターン３１、４１、第１および第２の電源配線パターン３２、４２については、電流容量を大きくするために、他の配線に比べて配線幅を２倍以上太くしている部分を有している。
【００３３】
また、第１および第２のグランド配線パターン３１、４１、第１および第２の電源配線パターン３２、４２のうち、配線幅が太くない部分は、他の通常の信号配線パターンと同じ配線幅で接続されている。上面側の配線幅を太くしている部分の下面側では、第２のグランド配線パターン４１または第２の電源配線パターン４２またはその他の配線パターン４３を、上面側と同じ形状になっている。下面側の配線幅を太くしている部分の上面側についても、同様になっている。
【００３４】
以上により、上面側と下面側で、通常の信号配線パターンより、例えば、２倍以上配線幅が太い部分については、基板平面２３に対して対称的な形状となる。すなわち、第１の導体パターンの少なくとも一部と第２の導体パターンの少なくとも一部とが回路基板２３の基板平面に対して対称形状である。そして、表裏の配線の異なる部分は、通常の信号配線幅の配線パターンによって形成されている。
【００３５】
これにより、反りへの影響が支配的な、面積の大きい領域について、両面側の導電パターンの熱膨張率バランスを取ることができるため、回路基板の反りを低減することができる。
【００３６】
なお、第１のグランド配線パターン３１のうち、下面側のグランド配線パターン４１の形状に合わせて分割された部分については、例えば、接続配線パターン３５により接続されており、所望の導電特性を維持できるようになっている。このように、反対側の配線パターンの形状に合わせて、配線パターンを分割、分岐させた場合は、所望の導電特性を発揮できるように、分割、分岐された部分を接続配線パターン３５により一部分または複数部分で接続する。
【００３７】
次に、以上のような構成を有する回路基板がソルダレジスト膜により導体パターンが絶縁された構成について説明する。
【００３８】
図６は、図４の半導体メモリカードの回路基板の上面図である。また、図７は、図５の半導体メモリカードの回路基板の下面を上面側から見た透視図である。
【００３９】
図６に示すように、入出力端子の表面が露出する部分は、ソルダレジスト膜２９は開口部５１によって開口されている。したがって、入出力端子の表面には金メッキが施される。一方、ダミー半導体メモリチップ搭載用パッド、ダミー接続パッド、ダミーテストパッド、ダミー部品搭載用パッド、他の導電パターンは、表面がソルダレジスト膜２９に覆われるため金メッキは施されない。
【００４０】
また、図７に示すように、半導体メモリチップ搭載用パッド、接続パッド、テスト信号が入力されるテストパッド、および部品搭載用パッドの表面が露出する部分は、ソルダレジスト膜２９は開口部５２、５３によって開口されている。したがって、これらの半導体メモリチップ搭載用パッド等の表面には金メッキが施される。一方、ダミー入出力端子、他の導電パターンは、表面がソルダレジスト膜２９に覆われるため金メッキは施されない。
【００４１】
このように、上記ダミーパターンは、ソルダレジスト膜２９により回路基板２３上で封止されて外部から絶縁されている。
【００４２】
以上のように、本実施例に係る半導体メモリカードによれば、回路基板の両面の導体パターンの形状を少なくとも一部で対称形状になるように調整して熱膨張量のバランスを取ることにより、半導体メモリチップを半田実装するために加熱リフロー処理した際に、回路基板の反りを抑制することができる。
【００４３】
なお、以上実施例においては、半導体メモリチップが回路基板の上面側で半田実装された場合について説明したが、当該半導体メモリチップが回路基板の下面側で半田実装されても、同様の作用効果を奏することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一態様である実施例１に係る半導体メモリカード（ＳＤメモリカードＴＭ）の要部の構成を示す平面図である。
【図２】図１の半導体メモリカードにおける信号ピンに対する信号割り当てを示す図である。
【図３】本発明の実施例１に係る半導体メモリカードの要部の概略構成を示す断面図である。
【図４】本発明の実施例１に係る半導体メモリカードの回路基板の要部構成の上面図である。
【図５】本発明の実施例１に係る半導体メモリカードの回路基板の下面の要部構成を上面側から見た透視図である。
【図６】図４の半導体メモリカードの回路基板の上面図である。
【図７】図５の半導体メモリカードの回路基板の下面を上面側から見た透視図である。
【符号の説明】
【００４５】
１、２、３、４、５、６、７、８、９  ピン
１０  ホスト機器
１１  バスインターフェイス
１２  ＮＡＮＤ型フラッシュメモリチップ
１３  カードコントローラ
１４  信号ピン
２１  第１の導体パターン
２２  第２の導体パターン
２３  回路基板
２４  半導体メモリチップ（ＮＡＮＤ型フラッシュメモリチップ）
２５  スルーホール
２６  スルーホール配線
２７  金メッキ
２８  半導体メモリチップ搭載用パッド
２９  ソルダレジスト膜
３０  入出力端子
３１  第１のグランド配線パターン
３２  第１の電源配線パターン
３３  配線パターン
４１  第２のグランド配線パターン
４２  第２の電源配線パターン
４３  配線パターン
４４  接続パッド
４８  テストパッド
４９  部品搭載用パッド
５０  電解メッキ用リード
５１、５２、５３  開口部
１００  半導体メモリカード（ＳＤメモリカードＴＭ）
１２８  ダミー半導体メモリチップ搭載用パッド
１３０  ダミー入出力端子
１４４  ダミー接続パッド
１４８  ダミーテストパッド
１４９  ダミー部品搭載用パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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