(57)【要約】【課題】汎用的な駆動制御回路を用いて、ゲートドライバのａ−Ｓｉ ＴＦＴのしきい値電圧の変動を防止することが可能な表示装置を提供する。【解決手段】表示装置は、画素ＰＸを駆動するゲートドライバと、ゲートドライバへ所定の制御信号を出力する駆動制御回路と、分周回路とを備える。画素、ゲートドライバ並びに分周回路は、絶縁基板上に形成された非晶質シリコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）を用いて構成されている。駆動制御回路が出力する制御信号は、画像信号のフレーム期間の開始に対応したスタート信号を含み、分周回路は、スタート信号を分周した周期を有する分周信号を生成する。【選択図】図４
2007128029.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に配設された複数の画素と、
前記画素を駆動するゲートドライバと、
前記ゲートドライバへ所定の制御信号を出力する駆動制御回路と、
信号の周波数を分周する分周回路と
を備える表示装置であって、
前記画素、前記ゲートドライバ並びに前記分周回路は、前記絶縁基板上に形成された薄膜トランジスタ（ＴＦＴ）を用いて構成されており、
前記駆動制御回路が出力する前記制御信号は、画像信号のフレーム期間の開始に対応したスタート信号を含み、
前記分周回路は、前記スタート信号を分周した周期を有する分周信号を生成する
ことを特徴とする表示装置。
【請求項２】
請求項１記載の表示装置であって、
前記画素、前記ゲートドライバ並びに前記分周回路に用いられるＴＦＴは、全て同一導電型のものである
ことを特徴とする表示装置。
【請求項３】
請求項１または請求項２記載の表示装置であって、
前記スタート信号は、周期が同一で位相が互いに異なる第１および第２のスタート信号を含み、
前記分周回路は、
第１，第２および第３のインバータを備え、
前記第１のインバータは、
前記第３のインバータの出力を受け、前記第１のスタート信号に同期して前記第３のインバータの出力を反転させ、
前記第２のインバータは、
前記第１のインバータの出力を受け、前記第２のスタート信号に同期して前記第１のインバータの出力を反転させ、
前記第３のインバータは、
前記第２のインバータの出力を受け、前記第２のインバータの出力を反転させる
ことを特徴とする表示装置。
【請求項４】
請求項１または請求項２記載の表示装置であって、
前記ゲートドライバは、
縦続接続した複数のシフトレジスタにより構成され、
前記分周回路は、
第１，第２および第３のインバータを備え、
前記第１のインバータは、
前記第３のインバータの出力を受け、前記スタート信号に同期して前記第３のインバータの出力を反転させ、
前記第２のインバータは、
前記第１のインバータの出力を受け、前記複数のシフトレジスタのうち所定の一のシフトレジスタの出力信号に同期して前記第１のインバータの出力を反転させ、
前記第３のインバータは、
前記第２のインバータの出力を受け、前記第２のインバータの出力を反転させる
ことを特徴とする表示装置。
【請求項５】
請求項４記載の表示装置であって、
前記所定の一のシフトレジスタは、
前記複数のシフトレジスタのうち、前記画素の駆動に使用されていないものである
ことを特徴とする表示装置。
【請求項６】
請求項１または請求項２記載の表示装置であって、
前記ゲートドライバは、
縦続接続した複数のシフトレジスタにより構成され、
前記分周回路は、
第１，第２および第３のインバータを備え、
前記第１のインバータは、
前記第３のインバータの出力を受け、前記複数のシフトレジスタのうちの第１のシフトレジスタの出力信号に同期して前記第３のインバータの出力を反転させ、
前記第２のインバータは、
前記第１のインバータの出力を受け、前記複数のシフトレジスタのうちの第２のシフトレジスタの出力信号に同期して前記第１のインバータの出力を反転させ、
前記第３のインバータは、
前記第２のインバータの出力を受け、前記第２のインバータの出力を反転させる
ことを特徴とする表示装置。
【請求項７】
請求項６記載の表示装置であって、
前記第１および第２のシフトレジスタは、
前記複数のシフトレジスタのうち、前記画素の駆動に使用されていないものである
ことを特徴とする表示装置。
【請求項８】
請求項３から請求項７のいずれか記載の表示装置であって、
前記分周回路は、
前記第１および第２のインバータにその出力レベルを保持させる第１および第２の保持回路を備える
ことを特徴とする表示装置。
【請求項９】
請求項８記載の表示装置であって、
前記駆動制御回路が出力する前記制御信号は、
前記画像信号のフレーム期間よりも短い周期のクロック信号を含み、
前記第１および第２の保持回路は、
それぞれ前記第１および第２のインバータの入力レベルを保持することによりその出力レベルを保持させる第１および第２のラッチ回路であり、
前記第１および第２のラッチ回路の少なくとも片方は、
対応するインバータの入力ノードと高電位側電源との間に接続したＴＦＴである第１のＴＦＴを負荷として備え、
前記分周回路は、
一端が前記第１のＴＦＴのゲートに接続し、他端に前記クロック信号が入力される第１の容量素子をさらに備える
ことを特徴とする表示装置。
【請求項１０】
請求項９記載の表示装置であって、
前記分周回路は、
前記第１のＴＦＴのゲートの電位が、特定の値を超えないようにする第１のクランプ素子をさらに備える
ことを特徴とする表示装置。
【請求項１１】
請求項１０記載の表示装置であって、
前記第１のクランプ素子は、
前記第１のＴＦＴのゲートと前記高電位側電源との間に接続し、ダイオード接続されたＴＦＴである
ことを特徴とする表示装置。
【請求項１２】
請求項３から請求項１１のいずれか記載の表示装置であって、
前記駆動制御回路が出力する前記制御信号は、
前記画像信号のフレーム期間よりも短い周期のクロック信号を含み、
前記分周回路は、
前記第１乃至第３のインバータのいずれかの出力ノードに一端が接続し、その他端に前記クロック信号が入力される第２の容量素子をさらに備える
ことを特徴とする表示装置。
【請求項１３】
請求項１２記載の表示装置であって、
前記分周回路は、
前記第２の容量素子の前記一端の電位が、特定の値を超えないようにする第２のクランプ素子をさらに備える
ことを特徴とする表示装置。
【請求項１４】
請求項１３記載の表示装置であって、
前記第２のクランプ素子は、
前記第２の容量素子の前記一端と前記高電位側電源との間に接続し、ダイオード接続されたＴＦＴである
ことを特徴とする表示装置。
【請求項１５】
請求項１から請求項１４のいずれか記載の表示装置であって、
前記分周回路は、
前記分周信号のレベルを反転させるごとに、当該分周回路内の全てのＴＦＴのゲートのレベルが反転するように構成されている
ことを特徴とする表示装置。
【請求項１６】
請求項１から請求項１５のいずれか記載の表示装置であって、
前記駆動制御回路が出力する前記制御信号は、
前記画像信号のフレーム期間よりも短い周期のクロック信号を含み、
前記分周回路は、
前記分周信号の出力ノードと高電位側電源との間に接続したＴＦＴである第２のＴＦＴと、
一端が前記第２のＴＦＴのゲートに接続し、他端に前記クロック信号が入力される第３の容量素子とをさらに備える
ことを特徴とする表示装置。
【請求項１７】
請求項１６記載の表示装置であって、
前記分周回路は、
前記第２のＴＦＴのゲートの電位が、特定の値を超えないようにする第３のクランプ素子をさらに備える
ことを特徴とする表示装置。
【請求項１８】
請求項１７記載の表示装置であって、
前記第３のクランプ素子は、
前記第２のＴＦＴのゲートと前記高電位側電源との間に接続し、ダイオード接続されたＴＦＴである
ことを特徴とする表示装置。
【請求項１９】
請求項１から請求項１５のいずれか記載の表示装置であって、
前記駆動制御回路が出力する前記制御信号は、
前記画像信号のフレーム期間よりも短い周期のクロック信号を含み、
前記分周回路は、
前記分周信号の出力ノードと高電位側電源との間に接続した抵抗素子をさらに備える
ことを特徴とする表示装置。
【請求項２０】
請求項１から請求項１９のいずれか記載の表示装置であって、
前記ゲートドライバは、
当該ゲートドライバの出力端子と低電位側電源との間に、互いに並列に接続した２つのＴＦＴである第３および第４のＴＦＴを備え、
前記第３および第４のＴＦＴは、
前記分周回路が出力する前記分周信号に基づいて交互に休止状態となる
ことを特徴とする表示装置。
【請求項２１】
前記画素を構成する表示素子は液晶素子である
請求項１から請求項２０のいずれか記載の表示装置。
【請求項２２】
前記画素を構成する表示素子は電界発光素子である
請求項１から請求項２０のいずれか記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（ＴＦＴ）により構成されたゲートドライバを備える表示装置に関するものである。
【背景技術】
【０００２】
液晶ディスプレイや有機ＥＬディスプレイ等の表示装置は、ガラス等の絶縁基板上にマトリクス状に配設された画素と、その画素行（画素ライン）ごとに設けられたゲート線（走査線）と、それらのゲート線を順次選択して駆動するゲートドライバとを備えている。ゲートドライバはシフトレジスタにより構成することができるが、ゲートドライバに使用されるシフトレジスタは、製造プロセスの簡略化のために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎチャネル型またはＰチャネル型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている。
【０００３】
また、ゲートドライバを構成する電界効果トランジスタとして非晶質シリコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）を用いた表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。
【０００４】
ａ−Ｓｉ ＴＦＴは、ゲート電極が継続的（直流的）にバイアスされた場合に、しきい値電圧が大きくシフトする現象が起こることが分かっている。その現象は、ａ−Ｓｉ ＴＦＴを用いたゲートドライバの誤動作を引き起こす要因となり問題となる。また、ａ−Ｓｉ ＴＦＴのみならず、有機ＴＦＴにおいても同様の問題が生じることが分かっている。
【０００５】
その対策として、ゲートドライバの出力段に出力プルダウン用のａ−Ｓｉ ＴＦＴを並列に２つ設け、両者をフレーム毎に交互に動作／休止させることによって、一つの出力プルダウン用のａ−Ｓｉ ＴＦＴのゲート電極が継続的にバイアスされないようにしたゲートドライバ回路が提案されている（例えば非特許文献１）。
【０００６】
【非特許文献１】Soon Young Yoon  他「Highly Stable Integrated Gate Driver Circuit using a-Si TFT with Dual Pull-down Structure」SID 05 DIGEST p.348
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来から使用されてきた汎用的な駆動制御回路のＬＳＩからは、そのような２つの出力プルダウン用のａ−Ｓｉ ＴＦＴの動作／休止をフレーム毎に切り替えるための制御信号（切替信号）は出力されていない。よって、非特許文献１の技術を採用するためには、駆動制御回路に、切替信号を生成するための回路を新たに設ける必要がある。しかしそのような回路を設けた場合、従来の駆動制御回路とは異なる特殊な仕様となり、駆動制御回路の製造コストが上昇し、それにより表示装置のコスト上昇を招くことになる。
【０００８】
本発明は以上の問題を解決するためになされたものであり、汎用的な駆動制御回路を用いて、ゲートドライバのＴＦＴのしきい値電圧の変動を防止することが可能な表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明にかかる表示装置は、絶縁基板と、前記絶縁基板上に配設された複数の画素と、前記画素を駆動するゲートドライバと、前記ゲートドライバへ所定の制御信号を出力する駆動制御回路と、信号の周波数を分周する分周回路とを備える表示装置であって、前記画素、前記ゲートドライバ並びに前記分周回路は、前記絶縁基板上に形成された薄膜トランジスタ（ＴＦＴ）を用いて構成されており、前記駆動制御回路が出力する前記制御信号は、画像信号のフレーム期間の開始に対応したスタート信号を含み、前記分周回路は、前記スタート信号を分周した周期を有する分周信号を生成するものである。
【発明の効果】
【００１０】
本発明に係る表示装置によれば、ゲートドライバが備える２つの出力プルダウン用のＴＦＴのフレーム毎の切り替えを、分周信号に基づいて行うことができる。分周信号は、汎用的な駆動制御回路が出力する２つのスタート信号を分周して得たものである。つまり、汎用的な駆動制御回路を用いて、２つの出力プルダウン用のＴＦＴをフレーム毎に交互に切り替える方式のゲートドライバを動作させることができる。従って、表示装置のコスト上昇を抑制しつつ、ゲートドライバのＴＦＴのしきい値電圧の変動に起因する誤動作を防止することが可能になる。また、分周回路は、画素およびゲートドライバと同じく絶縁基板上に形成されたＴＦＴを用いて構成されるので、表示装置に分周回路を設けることに伴う製造プロセスの複雑化は抑えられる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１２】
＜実施の形態１＞
以下、本発明の具体的な実施の形態について説明するが、本発明の理解を容易にするために、まずは従来の汎用的な駆動制御回路およびゲートドライバについて説明する。図１は、従来の表示装置の構成例を示すブロック図である。
【００１３】
図１の表示装置では、ガラス等の絶縁基板上に形成されたａ−Ｓｉ ＴＦＴを用いて構成された画素ＰＸがマトリクス状に配設されている。画素ＰＸとしては例えば液晶素子を用いたものや、有機ＥＬ（Electro-Luminescent）等の電界発光素子を用いたものなどが挙げられる。
【００１４】
図２（ａ）はａ−Ｓｉ ＴＦＴを用いた液晶画素の構成例である。ゲート線にはアクティブ素子１２１（ａ−Ｓｉ ＴＦＴ）のゲートが接続され、データ線にはアクティブ素子１２１のドレインが接続される。またアクティブ素子１２１のソースには、保持容量１２２および液晶素子１２３が接続される。保持容量１２２および液晶素子１２３それぞれの他端は、共通電極に接続される。従って、ゲート線がアクティブ（Ｈ（High）レベル）になるとアクティブ素子１２１はオンとなり、そのときのデータ線のデータ（電位）が保持容量１２２に保持される。この保持容量１２２に保持されたデータに応じて液晶素子１２３中の液晶の配向性が変化し、当該画素の表示輝度が変化する。
【００１５】
また図２（ｂ）はａ−Ｓｉ ＴＦＴが使用された有機ＥＬ画素の構成例である。ゲート線には、アクティブ素子１２５（ａ−Ｓｉ ＴＦＴ）のゲートが接続され、データ線にはアクティブ素子１２５のドレインが接続する。アクティブ素子１２５のソースには、保持容量１２６と、駆動用ＴＦＴ１２７（ａ−Ｓｉ ＴＦＴ）のゲートが接続される。駆動用ＴＦＴ１２７のドレインには、ＥＬ素子１２８が接続される。保持容量１２６の他端および駆動用ＴＦＴ１２７のソースは所定の電源ラインに接続し、ＥＬ素子１２８の他端はカソード電源に接続される。従って、ゲート線がアクティブ（Ｈレベル）になるとアクティブ素子１２５がオンとなり、そのときのデータ線のデータ（電位）が保持容量１２６に保持される。そして、この保持容量１２６に保持されたデータに応じて駆動用ＴＦＴ１２７のオン／オフが切り替わり、駆動用ＴＦＴ１２７がオンの場合にＥＬ素子１２８に電流が流れて、当該画素が発光する。
【００１６】
画素ＰＸの各々は、以下に説明するゲートドライバ１０１，１０２と、駆動制御回路１１０とによって駆動される。図１に示す従来例では、画素ＰＸのマトリクス（画素マトリクス）の両側に、当該画素ＰＸと同じく絶縁基板上に形成されたａ−Ｓｉ ＴＦＴを用いて構成された２つのゲートドライバ１０１，１０２が配設されている。画素マトリクスの左側のゲートドライバ１０１は、奇数番目の画素行に対応するゲート線Ｇ１，Ｇ３，Ｇ５，・・・を駆動するものであり、右側のゲートドライバ１０２は、偶数番目の画素行に対応するゲート線Ｇ２，Ｇ４，Ｇ６，・・・を駆動するものである。この方式によれば、画素ＰＸの走査方向のピッチを小さくした場合にも対応でき、画素ＰＸの高密度化すなわち画面の高解像度化を図ることが可能である。以下の説明では、ゲートドライバ１０１を「奇数ゲートドライバ１０１」、ゲートドライバ１０２を「偶数ゲートドライバ１０２」と称する。
【００１７】
駆動制御回路１１０は、単結晶シリコンを用いて形成された汎用的なＬＳＩである。駆動制御回路１１０は、画素ＰＸに書き込む表示データをデータ線（ＤＲ１，ＤＧ１，ＤＢ１，ＤＲ２，ＤＧ２，ＤＢ２，・・・）に出力するソースドライバ回路、ゲートドライバ１０１，１０２を駆動させるのに必要な駆動制御信号（スタート信号およびクロック信号）の生成回路、電源電圧を生成する電源回路などで構成されている。
【００１８】
駆動制御回路１１０が出力する駆動制御信号には、ゲートドライバ１０１，１０２に画像信号の１フレームの開始に対応したスタートパルスと、その動作タイミングを規定するクロック信号が含まれている。画素マトリクスを２つのゲートドライバ１０１，１０２で駆動する場合、駆動制御回路１１０は奇数ゲートドライバ１０１に、奇数ゲート線の走査を開始させるスタート信号ＳＴＹＯと、奇数ゲートドライバ１０１の動作タイミングを規定するクロック信号ＣＬＫＹＯおよびその逆相のクロック信号／ＣＬＫＹＯを出力する。
【００１９】
また駆動制御回路１１０は、偶数ゲートドライバ１０２に、偶数ゲート線のスタート信号ＳＴＹＥと、偶数ゲートドライバ１０２の動作タイミングを規定するクロック信号ＣＬＫＹＥおよびその逆相のクロック信号／ＣＬＫＹＥとが出力される。
【００２０】
これらの駆動制御信号の波形を図３に示す。図３の如く、クロック信号ＣＬＫＹＯ，／ＣＬＫＹＯは、表示装置の４水平期間（４Ｈ）の周期のパルス信号であり、両者は互いに２水平期間（２Ｈ）だけ位相がずれている。同様に、クロック信号ＣＬＫＹＥ，／ＣＬＫＹＥも、表示装置の４水平期間（４Ｈ）の周期のパルス信号であり、両者は互いに２水平期間（２Ｈ）だけ位相がずれている。またクロック信号ＣＬＫＹＯとクロック信号ＣＬＫＹＥとは、１水平期間（１Ｈ）だけ位相がずれている。即ち、この４つのクロック信号ＣＬＫＹＯ，ＣＬＫＹＥ，／ＣＬＫＹＯ，／ＣＬＫＹＥは、１水平期間ずつ位相がずれた４相クロックを構成している。
【００２１】
駆動制御回路１１０は、フレーム期間の開始に対応した時刻ｔ０に、奇数ゲートドライバ１０１へスタート信号ＳＴＹＯを出力する。その後奇数ゲートドライバ１０１には、時刻ｔ０から１水平期間（１Ｈ）遅れた時刻ｔ１にクロック信号ＣＬＫＹＯが入力され、さらに時刻ｔ１から２水平期間（２Ｈ）遅れた時刻ｔ３にクロック信号／ＣＬＫＹＯが入力される。
【００２２】
奇数ゲートドライバ１０１を構成するシフトレジスタは、クロック信号ＣＬＫＹＯ，／ＣＬＫＹＯに同期して、スタート信号ＳＴＹＯを奇数番目のゲート線Ｇ１，Ｇ３，Ｇ５，・・・へと順番にシフトさせる。それにより図３の如く、奇数番目のゲート線Ｇ１，Ｇ３，Ｇ５，・・・は、クロック信号ＣＬＫＹＯ，／ＣＬＫＹＯに同期して、２水平期間ごとに順次アクティブ（Ｈレベル）になる。
【００２３】
一方、偶数ゲートドライバ１０２には、時刻ｔ０から１水平期間（１Ｈ）遅れた時刻ｔ１に、スタート信号ＳＴＹＥが入力される。そして時刻ｔ１から１水平期間（１Ｈ）遅れた時刻ｔ２にクロック信号ＣＬＫＹＥが入力されると共に、時刻ｔ２から２水平期間（２Ｈ）遅れた時刻ｔ４にクロック信号／ＣＬＫＹＥが入力される。
【００２４】
偶数ゲートドライバ１０２を構成するシフトレジスタは、クロック信号ＣＬＫＹＥ，／ＣＬＫＹＥに同期して、スタート信号ＳＴＹＥを奇数番目のゲート線Ｇ２，Ｇ４，Ｇ６，・・・へと順番にシフトさせる。それにより図３の如く、奇数番目のゲート線Ｇ２，Ｇ４，Ｇ６，・・・は、クロック信号ＣＬＫＹＥ，／ＣＬＫＹＥに同期して、２水平期間ごとに順次アクティブ（Ｈレベル）になる。
【００２５】
奇数ゲートドライバ１０１に入力されるクロック信号ＣＬＫＹＯ，／ＣＬＫＹＯと、偶数ゲートドライバ１０２に入力されるクロック信号ＣＬＫＹＥ，／ＣＬＫＹＥとは、互いに１水平期間だけ位相がずれているので、奇数番目のゲート線と偶数番目のゲート線とは交互にアクティブになる。
【００２６】
以上の動作の結果、図３の如く、全てのゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・が、１水平期間ごとにその順番で選択されることになる。
【００２７】
なお、ここでの図示は省略するが、画素ＰＸの密度が低い場合には、ゲートドライバが画素マトリクスの片側のみに配置され、その１つのゲートドライバで画素マトリクスを駆動する場合もある。その場合は偶数と奇数のゲート線を区別する必要がないため、駆動制御回路は、２相のクロック信号と、１フレーム期間ごとに１つのスタート信号とを出力し、それらの信号に従って、１つのゲートドライバが全てのゲート線を順番に選択するよう動作する。
【００２８】
また、汎用の駆動制御回路（ＬＳＩ）は、ゲートドライバが１つの場合と２つの場合とのいずれにも対応できるよう、両方の場合の駆動制御信号を出力可能なように構成されているものもある。即ち、そのような汎用の駆動制御回路は、２つのゲートドライバを駆動するための４相のクロック信号および２相のスタート信号と、１つのゲートドライバを駆動するための２相のクロックおよび１相のスタート信号との両方を出力可能なように構成されている。
【００２９】
ここから、本発明に係る表示装置について説明する。図４は本発明に係る表示装置の概略構成を示すブロック図である。
【００３０】
同図の如く本実施の形態では、絶縁基板上に形成されたａ−Ｓｉ ＴＦＴを用いて構成された画素ＰＸのマトリクス（画素マトリクス）の両側に、同じく絶縁基板上に形成されたａ−Ｓｉ ＴＦＴを用いて構成された２つのゲートドライバ１１，１２が配設されている。画素マトリクスの左側の奇数ゲートドライバ１１は、奇数番目の画素行に対応するゲート線Ｇ１，Ｇ３，Ｇ５，・・・を駆動するものであり、右側の偶数ゲートドライバ１２は、偶数番目の画素行に対応するゲート線Ｇ２，Ｇ４，Ｇ６，・・・を駆動するものである。
【００３１】
ゲートドライバ１１，１２の基本的な動作は、図１に示した従来のゲートドライバ１０１，１０２と同様である。但し、本実施の形態に係るゲートドライバ１１，１２は、ａ−Ｓｉ ＴＦＴのしきい値電圧のシフトを防止するために、２つの出力プルダウン用のａ−Ｓｉ ＴＦＴをフレーム毎に交互に切り替える方式（例えば上記の非特許文献１の方式）が採用されたものである。即ち、このゲートドライバ１１，１２を正常に動作させるためには、２つの出力プルダウン用のａ−Ｓｉ ＴＦＴを切り替えるための制御信号（切替信号）が必要になる。
【００３２】
また図４に示す駆動制御回路１１０は、図１に示したものと同様に、単結晶シリコンを用いて形成された汎用的なＬＳＩである。即ち、駆動制御回路１１０は、奇数ゲートドライバ１０１へ、上記したスタート信号ＳＴＹＯおよびクロック信号ＣＬＫＹＯ，／ＣＬＫＹＯを駆動制御信号として出力する。また偶数ゲートドライバ１０２へは、上記したスタート信号ＳＴＹＥおよびクロック信号ＣＬＫＹＥ，／ＣＬＫＹＥを駆動制御信号として出力する。
【００３３】
本実施の形態に係る表示装置は、絶縁基板上に形成されたａ−Ｓｉ ＴＦＴを用いて構成された信号の周波数を分周する分周回路２０を有している。分周回路２０へは、図４の如く２つのスタート信号ＳＴＹＯ，ＳＴＹＥと、２つのクロック信号ＣＬＫＹＥ，／ＣＬＫＹＯとが入力される。この分周回路２０は、それらの４つの信号により駆動され、スタート信号ＳＴＹＯ，ＳＴＹＥの周期を２倍にした（即ち、周波数を１／２分周した）周期を有する分周信号ＶＦＲおよびその逆相の分周信号／ＶＦＲを出力する。
【００３４】
スタート信号ＳＴＹＯ，ＳＴＹＥは、画像信号の各フレーム期間の開始タイミングに対応した信号であるので、それを２倍周期した分周信号ＶＦＲ，／ＶＦＲは、画像信号の１フレーム期間ごとに反転する信号になる。この分周信号ＶＦＲ，／ＶＦＲは、共にゲートドライバ１１，１２に入力され、そこで２つの出力プルダウン用のａ−Ｓｉ ＴＦＴを切り替えるための切替信号として使用される。
【００３５】
本実施の形態によれば、従来の汎用的な駆動制御回路１１０を使用して、ゲートドライバ１１，１２各々の２つの出力プルダウン用のａ−Ｓｉ ＴＦＴを切り替えるための切替信号を得ることができる。つまり、汎用的な駆動制御回路を用いて、ゲートドライバ１１，１２のａ−Ｓｉ ＴＦＴのしきい値電圧の変動を抑制し、誤動作を防止できるという効果が得られる。
【００３６】
次に、本実施の形態に係る分周回路２０について説明する。図５は、分周回路２０の基本的構成を示す回路図であり、図６はその動作を示すタイミング図である。まず、これらの図に基づいて分周回路２０の動作原理を説明する。
【００３７】
図５の如く、分周回路２０は、スイッチＳＷ１，ＳＷ２と、インバータＩＶ１，ＩＶ２，ＩＶ３（第１、第２および第３のインバータ）、および保持回路としての保持容量ＣＨ１，ＣＨ２から構成される。保持容量ＣＨ１はインバータＩＶ１の入力ノードＮＡに接続し、保持容量ＣＨ２はインバータＩＶ２の入力ノードＮＢに接続している。なお、保持容量ＣＨ１，ＣＨ２は、寄生容量であってもよい。
【００３８】
また図５において、入力信号ＩＮ１，ＩＮ２は互いに周期が等しく、位相が異なる信号である。スイッチＳＷ１，ＳＷ２は、それぞれ入力信号ＩＮ１，ＩＮ２がＨ（High）レベルになる間オンするよう動作する。
【００３９】
図６を参照し、時刻ｔ０の時点でノードＮＥがＨレベルであったとする。このとき時刻ｔ０で入力信号ＩＮ１がＨレベルになってスイッチＳＷ１がオンとなると、ノードＮＡがＨレベルになり、インバータＩＶ１の出力ノードＮＢはＬ（Low）レベルになる。即ち、インバータＩＶ１は、入力信号ＩＮ１に同期して、インバータＩＶ３の出力を反転させるよう動作する。その後時刻ｔ１で入力信号ＩＮ１はＬレベルに戻るとスイッチＳＷ１はオフするが、保持容量ＣＨ１によってノードＮＡはＨレベルに保持されるので、ノードＮＢはＬレベルに保持される。
【００４０】
そして時刻ｔ２で入力信号ＩＮ２がＨレベルになると、スイッチＳＷ２がオンとなり、ノードＮＣのレベルがノードＮＢと同じＬレベルとなる。この結果、インバータＩＶ２の出力ノードＮＤはＨレベルになり、インバータＩＶ３の出力ノードＮＥはＬレベルになる。即ち、インバータＩＶ２は、入力信号ＩＮ２に同期して、インバータＩＶ１の出力を反転させるよう動作する。その後時刻ｔ３で入力信号ＩＮ２はＬレベルに戻るとスイッチＳＷ２はオフするが、保持容量ＣＨ２によってノードＮＣはＬレベルに保持されるので、ノードＮＤはＨレベル、ノードＮＥはＬレベルに保持される。
【００４１】
その後は、各ノードのレベルの関係は逆になるが、上記の時刻ｔ０〜ｔ３と同様の動作が行われる。即ち、時刻ｔ４で入力信号ＩＮ１が再びＨレベルになってスイッチＳＷ１がオンとなると、ノードＮＡがＬレベルになり、ノードＮＢがＨレベルになる。そして時刻ｔ５で入力信号ＩＮ１がＬレベルに戻ってスイッチＳＷ１がオフしても、保持容量ＣＨ１がノードＮＡのＬレベルを保持するため、ノードＮＢもＨレベルに保持される。
【００４２】
そして時刻ｔ６で入力信号ＩＮ２がＨレベルになると、スイッチＳＷ２がオンしてノードＮＣがＨレベル、ノードＮＤはＬレベル、ノードＮＥはＨレベルになる。そして時刻ｔ７で入力信号ＩＮ２がＬレベルに戻ってスイッチＳＷ２はオフしても、保持容量ＣＨ２がノードＮＣをＨレベルに保持するため、ノードＮＤ，ＮＥもそれぞれＬレベル、Ｈレベルを維持する。
【００４３】
時刻ｔ７以降は、上記の時刻ｔ０〜ｔ７と同じ動作が繰り返される。
【００４４】
このように図５の回路によれば、ノードＮＡ，ＮＢのレベルは、それぞれ入力信号ＩＮ１のレベルがＨレベルになる毎に反転し、ノードＮＤ，ＮＥのレベルは、それぞれ入力信号ＩＮ２のレベルがＨレベルになる毎に反転する。即ち、ノードＮＡ〜ＮＥには、それぞれ入力信号ＩＮ１，ＩＮ２の２倍周期の信号が現れる。特に、ノードＮＡ，ＮＢに現れる信号は、位相が入力信号ＩＮ１と揃い、ノードＮＣ〜ＮＥに現れる信号は、位相が入力信号ＩＮ２と揃うこととなる。
【００４５】
図７は、分周回路２０の具体的な回路構成の例を示す図である。同図のように、分周回路２０は単一の導電型（ここではｎチャネル型）のａ−Ｓｉ ＴＦＴを用いて構成される。
【００４６】
分周回路２０を構成するａ−Ｓｉ ＴＦＴ（以下「トランジスタ」と称す）それぞれの機能について説明する。トランジスタＱ１は、図５のスイッチＳＷ１に対応しており、駆動制御回路１１０から入力されるスタート信号ＳＴＹＯ（第１のスタート信号）に基づいて、ノードＮ８のレベルをノードＮ１に伝達するものである。
【００４７】
トランジスタＱ２〜Ｑ６は、ノードＮ１のレベルを反転してノードＮ２に出力するインバータと、ノードＮ１，Ｎ２のレベルを保持するラッチとを含むラッチ・インバータ２１を構成している。より詳細には、トランジスタＱ５，Ｑ６がインバータとして働き、トランジスタＱ２〜Ｑ５がラッチとして働く。トランジスタＱ５，Ｑ６から成るインバータは、図５のインバータＩＶ１（第１のインバータ）に対応しており、トランジスタＱ２〜Ｑ６から成るラッチは、図５の保持容量ＣＨ１と同様に保持回路として機能する。図７の分周回路２０において、保持回路が容量素子ではなくラッチであるのは、分周回路２０の動作周期が長い場合でもノードＮ１，Ｎ２のレベルを安定して保持できるようにするためである。トランジスタＱ７，Ｑ８は、トランジスタＱ５，Ｑ６から成るインバータの出力壇に設けられ、当該インバータの駆動能力（電流を流す能力）を上げるためのバッファ２２を構成している。
【００４８】
トランジスタＱ９は、図５のスイッチＳＷ２に対応しており、駆動制御回路１１０からのスタート信号ＳＴＹＥ（第２のスタート信号）に基づいて、ノードＮ３のレベルをノードＮ４に伝達するものである。
【００４９】
トランジスタＱ１０〜Ｑ１３は、ノードＮ４のレベルを反転してノードＮ５に出力するインバータと、ノードＮ４，Ｎ５のレベルを保持するラッチとを含むラッチ・インバータ２３を構成している。より詳細には、トランジスタＱ１２，Ｑ１３がインバータとして働き、トランジスタＱ１０〜Ｑ１３がラッチとして働く。トランジスタＱ１２，Ｑ１３から成るインバータは、図５のインバータＩＶ２（第２のインバータ）に対応しており、トランジスタＱ１０〜Ｑ１３から成るラッチは、図５の保持容量ＣＨ２と同様に保持回路として機能する。ここでも、保持回路が容量素子ではなくラッチであるのは、分周回路２０の動作周期が長い場合にもノードＮ４，Ｎ５のレベルを安定して保持できるようにするためである。また、トランジスタＱ１４，Ｑ１５は、トランジスタＱ１２，Ｑ１３から成るインバータの出力段に設けられたバッファ２４を構成している。当該バッファ２４はトランジスタＱ１２，Ｑ１３から成るインバータの駆動能力を上げるよう機能する。
【００５０】
一方、トランジスタＱ２２，Ｑ２３もまた、トランジスタＱ１２，Ｑ１３から成るインバータの駆動能力を上げるためにその出力段に設けられたバッファ２８を構成しているが、特にこれは、分周回路２０から分周信号ＶＦＲを出力するための出力バッファとして機能するものである（以下、バッファ２８を「出力バッファ２８」と称す）。
【００５１】
トランジスタＱ１６，Ｑ１７は、ノードＮ６のレベルを反転してノードＮ７に出力するインバータ２５として機能している。インバータ２５は、図５のインバータＩＶ３（第３のインバータ）として働く。またトランジスタＱ１８，Ｑ１９は、インバータ２５の駆動能力を大きくするためにその出力段に設けられたバッファ２６を構成している。
【００５２】
一方、トランジスタＱ２０，Ｑ２１もまた、インバータ２５の駆動能力を上げるために、その出力段に設けられたバッファ２７を構成しているが、特にこれは、分周回路２０から分周信号／ＶＦＲを出力するための出力バッファとして機能するものである（以下、バッファ２７を「出力バッファ２７」と称す）。
【００５３】
クロック信号／ＣＬＫＹＯの入力端子とノードＮ７（トランジスタＱ１８，Ｑ２０のゲート）との間に接続する容量素子Ｃ１は、クロック信号／ＣＬＫＹＯを受けて、それぞれトランジスタＱ１８，Ｑ２０のゲート（インバータ２５の出力ノード）の電圧を昇圧するためのものである。同様に、クロック信号／ＣＬＫＹＯの入力端子とノードＮ５（トランジスタＱ１４，Ｑ２２のゲート）との間に接続する容量素子Ｃ２は、クロック信号／ＣＬＫＹＯを受けて、それぞれトランジスタＱ１４，Ｑ２２のゲート（ラッチ・インバータ２３の出力ノード）の電圧を昇圧するためのものである（以下、容量素子Ｃ１、Ｃ２をそれぞれ「昇圧容量」と称す）。
【００５４】
またトランジスタＱ２４，Ｑ２５は、昇圧容量Ｃ１，Ｃ２により昇圧されたノードＮ５，Ｎ７のレベルを、それぞれＶＤＤ＋Ｖｔｈ（ＶＤＤ：電源電圧、Ｖｔｈ：ａ−Ｓｉ ＴＦＴのしきい値電圧）に固定するクランプ素子である。トランジスタＱ１４，Ｑ１８，Ｑ２０，Ｑ２２のゲート電圧がＶＤＤ＋Ｖｔｈを超えないようにすることによって、それらのトランジスタのしきい値電圧のシフトを抑制している。
【００５５】
図８および図９は、図７の分周回路２０の動作を示すタイミング図である。以下、これらの図に基づいて分周回路２０の動作を説明する。説明の便宜上、基準電位となる低電位側電源の電位（ＶＳＳ）を０とし、高電位側電源の電位をＶＤＤと仮定する。また、スタート信号ＳＴＹＯ，ＳＴＹＥおよびクロック信号ＣＬＫＹＯ，／ＣＬＫＹＯ，ＣＬＫＹＥ，／ＣＬＫＹＥ各々のＬレベル、Ｈレベルの電位も、それぞれ０、ＶＤＤとしている。なお、実際の利用においては、画素に書込まれるデータのレベルに応じて基準電位が設定されるため、低電位側電源および高電位側電源の電位は、例えばそれぞれ−１２Ｖ、＋１７Ｖなどに設定される。
【００５６】
まず図８を参照し、時刻ｔ１０の直前で、分周信号ＶＦＲがＬレベル、分周信号／ＶＦＲがＨレベルであったとする。このときノードＮ８はＨレベル（ＶＤＤ−Ｖｔｈ）、ノードＮ１がＬレベル（０）である。時刻ｔ１０でスタート信号ＳＴＹＯがＨレベル（ＶＤＤ）となるとトランジスタＱ１がオンし、ノードＮ１にノードＮ８のレベルが伝達される。トランジスタＱ３のオン抵抗はトランジスタＱ１，Ｑ１８のオン抵抗よりも十分高く設定されているので、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）に変化する。それによりトランジスタＱ５がオンするが、トランジスタＱ５のオン抵抗はトランジスタＱ４，Ｑ６のオン抵抗よりも十分低く設定されているので、ノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）からＬレベルに変化する。この結果、トランジスタＱ７がオフ、トランジスタＱ８がオンとなり、バッファ２２の出力ノードＮ３はＬレベル（０）となる。
【００５７】
時刻ｔ１１で、スタート信号ＳＴＹＯがＬレベル（０）になるとトランジスタＱ１はオフになるが、トランジスタＱ２〜Ｑ５から成るラッチの作用により、ノードＮ１，Ｎ２，Ｎ３の各レベルはそのまま保持される。
【００５８】
時刻ｔ１２で、スタート信号ＳＴＹＥがＨレベル（ＶＤＤ）となると、トランジスタＱ９がオンしてノードＮ４にノードＮ３のレベルが伝達される。トランジスタＱ１０のオン抵抗は、トランジスタＱ８，Ｑ９のオン抵抗よりも十分高く設定されているので、ノードＮ４はＨレベル（ＶＤＤ−Ｖｔｈ）からＬレベルに変化し、トランジスタＱ１３はオフになる。但しこの時点では、クロック信号ＣＬＫＹＥはＬレベル（０）であるので、トランジスタＱ１２，Ｑ１３から成るインバータの出力ノードＮ５はＬレベル（０）のままである。
【００５９】
そして時刻ｔ１３でスタート信号ＳＴＹＥがＬレベル（０）になると、トランジスタＱ９がオフするが、上記のようにトランジスタＱ１０のオン抵抗は十分高く、駆動能力が低いので、ノードＮ４のレベルはゆっくりとしか上昇せず、次にクロック信号ＣＬＫＹＥがＨレベルになる時刻ｔ１４までノードＮ４のＬレベルは維持される。
【００６０】
時刻ｔ１４でクロック信号ＣＬＫＹＥがＨレベル（ＶＤＤ）となると、トランジスタＱ１２がオンし、トランジスタＱ１２，Ｑ１３から成るインバータの出力ノードＮ５がＨレベル（ＶＤＤ−Ｖｔｈ）になる。それと共にトランジスタＱ１１がオンになるので、トランジスタＱ１０〜Ｑ１３から成るラッチの作用によって、ノードＮ４のＬレベル、ノードＮ５のＨレベルがそれぞれ保持される。その結果、トランジスタＱ１４はオン、トランジスタＱ１５はオフの状態となるので、バッファ２４の出力ノードＮ６はＨレベル（ＶＤＤ−２×Ｖｔｈ）となる。
【００６１】
ノードＮ６がＨレベルになるとトランジスタＱ１７，Ｑ１９，２１はオンになる。このときクロック信号ＣＬＫＹＥはＨレベルであるため、トランジスタＱ１６もオンしているが、トランジスタＱ１７のオン抵抗は、トランジスタＱ１６のオン抵抗に比べて十分低く設定されており、インバータ２５の出力ノードＮ７はＬレベル（≒０）となる。
【００６２】
ノードＮ７がＬレベルになると、トランジスタＱ１８がオフ、トランジスタＱ１９がオンの状態になるので、バッファ２６の出力ノードＮ８はＬレベル（０）となる。それと共に、トランジスタＱ２０がオフ、トランジスタＱ２１がオンの状態になるので、出力バッファ２７の出力ノードＮ９のレベル、即ち分周信号／ＶＦＲのレベルが、Ｌレベル（０）となる。
【００６３】
またノードＮ８がＬレベルになると、トランジスタＱ２２がオン、トランジスタＱ２３がオフの状態になるので、出力バッファ２８の出力ノードＮ１０のレベル、即ち分周信号ＶＦＲのレベルが、Ｈレベル（ＶＤＤ−２×Ｖｔｈ）となる。
【００６４】
分周信号ＶＦＲはトランジスタＱ２のゲートに入力される。よって、分周信号ＶＦＲがＨレベルの期間はトランジスタＱ２はオンになり、ノードＮ１のレベルがリーク電流によって低下してしまうことが防止される。また時刻ｔ１５でクロック信号ＣＬＫＹＥがＬレベル（０）になると、トランジスタＱ１２，Ｑ１６がオフになる。トランジスタＱ１６がオフになると、ノードＮ７へのトランジスタＱ１６からの電流供給が無くなり、ノードＮ７のレベルは０になる。
【００６５】
さらに図７の分周回路２０では、時刻ｔ１６で、クロック信号／ＣＬＫＹＯがＨレベル（ＶＤＤ）になると、昇圧容量Ｃ２による容量結合によってノードＮ５（トランジスタＱ１４，Ｑ２２のゲート）が昇圧される。それによりノードＮ５のレベルがＶＤＤ＋Ｖｔｈになると、トランジスタＱ２２のしきい値電圧分の損失が無くなり、分周信号ＶＦＲ（ノードＮ１０）のレベルはＶＤＤまで上昇する。
【００６６】
このときノードＮ５と高電位側電源（ＶＤＤ）との間に接続するトランジスタＱ２５は、ノードＮ５のレベルが過度に高くならないようにして、トランジスタＱ１４，Ｑ２２のしきい値電圧のシフトを抑制している。トランジスタＱ２５はダイオード接続され、カソードを高電位側電源（ＶＤＤ）に接続しており、図８に示すように、ノードＮ５のレベルがＶＤＤ＋Ｖｔｈを超えないようにしている。同様に、ノードＮ７と高電位側電源（ＶＤＤ）との間に接続しているトランジスタＱ２４は、ノードＮ７のレベルがＶＤＤ＋Ｖｔｈを超えないように働く（図９参照）。なお、時刻ｔ１６では、昇圧容量Ｃ１による容量結合によってノードＮ７のレベルも上昇しようとするが、トランジスタＱ１７がオンになっているためＬレベルに保たれる。
【００６７】
その後、時刻ｔ１７でクロック信号／ＣＬＫＹＯがＬレベル（０）になると、昇圧容量Ｃ２による容量結合によってノードＮ５のレベルが所定の電圧ΔＶだけ低下するが、通常、分周信号ＶＦＲの負荷は容量性であるため、トランジスタＱ２２のゲート電圧が低下してもノードＮ１０のレベルは当該負荷によって保持され、分周信号ＶＦＲのレベルは変化しない。
【００６８】
また時刻ｔ１７でノードＮ５に電圧ΔＶのレベル低下が生じても、ノードＮ５は、クロック信号ＣＬＫＹＥがＨレベル（ＶＤＤ）となる度に、トランジスタＱ１２によって図８の如くＶＤＤ−Ｖｔｈのレベルに充電される。さらにノードＮ５は、クロック信号／ＣＬＫＹＯがＨレベルなる度に、昇圧容量Ｃ２による容量結合によってＶＤＤ＋Ｖｔｈに昇圧され、分周信号ＶＦＲ（ノードＮ１０）のレベルはＶＤＤに維持される。
【００６９】
なお、クロック信号ＣＬＫＹＥがＨレベルになったときには、トランジスタＱ１６もオンになってノードＮ７にも電流が供給されるが、このときトランジスタＱ１７がオンになっているため、ノードＮ７はＬレベル（≒０）に保たれ、分周信号／ＶＦＲ（ノードＮ９）のレベルは０に保たれる。
【００７０】
その後、分周信号ＶＦＲがＨレベル、分周信号／ＶＦＲがＬレベルの状態は、スタート信号ＳＴＹＯ，ＳＴＹＥが次にＨレベルに変化するまで維持される。
【００７１】
次に、分周信号ＶＦＲがＨレベル、分周信号／ＶＦＲがＬレベルの状態（ノードＮ８はＬレベル、ノードＮ１はＨレベル）から、再びスタート信号ＳＴＹＯがＨレベルになったときの動作を説明する。
【００７２】
図９を参照し、時刻ｔ２０でスタート信号ＳＴＹＯがＨレベル（ＶＤＤ）となると、トランジスタＱ１がオンし、ノードＮ１にノードＮ８のレベルが伝達され、ノードＮ１はＬレベル（０）になる。それによりトランジスタＱ５はオフし、さらにこのときトランジスタＱ６がオンになっているので、ノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）になる。この結果、トランジスタＱ７がオン、トランジスタＱ８がオフの状態になり、バッファ２２の出力ノードＮ３はＨレベル（ＶＤＤ−２×Ｖｔｈ）となる。
【００７３】
時刻ｔ２１で、スタート信号ＳＴＹＯがＬレベル（０）になるとトランジスタＱ１，Ｑ６はオフになるが、トランジスタＱ２〜Ｑ５から成るラッチの作用により、ノードＮ１，Ｎ２，Ｎ３の各レベルはそのまま保持される。
【００７４】
時刻ｔ２２で、スタート信号ＳＴＹＥがＨレベル（ＶＤＤ）となると、トランジスタＱ９がオンしてノードＮ４にノードＮ３のレベルが伝達される。即ち、ノードＮ４がＨレベルになりトランジスタＱ１３がオンする。このときクロック信号ＣＬＫＹＥはＬレベルなのでトランジスタＱ１２はオフしており、ノードＮ５はＬレベル（０）に変化する。それにより、トランジスタＱ１１がオフになってノードＮ４のレベルはＶＤＤ−Ｖｔｈになる。
【００７５】
このようにノードＮ４がＨレベル、ノードＮ５がＬレベルになると、トランジスタＱ１４がオフ、トランジスタＱ１５がオンの状態になり、ノードＮ６がＬレベル（０）になる。なお、ノードＮ５がＬレベルになるとトランジスタＱ２２もオフになるが、上記のように分周信号ＶＦＲの負荷は容量性であるため、ノードＮ１０のレベルは当該負荷に保持され、この時点では分周信号ＶＦＲのレベルは変化しない。また、ノードＮ６がＬレベルになると、トランジスタＱ１７，Ｑ１９，Ｑ２１がオフになるが、この時点ではクロック信号ＣＬＫＹＥ，／ＣＬＫＹＯがＬレベルであるので、ノードＮ７，Ｎ８，Ｎ９のレベルも変化しない。
【００７６】
そして時刻ｔ２３でスタート信号ＳＴＹＥがＬレベル（０）になるが、トランジスタＱ１０〜Ｑ１３から成るラッチの作用により、ノードＮ４，Ｎ５，Ｎ６の各レベルは保持される。
【００７７】
時刻ｔ２４でクロック信号ＣＬＫＹＥがＨレベル（ＶＤＤ）になると、トランジスタＱ１６がオンになり、ノードＮ７がＨレベル（ＶＤＤ−Ｖｔｈ）になる。それによって、トランジスタＱ１８がオン、トランジスタＱ１９がオフの状態になるので、ノードＮ８はＨレベル（ＶＤＤ−２×Ｖｔｈ）となる。それと共に、トランジスタＱ２０がオン、トランジスタＱ２１がオフの状態になるので、分周信号／ＶＦＲ（ノードＮ９）のレベルもＨレベル（ＶＤＤ−２×Ｖｔｈ）となる。
【００７８】
分周信号／ＶＦＲはトランジスタＱ４，Ｑ１０のゲートに入力される。従って、分周信号／ＶＦＲがＨレベルの期間はトランジスタＱ４，Ｑ１０はオンになり、ノードＮ２，Ｎ４のリーク電流によるレベル低下が防止される。
【００７９】
一方、ノードＮ８がＨレベルになると、トランジスタＱ２２がオフ、トランジスタＱ２３がオンの状態になるので、分周信号ＶＦＲ（ノードＮ１０）のレベルが、Ｌレベル（０）となる。
【００８０】
なお、時刻ｔ２４でクロック信号ＣＬＫＹＥがＨレベルになったときには、トランジスタＱ１２がオンするためノードＮ５に電流が供給され、レベルが若干上昇するが、このときトランジスタＱ１３がオンになっているため、ノードＮ５はＬレベル（≒０）に保たれる。また時刻ｔ２５でクロック信号ＣＬＫＹＥがＬレベル（０）になると、トランジスタＱ１２，Ｑ１６はオフになるのでノードＮ５のレベルは０になる。
【００８１】
さらに図７の分周回路２０では、時刻ｔ２６でクロック信号／ＣＬＫＹＯがＨレベル（ＶＤＤ）になると、昇圧容量Ｃ１による容量結合によってノードＮ７（トランジスタＱ１４，Ｑ２０のゲート）が昇圧される。それによりノードＮ７のレベルがＶＤＤ＋Ｖｔｈになると、トランジスタＱ２０のしきい値電圧分の損失が無くなり、分周信号／ＶＦＲ（ノードＮ８のレベル）はＶＤＤまで上昇する。
【００８２】
このとき、ノードＮ７と高電位側電源（ＶＤＤ）との間に接続しているトランジスタＱ２４の作用により、ノードＮ７のレベルが図９の如くＶＤＤ＋Ｖｔｈを超えないようになっている。なお、時刻ｔ２６では、昇圧容量Ｃ２による容量結合によってノードＮ５のレベルも上昇しようとするが、トランジスタＱ１３がオンになっているためＬレベルに保たれる。
【００８３】
その後時刻ｔ２７でクロック信号／ＣＬＫＹＯがＬレベル（０）になると、昇圧容量Ｃ１による容量結合によってノードＮ７のレベルが所定の電圧ΔＶだけ低下するが、分周信号／ＶＦＲの電位は容量性の負荷に保持され、分周信号／ＶＦＲのレベルは変化しない。
【００８４】
また時刻ｔ２７でノードＮ７に電圧ΔＶのレベル低下が生じても、ノードＮ７はクロック信号ＣＬＫＹＥがＨレベル（ＶＤＤ）となる度に、トランジスタＱ１６によって図９の如くＶＤＤ−Ｖｔｈのレベルに充電される。さらにノードＮ７は、クロック信号／ＣＬＫＹＯがＨレベルなる度に、昇圧容量Ｃ１による容量結合によってＶＤＤ＋Ｖｔｈに昇圧され、分周信号／ＶＦＲ（ノードＮ９）のレベルはＶＤＤに保たれる。
【００８５】
この分周信号ＶＦＲがＬレベル、分周信号／ＶＦＲがＨレベルの状態は、スタート信号ＳＴＹＯ，ＳＴＹＥが次にＨレベルに変化するまで維持される。
【００８６】
図８，図９の動作から分かるように、分周信号ＶＦＲ，／ＶＦＲは、スタート信号ＳＴＹＯ，ＳＴＹＥの周期ごとに（即ち、画像信号の１フレーム期間ごとに）に反転する。つまり、分周信号ＶＦＲ，／ＶＦＲは、スタート信号ＳＴＹＯ，ＳＴＹＥの２倍周期の信号である。よって、この分周信号ＶＦＲ，／ＶＦＲを、ゲートドライバ１１，１２の各シフトレジスタが有する２つの出力プルダウン用のａ−Ｓｉ ＴＦＴをフレーム毎に切り替えるための切替信号として使用することが可能である。
【００８７】
上で説明した動作から分かるように、その切替信号（分周信号ＶＦＲ，／ＶＦＲ）は、汎用的な駆動制御回路が出力する駆動制御信号（スタート信号、クロック信号）のみを用いて生成される。従って、汎用的な駆動制御回路を用いて、２つの出力プルダウン用のａ−Ｓｉ ＴＦＴをフレーム毎に交互に切り替える方式（例えば非特許文献１の方式）のゲートドライバ１１，１２を動作させることができる。つまり、表示装置のコスト上昇を抑制しつつ、ゲートドライバのａ−Ｓｉ ＴＦＴのしきい値電圧の変動に起因する誤動作を防止することが可能になる。
【００８８】
さらに、図７に示したように、分周回路２０は、同一導電型のａ−Ｓｉ ＴＦＴのみで構成されているため、画素マトリクスやゲートドライバ１１，１２と同様の製造プロセスで、ガラス基板上に形成することが可能である。従って、製造プロセスの複雑化および製造コストの増大も抑制することができる。
【００８９】
また上での説明から分かるように、図７の分周回路２０では、分周信号ＶＦＲ，／ＶＦＲを反転させるごとに、全てのａ−Ｓｉ ＴＦＴのゲートのレベル反転する。つまり、各ａ−Ｓｉ ＴＦＴのゲートは１フレーム期間の周期で反転し、継続的にバイアスされない。従って、分周回路２０内のａ−Ｓｉ ＴＦＴにおけるしきい値電圧のシフトも抑制されている。
【００９０】
なお、図７の分周回路２０において、昇圧容量Ｃ１，Ｃ２の容量値を適切に選択して、ノードＮ５，Ｎ７の昇圧レベルを適正に設定することができれば、トランジスタＱ２４，Ｑ２５は無くてもよい。また、ＶＦＲ、／ＶＦＲのＨレベルがＶＤＤ−２×Ｖｔｈのままでもよければ、昇圧容量Ｃ１、Ｃ２およびクロック信号／ＣＬＫＹＯの入力は無くてもよい。即ち、図７の分周回路２０は、駆動制御回路から出力される２相のスタート信号と、少なくとも１相のクロック信号とで駆動することが可能である。
【００９１】
また図７の分周回路２０では、クロック信号ＣＬＫＹＥはノードＮ５，Ｎ７を再充電（リフレッシュ）する目的で用いられているが、繰り返してＨレベルになる信号であれば他のクロック信号であってもよい。また、リーク電流が大きく、１相のクロック信号に基づくリフレッシュを行ってもノードＮ５，Ｎ７のレベルが低下する恐れがある場合には、２相以上のクロック信号を用いてノードＮ５，Ｎ７をリフレッシュするよう構成してもよい。例えば、ノードＮ５を２相のクロックでリフレッシュする場合には、トランジスタＱ１２に並列に別のトランジスタを設け、両者を互いに異なる位相のクロック信号で駆動すればよい。同様に、ノードＮ７を２相のクロックでリフレッシュする場合には、トランジスタＱ１６に並列に別のトランジスタを設け、両者を互いに異なる位相のクロック信号で駆動すればよい。
【００９２】
図４においては、画素マトリクスのゲート線を、奇数ゲートドライバ１１と偶数ゲートドライバ１２の２つを用いて駆動する方式のものを示したが、本発明は１つのゲートドライバで駆動する方式の表示装置にも適用可能である。その例を図１０に示す。
【００９３】
図１０のように、ゲート線Ｇ１，Ｇ２，・・・を１つのゲートドライバ１３で駆動させる場合、駆動制御回路１１０からゲートドライバ１３へは、１相のスタート信号ＳＴＹと、２相のクロック信号ＣＬＫＹ，／ＣＬＫＹが入力される。
【００９４】
上記したように、汎用の駆動制御回路（ＬＳＩ）は、ゲートドライバが１つの場合と２つの場合とのいずれにも対応できるよう、両方の場合の駆動制御信号を出力可能なように構成されているものがある。図１０の駆動制御回路１１０はそのタイプのものであり、上記のスタート信号ＳＴＹ、クロック信号ＣＬＫＹ，／ＣＬＫＹのみならず、図４の構成で使用した２相のスタート信号ＳＴＹＯ，ＳＴＹＥ並びに、図１０では図示していないが４相のクロック信号ＣＬＫＹＯ，／ＣＬＫＹＯ，ＣＬＫＹＥ，ＣＬＫＹＯも出力可能である。
【００９５】
従って図１０のように、分周回路２０を２相のスタート信号ＳＴＹＯ，ＳＴＹＥと、２相のクロック信号ＣＬＫＹ，／ＣＬＫＹを用いて駆動すれば、図４の構成と同様の動作により、図１１に示すような１フレーム期間ごとに反転する分周信号ＶＦＲ，／ＶＦＲを得ることができる。即ち、画素マトリクスのゲート線を１つのゲートドライバ１３で駆動する場合においても、上記と同様の効果が得られる。
【００９６】
また図１０においては、分周回路２０を２相のスタート信号ＳＴＹＯ，ＳＴＹＥと、２相のクロック信号ＣＬＫＹ，／ＣＬＫＹを用いて駆動したが、クロック信号ＣＬＫＹ，／ＣＬＫＹに代えて、他の組み合わせによる２相クロック信号であってもよい。例えばクロック信号ＣＬＫＹＥ，／ＣＬＫＹＯを用いてもよい。もちろん、図４の構成においても、クロック信号ＣＬＫＹＥ，／ＣＬＫＹＯに代えて、クロック信号ＣＬＫＹ，／ＣＬＫＹを使用してもよい。
【００９７】
また図１１から分かるように、スタート信号ＳＴＹＯと、スタート信号ＳＴＹとは同一の信号であるので、図１０においてスタート信号ＳＴＹＯに代えてスタート信号ＳＴＹを用いてもよい。
【００９８】
なお、本実施の形態においては、本発明の表示装置が備える画素、ゲートドライバおよび分周回路を構成する薄膜トランジスタが形成される半導体層は非晶質シリコン（ａ−Ｓｉ）であり、それらの薄膜トランジスタがａ−Ｓｉ ＴＦＴであるとして説明を行ったが、本発明の適用はそれに限定されるものではない。例えば有機ＴＦＴなどを用いた場合に対しても適用可能である。先に述べたように、有機ＴＦＴは、ａ−Ｓｉ ＴＦＴと同様にしきい値電圧のシフトの問題を有しているので、ａ−Ｓｉ ＴＦＴの場合と同様の効果が得られるため有効である。またこのことは以下に示す実施の形態においても同様である。
【００９９】
＜実施の形態２＞
実施の形態２では、図７とは異なる分周回路２０の回路構成例を示す。図１２は、実施の形態２に係る分周回路２０ａの回路構成示す図である。
【０１００】
分周回路２０ａにおいては、スタート信号ＳＴＹＥの入力端子とノードＮ５との間に、トランジスタＱ２６が設けられている点で、図７の分周回路２０とは異なっている。即ち、分周回路２０ａは、ノードＮ１とノードＮ５との間に、図７のラッチ・インバータ２３に代えて、トランジスタＱ１０〜Ｑ１３，Ｑ２６により構成されるラッチ・インバータ２３ａを備えている。
【０１０１】
図１３は、分周回路２０ａの動作を示すタイミング図であり、分周信号ＶＦＲがＨレベル、分周信号／ＶＦＲがＬレベルの状態から、分周信号ＶＦＲがＬレベル、分周信号／ＶＦＲがＨレベルの状態へ遷移する動作を示している（即ち図１３は、上で示した図８に対応している）。
【０１０２】
図８で説明したように図７の分周回路２０では、ノードＮ５はクロック信号ＣＬＫＹＥがＨレベルになる時刻ｔ１４で、ＬレベルからＨレベルへと遷移するよう動作していた。それに対し図１３の分周回路２０ａでは、時刻ｔ１２でスタート信号ＳＴＹＥがＨレベルになるとトランジスタＱ２６がオンになるので、その時点でノードＮ５はＨレベルへと遷移する。またそれに伴って、ノードＮ６〜Ｎ１０のレベルも時刻ｔ１２で切り替わる。このノードＮ５〜Ｎ１０のレベルの切り替わりタイミング以外は、図７の分周回路２０の動作と同様であるので、ここでの詳細な説明は省略する。
【０１０３】
＜実施の形態３＞
実施の形態３でも、図７とは異なる分周回路２０の回路構成例を示す。図１４は、実施の形態３に係る分周回路２０ｂの回路構成示す図である。図１４の分周回路２０ｂにおいては、図７のトランジスタＱ１に代えてバッファ２９が設けられ、さらに図７のバッファ２２およびトランジスタＱ９に代えてバッファ２２ａが設けられる。それ以外の構成は、図７と同様である。
【０１０４】
バッファ２９は、トランジスタＱ１８ａ，１９ａで構成されるバッファ回路と、当該バッファ回路とスタート信号ＳＴＹＯの入力端子との間に接続するトランジスタＱ１ａと、当該バッファ回路と低電位側電源との間に接続するトランジスタＱ１ｂとにより構成されている。トランジスタＱ１８ａのゲートには、トランジスタＱ１８のゲート（ノードＮ７）と接続し、トランジスタＱ１９ａのゲートはトランジスタＱ１９のゲート（ノードＮ６）と接続している。またトランジスタＱ１ａ，Ｑ１ｂのゲートは、共にスタート信号ＳＴＹＯの入力端子に接続されている。
【０１０５】
従って、スタート信号ＳＴＹＯがＨレベルになる期間は、トランジスタＱ１ａ，Ｑ１ｂがオンであるので、バッファ２９は、バッファ２６の出力レベル（ノードＮ８のレベル）と同じものをノードＮ１に出力する。またスタート信号ＳＴＹＯがＬレベルの期間は、トランジスタＱ１ａ，Ｑ１ｂがオフであるので、ノードＮ１は、ノードＮ６およびノードＮ７から電気的に分離される。つまりバッファ２９は、図７のトランジスタＱ１と同様の動作を行うこととなる。
【０１０６】
またバッファ２２ａは、トランジスタＱ７ａ，Ｑ８ａで構成されるバッファ回路と、当該バッファ回路とスタート信号ＳＴＹＥの入力端子との間に接続するトランジスタＱ９ａと、当該バッファ回路と低電位側電源との間に接続するトランジスタＱ９ｂとにより構成されている。トランジスタＱ７ａは、図７のトランジスタＱ７と同様にゲートがノードＮ２に接続しており、トランジスタＱ８ａは、図７のトランジスタＱ８と同様にゲートがノードＮ１と接続している。またトランジスタＱ９ａ，Ｑ９ｂのゲートは、共にスタート信号ＳＴＹＥの入力端子に接続されている。
【０１０７】
従って、スタート信号ＳＴＹＥがＨレベルになる期間はトランジスタＱ９ａ，Ｑ９ｂがオンであるので、バッファ２２ａはノードＮ２のレベルをノードＮ４に出力する。またスタート信号ＳＴＹＯがＬレベルの期間は、トランジスタＱ９ａ，Ｑ９ｂがオフであるので、ノードＮ４は、ノードＮ１およびノードＮ２から電気的に分離される。つまりこのバッファ２９は、図７の回路のバッファ２２およびトランジスタＱ９と同様の動作を行うこととなる。
【０１０８】
以上より、図１４の分周回路２０ｂは、図７の分周回路２０と同じ動作を行うことが分かる。また、分周回路２０ｂ全体の動作については、実施の形態１で説明したとおりであるので、ここでの説明は省略する。
【０１０９】
＜実施の形態４＞
先に示した図７の分周回路２０において、例えばノードＮ５は、分周回路２０の動作周期の半分の期間はＬレベルである。トランジスタＱ１２のゲートにはクロック信号ＣＬＫＹＥが入力されるが、ノードＮ５がＬレベルである期間にトランジスタＱ１２のゲートがＨレベルになると、当該ゲートはソース（ノードＮ５）に対して正にバイアスされる。逆に、ノードＮ５がＨレベルである期間には、トランジスタＱ１２のゲートがＬレベルになると、当該ゲートはソースに対して負にバイアスされる。また、動作周期の全体にわたって、トランジスタＱ１２のゲートがＬレベルになったときには、当該ゲートはドレイン（ＶＤＤ）に対して負にバイアスされる。
【０１１０】
上記のようなゲートの正／負のバイアスによって、トランジスタＱ１２のしきい値電圧はシフトするが、通常、正のバイアスによるシフトの方が起こりやすいため、トランジスタＱ１２のしきい値電圧は正側にシフト（上昇）する恐れがある。トランジスタＱ１２のしきい値電圧（Ｖｔｈ）が上昇すると、ノードＮ５のＨレベルの電位（ＶＤＤ−Ｖｔｈ）が低下し、その結果、分周信号ＶＦＲ（ノードＮ１０）のＨレベルの電位が低下するという問題が生じる。
【０１１１】
同様に、トランジスタＱ１６のしきい値電圧（Ｖｔｈ）も正側にシフトする恐れがある。その場合にはノードＮ７のＨレベルの電位（ＶＤＤ−Ｖｔｈ）が低下して、分周信号／ＶＦＲ（ノードＮ９）のＨレベルの電位が低下してしまう問題が生じる。
【０１１２】
上記したように図７の分周回路２０では、昇圧容量Ｃ１，Ｃ２によって、それぞれノードＮ７，Ｎ５のレベル低下を補償している。昇圧容量Ｃ１，Ｃ２の容量を大きくすればその補償能力は向上するが、その反面、その容量によってノードＮ７，Ｎ５のレベルの立上がりに遅延が生じるため限界がある。
【０１１３】
図１５は、実施の形態４に係る分周回路２０ｃの回路図であり、上記の問題を解決することを可能にしている。図１５の分周回路２０ｃにおいては、図７のトランジスタＱ２０に代えて抵抗素子Ｒ１が設けられ、さらに図７のトランジスタＱ２２に代えて抵抗素子Ｒ２が設けられる。即ち、抵抗素子Ｒ１は、高電位側電源（ＶＤＤ）とノードＮ９との間に接続し、トランジスタＱ２１と共に出力バッファ２７を構成しており、抵抗素子Ｒ２は、高電位側電源とノードＮ１０との間に接続し、トランジスタＱ２３と共に出力バッファ２８を構成している。なお、分周回路２０ｃの動作自体は、実施の形態１で説明した図７の分周回路２０の動作とほぼ同じであるので、ここでの詳細な説明は省略する。
【０１１４】
図１５の分周回路２０ｃにおいては、分周信号ＶＦＲのＨレベルは抵抗素子Ｒ２を介して設定されるので、トランジスタＱ２３がオフになれば分周信号ＶＦＲ（ノードＮ１０）はＶＤＤとなる。つまり図７の分周回路２０の場合と異なり、分周信号ＶＦＲのレベルはノードＮ５のレベルの影響を受けないので、トランジスタＱ１２のしきい値電圧の上昇が生じても、上記のような問題は生じない。
【０１１５】
同様に、分周信号／ＶＦＲのＨレベルは抵抗素子Ｒ１を介して設定されるので、トランジスタＱ２１がオフになれば分周信号／ＶＦＲ（ノードＮ９）のレベルはＶＤＤとなる。つまり図７の分周回路２０の場合と異なり、分周信号／ＶＦＲのレベルはノードＮ７のレベルの影響を受けないので、トランジスタＱ１６のしきい値電圧の上昇が生じても、上記のような問題は生じない。
【０１１６】
また結果として、ノードＮ５，Ｎ７のレベルを補償する昇圧容量Ｃ１，Ｃ２、並びにクランプ素子であるトランジスタＱ２４，Ｑ２５は設ける必要もなくなる。
【０１１７】
なお、トランジスタＱ１２のしきい値電圧の上昇は、ノードＮ６のＨレベルの電位の低下も招き、同様にトランジスタＱ１６のしきい値電圧の上昇は、ノードＮ８のＨレベルの電位の低下も招くため、それぞれトランジスタＱ２１，Ｑ２３のオン動作にも影響を与え得る。この対策としては、トランジスタＱ２１，Ｑ２３が非飽和領域で動作するように、抵抗素子Ｒ１，Ｒ２の抵抗値とトランジスタＱ２１，Ｑ２３のオン抵抗の値とを適切に設定すればよい。そうすることにより、分周信号／ＶＦＲ（ノードＮ９）および分周信号ＶＦＲ（ノードＮ１０）のＬレベルの電位の上昇は、無視できる程度に小さいものとなる。
【０１１８】
通常、ａ−Ｓｉ ＴＦＴの製造工程と並行して、特定の抵抗値を有する抵抗素子を形成することは困難であるため、抵抗素子Ｒ１，Ｒ２としてはディスクリートの抵抗素子を用いるとよい。また一般的に、ディスクリートの抵抗素子は安価であるため、図１５の分周回路２０ｃを採用することに伴う装置のコスト上昇は問題とならない程度に小さいものと考えられる。
【０１１９】
なお、本実施の形態においては、図７の分周回路２０のトランジスタＱ２０，Ｑ２２に代えて抵抗素子Ｒ１，Ｒ２を設けた構成について説明したが、図１２の分周回路２０ａおよび図１４の分周回路２０ｂにおいて、トランジスタＱ２０，Ｑ２２に代えて抵抗素子Ｒ１，Ｒ２を設けた構成にしてもよく、上記と同様の効果が得られることは明らかである。
【０１２０】
＜実施の形態５＞
実施の形態５では、本発明に係る表示装置に適用されるゲートドライバ（上記のゲートドライバ１１，１２，１３）を構成するシフトレジスタの具体例を示す。ゲートドライバは、縦続接続（カスケード接続）した複数のシフトレジスタ回路により構成されるが（図１７参照）、以下、その個々のシフトレジスタ回路を「単位シフトレジスタ」と称する。
【０１２１】
説明の便宜上、本実施の形態の説明に先立って、従来のゲートドライバに使用されていたシフトレジスタについて簡単に説明する。図１６は、従来のゲートドライバに用いられていた単位シフトレジスタＳＲＡの回路図である。
【０１２２】
この単位シフトレジスタＳＲＡは、全てｎチャネル型のａ−Ｓｉ ＴＦＴ（以下「トランジスタ」）により構成されており、入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子Ａ、第２クロック端子Ｂを有している。出力端子ＯＵＴは、ゲートドライバの出力端子に相当する。
【０１２３】
単位シフトレジスタＳＲＡにおいて、ゲート線Ｇｎに駆動信号を出力するための出力段は、出力端子ＯＵＴと第１クロック端子Ａとの間に接続するトランジスタＴ１と、出力端子ＯＵＴと低電位側電源（０）との間に接続する出力プルダウン用のトランジスタＴ２とにより構成されている。トランジスタＴ１のゲートノードをノードＮＤ１、トランジスタＴ２のゲートノードをノードＮＤ２と定義する。
【０１２４】
ノードＮＤ１と高電位側電源（ＶＤＤ）との間には、トランジスタＴ３が接続し、ノードＮＤ１と低電位側電源との間には、トランジスタＴ４が接続する。トランジスタＴ３のゲートは入力端子ＩＮに接続し、トランジスタＴ４のゲートはノードＮＤ２に接続する。ノードＮＤ２と高電位側電源（ＶＤＤ）との間には、ダイオード接続されたトランジスタＴ５が接続し、ノードＮＤ２と低電位側電源との間にはトランジスタＴ６が接続する。トランジスタＴ６のゲートはノードＮＤ１に接続する。トランジスタＴ７は、ノードＮＤ１と低電位側電源との間に接続し、そのゲートは第２クロック端子Ｂに接続される。
【０１２５】
また図１７に示すように、ゲートドライバＧＤは、複数の単位シフトレジスタＳＲＡがカスケード接続して構成される。図１７に示す単位シフトレジスタＳＲＡ１，ＳＲＡ２，・・・は、全て図１６の単位シフトレジスタＳＲＡと同じものである。図１７のように、各単位シフトレジスタＳＲＡの入力端子ＩＮには、その前段の単位シフトレジスタＳＲＡの出力端子ＯＵＴが接続される。但し、第１段目の単位シフトレジスタＳＲＡの入力端子ＩＮは、駆動制御装置ＣＴＬに接続し、画像信号の各フレーム期間の先頭に対応するスタート信号ＳＴが入力される。
【０１２６】
図１７の構成では、ゲートドライバＧＤは、駆動制御装置ＣＴＬが出力する１相のスタート信号ＳＴおよび、２相のクロック信号ＣＬＫ，／ＣＬＫを用いて駆動される。その場合、それぞれの単位シフトレジスタＳＲＡの第１クロック端子Ａには、隣接する単位シフトレジスタＳＲＡに互いに逆相のクロック信号が入力されるよう、クロック信号ＣＬＫ，／ＣＬＫのうちの片方が入力される。また、各単位シフトレジスタＳＲＡの第２クロック端子Ｂは、その次段の単位シフトレジスタＳＲＡの出力端子ＯＵＴ（次段のゲート線Ｇｎ＋１）に接続する。
【０１２７】
図１６の単位シフトレジスタの動作を説明する。説明の簡単のため、単位シフトレジスタＳＲＡの第１クロック端子Ａにクロック信号ＣＬＫが入力されるものとして説明を行う。
【０１２８】
まず、ゲート線Ｇｎの非選択時においては、ノードＮＤ１はＬレベル、ノードＮＤ２はＨレベルであり、それによってトランジスタＴ１はオフ、トランジスタＴ２はオンになっているので出力端子ＯＵＴ（ゲート線Ｇｎ）はＬレベルに固定されている。
【０１２９】
その状態から、前段の単位シフトレジスタＳＲＡの出力端子ＯＵＴ（前段のゲート線Ｇｎ−１）がＨレベルになると、それが入力端子ＩＮに入力され、トランジスタＴ３がオンとなる。このときノードＮＤ２はＬレベルなのでトランジスタＴ４もオンしているが、トランジスタＴ３のオン抵抗はトランジスタＴ４のオン抵抗に比べ十分低く設定されており、ノードＮＤ１はＨレベルに変化する。その結果トランジスタＴ１がオンとなる。
【０１３０】
ノードＮＤ１がＨレベルになるとトランジスタＴ６がオンになる。トランジスタＴ６のオン抵抗はトランジスタＴ５のオン抵抗に比べ十分低く設定されており、ノードＮＤ２はＬレベルに変化する。その結果トランジスタＴ２がオフとなる。
【０１３１】
このようにトランジスタＴ１がオン、トランジスタＴ２がオフとなった状態では、出力端子ＯＵＴのレベルはクロック信号ＣＬＫのレベルに追随して変化する。よって、クロック信号ＣＬＫがＨレベルになる期間、出力端子ＯＵＴ（ゲート線Ｇｎ）もＨレベルになって、ゲート線Ｇｎが選択される。
【０１３２】
ゲート線ＧｎがＨレベルになると、次段の単位シフトレジスタＳＲＡの入力端子ＩＮがＨレベルになるので、上記と同様の動作により次段の単位シフトレジスタＳＲＡのトランジスタＴ１がオン、トランジスタＴ２がオフの状態となる。そしてクロック信号／ＣＬＫがＨレベルになると次段のゲート線Ｇｎ＋１がＨレベルになる。
【０１３３】
第２クロック端子Ｂは次段のゲート線Ｇｎ＋１に接続しているので、次段のゲート線Ｇｎ＋１がＨレベルになるとトランジスタＴ７はオンになり、ノードＮＤ１がＬレベル、ノードＮＤ２はＨレベルの状態、即ちゲート線Ｇｎの非選択状態に戻る。
【０１３４】
以上の動作を、図１７のようにカスケード接続された単位シフトレジスタＳＲＡ１，ＳＲＡ２，・・・が順に行う。それによって、第１段目の単位シフトレジスタＳＲＡ１の入力端子ＩＮに入力されたスタート信号ＳＴが、クロック信号ＣＬＫ，／ＣＬＫに同期してシフトされながら、単位シフトレジスタＳＲＡ２，ＳＲＡ３，・・・と順番に伝達される。その結果、ゲートドライバＧＤは図１８に示すタイミング図の如く、クロック信号ＣＬＫ，／ＣＬＫに同期して、ゲート線ＧＬ１，ＧＬ２，ＧＬ３，・・・を順にＨレベルにする。
【０１３５】
ここで、図１８のタイミング図の最下段に、第１段目の単位シフトレジスタＳＲＡ１におけるノードＮＤ２の電圧波形を示す。ゲート線のそれぞれは、１フレーム期間に１度だけ選択されるため、各単位シフトレジスタＳＲＡのノードＮＤ２は、その期間以外は継続的にＨレベルに保持される。即ち、トランジスタＴ２およびトランジスタＴ４のゲートは、殆どの期間継続的にバイアスされる。それによって、上述したａ−Ｓｉ ＴＦＴのしきい値電圧のシフトの問題が生じていたのである。
【０１３６】
以下、実施の形態５に係る単位シフトレジスタについて説明する。図１９は、実施の形態５に係る単位シフトレジスタＳＲＢの回路図であり、本発明の表示装置に適用されるゲートドライバを構成するものである。同図の如く、この単位シフトレジスタＳＲＢも、全てｎチャネル型のａ−Ｓｉ ＴＦＴ（以下「トランジスタ」）により構成されている。但し、入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子Ａ、第２クロック端子Ｂに加え、分周信号ＶＦＲの入力端子Ｓ１（以下「ＶＦＲ端子Ｓ１」）、分周信号／ＶＦＲの入力端子Ｓ２（以下「／ＶＦＲ端子Ｓ２」）を有している。出力端子ＯＵＴは、ゲートドライバの出力端子に相当する。
【０１３７】
単位シフトレジスタＳＲＢにおいて、ゲート線Ｇｎに駆動信号を出力するための出力段は、出力端子ＯＵＴと第１クロック端子Ａとの間に接続するトランジスタＴ１と、共に出力端子ＯＵＴと低電位側電源との間に接続する２つの出力プルダウン用のトランジスタＴ２ａ，Ｔ２ｂにより構成されている。トランジスタＴ２ａ，Ｔ２ｂは互いに並列に接続している。ここで、トランジスタＴ１のゲートノードをノードＮＤ１、トランジスタＴ２ａのゲートノードをノードＮＤ２ａ、トランジスタＴ２ｂのゲートをノードＮＤ２ｂと定義する。
【０１３８】
ノードＮＤ１と高電位側電源（ＶＤＤ）との間には、トランジスタＴ３が接続している。またノードＮＤ１と低電位側電源との間には、ゲートがノードＮＤ２ａに接続したトランジスタＴ４ａと、ゲートがノードＮＤ２ｂに接続したトランジスタＴ４ｂとが接続する。
【０１３９】
ノードＮＤ２ａとＶＦＲ端子Ｓ１の間には、ダイオード接続されたトランジスタＴ５ａが接続し、ノードＮＤ２ａと低電位側電源との間にはトランジスタＴ６ａが接続する。ノードＮＤ２ｂと／ＶＦＲ端子Ｓ２との間には、ダイオード接続されたトランジスタＴ５ｂが接続し、ノードＮＤ２ｂと低電位側電源との間にはトランジスタＴ６ｂが接続する。トランジスタＴ６ａ，Ｔ６ｂのゲートは共にノードＮＤ１に接続する。
【０１４０】
トランジスタＴ７は、ノードＮＤ１と低電位側電源との間に接続し、そのゲートは第２クロック端子Ｂに接続される。
【０１４１】
ノードＮＤ２ａとＶＦＲ端子Ｓ１との間には、ゲートがノードＮＤ２ｂに接続するトランジスタＴ８ａが接続している。またノードＮＤ２ｂと／ＶＦＲ端子Ｓ２との間には、ゲートがノードＮＤ２ａに接続するトランジスタＴ８ｂが接続している。
【０１４２】
以下、この単位シフトレジスタＳＲＢの動作について説明する。ノードＮＤ１がトランジスタＴ７によってＬレベルにリセットされた状態（即ちゲート線Ｇｎの非選択状態）を考える。
【０１４３】
このとき分周信号ＶＦＲがＨレベル、分周信号／ＶＦＲがＬレベルであるとすると、ノードＮＤ２ａがＨレベルになり、トランジスタＴ８ｂがオンになる。また、トランジスタＴ５ｂを介してノードＮＤ２ｂに電流が流れ込むこともないので、ノードＮＤ２ｂはＬレベル（０）になる。よって、トランジスタＴ２ｂおよびトランジスタＴ４ｂは、ゲートがバイアスされずに休止状態になる。またトランジスタＴ５ｂ，Ｔ６ｂも、電源が供給されないため動作しない。つまり、分周信号ＶＦＲがＨレベル、分周信号／ＶＦＲがＬレベルの期間では、この単位シフトレジスタＳＲＢは、トランジスタＴ１，Ｔ２ａ，Ｔ３，Ｔ４ａ，Ｔ５ａ，Ｔ６ａ，Ｔ７の組み合わせによって、図１６に示した単位シフトレジスタＳＲＡと等価な回路が構成される。
【０１４４】
逆に、分周信号ＶＦＲがＬレベル、分周信号／ＶＦＲがＨレベルであった場合には、ノードＮＤ２ｂがＨレベルになり、トランジスタＴ８ａがオンになる。また、トランジスタＴ５ａを介してノードＮＤ２ａに電流が流れ込むこともないので、ノードＮＤ２ａがＬレベル（０）になる。よってこの場合には、トランジスタＴ２ａおよびトランジスタＴ４ａが、ゲートがバイアスされずに休止状態になる。また、トランジスタＴ５ａ，Ｔ６ａも動作しない。つまり、分周信号ＶＦＲがＬレベル、分周信号／ＶＦＲがＨレベルの期間では、この単位シフトレジスタＳＲＢは、トランジスタＴ１，Ｔ２ｂ，Ｔ３，Ｔ４ｂ，Ｔ５ｂ，Ｔ６ｂ，Ｔ７の組み合わせによって、図１６に示した単位シフトレジスタＳＲＡと等価な回路が構成される。
【０１４５】
従って、複数の単位シフトレジスタＳＲＢを、図１７と同様にカスケード接続してゲートドライバＧＤを構成することにより、図１８と同様の動作を行うことができる。なお且つ、分周信号ＶＦＲ，／ＶＦＲが反転するごとに（即ち１フレーム期間ごとに）、トランジスタＴ２ａ，Ｔ４ａのペアとトランジスタＴ２ｂ，Ｔ４ｂのペアとを、交互に休止状態にして、そららのゲートが継続的にバイアスされることを防止することができる。つまり、単位シフトレジスタＳＲＢで構成されるゲートドライバＧＤによれば、ａ−Ｓｉ ＴＦＴのしきい値シフトによる誤動作を防止でき、表示装置の信頼性が向上する。
【０１４６】
＜実施の形態６＞
以上の実施の形態では、ゲートドライバが１つの場合と２つの場合とのいずれにも対応可能な駆動制御回路１１０が使用されることを前提としていた。しかし、汎用の駆動制御回路の中にはゲートドライバが１つの場合にしか対応できないもの（１相のスタート信号ＳＴＹおよび２相のクロック信号ＣＬＫＹ、／ＣＬＫＹしか出力できないもの）も多く存在している。両者を比較すると、ゲートドライバが１つの場合にしか対応できないものの方が、制御信号の出力回路が少なくて済むため当然コストは安くなる。そこで本実施の形態では、そのような駆動制御回路１１０を用いて分周回路２０を駆動させる手法を提案する。
【０１４７】
図２０は、実施の形態６に係る表示装置の概略構成を示すブロック図である。図２０に示されるように本実施の形態に係る表示装置は、ｍ本のゲート線Ｇ１，Ｇ２，・・・Ｇｍを備えており、それら全てを１つのゲートドライバ１３で駆動する。駆動制御回路１１０からゲートドライバ１３へは、１相のスタート信号ＳＴＹと、２相のクロック信号ＣＬＫＹ，／ＣＬＫＹとが入力される。またそれらの信号は、分周回路２０にも入力されている。
【０１４８】
ゲートドライバ１３は、縦続接続した複数の単位シフトレジスタにより構成される。上記の実施の形態と同様に、それらの単位シフトレジスタは、分周信号ＶＦＲ，／ＶＦＲに基づいて２つの出力プルダウン用のａ−Ｓｉ ＴＦＴを交互に切り替える方式のもの（例えば図１９の単位シフトレジスタＳＲＢ）である。ゲートドライバ１３が駆動するゲート線はｍ本であるが、本実施の形態のゲートドライバ１３は、それらｍ本のゲート線を駆動するｍ個の単位シフトレジスタに加えて、その最終段（第ｍ段目）のさらに次段に、単位シフトレジスタＳＲｍ＋１を有している。この単位シフトレジスタＳＲｍ＋１も、図１９のように２つの出力プルダウン用のａ−Ｓｉ ＴＦＴを有するものでよいが、図１６のような従来の単位シフトレジスタを用いることもできる。単位シフトレジスタＳＲｍ＋１は最終段の単位シフトレジスタに続いて信号を出力する。その信号はゲート線を駆動するものではないが、以下では説明の便宜上「駆動信号ＧＳｍ＋１」と称す。
【０１４９】
また、ゲートドライバ１３はさらに、単位シフトレジスタＳＲｍ＋１の次段にダミーの単位シフトレジスタＳＲＤを有している。単位シフトレジスタＳＲＤは単位シフトレジスタＳＲｍ＋１に続いて信号を出力し、その信号は単位シフトレジスタＳＲｍ＋１をリセットする（図１９の例であれば、トランジスタＴ７をオンにしてノードＮＤ１をＬレベルにする）ために使用されるものである。
【０１５０】
なお、図２０の単位シフトレジスタＳＲＤに相当する、縦続接続の最終段の単位シフトレジスタをリセットするダミーの単位シフトレジスタは、図１，図４および図１０に示したゲートドライバ１０１，１０２，１１，１２，１３等にも通常備えられるものであるが、それらの図においては省略した。
【０１５１】
本実施の形態においても分周回路２０としては、図７、図１２、図１４および図１５に示したものを用いることができる。即ち、それら各図の分周回路２０に対し、スタート信号ＳＴＹＯに代えてスタート信号ＳＴＹを入力し、スタート信号ＳＴＹＥに代えて駆動信号ＧＳｍ＋１を入力し、クロック信号ＣＬＫＹＥに代えてクロック信号ＣＬＫＹを入力し、クロック信号／ＣＬＫＹＯに代えてクロック信号／ＣＬＫＹを入力すればよい。その場合の分周回路２０の動作波形を図２１に示す。駆動信号ＧＳｍ＋１および駆動信号ＧＳｍ＋２は、共に１フレーム期間の周期を有し、且つ、互いに位相が異なる信号の組であるので、図５を用いて説明した理論に基づいて、分周回路２０が出力する分周信号ＶＦＲ、／ＶＦＲは、それぞれ駆動信号ＧＳｍ＋１が活性化される（Ｈレベルになる）度にレベルの反転を繰り返す。つまり図２０の構成によっても、分周信号ＶＦＲ、／ＶＦＲは、１フレーム期間の周期（即ち、スタート信号ＳＴＹを１／２分周した周期）を有する。
【０１５２】
よって、この分周信号ＶＦＲ，／ＶＦＲを、ゲートドライバ１３の各単位シフトレジスタが有する２つの出力プルダウン用のａ−Ｓｉ ＴＦＴをフレーム毎に切り替えるための切替信号として使用することが可能である。
【０１５３】
このように本実施の形態によれば、駆動制御回路１１０が、ゲートドライバが１つの場合に使用される１相のスタート信号ＳＴＹと２相のクロック信号ＣＬＫＹ、／ＣＬＫＹしか出力できない場合であっても、切替信号（分周信号ＶＦＲ，／ＶＦＲ）を生成することができる。従って、本発明における更なるコスト削減を図ることができる。
【０１５４】
本実施の形態では、ゲートドライバ１３を構成する複数の単位シフトレジスタのうち、画素を駆動するものとは別に設けられた単位シフトレジスタＳＲｍ＋１の出力信号（駆動信号ＧＳｍ＋１）を分周回路２０の駆動に用いた。しかし、その駆動信号ＧＳｍ＋１に代えて、スタート信号ＳＴＹと位相が異なる任意の信号を用いても、分周回路２０を駆動可能であるので、例えば、ゲート線を駆動する所定の単位シフトレジスタの出力信号を、分周回路２０の駆動にも兼用させてもよい。そうすれば、単位シフトレジスタＳＲｍ＋１を設ける必要がなくなるという利点が得られる。しかし、分周回路２０の駆動を行う単位シフトレジスタの負荷が増大するため、それが駆動するゲート線の駆動速度が遅くなるという欠点を伴うことに留意すべきである。
【０１５５】
＜実施の形態７＞
先に述べたように、実施の形態６の分周回路２０としては、図７、図１２、図１４および図１５に示したものを用いることができる。しかしその場合には次のような問題を伴う。
【０１５６】
例えば図７の分周回路２０を実施の形態６に適用した場合を考える。このとき分周回路２０のトランジスタＱ１のゲートにはスタート信号ＳＴＹが入力され、トランジスタＱ９のゲートには駆動信号ＧＳｍ＋１が入力される。スタート信号ＳＴＹは画像信号の各フレーム期間の先頭に対応するものであり、一方、駆動信号ＧＳｍ＋１が活性化するのは第ｍ本目のゲート線Ｇｍが活性化した後であるので、スタート信号ＳＴＹが活性化するタイミングと駆動信号ＧＳｍ＋１が活性化するタイミングとの間には１フレーム期間の間隔が空く。従って、トランジスタＱ１がオンするタイミングとトランジスタＱ９がオンするタイミングとの間隔、即ち図７のノードＮ１〜Ｎ３のレベルが変化するタイミングとノードＮ４〜Ｎ１０のレベルが変化するタイミングとの間の時間は、１フレーム期間の長さになる。
【０１５７】
従って、例えばスタート信号ＳＴＹによりトランジスタＱ１がオンしてノードＮ１がＨレベルからＬレベルに変化しても、分周信号ＶＦＲ（ノードＮ１０）はすぐにはＬレベルに変化せず、その後１フレーム期間の間はＨレベルのままである。よってその間はトランジスタＱ２，Ｑ３が両方オンになるため貫通電流が流れ、消費電力が増大してしまう。またその間は分周信号／ＶＦＲ（ノードＮ９）はＬレベルであるので、トランジスタＱ４，Ｑ５は両方オフであり、ＨレベルであるべきノードＮ２の電位がトランジスタＱ５のリーク電流によって低下して誤動作が生じることが懸念される。
【０１５８】
逆に、スタート信号ＳＴＹによりノードＮ１がＬレベルからＨレベルに変化した場合には、その後１フレーム期間、分周信号ＶＦＲ（ノードＮ１０）はＬレベルのままであり、その間トランジスタＱ２，Ｑ３は両方オフになるため、トランジスタＱ３のリーク電流によるノードＮ１の電位の低下が懸念される。またその間、分周信号／ＶＦＲ（ノードＮ９）はＨレベルであるのでトランジスタＱ４，Ｑ５が両方オンになり貫通電流が流れてしまう。この問題は、図１２、図１４および図１５の回路においても同様に生じる。
【０１５９】
このように、実施の形態６（図２０）の分周回路２０として図７、図１２、図１４および図１５のものを使用する場合には、消費電力の増大およびリーク電流に起因する誤動作の問題を伴う。そこで実施の形態７においては、実施の形態６に係る表示装置への使用に適した分周回路２０を提案する。
【０１６０】
図２２は実施の形態７に係る分周回路２０ｄの回路構成を示す図である。同図においては、図７に示したものと同様の機能を有する要素には同一符号を付してあるので、主に以下では図７と異なる構成の部分を説明する。
【０１６１】
図２２に示されるように、トランジスタＱ１のゲートにはスタート信号ＳＴＹが入力され、トランジスタＱ９のゲートには駆動信号ＧＳｍ＋１が入力される。なお本実施の形態においては、スタート信号ＳＴＹはクロック信号／ＣＬＫＹに同期するタイミングで活性化され（即ちゲート線Ｇ１はクロック信号ＣＬＫＹに同期して活性化される）、駆動信号ＧＳｍ＋１はクロック信号ＣＬＫＹに同期して活性化される（即ちゲート線Ｇｍはクロック信号／ＣＬＫＹに同期して活性化される）ものとする。
【０１６２】
この分周回路２０ｄにおいて特徴的なのは、バッファ２２の出力ノードに接続したインバータ３０を有している点である。このインバータ３０は、図５に示した分周回路の基本構成には含まれていない要素であり、分周回路２０ｄの論理動作に直接影響するものではない。インバータ３０は、トランジスタＱ２７およびトランジスタＱ２８から成り、バッファ２２の出力を反転した信号をノードＮ１１に出力する。図７においてはトランジスタＱ２のゲートは分周信号ＶＦＲの出力端子であるノードＮ１０に接続していたが、本実施の形態では当該ノードＮ１１に接続する。
【０１６３】
ラッチ・インバータ２１のトランジスタＱ４のゲート並びにインバータ３０のトランジスタＱ２７のゲートは、クロック信号／ＣＬＫの入力端子に接続される。またラッチ・インバータ２３のトランジスタＱ１２のゲート並びにインバータ２５のトランジスタＱ１６のゲートは、クロック信号ＣＬＫＹの入力端子に接続される。さらに、ラッチ・インバータ２３のトランジスタＱ１０のゲートは、インバータ２５の出力ノード（ノードＮ７）に接続される。
【０１６４】
クロック信号ＣＬＫＹの入力端子とノードＮ２（ラッチ・インバータ２１の出力ノード）との間には昇圧容量Ｃ３が接続され、クロック信号ＣＬＫＹの入力端子とノードＮ１１（インバータ３０の出力ノード）との間には昇圧容量Ｃ４が接続される。またノードＮ２（昇圧容量Ｃ３の一端）と高電位側電源（ＶＤＤ）との間にはダイオード接続されたトランジスタＱ２９が接続し、同じくノードＮ１１（昇圧容量Ｃ４の一端）と高電位側電源（ＶＤＤ）との間にはダイオード接続されたトランジスタＱ３０が接続する。これらトランジスタＱ２９，Ｑ３０は、昇圧容量Ｃ３，Ｃ４により昇圧されたノードＮ２，Ｎ１１のレベルをそれぞれＶＤＤ＋Ｖｔｈ（ＶＤＤ：電源電圧、Ｖｔｈ：ａ−Ｓｉ ＴＦＴのしきい値電圧）に固定するクランプ素子である。トランジスタＱ２９，Ｑ３０は、トランジスタＱ２，Ｑ３，Ｑ７のゲート電圧がＶＤＤ＋Ｖｔｈを超えないようにすることによって、各トランジスタのしきい値電圧のシフトを抑制している。
【０１６５】
図２３は、実施の形態７に係る分周回路２０ｄの動作を説明するためのタイミング図である。以下、同図を参照して分周回路２０ｄの動作を詳細に説明する。ここで、時刻ｔ３０の直前において、分周信号ＶＦＲ（ノードＮ１０）がＬレベル、分周信号／ＶＦＲ（ノードＮ９）がＨレベルであったとする。このときノードＮ８はＨレベル（ＶＤＤ）、ノードＮ１がＬレベル（０）である。
【０１６６】
説明の便宜上、まずはノードＮ１〜Ｎ３，Ｎ１１のレベル変化について説明する。時刻ｔ３０でクロック信号／ＣＬＫＹがＨレベルになるのと同時に、スタート信号ＳＴＹがＨレベル（ＶＤＤ）になると、トランジスタＱ１がオンしてノードＮ８のＨレベルがノードＮ１に伝達される。それによりノードＮ１のレベルは、ノードＮ８のレベルからトランジスタＱ１のしきい値電圧（Ｖｔｈ）分だけ低下したＶＤＤ−Ｖｔｈとなる。ノードＮ１がＨレベルになるとトランジスタＱ５がオンする。このときクロック信号／ＣＬＫＹがＨレベルになっているためトランジスタＱ４はオンしているが、当該トランジスタＱ４のオン抵抗はトランジスタＱ５のオン抵抗に対し充分大きく設定されているため、ノードＮ２はＬレベルになる。すなわちノードＮ２は、トランジスタＱ４とトランジスタＱ５とのオン抵抗比で決まる電圧ΔＶ１（図２３参照）だけ低電位側電源電位（０）よりも高い電位のＬレベルとなる。
【０１６７】
このようにノードＮ１がＨレベル、ノードＮ２がＬレベルになると、トランジスタＱ７，Ｑ３がオフし、トランジスタＱ８がオンする。よってノードＮ３はＬレベル（０）になり、応じてトランジスタＱ２８がオフになる。このときクロック信号／ＣＬＫＹがＨレベルであるためトランジスタＱ２７はオンしており、ノードＮ１１がＨレベル（ＶＤＤ−Ｖｔｈ）になり、トランジスタＱ２がオンになる。この結果、フリップフロップ（ラッチ）を構成しているトランジスタＱ２〜Ｑ４により、ノードＮ１，Ｎ２はそれぞれＨレベルとＬレベルに保持される。
【０１６８】
そして時刻ｔ３１でスタート信号ＳＴＹ並びにクロック信号／ＣＬＫＹがＬレベルに戻ると、トランジスタＱ１がオフしノードＮ８とノードＮ１とが分離される。しかしトランジスタＱ３はオフであるためノードＮ１のレベルはＶＤＤ−Ｖｔｈから変化しない。またトランジスタＱ４がオフするため、ノードＮ２は、電圧ΔＶ１分の上昇が無くなり０Ｖの電位になる。ノードＮ３のレベルは変化せず、Ｌレベルを維持する。またトランジスタＱ２７がオフするが、トランジスタＱ２８もオフしているため、ノードＮ１１はその寄生容量により保持され、フローティング状態のＨレベル（ＶＤＤ−Ｖｔｈ）になる。
【０１６９】
時刻ｔ３２でクロック信号ＣＬＫＹがＨレベルになると、ノードＮ１１は、昇圧容量Ｃ４を介する容量結合により昇圧される。但し、クランプ素子としてのトランジスタＱ３０の働きにより、ノードＮ１１のレベルはＶＤＤ＋Ｖｔｈに固定される。その結果トランジスタＱ２は非飽和領域で動作し（非飽和動作）、ノードＮ１のＨレベルの電位はＶＤＤにまで上昇する。
【０１７０】
同様にノードＮ２は昇圧容量Ｃ３を介する容量結合により昇圧されるが、トランジスタＱ５がオンしているため、その上昇は僅か（図２３に示すΔＶ２）であり、またクロック信号ＣＬＫＹが完全に立ち上がると０Ｖに戻る。つまりノードＮ２はＬレベルに維持されるので、ノードＮ３はＬレベル（０）を維持する。
【０１７１】
時刻ｔ３３でクロック信号ＣＬＫＹがＬレベルになると、昇圧容量Ｃ４を介する容量結合によりノードＮ１１が特定の電圧ΔＶ３だけ低下してトランジスタＱ２がオフになる。しかしノードＮ１のレベルは、当該ノードＮ１に付随する寄生容量により保持されるので、ＶＤＤを維持する。ノードＮ２も昇圧容量Ｃ３を介する容量結合により特定の電圧ΔＶ４だけ低下するが、ここでもトランジスタＱ５がオンしているため、クロック信号ＣＬＫＹが完全に立ち下がると０Ｖに戻る。つまりノードＮ２はＬレベルに維持されるので、ノードＮ３はＬレベル（０）を維持する。
【０１７２】
続いて時刻ｔ３４で再びクロック信号／ＣＬＫＹがＨレベルになると、トランジスタＱ４がオンするため、ノードＮ２は電圧ΔＶ１だけ低電位側電源電位（０）よりも高い状態にはなるが、Ｌレベルを維持する。またトランジスタＱ２７もオンし、ノードＮ１１のレベルはＶＤＤ−Ｖｔｈになる。
【０１７３】
そして時刻ｔ３５でクロック信号／ＣＬＫＹがＬレベルに戻ると、トランジスタＱ４がオフするためノードＮ２は電圧ΔＶ１分の上昇が無くなり０Ｖの電位になる。またトランジスタＱ２７もオフし、ノードＮ１１はフローティング状態のＨレベル（ＶＤＤ−Ｖｔｈ）になる。
【０１７４】
以降、再びスタート信号ＳＴＹが活性化されるまでの間は、ノードＮ１〜Ｎ３，Ｎ１１においては、クロック信号ＣＬＫＹ，／ＣＬＫＹが入力される毎に上記の時刻ｔ３２〜ｔ３５の動作が繰り返し行われる。即ち、その間ノードＮ１〜Ｎ３，Ｎ１１の論理値（Ｈレベル又はＬレベル）は維持される。
【０１７５】
一方、ノードＮ４〜Ｎ１０においては、時刻ｔ３０〜ｔ３５の間の論理値（Ｈレベル又はＬレベル）の変化は無い。上記のように時刻ｔ３０の直前ではノードＮ１０はＬレベル、ノードＮ８，Ｎ９はＨレベルであるが、図２３に示されているようにそのときノードＮ４，Ｎ７はＨレベル、ノードＮ５，Ｎ６はＬレベルである。
【０１７６】
クロック信号／ＣＬＫＹがＨレベルになる時刻ｔ３０においては、フローティングのＨレベルとなっているノードＮ７が、昇圧容量Ｃ１を介する容量結合により昇圧され（クランプ素子としてのトランジスタＱ２４の作用によりＶＤＤ＋Ｖｔｈのレベルになる）、トランジスタＱ１０が非飽和動作してノードＮ４はＨレベル（ＶＤＤ）に維持される。またＬレベル（０）のノードＮ５は、昇圧容量Ｃ２を介する容量結合により昇圧されるが、トランジスタＱ１３がオンしているためその上昇は僅か（図２３に示すΔＶ５）であり、クロック信号／ＣＬＫＹが完全に立ち上がると０Ｖに戻る。従ってトランジスタＱ１４がオフ、トランジスタＱ１５がオンに維持されるので、ノードＮ６はＬレベル（０）を保持する。従って、トランジスタＱ１９，Ｑ２１はオフに保たれ、またノードＮ７のレベルがＶＤＤ＋Ｖｔｈになっているため、トランジスタＱ１８，Ｑ２０がオンしてノードＮ８，Ｎ９はＨレベル（ＶＤＤ）に維持される。またこのときトランジスタＱ２２はオフ、トランジスタＱ２３はオンであるので、ノードＮ１０もＬレベル（０）に維持される。
【０１７７】
またクロック信号／ＣＬＫＹがＬレベルに戻る時刻ｔ３１では、昇圧容量Ｃ１を介する容量結合によりノードＮ７のレベルがＶＤＤ＋Ｖｔｈから所定の電圧ΔＶ６だけ低下してトランジスタＱ１０がオフになるが、ノードＮ４のレベル（ＶＤＤ）は当該ノードＮ４に付随する寄生容量により保持される。同様に、トランジスタＱ１８，Ｑ２０もオフになるが、ノードＮ８，Ｎ９のレベルはそれらに付随する寄生容量によりそれぞれＶＤＤに保持される。またノードＮ５のレベルは昇圧容量Ｃ２を介する容量結合により負側に所定の電圧ΔＶ７だけ変化するが、トランジスタＱ１３がオンしているため、クロック信号／ＣＬＫＹが完全に立ち下がると０Ｖに戻る。このようにノードＮ５がＬレベル、ノードＮ８がＨレベルを維持するため、ノードＮ１０はＬレベル（０）に維持される。
【０１７８】
クロック信号ＣＬＫＹがＨレベルになる時刻ｔ３２では、トランジスタＱ１２がオンするため、ノードＮ５はトランジスタＱ１２とトランジスタＱ１３のオン抵抗比により決まる電圧ΔＶ８だけ低電位側電源電位（０）よりも高い状態となるが、Ｌレベルに維持される。またトランジスタＱ１６もオンし、ノードＮ７のレベルはＶＤＤ−Ｖｔｈに戻る。このノードＮ５，Ｎ７の振る舞いは、ノードＮ４，Ｎ８〜Ｎ１０のレベルに変化を生じさせない。
【０１７９】
そしてクロック信号ＣＬＫＹがＬレベルに戻る時刻ｔ３３では、トランジスタＱ１２がオフするためノードＮ５は電圧ΔＶ８分の上昇が無くなり０Ｖの電位になる。またトランジスタＱ１６もオフし、ノードＮ７はフローティング状態のＨレベル（ＶＤＤ−Ｖｔｈ）になる。このノードＮ５，Ｎ７の振る舞いによっても、ノードＮ４，Ｎ８〜Ｎ１０のレベルに変化は生じない。
【０１８０】
時刻ｔ３４以降、駆動信号ＧＳｍ＋１が活性化されるまでの間は、ノードＮ４〜Ｎ１０において、クロック信号ＣＬＫＹ，／ＣＬＫＹが入力される毎に上記の時刻ｔ３０〜ｔ３３の動作が繰り返し行われる。即ち、その間ノードＮ４〜Ｎ１０の論理値（Ｈレベル又はＬレベル）は維持される。
【０１８１】
そして、上記の時刻ｔ３０から１フレーム期間が経過した後の時刻ｔ４０において、駆動信号ＧＳｍ＋１がＨレベル（ＶＤＤ）になる。以下、このときの分周回路２０ｄの動作を説明する。先に述べたように、ノードＮ１〜Ｎ３，Ｎ１１は、次にスタート信号ＳＴＹが活性化されるまでは時刻ｔ３２〜ｔ３５の動作が繰り返されるので、ノードＮ１〜Ｎ３，Ｎ１１の論理値（Ｈレベル又はＬレベル）は維持される。一方、ノードＮ４〜Ｎ１０においては、時刻ｔ４０以降、以下の動作が行われる。
【０１８２】
時刻ｔ４０で駆動信号ＧＳｍ＋１がＨレベルになると、トランジスタＱ９がオンしてノードＮ３のＬレベルがノードＮ４に伝達され、トランジスタＱ１３，Ｑ１５がオフになる。このときクロック信号ＣＬＫＹがＨレベルになっているので、トランジスタＱ１２，Ｑ１６はオンになる。よってノードＮ５はＨレベル（ＶＤＤ−Ｖｔｈ）になり、トランジスタＱ１１がオンになる。同時にトランジスタＱ１４がオンしてノードＮ６がＨレベル（ＶＤＤ−２×Ｖｔｈ）になる。このときトランジスタＱ１６，Ｑ１７が共にオンした状態になるが、トランジスタＱ１６のオン抵抗はトランジスタＱ１７のオン抵抗に対して充分大きく設定されており、ノードＮ７はＬレベルになる。即ち、このときのノードＮ７は、トランジスタＱ１６，Ｑ１７のオン抵抗比で決まる所定の電圧ΔＶ９だけ低圧側電源電位ＶＳＳ（０）よりも高い状態のＬレベルとなる。
【０１８３】
その結果、トランジスタＱ１０はオフになるので、フリップフロップ（ラッチ）を構成しているトランジスタＱ１０〜Ｑ１３により、ノードＮ４，Ｎ５はそれぞれＬレベル（０）とＨレベル（ＶＤＤ−Ｖｔｈ）に保持される。
【０１８４】
さらに、ノードＮ６がＨレベル、ノードＮ７がＬレベルであるので、トランジスタＱ１９はオン、トランジスタＱ１８はオフになり、ノードＮ８はＬレベルとなる。同様に、トランジスタＱ２１がオン、トランジスタＱ２０がオフになるので、ノードＮ９（／ＶＦＲ）もＬレベルとなる。またノードＮ５がＨレベル、ノードＮ８がＬレベルであるので、トランジスタＱ２２がオン、トランジスタＱ２３がオフになり、ノードＮ１０（ＶＦＲ）はＨレベル（ＶＤＤ−２×Ｖｔｈ）となる。
【０１８５】
そして時刻ｔ４１で、駆動信号ＧＳｍ＋１およびクロック信号ＣＬＫＹがそれぞれＬレベル（０）になると、トランジスタＱ１６がオフになるので、ノードＮ７は電圧ΔＶ９分の上昇が無くなり０Ｖの電位になる。なお、このときノードＮ４〜Ｎ６，Ｎ８〜Ｎ１０のレベルの変動は無い。
【０１８６】
続いて時刻ｔ４２でクロック信号／ＣＬＫＹがＨレベルになると、昇圧容量Ｃ２を介した容量結合によりノードＮ５のレベルはＶＤＤ−Ｖｔｈから上昇する。このときクランプ素子としてのトランジスタＱ２５の働きにより、ノードＮ５のレベルはＶＤＤ＋Ｖｔｈに固定される。その結果トランジスタＱ１４，Ｑ２２が非飽和動作し、ノードＮ６およびノードＮ１０（ＶＦＲ）のレベルがそれぞれＶＤＤになる。同様にノードＮ７は昇圧容量Ｃ１を介する容量結合により昇圧されるが、トランジスタＱ１７がオンしているため、その上昇は僅か（図２３に示すΔＶ１０）であり、またクロック信号／ＣＬＫＹが完全に立ち上がると０Ｖに戻る。このようにノードＮ７がＬレベルに維持されるので、トランジスタＱ１０，Ｑ１８，Ｑ２０はオフを維持し、ノードＮ４，Ｎ８，Ｎ９のＬレベル（０）は維持される。
【０１８７】
時刻ｔ４３でクロック信号／ＣＬＫＹがＬレベルになると、昇圧容量Ｃ２を介した容量結合によりノードＮ５のレベルがＶＤＤ＋Ｖｔｈから所定の電圧ΔＶ１１だけ低下する。それによりトランジスタＱ１４，Ｎ２２はオフになるが、ノードＮ６，Ｎ１０のレベル（ＶＤＤ）はその各々のノードに付随する寄生容量により保持され、共にＨレベルに保持される。一方、昇圧容量Ｃ１を介する容量結合により、ノードＮ７のレベルは所定の電圧ΔＶ１２だけ負側に変化するが、クロック信号／ＣＬＫＹが完全に立ち下がると０Ｖに戻る。このようにノードＮ６がＨレベルに維持され、ノードＮ７がＬレベルに維持されるため、ノードＮ９はＬレベル（０）に維持される。
【０１８８】
そして時刻ｔ４４で再びクロック信号ＣＬＫＹがＨレベルになると、トランジスタＱ１２がオンし、ノードＮ５のレベルはＶＤＤ−Ｖｔｈに戻る。またトランジスタＱ１６もオンし、ノードＮ７は電圧ΔＶ９だけ低電位側電源電位（０）よりも高い状態となるが、Ｌレベルに維持される。このときノードＮ４，Ｎ８〜Ｎ１０のレベルには変化は生じない。
【０１８９】
そして時刻ｔ４５でクロック信号ＣＬＫＹがＬレベルに戻ると、トランジスタＱ１２がオフするためノードＮ５はフローティング状態のＨレベル（ＶＤＤ−Ｖｔｈ）になる。またトランジスタＱ１６もオフし、ノードＮ７は電圧ΔＶ９分の上昇が無くなり０Ｖの電位になる。このときもノードＮ４，Ｎ８〜Ｎ１０のレベルには変化は生じない。
【０１９０】
以降、再び駆動信号ＧＳｍ＋１が活性化されるまでの間、ノードＮ４〜Ｎ１０においては、クロック信号ＣＬＫＹ，／ＣＬＫＹが入力される毎に上記の時刻ｔ４２〜ｔ４５の動作が繰り返し行われる。即ち、その間ノードＮ４〜Ｎ１０の論理値（Ｈレベル又はＬレベル）は維持される。
【０１９１】
そして次にスタート信号ＳＴＹがＨレベルになると、ノードＮ８のレベルがＬレベル（０）となっているので、バッファ２２ｄは、図２３における時刻ｔ３０〜ｔ３５に示した波形とレベルが反転した動作となる。従って、さらにその１フレーム期間後に駆動信号ＧＳｍ＋１がＨレベルになったときには、図２３における時刻ｔ４０〜ｔ４５に示した波形とレベルが反転した動作となる。つまり分周回路２０ｄは、駆動信号ＧＳｍ＋１が活性化されるごとに、分周信号ＶＦＲ，／ＶＦＲをそれぞれ反転させるように動作する。従って、分周信号ＶＦＲ，／ＶＦＲは１フレーム期間の周期を有することとなる。
【０１９２】
以上の動作から分かるように、本実施の形態に係る分周回路２０ｄにおいては、例えばノードＮ１がＬレベルからＨレベルに変化した場合には、それとほぼ同時にトランジスタＱ２がオン、トランジスタＱ４がオフになる。逆に、ノードＮ１がＨレベルからＬレベルに変化した場合には、それとほぼ同時にトランジスタＱ２がオフ、トランジスタＱ４がオンになる。従って、実施の形態６（図２０）の分周回路２０として図７、図１２、図１４および図１５の回路を使用する場合に生じる、消費電力の増大およびリーク電流に起因する誤動作の問題を伴わない。
【０１９３】
また、本実施の形態に係る分周回路２０ｄの基本的な動作は図５により説明したものと同様であるので、この分周回路２０ｄは、図４および図１０の表示装置に適用することも可能である。
【０１９４】
さらに、図２２の分周回路２０ｄは、クロック信号ＣＬＫＹに応じてノードＮ２，Ｎ１１をそれぞれ昇圧するための昇圧容量Ｃ３，Ｃ４を有しているので、ノードＮ１，Ｎ３各々の充電時にトランジスタＱ２，Ｑ７を非飽和動作させることができ、それらノードＮ１，Ｎ３のＨレベルをＶＤＤにまで上昇させることができる。特に、トランジスタＱ２，Ｑ４のゲートは、クロック信号／ＣＬＫＹが入力されて繰り返しＨレベルになるため、そのしきい値電圧はシフトしやすい。そのためトランジスタＱ２，Ｑ４の駆動能力が低下してノードＮ１，Ｎ２のＨレベルの電位が下がることが懸念される。しかし上記の昇圧容量Ｃ３，Ｃ４の作用により、この問題は解決される。
【０１９５】
また、昇圧容量Ｃ３，Ｃ４がノードＮ２，Ｎ１１を昇圧する際には、クランプ素子であるトランジスタＱ２９，Ｑ３０の作用によって、当該ノードＮ２，Ｎ１１のレベルはＶＤＤ＋Ｖｔｈを超えることが防止されている。従って、この昇圧動作によりトランジスタＱ２，Ｑ４のしきい値電圧のシフトが増大することが防止されている。
【０１９６】
なお本実施の形態においても、分周回路２０ｄの駆動には、画素を駆動するものとは別に設けられた単位シフトレジスタＳＲｍ＋１の出力信号（駆動信号ＧＳｍ＋１）を分周回路２０の駆動に用いたが、ゲート線を駆動する所定の単位シフトレジスタの出力信号を、分周回路２０の駆動にも兼用させてもよい。そうすれば、単位シフトレジスタＳＲｍ＋１を設ける必要がなくなるという利点が得られる。但し、分周回路２０の駆動を行う単位シフトレジスタの負荷が増大するため、それが駆動するゲート線の駆動速度が遅くなるという欠点を伴うことに留意すべきである。
【０１９７】
＜実施の形態８＞
図２４は実施の形態８に係る表示装置の概略構成を示すブロック図である。実施の形態６（図２０）と同様に、本実施の形態の表示装置もｍ本のゲート線Ｇ１，Ｇ２，・・・Ｇｍを備えており、それら全てを１つのゲートドライバ１３で駆動させる。但し、本実施の形態では、最終段（第ｍ段目）に続けてさらに２段の単位シフトレジスタＳＲｍ＋１，ＳＲｍ＋２を設ける。その両者の信号はゲート線を駆動するものではないが、説明の便宜上それぞれ「駆動信号ＧＳｍ＋１」および「駆動信号ＧＳｍ＋２」と称す。また、単位シフトレジスタＳＲｍ＋２の次段には、当該単位シフトレジスタＳＲｍ＋２をリセットするためのダミーの単位シフトレジスタＳＲＤが設けられている。
【０１９８】
本実施の形態においては、これら駆動信号ＧＳｍ＋１および駆動信号ＧＳｍ＋２を用いて分周回路２０を駆動する。即ち、実施の形態６に対して、分周回路２０に入力されるスタート信号ＳＴＹを駆動信号ＧＳｍ＋２に置き換えたものである。駆動信号ＧＳｍ＋１および駆動信号ＧＳｍ＋２は、共に１フレーム期間の周期を有し、且つ、互いに位相が異なる信号の組である。従って本実施の形態においても、図５を用いて説明した理論により、分周回路２０は１フレーム期間を周期に有する分周信号ＶＦＲ，／ＶＦＲを生成することができる。その動作波形を図２５に示す。分周回路２０が出力する分周信号ＶＦＲ、／ＶＦＲは、それぞれ駆動信号ＧＳｍ＋１が活性化される度にレベルの反転を繰り返す。
【０１９９】
なお図２４の構成では、例えば分周回路２０として図７の回路を使用した場合、トランジスタＱ１のゲートに駆動信号ＧＳｍ＋２が入力され、トランジスタＱ９のゲートに駆動信号ＧＳｍ＋１が入力される。駆動信号ＧＳｍ＋２は駆動信号ＧＳｍ＋１の次に活性化する信号であるので、言い換えれば、駆動信号ＧＳｍ＋２が活性化してその後に駆動信号ＧＳｍ＋１が活性化するまでの間には１フレーム期間の間隔が空くことになる。従って、実施の形態７の冒頭にて説明した消費電力の増大およびリーク電流に起因する誤動作の問題が生じることになる。よって、本実施の形態においても、実施の形態７（図２２）の分周回路２０ｄを用いることが望ましい。
【０２００】
但し本実施の形態においては、駆動信号ＧＳｍ＋１と駆動信号ＧＳｍ＋２とを入れ替えて分周回路２０に入力してもよい。つまり、例えば図７の分周回路２０において、トランジスタＱ１のゲートに駆動信号ＧＳｍ＋１が入力され、トランジスタＱ９のゲートに駆動信号ＧＳｍ＋２が入力されるようにしてもよい。その場合には、トランジスタＱ１がオンになった直後にトランジスタＱ９がオンになるため、上記の問題は伴わない。よって、図７、図１２、図１４，図１５および図２２のいずれの分周回路を用いてもよい。
【０２０１】
また本実施の形態においては、駆動信号ＧＳｍ＋１、駆動信号ＧＳｍ＋２の組に代え、ゲート線を駆動する所定の２つの単位シフトレジスタの出力信号を、分周回路２０の駆動にも兼用させてもよい。そうすれば、単位シフトレジスタＳＲｍ＋１，ＳＲｍ＋１を設ける必要がなくなるという利点が得られる。しかし、分周回路２０の駆動を行う単位シフトレジスタの負荷が大きくなるため、それが駆動するゲート線の駆動速度が遅くなるという欠点を伴う点に留意すべきである。
【図面の簡単な説明】
【０２０２】
【図１】従来の表示装置の概略構成を示すブロック図である。
【図２】表示装置の画素の構成例を示す回路図である。
【図３】従来のゲートドライバ（奇数ゲートドライバおよび偶数ゲートドライバ）の動作を示すタイミング図である。
【図４】本発明に係る表示装置の概略構成を示すブロック図である。
【図５】本発明に係る分周回路の基本的構成を示す回路図である。
【図６】本発明に係る分周回路の基本的動作を示すタイミング図である。
【図７】実施の形態１に係る分周回路の回路図である。
【図８】実施の形態１に係る分周回路の動作を示すタイミング図である。
【図９】実施の形態１に係る分周回路の動作を示すタイミング図である。
【図１０】本発明に係る表示装置の変形例を示すブロック図である。
【図１１】本発明に係る表示装置の変形例における動作を示すタイミング図である。
【図１２】実施の形態２に係る分周回路の回路構成示す図である。
【図１３】実施の形態２に係る分周回路の動作を示すタイミング図である。
【図１４】実施の形態３に係る分周回路の回路構成示す図である。
【図１５】実施の形態４に係る分周回路の回路構成示す図である。
【図１６】従来の単位シフトレジスタの回路図である。
【図１７】従来のゲートドライバの構成を示す図である。
【図１８】従来のゲートドライバの動作を示すタイミング図である。
【図１９】実施の形態５に係る単位シフトレジスタの回路図である。
【図２０】実施の形態６に係る表示装置の概略構成を示すブロック図である。
【図２１】実施の形態６に係る分周回路の動作を示すタイミング図である。
【図２２】実施の形態７に係る分周回路の回路構成示す図である。
【図２３】実施の形態７に係る分周回路の動作を示すタイミング図である。
【図２４】実施の形態８に係る表示装置の概略構成を示すブロック図である。
【図２５】実施の形態８に係る分周回路の動作を示すタイミング図である。
【符号の説明】
【０２０３】
１１，１２，１３  ゲートドライバ、２０，２０ａ，２０ｂ  分周回路、Ｃ１，Ｃ２  昇圧容量、２１，２３，２３ａ  ラッチ・インバータ、２２，２２ａ，２４，２６，２９  バッファ、２５，３０  インバータ、２７，２８  出力バッファ、１１０  駆動制御回路、ＳＴＹＯ，ＳＴＹＥ，ＳＴＹ  スタート信号、ＣＬＫＹＯ，／ＣＬＫＹＯ，ＣＬＫＹＥ，／ＣＬＫＹＥ，ＣＬＫＹ  クロック信号、ＶＦＲ，／ＶＦＲ  分周信号。
【図１】
2007128029.tif 000003
【図２】
2007128029.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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