(57)【要約】【課題】パターン寸法をリソグラフィーの限界よりも小さくするとともにパターン間の間隔を可及的に小さくすることを可能にする。【解決手段】基板１上に被加工膜９を形成する工程と、被加工膜上にレジスト層１５を形成する工程と、レジスト層にパターン転写されたときに最小加工スペース幅よりも狭い幅のパターンとなるスペースを有する転写パターンを備えたレチクルを用いて、レジスト層に転写パターンを転写する工程と、転写された転写パターンを有するレジスト層をスリミング処理する工程と、スリミング処理されたレジスト層をマスクとして被加工膜をパターニングする工程と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に被加工膜を形成する工程と、前記被加工膜上にレジスト層を形成する工程と、前記レジスト層にパターン転写されたときに最小加工スペース幅よりも狭い幅のパターンとなるスペースを有する転写パターンを備えたレチクルを用いて、前記レジスト層に前記転写パターンを転写する工程と、前記転写された転写パターンを有するレジスト層をスリミング処理する工程と、前記スリミング処理されたレジスト層をマスクとして前記被加工膜をパターニングする工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記転写パターンは、ＳＲＡＭのメモリセルを構成するＭＯＳトランジスタのゲートパターンであり、前記レチクルの転写パターンのスペースは、隣接するメモリセルのゲート間の間隔を形成するためのものであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記レチクルの転写パターンのスペースは、前記レジスト層にパターン転写されたときに、前記レジスト層の下面に到達しない転写パターンとなることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記レチクルの転写パターンのスペースは、前記レジスト層にパターン転写されたときに最小加工スペース幅の０．６〜０．９倍の幅のパターンとなることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記レチクルの転写パターンのスペースは、スリットかまたは前記転写パターンの一部分が切り欠かれた形状を有していることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の微細化により、リソグラフィーで露光できる限界以上に細いパターンを形成することが必要となってきている。特にロジックデバイスのゲート電極は４０ｎｍ以下の寸法を要求されているが、現状のＡｒＦ露光装置では７０ｎｍ程度の露光が限度である。この問題を解決するためにスリミングプロセスが用いられている。このスリミングプロセスは、リソグラフィー工程により形成されたレジストパターンをドライエッチングにより細らせることで微細なパターンを形成するものである。しかしながら、このスリミングプロセスはレジストパターンが一様に細くなるため、スペース部は広がってしまうという問題が生じる。所望のスペース寸法を得るためには予めリソグラフィーによりさらに狭いスペースを形成する必要があるが、リソグラフィーの限界を超えてしまうために十分な寸法精度のスペースを形成することができない。
【０００３】
他方、例えば、フローティングゲート間隔を、リソグラフィーの限界値（露光装置の解像度限界値）よりも小さくするために、リソグラフィーの限界値の幅を有する開口部をレジストに形成し、この開口部を、熱フロー変形を用いて均一に収縮させて、この収縮させた開口部の幅をフローティングゲート間隔とする技術が知られている（例えば、特許文献１参照）。
【０００４】
しかし、この特許文献１に記載の技術は、フローティングゲート間隔を、リソグラフィーの限界値よりも小さくするために、熱工程が必要であり、製造コストが増大するという問題がある。また、この特許文献１に記載の技術ではゲート寸法（ゲート長）をリソグラフィーの限界よりも小さくすることができないという問題がある。
【０００５】
このように、リソグラフィーの限界よりも小さいパターン形成は、ライン寸法とスペース寸法の両立が困難であるという問題がある。
【特許文献１】特開２００４−３４２８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、パターン寸法をリソグラフィーの限界よりも小さくするとともにパターン間の間隔を可及的に小さくすることのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体装置の製造方法は、基板上に被加工膜を形成する工程と、前記被加工膜上にレジスト層を形成する工程と、前記レジスト層にパターン転写されたときに最小加工スペース幅よりも狭い幅のパターンとなるスペースを有する転写パターンを備えたレチクルを用いて、前記レジスト層に前記転写パターンを転写する工程と、前記転写された転写パターンを有するレジスト層をスリミング処理する工程と、前記スリミング処理されたレジスト層をマスクとして前記被加工膜をパターニングする工程と、を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、パターン寸法をリソグラフィーの限界よりも小さくするとともにパターン間の間隔を可及的に小さくすることができる。
【発明を実施するための最良の形態】
【０００９】
本発明の一実施形態による半導体装置の製造方法を、図面を参照して詳細に説明する。本実施形態の製造方法は、ＳＲＡＭセルのゲートの製造に用いられる。ＳＲＡＭは複数のメモリセルを有し、各メモリセルはフリップフロップ回路を基本構成としたメモリである。例えば、図９に示すように、各メモリセル４０は、ｐＭＯＳトランジスタＱ３、Ｑ４と、ｎＭＯＳトランジスタＱ１、Ｑ２、Ｑ５、Ｑ６と、を有している。トランジスタＱ３、Ｑ５から構成された第１インバータ回路と、トランジスタＱ４、Ｑ６から構成された第２インバータ回路とがフリップフロップ回路を構成するように接続されている。第１インバータ回路を構成するトランジスタＱ３、Ｑ５のドレインを共通接続するノード、すなわち第１記憶ノード４２に、ワード線をゲート入力とするアクセストランジスタＱ１のソース・ドレインのうちの一方が接続されている。アクセストランジスタＱ１のソース・ドレインのうちの他方には、第１ビット線が接続されている。また、第２インバータ回路を構成するトランジスタＱ３、Ｑ５のドレインを共通接続するノード、すなわち第２記憶ノード４４に、上記ワード線をゲート入力とするアクセストランジスタＱ２のソース・ドレインのうちの一方が接続されている。アクセストランジスタＱ２のソース・ドレインのうちの他方には、第１ビット線と対になる第２ビット線が接続されている。
【００１０】
各メモリセル４０はアクセストランジスタＱ１、Ｑ２を介してビット線との間で読み出し、書き込みのデータの転送を行う。ワード線はロウデコーダの出力であり、メモリセル４０が選択されたときのみ「１」レベルとなり、アクセストランジスタＱ１、Ｑ２をＯＮする。第１および第２ビット線は、メモリセル４０が選択される前に予め同一の電圧レベルに設定され、前に選択されていたメモリセルのデータが次に新しく選択されるメモリセルに誤って書き込まれないように保護される。書き込みサイクルの場合は、アクセスされたメモリセル４０のデータに対応して第１および第２ビット線上に転送されたデータがメモリセル４０のアクセストランジスタＱ１、Ｑ２を介してメモリセルに書き込まれる。
【００１１】
図９に示すメモリセル４０が２個配列された場合のＳＲＡＭの平面図を図１０に示す。半導体基板１にＰウェル領域およびＮウェル領域が形成され、ＰウェルおよびＮウェル領域には絶縁膜からなる素子分離領域３によって素子分離されている素子領域５および６がそれぞれ設けられている。これらの素子領域５、６はその表面がゲート絶縁膜７によって覆われている。Ｎウェル領域の素子領域５にはｐＭＯＳトランジスタＱ３、Ｑ４が形成され、Ｐウェル領域の素子領域６にはｎＭＯＳトランジスタＱ１、Ｑ２、Ｑ５、Ｑ６が形成される。トランジスタＱ３、Ｑ５のゲートは共通のゲート９ａであり、トランジスタＱ４、Ｑ６のゲートは共通のゲート９ｂである。また、アクセストランジスタＱ１、Ｑ２のゲートはワード線１０を兼用している。なお、図１０の平面図においては、図９に示す、第１および第２ビット線と、電源線と、トランジスタＱ３、Ｑ５のゲート９をトランジスタＱ２、Ｑ４、Ｑ６の共通接続ノード（第２記憶ノード４４）に接続する局所配線と、トランジスタＱ４、Ｑ６のゲート９をトランジスタＱ１、Ｑ３、Ｑ５の共通接続ノード（第１記憶ノード４２）に接続する局所配線とは図示を省略している。
【００１２】
本実施形態の製造方法は、図１０に示す隣接するメモリセル４０のフリップフロップ回路を構成するトランジスタのゲート寸法（ゲート長）をリソグラフィー限界値（最小加工寸法）よりも小さくするとともに、ゲート間、例えば、隣接するメモリセル４０のゲート９ａ、９ｂの間隔２０を可及的に小さくするものである。例えば、図７に示すようにゲート長が４０ｎｍで、ゲート間隔２０が１００ｎｍ以下のゲート９ａを形成するのに用いられる。
【００１３】
まず、半導体基板１にＮウェル領域およびＰウェル領域を形成する。続いて、図１に示すように、これらのウェル領域に素子分離領域３を形成することにより、Ｎウェル領域およびＰウェル領域を素子分離するとともに、Ｎウェル領域に素子分離された素子領域５を、Ｐウェル領域に素子分離された素子領域６（図１０参照）をそれぞれ形成する。その後、各素子領域を覆うようにゲート絶縁膜７を形成する。続いて、ゲート絶縁膜７上にゲート電極となるポリシリコン膜９を形成する。ポリシリコン膜９上にＴＥＯＳ(Tetra Ethyl Ortho Silicate)層１１を形成した後、ＴＥＯＳ層１１上に反射防止層１３を形成する。この反射防止層１３は、露光する際に下面からの光の反射を防止し、微細なパターンを形成するために用いられる。続いて、反射防止層１３上にレジストを塗布し、レジスト層１５を形成する。
【００１４】
次に、図３に示すように、露光・現像を行ってレジスト層１５にパターン転写されたとき、パターン寸法が８０ｎｍのゲートとなるパターン５２，５４と、これらのパターン５２，５４間の間隔（スペース）がフォトリソグラフィーの限界値（最小加工スペース幅）であるスペース幅（例えば、９０ｎｍ）未満となるスペース５３とを有するレチクル５０を用意する。この例においては、露光・現像後にレジスト層１５に転写される、スペース５３に対応するパターンの実際の寸法は、最小加工スペース幅（９０ｎｍ）の０．６倍である５４ｎｍ程度とする。このとき、パターン５２，５４は、例えば図１０に示すゲート９ａのパターンであるが、パターン間における最小加工スペース幅は、一般に同時に形成されるパターンのライン幅に応じて変化する。なお、フォトリソグラフィーの限界値となるライン幅（最小加工ライン幅）は８０ｎｍ程度であるから上記パターン５２，５４は、露光・現像後にレジスト層１５に十分な寸法変換精度で転写される。
【００１５】
このレチクル５０を用いて、レジスト層１５を露光・現像すると、レチクル５０のスペース５３のレジスト層１５にパターン転写されたスペースは、最小加工スペース幅よりも狭いため、露光・現像プロセスを行っても、十分な寸法変換精度でレジスト中にパターン転写されず、図１、図２に示すように、中途パターンである底面が反射防止層１３に達しない開口１６が形成される。他方、レチクル５０のパターン５２，５４は、それぞれに対応するレジストパターン寸法が８０ｎｍのレジストパターン１５ａ，１５ｂとなる。しかし、開口１６の底面が反射防止層１３に達しないため、レジストパターン１５ａとレジストパターン１５ｂとは繋がったパターンとなる。なお、図１は図２に示す切断線Ａ−Ａで切断した場合の断面図である。
【００１６】
次に、エッチングガス、例えばＯ２ガスまたはＨＢｒとＯ２との混合ガスを用いてドライエッチングを行ってレジストパターン１５ａ、１５ｂをスリミング処理する。このスリミングによって、繋がっていたレジストパターン１５ａ、１５ｂは分離されるとともに、レジストパターン寸法は片側２０ｎｍ縮小して４０ｎｍとなる。また、開口１６の寸法については、レジストパターン１５ａ、１５ｂの表面部分においては片側２０ｎｍ増大して９４ｎｍとなるが、レジストパターン１５ａ、１５ｂがスリミングによって分離された下部では７０ｎｍ〜８０ｎｍ程度の寸法となる。続いて、分離されたレジストパターン１５ａ、１５ｂをマスクとして反射防止層１３をＲＩＥ(Reactive Ion Etching)によってパターニングし、開口１６の底部にＴＥＯＳ層１１を露出させる。（図４参照）。
【００１７】
次に、図５に示すように、分離されたレジストパターン１５ａ、１５ｂをマスクとして、ＴＥＯＳ層１１をパターニングする。続いて、レジストパターン１５ａ、１５ｂおよび反射防止層１３を除去した後、パターニングされたＴＥＯＳ層１１をマスクとしてポリシリコン膜９をパターニングし、ゲート９ａを得る（図６参照）。その後、ＴＥＯＳ層１１を除去すると、図７に示すように、ゲート寸法（ゲート長）が４０ｎｍ、ゲートの間隔が１００ｎｍ以下のゲート９ａが得られる。
【００１８】
なお、本実施形態では、図３に示すように、パターン転写されたときに最小加工スペース幅よりも狭い幅となるスペース、すなわちスリット５３をレチクル５０上に設けたが、図８に示すように、パターン転写されたときに最小加工スペース幅よりも狭い寸法の一部分が切り欠かれた形状となるスペース５７を有するパターン５６をレチクル５０上に設けても同じ効果が得られる。またいずれの場合も、スリットや切り欠かれた形状におけるスペースの幅は、レジスト層に転写されたときの寸法が最小加工スペース幅の０．６〜０．９倍となるように設定することが好ましく、スペースの幅が０．６倍未満だと、レジスト層にその底面までは達しない開口をパターン転写することが困難であり、スペースの幅が０．９倍を超えると、スペースが十分な寸法変換精度でレジスト層にパターン転写されてしまい、レジスト層のスリミングの際にスペース幅が極端に広がってしまうおそれが生じる。
【００１９】
（比較例）
次に、本実施形態の比較例を、図１１を参照して説明する。レジスト層１５を塗布するまでは、本実施形態と同様に行う。その後、フォトリソグラフィー技術を用いてライン幅が８０ｎｍのレジストパターン１５を形成する（図１１（ａ）参照）。続いて、このレジストパターン１５にスリミング処理を行い、ライン幅が４０ｎｍのレジストパターンを形成し、このスリミング処理されたレジストパターンをマスクとして、レジストパターンの下方の層である反射防止層、ＴＥＯＳ層をパターニングした後、レジストパターンを剥離するとともに反射防止層を除去する。続いて、パターニングされたＴＥＯＳ層をマスクとしてポリシリコン膜９をパターニングし、ＴＥＯＳ層を除去することにより、図１１（ｂ）に示すようにゲート寸法が４０ｎｍのゲートパターン９が得られる。
【００２０】
続いて、ゲートパターンを覆うように、再度ＴＥＯＳ層、反射防止層、およびレジスト層を順次形成した後、図１１（ｃ）に示すように、スペース幅が１００ｎｍのレジストパターン６０を形成する。このレジストパターン６０をマスクとして反射防止層およびＴＥＯＳ層をパターニングした後、レジストパターン６０および反射防止層を除去する。続いて、パターニングされたＴＥＯＳ層をマスクとしてゲートパターン９をパターニングした後、ＴＥＯＳ層を除去することにより、図１１（ｄ）に示すようにゲート寸法が４０ｎｍで、ゲート間隔が１００ｎｍのゲート９ａが形成される。
【００２１】
この比較例は、所望の寸法のゲートを得ることができるが、リソグラフィー工程が２回必要となる。このため、この比較例のプロセスでは、一度目のパターニングと二度目のパターニングの合わせずれの問題が発生するとともに、工程数が増大し、本実施形態に比べて製造コストが増大する。
【００２２】
なお、上記実施形態ではゲートのパターニングに注目したが、同様に微細なスペースを形成したい場合にも、十分な寸法変換精度でレジストにパターン転写されないスペース、すなわち最小加工スペース幅よりも小さなスペースをレチクル上に設けておけば、スリミングプロセスと併用することで、狭いスペースを形成することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態による半導体装置の製造方法の製造工程断面図。
【図２】本発明の一実施形態による半導体装置の製造方法によって作成されるレジストパターンの平面図。
【図３】本発明の一実施形態による半導体装置の製造方法に用いられるレチクルの平面図。
【図４】本発明の一実施形態による半導体装置の製造方法の製造工程断面図。
【図５】本発明の一実施形態による半導体装置の製造方法の製造工程断面図。
【図６】本発明の一実施形態による半導体装置の製造方法の製造工程断面図。
【図７】本発明の一実施形態による半導体装置の製造方法によって製造されたゲートの平面図。
【図８】本発明の一実施形態による半導体装置の製造方法に用いられるレチクルの平面図。
【図９】ＳＲＡＭのメモリセルを示す回路図。
【図１０】ＳＲＡＭのレイアウト図。
【図１１】比較例を説明する図。
【符号の説明】
【００２４】
１  半導体基板
３  素子分離領域
５  素子領域
７  ゲート絶縁膜
９  ポリシリコン膜
９ａ  ゲート
１１  ＴＥＯＳ層
１３  反射防止層
１５  レジストパターン
１５ａ，１５ｂ  レジストパターン
１６  開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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