(57)【要約】【課題】凹部に形成される電子素子を有するマイクロ電子デバイスの電子素子の電気的特性及び電子特性に対する凹部の形状の影響を除去または低減するマイクロ電子デバイス及びその製造方法を提供する。【解決手段】基板とトランジスタとを有するマイクロ電子デバイスであって、当該トランジスタは、前記基板内のチャネル領域と、前記チャネル領域内の凹部と、第１の誘電体層と、第２の誘電体層とを含む。第１の誘電体層は、第１の誘電体材料を含み、前記凹部の底部に堆積されている。第２の誘電体層は、第２の誘電体材料を含み、前記凹部の側壁に堆積されている。前記第１の誘電体材料の誘電率は、前記第２の誘電体材料の誘電率よりも大きい。ゲート電極は前記凹部内に形成され、前記第１の誘電体層及び第２の誘電体層によって、前記チャネル領域から絶縁されている。【選択図】図１
2007110125.tif 000002
【特許請求の範囲】
【請求項１】
基板とトランジスタとを有するマイクロ電子デバイスであって、
当該トランジスタは、
前記基板内に存在するチャネル領域と、
前記チャネル領域内に形成された凹部と、
前記凹部の底部に堆積されている第１の誘電体層と、
前記凹部の側壁に堆積されている第２の誘電体層と、
前記凹部内に形成され、前記第１の誘電体層及び第２の誘電体層によって、前記チャネル領域から絶縁されているゲート電極とを含み、
前記第１の誘電体層は、第１の誘電体材料を含み、
前記第２の誘電体層は、第２の誘電体材料を含み、
前記第１の誘電体材料の誘電率は、前記第２の誘電体材料の誘電率よりも大きいことを特徴とするマイクロ電子デバイス。
【請求項２】
前記第１の誘電体材料は、酸窒化ケイ素、窒化ケイ素、酸化ハフニウム、酸窒化ハフニウム及び窒化ハフニウムからなる群より選択され、
前記第２の誘電体材料は酸化ケイ素であることを特徴とする請求項１に記載のマイクロ電子デバイス。
【請求項３】
前記凹部は前記基板の表面に対して略垂直な側壁を有するトレンチの形状であることを特徴とする請求項１又は２に記載のマイクロ電子デバイス。
【請求項４】
前記マイクロ電子デバイスは、メモリデバイスであることを特徴とする請求項１乃至３のいずれか１項に記載のマイクロ電子デバイス。
【請求項５】
導電領域内に導電材料を含む基板と、
前記導電領域内に形成された凹部と、
前記凹部の底部に堆積されている第１の誘電体層と、
前記凹部の側壁に堆積されている第２の誘電体層と、
前記凹部内に堆積され、前記第１の誘電体層及び第２の誘電体層によって、前記導電領域の導電材料から絶縁されている充填部とを含み、
前記第１の誘電体層は第１の誘電体材料を含み、前記第２の誘電体層は第２の誘電体材料を含むことを特徴とするマイクロ電子デバイス。
【請求項６】
前記導電領域はキャパシタの第１キャパシタ電極を形成し、
前記充填部は当該キャパシタの第２キャパシタ電極を形成し、
前記第１の誘電体層及び第２の誘電体層は、前記キャパシタの誘電体を形成することを特徴とする請求項５に記載のマイクロ電子デバイス。
【請求項７】
前記第１の誘電体材料の誘電率は、前記第２の誘電体材料の誘電率よりも大きいことを特徴とする請求項５に記載のマイクロ電子デバイス。
【請求項８】
前記第１の誘電体材料は、酸窒化ケイ素、窒化ケイ素、酸化ハフニウム、酸窒化ハフニウム及び窒化ハフニウムからなる群より選択され、
前記第２の誘電体材料は酸化ケイ素であることを特徴とする請求項７に記載のマイクロ電子デバイス。
【請求項９】
前記凹部は前記基板の表面に対して略垂直な側壁を有するトレンチの形状であることを特徴とする請求項５乃至８のいずれか１項に記載のマイクロ電子デバイス。
【請求項１０】
基板を設ける工程と、
前記基板の表面の下部に導電領域を形成する工程と、
前記導電領域内に凹部を形成する工程と、
前記凹部の底部に第１の誘電体層を形成する工程と、
前記凹部の側壁に第２の誘電体層を形成する工程と、
前記凹部を充填材料で充填し、充填部を形成する工程と、
を含むことを特徴とするマイクロ電子デバイスの製造方法であって、
前記充填部は、前記第１の誘電体層及び第２の誘電体層によって、前記導電領域から絶縁されているマイクロ電子デバイスの製造方法。
【請求項１１】
前記導電領域はチャネル領域を含み、前記充填部はゲート電極であることを特徴とする請求項１０に記載のマイクロ電子デバイスの製造方法。
【請求項１２】
前記第１の誘電体層は第１の誘電率で形成され、
前記第２の誘電体層は第２の誘電率で形成され、
第１の誘電率は第２の誘電率よりも大きいことを特徴とする請求項１０又は１１に記載のマイクロ電子デバイスの製造方法。
【請求項１３】
前記導電領域はケイ素を含み、
前記第２の誘電体層の形成は、前記凹部に酸化ケイ素層を形成することを含み、
前記第１の誘電体層の形成は、窒素の注入を含み、当該窒素イオンは前記基板の表面に対して略垂直に方向付けられることを特徴とする請求項１２に記載のマイクロ電子デバイスの製造方法。
【請求項１４】
前記導電領域はケイ素を含み、
前記第１の誘電体層の形成は、窒素の注入を含み、当該窒素イオンは前記基板の表面に対して略垂直に方向付けられ、
前記第２の誘電体層の形成は、側壁のケイ素を酸化することを含むことを特徴とする請求項１２に記載のマイクロ電子デバイスの製造方法。
【請求項１５】
前記導電領域はキャパシタの第１キャパシタ電極を形成し、
前記充填部は当該キャパシタの第２キャパシタ電極を形成し、
第１の誘電体層及び第２の誘電体層は前記キャパシタの誘電体を形成することを特徴とする請求項１０に記載のマイクロ電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ電子デバイス及びその製造方法に関するものであり、特にリセスチャネルアレイトランジスタ（recessed channel array transistor（ＲＣＡＴ））及び／又はトレンチキャパシタを有するマイクロ電子デバイス及びその製造方法に関するものである。
【背景技術】
【０００２】
マイクロ電子デバイスの製造コストは基本的にチップ面積に比例する。そして、マイクロ電子デバイス内のトタンジスタ、キャパシタ及びその他の素子の数は増加し続ける傾向にある。これらの理由により、マイクロ電子デバイス及びその一つ一つの電子素子は微細化され続けている。かかる目的のため、個々の電子素子の直線的な寸法（linear dimension）は小さくなり、トタンジスタ、キャパシタ及びその他の素子の新規な設計が進められている。
【０００３】
例えば、電界効果トランジスタ（ＦＥＴ）のゲート電極、ゲート酸化物及びチャネル領域は、長い間にわたって、平坦で基本的に基板の表面に平行であった。図６乃至８はトランジスタのより最近の構造を示す。表面１２を有する基板１０において、高アスペクト比の凹部又はトレンチ１４が基板１０の表面１２に対して略垂直に形成されている。酸化ケイ素又は他の電気絶縁材料からなる薄い誘電体層１６が、凹部１４内に堆積されている。凹部１４には、ドープされたポリシリコン（多結晶シリコン）又はその他の導電材料が充填されゲート電極１８を形成している。高度にドープされたソース電極領域及びドレイン電極領域２０、２２は、基板１０の表面１２において凹部１４を挟んだ対側に形成されている。基板１０内において、誘電体層１６の近傍に（又は隣接して）薄いＵ型のチャネル領域２４が形成されている。
【０００４】
チャネル領域２４の電気伝導率は、ゲート電極１８の電位によって制御可能となっており、ソース電極領域及びドレイン電極領域２０、２２を導電的に結合したり、これらを相互に絶縁させたりする。どの位置においても、局所的なチャネル領域２４の電気伝導率は、当該位置における局所的な電界及びその結果として生じる局所的な電位に依存している。しかし、電界はトレンチ１４の下端又は底部では、強度に不均一である。
【０００５】
図６乃至８は、トレンチ１４の３つの異なる形状の例を示す。図中の円３０は、電界が減少した部分を示す。かかる電界が減少した部分は、トレンチ１４の全ての稜または角に存在する。これらの電界が減少した領域３０においては、チャネル領域２４をオンにするために必要なゲート電極１８の電位の値は、チャネル領域２４の他の部分をオンにするために必要なゲート電極１８の電位の値より相当に大きい。そして、全チャネル領域２４をオンにするために必要なゲート電極１８の電位の値は、トレンチ１４の下端特有の形状に強く依存する。さらに、ドーパント濃度の局所的な変動はこれらの電気的特性に強く影響する。
【０００６】
しかし、トレンチ１４の特有の形状を制御することは非常に困難である。図７に示されている形状は図６及び図８に示されている形状よりも僅かに良いが、信頼性よく再現することは難しい。トレンチ１４の実際の形状は、おそらく、顕著さの程度の差はあるが、図６及び図８の形状に向かう傾向で、図７の形状からはずれる。このことは、トランジスタからトランジスタへ、電気的特性が大きく変動することに帰結する。
【０００７】
図６乃至図８は、縦型ゲートＦＥＴ（vertical gate ＦＥＴｓ）又はＲＣＡＴを示すものであるが、再現困難なトレンチの形状が電気的特性及び電子特性に強く影響するという問題と同様の問題は、マイクロ電子デバイスのトレンチキャパシタ及び他のトレンチ電子素子（trench electronic elements）においても存在する。さらに、トレンチ１４の形状のみならず誘電体層１６の厚み及び厚みの均一性も制御が困難であることも問題である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は改良されたマイクロ電子デバイス及びマイクロ電子デバイスの改良された製造方法を提供する。ここで、当該マイクロ電子デバイスは、凹部に形成される電子素子を有している。本発明はまた、凹部に形成されるトランジスタ又はキャパシタを有するマイクロ電子デバイス及びその製造方法を提供する。また、本発明は、マイクロ電子デバイスの電子素子の電気的特性及び電子特性に対する凹部の特別な形状の影響を除去または低減するマイクロ電子デバイス及びその製造方法を提供する。本発明はまた、マイクロ電子デバイスがメモリデバイスであるマイクロ電子デバイス及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一実施形態においては、マイクロ電子デバイスは、基板とトランジスタとを有しており、該トランジスタは、該基板内に存在するチャネル領域；該チャネル領域内に形成された凹部；該凹部の底部に堆積されている第１の誘電体層（該第１の誘電体層は第１の誘電体材料を含んでいる）；前記凹部の側壁に堆積されている第２の誘電体層（第２の誘電体層は第２の誘電体材料を含んでいる）；及び前記凹部内に配置され第１の誘電体層及び第２の誘電体層によってチャネル領域から電気的に絶縁されているゲート電極を含んでおり、前記第１の誘電体材料の誘電率は、前記第２の誘電体材料の誘電率よりも大きい。
【００１０】
本発明の他の実施形態においては、マイクロ電子デバイスは、導電領域に導電材料を含む基板；前記導電領域内に形成された凹部；当該凹部の底部に堆積された第１の誘電体層（該第１の誘電体層は第１の誘電体材料を含んでいる）；前記凹部の側壁に堆積された第２の誘電体材料（第２の誘電体層は第２の誘電体材料を含んでいる）；及び前記凹部内に配置され第１の誘電体層及び第２の誘電体層によって前記導電領域の導電材料から電気的に絶縁されている充填部を含んでいる。
【００１１】
本発明のさらに他の実施形態においては、マイクロ電子デバイスの製造方法は、表面を有する基板を設ける工程；当該基板の表面下に導電領域を形成する工程；前記導電領域内に凹部を形成する工程；前記凹部の底部に第１の誘電体層を形成する工程；前記凹部の側壁に第２の誘電体層を形成する工程；及び前記凹部を充填材料で充填し、充填部を形成する工程（該充填部は第１の誘電体層及び第２の誘電体層によって導電領域から電気的に絶縁されている）を含んでいる。
【００１２】
本発明のさらに他の実施形態においては、マイクロ電子デバイス及びその製造方法は、第１の誘電体材料を含む第１の誘電体層が凹部の底部に堆積され、第２の誘電体材料を含む第２の誘電体層が凹部の側壁に堆積される。第１の誘電体材料と第２の誘電体材料とは異なっており、好ましくは、異なる誘電率を有している。第１の誘電体層の第１の誘電体材料は、素子の電気的特性及び電子特性に対する前記凹部の底部の特別な形状の影響が除去又は低減されるように選択される。これにより本発明は、前記凹部の底部の形状を制御する必要がないという利点を提供する。また、製造コストを低減することが可能となる。
【００１３】
本発明のさらに他の実施形態においては、凹部に形成されるトランジスタを有するマイクロ電子デバイスにおいて、第１の誘電体材料の誘電率は、第２の誘電体材料の誘電率よりも大きい。第１の誘電体層の近傍では、第２の誘電体層の近傍のチャネル領域の電気伝導率の上昇に必要な電極電位の絶対値よりも電極電圧の絶対値が低い場合に、チャネル領域の電気伝導率は上昇する。そのとき、トタンジスタの全チャネルの電気伝導率と、スイッチング特性と、しきい電圧とは、基本的に垂直な前記凹部の側壁によって影響を受けるだけであり、前記底部の形状の影響を受けない。
【００１４】
本発明の一局面においては、前記凹部の底部における、前記第１の誘電体層の第１の誘電体材料の高い誘電率は、凹部の底部で、チャネルに一種の短絡を引き起こす。トランジスタのオフ状態とオン状態との間の移行におけるゲート電極の電位（しきい電圧）では、第１の誘電体層の近傍のチャネル部分はすでに局所的にはオン状態となっている。トランジスタのオフ状態とオン状態との間の移行は、単にチャネルの側壁部分におけるオフ状態とオン状態との間の移行にすぎない。これは、基板の表面に略垂直な凹部の側壁の形状及びチャネルの側壁部分のスイッチング特性が再現性良く容易に制御可能であるため、特に有利である。特に、ドーパント濃度の局所的な変動の影響が低減される。
【００１５】
本発明のさらに他の実施形態では、凹部の側壁及び底部に第２の誘電体材料を含む第２の誘電体層を形成し、凹部の底部における誘電体層内に窒素イオン又は他のイオンを注入して、第２の誘電体材料を局所的に第１の誘電体材料に変換する。この方法は、エネルギーを付与されたイオンの基板表面に略垂直な方向の流れを用いることにより、窒素イオン又は他のイオンが容易に凹部の底部に選択的に注入されるという利点を提供する。基板の表面に対して垂直であるとともに凹部の側壁に対して平行な流れにより、注入されたイオンの濃度は、凹部の底部において、側壁におけるよりもずっと大きくなる。
【００１６】
イオンの注入は標準的な技術である。注入の濃度及び深さは容易に制御可能である。しかしながら、底部の誘電体層における窒素イオン又は他のイオンの濃度を高い精度で制御することは必要ではない。本発明のさらなる利点は、注入の深さが小さいため、凹部の外側の基板表面をイオンに対して保護する必要がないことである。例えば、基板の表面下のソース領域及びドレイン領域の電気的特性は、浅い表面層への窒素の注入によっては殆ど変化しない。
【００１７】
本発明は、また、凹部に形成されたキャパシタを有するマイクロ電子デバイスを提供する。凹部の底部に形成されている第１の誘電体層の第１の誘電体材料は、好ましくは、凹部の側壁に形成されている第２の誘電体層の第２の誘電体材料の誘電率の誘電率よりも低い誘電率を与える。これにより、キャパシタの容量に対する底部領域の寄与、及び、キャパシタの容量への凹部の底部の形状による影響は低減される。このようにして、本発明は、より簡単に容量を正確に設定することが可能となるという利点を提供する。
【００１８】
本発明は、メモリデバイスの記憶セルにおけるセルトランジスタ又はストレージキャパシタ、或いは、他のマイクロ電子デバイスのような高度に微細化された素子に特に有利である。
【００１９】
すなわち、本発明に係るマイクロ電子デバイスは、上記課題を解決するために、基板とトランジスタとを有するマイクロ電子デバイスであって、当該トランジスタは、前記基板内に存在するチャネル領域と、前記チャネル領域内に形成された凹部と、前記凹部の底部に堆積されている第１の誘電体層と、前記凹部の側壁に堆積されている第２の誘電体層と、前記凹部内に形成され、前記第１の誘電体層及び第２の誘電体層によって、前記チャネル領域から絶縁されているゲート電極とを含み、前記第１の誘電体層は、第１の誘電体材料を含み、前記第２の誘電体層は、第２の誘電体材料を含み、前記第１の誘電体材料の誘電率は、前記第２の誘電体材料の誘電率よりも大きいことを特徴としている。
【００２０】
本発明に係るマイクロ電子デバイスでは、前記第１の誘電体材料は、酸窒化ケイ素、窒化ケイ素、酸化ハフニウム、酸窒化ハフニウム及び窒化ハフニウムからなる群より選択され、前記第２の誘電体材料は酸化ケイ素であることが好ましい。
【００２１】
また、本発明に係るマイクロ電子デバイスでは、前記凹部は前記基板の表面に対して略垂直な側壁を有するトレンチの形状であることが好ましい。また、本発明に係るマイクロ電子デバイスは、メモリデバイスであることが好ましい。
【００２２】
本発明に係るマイクロ電子デバイスは、上記課題を解決するために、導電領域内に導電材料を含む基板と、前記導電領域内に形成された凹部と、前記凹部の底部に堆積されている第１の誘電体層と、前記凹部の側壁に堆積されている第２の誘電体層と、前記凹部内に堆積され、前記第１の誘電体層及び第２の誘電体層によって、前記導電領域の導電材料から絶縁されている充填部とを含み、前記第１の誘電体層は第１の誘電体材料を含み、前記第２の誘電体層は第２の誘電体材料を含んでいてもよい。
【００２３】
前記第１の誘電体材料の誘電率は、前記第２の誘電体材料の誘電率よりも大きいことが好ましい。前記第１の誘電体材料は、酸窒化ケイ素、窒化ケイ素、酸化ハフニウム、酸窒化ハフニウム及び窒化ハフニウムからなる群より選択され、前記第２の誘電体材料は酸化ケイ素であることが好ましい。
【００２４】
前記導電領域はキャパシタの第１キャパシタ電極を形成し、前記充填部は当該キャパシタの第２キャパシタ電極を形成し、前記第１の誘電体層及び第２の誘電体層は、前記キャパシタの誘電体を形成していてもよい。
【００２５】
前記凹部は前記基板の表面に対して略垂直な側壁を有するトレンチの形状であることが好ましい。
【００２６】
本発明に係るマイクロ電子デバイスの製造方法は、上記課題を解決するために、基板を設ける工程と、前記基板の表面の下部に導電領域を形成する工程と、前記導電領域内に凹部を形成する工程と、前記凹部の底部に第１の誘電体層を形成する工程と、前記凹部の側壁に第２の誘電体層を形成する工程と、前記凹部を充填材料で充填し、充填部を形成する工程とを含むことを特徴とし、前記充填部は、前記第１の誘電体層及び第２の誘電体層によって、前記導電領域から絶縁されている。
【００２７】
本発明に係るマイクロ電子デバイスの製造方法では、前記導電領域はチャネル領域を含み、前記充填部はゲート電極であってもよい。また、前記第１の誘電体層は第１の誘電率で形成され、前記第２の誘電体層は第２の誘電率で形成され、第１の誘電率は第２の誘電率よりも大きいことが好ましい。
【００２８】
本発明に係るマイクロ電子デバイスの製造方法では、前記導電領域はケイ素を含み、前記第２の誘電体層の形成は、前記凹部に酸化ケイ素層を形成することを含み、前記第１の誘電体層の形成は、窒素の注入を含み、当該窒素イオンは前記基板の表面に対して略垂直に方向付けられる又は走査されることが好ましい。
【００２９】
また、本発明に係るマイクロ電子デバイスの製造方法では、前記導電領域はケイ素を含み、前記第１の誘電体層の形成は、窒素の注入を含み、当該窒素イオンは前記基板の表面に対して略垂直に方向付けられ、前記第２の誘電体層の形成は、側壁のケイ素を酸化することを含んでいてもよい。
【００３０】
本発明に係るマイクロ電子デバイスの製造方法では、前記導電領域はキャパシタの第１キャパシタ電極を形成し、前記充填部は当該キャパシタの第２キャパシタ電極を形成し、第１の誘電体層及び第２の誘電体層は前記キャパシタの誘電体を形成するものであってもよい。
【発明の効果】
【００３１】
凹部に形成される電子素子を有するマイクロ電子デバイスの電子素子の電気的特性及び電子特性に対する凹部の形状の影響を除去または低減するマイクロ電子デバイス及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００３２】
本発明について図に基づいて説明すると以下の通りである。
【００３３】
図１乃至４はマイクロ電子デバイスの一部の概略を示す断面図であり、その断面は基板１０の表面１２に対して垂直である。図１乃至４に示されているマイクロ電子デバイスは、それぞれ、トランジスタ素子であってもよいし、キャパシタ素子であってもよいし、メモリセルを含む限り他のいかなる素子であってもよい。しかし、本発明は、凹部内に又は凹部に形成される電子素子を有する高度に微細化された全てのマイクロ電子デバイスに有利である。
【００３４】
図１は、本発明の一実施形態にかかるマイクロ電子デバイスの概略図である。当該マイクロ電子デバイスは、表面１２を有する基板１０を含んでいる。凹部又はトレンチ１４が、基板１０の表面１２に対して略垂直に形成されている。トレンチ１４は高いアスペクト比と、基本的に表面１２に対して略垂直な側壁を有していることが好ましい。凹部の底部は、第１の誘電体層４０で覆われ、凹部１４の側壁は第２の誘電体層１６で覆われている。ゲート電極１８は凹部１４内に配置され、第１の誘電体層４０及び第２の誘電体層１６によって基板１０から電気的に絶縁されている。ソース電極又はソース電極領域２０、及び、ドレイン電極又はドレイン電極領域２２は、基板１０の表面１２に、トレンチ１４を挟んで対向するとともにトレンチ１４に隣接して形成されている。基板内のチャネル領域２４はトレンチ１４近傍に位置する。
【００３５】
基板はＳｉ、Ｇｅ、ＧａＡｓ、或いは、他の結晶、多結晶又はアモルファスの半導体材料であることが好ましい。ソース電極領域及びドレイン電極領域２０、２２は、ドーパント濃度１０１９ｃｍ−３〜１０２１ｃｍ−３で高度にドープされている。基板１０又は基板１０内の少なくともチャネル領域２４はドーパント濃度１０１６ｃｍ−３〜１０１８ｃｍ−３で軽度にドープされている。第１の誘電体層４０の第１の誘電体材料は、酸窒化ケイ素、窒化ケイ素、酸化ハフニウム、酸窒化ハフニウム、又は、窒化ハフニウムを含んでいることが好ましい。ここで、ケイ素又はハフニウムの酸化物の化学的組成は可変である。また、第２の誘電体層１６の第２の誘電体材料は、酸化ケイ素であることが好ましい。トレンチ１４の幅（図中、基板の表面に平行な方向における幅）は５０ｎｍ〜１００ｎｍ、あるいはこれより小さいことが好ましい。また、トレンチ１４の深さは１００ｎｍ〜２００ｎｍ、あるいはこれより大きいことが好ましい。第１の誘電体層４０及び第２の誘電体層１６の層の厚みは、それぞれ、１．５ｎｍ〜１０ｎｍであることが好ましい。また、ゲート電極１８としては、金属又は導電材料を含んでいれば特に限定されるものではないが、高度にドープされた多結晶シリコン又はタングステンを含んでいることがより好ましい。
【００３６】
ＮＦＥＴにおいては、ソース電極領域及びドレイン電極領域２０、２２がｎ−ドープされており、基板１０又は少なくともチャネル領域２４がｐ−ドープされている。また、ゲート電極１８が半導体を含む場合にはゲート電極１８がｎ−ドープされている。
【００３７】
ＰＦＥＴにおいては、ソース電極領域及びドレイン電極領域２０、２２がｐ−ドープされており、基板１０又は少なくともチャネル領域２４がｎ−ドープされている。また、ゲート電極１８が半導体を含む場合にはゲート電極１８がｐ−ドープされている。
【００３８】
第１の誘電体層４０の第１の誘電体材料の誘電率は、第２の誘電体層１６の第２の誘電体材料の誘電率よりも大きい。例えば、酸化ケイ素ＳｉＯ２の比誘電率εｒはεｒ＝３．９であり、純粋な窒化ケイ素Ｓｉ３Ｎ４の比誘電率はεｒ＝７．５である。ケイ素、酸素及び窒素を含有する第１の誘電体材料においては、第１の誘電体層の比誘電率は、窒素の含有量に応じて、３．９＜εｒ＜７．５の範囲である。
【００３９】
基板１０と第１の誘電体層４０及び第２の誘電体層１６との接触面に沿って、導電反転層又はチャネルが、チャネル領域２４に形成されされ得る。ここで、導電反転層又はチャネルは、ソース電極及びドレイン電極２０、２２を導電的に結合する。導電性のチャネルの形成はゲート電極１８の静電ポテンシャル（静電位）及びゲート電極１８とソース電極及びドレイン電極２０、２２と基板１０との間の電位差に依存する。第１の誘電体層４０の誘電率が第２の誘電体層１６の誘電率より大きいことにより、第１の誘電体層４０の近傍では、第２の誘電体層１６の近傍よりも早くチャネルが形成される。
【００４０】
換言すれば、ゲート電極１８の電位が、第２の誘電体層１６の近傍ではチャネルが形成されないが、第２の誘電体層１６の近傍でチャネルが形成されるしきい電位に近い場合は、第１の誘電体層４０の近傍ではチャネルが形成されている。かかる場合には、ソース電極及びドレイン電極２０、２２と、ゲート電極１８と、チャネル領域２４とによって形成されるトランジスタのスイッチング特性は、トレンチ１４の底部の形状には殆ど無関係である。
【００４１】
トランジスタのしきい電圧又はしきい電位とは、それぞれソース電極及びドレイン電極２０、２２が、チャネル領域２４のチャネルを介して導電的に結合されるしきい電圧又はしきい電位をいう。第１の誘電体材料の誘電率が第２の誘電体材料の誘電率より大きいことにより、トランジスタのしきい電圧は凹部１４の底部の特別な形状には殆ど無関係である。言い換えれば、第１の誘電体材料の誘電率が第２の誘電体材料の誘電率より大きいことにより、トランジスタのしきい電圧においては、第１の誘電体層４０近傍のチャネル領域は短絡している。
【００４２】
曲率半径が誘電体層４０又は１６の厚みの２倍以上である場合、通常の窒素イオン注入パラメータで、トレンチ１４の底部における角又は他の構造のトランジスタのしきい電極への影響が補償されることが見出されている。
【００４３】
図２は、本発明の他の実施形態にかかるマイクロ電子デバイスの一部の概略を示す図である。第２の実施形態は、トレンチ１４内に、トランジスタの代わりにキャパシタが形成されている点で、トランジスタが形成されている第１の実施形態と異なっている。本実施形態のマイクロ電子デバイスは、表面１２を有する基板１０と、該表面１２に電気絶縁層５０を含んでいる。凹部又はトレンチ１４は、前記電気絶縁層５０及び基板１０の中に表面１２に垂直に形成されている。トレンチ１４は高いアスペクト比と、基本的に表面１２に対して略垂直な側壁を有していることが好ましい。
【００４４】
第１の誘電体層４０は、トレンチ１４の底部に堆積され、第２の誘電体層１６は、トレンチ１４の側壁に堆積されている。少なくともトレンチ１４近傍の領域では基板１０は導電性であり、第１キャパシタ電極５２を形成する。トレンチ１４は、ドープされた多結晶シリコン、タングステン、或いは、他の任意の金属又は導電材料で充填され、第２キャパシタ電極５４を形成している。第２キャパシタ電極５４は導体５６に接続されている。この例では、導体５６は表面１２と平行になっており、電気絶縁層５０内に配置されている。第１の誘電体層４０及び第２の誘電体層１６は異なる誘電体材料からなっている。第１の誘電体層４０の第１の誘電体材料の誘電率は、第２の誘電体層１６の第２の誘電体材料の誘電率よりも小さいことが好ましい。これにより、トレンチ１４の底部の形状がキャパシタの容量に与える影響を低減することが可能となる。キャパシタの容量の値はより良く規定され信頼性が向上する。またキャパシタ間の容量のばらつきが低減される。
【００４５】
図１及び図２に示されているトレンチ１４の底部の形状はいくらか理想化されたものであるが、現実のデバイスにおける実際の底部の形状は、通常、半円形の断面を有する最適形状からある程度外れている。実際の形状は基板１０の結晶構造、エッチングプロセス、そのパラメータ等に依存し、強い無作為な影響を受ける傾向にある。
【００４６】
２種類の極端な形状を図３及び図４に示す。図３に示される実施形態におけるトレンチ１４の断面の形状は基本的に長方形であり、図４に示される実施形態におけるトレンチ１４の底部の断面はＶ字型である。図３及び図４では、図１に示されているトランジスタと同様のトランジスタが示されているが、図３及び図４と同様のトレンチ形状は、図２に示されているキャパシタに用いることもできる。
【００４７】
図１を参照して上述したトランジスタ及び／又は図２を参照して上述したキャパシタを備えたマイクロ電子デバイスを提供することは有用である。好ましくは、上記トランジスタはセルトランジスタであり、キャパシタはメモリセルのストレージキャパシタであり、それらのトレンチと誘電体層は同時に形成されうる。
【００４８】
図５は、本発明の一実施形態にかかる方法の概略フローチャートである。当該方法は、マイクロ電子デバイスの製造方法であって、前記マイクロ電子デバイスは、好ましくはメモリデバイス又はメモリセルを含む他の任意のデバイスであり、セルトランジスタ及び／又はストレージキャパシタを形成するために以下に記載する工程を実施する。
【００４９】
第１の工程８２では、表面１２を有する基板１０を設ける。第２の工程８４では、基板１０に導電領域２４、５２が形成される。これは、基板材料をドーピングすることによって行われることが好ましい。第３の工程８６では、導電領域２４、５２に凹部１４が形成される。ここで、前記凹部は、高アスペクト比のトレンチであることが好ましく、異方性エッチング処理により形成されることが好ましい。凹部１４は、基板１０の表面１２に対して略垂直な側壁を備えている。
【００５０】
第４の工程８８では、第１の誘電体材料を含む第１の誘電体層４０が凹部１４の底部に形成される。第５の工程９０では、第２の誘電体材料を含む第２の誘電体層１６が形成される。第４の工程８８と第５の工程９０とは、この順で行ってもよいし、逆の順でおこなってもよい。第４の工程８８と第５の工程９０とは、同時に行うこともできる。より好ましい実施形態では、例えば酸化ケイ素を含んだ誘電体層が凹部１４内に形成される。続いて、例えば窒素イオン等のイオンが凹部１４の底部の誘電体層に注入される。凹部１４の側壁部分の誘電体層１６を形成する誘電体材料には、原子（イオン）が注入されていない。この側壁部分の誘電体層１６を形成する誘電体材料を第２の誘電体層の誘電体材料とする。原子（イオン）の注入により、注入前の誘電体材料は、第１の誘電体層４０の第１の誘電体材料に変換される。
【００５１】
他の方法として、第１の誘電体層４０及び第２の誘電体層１６は、独立して別個に形成されてもよい。かかる方法においては、化学量論的又は不定比の酸窒化ケイ素、純粋な窒化ケイ素、酸化ハフニウム、酸窒化ハフニウム、又は、純粋な窒化ハフニウム等の高誘電率誘電体（high-k誘電体）を、高い誘電率を有する第１の誘電体材料として用いることができる。
【００５２】
本発明の方法により製造される電子素子がキャパシタである場合には、第２の誘電体層１６の誘電率は、第１の誘電体層４０の誘電率よりも大きいことが好ましく、第１の誘電体材料は酸化ケイ素であることが好ましく、第２の誘電体材料は酸窒化ケイ素、窒化ケイ素、酸化ハフニウム、酸窒化ハフニウム及び窒化ハフニウムからなる群より選択されることが好ましい。
【００５３】
第６の工程９２では、凹部がドープされた多結晶シリコン、タングステン、或いは、その他任意の金属又はその他任意の導電材料等の導電材料で充填される。
【産業上の利用可能性】
【００５４】
本発明は、メモリデバイスの記憶セルにおけるセルトランジスタ又はストレージキャパシタ、或いは、他のマイクロ電子デバイスのような高度に微細化された素子に特に有利である。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態におけるマイクロ電子デバイスの断面図である。
【図２】本発明の一実施形態におけるマイクロ電子デバイスの断面図である。
【図３】本発明の一実施形態におけるマイクロ電子デバイスの断面図である。
【図４】本発明の一実施形態におけるマイクロ電子デバイスの断面図である。
【図５】本発明の一実施形態における方法のフローチャートである。
【図６】従来のマイクロ電子デバイスの断面図である。
【図７】従来のマイクロ電子デバイスの断面図である。
【図８】従来のマイクロ電子デバイスの断面図である。
【図１】
2007110125.tif 000003
【図２】
2007110125.tif 000004
【図３】
2007110125.tif 000005
【図４】
2007110125.tif 000006
【図５】
2007110125.tif 000007
【図６】
2007110125.tif 000008
【図７】
2007110125.tif 000009
【図８】
2007110125.tif 000010