(57)【要約】      （修正有）【課題】ＳＡＦＧ工程を適用したフラッシュメモリ素子でレジスタを形成するためのフラッシュメモリ素子のレジスタ形成方法を提供すること。【解決手段】半導体基板内に素子分離膜を形成した後、前記素子分離膜の所定の領域をエッチングしてトレンチを形成する段階と、全体構造の上部に第１ポリシリコン膜を形成した後、前記素子分離膜の上部が露出するまで研磨する段階と、誘電体膜パターンを形成した後、第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜の所定の領域をエッチングし、前記第１ポリシリコン膜と第２ポリシリコン膜が連結される部分と前記誘電体膜パターンの上部に形成された第２ポリシリコン膜とが分離されるようにする段階と、全体構造の上部に層間絶縁膜を形成し、前記層間絶縁膜および第２ポリシリコン膜の所定の領域内にコンタクトプラグを形成する段階とを含む、フラッシュメモリ素子のレジスタ形成方法。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板内に素子分離膜を形成した後、前記素子分離膜の所定の領域をエッチングしてトレンチを形成する段階と、
前記トレンチが埋め込まれるように全体構造の上部に第１ポリシリコン膜を形成した後、前記素子分離膜の上部が露出するまで研磨する段階と、
前記素子分離膜の上部に誘電体膜パターンを形成した後、全体構造の上部に第２ポリシリコン膜を形成する段階と、
前記誘電体膜パターンの所定の領域が露出するように前記第２ポリシリコン膜の所定の領域をエッチングし、前記第１ポリシリコン膜と第２ポリシリコン膜が連結される部分と前記誘電体膜パターンの上部に形成された第２ポリシリコン膜とが分離されるようにする段階と、
全体構造の上部に層間絶縁膜を形成し、前記層間絶縁膜および第２ポリシリコン膜の所定の領域内にコンタクトプラグを形成する段階とを含むことを特徴とする、フラッシュメモリ素子のレジスタ形成方法。
【請求項２】
半導体基板上の所定の領域にトンネル酸化膜と第１ポリシリコン膜を積層されるように形成し、積層された前記トンネル酸化膜と第１ポリシリコン膜との間に素子分離膜を形成する段階と、
全体構造の上部に誘電体膜およびキャッピングポリシリコン膜を形成し、前記キャッピングポリシリコン膜の所定の領域をエッチングした後、前記キャッピングポリシリコン膜パターンをマスクとして前記誘電体膜を除去する段階と、
全体構造の上部に第２ポリシリコン膜を形成した後、前記誘電体膜の所定の領域が露出するように前記第２ポリシリコン膜の所定の領域をエッチングし、前記第１ポリシリコン膜と第２ポリシリコン膜が連結される部分と前記誘電体膜の上部に形成された第２ポリシリコン膜とが分離されるようにする段階と、
全体構造の上部に層間絶縁膜を形成し、前記層間絶縁膜および第２ポリシリコン膜の所定の領域内にコンタクトプラグを形成する段階とを含むことを特徴とする、フラッシュメモリ素子のレジスタ形成方法。
【請求項３】
前記誘電体膜のエッチング工程の際に、前記素子分離膜の上部が一部除去されることを特徴とする、請求項１または２に記載のフラッシュメモリ素子のレジスタ形成方法。
【請求項４】
前記第１ポリシリコン膜に連結された前記第２ポリシリコン膜を除去して前記コンタクトプラグを前記第１ポリシリコン膜に直ちに接続されるように形成することを特徴とする、請求項２に記載のフラッシュメモリ素子のレジスタ形成方法。
【請求項５】
前記誘電体膜の上部に形成された前記第２ポリシリコン膜を全て除去することを特徴とする、請求項２に記載のフラッシュメモリ素子のレジスタ形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、電圧分配器用のレジスタ(voltage divider resistor)を構成するためのフラッシュメモリ素子のレジスタ形成方法に関する。
【背景技術】
【０００２】
フラッシュメモリを製作するに際し、ポンプ調節器(pump regulator)では、電圧分配器用のレジスタを使用するが、この際に用いられるレジスタは、温度および電圧に対して変化が少ないものを使用しなければならない。ゲートまたはメタルレジスタを使用する場合は、抵抗値が小さいため、１０ｋΩ以上のレジスタを構成するには多くの面積を必要とし、設計規則(drawing rule)も複雑になる。これにより、既存ではフラッシュメモリ素子で使用するフローティングゲートのポリシリコン膜のみをレジスタとして使用したが、これはバイアスおよび温度による変化が少なくてレジスタとしての使用に適した。これに対し、数百ｏｈｍ／ｓｑ．程度の値を有する接合レジスタ(junction resistor)は、接合によってのみ形成され、バイアスおよび温度による変化が大きくて正確な値を要するレジスタとしては好ましくない。
【０００３】
図１および図２は一般的なＳＴＩ工程を適用するＮＡＮＤフラッシュメモリ素子でポリシリコンレジスタ形成方法を説明するための断面図であって、セル領域にフローティングゲートとコントロールゲートが積層されたゲートが形成される間、周辺回路領域の所定の領域にレジスタを形成する方法を説明するためのものである。
【０００４】
図１を参照すると、半導体基板１０内にＳＴＩ構造の素子分離膜１２を形成した後、素子分離膜１２の上部に第１ポリシリコン膜１４および誘電体膜１６を形成する。誘電体膜１６の所定の領域を除去し、全体構造の上部に第２ポリシリコン膜１８を形成した後、誘電体膜１６の所定の領域が露出するように第２ポリシリコン膜１８の所定の領域をエッチングして、第１ポリシリコン膜１４と第２ポリシリコン膜１８が連結される部分と誘電体膜の上部に形成された第２ポリシリコン膜１８とが分離されるようにする。全体構造の上部に層間絶縁膜２０を形成し、層間絶縁膜２０の所定の領域をエッチングして、第１ポリシリコン膜１４に連結された第２ポリシリコン膜１８の所定の領域を露出させてコンタクトホールを形成する。コンタクトホールが埋め込まれるように導電層を形成した後、パターニングしてコンタクトプラグ２２および配線層２４を形成する。
【０００５】
図２を参照すると、半導体基板１０内に素子分離膜１２を形成し、素子分離膜１２の上部に第１ポリシリコン膜１４、誘電体膜１６および第２ポリシリコン膜１８を形成した後、誘電体膜１６の上部に形成された第２ポリシリコン膜１８の一部をエッチングして誘電体膜１６の上部の所定の領域にのみ第２ポリシリコン膜１８が形成されるようにする。全体構造の上部に層間絶縁膜２０を形成した後、層間絶縁膜２０、誘電体膜１６および第１ポリシリコン膜１４の所定の領域をエッチングしてコンタクトホールを形成する。コンタクトホールが埋め込まれるように導電層を形成した後、パターニングしてコンタクトプラグ２２および配線層２４を形成する。
【０００６】
ところが、上述したように、図２に示すようにコンタクトプラグを第１ポリシリコン膜に直ちに連結されるように形成すると、高集積化により第１ポリシリコン膜の厚さが低くなって工程のマージンを確保し難くなる。また、素子の縮小化に伴い、フラッシュメモリ素子の特性上、ポリシリコン膜を構成するにおいてフォト工程のマージンが不足して正確にパターニングすることが激しくなっている。これを克服するために、ＳＡＦＧ(Self Align Floating Gate)構造を適用した。ところが、ＳＡＦＧ構造を適用すると、アクティブ領域上でのみポリシリコン膜の形成が可能であり、フィールド領域上ではポリシリコン膜が形成されない。         
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、ＳＡＦＧ工程を適用したフラッシュメモリ素子でレジスタを形成するためのフラッシュメモリ素子のレジスタ形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の第１実施例に係るフラッシュメモリ素子のレジスタ形成方法は、半導体基板内に素子分離膜を形成した後、前記素子分離膜の所定の領域をエッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように全体構造の上部に第１ポリシリコン膜を形成した後、前記素子分離膜の上部が露出するまで研磨する段階と、前記素子分離膜の上部に誘電体膜パターンを形成した後、全体構造の上部に第２ポリシリコン膜を形成する段階と、前記誘電体膜パターンの所定の領域が露出するように前記第２ポリシリコン膜の所定の領域をエッチングし、前記第１ポリシリコン膜と第２ポリシリコン膜が連結される部分と前記誘電体膜パターンの上部に形成された第２ポリシリコン膜とが分離されるようにする段階と、全体構造の上部に層間絶縁膜を形成し、前記層間絶縁膜および第２ポリシリコン膜の所定の領域内にコンタクトプラグを形成する段階とを含むことを特徴とする。
【０００９】
本発明の第２実施例に係るフラッシュメモリ素子のレジスタ形成方法は、半導体基板上の所定の領域にトンネル酸化膜と第１ポリシリコン膜を積層されるように形成し、積層された前記トンネル酸化膜と第１ポリシリコン膜との間に素子分離膜を形成する段階と、全体構造の上部に誘電体膜およびキャッピングポリシリコン膜を形成し、前記キャッピングポリシリコン膜の所定の領域をエッチングした後、前記キャッピングポリシリコン膜パターンをマスクとして前記誘電体膜を除去する段階と、全体構造の上部に第２ポリシリコン膜を形成した後、前記誘電体膜の所定の領域が露出するように前記第２ポリシリコン膜の所定の領域をエッチングし、前記第１ポリシリコン膜と第２ポリシリコン膜が連結される部分と前記誘電体膜の上部に形成された第２ポリシリコン膜とが分離されるようにする段階と、全体構造の上部に層間絶縁膜を形成し、前記層間絶縁膜および第２ポリシリコン膜の所定の領域内にコンタクトプラグを形成する段階とを含むことを特徴とする。
【発明の効果】
【００１０】
上述したように、本発明によれば、素子分離膜工程でＣＤを調節することにより、安定的なポリシリコンレジスタを形成し、これにより高電圧を安定的に得ることができる。
【００１１】
また、素子の特性向上およびポリシリコンレジスタ形成のための追加的な工程段階の増加を排除することができるので、経済的に競争力のある素子の形成が可能である。
【００１２】
また、ＰＲＭを用いて素子分離膜の所定の領域内にポリシリコン膜を形成することにより、フィールド領域上においてもポリシリコンレジスタを構成することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して本発明の実施例を詳細に説明する。
【００１４】
図３ａ〜図３ｃは、本発明の第１実施例に係るＳＡＦＧ工程を適用したフラッシュメモリ素子のレジスタ形成方法を説明するための断面図であって、セル領域にフローティングゲートとコントロールゲートが積層されたゲートが形成される間に周辺回路領域の所定の領域にレジスタを形成する方法を説明するためのものである。
【００１５】
図３ａを参照すると、Ｐ型の半導体基板１００内に素子分離膜１０２を形成した後、素子分離膜１０２の上部にポリシリコンレジスタマスク（Poly Resistor Mask：ＰＲＭ）パターン（図示せず）を形成する。ＰＲＭパターン（図示せず）を用いて素子分離膜１０２をエッチングしてトレンチを形成し、トレンチが埋め込まれるように全体構造の上部に第１ポリシリコン膜１０４を形成した後、素子分離膜１０２の上部が露出するまで研磨し、素子分離膜１０２内に第１ポリシリコン膜１０４を形成する。ここで、研磨工程は、エッチバック(etch-back)或いは化学的機械的研磨（ＣＭＰ）工程を行うことが好ましい。
【００１６】
図３ｂを参照すると、全体構造の上部に誘電体膜１０６を形成した後、誘電体膜１０６の所定の領域をエッチングする。この際、誘電体膜１０６のエッチング工程によって素子分離膜１０２の上部が一部除去される。全体構造の上部に第２ポリシリコン膜１０８を形成した後、誘電体膜１０６の所定の領域が露出するように第２ポリシリコン膜１０８の所定の領域をエッチングして、第１ポリシリコン膜１０４と第２ポリシリコン膜１０８が連結される部分と誘電体膜１０６の上部に形成された第２ポリシリコン膜１０８とが分離されるようにする。
【００１７】
全体構造の上部に層間絶縁膜１１０を形成し、層間絶縁膜１１０の所定の領域をエッチングし、第１ポリシリコン膜１０４に連結された第２ポリシリコン膜１０８の所定の領域を露出させてコンタクトホールを形成する。コンタクトホールが埋め込まれるように導電層を形成した後、パターニングしてコンタクトプラグ１１２および配線層１１４を形成する。
【００１８】
上述したように、半導体基板１００がＰ型からなっているが、これは、ポジティブ(positive)電圧のみを使用し、ポジティブバイアスのみポリシリコンレジスタで制御するため、Ｐ型の半導体基板１００を使用することが好ましい。この場合、ドーピングレベルの低い場合が有利である。また、Ｐ型の半導体基板１００を使用することにより、ポリシリコンレジスタと半導体基板１００間の寄生キャパシタンス(parasitic capacitance)を減少させることができる。
【００１９】
図４は本発明の第２実施例に係るフラッシュメモリ素子のレジスタ形成方法を説明するために示した素子の第１レイアウト図である。
【００２０】
半導体基板の所定の領域に形成された素子分離膜によってアクティブ領域Ａおよびフィールド領域Ｂを定める。アクティブ領域Ａに第１ポリシリコン膜Ｐを形成し、第１ポリシリコン膜Ｐの上部に誘電体膜Ｃおよびキャッピングポリシリコン膜Ｄを重畳するように形成し、誘電体膜Ｃの上部に第２ポリシリコン膜Ｅを形成する。第２ポリシリコン膜Ｅの所定の領域をエッチングして、第１ポリシリコン膜Ｐと第２ポリシリコン膜Ｅが連結される部分と、誘電体膜Ｃの上部に形成された第２ポリシリコン膜Ｅとが分離されるようにする。分離された第２ポリシリコン膜Ｅの所定の領域にコンタクトプラグＧを形成する。
【００２１】
図５は本発明の第２実施例に係るフラッシュメモリ素子のレジスタ形成方法を説明するために示した素子の第２レイアウト図である。
【００２２】
半導体基板の所定の領域に形成された素子分離膜によってアクティブ領域Ａおよびフィールド領域Ｂを定める。アクティブ領域Ａに第１ポリシリコン膜Ｐを形成し、第１ポリシリコン膜Ｐの上部に誘電体膜Ｃおよびキャッピングポリシリコン膜Ｄを重畳するように形成し、誘電体膜Ｃの上部に第２ポリシリコン膜Ｅを形成する。第２ポリシリコン膜Ｅの所定の領域をエッチングして、第１ポリシリコン膜Ｐと第２ポリシリコン膜Ｅが連結される部分と、誘電体膜Ｃの上部に形成された第２ポリシリコン膜Ｅとが分離されるようにする。フィールド領域Ｂ上に形成された、分離された第２ポリシリコン膜Ｅの所定の領域にコンタクトプラグＧを形成する。これは図４のような形で構成されたレイアウト図であって、コンタクトプラグＧを図４のようにアクティブ領域Ａ内に形成し、あるいは図５のようにフィールド領域Ｂ内に形成することができる。
【００２３】
図６ａ〜図６ｄは、本発明の第２実施例に係るフラッシュメモリ素子のレジスタ形成方法を説明するために示した素子の断面図であって、セル領域にフローティングゲートとコントロールゲートが積層されたゲートが形成される間に周辺回路領域の所定の領域にレジスタを形成する方法を説明するためのものである。
【００２４】
図６ａを参照すると、Ｐ型の半導体基板２００の上部にバッファ酸化膜（図示せず）および窒化膜（図示せず）を形成した後、窒化膜、バッファ酸化膜および半導体基板２００の一部をエッチングしてトレンチを形成する。トレンチが埋め込まれるように全体構造の上部に酸化膜を形成した後、窒化膜の上部が露出するまで研磨して素子分離膜２０２を形成する。ここで、研磨工程は、エッチバック(etch-back)あるいは化学的機械的研磨（ＣＭＰ）工程を行うことが好ましい。窒化膜およびバッファ酸化膜を除去する。素子分離膜２０２によってアクティブ領域Ａおよびフィールド領域Ｂが定義され、半導体基板２００のアクティブ領域Ａの上部にゲート酸化膜２０４を形成する。この際、ゲート酸化膜２０４は３００Å〜５００Åの厚さに形成する。ゲート酸化膜２０４の上部に第１ポリシリコン膜２０６を形成した後、素子分離膜２０２の上部が露出するまで研磨する。この際、第１ポリシリコン膜２０６は、０．１μｍ〜１μｍの厚さに形成する。
【００２５】
図６ｂを参照すると、全体構造の上部に誘電体膜２０８およびキャッピングポリシリコン膜２１０を形成した後、キャッピングポリシリコン膜２１０の所定の領域をエッチングし、エッチングされたキャッピングポリシリコン膜２１０をマスクとして誘電体膜２０８をエッチングする。この際、誘電体膜２０８のエッチング工程によって素子分離膜２０２の上部が一部除去される。ここで、キャッピングポリシリコン膜２１０を誘電体膜２０８の上部に形成した後、キャッピングポリシリコン膜２１０をマスクとして誘電体膜２０８を除去することは、フォトレジストパターン除去の際に、誘電体膜２０８であるＯＮＯ膜の酸化膜がアタック(attack)を受けて損失しなくなるようにするためである。後続の工程で形成されるコンタクトの下部の誘電体膜２０８を除去することにより、バイアス印加が可能である。
【００２６】
図６ｃを参照すると、全体構造の上部に第２ポリシリコン膜２１２を形成する。この際、キャッピングポリシリコン膜２１０の上部に第２ポリシリコン膜２１２が形成され、キャッピングポリシリコン膜２１０が第２ポリシリコン膜２１２と混合される。
【００２７】
図６ｄを参照すると、誘電体膜２０８の所定の領域が露出するように第２ポリシリコン膜２１２の所定の領域をエッチングして、第１ポリシリコン膜２０６と第２ポリシリコン膜２１２が連結される部分と誘電体膜２０８の上部に形成された第２ポリシリコン膜２１２とが分離されるようにする。この際、第２ポリシリコン膜２１２は互いに分離されているので、電圧を印加しても、誘電体膜２０８の上部に形成された第２ポリシリコン膜２１２はレジスタとして動作しない。そして、第１ポリシリコン膜２０６と第２ポリシリコン膜２１２が連結される部分と、誘電体膜２０８の上部に形成された第２ポリシリコン膜２１２間の幅サイズは、第２ポリシリコン膜２１２が互いに分離されて絶縁されると問題にならない。
【００２８】
全体構造の上部に層間絶縁膜２１４を形成し、層間絶縁膜２１４の所定の領域をエッチングして、第１ポリシリコン膜２０６に連結された第２ポリシリコン膜２１２の所定の領域を露出させてコンタクトホールを形成する。コンタクトホールが埋め込まれるように導電層を形成した後、パターニングしてコンタクトプラグ２１６および配線層２１８を形成する。
【００２９】
上述したように、半導体基板２００がＰ型からなっているが、これは、ポジティブ電圧のみを使用し、ポジティブバイアスのみがポリシリコンレジスタで制御するため、Ｐ型の半導体基板２００を使用することが好ましい。この場合、ドーピングレベルの低い場合が有利である。また、Ｐ型の半導体基板２００を使用することにより、ポリシリコンレジスタと半導体基板２００間の寄生キャパシタンス(parasitic capacitance)を減少させることができる。
【００３０】
上述したようなレジスタ形成方法においては、誘電体膜２０８の上部に形成された第２ポリシリコン膜２１２を全て除去し、或いは第１ポリシリコン膜２０６に連結された第２ポリシリコン膜２１２を除去してコンタクトプラグ２１６を第１ポリシリコン膜２０６に直ちに接続されるように形成することもある。また、ゲート酸化膜２０４の下部にｎ型のイオンを注入してレジスタの幅を増加させることにより、ポリシリコンレジスタと半導体基板２００間のキャパシタンスを減少させることができる。
【００３１】
図７はＰ型半導体基板への電圧印加の有無によるキャパシタンスを示すグラフである。ａはＰ型半導体基板に電圧を印加したときを示し、ｂはＰ型半導体基板に電圧を印加していないときを示すものである。図７より、電圧を印加していない場合に電圧キャパシタンスが少ないことが分かる。
【００３２】
図８は、キャパシタンス値が増加した場合、ポンプ調節器によって形成されるワードラインに印加されるプログラムバイアスのリップル(ripple)を示すグラフである。ｃは第１ポリシリコンレジスタの厚さが０．５μｍのときのキャパシタンス値を示し、ｄは第１ポリシリコンレジスタの厚さが０．４μｍのときのキャパシタンス値を示すものである。ｅは第１ポリシリコンレジスタの厚さが０．３μｍのときのキャパシタンス値を示すもので、ｆは第１ポリシリコンレジスタの厚さが０．２μｍのときのキャパシタンス値を示し、ｇは第１ポリシリコンレジスタの厚さが０．１μｍのときのキャパシタンス値を示すものである。これにより、第１ポリシリコンレジスタの厚さが薄いほど、キャパシタンス値が小さくなることが分かる。
【００３３】
図９はキャパシタンス値が大きい場合におけるプログラム電圧に対するリップル現象をシミュレーションした結果を示すグラフである。ｈはワードラインで示したリップルであり、ｉはＶｐｐで示したリップルであって、０．５Ｖ以上でリップルが激しく発生して安定的な作動が不可能である。
【００３４】
本発明の技術思想は、前記好適な実施例によって具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意しなければならない。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内において、各種変形例および修正例に想到し得ることを理解することができるであろう。
【図面の簡単な説明】
【００３５】
【図１】既存のＳＴＩ工程を適用したフラッシュメモリ素子のポリシリコンレジスタ形成方法を説明するための断面図である。
【図２】既存のＳＴＩ工程を適用したフラッシュメモリ素子のポリシリコンレジスタ形成方法を説明するための断面図である。
【図３ａ】本発明の第１実施例に係るフラッシュメモリ素子のレジスタ形成方法を説明するための断面図である。
【図３ｂ】本発明の第１実施例に係るフラッシュメモリ素子のレジスタ形成方法を説明するための断面図である。
【図４】本発明の第２実施例に係るフラッシュメモリ素子のレジスタ形成方法を説明するために示した素子の第１レイアウト図である。
【図５】本発明の第２実施例に係るフラッシュメモリ素子のレジスタ形成方法を説明するために示した素子の第２レイアウト図である。
【図６ａ】本発明の第２実施例に係るフラッシュメモリ素子のレジスタ形成方法を説明するための断面図である。
【図６ｂ】本発明の第２実施例に係るフラッシュメモリ素子のレジスタ形成方法を説明するための断面図である。
【図６ｃ】本発明の第２実施例に係るフラッシュメモリ素子のレジスタ形成方法を説明するための断面図である。
【図６ｄ】本発明の第２実施例に係るフラッシュメモリ素子のレジスタ形成方法を説明するための断面図である。
【図７】Ｐ型半導体基板への電圧印加の有無によるキャパシタンスを示したグラフである。
【図８】キャパシタンス値が増加した場合における、ポンプ調節器によって形成され、ワードラインに印加されるプログラムバイアスのリップル(ripple)を示したグラフである。
【図９】キャパシタンス値が大きい場合におけるプログラム電圧に対するリップル現象をシミュレーションした結果を示すグラフである。
【符号の説明】
【００３６】
１００、２００    半導体基板
１０２、２０２    素子分離膜
１０４、２０６    第１ポリシリコン膜
２０４    ゲート酸化膜
１０６、２０８    誘電体膜
２１０    キャッピングポリシリコン膜
１０８、２１２    第２ポリシリコン膜
１１０、２１４    層間絶縁膜
１１２、２１６    コンタクトプラグ
１１４、２１８    配線層
Ａ    アクティブ領域
Ｂ    フィールド領域
Ｃ    誘電体膜
Ｄ    キャッピングポリシリコン膜
Ｅ    第２ポリシリコン膜
Ｇ    コンタクトプラグ
Ｐ    第１ポリシリコン膜
【図１】
2007180478.tif 000002
【図２】
2007180478.tif 000003
【図３ａ】
2007180478.tif 000004
【図３ｂ】
2007180478.tif 000005
【図４】
2007180478.tif 000006
【図５】
2007180478.tif 000007
【図６ａ】
2007180478.tif 000008
【図６ｂ】
2007180478.tif 000009
【図６ｃ】
2007180478.tif 000010
【図６ｄ】
2007180478.tif 000011
【図７】
2007180478.tif 000012
【図８】
2007180478.tif 000013
【図９】
2007180478.tif 000014