(57)【要約】【課題】簡素化された回路構成で、不必要にクロック信号の供給を遅延させることのないクロック信号発生回路を提供する。【解決手段】発振器５の発振動作が開始されると、動作開始直後はパルス幅が狭く、安定するに従って所定の幅に近付くパルス信号ＯＣが出力される。パルス信号ＯＣは遅延素子６で所定時間遅延され、遅延パルス信号ＤＬとしてＦＦ７，８に与えられる。ＦＦ７では、パルス信号ＯＣが遅延パルス信号ＤＬの立ち上がりで保持されるので、信号Ｓ７はパルス信号ＯＣの幅が所定時間よりも短い間は“Ｌ”、パルス幅が所定時間を越えると“Ｈ”になる。一方、ＦＦ８では、パルス信号ＯＣが遅延パルス信号ＤＬの立ち下がりのタイミングで保持されて反転出力端子／Ｑから出力されるので、信号Ｓ８は常に“Ｈ”となる。これにより、ＡＮＤゲート９から所定のパルス幅のクロック信号ＣＫが出力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
起動信号によってイネーブル信号の出力を開始し、パワーダウンが指定されたときには、該イネーブル信号の出力を停止する制御部と、
前記イネーブル信号が与えられているときに発振動作を行ってパルス信号を出力する発振部と、
前記パルス信号を予め設定された遅延時間だけ遅延させて出力する遅延部と、
前記パルス信号を前記遅延部の出力信号と比較して該パルス信号のハイレベルの時間が前記遅延時間よりも長い時に第１の許可信号を出力する第１の検出部と、
前記パルス信号を前記遅延部の出力信号と比較して該パルス信号のロウレベルの時間が前記遅延時間よりも長い時に第２の許可信号を出力する第２の検出部と、
前記第１及び第２の許可信号が出力されているときに、前記遅延部の出力信号をクロック信号として出力する出力部とを、
備えたことを特徴とするクロック信号発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号発生回路に関するものである。
【背景技術】
【０００２】
水晶発振器、ＣＲ発振器、リング発振器等の内部の発振回路を使用してクロック信号を供給する集積回路では、発振を開始してからクロック信号が安定するまでに若干の時間がかかる。クロック信号が安定するまでの間は、集積回路が不安定な動作をするおそれがあるため、このクロック信号が安定する時間よりも十分に長い時間、クロックの供給を停止しておく必要がある。特に、待機状態時にクロック信号を停止する機能を有する集積回路では、待機状態から通常動作へ移行するときに、発振回路の動作開始時の不安定なクロック信号の供給を制御するようにしている。
【０００３】
図２は、従来のクロック信号発生回路の構成図である。
このクロック信号発生回路は、イネーブル信号ＥＮによって発振動作が制御される発振器（ＯＳＣ）１１、この発振器１１から出力される発振信号ＯＣをカウントしてそのカウント値が所定の値ｃｎ１，ｃｎ２，ｃｎ３，…を越えたときに、それぞれ信号ＣＮ１，ＣＮ２，ＣＮ３，…を出力するカウンタ（ＣＮＴ）１２、これらの信号ＣＮ１，ＣＮ２，ＣＮ３，…をレジスタ（ＲＥＧ）１３に設定された選択信号に従って選択して出力するセレクタ（ＳＥＬ）１４、及びセレクタ１４から出力される信号ＣＮで発振器１１から出力される発振信号ＯＣをゲート制御してクロック信号ＣＬＫとして出力するＡＮＤゲート１５で構成されている。
【０００４】
【特許文献１】特開２０００−１７２６３７号公報
【０００５】
上記特許文献１には、クロック端子及び信号入力端子を有するフリップフロップ（以下、「ＦＦ」という）を２個縦続接続すると共に、非同期の入力信号の変化を検出してワンショットパルスを形成する回路と、このワンショットパルスを禁則信号として初段のＦＦへの供給を制御する伝送ゲートとからなるクロック禁則回路が記載され、これにより、複数のＦＦからなる同期化回路において、ＦＦの出力の不安定状態を回避しつつ、短時間で非同期信号を同期化することができるとされている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記クロック信号発生回路では、カウンタのカウント値によってクロック信号の安定期間を設定していたため、クロック信号が安定していても、指定されたカウント値に達するまでは、クロック信号の供給が行われなかった。このため、クロック信号の供給が必要以上に遅延されるだけでなく、このクロック信号をカウントするためのカウンタ等の比較的大きな回路が必要であった。
【０００７】
本発明は、簡素化された回路構成で、不必要にクロック信号の供給を遅延させることのないクロック信号発生回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明のクロック信号発生回路は、起動信号によってイネーブル信号の出力を開始し、パワーダウンが指定されたときには、該イネーブル信号の出力を停止する制御部と、前記イネーブル信号が与えられているときに発振動作を行ってパルス信号を出力する発振部と、前記パルス信号を予め設定された遅延時間だけ遅延させて出力する遅延部と、前記パルス信号を前記遅延部の出力信号と比較して該パルス信号のハイレベルの時間が前記遅延時間よりも長い時に第１の許可信号を出力する第１の検出部と、前記パルス信号を前記遅延部の出力信号と比較して該パルス信号のロウレベルの時間が前記遅延時間よりも長い時に第２の許可信号を出力する第２の検出部と、前記第１及び第２の許可信号が出力されているときに、前記遅延部の出力信号をクロック信号として出力する出力部とを備えたことを特徴としている。
【発明の効果】
【０００９】
本発明では、発振部から出力されるパルス信号を予め設定された遅延時間だけ遅延させて出力する遅延部と、このパルス信号を遅延部の出力信号と比較して、パルス幅が遅延時間よりも長いときに、それぞれ第１及び第２の許可信号を出力する第１及び第２の検出部と、これらの第１及び第２の許可信号が出力されているときに、遅延部の出力信号をクロック信号として出力する出力部を有している。これにより、簡素化された回路構成で、不必要に供給を遅延させることなく、クロック信号を出力することができるという効果がある。
【発明を実施するための最良の形態】
【００１０】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１１】
図１は、本発明の実施例を示すクロック信号発生回路の構成図である。
このクロック信号発生回路は、リセット信号／ＲＳと割込信号／ＩＮが与えられる２入力のＡＮＤゲート１を有している。リセット信号／ＲＳは、初期リセット時にリセット回路から与えられると共に、任意のタイミングで操作員等から手動で与えられるもので、レベル“Ｌ”を与えることによって集積回路内の各部の状態を初期状態に戻すための信号である。通常動作状態では、リセット信号／ＲＳはレベル“Ｈ”となっている。一方、割込信号／ＩＮは、外部の装置や回路からこのクロック信号発生回路を起動するための信号で、“Ｌ”に設定することによって割り込みを表示するようになっている。通常の動作状態では、割込信号／ＩＮは“Ｈ”となっている。ＡＮＤゲート１から出力される信号Ｓ１は、ＦＦ２のセット端子Ｓに与えられるようになっている。
【００１２】
ＦＦ２は、クロック端子Ｃに与えられるクロック信号ＣＫの立ち上がりのタイミングで、入力端子Ｄに与えられる信号を保持して反転出力端子／Ｑに出力すると共に、セット端子Ｓに“Ｌ”の信号が与えられたときには、強制的にセットされて反転出力端子／Ｑから“Ｌ”を出力するものである。ＦＦ２の入力端子Ｄには、待機時に発振回路の動作を停止させるために“Ｌ”となるパワーダウン信号／ＰＤが与えられるようになっている。なお、通常動作モードでは、パワーダウン信号／ＰＤは“Ｈ”である。
【００１３】
ＦＦ２の反転出力端子／Ｑから出力される信号Ｓ２は、２入力のＡＮＤゲート３の一方の入力側に与えられ、このＡＮＤゲート３の他方の入力側には、リセット信号／ＲＳが与えられている。そして、ＡＮＤゲート３から出力される信号Ｓ３は、ＦＦ２と同様のＦＦ４のセット端子Ｓに与えられるようになっている。
【００１４】
ＦＦ４の入力端子Ｄは“Ｌ”に接続され、クロック端子ＣＫにはクロック信号ＣＫが与えられるようになっている。そして、ＦＦ４の出力端子Ｑからイネーブル信号ＥＮが出力され、発振器５と後述するＦＦ７，８に対する制御信号として与えられるようになっている。
【００１５】
発振器５は、例えば、水晶発振器、ＣＲ発振器またはリング発振器等で構成され、イネーブル信号ＥＮが“Ｈ”の時に発振動作を行い、“Ｌ”の時には発振動作を停止するものである。発振器５から出力されるパルス信号ＯＣは、遅延素子６とＦＦ７，８の入力端子Ｄに与えられるようになっている。遅延素子６は、複数段縦続接続したゲートや積分回路等で構成され、入力されたパルス信号ＯＣを予め設定された遅延時間だけ遅延させて、遅延パルス信号ＤＬとして出力するものである。遅延パルス信号ＤＬは、ＦＦ７，８のクロック端子Ｃと３入力のＡＮＤ９の第１の入力側に接続されている。
【００１６】
ＦＦ７は、入力端子Ｄに与えられるパルス信号ＯＣを、クロック端子Ｃに与えられる遅延パルス信号ＤＬの立ち上がりのタイミングで保持して出力端子Ｑから信号Ｓ７として出力すると共に、リセット端子Ｒに“Ｌ”のイネーブル信号ＥＮが与えられると、その保持内容が強制的にリセットされるものである。
【００１７】
ＦＦ８は、入力端子Ｄに与えられるパルス信号ＯＣを、クロック端子Ｃに与えられる遅延パルス信号ＤＬの立ち下がりのタイミングで保持し、それを反転した信号を反転出力端子／Ｑから信号Ｓ８として出力すると共に、リセット端子Ｒに“Ｌ”のイネーブル信号ＥＮが与えられと、その保持内容が強制的にリセットされるものである。
【００１８】
これらのＦＦ７，８からそれぞれ出力される信号Ｓ７，Ｓ８は、ＡＮＤゲート９の第２、第３の入力側に与えられ、このＡＮＤゲート９の出力側からクロック信号ＣＫが出力されるようになっている。
【００１９】
図３は、図１の入力信号であるリセット信号／ＲＳ、割込信号／ＩＮ及びパワーダウン信号／ＰＤとイネーブル信号ＥＮの関係を示す真理値表であり、図４は、このイネーブル信号ＥＮが与えられたときの図１の発振動作を示す信号波形図である。以下、これらの図３、図４を参照しつつ、図１の動作を説明する。
【００２０】
まず、図３に従って、発振器５の起動と停止の制御を行う制御部の動作を説明する。
図３に示すように、起動時にリセット信号／ＲＳが“Ｌ”になると、割込信号／ＩＮやパワーダウン信号／ＰＤとは無関係に、ＡＮＤゲート３から出力される信号Ｓ３が“Ｌ”となり、ＦＦ４がリセットされてイネーブル信号ＥＮは“Ｈ”になる。また、待機状態時に外部からの割込信号／ＩＮが“Ｌ”になると、ＡＮＤゲート１の信号Ｓ１が“Ｌ”となり、ＦＦ２がセットされて信号Ｓ２が“Ｌ”となって、ＡＮＤゲート３の信号Ｓ３が“Ｌ”となる。これにより、イネーブル信号ＥＮは“Ｈ”になる。従って、リセット信号／ＲＳや割込信号／ＩＮ等の起動信号が与えられると、イネーブル信号ＥＮが出力されて発振器５の発振動作が開始される。リセット信号／ＲＳや割込信号／ＩＮは、その後“Ｈ”になり、通常動作状態に移行する。
【００２１】
通常動作状態では、リセット信号／ＲＳ、割込信号／ＩＮ及びパワーダウン信号／ＰＤは、すべて“Ｈ”である。これにより、信号Ｓ１は“Ｈ”となり、ＦＦ２はセット状態から解除され、入力端子Ｄのパワーダウン信号／ＰＤがクロック信号ＣＫのタイミングで保持されて、反転出力端子／Ｑから出力される。従って、信号Ｓ２は“Ｌ”となる。このため、ＡＮＤゲート３から出力される信号Ｓ３は“Ｌ”の状態に保持され、ＦＦ４のセット状態が継続されてイネーブル信号ＥＮは“Ｈ”に保持される。
【００２２】
パワーダウン状態への移行時には、パワーダウン信号／ＰＤが“Ｌ”に設定される。これにより、クロック信号ＣＫの立ち上がりのタイミングで、ＦＦ２の信号Ｓ２が“Ｈ”となる。これに従い、ＡＮＤゲート３の信号Ｓ３が“Ｈ”になり、ＦＦ４のセット状態が解除される。そして、次のクロック信号ＣＫの立ち上がりのタイミングで、ＦＦ４の入力端子Ｄの信号“Ｌ”が保持され、イネーブル信号ＥＮは“Ｌ”となる。これにより、発振器５の発振動作が停止する。
【００２３】
次に、図４に従って、発振器５の起動からクロック信号ＣＫの出力までの動作を説明する。
【００２４】
イネーブル信号ＥＮが“Ｌ”のとき、発振器５の発振動作は停止しているが、このときの発振器５の出力信号ＯＣは、回路構成に応じて“Ｌ”または“Ｈ”に固定されている。図４（ａ），（ｂ）は、発振器５の停止時の出力信号ＯＣがそれぞれ“Ｌ”，“Ｈ”の場合を示している。いずれの動作も同様であるので、ここでは、図４（ａ）に基づいて説明する。
【００２５】
イネーブル信号ＥＮが“Ｈ”に変わると、発振器５の発振動作が開始されると共に、ＦＦ７，８は、リセット状態が解除されて通常の動作が可能となる。発振器５では、パルス信号ＯＣの出力が開始される。このとき、パルス信号ＯＣが“Ｈ”となるパルス幅は、動作開始直後は狭く、動作が安定するに従って所定のパルス幅となるように広くなる。パルス信号ＯＣは、遅延素子６に与えられて予め設定された遅延時間だけ遅延され、遅延パルス信号ＤＬとしてＦＦ７，８のクロック端子Ｃに与えられる。
【００２６】
ＦＦ７では、パルス信号ＯＣが遅延パルス信号ＤＬの立ち上がりのタイミングで保持され、出力端子Ｑから信号Ｓ７として出力されるが、パルス信号ＯＣのパルス幅が遅延素子６の遅延時間よりも短い間は、この信号Ｓ７は“Ｌ”である。そして、パルス信号ＯＣのパルス幅が遅延素子６の遅延時間を越えた時点で、信号Ｓ７は“Ｈ”となる。即ち、ＦＦ７によってパルス信号ＯＣの“Ｈ”の時間が遅延時間より長いか否かが判定され、長い時に“Ｈ”の信号Ｓ７が出力されることになる。
【００２７】
一方、ＦＦ８では、パルス信号ＯＣが遅延パルス信号ＤＬの立ち下がりのタイミングで保持され、反転されて反転出力端子／Ｑから信号Ｓ８として出力されるので、この信号Ｓ８は、パルス信号ＯＣのパルス幅に関係なく、常に“Ｈ”となる。即ち、ＦＦ８によってパルス信号ＯＣの“Ｌ”の時間が遅延時間より長いか否かが判定され、長い時に“Ｈ”の信号Ｓ８が出力されることになる。
【００２８】
信号Ｓ７，Ｓ８及び遅延パルス信号ＤＬは、ＡＮＤゲート９で論理積が取られ、クロック信号ＣＫとして出力される。これにより、動作開始直後のパルス幅の狭い遅延パルス信号ＤＬの出力は停止され、所定の遅延時間に相当するパルス幅以上のパルス幅のクロック信号ＣＫが出力される。
【００２９】
以上のように、この実施例のクロック信号発生回路は、発振器５から出力されるパルス信号ＯＣを所定の時間だけ遅延させて遅延パルス信号ＤＬを出力する遅延素子６と、パルス信号ＯＣを、遅延パルス信号ＤＬのタイミングで保持するＦＦ７，８と、これらのＦＦ７，８の出力信号Ｓ７，Ｓ８及び遅延パルス信号ＤＬの論理積をクロック信号ＣＫとして出力するＡＮＤゲート９を有している。これにより、簡単な回路構成で動作開始直後のパルス幅の狭い異常なクロック信号ＣＫの出力を排除し、かつ、パルス幅が所定の値になったときには、不必要にクロック信号の供給を遅延させることなく、直ちにクロック信号ＣＫを出力することができるという利点がある。
【００３０】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  イネーブル信号ＥＮの出力を制御する入力信号や回路は、例示したものに限定されない。
（ｂ）  遅延素子６に代えて、遅延時間を切り替えることができるような遅延回路を設けても良い。これにより、各種の発振周波数に対応させることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例を示すクロック信号発生回路の構成図である。
【図２】従来のクロック信号発生回路の構成図である。
【図３】図１の入力信号とイネーブル信号の関係を示す真理値表である。
【図４】図１の発振動作を示す信号波形図である。
【符号の説明】
【００３２】
１，３，９    ＡＮＤゲート
２，４，７，８    ＦＦ
５    発振器
６    遅延素子
【図１】
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【図２】
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【図３】
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【図４】
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