(57)【要約】【課題】１Ｖ以下で動作する高速・低電圧ＤＲＡＭ用のメモリセル及び、アレー周辺回路を提供する。【解決手段】ＤＲＡＭセルをＦＤ−ＳＯＩのＭＯＳＴ構造を利用したメモリセルトランジスタと、平面キャパシタで構成する。ジャンクションリーク電流がないため、蓄積電荷の損失がなくなり、低電圧での動作が実現できる。また、ＦＤ−ＳＯＩ ＭＯＳＴを利用したクロスカップル型のセンスアンプにおいてのゲートとウェルを接続する。これによりダイナミックにしきい値が変動し高速なセンス動作が実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルを駆動する複数のワード線と、該ワード線と直交し該メモリセルと情報の授受を行う複数のデータ対線と、該ワード線と該データ線の交点に接続された１個のＭＯＳトランジスタと１個のキャパシタから成るメモリセルの複数個と、データ線をプリチャージするＭＯＳトランジスタから成り、データ線をプリチャージすることによって該データ線に結合する電圧は、ワード線を駆動することによってデータ線に結合する電圧にほぼ等しいかあるいは小さく、かつ該２つの結合電圧は互いに逆極性であることを特長とする半導体記憶装置。
【請求項２】
データ線をプリチャージすることによってデータ線に結合する該電圧は、データ線の取りうる電圧の最小値側に向かって結合するものであり、ワード線を駆動することによってデータ線に結合する電圧は、データ線の取りうる電圧の最大値側に向かって結合するものである請求項第１項の半導体装置。
【請求項３】
メモリセルを駆動する複数のワード線と、該ワード線と直交し該メモリセルと情報の授受を行う複数のデータ対線と、該ワード線と該データ線の交点に接続された１個のＭＯＳトランジスタと１個のキャパシタから成るメモリセルの複数個と、データ線をプリチャージするＭＯＳトランジスタから成り、データ線をプリチャージすることによって該データ線に結合する電圧は、データ線の取りうる電圧の最大値側に結合するものである半導体装置。
【請求項４】
データ線のプリチャージ電圧は、データ線の取りうる電圧の最大値と最小値のほぼ中間に設定された請求項第１項から第３項までの半導体装置。
【請求項５】
該メモリセルが該ワード線と該一対のデータ線の２つの交点に接続された請求項第１項から第４項までの半導体装置。
【請求項６】
データ対線は１つおきのデータ線で構成され、該データ対線はひとつおきに選択動作する請求項第５項の半導体装置。
【請求項７】
１対のデータ線には、交差結合したＭＯＳトランジスタから成るセンスアンプが接続されていることを特長とした請求項第１項から第６項までの半導体装置。
【請求項８】
データ線の最大電圧は１Ｖ以下である請求項第１項から第７項までの半導体装置。
【請求項９】
第１のゲートと埋め込み酸化膜の下に存在するウェル層を第2のゲートとする2重ゲートを有する完全空乏形ＳＯＩ構造のＭＯＳトランジスタを含む回路と、該構造のＭＯＳトランジスタとキャパシタから成るメモリセルを含む半導体装置。
【請求項１０】
該キャパシタは、該構造のＭＯＳトランジスタの第１のゲートを第１の電極とし、該ＭＯＳトランジスタのドレインあるいはソースを第２の電極としたことを特長とする請求項第９項の半導体装置。
【請求項１１】
該メモリセル群で構成されたメモリセルアレー内のそれぞれのメモリセル内の該ＭＯＳトランジスタと該キャパシタのＳＯＩ層ならびに第２のゲートはそれぞれ共通であることを特長とする請求項第１０項の半導体装置。
【請求項１２】
共通のウェルの上に形成された請求項第１１項の半導体装置。
【請求項１３】
第２のゲートには直流電圧が印加されている請求項第１１項の半導体装置。
【請求項１４】
該ＭＯＳトランジスタの第１のゲート電極と該キャパシタの第１のゲート電極が異なる材料で形成されている請求項第１０項の半導体装置。
【請求項１５】
該キャパシタの第１のゲート電極は、アレー内で共通な電極層で形成されている請求項第１１項の半導体装置。
【請求項１６】
キャパシタはほぼ平面構造である請求項第９項の半導体装置。
【請求項１７】
該ＭＯＳトランジスタの第１ゲートはワード線に接続され、該ＭＯＳトランジスタのドレインあるいはソースはデータ線に接続され、該ＭＯＳトランジスタのソースあるいはドレインは該キャパシタの電極に接続された請求項第９項の半導体装置。
【請求項１８】
該キャパシタの他の電極には、データ線の最大電圧のほぼ半分の直流電圧が印加される請求項第１７項の半導体装置。
【請求項１９】
該ＭＯＳトランジスタの仕事関数は、該キャパシタの仕事関数よりも高い請求項第１４項の半導体装置。
【請求項２０】
該メモリセル内トランジスタはＮ型ＭＯＳであり、非選択時にはそのゲートに負電圧が印加される請求項第１７項の半導体装置。  
【請求項２１】
交差結合したＭＯＳトランジスタから成るセンスアンプのウェルとアレーのウェルは共通である請求項第９項の半導体装置。
【請求項２２】
該回路は交差結合したＭＯＳトランジスタから成るセンスアンプを含み、該トランジスタのゲートとウェルが接続された請求項第９項の半導体装置。
【請求項２３】
該ＭＯＳトランジスタは、デプリーションモードとエンハンスメントモードの間でダイナミックに変化する請求項第２２項の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ回路が半導体チップ上に集積された半導集積回路に関する。より特定的には、本発明は、ＭＯＳダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）の低電圧・高速動作を実現する回路方式ならびにデバイス方式に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタ（ＭＯＳＴ）は、微細化とともにＭＯＳＴの閾値電圧ＶＴのばらつきが増大するので、チップ内のＭＯＳＴの動作速度が益々ばらつくようになる。この速度ばらつきは、その動作電圧ＶＤＤが低下するほど顕著になる。したがって、低電圧動作には、ＶＴのばらつきの少ないＭＯＳＴが望まれるようになってきている。図９（ｂ）は、非特許文献１に掲載された図であるが、図示するように、ＶＴのばらつきの標準偏差σはバルクＭＯＳＴの微細化とともに増大する。図中σintは、ＭＯＳＴのチャンネル内の不純物原子の数のばらつきやその位置のばらつきで決まるいわゆるイントリンシックＶＴの標準偏差、σextは、チャンネルの寸法などのばらつきで決まるいわゆるエクストリンシックＶＴの標準偏差である。全体のＶＴばらつきσは両者のばらつきで決まる。微細加工技術が９０ｎｍ程度でもσは３０ｍV程度にもなる。一個のチップ内では５σ程度のＶＴばらつき（ΔＶＴ）を考慮して設計する必要があるので、この値は１５０ｍＶにもなる。したがって、ＶＤＤ−（ＶＴ０＋ΔＶＴ）で表されるチップ内の各ＭＯＳＴの実効ゲート電圧は大きくばらつくようになる。ここでＶＴ０  は、平均のＶＴである。このゲート電圧は、ＭＯＳＴの負荷駆動電流にほぼ比例するから、たとえば、ＶＴ０＝０．３Ｖ、ΔＶＴ＝１５０ｍＶでは、ＶＤＤが１Ｖ以下になるとＭＯＳＴの駆動電流は急激に減少し、０．４５Ｖになると駆動電流はゼロになり回路遅延時間は無限大になる。このようなＶＴばらつきは、ダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）などに使われるセンスアンプのオフセット電圧（対ＭＯＳＴのＶＴの差）も増加させ、センス動作を不安定にする。
【０００３】
このような微細化・低電圧化にともなう速度ばらつきや動作の不安定性を抑えるためには、完全空乏型ＳＯＩ（完全空乏形の２重ゲート構造のＳＯＩ(Silicon On Insulator) (以下、ＦＤ−ＳＯＩ)ＭＯＳＴを使えばよい。該ＳＯＩＭＯＳＴの詳細な構造と特性は、非特許文献２に記載されている。
【０００４】
非特許文献２に示される構造の概略を以下に示す。図９（a）は、それぞれ、NチャンネルＭＯＳＴ（ＮＭＯＳＴ）とＰチャネルＭＯＳＴ（ＰＭＯＳＴ）の断面図と等価回路である。ゲートＧはＮｉＳｉなどの金属珪化物膜ゲート電極、ゲート直下のチャンネル形成部は単結晶半導体薄膜（ＳＯＩ層）、ＤあるいはＳはＰ型あるいはＮ型高濃度極薄ドレインあるいはソース拡散層、ＢＯＸは埋め込み酸化膜層（ＢＯＸ層：Ｂｕｒｉｅｄ  ＯＸｉｄｅ）、ＢＯＸの直下にはＰＭＯＳＴならn+ウェル層、ＮＭＯＳＴならｐ＋ウェル層とその直下にさらに深いnウェル層（n−Well）が形成され、それらはp型基板の上に集積されている。このＭＯＳＴの特長は、図９（ｃ）に示すように、ゲート材料の種類とＢＯＸ層下のウェルの濃度、それにウェル層に印加する電圧でＶＴを制御できることである。実際のＭＯＳＴは、チャンネル長（Ｌｇ）は１００ｎｍ以下、ＭＯＳＴが形成されているＳＯＩ層の厚さは２０ｎｍ以下、BOX層の厚さは１０ｎｍ以下、その下部のウェル層の濃度は１０１６ｃｍ−３から１０１８ｃｍ−３程度である。前述したように、薄いＢＯＸ膜などによって、ＭＯＳＴのＶＴのばらつきのσは、従来のバルク構造の２０パーセント以下(図９（ｂ）)に低減される。ランダムなばらつきなのでセンスアンプのオフセットを決定するイントリンシックのＶＴばらつきにいたっては、１０分の１以下と無視できるほど小さくなる。該２重ゲートＭＯＳＴ構造は、上部のＭＯＳＴと下部のＭＯＳＴが並列接続された一個のＭＯＳＴとみなすことができる。ここで下部のＭＯＳＴでは、ウェルがゲートでＢＯＸ層がゲート絶縁膜になる。したがって、図９（ｃ）のＮＭＯＳＴの例で示すように、下部のウェル電圧を変えると２重ゲートＭＯＳＴ全体の閾値電圧ＶＴを大きく変えることができる。ウェル層は他から絶縁されているので、ｐｎ接合リーク電流を発生させることなく、ウェル電圧を大きく変化させられるからである。
【０００５】
【非特許文献１】M. Yamaoka et al., " Low Power SRAM Menu for SOC Application Using Yin−Yang−Feedback Memory Cell Technology," Symp. VLSI Circuits Dig., pp.288−291, June 2004
【０００６】
【非特許文献２】R. Tsuchiya et al., "Silicon on Thin BOX: A New Paradigm of The CMOSFET for Low−Power and High−Performance Application Featuring Wide−Range Back−Bias Control," IEDM Dig. Tech. Papers, pp. 631−634, Dec. 2004
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一方、ＤＲＡＭでは、データ対線を浮遊状態のＶＤＤ／２にプリチャージした後に、ワード線を駆動してデータ線に読み出されたメモリセルの微小信号電圧を、該ＶＤＤ／２のレベルを参照して差動増幅器（センスアンプ）で弁別する。このセンス方式はミッド・ポイント・センシング（mid−point sensing）とも呼ばれ、メモリセルアレー内に雑音を発生させないうえに、データ線の充電電流が少なく低消費電力に適していることは良く知られている。しかしセンスアンプがＶＤＤ／２という低電圧をもとに動作するので、本来、高速動作は困難である。したがって、このような条件下でも高速に増幅できる回路・デバイス方式が見出せれば、その分だけＶＤＤを下げることができる。
【課題を解決するための手段】
【０００８】
本明細書に記載される発明のうち、代表的なものは以下の通りである。
【０００９】
メモリセルを駆動する複数のワード線と、ワード線と直交しメモリセルと情報の授受を行う複数のデータ対線と、ワード線とデータ線の交点に接続された１個のＭＯＳトランジスタと１個のキャパシタから成るメモリセルの複数個と、データ線をプリチャージするＭＯＳトランジスタから成り、データ線をプリチャージすることによってデータ線に結合する電圧は、ワード線を駆動することによってデータ線に結合する電圧にほぼ等しいかあるいは小さく、かつ２つの結合電圧は互いに逆極性である。
【００１０】
更に好ましくは、データ線をプリチャージすることによってデータ線に結合する電圧は、データ線の取りうる電圧の最小値側に向かって結合するものであり、ワード線を駆動することによってデータ線に結合する電圧は、データ線の取りうる電圧の最大値側に向かって結合するものである。
【００１１】
また、別の観点から見れば、メモリセルを駆動する複数のワード線と、ワード線と直交しメモリセルと情報の授受を行う複数のデータ対線と、ワード線とデータ線の交点に接続された１個のＭＯＳトランジスタと１個のキャパシタから成るメモリセルの複数個と、データ線をプリチャージするＭＯＳトランジスタから成り、データ線をプリチャージすることによってデータ線に結合する電圧は、データ線の取りうる電圧の最大値側に結合するものである。
【００１２】
さらに望ましくは、データ線のプリチャージ電圧は、データ線の取りうる電圧の最大値と最小値のほぼ中間に設定される。
【００１３】
また、別の観点から見れば、第１のゲートと埋め込み酸化膜の下に存在するウェル層を第2のゲートとする2重ゲートを有する完全空乏形ＳＯＩ構造のＭＯＳトランジスタを含む回路と、その構造のＭＯＳトランジスタとキャパシタから成るメモリセルを含むものである。
【００１４】
更に望ましくは、キャパシタは、その構造のＭＯＳトランジスタの第１のゲートを第１の電極とし、ＭＯＳトランジスタのドレインあるいはソースを第２の電極とする。
【発明の効果】
【００１５】
本発明によれば、ＣＭＯＳ  ＤＲＡＭの低電圧化、高速化ならびに小型化が可能になる。
【発明を実施するための最良の形態】
【００１６】
本発明は、ＦＤ−ＳＯＩのＭＯＳＴ構造あるいはその特性を活かした、１Ｖ以下の低電圧ＤＲＡＭに好適な高速ＤＲＡＭ用のメモリセル、メモリセルアレー、あるいはセンスアンプなどの周辺回路を提供するものである。
【００１７】
即ち、上述したＦＤ−ＳＯＩＭＯＳＴの特性を使えば、安定動作に優れる低電圧ＤＲＡＭが実現する可能性である。ＦＤ−ＳＯＩＭＯＳＴは、上記のように、ＶＴのばらつきが小さく、したがってセンスアンプのオフセット電圧も無視できるほど小さくなる。たとえば３シグマ(標準偏差)で５ｍＶ以下にもでき、その分だけ実効的に雑音が小さくなり、また増幅速度のばらつきも小さくなるから、ＳＯＩＭＯＳＴはＤＲＡＭに好適なデバイスである。
【００１８】
以下、実施例に従い、ＳＯＩＭＯＳＴを用いたＤＲＡＭについて詳細に説明する。
【実施例１】
【００１９】
図１は、本発明の一実施例で、ＳＯＩＭＯＳＴを用いたＤＲＡＭの断面図である。このような構造をとると、メモリセルの電荷蓄積ノード内に余分な不純物を拡散していないのでリーク電流は無視できるほど小さい、したがってリフレッシュ時間が十分長くなるなどのデータ保持特性が改善される、アルファ線や宇宙線が入射してもセル内の収集面積が極めて小さいのでソフトエラーは無視できるほど小さくなる、あるいはＶＴのばらつきが顕著に少なくなるのでセンスアンプのオフセット電圧が小さくなりその感度が向上する。さらには、ＤＲＡＭではデータ線からの高電圧（ＶＤＤ）をセルノードにフルに書き込むためにワード電圧をＶＤＤ＋ＶＴ以上に昇圧する必要があるが、この昇圧電圧もＶＴのばらつきが少ない分だけ小さくでき、また基板効果がないので、ワード回路の低電圧設計が可能となる。周辺のロジック回路とほぼ同じ構造を使って高集積なメモリセルやセンスアンプを構成できる利点もある。メモリセル（ＭＣ）は、スイッチ用のＮＭＯＳＴと情報電荷蓄積用のＮＭＯＳキャパシタ(図では平面構造)から構成されている。メモリセルでは、ＮＭＯＳＴのゲートはワード線(図１ではＷＬ０)に、またソースあるいはドレインはデータ線ＤＬに、またドレインあるいはソースはキャパシタ電極に接続されている。該セル内のコンタクトからメタル配線で形成されたデータ線ＤＬは、図２のように、ワード線ＷＬ０の上部をワード線ＷＬ０に直交して配線される。キャパシタは該ＭＯＳＴとともに、ＳＯＩ層、ＢＯＸ、ならびに直流電圧(たとえば０．５Ｖ)の印加されたｐ型ウェル層（ｐ＋）を共有し、それらは共通のn−ウェル（n−Well）の上部に形成されている。電極ＰＬには、良く知られているように、データ線の最大電圧ＶＤＤの半分、すなわちＶＤＤ／２が印加されている。２値の情報蓄積電圧ＶＤＤと０Ｖの両者に対してキャパシタの電極間電圧は最小になり、一定のストレス電圧に対してキャパシタ絶縁膜は薄くでき、その分だけ容量値が大きく取れるからである。ここで、セルにＶＤＤが書き込まれる場合にも、セル内のＭＯＳＴのソースと電極ＰＬの間に大きな容量を形成させるためには、キャパシタの電極ＰＬにＶＤＤ／２が印加された状態でＭＯＳ構造のキャパシタを深く空乏層化させる必要がある。通常スイッチＭＯＳＴのＶＴはエンハンス型なので、結局、ＭＯＳキャパシタのゲート（電極ＰＬ）材料は、該ＭＯＳＴとは異なる仕事関数の材料でなければならない。通常、電極ＰＬ材料は、ワード線材料よりも仕事関数の小さい、たとえば、ワード線材料がNiSiならErSixなどや、ワード線材料がPtSiならばNiSiになる。ここでメモリセルのリフレッシュ時間を確保するために、サブスレッショルド電流を抑えなければならない。このため、該ＭＯＳＴのＶＴはある一定の値、たとえば０．７Ｖ以上に選ばなければならないが、該ＶＴをそれほど大きく選べない場合には、周知のように、非選択時のワード線電圧を負にして実効的にＶＴを大きくすることができる。たとえば、後述するように、ＶＴ０＝０．２Ｖなら、ワード電圧は、非選択時には−０．５Ｖ（後述）、選択時にはＶＤＤが０．５Ｖの時には、１．２Ｖに選べばよい。さらに、本実施例では、小型化のために、センスアンプのp−ウェル（ｐ＋）とアレーのp−ウェル（ｐ＋）は同じ層で構成し、センスアンプ内のＮＭＯＳＴとセル内のスイッチＮＭＯＳＴは浅い溝形アイソレーション（ＳＴＩ）で分離し、センスアンプ内あるいは周辺回路内のＮＭＯＳＴとＰＭＯＳＴとは深い他の溝形アイソレーション（ＳＴＩ）で分離している。
【実施例２】
【００２０】
図２は基準寸法をＦとしてレイアウトした２種類のセル、図３はそれらに対応したデータ線回路である。ＳＯＩＭＯＳＴを使わなくても、低雑音で高集積なセルレイアウトであるが、ＳＯＩ構造なら上述した顕著な利点が出てくるので、断面はＳＯＩ構造であることを前提に説明する。尚、図１に示されているセル断面は、これらのセルのＡ−Ａ’断面である。セル（a）は、図３(a)に示すように、ワード線ＷＬとデータ対線（ＤＬと/ＤＬ）２つの交点の一方に接続されたセル（以下、１−Ｔセルと略称）で、セル１個で１ビットの情報を扱う。ここで、ＤＬに接続されているセルが読み出される場合を考えてみよう。蓄積電圧がＶＤＤなら、該ＶＤＤとデータ線のプリチャージ電圧ＶＤＤ／２の差とセルノードの容量ＣＳとデータ線容量ＣＤの大きさで決まる信号電圧ｖＳ
ｖＳ＝（ＶＤＤ／２）・ＣＳ／（ＣＳ＋ＣＤ）
が、プリチャージ後のデータ線（ＤＬ）の浮遊電圧VＤＤ／２に重畳して出力する。その極性はＶＤＤ／２に対して正極性である。もし蓄積電圧が０Ｖなら、同様にして、その信号は負極性である。１−Ｔセルでは、一方のデータ線（/DL）電圧はＶＤＤ／２のままで、該ＶＤＤ／２を基準にして、上記の正極性あるいは負極性の信号はセンスアンプ（図中ＳＡ）で弁別される。図４のセンスアンプは、交差結合型のＮＭＯＳアンプ（Ｍ１とＭ２）とＰＭＯＳアンプ（Ｍ３とＭ４）が縦積みされた構成で、通常はＮＭＯＳアンプを動作して、ある程度信号を増幅した後でＰＭＯＳアンプを動作させるので、高速化にはＮＭＯＳアンプでできるだけ高速に増幅する必要がある。一方、２−Ｔセルは、図３(ｂ)に示すように、２つの交点のそれぞれに接続されたセル（以下２−Ｔセルと略称）であり、２個のセルの一方にＶＤＤ、他方に０Ｖ、あるいはその逆に一方に０Ｖ、他方にＶＤＤを蓄積して読み出すことで１ビットの情報を扱う。したがって、データ対線のそれぞれに、蓄積情報によってその組み合わせは異なるが、常に正負の信号が出力され、この組み合わせがセンスアンプ（ＳＡ）で弁別される。図２では、１ビットで比較すると、両方のセル面積は同じセル面積（３７．５Ｆ２）である。したがって、１個のセル内のキャパシタの容量値ＣＳは２−Ｔセルの方が小さい。たとえば、６５ナノメータのプロセス技術でキャパシタ酸化膜厚が２．２nmの場合、酸窒化シリコン膜（SiON）等の比誘電率6〜7の高誘電体膜を用いることで、ＣＳは１−Ｔセルでは２．０ｆＦ、２−Ｔセルでは０．７５ｆＦを実現できる。２−Ｔセルでは、正負のセル信号が差動で読み出されるから、実効的なＣＳは０．７５fF の２倍の１．５fF となる。それでも１−ＴセルはＣＳが大きい分だけ信号電圧は大きく、また、ＣＳの面積が大きい分だけ、ＣＳは加工ばらつきの影響を受け難い利点がある。一方、２−Ｔセルには、各種の雑音が少ないという利点がある。たとえば、図２（ｂ）のレイアウトと図３（ｂ）の動作方式を組み合わせると、隣接するデータ線から影響を受けにくいアレー構成が可能である。すなわち、図示するように、ひとつおきのデータ対線、たとえばＤＬ０と/ＤＬ０ならびにＤＬ２と/ＤＬ２に信号を読み出し、センスアンプＳＡ０とＳＡ２を選択的に動作させれば、動作する対線同士は動作させない対線でシールドされるので他のデータ線から雑音を受け難くなる。これに対して、１−Ｔセルでは、すべてのデータ対線に信号が読み出されてから、それらをすべてのセンスアンプを同時に動作させて増幅するので、データ線間容量を介して隣接データ線の電圧変化の影響を受けやすい。この種の雑音は、対線を交差する方法で相殺できるが面積が増加する。また１−Ｔセルでは、ワード線を駆動した状態でセンスアンプを動作させる時、セル容量ＣＳの分だけデータ対線が電気的に不平衡になる。この不平衡は、センスアンプで増幅中に雑音として作用する。これに対して２−Ｔセルでは、対線のそれぞれにＣＳが付加されるから、データ対線は常に平衡で雑音は発生しない。
【００２１】
他の導体からデータ対線に結合する電圧もセル動作やセンスアンプの動作に影響を与えるので、この観点から１−Ｔセルと２−Ｔセルを比較してみよう。ここで、メモリセルＭＯＳＴのＶＴ（すなわちＶＴＭ）、プリチャージＭＯＳＴのＶＴ（ＶＴＰ）、ならびに増幅開始時のセンスアンプＭＯＳＴのＶＴ（ＶＴＳ）をそれぞれ０．２Ｖ、０．１Ｖ、０．１Ｖと仮定する。セルＭＯＳＴのＶＴＭは、前述したように、非選択時にデータ線に流れるＭＯＳＴのサブスレッショルド電流を抑えてセルのリフレッシュ時間を十分確保するためには、０．７Ｖ程度に高くする必要がある。本実施例では、キャパシタとワード線の電極材の選択の容易さの点から、実際のＶＴＭを０．２Ｖにし、非選択時の負のワード電圧−０．５Ｖの助けを借りて実効的にＶＴＭを所要の０．７Ｖにしている。プリチャージＭＯＳＴのＶＴＰは、周辺のロジック回路のＶＴと同程度にできる。ここで、プリチャージ時は、データ対線がＶＤＤと０Ｖになった後にそれらをＶＤＤ／２にプリチャージする必要があるので、プリチャージ信号の振幅はＶＤＤ＋ＶＴＰ以上でなければならない。センスアンプのＶＴＳは低いことが望まれる。増幅開始時のセンスアンプＭＯＳＴの実効ゲート電圧をできるだけ高くするためである。しかしこの値には下限がある。このＶＴが低すぎると、読み出された信号を増幅しようとしても瞬時にＭＯＳＴが導通し信号が消失してしまうからである。センス時間は長くても１０ns程度で、その程度の時間だけ信号を保持できればよいので、実際にはさらに小さくできて、ＶＴＳは−０．０５Ｖ程度にできる。
【００２２】
このような条件下でデータ対線への結合電圧を検討してみよう。なお、前述したように、隣接データ線からの結合雑音は小さくできるのでここでは無視する。信号電圧をセンスするまでに電圧が結合するタイミングは、プリチャージ終了時とワード線駆動時である。図４で、データ線ＤＬに接続されているメモリセルＭＣを読み出す場合を例にとろう。振幅ＶＰのプリチャージ信号が高レベルから低レベルに駆動されＮＭＯＳで構成されたプリチャージ回路ＰＣがオフになる時、その駆動線とデータ線間の容量ＣＰ、より具体的にはプリチャージ回路を構成する３個のＭＯＳＴの合計のゲート容量によって、データ対線には負方向の電圧Δ（ＣＰ）が等しく結合する。ゲート容量は、プリチャージ信号がＶＰからほぼＶＤＤ／２＋ＶＴＰまで降下する期間中だけ形成されるので、この結合電圧は、
Δ（ＣＰ）＝（ＶＰ−ＶＤＤ／２−ＶＴＰ）・ＣＰ／（ＣＰ＋ＣＤ）
となる。またワード線を駆動すると、ワード線とデータ線の線間容量によってそれぞれのデータ線に電圧が結合し、これが信号電圧に重畳する。１−Ｔセルでは、信号電圧は常にセルが接続されたデータ線ＤＬにのみ読み出され、他方のデータ線には読み出されない。またセルが接続されている方の上記線間容量ＣＷＤはＭＯＳＴを介した大きなゲート容量なのに対して、それが接続されていない線間容量Ｃ'ＷＤは無視できるほど小さな交差配線容量である。したがって、データ線ＤＬには、ほぼＣＷＤに対応する正方向の電圧Δ（ＣWD）が結合するが、他方のデータ線/DLには結合しない。ゲート容量は、ワード電圧がＶＷからほぼＶＤＤ／２＋ＶＴＭに下降する期間だけ形成されるから、
Δ（ＣWD）＝（ＶＷ−ＶＤＤ／２−ＶＴＭ）ＣＷＤ／（ＣＷＤ＋ＣＳ＋ＣＤ）
となる。２−Ｔセルに対しても、同様に結合電圧が求められる。ただし、２−Ｔセルでは、セルの記憶情報によって、正負の組み合わせは異なるものの、常に正負の信号がデータ対線に読み出される。また上記のΔ（ＣWD）もデータ対線に等しく結合する。
【００２３】
図５は、センスアンプ動作直前のデータ対線それぞれの電圧、差動電圧（対線間の電圧差）ならびにセンスアンプ内のオンとなるべきＭＯＳＴのゲート電圧を比較したものである。明らかに、１−Ｔセルでは、結合電圧を考慮に入れた実効信号電圧は、負極性信号(図中‘Ｌ’読み出し)ではΔ（ＣWD）の分だけ小さくなり、逆に正極性信号(図中‘Ｈ’読み出し)ではΔ（ＣWD）の分だけ大きくなる。これに対して、２−Ｔセルでは、常に一定で正負の極性の信号の和に等しい。また、センスアンプのオンすべきＭＯＳＴのゲート電圧は、１−Ｔセルでは、‘Ｌ’読み出しのほうが‘Ｈ’読み出しよりもΔ（ＣWD）と信号電圧（ｖＳ１）の和の分だけ小さくなる。したがってセンスアンプの高速動作は‘Ｌ’読み出しのほうで決まってしまう。一方、２−Ｔセルでは、上記の‘Ｌ’読み出しの場合よりもΔ（ＣWD）とその信号電圧（ｖＳ２）の和だけ大きい。つまり２−Ｔセルの方がセンスアンプは高速動作することになる。１−Ｔセルか２−Ｔセルかを問わず、セル信号を高速にセンスするには、最初にオンとなるべきＭＯＳＴのゲート電圧が高いほどよい。このためには、信号電圧とＶＤＤが一定のもとでは、図５から、Δ（ＣＰ）をできるだけ小さくする、あるいはΔ（ＣWD）−  Δ（ＣＰ）をできるだけ大きくすることである。したがって、プリチャージ時の結合電圧をワード線駆動時のそれよりもできるだけ小さくする、あるいはプリチャージ時の結合電圧をできるだけ小さくしなければならない。そのためには、たとえば、プリチャージ回路内のＭＯＳＴの寸法を小さくする、あるいはプリチャージ信号の電圧振幅を小さくすればよい。このことは、図６のセンスアンプ起動前のデータ対線電圧波形からも明らかである。図は、ワード線駆動時の結合電圧を一定にして、プリチャージ回路を構成する３個のＭＯＳＴの1つあたりのチャンネル幅ＷＰをパラメータにした波形で、明らかに、‘Ｌ’読み出し、‘Ｈ’読み出しともに、ＷＰを小さくしていくとプリチャージ時の参照電圧は上がる。あるいはもっと積極的にプリチャージ回路をＰＭＯＳで構成し、プリチャージ時にプリチャージ信号を低レベルから高レベルに立ち上げれば、データ線の結合電圧は正の方向になるので実効ゲート電圧はさらに増加しセンス速度を高速化できる。
【００２４】
尚、バルクＣＭＯＳを用いた１−Ｔセルでは、ＦＤ−ＳＯＩとは異なり、セル内のリーク電流やソフトエラーが問題になるが、これらは’Ｈ’側、すなわちＶＤＤが蓄えられた場合の蓄積電圧を減少させる。したがって、’Ｈ’をデータ線ＤＬに読み出した場合、データ線/ＤＬの電圧（参照電圧）に対する差の電圧、すなわちその信号電圧は小さくなる。相対的に’Ｌ’側、すなわち０Ｖが蓄えられた場合の信号電圧が大きくなるから、上記の減少分だけ結合電圧Δ（ＣＷＤ）−  Δ（ＣＰ）を下げておけばよい。つまり逆にΔ（ＣＰ）を大きくすればよい。また、ＦＤ―ＳＯＩやバルクＣＭＯＳを問わず、２−Ｔセルでは、正負の極性の信号電圧の大きさとセンスアンプＭＯＳＴのゲート電圧の大きさを勘案して、結合電圧をＶＤＤ／２（２５０ｍＶ）の中心値に対して、正負の極性の信号が対称に読み出されるように設定する場合もある。このためには、プリチャージＭＯＳＴのゲートサイズとして、メモリセルＭＯＳＴのゲート面積の半分程度となるＷＰ＝５０−１００nm程度が望まれる。
【実施例３】
【００２５】
図７は、センスアンプ内の交差結合しているＭＯＳＴなどのゲートとウェル（図１の端子ＢＮ）を接続し、該ＭＯＳＴのＶＴをダイナミックに変えて、センスアンプを高速に動作させる実施例である。１−Ｔセルか２−Ｔセルかを問わず、ダイナミック動作するまったく新しいエンハンス・デプレッション形センスアンプさえ実現できる。このことは、たとえば、図９（ｃ）のＮＭＯＳＴ、ＶＤＤ＝１Ｖの例で明らかである。プリチャージ終了時には、Ｍ１とＭ２のゲート電圧もウェル電圧もＶＤＤ／２（０．５Ｖ）なので、それらのＶＴは０．０５V（点Ａ）である。データ線ＤＬ０に負極性の信号ｖＳが読み出され、それが増幅され始めると、センスアンプ起動信号ＡＣＴがオンしてＮＭＯＳアンプ内のＭ１が最初にオンし始め、Ｍ２のゲート電圧は下がり始める。このときｖＳが小さいのでＭ２もわずかにオンしＭ１のゲート電圧も下げようとするが、ｖＳの電圧差があるので、Ｍ２のゲート電圧ほどには下がらない。この過程でＭ２のＶＴは大きくなり、これがＭ１のゲート電圧をより下げない方向に働く。つまり時間とともに両ＭＯＳＴのＶＴの差は大きくなり、両ゲート電圧の差をますます大きくさせる、つまり増幅を加速させる。これによって、Ｍ２のゲート（ＤＬ０）は放電され続ける。続いてＰＭＯＳアンプがその起動信号/ＡＣＴによってオンすると、データ対線にはすでに電圧差ができてしまっているので、ＰＭＯＳＴＭ４のＶＴは、Ｍ３のそれよりも小さくなっている。したがって、データ線/ＤＬはＭ４によってより充電される。これによって、ＮＭＯＳＴＭ１のＶＴは小さくなり、さらにデータ線の放電を加速させる。増幅の最終段階では、データ線ＤＬは０Ｖに放電し、/ＤＬはＶＤＤに充電される。オン状態のＭＯＳＴのＶＴはますます小さくなり、オフ状態のＭＯＳＴのＶＴはますます大きくなるので、そのフィードバック効果で増幅は高速に完了する。増幅完了後、たとえオン状態のＮＭＯＳＴ（Ｍ１、Ｍ４）のＶＴが小さくなっても（図９（ｃ）の点Ｂ）、オフ状態のＭＯＳ
（Ｍ２、Ｍ３）のＶＴが十分大きくなるので（図９（ｃ）の点Ｃ）、２個のインバータ、すなわちＭ１とＭ３で構成されるインバータとＭ２とＭ４で構成されるインバータには、片方が常に大きなＶＴなので周知のサブスレショルド電流は流れない。たとえば、ＢＯＸの厚さが１０ｎｍのＮＭＯＳＴでＶＤＤ＝１Ｖの図９（ｃ）の例では、インバータ内の１Ｖが入力されるＮＭＯＳＴは、そのウェル電圧は１Ｖになるから、そのＶＴは負の０．１Ｖであり、０Ｖが入力されるＮＭＯＳＴは、そのウェル電圧は０Ｖになるから、そのＶＴは正の０．１Ｖ以上となる。ＰＭＯＳＴについても同様である。インバータ内のＮＭＯＳＴがエンハンス状態になっているときには、他方のＰＭＯＳはデプリーション状態になっている。すなわち本実施例のセンスアンプは、デプリーション形ＭＯＳＴの高い電流駆動能力と、エンハンス形ＭＯＳＴの高いＶＴによって、小さなサブスレショルド電流で高速な増幅が可能となる。ＭＯＳＴ構造としては、ウェル電圧に対するＶＴの感度が高いことが望まれる。それには、ＢＯＸ層の厚さを薄くすることである。ＶＤＤがさらに低い場合、たとえば０．５Ｖ以下の場合でも、ＢＯＸ層の厚さをたとえば酸化膜のトンネル電流が問題にならない程度の下限、たとえば２nm程度にすれば、ゲート電圧に対するＶＴの感度が高くなり、デプリーション形のＭＯＳＴが実現できる。図８は、１−Ｔセルと２−Ｔセルのそれぞれに対して求めた動作波形である。それぞれに対して、ゲートとウェルを接続しない場合と接続した場合について求めている。ここでは、データ線あたり３２個のセルが接続されている場合に相当するデータ線容量ＣＤ＝８ｆＦ、セルノードの容量ＣＳ＝２ｆＦ（１−Ｔ）、０．７５ｆＦ（２−Ｔ）、データ線電圧ＶＤＤ＝０．５Ｖ、プリチャージＭＯＳＴのゲートサイズＷＰ＝５０ｎｍ、セルトランジスタのサイズＷ／Ｌ＝９７ｎｍ／６５ｎｍ、ワード線とプリチャージ信号の立ち上がり時間ｔｒと立ち下がり時間ｔｆはそれぞれ０．１ｎｓを仮定している。また、ゲートとウェルを接続しない構成では、ＮＭＯＳＴの基板電圧ＶＢＮ＝０Ｖ、ＰＭＯＳＴの基板電圧ＶＢＰ＝０．５Ｖとしている。ゲートとウェルを接続すると高速動作することが明らかである。
【図面の簡単な説明】
【００２６】
【図１】本発明のメモリセル及び周辺回路トランジスタの断面構造を示した図である。
【図２】ＦＤ ＳＯＩＭＯＳＴを用いた１−Ｔ及び２−ＴＤＲＡＭセルのレイアウト例を示した図である。
【図３】図２のメモリセルを用いたアレーとセンスアンプの構成図例である。
【図４】１−Ｔおよび２−Ｔセルを用いたデータ線とセンスアンプ回路構成を示した図である。
【図５】センスアンプ動作直前のデータ対線それぞれの電圧、差動電圧（対線間の電圧差）ならびにセンスアンプ内のオンとなるべきＭＯＳＴのゲート電圧を比較表である。
【図６】１−Ｔおよび２−Ｔセルのセンス動作前の読み出し動作の波形図例である。
【図７】ゲート・ウェル接続センスアンプの回路構成を示した図である。
【図８】１−Ｔ及び２−Ｔセルのゲート・ウェル接続センスアンプ及び非接続センスアンプを用いたサイクル動作を示した図である。
【図９】ＳＯＩＭＯＳＴの断面構造とバルクＭＯＳＴとＳＯＩＭＯＳＴのしきい値ばらつきの比較及び、しきい値電圧のウェル電位依存性を示した図である。
【符号の説明】
【００２７】
ＶＴ・・・ＭＯＳＴの閾値電圧、/ＡＣＴ、ＡＣＴ・・・アンプの起動信号、ＤＬ０、 /ＤＬ０など・・・データ線、ＳＯＩ・・・埋め込み酸化膜上のＳｉ領域、ＢＯＸ・・・埋め込み酸化膜、ＷＬ０、ＷＬ１，など・・・ワード線、ＳＴＩ・・・素子分離領域、ｐ−Ｓｕｂ・・・ｐ型半導体基板、ｎ−Ｗｅｌｌ・・・ｎ型基板領域、ｐ＋・・・ｐ型ウェル領域、ｎ＋・・・ｎ型ウェル領域、ＣＴ・・・コンタクト、Ｄｉｆｆｕｓｉｏｎ、拡散層領域、ＰＬ・・・プレート電極、Ｆ・・・最小加工寸法、ＳＡ、ＳＡ０，ＳＡ１・・・センスアンプ、ＭＣ・・・メモリセル、ＣＷＤ，Ｃ'ＷＤ・・・ワード線データ線結合容量、ＶＤＤ・・・電源電圧、ＣＳ・・・セルノード容量、ＣＤ・・・データ線容量、ＰＣ・・・プリチャージ回路、ＣＰ・・・プリチャージ信号データ線結合容量、ＷＰ・・・プリチャージ回路ゲートサイズ、ＶＢＮ・・・ＮＭＯＳＴウェル電位、ＶＢＰ・・・ＰＭＯＳＴウェル電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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