(57)【要約】【課題】半導体集積回路の高速動作の実現とゲートリークの抑制とを両立できる半導体集積回路を提案する。【解決手段】  この半導体集積回路１は、動作速度が比較的遅い第１の回路部分１６と、動作速度が比較的速い第２の回路部分１５とを備え、第１の回路部分１６は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有する第１のトランジスタを含み、第２の回路部分１５は、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低い第２のトランジスタを含む様に構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の動作速度を有する第１の回路部分と、
前記第１の動作速度より速い第２の動作速度を有する第２の回路部分とを備え、
前記第１の回路部分は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有する第１のトランジスタを含み、
前記第２の回路部分は、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低い第２のトランジスタを含むことを特徴とする半導体集積回路。
【請求項２】
前記第２のトランジスタはＰチャネルトランジスタであり、
前記第２の回路部分は、
前記非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＰチャネルトランジスタと、
前記Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタとを含むことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第２の回路部分は、
前記Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタと、
前記非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタとを含むことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタからなる回路部分が、パス単位またはブロック単位で形成されることを特徴とする請求項１〜請求項３の何れかに記載の半導体集積回路。
【請求項５】
前記Ｈｉｇｈ−Ｋ材料のゲート絶縁膜は、前記非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜よりも厚く形成されることを特徴とする請求項１〜請求項４の何れかに記載の半導体集積回路。
【請求項６】
トランジスタのゲート電極への印加電圧を制御する電圧制御手段を更に備え、
前記電圧制御手段は、前記非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタに対し、未使用中またはスリープ中は、電源遮断するかまたは印加電圧を低下させることを特徴とする請求項１〜請求項５の何れかに記載の半導体集積回路。
【請求項７】
前記電圧制御手段は、更に前記Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタに対して、未使用中またはスリープ中は、電源遮断するかまたは印加電圧を低下させることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記第１および第２の回路は、当該半導体集積回路の内部回路内の回路部分であることを特徴とする請求項１〜請求項７の何れかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
従来、ＬＳＩでは、ＬＳＩプロセスをスケーリングすることが、ＬＳＩの高性能化に対して大きな役割を担ってきた。ＬＳＩプロセスのスケーリングとは、トランジスタの縮小化であり、トランジスタが小さくなればトランジスタ中を流れる電子の通電時間が短縮化され、信号処理速度の向上が可能になる。
【０００３】
スケーリングでは、トランジスタのゲートからソースやドレインに若しくは、ソースやドレインからゲートに電荷がゲート絶縁膜を経てしみ出す事によりゲートからソースやドレイン間に電流パス（ゲートリーク電流）が発生する現象（ゲートリーク）である。この現象が顕著になると、チップ内のトランジスタがオフオフしているのにかかわらず、各回路で電流パスが発生する事でチップの消費電力が増大する。
【０００４】
そこで、ゲートリークを減らすための解決策として、ゲート絶縁膜の材料を従来のＳｉＯ２やＳｉＯＮなどからＨｆＯ２などの誘電率の高い材料（Ｈｉｇｈ−Ｋ材料）にするという方法が考えられている。この方法は、Ｈｉｇｈ−Ｋ材料を使用することで、スケーリング則に従ったままゲート絶縁膜の厚さだけを増大させて、ゲートリーク電流を減少させようというものである。そのため、Ｈｉｇｈ−Ｋ材料を用いることで、スケーリングにおけるゲートリーク電流の減少が可能になる。
【０００５】
尚、リーク電流の低減を可能とする半導体集積回路に関する先行技術文献として例えば特許文献１−４がある。
【０００６】
【特許文献１】特開２００４−１５６７０号公報
【特許文献２】特開２００３−１２４３３８号公報
【特許文献３】特開２０００−１８８３８８号公報
【特許文献４】特開２００３−４５９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、通常、ゲート絶縁膜にＨｆＳｉＯＮ膜などのＨｉｇｈ−Ｋ材料を用いた場合、フェルミレベル・ピンニング現象によりトランジスタのしきい値が上昇する。特にＰチャネルトランジスタでこの現象の影響が大きくなり問題となっている。この現象の主な原因として下記（１）（２）の原因が考えられている。
【０００８】
（１）Ｓｉ−Ｈｆがｄｉｐｏｌｅをつくり、ゲートがＰ＋ポリの場合、このときの電子がアクセプタとして働きフエルミレベルが上昇する（Fermi Level Pinning at the PolySi/Metal Oxide Interface）。
【０００９】
（２）界面反応でＨｆ中の酸素とゲートシリコンとが結合して酸化膜を形成するとき、ＨｆＯ中に酸素欠損による空孔が生じる。さらに、酸素イオンが酸素原子としてゲート側に出るとＨｆＯ中には２個の電子が残り、酸素欠損の空孔に入る。空孔の準位はポリゲート内のフエルミレベルよりも高いため、電子はフェルミレベルに移動する（Physics in Fermi Level Pinning at the PolySi/Hf-based High-K Oxide Interface K.Shiraishi,Univ.of Tsukuba,VL Tech.2004）。
【００１０】
つまり、ゲート絶縁膜にＨｉｇｈ−Ｋ材料を用いることで、ゲートリークを抑えたままの微細化が可能になるが、低しきい値化が困難であるため、高速動作が可能な半導体集積回路の実現が難しくなるという問題点があった。
【００１１】
そこで、本発明の課題は、半導体集積回路の高速動作の実現とゲートリークの抑制とを両立できる半導体集積回路を提案することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決する為に、請求項１に記載の発明は、第１の動作速度を有する第１の回路部分と、前記第１の動作速度より速い第２の動作速度を有する第２の回路部分とを備え、前記第１の回路部分は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有する第１のトランジスタを含み、前記第２の回路部分は、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低い第２のトランジスタを含むものである。
【発明の効果】
【００１３】
請求項１に記載の発明によれば、第１の動作速度を有する第１の回路部分と、第１の動作速度より速い第２の動作速度を有する第２の回路部分とを備え、第１の回路部分は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有する第１のトランジスタを含むので、半導体集積回路のゲートリーク電流を低減でき、また、第２の回路部分は、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、第１のトランジスタよりもしきい値の低い第２のトランジスタを含むので、半導体集積回路の高速動作を実現でき、よって半導体集積回路の高速動作の実現とゲートリークを抑制とを両立できる。
【発明を実施するための最良の形態】
【００１４】
＜実施の形態１＞
この実施の形態に係る半導体集積回路（ＬＳＩ）１は、図１の様に、半導体基板３と、半導体基板３の表層に形成されその表層を各素子形成領域に区分する素子間分離絶縁膜５と、半導体基板３の各素子間形成領域上にゲート絶縁膜７ａ，８ａを介して形成されたゲート電極７，８と、各ゲート絶縁膜７ａ，８ａの両側に形成されたドレイン・ソース領域９とを備えて構成される。尚、図１では便宜上２つのトランジスタのみが図示されている。
【００１５】
この半導体集積回路１は、動作速度が比較的遅い第１のパス（第１の動作速度を有する第１の回路部分）１６と、動作速度が比較的速い第２のパス（第１の動作速度より速い動作速度を有する第２の回路部分）１５とを備え、第１のパス１６は、Ｈｉｇｈ−Ｋ材料（ＨｆＯ２やＨｆＳｉＯＮなどの下記の通常の材料よりも誘電率の高い材料（誘電率の比較的高い材料））のゲート絶縁膜８ａを有する第１のトランジスタを含み、第２のパス１５は、非Ｈｉｇｈ−Ｋ材料（ＳｉＯ２やＳｉＯＮなどの通常の材料（誘電率の比較的低い））のゲート絶縁膜７ａを有し、前記第１のトランジスタよりもしきい値の低い第２のトランジスタを含んで構成される。
【００１６】
また、Ｈｉｇｈ−Ｋ材料で形成されたゲート絶縁膜８ａは、非Ｈｉｇｈ−Ｋ材料で形成されたゲート絶縁膜７ａよりも厚く形成される。
【００１７】
この様にこの半導体集積回路１では、全てのトランジスタをＨｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタにせずに、動作速度が比較的遅い第１のパス１６に非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜８ａを有するトランジスタを含む様にしている。その理由は以下の通りである。
【００１８】
即ち、背景技術で述べた様に、Ｈｉｇｈ−Ｋ材料でゲート絶縁膜を形成したトランジスタは低しきい値の実現（即ちトランジスタの高速動作化の実現）が困難であるため、Ｈｉｇｈ−Ｋ材料でゲート絶縁膜を形成したトランジスタだけで構成されたＬＳＩでは、従来のスケーリングに従った高速動作化は困難である。他方、低しきい値化が可能な非Ｈｉｇｈ−Ｋ材料（通常の材料）でゲート絶縁膜を形成したトランジスタだけで構成されたＬＳＩでは、ＬＳＩ全体のゲートリークが無視できない大きさになる。
【００１９】
しかしながら、高速なＬＳＩを実現しようとするとき、ＬＳＩの全てのパスの全てのトランジスタが低しきい値のトランジスタである必要はない。一例としてクロック同期のラッチを用いた論理回路の場合を考える（図２）。
【００２０】
図２に示される理論回路に含まれる全ての論理素子ａ１，ｂ１〜ｂ３，ｃ１〜ｃ７内の全てのトランジスタは、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタであるとする。図２より、各パスＡ，Ｂ，Ｃの論理段数の大小関係は、パスＡの理論段数（理論段数１）＜パスＢの理論段数（理論段数３）＜パスＣの理論段数（理論段数７）であるので、各パスＡ，Ｂ，Ｃの遅延の大小関係は、パスＡの遅延＜パスＢの遅延＜パスＣの遅延となる。パスＡ，Ｂ，Ｃのみを含むこの理論回路の動作速度（動作周波数）は、最も遅いパスＣの遅延によって決定される。これは、論理回路のスペックは最も遅いパスの遅延によってのみ決定され、その他のパスの遅延は影響を及ぼさないことを意味する。そのため、この論理回路の動作速度を大きくするには、最も遅いパスＣの遅延を小さくすればよい（即ちパスＣの動作速度を速くすればよい）。
【００２１】
そこで、この点に注目し、図３のように、パスＣ上の全ての論理素子ｃ１〜ｃ７内のトランジスタを、非Ｈｉｇｈ−Ｋ材料（通常の材料）のゲート絶縁膜を有すると共に低しきい値（例えば他のパスＡ，Ｂ上のトランジスタよりも低いしきい値）のトランジスタにする。これによりパスＣの遅延は小さくなり（即ちパスＣの動作速度は速くなり）、論理回路全体の高速動作が可能になる。他方、パスＡおよびパスＢ上の論理素子ａ１，ｂ１〜ｂ３内のトランジスタについては、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタとする。これにより、論理回路内の全てのパスＡ，Ｂ，Ｃ上の各論理素子ａ１，ｂ１〜ｂ３，ｃ１〜ｃ７内のトランジスタを非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタにした場合よりも、回路全体のゲートリークを小さくできる。
【００２２】
図２および図３ではパスが３つ（パスＡ，Ｂ，Ｃ）の場合で説明したが、実際のＬＳＩではパスＣのような高速動作が必要なパス（動作速度が相対的に速いパス）は一部であるため、そのような一部のパスには、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に低しきい値（他のパス上のトランジスタよりも低いしきい値）のトランジスタを含ませ、その他の大部分のパス（動作速度が相対的に遅いパス）は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタを含ませる。これにより回路の高速動作を実現しつつ回路全体のゲートリークを低減できる。
【００２３】
この様な理由で、この半導体集積回路１では、全てのトランジスタをＨｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタにせずに、高速動作が求められるパス（動作速度が相対的に速いパス）は非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタを含み、その他のパス（動作速度が相対的に遅いパス）はＨｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタを含む様にする。
【００２４】
尚、図３では、パスＣ上の全ての論理素子ｃ１〜ｃ７内のトランジスタ（即ちパス単位でトランジスタ）を非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタとしたが、要求スペックによっては、図４の様にパスＣ上の一部の論理素子ｃ４〜ｃ７内のトランジスタだけを非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタとしてもよく、また、図５の様にパスＣの両端のラッチ回路LachC-1，LachC-２内のトランジスタも非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタとしてもよく、また、図６の様にパスＣだけでなくパスＢの一部の論理素子ｂ２，ｂ３内のトランジスタも非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタにするなど、必要とされる動作速度に応じて様々な実施方法が考えられる。
【００２５】
以上の様に構成された半導体集積回路１によれば、第１の動作速度を有する（即ち動作速度が比較的遅い）第１の回路部分（ここではパス）１６と、第１の動作速度よりも速い動作速度を有する（即ち動作速度が比較的速い）第２の回路部分（ここではパス）１５とを備え、第１の回路部分１６は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜８ａを有する第１のトランジスタを含み、半導体集積回路１のゲートリーク電流を低減でき、また、第２の回路部分１５は、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜７ａを有し、前記第１のトランジスタよりもしきい値の低い第２のトランジスタを含むので、半導体集積回路１の高速動作を実現でき、よって半導体集積回路１の高速動作の実現とゲートリークを抑制とを両立できる。
【００２６】
また、Ｈｉｇｈ−Ｋ材料で形成されるゲート絶縁膜８ａは、非Ｈｉｇｈ−Ｋ材料で形成されるゲート絶縁膜７ａよりも厚く形成されので、Ｈｉｇｈ−Ｋ材料で形成されるゲート絶縁膜７ａでのゲートリークをより低減できる。
【００２７】
また、上記の様にパス単位で、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタからなる回路部分（パスＣ）を形成する場合は、パス単位で効果的に半導体集積回路１の高速動作の実現とゲートリークの抑制とを両立できる。
【００２８】
尚、半導体集積回路１の所定の内部回路の高速化且つ低ゲートリーク化（ゲートリークの抑制）を実現すべく、第１および第２の回路部分１６，１５を当該所定の内部回路内の回路部分だけに適用してもよい。
【００２９】
＜実施の形態２＞
上記の実施の形態１において更に、Ｈｉｇｈ−Ｋ材料では特にＰチャネルトランジスタの低しきい値化が困難なことに注目して、動作速度が比較的速い第２の回路部分（例えばパス）１５を、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＰチャネルトランジスタと、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタとを含む様に構成してもよい。
【００３０】
こうする事により、半導体集積回路１のゲートリークの抑制を重視しつつ、半導体集積回路１の高速動作の実現とゲートリークの抑制とを両立できる。
【００３１】
＜実施の形態３＞
上記の実施の形態２において更に、動作速度が相対的に速い第２の回路部分１５において、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタと、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタとを含む様に構成してもよい。
【００３２】
この様に、第２の回路部分１５のうちの一部のＮチャネルトランジスタを、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタにすれば、より一層半導体集積回路１のゲートリークの抑制を重視しつつ、半導体集積回路１の高速動作の実現とゲートリークの抑制とを両立できる。
【００３３】
＜実施の形態４＞
上記の実施の形態１，２，３では、パス単位で、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタからなる回路部分を形成する場合を説明したが、キャッシュメモリに用いるメモリブロックなど、予め高速動作が求められるブロックに関して、ブロック単位でトランジスタのゲート絶縁膜を非Ｈｉｇｈ−Ｋ材料で形成するなど、ブロック単位で非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタからなる回路部分を形成する場合を考えてもよい。
【００３４】
この様にした場合は、ブロック単位で効果的に半導体集積回路１の高速動作の実現とゲートリークの抑制とを両立できる。
【００３５】
＜実施の形態５＞
上記の実施の形態１において更に、トランジスタのゲート電極７，８への印加電圧を制御する電圧制御手段を備え、その電圧制御手段により、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜７を有するトランジスタに対し、未使用中またはスリープ中は、電源遮断するかまたは印加電圧を低下させる様にしてもよい。
【００３６】
その様にする場合の半導体集積回路（ＬＳＩ）１Ｂの一例を図７に示す。図７の半導体集積回路１Ｂは、電源電圧Ｖｄｄが印加された電源電圧供給線１１と、例えば接地電圧Ｖｇｒｄが印加された接地電圧供給線１３と、それぞれ各電圧供給線１１，１３間に設けられ、トランジスタ等の素子で構成された１つ以上（図では２つ）の回路部分（例えばパスやブロック）（内部回路）１５，１６と、電源電圧供給線１１と各回路部分１５，１６との間に設けられた電圧制御手段１７，１８とを備える。この構成の下では、電源電圧供給線１１からの電源電圧は、各電圧制御手段１７，１８により電圧調整されて各回路部分１５，１６に供給される。
【００３７】
回路部分１５は、動作速度が相対的に速い回路部分であり、この回路部分１５は、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に低いしきい値（回路部分１６を構成する後述のトランジスタよりも低いしきい値）のトランジスタを含んで構成される。また、回路部分１６は、動作速度が相対的に遅い回路部分であり、この回路部分１６は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタを含んで構成される。
【００３８】
電圧制御手段１７は、その制御端子１７ａに入力される制御信号により制御され、未使用中またはスリープ中は、回路部分１５（即ち回路部分１５内のトランジスタ）に対して、電源遮断するかまたは印加電圧を低下させる。また、電圧制御手段１８は、その制御端子１８ａに入力される制御信号により制御され、未使用中またはスリープ中も、回路部分１６（即ち回路部分１６内のトランジスタ）に対して電源電圧を印加する。
【００３９】
以上の様に構成された半導体集積回路１Ｂによれば、電圧制御手段１７により、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜７ａを有するトランジスタに対しては、未使用中またはスリープ中は、電源遮断させるかまたは印加電圧を低下させるので、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜７ａを有するトランジスタでのゲートリークを低減できる。
【００４０】
＜実施の形態６＞
上記の実施の形態５において更に、電圧制御手段１８により回路部分１６に対しても（即ちＨｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタに対しても）、未使用中またはスリープ中は、電源遮断するかまたは印加電圧を低下させる様にしてもよい。
【００４１】
この様にすれば、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜８ａを有するトランジスタでのゲートリークを更に低減できる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１に係る半導体集積回路の構成概略図である。
【図２】３つのパスＡ，Ｂ，Ｃを含む論理回路の一例図である。
【図３】パスＣの全てのトランジスタを、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に低しきい値のトランジスタで構成した場合の論理回路を示す図である。
【図４】パスＣの一部の論理素子ｃ４〜ｃ７内のトランジスタだけを、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に低しきい値のトランジスタで構成した場合の論理回路を示す図である。
【図５】パスＣ内の全てのトランジスタおよびパスＣの両端のラッチ回路LachC-1，LachC-1内のトランジスタを、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に低しきい値のトランジスタで構成した場合の論理回路を示す図である。
【図６】パスＣの全てのトランジスタとパスＢの一部の論理素子ｂ２，ｂ３内のトランジスタだけを、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に低しきい値のトランジスタで構成した場合の論理回路を示す図である。
【図７】実施の形態５に係る半導体集積回路の構成概略図である。
【符号の説明】
【００４３】
１  半導体集積回路、３  半導体基板、５  素子間分離絶縁膜、７ａ，８ａ  ゲート絶縁膜、７，８  ゲート電極、１１  電源電圧供給線、１３  接地電圧供給線、１５  回路部分（第２のパス）、１６  回路部分（第１のパス）、１７，１８  電圧制御手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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