(57)【要約】【課題】素子間における特性のミスマッチが少ない半導体装置を提供する。【解決手段】基板１の上に形成した絶縁膜２の上に、平均粒径が０．０２μｍ以上０．３５μｍ以下であるシリコン結晶粒１０を有するポリシリコン層３を形成した。不純物をイオン注入にてポリシリコン層３に導入した後に、熱処理することによりＩＰＯ酸化を行い、ポリシリコン層３の表面にＩＰＯ酸化膜４を形成し、さらにＩＰＯ酸化膜４の上に第二のポリシリコン層を形成した。そして、レジストマスクパターンによりエッチングして、ポリシリコン層３の一部で、ＭＯＳトランジスタ７のゲート電極７ａ及び容量素子８の下部電極８ａを構成した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板と、該基板上に形成された絶縁層と、該絶縁層上に形成されたポリシリコン層と、を備えるとともに、トランジスタ及び容量素子が形成された半導体装置において、前記ポリシリコン層の中のシリコン結晶粒の平均粒径が０．０２μｍ以上０．３５μｍ以下であることを特徴とする半導体装置。
【請求項２】
前記ポリシリコン層の中のシリコン結晶粒の平均粒径が０．０２μｍ以上０．２６μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ポリシリコン層の少なくとも一部が前記トランジスタのゲート電極を構成していることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記ポリシリコン層の少なくとも一部が前記容量素子の下部電極を構成していることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
基板上に絶縁層を形成する絶縁層形成工程と、前記絶縁層上に平均粒径が０．０２μｍ以上０．３５μｍ以下であるシリコン結晶粒を有するポリシリコン層を形成するポリシリコン層形成工程と、前記ポリシリコン層に不純物を導入する不純物導入工程と、前記ポリシリコン層の表面に熱処理により酸化膜を形成する酸化膜形成工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記酸化膜上に第二のポリシリコン層を形成する第二ポリシリコン層形成工程と、前記第二のポリシリコン層をフォトレジストで覆い該フォトレジストにレジストマスクパターンを形成するパターン形成工程と、前記レジストマスクパターンにより前記第二のポリシリコン層及び前記酸化膜をエッチングして容量素子の上部電極を形成するエッチング工程と、前記ポリシリコン層及び前記第二のポリシリコン層をフォトレジストで覆い該フォトレジストに第二のレジストマスクパターンを形成する第二パターン形成工程と、前記第二のレジストマスクパターンにより前記ポリシリコン層をエッチングしてトランジスタのゲート電極及び前記容量素子の下部電極を形成する第二エッチング工程と、をさらに備えることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ポリシリコン層の中のシリコン結晶粒の平均粒径が０．０２μｍ以上０．２６μｍ以下であることを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、トランジスタのゲート電極、容量素子の電極等を備えた半導体装置は、例えば特許文献１に記載のようにして製造されていた。すなわち、基板２１上に絶縁層２２を形成した後に、その絶縁層２２の上に、例えばモノシラン（ＳｉＨ4 ）とホスフィン（ＰＨ3 ）を反応ガスとして供給し、低圧ＣＶＤ法にてリンを含んだアモルファスシリコン層２３を形成する（図２の（ａ））。このとき、アモルファスシリコン層２３の形成温度を例えば５３０℃とする。
【０００３】
そして、所定温度で所定時間（例えば８５０℃で３０分間）熱処理することにより、不純物であるリンを活性化するとともに、アモルファスシリコンからポリシリコンへの改質（結晶化）を進めて、結晶粒３０を有するポリシリコン層２３’を形成する（図２の（ｂ））。
次に、所定温度で所定時間（例えば１１００℃で３０分間）熱処理することによりＩＰＯ酸化（ｉｎｔｅｒ−ｐｏｌｙｏｘｉｄｅ酸化）を行い、ポリシリコン層２３’の表面にＩＰＯ酸化膜２４を形成し（図２の（ｃ））、さらにＩＰＯ酸化膜２４の上に図示しない第二のポリシリコン層を形成する。
【０００４】
第一及び第二のポリシリコン層のパターニングを行い、第一のポリシリコン層２３’の一部でＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２７のゲート電極２７ａ及び容量素子２８の下部電極２８ａを構成し、第二のポリシリコン層で容量素子２８の上部電極２８ｂを構成して、半導体装置を得る（図２の（ｄ））。なお、図２の（ｄ）においては、第一のポリシリコン層２３’の結晶粒３０の図示は省略してある。
【特許文献１】特開平５−９５０９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、特にアナログ回路内の隣同士の素子間（例えば、Ｌ／Ｒチャンネルを有する回路を構成するＭＯＳトランジスタ，容量素子などの素子間、差動対を構成するＭＯＳトランジスタ間、又は、スイッチトキャパシタ回路を構成する隣同士の容量素子間）においては、それらのマッチングがとれている事が重要である。
アナログ回路内において素子間のマッチングがとれない場合、すなわちミスマッチが少なくない場合は、Ｌ／Ｒチャンネル間のミスマッチ、トランジスタ間の特性ミスマッチ、ミスマッチによるオフセットエラーなどが起こり、ひいてはでき上がったチップ間の品質にばらつきが生じることもある。
【０００６】
前述の図２のような半導体装置の製造プロセスにおいては、第一のポリシリコン層２３’は、結晶粒の微結晶核をほとんど含有しないアモルファスシリコン層２３に不純物活性化のための熱処理やＩＰＯ酸化のための熱処理が施され改質及び再結晶化されることによって形成されている。つまり、ポリシリコン層２３’の結晶粒３０は、熱処理中に発生したわずかな数の微結晶が核となって成長したものであり、核の数が少ないためでき上がった結晶粒３０の数は少なく、且つ、ひとつひとつの粒径が大きい。ＩＰＯ酸化後の第一のポリシリコン層２３’をＳＥＭ観察して、結晶粒３０の平均粒径を測定したところ、０．５μｍと非常に大きかった。
【０００７】
さらに、結晶粒３０が大きいと、基板２１に対面するように大きい角部３１がそれぞれの結晶粒３０に存在し、しかもそれぞれの角部３１の間隔は一定ではない。このような角部３１は基板２１へのストレスの原因となり、ストレスが作用する箇所が少ない分だけ、１箇所の角部３１によるストレスは大きいと考えられる（図２の（ｃ）においてはストレスを矢印で示してある）。
【０００８】
大きなストレスが作用すると、第一のポリシリコン層２３’で構成されたゲート電極２７ａを有する隣同士のＭＯＳトランジスタ２７において、閾値電圧Ｖｔｈのミスマッチが発生してしまい、アナログ回路の用途によっては無視することができない場合もある。つまり、閾値電圧Ｖｔｈの素子間のミスマッチの要因は、第一のポリシリコン層２３’で構成されたゲート電極２７ａから基板２１に作用する応力（ストレス）の大きさの差である。
【０００９】
ストレスにより基板２１が歪むと閾値電圧Ｖｔｈ等の特性が変化するが、隣同士のＭＯＳトランジスタ２７のゲート電極２７ａに同様のストレスが作用し同様に基板２１が歪む場合には、ミスマッチは起こらない。しかし、ひとつひとつの角部３１が大きく、角部３１同士の間隔は一定ではないので、ストレスを与える角部３１の数がゲート電極２７ａによって異なることとなり、ゲート電極２７ａから基板２１へ作用するストレスの大きさに差が生じ、隣同士のＭＯＳトランジスタ２７において閾値Ｖｔｈのマッチングが取れないことになる。
【００１０】
また、図２の（ｃ）に示すように、結晶粒３０はＩＰＯ酸化膜２４に対向する粒界面を有しているが、一つの結晶粒３０に異なる面方位の粒界面３３，３４を有している。あるいは、一つの結晶粒３０には一つの面方位の粒界面しか存在しないが、結晶粒によって面方位が異なる場合もある。このために、第一のポリシリコン層２３’で構成された下部電極２８ａを備えた隣同士の容量素子２８において、容量値のミスマッチが発生してしまい、アナログ回路の用途によっては無視することができない場合もある。
【００１１】
つまり、素子間の容量値のミスマッチの要因は、容量素子２８を構成する下部電極２８ａの上の絶縁膜（ＩＰＯ酸化膜２４）の膜厚の差である。面方位には酸化が起き易いものと起き難いものがあり、方位によって酸化速度が異なり、粒界面上の絶縁膜の膜厚も異なる。容量値は絶縁膜の膜厚で決定するので、膜厚の大きさにかかわらず隣同士の容量素子２８の絶縁膜が同じ膜厚であればミスマッチは起こらない。
【００１２】
しかしながら、結晶粒３０が異なる面方位３３，３４を有していたり、異なる面方位を有する結晶粒が存在したりするので、それぞれの結晶粒３０の上に形成される絶縁膜の膜厚は必ずしも同じではない。容量素子２８は、この結晶粒３０を有するポリシリコン層２３’で構成された下部電極２８ａとその上に形成された絶縁膜とを備えているので、隣同士の容量素子２８の容量値が異なりマッチングが取れない場合が生じる。
【００１３】
そこで、本発明は、前述のような従来技術が有する問題点を解決し、素子間における特性のミスマッチが少ない半導体装置を提供することを課題とする。また、素子間における特性のミスマッチが少ない半導体装置の製造方法を提供することを併せて課題とする。
【課題を解決するための手段】
【００１４】
前記課題を解決するため、本発明は次のような構成からなる。すなわち、本発明に係る請求項１の半導体装置は、基板と、該基板上に形成された絶縁層と、該絶縁層上に形成されたポリシリコン層と、を備えるとともに、トランジスタ及び容量素子が形成された半導体装置において、前記ポリシリコン層の中のシリコン結晶粒の平均粒径が０．０２μｍ以上０．３５μｍ以下であることを特徴とする。
【００１５】
また、本発明に係る請求項２の半導体装置は、請求項１に記載の半導体装置において、前記ポリシリコン層の中のシリコン結晶粒の平均粒径が０．０２μｍ以上０．２６μｍ以下であることを特徴とする。
さらに、本発明に係る請求項３の半導体装置は、請求項１又は請求項２に記載の半導体装置において、前記ポリシリコン層の少なくとも一部が前記トランジスタのゲート電極を構成していることを特徴とする。
【００１６】
さらに、本発明に係る請求項４の半導体装置は、請求項１〜３のいずれか一項に記載の半導体装置において、前記ポリシリコン層の少なくとも一部が前記容量素子の下部電極を構成していることを特徴とする。
さらに、本発明に係る請求項５の半導体装置の製造方法は、基板上に絶縁層を形成する絶縁層形成工程と、前記絶縁層上に平均粒径が０．０２μｍ以上０．３５μｍ以下であるシリコン結晶粒を有するポリシリコン層を形成するポリシリコン層形成工程と、前記ポリシリコン層に不純物を導入する不純物導入工程と、前記ポリシリコン層の表面に熱処理により酸化膜を形成する酸化膜形成工程と、を備えることを特徴とする。
【００１７】
さらに、本発明に係る請求項６の半導体装置の製造方法は、請求項５に記載の半導体装置の製造方法において、前記酸化膜上に第二のポリシリコン層を形成する第二ポリシリコン層形成工程と、前記第二のポリシリコン層をフォトレジストで覆い該フォトレジストにレジストマスクパターンを形成するパターン形成工程と、前記レジストマスクパターンにより前記第二のポリシリコン層及び前記酸化膜をエッチングして容量素子の上部電極を形成するエッチング工程と、前記ポリシリコン層及び前記第二のポリシリコン層をフォトレジストで覆い該フォトレジストに第二のレジストマスクパターンを形成する第二パターン形成工程と、前記第二のレジストマスクパターンにより前記ポリシリコン層をエッチングしてトランジスタのゲート電極及び前記容量素子の下部電極を形成する第二エッチング工程と、をさらに備えることを特徴とする。
さらに、本発明に係る請求項７の半導体装置の製造方法は、請求項５又は請求項６に記載の半導体装置の製造方法において、前記ポリシリコン層の中のシリコン結晶粒の平均粒径が０．０２μｍ以上０．２６μｍ以下であることを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置は、素子間における特性のミスマッチが少ない。また、本発明の半導体装置の製造方法によれば、素子間における特性のミスマッチが少ない半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１９】
本発明に係る半導体装置及びその製造方法の実施の形態を、図面を参照しながら詳細に説明する。図１は、本発明に係る半導体装置の製造方法の一実施形態を説明する工程図である。
基板１上に絶縁層２を形成した後に（図１の（ａ））、その絶縁層２の上に、例えばモノシラン（ＳｉＨ4 ）を反応ガスとして供給し、低圧ＣＶＤ法にて、平均粒径が０．０２μｍ以上０．３５μｍ以下（より好ましくは０．０２μｍ以上０．２６μｍ以下）であるシリコン結晶粒１０を有するポリシリコン層３を形成した（図１の（ｂ））。このとき、ポリシリコン層３の形成温度を、例えば６４０℃とする。
【００２０】
そして、所定の不純物をイオン注入（例えば、不純物はリン、注入時の加速エネルギーは５０ｋｅＶ、ドーズ量は５×１０15個／ｃｍ2 である）にてポリシリコン層３に導入した後に、所定温度で所定時間（例えば８５０℃で３０分間）熱処理することにより、不純物を活性化した。ここで、不純物の導入により、シート抵抗値を所望の値（例えば４０Ω程度）に設定する。
【００２１】
なお、ポリシリコン層３への不純物の導入は、固相拡散（例えば積層物リンガラスを用い、８７５℃で処理する）により行ってもよい。固層拡散の場合は、不純物の導入の後に上記のような熱処理を施してもよいし、施さなくても差し支えない。
次に、所定温度で所定時間（例えば１１００℃で３０分間）熱処理することによりＩＰＯ酸化を行い、ポリシリコン層３の表面にＩＰＯ酸化膜４を形成し（図１の（ｃ））、さらにＩＰＯ酸化膜４の上に第二のポリシリコン層（図１の（ｃ）には図示せず）を形成した。
【００２２】
そして、この第二のポリシリコン層を図示しないフォトレジストで覆い、該フォトレジストにレジストマスクパターンを形成した。このレジストマスクパターンにより第二のポリシリコン層及びＩＰＯ酸化膜４をエッチング（例えばマイクロ波エッチャを用い、Ｃｌ2 ／Ｏ2 ガスにてエッチング）して、第二のポリシリコン層で容量素子８の上部電極８ｂを構成した（図１の（ｄ））。
【００２３】
さらに、上部電極８ｂを構成している第二のポリシリコン層及び露出した第一のポリシリコン層３を、図示しないフォトレジストで覆い、該フォトレジストに第二のレジストマスクパターンを形成した。この第二のレジストマスクパターンにより、第二のポリシリコン層を保護するとともに、第一のポリシリコン層３を前記と同様にしてエッチングして、第一のポリシリコン層３の一部で、ＭＯＳトランジスタ７のゲート電極７ａ及び容量素子８の下部電極８ａを構成して、半導体装置を得た（図１の（ｅ））。
【００２４】
なお、図１の（ｄ）及び（ｅ）においては、第一のポリシリコン層３の結晶粒１０の図示は省略してある。また、トランジスタの種類はＭＯＳトランジスタに限定されるものではなく、酸化の種類はＩＰＯ酸化に限定されるものではない。さらに、第二のポリシリコン層は、ドープされたものでもよいし、ノンドープのものでもよい。
このような方法により半導体装置を製造すれば、第一のポリシリコン層３の成膜温度が６００℃以上と高いため、シリコン結晶粒１０ひとつひとつの粒径が小さくなる。ＩＰＯ酸化後の第一のポリシリコン層３をＳＥＭ観察して、シリコン結晶粒１０の平均粒径を測定したところ、０．３μｍ以下であり、アモルファスシリコンを熱処理してポリシリコン化させた場合と比べて粒径が小さかった。
【００２５】
さらに、図１の（ｂ）及び（ｃ）に示すように、シリコン結晶粒１０にも基板１へのストレスの原因となる角部１１が基板１に対面するように存在するが、シリコン結晶粒１０が小さく基板１に対面する角部１１の数も多いため、ストレスの作用する箇所は多く均一に分散され、１箇所のストレスの大きさも小さいと考えられる（図１の（ｃ）においてはストレスを矢印で示してある）。
【００２６】
このために、第一のポリシリコン層３で構成されたゲート電極７ａを有する隣同士のＭＯＳトランジスタ７において、閾値電圧Ｖｔｈのミスマッチが抑制され、アナログ回路の用途であっても十分無視できるぐらい小さい。つまり、素子間における閾値電圧Ｖｔｈのミスマッチの要因は、第一のポリシリコン層３で構成されたゲート電極７ａから基板１に作用する応力（ストレス）の大きさの差である。ストレスにより基板１が歪むと閾値電圧Ｖｔｈ等の特性が変化するが、隣同士のＭＯＳトランジスタ７のゲート電極７ａに同様のストレスが作用し同様に基板１が歪む場合にはミスマッチは起こらない。第一のポリシリコン層３は、シリコン結晶粒１０の平均粒径が小さく角部１１の数が多いので、ゲート電極７ａから基板１に作用するストレスが平均化され、隣同士のＭＯＳトランジスタ７の閾値Ｖｔｈはマッチングが十分取れることとなる。
【００２７】
また、図１の（ｃ）に示すように、シリコン結晶粒１０はＩＰＯ酸化膜４に対向する粒界面を有しており、一つのシリコン結晶粒１０に異なる面方位の粒界面１３，１４を有している。あるいは、一つのシリコン結晶粒１０には一つの面方位の粒界面しか存在しないが、結晶粒によって面方位が異なる場合もある。しかしながら、シリコン結晶粒１０の数が多ければ、ＩＰＯ酸化膜に対向する粒界面１３，１４の面方位の依存性が平均化されるため、ＩＰＯ酸化膜４の膜厚も平均化される。このため、第一のポリシリコン層３で構成された下部電極８ａを備えた隣同士の容量素子８において、容量値のミスマッチが抑えられ、アナログ回路の用途であっても十分小さくすることができる。
【００２８】
つまり、素子間における容量値のミスマッチの要因は、容量素子８を構成する下部電極８ａの上の絶縁膜（ＩＰＯ酸化膜４）の膜厚の差である。面方位には酸化が起き易いものと起き難いものがあり、方位によって酸化速度が異なり粒界面上の絶縁膜の膜厚も異なる。容量値は絶縁膜の膜厚で決定するので、膜厚の大きさにかかわらず隣同士の容量素子８の絶縁膜が同じ膜厚であればミスマッチは起こらない。
【００２９】
第一のポリシリコン層３は、シリコン結晶粒１０が例え夫々異なる面方位を有していたとしても、シリコン結晶粒１０の数が多く面方位の依存性が平均化されていてＩＰＯ酸化膜４の膜厚が平均化されているので、隣同士の容量素子８の容量値をほぼ等しくでき、マッチングが十分に取れる。なお、容量素子８の特性は、下部電極８ａの上の絶縁膜４によるものであるから、上部電極８ｂを構成するポリシリコン層の特性はほとんど影響を与えない。
【００３０】
次に、シリコン結晶粒の平均粒径と素子間のミスマッチ特性との関係を、図３，４のグラフを用いて説明する。図３は、ＭＯＳトランジスタの閾値Ｖｔｈのミスマッチ率とシリコン結晶粒の平均粒径との関係を示すグラフであり、図４は、容量素子の容量値のミスマッチ率とシリコン結晶粒の平均粒径との関係を示すグラフである。
なお、図３，４のグラフの縦軸のミスマッチ率は、半導体装置における隣り合う素子間の閾値Ｖｔｈ又は容量値の差分を意味するが、シリコン結晶粒の平均粒径が０．２６μｍである半導体装置における前記各特性値の差分を１とした場合の相対値で示してある。つまり、シリコン結晶粒の平均粒径が０．２６μｍである半導体装置において、隣り合う素子間の閾値Ｖｔｈ又は容量値の差分がＸで、シリコン結晶粒の平均粒径が０．５μｍである半導体装置において、隣り合う素子間の閾値Ｖｔｈ又は容量値の差分がＹであった場合は、シリコン結晶粒の平均粒径が０．５μｍである半導体装置のミスマッチ率はＹ／Ｘである。
【００３１】
図３，４のグラフから分かるように、ＭＯＳトランジスタの閾値Ｖｔｈ、容量素子の容量値の各ミスマッチ率は、シリコン結晶粒の平均粒径が大きくなるにしたがって増大した。
特に、容量素子の容量値のミスマッチ率の増大が顕著であり、ＭＯＳトランジスタの閾値Ｖｔｈのミスマッチ率は、シリコン結晶粒の平均粒径が０．２６μｍから約０．５μｍに増大しても数十％の増加に留まっているのに対して、容量素子の容量値のミスマッチ率は１５０％以上増加している。また、容量素子の容量値のミスマッチ率は、シリコン結晶粒の平均粒径が０．３５μｍを超えると急激に増大する傾向があった。よって、シリコン結晶粒の平均粒径は０．３５μｍ以下であることが好ましい。アナログ回路の用途においても十分に小さいミスマッチ率を実現するためには、シリコン結晶粒の平均粒径は０．２６μｍ以下であることがより好ましい。なお、シリコン結晶粒の平均粒径は小さいほど好ましいが、一般的にＣＶＤ法等を用いて形成できる最も小さい平均粒径は０．０２μｍである。
以上のように、ポリシリコン層のシリコン結晶粒の平均粒径を小さくすれば、ＭＯＳトランジスタの閾値Ｖｔｈ、容量素子の容量値の各ミスマッチ特性を向上させることができる。
【産業上の利用可能性】
【００３２】
本発明の半導体装置は、隣同士の素子間のマッチング特性が必要な回路に有用であり、特にアナログ回路に有用である。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る半導体装置の製造方法の一実施形態を説明する工程図である。
【図２】従来の半導体装置の製造方法を説明する工程図である。
【図３】ＭＯＳトランジスタの閾値Ｖｔｈのミスマッチ率とシリコン結晶粒の平均粒径との関係を示すグラフである。
【図４】容量素子の容量値のミスマッチ率とシリコン結晶粒の平均粒径との関係を示すグラフである。
【符号の説明】
【００３４】
１      基板
２      絶縁層
３      ポリシリコン層
４      ＩＰＯ酸化膜
７      ＭＯＳトランジスタ
７ａ    ゲート電極
８      容量素子
８ａ    下部電極
８ｂ    上部電極
１０      シリコン結晶粒
【図１】
2007096082.tif 000003
【図２】
2007096082.tif 000004
【図３】
2007096082.tif 000005
【図４】
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