(57)【要約】【課題】マスクＲＯＭを具備する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１００と、半導体基板の複数の活性領域を画定する素子分離膜パターン１１０と、活性領域に形成されノーマリオントランジスタとノーマリオフトランジスタにより構成されたマスクＲＯＭ領域ＭＲＲと、活性領域上に配置され素子分離膜パターン１１０上を交差して伸びるゲートライン１７０と、ゲートライン１７０と活性領域との間に形成されたゲート絶縁膜１２１,１６０を有し、ノーマリオフトランジスタはさらに前記ゲートラインと前記ゲート絶縁膜１９０との間において浮遊導電パターン１３１とゲート層間絶縁膜パターン１４１を順に積層する。【選択図】図８Ｂ
2007184620.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の複数の活性領域を画定する素子分離膜パターンと、
前記活性領域に形成され、ノーマリオントランジスタとノーマリオフトランジスタにより構成されたマスクＲＯＭ領域と、
前記活性領域上に配置され、前記素子分離膜パターン上を交差して伸びるゲートラインと、
前記ゲートラインと前記活性領域との間に形成されたゲート絶縁膜と、を有し、
前記ノーマリオフトランジスタは、さらに前記ゲートラインと前記ゲート絶縁膜との間において浮遊導電パターンとゲート層間絶縁膜パターンが順に積層されていることを特徴とするマスクＲＯＭ装置。
【請求項２】
前記ゲート絶縁膜の厚さは前記ノーマリオントランジスタのゲートラインの下より前記ノーマリオフトランジスタのゲートラインの下の方が厚いことを特徴とする請求項１に記載のマスクＲＯＭ装置。
【請求項３】
前記ノーマリオントランジスタの前記ゲートラインの下に形成されるゲート絶縁膜の厚さは１０Å乃至５０Åであり、前記ノーマリオフトランジスタのゲートラインの下に形成されるゲート絶縁膜の厚さは５０Å乃至４００Åであることを特徴とする請求項２に記載のマスクＲＯＭ装置。
【請求項４】
前記浮遊導電パターンは前記ゲート層間絶縁膜パターンによって前記ゲートラインから電気的に絶縁されることを特徴とする請求項１に記載のマスクＲＯＭ装置。
【請求項５】
前記ゲート層間絶縁膜パターンは金属酸化膜で構成される高誘電膜、シリコン酸化膜及びシリコン窒化膜のうちの１つからなることを特徴とする請求項１に記載のマスクＲＯＭ装置。
【請求項６】
前記ノーマリオフトランジスタにおいて、前記ゲートラインの幅は前記浮遊導電パターンと同一または前記浮遊導電パターンより小さいことを特徴とする請求項１に記載のマスクＲＯＭ装置。
【請求項７】
半導体基板と、
前記半導体基板の複数の活性領域を画定する素子分離膜パターンと、
前記活性領域のうちの一の活性領域に形成され、ノーマリオントランジスタとノーマリオフトランジスタにより構成されたマスクＲＯＭ領域と、
前記活性領域のうちの他の活性領域に形成され、不揮発性メモリ素子が形成された不揮発性メモリ領域と、
前記活性領域上に配置され、前記素子分離膜パターンの上方を横切って伸びるゲートラインと、
前記ゲートラインと前記活性領域との間に形成されたゲート絶縁膜と、を有し、
前記ノーマリオフトランジスタは、さらに前記ゲートラインと前記ゲート絶縁膜との間において第１浮遊導電パターンと第１ゲート層間絶縁膜パターンが順に積層され、
前記不揮発性メモリ素子は、前記ゲートラインと前記ゲート絶縁膜との間において第２浮遊導電パターンと第２ゲート層間絶縁膜パターンが順に積層され、
前記ノーマリオントランジスタの前記ゲートラインはゲート絶縁膜に直接接触していることを特徴とするマスクＲＯＭを具備する半導体装置。
【請求項８】
前記ゲート絶縁膜の厚さは前記ノーマリオントランジスタのゲートラインの下より前記ノーマリオフトランジスタのゲートラインの下の方が厚いことを特徴とする請求項７に記載のマスクＲＯＭを具備する半導体装置。
【請求項９】
前記ノーマリオフトランジスタのゲートラインの下のゲート絶縁膜は、前記不揮発性メモリ領域のゲートラインの下のゲート絶縁膜と同一の厚さを有する部分を含むことを特徴とする請求項８に記載のマスクＲＯＭを具備する半導体装置。
【請求項１０】
前記ノーマリオントランジスタのゲートラインの下に形成されるゲート絶縁膜の厚さは１０Å乃至５０Åであり、前記ノーマリオフトランジスタ及び前記不揮発性メモリ素子のゲートラインの下に形成されるゲート絶縁膜の厚さは５０Å乃至４００Åであることを特徴とする請求項９に記載のマスクＲＯＭを具備する半導体装置。
【請求項１１】
前記第１浮遊導電パターンと前記第２浮遊導電パターンは同じ物質からなり、同じ厚さを有することを特徴とする請求項７に記載のマスクＲＯＭを具備する半導体装置。
【請求項１２】
前記第１ゲート層間絶縁膜パターンと前記第２ゲート層間絶縁膜パターンは同じ物質からなり、同じ厚さを有することを特徴とする請求項７に記載のマスクＲＯＭを具備する半導体装置。
【請求項１３】
前記第１浮遊導電パターン及び前記第２浮遊導電パターンはそれぞれ前記第１ゲート層間絶縁膜パターン及び第２ゲート層間絶縁膜パターンにより前記ゲートラインから電気的に絶縁されることを特徴とする請求項７に記載のマスクＲＯＭを具備する半導体装置。
【請求項１４】
前記第１ゲート層間絶縁パターン及び第２ゲート層間絶縁膜パターンのうちの少なくとも１つは金属酸化膜で構成される高誘電膜、シリコン酸化膜及びシリコン窒化膜のうちの１つからなることを特徴とする請求項７に記載のマスクＲＯＭを具備する半導体装置。
【請求項１５】
前記ゲートラインは前記ノーマリオフトランジスタにおいて前記第１浮遊導電パターンと同一、または前記第１浮遊導電パターンより小さい幅を有し、前記不揮発性メモリ素子のゲートラインは前記第２浮遊導電パターンと同じ幅を有することを特徴とする請求項７に記載のマスクＲＯＭを具備する半導体装置。
【請求項１６】
前記不揮発性メモリ素子のゲート絶縁膜はトンネル領域を含み、
前記トンネル領域のゲート絶縁膜はその周辺のゲート絶縁膜より膜厚が薄いことを特徴とする請求項７に記載のマスクＲＯＭを具備する半導体装置。
【請求項１７】
さらに凸レンズ形状を有する一のシリコン酸化膜パターンを前記第１浮遊導電パターンと前記第１ゲート層間絶縁膜パターンとの間に有し、
さらに凸レンズ形状を有する他のシリコン酸化膜パターンを前記第２浮遊導電パターンと前記第２ゲート層間絶縁膜パターンとの間に有し、
前記第１浮遊導電パターンと前記第２浮遊導電パターンは前記一のシリコン酸化膜パターンと前記他のシリコン酸化膜パターンとそれぞれ接することにより上端部角度が鋭角であることを特徴とする請求項７に記載のマスクＲＯＭを具備する半導体装置。
【請求項１８】
ノーマリオントランジスタ及びノーマリオフトランジスタで構成されるマスクＲＯＭセルアレイが配置される半導体基板と、
前記半導体基板の所定領域に一方向に伸びて形成されて、前記ノーマリオントランジスタ及びノーマリオフトランジスタのドレイン領域及びチャンネル領域として用いられる第１活性領域と、
前記半導体基板の所定領域に他の方向に伸びて形成されて、前記第１活性領域を連結させ、前記ノーマリオントランジスタ及びノーマリオフトランジスタのソース領域として用いられる第２活性領域と、
前記第１活性領域の上方を横切って伸び、前記ノーマリオントランジスタ及びノーマリオフトランジスタのゲート電極として用いられるゲートラインと、
前記ゲートラインの上方を横切って伸び、前記ドレイン領域を電気的に接続するビットラインと、
前記ノーマリオフトランジスタのゲートラインとその下部の第１活性領域との間に配置される浮遊導電パターン及び前記浮遊導電パターンの上部に配置されるゲート層間絶縁膜パターンと、を具備することを特徴とするマスクＲＯＭ装置。
【請求項１９】
さらに、前記第１活性領域と前記ゲートラインとの間に配置されるゲート絶縁膜を含み、
前記ノーマリオフトランジスタのゲートラインの下に配置されるゲート絶縁膜は前記浮遊導電パターンと前記第１活性領域との間に介在されることを特徴とする請求項１８に記載のマスクＲＯＭ装置。
【請求項２０】
前記ゲート絶縁膜の厚さは前記ノーマリオントランジスタのゲートラインの下でより前記ノーマリオフトランジスタのゲートラインの下でさらに厚いことを特徴とする請求項１９に記載のマスクＲＯＭ装置。
【請求項２１】
半導体基板上にノーマリオントランジスタ及びノーマリオフトランジスタを形成する複数の活性領域を画定する素子分離膜パターンを形成する段階と、
前記活性領域に第１ゲート絶縁膜と第１導電膜を形成する段階と、
前記第１ゲート絶縁膜と前記第１導電膜をパターニングして、ノーマリオントランジスタが形成される活性領域を露出させ、前記ノーマリオフトランジスタを形成する活性領域上に順に積層された第１ゲート絶縁膜パターン及び第１浮遊導電パターンを形成する段階と、
前記ノーマリオントランジスタを形成する活性領域上に第２ゲート絶縁膜を形成する段階と、
前記ノーマリオントランジスタの第２ゲート絶縁膜の上部及び前記ノーマリオフトランジスタの第１浮遊導電パターンの上部にそれぞれゲートラインを形成する段階と、
を含むことを特徴とするマスクＲＯＭを含む半導体装置の製造方法。
【請求項２２】
前記第２ゲート絶縁膜は前記第１ゲート絶縁膜パターンより薄い厚さで形成することを特徴とする請求項２１に記載のマスクＲＯＭを含む半導体装置の製造方法。
【請求項２３】
前記第１ゲート絶縁膜パターンの厚さは５０Å乃至４００Åであり、前記第２ゲート絶縁膜の厚さは１０Å乃至５０Åであることを特徴とする請求項２２に記載のマスクＲＯＭを含む半導体装置の製造方法。
【請求項２４】
前記第１ゲート絶縁膜パターン及び第１浮遊導電パターンを形成する段階は、
前記活性領域上に前記第１ゲート絶縁膜を形成する段階と、
前記第１ゲート絶縁膜が形成された結果物上に前記第１導電膜を形成する段階と、
前記第１導電膜と前記第１ゲート絶縁膜をパターニングして、前記ノーマリオントランジスタの活性領域の上部面を露出させる段階とを含むことを特徴とする請求項２１に記載のマスクＲＯＭを含む半導体装置の製造方法。
【請求項２５】
さらに前記第１導電膜を形成した後、前記第１導電膜上にゲート層間絶縁膜を形成する段階を含み、
前記ゲート層間絶縁膜は前記第１導電膜と前記第１ゲート絶縁膜をパターニングする段階でパターニングされて、前記第１浮遊導電パターンと前記ゲートラインとの間に配置されるゲート層間絶縁膜パターンを形成することを特徴とする請求項２４に記載のマスクＲＯＭを含む半導体装置の製造方法。
【請求項２６】
さらに前記第１導電膜を形成した後、前記第１導電膜の所定領域の上部にシリコン酸化膜パターンを形成する段階を含み、
前記シリコン酸化膜パターンは前記第１導電膜及び前記第１ゲート絶縁膜をパターニングする段階において前記第１浮遊導電パターン及び前記第１ゲート絶縁膜パターンを形成するためのエッチングマスクとして用いられることを特徴とする請求項２４に記載のマスクＲＯＭを含む半導体装置の製造方法。
【請求項２７】
前記第２ゲート絶縁膜を形成する前に、
前記第１浮遊導電パターンが形成された領域以外の活性領域を覆うトンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜が形成された結果物を覆うゲート層間絶縁膜を形成する段階と、
前記マスクＲＯＭ領域において前記ゲート層間絶縁膜及び前記トンネル絶縁膜を除去する段階と、
をさらに含むことを特徴とする請求項２６に記載のマスクＲＯＭを含む半導体装置の製造方法。
【請求項２８】
前記ゲートラインは前記第１浮遊導電パターンと同一、またはより小さい幅で形成されることを特徴とする請求項２１に記載のマスクＲＯＭを含む半導体装置の製造方法。
【請求項２９】
半導体基板上に、ノーマリオントランジスタ及びノーマリオフトランジスタで構成されたマスクＲＯＭ領域と不揮発性メモリ領域が形成される活性領域を画定する素子分離膜パターンを形成する段階と、
前記不揮発性メモリ領域及び前記ノーマリオフトランジスタが形成される活性領域上に、順に積層された第１ゲート絶縁膜パターン及び第１浮遊導電パターンを形成する段階と、
前記第１浮遊導電パターンが形成されない活性領域上に第２ゲート絶縁膜を形成する段階と、
前記ノーマリオントランジスタが形成される第２ゲート絶縁膜の上部及び前記不揮発性メモリ領域及びオフセルの第１浮遊導電パターンの上部に、前記活性領域を横切って伸びるゲートラインを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３０】
前記第２ゲート絶縁膜は前記第１ゲート絶縁膜パターンより薄い厚さで形成することを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項３１】
前記第１ゲート絶縁膜の厚さは５０Å乃至４００Åであり、前記第２ゲート絶縁膜の厚さは１０Å乃至５０Åであることを特徴とする請求項３０に記載のマスクＲＯＭ装置の製造方法。
【請求項３２】
前記第１ゲート絶縁膜パターン及び前記第１浮遊導電パターンを形成する段階は、
前記活性領域上に第１ゲート絶縁膜を形成する段階と、
前記第１ゲート絶縁膜が形成された結果物上に第１導電膜を形成する段階と、
前記第１導電膜及び前記第１ゲート絶縁膜をパターニングして、前記ノーマリオントランジスタを形成する活性領域を露出させる段階と、
を含むことを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項３３】
さらに、前記第１導電膜を形成した後前記第１導電膜上にゲート層間絶縁膜を形成する段階を含み、
前記ゲート層間絶縁膜は前記第１導電膜及び前記第１ゲート絶縁膜をパターニングする段階でパターニングされることによって、前記第１浮遊導電パターンと前記ゲートラインとの間に位置するゲート層間絶縁膜パターンを形成することを特徴とする請求項３２に記載の半導体装置の製造方法。
【請求項３４】
さらに、前記第１導電膜を形成した後前記第１導電膜の所定領域の上部にシリコン酸化膜パターンを形成する段階をさらに含み、
前記シリコン酸化膜パターンは前記第１導電膜及び前記第１ゲート絶縁膜をパターニングする段階において前記第１浮遊導電パターン及び前記第１ゲート絶縁膜パターンを形成するためのエッチングマスクとして用いられることを特徴とする請求項３２に記載の半導体装置の製造方法。
【請求項３５】
前記第２ゲート絶縁膜を形成する前に、
前記第１浮遊導電パターンが形成された領域以外の活性領域を覆うトンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜が形成された結果物を覆うゲート層間絶縁膜を形成する段階と、
前記マスクＲＯＭ領域において前記ゲート層間絶縁膜及び前記トンネル絶縁膜を除去する段階と、
をさらに含むことを特徴とする請求項３４に記載の半導体装置の製造方法。
【請求項３６】
前記ノーマリオフトランジスタにおいて、前記ゲートラインは前記第１浮遊導電パターンと同一、またはより小さい幅で形成されることを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項３７】
半導体基板の所定領域に、ノーマリオントランジスタ及びノーマリオフトランジスタを形成するための一方向に伸びる第１活性領域と他の方向に伸びて前記第１活性領域を連結する第２活性領域を画定する素子分離膜パターンを形成する段階と、
前記ノーマリオフトランジスタを形成する活性領域上において順に積層される第１ゲート絶縁膜パターン及び第１浮遊導電パターンを形成する段階と、
前記第１浮遊導電パターンが形成されない第１及び第２活性領域上に、第２ゲート絶縁膜を形成する段階と、
前記第１活性領域の上方を横切って伸び、かつ、前記ノーマリオントランジスタの第２ゲート絶縁膜及び前記ノーマリオフトランジスタの第１浮遊導電パターンの上部に位置するゲートラインを形成する段階と、
前記ゲートラインをイオンマスクとして利用し、前記第１活性領域及び第２活性領域にそれぞれ配置されるドレイン領域及びソース領域を形成する段階とを含むことを特徴とするマスクＲＯＭ装置の製造方法。
【請求項３８】
前記第２ゲート絶縁膜は前記第１ゲート絶縁膜パターンより薄い厚さで形成することを特徴とする請求項３７に記載のマスクＲＯＭ装置の製造方法。
【請求項３９】
前記素子分離膜パターンは前記第１及び第２活性領域によって囲まれるように形成され、
前記第１及び第２活性領域は互いに交差して形成され、
前記素子分離膜パターンは前記第１活性領域が伸びる方向に平行な長手方向を有することを特徴とする請求項３７に記載のマスクＲＯＭ装置の製造方法。
【請求項４０】
前記素子分離膜パターンそれぞれの上部には、一対のゲートラインが形成され、
前記一対のゲートラインは前記第１活性領域に垂直な方向に伸びて形成されることを特徴とする請求項３９に記載のマスクＲＯＭ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、より具体的にはマスクＲＯＭを具備する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
携帯電話、携帯情報端末（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ;ＰＤＡ）、デジタルカメラ、キャムコーダ及びゲーム機などのようなポータブル電子装置が一般化することによって、メモリと論理回路とをともに内蔵する複合チップ（Ｅｍｂｅｄｄｅｄ  Ｍｅｍｏｒｙ  ａｎｄ  Ｌｏｇｉｃ、ＥＭＬ）半導体装置に対する需要が増加している。
【０００３】
図１は複合チップ半導体装置のチップレイアウトの一例を示したものである。
【０００４】
図１を参照すると、複合チップ半導体装置１０は固有の機能を実行する論理回路領域１１、データを記憶させるための不揮発性メモリ領域１２及び所定のプログラムコードを記憶させるためのマスクＲＯＭ領域１３を含み得る。また、これに加えて、複合チップ半導体装置１０はデータを一時記憶する揮発性メモリ領域１４をさらに含み得る。従来、前記不揮発性メモリ領域１２にはフラッシュメモリを含むＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅｒｅａｄ−ｏｎｌｙｍｅｍｏｒｙ）を配置し、前記揮発性メモリ領域１４にはＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）を配置している。また、前記マスクＲＯＭ領域１３には前記プログラムコードに対応したマスクＲＯＭセルを配置している。
【０００５】
前記マスクＲＯＭセルにおける各トランジスタは閾値電圧の差に応じてノーマリオントランジスタ及びノーマリオフトランジスタに区別される。ここで、ノーマリオントランジスタとは、前記所定のプログラムコードに対応したデータを、トランジスタが常時オンであることにより予め記憶したトランジスタをいう。ノーマリオフトランジスタとは、前記所定のプログラムコードに対応したデータを、トランジスタが常時オフであることにより予め記憶したトランジスタをいう。従来のマスクＲＯＭセルの製造方法においては、図２に示すように、閾値電圧の差を作るためにソース／ドレイン領域４０を電気的に接続する不純物領域７０を前記ノーマリオントランジスタのチャンネル領域に形成するという工程を経る必要があった。
【０００６】
つまり、従来のマスクＲＯＭセルの製造方法においては、前記不純物領域７０を形成するために、所定のフォトレジストパターン５０をイオンマスクとして用いて、前記オントランジスタのチャンネル領域に不純物を注入する工程６０を含んでいた。しかし、この工程６０において、前記チャンネル領域上にはゲート電極３０が存在するため、前記不純物を前記チャンネル領域まで到逹させるためには、前記不純物のエネルギーを高くしなければならない。しかし、このような高いエネルギーを用いると、注入された不純物の拡散深さが増加するため、後続工程において隣接したトランジスタにまで拡散する。このような不純物の拡散は隣接したトランジスタの閾値電圧を変化させ、異常な動作特性をもたらし得るため好ましくない。
【０００７】
さらに、前記不純物イオン注入工程においては、高コストのフォトリソグラフィ工程及び高コストの高エネルギーイオン注入工程が必要であるため、従来の複合チップの製造方法は製造コストが高いという短所を有している。また、高エネルギーイオン注入工程においては、技術的困難性が高い厚いフォトレジストパターンを形成しなければならないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題はフォトレジストパターンをイオンマスクとして用いるイオン注入工程を用いることなく、マスクＲＯＭトランジスタの閾値電圧を調節することができるマスクＲＯＭの製造方法を提供することにある。
【０００９】
本発明の他の課題は、低コストでマスクＲＯＭを具備する複合チップ半導体装置の製造方法を提供することにある。
【００１０】
本発明のさらに他の課題は、不純物による閾値電圧の変化を減らすことができるマスクＲＯＭ装置を提供することにある。
【００１１】
本発明の他の課題は、不純物イオン注入工程によって引き起こされる閾値電圧の変化を回避することができるマスクＲＯＭを具備する複合チップ半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
このような課題を解決するために、本発明はノーマリオフトランジスタのゲート構造に浮遊導電パターンを有するマスクＲＯＭ装置を提供する。このマスクＲＯＭ装置は、半導体基板と、前記半導体基板の複数の活性領域を画定する素子分離膜パターンと、前記活性領域に形成されノーマリオントランジスタとノーマリオフトランジスタにより構成されたマスクＲＯＭ領域と、前記活性領域上に配置され前記素子分離膜パターン上を交差して伸びるゲートラインと、前記ゲートラインと前記活性領域との間に形成されたゲート絶縁膜と、を有し、前記ノーマリオフトランジスタは、さらに前記ゲートラインと前記ゲート絶縁膜との間において浮遊導電パターンとゲート層間絶縁膜パターンを具備する。
【００１３】
また、本発明に係るマスクＲＯＭ装置の前記ゲート絶縁膜の厚さは前記ノーマリオントランジスタのゲートラインの下より前記ノーマリオフトランジスタのゲートラインの下の方が厚く形成し得る。例えば、前記ノーマリオントランジスタのゲートラインの下に形成されるゲート絶縁膜の厚さは１０Å乃至５０Åであり、前記ノーマリオフトランジスタのゲートラインの下に形成されるゲート絶縁膜の厚さは５０Å乃至４００Åであり得る。
【００１４】
さらに、前記浮遊導電パターンは前記ゲート層間絶縁膜パターンによって前記ゲートラインから電気的に絶縁される。この時、前記ゲート層間絶縁膜パターンは金属酸化膜で構成される高誘電膜、シリコン酸化膜及びシリコン窒化膜のうちの１つからなることができる。
【００１５】
加えて、前記ノーマリオフトランジスタにおいて、前記ゲートラインの幅は前記浮遊導電パターンと同一、または前記浮遊導電パターンより小さい幅を有する。
【００１６】
一方、本発明に係るマスクＲＯＭを具備する半導体装置においては、半導体基板と、前記半導体基板の複数の活性領域を画定する素子分離膜パターンと、前記活性領域のうちの一の活性領域に形成され、ノーマリオントランジスタとノーマリオフトランジスタにより構成されたマスクＲＯＭ領域と、前記活性領域のうちの他の活性領域に形成され、不揮発性メモリ素子が形成された不揮発性メモリ領域と、前記活性領域上に配置され、前記素子分離膜パターン上を横切って伸びるゲートラインと、前記ゲートラインと前記活性領域との間に形成されたゲート絶縁膜と、を有し、前記ノーマリオフトランジスタは、さらに前記ゲートラインと前記ゲート絶縁膜との間において第１浮遊導電パターンと第１ゲート層間絶縁膜パターンが順に積層され、前記不揮発性メモリ素子は、前記ゲートラインと前記ゲート絶縁膜との間において第２浮遊導電パターンと第２ゲート層間絶縁膜パターンが順に積層される。このとき、前記ノーマリオントランジスタの前記ゲートラインはゲート絶縁膜に直接接触する。
【００１７】
また、前記ゲート絶縁膜の厚さは前記ノーマリオントランジスタのゲートラインの下より前記ノーマリオフトランジスタのゲートラインの下の方が厚く形成され得る。さらに、前記ノーマリオフトランジスタのゲートラインの下のゲート絶縁膜は前記不揮発性メモリ領域のゲートラインの下のゲート絶縁膜と同一の厚さを有する部分を含み得る。例えば、前記ノーマリオントランジスタのゲートラインの下に形成されるゲート絶縁膜の厚さは１０Å乃至５０Åであり、前記ノーマリオフトランジスタ及び前記不揮発性メモリ領域のゲートラインの下に形成されるゲート絶縁膜の厚さは５０Å乃至４００Åであり得る。
【００１８】
さらに、前記第１浮遊導電パターンと前記第２浮遊導電パターンは同じ物質からなり、同じ厚さを有し得る。また、前記第１ゲート層間絶縁膜パターンと前記第２ゲート層間絶縁膜パターンは同じ物質からなり、同じ厚さを有し得る。
【００１９】
また、前記第１及び第２浮遊導電パターンはそれぞれ前記第１及び第２ゲート層間絶縁膜パターンにより前記ゲートラインから電気的に絶縁される。このとき、前記第１及び第２ゲート層間絶縁膜パターンのうちの少なくとも１つは金属酸化膜で構成される高誘電膜、シリコン酸化膜及びシリコン窒化膜のうちの１つからなることができる。
【００２０】
また、前記ゲートラインは、前記ノーマリオフトランジスタにおいて、前記第１浮遊導電パターンと同一、または前記第１浮遊導電パターンより小さい幅を有し、前記不揮発性メモリ素子のゲートラインは前記第２浮遊導電パターンと同じ幅を有し得る。
【００２１】
さらに、前記不揮発性メモリ素子のゲート絶縁膜はトンネル領域を含み、前記トンネル領域のゲート絶縁膜はその周辺のゲート絶縁膜より膜厚が薄く形成する。また、前記第１ゲート層間絶縁膜パターンと前記第２ゲート層間絶縁膜パターンは凸レンズ形状を有するシリコン酸化膜パターンから成り、前記第１浮遊導電パターンと前記第２浮遊導電パターンは前記第１ゲート層間絶縁膜パターンと前記第２ゲート層間絶縁膜パターンにそれぞれ接することにより上端部角度が鋭角であり得る。
【００２２】
本発明に係るマスクＲＯＭ装置においては、ノーマリオントランジスタ及びノーマリオフトランジスタで構成されるマスクＲＯＭセルアレイが配置される半導体基板と、前記半導体基板の所定領域に一方向に伸びて形成されて、前記ノーマリオントランジスタ及びノーマリオフトランジスタのドレイン領域及びチャンネル領域として用いられる第１活性領域と、前記半導体基板の所定領域に他の方向に伸びて形成されて、前記第１活性領域を連結させ、前記ノーマリオントランジスタ及びノーマリオフトランジスタのソース領域として用いられる第２活性領域と、前記第１活性領域の上方を横切って伸び、前記ノーマリオントランジスタ及びノーマリオフトランジスタのゲート電極として用いられるゲートラインとを具備する。さらに、前記ドレイン領域を電気的に接続するビットラインが前記ゲートラインを上方で交差して配置され、前記ノーマリオフトランジスタのゲートラインとその下部の第１活性領域との間には浮遊導電パターン及び前記浮遊導電パターン上部にゲート層間絶縁膜パターンが配置される。
【００２３】
一方、本発明に係るマスクＲＯＭ装置の製造方法においては、半導体基板上にノーマリオントランジスタ及びノーマリオフトランジスタを形成する複数の活性領域を画定する素子分離膜パターンを形成する段階と、前記活性領域に第１ゲート絶縁膜と第１導電膜を形成する段階と、前記第１ゲート絶縁膜と前記第１導電膜をパターニングして、ノーマリオントランジスタが形成される活性領域を露出させ、前記ノーマリオフトランジスタを形成する活性領域上に順に積層された第１ゲート絶縁膜パターン及び第１浮遊導電パターンを形成する段階と、前記ノーマリオントランジスタを形成する活性領域上に第２ゲート絶縁膜を形成する段階と、前記ノーマリオントランジスタの第２ゲート絶縁膜の上部及び前記ノーマリオフトランジスタの第１浮遊導電パターンの上部にそれぞれゲートラインを形成する段階と、を含む。
【００２４】
また、前記第２ゲート絶縁膜は前記第１ゲート絶縁膜パターンより薄い厚さで形成されることができる。例えば、前記第１ゲート絶縁膜パターンの厚さは５０Å乃至４００Åであり、前記第２ゲート絶縁膜の厚さは１０Å乃至５０Åであり得る。
【００２５】
前記第１ゲート絶縁膜パターン及び第１浮遊導電パターンを形成する段階は、前記活性領域上に前記第１ゲート絶縁膜を形成する段階と、前記第１ゲート絶縁膜が形成された結果物上に前記第１導電膜を形成する段階と、前記第１導電膜と前記第１ゲート絶縁膜をパターニングして前記ノーマリオントランジスタの活性領域の上部面を露出させる段階を含み得る。
【００２６】
また、前記第１導電膜を形成した後、前記第１導電膜上にゲート層間絶縁膜を形成する段階をさらに含み得る。前記ゲート層間絶縁膜は前記第１導電膜と前記第１ゲート絶縁膜をパターニングする段階でパターニングされて、前記第１浮遊導電パターンと前記ゲートラインとの間に配置されるゲート層間絶縁膜パターンを形成する。
【００２７】
さらに、前記第１導電膜を形成した後、前記第１導電膜の所定領域の上部にシリコン酸化膜パターンを形成する段階をさらに含み得る。ここで、前記シリコン酸化膜パターンは、前記第１導電膜及び前記第１ゲート絶縁膜をパターニングする段階において前記第１浮遊導電パターン及び前記第１ゲート絶縁膜パターンを形成するためのエッチングマスクとして用いられる。また、前記第２ゲート絶縁膜を形成する前に、前記第１浮遊導電パターンが形成された領域以外の活性領域を覆うトンネル絶縁膜を形成する段階と、前記トンネル絶縁膜が形成された結果物を覆うゲート層間絶縁膜を形成した後、前記マスクＲＯＭ領域において前記ゲート層間絶縁膜及び前記トンネル絶縁膜を除去する段階をさらに実施し得る。
【００２８】
前記ゲートラインは前記第１浮遊導電パターンと同一、またはより小さい幅で形成され得る。
【００２９】
一方、本発明に係る半導体装置の製造方法においては、半導体基板上に、ノーマリオントランジスタ及びノーマリオフトランジスタで構成されたマスクＲＯＭ領域と不揮発性メモリ領域が形成される活性領域を画定する素子分離膜パターンを形成する段階と、前記不揮発性メモリ領域及び前記ノーマリオフトランジスタが形成される活性領域上に、順に積層された第１ゲート絶縁膜パターン及び第１浮遊導電パターンを形成する段階と、前記第１浮遊導電パターンが形成されない活性領域上に第２ゲート絶縁膜を形成する段階と、前記ノーマリオントランジスタが形成される第２ゲート絶縁膜の上部及び前記不揮発性メモリ領域及びオフセルの第１浮遊導電パターンの上部に、前記活性領域を横切ってゲートラインを形成する段階と、を含む。
【００３０】
また、本発明に係るマスクＲＯＭ装置の製造方法においては、半導体基板の所定領域に、ノーマリオントランジスタ及びノーマリオフトランジスタを形成するための一方向に伸びる第１活性領域と他の方向に伸びて前記第１活性領域を連結する第２活性領域を画定する素子分離膜パターンを形成する段階と、前記ノーマリオフトランジスタを形成する活性領域上において順に積層される第１ゲート絶縁膜パターン及び第１浮遊導電パターンを形成する段階と、前記第１浮遊導電パターンが形成されない第１及び第２活性領域上に、第２ゲート絶縁膜を形成する段階と、前記第１活性領域の上部を横切って伸び、かつ、前記ノーマリオントランジスタの第２ゲート絶縁膜及び前記ノーマリオフトランジスタの第１浮遊導電パターンの上部に位置するゲートラインを形成する段階と、前記ゲートラインをイオンマスクとして利用し、前記第１活性領域及び第２活性領域にそれぞれ配置されるドレイン領域及びソース領域を形成する段階と、を含む。
【００３１】
前記素子分離膜パターンは前記第１及び第２活性領域によって囲まれるように形成され、前記第１及び第２活性領域は互いに交差して形成され、前記素子分離膜パターンは前記第１活性領域が伸びる方向に平行な長手方向を有するように形成される。
【００３２】
また、前記素子分離膜パターンそれぞれの上部には、一対のゲートラインが形成され、前記一対のゲートラインは前記第１活性領域に垂直な方向に伸びて形成される。
【発明の効果】
【００３３】
本発明によると、ゲートラインと電気的に絶縁された浮遊導電パターンがマスクＲＯＭのノーマリオフトランジスタのゲートにのみ選択的に配置される。すなわち、前記浮遊導電パターンはノーマリオントランジスタのゲートには配置されない。このような浮遊導電パターンの有無はチャンネル領域に印加されるゲートライン電圧への影響に差をもたらすため、ノーマリオントランジスタとノーマリオフトランジスタの閾値電圧の差を発生させるために利用することができる。これにより、本発明に係るマスクＲＯＭは別途フォトリソグラフィ工程と高エネルギー不純物イオン注入工程が必要である従来技術と比較すれば、低コストで製造されることができ、さらに、従来の技術のように高エネルギーイオン注入工程による短チャンネル効果が発生することがない。
【００３４】
また、本発明に係るマスクＲＯＭにおいては、ノーマリオフトランジスタはノーマリオントランジスタに比較して厚いゲート絶縁膜を有する。このようなゲート絶縁膜厚の差もノーマリオントランジスタとオフトランジスタで閾値電圧の差を生じさせるため、マスクＲＯＭの各メモリ素子に記録された情報を区別するために利用することができる。
【００３５】
また、前記浮遊導電パターンの有り無しのトランジスタ、及び前記ゲート絶縁膜厚の差を有するトランジスタは不揮発性メモリの製造工程を利用して形成することができるため、本発明に係る複合チップ半導体装置に工程の増加を要することなく、優れた特性を有するマスクＲＯＭを具備させることができる。
【発明を実施するための最良の形態】
【００３６】
以上の本発明の目的、特徴及び利点は添付した図面及び以下説明する発明を実施するための最良の形態を通じて容易に理解されるであろう。しかし、本発明は、以下説明する実施形態に限定されず、他の実施形態をも当然に含むものである。ここで紹介される実施形態は当業者にして本発明の思想を十分理解できる程度に開示することを目的として提供するものである。
【００３７】
本明細書において、ある膜が他の膜または基板上にあると記載した場合は、それは他の膜または基板と直接接して形成する場合と、それらの間に第３の膜が介在される場合の両方を意味する。また、図面において、膜及び領域の厚さは技術的内容を判りやすく説明するために誇張したものである。また、本明細書に記載した実施形態において第１、第２、第３などの用語を異なる領域、異なる膜などを記述するために用いた場合は、これら領域、膜がこのような用語によって限定されて解釈されてはならない。これらの用語は一の領域または膜を他の領域または膜と区別させるために用いたに過ぎないのであって、従って、一の実施形態において第１膜として言及された膜が他の実施形態においては第２膜として言及されることもある。ここに説明及び例示される各実施形態はそれぞれの相補的な実施形態も含むものである。
【００３８】
本発明は、図１に示した複合チップ半導体装置及びこれを製造する方法に適用され得る。しかし、本発明はマスクＲＯＭ装置または不揮発性メモリ及びマスクＲＯＭよりなる半導体装置にも個別的に適用され得ることは言うまでもない。
【００３９】
図３は本発明に係るマスクＲＯＭのセルアレイ構造を示す回路図である。
【００４０】
図３に示すように、本発明に係るマスクＲＯＭのセルアレイＭＲＡは２次元的に配列されたトランジスタにより構成される。前記トランジスタのゲート電極及びドレイン電極は互いに交差する複数個のワードラインＷＬ１〜ＷＬ４及びビットラインＢＬ１〜ＢＬ３によってそれぞれ電気的に接続される。この時、独立的な動作電圧が印加されるように、それぞれのワードラインＷＬ１〜ＷＬ４及びそれぞれのビットラインＢＬ１〜ＢＬ３は互いに電気的に絶縁する。また、前記トランジスタのソース電極は前記ワードラインに平行なソースラインＳＬ１、ＳＬ２に電気的に接続する。前記ソースラインＳＬ１、ＳＬ２は共通の電位を有するように互いに接続し得る。
【００４１】
前記マスクＲＯＭのセルアレイＭＲＡを構成するトランジスタは閾値電圧に応じてノーマリオントランジスタ及びノーマリオフトランジスタ９９に区別される。前記ノーマリオントランジスタ及び前記ノーマリオフトランジスタ９９は開発者が提供するプログラムコードに対応して２次元的に配列される。
【００４２】
本発明に係るマスクＲＯＭにおいては、前記ノーマリオフトランジスタ９９のゲート電極は前記ワードラインＷＬと半導体基板との間に配置される浮遊導電パターンを具備する。前記浮遊導電パターンは前記ワードラインＷＬと電気的に絶縁される。後述するように、前記ノーマリオフトランジスタ９９のゲート電極は、不揮発性メモリのゲート構造と類似する形態を有する。ノーマリオフトランジスタの構造において、このような付加的な前記浮遊導電パターンを有することにより、前記読み出し動作で印加されるワードライン電圧によって前記ノーマリオフトランジスタ９９のチャンネル領域をターンオンさせることができないため、前記ノーマリオフトランジスタはオフ状態としてセンスされる。
【００４３】
さらに、本発明によると、前記ゲート電極と前記半導体基板との間に介在するゲート絶縁膜厚は前記ノーマリオントランジスタよりも前記ノーマリオフトランジスタの方が厚く形成され得る。このようなゲート絶縁膜厚の差も前記ノーマリオフトランジスタがオフ状態としてセンスされるのに利用される。前記浮遊導電パターンの有無及び前記ゲート絶縁膜厚の差がトランジスタの特性にどう影響するかについては、後に断面図を参照してさらに詳細に説明する。また、本発明に係るマスクＲＯＭは、上述した不揮発性メモリのゲート構造と類似するため不揮発性メモリ装置の製造方法を利用して製造することができる。特に、不揮発性メモリ及びマスクＲＯＭをともに具備する複合チップ半導体装置の場合は、工程数の増加を最小限として前記複合チップを製造することが可能である。
【００４４】
図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａは本発明の第１実施形態に係るマスクＲＯＭの製造方法を説明するための平面図であり、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂは本発明の第１実施形態に係るマスクＲＯＭの製造方法を説明するための工程断面図である。ここで、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂの左側に示したセルアレイ領域（ｃｅｌｌ  ａｒｒａｙ  ｒｅｇｉｏｎ;ＣＡＲ）は不揮発性メモリのセルアレイ領域の断面を示し、右側に示したマスクＲＯＭ領域（ｍａｓｋ  ＲＯＭ  ｒｅｇｉｏｎ;ＭＲＲ）は図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂの点線Ｉ−Ｉ'に沿って切断したときの断面を示す。
【００４５】
図４Ａ及び図４Ｂを参照すると、半導体基板１００の所定領域に活性領域１０５を画定する素子分離膜パターン１１０を形成する。前記半導体基板１００にはノーマリオントランジスタ及びノーマリオフトランジスタを有するマスクＲＯＭ領域ＭＲＲが形成される。前記ノーマリオントランジスタ及び前記ノーマリオフトランジスタはそれぞれ所定の領域に配置される。後述するように、本発明に係るノーマリオフトランジスタは不揮発性メモリのゲート構造と同様にゲート絶縁膜上に浮遊導電パターンを有し得る。
【００４６】
前記素子分離膜パターン１１０はシャロートレンチ素子分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）技術を利用して形成し得る。本発明の第１実施形態においては、前記マスクＲＯＭ領域ＭＲＲに形成される活性領域１０５は一方向に伸びて形成される第１活性領域１０１及び他方向に伸びて形成されて前記第１活性領域１０１を連結させる第２活性領域１０２を有する。本第１実施形態によると、前記素子分離膜パターン１１０は前記第１活性領域１０１の方向と長手方向が平行になるように島形状で形成され、前記活性領域１０５は前記素子分離膜パターン１１０を囲む網形状で形成される。後続工程において、前記第１活性領域１０１にはトランジスタのドレイン領域及びチャンネル領域が形成され、前記第２活性領域１０２にはトランジスタのソース領域が形成される。
【００４７】
前記活性領域１０５上には第１ゲート絶縁膜１２０が形成される。前記第１ゲート絶縁膜１２０は熱酸化工程を通じて形成されるシリコン酸化膜であることが望ましいが、化学蒸着または原子層蒸着技術を用いて形成される高誘電膜であってもよい。このような高誘電膜にはタンタル酸化膜（Ｔａ２Ｏ５）、アルミニウム酸化膜（Ａｌ２Ｏ３）、チタン酸化膜（ＴｉＯ２）、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（Ｓｉ３Ｎ４）、ハフニウム酸化膜（ＨｆＯ２）及びＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ３）及びＰＺＴ（Ｌｅａｄ  Ｚｉｒｃｏｎｉｕｍ  Ｔｉｔａｎａｔｅ）といった物質膜が含まれ得る。また、前記第１ゲート絶縁膜１２０はほぼ５０Å乃至４００Åの厚さで形成され得る。
【００４８】
前記第１ゲート絶縁膜１２０が形成された結果物上に、第１導電膜１３０を形成する。前記第１導電膜１３０は多結晶シリコンからなるのが望ましく、その厚さはほぼ６００Å乃至２０００Åであり得る。本第１実施形態においては、前記第１導電膜１３０上に、ゲート層間絶縁膜１４０が形成される。前記ゲート層間絶縁膜１４０はシリコン酸化膜及びシリコン窒化膜のどちらかにより形成され得る。本第１実施形態においては、前記ゲート層間絶縁膜１４０は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に積層されることにより形成され得る。前記ゲート層間絶縁膜１４０は化学蒸着工程を通じて形成されることができ、その厚さはほぼ８０Å乃至２００Åであり得る。
【００４９】
一方、本発明はＦＬＯＴＯＸ  ＥＥＰＲＯＭを含む複合チップ半導体装置の製造に適用され得る。本第１実施形態においては、前記第１導電膜１３０を形成する前に、不揮発性メモリが形成される前記セルアレイ領域ＣＡＲの活性領域１０５上に前記第１ゲート絶縁膜１２０より薄い膜厚のトンネル絶縁膜１２５をさらに形成し得る。具体的には、前記第１ゲート絶縁膜１２０をパターニングして前記活性領域１０５（より詳細には、第１活性領域１０１）の一部分を露出させるトンネル開口部を形成した後、前記トンネル開口部に前記トンネル絶縁膜１２５を形成する。前記トンネル絶縁膜１２５は熱酸化工程または蒸着工程を通じて形成されるシリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜のうちの少なくとも一つであり得る。また、前記トンネル絶縁膜１２５を形成する前に、前記トンネル開口部の下の活性領域１０５にトンネル不純物領域２００を形成し得る。
【００５０】
本第１実施形態においては、前記ゲート層間絶縁膜１４０を形成する前に、標準的なＦＬＯＴＯＸ  ＥＥＰＲＯＭの製造方法と同様に、前記第１導電膜１３０をパターニングして前記素子分離膜パターン１１０の上部面を露出させる浮遊開口部（図示しない）を形成する段階をさらに含むことができる。前記浮遊開口部はＦＬＯＴＯＸ  ＥＥＰＲＯＭの浮遊ゲート電極を定義するのに利用される。
【００５１】
図５Ａ及び図５Ｂを参照すると、前記ゲート層間絶縁膜１４０、前記第１導電膜１３０及び前記第１ゲート絶縁膜１２０をパターニングし、第１ゲート絶縁膜パターン１２１、第１浮遊導電パターン１３１、第１ゲート層間絶縁膜パターン１４１の順に積層されたパターンを形成する。この工程には前記ゲート層間絶縁膜１４０上にエッチングマスクとして用いられるマスクパターン１５０を形成する段階を含む。前記マスクパターン１５０はフォトリソグラフィ工程を通じて形成されるフォトレジストパターンであり得る。前記第１浮遊導電パターン１３１及び前記第１ゲート層間絶縁膜パターン１４１は前記マスクＲＯＭ領域ＭＲＲに形成され、該マスクＲＯＭ領域ＭＲＲであって前記パターンが形成された活性領域１０５以外の活性領域１０５を露出させる。前記不揮発性メモリ領域のセルアレイ領域ＣＡＲにおいては、前記第１浮遊導電パターン１３１及び前記第１ゲート層間絶縁膜パターン１４１はエッチングされずに残存させる。
【００５２】
このようなパターニング工程は、不揮発性メモリの製造工程を利用するため、工程を追加する必要がない。具体的には、不揮発性メモリの製造方法においては、浮遊ゲートパターンが形成されるセルアレイ領域ＣＡＲ以外の領域で前記ゲート層間絶縁膜１４０、前記第１導電膜１３０及び前記第１ゲート絶縁膜１２０を除去して、前記活性領域１０５の上部面を露出させる工程を含んでいるため、このような工程を利用することによって、工程数を増加させることなく、前記マスクＲＯＭ領域ＭＲＲにおいて、前記第１ゲート絶縁膜パターン１２１、第１浮遊導電パターン１３１及び第１ゲート層間絶縁膜パターン１４１からなるパターンを形成し、前記パターンが形成される活性領域１０５以外の活性領域１０５を露出させることができる。
【００５３】
図６Ａ及び図６Ｂに示すように、前記露出した活性領域１０５の上部面に第２ゲート絶縁膜１６０を形成する。前記第２ゲート絶縁膜１６０は熱酸化工程を通じて形成されるシリコン酸化膜であることが望ましく、その厚さはほぼ１０乃至５０Åであり得る。すなわち、前記第２ゲート絶縁膜１６０は前記第１ゲート絶縁膜１２０より薄い膜厚を有する。
【００５４】
一方、前記第２ゲート絶縁膜１６０は前記第１ゲート層間絶縁膜パターン１４１の上部及び前記第１浮遊導電パターン１３１の側壁にも形成され得る。よって、前記ゲート層間絶縁膜１４０及び前記第１浮遊導電パターン１３１はこのような追加的な蒸着厚さ及び側壁酸化膜の厚さを考慮して形成されることが望ましい。
【００５５】
図７Ａ及び図７Ｂに示すように、マスクＲＯＭ領域ＭＲＲにおいて、前記第２ゲート絶縁膜１６０が形成された結果物上に、第２導電膜を形成する。前記第２導電膜は多結晶シリコンを含む導電性物質で形成されることができ、望ましくは、順に積層された多結晶シリコン膜及びシリサイド膜で形成される。この時、前記第２導電膜の厚さはほぼ６００Å乃至３０００Åであり得る。
【００５６】
続いて、ゲートパターニング工程を実施して前記第２導電膜をパターニングし、前記活性領域１０５上に配置されるゲートライン１７０を形成する。本発明においては、前記ゲートパターニング工程は前記不揮発性メモリ領域に不揮発性ゲート構造体を形成する段階及びその以外の領域にＭＯＳゲート電極を形成する段階に分けて実施されることができる。
【００５７】
不揮発性メモリ領域ＣＡＲにおいて、前記不揮発性ゲート構造体を形成する段階は、順に積層された前記第２導電膜、前記第２ゲート層間絶縁膜パターン１４２及び前記第２浮遊導電パターン１３２を順にエッチングする段階を含む。この段階は１つのエッチングマスクを用いて前記第１ゲート絶縁膜パターン１２１が露出するまでエッチングを実施することが望ましい。本工程を実施した結果、前記不揮発性メモリ領域のセルアレイ領域ＣＡＲには、順に積層された第２浮遊導電パターン１３２、第２ゲート層間絶縁膜パターン１４２及び前記ゲートライン１７０を含むメモリゲートパターンＭＧ及び選択ゲートパターンＳＧが形成される。前記メモリゲートパターンＭＧは前記素子分離膜パターン１１０上を横切り、前記トンネル絶縁膜１２５の上に配置される。ここで、前記メモリゲートパターンＭＧの第２浮遊導電パターン１３２は前記第２ゲート層間絶縁膜パターン１４２によって前記ゲートライン１７０から電気的に絶縁されることによって、浮遊ゲート電極（ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ）として用いられる。一方、前記選択ゲートパターンＳＧの第２浮遊導電パターン１３２は所定領域で前記ゲートライン１７０と電気的に接続される。
【００５８】
マスクＲＯＭ領域ＭＲＲにおいて、前記ＭＯＳゲート電極を形成する段階は、前記第２ゲート絶縁膜１６０及び前記第１ゲート層間絶縁膜パターン１４１が露出するまで前記第２導電膜を異方性エッチングする段階を含む。前記ゲートライン１７０は前記第２ゲート絶縁膜１６０上に配置されて、前記活性領域１０５を横切るようにパターニングされる。このように形成されるゲートライン１７０はマスクＲＯＭ及び論理回路などを構成するトランジスタのゲート電極として用いられる。
【００５９】
本発明によると、前記ゲートライン１７０は、前記マスクＲＯＭ領域ＭＲＲにおいて、前記第１浮遊導電パターン１３１上にも形成され、前記第１ゲート層間絶縁膜パターン１４１によって前記第１浮遊導電パターン１３１と電気的に絶縁される。ミスアラインによる不良を減らすため、前記第１浮遊導電パターン１３１上に形成される前記ゲートライン１７０の幅Ｗ１は、図示したように、前記第１浮遊導電パターン１３１の幅Ｗ２と同一、小さいことが望ましい（すなわち、Ｗ１≦Ｗ２）。
【００６０】
前記ゲートパターニング工程を実施した後、前記ゲートライン１７０をマスクとして用いるイオン注入工程を実施し、前記活性領域１０５に不純物領域２１０を形成する。前記不純物領域２１０は複合チップ半導体装置を構成するトランジスタのソース電極またはドレイン電極として用いられる。この時、前記不揮発性メモリのセルアレイ領域ＣＡＲと前記マスクＲＯＭ領域ＭＲＲに形成される不純物領域２１０は互いに異なるイオン注入工程を通じて形成することにより２つの領域は互いに異なる構造を有し得る。本発明の一実施形態によると、前記マスクＲＯＭ領域ＭＲＲに配置される不純物領域２１０は低電圧トランジスタのソース／ドレイン電極の構造と類似の形態で形成される。例えば、前記マスクＲＯＭ領域ＭＲＲに配置される不純物領域２１０は標準的なＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造またはハロ（Ｈａｌｏ）領域を有するＬＤＤ構造であり得る。前記不純物領域２１０を形成する段階はイオンマスクとして用いられるゲートスペーサ８０を形成する工程をさらに含み得る。
【００６１】
図８Ａ及び図８Ｂを参照すると、前記不純物領域２１０が形成された結果物上に、層間絶縁膜１９０を形成する。前記層間絶縁膜１９０は化学蒸着工程を通じて形成されるシリコン酸化膜であることが望ましい。続いて、前記層間絶縁膜１９０をパターニングして前記不純物領域２１０を露出させるコンタクトホールを形成した後、前記コンタクトホールを満たすコンタクトプラグ１９５を形成する。前記層間絶縁膜１９０上にはビットライン２２０が形成される。前記ビットライン２２０は、上方にて前記ゲートライン１７０と交差する方向に形成され、前記コンタクトプラグ１９５に接続するビットライン２２０が形成される。
【００６２】
図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、１３Ａは本発明の第２実施形態に係るマスクＲＯＭの製造方法を説明するための平面図であり、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂは本発明の第２実施形態に係るマスクＲＯＭの製造方法を説明するための断面図である。この時、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、１３Ｂの左側に示したセルアレイ領域ＣＡＲは不揮発性メモリのセルアレイ領域の断面を示し、右側に示したマスクＲＯＭ領域ＭＲＲは図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、１３Ａの点線Ｉ−Ｉ’に沿って切断したときの断面を示したものである。
【００６３】
本発明の第２実施形態に係る不揮発性メモリはスプリットゲート型フラッシュメモリで構成されるため、図４Ｂ、５Ｂ、６Ｂ、７Ｂ、８Ｂに示したＥＥＰＲＯＭを具備する複合チップ半導体装置の製造方法に関する第１実施形態とは不揮発性メモリの構造において差を有する。しかし、このような構造上の差を除けば、この実施形態の技術的特徴は図４Ｂ５Ｂ、６Ｂ、７Ｂ、図８Ｂを参照して説明した第１実施形態と同様である。よって、図４Ｂ５Ｂ、６Ｂ、７Ｂ、図８Ｂを参照して説明した前記第１実施形態と同様の技術的特徴については重複説明となるため、説明を省略する。
【００６４】
図９Ａ及び図９Ｂを参照すると、前記活性領域１０５上に第１ゲート絶縁膜１２０を形成した後、前記第１ゲート絶縁膜１２０が形成された結果物上に第１導電膜１３０及びマスク層２４０を順に形成する。ここで、既に説明した第１実施形態と異なり、本第２実施形態においては、前記トンネル絶縁膜１２５及びトンネル不純物領域２００を形成する段階を含まない。従って、前記第１ゲート絶縁膜１２０は前記第１導電膜１３０と前記活性領域１０５との間において均一の膜厚を有する。前記マスク層２４０は化学蒸着工程を通じて形成されるシリコン窒化膜またはシリコン酸窒化膜であり得る。
【００６５】
図１０Ａ及び図１０Ｂを参照すると、前記マスク層２４０をパターニングして、前記第１導電膜１３０の上部面を露出させる開口部を有するマスクパターン２４５を形成する。以後、前記露出した第１導電膜１３０の上部面を熱酸化させる。これによって、前記開口部の底にはシリコン酸化膜パターン２５０が形成される。このような熱酸化工程は周知のＬＯＣＯＳ工程と類似の方式で実施されることができる。その結果、前記シリコン酸化膜パターン２５０は端部に比べて中央部の方が厚い凸レンズ形態で形成される。
【００６６】
図１１Ａ及び図１１Ｂを参照すると、前記マスクパターン２４５を除去して前記第１導電膜１３０の上部面を露出させる。この段階は、前記シリコン酸化膜パターン２５０に対してエッチング選択性を有する湿式エッチングの方法で実施することが望ましい。以後、前記シリコン酸化膜パターン２５０をエッチングマスクとして用いて、前記露出した第１導電膜１３０及び前記第１ゲート絶縁膜１２０をパターニングする。その結果、前記シリコン酸化膜パターン２５０の下には、第１ゲート絶縁膜パターン１２１及び第１浮遊導電パターン１３１が順に積層されたパターンが形成されており、前記パターンが形成された前記活性領域１０５以外の前記活性領域１０５においては、前記活性領域１０５の上部面が露出している。
【００６７】
一方、上述したように、前記シリコン酸化膜パターン２５０は凸レンズ形状を有するため、その下部に配置される前記第１浮遊導電パターン１３１は中央部に比べて端部が厚い凹レンズ形状を有する。言い換えれば、前記第１浮遊導電パターンの上端部断面は図１１Ｂに図示したように鋭角となる。周知のように、導電パターンが鋭角構造を有する場合、該鋭角部に電界が集中する。本発明に係るスプリットゲート型フラッシュメモリは書き込み動作での効率性を増大させるためにこのような電場の集中を利用する。
【００６８】
前記マスクＲＯＭ領域ＭＲＲにおいては、図１２Ａ及び図１２Ｂに示すように、前記第１浮遊導電パターン１３１が上部に形成されていない活性領域１０５に第２ゲート絶縁膜１６０を形成する。本第２実施形態においては、前記第２ゲート絶縁膜１６０を前記マスクＲＯＭ領域ＭＲＲの露出した活性領域１０５において前記第１ゲート絶縁膜パターン１２１より薄い膜厚さで形成する。
【００６９】
一方、前記マスクＲＯＭ領域ＭＲＲにおいて前記第２ゲート絶縁膜１６０を形成する前に、前記不揮発性メモリ領域において、活性領域１０５にトンネル絶縁膜３１０及びゲート層間絶縁膜３２０を形成する段階を実施し得る。前記トンネル絶縁膜３１０は前記露出した活性領域１０５の上部面を熱酸化させる方法で形成することが望ましく、前記ゲート層間絶縁膜３２０は化学蒸着工程を利用して前記トンネル絶縁膜３１０が形成された結果物の全面に形成し得る。本第２実施形態においては、前記ゲート層間絶縁膜３２０は化学蒸着技術を用いて形成される中温シリコン酸化膜（ｍｅｄｉｕｍ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ;ＭＴＯ）であり得る。前記中温シリコン酸化膜を用いることにより、前記トンネル絶縁膜３１０は前記第１浮遊導電パターン１３１の側壁にも形成されることができ、前記トンネル絶縁膜３１０及び前記ゲート層間絶縁膜３２０は前記マスクＲＯＭ領域ＭＲＲに形成されてもよい。
【００７０】
本第２実施形態においては、前記第２ゲート絶縁膜１６０を形成する前に、前記マスクＲＯＭ領域ＭＲＲを含む所定の領域において前記トンネル絶縁膜３１０及び前記ゲート層間絶縁膜３２０を除去する段階を実施する。この除去段階は、前記不揮発性メモリ領域を覆うフォトレジストパターンをエッチングマスクとして用いることが望ましい。前記第２ゲート絶縁膜１６０は前記除去段階後、熱酸化工程を利用して形成される。
【００７１】
図１３Ａ及び図１３Ｂを参照すると、前記マスクＲＯＭ領域ＭＲＲにおいて、前記第２ゲート絶縁膜１６０が形成された結果物上に第２導電膜を形成した後、前記第２導電膜をパターニングして前記ゲートライン１７０を形成する。前記ゲートライン１７０を形成する段階は前記第２ゲート絶縁膜１６０及び前記ゲート層間絶縁膜パターン３２０が露出するまで前記第２導電膜を異方性エッチングする段階を含む。前記ゲートライン１７０は前記第２ゲート絶縁膜１６０上に形成されて、前記活性領域１０５を横切るようにパターニングされる。このように形成されるゲートライン１７０はマスクＲＯＭ及び論理回路などを構成するトランジスタのゲート電極及び前記不揮発性メモリトランジスタの制御ゲート電極（ｃｏｎｔｒｏｌ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ）として用いられる。
【００７２】
第１実施形態と同様に、前記第１浮遊導電パターン１３１上に配置される前記ゲートライン１７０の幅Ｗ１は、図１３Ｂに示すように、前記第１浮遊導電パターン１３１の幅Ｗ２と同一か、それより小さいことが望ましい。すなわち、Ｗ１≦Ｗ２の関係を満たすことが望ましい。前記ゲートライン１７０を形成した後、第１実施形態と同じ方法で、前記不純物領域２１０、前記層間絶縁膜１９０、前記コンタクトプラグ１９５及び前記ビットライン２２０を順に形成する。
【００７３】
本発明に係るマスクＲＯＭ装置はノーマリオフトランジスタを具備し、前記ノーマリオフトランジスタは不揮発性メモリのゲートと類似の構造を有する。以下、図８Ａ及び８Ｂ、さらに図１３Ａ及び１３Ｂを参照して、本発明に係るマスクＲＯＭ装置の構造に関して説明する。しかし、本発明に係るマスクＲＯＭの構造は既に説明した製造方法に関する説明においても一部開示されたため、以下、上述した説明において十分に開示されていない構造的特徴のみについて簡潔に説明する。しかし、本発明に係るマスクＲＯＭの構造は以下説明する内容に限定されるという訳ではない。
【００７４】
再度、図８Ａ及び８Ｂを参照すると、本発明に係るマスクＲＯＭ装置は半導体基板１００の所定領域に配置されて活性領域１０５を画定する素子分離膜パターン１１０を有する。前記活性領域１０５は一の方向に伸びて形成される第１活性領域１０１及び他の方向に伸びて形成されて、前記第１活性領域１０１を連結させる第２活性領域１０２を含む。ここで、前記第１活性領域１０１にはトランジスタのドレイン領域及びチャンネル領域が形成され、前記第２活性領域１０２はトランジスタのソース領域が形成される。本第１実施形態によると、前記素子分離膜パターン１１０は前記第１活性領域１０１が伸びる方向に平行な長手方向を有する島形状であり、前記活性領域１０５は前記素子分離膜パターン１１０を囲む網形状であり得る。
【００７５】
前記活性領域１０５上にはワードラインとして用いられるゲートライン１７０が配置される。前記ゲートライン１７０と前記活性領域１０５との間にはゲート絶縁膜が配置される。本発明の第１実施形態においては、前記ゲート絶縁膜はその膜厚によって第１ゲート絶縁膜パターン１２１か第２ゲート絶縁膜１６０に区別することができる。この時、前記第１ゲート絶縁膜パターン１２１はノーマリオフトランジスタのゲート絶縁膜として用いられ、前記第２ゲート絶縁膜１６０はノーマリオントランジスタのゲート絶縁膜として用いられる。前記第１ゲート絶縁膜パターン１２１は前記第２ゲート絶縁膜１６０より膜厚が大きいことが望ましい。例えば、前記第１ゲート絶縁膜パターン１２１は５０Å乃至４００Åであり得る。または前記第２ゲート絶縁膜１６０は１０Å乃至５０Åであり得る。
【００７６】
このような膜厚の差により、所定の読み出し電圧条件で、前記第２ゲート絶縁膜１６０下のチャンネル領域がターンオンされても、前記第１ゲート絶縁膜パターン１２１下のチャンネル領域はターンオンされないようにすることもできる。本発明に係るマスクＲＯＭはゲート絶縁膜のこのような膜厚の差による閾値電圧の差を、記録されたディジタル情報に対応させて利用することができる。
【００７７】
一方、本発明に係るマスクＲＯＭは不揮発性メモリを具備する複合チップ半導体装置の一部分であり得る。この場合、前記第１ゲート絶縁膜パターン１２１は前記不揮発性メモリのゲート絶縁膜として用いられ得る。
【００７８】
これに加えて、本発明においては、前記オフトランジスタのゲート絶縁膜とゲートライン１７０との間には第１浮遊導電パターン１３１を配置し得る。前記第１浮遊導電パターン１３１は前記ゲートライン１７０を含む導電構造体から電気的に絶縁されることが望ましく、このために、前記第１浮遊導電パターン１３１と前記ゲートライン１７０との間には第１ゲート層間絶縁膜パターン１４１が配置される。
【００７９】
前記第１浮遊導電パターン１３１のこのような電気的絶縁（ｅｌｅｃｔｒｉｃ  ｉｓｏｌａｔｉｏｎ）は前記活性領域１０５に印加される前記ゲートライン１７０の電圧を小さくするため、前記オフトランジスタと前記オントランジスタの閾値電圧の差の発生に寄与する。その結果、本発明に係るマスクＲＯＭは記録されたディジタル情報をセンスするために前記第１浮遊導電パターン１３１の有無による閾値電圧の差を利用することができる。
【００８０】
ここで、前記第１浮遊導電パターン１３１は多結晶シリコンからなることができ、前記第１ゲート層間絶縁膜パターン１４１は金属酸化膜で構成される高誘電膜、シリコン酸化膜及びシリコン窒化膜のうちの１つからなることができる。また、前記ゲートライン１７０は多結晶シリコンを含む導電物質で形成されることができ、望ましくは、多結晶シリコン膜とシリサイド膜の順で積層された積層膜であり得る。この時、前記ゲートライン１７０の膜厚はほぼ６００Å乃至３０００Åであり得る。または前記第１ゲート層間絶縁膜パターン１４１の厚さはほぼ８０Å乃至２００Åであり得る。
【００８１】
一方、前記不揮発性メモリ領域には前記第１浮遊導電パターン１３１及び前記第１ゲート層間絶縁膜パターン１４１と同一の物質及び同一の厚さを有する第２浮遊導電パターン１３２及び第２ゲート層間絶縁膜パターン１４２が配置されることができる。（ここで、物質及び厚さの‘同一’は同じ工程を通じて形成された結果物であることを示し、したがって、製造工程で発生する工程バラツキの範囲内で同一であるということを意味する）。また、前記第２浮遊導電パターン１３２は浮遊ゲート電極として用いられ、前記ゲートライン１７０は前記第２ゲート層間絶縁膜パターン１４２上に配置されて、制御ゲート電極として用いられる。
【００８２】
前記ゲートライン１７０両側の活性領域１０５には不純物領域２１０が形成される。本発明の第１実施形態においては、１つの第１活性領域１０１の上部には前記第２活性領域１０２の方向に平行な一対のゲートライン１７０が配置される。ここで、一対のゲートライン１７０の間の第１活性領域１０１に形成される不純物領域２１０はマスクＲＯＭトランジスタのドレイン電極として用いられ、前記第２活性領域１０２に形成される不純物領域２１０はマスクＲＯＭトランジスタのソース電極として用いられる。上述したように、図８Ａに示したように、前記第１活性領域１０１は前記第２活性領域１０２によって連結されるため、前記第２活性領域１０２に形成される不純物領域２１０は共通ソース電極として用いられる。
【００８３】
前記ゲートライン１７０の上部には層間絶縁膜１９０が形成され、前記不純物領域２１０には前記層間絶縁膜１９０を貫通するコンタクトプラグ１９５が接続する。これに加えて、前記層間絶縁膜１９０上には前記ゲートライン１７０を上方にて交差し、前記コンタクトプラグ１９５と電気的に接続されるビットライン２２０が形成される。
【００８４】
本発明の第２実施形態においては、マスクＲＯＭ装置のノーマリオフトランジスタゲートはスプリットゲート型フラッシュメモリのゲートと類似の構造を有することができる。具体的には、図１３Ａ及び図１３Ｂに示したように、前記第１浮遊導電パターン１３１と前記ゲートライン１７０との間にはこれらを電気的に分離させるシリコン酸化膜パターン２５０が配置されることができる。これによって、上述した実施形態と同様に、前記第１浮遊導電パターン１３１が電気的に絶縁し、このような電気的絶縁により前記活性領域１０５に印加される前記ゲートライン１７０の電圧を小さくする。
【００８５】
ここで、前記第１浮遊導電パターン１３１が前記ノーマリオントランジスタではなく、前記ノーマリオフトランジスタのみに配置されることは前記シリコン酸化膜パターン２５０を用いる場合であっても前記第１実施形態の場合と同様である。その結果、本発明の第２実施形態に係るマスクＲＯＭは記録されたディジタル情報をセンスするために前記第１浮遊導電パターン１３１及び前記シリコン酸化膜パターン２５０の有無によって発生する閾値電圧の差を利用することができる。
【図面の簡単な説明】
【００８６】
【図１】複合チップ半導体装置の一実施形態を示すためのチップレイアウトである。
【図２】従来の技術によるマスクＲＯＭの製造方法を説明するための工程断面図である。
【図３】本発明に係るマスクＲＯＭのセルアレイ構造を示す回路図である。
【図４Ａ】本発明の第１実施形態に係るマスクＲＯＭの製造方法を説明するための平面図である。
【図４Ｂ】本発明の第１実施形態に係るマスクＲＯＭの製造方法を説明するための工程断面図である。
【図５Ａ】本発明の第１実施形態に係るマスクＲＯＭの製造方法を説明するための平面図である。
【図５Ｂ】本発明の第１実施形態に係るマスクＲＯＭの製造方法を説明するための工程断面図である。
【図６Ａ】本発明の第１実施形態に係るマスクＲＯＭの製造方法を説明するための平面図である。
【図６Ｂ】本発明の第１実施形態に係るマスクＲＯＭの製造方法を説明するための工程断面図である。
【図７Ａ】本発明の第１実施形態に係るマスクＲＯＭの製造方法を説明するための平面図である。
【図７Ｂ】本発明の第１実施形態に係るマスクＲＯＭの製造方法を説明するための工程断面図である。
【図８Ａ】本発明の第１実施形態に係るマスクＲＯＭの製造方法を説明するための平面図である。
【図８Ｂ】本発明の第１実施形態に係るマスクＲＯＭの製造方法を説明するための工程断面図である。
【図９Ａ】本発明の第２実施形態に係るマスクＲＯＭの製造方法を説明するための平面図である。
【図９Ｂ】本発明の第２実施形態に係るマスクＲＯＭの製造方法を説明するための工程断面図である。
【図１０Ａ】本発明の第２実施形態に係るマスクＲＯＭの製造方法を説明するための平面図である。
【図１０Ｂ】本発明の第２実施形態に係るマスクＲＯＭの製造方法を説明するための工程断面図である。
【図１１Ａ】本発明の第２実施形態に係るマスクＲＯＭの製造方法を説明するための平面図である。
【図１１Ｂ】本発明の第２実施形態に係るマスクＲＯＭの製造方法を説明するための工程断面図である。
【図１２Ａ】本発明の第２実施形態に係るマスクＲＯＭの製造方法を説明するための平面図である。
【図１２Ｂ】本発明の第２実施形態に係るマスクＲＯＭの製造方法を説明するための工程断面図である。
【図１３Ａ】本発明の第２実施形態に係るマスクＲＯＭの製造方法を説明するための平面図である。
【図１３Ｂ】本発明の第２実施形態に係るマスクＲＯＭの製造方法を説明するための工程断面図である。
【符号の説明】
【００８７】
１０    複合チップ半導体装置、
１１    論理回路領域、
１２    不揮発性メモリ、
１３    マスクＲＯＭ、
１４    揮発性メモリ、
３０    ゲート電極、
４０    ソース／ドレイン電極、
５０    フォトレジストパターン、
６０    不純物を注入する段階、
７０    不純物領域、
９９    ノーマリオフトランジスタ、
１００    半導体基板、
１０１    第１活性領域、
１０２    第２活性領域、
１０５    活性領域、
１１０    素子分離パターン、
１２０    第１ゲート絶縁膜、
１２１    第１絶縁膜パターン、
１２５    トンネル絶縁膜、
１３０    第１導電膜、
１３１    第１浮遊導電パターン、
１３２    第２浮遊導電パターン、
１４０    ゲート層間絶縁膜、
１４１    第１ゲート層間絶縁膜パターン、
１４２    第２ゲート層間膜パターン、
１５０    マスクパターン、
１６０    第２ゲート絶縁膜、
１７０    ゲートライン、
１９０    層間絶縁膜、
１９５    コンタクトプラグ、
２００    トンネル不純物領域、
２１０    不純物領域、
２２０    ビットライン、
２４０    マスク層、
２５０    シリコン酸化膜パターン、
３１０    トンネル絶縁膜、
３２０    ゲート層間絶縁膜。
【図１】
2007184620.tif 000003
【図２】
2007184620.tif 000004
【図３】
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【図４Ａ】
2007184620.tif 000006
【図４Ｂ】
2007184620.tif 000007
【図５Ａ】
2007184620.tif 000008
【図５Ｂ】
2007184620.tif 000009
【図６Ａ】
2007184620.tif 000010
【図６Ｂ】
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【図７Ａ】
2007184620.tif 000012
【図７Ｂ】
2007184620.tif 000013
【図８Ａ】
2007184620.tif 000014
【図８Ｂ】
2007184620.tif 000015
【図９Ａ】
2007184620.tif 000016
【図９Ｂ】
2007184620.tif 000017
【図１０Ａ】
2007184620.tif 000018
【図１０Ｂ】
2007184620.tif 000019
【図１１Ａ】
2007184620.tif 000020
【図１１Ｂ】
2007184620.tif 000021
【図１２Ａ】
2007184620.tif 000022
【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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