(57)【要約】【課題】ゲート電極と基板間の耐圧を十分に確保でき、また製造時にゲート絶縁膜由来の汚染を防止可能な構造を有する半導体装置を提供する。【解決手段】シリコン基板と、シリコン基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート電極の側面に設けられた第１の側壁絶縁膜と第１の側壁絶縁膜上に設けられた第２の側壁絶縁膜と、ソース・ドレイン拡散領域を有する半導体装置であって、ゲート絶縁膜のゲート長方向の端部が、第１の側壁絶縁膜のゲート電極側面方向の下端部の直下に位置し、第２の側壁絶縁膜が前記ゲート絶縁膜端部を覆っている半導体装置。【選択図】図１
2007184531.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の側面に設けられた第１の側壁絶縁膜と、
第１の側壁絶縁膜上に設けられた第２の側壁絶縁膜と、
ソース・ドレイン拡散領域を有する半導体装置であって、
前記ゲート絶縁膜のゲート長方向の端部が、第１の側壁絶縁膜のゲート電極側面方向の下端部の直下に位置し、
第２の側壁絶縁膜が前記ゲート絶縁膜端部を覆っている半導体装置。
【請求項２】
前記ゲート絶縁膜端部は、第１の側壁絶縁膜の厚み方向の上面に対して内側に位置し、このゲート絶縁膜端部と、前記シリコン基板と、前記第１の側壁絶縁膜下端部とで内壁が構成される窪みが形成され、
第２の側壁絶縁膜は、この窪みを当該第２の側壁絶縁膜で満たすように形成されている請求項１に記載の半導体装置。
【請求項３】
層間絶縁膜と、ソース・ドレイン拡散領域に接続するコンタクトプラグをさらに有し、
このコンタクトプラグは、前記層間絶縁膜に第１の側壁絶縁膜が露出するように開孔が形成され、この開孔に導電性材料が埋め込まれて形成されたものである請求項１又は２に記載の半導体装置。
【請求項４】
第１の側壁絶縁膜が窒化シリコンからなり、第２の側壁絶縁膜が酸化シリコンからなる請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート絶縁膜が高誘電体膜である請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記高誘体膜が金属酸化膜あるいは金属酸窒化膜である請求項５に記載の半導体装置。
【請求項７】
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして不純物をシリコン基板に導入して第１の拡散領域を形成する工程と、
前記ゲート電極の側面に第１の側壁絶縁膜を形成する工程と、
前記ゲート絶縁膜のゲート長方向の端部が、第１の側壁絶縁膜のゲート電極側面方向の下端部の直下に位置するように、等方性エッチングを行う工程と、
前記ゲート絶縁膜端部を覆うように、第１の側壁絶縁膜上に第２の側壁絶縁膜を形成する工程と、
前記ゲート電極、第１の側壁絶縁膜および第２の側壁絶縁膜をマスクにして不純物を導入して、第１の拡散領域より濃度の高い第２の拡散領域を形成する工程を有する半導体装置の製造方法。
【請求項８】
等方性エッチングを行う前記工程において、エッチング時間により前記ゲート絶縁膜のサイドエッチ量を制御することによって、前記ゲート絶縁膜端部が、第１の側壁絶縁膜の厚み方向の上面に対して内側に位置し、このゲート絶縁膜端部と、前記シリコン基板と、前記第１の側壁絶縁膜下端部とで内壁が構成される窪みを形成し、
第２の側壁絶縁膜を形成する前記の工程において、この窪みを当該第２の側壁絶縁膜で満たすように第２の側壁絶縁膜を形成する、請求項７に記載の半導体装置の製造方法。
【請求項９】
ゲート電極を形成する前記工程において、ゲート電極上部に絶縁層を有するゲート電極を形成し、
第２の拡散領域を形成した後に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、第１の側壁絶縁膜が露出するように第２の拡散領域に達する開孔を形成する工程と、
前記開孔に導電性材料を埋め込んでコンタクトプラグを形成する工程をさらに有する請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
ゲート電極を形成する前記工程において、ゲート電極上部に絶縁層を有し、同一活性領域内で隣接する複数のゲート電極を形成し、
第２の拡散領域を形成する前記工程において、隣接するゲート電極間に第２の拡散領域を形成し、
第２の拡散領域を形成した後に層間絶縁膜を形成する工程と、
隣接するゲート電極間の間隔より大きい内径を有する開孔を当該ゲート電極間の第２拡散領域に達するように形成する工程と、
前記開孔に導電性材料を埋め込んでコンタクトプラグを形成する工程をさらに有する請求項７又は８に記載の半導体装置の製造方法。
【請求項１１】
第１の側壁絶縁膜が窒化シリコンからなり、第２の側壁絶縁膜が酸化シリコンからなる請求項７から１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記ゲート絶縁膜が高誘電体膜である請求項７から１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
高誘電体膜が、金属酸化膜あるいは金属酸窒化膜である請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記等方性エッチングはウェットエッチングである請求項７から１３のいずれかに記載に半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に高誘電率材料をゲート絶縁膜に用いたＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ（ＭＩＳＦＥＴ）を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置に使用されるＭＩＳＦＥＴは、配線（ゲート電極）の微細化に伴い、ゲート絶縁膜の薄膜化が行なわれている。
【０００３】
従来のＭＩＳＦＥＴのゲート絶縁膜は、シリコン基板の熱酸化により得られるシリコン酸化膜や、シリコン酸化膜の窒化により得られるシリコン酸窒化膜が用いられてきた。
【０００４】
しかしながら、これらのシリコン酸化膜やシリコン酸窒化膜のこれ以上の薄膜化は技術的に困難になってきている。
【０００５】
近年、ゲート絶縁膜として、シリコン酸化膜よりも比誘電率の高い高誘電体膜（Ｈｉｇｈ‐ｋ膜）を用いたＭＩＳＦＥＴの開発が行われている。この高誘電体膜を用いることで、シリコン酸化膜と同一の誘電率が得られる膜厚（シリコン酸化膜換算膜厚）であっても物理膜厚を厚くすることができる。
【０００６】
ゲート絶縁膜に高誘電体膜が用いられたＭＩＳＦＥＴの製造方法について、特開２００３−１０１０１４号公報に記載の例を挙げて以下に説明する。
【０００７】
まず、単結晶のｐ型シリコン基板１１の表面に溝を形成し、ＣＶＤ法によりこの溝を埋め込むようにシリコン酸化膜を形成し、余分なシリコン酸化膜を除去して、図４に示すように素子分離領域１２を形成する。
【０００８】
次に、図５に示すように、高誘電体膜であるＺｒＯ2膜１４を形成する（ＺｒＯ2膜の形成方法は後に詳細に述べる）。
【０００９】
次に、図６に示すように、ＺｒＯ2膜１４の上にゲート電極を形成するためのポリシリコン膜１５をＣＶＤ法によって形成する。
【００１０】
次に、図７に示すように、ポリシリコン膜１５上にフォトレジストパターン１６を形成する。
【００１１】
次に、図８に示すように、フォトレジストパターン１６をマスクとして、ポリシリコン膜１５を反応性イオンエッチングによりパターンニングし、第１のゲート電極１５を形成する。
【００１２】
次に、砒素のイオン注入を、例えば加速電圧４０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で行い、活性化熱処理することで、高不純物濃度のｎ＋型ゲート電極１５、ｎ＋型ソース領域１７、ｎ＋型ドレイン領域１８を同時に形成する（図８）。
【００１３】
次に、全面に３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積し、層間絶縁膜１９を形成する。この後、層間絶縁膜１９上にコンタクトホール形成用のフォトレジストパターン（不図示）を形成し、これをマスクとして反応性イオンエッチングにより層間絶縁膜１９にコンタクトホールを形成する。最後に、全面にＡｌ膜をスパッタ法により形成した後、これをパターニングして、ソース電極２０、ドレイン電極２１、および第２のゲート電極２２を形成してｎ型ＭＩＳＦＥＴが完成する（図９）。
【００１４】
一般にＭＩＳＦＥＴは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）とよばれる構造を有する。このＬＤＤ構造は、例えば、図１０に示すように、最初に低濃度の不純物の導入（第１の拡散層の形成）を行い、次いで、図１１に示すように、ゲート電極１５の側面に側壁絶縁膜２３を形成した後、側壁絶縁膜およびゲート電極をマスクとして高濃度の不純物の導入（第２の拡散層の形成（不図示））を行うことにより形成される。
【特許文献１】特開２００３−１０１０１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来のＭＩＳＦＥＴの製造方法では、ゲート絶縁膜として高誘電体膜を使用すると、その高誘電体膜が露出した状態で、異方性ドライエッチングあるいは基板の洗浄等が行われる。重金属等の金属を含む高誘電体膜が露出した状態で、異方性ドライエッチングあるいは洗浄等の作業が行われると、基板表面やこれらの作業に使用される装置が金属により汚染される問題が生じる。
【００１６】
ＬＤＤ構造を有するＭＩＳＦＥＴの製造プロセスにおいて、ゲート電極下以外のゲート絶縁膜の除去は、ゲート電極を形成し第１の不純物を導入した後（図１０に示す工程後）、または側壁絶縁膜を形成した後に行なうことが可能である。その際、高誘電体膜は、ドライエッチングによって除去することが困難であるため、ウェットエッチングによって除去する必要がある。
【００１７】
第１の不純物を導入した後（図１０に示す工程後）に、ウェットエッチングにより不要なゲート絶縁膜を除去すると、ゲート電極下のゲート絶縁膜もエッチングされ、ゲートパターンの内側（ゲート長方向）にサイドエッチが生じる。その結果、ゲート電極と基板間の耐圧が著しく劣化する場合がある。
【００１８】
一方、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）装置のように、１組のＦＥＴの間の拡散層が共有され、ＳＡＣ（セルフ・アライン・コンタクト）構造を有する半導体装置を製造する場合の問題点について、図３を用いて説明する。
【００１９】
図３に示すように、素子分離領域１０２が形成されたシリコン基板１０１に、高誘電体膜からなるゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ＬＤＤ構造を構成する低濃度不純物領域１０５は、ゲート電極１０４をマスクとして不純物を導入してシリコン基板１０１に形成されている。
【００２０】
上部絶縁膜１１５を有するゲート電極１０４の側壁にシリコン窒化膜からなる側壁絶縁膜１１６が形成され、ゲート電極１０４および側壁絶縁膜１１６をマスクとして高濃度不純物領域１０８が形成されている。ゲート電極下以外に形成されていた不要なゲート絶縁膜１０３は、高濃度不純物領域１０８の形成後に、ウェットエッチングにより除去されている。
【００２１】
シリコン基板１０１上に層間絶縁膜１２０が形成され、この層間絶縁膜には、１組のＭＩＳＦＥＴに共有されている拡散層（高濃度不純物領域１０８）に達する開孔１２１が形成されている。この開孔に導電性材料が埋め込まれてコンタクトプラグが形成される。この開孔は、ＳＡＣ構造を形成する場合、拡散層の領域（隣接するゲート電極の側壁絶縁膜間の間隔）よりも広いあるいは同等の開口径を持っているために、開孔内でゲート絶縁膜１０３の端部が露出する。
【００２２】
開孔内でゲート絶縁膜１０３の端部が露出すると、開孔の形成工程や、開孔形成後の洗浄工程、開孔内に導電材料を埋め込む工程等において、これらの工程に使用される装置や層間絶縁膜の表面が、ゲート絶縁膜の高誘電率材料由来の金属により汚染される場合がある。
【００２３】
本発明の目的は、ゲート電極と基板間の耐圧を十分に確保でき、また製造時にゲート絶縁膜由来の汚染を防止可能な構造を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２４】
本発明によれば、以下の半導体装置およびその製造方法を提供することができる。
【００２５】
（１）シリコン基板と、
前記シリコン基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の側面に設けられた第１の側壁絶縁膜と、
第１の側壁絶縁膜上に設けられた第２の側壁絶縁膜と、
ソース・ドレイン拡散領域を有する半導体装置であって、
前記ゲート絶縁膜のゲート長方向の端部が、第１の側壁絶縁膜のゲート電極側面方向の下端部の直下に位置し、
第２の側壁絶縁膜が前記ゲート絶縁膜端部を覆っている半導体装置。
【００２６】
（２）前記ゲート絶縁膜端部は、第１の側壁絶縁膜の厚み方向の上面に対して内側に位置し、このゲート絶縁膜端部と、前記シリコン基板と、前記第１の側壁絶縁膜下端部とで内壁が構成される窪みが形成され、
第２の側壁絶縁膜は、この窪みを当該第２の側壁絶縁膜で満たすように形成されている上記１項に記載の半導体装置。
【００２７】
（３）層間絶縁膜と、ソース・ドレイン拡散領域に接続するコンタクトプラグをさらに有し、
このコンタクトプラグは、前記層間絶縁膜に第１の側壁絶縁膜が露出するように開孔が形成され、この開孔に導電性材料が埋め込まれて形成されたものである上記１項又は２項に記載の半導体装置。
【００２８】
（４）第１の側壁絶縁膜が窒化シリコンからなり、第２の側壁絶縁膜が酸化シリコンからなる上記１項から３項のいずれかに記載の半導体装置。
【００２９】
（５）前記ゲート絶縁膜が高誘電体膜である上記１項から４項のいずれかに記載の半導体装置。
【００３０】
（６）前記高誘体膜が金属酸化膜あるいは金属酸窒化膜である上記５項に記載の半導体装置。
【００３１】
（７）シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして不純物をシリコン基板に導入して第１の拡散領域を形成する工程と、
前記ゲート電極の側面に第１の側壁絶縁膜を形成する工程と、
前記ゲート絶縁膜のゲート長方向の端部が、第１の側壁絶縁膜のゲート電極側面方向の下端部の直下に位置するように、等方性エッチングを行う工程と、
前記ゲート絶縁膜端部を覆うように、第１の側壁絶縁膜上に第２の側壁絶縁膜を形成する工程と、
前記ゲート電極、第１の側壁絶縁膜および第２の側壁絶縁膜をマスクにして不純物を導入して、第１の拡散領域より濃度の高い第２の拡散領域を形成する工程を有する半導体装置の製造方法。
【００３２】
（８）等方性エッチングを行う前記工程において、エッチング時間により前記ゲート絶縁膜のサイドエッチ量を制御することによって、前記ゲート絶縁膜端部が、第１の側壁絶縁膜の厚み方向の上面に対して内側に位置し、このゲート絶縁膜端部と、前記シリコン基板と、前記第１の側壁絶縁膜下端部とで内壁が構成される窪みを形成し、
第２の側壁絶縁膜を形成する前記の工程において、この窪みを当該第２の側壁絶縁膜で満たすように第２の側壁絶縁膜を形成する、上記７項に記載の半導体装置の製造方法。
【００３３】
（９）ゲート電極を形成する前記工程において、ゲート電極上部に絶縁層を有するゲート電極を形成し、
第２の拡散領域を形成した後に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、第１の側壁絶縁膜が露出するように第２の拡散領域に達する開孔を形成する工程と、
前記開孔に導電性材料を埋め込んでコンタクトプラグを形成する工程をさらに有する上記７項又は８項に記載の半導体装置の製造方法。
【００３４】
（１０）ゲート電極を形成する前記工程において、ゲート電極上部に絶縁層を有し、同一活性領域内で隣接する複数のゲート電極を形成し、
第２の拡散領域を形成する前記工程において、隣接するゲート電極間に第２の拡散領域を形成し、
第２の拡散領域を形成した後に層間絶縁膜を形成する工程と、
隣接するゲート電極間の間隔より大きい内径を有する開孔を当該ゲート電極間の第２拡散領域に達するように形成する工程と、
前記開孔に導電性材料を埋め込んでコンタクトプラグを形成する工程をさらに有する上記７項又は８項に記載の半導体装置の製造方法。
【００３５】
（１１）第１の側壁絶縁膜が窒化シリコンからなり、第２の側壁絶縁膜が酸化シリコンからなる上記７項から１０項のいずれかに記載の半導体装置の製造方法。
【００３６】
（１２）前記ゲート絶縁膜が高誘電体膜である上記７項から１１項のいずれかに記載の半導体装置の製造方法。
【００３７】
（１３）高誘電体膜が、金属酸化膜あるいは金属酸窒化膜である上記１２項に記載の半導体装置の製造方法。
【００３８】
（１４）前記等方性エッチングはウェットエッチングである上記７項から１３項のいずれかに記載に半導体装置の製造方法。
【発明の効果】
【００３９】
本発明によれば、ゲート電極と基板間の耐圧を十分に確保でき、また製造時にゲート絶縁膜由来の汚染を防止可能な構造を有する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００４０】
本発明の好適な実施形態を図１の模式的工程断面図を用いて詳細に説明する。
【００４１】
まず、素子領域（活性領域）を分離する素子分離領域１０２が形成されているシリコン基板１０１を用意する。
【００４２】
シリコン基板１０１上に、膜厚８ｎｍの高誘電体膜（シリコン酸化膜換算膜厚が２ｎｍ）からなるゲート絶縁膜１０３を形成する。
【００４３】
次に、膜厚１００ｎｍのポリシリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。このポリシリコン膜を、通常のリソグラフィ技術とドライエッチング技術によりパターニングしてゲート電極１０４を形成する。ドライエッチングの終点の検出は、ゲート絶縁膜１０３を終点検知層として用いることができる。
【００４４】
このゲート電極をマスクに用いてイオン注入により不純物を導入し、低濃度の浅い不純物領域（低濃度不純物領域）１０５を形成する（図１の（ａ））。
【００４５】
高誘電体膜（以下「Ｈｉｇｈ‐ｋ膜」）の材料としては、酸化シリコン（ＳｉＯ2）の比誘電率より高い比誘電率を持つもの（以下「Ｈｉｇｈ‐ｋ材料」）を用いることができる。
【００４６】
Ｈｉｇｈ‐ｋ材料としては、例えば、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、サマリウム（Ｓｍ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、ビスマス（Ｂｉ）から選ばれる少なくとも１種の元素を含む酸化物もしくは窒化物が挙げられる。具体的には、例えば、比誘電率が６程度であるストロンチウム酸化物（ＳｒＯ）、比誘電率が８程度であるアルミニウム酸化物（Ａｌ2Ｏ3）、比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）、比誘電率が１４程度であるスカンジウム酸化物（Ｓｃ2Ｏ3）もしくはガドリニウム酸化物（Ｇｄ2Ｏ3）、比誘電率が１６程度であるイットリウム酸化物（Ｙ2Ｏ3）もしくはサマリウム酸化物（Ｓｍ2Ｏ3）、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ2）もしくはジルコニウム酸化物（ＺｒＯ2）、比誘電率が２５程度であるタンタル酸化物（Ｔａ2Ｏ5）、比誘電率が３５程度であるバリウム酸化物（ＢａＯ）、比誘電率が４０程度であるビスマス酸化物（Ｂｉ2Ｏ3）、ハフニウム・アルミネート（ＨｆＡｌＯ）膜やハフニウム・シリケート（ＨｆＳｉＯ）のような３元系化合物、およびこれらの窒化物が挙げられる。これらの材料からなるＨｉｇｈ‐ｋ膜は、単層または２種以上の膜が積層された複合膜であってもよい。
【００４７】
これらの中でも、ハフニウム酸化物（ＨｆＯ2）やジルコニウム酸化物（ＺｒＯ2）、これらにシリコン（Ｓｉ）やアルミニウム（Ａｌ）を含有する金属酸化物（ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ）あるいはさらに窒素（Ｎ）を含有する金属酸窒化物（ＨｆＳｉＯＮ等）を好適に用いることができる。耐熱性や比誘電率の点から、ＨｆＳｉＯ、ＨｆＳｉＯＮが好ましく、ＨｆＳｉＯＮが特に好ましい。
【００４８】
本実施形態では、Ｈｉｇｈ‐ｋ膜としてＨｆＳｉＯＮ膜を形成する。ＨｆＳｉＯＮ膜は、特開２００５−７９２２３号公報や特開２００４−１６５５５３号公報等に示される通常のＨｆＳｉＯＮ膜を使用することができ、例えば、特開２００５−７９２２３号公報に記載の方法に従って形成することができる。
【００４９】
次に、膜厚１０ｎｍのシリコン窒化膜を堆積し、これを異方性ドライエッチングによりエッチバックし、ゲート電極の側面に膜厚１０ｎｍの第１の側壁絶縁膜１０６を形成する（図１（ｂ））。
【００５０】
次に、基板表面に露出する不要なゲート絶縁膜１０３をウェットエッチングにより除去する。
【００５１】
このウェットエッチングは、フッ酸水溶液（ＨＦ：Ｈ2Ｏ＝１：５００（質量比））を用いて室温で行なうことができる。
【００５２】
このウェットエッチングにおいて、ゲート電極１０４直下のゲート絶縁膜を除去しないように、ウェットエッチングの時間を制御する。
【００５３】
本実施形態の構造では、上記のウェットエッチングにおいてエッチング時間を秒単位で制御し、８００秒でエッチングを終了することにより、ゲート電極１０４直下のゲート絶縁膜を除去しないように、露出部分のゲート絶縁膜を完全に除去することができる。結果、図１（ｃ）に示すように、ゲート絶縁膜１０３のゲート長方向の端部を、第１の側壁絶縁膜１０６の下端部の直下に位置させることができる。ここで、第１の側壁絶縁膜の下端部とは、ゲート電極側面方向（側面の面内方向）における下方（基板側）の端部を意味する。
【００５４】
その後、膜厚５０ｎｍのシリコン酸化膜を堆積し、これを異方性ドライエッチングによりエッチバックし、先に形成したシリコン窒化膜からなる第１の側壁絶縁膜１０６の外側にシリコン酸化膜からなる膜厚５０ｎｍの第２の側壁絶縁膜１０７を形成する（図１（ｃ））。その際、第２の側壁絶縁膜は、ゲート絶縁膜端部に直接に接して覆い、ゲート絶縁膜端部が露出しないように形成される。
【００５５】
次に、ゲート電極ならびに第１及び第２の側壁絶縁膜をマスクに用いてイオン注入により不純物を導入し、高濃度の深い不純物領域（高濃度不純物領域）１０８を形成する（図１（ｄ））。
【００５６】
全面に層間絶縁膜を形成した後、高濃度不純物領域等に達する開孔を形成し、これらの開孔に導電性材料を埋め込み、コンタクトプラグを形成する。これらのプラグに、上層の配線や上層の容量素子の一方の電極を接続する。
【００５７】
ＳＡＣ構造を形成する場合は、ゲート電極を形成する際、ポリシリコン膜上にシリコン窒化膜を形成し、フォトレジストをマスクにシリコン窒化膜をドライエッチングによりパターニングし、次いで、パターニングされたシリコン窒化膜をマスクにポリシリコン膜をドライエッチングによりパターニングすることで、上部にシリコン窒化膜を有するゲート電極を形成することが好ましい。ゲートパターンと重なるようにコンタクトホールが形成され、これに導電性材料が埋め込まれてプラグが形成された場合であっても、ゲート電極上部に設けられたシリコン窒化膜とゲート電極側面に設けられた第１の側壁絶縁膜によって、このプラグとゲート電極を絶縁することができる。
【００５８】
第１の側壁絶縁膜がシリコン窒化膜からなり、第２の側壁絶縁膜がシリコン酸化膜からなる本実施形態において、ゲートパターンと重なるようにコンタクトホールが形成されると、第１の側壁絶縁膜がコンタクトホール内で露出するため、このホール内に導電性材料が埋め込まれて形成されるプラグは第１の側壁絶縁膜と接することになる。コンタクトホールが、同一の活性領域内で隣接するゲート電極間の間隔より大きい内径を有する場合、上記の構造をとりやすくなる。本発明はこのようなＳＡＣ構造を形成する場合でも、ゲート絶縁膜のＨｉｇｈ‐ｋ材料に由来する製造時の汚染を防止することができる。
【００５９】
図２に、ゲート電極下方部の模式的部分断面図を示す。図２（ａ）及び（ｂ）は第１の側壁絶縁膜１０６の形成後、第２の側壁絶縁膜１０７の形成前の状態を示し、図２（ｃ）は第１の側壁絶縁膜１０６及び第２の側壁絶縁膜１０７の形成後の状態を示している。
【００６０】
不要なゲート絶縁膜をウェットエッチングにより除去する工程において、ゲート絶縁膜１０３とシリコン基板１０１との密着度が高いときは、図２（ａ）に示すように、ゲート絶縁膜１０３の上面の端部が第１の側壁絶縁膜１０６の厚み方向の上面と一致する状態でエッチングを終了すると、ゲート絶縁膜の下面側（シリコン基板側）のサイドエッチ量が上面側より少ないため、第１の側壁絶縁膜の厚み方向の上面に対して外側（すなわち、「第１の側壁絶縁膜上面位置（Ａ）」に対して外側）にゲート絶縁膜が残留することが多い。このような状態でコンタクトホールを形成すると、特にＳＡＣ構造を形成する場合は、このコンタクトホール内で上記のゲート絶縁膜残留部が露出する可能性がある。したがって、ゲート絶縁膜の下面側の端部が、第１の側壁絶縁膜上面位置（Ａ）に対して内側にあることが好ましい。
【００６１】
なお、ゲート絶縁膜の端部とはゲート長方向の端部を意味し、第１の側壁絶縁膜の厚み方向とはゲート電極側面に垂直な方向を意味する。第１の側壁絶縁膜上面位置（Ａ）とは、第１の側壁絶縁膜の厚み方向の上面（図２（ｂ）中の右端面）を含む平面（その上面を延在した平面、図２（ｂ）中の点線に相当）とシリコン基板上面とが交差する位置をいう。
【００６２】
図２（ｂ）に、ゲート絶縁膜１０３の端部が、第１の側壁絶縁膜の厚み方向の上面に対して内側（すなわち、第１の側壁絶縁膜上面位置（Ａ）に対して内側）にある場合を模式的に示す。第１の側壁絶縁膜上面に対して窪み１０９が形成されている。この窪みは、ゲート絶縁膜の端部と、第１の側壁絶縁膜のゲート電極側面方向の下端部と、シリコン基板上面とで内壁が形成されている。
【００６３】
ゲート絶縁膜１０３の端部は、第２の側壁絶縁膜１０７が形成された際に（図１（ｃ）に示す工程）、第２の側壁絶縁膜１０７により覆われる。このとき、図２（ｃ）に示すように、窪み１０９が第２の側壁絶縁膜１０７で満たされる。
【００６４】
第１の側壁絶縁膜１０６を形成するシリコン窒化膜の厚み（ゲート電極側面に垂直方向の厚み）をＡ（ｎｍ）とし、最寄りのゲート電極側面の位置を基準位置（０）にしたとき（第１の側壁絶縁膜の形成側を正とする）、ウェットエッチング後のゲート絶縁膜端部の位置（Ｘ）は、Ａ＞Ｘ＞０を満たすことが好ましい。これは、ゲート絶縁膜の端部が、第１の側壁絶縁膜１０６の下端部の直下に位置することで達成することができる。ここで、基準位置（０）とは、ゲート電極側面を含む平面（その側面を延在した平面、図２（ｃ）中の点線に相当）とシリコン基板上面とが交差する位置をいう。
【００６５】
ゲート絶縁膜の端部の位置Ｘは、Ａ未満（Ａ＞Ｘ）であることが好ましい。ＳＡＣ構造を形成する場合、この位置ＸがＡ以上（Ａ≦Ｘ）であると、コンタクトホール内でゲート絶縁膜端部が露出するおそれがある。
【００６６】
層間絶縁膜の形成後に異方性ドライエッチングによりコンタクトホールを形成する工程において、層間絶縁膜の基板に垂直な方向のエッチング速度をＶｖ（ｎｍ／分）、第２の側壁絶縁膜の基板に水平な方向のエッチング速度をＶｈ（ｎｍ／分）、層間絶縁膜の膜厚をＴｇ（ｎｍ）、オーバーエッチングの時間をｋ（分）とすると、第１の側壁絶縁膜１０６の下端部の直下に位置するゲート絶縁膜の端部の位置Ｘは、式１の条件を満たしていることが好ましい。
【００６７】
【数１】
2007184531.tif 000003
【００６８】
ゲート絶縁膜の端部は、第１の側壁絶縁膜１０６の下端部の直下にあり、ゲート絶縁膜の端部の位置Ｘが、基準位置（０）より外側にあること（Ｘ＞０）が好ましい。
【００６９】
ＬＤＤ構造の低濃度不純物領域１０５は、不純物活性化のための熱処理により、ゲート電極側に拡散しているので、Ｘ＞０であれば十分な耐圧を確保できる。
【００７０】
一方、Ａ＞Ｘであると、図２（ｂ）に示すように、ゲート絶縁膜の端部が第１の側壁絶縁膜上面位置（Ａ）に対して内側へ後退しているため、ゲート絶縁膜端部を底部とする窪み１０９が形成される。この窪み１０９は、第２の側壁絶縁膜を形成する際にこの絶縁膜で充填される。窪みの深さ（ゲート電極端部の位置（Ｘ）から第１の側壁絶縁膜上面位置（Ａ）までの長さ）はＸ＝０が最も深い位置となることを考慮すると、この窪みに第２の側壁絶縁膜を十分に埋め込むためには、第１の側壁絶縁膜１０６の厚みＡと第２の側壁絶縁膜１０７の厚みＣの関係が、Ａ≦０．３Ｃを満たすことが好ましく、Ａ≦０．２５Ｃを満たすことがより好ましい。
【００７１】
すなわち、第１の側壁絶縁膜１０６の厚みＡに対して、第２の側壁絶縁膜１０７の厚みＣを十分に厚くすることにより、好ましくは厚みＡを厚みＣの３０％以下、より好ましくは２５％以下となるように第２の側壁絶縁膜を形成することにより、ボイドを形成することなく窪み１０９を第２の側壁絶縁膜で満たすことができる。
【００７２】
この窪みが第２の絶縁膜で満たされていると、異方性ドライエッチングによりコンタクトホールを形成する際、第１の側壁絶縁膜がコンタクトホール内に露出する場合であっても、ゲート電極端部はその窪み内の絶縁膜によって覆われているため、ゲート電極端部の露出を防ぐことができる。結果、コンタクトホール形成時や、その形成後の洗浄時、コンタクトホール内への導電性材料の埋め込み時などにおいて、ゲート絶縁膜のＨｉｇｈ‐ｋ材料由来の汚染を防止することができる。
【００７３】
本実施形態では、第１の側壁絶縁膜としてシリコン窒化膜を用いているが、ゲート絶縁膜のエッチング溶液に対し難溶解性であり、かつコンタクトホールの形成工程において層間絶縁膜よりエッチング速度が低く、エッチング選択比の高い膜であれば、シリコン窒化膜以外の他の膜を用いてもよい。
【００７４】
本実施の形態では、ＬＤＤ構造の形成しやすさの点から、第２の側壁絶縁膜としてシリコン酸化膜を用いているが、コンタクトホール形成時におけるゲート電極端部の露出防止をより十分に行う点から、第２の側壁絶縁膜としてシリコン窒化膜を用いてもよい。
【図面の簡単な説明】
【００７５】
【図１】本発明の半導体装置の製造方法を示す模式的工程断面である。
【図２】本発明の半導体装置を説明するための模式的部分断面図である。
【図３】従来の半導体装置の製造方法における問題を説明するための模式的断面図である。
【図４】従来の半導体装置の製造方法を説明するための模式的断面図である。
【図５】従来の半導体装置の製造方法を説明するための模式的断面図である。
【図６】従来の半導体装置の製造方法を説明するための模式的断面図である。
【図７】従来の半導体装置の製造方法を説明するための模式的断面図である。
【図８】従来の半導体装置の製造方法を説明するための模式的断面図である。
【図９】従来の半導体装置の製造方法を説明するための模式的断面図である。
【図１０】従来の半導体装置の製造方法を説明するための模式的断面図である。
【図１１】従来の半導体装置の製造方法を説明するための模式的断面図である。
【符号の説明】
【００７６】
１１  ｐ型シリコン基板
１２  素子分離領域
１４  ＺｒＯ2膜
１５  ポリシリコン膜（ゲート電極）
１６  フォトレジストパターン
１７  ｎ＋型ソース領域
１８  ｎ＋型ドレイン領域
１９  層間絶縁膜
２０  ソース電極
２１  ドレイン電極
２２  第２のゲート電極
２３  側壁絶縁膜
１０１  シリコン基板
１０２  素子分離領域
１０３  ゲート絶縁膜
１０４  ゲート電極
１０５  低濃度不純物領域
１０６  第１の側壁絶縁膜
１０７  第２の側壁絶縁膜
１０８  高濃度不純物領域
１０９  窪み
１１５  上部絶縁膜
１１６  側壁絶縁膜
１２０  層間絶縁膜
１２１  開孔
【図１】
2007184531.tif 000004
【図２】
2007184531.tif 000005
【図３】
2007184531.tif 000006
【図４】
2007184531.tif 000007
【図５】
2007184531.tif 000008
【図６】
2007184531.tif 000009
【図７】
2007184531.tif 000010
【図８】
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【図９】
2007184531.tif 000012
【図１０】
2007184531.tif 000013
【図１１】
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