(57)【要約】【課題】  ＬＳＩの高集積化を目指し、性能を維持、向上させながら微細化を進めるには、ゲート絶縁膜として高誘電率で、かつ界面特性を良好に保持できるものが要求されている。【解決手段】  Ｓｉ基板３１上に２モノレイヤ以下のシリサイド膜、またはシリケイト膜を設け、その上に絶縁膜を積層したゲート絶縁膜３３を用いた電界効果トランジスタ、及び、２モノレイヤ以下のシリサイド膜、シリケイト膜でＳｉ表面をターミネイトした後に、絶縁膜を積層するゲート絶縁膜を有する電界効果トランジスタの製造方法を提供する。【選択図】  図３
2007180576.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ半導体基板にソース／ドレイン領域を設け、そのソース／ドレイン領域間上にゲート
絶縁膜を介してゲート電極を備えてなる電界効果トランジスタにおいて、前記Ｓｉ基板上
に２モノレイヤ以下のＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍの何れかを含むシリサイド膜を設け
、その上にシリケイト膜を設けた積層膜をゲート絶縁膜として用いたことを特徴とする電
界効果トランジスタ。
【請求項２】
前記シリケイト膜はＺｒシリケイト、Ｈｆシリケイト及びＬａシリケイトから選択され
る少なくとも一種であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
Ｓｉ半導体基板にソース／ドレイン領域を設け、そのソース／ドレイン領域間上にゲート
絶縁膜を介してゲート電極を備えてなる電界効果トランジスタを製造するに際し、前記Ｓ
ｉ基板表面に２モノレイヤ以下のＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍの何れかを含むシリサイ
ド膜を形成してＳｉ表面を終端化し、その後にシリケイト膜を積層してゲート絶縁膜を形
成したことを特徴とする電界効果トランジスタの製造方法。
【請求項４】
前記シリケイト膜はＺｒシリケイト、Ｈｆシリケイト及びＬａシリケイトから選択され
る少なくとも一種であることを特徴とする請求項２記載の電界効果トランジスタの製造方
法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び製造方法に係わり、特にＭＯＳ、ＭＩＳ構造の電界効果トラ
ンジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの高速化・高集積化はスケーリング則によるＭＯＳ型電界効果トランジスタ（FE
T:Field-Effective-Transistor）の微細化によって進められてきた。これは絶縁膜、ゲー
ト長等のＭＯＳ型電界効果トランジスタの各部分を高さ方向と横方向の寸法を同時に縮小
することで微細化時に素子の特性を正常に保ち、また性能を上げることを可能にしてきた
。
【０００３】
スケーリング則によると、ＭＯＳ型電界効果トランジスタは微細化の一途をたどってお
り、西暦２０００年以降の次世代ＭＯＳ型電界効果トランジスタにはＳｉＯ２ゲート絶縁
膜は２ｎｍ以下の膜厚が要求されている。しかし、この膜厚領域は直接トンネル電流が流
れ始める厚さであり、リーク電流の抑制ができず、消費電力の増加等の問題を回避できな
い。よって、ＳｉＯ２よりも誘電率が高い材料を用いて、シリコン酸化膜換算実効膜厚を
２ｎｍ以下に抑えつつ、物理膜厚を稼いでリーク電流を抑えることが必要である。また、
ＭＯＳ型電界効果トランジスタではリーク電流の抑制とともに、電界効果トランジスタで
あるために、Ｓｉ界面特性が特に重要である。よって、高誘電率であり、かつ界面特性を
良好に保持できるゲート絶縁膜が必要となる。
【０００４】
ゲート絶縁膜として使用されるＴｉＯ２やＺｒＯ２などの高誘電材料は、スパッタ法や
ＣＶＤ法を用いてＳｉ基板上に成膜する。しかし、成膜時あるいはその後の熱処理により
Ｓｉ基板との界面に形成される低誘電率のシリコン酸化膜（ＳｉＯｘ）が基板／ゲート間
の容量を低下させ、換算膜厚が十分に小さいゲートを形成することが困難であるという大
きな問題点がある。近年、分子線エピタキシ（ＭＢＥ）法を用いて、ＳｒＴｉＯ３をＳｉ
基板上にエピタキシャル成長させたゲート絶縁膜を用いたＦＥＴが報告されている（K. E
isenbeiserら，App.Phys.Lett. 76, 1324(2000)）。この報告でもＳｉ基板とＳｒＴｉＯ
３膜界面には、シリコン酸化物と考えられるアモルファス層が形成されている。シリコン
酸化膜の形成を抑制するために、ＳｒＴｉＯ３膜の成膜時にＳｒシリサイドをサブモノレ
イヤ形成する試みが行われ、Ｓｉ上にＳｒＴｉＯ３が直接成膜されている（R.A.McKeeら
，  Phys.Rev.Lett. 81, 3014(1998)）。しかしながら、ＳｒはＳｉに比べて共有結合半
径が大きく、ＳｒシリサイドとＳｉとの界面には大きなミスマッチが存在する。このため
、この構造では、シリコン酸化膜生成を抑制できても、良好な界面特性を期待することは
難しい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように、ＬＳＩの高集積化を目指し、性能を維持、向上させながら微細化を進め
るには、高誘電率であり、かつ界面特性を良好に保持できる絶縁膜ゲート絶縁膜が必要と
なる。しかし、Ｓｉ基板との界面にシリコン酸化膜を形成することなく高誘電率を保ち、
かつ、良好な界面特性を持つゲート絶縁膜は実現されていない。
【０００６】
本発明は、このような問題点を解決するためになされたものであり、高誘電率でかつ界
面特性を良好に保持できるゲート絶縁膜を備えた電界効果トランジスタ及びその製造方法
を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明では、Ｓｉ基板上に２モノレイヤ以下のシリサイド
膜を設け、その上に絶縁膜を積層したゲート絶縁膜を用いることを基本とする。このゲー
ト絶縁膜を形成するには、２モノレイヤ以下のシリサイド膜でＳｉ表面をターミネイト（
終端化）した後に絶縁膜を積層する製造方法を用いて実現できる。さらに、前記シリサイ
ド膜がその組成に希土類金属であるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍの何れかを主として含
む場合に、特に良好な界面特性を得ることができる。
【０００８】
本発明で用いるＳｒ、Ｂａなどのアルカリ土類金属はＳｉに比べて共有結合半径が大き
い。Ｓｉの共有結合半径が１．１１Åであるの対して、Ｓｒは１．９１Å、Ｂａは１．９
８Åである。よって、Ｓｉ基板上にＳｒシリサイド膜を形成した時には、共有結合半径差
による大きなミスマッチの存在により、Ｓｉダングリングボンドが生じやすいという問題
がある。これが界面特性の劣化をもたらす。このような界面構造の存在する界面において
は、シリコン酸化膜が形成されやすい傾向がある。一方、Ｌａの共有結合半径は１．６９
Å、Ｃｅは１．６５Å、Ｐｒは１．６４Åと小さく、Ｓｉとのミスマッチも小さいのでＳ
ｉダングリングボンドが生じにくい。このため、これらの金属を含むシリサイド膜でＳｉ
表面をターミネイトすると、安定なシリサイド表面構造が得られる。このような表面上に
絶縁膜を堆積してゲート絶縁膜とすると、シリコン酸化膜が形成されにくいことが明らか
となった。さらに、ミスマッチの低減により界面準位の低減が可能となり、界面特性の良
好なゲート絶縁膜が実現でき、電界効果トランジスタとしての特性も向上する。
【発明の効果】
【０００９】
以上説明した本発明によれば、界面準位が少なく、かつ、反転層のモビリティが高い、
良好な特性を持つゲート絶縁膜を有する電界効果型トランジスタが得られる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１１】
図３は、本発明の基本的な実施形態に係わるｎチャネルＭＯＳ型電界効果トランジスタ
の断面構成を示した図である。３１はｐ型シリコン基板、３２は素子分離領域、３３はゲ
ート絶縁膜である。ゲート絶縁膜の構造及び製造方法は後述する。３４はポリシリコンか
らなるゲート電極、３５はｎ型不純物が導入された拡散層（ソース・ドレイン領域）であ
る。３６は、ゲート電極３４の側壁に形成された絶縁膜（例えばＣＶＤシリコン窒化膜な
ど）、３７は層間絶縁膜（例えばＣＶＤシリコン酸化膜など）であり、この層間絶縁膜３
７に設けられたコンタクト孔を介して、ゲート電極３４およびソース・ドレイン領域３５
にＡｌ配線３８が接続されている。
【００１２】
図３に示したような構造を有するＭＯＳ型電界効果トランジスタは次のようにして製造
する。その製造方法（第１の実施形態）（参考例）について図１を参照にして説明する。
まず、面方位（１００）、比抵抗４〜６Ωｃｍのｐ型シリコン基板１１上に、反応性イオ
ンエッチングにより、素子分離のための溝を形成する。続いて、例えばＬＰ−ＴＥＯＳ膜
を埋め込むことにより素子分離領域１２を形成する（図１（ａ））。一例として、ＭＢＥ
法を用いてゲート絶縁膜を形成する場合について説明する。Ｓｉ表面はまず、希フッ酸で
ウエット処理を行い、表面を水素でターミネイト（終端化）する。次に、この基板をＭＢ
Ｅ装置に導入する。基板温度を３００℃とし、金属Ｌａを蒸発源として用いてＳｉ基板上
にＬａを１モノレイヤ蒸着した後、Ｓｉ基板温度を６００℃に昇温することにより１モノ
レイヤのＬａシリサイド（ＬａＳｉ２）膜１３を形成しＳｉ表面をターミネイトする（図
１（ｂ））。シリサイド膜は金属であるが、本発明によるように２モノレイヤ以下の厚さ
であれば、ゲート絶縁膜の一部として使用することが可能である。その後、基板温度を３
００℃に下げ、Ｌａと酸素ガスを同時に供給して、Ｌａシリサイド膜１３上に高誘電率を
持つＬａ２Ｏ３アモルファス層の高誘電体膜１４を５ｎｍ積層する（図１（ｃ））。
【００１３】
上述のような製造方法を用いることにより、Ｓｉ基板との界面にシリコン酸化膜が形成
されること無く、ゲート絶縁膜を作製することが可能となった。本実施形態で作製したゲ
ート絶縁膜のシリコン酸化膜換算実効膜厚は１ｎｍを達成することができた。一方、Ｌａ
シリサイド膜でＳｉ表面をターミネイトすることなく、Ｌａ２Ｏ３を直接成膜した場合に
は界面にシリコン酸化膜が２．５ｎｍ形成された。この場合、シリコン酸化膜換算実効膜
厚は３ｎｍ以上となり、次世代ＬＳＩに要求される２ｎｍ以下の換算膜厚を実現すること
は不可能であった。
【００１４】
図３に示したようなＭＯＳ型電界効果トランジスタを作製するためには、図１で示した
ようなゲート絶縁膜作製工程後に、化学気相成長法によってポリシリコン膜を全面に堆積
し、このポリシリコン膜をパターニングしてゲート電極３４を形成する。続いて、例えば
４５０℃、圧力０．１Ｐａ〜１気圧において、窒素ガスで希釈したＳｉＨ４ガスとＮＨ３
ガスの混合ガスを用いて、例えば５〜２００  ｎｍのＣＶＤシリコン窒化膜３６を堆積す
る。以後の工程は、通常のＭＯＳ型電界効果トランジスタの製造工程と同様である。すな
わち、例えば加速電圧２０ｋｅＶ、ドーズ量１×１０１５  ｃｍ−２で砒素のイオン注入
を行い、ソース領域及びドレイン領域３５を形成する。続いて、化学気相成長法によって
全面に層間絶縁膜３７となるＣＶＤシリコン酸化膜を堆積し、この層間絶縁膜にコンタク
ト孔を開口する。続いて、スパッタ法によって全面にＡｌ膜を堆積し、このＡｌ膜を反応
性イオンエッチングによってパターニングすることにより、図１に示したようなゲート絶
縁膜を有するＭＯＳ型電界効果トランジスタが完成する。このようにして作製したＭＯＳ
型電界効果トランジスタは界面準位が少なく、かつ、反転層のモビリティが高いことから
、良好な特性が得られていることが確かめられた。
【００１５】
図３に示したような構造を有するＭＯＳ型電界効果トランジスタのゲート絶縁膜の製造
方法を変更した例について第２の実施形態として説明する。まず、第１の実施形態と同様
に、シリコン基板上に素子分離のための溝を形成し、素子分離領域を形成する。表面を水
素でターミネイトしたＳｉ基板をＭＢＥ装置に導入する。基板温度を３００℃とし、金属
Ｌａを蒸発源として用いてＳｉ基板上にＬａを１モノレイヤ蒸着した後、Ｓｉ基板温度を
６００℃に昇温することにより１モノレイヤのＬａシリサイド（ＬａＳｉ２）膜を形成し
、Ｓｉ表面をターミネイトする。その後、基板温度を４００℃に下げ、Ｓｉ、Ｚｒ、酸素
ガスを同時に供給して、Ｌａシリサイド上に高誘電率を持つＺｒシリケイト（ＺｒＯ２−
ＳｉＯ２）膜を５ｎｍ積層する。上述のような製造方法を用いることにより、Ｓｉ基板と
の界面にシリコン酸化膜が形成されること無く、高誘電率を有するゲート絶縁膜を形成す
ることできた。本実施形態で作製したゲート絶縁膜のシリコン酸化膜換算実効膜厚は１．
６ｎｍを達成することができた。このゲート絶縁膜を用いたＭＯＳ型電界効果トランジス
タは界面準位が少なく、かつ、反転層のモビリティが高いことから、良好な特性が得られ
ていることが確かめられた。また、本実施形態では、Ｌａシリサイドを用いたが、Ｓｒシ
リサイドを形成した上に、Ｚｒシリケイト絶縁膜を形成した場合にも同等の特性が得られ
た。
【００１６】
図３に示したような構造を有するＭＯＳ型電界効果トランジスタのゲート絶縁膜の製造
方法を変更した例について第３の実施形態（参考例）として説明する。まず、第１の実施
形態と同様に、シリコン基板上に素子分離のための溝を形成し、素子分離領域を形成する
。Ｓｉ表面を水素でターミネイトしたＳｉ基板をＭＢＥ装置に導入する。基板温度を３０
０℃とし、金属Ｌａを蒸発源として用いてＳｉ基板上にＬａを１モノレイヤ蒸着した後、
Ｓｉ基板温度を６００℃に昇温することにより１モノレイヤのＬａシリサイド（ＬａＳｉ
２）膜を形成しＳｉ表面をターミネイトする。その後、基板温度を３００℃に下げ、Ｓｒ
、Ｔｉ、酸素ガスを同時に供給して、Ｌａシリサイド膜上に高誘電率を持つエピタキシャ
ルＳｒＴｉＯ３膜を１０ｎｍ積層する。上述のような製造方法を用いることにより、Ｓｉ
基板との界面にシリコン酸化膜が形成されること無く、高誘電率を有するゲート絶縁膜を
作製することできた。本実施形態で形成したゲート絶縁膜のシリコン酸化膜換算実効膜厚
は０．２ｎｍを達成することができた。このゲート絶縁膜を用いたＭＯＳ型電界効果トラ
ンジスタは界面準位が少なく、かつ、反転層のモビリティが高いことから、良好な特性が
得られていることが確かめられた。本実施形態ではＬａシリサイド上にＳｒＴｉＯ３膜を
積層したが、ＳｒＺｒＯ３を積層した場合にも同等の効果が得られる。この場合の換算膜
厚は、０．７ｎｍであった。
【００１７】
なお、上述した第１〜３の実施形態では、Ｌａシリサイド膜またはＳｒシリサイド膜を
用いたが、他の金属のシリサイド膜を用いることもできる。特に、Ｌａ、Ｃｅ、Ｐｒ、Ｎ
ｄ、Ｓｍの何れのシリサイド膜を用いた場合に顕著な効果が得られる。また、高誘電体膜
としてＬａ２Ｏ３、Ｚｒシリケイト、ＳｒＴｉＯ３、ＳｒＺｒＯ３を用いたが、ＴｉＯ２
、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＺｒＯ２などの他のアモルファス層、ＬａＡｌＯ３などの結
晶層、Ｈｆシリケイト、Ｌａシリケイトなど、広範囲にわたる高誘電体層を用いることが
可能である。
【００１８】
次に、図３に示したような構造を有するＭＯＳ型電界効果トランジスタのゲート絶縁膜
の製造方法を変更した例について第４の実施形態（参考例）として説明する（図２参照）
。まず、面方位（１００）、比抵抗４〜６Ωｃｍのｐ型シリコン基板２１上に、反応性イ
オンエッチングにより、素子分離のための溝を形成する。続いて、例えばＬＰ−ＴＥＯＳ
膜を埋め込むことにより素子分離領域２２を形成する（図２（ａ））。一例として、ＭＢ
Ｅ法を用いてゲート絶縁膜を形成する場合について説明する。Ｓｉ表面はまず、希フッ酸
でウエット処理を行い、表面を水素でターミネイトする。次に、この基板をＭＢＥ装置に
導入する。基板温度を３００℃とし、金属Ｃｅを蒸発源として用いてＳｉ基板上にＣｅを
１モノレイヤ蒸着した後、Ｓｉ基板温度を６００℃に昇温することにより１モノレイヤの
Ｃｅシリサイド（ＣｅＳｉ２）膜２３を形成しＳｉ表面をターミネイトする（図２（ｂ）
）。次に、ＭＢＥ装置に１×１０−４Ｐａの酸素を導入して、シリサイド膜２３を酸化さ
せてシリケイト膜に変化させる（図２（ｃ））。その後、基板温度を３００℃に下げ、Ｓ
ｒ、Ｔｉ、酸素ガスを同時に供給して、Ｃｅシリケイト膜２４上に高誘電率を持つＳｒＴ
ｉＯ３膜の高誘電体膜２５をエピタキシャル成長する。膜厚は１０ｎｍとした（図２（ｄ
））。
【００１９】
上述したような製造方法を用いることにより、Ｓｉ基板との界面にシリコン酸化膜が形
成されること無く、ゲート絶縁膜を作製することができる。本実施形態で形成したゲート
絶縁膜のシリコン酸化膜換算実効膜厚は０．２ｎｍを達成することができた。本実施形態
によるゲート絶縁膜形成後、第１の実施形態で示したのと同様の方法で、図３に示すよう
なＭＯＳ型電界効果トランジスタを作製した。このようにして作製したＭＯＳ型電界効果
トランジスタは界面準位が少なく、かつ、反転層のモビリティが高いことから、良好な特
性が得られていることが確かめられた。
【００２０】
次に、図３に示したような構造を有するＭＯＳ型電界効果トランジスタのゲート絶縁膜
の製造方法を変更した例について第５の実施形態（参考例）として説明する。まず、シリ
コン基板上に素子分離のための溝を形成し、素子分離領域を形成する。Ｓｉ表面は水素で
ターミネイトして、ＭＢＥ装置に導入する。基板温度を３００℃とし、金属Ｚｒを蒸発源
として用いてＳｉ基板上にＺｒを１モノレイヤ蒸着した後、Ｓｉ基板温度を６００℃に昇
温することにより１モノレイヤのＺｒシリサイド（ＺｒＳｉ２）膜を形成しＳｉ表面をタ
ーミネイトする。次に、ＭＢＥ装置に１×１０−４Ｐａの酸素を導入して、シリサイド膜
を酸化させてシリケイト膜に変化させる。その後、基板温度を３００℃に下げ、Ｓｒ、Ｚ
ｒ、酸素ガスを同時に供給して、Ｚｒシリケイト上に高誘電率を持つＳｒＺｒＯ３をエピ
タキシャル成長する。膜厚は５ｎｍとした。このような製造方法を用いることにより、Ｓ
ｉ基板との界面にシリコン酸化膜が形成されること無く、ゲート絶縁膜を作製することが
できる。本実施形態で形成したゲート絶縁膜のシリコン酸化膜換算実効膜厚は０．３ｎｍ
を達成することができた。このようにして作製したＭＯＳ型電界効果トランジスタは界面
準位が少なく、かつ、反転層のモビリティが高いことから、良好な特性が得られているこ
とが確かめられた。
【００２１】
第４、５の実施形態では、ＣｅシリケイトまたはＺｒシリケイト膜を用いたが、他の金
属のシリケイト膜を用いることもできる。特に、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍの何れの
シリケイトを用いた場合には顕著な効果が得られる。また、高誘電体膜としてＳｒＴｉＯ
３、ＳｒＺｒＯ３を用いたが、Ｌａ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＺｒＯ
２などのアモルファス層、ＬａＡｌＯ３などの結晶層、Ｈｆシリケイト膜、Ｌａシリケイ
ト膜、Ｚｒシリケイト膜など、広範囲にわたる高誘電体層を用いることが可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明製造方法の第１の実施形態を説明するための工程断面図。
【図２】本発明製造方法の第４の実施形態を説明するための工程断面図。
【図３】本発明のＭＯＳ型電界効果トランジスタを説明するための図。
【符号の説明】
【００２３】
１１、２１、３１  …  シリコン基板
１２、２２、３２  …  素子分離領域
１３、２３…  シリサイド膜
２４  …  シリケイト膜
１４、２５  …  高誘電体膜
３３  …  ゲート絶縁膜
３４  …  ゲート電極
３５  …  拡散層（ソース・ドレイン領域）
３６  …  ＣＶＤシリコン窒化膜
３７  …  層間絶縁膜
３８  …  Ａｌ配線
【図１】
2007180576.tif 000003
【図２】
2007180576.tif 000004
【図３】
2007180576.tif 000005