(57)【要約】【課題】水素による容量絶縁膜の劣化が抑制された容量素子を備える半導体装置を提供する。【解決手段】上部電極１５および下部電極１３の間に容量絶縁膜１４を挟んでなる容量素子を半導体基板１の上方に設ける。上部電極１５に上部電極用導電体２１を接続する。上部電極用導電体２１の側壁を包み、少なくとも水素を吸着する材料からなる側壁吸着部材２０を設ける。下部電極１３に下部電極用導電体１２を接続する。上部電極用導電体２１と容量絶縁膜１４との間、及び下部電極用導電体１２と容量絶縁膜１４との間のうちの少なくとも一方に、少なくとも水素を吸着する材料からなる第１の吸着部材２０を設ける。上部電極用導電体２１及び容量絶縁膜１４の側面及び下部電極１３の側面を覆い、かつ第１の吸着部材２０と接し、少なくとも水素を吸着する材料からなる第２の吸着部材１７を設ける。【選択図】      図６
2007096178.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に設けられているとともに上部電極および下部電極の間に容量絶縁膜を挟んでなる容量素子と、
前記上部電極に接続する上部電極用導電体と、
前記上部電極用導電体の側壁を包み、少なくとも水素を吸着する材料からなる側壁吸着部材と、
前記下部電極に接続する下部電極用導電体と、
前記上部電極用導電体と前記容量絶縁膜との間、及び前記下部電極用導電体と前記容量絶縁膜との間の少なくとも一方に設けられ、少なくとも水素を吸着する材料からなる第１の吸着部材と、
前記上部電極用導電体及び前記容量絶縁膜側面及び前記下部電極側面を覆い、かつ前記第１の吸着部材と接し、少なくとも水素を吸着する材料からなる第２の吸着部材と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の吸着部材は、前記上部電極用導電体と前記上部電極との間、前記上部電極の内部、前記上部電極と前記容量絶縁膜との間、前記容量絶縁膜と前記下部電極との間、前記下部電極の内部、および前記下部電極と前記下部電極用導電体との間のうちの少なくとも１箇所に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の吸着部材は、アルミニウム酸化物、ジルコニウム酸化物、アルミニウムシリコン酸化物、チタン酸化物、アルミニウム窒化物、ジルコニウム窒化物、およびシリコン窒化物のうち少なくとも１種類の物質を含む材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記上部電極用導電体および前記下部電極用導電体のうち少なくとも一方の導電体は、２本以上設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上に下部電極用導電体を設ける工程と、
前記下部電極用導電体に接続する下部電極を設ける工程と、
前記下部電極上に容量絶縁膜を設ける工程と、
前記容量絶縁膜上に丈夫電極を設ける工程と、
前記上部電極に接続する上部電極用導電体を設ける工程と、
前記上部電極用導電体の側壁を包み、少なくとも水素を吸着する材料からなる側壁吸着部材を設ける工程と、
前記上部電極用導電体と前記容量絶縁膜との間、及び前記下部電極用導電体と前記容量絶縁膜との間の少なくとも一方に、少なくとも水素を吸着する材料からなる第１の吸着部材を設ける工程と、
前記上部電極用導電体及び前記容量絶縁膜側面及び前記下部電極側面を覆い、かつ前記第１の吸着部材と接し、少なくとも水素を吸着する材料からなる第２の吸着部材を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を備える半導体装置およびその製造方法に係り、特に水素による容量絶縁膜の劣化が抑制された容量素子を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程は、半導体基板上に各種の半導体素子を設けるいわゆる前工程（ Front End Of the Line：ＦＥＯＬ）と、半導体基板上に電気的配線を施すいわゆる後工程（ Back End Of the Line：ＢＥＯＬ）とに大別される。例えば、半導体メモリ等に搭載される容量素子（キャパシタ）は前工程（ＦＥＯＬ）において形成される。
【０００３】
ところで、容量絶縁膜（キャパシタ絶縁膜）を上下各電極で挟んでなる一般的な構造を有するキャパシタにおいては、そのキャパシタ絶縁膜に水素が容易に接触したり、あるいはキャパシタ絶縁膜内に水素が侵入したりし易い。それとともに、一般的にキャパシタ絶縁膜として用いられる絶縁体は、これに水素が接触したり、あるいはその内部に水素が侵入したりするとダメージを受け易い材料からなる場合が多い。また、キャパシタ絶縁膜に水素が接触したり、キャパシタ絶縁膜内に水素が侵入したりする状況は、水素を伴う工程において生じ易い。そして、水素を伴う工程は、一般的には後工程（ＢＥＯＬ）に含まれている。すなわち、一旦キャパシタが形成された後の後工程（ＢＥＯＬ）では、キャパシタ絶縁膜が水素によるダメージを受け易い状況になっている。
【０００４】
キャパシタ絶縁膜が水素によるダメージを受けると、その膜質が劣化してキャパシタの電気的特性が劣化する。ひいては、半導体メモリの性能、信頼性、および品質等が劣化する。そして、このような水素によるダメージの影響は、通常の絶縁膜よりも強誘電体膜の方がより顕著に現れる。すなわち、強誘電体膜が水素によるダメージを受けると、その強誘電特性が著しく劣化する。したがって、例えばキャパシタ絶縁膜が強誘電体により形成された強誘電体キャパシタを備える強誘電体メモリ（ Ferro - electric Random Access Memory：ＦｅＲＡＭ）において強誘電体膜が水素によるダメージを受けると、強誘電体キャパシタの電気的特性が著しく劣化する。ひいては、ＦｅＲＡＭ全体の性能、信頼性、および品質等が著しく劣化する。
【０００５】
このような水素による強誘電体膜の強誘電特性の劣化を防ぐために、キャパシタ絶縁膜に対して水素を遮断する構造がいくつか提案されている。それらの構造は、例えば水素バリア構造などと称される。
【０００６】
例えば、特許文献１では、強誘電体キャパシタは、その上部電極と上部電極用コンタクトプラグその接続部（コンタクト部）および下部電極の下部電極用コンタクトプラグに接続されている側の主面（下部電極の下面）を除く表面を水素バリア膜により覆われている。しかし、この構造では、上部電極用コンタクトプラグの表面が水素バリア膜により覆われていない。また、上部電極と上部電極用コンタクトプラグとの間に水素バリア膜が設けられていない。したがって、これでは、製造工程中、強誘電体キャパシタを形成した後の後工程において、上部電極用コンタクトホール内に上部電極用コンタクトプラグを設ける際に、上部電極用コンタクトホールを介して強誘電体キャパシタの内部に侵入（混入）しようとする水素を遮断することが極めて困難である。このため、後工程においてキャパシタ絶縁膜が水素によるダメージを受け易い。
【０００７】
このように、今までに提案された水素バリア構造では、キャパシタ絶縁膜が強誘電体により形成されている場合はもちろんのこと、キャパシタ絶縁膜が通常の絶縁体により形成されている場合においても、水素がキャパシタ絶縁膜に与えるダメージを十分に防ぐことは困難であった。
【特許文献１】特開平７−２７３２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明においては、水素による容量絶縁膜の劣化が抑制された容量素子を備える半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
前記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板の上方に設けられているとともに上部電極および下部電極の間に容量絶縁膜を挟んでなる容量素子と、前記上部電極に接続する上部電極用導電体と、前記上部電極用導電体の側壁を包み、少なくとも水素を吸着する材料からなる側壁吸着部材と、前記下部電極に接続する下部電極用導電体と、前記上部電極用導電体と前記容量絶縁膜との間、及び前記下部電極用導電体と前記容量絶縁膜との間の少なくとも一方に設けられ、少なくとも水素を吸着する材料からなる第１の吸着部材と、前記上部電極用導電体及び前記容量絶縁膜側面及び前記下部電極側面を覆い、かつ前記第１の吸着部材と接し、少なくとも水素を吸着する材料からなる第２の吸着部材と、を具備することを特徴とするものである。
【００１０】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、半導体基板上に下部電極用導電体を設ける工程と、前記下部電極用導電体に接続する下部電極を設ける工程と、前記下部電極上に容量絶縁膜を設ける工程と、前記容量絶縁膜上に丈夫電極を設ける工程と、前記上部電極に接続する上部電極用導電体を設ける工程と、前記上部電極用導電体の側壁を包み、少なくとも水素を吸着する材料からなる側壁吸着部材を設ける工程と、前記上部電極用導電体と前記容量絶縁膜との間、及び前記下部電極用導電体と前記容量絶縁膜との間の少なくとも一方に、少なくとも水素を吸着する材料からなる第１の吸着部材を設ける工程と、前記上部電極用導電体及び前記容量絶縁膜側面及び前記下部電極側面を覆い、かつ前記第１の吸着部材と接し、少なくとも水素を吸着する材料からなる第２の吸着部材を設ける工程と、を含むことを特徴とするものである。
【発明の効果】
【００１１】
本発明によれば、水素による容量絶縁膜の劣化が抑制された容量素子を備える半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【００１３】
（第１の実施の形態）
先ず、本発明に係る第１実施形態について図１〜図６を参照しつつ説明する。図１〜図６は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００１４】
本実施形態においては、容量素子（キャパシタ）の構造を水素が容量絶縁膜（キャパシタ絶縁膜）に到達し難い構造とすることにより、キャパシタ絶縁膜に対して水素を遮断することができ、キャパシタ形成工程後のいわゆる後工程（ Back End Of the Line：ＢＥＯＬ）においてキャパシタ絶縁膜が水素によるダメージを受け難いキャパシタおよびその作製方法について説明する。ひいては、そのようなキャパシタを備える半導体装置およびその製造方法について説明する。特に、本実施形態においては、キャパシタ絶縁膜が強誘電体を用いて形成されているとともにそのキャパシタ絶縁膜が水素によるダメージを受け難い構造からなる強誘電体キャパシタおよびその作製方法について説明する。ひいては、そのような強誘電体キャパシタを備える強誘電体メモリ装置（ Ferro - electric Random Access Memory：ＦｅＲＡＭ）およびその製造方法について説明する。
【００１５】
具体的には、キャパシタ絶縁膜を強誘電体を用いて形成して強誘電体キャパシタを作製とするとともに、その上部電極とこれに電気的に接続される上部電極用コンタクトとの間に絶縁性の水素バリア膜を配置する。これにより、上部電極用コンタクトを介してキャパシタ絶縁膜内に侵入しようとする水素をキャパシタ絶縁膜に対して遮断して、後工程（ＢＥＯＬ）においてキャパシタ絶縁膜が水素からダメージを受けるおそれを抑制もしくは低減する。ひいては、キャパシタ絶縁膜が水素から受けるダメージに起因するキャパシタ絶縁膜の膜質や電気的特性の劣化、そして強誘電体キャパシタ全体の電気的特性の劣化などを抑制もしくは低減する。さらには、ＦｅＲＡＭ全体の性能、信頼性、および品質の劣化などを抑制もしくは低減する。以下、詳しく説明する。
【００１６】
先ず、図１に示すように、シリコンウェーハ等の半導体基板１の表層部にスイッチング用トランジスタ２を設ける。具体的には、先ず、シリコンウェーハ（Ｓｉ基板）１の表層部のうちスイッチング用トランジスタ２が設けられる領域を囲んで、その外側に絶縁物であるＳｉＯ2 等の酸化物を埋め込む。これにより、いわゆるシャロートレンチアイソレーション（ Shallow Trench Isolation：ＳＴＩ）構造からなる素子分離領域３をＳｉ基板１の表層部に形成する。
【００１７】
続けて、Ｓｉ基板１の表層部のうち素子分離領域３で囲まれた領域を含む領域に、所定の導電型からなる不純物（ドーパント）をイオン打ち込み法により導入して加熱処理を施す。この際、Ｓｉ基板１の導電型がｐ型である場合には、ｎ型の不純物を打ち込む。ｎ型の不純物としては、例えばヒ素（Ａｓ）やリン（Ｐ）等のＶ価の元素が用いられる。また、Ｓｉ基板１の導電型がｎ型である場合には、ｐ型の不純物を打ち込む。ｐ型の不純物としては、例えばボロン（Ｂ）やインジウム（Ｉｎ）等のIII価の元素が用いられる。これにより、Ｓｉ基板１の表層部の素子分離領域３で囲まれた領域を含む領域内に、ｎ型またはｐ型の導電型を有するウェル４を形成する。それとともに、Ｓｉ基板１の表層部の素子分離領域３で囲まれた領域内に、スイッチング用トランジスタ２の図示しないチャネル領域を形成する。
【００１８】
続けて、ウェル４およびチャネル領域が形成されたＳｉ基板１の表面を覆って、ＭＯＣＶＤ法等によりＳｉＯ2 膜等の絶縁膜５を設ける。この絶縁膜５は、スイッチング用トランジスタ２のゲート絶縁膜となる。続けて、ＳｉＯ2 膜５の表面を覆って、ＣＶＤ法等によりポリシリコン（ poly - Ｓｉ）膜等の多結晶シリコン系の材料からなる膜６を設ける。この多結晶シリコン系の膜６は、スイッチング用トランジスタ２のゲート電極となる。続けて、リソグラフィ法およびＲＩＥ法等を用いてポリシリコン膜６およびＳｉＯ2 膜５をそれぞれ所定の形状に成形して、ゲート電極６およびゲート絶縁膜５を形成する。ゲート電極６はワード線となる。
【００１９】
続けて、イオン打ち込み法（イオン注入法）により、ゲート電極６の内部およびウェル４の表層部に所定の導電型からなる不純物を導入する。ただし、ここで導入する不純物は、ウェル４を形成した際に導入した不純物とは逆の導電型を有する不純物とする。この後、急速熱アニール（ Rapid Thermal Anneal：ＲＴＡ）法等により、不純物が導入されたゲート電極６およびウェル４にアニール処理を施す。これにより、ゲート電極６の内部およびウェル４の表層部内に不純物を略一様に拡散させるとともに活性化させる。また、ゲート電極６およびウェル４の表層部の不純物の導入によるダメージ回復を図る。この結果、スイッチング用トランジスタ２のソースおよびドレインの各拡散領域と図示しないチャネル領域との電気的接続部となるエクステンション領域（浅い接合領域）７がウェル４の表層部に形成される。
【００２０】
続けて、エッチバック法等により、ＳｉＯ2 膜等の絶縁膜からなるゲート側壁膜８をゲート電極６およびゲート絶縁膜５の側部を覆って形成する。続けて、イオン打ち込み法（イオン注入法）により、ゲート電極６の内部およびウェル４の表層部に導入した不純物と同じ導電型を有する他の不純物をエクステンション領域７が形成されたウェル４の表層部に導入する。続けて、スパイクアニール法等を用いて、他の不純物が注入されたウェル４の表層部にアニール処理を施す。これにより、ウェル４の表層部内において、エクステンション領域７よりも深い位置まで他の不純物を略一様に拡散させるとともに活性化させる。また、ウェル４の表層部の他の不純物の注入によるダメージ回復を図る。
【００２１】
この結果、スイッチング用トランジスタ２のソースおよびドレインの各拡散領域９ａ，９ｂとなるコンタクト領域（深い接合領域）９が、エクステンション領域７に実質的に一体化されてウェル４の表層部に形成される。すなわち、ＬＤＤ（ Lightly Doped Drain ）構造からなる一対のソース拡散領域（ソース拡散層）９ａおよびドレイン拡散領域（ドレイン拡散層）９ｂが、Ｓｉ基板１の表層部に形成される。この後、図示および詳しい説明は省略するが、通常のサリサイド工程等を行う。この結果、図１に示すように、スイッチング用トランジスタとしてのＭＯＳＦＥＴ２がＳｉ基板１の表層部に設けられる。
【００２２】
続けて、図１に示すように、ＭＯＳＦＥＴ２が設けられたＳｉ基板１の表面を覆って、下層側層間絶縁膜としての第１層目の層間絶縁膜（ Inter Level Dielectric：ＩＬＤ）１０を設ける。この第１層目の層間絶縁膜１０は、例えばＳｉＯ2 膜等をＣＶＤ法により成膜して形成される。続けて、ＭＯＳＦＥＴ２のソース拡散領域９ａおよびドレイン拡散領域９ｂのうちの少なくとも一方の上方において、第１層目の層間絶縁膜１０をその膜厚方向に沿って貫通して下部電極用コンタクトホール１１を形成する。本実施形態においては、ソース拡散領域９ａの上方の少なくとも１箇所において下部電極用コンタクトホール１１を形成し、ソース拡散領域９ａの表面を露出させる。この下部電極用コンタクトホール１１は、例えばドライエッチング等の異方性エッチングにより形成される。続けて、ＣＶＤ法およびＣＭＰ法等を用いて、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）、あるいはタングステン（Ｗ）等の導電体１２を下部電極用コンタクトホール１１の内部に埋め込む。これにより、少なくとも１本の下部電極用導電体１２をソース拡散領域９ａに電気的に接続して第１層目の層間絶縁膜１０内に設ける。この下部電極用導電体１２は、後述する容量素子１６の下部電極１３に電気的に接続される下部電極用コンタクトプラグとなる。
【００２３】
なお、下部電極用コンタクトプラグ１２をＣｕにより形成する場合、通常は下部電極用コンタクトプラグ１２の表面を覆ってバリアメタル膜が設けられるが、本実施形態においてはその説明を省略するとともに、図１〜６においてバリアメタル膜の図示を省略する。これは、後述する第２〜第７の各実施形態の説明およびそれら各実施形態において参照する図８〜３１において同様である。同様に、ＭＯＳＦＥＴ２のソース拡散領域９ａドレイン拡散領域９ｂは図示しないビットラインに電気的に接続されるが、その詳しい説明および図示は省略する。
【００２４】
次に、図２に示すように、下部電極用コンタクトプラグ１２が設けられた第１層目の層間絶縁膜１０の上に、容量素子（キャパシタ）１６の下部電極１３、容量絶縁膜１４、および上部電極１５となる材料をそれぞれ順次積層して設ける。具体的には、先ず、第１層目の層間絶縁膜１０および下部電極用コンタクトプラグ１２のそれぞれの表面を覆ってキャパシタ１６の下部電極１３となる材料を設ける。また、図２に示すように、本実施形態においては、下部電極１３を下層膜１３ａ、中層膜１３ｂ、および上層膜１３ｃの３層の積層膜からなる３層構造に形成する。より具体的には、下部電極１３の下層膜１３ａは、例えばイリジウム（Ｉｒ）の膜により形成する。また、下部電極１３の中層膜１３ｂは、例えばＩｒの酸化物であるＩｒＯ2 膜により形成する。そして、下部電極１３の上層膜１３ｃは、例えばプラチナ（Ｐｔ）の膜により形成する。これらＩｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、およびＰｔ膜１３ｃは、それぞれスパッタリング法により順次積層して成膜される。
【００２５】
続けて、下部電極１３（Ｐｔ膜１３ｃ）の表面を覆って、キャパシタ１６の容量絶縁膜（キャパシタ絶縁膜）１４となる材料を設ける。本実施形態においては、比誘電率がＳｉＯ2 等の通常の絶縁膜よりも高い、いわゆる高比誘電率膜（ high - k 膜）の一種である強誘電体膜を用いてキャパシタ絶縁膜１４を形成する。具体的には、ＳｒＢｉ2Ｔａ2Ｏ9 膜（Ｓｒ−Ｂｉ−Ｔａ−Ｏ膜［＝ＳＢＴ膜］）を用いてキャパシタ絶縁膜１４を形成する。このＳＢＴ膜１４は、スパッタリング法により成膜される。
【００２６】
続けて、ＳＢＴ膜１４の表面を覆ってキャパシタ１６の上部電極１５となる材料を設ける。プラチナ（Ｐｔ）の膜を用いて上部電極１５を形成する。Ｐｔ膜１５は、スパッタリング法により成膜される。
【００２７】
次に、図３に示すように、リソグラフィ法およびエッチングにより、Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、Ｐｔ膜１３ｃ、ＳＢＴ膜１４、およびＰｔ膜１５を予め定められているキャパシタ１６の形状に成形する。これまでの工程により、図３に示すように、所望の構造からなるキャパシタ１６を得る。すなわち、Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、およびＰｔ膜１３ｃの３層構造からなる下部電極１３とＰｔ膜からなる上部電極１５との間に強誘電体膜であるＳＢＴ膜１４を挟んでなる強誘電体キャパシタ１６が、下部電極用コンタクトプラグ１２を介してＭＯＳＦＥＴ２のソース拡散領域９ａに電気的に接続されてＳｉ基板１の上方に設けられる。
【００２８】
続けて、成形されたＩｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、Ｐｔ膜１３ｃ、ＳＢＴ膜１４、Ｐｔ膜１５、および第１層目の層間絶縁膜１０の表面を覆って、少なくとも水素（水素原子、水素分子、水素イオン）を吸着（捕獲）する材料からなる第２の吸着部材１７を設ける。この第２の吸着部材１７は、強誘電体キャパシタ１６に水素が接触したり、あるいは強誘電体キャパシタ１６の内部に外部から水素が侵入したりするのを抑制もしくは低減する、いわゆる水素バリア膜として機能する。特に、強誘電体キャパシタ１６を形成した後の後工程（ＢＥＯＬ）において、キャパシタ絶縁膜（ＳＢＴ膜）１４が水素によりダメージを受けるおそれを抑制もしくは低減する水素バリア膜として第２の吸着部材１７は機能する。本実施形態においては、この第２の吸着部材１７をアルミナ（Ａｌ2Ｏ3 ）等のアルミニウム酸化物からなる膜を用いて形成する。このアルミニウム酸化膜１７は、例えばスパッタリング法により成膜される。以下の説明においては、このアルミニウム酸化膜１７を第２水素バリア膜と称することとする。
【００２９】
続けて、第２水素バリア膜１７の表面を覆って、上層側層間絶縁膜としての第２層目の層間絶縁膜１８を設ける。この第２層目の層間絶縁膜１８も第１層目の層間絶縁膜１０と同様にＣＶＤ法により成膜される。第２層目の層間絶縁膜１８を成膜した後、その表面を必要に応じてＣＭＰ法等により平坦化する。
【００３０】
次に、図４に示すように、強誘電体キャパシタ１６の上部電極（Ｐｔ膜）１５の上方の少なくとも１箇所において第２層目の層間絶縁膜１８および第２水素バリア膜１７をそれらの膜厚方向に沿って貫通して上部電極用コンタクトホール１９を開口する。これにより、上部電極１５の表面を露出させる。この上部電極用コンタクトホール１９は、下部電極用コンタクトホール１１と同様に、ドライエッチング等の異方性エッチングにより形成される。
【００３１】
次に、図５に示すように、上部電極用コンタクトホール１９の内壁面、上部電極用コンタクトホール１９により露出された上部電極１５（Ｐｔ膜１３ｃ）の表面、および第２層目の層間絶縁膜１８の表面を覆って、少なくとも水素（水素原子、水素分子、水素イオン）を吸着（捕獲）する材料からなる第１の吸着部材２０を設ける。この第１の吸着部材２０のうち、コンタクトホール１９の側壁面上に形成された部分は、側壁吸着部材となる。また、この第１の吸着部材２０は、前述した第２の吸着部材１７と同様に、強誘電体キャパシタ１６に水素が接触したり、あるいは強誘電体キャパシタ１６の内部に外部から水素が侵入したりするのを抑制もしくは低減する、いわゆる水素バリア膜として機能する。特に、この第１の吸着部材２０は、強誘電体キャパシタ１６を形成した後の後工程（ＢＥＯＬ）において、上部電極用コンタクトホール１９内に後述する上部電極用コンタクトプラグ２１を設ける際に、上部電極用コンタクトホール１９を介して強誘電体キャパシタ１６の内部に侵入しようとする水素によりキャパシタ絶縁膜（ＳＢＴ膜）１４がダメージを受けるおそれを抑制もしくは低減する水素バリア膜として機能する。本実施形態においては、この第１の吸着部材２０を、第２の吸着部材１７と同様にアルミナ（Ａｌ2Ｏ3 ）等のアルミニウム酸化物からなる膜を用いて形成する。このアルミニウム酸化膜２０は、例えばスパッタリング法あるいはＡＬＤ（ Atomic Layer Deposition ）法により成膜される。以下の説明においては、このアルミニウム酸化膜２０を第１水素バリア膜と称することとする。
【００３２】
この第１水素バリア膜２０は、その一部が強誘電体キャパシタ１６の上部電極１５と後述する上部電極用コンタクトプラグ２１との間に挟まれて設けられる。ところが、第１水素バリア膜２０および前述した第２水素バリア膜１７のように、水素を吸着する性質を有する材料は、一般的には殆どが絶縁物である。このため、第１水素バリア膜２０は、上部電極１５と上部電極用コンタクトプラグ２１との電気的伝導（導通）を何らかの方法により確保できる程度の膜厚に成膜される必要がある。そして、そのような導通を確保できる膜厚は水素吸着性を有する材料の種類により異なっている。本実施形態においては、第１水素バリア膜２０を介した上部電極１５と上部電極用コンタクトプラグ２１との導通を、トンネリング効果（トンネル電流）により確保する設定とする。したがって、少なくとも上部電極１５の露出面上においては、第１水素バリア膜２０は、その材料であるアルミニウム酸化膜２０が水素バリア膜として機能するとともにトンネリング効果を発揮できる膜厚になるまで堆積されることが好ましい。
【００３３】
本発明者らが行った実験によれば、アルミニウム酸化膜（第１水素バリア膜）２０を上部電極１５と上部電極用コンタクトプラグ２１との間に挟んで設ける構造において、アルミニウム酸化膜２０をＡＬＤ法により成膜する場合、アルミニウム酸化膜２０が水素バリア効果およびトンネリング効果を発揮できる膜厚は最大で約５．０ｎｍであることが分かった。本実施形態においては、第１水素バリア膜２０を、その膜厚が約２．５ｎｍの略均一な厚さからなる一様な薄膜形状になるまで、ＡＬＤ法により第２層目の層間絶縁膜１８の表面上および上部電極１５の露出面上に堆積させた。また、本発明者らが行った実験によれば、ＡＬＤ法による第１水素バリア膜２０の堆積工程の前および後の少なくとも一方において強誘電体キャパシタ１６に対して酸素回復熱処理を少なくとも１回施すことにより、強誘電体キャパシタ１６の電気的特性が改善されることが分かった。本実施形態においては、図示は省略するが、第１水素バリア膜２０の堆積工程の後に強誘電体キャパシタ１６に対して酸素回復熱処理を１回施すこととする。
【００３４】
続けて、少なくとも上部電極用コンタクトホール１９の内部を満たすまで、第１水素バリア膜２０の表面を覆ってアルミニウム（Ａｌ）や銅（Ｃｕ）等の導電体２１を設ける。この導電体２１は、例えばＣＶＤ法により設けられる。
【００３５】
次に、図６に示すように、ＣＭＰ法により第２層目の層間絶縁膜１８の表面上の不要な第１水素バリア膜２０および導電体２１を研磨して除去し、第１水素バリア膜２０および導電体２１を上部電極用コンタクトホール１９の内部に埋め込む。これにより、表面を第１水素バリア膜２０により覆われた少なくとも１本の上部電極用導電体２１を、第１水素バリア膜２０を介して強誘電体キャパシタ１６の上部電極１５に間接的に電気的に接続して第２層目の層間絶縁膜１８内に設ける。以下の説明においては、この上部電極用導電体２１を上部電極用コンタクトプラグと称することとする。
【００３６】
なお、上部電極用コンタクトプラグ２１をＣｕにより形成する場合、通常は上部電極用コンタクトプラグ２１の表面を覆ってバリアメタル膜が設けられるが、本実施形態においてはその説明を省略するとともに、図５および図６においてバリアメタル膜の図示を省略する。これは、後述する第２〜第７の各実施形態の説明およびそれら各実施形態において参照する図１０，１１，１５，１９，２３，２７，３１において同様である。
【００３７】
続けて、第１水素バリア膜２０および上部電極用コンタクトプラグ２１が埋め込まれた第２層目の層間絶縁膜１８の上に上層の配線層（上層配線）２２となる材料を設けるとともに、所定の形状に加工成形する。具体的には、アルミニウム（Ａｌ）や銅（Ｃｕ）等の導電体２２を上部電極用コンタクトプラグ２１の表面（露出面）に接触させつつ第２層目の層間絶縁膜１８の表面上に堆積させて、所定の形状に成形する。これにより、上部電極用コンタクトプラグ２１の上端部に直接接触するとともに、上部電極用コンタクトプラグ２１を介して強誘電体キャパシタ１６の上部電極１５に電気的に接続される上層配線２２を得る。
【００３８】
この後、具体的かつ詳細な説明および図示は省略するが、予め定められている所定の工程を経ることにより、図６に示す所望のキャパシタ構造を備える本実施形態に係る半導体装置２３を得る。すなわち、Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、およびＰｔ膜１３ｃの３層の積層膜からなる下部電極１３とＰｔ膜の単層膜からなる上部電極１５との間に強誘電体膜であるＳＢＴ膜からなるキャパシタ絶縁膜１４を挟んでなるとともに、上部電極１５と上部電極用コンタクトプラグ２１とがそれらの間の設けられたアルミニウム酸化膜からなる第１水素バリア膜２０を介して間接的に電気的に接続されており、かつ、下部電極１３（Ｉｒ膜１３ａ）が下部電極用コンタクトプラグ１２を介してＭＯＳＦＥＴ２のソース拡散領域９ａに電気的に接続されているとともに、上部電極１５と上部電極用コンタクトプラグ２１との接続部（コンタクト部）および下部電極１３（Ｉｒ膜１３ａ）の下部電極用コンタクトプラグ１２に接続されている側の主面（下部電極１３の下面）を除く表面をアルミニウム酸化膜からなる第２水素バリア膜１７により覆われている構造からなる強誘電体キャパシタ１６を備える強誘電体メモリ装置（ Ferro - electric Random Access Memory：ＦｅＲＡＭ）２３を得る。
【００３９】
次に、本実施形態に対する比較例について図７を参照しつつ簡潔に説明する。図７は、本実施形態の半導体装置に対する比較例に係る半導体装置を示す断面図である。
【００４０】
図７に示すように、この比較例に係るＦｅＲＡＭ１０１は、前述した特許文献１に係る強誘電体メモリの構造と略同じ構造を有している。ただし、特許文献１に係る強誘電体メモリの構造と異なり、上部電極用コンタクトプラグ１１７と上部電極１１４との接続部（コンタクト部）付近から強誘電体キャパシタ１１５内に侵入しようとする水素を遮断するために、上部電極用コンタクトプラグ１１７の表面が上部電極１１４との接続部を除いて水素バリア膜１１９により覆われている。このような構造からなるＦｅＲＡＭ１０１では、特許文献１に係る強誘電体メモリに比べると強誘電体キャパシタ１１５の内部に水素が侵入し難くなっており、キャパシタ絶縁膜１１３が水素によりダメージを受け難くなっている。
【００４１】
しかし、ＦｅＲＡＭ１０１も特許文献１に係る強誘電体メモリと同様に、上部電極１１４と上部電極用コンタクトプラグ１１７との間に水素バリア膜が設けられていない。したがって、ＦｅＲＡＭ１０１においても特許文献１に係る強誘電体メモリと同様に、本実施形態のＦｅＲＡＭ２３に比べると、後工程において水素によりキャパシタ絶縁膜１１３がダメージを受け易く、キャパシタ絶縁膜１１３の膜質および強誘電特性、ならびに強誘電体キャパシタ１１５の電気的特性が著しく劣化し易い。ひいては、ＦｅＲＡＭ１０１は、本実施形態に係るＦｅＲＡＭ２３に比べてその性能、信頼性、および品質等が著しく劣化し易い。すなわち、図７に示す構造からなるＦｅＲＡＭ１０１においても、後工程においてキャパシタ絶縁膜１１３が水素から受けるダメージを完全に防ぐには至っていない。
【００４２】
これらＦｅＲＡＭ１０１や特許文献１に係る強誘電体メモリに対して、本実施形態に係るＦｅＲＡＭ２３では、前述したように、強誘電体キャパシタ１６の表面が、上部電極１５と上部電極用コンタクトプラグ２１との接続部および下部電極１３の下面を除いて第２水素バリア膜１７により覆われている。それとともに、上部電極用コンタクトプラグ２１の表面が第１水素バリア膜２０により覆われており、上部電極１５と上部電極用コンタクトプラグ２１との間に第１水素バリア膜２０が設けられている。すなわち、強誘電体キャパシタ１６の表面は、第１水素バリア膜２０および第２水素バリア膜１７により略全面的に覆われている。このような構造によれば、ＦｅＲＡＭ２３では、その製造工程中、強誘電体キャパシタ１６を形成した後の後工程において上部電極用コンタクトホール１１内に上部電極用コンタクトプラグ２１を設ける際に、上部電極用コンタクトホール１１を介して強誘電体キャパシタ１６の内部に侵入しようとする水素を第１水素バリア膜２０により吸着（捕獲）して殆ど遮断（ブロック）することができる。これにより、ＦｅＲＡＭ２３では、後工程においてキャパシタ絶縁膜１４が水素によるダメージを受けるおそれを抑制もしくは低減することができる。
【００４３】
したがって、本実施形態に係るＦｅＲＡＭ２３は、比較例に係るＦｅＲＡＭ１０１や特許文献１に係る強誘電体メモリに比べて、キャパシタ絶縁膜１４の膜質および強誘電特性が劣化し難く、強誘電体キャパシタ１１５の電気的特性が劣化するおそれが殆どない。ひいては、ＦｅＲＡＭ２３は、ＦｅＲＡＭ１０１や特許文献１に係る強誘電体メモリに比べて、その性能、信頼性、および品質等が劣化し難い。本発明者らが行った試作実験によれば、前述した構造からなる強誘電体キャパシタ１６を備えるＦｅＲＡＭ２３は、キャパシタ絶縁膜１４の劣化に起因する各種の不良発生率やプラグイールド等の製造歩留まり（製品歩留まり）がＦｅＲＡＭ１０１や特許文献１に係る強誘電体メモリに比べて改善されていることが分かった。すなわち、ＦｅＲＡＭ２３は、ＦｅＲＡＭ１０１や特許文献１に係る強誘電体メモリに比べて性能、信頼性、品質、および生産効率等が向上されていることが分かった。
【００４４】
以上説明したように、この第１実施形態によれば、ＦｅＲＡＭ２３は、水素による強誘電体キャパシタ絶縁膜１４の劣化が抑制された強誘電体キャパシタ１６を備えているので、その性能、信頼性、品質、および生産効率等が向上されている。それとともに、この第１実施形態によれば、そのようなＦｅＲＡＭ２３を特別な工程を採用することなく効率よく、かつ、容易に製造することができる。
【００４５】
（第２の実施の形態）
次に、本発明に係る第２実施形態について図８〜図１１を参照しつつ説明する。図８〜図１１は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。また、特に断りの無い限り、本実施形態においても第１実施形態と同様の工程を採用することとする。
【００４６】
本実施形態においては、第１実施形態とは異なり、上部電極と上部電極用コンタクトプラグとの接続部に設けられる第１水素バリア膜を、略均一な膜厚を有する一様な薄膜形状ではなく、部分的に穴が開いている非一様な薄膜形状に形成して設ける。以下、詳しく説明する。
【００４７】
先ず、図８に示すように、ＭＯＳＦＥＴ２、第１層目の層間絶縁膜１０、下部電極用コンタクトプラグ１２、強誘電体キャパシタ１６、第２水素バリア膜１７、および第２層目の層間絶縁膜１８をＳｉ基板１上に設ける。続けて、第２層目の層間絶縁膜１８内に上部電極用コンタクトホール１９を形成するとともに、この上部電極用コンタクトホール１９の内壁面、上部電極用コンタクトホール１９により露出された強誘電体キャパシタ１６の上部電極１５（Ｐｔ膜１３ｃ）の表面、および第２層目の層間絶縁膜１８の表面を覆って第１水素バリア膜２０を設ける。ここで、コンタクトホール１９の側壁面上に形成された第１水素バリア膜２０は、第１実施形態と同様に、側壁吸着部材となる。本実施形態においては、第１水素バリア膜としてのアルミニウム酸化膜２０を、その膜厚が約５ｎｍになるまでＡＬＤ法により第２層目の層間絶縁膜１８の表面等の上に堆積させる。
【００４８】
次に、図９に示すように、上部電極用コンタクトホール１９内の第１水素バリア膜２０を、異方性のエッチング工程により部分的にエッチングして除去する。具体的には、約５ｎｍの膜厚で上部電極用コンタクトホール１９内に成膜された第１水素バリア膜２０のうち、上部電極用コンタクトホール１９の底面（上部電極１５の表面）上の第１水素バリア膜２０に対して、膜厚にして約２．５ｎｍ分の第１水素バリア膜２０をエッチバックする設定で反応性イオンエッチング（ Reactive Ion Etching：ＲＩＥ）等のドライエッチングを行う。
【００４９】
これにより、上部電極用コンタクトホール１９内のうち上部電極用コンタクトホール１９の内壁面上においては、約５ｎｍの膜厚の第１水素バリア膜２０を略そのままの均一な膜厚を有する一様な薄膜形状で残す。また、上部電極用コンタクトホール１９内のうち上部電極１５の表面上においては、上部電極１５の表面が部分的に露出するまで第１水素バリア膜２０を除去するとともに、上部電極１５の表面上に残る第１水素バリア膜（残膜）２０ａの膜厚が約５ｎｍから約２．５ｎｍになるまでエッチバックする。すなわち、上部電極１５の表面上においては、第１水素バリア膜２０ａの膜厚を上部電極用コンタクトホール１９の内壁面上の第１水素バリア膜２０の膜厚の約半分の厚さに設定する。それとともに、第１水素バリア膜２０ａを、略均一な膜厚を有する一様な薄膜形状ではなく、部分的に穴が開けられている非一様な薄膜形状に形成して上部電極１５の表面上に残す。この際、上部電極１５の表面上に残す第１水素バリア膜２０ａの量、もしくは第１水素バリア膜２０ａによる上部電極１５の被覆率は、第１水素バリア膜２０ａに開けられている各穴を通過して強誘電体キャパシタ１６（上部電極１５）の内部に侵入しようとする水素を第１水素バリア膜２０ａのゲッタリング効果により捕獲して、強誘電体キャパシタ１６内部への水素の混入を抑制もしくは低減することができる大きさに設定する。
【００５０】
このように、本実施形態においては、第１実施形態とは異なり、上部電極用コンタクトホール１９内に残す第１水素バリア膜（残膜）２０，２０ａを、上部電極用コンタクトホール１９の内壁面上においてはこれを全面的に覆う密な薄膜形状に形成するとともに、上部電極用コンタクトホール１９の底面上においてはこれを部分的に覆う疎な薄膜形状に形成する。続けて、図示は省略するが、第１水素バリア膜２０，２０ａを前述した形状に形成した後、強誘電体キャパシタ１６に対して酸素回復熱処理を１回施す。
【００５１】
次に、図１０に示すように、上部電極用コンタクトホール１９の内部に第１水素バリア膜２０，２０ａおよび上部電極用導電体３１を埋め込む。これにより、側面を第１水素バリア膜２０により覆われた上部電極用コンタクトプラグ３１を第２層目の層間絶縁膜１８内に設ける。前述したように、上部電極用コンタクトホール１９の底面（上部電極１５の表面）上に残された第１水素バリア膜２０ａには、複数個の穴が開けられている。したがって、本実施形態の上部電極用コンタクトプラグ３１は、第１実施形態の上部電極用コンタクトプラグ２１と異なり、その下端部（底部、底面）が部分的に強誘電体キャパシタ１６の上部電極１５の表面に直接接触する。
【００５２】
次に、図１１に示すように、上層配線２２を、上部電極用コンタクトプラグ３１の上端部に直接接触させて第２層目の層間絶縁膜１８の表面上に設ける。この後、具体的かつ詳細な説明および図示は省略するが、予め定められている所定の工程を経ることにより、図１１に示す所望のキャパシタ構造を備える本実施形態に係る半導体装置３２を得る。すなわち、強誘電体キャパシタ１６の上部電極１５と上部電極用コンタクトプラグ３１との間に設けられた第１水素バリア膜２０ａが複数個の穴が開けられている疎な薄膜形状に形成されているとともに、上部電極１５と上部電極用コンタクトプラグ３１とが部分的に直接電気的に接続されている構造を備えるＦｅＲＡＭ３２を得る。
【００５３】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、本実施形態においては、第１実施形態と異なり、上部電極１５と上部電極用コンタクトプラグ３１との接続部（コンタクト部、界面）に設けられている第１水素バリア膜２０ａが、複数個の穴が開いた疎な薄膜形状に形成されており、上部電極１５と上部電極用コンタクトプラグ３１とが部分的に直接接触している。このため、本実施形態においては、第１実施形態と異なり、上部電極１５と上部電極用コンタクトプラグ３１との導通を、第１水素バリア膜２０ａを流れるトンネル電流のみならず、上部電極１５と上部電極用コンタクトプラグ３１との間を直接流れる電流によっても確保することができる。したがって、本実施形態における上部電極１５と上部電極用コンタクトプラグ３１と間の電気伝導率は、第１実施形態における上部電極１５と上部電極用コンタクトプラグ２１と間の電気伝導率よりも向上されている。
【００５４】
また、上部電極１５と上部電極用コンタクトプラグ３１との接続部に設けられている第１水素バリア膜２０ａが、複数個の穴が開いた疎な薄膜形状に形成されているので、第１水素バリア膜２０，２０ａを設けた後の酸素回復熱処理における強誘電体キャパシタ１６に対する酸素の供給量が第１実施形態に比べて増加している。このため、本実施形態の強誘電体キャパシタ１６は、第１実施形態の強誘電体キャパシタ１６に比べて電気的特性がより改善されている。
【００５５】
（第３の実施の形態）
次に、本発明に係る第３実施形態について図１２〜図１５を参照しつつ説明する。図１２〜図１５は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。また、特に断りの無い限り、本実施形態においても第１実施形態と同様の工程を採用することとする。
【００５６】
本実施形態においては、第１実施形態とは異なり、第１水素バリア膜を、上部電極と上部電極用コンタクトプラグとの接続部ではなく、上部電極の内部に設ける。以下、詳しく説明する。
【００５７】
先ず、図１２に示すように、ＭＯＳＦＥＴ２、第１層目の層間絶縁膜１０、下部電極用コンタクトプラグ１２、下部電極１３（Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、Ｐｔ膜１３ｃ）、およびキャパシタ絶縁膜（ＳＢＴ膜）１４をＳｉ基板１上に設ける。続けて、キャパシタ絶縁膜１４の表面を覆って、上部電極４１となる材料を設ける。本実施形態においては、第１および第２の各実施形態と異なり、上部電極４１を、導電体および絶縁体から構成する。具体的には、上部電極４１のうち、導電体からなる部分を下層側４１ａと上層側４１ｃとの２層構造に形成する。そして、それら下層側導電部４１ａと上層側導電部４１ｃとの間に中層絶縁部としての第１水素バリア膜４１ｂを挟んで上部電極４１を構成する。したがって、先ず、キャパシタ絶縁膜１４の表面を覆って、上部電極４１のうち下層側導電部である下層側の上部電極４１ａを設ける。
【００５８】
次に、図１３に示すように、下層側上部電極４１ａの表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜４１ｂを設ける。この際、第１水素バリア膜４１ｂの膜厚は、これを上下から挟む下層側上部電極４１ａと後述する上層側上部電極４１ｃとの間においてトンネル電流が流れることができるとともに、上層側上部電極４１ｃ側からキャパシタ絶縁膜１４内に侵入しようとする水素を捕獲することができる大きさに設定される。本実施形態においては、第１水素バリア膜４１ｂを、その膜厚が約１ｎｍとなるまで下層側上部電極４１ａの表面上に堆積させる。
【００５９】
次に、図１４に示すように、第１水素バリア膜４１ｂの表面を覆って、上部電極４１のうち上層側導電部である上層側の上部電極４１ｃを設ける。この上層側上部電極４１ｃと下層側上部電極４１ａとは、ともに同じ材料で形成してもよいし、あるいは互いに異なる材料により形成しても構わない。本実施形態においては、第１実施形態の上部電極１５と同様に、上層側上部電極４１ｃおよび下層側上部電極４１ａをともにＰｔ膜を用いて形成する。
【００６０】
次に、図１５に示すように、リソグラフィ法およびエッチングにより、下部電極（Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、Ｐｔ膜１３ｃ）、キャパシタ絶縁膜（ＳＢＴ膜）１４、および上部電極４１（下層側上部電極４１ａ、第１水素バリア膜４１ｂ、上層側上部電極４１ｃ）を予め定められている強誘電体キャパシタ４２の形状に加工成形する。これまでの工程により、図１５に示すように、所望の構造からなる強誘電体キャパシタ４２を得る。すなわち、下部電極１３（Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、Ｐｔ膜１３ｃ）と、下層側上部電極（Ｐｔ膜）４１ａ、第１水素バリア膜（アルミニウム酸化膜）４１ｂ、および上層側上部電極（Ｐｔ膜）４１ｃの３層構造からなる上部電極４１との間にキャパシタ絶縁膜（ＳＢＴ膜）１４を挟んでなる強誘電体キャパシタ４２が、下部電極用コンタクトプラグ１２を介してＭＯＳＦＥＴ２のソース拡散領域９ａに電気的に接続されてＳｉ基板１の上方に設けられる。
【００６１】
続けて、強誘電体キャパシタ４２および第１層目の層間絶縁膜１０の表面を覆って、アルミニウム酸化膜からなる第２水素バリア膜１７および第２層目の層間絶縁膜１８を設ける。この後、第２層目の層間絶縁膜１８の表面を必要に応じて平坦化する。続けて、第２層目の層間絶縁膜１８および第２水素バリア膜１７をそれらの膜厚方向に沿って貫通して上部電極用コンタクトホール１９を開口する。これにより、上部電極（上層側上部電極４１ｃ）４１の表面を露出させる。続けて、上部電極用コンタクトホール１９の内壁面、上部電極用コンタクトホール１９により露出された上部電極４１（上層側上部電極４１ｃ）の表面、および第２層目の層間絶縁膜１８の表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜２０をその膜厚が約２．５ｎｍになるまで設ける。ここでも、コンタクトホール１９の側壁面上に形成された第１水素バリア膜２０は、第１および第２の各実施形態と同様に、側壁吸着部材となる。この後、強誘電体キャパシタ４２に対して酸素回復熱処理を１回施す。
【００６２】
続けて、上部電極用コンタクトホール１９内に設けられた第１水素バリア膜２０のうち、上部電極４１の表面上に設けられている第１水素バリア膜２０をドライエッチング等の異方性エッチングにより除去し、上部電極４１（上層側上部電極４１ｃ）の表面を再び露出させる。続けて、上部電極用コンタクトホール１９の内部に第１水素バリア膜２０および導電体４３を埋め込む。これにより、側面を第１水素バリア膜２０により覆われた上部電極用コンタクトプラグ４３を第２層目の層間絶縁膜１８内に設ける。本実施形態の上部電極用コンタクトプラグ４３は、第１実施形態の上部電極用コンタクトプラグ２１や第２実施形態の上部電極用コンタクトプラグ３１と異なり、その下端部（底部）が強誘電体キャパシタ１６の上部電極１５に全面的に直接接触する。続けて、上層配線２２を、上部電極用コンタクトプラグ４３の上端部に直接接触させて第２層目の層間絶縁膜１８の表面上に設ける。
【００６３】
この後、具体的かつ詳細な説明および図示は省略するが、予め定められている所定の工程を経ることにより、図１５に示す所望のキャパシタ構造を備える本実施形態に係る半導体装置４４を得る。すなわち、Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、およびＰｔ膜１３ｃの３層の積層膜からなる下部電極１３と、下層側上部電極（Ｐｔ膜）４１ａ、第１水素バリア膜（アルミニウム酸化膜）４１ｂ、および上層側上部電極（Ｐｔ膜）４１ｃの３層の積層膜からなる上部電極４１との間にＳＢＴ膜からなるキャパシタ絶縁膜１４を挟んでなるとともに、上部電極４１と上部電極用コンタクトプラグ４３とが全面的に直接接触して接続されている構造からなる強誘電体キャパシタ４２を備えるＦｅＲＡＭ４４を得る。
【００６４】
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、本実施形態においては、第１および第２の各実施形態と異なり、第１水素バリア膜２０が上部電極４１の中間部に設けられており、上部電極４１と上部電極用コンタクトプラグ４３との接続部（コンタクト部）には第１水素バリア膜２０が全く存在しない。このため、上部電極４１と上部電極用コンタクトプラグ４３とが全面的に直接接触している。これにより、本実施形態においては、第１および第２の各実施形態と異なり、上部電極４１と上部電極用コンタクトプラグ４３との導通の全てを、それらの間を直接流れる電流によって確保することができる。したがって、本実施形態における上部電極４１と上部電極用コンタクトプラグ４３と間の電気伝導率は、第１および第２の各実施形態における上部電極１５と上部電極用コンタクトプラグ２１，３１と間の電気伝導率よりも向上されている。
【００６５】
また、上部電極４１と上部電極用コンタクトプラグ４３との接続部には第１水素バリア膜２０が全く存在しないので、第１水素バリア膜２０を設けた後の酸素回復熱処理における強誘電体キャパシタ４２に対する酸素の供給量が第１および第２の各実施形態に比べて増加している。このため、本実施形態の強誘電体キャパシタ４２は、第１および第２の各実施形態の強誘電体キャパシタ１６に比べて電気的特性がさらに改善されている。
【００６６】
（第４の実施の形態）
次に、本発明に係る第４実施形態について図１６〜図１９を参照しつつ説明する。図１６〜図１９は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。また、特に断りの無い限り、本実施形態においても第１実施形態と同様の工程を採用することとする。
【００６７】
本実施形態においては、第１実施形態とは異なり、第１水素バリア膜を、上部電極と上部電極用コンタクトプラグとの接続部ではなく、下部電極と下部電極用コンタクトプラグとの接続部に設ける。これにより、第１層目の層間絶縁膜（下層側層間絶縁膜）や下部電極と下部電極用コンタクトプラグとの接続部から強誘電体キャパシタの内部に侵入しようとする水素を遮断（ブロック）して、強誘電体キャパシタの電気的特性の劣化を抑制する。以下、詳しく説明する。
【００６８】
先ず、図１６に示すように、ＭＯＳＦＥＴ２、第１層目の層間絶縁膜１０、および下部電極用コンタクトプラグ１２をＳｉ基板１上に設ける。続けて、第１層目の層間絶縁膜１０の表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜５１を設ける。本実施形態においては、第１水素バリア膜５１を、その膜厚が約２．５ｎｍになるまで第１層目の層間絶縁膜１０の表面上に堆積させる。
【００６９】
次に、図１７に示すように、第１水素バリア膜５１の表面を覆って、下部電極１３となるＩｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、およびＰｔ膜１３ｃ、キャパシタ絶縁膜となるＳＢＴ膜１４、ならびに上部電極となるＰｔ膜１５を、それぞれ順次積層して設ける。したがって、本実施形態では、下部電極（Ｉｒ膜１３ａ）と下部電極用コンタクトプラグ１２との間に第１水素バリア膜５１が設けられる。
【００７０】
次に、図１８に示すように、リソグラフィ法およびエッチングにより、第１水素バリア膜５１、下部電極１３（Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、Ｐｔ膜１３ｃ）、キャパシタ絶縁膜（ＳＢＴ膜）１４、および上部電極（Ｐｔ膜）１５を予め定められている強誘電体キャパシタ１６の形状に加工成形する。これまでの工程により、図１８に示すように、所望の構造からなる強誘電体キャパシタ１６を得る。すなわち、下部電極１３（Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、Ｐｔ膜１３ｃ）と上部電極（Ｐｔ膜）１５との間にキャパシタ絶縁膜（ＳＢＴ膜）１４を挟んでなる強誘電体キャパシタ１６が、その下部電極１３（Ｉｒ膜１３ａ）の下面を第１水素バリア膜（アルミニウム酸化膜）５１により覆われて、かつ、第１水素バリア膜５１および下部電極用コンタクトプラグ１２を介してＭＯＳＦＥＴ２のソース拡散領域９ａに電気的に接続されてＳｉ基板１の上方に設けられる。
【００７１】
続けて、第１水素バリア膜５１、強誘電体キャパシタ１６、および第１層目の層間絶縁膜１０の表面を覆って、アルミニウム酸化膜からなる第２水素バリア膜１７および第２層目の層間絶縁膜１８を設ける。この後、第２層目の層間絶縁膜１８の表面を必要に応じて平坦化する。続けて、第２層目の層間絶縁膜１８および第２水素バリア膜１７をそれらの膜厚方向に沿って貫通して上部電極用コンタクトホール１９を開口する。これにより、上部電極１５の表面を露出させる。続けて、上部電極用コンタクトホール１９の内壁面、上部電極用コンタクトホール１９により露出された上部電極１５の表面、および第２層目の層間絶縁膜１８の表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜２０をその膜厚が約２．５ｎｍになるまで設ける。ここでも、コンタクトホール１９の側壁面上に形成された第１水素バリア膜２０は、第１〜第３の各実施形態と同様に、側壁吸着部材となる。この後、強誘電体キャパシタ１６に対して酸素回復熱処理を１回施す。続けて、上部電極用コンタクトホール１９内に設けられた第１水素バリア膜２０のうち、上部電極１５の表面上に設けられている第１水素バリア膜２０をドライエッチング等の異方性エッチングにより除去し、上部電極１５の表面を再び露出させる。
【００７２】
次に、図１９に示すように、上部電極用コンタクトホール１９の内部に第１水素バリア膜２０および上部電極用導電体４３を埋め込む。これにより、側面を第１水素バリア膜２０により覆われた上部電極用コンタクトプラグ４３を第２層目の層間絶縁膜１８内に設ける。本実施形態の上部電極用コンタクトプラグ４３は、第３実施形態の上部電極用コンタクトプラグ４３と同様に、その下端部（底部）が強誘電体キャパシタ１６の上部電極１５に全面的に直接接触する。続けて、上層配線２２を、上部電極用コンタクトプラグ４３の上端部に直接接触させて第２層目の層間絶縁膜１８の表面上に設ける。
【００７３】
この後、具体的かつ詳細な説明および図示は省略するが、予め定められている所定の工程を経ることにより、図１９に示す所望のキャパシタ構造を備える本実施形態に係る半導体装置５２を得る。すなわち、Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、およびＰｔ膜１３ｃの３層の積層膜からなる下部電極１３とＰｔ膜の単層膜からなる上部電極１５との間にＳＢＴ膜からなるキャパシタ絶縁膜１４を挟んでなるとともに、下部電極１３（Ｉｒ膜１３ａ）の下面を第１水素バリア膜（アルミニウム酸化膜）５１により覆われており、かつ、この第１水素バリア膜５１を介して下部電極１３と下部電極用コンタクトプラグ１２とが間接的に電気的に接続されているとともに、上部電極１５と上部電極用コンタクトプラグ４３とが全面的に直接接触して接続されている構造からなる強誘電体キャパシタ１６を備えるＦｅＲＡＭ５２を得る。
【００７４】
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、本実施形態においては、上部電極１５と上部電極用コンタクトプラグ４３との接続部に第１水素バリア膜２０が設けられる第１および第２の各実施形態や、上部電極４１の内部に第１水素バリア膜４１ｂが設けられる第３実施形態とは異なり、下部電極１３（Ｉｒ膜１３ａ）と下部電極用コンタクトプラグ１２との接続部（コンタクト部）に第１水素バリア膜５１が設けられる。すなわち、第１〜第３のＦｅＲＡＭ２３，３２，４４が備える強誘電体キャパシタ１６，４２においてはキャパシタ絶縁膜１４よりも上側に第１水素バリア膜２０，４１ｂが設けられるが、本実施形態のＦｅＲＡＭ５２が備える強誘電体キャパシタ１６においてはキャパシタ絶縁膜１４よりも下側に第１水素バリア膜５１が設けられる。このような構造によれば、第１層目の層間絶縁膜１０や下部電極用コンタクトホール１１から強誘電体キャパシタ１６の内部に侵入しようとする水素を第１水素バリア膜５１により吸着、捕獲、遮断、あるいはブロックして、強誘電体キャパシタ１６の電気的特性の劣化を抑制もしくは低減することができる。
【００７５】
また、第１水素バリア膜５１を形成するアルミニウム酸化膜は、水素のみならず酸素（酸素原子、酸素分子、酸素イオン）も吸着、捕獲、遮断、あるいはブロックすることができる。すなわち、第１水素バリア膜５１は、水素遮断効果（水素ブロック効果）のみならず、酸素遮断効果（酸素ブロック効果）も有している。このような第１水素バリア膜５１を下部電極１３と下部電極用コンタクトプラグ１２との間に設けることにより、強誘電体キャパシタ１６の作製工程中の有酸素高温処理や前述した酸素回復処理を行う際に、上部電極１５、強誘電体キャパシタ絶縁膜１４、あるいは下部電極１３等を介して酸素が下部電極用コンタクトプラグ１２向けて移動（拡散）するのを抑制もしくは低減することできる。これにより、ＦｅＲＡＭ５２の製造工程中に下部電極用コンタクトプラグ１２が酸化されるおそれを抑制もしくは低減することできる。したがって、本実施形態のＦｅＲＡＭ５２は、下部電極用コンタクトプラグ１２のプラグイールドが向上されている。ひいては、ＦｅＲＡＭ５２は、その製品全体の製造歩留りが向上されている。
【００７６】
本発明者らは、本実施形態のＦｅＲＡＭ５２が備える強誘電体キャパシタ１６、および前述した第１実施形態のＦｅＲＡＭ２３に対する比較例に係るＦｅＲＡＭ１０１が備える強誘電体キャパシタ１１５のそれぞれに対して、通常よりも高温で酸素回復処理を施す実験を行った。この結果、下部電極１３と下部電極用コンタクトプラグ１２との間に第１水素バリア膜５１が設けられているＦｅＲＡＭ５２は、下部電極用コンタクトプラグ１１１と下部電極１１２との間に水素バリア膜が設けられていないＦｅＲＡＭ１０１の強誘電体キャパシタ１１５に比べて、下部電極用コンタクトプラグ１２と下部電極１３との間におけるコンタクトイールドが改善されていることが分かった。また、第１水素バリア膜は、上部電極側および下部電極側の少なくとも一方に設けることにより、前述した効果を発揮することが分かった。
【００７７】
（第５の実施の形態）
次に、本発明に係る第５実施形態について図２０〜図２３を参照しつつ説明する。図２０〜図２３は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１〜第４の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。また、特に断りの無い限り、本実施形態においても第１実施形態と同様の工程を採用することとする。
【００７８】
本実施形態においては、強誘電体キャパシタの下部電極および上部電極のそれぞれの構造を、第３実施形態のＦｅＲＡＭ４４が備える強誘電体キャパシタ４２の下部電極１３と上部電極４１とを逆にしたような構造とする。すなわち、下部電極の内部（中間部）に第１水素バリア膜を設けるとともに、上部電極を単一の導電体からなる単層膜として形成する。これにより、第４実施形態と同様に、第１層目の層間絶縁膜（下層側層間絶縁膜）や下部電極と下部電極用コンタクトプラグとの接続部から強誘電体キャパシタの内部に侵入しようとする水素を遮断（ブロック）して、強誘電体キャパシタの電気的特性の劣化を抑制する。以下、詳しく説明する。
【００７９】
先ず、図２０に示すように、ＭＯＳＦＥＴ２、第１層目の層間絶縁膜１０、および下部電極用コンタクトプラグ１２をＳｉ基板１上に設ける。続けて、第１層目の層間絶縁膜１０の表面を覆って、下部電極６１となる材料を設ける。本実施形態においては、第１〜第４の各実施形態と異なり、下部電極６１を、導電体および絶縁体から構成する。具体的には、下部電極６１のうち、導電体からなる部分を下層側６１ａと上層側６１ｃとの２層構造に形成する。そして、それら下層側導電部６１ａと上層側導電部６１ｃとの間に中層絶縁部としての第１水素バリア膜６１ｂを挟んで下部電極６１を構成する。したがって、先ず、第１層目の層間絶縁膜１０の表面を覆って、下部電極６１のうち下層側導電部である下層側の下部電極６１ａを設ける。
【００８０】
続けて、下層側下部電極６１ａの表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜６１ｂを設ける。この際、第１水素バリア膜６１ｂの膜厚は、第３実施形態と同様に、これを上下から挟む下層側下部電極６１ａと後述する上層側下部電極６１ｃとの間においてトンネル電流が流れることができるとともに、下層側下部電極６１ａ側からキャパシタ絶縁膜１４内に侵入しようとする水素を捕獲することができる大きさに設定される。本実施形態においては、第１水素バリア膜６１ｂを、その膜厚が約１ｎｍとなるまで下層側下部電極６１ａの表面上に堆積させる。
【００８１】
続けて、第１水素バリア膜６１ｂの表面を覆って、下部電極６１のうち上層側導電部である上層側の下部電極６１ｃを設ける。この上層側下部電極６１ｃと下層側下部電極６１ａとは、第３実施形態と同様にともに同じ材料で形成してもよいし、あるいは互いに異なる材料により形成しても構わない。本実施形態においては、第３実施形態と異なり、上層側上部電極６１ｃをＰｔ膜を用いて形成するとともに、下層側上部電極６１ａをＩｒ膜を用いて形成する。
【００８２】
次に、図２１に示すように、上層側下部電極（Ｐｔ膜）６１ｃの表面を覆って、キャパシタ絶縁膜となるＳＢＴ膜１４、および上部電極となるＰｔ膜１５を、それぞれ順次積層して設ける。
【００８３】
次に、図２２に示すように、リソグラフィ法およびエッチングにより、下部電極６１（下層側下部電極６１ａ、第１水素バリア膜６１ｂ、上層側下部電極６１ｃ）、キャパシタ絶縁膜（ＳＢＴ膜）１４、および上部電極（Ｐｔ膜）１５、を予め定められている強誘電体キャパシタ６２の形状に加工成形する。これまでの工程により、図２２に示すように、所望の構造からなる強誘電体キャパシタ６２を得る。すなわち、下部電極６１および上部電極１５のそれぞれの構造が、第３実施形態のＦｅＲＡＭ４４が備える強誘電体キャパシタ４２の下部電極１３と上部電極４１とを逆にしたような構造からなる強誘電体キャパシタ６２を得る。具体的には、下層側下部電極（Ｉｒ膜）６１ａ、第１水素バリア膜（アルミニウム酸化膜）６１ｂ、および上層側下部電極（Ｐｔ膜）６１ｃの３層構造からなる下部電極６１と上部電極（Ｐｔ膜）１５との間にキャパシタ絶縁膜（ＳＢＴ膜）１４を挟んでなる強誘電体キャパシタ６２が、下部電極用コンタクトプラグ１２を介してＭＯＳＦＥＴ２のソース拡散領域９ａに電気的に接続されてＳｉ基板１の上方に設けられる。
【００８４】
続けて、強誘電体キャパシタ６２および第１層目の層間絶縁膜１０の表面を覆って、アルミニウム酸化膜からなる第２水素バリア膜１７および第２層目の層間絶縁膜１８を設ける。この後、第２層目の層間絶縁膜１８の表面を必要に応じて平坦化する。続けて、第２層目の層間絶縁膜１８および第２水素バリア膜１７をそれらの膜厚方向に沿って貫通して上部電極用コンタクトホール１９を開口する。これにより、上部電極１５の表面を露出させる。続けて、上部電極用コンタクトホール１９の内壁面、上部電極用コンタクトホール１９により露出された上部電極１５の表面、および第２層目の層間絶縁膜１８の表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜２０をその膜厚が約２．５ｎｍになるまで設ける。ここでも、コンタクトホール１９の側壁面上に形成された第１水素バリア膜２０は、第１〜第４の各実施形態と同様に、側壁吸着部材となる。この後、強誘電体キャパシタ６２に対して酸素回復熱処理を１回施す。続けて、上部電極用コンタクトホール１９内に設けられた第１水素バリア膜２０のうち、上部電極１５の表面上に設けられている第１水素バリア膜２０をドライエッチング等の異方性エッチングにより除去し、上部電極１５の表面を再び露出させる。
【００８５】
次に、図２３に示すように、上部電極用コンタクトホール１９の内部に第１水素バリア膜２０および上部電極用導電体４３を埋め込む。これにより、側面を第１水素バリア膜２０により覆われた上部電極用コンタクトプラグ４３を第２層目の層間絶縁膜１８内に設ける。本実施形態の上部電極用コンタクトプラグ４３は、第３および第４の各実施形態の上部電極用コンタクトプラグ４３と同様に、その下端部（底部）が強誘電体キャパシタ１６の上部電極１５に全面的に直接接触する。続けて、上層配線２２を、上部電極用コンタクトプラグ４３の上端部に直接接触させて第２層目の層間絶縁膜１８の表面上に設ける。
【００８６】
この後、具体的かつ詳細な説明および図示は省略するが、予め定められている所定の工程を経ることにより、図２３に示す所望のキャパシタ構造を備える本実施形態に係る半導体装置５２を得る。すなわち、下層側下部電極（Ｉｒ膜）６１ａ、第１水素バリア膜（アルミニウム酸化膜）６１ｂ、および上層側下部電極（Ｐｔ膜）６１ｃの３層の積層膜からなる下部電極６１とＰｔ膜の単層膜からなる上部電極１５との間にＳＢＴ膜からなるキャパシタ絶縁膜１４を挟んでなるとともに、下部電極６１（下層側下部電極６１ａ）と下部電極用コンタクトプラグ１２とが全面的に直接接触して接続されており、かつ、上部電極１５と上部電極用コンタクトプラグ４３とが全面的に直接接触して接続されている構造からなる強誘電体キャパシタ６２を備えるＦｅＲＡＭ６３を得る。
【００８７】
以上説明したように、この第５実施形態によれば、前述した第１〜第４の各実施形態と同様の効果を得ることができる。また、本発明者らは、第４実施形態と同様に、本実施形態のＦｅＲＡＭ６３が備える強誘電体キャパシタ６２、および前述した第１実施形態のＦｅＲＡＭ２３に対する比較例に係るＦｅＲＡＭ１０１が備える強誘電体キャパシタ１１５のそれぞれに対して、通常よりも高温で酸素回復処理を施す実験を行った。この結果、第４実施形態と同様に、下部電極６１の中間部に第１水素バリア膜５１が設けられているＦｅＲＡＭ６３は、下部電極用コンタクトプラグ１１１と下部電極１１２との間に水素バリア膜が設けられていないＦｅＲＡＭ１０１の強誘電体キャパシタ１１５に比べて、下部電極用コンタクトプラグ１２と下部電極６１との間におけるコンタクトイールドが改善されていることが分かった。
【００８８】
（第６の実施の形態）
次に、本発明に係る第６実施形態について図２４〜図２７を参照しつつ説明する。図２４〜図２７は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１〜第５の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。また、特に断りの無い限り、本実施形態においても第１実施形態と同様の工程を採用することとする。
【００８９】
本実施形態においては、第１〜第５の各実施形態と異なり、下部電極に接続される下部電極用コンタクトプラグの本数、および上部電極に接続される上部電極用コンタクトプラグの本数を、それぞれ１本ではなく複数本に設定する。これにより、下部電極と下部電極用コンタクトプラグおよび上部電極と上部電極用コンタクトプラグとの、それぞれの接続部（コンタクト部）におけるプラグイールド（コンタクトイールド）の改善を図る。以下、詳しく説明する。
【００９０】
先ず、図２４に示すように、ＭＯＳＦＥＴ２、第１層目の層間絶縁膜１０、および下部電極用コンタクトプラグ１２をＳｉ基板１上に設ける。ただし、本実施形態においては、第１〜第５の各実施形態と異なり、下部電極用コンタクトプラグ１２を１本ではなく２本設ける。
【００９１】
次に、図２５に示すように、第１層目の層間絶縁膜１０の表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜５１を設ける。本実施形態においては、第１水素バリア膜５１を、その膜厚が約２．５ｎｍになるまで第１層目の層間絶縁膜１０の表面上に堆積させる。続けて、第１水素バリア膜５１の表面を覆って、下部電極１３となるＩｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、およびＰｔ膜１３ｃ、キャパシタ絶縁膜となるＳＢＴ膜１４、ならびに上部電極となるＰｔ膜１５を、それぞれ順次積層して設ける。したがって、本実施形態では、第４実施形態と同様に、下部電極（Ｉｒ膜１３ａ）と２本の下部電極用コンタクトプラグ１２との間に第１水素バリア膜５１が設けられる。
【００９２】
次に、図２６に示すように、リソグラフィ法およびエッチングにより、第１水素バリア膜５１、下部電極１３（Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、Ｐｔ膜１３ｃ）、キャパシタ絶縁膜（ＳＢＴ膜）１４、および上部電極（Ｐｔ膜）１５を予め定められている強誘電体キャパシタ１６の形状に加工成形する。これまでの工程により、図２６に示すように、所望の構造からなる強誘電体キャパシタ１６を得る。すなわち、第４実施形態と同様に、下部電極１３（Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、Ｐｔ膜１３ｃ）と上部電極（Ｐｔ膜）１５との間にキャパシタ絶縁膜（ＳＢＴ膜）１４を挟んでなる強誘電体キャパシタ１６が、その下部電極１３（Ｉｒ膜１３ａ）の下面を第１水素バリア膜（アルミニウム酸化膜）５１により覆われて、かつ、第１水素バリア膜５１および２本の下部電極用コンタクトプラグ１２を介してＭＯＳＦＥＴ２のソース拡散領域９ａに電気的に接続されてＳｉ基板１の上方に設けられる。
【００９３】
続けて、第１水素バリア膜５１、強誘電体キャパシタ１６、および第１層目の層間絶縁膜１０の表面を覆って、アルミニウム酸化膜からなる第２水素バリア膜１７および第２層目の層間絶縁膜１８を設ける。この後、第２層目の層間絶縁膜１８の表面を必要に応じて平坦化する。続けて、第２層目の層間絶縁膜１８および第２水素バリア膜１７をそれらの膜厚方向に沿って貫通して上部電極用コンタクトホール１９を２箇所に開口する。これにより、上部電極１５の表面を２箇所露出させる。続けて、各上部電極用コンタクトホール１９の内壁面、上部電極用コンタクトホール１９により露出された上部電極１５の表面、および第２層目の層間絶縁膜１８の表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜２０をその膜厚が約２．５ｎｍになるまで設ける。ここでも、コンタクトホール１９の側壁面上に形成された第１水素バリア膜２０は、第１〜第５の各実施形態と同様に、側壁吸着部材となる。この後、強誘電体キャパシタ１６に対して酸素回復熱処理を１回施す。
【００９４】
次に、図２７に示すように、各上部電極用コンタクトホール１９の内部に第１水素バリア膜２０および上部電極用導電体２１を埋め込む。これにより、側面および底面を第１水素バリア膜２０により覆われた２本の上部電極用コンタクトプラグ２１を第２層目の層間絶縁膜１８内に設ける。本実施形態の各上部電極用コンタクトプラグ２１は、第１実施形態の上部電極用コンタクトプラグ２１と同様に、ともにそれらの下端部（底部）が第１水素バリア膜２０を介して強誘電体キャパシタ１６の上部電極１５に間接的に電気的に接続される。続けて、各上部電極用コンタクトプラグ２１を互いに電気的に接続するように、上層配線７１を各上部電極用コンタクトプラグ２１の上端部に直接接触させて第２層目の層間絶縁膜１８の表面上に設ける。
【００９５】
この後、具体的かつ詳細な説明および図示は省略するが、予め定められている所定の工程を経ることにより、図２７に示す所望のキャパシタ構造を備える本実施形態に係る半導体装置７２を得る。すなわち、Ｉｒ膜１３ａ、ＩｒＯ2 膜１３ｂ、およびＰｔ膜１３ｃの３層の積層膜からなる下部電極１３とＰｔ膜の単層膜からなる上部電極１５との間にＳＢＴ膜からなるキャパシタ絶縁膜１４を挟んでなるとともに、下部電極１３（Ｉｒ膜１３ａ）の下面を第１水素バリア膜（アルミニウム酸化膜）５１により覆われており、かつ、この第１水素バリア膜５１を介して下部電極１３と２本の下部電極用コンタクトプラグ１２とが間接的に電気的に接続されているとともに、上部電極１５と２本の上部電極用コンタクトプラグ２１とが第１水素バリア膜２０を介して間接的に電気的に接続されている構造からなる強誘電体キャパシタ１６を備えるＦｅＲＡＭ５２を得る。
【００９６】
以上説明したように、この第６実施形態によれば、前述した第１〜第５の各実施形態と同様の効果を得ることができる。また、第１〜第５の各実施形態のように、絶縁性物質である第１水素バリア膜２０，４１ｂ，５１，６１ｂを、上部電極１５と上部電極用コンタクトプラグ２１との接続部（コンタクト部）、上部電極４１の内部、下部電極１３と下部電極用コンタクトプラグ１２との接続部、あるいは下部電極６１の内部に設けると、その設け方によっては、下部電極１３，６１と下部電極用コンタクトプラグ１２および上部電極１５，４１と上部電極用コンタクトプラグ２１，３１，４３とのそれぞれの接続部におけるプラグイールドが低減するおそれがある。例えば、下部電極１３，６１と下部電極用コンタクトプラグ１２および上部電極１５，４１と上部電極用コンタクトプラグ２１，３１，４３とのそれぞれの接続部におけるプラグイールドが、前述した第１実施形態のＦｅＲＡＭ２３に対する比較例に係るＦｅＲＡＭ１０１の下部電極１１２と下部電極用コンタクトプラグ１１１および上部電極１１４と上部電極用コンタクトプラグ１１７とのそれぞれの接続部におけるプラグイールドに比べて低減するおそれがある。
【００９７】
このようなおそれを回避するために、本実施系形態のように下部電極用コンタクトプラグ１２および上部電極用コンタクトプラグ２１の本数をそれぞれ１本から２本に増やす。これにより、下部電極１３と２本の下部電極用コンタクトプラグ１２との接続部および上部電極１５と２本の上部電極用コンタクトプラグ２１との接続部におけるプラグイールド（コンタクトイールド）の低減を抑制したり、あるいは改善したりすることができる。
【００９８】
本発明者らが行った実験によれば、本実施形態に係るＦｅＲＡＭ７２は、第１〜第５の各実施形態に係るＦｅＲＡＭ２３，３２，４４，５２，６３に比べて、下部電極１３と２本の下部電極用コンタクトプラグ１２との接続部および上部電極１５と２本の上部電極用コンタクトプラグ２１との接続部におけるプラグイールドが改善されていることが分かった。すなわち、本実施形態に係るＦｅＲＡＭ７２は、第１〜第５の各実施形態に係るＦｅＲＡＭ２３，３２，４４，５２，６３に比べて、プラグイールドに起因する不良発生率が低減されており、製品歩留まりが向上されていることが分かった。また、下部電極用コンタクトプラグ１２および上部電極用コンタクトプラグ２１のそれぞれの本数、すなわち下部電極１３と下部電極用コンタクトプラグ１２との接続部および上部電極１５と２本の上部電極用コンタクトプラグ２１との接続部のそれぞれの箇所数を多くするに連れて、ＦｅＲＡＭ７２の製品歩留まりを向上できることが分かった。
【００９９】
（第７の実施の形態）
次に、本発明に係る第７実施形態について図２８〜図３１を参照しつつ説明する。図２８〜図３１は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１〜第６の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。また、特に断りの無い限り、本実施形態においても第１実施形態と同様の工程を採用することとする。
【０１００】
本実施形態においては、第１〜第６の各実施形態と異なり、容量素子の容量絶縁膜（キャパシタ絶縁膜）および上部電極を下部電極よりも小さく形成する。そして、下部電極用コンタクトプラグを上部電極用コンタクトプラグと同様に容量素子の上方から下部電極に電気的に接続させる。また、容量絶縁膜をＳＢＴ膜ではなくＰＺＴ膜により形成する。以下、詳しく説明する。
【０１０１】
先ず、図２８に示すように、ＭＯＳＦＥＴ２および第１層目の層間絶縁膜１０をＳｉ基板１上に設ける。続けて、ＭＯＳＦＥＴ２のドレイン拡散領域９ｂの上方の少なくとも１箇所において第１層目の層間絶縁膜１０をその膜厚方向に貫通して第１の上部電極用コンタクトホール８１を形成し、ドレイン拡散領域９ｂの表面を露出させる。続けて、ＣＶＤ法およびＣＭＰ法等を用いて、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）、あるいはタングステン（Ｗ）等の導電体８２を第１の上部電極用コンタクトホール８１の内部に埋め込む。これにより、少なくとも１本の第１の上部電極用導電体８２をドレイン拡散領域９ｂに電気的に接続して第１層目の層間絶縁膜１０内に設ける。この第１の上部電極用導電体８２は、後述する強誘電体キャパシタ８８の上部電極８７に電気的に接続される第１の上部電極用コンタクトプラグとなる。
【０１０２】
続けて、第１の上部電極用コンタクトプラグ８２が形成された第１層目の層間絶縁膜１０の表面を覆って、強誘電体キャパシタ８８を形成する材料を設ける。本実施形態においては、強誘電体キャパシタ８８の下部電極８３を、第５実施形態と同様に、導電体および絶縁体から構成する。具体的には、下部電極８３のうち、導電体からなる部分を下層側８３ａと上層側８３ｃとの２層構造に形成する。そして、それら下層側導電部８３ａと上層側導電部８３ｃとの間に絶縁体からなる第１水素バリア膜８１ｂを挟んで下部電極８３を構成する。同様に、強誘電体キャパシタ８８の上部電極８７を、第３実施形態と同様に、導電体および絶縁体から構成する。具体的には、上部電極８７のうち、導電体からなる部分を下層側８７ａと上層側８７ｃとの２層構造に形成する。そして、それら下層側導電部８７ａと上層側導電部８７ｃとの間に絶縁体からなる第１水素バリア膜８７ｂを挟んで上部電極８７を構成する。また、本実施形態においては、強誘電体キャパシタ８８の下部電極８３と容量絶縁膜（キャパシタ絶縁膜）８５との間および上部電極８７とキャパシタ絶縁膜８５との間に、それぞれ第１の水素バリア膜８４，８６を設ける。
【０１０３】
したがって、先ず、第１層目の層間絶縁膜１０の表面を覆って、下部電極８３のうち下層側導電部である下層側の下部電極８３ａを設ける。続けて、下層側下部電極８３ａの表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜８３ｂを設ける。この際、第１水素バリア膜８３ｂは、その膜厚が約１ｎｍとなるまで下層側下部電極８３ａの表面上に堆積される。続けて、第１水素バリア膜８３ｂの表面を覆って、下部電極８３のうち上層側導電部である上層側の下部電極８３ｃを設ける。この上層側下部電極８３ｃと下層側下部電極８３ａとは、第３実施形態の上部電極４１と同様にともに同じ材料で形成してもよいし、あるいは第５実施形態の下部電極６１と同様に互いに異なる材料により形成しても構わない。本実施形態においては、第３実施形態の上部電極４１と同様に、上層側下部電極８３ｃおよび下層側下部電極８３ａをともにＰｔ膜を用いて形成する。
【０１０４】
続けて、上層側下部電極（Ｐｔ膜）８３ｃの表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜８４を設ける。この下部電極８３上の第１水素バリア膜８４は、下部電極８３中の第１水素バリア膜８３ｂと異なり、その膜厚が約２．５ｎｍとなるまで上層側下部電極８３ｃの表面上に堆積される。続けて、第１水素バリア膜８４の表面を覆って、キャパシタ絶縁膜となる強誘電体膜８５を設ける。本実施形態においては、第１〜第６の各実施形態と異なり、ＳＢＴ膜１４ではなくＰｂＺｒxＴｉ1-xＯ3 膜（Ｐｂ−Ｚｒ−Ｔｉ−Ｏ膜［＝ＰＺＴ膜］）を用いてキャパシタ絶縁膜８５を形成する。このＰＺＴ膜８５は、ＳＢＴ膜１４と同様にスパッタリング法により成膜される。続けて、キャパシタ絶縁膜（ＰＺＴ膜）８５の表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜８６を設ける。このキャパシタ絶縁膜８５上の第１水素バリア膜８６は、下部電極８３上の第１水素バリア膜８４と同様に、その膜厚が約２．５ｎｍとなるまでキャパシタ絶縁膜８５の表面上に堆積される。
【０１０５】
続けて、第１水素バリア膜８６の表面を覆って、上部電極８７のうち下層側導電部である下層側の上部電極８７ａを設ける。続けて、下層側上部電極８７ａの表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜８７ｂを設ける。この第１水素バリア膜８７ｂは、下部電極８３中の第１水素バリア膜８３ｂと同様に、その膜厚が約１ｎｍとなるまで下層側上部電極８７ａの表面上に堆積される。続けて、第１水素バリア膜８７ｂの表面を覆って、上部電極８７のうち上層側導電部である上層側の上部電極８７ｃを設ける。この上層側上部電極８７ｃと下層側上部電極８７ａとは、下部電極８３や第３実施形態の上部電極４１と同様にともに同じ材料で形成してもよいし、あるいは第５実施形態の下部電極６１と同様に互いに異なる材料により形成しても構わない。本実施形態においては、下部電極８３や第３実施形態の上部電極４１と同様に、上層側上部電極８７ｃおよび下層側上部電極８７ａをともにＰｔ膜を用いて形成する。
【０１０６】
次に、図２９に示すように、リソグラフィ法およびエッチングにより、下部電極８３（下層側下部電極８３ａ、第１水素バリア膜８３ｂ、上層側下部電極８３ｃ）、第１水素バリア膜８４、キャパシタ絶縁膜（ＰＺＴ膜）８５、第１水素バリア膜８６、および上部電極８７（下層側下部電極８７ａ、第１水素バリア膜８７ｂ、上層側下部電極８７ｃ）、を予め定められている強誘電体キャパシタ８８の形状に加工成形する。具体的には、図２９に示すように、第１層目の層間絶縁膜１０の表面上に全面的に設けられた下部電極８３、第１水素バリア膜８４、キャパシタ絶縁膜８５、第１水素バリア膜８６、および上部電極８７を、それらが後述する第２水素バリア膜８９により覆われた状態においても第１の上部電極用コンタクトプラグ８２の表面が露出するように小さく形成する。それとともに、第１〜第６の各実施形態と異なり、第１水素バリア膜８４、キャパシタ絶縁膜８５、第１水素バリア膜８６、および上部電極８７を下部電極８３よりも小さく形成する。
【０１０７】
これまでの工程により、図２９に示すように、所望の構造からなる強誘電体キャパシタ８８を得る。すなわち、下部電極８３が第５実施形態のＦｅＲＡＭ６３が備える強誘電体キャパシタ６２の下部電極６１と同様の構造からなるとともに、上部電極８７が第３実施形態のＦｅＲＡＭ４４が備える強誘電体キャパシタ４２の上部電極４１と同様の構造からなり、かつ、下部電極８３および上部電極８７とＰＺＴ膜からなるキャパシタ絶縁膜８５との間にそれぞれ第１の水素バリア膜８４，８６を挟んでなるとともに、第１水素バリア膜８４、キャパシタ絶縁膜８５、第１水素バリア膜８６、および上部電極８７が下部電極８３よりも小さく形成されている強誘電体キャパシタ８８を得る。具体的には、下層側下部電極（Ｐｔ膜）８３ａ、第１水素バリア膜（アルミニウム酸化膜）８３ｂ、および上層側下部電極（Ｐｔ膜）８３ｃの３層構造からなる下部電極８３とキャパシタ絶縁膜（ＰＺＴ膜）８５との間に第１の水素バリア膜８４が設けられているとともに、下層側上部電極（Ｐｔ膜）８７ａ、第１水素バリア膜８７ｂ、および上層側上部電極（Ｐｔ膜）８７ｃの３層構造からなる上部電極８７とキャパシタ絶縁膜８５との間に第１の水素バリア膜８６が設けられており、かつ、第１水素バリア膜８４、キャパシタ絶縁膜８５、第１水素バリア膜８６、および上部電極８７が下部電極８３よりも小さく形成されている強誘電体キャパシタ８８が、Ｓｉ基板１の上方に設けられる。
【０１０８】
続けて、強誘電体キャパシタ８８および第１層目の層間絶縁膜１０の表面を覆って、アルミニウム酸化膜からなる第２水素バリア膜８９を設ける。続けて、第１の上部電極用コンタクトプラグ８２の表面が露出するまで、第２水素バリア膜８９をエッチングにより小さく形成する。
【０１０９】
次に、図３０に示すように、第２水素バリア膜８９により覆われた強誘電体キャパシタ８８および第１の上部電極用コンタクトプラグ８２の表面が露出された第１層目の層間絶縁膜１０の表面を覆って、第２層目の層間絶縁膜１８を設ける。この後、第２層目の層間絶縁膜１８の表面を必要に応じて平坦化する。続けて、下部電極８３の上方のうちキャパシタ絶縁膜８５や上部電極８７などと重なっていない位置において、第２層目の層間絶縁膜１８および第２水素バリア膜８９をそれらの膜厚方向に沿って貫通して下部電極用コンタクトホール９０を２箇所に開口する。これにより、下部電極８３の表面を２箇所露出させる。同様に、上部電極８７の上方において第２層目の層間絶縁膜１８および第２水素バリア膜８９をそれらの膜厚方向に沿って貫通して第２の上部電極用コンタクトホール９１を２箇所に開口する。これにより、上部電極８７の表面を２箇所露出させる。
【０１１０】
続けて、各下部電極用コンタクトホール９０の内壁面、下部電極用コンタクトホール９０により露出された下部電極８３（上層側下部電極８３ｃ）の表面、各第２の上部電極用コンタクトホール９１の内壁面、各第２の上部電極用コンタクトホール９１により露出された上部電極８７（上層側上部電極８７ｃ）の表面、および第２層目の層間絶縁膜１８の表面を覆って、アルミニウム酸化膜からなる第１水素バリア膜９２をその膜厚が約５ｎｍになるまで設ける。ここでも、各下部電極用コンタクトホール９０の側壁面上および各第２の上部電極用コンタクトホール９１の側壁面上に形成された第１水素バリア膜９２は、第１〜第５の各実施形態と同様に、側壁吸着部材となる。
【０１１１】
続けて、第２実施形態と同様の工程により、各下部電極用コンタクトホール９０内に残す第１水素バリア膜（残膜）９２，９２ａを、各下部電極用コンタクトホール９０の内壁面上においてはこれを全面的に覆う密で一様な薄膜形状に形成するとともに、各下部電極用コンタクトホール１９の底面（下部電極８３の表面）上においてはこれを部分的に覆う疎で非一様な薄膜形状に形成する。同様に、各第２の上部電極用コンタクトホール９１内に残す第１水素バリア膜９２，９２ａを、各第２の上部電極用コンタクトホール９１の内壁面上においてはこれを全面的に覆う密で一様な薄膜形状に形成するとともに、各第２の上部電極用コンタクトホール１９の底面（上部電極８７の表面）上においてはこれを部分的に覆う疎で非一様な薄膜形状に形成する。
【０１１２】
具体的には、各下部電極用コンタクトホール９０の内壁面上には、これを全面的に覆うように約５ｎｍの膜厚の第１水素バリア膜９２を略そのままの均一な膜厚を有する一様な薄膜形状で残す。これに対して、各下部電極用コンタクトホール９０の底面上には、これが部分的に露出するように第１水素バリア膜９２ａに複数個の穴を開けるとともに第１水素バリア膜９２ａの膜厚を約５ｎｍから約２．５ｎｍに薄肉化して、非一様な薄膜形状の第１水素バリア膜９２ａに形成して残す。同様に、各第２の上部電極用コンタクトホール９１の内壁面上には、これを全面的に覆うように約５ｎｍの膜厚の第１水素バリア膜９２を略そのままの均一な膜厚を有する一様な薄膜形状で残す。これに対して、各第２の上部電極用コンタクトホール９１の底面上には、これが部分的に露出するように第１水素バリア膜９２ａに複数個の穴を開けるとともに第１水素バリア膜９２ａの膜厚を約５ｎｍから約２．５ｎｍに薄肉化して、非一様な薄膜形状の第１水素バリア膜９２ａに形成して残す。この後、強誘電体キャパシタ８８に対して酸素回復熱処理を１回施す。
【０１１３】
また、第１の上部電極用コンタクトプラグ８２上方の少なくとも１箇所において、第１水素バリア膜９２および第２層目の層間絶縁膜１８をそれらの膜厚方向に沿って貫通して第３の上部電極用コンタクトホール９３を開口する。これにより、第１の上部電極用コンタクトプラグ８２の表面を少なくとも１箇所露出させる。この第３の上部電極用コンタクトホール９３の形成は、前述した第１水素バリア膜９２，９２ａの加工形成を行う際に併せて行ってもよいし、あるいはその前後に行っても構わない。
【０１１４】
次に、図３１に示すように、各下部電極用コンタクトホール９０の内部に、下部電極用導電体９４を第１水素バリア膜９２，９２ａとともに埋め込む。これにより、第２実施形態の上部電極用コンタクトプラグ３１と同様に、側面を第１水素バリア膜９２により覆われているとともに、下端部（底部）が強誘電体キャパシタ８８の下部電極８３（上層側下部電極８３ｃ）の表面に部分的に直接接触している下部電極用コンタクトプラグ９４を、第２層目の層間絶縁膜１８内に２本設ける。すなわち、本実施形態においては、第１〜第６の各実施形態と異なり、各下部電極用コンタクトプラグ９４を、下部電極８３の上方から下部電極８３に電気的に接続させて設ける。
【０１１５】
また、各第２の上部電極用コンタクトホール９１の内部に、第２の上部電極用導電体９５を第１水素バリア膜９２，９２ａとともに埋め込む。これにより、側面を第１水素バリア膜９２により覆われているとともに、下端部（底部、底面）が強誘電体キャパシタ８８の上部電極８７（上層側上部電極８７ｃ）に部分的に直接接触している第２の上部電極用コンタクトプラグ（上部電極用導電体）９５を、第２層目の層間絶縁膜１８内に２本設ける。
【０１１６】
さらに、第３の上部電極用コンタクトホール９３の内部に、第３の上部電極用導電体９６を単独で埋め込む。これにより、第１の上部電極用コンタクトプラグ８２の表面（上面）に直接接触して電気的に接続する第３の上部電極用コンタクトプラグ（上部電極用導電体）９６を、第２層目の層間絶縁膜１８内に少なくとも１本設ける。
【０１１７】
続けて、下部電極用上層配線９７を、各下部電極用コンタクトプラグ９４の上端部に直接接触させて第２層目の層間絶縁膜１８の表面上に設ける。同様に、上部電極用上層配線９８を、各第２の上部電極用コンタクトプラグ９５の上端部および第３の上部電極用コンタクトプラグ９６の上端部に直接接触させて第２層目の層間絶縁膜１８の表面上に設ける。これにより、強誘電体キャパシタ８８の上部電極８７は、第１〜第３の各上部電極用コンタクトプラグ８２，９５，９６および上部電極用上層配線９８を介して、ＭＯＳＦＥＴ２のドレイン拡散領域９ｂに電気的に接続される。この後、具体的かつ詳細な説明および図示は省略するが、予め定められている所定の工程を経ることにより、図３１に示す所望のキャパシタ構造を備える本実施形態に係る半導体装置９９を得る。すなわち、Ｐｔ膜８３ａ、アルミニウム酸化膜８３ｂ、およびＰｔ膜８３ｃの３層の積層膜からなる下部電極８３と、同じくＰｔ膜８７ａ、アルミニウム酸化膜８７ｂ、およびＰｔ膜８７ｃの３層の積層膜からなる上部電極８７との間に、下部電極８３側の主面および上部電極８７の主面がアルミニウム酸化膜８４，８６により覆われたＰＺＴ膜からなるキャパシタ絶縁膜８５を挟んでなるとともに、下部電極８３（Ｐｔ膜８３ｃ）の上面と２本の下部電極用コンタクトプラグ９４の下面とが部分的に直接電気的に接続されており、かつ、上部電極８７（Ｐｔ膜８７ｃ）の上面と２本の第２の上部電極用コンタクトプラグ９５の下面とが部分的に直接電気的に接続されているとともに、第１〜第３の各上部電極用コンタクトプラグ８２，９５，９６および上部電極用上層配線９８を介して上部電極８７がＭＯＳＦＥＴ２のドレイン拡散領域９ｂに電気的に接続されている構造からなる強誘電体キャパシタ８８を備えるＦｅＲＡＭ９９を得る。
【０１１８】
以上説明したように、この第７実施形態によれば、前述した第１〜第６の各実施形態と同様の効果を得ることができる。
【０１１９】
なお、本発明に係る半導体装置およびその製造方法は、前述した第１〜第７の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【０１２０】
例えば、第１水素バリア膜２０，４１ｂ，５１，６１ｂ，８３ｂ，８４，８６，８７ｂ，９２および第２水素バリア膜１７，８９の形成材料は、前述したアルミナ（Ａｌ2Ｏ3 ）等のアルミニウム酸化物（Ａｌx−Ｏy ）には限定されない。少なくとも水素を吸着（捕獲、遮断）できる材料により形成されていればよい。アルミニウム酸化物以外のそのような材料としては、例えばジルコニウム酸化物（Ｚｒx−Ｏy ）、アルミニウムシリコン酸化物（Ａｌx−Ｓｉy−Ｏz ）、チタン酸化物（Ｔｉx−Ｏy ）、アルミニウム窒化物（Ａｌx−Ｎy ）、ジルコニウム窒化物（Ｚｒx−Ｎy ）、およびシリコン窒化物（Ｓｉx−Ｎy ）等が挙げられる。あるいは、これら各物質のうち少なくとも１種類の物質を含む材料や、これら各物質を少なくとも２種類組み合わせた化合物あるいは混合物を含む材料を用いても構わない。
【０１２１】
また、第１水素バリア膜２０，４１ｂ，５１，６１ｂ，８３ｂ，８４，８６，８７ｂ，９２および第２水素バリア膜１７，８９の膜厚は、前述した膜厚には限定されない。例えば、第１水素バリア膜２０，４１ｂ，５１，６１ｂ，８３ｂ，８４，８６，８７ｂ，９２および第２水素バリア膜１７，８９の膜厚は、それらを構成する各原子が少なくとも１層の層を形成して配置された厚さを有していればよい。
【０１２２】
また、キャパシタ絶縁膜に用いられる強誘電体膜（強誘電体材料）は、前述したＰＺＴ膜やＳＢＴ膜には限定されない。これらＰＺＴ膜やＳＢＴ膜の代わりに、例えばＰｂ1-xＬａyＺｒxＴｉ1-xＯ3（Ｐｂ−Ｌａ−Ｚｒ−Ｔｉ−Ｏ：ＰＬＺＴ）膜、ＳｒＴｉＯ3（Ｓｒ−Ｔｉ−Ｏ：ＳＴＯ）膜、ＰｂＴｉＯ3（Ｐｂ−Ｔｉ−Ｏ：ＰＴ）膜、ＰｂＺｎＯ3（Ｐｂ−Ｚｎ−Ｏ：ＰＺ）膜、あるいはＢａＴｉＯ3 膜やＢｉ4Ｔｉ3Ｏ12 膜等のＢａＴｉＯ3（Ｂａ−Ｔｉ−Ｏ：ＢＴ）膜を用いても構わない。また、強誘電体膜ではないが、Ｔａ2Ｏ5 膜やＢａxＳｒ1-xＴｉＯ3（Ｂａ−Ｓｒ−Ｔｉ−Ｏ：ＢＳＴ）膜等の高比誘電率膜を用いることもできる。
【０１２３】
また、第２実施形態において、上部電極１５と上部電極用コンタクトプラグ３１との間に設けられる第１水素バリア膜２０を、これに形成された穴の量よりも上部電極１５上に残っている膜２０の量が多い疎で非一様な薄膜形状に形成したが、これに限定されるものではない。例えば、上部電極１５と上部電極用コンタクトプラグ３１との間に設けられる第１水素バリア膜２０を、上部電極１５上に点在するような形状に形成しても構わない。具体的には、上部電極１５の表面（上面）のうち、第１水素バリア膜２０により覆われている部分の面積が、第１水素バリア膜２０により覆われていない露出している部分の面積よりも小さくなるように、第１水素バリア膜２０を島状（粒状）に加工して上部電極１５上に残しても構わない。あるいは、ドライエッチング（異方性エッチング）ではなくウェットエッチング（等方性エッチング）により、第１水素バリア膜を多孔質（ポーラス）状に形成して上部電極１５上に残しても構わない。すなわち、上部電極１５と上部電極用コンタクトプラグ３１と間に設けられる第１水素バリア膜２０の量や膜厚、ならびに第１水素バリア膜２０による上部電極１５の表面の被覆率等は、少なくとも上部電極１５と上部電極用コンタクトプラグ３１との接続部からキャパシタ絶縁膜１４に近づく水素を吸着（捕獲、遮断）できる大きさに設定されていればよい。このような設定は、第７実施形態の第１水素バリア膜９２についても同様に適用することができる。
【０１２４】
また、第３および第５の各実施形態においても、第１水素バリア膜４１ｂ，６１ｂを第２実施形態の第１水素バリア膜２０と同様に、密で一様な薄膜形状ではなく、疎で非一様な薄膜形状に形成しても構わない。これにより、上部電極４１や下部電極６１の内部において電流を流れ易くして、強誘電体キャパシタ４４，６３の電気的特性を向上させることができる。要は、上部電極４１の内部に設けられる第１水素バリア膜４１ｂや下部電極６１の内部に設けられる第１水素バリア膜６１ｂは、少なくとも上部電極４１や下部電極６１の内部に侵入した水素を吸着（捕獲、遮断）できる状態に設定されていれば十分である。このような設定は、第４、第６、および第７の各実施形態における第１水素バリア膜５１，８３ｂ，８４，８６，８７ｂについても同様に適用することができる。
【０１２５】
また、第１〜第３の各実施形態のように上部電極１５，４１の表面上または内部に第１水素バリア膜２０，４１ｂを設ける構成を、第４および第５の各実施形態のように下部電極１３，６１の裏面上または内部に第１水素バリア膜５１，４１ｂを設ける構成に追加適用しても構わない。この場合、第４および第５の各実施形態のＦｅＲＡＭ５２，６３の信頼性、性能、品質、および製造歩留まりなどをさらに改善することができる。同様に、第４および第５の各実施形態の構成に第１〜第３の各実施形態の構成を追加適用しても、第１〜第３の各実施形態のＦｅＲＡＭ２３，３２，４４の信頼性、性能、品質、および製造歩留まりなどをさらに改善することができるのはもちろんである。
【０１２６】
また、第７実施形態のＦｅＲＡＭ９９が備える強誘電体キャパシタ８８においては、その下部電極８３（下層側下部電極８３ａ）の裏面に下部電極用コンタクトプラグが接続されていない。ただし、このような構造においても、下部電極８３の裏面（下面）に第１水素バリア膜を設けても構わないのはもちろんである。この場合、キャパシタ絶縁膜８５の劣化をさらに抑制もしくは低減することができる。なお、第６および第７の各実施形態のように、第１水素バリア膜２０，５１，８３ｂ，８４，８６，８７ｂを複数箇所に設ける場合、第１実施形態の第１水素バリア膜２０のように密で一様な薄膜形状からなる第１水素バリア膜と、第２実施形態の第１水素バリア膜２０のように疎で非一様な薄膜形状からなる第１水素バリア膜とを混在させても構わない。
【０１２７】
また、キャパシタの下部電極や上部電極の導電部を複数層に分けて形成する場合、その積層数（分割数）は第３実施形態の上部電極４１、第５実施形態の下部電極６１、あるいは第７実施形態の下部電極８３や上部電極８７のように、必ずしも上下２層に分ける必要はない。キャパシタの下部電極や上部電極の導電部は、３層以上に分けて形成しても構わない。この場合、各導電部は、全て同じ材料により形成しても構わないし、あるいは全て異なる材料により形成しても構わない。また、この場合、隣接する全ての導電部同士の間に第１水素バリア膜を設ける必要はない。第１水素バリア膜は、各導電部同士の間のうち、所定の導電部同士の間に設ければよい。さらに、電極内の複数箇所に第１水素バリア膜を設ける場合も、第１実施形態の第１水素バリア膜２０のように密で一様な薄膜形状からなる第１水素バリア膜と、第２実施形態の第１水素バリア膜２０のように疎で非一様な薄膜形状からなる第１水素バリア膜とを混在させても構わないのはもちろんである。
【０１２８】
また、第６実施形態のＦｅＲＡＭ７２が備える強誘電体キャパシタ１６の下部電極１３に接続される下部電極用コンタクトプラグ１２の本数は２本には限らない。下部電極１３に接続する下部電極用コンタクトプラグ１２の本数を３本以上に設定しても構わないのはもちろんである。同様に、ＦｅＲＡＭ７２が備える強誘電体キャパシタ１６の上部電極１５に接続される上部電極用コンタクトプラグ２１の本数も２本には限らない。上部電極１５に接続する上部電極用コンタクトプラグ２１の本数を３本以上に設定しても構わないのはもちろんである。また、下部電極用コンタクトプラグ１２と上部電極用コンタクトプラグ２１とは、ともに同じ本数に設定する必要はない。下部電極用コンタクトプラグ１２と上部電極用コンタクトプラグ２１とは、互いに異なる本数に設定されても構わない。
【０１２９】
このような設定は、第７実施形態のＦｅＲＡＭ９９についても同様に適用することができるのはもちろんである。すなわち、第７実施形態のＦｅＲＡＭ９９が備える強誘電体キャパシタ８８の下部電極８３に接続される下部電極用コンタクトプラグ９４の本数は２本には限らない。下部電極８３に接続する下部電極用コンタクトプラグ９４の本数を３本以上に設定しても構わないのはもちろんである。同様に、ＦｅＲＡＭ９９が備える強誘電体キャパシタ８８の上部電極８７に接続される第２の上部電極用コンタクトプラグ９５の本数も２本には限らない。上部電極８７に接続する第２の上部電極用コンタクトプラグ９５の本数を３本以上に設定しても構わないのはもちろんである。あるいは、ＦｅＲＡＭ９９において、下部電極８３に接続される下部電極用コンタクトプラグ９４の本数および上部電極８７に接続される第２の上部電極用コンタクトプラグ９５の本数をそれぞれ１本ずつに設定しても構わないのももちろんである。さらに、下部電極用コンタクトプラグ９４と第２の上部電極用コンタクトプラグ９５とは、ともに同じ本数に設定する必要はない。下部電極用コンタクトプラグ９４と第２の上部電極用コンタクトプラグ９５とは、互いに異なる本数に設定されても構わない。
【０１３０】
また、前述した設定は、第１〜第５の各実施形態のＦｅＲＡＭ２３，３２，４４，５２，６３についても同様に適用することができる。すなわち、ＦｅＲＡＭ２３，３２，４４，５２，６３の下部電極１３，６１に接続される下部電極用コンタクトプラグ１２の本数は、１本には限られない。下部電極１３，６１に接続する下部電極用コンタクトプラグ１２の本数を２本以上に設定しても構わないのはもちろんである。同様に、ＦｅＲＡＭ２３，３２，４４，５２，６３の上部電極１５，４１に接続される上部電極用コンタクトプラグ２１，３１，４３の本数は、１本には限られない。上部電極１５，４１に接続する上部電極用コンタクトプラグ２１，３１，４３の本数を２本以上に設定しても構わないのはもちろんである。また、下部電極用コンタクトプラグ１２と上部電極用コンタクトプラグ２１，３１，４３とは、ともに同じ本数に設定する必要はない。下部電極用コンタクトプラグ１２と上部電極用コンタクトプラグ２１，３１，４３とは、互いに異なる本数に設定されても構わない。
【０１３１】
また、下部電極１３，６１，８３や上部電極１５，４１，８７の形成材料は、前述したＩｒ膜、ＩｒＯ2 膜、あるいはＰｔ膜には限定されない。これら各材料（膜）の代わりに、例えばＲｕ膜やＲｕＯx 膜等のルテニウム（Ｒｕ）系の材料を用いても構わない。要は、キャパシタ絶縁膜である強誘電体膜１４，８５が下部電極１３，６１，８３や上部電極１５，４１，８７と接触した場合でも、強誘電体膜１４，８５が劣化し難い材料を用いて下部電極１３，６１，８３および上部電極１５，４１，８７を形成すればよい。
【０１３２】
さらに、以上説明した構成は、ＦｅＲＡＭのみならず、キャパシタ絶縁膜をＳｉＯ2 等の通常の比誘電率を有する絶縁膜により形成したＤＲＡＭ（ Dynamic Random Access Memory）についても適用することができるのはもちろんである。この場合においても、水素によるキャパシタ絶縁膜の劣化を抑制もしくは低減させて、キャパシタの電気的特性が劣化するのを抑制もしくは低減させることができる。ひいては、ＤＲＡＭ全体の性能、信頼性、および品質等が劣化するおそれを抑制もしくは低減させることができる。すなわち、本発明をＤＲＡＭに適用することにより、本発明に係るＦｅＲＡＭ２３，３２，４４，５２，６３，７２，９９と同様の効果を得ることができる。
【図面の簡単な説明】
【０１３３】
【図１】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図６】第１実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】第１実施形態に係る半導体装置に対する比較例に係る半導体装置を示す断面図。
【図８】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１０】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１１】第２実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１２】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１３】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１４】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１５】第３実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１６】第４実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１７】第４実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１８】第４実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１９】第４実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２０】第５実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２１】第５実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２２】第５実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２３】第５実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２４】第６実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２５】第６実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２６】第６実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２７】第６実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２８】第７実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２９】第７実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３０】第７実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３１】第７実施形態に係る半導体装置の製造方法を示す工程断面図。
【符号の説明】
【０１３４】
１…Ｓｉ基板（シリコンウェーハ、半導体基板）、１２，９４…下部電極用コンタクトプラグ（下部電極用導電体）、１３，６１，８３…下部電極、１３ａ…Ｉｒ膜（下部電極）、１３ｂ…ＩｒＯ2 膜（下部電極）、１３ｃ…Ｐｔ膜（下部電極）、１４…ＳｒＢｉ2Ｔａ2Ｏ9 膜（Ｓｒ−Ｂｉ−Ｔａ−Ｏ膜、ＳＢＴ膜、強誘電体膜、キャパシタ絶縁膜、容量絶縁膜）、１５…Ｐｔ膜（上部電極）、１６，４２，６２，８８…強誘電体キャパシタ（容量素子）、１７，８９…アルミニウム酸化膜（第２水素バリア膜、第２の吸着部材）、２０，４１ｂ，５１，６１ｂ，８３ｂ，８４，８６，８７ｂ，９２…アルミニウム酸化膜（密で一様な第１水素バリア膜、第１水素バリア膜、第１の吸着部材、側壁吸着部材）、２０ａ，９２ａ…アルミニウム酸化膜（疎で非一様な第１水素バリア膜、第１水素バリア膜、第１の吸着部材）、２１，３１，４３…上部電極用コンタクトプラグ（上部電極用導電体）、２３，３２，４４，５２，６３，７２，９９…ＦｅＲＡＭ（半導体装置）、４１，８７…上部電極、４１ａ，８７ａ…Ｐｔ膜（下層側導電部、下層側上部電極）、４１ｂ，８７ｂ…アルミニウム酸化膜（中層絶縁部）、４１ｃ，８７ｃ…Ｐｔ膜（上層側導電部、上層側上部電極）、６１ａ…Ｉｒ膜（下層側導電部、下層側下部電極）、６１ｂ，８３ｂ…アルミニウム酸化膜（中層絶縁部）、６１ｃ，８３ｃ…Ｐｔ膜（上層側導電部、上層側下部電極）、８２…第１の上部電極用コンタクトプラグ（上部電極用導電体）、８３ａ…Ｐｔ膜（下層側導電部、下層側下部電極）、８５…ＰｂＺｒxＴｉ1-xＯ3 膜（Ｐｂ−Ｚｒ−Ｔｉ−Ｏ膜、ＰＺＴ膜、強誘電体膜、キャパシタ絶縁膜、容量絶縁膜）、９５…第２の上部電極用コンタクトプラグ（上部電極用導電体）、９６…第３の上部電極用コンタクトプラグ（上部電極用導電体）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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