(57)【要約】【課題】  半導体基板／絶縁層／半導体層構造を備えたＳＯＩ基板に形成される半導体集積回路を備えた半導体装置のＥＳＤ耐量を向上させる。【解決手段】  保護素子１が、エミッタ、ベースおよびコレクタを備えたＮＰＮトランジスタを有し、半導体層には、埋め込み層、ウエル９、チャネル層１１Ｎ、１１Ｐおよび拡散層１０Ｎ、１０Ｐとが形成されている。このＮＰＮトランジスタの電流経路が、コレクタ側からウエル９を介してエミッタ側に形成される。保護素子１の平面形状が略矩形状であり、そのコーナー領域１４ではウエル９が形成されていない。【選択図】  図２
2007096154.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板／絶縁層／半導体層構造を備えたＳＯＩ基板と、
前記ＳＯＩ基板の主面上に形成された半導体集積回路および前記半導体集積回路の静電破壊を防止する保護素子とを有する半導体装置であって、
前記保護素子が、エミッタ、ベースおよびコレクタを備えたバイポーラトランジスタを有し、
前記半導体層には、埋め込み層、ウエル、チャネル層および拡散層が形成され、
前記埋め込み層が、前記絶縁層側に形成され、
前記ウエルが、前記埋め込み層上に形成され、
前記チャネル層が、前記ウエル内であって前記ＳＯＩ基板の表面側に形成され、
前記拡散層が、前記チャネル層内であって前記ＳＯＩ基板の表面側に形成され、
前記バイポーラトランジスタの電流経路が、前記コレクタ側から前記ウエルを介して前記エミッタ側に形成され、
前記保護素子の平面形状が略矩形状であり、そのコーナー領域では前記ウエルが形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
Ｎ型の前記拡散層の不純物濃度＞Ｎ型の前記埋め込み層の不純物濃度＞Ｎ型の前記チャネル層の不純物濃度＞Ｎ型の前記ウエルの不純物濃度＞Ｎ型の前記半導体層の不純物濃度の関係が成立することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記保護素子の静電破壊耐量が、マシンモデルで±２００Ｖ以上であり、かつ、人体モデルで±２０００Ｖ以上であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体基板／絶縁層／半導体層構造を備えたＳＯＩ（Silicon On Insulator）基板に形成される集積回路および半導体集積回路の静電破壊を防止する保護素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
A.Amerasekara and C.Duvvury, “ESD In Silicon Integrated Circuits”, Wiley, 1995.（非特許文献１）では、シリコンに形成された集積回路のＥＳＤ（Electro Static Discharge：静電破壊）に関する記述がされている。
【０００３】
K.G. Verhaege et al., ”Novel Design of Driver and ESD Transistors with Significantly Reduced Silicon Area”, Samoff and Samoff Europe, 2001.（非特許文献２）では、ＥＳＤトランジスタを有するシリコンの領域の減少に関する記述がされている。
【０００４】
Hiroyasu Ishizuka et al., ”Discharge Characteristics of ESD Protection Device under MM and HBM Tests”, Hitachi Maikon technical journal, p.8-15, 1998.（非特許文献３）では、静電破壊に対する試験のマシンモデルおよび人体モデルでのＥＳＤ保護素子に関する記述がされている。
【０００５】
脇本英治、”バイポーラプロセスＬ７５００ＶＴ用ＥＳＤ保護素子の最適化“、（半）技術研報、２００２．（非特許文献４）では、高耐圧素子に係るＥＳＤ保護素子の最適化に関する記載がされている。
【非特許文献１】A.Amerasekara and C.Duvvury, “ESD In Silicon Integrated Circuits”, Wiley, 1995.
【非特許文献２】K.G. Verhaege et al., ”Novel Design of Driver and ESD Transistors with Significantly Reduced Silicon Area”, Samoff and Samoff Europe, 2001.
【非特許文献３】Hiroyasu Ishizuka et al., ”Discharge Characteristics of ESD Protection Device under MM and HBM Tests”, Hitachi Maikon technical journal, p.8-15, 1998.
【非特許文献４】脇本英治、” バイポーラプロセスＬ７５００ＶＴ用ＥＳＤ保護素子の最適化“、（半）技術研報、２００２．
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体集積回路などにおいて個々の半導体素子を相互に電気的に分離するために、各半導体素子の活性層となる半導体層（エピタキシャル層）の底部や側面部に絶縁層（酸化シリコン層）の構造を備えたＳＯＩ（Silicon On Insulator）基板を用いることができる。このＳＯＩ基板を用いた半導体装置は、例えば民生家電品や自動車分野などに適用することができる。
【０００７】
ＳＯＩ基板を用いた半導体装置では、従来のＰＮ接合を用いた半導体装置において生じていた問題、すなわち、ＰＮ接合部を介して生じるリーク電流や、不要な寄生バイポーラ効果の発生という問題を解消することができ、特に、自動車用製品としての高耐圧半導体装置などへの適用が有利である。
【０００８】
しかしながら、ＳＯＩ基板を用いた半導体装置では、バルク基板と異なり、基板方向にはほとんど熱が逃げないため、熱集中による破壊が問題となる。これにより、ＳＯＩ基板に形成された半導体集積回路などのＥＳＤ（Electro Static Discharge：静電破壊）耐量が確保し難い傾向にある。
【０００９】
本発明の目的は、半導体装置に関し、特に、ＳＯＩ基板に形成される半導体集積回路を備えた半導体装置のＥＳＤ耐量を向上させることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、半導体集積回路の静電破壊を防止する保護素子が、半導体層に形成されたウエルを電流経路とするバイポーラトランジスタを有し、その保護素子の平面形状が略矩形状であって、そのコーナー領域では電流経路となるウエルが形成されないこととしたものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
本発明によれば、半導体装置に関し、特に、シリコン基板／酸化シリコン層／エピタキシャル層構造を備えたＳＯＩ基板に形成される半導体集積回路を有する半導体装置のＥＳＤ耐量を向上できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
本発明の実施の形態に係る半導体装置は、半導体基板／絶縁層／半導体層構造を備えたＳＯＩ基板と、ＳＯＩ基板の主面上に形成された半導体集積回路および保護素子とを有している。半導体集積回路は、例えば、高耐圧ＭＩＳ（Metal Insulator Semiconductor）トランジスタなどからなる。また、保護素子は、半導体集積回路の静電破壊（ＥＳＤ：Electro Static Discharge）を防止するための防止素子であり、例えばバイポーラトランジスタを有する。なお、高耐圧ＭＩＳトランジスタを有する半導体集積回路およびバイポーラトランジスタを有する保護素子は、周知の製造方法によって形成される。
【００１７】
本実施の形態ではＥＳＤ防止の保護素子に使用されるデバイスとしてエミッタ−ベース（以下、ＥＢ）ショート縦型ＮＰＮバイポーラトランジスタを用いるが、他のデバイスとしてＰＮダイオード、ＭＩＳトランジスタおよびサイリスタが挙げられ、それぞれのデバイスは、回路・プロセスの目的によって使い分けることができる。このＥＢショート縦型ＮＰＮバイポーラトランジスタは、電流経路が縦方向となるため、横方向となるＭＩＳトランジスタと比較するとＥＳＤ保護能力が優れている。
【００１８】
ここで、ＥＳＤとは、人体や金属製機器などがデバイスのリード部等に触れた場合に、帯電していた電荷が充放電されその時に発生したエネルギーにより絶縁破壊や接合破壊を起こす現象を言う。なお、破壊モデルについては主なものとして人体モデル（ＨＢＭ）、マシンモデル（ＭＭ）がある。
【００１９】
本発明の実施の形態に係る半導体装置が備える保護素子の構造を、図１〜図４を参照して説明する。図１は、本実施の形態の保護素子１に係るバイポーラトランジスタの電極配置を示す説明図である。図２は、本実施の形態の保護素子１の要部を模式的に示す平面図である。図３は、図２のＸ−Ｘ’線の断面図である。図４は、図２のＹ−Ｙ’線の断面図である。なお、図１および図２に示すＸ−Ｘ’線はそれぞれが対応している。なお、図２は、平面図であるが説明を容易にするために、ウエル９が形成されている領域にはハッチングを付している。
【００２０】
図１に示すように、バイポーラトランジスタのベースとなる細長い１つの電極２Ｂが形成されている。この電極２Ｂの長手方向に沿った両側には、エミッタとなる細長い２つの電極２Ｅが形成されている。さらに、電極２Ｂを中心とした電極２Ｅの外側には、コレクタとなる２つの電極２Ｃが形成されている。
【００２１】
図２および図３に示すように、本実施の形態の保護素子１は、平面形状が略矩形状であって、半導体基板３／絶縁層４／半導体層５のＳＯＩ構造を備えたＳＯＩ基板の主面上に形成されたＥＢショート縦型ＮＰＮバイポーラトランジスタを備えている。半導体基板３は例えばＰ型単結晶シリコンからなり、絶縁層４は例えば酸化シリコンからなり、半導体層５は例えばＮ型のエピタキシャル層からなる。
【００２２】
この半導体層５中には、ＳＯＩ基板の表面から絶縁層４までに至る溝に例えば酸化シリコンが埋め込まれてなるトレンチ溝７が形成されている。すなわち、側面をトレンチ溝７および底面を絶縁層４で囲まれた半導体層５の領域（活性領域）にＥＢショート縦型ＮＰＮバイポーラトランジスタが形成される。
【００２３】
また、半導体層５中には、絶縁層４側に例えばＳｂ（アンチモン）よってＮ型の埋め込み層８が形成され、さらに、そのＮ型の埋め込み層８上には、例えばＰ（リン）によってＮ型のウエル９が形成されている。このＮ型のウエル９中には、Ｎ＋型の拡散層１０Ｎを有するＮ型のチャネル層１１Ｎと、Ｎ＋型の拡散層１０ＮおよびＰ＋型の拡散層１０Ｐを有するＰ型のチャネル層１１Ｐとが形成され、また、Ｎ型のウエル９の表面では、これらチャネル層１１Ｎと１１Ｐとの間に、ＬＯＣＯＳ（local oxidation of silicon）１２が形成されている。Ｎ＋型の拡散層１０ＮおよびＰ＋型の拡散層１０Ｐは、それぞれ例えばＡｓ（ヒ素）およびＢＦ２によって形成され、また、Ｎ型のチャネル層１１ＮおよびＰ型のチャネル層１１Ｐは、それぞれ例えばＰ（リン）およびＢ（ボロン）によって形成されている。
【００２４】
ここで、Ｎ型の不純物濃度においては、拡散層１０Ｎ＞埋め込み層８＞チャネル層１１Ｎ＞ウエル９＞半導体層５の関係が成立するように形成される。したがって、電流経路が形成されるＮ型のウエル９では、Ｎ型のチャネル層１１ＮおよびＮ型の埋め込み層８によって電流経路を縦型方向にする目的で、Ｎ型の埋め込み層８およびＮ型のウエル９によって保護素子１内部の抵抗成分を減少させている。
【００２５】
チャネル層１１Ｐの拡散層１０Ｐはバイポーラトランジスタのベースとなる電極２Ｂとコンタクト１３を介して電気的に接続されている。また、チャネル層１１Ｐの拡散層１０Ｎはバイポーラトランジスタのエミッタとなる電極２Ｅとコンタクト１３を介して電気的に接続されている。さらに、チャネル層１１Ｎの拡散層１０Ｎはバイポーラトランジスタのコレクタとなる電極２Ｃとコンタクト１３を介して電気的に接続されている。
【００２６】
図２および図４に示すように、平面形状が略矩形状の保護素子１のコーナー領域１４では、上記Ｎ型のウエル９が形成されていない。すなわち、平面形状が略矩形状の保護素子１において、そのコーナー領域１４ではＮ型のウエル９がカットされている。このＮ型のウエル９のカット形成では、コーナー領域１４においてＮ型のウエル９が形成されないマスクを用いた。なお、本実施の形態では、コーナー領域１４の平面形状が略四角形状としたが、曲線状であってもよい。
【００２７】
このようなＮ型のウエル９のコーナー領域１４でカットを行わない場合について本発明者らは検討を行った。そのような保護素子（以下、検討素子と称する）では、素子内部の抵抗成分がウエルによって均一化されていることから、コレクタ−エミッタ間の電流経路が対向長方向（図１の電極２Ｃ、２Ｅの長手方向と対向する方向）の他に、コーナー領域１４に形成される側端部からの回り込み電流経路も考えられ、コーナー領域１４に電界集中して破壊痕が見られるなどの不具合が生じた。そこで、本発明に係る保護素子１のコーナー領域１４では、Ｎ型のウエル９を形成しないことによって、コーナー領域１４の電界集中を生じないようにした。すなわち、コーナー領域１４での抵抗成分が増加するため電流経路は対向長方向のみに限定され、電流密度の均一化を図れ、破壊強度を向上することができる。また、このように電流密度の均一化を図ることによって、ＥＳＤ耐量も向上するものと考えられる。
【００２８】
本発明に係る保護素子に対してＥＳＤ試験を行った結果を図５を参照して説明する。図５は、本発明に係る保護素子（図中、発明素子）のＥＳＤ耐量を示す説明図であり、比較対象として前述の本発明者らが検討した保護素子（図中、検討素子）に対する結果も併せて示している。
【００２９】
例えば、自動車用ＩＣ（Integrated Circuit）製品のＥＳＤ耐量として、マシンモデル（ＭＭ）では±２００Ｖ以上、人体モデル（ＨＢＭ）では±２０００Ｖ以上が必要レベルとされている。しかしながら、図５に示すように、本発明者らが検討した保護素子では、マシンモデル（ＭＭ）のＥＳＤ耐量は必要レベルを満足するものの、人体モデル（ＨＢＭ）のＥＳＤ耐量のプラス側がわずかに必要レベルを超える程度である。一方、本発明に係る保護素子では、マシンモデル（ＭＭ）のＥＳＤ耐量は必要レベルを満たし、かつ、人体モデル（ＨＢＭ）のＥＳＤ耐量の＋側も本発明者らが検討した保護素子に比べ耐量を向上することができる。ＥＳＤ耐量がマシンモデルで±２００Ｖ以上であり、かつ、人体モデルで±２０００Ｖ以上の本発明に係る保護素子を用いることによって、例えば自動車用ＩＣなど、ＳＯＩ基板に形成された半導体集積回路を備えた半導体装置のＥＳＤ耐量を向上することができる。
【００３０】
本発明に係る保護素子に対してＴＬＰ（Transmission Line Pulsing）測定を行った結果を図６〜図８を参照して説明する。図６は、本発明に係る保護素子（図中、発明素子）のＴＬＰ測定の電圧（Ｖ）−電流（Ｉ）特性を示す説明図であり、比較対象として前述の本発明者らが検討した保護素子（図中、検討素子）に対する結果も併せて示している。図７は、図６のＶ−Ｉ特性を模式的に示す説明図である。図８は、図６のＶ−Ｉ特性を説明するための保護素子を模式的に示す説明図である。なお、図７の動作領域Ａ〜Ｆの説明は、対応する図６の動作領域の説明でもある。
【００３１】
動作領域Ａについて説明する。コレクタ−ベース間のＰＮ接合に逆バイアスが印加され空乏層が徐々に広がる領域である。このときコレクタ電流はほとんど流れることはないが、微少のリーク電流が流れている。
【００３２】
動作領域Ｂについて説明する。コレクタ−ベース間に逆バイアスによる電圧上昇を続けていくと、次第に空乏層内の電界が強まり空乏層内に入り込んだ少数の電子（又は正孔）が加速されて高エネルギーとなり、インパクトイオン化現象を引き起こす。これが連鎖してなだれ降伏（Avalanche Breakdown）となりコレクタ電流が流れ始める。なお、この動作点をトリガー電圧Ｖｔ１とすると、Ｖｔ１はＢＶｃｂｏよりも少し高い電位にある。
【００３３】
動作領域Ｃについて説明する。動作領域Ｂのなだれ降伏により空乏層内で生じた電子はコレクタ側に移動し、正孔はベース側に移動する。ベースに流れる電流は負電流でありベース領域に寄生抵抗があることを考えるとベース領域内に電圧降下が生じる。しかし、ベース端子とエミッタ端子は短絡であるため、ベース領域の電圧降下によって生じた電位差を戻そうとエミッタからベースに電子の注入が始まる。その結果エミッタ−ベース間に順方向バイアスがかかるようになる。エミッタからベース領域に大量の電子が注入されるようになるとコレクタ−ベース接合にも電子が注入されるようになる。このように、コレクタ−ベース間にあった空乏層幅が減少され電圧降下が生じるためスナップバック現象が起こる。
【００３４】
動作領域Ｄについて説明する。エミッタ−ベース接合が十分に順バイアスされるとコレクタ電流が流れ始めるようになる。なお、この動作点をホールド電圧Ｖｈとすると、ＶｈはＢＶｃｅｏよりも少し低い電位となる。
【００３５】
動作領域Ｅについて説明する。コレクタ電流が増加していくと、エミッタ−ベース接合が高注入になるため、ベース領域内は伝導度変調状態となる。この傾きはコレクタ電流の経路のシリーズ抵抗Ｒｓ（図８参照）で決まり、１／Ｒｓの値で表せる。ここで、理想的な保護素子はこの１／Ｒｓの値が大きいことが望まれる。この点、本発明に係る保護素子は、本発明者らが検討した保護素子より傾きが大きいといえる。
【００３６】
動作領域Ｆについて説明する。コレクタ電流がさらに上昇していくと逆バイアスであるコレクタ−ベース接合面で局所的な発熱が起こってくる。発熱領域では真性キャリア濃度が増加するので伝導度が大きくなり、さらなる電流集中を招く。この電流集中がより一層の局所的な発熱を促すといった正帰還をもたらすことになる。局部的温度上昇がシリコン（Ｓｉ）の融点に達すると接合破壊が起こり、また、電極材料が融けてシリコン中に入り込むなどしてデバイスの熱破壊が行われる。これらの耐圧劣化現象を２次降伏（Second Breakdown）と称し、理想的な保護素子の動作点（Ｖｔ２、Ｉｔ２）は低電圧で且つ高電流であることが望ましい。この点、本発明者らが検討した保護素子では二次降伏時の電流が１．２Ａ程度、電圧が４５Ｖ程度であるのに対し、本発明に係る保護素子の二次降伏時の電流が２Ａ程度、電圧が７０Ｖ程度であり、大きく上昇していることが分かる。すなわち、前述したようなＳＯＩ基板ではトレンチ溝により放電経路が遮断されているため、保護素子内部で静電パルスを全て引き抜く必要があるが、同電圧当たりの引き抜き電流量が向上する結果を示している。
【００３７】
このようなＴＬＰ測定結果からも、本発明に係る保護素子の保護能力が向上していることから、ＥＳＤ耐量も向上するものと考えられる。
【００３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３９】
例えば、前記実施の形態では、平面形状が略矩形状の保護素子に適用した場合について説明したが、平面形状が略矩形状でなくとも、コーナー領域などの電界集中しやすい保護素子に適用することができる。
【産業上の利用可能性】
【００４０】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００４１】
【図１】本実施の形態の保護素子に係るバイポーラトランジスタの電極配置を示す説明図である。
【図２】本実施の形態の保護素子の要部を模式的に示す平面図である。
【図３】図２のＸ−Ｘ’線の断面図である。
【図４】図２のＹ−Ｙ’線の断面図である。
【図５】本発明に係る保護素子のＥＳＤ耐量を示す説明図である。
【図６】本発明に係る保護素子のＴＬＰ測定の電圧−電流特性を示す説明図である。
【図７】図６の電圧−電流特性を模式的に示す説明図である。
【図８】図６の電圧−電流特性を説明するための保護素子を模式的に示す説明図である。
【符号の説明】
【００４２】
１      保護素子
２Ｂ、２Ｃ、２Ｅ  電極
３      半導体基板
４      絶縁層
５      半導体層
７      トレンチ溝
８      埋め込み層
９      ウエル
１０Ｎ、１０Ｐ  拡散層
１１Ｎ、１１Ｐ  チャネル層
１２    ＬＯＣＯＳ
１３    コンタクト
１４    コーナー領域
【図１】
2007096154.tif 000003
【図２】
2007096154.tif 000004
【図３】
2007096154.tif 000005
【図４】
2007096154.tif 000006
【図５】
2007096154.tif 000007
【図６】
2007096154.tif 000008
【図７】
2007096154.tif 000009
【図８】
2007096154.tif 000010