(57)【要約】【課題】  オフセット電圧及び１／ｆノイズの影響を、簡易な回路にて除去することが可能なスイッチドキャパシタアンプ及びその動作方法を提供する。【解決手段】  本発明は、演算増幅器，スイッチドキャパシタからなるスイッチドキャパシタアンプであり、一端が演算増幅器の＋側入力端子に接続され、他端に入力電圧が印加される第1のスイッチドキャパシタと、一端が−側入力端子に接続され、他端に入力電圧が印加される第2のスイッチドキャパシタと、＋側入力・＋側出力端子間に介挿され、第1のスイッチドキャパシタとで増幅度を設定し、＋側入力端子に対し与える、オフセットを補償する＋側補償電圧を蓄積する第3のスイッチドキャパシタと、−側入力・−側出力端子間に介挿され、第2のスイッチドキャパシタとで増幅度を設定し、−側入力端子に対し与える、オフセットを補償する−側補償電圧を蓄積する第4のスイッチドキャパシタとを有する。【選択図】  図１
2007208924.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器とスイッチドキャパシタとから構成され、前記演算増幅器の＋側入力端子と−側入力端子とに各々入力される電圧の差電圧を、演算増幅器におけるノイズを含めたオフセットを補償して増幅し、＋側出力端子及び−側出力端子の間に増幅電圧を出力するスイッチドキャパシタアンプであり、
一端が＋側入力端子に接続され、他端に入力電圧が印加される第１のスイッチドキャパシタと、
一端が−側入力端子に接続され、他端に入力電圧が印加される第２のスイッチドキャパシタと、
＋側入力端子及び＋側出力端子の間に介挿され、前記第１のスイッチドキャパシタとにより増幅度を設定するとともに、＋側入力端子に対して与える、オフセットを補償する＋側補償電圧を蓄積する第３のスイッチドキャパシタと、
−側入力端子及び−側出力端子の間に介挿され、前記第２のスイッチドキャパシタとにより増幅度を設定するとともに、−側入力端子に対して与える、オフセットを補償する−側補償電圧を蓄積する第４のスイッチドキャパシタと
を有することを特徴とするスイッチドキャパシタアンプ。
【請求項２】
前記＋側入力端子と−側入力端子との間にショートスイッチが接続されており、前記第３のスイッチドキャパシタ及び第４のスイッチドキャパシタに、それぞれ＋側入力端子の補償電圧、−側入力端子の補償電圧を蓄積する際、前記ショートスイッチをオンさせて端子間をショートさせた状態において、＋側出力端子及び−側出力端子から出力される電圧により前記＋側及び−側補償電圧の蓄積を行うことを特徴とする請求項１記載のスイッチドキャパシタアンプ。
【請求項３】
前記＋側出力端子及び−側出力端子の間に、第１，第２及び第３の抵抗が直列接続にて介挿され、
前記＋側補償電圧及び−側補償電圧各々を第３，第４のスイッチドキャパシタに蓄積する際、第２の抵抗の一端が第３のスイッチドキャパシタに、第２の抵抗の他端が第４のスイッチドキャパシタに接続されることを特徴とする請求項１または請求項２に記載のスイッチドキャパシタアンプ。
【請求項４】
スイッチドキャパシタアンプの増幅率をＧとし、前記演算増幅回路の増幅率をｇとし、前記第１及び第３の抵抗の抵抗値がＲ１、前記第２の抵抗の抵抗値がＲ２であると、第１，第２及び第３の抵抗の抵抗値の関係が「Ｒ２／（２Ｒ１＋Ｒ２）＝Ｇ／ｇ」であることを特徴とする請求項３に記載のスイッチドキャパシタアンプ。
【請求項５】
１／ｆノイズの周期に比較して短い周期に、かつ差動増幅の処理を行わない期間において、前記＋側補償電圧及び−側補償電圧の蓄積処理を行うことを特徴とする請求項１から請求項４のいずれかに記載のスイッチドキャパシタアンプ。
【請求項６】
演算増幅器と、一端が演算増幅器の＋側入力端子に接続され、他端に入力電圧が印加される第１のスイッチドキャパシタと、一端が演算増幅器の−側入力端子に接続され、他端に入力電圧が印加される第２のスイッチドキャパシタと、＋側入力端子及び＋側出力端子の間に介挿され、前記第１のスイッチドキャパシタとにより増幅度を設定するとともに、＋側入力端子に対する＋側補償電圧を蓄積する第３のスイッチドキャパシタと、−側入力端子及び−側出力端子の間に介挿され、前記第２のスイッチドキャパシタとにより増幅度を設定するとともに、−側入力端子に対する−側補償電圧を蓄積する第４のスイッチドキャパシタとを有し、前記演算増幅器の＋側入力端子と−側入力端子とに各々入力される電圧の差電圧を増幅し、＋側出力端子及び−側出力端子の間に増幅電圧を出力するスイッチドキャパシタアンプの動作方法であり、
前記第３のスイッチドキャパシタ及び第４のスイッチドキャパシタに、それぞれ前記＋側補償電圧、−側補償電圧を蓄積する過程において、前記＋側入力端子と−側入力端子との間のショートスイッチをオン状態とし、＋側出力端子及び−側出力端子から出力される電圧により、＋側補償電圧及び−側補償電圧の蓄積を行うことを特徴とするスイッチドキャパシタアンプの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器のオフセット調整機能を有するスイッチドキャパシタアンプ及びスイッチドキャパシタアンプの動作方法に関する。
【背景技術】
【０００２】
差動増幅器には、製造時における素子の特性のばらつきによる電圧オフセットが存在し、センサ出力等の増幅を行う場合において、センサの出力信号に対して、オフセット電圧が加えられたり、差し引かれたりすることにより、精度の高い測定が行えない。
そのため、特許文献１の図６に示す回路構成により、入力オフセットをキャンセルすることにより、センサの出力信号の増幅において、オフセットの影響を除去する処理が行われている。
【０００３】
すなわち、図６におるように、増幅処理を行う際に、第１の入力差動対を成すＭＯＳトランジスタ１０１及び１０２のゲート電極をショートさせる。これにより、同一の入力電圧が差動増幅回路に入力された状態となり、出力端子に現れる電圧をオフセット電圧測定を行うアンプ１００に出力する。
アンプ１００は、入力される電圧を反転増幅するアンプで、ＭＯＳトランジスタ１０１及び１０２により付加されたオフセットをキャンセルするようフィードバック制御し、オフセット電圧を求め、この電圧をコンデンサＣINTに蓄えておく。
【０００４】
この結果、第１の入力差動対の出力電流端子をコントロールする第２の差動対をなすＭＯＳトランジスタ１０３のゲート電極に対し、オフセット電圧をネガティブフィードバックすることとなる。ここで、第２の差動対を構成する一方のＭＯＳトランジスタ１０４のゲート電極には所定の電圧が印加されている。上述した処理により、実質的にオフセット電圧をキャンセルした状態で、第１の入力差動対による増幅が行えることになる。
【特許文献１】ＵＳ  Ｐａｔｅｎｔ  ４９３３６４２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
また、アンプのノイズとして、ＭＯＳトランジスタにおいて発生する、低い周波数における１／ｆのノイズが従来より知られている。
この１／ｆノイズは、周波数が低い程大きくなる特性を有している。このため、センサ出力の増幅に用いる場合、増幅対象のセンサ出力の周波数が比較的低い信号が多いため、上記１／ｆノイズの影響を顕著に受けることとなり、電圧オフセットを除去するだけでは、センサ出力の増幅処理が高精度に行えない。
ＭＯＳトランジスタ１０３及び１０４の１／ｆノイズと、アンプ１００の１／ｆノイズが加算されるため、合計の１／ｆノイズは通常のアンプより大きくなる。
【０００６】
また、従来、特許文献１にはチョッパアンプが使用されていたが、すでに説明したオフセットの問題と、オフセットを除去するための回路構成が複雑となるため、小型低消費電力向けの製品に使用するアンプに対しては回路規模が大きく、かつコストが高くなり、消費電力が増大するという欠点がある。
本発明は、このような事情に鑑みてなされたもので、オフセット電圧及び１／ｆノイズの影響を、簡易な回路にて除去することが可能なスイッチドキャパシタアンプ及びスイッチドキャパシタアンプの動作方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のスイッチドキャパシタアンプは、演算増幅器とスイッチドキャパシタとから構成され、前記演算増幅器の＋側入力端子と−側入力端子とに各々入力される電圧の差電圧を、演算増幅器におけるノイズを含めたオフセットを補償して増幅し、＋側出力端子及び−側出力端子の間に増幅電圧を出力するスイッチドキャパシタアンプであり、一端が＋側入力端子に接続され、他端に入力電圧が印加される第１のスイッチドキャパシタと、一端が−側入力端子に接続され、他端に入力電圧が印加される第２のスイッチドキャパシタと、＋側入力端子及び＋側出力端子の間に介挿され、前記第１のスイッチドキャパシタとにより増幅度を設定するとともに、＋側入力端子に対するオフセットを補償する＋側補償電圧を蓄積する第３のスイッチドキャパシタと、−側入力端子及び−側出力端子の間に介挿され、前記第２のスイッチドキャパシタとにより増幅度を設定するとともに、−側入力端子に対するオフセットを補償する−側補償電圧を蓄積する第４のスイッチドキャパシタとを有することを特徴とする。
【０００８】
本発明のスイッチドキャパシタアンプは、前記＋側入力端子と−側入力端子との間にショートスイッチが接続されており、前記第３のスイッチドキャパシタ及び第４のスイッチドキャパシタに、それぞれ＋側入力端子の補償電圧、−側入力端子の補償電圧を蓄積する際、前記ショートスイッチをオンさせて端子間をショートさせた状態において、＋側出力端子及び−側出力端子から出力される電圧により前記＋側及び−側補償電圧の蓄積を行うことを特徴とする。
【０００９】
本発明のスイッチドキャパシタアンプは、前記＋側出力端子及び−側出力端子の間に、第１，第２及び第３の抵抗が直列接続にて介挿され、前記＋側補償電圧及び−側補償電圧各々を第３，第４のスイッチドキャパシタに蓄積する際、第２の抵抗の一端が第３のスイッチドキャパシタに、第２の抵抗の他端が第４のスイッチドキャパシタに接続されることを特徴とする。
【００１０】
本発明のスイッチドキャパシタアンプは、スイッチドキャパシタアンプの増幅率をＧとし、前記演算増幅回路の増幅率をｇとし、前記第１及び第３の抵抗の抵抗値がＲ１、前記第２の抵抗の抵抗値がＲ２であると、第１，第２及び第３の抵抗の抵抗値の関係が「Ｒ２／（２Ｒ１＋Ｒ２）＝Ｇ／ｇ」であることを特徴とする。
【００１１】
本発明のスイッチドキャパシタアンプは、１／ｆノイズの周期に比較して短い周期に、かつ差動増幅の処理を行わない期間において、前記＋側補償電圧及び−側補償電圧の蓄積処理を行うことを特徴とする。
【００１２】
本発明のスイッチドキャパシタアンプの動作方法は、演算増幅器と、一端が演算増幅器の＋側入力端子に接続され、他端に入力電圧が印加される第１のスイッチドキャパシタと、一端が演算増幅器の−側入力端子に接続され、他端に入力電圧が印加される第２のスイッチドキャパシタと、＋側入力端子及び＋側出力端子の間に介挿され、前記第１のスイッチドキャパシタとにより増幅度を設定するとともに、＋側入力端子に対する＋側補償電圧を蓄積する第３のスイッチドキャパシタと、−側入力端子及び−側出力端子の間に介挿され、前記第２のスイッチドキャパシタとにより増幅度を設定するとともに、−側入力端子に対する−側補償電圧を蓄積する第４のスイッチドキャパシタとを有し、前記演算増幅器の＋側入力端子と−側入力端子とに各々入力される電圧の差電圧を増幅し、＋側出力端子及び−側出力端子の間に増幅電圧を出力するスイッチドキャパシタアンプの動作方法であり、前記第３のスイッチドキャパシタ及び第４のスイッチドキャパシタに、それぞれ前記＋側補償電圧、−側補償電圧を蓄積する過程において、前記＋側入力端子と−側入力端子との間のショートスイッチをオン状態とし、＋側出力端子及び−側出力端子から出力される電圧により、＋側補償電圧及び−側補償電圧の蓄積を行うことを特徴とする。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、回路規模を増大させることなく、測定時において、１／ｆノイズ及びオフセット電圧の影響を同時にキャンセルする処理を行うことが可能なため、センスアンプの出力信号の差動増幅の精度を向上させることができる。
また、本発明によれば、回路規模を従来と同等とすることができるため、消費電力の増加がなく、携帯機器等の低消費電力である小規模回路において、低ノイズ化に対応するスイッチドキャパシタアンプとして用いることが可能である。
【発明を実施するための最良の形態】
【００１４】
本発明は、演算増幅器とスイッチドキャパシタとから構成され、演算増幅器の＋側入力端子と−側入力端子とに各々入力される電圧の差電圧を、差動増幅器におけるノイズを含めたオフセットを補償して増幅し、＋側出力端子及び−側出力端子の間に増幅電圧を出力するスイッチドキャパシタアンプ（差動増幅回路）であり、一端が＋側入力端子に接続され、他端に入力電圧が印加される第１のスイッチドキャパシタ（スイッチドキャパシタ１）と、一端が−側入力端子に接続され、他端に入力電圧が印加される第２のスイッチドキャパシタ（スイッチドキャパシタ２）とが設けられている。また、上記差動増幅器におけるノイズを含めたオフセットを補償するための構成として、＋側入力端子及び＋側出力端子の間に介挿され、第１のスイッチドキャパシタとにより増幅度を設定するとともに、＋側入力端子に対するオフセットを補償する＋側補償電圧を蓄積する第３のスイッチドキャパシタ（スイッチドキャパシタ３）と、−側入力端子及び−側出力端子の間に介挿され、第２のスイッチドキャパシタとにより増幅度を設定するとともに、−側入力端子に対するオフセットを補償する−側補償電圧を蓄積する第４のスイッチドキャパシタ（スイッチドキャパシタ４）とを有している。
【００１５】
以下、本発明の一実施形態によるスイッチドキャパシタアンプを図面を参照して説明する。図１は同実施形態によるスイッチドキャパシタアンプの構成例を示すブロック図である。
この図において、スイッチドキャパシタアンプは、スイッチドキャパシタ１，２，３及び４と、演算増幅器５と、抵抗６，７，８Ａ，８Ｂ及び１１と、スイッチ９，１０とから構成されている。
上記スイッチドキャパシタ１はスイッチ１ａとキャパシタ１ｂとが直列に接続された構成となっている。スイッチ１ａは、２端子のオン（導通）状態／オフ（非導通）状態を有し、一端がキャパシタ１ｂと接続され、他端が入力端子Ｔin+に接続されている。スイッチ１ａはパルスφ2が入力されている期間にオン状態となり、自身と接続されているキャパシタ１ｂの端子Ｔ1b1を入力端子Ｔin+に電気的に接続させ、一方、パルスφ2が入力されていない期間にオフ状態となり、端子Ｔ1b1と入力端子Ｔin+とをオープン状態とする。
また、キャパシタ１ｂは、他端（端子Ｔ1b2）が演算増幅器５の＋側入力端子に接続されている。
【００１６】
スイッチドキャパシタ２はスイッチ２ａとキャパシタ２ｂとが直列に接続された構成となっている。スイッチ２ａは、２端子のオン（導通）状態／オフ（非導通）状態を有し、一端がキャパシタ２ｂと接続され、他端が入力端子Ｔin-に接続されている。スイッチ２ａはパルスφ2が入力されている期間にオン状態となり、自身と接続されているキャパシタ２ｂの端子Ｔ2b1を入力端子Ｔin-に電気的に接続させ、一方、パルスφ2が入力されていない期間にオフ状態となり、端子Ｔ2b1と入力端子Ｔin-とをオープン状態とする。
また、キャパシタ２ｂは、他端（端子Ｔ2b2）が演算増幅器５の−側入力端子に接続されている。
【００１７】
抵抗６，８Ａ，８Ｂ及び７は、＋側出力端子及び−側出力端子の間に、順に直列に接続されて介挿され、直列接続の一端（すなわち抵抗６の一端）が演算増幅器５の＋側出力端子に接続され、直列接続の他端（抵抗７の一端）が−側出力端子に接続されている。
上記抵抗６，７及び８Ａ，８Ｂにおいて、抵抗６と抵抗７とは抵抗値がＲ1で同一であり、同様に、抵抗８Ａと抵抗８Ｂとは抵抗値がＲ2で同一である。
これら抵抗６，７及び８Ａ，８Ｂの抵抗値の関係は、スイッチドキャパシタアンプの増幅率をＧ（＝Ｃ１／Ｃ２）とし、演算増幅回路５の増幅率をｇとした場合、「Ｒ２／（Ｒ１＋Ｒ２）＝Ｇ／ｇ」となる関係がある。
【００１８】
したがって、抵抗６，８Ａ，８Ｂ及び７による直列接続において、演算増幅器５の＋側出力端子と−側出力端子との間の出力電圧Ｖoutは抵抗分割され、接続点Ｐと接続点Ｑとの間にはＶout×（Ｇ／ｇ）の電圧が生成される。この電圧Ｖout×（Ｇ／ｇ）は、演算増幅器５内におけるオフセット電圧及び１／ｆノイズが、演算増幅器５自身の増幅度ｇで増幅されているものであるため、演算増幅器５の増幅度ｇで除算し、実質的なオフセットとしてのオフセット電圧及び１／ｆノイズを求めている。また、求めたオフセットに対して増幅度Ｇを乗算しているのは、キャパシタ３ｂ及びキャパシタ４ｂ各々に充電された補償電圧は、それぞれキャパシタ１ｂ，キャパシタ２ｂとの間で、容量比に基づいて充電された電圧が再分配されるため、＋側入力端子や−側入力端子に印加される際に、１／Ｇとなってしまうため、予め増幅度Ｇを乗算している。
【００１９】
また、スイッチドキャパシタ３はスイッチ３ａとキャパシタ３ｂとが直列に接続された構成となっている。スイッチ３ａは、１対２の３端子であり、入力されるパルスφ1及びφ2により、一端を２つの他端のいずれかとオン（導通）状態とするか、いずれともオフ（非導通）状態とするかの状態を有している。すなわち、スイッチ３ａは、一端がキャパシタ３ｂの端子Ｔ3b2に接続され、他端の１つ（端子Ｔ3a1）が抵抗６と抵抗８Ａとの接続点Ｐに接続され、他端の１つ（端子Ｔ3a2）が演算増幅器５の＋側出力端子に接続されている。また、スイッチ３は、パルスφ1が入力されている期間に、端子Ｔ3b2を接続点Ｐとオン状態とし、パルスφ2が入力されている期間に、端子Ｔ3b2を演算増幅器５の＋側出力端子とオン状態とし、パルスφ1及びφ2のいずれも入力されていない期間、端子Ｔ3b2をいずれともオン状態でないオープン状態とする。
キャパシタ３ｂは、他端（端子Ｔ3b1）が演算増幅器５の＋側入力端子に接続されており、また、一端（端子Ｔ3b2）が接続点Ｐとオン状態となった際、接続点Ｐの電圧値を＋側補償電圧として充電する。
【００２０】
また、スイッチドキャパシタ４はスイッチ４ａとキャパシタ４ｂとが直列に接続された構成となっている。スイッチ４ａは、１対２の３端子であり、入力されるパルスφ1及びφ2により、一端を２つの他端のいずれかとオン（導通）状態とするか、いずれともオフ（非導通）状態とするかの状態を有している。すなわち、スイッチ４ａは、一端がキャパシタ４ｂの端子Ｔ4b2に接続され、他端の１つ（端子Ｔ4a1）が抵抗８Ｂと抵抗７との接続点Ｑに接続され、他端の１つ（端子Ｔ4a2）が演算増幅器５の−側出力端子に接続されている。また、スイッチ４は、パルスφ1が入力されている期間に、端子Ｔ4b2を接続点Ｑとオン状態とし、パルスφ2が入力されている期間に、端子Ｔ4b2を演算増幅器５の−側出力端子とオン状態とし、パルスφ1及びφ2のいずれも入力されていない期間、端子Ｔ4b2をいずれともオン状態でないオープン状態とする。
キャパシタ４ｂは、他端（端子Ｔ4b1）が演算増幅器５の−側入力端子に接続されており、また、一端（端子Ｔ4b2）が接続点Ｑとオン状態となった際、接続点Ｑの電圧値を−側補償電圧として充電する。
【００２１】
スイッチ９は、１対２対応の３端子の構成であり、パルスφ1により、一端と２つの他端とのオン状態／オフ状態を有している。スイッチ９は、パルスφ2が入力されている期間にオン状態となり、キャパシタ１ｂの端子Ｔ1b1（他端の１つ）とキャパシタ２ｂの端子Ｔ2b1（他端の１つ）とを、所定の電圧Ｖ１とするため電源１２（一端）へ接続し、一方、パルスφ2が入力されていない期間に、オフ状態となり、端子Ｔ1b1及び端子Ｔ2b1と、電源１２とをオープン状態とする。
【００２２】
スイッチ１１は、２端子であり、パルスφ1により、一端と他端とのオン状態／オフ状態のいずれとするかを制御する。スイッチ１１は、パルスφ1が入力されている期間に、演算増幅器５の＋側入力端子（一端）と、差動増幅器５の−側入力端子（他端）とをオン状態とし、一方、パルスφ1が入力されていない期間に、上記＋側入力端子と−側入力端子とをオフ状態とする。
スイッチ１０は、上記スイッチ１１と同様に、２端子であり、パルスφ1により、一端と他端とのオン状態／オフ状態のいずれとするかを制御する。スイッチ１０は、パルスφ1が入力されている期間に、差動増幅器５の−側入力端子（及び＋側入力端子）と所定の電圧Ｖ1を出力する電源１３とをオン状態とし、一方、パルスφ1が入力されていない期間に、−側入力端子（及び＋側入力端子）と電源１３とをオフ状態とする。
【００２３】
スイッチ１４は、２端子であり、パルスφ3により、一端と他端とのオン状態／オフ状態のいずれとするかを制御する。スイッチ１４は、パルスφ3が入力されている期間に、差動増幅の結果を出力するため、演算増幅器５の＋側出力端子（一端）と、出力端子Ｔout+（他端）とをオン状態とし、一方、パルスφ3が入力されていない期間に、演算増幅器５の＋側出力端子と、出力端子Ｔout+とをオフ状態とする。
スイッチ１５は、スイッチ１４と同様に、２端子であり、パルスφ3により、一端と他端とのオン状態／オフ状態のいずれとするかを制御する。スイッチ１５は、パルスφ3が入力されている期間に、差動増幅の結果を出力するため、演算増幅器５の−側出力端子（一端）と、出力端子Ｔout-（他端）とをオン状態とし、一方、パルスφ3が入力されていない期間に、演算増幅器５の−側出力端子と、出力端子Ｔout-とをオフ状態とする。
【００２４】
また、演算増幅器５は、＋側入力端子と−側入力端子とに入力される電圧差を、設定されている増幅度ｇで増幅し、＋側出力端子と−側出力端子との間に増幅された出力電圧を出力するものである。
例えば、演算増幅器５は、例えば、図２に示す構成をしている。差動対をＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２とで形成し、それぞれの負荷としてＭＯＳトランジスタＭ３，Ｍ４とが設けられている。ＭＯＳトランジスタＭ１及びＭ２のソースには定電流源５１が設けられている。出力トランジスタとして、＋側入力端子に接続されるものとしてＭＯＳトランジスタＭ６を用い、−側出力端子に接続されるものとしてＭＯＳトランジスタＭ５を用いている。ここで、ＭＯＳトランジスタＭ１及びＭ２がｎチャネル型であり、ＭＯＳトランジスタＭ３，Ｍ４，Ｍ５及びＭ６がｐチャネル型である。
【００２５】
ＭＯＳトランジスタＭ５及びＭ６のドレインは、電源端子に接続され、電源電圧ＶDDが供給されている。また、ＭＯＳトランジスタＭ５はソースが定電流源５３を介して接地され、ＭＯＳトランジスタＭ６は定電流源５２を介して接地されている。
また、図１の抵抗８Ａ及び８Ｂの接続点Ｓから、差動増幅器５のコモンフィードバック端子とが接続されている。すなわち、出力電圧Ｖoutの中間電圧がコモンフィードバック端子にフィードバックされることになる。
バイアスコントロール回路５４は、フィードバックされる上記中間電圧により、定電流源５１のバイアス電流の電流値を制御する。
【００２６】
次に、図１、図２および図４を参照し、一実施形態の動作例を説明する。図３は、図１の動作をシミュレーションした結果の波形図を示し、図４は図３の一部を拡大したものである。図３及び図４ともに、縦軸が電圧値、横軸が時刻を示している。上記シミュレーションに際し、シミュレータとしてＣＡＤＥＮＥＣＥ社のＳＰＥＣＴＲＥ（登録商標）を用い、演算増幅器５を図５の等価回路を用いて行った。
ここで、各素子に与える以下のパラメータは、シミュレーション上の一例として示している。キャパシタンス１ｂ及び２ｂの容量はＣ１＝１０ｐＦ＝１０−１１Ｆであり、キャパシタンス３ｂ及び４ｂの容量はＣ２＝５００ｆＦ＝５×１０−１３であり、スイッチドキャパシタアンプ全体の増幅率はＧ＝２０である（Ｇ＝Ｃ１／Ｃ２）。
【００２７】
また、演算増幅器５の増幅率ｇ＝１０００であり、すでに述べた関係から、抵抗６，７と抵抗８Ａ，８Ｂとの比はＲ１：Ｒ２＝４９：１となるため、Ｒ１＝４９０ｋΩ，Ｒ２＝１０ｋΩとする。
また、オフセット電圧としては１ｍＶ、１／ｆノイズとしてはこのオフセット電圧１ｍＶを中心として、周波数５０Ｈｚにおいて０．６ｍＶp-pのオフセット信号として用いている。本シミュレーションにおいては、上記オフセット信号を差動増幅器５の＋側入力端子と＋側出力端子との間に印加している。すなわち、図３のシミュレーションにおいては、仮想的に＋側入力端子とＭＯＳトランジスタＭ２のゲートとの間に、オフセット電圧と１／ｆノイズとが存在するとしていることとなる。
ここで、上記シミュレーションの１／ｆノイズの周波数は一例であり、実際に適用する場合、１／ｆノイズとしては低い周波数のノイズ強度が大きいため、センサなどの出力信号の周波数に対応して、逐次オフセットの補償を行うタイミングを調整する必要がある。
【００２８】
時刻ｔ０において、「Ｈ」レベルのパルスφ1が入力され、パルスφ2，φ3が入力されたいないため、キャパシタ１ｂ及びキャパシタ２ｂをリセットし、キャパシタ３ｂ及びキャパシタ４ｂにオフセット電圧及び１／ｆノイズをキャンセルするため、それぞれ＋側補償電圧，−側補償電圧を充電（補償電圧に対応する電荷を蓄積させる）させる。
すなわち、パルスφ2が入力されていないため、スイッチ１ａはオフ状態となっており、キャパシタ１ｂの端子Ｔ1b1を入力端子Ｔin+から電気的に分離し、同様に、スイッチ２ａもオフ状態となっており、キャパシタ２ｂの端子Ｔ2b1を入力端子Ｔin-から電気的に分離している。これにより、入力端子Ｔin+，Ｔin-各々から、それぞれキャパシタンス１ｂ，２ｂに対する電流が流れず、電荷の蓄積による充電動作は行われない。
【００２９】
また、スイッチ９は「Ｈ」レベルのパルスφ1が入力されているためオン状態となっており、キャパシタ１ｂの端子Ｔ1b1とキャパシタ２ｂの端子Ｔ2b1とに所定の電圧Ｖ1を印加し、対応する電荷の蓄積を行う。
このとき、スイッチ１０及びスイッチ１１がパルスφ1が入力されているため、オン状態となっており、演算増幅器５の＋側入力端子と−側入力端子とをショートし、かつ所定の電圧Ｖ１が印加されている。これにより、キャパシタ１ｂ及びキャパシタ２ｂとは両端の電位が同一となり（Ｖin2-＝Ｖin2+＝Ｖpin-＝Ｖpin+＝Ｖ１、シミュレーションではＶ１＝２．５Ｖ）、リセットされることになる。ここで、Ｖin2はキャパシタ１ｂの端子Ｔ1b1の電圧であり、Ｖin2はキャパシタ２ｂの端子Ｔ2b1の電圧であり、Ｖp in-は差動増幅器５の−側入力端子の電圧であり、Ｖpin+は＋側入力端子の電圧である。
【００３０】
また、スイッチ１０及びスイッチ１１がオン状態であるため、キャパシタ３ｂの端子Ｔ3b1とキャパシタ４ｂの端子Ｔ4b1とには、所定の電圧Ｖ1が印加されている。
このとき、パルスφ1が入力され、パルスφ2が入力されていないため、スイッチ３ａはキャパシタ３ｂの端子Ｔ3b2と端子Ｔ3a1とをオン状態とし、スイッチ４ａはキャパシタ４ｂの端子Ｔ4b2と端子Ｔ4a1とをオン状態とする。
これにより、キャパシタ３ｂの端子Ｔ3b2とキャパシタ４ｂの端子Ｔ4b2とには、抵抗６，８Ａ，８Ｂ，７により抵抗分割された電圧、すなわち演算増幅回路５における＋側出力端子の出力電圧Ｖpout+と、−側出力端子の出力電圧Ｖpout-とにＧ／ｇを乗じた電圧が各々印加される。
【００３１】
この時点では差動増幅器５の＋側入力端子と−側入力端子とがショートされているため、イマジナリショートの特性からすれば、上記＋側入力端子と−側入力端子とは同一の電圧Ｖ１（＝Ｖpout+＝Ｖpout-）が出力されるはずであるが、オフセット電圧及び１／ｆノイズ等の演算増幅器５内部のオフセットによる電圧変動により、出力電圧Ｖpout+と出力電圧Ｖpout-とが電圧Ｖ１からずれた電圧として出力される。
すなわち、本シミュレーションの場合、演算増幅器５のＭＯＳトランジスタ２のゲートに−のオフセット（オフセット電圧及び１／ｆノイズ）が印加されているため、出力電圧Ｖpout+が電圧Ｖ１に対して−側にずれ、出力電圧Ｖpout-が電圧Ｖ１に対して＋側にずれている。
【００３２】
ここで、出力電圧Ｖpout+及び出力電圧Ｖpout-に対し、Ｇ／ｇを乗算することにより、増幅度Ｇによって増幅された、差動増幅器５内部におけるオフセット電圧及び１／ｆノイズ等が重畳した電圧が増幅度Ｇにより増幅された＋側補償電圧及び−側補償電圧として得ることができる。
これにより、キャパシタ３ｂ及びキャパシタ４ｂ各々は、それぞれ上記＋側補償電圧，−側補償電圧として、それぞれＶ3b2（キャパシタ３ｂの端子Ｔ3b2の電圧）と、Ｖ4b2（キャパシタ４ｂの端子Ｔ4b2の電圧）とに充電される。
【００３３】
次に、時刻ｔ１において、パルスφ1が「Ｌ」レベルとなり、かつパルスφ2が入力されていない状態のため、スイッチ１ａ，１ｂ，１０，１１はオフ状態となる。
また、スイッチ３ａは端子Ｔ3b2を端子Ｔ3a1，Ｔ3a2のいずれにも接続していないオープン状態とし、スイッチ４ａは端子Ｔ4b2を端子Ｔ4a1，Ｔ4a2のいずれにも接続していないオープン状態とする。さらに、スイッチ１４及び１５は、パルスφ3が入力されていないため、オフ状態のままである。
このパルスφ1及びφ2が入力されていない状態は、パルスφ1が入力されている状態における、キャパシタ１ｂ及び２ｂのリセットと、キャパシタ３ｂとキャパシタ３ｃとに対する補正電圧の充電を行う処理と、パルスφ2が入力されている状態における差動増幅の処理とを完全に分離するために設けられている。
【００３４】
次に、時刻ｔ２において、パルスφ1及びφ3が入力されず、「Ｈ」レベルのパルスφ2が入力されているため、スイッチ１ａがオン状態となり、入力端子Ｔin+に対しキャパシタ１ｂの端子Ｔ1b1が接続され、この端子Ｔ1b1が入力電圧Ｖinpに対応して充電（または放電）される。同様に、スイッチ２ａがオン状態となり、入力端子Ｔin-に対しキャパシタ２ｂの入力端子Ｔ2b1が接続され、この端子Ｔ2b1が入力電圧Ｖin-に対応して充電（または放電）される。
また、スイッチ３ａは、パルスφ2が入力されることにより、キャパシタ３ｂの端子Ｔ3b2を端子Ｔ3a2（演算増幅器５の＋側出力端子）に接続させる。同様に、スイッチ４ａは、パルスφ2が入力されることにより、キャパシタ４ｂの端子Ｔ4b2を端子Ｔ4a2（演算増幅器５の−側出力端子）に接続させる。
【００３５】
このとき、キャパシタ１ｂの端子Ｔ1b1は、入力端子Ｔin+の電圧Ｖin+が印加され、対応する電圧に充電される。一方、キャパシタ３ｂの端子Ｔ3b2には、直接に＋側出力端子が接続され、抵抗分割されていない電圧Ｖpout+が印加される。これにより、端子Ｔ3b1、すなわちキャパシタ１ｂとキャパシタ３ｂとの接続点の電圧に対し、キャパシタ３ｂに充電された＋側補償電圧が容量比によって再分配される。これにより、増幅度Ｇにて＋側補償電圧が除算されることとなり、＋側出力端子が電圧Ｖ１からずれる要因となる、演算増幅器５の内部におけるオフセット電圧及び１／ｆノイズが補償される。
【００３６】
同様に、キャパシタ４ｂの端子Ｔ4b2は、入力端子Ｔin-の電圧Ｖin-が印加され、対応する電圧に充電される。一方、キャパシタ４ｂの端子Ｔ4b2には、直接に演算増幅器５の−側出力端子が接続され、抵抗分割されていない電圧Ｖpout-が印加される。これにより、端子Ｔ4b1、すなわちキャパシタ２ｂとキャパシタ４ｂとの接続点の電圧に対し、キャパシタ４ｂに充電された−側補償電圧が容量比によって再分配される。これにより、増幅度Ｇにて−側補償電圧が除算されることとなり、−側出力端子が電圧Ｖ１からずれる要因となる、演算増幅器５の内部におけるオフセット電圧及び１／ｆノイズが補償される。
【００３７】
例えば、図３において、キャパシタ３ｂの端子Ｔ3b2には電圧Ｖ１に対し、−側にずれた分圧された＋側補償電圧が充電されているため、この補償電圧より高い＋側出力端子の電圧が印加された際、キャパシタ３ｂの端子Ｔ3b1の電圧を引き上げ、すなわちキャパシタ３ｂ（＝Ｃ２）とキャパシタ１ｂ（Ｃ１）との容量比に対応して、＋側補償電圧が再分配されることにより、キャパシタ３ｂの端子Ｔ3b1の電圧を上昇させ、電圧Ｖin+に対して＋側入力補償電圧を加算することとなる。
同様に、キャパシタ４ｂの端子Ｔ4b2には電圧Ｖ１に対し、＋側にずれた分圧された−側補償電圧が充電されているため、この補償電圧より低い−側出力端子の電圧が印加された際、キャパシタ４ｂの端子Ｔ4b1の電圧を引き下げ、すなわちキャパシタ４ｂ（＝Ｃ２）とキャパシタ２ｂ（Ｃ１）との容量比に対応して、−側補償電圧が再分配されることにより、キャパシタ４ｂの端子Ｔ4b1の電圧を下降させ、電圧Ｖin-に対して−側入力補償電圧を加算することとなる。
【００３８】
上述したように、キャパシタ３ｂ及びキャパシタ４ｂ各々に充電された＋側補償電圧，−側補償電圧により、演算増幅器５の＋側入力端子及び−側入力端子に対して、測定時において、演算増幅器５内部におけるオフセット電圧及び１／ｆノイズをキャンセルするための＋側入力補償電圧，−側入力補償電圧が印加されることになり、演算増幅器５の＋側出力端子の電圧Ｖpout+と−側出力端子の電圧Ｖpout-との出力はほぼ補償されることになる。
したがって、本発明のスイッチドキャパシタアンプ（差動増幅器）は、用いる演算増幅器５内部におけるオフセット電圧及び１／ｆノイズの影響を除去し、入力される入力電圧Ｖin+とＶin -との差動増幅を高い精度で行うことができる。
【００３９】
次に、時刻ｔ３において、パルスφ1，φ2及びφ3のいずれも入力されず、スイッチ１aはオフ状態となり、キャパシタ１ｂの端子Ｔ1b1を入力端子Ｔin+とをオープン状態とする。同様に、スイッチ２ａはオフ状態となり、キャパシタ２ｂの端子Ｔ2b1を入力端子Ｔin-とをオープン状態とする。
次に、時刻ｔ４は時刻ｔ０と同様であり、時刻ｔ５は時刻ｔ１と同様であり、時刻ｔ６は時刻ｔ２と同様であり、時刻ｔ７は時刻ｔ３と同様であり、以降これらの動作が順次繰り返される。
図４から判るように、入力電圧Ｖin（Ｖin+及びＶin-の電位差）と、出力電圧Ｖoutd（Ｖout／Ｇ）とがほぼ同電圧となり、演算増幅器５内部に与えたオフセット電圧及び１／ｆノイズの影響が除去されていることが判る。
【００４０】
また、外部に出力電圧Ｖoutを出力するパルスφ3は、時刻ｔ２及び時刻ｔ３の間、また時刻ｔ６と時刻ｔ７との間、すなわちパルスφ2が入力されている期間において入力される。パルスφ2が入力され、オフセット電圧及び１／ｆノイズの影響を除去し、出力電圧Ｖoutが安定するまでの時間Ｔを経過した後にパルスφ3が入力され、外部に対して出力電圧Ｖout（＋側出力としてＶout+、−側出力としてＶout-）が出力されることとなる。
また、上述したパルスφ1，φ2及びφ3は、図示しない制御回路から図３のタイミングチャートに示すように出力される。すなわち、上記制御回路は、キャパシタンス３ｂ及び４ｂにそれぞれ＋側補償電圧，−側補償電圧を充電する期間にパルスφ1を出力し、何れのパルスも出力しない期間の後、入力される電圧を差動増幅する期間にパルスφ2を出力し、何れのパルスも出力しない期間の後、またパルスφ1を出力する動作を周期的に行う
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態によるスイッチドキャパシタの構成例を示す概念図である。
【図２】図１における差動増幅器５の構成例、及びオフセットを印加した場所を示す概念図である。
【図３】シミュレーション結果を示すタイミングチャートである。
【図４】図３のシミュレーション結果の１部を拡大したタイミングチャートである。
【図５】シミュレーションに用いた図１のスイッチドキャパシタの等価回路である。
【図６】従来のオフセット電圧のキャンセルを説明する演算増幅回路の概念図である。
【符号の説明】
【００４２】
１，２，３，４…スイッチドキャパシタ
１ａ，２ａ，３ａ，４ａ，１，１０，１１，１４，１５…スイッチ
１ｂ，２ｂ，３ｂ，４ｂ…キャパシタ
５…演算増幅器
６，７，８Ａ，８Ｂ…抵抗
５１，５２，５３…定電流源
Ｍ１，Ｍ２，Ｍ３，Ｍ４…ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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