(57)【要約】【課題】ＳＲＡＭ、レジスタファイル等のメモリマクロの低電力化のため、電源電圧、基板電圧等の制御を行う制御値を設定するフリップフロップ等の記憶回路は、制御を行う対象、状態数に従って増加し、制御対象、状態数が多い場合は、面積が増加してしまう。【解決手段】プロセッサからアクセス可能なアドレス空間にマッピングされた第１のメモリセル１０と、アドレス空間にはマッピングされておらず、第１のメモリセル１０と構成が同一の第２のメモリセル（レプリカメモリセル）１１と、第２のメモリセル１１の情報を用いて、第１のメモリセル１０へのアクセスタイミングを生成するタイミング生成回路１２と、タイミング生成回路とは異なる所定の制御機能を有する制御回路１３とを備え、第２のメモリセル１１の出力信号線が制御回路１３にも入力されている。これにより、従来は別途必要であった制御用の記憶回路を削減し、面積増加を抑制できる。【選択図】図１
2007128603.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサからアクセス可能なアドレス空間にマッピングされた第１のメモリセルと、
前記アドレス空間にはマッピングされておらず、前記第１のメモリセルと構成が同一の第２のメモリセルと、
前記第２のメモリセルの情報を用いて、前記第１のメモリセルへのアクセスタイミングを生成するタイミング生成回路と、
前記タイミング生成回路とは異なる所定の制御機能を有する制御回路とを備え、
前記第２のメモリセルの出力信号線が前記制御回路にも入力されているメモリ回路。
【請求項２】
プロセッサからアクセス可能なアドレス空間にマッピングされた第１のメモリセルと、
前記第１のメモリセルのばらつきを補償するために設けられ、前記アドレス空間にはマッピングされておらず、前記第１のメモリセルと構成が同一の第２のメモリセルと、
所定の制御機能を有する制御回路とを備え、
前記第２のメモリセルの出力信号線が前記制御回路に入力されているメモリ回路。
【請求項３】
前記制御回路は、前記プロセッサの制御を行うものとして構成されている請求項１または請求項２に記載のメモリ回路。
【請求項４】
前記制御回路は、当該メモリ回路の制御を行うものとして構成されている請求項１または請求項２に記載のメモリ回路。
【請求項５】
前記制御回路は、電源電圧の制御を行うものとして構成されている請求項１または請求項２に記載のメモリ回路。
【請求項６】
前記制御回路は、基板電圧の制御を行うものとして構成されている請求項１または請求項２に記載のメモリ回路。
【請求項７】
前記制御回路は、動作周波数の制御を行うものとして構成されている請求項３に記載のメモリ回路。
【請求項８】
前記制御回路は、当該メモリ回路のポートアクセスの制御を行うものとして構成されている請求項４に記載のメモリ回路。
【請求項９】
前記制御回路は、当該メモリ回路への入出力信号のタイミング調整を行うものとして構成されている請求項４に記載のメモリ回路。
【請求項１０】
前記制御回路は、当該メモリ回路の内部の信号のタイミング修正を行うものとして構成されている請求項４に記載のメモリ回路。
【請求項１１】
前記制御回路は、当該メモリ回路の内部のクロストーク抑制回路の制御を行うものとして構成されている請求項４に記載のメモリ回路。
【請求項１２】
前記制御回路は、当該メモリ回路内であって、前記第２のメモリセルに近接する空き領域に配置される請求項１から請求項１１までのいずれかに記載のメモリ回路。
【請求項１３】
前記出力信号線は、当該メモリ回路のビット線が使用されている請求項１から請求項１２までのいずれかに記載のメモリ回路。
【請求項１４】
前記出力信号線は、当該メモリ回路のビット線とは異なる配線が使用されている請求項１から請求項１２までのいずれかに記載のメモリ回路。
【請求項１５】
前記第２のメモリセルに対する書き込み値を前記プロセッサから設定するように構成されている請求項１から請求項１４までのいずれかに記載のメモリ回路。
【請求項１６】
前記第２のメモリセルに対する書き込み値を設定する書き込み値設定回路を有している請求項１から請求項１４までのいずれかに記載のメモリ回路。
【請求項１７】
前記書き込み値設定回路は、当該メモリ回路内であって、前記第２のメモリセルに近接する空き領域に配置されている請求項１６に記載のメモリ回路。
【請求項１８】
前記書き込み値設定回路は、当該メモリ回路の内部状態に従って前記書き込み値が設定される請求項１６に記載のメモリ回路。
【請求項１９】
前記書き込み値は、当該メモリ回路の動作速度に従って生成される請求項１８に記載のメモリ回路。
【請求項２０】
前記書き込み値は、当該メモリ回路の内部電圧に従って生成される請求項１８に記載のメモリ回路。
【請求項２１】
前記書き込み値は、当該メモリ回路の信号線のクロストーク量に従って生成される請求項１８に記載のメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作タイミング生成、またはプロセス補償等のためのレプリカメモリセルが搭載されたメモリ回路に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）や、演算結果などのデータやメモリアクセスに必要なアドレスなどを一時的に保管するためのレジスタファイル等のメモリマクロの低電力化のためには、電源電圧、基板電圧の制御が有効である。このような制御を行う場合、制御値を設定する必要があるが、この制御値は従来、マクロ外部に設けた記憶回路を使用して設定されている。
【非特許文献１】「Ａｎ Ａｕｔｏｎｏｍｏｕｓ Ｄｅｎｅｔｒａｌｉｚｅｄ  Ｌｏｗ−Ｐｏｗｅｒ  Ｓｙｓｔｅｍ  ｗｉｔｈ  Ａｄａｐｔｉｖｅ−Ｕｎｉｖｅｒｓａｌ  Ｃｏｎｔｒｏｌ  ｆｏｒ  ａ  Ｃｈｉｐ  Ｍｕｌｔｉ−Ｐｒｏｃｅｓｓｏｒ」、ＩＳＳＣＣ２００３  Ｐａｐｅｒ ６．４（Ｆｉｇｕｒｅ  ６．４．１）．
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電源電圧、基板電圧等の制御を行う場合に必要なフリップフロップ等の記憶回路は、制御を行う対象、状態数に従って増加する。このため、制御対象、状態数が多い場合は、面積が増加してしまうという課題がある。
【０００４】
本発明は、このような事情に鑑みて創作したものであり、制御用に別途必要であった記憶回路を削減し、面積増加を抑制することを目的としている。
【課題を解決するための手段】
【０００５】
メモリ回路には、動作タイミング生成、プロセス補償等のために、レプリカメモリセルが搭載されている。レプリカメモリセルは、通常動作時には通常のメモリとしては使用できないが、その用途によっては、情報を記憶しておくことが可能である。本発明では、このレプリカメモリセルに制御値を記憶し、この制御値を基に制御信号を生成することにより、従来技術では別途必要であった制御用の記憶回路を削減するものである。なお、本発明では、レプリカメモリセルに相当するものを“第２のメモリセル”と表現している。
【０００６】
本発明によるメモリ回路は、
プロセッサからアクセス可能なアドレス空間にマッピングされた第１のメモリセルと、
前記アドレス空間にはマッピングされておらず、前記第１のメモリセルと構成が同一の第２のメモリセルと、
前記第２のメモリセルの情報を用いて、前記第１のメモリセルへのアクセスタイミングを生成するタイミング生成回路と、
前記タイミング生成回路とは異なる所定の制御機能を有する制御回路とを備え、
前記第２のメモリセルの出力信号線が前記制御回路にも入力されているものである。
【０００７】
ここで、第１のメモリセルとは通常の使用形態のメモリセルに相当し、第２のメモリセルとはレプリカメモリセルに相当する。従来技術であれば、第２のメモリセルは、第１のメモリセルに対するビット線またはワード線の負荷をレプリカ（模写・複製）する等のために使用され、中のメモリ部に記憶されている情報は使用されない。これに対して本発明では、第２のメモリセルの出力信号線をタイミング生成回路とは別に、プロセッサ、メモリ回路等の制御を行う、所定の制御機能を有する制御回路に接続してあり、これによって、メモリ部に記憶されている情報を制御回路で使用することが可能となる。その結果として、従来では必要であった、制御回路に接続されるフリップフロップ等の制御用の記憶回路を別途設ける必要がなくなり、面積増加を抑制することができる。
【０００８】
また、本発明によるメモリ回路は、
プロセッサからアクセス可能なアドレス空間にマッピングされた第１のメモリセルと、
前記第１のメモリセルのばらつきを補償するために設けられ、前記アドレス空間にはマッピングされておらず、前記第１のメモリセルと構成が同一の第２のメモリセルと、
所定の制御機能を有する制御回路とを備え、
前記第２のメモリセルの出力信号線が前記制御回路に入力されているものである。
【０００９】
このメモリ回路が上記のメモリ回路と異なる点は、第２のメモリセルはタイミング生成には使用されず、プロセス補償のために設けられていることである。したがって、ここでは、タイミング生成回路はない。第２のメモリセルの出力信号線をプロセッサ、メモリ回路等の制御を行う、所定の制御機能を有する制御回路に接続することにより、メモリ部に記憶されている情報を制御回路で使用することが可能となる。その結果として、従来では必要であった、制御回路に接続されるフリップフロップ等の制御用の記憶回路を別途設ける必要がなくなり、面積増加を抑制することができる。
【００１０】
上記において、前記制御回路は、制御対象、制御内容に応じて様々な形態をとり得る。
【００１１】
すなわち、前記制御回路は、前記プロセッサの制御を行うものとして構成されているという態様がある。これによれば、従来技術ではプロセッサの内部に必要であった、プロセッサ制御用の記憶回路が不要となり、面積増加が抑制される。
【００１２】
また、上記において、前記制御回路は、当該メモリ回路の制御を行うものとして構成されているという態様がある。これによれば、従来技術では必要であったメモリ回路制御用の記憶回路が不要となり、面積増加が抑制される。また、制御をメモリ回路内部で行うことにより、プロセッサの負荷が軽減される。
【００１３】
また、上記において、前記制御回路は、電源電圧の制御を行うものとして構成されているという態様がある。これによれば、面積増加が抑制されることに加え、電源電圧の制御を行うことにより、低消費電力化や動作速度の高速化が図られる。
【００１４】
また、上記において、前記制御回路は、基板電圧の制御を行うものとして構成されているという態様がある。これによれば、面積増加が抑制されることに加え、基板電圧の制御を行うことにより、低消費電力化や動作速度の高速化が図られる。
【００１５】
また、上記において、前記プロセッサの制御を行う前記制御回路は、動作周波数の制御を行うものとして構成されているという態様がある。これによれば、面積増加が抑制されることに加え、動作周波数の制御を行うことにより、低消費電力化や動作速度の高速化が図られる。
【００１６】
また、上記において、当該メモリ回路の制御を行う前記制御回路は、当該メモリ回路のポートアクセスの制御を行うものとして構成されているという態様がある。これによれば、面積増加が抑制されることに加え、メモリ回路のポートアクセスの制御を行うことにより、低消費電力化や動作速度の高速化が図られる。また、制御をメモリ回路内部で行うことにより、プロセッサの負荷が軽減される。
【００１７】
また、上記において、当該メモリ回路の制御を行う前記制御回路は、当該メモリ回路への入出力信号のタイミング調整を行うものとして構成されているという態様がある。これによれば、面積増加が抑制されることに加え、メモリ回路の入出力のタイミング調整を行うことにより、メモリ回路のセットアップ、ホールド、アクセスタイムの最適化が図られる。
【００１８】
また、上記において、当該メモリ回路の制御を行う前記制御回路は、当該メモリ回路の内部の信号のタイミング修正を行うものとして構成されているという態様がある。これによれば、面積増加が抑制されることに加え、メモリ回路内部の信号タイミングの修正を行うことにより、電源電圧の降下等に起因する動作速度への影響が抑制される。
【００１９】
また、上記において、当該メモリ回路の制御を行う前記制御回路は、当該メモリ回路の内部のクロストーク抑制回路の制御を行うものとして構成されているという態様がある。これによれば、面積増加が抑制されることに加え、メモリ回路のクロストーク抑制回路の制御を行うことにより、低消費電力化や動作速度の高速化が図られる。また、制御をメモリ回路内部で行うことにより、プロセッサの負荷が軽減される。
【００２０】
また、上記において、前記制御回路は、当該メモリ回路内であって、前記第２のメモリセルに近接する空き領域に配置されるという態様がある。これによれば、本来は空き領域となる領域に制御回路を配置することにより、さらなる面積削減が可能となる。
【００２１】
また、上記において、前記出力信号線は、当該メモリ回路のビット線が使用されているという態様がある。これによれば、メモリ回路が有するビット線を利用することにより、面積増加が抑制される。
【００２２】
また、上記において、前記出力信号線は、当該メモリ回路のビット線とは異なる配線が使用されているという態様がある。これによれば、メモリ回路が有するビット線とは別に、出力信号線を設けることにより、出力信号線の制御が不要となり、設計が容易となる。
【００２３】
また、上記において、当該メモリ回路は、前記第２のメモリセルに対する書き込み値を前記プロセッサから設定するように構成されているという態様がある。これによれば、書き込み値をプロセッサから設定することにより、メモリ回路の面積増加を抑制することが可能である。また、プロセッサから任意に値を設定することが可能である。
【００２４】
また、上記において、当該メモリ回路は、前記第２のメモリセルに対する書き込み値を設定する書き込み値設定回路を有しているという態様がある。これによれば、メモリ回路の値を任意に設定することが可能となり、制御状態数の増加が可能となる。
【００２５】
また、上記において、前記書き込み値設定回路は、当該メモリ回路内であって、前記第２のメモリセルに近接する空き領域に配置されているという態様がある。これによれば、本来は空き領域となる領域に書き込み値設定回路を配置することにより、さらなる面積削減が可能である。
【００２６】
また、上記において、前記書き込み値設定回路は、当該メモリ回路の内部状態に従って前記書き込み値が設定されるという態様がある。これによれば、書き込み値をメモリ回路内部の状態に応じて設定することにより、メモリ回路の動作に従った値を設定することが可能であり、メモリ回路の自己補正制御が可能となる。
【００２７】
また、上記において、前記書き込み値は、当該メモリ回路の動作速度に従って生成されるという態様がある。これによれば、書き込み値をメモリ回路の動作速度に応じて設定することにより、メモリ回路の動作速度に従った制御が可能となり、消費電力が低減される。
【００２８】
また、上記において、前記書き込み値は、当該メモリ回路の内部電圧に従って生成されるという態様がある。これによれば、書き込み値をメモリ回路の内部電圧に応じて設定することにより、メモリ回路の電圧状態に従った制御が可能となり、電源電圧降下が補償される。
【００２９】
また、上記において、前記書き込み値は、当該メモリ回路の信号線のクロストーク量に従って生成されるという態様がある。これによれば、書き込み値をメモリ回路内部の信号線クロストーク量に応じて設定することにより、メモリ回路の信号線クロストーク量に従った制御を行うことが可能であり、クロストーク抑制回路による動作速度悪化の抑制、クロストーク量の低減等が図られる。
【発明の効果】
【００３０】
本発明によれば、レプリカメモリセルに相当する第２のメモリセルに制御値を記憶し、この制御値を基に制御信号を生成することにより、従来技術では別途必要であった制御用の記憶回路を削減し、面積増加を抑制することができる。また、制御値を電源電圧、基板電圧、動作速度等の制御に使用することにより、プロセッサやメモリ回路の低消費電力化や動作速度の高速化等が実現される。
【発明を実施するための最良の形態】
【００３１】
以下、本発明にかかわるメモリ回路の実施の形態を図面に基づいて詳細に説明する。
【００３２】
（実施の形態１）
図１は、本発明の実施の形態１におけるメモリ回路の構成を示すブロック図である。ここでは、記憶保持回路としてのメモリセルとその周辺回路を示している。
【００３３】
図１において、１０はプロセッサユニットからアクセス可能なアドレス空間にマッピングされた単体またはアレイ状の第１のメモリセル、１１はアドレス空間にはマッピングされておらず、第１のメモリセル１０と構成が同一の単体またはアレイ状の第２のメモリセル、１２は第２のメモリセル１１の情報を用いて第１のメモリセル１０への読み出し、書き込みまたはその双方のアクセスのタイミングを生成するタイミング生成回路、１３はタイミング生成回路１２とは異なる所定の制御機能を有する制御回路である。第２のメモリセル１１は、レプリカメモリセルに相当するものである。
【００３４】
第２のメモリセル１１がタイミング生成に使用される場合、その出力信号線はタイミング生成回路１２に接続され、その出力信号線の電圧遷移を使用して、第１のメモリセル１０への書き込み動作、読み出し動作等のタイミングが生成される。ここで、第２のメモリセル１１の多くは、ビット線またはワード線の負荷をレプリカするために使用され、中のメモリ部２１に記憶されている情報は使用されない。
【００３５】
図２および図３は、レプリカメモリセルである第２のメモリセル１１の具体例を示す。例えば、図２は読み出しワード線レプリカメモリセルの一例であり、図３は読み出しビット線レプリカメモリセルの一例である。メモリ部２１のＤＡＴＡ線に書き込まれているデータは使用されていない。なお、書き込み部２０、メモリ部２１、読み出し部２２の構成が異なるレプリカメモリセルも適用可能である。ＷＷＬは書き込みワード線、ＷＢＬは書き込みビット線、ＲＷＬ＿ＲＥＰは読み出しレプリカワード線、ＤＡＴＡはメモリ部保持データ、ＮＤＡＴＡはメモリ部反転保持データ、ＲＢＬ＿ＲＥＰは読み出しレプリカビット線である。
【００３６】
このような第２のメモリセル１１は、その出力信号線の接続について、タイミング生成回路１２とは別に、プロセッサ、メモリ回路の制御を行う、所定の制御機能を有する制御回路１３に出力信号線を接続することにより、メモリ部２１に記憶されている情報を制御回路１３で使用することが可能となる。例えば、図２、図３のＤＡＴＡ線、ＮＤＡＴＡ線を直接に制御回路１３に接続することにより、あるいは、多ポートメモリの場合は、使用していない読み出し回路を介して制御回路１３に接続することにより、メモリ部２１に記憶されている情報を使用することが可能となる。
【００３７】
本実施の形態によれば、従来は必要であった、制御回路１３に接続されるフリップフロップ等の記憶回路が不要となり、面積が削減される。
【００３８】
（実施の形態２）
図４は、本発明の実施の形態２におけるメモリ回路の構成を示すブロック図である。図１とは異なり、第２のメモリセル１１はタイミング生成には使用されず、プロセス補償のために設けられている。図１のようなタイミング生成回路１２はない。このような第２のメモリセル１１は、出力信号線はフローティングまたは固定され、中のメモリ部２１に記憶されている情報は使用されない。この出力信号線を制御回路１３に接続することにより、メモリ部２１に記憶されている情報を制御回路１３で使用することが可能となる。すなわち、従来は必要であった、制御回路１３に接続されるフリップフロップ等の記憶回路が不要となり、面積が削減される。
【００３９】
制御回路１３は、制御対象、制御内容に応じて様々な形態をとり得る。以下、制御回路を具体的に説明する。
【００４０】
制御回路１３により第２のメモリセル１１に記憶された値を使用して、プロセッサの制御を行うことが可能である。この場合、プロセッサ内に従来は必要であった、制御回路に接続されるフリップフロップ等の記憶回路が不要となり、プロセッサの面積を削減することができる。
【００４１】
制御回路１３で、プロセッサの電源電圧を制御する場合、電源電圧を下げることにより、プロセッサ全体の低消費電力化を図ることができる。逆に、電源電圧を上げることにより、プロセッサ全体の動作速度の高速化を図ることができる。
【００４２】
また、制御回路１３で、メモリ回路の電源電圧を制御する場合、電源電圧を下げることにより、メモリ回路の低消費電力化を図ることができる。逆に、電源電圧を上げることにより、メモリ回路の動作速度の高速化を図ることができる。
【００４３】
また、制御回路１３で、プロセッサの基板電圧を制御する場合、しきい値電圧を大きくするバックバイアスを基板に印加することにより、プロセッサ全体の低消費電力化を図ることができる。逆に、しきい値電圧を小さくするフォワードバイアスを基板に印加することにより、プロセッサ全体の動作速度の高速化を図ることができる。
【００４４】
また、制御回路１３で、メモリ回路の電源電圧を制御する場合、基板にバックバイアスを印加することにより、メモリ回路の低消費電力化を図ることができる。逆に、基板にフォワードバイアスを印加することにより、メモリ回路の動作速度の高速化を図ることができる。
【００４５】
また、制御回路１３で、プロセッサの動作周波数を制御する場合、動作周波数を低減することにより、プロセッサ全体の低消費電力化を図ることができる。逆に、動作周波数を高めることにより、プロセッサ全体の動作速度の高速化を図ることができる。
【００４６】
また、メモリ回路が多ポートを有する場合、制御回路１３でポートのアクセス制御を行うことにより、動作が不要なポートのアクセスを停止することができ、消費電力を低減することができる。
【００４７】
また、制御回路１３により第２のメモリセル１１に記憶された値を使用して、メモリ回路の制御を行うことも可能である。この場合、従来はメモリ回路の外部から供給する必要のあった制御情報が不要となるため、フリップフロップ等の記憶回路が不要となり、プロセッサの面積を削減することができる。また、メモリ回路専用で制御を行うことが可能であり、メモリ回路に最適な制御を行うことができる。
【００４８】
また、制御回路１３で、メモリ回路に対する入出力信号の遅延を調整することにより、プロセッサとメモリ回路の間のセットアップ、ホールドのタイミング等が厳しい場合に、緩和することが可能となり、プロセッサの動作速度の高速化を図ることが可能となる。
【００４９】
また、制御回路１３で、メモリ回路内部の信号の遅延を修正することにより、メモリ回路内部のタイミングクリティカルパスの緩和を図ること、電流の集中による電源電圧降下を緩和すること等が可能となり、メモリ回路の動作速度の高速化を図ることが可能となる。
【００５０】
また、制御回路１３で、メモリ回路内部に設けたクロストーク抑制回路の能力を制御することにより、クロストーク抑制回路が不要な場合は、能力を下げることによってメモリ回路の動作速度の高速化を図ることができる。あるいは、クロストーク抑制回路の能力が不足している場合は、能力を上げることによってメモリ回路の動作上限電圧の改善を図ることができる。
【００５１】
（実施の形態３）
図５は、本発明の実施の形態３におけるメモリ回路の構成を示すブロック図である。このメモリ回路は、第１のメモリセル１０、第２のメモリセル（レプリカメモリセル）１１、アドレスデコーダ３０、アドレスバッファ３１、ＩＯ回路３２からなる。ここで、第２のメモリセル１１がプロセス補償の目的で使用される場合は、特に、第２のメモリセル１１に対するデコーダ等の周辺回路は不要であるため、図５の斜線領域に示したように、第２のメモリセル１１に隣接して空き領域３３が発生する。この空き領域３３に制御回路１３を配置することにより、さらなる面積削減が可能である。
【００５２】
図１において、メモリ回路が多ポートを有する場合は、第２のメモリセル１１からタイミング生成回路１２への信号線は、１つまたは複数のポートの読み出し部が使用されるが、それ以外のポートの読み出し部はタイミング生成には使用されていない。また、図４の場合では、読み出し部そのものが使用されていない。したがって、これらの使用されていない読み出し部のビット線を第２のメモリセル１１から制御回路１３への信号線として使用することにより、新たな信号線を追加することによって発生する面積増加を抑制することができる。
【００５３】
図１において、第２のメモリセル１１から制御回路１３への信号線を、読み出し部のビット線とは別に追加することも可能である。例えば図２、図３において、ＤＡＴＡ線、ＮＤＡＴＡ線を直接、制御回路１３に接続するような場合である。この場合は、追加する信号線の分、面積は増加する。しかしながら、既存ポートの読み出し部を使用しないことにより、読み出し部の制御を既存ポートとは個別に行うことが可能であり、設計が容易となるため、設計工数を削減することが可能である。
【００５４】
また、第２のメモリセル１１に書き込む値をプロセッサから与える場合、メモリ回路に書き込み値を設定する書き込み値設定回路を持つ必要がなく、メモリ回路の設計は容易となる。また、第２のメモリセル１１のメモリ部に、プロセッサから任意の値を与えることが可能であり、第２のメモリセル１１のメモリ部に固定値を与える場合と比べ、制御に使用できる状態数を格段に増加させることができる。
【００５５】
（実施の形態４）
図６は、本発明の実施の形態４におけるメモリ回路の構成を示すブロック図である。第２のメモリセルに対する書き込み値設定回路４０を追加することにより、第２のメモリセル１１のメモリ部に対し、メモリ回路内部で任意の値を与えることが可能となる。第２のメモリセル１１のメモリ部に固定値を与える場合と比べ、制御に使用できる状態数を格段に増加させることができる。
【００５６】
第２のメモリセル１１がプロセス補償の目的で使用される場合は、特に、第２のメモリセル１１に対するデコーダ等、周辺回路は不要であるため、図５の斜線領域に示したように、第２のメモリセル１１に隣接して空き領域３３が発生する。この空き領域３３に書き込み値設定回路４０を配置することにより、さらなる面積削減が可能である。
【００５７】
書き込み値設定回路４０を使用して、メモリ回路の内部状態に従って、第２のメモリセル１１に書き込む値を生成する場合、プロセッサで書き込み値を生成する必要がないため、プロセッサの負荷が軽減される。
【００５８】
また、メモリ回路の動作に適した制御値を第２のメモリセル１１に書き込むことにより、メモリ回路の自己補正制御を行うことが可能である。内部状態としては、以下で説明するメモリ回路の動作速度、内部電圧、信号線のクロストークの量等が挙げられる。
【００５９】
また、書き込み値設定回路４０を使用して、メモリ回路の動作速度に従って第２のメモリセル１１に書き込む値を生成し、メモリ回路の電源電圧、基板電圧制御に使用する場合、必要な動作速度に対し、最低限の電力で動作させることが可能となる。例えば図７のように、読み出し動作速度を反映しているタイミング生成回路１２の出力ＯＵＴ＿ＲＥＰを、容量の大きい配線を使用して、図２、図３の第２のメモリセル１１の書き込みビット線ＷＢＬ１，ＷＢＬ２に供給し、第２のメモリセル１１への書き込みクロックＷＣＬＫを同じく書き込みワード線ＷＷＬ１，ＷＷＬ２に供給することにより、第２のメモリセル１１に動作速度に従った書き込み値を与えることが可能である。
【００６０】
なお、ＶＤＤはメモリ回路の電源線、ＶＤＤ１，ＶＤＤ２は内部電圧観測に使用する参照電源電圧、ＶＤＤ＿ＲＥＦは内部電圧観測に使用する参照電源線である。
【００６１】
また、書き込み値設定回路４０を使用して、メモリ回路の内部電圧に従って第２のメモリセル１１に書き込む値を生成し、メモリ回路の電源電圧、基板電圧制御に使用する場合、メモリ回路の内部で生じた電圧降下を補償することが可能である。このような書き込み値設定回路４０は、例えば図８のように、内部電圧観測点の電源線ＶＤＤと、第１の電源電圧ＶＤＤ１と第２の電源電圧ＶＤＤ２とに接続された比較用電源線ＶＤＤ＿ＲＥＦと、電圧比較回路５０とにより実現できる。
【００６２】
また、書き込み値設定回路４０を使用して、メモリ回路の内部電圧に従って第２のメモリセル１１に書き込む値を生成し、メモリ回路のクロストーク抑制回路の制御に使用する場合、クロストーク抑制回路の能力を必要最低限に抑えることにより、クロストーク抑制回路による動作速度への影響を抑制することが可能である。
【００６３】
また、書き込み値設定回路４０を使用して、メモリ回路内部で発生しているクロストークの量に従って第２のメモリセル１１に書き込む値を生成し、メモリ回路の電源電圧の制御に使用する場合、クロストークの量が大きい場合は電源電圧を下げることによって、メモリ回路内部のクロストークを低減することができる。
【００６４】
また、書き込み値設定回路４０を使用して、メモリ回路内部で発生しているクロストークの量に従って第２のメモリセル１１に書き込む値を生成し、メモリ回路の基板電圧の制御に使用する場合、クロストークの量が大きい場合はバックバイアスを印加することによって、メモリ回路内部のクロストークを低減することができる。
【００６５】
また、書き込み値設定回路４０を使用して、メモリ回路内部の信号線ノイズ量に従って第２のメモリセル１１に書き込む値を生成し、メモリ回路のクロストーク抑制回路の制御に使用する場合、クロストーク抑制回路が不要な場合は、能力を下げることによってメモリ回路の動作速度の高速化を図ることができる。また、クロストーク抑制回路の能力が不足している場合は、能力を上げることによってメモリ回路の動作上限電圧の改善を図ることができる。
【産業上の利用可能性】
【００６６】
本発明のメモリ回路は、ＳＲＡＭ、レジスタファイル等のメモリマクロの低電力化や高速動作を、面積増加を抑制しながら実現する技術として有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１におけるメモリ回路の構成を示すブロック図
【図２】本発明の実施の形態１における第２のメモリセルの回路構成図（その１）
【図３】本発明の実施の形態１における第２のメモリセルの回路構成図（その２）
【図４】本発明の実施の形態２におけるメモリ回路の構成を示すブロック図
【図５】本発明の実施の形態３におけるメモリ回路の構成を示すブロック図
【図６】本発明の実施の形態４におけるメモリ回路の構成を示すブロック図
【図７】本発明の実施の形態４における書き込み値設定回路の回路構成図（その１）
【図８】本発明の実施の形態４における書き込み値設定回路の回路構成図（その２）
【符号の説明】
【００６８】
１０  第１のメモリセル
１１  第２のメモリセル（レプリカメモリセル）
１２  タイミング生成回路
１３  制御回路
２０  書き込み部
２１  メモリ部
２２  読み出し部
３０  アドレスデコーダ
３１  アドレスバッファ
３２  ＩＯ回路
３３  空き領域
４０  書き込み値設定回路
５０  電圧比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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