(57)【要約】【課題】  外部端子を追加することなく、接地端子の寄生抵抗の影響による出力電流の変動を低下させることのできるカレントソース生成回路を提供する【解決手段】  カレントソース生成回路１は、半導体集積回路５０の端子５１を介して外部ＶＳＳに接続されるアナログ回路部用の内部ＶＳＳと、基準電圧Ｖｒｅｆを生成する基準電圧生成部１１と、半導体集積回路５０の端子５２と外部ＶＳＳとの間に接続される高精度外部抵抗Ｒｅｘｔと、端子５２に接続される出力端子ＥＸＴを有し、基準電圧Ｖｒｅｆを出力電流Ｉｅｘｔへ変換する電圧電流コンバータ１２と、端子５１と外部ＶＳＳの寄生抵抗Ｒｖｓｓによる内部ＶＳＳの電位変動ΔＶＳＳのため高精度外部抵抗Ｒｅｘｔに生じる電流の変動分相当の電流Ｉｃｏｍを生成し、電圧電流コンバータ１２の出力端子ＥＸＴへ出力電流Ｉｅｘｔを補正する補正電流として注入する補正電流生成部１３とを備える。【選択図】  図１
2007194738.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子により外部接地端子に接続される第１の内部接地線と、
前記第１の内部接地線に接続されて基準電圧を生成する基準電圧生成手段と、
第２の端子に接続される出力端子を有し、前記基準電圧を電圧電流変換した電流を出力する電圧電流コンバータと、
前記外部接地端子の電位に対して前記第１の内部接地線の電位が変動して前記第２の端子と前記外部接地端子との間に接続される外部抵抗を流れる電流が変動したときに、その変動分に相当する大きさの電流を生成し、前記電圧電流コンバータの前記出力端子へその出力電流を補正する補正電流として注入する補正電流生成手段と
を備えることを特徴とするカレントソース生成回路。
【請求項２】
前記補正電流生成手段は、
ソース端子が電源電圧端子に接続され、ドレイン端子が前記外部抵抗と等しい抵抗値を有する内部抵抗を介して第２の内部接地線に接続される第１のＰＭＯＳトランジスタと、
前記第１の内部接地線の電位と前記第１のＰＭＯＳトランジスタのドレイン端子の電位とを比較し、その電位が等しくなるように前記第１のＰＭＯＳトランジスタのゲート端子へ出力電圧を印加するＯＰアンプと、
前記第１のＰＭＯＳトランジスタと同一の電圧電流特性を有し、ソース端子が電源電圧端子に接続され、ゲート端子へ前記ＯＰアンプの前記出力電圧が印加され、ドレイン端子が前記電圧電流コンバータの前記出力端子に接続される第２のＰＭＯＳトランジスタと
を備えることを特徴とする請求項１に記載のカレントソース生成回路。
【請求項３】
前記第２の内部接地線は、前記第１の内部接地線に比べて、前記外部接地端子からの電位の変動が少ないことを特徴とする請求項２に記載のカレントソース生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントソース生成回路に関し、特にＭＯＳ型集積回路の出力ドライバー用のカレントソース生成回路に関する。
【背景技術】
【０００２】
外部とのデータ転送にＩＥＥＥ１３９４．ａ（データ転送速度４００Ｍｂｐｓ）、ＵＳＢ２．０（同４８０Ｍｂｐｓ）、ＳｅｒｉａｌＡＴ（同１．６Ｇｂｐｓ）などの高速インターフェースを用いる半導体集積回路では、その出力ドライバーの出力振幅に±１０％程度の精度が要求される。そのため、出力ドライバーの電流を生成するカレントソース生成回路は、この精度を満たすように設計する必要がある。
【０００３】
そこで、従来、カレントソース生成回路では、カレントソース生成回路を構成する電圧電流コンバータに外部抵抗を接続し、その外部抵抗を高精度の抵抗とすることにより、出力電流の精度を高めている（例えば、特許文献１参照。）。
【０００４】
図２は、この特許文献１に示されている回路図からカレントソース生成回路部分を抜き出し、これに外部端子等を付加して示したものである。
【０００５】
カレントソース生成回路１００は、基準電圧Ｖｃを生成する定電圧回路ＣＶと、基準電圧Ｖｃを出力電流ＩＰ２へ変換する電圧電流コンバータ１２と、を有する。
【０００６】
定電圧回路ＣＶは、半導体集積回路５０の端子５１を介して外部ＶＳＳに接続されている。
【０００７】
電圧電流コンバータ１２は、基準電圧Ｖｃをカレントソース生成回路１００の出力電流ＩＰ２へ変換する。この電圧電流コンバータ１２の出力端子は、半導体集積回路５０の端子５２に接続される基準電圧発生用抵抗Ｒを介して外部ＶＳＳに接続される。
【０００８】
このような構成のカレントソース生成回路１００はアナログ動作をする。一般に、アナログ回路部とデジタル回路部を混載する半導体集積回路では、デジタル回路からのノイズの回り込みを避ける目的などのため、アナログ回路部を、デジタル回路部とは別の電源系に接続する必要がある。ところが、最近の半導体集積回路の大規模化に伴い、外部とのインターフェース用のピン数は増加する傾向にある。そのため、アナログ回路部の電源系に十分なピン数を割り振ることが困難になってきている。一方、アナログ回路部に流れる電流は、かなり大きなものである。その結果、アナログ回路部の電源ピン１本当たりの電流量が大きくなる傾向にある。
【０００９】
このように、アナログ回路部の電源ピン１本に流れる電流が大きくなるにつれ、電源ピンの寄生抵抗の影響が無視できなくなる。すなわち、半導体集積回路の外部電位と半導体集積回路の内部電位との間に、寄生抵抗による電位降下分の電位差が生じることが、無視できなくなる。
【００１０】
例えば、図２に示すように、半導体集積回路５０の端子５１に接続される内部ＶＳＳが、外部ＶＳＳに対して、端子５１の寄生抵抗Ｒｖｓｓの影響でΔＶＳＳだけ上昇したとすると、定電圧回路ＣＶから出力される基準電圧ＶｃもΔＶＳＳ分上昇する。その結果、カレントソース生成回路１００の出力電圧Ｖｅｘｔも、本来、外部ＶＳＳを基準として、Ｖｅｘｔ＝Ｖｃであるべきところが、Ｖｅｘｔ＝Ｖｃ＋ΔＶＳＳとなる。
【００１１】
例えば、Ｖｃ＝１．２Ｖに対して、Ｖｓｓ端子の寄生抵抗Ｒｖｓｓが２Ω、ＶＳＳピンに流れる電流Ｉｓｓが２０ｍＡあった場合、ΔＶＳＳ＝４０ｍＶとなり、カレントソース生成回路１００の出力電圧Ｖｅｘｔは約３％変化する。その結果、ＩＰ２＝Ｖｅｘｔ／Ｒで表されるカレントソース生成回路１００の出力電流ＩＰ２も約３％変化する。
【００１２】
このような寄生抵抗Ｒｖｓｓによる内部ＶＳＳの上昇の影響を避けるための対策として、図３に示すようなカレントソース生成回路２００が考えられる。カレントソース生成回路２００では、内部ＶＳＳに接続される端子５３を設け、基準電圧発生用抵抗Ｒの接続先を外部Ｖｓｓではなく端子５３、すなわち内部Ｖｓｓとする。
【００１３】
これにより、定電圧回路ＣＶと電圧電流コンバータ１２が共通に内部Ｖｓｓに接続されるため、カレントソース生成回路２００の出力電流ＩＰ２は、端子５１の寄生抵抗Ｒｖｓｓによる内部ＶＳＳの電位変動に関係なく、ＩＰ２＝Ｖｃ／Ｒとなる。
【００１４】
しかし、図３に示すような回路において、基準電圧発生用抵抗Ｒの接続先を内部Ｖｓｓとするためには、カレントソース生成回路に、従来よりも１ピン多いピン数を割り振らなければならない。もともと、アナログ部で使用できるピン数が限られている中で、カレントソース生成回路のピン数を１ピン増加させるには、例えば、電源ピンへの割り当て数を減らすなどしなければならず、それにより電源系が不安定になるなどの別の問題の発生も懸念される。そのため、現実的には、カレントソース生成回路の使用ピン数を増加させるような対策は採りづらいという問題があった。
【特許文献１】特開平１０−７９６６０号公報  （第３−４ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、本発明の目的は、外部端子を追加することなく、接地端子の寄生抵抗の影響による出力電流の変動を低下させることのできるカレントソース生成回路を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の一態様によれば、第１の端子により外部接地端子に接続される第１の内部接地線と、前記第１の内部接地線に接続されて基準電圧を生成する基準電圧生成手段と、第２の端子に接続される出力端子を有し、前記基準電圧を電圧電流変換した電流を出力する電圧電流コンバータと、前記外部接地端子の電位に対して前記第１の内部接地線の電位が変動して前記第２の端子と前記外部接地端子との間に接続される外部抵抗を流れる電流が変動したときに、その変動分に相当する大きさの電流を生成し、前記電圧電流コンバータの前記出力端子へその出力電流を補正する補正電流として注入する補正電流生成手段とを備えることを特徴とするカレントソース生成回路が提供される。
【発明の効果】
【００１７】
本発明によれば、外部端子を追加することなく、接地端子の寄生抵抗の影響による出力電流の変動を低下させることのできるので、半導体集積回路のコスト増加を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施例を図面を参照して説明する。
【実施例】
【００１９】
図１は、本発明の実施例に係るカレントソース生成回路の例を示す回路図である。
【００２０】
本実施例のカレントソース生成回路１は、半導体集積回路５０の端子５１を介して外部ＶＳＳに接続されるアナログ回路部用の内部ＶＳＳと、基準電圧Ｖｒｅｆを生成する基準電圧生成部１１と、半導体集積回路５０の端子５２と外部ＶＳＳとの間に接続される高精度外部抵抗Ｒｅｘｔと、端子５２に接続される出力端子ＥＸＴを有し、基準電圧Ｖｒｅｆを出力電流Ｉｅｘｔの変換する電圧電流コンバータ１２と、端子５１と外部ＶＳＳの寄生抵抗Ｒｖｓｓによる内部ＶＳＳの電位変動ΔＶＳＳにより生じる高精度外部抵抗Ｒｅｘｔを流れる電流の変動分に相当する大きさの電流Ｉｃｏｍを生成し、電圧電流コンバータ１２の出力端子ＥＸＴへ出力電流Ｉｅｘｔを補正する補正電流として注入する補正電流生成部１３とを備える。
【００２１】
基準電圧生成部１１は、内部ＶＳＳに接続されるＢＧＲ（バンドギャップレファレンス）を用いて基準電圧Ｖｒｅｆを生成する。
【００２２】
電圧電流コンバータ１２は、ＯＰアンプＯＰ１と、ＰＭＯＳトランジスタＭ１とを有する。ＯＰアンプＯＰ１の入力端子へは、基準電圧ＶｒｅｆとＰＭＯＳトランジスタＭ１のドレイン端子の電圧が入力され、ＯＰアンプＯＰ１の出力電圧は、ＰＭＯＳトランジスタＭ１のゲート電極へ印加される。
【００２３】
ＰＭＯＳトランジスタＭ１のドレイン端子は、電圧電流コンバータ１２の出力端子ＥＸＴへ接続される。このＰＭＯＳトランジスタＭ１には、カレントソース生成回路１の出力電流Ｉｅｘｔが流れる。
【００２４】
電圧電流コンバータ１２の出力端子ＥＸＴは、端子５２を介して高精度外部抵抗Ｒｅｘｔに接続される。
【００２５】
補正電流生成部１３は、ソース端子が電源電圧端子ＶＤＤに接続され、ドレイン端子が内部抵抗Ｒｉｎｔに接続されるＰＭＯＳトランジスタＭ２と、内部ＶＳＳの電位とＰＭＯＳトランジスタＭ２のドレイン端子の電位とを比較し、その電位が等しくなるようにＰＭＯＳトランジスタＭ２のゲート端子へ出力電圧を印加するＯＰアンプＯＰ２と、ＰＭＯＳトランジスタＭ２と同一の電圧電流特性を有し、ソース端子が電源電圧端子ＶＤＤに接続され、ゲート端子へＯＰアンプＯＰ２の出力電圧が印加され、ドレイン端子が電圧電流コンバータ１２の出力端子ＥＸＴに接続されるＰＭＯＳトランジスタＭ３と、を備える。
【００２６】
ここで、一端がＰＭＯＳトランジスタＭ２のドレイン端子に接続される内部抵抗Ｒｉｎｔは、その抵抗値が高精度外部抵抗Ｒｅｘｔの抵抗値と等しい値に形成され、他端がデジジタル回路部の内部ＶＳＳであるデジタルＶＳＳに接続される。
【００２７】
一般に、半導体集積回路では、デジタル回路部とアナログ回路部は、別々のＶＳＳ端子を持ち、半導体集積回路の中の内部ＶＳＳも別々に配線される。また、デジタル回路部に流れる電流はアナログ回路部に比べて少ない。そのため、ＶＳＳ用端子に寄生抵抗があっても、内部のデジタルＶＳＳの電位の変動は、アナログ回路部の内部ＶＳＳよりも少ない。
【００２８】
そこで、本実施例では、内部抵抗ＲｉｎｔをデジタルＶＳＳに接続し、寄生抵抗によるＶＳＳ電位の変動の影響を小さくする。また、半導体集積回路５０内で、内部抵抗ＲｉｎｔとデジタルＶＳＳとの接続配線を極力太くかつ短くし、配線抵抗による電位変動も極力少なくする。
【００２９】
次に、本実施例のカレントソース生成回路１の動作について説明する。
【００３０】
いま、端子５１から外部ＶＳＳへ向かって電流Ｉｓｓが流れているとすると、端子５１の寄生抵抗ＲｖｓｓにおいてΔＶＳＳ＝Ｉｓｓ×Ｒｖｓｓの電圧降下が生じる。そのため、端子５１に接続される内部ＶＳＳは、外部ＶＳＳに対して、このΔＶＳＳだけ電位が上昇する。そのため、内部ＶＳＳに接続されている基準電圧生成部１１から出力される基準電圧ＶｒｅｆもΔＶＳＳ分上昇する。その結果、電圧電流コンバータ１２の出力端子ＥＸＴの出力電圧Ｖｅｘｔも、本来、外部ＶＳＳを基準として、Ｖｅｘｔ＝Ｖｒｅｆであるべきところが、Ｖｅｘｔ＝Ｖｒｅｆ＋ΔＶＳＳとなる。
【００３１】
したがって、端子５２を介して電圧電流コンバータ１２の出力端子ＥＸＴに接続される高精度外部抵抗Ｒｅｘｔに流れる電流Ｉｒｅｘｔは、Ｉｒｅｘｔ＝Ｖｒｅｆ／Ｒｅｘｔ＋ΔＶＳＳ／Ｒｅｘｔとなる。
【００３２】
一方、内部ＶＳＳは、補正電流生成部１３のＯＰアンプＯＰ２の入力の一方に接続されている。したがって、ＯＰアンプＯＰ２のこの入力端子の入力電圧はΔＶＳＳとなる。そこで、ＯＰアンプＯＰ２は、もう一方の入力端子に接続されるＰＭＯＳトランジスタＭ２のドレイン端子の電位がΔＶＳＳとなるように出力電圧を調整して、ＰＭＯＳトランジスタＭ２のゲート端子へ印加する。その結果、ＰＭＯＳトランジスタＭ２のドレイン端子の電位はΔＶＳＳとなる。
【００３３】
このＰＭＯＳトランジスタＭ２のドレイン端子からは、内部抵抗Ｒｉｎｔを通ってデジタルＶＳＳへ電流が流れる。この電流をＩｃｏｍと表し、デジタルＶＳＳの外部ＶＳＳに対する電位の変動がわずかだとすると、Ｉｃｏｍは、ほぼΔＶＳＳ／Ｒｉｎｔに等しくなる。すなわち、Ｉｃｏｍ≒ΔＶＳＳ／Ｒｉｎｔと表せる。
【００３４】
ここで、内部抵抗Ｒｉｎｔは、その抵抗値が高精度外部抵抗Ｒｅｘｔの抵抗値と等しくなるように形成されている。すなわち、Ｒｉｎｔ＝Ｒｅｘｔである。したがって、ＰＭＯＳトランジスタＭ２のドレイン端子から内部抵抗Ｒｉｎｔへ流れ出る電流Ｉｃｏｍは、Ｉｃｏｍ≒ΔＶＳＳ／Ｒｅｘｔと表すことができる。
【００３５】
また、補正電流生成部１３のＰＭＯＳトランジスタＭ３は、ＰＭＯＳトランジスタＭ２と同一の電圧電流特性を有すように形成されており、そのゲート端子へは、ＰＭＯＳトランジスタＭ２と共通にＯＰアンプＯＰ２の出力電圧が入力されている。したがって、ＯＰアンプＯＰ２が、ＰＭＯＳトランジスタＭ２に対して、そのドレイン端子からＩｃｏｍなる電流が流れるようにそのゲート端子への印加電圧を調整すると、ＰＭＯＳトランジスタＭ３から流れ出る電流もＩｃｏｍとなる。すなわち、補正電流生成部１３から電圧電流コンバータ１２の出力端子ＥＸＴへ注入する補正電流がＩｃｏｍとなる。
【００３６】
したがって、電圧電流コンバータ１２の出力端子ＥＸＴへは、電圧電流コンバータ１２のＰＭＯＳトランジスタＭ１のドレイン端子から流れ出る電流Ｉｅｘｔと、補正電流生成部１３から注入される補正電流Ｉｃｏｍが流れ込む。一方、電圧電流コンバータ１２の出力端子ＥＸＴからは、高精度外部抵抗Ｒｅｘｔに向かって電流Ｉｒｅｘｔが流れる。
【００３７】
そこで、電圧電流コンバータ１２の出力端子ＥＸＴにおいて、次の式が成り立つ。  
Ｉｅｘｔ＋Ｉｃｏｍ＝Ｉｒｅｘｔ
これより、
Ｉｅｘｔ＝Ｉｒｅｘｔ−Ｉｃｏｍ
となる。  
ここで、Ｉｒｅｘｔ＝Ｖｒｅｆ／Ｒｅｘｔ＋ΔＶＳＳ／Ｒｅｘｔ、
Ｉｃｏｍ≒ΔＶＳＳ／Ｒｅｘｔであるので、
Ｉｅｘｔ≒Ｖｒｅｆ／Ｒｅｘｔ＋ΔＶＳＳ／Ｒｅｘｔ−ΔＶＳＳ／Ｒｅｘｔ
≒Ｖｒｅｆ／Ｒｅｘｔ
となる。
【００３８】
すなわち、本実施例のカレントソース生成回路１の出力電流Ｉｅｘｔは、端子５１の寄生抵抗Ｒｖｓｓによる内部ＶＳＳの電位変動ΔＶＳＳの影響を受けることなく、ほぼ本来の出力電流Ｖｒｅｆ／Ｒｅｘｔとなる。
【００３９】
このような本実施例によれば、外部抵抗を内部ＶＳＳに接続するための外部端子の追加が必要なく、半導体集積回路のコストの増加を防止することができる。また、半導体集積回路を格納するパッケージの変更などにより外部ＶＳＳに接続するピンの寄生抵抗の大きさが変わっても、カレントソース生成回路の出力電流を一定に保つことができる。また、カレントソース生成回路の出力電流の精度を一定に保つことができるので、半導体集積回路の出力ドライバーを安定に動作させることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例に係るカレントソース生成回路の例を示す回路図。
【図２】従来のカレントソース生成回路の例を示す回路図。
【図３】図２の回路にさらに端子を付加した、従来のカレントソース生成回路の例を示す回路図。
【符号の説明】
【００４１】
１  カレントソース生成回路
１１  基準電圧生成部
１２  電圧電流コンバータ
１３  補正電流生成部
Ｍ１、Ｍ２、Ｍ３  ＰＭＯＳトランジスタ
ＯＰ１、ＯＰ２  ＯＰアンプ
Ｒｉｎｔ  内部抵抗
Ｒｅｘｔ  高精度外部抵抗
【図１】
2007194738.tif 000003
【図２】
2007194738.tif 000004
【図３】
2007194738.tif 000005