(57)【要約】【課題】ナノワイヤを用いて、発光または受光機能とスイッチング機能を兼ね備えた半導体素子を提供する。【解決手段】ＰＮ接合またはＰＩＮ接合を備える第１の領域７と、電界効果型トランジスタ構造を備える第２の領域８とを有する半導体ナノワイヤ１と、半導体ナノワイヤ１の両端に接続される一対の電極（２，３）と、第２の領域の少なくとも一部に絶縁層５を介して設けられているゲート電極４とを備えている。更に、半導体ナノワイヤ１は、Ｐ型半導体部とＮ型半導体部とを有し、且つＰ型半導体部またはＮ型半導体部の一方は、第１及び第２の領域の構成要素となっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＰＮ接合またはＰＩＮ接合を備える第１の領域と、電界効果型トランジスタのチャネル領域、ゲート絶縁膜及びゲート電極を含む第２の領域とを有し、
少なくとも、前記ＰＮ接合またはＰＩＮ接合と前記チャネル領域とは半導体ナノワイヤに含まれ、
前記半導体ナノワイヤの両端に接続される一対の電極を備えた半導体素子であって、
前記半導体ナノワイヤは、Ｐ型半導体部とＮ型半導体部とを有し、且つ
前記Ｐ型半導体部または前記Ｎ型半導体部の一方は、前記第１及び第２の領域の構成要素であることを特徴とする半導体素子。
【請求項２】
前記一対の電極には、複数本の前記半導体ナノワイヤが並列に接続されていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１の領域は、発光領域であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１の領域は、受光領域であることを特徴とする請求項１に記載の半導体素子。
【請求項５】
請求項３に記載の半導体素子が、一次元又は二次元状に配列していることを特徴とする表示装置。
【請求項６】
請求項４に記載の半導体素子が、一次元又は二次元状に複数配列していることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ナノワイヤを用いた半導体素子に関する。また、本発明は、半導体ナノワイヤを用いて、ＰＮ又はＰＩＮ接合素子、及び電界効果トランジスタとを併せ持つ半導体素子に関するものである。更に、本発明は、前記半導体素子を用いた表示装置及び撮像装置に関する。
【背景技術】
【０００２】
半導体ナノワイヤとは、半導体特性を示す直径数百ｎｍ程度以下の直径を有する構造のものを指す。そして、上記半導体ワイヤは、例えばVLS（Vapor-Liquid-Solid）法を用いて作製される。
【０００３】
VLS法とは基板上の金属微粒子と基板もしくは所望とする元素とが溶融化化合物合金を形成し、これがさらに原料ガスを分解することによりナノワイヤが成長する方法である。このVLS法は、ナノワイヤを始め、各種カーボンナノチューブ、酸化物ウィスカーの合成法として知られている。上記手法で作製された半導体ナノワイヤは移動度が数百cm2/Vs〜数千cm2/Vsと非常に高い移動度を示す。その為、上記半導体ナノワイヤをチャネル部位として用いた電界効果型トランジスタ（FET）に用いることが可能であり、実用化に向けて種々研究が行われている（例えば特許文献１）。
【０００４】
特許文献１では、上記半導体ナノワイヤを溶媒に分散させ、それを流力などにより基板上に配向させることによりナノワイヤ電界効果型トランジスタを作製している。特許文献１に示す作製手法では、塗布プロセスでトランジスタの形成を行うことが可能であるため、高移動度で大面積のＴＦＴを作製することが可能となる。
【０００５】
従来のシリコンや化合物半導体トランジスタでは高移動度を有するが、大面積基板の用意が困難であったり、真空装置を必要としたりする為に大面積化が困難である。一方、有機トランジスタの場合、基板の制約が少ないうえ塗布プロセスを用いることができるため大面積のトランジスタを作製することは可能であるが、移動度が、〜0.1cm2/Vsと低くその用途は限られている。
【０００６】
上記半導体ナノワイヤトランジスタは上記2つのトランジスタの課題を同時に解決することが可能となるため、無機系のトランジスタの性能を維持したまま、TFTの大面積化、低コスト化、フレキシブル化などが可能となる。そのため、有機ELディスプレイ用TFTや、シートコンピューターなどへの応用を考えることができ、新しいエレクトロニクスデバイスの創出への強力なツールとなる可能性を秘めている。
【０００７】
一方、上記半導体ナノワイヤにおいて、図１０に示すようにナノワイヤ中にＰ-Ｎ接合を有する半導体ナノワイヤ２００が報告されている（例えば特許文献２）。特許文献２では、半導体ナノワイヤ中に存在するＰ-Ｎ接合を利用して、LEDや太陽電池、熱電素子への応用を提案している。
【０００８】
無機LEDは、有機ELと比較して効率が10 ｌｍ/Ｗ〜100 ｌｍ/Ｗと非常に高効率であり、寿命も数万時間以上と非常に長いため、各種照明等で既に実用化が始まっている。
【０００９】
また、太陽電池の分野では、有機太陽電池や色素増感太陽電池などの研究が進められているが、シリコン系や化合物半導体などの無機系太陽電池の効率には及ばず、実用化されているのは無機系太陽電池のみである。
【００１０】
しかしながら、上記無機LEDや無機系太陽電池では効率や寿命の点では実用化のレベルに達しているが、基板の制約や真空プロセスが必要なため、素子の大面積化・低コスト化が困難である。そのため、大面積化やコスト面では有機ELや有機太陽電池、色素増感太陽電池と比較して短所となってしまう。
【００１１】
そこで、特許文献２では、半導体ナノワイヤ２００を、図１１に示すように基板２０１上に配列させて、一対の電極２０２で挟むことにより素子化することが考えられている。このような構成の素子を作製すれば、無機の性能を維持したまま大面積化が容易な半導体素子を低コストで作製することができ、例えば大面積の照明や太陽電池を低コストで供給することができる可能性を秘めていると言える。
【特許文献１】米国特許第６８７２６４５号明細書
【特許文献２】米国特許第６８８２０５１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の技術では、上記ナノワイヤを用いて表示装置や撮像装置などを形成する必要がある場合、別途スイッチング部（例えば、電界効果型トランジスタ）を設ける必要があり装置構成が複雑になってしまう問題を有している。
本発明者らは、このような問題を踏まえ、受光領域あるいは発光領域として機能する部分と、スイッチング動作を行うための部分とを、同じナノワイヤを用いて構成しようという画期的なアイデアに到達したのである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体素子は、ＰＮ接合またはＰＩＮ接合を備える第１の領域と、電界効果型トランジスタのチャネル領域、ゲート絶縁膜及びゲート電極を含む第２の領域とを有し、
少なくとも、前記ＰＮ接合またはＰＩＮ接合と前記チャネル領域とは半導体ナノワイヤに含まれ、
前記半導体ナノワイヤの両端に接続される一対の電極を備えた半導体素子であって、
前記半導体ナノワイヤは、Ｐ型半導体部とＮ型半導体部とを有し、且つ
前記Ｐ型半導体部または前記Ｎ型半導体部の一方は、前記第１及び第２の領域の構成要素であることを特徴とする。
【００１４】
また、別の本発明は、少なくとも１つのＰＮ接合部を構成するＰ型半導体部とＮ型半導体部、又は少なくとも１つのＰＩＮ接合部を構成するＰ型半導体部と真性半導体部とＮ型半導体部とを有する第１の領域（ＰＮ接合部又はＰＩＮ接合部を有する。）と、前記第１の領域の前記ＰＮ又はＰＩＮ接合部を構成する前記Ｐ型半導体部又は前記Ｎ型半導体部が延長された第２の領域（ＦＥＴ構造を有する。）とを有する半導体ナノワイヤと、
前記半導体ナノワイヤの前記第２の部分の少なくとも一部に絶縁層を介して配置されたゲート電極と、
前記半導体ナノワイヤの両端に接続される一対の電極と、を備え、
前記第２の領域は電界効果トランジスタを構成していることを特徴とする。
【００１５】
また、別の本発明は、
少なくとも１つの接合部を構成する第１半導体部と第２半導体部とを有する第１の領域と、前記第１の部分の前記接合部を構成する前記第１半導体部又は前記第２半導体部が延長された第２の領域とを有する半導体ナノワイヤと、
前記半導体ナノワイヤの前記第２の領域の少なくとも一部に絶縁層を介して配置されたゲート電極と、
前記半導体ナノワイヤの両端に接続される一対の電極と、を備え、
前記第２の領域は電界効果トランジスタを構成する半導体素子であることを特徴とする。
【００１６】
本発明において、接合構造は、ＰＮ接合構造やＰＩＮ接合構造にかぎられず、ダブルへテロ構造や、量子井戸構造、PIPIN構造などの構造も含まれるものである。
【発明の効果】
【００１７】
本発明によれば、ＰＮ接合、ＰＩＮ接合等の半導体接合による機能とＦＥＴ機能を同時に発現させることができる。また、PN接合やＰＩＮ接合等の接合領域とFET領域間の接続抵抗を小さくすることが可能である。そのため、ＰＮ接合領域等の半導体接合領域で発光素子や受光素子を構成した場合、素子全体の発光効率や光電変換効率を高くすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しながら、本発明の実施の形態を詳細に説明するが、これによって本発明は限定されない。
【００１９】
図１に本発明の実施形態の一例を示す。図１（ａ）は本発明の一実施形態の半導体素子を示す平面図、（ｂ）はその断面図、（ｃ）は等価回路図である。
【００２０】
図１に示す半導体素子は、基板６上に設けられた、ＰＮ接合を有する半導体ナノワイヤ１と、半導体ナノワイヤ１の両端部に接続された一対の電極２，電極３（電極３はソース又はドレイン電極となる）を有する。また、ゲート電極４、ゲート絶縁層５を有する。半導体ナノワイヤ１は第１の領域となるＰ-Ｎ接合部７と、第２の領域となるFET８とから成り、FET８はＰ型伝導部（Ｐ型半導体部）もしくはＮ型伝導部（Ｎ型半導体部）のいずれか一方から成る。ここでは、Ｐ型伝導部からなる。
【００２１】
図１に示すような構成にすれば、FET領域でゲート電圧を操作することによりナノワイヤに流れる電流を制御することが可能となる。
【００２２】
半導体ナノワイヤ１は、Ｐ型伝導部とＮ型伝導部を有しており、直径数ナノメートル〜数百ナノメートルである。また、その長さは、特に制限されるものではないが、例えば、数十ナノメートル以上である。勿論、数マイクロメートル以上の長さであっても本発明における半導体ナノワイヤである。例えば、直径が、２ｎｍから３００ｎｍ、長さが、例えば、１μｍから５μｍ程度の半導体ナノワイヤが挙げられる。
【００２３】
材料については、ＩＩ−ＶＩ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体、Ｉ−Ｖ族化合物半導体、Ｉ−ＶＩ族化合物半導体、Ｉ−ＶＩＩ族化合物半導体、ＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩＩ族化合物半導体、ＩＩＩ−ＶＩ族化合物半導体、ＩＶ−ＩＶ族化合物半導体などの化合物半導体、またはＶＩ族半導体などが挙げることができる。さらに具体的な一例として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＡｌＧａＡｓ、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＧａＡｓ、ＧａＮ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＮ、ＩｎＡｓ、カーボンナノチューブなどが例示される。
【００２４】
上記半導体ナノワイヤの作製方法は特に制限されないが、VLS法で作製することが好ましい。VLS（Vapor-Liquid-Solid）法とは基板上の金属微粒子（金、ニッケル、コバルト等）と基板もしくは所望とする元素とが溶融化化合物合金を形成し、これがさらに原料ガスを分解することによりナノワイヤが成長する方法である。この方法を用いて図２に示すように反応ガスの雰囲気を制御してドーピングを行うことにより、Ｐ型伝導部とＮ型伝導部の両方の部位を有するナノワイヤを提供することができる。VLS法ではワイヤの成長が選択的に触媒粒子９部分で起こるため、上記Ｐ-Ｎ構造やＰ-Ｉ-Ｎ構造を容易に作製することができる。
【００２５】
電極２、電極３、ゲート電極４は、導電性材料であれば特に限定されず、白金、金、銀、ニッケル、クロム、銅、鉄、錫、アンチモン鉛、タンタル、インジウム、アルミニウム、亜鉛、マグネシウム、およびこれらの合金を用いることができる。また、インジウム・錫酸化物等の導電性金属酸化物、あるいはドーピング等で導電率を向上させた無機および有機半導体を用いることができる。無機および有機半導体としては、例えばシリコン単結晶、ポリシリコン、アモルファスシリコン、ゲルマニウム、グラファイト、ポリアセチレン、ポリパラフェニレン、ポリチオフェン、ポリピロール、ポリアニリン、ポリチエニレンビニレン、ポリパラフェニレンビニレン等が挙げられる。電極の作製方法としてはスパッタ法、蒸着法、溶液やペーストからの印刷法、インクジェット法などが例示される。
【００２６】
ゲート絶縁層５は、絶縁性を有していれば何でもよいが、誘電率が高く、導電率が低いものが好ましい。例としては、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタン、酸化タンタルなどの無機酸化物や窒化物、ポリアクリレート、ポリメタクリレート、ポリエチレンテレフタレート、ポリイミド、ポリエーテル、シロキサン含有ポリマー等の有機高分子が挙げられる。また、上記絶縁材料の中でも、表面の平滑性の高いものが好ましい。更に、図３に示す様にゲート絶縁層として絶縁体１０を被覆することにより、ゲート絶縁層を設けなくともトランジスタを形成することができ、このような構成にすることにより素子構成をより簡単にすることができる。この際の絶縁体については絶縁性を有するものであれば特に限定されることはない。例えば半導体ナノワイヤ表面を酸化・窒化させることで絶縁層を形成したり、ＰＺＴやＹ２Ｏ３、ＺｒＯ２、ＨｆＯ２など半導体ナノワイヤと異なる材料で被覆したりすることができる。最初にナノワイヤ上に絶縁層を形成する場合には、絶縁層が形成されたナノワイヤの端部絶縁層を除去してからソース・ドレイン電極を形成する。
【００２７】
基板６はガラス、セラミック、半導体、金属、プラスチックなど特に制限されることはないが、低コスト化が容易なガラス基板やプラスチック基板を用いることが好ましい。またプラスチック基板を用いる場合にはフレキシブルなトランジスタを提供することができるため、フレキシブルな表示装置を始めとする種々のフレキシブルデバイスを提供することが可能となる。
【００２８】
図１では、半導体ナノワイヤのPN接合部７は一つのＰＮ接合の場合を示しているが、図４に示すようにＰＮ接合を複数有する半導体ナノワイヤ１１を用いてもよい。また、図５に示すようにP-I-N（Ｉは真性半導体部）構造を有する半導体ナノワイヤ１２を用いてもよい。尚、上記接合構造には、ダブルへテロ構造や、量子井戸構造、PIPIN構造などの構造も含まれ、その用途に応じて適宜その種類を選択すれば良い。
【００２９】
半導体ナノワイヤ１の配列方法については特に制限されることはないが、ナノワイヤを溶媒に分散させ、それを流力や電界などの外部力を用いて配向させることが好ましい。尚、この際のナノワイヤを分散させる溶媒については、ナノワイヤの親水性・疎水性やゼータ電位に応じて分散しやすい溶媒を適宜選択すれば良い。
また、本実施形態では、図１２示すように、触媒となる金属微粒子と選択的に結合又は配位する官能基を基板上にパターンニングすることで（パターンニングされた官能基をＲで示す）、触媒微粒子を介してナノワイヤを基板上に固定することができる。このような手法を用いれば、図１３に示すようにナノワイヤのＰ型やＮ型を所望の方向に配列させることができる。
【００３０】
尚、図１では電極２，３間に１本の半導体ナノワイヤのみ存在する場合を示したが、図６に示す様に複数の半導体ナノワイヤ１が電極２，３間に存在する場合も本発明の実施形態に含まれる。また、図１では基板上に半導体ナノワイヤ１が配列している構成であるが、基板６が存在しない場合も本発明の実施形態に含まれる。
【００３１】
また、本発明の実施形態の半導体素子は、図７に示す様にP-N接合部とFETの間に電極１３を設けることにより、上記P-N接合部と上記FETに印加する電圧を独立で変化させることができる。
【００３２】
この様な構成にすることにより、P-N接合部とFETのそれぞれの部分でナノワイヤに印加される最適な電圧を選ぶことができ、より高性能な半導体素子を提供することが可能となる。
【００３３】
また、図８に示す様にFET部にのみ新たに半導体ナノワイヤ１４を配列する構成にすれば、P-N接合部に流れる電流値を増加させることができる。本実施形態のＰＮ接合領域７を発光素子に用いる場合、輝度を上げる為にはLEDに流れる電流を増加させることが求められる。その為、特に図８の構成はＰＮ接合部７を発光素子に用いる場合に特に好適である。尚、図示はしないがP-N接合部のナノワイヤの本数を多くすることも当然可能である。
【００３４】
次に上記半導体素子を複数配列させ、一つ一つの素子のアドレスを行う場合について説明する。図９が複数の半導体素子が同一基板２０上に複数存在する場合の一例を示す図である。ソースライン２１に印加する電圧ＶＳＤを走査するのと同時にゲートライン２２に電圧Ｖｇを印加することにより各素子のＯＮ・ＯＦＦ制御を行う。例えば、図９中の半導体素子２３のみをＯＮにする場合、ソースライン２１に電圧ＶＳＤが印加された時に、ゲートライン２２に電圧Ｖｇを印加する。
【００３５】
本実施形態では各素子にFET機能を有しているため、Ｐ-Ｎ接合部にLEDの構成を作り込むことにより表示装置を提供することができる。特に、LEDに赤、緑、青の発光を示す材料をそれぞれ利用することにより、フルカラーの表示装置を提供することができる。
【００３６】
また、Ｐ-Ｎ接合部分にフォトダイオードの構成を作りこめば、撮像装置として用いることが可能となる。この際、上記撮像装置にカラーフィルターを具備することでカラー化が可能となる。
【００３７】
本実施形態の半導体素子はＰ-Ｎ接合部とFET部を有しているため、簡単な素子構成で表示装置及び撮像装置を作製することができる。尚、本発明の素子構成は図９に限られたものではなく、例えばキャパシタを別途有している構造であったり、複数のトランジスタを有している構造であったりしても良い。
【００３８】
また、ＦＥＴ領域８のＰ型伝導部に周囲からＮ型不純物を導入し、Ｐ型伝導部の周囲にＰＮ接合部を形成するＮ型伝導部を形成し、そのＮ型伝導部上にゲート電極を形成することで、接合型ＦＥＴを作成することもできる。
【００３９】
なお、半導体ナノワイヤは、塗布プロセスを用いて素子作製できるため、上述したように受光領域あるいは発光領域とスイッチング領域とを一つの塗布プロセスを用いて作製できる。
【００４０】
この様な構成にすることにより、該半導体ナノワイヤ中にＰＮ接合又はＰＩＮ接合由来の機能を発現させるＰ−Ｎ接合部又はＰＩＮ接合部とトランジスタ機能を発現するＦＥＴの両方を設けることができる。
【００４１】
上記半導体素子の構成では、素子にスイッチング機能を発現させることが可能となる。そのため、該半導体素子を多数同一基板上に設ける場合においてTFTを別途設ける必要がなくとも各素子のアドレスを行うことが可能となり、素子の低コスト化に繋がる。また、ＰＮ接合領域、ＰＩＮ接合領域を適宜選択することにより、発光や光電変換などＰＮ接合、ＰＩＮ接合に由来する所望の機能をより高効率で発現させることができる。
【００４２】
また、上記半導体ナノワイヤは触媒粒子を用いるＶＬＳ（Ｖａｐｏｒ-Ｌｉｑｕｉｄ-Ｓｏｌｉｄ）法で作製することができる。VLS法では選択的に触媒粒子部分でナノワイヤの成長が起こるため、コアシェル構造になることなく上記Ｐ-Ｎ構造やＰ-Ｉ-Ｎ構造を容易に作製することができる。
【００４３】
また、上記半導体素子は上記第１の領域（ＰＮ接合又はＰＩＮ接合）と上記第２の領域（ＦＥＴ）の間に電極を設けることができる。
【００４４】
該電極を設けることにより、上記ＰＮ接合部又はＰＩＮ接合部と上記ＦＥＴに印加する電圧を独立に変化させることができる。
【００４５】
そのため、上記ＰＮ接合部又はＰＩＮ接合部と上記ＦＥＴのそれぞれの機能が発現する最適な電圧を印加することが可能となり、素子の高性能化が可能となる。また、上記ＰＮ接合部又はＰＩＮ接合部と上記ＦＥＴのナノワイヤの本数を変化させることが可能となり、それぞれの領域に流れる電流値を容易に制御することが可能となる。
【００４６】
また、上記半導体素子は一対の電極に複数本の半導体ナノワイヤが並列接続するように構成することができる。上記構成にすることにより、ＰＮ接合部又はＰＩＮ接合部での機能発現領域の面積が増加するため、1本のみ半導体ナノワイヤが存在する場合と比較して、より高性能な半導体素子を提供することが可能となる。
【００４７】
また、上記第１の領域は発光素子とすることができる。ＰＮ接合又はＰＩＮ接合に発光機能を設けることにより、ＦＥＴ機能と発光機能の両方を有する半導体素子を提供することが可能となる。そして、同一の半導体ナノワイヤ上にＦＥＴ機能と発光機能を具備することができるため、非常に簡単な構成でスイッチング機能を有する半導体素子を提供することができる。
【００４８】
また、上記第１の領域は受光素子とすることができる。ＰＮ接合部又はＰＩＮ接合部にフォトダイオード機能を設けることにより、ＦＥＴ機能とフォトダイオード機能の両方を有する半導体素子を提供することが可能となる。そして同一の半導体ナノワイヤ上にＦＥＴ機能とフォトダイオード機能を具備することができるため、非常に簡単な構成でスイッチング機能を有する半導体素子を提供することができる。
【００４９】
また、上記第１の部分が発光素子である半導体素子を一次元又は二次元状に配列して表示装置を提供することができる。上記半導体素子はＦＥＴ機能も有しているため、上記半導体素子を一次元又は二次元状に配列させることにより、ＴＦＴ機能を有する表示装置を提供することができる。この表示装置は、ＴＦＴを別途設けることが不要であるため、従来の表示装置と比較して非常に簡単な構成で表示装置を提供することが可能となる。
【００５０】
また、上記第１の部分が受光素子である半導体素子を一次元又は二次元状に配列して撮像装置を提供することができる。上記半導体素子はＦＥＴ機能も有しているため、上記半導体素子を一次元又は二次元状に配列させることにより、ＴＦＴ機能を有する表示装置を提供することができる。この撮像装置は、ＴＦＴを別途設けることが不要であるため、従来の撮像装置と比較して非常に簡単な構成で撮像装置を提供することが可能となる。
【００５１】
以下、実施例により具体的に説明するが本発明は以下に示すものに限られたものではない。
【００５２】
<実施例１>
本実施例は、本発明を表示装置として用いた場合である。半導体ナノワイヤはGaN系のものを用いる。ナノワイヤの作製はVLS法を用いて行いて作製する。
【００５３】
作製方法は、まず、サファイア基板上に粒径が50ｎｍのＡｕ微粒子を形成する。その後、トリメチルガリウム（TMGa）およびアンモニア雰囲気中において基板を900℃に加熱しバッファ層となるＧａＮナノワイヤを作製する。
【００５４】
その後、その上にN型GaNを作製するためにトリメチルガリウム（TMGa）、シランガス及びアンモニアの雰囲気中においてナノワイヤを成長させ、ｎ-GaN:Si層を作製する。そして、その上に活性層としてトリメチルガリウム（TMGa）、トリメチルインジウム（TMIn）及びアンモニアの雰囲気中で活性層のInGaN層を作製する。最後にＰ型GaNを作製するために、シクロペンタジエニルマグネシウム（Cp2Mg）ガス、トリメチルガリウム（TMGa）、アンモニアの雰囲気中で基板を900℃に加熱することによってGaN:Mg層を形成する。最後に窒素雰囲気中において600℃でアニーリングを行うことによりLED構造を有する半導体ナノワイヤを得る。このようにして得られたナノワイヤのそれぞれの厚さはGaN：約5μｍ、ｎ-GaN:Si：約10μm、InGaN：10 nm、ｐ-GaN:Mg：10μmである。そして上記手法により得られたナノワイヤをエタノール溶液中に分散する。基板からのナノワイヤの切り離しは超音波を用いて行うことができる。
一方、基板側についてはガラス基板上にゲート電極をパターンニングし、その上にゲート絶縁層としてシリカ膜を形成する。
【００５５】
その後、図１４における電極３の下部部分になるゲート絶縁層５に、図１２に示すようにマイクロコンタクトプリンティング法により３−メルカプト−１−プロパノール（ＯＨＣ３Ｈ６ＳＨ）を選択的にパターンニングし、ＳＨ基をパターンニングする。図１２において、ＲはパターンニングされたＳＨ基を示す。
【００５６】
そして、上記手法で得られた基板上に上記ナノワイヤ分散溶液を流すことにより、図１３のようにＡｕ微粒子触媒が選択的にＳＨ基と結合することで、図１４に示すように、Ｎ型の部分が電極３に揃うようになる。その後、ソース・ドレイン電極であるTi/Au電極を蒸着により形成する。
【００５７】
以上のような手法によって、青色発光をする表示素子と電界効果型トランジスタが形成される。本実施例により作製される表示装置は、電界効果型トランジスタとＬＥＤを一括で形成できるので簡単な構成の表示装置を提供することができる。
【００５８】
<実施例２>
本実施例は、本発明を２次元光センサー（撮像装置）として用いた場合である。半導体ナノワイヤはシリコンを用いる。ナノワイヤの作製はVLS法を用いて行いて作製する。作製方法は、まずシリコン基板上に粒径が50ｎｍのＡｕ微粒子を形成する。その後、SiH４およびPH３ガス雰囲気中で450℃で加熱することにより、ＰドープのＮ型Siナノワイヤを形成する。その後、SiH４およびB2H6ガス雰囲気中で450℃で加熱することにより、Ｎ型Siナノワイヤ上にP型Siナノワイヤを形成する。最後に窒素雰囲気中において500℃でアニーリングを行うことによりP-N接合を有するフォトダイオードナノワイヤを得る。このようにして得られたナノワイヤのそれぞれの厚さはN型10μｍ、Ｐ型：約30μmである。
【００５９】
そして上記手法により得られたナノワイヤをエタノール溶液中に分散する。
【００６０】
一方、基板側についてはガラス基板上にゲート電極をパターンニングし、その上にゲート絶縁層としてシリカ膜を形成する。
【００６１】
その後、図１における電極２の下部部分になるゲート絶縁層５に、図１２に示すようにマイクロコンタクトプリンティング法により３−メルカプト−１−プロパノール（ＯＨＣ３Ｈ６ＳＨ）を選択的にパターンニングし、ＳＨ基をパターンニングする。
【００６２】
そして、上記手法で得られた基板上に上記ナノワイヤ分散溶液を流すことにより、Ａｕ微粒子触媒が選択的にＳＨ基と結合することで、図１に示すように、Ｎ型の部分が電極２に揃うようになる。ナノワイヤを配列し、その後、ソース・ドレイン電極であるTi/Au電極を蒸着により形成する。
【００６３】
以上のような手法によって、P-N接合を有するフォトダイオードと電界効果型トランジスタが形成される。本実施例により作製される２次元光センサー（撮像装置）は、トランジスタとフォトダイオードを一括で形成できるので簡単な構成の2次元光センサー（撮像装置）を提供することができる。
【図面の簡単な説明】
【００６４】
【図１】（ａ）は本発明の一実施形態の半導体素子の一例を示す平面図、（ｂ）はその断面図、（ｃ）は等価回路図である。
【図２】VLS法による半導体ナノワイヤの合成方法を表す図である。
【図３】本発明の他の実施形態の半導体素子の一例を示す図である。
【図４】本発明の他の実施形態の半導体素子の一例を示す図である。
【図５】本発明の他の実施形態の半導体素子の一例を示す図である。
【図６】本発明の他の実施形態の半導体素子の一例を示す図である。
【図７】本発明の他の実施形態の半導体素子の一例を示す図である。
【図８】本発明の他の実施形態の半導体素子の一例を示す図である。
【図９】本発明の他の実施形態の半導体素子を複数配列させたときの一例を示す図である。
【図１０】Ｐ-Ｎ接合を有する半導体ナノワイヤを示す図である。
【図１１】Ｐ-Ｎ接合を有する半導体ナノワイヤに電極を備え付けた半導体素子の図である。
【図１２】半導体ナノワイヤ１の配列方法を示す図である。
【図１３】半導体ナノワイヤ１の配列方法を示す図である。
【図１４】本発明の第１実施例の半導体素子の一例を示す図である。
【符号の説明】
【００６５】
１  半導体ナノワイヤ
２  ソース電極
３  ドレイン電極
４  ゲート電極
５  ゲート絶縁層
６  基板
７  P-N接合領域
８  FET領域
９  触媒粒子
１０  絶縁体
１１  半導体ナノワイヤ
１２  半導体ナノワイヤ
１３  電極
１４  半導体ナノワイヤ
２０  基板
２１  ソースライン
２２  ゲートライン
２３  半導体素子
２００  半導体ナノワイヤ
２０１  基板
２０２  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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