(57)【要約】【課題】隣接する不純物が低濃度のドリフト層及び不純物が高濃度の高濃度層を有する半導体装置において、ｐｎ接合の露出によるリーク電流の増大及び耐圧の劣化を防ぐことである。【解決手段】ソース電極８及びドレイン電極９と、ソース電極８及びドレイン電極９の間に形成され、オン状態で導電しオフ状態で空乏となり不純物が低濃度のｎ−ドリフト層１と、ソース電極８及びドレイン電極９の間で且つｎ−ドリフト層１のドレイン電極９側の面上に形成され、ｎ−ドリフト層１と同導電型であり不純物が高濃度のｎ＋層５と、ｎ−ドリフト層１の外側の側面に形成され、前記オフ状態で空乏となり、ｎ−ドリフト層１とは逆導電型であり不純物が低濃度であるｐ−層１１と、ｐ−層１１の外側の側面の全面を覆われて形成される酸化膜１６と、を備える。【選択図】図１
2007096078.tif 000002
【特許請求の範囲】
【請求項１】
第１電極及び第２電極と、
前記第１電極及び前記第２電極の間に形成され、オン状態で導電しオフ状態で空乏となり不純物が低濃度のドリフト層と、
前記第１電極及び前記第２電極の間で且つ前記ドリフト層の前記第２電極側の面上に形成され、前記ドリフト層と同導電型であり不純物が高濃度の高濃度層と、
前記ドリフト層の外側の側面に形成され、前記オフ状態で空乏となり、前記ドリフト層とは逆導電型であり不純物が低濃度である低濃度層と、
前記低濃度層の外側の側面の全面を覆われて形成される絶縁層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記低濃度層は、前記ドリフト層の外側の側面で且つ前記ドリフト層及び前記高濃度層の境界面に接しない部分に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低濃度層は、前記ドリフト層の外側の側面の全面を覆われて形成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
オン状態で導電しオフ状態で空乏となり不純物が低濃度のドリフト層と、前記ドリフト層と同導電型であり不純物が高濃度の高濃度層と、を隣接して基板を形成する工程と、
前記基板の主面に不純物層を形成する工程と、
前記不純物層が形成された基板の主面に第１分離溝を形成する工程と、
前記オフ状態で空乏となり、前記ドリフト層とは逆導電型であり不純物が低濃度である低濃度層を前記第１分離溝内に形成する低濃度層形成工程と、
前記第１分離溝の側面の低濃度層を残して前記第１分離溝以上の深さの第２分離溝を形成する工程と、
前記低濃度層の側面の全面を覆う絶縁層を形成する工程と、
前記第２分離溝が形成された基板の主面に第１電極を形成し、当該基板の主面の反対の面に第２電極を形成するとともに前記第２分離溝に応じて前記基板を分離して半導体装置を形成する工程と、
含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記低濃度層形成工程において、
前記第１分離溝における前記ドリフト層の側面で且つ前記ドリフト層及び前記高濃度層の境界面に接しない部分に前記低濃度層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記低濃度層形成工程において、
前記第１分離溝における前記ドリフト層の外側の側面の全面を覆う前記低濃度層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦構造の電解効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）、ゲート隔離型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、ダイオード等に適用可能な半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、縦型二重拡散ＭＯＳ（縦型ＤＭＯＳ）ＦＥＴ等の半導体装置が実施されている。従来の半導体装置を、図５を用いて説明する。図５に、従来の縦型ＤＭＯＳＦＥＴ４０の縦断面構成を示す。
【０００３】
図５に示すように、従来の縦型ＤＭＯＳＦＥＴ４０は、ｎ型のシリコンで形成するｎ−ドリフト層１と、ｐベース層２と、ｐ＋層３と、ｎ＋層４と、ｎ＋層５と、酸化膜６と、ゲート電極７と、ソース電極８と、ドレイン電極９と、を備えて構成される。
【０００４】
なお、以下で構成要素名における「ｎ」は電子を多数キャリアとする要素を意味し、「ｐ」は正孔を多数キャリアとする要素を意味し、「＋」は比較的高不純物濃度であることを意味し、「−」は比較的低不純物濃度であることを意味する。
【０００５】
縦型ＤＭＯＳＦＥＴ４０のオフ時の耐圧は、ｎ−ドリフト層１の濃度と厚みで決まる。つまり、高耐圧が要求されるデバイスであれば、ｎ−ドリフト層１の濃度を薄く、厚さを厚くして、ｐベース層２及びｎ−ドリフト層１の接合より空乏層を広げ所定の電圧を維持できるように設計される。
【０００６】
図５に示すように、縦型ＤＭＯＳＦＥＴ４０は、側面の物理的な端部において、ｐ−層４１を備える（例えば、特許文献１参照）。即ち、ｐ−層４１は、ｎ−ドリフト層１の最も外側の側面に形成する。また、縦型ＤＭＯＳＦＥＴ４０は、ｐ−層４１の外側に酸化膜４６を備える。ｐ−層４１は、ｎ−ドリフト層１の上面からｎ＋層５の途中までの深さに亙り形成される。
【０００７】
次いで、図６を参照して、縦型ＤＭＯＳＦＥＴ４０の製造方法を説明する。図６（ａ）に、縦型ＤＭＯＳＦＥＴ４０の貼り合わせ工程におけるウエハの縦断面構成を示す。図６（ｂ）に、同じく不純物層等形成工程におけるウエハの縦断面構成を示す。図６（ｃ）に、同じく分離溝形成工程におけるウエハの縦断面構成を示す。図６（ｄ）に、同じくｐ−層形成工程におけるウエハの縦断面構成を示す。図６（ｅ）に、同じく側面酸化膜形成工程におけるウエハの縦断面構成を示す。図６（ｆ）に、同じく電極形成及びダイシング工程におけるウエハの縦断面構成を示す。
【０００８】
先ず、図６（ａ）に示すように、低抵抗で高濃度のｎ＋層５と、所定の耐圧及びオン抵抗となる厚み及び濃度を有するｎ−ドリフト層１とを有するウエハを形成する工程が実行される。
【０００９】
具体的には、先ず、ｎ−ドリフト層１のボンド基板と、ｎ＋層５のベース基板とが別々に作製される。そして、そのボンド基板とベース基板とが貼り合わされる。これは、高耐圧を得るために、ｎ−ドリフト層１の厚みを十分に取る必要があるが、例えば、耐圧が４０００［Ｖ］以上であれば３５０［μｍ］程度の厚さのｎ−ドリフト層１が必要であり、ベース基板からのエピタキシャル成長でのｎ−ドリフト層１の形成が難しいため、２枚の基板貼り合わせによりウエハが作製される。
【００１０】
そして、図６（ｂ）に示すように、貼り合わせられたウエハの表面に不純物層（ｐベース層２等）等を形成する工程が実施される。そして、図６（ｃ）に示すように、不純物層等が形成されたウエハの表面から、ｎ−ドリフト層１を突き抜ける形で分離溝４３を掘って形成する工程が実行される。分離溝４３は、例えば、ウエットエッチングやドライエッチング等により形成される。
【００１１】
そして、図６（ｄ）に示すように、分離溝４３内面にｐ−層４１が形成される。ｐ−層４１は、例えば、エピタキシャル成長等により形成される。そして、図６（ｅ）に示すように、ｐ−層４１表面上に酸化膜４６が形成される。このように、側面としてのｐ−層４１及び酸化膜４６が形成される。そして、側面が形成されたウエハの表面及び裏面の電極（ソース電極８、ドレイン電極９）を形成し、分離溝４３中をダイシングする工程が実行され、各チップとしての縦型ＤＭＯＳＦＥＴ４０に分離される。
【特許文献１】特開２００４−３１９９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、上記従来の縦型ＤＭＯＳＦＥＴ４０においては、上記製造方法の最後の工程まで熱工程が十分でないと、分離溝４３の中をダイシングすることによって、ｐ−層４１及びｎ＋層５のｐｎ接合部４２が側面に露出することになる。このダイシング面は荒れており、ｐｎ接合があるとデバイスのリーク電流の増大や耐圧の劣化を引き起こすという問題があった。
【００１３】
本発明の課題は、隣接する不純物が低濃度のドリフト層及び不純物が高濃度の高濃度層を有する半導体装置において、ｐｎ接合の露出によるリーク電流の増大及び耐圧の劣化を防ぐことである。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、請求項１に記載の発明の半導体装置は、
第１電極及び第２電極と、
前記第１電極及び前記第２電極の間に形成され、オン状態で導電しオフ状態で空乏となり不純物が低濃度のドリフト層と、
前記第１電極及び前記第２電極の間で且つ前記ドリフト層の前記第２電極側の面上に形成され、前記ドリフト層と同導電型であり不純物が高濃度の高濃度層と、
前記ドリフト層の外側の側面に形成され、前記オフ状態で空乏となり、前記ドリフト層とは逆導電型であり不純物が低濃度である低濃度層と、
前記低濃度層の外側の側面の全面を覆われて形成される絶縁層と、
を備えることを特徴とする。
【００１５】
請求項２に記載の発明は、請求項１に記載の半導体装置において、
前記低濃度層は、前記ドリフト層の外側の側面で且つ前記ドリフト層及び前記高濃度層の境界面に接しない部分に形成されることを特徴とする。
【００１６】
請求項３に記載の発明は、請求項１に記載の半導体装置において、
前記低濃度層は、前記ドリフト層の外側の側面の全面を覆われて形成されることを特徴とする。
【００１７】
請求項４に記載の発明の半導体装置の製造方法は、
オン状態で導電しオフ状態で空乏となり不純物が低濃度のドリフト層と、前記ドリフト層と同導電型であり不純物が高濃度の高濃度層と、を隣接して基板を形成する工程と、
前記基板の主面に不純物層を形成する工程と、
前記不純物層が形成された基板の主面に第１分離溝を形成する工程と、
前記オフ状態で空乏となり、前記ドリフト層とは逆導電型であり不純物が低濃度である低濃度層を前記第１分離溝内に形成する低濃度層形成工程と、
前記第１分離溝の側面の低濃度層を残して前記第１分離溝以上の深さの第２分離溝を形成する工程と、
前記低濃度層の側面の全面を覆う絶縁層を形成する工程と、
前記第２分離溝が形成された基板の主面に第１電極を形成し、当該基板の主面の反対の面に第２電極を形成するとともに前記第２分離溝に応じて前記基板を分離して半導体装置を形成する工程と、
含むことを特徴とする。
【００１８】
請求項５に記載の発明は、請求項４に記載の半導体装置の製造方法において、
前記低濃度層形成工程において、
前記第１分離溝における前記ドリフト層の側面で且つ前記ドリフト層及び前記高濃度層の境界面に接しない部分に前記低濃度層を形成することを特徴とする。
【００１９】
請求項６に記載の発明は、請求項４に記載の半導体装置の製造方法において、
前記低濃度層形成工程において、
前記第１分離溝における前記ドリフト層の外側の側面の全面を覆う前記低濃度層を形成することを特徴とする。
【発明の効果】
【００２０】
請求項１、４に記載の発明によれば、隣接する不純物が低濃度のドリフト層及び不純物が高濃度の高濃度層を有する半導体装置において、ｐｎ接合の端面を絶縁層により保護でき、ｐｎ接合の露出によるリーク電流の増大及び耐圧の劣化を防ぐことができる。
【００２１】
請求項２、５に記載の発明によれば、低濃度層をドリフト層及び高濃度層の境界面から分離でき、その境界面起因の欠陥によるリーク電流の増大及び耐圧の劣化を防ぐことができる。
【００２２】
請求項３、６に記載の発明によれば、低濃度層を十分深く厚くとることができ、耐圧の低下を防ぐことができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して本発明に係る実施の形態を詳細に説明する。ただし、発明の範囲は、図示例に限定されない。
【００２４】
先ず、図１を参照して、本実施の形態の装置構成を説明する。図１に、本実施の形態の縦型ＤＭＯＳＦＥＴ２０の縦断面構成を示す。
【００２５】
図１に示すように、縦型ＤＭＯＳＦＥＴ２０は、ｎ型のシリコンで形成するｎ−ドリフト層１（ドリフト層）と、ｐベース層２と、ｐ＋層３と、ｎ＋層４と、ｎ＋層５（高濃度層）と、酸化膜６と、ゲート電極７と、ソース電極８（第１電極）と、ドレイン電極９（第２電極）と、を備えて構成される。なお、図５の縦型ＤＭＯＳＦＥＴ４０と同じ要素には同一符号を付す。
【００２６】
また、基板の第１主面側（図１における上側）にソース電極８を形成する。また、基板の第２主面側（図１０における下側）にドレイン電極９を形成する。そして、第１主面は第２主面の反対の面となる。
【００２７】
さらに、ｎ−ドリフト層１は、ｐベース層２、ｐ＋層３及びｎ＋層４を介してソース電極８に接続する。また、ｎ−ドリフト層１は、ｎ＋層５を介してドレイン電極９に接続する。即ち、ｎ−ドリフト層１は、ソース電極８とドレイン電極９との間に形成される。
【００２８】
縦型ＤＭＯＳＦＥＴ２０のオフ時の耐圧は、ｎ−ドリフト層１の濃度と厚みで決まる。つまり、高耐圧が要求されるデバイスであれば、ｎ−ドリフト層１の濃度を薄く、厚さを厚くして、ｐベース層２及びｎ−ドリフト層１の接合より空乏層を広げ所定の電圧を維持できるように設計される。
【００２９】
ｎ−ドリフト層１と、ｎ＋層５とは、貼り合わせ面１０において直接貼り合わされているものとする。
【００３０】
また、縦型ＤＭＯＳＦＥＴ２０は、側面の物理的な端部において、ｐ−層１１（低濃度層）を備える。即ち、ｐ−層１１は、ｎ−ドリフト層１の最も外側の側面に形成する。
【００３１】
また、ｐ−層１１は、ソース電極８からドレイン電極９への向き（縦方向）に対する側面の物理的な端に形成する。さらにまた、ｐ−層１１は、ｎ−ドリフト層１と反対の導電型であるｐ型に形成する。即ち、ｐ−層１１とｎ−ドリフト層１とは逆極性である。
【００３２】
また、ｐ−層１１と、ｎ−ドリフト層１及びｎ＋層５とは欠陥の少ない状態でｐｎ接合している。さらに、ｐ−層１１は、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ２０がオフ状態となると、空乏化する。また、縦型ＤＭＯＳＦＥＴ２０は、ｐ−層１１の外側に酸化膜１６（絶縁層）を備える。酸化膜１６は、ｐ−層１１を保護できるため好適である。
【００３３】
また、ｐ−層１１は、ｎ−ドリフト層１の上面からｎ＋層５の途中までの深さに亙り形成される。酸化膜１６は、ｎ−ドリフト層１の上面からｎ＋層５の途中までの深さで且つｐ−層１１以上の深さに形成される。このため、ｎ＋層５及びｐ−層１１の交線部１２が酸化膜１６の内側に接し、縦型ＤＭＯＳＦＥＴ２０の側面にｐ−層１１が露出することが無い。
【００３４】
ｐ−層１１を設けることにより、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ２０がオフ状態となる場合に、ｎ−ドリフト層１との間で空乏層が形成され、酸化膜１６に正電荷が蓄積されたとしても、ｐベース層２及びｐ−層１１からの空乏層の広がりを抑制することがないので、縦型ＤＭＯＳＦＥＴ２０の耐圧を高めることができる。
【００３５】
ここで、縦型ＤＭＯＳＦＥＴ２０の動作を簡単に説明する。縦型ＤＭＯＳＦＥＴ２０において、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ２０がオン状態となると、ｎ−ドリフト層１は導電し、ドレイン電極９からソース電極８の向きに電流が流れる。また、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ２０がオフ状態となると、ｎ−ドリフト層１は、ｐベース層２及びｐ−層１１との接合から空乏層が拡張する。そして、ドレイン電極９とソース電極８との間の電圧が大きくなると、縦方向（素子内の厚み方向）と横方向（素子の幅の方向）との両方向に空乏化が拡張する。
【００３６】
詳細には、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ２０がオフ状態となり、ドレイン電極９とソース電極８との間に逆バイアス電圧が印加されると、ｎ−ドリフト層１は、ｐベース層２及びｐ−層１１との接合から空乏層が拡張する。その空乏層は不純物濃度の境界としての貼り合わせ面１０に達し、そこでｎ−ドリフト層１より濃度の高いｎ＋層５により空乏層の伸びが抑えられる。
【００３７】
次いで、図２及び図３を参照して、縦型ＤＭＯＳＦＥＴ２０の製造方法を説明する。図２（ａ）に、縦型ＤＭＯＳＦＥＴ２０の貼り合わせ工程におけるウエハの縦断面構成を示す。図２（ｂ）に、同じく不純物層等形成工程におけるウエハの縦断面構成を示す。図２（ｃ）に、同じく分離溝形成工程におけるウエハの縦断面構成を示す。図２（ｄ）に、同じくｐ−層形成工程におけるウエハの縦断面構成を示す。図３（ａ）に、同じく分離溝再エッチング工程におけるウエハの縦断面構成を示す。図３（ｂ）に、同じく酸化膜形成工程におけるウエハの縦断面構成を示す。図３（ｃ）に、同じく電極形成及びダイシング工程におけるウエハの縦断面構成を示す。
【００３８】
先ず、図２（ａ）に示すように、所定の耐圧及びオン抵抗となる厚み及び濃度を有するｎ−ドリフト層１にｎ＋層５を貼り合わせる工程が実行される。貼り合わせとは、例えば、２枚の基板を合せて熱処理を施すことにより、その２枚の基板をくっつける処理である。具体的には、ｎ−ドリフト層１のボンド基板と、ｎ＋層５のベース基板とが貼り合わされる。ボンド基板とベース基板との間には貼り合わせ面１０が形成される。このようにして、高耐圧を得るためのｎ−ドリフト層１の厚みを十分に取ることができる。
【００３９】
そして、図２（ｂ）に示すように、貼り合わせられたウエハの表面（ｎ−ドリフト層１側）に不純物層等（ｐベース層２、ｐ＋層３、ｎ＋層４、酸化膜６、ゲート電極７）を形成する工程が実行される。不純物層等は、不純物の導入、熱処理、エッチング等により形成される。
【００４０】
そして、図２（ｃ）に示すように、不純物層等が形成されたウエハの表面から、ｎ−ドリフト層１を突き抜ける形でｎ＋層５の途中まで分離溝１３ａ（第１分離層）を掘って形成する工程が実行される。分離溝１３ａは、ダイシングにより形成するものとする。
【００４１】
従来、分離溝は、気相エッチングや液相エッチングにより形成されていた。しかし、例えば、気相エッチングにおいてＩＣＰ（Inductively Coupled Plasma：高周波誘導プラズマ）装置を用いる等、気相エッチングや液相エッチングでは、高価な装置で時間をかけて行う必要があった。そのため、大きな設備投資が必要であり、処理時間が長いためにコストアップに繋がっていた。さらに、液相エッチングでは、側面が傾斜することと、稜の部分で結晶方位が乱れることがあることにより実用化が難しいという問題があった。
【００４２】
分離溝１３ａを、機械的加工としてのダイシングにより形成することにより、高価な装置を用いること無く、また処理時間を短くできる。さらに、ダイシング後、液相エッチング等で加工表面の汚染や欠陥等が取り除かれる。
【００４３】
そして、図２（ｄ）に示すように、分離溝１３ａが形成されたウエハの分離溝１３ａの内面に、ｐ−層１１Ａを形成する工程が実行される。ｐ−層１１Ａは、エピタキシャル成長等により形成される。
【００４４】
そして、図３（ａ）に示すように、ｐ−層１１Ａが形成されたウエハにおいて、分離溝１３ａの底を突き抜け、サイドのｐ−層１１を残す形で、分離溝１３ａを再エッチングして掘ることにより分離溝１３ｂ（第２分離層）を形成する工程が実行される。再エッチングは、気相エッチングや、液相エッチングにより、ｎ＋層５の途中の深さまで実行される。この再エッチングにより、ｐ−層１１Ａのうち、分離溝１３ａの底面のｐ−層が除去され、分離溝１３ｂの深さは少なくとも分離溝１３ａの深さ以上である。
【００４５】
そして、図３（ｂ）に示すように、分離溝１３ｂが形成されたウエハの分離溝１３ｂにｐ−層１１の露出部分の全面を覆う酸化膜１６を形成する工程が実行される。酸化膜１６は、エピタキシャル成長等により形成される。
【００４６】
そして、図３（ｃ）に示すように、側面（ｐ−層１１、酸化膜１６）が形成されたウエハの表面に電極（ソース電極８）を形成し、ウエハの裏面に電極（ドレイン電極９）を形成し、分離溝１３ｂをダイシングする工程が実行される。ダイシングにより、各チップとしての縦型ＤＭＯＳＦＥＴ２０に分離される。
【００４７】
以上、本実施の形態によれば、縦型ＤＭＯＳＦＥＴ２０において、ｐ−層１１が酸化膜１６よりも浅く且つ酸化膜１６の内側に形成され、縦型ＤＭＯＳＦＥＴ２０のｎ＋層５及びｐ−層１１のｐｎ接合の端面を酸化膜１６により保護でき、ｐｎ接合の露出によるリーク電流の増大及び耐圧の劣化を防ぐことができ、縦型ＤＭＯＳＦＥＴ２０の歩留まり、安定性及び信頼性を高めることができる。
【００４８】
また、ｐ−層１１をｐ＋層５（貼り合わせ面１０）まで十分深く（厚く）とることができ、耐圧の低下を防ぐことができる。
【００４９】
（変形例）
図４を参照して、上記実施の形態の変形例を説明する。図４に、本変形例の縦型ＤＭＯＳＦＥＴ３０の縦断面構成を示す。
【００５０】
また、縦型ＤＭＯＳＦＥＴ３０は、上記実施の形態の縦型ＤＭＯＳＦＥＴ２０と同様に、ｎ−ドリフト層１と、ｐベース層２と、ｐ＋層３と、ｎ＋層４と、ｎ＋層５と、酸化膜６と、ゲート電極７と、ソース電極８と、ドレイン電極９と、を備えて構成される。
【００５１】
図４に示すように、縦型ＤＭＯＳＦＥＴ３０は、側面の物理的な端部において、ｐ−層３１と、ｐ−層３１の外側の酸化膜３６と、を備える。
【００５２】
ｐ−層３１、酸化膜３６は、上記実施の形態のｐ−層１１、酸化膜１６と同様であるが、ｐ−層３１は、ｎ−ドリフト層１の上面からｎ−ドリフト層１の途中までの深さに亙り形成される。このため、ｎ−ドリフト層１及びｐ−層３１の交線部３２が酸化膜３６の内側に接し、縦型ＤＭＯＳＦＥＴ３０の側面にｐ−層３１が露出することが無い。さらに、ｐ−層３１が貼り合わせ面１０から分離されている。
【００５３】
縦型ＤＭＯＳＦＥＴ３０において、ゲート電極７の電圧に基づき縦型ＤＭＯＳＦＥＴ３０がオフ状態となり、ドレイン電極９とソース電極８との間に逆バイアス電圧が印加されると、ｎ−ドリフト層１は、ｐベース層２及びｐ−層３１との接合から空乏層が拡張する。ここで、ｐ−層３１が貼り合わせ面１０から分離されているので、貼り合わせ面１０起因の欠陥によるリーク電流の増大及び耐圧の劣化も防ぐことができる。
【００５４】
縦型ＤＭＯＳＦＥＴ３０の製造方法は、上記実施の形態の縦型ＤＭＯＳＦＥＴ２０の製造方法と同様であるが、分離溝１３ａの形成工程において、ｎ−ドリフト層１表面を突き抜ける形でｎ−ドリフト層１の途中まで掘られて分離溝１３ａが形成される。また、分離溝１３ｂの形成工程において、分離溝１３ａの底を突き抜け、サイドのｐ−層３１を残し底面のｐ−層３１を除去する形で、分離溝１３ａが再エッチングにより貼り合わせ面１０に達しない深さで掘られることにより分離溝１３ｂが形成される。
【００５５】
本変形例によれば、縦型ＤＭＯＳＦＥＴ３０において、ｐ−層３１が酸化膜３６がよりも浅く且つ酸化膜３６の内側に形成され、縦型ＤＭＯＳＦＥＴ３０のｎ−ドリフト層１及びｐ−層３１のｐｎ接合の端面を酸化膜３６により保護でき、ｐｎ接合の露出によるリーク電流の増大及び耐圧の劣化を防ぐことができ、縦型ＤＭＯＳＦＥＴ３０の歩留まり、安定性及び信頼性を高めることができる。
【００５６】
また、ｐ−層３１及び酸化膜３６がｎ−ドリフト層１の側面で貼り合わせ面１０に達しない深さに形成され、ｐ−層３１が貼り合わせ面１０から分離されているので、貼り合わせ面１０起因の欠陥によるリーク電流の増大及び耐圧の劣化を防ぐことができる。
【００５７】
なお、上記実施の形態及び変形例における記述は、本発明に係る半導体装置及び半導体装置製造方法の一例であり、これに限定されるものではない。
【００５８】
例えば、上記実施の形態及び変形例では、半導体装置としての絶縁ゲート型の縦型ＤＭＯＳＦＥＴについて説明したが、これに限定されるものではなく、その他の縦構造のＭＯＳＦＥＴ、ゲート隔離型バイポーラトランジスタ（ＩＧＢＴ）、ダイオード等の他の種類の半導体装置に適用することとしてもよい。
【００５９】
また、上記実施の形態及び変形例では、ｎ−ドリフト層及びｎ＋層の隣接構成として、ｎ−ドリフト層１及びｎ＋層５を貼り合わせる構成としたが、これに限定されるものではない。例えば、ｎ−ドリフト層のボンド基板上に、エピタキシャル成長、イオン注入、プレデポジション等の方法でｎ＋層を形成したり、ｎ−ドリフト層のボンド基板とｎ＋層のベース基板とを貼り合わせた後、高温長時間熱処理を施し、ベース基板からボンド基板へ不純物の深い拡散をさせることにより、ボンド基板にｎ＋層を形成する構成等としてもよい。また、ｎ−ドリフト層のボンド基板上にｎ＋層がエピタキシャル成長等で形成され、そのエピタキシャル成長されたｎ＋層上に、ｎ＋層のベース基板がさらに貼り合わされる構成としてもよい。
【００６０】
また、上記実施の形態及び変形例では、隣接する低濃度及び高濃度の不純物層として、ｎ−ドリフト層１とｎ＋層５との例を説明したが、これに限定されるものではなく、反対の導電型（極性）（ｐ−層及びｐ＋層）に適用することとしてもよい。
【００６１】
また、上記実施の形態では、分離溝１３ａの形成をダイシングにより行うこととしたが、これに限定されるものではなく、サンドブラスト、切削等、他の機械的加工を用いて行うこととしてもよい。さらに、製造コスト及び処理時間を考慮しなければ、従来のように気相エッチング、液相エッチングを用いて行うこととしてもよい。
【００６２】
その他、上記実施の形態及び変形例における半導体装置としての縦型ＤＭＯＳＦＥＴの細部構成及び詳細動作に関しても、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明に係る実施の形態の縦型ＤＭＯＳＦＥＴ２０の縦断面図である。
【図２】（ａ）は、縦型ＤＭＯＳＦＥＴ２０の貼り合わせ工程におけるウエハの縦断面図である。（ｂ）は、同じく不純物層等形成工程におけるウエハの縦断面図である。（ｃ）は、同じく分離溝形成工程におけるウエハの縦断面図である。（ｄ）は、同じくｐ−層形成工程におけるウエハの縦断面図である。
【図３】（ａ）は、縦型ＤＭＯＳＦＥＴ２０の分離溝再エッチング工程におけるウエハの縦断面図である。（ｂ）は、同じく酸化膜形成工程におけるウエハの縦断面図である。（ｃ）は、同じく電極形成及びダイシング工程におけるウエハの縦断面図である。
【図４】本発明に係る変形例の縦型ＤＭＯＳＦＥＴ３０の縦断面図である。
【図５】従来の縦型ＤＭＯＳＦＥＴ４０の縦断面図である。
【図６】（ａ）は、縦型ＤＭＯＳＦＥＴ４０の貼り合わせ工程におけるウエハの縦断面図である。（ｂ）は、同じく不純物層等形成工程におけるウエハの縦断面図である。（ｃ）は、同じく分離溝形成工程におけるウエハの縦断面図である。（ｄ）は、同じくｐ−層形成工程におけるウエハの縦断面図である。（ｅ）は、同じく側面酸化膜形成工程におけるウエハの縦断面図である。（ｆ）は、同じく電極形成及びダイシング工程におけるウエハの縦断面図である。
【符号の説明】
【００６４】
２０，３０，４０  縦型ＤＭＯＳＦＥＴ
１  ｎ−ドリフト層
２  ｐベース層
３  ｐ＋層
４  ｎ＋層
５  ｎ＋層
６  酸化膜
７  ゲート電極
８  ソース電極
９  ドレイン電極
１０  貼り合わせ面
１１，１１Ａ，３１，４１  ｐ−層
１２，３２  交線部
１３ａ，１３ｂ，４３  分離溝
１６，３６  酸化膜
４２  ｐｎ接合部
【図１】
2007096078.tif 000003
【図２】
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【図３】
2007096078.tif 000005
【図４】
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【図５】
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【図６】
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