(57)【要約】【課題】低電圧動作時において、ダイナミック回路の高速化と誤動作防止とを両立させる。【解決手段】第１の電源と出力ノードとの間に接続され、第１のクロックに従って導通して、前記出力ノードを第１の論理レベルにする第１の導電型の第１のトランジスタと、入力信号に従って導通する第２の導電型の第２のトランジスタと、前記第２のトランジスタに直列に接続され、第２のクロックに従って導通する第２の導電型の第３のトランジスタと、前記第１の電源と前記出力ノードとの間に接続されており、フィードバック信号に従って導通する第１の導電型の第４のトランジスタとを備える。前記第２及び第３のトランジスタは、前記出力ノードと第２の電源との間に接続されている。前記第４のトランジスタは、前記第２及び第３のトランジスタが共に導通した後に、導通状態から非導通状態になる。【選択図】図８
2007096907.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と出力ノードとの間に接続され、第１のクロックに従って導通して、前記出力ノードを第１の論理レベルにする第１の導電型の第１のトランジスタと、
入力信号に従って導通する第２の導電型の第２のトランジスタと、
前記第２のトランジスタに直列に接続され、第２のクロックに従って導通する第２の導電型の第３のトランジスタと、
前記第１の電源と前記出力ノードとの間に接続されており、フィードバック信号に従って導通する第１の導電型の第４のトランジスタと、
前記出力ノードの論理レベルを反転した信号を出力するインバータと、
前記第１の電源と前記出力ノードとの間に接続され、前記インバータの出力に従って導通する第１の導電型の第５のトランジスタとを備え、
前記第２及び第３のトランジスタは、
前記出力ノードと第２の電源との間に接続されているものであり、
前記第４のトランジスタは、
前記第２及び第３のトランジスタが共に導通した後に、導通状態から非導通状態になるものである
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第４のトランジスタは、
前記第２及び第３のトランジスタが共に導通し、その後、前記第２のトランジスタが非導通状態になった後に、非導通状態になる
ことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記第１のトランジスタは、
前記第３のトランジスタが導通状態になる前に、非導通状態になる
ことを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
前記第１のトランジスタは、
前記入力信号を前記第１のクロックとして用いる
ことを特徴とする半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記第２のクロックを遅延させて前記フィードバック信号として出力する遅延回路を更に備える
ことを特徴とする半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、
前記遅延回路は、
前記第２のクロックの論理を反転させずに出力するものである
ことを特徴とする半導体集積回路。
【請求項７】
請求項１に記載の半導体集積回路において、
入力された値が所定の値と一致しているか否かを判定し、その結果を出力するデコード回路を更に備え、
前記デコード回路による判定結果を示す信号を前記入力信号として用いる
ことを特徴とする半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路において、
前記デコード回路は、
前記第１の電源と前記判定結果を示す信号を出力するデコード出力ノードとの間に接続され、前記第１のクロックに同期した第３のクロックに従って導通して、前記デコード出力ノードを前記第１の論理レベルにする第１の導電型の第６のトランジスタと、
前記第３のクロックに従って導通する第２の導電型の第７のトランジスタと、
並列に接続された複数の第２の導電型のトランジスタを有し、前記第７のトランジスタに直列に接続され、前記入力された値が前記所定の値と一致する場合には導通せず、その他の場合には導通する並列回路とを備え、
前記第７のトランジスタ及び前記並列回路は、
前記デコード出力ノードと前記第２の電源との間に接続されている
ことを特徴とする半導体集積回路。
【請求項９】
請求項８に記載の半導体集積回路において、
前記出力ノードよりも前記デコード出力ノードの方が、その電位を、前記第１の論理レベルからこの論理レベルが反転された第２の論理レベルにするために要する時間が短い
ことを特徴とする半導体集積回路。
【請求項１０】
請求項１に記載の半導体集積回路において、
前記第４及び第５のトランジスタのゲート幅の和は、前記第２及び第３のトランジスタのゲート幅の和の５分の１以下である
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１に記載の半導体集積回路において、
前記第４のトランジスタのゲート幅は、前記第５のトランジスタのゲート幅以上である
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１に記載の半導体集積回路において、
前記第４及び第５のトランジスタのゲート酸化膜厚は、前記第２及び第３のトランジスタのいずれのゲート酸化膜厚よりも厚い
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１に記載の半導体集積回路において、
前記第４のトランジスタのゲート酸化膜厚は、前記第５のトランジスタのゲート酸化膜厚よりも薄い
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１に記載の半導体集積回路において、
前記第４及び第５のトランジスタの閾値電圧の大きさは、前記第２及び第３のトランジスタのいずれの閾値電圧の大きさよりも大きい
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１に記載の半導体集積回路において、
前記第４のトランジスタの閾値電圧の大きさは、前記第５のトランジスタの閾値電圧の大きさよりも小さい
ことを特徴とする半導体集積回路。
【請求項１６】
第１及び第２の出力回路と、
それぞれに入力された値が所定の値と一致しているか否かを判定し、その結果を出力する第１及び第２のデコード回路と、
第１及び第２の遅延回路とを備え、
前記第１の出力回路は、
第１の電源と第１の出力ノードとの間に接続され、第１のクロックに従って導通して、前記第１の出力ノードを第１の論理レベルにする第１の導電型の第１のトランジスタと、
前記第１のデコード回路による判定結果を示す信号に従って導通する第２の導電型の第２のトランジスタと、
前記第２のトランジスタに直列に接続され、第２のクロックに従って導通する第２の導電型の第３のトランジスタと、
前記第１の電源と前記第１の出力ノードとの間に接続され、第１のフィードバック信号に従って導通する第１の導電型の第４のトランジスタと、
前記第１の出力ノードの論理レベルの論理を反転して出力する第１のインバータと、
前記第１の電源と前記第１の出力ノードとの間に接続され、前記第１のインバータの出力又は前記第１のデコード回路による判定結果を示す信号に従って導通する第１の導電型の第５のトランジスタとを有するものであり、
前記第２及び第３のトランジスタは、
前記第１の出力ノードと第２の電源との間に接続されているものであり、
前記第４のトランジスタは、
前記第２及び第３のトランジスタが共に導通した後に、導通状態から非導通状態になるものであり、
前記第２の出力回路は、
前記第１の電源と第２の出力ノードとの間に接続され、前記第１のクロックに従って導通して、前記第２の出力ノードを前記第１の論理レベルにする第１の導電型の第６のトランジスタと、
前記第２のデコード回路による判定結果を示す信号に従って導通する第２の導電型の第７のトランジスタと、
前記第７のトランジスタに直列に接続され、前記第２のクロックに従って導通する第２の導電型の第８のトランジスタと、
前記第１の電源と前記第２の出力ノードとの間に接続され、第２のフィードバック信号に従って導通する第１の導電型の第９のトランジスタと、
前記第２の出力ノードの論理レベルの論理を反転して出力する第２のインバータと、
前記第１の電源と前記第２の出力ノードとの間に接続され、前記第２のインバータの出力又は前記第２のデコード回路による判定結果を示す信号に従って導通する第１の導電型の第１０のトランジスタとを有するものであり、
前記第７及び第８のトランジスタは、
前記第２の出力ノードと前記第２の電源との間に接続されているものであり、
前記第９のトランジスタは、
前記第７及び第８のトランジスタが共に導通した後に、導通状態から非導通状態になるものであり、
前記第１の遅延回路は、
前記第１のデコード回路による判定結果を示す信号を遅延させて前記第２のフィードバック信号として出力するものであり、
前記第２の遅延回路は、
前記第２のデコード回路による判定結果を示す信号を遅延させて前記第１のフィードバック信号として出力するものである
半導体集積回路。
【請求項１７】
請求項１６に記載の半導体集積回路において、
前記第１の遅延回路は、
前記第１のデコード回路による判定結果を示す信号の論理を反転させて出力するものであり、
前記第２の遅延回路は、
前記第２のデコード回路による判定結果を示す信号の論理を反転させて出力するものである
ことを特徴とする半導体集積回路。
【請求項１８】
請求項１６に記載の半導体集積回路において、
前記第１及び第２のデコード回路のそれぞれが判定の対象とする値は、隣り合う値である
ことを特徴とする半導体集積回路。
【請求項１９】
請求項１６に記載の半導体集積回路において、
前記第２の遅延回路は、
前記第２及び第３のトランジスタが共に導通した後に前記第４のトランジスタが非導通状態になるように、前記第１のフィードバック信号を出力するものである
ことを特徴とする半導体集積回路。
【請求項２０】
請求項１６に記載の半導体集積回路において、
前記第１のデコード回路は、
前記第１の電源と前記第１のデコード回路による判定結果を示す信号を出力するデコード出力ノードとの間に接続され、前記第１のクロックに同期した第３のクロックに従って導通して、前記デコード出力ノードを前記第１の論理レベルにする第１の導電型の第１１のトランジスタと、
前記第３のクロックに従って導通する第２の導電型の第１２のトランジスタと、
並列に接続された複数の第２の導電型のトランジスタを有し、前記第１２のトランジスタに直列に接続され、前記入力された値が前記所定の値と一致する場合には導通せず、その他の場合には導通する並列回路とを備え、
前記第１２のトランジスタ及び前記並列回路は、
前記デコード出力ノードと前記第２の電源との間に接続されている
ことを特徴とする半導体集積回路。
【請求項２１】
請求項２０に記載の半導体集積回路において、
前記第１の出力ノードよりも前記デコード出力ノードの方が、その電位を、前記第１の論理レベルからこの論理レベルが反転された第２の論理レベルにするために要する時間が短い
ことを特徴とする半導体集積回路。
【請求項２２】
請求項１６に記載の半導体集積回路において、
前記第５のトランジスタは、
前記第１のインバータの出力に従って導通するものであり、
前記第４及び第５のトランジスタのゲート幅の和は、前記第２及び第３のトランジスタのゲート幅の和の５分の１以下である
ことを特徴とする半導体集積回路。
【請求項２３】
請求項１６に記載の半導体集積回路において、
前記第５のトランジスタは、
前記第１のインバータの出力に従って導通するものであり、
前記第４のトランジスタのゲート幅は、前記第５のトランジスタのゲート幅以上である
ことを特徴とする半導体集積回路。
【請求項２４】
請求項１６に記載の半導体集積回路において、
前記第５のトランジスタは、
前記第１のデコード回路による判定結果を示す信号に従って導通するものであり、
前記第４のトランジスタのゲート幅は、前記第２及び第３のトランジスタのゲート幅の和の５分の１以下である
ことを特徴とする半導体集積回路。
【請求項２５】
請求項１６に記載の半導体集積回路において、
前記第５のトランジスタは、
前記第１のインバータの出力に従って導通するものであり、
前記第４及び第５のトランジスタのゲート酸化膜厚は、前記第２及び第３のトランジスタのいずれのゲート酸化膜厚よりも厚い
ことを特徴とする半導体集積回路。
【請求項２６】
請求項１６に記載の半導体集積回路において、
前記第５のトランジスタは、
前記第１のインバータの出力に従って導通するものであり、
前記第４のトランジスタのゲート酸化膜厚は、前記第５のトランジスタのゲート酸化膜厚よりも薄い
ことを特徴とする半導体集積回路。
【請求項２７】
請求項１６に記載の半導体集積回路において、
前記第５のトランジスタは、
前記第１のデコード回路による判定結果を示す信号に従って導通するものであり、
前記第４のトランジスタのゲート酸化膜厚は、前記第２及び第３のトランジスタのいずれのゲート酸化膜厚よりも厚い
ことを特徴とする半導体集積回路。
【請求項２８】
請求項１６に記載の半導体集積回路において、
前記第５のトランジスタは、
前記第１のインバータの出力に従って導通するものであり、
前記第４及び第５のトランジスタの閾値電圧の大きさは、前記第２及び第３のトランジスタのいずれの閾値電圧の大きさよりも大きい
ことを特徴とする半導体集積回路。
【請求項２９】
請求項１６に記載の半導体集積回路において、
前記第５のトランジスタは、
前記第１のインバータの出力に従って導通するものであり、
前記第４のトランジスタの閾値電圧の大きさは、前記第５のトランジスタの閾値電圧の大きさよりも小さい
ことを特徴とする半導体集積回路。
【請求項３０】
請求項１６に記載の半導体集積回路において、
前記第５のトランジスタは、
前記第１のデコード回路による判定結果を示す信号に従って導通するものであり、
前記第４のトランジスタの閾値電圧の大きさは、前記第２及び第３のトランジスタのいずれの閾値電圧の大きさよりも大きい
ことを特徴とする半導体集積回路。
【請求項３１】
第１、第２及び第３の出力回路と、
それぞれに入力された値が所定の値と一致しているか否かを判定し、その結果を出力する第１、第２及び第３のデコード回路と、
第１及び第２の遅延回路とを備え、
前記第１の出力回路は、
第１の電源と第１の出力ノードとの間に接続され、第１のクロックに従って導通して、前記第１の出力ノードを第１の論理レベルにする第１の導電型の第１のトランジスタと、
前記第１のデコード回路による判定結果を示す信号に従って導通する第２の導電型の第２のトランジスタと、
前記第２のトランジスタに直列に接続され、第２のクロックに従って導通する第２の導電型の第３のトランジスタと、
前記第１の電源と前記第１の出力ノードとの間に接続され、第１のフィードバック信号に従って導通する第１の導電型の第４のトランジスタと、
前記第１の出力ノードの論理レベルの論理を反転して出力する第１のインバータと、
前記第１の電源と前記第１の出力ノードとの間に接続され、前記第１のインバータの出力又は前記第１のデコード回路による判定結果を示す信号に従って導通する第１の導電型の第５のトランジスタとを有するものであり、
前記第２及び第３のトランジスタは、
前記第１の出力ノードと第２の電源との間に接続されているものであり、
前記第４のトランジスタは、
前記第２及び第３のトランジスタが共に導通した後に、導通状態から非導通状態になるものであり、
前記第２の出力回路は、
前記第１の電源と第２の出力ノードとの間に接続され、前記第１のクロックに従って導通して、前記第２の出力ノードを前記第１の論理レベルにする第１の導電型の第６のトランジスタと、
前記第２のデコード回路による判定結果を示す信号に従って導通する第２の導電型の第７のトランジスタと、
前記第７のトランジスタに直列に接続され、前記第２のクロックに従って導通する第２の導電型の第８のトランジスタと、
前記第１の電源と前記第２の出力ノードとの間に接続され、第２のフィードバック信号に従って導通する第１の導電型の第９のトランジスタと、
前記第２の出力ノードの論理レベルの論理を反転して出力する第２のインバータと、
前記第１の電源と前記第２の出力ノードとの間に接続され、前記第２のインバータの出力又は前記第２のデコード回路による判定結果を示す信号に従って導通する第１の導電型の第１０のトランジスタとを有するものであり、
前記第７及び第８のトランジスタは、
前記第２の出力ノードと前記第２の電源との間に接続されているものであり、
前記第９のトランジスタは、
前記第７及び第８のトランジスタが共に導通した後に、導通状態から非導通状態になるものであり、
前記第３の出力回路は、
第１の電源と第３の出力ノードとの間に接続され、第１のクロックに従って導通して、前記第３の出力ノードを第１の論理レベルにする第１の導電型の第１１のトランジスタと、
前記第３のデコード回路による判定結果を示す信号に従って導通する第２の導電型の第１２のトランジスタと、
前記第１２のトランジスタに直列に接続され、第２のクロックに従って導通する第２の導電型の第１３のトランジスタと、
前記第１の電源と前記第３の出力ノードとの間に接続され、第３のフィードバック信号に従って導通する第１の導電型の第１４のトランジスタと、
前記第３の出力ノードの論理レベルの論理を反転して出力する第３のインバータと、
前記第１の電源と前記第３の出力ノードとの間に接続され、前記第３のインバータの出力又は前記第３のデコード回路による判定結果を示す信号に従って導通する第１の導電型の第１５のトランジスタとを有するものであり、
前記第１２及び第１３のトランジスタは、
前記第３の出力ノードと第２の電源との間に接続されているものであり、
前記第１４のトランジスタは、
前記第１２及び第１３のトランジスタが共に導通した後に、導通状態から非導通状態になるものであり、
前記第１の遅延回路は、
前記第１のデコード回路による判定結果を示す信号を遅延させて前記第２のフィードバック信号として出力するものであり、
前記第２の遅延回路は、
前記第２のデコード回路による判定結果を示す信号を遅延させて前記第３のフィードバック信号として出力するものである
半導体集積回路。
【請求項３２】
請求項３１に記載の半導体集積回路において、
前記第１の遅延回路は、
前記第１のデコード回路による判定結果を示す信号の論理を反転させて出力するものであり、
前記第２の遅延回路は、
前記第２のデコード回路による判定結果を示す信号の論理を反転させて出力するものである
ことを特徴とする半導体集積回路。
【請求項３３】
請求項３１に記載の半導体集積回路において、
前記第１〜第３のデコード回路のそれぞれが判定の対象とする値は、順に１ずつ異なる値である
ことを特徴とする半導体集積回路。
【請求項３４】
請求項３１に記載の半導体集積回路において、
前記第１の遅延回路は、
前記第７及び第８のトランジスタが共に導通した後に前記第９のトランジスタが非導通状態になるように、前記第２のフィードバック信号を出力するものである
ことを特徴とする半導体集積回路。
【請求項３５】
請求項３１に記載の半導体集積回路において、
前記第２のデコード回路は、
前記第１の電源と前記第２のデコード回路による判定結果を示す信号を出力するデコード出力ノードとの間に接続され、前記第１のクロックに同期した第３のクロックに従って導通して、前記デコード出力ノードを前記第１の論理レベルにする第１の導電型の第１６のトランジスタと、
前記第３のクロックに従って導通する第２の導電型の第１７のトランジスタと、
並列に接続された複数の第２の導電型のトランジスタを有し、前記第１７のトランジスタに直列に接続され、前記入力された値が前記所定の値と一致する場合には導通せず、その他の場合には導通する並列回路とを備え、
前記第１７のトランジスタ及び前記並列回路は、
前記デコード出力ノードと前記第２の電源との間に接続されている
ことを特徴とする半導体集積回路。
【請求項３６】
請求項３５に記載の半導体集積回路において、
前記第２の出力ノードよりも前記デコード出力ノードの方が、その電位を、前記第１の論理レベルからこの論理レベルが反転された第２の論理レベルにするために要する時間が短い
ことを特徴とする半導体集積回路。
【請求項３７】
請求項３１に記載の半導体集積回路において、
前記第１０のトランジスタは、
前記第２のインバータの出力に従って導通するものであり、
前記第９及び第１０のトランジスタのゲート幅の和は、前記第７及び第８のトランジスタのゲート幅の和の５分の１以下である
ことを特徴とする半導体集積回路。
【請求項３８】
請求項３１に記載の半導体集積回路において、
前記第１０のトランジスタは、
前記第２のインバータの出力に従って導通するものであり、
前記第９のトランジスタのゲート幅は、前記第１０のトランジスタのゲート幅以上である
ことを特徴とする半導体集積回路。
【請求項３９】
請求項３１に記載の半導体集積回路において、
前記第１０のトランジスタは、
前記第２のデコード回路による判定結果を示す信号に従って導通するものであり、
前記第９のトランジスタのゲート幅は、前記第７及び第８のトランジスタのゲート幅の和の５分の１以下である
ことを特徴とする半導体集積回路。
【請求項４０】
請求項３１に記載の半導体集積回路において、
前記第１０のトランジスタは、
前記第２のインバータの出力に従って導通するものであり、
前記第９及び第１０のトランジスタのゲート酸化膜厚は、前記第７及び第８のトランジスタのいずれのゲート酸化膜厚よりも厚い
ことを特徴とする半導体集積回路。
【請求項４１】
請求項３１に記載の半導体集積回路において、
前記第１０のトランジスタは、
前記第２のインバータの出力に従って導通するものであり、
前記第９のトランジスタのゲート酸化膜厚は、前記第１０のトランジスタのゲート酸化膜厚よりも薄い
ことを特徴とする半導体集積回路。
【請求項４２】
請求項３１に記載の半導体集積回路において、
前記第１０のトランジスタは、
前記第２のデコード回路による判定結果を示す信号に従って導通するものであり、
前記第９のトランジスタのゲート酸化膜厚は、前記第７及び第８のトランジスタのいずれのゲート酸化膜厚よりも厚い
ことを特徴とする半導体集積回路。
【請求項４３】
請求項３１に記載の半導体集積回路において、
前記第１０のトランジスタは、
前記第２のインバータの出力に従って導通するものであり、
前記第９及び第１０のトランジスタの閾値電圧の大きさは、前記第７及び第８のトランジスタのいずれの閾値電圧の大きさよりも大きい
ことを特徴とする半導体集積回路。
【請求項４４】
請求項３１に記載の半導体集積回路において、
前記第１０のトランジスタは、
前記第２のインバータの出力に従って導通するものであり、
前記第９のトランジスタの閾値電圧の大きさは、前記第１０のトランジスタの閾値電圧の大きさよりも小さい
ことを特徴とする半導体集積回路。
【請求項４５】
請求項３１に記載の半導体集積回路において、
前記第１０のトランジスタは、
前記第２のデコード回路による判定結果を示す信号に従って導通するものであり、
前記第９のトランジスタの閾値電圧の大きさは、前記第７及び第８のトランジスタのいずれの閾値電圧の大きさよりも大きい
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック型半導体集積回路に関し、特に、低電圧動作時の高速化及び誤動作防止に関する。
【背景技術】
【０００２】
メモリ等の高速動作が必要な回路においては、ダイナミック回路が用いられている。スタティック回路を用いると、ゲート容量が大きくなり、高速動作の妨げとなるからである。
【０００３】
ダイナミック回路が用いられた半導体集積回路の例が、特許文献１に開示されている。この回路では、誤動作を防止するために、インバータとＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタとを有する保持回路を備えている。インバータの入力端子は出力ノードに接続され、ＰＭＯＳトランジスタのゲートはインバータの出力に、ドレインは出力ノードに接続されており、ＰＭＯＳトランジスタが出力ノードに電荷を供給することができるように構成されている。
【特許文献１】特開２００３−３１８７２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このような半導体集積回路を例えばアドレスをデコードする回路に用いる場合について考える。保持回路のＰＭＯＳトランジスタの能力を大きくすると、アドレスがミスした回路では（すなわち、プリチャージされた出力ノードを高電位に保つ場合）、誤動作を防止することができる。しかし、アドレスがヒットした回路では（すなわち、プリチャージされた出力ノードを低電位にする必要がある場合）、特に電源電圧が低いときに、出力ノードの電荷をＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタによって十分に引き抜くことができず、動作の高速化が図れないという問題があった。
【０００５】
一方、保持回路のＰＭＯＳトランジスタの能力を小さくすると、アドレスがヒットした回路では、電源電圧が低いときでも、出力ノードの電荷を引き抜くことができる。しかし、アドレスがミスした回路では、グリッチが大きくなり、誤動作の可能性を残してしまうという問題があった。
【０００６】
本発明は、低電圧動作時において、ダイナミック回路の高速化と誤動作防止とを両立させることを目的とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するため、本発明に係る第１の半導体集積回路は、第１の電源と出力ノードとの間に接続され、第１のクロックに従って導通して、前記出力ノードを第１の論理レベルにする第１の導電型の第１のトランジスタと、入力信号に従って導通する第２の導電型の第２のトランジスタと、前記第２のトランジスタに直列に接続され、第２のクロックに従って導通する第２の導電型の第３のトランジスタと、前記第１の電源と前記出力ノードとの間に接続されており、フィードバック信号に従って導通する第１の導電型の第４のトランジスタと、前記出力ノードの論理レベルを反転した信号を出力するインバータと、前記第１の電源と前記出力ノードとの間に接続され、前記インバータの出力に従って導通する第１の導電型の第５のトランジスタとを備え、前記第２及び第３のトランジスタは、前記出力ノードと第２の電源との間に接続されているものであり、前記第４のトランジスタは、前記第２及び第３のトランジスタが共に導通した後に、導通状態から非導通状態になるものである。
【０００８】
これによると、第２及び第３のトランジスタが導通した後も、第４のトランジスタは第１の電源と出力ノードとの間を導通させるので、出力ノードにおいてグリッチの発生を抑えることができ、誤動作を防止することができる。また、第４のトランジスタは、非導通状態になった後は第１の電源と出力ノードとの間を導通させず、出力ノードの電位が変化するのを妨げないので、低電圧動作時であっても動作速度が低下しないようにすることができる。
【０００９】
また、本発明に係る第２の半導体集積回路は、第１及び第２の出力回路と、それぞれに入力された値が所定の値と一致しているか否かを判定し、その結果を出力する第１及び第２のデコード回路と、第１及び第２の遅延回路とを備え、前記第１の出力回路は、第１の電源と第１の出力ノードとの間に接続され、第１のクロックに従って導通して、前記第１の出力ノードを第１の論理レベルにする第１の導電型の第１のトランジスタと、前記第１のデコード回路による判定結果を示す信号に従って導通する第２の導電型の第２のトランジスタと、前記第２のトランジスタに直列に接続され、第２のクロックに従って導通する第２の導電型の第３のトランジスタと、前記第１の電源と前記第１の出力ノードとの間に接続され、第１のフィードバック信号に従って導通する第１の導電型の第４のトランジスタと、前記第１の出力ノードの論理レベルの論理を反転して出力する第１のインバータと、前記第１の電源と前記第１の出力ノードとの間に接続され、前記第１のインバータの出力又は前記第１のデコード回路による判定結果を示す信号に従って導通する第１の導電型の第５のトランジスタとを有するものであり、前記第２及び第３のトランジスタは、前記第１の出力ノードと第２の電源との間に接続されているものであり、前記第４のトランジスタは、前記第２及び第３のトランジスタが共に導通した後に、導通状態から非導通状態になるものであり、前記第２の出力回路は、前記第１の電源と第２の出力ノードとの間に接続され、前記第１のクロックに従って導通して、前記第２の出力ノードを前記第１の論理レベルにする第１の導電型の第６のトランジスタと、前記第２のデコード回路による判定結果を示す信号に従って導通する第２の導電型の第７のトランジスタと、前記第７のトランジスタに直列に接続され、前記第２のクロックに従って導通する第２の導電型の第８のトランジスタと、前記第１の電源と前記第２の出力ノードとの間に接続され、第２のフィードバック信号に従って導通する第１の導電型の第９のトランジスタと、前記第２の出力ノードの論理レベルの論理を反転して出力する第２のインバータと、前記第１の電源と前記第２の出力ノードとの間に接続され、前記第２のインバータの出力又は前記第２のデコード回路による判定結果を示す信号に従って導通する第１の導電型の第１０のトランジスタとを有するものであり、前記第７及び第８のトランジスタは、前記第２の出力ノードと前記第２の電源との間に接続されているものであり、前記第９のトランジスタは、前記第７及び第８のトランジスタが共に導通した後に、導通状態から非導通状態になるものであり、前記第１の遅延回路は、前記第１のデコード回路による判定結果を示す信号を遅延させて前記第２のフィードバック信号として出力するものであり、前記第２の遅延回路は、前記第２のデコード回路による判定結果を示す信号を遅延させて前記第１のフィードバック信号として出力するものである。
【００１０】
また、本発明に係る第３の半導体集積回路は、第１、第２及び第３の出力回路と、それぞれに入力された値が所定の値と一致しているか否かを判定し、その結果を出力する第１、第２及び第３のデコード回路と、第１及び第２の遅延回路とを備え、前記第１の出力回路は、第１の電源と第１の出力ノードとの間に接続され、第１のクロックに従って導通して、前記第１の出力ノードを第１の論理レベルにする第１の導電型の第１のトランジスタと、前記第１のデコード回路による判定結果を示す信号に従って導通する第２の導電型の第２のトランジスタと、前記第２のトランジスタに直列に接続され、第２のクロックに従って導通する第２の導電型の第３のトランジスタと、前記第１の電源と前記第１の出力ノードとの間に接続され、第１のフィードバック信号に従って導通する第１の導電型の第４のトランジスタと、前記第１の出力ノードの論理レベルの論理を反転して出力する第１のインバータと、前記第１の電源と前記第１の出力ノードとの間に接続され、前記第１のインバータの出力又は前記第１のデコード回路による判定結果を示す信号に従って導通する第１の導電型の第５のトランジスタとを有するものであり、前記第２及び第３のトランジスタは、前記第１の出力ノードと第２の電源との間に接続されているものであり、前記第４のトランジスタは、前記第２及び第３のトランジスタが共に導通した後に、導通状態から非導通状態になるものであり、前記第２の出力回路は、前記第１の電源と第２の出力ノードとの間に接続され、前記第１のクロックに従って導通して、前記第２の出力ノードを前記第１の論理レベルにする第１の導電型の第６のトランジスタと、前記第２のデコード回路による判定結果を示す信号に従って導通する第２の導電型の第７のトランジスタと、前記第７のトランジスタに直列に接続され、前記第２のクロックに従って導通する第２の導電型の第８のトランジスタと、前記第１の電源と前記第２の出力ノードとの間に接続され、第２のフィードバック信号に従って導通する第１の導電型の第９のトランジスタと、前記第２の出力ノードの論理レベルの論理を反転して出力する第２のインバータと、前記第１の電源と前記第２の出力ノードとの間に接続され、前記第２のインバータの出力又は前記第２のデコード回路による判定結果を示す信号に従って導通する第１の導電型の第１０のトランジスタとを有するものであり、前記第７及び第８のトランジスタは、前記第２の出力ノードと前記第２の電源との間に接続されているものであり、前記第９のトランジスタは、前記第７及び第８のトランジスタが共に導通した後に、導通状態から非導通状態になるものであり、前記第３の出力回路は、第１の電源と第３の出力ノードとの間に接続され、第１のクロックに従って導通して、前記第３の出力ノードを第１の論理レベルにする第１の導電型の第１１のトランジスタと、前記第３のデコード回路による判定結果を示す信号に従って導通する第２の導電型の第１２のトランジスタと、前記第１２のトランジスタに直列に接続され、第２のクロックに従って導通する第２の導電型の第１３のトランジスタと、前記第１の電源と前記第３の出力ノードとの間に接続され、第３のフィードバック信号に従って導通する第１の導電型の第１４のトランジスタと、前記第３の出力ノードの論理レベルの論理を反転して出力する第３のインバータと、前記第１の電源と前記第３の出力ノードとの間に接続され、前記第３のインバータの出力又は前記第３のデコード回路による判定結果を示す信号に従って導通する第１の導電型の第１５のトランジスタとを有するものであり、前記第１２及び第１３のトランジスタは、前記第３の出力ノードと第２の電源との間に接続されているものであり、前記第１４のトランジスタは、前記第１２及び第１３のトランジスタが共に導通した後に、導通状態から非導通状態になるものであり、前記第１の遅延回路は、前記第１のデコード回路による判定結果を示す信号を遅延させて前記第２のフィードバック信号として出力するものであり、前記第２の遅延回路は、前記第２のデコード回路による判定結果を示す信号を遅延させて前記第３のフィードバック信号として出力するものである。
【発明の効果】
【００１１】
以上のように本発明によれば、電源電圧が低くても、ダイナミック回路の高速化と誤動作防止とを両立させることができる。したがって、回路が動作可能な電源電圧の範囲を拡げることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１３】
図１は、本発明の実施形態に係る半導体集積回路の回路図である。図１の半導体集積回路４０は、ＰＭＯＳトランジスタ１２と、ＮＭＯＳトランジスタ１４，１６と、フィードバック回路２０と、保持回路３０とを備えており、ダイナミック回路を構成している。フィードバック回路２０は、ＰＭＯＳトランジスタ２２を有し、保持回路３０は、インバータ３２と、ＰＭＯＳトランジスタ３４とを有している。
【００１４】
ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１６のゲートには、クロックＣＬＫ１及びＣＬＫ２がそれぞれ入力されている。クロックＣＬＫ２は、クロックＣＬＫ１に同期している。ＮＭＯＳトランジスタ１４のゲートには、信号ＳＩＧ０が入力されている。ＮＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１６とは、直列に接続されている。
【００１５】
ＰＭＯＳトランジスタ２２のゲートには、フィードバック信号ＦＢが入力されている。フィードバック信号ＦＢは、クロックＣＬＫ２が低論理レベル（以下では“Ｌ”と称する）から高論理レベル（以下では“Ｈ”と称する）に変化した後に、“Ｌ”から“Ｈ”に変化する信号であって、例えばクロックＣＬＫ２を遅延させた信号である。ＰＭＯＳトランジスタ１２，２２，３４及びＮＭＯＳトランジスタ１４のドレインは、出力ノードＰＲＥＯＵＴに接続されている。ＰＭＯＳトランジスタ１２，２２，３４のソースは電源に接続されている。ＮＭＯＳトランジスタ１６のソースは接地されている。インバータ３２は、出力ノードＰＲＥＯＵＴの論理レベルを反転した信号ＷＬを出力する。
【００１６】
図２は、図１の半導体集積回路における信号についてのタイミングチャートである。図２を参照して、図１の半導体集積回路４０の動作を説明する。
【００１７】
信号ＳＩＧ０が“Ｈ”である場合について説明する。クロックＣＬＫ２は“Ｌ”であるとする。このとき、ＮＭＯＳトランジスタ１４は導通し、ＮＭＯＳトランジスタ１６は非導通状態である。クロックＣＬＫ１及びフィードバック信号ＦＢが“Ｌ”であるとき、ＰＭＯＳトランジスタ１２，２２は導通し、出力ノードＰＲＥＯＵＴが充電され、このノードの電位は“Ｈ”となっている。このとき、インバータ３２の出力信号ＷＬは“Ｌ”となり、ＰＭＯＳトランジスタ３４は導通している。
【００１８】
クロックＣＬＫ１が“Ｈ”になると、ＰＭＯＳトランジスタ１２は非導通状態となる。更にクロックＣＬＫ２が“Ｈ”になると、ＮＭＯＳトランジスタ１６が導通して出力ノードＰＲＥＯＵＴが放電を始め、このノードの電位が下がり始める。
【００１９】
その後、フィードバック信号ＦＢが“Ｈ”になり、ＰＭＯＳトランジスタ２２が非導通状態になる。ＰＭＯＳトランジスタ３４の駆動能力はあまり大きくないので、出力ノードＰＲＥＯＵＴの電位は、大きく下がり、“Ｌ”になる。すると、インバータ３２の出力信号ＷＬは“Ｈ”となり、ＰＭＯＳトランジスタ３４は非導通状態となる。
【００２０】
クロックＣＬＫ１，ＣＬＫ２が“Ｌ”になると、出力ノードＰＲＥＯＵＴからの放電が止まり、このノードへの充電がＰＭＯＳトランジスタ１２によって始まる。その後、フィードバック信号ＦＢが“Ｌ”になり、出力ノードＰＲＥＯＵＴは“Ｈ”に充電されて、元の状態に戻る。
【００２１】
このように、信号ＳＩＧ０が“Ｈ”、クロックＣＬＫ２が“Ｈ”になってＮＭＯＳトランジスタ１４，１６が共に導通状態となり、その後、フィードバック信号ＦＢが“Ｈ”になってＰＭＯＳトランジスタ２２を非導通状態にするので、ＰＭＯＳトランジスタ２２による出力ノードＰＲＥＯＵＴへの電荷の供給を止めることができる。したがって、ＮＭＯＳトランジスタ１４，１６は、出力ノードＰＲＥＯＵＴの電荷を高速に引き抜く（すなわち、出力ノードＰＲＥＯＵＴを高速に放電させて“Ｌ”にする）ことができる。
【００２２】
次に、信号ＳＩＧ０が“Ｈ”から“Ｌ”に変化する場合について説明する。信号ＳＩＧ０が“Ｈ”であって、クロックＣＬＫ１及びＣＬＫ２が“Ｈ”になると、ＮＭＯＳトランジスタ１４，１６が共に導通し、前述のように出力ノードＰＲＥＯＵＴが放電を始め、このノードの電位が下がり始める。
【００２３】
その後、信号ＳＩＧ０が“Ｌ”になると、ＮＭＯＳトランジスタ１４が非導通状態になり、出力ノードＰＲＥＯＵＴからの放電が止まる。出力ノードＰＲＥＯＵＴにはＰＭＯＳトランジスタ２２，３４によって電荷が供給されているので、このノードの電位は“Ｈ”に戻る。インバータ３２の出力信号ＷＬは“Ｌ”のままである。
【００２４】
更にその後、フィードバック信号ＦＢが“Ｈ”になって、ＰＭＯＳトランジスタ２２は導通状態から非導通状態になるが、出力ノードＰＲＥＯＵＴの電位は“Ｈ”に保たれる。クロックＣＬＫ１，ＣＬＫ２が“Ｌ”になり、その後信号ＳＩＧ０が“Ｈ”になっても、出力ノードＰＲＥＯＵＴの電位は変わらない。
【００２５】
このように、ＮＭＯＳトランジスタ１４，１６が共に一時的に導通状態となり、出力ノードＰＲＥＯＵＴが放電するが、このときＰＭＯＳトランジスタ２２が出力ノードＰＲＥＯＵＴに電荷を供給している。したがって、出力ノードＰＲＥＯＵＴの電位が大きく低下してインバータ３２の出力信号ＷＬにグリッチが発生することを抑制し、誤動作を防止することができる。
【００２６】
また、半導体集積回路４０では、クロックＣＬＫ２が“Ｈ”になってＮＭＯＳトランジスタ１６が導通状態となる前に、クロックＣＬＫ１が“Ｈ”になってＰＭＯＳトランジスタ１２が非導通状態となるようにしている。
【００２７】
すると、信号ＳＩＧ０が“Ｈ”である場合に、ＮＭＯＳトランジスタ１６が導通状態となって出力ノードＰＲＥＯＵＴの電荷を引き抜く際に、ＰＭＯＳトランジスタ１２から電荷が供給されないので、ＮＭＯＳトランジスタ１４，１６は電荷を高速に引き抜くことができる。
【００２８】
図３は、図１の半導体集積回路の変形例を示す回路図である。図３の半導体集積回路５０は、図１の半導体集積回路４０において、ＰＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ１４，１６に代えて、ＰＭＯＳトランジスタ１１２、ＮＭＯＳトランジスタ１１４，１１６をそれぞれ備えるようにしたものである。
【００２９】
ＰＭＯＳトランジスタ１１２及びＮＭＯＳトランジスタ１１４には、信号ＳＩＧ０が入力されている。ＮＭＯＳトランジスタ１１６には、クロックＣＬＫ２が入力されている。すなわち、ＰＭＯＳトランジスタ１１２には、クロックＣＬＫ１ではなく、信号ＳＩＧ０が入力されている。
【００３０】
図２を参照して説明する。信号ＳＩＧ０が“Ｈ”である場合には、ＰＭＯＳトランジスタ１１２は非導通状態、ＮＭＯＳトランジスタ１１４は導通状態となる。クロックＣＬＫ２が“Ｈ”になってＮＭＯＳトランジスタ１１４，１１６が共に導通状態となると、その後、フィードバック信号ＦＢが“Ｈ”になってＰＭＯＳトランジスタ２２を非導通状態にするので、ＰＭＯＳトランジスタ２２による出力ノードＰＲＥＯＵＴへの電荷の供給を止めることができる。このため、半導体集積回路５０は、図１の半導体集積回路４０と同様に、出力ノードＰＲＥＯＵＴの電荷を高速に引き抜くことができる。
【００３１】
信号ＳＩＧ０が“Ｈ”から“Ｌ”に変化する場合には、次のようになる。すなわち、フィードバック信号ＦＢは“Ｌ”であってＰＭＯＳトランジスタ２２は導通状態である。クロックＣＬＫ２が“Ｈ”になってＮＭＯＳトランジスタ１１４，１１６が共に導通し、出力ノードＰＲＥＯＵＴが放電し始めた後に、信号ＳＩＧ０が“Ｌ”に変化する。すると、ＮＭＯＳトランジスタ１１４が非導通状態になり、かつ、ＰＭＯＳトランジスタ１１２が導通して出力ノードＰＲＥＯＵＴに電荷を供給し始める。その後、フィードバック信号ＦＢが“Ｈ”になってＰＭＯＳトランジスタ２２を導通状態から非導通状態にする。
【００３２】
このように、ＮＭＯＳトランジスタ１１４，１１６が共に一時的に導通状態となり、出力ノードＰＲＥＯＵＴが放電するが、このとき、ＰＭＯＳトランジスタ２２が出力ノードＰＲＥＯＵＴに電荷を供給している。このため、半導体集積回路５０は、図１の半導体集積回路４０と同様に、出力ノードＰＲＥＯＵＴの電位を大きく低下させないので、グリッチの発生を抑制し、誤動作を防止することができる。
【００３３】
なお、図１の半導体集積回路４０において、ＮＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１６とを入れ換えてもよく、図３の半導体集積回路５０において、ＮＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１６とを入れ換えてもよい。
【００３４】
図４は、図１の半導体集積回路を更に変形した例を示す回路図である。図４の半導体集積回路は、図１の半導体集積回路４０において、遅延回路２を更に備えたものである。遅延回路２は、クロックＣＬＫ２を遅延させてＰＭＯＳトランジスタ２２のゲートにフィードバック信号ＦＢとして出力する。
【００３５】
図５は、図４の遅延回路２の構成の例を示す回路図である。遅延回路２は、直列に接続されたインバータを２個備えており、入力された信号を反転させることなく出力する。なお、４個以上の偶数個のインバータを直列に接続して用いてもよく、信号を遅延させるものであればインバータ以外の素子を用いてもよい。
【００３６】
図４の半導体集積回路では、遅延回路２がクロックＣＬＫ２を遅延させて出力するので、クロックＣＬＫ２のレベルが変化してから、遅延回路２が与える遅延時間の後に、ＰＭＯＳトランジスタ２２のゲートに与えられるフィードバック信号ＦＢのレベルが変化する。クロックＣＬＫ２とフィードバック信号ＦＢとの関係は図２と同様になるので、図４の半導体集積回路は、図１の半導体集積回路４０と同様に動作する。
【００３７】
図６は、図３の半導体集積回路を更に変形した例を示す回路図である。図６の半導体集積回路は、図３の半導体集積回路５０において、遅延回路２を更に備えたものである。遅延回路２は、例えば図５のように構成されており、クロックＣＬＫ２を遅延させてＰＭＯＳトランジスタ２２のゲートにフィードバック信号ＦＢとして出力する。遅延回路２は、クロックＣＬＫ２を反転させることなく出力する。
【００３８】
図６の半導体集積回路においても、遅延回路２がクロックＣＬＫ２を遅延させて出力するので、クロックＣＬＫ２のレベルが変化してから、遅延回路２が与える遅延時間の後に、ＰＭＯＳトランジスタ２２のゲートに与えられるフィードバック信号ＦＢのレベルが変化する。クロックＣＬＫ２とフィードバック信号ＦＢとの関係は図２と同様になるので、図６の半導体集積回路は、図３の半導体集積回路５０と同様に動作する。
【００３９】
図７は、デコード回路を有する半導体集積回路の例を示す回路図である。図７の半導体集積回路は、デコード回路６０と、出力回路２４０と、遅延回路２とを備えている。デコード回路６０は、ＰＭＯＳトランジスタ６２と、ＮＭＯＳトランジスタ６４と、４個のＮＭＯＳトランジスタが並列に接続された並列回路６６とを有していて、ＮＯＲ型ダイナミック回路を構成している。出力回路２４０は、図１の半導体集積回路４０において、ＡＮＤゲート４２を更に備えたものであり、その他の点は、半導体集積回路４０と同様である。なお、出力回路２４０は、ＡＮＤゲート４２を備えないようにしてもよい。
【００４０】
ＰＭＯＳトランジスタ６２及びＮＭＯＳトランジスタ６４は、クロックＣＬＫのレベルに従って、導通状態と非導通状態とを繰り返す。クロックＣＬＫは、クロックＣＬＫ１に同期している。並列回路６６の４つのトランジスタには、例えば、アドレスのビットＡ０，Ａ１，Ａ２，Ａ３がそれぞれ入力されている。この場合、デコード回路６０は、入力されたアドレスがこのデコード回路６０に対応する値“００００”に一致するか否かを判定する。
【００４１】
入力されたアドレスが値“００００”に一致するとき、すなわち、アドレスのビットＡ０〜Ａ３の全てが“Ｌ”であるとき、並列回路６６のトランジスタはいずれも導通しないので、これらのトランジスタのドレイン電位（デコード出力ノードＡＤの電位）は“Ｈ”を維持する。その他の場合には、並列回路６６は導通するので、ノードＡＤの電位は“Ｌ”になる。すなわち、ノードＡＤの電位は判定結果を示している。
【００４２】
図７の半導体集積回路は、ワード線を駆動するドライバ回路として用いられるものであり、インバータ３２の出力信号ＷＬは、アドレス“００００”に対応するワード線を駆動する信号として用いることができる。
【００４３】
ＡＮＤゲート４２は、イネーブル信号ＥＮが“Ｈ”であり、かつ、ノードＡＤが“Ｈ”である場合には、信号ＳＩＧ０を“Ｈ”にしてＮＭＯＳトランジスタ１４に与え、その他の場合には、信号ＳＩＧ０を“Ｌ”にする。遅延回路２は、ノードＡＤの電位に所定の遅延を与えてＰＭＯＳトランジスタ２２に出力する。
【００４４】
したがって、図７の回路は、イネーブル信号ＥＮが“Ｈ”であるとすると、図２を参照して説明したように、次のように動作する。すなわち、アドレスのビットＡ０〜Ａ３の全てが“Ｌ”であるとき（アドレスがヒットしたとき）には、信号ＳＩＧ０が“Ｈ”を維持するので、出力ノードＰＲＥＯＵＴが“Ｌ”、インバータ３２の出力信号ＷＬが“Ｈ”になる。その他のとき（アドレスがミスしたとき）には、信号ＳＩＧ０が“Ｌ”になるので、出力ノードＰＲＥＯＵＴはほぼ“Ｈ”のままであり、出力信号ＷＬは“Ｌ”を維持する。
【００４５】
図８は、２つのドライバ回路を有する半導体集積回路の例を示す回路図である。図８の半導体集積回路は、ドライバ回路３００Ａ，３００Ｂと、遅延回路４Ａ，４Ｂとを備えている。ドライバ回路３００Ａは、デコード回路６０Ａと出力回路３４０Ａとを備えている。ドライバ回路３００Ｂは、デコード回路６０Ｂと出力回路３４０Ｂとを備えている。
【００４６】
デコード回路６０Ａ，６０Ｂは、図７のデコード回路６０と同様に構成されている。ただし、デコード回路６０Ｂの並列回路６６には、アドレスのビットＩＡ０，Ａ１，Ａ２，Ａ３が入力されている。ビットＩＡ０は、ビットＡ０の論理を反転した信号である。出力回路３４０Ａ，３４０Ｂは、図１の半導体集積回路４０において、ＰＭＯＳトランジスタ４４を更に備えたものであり、その他の点は、半導体集積回路４０と同様である。なお、出力回路３４０Ａ，３４０Ｂは、ＰＭＯＳトランジスタ４４を備えないようにしてもよい。
【００４７】
図９は、図８の遅延回路４Ａ，４Ｂの構成の例を示す回路図である。図９のように、遅延回路４Ａ，４Ｂは、いずれも１つのインバータで構成されており、入力された信号を反転させて出力する。なお、３個以上の奇数個のインバータを直列に接続して用いてもよく、信号を遅延させるものであればインバータ以外の素子を用いてもよい。
【００４８】
デコード回路６０Ａのデコード出力ノードＡＤ０は、出力回路３４０ＡのＮＭＯＳトランジスタ１４のゲート及び遅延回路４Ａに接続されている。遅延回路４Ａは、ノードＡＤ０の電位を論理的に反転して、得られたフィードバック信号ＦＢ１を出力回路３４０ＢのＰＭＯＳトランジスタ２２のゲートに出力する。
【００４９】
デコード回路６０Ｂのデコード出力ノードＡＤ１は、出力回路３４０ＢのＮＭＯＳトランジスタ１４のゲート及び遅延回路４Ｂに接続されている。遅延回路４Ｂは、ノードＡＤ１の電位を論理的に反転して、得られたフィードバック信号ＦＢ０を出力回路３４０ＡのＰＭＯＳトランジスタ２２のゲートに出力する。
【００５０】
図１０は、図８の半導体集積回路における信号についてのタイミングチャートである。図１０を参照して、図８の半導体集積回路の動作を説明する。
【００５１】
（１）ドライバ回路３００Ａでアドレスがヒットし、ドライバ回路３００Ｂでアドレスがミスした場合（Ａ０＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”の場合）
ドライバ回路３００Ａにおいては、ノードＡＤ０の電位が“Ｈ”に保持されるので、クロックＣＬＫ２が“Ｈ”になってＮＭＯＳトランジスタ１６が導通状態になると、出力ノードＰＲＥＯＵＴ０の電位は“Ｈ”から“Ｌ”に遷移する。遅延回路４Ａから出力されるフィードバック信号ＦＢ１は“Ｌ”であるので、ドライバ回路３００ＢのＰＭＯＳトランジスタ２２は導通状態となる。
【００５２】
ドライバ回路３００Ｂにおいては、ＮＭＯＳトランジスタ１６が導通状態となった後にノードＡＤ１が“Ｈ”から“Ｌ”へ遷移するので、出力ノードＰＲＥＯＵＴ１の電位が低下する。このとき、ＰＭＯＳトランジスタ２２，３４は導通しているので、出力ノードＰＲＥＯＵＴ１に電荷が供給され、グリッチの発生が抑制されている。このとき、出力信号ＷＬ１は“Ｌ”となる。
【００５３】
ノードＡＤ１が“Ｌ”になると、遅延回路４Ｂから出力されるフィードバック信号ＦＢ０は、所定の遅延時間後に、“Ｌ”から“Ｈ”へ遷移し、ドライバ回路３００ＡのＰＭＯＳトランジスタ２２を非導通状態にする。したがって、出力ノードＰＲＥＯＵＴ０に電荷を供給するのはＰＭＯＳトランジスタ３４のみとなり、出力ノードＰＲＥＯＵＴ０の電荷は高速に引き抜かれることになる。出力ノードＰＲＥＯＵＴ０が“Ｌ”になると、ＰＭＯＳトランジスタ４４が導通し、ノードＡＤ０の電位を“Ｈ”に維持する。このとき、出力信号ＷＬ０は“Ｈ”となる。
【００５４】
つまり、ドライバ回路３００Ａのように、アドレスがヒットした場合には、その回路のＰＭＯＳトランジスタ２２は、導通状態から非導通状態へ遷移し、出力ノードＰＲＥＯＵＴ０に電荷を供給しなくなる。このため、このノードの電荷を高速に引き抜くことが可能となる。
【００５５】
一方、ドライバ回路３００Ｂのように、アドレスがミスした場合には、その回路のＰＭＯＳトランジスタ２２は、導通状態のままであり、出力ノードＰＲＥＯＵＴ１にＰＭＯＳトランジスタ３４とともに電荷を供給する。このため、グリッチの発生を抑制することができる。
【００５６】
なお、ドライバ回路３００Ｂでアドレスがヒットし、ドライバ回路３００Ａでアドレスがミスした場合についても、同様に説明することができる。
【００５７】
（２）ドライバ回路３００Ａ及び３００Ｂでアドレスがミスした場合（Ａ１＝Ａ２＝Ａ３＝“Ｌ”ではない場合）
ドライバ回路３００Ａにおいては、クロックＣＬＫ２が“Ｈ”になってＮＭＯＳトランジスタ１６が導通状態となった後に、ノードＡＤ０が“Ｈ”から“Ｌ”へ遷移するので、出力ノードＰＲＥＯＵＴ０の電位が低下する。ノードＡＤ０が“Ｌ”になると、遅延回路４Ａから出力されるフィードバック信号ＦＢ１は、所定の遅延時間後に“Ｌ”から“Ｈ”に遷移し、ドライバ回路３００ＢのＰＭＯＳトランジスタ２２は非導通状態となる。
【００５８】
ドライバ回路３００Ｂにおいては、クロックＣＬＫ２が“Ｈ”になってＮＭＯＳトランジスタ１６が導通状態となった後に、ノードＡＤ１が“Ｈ”から“Ｌ”へ遷移するので、出力ノードＰＲＥＯＵＴ１の電位が低下する。ノードＡＤ１が“Ｌ”になると、遅延回路４Ｂから出力されるフィードバック信号ＦＢ０は、所定の遅延時間後に“Ｌ”から“Ｈ”に遷移し、ドライバ回路３００ＡのＰＭＯＳトランジスタ２２は非導通状態となる。
【００５９】
ここで、ノードＡＤ１が“Ｌ”になってから、遅延回路４Ｂによって生じる所定の遅延時間内では、フィードバック信号ＦＢ０は“Ｈ”にはなっておらず、ドライバ回路３００ＡのＰＭＯＳトランジスタ２２は、非導通状態とはなっていない。つまり、ＰＭＯＳトランジスタ２２は、出力ノードＰＲＥＯＵＴ０へ電荷を供給し続けており、出力ノードＰＲＥＯＵＴ０におけるグリッチの発生が抑制されている。出力信号ＷＬ０は“Ｌ”を維持する。
【００６０】
また、ノードＡＤ０が“Ｌ”になってから、遅延回路４Ａによって生じる所定の遅延時間内では、フィードバック信号ＦＢ１は“Ｈ”にはなっておらず、ドライバ回路３００ＢのＰＭＯＳトランジスタ２２は、非導通状態とはなっていない。つまり、ＰＭＯＳトランジスタ２２は、出力ノードＰＲＥＯＵＴ１へ電荷を供給し続けており、出力ノードＰＲＥＯＵＴ１におけるグリッチの発生が抑制されている。出力信号ＷＬ１は“Ｌ”を維持する。
【００６１】
このように、ドライバ回路３００Ａ，３００Ｂの双方においてアドレスがミスした場合にも、出力ノードＰＲＥＯＵＴ０，ＰＲＥＯＵＴ１におけるグリッチの発生を抑制することができる。
【００６２】
以上のように、デコード回路６０Ａ，６０Ｂは、１ビットのみ異なる隣り合うアドレスを対象にして、アドレスがヒットしたか否かをそれぞれ判定する回路であり、一方の回路における判定結果が、他方の回路が属するドライバ回路におけるフィードバック回路２０に与えられるようになっている。
【００６３】
このようにすると、ドライバ回路間の配線リソースを最小限度にとどめることができ、レイアウトが容易となる。また、ドライバ回路３００Ａ，３００Ｂの双方においてアドレスがミスした場合に、それぞれのデコード回路内の並列回路を構成するＮＭＯＳトランジスタのうち、導通状態になるトランジスタの数の差が最小となるので、フィードバック回路２０に与える信号の遅延時間を制御しやすい。
【００６４】
図１１は、図８の半導体集積回路の変形例を示す回路図である。図１１の半導体集積回路は、ドライバ回路４００Ａ，４００Ｂと、遅延回路４Ａ，４Ｂとを備えている。ドライバ回路４００Ａは、デコード回路６０Ａと出力回路４４０Ａとを備えている。ドライバ回路４００Ｂは、デコード回路６０Ｂと出力回路４４０Ｂとを備えている。
【００６５】
デコード回路６０Ａ，６０Ｂは、図８を参照して説明したものである。出力回路４４０Ａは、ＰＭＯＳトランジスタ３４のゲートがデコード出力ノードＡＤ０に接続されている点の他は、図８の出力回路３４０Ａと同様である。出力回路４４０Ｂは、ＰＭＯＳトランジスタ３４のゲートがデコード出力ノードＡＤ１に接続されている点の他は、図８の出力回路３４０Ｂと同様である。
【００６６】
出力回路４４０ＡのＰＭＯＳトランジスタ３４は、ノードＡＤ０が“Ｌ”であるときには導通するので、出力ノードＰＲＥＯＵＴ０の電位を“Ｈ”に維持すべきときにグリッチの発生を抑制することができる。また、このトランジスタは、ノードＡＤ０が“Ｈ”であるときには導通しないので、出力ノードＰＲＥＯＵＴ０の電位を“Ｌ”にすべきときに出力ノードＰＲＥＯＵＴ０の電荷を図８の回路よりも高速に引き抜くようにすることができる。出力回路４４０Ｂについても同様である。
【００６７】
図１２は、３つのドライバ回路を有する半導体集積回路の例を示す回路図である。図１２の半導体集積回路は、ドライバ回路５００Ａ，５００Ｂ，５００Ｃと、遅延回路４Ａ，４Ｂ，４Ｃとを備えている。ドライバ回路５００Ａは、デコード回路６０Ａと出力回路３４０Ａとを備えている。ドライバ回路５００Ｂは、デコード回路６０Ｂと出力回路３４０Ｂとを備えている。ドライバ回路５００Ｃは、デコード回路６０Ｃと出力回路３４０Ｃとを備えている。
【００６８】
デコード回路６０Ａ，６０Ｂ、及び出力回路３４０Ａ，３４０Ｂは、図８を参照して説明したものと同様である。遅延回路４Ａ，４Ｂは、図９を参照して説明したものと同様である。出力回路３４０Ｃ及びデコード回路６０Ｃは、出力回路３４０Ａ及びデコード回路６０Ａとそれぞれ同様に構成されている。ただし、デコード回路６０Ｃの並列回路６６には、アドレスのビットＡ０，ＩＡ１，Ａ２，Ａ３が入力されている。ビットＩＡ１は、ビットＡ１の論理を反転した信号である。遅延回路４Ｃは、遅延回路４Ａと同様に構成されている。
【００６９】
遅延回路４Ａは、デコード出力ノードＡＤ０の電位を論理的に反転して、得られたフィードバック信号ＦＢ１を出力回路３４０ＢのＰＭＯＳトランジスタ２２のゲートに出力する。遅延回路４Ｂは、デコード出力ノードＡＤ１の電位を論理的に反転して、得られたフィードバック信号ＦＢ２を出力回路３４０ＣのＰＭＯＳトランジスタ２２のゲートに出力する。遅延回路４Ｃは、デコード出力ノードＡＤ２の電位を論理的に反転して、得られたフィードバック信号ＦＢ３を出力する。図１２の半導体集積回路は、その他の点は、図８の半導体集積回路とほぼ同様である。
【００７０】
なお、更に多くの回路を同様に接続してもよい。すなわち、出力回路３４０Ｃ及びデコード回路６０Ｃとほぼ同様の回路を更に備え、そのＰＭＯＳトランジスタ２２のゲートにフィードバック信号ＦＢ３を与えるようにしてもよい。また、出力回路３４０Ａ、デコード回路６０Ａ、及び遅延回路４Ａとほぼ同様の回路を更に備え、そのデコード回路のデコード出力ノードの電位を、遅延回路を経由してフィードバック信号ＦＢ０として出力回路３４０ＡのＰＭＯＳトランジスタ２２のゲートに与えるようにしてもよい。
【００７１】
（３）ドライバ回路５００Ｂでアドレスがヒットし、ドライバ回路５００Ａ，５００Ｃでアドレスがミスした場合（ＩＡ０＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”の場合）
ドライバ回路５００Ｂにおいては、ノードＡＤ１の電位が“Ｈ”に保持されるので、クロックＣＬＫ２が“Ｈ”になってＮＭＯＳトランジスタ１６が導通状態になると、出力ノードＰＲＥＯＵＴ１の電位は“Ｈ”から“Ｌ”に遷移する。遅延回路４Ｂから出力されるフィードバック信号ＦＢ２は“Ｌ”であるので、ドライバ回路５００ＣのＰＭＯＳトランジスタ２２は導通状態となる。
【００７２】
ドライバ回路５００Ｃにおいては、ＮＭＯＳトランジスタ１６が導通状態となった後にノードＡＤ２が“Ｈ”から“Ｌ”へ遷移するので、出力ノードＰＲＥＯＵＴ２の電位が低下する。このとき、ＰＭＯＳトランジスタ２２，３４は導通しているので、出力ノードＰＲＥＯＵＴ２に電荷が供給され、グリッチの発生が抑制されている。このとき、出力信号ＷＬ２は“Ｌ”となる。
【００７３】
ドライバ回路５００Ａにおいても、ノードＡＤ０が“Ｈ”から“Ｌ”へ遷移する。ノードＡＤ０が“Ｌ”になると、遅延回路４Ａから出力されるフィードバック信号ＦＢ１は、所定の遅延時間後に、“Ｌ”から“Ｈ”へ遷移し、ドライバ回路５００ＢのＰＭＯＳトランジスタ２２を非導通状態とする。したがって、ドライバ回路５００Ｂにおいて、出力ノードＰＲＥＯＵＴ１に電荷を供給するのはＰＭＯＳトランジスタ３４のみとなり、出力ノードＰＲＥＯＵＴ１の電荷は高速に引き抜かれることになる。出力ノードＰＲＥＯＵＴ１が“Ｌ”になると、ＰＭＯＳトランジスタ４４が導通し、ノードＡＤ１の電位を“Ｈ”に維持する。このとき、出力信号ＷＬ１は“Ｈ”となる。
【００７４】
つまり、ドライバ回路５００Ｂのように、アドレスがヒットした場合には、その回路のＰＭＯＳトランジスタ２２は、導通状態から非導通状態へ遷移し、出力ノードＰＲＥＯＵＴ１に電荷を供給しなくなる。このため、このノードの電荷を高速に引き抜くことが可能となる。
【００７５】
一方、ドライバ回路５００Ｃのように、アドレスがミスした場合には、その回路のＰＭＯＳトランジスタ２２は、導通状態のままであり、出力ノードＰＲＥＯＵＴ２にＰＭＯＳトランジスタ３４とともに電荷を供給する。このため、グリッチの発生を抑制することができる。
【００７６】
なお、ドライバ回路５００Ａでアドレスがヒットし、ドライバ回路５００Ｂ，５００Ｃでアドレスがミスした場合や、ドライバ回路５００Ｃでアドレスがヒットし、ドライバ回路５００Ａ，５００Ｂでアドレスがミスした場合についても、同様に説明することができる。
【００７７】
（４）ドライバ回路５００Ａ，５００Ｂ及び５００Ｃでアドレスがミスした場合
ドライバ回路５００Ａにおいては、クロックＣＬＫ２が“Ｈ”になってＮＭＯＳトランジスタ１６が導通状態となった後に、ノードＡＤ０が“Ｈ”から“Ｌ”へ遷移するので、出力ノードＰＲＥＯＵＴ０の電位が低下する。ノードＡＤ０が“Ｌ”になると、遅延回路４Ａから出力されるフィードバック信号ＦＢ１は、所定の遅延時間後に“Ｌ”から“Ｈ”に遷移し、ドライバ回路５００ＢのＰＭＯＳトランジスタ２２は非導通状態となる。
【００７８】
ドライバ回路５００Ｂにおいても、クロックＣＬＫ２が“Ｈ”になってＮＭＯＳトランジスタ１６が導通状態となった後に、ノードＡＤ１が“Ｈ”から“Ｌ”へ遷移するので、出力ノードＰＲＥＯＵＴ１の電位が低下する。ノードＡＤ１が“Ｌ”になると、遅延回路４Ｂから出力されるフィードバック信号ＦＢ２は、所定の遅延時間後に“Ｌ”から“Ｈ”に遷移し、ドライバ回路５００ＣのＰＭＯＳトランジスタ２２は非導通状態となる。ドライバ回路５００Ｃに関しても、同様である。
【００７９】
ここで、ノードＡＤ０が“Ｌ”になってから、遅延回路４Ａによって生じる所定の遅延時間内では、フィードバック信号ＦＢ１は“Ｈ”にはなっておらず、ドライバ回路５００ＢのＰＭＯＳトランジスタ２２は、非導通状態とはなっていない。つまり、ＰＭＯＳトランジスタ２２は、出力ノードＰＲＥＯＵＴ１へ電荷を供給し続けており、出力ノードＰＲＥＯＵＴ１におけるグリッチの発生が抑制されている。出力信号ＷＬ１は“Ｌ”を維持する。
【００８０】
また、ノードＡＤ１が“Ｌ”になってから、遅延回路４Ｂによって生じる所定の遅延時間内では、フィードバック信号ＦＢ２は“Ｈ”にはなっておらず、ドライバ回路５００ＣのＰＭＯＳトランジスタ２２は、非導通状態とはなっていない。つまり、ＰＭＯＳトランジスタ２２は、出力ノードＰＲＥＯＵＴ２へ電荷を供給し続けており、出力ノードＰＲＥＯＵＴ２におけるグリッチの発生が抑制されている。出力信号ＷＬ２は“Ｌ”を維持する。
【００８１】
このように、ドライバ回路５００Ａ，５００Ｂ，５００Ｃの全てにおいてアドレスがミスした場合にも、出力ノードＰＲＥＯＵＴ１，ＰＲＥＯＵＴ２におけるグリッチの発生を抑制することができる。
【００８２】
以上のように、デコード回路６０Ａ，６０Ｂ，６０Ｃは、順に１ずつ異なる隣り合うアドレスを対象にして、アドレスがヒットしたか否かをそれぞれ判定する回路であり、各回路における判定結果が、隣のドライバ回路におけるフィードバック回路２０に与えられるようになっている。
【００８３】
このようにすると、ドライバ回路間の配線リソースを最小限度にとどめることができ、レイアウトが容易となる。
【００８４】
図１３は、図１２の半導体集積回路の変形例を示す回路図である。図１３の半導体集積回路は、ドライバ回路６００Ａ，６００Ｂ，６００Ｃと、遅延回路４Ａ，４Ｂ，４Ｃとを備えている。ドライバ回路６００Ａは、デコード回路６０Ａと出力回路４４０Ａとを備えている。ドライバ回路６００Ｂは、デコード回路６０Ｂと出力回路４４０Ｂとを備えている。ドライバ回路６００Ｃは、デコード回路６０Ｃと出力回路４４０Ｃとを備えている。
【００８５】
デコード回路６０Ａ，６０Ｂ，６０Ｃ、及び出力回路４４０Ａ，４４０Ｂは、図８，１１，１２を参照して説明したものである。また、出力回路４４０Ｃは、ＰＭＯＳトランジスタ３４のゲートがデコード出力ノードＡＤ２に接続されている点の他は、図１２の出力回路３４０Ｃと同様である。
【００８６】
出力回路４４０ＡのＰＭＯＳトランジスタ３４は、ノードＡＤ０が“Ｌ”であるときには導通するので、出力ノードＰＲＥＯＵＴ０の電位を“Ｈ”に維持すべきときにグリッチの発生を抑制することができる。また、このトランジスタは、ノードＡＤ０が“Ｈ”であるときには導通しないので、出力ノードＰＲＥＯＵＴ０の電位を“Ｌ”にすべきときに出力ノードＰＲＥＯＵＴ０の電荷を図１２の回路よりも高速に引き抜くようにすることができる。出力回路４４０Ｂ，４４０Ｃについても同様である。
【００８７】
以上のように、本発明に係る半導体集積回路は、アドレスがミスした場合には、出力ノードにおけるグリッチの発生の抑制をして誤動作を防止することができる。また、アドレスがヒットした場合には、出力ノードの電荷の引き抜きの高速化を図ることができる。言い換えると、回路を低電圧で動作させても十分に電荷の引き抜きを行うことができるので、回路が動作可能な電源電圧の範囲を拡げることができる。
【００８８】
なお、出力ノードＰＲＥＯＵＴよりもノードＡＤの方が、その電位を“Ｈ”から“Ｌ”にするために要する時間が短いように構成されていてもよい。また、出力ノードＰＲＥＯＵＴ０よりもノードＡＤ０の方が、出力ノードＰＲＥＯＵＴ１よりもノードＡＤ１の方が、出力ノードＰＲＥＯＵＴ２よりもノードＡＤ２の方が、その電位を“Ｈ”から“Ｌ”にするために要する時間が短いように構成されていてもよい。
【００８９】
この場合、アドレスがミスしたときに、ノードＡＤ，ＡＤ０，ＡＤ１，ＡＤ２の電位が素早く“Ｌ”になり、出力ノードＰＲＥＯＵＴ，ＰＲＥＯＵＴ０，ＰＲＥＯＵＴ１，ＰＲＥＯＵＴ２の電位を保持することができる。
【００９０】
また、図１，４，６，７，８，１２において、ＰＭＯＳトランジスタ２２及び３４のゲート幅の合計は、例えば、これらのトランジスタと同一の出力回路におけるＮＭＯＳトランジスタ１４及び１６のゲート幅の合計の５分の１以下である。
【００９１】
この場合、例えば、電源電圧が約０．６Ｖという低電圧であるときに、直列接続されたＮＭＯＳトランジスタ１４，１６による出力ノードＰＲＥＯＵＴ等からの放電が、ＰＭＯＳトランジスタ２２，３４による出力ノードＰＲＥＯＵＴ等への電荷の供給よりも速くなり、正常な動作を行うことができる。
【００９２】
また、図１，４，６，７，８，１２において、ＰＭＯＳトランジスタ２２のゲート幅は、例えば、これと同一の出力回路におけるＰＭＯＳトランジスタ３４のゲート幅以上である。
【００９３】
この場合、ＰＭＯＳトランジスタ２２が非導通状態になった後に出力ノードＰＲＥＯＵＴ等に供給される電荷を大きく減少させることができるので、ＮＭＯＳトランジスタ１４，１６による出力ノードＰＲＥＯＵＴ等からの放電を高速化することができる。特に、電源電圧が低電圧であるときに効果が大きい。
【００９４】
また、図１１，１３において、ＰＭＯＳトランジスタ２２のゲート幅は、例えば、これと同一の出力回路におけるＮＭＯＳトランジスタ１４及び１６のゲート幅の合計の５分の１以下である。
【００９５】
この場合、例えば、電源電圧が約０．６Ｖという低電圧であるときに、直列接続されたＮＭＯＳトランジスタ１４，１６による出力ノードＰＲＥＯＵＴ０等からの放電が、ＰＭＯＳトランジスタ２２による出力ノードＰＲＥＯＵＴ０等への電荷の供給よりも速くなり、正常な動作を行うことができる。
【００９６】
また、図１，４，６，７，８，１２において、ＰＭＯＳトランジスタ２２及び３４のゲート酸化膜厚は、例えば、これらのトランジスタと同一の出力回路におけるＮＭＯＳトランジスタ１４及び１６のいずれのゲート酸化膜厚よりも厚い。言い換えると、ＰＭＯＳトランジスタ２２及び３４の閾値電圧の大きさは、例えば、これらのトランジスタと同一の出力回路におけるＮＭＯＳトランジスタ１４及び１６のいずれの閾値電圧の大きさよりも大きい。
【００９７】
この場合、ＰＭＯＳトランジスタ２２及び３４の電流駆動能力は、ＮＭＯＳトランジスタ１４及び１６のいずれよりも小さくなる。つまり、出力ノードＰＲＥＯＵＴ等からの放電時に、この出力ノードへの電荷の供給を抑えることができ、高速化や、電源電圧が低電圧であるときの動作が可能となる。
【００９８】
また、図１，４，６，７，８，１２において、ＰＭＯＳトランジスタ２２のゲート酸化膜厚は、例えば、これと同一の出力回路におけるＰＭＯＳトランジスタ３４のゲート酸化膜厚よりも薄い。言い換えると、ＰＭＯＳトランジスタ２２の閾値電圧の大きさは、例えば、これと同一の出力回路におけるＰＭＯＳトランジスタ３４の閾値電圧の大きさよりも小さい。
【００９９】
この場合、ＰＭＯＳトランジスタ２２の電流駆動能力は、ＰＭＯＳトランジスタ３４よりも大きくなる。ＰＭＯＳトランジスタ２２が非導通状態になった後に出力ノードＰＲＥＯＵＴ等に供給される電荷を大きく減少させることができるので、ＮＭＯＳトランジスタ１４，１６による出力ノードＰＲＥＯＵＴ等からの放電を高速化することができる。
【０１００】
また、図１１，１３において、ＰＭＯＳトランジスタ２２のゲート酸化膜厚は、例えば、これと同一の出力回路におけるＮＭＯＳトランジスタ１４及び１６のいずれのゲート酸化膜厚よりも厚い。言い換えると、ＰＭＯＳトランジスタ２２の閾値電圧の大きさは、例えば、これと同一の出力回路におけるＮＭＯＳトランジスタ１４及び１６のいずれの閾値電圧の大きさよりも大きい。
【０１０１】
この場合、ＰＭＯＳトランジスタ２２の電流駆動能力は、ＮＭＯＳトランジスタ１４及び１６のいずれよりも小さくなる。つまり、出力ノードＰＲＥＯＵＴ０等からの放電時に、この出力ノードへの電荷の供給を抑えることができ、高速化や、電源電圧が低電圧であるときの動作が可能となる。
【０１０２】
なお、以上の実施形態において、全てのトランジスタの導電型及び信号の論理を逆にしてもよい。すなわち、以上の回路図において、全てのＰＭＯＳトランジスタをＮＭＯＳトランジスタに、全てのＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更し、電源電位と接地電位とを入れ換え、全ての信号の論理を逆転した構成にしてもよい。
【産業上の利用可能性】
【０１０３】
以上説明したように、本発明は、グリッチの発生を抑制して誤動作を防止し、かつ、出力ノードの電位の変化の高速化を図ることができるので、ダイナミック回路等について有用である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施形態に係る半導体集積回路の回路図である。
【図２】図１の半導体集積回路における信号についてのタイミングチャートである。
【図３】図１の半導体集積回路の変形例を示す回路図である。
【図４】図１の半導体集積回路を更に変形した例を示す回路図である。
【図５】図４の遅延回路の構成の例を示す回路図である。
【図６】図３の半導体集積回路を更に変形した例を示す回路図である。
【図７】デコード回路を有する半導体集積回路の例を示す回路図である。
【図８】２つのドライバ回路を有する半導体集積回路の例を示す回路図である。
【図９】図８の遅延回路の構成の例を示す回路図である。
【図１０】図８の半導体集積回路における信号についてのタイミングチャートである。
【図１１】図８の半導体集積回路の変形例を示す回路図である。
【図１２】３つのドライバ回路を有する半導体集積回路の例を示す回路図である。
【図１３】図１２の半導体集積回路の変形例を示す回路図である。
【符号の説明】
【０１０５】
２  遅延回路
４Ａ  第１の遅延回路
４Ｂ  第２の遅延回路
１２  ＰＭＯＳトランジスタ（第１、第６、第１１のトランジスタ）
１４  ＮＭＯＳトランジスタ（第２、第７、第１２のトランジスタ）
１６  ＮＭＯＳトランジスタ（第３、第８，第１３のトランジスタ）
２２  ＰＭＯＳトランジスタ（第４、第９、第１４のトランジスタ）
３４  ＰＭＯＳトランジスタ（第５、第１０、第１５のトランジスタ）
６０  デコード回路
６０Ａ  第１のデコード回路
６０Ｂ  第２のデコード回路
６０Ｃ  第３のデコード回路
６２  ＰＭＯＳトランジスタ（第６、第１１、第１６のトランジスタ）
６４  ＮＭＯＳトランジスタ（第７、第１２、第１７のトランジスタ）
６６  並列回路
１１２  ＰＭＯＳトランジスタ（第１のトランジスタ）
１１４  ＮＭＯＳトランジスタ（第２のトランジスタ）
１１６  ＮＭＯＳトランジスタ（第３のトランジスタ）
３４０Ａ，４４０Ａ  第１の出力回路
３４０Ｂ，４４０Ｂ  第２の出力回路
３４０Ｃ，４４０Ｃ  第３の出力回路
【図１】
2007096907.tif 000003
【図２】
2007096907.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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