(57)【要約】【課題】多値信号の伝送を、高速にかつ効率的に行うことができる受信装置、送信装置、伝送システム、および受信方法を提供する。【解決手段】受信装置３は、キャパシタＣ３１で直流成分を除去するためのＡＣ接続を行われたｎビットのアナログ多値信号をデジタル信号に変換するＡＤＣ３３を含み、ＡＤＣ３３で変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）の少なくとも一方が、ＡＤＣのアナログ入力範囲の最大値（ＶＩＮｍａｘ）あるいはアナログ入力範囲の最小値（ＶＩＮｍｉｎ）に対し、所定の関係に近づくように、ＡＤＣのリファレンス電圧または上記ＡＤＣの前段の増幅器のゲインを調整する機能を有する。【選択図】図１５
2007194967.tif 000002
【特許請求の範囲】
【請求項１】
伝送路を伝送されたｎビットの多値信号を受信する受信装置であって、
ｎビットの多値信号を受信する受信素子と、
アナログ受信信号をデジタル信号に変換するアナログ・デジタル変換器（ＡＤＣ）と、
上記受信素子から上記ＡＤＣの入力までの任意の位置で直流成分を除去するためのＡＣ接続を行う接続素子と、
上記ＡＤＣで変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）の少なくとも一方が、上記ＡＤＣのアナログ入力範囲の最大値（ＶＩＮｍａｘ）あるいはアナログ入力範囲の最小値（ＶＩＮｍｉｎ）に対し、次式の関係に近づくように、上記ＡＤＣのリファレンス電圧を調整する調整機能部と
を有する受信装置。
ＭＡＸ＝（ＶＩＮｍａｘ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・）
ＭＩＮ＝（ＶＩＮｍｉｎ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・のうちのいずれか）
【請求項２】
受信される多値信号は、送信側においてＭＳＢとその１ビット下のビットに、異なるデータストリームが送信され、
上記ＡＤＣによるデジタル多値信号をデコードする再生部を有し、
上記再生部は
上記ＡＤＣのデータコンバージョンのフォーマットを２の補数とし、上記ＡＤＣでは、上のビットから所定位置まで同じビットパターンが検出されるがその内もっともＬＳＢ側に近いビットが上記ＡＤＣで変換した値でのＭＳＢ、その次が一つ下のビット、その次が二つ下のビットとなるものとしてデコード処理する
請求項１記載の受信装置。
【請求項３】
受信される多値信号は、送信側においてＭＳＢとその１ビット下のビットに、異なるデータストリームが送信され、
上記ＡＤＣによるデジタル多値信号をデコードする再生部を有し、
上記再生部は
上記ＡＤＣのデータコンバージョンのフォーマットをバイナリとし、上記ＡＤＣの最上位の次のビットから同じビットパターンが検出されるが当該検出パターン内、最もＬＳＢ側に近いビットが上記ＡＤＣで変換した値でのＭＳＢ、その次が一つ下のビット、その次が二つ下のビットと連続するものとしてデコード処理を行う
請求項１記載の受信装置。
【請求項４】
上記再生部は、ＭＳＢだけは符号を反転させてデコードする
請求項２または３記載の受信装置。
【請求項５】
伝送路を伝送されたｎビットの多値信号を受信する受信装置であって、
ｎビットの多値信号を受信する受信素子と、
アナログ受信信号をデジタル信号に変換するアナログ・デジタル変換器（ＡＤＣ）と、
上記受信素子から上記ＡＤＣの入力までの任意の位置で直流成分を除去するためのＡＣ接続を行う接続素子と、
上記ＡＤＣの入力側の信号ラインに配置された増幅器と、
上記ＡＤＣで変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）の少なくとも一方が、上記ＡＤＣのアナログ入力範囲の最大値（ＶＩＮｍａｘ）あるいはアナログ入力範囲の最小値（ＶＩＮｍｉｎ）に対し、次式の関係に近づくように、上記増幅器のゲインを調整する調整機能部と
を有する受信装置。
ＭＡＸ＝（ＶＩＮｍａｘ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・）
ＭＩＮ＝（ＶＩＮｍｉｎ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・のうちのいずれか）
【請求項６】
受信される多値信号は、送信側においてＭＳＢとその１ビット下のビットに、異なるデータストリームが送信され、
上記ＡＤＣによるデジタル多値信号をデコードする再生部を有し、
上記再生部は
上記ＡＤＣのデータコンバージョンのフォーマットを２の補数とし、上記ＡＤＣでは、上のビットから所定位置まで同じビットパターンが検出されるがその内もっともＬＳＢ側に近いビットが上記ＡＤＣで変換した値でのＭＳＢ、その次が一つ下のビット、その次が二つ下のビットとなるものとしてデコード処理する
請求項５記載の受信装置。
【請求項７】
受信される多値信号は、送信側においてＭＳＢとその１ビット下のビットに、異なるデータストリームが送信され、
上記ＡＤＣによるデジタル多値信号をデコードする再生部を有し、
上記再生部は
上記ＡＤＣのデータコンバージョンのフォーマットをバイナリとし、上記ＡＤＣの最上位の次のビットから同じビットパターンが検出されるが当該検出パターン内、最もＬＳＢ側に近いビットが上記ＡＤＣで変換した値でのＭＳＢ、その次が一つ下のビット、その次が二つ下のビットと連続するものとしてデコード処理を行う
請求項５記載の受信装置。
【請求項８】
上記再生部は、ＭＳＢだけは符号を反転させてデコードする
請求項６または７記載の受信装置。
【請求項９】
受信素子から入力までの任意の位置で直流成分を除去するためのＡＣ接続を行われたｎビットのアナログ多値信号をデジタル信号に変換するアナログ・デジタル変換器（ＡＤＣ）を含み、
上記ＡＤＣで変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）の少なくとも一方が、上記ＡＤＣのアナログ入力範囲の最大値（ＶＩＮｍａｘ）あるいはアナログ入力範囲の最小値（ＶＩＮｍｉｎ）に対し、次式の関係に近づくように、上記ＡＤＣのリファレンス電圧または上記ＡＤＣの前段の増幅器のゲインを調整する機能を有する受信装置に対して、
ｎビットの送信データを生成しＡＣ多値信号として送信する機能を有する
送信装置。
ＭＡＸ＝（ＶＩＮｍａｘ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・）
ＭＩＮ＝（ＶＩＮｍｉｎ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・のうちのいずれか）
【請求項１０】
多値信号を伝送路に伝送する伝送システムであって、
ｎビットの送信データを生成しＡＣ多値信号として伝送路に送信する送信装置と、
上記伝送路を伝送された多値信号を受信し、受信した多値信号をデコードする受信装置と、を有し、
上記受信装置は、
受信素子から入力までの任意の位置で直流成分を除去するためのＡＣ接続を行われたｎビットのアナログ多値信号をデジタル信号に変換するアナログ・デジタル変換器（ＡＤＣ）を含み、
上記ＡＤＣで変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）の少なくとも一方が、上記ＡＤＣのアナログ入力範囲の最大値（ＶＩＮｍａｘ）あるいはアナログ入力範囲の最小値（ＶＩＮｍｉｎ）に対し、次式の関係に近づくように、上記ＡＤＣのリファレンス電圧または上記ＡＤＣの前段の増幅器のゲインを調整する機能を有する
伝送システム。
ＭＡＸ＝（ＶＩＮｍａｘ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・）
ＭＩＮ＝（ＶＩＮｍｉｎ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・のうちのいずれか）
【請求項１１】
伝送路を伝送されたｎビットの多値信号を受信する受信方法であって、
受信信号から直流成分を除去するためのＡＣ接続を行われたｎビットのアナログ多値信号をアナログ・デジタル変換器（ＡＤＣ）でデジタル信号に変換（コンバージョン）するステップを含み、
上記ＡＤＣで変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）の少なくとも一方が、上記ＡＤＣのアナログ入力範囲の最大値（ＶＩＮｍａｘ）あるいはアナログ入力範囲の最小値（ＶＩＮｍｉｎ）に対し、次式の関係に近づくように、上記ＡＤＣのリファレンス電圧または上記ＡＤＣの前段の増幅器のゲインを調整する
受信方法。
ＭＡＸ＝（ＶＩＮｍａｘ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・）
ＭＩＮ＝（ＶＩＮｍｉｎ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・のうちのいずれか）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光量に応じた光信号等の多値信号を受信する受信装置、送信する送信装置、多値信号を送受信する伝送システム、および受信方法に関するものである。
【背景技術】
【０００２】
近年、デジタル放送やストリーミング映像配信などの普及により、家庭内においても高速通信技術が必要とされており、そのため光通信に関する技術開発が広く行われている。
たとえば、下記特許文献１には、送信側でデータ信号に付加された参照信号の振幅に基づき、受信側でそのデータ信号を変調することで、高密度伝送を可能とする光信号のデータ伝送技術について開示されている。
【０００３】
【特許文献１】特開２０００−２４４５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記特許文献１に開示された技術では、データ信号に付加された参照信号は、振幅変調されたデータ信号を復調する目的でのみ使用され、多値伝送の際のＤＣ変動が変動等を考慮しておらず、多値伝送信号の分解能を劣化させる等の不利益が解消されていない。
また、受信装置側における多値判定のためのしきい値の算出処理の効率化が図られているとは言い難い。
換言すれば、既存のキャリブレーション方法等においては、デジタル演算処理速度の限界により、デコードに時間がかかり、高速伝送が困難になるという不利益がある。
【０００５】
本発明は、多値信号の伝送を、高速にかつ効率的に行うことができる受信装置、送信装置、伝送システム、および受信方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の観点は、伝送路を伝送されたｎビットの多値信号を受信する受信装置であって、ｎビットの多値信号を受信する受信素子と、アナログ受信信号をデジタル信号に変換するアナログ・デジタル変換器（ＡＤＣ）と、上記受信素子から上記ＡＤＣの入力までの任意の位置で直流成分を除去するためのＡＣ接続を行う接続素子と、上記ＡＤＣで変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）の少なくとも一方が、上記ＡＤＣのアナログ入力範囲の最大値（ＶＩＮｍａｘ）あるいはアナログ入力範囲の最小値（ＶＩＮｍｉｎ）に対し、次式（１）の関係に近づくように、上記ＡＤＣのリファレンス電圧を調整する調整機能部とを有する。
（式１）
ＭＡＸ＝（ＶＩＮｍａｘ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・）
ＭＩＮ＝（ＶＩＮｍｉｎ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・のうちのいずれか）
【０００７】
本発明の第２の観点は、伝送路を伝送されたｎビットの多値信号を受信する受信装置であって、ｎビットの多値信号を受信する受信素子と、アナログ受信信号をデジタル信号に変換するアナログ・デジタル変換器（ＡＤＣ）と、上記受信素子から上記ＡＤＣの入力までの任意の位置で直流成分を除去するためのＡＣ接続を行う接続素子と、上記ＡＤＣの入力側の信号ラインに配置された増幅器と、上記ＡＤＣで変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）の少なくとも一方が、上記ＡＤＣのアナログ入力範囲の最大値（ＶＩＮｍａｘ）あるいはアナログ入力範囲の最小値（ＶＩＮｍｉｎ）に対し、上記式（１）の関係に近づくように、上記増幅器のゲインを調整する調整機能部とを有する。
【０００８】
好適には、受信される多値信号は、送信側においてＭＳＢとその１ビット下のビットに、異なるデータストリームが送信され、上記ＡＤＣによるデジタル多値信号をデコードする再生部を有し、上記再生部は、上記ＡＤＣのデータコンバージョンのフォーマットを２の補数とし、上記ＡＤＣでは、上のビットから所定位置まで同じビットパターンが検出されるがその内もっともＬＳＢ側に近いビットが上記ＡＤＣで変換した値でのＭＳＢ、その次が一つ下のビット、その次が二つ下のビットとなるものとしてデコード処理する。
【０００９】
好適には、受信される多値信号は、送信側においてＭＳＢとその１ビット下のビットに、異なるデータストリームが送信され、上記ＡＤＣによるデジタル多値信号をデコードする再生部を有し、上記再生部は、上記ＡＤＣのデータコンバージョンのフォーマットをバイナリとし、上記ＡＤＣの最上位の次のビットから同じビットパターンが検出されるが当該検出パターン内、最もＬＳＢ側に近いビットが上記ＡＤＣで変換した値でのＭＳＢ、その次が一つ下のビット、その次が二つ下のビットと連続するものとしてデコード処理を行う。
【００１０】
好適には、上記再生部は、ＭＳＢだけは符号を反転させてデコードする。
【００１１】
本発明の第２の観点の送信装置は、受信素子から入力までの任意の位置で直流成分を除去するためのＡＣ接続を行われたｎビットのアナログ多値信号をデジタル信号に変換するアナログ・デジタル変換器（ＡＤＣ）を含み、上記ＡＤＣで変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）の少なくとも一方が、上記ＡＤＣのアナログ入力範囲の最大値（ＶＩＮｍａｘ）あるいはアナログ入力範囲の最小値（ＶＩＮｍｉｎ）に対し、上記式（１）の関係に近づくように、上記ＡＤＣのリファレンス電圧または上記ＡＤＣの前段の増幅器のゲインを調整する機能を有する受信装置に対して、ｎビットの送信データを生成しＡＣ多値信号として送信する機能を有する。
【００１２】
本発明の第３の観点は、多値信号を伝送路に伝送する伝送システムであって、ｎビットの送信データを生成しＡＣ多値信号として伝送路に送信する送信装置と、上記伝送路を伝送された多値信号を受信し、受信した多値信号をデコードする受信装置と、を有し、上記受信装置は、受信素子から入力までの任意の位置で直流成分を除去するためのＡＣ接続を行われたｎビットのアナログ多値信号をデジタル信号に変換するアナログ・デジタル変換器（ＡＤＣ）を含み、上記ＡＤＣで変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）の少なくとも一方が、上記ＡＤＣのアナログ入力範囲の最大値（ＶＩＮｍａｘ）あるいはアナログ入力範囲の最小値（ＶＩＮｍｉｎ）に対し、上記式（１）の関係に近づくように、上記ＡＤＣのリファレンス電圧または上記ＡＤＣの前段の増幅器のゲインを調整する機能を有する。
【００１３】
本発明の第４の観点は、伝送路を伝送されたｎビットの多値信号を受信する受信方法であって、受信信号から直流成分を除去するためのＡＣ接続を行われたｎビットのアナログ多値信号をアナログ・デジタル変換器（ＡＤＣ）でデジタル信号に変換（コンバージョン）するステップを含み、上記ＡＤＣで変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）の少なくとも一方が、上記ＡＤＣのアナログ入力範囲の最大値（ＶＩＮｍａｘ）あるいはアナログ入力範囲の最小値（ＶＩＮｍｉｎ）に対し、上記（１）式の関係に近づくように、上記ＡＤＣのリファレンス電圧または上記ＡＤＣの前段の増幅器のゲインを調整する。
【発明の効果】
【００１４】
本発明によれば、多値信号の伝送を、高速かつ効率的に行うことができる。
また、多値判定のためのしきい値算出を高速かつ正確に行うことができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の伝送システムの一実施形態を添付図面に関連付けて説明する。
本実施形態においては、光多値信号を用いた光伝送システムを例に説明する。
＜第１の実施形態＞
図１は、第１の実施形態に係る光伝送システム１の構成を示す図である。
【００１６】
本実施形態に係る光伝送システム１は、データを送信する送信装置２、データを受信する受信装置３、送信すべきデータを生成するデータ処理装置４、および光伝送路５を含む。
【００１７】
データ処理装置４は、たとえばコンピュータ装置、画像生成装置など、所望のデジタルデータを生成する。
図１では、データ処理装置４は、たとえばデジタルデータとしてシリアルデータＤＡＴＡを生成し、送信装置２に送信する。本実施形態の伝送信システム１では、シリアルデータＤＡＴＡが、たとえばＭＡＣ（Media Access Control）フレーム形式で送信装置２に送信されるものとする。
また、データ処理装置４は、動作の基準となるクロック信号ＣＬＫを送信装置２に対して供給する。
【００１８】
送信装置２は、たとえばデータ処理装置４から送信されたＭＡＣフレームのデータをＬＳＢから順に４ビットあるいは８ビット単位で処理する。そして、その４ビットあるいは８ビット単位のデータを光電変換し、光信号を光ファイバ線や空気中の光伝送路５に送出する。この光信号は、光量（光強度）に応じた多値信号である。
送信装置２は、データ処理装置４から取得したクロック信号ＣＬＫに同期して、送信すべきデータをＭＡＣフレームの処理、送信すべき各種信号の生成を行う。
本実施形態の送信装置２は、後で説明するように、いわゆるＡＣ結合を含み、ＡＣ信号を送信する回路として構成される。
【００１９】
送信装置２は、多値信号を伝送するにあたって、ＡＣ結合を含む広帯域回路において、分解能の高い、あるいは、Ｓ／Ｎ比の高い多値伝送を可能にするため、送信すべきデータの各ビットの最大許容連続ビット長を、ＭＳＢからＬＳＢに向かって長くしたデータフォーマットのｎビット送信データ列を生成して、光伝送路５に送出する。
なお、本実施形態においては、各ビットの最大許容連続ビット長についてＭＳＢからＬＳＢに向かって長くするその長さは、各ビットの重みの逆数に比例した値とする。
【００２０】
ＡＣ結合の回路で多値伝送すると、ＭＳＢのＤＣ変動がＬＳＢに与える影響は無視できないケースが発生する。ＭＳＢとＬＳＢが同じデータパターンであっても、ＤＣ変動は、ＭＳＢの方が大きい。そのＤＣ変動は連続ビット長が長いほど大きくなり、多値伝送信号の分解能を劣化させることに繋がる。
そこで、本実施形態においては、各ビットの最大許容連続ビット長についてＭＳＢからＬＳＢに向かって長くし、その長さは、各ビットの重みの逆数に比例した値としている。
なお、運用するときは、その許容値以下であれば良い。
【００２１】
さらに具体的には、送信装置２が生成する送信データにおいて、ｎビット送信データ列[n-1:0]の各ビット[k]の重みがＬＳＢの重みの2^k（なお、^はべき乗を示す、ただしk=0,…,n-1、ＭＳＢはk=n-1、ＬＳＢはk=0)倍である場合、ｎビット送信データ列[n-1:0]の各ビット[k]の最大許容連続ビット長が、ＭＳＢの最大許容連続ビット長の2^(n-1-k) (ただしk=0,…,n-1、ＭＳＢはk=n-1、ＬＳＢはk=0)倍である。
【００２２】
なお、以下の説明では、データ処理装置４から取得した、送信すべきデータを光信号に変換したものをデータ信号と称する。送信装置２は、このデータ信号のほか、たとえば後述するように、自らのＬＤ（レーザダイオード）パワー制御および受信側でのクロック再生のため、光信号としての参照信号を生成し、この参照信号をデータ信号に付加して受信装置３に送信する。
【００２３】
参照信号の間隔は、適宜設定することができるが、送信装置２〜受信装置３間のクロックずれの許容レベルや光伝送路５による損失の変動速度、温度変化に伴うＬＤパワーの変動速度に応じて、システム上必要な上限値が定まる。
本実施形態に係る光伝送システム１では、４ビットあるいは８ビット単位でデータ信号の先頭に参照信号が付加されて送信される。
【００２４】
受信装置３は、送信装置２から送出された光信号を受信するフォトダイオードＰＤ１を備える。
受信装置３では、送信装置２から受信した参照信号に含まれるパルスに基づいて、クロック信号ＣＬＫ２を再生し、再生したクロック信号ＣＬＫ２に基づいて受信したデータ信号のサンプリング等によりアナログ・デジタル変換を行って、データ再生（復調）を行う。
【００２５】
次に、送信装置２の具体的な構成について説明する。
図２は、送信装置２の回路構成の一例を示す図である。
この場合、上述したように、各ビット[k]の重みはＬＳＢの重みの2^k(ただしk=0,…,n-1、ＭＳＢはk=n-1、ＬＳＢはk=0)倍である。
【００２６】
図２に示すように、送信装置２は、データ並べ替え部（スクランブラやシリアル・パラレル変換部を含む）２１、オートパワーコントロール部(APC：Auto Power Control)２２、電流制御部２３、分解能設定部２４、デジタル・アナログ変換器（ＤＡＣ）２５、発光素子としてのレーザダイオードＬＤ１、モニタ用受信素子としてのフォトダイオードＰＤ２を有する。
【００２７】
データ並べ替え部２１は、送信すべきデータの各ビットの最大許容連続ビット長を、ＭＳＢからＬＳＢに向かって長く、その長さを各ビットの重みの逆数に比例した値とした８ビット（あるいは４ビット）のパラレル送信データＤ０〜Ｄ７（Ｄ０〜Ｄ３）を生成して、送信データのレベルに応じた信号を電流制御部２３に出力する。
このデータ並べ替え部２１の具体的な構成例については、後で図面に関連付けて詳述する。
図２において、たとえばデータＤ７が「１」の場合には、信号Ｓ２１１が「Ｌレベル（ローレベル）」となり、信号Ｓ２１２が「Ｈレベル」となる。また、たとえばデータＤ７が「０」の場合には、信号Ｓ２１１が「Ｈレベル」となり、信号Ｓ２１２が「Ｌレベル」となる。他のデータＤ０〜Ｄ６についても同様である。
【００２８】
電流制御部２３は、図２に示すように、データ並べ替え部２１の８ビット出力（データＤ０〜Ｄ７）に対応する電流がレーザダイオードＬＤ１に流れるように制御する制御回路２３０〜２３７と、レーザダイオードＬＤ１のバイアス電流を生成する電流制御回路２３８とによって構成される。
図２に示すように、それぞれデータＤ０〜Ｄ７に対応する電流制御回路２３０〜２３７は、同一の構成であるため、以下、電流制御回路２３７のみについてその構成を説明する。
【００２９】
電流制御回路２３７は、図２に示すように、負荷抵抗Ｒ１,Ｒ２、エミッタコモンのｎｐｎ型トランジスタＱ１およびＱ２、定電流源としてのｎｐｎ型トランジスタＱ３、オペアンプＯＰＡ１、抵抗Ｒ３を有する。
データＤ７が「１」のときには、信号Ｓ２１１がＬレベルとなり、信号Ｓ２１２がＨレベルとなるため、トランジスタＱ１がオフし、トランジスタＱ２がオンする。トランジスタＱ２のコレクタはレーザダイオードＬＤ１のカソード側とキャパシタＣ７を介して結合されている。したがって、定電流源であるトランジスタＱ３のエミッタ電流にほぼ等しい電流を、レーザダイオードＬＤ１側からトランジスタＱ２を介して流す（引っ張る）ことになる。
データＤ７が「０」のときには、信号Ｓ２１１がＨレベルとなり、信号Ｓ２１２がＬレベルとなるため、トランジスタＱ１がオンし、トランジスタＱ２がオフする。したがって、レーザダイオードＬＤ１側から電流は流れない（引っ張らない）。
【００３０】
データＤ７が「１」のときに定電流源であるトランジスタＱ３のエミッタを流れる電流は、オペアンプＯＰＤ１の入力端子の一方に設定される信号Ｓ７によって設定される。すなわち、オペアンプＯＰＡ１の出力端子は、トランジスタＱ３のベースを介して入力側にフィードバックされているので、釣り合い状態では、オペアンプＯＰＡ１の入力端子の他方の電圧レベルは、信号Ｓ７と同等となり、エミッタ電流Ｉ７は（Ｓ７の電圧レベル）／Ｒ３となる。
【００３１】
なお、他の電流制御回路２３０〜２３６の抵抗Ｒ２と接続されたトランジスタＱ２のコレクタは、それぞれ異なるキャパシタＣ０〜Ｃ６を介してレーザダイオードＬＤ１のカソード側に接続されている。
【００３２】
また、レーザダイオードＬＤ１のバイアス電流を生成する電流制御回路２３８は、たとえば電流制御回路２３０〜２３７のトランジスタＱ３、抵抗Ｒ３、オペアンプＯＰＡ１に対応するｎｐｎ型トランジスタＱ４、抵抗Ｒ４、オペアンプＯＰＡ２、およびレーザダイオードＬＤ１のカソード側と各キャパシタＣ０〜Ｃ７の接続点とトランジスタＱ４のコレクタとの間に接続されたインダクタＬ１を含む。
【００３３】
本実施形態において、電流制御回路２３０〜２３７を抵抗Ｒ２で生じる電圧変化によってレーザダイオードＬＤ１を駆動するようにしたのは、以下の理由による。
たとえば各電流制御回路２３０〜２３７のトランジスタＱ２を抵抗に接続せずに、いわゆるオープンコレクタとしてキャパシタを介さずにレーザダイオードＬＤ１のカソード側に接続する場合、多値で、高速変調を行うには、オープンコレクタの出力容量がネックになる。
すなわち、出力インピーダンスの変動が大きく、それがあるビットが電流出力する際に、他のビットが電流出力しているか否かによって負荷が変わり、発光素子であるレーザダイオードＬＤ１に流れる電流が不安定になるおそれがある。すなわち、ビット間で影響しあうおそれがある。
また、出力インピーダンスが容量性であり、高速変調の際にはレーザダイオードＬＤ１だけでなく、他ビットの出力段の容量からも電流を引き抜くことになり、光出力信号の多値下がり、立ち上がりが遅くなるおそれがある。すなわち、寄生容量により変調速度が遅くなるおそれがある。
そこで、本実施形態においては、トランジスタＱ２の出力に、トランジスタの寄生容量が影響しないように、抵抗Ｒ２で生じる電圧変化によってレーザダイオードＬＤ１を駆動し、また、各ビット出力間での高周波信号の反射を防ぐため、伝送路５とインピーダンス整合させるように構成している。
抵抗を付加することによって、レーザダイオードＬＤ１のＤＣ電位とドライバ出力のＤＣ電位は均衡（バランス）しなくなることから、キャパシタＣ０〜Ｃ７を介したＡＣ結合を行う構成を採用している。
【００３４】
上述したように、本実施形態における光多値伝送の送信装置２の電流制御部２３において、各ビットの発光素子駆動回路としての電流制御回路２３０〜２３７が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが回路のオン／オフに関わらず一定になるようにする構成され、電流出力段は基準電位（本実施形態では電源電位ＶＣＣ）と抵抗を介して接続されていることから、あるビットで電流出力する際に、他のビットが電流出力状況による負荷変動がなくなり、発光素子に流れる電流が安定化する。
また、電流制御部２３において、各ビットの発光素子駆動回路としての電流制御回路２３０〜２３７が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが、駆動電流の周波数成分の必要帯域内での出力段寄生容量によるインピーダンスよりも小さくなるように構成され、電流出力段は基準電位（本実施形態では電源電位ＶＣＣ）と抵抗を介して接続され、その抵抗値を、電流出力段の容量によるインピーダンスよりも小さくすることより、光出力信号の立ち上がり、立ち下がりが速くなる。
また、電流制御部２３において、各ビットの発光素子駆動回路としての電流制御回路２３０〜２３７が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが、発光素子であるレーザダイオードＬＤ１へ接続される伝送路の特性インピーダンスに等しくなるように構成され、電流出力段は基準電位（本実施形態では電源電位ＶＣＣ）と抵抗を介して接続され、その抵抗値を、レーザダイオード（発光素子）ＬＤ１と電流出力段を接続する伝送路の特性インピーダンスと等しくなるようにすることにより、電流出力段と基板上の伝送路（配線）とのインピーダンス不整合による反射を抑制できる。
【００３５】
各電流制御回路２３０〜２３７は、図２のように、トランジスタＱ１とＱ２により形成される差動出力段の一方のトランジスタだけでレーザダイオードＬＤ１を駆動する構成の他、図３（Ａ）、（Ｂ）に示すように、トランジスタＱ２のコレクタをキャパシタＣ１１を介してレーザダイオードＬＤ１のカソード側に接続するとともに、抵抗Ｒ２に接続されたトランジスタＱ１のコレクタをキャパシタＣ１２を介してレーザダイオードＬＤ１のアノード側に接続して、差動出力段の両方で駆動するように構成することも可能である。
なお、図３（Ｂ）の例においては、レーザダイオードＬＤ１のアノード側のインダクタＬ２を接続して整合性の向上を図った構成を採用している。
【００３６】
分解能設定部２４では、デジタル・アナログ変換器（ＤＡＣ）２４１と複数の演算増幅器２４２を含み、オートパワーコントロール部２２によって生成される調整用信号Ｓｍｏｄをアナログ信号Ｓ７に変換するとともに、そのアナログ信号Ｓ７の電圧レベルを順に１／２倍にしていく。これによって、信号Ｓ６，Ｓ５，…，Ｓ０が順に生成される。
つまり、Ｓ６＝（１／２）×Ｓ７、Ｓ５＝（１／２）×Ｓ６、Ｓ４＝（１／２）×Ｓ５、Ｓ３＝（１／２）×Ｓ４、Ｓ２＝（１／２）×Ｓ３、Ｓ１＝（１／２）×Ｓ２、Ｓ０＝（１／２）×Ｓ１、となる。
【００３７】
前述したように、電流制御部２３の各電流制御回路２３０〜２３７では、対応するデータＤ０〜Ｄ７が「１」のときに、信号Ｓ０〜Ｓ７の電圧レベルに応じた定電流Ｉ０〜Ｉ７が生成される。そして、上述した信号Ｓ７，Ｓ６，…，Ｓ０の設定によって、定電流Ｉ７，Ｉ６，…，Ｉ０は、順に電流値が１／２倍されたものとなる。
つまり、Ｉ６＝（１／２）×Ｉ７、Ｉ５＝（１／２）×Ｉ６、Ｉ４＝（１／２）×Ｉ５、Ｉ３＝（１／２）×Ｉ４、Ｉ２＝（１／２）×Ｉ３、Ｉ１＝（１／２）×Ｉ２、Ｉ０＝（１／２）×Ｉ１、となる。
【００３８】
デジタル・アナログ変換器（ＤＡＣ）２５は、オートパワーコントロール部２２によって生成される一定のバイアス信号Ｓｂｉａｓをアナログ信号Ｓ８に変換する。
アナログ信号Ｓ８に応じて、電流制御部２３の電流制御回路２３８は、定電流Ｉ８が生成される。この定電流Ｉ８は、データ並べ替え部２１に入力されるシリアルデータＤＡＴＡに依存せずに一定光量の光信号を確保するための電流である。
【００３９】
レーザダイオードＬＤ１には、電流制御部２３の各電流制御回路を流れる定電流を積算した電流が流れる。すなわち、レーザダイオードＬＤ１に流れる電流ＩＬＤ１は、Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４＋Ｉ５＋Ｉ６＋Ｉ７＋Ｉ８である。これによって、８ビットのパラレルデータＤ０〜Ｄ７に応じた多値の電流が発光素子としてのレーザダイオードＬＤ１を流れ、多値の光信号が送出される。
このように、送信装置２では、パラレルデータＤ０〜Ｄ７のビットごとに、各電流制御回路２３０〜２３７によってビットの重みが与えられ、振幅多重化された多値の光信号が光伝送路５に送出される。
【００４０】
フォトダイオードＰＤ２およびオートパワーコントロール部２２は、レーザダイオードＬＤ１のパワー制御のためのフィードバックループを構成する。すなわち、レーザダイオードＬＤ１によって生成された光信号は、フォトダイオードＰＤ２によって受光され、光電変換されてオートパワーコントロール部２２にフィードバックされ、その値に応じて調整用信号Ｓｍｏｄが変更される。
ＬＤパワー制御は、たとえば温度変化などの環境変化によって生ずるレーザダイオードの出力特性の変化を補償するために定期的に行う、送信装置２のキャリブレーション処理である。通常、ＬＤパワー制御は、１秒〜１０秒ごとの長い期間おきに行われる。
ＬＤパワー制御が完了した後に、送出すべきデータ（たとえば８ビット単位のＭＡＣフレームのデータ）がデータ並べ替え部２１に与えられるが、そのときには、オートパワーコントロール部２２の調整用信号Ｓｍｏｄの信号レベルは固定され、フィードバックループが機能しない状態となる。
【００４１】
次に、本実施形態に係るデータ並べ替え部２１の具体的な構成例について説明する。
なお、ここでは、送信すべきデータは４ビットとして説明する。
【００４２】
図４は、本実施形態に係るデータ並べ替え部２１を形成する４ビット対応のデータスクランブラの構成例を示すブロック図である。
図５は、本実施形態に係るデータ並べ替え部２１を形成する４ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
【００４３】
データスクランブラ２１０は、図４および図５に示すように、Ｍ４系列ランダム生成部２１１、Ｍ８系列ランダム生成部２１２、Ｍ１６系列ランダム生成部２１３、Ｍ３２系列ランダム生成部２１４、ＭＳＢ用排他的論理和ゲート（ＥＸＯＲ）２１５、２ＳＢ用ＥＸＯＲ２１６、３ＳＢ用ＥＸＯＲ２１７、およびＬＳＢ用ＥＸＯＲ２１８を有している。
【００４４】
この回路は、基本的に、前述したように、各ビット[k]の重みはＬＳＢの重みの2^k(ただしk=0,…,n-1、ＭＳＢはk=n-1、ＬＳＢはk=0)倍である。
そして、ｎ＝４の場合、ＭＳＢの最大許容連続ビット長を４ビットとすると、それを基準に、２ＳＢの最大許容連続ビット長がＭＳＢの２倍に、３ＳＢの最大許容連続ビット長がＭＳＢの４倍に、ＬＳＢの最大許容連続ビット長がＭＳＢの８倍になるように構成されている。
そして、前述した、送信装置２が生成する送信データにおいて、ｎビット送信データ列[n-1:0]の各ビット[k]の重みがＬＳＢの重みの2^k（なお、^はべき乗を示す、ただしk=0,…,n-1、ＭＳＢはk=n-1、ＬＳＢはk=0)倍である場合、ｎビット送信データ列[n-1:0]の各ビット[k]の最大許容連続ビット長が、ＭＳＢの最大許容連続ビット長の2^(n-1-k) (ただしk=0,…,n-1、ＭＳＢはk=n-1、ＬＳＢはk=0)倍である、という構成を具体化した回路構成となっている。
【００４５】
Ｍ４系列ランダム生成部２１１は、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１１１を形成する４個のフリップフロップＦ２１１−１〜Ｆ２１１−４と、第１段目のフリップフロップＦ２１１−１の出力と最終段のフリップフロップＦ２１１−４の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ２１１−１の入力端に供給するＥＸＯＲ２１１２と、を有している。
そして、ＥＸＯＲ２１５は、シフトレジスタ２１１１の最終段のフリップフロップＦ２１１−４の出力と４ビットの送信すべきデータのＭＳＢとの排他的論理和をとって、スクランブルされたＭＳＢ（あるいは擬似ＭＳＢ）を生成する。
【００４６】
Ｍ８系列ランダム生成部２１２は、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１２１を形成する８個のフリップフロップＦ２１２−１〜Ｆ２１２−８と、第４段目のフリップフロップＦ２１２−４の出力と最終段のフリップフロップＦ２１２−８の出力との排他的論理和をとるＥＸＯＲ２１２２と、第３段目のフリップフロップＦ２１２−３の出力とＥＸＯＲ２１２２の出力との排他的論理和をとるＥＸＯＲ２１２３と、第２段目のフリップフロップＦ２１２−２の出力とＥＸＯＲ２１２３の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ２１２−１の入力端に供給するＥＸＯＲ２１２４と、を有している。
そして、ＥＸＯＲ２１６は、シフトレジスタ２１２１の最終段のフリップフロップＦ２１２−８の出力と４ビットの送信すべきデータの２ＳＢとの排他的論理和をとって、スクランブルされた２ＳＢ（あるいは擬似２ＳＢ）を生成する。
【００４７】
Ｍ１６系列ランダム生成部２１３は、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１３１を形成する１６個のフリップフロップＦ２１３−１〜Ｆ２１３−１６と、第１２段目のフリップフロップＦ２１３−１２の出力と最終段のフリップフロップＦ２１３−１６の出力との排他的論理和をとるＥＸＯＲ２１３２と、第３段目のフリップフロップＦ２１３−３の出力とＥＸＯＲ２１３２の出力との排他的論理和をとるＥＸＯＲ２１３３と、第１段目のフリップフロップＦ２１３−１の出力とＥＸＯＲ２１３３の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ２１３−１の入力端に供給するＥＸＯＲ２１３４と、を有している。
そして、ＥＸＯＲ２１７は、シフトレジスタ２１３１の最終段のフリップフロップＦ２１３−１６の出力と４ビットの送信すべきデータの３ＳＢとの排他的論理和をとって、スクランブルされた３ＳＢ（あるいは擬似３ＳＢ）を生成する。
【００４８】
Ｍ３２系列ランダム生成部２１４は、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１４１を形成する３２個のフリップフロップＦ２１４−１〜Ｆ２１４−３２と、第２２段目のフリップフロップＦ２１４−２２の出力と最終段のフリップフロップＦ２１４−３２の出力との排他的論理和をとるＥＸＯＲ２１４２と、第２段目のフリップフロップＦ２１４−２の出力とＥＸＯＲ２１４２の出力との排他的論理和をとるＥＸＯＲ２１４３と、第１段目のフリップフロップＦ２１４−１の出力とＥＸＯＲ２１４３の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ２１４−１の入力端に供給するＥＸＯＲ２１４４と、を有している。
そして、ＥＸＯＲ２１８は、シフトレジスタ２１４１の最終段のフリップフロップＦ２１４−３２の出力と４ビットの送信すべきデータのＬＳＢとの排他的論理和をとって、スクランブルされたＬＳＢ（あるいは擬似ＬＳＢ）を生成する。
【００４９】
なお、前述したように、最大許容連続ビット長は、許容値以下に設定可能である。
図６および図７は、決められた許容連続ビット長に対して、各ビットの最大連続ビット長を１ビット短くしたデータスクランブラ２１０Ａを示している。
【００５０】
図６は、本実施形態に係るデータ並べ替え部２１を形成する３ビット対応のデータスクランブラの構成例を示すブロック図である。
図７は、本実施形態に係るデータ並べ替え部２１を形成する３ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
なお、図６および図７においては、理解を容易にするため、図４および図５と同一構成部分は同一符号をもって表している。
【００５１】
データスクランブラ２１０Ａは、図６および図７に示すように、Ｍ３系列ランダム生成部２１１Ａ、Ｍ７系列ランダム生成部２１２Ａ、Ｍ１５系列ランダム生成部２１３Ａ、Ｍ３１系列ランダム生成部２１４Ａ、ＭＳＢ用排他的論理和ゲート（ＥＸＯＲ）２１５、２ＳＢ用ＥＸＯＲ２１６、３ＳＢ用ＥＸＯＲ２１７、およびＬＳＢ用ＥＸＯＲ２１８を有している。
【００５２】
Ｍ３系列ランダム生成部２１１Ａは、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１１１Ａを形成する３個のフリップフロップＦ２１１−１〜Ｆ２１１−３と、第１段目のフリップフロップＦ２１１−１の出力と最終段のフリップフロップＦ２１１−３の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ２１１−１の入力端に供給するＥＸＯＲ２１１２と、を有している。
そして、ＥＸＯＲ２１５は、シフトレジスタ２１１１Ａの最終段のフリップフロップＦ２１１−３の出力と３ビットの送信すべきデータのＭＳＢとの排他的論理和をとって、スクランブルされたＭＳＢ（あるいは擬似ＭＳＢ）を生成する。
【００５３】
Ｍ７系列ランダム生成部２１２Ａは、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１２１Ａを形成する７個のフリップフロップＦ２１２−１〜Ｆ２１２−７と、第３段目のフリップフロップＦ２１２−３の出力と最終段のフリップフロップＦ２１２−７の出力との排他的論理和をとるＥＸＯＲ２１２２と、を有している。
そして、ＥＸＯＲ２１６は、シフトレジスタ２１２１Ａの最終段のフリップフロップＦ２１２−７の出力と３ビットの送信すべきデータの２ＳＢとの排他的論理和をとって、スクランブルされた２ＳＢ（あるいは擬似２ＳＢ）を生成する。
【００５４】
Ｍ１５系列ランダム生成部２１３Ａは、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１３１Ａを形成する１５個のフリップフロップＦ２１３−１〜Ｆ２１３−１５と、第１段目のフリップフロップＦ２１３−１２の出力と最終段のフリップフロップＦ２１３−１６の出力との排他的論理和をとるＥＸＯＲ２１３２と、を有している。
そして、ＥＸＯＲ２１７は、シフトレジスタ２１３１Ａの最終段のフリップフロップＦ２１３−１５の出力と３ビットの送信すべきデータの３ＳＢとの排他的論理和をとって、スクランブルされた３ＳＢ（あるいは擬似３ＳＢ）を生成する。
【００５５】
Ｍ３１系列ランダム生成部２１４Ａは、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１４１Ａを形成する３１個のフリップフロップＦ２１４−１〜Ｆ２１４−３１と、第３段目のフリップフロップＦ２１４−３の出力と最終段のフリップフロップＦ２１４−３１の出力との排他的論理和をとるＥＸＯＲ２１４２と、を有している。
そして、ＥＸＯＲ２１８は、シフトレジスタ２１４１Ａの最終段のフリップフロップＦ２１４−３１の出力と３ビットの送信すべきデータのＬＳＢとの排他的論理和をとって、スクランブルされたＬＳＢ（あるいは擬似ＬＳＢ）を生成する。
【００５６】
次に、送信装置２が送出する参照信号について説明する。
参照信号は、たとえばＭＡＣフレームの８ビット単位など所定のデータ単位のデータ信号に対して挿入されるが、その目的としてＬＤパワー制御と受信側でのクロック信号再生がある。
ＬＤパワー制御は、前述したように、環境変化に対応するため１秒〜１０秒ごとの長い期間おきに行えばよいが、受信側でのクロック信号再生は、光伝送路５がたとえば光ファイバ線の場合、光ファイバ線にかかる曲げや引っ張りなどの物理的要因によって影響を受けるため、たとえばギガビット・イーサネット（登録商標）などの規格に対応した１ギガビット秒の光信号では、１００サンプルごとに１回（１ナノ秒に１回）等の非常に短い間隔で行う必要がある。
【００５７】
図８は、参照信号の一例を示す光信号波形図であって、（Ａ）はＬＤパワー制御を行う場合、（Ｂ）はＬＤパワー制御を行わない場合、をそれぞれ示す。
図８に示すように、ＬＤパワー制御を行う場合（図８（Ａ））、特に電源投入時やリセット時にはレーザダイオードＬＤ１の出力が安定するまでに時間がかかり、その出力が安定した後にＬＤパワー制御を行うため、参照信号ＳＲＥＦとして長い期間を必要とする。
一方、ＬＤパワー制御を行わない場合には（図８（Ｂ））、参照信号ＳＲＥＦは、受信装置３側でクロック信号を再生させるためのパルス（クロック再生のためには少なくとも１つあればよい）を含んでいれば足り、参照信号ＳＲＥＦとして長い期間を必要としない。
このように、参照信号ＳＲＥＦは、送信タイミングに応じて信号期間が異なる信号となっている。
【００５８】
本実施形態に係る光伝送システム１において、参照信号ＳＲＥＦは、８ビット単位で送信されるＭＡＣフレームのフレーム番号を受信側に伝達する機能を含む。このフレーム番号は、上述したクロック信号再生用のパルスの数によって規定される。
【００５９】
図９は、フレーム番号を規定した参照信号の一例を示す光信号波形図である。
図９に示す例では、８ビットのデータ信号の先頭に付加される参照信号ＳＲＥＦのパルス数が順に４→３→２と変化している。このパルス数を受信装置３側でカウントして、フレーム番号と対応付ける。
【００６０】
なお、フレーム番号に加えて、受信側での光信号のキャリブレーションのためのベース信号（調整用パルス）を、参照信号に含めてもよい。
光信号は、光伝送路（たとえば光ファイバ線）５の物理的要因（曲げ、引っ張り）に応じて影響を受ける伝送特性（非線形特性）の変化によって、送信した光信号の光量が同一であっても、受信装置３側における光信号の受信レベルが大きく変化する場合がある。この変化を補償するために、受信装置３側で受信レベルの調整を行う処理がキャリブレーションである。
【００６１】
図１０は、この調整用パルスとフレーム番号を示すパルスとを含む参照信号の光信号波形の一例を示す図である。
図１０に示す参照信号は、伝送特性の非線形特性を補正するために、データ信号としての光信号の最大値および最小値を含む３値のパルスを有している。この３値に対応するデジタル値の選択は、通信プロトコル上、送信装置２〜受信装置３間で予め行っておく必要がある。
図１０に示す参照信号では、３つのデジタル値に対応した振幅レベルａ，ｂ，ｃの３つのパルスを含む参照信号が受信装置３に伝達されて、データ信号の補正（キャリブレーション）のために利用される。
【００６２】
なお、図１０に示すように、参照信号において、フレーム番号を示す複数パルスの前に調整用パルスＡＰＬＳを挿入する場合、または、フレーム番号を示す複数パルスのうち最初の３パルスを調整用パルスとする場合、その調整用パルスに基づいて受信側でクロック信号を再生できるので、フレーム番号を示すパルスは、多値のパルスとしてもよい。
すなわち、パルスの数とフレーム番号とを対応付けるのではなく、異なる振幅を持つ複数パルスによってフレーム番号を規定するようにすることができる。これによって、フレーム番号の数が非常に多い場合であっても、少ないパルス数でフレーム番号を表現でき、効率的な通信が可能となる。
【００６３】
次に、受信装置３の具体的な構成について説明する。
図１１は、受信装置３の回路構成の一例を示す図である。
【００６４】
図１１に示すように、受信装置３は、受信素子としてのフォトダイオードＰＤ１、抵抗Ｒ３１、結合キャパシタＣ３１、バッファアンプ（増幅器）３１、クロック再生部３２、アナログ・デジタル変換器（ＡＤＣ）３３、およびデータ再生部３４を有する。
【００６５】
バッファアンプ３１は、フォトダイオードＰＤ１および抵抗Ｒ３１によって光電変換されキャパシタＣ３１を介した信号を取り込み、アナログ信号Ｓ３１を生成する。
クロック再生部３２は、送信装置２から受信した参照信号に基づいて、送信装置２の動作クロック信号ＣＬＫと同一周波数のクロック信号ＣＬＫ２を生成する。クロック再生部３２では、クロック信号ＣＬＫと同一周波数のクロック信号を生成するクロック発振器を備えており、参照信号ＳＲＥＦに含まれる複数のパルスのうち少なくとも１つのパルスの立ち上がりエッジまたは立下りエッジに基づいて、クロック発振器が生成するクロック信号の位相を調整することで、クロック信号ＣＬＫと同一のクロック信号ＣＬＫ２を生成する。
【００６６】
アナログ・デジタル変換器３３は、クロック再生部３２よりクロック信号ＣＬＫ２が与えられ、このクロック信号ＣＬＫ２に基づいて、バッファアンプ３１の出力アナログ信号Ｓ３１をデジタル信号Ｓ３３に変換する。
【００６７】
データ再生部３４は、たとえばデスクランブラを含み、複数（８や４等）ビット単位で振幅多重化された光信号（データ信号）に対応したデジタル信号Ｓ３３をデコード（デスクランブル）して、元のビットデータＤ０〜Ｄ７（Ｄ０〜Ｄ３）に変換する。
また、データ再生部３４は、たとえば図示しないカウンタによりカウントされた参照信号に含まれるパルスの数をカウントし、そのカウント値に対応したフレーム番号をその変換後のたとえば８ビットデータと対応付ける機能を有するように構成することも可能である。なお、この場合、カウント値とフレーム番号との対応関係は、プロトコル上規定し、図示しないメモリに設定しておく。
【００６８】
さらに、本実施形態の受信装置３は、以下の特徴を有している。
すなわち、ＡＤＣ３３で変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）の少なくとも一方が、ＡＤＣ３３のアナログ入力範囲の最大値（ＶＩＮｍａｘ）あるいはアナログ入力範囲の最小値（ＶＩＮｍｉｎ）に対し、次式（２）の関係に近づくように、ＡＤＣ３３のリファレンス電圧または増幅器であるバッファアンプ３１のゲインを調整する調整機能を有する。
（式２）
ＭＡＸ＝（ＶＩＮｍａｘ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・）
ＭＩＮ＝（ＶＩＮｍｉｎ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）
（ただし、ｋ＝０，１，２，３，４・・・・のうちのいずれか）
【００６９】
一般的なキャリブレーション方法では、受信側のデジタル演算処理速度の限界により、デコードに時間がかかり、高速伝送が困難となるおそれがある。
高速伝送をするためには、極力、しきい値の計算等のデジタル演算を減らす必要がある。
そこで、本実施形態においては、受信装置３におけるＡＤＣ３３のリファレンス電圧またはバッファアンプ３１のゲイン（利得）を調整することによって、必要な演算を、ビット比較、ビット反転の処理だけの削減し、高速なデコード処理を実現している。
【００７０】
本第１の実施形態において、送信装置３で生成される送信信号は、ＡＣ信号である。
基本的、第１の実施形態等の場合には、１６値伝送（４ビット）のＡＣ信号伝送では、図１２に示すように、０（ＬＶ０）を中心として、正と負の値をとり、各エレメントは、８つの値、＋ＬＳＢ、-ＬＳＢ、３ＳＢ=１、３ＳＢ=０、２ＳＢ=１、２ＳＢ=０、＋ＭＳＢ、-ＭＳＢで構成される。
【００７１】
図１３は、このエレメントで１６値を作る方法を説明するための図である。
図１３に示すような、１６値を受信信号から判定するためには、しきい値の算出が必要となる。
通常は、図１４に示すように、最大値（ＭＡＸ）、最小値（ＭＩＮ）を検出し、検出値と保持している値とを比較して更新し、しきい値を計算して１６値判定を行う。
この場合、当然ながら、条件分岐やしきい値のデジタル演算処理が必要となる。
【００７２】
本第１の実施形態においては、前述したように、ＡＤＣ３３のリファレンス電圧またはバッファアンプ３１のゲイン（利得）を調整することによって、必要な演算を、ビット比較、ビット反転の処理だけの削減し、高速なデコード処理を実現している。
【００７３】
以下に、本実施形態において、受信装置３のデジタル演算処理を軽減するデコード処理をより具体的に説明する。
【００７４】
図１５は、本実施形態における受信装置にＡＤＣで変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）に基づく調整機能を説明するための図である。
図１６は、本実施形態の調整機能で調整された信号をＡＤＣで変換した後の信号例を示す図である。
【００７５】
送信装置２から送信され、光伝送路５を伝送されたｎビット信号は、受信装置３において、ＡＤＣ３３のリファレンス電圧またはバッファアンプ３１のゲイン（利得）を調整することによって、ＭＡＸ＝（ＶＩＮｍａｘ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）、あるいは、ＭＩＮ＝（ＶＩＮｍｉｎ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）、（ただし、ｋ＝０，１，２，３，４・・・・のうちのいずれか）の関係が成り立つようにする。
つまり、図１５の符号Ａで示す範囲に最大値（ＭＡＸ）を、あるいは、図１５の符号Ｂで示す範囲に最小値（ＭＩＮ）を入れるように、ＡＤＣ３３のリファレンス電圧またはバッファアンプ３１のゲイン（利得）を調整することによって、比較回路と反転回路だけで、デコードすることができる。
【００７６】
調整された信号をＡＤＣ３３で変換すると図１５に示すようになる。
データ再生部３４は、たとえば図１７に示すように、ＡＤＣ３３のデータコンバージョンのフォーマットを２の補数とし、ＡＤＣ３３では、上のビットから所定位置まで同じビットパターンが検出されるが、その内もっともＬＳＢ側に近いビットがＡＤＣ３３で変換した値でのＭＳＢ、その次が一つ下のビット、その次が二つ下のビットとなるものとしてデコード処理する。
【００７７】
具体的には、ＡＤＣ３３の出力のＭＳＢ側から同じパターンが検出される。送信された信号のＭＳＢはこの同じビットパターンの並びの一番下側になる。
なお、送信ＭＳＢ検出演算は、たとえばキャリブレーションとして実施するようにすれば、通信中の演算を行わなくとも良いことになる。
送信ＭＳＢは反転された信号となっているので、反転回路を通す必要がある。他のビットは反転回路を通すことなくそのままでデコード処理を行うことができる。
【００７８】
何ビットまで正確にデコードできるかどうかは、ＭＡＸ＝（ＶＩＮｍａｘ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）、あるいは、ＭＩＮ＝（ＶＩＮｍｉｎ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）、（ただし、ｋ＝０，１，２，３，４・・・・のうちのいずれか）の関係にどれだけ近いが、また、ｋが近いかによって決まる。
【００７９】
また、データ再生部３４は、ＡＤＣ３３のデータコンバージョンのフォーマットを図１８に示すようなバイナリとした場合、ＡＤＣ３３の最上位の次のビットから同じビットパターンが検出されるが、この検出パターンの内、最もＬＳＢ側に近いビットがＡＤＣ３３で変換した値でのＭＳＢ、その次が一つ下のビット、その次が二つ下のビットと連続するものとしてデコード処理を行う。
すなわち、ＡＤＣ３３のＭＳＢを反転させることにより、２の補数の場合と同様に扱うことができる。
【００８０】
次に、本実施形態に係るデータ再生部３４のデータデスクランブラの具体的な構成例について説明する。
まず、受信データが、送信側の図４および図５に対応して４ビットの場合のデータ再生部について説明する。
【００８１】
図１９は、本実施形態に係るデータ再生部３４を形成する４ビット対応のデータデスクランブラの構成例を示すブロック図である。
図２０は、本実施形態に係るデータ再生部３４を形成する４ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
【００８２】
データデスクランブラ３４０は、図１９および図２０に示すように、Ｍ４系列ランダム生成部３４１、Ｍ８系列ランダム生成部３４２、Ｍ１６系列ランダム生成部３４３、Ｍ３２系列ランダム生成部３４４、ＭＳＢ用排他的論理和ゲート（ＥＸＯＲ）３４５、２ＳＢ用ＥＸＯＲ３４６、３ＳＢ用ＥＸＯＲ３４７、およびＬＳＢ用ＥＸＯＲ３４８を有している。
【００８３】
この回路も、図４および図５と同様の回路構成を有し、ｎ＝４の場合、ＭＳＢの最大許容連続ビット長を４ビットとすると、それを基準に、２ＳＢの最大許容連続ビット長がＭＳＢの２倍に、３ＳＢの最大許容連続ビット長がＭＳＢの４倍に、ＬＳＢの最大許容連続ビット長がＭＳＢの８倍になるように構成されている。
【００８４】
Ｍ４系列ランダム生成部３４１は、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４１１を形成する４個のフリップフロップＦ３４１−１〜Ｆ３４１−４と、第１段目のフリップフロップＦ３４１−１の出力と最終段のフリップフロップＦ３４１−４の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ３４１−１の入力端に供給するＥＸＯＲ３４１２と、を有している。
そして、ＥＸＯＲ３４５は、シフトレジスタ３４１１の最終段のフリップフロップＦ３４１−４の出力と４ビットの受信データのスクランブルされているＭＳＢとの排他的論理和をとって、デスクランブルされたＭＳＢを生成する。
【００８５】
Ｍ８系列ランダム生成部３４２は、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４２１を形成する８個のフリップフロップＦ３４２−１〜Ｆ３４２−８と、第４段目のフリップフロップＦ３４２−４の出力と最終段のフリップフロップＦ３４２−８の出力との排他的論理和をとるＥＸＯＲ３４２２と、第３段目のフリップフロップＦ３４２−３の出力とＥＸＯＲ３４２２の出力との排他的論理和をとるＥＸＯＲ３４２３と、第２段目のフリップフロップＦ３４２−２の出力とＥＸＯＲ３４２３の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ３４２−１の入力端に供給するＥＸＯＲ３４２４と、を有している。
そして、ＥＸＯＲ３４６は、シフトレジスタ３４２１の最終段のフリップフロップＦ３４２−８の出力と４ビットの受信データのスクランブルされている２ＳＢとの排他的論理和をとって、デスクランブルされた２ＳＢを生成する。
【００８６】
Ｍ１６系列ランダム生成部３４３は、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４３１を形成する１６個のフリップフロップＦ３４３−１〜Ｆ３４３−１６と、第１２段目のフリップフロップＦ３４３−１２の出力と最終段のフリップフロップＦ３４３−１６の出力との排他的論理和をとるＥＸＯＲ３４３２と、第３段目のフリップフロップＦ３４３−３の出力とＥＸＯＲ３４３２の出力との排他的論理和をとるＥＸＯＲ３４３３と、第１段目のフリップフロップＦ３４３−１の出力とＥＸＯＲ３４３３の出力との排他的論理和をとり、その結果を第１段目のフリップフロップＦ３４３−１の入力端に供給するＥＸＯＲ３４３４と、を有している。
そして、ＥＸＯＲ３４７は、シフトレジスタ３４３１の最終段のフリップフロップＦ３４３−１６の出力と４ビットの受信データのスクランブルされている３ＳＢとの排他的論理和をとって、デスクランブルされた３ＳＢを生成する。
【００８７】
Ｍ３２系列ランダム生成部３４４は、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４４１を形成する３２個のフリップフロップＦ３４４−１〜Ｆ３４４−３２と、第２２段目のフリップフロップＦ３４４−２２の出力と最終段のフリップフロップＦ３４４−３２の出力との排他的論理和をとるＥＸＯＲ３４４２と、第２段目のフリップフロップＦ３４４−２の出力とＥＸＯＲ３４４２の出力との排他的論理和をとるＥＸＯＲ３４４３と、第１段目のフリップフロップＦ３４４−１の出力とＥＸＯＲ３４４３の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ３４４−１の入力端に供給するＥＸＯＲ３４４４と、を有している。
そして、ＥＸＯＲ３４８は、シフトレジスタ３４４１の最終段のフリップフロップＦ３４４−３２の出力と４ビットの受信データのスクランブルされているＬＳＢとの排他的論理和をとって、デスクランブルされたＬＳＢを生成する。
【００８８】
次に、受信データが、送信側の図６および図７に対応して３ビットの場合のデータ再生部について説明する。
【００８９】
図２１は、本実施形態に係るデータ再生部３４を形成する３ビット対応のデータデスクランブラの構成例を示すブロック図である。
図２２は、本実施形態に係るデータ再生部３４を形成する３ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
なお、図２１および図２２においては、理解を容易にするため、図１９および図２０と同一構成部分は同一符号をもって表している。
【００９０】
データデスクランブラ３４０Ａは、図２１および図２２に示すように、Ｍ３系列ランダム生成部３４１Ａ、Ｍ７系列ランダム生成部３４２Ａ、Ｍ１５系列ランダム生成部３４３Ａ、Ｍ３１系列ランダム生成部３４４Ａ、ＭＳＢ用排他的論理和ゲート（ＥＸＯＲ）３４５、２ＳＢ用ＥＸＯＲ３４６、３ＳＢ用ＥＸＯＲ３４７、およびＬＳＢ用ＥＸＯＲ３４８を有している。
【００９１】
Ｍ３系列ランダム生成部３４１Ａは、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４１１Ａを形成する３個のフリップフロップＦ３４１−１〜Ｆ３４１−３と、第１段目のフリップフロップＦ３４１−１の出力と最終段のフリップフロップＦ３４１−４の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ３４１−１の入力端に供給するＥＸＯＲ３４１２と、を有している。
そして、ＥＸＯＲ３４５は、シフトレジスタ３４１１Ａの最終段のフリップフロップＦ３４１−３の出力と３ビットの受信データのスクランブルされているＭＳＢとの排他的論理和をとって、デスクランブルされたＭＳＢを生成する。
【００９２】
Ｍ７系列ランダム生成部３４２Ａは、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４２１Ａを形成する７個のフリップフロップＦ３４２−１〜Ｆ３４２−７と、第３段目のフリップフロップＦ３４２−３の出力と最終段のフリップフロップＦ３４２−７の出力との排他的論理和をとるＥＸＯＲ３４２２と、を有している。
そして、ＥＸＯＲ３４６は、シフトレジスタ３４２１Ａの最終段のフリップフロップＦ３４２−７の出力と３ビットの受信データのスクランブルされている２ＳＢとの排他的論理和をとって、デスクランブルされた２ＳＢを生成する。
【００９３】
Ｍ１５系列ランダム生成部３４３Ａは、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４３１Ａを形成する１５個のフリップフロップＦ３４３−１〜Ｆ３４３−１５と、第１段目のフリップフロップＦ３４３−１の出力と最終段のフリップフロップＦ３４３−１５の出力との排他的論理和をとるＥＸＯＲ３４３２と、を有している。
そして、ＥＸＯＲ３４７は、シフトレジスタ３４３１Ａの最終段のフリップフロップＦ３４３−１５の出力と３ビットの受信データのスクランブルされている３ＳＢとの排他的論理和をとって、デスクランブルされた３ＳＢを生成する。
【００９４】
Ｍ３１系列ランダム生成部３４４Ａは、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４４１Ａを形成する３１個のフリップフロップＦ３４４−１〜Ｆ３４４−３１と、第３段目のフリップフロップＦ３４４−３の出力と最終段のフリップフロップＦ３４４−３１の出力との排他的論理和をとるＥＸＯＲ３４４２と、を有している。
そして、ＥＸＯＲ３４８は、シフトレジスタ３４４１Ａの最終段のフリップフロップＦ３４４−３１の出力と３ビットの受信データのスクランブルされているＬＳＢとの排他的論理和をとって、デスクランブルされたＬＳＢを生成する。
【００９５】
また、図１０に示したように、参照信号ＳＲＥＦがキャリブレーション用の調整用パルスＡＰＬＳを含む場合には、データ再生部３４は、変換後のデジタルデータに対してキャリブレーションを行う。
キャリブレーションでは、参照信号ＳＲＥＦに含まれる、キャリブレーションのためのベース信号（たとえば図１０に示すような、振幅レベルａ，ｂ，ｃの３つのパルス）の受信レベル（アナログ・デジタル変換器３３の出力デジタル値）と、予め通信プロトコルによって決められた３値のデジタル値とに基づいて、非線形の伝送特性を補正するための換算式が決定される。そして、データ再生部３４は、この換算式によって、その後に受信するデータ信号のデジタル値を補正する。
３点に基づく換算式の決定方法は、多項式による補間法（たとえばスプライン補間法）など様々な方法を適用することができる。
【００９６】
次に、図２３に関連付けて、光伝送システム１の動作を説明する。
図２３は、光伝送システム１の動作を説明するためのタイミングチャートであって、（Ａ）は送受信された光信号波形、（Ｂ）は光伝送システム１の動作フェーズ、（Ｃ）は送信装置２の動作フェーズ、（Ｄ）は受信装置３の動作フェーズ、をそれぞれ示す。なお、図２３（Ａ）においては、送信した光信号と受信した光信号とに、通信遅れ等に伴う信号変化がないものと仮定している。また、図２３に示すタイミングチャートは、参照信号にキャリブレーション用の調整用信号が含まれる場合について示している。
【００９７】
先ず、システムが時刻ｔ０に起動した直後は、図２３（Ａ）に示すように、送信装置２のレーザダイオードＬＤ１の出力特性が不安定であり、その期間の送信信号に基づいて受信装置３がキャリブレーションを行わないように、待ち時間がプロトコル上設定される（図２３（Ｄ））。
また、起動と同時に、送信装置２ではＬＤパワー制御が開始される。これによって、送信すべきデジタル信号に対して一定光量の光信号が送出されるように、レーザダイオードＬＤ１に流れる電流値が調整される。
送信装置２においては、データ並べ替え部２１で、送信すべきデータの各ビットの最大許容連続ビット長が、ＭＳＢからＬＳＢに向かって長く、その長さを各ビットの重みの逆数に比例した値とした８ビット（あるいは４ビット）のスクランブルされた送信データＤ０〜Ｄ７（Ｄ０〜Ｄ３）が生成され、電流制御部２３により電流値が調整されてレーザダイオードＬＤ１から送出される。
また、参照信号ＳＲＥＦは、時刻ｔ１〜ｔ３で送出されるが、送信装置２でＬＤパワー制御を行っている間でも、受信装置３は、クロック信号ＣＬＫ２の同期再生を行うことができる。すなわち、受信装置３は、参照信号に含まれるパルスの立ち上がりエッジまたは立下りエッジを認識した時点でクロック再生を行う。
クロック再生と同時に、参照信号に含まれるパルスのカウントが開始される。時刻ｔ１〜ｔ３において得られたカウント値に対応するフレーム番号は、時刻ｔ３から取得するデータ信号と対応付けられる。
【００９８】
そして、図２３（Ｄ）が示すように、待ち時間が経過すると、受信装置３ではスクランブルされている受信データがデスクランブルされて、キャリブレーションが行われる。図２３（Ａ）では図示していないが、参照信号ＳＲＥＦは、図１０に示したような、予めプロトコル上決められたデジタル値に対応して振幅レベルが異なる３つのパルスを有しており、受信装置３では、この３つのパルスに基づいて、データ信号の補正のための換算式を決定する。そして、時刻ｔ３以降に送信されるデータ信号に対し、その換算式によって補正を行う。これによって、光ファイバ線（光伝送路）５における非線形の伝送特性が補償される。
図２３に示した参照信号は、たとえばギガビット・イーサネットなどの規格に対応した１ギガビット秒の光信号では、１００サンプルごとに１回（１ナノ秒に１回）等の非常に短い間隔で挿入され、受信装置３では、その都度、データ信号の補正が行われる。
【００９９】
以上説明したように、受信装置３において、ＡＤＣ３３のリファレンス電圧またはバッファアンプ３１のゲイン（利得）を調整することによって、ＭＡＸ＝（ＶＩＮｍａｘ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）、あるいは、ＭＩＮ＝（ＶＩＮｍｉｎ）／（２^ｋ）×（２^ｎ−１）／（２^ｎ）、（ただし、ｋ＝０，１，２，３，４・・・・のうちのいずれか）の関係が成り立つように、つまり、図１５の符号Ａで示す範囲に最大値（ＭＡＸ）を、あるいは、図１５の符号Ｂで示す範囲に最小値（ＭＩＮ）を入れるように、ＡＤＣ３３のリファレンス電圧またはバッファアンプ３１のゲイン（利得）を調整することによって、比較回路と反転回路だけでデコードすることができる。すなわち、必要な演算は、ビット比較、ビット反転の処理だけであり、高速なデコード処理が実現できる利点がある。
【０１００】
また、本実施形態に係る光伝送システム１では、送信装置２において、多値信号を伝送するにあって、送信すべきデータの各ビットの最大許容連続ビット長を、ＭＳＢからＬＳＢに向かって長くし、その長さは、各ビットの重みの逆数に比例した値としたデータフォーマットのｎビット送信データ列を生成して、光伝送路５に送出することから、ＡＣ結合を含む広帯域回路において、分解能の高い、あるいは、Ｓ／Ｎ比の高い多値伝送を可能にする利点がある。
【０１０１】
また、送信装置２において、たとえば８ビットあるいは４ビットごとのデータ信号の前に、そのＭＡＣフレームのフレーム番号に応じた数のパルスを含む参照信号を送信し、受信装置３において、受信した参照信号のパルスに基づいてサンプリングのためのクロック再生を行うとともに、そのパルスをカウントしてフレーム番号を認識し、８ビットごとに受信するデータ信号と対応付ける。
したがって、クロック再生用パルスと別にフレーム番号識別用パルスを設定する必要がないので、光信号の伝送を効率的に行うことができる。
【０１０２】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
本第２の実施形態に係る光伝送システムは、多値信号伝送のＬＳＢのエラーが上位ビットに伝播することを防止する方法に特徴がある。なお、本第２の実施形態における光伝送システムの構成は、第１の実施形態の構成を適用することができる。
【０１０３】
通常の多値受信装置では、ＬＳＢのエラーが上位ビットへ伝播するおそれがある。
たとえば、４ビット伝送（１６値伝送）において、１６値の伝送値７を８と誤った場合、差はわずか１であるのに、４ビットの各ビットを見ると、全てのビットでエラーが発生するおそれがある。
この現象は、通信路のＳ／Ｎが徐々に劣化した場合であっても、４ビットのＬＳＢだけエラーが発生するのではなく、突然、全ビットにエラーが発生する可能性がある。
【０１０４】
そこで、本第２の実施形態においては、第１の実施形態と重複する部分もあるが、送信装置が生成する送信信号の各ビットの重み付けに特徴を持たせる以下の構成を採用している。
【０１０５】
伝送する信号が、各ビット出力の加算、減算で、構成される、多値伝送において、ｎビット送信データ列[n-1:0]の各ビット[k]の重みが次の関係を満足する。
ある値Ｗに対し、ＬＳＢの重みがＷ未満、ＬＳＢを除く他のビットの重みがＷの2^k倍以上(ただしk=1,…,n-1、ＭＳＢはk=n-1)とする。
【０１０６】
また、伝送する信号が、各ビット出力の加算、減算で、構成される、光多値伝送において、ｎビット送信データ列[n-1:0]の各ビット[k]のオン／オフによる送信側の光出力の差が次の関係を満足する。
ある値Ｗに対し、ＬＳＢのオン／オフによる光出力の差がＷ未満、ＬＳＢを除く他のビットのオン／オフによる光出力の差がＷの2^k倍以上(ただしk=1,…,n-1、ＭＳＢはk=n-1)とする。
【０１０７】
４ビット伝送（１６値伝送）のＡＣ信号で説明すると、第２の実施形態で参照した図１２に示すように、０（ＬＶ０）を中心として、正と負の値をとり、各ビットエレメントは、８つの値で構成され、これらのエレメントで１６値を作る方法を図１３を参照した説明と同様である。
【０１０８】
そして、たとえば、１６値の伝送値７を８と誤った場合、差はわずか１であるのに、４ビットの各ビットを見ると、伝送値７は、伝送値８は[MSB,2SB,3SB,LSB]=[1,0,0,0]であることから、全てのビットでエラーが発生することになる。
そこで、本第３の実施形態においては、このエラー発生を抑止するために、図２４に示すように、重み付けを変更する。
この例は、ある値Ｗに対し、ＬＳＢの重みがＷ未満、ＬＳＢを除く他のビットの重みがＷの2^k倍以上(ただしk=1,…,n-1、ＭＳＢはk=n-1)の関係を満足する例である。
このようにすると、１６値は図２５に示すように分布する。
これにより、伝送（通信）路のＳ／Ｎが劣化した場合、ＬＳＢにはエラーが生じても、ＭＳＢ，２ＳＢ，３ＳＢの上位ビットには、エラーが生じにくくなり、エラーが発生するのをＬＳＢのみにすることができる。
【０１０９】
なお、本発明の実施形態は、上述した実施形態に拘泥せず、当業者であれば、本発明の要旨を変更しない範囲内で様々な改変が可能である。たとえば、実施形態に係る光受信装置は、光空間伝送にも適用することができる。
また、上記第１および第２の実施形態で述べた、様々な参照信号およびその処理は、組み合わせて実現することができる。
【図面の簡単な説明】
【０１１０】
【図１】第１の実施形態に係る光伝送システムの構成を示す図である。
【図２】第１の実施形態における送信装置の回路構成の一例を示す図である。
【図３】送信装置の電流制御回路の他の構成例を示す回路図である。
【図４】実施形態の送信装置のデータ並べ替え部を形成する４ビット対応のデータスクランブラの構成例を示すブロック図である。
【図５】実施形態の送信装置のデータ並べ替え部を形成する４ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
【図６】実施形態の送信装置のデータ並べ替え部を形成する３ビット対応のデータスクランブラの構成例を示すブロック図である。
【図７】実施形態の送信装置のデータ並べ替え部を形成する３ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
【図８】参照信号の一例を示す光信号波形図である。
【図９】フレーム番号を規定した参照信号の一例を示す光信号波形図である。
【図１０】調整用信号を加えた参照信号の一例を示す光信号波形図である。
【図１１】第１の実施形態における受信装置の回路構成の一例を示す図である。
【図１２】一般的な１６値伝送（４ビット）のＡＣ信号伝送の０（ＬＶ０）を中心として、正と負の値をとる各エレメントを示す図である。
【図１３】図１２に示すエレメントで１６値を作る方法を説明するための図である。
【図１４】通常のしきい値を計算して１６値判定を行う方法を説明するための図である。
【図１５】本実施形態における受信装置にＡＤＣで変換（コンバージョン）した値の最大値（ＭＡＸ）あるいは最小値（ＭＩＮ）に基づく調整機能を説明するための図である。
【図１６】本実施形態の調整機能で調整された信号をＡＤＣで変換した後の信号例を示す図である。
【図１７】２の補数データ例を示す図である。
【図１８】バイナリデータ例を示す図である。
【図１９】実施形態の受信装置のデータ再生部を形成する４ビット対応のデータデスクランブラの構成例を示すブロック図である。
【図２０】実施形態の受信装置のデータ再生部を形成する４ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
【図２１】実施形態の受信装置のデータ再生部を形成する４ビット対応のデータデスクランブラの構成例を示すブロック図である。
【図２２】実施形態の受信装置のデータ再生部を形成する４ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
【図２３】実施形態に係る光伝送システムの動作を説明するためのタイミングチャートである。
【図２４】本第３の実施形態においてエラー発生を抑止するために重み付けを変更した際の１６値伝送（４ビット）のＡＣ信号伝送の０（ＬＶ０）を中心として、正と負の値をとる各エレメントを示す図である。
【図２５】第３の実施形態において重み付けを行った場合の１６値（４ビット）の分布例を示す図である。
【符号の説明】
【０１１１】
１…光伝送システム、２，２Ａ…送信装置、２１…データ並べ替え部、２２…オートパワーコントロール部、２３…電流制御部、２４…分解能設定部、２５…デジタル・アナログ変換器（ＤＡＣ）、３，３Ａ…受信装置、３１…バッファアンプ、３２…クロック再生部、３３…アナログ・デジタル変換器（ＡＤＣ）、３４…データ再生部、ＬＤ１…レーザダイオード、ＰＤ１，ＰＤ２…フォトダイオード、４…データ処理装置、５…光伝送路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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