(57)【要約】【課題】  消費電力を抑制しつつコンポーネント信号をエンコードする。【解決手段】  制御信号生成回路５は、輝度信号及び色信号がＨＤＴＶ出力画像の場合は、モード４制御信号を生成し、輝度信号及び色信号がＨＤＴＶ出力画像と異なる形式の出力画像の場合は、その出力画像の形式を表すフラグに基づいて制御信号（モード１〜３制御信号）を生成する。セレクタ６は、制御信号生成回路５で生成された制御信号に基づいて、クロック１、クロック２、クロック停止のいずれかを選択する。セレクタ６は、クロック１又はクロック２を選択したときは、そのクロックを色処理エンコーダ３及び色用ＤＡＣ４に供給する。セレクタ６は、クロック停止を選択したときは、色処理エンコーダ３及び色用ＤＡＣ４にクロックの供給を停止する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のクロックに同期して輝度信号をエンコードする輝度用エンコーダと、
第２のクロックに同期して色信号をエンコードする色用エンコーダと、
周波数の異なる複数のクロックの中からクロックを選択して、選択したクロックを前記第２のクロックとして前記色用エンコーダに供給し、又は前記色用エンコーダへの前記第２のクロックの供給を停止するクロック選択手段と、
を備えたビデオエンコーダ回路。
【請求項２】
前記第１のクロックに同期して、前記輝度用エンコーダから出力された輝度信号をディジタル信号からアナログ信号に変換する第１のディジタル／アナログ変換器と、
前記第２のクロックに同期して、前記色用エンコーダから出力された色信号をディジタル信号からアナログ信号に変換する第２のディジタル／アナログ変換器と、を更に備え、
前記クロック選択手段は、更に、前記選択したクロックを前記第２のクロックとして前記第２のディジタル／アナログ変換器に供給し、又は前記第２のディジタル／アナログ変換器への前記第２のクロックの供給を停止する
請求項１に記載のビデオエンコーダ回路。
【請求項３】
前記クロック選択手段は、前記輝度信号及び前記色信号により表される出力画像に応じて、所定の周波数のクロックを選択し、又はクロックの供給を停止する
請求項１または請求項２に記載のビデオエンコーダ回路。
【請求項４】
前記クロック選択手段は、データ有効期間に、出力画像に応じた所定周波数のクロックを出力し、ブランキング期間に、前記所定周波数より低い周波数のクロックを出力する
請求項１または請求項２に記載のビデオエンコーダ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオエンコーダ回路に係り、特に、省電力化を図るビデオエンコーダ回路に関する。
【背景技術】
【０００２】
従来、消費電力を抑制するビデオエンコーダ回路が提案されている。特許文献１には、カラー映像信号から分離された輝度信号と色信号とがディジタル加算され、ディジタル加算されたディジタル加算信号がＤＡ変換されてコンポジット信号として出力されるか、輝度信号と色信号とが、それぞれＤＡ変換されてコンポーネント信号として出力されるかの何れかが選択される技術が開示されている。特許文献１に記載された技術は、コンポジット信号の出力時には、ＤＡ変換処理を一度行うだけで済むので、使用されるＩＣ回路の消費電力を大幅に削減することができる。
【０００３】
特許文献２には、異なる種類のフォーマットに応じて設けられた複数の変換処理回路に入力する外部からの入力信号を所定の固定値信号に切替える切替え回路を設けた技術が提案されている。
【０００４】
上記切替え回路は、切替え制御回路に従って、ビデオエンコーダ回路として使用されない変換処理回路への入力信号が所定の固定値信号となるように切替える。これにより、ビデオエンコーダ回路として使用されていない変換処理回路へ入力する信号を固定値信号にするので、この変換処理回路の消費電力を抑制することができる。
【特許文献１】特開平１１−２１５５１１号公報
【特許文献２】特開２００３−３１９４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載された技術は、コンボジット信号の出力時の消費電力を削減することができるものの、コンポーネント信号の出力時には消費電力を削減することができない問題がある。
【０００６】
また、特許文献２に記載された技術は、ビデオエンコーダ回路として使用されていない変換処理回路の入力信号を固定値信号とすることによって、変換処理回路の消費電力を削減しているが、使用されている変換処理回路の消費電力を削減することができない問題がある。
【０００７】
本発明は、上述した課題を解決するために提案されたものであり、消費電力を抑制しつつコンポーネント信号をエンコードすることができるビデオエンコーダ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のビデオエンコーダ回路は、第１のクロックに同期して、輝度信号をエンコードする輝度用エンコーダと、第２のクロックに同期して、色信号をエンコードする色用エンコーダと、周波数の異なる複数のクロックの中からクロックを選択して、選択したクロックを前記第２のクロックとして前記色用エンコーダに供給し、又は前記色用エンコーダへの前記第２のクロックの供給を停止するクロック選択手段と、を備えている。
【０００９】
輝度用エンコーダは、第１のクロックに同期して輝度信号をエンコードする。色用エンコーダは、第２のクロックに同期して色信号をエンコードする。第１及び第２のクロックは同一の周波数でもよいし、異なる周波数であってもよい。
【００１０】
クロック選択手段は、周波数の異なる複数のクロックの中からクロックを選択して、選択したクロックを前記第２のクロックとして前記色用エンコーダに供給し、又は前記色用エンコーダへの前記第２のクロックの供給を停止する。よって、輝度用エンコーダに供給されるクロックは予め設定されたクロックであるが、色用エンコーダに供給されるクロックはクロック選択手段によって選択される。このとき、色用エンコーダに供給されるクロックの周波数が低くなる又はクロックの供給が停止される、色用エンコーダの消費電力が削減される。
【００１１】
したがって、本発明のビデオエンコーダ回路は、周波数の異なる複数のクロックの中からクロックを選択して、選択したクロックを前記第２のクロックとして前記色用エンコーダに供給し、又は前記色用エンコーダへの前記第２のクロックの供給を停止するクロック選択手段を備えることにより、色用エンコーダの消費電力を抑制することができる。
【００１２】
また、本発明のビデオエンコーダ回路は、前記第１のクロックに同期して、前記輝度用エンコーダから出力された輝度信号をディジタル信号からアナログ信号に変換する第１のディジタル／アナログ変換器と、前記第２のクロックに同期して、前記色用エンコーダから出力された色信号をディジタル信号からアナログ信号に変換する第２のディジタル／アナログ変換器と、を更に備えてもよい。このとき、前記クロック選択手段は、更に、前記選択したクロックを前記第２のクロックとして前記第２のディジタル／アナログ変換器に供給し、又は前記第２のディジタル／アナログ変換器への前記第２のクロックの供給を停止すればよい。これにより、上記ビデオエンコーダ回路は、第２のディジタル／アナログ変換器の消費電力も抑制することができる。
【００１３】
さらに、前記クロック選択手段は、前記輝度信号及び前記色信号により表される出力画像に応じて、所定の周波数のクロックを選択し、又はクロックの供給を停止してもよい。
【００１４】
また、前記クロック選択手段は、データ有効期間に、出力画像に応じた所定周波数のクロックを出力し、ブランキング期間に、前記所定周波数より低い周波数のクロックを出力してもよい。
【発明の効果】
【００１５】
本発明は、周波数の異なる複数のクロックの中からクロックを選択して、選択したクロックを前記第２のクロックとして前記色用エンコーダに供給し、又は前記色用エンコーダへの前記第２のクロックの供給を停止するクロック選択手段を備えることにより、色用エンコーダの消費電力を抑制することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００１７】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るビデオエンコーダ回路の構成を示すブロック図である。ビデオエンコーダ回路は、輝度信号をエンコードする輝度処理エンコーダ１と、輝度用ディジタル／アナログ変換器（輝度用ＤＡＣ）２と、色信号をエンコードする色処理用エンコーダ３と、色用ディジタル／アナログ変換器（色用ＤＡＣ）４と、制御信号を生成する制御信号生成回路５と、制御信号に基づいてクロックを選択するセレクタ６と、を備えている。
【００１８】
輝度処理エンコーダ１は、クロック１（例えば７４．２５ＭＨｚ）、水平同期信号Ｈ及び垂直同期振動Ｖに同期して、輝度信号Ｙを所定の形式にエンコードして、輝度信号Ｙ’を出力する。輝度用ＤＡＣ２は、クロック１に同期して、輝度処理エンコーダ１から出力された輝度信号Ｙ’をディジタル信号からアナログ信号に変換する。
【００１９】
色処理エンコーダ３は、セレクタ６から供給されるクロック、水平同期信号Ｈ及び垂直同期振動Ｖに同期して、色信号Ｃｂ／Ｃｒを所定の形式にエンコードして、色信号Ｃｂ’／Ｃｒ’を出力する。色用ＤＡＣ４は、セレクタ６から供給されるクロックに同期して、色処理エンコーダ３から出力された色信号色信号Ｃｂ’／Ｃｒ’をディジタル信号からアナログ信号に変換する。
【００２０】
制御信号生成回路５は、輝度信号及び色信号がＨＤＴＶ出力画像の場合は、ＨＤＴＶ出力画像用の制御信号（モード４制御信号）を生成する。しかし、輝度信号及び色信号がＨＤＴＶ出力画像と異なる形式の出力画像の場合、制御信号生成回路５は、その出力画像の形式を表すフラグに基づいて制御信号（モード１〜３制御信号）を生成する。
【００２１】
本実施形態では、出力画像としては、ＨＤＴＶ出力画像の他に、電子ズーム画像、圧縮画像、モノクロ画像がある。なお、電子ズーム画像は、ＨＤＴＶ出力画像の一部をズームした画像である。また、圧縮画像は、ＨＤＴＶ出力画像を圧縮した画像である。
【００２２】
セレクタ６には、クロック１、クロック２（例えば、３７．１２５ＭＨｚ）が供給されている。なお、クロック２は、クロック１の１／２分周である。そして、セレクタ６は、制御信号生成回路５で生成された制御信号に基づいて、クロック１、クロック２、クロック停止のいずれかを選択する。セレクタ６は、クロック１又はクロック２を選択したときは、そのクロックを色処理エンコーダ３及び色用ＤＡＣ４に供給する。セレクタ６は、クロック停止を選択したときは、色処理エンコーダ３及び色用ＤＡＣ４にクロックの供給を停止する。
【００２３】
以上のように構成されたビデオエンコーダ回路は、次のように動作する。
【００２４】
図２は、出力画像、制御信号、選択クロックの関係を示す図である。
【００２５】
制御信号生成回路５は、フラグがないときは、モード４制御信号を生成する。セレクタ６は、制御信号生成回路５からモード４制御信号が供給されると、クロック１を選択して、クロック１を色処理エンコーダ３及び色用ＤＡＣ４に供給する。これにより、輝度信号及び色信号は、ＨＤＴＶ出力画像用の高周波のクロック１でエンコードされる。
【００２６】
また、制御信号生成回路５は、電子ズーム画像出力フラグがあるときは、モード１制御信号を生成する。セレクタ６は、制御信号生成回路５からモード１制御信号が供給されると、クロック２を選択して、クロック２を色処理エンコーダ３及び色用ＤＡＣ４に供給する。これにより、輝度信号はクロック１でエンコードされ、色信号はクロック１の１／２分周のクロック２でエンコードされる。なお、圧縮画像出力フラグの場合も上記と同様である。
【００２７】
図３は、輝度信号をクロック１でエンコードし、色信号をクロック２でエンコードしたときの各信号のタイミングチャートを示す図である。同図に示すように、エンコード前の輝度信号Ｙ及び色信号Ｃｂ／Ｃｒはクロック１に同期しているが、エンコード後の輝度信号はクロック１に同期し、色信号Ｃｂ／Ｃｒはクロック２に同期している。すなわち、輝度処理エンコーダ１及び輝度用ＤＡＣ２は、クロック１に同期して動作するが、色処理エンコーダ３及び色用ＤＡＣ４は、クロック２に同期して動作する。図３の場合、ＨＤＴＶ出力画像の場合と比べると、３３％の消費電力が削減される。
【００２８】
したがって、上記ビデオエンコーダ回路は、通常モードの画像より色解像度の低い画像をエンコードするときは、色処理エンコーダ３及び色用ＤＡＣ４に供給するクロックの周波数を下げることによって、消費電力を低減することができる。
【００２９】
また、制御信号生成回路５は、モノクロ画像出力フラグがあるときは、モード３制御信号を生成する。セレクタ６は、制御信号生成回路５からモード３制御信号が供給されると、色処理エンコーダ３及び色用ＤＡＣ４に対するクロックの供給を停止する。これにより、輝度信号はクロック１でエンコードされ、色信号はモノクロ画像では必要でないので出力されない。
【００３０】
したがって、上記ビデオエンコーダ回路は、カラー画像ではなくモノクロ画像をエンコードするときは、色処理エンコーダ３及び色用ＤＡＣ４へのクロックの供給を停止することによって、色処理エンコーダ３及び色用ＤＡＣ４の動作を停止できるので、大幅に消費電力を低減することができる。
【００３１】
［第２の実施形態］
つぎに、本発明の第２の実施形態について説明する。なお、第１の実施形態と同一の回路には同一の符号を付し、その詳細な説明は省略する。
【００３２】
図４は、本発明の第２の実施形態に係るビデオエンコーダ回路の構成を示すブロック図である。ビデオエンコーダ回路は、輝度信号をエンコードする輝度処理エンコーダ１と、輝度用ディジタル／アナログ変換器（輝度用ＤＡＣ）２と、色信号をエンコードする色処理用エンコーダ３と、色用ディジタル／アナログ変換器（色用ＤＡＣ）４と、制御信号を生成する制御信号生成回路７と、制御信号に基づいてクロックを選択するセレクタ８と、を備えている。
【００３３】
輝度処理エンコーダ１は、セレクタ８から供給されるクロック、水平同期信号Ｈ及び垂直同期振動Ｖに同期して、輝度信号Ｙを所定の形式にエンコードする。輝度用ＤＡＣ２は、セレクタ８から供給されるクロックに同期して、輝度処理エンコーダ１から出力された輝度信号Ｙ’をディジタル信号からアナログ信号に変換する。
【００３４】
色処理エンコーダ３は、セレクタ８から供給されるクロック、水平同期信号Ｈ及び垂直同期振動Ｖに同期して、色信号Ｃｂ／Ｃｒを所定の形式にエンコードする。色用ＤＡＣ４は、セレクタ８から供給されるクロックに同期して、色処理エンコーダ３から出力された色信号色信号Ｃｂ’／Ｃｒ’をディジタル信号からアナログ信号に変換する。
【００３５】
制御信号生成回路７は、垂直同期信号、水平同期信号、図示しないレジスタで設定された水平ブランキング期間の値に基づいて、データ（輝度信号及び色信号）が有効期間であるか否かを判定する。制御信号生成回路７は、データが有効期間であるときはクロック１選択制御信号を生成し、データが有効期間でないときはクロック２選択制御信号を生成する。ここで、有効期間とは、水平及び垂直ブランキング期間を除く期間をいう。
【００３６】
セレクタ８は、制御信号生成回路７からクロック１選択制御信号が供給されるときは、クロック１を輝度処理エンコーダ１、輝度用ＤＡＣ２、色処理エンコーダ３、色用ＤＡＣ４にそれぞれ供給する。セレクタ８は、制御信号生成回路７からクロック２選択制御信号が供給されるときは、クロック２を輝度処理エンコーダ１、輝度用ＤＡＣ２、色処理エンコーダ３、色用ＤＡＣ４にそれぞれ供給する。
【００３７】
以上のように構成されたビデオエンコーダ回路は、次のように動作する。
【００３８】
図５（Ａ）は垂直ブランキング期間及びデータ有効期間におけるデータ及びクロックを示すタイミングチャート、（Ｂ）は水平ブランキング期間及びデータ有効期間におけるデータ及びクロックを示すタイミングチャートである。
【００３９】
制御信号生成回路７は、垂直同期信号、水平同期信号、図示しないレジスタで設定された水平ブランキング期間の値に基づいて、垂直ブランキング期間か、水平ブランキング期間か、データ有効期間であるかを判定する。制御信号生成回路７は、垂直ブランキング期間になると、クロック２選択制御信号を生成する。制御信号生成回路７は、垂直ブランキング期間が経過すると、クロック１選択制御信号を生成する。また、制御信号生成回路７は、水平ブランキング期間になると、クロック２選択制御信号を生成する。
【００４０】
よって、セレクタ８は、垂直ブランキング期間及び水平ブランキング期間に、クロック２を輝度処理エンコーダ１、輝度用ＤＡＣ２、色処理エンコーダ３、色用ＤＡＣ４に供給し、データ有効期間に、クロック１を輝度処理エンコーダ１、輝度用ＤＡＣ２、色処理エンコーダ３、色用ＤＡＣ４に供給する。垂直ブランキング期間及び水平ブランキング期間では、輝度処理エンコーダ１、輝度用ＤＡＣ２、色処理エンコーダ３、色用ＤＡＣ４は、クロック１より低い周波数のクロック２によって駆動されるので、データ有効期間よりも消費電力を抑制する。
【００４１】
以上のように、第２の実施形態に係るビデオエンコーダ回路は、ブランキング期間になるとデータ有効期間よりも低い周波数のクロックを、輝度処理エンコーダ１、輝度用ＤＡＣ２、色処理エンコーダ３、色用ＤＡＣ４に供給することによって、ブランキング期間の消費電力を抑制することができる。
【００４２】
なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。
【００４３】
例えば、上述した実施形態において、クロック１、クロック２の周波数は上述した値に限定されるものではなく、３つ以上の異なる周波数のクロックから１つの周波数を選択してもよいのは勿論である。また、第１の実施形態では、セレクタ６がクロックを停止する代わりに、図示しないクロック発生器への電源供給を停止してもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係るビデオエンコーダ回路の構成を示すブロック図である。
【図２】出力画像、制御信号、選択クロックの関係を示す図である。
【図３】輝度信号をクロック１でエンコードし、色信号をクロック２でエンコードしたときの各信号のタイミングチャートを示す図である。
【図４】本発明の第２の実施形態に係るビデオエンコーダ回路の構成を示すブロック図である。
【図５】（Ａ）は垂直ブランキング期間及びデータ有効期間におけるデータ及びクロックを示すタイミングチャート、（Ｂ）は水平ブランキング期間及びデータ有効期間におけるデータ及びクロックを示すタイミングチャートである。
【符号の説明】
【００４５】
１  輝度処理エンコーダ
２  輝度用ＤＡＣ
３  色処理エンコーダ
４  色用ＤＡＣ
５，７  制御信号生成回路
６，８  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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