(57)【要約】【課題】ＬＳＩなどの製造プロセスで形成される配線がアンテナとなることにより内部のＭＯＳトランジスタに発生するダメージを回避するＬＳＩ設計システムを提供する。【解決手段】レイアウト読み込み処理Ａ１において、配線後のレイアウトデータを読み込み、サイジング候補テーブル作成処理Ａ２により、予め各種ライブラリから機能セル毎にゲート面積昇順になるようにアップ・サイジング候補テーブルを作成する。そして、アンテナエラー・ネット検出処理Ａ３により、各配線層についてアンテナエラーとなっているネットを検出する。ゲートピン・セル認識処理Ａ４により、当該ネットに接続されるゲートピンと、そのインスタンスと、セルの種類とを認識し、セルサイジング処理Ａ５により、アップ・サイジング候補テーブルからゲート面積を参照しながらエラーとならなくなるセルにアップ・サイジングする。【選択図】図１
2007293822.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳトランジスタで構成されるＬＳＩの内部の回路構成に対応した回路情報を入力して、前記回路構成に対応したレイアウト設計を行うＬＳＩ設計システムであって、
プラズマ・エッチングにより発生する電荷を吸収するアンテナ効果によって前記ＭＩＳトランジスタのゲート絶縁膜にアンテナダメージを発生させることが予想される配線セグメントを検出し、検出された前記配線セグメントに接続される前記ＭＩＳトランジスタのゲート電極の面積を、所定のシミュレーション結果又は所定の実験結果に基づいて、前記アンテナダメージを回避可能な値に修正するゲートサイズ修正手段が設けられていることを特徴とするＬＳＩ設計システム。
【請求項２】
前記ゲートサイズ修正手段は、
前記回路構成に対応したセルの種類毎に、前記ゲート電極の面積の前記修正に用いられる修正用候補値を昇順に記録してサイジング候補セル・テーブルを作成するサイジング候補テーブル作成手段と、
前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを検出するアンテナエラー・ネット検出手段と、
前記ネットに接続されたゲートピン及び該ゲートピンに対応したセルの種類を認識するゲートピン・セル認識手段と、
認識された前記セルの種類毎に、前記サイジング候補セル・テーブルに記録されている前記修正用候補値を昇順に用いて前記アンテナダメージを回避可能か否かを所定の判定基準に基づいて判定し、該アンテナダメージを回避可能な最小値を用いて前記ゲート電極の面積を修正するセルサイジング手段とから構成されていることを特徴とする請求項１記載のＬＳＩ設計システム。
【請求項３】
当該ＬＳＩは、
複数の配線層を有する構成とされ、
前記アンテナエラー・ネット検出手段は、
前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを前記各配線層毎に検出する構成とされ、
前記セルサイジング手段は、
前記各配線層毎に、当該配線層に含まれる前記ゲート電極の面積の総和に対するメタルの面積の総和の割合が予め設定された基準値以下であるか否かを判定し、該基準値以下のとき、前記アンテナダメージを回避可能と判定する構成とされていることを特徴とする請求項２記載のＬＳＩ設計システム。
【請求項４】
ＭＩＳトランジスタで構成されるＬＳＩの内部の回路構成に対応した回路情報を入力して、前記回路構成に対応したレイアウト設計を行うＬＳＩ設計システムであって、
プラズマ・エッチングにより発生する電荷を吸収するアンテナ効果によって前記ＭＩＳトランジスタのゲート絶縁膜にアンテナダメージを発生させることが予想される配線セグメントを検出し、検出された前記配線セグメントに接続される前記ＭＩＳトランジスタのゲート電極に、当該配線セグメントを介して、所定のゲート面積を付加すると共に前記配線セグメントに吸収された電荷を拡散させるアンテナエラー回避セルを、所定のシミュレーション結果又は所定の実験結果に基づいて、前記アンテナダメージを回避可能な数だけ接続するアンテナエラー回避手段が設けられていることを特徴とするＬＳＩ設計システム。
【請求項５】
前記アンテナエラー回避手段は、
前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを検出するアンテナエラー・ネット検出手段と、
検出された前記配線セグメントに前記アンテナエラー回避セルを接続するアンテナエラー回避セル接続手段とから構成されていることを特徴とする請求項４記載のＬＳＩ設計システム。
【請求項６】
当該ＬＳＩは、複数の配線層を有する構成とされ、
前記アンテナエラー・ネット検出手段は、
前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを前記各配線層毎に検出する構成とされ、
前記アンテナエラー回避セル接続手段は、
前記各配線層毎に検出された各配線セグメントに前記アンテナエラー回避セルをそれぞれ接続する構成とされていることを特徴とする請求項５記載のＬＳＩ設計システム。
【請求項７】
前記アンテナエラー回避セルは、
入力側に、前記ゲート面積を有するゲート回路、前記配線セグメントに吸収された電荷を拡散させる第１のダイオードのアノード及び第２のダイオードのカソードが接続されて構成されていることを特徴とする請求項４、５又は６記載のＬＳＩ設計システム。
【請求項８】
ＭＩＳトランジスタで構成されるＬＳＩの内部の回路構成に対応した回路情報を入力して、前記回路構成に対応したレイアウト設計を行うＬＳＩ設計システムに用いられ、前記ＭＩＳトランジスタのゲート絶縁膜に発生するアンテナダメージを回避するアンテナダメージ回避方法であって、
プラズマ・エッチングにより発生する電荷を吸収するアンテナ効果によって前記ＭＩＳトランジスタのゲート絶縁膜にアンテナダメージを発生させることが予想される配線セグメントを検出し、検出された前記配線セグメントに接続される前記ＭＩＳトランジスタのゲート電極の面積を、所定のシミュレーション結果、又は所定の実験結果に基づいて、前記アンテナダメージを回避可能な値に修正することを特徴とするアンテナダメージ回避方法。
【請求項９】
前記回路構成に対応したセルの種類毎に、前記ゲート電極の面積の前記修正に用いられる修正用候補値を昇順に記録してサイジング候補セル・テーブルを作成するサイジング候補テーブル作成処理と、
前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを検出するアンテナエラー・ネット検出処理と、
前記ネットに接続されたゲートピン及び該ゲートピンに対応したセルの種類を認識するゲートピン・セル認識処理と、
認識された前記セルの種類毎に、前記サイジング候補セル・テーブルに記録されている前記修正用候補値を昇順に用いて前記アンテナダメージを回避可能か否かを所定の判定基準に基づいて判定し、該アンテナダメージを回避可能な最小値を用いて前記ゲート電極の面積を修正するセルサイジング処理とを行うことを特徴とする請求項８記載のアンテナダメージ回避方法。
【請求項１０】
当該ＬＳＩは、複数の配線層を有する構成とされ、
前記アンテナエラー・ネット検出処理では、
前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを前記各配線層毎に検出し、
前記セルサイジング処理では、
前記各配線層毎に、当該配線層に含まれる前記ゲート電極の面積の総和に対するメタルの面積の総和の割合が予め設定された基準値以下であるか否かを判定し、該基準値以下のとき、前記アンテナダメージを回避可能と判定することを特徴とする請求項９記載のアンテナダメージ回避方法。
【請求項１１】
ＭＩＳトランジスタで構成されるＬＳＩの内部の回路構成に対応した回路情報を入力して、前記回路構成に対応したレイアウト設計を行うＬＳＩ設計システムに用いられ、前記ＭＩＳトランジスタのゲート絶縁膜に発生するアンテナダメージを回避するアンテナダメージ回避方法であって、
プラズマ・エッチングにより発生する電荷を吸収するアンテナ効果によって前記ＭＩＳトランジスタのゲート絶縁膜にアンテナダメージを発生させることが予想される配線セグメントを検出し、検出された前記配線セグメントに接続される前記ＭＩＳトランジスタのゲート電極に、当該配線セグメントを介して、所定のゲート面積を付加すると共に前記配線セグメントに吸収された電荷を拡散させるアンテナエラー回避セルを、所定のシミュレーション結果又は所定の実験結果に基づいて、前記アンテナダメージを回避可能な数だけ接続することを特徴とするアンテナダメージ回避方法。
【請求項１２】
前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを検出するアンテナエラー・ネット検出処理と、
検出された前記配線セグメントに前記アンテナエラー回避セルを接続するアンテナエラー回避セル接続処理とを行うことを特徴とする請求項１１記載のアンテナダメージ回避方法。
【請求項１３】
当該ＬＳＩは、複数の配線層を有する構成とされ、
前記アンテナエラー・ネット検出処理では、
前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを前記各配線層毎に検出し、
前記アンテナエラー回避セル接続処理では、
前記各配線層毎に検出された各配線セグメントに前記アンテナエラー回避セルをそれぞれ接続することを特徴とする請求項１２記載のアンテナダメージ回避方法。
【請求項１４】
コンピュータに請求項１乃至７のいずれか一に記載のＬＳＩ設計システムの機能を実現させるためのアンテナダメージ回避制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＬＳＩ設計システム、該システムに用いられるアンテナダメージ回避方法及び回避制御プログラムに係り、特に、ＬＳＩ（大規模集積回路）などの半導体集積回路の製造プロセスで形成される配線がアンテナとなることにより内部のＭＩＳ（Metal Insulator Semiconductor 、絶縁ゲート電界効果）トランジスタのゲート絶縁膜（たとえば、ＭＯＳトランジスタのゲート酸化膜）に発生するダメージ（損傷）を回避する場合に用いて好適なＬＳＩ設計システム、該システムに用いられるアンテナダメージ回避方法及び回避制御プログラムに関する。
【背景技術】
【０００２】
ＬＳＩなどの半導体集積回路の製造プロセスにおける配線メタル層処理において、プラズマ・エッチング工程時に、配線セグメントがアンテナとなって静電荷を吸収し、同静電荷が一定の値を超えるとき、同配線セグメントに繋がったＭＯＳトランジスタのゲート電極を通じて放電し、ゲート酸化膜にダメージ（損傷）を与える現象が発生することがある。たとえば、図１４に示すような配線構造の場合、配線層第１層（ＬａｙｅｒＭ１）の形成工程では、配線セグメント（Ｓｅｇ）１，１は、ビア（ＶＩＡ）を介してゲートピン（Ｇａｔｅ）に接続されているため、ゲートダメージを与え得るメタル（以下、「アンテナ対象」という）となり、Ｓｅｇ１，２は、ゲートピンに接続されないため、アンテナ非対象となる。
【０００３】
以下、同様に、ＬａｙｅｒＭ２の形成工程では、Ｓｅｇ２，１がアンテナ対象、及びＳｅｇ２，２がアンテナ非対象となり、ＬａｙｅｒＭ３の形成工程では、Ｓｅｇ３，１及びＳｅｇ３，２が共にアンテナ対象候補となる。ＬＳＩ設計システムでは、図１４中のアンテナエラー判定計算式で定式化して、各配線層（Ｌａｙｅｒ）について配線ネット毎に右辺値が左辺値を超えていないことが検証され、アンテナエラーの発生する配線セグメントが認識されてエラー修正される。左辺の基準値については、注目している配線セグメントにＤｉｆｆ（Ｄｉｆｆｕｓｉｏｎ、拡散）ピンの接続がある場合には、緩和基準値となる。上記図１４では、Ｓｅｇ３，１及びＳｅｇ３，２はドライバーセル（Ｄｒｉｖｅｒ  Ｃｅｌｌ）の出力ピン（Ｄｉｆｆｕｓｉｏｎ）に接続があるので、上記緩和基準値に基づいて検証される。従来では、このアンテナエラーをレイアウト時に修正する手法として、配線トポロジー（配線層割当て構造）変更によるアンテナダメージ回避方法（１）、又はダイオードを接続するアンテナダメージ回避方法（２）がある。
【０００４】
図１５は、配線トポロジー変更によるアンテナダメージ回避方法（１）を説明する図である。
この方法（１）では、同図１５（ａ）に示すように、先ず、アンテナエラー（ａｎｔｅｎｎａ  ｅｒｒｏｒ）となっている配線セグメントを見つけ出す（修正前；配線Ｓｅｇ２，１）。エラー配線であるＳｅｇ２，１の両端で上層に配線を持ち上げて下層に落とすようなパタンとすることで、同図１５（ｂ）に示すように、修正後、配線Ｓｅｇ２，２、Ｓｅｇ３，１、Ｓｅｇ２，１、Ｓｅｇ３，２及びＳｅｇ２，３となる。この場合、エラーであった長い配線Ｓｅｇ２，１は、その形成時にはＳｅｇ３，１及びＳｅｇ３，２が未形成であるため、ゲートピン接続から分離され、アンテナエラーが修正される。このため、プラズマ・エッチング時、ＭＯＳトランジスタのゲート酸化膜にアンテナダメージが発生しない。
【０００５】
図１６は、ダイオードを接続するアンテナダメージ回避方法（２）を説明する図である。
この方法（２）では、同図１６（ａ）に示すように、方法（１）と同様にアンテナエラーとなっている配線セグメントを見つけ出す（修正前；配線Ｓｅｇ２，１）。そして、Ｓｅｇ２，１からの接続を見ると、出力ピン（Ｄｉｆｆｕｓｉｏｎ）に繋がりがないので、図１４中のアンテナエラー判定計算式の左辺が緩和されない基準値となっている。修正後の同図１６（ｂ）に示すように、Ｓｅｇ１，１にダイオードセルの拡散ピンを接続することにより、判定計算式の左辺が緩和基準値となり、修正に至る。
【０００６】
上記のアンテナダメージ回避方法の他、従来、この種の技術としては、特許文献１に記載されたものがある。
特許文献１に記載された半導体集積回路配線経路修正方法では、アンテナ効果によるダメージの見積もり量が最大許容量を超えるゲートの１つが選択され、それに接続される配線が通過する小領域と同小領域内で同配線を新たに通過させる配線層が選択され、同小領域内の配線が引き剥がされ、その部分が上記選択された配線層を通過するように修正される。この修正によってもダメージの見積もり量が最大許容量よりも小さくならなければ、配線経路が配線修正前の状態に戻され、これらの処理が全ゲートのダメージの見積もり量が最大許容量よりも小さくなるまで繰り返される。
【０００７】
特許文献２に記載された自動配置配線装置では、第２層メタル配線における配線部分は２つの配線部分に分割され、これらの分割された配線部分の間には第３層メタル配線に係る新たな配線部分が接続される。
【特許文献１】特開２０００−１１４３８３号公報（要約書、図１）
【特許文献２】特開２００１−１０２４５８号公報（第５頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来のＬＳＩ設計システムに用いられるアンテナダメージ回避方法では、次のような問題点があった。
すなわち、方法（１）では、図１５に示すように、修正前の配線セグメントＳｅｇ２，１がアンテナエラーであり、配線層（Ｌａｙｅｒ）Ｍ２が最上層配線であると仮定すると、修正後のように、さらに上層の配線層Ｍ３を使って修正回避することができない。このため、信号配線で使用できる最上層で長く配線したい場合には、この方法（１）は使用不可能になるという問題点がある。
【０００９】
また、方法（２）では、図１７（ａ）に示すように、修正前の配線セグメントＳｅｇ２，１がアンテナエラーであり、配線層Ｍ１のＳｅｇ１，２に拡散ピンが接続され、最上層配線に対して、ドライバーセルの拡散ピンが必ず接続されている状態となるので、図１４中のアンテナエラー判定計算式の左辺は既に基準緩和値であり、修正後の図１７（ｂ）に示すように、ダイオードセルの拡散ピンをさらに接続しても、修正回避することができないという問題がある。以上のように、従来の方法では、低抵抗で遅延設計的に有利な最上層配線の線長を任意に長く設計することができないといった問題点がある。
【００１０】
また、特許文献１に記載された配線経路修正方法では、配線経路が変更されるのみであり、この発明とは方法が異なる。また、特許文献２に記載された自動配置配線装置では、アンテナ・ダメージ修正方法が、配線変更のみであり、この発明とは方法が異なる。
【００１１】
この発明は、上述の事情に鑑みてなされたもので、遅延設計的に有利な最上層配線を波形鈍りや出力容量制限付近の理論値に近い線長まで使用できるようにすること、及び従来のダイオード接続による手法を改良することにより、最上層で長く配線する場合でも、アンテナダメージが容易に回避されるＬＳＩ設計システム、該システムに用いられるアンテナダメージ回避方法及び回避制御プログラムを提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、請求項１記載の発明は、ＭＩＳトランジスタで構成されるＬＳＩの内部の回路構成に対応した回路情報を入力して、前記回路構成に対応したレイアウト設計を行うＬＳＩ設計システムに係り、プラズマ・エッチングにより発生する電荷を吸収するアンテナ効果によって前記ＭＩＳトランジスタのゲート絶縁膜にアンテナダメージを発生させることが予想される配線セグメントを検出し、検出された前記配線セグメントに接続される前記ＭＩＳトランジスタのゲート電極の面積を、所定のシミュレーション結果又は所定の実験結果に基づいて、前記アンテナダメージを回避可能な値に修正するゲートサイズ修正手段が設けられていることを特徴としている。
【００１３】
請求項２記載の発明は、請求項１記載のＬＳＩ設計システムに係り、前記ゲートサイズ修正手段は、前記回路構成に対応したセルの種類毎に、前記ゲート電極の面積の前記修正に用いられる修正用候補値を昇順に記録してサイジング候補セル・テーブルを作成するサイジング候補テーブル作成手段と、前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを検出するアンテナエラー・ネット検出手段と、前記ネットに接続されたゲートピン及び該ゲートピンに対応したセルの種類を認識するゲートピン・セル認識手段と、認識された前記セルの種類毎に、前記サイジング候補セル・テーブルに記録されている前記修正用候補値を昇順に用いて前記アンテナダメージを回避可能か否かを所定の判定基準に基づいて判定し、該アンテナダメージを回避可能な最小値を用いて前記ゲート電極の面積を修正するセルサイジング手段とから構成されていることを特徴としている。
【００１４】
請求項３記載の発明は、請求項２記載のＬＳＩ設計システムに係り、当該ＬＳＩは、複数の配線層を有する構成とされ、前記アンテナエラー・ネット検出手段は、前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを前記各配線層毎に検出する構成とされ、前記セルサイジング手段は、前記各配線層毎に、当該配線層に含まれる前記ゲート電極の面積の総和に対するメタルの面積の総和の割合が予め設定された基準値以下であるか否かを判定し、該基準値以下のとき、前記アンテナダメージを回避可能と判定する構成とされていることを特徴としている。
【００１５】
請求項４記載の発明は、ＭＩＳトランジスタで構成されるＬＳＩの内部の回路構成に対応した回路情報を入力して、前記回路構成に対応したレイアウト設計を行うＬＳＩ設計システムに係り、プラズマ・エッチングにより発生する電荷を吸収するアンテナ効果によって前記ＭＩＳトランジスタのゲート絶縁膜にアンテナダメージを発生させることが予想される配線セグメントを検出し、検出された前記配線セグメントに接続される前記ＭＩＳトランジスタのゲート電極に、当該配線セグメントを介して、所定のゲート面積を付加すると共に前記配線セグメントに吸収された電荷を拡散させるアンテナエラー回避セルを、所定のシミュレーション結果又は所定の実験結果に基づいて、前記アンテナダメージを回避可能な数だけ接続するアンテナエラー回避手段が設けられている
ことを特徴としている。
【００１６】
請求項５記載の発明は、請求項４記載のＬＳＩ設計システムに係り、前記アンテナエラー回避手段は、前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを検出するアンテナエラー・ネット検出手段と、検出された前記配線セグメントに前記アンテナエラー回避セルを接続するアンテナエラー回避セル接続手段とから構成されていることを特徴としている。
【００１７】
請求項６記載の発明は、請求項５記載のＬＳＩ設計システムに係り、当該ＬＳＩは、複数の配線層を有する構成とされ、前記アンテナエラー・ネット検出手段は、前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを前記各配線層毎に検出する構成とされ、前記アンテナエラー回避セル接続手段は、前記各配線層毎に検出された各配線セグメントに前記アンテナエラー回避セルをそれぞれ接続する構成とされていることを特徴としている。
【００１８】
請求項７記載の発明は、請求項４、５又は６記載のＬＳＩ設計システムに係り、前記アンテナエラー回避セルは、入力側に、前記ゲート面積を有するゲート回路、前記配線セグメントに吸収された電荷を拡散させる第１のダイオードのアノード及び第２のダイオードのカソードが接続されて構成されていることを特徴としている。
【００１９】
請求項８記載の発明は、ＭＩＳトランジスタで構成されるＬＳＩの内部の回路構成に対応した回路情報を入力して、前記回路構成に対応したレイアウト設計を行うＬＳＩ設計システムに用いられ、前記ＭＩＳトランジスタのゲート絶縁膜に発生するアンテナダメージを回避するアンテナダメージ回避方法に係り、プラズマ・エッチングにより発生する電荷を吸収するアンテナ効果によって前記ＭＩＳトランジスタのゲート絶縁膜にアンテナダメージを発生させることが予想される配線セグメントを検出し、検出された前記配線セグメントに接続される前記ＭＩＳトランジスタのゲート電極の面積を、所定のシミュレーション結果、又は所定の実験結果に基づいて、前記アンテナダメージを回避可能な値に修正することを特徴としている。
【００２０】
請求項９記載の発明は、請求項８記載のアンテナダメージ回避方法に係り、前記回路構成に対応したセルの種類毎に、前記ゲート電極の面積の前記修正に用いられる修正用候補値を昇順に記録してサイジング候補セル・テーブルを作成するサイジング候補テーブル作成処理と、前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを検出するアンテナエラー・ネット検出処理と、前記ネットに接続されたゲートピン及び該ゲートピンに対応したセルの種類を認識するゲートピン・セル認識処理と、認識された前記セルの種類毎に、前記サイジング候補セル・テーブルに記録されている前記修正用候補値を昇順に用いて前記アンテナダメージを回避可能か否かを所定の判定基準に基づいて判定し、該アンテナダメージを回避可能な最小値を用いて前記ゲート電極の面積を修正するセルサイジング処理とを行うことを特徴としている。
【００２１】
請求項１０記載の発明は、請求項９記載のアンテナダメージ回避方法に係り、当該ＬＳＩは、複数の配線層を有する構成とされ、前記アンテナエラー・ネット検出処理では、前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを前記各配線層毎に検出し、前記セルサイジング処理では、前記各配線層毎に、当該配線層に含まれる前記ゲート電極の面積の総和に対するメタルの面積の総和の割合が予め設定された基準値以下であるか否かを判定し、該基準値以下のとき、前記アンテナダメージを回避可能と判定することを特徴としている。
【００２２】
請求項１１記載の発明は、ＭＩＳトランジスタで構成されるＬＳＩの内部の回路構成に対応した回路情報を入力して、前記回路構成に対応したレイアウト設計を行うＬＳＩ設計システムに用いられ、前記ＭＩＳトランジスタのゲート絶縁膜に発生するアンテナダメージを回避するアンテナダメージ回避方法に係り、プラズマ・エッチングにより発生する電荷を吸収するアンテナ効果によって前記ＭＩＳトランジスタのゲート絶縁膜にアンテナダメージを発生させることが予想される配線セグメントを検出し、検出された前記配線セグメントに接続される前記ＭＩＳトランジスタのゲート電極に、当該配線セグメントを介して、所定のゲート面積を付加すると共に前記配線セグメントに吸収された電荷を拡散させるアンテナエラー回避セルを、所定のシミュレーション結果又は所定の実験結果に基づいて、前記アンテナダメージを回避可能な数だけ接続することを特徴としている。
【００２３】
請求項１２記載の発明は、請求項１１記載のアンテナダメージ回避方法に係り、前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを検出するアンテナエラー・ネット検出処理と、検出された前記配線セグメントに前記アンテナエラー回避セルを接続するアンテナエラー回避セル接続処理とを行うことを特徴としている。
【００２４】
請求項１３記載の発明は、請求項１２記載のアンテナダメージ回避方法に係り、当該ＬＳＩは、複数の配線層を有する構成とされ、前記アンテナエラー・ネット検出処理では、前記アンテナダメージが発生することが予想される配線セグメントが存在するネットを前記各配線層毎に検出し、前記アンテナエラー回避セル接続処理では、前記各配線層毎に検出された各配線セグメントに前記アンテナエラー回避セルをそれぞれ接続することを特徴としている。
【００２５】
請求項１４記載の発明は、アンテナダメージ回避制御プログラムに係り、コンピュータに請求項１乃至７のいずれか一に記載のＬＳＩ設計システムの機能を実現させることを特徴としている。
【発明の効果】
【００２６】
この発明の構成によれば、ゲートサイズ修正手段により、プラズマ・エッチングにおいて発生する電荷を吸収するアンテナ効果によってＭＩＳトランジスタのゲート絶縁膜（たとえば、ＭＯＳトランジスタのゲート酸化膜）にアンテナダメージを発生させることが予想される配線セグメントが検出され、検出された配線セグメントに接続されるＭＩＳトランジスタのゲート電極の面積が、同ＭＩＳトランジスタのゲート絶縁膜に発生するアンテナダメージを回避可能な値に修正（ゲートサイジング）されるので、低抵抗で遅延設計的に有利な最上層配線の線長を縮めることなく、アンテナダメージを回避できる。また、上記ゲートサイジングが行われるので、アンテナダメージの回避目的のみのダイオードセル設計を不要にできる。
【００２７】
また、アンテナエラー回避手段により、検出された配線セグメントに接続されるＭＩＳトランジスタのゲート電極に、当該配線セグメントを介してアンテナエラー回避セルが上記アンテナダメージを回避可能な数だけ接続されるので、ゲート面積総和を大きくできると共に、最上層配線の線長を縮めることなくアンテナダメージを回避でき、遅延設計及びレイアウト自由度をさらに高めることができる。また、上記アンテナエラー回避セルにより、当該配線セグメントに吸収された電荷が拡散されるので、最上層以下の中間層の配線セグメントにＤｉｆｆｕｓｉｏｎ（拡散）接続がない場合でも、アンテナエラーの修正結果を改善できる。
【発明を実施するための最良の形態】
【００２８】
アンテナエラーとなった配線セグメントに接続されるゲートピン（レシーバセル入力ピン）を大きくする、すなわち、ＭＯＳトランジスタのゲート面積を大きくするようなセルへの置換を行い、図１３中のアンテナエラー判定計算式の右辺の分母を大きくして左辺の基準値より小さくすることで、同ＭＯＳトランジスタのゲート酸化膜に掛かる電圧が低下することによりアンテナダメージが回避されるＬＳＩ設計システム、同システムに用いられるアンテナダメージ回避方法及び回避制御プログラムを提供する。
【００２９】
たとえば図１に示すように、レイアウト（Ｌａｙｏｕｔ）読み込み処理において、配線後のレイアウトデータを読み込み（ステップＡ１）、サイジング候補テーブル作成処理により、予め各種ライブラリ（レイアウトライブラリ、論理ライブラリなど）から機能セル毎にゲート面積昇順になるようにアップ・サイジング候補テーブルを作成する（ステップＡ２）。これらの各種ライブラリは、所定のシミュレーション結果、又は所定の実験結果に基づいて、予め作成されている。そして、アンテナエラー・ネット検出処理により、各配線層についてアンテナエラーとなっているネットを検出する（ステップＡ３）。
【００３０】
ここで、図２（ａ）（修正前）に示すように、従来の方法（１）（配線層Ｍ２を最上層と仮定）でも方法（２）でも修正不能なアンテナエラー箇所があるとする。ゲートピン・セル認識処理により、当該ネットに接続されるゲートピンと、そのインスタンス（たとえば、バッファや論理演算スタンダード・セルのＬＳＩ全体の回路内の個々の実体）と、セルの種類とを認識し（ステップＡ４）、セルサイジング処理により、図２（ｂ）（修正後）に示すように、アップ・サイジング候補テーブルからゲート面積を参照しながら図１３中のアンテナエラー判定計算式による判定結果がエラーとならなくなるセルにアップ・サイジングする（ステップＡ５）。
【００３１】
また、多ファンアウトしている場合では、ファンアウト先それぞれのセルに対して、上記と同様の方法で順次アップ・サイジングしていき、アンテナエラーとならなくなるまで繰り返す。このような処理をアンテナエラーとなっているネットそれぞれに繰り返し、最後に、配置リーガライズ及びＥＣＯ配線を実施する（ステップＡ６）。なお、配置リーガライズとは、配線セグメントなどの重なり配置やフリップ配置エラーを除去する処理であり、ＥＣＯ配線とは、既存配線をなるべく保持して配線セグメントが部分的に切れた所を配線する処理である。
【実施例１】
【００３２】
図３は、この発明の第１の実施例であるＬＳＩ設計システムの要部の構成を示すブロック図である。なお、この図では、各ブロックがフローチャートの処理記号で表示されている。
この例のＬＳＩ設計システムは、同図に示すように、データ処理装置１と、記憶装置２とから構成され、ＭＯＳトランジスタで構成されるＬＳＩの内部の回路構成に対応した回路情報を入力して、同回路構成に対応したレイアウト設計を行う。記憶装置２は、情報を永続的に記憶するハードディスクなどで構成され、配線レイアウト２１と、レイアウト・ライブラリ２２と、論理・ライブラリ２３と、配線レイアウト２４とから構成されている。配線レイアウト２１は、ＬＳＩ内部の回路構成の各要素の配置及び配線後の遅延設計が収束したＤＲＣ（Design Rule Checking）エラーのないレイアウト情報を格納する。このＤＲＣは、製造プロセス上の配線ルールに対応するチェックである。レイアウト・ライブラリ２２は、たとえば、製造プロセスに依存した配線ルール、各配線層毎のアンテナ基準値（すなわち、図１３中のアンテナエラー判定計算式の左辺）、ＶＩＡ（ビア）の定義、セルの図形情報（たとえば、アンテナ計算用の入力ピン・ゲート面積値、拡散ピン識別情報を含む）などを格納する。論理・ライブラリ２３は、たとえば、セルの機能（論理回路の種類に応じた機能）の定義、入力ピンの容量、遅延計算用テーブルなどを格納する。配線レイアウト２４は、データ処理装置１から出力された配線レイアウト情報を格納する。
【００３３】
データ処理装置１は、アンテナダメージ回避制御プログラムの制御により動作するコンピュータで構成され、レイアウト（Ｌａｙｏｕｔ）読み込み手段１１と、サイジング候補テーブル作成手段１２と、アンテナエラー・ネット検出手段１３と、エラーネット順次処理手段１４と、ゲートピン・セル認識手段１５と、セルサイジング手段１６と、エラーネット終了判定手段１７と、配置リーガライズ・ＥＣＯ配線手段１８とから構成されている。レイアウト読み込み手段１１は、配線レイアウト２１を読み込み、以降のレイアウト編集操作に備える。サイジング候補テーブル作成手段１２は、論理・ライブラリ２３から、同一機能で駆動力の異なる複数のセルの種類を認識し、レイアウト・ライブラリ２２の対応するセル情報を参照して入力ピン・ゲート面積値を読み込み、セルの種類毎に、ゲート電極の面積の修正に用いられる修正用候補値を昇順に記録してサイジング候補セル・テーブルを作成する。同テーブルの構成内容は、セル名、セル面積及びゲート面積である。セルの駆動力については任意なので、同一のゲート面積のセルが複数ある場合は、最小のセル面積のセルのみテーブルに記録される。また、多入力セルの場合は、入力ピン毎に同様な方法でサイジング候補セル・テーブルを作成する。
【００３４】
図４は、ライブラリ及びサイジング候補セル・テーブルのイメージの一例を示す図である。
この図では、レイアウト・ライブラリ２２中のゲート面積や論理・ライブラリ２３中のａｒｅａ（面積）は、単位なしとして大小の区別がつく値とし、同論理・ライブラリ２３中の論理機能表現も直感的なフォーマットとしている。たとえば、出力ピン（ＯＵＴ）がイコール（＝）入力ピン（ＩＮ）でバッファ論理が表現されている。
【００３５】
アンテナエラー・ネット検出手段１３は、アンテナエラー、すなわちアンテナダメージが発生することが予想される配線セグメントが存在するネットを各配線層毎に検出し、ネットが複数層、又は複数の配線セグメントで多重にエラーが発生している場合では、エラーが発生しているそれぞれの配線層のセグメントについて、エラー値（図１３中のアンテナエラー判定計算式の右辺−左辺）、当該エラー配線層、当該エラー配線セグメントのメタル面積総和、及び、アンテナ基準値を記憶する。エラーネット順次処理手段１４は、アンテナエラー・ネット検出手段１３で検出したネットの１つに注目し、以降の処理に備える。ゲートピン・セル認識手段１５は、検出されたネットに接続されたゲートピン及び同ゲートピンに対応したセルの種類を認識し、特に、この実施例では、アンテナエラーが発生した配線セグメントから下層に接続をトレースしてゲート入力ピンと当該セルの種類を認識して記憶すると共に、ファンアウトがあれば、全て記憶する。
【００３６】
セルサイジング手段１６は、ゲートピン・セル認識手段１５で認識されたセルの種類毎に、サイジング候補セル・テーブルに記録されている修正用候補値を昇順に用いてアンテナダメージを回避可能か否かを所定の判定基準に基づいて判定し、同アンテナダメージを回避可能な最小値を用いてゲート電極の面積を修正する。この場合、セルサイジング手段１６は、各配線層毎に、当該配線層に含まれるゲート電極の面積の総和に対するメタル（たとえば、銅；Ｃｕ）の面積の総和の割合が予め設定された基準値以下であるか否かを判定し、同基準値以下のとき、アンテナダメージを回避可能と判定する。特に、この実施例では、セルサイジング手段１６は、アンテナエラー・ネット検出手段１３で検出されて記憶されているエラー・メタル面積及びエラー配線層のアンテナ基準値から、必要なゲート面積値を求め、ゲートピン・セル認識手段１５で認識済みのピンとセル情報とを用い、上記サイジング候補セル・テーブルからアップサイジングすべきセルを選択してゲートサイジングする。
【００３７】
また、多ファンアウトしている場合では、セルサイジング手段１６は、ファンアウト先それぞれのセルを順次同様な方法でアップサイジングしていき、アンテナエラーとならなくなるまで繰り返し、１ネットにつき、複数の配線セグメントで多重にエラーが発生している場合では、各エラー配線セグメント毎に同様の処理を繰り返す。また、１ネットについて全てのエラー配線セグメント処理を終えたとき、エラーネット順次処理手段１４に戻り、別なエラーネットに注目し、ゲートピン・セル認識手段１５からセルサイジング手段１６と同様の処理を全てのエラーネットについて繰り返す。
【００３８】
エラーネット終了判定手段１７は、エラーネットの有無を判定する。配置リーガライズ・ＥＣＯ配線手段１８は、アップサイジングしたインスタンス周辺の重なり配置やフリップ配置エラーを除去し、配置移動により一部接続が切れた配線を部分配線する。
【００３９】
図５は、サイジング候補テーブル作成手段１２によるサイジング候補テーブルの作成手順を説明する図、図６は、アンテナエラーの検出及び修正手順を説明する図、及び図７が、セルサイジングの処理を説明するフローチャートである。
これらの図を参照して、この例のＬＳＩ設計システムに用いられるアンテナダメージ回避方法の処理内容について説明する。
このＬＳＩ設計システムでは、プラズマ・エッチングにより発生する電荷を吸収するアンテナ効果によってＭＯＳトランジスタのゲート酸化膜にアンテナダメージを発生させることが予想される配線セグメントが検出され、検出された配線セグメントに接続されるＭＯＳトランジスタのゲート電極の面積が、同ＭＯＳトランジスタのゲート酸化膜に発生するアンテナダメージを回避可能な値に修正される。
【００４０】
すなわち、レイアウト読み込み手段１１により、記憶装置２中から配線レイアウト２１のレイアウト情報が読み込まれる。次に、サイジング候補テーブル作成手段１２により、論理・ライブラリ２３からセル名及び論理ファンクション（論理回路の種類に応じた機能）が読み込まれ、図５中の等価セルテーブル３１が作成される（図５中のステップＳ１２１）。等価セルテーブル３１は、サイジング候補テーブル作成手段１２によるサイジング候補テーブル作成処理やセルサイジング手段１６によるセルサイジング処理において、セル名に基づいてサイジング候補テーブルを素早く辿れるように、同セル名をキーとして論理（サイジング候補テーブルへのポインタを含む）をデータ保存した連想配列で構成されている。この連想配列とは、キー値（セル名）から一定の短い時間でデータが取り出せるハッシュデータ構造である。
【００４１】
さらに、サイジング候補テーブル作成手段１２により、レイアウト・ライブラリ２２から、セル名、ゲートピン名及びゲート面積が順次読み込まれ、サイジング候補テーブル例１及び例２が作成される（図５中のステップＳ１２２）。上記ステップＳ１２１直後の時点では、同一論理のポインタは、空のサイジング候補テーブルを指している。このとき、サイジング候補テーブル作成手段１２でレイアウト・ライブラリ２２を順次読み込むことにより、セル“ＢＵＦ１Ｗ”が与えられたとすると、等価セルテーブル３１から空のサイジング候補テーブルへと辿り、セル名、セル面積、入力ＩＮピンのゲート面積（ａｒｅａ）が同サイジング候補テーブルに追加される。
【００４２】
同様に、セル“ＢＵＦ２Ｗ”、セル“ＢＵＦ６Ｗ”、セル“ＮＡＮＤ１Ｗ”、セル“ＮＡＮＤ３Ｗ”が処理され、サイジング候補テーブルへ追加されるが、この場合、ゲート面積の昇順となる位置とされる。また、セル“ＮＡＮＤ１Ｗ”及びセル“ＮＡＮＤ３Ｗ”は２入力セルなので、各入力ピン（ｇａｔｅＰＩＮ：Ａ，ｇａｔｅＰＩＮ：Ｂ）毎にサイジング候補テーブルが作成される。サイジング候補テーブル作成手段１２でレイアウト・ライブラリ２２を最後まで読み終えたとき、各サイジング候補テーブルが走査されて、ゲート面積が同一のセルが複数ある場合は、セル面積が最小以外のセルが削除される。この実施例では、図４中のレイアウト・ライブラリ２２により、セル“ＢＵＦ１Ｗ”のゲート面積が“１”、及びセル“ＢＵＦ２Ｗ”のゲート面積が“１”であり、図４中の論理・ライブラリ２３により、セル“ＢＵＦ１Ｗ”の論理セル面積が“３”、及びセル“ＢＵＦ２Ｗ”の論理セル面積が“４”であるため、同セル“ＢＵＦ２Ｗ”が削除され、図５中のサイジング候補テーブル例１及び例２が得られる（サイジング候補テーブル作成処理）。
【００４３】
次に、アンテナエラー・ネット検出手段１３で、アンテナダメージが発生することが予想される配線セグメントが存在するネット、すなわち、アンテナエラーとなっているネットが検出される（アンテナエラー・ネット検出処理）。複数層のネットでエラーが多重に発生している場合では、それぞれのエラーが発生している配線層のセグメントについて、エラー値（Ｅｒｒｏｒ、図１３中のアンテナエラー判定計算式の右辺−左辺）、同配線層のセグメントと同配線層のメタル面積総和（Σｍｅｔａｌ面積）、及びアンテナ基準値が記憶される。
【００４４】
アンテナエラーが検出されたとき、たとえば、図６（ａ）に示すように、ネット（ＮＥＴ）Ａでは、アンテナ・エラーがＭ５層でエラー値が“１５００”となっている。また、ネットＢでは、Ｍ６層でエラー値が“５００”、及びＭ７層でエラー値が“２０００”となっている。また、図６（ａ）では、論理的なネットリスト接続上のファンアウト先のインスタンス（ｉｎｓｔａｎｃｅ）名、ピン（ｐｉｎ）名及びセル名が示され、これらに対して、各矢印は、エラーが発生している配線セグメントから物理的な配線接続の関係を表している。
【００４５】
次に、図７に示すように、エラーネット順次処理手段１４に、図６（ａ）に示すアンテナエラー検出例のネットＡが与えられる（ステップＳ１４１）。そして、ゲートピン・セル認識手段１５に、最初のエラー配線セグメントが与えられ（ステップＳ１５１）、Ｍ５層の配線セグメントから下層に向かって配線がトレースされて、ファンアウト先であるインスタンス“ｉｎｓＡ”と入力ゲートピン“ＩＮ”、及び、セル“ＢＵＦ１Ｗ”が認識される（ゲートピン・セル認識処理）。そして、セルサイジング手段１６にて、アンテナエラー回避に必要なゲート面積総和が計算される（ステップＳ１６１）。この場合、用いられる計算式は、図１３中のアンテナエラー判定計算式を元に変形すると、図７中のゲート面積計算式となる。この式を用いてエラーセグメントについて計算すると、必要ゲート面積が“２”（６０００／３０００）となる。
【００４６】
次に、セルサイジング手段１６にて、セル“ＢＵＦ１Ｗ”をキーとして、既に作成済みの図５中のサイジング候補テーブルが参照され、等価セルテーブル３１のセル“ＢＵＦ１Ｗ”の行からサイジング候補テーブル例１へと辿り、ゲート面積がセル“ＢＵＦ１Ｗ”（ゲートａｒｅａ；１）よりも大きいセル“ＢＵＦ６Ｗ”（ゲートａｒｅａ；２）が選択される（ステップＳ１６２）。そして、セルサイジング手段１６にて、インスタンス“ｉｎｓＡ”がセル“ＢＵＦ６Ｗ”にゲートサイジング（セル・サイジング）される（セルサイジング処理、ステップＳ１６３）。
【００４７】
次に、セルサイジング手段１６にて、サイジング後のゲート面積総和が再計算されて“２”が得られ、ステップＳ１６１で求めた必要ゲート面積“２”以上となっているので（ステップＳ１６４）、ステップＳ１６５へ進む。ステップＳ１６５では、セルサイジング手段１６にて、他のエラー配線セグメントがあるか否かが判定され、ネットＡの場合は存在しないので、ステップＳ１７１へ進む。ステップＳ１７１では、次のアンテナエラーネットＢに注目して、ステップＳ１４１へ戻り、同様の処理が繰り返される。
【００４８】
図６（ａ）に示すネットＢについては、先ずＭ６層エラーがゲートピン・セル認識手段１５に与えられ（ステップＳ１５１）、インスタンス“ｉｎｓＢ”、入力ゲートピン“Ｂ”及びセル“ＮＡＮＤ１Ｗ”が認識され、セルサイジング手段１６にて、アンテナ回避に必要なゲート面積総和が“２．５”（５０００／２０００）と計算される（ステップＳ１６１）。次に、セルサイジング手段１６にて、セル“ＮＡＮＤ１Ｗ”からサイジング候補テーブル例２のｇａｔｅＰＩＮ：Ｂのテーブルに辿り、セル“ＮＡＮＤ３Ｗ”が選択され（ステップＳ１６２）、ゲートサイジング（セル・サイジング）されて（ステップＳ１６３）ゲート面積総和が再計算されると（ステップＳ１６４）、セル“ＮＡＮＤ３Ｗ”の“２”とセル“ＢＵＦ１Ｗ”の“１”とで“３”となり、必要面積“２．５”を満たしているので、ステップＳ１６５へ進む。ここまでの修正を反映した途中経過が、図６（ｂ）に示すネットＢのＭ６エラーまで修正後の図に示されている。
【００４９】
ネットＢの場合、別のＭ７層エラーが存在するため、同エラーに注目して、ステップＳ１５１に戻る。ステップＳ１５１では、ゲートピン・セル認識手段１５にて、インスタンス“ｉｎｓＢ”と入力ゲートピン“Ｂ”とセル“ＮＡＮＤ３Ｗ”（前処理でアップサイジング済み）、及びインスタンス“ｉｎｓＣ”と入力ゲートピン“ＩＮ”とセル“ＢＵＦ１Ｗ”とが認識される。ステップＳ１６１では、セルサイジング手段１６にて、ゲート面積総和が“４”（８０００／２０００）と計算され、ステップＳ１６２の１ループ目においては、セル“ＮＡＮＤ３Ｗ”からサイジング候補テーブル例２のｇａｔｅＰＩＮ：Ｂのテーブルに辿り、セル“ＮＡＮＤ３Ｗ”が選択される。この場合、セルが同一であるため、ステップＳ１６３では、ゲートサイジングがスキップ（省略）され、ステップＳ１６４で、ゲート面積総和が再計算されると、セル“ＮＡＮＤ３Ｗ”の“２”とセル“ＢＵＦ１Ｗ”の“１”とで“３”となり、ステップＳ１６１で求めた“４”に満たないので、次のファンアウト候補であるインスタンス“ｉｎｓＣ”に注目し、ステップＳ１６２に戻る。
【００５０】
同様の手順でインスタンス“ｉｎｓＣ”がセル“ＢＵＦ６Ｗ”にサイジングされ（ステップＳ１６２，Ｓ１６３）、ステップＳ１６４でゲート面積総和が再計算されて“４”（８０００／２０００）となり、ネットＢの処理が完了する（ステップＳ１６５，Ｓ１７１）。図６（ｃ）に示すネットＢの全エラー修正後の図に最終的処理結果が示されている。
最後に、配置リーガライズ・ＥＣＯ配線手段１８によって、アップサイジングされたインスタンス“ｉｎｓＡ”，“ｉｎｓＢ”，“ｉｎｓＣ”と、その周辺の重なり配置やフリップ配置エラーが除去され、配置移動により一部接続が切れた配線が部分配線されて配線レイアウト情報が配線レイアウト２４へ出力される。
【００５１】
以上のように、この第１の実施例では、プラズマ・エッチングにより発生する電荷を吸収するアンテナ効果によってＭＯＳトランジスタのゲート酸化膜にアンテナダメージを発生させることが予想される配線セグメントが検出され、検出された配線セグメントに接続されるＭＯＳトランジスタのゲート電極の面積が、同ＭＯＳトランジスタのゲート酸化膜に発生するアンテナダメージを回避可能な値に修正（ゲートサイジング）されるので、低抵抗で遅延設計的に有利な最上層配線の線長を縮めることなく、アンテナダメージが回避される。また、上記ゲートサイジングが行われるので、アンテナダメージの回避目的のみのダイオードセル設計が不要となる。
【００５２】
また、発明を実施するための他の形態として、従来のダイオード接続による手法を改良したものがある。
たとえば図８に示すように、レイアウト（Ｌａｙｏｕｔ）読み込み処理において、配線後のレイアウトデータを読み込み（ステップＢ１）、アンテナエラー・ネット検出処理により、各配線層についてアンテナエラーとなっているネットを検出する（ステップＢ２）。ここで、図９（ａ）（修正前）に示すように、従来の方法（１）（配線層Ｍ２を最上層と仮定）でも方法（２）でも修正不能なアンテナエラー箇所があるとき、図９（ｂ）（修正後）に示すように、アンテナエラーの原因となる配線セグメント（Ｓｅｇ２，１）に、アンテナエラー回避セル３０を接続する。このアンテナエラー回避セル３０は、配線セグメント（Ｓｅｇ２，１）に所定のゲート面積を付加すると共に同配線セグメント（Ｓｅｇ２，１）に吸収された電荷を拡散させる（ステップＢ３）。このような処理をアンテナエラーとなっているネットそれぞれに繰り返し、最後に、配置リーガライズ及びＥＣＯ配線を実施する（ステップＢ４）。
【００５３】
配線セグメント（Ｓｅｇ２，１）にアンテナエラー回避セル３０を接続することにより、図１４中のアンテナエラー判定計算式の右辺の分母の値を大きくして左辺の基準値よりも小さくすることで、アンテナダメージを回避する。また、配線セグメント（Ｓｅｇ２，１）が中間層にあり、Ｄｉｆｆｕｓｉｏｎ接続がないケースでは、接続されたアンテナエラー回避セル３０のダイオード効果により、図１４中のアンテナエラー判定計算式の左辺の値も大幅に緩和される。
【実施例２】
【００５４】
図１０は、この発明の第２の実施例であるＬＳＩ設計システムの要部の構成を示すブロック図であり、第１の実施例を示す図３中の要素と共通の要素には共通の符号が付されている。
この例のＬＳＩ設計システムは、同図１０に示すように、図３中のデータ処理装置１及び記憶装置２に代えて、異なる構成のデータ処理装置１Ａ及び記憶装置２Ａから構成されている。データ処理装置１Ａは、レイアウト読み込み手段１１と、アンテナエラー・ネット検出手段１３と、エラーネット順次処理手段１４と、エラー回避セル接続手段１９と、アンテナエラー・ネット検出手段１３Ａと、エラーネット終了判定手段１７と、配置リーガライズ・ＥＣＯ配線手段１８とから構成され、図３中のサイジング候補テーブル作成手段１２、ゲートピン・セル認識手段１５及びセルサイジング手段１６は削除されている。
【００５５】
エラー回避セル接続手段１９は、アンテナエラー・ネット検出手段１３により検出された配線セグメントに接続される前記ＭＩＳトランジスタのゲート電極に、当該配線セグメントを介して所定の面積を有するゲート回路を接続すると共に同配線セグメントに吸収された電荷を拡散させるアンテナエラー回避セル３０を、所定のシミュレーション結果又は所定の実験結果に基づいて、アンテナダメージを回避可能な数だけ接続する。アンテナエラー・ネット検出手段１３Ａは、アンテナエラー・ネット検出手段１３と同様の機能を有し、エラー回避セル接続手段１９により処理された配線セグメントが存在するネットとは別のネットを検出する。記憶装置２Ａは、配線レイアウト２１と、レイアウト・ライブラリ２２と、配線レイアウト２４とから構成され、図３中の論理・ライブラリ２３は削除されている。
【００５６】
図１１は、図１０中のエラー回避セル接続手段１９により接続されるアンテナエラー回避セル３０の構成図である。
このアンテナエラー回避セル３０では、同図１１（ａ）に示すように、入力ピン（ＩＮ）３１に、インバータ３２の入力側（ゲート）、ダイオード３３のカソード及びダイオード３４のアノードが接続されて構成されている。また、同図１１（ｂ）に示すように、アンテナエラー回避セル３０のレイアウト・ライブラリ３５では、情報として、入力ピン“ＰＩＮ”に対応した“ＩＮ”、インバータ３２のゲートに対応した“ゲート面積１”、及び、ダイオード接続に対応した“Ｄｉｆｆｕｓｉｏｎ接続あり”が格納されている。
【００５７】
図１２は、アンテナエラーの検出及びアンテナエラー回避セル３０の接続手順を説明する図、及び図１３が、アンテナエラー回避セル３０の接続による効果を説明する図である。
これらの図を参照して、この例のＬＳＩ設計システムに用いられるアンテナダメージ回避方法の処理内容について説明する。
図１２では、ダイオードが内蔵されたアンテナエラー回避セル３０を接続することよる修正効果も表すために、アンテナエラーの配線セグメントからの接続（矢印）先に“Ｆａｎｉｎ”（Ｄｉｆｆｕｓｉｏｎ接続）列が追加されている。このＬＳＩ設計システムでは、図１２（ａ）に示すように、ネット（ＮＥＴ）ＡのＭ５層でのアンテナエラーの配線セグメントがエラー回避セル接続手段１９に与えられる。Ｍ５層からは“Ｆａｎｉｎ”に接続がないため、アンテナ基準は、たとえば“１５００”のように、比較的厳しい値となっており、エラー（Ｅｒｒｏｒ）が、たとえば“３０００”となっている。ここで、図１２（ｂ）に示すように、Ｍ５層でのエラーの配線セグメントに回避セルＡ１（アンテナエラー回避セル３０）を接続すると、ダイオードが接続されたことにより、アンテナ基準が“３０００”に緩和されると同時に、ゲート接続も“１”増えることで、ｍｅｔａｌ面積総和÷ゲート面積総和であるＡＲ（Antenna Ratio ）が“２２５０”（＝４５００／２）となり、アンテナエラーが修正（ＯＫ）される。
【００５８】
次に、ネットＢのＭ６層でのエラーの配線セグメントがエラー回避セル接続手段１９に与えられると、図１２（ｃ）に示すように、同配線セグメントに回避セルＢ１（アンテナエラー回避セル３０）が接続され、ＡＲが約“１６６６”（＝５０００／３）、アンテナ基準が“２０００”となり、アンテナエラーが修正（ＯＫ）される。ここで、残りのエラーの配線セグメントからのＦａｎｏｕｔ接続情報を更新する。回避セルＢ１には、Ｍ５層を介してＭ７層でのエラーの配線セグメントへも繋がることが認識される。この後、アンテナエラー・ネット検出手段１３Ａの機能を用いてネットＢについてのみ再計算する。その結果、Ｍ７層は、ＡＲが約２６６６（＝８０００／３）となり、Ｅｒｒｏｒは“６６６”（＝２６６６−２０００）となる。最後に、ネットＢの２つめのエラーであるＭ７層でのエラーの配線セグメントがエラー回避セル接続手段１９に与えられると、回避セルＢ２（アンテナエラー回避セル３０）が接続され、ＡＲが“２０００”（＝８０００／４）、アンテナ基準が“２０００”であり、全エラー・ネットの修正（ＯＫ）が完了する。エラー・ネットの修正が全て完了すると、第１の実施例と同様に、配置リーガライズ・ＥＣＯ配線手段１８により、接続されているアンテナエラー回避セル３０とその周辺の重なり配置やフリップ配置エラーが除去され、配置移動により一部接続が切れた配線が部分配線されて配線レイアウト情報が配線レイアウト２４へ出力される。
【００５９】
以上のように、この第２の実施例では、アンテナエラー・ネット検出手段１３によりエラーの配線セグメントが検出され、同配線セグメントに接続されるトランジスタのゲート電極に対して、同配線セグメントを介してエラー回避セル接続手段１９によりアンテナダメージを回避可能な数のアンテナエラー回避セル３０が接続され、同アンテナエラー回避セル３０により、同配線セグメントに所定のゲート面積を有するゲート回路が接続されるので、ゲート面積総和が大きくなり、最上層配線の線長を縮めることなくアンテナダメージが回避され、遅延設計及びレイアウト自由度を高める利点が、さらに向上する。なお、第１の実施例では、ファンアウト先のセルのゲートサイズを最大値までアップ・サイジングすると、それ以上アンテナエラーを回避することはできない。
【００６０】
また、アンテナエラー・ネット検出手段１３により検出された配線セグメントに吸収された電荷がアンテナエラー回避セル３０により拡散されるので、ダイオードを接続してアンテナ基準が大幅に緩和される利点、及びゲート面積総和を大きくしてＡＲが小さくなる利点が同時に得られ、最上層以下の中間層の配線セグメントにＤｉｆｆｕｓｉｏｎ接続がない場合でも、ダイオード接続によるアンテナエラーの修正結果が改善される。アンテナエラー回避セル３０のゲート面積を標準的なサイズで設計した場合、たとえば図１３に示すように、アンテナ基準が緩和される。
【００６１】
すなわち、ある配線層のＤｉｆｆｕｓｉｏｎ接続がない場合のアンテナ基準値（図１４中のアンテナエラー判定計算式の左辺）をＣとすると、Ｄｉｆｆｕｓｉｏｎ接続された場合には基準が２倍（２×Ｃ）に緩和される。また、アンテナエラー回避セル３０の接続後のＥＣＯ配線による配線の増加は微増であり、アンテナエラー判定計算式の右辺分子は不変と仮定し、この右辺分子をΣｍｅｔａｌ面積＝ＳＭＡ、及び右辺分母をΣｇａｔｅ面積＝ＳＧＡとすると、中間層でＤｉｆｆｕｓｉｏｎ接続がなく、アンテナエラーが発生している状態では、Ｃ＞ＳＭＡ／ＳＧＡとなる。ここで、アンテナエラー回避セル３０を１つ接続すると、２×Ｃ＞ＳＭＡ／２×ＳＧＡ、つまり、４×Ｃ＞ＳＭＡ／ＳＧＡとなり、アンテナ基準が４倍に緩和される。また、アンテナエラー回避セル３０を２つ接続すると、２×Ｃ＞ＳＭＡ／３×ＳＧＡ、つまり、６×Ｃ＞ＳＭＡ／ＳＧＡとなり、アンテナ基準が６倍に緩和される。また、最上位層では、アンテナ基準値が２×Ｃなので、効果が上記中間層の場合の１／２である２倍、３倍となる。このアンテナ基準の緩和により、配線長、配線パタン、レシーバセル数などのレイアウト自由度が高まる。なお、第１の実施例では、Ｄｉｆｆｕｓｉｏｎ接続されることがないので、アンテナ基準が緩和されることはない。
【００６２】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、図２（ａ），（ｂ）中の各配線セグメント（Ｓｅｇ）は、同図の構成に限定されない。また、各図中のゲート面積などの数値は一例であり、限定されない。また、上記実施例では、ＭＯＳトランジスタで構成されるＬＳＩのレイアウト設計を例にして説明したが、この発明は、ＭＯＳトランジスタの他、たとえば、ＭＮＯＳ（Metal Nitride Oxide Silicon 、金属窒化酸化膜半導体）など、ＭＩＳトランジスタ全般に適用できる。また、上記実施例では、ゲート絶縁膜としてゲート酸化膜を例にして説明したが、この発明は、ゲート窒化膜にも適用できる。
【産業上の利用可能性】
【００６３】
この発明は、ＭＯＳトランジスタなどのＭＩＳトランジスタで構成されるＬＳＩの内部の回路構成に対応した回路情報を入力して、同回路構成に対応したレイアウト設計を行うＬＳＩ設計システム全般に適用でき、特に、ＬＳＩの最上層配線の線長を縮めることなく活用する場合に有効である。
【図面の簡単な説明】
【００６４】
【図１】この発明の基本原理を説明するフローチャートである。
【図２】図１中の各処理を説明する図である。
【図３】この発明の第１の実施例であるＬＳＩ設計システムの要部の構成を示すブロック図である。
【図４】ライブラリ及びサイジング候補セル・テーブルのイメージの一例を示す図である。
【図５】サイジング候補テーブル作成手段１２によるサイジング候補テーブルの作成手順を説明する図である。
【図６】アンテナエラーの検出及び修正手順を説明する図である。
【図７】セルサイジングの処理を説明するフローチャートである。
【図８】この発明の他の基本原理を説明するフローチャートである。
【図９】図８中の各処理を説明する図である。
【図１０】この発明の第２の実施例であるＬＳＩ設計システムの要部の構成を示すブロック図である。
【図１１】図１０中のエラー回避セル接続手段１９により接続されるアンテナエラー回避セルの構成図である。
【図１２】アンテナエラーの検出及びアンテナエラー回避セルの接続手順を説明する図である。
【図１３】アンテナエラー回避セルの接続による効果を説明する図である。
【図１４】プロセス・アンテナ効果を説明する図である。
【図１５】配線トポロジー変更によるアンテナダメージ回避方法（１）を説明する図である。
【図１６】ダイオードを挿入するアンテナダメージ回避方法（２）を説明する図である。
【図１７】ダイオード挿入で修正できない例を説明する図である。
【符号の説明】
【００６５】
１，１Ａ      データ処理装置（ＬＳＩ設計システムの一部）
２，２Ａ      記憶装置（ＬＳＩ設計システムの一部）
１１      レイアウト読み込み手段（ＬＳＩ設計システムの一部）
１２      サイジング候補テーブル作成手段（ゲートサイズ修正手段の一部）
１３，１３Ａ      アンテナエラー・ネット検出手段（ゲートサイズ修正手段の一部、アンテナエラー回避手段の一部）
１４      エラーネット順次処理手段（ＬＳＩ設計システムの一部）
１５      ゲートピン・セル認識手段（ゲートサイズ修正手段の一部）
１６      セルサイジング手段（ゲートサイズ修正手段の一部）
１７      エラーネット終了判定手段（ＬＳＩ設計システムの一部）
１８      配置リーガライズ・ＥＣＯ配線手段（ＬＳＩ設計システムの一部）
１９      エラー回避セル接続手段（アンテナエラー回避手段の一部）
２１      配線レイアウト（ＬＳＩ設計システムの一部）
２２      レイアウト・ライブラリ（ＬＳＩ設計システムの一部）
２３      論理・ライブラリ（ＬＳＩ設計システムの一部）
２４      配線レイアウト（ＬＳＩ設計システムの一部）
３０      アンテナエラー回避セル
３１      入力ピン（ＩＮ）
３２      インバータ（ゲート回路、アンテナエラー回避セルの一部）
３３，３４      ダイオード（アンテナエラー回避セルの一部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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