(57)【要約】  【課題】  画像表示装置のソース駆動回路において、入力タイミングマージンが大きく、出力遅延時間が小さく、かつ外部制御回路からの制御信号の追加が不要な構成を提供する。  【解決手段】  マトリックス画像表示装置１００であって、複数ビットからなる階調データをそれぞれ異なるタイミングでラッチする複数のラッチパルスＮＥＴを発生する水平シフトレジスタ１０を有し、この水平シフトレジスタ１０の出力の後に、遅延型フリップフロップ回路１７を採用したラッチパルスタイミング調整回路１６を接続した。  【選択図】図１
2007208401.tif 000002
【特許請求の範囲】
【請求項１】
マスタラッチ部とスレーブラッチ部により構成された遅延型フリップフロップ回路において、前記スレーブラッチ部に供給するクロック信号は、前記マスタラッチ部に供給するクロック信号と比べて基準クロックからの遅延量が少なくなるよう構成したことを特徴とする遅延型フリップフロップ回路。
【請求項２】
基板上にマトリックス状に配設されたソース線およびゲート線と、前記ソース線およびゲート線の交差点付近に形成された画素トランジスタとを備えた画像表示装置に内蔵された遅延型フリップフロップ回路において、該フリップフロップ回路はマスタラッチ部とスレーブラッチ部により構成された反転型フリップフロップ回路であって、前記マスタラッチ部直前にインバータを設置したことを特徴とする遅延型フリップフロップ回路。
【請求項３】
基板上にマトリックス状に配設されたソース線およびゲート線と、前記ソース線およびゲート線の交差点付近に形成された画素トランジスタとを備えた画像表示装置に内蔵された遅延型フリップフロップ回路において、該フリップフロップ回路はマスタラッチ部とスレーブラッチ部により構成された反転型フリップフロップ回路であって、前記マスタラッチ部と前記スレーブラッチ部の間にインバータを設置したことを特徴とする遅延型フリップフロップ回路。
【請求項４】
画像表示装置に内蔵されたシフトレジスタに搭載したことを特徴とする請求項１乃至３項のいずれか一項に記載の遅延型フリップフロップ回路。
【請求項５】
画像表示装置に内蔵されたタイミング調整回路に搭載したことを特徴とする請求項１乃至３項のいずれか一項に記載の遅延型フリップフロップ回路。
【請求項６】
前記遅延型フリップフロップ回路が、クロックドインバータで構成されていることを特徴する請求項１乃至５項のいずれか一項に記載の遅延型フリップフロップ回路。
【請求項７】
前記遅延型フリップフロップ回路が、トランスミッションゲートで構成されていることを特徴する請求項１乃至５項のいずれか一項に記載の遅延型フリップフロップ回路。
【請求項８】
少なくとも前記遅延型フリップフロップ回路を構成する能動素子が多結晶シリコン薄膜トランジスタである請求項１乃至７項のいずれか一項に記載の遅延型フリップフロップ回路を搭載した画像表示装置。
【請求項９】
基板上にマトリックス状に配設されたソース線およびゲート線と、前記ソース線およびゲート線の交差点付近に形成された画素トランジスタとを備えた画像表示装置であって、複数ビットからなる階調データをそれぞれ異なるタイミングでラッチする複数のラッチパルスを発生する水平シフトレジスタを有し、前記水平シフトレジスタの出力の後に、遅延型フリップフロップ回路を採用したラッチパルスタイミング調整回路を接続することを特徴とする画像表示装置。
【請求項１０】
前記タイミング調整回路を駆動する制御信号が、前記シフトレジスタを駆動するクロック信号に比べ、基準クロックに対し遅延時間が小さいことを特徴とする請求項９に記載の画像表示装置。
【請求項１１】
前記遅延型フリップフロップが、クロックドインバータで構成されていることを特徴とする請求項９または１０に記載の画像表示装置。
【請求項１２】
前記遅延型フリップフロップが、トランスミッションゲートで構成されていることを特徴する請求項９または１０に記載の画像表示装置。
【請求項１３】
少なくとも前記遅延型フリップフロップ回路を構成する能動素子が多結晶シリコン薄膜トランジスタである請求項９乃至１２項のいずれか一項に記載の遅延型フリップフロップ回路を搭載した画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画像表示装置の駆動回路に関し、前記表示装置において階調表示をするための駆動回路、特に絶縁基板上に形成された薄膜トランジスタを有するアクティブマトリクス型半導体装置の駆動回路、およびこれを用いた表示装置に好適に利用できるものである。
【背景技術】
【０００２】
近年、絶縁基板上、特にガラス基板上に形成された薄膜トランジスタ（以後ＴＦＴ：Thin Film Transistorと称す）を用いたアクティブマトリクス型半導体表示装置の普及が進んでいる。この半導体表示装置は、マトリクス状に配置された数十万から数百万の画素を駆動するＴＦＴを有し、各画素の電荷を制御することによって映像の表示を行っている。
【０００３】
特に多結晶シリコンＴＦＴ技術を用いて、画素を駆動する画素ＴＦＴの他に、画素部の周辺部においてもＴＦＴを同時に形成して駆動回路をガラス基板上に搭載する技術が普及してきている。さらにガラス基板上に搭載する駆動回路にはデジタル映像信号に対応したものが実現されている。
【０００４】
前記デジタル映像信号に対応した駆動回路、特にソース線駆動回路には、シフトレジスタ回路、データラッチ回路、デジタル・アナログ変換回路およびバッファ回路などが搭載されており、入力したデジタル映像信号をデータラッチ回路に一旦取り込んでアナログ信号に変換しソース線を駆動している。
【０００５】
ところで、前記駆動回路内で生じるクロックやデータの遅延やＴＦＴのばらつきによって生じる前記遅延量の変化に対して、デジタル映像信号を適切なタイミングでラッチする回路構成例が周知である。（例えば特許文献１、図１、図２０〜２２参照）
【０００６】
【特許文献１】特開２００２−１３２２３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記構成例（例えば特許文献１）においては、外部制御回路からの制御信号（ＭＰＸ１、ＭＰＸ２、ＰｒｅＣｈａｒｇｅ）が必要であり、さらに外部制御回路と表示装置間での配線も必要となり、外部制御回路内の論理回路増大、消費電力の増加、設置面積増加などの問題があった。
【０００８】
また、多結晶シリコンＴＦＴは単結晶シリコントランジスタに比べ、トランジスタ特性が非常に悪いため、多結晶シリコンＴＦＴにより構成された回路は、入力信号に対する出力信号の遅延時間が非常に大きい。このため、多結晶シリコンＴＦＴにより特許文献１に記載の遅延型フリップフロップ（以降Ｄ−ＦＦと称す）回路を構成した場合、特に数ＭＨｚ以上の高速駆動を行う場合に、Ｄ−ＦＦへ入力される信号の遅延時間が非常に大きいことによりＤ−ＦＦ回路が正常に動作しない場合がある。例えば特許文献１の図２に記載のように、動作に必要な十分なラッチタイミングマージン（セットアップ時間とも言う：以後ｔｓｕと称す）が確保できず、このため入力信号の電圧レベルが所定の期間ではなく一周期後にＤ−ＦＦ回路に取り込まれ、出力信号が一周期分遅延して出力されてしまうことが発生する。一般には基準クロック信号ＣＬＯＣＫと同相のＣＬＫ信号および基準クロック信号ＣＬＯＣＫと逆相の／ＣＬＫ信号（以下、接頭文字“／”は反転信号を表す）を、インバータ回路を追加することで遅延させ、タイミングマージン（ｔｓｕ）を増すような対策を行っている。しかし、このような対策を行うと、出力信号ＯＵＴは、このインバータを追加した分だけ出力遅延時間（以後ｔｄともいう）が発生するという問題が発生する。
【０００９】
この発明は、上述のような課題を解決するためになされたものである。
【課題を解決するための手段】
【００１０】
この発明に係る遅延型フリップフロップ回路は、マスタラッチ部とスレーブラッチ部により構成された遅延型フリップフロップ回路において、前記スレーブラッチ部に供給するクロック信号は、前記マスタラッチ部に供給するクロック信号と比べて基準クロックからの遅延量が少なくなるよう構成したことを特徴とする。
【００１１】
さらに、この発明に係る画像表示装置は、基板上にマトリックス状に配設されたソース線およびゲート線と、前記ソース線およびゲート線の交差点付近に形成された画素トランジスタとを備えた画像表示装置であって、複数ビットからなる階調データをそれぞれ異なるタイミングでラッチする複数のラッチパルスを発生する水平シフトレジスタを有し、前記水平シフトレジスタの出力の後に、遅延型フリップフロップ回路を採用したラッチパルスタイミング調整回路を接続することを特徴とする。
【発明の効果】
【００１２】
外部制御回路と表示装置間で配線が不要で、クロックやデータの遅延やＴＦＴのばらつきによって生じる遅延量が変化してもデジタル映像信号の誤ラッチの生じない半導体装置を提供する。
【００１３】
また、本機能実現のために新たに外部制御回路から入力する信号の追加も不要で、内蔵する回路規模も小さく、コストアップを抑制できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図における同一または相当する機能を有する要素には同一の符号を付してある。
【００１５】
実施の形態１．
図１に、本実施の形態に係る駆動回路を内蔵した画像表示装置であるＴＦＴ液晶表示装置（以下、液晶表示装置と称す）１００のブロック図を示す。図１に示した液晶表示装置１００では、ｎ行×ｍ列状に画素が配置された液晶表示部１、各画素を駆動するｎ本のゲート線を駆動するゲート線駆動回路２、表示データを印加するｍ本のソース線駆動回路３およびタイミングコントローラ４が示されている。
【００１６】
次に、液晶表示部１内の詳細構成を説明するため、代表してその一部切り出しであるＧＬ１００〜ＧＬ１０２とＳＬ２００〜ＳＬ２０１（従ってゲート線数ｎは３以上、ソース線数ｍも３以上である）マトリックスの回路図を図２に示す。図２に示すマトリックスでは、個々の画素を駆動するＴＦＴ５のドレイン電極（画素電極）に接続された液晶セル６と、ＴＦＴ５のドレイン電極に接続された蓄積容量７とから構成されている。
【００１７】
さらに、ＴＦＴ５のゲート電極がゲート線ＧＬ１００に接続され、ＴＦＴ５のソース電極がソース線ＳＬ２０２に接続されている。また、液晶セル６の対向電極および蓄積容量７の他方の電極にはコモン電位ＶＣＯＭが与えられている。これらの配線や接続構成および画素の駆動方法は既に周知であり、以降特に説明はしない。
【００１８】
また、図１におけるゲート線駆動回路２はゲート線走査信号（図示しない）をシフトさせる垂直シフトレジスタ部８とゲート線駆動バッファ部９とを備えている。各々のゲート線駆動バッファ部９は、接続された各々のゲート線ＧＬに対して走査信号が出力される。垂直シフトレジスタ部８にはタイミングコントローラ４よりゲート線走査信号の元となるゲートクロック信号ＣＬＫＹおよび垂直スタート信号ＳＴＹなどの制御信号が入力される。
【００１９】
ソース線駆動回路３は、ソース線本数分のフリップフロップを内蔵した水平シフトレジスタ部１０と、デジタルデータバスライン１１と、ソース線本数分のラッチを内蔵した第１ラッチ回路部１２と第２ラッチ回路部１３と、ソース線本数分のＤ／Ａ変換回路を内蔵したＤ／Ａ変換回路部１４と、ソース線本数分のアンプ回路を内蔵したアナログアンプ部１５より構成され、前記各々のアンプ出力がソース信号線ＳＬ１〜ＳＬｍに夫々接続される。また、水平シフトレジスタ部１０にはタイミングコントローラ４より水平クロック信号ＣＬＫＸと水平スタート信号ＳＴＸが入力される。またタイミング調整のためラッチ回路４０がタイミングコントローラ４内またはタイミングコントローラ４とソース線駆動回路３との間に設置され、前記ラッチ回路４０を経て第1ラッチ回路部１２にデジタル階調データ（ＤＡＴＡ）が外部映像信号源（図示しない）より入力される。デジタルデータバスライン１１は、前記デジタル階調データ（ＤＡＴＡ）をｍ個のラッチ回路で構成される第１ラッチ回路部に階調データを接続するためのデータバス配線であり、本実施の形態では簡略化のために４ビット構成の階調データの例を示した。また、水平シフトレジスタ部１０と第１ラッチ回路部１２間にタイミング調整回路部１６が設置されている。
【００２０】
タイミングコントローラ４は、外部映像信号源（図示しない）からマスタクロック信号(ＭＣＬＫ)、水平同期信号(ＨＳＹＮＣ)、垂直同期信号(ＶＳＹＮＣ)を入力し、ソース線駆動回路３にシフトレジスタ制御信号(ＳＴＸ, ＣＬＫＸ等)を出力する。更に詳しく述べれば、
水平シフトレジスタ部１０に対し水平スタート信号ＳＴＸ、水平クロック信号ＣＬＫＸを、第２ラッチ回路部１３、Ｄ／Ａ変換回路部１４及びアナログアンプ部１５に対し水平クロック信号（ＣＬＫＸ）や出力ラッチ信号など各制御信号を出力する。
【００２１】
次に、ソース線駆動回路３の構成およびその動作について詳細に説明する。図３にソース線駆動回路３の構成を示すブロック図を示す。前述のようにソース線駆動回路３は、ｍ個のフリップフロップ回路から成る（ここでは図示せず）水平シフトレジスタ部１０、デジタルデータバスライン１１、ｍ個のＤ−ＦＦ回路から成るタイミング調整回路部１６、ｍ個のラッチ回路から成る第1ラッチ回路部１２、同様にｍ個のラッチ回路から成る第２ラッチ回路部１３、ｍ個のデジタル・アナログ変換回路（ＤＡＣ）から成るＤ／Ａ変換回路部１４およびｍ個のアンプ回路（Ａｍｐ）から成るアナログアンプ部１５とにより構成されている。本実施の形態では、デジタル階調データ(ＤＡＴＡ)の例として４ビットの階調データを採用した場合を示す。前記デジタル階調データ(ＤＡＴＡ)は、水平シフトレジスタ部１０からの第１の第１ラッチ信号ＮＥＴ１＿１、ＮＥＴ１＿２、・・・ＮＥＴ１＿ｍをタイミング調整回路部１６を介してタイミング調整した第２ラッチ信号ＬＡＴ１＿１、ＬＡＴ１＿２、・・・ＬＡＴ１＿ｍのタイミングに同期して第１ラッチ回路部１２にラッチされる。水平シフトレジスタ部１０の各出力には、タイミング調整回路１６を構成するｍ個のＤ−ＦＦ１７が接続され、その出力が前記第２ラッチ信号ＬＡＴ１＿１、ＬＡＴ１＿２、・・・ＬＡＴ１＿ｍとなる。Ｄ−ＦＦ１７には制御クロックＣＮＴが入力される。ここで、接尾符号“＿１”、“＿２”〜“＿ｍ”はソース線への対応を表す。“＿１”は１番目のソース線への対応を意味し、“＿ｍ”はｍ番目のソース線に対応する。
【００２２】
また、第１ラッチ回路部１２での一水平ライン分のデジタル階調データ(ＤＡＴＡ)のラッチが終了するまでの時間は一ライン期間と呼ばれる。第２ラッチ回路１３部は、前記第１ラッチ回路部１２内の各ラッチ回路が夫々異なるタイミングでラッチしたデータを同タイミングでラッチする。第２ラッチ回路部１３でのラッチ動作が終了した後、第１ラッチ回路部１２内のｍ個のラッチ回路は次の水平ラインのラッチ動作を順に行う。第１ラッチ回路部１２がラッチ動作を行っている最中に、その直前の水平ラインについて、Ｄ／Ａ変換回路部１４は第２ラッチ回路部１３でラッチされているデジタル階調データを入力してアナログ階調電圧に変換し出力する。このアナログ階調電圧はアナログアンプ部１５を経て、対応するソース信号線ＳＬに供給される。上述した動作を水平同期信号(ＨＳＹＮＣ)に同期して繰り返すことにより、液晶表示部１内の全画素表示領域に画像が表示される。
【００２３】
水平シフトレジスタ部１０には、タイミングコントローラ４より生成される水平クロック信号ＣＬＫＸおよび水平スタート信号ＳＴＸが入力され、前記第１ラッチ信号ＮＥＴ１＿１、ＮＥＴ１＿２、・・・ＮＥＴ１＿ｍを生成する。
【００２４】
ここで、水平シフトレジスタ部１０およびタイミング調整回路部１６の抜粋回路例（２段相当分）を図４に示す。本実施の形態における水平シフトレジスタ部１０は、Ｄ−ＦＦ主要部１８とバッファ部１９より構成される。Ｄ−ＦＦ主要部１８でシフトパルスが生成され、バッファ部１９を経て次段へのシフトパルスとなるとともに前記第１ラッチ信号としてタイミング調整回路部１６へ出力される。前記第１ラッチ信号を入力するタイミング調整回路部１６も同様にＤ−ＦＦ主要部２０とバッファ部２１により構成され、該バッファ部２１の出力は第1ラッチ回路部１２に入力する。
【００２５】
ここで、前述したように図４は、図３における水平シフトレジスタ部１０およびタイミング調整回路部１６のうち、1段目および２段目のみを抜粋して記載した図であり、実際には液晶表示部１内のソース線ＳＬの本数ｍに対応して、水平シフトレジスタ部１０内にはｍ個のＤ−ＦＦ主要部１８とバッファ部１９が、タイミング調整回路部１６内にはｍ個のＤ−ＦＦ主要部２０とバッファ部２１が内蔵されている。
【００２６】
次に、図５に水平クロック信号(ＣＬＫＸ)発生回路例を示す。外部基準信号であるマスタクロック信号(ＭＣＬＫ)は、レベルシフト回路２２によりレベル変換され、さらにバッファ回路２３を経てＤ−ＦＦ主要部１８に供給されると共に、第２ラッチ回路部、Ｄ／Ａ変換回路部およびアナログアンプ部等の制御信号を生成する回路部（図示せず）へも入力される。
【００２７】
図６にＤ−ＦＦ主要部２０に入力される制御クロックＣＮＴの生成回路を示す。外部基準信号であるマスタクロック信号(ＭＣＬＫ)をレベルシフト回路２４によりレベル変換を行い、さらにバッファ回路２５を経て出力される。このバッファ部２５は、この制御クロックＣＮＴ信号線にぶらさがる（接続される）全負荷に対し、入力信号に対する出力遅延時間が最小となるようそのトランジスタ間のサイズ比およびインバータの段数が最適化されている。
【００２８】
ここで、本実施の形態におけるＤ−ＦＦ主要部１８および２０にて採用したＤ−ＦＦ回路の凡例として図７にその回路構成を示す。マスタラッチ部２７とスレーブラッチ部２８で構成されたＤ−ＦＦのラッチ部２６は、入力端子（ＩＮ）と出力端子（ＯＵＴ）を持ち、四つのクロックドインバータと二つのインバータで構成され、前記クロックドインバータのクロックは、入力クロック（ＣＬＯＣＫ）から正負２種類の論理をもつクロック（ＣＬＫ，／ＣＬＫ）信号を生成するクロックバッファ回路２９から供給される。このクロックバッファ回路２９のクロック（ＣＬＫ，／ＣＬＫ）出力は、対応するＤ−ＦＦのラッチ部２６のみに供給されており、クロック信号の遅延を避けるため、隣接する前後段のＤ−ＦＦなどとの共用はしない。
【００２９】
なお、以下、別図面にて夫々記載されるＤ−ＦＦの入力（ＩＮ）、出力（ＯＵＴ）およびクロック（ＣＬＯＣＫ）の各符号は接続状態に応じて適切に変更される。
【００３０】
さらに、クロックドインバータの凡例としてその構成を図８に示す。図８（ａ）で示した回路符号で本実施の形態にて記載されるクロックドインバータは、図８（ｂ）で示したクロック入力用ＰチャネルトランジスタＭＰ１、信号入力用ＰチャネルトランジスタＭＰ２、及びクロック入力用ＮチャネルトランジスタＭＮ２、信号入力用ＮチャネルトランジスタＭＮ１より構成される。なお、以下、別図面にて夫々記載されるトランジスタの呼称、ゲート端子名（ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ）、入力（ＩＮ）、出力（ＯＵＴ）の各符号は接続状態に応じて適宜変更される。また、図８（ｃ）で示したクロックドインバータ回路は、図８（ｂ）の接続方法を変えた変形であり、こちらの回路構成を使用しても特に問題はない。
【００３１】
ここで、前記図７に記載のＤ−ＦＦ主要部の回路構成を前述の図４におけるタイミング調整回路部１６内のＤ−ＦＦ１７へ適用した例を図９に示す。Ｄ−ＦＦラッチ部３０のクロック信号（ＢＣＮＴ，／ＢＣＮＴ）は、制御クロックＣＮＴを入力としてＢＣＮＴ，／ＢＣＮＴを出力するクロックバッファ回路３１から供給される。即ち、図８におけるＣＬＯＣＫ信号が制御クロックＣＮＴに、ＣＬＫがＢＣＮＴに、／ＣＬＫが／ＢＣＮＴに夫々置き換わった構成となっている。
【００３２】
次に、図１０に本実施の形態におけるタイミング図を示す。水平シフトレジスタ部１０の出力信号である第１ラッチ信号（ＮＥＴ＿１,ＮＥＴ＿２〜ＮＥＴ＿ｍ）は、水平クロック信号ＣＬＫＸの立ち上がりエッジに同期してパルス出力がされる。水平クロック信号ＣＬＫＸは、マスタクロック信号ＭＣＬＫに対し出力遅延時間（ｔｄ１）が大きいため、前記第１ラッチ信号（ＮＥＴ＿１,ＮＥＴ＿２〜ＮＥＴ＿ｍ）もマスタクロックＭＣＬＫに対する遅延が大きい。Ｄ−ＦＦ主要部２０は、制御クロックＣＮＴが”Ｌ”の期間、入力データを取り込み、次に制御クロックＣＮＴが”Ｈ“となると、取り込んだ入力データを出力する。この制御クロックＣＮＴは、水平クロック信号ＣＬＫＸに比べマスタクロックＭＣＬＫに対する出力遅延時間（ｔｄ２）が小さい。これは、図５に示す水平クロック信号（ＣＬＫＸ）発生回路は、水平クロック信号(ＣＬＫＸ)が水平シフトレジスタを駆動する以外にも、第２ラッチ回路部１３、Ｄ／Ａ変換回路部１４、アナログアンプ部を制御するためのクロック信号ともなるため、その負荷が大きく、大きな駆動能力を必要とするため多くのインバータ段数を必要とする。その結果、出力遅延時間（ｔｄ１）が大きくなる。制御クロックＣＮＴはその負荷がタイミング調整回路のみであるため、多くのインバータ段数を必要とせず、水平クロック信号ＣＬＫＸに比べマスタクロックＭＣＬＫに対する出力遅延時間（ｔｄ２）が小さい。
【００３３】
このようにマスタクロック信号ＭＣＬＫに対する制御クロックＣＮＴの出力遅延時間（ｔｄ２）は、水平クロック信号ＣＬＫＸの出力遅延時間（ｔｄ１）より少ないため、Ｄ−ＦＦ２０の出力である第２ラッチ信号（ＬＡＴ１＿１、ＬＡＴ１＿２、・・・ＬＡＴ１＿ｍ）は、ＴＦＴのトランジスタ特性が悪い方へばらついた場合でもマスタクロックＭＣＬＫに対する遅延が小さく、特殊な同期信号を外部映像信号源（図示しない）から入力することなく、前記信号減から入力されるデジタル階調データを正常にラッチすることが可能となる。なお、図１０におけるタイミング図では、図４のバッファ部２１での遅延時間やクロックバッファ回路２９のクロック信号ＣＬＫとクロック信号／ＣＬＫ間のタイミング遅延差は無視しているが、実際の回路設計時は、前記遅延も見込んで全体のタイミング調整が行われるのは言うまでもない。
【００３４】
また、上記図７に記載のＤ−ＦＦ主要部の回路構成は、タイミング調整回路部１６だけではなく、水平シフトレジスタ部１０内のＤ−ＦＦ主要部１８にも適用することができる。この場合、前述の図７におけるＤ−ＦＦラッチ部２６の入力端子ＩＮが水平スタート信号ＳＴＸまたは前段のＮＥＴ出力信号（ＮＥＴ＿１,ＮＥＴ＿２〜ＮＥＴ＿ｍ）に接続され、出力端子ＯＵＴはバッファ部１９の入力に接続される。またクロックバッファ回路２９のＣＬＯＣＫ入力は、水平クロック信号ＣＬＫＸ信号が接続される。
【００３５】
実施の形態２．
本実施の形態においては、ＴＦＴ液晶表示装置のソース線駆動回路３、特にタイミング調整回路１６に内蔵するＤ−ＦＦ回路として、前述の実施の形態１の図７で説明したＤ−ＦＦ回路の代わりに図１１で示したＤ−ＦＦ回路を採用した例を示す。図１１は本実施の形態おけるＤ−ＦＦ回路に使用するＤ−ＦＦ主要部の凡例である。図１１に示すように、クロックバッファ回路３２において、Ｄ−ＦＦ回路のラッチ部２６を構成するマスタラッチ部２７用クロックとスレーブラッチ部２８用クロックとを分離している。マスタラッチ部２７に入力するクロック信号（ＣＬＫ１、／ＣＬＫ１）は、基準クロック信号からからのインバータ段数が４段であり、スレーブラッチ部２８に入力するクロック信号（ＣＬＫ２、／ＣＬＫ２）のインバータ段数２段より多くのインバータを経由している。従って、マスタラッチ部２７に入力するクロック信号はスレーブラッチ部２８に入力するクロック信号と比べて基準クロック信号（ＣＬＯＣＫ）からの遅延が大きい。
【００３６】
ここで、本実施の形態では、前記Ｄ−ＦＦ回路以外のＴＦＴ液晶表示装置の構成については、前述の実施の形態１と同様であるので、ここでは重複して冗長になるのを避けるため、以降はＤ−ＦＦ回路以外の説明を省略する。
【００３７】
図１２に本実施の形態におけるＤ−ＦＦ回路のタイミング図を示す。入力信号ＩＮはＴ１の期間に“Ｈ”になる。この“Ｈ”信号は、伝送用クロックドインバータＣＩ１に入力されるクロック信号／ＣＬＫ１が“Ｈ”の期間（期間Ｔ１〜 Ｔ２の一部）、伝送用クロックドインバータＣＩ１の直列接続した２個のＮチャネルトランジスタＭＮ１，ＭＮ２（図８ｂ参照）が共にＯＮし、次のノードへ伝送される。このクロック信号／ＣＬＫ１は基準クロック信号ＣＬＯＣＫに対し遅延が大きいため、十分なラッチタイミングマージン（ｔｓｕ）が確保できる。ここで、Ｔ１、Ｔ２は基準クロックＣＬＯＣＫの半周期期間である。
【００３８】
次に伝送用クロックドインバータＣＩ１に入力されるクロック信号／ＣＬＫ１が“Ｌ”になり（期間Ｔ２の一部期間）、伝送用クロックドインバータＣＩ１はＯＦＦし、帰還用クロックドインバータＣＩ２に入力されるクロック信号ＣＬＫ１が“Ｈ”になった時点で帰還用クロックドインバータＣＩ２がＯＮし、入力された“Ｈ”データがマスタラッチ部２７にラッチされる。
【００３９】
また、入力された“Ｈ”データは、伝送用クロックドインバータＣＩ３に入力されるクロック信号ＣＬＫ２が“Ｈ”になることで（期間Ｔ２の一部期間）、伝送用クロックドインバータＣＩ３の２個のＮチャネルトランジスタＭＮ１、ＭＮ２（図８ｂ参照）が共にＯＮし、出力ＯＵＴへ出力される。このクロック信号ＣＬＫ２信号は基準クロック信号ＣＬＯＣＫに対し遅延が小さいため、出力信号ＯＵＴは、基準クロック信号ＣＬＯＣＫに対し出力遅延時間（ｔｄｒ）が小さくなる。
【００４０】
次に、入力信号ＩＮはＴ３の期間に“Ｌ”になる。この“Ｌ”信号は、伝送用クロックドインバータＣＩ１に入力されるクロック信号ＣＬＫ１が“Ｌ”の期間（期間Ｔ３〜Ｔ４の一部）、伝送用クロックドインバータＣＩ１の直列接続された２個のＰチャネルトランジスタＭＰ１、ＭＰ２（図８ｂ参照）が共にＯＮし、次のノードへ伝送される。このクロック信号ＣＬＫ１は基準クロック信号ＣＬＯＣＫに対し遅延が大きいため、十分なラッチタイミングマージン（ｔｓｕ）が確保できる。ここで、Ｔ３、Ｔ４は前記Ｔ１、Ｔ２と同様に基準クロックＣＬＯＣＫの半周期期間である。
【００４１】
次に伝送用クロックドインバータＣＩ１に入力されるクロック信号ＣＬＫ１が“Ｈ”になり、伝送用クロックドインバータＣＩ１はＯＦＦし、帰還用クロックドインバータＣＩ２に入力されるクロック信号／ＣＬＫ１が“Ｌ”になった時点で帰還用クロックドインバータＣＩ２がＯＮし、入力された“Ｌ”データがマスタラッチ部２７にラッチされる。
【００４２】
また、伝送用クロックドインバータＣＩ３に入力されるクロック信号／ＣＬＫ２が“Ｌ”になった時点で、伝送用クロックドインバータＣＩ３の直列接続された２個のＰチャネルトランジスタＭＰ１、ＭＰ２（図８ｂ参照）が共にＯＮし、入力信号の“Ｌ”データが出力ＯＵＴへ出力される。このクロック信号／ＣＬＫ２信号は基準クロック信号ＣＬＯＣＫに対し遅延が小さいため、出力信号ＯＵＴは、基準クロック信号ＣＬＯＣＫに対し出力遅延時間（ｔｄｆ）が小さくなる。
【００４３】
ここで、前記図１１に記載のＤ−ＦＦ主要部の回路構成を前述の図４におけるタイミング調整回路部１６内のＤ−ＦＦ１７へ適用する場合は、図１１にて記載のＤ−ＦＦラッチ部２６の入力（ＩＮ）、出力（ＯＵＴ）およびクロックバッファ回路３２のクロック（ＣＬＯＣＫ）入力の各符号は接続状態に対応して適切に変更される。即ち、ＩＮはＮＥＴに、ＯＵＴはＬＡＴ１に、ＣＬＯＣＫは制御クロックＣＮＴに対応して実施の形態１と同様に配線される。
【００４４】
さらに、上記図１１に記載のＤ−ＦＦ主要部の回路構成は、タイミング調整回路部１６だけではなく、水平シフトレジスタ部１０内のＤ−ＦＦ主要部１８にも適用することができる。この場合、前述の図１１におけるＤ−ＦＦラッチ部２６の入力端子ＩＮが水平スタート信号ＳＴＸまたは前段のＮＥＴ出力信号に接続され、出力端子ＯＵＴはバッファ部１９の入力に接続される。またクロックバッファ回路３２のＣＬＯＣＫ入力は、水平クロック信号ＣＬＫＸ信号が接続される。
【００４５】
なお、実際のソース線駆動回路の回路設計時は、図１２におけるクロック信号ＣＬＫ１とクロック信号／ＣＬＫ１およびクロック信号ＣＬＫ２とクロック信号／ＣＬＫ２の遅延時間および、前記バッファ部３２内の遅延も見込んで全体のタイミング調整が行われるのは言うまでもない。
【００４６】
実施の形態３．
本実施の形態においては、ＴＦＴ液晶表示装置のソース線駆動回路３に内蔵するＤ−ＦＦ回路として、前述の実施の形態１の図７で説明したＤ−ＦＦ回路の代わりに図１３で示したＤ−ＦＦ回路を採用した例を示す。図１３は本実施の形態おけるＤ−ＦＦ回路に使用するＤ−ＦＦ主要部の凡例である。図１３に示すように、Ｄ−ＦＦのラッチ部３５を構成するマスタラッチ部３３とスレーブラッチ部３４にトランスミッションゲートを用いた。また、クロックバッファ回路３２は実施の形態２同様、入力されるクロック信号を２系統化し、マスタラッチ部３３に入力されるクロック信号（ＣＬＫ１、／ＣＬＫ１）の基準クロック信号からからのインバータ段数を、スレーブラッチ部３４に入力されるクロック信号（ＣＬＫ２、／ＣＬＫ２）の基準クロック信号（ＣＬＯＣＫ）からからのインバータ段数より大きくするものである。また、本実施の形態では、前記Ｄ−ＦＦ回路以外のＴＦＴ液晶表示装置の構成については、前述の実施の形態１と同様であるので、ここでは重複して冗長になるのを避けるため、以降はＤ−ＦＦ回路以外の説明を省略する。
【００４７】
先ず、トランスミッションゲートの動作について説明する。トランスミッションゲートは入力信号が“Ｈ”レベルの時、Ｐチャネルトランジスタが強くＯＮする。特に多結晶シリコンＴＦＴの場合、トランジスタのしきい値が単結晶シリコンに比べ大きいため特にその傾向は強い。従って、“Ｈ”レベルの入力信号をトランスミッションゲートがＯＮし伝送するタイミングは、入力信号が変化しない場合、トランスミッションゲートのＰチャネルトランジスタに入力されるクロック信号の立下りエッジになる。
【００４８】
また、トランスミッションゲートは入力信号が“Ｌ”レベルの時、Ｎチャネルトランジスタが強くＯＮする。特に多結晶シリコンＴＦＴの場合、トランジスタのしきい値が単結晶シリコンに比べ大きいため特にその傾向は強い。従って、“Ｌ”レベルの入力信号をトランスミッションゲートがＯＮし伝送するタイミングは、入力信号が変化しない場合、トランスミッションゲートのＮチャネルトランジスタに入力されるクロック信号の立ち上がりエッジになる。
【００４９】
次に、図１２のタイミング図にて動作を説明する。入力信号ＩＮはＴ１の期間に“Ｈ”になる。この“Ｈ”信号は、伝送用トランスミッションゲートＴＧ１に入力されるクロック信号ＣＬＫ１が“Ｌ”の期間（期間Ｔ１〜 Ｔ２の一部）、伝送用トランスミッションゲートＴＧ１がＯＮし次のノードへ伝送される。このクロック信号ＣＬＫ１は、基準クロック信号ＣＬＯＣＫに対し遅延が大きいため、十分なラッチタイミングマージン（ｔｓｕ）が確保できる。
【００５０】
次に帰還用トランスミッションゲートＴＧ２に入力されるクロック信号／ＣＬＫ１が“Ｌ”になった時点で帰還用トランスミッションゲートＴＧ２がＯＮし、入力された“Ｈ”データがマスタラッチ部３３にラッチされる。
【００５１】
また、伝送用トランスミッションゲートＴＧ３に入力されるクロック信号ＣＬＫ２が“Ｈ”になった時点で、伝送用トランスミッションゲートＴＧ３がＯＮし、入力データが出力ＯＵＴへ出力される。このクロック信号ＣＬＫ２信号は基準クロック信号（ＣＬＯＣＫ）に対し遅延が小さいため、出力信号ＯＵＴは基準クロック信号（ＣＬＯＣＫ）に対し遅延が小さくなる。
【００５２】
次に入力信号ＩＮはＴ３の期間に“Ｌ”になる。この“Ｌ”信号は、伝送用トランスミッションゲートＴＧ１に入力されるクロック信号／ＣＬＫ１が“Ｈ”の期間（期間Ｔ３〜Ｔ４の一部）、伝送用トランスミッションゲートＴＧ１がＯＮし、次のノードへ伝送される。このクロック信号／ＣＬＫ１は基準クロック信号ＣＬＯＣＫに対し遅延が大きいため、十分なラッチタイミングマージンが確保できる。
【００５３】
次に帰還用トランスミッションゲートＴＧ２に入力されるクロック信号ＣＬＫ１が“Ｈ”になった時点で帰還用トランスミッションゲートＴＧ２がＯＮし、入力された“Ｌ”データがマスタラッチ部３３にラッチされる。
【００５４】
また、伝送用トランスミッションゲートＴＧ３に入力されるクロック信号／ＣＬＫ２が“Ｌ”になった時点で、伝送用トランスミッションゲートＴＧ３がＯＮし、入力データが出力ＯＵＴへ出力される。このクロック信号／ＣＬＫ２信号は基準クロック信号ＣＬＯＣＫに対し遅延が小さいため、出力信号ＯＵＴは、基準クロック信号ＣＬＯＣＫに対し遅延が小さくなる。
【００５５】
図１４の符号３６に、前記ラッチ部３５にクロックを供給するクロックバッファ回路の別の実施の形態を示す。この例の場合、基準クロック信号ＣＬＯＣＫに付加される容量負荷を小さくすることが可能になる。また、トランジスタ数を少なくすることが可能なため、レイアウト面積の増加を防ぐことが可能になり、また低消費電力化も可能になる。
【００５６】
前述の実施の形態２および３にて説明したように、マスタラッチ部用クロック信号とスレーブラッチ部用クロック信号を分離することにより、夫々のクロック信号線にぶら下がる付加（入力容量）を少なくすることができ、同時にマスタラッチ部用クロック信号ＣＬＫ１、／ＣＬＫ１に対して、スレーブラッチ部用クロック信号ＣＬＫ２、／ＣＬＫ２の基準クロックＣＬＯＣＫに対する遅延を少なくすることができる。その結果、出力信号ＯＵＴは基準クロック信号ＣＬＯＣＫに対し遅延が小さくなる。
【００５７】
なお、実施の形態２および実施の形態３で示したＤ−ＦＦ回路は、実施の形態１で示した第１ラッチ信号のタイミング調整に限らず、タイミングコントローラ４に用いても同様の効果が得られる。なお、実施の形態２および実施の形態３で示したＤ−ＦＦ主要部の凡例を実施の形態１で示した第１ラッチ信号のタイミング調整に適用する場合、基準クロック信号ＣＬＯＣＫが制御クロックＣＮＴに相当する。
【００５８】
実施の形態４．
本実施の形態においては、ＴＦＴ液晶表示装置のソース線駆動回路３に内蔵するＤ−ＦＦ回路として、前述の実施の形態１の図７で説明したＤ−ＦＦ回路の代わりに図１５で示したＤ−ＦＦ回路を採用した例を示す。図１５は本実施の形態おけるＤ−ＦＦ回路に使用するＤ−ＦＦ主要部の凡例である。本実施の形態では、前記Ｄ−ＦＦ回路および入力信号ＩＮの極性以外のＴＦＴ液晶表示装置の構成については、前述の実施の形態１と同様であるので、ここでは重複して冗長になるのを避けるため、以降はＤ−ＦＦ回路以外の説明を省略する。
【００５９】
図１５に示すように、Ｄ−ＦＦ回路のラッチ部３７において、マスタラッチ部２７の入力側にインバータ（ＩＮＶ１）を追加しており、反転型Ｄ−ＦＦ回路である。またクロックバッファ回路３８信号は、インバータを１段挿入した出力をクロック信号（／ＣＬＫ）、２段挿入した出力をクロック信号（ＣＬＫ）としている。また、本実施の形態おけるＤ−ＦＦ回路に使用するＤ−ＦＦ主要部（図１６）のＩＮ、ＯＵＴ端子およびＣＬＯＣＬ端子は採用する回路部位によって、適宜配線される。
【００６０】
前述のように前記Ｄ−ＦＦ主要部のラッチ部３７を構成するクロックドインバータへ入力するクロック信号（ＣＬＫ）は、基準クロック信号（ＣＬＯＣＫ）から、インバータ２個を用いて生成される。即ち、基準クロック信号（ＣＬＯＣＫ）と逆相のクロック信号（／ＣＬＫ）は、基準クロック信号（ＣＬＯＣＫ）からインバータ１段（ＩＮＶ３）を経て出力され、さらにインバータ１段（ＩＮＶ４）を経て基準クロック信号（ＣＬＯＣＫ）と同相のクロック信号（ＣＬＫ）が出力される。従って、クロック信号（／ＣＬＫ）はクロック信号ＣＬＫより基準クロック信号（ＣＬＯＣＫ）からの遅延が小さい。
【００６１】
図１６に前記Ｄ−ＦＦ主要部のタイミング図を示す。図１５および図１６を用いて動作を説明する。入力信号ＩＮはインバータＩＮＶ１により論理反転しノードＡに出力される。入力信号ＩＮがＴ１の期間途中で“Ｈ”になるとノードＡは“Ｌ”になる。この“Ｌ”信号は、伝送用クロックドインバータＣＩ１に入力されるクロック信号（ＣＬＫ）が“Ｌ”状態の時、伝送用クロックドインバータＣＩ１の直列接続された２個のＰチャネルトランジスタＭＰ１、ＭＰ２（図８ｂ参照）が共にＯＮし、次のノードへ伝送される。
【００６２】
次にＴ２期間の途中で、伝送用クロックドインバータＣＩ１に入力されるクロック信号（ＣＬＫ）が“Ｈ”になり、クロックドインバータＣＩ１はＯＦＦする。また、帰還用クロックドインバータＣＩ２に入力されるクロック信号（／ＣＬＫ）が“Ｌ”になった時点で帰還用クロックドインバータＣＩ２がＯＮし、ノードＡから入力された“Ｌ”データがマスタラッチ部２７にラッチされる。同時に、伝送用クロックドインバータＣＩ３に入力されるクロック信号（／ＣＬＫ）が“Ｌ”になり、伝送用クロックドインバータＣＩ３の-直列接続された２個のＰチャネルトランジスタＭＰ１、ＭＰ２（図８ｂ参照）が共にＯＮし、データが出力ＯＵＴへ出力される。このクロック信号（／ＣＬＫ）が基準クロック信号ＣＬＯＣＫに対し遅延が小さいため、出力信号ＯＵＴは、基準クロック信号ＣＬＯＣＫに対し出力遅延時間（ｔｄ）が小さくなる。
【００６３】
一般に、デジタル階調データ（ＤＡＴＡ）をラッチする第１ラッチ回路部１２のラッチタイミングを決める第２ラッチ信号ＬＡＴ１＿１、ＬＡＴ１＿２、・・・ＬＡＴ１＿ｍは、特に“Ｌ”出力の遅延時間（ｔｄ）を小さく抑えることが必要になる。“Ｈ”期間が延びると、次のデータ信号を取り込んでしまうためである。本実施の形態では、前述のように出力信号ＯＵＴの基準クロック信号ＣＬＯＣＫに対する出力遅延遅延（ｔｄ）を小さくすることができ、次のデータ信号を取り込んでしまう誤ラッチに対し有利である。
【００６４】
本実施の形態ではＤ−ＦＦ回路を構成するクロックドインバータへ入力されるクロック信号の生成が最小のインバータ２個だけで生成されるため、インバータ自身のレイアウトおよびクロック信号の配線の引き回しによるレイアウト面積の増加を防ぐことが可能になる。
【００６５】
なお、実際には、インバータＩＮＶ１により、入力信号ＩＮとノードＡ間には遅延が生じるが、基準クロック信号にぶらさがる全負荷と比べるとインバータＩＮＶ１の容量負荷が小さいこと、またインバータＩＮＶ１の出力負荷も小さいため、その遅延時間は小さい。
【００６６】
さらに、本実施の形態では入力信号ＩＮに対して出力信号ＯＵＴが論理反転しているため、特にＤ−ＦＦ回路にて論理反転が必要な場合に採用すると外部にインバータを付加する必要が無く、それによる遅延を減らすことができる。例えば、前述の図４における水平シフトレジスタに採用すればバッファ部１９のインバータ段数を減らすことも可能である。
【００６７】
本実施の形態では、Ｄ−ＦＦ回路としてクロックドインバータについて説明したが、トランスミッションゲートを用いた場合にでも同様の効果が得られる。
【００６８】
また、本実施の形態で採用したクロックバッファ回路３８の回路構成、即ちＩＮＶ３とＩＮＶ４の２つのインバータにてＣＬＫ、／ＣＬＫを生成する構成は、前述の実施の形態１におけるクロックバッファ回路２９に採用することもできる。
【００６９】
また、前述の様に、Ｄ−ＦＦ回路の出力信号ＯＵＴが正論理（“Ｈ”で信号が有効）の場合、基準クロックＣＬＯＣＫに対する出力信号ＯＵＴの立下り点の出力遅延時間（ｔｄ）は、次に接続されるラッチ回路における誤ラッチの有無を決める重要な要因になる。前記出力信号ＯＵＴの立下り点は前述の実施の形態４にて例示したように、スレーブラッチ部３７の伝送用クロックドインバータＣＩ３に入力されるクロック信号（／ＣＬＫ）の立下りタイミングに依存している。更に詳しく述べれば、前記クロック信号（／ＣＬＫ）が“Ｌ”となると、前記クロックドインバータＣＩ３のＰチャンネルトランジスタＭＰ１、ＭＰ２が共にＯＮし、クロックドインバータＣＩ３の出力が“Ｈ”となるため、出力信号ＯＵＴが“Ｌ”となるからクロック信号（／ＣＬＫ）の立下りタイミングは、出力信号ＯＵＴの立下り点の出力遅延時間（ｔｄ）を決めていると言えるのである。
【００７０】
そこで、実施の形態４のように、入力信号ＩＮが負論理で、出力信号が正論理の場合、Ｄ−ＦＦ回路内にインバータＩＮＶ１を付加して、当該インバータ付加による遅延を最小にして（インバータの入力容量および負荷容量が小さいため）、入力信号ＩＮと出力信号ＯＵＴ間を論理を反転させ、かつ出力信号ＯＵＴの立下り点の出力遅延時間（ｔｄ）を小さくすることができる。
【００７１】
実施の形態５．
図１７は本実施の形態おけるＤ−ＦＦ回路に使用するＤ−ＦＦ主要部の凡例である。前述の実施の形態４（図１５）との違いは、ＩＮＶ１の代わりにスレーブラッチ回路の直前にインバータＩＮＶ２を１段入れるのみであり、同様に反転型Ｄ−ＦＦ回路である。また、本実施の形態おけるＤ−ＦＦ回路に使用するＤ−ＦＦ主要部（図１５）のＩＮ、ＯＵＴ端子およびＣＬＯＣＫ端子は採用する回路部位によって、適宜配線される。これ以外のＴＦＴ液晶表示装置に関する構成は、前述の実施の形態４と同一であるので、ここでは説明を省略する。
【００７２】
図１８に本実施の形態おけるＤ−ＦＦ主要部のタイミング図を示す。図１７および図１８を用いて動作を説明する。入力信号ＩＮがＴ１の期間の途中で“Ｈ”になると、この“Ｈ”信号は、伝送用クロックドインバータＣＩ１に入力されるクロック信号（／ＣＬＫ）が“Ｈ”状態の時、クロックドインバータＣＩ１の直列接続された２個のＮチャネルトランジスタＭＮ１、ＭＮ２（図８ｂ参照）が共にＯＮし、次のノードへ伝送される。そして、ノードＢがインバータＩＮＶ２により論理反転され“Ｌ”レベルになる。
【００７３】
次にＴ２の期間途中で、伝送用クロックドインバータＣＩ１に入力されるクロック信号（／ＣＬＫ）が“Ｌ”になり、伝送用クロックドインバータＣＩ１はＯＦＦし、帰還用クロックドインバータＣＩ２に入力されるクロック信号（ＣＬＫ）が“Ｈ”になった時点で帰還用クロックドインバータＣＩ２がＯＮし、入力された“Ｈ”データがマスタラッチ部２７にラッチされる。また、伝送用クロックドインバータＣＩ３に入力されるクロック信号（／ＣＬＫ）が“Ｌ”になった時点で伝送用クロックドインバータＣＩ３の直列接続された２個のＰチャネルトランジスタＭＰ１、ＭＰ２（図８ｂ参照）が共にＯＮし、ノードＢの“Ｌ”データが出力ＯＵＴへ出力される。このクロック信号（／ＣＬＫ）が基準クロック信号（ＣＬＯＣＫ）に対し遅延が小さいため、出力信号ＯＵＴは、基準クロック信号ＣＬＯＣＫに対し出力遅延時間（ｔｄ）が小さくなる。このように、出力遅延を抑える必要がある入力信号“Ｌ”の出力遅延時間（ｔｄ）を小さくすることが可能となる。
【００７４】
本実施の形態の場合、実施の形態の４と同様にＤ−ＦＦ回路を構成するクロックドインバータへ入力されるクロック信号の生成が最小のインバータ２個だけで生成されるため、インバータ自身のレイアウトおよびクロック信号の配線の引き回しによるレイアウト面積の増加を防ぐことが可能になる。
【００７５】
本実施の形態では、Ｄ−ＦＦ回路としてクロックドインバータについて説明したが、トランスミッションゲートを用いた場合にでも同様の効果が得られる。
【００７６】
また、実施の形態４および実施の形態５で示したＤ−ＦＦ回路は、実施の形態１で示した第１ラッチ信号のタイミング調整に限らず、タイミングコントローラに用いても同様の効果が得られる。
【００７７】
なお、実施の形態４および実施の形態５で示したＤ−ＦＦ回路を実施の形態１で示した第１ラッチ信号のタイミング調整に適用する場合、基準クロック信号ＣＬＯＣＫが制御クロックＣＮＴに相当する。
【００７８】
また、前述の様に、Ｄ−ＦＦ回路の出力信号ＯＵＴが正論理（“Ｈ”で信号が有効）の場合、基準クロックＣＬＯＣＫに対する出力信号ＯＵＴの立下り点の出力遅延時間（ｔｄ）は、次に接続されるラッチ回路における誤ラッチの有無を決める重要な要因になる。前記出力信号ＯＵＴの立下り点は前述の実施の形態５にて例示したように、スレーブラッチ部３９の伝送用クロックドインバータＣＩ３に入力されるクロック信号（／ＣＬＫ）の立下りタイミングに依存している。更に詳しく述べれば、前記クロック信号（／ＣＬＫ）が“Ｌ”となると、前記クロックドインバータＣＩ３のＰチャンネルトランジスタＭＰ１、ＭＰ２が共にＯＮし、クロックドインバータＣＩ３の出力が“Ｈ”となるため、出力信号ＯＵＴが“Ｌ”となるからクロック信号（／ＣＬＫ）の立下りタイミングは、出力信号ＯＵＴの立下り点の出力遅延時間（ｔｄ）を決めていると言えるのである。
【００７９】
そこで、実施の形態５のように、入力信号ＩＮが負論理で、出力信号が正論理の場合、Ｄ−ＦＦ回路内にインバータＩＮＶ２を付加して、当該インバータ付加による遅延を最小にして（インバータの入力容量および負荷容量が小さいため）、入力信号ＩＮと出力信号ＯＵＴ間を論理を反転させ、かつ出力信号ＯＵＴの立下り点の出力遅延時間（ｔｄ）を小さくすることができる。
【００８０】
実施の形態４および５で説明したように、Ｄ−ＦＦ回路の出力信号ＯＵＴが正論理の場合、クロックドインバータＣＩ３に入力するクロック信号（／ＣＬＫ）の立下りタイミングが出力信号ＯＵＴの立下り点の出力遅延時間（ｔｄ）を決める要因となっているが、前記出力信号が負論理（“Ｌ”で信号が有効）となる個所にてＤ−ＦＦ回路を使用する回路構成の場合、基準クロックＣＬＯＣＫに対する出力信号ＯＵＴの立上りタイミングの出力遅延時間（ｔｄ）が次に接続されるラッチ回路における誤ラッチの有無を決める重要な要因になる。この場合、出力信号ＯＵＴの立上りタイミングは、クロックドインバータＣＩ３に入力されるクロック信号ＣＬＫの立上りタイミングに依存する。更に詳しく述べれば、前記クロック信号ＣＬＫが“Ｈ”となると、前記クロックドインバータＣＩ３のＮチャンネルトランジスタＭＮ１、ＭＮ２が共にＯＮし、クロックドインバータＣＩ３の出力が“Ｌ”となるため、出力信号ＯＵＴが“Ｈ”となるからクロック信号ＣＬＫの立上りタイミングは、出力信号ＯＵＴの立上り点の出力遅延時間（ｔｄ）を決めていると言えるのである。
【００８１】
そこで、出力信号ＯＵＴの立上り点の出力遅延時間（ｔｄ）を少なくするためには基準クロックからクロック信号ＣＬＫ生成する間の遅延を最小にすることが重要であり、この場合、例えば基準クロックとして負論理を採用して基準クロック（／ＣＬＯＣＫ）をクロックバッファ回路３８に入力し、クロック信号ＣＬＫを一段のインバータＩＮＶ３にて生成する方法が考えられる。
【００８２】
なお、本実施の形態１乃至５では、液晶表示部１のカラー表示への対応について、特に言及していないが、液晶表示装置１００へ入力するＤＡＴＡ数をＲ（赤）Ｇ（緑）Ｂ（青）用として３倍にして、ソース線駆動回路３の規模も３倍とし、画素をＲＧＢのストライプ配置とすれば、カラー表示への対応も容易である。
【図面の簡単な説明】
【００８３】
【図１】この発明を実施するための実施の形態１乃至５における液晶表示装置の構成図である。
【図２】この発明を実施するための実施の形態１乃至５における液晶表示部の構成図である。
【図３】この発明を実施するための実施の形態１乃至５におけるソース線駆動回路の構成図である。
【図４】この発明を実施するための実施の形態１乃至５における水平シフトレジスタ部および第１ラッチ回路部の構成図である。
【図５】この発明を実施するための実施の形態１乃至５における水平クロック信号発生回路の構成図である。
【図６】この発明を実施するための実施の形態１乃至５における制御クロックＣＮＴ生成回路の構成図である。
【図７】この発明を実施するための実施の形態１におけるＤ−ＦＦ主要部の汎例を示す構成図である。
【図８】この発明を実施するための実施の形態１乃至５におけるクロックドインバータ汎例を示す構成図である。
【図９】の発明を実施するための実施の形態１におけるＤ−ＦＦ主要部の構成図である。
【図１０】この発明を実施するための実施の形態１乃至５おける水平シフトレジスタ部および第１ラッチ回路部の動作を表すタイミング図である。
【図１１】この発明を実施するための実施の形態２におけるＤ−ＦＦ主要部の汎例を示す構成図である。
【図１２】この発明を実施するための実施の形態２におけるＤ−ＦＦ主要部の動作を表すタイミング図である。
【図１３】この発明を実施するための実施の形態３におけるＤ−ＦＦ主要部の汎例を示す回路図である。
【図１４】この発明を実施するための実施の形態３におけるクロックバッファ回路の別の実施の形態を示す回路図である。
【図１５】この発明を実施するための実施の形態４におけるＤ−ＦＦ主要部の汎例を示す回路図である。
【図１６】この発明を実施するための実施の形態４におけるＤ−ＦＦ主要部の動作を表すタイミング図である。
【図１７】この発明を実施するための実施の形態５におけるＤ−ＦＦ主要部の汎例を示す回路図である。
【図１８】この発明を実施するための実施の形態５におけるＤ−ＦＦ主要部の動作を表すタイミング図である。
【符号の説明】
【００８４】
１  液晶表示部
２  ゲート線駆動回路
３  ソース線駆動回路
４  タイミングコントローラ
５  ＴＦＴ
６  液晶セル
７  蓄積容量
８  垂直シフトレジスタ部
９  ゲート線駆動バッファ部
１０  水平シフトレジスタ部
１１  デジタルデータバスライン
１２  第１ラッチ回路部
１３  第２ラッチ回路部
１４  Ｄ／Ａ変換回路部
１５  アナログアンプ部
１６  タイミング調整回路部１６
１７  Ｄ−ＦＦ回路
１８、２０  Ｄ−ＦＦ主要部
１９、２１  バッファ部
２２、２４  レベルシフト回路
２３、２５  バッファ回路
２６、３０、３５、３７，３９  ラッチ部
２７、３３  マスタラッチ部
２８、３４  スレーブラッチ部
２９、３１、３２、３６、３８  クロックバッファ回路
４０  ラッチ回路
１００  ＴＦＴ液晶表示装置
ＭＣＬＫ  マスタクロック信号
ＣＮＴ  制御クロック信号
ＣＬＫＸ  水平クロック信号
ＳＴＸ  水平スタート信号
ＤＡＴＡ  デジタル階調データ
ＣＬＫＹ  ゲートクロック信号
ＳＴＹ  垂直スタート信号
ｔｄ、ｔｄ１、ｔｄ２、ｔｄｒ、ｔｄｆ  出力遅延時間
ＮＥＴ、ＮＥＴ＿１、ＮＥＴ＿２、ＮＥＴ＿ｍ  第１ラッチ信号
ＬＡＴ１、ＬＡＴ１＿１，ＬＡＴ１＿２、ＬＡＴ１＿ｍ  第２ラッチ信号
ＣＬＫ、／ＣＬＫ、ＢＣＬＫ、／ＢＣＬＫ、ＣＬＫ２，／ＣＬＫ２，ＣＬＫ＿Ａ、ＣＬＫ＿Ｂ  クロック信号
ＮＰ１、ＮＰ２
ＣＬＯＣＫ  基準クロック信号
ＭＰ１  クロック入力用Ｐチャネルトランジスタ
ＭＰ２  信号入力用Ｐチャネルトランジスタ
ＭＮ２  クロック入力用Ｎチャネルトランジスタ
ＭＮ１  信号入力用Ｎチャネルトランジスタ
ＣＩ１、ＣＩ２、ＣＩ３  クロックドインバータ
ＴＧ１、ＴＧ２、ＴＧ３  トランスミッションゲート
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４  インバータ
Ｔ１、Ｔ２、Ｔ３，Ｔ４  基準クロック半周期期間
ｔｓｕ  ラッチタイミングマージン
【図１】
2007208401.tif 000003
【図２】
2007208401.tif 000004
【図３】
2007208401.tif 000005
【図４】
2007208401.tif 000006
【図５】
2007208401.tif 000007
【図６】
2007208401.tif 000008
【図７】
2007208401.tif 000009
【図８】
2007208401.tif 000010
【図９】
2007208401.tif 000011
【図１０】
2007208401.tif 000012
【図１１】
2007208401.tif 000013
【図１２】
2007208401.tif 000014
【図１３】
2007208401.tif 000015
【図１４】
2007208401.tif 000016
【図１５】
2007208401.tif 000017
【図１６】
2007208401.tif 000018
【図１７】
2007208401.tif 000019
【図１８】
2007208401.tif 000020