(57)【要約】【課題】ストレージノードの分離工程後の残留物によるストレージノード間のマイクロブリッジを防止するのに好適な半導体素子のキャパシタの製造方法を提供すること。【解決手段】半導体基板３１の上に第１絶縁膜３２を形成するステップと、第１絶縁膜３２を貫通し、半導体基板３１に接触するストレージノードコンタクトプラグ３３を形成するステップと、第１絶縁膜３２上にトレンチホール３６を有する第２絶縁膜３５を形成するステップと、トレンチホール３６の内部表面に沿って、ストレージノード３８を形成するステップと、プラズマバリア膜３９を形成するステップと、トレンチホール３６を埋め込み可能な厚さのキャップ膜を形成するステップと、該キャップ膜を除去し、かつプラズマバリア膜３９及び第２絶縁膜３５を同時に除去するステップと、ストレージノード３８の上に誘電膜及びプレート電極をそれぞれ順に形成するステップとを含む。【選択図】図３Ｂ
2007184532.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に第１絶縁膜を形成するステップと、
該第１絶縁膜を貫通し、かつ前記半導体基板の所定領域に接触するストレージノードコンタクトプラグを形成するステップと、
前記第１絶縁膜上に前記ストレージノードコンタクトプラグの上部表面を開放させるトレンチホールを有する第２絶縁膜を形成するステップと、
前記トレンチホールの内部表面に沿って、ストレージノードを形成するステップと、
前記第２絶縁膜及び前記ストレージノードの表面に沿って、プラズマバリア膜を形成するステップと、
該プラズマバリア膜上に少なくとも前記トレンチホールを埋め込み可能な厚さのキャップ膜を形成するステップと、
該キャップ膜を除去し、かつ前記プラズマバリア膜及び前記第２絶縁膜を同時に除去するステップと、
前記ストレージノードの上に誘電膜及びプレート電極をそれぞれ順に形成するステップと
を含むことを特徴とする半導体素子のキャパシタの製造方法。
【請求項２】
前記プラズマバリア膜が、アルミニウム酸化物（Ａｌ２Ｏ３）を含むことを特徴とする請求項１に記載の半導体素子のキャパシタの製造方法。
【請求項３】
前記プラズマバリア膜が、ＡＬＤ法又はＣＶＤ法により形成されることを特徴とする請求項２に記載の半導体素子のキャパシタの製造方法。
【請求項４】
前記プラズマバリア膜が、３０Å〜１０００Åの範囲の厚さに形成されることを特徴とする請求項３に記載の半導体素子のキャパシタの製造方法。
【請求項５】
前記キャップ膜が、ＰＥ−ＴＥＯＳ膜を含むことを特徴とする請求項１に記載の半導体素子のキャパシタの製造方法。
【請求項６】
前記ストレージノードを形成する前記ステップが、
前記トレンチホールを有する前記第２絶縁膜の段差のある形状に沿って、ストレージノード用導電膜を形成するステップと、
エッチバックを施して前記ストレージノード用導電膜を分離するステップと
をさらに含むことを特徴とする請求項１に記載の半導体素子のキャパシタの製造方法。
【請求項７】
前記第２絶縁膜の除去が、
フッ酸溶液又はＢＯＥ溶液を用いたディップアウトによって行われることを特徴とする請求項１に記載の半導体素子のキャパシタの製造方法。
【請求項８】
前記ストレージノードが、ＣＶＤ法又はＡＬＤ法により形成されることを特徴とする請求項１に記載の半導体素子のキャパシタの製造方法。
【請求項９】
前記ストレージノードが、５０Å〜１０００Åの範囲の厚さに形成されることを特徴とする請求項８に記載の半導体素子のキャパシタの製造方法。
【請求項１０】
前記ストレージノードが、ＴｉＮにより形成されることを特徴とする請求項９に記載の半導体素子のキャパシタの製造方法。
【請求項１１】
セル領域及び周辺回路領域が画定される半導体基板の上に第１絶縁膜を形成するステップと、
前記セル領域上に前記第１絶縁膜を貫通し、かつ前記半導体基板の所定領域に接触するストレージノードコンタクトプラグを形成するステップと、
前記第１絶縁膜上に前記ストレージノードコンタクトプラグの上部表面を開放させるトレンチホールを有する第２絶縁膜を形成するステップと、
前記トレンチホールの内部表面に沿って、ストレージノードを形成するステップと、
該ストレージノード及び前記第２絶縁膜の表面に沿って、プラズマバリア膜を形成するステップと、
該プラズマバリア膜上に少なくとも前記トレンチホールを埋め込み可能な厚さのキャップ膜を形成するステップと、
前記セル領域の前記キャップ膜上にＰＯＭマスクを形成するステップと、
該ＰＯＭマスクをエッチングバリアとして、前記周辺回路領域上の前記キャップ膜及び前記プラズマバリア膜をエッチングするステップと、
前記セル領域及び前記周辺回路領域上の前記第２絶縁膜を除去するステップと、
前記ストレージノードの上に誘電膜及びプレート電極をそれぞれ順に形成するステップと、
を含むことを特徴とする半導体素子のキャパシタの製造方法。
【請求項１２】
前記プラズマバリア膜が、アルミニウム酸化物（Ａｌ２Ｏ３）を含むことを特徴とする請求項１１に記載の半導体素子のキャパシタの製造方法。
【請求項１３】
前記プラズマバリア膜が、ＡＬＤ法又はＣＶＤ法により形成されることを特徴とする請求項１２に記載の半導体素子のキャパシタの製造方法。
【請求項１４】
前記プラズマバリア膜が、３０Å〜１０００Åの範囲の厚さに形成されることを特徴とする請求項１３に記載の半導体素子のキャパシタの製造方法。
【請求項１５】
前記キャップ膜が、ＰＥ−ＴＥＯＳを含むことを特徴とする請求項１１に記載の半導体素子のキャパシタの製造方法。
【請求項１６】
前記ＰＯＭマスクをエッチングバリアとして、前記周辺回路領域上の前記キャップ膜上の前記プラズマバリア膜をエッチングする前記ステップが、ウェットエッチングによって行われることを特徴とする請求項１１に記載の半導体素子のキャパシタの製造方法。
【請求項１７】
前記ストレージノードを形成する前記ステップが、
前記トレンチホールを有する前記第２絶縁膜の段差に沿って、ストレージノード用導電膜を形成するステップと、
エッチバックを施して前記ストレージノード用導電膜を分離するステップと
をさらに含むことを特徴とする請求項１１に記載の半導体素子のキャパシタの製造方法。
【請求項１８】
前記セル領域及び前記周辺回路領域上の前記第２絶縁膜を除去する前記ステップが、
前記第２絶縁膜を除去する前に前記ＰＯＭマスクを除去するステップをさらに含み、
フッ酸溶液又はＢＯＥ溶液を用いたディップアウトによって行われることを特徴とする請求項１１に記載の半導体素子のキャパシタの製造方法。
【請求項１９】
前記ストレージノードが、ＣＶＤ法又はＡＬＤ法により形成されることを特徴とする請求項１１に記載の半導体素子のキャパシタの製造方法。
【請求項２０】
前記ストレージノードが、５０Å〜１０００Åの範囲の厚さに形成されることを特徴とする請求項１９に記載の半導体素子のキャパシタの製造方法。
【請求項２１】
前記ストレージノードが、ＴｉＮにより形成されることを特徴とする請求項２０に記載の半導体素子のキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、特に、半導体素子のシリンダ型キャパシタの製造方法に関する。
【背景技術】
【０００２】
近年、半導体メモリ装置の最小線幅が減少し、集積度が増大するにつれ、キャパシタが形成される面積も次第に狭くなりつつある。このように、キャパシタの形成される面積が狭くなっても、セル内のキャパシタは各々のセルに必要な最小限のキャパシタンス（静電容量）を確保しなければならない。このように、狭い面積領域に高いキャパシタンスを有するキャパシタを形成するために、ストレージノードをシリンダ型やコンケーブ型などのように立体形状に形成したり、ストレージノード及びプレート電極を金属膜で形成する方法（ＭＩＭ；Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）が提案されてきた。
【０００３】
図１Ａ〜図１Ｄは、従来の技術に係る半導体素子のキャパシタの製造方法を示す断面図である。
【０００４】
図１Ａに示すように、セル領域と周辺回路領域が画定された半導体基板１１の上に層間絶縁膜１２を形成する。続いて、セル領域では、層間絶縁膜１２を貫通し、かつ半導体基板１１の所定領域にコンタクト（接触）するストレージノードコンタクトプラグ１３を形成する。ここで、図示していないが、層間絶縁膜１２の形成前に、通常、ワードラインを含むトランジスタ、ビットラインが形成され、層間絶縁膜１２は多層構造となっている。
【０００５】
その後、ストレージノードコンタクトプラグ１３が埋め込まれた層間絶縁膜１２上にエッチング停止膜１４及びストレージノード酸化膜１５をそれぞれ順に形成する。
【０００６】
続いて、ストレージノード酸化膜１５及びエッチング停止膜１４をそれぞれ順にエッチングしてストレージノードコンタクトプラグ１３の上部表面をオープンするトレンチホール１６を形成する。
【０００７】
次に、ＴｉＮストレージノードを形成する前に、バリアメタル１７を形成する。
【０００８】
続いて、トレンチホール１６を含むストレージノード酸化膜１５の表面に沿って、ストレージノードとして用いられるＴｉＮを蒸着する。次に、トレンチホール１６内を除いたストレージノード酸化膜１５の表面全体にわたってＴｉＮをエッチバックして、ＴｉＮストレージノード１８を形成する。一方、このストレージノードの分離工程後、ストレージノード酸化膜１５の表面にＴｉＮストレージノードの微小な残留物１８Ａが残る。
【０００９】
従って、図１Ｂに示すように、ＴｉＮストレージノード１８の整列、オーバレイキーなどで発生するＴｉＮ欠陥、すなわちＴｉＮストレージノード残留物１８Ａを除去するために、ＴｉＮストレージノード１８を含む半導体基板の全面にキャップ酸化膜１９を蒸着する。キャップ酸化膜１９には、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅd  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を使用することができる。
【００１０】
上記のＰＥ−ＴＥＯＳを形成する方法は、次の通りである。まず、ＴＥＯＳを蒸着する。ＴＥＯＳの蒸着には、Ｓｉ（ＯＣ２Ｈ５）４を８００ｓｃｃｍの流量でフローさせ、次に６００ｓｃｃｍの流量でＯ２を供給してシリコン酸化膜を形成する。その後、ＲＦパワー（プラズマ励起用）を印加して、ＰＥ−ＴＥＯＳを形成する。
【００１１】
ところが、ＴｉＮストレージノード１８のエッチバック後、ＴｉＮストレージノード残留物１８Ａに上記の条件が加えられた場合、ＴｉＮストレージノード残留物１８Ａ、ＴＥＯＳから供給されるＳｉ、及びＴＥＯＳ中に含まれているエチル基などがＲＦに晒されて、基板表面で絡まりあってしまう。この絡まりあって形成されたものが、後に実施されるストレージノード酸化膜を除去するためのディップアウト工程後に、シリンダ型ストレージノードの間に詰まってしまう。これを防止するためにＲＦパワーを低下させても上記の問題点は解決されず、ＲＦパワーを変化させることによってＴＥＯＳのステップカバレッジ特性も変わってしまうことから、工程を新たにセットアップしなければならないという更なる問題も生じる。
【００１２】
図１Ｂの状態に続き図１Ｃに示すように、周辺回路領域の上のＴＩＮストレージノード残留物１８Ａを除去するために、セルが形成される領域を除いた周辺回路領域をオープンするマスク（Ｐｅｒｉ  Ｏｐｅｎ  Ｍａｓｋ；以下「ＰＯＭマスク」という）２０を形成する。ＰＯＭマスク２０をエッチングバリアとして周辺回路領域のキャップ酸化膜１９をエッチングし、ストレージノード酸化膜１５及びウエハ上に残留するＴｉＮストレージノード残留物１８Ａを除去する。
【００１３】
次に、図１Ｄに示すように、ＰＯＭマスク２０を除去する。そしてセル領域のキャップ酸化膜１９、及び周辺回路領域上のストレージノード酸化膜１５をそれぞれ除去し、ＴｉＮストレージノード１８の内壁及び外壁を露出させる。このとき、ＴｉＮストレージノード１８はシリンダ型である。
【００１４】
上述した従来の技術では、隣接するＴｉＮストレージノード１８を分離するために、エッチバック後に、ウエハの全面に微小なＴｉＮストレージノード残留物１８Ａが残る。そして、後続の工程であるキャップ酸化膜（ＰＥ−ＴＥＯＳ）を蒸着する際、ＴｉＮストレージノード残留物１８Ａは、ＰＥ−ＴＥＯＳチャンバ内でプラズマと反応して、ストレージノード酸化膜を除去する際に用いられるウェットケミカルに溶解しない緻密な物質に変化する。
【００１５】
したがって、ストレージノード酸化膜１５の除去後にも、セル領域上のＴｉＮストレージノード残留物１８Ａは完全には除去されず、隣接するＴｉＮストレージノード１８間の入口を連結することになる、マイクロブリッジ（図１Ｄにおいて符号Ａで表す）が発生する。このようなマイクロブリッジは、半導体素子の特性を低下させる要因となる。
【００１６】
図２Ａ及び図２Ｂは、マイクロブリッジが発生した様子を示したＴＥＭ写真である。
【００１７】
図２Ａ及び図２Ｂを参照すれば、隣接するシリンダ型ストレージノード間にマイクロブリッジＡ’が発生し、隣接するシリンダ型ストレージノードが互いに接続されていることが分かる。ウエハ上に数万〜数十万のストレージノードマイクロブリッジを発見することがある。
【００１８】
このようなストレージノード間にマイクロブリッジが発生する欠陥は、後のデバイス集積工程の完了後、二重にブリッジフェイルを形成することになるため、ＭＩＭシリンダの集積時に必ず除去しなければならないディフェクトであって、これを解決できない場合には、ＭＩＭシリンダ型を適用するデバイスを完成できないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
そこで、本発明は、上記した従来技術の問題点を解決するためになされたものであって、その目的は、ストレージノードの分離工程後に残留するストレージノード残留物によるストレージノード間のマイクロブリッジを防止するのに適した半導体素子のキャパシタの製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明に係る第１の半導体素子のキャパシタの製造方法は、半導体基板の上に第１絶縁膜を形成するステップと、該第１絶縁膜を貫通し、かつ前記半導体基板の所定領域に接触するストレージノードコンタクトプラグを形成するステップと、前記第１絶縁膜上に前記ストレージノードコンタクトプラグの上部表面を開放させるトレンチホールを有する第２絶縁膜を形成するステップと、前記トレンチホールの内部表面に沿って、ストレージノードを形成するステップと、前記第２絶縁膜及び前記ストレージノードの表面に沿って、プラズマバリア膜を形成するステップと、該プラズマバリア膜上に少なくとも前記トレンチホールを埋め込み可能な厚さのキャップ膜を形成するステップと、該キャップ膜を除去し、かつ前記プラズマバリア膜及び前記第２絶縁膜を同時に除去するステップと、前記ストレージノードの上に誘電膜及びプレート電極をそれぞれ順に形成するステップとを含む。
【００２１】
また、本発明に係る第２の半導体素子のキャパシタの製造方法は、セル領域及び周辺回路領域が画定される半導体基板の上に第１絶縁膜を形成するステップと、前記セル領域上に前記第１絶縁膜を貫通し、かつ前記半導体基板の所定領域に接触するストレージノードコンタクトプラグを形成するステップと、前記第１絶縁膜上に前記ストレージノードコンタクトプラグの上部表面を開放させるトレンチホールを有する第２絶縁膜を形成するステップと、前記トレンチホールの内部表面に沿って、ストレージノードを形成するステップと、該ストレージノード及び前記第２絶縁膜の表面に沿って、プラズマバリア膜を形成するステップと、該プラズマバリア膜上に少なくとも前記トレンチホールを埋め込み可能な厚さのキャップ膜を形成するステップと、前記セル領域の前記キャップ膜上にＰＯＭマスクを形成するステップと、該ＰＯＭマスクをエッチングバリアとして、前記周辺回路領域上の前記キャップ膜及び前記プラズマバリア膜をエッチングするステップと、前記セル領域及び前記周辺回路領域上の前記第２絶縁膜を除去するステップと、前記ストレージノードの上に誘電膜及びプレート電極をそれぞれ順に形成するステップとを含む。
【発明の効果】
【００２２】
このように、本発明を具現するために用いられる方法は、ストレージノード分離工程後に残留するＴｉＮストレージノード残留物と、キャップ酸化膜であるＰＥ−ＴＥＯＳとの接触を防止する膜を挿入する方法であって、ストレージノード間のマイクロブリッジの発生を根本的に防止することができる。
【００２３】
即ち、本発明では、ストレージノードの分離工程後に、プラズマバリア膜としてアルミニウム酸化膜を蒸着し、ＴｉＮストレージノード残留物を遮蔽した状態でキャップ酸化膜を蒸着するので、この残留物がＰＥ−ＴＥＯＳチャバー内でプラズマと反応して、ケミカルに溶解されない物質に変化するのを防止することができる。アルミニウム酸化膜は、膜の特性上、プラズマバリアとして適しており、且つ、その後に、シリンダの形成のために、フッ酸系のケミカルウェットディップを用いてストレージノード酸化膜を除去する際に、フッ酸系のケミカルに溶解することから、本発明の趣旨に極めて適した膜である。フルディップアウト時にＴｉＮストレージノード残留物も除去されるという特徴がある。
【００２４】
従って、本発明によれば、ＭＩＭシリンダ型キャパシタの形成時に必然的に発生するストレージノード間のマイクロブリッジを顕著に減少させ、半導体素子の製造において安定した歩留まりの確保を可能にするという効果を奏する。
【発明を実施するための最良の形態】
【００２５】
以下、添付図面を参照しつつ本発明の一実施形態を説明する。
【００２６】
図３Ａ〜図３Ｅは、本発明の一実施形態に係る半導体素子のキャパシタの製造方法を示す断面図である。
【００２７】
図３Ａに示すように、セル領域及び周辺回路領域が画定された半導体基板３１の上に、第１層間絶縁膜３２を形成する。その後、セル領域上に第１層間絶縁膜３２を貫通し、かつ半導体基板３１の所定領域にコンタクト（接触）するストレージノードコンタクトプラグ３３を形成する。ここで、図示していないが、第１層間絶縁膜３２の形成前には、通常、ワードラインを含むトランジスタ、及びビットラインが形成されている。第１層間絶縁膜３２は、ＢＳＧ（Ｂｏｒｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜、ＴＥＯＳ膜、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜又はＡＰＬ（Ａｄｖａｎｃｅｄ  Ｐｌａｎａｒｉｚａｔｉｏｎ  Ｌａｙｅｒ）膜などを用い、酸化膜系の他に無機又は有機系の低誘電率膜を多層膜として利用することができる。
【００２８】
上記したストレージノードコンタクトプラグ３３は、第１層間絶縁膜３２をエッチングしてストレージノードコンタクトホールを形成した後、ストレージノードコンタクトホールを埋め込むまで、全面にわたってプラグ用ポリシリコン膜を蒸着した後、エッチバック又は化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）により平坦化して形成する。
【００２９】
次に、ストレージノードコンタクトプラグ３３が埋め込まれた第１層間絶縁膜３２上にエッチング停止膜３４及びストレージノード酸化膜３５を順に形成する（第１層間絶縁膜３２を第１絶縁膜とした場合、ストレージノード酸化膜３５は第２絶縁膜である）。
【００３０】
ここで、エッチング停止膜３４とは、後続するストレージノード酸化膜３５のドライエッチング時に下部構造へのアタックを防止するためのエッチングバリアとしての役割を果たすものであって、１００〜２０００Åの範囲の厚さを有する窒化膜で形成され、ストレージノード酸化膜３５とは、ストレージノードが形成される３次元構造を提供するためのものであって、単一酸化膜又は多重ＣＶＤ酸化膜で形成される。このとき、エッチング停止膜３４とストレージノード酸化膜３５の厚さを、合計で６０００〜３００００Åの範囲となるように調節する。
【００３１】
続いて、セル領域のストレージノード酸化膜３５とエッチング停止膜３４を順にエッチングして、ストレージノードコンタクトプラグ３３の上部表面をオープンするトレンチホール３６を形成する。
【００３２】
トレンチホール３６の形成時にフォトレジストパターンを用いてストレージノード酸化膜３５上にマスクを形成する。形成されたマスクをエッチングバリアとしてストレージノード酸化膜３５及びエッチング停止膜３４を選択的にドライエッチングする。ストレージノード酸化膜３５の厚さが厚い場合には、エッチングを容易に行うために、ポリシリコンハードマスクを導入する。
【００３３】
次に、ＴｉＮストレージノードを形成する前に、バリアメタル３７を形成する。本実施形態において、バリアメタル３７にはチタニウムシリサイド（ＴｉＳｉ）を用いる。しかし、コバルトシリサイド（ＣｏＳｉ）、又はジルコニウムシリサイド（ＺｒＳｉ）を用いることもできる。
【００３４】
チタニウムシリサイドの形成には、まず、トレンチホール３６を含む全面にＰＶＤ法又はＣＶＤ法によりチタニウム（Ｔｉ）を蒸着する。その後、アニールを行ってチタニウムシリサイドを形成し、未反応のチタニウムをウェットストリップにより除去する。チタニウムシリサイドとは、ストレージノードコンタクトプラグ３３として用いられたポリシリコンのシリコン（Ｓｉ）とチタニウム（Ｔｉ）とが反応して形成されたものであって、ストレージノードコンタクトプラグ３３の周辺の絶縁物質では形成されない。
【００３５】
上記のように、バリアメタル３７を形成することによって、ストレージノードコンタクトプラグ３３と、後に形成されるＴｉＮストレージノードとが接触する接触面の電気抵抗を下げる。
【００３６】
続いて、トレンチホール３６を含むストレージノード酸化膜３５の表面に沿って、ストレージノードとして用いられるＴｉＮを蒸着する。このとき、ＴｉＮはＣＶＤ法又は原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ；以下「ＡＬＤ」と記す）法により形成し、５０Å〜１０００Åの範囲の厚さに形成する。
【００３７】
その後、ＴｉＮ上に少なくともトレンチホール３６を埋め込む厚さにフォトレジストを塗布する。このフォトレジストとは、後のストレージノードの分離工程時にトレンチホール３６の内部を保護する保護膜として機能するものである。すなわち、ストレージノードの分離工程の際、研磨材やエッチングされた粒子などの不純物が、後述するシリンダ型のＴｉＮストレージノード３８の内部に付着する恐れがあることから、ステップカバレッジの良好なフォトレジストでトレンチホール３６の内部を完全に埋め込んでからストレージノードの分離工程を行うことが好ましい。
【００３８】
次に、フォトレジストをエッチバックして、ストレージノード酸化膜３５の表面上のフォトレジストを除去する。その結果、フォトレジストはトレンチホール３６の内部にのみ残留し、これによりＴｉＮは、トレンチホール３６内を除いた残りの部分、すなわち、ストレージノード酸化膜３５の表面に形成された部分が露出する。
【００３９】
続いて、トレンチホール３６内を除いた、ストレージノード酸化膜３５の表面のＴｉＮをエッチバックして、ＴｉＮストレージノード３８を形成する。その後、トレンチホール３６の内部に残留するフォトレジストを除去する。
【００４０】
一方、ストレージノードの分離工程後、セル領域及び周辺回路領域のストレージノード酸化膜３５の表面に微小なＴｉＮストレージノード残留物３８Ａが残る。ＴｉＮストレージノード残留物３８Ａは、後続する工程時にＴｉＮストレージノード間のマイクロブリッジを生じさせ、半導体素子の特性を低下させる要因となる。
【００４１】
図３Ｂに示すように、ＴｉＮストレージノード残留物３８Ａを除去するために、ＴｉＮストレージノード３８及びストレージノード酸化膜３５の表面に沿って、ＴｉＮストレージノード残留物３８Ａを覆う厚さにプラズマバリア膜３９を蒸着する。
【００４２】
プラズマバリア膜３９は、ＴｉＮストレージノード残留物３８Ａと後続する工程で蒸着されるキャップ酸化膜とが接続することを防止するための膜であって、ＴｉＮストレージノード３８間のマイクロブリッジの発生を根本的に防止できる。
【００４３】
プラズマバリア膜３９には、ＣＶＤ法又はＡＬＤ法により形成したアルミニウム酸化膜（Ａｌ２Ｏ３）を用い、その厚さは３０Å〜１０００Åの範囲とする。プラズマバリア膜３９の厚さが３０Å以下になったり、１０００Å以上になれば、ＴｉＮストレージノード残留物３８Ａを容易に除去し難くなる。
【００４４】
図３Ｃに示すように、プラズマバリア膜３９上にキャップ酸化膜４０を蒸着する。このようにして、ＴｉＮストレージノード残留物３８Ａが、ＰＥ−ＴＥＯＳチャンバ内でプラズマと反応することにより、ケミカルに溶解しない性質を持つ物質に変化することを防止する。
【００４５】
したがって、シリンダ型キャパシタの形成のために、フッ酸系のウェットディップアウト工程の際、アルミニウム酸化膜により遮蔽されたＴｉＮストレージノード残留物３８Ａは、ストレージノード酸化膜３５の除去時にストレージノード酸化膜３５と共に除去される。
【００４６】
一方、キャップ酸化膜４０には、ＰＥ−ＴＥＯＳを使用する。ＰＥ−ＴＥＯＳを形成する方法は、次の通りである。まず、ＴＥＯＳを蒸着する。ＴＥＯＳの蒸着には、Ｓｉ（ＯＣ２Ｈ５）４を８００ｓｃｃｍの流量でフローさせ、次にＯ２を６００ｓｃｃｍの流量で供給して、シリコン酸化膜を形成する。その後、ＲＦパワー（プラズマ励起用）を印加して、ＰＥ−ＴＥＯＳを形成する。
【００４７】
続いて、周辺回路領域の上のＴｉＮストレージノード残留物３８Ａを除去するために、セル領域のキャップ酸化膜４０上に、周辺回路領域をオープンするＰＯＭマスク工程を行って、ＰＯＭマスク４１を形成する。
【００４８】
ＰＯＭマスク４１をエッチングバリアとしてウェットエッチングを行って、周辺回路領域のキャップ酸化膜４０、プラズマバリア膜３９及びＴｉＮストレージノード残留物３８Ａをエッチングによって除去する。したがって、周辺回路領域上に残留するＴｉＮストレージノード残留物３８Ａを全て除去することができる。
【００４９】
次に、図３Ｄに示すように、ＰＯＭマスク４１を除去してから、半導体基板の全面に対してディップアウト工程を行う。ディップアウト工程には、フッ酸溶液（ＨＦ）又はＢＯＥ（Ｂｕｆｆｅｒ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）溶液を使用する。
【００５０】
ディップアウト工程後に、セル領域のキャップ酸化膜４０、プラズマバリア膜３９、ＴｉＮストレージノード残留物３８Ａ、及びストレージノード酸化膜３５、並びに周辺回路領域のストレージノード酸化膜３５がそれぞれ除去される。ディップアウト工程後に内壁及び外壁が全て露出したシリンダ型ＴｉＮストレージノード３８が完成する。
【００５１】
図３Ｅに示すように、シリンダ型ＴｉＮストレージノード３８上に誘電膜４２及びプレート電極４３を順に蒸着してキャパシタＣＡＰを形成する。
【００５２】
誘電膜４２は、金属有機ＣＶＤ法又はＡＬＤ法を用いてアルミニウム酸化膜（Ａｌ２Ｏ３）又はハフニウム酸化膜（ＨｆＯ２）を単一膜、又はそれらの混合膜として、５０〜４００Åの範囲の厚さに形成する。
【００５３】
プレート電極４３は、スパッタリング法、ＣＶＤ法又はＡＬＤ法を用い、ＴｉＮ、Ｒｕ及びポリシリコン膜からなる群の中から選択されるいずれかの物質を用い、５００〜３０００Åの範囲の厚さに形成する。セル領域及び周辺回路領域を含む半導体基板３１の全表面に第２層間絶縁膜４４を形成する。
【００５４】
上述したように、ストレージノードの分離工程後、ストレージノード酸化膜上に残留するストレージノード残留物を除去するために、プラズマバリア膜であるアルミニウム酸化膜でストレージノードの残留物を覆う。したがって、ストレージノード残留物が、ＰＥ−ＴＥＯＳを形成するチャンバ内で、プラズマと反応してケミカルに溶解しない物質に変化することを防止し、ストレージノード間のマイクロブリッジを顕著に減少させることができる。
【００５５】
さらに、セル領域のプラズマバリア膜としてアルミニウム酸化膜を使用する場合、アルミニウム酸化膜はフッ酸系のケミカルで容易に溶解されて除去されることから、フッ酸系のケミカルでウェットディップする場合、プラズマバリア膜であるアルミニウム酸化膜、キャップ酸化膜及びストレージノード酸化膜をともに除去できるので、シリンダ型キャパシタのディフェクトのレベルを顕著に減少させ、安定した歩留まりを確保することができる。
【００５６】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５７】
【図１Ａ】従来の技術に係る半導体素子のキャパシタ製造方法を示す断面図である。
【図１Ｂ】従来の技術に係る半導体素子のキャパシタ製造方法を示す断面図である。
【図１Ｃ】従来の技術に係る半導体素子のキャパシタ製造方法を示す断面図である。
【図１Ｄ】従来の技術に係る半導体素子のキャパシタ製造方法を示す断面図である。
【図２Ａ】マイクロブリッジが発生した様子を示すＴＥＭ写真である。
【図２Ｂ】マイクロブリッジが発生した様子を示すＴＥＭ写真である。
【図３Ａ】本発明の実施形態に係る半導体素子のキャパシタ製造方法を示す断面図である。
【図３Ｂ】本発明の実施形態に係る半導体素子のキャパシタ製造方法を示す断面図である。
【図３Ｃ】本発明の実施形態に係る半導体素子のキャパシタ製造方法を示す断面図である。
【図３Ｄ】本発明の実施形態に係る半導体素子のキャパシタ製造方法を示す断面図である。
【図３Ｅ】本発明の実施形態に係る半導体素子のキャパシタ製造方法を示す断面図である。
【符号の説明】
【００５８】
３１      半導体基板
３２      第１層間絶縁膜（第１絶縁膜）
３３      ストレージノードコンタクトプラグ
３４      エッチング停止膜
３５      ストレージノード酸化膜（第２絶縁膜）
３６      トレンチホール
３７      バリアメタル
３８      ＴｉＮストレージノード
３８Ａ    ＴｉＮストレージノード残留物
３９      プラズマバリア膜
４０      キャップ膜
４１      ＰＯＭマスク
４２      誘電膜
４３      プレート電極
４４      第２層間絶縁膜
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図２Ａ】
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【図２Ｂ】
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