(57)【要約】【課題】チップサイズを低減しつつ、ＳＯＩ構造とバルク構造とを同一基板上に混載する。【解決手段】半導体基板１０１にはＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２が設けられ、ＳＯＩ形成領域Ｒ１には埋め込み絶縁層１１１を介して半導体層１０４が半導体基板１０１上に形成され、ゲート電極１１３ａにて区切られたアクティブ領域１０７の端部には、埋め込み絶縁層１１１上に配置されたドレイン層１１４ａが形成され、ゲート電極１１３ｂにて区切られたアクティブ領域１０７の端部には、埋め込み絶縁層１１１上に配置されたソース層１１４ｃが形成され、ゲート電極１１３ｃにて区切られたアクティブ領域１０７の端部には、半導体基板１０１に配置されたソース層１１４ｄが形成され、ゲート電極１１３ａ〜１１３ｃに囲まれたアクティブ領域１０７には、共通ソース／ドレイン層１１４ｂが配置されている。【選択図】図１
2007194547.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の一部の領域に絶縁層を介して形成された半導体層と、
前記半導体層に形成された第１電界効果型トランジスタと、
前記第１電界効果型トランジスタとソースまたはドレインを互いに共有するようにして前記半導体基板に形成された第２電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項２】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体基板と前記半導体層との間の一部の領域に埋め込まれた埋め込み絶縁層と、
前記半導体層に形成された第１電界効果型トランジスタと、
前記第１電界効果型トランジスタとソースまたはドレインを互いに共有するようにして前記半導体基板に形成された第２電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項３】
半導体基板上の一部の領域に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層が覆われるようにして前記半導体基板上に形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上の一部の領域に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層が覆われるようにして前記半導体基板上に形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層上の半導体層に第１電界効果型トランジスタを形成する工程と、
前記第１電界効果型トランジスタとソースまたはドレインを互いに共有するようにして第２電界効果型トランジスタを前記半導体基板上の半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上の一部の領域に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記半導体層に第１電界効果型トランジスタを形成する工程と、
前記第１電界効果型トランジスタとソースまたはドレインを互いに共有するようにして第２電界効果型トランジスタを前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする請求項３から５のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造とバルク構造とを同一基板上に混載する方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【０００４】
さらに、特許文献１には、ＳＯＩ基板のＢＯＸ層およびＳＯＩ層の一部を選択的に除去した後、その領域に選択エピタキシャル成長を行うことにより、ＳＯＩ構造とバルク構造とを同一基板上に混載する方法が開示されている。
【特許文献１】特開２００５−７２０８４号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳ  ｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ  ｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−  ２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や貼り合わせでは、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
【０００６】
一方、特許文献１に開示された方法では、ＳＯＩ構造とバルク構造とを同一基板上に混載する場合、ＳＯＩ構造とバルク構造とを素子分離するためのスペースが必要になることから、チップサイズの増大を招くという問題があった。
そこで、本発明の目的は、チップサイズを低減しつつ、ＳＯＩ構造とバルク構造とを同一基板上に混載することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上の一部の領域に絶縁層を介して形成された半導体層と、前記半導体層に形成された第１電界効果型トランジスタと、前記第１電界効果型トランジスタとソースまたはドレインを互いに共有するようにして前記半導体基板に形成された第２電界効果型トランジスタとを備えることを特徴とする。
【０００８】
これにより、ＳＯＩトランジスタとバルクトランジスタとを互いに素子分離することなく、ＳＯＩトランジスタとバルクトランジスタとを同一基板上に形成することが可能となり、ＳＯＩトランジスタとバルクトランジスタとを互いに素子分離するためのスペースを不要として、チップサイズを低減することが可能となる。
また、ＳＯＩトランジスタのソースまたはドレインをバルクトランジスタのドレインまたはソースと共通化することができ、ＳＯＩトランジスタのボディ領域に蓄積したホールをバルクトランジスタを介して半導体基板に逃がすことが可能となるとともに、パストランジスタをバルクトランジスタにて構成することができ、パストランジスタで発生したインパクトイオン化によるホールを半導体基板に逃がすことが可能となることから、リーク電流を低減することを可能として、トランジスタの誤動作を防止することができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間の一部の領域に埋め込まれた埋め込み絶縁層と、前記半導体層に形成された第１電界効果型トランジスタと、前記第１電界効果型トランジスタとソースまたはドレインを互いに共有するようにして前記半導体基板に形成された第２電界効果型トランジスタとを備えることを特徴とする。
【００１０】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタとバルクトランジスタとを同一基板上に形成することが可能となるとともに、ＳＯＩトランジスタとバルクトランジスタとを互いに素子分離するためのスペースが不要となり、ＳＯＩトランジスタとバルクトランジスタとを同一基板上に混載した場合においても、コスト増を抑制しつつ、チップサイズを低減することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層が覆われるようにして前記半導体基板上に形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１２】
これにより、第１半導体層上に第２半導体層が積層された場合においても、露出部を介してエッチング液またはエッチングガスを第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第１半導体層が覆われるようにして第２半導体層を半導体基板上に形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層をそれ自体で半導体基板上に支持させることが可能となる。このため、コスト増を抑制した上で、ＳＯＩ構造とバルク構造とを同一基板上に混載することが可能となるとともに、第２半導体層を半導体基板上で支持するスペースを別途確保する必要がなくなり、チップサイズを低減することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層が覆われるようにして前記半導体基板上に形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記埋め込み絶縁層上の半導体層に第１電界効果型トランジスタを形成する工程と、前記第１電界効果型トランジスタとソースまたはドレインを互いに共有するようにして第２電界効果型トランジスタを前記半導体基板上の半導体層に形成する工程とを備えることを特徴とする。
【００１４】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載することが可能となるとともに、ＳＯＩトランジスタとバルクトランジスタとを互いに素子分離するためのスペースを不要とすることができ、ＳＯＩトランジスタとバルクトランジスタとを同一基板上に混載した場合においても、コスト増を抑制した上で、チップサイズを低減することが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記半導体層に第１電界効果型トランジスタを形成する工程と、前記第１電界効果型トランジスタとソースまたはドレインを互いに共有するようにして第２電界効果型トランジスタを前記半導体基板に形成する工程とを備えることを特徴とする。
【００１６】
これにより、第１半導体層上に第２半導体層が積層された場合においても、第２溝を介してエッチング液またはエッチングガスを第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第１溝に埋め込まれた支持体を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を半導体基板上に支持することが可能となる。
【００１７】
このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。また、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板上に混載することが可能となるとともに、ＳＯＩトランジスタとバルクトランジスタとを互いに素子分離するためのスペースを不要とすることができ、ＳＯＩトランジスタとバルクトランジスタとを同一基板上に混載した場合においても、コスト増を抑制した上で、チップサイズを低減することが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ｂ）は、本発明の一実施形態に係る半導体装置の概略構成を示す平面図、図１（ａ）は、図１（ｂ）のＡ１−Ａ１´線で切断した断面図である。
図１において、半導体基板１０１には、ＳＯＩ構造を形成するＳＯＩ形成領域Ｒ１およびバルク構造を形成するバルク領域Ｒ２が設けられている。そして、ＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２には、ＳＯＩ形成領域Ｒ１とバルク領域Ｒ２とで共通のアクティブ領域１０７が設けられ、アクティブ領域１０７はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造などの素子分離絶縁膜１０８にて素子分離されている。
【００２０】
そして、ＳＯＩ形成領域Ｒ１において、埋め込み絶縁層１１１を介して半導体層１０４が半導体基板１０１上に形成され、アクティブ領域１０７を横切るようにしてゲート電極１１３ａ、１１３ｂがアクティブ領域１０７上に並列に配置されている。また、バルク領域Ｒ２において、アクティブ領域１０７を横切るようにしてゲート電極１１３ｃがアクティブ領域１０７上に配置されている。
【００２１】
そして、ゲート電極１１３ａにて区切られたアクティブ領域１０７の端部には、埋め込み絶縁層１１１上に配置されたドレイン層１１４ａが形成され、ゲート電極１１３ｂにて区切られたアクティブ領域１０７の端部には、埋め込み絶縁層１１１上に配置されたソース層１１４ｃが形成され、ゲート電極１１３ｃにて区切られたアクティブ領域１０７の端部には、半導体基板１０１に配置されたソース層１１４ｄが形成されている。また、ゲート電極１１３ａ〜１１３ｃに囲まれたアクティブ領域１０７には、埋め込み絶縁層１１１上の半導体層１０４および半導体基板１０１の双方に共通な共通ソース／ドレイン層１１４ｂが配置されている。なお、ＳＯＩ形成領域Ｒ１にはロジック回路を形成することができ、バルク領域Ｒ２にはパストランジスタを形成することができ、ＳＲＡＭなどの回路を構成することができる。例えば、ゲート電極１１３ａにて区切られたアクティブ領域１０７にはｎチャンネル電界効果型トランジスタ、ゲート電極１１３ｂにて区切られたアクティブ領域１０７にはｐチャンネル電界効果型トランジスタを形成し、ＳＯＩ形成領域Ｒ１にはインバータ回路を形成することができる。
【００２２】
これにより、ＳＯＩトランジスタとバルクトランジスタとを互いに素子分離することなく、ＳＯＩトランジスタとバルクトランジスタとを同一半導体基板１０１上に形成することが可能となり、ＳＯＩトランジスタとバルクトランジスタとを互いに素子分離するためのスペースを不要として、チップサイズを低減することが可能となる。
また、ＳＯＩトランジスタのソースまたはドレインをバルクトランジスタのドレインまたはソースと共通化することができ、ＳＯＩトランジスタのボディ領域に蓄積したホール１０９をバルクトランジスタを介して半導体基板１０１に逃がすことが可能となるとともに、パストランジスタをバルクトランジスタにて構成することができ、パストランジスタで発生したインパクトイオン化によるホール１０９を半導体基板１０１に逃がすことが可能となることから、リーク電流を低減することを可能として、トランジスタの誤動作を防止することができる。
【００２３】
図２（ａ）〜図１１（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）〜図１１（ｂ）は、図２（ａ）〜図１１（ａ）のＡ２−Ａ２´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図２（ｃ）〜図１１（ｃ）は、図２（ａ）〜図１１（ａ）のＢ２−Ｂ２´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
図２において、半導体基板１には、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２が設けられている。そして、半導体基板１の熱酸化またはＣＶＤなどの方法にて酸化膜２を半導体基板１上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜２をパターニングすることにより、半導体基板１上のＳＯＩ形成領域Ｒ１１を露出させる開口部を酸化膜２に形成する。そして、開口部が形成された酸化膜２をマスクとして選択エピタキシャル成長を行うことにより、半導体基板１上のＳＯＩ形成領域Ｒ１１に第１半導体層３を成膜する。ここで、単結晶半導体層を半導体基板１上に成膜させる時に、アモルファス半導体層が酸化膜２上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、半導体基板１上に成膜された単結晶半導体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、酸化膜２上に半導体層が成膜されないようにして、半導体基板１上に第１半導体層３を選択的に形成することができる。
【００２４】
次に、図３に示すように、半導体基板１上の酸化膜２を除去する。そして、エピタキシャル成長を行うことにより、第１半導体層３が覆われるようにして半導体基板１上に第２半導体層４を形成する。なお、第１半導体層３は、半導体基板１および第２半導体層４よりもエッチングレートが大きな材質を用いることができ、第１半導体層３および第２半導体層４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層３としてＳｉＧｅ、第２半導体層４としてＳｉを用いることが好ましい。
【００２５】
これにより、第１半導体層３と第２半導体層４との間の格子整合をとることを可能としつつ、第１半導体層３と第２半導体層４との間のエッチング時の選択比を確保することができる。なお、第１半導体層３としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層３の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層３および第２半導体層４の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００２６】
そして、第２半導体層４の熱酸化により第２半導体層４の表面に下地酸化膜５を形成する。そして、ＣＶＤなどの方法により、下地酸化膜５上の全面に酸化防止膜６を形成する。なお、酸化防止膜６としては、例えば、シリコン窒化膜を用いることができる。酸化防止膜は、第２半導体層４の酸化防止の機能のほかに、ＣＭＰによる平坦化プロセスのストッパー層として機能させることもできる。
【００２７】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜６、下地酸化膜５、第２半導体層４、第１半導体層３および半導体基板１をパターニングすることにより、半導体基板１の一部を露出させる溝７を形成する。なお、半導体基板１の一部を露出させる場合、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにすることができる。また、溝７の配置位置は、第２半導体層４および半導体基板１の素子分離領域に対応させることができ、図１のアクティブ領域１０７の周囲に配置することができる。
【００２８】
次に、図５に示すように、ＣＶＤなどの方法により半導体基板１上の全面が覆われるようにして溝７内に埋め込まれた支持体８を成膜する。なお、支持体８は、溝７内における第１半導体層３および第２半導体層４の側壁にも成膜され、第２半導体層４を半導体基板１上で支持することができる。また、半導体基板１全体を覆うように形成された支持体８は、第２半導体層４の撓み等を抑制して、平坦性を保ったまま第２半導体層４を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体８の材質としては、シリコン酸化膜などの絶縁体を用いることができる。
【００２９】
だだし、第２半導体層４は、第１半導体層３を覆うようにして半導体基板１に接触している。このため、第１半導体層３が除去された場合においても、第２半導体層４はそれ自体で半導体基板１上に支持させることができ、支持体８は必ずしも設ける必要はない。
次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体８、酸化防止膜６、下地酸化膜５、第２半導体層４および第１半導体層３をパターニングすることにより、第１半導体層３の一部を露出させる溝９を形成する。ここで、溝９の配置位置は、第２半導体層４の素子分離領域の一部に対応させることができる。
【００３０】
なお、第１半導体層３の一部を露出させる場合、第１半導体層３の表面でエッチングを止めるようにしてもよいし、第１半導体層３をオーバーエッチングして第１半導体層３に凹部を形成するようにしてもよい。あるいは、溝９内の第１半導体層３を貫通させて半導体基板１の表面を露出させるようにしてもよい。
次に、図７に示すように、溝９を介してエッチングガスまたはエッチング液を第１半導体層３に接触させることにより、第１半導体層３をエッチング除去し、半導体基板１と第２半導体層４との間に空洞部１０を形成する。
【００３１】
ここで、溝７内に支持体８を設けることにより、第１半導体層３が除去された場合においても、第２半導体層４を半導体基板１上で支持することが可能となるとともに、溝７とは別に溝９ｂを設けることにより、第２半導体層４下の第１半導体層３にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層４の品質を損なうことなく、第２半導体層４と半導体基板１との間の絶縁を図ることが可能となる。
【００３２】
なお、半導体基板１および第２半導体層４がＳｉ、第１半導体層３がＳｉＧｅの場合、第１半導体層３のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層４のオーバーエッチングを抑制しつつ、第１半導体層３を除去することが可能となる。また、第１半導体層３のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００３３】
また、第１半導体層３をエッチング除去する前に、陽極酸化などの方法により第１半導体層３を多孔質化するようにしてもよいし、第１半導体層３にイオン注入を行うことにより、第１半導体層３をアモルファス化するようにしてもよいし、半導体基板１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層３のエッチングレートを増大させることが可能となり、第１半導体層３のエッチング面積を拡大することができる。
【００３４】
次に、図８に示すように、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する。その際、第２半導体層４の側壁も酸化され、第２半導体層４の側壁に酸化膜が形成される。これにより、第２半導体層４の欠陥の発生を低減させつつ、第２半導体層４を埋め込み絶縁層１１上に配置することが可能となり、第２半導体層４の品質を損なうことなく、第２半導体層４と半導体基板１との間の絶縁を図ることが可能となる。
【００３５】
なお、半導体基板１および第２半導体層４の熱酸化にて埋め込み絶縁層１１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
また、図８の方法では、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４との間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４との間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。
【００３６】
これにより、第２半導体層４の膜減りを防止しつつ、半導体基板１と第２半導体層４との間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層４の裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層４の裏面側の寄生容量を低減させることができる。
【００３７】
なお、埋め込み絶縁層１１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００３８】
また、第２半導体層４上に酸化防止膜６を設けることで、第２半導体層４の表面が熱酸化されることを防止しつつ、第２半導体層４の裏面側に埋め込み絶縁層１１を形成することが可能となり、第２半導体層４の膜減りを抑制することが可能となる。
また、溝７、９の配置位置を第２半導体層４および半導体基板１の素子分離領域に対応させることにより、第２半導体層４および半導体基板１の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、溝７内に支持体８を埋め込むことにより、第２半導体層４を半導体基板１上で支持する支持体８をアクティブ領域に確保する必要がなくなるとともに、第２半導体層４および半導体基板１の素子分離を一括して行うことができる。このため、工程増を抑制しつつ、ＳＯＩトランジスタとバルクトランジスタとを同一半導体基板１上に形成することが可能となるとともに、コスト増を抑制した上で、チップサイズを低減することが可能となる。
【００３９】
次に、図９に示すように、ＣＶＤなどの方法により支持体８上の全面が覆われるようにして溝９内に埋め込まれた埋め込み絶縁体１２を成膜する。なお、埋め込み絶縁体１２としては、例えば、シリコン酸化膜などの絶縁体を用いることができる。
次に、図１０に示すように、ＣＭＰなどの方法にて埋め込み絶縁体１２および支持体８を薄膜化するとともに、酸化防止膜６をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜５および酸化防止膜６を除去することにより、第２半導体層４の表面を露出させる。
【００４０】
次に、図１１に示すように、第２半導体層４の表面の熱酸化を行うことにより、第２半導体層４の表面にゲート絶縁膜１２ａ〜１２ｃを形成する。そして、ゲート絶縁膜１２ａ〜１２ｃが形成された第２半導体層４上にＣＶＤなどの方法にて多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜１２ａ〜１２ｃ上にゲート電極１３ａ〜１３ｃを形成する。
【００４１】
次に、ゲート電極１３ａ〜１３ｃをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、ゲート電極１３ａにて区切られたアクティブ領域の端部にドレイン層１４ａ、ゲート電極１３ｂにて区切られたアクティブ領域の端部にソース層１４ｃ、ゲート電極１３ｃにて区切られたアクティブ領域の端部にソース層１４ｄ、ゲート電極１３ａ〜１３ｃにて囲まれたアクティブ領域にＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２の双方に共通な共通ソース／ドレイン層１４ｂを形成する。
【００４２】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩ素子とバルク素子とを同一半導体基板１上に混載することが可能となるとともに、ＳＯＩトランジスタとバルクトランジスタとを互いに素子分離するためのスペースを不要とすることができ、ＳＯＩトランジスタとバルクトランジスタとを同一半導体基板１上に混載した場合においても、コスト増を抑制した上で、チップサイズを低減することが可能となる。
【００４３】
なお、上述した実施形態では、第１半導体層３が覆われるようにして半導体基板１上に第２半導体層４を形成する方法について説明したが、酸化膜２を残したまま第２半導体層４の選択エピタキシャル成長を行うことにより、第２半導体層４を第１半導体層３上に選択的に形成するようにしてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態に係る半導体装置の概略構成を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００４５】
Ｒ１、Ｒ１１  ＳＯＩ形成領域、Ｒ２、Ｒ１２  バルク領域、１、１０１  半導体基板、２  酸化膜、３  第１半導体層、４  第２半導体層、５  下地酸化膜、６  酸化防止膜、７、９  溝、８  支持体、１０  空洞部、１１、１１１  埋め込み絶縁層、１２  埋め込み絶縁体、１２ａ〜１２ｃ、１１２ａ、１１２ｃ  ゲート絶縁膜、１３ａ〜１３ｃ、１１３ａ〜１１３ｃ  ゲート電極、１４ａ、１４ｄ、１１４ａ、１１４ｄ  ドレイン層、１４ｂ、１１４ｂ  共通ソース／ドレイン層、１４ｃ、１１４ｃ  ソース層１０４、半導体層、１０７  アクティブ領域、１０８  素子分離絶縁膜、１０９  ホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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