(57)【要約】【課題】シンプルな構成で保護対象となる回路を電源電圧の変動から確実に保護することができる保護回路を提供する。【解決手段】エミッタに電源ライン１が接続され、コレクタに前記電源ライン１の電圧を電源電圧として動作する回路を含む需要回路２が接続されるＰＮＰトランジスタＴｒと、前記電源ライン１の電圧が基準電圧よりも小さいときはロウレベルの電圧を前記ＰＮＰトランジスタＴｒのベースに印加し、前記電源ライン１の電圧が基準電圧よりも大きいときはハイレベルの電圧を前記ＰＮＰトランジスタＴｒのベースに印加する比較器３とを含む保護回路を構成する。【選択図】  図１
2007096400.tif 000002
【特許請求の範囲】
【請求項１】
エミッタに電源ラインが接続され、コレクタに前記電源ラインの電圧を電源電圧として動作する回路を含む需要回路が接続されるＰＮＰトランジスタと、
前記電源電圧の大きさに応じて前記ＰＮＰトランジスタのベース電圧を制御する比較器と、
を含むこと
を特徴とする保護回路。
【請求項２】
請求項１に記載の保護回路であって、
前記比較器には、一方の入力に電源ラインの電圧に応じた第１の電圧が印加され、他方の入力に前記第１の電圧と比較される第２の電圧が印加されること
を特徴とする保護回路。
【請求項３】
請求項１に記載の保護回路であって、
前記需要回路は、ＭＯＳトランジスタを含んで構成されること
を特徴とする保護回路。
【請求項４】
エミッタに電源ラインが接続され、コレクタに前記電源ラインの電圧を電源電圧として動作する回路を含む需要回路が接続されるＰＮＰトランジスタと、
前記電源電圧の大きさに応じて前記ＰＮＰトランジスタのベース電圧を制御する比較器と、
前記需要回路と、
を集積化してなる保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、耐圧の低い回路を電源電圧の変動から確実に保護するための技術に関し、とくにシンプルな構成で保護対象となる回路を電源電圧の変動から確実に保護することができる保護回路を実現する技術に関する。
【背景技術】
【０００２】
例えば、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の耐圧の低い素子を有する集積回路の電源供給部には、電源電圧の変動から集積回路を保護するための保護回路が設けられる。このような保護回路として、例えば特許文献１には、電源に過電圧が生じたときに導通するツエナダイオード、被保護回路への電源路に直列に挿入されるＭＯＳＦＥＴ等からなる第１のトランジスタ、ツエナダイオードの非導通時にトランジスタをオンさせツエナダイオードの導通時に第１のトランジスタをオフさせる第２のトランジスタ及びオペアンプを含んで構成される過電圧保護回路が開示されている。また特許文献２には、電源電圧を分圧する抵抗素子及びツエナダイオードと、分圧された電圧が印加される高耐圧ＭＯＳトランジスタと、過電圧が被保護対象となる集積回路に供給されるのを遮断する高耐圧ＭＯＳトランジスタを含み、これらを上記集積回路と同一半導体基板上に形成した過電圧保護回路が開示されている。
【特許文献１】特開平６−２４５３６６号公報
【特許文献２】特開２００３−３０３８９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１及び特許文献２に記載のいずれの過電圧保護回路についても、能動素子として、複数のトランジスタ、ツエナダイオード、オペアンプが必要であり、回路規模を縮小するには限界がある。またツエナダイオードを用いた回路では、過電圧印加時にツエナダイオードに電流が流れるため、発熱や電力ロス等の問題がある。また特許文献２に記載の過電圧保護回路では、高耐圧のＭＯＳトランジスタを半導体基板上に形成しているが、半導体製造プロセスにおいてＭＯＳトランジスタの耐圧を向上させるには素子のチャネル幅（Ｌ）を大きくとる必要があり、チップ面積を縮小するには限界がある。
【０００４】
本発明はこのような問題に鑑みてなされたもので、シンプルな構成で保護対象となる回路を電源電圧の変動から確実に保護することができる保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するための本発明のうち主たる発明は、保護回路であって、エミッタに電源ラインが接続され、コレクタに前記電源ラインの電圧を電源電圧として動作する回路を含む需要回路が接続されるＰＮＰトランジスタと、前記電源電圧の大きさに応じて前記ＰＮＰトランジスタのベース電圧を制御する比較器と、を含むこととする。
【０００６】
本発明の保護回路は、能動素子としてＰＮＰトランジスタと比較器のみを用いて構成することができるので、回路規模を小さくすることができる。また本発明の保護回路では、過電圧時においてＰＮＰトランジスタが殆ど完全にオフされるので、ツエナダイオードを用いた場合のような発熱や電力ロス等の問題も生じない。
【０００７】
なお、本発明の保護回路は、飽和状態で動作しているＰＮＰトランジスタの動作速度が、比較器の動作速度よりも充分に遅いことを利用している。すなわち、電源ラインの電圧が所定の電圧より大きくなってＰＮＰトランジスタのエミッタ電圧が上昇した場合でも、ＰＮＰトランジスタのコレクタにはエミッタ側の電圧変化の影響が時間差をもって現れるため、エミッタ側の電圧（需要回路に供給される電圧）が過電圧となる前に比較器が動作してＰＮＰトランジスタがオフされる。つまり、本発明におけるＰＮＰトランジスタは、過電圧が保護対象となる回路に伝達する速度を緩和する緩衝装置としての役割と、過電圧の上記回路への伝達を遮断するスイッチとしての役割とを有する。
【０００８】
上記比較器は、比較素子を含んで構成される回路であり、一方の入力に電源ラインの電圧に応じた第１の電圧が印加され、他方の入力に上記第１の電圧と比較される第２の電圧が印加される。上記需要回路は、例えば、ＭＯＳトランジスタを含んで構成される回路である。また上記需要回路、ＰＮＰトランジスタ、及び比較器を集積化した保護回路を構成することもできる。
【発明の効果】
【０００９】
本発明によれば、シンプルな構成で保護対象となる回路（需要回路）を電源電圧の変動から確実に保護することができる。
【発明を実施するための最良の形態】
【００１０】
図１に本発明の一実施形態として説明する保護回路を示している。同図において、電源ライン１には、直流の電源電圧ＶＤＤが印加されている。電源ライン１には、ＰＮＰトランジスタＴｒのエミッタが接続しており、またＰＮＰトランジスタＴｒのコレクタには、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の耐圧の低い素子を含む回路である需要回路２が接続している。ＰＮＰトランジスタＴｒのベースは抵抗Ｒ３を介して電源ライン１に接続されている。
【００１１】
ＰＮＰトランジスタＴｒのベースには、インバータＩＮＶの出力が印加される。インバータＩＮＶには、比較素子ＯＰの出力が印加される。比較素子ＯＰの反転入力には、抵抗Ｒ１及び抵抗Ｒ２の一端が接続され、電源ライン１の電源電圧ＶＤＤを分圧した電圧（以下、第１の電圧という）が印加される。
【００１２】
上記抵抗Ｒ１の他端は接地されている。また上記抵抗Ｒ２の他端は電源ライン１に接続されている。比較素子ＯＰの非反転入力には、基準電圧Ｖｒｅｆ（以下、第２の電圧という）が印加される。比較素子ＯＰは、第１の電圧と第２の電圧との差分に応じた電圧を出力する。
【００１３】
次に、電源ライン１に正常な電圧ＶＤＤが供給されている状態（以下、正常状態という）における、図１に示す保護回路の動作について説明する。正常状態では、比較素子ＯＰの非反転入力には電圧Ｖｉｎ＝（Ｒ１／（Ｒ１＋Ｒ２））×ＶＤＤが印加される。正常状態において、非反転入力に印加される電圧Ｖｉｎと基準電圧Ｖｒｅｆとの関係は、Ｖｉｎ＜Ｖｒｅｆの関係になっており、比較素子ＯＰの出力はハイレベルになっている。比較素子ＯＰの出力は、インバータＩＮＶによって反転され、これによりＰＮＰトランジスタＴｒのベース電圧Ｖｓｗはロウレベルになる。ＰＮＰトランジスタＴｒは、ベースにロウレベルが印加されている間は飽和状態で動作しており、従って、正常状態では、電源ライン１の電源電圧ＶＤＤが定常的に需要回路２に印加される。
【００１４】
次に、電源電圧に異常が生じて電源ライン１の電圧ＶＤＤが変動した場合における保護回路の動作について、図２に示すタイミングチャートとともに説明する。今、電源回路に異常が生じて電圧ＶＤＤが変動し（ｔ１）、比較素子ＯＰの反転入力に印加される電圧Ｖｉｎが基準電圧Ｖｒｅｆ以上になると（ｔ２）、比較素子ＯＰの出力が、ハイレベルからロウレベルに変化する。この場合、ＰＮＰトランジスタＴｒのベースに印加される電圧Ｖｓｗはハイレベルとなり、これによりＰＮＰトランジスタＴｒはオフする。
【００１５】
ここで上述したように、正常状態においては、ＰＮＰトランジスタＴｒは飽和状態で動作しているので、電源ライン１に印加される電源電圧ＶＤＤが変動した場合、その影響はＰＮＰトランジスタＴｒのコレクタ側に充分な時間差をもって現れる（図２に示すＰＮＰトランジスタＴｒのコレクタ電圧Ｖ１のｔ１〜ｔ２の期間における変化を参照）。
【００１６】
一方、比較素子ＯＰを含んで構成される比較器３は、電源電圧ＶＤＤの変化に応じて高速に動作し、電源ライン１に供給される電源電圧ＶＤＤが変動して過電圧が生じた場合には、生じた過電圧がＰＮＰトランジスタＴｒのコレクタ側に現れるよりも前に比較器３によってＰＮＰトランジスタＴｒがオフされることとなり、これにより需要回路２に過電圧が印加されてしまうのを確実に防ぐことができる。
【００１７】
次に、比較素子ＯＰの反転入力に印加される電圧Ｖｉｎが再び基準電圧Ｖｒｅｆよりも小さくなると（ｔ３）、比較素子ＯＰの出力はロウレベルからハイレベルに変化する。これによりＰＮＰトランジスタＴｒのベースに印加される電圧Ｖｓｗが再びロウレベルとなってＰＮＰトランジスタＴＲは再びオンし、需要回路２への電圧供給が再開されて正常状態に復帰する。
【００１８】
なお、以上に説明した本実施形態の保護回路は、使用する能動素子の数が少ないため、回路規模の小さな保護回路を実現することができる。また本実施形態の保護回路は、過電圧発生時にはＰＮＰトランジスタＴｒがほぼ完全にオフされるため、ツエナダイオードを用いて構成される保護回路のように、発熱や電力ロス等の問題も生じない。
【００１９】
以上、本発明の一実施形態につき詳細に説明したが、以上の実施形態の説明は本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明はその趣旨を逸脱することなく、変更、改良され得ると共に本発明にはその等価物が含まれることは勿論である。
【００２０】
例えば、ＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）製造プロセス等を用いて本発明の保護回路を需要回路と同一の半導体基板上に形成するようにすれば、製造プロセスを簡素化し回路全体をより一層小型化することも可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態として説明する保護回路である。
【図２】本発明の一実施形態として説明する保護回路の動作を説明するタイミングチャートである。
【符号の説明】
【００２２】
１  電源ライン
２  回路
３  比較器
Ｔｒ  ＰＮＰトランジスタ
ＶＤＤ  電源電圧
ＯＰ  比較素子
ＩＮＶ  インバータ
【図１】
2007096400.tif 000003
【図２】
2007096400.tif 000004