(57)【要約】【課題】製造プロセスの追加をともなうことなくチャネリング現象を容易かつ効果的に防止することができる半導体基板の製造方法を提供する。【解決手段】チャネル領域及び不純物含有領域を有する半導体層と、ゲート絶縁膜と、ゲート電極とが基板上にこの順に配置された構造を有し、かつ導電型の異なる第１薄膜トランジスタ及び第２薄膜トランジスタを備える半導体基板の製造方法であって、上記製造方法は、第１及び第２薄膜トランジスタのゲート電極上に形成された第１レジストパターン膜と、第２薄膜トランジスタ形成領域上に形成され、かつ第１レジストパターン膜と異なる感光型の第２レジストパターン膜とをマスクに用いて、第１薄膜トランジスタの半導体層に不純物の注入を行う半導体基板の製造方法である。【選択図】図１
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【特許請求の範囲】
【請求項１】
チャネル領域及び不純物含有領域を有する半導体層と、ゲート絶縁膜と、ゲート電極とが基板上にこの順に配置された構造を有し、かつ導電型の異なる第１薄膜トランジスタ及び第２薄膜トランジスタを備える半導体基板の製造方法であって、
該製造方法は、第１及び第２薄膜トランジスタのゲート電極上に形成された第１レジストパターン膜と、第２薄膜トランジスタ形成領域上に形成され、かつ第１レジストパターン膜と異なる感光型の第２レジストパターン膜とをマスクに用いて、第１薄膜トランジスタの半導体層に不純物の注入を行う
ことを特徴とする半導体基板の製造方法。
【請求項２】
前記半導体基板の製造方法は、
ゲート絶縁膜上に導電膜を形成する工程と、
導電膜上のゲート電極形成領域に第１レジストパターン膜を形成する工程と、
第１レジストパターン膜をマスクとして導電膜をエッチングし、第１及び第２薄膜トランジスタのゲート電極を形成する工程と、
第２薄膜トランジスタ形成領域上に第１レジストパターン膜と異なる感光型の第２レジストパターン膜を形成する工程と、
第１及び第２レジストパターン膜をマスクとして第１薄膜トランジスタの半導体層に不純物を注入する工程とを含むことを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記導電膜は、チタン、ニオブ、モリブデン、タンタル及びタングステンからなる群より選ばれた金属を含むことを特徴とする請求項２記載の半導体基板の製造方法。
【請求項４】
前記第１レジストパターン膜は、ゲート電極形成工程後の膜厚が０．３μｍ以上であることを特徴とする請求項２又は３記載の半導体基板の製造方法。
【請求項５】
請求項１〜４のいずれかに記載の半導体基板の製造方法により製造されたことを特徴とする半導体基板。
【請求項６】
請求項５記載の半導体基板を含んで構成されることを特徴とする表示装置。
【請求項７】
前記表示装置は、液晶表示装置であることを特徴とする請求項６記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関する。より詳しくは、液晶表示装置等の表示装置に好適な半導体基板の製造方法及びそれを用いて得られる半導体基板、並びに、それらを用いて得られる表示装置に関するものである。
【背景技術】
【０００２】
半導体基板は、基板上に半導体の電気特性を利用した能動素子を備えた電子回路を有する基板であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等の電子機器に広く応用されている。中でも、薄膜トランジスタ（以下「ＴＦＴ」ともいう）やＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の３端子能動素子を備えた半導体基板は、アクティブマトリクス型液晶表示装置（以下「液晶ディスプレイ」ともいう）等の表示装置において、画素毎に設けられたスイッチング素子や各画素を制御する制御回路等として利用され、表示装置の高精細化や高速動画表示を可能にしている。
【０００３】
近年、ＴＦＴやＭＯＳトランジスタ等を備えた半導体基板においては、電子機器の著しい高性能化、小型化及び低消費電力化にともない、半導体基板の小型化及び高集積密度化が強く求められ、各能動素子においては、サブミクロンオーダーのデザインルール、すなわち集積回路（以下「ＩＣ」ともいう）レベルの微細なパターン精度が要求されている。そのため、ＴＦＴ等の形成方法においては、通常、自己整合的にソース／ドレインが形成されている。この方法では、ゲート電極をマスクとして、半導体活性層への不純物イオンの注入を行うことによって、トランジスタの微細化及び高精度化を可能にしている。また、マスクとしても用いられるゲート電極としては、ポリシリコン（ｐ−Ｓｉ）等が用いられていたが、ｐ−Ｓｉは電気抵抗が大きいため、より低抵抗材料であるモリブデン（Ｍｏ）やタングステン（Ｗ）等の金属材料が使われるようになってきている。しかしながら、これらの金属材料をＴＦＴ等のゲート電極とし、不純物イオンのマスクとした場合には、金属材料が結晶性を有するため、リン等の不純物イオンがチャネリング現象により金属材料を容易に突き抜けてしまい、ＴＦＴ特性において閾値電圧シフト等が生じていた。
【０００４】
そこで、ゲート電極上にチャネリング阻止のための第２の金属層を追加する技術が開示されている（例えば、特許文献１参照。）。また、金属からなるゲート電極の一部をプレアモルファス化することによって結晶性を改質する技術が開示されている（例えば、特許文献２参照。）。これらによれば、ゲート電極とは別にチャネリングストッパー層が形成されることから、不純物イオンのチャネリング現象を抑制することができる。しかしながら、これらの方法では、製造プロセスにおいて、チャネリングストッパー層形成工程の追加をともなうため、製造コストの増加に繋がるという点で工夫の余地があった。
【０００５】
それに対して、ゲート電極上に感光性樹脂膜（レジスト膜）を残したまま、不純物イオンを注入する技術が開示されている（例えば、特許文献３〜５参照。）。これによれば、ゲート電極パターニング用の感光性樹脂膜をチャネリングストッパー層として併用することから、製造コストを増加させることなくチャネリング現象を抑制することができる。しかしながら、チャネリング現象を充分に抑制することができない場合があった。
したがって、結晶性のゲート電極を有する半導体基板において、製造プロセスの追加をともなわずに不純物イオン注入時のチャネリング現象を効果的に抑制する点で更に改善の余地があった。
【特許文献１】特開昭５８−６３１７０号公報
【特許文献２】特開昭６１−６９１７４号公報
【特許文献３】特開平３−２１５９７１号公報
【特許文献４】特開平５−３２６８８０号公報
【特許文献５】特開平８−３７３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記現状に鑑みてなされたものであり、製造プロセスの追加をともなうことなくチャネリング現象を容易かつ効果的に防止することができる半導体基板の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明者は、チャネリング現象を容易に防止することができる半導体基板の製造方法について種々検討したところ、レジストパターン膜をチャネリングストッパー層として利用する方法に着目した。そして、本発明者は、この方法で基板上に導電型が異なる薄膜トランジスタを形成する場合には、チャネリング現象防止の効果が不充分であることを見いだした。そこで、本発明者は更に検討を行ったところ、第１及び第２薄膜トランジスタのゲート電極上に形成された第１レジストパターン膜と、第２薄膜トランジスタ形成領域上に形成され、かつ第１レジストパターン膜と異なる感光型の第２レジストパターン膜とをマスクに用いて、第１薄膜トランジスタの半導体層に不純物の注入を行うことにより、導電型の異なる薄膜トランジスタが基板上に設けられる場合であっても、不純物のチャネリング現象を容易かつ効果的に防止することができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【０００８】
すなわち、本発明は、チャネル領域及び不純物含有領域を有する半導体層と、ゲート絶縁膜と、ゲート電極とが基板上にこの順に配置された構造を有し、かつ導電型の異なる第１薄膜トランジスタ及び第２薄膜トランジスタを備える半導体基板の製造方法であって、上記製造方法は、第１及び第２薄膜トランジスタのゲート電極上に形成された第１レジストパターン膜と、第２薄膜トランジスタ形成領域上に形成され、かつ第１レジストパターン膜と異なる感光型の第２レジストパターン膜とをマスクに用いて、第１薄膜トランジスタの半導体層に不純物の注入を行う半導体基板の製造方法である。
【０００９】
本発明において、上記導電型の異なる第１薄膜トランジスタ及び第２薄膜トランジスタは、具体的には、Ｐ型及びＮ型ＴＦＴであり、第１薄膜トランジスタがＮ型ＴＦＴであるときは、第２薄膜トランジスタはＰ型ＴＦＴとなり、第１薄膜トランジスタがＰ型ＴＦＴであるときは、第２薄膜トランジスタはＮ型ＴＦＴとなる。また、第１薄膜トランジスタ及び第２薄膜トランジスタは、チャネル領域及び不純物含有領域を有する半導体層と、ゲート絶縁膜と、ゲート電極とが基板上にこの順に配置された構造をそれぞれが有する。なお、Ｐ型ＴＦＴとは、正孔がキャリアであるＴＦＴのことをいい、Ｎ型ＴＦＴとは、電子がキャリアであるＴＦＴのことをいう。また、Ｐ型ＴＦＴの不純物含有領域は、Ｐ型の不純物を含有するものであり、Ｎ型ＴＦＴの不純物含有領域は、Ｎ型の不純物を含有するものである。Ｐ型及びＮ型ＴＦＴの不純物含有領域は、通常、ソース／ドレインとして機能する。
また本発明において、上記第１レジストパターン膜と異なる感光型の第２レジストパターン膜は、第１レジストパターン膜にネガ型レジストパターン膜を用いた場合にはポジ型となり、第１レジストパターン膜にポジ型レジストパターン膜を用いた場合にはネガ型となる。
【００１０】
本発明の半導体装置の製造方法としては、上記不純物注入工程を必須工程として含むのである限り、その他の工程を含んでいても含んでいなくてもよく、特に限定されるものではないが、（１）ゲート絶縁膜上に導電膜を形成する工程と、（２）導電膜上のゲート電極形成領域に第１レジストパターン膜を形成する工程と、（３）第１レジストパターン膜をマスクとして導電膜をエッチングし、第１及び第２薄膜トランジスタのゲート電極を形成する工程と、（４）第２薄膜トランジスタ形成領域上に第１レジストパターン膜と異なる感光型の第２レジストパターン膜を形成する工程と、（５）第１及び第２レジストパターン膜をマスクとして第１薄膜トランジスタの半導体層に不純物を注入する工程とを含むことが好ましい。
【００１１】
上記（１）の導電膜形成工程は、ゲート絶縁膜上に導電膜を形成するものであり、導電膜の形成方法としては、例えば、スパッタ法による金属膜形成、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によるポリシリコン膜形成等が挙げられる。上記（２）の第１レジストパターン膜形成工程は、第１レジストパターン膜を形成するものであり、例えば、導電膜上にレジスト膜を成膜した後に、露光及び現像処理するものである。上記（３）のゲート電極形成工程は、ゲート絶縁膜上に第１及び第２薄膜トランジスタのゲート電極を形成するものである。なおこのとき、導電膜とともに下層にあるゲート絶縁膜を連続的にエッチングしてもよい。上記（４）の第２レジストパターン膜形成工程は、第２薄膜トランジスタが形成される領域に第２レジストパターン膜を形成するものである。なお、第２レジストパターン膜の形成は、第１レジストパターン膜の形成と同様に行うことができる。
【００１２】
上記（２）の第１レジストパターン膜形成工程及び上記（４）の第２レジストパターン膜形成工程におけるレジスト膜の成膜方法としては特に限定されず、液体レジストを用いたスピンコート法、ロールコート法等の塗布法、支持体上にレジスト層が設けられたフィルム（ドライフィルム）を貼り付けるドライフィルムレジスト法等が挙げられる。第１及び第２レジストパターン膜の材質としては特に限定されない。レジスト膜の露光方式としては、例えば、レンズステッパー方式、プロキシミティ方式、ミラープロジェクション方式等が挙げられる。現像処理に用いる現像液としては、界面活性剤を含有するアルカリ現像液等が好適であり、例えば、非イオン系の界面活性剤を含有するＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌ  ａｍｍｏｎｉｕｍ  ｈｙｄｏｒｏｘｉｄｅ；テトラメチルアンモニウム水酸化物）溶液等が挙げられる。
【００１３】
上記（５）の不純物注入工程は、第１薄膜トランジスタのゲート電極上の第１レジストパターン膜と、第２薄膜トランジスタ形成領域上の第２レジストパターン膜とをマスクとして、第１薄膜トランジスタの半導体層に不純物を注入するものである。これにより、第２レジストパターン膜で覆われた第２薄膜トランジスタ形成領域を保護しつつ、また、不純物のチャネリング現象を第１薄膜トランジスタのゲート電極上に残された第１レジストパターン膜によって効果的に抑制しながら、第１薄膜トランジスタとなる半導体層に自己整合的に不純物を注入し、不純物含有領域を形成することができる。なお、不純物としては特に限定されず、Ｐ型の不純物ではホウ素等が、Ｎ型の不純物ではリン等が挙げられる。
【００１４】
このように本発明の半導体基板の製造方法によれば、通常ゲート電極パターン形成用マスクとしてのみ使用される第１レジストパターン膜を、ゲート電極上に残したまま不純物注入を行うことから、製造プロセスの追加をともなうことなく、不純物のチャネリング現象を容易かつ効果的に抑制することができる。また、第１及び第２レジストパターン膜が同じ感光型である場合には、図２（ａ）に示すように、第２レジストパターン膜１８の露光・現像処理時に第１レジストパターン膜１７が後退してしまい、ゲート電極１３の一部が露出した状態で不純物２５の注入が行われ、図２（ｂ）に示すように、チャネル領域２４と不純物含有領域２６と間に、不純物が低濃度で注入された低濃度不純物含有領域２７が意図せず形成されてしまい、その結果、ＴＦＴのオン電流の低下及びリーク電流の増加等の問題が発生する。しかしながら本発明では、第１及び第２レジストパターン膜が異なる感光性を有することから、第１レジストパターン膜の後退を防ぎ、上記問題を効果的に抑制することができる。なお、図２（ａ）において、点線は後退する前の第１レジストパターン膜１７を示す。
【００１５】
本発明の半導体装置の製造方法における他の好ましい態様について以下に詳しく説明する。
【００１６】
上記導電膜は、チタン、ニオブ、モリブデン、タンタル及びタングステンからなる群より選ばれた金属を含むことが好ましい。このように上記高融点金属、又は、上記高融点金属の窒化物等を導電膜とすることで、熱処理工程におけるヒロック等の塑性変形を抑制しつつ、低抵抗なゲート電極を形成することができる。また、導電膜は、上記複数の金属からなる積層体としてもよい。上記金属を含む導電膜の成膜方法としては、スパッタ法等が挙げられる。
【００１７】
上記第１レジストパターン膜は、ゲート電極形成工程後の膜厚が０．３μｍ以上であることが好ましく、膜厚が０．５μｍ以上であることがより好ましい。第１レジストパターン膜は、第１及び第２薄膜トランジスタのゲート電極形成工程においてマスクとして用いられるため、ゲート電極形成工程後の膜厚は多少減少していることが考えられる。しかしながら、ゲート電極形成工程後の膜厚を０．３μｍ以上とすることにより、不純物のチャネリング現象を更に効果的に抑制することができる。不純物の注入条件にもよるが、膜厚が０．３μｍ未満であると、チャネリング現象を充分には抑制することができないことがあり、閾値電圧シフト等の不良が発生するおそれがある。なお、第１レジストパターン膜の膜厚の上限値としては、レジストパターン膜の作用効果を発揮することができる範囲であればよく、通常のレジストパターン膜の上限値を適応すればよい。また、ゲート電極形成工程前の第１レジストパターン膜形成時の膜厚としては特に限定されないが、ゲート電極形成工程時の膜減りを考慮し、０．３μｍよりも充分大きく形成することが好ましい。
【００１８】
本発明はまた、本発明の半導体基板の製造方法により製造された半導体基板でもある。本発明の半導体基板によれば、異なる導電型を有するＴＦＴを備えた半導体基板において、半導体層のチャネル領域にチャネリング現象による不要な不純物を含まないため、閾値電圧シフト等の不良が低減された半導体基板を実現することが可能となるので、ＣＭＯＳ（相補型ＭＯＳ）トランジスタ等に好適である。本発明は更に、本発明の半導体基板を含んで構成される表示装置でもある。本発明の表示装置としては、液晶表示装置、有機エレクトロルミネセンス表示装置等が好ましい。本発明の表示装置によれば、優れたＴＦＴ特性を有する本発明の半導体基板を含んで構成されることから、画像処理能力や信頼性の向上を図ることができる。
【発明の効果】
【００１９】
本発明の半導体基板の製造方法によれば、通常ゲート電極パターン形成用のみに使用されの第１レジストパターン膜を、ゲート電極上に残したまま不純物注入を行うことから、導電型の異なる薄膜トランジスタが基板上に設けられる場合であっても、製造プロセスの追加をともなうことなく、不純物のチャネリング現象を容易かつ効果的に抑制することができる。この結果、半導体層のチャネル領域には不要な不純物が注入されないため、閾値電圧シフト等の不良の少ない半導体基板を製造することができる。
【発明を実施するための最良の形態】
【００２０】
以下に実施例を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００２１】
（実施例１）
以下に、図１を用いて、本実施例の半導体装置の製造方法について説明する。図１（ａ）〜（ｉ）は、本実施例の半導体装置の製造フローを示す断面模式図である。
まず、図１（ａ）に示すように、ガラス基板（図示せず）上に形成された下地層（図示せず）上に、ポリシリコン（ｐ−Ｓｉ）層１０を島状にパターン形成した。下地層としては、ＳｉＯ２膜、ＳｉＮｘ膜、ＳｉＮＯ膜等を形成してもよいし、これらの膜の積層体を形成してもよい。ｐ−Ｓｉ層１０の形成方法としては特に限定されず、例えば、原料ガスとしてＳｉＨ４、Ｓｉ２Ｈ６等を用い、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により形成されたアモルファスシリコン（ａ−Ｓｉ）層を結晶化させる方法等が挙げられる。ａ−Ｓｉ層の結晶化は、エキシマレーザを用いるエキシマレーザアニール法や熱処理を行う固相成長法等を用いて行うことができる。ｐ−Ｓｉ層１０のパターン形成方法としては、ドライエッチング等が挙げられる。
【００２２】
次に、図１（ｂ）に示すように、ｐ−Ｓｉ層１０を覆うようにゲート絶縁膜１１、ゲート電極層１２及びネガ型の第１レジスト膜１４をこの順に形成した。ゲート絶縁膜１１の材質としては、ＳｉＯ２膜、ＳｉＮｘ膜、ＳｉＮＯ膜等が挙げられ、これらの膜の積層体を用いてもよい。ゲート絶縁膜１１の成膜方法としては、プラズマＣＶＤ法等が挙げられる。成膜に用いる各原料ガスとしては、ＳｉＯ２膜ではケイ酸エチル（ＴＥＯＳ；ｔｅｔｒａ  ｅｔｈｏｘｙ  ｓｉｌａｎｅ）、ＳｉＮｘ膜ではモノシラン（ＳｉＨ４）及びアンモニア（ＮＨ３）の混合ガス、ＳｉＮＯ膜では、モノシラン（ＳｉＨ４）、亜酸化窒素ガス（Ｎ２Ｏ）及び窒素ガス（Ｎ２）の混合ガス等を用いることができる。ゲート電極層１２の材質としては、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を含んだ金属化合物、上記複数の材料からなる積層体等を用いることができるが、本実施例においては膜厚０．３μｍのＭｏ膜を用いた。ゲート電極層１２の形成方法としては特に限定されず、スパッタ法等が挙げられる。ネガ型の第１レジスト膜１４としては、材質はネガ型であれば特に限定されないが、膜厚は１．０μｍとした。これにより、ゲート電極層エッチング時にネガ型の第１レジスト膜１４が膜減りした後も、膜厚を０．３μｍ以上に保つことができ、Ｎ型不純物イオン注入工程における不純物イオンのチャネリングを効果的に抑制することができる。本実施例において第１レジスト膜１４は、後述する第２レジスト膜１５と異なる感光型であればよく、ポジ型であってもよい。
【００２３】
次に、図１（ｃ）に示すように、第１レジスト膜１４を露光・現像することによって、ネガ型の第１レジストパターン膜１７のパターン形成を行った。露光は、例えば、レンズステッパー方式、プロキシミティ方式、ミラープロジェクション方式等を用いて行うことができる。現像に用いる現像液としては、界面活性剤を含有するアルカリ現像液等が好適であり、例えば、非イオン系の界面活性剤を含有するＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌ  ａｍｍｏｎｉｕｍ  ｈｙｄｏｒｏｘｉｄｅ；テトラメチルアンモニウム水酸化物）溶液が挙げられる。
【００２４】
次に、図１（ｄ）に示すように、第１レジストパターン膜１７をマスクとして、ゲート絶縁膜１１及びゲート電極層１２のエッチングを行うことによって、ゲート電極１３を形成した。ゲート電極１３形成後の第１レジストパターン膜１７の膜厚は０．５μｍであった。エッチングは、原料ガスとしてアルゴン（Ａｒ）、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）、酸素（Ｏ２）、塩素（Ｃｌ２）等の混合ガスを用いたドライエッチングを行った。続いて、図１（ｅ）に示すように、ゲート電極１３上にネガ型の第１レジストパターン膜１７を残したまま、ポジ型の第２レジスト膜１５を全面に形成した。第２レジスト膜１５としては、ポジ型であればよく、材質や膜厚等は特に限定されない。続いて、第２レジスト膜１５を露光・現像することによって、Ｐ型ＴＦＴ（第２ＴＦＴ）となる領域にポジ型の第２レジストパターン膜１８のパターン形成を行った後、図１（ｆ）に示すように、第１レジストパターン膜１７及び第２レジストパターン膜１８をマスクとして自己整合的にＮ型ＴＦＴ（第１ＴＦＴ）となるｐ−Ｓｉ層１０にリンイオン２０を注入することによって、Ｎ型不純物含有領域２２を形成した。これにより、ゲート電極１３に対向する領域は、チャネル領域２４となる。
【００２５】
次に、図１（ｇ）に示すように、第１レジストパターン膜１７及び第２レジストパターン膜１８を剥離した後、第３レジスト膜１６を全面に形成した。第３レジスト膜１６としては、ネガ型又はポジ型のどちらを用いてもよいが、本実施例においてはポジ型を用いた。また、第３レジスト膜１６の材質や膜厚等は特に限定されない。続いて、第３レジスト膜１６を露光・現像することによって、Ｎ型ＴＦＴとなる領域にポジ型の第３レジストパターン膜１９のパターン形成を行った後、図１（ｈ）に示すように、ゲート電極１３及び第３レジストパターン膜１９をマスクとして自己整合的にＰ型ＴＦＴとなるｐ−Ｓｉ層１０にホウ素イオン２１を注入することによって、Ｐ型不純物含有領域２３を形成した。これにより、ゲート電極１３に対向する領域は、チャネル領域２４となる。その後、第３レジストパターン膜１９を剥離することによって、図１（ｉ）に示すように、同一基板上にＮ型ＴＦＴ及びＰ型ＴＦＴを有する本実施例の半導体基板を作製した。このように本実施例によれば、製造プロセスを追加することなく、不純物イオンのチャネリング現象を容易かつ効果的に抑制しながら、導電型の異なるＴＦＴを基板上に作製することができた。
【図面の簡単な説明】
【００２６】
【図１】実施例１の半導体基板の製造フローを示す断面模式図である。
【図２】チャネル領域と不純物含有領域間に低濃度不純物含有領域が形成される過程を示した断面模式図である。
【符号の説明】
【００２７】
１０：ｐ−Ｓｉ層
１１：ゲート絶縁膜
１２：ゲート電極層
１３：ゲート電極
１４：第１レジスト膜
１５：第２レジスト膜
１６：第３レジスト膜
１７：第１レジストパターン膜
１８：第２レジストパターン膜
１９：第３レジストパターン膜
２０：リンイオン
２１：ホウ素イオン
２２：Ｎ型不純物含有領域
２３：Ｐ型不純物含有領域
２４：チャネル領域
２５：不純物
２６：不純物含有領域
２７：低濃度不純物含有領域
【図１】
2007128974.tif 000003
【図２】
2007128974.tif 000004