(57)【要約】【課題】回路構成を簡素化するとともに、処理速度を高速にし、又、消費電力を少なくする。【解決手段】組み合わせ論理回路によって構成される複数のデコードユニット１３と、このデコードユニット１３の出力を反転させる反転回路１６と、一のデコードユニット１３の出力信号と、反転回路１６によって反転された他のデコードユニット１３の出力信号との論理積をとるＡＮＤ回路１４とをそなえるように構成する。【選択図】図１
2007179652.tif 000002
【特許請求の範囲】
【請求項１】
記憶素子に接続され、入力されたアドレス信号に基づいて前記記憶素子を選択的に駆動するアドレスデコーダであって、
組み合わせ論理回路によって構成される複数のデコードユニットと、
前記デコードユニットの出力を反転させる反転回路と、
一のデコードユニットの出力信号と、前記反転回路によって反転された他のデコードユニットの出力信号との論理積をとるＡＮＤ回路とを有することを特徴とするアドレスデコーダ。
【請求項２】
前記アドレスデコーダはさらに、
前記入力されたアドレス信号のデコードを行なう複数のプリデコーダと、
前記複数のプリデコーダに接続され、前記複数のプリデコーダの出力を入力として、さらにデコードを行なうメインデコーダとを有することを特徴とする請求項１記載のアドレスデコーダ。
【請求項３】
情報を記憶する複数の記憶素子と、前記記憶素子に接続され、入力されたアドレス信号に基づいて記憶素子を選択的に駆動するアドレスデコーダとを有する記憶装置において、
前記アドレスデコーダが、
複数のデコードユニットと、
前記デコードユニットの出力を反転させる反転回路と、
一の前記デコードユニットの出力信号と、前記反転回路によって反転された他の前記デコードユニットの出力信号との論理積をとり、該記憶素子を駆動するためのセレクト信号として出力するＡＮＤ回路とを有することを特徴とする記憶装置。
【請求項４】
前記アドレスデコーダはさらに、
前記入力されたアドレス信号のデコードを行なう複数のプリデコーダと、
前記複数のプリデコーダに接続され、前記複数のプリデコーダの出力を入力として、さらにデコードを行なうメインデコーダとを有することを特徴とする請求項３記載の記憶装置。
【請求項５】
記憶装置を有する処理装置において、
前記記憶装置が、
情報を記憶する複数の記憶素子と、
前記記憶素子に接続され、入力されたアドレス信号に基づいて一の該記憶素子を選択的に駆動するアドレスデコーダとを有し、
前記アドレスデコーダが、
組み合わせ論理回路によって構成される複数のデコードユニットと、
前記デコードユニットの出力を反転させる反転回路と、
一の前記デコードユニットの出力信号と、前記反転回路によって反転された他の前記デコードユニットの出力信号との論理積をとり、該記憶素子を駆動するためのセレクト信号として出力するＡＮＤ回路とを有することを特徴とする処理装置。
【請求項６】
前記アドレスデコーダはさらに、
前記入力されたアドレス信号のデコードを行なう複数のプリデコーダと、
前記複数のプリデコーダに接続され、前記複数のプリデコーダの出力を入力として、さらにデコードを行なうメインデコーダとを有することを特徴とする請求項５記載の処理装置。
【請求項７】
入力されたアドレス信号に基づいて一の記憶素子を選択的に駆動する記憶装置におけるアドレスデコード方法であって、
組み合わせ論理回路により、前記入力されたアドレス信号のデコードを行なうデコードステップと、
前記デコードステップにおけるデコード結果の反転を行なう反転ステップと、
一の前記デコードステップにおけるデコード結果と、前記反転ステップにおいて反転された他の前記デコードステップにおけるデコード結果との論理積をとり、該記憶素子を駆動するためのセレクト信号として出力する出力ステップとを有することを特徴とする記憶装置におけるアドレスデコード方法。
【請求項８】
前記デコードステップはさらに、
前記入力されたアドレス信号のデコードを行なう複数のプリデコードステップと、
前記複数のプリデコードステップにおける複数の前記デコード結果を入力として、さらにデコードを行なうメインデコードステップとを有することを特徴とする請求項７記載の記憶装置におけるアドレスデコード方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＣＰＵ（Central Processing Unit）等の処理装置にそなえられるＳＲＡＭ（Static RAM）におけるアドレス信号のデコード処理技術に関する。
【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit；中央処理装置）のレジスタやキャッシュメモリ等に用いられるＳＲＡＭ（Static RAM）回路においては、データを記憶する記憶素子（メモリセル）が複数そなえられ、これらのメモリセルがアレイ状に配置されている。
図７はＳＲＡＭにおけるデコード回路およびメモリセルを示す図、図８は図７に示すＳＲＡＭにおけるデコード回路をプリデコーダとメインデコーダとの２段階とに分けて示す図である。なお、これらの図７，図８に示す例においては、複数のメモリセルのうち、一のメモリセルだけを示している。又、図９は従来のＳＲＡＭにおけるデコード回路およびメモリセルを示す図であり、デコード回路をダイナミック回路（クロックが入っていないときには一つのnMOS回路（nチャネルMOS（Metal Oxide Semiconductor：金属酸化物半導体））でプリチャージを行ない、複数のpMOS（pチャネルMOS）回路で論理機能の構成を行なう回路）により構成されたＮＡＮＤ回路で実現した例を示している。
【０００３】
なお、以下、回路をダイナミック回路を用いて構成することをダイナミック化もしくはダイナミック回路化という場合がある。
ＳＲＡＭ５０は、図７に示すように、複数のメモリセル５１をアレイ状に配置して構成されたセルアレイ（Cell array）５３（図９参照）と、デコード回路（Decoder）５２とをそなえて構成され、これらのデコード回路５２とメモリセル５１とはワード線（セレクト信号線）５４によって接続されている。
【０００４】
デコード回路５２は、アドレス信号のデコード（アドレスデコード）を行なうものであって、複数のメモリセル５１のそれぞれに対応してそなえられ、ＳＲＡＭ５０の外部から受け取ったアドレス信号をデコードし、このデコード結果に対応するワード線５４を駆動することにより、対応するメモリセル５１に対するデータのリード／ライト処理が行なわれるようになっている。
【０００５】
なお、以下、符号ＡＤ［＊］（＊は０〜ｉ−１の整数，ｉはアドレスのビット幅を表す自然数）は入力アドレスを示していて、この入力アドレスに対応するアドレス信号が入力されるようになっている。又、以下、符号ＰＣはプリチャージ信号を、符号ＥＮはイネーブル信号をそれぞれ示すものとする。
また、図９に示す例においては、セルアレイ５３を構成するメモリセル５１−１〜５１−５のうち、メモリセル５１−２を駆動するためのデコード回路５２の構成を示している。
【０００６】
一般に、デコード回路５２は、図８および図９に示すように、回路規模，配線性およびディレイを考慮して、プリデコード回路（プリデコーダ）５２１とメインデコード回路（メインデコーダ）５２２との２段階に分けて構成され、プリデコーダ５２１には複数の組み合わせ論理回路により構成されるデコードユニット５５ａが、又、メインデコーダ５２２には同様に複数の組み合わせ論理回路により構成されるデコードユニット５５ｂがそれぞれそなえられている。なお、図９に示す例においては、便宜上、一のデコードユニット５５ｂのみを示している。
【０００７】
そして、プリデコーダ５２１において各デコードユニット５５ａにアドレス信号がそれぞれ入力されてプリデコード処理が行なわれた後に、その出力信号がメインデコーダ５２２のデコードユニット５５ｂに入力され、メインデコード処理が行なわれるようになっている。
また、従来のＳＲＡＭ５０においては、これらのプリデコーダ５２１とメインデコーダ５２２とは、デコーダ構成をプリデコーダとメインデコーダとに分けて構成を行なうデコード・プロセスにおいて、負論理により構成することによる親和性の良さ及びデコード処理におけるディレイ上の観点からＮＡＮＤ論理によって実現されている。
【０００８】
ＳＲＡＭ５０においては、アドレスデコード処理を高速化することが求められており、例えば、下記特許文献１には、メモリセルの動作を指示する制御信号の活性化前にアドレス信号がデコーダまで伝播されるようにすることにより、制御信号の活性化後にデコーダが活性化されデコード信号を出力し、アクセスの高速化や誤動作を防止する手法が開示されている。
【０００９】
さらに、ＳＲＡＭ５０におけるアドレスデコードを高速化するための他の手法として、スタティック回路のダイナミック化（ダイナミック回路化）や、駆動力を上げることによるディレイ改善，直列接続されたnチャネルトランジスタ・ツリーの段数削減やサイズ調整等が行なわれている。
ここで、スタティック回路のダイナミック化（ダイナミック回路化）は、図９に示すように、pMOSトランジスタの代わりにnMOSトランジスタのみを用いて回路を構成する手法であって、pMOSトランジスタ分の負荷を軽減することにより回路を高速化するものである。
【特許文献１】特開２００２−６３７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、このような従来のＳＲＡＭにおいては、アドレスデコードを高速化するために単にトランジスタの駆動力（ドライブ能力）を上げると、トランジスタ・サイズの増加によるレイアウト・エリアの拡大やデコーダの入力容量や消費電力の増加を招くという課題がある。
また、デコード処理をＮＡＮＤ論理で実現する場合には、例えばアドレスの入力数をNビット，プリデコーダの入力数をiとすると，メインデコーダの入力数はj = CELL(N/i) (CELL(x)…xの天井関数)となり、たとえダイナミック回路化したとしても、アドレス・デコード処理には大雑把に見積もって、 ( i + j ) ステップに比例したゲート通過時間は必要となる。
【００１１】
ここで、デコード処理をＮＡＮＤ理論に代えて、ＮＯＲ論理で実現することもでき、更に、このＮＯＲ回路をダイナミック化した回路（ダイナミックＮＯＲ回路）で実現することも可能であり、デコード回路５２をダイナミックＮＯＲ回路で実現することにより、アドレス数に関係なくデコード時間を一定（例えば２ステップ）にすることができ、アドレスデコードを高速化することができる。
【００１２】
しかしながら、ダイナミックＮＯＲ回路でデコード回路を実現する場合には、その出力は、（１）アドレスに一致するときは“Ｈ”の状態を維持、（２）アドレスに一致しない場合には“Ｈ”から“Ｌ”への遷移となる。つまり、デコード時以外は全てのワード線５４を駆動していることとなり、消費電力が大きくなるため動作上好ましくない。
図１０は従来のＳＲＡＭ５０におけるデコード回路５２およびメモリセル５１を示す図であって、デコード回路５２をダイナミックＮＯＲ回路で実現するとともに、メインデコーダ５２２の出力にＡＮＤ回路を設けて構成した例を示している。なお、この図１０に示す例においても、便宜上、１のデコードユニット５５ｂのみを示している。
【００１３】
この図１０に示す例においては、消費電力を小さくするために、メインデコーダ５２２におけるデコードユニット５５ｂの出力側にＡＮＤ回路５６をそなえ、このＡＮＤ回路５６にメインデコーダ２２の出力とイネーブル・クロック（EN_B）を入力し、このイネーブル・クロックによりメインデコーダ２２の出力をパルス化するようになっている。
しかしながら、従来のＳＲＡＭ５０において、図１０に示すように、ＡＮＤ回路５６をメインデコーダ５２２の出力側にそなえる場合には、イネーブル・クロックを生成する回路をそなえる必要がある他、メインデコーダ５２２において、各デコードユニット５５ｂの出力間でタイミング調整を行なう必要があり、回路構成が複雑になるとともにタイミング調整が煩雑であるという課題がある。
【００１４】
また、ＳＲＡＭ５０の製造時に生じる半導体デバイスの微細化・高密度化に起因するバラツキに対しても動作を保障しなくてはならず、そのため十分なセットアップ時間（信号が確定してからクロックが変化するまでの最小マージン時間）を保障する必要もある。
本発明は、このような課題に鑑み創案されたもので、回路構成を簡素化するとともに、処理速度を高速にし、又、消費電力を少なくできるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、本発明のアドレスデコーダ（請求項１）は、記憶素子に接続され、入力されたアドレス信号に基づいて前記記憶素子を選択的に駆動するアドレスデコーダであって、組み合わせ論理回路によって構成される複数のデコードユニットと、前記デコードユニットの出力を反転させる反転回路と、一のデコードユニットの出力信号と、前記反転回路によって反転された他のデコードユニットの出力信号との論理積をとるＡＮＤ回路とを有することを特徴とするアドレスデコーダであることを特徴とする。
【００１６】
なお、前記アドレスデコーダはさらに、前記入力されたアドレス信号のデコードを行なう複数のプリデコーダと、前記複数のプリデコーダに接続され、前記複数のプリデコーダの出力を入力として、さらにデコードを行なうメインデコーダとを有することを特徴とする（請求項２）。
また、本発明の記憶装置（請求項３）は、情報を記憶する複数の記憶素子と、前記記憶素子に接続され、入力されたアドレス信号に基づいて一の該記憶素子を選択的に駆動するアドレスデコーダとを有する記憶装置において、前記アドレスデコーダが、組み合わせ論理回路によって構成される複数のデコードユニットと、前記デコードユニットの出力を反転させる反転回路と、一の前記デコードユニットの出力信号と、前記反転回路によって反転された他の前記デコードユニットの出力信号との論理積をとり、該記憶素子を駆動するためのセレクト信号として出力するＡＮＤ回路とを有することを特徴とする記憶装置であることを特徴とする。
【００１７】
なお、前記記憶装置はさらに、前記入力されたアドレス信号のデコードを行なう複数のプリデコーダと、前記複数のプリデコーダに接続され、前記複数のプリデコーダの出力を入力として、さらにデコードを行なうメインデコーダとを有することを特徴とする（請求項４）。
また、本発明の処理装置（請求項５）は、記憶装置を有する処理装置において、前記記憶装置が、情報を記憶する複数の記憶素子と、前記記憶素子に接続され、入力されたアドレス信号に基づいて一の該記憶素子を選択的に駆動するアドレスデコーダとを有し、前記アドレスデコーダが、組み合わせ論理回路によって構成される複数のデコードユニットと、前記デコードユニットの出力を反転させる反転回路と、一の前記デコードユニットの出力信号と、前記反転回路によって反転された他の前記デコードユニットの出力信号との論理積をとり、該記憶素子を駆動するためのセレクト信号として出力するＡＮＤ回路とを有することを特徴とする処理装置であることを特徴とする。
【００１８】
なお、前記処理装置における前記アドレスデコーダはさらに、前記入力されたアドレス信号のデコードを行なう複数のプリデコーダと、前記複数のプリデコーダに接続され、前記複数のプリデコーダの出力を入力として、さらにデコードを行なうメインデコーダとを有することを特徴とする（請求項６）。
また、本発明のアドレスデコード方法（請求項７）は、入力されたアドレス信号に基づいて一の記憶素子を選択的に駆動する記憶装置におけるアドレスデコード方法であって、組み合わせ論理回路により、前記入力されたアドレス信号のデコードを行なうデコードステップと、前記デコードステップにおけるデコード結果の反転を行なう反転ステップと、一の前記デコードステップにおけるデコード結果と、前記反転ステップにおいて反転された他の前記デコードステップにおけるデコード結果との論理積をとり、該記憶素子を駆動するためのセレクト信号として出力する出力ステップとを有することを特徴とする記憶装置におけるアドレスデコード方法であることを特徴とする。
【００１９】
なお、前記デコードステップはさらに、前記入力されたアドレス信号のデコードを行なう複数のプリデコードステップと、前記複数のプリデコードステップにおける複数の前記デコード結果を入力として、さらにデコードを行なうメインデコードステップとを有することを特徴とする（請求項８）。
【発明の効果】
【００２０】
本発明によれば、以下の少なくともいずれか１つの効果ないし利点がある。
（１）回路構成を簡素化することにより回路面積を小さくすることが可能になるとともに処理速度を高速にすることができる。
（２）消費電力を少なくすることができる。
（３）回路設計にかかる労力を低減することができる。
【００２１】
（４）ＬＳＩ製造時の製造バラツキに対してのタイミング自己補正効果を期待することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施の形態を説明する。
図１は本発明の一実施形態としてのＳＲＡＭの構成を模式的に示す図、図２は本発明の一実施形態としてのＳＲＡＭをそなえたプロセッサの構成を模式的に示す図、図３は図２に示したプロセッサにおける処理を説明するための図である。
本発明の一実施形態としてのＳＲＡＭ（Static Random Access Memory；記憶保持動作（リフレッシュ）が不要な半導体記憶回路）は、図２に示すように、例えば、ＣＰＵ（Central Processing Unit）等のプロセッサ（処理装置）１００と同一チップ内にそなえて構成されたＬ１キャッシュ（L1-Cache）やＬ２キャッシュ（L2-Cache）等のメモリ回路として用いられるようになっている。なお、この図２においては、プロセッサ１００の一部を破断して示している。
【００２３】
プロセッサ１００においては、例えば、図３に示すように、Ｌ１キャッシュ１０２ａはデータキャッシュとして機能するようになっており、プロセッサ１００の処理実行（Execution）時にデータのロード（Load）／ストア（Store）等の処理を行なう際に用いられる。又、Ｌ１キャッシュ１０２ｂは命令キャッシュとして機能するようになっており、フェッチ（Instruction Fetch）等の処理を行なう際に用いられる。
【００２４】
本発明の一実施形態としてのＳＲＡＭ２０は、図１に示すように、アドレスデコーダ１０とメモリセルアレイ３０とをそなえて構成されている。
メモリセルアレイ３０は、複数（図１中では３つ）のメモリセル（Memory Cell；記憶素子）１７−１，１７−２，１７−３をアレイ状に配置して構成され、これらのメモリセル１７−１，１７−２，１７−３にそれぞれデータを格納することにより、種々の情報を保存するものである。
【００２５】
なお、以下、メモリセルを示す符号としては、複数のメモリセルのうち１つを特定する必要があるときには符号１７−１，１７−２，１７−３を用いるが、任意のメモリセルを指すときには符号１７を用いる。
アドレスデコーダ１０は、ＳＲＡＭ２０の外部から受け取ったアドレス信号をデコード（アドレスデコード；復号，解析）するものであって、複数のメモリセル１７のそれぞれに対応してそなえられており、ワード線（セレクト信号線）４０を介して対応するメモリセル１７に接続されている。
【００２６】
なお、符号ＡＤ［＊］（ただし＊は０〜ｉ−１の整数，ｉはアドレスのビット幅を表す自然数）は入力アドレスを示しており、この入力アドレスに対応するアドレス信号が入力されるようになっている。又、符号ＰＣはプリチャージ信号を、符号ＥＮはイネーブル信号をそれぞれ示すものとする。
また、アドレスデコーダ１０は、図１に示すように、プリデコーダ（プリデコード回路）１１とメインデコーダ（メインデコード回路）１２とをそなえて構成され、プリデコーダ１１には複数（図１中には３つ）のプリデコードユニット（デコードユニット）１５−１，１５−２，１５−３が、又、メインデコーダ１２には複数（図１中には３つ）のメインデコードユニット（デコードユニット）１３−１，１３−２，１３−３がそれぞれそなえられている。
【００２７】
そして、これらのプリデコーダ１１やメインデコーダ１２において、入力された信号が予め設定されたアドレス・データと一致するか否かを判断することによりデコード処理が行なわれるようになっている。
なお、以下、プリデコードユニットを示す符号としては、複数のプリデコードユニットのうち１つを特定する必要があるときには符号１５−１，１５−２，１５−３を用いるが、任意のデコードユニットを指すときには符号１５を用いる。同様に、以下、メインデコードユニットを示す符号としては、複数のメインデコードユニットのうち１つを特定する必要があるときには符号１３−１，１３−２，１３−３を用いるが、任意のデコードユニットを指すときには符号１３を用いる。
【００２８】
そして、本ＳＲＡＭ２０においては、プリデコードユニット１５−１，１５−２，１５−３，メインデコードユニット１３−１，１３−２，１３−３は、それぞれダイナミックＮＯＲ回路（ダイナミック回路により構成されるＮＯＲ回路）で実現されている。
図４（ａ），（ｂ）は本発明の一実施形態としてのＳＲＡＭ２０において用いられるダイナミックＮＯＲ回路を説明するための図であり、図４（ａ）はスタティックＮＯＲ回路の例を示す図、図４（ｂ）はダイナミックＮＯＲ回路の例を示す図である。
【００２９】
さて、スタティックＮＯＲ（static-nor）回路は、例えば、図４（ａ）に示すように、インバータ（ＮＯＴ回路）６３，６４，pMOSトランジスタ６１およびnMOSトランジスタ６２をそなえて構成されている。インバータ６４は、入力信号に応じた数（図４（ａ）に示す例では４つ）だけそなえられ、外部からの入力されるアドレス信号Ａ１〜Ａ４をそれぞれ反転させ、信号ｘａ１，ｘａ２，ｘａ３およびｘａ２を生成するようになっている。
【００３０】
pMOSトランジスタ６１は、入力信号に応じた数（図４（ａ）に示す例では４つ）だけそなえられ、これらのpMOSトランジスタ６１は直列に配置されている。そして、入力信号Ａ１〜Ａ４の反転信号ｘａ１〜ｘａ４が、それぞれpMOSトランジスタ６１に入力されるように構成されている。nMOSトランジスタ６２は、入力信号に応じた数（図４（ａ）に示す例では４つ）そなえられ、pMOSトランジスタ６１の下流側において並列に配置されている。
【００３１】
そして、このスタティックＮＯＲ回路においては、入力信号Ａ１，Ａ２，Ａ３，Ａ４のＡＮＤが出力信号Ｘ１として出力されるようになっている。すなわち、
Ｘ１＝Ａ１・Ａ２・Ａ３・Ａ４    （以降、「・」は論理積演算を表す。）
となる。
また、図４（ａ）に示すように、このスタティックＮＯＲ回路の出力側にインバータ（ＮＯＴ回路）６３をそなえることにより、スタティックＯＲ（static-or）回路にすることができ、その出力信号Ｘ２を得ることができる。すなわち、
【００３２】
【数１】
2007179652.tif 000003
【００３３】
となる。
しかしながら、この図４（ａ）に示したようなスタティックＮＯＲ回路においては、複数のpMOSトランジスタ６１が直列接続されている構成上、出力信号Ｘ１の状態においてＬｏｗからＨｉｇｈへの遷移が遅いものとなる。
一方、本ＳＲＡＭ２０のアドレスデコーダ１０において用いられるダイナミックＮＯＲ（dynamic-nor）回路は、図４（ｂ）に示すように、インバータ（ＮＯＴ回路）６４，nMOSトランジスタ６２−１，６２−２，６２−３，６２−４，６２−５およびプリチャージトランジスタ６５をそなえて構成されている。
【００３４】
インバータ６４は、入力信号に応じた数（図４（ｂ）に示す例では４つ）だけそなえられ、外部からの入力されるアドレス信号Ａ１〜Ａ４をそれぞれ反転させ、信号ｘａ１，ｘａ２，ｘａ３およびｘａ２を生成するようになっている。
これらの複数のnMOSトランジスタ６２−１，６２−２，６２−３，６２−４は並列に配置され、インバータ６４によって生成された入力信号Ａ１〜Ａ４の反転信号ｘａ１〜ｘａ４がそれぞれ入力されるように構成されている。又、nMOSトランジスタ６２−５は、プリチャージトランジスタ（ＰＣ）６５とともにnMOSトランジスタ６２−１に直列に配置されて構成されている。
【００３５】
プリチャージトランジスタ６５は予めプリチャージ対象のノードであるダイナミックノード（ｎｄ）をＨｉｇｈに設定し、入力端子が１つ以上Ｈｉｇｈとなった時に、当該ダイナミックノード（ｎｄ）をＬｏｗにディスチャージするようになっている。
そして、このダイナミックＮＯＲ回路においては、入力信号Ａ１，Ａ２，Ａ３，Ａ４のＡＮＤが出力信号Ｙ１として出力されるようになっている。すなわち、
Ｙ１＝Ａ１・Ａ２・Ａ３・Ａ４
となる。
【００３６】
また、図４（ｂ）に示すように、このダイナミックＮＯＲ回路の出力側に反転回路６６をそなえることにより、ダイナミックＯＲ（dynamic-or）回路にすることができ、その出力信号Ｙ２を得ることができる。すなわち、
【００３７】
【数２】
2007179652.tif 000004
【００３８】
となる。
反転回路６６は、インバータ６３と一旦出力がＬｏｗになった場合に当該Ｌｏｗレベルを強制的に維持するキーパートランジスタ（Keeper）６７とをそなえて構成されている。ダイナミック回路においては、プリチャージトランジスタ６５がｏｆｆ状態で、且つ入力端子のレベルが全てＬｏｗであると、ダイナミックノード（ｎｄ）は、ＶｄｄおよびＶｓｓのどちらにも接続されていないフローティング状態と呼ばれる不安定な状態となる。通常の使用に際しては、このような状態は誤動作の要因となるので、キーパートランジスタ６７により、リークによるレベル低下を抑止するようになっている。
【００３９】
このように、ダイナミックＮＯＲ回路は、nMOSトランジスタ（nMOSトランジスタ）によって構成されるので、pMOSトランジスタ分の負荷を軽減し回路を簡略化および高速化することができる。
また、本ＳＲＡＭ２０においては、メインデコーダ１２において、メインデコードユニット１３−１，１３−２，１３−３の下流側に、ＡＮＤ回路１４−１，１４−２，１４−３と、インバータ（ＮＯＴ回路）１６−１，１６−２，１６−３とがそれぞれそなえられている。
【００４０】
なお、以下、ＡＮＤ回路を示す符号としては、複数のＡＮＤ回路のうち１つを特定する必要があるときには符号１４−１〜１４−３を用いるが、任意のＡＮＤ回路を指すときには符号１４を用い、又、インバータを示す符号としては、複数のインバータのうち１つを特定する必要があるときには符号１６−１〜１６−３を用いるが、任意のインバータを指すときには符号１６を用いる。
【００４１】
インバータ（反転信号作成部，反転回路）１６は、メインデコードユニット１３からの出力信号を反転させるものである。このインバータ１６には、メインデコードユニット１３からの出力信号が入力されるようになっており、又、このインバータ１６によって反転されたメインデコードユニット１３からの出力信号（反転信号）は、ＡＮＤ回路１４に入力されるようになっている。
【００４２】
ＡＮＤ回路１４は、一のデコードユニットの出力信号と、インバータ１６によって反転された他のデコードユニット１３の出力信号との論理積をとるものであり、メモリセル１７を駆動するためのセレクト信号として出力するようになっている。
このＡＮＤ回路１４には、その上流側にそなえられたメインデコードユニット１３からの出力信号と、そのメインデコードユニット１３に隣接する他の一のメインデコードユニット１３の出力信号であって、インバータ１６により反転された反転信号とが入力されるようになっている。
【００４３】
例えば、図１に示す例においては、ＡＮＤ回路１４−１には、メインデコードユニット１３−１からの出力信号と、メインデコードユニット１３−２から出力された後、インバータ１６−１により反転された出力信号（反転信号）とが入力されるようになっている。同様に、ＡＮＤ回路１４−２には、メインデコードユニット１３−２からの出力信号と、メインデコードユニット１３−３から出力された後、インバータ１６−２により反転された出力信号（反転信号）とが入力されるようになっている。
【００４４】
図５（ａ），（ｂ）は本発明の一実施形態としてのＳＲＡＭ２０のメインデコーダ１２の構成を説明するための図であり、図５（ａ）はデコード処理前の状態（Initial state）の例を示す図、図５（ｂ）はデコード処理後の状態（After decoding）の例を示す図である。
例えば、図５（ａ）に示した状態において、デコード処理を行なわれ、メインデコードユニット１３−１，１３−３から“Ｌｏｗ（Ｌ）”が、又、メインデコードユニット１３−２から“Ｈ”がそれぞれ出力された場合には、図５（ｂ）に示すように、ワード線４０−２が選択されてその状態が“Ｌ”から“Ｈｉｇｈ（Ｈ）”へ、それ以外のワード線４０−１，４０−３の状態が“Ｌ”を維持するようになっている。
【００４５】
これにより、ワード線４０−２に接続されたメモリセル１７にデータのリード／ライト処理を行なうことができる。
さて、アドレスデコーダ１０においては、入力アドレスと一致しないデコーダの出力電位は“Ｈ”から“Ｌ”へと変化するようになっている。この非選択回路の出力結果を“Ｈｉｇｈ（Ｈ）”から“Ｌｏｗ（Ｌ）”へ遷移するパルス信号と見なすことにより、これをインバータ１６を介して反転された信号は、「メインデコードユニット１３からの出力（メインデデコードユニット出力）との間で、タイミング調整がなされたイネーブル・クロック」として扱うことができる。
【００４６】
すなわち、これと他のメインデコードユニット１３からの出力との間で論理積（ＡＮＤ）をとることにより、メインデコードユニット１３は、（１）選択されたワード線４０の状態は“Ｌ”から“Ｈ”へ，（２）それ以外のワード線４０の状態は“Ｌ”を維持、といった動作を実現することが出来る。
すなわち、本ＳＲＡＭ２０においては、隣接する他のメインデコードユニット１３から出力されインバータ１６を介して反転された信号をイネーブル・クロックとして用いるようになっており、これにより、イネーブル・クロックを生成する回路をそなえる必要がなく、回路構成を簡素化できるとともに消費電力を少なくすることができ、又、メインデコーダ１２において、各メインデコードユニット１３の出力間でタイミング調整を行なう必要もない。
【００４７】
図６は本発明の一実施形態としてのＳＲＡＭ２０の具体的な構成例を示す図であり、以下、この図６を参照しながら、本ＳＲＡＭ２０のアドレスデコーダ１０における処理を説明する。
なお、この図６に示す例は、メモリセルアレイ３０におけるメモリセル１７−２に関するアドレスデコーダ１０を示している。又、この図６に示す例においては、６ビットのアドレス信号（ＡＤ［０］〜ＡＤ［５］）が入力されるようになっており、プリデコーダ１１はプリデコードユニット１５−１〜１５−６を、又、メインデコーダ１２は、メインデコードユニット１３−１〜１３−４をそなえて構成されている。又、この図６に示す例においては、各プリデコードユニット１５におけるキーパートランジスタ６７（図４参照）の図示を省略している。
【００４８】
また、各プリデコードユニット１５にはアドレス・ビットの任意の２本が入力されるものとし、メインデコーダ１２において、各メインデコードユニット１３には、プリデコーダ１１から３本の信号線が入力されるようになっている。
このプリデコードユニット１５において、入力されたアドレス信号が予め設定されたアドレス・データと一致したときに、 そのノード１５２から“Ｌ”を出力し、又、一致しない場合には、ノード１５１をディスチャージしノード１５２に“Ｈ”を出力する。
【００４９】
メインデコードユニット１３は、それぞれＮＯＲ部１３１とＮＡＮＤ部１３２とをそなえて構成され、ＮＯＲ部１３１ではプリデコードユニット１５からの結果を入力としてデコード処理を行なう。
このＮＯＲ部１３１におけるデコード処理の結果、予め設定されたアドレス・データに一致した場合にノード１３３は“Ｈ”を維持し、又、一致しない場合には“Ｌ”にディスチャージされる。
【００５０】
デコード結果は、後段のＮＡＮＤ部１３２へ出力されるとともに、インバータ１６を介して、隣接するメインデコードユニット１３のＮＡＮＤ部１３２へイネーブル信号（矢印ａ参照）として出力される。
ＮＡＮＤ部１３２においては、ＮＯＲ部１３１の結果と他のメインデコードユニット１３からのイネーブル信号とを入力とし、条件に一致したときのみ結果をパルス化（“Ｌ→Ｈ”） し、そうでなければ“Ｌ”をワード線４０に出力する。これにより、任意のメモリセル１７に対して、リード／ライトといったオペレーションを実行することができる。
【００５１】
なお、隣接するメインデコードユニット１３間で出力結果のチェインを形成すると、プリデコーダ１１（プリデコードユニット１５）の出力がメインデコーダ１２（メインデコードユニット１３）に到達する時間が必ずしも等しくないと言う理由により、入力の組み合わせによっては誤動作が生じるおそれがある。具体的には、ＮＯＲ回路での判定前に他のメインデコードユニット１３からイネーブル信号を受け取ることにより、ワード線４０の多重選択を引き起こす可能性がある。
【００５２】
従って、イネーブル信号の授受を行なうメインデコードユニット１３間において、入力信号間の到達時間を確認しタイミングを保障する必要がある。例えば、メインデコードユニット１３の入力数をn本とした場合に、最大で２ｎ本の信号間で誤動作するかどうかを確認しなければならず、シミュレーション・パターン数の増大をもたらすことになる。
そこで、本実施形態においては、メインデコードユニット１３が受け取るプリデコード済み信号の数をｎ本とするときに、（ｎ−１）本の入力信号を共通とするグループを形成し、このグループ内でイネーブル信号の授受を行なうように構成する。
【００５３】
例えば、図６に示す例においては、各メインデコードユニット１３にはプリデコーダ１１から符号Ａ，Ｂ，Ｃで示す３本（ｎ＝３）の信号がそれぞれ入力されるようになっているが、これらの３本の信号Ａ，Ｂ，Ｃのうち、信号Ａ，Ｂを共通とするグループを内に配置することにより、イネーブル信号の授受が行なわれるようになっている。
これにより、ばらつきを考慮すべき信号数を２本までに減らすことができ、これらの２信号の間でタイミングが保障できれば、誤動作を抑えることができ、回路設計にかかる労力を低減することができる。
【００５４】
このように、本発明の一実施形態としてのＳＲＡＭ２０によれば、デコーダの処理速度を高速にすることができ、又、メインデコードユニット１３のイネーブル信号を生成するための回路を新たに用意する必要がなく、回路構成を簡素化することができる。
また、メインデコーダ１２のイネーブル信号をメインデコーダ１２内で生成するので、各入力信号とのタイミング調整が不要であり、回路設計にかかる労力を低減することができる。
【００５５】
さらに、ＬＳＩ製造時における製造バラツキに対してのタイミング自己補正といった効果を期待することもできる。
そして、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、アドレスデコーダ１０に入力されるアドレス信号のビット数は図６に例示したように６ビットに限定されるものではなく、２〜５ビットもしくは７ビット以上のアドレス信号のデコードに用いてもよい。
【００５６】
また、プリデコードユニット１５やメインデコードユニット１３の構成は、上述した実施形態に限定されるものではなく、種々変形して実施することができる。
そして、本発明は、以下に示すように要約することができる。
本発明の処理装置は、半導体メモリをそなえた処理装置であって、該半導体メモリが、データを記憶する複数の記憶素子と、該記憶素子に対応してそなえられ入力されたアドレス信号に基づいて一の該記憶素子を選択的に駆動するアドレスデコーダとをそなえて構成され、該アドレスデコーダが、ダイナミックＮＯＲ回路によって構成された複数のデコードユニットと、該デコードユニットの出力を反転させる反転信号作成部と、該デコードユニットの出力信号と、該反転信号作成部によって反転された当該デコードユニットに隣接する他のデコードユニットの出力信号との論理積をとり、該記憶素子を駆動するためのセレクト信号として出力するＡＮＤ回路とをそなえることを特徴としている。
【００５７】
なお、該アドレスデコーダが、該アドレス信号をプリデコードするプリデコーダと、該プリデコーダの下流側にそなえられ、前記プリデコーダによってプリデコードされた該アドレス信号をデコードするメインデコーダとをそなえて構成され、該メインデコーダが、前記ダイナミックＮＯＲ回路によって構成された複数のデコードユニットと、該反転信号作成部と該ＡＮＤ回路とをそなえてもよい。
【００５８】
また、本発明の半導体記憶回路は、データを記憶する複数の記憶素子と、該記憶素子に対応してそなえられ入力されたアドレス信号に基づいて一の該記憶素子を選択的に駆動するアドレスデコーダとをそなえて構成された半導体記憶回路であって、該アドレスデコーダが、ダイナミックＮＯＲ回路によって構成された複数のデコードユニットと、該デコードユニットの出力を反転させる反転信号作成部と、該デコードユニットの出力信号と、該反転信号作成部によって反転された当該デコードユニットに隣接する他のデコードユニットの出力信号との論理積をとり、該記憶素子を駆動するためのセレクト信号として出力するＡＮＤ回路とをそなえることを特徴としている。
【００５９】
なお、該アドレスデコーダが、該アドレス信号をプリデコードするプリデコーダと、該プリデコーダの下流側にそなえられ、前記プリデコーダによってプリデコードされた該アドレス信号をデコードするメインデコーダとをそなえて構成され、該メインデコーダが、前記ダイナミックＮＯＲ回路によって構成された複数のデコードユニットと、該反転信号作成部と該ＡＮＤ回路とをそなえてもよい。
【００６０】
また、本発明のアドレスデコーダは、記憶素子に対応してそなえられ、入力されたアドレス信号に基づいて一の該記憶素子を選択的に駆動するアドレスデコーダであって、ダイナミックＮＯＲ回路によって構成された複数のデコードユニットと、該デコードユニットの出力を反転させる反転信号作成部と、該デコードユニットの出力信号と、該反転信号作成部によって反転された当該デコードユニットに隣接する他のデコードユニットの出力信号との論理積をとり、該記憶素子を駆動するためのセレクト信号として出力するＡＮＤ回路とをそなえることを特徴としている。
【００６１】
なお、該アドレス信号をプリデコードするプリデコーダと、該プリデコーダの下流側にそなえられ、前記プリデコーダによってプリデコードされた該アドレス信号をデコードするメインデコーダとをそなえて構成され、該メインデコーダが、前記ダイナミックＮＯＲ回路によって構成された複数のデコードユニットと、該反転信号作成部と該ＡＮＤ回路とをそなえてもよい。
【００６２】
そして、本発明の各実施形態が開示されていれば、本発明を当業者によって実施・製造することが可能である。
【産業上の利用可能性】
【００６３】
アドレス信号のデコードの他、種々の情報のデコード処理に適用することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施形態としてのＳＲＡＭの構成を模式的に示す図である。
【図２】本発明の一実施形態としてのＳＲＡＭをそなえたプロセッサの構成を模式的に示す図である。
【図３】図２に示したプロセッサにおける処理を説明するための図である。
【図４】（ａ），（ｂ）は本発明の一実施形態としてのＳＲＡＭにおいて用いられるダイナミックＮＯＲ回路を説明するための図である。
【図５】（ａ），（ｂ）は本発明の一実施形態としてのＳＲＡＭのメインデコーダの構成を説明するための図である。
【図６】本発明の一実施形態としてのＳＲＡＭの具体的な構成例を示す図である。
【図７】ＳＲＡＭにおけるデコード回路およびメモリセルを示す図である。
【図８】図７に示すＳＲＡＭにおけるデコード回路をプリデコーダとメインデコーダとに分けて示す図である。
【図９】従来のＳＲＡＭにおけるデコード回路およびメモリセルを示す図である。
【図１０】従来のＳＲＡＭにおけるデコード回路およびメモリセルを示す図である。
【符号の説明】
【００６５】
１０  アドレスデコーダ
１１  プリデコーダ
１２  メインデコーダ
１３，１３−１，１３−２，１３−３，１３−４  メインデコードユニット
１４，１４−１，１４−２，１４−３  ＡＮＤ回路
１５，１５−１，１５−２，１５−３，１５−４，１５−５，１５−６  プリデコードユニット
１６，１６−１，１６−２，１６−３，１６−４  インバータ（反転信号作成部，反転回路）
１７，１７−１，１７−２，１７−３，１７−４，１７−５  メモリセル（記憶素子）
２０  ＳＲＡＭ（半導体記憶回路）
３０  メモリセルアレイ
４０，４０−１，４０−２，４０−３  ワード線
６１  pMOSトランジスタ
６２−１，６２−２，６２−３，６２−４，６２−５  nMOSトランジスタ
６３，６４  インバータ
６５  プリチャージトランジスタ
６６  反転回路
６７  キーパートランジスタ
１００  プロセッサ（処理装置）
１０１  Ｌ２キャッシュ
１０２ａ，１０２ｂ  Ｌ１キャッシュ
１３１  ＮＯＲ部
１３２  ＮＡＮＤ部
１３３，１５１，１５２  ノード
【図１】
2007179652.tif 000005
【図２】
2007179652.tif 000006
【図３】
2007179652.tif 000007
【図４】
2007179652.tif 000008
【図５】
2007179652.tif 000009
【図６】
2007179652.tif 000010
【図７】
2007179652.tif 000011
【図８】
2007179652.tif 000012
【図９】
2007179652.tif 000013
【図１０】
2007179652.tif 000014