(57)【要約】【課題】配線間のカップリング容量に起因する誤動作を防ぐことが可能な半導体装置を提供する。【解決手段】半導体装置は、第１の配線層Ｍ１と、第２の配線層Ｍ２とを備え、第１の配線層Ｍ１および第２の配線層Ｍ２の各々は、グローバルビット線ＧＢＬ＿ＥＶＥＮと、グローバルビット線ＧＢＬ＿ＥＶＥＮが活性化されていないときに活性化されるグローバルビット線ＧＢＬ＿ＯＤＤとを含み、第１の配線層Ｍ１および第２の配線層Ｍ２の各々においてグローバルビット線ＧＢＬ＿ＥＶＥＮおよびＧＢＬ＿ＯＤＤが交互に配置され、第１の配線層Ｍ１および第２の配線層Ｍ２におけるグローバルビット線ＧＢＬ＿ＥＶＥＮおよびＧＢＬ＿ＯＤＤがほぼ平行に配置され、第１の配線層Ｍ１および第２の配線層Ｍ２の積層方向において、第１の配線層Ｍ１および第２の配線層Ｍ２に異なるグローバルビット線ＧＢＬが配置される。【選択図】図５
2007194330.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線層と、
第２の配線層とを備え、
前記第１の配線層および前記第２の配線層の各々は、第１の配線と、前記第１の配線が活性化されていないときに活性化される第２の配線とを含み、
前記第１の配線層および前記第２の配線層の各々において前記第１の配線および前記第２の配線が交互に配置され、
前記第１の配線層における前記第１の配線および前記第２の配線ならびに前記第２の配線層における前記第１の配線および前記第２の配線がほぼ平行に配置され、
前記第１の配線層および前記第２の配線層の積層方向において、前記第１の配線層に前記第１の配線が配置される場合には前記第２の配線層に前記第２の配線が配置され、前記第１の配線層に前記第２の配線が配置される場合には前記第２の配線層に前記第１の配線が配置される半導体装置。
【請求項２】
前記第１の配線層および前記第２の配線層の少なくともいずれか一方は、前記第１の配線および前記第２の配線間に配置されるシールド配線を含む請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、データバス等の複数の配線を有する半導体装置に関する。
【背景技術】
【０００２】
近年、メモリチップの大容量化に伴ってプロセス技術が微細化し、半導体装置におけるデータバス等の配線幅および配線間隔が小さくなっている。
【０００３】
なお、以上本発明についての従来技術を、出願人の知得した一般的な技術情報に基づいて説明したが、出願人の記憶する範囲において、出願前までに先行技術文献情報として開示すべき情報を出願人は有していない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
データバスの配線幅および配線間隔が小さくなると、データバスの配線間のカップリング容量によるディスターブが大きな問題となる。より詳細には、複数の配線が活性化される際に、配線間のカップリング容量が大きいと、一方の配線のカップリングによって他方の配線のレベルが変動してしまい、半導体装置が誤動作してしまう。
【０００５】
それゆえに、本発明の目的は、配線間のカップリング容量に起因する誤動作を防ぐことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、第１の配線層と、第２の配線層とを備え、第１の配線層および第２の配線層の各々は、第１の配線と、第１の配線が活性化されていないときに活性化される第２の配線とを含み、第１の配線層および第２の配線層の各々において第１の配線および第２の配線が交互に配置され、第１の配線層における第１の配線および第２の配線ならびに第２の配線層における第１の配線および第２の配線がほぼ平行に配置され、第１の配線層および第２の配線層の積層方向において、第１の配線層に第１の配線が配置される場合には第２の配線層に第２の配線が配置され、第１の配線層に第２の配線が配置される場合には第２の配線層に第１の配線が配置される。
【発明の効果】
【０００７】
本発明によれば、配線間のカップリング容量に起因する半導体装置の誤動作を防ぐことができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０００９】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置の構成を概略的に示す図である。
【００１０】
同図を参照して、半導体装置は、たとえばＡＧ−ＡＮＤ型フラッシュメモリであり、行列状に配列される複数のメモリセルＭＣを含む。複数のワード線ＷＬが複数のメモリセルＭＣの各行に対応して配置される。同図では複数のワード線ＷＬのうち、代表的にワード線ＷＬＡおよびワード線ＷＬＢを示す。各メモリセルＭＣのコントロールゲートＣＧは対応するワード線ＷＬに接続される。
【００１１】
複数のグローバルビット線ＧＢＬが列方向に配置される。複数のグローバルビット線ＧＢＬの各々は、対応するメモリセルＭＣのソースに直接接続されるか、またはアシストゲートトランジスタＡＧＴを介して、対応するメモリセルＭＣのソースに接続される。同図では複数のグローバルビット線ＧＢＬのうち、代表的にグローバルビット線ＧＢＬ＿ＥＶＥＮ１〜ＧＢＬ＿ＥＶＥＮ３と、グローバルビット線ＧＢＬ＿ＯＤＤ１〜ＧＢＬ＿ＯＤＤ２を示す。
【００１２】
さらに、半導体装置は、列方向に配置された複数のアシストゲートトランジスタＡＧＴを含む。複数のアシストゲートトランジスタＡＧＴは列方向に延在するアシストゲート線ＡＧに接続される。アシストゲート線ＡＧは、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲートに対応し、アシストゲート線ＡＧに供給される電圧に基づいてアシストゲートトランジスタＡＧＴの下部の半導体基板に反転層が形成される。
【００１３】
さらに、半導体装置は、行方向に配置された複数の選択トランジスタＭＴＡおよび選択トランジスタＭＴＢを含む。
【００１４】
次に、本発明の実施の形態に係る不揮発性半導体装置がメモリセルＭＣに対してデータ書き込みを行なう際の動作について説明する。ここでは、メモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａに対してデータ書き込みを行なう場合について説明する。
【００１５】
データ書き込み時、書き込み対象であるメモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａに対応するグローバルビット線ＧＢＬ＿ＯＤＤ１およびＧＢＬ＿ＯＤＤ２が選択状態に駆動される。また、グローバルビット線ＧＢＬ＿ＥＶＥＮ１〜ＧＢＬ＿ＥＶＥＮ３が非選択状態に駆動される。
【００１６】
また、メモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａに対応するワード線ＷＬＡが選択状態に駆動される。また、電圧線ＳＴＡおよび電圧線ＳＴＢが選択状態に駆動されて選択トランジスタＭＴＡ０〜ＭＴＡ４および選択トランジスタＭＴＢ０〜ＭＴＢ３がオン状態となる。また、メモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａに対応するアシストゲート線ＡＧ０が選択状態に駆動され、アシストゲートトランジスタＡＧＴ０およびＡＧＴ４の下部の領域に反転層が形成される。
【００１７】
そうすると、オン状態であるメモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａを経由してグローバルビット線ＧＢＬ＿ＯＤＤ１および共通電圧線ＣＤ間ならびにグローバルビット線ＧＢＬ＿ＯＤＤ２および共通電圧線ＣＤ間に電流が流れる。そして、メモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａに高電界が生じる。この高電界により生じた高エネルギの電子（ホットエレクトロン）がワード線ＷＬＡに印加された高電圧により生じる電界に引き寄せられ、メモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａの浮遊ゲートに到達することにより、データ書き込みが行なわれる。
【００１８】
次に、本発明の実施の形態に係る不揮発性半導体装置がメモリセルＭＣに対してデータ読み出しを行なう際の動作について説明する。ここでは、メモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａに対してデータ読み出しを行なう場合について説明する。
【００１９】
データ読み出し時、読み出し対象であるメモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａに対応するグローバルビット線ＧＢＬ＿ＯＤＤ１およびＧＢＬ＿ＯＤＤ２が選択状態に駆動される。また、グローバルビット線ＧＢＬ＿ＥＶＥＮ１〜ＧＢＬ＿ＥＶＥＮ３が非選択状態に駆動される。
【００２０】
また、メモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａに対応するワード線ＷＬＡが選択状態に駆動される。また、電圧線ＳＴＡおよび電圧線ＳＴＢが選択状態に駆動されて選択トランジスタＭＴＡ０〜ＭＴＡ４および選択トランジスタＭＴＢ０〜ＭＴＢ３がオン状態となる。また、メモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａに対応するアシストゲート線ＡＧ０が選択状態に駆動され、アシストゲートトランジスタＡＧＴ０およびＡＧＴ４の下部の領域に反転層が形成される。
【００２１】
そうすると、オン状態であるメモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａを経由してグローバルビット線ＧＢＬ＿ＯＤＤ１および共通電圧線ＣＤ間ならびにグローバルビット線ＧＢＬ＿ＯＤＤ２および共通電圧線ＣＤ間に電流が流れる。各グローバルビット線および共通電圧線間を流れる電流の量は、メモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａの浮遊ゲートに蓄積される電荷量に応じた閾値電圧、ならびにワード線ＷＬに供給される読み出し電圧で決まる。そして、各グローバルビット線ＧＢＬおよび共通電圧線ＣＤ間を流れる電流量をセンスアンプ（図示せず）が検出することによりメモリセルＭＣ０ＡおよびメモリセルＭＣ４Ａに記憶されたデータの読み出しが行なわれる。
【００２２】
図２は、本発明の第１の実施の形態に係る半導体装置のレイアウトを示す図である。図３は、本発明の第１の実施の形態に係る半導体装置の図２におけるａ−ｂ断面を示す断面図である。
【００２３】
図２および図３を参照して、半導体装置は、半導体基板１と、絶縁層２〜３とを備える。
【００２４】
半導体基板１の上に絶縁層２が配置される。絶縁層２は、コントロールゲートＣＧを含む。絶縁層２の上に絶縁層３が配置される。絶縁層３は、配線層Ｍを含む。この配線層Ｍは、グローバルビット線（第１の配線）ＧＢＬ＿ＥＶＥＮ１〜ＧＢＬ＿ＥＶＥＮ４と、グローバルビット線（第２の配線）ＧＢＬ＿ＯＤＤ１〜ＧＢＬ＿ＯＤＤ４とを含む。グローバルビット線ＧＢＬ＿ＥＶＥＮおよびグローバルビット線ＧＢＬ＿ＯＤＤは、配線層Ｍにおいて交互にかつほぼ平行に配置されている。
【００２５】
図３に示すコントロールゲートＣＧは、ワード線ＷＬＡおよびワード線ＷＬＢに相当し、グローバルビット線ＧＢＬ＿ＥＶＥＮおよびグローバルビット線ＧＢＬ＿ＯＤＤに対してほぼ垂直に配置されている。
【００２６】
以上より、本発明の第１の実施の形態に係る半導体装置では、グローバルビット線ＧＢＬ＿ＯＤＤおよびグローバルビット線ＧＢＬ＿ＥＶＥＮが配線層Ｍにおいて交互にかつほぼ平行に配置されており、また、データ書き込みおよびデータ読み出しを行なう際にはグローバルビット線ＧＢＬ＿ＯＤＤおよびグローバルビット線ＧＢＬ＿ＥＶＥＮのいずれか一方が活性化され、他方が非活性化される。このような構成により、隣接するグローバルビット線間のカップリング容量に起因する半導体装置の誤動作を防ぐことができる。
【００２７】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００２８】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置に対して層構造を変更した半導体装置に関する。以下で説明する内容以外の構成および動作は第１の実施の形態に係る半導体装置と同様である。
【００２９】
図４は、本発明の第２の実施の形態に係る半導体装置のレイアウトを示す図である。図５は、本発明の第２の実施の形態に係る半導体装置の図４におけるａ−ｂ断面を示す断面図である。
【００３０】
図４および図５を参照して、半導体装置は、第１の実施の形態に係る半導体装置に対してさらに、絶縁層４を備える。
【００３１】
半導体基板１の上に絶縁層２が配置される。絶縁層２は、コントロールゲートＣＧを含む。絶縁層２の上に絶縁層３が配置される。絶縁層３は、第１の配線層Ｍ１を含む。第１の配線層Ｍ１は、グローバルビット線ＧＢＬ＿ＯＤＤ１、ＧＢＬ＿ＥＶＥＮ２、ＧＢＬ＿ＯＤＤ３およびＧＢＬ＿ＥＶＥＮ４を含む。絶縁層３の上に絶縁層４が配置される。絶縁層４は、第２の配線層Ｍ２を含む。第２の配線層Ｍ２は、グローバルビット線ＧＢＬ＿ＥＶＥＮ１、ＧＢＬ＿ＯＤＤ２、ＧＢＬ＿ＥＶＥＮ３およびＧＢＬ＿ＯＤＤ４を含む。
【００３２】
グローバルビット線ＧＢＬ＿ＥＶＥＮおよびグローバルビット線ＧＢＬ＿ＯＤＤは、第１の配線層Ｍ１および第２の配線層Ｍ２の各々において交互に配置されている。第１の配線層Ｍ１におけるグローバルビット線ＧＢＬ＿ＥＶＥＮおよびグローバルビット線ＧＢＬ＿ＯＤＤ、ならびに第２の配線層Ｍ２におけるグローバルビット線ＧＢＬ＿ＥＶＥＮおよびグローバルビット線ＧＢＬ＿ＯＤＤはほぼ平行に配置されている。半導体装置における各層の積層方向において、第１の配線層Ｍ１および第２の配線層Ｍ２には同時に活性化されない関係のグローバルビット線ＧＢＬが配置されている。すなわち、半導体装置における各層の積層方向において、一方の配線層にグローバルビット線ＧＢＬ＿ＥＶＥＮが配置される場合には他方の配線層にグローバルビット線ＧＢＬ＿ＯＤＤが配置され、一方の配線層にグローバルビット線ＧＢＬ＿ＯＤＤが配置される場合には他方の配線層にグローバルビット線ＧＢＬ＿ＥＶＥＮが配置されている。
【００３３】
第１の配線層Ｍ１は、さらに、シールド配線ＶＳＳ１〜ＶＳＳ４を含む。シールド配線ＶＳＳ１〜ＶＳＳ４は、各々、第１の配線層Ｍ１においてグローバルビット線ＧＢＬ＿ＥＶＥＮおよびグローバルビット線ＧＢＬ＿ＯＤＤ間に配置される。なお、シールド配線ＶＳＳ１〜ＶＳＳ４が第２の配線層Ｍ２に含まれ、シールド配線ＶＳＳ１〜ＶＳＳ４の各々が、第２の配線層Ｍ２においてグローバルビット線ＧＢＬ＿ＥＶＥＮおよびグローバルビット線ＧＢＬ＿ＯＤＤ間に配置される構成であってもよい。さらに、シールド配線ＶＳＳ１〜ＶＳＳ４が第１の配線層Ｍ１および第２の配線層Ｍ２の両方に含まれる構成であってもよい。
【００３４】
図６（ａ）は、本発明の第１の実施の形態に係る半導体装置におけるグローバルビット線間のカップリング容量を示す図である。また、図６（ａ）は、図３の一部を概略的に示している。
【００３５】
図６（ｂ）は、本発明の第２の実施の形態に係る半導体装置におけるグローバルビット線間のカップリング容量を示す図である。また、図６（ｂ）は、図５の一部を概略的に示している。
【００３６】
図６（ａ）を参照して、本発明の第１の実施の形態に係る半導体装置では、グローバルビット線ＧＢＬ＿ＥＶＥＮ１およびＧＢＬ＿ＥＶＥＮ２間を直線的に結ぶ領域における電気力線をグローバルビット線ＧＢＬ＿ＯＤＤ１によって遮断することができる。しかしながら、本発明の第１の実施の形態に係る半導体装置では、配線層Ｍの上層および下層に回り込む電気力線によってグローバルビット線ＧＢＬ＿ＥＶＥＮ１およびＧＢＬ＿ＥＶＥＮ２間でカップリング容量Ａが発生する。
【００３７】
図６（ｂ）を参照して、これに対し、本発明の第２の実施の形態に係る半導体装置では、グローバルビット線ＧＢＬ＿ＥＶＥＮ１およびＧＢＬ＿ＥＶＥＮ２間を直線的に結ぶ領域の両側に回り込む電気力線をそれぞれシールド配線ＶＳＳ１およびグローバルビット線ＧＢＬ＿ＯＤＤ１で遮断することができる。ここで、グローバルビット線ＧＢＬ＿ＥＶＥＮ１およびＧＢＬ＿ＥＶＥＮ２間を直線的に結ぶ領域にカップリング容量Ｂが発生するが、グローバルビット線ＧＢＬ＿ＥＶＥＮ１およびＧＢＬ＿ＥＶＥＮ２間の距離は第１の実施の形態に係る半導体装置と比べて大きいため、カップリング容量Ａと比べてカップリング容量Ｂの影響は小さい。
【００３８】
したがって、本発明の第２の実施の形態に係る半導体装置では、本発明の第１の実施の形態に係る半導体装置に対して、さらに、グローバルビット線間のカップリング容量に起因する半導体装置の誤動作を防ぐことができる。
【００３９】
なお、本発明の第２の実施の形態に係る半導体装置では、第１の配線層Ｍ１がシールド配線ＶＳＳ１〜ＶＳＳ４を含む構成であるとしたが、これに限定するものではない。たとえば同図（ｂ）において、第１の配線層Ｍ１がシールド配線ＶＳＳ１〜ＶＳＳ４を含まない構成であっても、グローバルビット線ＧＢＬ＿ＥＶＥＮ１およびＧＢＬ＿ＥＶＥＮ２間を直線的に結ぶ領域の両側に回り込む電気力線をそれぞれグローバルビット線ＧＢＬ＿ＯＤＤ１およびグローバルビット線ＧＢＬ＿ＯＤＤ２で遮断することができる。そして、本発明の第２の実施の形態に係る半導体装置では、さらに、第１の配線層Ｍ１がシールド配線ＶＳＳ１〜ＶＳＳ４を含む構成とすることで、グローバルビット線ＧＢＬ＿ＥＶＥＮ１およびＧＢＬ＿ＥＶＥＮ２間を直線的に結ぶ領域の両側に回り込む電気力線をより確実に遮断することができる。
【００４０】
また、本発明の第１の実施の形態に係る半導体装置では、グローバルビット線ＧＢＬ＿ＥＶＥＮ１およびＧＢＬ＿ＥＶＥＮ２間で配線層の上層および下層においてカップリング容量が発生するのに対して、本発明の第２の実施の形態に係る半導体装置では、第１の配線層Ｍ１におけるグローバルビット線ＧＢＬ＿ＥＶＥＮ１および第２の配線層Ｍ２におけるＧＢＬ＿ＥＶＥＮ２間を直線的に結ぶ領域にカップリング容量が発生する。
【００４１】
ここで、メモリチップの大容量化に伴ってプロセス技術が微細化し、半導体装置におけるデータバスの配線幅および配線間隔が小さくなると、第１の配線層Ｍ１および第２の配線層Ｍ２間の距離と比べて同一配線層におけるグローバルビット線ＧＢＬ間の距離が小さくなり、同一配線層のグローバルビット線ＧＢＬ間のカップリング容量による影響が大きくなる。したがって、同一配線層におけるグローバルビット線ＧＢＬ間において発生するカップリング容量を低減する本発明の第２の実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置に対して、さらに有効性が高い。
【００４２】
また、本発明の第１および第２の実施の形態に係る半導体装置の構成で３５ｎｍ（ナノメートル）の製造ルールでシミュレーションを行なったところ、グローバルビット線ＧＢＬの総容量に対するグローバルビット線ＧＢＬ間のカップリング容量の割合が、本発明の第１の実施の形態に係る半導体装置では約４％となるが、本発明の第２の実施の形態に係る半導体装置では約３％となる結果が得られている。
【００４３】
なお、本発明の実施の形態に係る半導体装置は、ＡＧ−ＡＮＤ型フラッシュメモリであるとしたが、これに限定するものではない。たとえばメモリセル配置がＮＡＮＤ型およびＮＯＲ型のメモリ等、様々な種類のメモリに本発明を適用することが可能である。さらに、データバスおよびアドレスバス等、複数の配線を有する半導体装置であれば本発明を適用することが可能である。
【００４４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を概略的に示す図である。
【図２】本発明の第１の実施の形態に係る半導体装置のレイアウトを示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置の図２におけるａ−ｂ断面を示す断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置のレイアウトを示す図である。
【図５】本発明の第２の実施の形態に係る半導体装置の図４におけるａ−ｂ断面を示す断面図である。
【図６】（ａ）本発明の第１の実施の形態に係る半導体装置におけるグローバルビット線間のカップリング容量を示す図である。（ｂ）本発明の第２の実施の形態に係る半導体装置におけるグローバルビット線間のカップリング容量を示す図である。
【符号の説明】
【００４６】
１  半導体基板、２〜４  絶縁層、Ｍ１  第１の配線層、Ｍ２  第２の配線層、ＭＣ，ＭＣ０Ａ〜ＭＣ４Ａ，ＭＣ０Ｂ〜ＭＣ４Ｂ  メモリセル、ＷＬ，ＷＬＡ，ＷＬＢ  ワード線、ＣＧ  コントロールゲート、ＧＢＬ  グローバルビット線、ＡＧＴ，ＡＧＴ０〜３  アシストゲートトランジスタ、ＧＢＬ＿ＥＶＥＮ１〜ＧＢＬ＿ＥＶＥＮ４  グローバルビット線（第１の配線）、ＧＢＬ＿ＯＤＤ１〜ＧＢＬ＿ＯＤＤ４  グローバルビット線（第２の配線）、ＡＧ，ＡＧ０〜ＡＧ３  アシストゲート線、ＣＤ  共通電圧線、ＳＴＡ，ＳＴＢ  電圧線、ＭＴＡ，ＭＴＡ０〜ＭＴＡ４，ＭＴＢ，ＭＴＢ０〜ＭＴＢ３  選択トランジスタ、ＶＳＳ１〜ＶＳＳ４  シールド配線、Ａ，Ｂ  カップリング容量。
【図１】
2007194330.tif 000003
【図２】
2007194330.tif 000004
【図３】
2007194330.tif 000005
【図４】
2007194330.tif 000006
【図５】
2007194330.tif 000007
【図６】
2007194330.tif 000008