(57)【要約】【課題】ＭＴＪ素子相当の記憶素子を有する半導体記憶装置において集積度を損ねることなく多値記憶可能にした構造を得る。【解決手段】ディジット線５の上方において、ローカル配線７上に第１の記憶素子であるＭＴＪ素子８１が形成される。このＭＴＪ素子８１上にコンタクトプラグ１７が形成され、コンタクトプラグ１７に電気的に接続して第１ビット線１０１が設けられる。第１ビット線１０１上にコンタクトプラグ１９が設けられ、コンタクトプラグ１９上に第２の記憶素子であるＭＴＪ素子８２が形成され、ＭＴＪ素子８２上にコンタクトプラグ２３が形成され、コンタクトプラグ２３上に第２ビット線１０２が形成される。第２ビット線１０２はＭＴＪ素子８１及び８２上において、ディジット線５の形成方向と同じ方向に形成される部分、すなわち、第１ビット線１０１の形成方向と直交する方向に形成される部分を有する。【選択図】図１
2007129141.tif 000002
【特許請求の範囲】
【請求項１】
所定の形成高さに配置され、第１の方向に延びて形成される第１ビット線と、
前記第１ビット線と異なる形成高さに配置され、前記第１の方向と異なる第２の方向に延びて形成されるディジット線と、
前記第１ビット線を基準として前記ディジット線と反対方向の形成高さに配置され、前記第２の方向に延びる部分を有する第２ビット線と、
前記第１ビット線，前記ディジット線間の形成高さに配置され、一端が前記第１ビット線に電気的に接続され、前記ディジット線とは電気的に独立して設けられる第１の記憶素子と、
前記第１の記憶素子の他端に電気的に接続されるビット線選択部と、
前記第１ビット線，前記第２ビット線間の形成高さに配置され、一端が前記第２ビット線に電気的に接続され、他端が前記第１ビット線と電気的に接続される第２の記憶素子とを備え、
前記第１ビット線、前記第２ビット線及び前記ディジット線それぞれへの電流供給によって、前記第１及び第２の記憶素子それぞれの一対の強磁性体間における磁化の平行／反平行状態を設定することにより、前記第１及び第２の記憶素子の合成抵抗値が設定可能である、
半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記第１及び第２の方向は互いにほぼ直交する、
半導体記憶装置。
【請求項３】
請求項１あるいは請求項２記載の半導体記憶装置であって、
前記第１ビット線は前記ディジット線の上方に配置され、前記第２ビット線は前記第１ビット線の上方に配置され、前記第１及び第２の記憶素子は平面視して、前記第１ビット線、前記第２ビット線の前記第２の方向に延びる部分及び前記ディジット線の形成領域内に形成される、
半導体記憶装置。
【請求項４】
請求項１あるいは請求項２記載の半導体記憶装置であって、
前記第１ビット線は前記ディジット線の上方に配置され、前記第２ビット線は前記第１ビット線の上方に配置され、
前記第２ビット線及び前記ディジット線は平面視して重複することなく形成され、前記第１及び第２の記憶素子は平面視して所定の距離を隔てて形成され、
前記第１の記憶素子は平面視して前記第１ビット線及び前記ディジット線の形成領域内に形成され、
前記第２の記憶素子は平面視して前記第１ビット線及び前記第２ビット線の前記第２の方向に延びる部分の形成領域内に形成される、
半導体記憶装置。
【請求項５】
請求項３あるいは請求項４記載の半導体記憶装置であって、
前記第１の記憶素子は上部に設けられた第１の導電層を介して前記第１ビット線と電気的に接続され、
前記第２の記憶素子は下部に設けられた第２の導電層を介して前記第１ビット線と電気的に接続され、上部に設けられた第３の導電層を介して前記第２ビット線と電気的に接続される、
半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置であって、
前記ビット線選択部は一方電極、他方電極及び制御電極を有する選択用トランジスタを含み、
前記選択用トランジスタの一方電極領域は上部に設けられた第４の導電層及び前記第４の導電層の上部でかつ前記第１の記憶素子の下部に設けられた前記第１のローカル配線を介して前記第１の記憶素子の他端と電気的に接続され、
前記第１のローカル配線は平面視して前記第１の記憶素子，前記第４の導電層間に延びて形成される、
半導体記憶装置。  
【請求項７】
請求項３あるいは請求項４記載の半導体記憶装置であって、
前記第１の記憶素子は上部に設けられた第１の導電層を介して前記第１ビット線と電気的に接続され、
前記第２の記憶素子は第２のローカル配線上に設けられ、前記第２のローカル配線の下部に設けられた第２の導電層及び前記第２のローカル配線を介して前記第１ビット線と電気的に接続され、上部に設けられた第３の導電層を介して前記第２ビット線と電気的に接続される、
半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置であって、
前記ビット線選択部は一方電極、他方電極及び制御電極を有する選択用トランジスタを含み、
前記選択用トランジスタの一方電極領域は上部に設けられた第４の導電層及び前記第４の導電層の上部でかつ前記第１の記憶素子の下部に設けられた前記第１のローカル配線を介して前記第１の記憶素子の他端と電気的に接続され、
前記第１のローカル配線は平面視して前記第１の記憶素子，前記第４の導電層間に延びて形成され、
前記第２のローカル配線は平面視して前記第１，第２の記憶素子間に延びて形成される、
半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置であって、
前記選択用トランジスタの一方電極領域上を含む全面に形成された第１の層間絶縁領域と、
前記第１ビット線上を含む全面に形成された第２の層間絶縁領域とをさらに備え、
前記第２の導電層は前記第２の層間絶縁領域を貫通して前記第１ビット線上に形成され、
前記第４の導電層は前記第１の層間絶縁領域を貫通して前記選択用トランジスタの一方電極領域上に形成され、
前記第１のローカル配線は前記第１の層間絶縁領域上に前記第４の導電層に電気的に接続するように形成され、
前記第２のローカル配線は前記第２の層間絶縁領域上に前記第２の導電層に電気的に接続するように形成される、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＴＪ（Magnetic Tunneling Junction）素子等の記憶素子を有する半導体記憶装置に関する。
【背景技術】
【０００２】
ＭＲＡＭ(Magnetic Random Access Memory)とは、非特許文献１に記載のような、２つの磁性層（フリー層およびピン層）とこれら２つの磁性層に挟まれたトンネル絶縁層とを備えたＭＴＪ素子を記憶素子とする半導体記憶装置のことを指す。以下、ＭＲＡＭの構造とその動作について説明する。図３２は、ビット線(BL)形成方向沿って切断した、ＭＴＪ素子を含むＭＲＡＭのメモリセル構造を示す断面図である。
【０００３】
同図に示すように、半導体基板１の上層部に選択的に酸化膜等の絶縁物より構成される素子分離領域２が形成される。半導体基板１の表面上に選択的にゲート絶縁膜１１が形成される。このゲート絶縁膜１１上に導電膜よりなるワード線３が形成される。そして、半導体基板１の表面内において、ワード線３下の半導体基板１の表面（チャネル領域）を挟んでソース・ドレイン領域２６，２６が形成される。
【０００４】
ワード線３は、読み出し時のみに電圧印加されるので、「読み出しワード線」とも称される。ワード線３を含む半導体基板１上全面に層間絶縁膜１２が形成される。この層間絶縁膜１２を貫通してコンタクトホール４が選択的に形成され、このコンタクトホール４内に導電膜を埋め込むことによりコンタクトプラグ１５が形成される。
【０００５】
そして、層間絶縁膜１２上に導電膜によりなるディジット線５が選択的に形成される。このディジット線５は、書き込み時のみに電圧印加されるので、「書き込みワード線」とも称される。ディジット線５を含む半導体基板１（層間絶縁膜１２）上の全面に層間絶縁膜１３が形成される。この層間絶縁膜１３を貫通してコンタクトホール６が選択的に形成され、コンタクトホール６内に導電膜を埋め込むことによりコンタクトプラグ１６が形成される。このコンタクトプラグ１６はコンタクトプラグ１５上に形成されることにより、コンタクトプラグ１５と電気的に接続される。
【０００６】
層間絶縁膜１３上にコンタクトプラグ１６と電気的に接続して、導電膜によりなるローカル配線７が選択的に形成される。このローカル配線７上に選択的にＭＴＪ素子８が形成され、ローカル配線７及びＭＴＪ素子８を含む半導体基板１（層間絶縁膜１２，１３）上の全面に層間絶縁膜１４が形成される。ＭＴＪ素子８上に層間絶縁膜１４を貫通してコンタクトホール９形成され、コンタクトホール９内に導電膜を埋め込むことによりコンタクトプラグ１７が形成される。
【０００７】
層間絶縁膜１４上にコンタクトプラグ１７に電気的に接続してビット線１０が設けられ、ビット線１０上を含む全面に層間絶縁膜２５が形成される。
【０００８】
図３３はＭＴＪ素子の概略構成を示す斜視図である。同図に示すように、最下層の強磁性体薄膜８ａと、最上層の強磁性体薄膜８ｃとの間に極薄膜絶縁体８ｂが挿入されている。
【０００９】
強磁性体は磁化を有し、この磁化が外部磁場に応答して、図３４に示すようなヒステリシス曲線を示す。強磁性体薄膜に正方向に外部磁場を印加していくと、強磁性体内の磁気モーメントが外部磁場の方向に揃い始め、単位体積当たりの磁気モーメントとして定義される磁化が外部磁場の方向に生じ始める。すべての磁気モーメントが外部磁場の方向に揃ったとき、磁化は外部磁場を大きくしていっても、これ以上は大きくならず、飽和値をとる。この値を飽和磁化と称する。
【００１０】
反対に外部磁場を“０”に近づけていくと、磁化は“０”とはならず有限値に留まる。これを残留磁化と称する。さらに、外部磁場を負の方向に増大させていったとき、ある外部磁場の値Hsw(-)で、正の方向を向いていた磁化が負の方向に不連続転移する。このときの外部磁場をスウィチング磁場、或いは、反転磁場と称する。外部磁場を負の方向にさらにスウィチング磁場よりも増大していくと、やがて磁化は飽和磁化に達する。この状態から始める逆の経路でも同じことが生じる。つまり、負の方向から外部磁場を“０”に近づけていくと、磁化は“０”とはならず残留磁化に留まる。さらに、外部磁場を正の方向に増大させていったとき、スウィチング磁場(Hsw(+))で、負の方向を向いていた磁化が正の方向に不連続転移する。外部磁場を正の方向にさらにスウィチング磁場よりも増大していくと、やがて磁化は飽和磁化に達する。このようにして、強磁性体薄膜はヒステリシス曲線(ヒステリシスループ)を示す。
【００１１】
ＭＲＡＭは、ヒステリシス曲線に現れる２つの向きの正反対の磁化状態を情報として蓄える不揮発性ＲＡＭである。図３３に戻って、その情報蓄積原理を述べる。強磁性体薄膜８ａのスウィチング磁場(Hsw,pin)を強磁性体薄膜８ｃのスウィチング磁場(Hsw,free)よりもかなり大きくなるように強磁性体薄膜材料と構造とを選択する。このとき、外部磁場をHsw,freeとHsw,pinとの間の値Hextに設定する。すると、強磁性体薄膜８ａの磁化は、外部磁場がスウィチング磁場よりも小さいので、外部磁場を印加してもその向きが反転することはない。このため、強磁性体薄膜８ａはピン(Pin)層と称される。また、強磁性体薄膜８ｃの磁化は、外部磁場がスウィチング磁場よりも大きいので、外部磁場を印加するとその向きが反転する。このため、強磁性体薄膜８ｃはフリー(Free)層と称される。このように、強磁性体薄膜８ａ，８ｃのスウィチング磁場と外部磁場とを設定することにより、外部磁場がない場合にＭＴＪ素子は２つの状態をとりうる。つまり、強磁性体薄膜８ａ，８ｃの(残留)磁化が平行状態にあるか、反平行状態にあるか、の２つの異なる状態をＭＴＪ素子の蓄積情報とすることができる。
【００１２】
次に、図３３を参照して、ＭＴＪ素子の蓄積情報読み出し原理について記述する。蓄積情報読み出しには、強磁性体薄膜８ａ，８ｃ間を極薄膜絶縁体８ｂを介して流れるトンネル電流をセンスすることにより行われる。強磁性体薄膜８ａ，８ｃの磁化が平行状態では、反平行状態よりも電気抵抗が低く、従って、強磁性体薄膜８ａ，８ｃ間に同一電圧を印加した場合、より大きな電流が流れることになる。この２つの異なる電流値をモニターすることで、蓄積情報をセンスすることができる。
【００１３】
図３５〜図３８は、強磁性体薄膜８ａ，８ｃの磁化が平行状態、反平行状態における電流差についての模式図である。図３５及び図３７が磁化平行状態のＭＴＪ素子及びその状態を示し、図３６及び図３８が磁化反平行状態のＭＴＪ素子及びその状態を示している。
【００１４】
強磁性体内部には、スピンを有する電子が図３７及び図３８に示すような状態で分布している。基本的な考え方は、磁化の向きにスピンが向く方が、全体のエネルギーが低くなりエネルギー的に安定である、ということである。ピン層の磁化方向をスピンup(↑)、その反対方向をスピンdown(↓)とすると、磁化平行状態では、ピン層もフリー層もスピンup(↑)の電子数（Ｎｐｕ，Ｎｆｕ）の方が、スピンdown(↓)の電子数（Ｎｐｄ，Ｎｆｄ）よりも大きい。
【００１５】
また、磁化反平行状態では、ピン層ではスピンup(↑)の電子数（Ｎｐｕ）の方がスピンdown(↓)の電子数（Ｎｐｄ）よりも大きいが、フリー層ではスピンup(↑)の電子数（Ｎｆｕ）の方がスピンdown(↓)の電子数（Ｎｆｄ）よりも小さい。電子は、ピン層からフリー層にスピンの向きを保存して極薄膜絶縁体８ｂをトンネリングするため、電流は、ピン層でのスピンup(↑)の電子数(Ｎｐｕ)とフリー層でのスピンup(↑)の電子数(Ｎｆｕ)との積、及び、ピン層でのスピンdown(↓)の電子数(Ｎｐｄ)とフリー層でのスピンdown(↓)の電子数(Ｎｆｄ)との積との和に比例する。従って、ＭＴＪ素子８を流れる電流はスピン平行状態の方が、反平行状態よりも大きくなる。
【００１６】
図３９は従来構造のＭＲＡＭの等価回路を示す回路図である。同図に示すように、ＭＴＪ素子ＭＴＪ０（ＭＴＪ素子８）の一端がビット線ＢＬ（ビット線１０）に接続され、他端はＭＯＳトランジスタＱ１（ワード線３、ソース・ドレイン領域２６，２６より構成）のドレインに接続され、ＭＯＳトランジスタＱ１のソースにソース電圧Ｖｓが付与される。そして、ＭＴＪ素子ＭＴＪ０の近傍にディジット線ＤＬ（ディジット線５）が配置される。
【００１７】
このような構成において、読み出し時にビット線ＢＬに所定の電位を付与し、ディジット線ＤＬをフローティング状態にし、ワード線ＷＬを活性状態にしてＭＯＳトランジスタＱ１はオンさせ、ＭＴＪ素子ＭＴＪ０を介してビット線ＢＬ，ソース電圧Ｖｓ間に流れる電流をセンスすることにより、ＭＴＪ素子ＭＴＪ０の抵抗値を認識することができる。
【００１８】
以上が従来のＭＲＡＭの基本的性質である。また、上述したＭＴＪ素子８に相当する強磁性トンネル接合素子を備えたメモリエレメントを有し、多値情報の記憶を可能にした記憶装置として、例えば、特許文献１に開示された記憶装置が挙げられる。
【００１９】
【非特許文献１】I.G Baek,et.al., IEDM Tech. Dig., pp831-834(2003),”MRAM with Lamellar Structure as Free Layer”
【特許文献１】特開２００１−２１７３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
不揮発性メモリは、微細化の困難さと記憶情報の大容量の要求とから、多値化(たとえば、４値化)が主流となりつつある。しかし、上記のように、ＭＲＡＭでは、強磁性体の特性から、メモリ記憶ノードであるＭＴＪが磁化平行、反平行の２状態しかとれないため、集積度を損ねることなく多値情報を記憶する構造を得ることが困難であるという問題点があった。なお、集積度悪化の問題点は特許文献１に開示された記憶装置においても解決されていない。
【００２１】
この発明は上記問題点を解決するためになされたもので、ＭＴＪ素子相当の記憶素子を有する半導体記憶装置において集積度を損ねることなく多値記憶可能にすることを目的とする。
【課題を解決するための手段】
【００２２】
この発明に係る請求項１記載の半導体記憶装置は、所定の形成高さに配置され、第１の方向に延びて形成される第１ビット線と、前記第１ビット線と異なる形成高さに配置され、前記第１の方向と異なる第２の方向に延びて形成されるディジット線と、前記第１ビット線を基準として前記ディジット線と反対方向の形成高さに配置され、前記第２の方向に延びて形成される第２ビット線と、前記第１ビット線，前記ディジット線間の形成高さに配置され、一端が前記第１ビット線に電気的に接続され、前記ディジット線とは電気的に独立して設けられる第１の記憶素子と、前記第１の記憶素子の他端に電気的に接続されるビット線選択部と、前記第１ビット線，前記第２ビット線間の形成高さに配置され、一端が前記第２ビット線に電気的に接続され、他端が前記第１ビット線と電気的に接続される第２の記憶素子とを備え、前記第１ビット線、前記第２ビット線及び前記ディジット線それぞれへの電流供給によって、前記第１及び第２の記憶素子それぞれの一対の強磁性体間における磁化の平行／反平行状態を設定することにより、前記第１及び第２の記憶素子の合成抵抗値が設定可能である。
【発明の効果】
【００２３】
この発明における請求項１記載の半導体記憶装置は、第１ビット線、第２ビット線及びディジット線への電流供給によって、第１及び第２の記憶素子の磁化の平行／反平行の組合せにより異なる多値（３種類以上）の合成抵抗値を設定することにより、第１及び第２の記憶素子を一単位のメモリセルとして多値記憶を実現することができる。
【００２４】
この際、第１及び第２の記憶素子に対し１本のディジット線を設ける構成で実現することにより、２値記憶の従来構成から集積度を損ねることなく多値記憶の半導体記憶装置を得ることができる。
【発明を実施するための最良の形態】
【００２５】
＜実施の形態１＞
（構造）
図１はこの発明の実施の形態１であるＭＴＪ素子を有するＭＲＡＭのメモリセル構成を示す断面図である。図１は、第１ビット線の形成方向に沿って切断した断面構造を示している。
【００２６】
同図に示すように、半導体基板１の上層部に選択的に酸化膜等の絶縁物より構成される素子分離領域２が形成される。半導体基板１の表面上に選択的にゲート絶縁膜１１が形成される。このゲート絶縁膜１１上に導電膜よりなるワード線３が形成される。そして、半導体基板１の表面内において、ワード線３下の半導体基板１の表面（チャネル領域）を挟んでソース・ドレイン領域２６，２６が形成される。
【００２７】
ワード線３を含む半導体基板１上全面に層間絶縁膜１２が形成される。この層間絶縁膜１２を貫通してコンタクトホール４が選択的に形成され、このコンタクトホール４内に導電膜を埋め込むことによりコンタクトプラグ１５が形成される。
【００２８】
そして、層間絶縁膜１２上に導電膜によりなるディジット線５が選択的に形成される。ディジット線５を含む半導体基板１（層間絶縁膜１２）上の全面に層間絶縁膜１３が形成される。この層間絶縁膜１３を貫通してコンタクトホール６が選択的に形成され、コンタクトホール６内に導電膜を埋め込むことによりコンタクトプラグ１６が形成される。このコンタクトプラグ１６はコンタクトプラグ１５上に形成されることにより、コンタクトプラグ１５と電気的に接続される。
【００２９】
層間絶縁膜１３上にコンタクトプラグ１６と電気的に接続して、導電膜によりなるローカル配線７が選択的に形成される。したがって、これらコンタクトプラグ１５，１６はソース・ドレイン領域２６，２６のうちの一つである一方電極領域２６ｄとローカル配線７とを電気的に接続する導電層（第４の導電層）として機能する。また、層間絶縁膜１２，１３は上記一方電極領域２６ｄ上を含む全面に形成される層間絶縁領域（第１の層間絶縁領域）として機能する。
【００３０】
このローカル配線７上に選択的に第１の記憶素子であるＭＴＪ素子８１が形成され、ローカル配線７及びＭＴＪ素子８１を含む半導体基板１（層間絶縁膜１２，１３）上の全面に層間絶縁膜１４が形成される。ＭＴＪ素子８１上に層間絶縁膜１４を貫通してコンタクトホール９形成され、コンタクトホール９内に導電膜を埋め込むことによりコンタクトプラグ１７（第１の導電層）が形成される。
【００３１】
層間絶縁膜１４上にコンタクトプラグ１７に電気的に接続して第１ビット線１０１が設けられ、第１ビット線１０１上を含む全面に層間絶縁膜１８が形成される。したがって、ＭＴＪ素子８１は、第１ビット線１０１，ディジット線５間の形成高さに配置される。
【００３２】
層間絶縁膜１８を貫通してコンタクトホール２０を形成し、コンタクトホール２０内に導電膜を埋め込むことによりコンタクトプラグ１９（第２の導電層）が形成される。このコンタクトプラグ１９は第１ビット線１０１上に形成されることにより、第１ビット線１０１と電気的に接続される。
【００３３】
コンタクトプラグ１９上に第２の記憶素子であるＭＴＪ素子８２が形成される。なお、ＭＴＪ素子８１及び８２は、図３３で示したＭＴＪ素子８と同様に、一対の強磁性体薄膜と、その間に形成される極薄膜絶縁体より構成される。
【００３４】
ＭＴＪ素子８２を含む半導体基板１（層間絶縁膜１２〜１４，１８）上の全面に層間絶縁膜２２が形成される。ＭＴＪ素子８２上に層間絶縁膜２２を貫通してコンタクトホール２４が形成され、コンタクトホール２４内に導電膜を埋め込むことによりコンタクトプラグ２３（第３の導電層）が形成される。
【００３５】
コンタクトプラグ２３上に第２ビット線１０２が形成される。したがって、第２ビット線１０２は第１ビット線１０１を基準としてディジット線５と反対方向である上方に配置される。また、ＭＴＪ素子８２は第１ビット線１０１，第２ビット線１０２間の形成高さに形成されることになる。
【００３６】
第２ビット線１０２を含む半導体基板１（層間絶縁膜１２〜１４、１８，２２）上の全面に層間絶縁膜２５が形成される。
【００３７】
第２ビット線１０２はディジット線５の形成方向と同じ方向に形成され、かつ第１ビット線１０１の形成方向と直交する方向に形成される。
【００３８】
図３２で示した従来のＭＲＡＭと本実施の形態の多値(４値)ＭＲＡＭとの配線層比較内容を表１に示す。なお、表１において、ＷＬはワード線（図１，図３２のワード線３相当）、ＤＬはディジット線（図１，図３２のディジット線５相当）、ＭＴＪ１は第１のＭＴＪ素子（図１のＭＴＪ素子８１，図３２のＭＴＪ素子８相当）、ＢＬ１は第１ビット線（図１の第１ビット線１０１，図３２のビット線１０相当）、ＭＴＪ２は第２のＭＴＪ素子（図１のＭＴＪ素子８２相当）、ＢＬ２は第２ビット線（図１の第２ビット線１０２相当）を意味する。
【００３９】
【表１】
2007129141.tif 000003
【００４０】
表１に示すように、実施の形態１のメモリセルでは、第２のＭＴＪ素子及び第２ビット線であるＭＴＪ素子８２及び第２ビット線１０２が、従来構成のメモリセルに対して新たに追加された構成要素となる。しかし、第２ビット線１０２は、周辺回路部でも配線として用いる層に形成することができる。すなわち、第２ビット線１０２を周辺回路部の配線と同じマスクを用いてパターニングすることにより、ＭＲＡＭチップ全体としては、ＭＴＪ素子８２のみが追加されれば、基本的には従来構成のＭＲＡＭから多値(４値)ＭＲＡＭを設計することができる。
【００４１】
その結果、プロセス工程の観点からみれば、最善の方法を講じれば一マスク工程追加で済ませることも可能である。また、後に詳述するが、ＭＴＪ素子８１及びＭＴＪ素子８２の容易軸方向も、従来構成のＭＲＡＭのビット線形成方向と同じ方向にすることが可能である。磁場を印加しながら、薄膜強磁性体を堆積したり、また、プロセスの最終段で、薄膜強磁性体の磁化を揃え、ＭＴＪ素子に蓄積される情報を初期化するため、強い磁場中でアニール処理を行うが、その際、ＭＴＪ素子８１及びＭＴＪ素子８２の容易軸方向が同じ方向の第１ビット線１０１の形成方向であることは、本質的に必要であり、本実施の形態では、後述するがその要請を満たしている。
【００４２】
表２に、本実施の形態ＭＲＡＭによる４値蓄積情報を示す。表２に示すように、本実施の形態のＭＲＡＭにおいて、蓄積情報は、ＭＴＪ素子８１及びＭＴＪ素子８２の直列接続による合成抵抗値Ｒ１〜Ｒ４で規定される。なお、表２では、ＭＴＪ素子８１の抵抗値として、磁化反平行状態で（r1,ap）、磁化平行状態で（r1,p）として示しており、同様に、ＭＴＪ素子８２の抵抗値として磁化反平行状態で（r2,ap）、磁化平行状態で（r2,p）として示している。
【００４３】
【表２】
2007129141.tif 000004
【００４４】
表２において、合成抵抗値Ｒ１〜Ｒ４のうち、大きいものから順にＲ１、Ｒ２、Ｒ３、及びＲ４としている。すなわち、合成抵抗値Ｒ１〜Ｒ４は以下の式(1)を満足する関係を有する。
【００４５】
【数１】
2007129141.tif 000005
【００４６】
なお、ＭＴＪ素子８１，８２において、磁化反平行状態の抵抗値は以下の式(2)で表され、磁化平行状態の抵抗値は以下の式(3)で表される。
【００４７】
【数２】
2007129141.tif 000006
【００４８】
【数３】
2007129141.tif 000007
【００４９】
なお、式(2)，式(3)において、「ＲＡ（Resistance Area Products）」はＭＴＪ抵抗値の指標となる規格化された低抵抗値係数を意味し、「ＭＲ」は、高抵抗値Ｒhigh及び低抵抗値Ｒlowにより以下の式(4)により決定する抵抗比を意味し、ＳmtrはＭＴＪ素子の平面積を意味し、添え字ｋ＝１のとき、ＭＴＪ素子８１を意味し、ｋ＝２のときＭＴＪ素子８２を意味する。
【００５０】
【数４】
2007129141.tif 000008
【００５１】
表２で示す定義から、「（r1,ap）＞（r1,p）」及び「（r2,ap）＞（r2,p）」が成立する。全体のＭＴＪの合成抵抗は、ＭＴＪ素子８１の抵抗値とＭＴＪ素子８２の抵抗値の和で効いてくるので、「（r1,p）＋（r2,ap）＞（r2,p）＋（r1,ap）」を満たせば、「Ｒ１＞Ｒ２＞Ｒ３＞Ｒ４」となる。
【００５２】
すなわち、条件「（r2,ap）−（r2,p）＞（r1,ap）−（r1,p）」が成立すれば、式(1)を満足し、４値蓄積情報の記憶が可能となる。式(2)及び式(3)から上記条件式の左右の項は以下の式(5)で表される。
【００５３】
【数５】
2007129141.tif 000009
【００５４】
そして、式(5)を上記条件に当てはめると、以下の式(6)が導き出される。したがって、ＭＴＪ素子８１，８２が式(6)を満足する関係にあれば、式(1)を満足することができ、４値蓄積情報の記憶が可能となる。
【００５５】
【数６】
2007129141.tif 000010
【００５６】
例えば、式(6)を満足させるべく、プロセス的に同じ条件(ＲＡ)1＝ (ＲＡ)2、及び、(ＭＲ)1＝(ＭＲ)2でＭＴＪ素子８１及び８２を形成した場合、ＭＴＪ素子８２の平面積Ｓmtr,2をＭＴＪ素子８１のＳmtr,1より小さくすることによって、ＭＴＪ素子８１及びＭＴＪ素子８２を一単位のメモリセルとした４値記憶が可能となる。
【００５７】
（書き込み動作）
図２〜図５は実施の形態１のＭＲＡＭによる書き込み動作内容を示す説明図である。図２〜図５はそれぞれ図１の構造の上方から見た場合の、ＭＴＪ素子８１，８２の平面構造を模式的に示している。
【００５８】
表３はＭＴＪ素子８１及びＭＴＪ素子８２によるＭＴＪ抵抗状態（合成抵抗値Ｒ１〜Ｒ４）の書き込み内容を示している。
【００５９】
【表３】
2007129141.tif 000011
【００６０】
図２〜図５において、ディジット線ＤＬ（ディジット線５）及びビット線ＢＬ２（第２ビット線１０２）を流れる電流の正方向（（＋）方向）が上方向（図１において紙面を垂直に突き抜く方向）で規定され、ビット線ＢＬ１（第１ビット線１０１）を流れる電流の正方向が右方向（図１における右方向）で規定される。
【００６１】
図２〜図５に示すように、ＭＴＪ素子８１，８２のピン（Ｐｉｎ）層の磁化方向は図中左方向に固定されている。このようにピン層の磁化方向に固定されたＭＴＪ素子８１，８２に対し、合成抵抗値Ｒ１〜Ｒ４とする４種類の書き込みを行うことができる。
【００６２】
なお、図１に示すように、第１ビット線１０１はＭＴＪ素子８１，８２間に設けられているため、第１ビット線１０１の電流により作られる書き込み磁場により受けるＭＴＪ素子８１，８２のフリー（free）層の磁化のトルクがＭＴＪ素子８１とＭＴＪ素子８２とで全く正反対となり、両者の磁化は全くの正反対に向けられる。
【００６３】
表３及び図２に示すように、合成抵抗値Ｒ１の書き込みは、ワード線ＷＬをオフ状態（ＯＦＦ）、ディジット線ＤＬ及びビット線ＢＬ１を流れる電流方向を正方向に設定し、ビット線ＢＬ２を流れる電流方向を負方向（（−）方向）に設定することにより行われる。
【００６４】
図２に示すように、上記合成抵抗値Ｒ１の書き込み設定により、ＭＴＪ素子８１では、ディジット線ＤＬを流れる電流（ＤＬ電流）による書き込み磁場Ｈdlは図中右向きになり、ビット線ＢＬ１を流れる電流（ＢＬ１電流）による書き込み磁場Ｈbl1は図中上向きになる。その結果、ＭＴＪ素子８１のフリー層の磁化は、右向きと上向きとの間にあり、電流が印加されない保持時には、ビット線ＢＬ１（第１ビット線１０１）の形成方向（ＢＬ１方向；正、負方向に関係無し)に容易軸があるため、磁化は右方向に落ち着く。なお、容易軸については後に詳述する。
【００６５】
一方、ＭＴＪ素子８２では、ＢＬ１電流による書き込み磁場Ｈbl1は図中下向きになり、ビット線ＢＬ２を流れる電流（ＢＬ２電流）による書き込み磁場Ｈbl2は図中右方向になる。その結果、ＭＴＪ素子８２のフリー層の磁化は、下向きと右向きとの間にあり、電流が印加されない保持時には、ＢＬ１方向(正、負方向に関係無し)に容易軸があるため、磁化は右方向に落ち着く。
【００６６】
したがって、ＭＴＪ素子８１及びＭＴＪ素子８２のフリー層は共にピン層の磁化と反対磁化方向となり、ＭＴＪ素子８１及びＭＴＪ素子８２共に磁化反平行の高抵抗状態（（r1,ap）及び(r2,ap)）となり、全体で最も抵抗値の高い合成抵抗値Ｒ１の蓄積情報を書き込みを行うことができる。
【００６７】
表３及び図３に示すように、合成抵抗値Ｒ２の書き込みは、ワード線ＷＬをオフ状態、ディジット線ＤＬ及びビット線ＢＬ２を流れる電流方向を負方向に設定し、ビット線ＢＬ１を流れる電流方向を正方向に設定することにより行われる。
【００６８】
図３に示すように、上記合成抵抗値Ｒ２の書き込み設定により、ＭＴＪ素子８１では、ＤＬ電流による書き込み磁場Ｈdlは図中左向きになり、ＢＬ１電流による書き込み磁場Ｈbl1は図中上向きになる。その結果、ＭＴＪ素子８１のフリー層の磁化は、左向きと上向きとの間にあり、電流が印加されない保持時には、ＢＬ１方向に容易軸があるため、磁化は左方向に落ち着く。
【００６９】
一方、ＭＴＪ素子８２では、ＢＬ１電流による書き込み磁場Ｈbl1は図中下向きになり、ＢＬ２電流による書き込み磁場Ｈbl2は図中右方向になる。その結果、ＭＴＪ素子８２のフリー層の磁化は、下向きと右向きとの間にあり、電流が印加されない保持時には、ＢＬ１方向に容易軸があるため、磁化は右方向に落ち着く。
【００７０】
したがって、ＭＴＪ素子８１のフリー層はピン層の磁化と同じ磁化方向となり、ＭＴＪ素子８２のフリー層はピン層の磁化と反対磁化方向となり、ＭＴＪ素子８１は磁化平行の低抵抗状態（(r1,p))となり、ＭＴＪ素子８２は磁化反平行の高抵抗状態（(r2,ap)）となり、全体で２番目に抵抗値の高い合成抵抗値Ｒ２の蓄積情報を書き込みを行うことができる。
【００７１】
表３及び図４に示すように、合成抵抗値Ｒ３の書き込みは、ワード線ＷＬをオフ状態、ディジット線ＤＬ、ビット線ＢＬ１及びビット線ＢＬ２を流れる電流方向を全て正方向に設定することにより行われる。
【００７２】
図４に示すように、上記合成抵抗値Ｒ３の書き込み設定により、ＭＴＪ素子８１では、ＤＬ電流による書き込み磁場Ｈdlは図中右向きになり、ＢＬ１電流による書き込み磁場Ｈbl1は図中上向きになる。その結果、ＭＴＪ素子８１のフリー層の磁化は、右向きと上向きとの間にあり、電流が印加されない保持時には、ＢＬ１方向に容易軸があるため、磁化は右方向に落ち着く。
【００７３】
一方、ＭＴＪ素子８２では、ＢＬ１電流による書き込み磁場Ｈbl1は図中下向きになり、ＢＬ２電流による書き込み磁場Ｈbl2は図中左方向になる。その結果、ＭＴＪ素子８２のフリー層の磁化は、下向きと左向きとの間にあり、電流が印加されない保持時には、ＢＬ１方向に容易軸があるため、磁化は左方向に落ち着く。
【００７４】
したがって、ＭＴＪ素子８１のフリー層はピン層の磁化と反体磁化方向となり、ＭＴＪ素子８２のフリー層はピン層の磁化と同じ磁化方向となり、ＭＴＪ素子８１は磁化反平行の高抵抗状態（(r1,ap))となり、ＭＴＪ素子８２は磁化平行の低抵抗状態（(r2,p)）となり、全体で３番目に抵抗値の高い合成抵抗値Ｒ３の蓄積情報を書き込みを行うことができる。
【００７５】
表３及び図５に示すように、合成抵抗値Ｒ４の書き込みは、ワード線ＷＬをオフ状態、ディジット線ＤＬを流れる電流方向を負方向に設定し、ビット線ＢＬ１及びビット線ＢＬ２を流れる電流方向を正方向に設定することにより行われる。
【００７６】
図５に示すように、上記合成抵抗値Ｒ４の書き込み設定により、ＭＴＪ素子８１では、ＤＬ電流による書き込み磁場Ｈdlは図中左向きになり、ＢＬ１電流による書き込み磁場Ｈbl1は図中上向きになる。その結果、ＭＴＪ素子８１のフリー層の磁化は、左向きと上向きとの間にあり、電流が印加されない保持時には、ＢＬ１方向に容易軸があるため、磁化は左方向に落ち着く。
【００７７】
一方、ＭＴＪ素子８２では、ＢＬ１電流による書き込み磁場Ｈbl1は図中下向きになり、ＢＬ２電流による書き込み磁場Ｈbl2は図中左方向になる。その結果、ＭＴＪ素子８２のフリー層の磁化は、下向きと左向きとの間にあり、電流が印加されない保持時には、ＢＬ１方向に容易軸があるため、磁化は左方向に落ち着く。
【００７８】
したがって、ＭＴＪ素子８１及びＭＴＪ素子８２のフリー層は共にピン層の磁化と同じ磁化方向となり、ＭＴＪ素子８１及びＭＴＪ素子８２は共に磁化平行の低抵抗状態（(r1,p)及び(r2,p)）となり、全体で最も抵抗値の低い合成抵抗値Ｒ４の蓄積情報を書き込みを行うことができる。
【００７９】
このように、実施の形態１のＭＲＡＭは、表３に示すように、ＤＬ電流、ＢＬ１電流及びＢＬ２電流の方向を設定するという１回の書き込み動作を行うことにより、ＭＴＪ素子８１及び８２の直列接続の合成抵抗値Ｒ１〜Ｒ４のうちのいずれかの抵抗値を設定することができる。
【００８０】
なお、上述した説明では、ＭＴＪ素子８１，８２の容易軸方向、或いは、ピン層の方向が、下層ビット線（ＢＬ１）方向であると仮定して説明してきたが、ＭＴＪ素子８１，８２の容易軸方向、あるいはピン層の方向が、ディジット線（ＤＬ）方向であるとしても説明する場合の基準方向が下層ビット線方向からディジット線方向に変更されるだけで、基準方向に対する結論は保持される。
【００８１】
さらに、ディジット線５及びＭＴＪ素子８１及び８２上における第２ビット線１０２の形成方向（第２の方向）と第１ビット線１０１の形成方向（第１の方向）とを直交させることにより、ＭＴＪ素子８１及び８２それぞれの一組の強磁性体薄膜間の磁化の平行／反平行状態の設定を効率よく行うことができる。
【００８２】
（容易軸）
以下、磁性体の容易軸と、形状および材料との関係について述べる。簡単な例として、一軸異方性を有する矩形薄膜強磁性体が、一軸異方性方向に印加されている外部一様磁場の下で磁化反転する場合について説明する。
【００８３】
図６は矩形薄膜強磁性体の概略構成を示す説明図である。強磁性体のエネルギーは以下の３成分（Ｅ1〜Ｅ3）から成る。
【００８４】
Ｅ1： 強磁性体の一軸異方性エネルギー
Ｅ2： 外部一様磁場と強磁性体内磁化との相互作用エネルギー
Ｅ3： 強磁性体内磁化により生成される強磁性体表面磁荷に起因した強磁性体内部の電磁エネルギー
エネルギー原理より、これら３成分のエネルギー総和Ｅは式(7)のように記述され、また、磁化の安定状態は、このエネルギー総和の極小点で決まる。
【００８５】
【数７】
2007129141.tif 000012
【００８６】
この原理に従い、一軸異方性を有する矩形薄膜強磁性体が、外部一様磁場の下で磁化反転についての説明を具体的表式を用いて行う。ここで、図６に示すように、矩形薄膜強磁性体８０の中心を原点とし、強磁性体の一軸異方性方向(あるいは、印加される外部一様磁場の方向)をｚ軸（z-axis）、ｚ軸に垂直で矩形薄膜強磁性体８０内にあるようにｙ軸（y-axis）をとり、さらに、カーテシアン座標系が右手系となるように、矩形薄膜強磁性体８０の薄膜方向に垂直にｘ軸（x-axis）を取る。式(7)におけるエネルギーの３成分（Ｅ1〜Ｅ3）は次の式(8)〜式(10)によって表される。
【００８７】
【数８】
2007129141.tif 000013
【００８８】
【数９】
2007129141.tif 000014
【００８９】
【数１０】
2007129141.tif 000015
【００９０】
式(8)〜式(10)において、Ｖは強磁性体の体積を意味し、Ｋ1は一軸磁気異方性係数を意味し、θは強磁性体の一軸性方向と一様磁化との成す極角（図６参照）を意味し、Ｈは外部一様磁場の大きさを意味する。また、内部電磁エネルギーＥ3の積分表示において、Ｈdは強磁性体内磁化により生成される強磁性体表面磁荷に起因した反磁界ベクトルであり、体積分は、強磁性体領域で行われる。Ｍは強磁性体の飽和磁化ベクトルであり、その大きさはＭsである。
【００９１】
一般に、Ｈdは、強磁性体内部で一様ではないが、対象としている強磁性体が薄膜であることから、その中心の値Ｈdcで近似できる。Ｍは、矩形薄膜強磁性体８０の薄膜面内にあり、大きさが一定値の飽和磁化Ｍsであるので、内部電磁エネルギーＥ3の被体積分関数は、体積分領域内では積分変数に依らない一定値であり、その結果、体積分の外に定数として出すことができる。さらに、エネルギー原点Ｅ0は以下の式(11)によって表される。なお、式(11)において、l は、矩形薄膜強磁性体の一軸方向の長さ（図６参照）、ｗは、矩形薄膜強磁性体の一軸と垂直な方向の長さ（図６参照）、ｔは矩形薄膜強磁性体の膜厚（図６参照）を意味する。
【００９２】
【数１１】
2007129141.tif 000016
【００９３】
また、磁化が一軸性方向に向いている場合の反磁界の大きさを式(12)に示すように設定すると、内部電磁エネルギーＥ3は次に式(13)で表され、エネルギー総和Ｅは対の式(14)で表される。
【００９４】
【数１２】
2007129141.tif 000017
【００９５】
【数１３】
2007129141.tif 000018
【００９６】
【数１４】
2007129141.tif 000019
【００９７】
ここで、Ｋeffを式(15)のように定義すると、エネルギー総和Ｅは式(16)となり、エネルギー総和Ｅのθについての微分は式(17)で表される。なお、θは強磁性体の一軸性方向と一様磁化との成す極角であるので“０”からπまでの値をとりうる。
【００９８】
【数１５】
2007129141.tif 000020
【００９９】
【数１６】
2007129141.tif 000021
【０１００】
【数１７】
2007129141.tif 000022
【０１０１】
したがって、エネルギー総和Ｅの微分は、θ=0、θ0、及びπで“０”となり、それらの値をそれぞれ、Ｅ(0)、Ｅ(θ0)、及びＥ(π)とすると、Ｅ(0)、Ｅ(θ0)、Ｅ(π)及びｃｏｓθ0は次の式(18)〜式(21)で表される。
【０１０２】
【数１８】
2007129141.tif 000023
【０１０３】
【数１９】
2007129141.tif 000024
【０１０４】
【数２０】
2007129141.tif 000025
【０１０５】
【数２１】
2007129141.tif 000026
【０１０６】
Ｋeff＞０の場合、外部一様磁場が印加されていない保持状態では、θ=0、及び、θ=πでエネルギー総和Ｅは同じ値の極小値をとり、θ=θoで極大値をとる。したがって、保持状態では、磁化は一軸異方性方向のどちらか(ｚ軸の正、及び、負方向のどちらか)を向いているときが安定状態であり、この２つの安定状態が磁化の２つの記憶保持状態に対応している。
【０１０７】
図７〜図１０は、Ｋeff＞０、Ｈ＞０の場合のエネルギー総和Ｅの状態を示す説明図である。
【０１０８】
図７に示すように、実際の保持状態がθ=π(ｚ軸の負方向)にあったとする。反転磁場以上のある種の臨界外部一様磁場Ｈcを式(22)とする。
【０１０９】
【数２２】
2007129141.tif 000027
【０１１０】
すると、外部一様磁場を正の方向に０＜Ｈ＜Ｈcの範囲で印加していくと、図８に示すように、θ＝０での安定点のエネルギーは小さくなり、θ＝πでの安定点のエネルギーは大きくなり、θ＝θ0でのエネルギー極大点は、θ＝πに近付いていく。そして、図９に示すように、Ｈ＝Ｈcで極大点θ＝θ0が安定点θ＝πと一致し、極大点(正確には、変曲点)になる。すると、図１０に示すように、安定点であったθ＝πが不安定点になり、磁化は、安定点θ＝０へ転移する。これが、磁化の負方向から正方向への反転である。したがって、臨界磁場Ｈcは、磁化反転磁場である。この状態で、外部磁場をオフしても、磁化はθ＝０の状態に留まり、磁化の安定状態になり、記憶保持状態となっている。
【０１１１】
図１１〜図１４は、Ｋeff＞０、Ｈ＜０の場合のエネルギー総和Ｅの状態を示す説明図である。
【０１１２】
図１１に示すように、図７の場合とは反対に、実際の保持状態がθ＝０ (ｚ軸の正方向)にあったとする。すると、外部一様磁場を負の方向に０＞Ｈ＞−Ｈcの範囲で印加していくと、図１２に示すように、θ＝０での安定点のエネルギーは大きくなり、θ＝πでの安定点のエネルギーは小さくなり、θ＝θ0でのエネルギー極大点は、θ＝０に近付いていく。そして、図１３に示すように、Ｈ＝−Ｈcで極大点θ＝θ0が安定点θ＝０と一致し、極大点(正確には、変曲点)になる。すると、図１４に示すように、安定点であったθ＝０が不安定点になり、磁化は、安定点θ＝πへ転移する。これが、磁化の正方向から負方向への反転である。したがって、この状態で、外部磁場をオフしても、磁化はθ＝πの状態に留まり、磁化の安定状態になり、記憶保持状態となっている。
【０１１３】
Ｋeff＜０の場合、外部一様磁場が印加されていない保持状態では、θ＝０及びθ＝πでエネルギー総和Ｅは同じ値の極大値をとり、θ＝θ0で極小値をとる。したがって、保持状態では、磁化は一軸異方性方向と垂直方向(ｙ軸の正、及び、負方向のどちらか)を向いているときが安定状態であり、この２つの安定状態が磁化の２つの記憶保持状態に対応している。
【０１１４】
図１５〜図１８は、Ｋeff＜０、Ｈ＞０の場合のエネルギー総和Ｅの状態を示す説明図である。
【０１１５】
図１５に示すように、保持状態がθ＝π／２(ｙ軸の正、及び、負方向のどちらか)にあるが、外部一様磁場を正の方向に０＜Ｈ＜Ｈcの範囲で印加していくと、図１６に示すように、θ＝０での極大点のエネルギーは小さくなり、θ＝πでの極大点のエネルギーは大きくなり、θ＝θ0でのエネルギー安定点は、θ＝０に近付いていく。そして、図１７に示すように、Ｈ＝Ｈcで安定点θ＝θ0が極大点θ＝０と一致し、極小点(正確には、変曲点)になる。すると、図１８に示すように、極大点であったθ＝０が安定点になり、磁化は、安定点θ＝０へ転移する。しかし、この状態で、外部磁場をオフすると、磁化はθ＝０からθ＝π／２の状態に戻ってしまい、θ＝０の点で磁化の安定状態にはならない。磁化の安定状態は、θ＝π／2の状態であり、磁化がｙ軸の正、及び、負方向のどちらかを向いている場合が、記憶保持状態となっている。
【０１１６】
図１９〜図２２は、Ｋeff＜０、Ｈ＜０の場合のエネルギー総和Ｅの状態を示す説明図である。
【０１１７】
図１９に示すように、図１５の場合とは反対に、外部一様磁場を負の方向に０＞Ｈ＞−Ｈcの範囲で印加していくと、図２０に示すように、θ＝０での極大点のエネルギーは大きくなり、θ＝πでの極大点のエネルギーは小さくなり、θ＝θ0でのエネルギー安定点は、θ＝πに近付いていく。そして、図２１に示すように、Ｈ＝−Ｈcで安定点θ＝θ0が極大点θ＝πと一致し、極小点(正確には、変曲点)になる。すると、極大点であったθ＝πが安定点になり、磁化は、安定点θ＝πへ転移する。しかし、この状態で、外部磁場をオフすると、図２２に示すように、磁化はθ＝πからθ＝π／２の状態に戻ってしまい、θ＝πの点で磁化の安定状態にはならない。磁化の安定状態は、θ＝π／２の状態であり、磁化がｙ軸の正、及び、負方向のどちらかを向いている場合が、記憶保持状態となっている。
【０１１８】
以上から、外部一様磁場の方向に関係なく、保持状態では、磁化は、Ｋeff＞０の場合は、強磁性体の一軸異方性方向を、また、Ｋeff＜０の場合は、強磁性体の一軸異方性方向と垂直方向を向くことが分かる。したがって、強磁性体の容易軸方向は、Ｋeff＞０の場合は、強磁性体の一軸異方性方向を、また、Ｋeff＜０の場合は、強磁性体の一軸異方性方向と垂直方向であると言える。
【０１１９】
Ｋeffの極性が、強磁性体の容易軸方向を決める因子を見てみる。Ｋeffを表す式は、以下の式(23)〜式(25)のように、第一項Ｋeff1と第二項Ｋeff2とに分けることができる。
【０１２０】
【数２３】
2007129141.tif 000028
【０１２１】
【数２４】
2007129141.tif 000029
【０１２２】
【数２５】
2007129141.tif 000030
【０１２３】
式(24)で示す式(23)の第一項（容易軸方向決定第１因子Ｋeff1）は、強磁性体の結晶性を表した材料定数に起因した項であり、式(25)で示す式(23)の第二項（容易軸方向決定第２因子Ｋeff2）は、強磁性体の形状効果(反磁界)を反映した、いわゆる形状磁気異方性に起因した項である。反磁界に基付いた形状磁気異方性は、一般に、大きな効果であるが、それが明確になる場合を考える。つまり、矩形薄膜強磁性体の縦横比(l/w)が“１”より適度に大きいか、小さい場合、Ｋeffは、第二項Ｋeff2でほぼ決まるようになる。したがって、ｌ＞ｗの場合、Ｋeff＞０であり、ｌ＜ｗの場合、Ｋeff＜０である。つまり、形状磁気異方性効果が支配的である場合、矩形薄膜強磁性体の長辺方向が、強磁性体の容易軸となる。
【０１２４】
次に、矩形薄膜強磁性体の縦横比(l/w)が“１”にほぼ等しくなり、形状磁気異方性効果がなくなりつつある場合を考える。この場合、Ｋeffは、第一項Ｋeff1でほぼ決まってしまう。したがって、この場合、Ｋeff＞０である。つまり、強磁性体の材料定数が支配的である場合、容易軸は、一軸異方性方向である。
【０１２５】
まとめると、強磁性体の材料定数に起因する効果は、容易軸を一軸異方性方向にするよう作用し、形状磁気異方性に起因する効果は、容易軸を矩形薄膜強磁性体の長辺方向にするよう作用する。そして、実際のデバイスでは、容易軸は、これら２つの効果のどちらか一方が支配的であるように、ＭＴＪ（ＭＴＪ素子８１，８２）が作製される。
【０１２６】
以上の例では、煩雑な式を避け、物理的イメージを重要視するために、図６で示した矩形薄膜強磁性体８０を例にとって説明した。しかし、一般には、形状磁気異方性の効果を利用するときは、楕円形状のＭＴＪが適用され、強磁性体の材料定数の効果を利用するときには、円形状ＭＴＪが適用される。
【０１２７】
プロセス的には、薄膜強磁性体の長軸と短軸との比を調節することにより、所望の磁化反転磁界を得ることができる。つまり、半導体プロセスの加工技術によりＭＴＪを作製することができるので、形状磁気異方性の効果を利用したＭＴＪが作製しやすい。したがって、まず、この方向で、プロセス開発されるのが一般的である。しかしながら、長軸と短軸とが異なる薄膜強磁性体では、セルサイズが大きくなるので、デバイスをスケーリングしていくに従い、長軸と短軸とを揃えた薄膜強磁性体でＭＴＪを作製する必要が出てくる。このときは、薄膜強磁性体の長軸と短軸を調整して(形状磁気異方性を利用して)、所望の磁化反転磁界を得ることができず、強磁性体の材料定数を調整する必要がある。このため、デバイスをスケーリングと伴に、材料定数を調整するため材料開発が必要となる。
【０１２８】
最後に、形状磁気異方性のもう少し直感的説明を試みてみる。以前は、磁化が一軸異方性方向に向いている場合の反磁界Ｈdlの表式を与えたが、一般には、磁化が任意の方向を向いている場合の反磁界を求めることができる。それを、Ｈd(θ)とすると、磁化が一軸異方性方向の垂直方向に向いている場合の反磁界Ｈdwも用いて、以下の式(26)〜式(28)で表される。
【０１２９】
【数２６】
2007129141.tif 000031
【０１３０】
【数２７】
2007129141.tif 000032
【０１３１】
【数２８】
2007129141.tif 000033
【０１３２】
反磁界とは、強磁性体内部の磁化によりその表面に形成された磁荷により生成され、磁化の向きと反対向きの誘起磁場である。したがって、その作用は、磁化の向きを反対方向にしようとするものである。
【０１３３】
一軸異方性方向に平行及び垂直なＨdlとＨdwとを比較した場合、薄膜強磁性体の長辺と短辺との比(l/w)が“１”より大きい場合は、ＨdwがＨdlより大きいので、磁化は反磁界が小さい一軸異方性方向に向こうとする。反対に、薄膜強磁性体の長辺と短辺との比(l/w)が“１”より小さい場合は、ＨdlがＨdwより大きいので、磁化は反磁界が小さい一軸異方性方向の垂直方向に向こうとする。つまり、形状磁気異方性に起因する効果は、容易軸を矩形薄膜強磁性体の長辺方向にするよう作用することになる。
【０１３４】
以上のように、容易軸が、スピン交換相互作用を現象論的に表した材料定数で記述される一軸異方性で決まる場合と形状磁気異方性とで決まる場合を、事態を単純化して説明した。しかし、以前に述べたように、形状磁気異方性効果は大きいので、現実には、その効果により強磁性体内部のすべての磁化が、すべて容易軸方向に向いてはいない。
【０１３５】
図２３は楕円形薄膜のＭＴＪ素子８１（８２）のフリー層の磁化方向を示した説明図である。図２４は円形薄膜のＭＴＪ素子８１のフリー層の磁化方向を示した説明図である。
【０１３６】
図２３に示すように、楕円形薄膜強磁性体では、長軸方向に、形状磁気異方性効果により、容易軸が形成され、磁化がその方向に揃う傾向にある。しかし、短軸方向の強磁性体薄膜端では、まさに、その形状磁気異方性の効果により、磁化が、楕円形状に揃う傾向があり、したがって、完全には、磁化は容易軸である長軸方向には揃わない。
【０１３７】
図２４に示すように、円形薄膜強磁性体では、このエッジ効果はもっと著しく現れてくる。円形薄膜強磁性体では、形状磁気異方性はなくなると矩形磁性体という簡単な例で示したが、この記述は、平均的に見て解釈した場合である。実際には、円形薄膜強磁性体では、上記のエッジ効果が楕円形薄膜強磁性体よりも大きく、磁化は、平均としては、一軸異方性方向を向いているが、一軸異方正方向に垂直な方向のエッジ効果により、本来一軸異方性効果で得られる磁化よりも小さな磁化しか得ることができない。
【０１３８】
この形状磁気異方性に起因したエッジ効果を抑制し、容易軸方向により多くの磁化を向かせるようにした構造が、ＳＡＦ(Synthetic Anti Ferromagnet)構造である。
【０１３９】
図２５は反交換結合（反平行結合）を行う複合構造（ＳＡＦ構造）のＭＴＪ素子を示す説明図である。図２６は交換結合（平行結合）を行う複合構造のＭＴＪ素子を示す説明図である。
【０１４０】
図２５に示すように、強磁性体薄膜８ａ、極薄膜絶縁体８ｂ及び強磁性体薄膜８ｃからなる構造において、強磁性体薄膜８ｃのフリー層を、２つの部分強磁性体薄膜８ｃａ，８ｃｂによって金属薄膜８ｃｃを挟んで構成する反交換結合の３層構造で実現したのがＳＡＦ構造である。
【０１４１】
図２５に示すように、部分強磁性体薄膜８ｃａ内の金属薄膜８ｃｃに接している原子層電子と部分強磁性体薄膜８ｃｂ内の金属薄膜８ｃｃに接している原子層電子との間にスピン反交換相互作用が作用するように、金属薄膜８ｃｃの膜厚を調整し、金属薄膜８ｃｃに接する部分の部分強磁性体薄膜８ｃａ及び８ｃｂの磁化を反平行になるようにする。スピン反交換結合を形状磁気効果をうち消すだけ強くすれば、元々、部分強磁性体薄膜８ｃａ及び８ｃｂ内では、スピン交換結合により、磁化は一軸方向に揃う傾向にあるので、エッジ効果を抑制でき、磁化を一軸異方性方向、あるいは、長軸方向に揃えることができる。しかし、スピン反交換結合を形状磁気効果をうち消すだけ強くなるようにするため、材料開発が必要となる。
【０１４２】
ただし、部分強磁性体薄膜８ｃａ及び８ｃｂ内の磁化は互いに反対方向を向いている。一方、図２６に示すように、金属薄膜８ｃｃの膜厚を調整し、金属薄膜８ｃｃに接する部分の部分強磁性体薄膜８ｃａ及び８ｃｂの磁化を平行としても、エッジ効果を抑制できる。しかし、この複合薄膜の反転磁場は、各強磁性体の向きも考慮した複合薄膜の全磁化に依存しているので、金属薄膜８ｃｃに接する部分の部分強磁性体薄膜８ｃａ及び８ｃｂの磁化を平行にすると、反転磁場が大きくなりすぎて、所望の外部磁場では磁化が反転しなくなる、反平行であれば、各強磁性体の磁化の差分として反転磁場が決まるため、各強磁性体の幾何学的構造や、材料定数により、反転磁場を所望の値に調整することができるので、金属薄膜８ｃｃに接する部分の部分強磁性体薄膜８ｃａ及び８ｃｂの磁化を反平行にする。
【０１４３】
簡単な例として、一軸異方性を有する矩形薄膜複合強磁性体が、一軸異方性方向に印加されている外部一様磁場の下で磁化反転する場合について説明する。
【０１４４】
この場合、強磁性体のエネルギーは以下の６成分から成る。
１．部分強磁性体薄膜８ｃａの一軸異方性エネルギー
２．部分強磁性体薄膜８ｃｂの一軸異方性エネルギー
３．一様磁場（外部一様磁場と部分強磁性体薄膜８ｃｂの表面磁荷に起因する外部磁場との和）と部分強磁性体薄膜８ｃａ内磁化との相互作用エネルギー
４．一様磁場（外部一様磁場と部分強磁性体薄膜８ｃａの表面磁荷に起因する外部磁場との和）と部分強磁性体薄膜８ｃｂ内磁化との相互作用エネルギー
５．部分強磁性体薄膜８ｃａ内磁化により生成される部分強磁性体薄膜８ｃａ表面磁荷に起因した部分強磁性体薄膜８ｃａ内部の電磁エネルギー
６． 部分強磁性体薄膜８ｃｂ内磁化により生成される部分強磁性体薄膜８ｃｂ表面磁荷に起因した部分強磁性体薄膜８ｃｂ内部の電磁エネルギー
したがって、エネルギー原理より、部分強磁性体薄膜８ｃの振る舞いは、これら６成分のエネルギー総和により記述され、また、磁化の安定状態は、このエネルギー総和の極小点で決まる。
【０１４５】
図２５に示す反交換結合の複合構造（ＳＡＦ構造）の場合の表式は、複合構造でない場合の表式に対して、以下の式(29)〜式(31)による置き換えを行えば得ることができる。
【０１４６】
【数２９】
2007129141.tif 000034
【０１４７】
【数３０】
2007129141.tif 000035
【０１４８】
【数３１】
2007129141.tif 000036
【０１４９】
また、図２６に示す交換結合の複合構造の場合の表式は、複合構造でない場合の表式に対して、以下の式(32)〜式(34)による置き換えを行えば得ることができる。
【０１５０】
【数３２】
2007129141.tif 000037
【０１５１】
【数３３】
2007129141.tif 000038
【０１５２】
【数３４】
2007129141.tif 000039
【０１５３】
ＳＡＦ構造の場合の反転磁場は、全磁化が箇々の磁化の差分に依存して決まるが、平行結合の場合の反転磁場は、全磁化が箇々の磁化の和に依存してきまる。これが、反平行結合にする理由であり、このために、各部分強磁性体薄膜の幾何学的構造や、材料定数により、反転磁場を所望の値に調整することができる。
【０１５４】
（読み出し動作）
表４は読み出し時における各信号線の印加条件を示している。表４に示すように、ワード線ＷＬ（ワード線３）をオン状態にして読み出し可能にし、ディジット線ＤＬ（ディジット線５）及びビット線ＢＬ１（第１ビット線１０１）をフローティング状態にして、ビット線ＢＬ２（第２ビット線１０２）を所定電位（（＋）電位）を付与し、ビット線ＢＬ２〜選択トランジスタ（ワード線３とソース・ドレイン領域２６，２６により構成されるトランジスタ）を介して流れる読み出し電流をセンスして蓄積情報（合成抵抗値Ｒ１〜Ｒ４のいずれか）を認識することにより読み出し動作が行われる。
【０１５５】
【表４】
2007129141.tif 000040
【０１５６】
図２７は実施の形態１のＭＲＡＭの等価回路を示す回路図である。同図に示すように、第２ＭＴＪ素子ＭＴＪ２（ＭＴＪ素子８２）の一端がビット線ＢＬ２に接続され、他端はビット線ＢＬ１に接続される。第１ＭＴＪ素子ＭＴＪ１（ＭＴＪ素子８１）の一端はビット線ＢＬ１に接続され、他端はビット線選択部として機能するＭＯＳトランジスタＱ１（ワード線３（ゲート電極）、ソース・ドレイン領域２６より構成）のドレイン（２６ｄ）に接続され、ＭＯＳトランジスタＱ１のソースにソース電圧Ｖｓが付与される。そして、第１ＭＴＪ素子ＭＴＪ１の近傍にディジット線ＤＬ（ディジット線５）が第１ＭＴＪ素子ＭＴＪ１と電気的に独立して配置される。
【０１５７】
このような構成において、読み出し時にビット線ＢＬ２に所定の電位を付与し、ビット線ＢＬ１及びディジット線ＤＬをフローティング状態にし、ワード線ＷＬを活性状態にしてＭＯＳトランジスタＱ１はオンさせ、第２ＭＴＪ素子ＭＴＪ２、ビット線ＢＬ１及び第１ＭＴＪ素子ＭＴＪ１を介してビット線ＢＬ２，ソース電圧Ｖｓ間に流れる電流をセンスすることにより、第２ＭＴＪ素子ＭＴＪ２及び第１ＭＴＪ素子ＭＴＪ１の直列接続による合成抵抗値Ｒ１〜Ｒ４を認識することができる。
【０１５８】
このように、実施の形態１のＭＲＡＭは、表４に示すように、ワード線ＷＬ、ディジット線ＤＬ、ビット線ＢＬ１、及びビット線ＢＬ２を電位設定するという１回の読み出し動作を行うことにより、ＭＯＳトランジスタＱ１を介して得られるセンス電流に基づき、ＭＴＪ素子８１及び８２の直列接続の合成抵抗値Ｒ１〜Ｒ４のうちのいずれかの抵抗値を認識することができる。
【０１５９】
（レイアウト構造）
図２８は図３２で示した従来構造のＭＲＡＭのメモリセルの平面構造を示す平面図である。図２８におけるＡ−Ａ断面が図３２の構造に相当する。なお、図２８，図３２間において、図２８で示す平面図の方が寸法精度は正確に示されている。
【０１６０】
同図に示すように、複数本（図２８では３本）のビット線１０が図中横方向に形成され、複数本（図２８では２本）のディジット線５が図中縦方向、すなわち、ビット線１０と直交する方向に形成される。
【０１６１】
複数のビット線１０において、コンタクトホール４等とＭＴＪ素子８との位置関係がビット線１０毎に逆の関係になるように形成されている。そして、平面視して、ローカル配線７の形成領域内に、ＭＴＪ素子８、コンタクトホール４，６，９がほぼ収まるように配置される。
【０１６２】
図２９は図１で示した実施の形態１のＭＲＡＭのメモリセルの平面構造（レイアウト構造）を示す平面図である。図２９におけるＢ−Ｂ断面が図１の構造に相当する。なお、図１，図２９間において、図２９で示す平面図の方が寸法精度は正確に示されている。
【０１６３】
同図に示すように、複数本（図２９では３本）の第１ビット線１０１が図中横方向に形成され、複数本（図２９では２本）のディジット線５が図中縦方向に形成され、複数本（図２９では３本）の第２ビット線１０２が第１ビット線１０１上を沿って図中横方向に蛇行しながら形成される。すなわち、第２ビット線１０２はＭＴＪ素子８１（８２）形成領域及びその近傍領域上においてのみ図中縦方向に延びるように蛇行して形成される。したがって、ＭＴＪ素子８１（８２）上において、ディジット線５及び第２ビット線１０２は第１ビット線１０１と直交する方向に形成される。
【０１６４】
複数の第１ビット線１０１において、コンタクトホール４等とＭＴＪ素子８１，８２との位置関係が第１ビット線１０１毎に逆の関係になるように形成されている。そして、平面視して、ローカル配線７の形成領域内に、ＭＴＪ素子８１，８２、コンタクトホール４，６，９等がほぼ収まるように配置される。
【０１６５】
さらに、ＭＴＪ素子８１（８２）上において、第２ビット線１０２の図中縦方向に延びる部分及びディジット線５は平面視重複して形成され、ＭＴＪ素子８１及びＭＴＪ素子８２は平面視して第２ビット線１０２及びディジット線５の形成領域内に形成される。
【０１６６】
図２８と図２９との比較から明らかなように、ＭＴＪ素子８２、第２ビット線１０２等を従来構造から追加した実施の形態１は、その平面構造において従来から何ら集積度を損ねることなく実現している。
【０１６７】
すなわち、実施の形態１のＭＲＡＭでは、図２９に示すように、ＭＴＪ素子８１（８２）上において、第２ビット線１０２の図中縦方向に延びる部分及びディジット線５を平面視重複して形成し、ＭＴＪ素子８１及び８２を平面視して第２ビット線１０２の図中縦方向に延びる部分及びディジット線５の形成領域内に形成することにより、選択用のＭＯＳトランジスタＱ１（ワード線３、ソース・ドレイン領域２６，２６より構成）を含む従来構成から追加された第２ビット線１０２及びＭＴＪ素子８２を設けることによる回路面積の増加を生じさせることがないため、集積度を悪化させることはない。
【０１６８】
なお、図２９で示したレイアウト構造例では、ＭＴＪ素子８１（８２）の容易軸方向、あるいは、ピン層の方向が、ディジット線５の方向である一例を示したが、図２〜図５に示すように、ＭＴＪ素子８１の容易軸方向を第１ビット線１０１の方向にすることも勿論可能である。
【０１６９】
＜実施の形態２＞
（構造）
図３０はこの発明の実施の形態２であるＭＴＪ素子を有するＭＲＡＭのメモリセル構成を示す断面図である。図３０は、第１ビット線の形成方向に沿って切断した断面構造を示している。
【０１７０】
同図に示すように、半導体基板１から第１ビット線１０１に至る断面構造は図１で示した実施の形態１と同様であるため説明を省略する。以下、第１ビット線１０１から層間絶縁膜２５に至る断面構造について述べる。
【０１７１】
第１ビット線１０１上を含む全面に層間絶縁膜１８が形成され、層間絶縁膜１８を貫通してコンタクトホール２０を形成し、コンタクトホール２０内に導電膜を埋め込むことによりコンタクトプラグ１９が形成される。このコンタクトプラグ１９は第１ビット線１０１上に形成されることにより、第１ビット線１０１と電気的に接続される。
【０１７２】
層間絶縁膜１８上にコンタクトプラグ１９と電気的に接続してローカル配線２８が形成される。したがって、コンタクトプラグ１９は第１ビット線１０１とローカル配線２８とを電気的に接続する導電層（第２の導電層）として機能する。また、層間絶縁膜１８は第１ビット線１０１上を含む全面に形成される層間絶縁領域（第２の層間絶縁領域）として機能する。
【０１７３】
そして、ローカル配線２８上に選択的にＭＴＪ素子８３が形成される。なお、ＭＴＪ素子８３は、図３３で示したＭＴＪ素子８と同様に、一対の強磁性体薄膜と、その間に形成される極薄膜絶縁体より構成される。
【０１７４】
ＭＴＪ素子８３及びローカル配線２８を含む半導体基板１（層間絶縁膜１２〜１４，１８）上の全面に層間絶縁膜２２が形成される。ＭＴＪ素子８３上に層間絶縁膜２２を貫通してコンタクトホール２４が形成され、コンタクトホール２４内に導電膜を埋め込むことによりコンタクトプラグ２３が形成される。
【０１７５】
コンタクトプラグ２３上に第２ビット線１０２が形成される。第２ビット線１０２を含む半導体基板１（層間絶縁膜１２〜１４、１８，２２）上の全面に層間絶縁膜２５が形成される。第２ビット線１０２はＭＴＪ素子８３上においてディジット線５の形成方向と同じ方向に形成される部分を有する。したがって、第２ビット線１０２は、ＭＴＪ素子８３上において第１ビット線１０１の形成方向と直交して形成される部分を有する。
【０１７６】
（レイアウト構造）
図３１は図３０で示した実施の形態２のＭＲＡＭのメモリセルの平面構造を示す平面図である。図３１におけるＣ−Ｃ断面が図３０の構造に相当する。なお、図３０，図３１間において、図３１で示す平面図の方が寸法精度は正確に示されている。
【０１７７】
同図に示すように、複数本（図３１では３本）の第１ビット線１０１が図中横方向に形成され、複数本（図３１では２本）のディジット線５が図中縦方向に形成され、複数本（図３１では３本）の第２ビット線１０２が、第１ビット線１０１上を蛇行しながら図中横方向に形成される。すなわち、第２ビット線１０２はＭＴＪ素子８３の形成領域においてのみ図中縦方向に延びるように蛇行して形成される。したがって、ＭＴＪ素子８３上において、第２ビット線１０２は第１ビット線１０１と直交する方向に形成され、ＭＴＪ素子８１上において、ディジット線５と第１ビット線１０１とは直交する方向に形成される。
【０１７８】
複数の第１ビット線１０１において、ＭＴＪ素子８１等とＭＴＪ素子８３等との位置関係が第１ビット線１０１毎に逆の関係になるように形成されている。そして、平面視してローカル配線７，２８の形成領域内に、ＭＴＪ素子８１，８３、コンタクトホール４，６，９等がほぼ収まるように配置される。
【０１７９】
さらに、図３０及び図３１に示すように、ローカル配線７は平面視してＭＴＪ素子８１，コンタクトホール４等間に延びて形成され、ローカル配線２８は平面視してＭＴＪ素子８１，８３間に延びて形成される。
【０１８０】
加えて、ＭＴＪ素子８１，８３は平面視して距離ｄを隔てて形成され、ＭＴＪ素子８１は平面視してディジット線５の形成領域内に形成され、ＭＴＪ素子８３及びコンタクトホール４，６は平面視して第２ビット線１０２の図中縦方向に延びる部分の形成領域内に形成される。
【０１８１】
図２８と図３１との比較から明らかなように、ＭＴＪ素子８３、第２ビット線１０２等を従来構造から追加した実施の形態２も、実施の形態１と同様、その平面構造において従来から何ら集積度を損ねることなく実現している。
【０１８２】
すなわち、ＭＴＪ素子８１を平面視してディジット線５の形成領域内に形成し、ＭＴＪ素子８３及びコンタクトホール４，６を平面視して第２ビット線１０２の図中縦方向に延びる部分の形成領域内に形成することにより、選択用のＭＯＳトランジスタＱ１（ワード線３、ソース・ドレイン領域２６，２６より構成）を含む従来構成から第２ビット線１０２及びＭＴＪ素子８３を設けることによる回路面積の増加を生じさせることないため、集積度を悪化させることはない。
【０１８３】
また、実施の形態２では、実施の形態１と異なり、ローカル配線２８上にＭＴＪ素子８３を形成し、ＭＴＪ素子８３の平面位置を、ＭＴＪ素子８１上ではなくほぼコンタクトホール４上に配置させている。
【０１８４】
このように、実施の形態２のＭＲＡＭでは、実施の形態１のＭＴＪ素子８２に相当するＭＴＪ素子８３をローカル配線２８上に形成している。ローカル配線２８は、コンタクトホール２０の影響を受けない層間絶縁膜１８上に形成されているため、コンタクトホール２０の影響を受けるコンタクトプラグ１９に比べ、表面の平坦性は優れている。したがって、ローカル配線２８上に形成されるＭＴＪ素子８３は、コンタクトプラグ１９上に直接ＭＴＪ素子８２を形成する場合に比べ、ＭＴＪ素子８３を平坦性良く形成することができ、その結果、ＭＴＪ素子８３の素子特性の向上が期待できる。
【０１８５】
すなわち、ＭＴＪ素子８１及び８３は、層間絶縁膜１３及び層間絶縁膜１８上に形成されたローカル配線７及びローカル配線２８上に形成されているため、コンタクトプラグ１６及びコンタクトプラグ１９上に直接形成する場合に比べ、平坦性良く形成することができる。その結果、実施の形態２のＭＲＡＭは、ＭＴＪ素子８１に加え、ＭＴＪ素子８３をも平坦性良く形成することができるため、素子特性が良好なＭＴＪ素子８１，８３を得ることができる効果を奏する。
【０１８６】
なお、実施の形態１においても、平坦性を優先する場合には、コンタクトプラグ１９をＭＴＪ素子８２の下部からずらした位置に形成し、ローカル配線を用いてローカル配線上にＭＴＪ素子８２を形成することにより、素子特性を良好とすることができる。
【０１８７】
さらに、実施の形態１ではＭＴＪ素子８１，８２を同一の平面位置に配置したのに対し、図３１に示すように、実施の形態２ではＭＴＪ素子８１，８３を平面視して距離ｄ隔てて配置することにより、ＭＴＪ素子８１，８３間の距離を、実施の形態１のＭＴＪ素子８１，８２間よりも長く設定することができる。その結果、ＭＴＪ素子８１と第２ビット線１０２との間，ＭＴＪ素子８３とディジット線５との間の干渉による影響が、実施の形態１のＭＴＪ素子８１と第２ビット線１０２との間，ＭＴＪ素子８２とディジット線５との間の干渉による影響よりも小さくなるため、ＭＴＪ素子と離れた方の配線との間の干渉問題解消効果を実施の形態１以上に発揮することができる。
【０１８８】
なお、図３１で示したレイアウト例では、ＭＴＪ素子８１（８３）の容易軸方向、あるいは、ピン層の方向が、ディジット線５の方向である一例を示したが、図２〜図５に示すように、ＭＴＪ素子８１の容易軸方向を第１ビット線１０１の方向にすることも勿論可能である。
【０１８９】
また、実施の形態２では、ローカル配線２８を用いたが、平坦性を若干犠牲にして、実施の形態１と同様に、ＭＴＪ素子８３の下部プラグを直接第１ビット線１０１に接続しても良い。これにより、ローカル配線２８を形成するマスクの削減によるコスト削減が可能である。
【図面の簡単な説明】
【０１９０】
【図１】この発明の実施の形態１であるＭＴＪ素子を有するＭＲＡＭのメモリセル構成を示す断面図である。
【図２】実施の形態１のＭＲＡＭによる書き込み動作内容（その１）を示す説明図である。
【図３】実施の形態１のＭＲＡＭによる書き込み動作内容（その２）を示す説明図である。
【図４】実施の形態１のＭＲＡＭによる書き込み動作内容（その３）を示す説明図である。
【図５】実施の形態１のＭＲＡＭによる書き込み動作内容（その４）を示す説明図である。
【図６】矩形薄膜強磁性体の概略構成を示す説明図である。
【図７】Ｋeff＞０、Ｈ＞０の場合のエネルギー総和Ｅの状態（その１）を示す説明図である。
【図８】Ｋeff＞０、Ｈ＞０の場合のエネルギー総和Ｅの状態（その２）を示す説明図である。
【図９】Ｋeff＞０、Ｈ＞０の場合のエネルギー総和Ｅの状態（その３）を示す説明図である。
【図１０】Ｋeff＞０、Ｈ＞０の場合のエネルギー総和Ｅの状態（その４）を示す説明図である。
【図１１】Ｋeff＞０、Ｈ＜０の場合のエネルギー総和Ｅの状態（その１）を示す説明図である。
【図１２】Ｋeff＞０、Ｈ＜０の場合のエネルギー総和Ｅの状態（その２）を示す説明図である。
【図１３】Ｋeff＞０、Ｈ＜０の場合のエネルギー総和Ｅの状態（その３）を示す説明図である。
【図１４】Ｋeff＞０、Ｈ＜０の場合のエネルギー総和Ｅの状態（その４）を示す説明図である。
【図１５】Ｋeff＜０、Ｈ＞０の場合のエネルギー総和Ｅの状態（その１）を示す説明図である。
【図１６】Ｋeff＜０、Ｈ＞０の場合のエネルギー総和Ｅの状態（その２）を示す説明図である。
【図１７】Ｋeff＜０、Ｈ＞０の場合のエネルギー総和Ｅの状態（その３）を示す説明図である。
【図１８】Ｋeff＜０、Ｈ＞０の場合のエネルギー総和Ｅの状態（その４）を示す説明図である。
【図１９】Ｋeff＜０、Ｈ＜０の場合のエネルギー総和Ｅの状態（その１）を示す説明図である。
【図２０】Ｋeff＜０、Ｈ＜０の場合のエネルギー総和Ｅの状態（その２）を示す説明図である。
【図２１】Ｋeff＜０、Ｈ＜０の場合のエネルギー総和Ｅの状態（その３）を示す説明図である。
【図２２】Ｋeff＜０、Ｈ＜０の場合のエネルギー総和Ｅの状態（その４）を示す説明図である。
【図２３】楕円形薄膜のＭＴＪ素子のフリー層の磁化方向を示した説明図である。
【図２４】円形薄膜のＭＴＪ素子のフリー層の磁化方向を示した説明図である。
【図２５】反交換結合を行う複合構造（ＳＡＦ構造）のＭＴＪ素子を示す説明図である。
【図２６】交換結合を行う複合構造のＭＴＪ素子を示す説明図である。
【図２７】実施の形態１のＭＲＡＭの等価回路を示す回路図である。
【図２８】従来構造のＭＲＡＭのメモリセルの平面構造を示す平面図である。
【図２９】実施の形態１のＭＲＡＭのメモリセルの平面構造を示す平面図である。
【図３０】この発明の実施の形態２であるＭＴＪ素子を有するＭＲＡＭのメモリセル構成を示す断面図である。
【図３１】実施の形態２のＭＲＡＭのメモリセルの平面構造を示す平面図である。
【図３２】従来のＭＴＪ素子を含むＭＲＡＭのメモリセル構造を示す断面図である。
【図３３】ＭＴＪ素子の概略構成を示す斜視図である。
【図３４】強磁性体の磁化の外部磁場による影響を示すグラフである。
【図３５】強磁性体薄膜の磁化が平行状態を模式的に示す説明図である。
【図３６】強磁性体薄膜の磁化が反平行状態を模式的に示す説明図である。
【図３７】強磁性体薄膜の磁化が平行状態の場合のスピン電子の状態を模式的に示す説明図である。
【図３８】強磁性体薄膜の磁化が反平行状態の場合のスピン電子の状態を模式的に示す説明図である。
【図３９】従来構造のＭＲＡＭの等価回路を示す回路図である。
【符号の説明】
【０１９１】
１  半導体基板、２  素子分離領域、３  ワード線、４，６，９，２０，２４  コンタクトホール、５  ディジット線、７，２８  ローカル配線、１１  ゲート絶縁膜、１２〜１４，１８，２２，２５  層間絶縁膜、１５〜１７，１９，２３  コンタクトプラグ、２６  ソース・ドレイン領域、８１〜８３  ＭＴＪ素子、１０１，第１ビット線、１０２  第２ビット線。
【図１】
2007129141.tif 000041
【図２】
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【図３】
2007129141.tif 000043
【図４】
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【図５】
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【図６】
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【図７】
2007129141.tif 000047
【図８】
2007129141.tif 000048
【図９】
2007129141.tif 000049
【図１０】
2007129141.tif 000050
【図１１】
2007129141.tif 000051
【図１２】
2007129141.tif 000052
【図１３】
2007129141.tif 000053
【図１４】
2007129141.tif 000054
【図１５】
2007129141.tif 000055
【図１６】
2007129141.tif 000056
【図１７】
2007129141.tif 000057
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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