(57)【要約】【課題】薄い感光性層による利点が得られると共に、一般的な感光性層とバッファ／エッチストップ層を使用した場合においても現像／エッチングに要する工程を減らす。【解決手段】基板上に感光性層を形成する工程と、所定のパターンを使用して前記感光性層をパターン化する工程と、前記感光性層を現像して前記所定のパターンに相当するパターンを有するシード層を形成する工程と、前記シード層の上にのみ複数の長鎖分子からなり、かつ実質的に前記シード層に垂直な厚層を形成する工程と、を含む、半導体デバイス製造におけるフォトリソグラフィ法を提供する。【選択図】図１
2007129217.tif 000002
【特許請求の範囲】
【請求項１】
基板上に感光性層を形成する工程と、
所定のパターンを使用して前記感光性層をパターン化する工程と、
前記感光性層を現像して、前記所定のパターンに相当するパターンを有するシード層を形成する工程と、
前記シード層の上にのみ、複数の長鎖分子からなり、かつ実質的に前記シード層に垂直な厚層を形成する工程と、を含む部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項２】
前記厚層をエッチストップ層として、前記基板をエッチングする工程を更に含む請求項１記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項３】
前記厚層をイオン注入層として、前記基板に注入する工程を更に含む請求項１記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項４】
前記感光性層を現像して前記シード層を形成する工程は、前記感光性層を現像して基板の一部を露出させ、少なくとも一部の現像後に残された前記感光性層から前記シード層を形成する工程を更に含む請求項２又は３に記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項５】
前記エッチストップ層が、前記シード層より比較的厚いか又は硬い請求項４記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項６】
前記シード層をめっき電極として前記エッチストップ層を成長させる工程を含む請求項４記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項７】
前記シード層を溶液中に浸漬する工程を含む請求項４記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項８】
少なくとも１つの長鎖分子と、少なくとも１つの長鎖ポリマーと、少なくとも１つのカーボンナノチューブと、少なくとも１つの酸化亜鉛（ＺｎＯ）ナノチューブと、１列に配列された長鎖分子、又は少なくとも１つの１列に配列された長鎖ポリマーと、を形成する工程を含む請求項４記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項９】
前記感光性層を現像して前記シード層を形成する工程は、前記感光性層を現像して基板の一部を露出させ、そこで前記シード層を形成する工程を更に含む請求項２又は３に記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項１０】
前記エッチストップ層を形成した後、前記感光性層の残りの部分を除去する工程を更に含む請求項９記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項１１】
前記エッチストップ層を形成する前に、前記感光性層の残りの部分を除去する工程を更に含む請求項９記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項１２】
前記基板上に感光性層を形成する工程は、感光性層として選択されたネガ型フォトレジストを使用する工程を含む請求項９記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項１３】
前記基板上に感光性層を形成する工程は、感光性層として選択されたポジ型フォトレジストを使用する工程を含む請求項９記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【請求項１４】
基板上に感光性層を形成する工程と、
前記感光性層を現像して前記基板の一部を露出させ、そこで前記基板の露出した一部でシード層を形成する工程と、
前記シード層の上にのみエッチストップ層を形成する工程と、
前記エッチストップ層をマスクとして前記基板をエッチングする工程と、を含む部分半導体デバイス製造におけるフォトリソグラフィ法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス製造におけるフォトリソグラフィ法に関し、特に、薄い感光性層による利点が得られると共に、一般的な感光性層及びバッファ／エッチストップ層を使用した場合においても現像／エッチングに要する工程数を減らすことができる、半導体デバイス製造におけるフォトリソグラフィ法に関する。
【背景技術】
【０００２】
焦点深度（ＤＯＦ）は、半導体デバイス製造における１つの要素である。一般的に、効果的なＤＯＦは、フォトレジストの厚さ、基板の局所的な位相段差の高さ、及びウェハの中心と端の段差の変化を全て網羅することができる。効果的なＤＯＦによって、残渣や表面損失が殆んどない、又は全くない状態、或いは所望の限界寸法（ＣＤ）以内において半導体デバイスを容易に製造することができる。
【０００３】
フォトレジストがＤＯＦより厚い場合は問題が発生する。例えば、ＤＯＦがフォトレジスト層の厚さの変化量と段差の高さの変化量の加算値より小さいとき、半導体デバイスのパターンに残渣又はＣＤ誤差となって現れる場合がある。それゆえに、薄いフォトレジスト層においてこの問題を解決することが望まれている。このような薄いフォトレジスト層は、例えば、電子ビーム或いは極紫外線（ＥＵＶ）のような低露光量の露光手段を使用する場合に大変好適である。何故なら、それらの露光手段はレジストのコントラスト、解像度、及び溶解度を向上させることができるからである。また、大量生産の目的で、薄いフォトレジスト層と低露光量の露光手段を組み合わせることにより、半導体デバイスの生産処理能力を向上させることができる。
【０００４】
しかしながら、薄いフォトレジスト層を使用すると、結果的に不利益となる場合がある。例えば、薄いフォトレジスト層において、エッチング中に適切な保護処置を行なわないと、エッチングの出来栄えに悪影響を及ぼすことになる。この問題を解決するために、２段階の工程を行なうことが考えられる。例えば、比較的薄い感光性層を厚いバッファ層上に形成する。次に、感光性層を現像して所定のパターンに形成し、それから、感光性層に形成されたパターンに相当するパターンをバッファ層にエッチングする。基板をエッチングするとき、バッファ層はエッチストップ層（マスク）として使用するため、基板に達するには、基板をエッチングする前に２回の除去工程（現像及びエッチング）が必要となる。
【０００５】
従って、この不利益に対処するため、新規であって、かつ改善されたフォトリソグラフィ工程が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、薄い感光性層において利点が得られると共に、一般的な感光性層、及びバッファ／エッチストップ層を使用した場合においても、現像／エッチングに要する工程数を減らすことができる、半導体デバイス製造におけるフォトリソグラフィ法を提供することにある。ここで、説明を容易にするために、添付図面において半導体デバイスの一部を図示し、以下、半導体デバイスは「部分半導体デバイス（ｐａｒｔｉａｌ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ）」とも称する。
【課題を解決するための手段】
【０００７】
以下に記載する部分半導体デバイス製造におけるフォトリソグラフィ法により、本発明の目的を達成した。
【０００８】
（１）基板上に感光性層を形成する工程と、所定のパターンを使用して前記感光性層をパターン化する工程と、前記感光性層を現像して、前記所定のパターンに相当するパターンのシード層を形成する工程と、前記シード層の上にのみ、複数の長鎖分子からなり、かつ実質的に前記シード層に垂直な厚層を形成する工程と、を含む部分半導体デバイス製造におけるフォトリソグラフィ法。
【０００９】
（２）前記厚層をエッチストップ層として、前記基板をエッチングする工程を更に含む前記第（１）項記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【００１０】
（３）前記厚層をイオン注入層として、前記基板に注入する工程を更に含む前記第（１）項記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【００１１】
（４）感光性層を現像して前記シード層を形成する工程は、前記感光性層を現像して基板の一部を露出させ、少なくとも一部の現像後に残された前記感光性層から、前記シード層を形成する工程を更に含む前記第（２）又は（３）項に記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【００１２】
（５）前記エッチストップ層が、前記シード層より比較的厚いか又は硬い前記第（４）項記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【００１３】
（６）前記シード層をめっき電極として前記エッチストップ層を成長させる工程を含む前記第（４）項記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【００１４】
（７）前記シード層を溶液中に浸漬する工程を含む前記第（４）項記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【００１５】
（８）少なくとも１つの長鎖分子と、少なくとも１つの長鎖ポリマーと、少なくとも１つのカーボンナノチューブと、少なくとも１つの酸化亜鉛（ＺｎＯ）ナノチューブと、１列に配列された長鎖分子、又は少なくとも１つの１列に配列された長鎖ポリマーと、を形成する工程を含む前記第（４）項記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【００１６】
（９）前記感光性層を現像して前記シード層を形成する工程は、前記感光性層を現像して基板の一部を露出させ、そこで前記シード層を形成する工程を更に含むことを特徴とする前記第（２）又は（３）項に記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【００１７】
（１０）前記エッチストップ層を形成した後、前記感光性層の残りの部分を除去する工程を更に含む前記第（９）項記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【００１８】
（１１）前記エッチストップ層を形成する前に、前記感光性層の残りの部分を除去する工程を更に含むことを特徴とする前記第（９）項記載の部分フ半導体デバイス製造におけるフォトリソグラフィ法。
【００１９】
（１２）前記基板上に感光性層を形成する工程は、感光性層として選択されたネガ型フォトレジストを使用する工程を含む前記第（９）項記載の部分フォトリソグラフィ法半導体デバイス製造におけるフォトリソグラフィ法。
【００２０】
（１３）前記基板上に感光性層を形成する工程は、感光性層として選択されたポジ型フォトレジストを使用する工程を含む前記第（９）項記載の部分半導体デバイス製造におけるフォトリソグラフィ法。
【００２１】
（１４）基板上に感光性層を形成する工程と、前記感光性層を現像して前記基板の一部を露出させ、そこで、前記基板の露出した一部がシード層を形成する工程と、前記シード層の上にだけエッチストップ層を形成する工程と、前記エッチストップ層をマスクとして前記基板をエッチングする工程と、を含む部分半導体デバイス製造におけるフォトリソグラフィ法。
【発明の効果】
【００２２】
本発明によれば、ある形態において、基板上に感光性層を形成する工程と、所定のパターンを使用して前記感光性層をパターン化する工程と、前記感光性層を現像して、前記所定のパターンに相当するパターンのシード層を形成する工程と、前記シード層の上にのみ複数の長鎖分子からなりかつ実質的に前記シード層に垂直な厚層を形成する工程と、を含み、更に別の形態において、基板上に感光性層を形成する工程と、感光性層を現像して前記基板の一部を露出させ、そこで前記基板の露出した一部でシード層を形成する工程と、前記シード層の上にのみエッチストップ層を形成する工程と、前記エッチストップ層をマスクとして前記基板をエッチングする工程と、を含むことにより、薄い感光性層による利点が得られると共に、一般的に現像／エッチングに要する工程数を減らすことができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明による部分半導体デバイス製造におけるフォトリソグラフィ法の実施例を、図面を用いて説明する。なお、半導体デバイスは、説明を容易にするために、その一部を図示し、以下、部分半導体デバイスとも称する。更に、その各形状は、縮尺比に基づいて図示したのではなく、明白にするために慣例に従って任意に図示したものである。
【００２４】
以下、引き続いて説明する本発明のそれぞれ異なる具体的実施例は、本発明の異なる形態を実現させるためのものである。本発明を理解し易くするため、具体的な構成部分と配置の実例について下記に説明する。当然のことながら、これらの実施例は、本発明を限定するためのものではない。また、本発明は、各実施例において、参照符号及び／又は部品名が重複することがあるが、それは説明を平易にかつ明確にするためであって、本質的に具体例及び／又は構成の間に何らかの関係を規定するためのものではない。更に、説明の中で、第１の形態が、第２の形態の上に構成される場合、実施例における第１の形態と第２の形態が直接接触した状態で構成された形態を含み、更に、実施例における第１の形態と第２の形態の間に付加的な形状が入り、第１の形態と第２の形態が直接接していない状態で構成された形態も含む。
【００２５】
図１に示す一実施例において、方法１００は、薄い感光性層による利点が得られると共に、一般的な感光性層及びバッファ／エッチストップ層を使用した場合において現像／エッチングに要する工程数を減らすのに利用することができる。方法１００を用いて部分半導体デバイス２００を製造する一実施例を図２〜図７を参照しながら説明する。当然のことながら、部分半導体デバイス２００は、方法１００を用いて製造されるデバイスの一実施例であって、他の工程（例えば、洗浄など）を以下に記述する工程に追加して実施することができる。
【００２６】
工程１０２において、図２に示すように、感光性層２０６（例えば、フォトレジスト）は下位層２０４の上に形成される。層２０４は、別の層２０２の上に配置されている。層２０４は、１つ又は複数の絶縁体、導体、及び／又は半導体層として形成することができる。例えば、層２０４は、導電層として形成することができ、層２０２は、層２０４を層２０２の下にある導電性材料（図示せず）に接続するビヤ（図示せず）を有する絶縁体層として形成することができる。別の実施例において、層２０４を絶縁体層とし、層２０２を導電層とすることができる。更に、別の実施例において、層２０２は存在しなくてもよく、層２０４は、クリスタルシリコン、ポリシリコン、アモルファスシリコン、及び／又はゲルマニウムなどのような元素半導体材料と、シリコンカーバイド及び／又はガリウム砒素のような化合物半導体と、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ及び／又はＧａＩｎＰなどのような合金半導体を含むことができる。また、層２０４は、バルクシリコンのようなバルク半導体を含むことができる。更に、前記バルク半導体は、エピタキシャルシリコン層を含むことができる。層２０４は、更に、又はその代わりにシリコン・オン・インシュレーター（ＳＯＩ）基板のようなセミコンダクター・オン・インシュレーター（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、或いは薄膜トランジスタ（ＴＦＴ）の基板などを含むことができる。層２０４は、更に、又はその代わりにマルチプルシリコン構造（ｍｕｌｔｉｐｌｅ  ｓｉｌｉｃｏｎ  ｓｔｒｕｃｔｕｒｅ）、或いは、マルチレイヤ化合物半導体構造（ｍｕｌｔｉｌａｙｅｒ  ｃｏｍｐｏｕｎｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｔｒｕｃｔｕｒｅ）を含むことができる。
【００２７】
感光性層２０６の形成は、レジスト剤（例えば、ポジ型レジスト、或いはネガ型レジスト）、ポリマー層、及び／又はその他の適当な材料の堆積を含む。本実施例において、感光性層２０６は、ポジ型レジスト材料を使用し、かつ１００〜２０００オングストロームの厚さを有している。レジスト剤は、スピンコート法及び／又はその他の方法で層２０４の表面の上に散布して堆積させることができる。ある実施例において、感光性層２０６は、酸性触媒を使う化学増幅型レジストを使用することができる。
【００２８】
工程１０４においては、図３と図４に示すように、感光性層２０６の上にパターン３００を形成し（図３）、感光性層２０６を現像する（図４）。パターンは、ライン、スペース、ホール（例えば、ビア）、アイランド、或いはその他のパターンを含む。パターン化後、感光性層２０６には、現像工程でシード層４００としてレジスト画像が形成される。本実施例において、レジスト剤は、光に対して敏感な感光材料で、かつ、次の工程でこのレジスト画像から厚いバッファ層に成長させる結合（ｂｏｎｄ）が得られるものを選択する。本実施例において、シード層４００は、約１００〜２０００オングストロームの厚さを有している。
【００２９】
工程１０６において、図５に示すように、層５００は、シード層４００の上に形成することができる。当然のことながら、本実施例において、層５００は、層２０４の露出した表面の上に形成されず、シード層４００の上のみに形成される。層５００は、各種の方法を利用して形成することができる。また、形成後は、シード層４００より厚く及び／又は硬くなる。後述するように、層５００は、次のエッチング工程でエッチストップ層（マスク）として使用することができる。そのために、エッチストップ層５００の形成に使用される材料は、エッチングされる下位層（例えば、層２０４）の組成によって決まる。例えば、層２０４が金属層で、かつウェットエッチング法でエッチングされる場合には、特定の組成物を選択し、層２０４が酸化物層で、かつドライエッチング法でエッチングされる場合には、異なる組成物を選択する。
【００３０】
層５００は、ある実施例においてシード層４００をｐＨ値が７より低い溶液にさらし、別の実施例においてｐＨ値が７より高い溶液にさらすことにより形成することができる。更に、別の実施例において、第２層５００は、ＣＶＤ（化学気相堆積）法などのような工程を利用してプラズマ環境下で形成することができる。また、別の実施例において、レーザパルス気化法（ｌａｓｅｒ  ｐｕｌｓｅ  ｖａｐｏｒｉｚａｔｉｏｎ）でシード層４００を利用して選択的に層５００を堆積させることができる。
【００３１】
層５００は、図５に示すようなＺ方向の長鎖分子、或いは長鎖ポリマーを使用することにより形成することができる。例えば、長鎖分子或いは長鎖ポリマーは、１つ又は複数のカーボンナノチューブ、１つ又は複数の酸化亜鉛（ＺｎＯ）ナノチューブ、１列に配列された長鎖分子、１つ又は複数の１列に配列された長鎖ポリマー、及び／又はその他の適当な材料を含むことができる。第２層５００の厚さは、約２００〜６００ナノメートルの範囲が好ましい。また、別の実施例において、無電解めっきを使用してエッチストップ層を成長させることができる。代わりに金属粒子をフォトレジストと混合することで、めっき電極の金属ベースを提供することができる。
【００３２】
工程１０８において、図６に示すように、層５００をエッチストップ層（マスク）として使用して層２０４をエッチングする。エッチング工程においては、ドライエッチング、ウェットエッチング、及び／又はその他のエッチング法を含む１回又は複数回のエッチング工程を行なうことができる。層２０４は、図６では完全にエッチングされたものとして示されているが、必要量の層２０４が除去された場合、或いは露出した層２０４の全てをエッチングする必要がない場合はエッチングを停止させることができる。
【００３３】
工程１１０において、図７に示すように、シード層４００とエッチストップ層５００は、ウェットケミカルエッチング及び／又はドライエッチング工程で除去することができる。
【００３４】
従って、方法１００を使用すれば、エッチストップ層は、１回のみの現像／エッチング工程で形成させることができる。当然のことながら、半導体デバイス２００を完成させるためには、更にいくつかの付加的な工程を実施しなければならない。これらの付加的な工程は、よく知られた技術であり、また、形成しようとする半導体デバイス２００の仕様によって変わるので、本願明細書では言及されない。更に、前記各実施例は、当然各種の変形が可能である。例えば、エッチングするために第２層である層５００を使用する代わりに、イオン注入の目的で使用することができる。第２の例として、第２層である層５００をシード層４００の上に独立した層として形成することができる。第３の例として、第２層である層５００にシード層４００を含ませることができる。このように、前記の説明に各種の修正を加えることができるがこれら全ては本発明に含まれる。
【００３５】
別の一実施例において、図８に示すように、方法８００は、薄い感光性層による利点が得られると共に、一般的な感光性層とバッファ／エッチストップ層を使用した場合においても現像／エッチングに要する工程数を減らすのに利用することができる。方法８００を用いて部分半導体デバイス９００を製造する一実施例を図９〜図１４を参照しながら説明する。当然のことながら、部分半導体デバイス９００は、方法８００を用いて製造されるデバイスの一実施例のみであって、その他の工程（例えば、洗浄など）を以下に記述する工程に追加して実施することができる。
【００３６】
工程８０２において、図９に示すように、感光性層９０６（例えば、フォトレジスト）は下位層９０４の上に形成される。層９０４は、１つ又は複数の絶縁体、導体、及び／又は半導体層として形成することができる。例えば、層９０４は、導電層として形成することができ、層９０２は、層９０４を層９０２の下にある導電性材料（図示せず）に接続するためのビヤ（図示せず）を有する絶縁体層として形成することができる。別の実施例において、層９０４を絶縁体層とし、層９０２を導電層とすることができる。更に、別の実施例において、層９０２は存在しなくてもよく、層９０４は、クリスタルシリコン、ポリシリコン、アモルファスシリコン、及び／又はゲルマニウムなどのような元素半導体材料と、シリコンカーバイド及び／又はガリウム砒素のような化合物半導体と、ＳｉＧｅ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ及び／又はＧａＩｎＰなどのような合金半導体を含むことができる。また、層９０４は、バルクシリコンのようなバルク半導体を含むことができる。更に、前記バルク半導体は、エピタキシャルシリコン層を含むことができる。層９０４は、更に、又はその代わりにシリコン・オン・インシュレーター（ＳＯＩ）基板のようなセミコンダクター・オン・インシュレーター（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、或いは薄膜トランジスタ（ＴＦＴ）の基板などを含むことができる。層９０４は、更に、又はその代わりにマルチプルシリコン構造（ｍｕｌｔｉｐｌｅ  ｓｉｌｉｃｏｎ  ｓｔｒｕｃｔｕｒｅ）、或いは、マルチレイヤ化合物半導体構造（ｍｕｌｔｉｌａｙｅｒ  ｃｏｍｐｏｕｎｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｔｒｕｃｔｕｒｅ）を含むことができる。
【００３７】
感光性層９０６の形成は、レジスト剤（例えば、ポジ型レジスト、或いはネガ型レジスト）の堆積、ポリマー層、及び／又はその他の適当な材料の堆積を含む。本実施例において、感光性層９０６は、ポジ型レジスト材料を使用し、かつ１００〜２０００オングストロームの厚さを有している。レジスト剤は、スピンコート法及び／又はその他の方法で層９０４の表面の上に散布して堆積させることができる。
【００３８】
工程８０４においては、図９と図１１に示すように、感光性層９０６の上にパターン９０８を形成し（図９）、感光性層９０６を現像する（図１０）。パターンは、ライン、スペース、ホール（例えば、ビア）、アイランド、或いはその他のパターンを含む。フォトレジスト層９０６は、ネガ型フォトレジストで形成されているので、パターン９０８が示す区域は、フォトレジストを除去するために現像される区域である。一旦この区域が除去されると、開口部１０００からその下面にある金属層９０４の金属が露出する。パターン化と現像後、層９０４は、堆積或いは浸漬の工程を経て、選択的に層９０４（図１１）の露出部分にシード層１１００を形成する。当然のことながら、ある実施例において、層９０４自身をシード層として機能させることによって、シード層形成の必要性をなくすことができる。例えば、層９０４をめっき電極として機能させ、その後、既知の電極めっき法でエッチストップ層１１０２を形成することができる。
【００３９】
工程８０６において、図１１に示すように、シード層４００の上に層１１０２を形成することができる。当然のことながら、本実施例において、層１１０２は、層９０６の露出した表面の上に形成されず、シード層１１００の上のみに形成される。層１１０２は、各種の方法を利用して形成することができる。また、形成後は、シード層１１００よりも更に厚く及び／又は硬くなる。後述するように、次のエッチング工程で層１１０２をエッチストップ層（マスク）として使用することができる。そのため、エッチストップ層１１０２の形成に使用される材料は、エッチングされる下位層の組成、及び下位層をエッチングする工程によって決まる。層１１０２は、前述のような多様な工程の１種或いは複数の工程を用いて形成することができる。
【００４０】
工程８０８において、図１２に示すように、フォトレジスト層９０６除去することができる。この際、下位層９０４も更に除去することができる。ある実施例において、エッチストップ層１１０２を形成する前にフォトレジスト層９０６を除去する。
【００４１】
工程８１０では、図１３に示すように、層１１０２をエッチストップ層として使用して層９０４をエッチングする。エッチング工程においては、ドライエッチング、ウェットエッチング、及び／又はその他のエッチング法を含む１回又は複数回のエッチング工程を行なうことができる。層９０４は、図１３では完全にエッチングされたものとして示されているが、必要量の層９０４が除去された場合、或いは露出した層９０４の全てをエッチングする必要がない場合はエッチングを停止させることができる。更に、ある実施例において、フォトレジスト層９０６と層９０４は、１回のみのエッチング工程で除去することができる。工程８１２において、図１４に示すように、付加的な加工処理を行なうためにシード層１１００とエッチストップ層１１０２を除去して、層９０４の残りの部分を露出させることができる。このような除去は、化学ウェットエッチング、又はドライエッチング・アッシング（ｄｒｙ  ｅｔｃｈ  ａｓｈｉｎｇ）処理で行なうことができる。
【００４２】
また、別の実施例において、図１５に示すように、図９におけるフォトレジスト層９０６と層９０４の間には、付加層１５００を設置することができる。ある実施例において、層１５００は、シード層とすることができる。また、フォトレジスト層９０６を現像して層１５００の一部を露出させることによって、前述のシード層の形成工程を提供することができる。このような実施例において、シード層１５００をめっき電極として機能させ、その後、既知の電極めっき法でエッチストップ層１１０２を形成することができる。エッチストップ層１１０２を形成すると、残りのネガ型フォトレジスト層を除去し、更に、その下にある金属層と誘電体層を前述のようにエッチングすることができる。
【００４３】
本発明では、既に前述したいくつかの好適な実施例を開示したが、それは本発明を限定するためのものではなく、当然のことながら、この技術に熟知するものなら誰しもが、本発明の精神と範囲内を逸脱せずに各種の変更と修正を加えることができることを認識している。同様に、前述のいくつかの実施例に関する図解と説明の特徴は、他の実施例に関する図解と説明の特徴と結合させることができる。それゆえに、本発明の保護範囲は、当然添付の請求項に限定されたものであると見なすべきである。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施例を実施する半導体の製造における方法を示すフローチャートである。
【図２】図１の方法を使用して製造する、感光性層に他の層をオーバレイした部分半導体デバイスの一実施例の斜視図である。
【図３】感光性層上にパターンが形成された図２の部分半導体デバイスを示す斜視図である。
【図４】パターンに基づいて感光性層を現像した後の図３の部分半導体デバイスの斜視図である。
【図５】現像した感光性層の上に第２層を形成した後の図４の部分半導体デバイスの斜視図である。
【図６】現像した感光性層の下にある層のエッチングにおいて、第２層をマスクとして使用した後の図５の部分半導体デバイスの斜視図である。
【図７】第２層と感光性層を除去した後の図６の部分半導体デバイスの斜視図である。
【図８】本発明の別の実施例を実施する半導体の製造における方法を示すフローチャートである。
【図９】図８の方法を使用して製造する、感光性層に他の層をオーバレイした部分半導体デバイスの一実施例の斜視図である。
【図１０】パターンに基づいて感光性層を現像した後の図１０の部分半導体デバイスの斜視図である。
【図１１】シード層の上にパターンで定義された第２層を形成した後の図１０の部分半導体デバイスの斜視図である。
【図１２】感光性層の残りの部分を除去した後の図１１の部分半導体デバイスの斜視図である。
【図１３】現像した感光性層の下にある層のエッチングにおいて、第２層をマスクとして使用した後の図１２の部分半導体デバイスの斜視図である。
【図１４】第２層を除去した後の図１３の部分半導体デバイスの斜視図である。
【図１５】図９の部分半導体デバイスの別の実施例の斜視図である。
【符号の説明】
【００４５】
１００、８００  方法
１０２、１０４、１０６、１０８、１１０、８０２、８０４、８０６、８０８、８１０、８１２  工程
２００、９００  半導体デバイス
２０２、９０２、１５００  層
２０４、９０４  下位層
２０６、９０６  感光性層
３００、９０８  パターン
４００、１１００  シード層
５００、１１０２  エッチストップ層
１０００  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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