(57)【要約】【課題】負荷駆動信号の信号波形における急峻な変化の効果的な抑制。【解決手段】第１ラッチ回路２が、１ライン分の表示画素データを一時記憶する。第２ラッチ回路３が前記表示画素データを１ライン先行する先行表示画素データとして一時記憶する。負荷判別回路４が、前記表示画素データと前記先行表示画素データとに基づいて表示画素データの遷移状態を判定しその判定結果から駆動負荷容量ＣＬを予測する。駆動能力調整回路６が駆動負荷容量ＣＬの予測結果に基づいて前記表示画素データの信号レベルを調整し、出力の駆動能力を調整する。【選択図】  図１
2007293291.tif 000002
【特許請求の範囲】
【請求項１】
１ライン分の表示画素データを一時記憶する第１ラッチ回路と、
前記表示画素データから１ライン先行する先行表示画素データを一時記憶する第２ラッチ回路と、
前記表示画素データと前記先行表示画素データとに基づいて前記表示画素データの遷移状態を判定し、その判定結果に基づいて駆動負荷容量を予測する負荷判別回路と、
前記駆動負荷容量の予測結果に基づいて前記表示画素データの信号レベルを調整する駆動能力調整回路と、
を備える、
表示パネル駆動制御装置。
【請求項２】
前記負荷判別回路は、
前記表示画素データにおいて表示対象画素とその両隣の画素とからなる画素領域におけるデータ群と、前記先行表示画素データにおいて前記画素領域に対応する先行画素領域におけるデータ群との比較に基づいて前記遷移状態を判定する、
請求項１の表示パネル駆動制御装置。
【請求項３】
前記負荷判別回路は、
前記表示画素データにおける表示対象画素の両隣に位置する両画素のデータ比較に基づいて、駆動負荷容量が所定の駆動負荷容量以下であるか否かを判断し、その判断結果に基づいて前記遷移状態を判定する、
請求項１の表示パネル駆動制御装置。
【請求項４】
前記負荷判別回路は、
前記表示画素データにおける表示対象画素の両隣に位置する両画素のデータと、前記先行表示画素データにおいて前記両画素に対応する先行両画素のデータとの比較に基づいて駆動負荷容量に対する動作マージンを判定し、
前記駆動能力調整回路は、前記動作マージンの判定結果に基づいて前記表示画素データの信号レベルを調整する、
請求項１の表示パネル駆動制御装置。
【請求項５】
前記負荷判別回路は、組み合わせ論理回路で構成される、
請求項１の表示パネル駆動制御装置。
【請求項６】
前記駆動能力調整回路は、
前記表示画素データを表示上必要な信号レベルに調整する信号レベル調整回路と、
前記信号レベル調整回路でレベル調整された表示画素データの駆動能力を前記負荷判別回路による前記駆動負荷容量の予測結果に従って調整する駆動能力調整出力回路と、
を備える、
請求項１の表示パネル駆動制御装置。
【請求項７】
前記表示画素データを出力する出力端子と、
前記出力端子に並列接続された複数のバッファと、
をさらに備え、
前記駆動能力調整出力回路は、
前記バッファの中から駆動するバッファを選択する、
請求項６の表示パネル駆動制御装置。
【請求項８】
前記駆動能力調整回路は、
駆動能力を異にする複数の駆動能力調整出力回路と、
前記複数の駆動能力調整出力回路から、前記駆動負荷容量に応じたものを選択する選択器と、
を備える、
請求項６の表示パネル駆動制御装置。
【請求項９】
前記表示画素データの出力タイミングを遅延させて、前記負荷判別回路による予測結果の出力タイミングに同期させる遅延調整回路を、
さらに備える、
請求項１の表示パネル駆動制御装置。
【請求項１０】
走査１ライン分の表示データを画素クロックに従ってシフトしながら前記第１ラッチ回路に取り込むデータシフト回路を、
さらに備える、
請求項１の表示パネル駆動制御装置。
【請求項１１】
走査ラインｎにおいて制御対象画素（ｋ）nとその両隣に位置する画素（ｋ−１）n,（ｋ＋１）nとの合計３画素分の表示画素データ群と、前記走査ラインｎの１つ前の走査ラインｎ−１において前記制御対象画素（ｋ）nに対応する画素（ｋ）n-1とその両隣に位置する画素（ｋ−１）n-1,（ｋ＋１）n-1との合計３画素分の先行表示画素データ群とを比較する比較ステップと、
前記比較ステップによる比較結果に基づいて前記先行表示画素データから前記表示画素データへのデータ遷移状態を監視し、その監視結果に基づいて駆動負荷容量を予測する予測ステップと、
前記予測結果に基づいて前記表示画素データの信号レベルを調整する信号レベル調整ステップと、
を含む、
表示パネル駆動制御方法。
【請求項１２】
前記比較ステップは、
前記画素（ｋ−１）nの表示画素データと前記画素（ｋ−１）n-1の表示画素データとの比較と、前記画素（ｋ＋１）nの表示画素データと前記画素（ｋ＋１）n-1の表示画素データとの比較とを、それぞれ行う第１の比較ステップと、
前記画素（ｋ−１）nの表示画素データと前記画素（ｋ＋１）nの表示画素データとの比較を行う第２の比較ステップと、
を含み、
前記予測ステップは、前記第１、第２の比較ステップによる比較結果に基づいて前記先行表示画素データから前記表示画素データへのデータ遷移状態を監視する、
請求項１１の表示パネル駆動制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素が容量性負荷となっているＰＤＰ（プラズマディスプレイパネル）などの表示パネルを駆動制御するための表示パネル駆動制御装置および表示パネル駆動制御方法に関する。
【背景技術】
【０００２】
近年、薄型で大画面、高精細の表示パネルとして注目されているＰＤＰは、マトリックス状に配置された走査維持電極とこれに交差するデータ電極とで構成される複数の放電セルを画素として備えており、放電セルの放電の際の発光・非発光を利用して画像を表示する。
【０００３】
一般的なＡＣ型ＰＤＰのパネルは、走査/維持電極と維持電極とが隣接して交互に配置された複数の走査維持電極と、この走査維持電極に直交する方向に配置された複数のデータ電極とを備える。リセット動作によりすべての放電セルを同一状態に初期化した後、走査/維持電極に走査パルスを印加する。走査パルスの印加に同期してデータ電極に表示・非表示のデータ信号である負荷駆動信号が印加される。この信号印加によって選択された放電セルにおいては、放電・非放電をすることにより壁電荷が蓄積される。この処理をすべての走査維持電極に行う。次に、走査/維持電極と維持電極とに対して交互に電圧極性が入れ替わるように維持パルスが印加される。そうすると、壁電荷が蓄積されている放電セルにおいては、壁電荷と維持パルス電圧とが重畳され、放電の閾値を超えた場合は発光し、超えない場合は発光しない状態として全画面表示される。以上の動作を繰り返すことにより画像表示が行われる。以上の表示原理に基づけば、ＰＤＰは容量性負荷を駆動対象とするものと考えることができる。
【０００４】
容量性負荷を駆動対象とする表示パネル駆動制御装置において、近年、パネルの大画面化、高精細化、高輝度化が進むに伴い、データ電極を駆動する表示パネル駆動制御装置も多出力化と高電圧駆動化とが必要となる。しかしながら、一方で、高電圧駆動出力の同時変化によるＥＭＩ（Electro Magnetic Interference）や電源ノイズの抑制が重要になる。
【０００５】
従来のＥＭＩや電源ノイズなど不要輻射の抑制、低減対策としては、特許文献１に示される第１の従来例がある。第１の従来例では、高電圧系回路の高電位側出力素子（ＰＭＯＳトランジスタ）と低電位側出力素子（ＮＭＯＳトランジスタ）とからなる出力トランジスタの最終出力駆動回路において、直列に接続されインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点とＰＭＯＳトランジスタのゲートとの間に容量を挿入することで、駆動負荷の変動影響をゲート入力に帰還させており、これにより、負荷駆動信号における信号波形の急峻な変化を抑えている。
【０００６】
また、特許文献２に示される第２の従来例がある。第２の従来例では、高電圧系回路のＰch型トランジスタとＮch型トランジスタとからなる最終出力駆動回路において、Ｎch型トランジスタのゲートに接続したＮＭＯＳトランジスタを導通させることで負荷駆動信号の信号波形の立ち下がりを緩やかにし、ノイズの発生を抑制している。
【特許文献１】特開２００５−１２２１０７号
【特許文献２】特開２００５−１７６２９８号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、第１の従来例では、パネルサイズによって駆動負荷容量が変わるため、パネル負荷を考慮した大容量の容量セルが必要であり、配線パターンの交差で構成する場合の面積増加が著しくなる。また、容量セルのばらつきが表示品位に影響を与えるため、特殊な容量セルが必要になるうえ、標準プロセスとは異なるプロセスが必要になる。
【０００８】
第２の従来例においては、表示する画素信号の状態のみで制御されるため、制御が必要でない容量負荷に対しても制御が行われ、負荷駆動信号の信号波形を必要以上に鈍らせるオーバースペックになってしまう。
【０００９】
したがって、本発明の主たる目的は、表示データの変化による駆動負荷容量の変動に起因する負荷駆動信号の信号波形の急峻な変化を効果的に抑制し、ＥＭＩや電源ノイズの発生を抑制することができる表示パネル駆動制御装置、表示パネル駆動制御方法を提供することである。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために本発明による表示パネル駆動制御装置は、
１ライン分の表示画素データを一時記憶する第１ラッチ回路と、
前記表示画素データから１ライン先行する先行表示画素データを一時記憶する第２ラッチ回路と、
前記表示画素データと前記先行表示画素データとに基づいて前記表示画素データの遷移状態を判定し、その判定結果に基づいて駆動負荷容量を予測する負荷判別回路と、
前記駆動負荷容量の予測結果に基づいて前記表示画素データの信号レベルを調整する駆動能力調整回路と、
を備える。
【００１１】
この構成において、第１ラッチ回路に取り込まれ一時記憶された１ライン分の表示画素データは、駆動能力調整回路と第２ラッチ回路とに出力される。第２ラッチ回路は既に表示パネルに出力された１ライン分の先行表示画素データを一時記憶している。表示画素データと先行表示画素データとが負荷判別回路に入力されてここで駆動負荷容量が予測される。負荷判別回路は、先行表示画素データから表示画素データへのデータ遷移の状態を監視したうえで、この監視結果に基づいて、表示画素データが容量性負荷（画素を構成する）に印加されるときに生じる駆動負荷容量を逐次予測する。予測結果は駆動能力調整回路に与えられる。その後、第１ラッチ回路からの１ライン分の表示画素データは第２ラッチ回路へ取り込まれ、１ライン分の先行表示画素データとして一時記憶される。駆動能力調整回路には、第１ラッチ回路から１ライン分の表示画素データが入力されるとともに、負荷判別回路から前記予測結果が入力される。駆動能力調整回路は、前記予測結果に基づいて表示画素データの信号レベルを調整する。その際の信号レベルの調整量は駆動負荷容量に応じて調整される。その結果、容量性負荷に印加される負荷駆動信号の信号波形は駆動能力の低減分に応じて波形変化が鈍化することになる。結果として、従来の技術で見られた急峻な波形変化（負荷駆動信号の駆動能力が高止まりに固定されていたことに起因する）が抑制されることになり、ＥＭＩや電源ノイズの発生が防止される。
【００１２】
なお、負荷駆動信号の信号波形の急峻な変化の抑制は、その信号波形の立ち上がり、立ち下がりのいずれに対して適用してもよい。
【００１３】
前記負荷判別回路には、
前記表示画素データにおいて表示対象画素とその両隣の画素とからなる画素領域におけるデータ群と、前記先行表示画素データにおいて前記画素領域に対応する先行画素領域におけるデータ群との比較に基づいて前記遷移状態を判定する、
という態様がある。
【００１４】
また、前記負荷判別回路には、
前記表示画素データにおける表示対象画素の両隣に位置する両画素のデータ比較に基づいて、駆動負荷容量が所定の駆動負荷容量以下であるか否かを判断し、その判断結果に基づいて前記遷移状態を判定する、
という態様がある。
【００１５】
また、前記負荷判別回路には、
前記表示画素データにおける表示対象画素の両隣に位置する両画素のデータと、前記先行表示画素データにおいて前記両画素に対応する先行両画素のデータとの比較に基づいて駆動負荷容量に対する動作マージンを判定し、
前記駆動能力調整回路は、前記動作マージンの判定結果に基づいて前記表示画素データの信号レベルを調整する、
という態様がある。
【００１６】
また、前記負荷判別回路は、組み合わせ論理回路で構成される、
という態様がある。この負荷判別回路は、単純な論理比較で制御信号を生成することが可能であり、低電圧の論理回路で実現できる。したがって、制御に必要な回路占有面積を抑えることが可能で、チップサイズの過大な増大を抑制することが可能になる。
【００１７】
また、前記駆動能力調整回路には、
前記表示画素データを表示上必要な信号レベルに調整する信号レベル調整回路と、
前記信号レベル調整回路でレベル調整された表示画素データの駆動能力を前記負荷判別回路による前記駆動力制御信号に従って調整する駆動能力調整出力回路と、
を備える、
という態様がある。
【００１８】
表示パネルにおける画素である容量性負荷に表示画素データを印加するに際して、信号レベル調整回路は、容量性負荷を活性化するのに必要な信号レベルまで表示画素データを持ち上げる。そして、このままであると、先行表示画素データから表示画素データへの遷移状態の関係から表示画素データによる駆動能力が過剰となって、容量性負荷に印加される負荷駆動信号の信号波形に急峻な変化が現れ、ＥＭＩや電源ノイズの原因となる可能性がある。そこで、信号レベル調整回路に表示画素データを入力する。信号レベル調整回路が持ち上げた表示画素データの駆動能力を負荷判別回路による駆動力制御信号に基づいて調整する。すなわち、駆動力制御信号が駆動負荷容量大を示しているときには、表示画素データの駆動能力を低減する度合を小さくし、駆動負荷容量小を示しているときには、表示画素データの駆動能力を低減する度合いを大きくする。これにより、容量性負荷に印加される負荷駆動信号の信号波形は駆動能力の低減分に応じて波形変化が鈍化することになって、急峻な波形変化が抑制されるため、ＥＭＩや電源ノイズの発生が防止される。
【００１９】
なお、信号レベル調整回路は、第１ラッチ回路からの表示画素データだけでなく、負荷判別回路からの駆動力制御信号についても必要な信号レベルに調整するように構成してもよい。
【００２０】
また、前記表示画素データを出力する出力端子と、
前記出力端子に並列接続された複数のバッファと、
をさらに備え、
前記駆動能力調整出力回路は、
前記バッファの中から駆動するバッファを選択する、
という態様がある。
【００２１】
また、前記駆動能力調整回路は、
駆動能力を異にする複数の駆動能力調整出力回路と、
前記複数の駆動能力調整出力回路から、前記駆動負荷容量に応じたものを選択する選択器と、
を備える、
という態様がある。この場合、選択結果、すなわち、複数ある駆動能力調整出力回路の中からどの駆動能力調整出力回路を駆動力制御信号に従って選択するかに基づいて、駆動能力は調整される。
【００２２】
また、前記表示画素データの出力タイミングを遅延させて、前記負荷判別回路による予測結果の出力タイミングに同期させる遅延調整回路を、
さらに備える、
という態様がある。
【００２３】
負荷判別回路における動作は比較的に複雑なものであり、ある程度の時間を必要とする。これに合わせて、遅延調整回路は１ライン分の表示画素データの駆動能力調整回路への出力のタイミングを遅延させ、負荷判別回路からの駆動力制御信号の駆動能力調整回路への出力のタイミングに同期させる。こうすることにより、予測した駆動負荷容量に対応した駆動能力の負荷駆動信号を正確なタイミングで生成出力することが可能になる。
【００２４】
また、上記の構成において、さらに、前記第１ラッチ回路の前段に、走査１ライン分の表示データを画素クロックに従ってシフトしながら取り込むデータシフト回路を備える、
という態様がある。この場合、データシフト回路は、シリアルに入力されてくる表示画素データを画素クロックに従って順次に取り込み、第１ラッチ回路に向けてパラレルに出力することになる。
【００２５】
本発明による表示パネル駆動制御方法は、走査ラインｎにおいて制御対象画素（ｋ）nとその両隣に位置する画素（ｋ−１）n,（ｋ＋１）nとの合計３画素分の表示画素データ群と、前記走査ラインｎの１つ前の走査ラインｎ−１において前記制御対象画素（ｋ）nに対応する画素（ｋ）n-1とその両隣に位置する画素（ｋ−１）n-1,（ｋ＋１）n-1との合計３画素分の先行表示画素データ群とを比較する比較ステップと、
前記比較ステップによる比較結果に基づいて前記先行表示画素データから前記表示画素データへのデータ遷移状態を監視し、その監視結果に基づいて駆動負荷容量を予測する予測ステップと、
前記予測結果に基づいて前記表示画素データの信号レベルを調整する信号レベル調整ステップと、
を含む。
【００２６】
ラインｎ−１の画素（ｋ）n-1における表示画素データが“Ｌ”の状態から、ラインｎの画素（ｋ）nの表示画素データ“Ｈ”の状態にデータが遷移した状態における、３画素分の先行表示画素データ群から３画素分の表示画素データ群への遷移の態様の組み合わせを検討する。
【００２７】
ラインｎ−１の画素（ｋ−１）n-1における先行表示画素データと、ラインｎ−１の画素（ｋ）n-1の先行表示画素データとの関係は、（“Ｌ”,“Ｌ”）と（“Ｈ”,“Ｌ”）との２通りである。ラインｎ−１の画素（ｋ）n-1における先行表示画素データとラインｎ−１の画素（ｋ＋１）n-1における先行表示画素データとの関係は、（“Ｌ”,“Ｌ”）と（“Ｌ”,“Ｈ”）との２通りである。これにより、ラインｎ−１では、２×２＝４の４通りのデータの組み合わせがある。
【００２８】
また、ラインｎの画素（ｋ−１）nにおける表示画素データとラインｎの画素（ｋ）nにおける表示画素データとの関係は、（“Ｌ”,“Ｈ”）と（“Ｈ”,“Ｈ”）との２通りである。ラインｎの画素（ｋ）nにおける表示画素データとラインｎの画素（ｋ＋１）nにおける表示画素データとの関係は、（“Ｈ”,“Ｌ”）と（“Ｈ”,“Ｈ”）との２通りである。したがって、ラインｎでも、２×２＝４の４通りのデータの組み合わせがある。
【００２９】
よって、ラインｎ−１とラインｎとの組み合わせは、４×４＝１６の１６通りのデータの組み合わせとなる。この１６通りのデータの組み合わせに対応する駆動負荷容量の種類は、５種類である。駆動負荷容量における順位１位、順位２位、順位３位、順位４位、順位５位は、前記１６通りのデータにおいて、（１,４,６,４,１）の分布を示す。なお、このことについては、実施の形態の説明における図５を参照することができる。この５種類の駆動負荷容量に応じた駆動力制御信号を生成して、容量性負荷に対する印加電圧をきめ細かく調整することができるため、表示データ毎に異なる駆動負荷容量の多様な変化にかかわらず、負荷駆動信号の信号波形の変化を抑制する機能を高精度に発揮させることが可能になる。
【００３０】
上記の構成や、駆動負荷容量を予測できるという考え方を活用して、さらなるチップサイズを小さくしながらも、急峻な出力波形変化を抑えることができる。駆動能力調整回路において予め駆動能力の異なる出力回路を２種類用意しておき、予測する駆動負荷容量がある駆動負荷容量以下か否かによってどちらかの出力回路を選択する。
【００３１】
画素（ｋ−１）nの信号レベルと画素（ｋ＋１）nの信号レベルとを比較し、この比較に基づいて、２種類の出力回路のうちのどちらの駆動能力の出力回路を使用するかを選択することができる。
【００３２】
さらに、画素（ｋ−１）n-1における信号レベルと画素（ｋ−１）nの信号レベルとを比較し、また同時に画素（ｋ＋１）n-1の信号レベルと、画素（ｋ＋１）nの信号レベルとの比較結果に基づいて、駆動負荷容量が所定の値以下であるか否かを判断することができる。
【００３３】
以上のように構成することにより、駆動負荷容量に応じて出力回路を切り替えることが可能になる。
【発明の効果】
【００３４】
本発明によれば、表示データ毎に異なる駆動負荷容量に応じて表示画素データの駆動能力を調整するので、負荷駆動信号の信号波形の急峻な変化を抑制できる。その結果として、ＥＭＩや電源ノイズの発生を防止することができる。
【００３５】
また、回路構成としては単純な論理比較で駆動力制御信号を生成できることから、低電圧の論理回路で実現できる。したがって、制御に必要な回路の占有面積を抑えることができ、チップサイズの過大な増大を抑制することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明にかかわる表示パネル駆動制御装置および表示パネル駆動制御方法の実施の形態を図面に基づいて詳細に説明する。図１は、本発明の実施の形態における表示パネル駆動制御装置の構成を示すブロック図である。図１において、１はデータシフト回路、２は第１ラッチ回路、３は第２ラッチ回路、４は負荷判別回路、５は遅延調整回路、６は駆動能力調整回路（バッファ回路）である。また、Ｄ０は表示すべき表示画素データ（以下、表示画素データという）、ＣＫは画素クロック、Ｐ１は走査パルス信号である。
【００３７】
データシフト回路１は、表示画素データＤ０と画素クロックＣＫと走査パルス信号Ｐ１とを入力とし、画素クロックＣＫ毎に表示画素データＤ０を取り込み、取り込んだ表示画素データＤ０をシフトさせながら走査１ライン分の表示画素データＤｓを格納し、格納した１ライン分の表示画素データＤｓを第１ラッチ回路２に出力する。走査パルス信号Ｐ１の周期は、画素クロックＣＫの周期を走査１ラインの画素数分合計したものに相当する。
【００３８】
第１ラッチ回路２は、走査パルス信号Ｐ１と、データシフト回路１からの１ライン分の表示画素データＤｓとを入力とし、表示画素データＤｓを走査パルス信号Ｐ１のタイミングで取り込んで格納したううえで、１ライン分の表示画素データＤ１を第２ラッチ回路３および遅延調整回路５に出力する。
【００３９】
第２ラッチ回路３は、走査パルス信号Ｐ１と、第１ラッチ回路２からの１ライン分の表示画素データＤ１とを入力とし、１ライン分の表示画素データＤ１を走査パルス信号Ｐ１のタイミングで取り込んで格納し、１ライン分の表示画素データＤ２を負荷判別回路４に出力する。１ライン分の表示画素データＤ２は１走査前に既に表示したものであって、以下、先行表示画素データＤ２という。
【００４０】
以上の結果として、第１ラッチ回路２には表示しようとする１ライン分の表示画素データＤ１が格納され、第２ラッチ回路３には１走査前に既に表示した１ライン分の先行表示画素データＤ２が格納される。
【００４１】
負荷判別回路４は、第１ラッチ回路２からの１ライン分の表示画素データＤ１と第２ラッチ回路３からの１ライン分の先行表示画素データＤ２とを入力とし、互いに対応する３画素分どうしにおける先行表示画素データＤ２から表示画素データＤ１への遷移状態を判別し、その判別結果に基づいて駆動能力調整回路６の駆動出力を調整するための駆動力制御信号Ｓｄを生成して出力する。この負荷判別回路４の詳細については、図６を参照して後述する。
【００４２】
遅延調整回路５は、第１ラッチ回路２から１ライン分の表示画素データＤ１を取り込み、一定時間遅延させたうえで、１ライン分の遅延表示画素データＤ１′として駆動能力調整回路６に出力する。この遅延処理は、当該遅延表示画素データＤ１′を駆動能力調整回路６に入力させるタイミングを、負荷判別回路４によって駆動力制御信号Ｓｄが駆動能力調整回路６に入力されるタイミングに一致させるために行われる。
【００４３】
駆動能力調整回路６は、遅延調整回路５からの１ライン分の遅延表示画素データＤ１′と負荷判別回路４からの駆動力制御信号Ｓｄとを入力とし、駆動力制御信号Ｓｄに従って、１ライン分の遅延表示画素データＤ１′の電圧レベルを、表示パネルを駆動するために必要となるレベルに変換する。これにより、駆動能力調整回路６は、急峻な波形変化を抑制するように調整された負荷駆動信号Ｓｏを生成して、表示パネルに出力する。この駆動能力調整回路６の詳細については、図７および図８を参照して後述する。
【００４４】
次に、上記のように構成された本実施の形態の表示パネル駆動制御装置の動作の詳細を説明する。シリアルな表示画素データＤ０が画素クロックＣＫ毎にデータシフト回路１に取り込まれる。データシフト回路１は、取り込んだ表示画素データＤ０をシフトさせながら走査１ライン分の表示画素データＤｓとして格納する。データシフト回路１は、格納している１ライン分の表示画素データＤｓを走査パルス信号Ｐ１のタイミングでパラレルに第１ラッチ回路２に出力する。第１ラッチ回路２は、取り込んだ１ライン分の表示画素データＤｓを格納する。これと並行して、第１ラッチ回路２は、格納している１ライン分の表示画素データＤ１を第２ラッチ回路３と負荷判別回路４とに出力する。第２ラッチ回路３は、取り込んだ１ライン分の表示画素データＤ１を格納する。
【００４５】
この状態において、第１ラッチ回路２には表示しようとする１ライン分の表示画素データＤ１が格納され、第２ラッチ回路３には１走査前に既に表示した１ライン分の表示画素データＤ２が格納される。第２ラッチ回路３は、格納している１ライン分の表示画素データＤ２を負荷判別回路４に出力する。
【００４６】
１ライン分の表示画素データＤ１（第１ラッチ回路２の出力）と１ライン分の先行表示画素データＤ２（第２ラッチ回路３の出力）とが負荷判別回路４に入力され、ここで互いに対応する３画素分どうしにおける表示画素データ群の遷移状態が判別される。その判別結果に基づいて負荷判別回路４は、駆動能力調整回路６の駆動出力を調整するための駆動力制御信号Ｓｄを生成して出力する。
【００４７】
一方、１ライン分の表示画素データＤ１（第１ラッチ回路２の出力）は遅延調整回路５に取り込まれる。遅延調整回路５は、取り込んだ１ライン分の表示画素データＤ１を一定時間遅延させることで、１ライン分の遅延表示画素データＤ１′とする。この遅延処理は、表示画素データＤ１′の出力タイミングを、駆動力制御信号Ｓｄが駆動能力調整回路６に入力されるタイミングに合わせるために行われる。その際、遅延時間は、駆動力制御信号Ｓが１ライン分の遅延表示画素データＤ１′より若干早く駆動能力調整回路６に伝播されるように設定される。
【００４８】
遅延調整回路５の１ライン分の遅延表示画素データＤ１′と負荷判別回路４の駆動力制御信号Ｓｄとが駆動能力調整回路６に入力される。駆動能力調整回路６は、１ライン分の遅延シフトデータＤ１′を、駆動力制御信号Ｓｄに従って表示パネルを駆動するために必要な電圧レベルに変換する。これにより、駆動能力調整回路６は、急峻な波形変化を抑制するように駆動能力が調整された負荷駆動信号Ｓｏを生成して、表示パネルに出力する。
【００４９】
図２は、一般的なＡＣ型ＰＤＰの電極構造を示す概略図である。図２において、Ｅは表示パネル駆動制御装置、１０は表示パネル、１１は走査維持電極、１１ａは走査/維持電極、１１ｂは維持電極、１２はデータ電極である。走査維持電極１１は、走査/維持電極１１ａと維持電極１１ｂとを組み合わせて構成される。
【００５０】
一般的なＡＣ型ＰＤＰのパネルは、表示パネル１０における走査/維持電極１１ａと維持電極１１ｂとは、隣接して交互に配置されたｙ組の走査維持電極１１と、走査維持電極１１に直交する方向のｘ本のデータ電極１２とにより構成される。走査維持電極１１とデータ電極１２とが交差する領域が表示画素であり、放電セルと称される。
【００５１】
すべての放電セルが同一状態に初期化された後、ｙ本の走査/維持電極１１ａのうちの１本が順次選択されて、その走査/維持電極１１ａに走査パルス信号Ｐ１が印加される。表示パネル駆動制御装置Ｅでは、走査パルス信号Ｐ１に同期して１ライン分の表示画素データが生成され、表示画素データに対応した表示・非表示のデータ信号である負荷駆動信号Ｓｏが表示パネル１０におけるデータ電極１２に供給される。データ電極１２と走査/維持電極１１ａとの交差点にある放電セルにおいて、表示・非表示の負荷駆動信号Ｓｏに応じて放電・非放電が行われ、放電セルに壁電荷が蓄積される。このような処理は、ｙ組の走査維持電極１１において各組毎にその縦方向に走査されながら実施される。
【００５２】
次に、データ電極１２への電圧印加のない状態で、走査/維持電極１１ａと維持電極１１ｂとに、交互に電圧極性が入れ替わるようにして維持パルスが印加される。壁電荷が蓄積されている放電セルにおいては、壁電荷と維持パルス電圧とが重畳される。その結果、放電の閾値を超えた場合は発光し、放電の閾値を超えない場合は発光しない状態として全画面表示される。
【００５３】
以上の動作を繰り返すことにより、画像表示が行われる。そのため、一般的なＡＣ型ＰＤＰのパネルを構成している放電セルすなわち画素素子は、容量性負荷と考えることができる。
【００５４】
図３は、図２におけるｙ本の走査/維持電極１１ａのうちの１本を選択して動作している状態において電極に生じる駆動負荷容量ＣＬの状態を示す概念図である。図３において、Ｃ１は注目するデータ電極１２とこれに隣接するデータ電極１２との間に形成される隣接電極間容量、Ｃ２は注目する走査/維持電極１１ａと注目するデータ電極１２との間に形成される対向電極間容量である。
【００５５】
任意の１本の走査/維持電極１１ａとデータ電極１２との交差部にある放電セルの駆動負荷容量は、隣接電極間容量Ｃ１と対向電極間容量Ｃ２との合成容量と考えることができる。隣接電極間容量Ｃ１は、隣接するデータ電極１２，１２の極性の影響によって相対的に変化する。一方、対向電極間容量Ｃ２は、データ電極１２の極性変化の影響に関係なく一定に保たれる。隣接電極間容量Ｃ１は、当該画素と先行画素との間の隣接電極間容量Ｃkfと、当該画素と後続画素との隣接電極間容量Ｃkbとに分かれる。
【００５６】
説明を容易化するため、仮に、隣接電極間容量Ｃ１の駆動負荷容量を２０［ｐＦ］、対向電極間容量Ｃ２の駆動負荷容量を３０［ｐＦ］とする。また、表示しようとする任意のラインをラインｎ、その１つ前のラインをラインｎ−１とする。そして、ラインｎ−１を表示しているときの任意の画素（ｋ）n-1に隣接する画素（ｋ−１）n-1の表示画素データは“Ｌ”レベル（グラウンドレベル）、画素（ｋ）n-1の表示画素データは“Ｌ”レベル、画素（ｋ＋１）n-1の表示画素データは“Ｈ”レベルであるとする。また、ラインｎを表示しているときの画素（ｋ−１）nの表示画素データは“Ｌ”レベル、画素（ｋ）nの表示画素データは“Ｈ”レベル、画素（ｋ＋１）nの表示画素データは“Ｌ”レベルであるとする。また、任意のラインｘにおける画素（ｋ−１）xと画素（ｋ）xの間の隣接電極間容量をＣkf、画素（ｋ）xと画素（ｋ＋１）xの間の隣接電極間容量をＣkb、対向電極間容量Ｃ２をＣｐとする。
【００５７】
ラインｎ−１の走査/維持電極１１ａにパルスが印加された状態では、画素（ｋ−１）n-1の表示画素データが“Ｌ”レベル、画素（ｋ）n-1の表示画素データが“Ｌ”レベル、画素（ｋ＋１）n-1の表示画素データが“Ｈ”レベルである。画素（ｋ−１）n-1と画素（ｋ）n-1との間は電位差がないので、隣接電極間容量Ｃkfは、Ｃkf＝０［ｐＦ］となる。また、画素（ｋ）n-1と画素（ｋ＋１）n-1との間は電位差があるので、隣接電極間容量Ｃkbは、Ｃkb＝２０［ｐＦ］となる。これにより、Ｃｐ＝３０［ｐＦ］の駆動負荷容量が発生し、ラインｎ−１における容量性負荷は、Ｃkb＋Ｃｐ＝２０＋３０＝５０［ｐＦ］となる。
【００５８】
次に、ラインｎを表示したときは、画素（ｋ−１）nが“Ｌ”レベル、画素（ｋ）nが“Ｈ”レベル、画素（ｋ＋１）nが“Ｌ”レベルである。画素（ｋ−１）nと画素（ｋ）nとの間に電位差があるので、隣接電極間容量Ｃkf＝２０［ｐＦ］となる。また、画素（ｋ）nと画素（ｋ＋１）nとの間にも電位差があるので、隣接電極間容量Ｃkbは、Ｃkb＝２０［ｐＦ］となる。対向電極間容量Ｃｐについては、走査/維持電極１１ａにパルスが印加されており、極性変動もないので増減はなく、３０［ｐＦ］を保つ。ラインｎ−１からラインｎへの駆動負荷容量の増分は２０［ｐＦ］であり、結果として、表示画素データの遷移による駆動負荷容量は、９０［ｐＦ］となる。
【００５９】
図４Ａ,図４Ｂは、説明を容易化するために図３で仮定した内容を概念化したものである。図４Ａは、ラインｎ−１における隣接電極間容量Ｃ１および対向電極間容量Ｃ２と表示画素データ状態との関係を示し、図４Ｂは、ラインｎにおける隣接電極間容量Ｃ１および対向電極間容量Ｃ２と表示画素データ状態との関係を示す。
【００６０】
隣接するデータ電極１２,１２間で極性が異なれば、隣接電極間容量Ｃ１が発生し、隣接するデータ電極１２,１２間で極性が同じであれば隣接電極間容量Ｃ１は発生しない。ラインｎ−１に対応する図４Ａの状態において、画素（ｋ−１）n-1は“Ｌ”レベル、画素（ｋ）n-1は“Ｌ”レベル、画素（ｋ＋１）n-1は“Ｈ”レベルである。画素（ｋ）n-1と画素（ｋ＋１）n-1との間の隣接電極間容量Ｃkbは、Ｃkb＝２０［ｐＦ］となり、対向電極間容量Ｃｐは、Ｃｐ＝３０［ｐＦ］となる。
【００６１】
ラインｎに対応する図４Ｂの状態において、画素（ｋ−１）nは“Ｌ”レベル、制御対象画素（ｋ）nは“Ｈ”レベル、画素（ｋ＋１）nは“Ｌ”レベルである。画素（ｋ−１）nと制御対象画素（ｋ）nとの間の隣接電極間容量Ｃkfは、Ｃkf＝２０［ｐＦ］、制御対象画素（ｋ）nと画素（ｋ＋１）nとの間の隣接電極間容量Ｃkbは、Ｃkb＝２０［ｐＦ］となる。対向電極間容量Ｃｐは一定で、３０［ｐＦ］となる。ラインｎでの駆動負荷容量ＣＬの見積もりは、ラインｎ−１からの遷移も加味して、
Ｃkf＋Ｃkb×２＋Ｃｐ＝２０＋２０×２＋３０＝９０［ｐＦ］
となる。
【００６２】
このような見積もりを全表示画素データについて行うことにより、各表示画素データにおける駆動負荷容量ＣＬを予測する。図５は図３,図４Ａ,図４Ｂを参照して説明した内容を、画素（ｋ）のデータ電極の状態が、“Ｌ”レベルから“Ｈ”レベルに遷移する場合の隣接データ電極の状態遷移との組み合わせによる容量性負荷を見積もった図である。
【００６３】
図５において、ａはラインｎ−１での隣接３つのデータ電極の状態を示し、ｂはラインｎでの隣接３つのデータ電極の状態を示す。ｃは、状態ａから状態ｂへの状態遷移における容量性負荷の見積もり計算式を示す。ｄは、容量性負荷の見積もり計算式ｃに図３,図４Ａ,図４Ｂの説明で仮定した数値例を当てはめた状態における駆動負荷容量値を示す。ｅは、ラインｎにおける画素（ｋ）のデータ電極を駆動する場合における駆動負荷が最も軽い状態に対応する。ｆは図４Ａ,図４Ｂの状態に対応する。
【００６４】
ラインｎ−１での４通りとラインｎの４通りの組み合わせは、４×４＝１６の１６通りとなる。この１６通りの組み合わせに対応する駆動負荷容量の種類は、３０［ｐＦ］,５０［ｐＦ］,７０［ｐＦ］,９０［ｐＦ］,１１０［ｐＦ］の５種類である。その分布は、（１,４,６,４,１）となる。
【００６５】
同じ駆動出力で容量性負荷を駆動したとすると、負荷が最も軽いとき、負荷駆動信号の信号波形は急峻に変化する。図５において、ラインｎにおける制御対象画素（ｋ）nのデータ電極を駆動するときに最も負荷が軽くなる状態ｅでは、対向電極間容量Ｃｐのみが発生し、この状態は隣接電極間容量Ｃkf,Ｃkbがない状態に相当する。ラインｎで制御対象画素（ｋ）nのデータ電極が“Ｈ”レベルとなった状態において、隣接電極間容量Ｃkb,Ｃkfを、Ｃkb＝０,Ｃkｆ＝０にするには、画素（ｋ−１）nのデータ電極も“Ｈ”レベル、画素（ｋ＋１）nのデータ電極も“Ｈ”レベルの（ｋ−１,ｋ,ｋ＋１）＝（“Ｈ”,“Ｈ”,“Ｈ”）の状態にする必要がある。
【００６６】
そして、ラインｎ−１からラインｎへ変化する際において、隣接電極間容量Ｃkf,Ｃkbを、Ｃkf＝０,Ｃkb＝０の状態で保持するためには、ラインｎ−１において、画素（ｋ）n-1のデータ電極が“Ｌ”レベルであるので、ラインｎ−１からラインｎへ変化する際には、画素（ｋ−１）nのデータ電極は“Ｌ”レベル、画素（ｋ＋１）nのデータ電極は“Ｌ”レベルであればよい。すなわち、（ｋ−１,ｋ,ｋ＋１）＝（“Ｌ”,“Ｌ”,“Ｌ”）の状態にあればよい。
【００６７】
以上の考察をまとめると、駆動負荷は、ラインｎ−１で隣接３つのデータ電極の状態が（“Ｌ”,“Ｌ”,“Ｌ”）からラインｎで（“Ｈ”,“Ｈ”,“Ｈ”）に遷移した場合において最も軽くなる。そのときの駆動負荷は、対向電極間容量Ｃｐのみである。負荷駆動信号の信号波形の立ち上がりの急峻さは、このときが最大である。これ以外のときは、負荷駆動信号の信号波形の立ち上がりの急峻さは、にぶったものになる。
【００６８】
負荷判別回路４は、以上説明した考察に基づいて負荷遷移状態の判別を行う。そして遷移状態を判別して駆動能力を調整することにより本実施形態の表示パネル駆動制御装置は、表示対象であるラインｎの制御対象画素（ｋ）nの放電セルにおいて、印加電圧の急峻な立ち上がりを防ぐことができる。なお、図５では負荷駆動信号の信号波形を立ち上がりとして説明しているが、立ち下がりについても同様に調整することが可能である。
【００６９】
次に、負荷判別回路４の回路構成例を、図６を参照して説明する。図６は、図５で説明した最も容量負荷が軽くなる状態ｅを判別するための回路例を正論理で示した図である。ここでは、説明を容易化するため、第１ラッチ回路２および第２ラッチ回路３のビット数を６ビットとする。
【００７０】
第１ラッチ回路２における各ビットの出力端子に第１の表示画素データ比較回路Ｃｍ１の入力端子が接続される。第２ラッチ回路３における各ビットの出力端子に第２の表示画素データ比較回路Ｃｍ２の入力端子が接続される。これら表示画素データ比較回路Ｃｍ１，Ｃｍ２の出力端子がそれぞれ表示画素データ遷移状態判別回路Ａの入力端子に接続される。第１の表示画素データ比較回路Ｃｍ１は、入力がすべて論理反転されるＡＮＤゲートで構成される。これにより、第１の表示画素データ比較回路Ｃｍ１は、ラインｎ−１における隣接表示画素（３画素）のデータ状態が（“Ｌ”,“Ｌ”,“Ｌ”）かどうかを判別する。第２の表示画素データ比較回路Ｃｍ２は、ＡＮＤゲートで構成される。これにより第２の表示画素データ比較回路Ｃｍ２は、ラインｎにおける隣接表示画素（３画素）のデータ状態が（“Ｈ”,“Ｈ”,“Ｈ”）かどうかを判別する。表示画素データ遷移状態判別回路Ａは、（“Ｌ”,“Ｌ”,“Ｌ”）から（“Ｈ”,“Ｈ”,“Ｈ”）へのデータ変化を判別し、駆動力制御信号Ｓｄを生成出力する。この判別は、各ビット毎に行われる。ただし、両端のデータ電極における隣接データ電極は片側のみであるため、両端のデータ電極では、２入力につき、（“Ｌ”,“Ｌ”）または（“Ｈ”,“Ｈ”）の判定が行われる。
【００７１】
第１の表示画素データ比較回路Ｃｍ１は、ラインｎ−１について第１ラッチ回路２における隣接表示画素データが（“Ｌ”,“Ｌ”,“Ｌ”）または（“Ｌ”,“Ｌ”）であるか否かを判断し、（“Ｌ”,“Ｌ”,“Ｌ”）または（“Ｌ”,“Ｌ”）であれば、出力をアクティブ（“Ｈ”レベル）とする。
【００７２】
第２の表示画素データ比較回路Ｃｍ２は、ラインｎについて第２ラッチ回路３における隣接表示画素データが（“Ｈ”,“Ｈ”,“Ｈ”）または（“Ｈ”,“Ｈ”）であるか否かを判断し、（“Ｈ”,“Ｈ”,“Ｈ”）または（“Ｈ”,“Ｈ”）であれば、出力をアクティブ（“Ｈ”レベル）とする。
【００７３】
以上説明した第１、第２の表示画素データ比較回路Ｃｍ１,Ｃｍ２の判断結果に基づいて表示画素データ遷移状態判別回路Ａは、ラインｎ−１からラインｎにおいて、（“Ｌ”,“Ｌ”,“Ｌ”）から（“Ｈ”,“Ｈ”,“Ｈ”）へのデータ変化、または（“Ｌ”,“Ｌ”）から（“Ｈ”,“Ｈ”）へのデータ変化が生じたか否かを判断し、そのデータ変化が生じたときに、出力をアクティブ（“Ｈ”レベル）にする。
【００７４】
上記表示画素データ遷移状態判別回路Ａの出力が駆動力制御信号Ｓｄの１ビット分となる。すなわち、６ビットある駆動力制御信号Ｓｄのうち、（“Ｌ”,“Ｌ”,“Ｌ”）から（“Ｈ”,“Ｈ”,“Ｈ”）への変化、または（“Ｌ”,“Ｌ”）から（“Ｈ”,“Ｈ”）への変化に該当する画素のデータ電極に対応する駆動力制御信号Ｓｄが“Ｈ”レベルとなる。これは、該当する画素の負荷として最も負荷が軽い３０［ｐＦ］が検出されたことに相当する。“Ｈ”レベルとなる駆動力制御信号Ｓｄは、同時に複数ビット分生じることもある。
【００７５】
図６は駆動負荷容量ＣＬとして、ＣＬ＝３０［ｐＦ］を検出するための論理回路である。図示は省略するが、同様に、駆動負荷容量ＣＬ＝５０［ｐＦ］を検出するための論理回路、駆動負荷容量ＣＬ＝７０［ｐＦ］を検出するための論理回路、駆動負荷容量ＣＬ＝９０［ｐＦ］を検出するための論理回路、駆動負荷容量ＣＬ＝１１０［ｐＦ］を検出するための論理回路も同様に構成することができる。すなわち、第１、第２の表示画素データ比較回路Ｃｍ１,Ｃｍ２を構成するＡＮＤゲートの入力における論理反転（○印）を設けるか否かを調整することで各論理回路を実現できる。
【００７６】
なお、図６では正論理回路で示しているが、負論理で構成しても構わない。また、説明容易化のため、なお、第１、第２のラッチ回路２,３を６ビット（６画素分）としたが、これのみに限定されるものではなく、任意のビット数が適用可能である。以上説明したように、負荷判別回路４は単純な論理組み合わせ回路で構成でき、かつ低電圧回路で構成できる。
【００７７】
図７は駆動能力調整回路６の下位階層の構成例を示すブロック図である。図７において、６Ａは例えばレベルシフタ回路などで構成される信号レベル調整回路、６Ｂは駆動能力調整出力回路である。遅延調整回路５による１ライン分の遅延表示画素データＤ１′と負荷判別回路４による駆動力制御信号Ｓｄとが信号レベル調整回路６Ａに入力され、遅延表示画素データＤ１′の信号レベルが、表示パネルを駆動するために必要となる高電圧レベルに調整される。この調整は駆動力制御信号Ｓｄに基づいて実施される。信号レベル調整回路６Ａから出力される駆動能力調整信号ＳＬは駆動能力調整出力回路６Ｂに入力される。
【００７８】
図８は、駆動能力調整出力回路６Ｂについて、任意の１ビット分に着目したときの下位階層の構成例を示す。図８に示す１画素分の駆動能力調整出力回路６Ｂ′は、ＭＯＳ（Metal Oxide Semiconductor）型の電界効果トランジスタから構成される。ＱＰ０はハイサイド側のＰＭＯＳトランジスタ、ＱＮ０はローサイド側のＮＭＯＳトランジスタ、ＱＰ１,ＱＰ２,ＱＰ３は駆動能力調整用のハイサイド側のＰＭＯＳトランジスタである。インバータ用のＰＭＯＳトランジスタＱＰ０の駆動能力は１０［ｐＦ］駆動相当である。第１のＰＭＯＳトランジスタＱＰ１の駆動能力は２０［ｐＦ］駆動相当である。第２のＰＭＯＳトランジスタＱＰ２の駆動能力は４０［ｐＦ］駆動相当である。第３のＰＭＯＳトランジスタＱＰ３の駆動能力は６０［ｐＦ］駆動相当である。そのようなハイサイド側電源電圧がソース端子に印加される。ＯＵＴは出力端子、ＣＬは駆動負荷容量である。駆動負荷容量ＣＬは、注目の放電セルにおいて、ダイナミックに変動する容量性負荷である。
【００７９】
信号レベル調整回路６Ａによって表示駆動に必要な信号レベルに変換された表示画素データＤＬが、ＰＭＯＳトランジスタＱＰ０とＮＭＯＳトランジスタＱＮ０とからなるインバータの入力端子に入力される。信号レベル調整回路６Ａによって表示駆動に必要な信号レベルに変換された駆動能力調整信号ＳＬ１,ＳＬ２,ＳＬ３が、駆動能力調整用のＰＭＯＳトランジスタＱＰ１,ＱＰ２,ＱＰ３のそれぞれのゲートに印加される。
【００８０】
信号レベル調整回路６Ａから出力される駆動能力調整信号ＳＬ１,ＳＬ２,ＳＬ３は駆動能力調整出力回路６Ｂ′に入力される。駆動能力調整出力回路６Ｂ′は、表示画素データに応じて急峻な波形変化を抑制した負荷駆動信号Ｓｏを生成して出力する。
【００８１】
ここで、インバータ用のＰＭＯＳトランジスタＱＰ０がＯＮであり、ＮＭＯＳトランジスタＱＮ０がＯＦＦであり、３つの駆動能力調整信号ＳＬ１,ＳＬ２,ＳＬ３がすべてアクティブ（“Ｌ”レベル）である、すなわち、（“Ｌ”,“Ｌ”,“Ｌ”）の組み合わせ状態を想定する。この状態では、３つのＰＭＯＳトランジスタＱＰ１,ＱＰ２,ＱＰ３がすべてＯＮであり、全体としての駆動能力は、１０＋２０＋４０＋６０＝１３０［ｐＦ］駆動相当となり、この組み合わせ状態は不使用となる。
【００８２】
次に、第１の駆動能力調整信号ＳＬ１のみをインアクティブ（“Ｌ”レベル）にシフトさせたとする。すなわち、駆動能力調整信号ＳＬ１,ＳＬ２,ＳＬ３が（“Ｈ”,“Ｌ”,“Ｌ”）の組み合わせ状態になったとする。すると、第１のＰＭＯＳトランジスタＱＰ１のみＯＦＦに反転し、２０［ｐＦ］駆動相当が減少し、トータルの駆動能力が１１０［ｐＦ］駆動相当になる。この状態で駆動負荷容量ＣＬが１１０［ｐＦ］と判定されると、負荷判別回路４が生成出力する駆動力制御信号Ｓｄは、Ｓｄ＝（ＳＬ１,ＳＬ２,ＳＬ３）＝（“Ｈ”,“Ｌ”,“Ｌ”）の組み合わせに設定される。
【００８３】
次に、第２の駆動能力調整信号ＳＬ２のみをインアクティブの“Ｌ”レベルにシフトさせたとする。すなわち、駆動能力調整信号ＳＬ１,ＳＬ２,ＳＬ３が（“Ｌ”,“Ｈ”,“Ｌ”）の組み合わせ状態になったとする。すると、第２のＰＭＯＳトランジスタＱＰ２のみＯＦＦに反転して４０［ｐＦ］駆動相当が減少し、トータルの駆動能力が９０［ｐＦ］駆動相当になる。この状態で駆動負荷容量ＣＬが９０［ｐＦ］と判定されると、負荷判別回路４が生成出力する駆動力制御信号Ｓｄは、Ｓｄ＝（ＳＬ１，ＳＬ２，ＳＬ３）＝（“Ｌ”,“Ｈ”，“Ｌ”）の組み合わせに設定される。
【００８４】
次に、第３の駆動能力調整信号ＳＬ３のみをインアクティブの“Ｌ”レベルにシフトさせたとする。すなわち、駆動能力調整信号ＳＬ１,ＳＬ２,ＳＬ３が（“Ｌ”,“Ｌ”,“Ｈ”）の組み合わせ状態になったとする。すると、第３のＰＭＯＳトランジスタＱＰ３のみＯＦＦに反転して６０［ｐＦ］駆動相当が減少し、トータルの駆動能力が７０［ｐＦ］駆動相当になる。この状態で駆動負荷容量ＣＬが７０［ｐＦ］と判定されると、負荷判別回路４が生成出力する駆動力制御信号Ｓｄは、Ｓｄ＝（ＳＬ１,ＳＬ２,ＳＬ３）＝（“Ｌ”,“Ｌ”,“Ｈ”）の組み合わせに設定される。
【００８５】
次に、第１の駆動能力調整信号ＳＬ１と第３の駆動能力調整信号ＳＬ３とをインアクティブの“Ｌ”レベルにシフトさせたとする。すなわち、駆動能力調整信号ＳＬ１,ＳＬ２,ＳＬ３が（“Ｈ”,“Ｌ”,“Ｈ”）の組み合わせ状態になったとする。すると、第１のＰＭＯＳトランジスタＱＰ１と第３のＰＭＯＳトランジスタＱＰ３とがＯＦＦに反転し、２０［ｐＦ］駆動相当と６０［ｐＦ］駆動相当とが減少し、トータルの駆動能力が５０［ｐＦ］駆動相当になる。この状態で駆動負荷容量ＣＬが５０［ｐＦ］と判定されると、負荷判別回路４が生成出力する駆動力制御信号Ｓｄは、Ｓｄ＝（ＳＬ１，ＳＬ２，ＳＬ３）＝（“Ｈ”,“Ｌ”,“Ｈ”）の組み合わせにされる。
【００８６】
次に、第２の駆動能力調整信号ＳＬ２と第３の駆動能力調整信号ＳＬ３とをインアクティブの“Ｌ”レベルにシフトさせたとする。すなわち、駆動能力調整信号ＳＬ１,ＳＬ２,ＳＬ３が（“Ｌ”,“Ｈ”,“Ｈ”）の組み合わせ状態になったとする。すると、第２のＰＭＯＳトランジスタＱＰ２と第３のＰＭＯＳトランジスタＱＰ３とがＯＦＦに反転し、４０［ｐＦ］駆動相当と６０［ｐＦ］駆動相当とが減少し、トータルの駆動能力が３０［ｐＦ］駆動相当になる。この状態で駆動負荷容量ＣＬが３０［ｐＦ］と判定されると、負荷判別回路４が生成出力する駆動力制御信号Ｓｄは、Ｓｄ＝（Ｓ１，ＳＬ２，ＳＬ３）＝（“Ｌ”,“Ｈ”,“Ｈ”）の組み合わせに設定される。
【００８７】
従来の技術と比較して本実施の形態の動作を説明する。従来の技術では、表示データの変化に起因して駆動負荷容量ＣＬが大きく変動しても（例えば、１１０［ｐＦ］→９０［ｐＦ］→７０［ｐＦ］→５０［ｐＦ］→３０［ｐＦ］のように変動しても）、表示パネルのデータ電極１２に印加される駆動能力は、常に一定の１１０［ｐＦ］駆動相当で維持される。そのため、駆動負荷容量ＣＬが小さくなったときには、駆動能力が過剰になり、急峻な波形変化が生じて、ＥＭＩや電源ノイズの発生を招く。
【００８８】
これに対して本実施の形態によれば、駆動負荷容量ＣＬの減少に応じて駆動能力を低減させるので、駆動負荷容量ＣＬを駆動する出力端子ＯＵＴの負荷駆動信号の信号波形の立ち上がりが鈍化する結果、急峻な波形変化が抑制されてＥＭＩや電源ノイズの発生が防止される。
【００８９】
なお、図８における駆動能力調整出力回路６Ｂ′の構成は一例を示しているものであり、信号極性や制御極性は逆の場合もあり得る。また、駆動能力調整用のＭＯＳトランジスタとしては、ローサイド側を調整するように構成してもよい。また、駆動能力調整用のＭＯＳトランジスタを１つで構成することも可能である。また、任意の出力端子に対して、駆動能力の異なる駆動能力調整回路を複数持たせ、駆動力制御信号Ｓｄを選択スイッチ信号として、複数の駆動能力調整回路のうちいずれか１つを動作させるように構成してもよい。
【００９０】
図９は本発明の実施の形態における表示パネル駆動制御装置の駆動能力調整出力回路の構成の一例である。この例では、２種類の駆動能力をもつ出力回路を駆動負荷容量に応じて選択する選択制御回路の構成を示す。
【００９１】
図９において９０１はデータシフト回路、９０２は第１ラッチ回路、９０３は第２ラッチ回路、９０４,９０５,９０６および９０７は負荷判別回路、９０８は駆動能力調整回路であり、駆動能力調整回路９０８は、図１における駆動能力調整回路６に相当する。駆動能力調整回路９０８は、互いに駆動能力の異なる出力回路９０８Ｓ,９０８Ｌと、両出力回路９０８Ｓ,９０８Ｌの出力を択一に選択する選択回路９０９とを有する。また、９０８graphは、出力回路９０８Ｓ,９０８Ｌの負荷と駆動出力との関係を表した概略図である。説明を容易化するため、制御対象画素をラインｎにおける画素９０２（ｋ）nとする。また、図３,図４,図５での説明内容に従い、出力回路９０８Ｓと出力回路９０８Ｌとを切り換える際の閾値となる駆動負荷容量を７０［ｐＦ］とする。
【００９２】
駆動負荷容量が７０［ｐＦ］を超える状態では、駆動能力大の出力回路９０８Ｌを選択する必要があり、駆動負荷容量７０［ｐＦ］を超えない状態では、駆動能力小の出力回路９０８Ｓを選択する必要がある。図５の容量負荷見積もり表より駆動負荷容量は３０［ｐＦ］,５０［ｐＦ］,７０［ｐＦ］,９０［ｐＦ］,１１０［ｐＦ］の５通りがある。最も駆動負荷容量が小さくなるのは駆動負荷容量３０[ｐＦ]であり、この状態で急峻な波形変化を生じさせないためには、９０８graphにおける９０８Ｓ−特性を有する出力回路９０８Ｓが選択される。駆動負荷容量が７０［ｐＦ］を超えない状態では、出力回路９０８Ｓを用いて駆動させることができるが、駆動負荷容量が大きくなって、その閾値（本例では７０[ｐＦ]付近）を超えた状態で出力回路９０８Ｓを用いると、駆動出力応答が要求範囲から外れてしまう。そのため、駆動負荷容量が７０[ｐＦ]を超えると、９０８graphにおける９０８Ｌ−特性を有する出力回路９０８Ｌが選択される。これにより、駆動負荷容量が７０[ｐＦ]を超えたとしても、駆動出力応答を要求範囲内に収めることができる。なお、駆動負荷容量が７０［ｐＦ］付近である状態では、いずれの出力回路９０８Ｓ,９０８Ｌを選択しても、駆動能力特性を要求範囲内に収めることができる。
【００９３】
複数の７０[ｐＦ]のうち特定の７０[ｐＦ]の出力回路の切換選択について説明する。図５に示すとおり、予測した駆動負荷容量が同じ場合でも、表示画素データの遷移の仕方は複数あり、その遷移の仕方は、製造過程や動作環境における条件ばらつき等の影響を受ける。しかも、その影響は、データの遷移の仕方毎に区々であり、このことが出力回路９０８Ｓ,９０８Ｌの特性に多様性を生じさせる。以下、上記閾値の一例として選定した駆動負荷容量７０［ｐＦ］における出力回路９０８Ｓ,９０８Ｌの特性の多様性について説明する。
【００９４】
ラインｎにおける制御対象画素９０２（ｋ）nの両隣に位置する画素９０２（ｋ−１）nのデータと画素９０２（ｋ＋１）nのデータとが共に“Ｈ”であり、かつラインｎ−１における画素９０３（ｋ）n-1の両隣に位置する画素９０３（ｋ−１）n-1のデータと画素９０３（ｋ＋１）n-1のデータとが共に“Ｈ”になる状態を想定する。この状態は制御対象画素９０２（ｋ）nのみが変化するデータ遷移の仕方の一例である。この状態では、前記条件ばらつきの影響を受け易くなって出力回路９０８Ｓの特性においても、出力回路９０８Ｌの特性においても、その出力が急峻に変化する特性に陥りやすくなる。このことを考慮して、同じ駆動負荷容量７０［ｐＦ］であっても、表示画素データの遷移の仕方が上記状態となった場合には、出力回路９０８Ｓが選択される。
【００９５】
通常状態において、出力回路９０８Ｌを選択したと想定する。この状態では、駆動負荷容量がその閾値（７０［ｐＦ］）と比較される。閾値（７０［ｐＦ］）より小さい駆動負荷容量としては５０［ｐＦ］と３０［ｐＦ］とがある。この３つの駆動負荷容量（７０［ｐＦ］,５０［ｐＦ］,３０［ｐＦ）が生じる各状態では、ラインｎにおける画素９０２（ｋ）nに隣接する画素９０２（ｋ−１）nのデータと画素９０２（ｋ＋１）nのデータとは共に“Ｈ”になる。このような形態は駆動負荷容量９０［ｐＦ］,１１０［ｐＦ］が生じる状態では生じない。
【００９６】
以上の考察に基づき、負荷判別回路９０６は、ラインｎの画素９０２（ｋ−１）nと画素９０２（ｋ＋１）nの信号レベルとを比較することで、出力回路９０８Ｌと出力回路９０８Ｓとのうちのいずれを選択するかを判別することが可能になる。以上のように制御することにより、回路を簡素化しながらも急峻な出力変化を抑えることができる。
【００９７】
現在選択稼動させている出力回路（９０８Ｓまたは９０８Ｌ）の駆動能力が要求範囲内であるか否かの判断（駆動負荷容量と閾値（７０［ｐＦ］等）との比較判断）は、具体的には次のように実施される。すなわち、制御対象画素９０２（ｋ）nには、両出力回路９０８Ｓ,９０８Ｌが接続される。両出力回路９０８Ｓ,９０８Ｌの出力は、選択回路９０９によって択一に選択される。
【００９８】
制御対象画素９０２（ｋ）nが存在する表示ラインｎと、そのひとつ前の表示ラインｎ−１とに着目し、表示ラインｎの制御対象画素９０２（ｋ）nと、表示ラインｎ−１の画素９０３（ｋ）n-1（制御対象画素９０２（ｋ）nと同一番目に位置する）とにさらに着目する。まず、これら画素９０２（ｋ）n,９０３（ｋ）n-1に隣接する画素９０２（ｋ−１）nと画素９０３（ｋ−１）n-1とが共に“Ｈ”であるか否かを負荷判別回路９０４が判別する。同様に、表示ラインｎと、表示ラインｎ−１とにおいて画素９０２（ｋ）n,９０３（ｋ）n-1に隣接する画素９０２（ｋ＋１）nと画素９０３（ｋ＋１）n-1とが共に“Ｈ”であるか否かを負荷判別回路９０４が判別する。
【００９９】
さらに画素９０２（ｋ−１）nと画素９０３（ｋ−１）n-1とが共に“Ｈ”であり、かつ画素９０２（ｋ＋１）nと画素９０３（ｋ＋１）n-1とが共に“Ｈ”であるか否かを負荷判別回路９０５が判別する。さらに表示ラインｎにおいて、制御対象画素９０２（ｋ）nに隣接する画素９０２（ｋ−１）nと画素９０２（ｋ＋１）nとが共に“Ｈ”であるか否かを負荷判別回路９０６が判別する。
【０１００】
さらに画素９０２（ｋ−１）nと画素９０３（ｋ−１）n-1とが共に“Ｈ”であり、画素９０２（ｋ＋１）nと画素９０３（ｋ＋１）n-1とが共に“Ｈ”であるという条件下において、表示ラインｎにおいて、制御対象画素９０２（ｋ）nに隣接する画素９０２（ｋ−１）nと画素９０２（ｋ＋１）nとが共に“Ｈ”であるか否かを負荷判別回路９０７が判断する。
【０１０１】
選択回路９０９は、負荷判別回路９０７の判断が全て正である場合には、出力回路９０８Ｓの出力を選択し、判断が全て正でない場合には、出力回路９０８Ｌの出力を選択する。なお、負荷判別回路９０６,９０７を設けることなく、負荷判別回路９０５の判別結果に基づいて選択回路９０９を制御してもよい。
【産業上の利用可能性】
【０１０２】
本発明の表示パネル駆動制御装置および表示パネル駆動制御方法は、表示画素データの変化に伴う容量性負荷の変動の影響による駆動力制御信号の急峻な波形変化を抑制する機能を有し、例えばＰＤＰ（プラズマディスプレイパネル）のデータ電極を駆動するデータドライバとして有用である。また、容量性の発光負荷を有したＥＬパネルなどのデータ表示駆動ドライバの用途にも応用できる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施の形態における表示パネル駆動制御装置の構成を示すブロック図である。
【図２】一般的なＡＣ型ＰＤＰ（プラズマディスプレイパネル）の電極構造を示す概略図である。
【図３】ＡＣ型ＰＤＰにおける１画素の駆動負荷容量を示す概念図である。
【図４Ａ】本発明の実施の形態において図３で仮定した内容の概念化図である。
【図４Ｂ】本発明の実施の形態において図３で仮定した内容の概念化図である。
【図５】本発明の実施の形態において図３、図４Ａ,図４Ｂに関しての容量性負荷の見積もり図である。
【図６】本実施の形態における表示パネル駆動制御装置の駆動負荷遷移状態判別回路の構成の一例を示す回路図である。
【図７】本発明の実施の形態における表示パネル駆動制御装置の駆動能力調整回路の構成を示すブロック図である。
【図８】本発明の実施の形態における表示パネル駆動制御装置の駆動能力調整出力回路の構成を示す回路図である。
【図９】本発明の実施の形態における表示パネル駆動制御装置の駆動能力調整出力回路の構成の中で、ある画素出力に着目した場合の、２種類の駆動能力をもつ出力回路を駆動負荷容量に応じて選択する選択制御の部分に関する構成例を示す概略図である。
【符号の説明】
【０１０４】
１  データシフト回路
２  第１ラッチ回路
３  第２ラッチ回路
４  負荷判別回路
５  遅延調整回路
６  駆動能力調整回路
６Ａ  信号レベル調整回路
６Ｂ  駆動能力調整出力回路
６Ｂ′  １画素分の駆動能力調整出力回路
１０  表示パネル
１１  走査維持電極
１１ａ  走査/維持電極
１１ｂ  維持電極
１２  データ電極
Ａ  画素データ遷移状態判別回路
Ｃ１  隣接電極間容量
Ｃ２  対向電極間容量
ＣＫ  画素クロック
ＣＬ  駆動負荷容量
Ｃkf  先行画素との隣接電極間容量
Ｃkb  後続画素との隣接電極間容量
Ｃｍ１  第１の画素データ比較回路
Ｃｍ２  第２の画素データ比較回路
Ｄ０  表示すべき画素データ
Ｄ１  １ライン分の画素データ
Ｄ１′  １ライン分の遅延画素データ
Ｄ２  １ライン分の先行画素データ
ＤＬ  信号レベルが変換された画素データ
Ｅ  表示パネル駆動制御装置
Ｐ１  走査パルス信号
Ｓｄ  駆動力制御信号
Ｓｏ  負荷駆動信号
ＳＬ１，ＳＬ２，ＳＬ３  駆動能力調整信号
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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