(57)【要約】【課題】ＩＣチップを基板に実装したときにおける、当該ＩＣチップとラッチアップ抑制用のダイオードとの接続抵抗の増大を抑制し得る表示パネル用基板、及びそれを用いた表示装置を提供する。【解決手段】  複数のアクティブ素子と、それらを駆動するドライバＩＣ５と、ドライバ５に昇圧した電圧を印加する昇圧回路（電源ＩＣ７）とを備えたアクティブマトリクス基板（表示パネル用基板）１において、昇圧回路におけるラッチアップの発生を抑制するダイオード８ａ〜８ｃが、アクティブマトリクス基板１にモノリシックに形成されている。【選択図】図１
2007293038.tif 000002
【特許請求の範囲】
【請求項１】
複数のアクティブ素子と、それらを駆動するドライバと、前記ドライバに昇圧した電圧を印加する昇圧回路とを備え、前記昇圧回路が当該表示パネル用基板に実装されたＩＣチップ内に形成されている表示パネル用基板であって、
前記昇圧回路におけるラッチアップの発生を抑制するダイオードを備え、
前記ダイオードは、当該表示パネル用基板にモノリシックに形成されていることを特徴とする表示パネル用基板。
【請求項２】
前記昇圧回路が、前記昇圧回路の外部に設けられたコンデンサを用いて、前記ドライバに印加する電圧の昇圧を行い、
前記昇圧回路が形成された前記ＩＣチップが、外部から供給される電圧を前記昇圧回路に入力するための入力端子と、前記昇圧した電圧を出力するための出力端子と、前記コンデンサと前記昇圧回路とを接続するための接続用端子とを備え、
前記入力端子と前記出力端子との間、及び前記接続端子と前記出力端子との間に、前記ダイオードが接続されている請求項１に記載の表示パネル用基板
【請求項３】
前記昇圧回路が、更に、前記昇圧された電圧とは方向が逆の電圧を生成して、これを前記ドライバに印加し、
前記昇圧回路が形成された前記ＩＣチップが、前記方向が逆の電圧を出力するための出力端子と、前記昇圧回路を接地に接続するための接地用端子とを更に備え、
前記方向が逆の電圧を出力するための出力端子と前記接地用端子との間に、前記ダイオードが接続されている請求項１に記載に表示パネル用基板
【請求項４】
上記請求項１〜３のいずれかに記載の表示パネル用基板を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル用基板、それを用いた表示装置に関する。
【背景技術】
【０００２】
図６は、従来からのアクティブマトリクス方式の液晶表示装置の構成を示す構成図である。図６において液晶表示装置は等価回路によって示されている。図６に示すように、液晶表示装置は、液晶表示パネル３０、データドライバ３３、及びゲートドライバ３４を備えている。
【０００３】
液晶表示パネル３０は、アクティブマトリクス基板を備えている。アクティブマトリクス基板の表示領域３２には、薄膜トランジスタ（ＴＦＴ１１〜ＴＦＴｘｙ）と画素電極とで構成された複数の画素がマトリクス状に設けられている。
【０００４】
また、アクティブマトリクス基板は、表示領域３２において、対向電極とカラーフィルタとを備えた対向基板（図示せず）と共に、液晶層（図示せず）を挟み込んでいる。ＶＣＯＭは対向電極に印加される電圧を示している。また、各画素電極と、対向電極と、両者の間に存在する液晶層により、画素容量Ｃ１１〜Ｃｘｙが形成される。
【０００５】
表示領域３２には、データラインＤＬ１〜ＤＬｘと、ゲートラインＧＬ１〜ＧＬｙとが設けられている。ゲートラインＧＬ１〜ＧＬｙは、ＴＦＴ１１〜ＴＦＴｘｙのＯＮ／ＯＦＦを行なうための信号ラインであり、ゲートドライバ３４によって駆動される。データラインＤＬ１〜ＤＬｘは、ＴＦＴ１１〜ＴＦＴｘｙを介して画素容量Ｃ１１〜Ｃｘｙに映像信号を供給するための信号ラインであり、データドライバ３３によって駆動されている。
【０００６】
ゲートラインＧＬ１〜ＧＬｙのうち選択されたラインに対して、ゲートドライバ３４はＨｉｇｈ側電圧を印加する。これにより、選択されたライン上に並ぶ全てのＴＦＴがＯＮとなる。一方、選択されなかったラインに対しては、ゲートドライバ３４はＬｏｗ側電圧を印加する。これにより、選択されなかったライン上に並ぶ全てのＴＦＴはＯＦＦとなる。このとき、データラインＤＬ１〜ＤＬｘを介して映像信号が供給されると、選択されたラインに接続された画素容量には映像信号に応じた電荷が蓄積される。
【０００７】
また、図６に示すように、液晶表示装置は、データドライバ３３、及びゲートドライバ３４を駆動するため、液晶コントローラ（制御回路）３１、及び昇圧回路（ＤＣ／ＤＣコンバータ）３５を備えている（例えば、特許文献１参照）。液晶コントローラ３１は、ゲートドライバ３４を初期化させるＩＮＩ信号や、昇圧回路３５の駆動開始を指示するＳＣＫ信号、更には、ゲートクロック（ＧＣＫ）信号を出力する。
【０００８】
昇圧回路３５は、電源回路（図示せず）から入力された電源電圧ＶＤＣ（例えば１２［Ｖ］）を、液晶コントローラ３１からのソースクロック（ＳＣＫ）信号の入力タイミングに合わせて昇圧し、昇圧電圧ＶＤＣ２（例えば１６［Ｖ］）を生成する（例えば、特許文献１参照）。昇圧電圧ＶＤＣ２は、ゲートドライバ３４に印加され、ＴＦＴ１１〜ＴＦＴｘｙをＯＮにするためのＨｉｇｈ側電圧として利用される。また、昇圧回路３５は、電圧の印加方向が電源電圧ＶＤＣとは逆の負電圧ＶＳＳ２を生成し、これもゲートドライバ３４に印加する。負電圧ＶＳＳ２は、ＴＦＴをＯＦＦするためのＬｏｗ側電圧として利用される。
【０００９】
ここで、昇圧回路の回路構成について説明する。図７は、図６に示した昇圧回路の一部分の回路構成を示す回路図である。図７に示すように、昇圧回路３５は、複数個のトランジスタ素子３７ａ〜３７ｃ及び３８ａ〜３８ｆと、電源電圧ＶＤＣが入力される入力端子３６と、昇圧電圧ＶＤＣ２を出力する出力端子３９とを備えている。図７において、ＶＳＳは接地（０（ゼロ）Ｖ）を示している。
【００１０】
また、昇圧回路３５は、外部のコンデンサＣ１、Ｃ２及びＣ３に接続されている。昇圧回路３５は、コンデンサＣ１及びＣ２を利用した充電及び放電によって、電源電圧ＶＤＣを昇圧している。なお、コンデンサＣ３は、昇圧後の電圧変動の平滑化に利用されている。また、端子４０及び４１は、コンデンサＣ１に接続される端子を示し、端子４２及び４３はコンデンサＣ２に接続される端子を示している。端子４０〜４３に付された「＋」又は「−」の符号は、コンデンサに蓄積された電荷の極性を示している。
【００１１】
昇圧回路３５による充電及び放電は次のようにして行われる。図８（ａ）は、図７に示した昇圧回路の充電動作を示す回路図であり、図８（ｂ）は、図７に示した昇圧回路の放電動作を示す回路図である。
【００１２】
先ず、液晶コントローラ３１（図６参照）からＳＣＫ信号によって駆動開始が指示されると、昇圧回路３５は、トランジスタ素子３７ａ〜３７ｃをＯＦＦし、トランジスタ素子３８ａ〜３８ｆをＯＮして、充電を開始する。このとき、図８（ａ）に示す状態となる。そして、充電が完了すると、昇圧回路３５は、トランジスタ素子３７ａ〜３７ｃをＯＮし、トランジスタ素子３８ａ〜３８ｆをＯＦＦして、放電を開始する。図７及び図８（ｂ）中の矢印は放電経路を示している。昇圧回路３５は、このような放電及び充電を繰り返すことによって昇圧を行っている。
【００１３】
また、図６及び図７に示した昇圧回路３５は、通常、ＩＣチップの形態で提供される。更に、昇圧回路３５には、比較的高い電圧が入力される。このため、昇圧回路を構成するＩＣチップにおいては、ラッチアップが発生し易いという問題がある。ラッチアップとは、ＩＣチップ内に形成された寄生トランジスタがサイリスタ動作して、過電流が流れてしまう現象をいう。
【００１４】
図９を用いて、昇圧回路３５におけるラッチアップについて説明する。図９は、図７に示した昇圧回路の一部分を示す断面図である。最初に、昇圧回路３５の構成について説明する。図９に示すように、昇圧回路３５は、ｐ型のシリコン基板５０上に形成されている。トランジスタ素子は、ＭＯＳトランジスタであり、ゲート絶縁膜５６と、その上に形成されたゲート電極５５とを備えている。なお、図９中のイオン注入されていない領域については、ハッチングを省略している。
【００１５】
また、トランジスタ素子のうちｐチャンネルＭＯＳトランジスタは、シリコン基板５０のｎウェル５１の形成領域に設けられている。更に、ｐチャンネルＭＯＳトランジスタは、ソース領域又はドレイン領域として機能する二つのｐ型拡散領域５３を備えている。ｎチャンネルＭＯＳトランジスタは、ソース領域又はドレイン領域として機能するｎ型拡散領域５４を備えている。
【００１６】
なお、図９においては、ｐチャンネルＭＯＳトランジスタとしては、トランジスタ素子３７ａ及び３８ｆを図示しており、ｎチャンネルＭＯＳトランジスタとしてはトランジスタ素子３８ｃ（又は３７ｃ）を図示している。また、図９において５２は素子分離を示している。
【００１７】
次に、ラッチアップ（過電流）について説明する。ラッチアップは、例えば、電源電圧ＶＤＣの入力端子３６への突入電流によって発生する。具体的には、液晶表示装置の電源が投入され、入力端子３６に突入電流が供給されると、入力端子３６と接続されたｐ型拡散領域５３からｎウェル５１に向う方向を順方向とする寄生ダイオードＤ１が形成され、この方向に電流が流れる。
【００１８】
そして、ｎウェル５１の電位が上昇し、ｐｎｐ構造を持った寄生トランジスタＴ１がＯＮ状態となる。更に、これによりｐ型シリコン基板５０の電位はＶＤＣ方向へ持ち上げられ、ｎｐｎ構造を持った寄生トランジスタＴ２にバイアス電圧がかかるため、寄生トランジスタＴ２もＯＮ状態となる。よって、寄生トランジスタＴ１と寄生トランジスタＴ２とでサイリスタが構成されるため、このままではＶＤＣ−ＶＳＳ間にラッチアップ（過電流）が生じてしまう。
【００１９】
このため、ｎウェル５１の電位上昇を抑制して、サイリスタの構成を阻止するため、図９に示すように、入力端子３６と出力端子３９との間（ＶＤＣ−ＶＤＣ２間）にはダイオード４５が接続されている。図９の例では、ダイオード４５はショットキーバリアダイオードである。
【００２０】
また、ラッチアップは、コンデンサＣ１及びＣ２による放電時においても発生する。具体的には、通常時において、Ｃ２＋の電圧は昇圧電圧ＶＤＣ２を超えないが、昇圧開始当初において、Ｃ２＋の電圧が昇圧電圧ＶＤＣ２を超える時がある。このとき、端子４０と接続されたｐ型拡散領域５３からｎウェル５１に向う方向を順方向とする寄生ダイオードＤ２が形成され、この方向に電流が流れる。
【００２１】
そして、ｎウェル５１の電位が上昇し、ｐｎｐ構造を持った寄生トランジスタＴ３がＯＮ状態となるため、ｐ型シリコン基板５０の電位はＶＤＣ方向へ持ち上げられる。よって、この場合も、電源電圧ＶＤＣの入力端子３６に突入電流が流れ込んだときと同様に、寄生トランジスタＴ２がＯＮ状態となる。この結果、寄生トランジスタＴ３と寄生トランジスタＴ２とでサイリスタが構成され、Ｃ２＋−ＶＳＳ間にラッチアップ（過電流）が生じてしまう。
【００２２】
このため、Ｃ２＋の電圧上昇によるｎウェル５１の電位上昇を抑制して、サイリスタの構成を阻止するため、図９に示すように、端子４０と出力端子３９との間にもダイオード４４が接続されている。ダイオード４４もショットキーバリアダイオードである。
【００２３】
また、上述のいずれの場合においても、ラッチアップは、ｐ型シリコン基板５０の電位がＶＤＣ方向へ持ち上げられることによって生じているが、このとき、出力端子４７の負電圧ＶＳＳ２は、本来、負側であるにも拘わらず、正側に持ち上げられてしまう。このため、図９に示すように、ＶＳＳ２−ＶＳＳ間にも、ラッチアップ防止のためのダイオード４６が接続されている。ダイオード４６もショットキーバリアダイオードである。
【００２４】
なお、図９において、抵抗５７は、液晶表示パネル３０と後述するフレキシブルプリント基板との圧着部分に発生する接続抵抗である。この抵抗値が大きい程、ショットキーバリアダイオード４６へ流れる電流が小さくなり、ラッチアップを生じやすくなる。
【００２５】
【特許文献１】特開平３−１４９５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
ところで、図９に示したラッチアップ防止のためのダイオード４４〜４６は、昇圧回路３５を構成するＩＣチップの外に設けられ、ＩＣチップの各端子と配線によって接続される。例えば、昇圧回路３５を構成するＩＣチップが、フレキシブルプリント（ＦＰＣ：flexible print circuit）基板に実装され、ＦＰＣ基板を介してアクティブマトリクス基板に接続される場合は、ダイオード４４〜４６もＦＰＣ基板に実装される。
【００２７】
しかしながら、近年では、接続箇所の減少による信頼性の向上を図るため、昇圧回路３５のＩＣチップは、データドライバ３３及びゲートドライバ３４の各ＩＣチップと同様に、アクティブマトリクス基板に直接実装されることがある。
【００２８】
このような実装方式を採用する場合は、昇圧回路３５の端子とダイオード４４〜４６との距離は、ダイオード４４〜４６がＦＰＣ基板に実装されているため、両者がＦＰＣに設けられている場合に比べて長くなり、接続抵抗が増加してしまう。この結果、ダイオード４４〜４６によるラッチアップ抑制効果も低下してしまう。
【００２９】
本発明の目的は、上記問題を解消し、ＩＣチップを基板に実装したときにおける、当該ＩＣチップとラッチアップ抑制用のダイオードとの接続抵抗の増大を抑制し得る表示パネル用基板、及びそれを用いた表示装置を提供することにある。
【課題を解決するための手段】
【００３０】
上記目的を達成するために本発明における表示パネル用基板は、複数のアクティブ素子と、それらを駆動するドライバと、前記ドライバに昇圧した電圧を印加する昇圧回路とを備え、前記昇圧回路が当該表示パネル用基板に実装されたＩＣチップ内に形成されている表示パネル用基板であって、前記昇圧回路におけるラッチアップの発生を抑制するダイオードを備え、前記ダイオードは、当該表示パネル用基板にモノリシックに形成されていることを特徴とする。
【００３１】
また、上記目的を達成するため本発明における表示装置は、上記本発明における表示パネル用基板を備えることを特徴とする。
【発明の効果】
【００３２】
以上のように本発明における表示パネル用基板においては、ラッチアップの発生を抑制するためのダイオードは、表示パネル用基板（例えば、アクティブマトリクス基板）にモノリシックに形成される。このため、表示パネル用基板に接続されたＦＰＣ基板にダイオードが実装されている従来例に比べて、ＩＣチップとダイオードとの間の接続抵抗を小さくすることができ、ダイオードによるラッチアップ抑制効果が低下してしまうのを回避できる。更に、本発明によれば、従来例に比べて、ＦＰＣ基板に実装する部品点数を削減することができるため、ＦＰＣ基板のサイズの縮小化及びコストの低減化を図ることもできる。
【発明を実施するための最良の形態】
【００３３】
本発明における表示パネル用基板は、複数のアクティブ素子と、それらを駆動するドライバと、前記ドライバに昇圧した電圧を印加する昇圧回路とを備え、前記昇圧回路が当該表示パネル用基板に実装されたＩＣチップ内に形成されている表示パネル用基板であって、前記昇圧回路におけるラッチアップの発生を抑制するダイオードを備え、前記ダイオードは、当該表示パネル用基板にモノリシックに形成されていることを特徴とする。
【００３４】
上記本発明における表示パネル用基板は、前記昇圧回路が、前記昇圧回路の外部に設けられたコンデンサを用いて、前記ドライバに印加する電圧の昇圧を行い、前記昇圧回路が形成された前記ＩＣチップが、外部から供給される電圧を前記昇圧回路に入力するための入力端子と、前記昇圧した電圧を出力するための出力端子と、前記コンデンサと前記昇圧回路とを接続するための接続用端子とを備え、前記入力端子と前記出力端子との間、及び前記接続端子と前記出力端子との間に、前記ダイオードが接続されている態様とすることができる。
【００３５】
更に、上記態様においては、前記昇圧回路が、更に、前記昇圧された電圧とは方向が逆の電圧を生成して、これを前記ドライバに印加し、前記昇圧回路が形成された前記ＩＣチップが、前記方向が逆の電圧を出力するための出力端子と、前記昇圧回路を接地に接続するための接地用端子とを更に備え、前記方向が逆の電圧を出力するための出力端子と前記接地用端子との間に、前記ダイオードが接続されている態様とすることもできる。
【００３６】
また、本発明における表示装置は、上記本発明における表示パネル用基板を備えることを特徴とする。
【００３７】
（実施の形態）
以下、本発明の実施の形態における表示パネル用基板及び表示装置について、図１〜図５を参照しながら説明する。最初に、本実施の形態における表示パネル用基板及び表示装置の全体構成について図１及び図２を用いて説明する。図１は、本発明の実施の形態における表示パネル用基板及び表示装置の全体構成を示す斜視図である。図２は、図１に示した表示パネル用基板の一部分を拡大して示す平面図である。
【００３８】
図１に示すように、本実施の形態における表示装置１０は、液晶表示装置である。表示装置１０は、液晶表示パネル４と、それを照明するバックライト装置１２とを備えている。本実施の形態では、バックライト装置１２は、エッジライト方式を採用している。バックライト装置１２は、導光板１３と、光源となる蛍光管１４と、蛍光管１４の光を集光するためのランプリフレクタ１５とを備えている。
【００３９】
また、図１に示すように、液晶表示パネル４は、本実施の形態における表示パネル用基板（アクティブマトリクス基板）１を備えている。アクティブマトリクス基板１は、背景技術において図６に示した例（従来例）と同様に、表示領域に、マトリクス状に配置された複数の画素（図示せず）を備え、表示領域において、対向基板３と共に、液晶層２を挟み込んでいる。
【００４０】
また、本実施の形態では、ゲートドライバを構成するＩＣチップ（ゲートドライバＩＣ）５、及びデータドライバを構成するＩＣチップ（データドライバＩＣ）６は、アクティブマトリクス基板１の表示領域の周辺の領域（周辺領域）に、ＣＯＧ（Chip On Glass）実装されている。更に、昇圧回路も、ＩＣチップで提供されており、昇圧回路を構成するＩＣチップ（電源ＩＣ）７も、アクティブマトリクス基板１の周辺領域に実装されている。また、アクティブマトリクス基板１には、ＦＰＣ基板９が接続されている。ＦＰＣ基板９には、液晶コントローラ等を構成する各種のＩＣチップ１１が実装されている。
【００４１】
このように、本実施の形態におけるアクティブマトリクス基板１は、従来例と同様の構成を備えている。但し、本実施の形態においては、従来例と異なり、図２に示すように、昇圧回路（電源ＩＣ７）でのラッチアップの発生を抑制するダイオード８ａ〜８ｃは、アクティブマトリクス基板１にモノリシックに形成されている。電源ＩＣ７の各端子とダイオード８ａ〜８ｃとは、アクティブマトリクス基板１に設けられた配線によって接続されている。
【００４２】
このため、本実施の形態によれば、ＦＰＣ基板９にダイオードが実装されている従来例に比べて、電源ＩＣ７とダイオード８ａ〜８ｃとの間の接続抵抗を小さくすることができる。よって、本実施の形態におけるアクティブマトリクス基板１を用いれば、ダイオード８ａ〜８ｃによるラッチアップ抑制効果が低下してしまうのを回避できる。更に、従来例に比べて、ＦＰＣ基板９に実装する部品点数を削減することができるため、ＦＰＣ基板９のサイズの縮小化及びコストの低減化を図ることもできる。
【００４３】
なお、ダイオード８ａ〜８ｂは、図９に示したダイオード４４〜４６と同様に機能する。具体的には、図２に示すように、ダイオード８ａは、図９において示したダイオード４５と同様に、電源投入時の突入電流によるラッチアップの発生を抑制している。ダイオード８ａは、ＶＤＣ−ＶＤＣ２間において、電源電圧ＶＤＣの入力端子から昇圧電圧ＶＤＣ２の出力端子に向かう方向が順方向となるように接続されている。
【００４４】
また、図２に示すように、ダイオード８ｂは、図９において示したダイオード４６と同様に、負電圧ＶＳＳ２の出力端子の電位の持ち上がりによるラッチアップの発生を抑制している。ダイオード８ｂは、ＶＳＳ２−ＶＳＳ間において、負電圧ＶＳＳ２の出力端子からＶＳＳの端子（接地端子）に向かう方向が順方向となるように接続されている。
【００４５】
更に、ダイオード８ｃは、図９において示したダイオード４４と同様に、昇圧開始時のＣ２＋の電圧上昇によるラッチアップの発生を抑制している。ダイオード８ｃは、Ｃ２＋−ＶＤＣ２間において、Ｃ２＋の接続端子から昇圧電圧ＶＤＣ２の出力端子に向かう方向が順方向となるように接続されている。
【００４６】
また、「アクティブマトリクス基板（表示パネル用基板）にモノリシックに形成される」とは、物理的プロセスおよび／または化学的プロセスにより、基板に直接素子が形成されることを意味し、半導体回路が基板に実装されることを含まない意である。本実施の形態においてダイオード８ａ〜８ｃは、画素を構成するアクティブ素子（薄膜トランジスタ）の形成工程を利用して形成されている。
【００４７】
ここで、図３〜図５を用いて、アクティブマトリクス基板１にモノリシックに形成されたダイオード８ａ〜８ｃの具体的構成について、アクティブ素子の具体的構成と共に説明する。最初に、図３を用いて、アクティブ素子の具体的構成について説明する。図３は、アクティブマトリクス基板に形成されたアクティブ素子の一例を示す断面図である。
【００４８】
図３に示すように、アクティブ素子２２は、アクティブマトリクス基板のベース基板（ガラス基板）１６上に形成されている。図３の例では、アクティブ素子２２はｎ型の薄膜トランジスタ（ＴＦＴ）である。アクティブ素子２２は、ガラス基板１６上に形成されたシリコン膜２３を備えている。
【００４９】
シリコン膜２３の形成は、ガラス基板１６上へのプラズマＣＶＤ等を用いたシリコン膜の成膜、フォトリソグラフィ法によるレジストパターンの形成、このレジストパターンをマスクとするエッチングによって行われる。なお、シリコン膜２３の種類は、特に限定されるものではない。シリコン膜２３は、アモルファスシリコン膜であっても良いし、それよりも電荷移動度が速いシリコン膜、例えばポリシリコン膜、低温ポリシリコン膜、又はＣＧ（連続粒界結晶）シリコン膜等であっても良い。
【００５０】
シリコン膜２３には、ＴＦＴのソース又はドレインとなるｎ型の半導体領域２４ａ及び２４ｃが形成されている。２４ｂは、ＴＦＴのチャネルとなるチャネル領域を示している。ｎ型の半導体領域２４ａ及び２４ｃの形成は、これらの形成領域が開口したレジストパターンを形成し、これをマスクとして、ヒ素等のｎ型不純物をイオン注入することによって行うことができる。
【００５１】
また、シリコン膜２３の上には、これを被覆するように、第１の層間絶縁膜１９ａが成膜されている。第１の層間絶縁膜１９ａの形成は、ＣＶＤ法によってシリコン窒化膜やシリコン酸化膜を成膜することによって行うことができる。更に、第１の層間絶縁膜１９ａの厚み方向においてチャネル領域２４ｂと重なる領域には、ゲート電極２５が設けられている。第１の層間絶縁膜１９ａのゲート電極２５の直下にある部分は、ゲート絶縁膜として機能している。
【００５２】
ゲート電極２５の形成は、第１の層間絶縁膜１９ａの上にＣＶＤ法等によってシリコン膜等の導電膜を成膜し、そして、レジストパターンの形成、及びこのレジストパターンをマスクとしたエッチングを実施することによって行うことができる。また、第１の層間絶縁膜１９ａの上には、ゲート電極２５を被覆するように第２の層間絶縁膜１９ｂが形成されている。第２の層間絶縁膜１９ｂの形成は、第１の層間絶縁膜１９ａの形成と同様に、ＣＶＤ法によってシリコン窒化膜やシリコン酸化膜を成膜することによって行うことができる。
【００５３】
更に、第１の層間絶縁膜１９ａ及び第２の層間絶縁膜１９ｂを貫通するようにコンタクトプラグ２６ａ及び２６ｂが形成されている。第２の層間絶縁膜１９ｂの上には、コンタクトプラグ２６ａ又は２６ｂに接続される電極パターン２７ａ及び２７ｂも形成されている。このように、アクティブ素子２２は、アクティブマトリクス基板１（図１参照）にモノリシックに形成されている。
【００５４】
次に、ダイオード８ａ〜８ｃの具体的構成について図４を用いて説明する。図４は、アクティブマトリクス基板に形成されたダイオードの一例を示す断面図である。図４に示すように、ダイオード８ａ〜８ｃも、アクティブ素子２２と同様に、ガラス基板１６上に形成されており、アクティブマトリクス基板１（図１参照）の一部を構成している。
【００５５】
ダイオード８ａ〜８ｃは、ガラス基板１１上に形成されたシリコン膜１７を備えている。シリコン膜１７の形成は、図３に示したアクティブ素子２２のシリコン膜２３の形成工程を利用して行われる。また、図４の例では、ダイオード８ａ〜８ｃは、ＰＩＮ型のダイオードであり、シリコン膜１７には、ｐ型の半導体領域（ｐ層）１８ａ、真性半導体領域（ｉ層）１８ｂ、及びｎ型の半導体領域（ｎ層）１８ｃが形成されている。
【００５６】
シリコン膜１７に形成された半導体領域のうち、ｎ層１８ｃの形成は、アクティブ素子２２のｎ型の半導体領域２４ａ及び２４ｃの形成工程を用いて行われる。また、ｐ層１８ａの形成は、アクティブマトリクス基板に設けられたｐ型の薄膜トランジスタ（図示せず）のｐ型の半導体領域の形成工程（レジストパターンの形成、ボロン等のｐ型不純物のイオン注入等）を利用して行われる。
【００５７】
また、ｉ層１８ｂは、ｎ層１８ｃ及びｐ層１８ａよりも電気的に中性な領域である。ｉ層１８ｂの形成は、それの不純物濃度が、ｎ層１８ｃの不純物濃度及びｐ層１８ａの不純物濃度より薄くなるように行われる。例えば、ｉ層１８ｂの形成は、ｐ層１８ａ及びｎ層１８ｃを形成するためのイオン注入時に、ｉ層１８ｂの形成領域にマスクを設けて、不純物が注入されないようにすることで行うことができる。
【００５８】
更に、シリコン膜１７が電気的に中性でない場合は、ｉ層１８ｂは、その形成領域にイオン注入を行うことによって形成される。この場合、アクティブ素子２２の形成工程におけるイオン注入工程や、他の薄膜トランジスタの形成工程におけるイオン注入工程の中から、最適な条件のものが選択される。
【００５９】
また、図４に示すように、シリコン膜１７の上面にも、これを被覆するように、図３に示したアクティブ素子２２と同様に、第１の層間絶縁膜１９ａと第２の層間絶縁膜１９ｂとが順に積層されている。更に、ダイオード８ａ〜８ｃにおいても、第１の層間絶縁膜１９ａ及び第２の層間絶縁膜１９ｂを貫通するようにコンタクトプラグ２０ａ及び２０ｂが形成されている。第２の層間絶縁膜１９ｂの上には、コンタクトプラグ２０ａ又は２０ｂに接続される電極パターン２１ａ及び２１ｂも形成されている。このように、ダイオード８ａ〜８ｃは、アクティブ素子２２の形成工程を利用して、アクティブマトリクス基板１（図１参照）にモノリシックに形成されている。
【００６０】
また、図４の例では、ダイオード８ａ〜８ｃは、ＰＩＮダイオードであるが、本実施の形態はこれに限定されるものではない。ダイオード８ａ〜８ｃは、図５に示すように、ＰＮダイオードであっても良い。なお、図５は、アクティブマトリクス基板に形成されたダイオードの他の例を示す断面図である。
【００６１】
このように、本実施の形態によれば、ダイオード８ａ〜８ｃは、アクティブマトリクス基板に設けられるアクティブ素子２２の形成工程を利用して形成できる。このため、本実施の形態によれば、ＦＰＣ基板にダイオードを実装する場合よりも低いコストで、ラッチアップ抑制用のダイオードを備えることができる。
【００６２】
上述した本実施の形態は、本発明の表示装置が液晶表示装置であり、表示パネル用基板が液晶表示装置を構成するアクティブマトリクス基板である例について示しているが、本発明はこれに限定されるものではない。本発明の表示パネル用基板は、昇圧回路が搭載される表示パネル用基板であれば、特に限定なく適用できる。また、本発明の表示装置は、液晶表示装置以外の表示装置であっても良い。例えば、本発明は、ＥＬ表示パネル用基板やＥＬ表示装置に適用することもできる。
【産業上の利用可能性】
【００６３】
以上のように本発明における表示パネル用基板は、液晶表示装置に代表される表示装置に適用できる。よって、本発明における表示パネル用基板及びそれを用いた表示装置は、産業上の利用可能性を有するものである。
【図面の簡単な説明】
【００６４】
【図１】図１は、本発明の実施の形態における表示パネル用基板及び表示装置の全体構成を示す斜視図である。
【図２】図２は、図１に示した表示パネル用基板の一部分を拡大して示す平面図である。
【図３】図３は、アクティブマトリクス基板に形成されたアクティブ素子の一例を示す断面図である。
【図４】図４は、アクティブマトリクス基板に形成されたダイオードの一例を示す断面図である。
【図５】図５は、アクティブマトリクス基板に形成されたダイオードの他の例を示す断面図である。
【図６】図６は、従来からのアクティブマトリクス方式の液晶表示装置の構成を示す構成図である。
【図７】図７は、図６に示した昇圧回路の一部分の回路構成を示す回路図である。
【図８】図８（ａ）は、図７に示した昇圧回路の充電動作を示す回路図であり、図８（ｂ）は、図７に示した昇圧回路の放電動作を示す回路図である。
【図９】図９は、図７に示した昇圧回路の一部分を示す断面図である。
【符号の説明】
【００６５】
１  アクティブマトリクス基板
２  液晶層
３  対向基板
４  液晶表示パネル
５  ゲートドライバＩＣ
６  データドライバＩＣ
７  電源ＩＣ（昇圧回路）
８ａ〜８ｃ  ラッチアップ抑制用のダイオード
９  フレキシブルプリント（ＦＰＣ）基板
１０  表示装置（液晶表示装置）
１１  ＩＣチップ
１２  バックライト
１３  導光板
１４  蛍光管
１５  ランプリフレクタ
１６  ガラス基板
１７、２３  シリコン膜
１８ａ  ｐ層
１８ｂ  ｉ層
１８ｃ  ｎ層
１９ａ  第１の層間絶縁膜
１９ｂ  第２の層間絶縁膜
２０ａ、２０ｂ、２６ａ、２６ｂ  コンタクトプラグ
２１ａ、２１ｂ、２７ａ、２７ｂ  電極パターン
２２  アクティブ素子（薄膜トランジスタ）
２４ａ、２４ｃ  ｎ型半導体領域
２４ｂ  チャネル領域
２５  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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