(57)【要約】      （修正有）【課題】集積回路装置における出力ドライバの駆動強度を制御するためのシステムおよび方法を提供する。【解決手段】集積回路装置における出力ドライバの駆動強度を制御するためのシステムおよび方法は、代表的な実施例において、不感帯を必要とすることなく単一の基準電圧および単一のコンパレータを用いる。この発明の技術は、出力電圧が常に、単一の基準電圧によって設定される目標レベルの駆動強度から最下位の１ビット以内にあることを保証する。【選択図】図２Ａ
2007129685.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置ドライバを制御する方法であって、
基準電圧を与えるステップと、
既知の負荷インピーダンスを駆動する前記ドライバの出力電圧を前記基準電圧と比較するステップと、
前記出力電圧が前記基準電圧に対してより大きい相対レベルおよびより小さい相対レベルのいずれであるかを判断するステップと、
前記ドライバの前記出力電圧を前記基準電圧に向けて調整するステップと、
２つの連続する判断動作において調整された前記出力電圧の前記基準電圧に対する相対レベルが互いに反対を示すまで、前記調整された出力電圧に対する比較および判断の動作を繰返すステップとを含む、方法。
【請求項２】
２つの連続する判断動作において前記調整された出力電圧の前記基準電圧に対する相対レベルが互いに同一を示すときに、前記ドライバの前記調整された出力電圧を前記基準電圧に向けてさらに調整するステップと、
前記調整された出力電圧に対する比較および判断の動作を繰返すステップとをさらに含む、請求項１に記載の方法。
【請求項３】
前記基準電圧は前記集積回路装置ドライバに対する単一の基準電圧である、請求項１に記載の方法。
【請求項４】
前記比較するステップは単一の集積回路比較ブロックによって行なわれる、請求項１に記載の方法。
【請求項５】
前記出力電圧は実質的に不感帯を有さない、請求項１に記載の方法。
【請求項６】
集積回路装置ドライバを制御するためのシステムであって、
基準電圧を与える手段と、
既知の負荷インピーダンスを駆動する前記ドライバの出力電圧を前記基準電圧と比較する手段と、
前記出力電圧が前記基準電圧に対してより大きい相対レベルおよびより小さい相対レベルのいずれであるかを判断する手段と、
前記ドライバの前記出力電圧を前記基準電圧に向けて調整する手段と、
２つの連続する判断動作において調整された前記出力電圧の前記基準電圧に対する相対レベルが互いに反対を示すまで、前記調整された出力電圧に対する比較および判断の動作を繰返す手段とを含む、システム。
【請求項７】
２つの連続する判断動作において前記調整された出力電圧の前記基準電圧に対する相対レベルが互いに同一を示すときに、前記ドライバの前記調整された出力電圧を前記基準電圧に向けてさらに調整する手段と、
前記調整された出力電圧に対する比較および判断の動作を繰返す手段とをさらに含む、請求項６に記載のシステム。
【請求項８】
前記基準電圧は前記集積回路装置ドライバに対する単一の基準電圧である、請求項６に記載のシステム。
【請求項９】
前記比較する手段は単一の集積回路比較ブロックによって行なわれる、請求項６に記載のシステム。
【請求項１０】
前記出力電圧は実質的に不感帯を有さない、請求項６に記載のシステム。
【請求項１１】
既知の負荷インピーダンスを駆動する装置ドライバの出力電圧レベルを調整する方法であって、
前記出力電圧レベルが基準電圧レベルよりも大きいか小さいかを判断するステップと、
前記出力電圧レベルを前記基準電圧レベルに向けて調整するステップと、
２つの連続する上記の動作が、前回の前記出力電圧レベルが前記基準電圧レベルよりも大きかった場合には今回は小さいことを示すまで、または前回の前記出力電圧レベルが前記基準電圧レベルよりも小さかった場合には今回は大きいことを示すまで、判断の動作を繰返すステップとを含む、方法。
【請求項１２】
前記２つの連続する上記の動作が、前回の前記出力電圧レベルが前記基準電圧レベルよりも小さかった場合に今回なおも小さいことを示すときに、または前回の前記出力電圧レベルが前記基準電圧レベルよりも大きかった場合に今回なおも大きいことを示すときに、前記出力電圧レベルを前記基準電圧レベルに向けてさらに調整するステップと、
調整された前記出力電圧レベルに対する判断の動作を繰返すステップとをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記基準電圧レベルは前記装置ドライバに対する単一の基準電圧レベルである、請求項１１に記載の方法。
【請求項１４】
前記判断するステップは単一の集積回路比較ブロックによって行なわれる、請求項１１に記載の方法。
【請求項１５】
前記出力電圧レベルは実質的に不感帯を有さない、請求項１１に記載の方法。
【請求項１６】
既知の負荷インピーダンスを駆動する装置ドライバの出力電圧レベルを調整するためのシステムであって、
前記出力電圧レベルが基準電圧レベルよりも大きいか小さいかを判断する手段と、
前記出力電圧レベルを前記基準電圧レベルに向けて調整する手段と、
２つの連続する上記の動作が、前回の前記出力電圧レベルが前記基準電圧レベルよりも大きかった場合には今回は小さいことを示すまで、または前回の前記出力電圧レベルが前記基準電圧レベルよりも小さかった場合には今回は大きいことを示すまで、判断の動作を繰返す手段とを含む、システム。
【請求項１７】
前記２つの連続する上記の動作が、前回の前記出力電圧レベルが前記基準電圧レベルよりも小さかった場合に今回なおも小さいことを示すときに、または前回の前記出力電圧レベルが前記基準電圧レベルよりも大きかった場合に今回なおも大きいことを示すときに、前記出力電圧レベルを前記基準電圧レベルに向けてさらに調整する手段と、
調整された前記出力電圧レベルに対する判断の動作を繰返す手段とをさらに含む、請求項１６に記載のシステム。
【請求項１８】
前記基準電圧レベルは前記装置ドライバに対する単一の基準電圧レベルである、請求項１６に記載のシステム。
【請求項１９】
前記判断する手段は単一の集積回路比較ブロックによって行なわれる、請求項１６に記載のシステム。
【請求項２０】
前記出力電圧レベルは実質的に不感帯を有さない、請求項１６に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
この発明は一般的に、集積回路（ＩＣ）装置の分野に関する。より特定的には、この発明は集積回路装置における出力ドライバの駆動強度を制御するためのシステムおよび方法に関する。
【背景技術】
【０００２】
ＤＲＡＭおよびプロセッサの速度が増加するにつれて、出力信号の忠実度を維持するために装置出力ドライバの駆動強度を較正する必要がでてきた。従来、駆動強度は、実際の駆動強度と所望の駆動強度との差に基づいて選択的に活性化または非活性化できる出力ドライブトランジスタにおいて２進加重レッグ（ｂｉｎａｒｙ  ｗｅｉｇｈｔｅｄ  ｌｅｇｓ）を用いることによって調整される。
【０００３】
プルアップドライバの駆動強度の測定および調整は、出力ノードを既知のインピーダンスを通じて接地に接続し、プルアップドライバを選択的にオンにすることによって行なわれる。次いで出力ノードの電圧が基準電圧と比較される。出力電圧が基準電圧よりも高いとき、出力プルアップトランジスタの強度は駆動強度の最下位の１ビット分減少される。電圧が基準電圧よりも低いとき、出力プルアップトランジスタの駆動強度は駆動強度の最下位の１ビット分増加される。駆動強度が特定の範囲内になるまでこのプロセスが続く。
【０００４】
プルダウンドライバの駆動強度の測定および調整は、出力ノードを既知のインピーダンスを通じて出力電源電圧に接続し、プルダウンドライバを選択的にオンにすることによって行なわれる。次いで出力ノードの電圧が基準電圧と比較される。出力電圧が基準電圧よりも高いとき、出力プルダウントランジスタの駆動強度は駆動強度の最下位の１ビット分増加される。電圧が基準電圧よりも低いとき、出力プルダウントランジスタの駆動強度は駆動強度の最下位の１ビット分減少される。駆動強度が特定の範囲内になるまでこのプロセスが続く。
【０００５】
典型的に、駆動される出力ノード電圧と基準電圧との比較は差動増幅器を用いて達成される。しかし、単一の差動増幅器および単一の基準電圧が用いられるとき、較正プロセスは収束せずに「発振する」状態がもたらされる。たとえば、出力電圧が基準電圧を下回ることに応答してプルアップドライバの駆動強度が増加される場合を考える。駆動強度が目標レベルに達すると、次の調整によって出力電圧は増加して基準電圧を超える。続いて次の比較によって駆動強度は前回増加されたのと同じ量だけ減少され、その後の比較では駆動強度が再び増加される。
【０００６】
こうした発振する状態を典型的に避けるための態様は、「不感帯（ｄｅａｄ−ｂａｎｄ）」で分離された２つの異なる基準電圧を有することによる。２つの差動増幅器が用いられ、一方は上側の基準電圧を第１の入力とし、出力ノードを第２の入力とし、第２の差動増幅器は下側の基準電圧を第１の入力とし、出力ノードを第２の入力とする。出力電圧の目標レベルは２つの基準電圧の中間に設定される。最下位ビット調整が不感帯の大きさよりも小さい電圧変化をもたらすようにすることで、調整によって出力電圧が一旦不感帯内になると較正プロセスは停止する。これは、出力電圧が不感帯内にあるときにはいずれの差動増幅器も駆動強度の増加または減少が必要であることを示さないからである。出力電圧が２つの基準レベルの間にあれば、調整は停止する。目標レベルに対する調整の精度は、２つの差動増幅器のオフセットの合計および２つの基準電圧の許容差の合計に相当する
ために必要な不感帯の大きさによって定められる。
【発明の開示】
【課題を解決するための手段】
【０００７】
発明の概要
単一の基準電圧および単一のコンパレータの使用によってもたらされる発振を、従来の不感帯によって分離される２つの基準電圧および２つのコンパレータの使用によってなくそうとする代わりに、この発明のシステムおよび方法は、発振を起こさせて、一旦発振状態が起こるとさらなる調整は必要ないという指示を与える。したがって、単一の基準電圧および単一のコンパレータを用いることができ、不感帯は必要ない。この発明の技術は、出力電圧が常に、単一の基準電圧によって設定される目標レベルの駆動強度から最下位の１ビット分の範囲内にあることを確実にする。このアプローチは１つのコンパレータおよび１つの基準電圧の固有の不確実性のみを有するため、従来の技術よりも正確である。
【０００８】
この発明のシステムおよび方法を実施するために、各検査サイクルは初めに２つの連続する比較を行なう。第１の比較の後、駆動強度の適切な調整が行なわれる。第２の比較が行なわれた後、排他的ＯＲ（ＸＯＲ）回路が用いられて、２つの連続する比較の結果が互いに反対であるかどうか、すなわち駆動強度を増加（または減少）させる指示の後に駆動強度を減少（または増加）させる指示が続いているかどうかが判断される。連続する比較が互いに反対であるとき、検査は終了する。連続する比較が互いに反対でないとき、第２の比較によって要求された調整が行なわれて、第３の比較が開始される。２つの連続する比較が互いに反対であると判断されてプロセスが終了するまで、このプロセスが続く。
【０００９】
ここに特に開示されるのは、集積回路装置ドライバを制御するためのシステムおよび方法であって、基準電圧を与えるステップと、既知の負荷インピーダンスを駆動するドライバの出力電圧を基準電圧と比較するステップと、出力電圧が基準電圧に対してより大きい相対レベルおよびより小さい相対レベルのいずれであるかを判断するステップと、出力電圧が基準電圧に向けて移動するようにドライバの駆動強度を調整するステップと、２つの連続する判断動作において調整された出力電圧の基準電圧に対する相対レベルが互いに反対を示すまで、調整された出力電圧に対する比較および判断の動作を繰返すステップとを含む、システムおよび方法である。より特定的な実施において、この発明のシステムおよび方法は、２つの連続する判断動作において調整された出力電圧の基準電圧に対する相対レベルが互いに同一を示すときに、ドライバの調整された出力電圧を基準電圧に向けてさらに調整するステップと、調整された出力電圧に対する比較および判断の動作を繰返すステップとをさらに含む。
【００１０】
また、ここに特定的に開示されるのは装置ドライバの出力電圧レベルを調整するためのシステムおよび方法であって、出力電圧レベルが基準電圧レベルよりも大きいか小さいかを判断するステップと、出力電圧レベルを基準電圧レベルに向けて調整するステップと、２つの連続する上記の動作が、前回の出力電圧レベルが基準電圧レベルよりも大きかった場合には今回は小さいことを示すまで、または前回の出力電圧レベルが基準電圧レベルよりも小さかった場合には今回は大きいことを示すまで、判断の動作を繰返すステップとを含む、システムおよび方法である。より特定的な実施において、この発明のシステムおよび方法は、２つの連続する上記の動作が、前回の出力電圧レベルが基準電圧レベルよりも小さかった場合に今回なおも小さいことを示すときに、または前回の出力電圧レベルが基準電圧レベルよりも大きかった場合に今回なおも大きいことを示すときに、出力電圧レベルを基準電圧レベルに向けてさらに調整するステップと、調整された出力電圧レベルに対する判断の動作を繰返すステップとをさらに含む。
【００１１】
添付の図面とともに好ましい実施例の以下の説明を参照することによって、この発明の
前述およびその他の特徴および目的、ならびにそれらを達成する態様がより明らかになり、この発明自体が最もよく理解されるであろう。
【発明を実施するための最良の形態】
【００１２】
代表的な実施例の説明
図１を参照すると、システム１０の例示的な機能ブロック図が示され、この発明の代表的な実施例がアプリケーションＩＣ１２および調整可能な出力ドライブを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）１４にどのように関わり得るかが例示される。ＶＣＣおよびＶＣＣＱはそれぞれライン１２０および１０６における論理およびドライバ電源電圧であり、示されるようなさまざまな回路ブロックに入力を与える。
【００１３】
例示的な出力ドライバブロック２２（ＤＲＩＶＥＲ）のプルアップ駆動強度は駆動強度制御信号ＰＧ＜０：５＞を通じて調整され、プルダウン駆動強度は駆動強度制御信号ＮＧ＜０：５＞を通じて調整される。６つの制御ビットが与えられるため、ドライバは６４種類の駆動強度が可能である。例示的な駆動調整制御ブロック２０（ＡＤＪＤＲＶ）は、駆動強度検査ブロック１００（ＤＲＡＭＣＨＫ、後続の図面に関して以下により詳しく説明する）から（それぞれライン２４４、２４８および２４６上の）信号ＡＬＬＯＫ、ＩＮＣＲＥＡＳＥ、およびＮＥＥＤＳＣＡＬ入力を受け、また出力ＮＧ＜０：５＞およびＰＧ＜０：５＞を有する。
【００１４】
ＤＲＡＭＣＨＫ回路１００の出力を特に参照して、ライン２４４上のＡＬＬＯＫが「ハイ」であるとき、駆動調整制御ブロック２０は駆動強度信号ＰＧ＜０：５＞またはＮＧ＜０：５＞に変化をもたらさない。ライン２４６上のＮＥＥＤＳＣＡＬが「ハイ」であるとき、駆動強度制御信号は、ライン２４８上の信号ＩＮＣＲＥＡＳＥがそれぞれ「ハイ」であるか「ロー」であるかに依存して駆動調整制御ブロック２０によって最下位の１ビット分だけ増加または減少される。例示的なコントローラブロック１８（ＣＯＮＴＲＯＬＬＥＲ）は、ＤＲＡＭＣＨＫ回路１００への入力として与えられる入力であるライン１０２上のＤＲＩＶＥ０、ライン１０４上のＤＲＩＶＥ１、ライン１１０上のＲＥＳＥＴ、およびライン１１４上のＲＥＦＶを有する。
【００１５】
回路１００は、ライン２２上の信号ＤＱＸに加えて、コントローラブロック１８の出力を入力として受取る。信号ＤＱＸはドライバ２２の出力と既知の負荷レジスタ１６（Ｒ）との接合部において生成される。例示の目的のために、レジスタ１６の他方の端子の、それぞれライン１０６上のドライバ供給（ＶＣＣＱ）または接地への接続を可能にするためのスイッチＳＷＱ２４およびＳＷＧ２６が示される。
【００１６】
駆動強度検査を実現するために、コントローラ１８はライン１０４上のＤＲＩＶＥ１またはライン１０２上のＤＲＩＶＥ０のいずれかを「ハイ」にすることにより、それぞれレジスタ１６を接地またはＶＣＣＱに選択的に接続し、ドライバ２２のプルアップまたはプルダウンドライバをオンにし、ＤＲＡＭＣＨＫ回路１００によるプルアップまたはプルダウン駆動強度検査を開始する。ＤＱＸライン１１２の電圧レベルがライン１１４の基準電圧ＲＥＦＶと比較され、駆動強度が特定の範囲内にあるかまたは変更の必要があるかに依存して、信号ＡＬＬＯＫ（ライン２４４）が「ハイ」になるか、または信号ＮＥＥＤＳＣＡＬ（ライン２４６）が「ハイ」になる。ライン２４６上のＮＥＥＤＳＣＡＬが「ハイ」になるとき、ライン２４８上の信号ＩＮＣＲＥＡＳＥの状態が駆動強度変更の方向を定め、駆動調整制御ブロック２０は駆動強度制御信号ＰＧ＜０：５＞またはＮＧ＜０：５＞に適切な変更を加える。
【００１７】
図２Ａおよび図２Ｂを付加的に参照すると、この発明の代表的なＤＲＡＭＣＨＫ回路１００実施例の概略図が示される。ここに見られるとおり、回路１００は不感帯の必要なく
単一の基準電圧（ＲＥＦＶ）およびコンパレータとともに実施され、ライン（またはノード）１０４上の信号ＤＲＩＶＥ１またはライン１０２上の信号ＤＲＩＶＥ０がそれぞれ「ハイ」になることによってプルアップおよびプルダウンドライバの駆動強度検査が開始される。なお、以下により詳細に説明する比較回路ブロック１２６の部分を除き、回路１００のすべての回路素子はＶＣＣのグローバル論理電源レベルに結合される。
【００１８】
論理電源電圧ＶＣＣおよび出力ドライバ電源入力ＶＣＣＱに加えて、回路１００はそれぞれライン１１０、１１２および１１４上の入力ＲＥＳＥＴ、ＤＱＸおよびＲＥＦＶを受取る。ライン１０８上の内部で生成される信号ＡＬＬＯＫＰＤおよびライン１１０上のＲＥＳＥＴ信号はＮＯＲゲート１１６に対する入力を与え、ＮＯＲゲート１１６の出力は一連のシフトレジスタ１１８０から１１８３のクリアバー（ＣＬＲＢ）入力に結合される。ライン１１２は、較正されるドライバと、検査サイクルの間ドライバによって駆動される既知のインピーダンスとの間の接合部に外部から接続される。
【００１９】
図４に関して以下により詳細に説明される比較回路ブロック１２６の“ＩＮ”入力はライン１１２に結合され、ＲＥＦＶ入力はライン１１４に結合され、ＶＣＣＱ入力はライン１０６に結合され、ＳＡＭＥＮ入力はライン１４４上のＤＲＡＭＳＡＭ信号を受けるように結合される。比較回路ブロック１２６はライン１２８上の出力においてＳＡＮＤＨ信号を生成し、それをシフトレジスタ１１８１および１１８３の“ＩＮ”端子に与える。シフトレジスタ１１８０および１１８２の“ＩＮ”端子はそれぞれ、ライン１０４上のＤＲＩＶＥ１信号およびライン１０２上のＤＲＩＶＥ０信号を受けるように結合される。
【００２０】
回路１００はワンショット（ｏｎｅ−ｓｈｏｔ）１３０をさらに含み、ワンショット１３０は入力ＮＯＲゲート１３２を含み、入力ＮＯＲゲート１３２もライン１０４上のＤＲＩＶＥ１信号およびライン１０２上のＤＲＩＶＥ０信号を受けるように結合される。ＮＯＲゲート１３２の出力は、反転遅延ライン１３６への入力のためにインバータ１３４を通じて反転される。反転遅延ライン１３６およびインバータ１３４の出力はＮＡＮＤゲート１３８に入力として供給されることにより、ライン１４０上のＳＡＭＰＬＳ信号を与える。ライン１４０上のＳＡＭＰＬＳ信号は、図３に関して以下により詳細に説明されるＤＲＡＭＳＡＭ回路ブロック１４２、ならびにラッチ１６８、１８６および２３８（図２Ｂ）に入力として与えられる。前述のとおり、ＤＲＡＭＳＡＭ回路ブロック１４２はライン１４４上のＤＲＡＭＳＡＭ出力およびライン１４６上のＳＥＴＤＲＡＭ出力を与える。
【００２１】
ライン１４６上のＳＥＴＤＲＡＭ信号は２入力ＮＡＮＤゲート１４８の１つの入力として与えられ、２入力ＮＡＮＤゲート１４８の他の入力はＤＲＩＶＥ１信号を受けるようライン１０４に結合される。ＮＡＮＤゲート１４８の出力はインバータ１５０を通じて反転されて、シフトレジスタ１１８０および１１８１のＣＬＫ入力にＣＬＫ１信号を与える。類似の態様で、ライン１４６上のＳＥＴＤＲＡＭ信号は別の２入力ＮＡＮＤゲート１５２の１つの入力として与えられ、２入力ＮＡＮＤゲート１５２の他の入力はＤＲＩＶＥ０信号を受けるようライン１０２に結合される。ＮＡＮＤゲート１５２の出力も同様にインバータ１５４を通じて反転され、シフトレジスタ１１８２および１１８３のＣＬＫ入力にＣＬＫ０信号を与える。
【００２２】
２入力ＮＡＮＤゲート１５６の１つの入力はライン１０４に結合され、別の入力はライン１５８上のＰＵＯＫ信号を受けるように結合される（特に図２Ｂを参照）。別の２入力ＮＡＮＤゲート１６０の１つの入力はライン１０２に結合され、別の入力はライン１６２上のＰＤＯＫ信号を受けるように結合される（図２Ｂを参照）。ＮＡＮＤゲート１５６および１６０の出力がＮＡＮＤゲート１６４への入力として与えられることにより、ラッチ１６８の“Ｄ”入力に対するライン１６６上のＯＫ信号が与えられる。ライン１５８上のＰＵＯＫ信号はインバータ１７０を通じて反転されることにより、２入力ＮＡＮＤゲート
１７２への入力としてのＰＵＯＫＢ信号を与え、２入力ＮＡＮＤゲート１７２の他の入力はライン１０４に結合される。同様に、ライン１６２上のＰＤＯＫ信号はインバータ１７４を通じて反転されることによって２入力ＮＡＮＤゲート１７６の１つの入力に対する入力ＰＤＯＫＢを与え、２入力ＮＡＮＤゲート１７６の他の入力はライン１０２に結合される。ラッチ１６８、１８６および２３８（図２Ｂ）のＣＬＫ入力は、１３個のインバータの列１８０の出力におけるライン１７８上のＳＥＴＬＡＴ信号を受けるように結合され、列１８０の入力はライン１４６上のＳＥＴＤＲＡＭ信号を受けるように結合される。
【００２３】
２入力ＮＡＮＤゲート１８２の入力はＮＡＮＤゲート１７２および１７６の出力に結合され、ラッチ１８６の“Ｄ”入力への入力のためのライン１８４上のＮＤＣＡＬ信号を与える。ラッチ１８６はライン１８８上のＮＤＣＡＬＰＤ信号を生成し、ラッチ１６８はライン１０８上のＡＬＬＯＫＰＤ信号を与える。ＮＡＮＤゲート１７２の出力はまた、インバータ１９０を通じて反転されることによって２入力ＮＡＮＤゲート１９４に１つの入力を与え、２入力ＮＡＮＤゲート１９４の出力は別の２入力ＮＡＮＤゲート１９８の１つの入力に結合される。同様に、ＮＡＮＤゲート１７６の出力もインバータ１９２を通じて反転されることによって２入力ＮＡＮＤゲート１９６に１つの入力を与え、２入力ＮＡＮＤゲート１９６の出力はＮＡＮＤゲート１９８の他方の入力に結合される。ライン２００上の信号ＩＮＣＲＳはＮＡＮＤゲート１９８の出力において取得される。
【００２４】
ＤＲＶ１ＳＦＴシフトレジスタ１１８０のＱ０およびＱ１出力はそれぞれ２入力ＮＡＮＤゲート２０２にＤＲＶ１０およびＤＲＶ１１入力を与え、２入力ＮＡＮＤゲート２０２はライン２０４上のＥＮＯＫＰＵＢ信号を与える。ＰＵＳＨＦＴシフトレジスタ１１８１のＱ０およびＱ１出力はそれぞれライン２０６および２０８上のＰＵＳ０およびＰＵＳ１信号を与える。ライン２０６上のＰＵＳ０信号はインバータ２１０を通じて反転されることによってＮＡＮＤゲート１９４に残りの入力を与える。ＤＲＶ０ＳＦＴシフトレジスタ１１８２のＱ０およびＱ１出力はそれぞれ２入力ＮＡＮＤゲート２１２にＤＲＶ０１０およびＤＲＶ０１入力を与え、２入力ＮＡＮＤゲート２１２はライン２１４上のＥＮＯＫＰＤＢ信号を与える。ＰＤＳＨＦＴシフトレジスタ１１８３のＱ０およびＱ１出力はそれぞれライン２１６および２１８上のＰＤＳ０およびＰＤＳ１信号を与える。ライン２１６上のＰＤＳ０信号はＮＡＮＤゲート１９６に対する残りの入力に与えられる。
【００２５】
図２Ｂを特に参照すると、回路１００は、１対の排他的ＯＲ（ＸＯＲ）論理ブロック２２０（ＰＵＸＯＲ）および２２２（ＰＤＸＯＲ）をさらに含む。論理ブロック２２０はライン２０６および２０８に結合されることによってそれぞれＰＵＳ０およびＰＵＳ１信号を受ける。ＰＵＳ０信号はインバータ２２４Ｕによって反転され、ＰＵＳ１信号はインバータ２２６Ｕを通じて反転される。インバータ２２４Ｕの出力は２入力ＮＡＮＤゲート２２８Ｕの一方の入力に結合され、２入力ＮＡＮＤゲート２２８Ｕの他方の入力にはライン２０８上のＰＵＳ１信号が結合される。同様に、インバータ２２６Ｕの出力は２入力ＮＡＮＤゲート２３０Ｕの一方の入力に結合され、２入力ＮＡＮＤゲート２３０Ｕの他方の入力にはライン２０６上のＰＵＳ０信号が結合される。ＮＡＮＤゲート２２８Ｕおよび２３０Ｕの出力は２入力ＮＡＮＤゲート２３２Ｕに入力として与えられ、２入力ＮＡＮＤゲート２３２Ｕの出力はインバータ２３４Ｕの入力に結合される。インバータ２３４Ｕの出力は２入力ＮＯＲゲート２３６Ｕの１つの入力に結合され、２入力ＮＯＲゲート２３６Ｕの他の入力はライン２０４上のＥＮＯＫＰＵＢ信号を受けるように結合される。前述のとおり、ＮＯＲゲート２３６Ｕの出力はライン１５８上のＰＵＯＫ信号を生成する。
【００２６】
類似の態様で、論理ブロック２２２はライン２０６および２０８に結合されることによってそれぞれＰＤＳ０およびＰＤＳ１信号を受ける。ＰＤＳ０信号はインバータ２２４Ｄによって反転され、ＰＤＳ１信号はインバータ２２６Ｄを通じて反転される。インバータ２２４Ｄの出力は２入力ＮＡＮＤゲート２２８Ｄの一方の入力に結合され、２入力ＮＡＮ
Ｄゲート２２８Ｄの他方の入力にはライン２１８上のＰＤＳ１信号が結合される。同様に、インバータ２２６Ｄの出力は２入力ＮＡＮＤゲート２３０Ｄの一方の入力に結合され、２入力ＮＡＮＤゲート２３０Ｄの他方の入力にはライン２１６上のＰＤＳ０信号が結合される。ＮＡＮＤゲート２２８Ｄおよび２３０Ｄの出力は２入力ＮＡＮＤゲート２３２Ｄに入力として与えられ、２入力ＮＡＮＤゲート２３２Ｄの出力はインバータ２３４Ｄの入力に結合される。インバータ２３４Ｄの出力は２入力ＮＯＲゲート２３６Ｄの１つの入力に結合され、２入力ＮＯＲゲート２３６Ｄの他の入力はライン２１４上のＥＮＯＫＰＤＢ信号を受けるように結合される。前述のとおり、ＮＯＲゲート２３６Ｄの出力はライン１６２上のＰＤＯＫ信号を生成する。
【００２７】
ラッチ２３８も例示されており、ラッチ２３８は“Ｄ”入力においてライン２００上のＩＮＣＲＳ信号を受け、ＣＬＲＢ入力においてライン１４０上のＳＡＭＰＬＳ信号を受け、ＣＬＫ入力においてライン１７８上のＳＥＴＬＡＴ信号を受ける。ラッチ２３８のＱ出力はＩＮＣＰＤ信号を与える。以下により詳細に説明するとおり、ラッチ１６８、１８６（図２Ａ）および２３８の出力がいくつかのバッファ２４２に与えられることにより、ライン２４４上のＡＬＬＯＫ信号、ライン２４６上のＮＥＥＤＳＣＡＬ信号およびライン２４８上のＩＮＣＲＥＡＳＥ信号がそれぞれ生成される。
【００２８】
動作において、回路１００は先に説明したこの発明の「発振する方法」の実施を含む。回路１００は最初にライン１１０上の入力“ＲＥＳＥＴ”によってリセットされる。プルアップドライバの駆動強度検査は、既知のインピーダンスを接地からライン１１２上の入力ＤＱＸに接続し、プルアップドライバを「オン」にし、かつライン１０４上のＤＲＩＶＥ１信号が「ハイ」になることによって開始される。プルダウンドライブの駆動強度検査は、既知のインピーダンスをＶＣＣＱからライン１１２上の入力ＤＱＸに接続し、プルダウンドライバを「オン」にし、かつライン１０２上のＤＲＩＶＥ０信号が「ハイ」になることによって開始される。ＤＲＩＶＥ１およびＤＲＩＶＥ０はけっして同時に「ハイ」にならない。
【００２９】
ＤＲＩＶＥ１またはＤＲＩＶＥ０信号のいずれかが「ハイ」になるとき、ワンショット回路１３０はＳＡＭＰＬＳライン１４０上に負のパルスを生成する。このパルスによって、ＤＲＡＭＳＡＭ回路ブロック１４２によってノード（またはライン）１４４上に正の信号が生成される。ノード１４４上の正の信号は、駆動されるノードＤＱＸ１１２のレベルをノードＲＥＦＶ１１４上の基準信号と比較する比較回路ブロック１２６をイネーブルにする。ノードＤＲＡＭＳＡＭ１４４上の正の信号の持続時間は、比較回路ブロック１２６が安定して正確な比較を行なうことを可能にするために十分な長さである。ライン１４４上のＤＲＡＭＳＡＭ信号が「ロー」になるとき、比較の結果は比較回路ブロック１２６中にラッチされ、ＳＡＮＤＨノード１２８上に出力される。
【００３０】
また、ライン１４４上のＤＲＡＭＳＡＭ信号が「ロー」になった後、ノードＳＥＴＤＲＡＭ１４６に遅延された正のパルスが生成されて、信号ＤＲＩＶＥ１またはＤＲＩＶＥ０が「ハイ」であるかどうかに依存して、信号ＳＡＮＤＨの状態を２段シフトレジスタ（“ｓｈｆｔ２”）ＰＵＳＨＦＴ１１８１またはシフトレジスタＰＤＳＨＦＴ１１８３のいずれかにシフトさせる。ＳＥＴＤＲＡＭライン１４６上のパルスはまた、ＤＲＩＶＥ１またはＤＲＩＶＥ０が「ハイ」であるかどうかにそれぞれ依存して、ＤＲＩＶＥ１の状態を２段シフトレジスタＤＲＶ１ＳＦＴ１１８０にシフトさせるか、またはＤＲＩＶＥ０の状態をシフトレジスタＤＲＶ０ＳＦＴ１１８２にシフトさせる。
【００３１】
ＲＥＳＥＴ信号の表明の際、およびライン１０８上の信号ＡＬＬＯＫＰＤが「ハイ」になることによって示されるように検査が終了されるごとに、４つの２ビットシフトレジスタ１１８０−１１８３はクリアされる。前述のとおり、２つの２ビットシフトレジスタＤ
ＲＶ１ＳＦＴ１１８０およびＤＲＶ０ＳＦＴ１１８２はそれぞれＤＲＩＶＥ１およびＤＲＩＶＥ０の正への遷移を登録する。シフトレジスタがクリアされた後、ＤＲＩＶＥ１ライン１０４またはＤＲＩＶＥ０ライン１０２のいずれかにおいて２つの遷移が起こるまで、すなわち２つの駆動強度調整サイクルが開始されるまで、ノードＰＵＯＫ１５８およびＰＤＯＫ１６２上の信号はそれぞれノードＥＮＯＫＰＵＢ２０４およびＥＮＯＫＰＤＢ２１４上の信号によって「ロー」に保持されているため、ＸＯＲ比較はＯＫ指示を与えることができない。他の２つの２ビットシフトレジスタＰＵＳＨＦＴ１１８１およびＰＤＳＨＦＴ１１８３はノード１２８（ＳＡＮＤＨ）に現われる２つの連続する比較の結果を保存し、２つのＸＯＲ回路２２０および２２２に入力を与える。最後の２つの連続する比較の結果が互いに反対の指示であるか同じ指示であるかにそれぞれ依存して、ＸＯＲ回路２２０および２２２の出力が用いられて、ノードＯＫ１６６またはノードＮＤＣＡＬ１８４におけるハイ信号が生成される。
【００３２】
駆動が増加される必要があるか減少される必要があるかにそれぞれ依存して、シフトレジスタＰＵＳＨＦＴおよびＰＤＳＨＦＴのビットＱ０の状態を用いて、ライン２００上の信号ＩＮＣＲＳが「ハイ」であるか「ロー」であるかが判断される。しかし、ノード１８４上の信号ＮＤＣＡＬが「ハイ」でない限り実際の調整は起こらない。信号ＯＫ、ＮＤＣＡＬおよびＩＮＣＲＳは、ノードＳＥＴＬＡＴ１７８に発生する、ノードＳＥＴＤＲＡＭ１４６上のパルスのさらに遅延された信号によって各検査サイクルの最後にラッチされる。ラッチの出力はバッファ２４２によってバッファされ、出力信号ＡＬＬＯＫ、ＮＥＥＤＳＣＡＬおよびＩＮＣＲＥＡＳＥを与える。信号ＡＬＬＯＫＰＤが発生するとき、次の検査サイクルに備えてＮＯＲゲート１１６の出力によってシフトレジスタ１１８０から１１８３がリセットされる。３つのラッチ１６８、１８６および２３８は、ノードＳＡＭＰＬＳ１４０上のパルスによって各駆動検査サイクルの最初にクリアされる。
【００３３】
付加的に図３を参照すると、前の図面のＤＲＡＭＳＡＭ回路ブロック１４２の代表的な実施例のより詳細な概略的例示が示される。ＤＲＡＭＳＡＭ回路ブロック１４２の代表的な実施例は、供給電圧源および回路接地の間に結合される直列結合されたＰ−チャネルトランジスタ２５６ならびにＮチャネルトランジスタ２５８および２６０を含む。トランジスタ２５６および２５８のゲート端子はともに結合されてＳＡＭＰＬＥ入力１４０を形成し、それらの共通に結合されるドレイン端子はＴＩＭＥＲノード２６２を定める。トランジスタ２６０のゲートは供給電圧源に結合される。キャパシタ結合Ｐチャネルトランジスタ２６４はノード２６２を供給電圧ラインに結合し、キャパシタ結合Ｎチャネルトランジスタ２６６はノード２６２を回路接地に結合する。ノード２６２はインバータ２７０の入力およびＮチャネルトランジスタ２６８のドレイン端子にも結合されており、Ｎチャネルトランジスタ２６８のソースは回路接地に結合され、ゲート端子はインバータ２７０の出力に結合される。インバータ２７０と直列になった別のインバータ２７２がライン１４４上のＤＲＡＭＳＡＭ信号を与える。
【００３４】
インバータ２７０の出力は、直列接続されたインバータ２７４および２７６を通じて第１の反転遅延ライン２７８の入力にも結合され、第１の反転遅延ライン２７８は出力においてＡＤＪＤＥＬ信号を生成する。反転遅延ライン２７８の出力はインバータ２８０を通じて第２の反転遅延ライン２８２の入力にさらに結合される。第２の反転遅延ライン２８２の出力は信号ＡＤＪＷを生成し、信号ＡＤＪＷはインバータ２８０の出力とともに２入力ＮＡＮＤゲート２８４に入力を与える。ＮＡＮＤゲート２８４の出力はインバータ２８６を通じて反転されてノード１４６上のＳＥＴＤＲＡＭ信号を与える。
【００３５】
休止状態のとき、入力ＳＡＭＰＬＥ１４０は「ハイ」に保たれることによってＴＩＭＥＲノード２６２を「ロー」にし、ノード１４４上の出力ＤＲＡＭＳＡＭを「ロー」にする。反転遅延ライン“ＤＥＬＡＹＢ”２７８および２８２は、入力の遅延され反転された信
号を与えることによって、入力ＳＡＭＰＬＥの休止状態においてライン１４６上のＳＥＴＤＲＡＭも「ロー」であるようにする。
【００３６】
前述のとおり、駆動検査サイクルの最初に信号ＤＲＩＶＥ１またはＤＲＩＶＥ０のいずれかが「ハイ」になることにより、ＳＡＭＰＬＥライン１４０が信号ＳＡＭＰＬＳを介して短時間の間「ロー」になる。この負のパルスはＴＩＭＥＲノード２６２を「ハイ」に駆動し、ライン１４４上の出力ＤＲＡＭＳＡＭが「ハイ」になる。ＳＡＭＰＬＥ信号が「ハイ」状態に戻った後、ＴＩＭＥＲノード２６２は、ノード上の静電容量およびトランジスタ２６０を通る電流によって定められる速度で放電を始める。ノードが（信号ＴＩＭＥＲを入力として）インバータ２７０の閾値に達するとき、ＤＲＡＭＳＡＭ信号は「ロー」になる。ライン１４４上のＤＲＡＭＳＡＭ信号の「ハイ」の持続時間は、比較回路ブロック１２６が安定化するための十分な時間があるように設定される。ノード１４４上のＤＲＡＭＳＡＭ信号が「ハイ」になるとき、ＮＡＮＤゲート２８４の他方の入力が「ロー」になった後に反転遅延ライン回路２８２の出力（ＡＤＪＷ）が「ハイ」になる。よって、ノード１４６上のＳＥＴＤＲＡＭ信号は「ロー」のままとなる。ＤＲＡＭＳＡＭ信号が「ロー」になるとき、ライン１４６上のＳＥＴＤＲＡＭ信号は、反転遅延ライン回路２７８（ＡＤＪＤＥＬ）を通じた遅延によって設定される遅延の後に「ハイ」になる。ＳＥＴＤＲＡＭ信号の「ハイ」の持続時間は、反転遅延ライン回路２８２を通じた遅延によって設定される。前述のとおり、ＳＥＴＤＲＡＭノード１４６上のパルスが用いられてシフトレジスタ１１８０から１１８３にデータがシフトされ、このパルスがさらに遅延されることによってノード１７８上の信号ＳＥＴＬＡＴが生成されてラッチ１６８、１８６および２３８を設定する。
【００３７】
付加的に図４を参照すると、図２Ａの比較回路ブロック１２６の代表的な実施例のより詳細な概略的例示が示される。比較回路ブロック１２６は、ライン１４４上のＳＡＭＥＮ信号およびノード１０６上のＶＣＣＱ電圧レベルを入力として受けるレベルシフト回路３０２を含む。ＳＡＭＥＮ信号は論理電源レベルＶＣＣと接地との間で揺れる。レベルシフト回路３０２はノード３０４（ＳＡＭＥＮＳ）および３０６（ＳＡＭＥＮＳＢ）にそれぞれ相補の出力ＯＵＴおよびＯＵＴＢを与える。信号ＳＡＭＥＮＳおよびＳＡＭＥＮＳＢは、出力ドライバ電源レベルＶＣＣＱと接地との間で揺れる。このレベルシフトが必要なのは、一般的にライン１１２上の信号ＩＮは論理電源レベルよりも高くなることがあり、送信ゲート３４０および３４２は信号ＳＡＭＥＮＤＥＬおよびＳＡＭＥＮＳＢがＶＣＣＱと接地との間で揺れない限り適切に機能しないためである。
【００３８】
ノード３０４は、ＶＣＣＱおよび回路接地の間に結合された直列結合されたＰチャネルトランジスタ３０８およびＮチャネルトランジスタ３１０を含むインバータの入力に結合される。このインバータの出力は、ライン３１２上の信号ＳＡＭＥＮＳＢＤを与える。同様に、ノード３０６は、ＶＣＣＱおよび回路接地の間に結合された直列結合されたＰチャネルトランジスタ３１４およびＮチャネルトランジスタ３１６を含む別のインバータの入力に結合される。このインバータの出力は、ライン３１８上の信号ＳＡＭＥＮＳＤを与える。
【００３９】
ここに示されるとおり、直列結合されたＰチャネルトランジスタ３２０、３２２が直列結合されたＮチャネルトランジスタ３２４、３２６とともにＶＣＣＱと回路接地との間に結合される。ノード３１２はトランジスタ３２４のゲートに結合され、ノード３１８はトランジスタ３２２のゲートに結合される。以下により詳細に説明するとおり、トランジスタ３２０および３２６のゲート端子はノード３５０においてともに結合される。トランジスタ３２２および３２４の中間の出力ノードは、ＶＣＣおよび回路接地の間に結合された直列結合されたＰチャネルトランジスタ３２８、３３０およびＮチャネルトランジスタ３３２、３３４の列の出力ノードに結合される。この同じ出力ノードが、やはりＶＣＣおよ
び回路接地の間に結合された直列結合されたＰチャネルトランジスタ３３６およびＮチャネルトランジスタ３３８を含む別のインバータのゲートに結合される。ノード１２８におけるこのインバータの出力はＯＵＴ信号を与える。またここに示されるとおり、トランジスタ３２８のゲートはノード３１２に結合され、トランジスタ３３４のゲート端子はノード３１８に結合される。
【００４０】
ライン１１２上のＤＱＸ信号を受けるための比較回路ブロック１２６のＩＮ端子は、ノード３５０への選択的結合のために第１のＣＭＯＳパス（または送信）ゲート３４０に適用される。同様に、ライン１１４上の比較回路ブロック１２６のＲＥＦＶ入力端子は、選択的結合のための別のＣＭＯＳパスゲート３４２を通じてノード３５２に結合される。パスゲート３４０、３４２のＰチャネル装置のゲート端末はともに、ＶＣＣＱおよび回路接地の間に結合された直列結合されたＰチャネルトランジスタ３４４およびＮチャネルトランジスタ３４６を含むインバータの入力において、信号ＳＡＭＥＮＳＢに結合される。このインバータの出力は、パスゲート３４０、３４２のＮチャネル装置のゲート端子に結合される。
【００４１】
Ｐチャネルトランジスタ３５４およびＮチャネルトランジスタ３５６ならびにＰチャネルトランジスタ３５８およびＮチャネルトランジスタ３６０を含む１対の相互結合されたインバータを含むラッチ回路が、ノードＰＴＡＩＬおよびＴＡＩＬの間に結合される。ここに示されるとおり、このラッチ回路はノード３５０および３５２の間に結合される。Ｐチャネルトランジスタ３６２はノードＰＴＡＩＬをＶＣＣＱに結合し、そのゲート端末はライン３０４に結合される。類似の態様で、Ｎチャネルトランジスタ３６４はノードＴＡＩＬを回路接地に結合し、そのゲート端末はノード３０６に結合される。直列結合されたＰチャネルトランジスタ３６６、３６８およびＮチャネルトランジスタ３７０、３７２がＶＣＣＱおよび回路接地の間に結合されて、負荷出力と結合とのバランスをとるために含まれる。ノード３５２はトランジスタ３６６および３７２のゲート端子に結合され、トランジスタ３６８および３７０のゲート端子はそれぞれノード３１８および３１２に結合される。
【００４２】
比較回路ブロック１２６の代表的な実施例として、標準的な差動増幅器よりも必要とされる電力が少なくて感度が良いことから、本質的に「ゲート駆動フリップフロップ（ｇａｔｅｄ  ｆｌｉｐ−ｆｌｏｐ）」であるものが用いられる。ノード１４４上の入力信号ＳＡＭＥＮはレベルシフタ回路３０２（ＬＶＬＳＨ）によってレベルシフトされ、ＳＡＭＥＮが「ハイ」になるとき、差動入力は送信ゲート３４０、３４２を通じてラッチのノード３５０（ＤＦＦ）および３５２（ＤＦＦＢ）に接続される。十分な安定時間の後、ノード３５０および３５２は差動入力と同じ電位になる。ＳＡＭＥＮが「ハイ」になるとき、フリップフロップの前の状態もノード１２８における出力においてラッチされる。その後ノード１４４上の信号ＳＡＭＥＮが「ロー」になることによって、ノード３５０（ＤＦＦ）および３５２（ＤＦＦＢ）が入力から分離され、これら２つのノード間の差動電圧によって定められる状態においてフリップフロップがラッチする。次いで、ＳＡＭＥＮ信号が「ロー」になるとき、フリップフロップの新たな状態が出力ノード１２８に送られる。
【００４３】
付加的に図５Ａおよび図５Ｂを参照すると、それぞれプルアップおよびプルダウン検査に対する、図２Ａおよび図２Ｂの回路１００の形をとるこの発明の代表的な実施例の動作の機能シミュレーションが示される。これらの図面において、１つはプルアップ検査（ＤＲＩＶＥ１）、１つはプルダウン検査（ＤＲＩＶＥ０）に対する、回路１００の動作を示す２つのシミュレーションが例示される。シミュレーションの１番上の線はＤＱＸライン１１２のレベルを示しており、これは代表的な実施例において０．９ボルトに設定されてもよい基準電圧の上下への変移を有する。上から４番目の線は、各駆動強度検査の最後に発生するライン１４６上のパルスＳＥＴＤＲＡＭの発生を例示する。各駆動強度検査に対
するシミュレーションに、比較回路ブロック１２６によって行なわれる判断がマーク付けされる。連続する判断が互いに反対である（かつ、最後のＯＫ指示から少なくとも２回の駆動強度検査が開始されている）ためにＯＫ指示が与えられるべき場合は、シミュレーションにＯＫがマーク付けされる。ＩＮＣＲＥＡＳＥまたはＤＥＣＲＥＡＳＥの指示が意味を持つのは、ＮＥＥＤＳＣＡＬが「ハイ」のときだけである。ＮＥＥＤＳＣＡＬが「ハイ」でありかつＩＮＣＲＥＡＳＥが「ロー」であるときに、ＤＥＣＲＥＡＳＥの指示が示される。ＤＲＩＶＥ１およびＤＲＩＶＥ０シミュレーションに対するＤＱＸのレベルは同じであるため、２つの場合に対して必要とされるＩＮＣＲＥＡＳＥ／ＤＥＣＲＥＡＳＥ指示は全く反対である。
【００４４】
この発明の原理について特定の回路実施とともに上記に説明したが、前述の説明は例示のためにのみ行なわれるものであってこの発明の範囲を制限するものではないことが明らかに理解される。特に、前述の開示の教示は関連技術における当業者に他の変更を示唆することが認められる。こうした変更は、ここに説明した特徴の代わりまたはそれに加えて用いられてもよい、それ自体が既に公知の他の特徴を含んでもよい。本願においては特徴の特定の組合せに対して請求項が示されているが、この開示の範囲は、いずれかの請求項において現在請求されるものと同じ発明に関係するか否か、およびこの発明が直面するものと同じ技術的課題のいずれかまたはすべてを緩和するか否かに関わらず、関連技術における当業者にとって明らかとなる例示的もしくは暗黙的に開示されるあらゆる新しい特徴もしくは特徴のあらゆる新しい組合せ、またはそのあらゆる一般化もしくは変更を含むことが理解されるべきである。これによって出願人は、本願または本願に由来するあらゆるさらなる出願の手続きの際に、こうした特徴および／またはこうした特徴の組合せに対する新たな請求項を示す権利を保有する。
【００４５】
ここで用いられる「含む（“ｃｏｍｐｒｉｓｅｓ”、“ｃｏｍｐｒｉｓｉｎｇ”）」という用語またはそのあらゆる他の変形は、非排他的包含をカバーすることが意図されるものであって、特定の構成要素の説明を含むプロセス、方法、物品または装置は、それらの構成要素のみを含む必要はなく、明白に説明されていない、またはこうしたプロセス、方法、物品もしくは装置に固有のものではない他の構成要素を含んでもよい。本願におけるどの説明も、あらゆる特定の構成要素、ステップまたは機能が特許請求の範囲に含まれる必要のある必須の構成要素であることを意味していると解されるべきではなく、特許される内容の範囲は許可される請求項によってのみ定められる。さらに、添付の請求項はいずれも、「手段（“ｍｅａｎｓ  ｆｏｒ”）」という表現が用いられて後に分詞が続かない限り、米国特許法第１１２条６項を行使することが意図されるものではない。
【図面の簡単な説明】
【００４６】
【図１】アプリケーションＩＣおよび調整可能な出力ドライブを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）にこの発明の代表的な実施例がどのように関わり得るかを示す、システムの例示的な機能ブロック図である。
【図２Ａ】不感帯の必要なく単一の基準電圧およびコンパレータとともに実施される、この発明の代表的な実施例を図２Ｂとともに概略的に例示する図であって、ここでプルアップおよびプルダウンドライバの駆動強度検査はそれぞれ信号ＤＲＩＶＥ１およびＤＲＩＶＥ０が「ハイ」になることによって開始される。
【図２Ｂ】不感帯の必要なく単一の基準電圧およびコンパレータとともに実施される、この発明の代表的な実施例を図２Ａとともに概略的に例示する図であって、ここでプルアップおよびプルダウンドライバの駆動強度検査はそれぞれ信号ＤＲＩＶＥ１およびＤＲＩＶＥ０が「ハイ」になることによって開始される。
【図３】前の図面のＤＲＡＭＳＡＭ回路ブロックの代表的な実施例のより詳細な概略的例示を示す図である。
【図４】図２Ａの比較回路ブロックの代表的な実施例のより詳細な概略的例示を示す図である。
【図５Ａ】プルアップ検査に対する、図２Ａおよび図２Ｂのこの発明の代表的な実施例の動作の機能的シミュレーションを示す図である。
【図５Ｂ】プルダウン検査に対する、図２Ａおよび図２Ｂのこの発明の代表的な実施例の動作の機能的シミュレーションを示す図である。
【符号の説明】
【００４７】
１００  ＤＲＡＭＣＨＫ回路、１２６  比較回路ブロック、１３０  ワンショット、１３６  反転遅延ライン、１６８、１８６、２３８  ラッチ。
【図１】
2007129685.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2007129685.tif 000009