(57)【要約】【課題】ＳＯＩ構造を備えた半導体基板および半導体装置において、寄生ＭＯＳの発生や、ゲート絶縁膜の信頼性劣化を少なくすることのできる半導体基板の製造方法、半導体装置の製造方法、および半導体装置を提供すること。【解決手段】ＬＯＣＯＳ膜４の膜厚制御が可能なため、バルクシリコンウエハ１の上面１ＡからＬＯＣＯＳ膜４の上面までの高さＨを、予め上面１ＡからＳＯＩ構造５のシリコン層５２の上面までの高さｈより高く制御して形成する。このため、ＳＯＩ構造のシリコン層上の支持体をエッチングする量や時間が高さＨによって制御でき、ウェットエッチングのばらつきを抑えることができる。これにより、シリコン層５２の上面を露出するとき、シリコン層５２の角部が露出することを少なくできる。したがって、寄生ＭＯＳの発生やゲート絶縁膜の信頼性劣化を少なくすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基材上にＬＯＣＯＳ膜で分離されたＳＯＩ構造領域を有し、この領域にＳＯＩ構造を備えた半導体基板の製造方法であって、
前記半導体基材の上面からＬＯＣＯＳ膜の上面までの高さを、前記半導体基材の上面から前記ＳＯＩ構造の上面までの高さより高く形成するＬＯＣＯＳ膜形成工程と、
前記半導体基材上の前記ＳＯＩ構造領域にシリコンゲルマニウム層およびシリコン層をエピタキシャル成長により形成し、前記ＬＯＣＯＳ膜表面には多結晶シリコン膜を形成するエピタキシャル成長工程と、
前記ＳＯＩ構造に用いる前記シリコン層を支持する支持体用の穴を形成する支持体穴形成工程と、
前記半導体基材上に前記支持体を形成する支持体形成工程と、
前記支持体の下方に位置する前記シリコンゲルマニウム層および前記シリコン層に露出した側面を形成する側面露出工程と、
側面が露出された前記シリコンゲルマニウム層を除去し空洞部を形成する空洞部形成工程と、
前記空洞部に埋め込み絶縁層を形成し、ＳＯＩ構造を形成するＳＯＩ構造形成工程と、
前記半導体基材上面全体に被覆絶縁膜を形成し、前記多結晶シリコン膜をストッパーとして用いて、前記被覆絶縁膜を平坦化処理する平坦化処理工程と、
前記ＳＯＩ構造の前記シリコン層の上面をエッチングにより露出するシリコン層上面露出工程とを含む
ことを特徴とする半導体基板の製造方法。
【請求項２】
請求項１に記載の半導体基板の製造方法を行った後に、前記ＳＯＩ構造領域の前記ＳＯＩ構造上およびその周辺の被覆絶縁膜上に、ゲート電極を形成する工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基材上にＬＯＣＯＳ膜で分離されたＳＯＩ構造領域を有し、この領域にＳＯＩ構造を備えた半導体装置であって、
前記半導体基材の上面からＬＯＣＯＳ膜の上面までの高さが、前記半導体基材の上面から前記ＳＯＩ構造の上面までの高さより高く形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法、半導体装置の製造方法、および半導体装置に関し、特に、半導体基板にＳＯＩ（Silicon  On  Insulator）構造を形成する技術に関するものである。
【背景技術】
【０００２】
ＳＯＩ構造の上に形成された電界効果型トランジスタは、バルクシリコンウエハ上に形成される電界効果型トランジスタと比較して接合容量、つまりソース領域・ドレイン領域との基板間容量が、小さいことから、半導体装置の低消費電力化、高速動作化が可能であることなどの大きな利点を有している。
そして、大きい消費電力を負荷して駆動できるなどの利点を有するバルクシリコンウエハ上に形成されるトランジスタと、ＳＯＩ構造の上に形成されるトランジスタとを備えた、混載型の半導体装置が知られている。
一方、素子分離する方法として、ＬＯＣＯＳ（Local  Oxidation  of  Silicon）膜が用いられている。
一般に、バルクシリコンウエハの全面にＳＯＩ構造を形成したＳＯＩ基板を用意して、このＳＯＩ構造の上に順次トランジスタを形成することが行われ、ＳＯＩ構造が不必要な部分においては、このＳＯＩ構造を除去することが行われている。
【０００３】
また、バルクシリコンウエハ上にＳＯＩ構造を部分的に形成することで、ＳＯＩトランジスタを低コストで形成できるＳＢＳＩ（Separation  by  Bonding  Si  Islands）法が開示されている。
このバルクシリコンウエハ上にＳＯＩ構造を部分的に形成する方法では、ＳＯＩ構造を他の部分から絶縁するためにシリコン酸化膜などの絶縁膜を、ＳＯＩ構造を覆うように形成する。その後、絶縁膜をＣＭＰ（Chemical  Mechanical  Polishing）により平坦化処理する。（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＣＭＰにより平坦化処理を行い、シリコン層の表面を露出する場合、ＣＭＰによる研磨量のばらつきがあり、シリコン層表面を傷付けることもある。
このため、シリコン層を傷付けないように十分な厚さの絶縁膜を残してＣＭＰを終了し、その後ウェットエッチングを行う必要がある。つまり、ＣＭＰ後に厚い絶縁膜をウェットエッチングすることになる。
厚い絶縁膜をウェットエッチングする場合、ウェットエッチングを行う量や時間などに比例して、ウェットエッチング量のばらつきが大きくなり、露出される表面が凸凹に形成される。このため、ウェットエッチングしてシリコン層表面を完全に露出させると、シリコン層の角部が大きく露出して、寄生ＭＯＳの発生や、絶縁膜の信頼性劣化を、引き起こすという課題がある。
【０００６】
本発明は、このような従来の問題点に着目してなされたもので、その目的は、ＳＯＩ構造を備えた半導体基板および半導体装置において、寄生ＭＯＳの発生や、ゲート絶縁膜の信頼性劣化を少なくすることのできる半導体基板の製造方法、半導体装置の製造方法、および半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明では、半導体基板の製造方法として半導体基材上にＬＯＣＯＳ膜で分離されたＳＯＩ構造領域を有し、この領域にＳＯＩ構造を備えた半導体基板の製造方法であって、前記半導体基材の上面からＬＯＣＯＳ膜の上面までの高さを、前記半導体基材の上面から前記ＳＯＩ構造の上面までの高さより高く形成するＬＯＣＯＳ膜形成工程と、前記半導体基材上の前記ＳＯＩ構造領域にシリコンゲルマニウム層およびシリコン層をエピタキシャル成長により形成し、前記ＬＯＣＯＳ膜表面には多結晶シリコン膜を形成するエピタキシャル成長工程と、前記ＳＯＩ構造に用いる前記シリコン層を支持する支持体用の穴を形成する支持体穴形成工程と、前記半導体基材上に前記支持体を形成する支持体形成工程と、前記支持体の下方に位置する前記シリコンゲルマニウム層および前記シリコン層に露出した側面を形成する側面露出工程と、側面が露出された前記シリコンゲルマニウム層を除去し空洞部を形成する空洞部形成工程と、前記空洞部に埋め込み絶縁層を形成し、ＳＯＩ構造を形成するＳＯＩ構造形成工程と、前記半導体基材上面全体に被覆絶縁膜を形成し、前記多結晶シリコン膜をストッパーとして用いて、前記被覆絶縁膜を平坦化処理する平坦化処理工程と、前記ＳＯＩ構造の前記シリコン層の上面をエッチングにより露出するシリコン層上面露出工程とを含むことを要旨とする。
【０００８】
これによれば、ＬＯＣＯＳ膜の膜厚制御が可能なため、半導体基材上面からＬＯＣＯＳ膜の上面までの高さを、予め半導体基材上面からＳＯＩ構造のシリコン層の上面の高さより高く制御して形成する。これにより、ＬＯＣＯＳ膜の上面に形成された多結晶シリコン膜が平坦化処理のストッパーとして用いられる。このため、ＳＯＩ構造のシリコン層上の支持体をエッチングする量や時間がＬＯＣＯＳ膜の高さによって制御され、エッチングのばらつきが抑えられる。これにより、シリコン層の上面を露出するとき、シリコン層の角部を露出することが少なくなる。したがって、寄生ＭＯＳの発生やゲート絶縁膜の信頼性劣化が少なくなる。
【０００９】
本発明では、半導体装置の製造方法として、前記半導体基板の製造方法を行った後に、前記ＳＯＩ構造領域の前記ＳＯＩ構造上およびその周辺の被覆絶縁膜上に、ゲート電極を形成する工程を含むことを要旨とする。
【００１０】
これによれば、前述の効果を有する半導体装置の製造方法を提供することができる。
【００１１】
本発明では、半導体基材上にＬＯＣＯＳ膜で分離されたＳＯＩ構造領域を有し、この領域にＳＯＩ構造を備えた半導体装置であって、前記半導体基材の上面からＬＯＣＯＳ膜の上面までの高さが、前記半導体基材の上面から前記ＳＯＩ構造の上面までの高さより高く形成されていることを特徴とする。
【００１２】
これによれば、前述の効果を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を具体化した実施形態について図面に従って説明する。
（第一実施形態）
図１には、第一実施形態に係る半導体基板１０が示されている。
図１（ａ）は、本実施形態における半導体基板１０の概略平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ´断線に沿う模式断面図である。
図１において、半導体基板１０は、半導体基材としてのバルクシリコンウエハ１の上面１Ａに、シリコン層５２と埋め込み絶縁層５３とから成るＳＯＩ構造５と、ＳＯＩ構造５の形成時に使用した支持体８３の残留部分と平坦化処理後の被覆絶縁膜８５の一部とから成る絶縁膜８とを含むＳＯＩ構造領域５０と、ＬＯＣＯＳ膜４とを備えている。ＳＯＩ構造領域５０は、ＬＯＣＯＳ膜４によってバルクシリコンウエハ１上の他の領域と分離されている。
そして、バルクシリコンウエハ１の上面１Ａから、ＬＯＣＯＳ膜４の上面までの高さＨは、バルクシリコンウエハ１の上面１Ａから、ＳＯＩ構造のシリコン層５２の上面までの高さｈよりも、高く形成されている。
【００１４】
図２から図１４は、本実施形態に係る半導体基板１０の製造方法を示す模式図である。詳しくは、図２から図１４の（ａ）は、模式平面図である。（ｂ）は、各図の（ａ）における、Ａ−Ａ´断線に沿う模式断面図である。
【００１５】
本実施形態の半導体基板１０の製造方法は、窒化膜形成工程、ＬＯＣＯＳ膜形成工程、酸化膜除去工程、エピタキシャル成長工程、支持体穴形成工程、支持体形成膜形成工程、支持体形成工程、側面露出工程、空洞部形成工程、ＳＯＩ構造形成工程、平坦化処理工程、シリコン層上面露出工程、多結晶膜除去工程とを含む。
【００１６】
図２は窒化膜形成工程、図３はＬＯＣＯＳ膜形成工程、図４は酸化膜除去工程、図５はエピタキシャル成長工程、図６は支持体穴形成工程、図７は支持体形成膜形成工程、図８は支持体形成工程、図９は側面露出工程、図１０は空洞部形成工程、図１１はＳＯＩ構造形成工程、図１２は平坦化処理工程、図１３はシリコン層上面露出工程、図１４は多結晶膜除去工程をそれぞれ示している。
【００１７】
以下に、本実施形態に係る半導体基板１０の製造工程について説明する。
図２は、バルクシリコンウエハ１上にシリコン酸化膜２を形成し、ＳＯＩ構造領域５０にシリコン窒化膜３を形成する窒化膜形成工程を示す。
バルクシリコンウエハ１の上面１Ａに、シリコン酸化膜２を形成する。次に、シリコン酸化膜２上の全面に、シリコン窒化膜３を形成する。
次に、図２に示すように、バルクシリコンウエハ１上に、フォトリソグラフィー技術を用いて塗布および硬化したレジストをエッチングすることにより、ＳＯＩ構造領域５０上にフォトレジスト膜１１を形成する。その後、フォトレジスト膜１１をマスクとしてドライエッチングを行い、フォトレジスト膜１１が形成されていない領域のシリコン窒化膜３を除去する。その後、フォトレジスト膜１１を除去する。
【００１８】
図３は、ＬＯＣＯＳ膜４を形成するＬＯＣＯＳ膜形成工程を示す。
熱酸化を行い、図３に示すように、シリコン窒化膜３が形成されていないシリコン酸化膜２の一部を成長させて、ＬＯＣＯＳ膜４を形成する。
シリコン窒化膜３は、酸素を透過しない性質を持っているため、シリコン窒化膜３を形成しているところに、ＬＯＣＯＳ膜４は形成されない。また、ＬＯＣＯＳ膜４の膜厚は制御が可能なため、ＬＯＣＯＳ膜４の上面までの高さＨも制御できる。
ここで、図１に示したように、バルクシリコンウエハ１の上面１Ａから、ＬＯＣＯＳ膜４の上面までの高さＨは、シリコン層５２の上面までの高さｈよりも、予め高く制御して形成する。
【００１９】
図４は、シリコン酸化膜２およびシリコン窒化膜３を除去する酸化膜除去工程を示す。
まず、熱リン酸などのエッチング液を用いてウェットエッチングを行い、シリコン窒化膜３を除去する。
次にシリコン酸化膜２上およびＬＯＣＯＳ膜４上に、フォトリソグラフィー技術を用いて塗布および硬化したレジストを、エッチングすることにより、図４に示すように、ＳＯＩ構造領域５０の形状に合わせて部分的に除去したフォトレジスト膜１３を形成する。
そして、フッ酸などのエッチング液を用いてウェットエッチングを行い、フォトレジスト膜１３から露出したシリコン酸化膜２を除去する。これにより、上面１Ａが露出される。その後、フォトレジスト膜１３を除去する。
【００２０】
図５は、バルクシリコンウエハ１の上面１Ａに、シリコンゲルマニウム層５１およびシリコン層５２を、エピタキシャル成長により形成するエピタキシャル成長工程を示す。
図５に示すように、上面１Ａに結晶構造を有するシリコンゲルマニウム層５１を形成し、その上に結晶構造を有するシリコン層５２を形成する。このとき、結晶構造を持たないＬＯＣＯＳ膜４表面には、多結晶シリコン膜６が形成される。
ここで、バルクシリコンウエハ１の上面１Ａから、シリコン層５２の上面までの高さｈは、ＬＯＣＯＳ膜４の上面までの高さＨより低く形成されている。
【００２１】
図６は、ＳＯＩ構造５に用いるシリコン層５２を支持する支持体８３用の支持体穴７を形成する支持体穴形成工程を示す。
シリコン層５２および多結晶シリコン膜６の表面に、フォトリソグラフィー技術を用いて塗布および硬化したレジストを、エッチングし、図６に示すように、支持体穴７の形状に合わせて除去したフォトレジスト膜１５を形成する。
次に、ドライエッチングを行い、シリコン層５２およびシリコンゲルマニウム層５１を、部分的に除去する。これにより、バルクシリコンウエハ１の上面１Ａを部分的に露出し、支持体穴７を形成する。
図６では、上面１Ａを完全に露出するために、引き続きドライエッチングを行い、バルクシリコンウエハ１を多少除去し、支持体穴７を形成している。その後、フォトレジスト膜１５を除去する。
【００２２】
図７は、バルクシリコンウエハ１上にシリコン層５２を支持する支持体形成膜８１を形成する支持体形成膜形成工程を示す。
図７に示すように、シリコン層５２、シリコンゲルマニウム層５１、多結晶シリコン膜６、および支持体穴７の表面を覆うように、シリコン酸化膜などの支持体形成膜８１を形成する。
【００２３】
図８は、シリコン層５２の上面を支持するための支持体８３を形成する支持体形成工程を示す。
シリコン層５２、シリコンゲルマニウム層５１、多結晶シリコン膜６、および支持体穴７の表面に、フォトリソグラフィー技術を用いて塗布および硬化したレジストを、エッチングして、図８に示すように、支持体８３が形成される部分を覆い、その周辺のＳＯＩ構造領域５０およびその周辺部を除去したフォトレジスト膜１７を形成する。
次に、ドライエッチングを行い、支持体形成膜８１を部分的に除去する。これにより、支持体穴７およびシリコン層５２の上面に、シリコン層５２を支持するための支持体８３が形成される。
【００２４】
図９は、支持体８３の下方に位置する前記シリコンゲルマニウム層５１および前記シリコン層５２に露出した側面を形成する側面露出工程を示す。
引き続きドライエッチングを行い、図９に示すように、シリコン層５２およびシリコンゲルマニウム層５１を除去する。このとき、ＬＯＣＯＳ膜４上の多結晶シリコン膜６を、部分的に除去する。
これにより、バルクシリコンウエハ１と支持体８３との間に形成されているシリコンゲルマニウム層５１およびシリコン層５２に、露出した側面を形成する。
このとき、支持体８３の下に形成しているシリコンゲルマニウム層５１の２つの露出した側面、例えば図９（ｂ）において、紙面の手前側および奥側の、シリコンゲルマニウム層５１側面が、十分に露出していない場合は、引き続きドライエッチングを行う。これにより、図９に示すようにバルクシリコンウエハ１を多少除去してもよい。その後、フォトレジスト膜１７を除去する。
【００２５】
図１０は、支持体８３下方に位置するシリコンゲルマニウム層５１を除去し、空洞部９を形成する空洞部形成工程を示す。
フッ硝酸などのエッチング液を用いて、ウェットエッチングを行い、図１０に示すように、シリコンゲルマニウム層５１を選択的に除去し、バルクシリコンウエハ１と支持体８３に支持されたシリコン層５２との間に、空洞部９を形成する。
【００２６】
図１１は、空洞部９に埋め込み絶縁層５３を形成し、ＳＯＩ構造５を部分的に形成するＳＯＩ構造形成工程を示す。
熱酸化を行い、図１１に示すように、バルクシリコンウエハ１と支持体８３に支持されたシリコン層５２との間に、シリコン酸化膜などからなる埋め込み絶縁層５３を形成する。つまり、バルクシリコンウエハ１と支持体８３との間に、シリコン層５２と埋め込み絶縁層５３とから成るＳＯＩ構造５を形成する。
【００２７】
図１２は、ＬＯＣＯＳ膜４上の多結晶シリコン膜６をストッパーとして用いて、被覆絶縁膜８５を平坦化処理する平坦化処理工程を示す。
ＳＯＩ構造５の露出している複数の側面を覆うようにして、バルクシリコンウエハ１の上面全体にシリコン酸化膜などの被覆絶縁膜を形成する。図１２に示すように、ストッパーとして用いた多結晶シリコン膜６の上面が露出するまで、ＣＭＰにより平坦化処理を行う。これにより、多結晶シリコン膜６上の支持体形成膜８１は除去される。また、平坦化処理後の被覆絶縁膜８５の一部が形成されている。
なお、支持体８３および多結晶シリコン膜６の上面が、多少除去されてもよい。
高さＨが高さｈより高いので、ストッパーとして用いた多結晶シリコン膜６が除去されても、シリコン層５２が露出せず、またシリコン層５２を傷付けることがない。
【００２８】
図１３は、シリコン層５２の上面をエッチングにより露出するシリコン層上面露出工程を示す。
図１３に示すように、希フッ酸などのエッチング液を用いて、ＳＯＩ構造５のシリコン層５２の上面まで、ウェットエッチングを行う。ここで、ウェットエッチングされる絶縁膜８の膜厚は、僅かしか残されていないため、ウェットエッチングする量や時間が短くなる。
【００２９】
図１４は、ＬＯＣＯＳ膜４上の多結晶シリコン膜６を除去する多結晶膜除去工程を示す。
バルクシリコンウエハ１上に、フォトリソグラフィー技術を用いて塗布および硬化したレジストを、エッチングすることにより、図１４に示すように、ＳＯＩ構造領域５０およびその周辺部を覆うように、フォトレジスト膜１９を形成する。
次に、ドライエッチングを行い、ＬＯＣＯＳ膜４上の多結晶シリコン膜６を除去する。その後、フォトレジスト膜１９を除去する。
これにより、図１に示したようにＳＯＩ構造５のシリコン層５２の上面を露出した半導体基板１０が完成する。
【００３０】
以下、第一実施形態の効果を記載する。
（１）ＬＯＣＯＳ膜４の膜厚制御が可能なため、バルクシリコンウエハ１の上面１ＡからＬＯＣＯＳ膜４の上面までの高さＨを、予め上面１ＡからＳＯＩ構造５のシリコン層５２の上面までの高さｈより高く制御して形成する。これにより、ＬＯＣＯＳ膜４の上面に形成された多結晶シリコン膜を平坦化処理のストッパーとして用いることができる。このため、ＳＯＩ構造のシリコン層上の支持体をエッチングする量や時間を高さＨによって制御でき、ウェットエッチングのばらつきを抑えることができる。これにより、シリコン層５２の上面を露出するとき、シリコン層５２の角部が露出することを少なくできる。したがって、寄生ＭＯＳの発生やゲート絶縁膜の信頼性劣化を少なくすることができる。
（第二実施形態）
【００３１】
次に本発明の第二実施形態として半導体装置の製造方法について説明する。
図１５には、第二実施形態に係る半導体装置２０が示されている。
図１５（ａ）は模式平面図であり、図１５（ｂ）は図１５（ａ）におけるＡ−Ａ´断線に沿う模式断面図である。
また、図１５は、本発明の第二実施形態に係る半導体装置２０の製造方法を示す模式図である。
【００３２】
半導体装置２０の製造方法は、上記図１から図１４で説明した半導体基板の製造方法に続いて、図１５に示すようにゲート電極２３を形成する。
熱酸化を行い、シリコン層５２の表面に図示しないゲート絶縁膜を形成する。そして、化学気相法などの方法により、ゲート絶縁膜の上に多結晶シリコン膜を形成し、フォトリソグラフィー技術を用いて多結晶シリコン膜をパターニングすることにより、図１５に示すように、ゲート電極２３を形成する。
次に、ゲート電極２３をマスクとして、ヒ素（Ａｓ）、リン（Ｐ）、ホウ素（Ｂ）などの不純物をシリコン層５２内にイオン注入することにより、ゲート電極２３の両側のシリコン層５２に、それぞれ不純物導入層からなるソース・ドレイン領域５Ａ，５Ｂを、形成する。このようにして、ＳＯＩ構造５を備えた半導体装置２０が完成する。
【００３３】
第二実施形態の半導体装置２０によれば、以下に示す効果がある。
（２）前述の効果を有する半導体装置２０の製造方法を提供することができ、半導体装置２０の信頼性を向上させることができる。
【００３４】
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
【００３５】
例えば、バルクシリコンウエハ１上に混載して形成されるトランジスタの仕様によって、高さＨが制限され、高さｈよりも高く形成できない場合は、バルクシリコンウエハ１の上面１Ａを、予めエッチングし、上面１Ａより低い位置にＳＯＩ構造５を形成して、高さＨを相対的に高くしてもよい。
【００３６】
また、本発明を実施するための最良の方法などは、以上の記載で開示されているが、本発明は、これに限定されるものではない。すなわち、本発明は、主に特定の実施形態に関して説明されているが、本発明の技術的思想および目的の範囲から逸脱することなく、以上述べた実施形態に対し、使用する材料、処理方法、その他の詳細な事項において、当業者が様々な変形を加えることができるものである。
したがって、上記に開示した材料、処理方法などを限定した記載は、本発明の理解を容易にするために例示的に記載したものであり、本発明を限定するものではないから、それらの材料、処理方法などの限定の一部もしくは全部の限定を外した記載は、本発明に含まれるものである。
【図面の簡単な説明】
【００３７】
【図１】（ａ）は、本発明の第一実施形態における半導体基板の概略平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ´断線に沿う模式断面図。
【図２】半導体基板の製造方法の窒化膜形成工程を示す模式図。
【図３】半導体基板の製造方法のＬＯＣＯＳ膜形成工程を示す模式図。
【図４】半導体基板の製造方法の酸化膜除去工程を示す模式図。
【図５】半導体基板の製造方法のエピタキシャル成長工程を示す模式図。
【図６】半導体基板の製造方法の支持体穴形成工程を示す模式図。
【図７】半導体基板の製造方法の支持体形成膜形成工程を示す模式図。
【図８】半導体基板の製造方法の支持体形成工程を示す模式図。
【図９】半導体基板の製造方法の側面露出工程を示す模式図。
【図１０】半導体基板の製造方法の空洞部形成工程を示す模式図。
【図１１】半導体基板の製造方法のＳＯＩ構造形成工程を示す模式図。
【図１２】半導体基板の製造方法の平坦化処理工程を示す模式図。
【図１３】半導体基板の製造方法のシリコン層上面露出工程を示す模式図。
【図１４】半導体基板の製造方法の多結晶膜除去工程を示す模式図。
【図１５】（ａ）は、本発明の第二実施形態における半導体装置の概略平面図であり、図１５（ｂ）は、図１５（ａ）のＡ−Ａ´断線に沿う模式断面図。
【符号の説明】
【００３８】
１…半導体基材としてのバルクシリコンウエハ、１Ａ…バルクシリコンウエハ１の上面、４…ＬＯＣＯＳ膜、５…ＳＯＩ構造、６…多結晶シリコン膜、７…支持体穴、９…空洞部、１０…半導体基板、２０…半導体装置、２３…ゲート電極、５０…ＳＯＩ構造領域、５１…シリコンゲルマニウム層、５２…シリコン層、５３…埋め込み絶縁層、８１…支持体形成膜、８３…支持体、８５…被覆絶縁膜、Ｈ…上面１ＡからＬＯＣＯＳ膜４の上面までの高さ、ｈ…上面１Ａからシリコン層５２の上面までの高さ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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