(57)【要約】【課題】ワードラインが連続して順次選択される連続読出動作の時に隣合うワードライン間のカップリングノイズを低減させるようにアドレッシングされる半導体メモリ装置及びワードラインアドレッシング方法を提供する。【解決手段】隣合うワードラインが非連続的にアドレッシングされる半導体メモリ装置及びワードラインアドレッシング方法が掲示される。この半導体メモリ装置は、一連の順序で配置される多数のワードラインを含むメモリアレイ及び多数のワードラインをアドレッシングする際に、互いに隣合うワードラインを非連続的にアドレッシングするワードラインドライバーを備える。【選択図】図４
2007184071.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置であって、
一連の順序で配置される多数のワードラインを含むメモリアレイと、
前記多数のワードラインをアドレッシングする場合に、互いに隣合う前記ワードラインを非連続的にアドレッシングするワードラインドライバーを備えることを特徴とする半導体メモリ装置。
【請求項２】
前記ワードラインドライバーは、
連続的にアドレッシングされる２個のワードラインが選択される間に、前記２個のワードラインの間に配置される少なくとも一つの他のワードラインを所定の固定電圧で制御することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記固定電圧は、
接地電圧であることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記メモリアレイは、
不揮発性メモリセルを含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記不揮発性メモリセルは、
ＮＯＲタイプのメモリセルであることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記半導体メモリ装置は、
第１、第２、第３プリデコーディングアドレスグループを発生させるプリデコーダをさらに備え、
前記ワードラインドライバーは、
前記第１、第２、前記第３プリデコーディングアドレスグループの各々で選択されるプリデコーディングアドレスの組合せによって前記多数のワードラインをアドレッシングすることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記第１プリデコーディングアドレスグループは、
一連の順序によって配置される各々の配線を通じて伝送される多数のブロック選択プリデコーディングアドレスを含み、
互いに隣合う配線によって伝送される２個のブロック選択プリデコーディングアドレスは非連続的であることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第２プリデコーディングアドレスグループは、
一連の順序によって配置される各々の配線を通じて伝送される多数のセット選択プリデコーディングアドレスを含み、
互いに隣合う配線によって伝送される２個のセット選択プリデコーディングアドレスは非連続的であることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記第３プリデコーディングアドレスグループは、
一連の順序によって配置される各々の配線を通じて伝送される多数のバッファ選択プリデコーディングアドレスを含み、
互いに隣合う配線によって伝送される２個のバッファ選択プリデコーディングアドレスは非連続的であることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
半導体メモリ装置のワードラインアドレッシング方法であって、
一連の順序で配線される多数のワードラインをアドレッシングするときに、互いに隣合う前記ワードラインを非連続的にアドレッシングする段階を含むことを特徴とする半導体メモリ装置のワードラインアドレッシング方法。
【請求項１１】
前記ワードラインアドレッシング方法は、
一連の順序で配線される第１、第２、第３プリデコーディングアドレスグループをアドレッシングする段階をさらに含み、
前記多数のワードラインは、前記第１、第２、第３プリデコーディングアドレスグループの各々で選択されるプリデコーディングアドレスの組合せによってアドレッシングされることを特徴とする請求項１０に記載の半導体メモリ装置のワードラインアドレッシング方法。
【請求項１２】
前記第１プリデコーディングアドレスグループは、
一連の順序によって配置される各々の配線を通じて伝送される多数のブロック選択プリデコーディングアドレスを含み、
互いに隣合う配線によって伝送される２個のブロック選択プリデコーディングアドレスは非連続的であることを特徴とする請求項１１に記載の半導体メモリ装置のワードラインアドレッシング方法。
【請求項１３】
前記第２プリデコーディングアドレスグループは、
一連の順序によって配置される各々の配線を通じて伝送される多数のセット選択プリデコーディングアドレスを含み、
互いに隣合う配線によって伝送される２個のセット選択プリデコーディングアドレスは非連続的であることを特徴とする請求項１１に記載の半導体メモリ装置のワードラインアドレッシング方法。
【請求項１４】
前記第３プリデコーディングアドレスグループは、
一連の順序によって配置される各々の配線を通じて伝送される多数のバッファ選択プリデコーディングアドレスを含み、
互いに隣合う配線によって伝送される２個のバッファ選択プリデコーディングアドレスは非連続的であることを特徴とする請求項１１に記載の半導体メモリ装置のワードラインアドレッシング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、ワードラインが連続して順次選択される連続読出動作で、隣接したワードライン間のカップリングノイズ(ｃｏｕｐｌｉｎｇ  ｎｏｉｓｅ)を低減させうる半導体メモリ装置及びワードラインアドレッシング方法に関する。
【背景技術】
【０００２】
同期式フラッシュメモリのような半導体メモリ装置では、ワードラインが所定の基準クロックに同期して連続して順次選択され、データが読出される連続読出動作が行われうる。このとき、以前のクロックで選択されたワードラインの非活性化と現在のクロックで選択されるワードラインの活性化はほぼ同時に行われる。
【０００３】
図１は、従来の半導体メモリ装置でのワードラインアドレッシング方法を表わす図面であり、ＮＯＲタイプの不揮発性半導体メモリ装置のメモリアレイ１０の一部を表わす。図１を参照すれば、複数個のメモリセル(ＭＣ)がワードライン(１１〜１８)とビットライン(ＢＬ＜１:５１２＞)との交差点上に、マトリックス構造で配列される。このとき、多数のワードライン(１１〜１８)は、互いに並んで配列される。
【０００４】
ところが、図１の半導体メモリ装置では、下から上側方向にＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞のように一連の順序で、ワードライン(１１〜１８)がアドレッシングされる。この場合、ワードライン(１１〜１８)がアドレッシング順序によって連続的に選択される連続読出動作では、隣合うワードライン(１１〜１８)の間でカップリングノイズが発生しうる。
【０００５】
図２を参照すれば、一番目のアドレスのワードライン(１１、ＷＬ＜１＞)が選択されて活性化(ｔ１)される第１選択区間(Ｐ１)に連続して、二番目のアドレスのワードライン(１２、ＷＬ＜２＞)が選択されて活性化される第２選択区間(Ｐ２)が進行される。第２選択区間(Ｐ２)では、一番目のアドレスのワードライン(ＷＬ＜１＞)の非活性化(ｔ２参照)と二番目のアドレスのワードライン(ＷＬ＜２＞)の活性化(ｔ３参照)とが同時に進行される。このとき、読出電圧(ＶＲＥＡＤ)から接地電圧(ＶＳＳ)に非活性化される最初のワードライン(ＷＬ＜１＞)とのカップリングノイズによって(Ａ部分参照)、二番目のワードライン(ＷＬ＜２＞)の接地電圧(ＶＳＳ)から読出電圧(ＶＲＥＡＤ)への活性化が遅延されうる。
【０００６】
すなわち、従来の半導体メモリ装置では、ワードラインが連続して順次選択される連続読出動作では、隣合うワードラインとのカップリングノイズによって、選択されるワードラインの活性化が遅延するという問題が生じる。このような問題は、半導体メモリ装置が高集積化されるに伴ってワードライン(１１〜１８)の配線間隔が狭くなるため、さらに深刻化する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明の目的は、ワードラインが連続して順次選択される連続読出動作の場合に、隣合うワードライン間のカップリングノイズを低減するようにアドレッシングされる半導体メモリ装置及びワードラインアドレッシング方法を提供することである。
【課題を解決するための手段】
【０００８】
上記のような技術的課題を達成するための本発明の一面は、半導体メモリ装置に関する。本発明の半導体メモリ装置は、一連の順序で配置される多数のワードラインを含むメモリアレイと、前記多数のワードラインをアドレッシングする場合に、互いに隣合う前記ワードラインを非連続的にアドレッシングするワードラインドライバーと、を備える。
【０００９】
上記のような他の技術的課題を達成するための本発明の他の一面は、半導体メモリ装置のワードラインアドレッシング方法に関する。本発明の半導体メモリ装置のワードラインアドレッシング方法は、一連の順序で配線される多数のワードラインをアドレッシングするときに、互いに隣合う前記ワードラインを非連続的にアドレッシングする段階を含む。
【発明の効果】
【００１０】
本発明によれば、互いに隣合う前記ワードラインが非連続的にアドレッシングされる。また、本発明によれば、ワードラインが連続して順次読出される連続読出動作の時にワードライン間のカップリングノイズが低減しうる。
【発明を実施するための最良の形態】
【００１１】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。各図面を理解するに当って、同様の構成要素は可能な限り同じ参照符号で図示されている
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。
【００１２】
図３は、本発明の好適な一実施形態に係る半導体メモリ装置でのワードラインアドレッシング経路を表わす図面である。図３を参照すれば、本実施形態の半導体メモリ装置は、メモリアレイ１００及びワードラインドライバー２００を含む。メモリアレイ１００は、マトリックス構造上に配列される多数のメモリセルを含む。
【００１３】
図４は、本発明の好適な一実施形態に係る半導体メモリ装置でのワードラインのアドレッシングを説明するための図面であり、ＮＯＲタイプの不揮発性半導体メモリ装置のメモリアレイの一部を表わす図面である。図４で参照符号'ＳＬ'は、読出動作の時に接地電圧(ＶＳＳ)で制御されるソースラインを表わす。
【００１４】
図４に図示されるメモリセルは、不揮発性メモリセルであって、ＮＯＲタイプのメモリセルである。本発明の技術的思想は、読出動作の時に選択されるワードライン(ＷＬ)が読出電圧(ＶＲＥＡＤ)に活性化され、非選択されるワードライン(ＷＬ)が接地電圧(ＶＳＳ)で制御されるＮＯＲタイプの不揮発性半導体メモリ装置にさらに有用に適用されうる。
【００１５】
図４を参照すれば、メモリアレイ１００は、多数のワードライン(１１１〜１１８)と多数のビットライン(ＢＬ１:５１２)とを含む。ワードライン(１１１〜１１８)とビットライン(ＢＬ１:５１２)との交差点上に、多数のメモリセル(ＭＣ)が配列される。
【００１６】
ワードライン(１１１〜１１８)は、下から上方に一連の順序で配置される。このとき、ワードライン(１１１〜１１８)は、ＷＬ＜１＞、ＷＬ＜２＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜５＞、ＷＬ＜６＞、ＷＬ＜７＞、ＷＬ＜８＞の順にアドレッシングされる。具体的に記述すれば、下から一番目に位置する第１ワードライン１１１が一番目のアドレス(ＷＬ＜１＞)にアドレッシングされ、下から三番目に位置する第３ワードライン１１３が二番目のアドレス(ＷＬ＜２＞)にアドレッシングされる。そして、第１ワードライン１１１と第３ワードライン１１３との間に位置する第２ワードライン１１２は、五番目のアドレス(ＷＬ＜５＞)にアドレッシングされる。
【００１７】
すなわち、互いに隣合う前記ワードラインは非連続的にアドレッシングされる。また、本実施形態の半導体メモリ装置では、連続的にアドレッシングされるワードラインは互いに隣接しないように配置される。
【００１８】
このように、連続的にアドレッシングされるワードラインが互いに隣接しない場合には、ワードラインが連続して順次読出される連続読出動作の時にワードライン間のカップリングノイズが低減しうる。これは、図５を参照して、説明する。
【００１９】
図５は、本発明の好適な実施形態に係る半導体メモリ装置であり、ワードラインが連続的に選択される動作を説明するための図面である。図５を参照すれば、第１選択区間(Ｐ１１)に連続して、第２選択区間(Ｐ１２)が行われる。
【００２０】
第１選択区間(Ｐ１１)では、第１ワードライン(ＷＬ＜１＞、１１１)が読出電圧(ＶＲＥＡＤ)に活性化される(ｔ１１参照)。そして、第２選択区間(Ｐ１２)では、第１ワードライン(ＷＬ＜１＞、１１１)は接地電圧(ＶＳＳ)に非活性化され(ｔ１２参照)、第３ワードライン(ＷＬ＜２＞、１１３)は読出電圧(ＶＲＥＡＤ)に活性化される(ｔ１３参照)。このとき、第２ワードライン(ＷＬ＜５＞、１１２)には、所定の固定電圧が印加される。したがって、第２ワードライン(ＷＬ＜５＞、１１２)は、第１ワードライン(ＷＬ＜１＞、１１１)と第３ワードライン(ＷＬ＜３＞、１１３)との間をシールドする(ｓｈｉｅｌｄｉｎｇ)役割を果たす。望ましくは、第２ワードライン(ＷＬ＜５＞、１１２)に印加される固定電圧は接地電圧(ＶＳＳ)である。
【００２１】
したがって、ワードラインが連続して順次読出される連続読出動作の時にワードライン間のカップリングノイズが低減しうる。
【００２２】
また図３を参照すれば、ワードラインドライバー２００は、第１、第２、第３プリデコーディングアドレスグループ(ＧＰＡ、ＧＱＡ、ＧＲＡ)の各々１個ずつ選択されるプリデコーディングアドレス(ＰＡ＜１:８＞、ＱＡ＜１:８＞、ＲＡ＜１:８＞)の組合せによって前記ワードライン(ＷＬ)をアドレッシングする。
【００２３】
本明細書では、第１プリデコーディングアドレスグループ(ＧＰＡ)に含まれるプリデコーディングアドレス(ＰＡ＜１:８＞)は'ブロック選択プリデコーディングアドレス'と、第２プリデコーディングアドレスグループ(ＧＱＡ)に含まれるプリデコーディングアドレス(ＱＡ＜１:８＞)は'セット選択プリデコーディングアドレス'と、第３プリデコーディングアドレスグループ(ＧＲＡ)に含まれるプリデコーディングアドレス(ＲＡ＜１:８＞)は'バッファ選択プリデコーディングアドレス'と呼ばれうる。
【００２４】
第１プリデコーディングアドレスグループ(ＧＰＡ)は、多数のブロック選択プリデコーディングアドレス(ＰＡ＜１:８＞)を含む。そして、多数のブロック選択プリデコーディングアドレス(ＰＡ＜１:８＞)を伝送するための配線(２１１〜２１８)は、図６Ａに図示されるように、一連の順序によって並んで配列される。このとき、隣合う２個の配線を通じては、互いに非連続的なブロック選択プリデコーディングアドレス(ＰＡ＜１:８＞)が伝送される。
【００２５】
例えば、互いに連続的な２個のブロック選択プリデコーディングアドレス(ＰＡ＜１＞、ＰＡ＜２＞)は、配線２１１及び配線２１３を通じて伝送される。この場合、配線２１１及び配線２１３との間には、ブロック選択プリデコーディングアドレス(ＰＡ＜５＞)を伝送する配線２１２が配置される。
【００２６】
このように、隣合う配線を通じて伝送されるブロック選択プリデコーディングアドレスが非連続的にアドレッシングされる場合には、連続読出動作の時に配線の間のカップリングノイズが低減しうる。
【００２７】
第２プリデコーディングアドレスグループ(ＧＱＡ)は、多数のセット選択プリデコーディングアドレス(ＱＡ＜１:８＞)を含む。そして、多数のセット選択プリデコーディングアドレス(ＱＡ＜１:８＞)を伝送するための配線(２２１〜２２８)は、図６Ｂに図示されるように、一連の順序によって並んで配列される。このとき、隣合う２個の配線を通じて、互いに非連続的なセット選択プリデコーディングアドレス(ＱＡ＜１:８＞)が伝送される。
【００２８】
このように、隣合う配線を通じて伝送されるセット選択プリデコーディングアドレスが非連続的にアースレッシンされる場合には、連続読出動作の時に配線の間のカップリングノイズが低減しうる。
【００２９】
第３プリデコーディングアドレスグループ(ＧＲＡ)は、多数のバッファ選択プリデコーディングアドレス(ＲＡ＜１:８＞)を含む。そして、多数のセット選択プリデコーディングアドレス(ＲＡ＜１:８＞)を伝送するための配線(２３１〜２３８)は、図６Ｃに図示されるように、一連の順序によって並んで配列される。このとき、隣合う２個の配線を通じて、互いに非連続的なバッファ選択プリデコーディングアドレス(ＲＡ＜１:８＞)が伝送される。
【００３０】
このように、隣合う配線を通じて伝送されるバッファ選択プリデコーディングアドレスが非連続的にアドレッシングされる場合には、連続読出動作の時に配線の間のカップリングノイズが低減しうる。
【００３１】
また図３を参照すれば、本発明の好適な実施形態に係る半導体メモリ装置は、第１、第２、第３プリデコーディングアドレスグループ(ＧＰＡ、ＧＱＡ、ＧＲＡ)を発生させるプリデコーダ３００をさらに備える。
【００３２】
図７は、図３のプリデコーダ３００を詳しく表わす図面である。図７を参照すれば、プリデコーダ３００は、第１、第２、第３デコーディング部３１０、３２０、３３０を備える。
【００３３】
第１デコーディング部３１０は、第１バッファリングアドレスグループ(ＢＡＤＤ＜４:６＞)をデコーディングしてブロック選択プリデコーディングアドレス(ＰＡ＜１:８＞)を発生させる。第２デコーディング部３２０は、第２バッファリングアドレスグループ(ＢＡＤＤ＜７:９＞)をデコーディングしてセット選択プリデコーディングアドレス(ＱＡ＜１:８＞)を発生させる。そして、第３デコーディング部３３０は、第３バッファリングアドレスグループ(ＢＡＤＤ＜１:３＞)をデコーディングしてバッファ選択プリデコーディングアドレス(ＲＡ＜１:８＞)を発生させる。
【００３４】
このとき、連続的にアドレッシングされる第１バッファリングアドレスグループ(ＢＡＤＤ＜４:６＞)と第３バッファリングアドレスグループ(ＢＡＤＤ＜１:３＞)とを伝送する配線は、互いに隣合わない。これによって、連続読出動作の時に、バッファリングアドレスグループを伝送する配線の間のカップリングノイズが低減しうる。
【００３５】
また図３を参照すれば、本発明の好適な実施形態に係る半導体メモリ装置は、アドレスバッファ４００をさらに備える。アドレスバッファ４００は、外部アドレス(ＸＡＤＤ＜１:９＞)をバッファリングして、第１、第２、第３バッファリングアドレスグループ(ＢＡＤＤ＜４:６＞、ＢＡＤＤ＜７:９＞及びＢＡＤＤ＜１:３＞)を生成する。このとき、連続的にアドレッシングされる外部アドレス(ＸＡＤＤ＜１:９＞)を伝送する配線は、互いに隣合わないことが望ましい。このような場合、ワードラインが連続して順次読出される連続読出動作の時に、外部アドレスグループを伝送する配線の間のカップリングノイズが低減しうる。
【００３６】
本発明は、図面に図示された一実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者であればこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められるべきである。
【産業上の利用可能性】
【００３７】
本発明は、互いに隣合う前記ワードラインを非連続的にアドレッシングして、ワードライン間のカップリングノイズを低減できるものであって、半導体メモリ装置に適用されうる。
【図面の簡単な説明】
【００３８】
【図１】従来の半導体メモリ装置でのワードラインアドレッシング方法を表わす図面である。
【図２】従来の半導体メモリ装置であり、連続読出動作での隣接したワードライン間のカップリングノイズを説明するための図面である。
【図３】本発明の好適な一実施形態に係る半導体メモリ装置でのワードラインアドレッシング経路を表わす図面である。
【図４】本発明の好適な一実施形態に係る半導体メモリ装置でのワードラインのアドレッシングを説明するための図面である。
【図５】本発明の好適な半導体メモリ装置において、ワードラインが連続的に選択される動作を説明するための図面である。
【図６Ａ】図３のＧＰＡのアドレッシング及び配線を説明するための図面である。
【図６Ｂ】図３のＧＱＡのアドレッシング及び配線を説明するための図面である。
【図６Ｃ】図３のＧＲＡのアドレッシング及び配線を説明するための図面である。
【図７】図３のプリデコーダを詳しく表わす図面である。
【符号の説明】
【００３９】
ＧＰＡ:第１プリデコーディングアドレスグループ
ＧＱＡ:第２プリデコーディングアドレスグループ
ＧＲＡ:第３プリデコーディングアドレスグループ
ＷＬ:ワードライン
ＸＡＤＤ:外部アドレス
ＢＡＤＤ:バッファリングアドレス
ＰＡ＜１:８＞:ブロック選択プリデコーディングアドレス
ＱＡ＜１:８＞:セット選択プリデコーディングアドレス
ＲＡ＜１:８＞:バッファ選択プリデコーディングアドレス
【図１】
2007184071.tif 000003
【図２】
2007184071.tif 000004
【図３】
2007184071.tif 000005
【図４】
2007184071.tif 000006
【図５】
2007184071.tif 000007
【図６Ａ】
2007184071.tif 000008
【図６Ｂ】
2007184071.tif 000009
【図６Ｃ】
2007184071.tif 000010
【図７】
2007184071.tif 000011