(57)【要約】【課題】強誘電体キャパシタへのコンタクトホール形成時におけるエッチング生成物がウェハ表面に付着することを防止する。【解決手段】強誘電体キャパシタの上部電極または下部電極（電極１）へのコンタクトホール４の形成のために、所定の膜厚のレジストマスク３を形成し、コンタクトホール４形成後のレジストマスク３の開口部３ｂが、エッチングによる径の広がりによってテーパ形状になり、垂直形状部分の膜厚が略零になるようにエッチングしコンタクトホール４を形成する。これにより、電極材のオーバーエッチングなどによって生成するエッチング生成物５は、テーパ形状となるレジストマスク３の開口部３ｂの側壁に付着してもエッチングされるため、エッチング終了時には残留しにくくなる。【選択図】図１
2007180311.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタを有する半導体装置の製造方法において、
前記強誘電体キャパシタの上部電極または下部電極へのコンタクトホールの形成のために、所定の膜厚のレジストマスクを形成する工程と、
前記コンタクトホール形成後の前記レジストマスクの開口部が、エッチングによる径の広がりによってテーパ形状になり、垂直形状部分の膜厚が略零になるようにエッチングし前記コンタクトホールを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記レジストマスクの膜厚を調整することで、前記開口部の前記垂直形状部分の膜厚を略零になるように調整することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
エッチング条件を調整することで、前記開口部の前記垂直形状部分の膜厚を略零になるように調整することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
平行平板型のプラズマエッチング装置を用いて異方性エッチングを行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記レジストマスクの膜厚＝（垂直方向のレジストエッチング速度×エッチング時間）＋（エッチングによる前記開口部の径の広がりの速度×エッチング時間）
を満たすように、前記レジストマスクの膜厚または、エッチング条件を調整することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記垂直方向のレジストエッチング速度を、プラズマエッチング装置の高周波電力または、エッチング時の酸素ガスの流量比で調整することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記エッチングによる前記開口部の径の広がりの速度を、プラズマエッチング装置の高周波電力または、エッチング時のアルゴンガスの流量比で調整することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記レジストマスクの膜厚を、レジスト材料またはコーティング装置の回転数にて制御することを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に強誘電体キャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ（Insulated Gate Field-Effect Transistors））のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００３】
これに対し、強誘電体メモリは、ＦｅＲＡＭ（Ferroelectric Random Access Memory）とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がＦｅＲＡＭにはある。
【０００４】
ＦｅＲＡＭのメモリセル構造は、スイッチングトランジスタと強誘電体キャパシタからなる。ＦｅＲＡＭの製造工程では、スイッチングトランジスタとなるＭＯＳ（Metal Oxide Semiconductor）トランジスタを形成した後、その上層に強誘電体キャパシタを形成する（例えば、特許文献１参照。）。
【０００５】
図７は、従来のＦｅＲＡＭの製造工程の一部における半導体装置の要部断面構成図である。
ＦｅＲＡＭのメモリセルを構成するＭＯＳトランジスタ部５０は、例えばシリコン基板５１上において、フィールド酸化膜５２により画定された所定導電型のウェル５３の素子領域に形成される。ウェル５３中にはソースまたはドレイン領域（Ｓ／Ｄ）５４ａ、５４ｂ、５４ｃ及びソースドレインエクステンション（ＳＤＥ）５５ａ、５５ｂ、５５ｃが形成される。そしてその上部には、ゲート酸化膜（図示せず）を介してＳ／Ｄ５４ａ、５４ｂを跨ぐようにポリシリコンゲート電極５６ａ及び高融点金属膜（例えばタングステンシリサイド）５７ａが積層される。また、同様にＳ／Ｄ５４ｂ、５４ｃを跨ぐようにポリシリコンゲート電極５６ｂ及び高融点金属膜５７ｂが積層される。
【０００６】
また、上記のように形成されたＭＯＳトランジスタ部５０の上部を覆うようにエッチングストッパ層（例えば、シリコン窒化（ＳｉＮ）膜）５８が形成される。さらにその上部には、絶縁層５９が形成される。絶縁層５９中には、Ｓ／Ｄ５４ａ、５４ｂ、５４ｃと、上層を接続するためのプラグ（例えばタングステンプラグ）６０ａ、６０ｂ、６０ｃが形成されている。なお、プラグ６０ａ、６０ｂ、６０ｃの側壁及び底面には、バリアメタル６１ａ、６１ｂ、６１ｃが形成されている。さらに、絶縁層５９上及びプラグ６０ａ、６０ｂ、６０ｃ上には、酸化防止膜（例えば、酸窒化シリコン（ＳｉＯＮ））６２が形成される。
【０００７】
酸化防止膜６２の上部には、絶縁層６３を介して強誘電体キャパシタ部７０ａ、７０ｂが形成される。強誘電体キャパシタ部７０ａ、７０ｂは、絶縁層６３上に形成されたアルミナ（Ａｌ２Ｏ３）膜７１上に階段状に順に積層された下部電極７２ａ、７２ｂ、強誘電体層７３ａ、７３ｂ、上部電極７４ａ、７４ｂを有する。下部電極７２ａ、７２ｂは、例えばプラチナ（Ｐｔ）が用いられる。強誘電体層７３ａ、７３ｂは、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）が用いられる。上部電極７４ａ、７４ｂは、例えば、酸化イリジウム（ＩｒＯ）が用いられる。さらに下部電極７２ａ、７２ｂ、強誘電体層７３ａ、７３ｂ、上部電極７４ａ、７４ｂを覆うようにアルミナ膜７５が形成される。
【０００８】
さらに、このような強誘電体キャパシタ部７０ａ、７０ｂの上部を覆うような絶縁層７６が形成される。また、その上部にアルミナ層７７が形成されており、水素などによる強誘電体キャパシタ部７０ａ、７０ｂの劣化を防止している。アルミナ層７７の上部には、さらに絶縁層７８が形成される。
【０００９】
また、図７で示す工程では、絶縁層７８上に、強誘電体キャパシタ部７０ａ、７０ｂの下部電極７２ａ、７２ｂ及び上部電極７４ａ、７４ｂへのコンタクトホールを形成するためのレジストマスク７９を形成している。
【００１０】
図８は、コンタクトホール形成後の半導体装置の要部断面構成図である。
図７で示したレジストマスク７９を用いてエッチングを行うことで、強誘電体キャパシタ部７０ａ、７０ｂの下部電極７２ａ、７２ｂ及び上部電極７４ａ、７４ｂへのコンタクトホール８０が形成される。なお、このとき、下部電極７２ａ、７２ｂや上部電極７４ａ、７４ｂのオーバーエッチングにより、電極材料のＰｔやＩｒを含むエッチング生成物８１がコンタクトホール８０及びレジストマスク７９の開口部の側壁に付着する。
【００１１】
図９は、レジストマスク除去後の半導体装置の要部断面構成図である。
エッチング処理後にウェット処理（例えば硝酸（ＨＮＯ３））を施し、アッシングによりレジストマスク７９を剥離する。
【特許文献１】特開２００４−６３８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、電極材料のＰｔやＩｒを含むエッチング生成物８１は反応性が低いため、硝酸などによるウェット処理では除去することが難しく、レジストマスク７９の側壁に付着したものは、レジストマスク７９の剥離後には、図９のようにコンタクトホール８０から突き出た形状で残留してしまう。
【００１３】
図１０は、従来のエッチング処理後のコンタクトホールの形状を示す撮像画像である。
ここでは、エッチング前のレジストマスクの膜厚を１．１８μｍにしたときのコンタクトホールの形状を示しており、図１０（Ａ）はエッチング、ウェット処理及びアッシング処理後の形状を示している。コンタクトホールから突き出たエッチング生成物が倒れて花びら状になっていることがわかる。これを除去するために、以下のような工程が必要であった。
【００１４】
図１０（Ｂ）は、ブラシスクラバを用いて、ウェハ上でブラシを回転・移動させてエッチング生成物の除去処理を行ったときのコンタクトホールの形状を示している。
図１０（Ｃ）は、ブラシスクラバ処理後にさらに硝酸によるウェット処理を施したときのコンタクトホールの形状を示している。
【００１５】
図１０（Ｄ）は、さらに、ブラシスクラバ処理を行ったときのコンタクトホールの形状を示している。
このように、コンタクトホールから突き出たエッチング生成物の除去には手間がかかった。
【００１６】
また、このようなエッチング生成物が除去しきれず、飛散して表面に付着した場合、以下のような問題もある。
図１１は、下層のＭＯＳトランジスタ部へのコンタクトホール形成時の工程を示す半導体装置の要部断面構成図である。
【００１７】
下層のＭＯＳトランジスタ部５０のプラグ６０ａ、６０ｂ、６０ｃへのコンタクトホール９０ａ、９０ｂ、９０ｃの形成は、強誘電体キャパシタ部７０ａ、７０ｂへのコンタクトホール８０の形成後に行われる。これは、コンタクトホール８０の形成後に、エッチング処理による強誘電体キャパシタ部７０ａ、７０ｂへのダメージを回復するためにアニールを行うためである。つまり、このときＭＯＳトランジスタ部５０へのコンタクトホール９０ａ、９０ｂ、９０ｃが形成されていると、プラグ６０ａ、６０ｂ、６０ｃの金属材料（例えばタングステン）が酸化されてしまうからである。
【００１８】
しかし、コンタクトホール８０を形成する工程で生じたエッチング生成物８１ａがウェハの表面に飛散して付着していると、ＭＯＳトランジスタ部５０へのコンタクトホール９０ａ、９０ｂ、９０ｃの形成の阻害物となり、さらに、コンタクトホール９０ｂ、９０ｃのように形状が先細りしてコンタクト不良が発生するという問題もあった。
【００１９】
本発明はこのような点に鑑みてなされたものであり、強誘電体キャパシタへのコンタクトホール形成時におけるエッチング生成物がウェハ表面に付着することを防止する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明では上記問題を解決するために、強誘電体キャパシタを有する半導体装置の製造方法において、図１に示すように、強誘電体キャパシタの上部電極または下部電極（電極１）へのコンタクトホール４の形成のために、所定の膜厚のレジストマスク３を形成する工程と、コンタクトホール４形成後のレジストマスク３の開口部３ｂが、エッチングによる径の広がりによってテーパ形状になり、垂直形状部分の膜厚が略零になるようにエッチングしコンタクトホール４を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００２１】
上記の方法によれば、電極材のオーバーエッチングなどによって生成するエッチング生成物５は、テーパ形状となるレジストマスク３の開口部３ｂの側壁に付着してもエッチングされるため、エッチング終了時には残留しにくくなる。
【発明の効果】
【００２２】
本発明によれば、強誘電体キャパシタの上部電極または下部電極へのコンタクトホールの形成時、電極材のオーバーエッチングなどによって生成するエッチング生成物は、テーパ形状となるレジストマスクの開口部の側壁に付着してもエッチングされるため、エッチング終了時には残留しにくくなる。これによって、レジストマスクの除去後にエッチング生成物が飛散してウェハ表面に付着することを防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体装置の製造方法の特徴部分を説明する図である。左がエッチング前の半導体装置の要部断面図、右はエッチング後の半導体装置の要部断面図を示している。
【００２４】
ここでは、強誘電体キャパシタの電極１部分へのコンタクトホール形成部分のみを図示している。図１の左図に示すようにコンタクトホールの形成時において、強誘電体キャパシタの電極１上には絶縁層２が形成されており、その上部に所定の膜厚のレジストマスク３を形成する。このときフォトリソグラフィー技術によるパターニングされたレジストマスク３の開口部３ａは、ほぼ垂直の部分から構成される。
【００２５】
このようなレジストマスク３を用いてエッチングし、コンタクトホール４を形成する。本実施の形態の半導体装置の製造方法では、図１の右図に示すように、コンタクトホール４の形成後のレジストマスク３の開口部３ｂが、エッチングによる径の広がりによって、テーパ角が約４５°のテーパ形状になり、垂直形状部分の膜厚が略零になるようにエッチングすることを特徴としている。
【００２６】
以下、エッチング後のレジストマスク３の開口部３ｂの垂直形状部分の膜厚を０にする方法の概略を説明する。
垂直形状部分の膜厚が０の場合、エッチング前のレジストマスクの膜厚（レジスト膜厚）は、レジストエッチング量とテーパ形状部分の膜厚の和で表される。テーパ形状部分の膜厚は、テーパ角が４５°の場合、開口部３ｂの径の広がり（レジスト後退量）に等しい。よって、垂直形状部分の膜厚が０の場合、
レジスト膜厚＝レジストエッチング量＋レジスト後退量      （１）
となる。
【００２７】
ここで、
レジストエッチング量＝垂直方向のレジストエッチング速度×エッチング時間
レジスト後退量＝エッチングによる径の広がりの速度（レジスト後退速度）×エッチング時間
である。
【００２８】
よって、式（１）を満たすように、レジスト膜厚または、エッチング条件を調整することで、図１の右図のようにレジストマスク３の開口部３ｂのレジスト残膜から、垂直形状部分をなくし、テーパ形状部分のみにすることができる。
【００２９】
以上のような本実施の形態の半導体装置の製造方法によれば、電極材のオーバーエッチングなどによって生成するエッチング生成物５は、テーパ形状となるレジストマスク３の開口部３ｂの側壁に付着してもエッチングされるため、エッチング終了時には残留しにくくなる。よって、レジストマスク３の除去後にエッチング生成物５が飛散してウェハ表面に付着することを防止することができる。
【００３０】
以下、本実施の形態の半導体装置の製造方法の詳細を説明する。
図２は、ＦｅＲＡＭの製造工程の一部における半導体装置の要部断面構成図である。
ＦｅＲＡＭのメモリセル構造は、スイッチングトランジスタと強誘電体キャパシタからなる。スイッチングトランジスタであるＭＯＳトランジスタ部１０は、例えばシリコン基板１１上において、フィールド酸化膜１２により画定された所定導電型のウェル１３の素子領域に形成される。ウェル１３中にはソースまたはドレイン領域（Ｓ／Ｄ）１４ａ、１４ｂ、１４ｃ及びソースドレインエクステンション（ＳＤＥ）１５ａ、１５ｂ、１５ｃが形成される。そしてその上部には、ゲート酸化膜（図示せず）を介してＳ／Ｄ１４ａ、１４ｂを跨ぐようにポリシリコンゲート電極１６ａ及び高融点金属膜（例えばタングステンシリサイド）１７ａが積層される。また、同様にＳ／Ｄ１４ｂ、１４ｃを跨ぐようにポリシリコンゲート電極１６ｂ及び高融点金属膜１７ｂが積層される。
【００３１】
その後、上記のように形成されたＭＯＳトランジスタ部１０の上部を覆うように、エッチングストッパ層（例えば、シリコン窒化膜）１８が形成される。さらにその上部には、絶縁層１９が形成される。絶縁層１９中には、Ｓ／Ｄ１４ａ、１４ｂ、１４ｃと、上層を接続するためのプラグ（例えばタングステンプラグ）２０ａ、２０ｂ、２０ｃが形成される。なお、プラグ２０ａ、２０ｂ、２０ｃの側壁及び底面には、バリアメタル２１ａ、２１ｂ、２１ｃが形成されている。さらに、絶縁層１９上及びプラグ２０ａ、２０ｂ、２０ｃ上には、酸化防止膜（例えば、酸窒化シリコン）２２が形成される。
【００３２】
酸化防止膜２２の上部には、絶縁層２３を介して強誘電体キャパシタ部３０ａ、３０ｂが形成される。強誘電体キャパシタ部３０ａ、３０ｂは、絶縁層２３上に形成されたアルミナ膜３１上に階段状に順に積層された、下部電極３２ａ、３２ｂ、強誘電体層３３ａ、３３ｂ、上部電極３４ａ、３４ｂを有する。
【００３３】
下部電極３２ａ、３２ｂには、例えばプラチナが用いられる。強誘電体層３３ａ、３３ｂには、例えば、チタン酸ジルコン酸鉛が用いられる。上部電極３４ａ、３４ｂには、例えば、酸化イリジウムが用いられる。
【００３４】
さらに下部電極３２ａ、３２ｂ、強誘電体層３３ａ、３３ｂ、上部電極３４ａ、３４ｂの上部を覆うようにスパッタリング法を用いて約２０ｎｍのアルミナ膜３５を形成する。
また、このような強誘電体キャパシタ部３０ａ、３０ｂを覆うような酸化膜３６をＣＶＤ（Chemical Vapor Deposition）により成膜し、ＣＭＰ（Chemical Mechanical Polishing）にて平坦化する。このとき、例えば、下部電極３２ａ、３２ｂ上の膜厚を６７０ｎｍ、上部電極３４ａ、３４ｂ上の膜厚を３００ｎｍ程度とする。平坦化した酸化膜３６上には、再びスパッタリング法を用いて約５０ｎｍのアルミナ層３７を形成する。これにより、水素などによる強誘電体キャパシタ部３０ａ、３０ｂの劣化を防止している。アルミナ層３７の上部には、さらにＣＶＤにより約３００ｎｍの酸化膜３８を形成する。
【００３５】
その後、図２の工程では、酸化膜３８上に、強誘電体キャパシタ部３０ａ、３０ｂの下部電極３２ａ、３２ｂ及び上部電極３４ａ、３４ｂへのコンタクトホールパターンの開口が施されたレジストマスク３９を形成する。
【００３６】
このときのレジストマスク３９の膜厚は、エッチング条件に応じて、前述した式（１）を満たすように設定する。レジストマスク３９の膜厚は、薄すぎるとレジストマスクとしての機能が期待できず、コンタクトホール径の拡大、エッチング形状の悪化を招く。同様に、レジスト後退量を多くしすぎるとコンタクトホール径の拡大、エッチング形状の悪化が生じる。以上の点を鑑み、本実施の形態の半導体装置の製造方法では、以下のようなエッチング条件でプラズマエッチングを行い、強誘電体キャパシタ部３０ａ、３０ｂの下部電極３２ａ、３２ｂ及び上部電極３４ａ、３４ｂへのコンタクトホールを形成した。
【００３７】
レジストマスク３９の膜厚は７５０ｎｍとした。なお、膜厚は、レジスト材料の選択や、コーティング装置の回転数などによって制御できる。
エッチングには、平行平板型のプラズマエッチング装置を用いる。用いるエッチングガス及び流量は、オクタフルオロシクロブタン（Ｃ４Ｆ８）ガスを２０ｓｃｃｍ、アルゴン（Ａｒ）ガスを５００ｓｃｃｍ、酸素（Ｏ２）ガスを１６ｓｃｃｍとした。また、プラズマエッチング装置の上部電極への高周波電力を２２００Ｗ、下部電極の高周波電力を１４００Ｗとし、装置内の圧力を３５ｍＴｏｒｒとした。なお、ウェハ温度を０℃とした。
【００３８】
以上の条件でプラズマエッチングを行った場合、垂直方向のレジストエッチング速度は、１５０ｎｍ／分＝２．５ｎｍ／秒であった。また、レジスト後退速度は８５ｎｍ／ｍｉｎ＝１．４２ｎｍ／秒であった。ここで、エッチング時間を１９０秒とした場合、
レジストエッチング量＝２．５×１９０＝４７５ｎｍ
レジスト後退量＝１．４２×１９０＝２７０ｎｍ
となる。
【００３９】
なお、レジストエッチング速度は、高周波電力または、Ｏ２流量比を変化させることによって調整可能である。また、レジスト後退速度は、高周波電力または、Ａｒ流量比を変化させることによって調整可能である。
【００４０】
図３は、エッチング後の半導体装置の要部断面構成図である。
図２で示したレジストマスク３９を用いてエッチングを行うことで、強誘電体キャパシタ部３０ａ、３０ｂの下部電極３２ａ、３２ｂ及び上部電極３４ａ、３４ｂへのコンタクトホール４０が形成される。なお、このとき、下部電極３２ａ、３２ｂや上部電極３４ａ、３４ｂのオーバーエッチングにより、電極材料のＰｔやＩｒを含むエッチング生成物４１がコンタクトホール４０の側壁に付着する。
【００４１】
しかし、上記の条件でエッチングを行うことにより、レジストエッチング量とレジスト後退量の和（７４５ｎｍ）が、エッチング前のレジストマスク３９の膜厚（７５０ｎｍ）とほぼ等しくなり、式（１）を満たすようになる。これにより、図３のように、レジストマスク３９の開口部はテーパ形状となり、垂直形状部分がほとんどなくなる。よって、レジストマスク３９の開口部の側壁にはエッチング生成物が残留しなくなる。
【００４２】
図４は、レジストマスク除去後の半導体装置の要部断面構成図である。
エッチング処理後に、硝酸によるウェット処理を３０秒行い、アッシングによりレジストマスク３９を剥離する。その後、硝酸によるウェット処理を再び３０秒行う。図４のように、本実施の形態の半導体装置の製造方法によれば、エッチング終了時に、レジストマスク３９の側壁には、エッチング生成物が残留しなくなるので、レジストマスク３９の除去後にもエッチング生成物が飛散してウェハ表面に付着することがなくなる。
【００４３】
図５は、本実施の形態の半導体装置の製造方法で形成したコンタクトホールの形状を示す撮像画像である。
図５（Ａ）はエッチング、ウェット処理及びアッシング処理後の形状を示している。本実施の形態の半導体装置の製造方法で形成したコンタクトホールには、図１０（Ａ）で示した従来のものに見られた花びら状のエッチング生成物が見られなかった。
【００４４】
また、図５（Ｂ）、（Ｃ）、（Ｄ）は、それぞれ図１０（Ｂ）、（Ｃ）、（Ｄ）と同様にブラシスクラバを用いた場合、ブラシスクラバ処理後にさらに硝酸によるウェット処理を施した場合、その後、さらに、ブラシスクラバ処理を行ったときのコンタクトホールの形状を示している。しかし、コンタクトホールの形状は、図５（Ａ）とほぼ変わらず、これらの処理が本実施の形態の半導体装置の製造方法においては必要ないことを意味している。すなわち工程数を少なくできる。
【００４５】
図６は、下層のＭＯＳトランジスタ部へのコンタクトホール形成時の工程を示す半導体装置の要部断面構成図である。
上記のように、本実施の形態の半導体装置の製造方法によれば、ウェハ表面へのエッチング生成物の付着を防止できる。これにより、下層のＭＯＳトランジスタ部１０へのコンタクトホール４５ａ、４５ｂ、４５ｃのエッチング処理が、図１１で示したようなエッチング生成物８１ａにより阻害されない。そのため、図６に示すようにコンタクト不良のない良質なコンタクトホールを形成することができ、歩留まりを向上することができる。
【図面の簡単な説明】
【００４６】
【図１】本実施の形態の半導体装置の製造方法の特徴部分を説明する図である。
【図２】ＦｅＲＡＭの製造工程の一部における半導体装置の要部断面構成図である。
【図３】エッチング後の半導体装置の要部断面構成図である。
【図４】レジストマスク除去後の半導体装置の要部断面構成図である。
【図５】本実施の形態の半導体装置の製造方法で形成したコンタクトホールの形状を示す撮像画像である。
【図６】下層のＭＯＳトランジスタ部へのコンタクトホール形成時の工程を示す半導体装置の要部断面構成図である。
【図７】従来のＦｅＲＡＭの製造工程の一部における半導体装置の要部断面構成図である。
【図８】コンタクトホール形成後の半導体装置の要部断面構成図である。
【図９】レジストマスク除去後の半導体装置の要部断面構成図である。
【図１０】従来のエッチング処理後のコンタクトホールの形状を示す撮像画像である。
【図１１】下層のＭＯＳトランジスタ部へのコンタクトホール形成時の工程を示す半導体装置の要部断面構成図である。
【符号の説明】
【００４７】
１  電極
２  絶縁層
３  レジストマスク
３ａ、３ｂ  開口部
４  コンタクトホール
５  エッチング生成物
【図１】
2007180311.tif 000003
【図２】
2007180311.tif 000004
【図３】
2007180311.tif 000005
【図４】
2007180311.tif 000006
【図５】
2007180311.tif 000007
【図６】
2007180311.tif 000008
【図７】
2007180311.tif 000009
【図８】
2007180311.tif 000010
【図９】
2007180311.tif 000011
【図１０】
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【図１１】
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