(57)【要約】【課題】  優れた高速応答性を有する半導体受光素子、および量産性に適したその製造方法を提供する。【解決手段】  半導体基板１上にｎ型ＩｎＧａＡｓバッファ層２を介在させて位置するｎ型ＩｎＧａＡｓ受光層３と、その受光層３上のＩｎＰ窓層４と、窓層４上に位置するパッシベーション膜５と、窓層４および受光層３にわたって形成されたｐ型領域８と、ｐ型領域８の窓層４を通って受光層３にいたり、ｐ型領域の受光層３とオーミック接触するｐ型部電極７と、ｎ型バッファ層２およびｎ型受光層３のいずれかにオーミック接触するｎ型部電極３３とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に第１導電型バッファ層を介在させて位置する第１導電型の受光層と、
前記第１導電型受光層上に位置する窓層と、
前記窓層上に位置するパッシベーション膜と、
前記窓層および受光層にわたって形成された第２導電型の領域と、
前記第２導電型の領域の窓層を通って前記受光層にいたり、前記第２導電型領域の受光層とオーミック接触する第２導電部の電極と、
前記第１導電型バッファ層および第１導電型受光層のいずれかとオーミック接触する第１導電部の電極とを備える、半導体受光素子。
【請求項２】
前記受光層および前記窓層において、前記第２導電型領域の周りに設けられた第２導電型のキャリア遮蔽領域を備える、請求項１に記載の半導体受光素子。
【請求項３】
前記第１導電部の電極が、ＡｕＧｅＮｉから形成されている、請求項１または２に記載の半導体受光素子。
【請求項４】
前記第２導電部の電極が、Ｔｉ／Ｐｔ／Ａｕから形成されている、請求項１〜３のいずれかに記載の受光素子。
【請求項５】
前記第２導電型領域上に反射防止膜をさらに備える、請求項１〜４のいずれかに記載の受光素子。
【請求項６】
前記第１導電型の半導体基板が半絶縁性ＩｎＰ基板であり、前記バッファ層がｎ型ＩｎＧａＡｓ層であり、前記受光層がｎ型ＩｎＧａＡｓ層またはｎ型ＩｎＧａＡｓＰ層であり、前記窓層がＩｎＰ層であり、そして前記第２導電型領域がＺｎを含むｐ型領域である、請求項１〜５のいずれかに記載の受光素子。
【請求項７】
第１導電型の半導体基板上に第１導電型バッファ層を介在させて第１導電型の受光層を設ける工程と、
前記受光層上に窓層を設ける工程と、
前記窓層上に絶縁体膜を堆積し、受光部対応位置に開孔部を有する絶縁体膜パターンを形成する工程と、
前記絶縁体膜パターンを用いて、前記開孔部から第２導電型の不純物を気相拡散法により前記窓層および受光層に導入して第２導電型領域を形成する工程と、
前記第２導電型領域形成工程のあと、その第２導電型領域の電極形成位置に開孔部を有するレジスト膜パターンを前記絶縁体膜パターンの上に形成し、次いで、前記レジスト膜パターンの開孔部のエッチングにより前記第２導電型領域の窓層を貫通して前記受光層にいたるコンタクトホールを形成し、そのあと前記コンタクトホールを充填して前記レジスト膜パターンを覆う金属電極層を形成し、次いでリフトオフにより第２導電部電極を形成する、半導体受光素子の製造方法。
【請求項８】
前記絶縁体膜パターンを形成する工程では、受光部対応位置の開孔部に加えて、さらにその開孔部を取り囲むように周囲に周囲開孔部を設けた絶縁体膜パターンを形成し、前記気相拡散法による第２導電型不純物の導入では、前記第２導電型領域に加えて、さらにその第２導電型領域を取り囲むキャリア遮蔽第２導電型領域を形成する、請求項７に記載の半導体受光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体受光素子およびその製造方法に関し、より具体的には光通信用の長波長域の半導体受光素子およびその製造方法に関するものである。
【背景技術】
【０００２】
光通信には、光ファイバー内での低損失のために長波長域の光が用いられるため、受光素子にも長波長域、たとえば赤外域の光に対応したバンドギャップを有する半導体が用いられる。このような半導体受光素子として、ＩｎＰ基板の主面の上に、受光層としてＩｎＧａＡｓ層を設け、その上にＩｎＰ窓層を配置し、さらにその上にパッシベーション膜のＳｉＮ膜を形成した受光素子が知られている（たとえば特許文献１参照）。
【０００３】
上記半導体受光素子では、光を受ける部分（受光部）に対応させて、ＩｎＰ窓層およびｎ型ＩｎＧａＡｓ受光層中にｐ型不純物を導入し、ｐ型領域をＩｎＰ窓層からＩｎＧａＡｓ受光層内へとわたって形成する。このようなｐ型領域の形成により、ＩｎＧａＡｓ受光層内にｐｎ接合が形成される。また、電極パッドについては、ｎ導電部の電極パッドは、上記ｐ型領域を取り囲むＩｎＰ窓層の表面に、またｐ導電部の電極パッドは、ｐ型領域のＩｎＰ窓層部の表面に、それぞれ形成される。
【０００４】
上記の半導体受光素子により、高信頼性で、高い製造歩留まりを有し、また、低いボンディングパッド容量を実現することができる。
【特許文献１】特開平５−１３６４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の半導体受光素子では、正孔が多数キャリアであるｐ型領域にＩｎＰ窓層／ＩｎＧａＡｓ層のヘテロ界面が形成され、そのヘテロ界面を経由してキャリアが移動する。このヘテロ界面は、応答速度の向上に大きな制約となる。高速応答の向上が基本的課題として常に求められるこの分野のデバイスとしては、上記ヘテロ界面の問題を解決して、高速応答に対する障害を取り除くことは非常に重要である。
【０００６】
上記のヘテロ界面を除くことを目的に、たとえばＩｎＰ窓層を省略して、ＩｎＧａＡｓ受光層のみを用いた場合、ＩｎＧａＡｓ受光層に、直接、ＳｉＮのパッシベーション膜を形成することになる。しかしＩｎＧａＡｓ層上に直接ＳｉＮ層を形成すると、両層の界面付近のｐｎ接合に界面準位ができてしまい、暗電流が増大する。これを避けるために、パッシベーション膜にポリイミド膜等を使うことは可能ではあるが、ポリイミド膜等は、ＳｉＮ膜ほど量産に適していないという問題がある。なお、以後の説明において、「半導体層の上に位置する（または半導体層上に位置する）」とは、（ａ1）その半導体層に接して位置する場合と、（ａ2）他の層を介在させてその半導体層の上方に位置する場合とがある。その前後の説明や、実施の形態等を参照することにより、（ａ1）かまたは（ａ2）かは自ずと明らかとなる。
【０００７】
本発明は、優れた高速応答性を有する半導体受光素子、および量産性に適したその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体受光素子は、第１導電型の半導体基板上に第１導電型バッファ層を介在させて位置する第１導電型の受光層と、第１導電型受光層上に位置する窓層と、第１導電型窓層上に位置するパッシベーション膜と、窓層および受光層にわたって形成された第２導電型の領域とを備える。そして、第２導電型の領域の窓層を通って受光層にいたり、第２導電型領域の受光層とオーミック接触する第２導電部の電極と、第１導電型バッファ層および第１導電型受光層のいずれかにオーミック接触する第１導電部の電極とを備える。ここで、上記第１導電部の電極と、第２導電部の電極とは基板の面方向に沿うように位置するので、上記半導体受光素子は、横型受光素子である。また、上記半導体基板は、半絶縁性であることが電荷漏洩防止という点から望ましい。
【０００９】
上記のように、第２導電型部の電極を、第２導電型領域の受光層と直接オーミック接触するように設けることにより、受光層のｐｎ接合で受光によって導電状態に励起された第２導電型領域の多数キャリア（正孔）は、第２導電型領域の窓層と受光層とのヘテロ界面を経由することなく、受光層と第２導電部の電極との間を通って流れる。また、バッファ層を受光層と同じ材料組成の半導体とすることにより、第１導電型領域の多数キャリア（電子）についても、ｐｎ接合から第１導電部電極にいたる経路（横型素子経路）にヘテロ界面はなくなる。この結果、高速応答がより確実に可能となる。
【００１０】
また、パッシベーション膜は窓層上に位置するので、受光層中のｐｎ接合に界面準位を形成しないので、暗電流を抑制することができる。パッシベーション膜はＳｉＮ膜、ＳｉＯ膜などのシリコン系のパッシベーション膜に限定されず、たとえば感光性または非感光性のポリイミド膜を用いてもよい。
【００１１】
また、上記の受光層および窓層において、第２導電型領域および第１導電部の電極の周りに設けられた第２導電型のキャリア遮蔽領域を備えてもよい。この構成により、迂回経路をとるキャリアの影響を除き、また外部からの撹乱的なキャリアの第２導電型領域への侵入を遮蔽することができる。
【００１２】
上記の第１導電部の電極が、ＡｕＧｅＮｉから形成されようにできる。さらに、第２導電部の電極が、Ｔｉ／Ｐｔ／Ａｕから形成されるようにできる。これらの構成により、半導体デバイスの製造において実績のある電極を、既存の原料供給体制等を用いて、確実に、かつ容易に製作することができる。
【００１３】
上記の第２導電型領域上に反射防止膜をさらに備えることができる。この構成により、この半導体受光素子の第２導電型領域上に照射された光は、反射によるロスを抑制して、より多くの割合を上記ｐｎ接合に到達して、キャリアを導電状態に励起することができる。この結果、この半導体受光素子の感度を向上させることができる。
【００１４】
上記の第１導電型の半導体基板がＩｎＰ基板であり、バッファ層がｎ型ＩｎＧａＡｓ層であり、受光層がｎ型ＩｎＧａＡｓ層またはｎ型ＩｎＧａＡｓＰ層であり、窓層がＩｎＰ層であり、そして窓層および受光層にわたって形成された第２導電型領域がＺｎを含むｐ導電型領域である、構成とすることができる。この構成により、実績のある原料供給体制等をそのまま用いて、高速応答性に優れた半導体受光素子を製造することができる。なお、ＩｎＰ基板は、Ｆｅドープの半絶縁性ＩｎＰ基板でもよいし、ｎ型不純物ドープのｎ型ＩｎＰ基板であってもよい。Ｆｅドープの半絶縁性基板の場合、電子がＩｎＰ基板底部に漏洩するとき、抑制できる利点を有する。しかし他方、Ｆｅドープにより結晶性が少し劣化して、エッチピット密度が増加する短所を有する。ｐ型領域の周囲のＩｎＰ窓層は、ｎ型でも、またノンドープでも、どちらでもよい。
【００１５】
本発明の半導体受光素子の製造方法は、パッシベーション膜を有する横型受光素子の製造方法である。この製造方法は、第１導電型の半導体基板上に第１導電型のバッファ層を介在させて第１導電型の受光層を設ける工程と、受光層上に窓層を設ける工程と、窓層上に絶縁体膜を堆積し、受光部対応位置に開孔部を有する絶縁体膜パターンを形成する工程とを備える。そして、絶縁体膜パターンを用いて、開孔部から第２導電型の不純物を気相拡散法により窓層および受光層に導入して第２導電型領域を形成する工程とを備え、絶縁体膜パターンをパッシベーション膜として残す。
【００１６】
この方法にしたがい、マスクパターンに用いた絶縁体膜パターンをパッシベーション膜として残すことにより、環境耐久性に優れた半導体受光素子の製造工程を簡略化して、量産により適した製造方法とすることができる。絶縁体膜は、ＳｉＮ膜、ＳｉＯ膜など絶縁体で、耐環境特性があることが望ましい。
【００１７】
また、上記の第２導電型領域形成工程のあと、その第２導電型領域の電極形成位置に開孔部を有するレジスト膜パターンを絶縁体膜パターンの上に形成し、次いで、レジスト膜パターンの開孔部のエッチングにより第２導電型領域の窓層を貫通して受光層にいたるコンタクトホールを形成し、そのあとコンタクトホールを充填してレジスト膜パターンを覆う金属電極層を形成し、次いでリフトオフにより第２導電部電極を形成する。この方法により、環境耐久性と高速応答性とに優れた半導体受光素子を、処理工程数を少なくして容易に量産することが可能となる。
【００１８】
また、絶縁体膜パターンを形成する工程では、受光部対応位置に開孔部を設け、さらにその開孔部を取り囲むように周囲に周囲開孔部を設けた絶縁体膜パターンを形成し、気相拡散法による第２導電型不純物の導入では、第２導電型領域に加えてさらにその第２導電型領域を取り囲むキャリア遮蔽第２導電型領域を形成する。この方法により、簡単にキャリア遮蔽第２導電型領域を形成することができる。
【発明を実施するための最良の形態】
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１におけるＩＩＩ−Ｖ族化合物半導体の受光素子を示す断面図である。図１を参照して、半絶縁性のＦｅドープＩｎＰ基板１の主面上にｎ型ＩｎＧａＡｓバッファ層２が位置し、その上にＩｎＧａＡｓ受光層３が設けられている。ＩｎＧａＡｓ受光層３上にはＩｎＰ窓層４が位置し、その上にパッシベーション膜のＳｉＮ層５が、受光部１９に開孔部を有するように形成されている。パッシベーション膜のＳｉＮ層５および受光部１９は、反射防止膜６によって被覆されている。パッシベーション膜は、受光素子を環境から保護するための絶縁体の不働体膜であり、可視光域で不透明なＳｉＮ膜が好適である。しかしＳｉＮ膜に限定されず、ＳｉＮ膜以外のシリコン系（ＳｉＯ膜など）のパッシベーション膜や、感光性または非感光性のポリイミド膜などを用いてもよい。また、あとで説明するが、上記パッシベーション膜は、不純物の気相拡散による導入の際にマスクパターンとして用いることができる材料であることが好ましい。マスクパターンとして用いたあと、そのままパッシベーション膜として製品に残すことができるからである。反射防止膜にはＳｉＯＮ膜などが用いられる。この反射防止膜は上記不純物の気相拡散にあとに形成され、そのまま反射防止膜として製品に残す。
【００２０】
ＩｎＧａＡｓ受光層３およびＩｎＰ窓層４では、受光部１９の領域にはｐ型不純物が導入され、ｐ型領域８とされている。ｐ型領域８を囲む周囲のＩｎＧａＡｓ受光層３はｎ型領域である（周囲のＩｎＰ窓層４はｎ型でもノンドープでもよい）。このため、ＩｎＧａＡｓ受光層３において、ｐ型領域８とその周囲の領域との間にｐｎ接合９が形成される。このｐｎ接合９において、受光した光が吸収され、キャリアを伝導状態に励起して電流を生じる。ｐ型領域８の中には、当然、ＩｎＰ窓層とＩｎＧａＡｓ受光層との間にヘテロ界面１１を生じる。このヘテロ界面１１は、伝導状態に励起されたキャリア（正孔）に対して移動を遅くするように作用する。
【００２１】
ｐｎ接合における光の吸収によって発生する電流は、ｐ型部電極７およびｎ型部電極３３を両端子とする検出回路に流れ、吸収された光の波形、強度など光信号特性が検出される。本実施の形態における、最も大きな特徴は、ｐ型部電極７がＩｎＰ窓層４を通りＩｎＧａＡｓ受光層３にまでいたっている点にある。ｐ型部電極７は、Ｔｉ／Ｐｔ／Ａｕから形成され、ＩｎＧａＡｓ受光層３におけるｐ型領域８とオーミック接触している。また、ｎ型部電極３３は、ｎ型ＩｎＧａＡｓバッファ層２の上に位置し、ＡｕＧｅＮｉから形成され、ｎ型ＩｎＧａＡｓバッファ層２とオーミック接触している。ｎ型部電極３３は、ｎ型ＩｎＧａＡｓバッファ層２の上ではなく、そのバッファ層２上に位置し、厚みを減じられたＩｎＧａＡｓ受光層３の上にオーミック接触するように設けられてもよい。半絶縁性のＦｅドープＩｎＰ基板１は、半絶縁性であるため、キャリア（電子）が基板側に漏洩してくるのを防止することができる。ただし、所定の対策をとれば、半絶縁性ＩｎＰ基板は、ｎ型ＩｎＰ基板であってもよい。
【００２２】
受光部における反射防止膜６を通り、ＩｎＰ窓層３とＩｎＧａＡｓ受光層４のｐ型領域８を経由してＩｎＧａＡｓ受光層のｐｎ接合９にいたった光は吸収され、キャリアを伝導状態に励起する。本実施の形態におけるｐ型部電極７は、ＩｎＧａＡｓ受光層のｐ型領域８にオーミック接触しているので、ｐ型領域の多数キャリアである正孔は、ヘテロ界面１１を経由することなくｐ部電極７に流れる。また、ＩｎＧａＡｓ受光層のｎ型領域の多数キャリアである電子は、ｎ型ＩｎＧａＡｓ受光層→ｎ型ＩｎＧａＡｓバッファ層２の経路を経てｎ型部電極３３に流れる。したがって、バッファ層をＩｎＧａＡｓ層で形成すれば、電子に対してもヘテロ界面は存在しないことになる。また、ｎ型部電極３３を、バッファ層上に位置する受光層上に設けることにより、バッファ層の材料組成によらず、電子に対してヘテロ界面をなくすことができる。この結果、高速応答性をより確実にバックアップすることができる。
【００２３】
ｐ型部電極がＩｎＰ窓層とのみコンタクトしている場合、ＩｎＧａＡｓおよびＩｎＰにおいては、正孔は電子よりもその移動度が小さいため、光信号の高速応答性は、ｐ型領域での正孔の移動速度に律速されていた。とくにヘテロ界面１１による移動速度の抑制が、高速応答性の妨げとなっていた。上記のｐ型部電極７の配置により、キャリアはヘテロ界面１１を経由せずにｐ型部電極７に到達できるので、従来よりも高速応答性が大幅に改善されることになる。
【００２４】
また、図１に示す半導体受光素子１０は、キャリアの移動方向と、ＩｎＰ基板の面内方向とが平行関係にあるので、横型受光素子である。この横型受光素子では、ｐｎ接合９の側方にあたるＩｎＧａＡｓバッファ層２またはＩｎＧａＡｓ受光層３にｎ型部電極３３を形成する。ＩｎＧａＡｓ受光層は、ＩｎＧａＡｓＰ層に置き換えてもよい。つぎに図１に示す半導体受光素子１０の製造方法について説明する。
【００２５】
まず、図２に示すように、判絶縁性のＦｅドープＩｎＰ基板１上に、気相成長法により、順次、ｎ型ＩｎＧａＡｓバッファ層２、ｎ型ＩｎＧａＡｓ受光層３、ＩｎＰ窓層４をエピタキシャル成長する。次に、図３に示すように、ＩｎＰ窓層４上にＳｉＮ膜５をプラズマＣＶＤ（ＰＣＶＤ）法により形成し、通常の写真製版、エッチング技術により、ｐ型不純物を導入するための拡散窓または開孔部５ａ（受光部１９の領域）を開孔する。
【００２６】
次いで、このＳｉＮ膜５のパターンをマスクとして、開孔部５ａからｐ型不純物のＺｎを、ＩｎＰ窓層４を通りＩｎＧａＡｓ受光層３にまで導入することにより、ｐ型領域８を形成する（図４参照）。ｐ型領域８の形成により、ｎ型ＩｎＧａＡｓ受光層３の中にｐｎ接合９が形成される。またｐ型領域８内にヘテロ界面１１が位置することになる。
【００２７】
ｐ型領域の形成のためのＺｎの導入方法を図５に示す。図３に示す状態の中間製品を石英管３１に配置し、その石英管内にＺｎ３Ｐ２を置き、５８０℃×３０分間加熱する。Ｚｎ３Ｐ２は昇華し、分解して、Ｚｎが、上記中間製品のＳｉＮ膜の開孔部５ａから内部に拡散してゆき、ＩｎＰ窓層４を通り、ｎ型ＩｎＧａＡｓ受光層３にまでｐ型領域８を形成する。Ｚｎの導入にＺｎ３Ｐ２を用いるのは、中間製品中のＩｎＰ層中のＰの脱離を防止するためである。
【００２８】
次いで、ＳｉＮ膜５の開孔部５ａおよびＳｉＮ膜５を被覆するように、ＳｉＯＮなどのＡＲ(Anti-Reflection)コート膜６を形成する（図６参照）。反射防止のためのＡＲコート膜６は、光信号が受光素子１０の表面で反射されて無効になる量をできるだけ減らすために設ける。
【００２９】
ついでレジスト膜を堆積し、通常の写真製版、エッチング技術により電極形成用ホール２９ａ開孔のためのレジスト膜パターン２９を形成する（図７参照）。電極形成用ホール２９ａは、ｎ型部電極の平面形状に合わせたホールである。このレジスト膜パターン２９を用いて、反射防止膜６、パッシベーション膜５、ＩｎＰ窓層４およびＩｎＧａＡｓ受光層３を貫通し、ＩｎＧａＡｓバッファ層２に届く電極形成用ホール１６を形成する。次いで、図８に示すように、電極形成用ホール１６の底部にＡｕＧｅＮｉからなるｎ型部電極３３を形成する（リフトオフ）。
【００３０】
このあと、図９に示すように、ｎ型部電極３３を平面的に見て取り囲むように開孔部２８ａを有するレジスト膜パターン２８を形成する。次に、ｐ型部電極形成領域に開孔部２１ａを有するレジスト膜パターン２１を形成し、そのレジスト膜パターンをマスクに用いてｐ型領域のＩｎＰ窓層４をエッチングする。そして、ＩｎＧａＡｓ受光層３にいたるコンタクトホール１５を開孔する（図１０参照）。
【００３１】
ついで蒸着法により、コンタクトホール１５を含むレジスト膜パターン上にＴｉ／Ｐｔ／Ａｕからなる電極用膜を形成する。ついでレジスト膜パターンとその上に堆積した電極用膜を除くことにより（リフトオフ）、ｐ型部電極７を得ることができる（図１１参照）。上記の方法により、図１に示した横型の半導体受光素子１０を形成することができる。
【００３２】
上記の半導体受光素子の製造方法におけるいくつかの特徴の一つは、Ｚｎ導入の際にマスクパターンとして用いたＳｉＮ膜５を製品に残し、パッシベーション膜に用いている点にある。これは、受光部１９に対応する領域へのｐ型不純物の導入において、図５に示すように、Ｚｎを気相拡散法により導入したために、ＳｉＮ膜パターンがイオン注入などによる損傷を受けないからである。上記マスクパターンに用いたＳｉＮ膜パターンをパッシベーション膜として残すことにより、高速応答性に優れた半導体受光素子の製造工程を簡略化して、量産により適した製造方法とすることができる。
【００３３】
本実施の形態の半導体受光素子では、ｐ型部電極７がＩｎＧａＡｓ受光層のｐ型領域にオーミック接触するので、ＩｎＧａＡｓ受光層のｐｎ接合で導電状態に励起されたキャリアは、（ＩｎＧａＡｓ受光層／ＩｎＰ窓層）ヘテロ界面を経由することなくｐ型部電極に到達することができる。この結果、高速応答性を向上させることが可能となる。
【００３４】
（実施の形態２）
図１２は、本発明の実施の形態２における半導体受光素子１０を示す断面図である。本実施の形態の半導体受光素子１０では、ｐ型領域８を取り囲むように筒状のｐ型キャリア遮蔽領域１８が設けられている点に特徴がある。このｐ型遮蔽領域により、たとえば周辺部からキャリアがｐ型領域８に向かって浸入してくる場合、正孔はこのｐ型キャリア遮蔽領域１８にトラップされ、また電子はｐ型キャリア遮蔽領域１８との界面のポテンシャル障壁により排斥される。この結果、外部からの攪乱を排除することができる。また、光の吸収によりｐｎ接合９で発生した正孔が拡散して外方に移動するのを捕獲し、また電子を押し戻し、いずれにせよ、迂回経路をとる遅いキャリアによる影響を除くことができる。
【００３５】
本実施の形態における半導体受光素子の製造方法は、基本的に、実施の形態１の図２〜図１１で説明した方法に従う。ただし、筒状（断面形状は、円、角状、扁平、一部欠損した環状など、問わない）のｐ型キャリア遮蔽領域１８を形成するとき、図３に示すＳｉＮ膜５の開孔部を、ｐ型領域８を形成するための開孔部５ａだけでなく、その開孔部の周囲にキャリア遮蔽領域１８を形成するための周囲開孔部５ｂを形成する（図１３参照）。そして、上記のようなＳｉＮ膜パターン５をマスクパターンに用いて、図５に示すような気相拡散法により、Ｚｎを導入して、ｐ型領域８とキャリア遮蔽領域１８とを形成する。
【００３６】
上記本実施の形態における半導体受光素子では、本発明の実施の形態１で示した高速応答性の向上に加えて、外部からの攪乱または遅いキャリアによる影響を除くという効果を得ることができる。
【００３７】
上記に本発明の実施の形態について説明したが、次に、包括的に本発明についてまとめると次のように言うことができる。上記本発明の横型半導体受光素子では、半導体受光層とパッシベーション膜とが接触することに不都合があり半導体窓層を介在させて半導体受光層をパッシベーション膜で被覆した結果、第２導電型領域に（半導体受光層／半導体窓層）ヘテロ界面が位置するとき、半導体窓層から半導体受光層にいたる電極が設けられれば、半導体の種類は問わず適用される。すなわち、その基板はＩｎＰ基板に限定されず、半導体窓層もＩｎＰ窓層に限定されず、また半導体受光層もＩｎＧａＡｓ受光層に限定されない。
【００３８】
上記本発明の横型半導体受光素子の製造方法では、受光層とパッシベーション膜とが接触することに不都合があり、このために窓層を介在させてパッシベーション膜により受光層を被覆する構造を形成する場合、ｐ型不純物を気相拡散法で受光層に導入する際にそのパッシベーション膜をマスクパターンとして用いていれば、半導体の種類によらず適用される。
【００３９】
上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態１における半導体受光素子を示す断面図である。
【図２】図１の半導体受光素子の製造において基板上にエピタキシャル層を積層した状態を示す図である。
【図３】ＩｎＰ窓層上にＳｉＮ膜を堆積してマスクパターンを形成した状態を示す図である。
【図４】ＳｉＮ膜マスクパターンを用いて、ｐ型不純物のＺｎを気相拡散法によりＩｎＰ窓層およびＩｎＧａＡｓ受光層に導入した状態を示す図である。
【図５】気相拡散法を説明する図である。
【図６】図４の状態の半導体受光素子に反射防止膜を形成した状態を示す図である。
【図７】ｎ型部電極に合わせた位置に開孔部を有するレジスト膜パターンを形成した状態を示す図である。
【図８】ｎ型部電極を形成した状態を示す図である。
【図９】ｎ型部電極を含む領域に開孔部を有するレジスト膜パターンを示す図である。
【図１０】ｐ型部電極の領域に開孔部を有するレジスト膜パターンを形成し、コンタクトホールを形成した状態を示す図である。
【図１１】図１０の状態の半導体受光素子に電極膜を蒸着してリフトオフにより、ｐ型部電極を形成した状態を示す図である。
【図１２】本発明の実施の形態２における半導体受光素子を示す断面図である。
【図１３】図１２における半導体受光素子の製造にあたり、Ｚｎを気相拡散法で導入するＳｉＣ膜パターンを示す図である。
【符号の説明】
【００４１】
１  ＩｎＰ基板、２  ＩｎＧａＡｓバッファ層、３  ＩｎＧａＡｓ受光層、４  ＩｎＰ窓層、５  ＳｉＮ膜、５ａ  ＳｉＮ膜の開孔部（受光部対応領域）、５ｂ  ＳｉＮ膜の周囲開孔部（キャリア遮蔽領域）、６  反射防止膜、７  ｐ型部電極、８  ｐ型領域、９  ｐｎ接合、１０  半導体受光素子、１１  ヘテロ界面、１５  コンタクトホール、１６  ｎ型部電極形成用ホール、１８  キャリア遮蔽領域、１９  受光部、２１  レジスト膜パターン、２１ａ  開孔部、２８  レジスト膜パターン、２８ａ  開孔部、２９  レジスト膜パターン、２９ａ  開孔部、３１  石英管、３３  ｎ型部電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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