(57)【要約】【課題】可及的に簡略な構成で、かつ高集積度、高性能の半導体装置を得ることを可能にする。【解決手段】半導体基板１上に板状に設けられた第１導電型の第１半導体領域３と、第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜４と、第１強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第１ゲート電極６と、第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜５と、第２強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第２ゲート電極７と、第１及び第２ゲート電極に挟まれるように第１半導体領域に形成されるチャネル領域と、チャネル領域の両側の第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域８と、を備え、第１半導体領域の厚さが第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い。【選択図】図１
2007180362.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に板状に設けられた第１導電型の第１半導体領域と、前記第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜と、前記第１強誘電体絶縁膜の前記第１半導体領域と反対側の面に設けられた第１ゲート電極と、前記第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜と、前記第２強誘電体絶縁膜の前記第１半導体領域と反対側の面に設けられた第２ゲート電極と、前記第１及び第２ゲート電極に挟まれるように前記第１半導体領域に形成されるチャネル領域と、前記チャネル領域の両側の前記第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域と、を備え、
前記第１半導体領域の厚さが前記第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄いことを特徴とする半導体装置。
【請求項２】
前記第１半導体領域を流れる電流の主方向は前記半導体基板の表面に平行であり、かつ前記第１強誘電体絶縁膜から前記第１半導体領域を介して前記第２強誘電体絶縁膜に向かう方向は前記半導体基板の表面に平行であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース・ドレイン領域の少なくとも一方は、少なくとも三種類の電位源に接続することが可能であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ソース・ドレイン領域の一方は第１電位源に接続され、他方は抵抗を介して前記第１電位源とは電位の異なる第２電位源と接続されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
半導体基板上に板状に設けられた第１導電型の第１半導体領域と、前記第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜と、前記第１強誘電体絶縁膜の前記第１半導体領域と反対側の面に設けられた第１ゲート電極と、前記第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜と、前記第２強誘電体絶縁膜の前記第１半導体領域と反対側の面に設けられた第２ゲート電極と、前記第１及び第２ゲート電極に挟まれるように前記第１半導体領域に形成される第１チャネル領域と、前記チャネル領域の両側の前記第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域と、を備え、前記第１半導体領域の厚さが前記第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い第１半導体素子と、
前記半導体基板上に板状に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の第１側面に設けられた第３強誘電体絶縁膜と、前記第３強誘電体絶縁膜の前記第２半導体領域と反対側の面に設けられた第３ゲート電極と、前記第２半導体領域の第２側面に設けられた第４強誘電体絶縁膜と、前記第４強誘電体絶縁膜の前記第２半導体領域と反対側の面に設けられた第４ゲート電極と、前記第３及び第４ゲート電極に挟まれるように前記第２半導体領域に形成される第２チャネル領域と、前記第２チャネル領域の両側の前記第２半導体領域に設けられた第１導電型の第２ソース・ドレイン領域と、を備え、前記第２半導体領域の厚さが前記第２半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い第２半導体素子と、
を備え、前記第１ソース・ドレイン領域のいずれか一方と前記第２ソース・ドレイン領域のいずれか一方とが電気的に結合され、前記第１および第２ゲート電極のいずれか一方と、前記第３および第４ゲート電極のいずれか一方とが電気的に結合され、前記第１および第２ゲート電極の他方と、前記第３および第４ゲート電極の他方とが電気的に結合されていることを特徴とする半導体装置。
【請求項６】
前記第１ソース・ドレイン領域のいずれか一方と、前記第２ソース・ドレイン領域のいずれか一方とは各々少なくとも三種類の電位源に接続することが可能であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１ゲート電極と、前記第２ゲート電極とは各々少なくとも三種類の電位源に接続することが可能であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第１または第２半導体領域が、少なくとも二つ存在することを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第１または第２ソース・ドレイン領域が、少なくとも二つ存在することを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関する。
【背景技術】
【０００２】
従来、論理半導体装置に対するより複雑な情報処理等の要求により、簡略な回路や高集積度化への要求が高まっている。特に論理仕様の変更への迅速な対応、使用者の任意な論理機能の変更の可能性、等の要求により、再構築可能な論理半導体装置いわゆるリコンフィギュラブル論理半導体装置の需要が高まっている。従来のリコンフィギュラブル論理半導体装置に於いては、入力信号の組み合わせに応じて特定の制御信号を読み出すと言う方式が用いられている。この様な方法としては入力信号が二つである場合の例が特許文献１に記されている。この様にすると、制御信号を切り替える事に依り入力信号の組み合わせに応じた出力を任意の値に設定する事が可能である。
【特許文献１】特開２００５−１２７７７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特に上述の従来例に示されているリコンフィギュラブル論理半導体装置を構築する為に必要な電界効果トランジスタの数を考えると、制御信号の選択に６ケ、２ケあるインバーターに各々２ケの合計４ケ、制御信号にＳＲＡＭを用いるとすると４ケの入力信号の各々に６ケの合計２４ケ、全体で３４ケの電界効果トランジスタが必要であり、その構成は極めて複雑である。その為に必要な面積を縮小する事は困難であり、高集積化の障害となっていた。
【０００４】
本発明は、上記問題点を解決するために成されたもので、その目的は、可及的に簡略な構成で、かつ高集積度、高性能の半導体装置を提供する事にある。
【課題を解決するための手段】
【０００５】
本発明の第１の態様による半導体装置は、半導体基板上に板状に設けられた第１導電型の第１半導体領域と、前記第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜と、前記第１強誘電体絶縁膜の前記第１半導体領域と反対側の面に設けられた第１ゲート電極と、前記第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜と、前記第２強誘電体絶縁膜の前記第１半導体領域と反対側の面に設けられた第２ゲート電極と、前記第１及び第２ゲート電極に挟まれるように前記第１半導体領域に形成されるチャネル領域と、前記チャネル領域の両側の前記第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域と、を備え、前記第１半導体領域の厚さが前記第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄いことを特徴とする。
【０００６】
なお、前記第１半導体領域を流れる電流の主方向は前記半導体基板の表面に平行であり、かつ前記第１強誘電体絶縁膜から前記第１半導体領域を介して前記第２強誘電体絶縁膜に向かう方向は前記半導体基板の表面に平行であってもよい。
【０００７】
なお、前記ソース・ドレイン領域の少なくとも一方は、少なくとも三種類の電位源に接続することが可能であってもよい。
【０００８】
なお、前記ソース・ドレイン領域の一方は第１電位源に接続され、他方は抵抗を介して前記第１電位源とは電位の異なる第２電位源と接続されていてもよい。
【０００９】
また、本発明の第２の態様による半導体装置は、半導体基板上に板状に設けられた第１導電型の第１半導体領域と、前記第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜と、前記第１強誘電体絶縁膜の前記第１半導体領域と反対側の面に設けられた第１ゲート電極と、前記第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜と、前記第２強誘電体絶縁膜の前記第１半導体領域と反対側の面に設けられた第２ゲート電極と、前記第１及び第２ゲート電極に挟まれるように前記第１半導体領域に形成される第１チャネル領域と、前記チャネル領域の両側の前記第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域と、を備え、前記第１半導体領域の厚さが前記第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い第１半導体素子と、
前記半導体基板上に板状に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の第１側面に設けられた第３強誘電体絶縁膜と、前記第３強誘電体絶縁膜の前記第２半導体領域と反対側の面に設けられた第３ゲート電極と、前記第２半導体領域の第２側面に設けられた第４強誘電体絶縁膜と、前記第４強誘電体絶縁膜の前記第２半導体領域と反対側の面に設けられた第４ゲート電極と、前記第３及び第４ゲート電極に挟まれるように前記第２半導体領域に形成される第２チャネル領域と、前記第２チャネル領域の両側の前記第２半導体領域に設けられた第１導電型の第２ソース・ドレイン領域と、を備え、前記第２半導体領域の厚さが前記第２半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い第２半導体素子と、
を備え、前記第１ソース・ドレイン領域のいずれか一方と前記第２ソース・ドレイン領域のいずれか一方とが電気的に結合され、前記第１および第２ゲート電極のいずれか一方と、前記第３および第４ゲート電極のいずれか一方とが電気的に結合され、前記第１および第２ゲート電極の他方と、前記第３および第４ゲート電極の他方とが電気的に結合されていることを特徴とする。
【００１０】
なお、前記第１ソース・ドレイン領域のいずれか一方と、前記第２ソース・ドレイン領域のいずれか一方とは各々少なくとも三種類の電位源に接続することが可能であってもよい。
【００１１】
なお、前記第１ゲート電極と、前記第２ゲート電極とは各々少なくとも三種類の電位源に接続することが可能であってもよい。
【００１２】
なお、前記第１または第２半導体領域が、少なくとも二つ存在していてもよい。
【００１３】
なお、前記第１または第２ソース・ドレイン領域が、少なくとも二つ存在してもよい。
【発明の効果】
【００１４】
本発明によれば、可及的に簡略な構成で、かつ高集積度、高性能の半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下図面を用いて本発明の実施形態を詳細に説明する。また本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。
【００１６】
（第１実施形態）
本発明の第１実施形態による半導体素子の模式図を図１に示す。この半導体素子はＳＯＩ基板上に形成されており、支持半導体基板１の上に形成された埋め込み絶縁膜２の上にチャネル領域を成す板状の半導体領域３が形成されている。この半導体領域３を挟む様に第１及び第２の強誘電体絶縁膜４、５を各々介して第１及び第２のゲート電極６、７が形成されている。チャネル領域を成す板状の半導体領域３はゲート電極６、７の奥にも延びており、ゲート電極を挟む様に図の手前と奥とにソース・ドレイン領域８が形成されている。チャネル領域を成す板状の半導体領域３の上には絶縁膜９が形成されている。チャネルを流れる電流の主方向は図中のＡ−Ａ’の方向である。図１のＢ−Ｂ’方向に切った断面図を図２に示す。なお、図１及び図２に於いては層間絶縁膜、配線金属、ソース・ドレイン領域ないしゲート電極と配線金属との接合領域等は省略してある。
【００１７】
チャネル領域を成す半導体領域３の厚さは、その不純物濃度で決まる最大空乏層厚さの２倍よりも薄く形成されており、両ゲート電極６、７またはソース・ドレイン領域８に特定の電位を与える事で強誘電体絶縁膜の分極を制御する事が可能である。この様にすると、従来の半導体素子に比べてはるかに簡略に、論理素子を実現する事が可能となる。この事を以下に説明する。
【００１８】
先ずｎ型半導体素子、すなわちチャネル領域はｐ型の不純物を含みソース・ドレイン領域はｎ型の不純物を含む半導体素子を例に取り説明する。本実施形態に依る半導体素子のチャネル領域の厚さは、その不純物濃度で決まる最大空乏層厚さの２倍よりも薄く形成されているので、チャネル領域の両ゲート電極の在る側面に各々独立に反転層が形成されるのではなく、両ゲート電極の電位の組み合わせに依り、チャネル領域を成す半導体領域３のほぼ全体に渡って反転層が形成される。ｎ型半導体装置に於いては、ゲート絶縁膜を成す強誘電体絶縁膜４、５の分極がゲート電極６、７からチャネルの方向へ向いている場合にはより低いゲート電圧条件で半導体装置はオンとなり、強誘電体絶縁膜４、５の分極がチャネルからゲート電極６、７の方向へ向いている場合にはより高いゲート電圧条件で半導体装置はオンとなる。それ故、ゲート電極６、７の電位の内で電源電圧を１に、接地電位を０に対応させると、強誘電体絶縁膜４、５の分極がゲート電極６、７からチャネルの方向へ向いている場合には両ゲート電極６、７の「ＯＲ」でオンとなり、強誘電体絶縁膜４、５の分極がチャネルからゲート電極６、７の方向へ向いている場合には両ゲート電極６、７の「ＡＮＤ」でオンとなる様にする事ができる。
【００１９】
従来のｎ型電界効果トランジスタを用いて二つの入力の「ＡＮＤ」または「ＯＲ」でオンになる回路を作る事を考えると、「ＡＮＤ」でオンとなる為には二つのｎ型電界効果トランジスタの直列接続、「ＯＲ」でオンとなる為には二つのｎ型電界効果トランジスタの並列接続、を形成する必要がある。
【００２０】
しかし、本実施形態の構造を用いれば、一つの半導体素子で実現する事が可能であり、その構成は極めて簡略となる。これは、本発明者によって新たに得られた知見である。更に、本実施形態の半導体素子に於いては、両入力の「ＡＮＤ」でオンとなるか「ＯＲ」でオンとなるかは、強誘電体絶縁膜４、５の分極の方向のみで決まるので、ゲート電極６、７または、ソース・ドレイン領域８の電位を操作する事で分極を反転すれば、「ＡＮＤ」でオンとなるか「ＯＲ」でオンとなるかを変更する事もまた可能となる。この事もまた本発明者によって新たに得られた知見である。
【００２１】
次にｐ型半導体素子、すなわちチャネル領域はｎ型の不純物を含みソース・ドレイン領域はｐ型の不純物を含む半導体素子の場合を考える。本実施形態に依る半導体素子のチャネル領域の厚さは、その不純物濃度で決まる最大空乏層厚さの２倍よりも薄く形成されているので、チャネル領域の、両ゲート電極６、７の在る側面に各々独立に反転層が形成されるのではなく、両ゲート電極６、７の電位の組み合わせに依り、チャネル領域を成す半導体領域３の全体に反転層が形成される。ｐ型半導体装置に於いては、ゲート絶縁膜を成す強誘電体絶縁膜４、５の分極がゲート電極６、７からチャネルの方向へ向いている場合にはより低いゲート電圧条件で半導体装置はオンとなり、強誘電体絶縁膜４、５の分極がチャネルからゲート電極６、７の方向へ向いている場合にはより高いゲート電圧条件で半導体装置はオンとなる。それ故、ゲート電極６、７の電位の内で電源電圧を１に、接地電位を０に対応させると、強誘電体絶縁膜４、５の分極がゲート電極６、７からチャネルの方向へ向いている場合には両ゲート電極６、７の「ＮＯＲ」でオンとなり、強誘電体絶縁膜４、５の分極がチャネルからゲート電極６、７の方向へ向いている場合には両ゲート電極６、７の「ＮＡＮＤ」でオンとなる様にする事ができる。この事もまた本発明者によって新たに得られた知見である。
【００２２】
両入力の「ＮＡＮＤ」でオンとなるか「ＮＯＲ」でオンとなるかは、強誘電体絶縁膜４、５の分極の方向のみで決まるので、ゲート電極６、７または、ソース・ドレイン領域８の電位を操作する事で分極を反転すれば、「ＮＡＮＤ」でオンとなるか「ＮＯＲ」でオンとなるかを変更する事もまた可能となる。この事もまた本発明者によって新たに得られた知見である。
【００２３】
以上説明したように、本実施形態の半導体素子によれば、従来の半導体素子と比較してはるかに簡略に、論理回路の構成が可能となる。
【００２４】
次に、本実施形態による半導体素子の製造方法について以下に説明する。
【００２５】
先ず図３に示す様にＳＯＩ基板の半導体層に例えばＢイオンを例えば３０ｋｅＶのエネルギー、１ｘ１０１２ｃｍ−２の濃度で注入した後で、例えば１０５０℃、３０秒の熱工程を加える。続いて上記半導体層の上に例えば化学的気相成長法（以下、ＣＶＤ(Chemical Vapor Deposition)法と記す）で例えば厚さ３０ｎｍの酸化シリコン膜を形成する。次に上記酸化シリコン膜を含む半導体基板全面に例えば反応性イオンエッチング法（以下、ＲＩＥ(Reactive Ion Etching)法と記す)等の異方性エッチングを施す事に依り、チャネル領域を成す半導体領域３と、半導体領域３の上に設けられる絶縁膜９とを形成する。
【００２６】
次に図４に示す様に例えばＣＶＤ法等の方法を用いる事に依り、チャネル領域を成す半導体領域３を含む半導体基板全面に、例えば厚さ２０ｎｍの例えばＰＺＴ膜(PbZrxTi1-xO3)を形成する。続いて、このＰＺＴ膜に例えばＲＩＥ法等の異方性エッチングを施す事に依り、強誘電体絶縁膜からなる側壁１０を形成する。
【００２７】
次に図５に示す様に例えばＣＶＤ法等の方法により、チャネル領域を成す半導体領域３、絶縁膜９、側壁１０を含む半導体基板全面に例えば厚さ１００ｎｍの例えばＷ(タングステン)膜１１を形成する。続いて、例えば化学的機械的研磨法（以下、ＣＭＰ(Chemical Mechanical Polishing)法と記す)等の方法を用いて上記W膜の表面を平坦化し、絶縁膜９および側壁１０の上面を露出させる。
【００２８】
次に図６に示す様にＷ膜１１に例えばＲＩＥ法等の異方性エッチングを施す事に依りパターニングし、第１及び第２のゲート電極６、７を形成する。続いて例えばＲＩＥ法等の異方性エッチングを施す事に依り、強誘電体絶縁膜からなる側壁１０をパターニングして第１及び第２の強誘電体絶縁膜４、５を形成する。
【００２９】
続いて例えばＡｓイオンを例えば５ｋｅＶのエネルギー、１ｘ１０１５ｃｍ−２の濃度で注入し、熱工程を施す事に依りソース・ドレイン領域８を形成する。
【００３０】
以後は従来技術と同様に層間絶縁膜形成工程や配線工程等を経て本実施形態の半導体素子を形成する。
【００３１】
本実施形態に於いてはｎ型半導体素子の場合を例に取って示したが、不純物の導電型を逆にすればｐ型半導体素子の場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を導入すれば相補型の半導体素子の場合に対しても同様に適応できる。また、それらを一部として含む半導体素子にも用いる事ができる。
【００３２】
また、本実施形態に於いては半導体素子のみの形成工程を示したが、その他に、電界効果トランジスタやバイポーラー型トランジスタや単一電子トランジスタ等の能動素子、または抵抗体やダイオードやインダクターやキャパシター等の受動素子、または例えば強誘電体を用いた素子や磁性体を用いた素子や記憶装置をも含む半導体装置の一部として形成する場合にも用いる事ができる。ＯＥＩＣ（オプト・エレクトリカル・インテグレーテッド・サーキット）やＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）の一部として形成する場合もまた同様である。
【００３３】
また、本実施形態ではＳＯＩ基板上に形成する場合を例に取って説明したが、通常のバルク半導体基板上に形成する場合も同様であり、同様の効果が得られる。
【００３４】
また、本実施形態では、ｎ型半導体層を形成する為の不純物としてはＡｓを、ｐ型半導体層を形成する為の不純物としてはＢを用いたが、ｎ型半導体層を形成する為の不純物として他のＶ族不純物を用いる、ないしはｐ型半導体層を形成する為の不純物として他のＩＩＩ族不純物を用いてもよい。また、ＩＩＩ族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。
【００３５】
また、本実施形態では、不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。
【００３６】
また、本実施形態では、素子のしきい値電圧を調節する為の不純物導入は行っていないが、ウエル形成の為の不純物導入とは別にしきい値電圧調節の為の不純物導入を行ってもよい。この様にするとしきい値電圧を所望の値に設定しやすくなると言う利点が得られる。なお、本実施形態の様にすると工程の簡略化が図られると言う利点がある。
【００３７】
また、本実施形態では、シングルドレイン構造の素子を示したが、シングルドレイン構造以外の例えばエクステンション構造ないしＬＤＤ（ライトリードープト  ソース・ドレイン）構造やＧＤＤ（グレイデッドディフーズド  ソース・ドレイン）構造等の構造の素子を構築したとしてもよい。またハロー構造ないしポケット構造等の素子を用いてもよい。これらの様な構造とすると素子の短チャネル効果に対する耐性が向上するので好ましい。また、ソース・ドレイン領域を金属ないし金属珪化物等で形成して、いわゆるショットキー素子を形成してもよい。
【００３８】
また、本実施形態では、ソース・ドレイン領域の形成をゲート電極ないしゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。ゲート電極ないしゲート絶縁膜の材質によっては熱工程を施す事が好ましくない場合がある。その様な場合にはソース・ドレイン領域への不純物の導入ないし活性化の熱工程をゲート電極ないしゲート絶縁膜の加工に先立って行う事が好ましい。
【００３９】
また、本実施形態では、ゲート電極はＷを用いて形成しているが、例えば単結晶シリコンや非晶質シリコン等の半導体、ないしは必ずしもＷとは限らない金属、金属を含む化合物等、ないしはそれらの積層等で形成してもよい。金属ないし金属を含む化合物でゲート電極を形成するとゲート電極の抵抗が抑制されるので素子の高速動作が得られ、好ましい。また金属でゲート電極を形成すると酸化反応が進みにくいので、強誘電体絶縁膜とゲート電極との界面の制御性が良いと言う利点も有る。また、ゲート電極の少なくとも一部に多結晶シリコン等の半導体を用いると仕事関数の制御が容易であるので素子のしきい値電圧の調節が容易になると言う別の利点がある。
【００４０】
また、本実施形態では、ゲート電極の形成はその材料を堆積した後に異方性エッチングを施すと言う方法で形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いて形成してもよい。ゲート電極の形成に先立ってソース・ドレイン領域を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域とゲート電極とが自己整合的に形成されるので好ましい。
【００４１】
また、本実施形態では、素子を流れる電流の主方向に測ったゲート電極の長さは、ゲート電極の上部も下部も等しいが、この事は本質的ではない。例えばゲート電極の上部を測った長さの方が下部を測った長さよりも長いアルファベットの「Ｔ」の字の様な形であってもよい。この場合にはゲート抵抗を低減する事ができると言う他の利点も得られる。
【００４２】
また、本実施形態では明記していないが、配線の為の金属層の形成は例えばスパッタ法等を用いて行ってもよいし堆積法等の方法を用いて行ってもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料は例えばシリコンを含有するＡｌ（アルミニウム）等を用いても、例えばＣｕ（銅）等の金属を用いてもよい。特にＣｕは抵抗率が低いので好ましい。
【００４３】
また、本実施形態では、シリサイド工程には言及しなかったが、ソース・ドレイン領域上にシリサイド層を形成してもよい。また、ソース・ドレイン領域上に金属を含む層を堆積ないしは成長させる等の方法を用いてもよい。この様にするとソース・ドレイン領域の抵抗が低減されるので好ましい。また、ゲート電極を多結晶シリコン等で形成する場合にはゲート電極に対してのシリサイド化を施してもよい。その場合にシリサイド化を施すとゲート抵抗が低減されるので好ましい。また、エレベート構造を用いてもよい。エレベート構造によってもソース・ドレイン領域の抵抗が低減されるので好ましい。
【００４４】
また、本実施形態では、ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。特にゲート電極が金属を含む材料で形成されており、且つソース・ドレイン領域上にシリサイド層を形成する場合等、製造工程の途中でゲート電極を保護する必要が在る場合等はゲート電極の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設ける事は必須である。
【００４５】
また本実施形態では強誘電体絶縁膜として堆積により形成されたＰＺＴ膜を用いたが、例えばＰＬＺＴ（（ＰｂまたはＬａ）（ＺｒまたはＴｉ）Ｏ３）ないしＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の他の強誘電体材料を用いて形成してもよい。また、成膜の方法は堆積に限るものではなく、例えばスパッタ等の他の方法を用いてもよい。
【００４６】
また、本実施形態ではゲート側壁には言及していないが、ゲート電極に側壁を設けてもよい。特に高誘電率材料でゲート側壁を設けると特許第３６５８５６４号公報に記されている様にゲート電極の下端角近傍に於ける強誘電体絶縁膜中の電場が緩和される為、強誘電体絶縁膜の信頼性の向上が図られると言う利点が得られるので好ましい。
【００４７】
また、本実施形態では、ゲート電極形成後の後酸化には言及していないが、ゲート電極ないし強誘電体絶縁膜材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理ないしは反応性の気体に曝す等の方法でゲート電極の下端の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれに依りゲート電極の下端角部の電場が緩和されるので強誘電体絶縁膜の信頼性が向上し、好ましい。
【００４８】
また、本実施形態では明記していないが、層間絶縁膜としては酸化シリコン膜を用いてもよいし、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。
【００４９】
また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られ、好ましい。
【００５０】
また、本実施形態では、チャネルを成す半導体領域を流れる電流の主方向は半導体基板１の表面に平行であり、それを左右から挟む様にゲート電極６、７が形成されているが、例えば図７に示す様に、チャネルを成す半導体領域３を上下から挟む様にゲート電極６、７を形成してもよい。
【００５１】
図７に示す様な構造の半導体素子の製造は、絶縁膜２が形成された半導体基板１上に、第２のゲート電極膜、第２の強誘電体絶縁膜を順次積層し、パターニングすることにより、第２のゲート電極７、第２の強誘電体絶縁膜５を形成する。その後、全面に犠牲膜（図示せず）を形成し、この犠牲膜をＣＭＰ等で平坦化し、第２の強誘電体絶縁膜５の上面を露出する。その後、ｐ型の半導体層３を形成する。この半導体層３上に第１の強誘電体絶縁膜、第１のゲート電極膜を順次積層し、パターニングすることにより、第１の強誘電体絶縁膜４、第１のゲート電極６を形成する。続いて、第１のゲート電極６の両側の半導体層にｎ型の不純物を導入し、ソース・ドレイン領域８を形成する。
【００５２】
なお、このように製造される図７に示す半導体装置においては、第１のゲート電極６とチャネル領域をなす半導体領域３との電気的な絶縁を保つ為には、図８に模式的に示す様に、第１の強誘電体絶縁膜４はチャネル領域を成す半導体領域３の側面にも設ける必要があり、その結果として第１の強誘電体絶縁膜４と第２の強誘電体絶縁膜５とが接する。なお、この図に於いては層間絶縁膜、配線金属、ソース・ドレイン領域ないしゲート電極と配線金属との接合領域等及び第２のゲート電極７は省略してある。強誘電体材料の自発分極は、隣り合う双極子が揃うと安定化する事の帰結であるので、この図に示した様に第１および第２の強誘電体絶縁膜４、５とが接すると、両強誘電体絶縁膜を通じて、同一方向に分極が生ずるのが安定となり、何れもゲート電極６、７からチャネルを成す半導体領域３に向かう方向または何れもチャネルを成す半導体領域３からゲート電極６、７に向かう方向に分極する状態は不安定となる。それ故、本実施形態に示した様に、チャネルを成す半導体領域３を流れる電流の主方向は半導体基板１の表面に平行であり、それを左右から挟む様にゲート電極が形成されている構造が好ましい。
【００５３】
また、本実施形態では強誘電体材料を用いてゲート絶縁膜を形成し、その分極の向きを制御する事で、ＡＮＤでオンとなるかＯＲでオンとなるか等の変更を行う構造を示したが、ゲート絶縁膜４、５に強誘電体材料を用いるのではなく、トンネルゲート絶縁膜と浮遊ゲート電極とインターポリ絶縁膜との積層とし、浮遊ゲート電極に蓄積されている電荷の量を調節する事で、ＡＮＤでオンとなるかＯＲでオンとなるか等の変更を行う事も可能である。しかし、この様にすると、ゲート絶縁膜４、５の酸化膜換算膜厚（その絶縁膜を用いて形成した平行平板のキャパシターと、単位面積あたりの容量が等しい値となる、酸化シリコン膜の厚さ）は、トンネルゲート絶縁膜とインターポリ絶縁膜との酸化膜換算膜厚の和になるので、ゲート絶縁膜の酸化膜換算膜厚を薄くする事は困難であり、この事は微細化の妨げとなる。それに対して本実施形態の構造であれば、この様な困難は存在せず、微細化を進める事が可能であり、その結果として高性能の微細な半導体素子が形成可能となると言う利点がある。
【００５４】
（第２実施形態）
次に、本発明の第２実施形態による回路を図９に示す。本実施形態の回路は、図１に示す半導体素子５０と、抵抗Ｒとを備えている。この半導体素子５０はｎ型半導体素子、すなわちチャネルを形成する半導体領域はｐ型の不純物を含み、ソース・ドレイン領域はｎ型の不純物を含む半導体素子である。半導体素子５０の第１及び第２のゲート電極６、７に各々第１及び第２の入力端子７１、７２が接続されており、これらの入力端子７１、７２に各々ＶＩＮ１、ＶＩＮ２の電位が印加されている。ソース・ドレイン領域８の一方は接地端子７４に接続されており、他方は抵抗Ｒを介して電源電圧の電位端子７５に接続されている。接地電位をｇｎｄ．、電源電圧をＶＤＤと記す。そしてソース・ドレイン８と抵抗Ｒとの接合部は出力端子７７と接続されており、その電位をＶＯＵＴとする。本実施形態並びに以下の実施形態では半導体素子を回路図中で図１０に示す様に記す。図中のＶＧ１及びＶＧ２と記した端子は各々第１及び第２のゲート電極である。
【００５５】
強誘電体絶縁膜の分極がゲート電極からチャネル領域に向かう方向である場合を考えると、本実施形態の回路は両ゲート電極のＯＲでオン状態となる。それ故、両入力が何れも「０」、すなわち接地電位である場合のみは出力端子には「１」、すなわち電源電圧が出力され、それ以外の場合には「０」、すなわち接地電位が出力される。したがって、この場合、本実施形態の回路はＮＯＲ回路となる。
【００５６】
従来のｎ型電界効果トランジスタを用いてＮＯＲ回路を実現する為にはｎ型電界効果トランジスタを２ケ並列に接続し、それと抵抗との直列接続を形成するので２ケの電界効果トランジスタが必要となる。
【００５７】
それに対して、本実施形態に示した様に第１実施形態の半導体素子一個のみでＮＯＲ回路を実現する事ができるので、この回路は極めて簡略に実現される。
【００５８】
次に、強誘電体絶縁膜の分極がチャネル領域からゲート電極に向かう方向である場合を考えると、本実施形態の回路における半導体素子５０は両ゲート電極のＡＮＤでオン状態となる。それ故、両入力が何れも「１」、すなわち電源電圧である場合のみは出力端子には「０」、すなわち接地電位が出力され、それ以外の場合には「１」、すなわち電源電圧が出力される。したがって、本実施形態の論理回路はＮＡＮＤ回路となる。
【００５９】
従来のｎ型電界効果トランジスタを用いてＮＡＮＤ回路を実現する為にはｎ型電界効果トランジスタを２ケ直列に接続し、それと抵抗との直列接続を形成するので２ケの電界効果トランジスタが必要となる。
【００６０】
それに対して、本実施形態に示した様に第１実施形態の半導体素子用いると素子一個のみでＮＡＮＤ回路を実現する事ができるので、この回路は極めて簡略に実現される。この事は本発明者よって新たに得られた知見である。
【００６１】
本実施形態の回路を論理回路の一部として形成し、更に図中の接地電位に接続されている端子及び電源電圧に接続されている端子を十分に高い電位及び十分に低い電位にも接続する事ができる様にし、更に図中の出力端子を論理回路と接続するか否かを選択可能とした場合を考える。出力端子と論理回路との接続を解除し、図中の接地電位に接続されている端子及び電源電圧に接続されている端子を十分に低い電位にしたとする。この時、強誘電体絶縁膜中にはゲート電極からチャネル領域に向かう向きの電場が印加されるので、その分極は初期状態に関わらずゲート電極からチャネル領域に向かう方向となる。すなわち図９に示した回路はＮＯＲ回路となる。次に、出力端子と論理回路との接続を解除し、図中の接地電位に接続されている端子及び電源電圧に接続されている端子を十分に高い電位にしたとする。この時、強誘電体絶縁膜中にはチャネル領域からゲート電極に向かう向きの電場が印加されるので、その分極は初期状態に関わらずチャネル領域からゲート電極に向かう方向となる。すなわち図９に示した回路はＮＡＮＤ回路となる。この様に、第１実施形態の半導体素子５０のソース・ドレイン端子の少なくとも一方が少なくとも三種類の電位に接続可能となっていると、図９に示した回路をＮＯＲ回路とＮＡＮＤ回路とに切り替えて用いる事が可能となる。すなわちリコンフィギュラブル論理回路が一つの素子のみで形成される。
【００６２】
「背景技術」及び「発明が解決しようとする課題」に於いて記した様に、従来の技術でリコンフィギュラブル論理回路を実現する為には多数の電界効果トランジスタが必要となり、その構成は極めて複雑となる。それに対して第１実施形態の半導体素子を用いるとリコンフィギュラブル論理回路が極めて簡略に実現される。この事もまた本発明者によって新たに得られた知見である。
【００６３】
次に本実施形態の回路を論理回路の一部として形成し、更に図中の両入力端子を十分に高い電位及び十分に低い電位にも接続する事ができる様にした場合を考える。ここで「十分に高い電位」、「十分に低い電位」とは次を意味する。一般に強誘電体膜に分極が生じている状態で、その分極と逆向きに一定値以上の強さの電場を印加すると分極の向きが反転する。この電場の強さとその強誘電体膜の厚さとの積を抗電圧と言う。素子に用いられている強誘電体膜の抗電圧に論理回路の電源電圧を加えた値よりも高い電位をここでは「十分に高い電位」と呼び、素子に用いられている強誘電体膜の抗電圧の符号を変えた値よりも低い電位をここでは「十分に低い電位」と呼んでいる。
【００６４】
両入力端子を十分に高い電位にしたとする。この時、強誘電体絶縁膜中にはゲート電極からチャネル領域に向かう向きの電場が印加されるので、その分極は初期状態に関わらずゲート電極からチャネル領域に向かう方向となる。すなわち図９に示した回路はＮＯＲ回路となる。次に、両入力端子を十分に低い電位にしたとする。この時、強誘電体絶縁膜中にはチャネル領域からゲート電極に向かう向きの電場が印加されるので、その分極は初期状態に関わらずチャネル領域からゲート電極に向かう方向となる。すなわち図９に示した回路はＮＡＮＤ回路となる。この様に、第１実施形態の半導体素子５０のゲート電極が少なくとも三種類の電位に接続可能となっていると、図９に示した回路をＮＯＲ回路とＮＡＮＤ回路とに切り替えて用いる事が可能となる。すなわちリコンフィギュラブル論理回路が一つの素子のみで形成される。
【００６５】
「背景技術」及び「発明が解決しようとする課題」に於いて記した様に、従来の技術でリコンフィギュラブル論理回路を実現する為には多数の電界効果トランジスタが必要となり、その構成は極めて複雑となる。
【００６６】
それに対して、第１実施形態の半導体素子５０を用いるとリコンフィギュラブル論理回路が極めて簡略に実現される。この事もまた本発明者によって新たに得られた知見である。
【００６７】
この様に両入力端子を論理回路と、十分に高い電位または十分に低い電位とに接続可能とする場合には、接続を切り替える必要の在る端子は両ゲート電極に接続されている入力端子のみなので２ケである。他方、接地電位に接続されている端子と電源電圧に接続されている端子とを論理回路と、十分に高い電位または十分に低い電位とに接続可能とする場合には、これらに加えて出力端子を論理回路と接続するか否かを選択可能とする必要があり、接続を切り替える必要の在る端子は３ケとなる。それ故、両入力端子を論理回路と、十分に高い電位または十分に低い電位とに接続可能とする場合のほうが、回路構成が簡略になると言う利点がある。
【００６８】
両入力端子に、十分に高い電位または十分に低い電位を印加する事で強誘電体絶縁膜の分極を制御する方法だと、ソース・ドレイン間に電位差が存在する状態で分極を制御する必要がある。その為、分極制御時の強誘電体絶縁膜中の電場は絶縁膜に垂直ではなく、ソース・ドレイン方向の成分をも持つ事となる。その結果、分極も絶縁膜に垂直ではなく、ソース・ドレイン方向の成分をも持つ事となる。図９に示した半導体素子５０がｎ型である場合にはソースに対してドレインにプラスの電位が印加されているので、分極はドレインからソースに向かう成分を持つ事となり、強誘電体絶縁膜のソース側の側面にプラスの分極電荷が誘起される。この誘起された電荷はソースからドレインに向かう向きの電場をつくるので、それは半導体素子５０の電流駆動力を妨げる方向に働く。
【００６９】
図９の接地電位に接続されている端子７４と電源電圧に接続されている端子７５とに、十分に高い電位または十分に低い電位を印加する事で強誘電体絶縁膜の分極を制御する場合は、ソース・ドレイン間に電位差の無い状態で強誘電体絶縁膜の分極を制御するので、ここに記した様な電流駆動力の妨げは生じない。それ故、高い電流駆動力が得られると言う利点がある。
【００７０】
本実施形態に於いても第１実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【００７１】
（第３実施形態）
次に本発明の第３実施形態による回路を図１１に示す。本実施形態の回路は、第１実施形態の半導体素子５０と、抵抗Ｒとを備えている。半導体素子５０は、ｐ型半導体素子、すなわちチャネルを形成する半導体領域はｎ型の不純物を含み、ソース・ドレイン領域はｐ型の不純物を含む半導体素子である。半導体素子５０の第１及び第２のゲート電極に各々第１及び第２の入力端子７１、７２が接続されており、これらの入力端子７１、７２に各々ＶＩＮ１、ＶＩＮ２の電位が印加されている。ソース・ドレイン領域の一方は電源電圧の電位端子７５に接続されており、他方は抵抗Ｒを介して接地端子７４に接続されている。接地電位をｇｎｄ．、電源電圧をＶＤＤと記す。そしてソース・ドレインと抵抗との接合部は出力端子７７と接続されており、その電位をＶＯＵＴとする。
【００７２】
強誘電体絶縁膜の分極がゲート電極からチャネル領域に向かう方向である場合を考えると、半導体素子５０は両ゲート電極のＮＯＲでオン状態となる。それ故、両入力が何れも「０」、すなわち接地電位である場合のみは出力端子には「１」、すなわち電源電圧、が出力され、それ以外の場合には「０」、すなわち接地電位が出力される。すなわち、本実施形態の回路はＮＯＲ回路となる。
【００７３】
従来のｐ型電界効果トランジスタを用いてＮＯＲ回路を実現する為にはｐ型電界効果トランジスタを２ケ直列に接続し、それと抵抗との直列接続を形成するので２ケの電界効果トランジスタが必要となる。
【００７４】
それに対して、本実施形態に示した様に第１実施形態の半導体素子５０を用いれば、一つの素子のみでＮＯＲ回路を実現する事ができるので、回路は極めて簡略に実現される。
【００７５】
次に、強誘電体絶縁膜の分極がチャネル領域からゲート電極に向かう方向である場合を考えると、半導体素子５０は両ゲート電極のＮＡＮＤでオン状態となる。それ故、両入力が何れも「１」、すなわち電源電圧である場合のみは出力端子には「０」、すなわち接地電位が出力され、それ以外の場合には「１」、すなわち電源電圧が出力される。したがって、この回路はＮＡＮＤ回路となる。
【００７６】
従来のｐ型電界効果トランジスタを用いてＮＡＮＤ回路を実現する為にはｐ型電界効果トランジスタを２ケ並列に接続し、それと抵抗との直列接続を形成するので２ケの電界効果トランジスタが必要となる。
【００７７】
それに対して、本実施形態に示した様に第１実施形態の半導体素子５０を用いれば、一つの素子のみでＮＡＮＤ回路を実現する事ができるので、回路は極めて簡略に実現される。この事は今回の検討で新たに得られた知見である。
【００７８】
本実施形態の回路を論理回路の一部として形成し、更に図中の接地電位に接続されている端子及び電源電圧に接続されている端子を十分に高い電位及び十分に低い電位にも接続する事ができる様にし、更に図中の出力端子を論理回路と接続するか否かを選択可能とした場合を考える。
【００７９】
出力端子と論理回路との接続を解除し、図中の接地電位に接続されている端子及び電源電圧に接続されている端子を十分に低い電位にしたとする。この時、強誘電体絶縁膜中にはゲート電極からチャネル領域に向かう向きの電場が印加されるので、その分極は初期状態に関わらずゲート電極からチャネル領域に向かう方向となる。すなわち図１１に示した回路はＮＯＲ回路となる。
【００８０】
次に、出力端子と論理回路との接続を解除し、図中の接地電位に接続されている端子及び電源電圧に接続されている端子を十分に高い電位にしたとする。この時、強誘電体絶縁膜中にはチャネル領域からゲート電極に向かう向きの電場が印加されるので、その分極は初期状態に関わらずチャネル領域からゲート電極に向かう方向となる。すなわち図１１に示した回路はＮＡＮＤ回路となる。
【００８１】
この様に、第１実施形態の半導体素子５０のソース・ドレイン端子の少なくとも一方が少なくとも三種類の電位に接続可能となっていると、図１１に示した回路をＮＯＲ回路とＮＡＮＤ回路とに切り替えて用いる事が可能となる。すなわちリコンフィギュラブル論理回路が一つの素子のみで形成される。
【００８２】
「背景技術」及び「発明が解決しようとする課題」に於いて記した様に、従来の技術でリコンフィギュラブル論理回路を実現する為には多数の電界効果トランジスタが必要となり、その構成は極めて複雑となる。それに対して半導体装置５０を用いるとリコンフィギュラブル論理回路が極めて簡略に実現される。この事もまた本発明者によって新たに得られた知見である。
【００８３】
次に本実施形態の回路を論理回路の一部として形成し、更に図中の両入力端子を十分に高い電位及び十分に低い電位にも接続する事ができる様にした場合を考える。両入力端子を十分に高い電位にしたとする。この時、強誘電体絶縁膜中にはゲート電極からチャネル領域に向かう向きの電場が印加されるので、その分極は初期状態に関わらずゲート電極からチャネル領域に向かう方向となる。すなわち図１１に示した回路はＮＯＲ回路となる。
【００８４】
次に、両入力端子を十分に低い電位にしたとする。この時、強誘電体絶縁膜中にはチャネル領域からゲート電極に向かう向きの電場が印加されるので、その分極は初期状態に関わらずチャネル領域からゲート電極に向かう方向となる。すなわち図１１に示した回路はＮＡＮＤ回路となる。
【００８５】
この様に、第１実施形態の半導体素子５０のゲート電極が少なくとも三種類の電位に接続可能となっていると、図１１に示した回路をＮＯＲ回路とＮＡＮＤ回路とに切り替えて用いる事が可能となる。すなわちリコンフィギュラブル論理回路が一つの素子のみで形成される。
【００８６】
「背景技術」及び「発明が解決しようとする課題」に於いて記した様に、従来の技術でリコンフィギュラブル論理回路を実現する為には多数の電界効果トランジスタが必要となり、その構成は極めて複雑となる。それに対して第１実施形態の半導体素子５０を用いるとリコンフィギュラブル論理回路が極めて簡略に実現される。この事もまた本発明者によって新たに得られた知見である。
【００８７】
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【００８８】
（第４実施形態）
次に、本発明の第４実施形態による回路を図１２に示す。本実施形態の回路は、直列に接続された半導体素子５１、５２を備えている。半導体素子５１は、第１実施形態のｐ型半導体素子、すなわちチャネルを形成する半導体領域がｎ型の不純物を含み、ソース・ドレイン領域がｐ型の不純物を含む半導体素子である。また、半導体素子５２は、第１実施形態のｎ型半導体素子、すなわちチャネルを形成する半導体領域がｐ型の不純物を含み、ソース・ドレイン領域がｎ型の不純物を含む半導体装置である。ｐ型半導体素子５１は電源電圧の端子に、ｎ型半導体素子５２は接地電位に各々接続されている。そして両者のゲート電極の何れか一方は共通であるところの第１の入力端子に接続されており、他方は共通であるところの第２の入力端子に接続されている。接地電位をｇｎｄ．、電源電圧をＶＤＤと記す。そして両半導体装置の接合部は出力端子と接続されており、その電位をＶＯＵＴとする。
【００８９】
強誘電体絶縁膜の分極がゲート電極からチャネル領域に向かう方向である場合を考えると、ｐ型半導体素子５１は両ゲート電極のＮＯＲでオン状態となり、ｎ型の半導体素子５２はＯＲでオン状態となる。それ故、両入力が何れも「０」、すなわち接地電位である場合のみは出力端子には「１」、すなわち電源電圧が出力され、それ以外の場合には「０」、すなわち接地電位が出力される。したがって、この回路はＮＯＲ回路となる。
【００９０】
従来の相補型電界効果トランジスタを用いてＮＯＲ回路を実現する為にはｐ型電界効果トランジスタを２ケ直列に接続し、それと２ケのｎ型電界効果トランジスタの並列接続との直列接続を形成するので４ケの電界効果トランジスタが必要となる。
【００９１】
それに対して、本実施形態に示した様に第１実施形態の半導体素子を用いれば、二つの素子のみでＮＯＲ回路を実現する事ができるので、回路は極めて簡略に実現される。
【００９２】
次に、強誘電体絶縁膜の分極がチャネル領域からゲート電極に向かう方向である場合を考えると、本発明のｐ型半導体素子は両ゲート電極のＮＡＮＤでオン状態となり、ｎ型半導体素子５２はＡＮＤでオン状態となる。それ故、両入力が何れも「１」、すなわち電源電圧である場合のみは出力端子には「０」、すなわち接地電位が出力され、それ以外の場合には「１」、すなわち電源電圧が出力される。したがって、この回路はＮＡＮＤ回路となる。
【００９３】
従来の相補型電界効果トランジスタを用いてＮＡＮＤ回路を実現する為にはｐ型電界効果トランジスタを２ケ並列に接続し、それと２ケのｎ型電界効果トランジスタの直列接続との直列接続を形成するので４ケの電界効果トランジスタが必要となる。
【００９４】
それに対して、本実施形態に示した様に第１実施形態の半導体素子を用いれば、二つの素子のみでＮＡＮＤ回路を実現する事ができるので、回路は極めて簡略に実現される。この事は本発明者によって新たに得られた知見である。
【００９５】
本実施形態の回路を論理回路の一部として形成し、更に図中の接地電位に接続されている端子及び電源電圧に接続されている端子を十分に高い電位及び十分に低い電位にも接続する事ができる様にし、更に図中の出力端子を論理回路と接続するか否かを選択可能とした場合を考える。出力端子と論理回路との接続を解除し、図中の接地電位に接続されている端子及び電源電圧に接続されている端子を十分に低い電位にしたとする。この時、強誘電体絶縁膜中にはゲート電極からチャネル領域に向かう向きの電場が印加されるので、その分極は初期状態に関わらずゲート電極からチャネル領域に向かう方向となる。すなわち図１２に示した回路はＮＯＲ回路となる。
【００９６】
次に、出力端子と論理回路との接続を解除し、図中の接地電位に接続されている端子及び電源電圧に接続されている端子を十分に高い電位にしたとする。この時、強誘電体絶縁膜中にはチャネル領域からゲート電極に向かう向きの電場が印加されるので、その分極は初期状態に関わらずチャネル領域からゲート電極に向かう方向となる。すなわち図１２に示した回路はＮＡＮＤ回路となる。
【００９７】
この様に、第１実施形態の半導体素子のソース・ドレイン端子の少なくとも一方が少なくとも三種類の電位に接続可能となっていると、図１２に示した回路をＮＯＲ回路とＮＡＮＤ回路とに切り替えて用いる事が可能となる。すなわちリコンフィギュラブル論理回路が二つの素子のみで形成される。
【００９８】
「背景技術」及び「発明が解決しようとする課題」に於いて記した様に、従来の技術でリコンフィギュラブル論理回路を実現する為には多数の電界効果トランジスタが必要となり、その構成は極めて複雑となる。
【００９９】
それに対して第１実施形態の素子を用いるとリコンフィギュラブル論理回路が極めて簡略に実現される。この事もまた本発明者によって新たに得られた知見である。
【０１００】
次に本実施形態の回路を論理回路の一部として形成し、更に図中の両入力端子を十分に高い電位及び十分に低い電位にも接続する事ができる様にした場合を考える。両入力端子を十分に高い電位にしたとする。この時、強誘電体絶縁膜中にはゲート電極からチャネル領域に向かう向きの電場が印加されるので、その分極は初期状態に関わらずゲート電極からチャネル領域に向かう方向となる。すなわち図１２に示した回路はＮＯＲ回路となる。
【０１０１】
次に、両入力端子を十分に低い電位にしたとする。この時、強誘電体絶縁膜中にはチャネル領域からゲート電極に向かう向きの電場が印加されるので、その分極は初期状態に関わらずチャネル領域からゲート電極に向かう方向となる。すなわち図１２に示した回路はＮＡＮＤ回路となる。
【０１０２】
この様に、第１実施形態の半導体素子のゲート電極が少なくとも三種類の電位に接続可能となっていると、図１２に示した回路をＮＯＲ回路とＮＡＮＤ回路とに切り替えて用いる事が可能となる。すなわちリコンフィギュラブル論理回路が二つの素子のみで形成される。
【０１０３】
「背景技術」及び「発明が解決しようとする課題」に於いて記した様に、従来の技術でリコンフィギュラブル論理回路を実現する為には多数の電界効果トランジスタが必要となり、その構成は極めて複雑となる。
【０１０４】
それに対して第１実施形態の素子を用いるとリコンフィギュラブル論理回路が極めて簡略に実現される。この事もまた本発明者によって新たに得られた知見である。
【０１０５】
第２実施形態の図９に示した回路構成では「０」が出力される状態では図中の電源電圧に接続されている端子と接地電位に接続されている端子との間を電流が流れており、第３実施形態の図１１に示した回路構成では「１」が出力される状態では図中の電源電圧に接続されている端子と接地電位に接続されている端子との間を電流が流れている。
【０１０６】
それに対して本実施形態の図１２に示した回路構成では何れの状態に於いても図中の電源電圧に接続されている端子と接地電位に接続されている端子との間を電流は流れない。それ故、本実施形態の回路構成では消費電力の低減が図られると言う利点がある。他方、第２実施形態及び第３実施形態に示した回路構成では必要な第１実施形態の半導体素子が一つであるので回路構成が簡略であると言う利点がある。
【０１０７】
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１０８】
（第５実施形態）
次に本発明の第５実施形態による半導体素子を説明する。
【０１０９】
本実施形態の半導体素子の平面方向の断面図を図１３に示す。この半導体素子の動作原理等は上記実施形態に示した半導体素子と同様であるが、チャネル領域を成す半導体領域３とソース・ドレイン領域８とを各々複数有している事に特徴が在る。この様にするとソース・ドレイン領域８を結ぶ電流の流路が複数存在するので、流路が一つである場合と比較して高い電流駆動力が得られ、その結果として論理回路の動作速度の向上が図られる。
【０１１０】
従来のＦｉｎ型電界効果トランジスタの場合にはチャネル領域を成す半導体領域の両側に形成されるゲート電極には同一の電位が印加されるので、電流駆動力の向上を図る為に複数のチャネル領域を設ける事は例えば図１４に模式的に示す様な構造を形成する事で実現される。
【０１１１】
しかし本実施形態の半導体素子の場合には、チャネル領域を成す半導体領域の左右に形成されるゲート電極には独立の電位を与え得る必要があるので、図１４に示す様な構造ではその機能は実現されず、図１３に平面方向の断面を模式的に示す様にソース・ドレイン領域を各々複数設けて両ゲート電極を交互に形成する必要がある。それ故、本実施形態の半導体素子に於いて複数のチャネル領域を設けて電流駆動力の向上を図る為には、複数のソース・ドレイン領域８を設ける事は本質的である。
【０１１２】
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１実施形態による半導体素子の斜視図。
【図２】図１に示す切断線Ｂ−Ｂ’方向で切断したときの第１実施形態の半導体素子の断面図。
【図３】第１実施形態の半導体素子の製造工程を説明する図。
【図４】第１実施形態の半導体素子の製造工程を説明する図。
【図５】第１実施形態の半導体素子の製造工程を説明する図。
【図６】第１実施形態の半導体素子の製造工程を説明する図。
【図７】第１実施形態の変形例による半導体素子の断面図。
【図８】第１実施形態の変形例による半導体素子の斜視図。
【図９】本発明の第２実施形態による回路の回路図。
【図１０】第１実施形態の半導体素子の回路図に於ける記法を説明する図。
【図１１】本発明の第３実施形態による回路の回路図。
【図１２】本発明の第４実施形態による回路の回路図。
【図１３】本発明の第５実施形態による半導体素子の断面図。
【図１４】従来のＦｉｎ型電界効果トランジスタを示す斜視図。
【符号の説明】
【０１１４】
１  半導体基板
２  埋め込み絶縁膜
３  チャネル領域を成す半導体領域
４  第１の強誘電体絶縁膜
５  第２の強誘電体絶縁膜
６  第１のゲート電極
７  第２のゲート電極
８  ソース・ドレイン領域
９  絶縁膜
１０  強誘電体絶縁膜側壁
１１  タングステン膜
１２  ゲート絶縁膜
１３  ゲート電極
５０  半導体素子
５１  p型半導体素子
５２  n型半導体素子
７１  第１の入力端子
７２  第２の入力端子
７５  電源電圧の電位端子
７７  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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