(57)【要約】【課題】３源色の波長差によるシリコン格子構造の浸透深さを考慮してフォトダイオードを形成して、イメージセンサの特性を向上させたＣＭＯＳイメージセンサ及びその製造方法を提供する。【解決手段】本発明のＣＭＯＳイメージセンサは、第１、第２フォトダイオード領域及びトランジスタ領域に区画される半導体基板と、第１フォトダイオード領域に所定の深さに形成される青色フォトダイオード領域と、青色フォトダイオード領域と一定のギャップを有し、第１フォトダイオード領域に青色フォトダイオード領域より深く形成される赤色フォトダイオード領域と、第２フォトダイオード領域に青色フォトダイオード領域と赤色フォトダイオード領域との間の深さに形成される緑色フォトダイオード領域と、半導体基板の全面に形成される平坦化層と、平坦化層上に第１、第２フォトダイオード領域と対応するように形成されるマイクロレンズとを含む。【選択図】図６
2007180539.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２フォトダイオード領域とトランジスタ領域に区画される半導体基板と、
前記第１フォトダイオード領域に所定の深さに形成される青色フォトダイオード領域と、
前記青色フォトダイオード領域と一定のギャップを有し、前記第１フォトダイオード領域に前記青色フォトダイオード領域より深く形成される赤色フォトダイオード領域と、
前記第２フォトダイオード領域に前記青色フォトダイオード領域と赤色フォトダイオード領域との間の深さに形成される緑色フォトダイオード領域と、
前記半導体基板の全面に形成される平坦化層と、
前記平坦化層上に前記第１、第２フォトダイオード領域と対応するように形成されるマイクロレンズと
が含まれることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記青色フォトダイオード領域は、０．３〜０．５μｍの範囲の深さを有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記赤色フォトダイオード領域は、４〜５μｍの範囲の深さを有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記緑色フォトダイオード領域は、１．５〜３．０μｍの範囲の深さを有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記青色フォトダイオード領域が形成された半導体基板の表面内に、前記青色フォトダイオード領域と反対の導電型で形成される不純物領域をさらに含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記不純物領域は、０．１μｍ以内の深さを有することを特徴とする請求項５に記載のＣＭＯＳイメージセンサ。
【請求項７】
前記緑色フォトダイオード領域は、半導体基板の表面と０．５〜１．０μｍの範囲のギャップで形成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項８】
第１、第２フォトダイオード領域及びトランジスタ領域に区画される半導体基板を用意するステップと、
前記半導体基板のトランジスタ領域にゲート絶縁膜を介在して、一定の間隔を有する複数のゲート電極を形成するステップと、
前記ゲート電極の一方の第１フォトダイオード領域に不純物イオンを注入して、所定の深さを有する青色フォトダイオード領域を形成するステップと、
前記青色フォトダイオード領域が形成された第１フォトダイオード領域に前記青色フォトダイオード領域よりさらに深く不純物イオンを注入して、赤色フォトダイオード領域を形成するステップと、
前記第２フォトダイオード領域に前記青色フォトダイオード領域と赤色フォトダイオード領域と間の深さで不純物イオンを注入して、緑色フォトダイオード領域を形成するステップと、
前記ゲート電極の他方のトランジスタ領域にソース／ドレイン不純物領域を形成するステップと、
前記半導体基板の前面に層間絶縁膜及び平坦化層を順に形成するステップと、
前記平坦化層上に前記青色及び赤色フォトダイオード領域と緑色フォトダイオード領域に対応するように、マイクロレンズを形成するステップと
が含まれることを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記青色フォトダイオード領域は、０．３〜０．５μｍの範囲の深さに形成することを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記赤色フォトダイオード領域は、４〜５μｍの範囲の深さに形成することを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１１】
前記緑色フォトダイオード領域は、１．５〜３．０μｍの範囲の深さに形成することを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１２】
前記青色フォトダイオード領域が形成された半導体基板の表面内に前記青色フォトダイオード領域と反対の導電型を有する不純物領域を形成するステップをさらに含むことを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１３】
前記不純物領域は、０．１μｍ以内の深さに形成することを特徴とする請求項１２に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１４】
前記緑色フォトダイオード領域は、半導体基板の表面と０．５〜１．０μｍのギャップを有するように形成することを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに関する。
【背景技術】
【０００２】
一般に、イメージセンサは、光学的映像を電気的信号に変換させる半導体素子であって、大きく、電荷結合素子（ＣＣＤ）とＣＭＯＳイメージセンサに分けられる。
【０００３】
電荷結合素子は、光の信号を電気的信号に変換する複数のフォトダイオード（ＰＤ）がマトリックス状に配列され、そのマトリックス状に配列された各垂直方向のフォトダイオードの間に形成され、各フォトダイオードから生成された電荷を垂直方向に伝送する複数の垂直方向電荷伝送領域（ＶＣＣＤ）、各垂直方向電荷伝送領域により伝送された電荷を水平方向に伝送する水平方向電荷伝送領域（ＨＣＣＤ）、水平方向に伝送された電荷をセンシングして電気的な信号を出力するセンス増幅器を備えている。
【０００４】
しかしながら、このような電荷結合素子は、駆動方式が複雑であり、かつ電力消費が大きいだけでなく、多段階のフォト工程が求められることから、製造工程が複雑であるという短所を持っている。
【０００５】
また、電荷結合素子は、制御回路、信号処理回路、アナログ／デジタル変換回路などを電荷結合素子チップに集積させ難いため、製品の小型化が困難であるという短所を持っている。
【０００６】
最近では、電荷結合素子の短所を克服するための次世代イメージセンサとして、ＣＭＯＳイメージセンサが注目されつつある。
【０００７】
ＣＭＯＳイメージセンサは、制御回路や信号処理回路などを周辺回路として使用し、ＣＭＯＳ技術を利用して、単位画素の数量に相当するＭＯＳトランジスタを半導体基板に形成することによって、ＭＯＳトランジスタにより各単位画素の出力を順次に検出するスイッチング方式を採用した素子である。
【０００８】
すなわち、ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成させることによって、スイッチング方式により、各単位画素の電気的信号を順次に検出して映像を具現する。
【０００９】
ＣＭＯＳイメージセンサは、ＣＭＯＳ製造技術を利用するため、比較的少ない電力消費、比較的少ないフォト工程のステップ数にともなう単純な製造工程などという長所を有する。
【００１０】
また、ＣＭＯＳイメージセンサは、制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサチップに集積させることができるため、製品の小型化が容易であるという長所を持っている。
【００１１】
したがって、ＣＭＯＳイメージセンサは、現在、デジタルスチルカメラ、デジタルビデオカメラなどのような多様な応用部分に広く用いられている。
【００１２】
このＣＭＯＳイメージセンサは、トランジスタの数に応じて、３Ｔ型、４Ｔ型、５Ｔ型などに区分される。３Ｔ型は１個のフォトダイオードと３個のトランジスタで構成され、４Ｔ型は１個のフォトダイオードと４個のトランジスタで構成される。
【００１３】
以下、４Ｔ型ＣＭＯＳイメージセンサの単位画素に対する等価回路及びレイアウトを説明する。
【００１４】
図１は、一般的な４Ｔ型ＣＭＯＳイメージセンサの等価回路図であり、図２は、一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素を示したレイアウトである。
【００１５】
図１に示すように、ＣＭＯＳイメージセンサの単位画素１００は、光電変換部としてのフォトダイオードＰＤ１０と、４個のトランジスタとを含んでいる。
【００１６】
ここで、４個のトランジスタのそれぞれは、トランスファートランジスタ２０、リセットトランジスタ３０、ドライブトランジスタ４０、セレクトトランジスタ５０である。そして、各単位画素１００の出力端Ｏｕｔには、ロードトランジスタ６０が電気的に接続される。
【００１７】
ここで、説明していない符号ＦＤはフローティング拡散領域であり、Ｔｘはトランスファートランジスタ２０のゲート電圧であり、Ｒｘはリセットトランジスタ３０のゲート電圧であり、Ｄｘはドライブトランジスタ４０のゲート電圧であり、Ｓｘはセレクトトランジスタ５０のゲート電圧である。
【００１８】
一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素は、図２に示すように、アクティブ領域が区画されて、アクティブ領域を除いた部分に素子隔離膜が形成される。アクティブ領域のうち、幅の広い部分に１個のフォトダイオードＰＤが形成され、残りの部分のアクティブ領域にそれにオーバーラップされるように４個のトランジスタのゲート電極２３、３３、４３、５３が形成されている。
【００１９】
すなわち、ゲート電極２３によりトランスファートランジスタ２０が形成され、ゲート電極３３によりリセットトランジスタ３０が形成され、ゲート電極４３によりドライブトランジスタ４０が形成され、ゲート電極５３によりセレクトトランジスタ５０が形成される。
【００２０】
ここで、各トランジスタのアクティブ領域には、各ゲート電極２３、３３、４３、５３の下側部を除いた部分に不純物イオンが注入されて、各トランジスタのソース／ドレイン領域（Ｓ／Ｄ）が形成される。
【００２１】
図３は、一般的なカラーフィルタのバイヤーパターンを示した平面図である。
【００２２】
図３に示すように、同じ大きさのものが縦横マトリックス状に配列されており、第１列に緑色Ｇ、青色Ｂ、緑色Ｇ、青色Ｂの順に配列され、第２列には赤色Ｒ、緑色Ｇ、赤色Ｒ、緑色Ｇの順に配列されている。
【００２３】
すなわち、緑色ＧがＷ字の形態に並ぶように配列され、Ｗ形態のＶ字内には、青色Ｂが配列され、Ｖ字の外には赤色Ｒが配列されている。
【００２４】
図４ａ〜図４ｇは、図２のI−I’線に沿う従来の技術によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【００２５】
図４ａに示すように、高濃度のＰ++型半導体基板６１にエピタキシャル工程を行って、低濃度のＰ-型エピタキシャル層６２を形成する。
【００２６】
次に、半導体基板６１をアクティブ領域と素子分離領域に分け、ＳＴＩ工程またはＬＯＣＯＳ工程を利用して、素子分離領域に素子隔離膜６３を形成する。
【００２７】
この素子隔離膜６３が形成されたエピタキシャル層６２の全面にゲート絶縁膜６４と導電層（例えば、高濃度の多結晶シリコン層）を順に堆積させ、選択的に導電層とゲート絶縁膜を除去して、ゲート電極６５を形成する。
【００２８】
図４ｂに示すように、半導体基板６１の全面に第１感光膜６６を塗布し、露光及び現像工程により青色、緑色、赤色の各フォトダイオード領域が露出するようにパターニングする。
【００２９】
そして、パターニングされた第１感光膜６６をマスクとして、エピタキシャル層６２に低濃度のｎ−型不純物イオンを注入して、青色、緑色、赤色フォトダイオード領域６７を形成する。
【００３０】
各フォトダイオード領域６７は、リセットトランジスタ（図１及び図２のＲｘ）のソース領域である。
【００３１】
各フォトダイオード領域６７と低濃度のＰ-型エピタキシャル層６２との間に逆バイアスがかかると、空乏層が生じる。ここで、光を受けて生じる電子は、リセットトランジスタがターンオフすると、ドライブトランジスタのポテンシャルを下げるが、リセットトランジスタがターンオンしてからターンオフしたときからポテンシャルを下げ続ける。これにより、電圧差が発生し、これを信号処理に利用して、イメージセンサの動作を行っている。
【００３２】
各フォトダイオード領域６７の深さは、２〜３μｍと同じ深さに形成している。
【００３３】
すなわち、各フォトダイオード領域６７に同じイオン注入エネルギーで不純物イオンを注入して、同じ深さを有するように形成している。
【００３４】
図４ｃに示すように、第１感光膜６６を完全に除去し、半導体基板６１の全面に絶縁膜を堆積させた後、エッチバック工程を行って、ゲート電極６５の両側面に側壁絶縁膜６８を形成する。
【００３５】
次に、半導体基板６１の全面に第２感光膜６９を塗布し、露光及び現像工程によりフォトダイオード領域がカバーされ、各トランジスタのソース／ドレイン領域が露出するようにパターニングする。
【００３６】
そして、パターニングされた第２感光膜６９をマスクとして、露出したソース／ドレイン領域に高濃度のｎ+型不純物イオンを注入して、ｎ+型拡散領域７０を形成する。
【００３７】
図４ｄに示すように、第２感光膜６９を除去し、半導体基板６１の全面に第３感光膜７１を塗布した後、露光及び現像工程により、各フォトダイオード領域が露出するようにパターニングする。
【００３８】
次に、パターニングされた第３感光膜７１をマスクとして、ｎ-型拡散領域６７が形成されたフォトダイオード領域にｐ0型不純物イオンを注入して、半導体基板の表面内にｐ0型拡散領域７２を形成する。
【００３９】
ここで、ｐ0型拡散領域７２は、０．１μｍ以内の深さに形成する。
【００４０】
図４ｅに示すように、第３感光膜７１を除去し、半導体基板６１に熱処理工程を行って、各不純物拡散領域を拡散させる。
【００４１】
次に、半導体基板６１の全面に層間絶縁膜７３を形成し、層間絶縁膜７３上に金属膜を堆積させた後に選択的にパターニングして、各種の金属配線（図示せず）を形成する。
【００４２】
この層間絶縁膜７３と金属配線は、複数の層に形成することもできる。
【００４３】
そして、層間絶縁膜７３上に第１平坦化層７４を形成する。
【００４４】
図４ｆに示すように、第１平坦化層７４上に青色、赤色、緑色のレジスト層をそれぞれ塗布した後、露光及び現像工程を行って、それぞれの波長帯別に光をフィルタリングするカラーフィルタ層７５を形成する。
【００４５】
このとき、各カラーフィルタ層７５は、互いに異なるフォト及びエッチング工程により形成されるため、互いに高低の異なる段差を持っている。
【００４６】
図４ｇに示すように、平坦化が行われたカラーフィルタ層７５を含む半導体基板６１の全面に第２平坦化層７６を形成し、第２平坦化層７６上にマイクロレンズ形成用物質層を塗布した後、露光及び現像工程によりその物質層をパターニングして、マイクロレンズパターンを形成する。
【００４７】
次に、マイクロレンズパターンをリフローさせて、マイクロレンズ７７を形成する。
【００４８】
しかしながら、上記のような従来の技術によるＣＭＯＳイメージセンサの製造方法には、次のような問題点があった。
【００４９】
すなわち、色の３源色である青色、緑色、赤色のフォトダイオードをそれぞれ同じ深さに形成することによって、シリコン格子構造に対抗して、３源色は、波長の差のため、シリコン表面から青色（Ｂ）、緑色（Ｇ）、赤色（Ｒ）まで浸透深さの差が激しいので、特に青色と赤色のピクセルに対して効果的に機能できず、イメージセンサの特性が低下している。
【発明の開示】
【発明が解決しようとする課題】
【００５０】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、３源色の波長差によるシリコン格子構造の浸透深さを考慮してフォトダイオードを形成することによって、イメージセンサの特性を向上させることができるＣＭＯＳイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００５１】
上記の目的を達成すべく、本発明に係るＣＭＯＳイメージセンサは、第１、第２フォトダイオード領域とトランジスタ領域とに区画される半導体基板と、第１フォトダイオード領域に所定の深さに形成される青色フォトダイオード領域と、青色フォトダイオード領域と一定のギャップを有し、第１フォトダイオード領域に青色フォトダイオード領域より深く形成される赤色フォトダイオード領域と、第２フォトダイオード領域に青色フォトダイオード領域と赤色フォトダイオード領域との間の深さに形成される緑色フォトダイオード領域と、半導体基板の全面に形成される平坦化層と、平坦化層上に第１、第２フォトダイオード領域と対応するように形成されるマイクロレンズとが含まれる。
【発明の効果】
【００５２】
本発明に係るＣＭＯＳイメージセンサ及びその製造方法は、次のような効果がある。
【００５３】
すなわち、青色（Ｂ）、緑色（Ｇ）、赤色（Ｒ）波長が半導体基板への浸透深さに差があるため、この領域のみをポテンシャルウェルの高い領域として形成し、光エネルギーにより光電子を発生させることによって、別途のカラーフィルターの形成工程が必要でなくなるので、工程単純化とコスト低減を図ることができ、光エネルギーがカラーフィルター層を透過するときの光吸収率が低減することを防止できる、光感度を向上させることができる。
【発明を実施するための最良の形態】
【００５４】
以下、添付した図面を参照して、本発明に係るＣＭＯＳイメージセンサ及びその製造方法について詳細に説明する。
【００５５】
図５は、本発明によるＣＭＯＳイメージセンサにおいて、カラーフィルタのバイヤーパターンを示した平面図である。
【００５６】
図５に示すように、本発明によるＣＭＯＳイメージセンサでは、青色と赤色のピクセルを兼用で使用し、緑色ピクセルより大きく形成して、カラーフィルタのバイヤーパターンを構成している。
【００５７】
すなわち、１つのピクセルに青色（Ｂ）と赤色（Ｒ）のフォトダイオード領域を深さのみを異なるようにして、兼用で使用している。
【００５８】
図６は、本発明によるＣＭＯＳイメージセンサを示した構造断面図である。
【００５９】
図６に示すように、第１導電型（Ｐ++型）の半導体基板１０１の表面内に形成される第１導電型（Ｐ-型）エピタキシャル層１０２と、半導体基板１０１の素子隔離領域に形成される素子隔離膜１０３と、素子隔離膜１０３により区画される半導体基板１０１のアクティブ領域にゲート絶縁膜１０４を介在して形成されるゲート電極１０５と、ゲート電極１０５の一方のエピタキシャル層１０２の表面内に０．３〜０．５μｍの深さに形成される第２導電型（ｎ-型）の青色フォトダイオード領域１０７ａと、青色フォトダイオード領域１０７ａが形成されたエピタキシャル層１０２内に青色フォトダイオード領域１０７ａより深い４．０〜５．０μｍの範囲の深さに形成される第２導電型（ｎ-型）の赤色フォトダイオード領域１０７ｂと、青色フォトダイオード領域１０７ａと一定の間隔を有し、１．５〜３．０μｍの範囲の深さでエピタキシャル層１０２の表面内に形成される第２導電型（ｎ-型）の緑色フォトダイオード領域１０７ｃと、青色フォトダイオード領域１０７ａの表面内に０．１μｍ以内の深さに形成される第１導電型（Ｐ0型）の不純物領域１１３と、ゲート電極１０５の両側面に形成される絶縁膜側壁１０９と、ゲート電極１０５の他方のエピタキシャル層１０２の表面内に形成される第２導電型（ｎ+型）の不純物領域１１１と、半導体基板１０１の全面に順に形成される層間絶縁膜１１４及び平坦化層１１５と、平坦化層１１５上に青色及び赤色フォトダイオード領域１０７ａ、１０７ｂと緑色フォトダイオード領域１０７ｃと対応するように形成されるマイクロレンズ１１６とを含む。
【００６０】
また、エピタキシャル層１０２の厚さは、４〜７μｍの範囲に形成されている。
【００６１】
図７ａ〜図７ｈは、本発明によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【００６２】
図７ａに示すように、高濃度の第１導電型（Ｐ++型）の単結晶シリコンなどの半導体基板１０１に、エピタキシャル工程により低濃度の第１導電型（Ｐ-型）のエピタキシャル層１０２を形成する。
【００６３】
ここで、エピタキシャル層１０２は、フォトダイオードで空乏領域を大きくかつ深く形成するが、これは光電荷を集めるための低電圧のフォトダイオードの能力を増加させ、最終的に光感度を向上させるためである。
【００６４】
半導体基板１０１は、ｎ型基板にｐ型エピタキシャル層を形成することもできる。
【００６５】
ここで、Ｐ-型エピタキシャル層１０２の厚さ（Ｂ）は、４〜７μｍの範囲に形成する。
【００６６】
次に、エピタキシャル層１０２が形成された半導体基板１０１に素子間隔離のために、素子隔離膜１０３を形成する。
【００６７】
ここで、図示していないが、素子隔離膜１０３を形成する方法を説明すると、以下の通りである。
【００６８】
まず、半導体基板上にパッド酸化膜、パッド窒化膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜を順に形成し、ＴＥＯＳ酸化膜上に感光膜を形成する。
【００６９】
次に、アクティブ領域と素子分離領域を区画するマスクを利用して、感光膜を露光及び現像することにより、感光膜をパターニングする。このとき、素子分離領域の感光膜を除去する。
【００７０】
そして、パターニングされた感光膜をマスクとして、素子分離領域のパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を選択的に除去する。
【００７１】
次に、パターニングされたパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜をマスクとして、素子分離領域の半導体基板を所定の深さにエッチングして、トレンチを形成する。そして、感光膜を全て除去する。
【００７２】
次に、トレンチが形成された基板全面に犠牲酸化膜を薄く形成し、トレンチが満たされるように、基板にＯ3ＴＥＯＳ膜を形成する。このとき、犠牲酸化膜は、トレンチの内壁にも形成され、Ｏ3ＴＥＯＳ膜の形成は、約１０００℃以上の温度で行われる。
【００７３】
次に、半導体基板の全面に、化学機械的研磨（ＣＭＰ）工程によりトレンチ領域にのみ残るようにＯ3ＴＥＯＳ膜を除去して、トレンチの内部に素子隔離膜１０３を形成する。次に、パッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を除去する。
【００７４】
その後、素子隔離膜１０３が形成されたエピタキシャル層１０２の全面にゲート絶縁膜１０４と導電層（例えば、高濃度の多結晶シリコン層）を順に堆積する。
【００７５】
ここで、ゲート絶縁膜１０４は、熱酸化工程により形成するか、又はＣＶＤ法で形成することができる。
【００７６】
そして、導電層とゲート絶縁膜１０４を選択的に除去して、ゲート電極１０５を形成する。
【００７７】
図７ｂに示すように、半導体基板１０１の全面に第１感光膜１０６を塗布し、露光及び現像工程により青色フォトダイオード領域と赤色フォトダイオード領域が露出するようにパターニングする。
【００７８】
そして、パターニングされた第１感光膜１０６をマスクとして、エピタキシャル層１０２に低濃度の第２導電型（ｎ-型）の不純物イオンを注入して、緑色フォトダイオード領域１０７ａを形成する。
【００７９】
ここで、緑色フォトダイオード領域１０７ａの深さは、半導体基板１０１の表面から約０．３〜０．５μｍの範囲に形成する。
【００８０】
図７ｃに示すように、パターニングされた第１感光膜１０６をマスクとして、エピタキシャル層１０２に低濃度の第２導電型（ｎ-型）の不純物イオンを注入して、赤色フォトダイオード領域１０７ｂを形成する。
【００８１】
ここで、赤色フォトダイオード領域１０７ｂの深さは、半導体基板１０１の表面から４〜５μｍの範囲に形成する。
【００８２】
その際、青色フォトダイオード領域１０７ａと赤色フォトダイオード領域１０７ｂは、同一のマスクを利用し、イオン注入エネルギーを別にして形成する。
【００８３】
また、まず赤色フォトダイオード領域１０７ｂを形成した後、さらに低いイオン注入エネルギーで青色フォトダイオード領域１０７ａを形成することもできる。
【００８４】
図７ｄに示すように、第１感光膜１０６を全て除去した後、半導体基板１０１の全面に第２感光膜１０８を塗布し、露光及び現像工程により緑色フォトダイオード領域が露出するようにパターニングする。
【００８５】
そして、パターニングされた第２感光膜１０８をマスクとして、エピタキシャル層１０２に低濃度の第２導電型（ｎ-型）の不純物イオンを注入して、緑色フォトダイオード領域１０７ｃを形成する。
【００８６】
ここで、緑色フォトダイオード領域１０７ｃの深さは、半導体基板１０１内に表面から１．５〜３．０μｍの範囲に形成する。
【００８７】
緑色フォトダイオード領域１０７ｃと半導体基板１０１のギャップは、０．５〜１．０μｍの範囲を有するように、イオン注入エネルギーを調節して形成する。
【００８８】
図７ｅに示すように、第２感光膜１０８を完全に除去し、半導体基板１０１の全面に絶縁膜を堆積した後、エッチバック工程を行って、ゲート電極１０５の両側面に絶縁膜側壁１０９を形成する。
【００８９】
次に、側壁絶縁膜１０９が形成された半導体基板１０１の全面に第３感光膜１１０を塗布し、露光及び現像工程により各フォトダイオード領域がカバーされ、各トランジスタのソース／ドレイン領域が露出するようにパターニングする。
【００９０】
そして、パターニングされる第３感光膜１１０をマスクとして、露出したソース／ドレイン領域に高濃度のｎ+型不純物イオンを注入して、ｎ+型拡散領域１１１を形成する。
図７ｆに示すように、第３感光膜１１０を除去し、半導体基板１０１の全面に第４感光膜１１２を塗布した後、露光及び現像工程により赤色と青色のフォトダイオード領域が露出するようにパターニングする。
【００９１】
次に、パターニングされた第４感光膜１１２をマスクとして、青色フォトダイオード領域１０７ａが形成されたエピタキシャル層１０２に第１導電型（ｐ0型）の不純物イオンを注入して、エピタキシャル層１０２の表面内にｐ0型拡散領域１１３を形成する。
【００９２】
ここで、第１導電型のｐ0型拡散領域１１６ａの深さは、０．１μｍ以内に形成する。
【００９３】
図７ｇに示すように、第４感光膜１１２を除去し、半導体基板１０１に熱処理工程を行って、各不純物拡散領域を拡散させる。
【００９４】
次に、半導体基板１０１の全面に層間絶縁膜１１４を形成し、層間絶縁膜１１４上に金属膜を堆積した後、選択的にパターニングして、各種の金属配線（図示せず）を形成する。
【００９５】
一方、層間絶縁膜１１４及び金属配線は、複数の層に形成することもできる。
【００９６】
そして、層間絶縁膜１１４上に平坦化層１１５を形成する。
【００９７】
図７ｈに示すように、平坦化層１１５上にマイクロレンズ形成用物質層を塗布した後、露光及び現像工程により物質層をパターニングして、マイクロレンズパターンを形成する。
【００９８】
次に、マイクロレンズパターンを１５０〜２００℃の温度でリフローさせて、マイクロレンズ１１６を形成する。
【００９９】
すなわち、平坦化層１１６上にマイクロレンズ形成用物質層を塗布した後、露光及び現像工程により物質層をパターニングして、マイクロレンズパターンを形成する。
【０１００】
ここで、マイクロレンズ形成用物質層として、レジストまたはＴＥＯＳのような酸化膜を使用することもできる。
【０１０１】
ここで、リフロー工程は、ホットプレートを利用するか、又は炉を利用することができる。このとき、収縮加熱させる方法により、マイクロレンズ１１６の曲率が変わるが、この曲率に応じて集束効率も変わる。
【０１０２】
次に、マイクロレンズ１１６に紫外線を照射して硬化させる。ここで、マイクロレンズ１１６に紫外線を照射して硬化させることによって、マイクロレンズ１１６は、最適の曲率半径を維持することができる。
【０１０３】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【０１０４】
【図１】一般的な４Ｔ型ＣＭＯＳイメージセンサの等価回路図である。
【図２】一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素を示したレイアウト図である。
【図３】一般的なカラーフィルタのバイヤーパターンを示した平面図である。
【図４ａ】図２のI−I’線に沿う従来の技術によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図４ｂ】図２のI−I’線に沿う従来の技術によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図４ｃ】図２のI−I’線に沿う従来の技術によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図４ｄ】図２のI−I’線に沿う従来の技術によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図４ｅ】図２のI−I’線に沿う従来の技術によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図４ｆ】図２のI−I’線に沿う従来の技術によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図４ｇ】図２のI−I’線に沿う従来の技術によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図５】本発明によるＣＭＯＳイメージセンサにおいて、カラーフィルタのバイヤーパターンを示した平面図である
【図６】本発明によるＣＭＯＳイメージセンサを示した断面図である。
【図７ａ】本発明によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図７ｂ】本発明によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図７ｃ】本発明によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図７ｄ】本発明によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図７ｅ】本発明によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図７ｆ】本発明によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図７ｇ】本発明によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【図７ｈ】本発明によるＣＭＯＳイメージセンサの製造方法を示した工程断面図である。
【符号の説明】
【０１０５】
１０１…基板、１０２…エピ層、１０５…ゲート電極、１０７ａ…青色フォトダイオード領域、１０７ｂ…赤色フォトダイオード領域、１０７…緑色フォトダイオード領域、１１７マイクロレンズ
【図１】
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【図２】
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【図３】
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【図４ａ】
2007180539.tif 000006
【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図４ｅ】
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【図４ｆ】
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【図４ｇ】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図７ｅ】
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【図７ｆ】
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【図７ｇ】
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【図７ｈ】
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