(57)【要約】【課題】低電圧電源系の信号Ｖｉｎを高電圧電源系の信号Ｖｏｕｔに変換するレベルシフタ回路において、トランジスタ素子のサイズが小さく、消費電力の少なく、電源ノイズの影響を受けにくいレベルシフタ回路を提供する。【解決手段】高電圧電源ＶＤＤと高電圧電源系の接地ＧＮＤ間に接続された低電圧電源系の信号Ｖｉｎを入力するＭＯＳインバータ１と、ＭＯＳインバータ１の出力Ｖｏｕｔに接続された帰還回路２とからなり、帰還回路２は、インバータ１の出力が低レベルの信号に変化するときに高電圧系接地ＧＮＤ電圧に接続し、インバータ１の出力が高レベルの信号に変化するとき、高インピーダンスになることを特徴とする。【選択図】図１
2007180671.tif 000002
【特許請求の範囲】
【請求項１】
低電圧電源系の信号を高電圧電源系の信号に変換するレベルシフタ回路において、高電圧電源と高電圧電源系の接地間に接続された低電圧電源系の信号を入力するＭＯＳインバータと、ＭＯＳインバータの出力に接続された帰還回路とからなり、帰還回路は、インバータの出力が低レベルの信号に変化するときに高電圧系接地電圧に接続し、インバータの出力が高レベルの信号に変化するとき、高インピーダンスになることを特徴とするレベルシフタ回路。
【請求項２】
低電圧電源系の信号を高電圧電源系の信号に変換するレベルシフタ回路において、
高電圧電源にソースが接続された第１のＰ型ＭＯＳトランジスタと高電圧電源系の接地電圧にソースが接続された第１のＮ型ＭＯＳトランジスタとのドレインが接続されて形成され低電圧電源系の信号がゲート入力されるインバータと、
インバータの出力にゲートが接続されソースが高電圧系電源に接続された第２のＰ型ＭＯＳトランジスタのドレインが、第２のＮ型ＭＯＳトランジスタのドレインとゲートに接続され、第２のＮＭＯＳトランジスタのソースは高電圧電源系の接地電圧に接続され、インバータの出力にドレインが接続された第３のＮＭＯＳトランジスタのゲートが第２のＰＭＯＳトランジスタのドレインに接続され、第３のＮＭＯＳトランジスタのソースは第４のＮＭＯＳトランジスタのドレインに接続され、第４のＮＭＯＳトランジスタのソースは高電圧系の接地電圧に接続され第４のＮＭＯＳトランジスタのゲートには低電圧電源系の信号が入力される帰還回路と、
からなることを特徴とするレベルシフタ回路。
【請求項３】
インバータを形成している第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタがカスコード接続されていることを特徴とする請求項２に記載のレベルシフタ回路。
【請求項４】
第２のＰＭＯＳトランジスタがカスコード接続されていることを特徴とする請求項２または３に記載のレベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ半導体集積回路でのレペルシフタ回路に関するものである。
【背景技術】
【０００２】
図３は、従来より半導体集積回路で広く利用されているＣＭＯＳでのレペルシフタ回路の例である。２つのＰ型ＭＯＳトランジスタＰ１、Ｐ２のソース端子が電源電圧ＶＤＤ２に接続されており、２つのＮ型ＭＯＳトランジスタＮ１、Ｎ２のソース端子が接地ＧＮＤ２に接続されている。これらのトランジスタの内、一組のＰ型、Ｎ型ＭＯＳトランジスタＰ１、Ｎ１のドレイン同士が接続され、さらに他のＰＭＯＳトランジスタＰ２のゲートに接続されている。また、他の一組のＰ型、Ｎ型ＭＯＳトランジスタＰ２、Ｎ２のドレイン同士が接続され、前記一組のトランジスタのうちＰＭＯＳトランジスタＰ１のゲートに接続されている。レベルシフタ回路の入力信号は、別の電源（電圧ＶＤＤ１、接地ＧＮＤ１）で動作する非反転バッファを介してＮＭＯＳトランジスタＮ１のゲートに、また別の電源（電圧ＶＤＤ１、接地ＧＮＤ１）で動作する反転バッファを介して他のＮＭＯＳトランジスタＮ２のゲートに入力される。本例では、他の一組のＰ型、Ｎ型ＭＯＳトランジスタＰ２、Ｎ２のドレインが出力となり、Ｐ型、Ｎ型ＭＯＳトランジスタＰ３、Ｎ３で構成されるインバータを介して外部へ出力電圧を供給している。
【０００３】
このレベルシフタ回路の動作を説明すると、回路の入力信号が“Ｌ”レベルのとき交差対トランジスタＮ１、Ｐ２がオフとなり、トランジスタＮ２、Ｐ１はオンとなるので、出力は“Ｌ”となる。また、入力信号が“Ｈ”レベルのときは逆にトランジスタ対のＮ１、Ｐ２がオンとなり、トランジスタ対のＮ２、Ｐ１がオフとなるので、出力は“Ｈ”となる。これから、電源系統ＶＤＤ１、ＧＮＤ１での信号が、電源系統ＶＤＤ２、ＧＮＤ２での出力信号にレベルシフトされる。なおこの出力信号から、さらにインバータを介して外部へ出力電圧を供給しているのは、外部からのレベルシフタ回路への影響を排除するためである。
【０００４】
一般的には、このようにP型トランジスタをクロスカップル(たすきがけ)して、能動負荷として用いている。このクロスカップルしている部分は正帰還を構成していて、この部分でゲインを高くすることによって、入力をレベル変換して出力する。
【０００５】
一般的な回路では、構成している素子数が多くなるのと、クロスカップルしている出力を反転させるために、入力を受けるN型トランジスタは、駆動能力が大きいものを必要とする。すなわち、短時間に大量の電荷を移動させる能力が必要となる。このために、素子サイズ(面積)の増大と、消費電流の増加が問題となっていた。また、クロスカップルをしていることにより、電源電圧が低下したときの特性では、ある電源電圧を境に急激にトランジスタが反転しなくなり、悪化する傾向がある。ノイズについては、出力を反転させるためのN型トランジスタが電源ノイズの影響を受けやすく、ドレイン・ソース間電圧が低下し、出力が誤作動してしまう問題点があった。
【０００６】
公知文献を以下に示す。
【特許文献１】特許第３５９２２６２号公報
【特許文献２】特許第３０５８３８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、係る問題点を解決するものであり、トランジスタ素子のサイズが小さく、消費電力の少なく、電源ノイズの影響を受けにくいレベルシフタ回路を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、低電圧電源系の信号を高電圧電源系の信号に変換するレベルシフタ回路において、高電圧電源と高電圧電源系の接地間に接続された低電圧電源系の信号を入力するＭＯＳインバータと、ＭＯＳインバータの出力に接続された帰還回路とからなり、帰還回路は、インバータの出力が低レベルの信号に変化するときに高電圧系接地電圧に接続し、インバータの出力が高レベルの信号に変化するとき、高インピーダンスになることを特徴とするレベルシフタ回路としたものである。
【０００９】
本発明の請求項２の発明は、低電圧電源系の信号を高電圧電源系の信号に変換するレベルシフタ回路において、高電圧電源にソースが接続された第１のＰ型ＭＯＳトランジスタと高電圧電源系の接地電圧にソースが接続された第１のＮ型ＭＯＳトランジスタとのドレインが接続されて形成され低電圧電源系の信号がゲート入力されるインバータと、インバータの出力にゲートが接続されソースが高電圧系電源に接続された第２のＰ型ＭＯＳトランジスタのドレインが、第２のＮ型ＭＯＳトランジスタのドレインとゲートに接続され、第２のＮＭＯＳトランジスタのソースは高電圧電源系の接地電圧に接続され、インバータの出力にドレインが接続された第３のＮＭＯＳトランジスタのゲートが第２のＰＭＯＳトランジスタのドレインに接続され、第３のＮＭＯＳトランジスタのソースは第４のＮＭＯＳトランジスタのドレインに接続され、第４のＮＭＯＳトランジスタのソースは高電圧系の接地電圧に接続され第４のＮＭＯＳトランジスタのゲートには低電圧電源系の信号が入力される帰還回路と、からなることを特徴とするレベルシフタ回路としたものである。
【００１０】
本発明の請求項３の発明は、インバータを形成している第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタがカスコード接続されていることを特徴とする請求項２に記載のレベルシフタ回路としたものである。
【００１１】
本発明の請求項４の発明は、第２のＰＭＯＳトランジスタがカスコード接続されていることを特徴とする請求項２または３に記載のレベルシフタ回路としたものである。
【発明の効果】
【００１２】
本発明のレベルシフタ回路は、以上のような構成であるから、トランジスタ素子のサイズが小さく、消費電力の少なく、電源ノイズの影響を受けにくいレベルシフタ回路とすることができる。
【発明を実施するための最良の形態】
【００１３】
以下本発明を実施するための最良の形態につき説明する。
【００１４】
図１は、本発明のレベルシフタ回路の１例を示した回路図である。本発明のレベルシフタ回路は、低電圧電源系の信号を高電圧電源系の信号に変換するレベルシフタ回路を前提としている。そして、高電圧電源ＶＤＤと高電圧電源系の接地ＧＮＤ間に接続された低電圧電源系の信号Ｖｉｎを入力するＭＯＳインバータ１と、ＭＯＳインバータの出力に接続された帰還回路２とからなり、帰還回路２は、インバータ１の出力が低レベルの信号に変化するときに高電圧系接地電圧ＧＮＤに接続し、インバータ１の出力が高レベルの信号に変化するとき、高インピーダンスとなる。
【００１５】
入力信号Ｖｉｎが低レベルの信号“Ｌ”のとき、インバータの出力は高レベルの信号“Ｈ”となっている。ＶｉｎがＬからＨに変わるとき、インバータの出力はＨからＬに変化しようとし、このとき帰還回路により出力はＧＮＤに接続される。このため、インバータの接地電圧がノイズ等により変動しても出力はＬとなる。あるいは、Ｖｉｎが低電圧電源系であるため、インバータを構成している素子が同時にオンの状態になったとしても、同様に出力はＬとなる。したがって接地に接続されたインバータの素子は、従来に比較しサイズが小さくできる。入力信号がＨからＬに変化するときは、インバータの出力はＨとなり、帰還回路は高インピーダンスとなるので、出力はＨが保持される。
【００１６】
図２は、本発明のレベルシフタ回路の他の例を示した回路図である。本発明のレベルシフタ回路は、低電圧電源系の信号を高電圧電源系の信号に変換するレベルシフタ回路を前提としている。また本レベルシフタ回路はインバータ３と帰還回路４とから構成される。
【００１７】
インバータ３は、高電圧電源ＶＤＤにソースが接続された第１のＰ型ＭＯＳトランジスタ（ＭＰ１、ＭＰ２のカスコード接続）と高電圧電源系の接地電圧ＧＮＤにソースが接続された第１のＮ型ＭＯＳトランジスタ（ＭＮ１、ＭＮ２のカスコード接続）とのドレインが接続されて形成されおり、低電圧電源系の信号Ｖｉｎがそれぞれのゲートに入力される。
【００１８】
帰還回路４では、インバータ３の出力にゲートが接続されソースが高電圧系電源に接続された第２のＰ型ＭＯＳトランジスタ（ＭＰ３、ＭＰ４のカスコード接続）のドレインが、第２のＮ型ＭＯＳトランジスタＭＮ３のドレインとゲートに接続され、第２のＮＭＯＳトランジスタＭＮ３のソースは高電圧電源系の接地電圧ＧＮＤに接続され、インバータ１の出力にドレインが接続された第３のＮＭＯＳトランジスタＭＮ４のゲートが第２のＰＭＯＳトランジスタＭＰ３、ＭＰ４のドレインに接続され、第３のＮＭＯＳトランジスタＭＮ４のソースは第４のＮＭＯＳトランジスタＭＮ５のドレインに接続され、第４のＮＭＯＳトランジスタＭＮ５のソースは高電圧系の接地電圧ＧＮＤに接続され第４のＮＭＯＳトランジスタＭＮ５のゲートには低電圧電源系の信号Ｖｉｎが入力される。
【００１９】
なお本例では、インバータを形成している第１のＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）及び第１のＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）並びに第２のＰＭＯＳトランジスタ（ＭＰ３、ＭＰ４）は、それぞれカスコード接続されている。
【００２０】
入力信号Ｖｉｎが低レベルの信号“Ｌ”のとき、第１のＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）がオン（導通状態）、第１のＮＭＯＳ（ＭＮ１、ＭＮ２）トランジスタがオフ（高インピーダンス状態）となっており、インバータの出力は高レベルの信号“Ｈ”となっている。帰還回路では、第２のＰ型ＭＯＳトランジスタ（ＭＰ３、ＭＰ４のカスコード接続）がオフ、第４のＮＭＯＳトランジスタＭＮ５がオフとなっており、インバータの出力に対し電源及び接地間が高インピーダンスになっている。
【００２１】
入力信号ＶｉｎがＬからＨに変化したとき、インバータの出力はＬになろうと変化する。この場合帰還回路では、第２のＰ型ＭＯＳトランジスタはゲートがＬになろうと変化するからすばやくオンとなり、第２のＮＭＯＳトランジスタＭＮ３のドレイン、ゲートにＨ（電源電圧）を供給する。そしてこのラインにゲートが接続している第３のＮＭＯＳトランジスタＭＮ４がオンとなり、またゲートにＶｉｎが入力する第４のＮＭＯＳトランジスタＭＮ５がオンとなっているので、この第３、４のＮＭＯＳトランジスタを介し、直ちにインバータの出力に接地電圧を接続することになる。したがってインバータの第１のＮＭＯＳ（ＭＮ１、ＭＮ２）トランジスタがノイズなどの原因で直ちに出力がＬにならなくとも、これを達成できる。またこの結果、第１のＮＭＯＳのサイズを従来のように大きくする必要が無く、消費電流も減少できる。
【００２２】
また別な例として、入力信号ＶｉｎがＬからＨに変化し、インバータの出力がＬになろうと変化するとき、Ｖｉｎは低電圧電源系であるため、第１のＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）及び第１のＮＭＯＳ（ＭＮ１、ＭＮ２）トランジスタは、同時にオンするようになり、貫通電流が流れる場合もある。この場合も帰還回路により、消費電流やノイズへの抑制効果があるが、インバータをカスコード接続することによって、さらに抑制効果が大きくなる。すなわち、カスコード接続の結果、貫通電流は同一電源に対して減少する。また、接地電圧にノイズによる変動があった場合、インバータの出力も変動するが、その場合第１のＰＭＯＳトランジスタがオンとなっているので、大きな変動電流が第１のＮＭＯＳトランジスタに流れることになる。しかし、第１のＮＭＯＳ（ＭＮ１、ＭＮ２）トランジスタがカスコード接続になっていることから、変動電流を抑えることが出来る。また、帰還回路の第３、４のＮＭＯＳトランジスタも同様で、相乗して変動電流を抑えることが出来る。
【００２３】
なお、第２のＰ型ＭＯＳトランジスタをカスコード接続した場合、これらがオンして第２、３ＮＭＯＳトランジスタを駆動するときの電流を抑えることが出来る。
【００２４】
以上のように本願発明のレベルシフタ回路では、素子サイズの減少、消費電流の減少、また電源のノイズからの影響の減少が得られる。図２で示した上記の例では、シミュレーションでは、数ｍＡオーダーの貫通電流が１／２以下に抑えられていることが確認できた。トータルの回路素子サイズは、図３で示した従来例に比し２／３程度に縮小された。また、従来方式では図３でのＮ１、Ｎ２のＮ型トランジスタサイズを大きくする必要があったが、出力帰還ループを有する図２では、これに比し１／３程度のＮ型トランジスタサイズで構成することができた。また、クロスカップルを使用していないため、従来形式よりも低電源電圧での動作が可能となる。この他に、電源ノイズの影響が軽減されるので、誤作動を防止できるという効果がある。シミュレーションでは、８〜１０ｄＢ程度のノイズ軽減効果が確認された。
【図面の簡単な説明】
【００２５】
【図１】本発明のレベルシフタ回路の１例を示した回路図である。
【図２】本発明のレベルシフタ回路の他の例を示した回路図である。
【図３】従来のレペルシフタ回路の例である。
【符号の説明】
【００２６】
１・・・インバータ
２・・・帰還回路
３・・・インバータ
４・・・帰還回路
【図１】
2007180671.tif 000003
【図２】
2007180671.tif 000004
【図３】
2007180671.tif 000005