(57)【要約】【課題】アナログ回路を形成する際に層間絶縁膜に形成された合わせ検査マークを、後のレジストパターンの合わせ検査工程で精度良く検出できるようにした半導体装置及びその製造方法、合わせ検査マークを提供する。【解決手段】アナログ回路を含む半導体装置であって、チップ領域の層間絶縁膜２に形成されるビアホールと、ビアホールの形成後にチップ領域の層間絶縁膜２上に形成されるレジストパターンとの位置合わせ精度を検査するために、ビアホールと共にスクライブライン領域の層間絶縁膜２に形成される合わせ検査マーク３０を備え、合わせ検査マーク３０は、平面視で矩形ｒの四隅にそれぞれ配置される４つの穴３のみで構成され、各々の穴３は平面視で合同な正方形であり、当該正方形の一辺の長さは４．５［μｍ］以上、７．０［μｍ］未満である。【選択図】図１
2007184345.tif 000002
【特許請求の範囲】
【請求項１】
アナログ回路を含む半導体装置であって、
チップ領域の層間絶縁膜に形成される開口部と、前記開口部の形成後に前記チップ領域の前記層間絶縁膜上に形成されるレジストパターンとの位置合わせ精度を検査するために、前記開口部と共に検査領域の前記層間絶縁膜に形成される合わせ検査マークを備え、
前記合わせ検査マークは、平面視で矩形の四隅にそれぞれ配置される４つの穴のみで構成され、各々の前記穴は平面視で合同な正方形であり、当該正方形の一辺の長さは４．５［μｍ］以上、７．０［μｍ］未満であることを特徴とする半導体装置。
【請求項２】
前記合わせ検査マークを構成する一の前記穴と、当該一の穴と隣り合う他の前記穴との間隔は、４．５［μｍ］以上、７．０［μｍ］未満であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記矩形とは正方形であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
アナログ回路を含む半導体装置の製造方法であって、
半導体基板上に層間絶縁膜を形成する工程と、
チップ領域の前記層間絶縁膜に開口部を形成すると共に、検査領域の前記層間絶縁膜に合わせ検査マークを形成する工程と、
前記開口部の形成後に、チップ領域の前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンと前記合わせ検査マークとの位置合わせ精度を前記検査マークを用いて検査する工程と、を含み、
前記合わせ検査マークは、
平面視で矩形の四隅にそれぞれ配置される４つの穴のみで構成され、
各々の前記穴は平面視で合同な正方形であり、当該正方形の一辺の長さは４．５［μｍ］以上、７．０［μｍ］未満であることを特徴とする半導体装置の製造方法。
【請求項５】
前記合わせ検査マークを第１の合わせ検査マークとしたとき、
前記レジストパターンを形成する工程では、
前記チップ領域の前記層間絶縁膜上に当該レジストパターンを形成すると共に、検査領域の前記層間絶縁膜上にレジストからなる第２の合わせ検査マークを形成し、
前記レジストパターンと前記合わせ検査マークとの位置合わせ精度を検査する工程では、
前記第１の合わせ検査マークに対する前記第２の合わせ検査マークの相対的な位置ずれ量を測定することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
アナログ回路を含む半導体装置を製造する際に、チップ領域の層間絶縁膜に形成される開口部と、前記開口部の形成後に前記チップ領域の前記層間絶縁膜上に形成されるレジストパターンとの位置合わせ精度を検査するために、前記開口部と共に検査領域の前記層間絶縁膜に形成される合わせ検査マークであって、
当該合わせ検査マークは、平面視で矩形の四隅にそれぞれ配置される４つの穴のみで構成され、各々の前記穴は平面視で合同な正方形であり、当該正方形の一辺の長さは４．５［μｍ］以上、７．０［μｍ］未満であることを特徴とする合わせ検査マーク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、合わせ検査マークに関し、特に、アナログ回路を形成する際に層間絶縁膜に形成された合わせ検査マークを、後のレジストパターンの合わせ検査工程で精度良く検出できるようにした技術に関する。
【背景技術】
【０００２】
ＬＳＩ製造に必要な回路パターンは、複数のフォトマスクパターンによってウエーハに順次露光される。例えば、所定のフォトマスクがセットされた縮小投影露光装置は、ウエーハ上の被投影領域を次々と水平方向へ移動させながら繰り返しパターンを投影露光する。これにより、ウエーハ内に所定個数分のチップ領域を取得する。
隣り合うチップ領域どうしはスクライブライン領域を隔てて離間している。一般に、スクライブライン領域内には、露光すべき複数種類のパターンを合わせ込む位置合わせマーク（「アライメントマーク」とも呼ばれている。）が設けられている。チップ領域の一つの領域に複数回のパターン露光を行う際は、露光装置はアライメントマークを用いて個々のマスクの位置決めを行う。
【０００３】
また、露光処理後は、複数種類のパターンの合わせ込みが正しく行われた否かを「合わせ検査マーク」を用いて検査する。この合わせ検査では、スクライブライン領域内に形成された第１層と、その後の工程で露光された第２層とにそれぞれ所定寸法、所定形状の合わせ検査マークを形成配置し、その相対的な位置ずれ量を所定の装置で視覚的に計測することで、パターンの合わせずれが許容範囲内にあるか否かを判断していた（例えば、特許文献１、２参照。）。
【０００４】
図５（Ａ）及び（Ｂ）は、従来例に係る合わせ検査マークの構成例を示す平面図と、Ｘ２−Ｘ´２矢視断面図である。図５に示すように、シリコン等からなる半導体基板９１上にはシリコン酸化膜等からなる層間絶縁膜９２が設けられており、この層間絶縁膜９２にはウエーハを底面とするトレンチ９３が形成されている。また、トレンチ９３の底面及び側壁を覆うようにして層間絶縁膜９２上にはアルミニウム等からなる配線膜９４が設けられている。さらに、配線膜９４上には、配線膜９４を選択的に覆うフォトレジスト９５が形成されている。
【０００５】
ここで、トレンチ９３は、チップ領域内の層間絶縁膜９２にデバイスパターンであるビアホール（図示せず）を形成する際に、スクライブライン領域内の層間絶縁膜９２に形成される合わせ検査マークである。また、フォトレジスト９５は、チップ領域内の配線膜９４上にエッチングマスクとしてレジストパターン（図示せず）を形成する際に、スクライブライン領域内の配線膜９４上に形成される合わせ検査マークである。図５（Ａ）及び（Ｂ）において、先に第１のフォトマスクによって４つのトレンチ９３が平面視であたかも正方形を形作るように配置される。次いで、その正方形の外側に第２のフォトマスクによってフォトレジスト９５が選択的に形成配置される。
【０００６】
図５（Ａ）及び（Ｂ）に示すように、層間絶縁膜９２に形成配置されたトレンチ９３は、その平面視での形状が長方形であり、その長辺の長さをａ´、短辺の長さ（即ち、寸法幅）をｂ´としたとき、ａ´＝１５［μｍ］、ｂ´＝０．５［μｍ］程度である。
【特許文献１】特開２００２−６４０５５号公報
【特許文献２】特開２００４−２７３６１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ロジックＩＣやメモリＩＣ等の半導体装置では、配線膜や層間絶縁膜、ビアホールなどは１［μｍ］未満の薄膜や微細パターンで形成されており、それらの重ね合わせのずれ量については、図５（Ａ）及び（Ｂ）に示した形状、寸法の合わせ検査マークを用いて検査を行うことによって高感度に検出することができた。
しかしながら、ＲＦ−ＩＣのようなアナログ回路を含む半導体装置（以下、「アナログ回路装置」という。）では、アンテナコイルとして機能する配線膜や、層間絶縁膜を少なくとも２［μｍ］以上に厚く形成することが普通である。そのため、図５（Ａ）及び（Ｂ）に示した形状、寸法の合わせ検査マークをアナログ回路装置の製造方法にそのまま適用すると、厚い配線膜９４によってトレンチ９３が埋め込まれてしまうという問題があった。
【０００８】
配線膜９４によってトレンチ９３が埋め込まれてしまうと、配線膜９４の表面が平坦に近づき、従来光の加減によって黒っぽく見えていたトレンチ９３内が白く見えるようになる。その結果、配線膜９４の白黒のコントラストが低下するので、アナログ回路装置では、トレンチ９３の位置検出の精度が低くなりがちであった（第１の問題点）。
このような問題点を解決するために、本発明者は合わせ検査マークであるトレンチ９３の寸法幅ｂ´を大きくすることを思いついた。そして、合わせ検査マークであるトレンチ９３の寸法幅を数段階に分けて設定し、それぞれの設定でアナログ回路装置を試作してみた。その結果、トレンチ９３の寸法幅ｂ´を大きくし過ぎると、今度は、層間絶縁膜９２に対するＣＭＰ工程で発生した異物（研磨屑等）がトレンチ９３に入り込んでトレンチ９３を詰まらせてしまうということがわかった。トレンチ９３が異物で目詰まりしてしまうと、トレンチ９３の検出自体が困難となり、合わせ検査を実施できなくなるおそれがある（第２の問題点）。
【０００９】
そこで、本発明は、このような第１、第２の問題点に鑑みてなされたものであって、アナログ回路を形成する際に層間絶縁膜に形成された合わせ検査マークを、後のレジストパターンの合わせ検査工程で精度良く検出できるようにした半導体装置及びその製造方法、合わせ検査マークの提供を目的とする。
【課題を解決するための手段】
【００１０】
〔発明１〜３〕  上記目的を達成するために、発明１の半導体装置は、アナログ回路を含む半導体装置であって、チップ領域の層間絶縁膜に形成される開口部と、前記開口部の形成後に前記チップ領域の前記層間絶縁膜上に形成されるレジストパターンとの位置合わせ精度を検査するために、前記開口部と共に検査領域の前記層間絶縁膜に形成される合わせ検査マークを備え、前記合わせ検査マークは、平面視で矩形の四隅にそれぞれ配置される４つの穴のみで構成され、各々の前記穴は平面視で合同な正方形であり、当該正方形の一辺の長さは４．５［μｍ］以上、７．０［μｍ］未満であることを特徴とするものである。
【００１１】
ここで、「開口部」とは、例えばビアホールやコンタクトホールのことである。「検査領域」とは、例えばスクライブライン領域のことである。「アナログ回路を含む半導体装置」では、半導体基板上に形成される層間絶縁膜とその上に形成される配線層はともに厚く、層間絶縁膜は例えば１．５〜２．５［μｍ］程度、配線膜は例えば４．０〜５．０［μｍ］程度である。
【００１２】
発明２の半導体装置は、発明１の半導体装置において、前記合わせ検査マークを構成する一の前記穴と、当該一の穴と隣り合う他の前記穴との間隔は、４．５［μｍ］以上、７．０［μｍ］未満であることを特徴とするものである。
発明３の半導体装置は、発明１又は発明２の半導体装置において、前記矩形とは正方形であることを特徴とするものである。
【００１３】
発明１〜３の半導体装置によれば、アナログ回路を有するため層間絶縁膜と配線膜は厚膜となるが、合わせ検査マークを構成する上記４つの穴は従来よりも平面視で縦方向及び横方向の幅が広くなっているので、配線膜による穴の埋め込みを防ぐことができる。また、上記４つの穴の開口面の寸法はＣＭＰ工程で発生する大多数の異物よりも小さいので、異物による穴の目詰まりを防ぐことができる。従って、合わせ検査工程で合わせ検査マークを精度良く検出することができる。
【００１４】
〔発明４、５〕  発明４の半導体装置の製造方法は、アナログ回路を含む半導体装置の製造方法であって、半導体基板上に層間絶縁膜を形成する工程と、チップ領域の前記層間絶縁膜に開口部を形成すると共に、検査領域の前記層間絶縁膜に合わせ検査マークを形成する工程と、前記開口部の形成後に、チップ領域の前記層間絶縁膜上にレジストパターンを形成する工程と、前記レジストパターンと前記合わせ検査マークとの位置合わせ精度を前記検査マークを用いて検査する工程と、を含み、前記合わせ検査マークは、平面視で矩形の四隅にそれぞれ配置される４つの穴のみで構成され、各々の前記穴は平面視で合同な正方形であり、当該正方形の一辺の長さは４．５［μｍ］以上、７．０［μｍ］未満であることを特徴とするものである。
【００１５】
発明５の半導体装置の製造方法は、発明４の半導体装置の製造方法において、前記合わせ検査マークを第１の合わせ検査マークとしたとき、前記レジストパターンを形成する工程では、前記チップ領域の前記層間絶縁膜上に当該レジストパターンを形成すると共に、検査領域の前記層間絶縁膜上にレジストからなる第２の合わせ検査マークを形成し、前記レジストパターンと前記合わせ検査マークとの位置合わせ精度を検査する工程では、前記第１の合わせ検査マークに対する前記第２の合わせ検査マークの相対的な位置ずれ量を測定することを特徴とするものである。
【００１６】
発明４、５の半導体装置の製造方法によれば、アナログ回路を形成するために層間絶縁膜と配線膜とを厚く形成するが、合わせ検査マークを構成する上記４つの穴は従来よりも平面視で縦方向及び横方向の幅が広くなっているので、配線膜による穴の埋め込みを防ぐことができる。また、上記４つの穴の開口面の寸法はＣＭＰ工程で発生する大多数の異物よりも小さいので、異物による穴の目詰まりを防ぐことができる。これにより、合わせ検査工程で合わせ検査マークを精度良く検出することができる。
【００１７】
〔発明６〕  発明６の合わせ検査マークは、アナログ回路を含む半導体装置を製造する際に、チップ領域の層間絶縁膜に形成される開口部と、前記開口部の形成後に前記チップ領域の前記層間絶縁膜上に形成されるレジストパターンとの位置合わせ精度を検査するために、前記開口部と共に検査領域の前記層間絶縁膜に形成される合わせ検査マークであって、当該合わせ検査マークは、平面視で矩形の四隅にそれぞれ配置される４つの穴のみで構成され、各々の前記穴は平面視で合同な正方形であり、当該正方形の一辺の長さは４．５［μｍ］以上、７．０［μｍ］未満であることを特徴とするものである。
【００１８】
このような構成であれば、アナログ回路形成のため層間絶縁膜と配線膜とを厚く形成しても、合わせ検査マークを構成する上記４つの穴は従来よりも幅が広くなっているので、配線膜による穴の埋め込みを防ぐことができる。また、上記４つの穴の開口面の寸法はＣＭＰ工程で発生する大多数の異物よりも小さいので、異物による穴の目詰まりを防ぐことができる。従って、合わせ検査工程で合わせ検査マークを精度良く検出することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１（Ａ）及び（Ｂ）は本発明の実施の形態に係る合わせ検査マーク３０、６０の構成例を示す平面図と、Ｘ１−Ｘ´１矢視断面図である。本実施の形態に係る合わせ検査マーク３０、６０は、チップ領域の層間絶縁膜２に形成されるビアホール（図示せず）と、ビアホールの形成後にチップ領域の配線膜４上に形成されるレジストパターン（図示せず）との位置合わせ精度を検査するために、スクライブライン領域の層間絶縁膜２及びその上にそれぞれ形成されるものである。図１（Ｂ）に示す層間絶縁膜２の厚さは例えば２［μｍ］、配線膜４の厚さは例えば４．５［μｍ］である。
【００２０】
図１（Ａ）において、第１の合わせ検査マーク３０は、その１つ１つが平面視で矩形（本実施の形態では、正方形）ｒの四隅にそれぞれ配置される４つの穴３のみで構成されている。これらの穴３は平面視での形状及び寸法が同一であり、その形状は正方形である。つまり、合わせ検査マーク３０を構成している４つの穴３は、平面視で合同な正方形で構成されている。また、この正方形の穴３の一辺の長さは４．５［μｍ］以上、７．０［μｍ］未満である。図２に示すように、合わせ検査マーク３０は、半導体基板のスクライブライン領域Ｓに複数形成されている。また、チップ領域Ｃにはアナログ回路装置が作りこまれる。
【００２１】
図１（Ｂ）に示すように、第２の合わせ検査マーク６０はスクライブライン領域の配線膜４上に形成されたレジストパターンである。図１（Ａ）に示すように、この第２の合わせ検査マーク６０は、第１の合わせ検査マーク３０を平面視で囲むようにして配置されている。図１（Ａ）に示すように、左側の穴３と左側の合わせ検査マーク３０との離間距離をａ、左側の穴３の寸法幅（即ち、一辺の長さ）をｂ、左側の穴３と右側の穴３との離間距離（即ち、穴の間隔）をｃ、右側の穴３の寸法幅をｄ、右側の穴３と右側の合わせ検査マークとの離間距離ｅとしたとき、ａ〜ｅは一例としてそれぞれ５［μｍ］である。
【００２２】
本発明者が行った実験では、第１の合わせ検査マーク３０の形状及び寸法を上記のように設定すると、アナログ回路形成のため層間絶縁膜２を２［μｍ］程度に厚く形成し、且つ配線膜４を４．５［μｍ］程度に厚く形成しても、配線膜４による穴３の埋め込みを防ぐことができる、という結果を得た。また、層間絶縁膜２に対するＣＭＰ工程で発生する異物はその大多数が直径７［μｍ］以上であり、正方形の穴３の一辺の長さを７．０［μｍ］未満とすることで、異物による穴３の目詰まりを防ぐことができる、ということもわかった。
【００２３】
次に、上記合わせ検査マークを用いた半導体装置の製造方法について説明する。
図３（Ａ）〜（Ｃ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。図３（Ａ）において、チップ領域の半導体基板１に図示しないアナログ回路用素子（ＭＯＳトランジスタやキャパシタ、抵抗体等によって構成される。）を形成した後で、半導体基板１上の全面（即ち、チップ領域の半導体基板１上とスクライブライン領域の半導体基板１上の両方）に層間絶縁膜２を形成する。半導体基板１は例えば単結晶シリコンであり、層間絶縁膜２は例えばシリコン酸化膜である。層間絶縁膜２の形成は、例えばＣＶＤにより行う。次に、例えばＣＭＰ処理によって、層間絶縁膜２上の全面を平坦化する。平坦化後の層間絶縁膜２の厚さは、上述したように例えば２［μｍ］である。
【００２４】
次に、層間絶縁膜２上の全面にフォトレジスト（図示せず）を塗布する。そして、第１のフォトマスク（図示せず）を用いて、フォトレジストを露光、現像処理して、レジストパターン１１を形成する。このレジストパターン１１下から露出したチップ領域の層間絶縁膜２にビアホールが形成される。なお、第１のフォトマスクには、穴３（図１（Ｂ）参照。）となる領域の上方からフォトレジストが取り除かれるように当該フォトレジストを感光させる遮光パターンが設けられているので、上記第１のフォトマスクを用いた露光、現像処理によって、レジストパターン１１下から穴３となる領域が露出する。
【００２５】
次に、図３（Ｂ）に示すように、レジストパターン１１をマスクに層間絶縁膜２をドライエッチングして、チップ領域の層間絶縁膜２にビアホール（図示せず）を形成すると同時に、スクライブライン領域の層間絶縁膜２に穴３を形成する。ビアホール及び穴３を形成した後で、レジストパターン１１をアッシングして除去する。
次に、図３（Ｃ）に示すように、層間絶縁膜２上に配線膜４を形成する。この配線膜４は例えばアルミニウム膜であり、その厚さは上述したように例えば４．５［μｍ］である。配線膜４の形成は、例えばスパッタリングにより行う。
【００２６】
次に、配線膜４上の全面にフォトレジスト（図示せず）を塗布する。そして、第２のフォトマスク（図示せず）を用いて、フォトレジストを露光、現像処理して、配線膜４をパターニングするためのレジストパターンを形成する。ここで、第２のフォトマスクには、スクライブライン領域に第２の検査パターン６０が形成されるようにフォトレジストを感光させる遮光パターンが設けられているので、チップ領域の配線膜４上に上記レジストパターンが形成されると同時に、スクライブライン領域の配線膜４上には第２の検査パターン６０が形成される。
【００２７】
その後、配線膜４上に形成されたレジストパターンの下地層に対する合わせ検査を、第１、第２の合わせ検査マークを用いて行う。例えば、露光装置に取り付けられたＣＣＤカメラ等（図示せず）によって、図４に示すように、第１の合わせ検査マーク３０の中心位置の座標αを認識する。次に、図４に示すように、第２の合わせ検査マーク６０の中心位置の座標βを認識する。そして、座標αと座標βとを比較して、第１の合わせ検査マーク３０に対する第２の合わせ検査マーク６０の相対的な位置ずれ量を算出する。
【００２８】
このように、本発明の実施の形態によれば、アナログ回路を有するため層間絶縁膜２と配線膜４は厚膜となるが、第１の合わせ検査マーク３０を構成する上記４つの穴３は、従来のトレンチよりも平面視で縦方向及び横方向の幅が広くなっているので、配線膜４による穴３の埋め込みを防ぐことができる。また、上記４つの穴３の開口面の寸法はＣＭＰ工程で発生する大多数の異物よりも小さいので、異物による穴３の目詰まりを防ぐことができる。これにより、合わせ検査工程で、合わせ検査マーク３０を精度良く検出することができる。
【００２９】
この実施の形態では、合わせ検査マーク３０が本発明の「（第１の）合わせ検査マーク」に対応し、合わせ検査マーク６０が本発明の「第２の合わせ検査マーク」に対応している。また、スクライブライン領域Ｓが本発明の「検査領域」に対応している。
【図面の簡単な説明】
【００３０】
【図１】実施の形態に係る合わせ検査マーク３０、６０の構成例を示す図。
【図２】合わせ検査マーク３０の配置例を示す図。
【図３】実施の形態に係る半導体装置の製造方法を示す図。
【図４】合わせ検査マーク３０、６０の位置ずれ量を模式的に示す図。
【図５】従来例に係る合わせ検査マークの構成例を示す図。
【符号の説明】
【００３１】
１  半導体基板、２  層間絶縁膜、３  穴、４  配線膜、１１  レジストパターン、３０  第１の検査マーク、６０  第２の合わせ検査マーク、Ｃ  チップ領域、Ｓ  スクライブライン領域、ｒ  矩形（正方形）、α  合わせ検査マーク３０の中心位置の座標、β  合わせ検査マーク６０の中心位置の座標
【図１】
2007184345.tif 000003
【図２】
2007184345.tif 000004
【図３】
2007184345.tif 000005
【図４】
2007184345.tif 000006
【図５】
2007184345.tif 000007