(57)【要約】【課題】従来の技術では、同一の半導体基板上にＤＲＡＭと不揮発性メモリ（例えばフラッシュメモリ）を混載させるにあたり、製造工程数を増加させることなく、不揮発性メモリのコントロールゲートとフローティングゲート間の絶縁膜の材質・厚さを、不揮発性メモリに最適なものとすることができなかった。【解決手段】配線をコントロールゲートとして機能させ、コンタクトと当該コンタクトに接続したゲート電極とをフローティングゲートとして機能させる。【選択図】図５
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【特許請求の範囲】
【請求項１】
ＤＲＡＭと不揮発性メモリとが同一の半導体基板上に混載された半導体装置であって、
前記ＤＲＡＭは、
ビット線と、
容量絶縁膜を有する容量と、
を有し、
前記不揮発性メモリは、
トランジスタと、
配線と、
前記トランジスタのゲート電極に電気的に接続されたコンタクトと、
前記配線と前記コンタクトとを互いに絶縁する絶縁膜と、
を有し、
前記配線がコントロールゲートとして機能し、前記コンタクト及び前記ゲート電極とがフローティングゲートとして機能すること、
を特徴とする半導体装置。
【請求項２】
前記絶縁膜が前記配線の側面を覆うサイドウォールであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数のレベルの配線層を有する多層配線構造を更に有し、前記ビット線と前記配線とが、同一のレベルの配線層内に形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ＤＲＡＭが、
前記容量を構成する下部電極と、
前記下部電極に電気的に接続した容量コンタクトと、
を有し、
前記コンタクトと前記容量コンタクトとが同じレベルの配線層内に形成されていること、
を特徴とする請求項３に記載の半導体装置。
【請求項５】
前記絶縁膜が、前記配線の底面と前記コンタクトの上面との間に挟まれていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記コンタクトが第1層間絶縁膜内に形成され、
前記配線が第2絶縁膜内に形成され、
前記第1層間絶縁膜と前記第2層間絶縁膜とが前記絶縁膜を介して隣接していること、
を特徴とする請求項５に記載の半導体装置。
【請求項７】
複数のレベルの配線層を有する多層配線構造を更に有し、前記ビット線と前記配線とが、同一のレベルの配線層内に形成されていることを特徴とする請求項５もしくは請求項６に記載の半導体装置。
【請求項８】
前記ＤＲＡＭの不良を検出するＢＩＳＴ回路を有し、
前記不揮発性メモリは前記ＢＩＳＴが検出した不良の情報を記憶すること、
を特徴とする請求項１ないし請求項７のいずれか一に記載の半導体装置。
【請求項９】
前記半導体装置に電源が投入される度に、前記ＢＩＳＴ回路が、前記ＤＲＡＭの不良を検出し、前記不揮発性メモリが前記ＢＩＳＴ回路が検出した不良の情報を記憶することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記絶縁膜が、前記容量絶縁膜と異なる層に形成されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＤＲＡＭと不揮発性メモリとが、同一の半導体チップ上に混載されたものに関する。
【背景技術】
【０００２】
近年、半導体装置に対する高機能化および小型化の要求から、同一の半導体チップ上に、ロジック素子とメモリ素子とを混載する技術が開発されている。メモリ素子としては、ＤＲＡＭ、ＳＲＡＭ、及び種々の不揮発性メモリが知られている。ロジック素子とＤＲＡＭとを混載する技術は、例えば特許文献１に開示されている。
【０００３】
また、外部機器に対するファームウェアを格納したり、半導体装置の電源を切る際に演算途中のデータを退避したりするために、ロジック素子とＤＲＡＭ素子に加えて、不揮発性メモリを同一半導体チップ上に混載する技術が期待されている。
【０００４】
ここで、ＤＲＡＭと不揮発性メモリとを混載する技術が、特許文献２や特許文献３に開示されている。
【０００５】
【特許文献１】特開２００１−１２７２７０号公報
【特許文献２】特開２００１−２５７３２３号公報（図５（ｊ）、図６）
【特許文献３】特開２００３−１５８２４２号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者等は、上記の従来技術には、以下の課題があることを見出した。
【０００７】
特許文献２に開示された半導体装置では、フラッシュメモリのコントロールゲートとして機能するポリシリコン膜を形成する必要がある。フラッシュメモリのメモリセルトランジスタ以外のトランジスタ（例えばロジック回路を構成するトランジスタ）には、このポリシリコン膜は不要である。よって、このポリシリコン膜を形成する工程は、工程数を増加させる。工程数の増加は、製造コストの増加および歩留まりの低下を引き起こし、問題である。
【０００８】
特許文献３に開示された半導体装置では、ＤＲＡＭ用の容量の容量絶縁膜と、ＥＥＰＲＯＭのコントロールゲートとフローティングゲートとを絶縁する絶縁膜（以下、不揮発性メモリのコントロールゲートとフローティングゲートとを絶縁する絶縁膜を、ＣＧ−ＦＧ間絶縁膜と呼ぶ）とが同時に形成されている。容量絶縁膜とＣＧ−ＦＧ間絶縁膜とを同時に形成することにより、工程数の増加を防止しているのである。但し、容量絶縁膜とＣＧ−ＦＧ間絶縁膜とを同時に形成するために、両絶縁膜の材質及び膜厚が同じになってしまう。
【０００９】
一般に、ＤＲＡＭはリフレッシュを行なうので、容量に蓄積された電荷が容量絶縁膜を通して多少リークしても許容される。しかし、記憶ビットの読み出しを確実に行なうために、容量にできるだけ多くの電荷を蓄積することが望まれる。すなわち、ＤＲＡＭの容量絶縁膜には、リークが多少あったとしても容量のキャパシタンスをできるだけ大きくすることが要求される。
【００１０】
一方、不揮発性メモリは、可能な限り長期間、フローティングゲートに蓄えられた電荷を保持する必要がある。すなわち、ＣＧ−ＦＧ間絶縁膜は、可能な限りリークが少ないことが要求される。
【００１１】
しかし、特許文献３の技術では、上述のように容量絶縁膜とＣＧ−ＦＧ間絶縁膜の材質および膜厚が同じになるので、容量絶縁膜を最適な材質および膜厚とすると、ＣＧ−ＦＧ間絶縁膜の要求を満たすことができない。逆もまた同じである。
【課題を解決するための手段】
【００１２】
本発明は、コントロールゲートに配線、フローティングゲートの一部にコンタクトを用いることを一つの特徴とする。さらに、ＣＧ−ＦＧ間絶縁膜が、容量絶縁膜と異なる層に形成されていることをもう一つの特徴とする。
【００１３】
コントロールゲートとしての配線や、フローティングゲートとしてのコンタクトは、他の配線やコンタクトと同時に形成することができる。よって、製造工程数が増加することが無い。
【００１４】
さらに、ＣＧ−ＦＧ間絶縁膜が、容量絶縁膜と異なる層に形成されていることにより、それぞれの絶縁膜に最適な材質および膜厚を選択することができる。これにより、最大限、ＤＲＡＭの容量のキャパシタンスを大きくすることができ、不揮発性メモリのフローティングゲートに蓄積された電荷がＣＧ−ＦＧ間絶縁膜を通してリークすることを可能な限り防止することができる。
【００１５】
例えば、本発明は、ＤＲＡＭと不揮発性メモリとが同一の半導体基板上に混載された半導体装置であって、前記ＤＲＡＭは、ビット線と、容量絶縁膜を有する容量と、を有し、前記不揮発性メモリは、トランジスタと、前記トランジスタのゲート電極に電気的に接続されたコンタクトと、配線と、前記容量絶縁膜とは異なる層に形成され、前記配線と前記コンタクトとを互いに絶縁する絶縁膜と、を有し、前記配線がコントロールゲートとして機能し、前記コンタクト及び前記ゲート電極とがフローティングゲートとして機能すること、を特徴とする半導体装置である。
【発明の効果】
【００１６】
本発明によれば、製造工程数を増加させること無く、かつ、ＤＲＡＭ及び不揮発性メモリのそれぞれに求められる性能を発揮できる、ＤＲＡＭと不揮発性メモリが混載された半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体装置１００の平面模式図を図１に示す。半導体装置１００は、半導体基板１、および、同一の半導体基板１上に混載されたＤＲＡＭ部１０１、不揮発性メモリ部１０２、およびロジック演算部１０３、を有する。又、半導体装置１００と外部機器との間の信号の通信（ＳＣ１）を行なうためのＩ／Ｏ部１０４が、同一の半導体基板１上に設けられている。さらに、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路１０５も、同一の半導体基板１上に設けられている。
【００１８】
ＤＲＡＭ部１０１は、メモリセルアレイ１０１ａと周辺回路を含み。周辺回路は、さらに、Ｘデコーダ１０１ｂ、Ｙデコーダ１０１ｃ、センスアンプ１０１ｄ等を含む。また、ＤＲＡＭ部１０１には、不良ビットが存在した場合に備えるための冗長ビットが用意されている。
不揮発性メモリ部１０２は、メモリセルアレイ１０２ａと周辺回路を含み。周辺回路は、さらに、Ｘデコーダ１０２ｂ、Ｙデコーダ１０２ｃ、センスアンプ１０２ｄ等を含む。
【００１９】
ＤＲＡＭ部１０１とロジック演算部１０３とは、データをやりとりする（ＳＣ２）。すなわち、ロジック演算部１０３で演算した結果をＤＲＡＭ部１０１に転送して記憶したり、ＤＲＡＭ部１０１に記憶されているデータをロジック演算部１０３に取り込み演算したりする。
【００２０】
また、不揮発性メモリ部１０２には、予めプログラムやデータが記憶されている。ロジック演算部１０３は、不揮発性メモリ部１０２から、記憶されたプログラムを読み出し（ＳＣ３）、実行する。または、ロジック演算部１０３は、不揮発性メモリ１０２に記憶されたデータを読み出し、このデータの演算をしたり、このデータに基づいて様々な処理を行なったりする。
【００２１】
ＢＩＳＴ回路１０５は、半導体装置１００の電源が投入される際に、ＤＲＡＭ部１０１に不良ビットが存在するか否かを検査する。ＢＩＳＴ回路１０５により検出された不良ビットの情報は、不揮発性メモリ部１０２に書き込まれる。ＤＲＡＭ部１０１へのアクセスを行なう際は、不揮発性メモリ部１０２に記憶された不良ビットの情報に基づいて、必要に応じて冗長ビットが選択される。
【００２２】
これにより、半導体装置１００の出荷時にＤＲＡＭ部１０１の不良ビットの検査を行った結果、冗長ビットによる置き換えが可能である場合には、ヒューズの切断等による物理的な冗長ビットへの置き換えを行なう必要がなくなり、出荷時の検査工程を削減することが可能となる。
【００２３】
ＢＩＳＴ回路１０５による不良ビットの検査、及び不良ビット情報の不揮発性メモリ部１０２への書き込みを、半導体装置１００に電源が投入される度に毎回行なえば、経時劣化により不良ビットが生じた場合でも、冗長ビットへの置き換えを確実に行うことが可能となる。
【００２４】
Ｉ／Ｏ部１０４は、ＤＲＡＭ１０１部や不揮発性メモリ部１０２とデータをやり取りし（ＳＣ４）、ロジック部１０３ともデータのやり取りをする（ＳＣ５）。
【００２５】
本発明の第１の実施の形態の半導体装置１００の製造方法を、図２乃至図５を用いて示す。図２乃至図５には、一つのＤＲＡＭメモリセル、および一つの不揮発性メモリセルのみを示しており、ロジック演算部１０３および周辺回路等、その他の部分は省略している。
【００２６】
図２を参照して、同一の半導体基板１上に、ＤＲＡＭ部１０１用のトランジスタＴｒ１、及び、不揮発性メモリ部１０２用のトランジスタＴｒ２を形成する。トランジスタＴｒ１とＴｒ２は、同一の工程で形成される。これは、不揮発性メモリ部１０２のトランジスタＴｒ２の構造が特殊なものではなく、ＤＲＡＭ部１０１のトランジスタＴｒ１と同様の構造であるからである。
【００２７】
尚、トランジスタＴｒ１、Ｔｒ２は、ロジック演算部１０３やその他の部分のトランジスタ（図示せず）と同様の構造を有しているため、半導体基板１上の全てのトランジスタを同一の工程で形成することができる。従って、ＤＲＡＭ部１０１やロジック演算部１０３に加えて、不揮発性メモリ部１０２を同一半導体基板上に混載する場合にも、工程数の増加を招くことがない。
【００２８】
各々のトランジスタＴｒ１，Ｔｒ２は、ソース・ドレイン領域ＳＤ１、ＳＤ２、ゲート絶縁膜ＧＩ１，ＧＩ２、ゲート電極ＧＥ１、ＧＥ２、サイドウォールＳＷ１，ＳＷ２を有している。また、ソース・ドレイン領域ＳＤ１，ＳＤ２及びゲート電極ＧＥ１，ＧＥ２の表面はシリサイド層ＳＬ１，ＳＬ２が形成されている。シリサイド層ＳＬ１、ＳＬ２は、コバルトシリサイド、又はニッケルシリサイドである。また、トランジスタＴｒ１、Ｔｒ２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離領域により、隣接する回路と分離されている。
【００２９】
次に、図３を参照して、半導体基板１上に、トランジスタＴｒ１，Ｔｒ２を覆うように、層間絶縁膜２０を形成する。そして、層間絶縁膜２０中に、コンタクト３１０，３１１，３２０，３２１を形成する。
【００３０】
コンタクト３１０，３１１，３２０，３２１は、タングステン（Ｗ）等の金属で形成する。コンタクト３１０，３１１は、ＤＲＡＭ部１０１のトランジスタＴｒ１のソース・ドレイン領域ＳＤ１に接続する。コンタクト３２０は、不揮発性メモリ部１０２のトランジスタＴｒ２のゲート電極ＧＥ２に接続する。コンタクト３２１は、不揮発性メモリ部１０２のトランジスタＴｒ２のソース・ドレイン領域ＳＤ２に接続する。
【００３１】
次いで、層間絶縁膜２０上に、絶縁層２１を形成する。絶縁層２１は、酸化膜や窒化膜で形成する。そして、ＤＲＡＭ部１０１の絶縁層２１中に、ビットコンタクトＢＣを形成する。
【００３２】
次いで、絶縁膜２１上に、配線４０，４１を形成する。配線４０，４１の形成は、次の手順で行なう。まず、絶縁膜２１上にＴｉＮ膜及びＷ膜の積層膜５０を形成する。次いで、シリコン酸化膜及びシリコン窒化膜の積層膜５１を形成する。次いで、フォトリソグラフィ技術により、積層膜５０及び５１を配線の形状にパターニングする。さらに、シリコン窒化膜を形成し、このシリコン窒化膜をエッチバックして、サイドウォール５２を形成する。以上の工程により、配線４０，４１を得る。
【００３３】
配線４０は、ＤＲＡＭセルのビット線として機能する。ビット線４０は、コンタクト３１０の上に形成される。ビット線４０とコンタクト３１０とは、ビットコンタクトＢＣをと介して電気的に接続している。従って、ビット線４０は、ビットコンタクトＢＣとコンタクト３１０とを介して、ソース・ドレイン領域ＳＤ１に電気的に接続している。
【００３４】
一方、配線４１はコンタクト３２０の上に形成される。配線４１とコンタクト３２０との間にはビットコンタクトは形成しない。すなわち、絶縁層２１は、配線４１とコンタクト３２０とを電気的に絶縁する。
【００３５】
最終的に、配線４１が不揮発性メモリのコントロールゲートとして機能し、コンタクト３２０とゲート電極ＧＥ２とがフローティングゲートとして機能する。そして、絶縁層２１がＣＧ−ＦＧ間絶縁膜となる。絶縁膜２１は、後述の容量絶縁膜と独立に形成されるので、ＣＧ−ＦＧ間絶縁膜に最適な材質、膜厚とすることが可能となる。
【００３６】
ビット線４０とコントロールゲートとして機能する配線４１とは同時に形成される。従って、コントロールゲートを形成するための追加の工程が必要なく、工程数の増加を招くことが無い。また、絶縁膜２１は、ＣＧ−ＦＧ間絶縁膜に専用の膜ではなく、その内部にビットコンタクトを形成するための膜を兼ねている。よって、ＣＧ−ＦＧ間絶縁膜を設けるための追加の工程が必要なく、工程数の増加を招くことが無い。
【００３７】
次いで、図４を参照して、ビット線４０及び配線４１を覆うように、絶縁膜２１上に層間絶縁膜２２を形成する。そして、層間絶縁膜２２中に、コンタクト３１１，３２１に接続するように、それぞれコンタクト３１２，３２２を形成する。コンタクト３１２，３２２は、タングステン（Ｗ）等の金属で形成する。
【００３８】
次いで、図５を参照して、層間絶縁膜２２上に、絶縁層２３及び層間絶縁膜２４を形成する。そして、ＤＲＡＭ部１０１において、層間絶縁膜２４中に、容量６を形成する。容量６は、下部電極６０、容量絶縁膜６１、及び上部電極６２を有する。下部電極６０は、窒化チタン（ＴｉＮ）等の金属からなる。層間絶縁膜６１は、ＺｒＯ２、ＴａＯ５、ＨｆＯ２等の材料から選択される。上部電極６２は、タングステン（Ｗ）等の金属からなる。
【００３９】
本実施の形態においては、不揮発性メモリのＣＧ−ＦＧ間絶縁膜である絶縁膜２１と独立に容量絶縁膜６１を形成する。よって、ＤＲＡＭ容量の容量絶縁膜６１に最適な材質・膜厚とすることが可能となる。
【００４０】
次いで、層間絶縁膜２４上に層間絶縁膜２５を形成し、コンタクト３２３及び配線４２を形成し、半導体装置１００とする。
【００４１】
本実施の形態における半導体装置１００は、コンタクト３２０とゲート電極ＧＥ２とからなるフローティングゲートに電荷を注入することにより、不揮発の記憶を行なう。例えば、電荷は、ゲート絶縁膜ＧＩ２を介して、トランジスタＴｒ２のチャネルからフローティングゲートに注入される。あるいは、電荷は、ＣＧ−ＦＧ間絶縁膜２１を介して、配線４１からフローティングゲートに注入されてもよい。すなわち、配線４１がプログラミングゲートとして機能するようにしてもよい。
【００４２】
また、第１の実施の形態のその他の実施例を、図６に示す。本実施例の半導体装置１００にはビット線４０とコンタクト３１０の間にビットコンタクトを設けない。コントロールゲートである配線４１と、フローティングゲートであるコンタクト３２０は、層間絶縁膜２０と層間絶縁膜２２との間のストッパ膜２６により絶縁されている。すなわち、ストッパ膜２６がＣＧ−ＦＧ間絶縁膜を兼ねている。
【００４３】
本発明の第２の実施の形態の半導体装置１００の製造方法を、図７乃至図９を用いて示す。
【００４４】
本実施の形態の半導体装置１００は、絶縁膜２１およびビットコンタクトBＣの形成までは、第１の実施の形態と同じ工程で製造される。
【００４５】
次いで、図７を参照して、絶縁膜２１上に配線４０，４１を形成する。ここで、本実施の形態は、不揮発性メモリ部１０２の配線４１が、コンタクト３２０の直上ではなく、やや側方にずれた位置に形成する点で第１の実施の形態と異なる。
【００４６】
次いで、図８を参照して、配線４０，４１を覆うようにして、絶縁膜２１上に層間絶縁膜２２を形成する。そして、層間絶縁膜２２中に、コンタクト３１２，３２２，３２４を形成する。コンタクト３１２，３２２，３２４は、それぞれ、コンタクト３１１，３２１，３２０に接続している。そして、コンタクト３２４は、配線４１の側面に形成されたサイドウォール５２に接している。すなわち、サイドウォール５２が、配線４１とコンタクト３２４とを互いに絶縁している。
【００４７】
最終的に、配線４１が不揮発性メモリのコントロールゲートとして機能し、コンタクト３２０，３２４とゲート電極ＧＥ２とがフローティングゲートとして機能する。そして、サイドウォール５２がＣＧ−ＦＧ間絶縁膜となる。
【００４８】
尚、図８に示すように、ＤＲＡＭ部１０１のビット線４０の側面にもサイドウォール５２が形成されている。これは、ビット線４０と周囲のコンタクトとを確実に絶縁するために設けられているものである。すなわち、不揮発性メモリ部１０２の配線４１の側面に形成するサイドウォール５２は、ビット線４０のサイドウォール５２と同時に形成される。よって、ＣＧ−ＦＧ間絶縁膜を形成するための追加の工程は必要ない。よって、製造工程数は増加しない。
【００４９】
本発明においては、サイドウォール５２は、ＤＲＡＭの容量絶縁膜と独立に形成される。よって、サイドウォールをＣＧ−ＦＧ間絶縁膜に最適な材質・膜厚とすることが可能となる。また、本実施の形態においては、コンタクト３２４の位置によって、ＣＧ−ＦＧ間絶縁膜の厚みを制御することが可能であるという利点がある。すなわち、ＣＧ−ＦＧ間絶縁膜の膜厚を薄くしたい場合には、コンタクト３２４の位置を配線４１に近づければよい。
【００５０】
次いで、図９を参照して、絶縁膜２３、層間絶縁膜２４の形成、容量６の形成、層間絶縁膜２５の形成、コンタクト３２３、配線４２の形成を行い、本実施の形態にかかる半導体装置１００を得ることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の半導体装置を説明するための図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図である。
【図６】本発明の第１の実施の形態にかかる半導体装置のその他の実施例を説明するための図である。
【図７】本発明の第２の実施の形態にかかる半導体装置の製造方法を説明するための図である。
【図８】本発明の第２の実施の形態にかかる半導体装置の製造方法を説明するための図である。
【図９】本発明の第２の実施の形態にかかる半導体装置の製造方法を説明するための図である。
【符号の説明】
【００５２】
１                    半導体基板
２０，２２，２４，２５    層間絶縁膜
２１，２３        絶縁膜
３１０，３１１，３１２，３２０，３２１，３２２，３２３，３２４            コンタクト
４０  ビット線
４１  配線
５０，５１，５２  サイドウォール
６  ＤＲＡＭ容量
Ｔｒ１，Ｔｒ２  トランジスタ
【図１】
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【図２】
2007129040.tif 000004
【図３】
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【図４】
2007129040.tif 000006
【図５】
2007129040.tif 000007
【図６】
2007129040.tif 000008
【図７】
2007129040.tif 000009
【図８】
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【図９】
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