(57)【要約】      （修正有）【課題】各要素の製造バラツキや温度依存性の影響を受けにくくして、出力特性である飽和電圧のバラツキが小さい信号増幅回路を提供する。【解決手段】下限電圧制限回路２０は、オペアンプ２１の非反転入力端子がＶｒｅｆ１端子５０へ接続され、オペアンプ２１の反転入力端子にはＶｏｕｔ０２端子が接続されている。またオペアンプ２１の出力端子にはダイオード２２のアノード端子が接続され、ダイオード２２のカソード端子はＶｏｕｔ端子０２へ接続されている。上限電圧制限回路３０は、オペアンプ３１の非反転入力端子がＶｒｅｆ２端子６０へ接続され、オペアンプ３１の反転入力端子にはＶｏｕｔ端子０２が接続されている。またオペアンプ３１の出力端子にはダイオード３２のカソード端子が接続され、ダイオード３２のアノード端子はＶｏｕｔ端子０２へ接続されている。【選択図】図２
2007312368.tif 000002
【特許請求の範囲】
【請求項１】
出力端子を有する負帰還増幅回路と、前記負帰還回路の出力電圧を制限する第１および第２電圧制限手段と、前記第１電圧制限手段に第１基準電圧を印加する第１基準電圧源と、前記第２電圧制限手段に第２基準電圧印加する第２基準電圧源と、を備え、
前記第１電圧制限手段は、前記負帰還増幅回路の出力電圧が前記第１基準電圧を下回るときに、前記負帰還増幅回路の出力端子へソース電流を吐き出し、前記負帰還増幅回路の下限飽和電圧を前記第１基準電圧に固定し、
前記第２電圧制限手段は、前記負帰還増幅回路の出力電圧が第２基準電圧を上回るときに、前記負帰還増幅回路の出力端子からシンク電流を引き込み、前記負帰還増幅回路の出力電圧の上限飽和電圧を前記第２基準電圧に固定することを特徴とする信号増幅回路。
【請求項２】
前記第１電圧制限手段は、第１オペアンプと、第１ダイオードとを有しており、
前記第１オペアンプの反転入力端子は、前記負帰還増幅回路の出力端子が接続されており、
前記第１オペアンプの非反転入力端子は、前記第１基準電圧源が接続されており、
前記第１オペアンプの出力端子は、前記第１ダイオードのアノード端子が接続されており、
前記第１ダイオードのカソード端子は、前記負帰還増幅回路の出力端子に接続されており、
前記第２電圧制限手段は、第２オペアンプと、第２ダイオードとを有しており、
前記第２オペアンプの反転入力端子は、前記負帰還増幅回路の出力端子が接続されており、
前記第２オペアンプの非反転入力端子は、前記第２基準電圧源が接続されており、
前記第２オペアンプの出力端子は、前記第２ダイオードのカソード端子が接続されており、
前記第２ダイオードのアノード端子は、前記負帰還増幅回路の出力端子に接続されていることを特徴とする請求項１に記載の信号増幅回路。
【請求項３】
前記第１電圧制限手段は、第１オペアンプと、ＮＭＯＳトランジスタとを有しており、
前記第１オペアンプの反転入力端子は、前記負帰還増幅回路の出力端子が接続されており、
前記第１オペアンプの非反転入力端子は、前記第１基準電圧源が接続されており、
前記第１オペアンプの出力端子は、前記ＮＭＯＳトランジスタのゲート端子が接続されており、
前記ＮＭＯＳトランジスタのソース端子は、前記負帰還増幅回路の出力端子に接続されており、
前記ＮＭＯＳトランジスタのＳＵＢ端子（バックゲート）は、ＧＮＤ端子に接続されており、
前記ＮＭＯＳトランジスタのドレイン端子は、電源端子に接続されており、
前記第２電圧制限手段は、第２オペアンプと、ＰＭＯＳトランジスタとを有しており、
前記第２オペアンプの反転入力端子は、前記負帰還増幅回路の出力端子が接続されており、
前記第２オペアンプの非反転入力端子は、前記第２基準電圧が接続されており、
前記第２オペアンプの出力端子は、前記ＰＭＯＳトランジスタのゲート端子が接続されており、
前記ＰＭＯＳトランジスタのソース端子は、前記負帰還増幅回路の出力端子に接続されており、
前記ＰＭＯＳトランジスタのドレイン端子は、ＧＮＤ端子に接続されており、
前記ＰＭＯＳトランジスタのＳＵＢ端子（バックゲート）は電源端子へ接続されている、ことを特徴とする請求項１に記載の信号増幅回路。
【請求項４】
前記負帰還増幅回路は、更に前記第３オペアンプと、第１〜第５の５つの抵抗と、正入力端子と、負入力端子と、第３基準電圧源とを有しており、
前記第１抵抗は、一端は前記負入力端子に接続されており、他端は前記第２抵抗の一端に接続されており、
前記第３抵抗は、一端は前記正入力端子に接続されており、他端は前記第４抵抗の一端に接続されており、
前記第１抵抗と前記第２抵抗との接続点は前記第３オペアンプの反転入力端子に接続されており、
前記第３抵抗と前記第４抵抗との接続点は前記第３オペアンプの非反転入力端子に接続されており、
前記第５抵抗は、一端が前記第３オペアンプの出力が接続されており、他端は前記第２抵抗の他端に接続されており、
前記第２抵抗と前記第５抵抗との接続点は負帰還増幅回路の出力端子に接続されており、
前記第４抵抗の他端は、前記第３基準電圧源に接続されていることを特徴とした請求項２に記載の信号増幅回路。
【請求項５】
前記第１オペアンプのソース電流の値は、（（前記第１基準電圧−前記第３オペアンプの下限飽和電圧）÷前記第５抵抗の抵抗値）にて求められる値以上であり、前記第２オペアンプのシンク電流は、（（前記第３オペアンプの上限飽和−電圧前記第２基準電圧）÷前記第５抵抗の抵抗値）にて求められる値以上であることを特徴とする請求項４に記載の信号増幅回路。
【請求項６】
前記負帰還増幅回路は、更に前記第３オペアンプと、第１〜第５の５つの抵抗と、正入力端子と、負入力端子と、第３基準電圧源とを有しており、
前記第１抵抗は、一端は前記負入力端子に接続されており、他端は前記第２抵抗の一端に接続されており、
前記第３抵抗は、一端は前記負入力端子に接続されており、他端は前記第４抵抗の一端に接続されており、
前記第１抵抗と前記第２抵抗との接続点は前記第３オペアンプの反転入力端子に接続されており、
前記第３抵抗と前記第４抵抗との接続点は前記第３オペアンプの非反転入力端子に接続されており、
前記第５抵抗は、一端が前記第３オペアンプの出力が接続されており、他端は前記第２抵抗の他端に接続されており、
前記第２抵抗と前記第５抵抗との接続点は負帰還増幅回路の出力端子に接続されており、
前記第４抵抗の他端は、前記第３基準電圧源に接続されていることを特徴とした請求項３に記載の信号増幅回路。
【請求項７】
前記ＮＭＯＳトランジスタのソース電流の値は、（（前記第１基準電圧−前記第３オペアンプの下限飽和電圧）÷前記第５抵抗の抵抗値）にて求められる値以上であり、前記ＰＭＯＳＦＥＴのシンク電流は、（（前記第３オペアンプの上限飽和電圧−前記第２基準電圧）÷前記第５抵抗の抵抗値）にて求められる値以上であることを特徴とする請求項６に記載の信号増幅回路。
【請求項８】
前記第１基準電圧源もしくは第２基準電圧源が、抵抗分圧により発生させた２種類以上の電圧から１種類の電圧を選択する電圧選択手段からなることを特徴とする請求項１〜７に記載の信号増幅回路。
【請求項９】
前記電圧選択手段が、マルチプレクサであることを特徴とする請求項８に記載の信号増幅回路。
【請求項１０】
前記電圧選択手段が、所定のフォトマスクを選択することで所定の分圧抵抗と接続する金属配線を形成し所定の基準電圧を選択することを特徴とする請求項８に記載の信号増幅回路。
【請求項１１】
前記電圧選択手段が、レーザもしくは電流による発熱を用いて、不要な分圧抵抗と接続する金属配線を切断し、所定の分圧抵抗と接続する金属配線のみを残して所定の基準電圧を選択することを特徴とする請求項８に記載の信号増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、自動車用、自動二輪車用および産業用のとして用いられる電気・電子機器用の信号増幅回路に関するものであり、特に自動車用および自動二輪車用として用いられている半導体物理量センサの信号増幅回路に関するものである。
【背景技術】
【０００２】
今日、自動車や自動二輪車の分野では、これまで機械的な部品によって制御が行われていた箇所が、電気・電子部品による制御へ置き換わりが加速度的に進んでいる。また、従来から用いられている電子部品についても、より高度な制御を目的として製品の高精度化・多機能化が進められている。
例えば、インテークマニホールド内の圧力や、ブレーキ用の油圧を計測するため等に用いられる圧力センサでは、圧力を計測して出力する機能に加え、自己の故障を検出する機能（ダイアグノシス機能：以後ダイアグ機能と呼ぶ）が要求されるようになってきている。
【０００３】
図１０は、従来の圧力センサの要部構成図である。圧力センサは圧力検出部と、信号増幅回路１０ｃで構成され、圧力検出部で圧力をピエゾ効果で電気信号に変換し、その電気信号を信号増幅回路１０ｃで処理し、処理された信号が信号増幅回路１０ｃの出力端子０２（圧力センサの出力端子でもある）からＥＣＵ（エンジン・コントロール・ユニット）へ出力される。
【０００４】
前記のダイアグ機能は、圧力センサとＥＣＵとの間を接続する配線の断線（ワイヤボンディング，リードフレームおよびハーネス等の断線）をセンサ自身が検出し、これをＥＣＵ側に伝えるというものであり、この機能により、万が一故障が発生した場合においてもそれを検出することにより、大事に至るのを防ぐという、フェールセーフ機能を実現している。
【０００５】
図１１は、圧力センサの出力特性およびダイアグ機能を表した概念図（グラフ）である。Ｘ軸はセンサが測定する圧力（ｋＰａ）を示しており、Ｙ軸は圧力センサから出力される出力電圧（Ｖ）を示している。尚、以下の説明は概説であり，詳細な説明は後述する。
これまで、ダイアグ機能を有さない圧力センサでは、測定する圧力に応じて、ある決められた電圧を出力するのみであり、具体的には図１１中のＶｂ〜Ｖｃの範囲（定常出力範囲）を出力する機能が備わっているのみである。
【０００６】
一方、ダイアグ機能を有する圧力センサでは、前述した定常出力範囲に加え、ワイヤ等が断線した際には、圧力センサの出力がＶａ以下の電圧もしくはＶｄ以上の電圧（ダイアグ領域）を出力する形態をとっており、このダイアグ領域の電圧をＥＣＵが受けることで、圧力センサが異常状態になったことを検知している。
ここで、圧力センサにダイアグ機能を実現させる為には、以下の２点の技術的手段が必要となる。
【０００７】
（１）ワイヤやハーネス等が断線した際に、ダイアグ領域の電圧を出力する手段。
（２）圧力センサが正常な状態の時に、ダイアグ領域の電圧を出力させない手段。
まず、（１）については、特許文献１に開示されているのでここでは省略する。
次に、（２）についてであるが、従来法としては、信号処理回路（出力用の演算増幅器：オペアンプ４１）の飽和電圧を利用するという形が最も一般的な方法である。
【０００８】
図１２は、圧力センサの一般的な信号処理回路として用いられる信号増幅回路の回路図である。この信号増幅回路１０ｃは負帰還増幅回路４０であり、差動増幅回路４０ａと抵抗４６ａで構成され、差動増幅回路４０ａは、オペアンプ４１と、４つの抵抗４２、４３、４４、４５によって構成されている。信号増幅回路１０ｃは、更に正入力のＶｉｎ＋端子０１１、負入力のＶｉｎ−端子０１２、出力端子となるＶｏｕｔ端子０２、さらにオフセット電圧となる第３基準電圧源７０とを有している。
【０００９】
Ｖｉｎ＋端子０１１と第３基準電圧源７０との間には抵抗４４，４５が直列接続されており、抵抗４４，４５の接続点はオペアンプ４１の非反転入力端子（＋端子）へ接続されている。
また、Ｖｉｎ−端子０１２とオペアンプ４１の出力端子４１ｂとの間には抵抗４２，４３，４６ａが直列接続されている。抵抗４２，４３の接続点はオペアンプ４１の反転入力端子（−端子）へ接続されており、抵抗４３，４６ａの接続点はＶｏｕｔ端子０２へ接続されている。
【００１０】
信号増幅回路１０ｃの出力電圧Ｖｏｕｔは、おおよそ、以下の式にて求めることが可能である。ＶｏｕｔをＶｏｕｔ端子０２の電圧、Ｖｉｎ＋をＶｉｎ＋端子０１１の電圧、Ｖｉｎ−をＶｉｎ−端子０１２の電圧、Ｒ４３を抵抗４３の抵抗値、Ｒ４２を抵抗４２の抵抗値、Ｖｒｅｆ３を第３基準電圧源７０の電圧とすると、
Ｖｏｕｔ＝（Ｖｉｎ＋  −  Ｖｉｎ−）×（Ｒ４３÷Ｒ４２）＋Ｖｒｅｆ３となる。
【００１１】
この信号増幅回路１０ｃにおいて、出力の上限飽和電圧および下限飽和電圧は、オペアンプ４１の上下限飽和電圧および抵抗４６ａで発生する電圧降下で決定される。さらに具体的に言うと、前述した２項目は以下の要素に依存している。
＜オペアンプ４１の上下限飽和電圧＞
（１）オペアンプ４１の出力段に使用しているトランジスタの飽和電圧（サチュレーション電圧）
（２）オペアンプ４１の出力段に使用しているトランジスタのインピーダンス成分
＜抵抗４６ａにて発生する電圧降下＞
（３）抵抗４６ａの抵抗値
（４）抵抗４６ａに流れる電流（≒Ｖｏｕｔ端子０２より流入出する負荷電流）
図１３、図１４は、出力の下限飽和電圧、上限飽和電圧について説明する図である。
【００１２】
図１３において、出力の下限飽和電圧は、図１２のオペアンプ４１の出力段のトランジスタＴｒ２（ＭＯＳＦＥＴ）のソース電位であるグランドＧＮＤ、つまり０Ｖに、オペアンプ４１のシンク電流Ｉ０３で生ずるＴｒ２（ＭＯＳＦＥＴ）のオン電圧にこのＴｒ２のインピーダンスによる電圧を合わせたＴｒ２の電圧Ｖ６と、抵抗４６ａで発生する電圧降下Ｖ７を加算した電圧となり０．２Ｖ程度となる。
【００１３】
一方、図１４において、出力の上限飽和電圧はオペアンプ４１の出力段のトランジスタＴｒ１（ＭＯＳＦＥＴ）のドレイン電圧である電源電圧ＶＤＤ、つまり５Ｖ程度から、オペアンプ４１のソース電流Ｉ１３で生ずるＴｒ１（ＭＯＳＦＥＴ）のオン電圧にそのＴｒ１のインピーダンスによる電圧を合わせた電圧Ｖ５と、抵抗４６ａで発生する電圧降下Ｖ８を引算した電圧を差し引いた電圧となり４．８Ｖ程度である。
【００１４】
前記の通り、従来の信号増幅回路１０ｃは出力の飽和電圧を決定する要素がオペアンプ４１を構成するトランジスタＴｒ１、Ｔｒ２の特性や抵抗４６ａの抵抗値に依存している。例えば、抵抗４６ａの抵抗値およびＴｒ１、Ｔｒ２の電圧Ｖ５、Ｖ６が小さくなると下限飽和電圧は低下し、上限飽和電圧は上昇する。逆にこれらの値が大きくなると、下限飽和電圧は上昇し、上限飽和電圧は低下する。
【００１５】
このように、下限飽和電圧および上限飽和電圧は、オペアンプ４１を構成するトランジスタＴｒ１、Ｔｒ２の特性や抵抗４６ａの値に依存しているために、それらを製造するときの「製造バラツキ」およびそれらの「温度依存性」により下限飽和電圧および上限飽和電圧に変動が生じやすく、これらの飽和電圧を少ないバラツキに抑制することは困難になる。尚、図１３、図１４において、抵抗４６ａを流れる電流は点線で示した負荷側から流れ込む電流Ｉ７および負荷側へ流れ出す電流Ｉ８もあるが、前記の説明では省略した。また図１３、図１４のＴｒ1はｐチャネルＭＯＳＦＥＴであってもよい。
【００１６】
前記の製造バラツキおよび温度依存性が圧力センサの出力特性にどのような影響を与えるかについて図１１を再度用いて説明する。図１１において、目標とする圧力センサの出力は実線ｂで表した。つまり、飽和電圧領域（電圧が一定になっている領域でそのときの一定電圧が飽和電圧である）が位置する箇所は、定常出力範囲の外側で、且つ、ダイアグ領域の内側に位置する領域であり、下限飽和電圧がＶａ〜Ｖｂの範囲（Δ１）、上限飽和電圧がＶｃ〜Ｖｄの範囲（Δ２）に位置することである。
【００１７】
定常出力範囲は圧力に応じてリニアな電圧を出力しており、圧力センサが定常動作しているときに（配線の断線などがない状態のとき）、故障ではないが何らかの要因で定常範囲を超えるような過大な圧力（もしくは過小な圧力）が加わった場合には、圧力センサは動作を続行することが望ましい。そのため、信号増幅回路１０ｃの出力は、ダイアグ領域に至らない電圧の区間、つまりＶａ〜Ｖｂの範囲，Ｖｃ〜Ｖｄの範囲で飽和することが望まれる。
【００１８】
しかしながら、前述した「製造バラツキ」や「温度依存性」の影響により、信号増幅回路１０ｃの出力電圧範囲が広くなってしまった（飽和しにくくなった）場合は、点線ａに示すような出力電圧となる。点線ａの出力特性では、飽和電圧がダイアグ領域に位置しているため、圧力センサが定常動作しているときでも、飽和電圧がダイアグ領域に入り込む場合が発生し、その場合はＥＣＵが「センサの故障」と誤診断されしてしまう不具合を生じる。
【００１９】
逆に信号増幅回路１０ｃの出力電圧範囲が狭くなってしまった（飽和しやすくなった）場合は、点線ｃに示すような形になり、圧力に対してリニアな電圧を出力すべき領域（ＶｂやＶｃに近い領域）で飽和してしまい、圧力センサ本来の機能を果たせなくなるという問題を引き起こしてしまう。
以上のような問題を回避するための手段の一つとして、製造バラツキや温度依存性による飽和電圧のバラツキ範囲を考慮して、ダイアグ領域と定常出力範囲を設定するとよい。つまり、出力特性の飽和電圧のバラツキを吸収できるように、Ｖａ〜Ｖｂ，Ｖｃ〜Ｖｄの区間を広く確保しておけば良い。
【００２０】
しかしながら、従来の信号増幅回路１０ｃの飽和電圧のバラツキ範囲は大きい。一例として、従来例の信号増幅回路１０ｃにおける下限飽和電圧の温度依存性および製造バラツキ範囲を図１５のグラフに示す。Ｘ軸は温度（℃）、Ｙ軸は下限飽和電圧（Ｖ）、ＭＡＸは製造ばらつきにより最も下限飽和電圧が大きくなったものの値を示し，ＴＹＰは下限飽和電圧が設計どおりの値になったものの値を示し，ＭＩＮは製造ばらつきによりもっとも下限飽和電圧が小さくなったものの値を示している。
【００２１】
図１５によると、信号増幅回路１０ｃの下限飽和電圧は、温度により７０ｍＶ程度、製造バラツキにより７０ｍＶ程度、合計で１４０ｍＶ程度のバラツキを起こしてしまうことがわかる。なお、本例では電源電圧＝５Ｖにて測定を実施している。つまり電源５Ｖに対して１４０ｍＶ＝全範囲の２．８％のバラツキ範囲を有していることになり、決して小さくはないことがわかる。さらに上限飽和電圧でも同様にバラツキ範囲が発生することになるのは言うまでもない。
【特許文献１】特開２００３−３０４６３３公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
この大きなバラツキ範囲を小さくするためには、オペアンプ４１のトランジスタＴｒ１，Ｔｒ２の特性（オン電圧やインピーダンスなど）や抵抗４６ａの抵抗値の製造バラツキを小さくする必要がある。この製造バラツキは圧力センサの特性選別や製造方法の工夫で小さくできるが、製造コストが増大する。一方、温度依存性については、材料固有の温度依存性に関係するので小さくすることは困難である。
【００２３】
この発明の目的は、前記の課題を解決して、各要素（トランジスタや抵抗など）の製造バラツキや温度依存性の影響を受けにくくして、出力特性である飽和電圧のバラツキが小さい信号増幅回路を提供することにある。
【課題を解決するための手段】
【００２４】
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、出力端子を有する負帰還増幅回路と、前記負帰還回路の出力電圧を制限する第１および第２電圧制限手段と、前記第１電圧制限手段に第１基準電圧を印加する第１基準電圧源と、前記第２電圧制限手段に第２基準電圧印加する第２基準電圧源と、を備え、
前記第１電圧制限手段は、前記負帰還増幅回路の出力電圧が前記第１基準電圧を下回るときに、前記負帰還増幅回路の出力端子へソース電流を吐き出し、前記負帰還増幅回路の下限飽和電圧を前記第１基準電圧に固定し、
前記第２電圧制限手段は、前記負帰還増幅回路の出力電圧が第２基準電圧を上回るときに、前記負帰還増幅回路の出力端子からシンク電流を引き込み、前記負帰還増幅回路の出力電圧の上限飽和電圧を前記第２基準電圧に固定する構成とする。
【００２５】
また、特許請求の範囲の請求項２記載の発明によれば、請求項１記載の発明において、前記第１電圧制限手段は、第１オペアンプと、第１ダイオードとを有しており、
前記第１オペアンプの反転入力端子は、前記負帰還増幅回路の出力端子が接続されており、
前記第１オペアンプの非反転入力端子は、前記第１基準電圧源が接続されており、
前記第１オペアンプの出力端子は、前記第１ダイオードのアノード端子が接続されており、
前記第１ダイオードのカソード端子は、前記負帰還増幅回路の出力端子に接続されており、ソース電流シンク電流
前記第２電圧制限手段は、第２オペアンプと、第２ダイオードとを有しており、
前記第２オペアンプの反転入力端子は、前記負帰還増幅回路の出力端子が接続されており、
前記第２オペアンプの非反転入力端子は、前記第２基準電圧源が接続されており、
前記第２オペアンプの出力端子は、前記第２ダイオードのカソード端子が接続されており、
前記第２ダイオードのアノード端子は、前記負帰還増幅回路の出力端子に接続されているものとする。
【００２６】
特許請求の範囲の請求項３記載の発明によれば、請求項１記載の発明において、前記第１電圧制限手段は、第１オペアンプと、ＮＭＯＳトランジスタとを有しており、
前記第１オペアンプの反転入力端子は、前記負帰還増幅回路の出力端子が接続されており、
前記第１オペアンプの非反転入力端子は、前記第１基準電圧源が接続されており、
前記第１オペアンプの出力端子は、前記ＮＭＯＳトランジスタのゲート端子が接続されており、
前記ＮＭＯＳトランジスタのソース端子は、前記負帰還増幅回路の出力端子に接続されており、
前記ＮＭＯＳトランジスタのＳＵＢ端子（バックゲート）は、ＧＮＤ端子に接続されており、
前記ＮＭＯＳトランジスタのドレイン端子は、電源端子に接続されており、
前記第２電圧制限手段は、第２オペアンプと、ＰＭＯＳトランジスタとを有しており、
前記第２オペアンプの反転入力端子は、前記負帰還増幅回路の出力端子が接続されており、
前記第２オペアンプの非反転入力端子は、前記第２基準電圧源が接続されており、
前記第２オペアンプの出力端子は、前記ＰＭＯＳトランジスタのゲート端子が接続されており、
前記ＰＭＯＳトランジスタのソース端子は、前記負帰還増幅回路の出力端子に接続されており、
前記ＰＭＯＳトランジスタのドレイン端子は、ＧＮＤ端子に接続されており、
前記ＰＭＯＳトランジスタのＳＵＢ端子（バックゲート）は電源端子へ接続されているものとする。
【００２７】
また、特許請求の範囲の請求項４記載の発明によれば、請求項２記載の発明において、前記負帰還増幅回路は、更に前記第３オペアンプと、第１〜第５の５つの抵抗と、正入力端子と、負入力端子と、第３基準電圧源とを有しており、
前記第１抵抗は、一端は前記負入力端子に接続されており、他端は前記第２抵抗の一端に接続されており、
前記第３抵抗は、一端は前記正入力端子に接続されており、他端は前記第４抵抗の一端に接続されており、
前記第１抵抗と前記第２抵抗との接続点は前記第３オペアンプの反転入力端子に接続されており、
前記第３抵抗と前記第４抵抗との接続点は前記第３オペアンプの非反転入力端子に接続されており、
前記第５抵抗は、一端が前記第３オペアンプの出力が接続されており、他端は前記第２抵抗の他端に接続されており、
前記第２抵抗と前記第５抵抗との接続点は負帰還増幅回路の出力端子に接続されており、
前記第４抵抗の他端は、前記第３基準電圧源に接続されているものとする。
【００２８】
特許請求の範囲の請求項５記載の発明によれば、請求項４記載の発明において、前記第１オペアンプのソース電流の値は、（（前記第１基準電圧−前記第３オペアンプの下限飽和電圧）÷前記第５抵抗の抵抗値）にて求められる値以上であり、前記第２オペアンプのシンク電流は、（（前記第３オペアンプの上限飽和電圧−前記第２基準電圧）÷前記第５抵抗の抵抗値）にて求められる値以上であるとよい。
【００２９】
また、特許請求の範囲の請求項６記載の発明によれば、請求項３記載の発明において、前記負帰還増幅回路は、更に前記第３オペアンプと、第１〜第５の５つの抵抗と、正入力端子と、負入力端子と、第３基準電圧源とを有しており、
前記第１抵抗は、一端は前記負入力端子に接続されており、他端は前記第２抵抗の一端に接続されており、
前記第３抵抗は、一端は前記負入力端子に接続されており、他端は前記第４抵抗の一端に接続されており、
前記第１抵抗と前記第２抵抗との接続点は前記第３オペアンプの反転入力端子に接続されており、
前記第３抵抗と前記第４抵抗との接続点は前記第３オペアンプの非反転入力端子に接続されており、
前記第５抵抗は、一端が前記第３オペアンプの出力が接続されており、他端は前記第２抵抗の他端に接続されており、
前記第２抵抗と前記第５抵抗との接続点は負帰還増幅回路の出力端子に接続されており、
前記第４抵抗の他端は、前記第３基準電圧源に接続されているものとする。
【００３０】
また、特許請求の範囲の請求項７記載の発明によれば、請求項６記載の発明において、前記ＮＭＯＳトランジスタのソース電流の値は、（（前記第１基準電圧−前記第３オペアンプの下限飽和電圧）÷前記第５抵抗の抵抗値）にて求められる値以上であり、前記ＰＭＯＳＦＥＴのシンク電流は、（（前記第３オペアンプの上限飽和電圧−前記第２基準電圧）÷前記第５抵抗の抵抗値）にて求められる値以上であるとよい。
【００３１】
また、特許請求の範囲の請求項８記載の発明によれば、請求項１〜７記載の発明において、前記第１基準電圧源もしくは第２基準電圧源が、抵抗分圧により発生させた２種類以上の電圧から１種類の電圧を選択する電圧選択手段からなるものとする。
また、特許請求の範囲の請求項９記載の発明によれば、請求項８記載の発明において、前記電圧選択手段が、マルチプレクサであるとよい。
【００３２】
また、特許請求の範囲の請求項１０記載の発明によれば、請求項８記載の発明において、前記電圧選択手段が、所定のフォトマスクを選択することで所定の分圧抵抗と接続する金属配線を形成し所定の基準電圧を選択するとよい。
また、特許請求の範囲の請求項１１記載の発明によれば、請求項８記載の発明において、前記電圧選択手段が、レーザーもしくは電流による発熱を用いて、不要な分圧抵抗と接続する金属配線を切断し、所定の分圧抵抗と接続する金属配線のみを残して所定の基準電圧を選択するとよい。
【発明の効果】
【００３３】
この発明によれば、各要素の製造バラツキや温度依存性の影響が排除されて、出力特性である飽和電圧が前記の下限電圧制限手段および上限電圧制限手段で決定される所定の値（基準電圧）に設定できるので、出力特性の飽和電圧のバラツキが小さい信号増幅回路を提供できる。
【発明を実施するための最良の形態】
【００３４】
実施の形態の概略を図１にて説明する。図１は、本発明の信号増幅回路の原理図である。この信号増幅回路１０は、オペアンプ４１で構成される差動増幅回路と抵抗４６を含む負帰還増幅回路４０と、下限電圧制限回路２０（下限電圧制限手段）と、上限電圧制限３０（上限電圧制限手段）とで構成される。入力端子０１から入力される信号は負帰還増幅回路４０を介して出力端子４０ｂからリニアな出力電圧が出力され、その出力電圧の下限飽和電圧は、下限電圧制限回路２０によって第１基準電圧源５０から入力される第１基準電圧（Ｖｒｅｆ１）と同じ値に固定され、上限飽和電圧は、上限電圧制限回路３０によって第２基準電圧源６０から入力される第２基準電圧（Ｖｒｅｆ２）と同じ値に固定される。
【００３５】
これは、負帰還増幅回路４０の出力電圧が減少して前記第１基準電圧（Ｖｒｅｆ１）を下回ったとき、下限電圧制限回路２０から負帰還増幅回路４０の出力端子４０ｂへ所定のソース電流を吐き出し、Ｖｏｕｔ端子０２から出力電圧（Ｖｏｕｔ）を第１基準電圧（Ｖｒｅｆ１）に飽和させる（固定する）。
一方、負帰還増幅回路４０の出力電圧Ｖｏｕｔが上昇して第２基準電圧（Ｖｒｅｆ２）を超えたとき、上限電圧制限回路３０は負帰還増幅回路４０の出力端子４０ｂから所定のシンク電流を引き込み、Ｖｏｕｔ端子０２から出力される出力電圧を第２基準電圧（Ｖｒｅｆ２）に飽和させる（固定する）。
【００３６】
このように、所定のソース電流を負帰還増幅回路４０の出力端子４０ｂへ吐き出す、または、所定のシンク電流を負帰還増幅回路４０の出力端子４０ｂから引き込むことで、出力電圧を第１基準電圧または第２基準電圧に飽和させることができる。飽和電圧は第１基準電圧または第２基準電圧により決まるので、負帰還増幅回路４０の出力段を構成するトランジスタの特性バラツキや抵抗の抵抗値のバラツキおよびこれらの温度依存性の影響を排除できて、出力特性である下限飽和電圧および上限飽和電圧のバラツキを小さくすることができる。
【００３７】
つぎに、実施の最良の形態を以下の実施例により具体的に説明する。
【実施例１】
【００３８】
図２は、この発明の実施例１の信号増幅回路の要部回路図である。信号増幅回路１０ａは、負帰還増幅回路４０と下限電圧制御回路２０と上限電圧制御回路３０で構成され、負帰還増幅回路４０は、差動増幅回路４０ａと抵抗４６で構成され、差動増幅器４０ａはＶｉｎ＋端子０１１と、Ｖｉｎ−端子０１２と、第１〜３基準電圧源５０，６０，７０と、オペアンプ４１と４つの抵抗４２〜４５から構成される。下限電圧制限回路２０はオペアンプ２１と、逆流防止用のダイオード２２から構成され、上限電圧制限回路は３０オペアンプ３１と、逆流防止用のダイオード３２から構成される。信号増幅回路１０ａの出力端子（Ｖｏｕｔ端子０２）は負帰還増幅回路４０の出力端子４０ｂと接続し，出力端子４０ｂは抵抗４３と抵抗４６の接続点４０ｃと接続する。図中の４１ｂはオペアンプ４１の出力端子であり出力端子４１ｂと抵抗４６の一端が接続し、抵抗４６の他端と接続点４０ｃが接続する。
【００３９】
図１２と違うのは、図１２の負帰還増幅回路４０に下限電圧制限回路２０と上限電圧制限回路３０とを新たに追加し、さらに、抵抗４６の抵抗値が図１２の抵抗４６ａの約１０分の１になっている点である。
なお、抵抗４６の値（抵抗４６ａの約１０分の１）は、本実施例において、後術する式（１）、および、式（２）の条件を満たした結果のものであり、「１０分の１」という数値に限定するものではない。目標とする飽和電圧の値、負帰還増幅回路４０や下限電圧制限回路２０や上限電圧制限回路３０の性能により、この値は異なってくる。下限電圧制限回路２０は、オペアンプ２１の非反転入力端子（＋端子）が第１基準電圧源５０へ接続されており、オペアンプ２１の反転入力端子（−端子）にはＶｏｕｔ端子０２が接続されている。またオペアンプ２１の出力端子にはダイオード２２のアノード端子が接続されており、ダイオード２２のカソード端子はＶｏｕｔ端子０２へ接続された構成になっている。
【００４０】
さらに、上限電圧制限回路３０は、オペアンプ３１の非反転入力端子（＋端子）が第２基準電圧源６０へ接続されており、オペアンプ３１の反転入力端子（−端子）にはＶｏｕｔ端子０２が接続されている。またオペアンプ３１の出力端子にはダイオード３２のカソード端子が接続されており、ダイオード３２のアノード端子はＶｏｕｔ端子０２へ接続された構成になっている。
【００４１】
次に、図２の回路動作について図３および図４を用いて説明する。説明の便宜上、第１基準電圧５０の電圧Ｖｒｅｆ１＝０．１Ｖ、第２基準電圧源６０の電圧Ｖｒｅｆ２＝４．９Ｖ、抵抗４６＝１０Ω（図１２の抵抗４６ａの抵抗値は１００Ω程度）、オペアンプ２１、３１、４１の下限飽和電圧＝０．０５Ｖ，オペアンプ２１、３１、４１の上限飽和電圧＝４．９５Ｖと回路定数の値を固定して説明する。また、Ｔｒ１およびＴｒ２はオペアンプ４１の出力段のトランジスタ（ＭＯＳＦＥＴ）である。尚、図３および図４の点線の矢印で示すように、負荷側から流れ込む電流Ｉ５と負荷側へ流れ出す電流Ｉ６は抵抗４６を流れるが、以下の説明では省略されている。これらの電流Ｉ５、Ｉ６はソース電流Ｉ１１およびシンク電流Ｉ１２と比べると電流値はそれぞれ１桁程度小さい。また、図３および図４のＴｒ1は前記の図１３および図１４で説明したようにｐチャネルＭＯＳＦＥＴであっても構わない。
【００４２】
まずは、図２の下限電圧制限回路２０の動作を図３を用いて説明する。Ｖｏｕｔ端子０２の出力電圧Ｖｏｕｔが０．１Ｖ超にある時、オペアンプ２１の第１基準電圧源５０の電圧Ｖｒｅｆ１は０．１Ｖであるので、Ｖｒｅｆ１＜Ｖｏｕｔ（オペアンプ２１の＋端子の電圧より−端子の電圧が大きい）となるので、オペアンプ２１の出力電圧は０．０５Ｖ（下限飽和状態）にあり、Ｖｏｕｔ＞オペアンプ２１の出力電圧となっている。つまり、Ｖｏｕｔはダイオード２２のカソード電圧、オペアンプ２１の出力電圧はダイオード２２のアノード電圧になるので、ダイオード２２は逆バイアスされ電流は流れない。つまり、Ｖｏｕｔが０．１Ｖ超にある時、オペアンプ２１およびダイオード２２は、Ｖｏｕｔ端子０２の電位状態に対して影響を及ぼさない。
【００４３】
一方、Ｖｏｕｔが０．１Ｖ未満になると、Ｖｒｅｆ１＞Ｖｏｕｔとなるため、オペアンプ２１の出力電圧が上昇し始める。オペアンプ２１の出力電圧が上昇を続け、Ｖｏｕｔ＋ダイオード２２のＶｆ（順方向電流が流れ始める閾値）を超えると、ダイオード２２が導通状態に遷移し、オペアンプ２１→ダイオード２２→抵抗４６→オペアンプ４１（Ｔｒ２）の経路にてオペアンプ２１のソース電流Ｉ１１が流れ始める。
【００４４】
このソース電流Ｉ１１が流れることにより、このソース電流Ｉ１１と抵抗４３を通って接続点４０ｃから抵抗４６に流入するシンク電流Ｉ０１とを足した電流（Ｉ１１＋Ｉ０１）が抵抗４６とＴｒ２に流れて、抵抗４６に電圧降下Ｖ３（＝Ｒ４６×（Ｉ１１＋Ｉ０１））が発生し、Ｔｒ２の電圧Ｖ２（オン電圧とインピーダンスで発生する電圧）が発生する。これらの電圧（Ｖ２＋Ｖ３）によりＶｏｕｔが上昇を始め、最終的にはＶｏｕｔ＝Ｖｒｅｆ１（第１基準電圧源５０の電圧）となるまでＶｏｕｔを上昇させる。つまり、ＶｏｕｔがＶｒｅｆ１未満の電圧になるのを制限するような動作を行う。このような動作により、下限飽和電圧がＶｒｅｆ１（＝０．１Ｖ）に固定される。
【００４５】
尚、前述した数値は、これに限定するものではなく、他の数値においても、本発明の効果を得ることができる。
具体的には、
Ｉ１１≧（Ｖｒｅｆ１−Ｖａ））÷Ｒ４６        （１）
なお、ここで、Ｖａは、オペアンプ４１の下限飽和電圧（図１１に示す低電圧側のダイアグ領域の上限電圧Ｖａ）であり、Ｒ４６は、抵抗４６の抵抗値である。という関係式が成り立つような回路定数を設定すれば、下限飽和電圧を低電圧側のダイアグ領域の上限電圧Ｖａより高い電圧に設定することができる。
【００４６】
次に図２の上限電圧制限回路３０の動作を図４を用いて説明する。前記した下限電圧制限回路２０と基本的な動作はほぼ同じであるので概略説明する。
ＶｏｕｔがＶｒｅｆ２（第２基準電圧源６０の電圧）未満の範囲であるうちは、オペアンプ３１およびダイオード３２は逆バイアス状態にあり、Ｖｏｕｔ端子０２の電圧Ｖｏｕｔへ影響を及ぼさない。
【００４７】
ＶｏｕｔがＶｒｅｆ２を上回ろうとすると、ダイオード３２が順バイアスされてオペアンプ３１がダイオード３２を介して電流を引き込み始め、その結果、ＶｏｕｔをＶｒｅｆ２以下に制限するような動作を行う。
Ｖｏｕｔが４．９Ｖより高くなると、Ｖｒｅｆ２＜Ｖｏｕｔとなるため、オペアンプ３１の出力電圧が下降し始める。オペアンプ３１の出力電圧が下降を続け、Ｖｏｕｔ＋ダイオード３２のＶｆ（順方向電流が流れ始める閾値）を超えると、ダイオード３２が導通状態に遷移し、オペアンプ４１（Ｔｒ２）→抵抗４６→ダイオード２２→オペアンプ３１の経路にてオペアンプ３１のシンク電流Ｉ１３が流れ始める。
【００４８】
このシンク電流Ｉ１２が流れることにより、このシンク電流Ｉ１２と抵抗４３を通って流出するソース電流Ｉ０２とを足した電流（Ｉ１２＋Ｉ０２）が抵抗４６とＴｒ１に流れて、抵抗４６に電圧降下Ｖ４（＝Ｒ４６×（Ｉ１２＋Ｉ０２））が発生し、Ｔｒ１の電圧Ｖ１（オン電圧とインピーダンスで発生する電圧）が発生する。これらの電圧（Ｖ１＋Ｖ４）によりＶｏｕｔが下降を始め、最終的にはＶｏｕｔ＝Ｖｒｅｆ２（第２基準電圧源６０の電圧）となるまでＶｏｕｔを下降させる。つまり、ＶｏｕｔがＶｒｅｆ２より高い電圧になるのを制限するような動作を行う。このような動作により、下限飽和電圧がＶｒｅｆ２（＝４．９Ｖ）に固定される。
【００４９】
尚、前述した数値は、これに限定するものではなく、他の数値においても、本発明の効果を得ることができる。
具体的には、
Ｉ１２≧（Ｖｄ−Ｖｒｅｆ２）÷Ｒ４６          （２）
ここで、Ｖｄは、オペアンプ４１の上限飽和電圧（図１１に示す高電圧側のダイアグ領域の下限電圧Ｖｄ）であり、Ｒ４６は、抵抗４６の抵抗値である。という関係式が成り立つような回路定数を設定すれば、上限飽和電圧を高電圧側のダイアグ領域の下限電圧Ｖｄより低く設定することができる。
【００５０】
以上のような回路構成および回路動作により、信号増幅回路１０ａの出力電圧の上限飽和電圧と下限飽和電圧をダイアグ領域に入り込まないように設定することが実現できている。
加えて、前述した本発明による回路の最も特徴的な点は、製造バラツキ、温度依存性の影響を極力抑えることが可能となっている点である。
【００５１】
これは、抵抗４６に流れる電流が、下限電圧制限回路２０、もしくは上限電圧制限回路３０により製造バラツキや温度に応じて制御されるためである。
例えば、抵抗４６の値が製造バラツキにより大きくなった場合には、下限電圧制限回路２０のソース電流Ｉ１１、もしくは上限電圧制限回路３０のシンク電流Ｉ１２が自動的に小さくなるよう調整され、逆に抵抗４６の値が製造バラツキにより小さくなった場合には、前記Ｉ１１、Ｉ１２が自動的に大きくなるように調整される。
【００５２】
その結果、抵抗４６にて発生する電圧降下の値が、製造バラツキや温度によって調整されることになり、この回路動作を用いて、製造バラツキや温度に関係なく、常に飽和電圧を第１基準電圧（Ｖｒｅｆ１）もしくは第２基準電圧（Ｖｒｅｆ２）の値に近づけるような動作を実現できている。
なお、ここでは参考までに抵抗４６の製造バラツキを例に取り上げたが、オペアンプ４１中のＴｒ１、Ｔｒ２の特性バラツキについても抵抗４６の電圧降下を用いることで調整可能となっている。
【００５３】
図５は、図２の信号増幅回路１０ａで得られた製造バラツキを含めた下限飽和電圧の温度依存性を示す図である。Ｘ軸は温度（℃）、Ｙ軸は下限飽和電圧（Ｖ）、ＭＡＸは製造ばらつきにより最も下限飽和電圧が大きくなったものの値を示し，ＴＹＰは下限飽和電圧が設計どおりの値になったものの値を示し，ＭＩＮは製造ばらつきによりもっとも下限飽和電圧が小さくなったものの値を示している。また、電源電圧や製造の条件については、従来例と同様の条件下にて製作したのものである。
【００５４】
図５に示すように、出力特性である飽和電圧のバラツキが大きく改善され、さらに温度依存性も改善されて、温度依存性も含めたバラツキ範囲が２０ｍＶ以下と極めて小さくすることができる。
この結果より、本発明における実施例の信号増幅回路１０ａは、素子の温度依存性や製造バラツキの影響を排除して、出力特性である下限飽和電圧および上限飽和電圧のバラツキを小さくできる。この信号増幅回路１０ａは、圧力センサが正常動作しているときに、下限および上限飽和電圧がダイアグ領域に入り込まないようにできるため、誤作動なしに確実に圧力センサを正常動作させることができる。
【実施例２】
【００５５】
図６は、この発明の実施例２の信号増幅回路の要部回路図である。実施例１（図２）と違うのは、下限電圧制限回路２０および上限電圧制限回路３０を構成するデバイスが、図２ではオペアンプとダイオードであったのに対し、図６ではオペアンプとＭＯＳトランジスタになっている点である。
下限電圧制限回路２０は、オペアンプ２１の非反転入力端子（＋端子）が第１基準電圧源５０へ接続されており、オペアンプ２１の反転入力端子（−端子）にはＶｏｕｔ端子０２が接続されている。またオペアンプ２１の出力端子にはＮＭＯＳトランジスタ２３のゲート端子が接続されており、ＮＭＯＳトランジスタ２３のドレイン端子はＶｏｕｔ端子０２へ接続されており、ＮＭＯＳトランジスタ２３のソース端子は電源端子ＶＤＤへ接続されており、ＮＭＯＳトランジスタ２３のＳＵＢ端子はＧＮＤ端子へ接続された構成になっている。
【００５６】
さらに、上限電圧制限回路３０は、オペアンプ３１の非反転入力端子（＋端子）が第２基準電圧源６０へ接続されており、オペアンプ３１の反転入力端子（−端子）にはＶｏｕｔ端子０２が接続されている。またオペアンプ３１の出力端子にはＰＭＯＳトランジスタ３３のゲート端子が接続されており、ＰＭＯＳトランジスタ３３のソース端子はＶｏｕｔ端子０２へ接続されており、ＰＭＯＳトランジスタ５３のドレイン端子はＧＮＤ端子へ接続されており、ＰＭＯＳトランジスタ３３のＳＵＢ端子は電源端子ＶＤＤへ接続された構成になっている。
【００５７】
なおＳＵＢ端子は、ＭＯＳトランジスタのチャネル形成領域（バックゲート）に接続された端子を指している。ＮＭＯＳトランジスタ２３においてチャネル形成領域は、ＰｗｅｌｌもしくはＰｓｕｂ（Ｐ基板）である。また同様に、ＰＭＯＳトランジスタ３３においてチャネル形成領域は、ＮｗｅｌｌもしくはＮｓｕｂ（Ｎ基板）である。
次に図６の動作について説明する。
【００５８】
実施例１と同様に、説明の便宜上、第１基準電圧源５０の電圧Ｖｒｅｆ１＝０．１Ｖ、第２基準電圧源６０の電圧Ｖｒｅｆ２＝４．９Ｖ、抵抗４６＝１０Ω（図１２の抵抗４６ａの抵抗値は１００Ω程度）、オペアンプ２１、３１、４１の下限飽和電圧＝０．０５Ｖ，オペアンプ２１、３１、４１の上限飽和電圧＝４．９５Ｖと回路定数の値を固定して説明する。
【００５９】
まずは、Ｖｏｕｔ端子０２の出力電圧Ｖｏｕｔが０．１Ｖ超にある時、オペアンプ２１のＶｒｅｆ１は０．１Ｖであるので、Ｖｒｅｆ１＜Ｖｏｕｔ（オペアンプ２１の＋端子の電圧より−端子の電圧が大きい）となるので、オペアンプ２１の出力電圧は０．０５Ｖ（下限飽和状態）にあり、Ｖｏｕｔ＞オペアンプ２１の出力電圧となっている。つまり、ＮＭＯＳトランジスタ２３のゲート電圧−ソース電圧はマイナスの電圧であるため、ＮＭＯＳトランジスタはＯＦＦ状態にある。よって電源端子ＶＤＤからＮＭＯＳトランジスタ２３を経由してＶｏｕｔ端子０２へ電流は流れず、Ｖｏｕｔ端子０２の電位状態に対して影響を及ぼさない。
【００６０】
一方、Ｖｏｕｔが０．１Ｖ未満になると、Ｖｒｅｆ１＞Ｖｏｕｔとなるため、オペアンプ２１の出力電圧が上昇し始める。オペアンプ２１の出力電圧が上昇を続け、Ｖｏｕｔ＋ＮＭＯＳトランジスタ２３のＶｔｈ（ＮＭＯＳトランジスタの閾値）を超えると、ＮＭＯＳトランジスタ２３がＯＮ状態に遷移し、電源端子ＶＤＤ→ＮＭＯＳトランジスタ２３→Ｖｏｕｔ端子０２の経路にてソース電流が流れはじめる。
【００６１】
このソース電流が抵抗４６を流れることにより、抵抗４６にて電圧降下が発生し、最終的にはＶｏｕｔ＝Ｖｒｅｆ１（第１基準電圧源５０の電圧）となるような調整動作が行われることについては、実施例１と同様であるため説明を省略する。
ここで、ソース電流≧（Ｖｒｅｆ１−オペアンプ４１の下限飽和電圧（図１１に示す低電圧側のダイアグ領域の上限電圧Ｖａ））÷Ｒ４６（抵抗４６の抵抗値）という関係式が成り立つような回路定数を設定すれば、下限飽和電圧を低電圧側のダイアグ領域の上限電圧Ｖａより高い電圧に設定することができる。
【００６２】
次に図６の上限電圧制限回路３０の動作を説明する。前記した下限電圧制限回路２０と基本的な動作はほぼ同じであるので概略説明する。
ＶｏｕｔがＶｒｅｆ２（第２基準電圧源６０の電圧）未満の範囲であるうちは、オペアンプ３１の出力電圧は上限飽和状態であり、ＰＭＯＳトランジスタ３３のゲート電圧−ソース電圧はプラスの電圧であるためＰＭＯＳトランジスタ３３はＯＦＦ状態にあり、Ｖｏｕｔ端子０２の電圧Ｖｏｕｔへ影響を及ぼさない。
【００６３】
ＶｏｕｔがＶｒｅｆ２を上回ろうとすると、オペアンプ３１の動作によりＰＭＯＳトランジスタ３３のゲート電圧−ソース電圧がマイナスの電圧になるため、ＰＭＯＳトランジスタ３３がＯＮ状態へ遷移し、Ｖｏｕｔ端子０２からＰＭＯＳトランジスタ３３を経由してＧＮＤ端子へシンク電流を流し始め、その結果、ＶｏｕｔをＶｒｅｆ２以下に制限するような動作を行う。
【００６４】
ここで、シンク電流≧（オペアンプ４１の上限飽和電圧（図１１に示す高電圧側のダイアグ領域の下限電圧Ｖｄ）−Ｖｒｅｆ２）÷Ｒ４６（抵抗４６の抵抗値）という関係式が成り立つような回路定数を設定すれば、上限飽和電圧を高電圧側のダイアグ領域の下限電圧Ｖｄより低く設定することができる。
以上のような回路構成および回路動作により、出力電圧の上限飽和電圧と下限飽和電圧をダイアグ領域に入り込まないように設定することが実現できている。
【００６５】
なお、本実施例における回路のメリットは、実施例1における回路とを比較した場合にオペアンプ２１のソース電流駆動能力およびオペアンプ３１のシンク電流駆動能力を小さくできる点であり、これにより、レイアウト面積を小さくできるという点である。
ただし、オペアンプ２１の出力をＮＭＯＳトランジスタ２３が増幅し、かつ同様にオペアンプ３１の出力をＰＭＯＳトランジスタ３３が増幅するような形になっているため、実施例１と比較すると「回路がノイズに弱くなる」「回路動作が不安定で発振状態に陥りやすい」というデメリット要因も同時に持ち合わせている。
【００６６】
よって、本発明の採用にあたっては、これらのメリット・デメリットを勘案し、実施例１と本実施例のどちらが総合的に優位であるかを判断することが望ましく、これにより、要求される状況に対して、より的確な解決方法がもたらされることになるのは言うまでもない。
【実施例３】
【００６７】
図７は、この発明の実施例３の信号増幅回路の要部回路図である。この信号増幅回路１０ｂは、予め多数の電圧を出力可能に準備しておき、要求される飽和電圧を得るためにその多数の電圧から一つの電圧を下限および上限のマルチプレクサ５１、６１を用いてそれぞれ選択できるようにした基準電圧選択回路からなる第１基準電圧源５０および第２基準電圧源６０を有している。
【００６８】
この信号増幅回路１０ｂは、実施例１で示した信号増幅回路１０ａに、下限のマルチプレクサ５１と、分圧抵抗５２１〜５２５から構成される第１基準電圧源５０と、上限のマルチプレクサ６１と、分圧抵抗６２１〜６２５から構成される第２基準電圧源６０をそれぞれ加えた回路構成をしている。
また、分圧抵抗５２１〜５２５、および分圧抵抗６２１〜６２５は、電源端子ＶＤＤとＧＮＤ端子との間に直列接続されており、各々の抵抗の分圧点（接続点）が下限のマルチプレクサ５１もしくは上限のマルチプレクサ６１へ入力されている。
【００６９】
さらに、下限のマルチプレクサ５１および上限のマルチプレサク６１では、分圧抵抗より入力された複数の電圧の中から１つを選択し、下限電圧制限回路２０であるオペアンプ２１、もしくは上限電圧制限回路３０であるオペアンプ３１へ選択した電圧を出力している。
以上のような構成により、下限飽和電圧および上限飽和電圧を顧客の要求に合わせて選択的に決定することができる。
【００７０】
これにより、１種類の回路で複数の飽和電圧に対応することが可能となり、要求される飽和電圧ごとに回路を設計しなおす必要が無くなるのはもちろんのこと、製造面に対する合理化効果や製品の応用分野を広げることにつながるという効果を得ることが可能である。
尚、本実施例ではマルチプレクサ５１，６１による基準電圧の選択手段を紹介したが、図８に示すように製造段階においてフォトマスクを変更することによって接続点を選択するといったマスクＲＯＭ方式の選択手段や、図９に示すようにあらかじめ複数の配線を準備しておき、レーザー照射によって配線を選択的に焼き切る（図９中の×印）レーザートリミング方式の選択手段や電流等によって選択的に配線を焼き切る（図９中の×印）ヒューズＲＯＭ方式の選択手段も、設計面・製造面の合理化を促す効果が得られ有効であると言える。
【００７１】
以上の本実施例では、実施例１に示した信号増幅回路について述べたが、本実施例を実施例２の信号増幅回路にも適用できる。
【図面の簡単な説明】
【００７２】
【図１】本発明の信号増幅回路の原理図
【図２】この発明の実施例１の信号増幅回路の要部回路図
【図３】図２の回路で下限飽和電圧を説明する図
【図４】図２の回路で上限飽和電圧を説明する図
【図５】図２の信号増幅回路１０ａで得られた製造バラツキを含めた下限飽和電圧の温度依存性を示す図。
【図６】この発明の実施例２の信号増幅回路の要部回路図
【図７】この発明の実施例３の信号増幅回路の要部回路図
【図８】マスクＲＯＭ的な選択手段を説明する図
【図９】レーザートリミング的選択手段および電流で焼き切る選択手段を説明する図
【図１０】従来の圧力センサの要部構成図
【図１１】圧力センサの出力特性およびダイアグ機能を表した概念図
【図１２】圧力センサの一般的な信号処理回路として用いられる信号増幅回路図
【図１３】出力の下限飽和電圧について説明する図
【図１４】出力の上限飽和電圧について説明する図
【図１５】従来例の信号増幅回路における下限飽和電圧の温度依存性および製造バラツキ範囲を示す図
【符号の説明】
【００７３】
０１    入力端子
０１１    Ｖｉｎ＋
０１２    Ｖｉｎ−
０２    出力端子
１０、１０ａ、１０ｂ  信号増幅回路
２０    下限電圧制限回路／手段    
２１，３１，４１  オペアンプ
２２，３２  ダイオード
３０    上限電圧制限回路／手段  
４０    負帰還増幅回路    
４０ａ  差動増幅回路    
４０ｂ  出力端子（負帰還増幅回路）
４０ｃ  接続点
４１ａ  オペアンプ４１の出力段のトランジスタ（ＭＯＳＦＥＴ）
４１ｂ  接続点
４２、４３、４４、４５、４６  抵抗
５０    第１基準電圧源
５１    下限のマルチプレクサ
６０    第２基準電圧源
６１    上限のマルチプレクサ
７０    第３基準電圧源    
５２１、５２２、５２３、５２４、５２５  分圧抵抗
６２１、６２２、６２３、６２４、６２５  分圧抵抗
【図１】
2007312368.tif 000003
【図２】
2007312368.tif 000004
【図３】
2007312368.tif 000005
【図４】
2007312368.tif 000006
【図５】
2007312368.tif 000007
【図６】
2007312368.tif 000008
【図７】
2007312368.tif 000009
【図８】
2007312368.tif 000010
【図９】
2007312368.tif 000011
【図１０】
2007312368.tif 000012
【図１１】
2007312368.tif 000013
【図１２】
2007312368.tif 000014
【図１３】
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【図１４】
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【図１５】
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