(57)【要約】【課題】複数の０．１μｍ以下の微細配線が密集するマクロ回路とこのマクロ回路の微細配線に繋がる太い引き出し配線部との間での断線を抑制する。【解決手段】引き出し配線１０２のＴＥＧ領域１０１側の端部には、３本のＭ２配線１０３が並列で接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の微細配線が密集するマクロ回路と、該マクロ回路の外側に向かって同一配線層にて延びる前記マクロ回路内の所定の微細配線に接続された、当該微細配線よりも幅広の引き出し配線と、を備えた半導体装置において、
マクロ回路内部領域に、前記引き出し配線と接続された前記微細配線が２本以上並列に配置されていることを特徴とする半導体装置。
【請求項２】
並列に配置された前記微細配線が同一幅で且つ、前記マクロ回路における最小ピッチで存在している、請求項１に記載の半導体装置。
【請求項３】
前記引き出し配線と接続された前記微細配線の配線幅が０．１μｍ以下である、請求項１又は２に記載の半導体装置。
【請求項４】
複数の微細配線が密集するマクロ回路と、該マクロ回路の外側に向かって同一配線層にて延びる前記マクロ回路内の所定の微細配線に接続された、当該微細配線よりも幅広の引き出し配線と、を備えた半導体装置において、
マクロ回路内部領域に、前記微細配線と接続された前記引き出し配線がその広い配線幅のまま延在していることを特徴とする半導体装置。
【請求項５】
前記引き出し配線と接続された前記微細配線の配線幅が０．１μｍ以下である、請求項４に記載の半導体装置。
【請求項６】
複数の微細配線が密集するマクロ回路と、該マクロ回路の外側に向かって同一配線層にて延びる前記マクロ回路内の所定の微細配線に接続された、当該微細配線よりも幅広の引き出し配線と、を備えた半導体装置において、
マクロ回路内部領域で、前記引き出し配線と接続された前記微細配線の孤立部分における幅が広がっていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２層以上の配線層を有する半導体装置に関し、特に、０．１μｍ以下の複数の微細配線が密集するマクロ回路と、そのマクロ回路の所定の微細配線と接続されるそれよりも幅広の引き出し配線と、を備えた半導体装置に関する。
【背景技術】
【０００２】
マクロ回路からの引き出し配線の従来例について、一般的な半導体装置のプロセス評価用テストパターンを例にとって述べる。図８に一般的なプロセス評価用テストチップレイアウト全体図を示す。テストチップサイズの横幅８０１と縦幅８０２の最大値は、リソグラフィー装置のフィールドサイズで定義されていることが一般的である。評価パターンはサブチップ８０３と呼ばれる評価ブロックの集合体で構成されており、このサブチップ８０３のサイズはテストブロック内部では、同一で構成されている（非特許文献１参照）。理由は、測定用プログラムにおいて、測定針の配置および移動が同一になることにより、プログラムの共有や測定針の共用ができるからである。つづいて、配線系プロセス評価用のパターンの概要を図９を用いて説明する。配線系プロセス評価用のパターンには、ビアチェーン、エレクトロマイグレーション（Electro  migration）評価パターン、リーク測定パターンなどが搭載されている。ビアチェーンにおいては、評価する配線の長さやビア個数に応じてパターン規模が変化することが一般的である。このパターン規模を変化させることにより、欠陥密度を評価することもできる。このようなプロセス評価に必要な評価ブロックをＴＥＧ（Test Element Group）領域９０１と呼び、電気測定用針が接触させる電極を電極パッド９０２と呼び、このＴＥＧ領域９０１と電極パッド９０２をつなぐ配線を引き出し配線９０３と呼ぶ。
【０００３】
図１０にＴＥＧ領域と電極パッドとの接続領域の拡大図を示す。例えば、この図のように、ＴＥＧ領域内のビアチェーンパターン１００１と電極パッド（不図示）とが、引き出し配線１００２によって電気的に接続されている。
【０００４】
図１１に、図１０に示した引き出し配線のビアチェーン部分との接続部分の拡大平面図を示す。この図のように、ビアチェーン部分１１０１に接続されている配線１１０２は、ビアチェーンに入る領域からビアチェーン部分１１０１と同一配線幅で形成されている。
【０００５】
図１２に、指定したパッド配線との接続配線の拡大平面図を示す。例えば図１２のように、テストパターンは、ビアチェーン評価ＴＥＧ領域１２０１と、図示しないパッドへの電気的接続を行うための引き出し配線１２０２とで構成されている。ＴＥＧ領域１２０１はＭ１配線（第１層配線）１２０４とＭ２配線（第２層配線）１２０３が交互に配置され、これらの配線をビア１２０５で接続する２層配線構造である。ここで、Ｍ１配線１２０４とＭ２配線１２０３の幅はいずれも７０ｎｍで最小配線幅１２０６となっている。ＴＥＧ領域１２０１から外側に引き出された孤立配線部（１本の引き出し配線１２０２）は配線幅が段階的に太くなり、太くなった部分の配線幅１２０７は０．１７μｍ程度で形成されている。この太い配線部分とＴＥＧ領域１２０１との間の接続距離を符号１２０８で示している。
【０００６】
図１３に図１２に示したテストパターンの断面図を示す。この図に示すように、シリコン基板上１３０３に絶縁膜１３０４が形成されており、この領域にＭ１配線１２０４とＭ２配線１２０３が交互に配置され、これらの配線をビア１２０５で接続する構造である。ここで、Ｍ１配線幅１２０４およびＭ２配線１２０３の幅はいずれも７０ｎｍで最小配線幅である。Ｍ１配線１２０４とビア１２０５の端部におけるマージンはエクステンション１３０８と呼んでいる。
【０００７】
続いて、一般的な２層配線を形成するためのプロセスを説明する。図１４は、主要な工程の断面図である。
【０００８】
まず、ＣＶＤ法等によりシリコン基板１４０１上にシリコン酸化膜等からなる第１層間絶縁膜１４０２を形成する（図１４（ａ））。その後、この第１層間絶縁膜１４０２上に第１のフォトリソグラフィー用レジスト１４０３を形成し、該レジストを第１のフォトリソグラフィー法によりパターニングする（図１４（ｂ））。さらに、このレジストパターンをドライエッチング技術により第１層間絶縁膜１４０２に転写した後、レジスト１４０３を除去することにより、所望の位置に配線用溝１４０４を形成する（図１４（ｃ））。
【０００９】
次に、配線用溝１４０４を含む第１層間絶縁膜１４０２の全面に、ＣＶＤ法等により銅、アルミニウム等の導体膜１４０５を成膜した後（図１４（ｄ））、ＣＭＰにより導体膜１４０５の表面を平坦化する。この結果、第１層間絶縁膜１４０２の所望位置に第１配線１４０６がダマシン配線構造で形成される（図１４（ｅ））。
【００１０】
次に、一般的なＣＰＵロジック回路における従来の形態について述べる。ある孤立した回路ブロックから、電気的に密集した回路ブロックへの接続配線の構造は、プロセス評価用のＴＥＧの引き出し配線ばかりでなく、製品においても類似した構造が使われるので、この従来例について述べる。
【００１１】
製品ではＩ／ＯブロックとＲＡＭ部、ロジック部とＰＬＬの４つのマクロ機能からなる。図１５にその概要を示す。
【００１２】
図１５において、Ｉ／Ｏブロック１５０１は１μｍ以上の配線幅の配線のみで構成されるエリアである。基本的には細い配線のニーズはまったくない。大電流許容量制限が決まるエリアで、配線幅とビア径の最大値はこのエリアで決まる。Ｉ／Ｏの入力も一般的にパッドブロックに対して、１つの出力と１つの入力配線が存在している。
【００１３】
ＲＡＭブロック１５０２は、一般的に１メガバイト程度を実装している。この配線は、スピードよりも微細化が優先されており、もっとも細い配線のニーズがある。幅広い配線は比較的少なく、メモリセルサイズの単位で周期的に電源とＧＮＤ配線が配置されている。
【００１４】
高性能ロジックブロック１５０３はドライブ能力を要求するセルで、電源配線が強化されているブロックである。基本的にはゲートアレーのスタンダードセル構成に近い。配線の構成はＲＡＭと類似しているものの、ＲＡＭよりは電源配線が強化されているのが一般的である。ＰＬＬに比較して、マクロ回路同士の接続は、複数存在しているのが一般的である。
【００１５】
ＰＬＬブロック１５０４は電源やＧＮＤおよび、容量素子の安定動作が優先されるため、配線密度はゆるいものの、配線幅はＩ／Ｏ領域に続いて広いことが一般的である。ＰＬＬは外部発信機からの信号入力を４倍または５倍などに増幅して、各マクロにクロックツリーを構成している。このクロック入力部とクロック出力部分がマクロ回路からの引き出し配線となっている。基本的に２つの入出力配線しか存在しない。
【００１６】
この一般的な配線配置構造において、２つのロジック部マクロ回路のブロック接続構造を図１６を用いて説明する。
【００１７】
図１６において、符号１６０１は第１のロジック領域（マクロ回路領域）を、符号１６０２は第２のロジック領域（マクロ回路領域）を、符号１６０３はマクロ回路の間の領域を示している。マクロ内部には電源メッシュ１６０４とＧＮＤメッシュ１６０５が配置されている。マクロ内における電源メッシュ１６０４とＧＮＤメッシュ１６０５の間には、回路構成因子となる結線と信号配線１６０６が配置されている。さらに、このマクロ同士をつなぐ、信号配線が引き出されている。符号１６０７はこの信号配線の接続領域を示している。マクロ同士の配線が同一配線層で接続されることもあれば、異なる配線層で接続されることもある。
【００１８】
以上のように、一般的に、マクロ回路から最小寸法もしくは一定の配線幅を有する配線がマクロ外側へ引き出され、マクロ外部の回路と接続される構成となっている。
【非特許文献１】株式会社半導体先端テクノロジーズ、“２００３年先端プロセス技術，バックエンドプロセス，項目「５．２００ｎｍピッチ２層Ｃｕ配線ＴＥＧおよびモジュール結果」”、［online］、［平成１７年２月１日検索］、インターネット＜URL : http://www.selete.co.jp/SeleteHPJ1/j_html/research/re0022.html＞
【発明の開示】
【発明が解決しようとする課題】
【００１９】
図１２に示した従来例のように、０．１μｍ以下の複数の微細配線が密集するマクロ回路から外側へと所定の微細配線を同一配線層において引き出す構造において、その微細配線は、マクロ回路外部領域で、それより太い引き出し配線と接続されている。このような従来構造では、太い引き出し配線とマクロ回路領域との間の領域（図１２の符号１２０８の箇所）で、微細配線が孤立している。
【００２０】
このような従来構造には、次に説明する欠点があった。
【００２１】
従来例では、マクロ回路から外側へ同一配線層において引き出された微細な孤立配線部が切れる問題が発生していた。この理由は、配線の疎密に伴う露光解像力の変動である。言い換えると、露光強度の粗密の違いで補正が大きく変化する問題である。そのために、ウエハー上に転写したレジストパターンでは、マクロ回路領域と、マクロ回路外部領域でマクロ回路内の微細配線に繋がる太い引き出し配線との間の領域で、断線が生じるという課題があった。
【００２２】
本発明の目的は、上述した従来技術の実状に鑑み、複数の０．１μｍ以下の微細配線が密集するマクロ回路とこのマクロ回路の微細配線に繋がる太い引き出し配線部との間での断線を抑制することができる構造の半導体装置を提供することである。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明は、複数の微細配線が密集するマクロ回路と、該マクロ回路の外側に向かって同一配線層にて延びる前記マクロ回路内の所定の微細配線に接続された、当該微細配線よりも幅広の引き出し配線と、を備えた半導体装置において、マクロ回路内部領域に、引き出し配線と接続された微細配線が２本以上並列に配置されていることを特徴とする。この形態では、並列に配置された複数の微細配線が同一幅で且つ、マクロ回路における最小ピッチで存在していることが好ましい。特に、引き出し配線と接続された微細配線の配線幅が０．１μｍ以下の場合に有効である。
【００２４】
このような構成では、太い引き出し配線とマクロ回路との接続領域において微細配線の孤立部分が存在しなくなるので、この領域での光学的な光強度の不足が解消され、断線が起こらなくなる。
【００２５】
また、本発明は、複数の微細配線が密集するマクロ回路と、該マクロ回路の外側に向かって同一配線層にて延びる前記マクロ回路内の所定の微細配線に接続された、当該微細配線よりも幅広の引き出し配線と、を備えた半導体装置において、マクロ回路内部領域に、微細配線と接続された引き出し配線がその広い配線幅のまま延在していることを特徴とする。
【００２６】
このような構成では、マクロ内の最小幅配線と太い引き出し配線との接続部周辺における露光強度の変化を抑えられるので、太い引き出し配線と接続する最小配線幅のマクロ内部配線が１本でも断線が生じない。
【００２７】
また、以上のような各発明は、マクロ回路内部領域で、引き出し配線と接続された微細配線の孤立部分における幅が広がっていることが好ましい。
【発明の効果】
【００２８】
本発明によれば、複数の微細配線が密集するマクロ回路から外側へ所定の微細配線を同一配線層において引き出す構造において、断線の発生を抑制することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について図面を参照して説明する。
【００３０】
（第１の実施例）
本発明の第１の実施例としてプロセス評価用ＴＥＧの例をあげる。
【００３１】
図１は第１の実施例としてＴＥＧとこのＴＥＧ領域内から外側へ引き出された配線の拡大平面図を示す。
【００３２】
テストパターンは、マクロ回路領域に相当するビアチェーン評価ＴＥＧ領域１０１と、図示しないパッドへの電気的接続を行うための引き出し配線１０２とで構成されている。ＴＥＧ領域１０１に形成されたビアチェーン部はＭ１配線（第１層配線）１０４とＭ２配線（第２層配線）１０３が上下交互に配置され、これらの配線をビア１０５で接続する構造である。ここでＭ１配線１０４およびＭ２配線１０３の幅はいずれも７０ｎｍで最小配線幅１０６である。ＴＥＧ領域１０１の外側の孤立した引き出し配線１０２の配線幅１０７は０．３μｍである。引き出し配線１０２のＴＥＧ領域１０１側の端部には、３本のＭ２配線１０３が並列で接続されている。引き出し配線１０２の端部に並列接続されたＭ２配線１０３のピッチは１４０ｎｍでビアチェーンの最小ピッチ１０８である。
【００３３】
このように本実施例では、０．１μｍ以下の複数の微細配線が密集するマクロ回路と、該マクロ回路の外側に向かって同一配線層にて延びる前記マクロ回路内の所定の微細配線に接続された、当該微細配線よりも幅広の引き出し配線と、を備えた半導体装置において、マクロ回路内部領域に、太い引き出し配線に接続された微細配線が２本以上並列に配置されていることを特徴とする。そして、並列に配置された微細配線は同一幅で、かつマクロ回路での最小ピッチとなっている。
【００３４】
本実施例の効果について述べる。
【００３５】
マクロ外部の太い引き出し配線にマクロ内の最小配線幅の配線を３本並列に接続したことにより、太い引き出し配線とマクロ回路との接続領域において微細配線の孤立部分が存在しなくなる。これにより、この領域での光学的な光強度の不足が解消され、断線が起こらなくなる。
【００３６】
（第２の実施例）
本発明の第２の実施例としてプロセス評価用ＴＥＧの例をあげる。
【００３７】
図２は第２の実施例としてＴＥＧとこのＴＥＧ領域内から外側へ引き出された配線の拡大平面図を示す。
【００３８】
テストパターンは、マクロ回路領域に相当するビアチェーン評価ＴＥＧ領域２０１と、図示しないパッドへの電気的接続を行うための引き出し配線２０２とで構成されている。ＴＥＧ領域２０１に形成されたビアチェーン部はＭ１配線２０４とＭ２配線２０３が上下交互に配置され、これらの配線をビア２０５で接続する構造である。ここでＭ１配線２０４およびＭ３配線２０４の幅はいずれも７０ｎｍで最小配線幅２０６である。ＴＥＧ領域２０１の外側の孤立した引き出し配線２０２の配線幅２０７は０．３μｍである。引き出し配線２０２のＴＥＧ領域２０１側の端部には、３本のＭ２配線２０３が並列で接続されている。引き出し配線２０２の端部に並列接続されたＭ２配線２０３のピッチは１４０ｎｍでビアチェーンの最小ピッチ２０８である。
【００３９】
本実施例では、３本のＭ２配線２０３と引き出し配線２０２との接続部分において、３本のＭ２配線２０３のうちの中央のＭ２配線の端部２０９が引き出し配線２０２の端部に向かって斜めに幅を広げた形状になっている。また、マクロ回路内部領域において、上記の中央のＭ２配線は単純な直線形状であるのに対し、その両側の２本のＭ２配線は、直線部が間隔を開けて配置された形状となっている。このため、中央のＭ２配線には両側に配線が無くて孤立している配線長さ部分が出来るので、この孤立した配線長さ部分の一部の配線幅を増加させている（図２中の符号２１０の箇所）。この構成は第１の実施例にも適用されている。さらに、中央のＭ２配線には、この両側のＭ２配線の分離された端部を繋ぐように配線２１１が形成されている。
【００４０】
本実施例の効果について説明する。
【００４１】
引き出し配線２０２に接続された３本のうちの中央のＭ２配線の端部を引き出し配線２０２に向かって所定の角度で斜めに広げたことにより、露光強度の変化に沿った安定的な形状が得られる。
【００４２】
また、引き出し配線２０２に接続された、マクロ内部領域の３本のＭ２配線２０３のうち、中央のＭ２配線に孤立した配線長さ部分が存在する構成において、この孤立した配線長さ部分の一部の配線幅を太らしたことにより、孤立した配線長さ部分が製造の際に細って断線するという問題を防ぐことができる。さらに、中央のＭ２配線に、この両側のＭ２配線の分離された端部を繋ぐように配線２１１を形成したことにより、両側のＭ２配線の分離された端部のショート不良マージンも拡大している。
【００４３】
ここで、図３にシュミレーションした配線接続方法について例をあげる。本実施例は水準１に相当する。光コントラストのパターン依存性を図４Ａに示す。水準１は分離部において水準２より光強度が小さいことから優れていることがわかる。白い領域の空間像をプロットとしたのが図４Ｂである。水準１は分離部において水準２より光強度が小さいことから優れている。
【００４４】
（第３の実施例）
本発明の第３の実施例としてプロセス評価用ＴＥＧの例をあげる。
【００４５】
図５は第３の実施例としてＴＥＧとこのＴＥＧ領域内から外側へ引き出された配線の拡大平面図を示す。
【００４６】
テストパターンは、マクロ回路領域に相当するビアチェーン評価ＴＥＧ領域３０１と、図示しないパッドへの電気的接続を行うための引き出し配線３０２とで構成されている。ＴＥＧ領域３０１に形成されたビアチェーン部はＭ１配線３０４とＭ２配線３０３が上下交互に直列配置され、これらの配線をビア３０５で接続する構造である。ここでＭ１配線３０４およびＭ２配線３０３の幅はいずれも７０ｎｍで最小配線幅３０６である。ＴＥＧ領域３０１の外側の孤立した引き出し配線３０２の配線幅３０７は０．３μｍ程度である。引き出し配線３０２は太い幅のままでＴＥＧ領域３０１内部に延在し、ＴＥＧ領域３０１内で１本のＭ２配線３０３と接続されている。太い引き出し配線３０２のＴＥＧ領域３０１内に配置された部分とこの周辺に配置された配線との距離を符号３０８で示している。
【００４７】
このように本実施例は、太い引き出し配線をそのままマクロ領域にオーバーラップさせてマクロ内部配線に接続する事例である。つまり、このようなオーバーラップ領域を用いることにより、露光強度の変化部分をオーバーラップ領域にもたせる事例である。
【００４８】
本実施例の効果について述べる。
【００４９】
幅が広い引き出し配線をマクロ領域にオーバーラップさせてマクロ内部配線と接続することにより、マクロ内の最小幅配線と太い引き出し配線との接続部周辺における露光強度の変化を抑えられるので、太い引き出し配線と接続する最小配線幅のマクロ内部配線が１本でも断線が生じないメリットがある。
【００５０】
（第４の実施例）
本実施例では、製品における実施状態を図６を用いて説明する。図６において、符号６０１はロジック回路領域（マクロ回路領域）、符号６０２はマクロブロック外部領域を示している。ロジック回路領域６０１には電源配線アレー６０４とGND配線アレー６０５が存在する。この電源配線６０４とGND配線６０５の間に信号配線６０６が配置されている。符号６０３はマクロから引き出す配線を示す。本実施例は第１の実施例のプロセス評価用TEGと同様に、０．１μｍ以下の複数の微細配線が密集するマクロ回路と、該マクロ回路の外側に向かって同一配線層にて延びる前記マクロ回路内の所定の微細配線に接続された、当該微細配線よりも幅広の引き出し配線と、を備えた半導体装置において、マクロ回路内部領域に、引き出し配線と接続された微細配線が２本以上並列に配置されていることを特徴とする。具体的には図６に示すように、引き出し配線６０３のロジック回路領域６０１側の端部には、ロジック回路領域６０１に内在する３本の信号配線６０６が並列で接続されている。
【００５１】
本実施例の効果について述べる。
【００５２】
本実施例のように、マクロ回路内部領域に、太い引き出し配線と繋がる微細配線を２本以上並列に配置することを具体的なロジック製品へ適用した場合も、第１の実施例と同様の効果を奏する。図７に第１の実施例と従来例との不良発生頻度の比較を示す。
【００５３】
従来の接続方法では、０．２μｍ配線の引き出しでは問題がなかったものの、０．１μｍの引き出し配線では良品発生確率が低かった。これに対し、実施例１では０．１μｍの引き出し配線を使うことによって不良発生率が改善されていることが理解できる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施例としてＴＥＧとこのＴＥＧ領域内から外側へ引き出された配線とを示す拡大平面図である。
【図２】本発明の第２の実施例としてＴＥＧとこのＴＥＧ領域内から外側へ引き出された配線とを示す拡大平面図である。
【図３】第２の実施例におけるシミュレーションレイアウト図である。
【図４Ａ】光強度の平面トポグラフである。
【図４Ｂ】図４Ａの白線領域の光強度の位置依存性を示すグラフである。
【図５】本発明の第３の実施例としてＴＥＧとこのＴＥＧ領域内から外側へ引き出された配線とを示す拡大平面図である。
【図６】本発明の第４の実施例を示す図である。
【図７】第１の実施例と従来例との不良発生頻度を比較したグラフである。
【図８】一般的なプロセス評価用テストチップレイアウトの全体図である。
【図９】一般的な配線系プロセス評価用パターンを示す平面拡大図である。
【図１０】ＴＥＧ領域と電極パッドとの接続領域の拡大図である。
【図１１】図１０のビアチェーンパターンと引き出し配線との接続部分を示す拡大図である。
【図１２】指定したパッド配線との接続配線の拡大平面図である。
【図１３】図１２に示した従来の配線構造の断面図である。
【図１４】一般的な２層配線の製造プロセスを説明するための断面図である。
【図１５】一般的な製品の概要を示す平面図である。
【図１６】２つのマクロブロック間の接続構造を示す平面図である。
【符号の説明】
【００５５】
１０１、２０１、３０１  ビアチェーン評価ＴＥＧ領域
１０２、２０２、３０２  引き出し配線
１０３、２０３、３０３  Ｍ２配線
１０４、２０４、３０４  Ｍ１配線
１０５、２０５、３０５  ビア
１０６、２０６、３０６  最小配線幅
１０７、２０７、３０７  孤立配線幅
１０８、２０８  最小ピッチ
２０９    斜め太らせ配線
２１０    配線幅増加配線部分
２１１    オーバーラップ配線
３０８    太配線最近接配線距離
６０１    ロジック回路領域
６０２    マクロブロック外部領域
６０３    マクロ引出し配線
６０４    マクロ内部電源配線
６０５    マクロ内部ＧＮＤ配線
６０６    マクロ内部信号配線
８０１    テストチップサイズの横幅
８０２    テストチップサイズの縦幅
８０３    サブチップ
９０１    TEG領域
９０２    電極パッド
９０３    引き出し配線
１００１    ビアチェーンパターン
１００２    引き出し配線
１１０１    ビアチェーン部分
１１０２    ビアチェーン部分接続配線
１２０１    ビアチェーン評価ＴＥＧ領域
１２０２    引き出し配線
１２０３    Ｍ１配線
１２０４    Ｍ２配線
１２０５    ビア
１２０６    最小配線幅
１２０７    孤立配線領域の配線幅
１２０８    太い配線とマクロとの接続距離
１３０３    シリコン基板
１３０４    絶縁膜
１３０８    エクステンション
１４０１    シリコン基板
１４０２    第１層間絶縁膜
１４０３    リソグラフィー用レジスト
１４０４    配線用溝
１４０５    導体膜
１４０６    第１配線
１５０１    IOブロック
１５０２    RAMブロック
１５０３    高性能ロジックブロック
１５０４    PLLブロック
１６０１    第１ロジック領域
１６０２    第２ロジック領域
１６０３    マクロ回路間領域
１６０４    電源メッシュ
１６０５    GNDメッシュ
１６０６    信号配線
１６０７    信号配線接続領域
【図１】
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【図２】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図３】
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【図４Ａ】
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