(57)【要約】【課題】マルチチップ型ラインセンサの転送速度を高速化する。【解決手段】ラインセンサチップを複数個並べたマルチチップ型ラインセンサ２００と、奇数番のラインセンサチップからの信号を第１のデジタル信号に変換し、偶数番のラインセンサチップからの信号を第２のデジタル信号に変換するデータ転送制御装置２００と、第１のデジタル信号を順番に記憶する第１の記憶部２１０と、第２のデジタル信号を順番に記憶する第２の記憶部２２０と、からなり、第１の記憶部に記憶された第１のデジタル信号がラインセンサチップが有する半導体素子の数の半分に達した時点から、第１の記憶部から記憶された順番に第１のデジタル信号を出力し、第１の記憶部に記憶された第１のデジタル信号がすべて出力された後、第２の記憶部から記憶された順番に第２のデジタル信号を出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
光情報を電気信号に変換する半導体素子を横一列に並べたラインセンサチップを複数個並べたマルチチップ型ラインセンサと、
前記マルチチップ型ラインセンサの奇数番の前記ラインセンサチップから出力される第１の信号を入力し第１のサンプリング信号を出力する第１のサンプリング回路と、
前記マルチチップ型ラインセンサの偶数番の前記ラインセンサチップから出力される第２の信号を入力し第２のサンプリング信号を出力する第２のサンプリング回路と、
前記第１のサンプリング信号と前記第２のサンプリング信号を切り替えて出力するマルチプレクサと、
前記マルチプレクサにより切り替えられて出力された前記第１のサンプリング信号を第１のデジタル信号に変換し、前記第２のサンプリング信号を第２のデジタル信号に変換し、出力するアナログ／デジタル変換回路と、
を備えたデータ転送制御装置と、
前記第１のデジタル信号を順番に記憶する第１の記憶部と、前記第２のデジタル信号を順番に記憶する第２の記憶部と、
を含み、
前記第１のデジタル信号が前記第１の記憶部に記憶され、前記第２のデジタル信号が前記第２の記憶部に記憶されると、前記第１の記憶部から記憶された順番に前記第１のデジタル信号を外部機器に出力し、前記第１の記憶部に記憶された前記第１のデジタル信号がすべて出力された後、前記第２の記憶部から記憶された順番に前記第２のデジタル信号を前記外部機器に出力する、
ことを特徴とする画像読取装置。
【請求項２】
請求項１に記載の画像読取装置において、前記第１の記憶部と前記第２の記憶部は、各々、前記ラインセンサチップが有する前記半導体素子の数以上のアドレス数を有する、ことを特徴とする画像読取装置。
【請求項３】
請求項１または２に記載の画像読取装置において、前記マルチチップ型ラインセンサは、奇数個の前記ラインセンサチップからなる、ことを特徴とする画像読取装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、奇数個のラインセンサチップからなるマルチチップ型ラインセンサを有する画像読取装置に関する。
【背景技術】
【０００２】
フラットベット型のイメージスキャナ等の機器では、スキャンする紙の幅に合うように、ＣＩＳ（Contact Image Sensor、密着センサー方式）やＣＣＤ（Charge Coupled Devices、光学縮小方式）素子で構成されるラインセンサチップを横一列に複数個並べたマルチチップ型ラインセンサを用いている。
【０００３】
従来、マルチチップ型ラインセンサから出力されるアナログ信号を線順次に処理していると、マルチチップ型ラインセンサに並ぶラインセンサチップの数に応じて処理時間がかかってしまい、スキャンスピードを高速化することができないという問題があった。
【０００４】
この問題を解決するために、例えば特許文献１には、原稿に記載された情報を読み取る複数の読取部と、当該読取部にて読み取られた情報を当該読取部より順次送出させる駆動部とを備えたセンサ部を一次元的に複数個配列したマルチチップ型の等倍センサにおいて、一次元的に複数個配列される上記センサ部を同数で複数の上記センサ部毎に複数のブロックに区分し各上記ブロック区分内では上記センサ部を直列接続し全ての上記ブロックに属する全てのセンサ部に同一の駆動信号を供給することで各上記ブロック毎に各上記ブロック内の一つの上記センサ部より各上記ブロックから同時に上記情報が送出され、それぞれの上記ブロックから同時に送出された各上記情報はシステムクロック信号にてサンプリングされ上記各ブロックの出力信号に分別する方法が記載されている。
【０００５】
【特許文献１】特許第３０１１９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１では、ラインセンサの動作周波数が技術的に上限に達しており、高速化が望めない。また、画像保持用ＲＡＭが大容量必要となる。
【０００７】
本発明は、このような事情に鑑みてなされたものであり、高速に転送が可能で、画像保持用ＲＡＭ容量を低減させることが可能な奇数個のラインセンサチップからなるマルチチップ型ラインセンサを有する画像読取装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の画像読取装置では、光情報を電気信号に変換する半導体素子を横一列に並べたラインセンサチップを複数個並べたマルチチップ型ラインセンサと、前記マルチチップ型ラインセンサの奇数番の前記ラインセンサチップから出力される第１の信号を入力し第１のサンプリング信号を出力する第１のサンプリング回路と、前記マルチチップ型ラインセンサの偶数番の前記ラインセンサチップから出力される第２の信号を入力し第２のサンプリング信号を出力する第２のサンプリング回路と、前記第１のサンプリング信号と前記第２のサンプリング信号を切り替えて出力するマルチプレクサと、前記マルチプレクサにより切り替えられて出力された前記第１のサンプリング信号を第１のデジタル信号に変換し、前記第２のサンプリング信号を第２のデジタル信号に変換し、出力するアナログ／デジタル変換回路と、を備えたデータ転送制御装置と、前記第１のデジタル信号を順番に記憶する第１の記憶部と、前記第２のデジタル信号を順番に記憶する第２の記憶部と、を含み、前記第１のデジタル信号が前記第１の記憶部に記憶され、前記第２のデジタル信号が前記第２の記憶部に記憶されると、前記第１の記憶部から記憶された順番に前記第１のデジタル信号を外部機器に出力し、前記第１の記憶部に記憶された前記第１のデジタル信号がすべて出力された後、前記第２の記憶部から記憶された順番に前記第２のデジタル信号を前記外部機器に出力する、ことを要旨とする。
【０００９】
この構成によれば、奇数番のラインセンサチップからの信号を第１の記憶部に、偶数番のラインセンサチップからの信号を第２の記憶部に保持することにより、奇数番目のラインセンサチップと続く偶数番目のラインセンサチップの信号を同時に処理することができるので、従来に比べて転送速度を２倍にすることができ、転送速度の高速化が可能になる。
【００１０】
また、本発明の画像読取装置では、前記第１の記憶部と前記第２の記憶部は、各々、前記ラインセンサチップが有する前記半導体素子の数以上のアドレス数を有する。
【００１１】
この構成によれば、画像保持用ＲＡＭの容量もラインセンサチップの半導体素子の数と同数の奇数用ＳＲＡＭと偶数用ＳＲＡＭを用意すればよく、画像保持用ＲＡＭの容量を低減できる。
【００１２】
また、本発明の画像読取装置では、前記マルチチップ型ラインセンサは、奇数個の前記ラインセンサチップからなる。
【００１３】
この構成によれば、奇数個のラインセンサチップの最後の奇数番目のラインセンサチップの信号を転送する際、第２の記憶部を介する必要がないので、その分、処理速度を高速化することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を具体化した実施形態について図面に従って説明する。
（第１実施形態）
【００１５】
＜データ転送制御装置の構成＞
まず、第１実施形態に係る画像読取装置の構成について、図１及び図２を参照して説明する。図１は、本発明の第１実施形態に係る画像読取装置を構成するデータ転送制御装置の構成を示すブロック図である。
【００１６】
図１に示すように、データ転送制御装置（Analog Front End、ＡＦＥ）１００は、第１の信号が入力されるＲＩＮ端子と、第２の信号が入力されるＧＩＮ端子と、を有する。
【００１７】
また、第１のサンプリング回路であるサンプリング回路１３１と、第２のサンプリング回路であるサンプリング回路１３２と、マルチプレクサ１４０と、アナログ／デジタル変換回路１７０と、を有する。
【００１８】
サンプリング回路１３１、１３２は、例えば、それぞれ相関二重サンプリング回路（Correlated Double Sampling、ＣＤＳ）と、プログラマブル・ゲイン・アンプ（Programmable Gain Amplifier、ＰＧＡ）からなる。
【００１９】
さらに、ＣＬＫ端子から基準クロック信号を入力し、逓倍したクロック信号を生成するＰＬＬ（Phase Locked Loop）回路１５０と、逓倍したクロック信号を入力し、内部制御信号を生成するタイミング発生回路１６０と、を有する。
【００２０】
ＲＩＮ端子は、サンプリング回路１３１の入力端子ＩＮ１に接続されている。ＧＩＮ端子は、サンプリング回路１３２の入力端子ＩＮ２に接続されている。
【００２１】
サンプリング回路１３１は、タイミング発生回路１６０から供給されるＣＫ１信号、ＣＫ２信号に基づき、入力端子ＩＮ１に供給される信号をサンプリングし、サンプリング信号Ｓ１をマルチプレクサ１４０に出力する。サンプリング回路１３２は、タイミング発生回路１６０から供給されるＣＫ１信号、ＣＫ２信号に基づき、入力端子ＩＮ２に供給される信号をサンプリングし、サンプリング信号Ｓ２をマルチプレクサ１４０に出力する。
【００２２】
マルチプレクサ１４０は、タイミング発生回路１６０から供給されるＲＳＥＬ信号、ＧＳＥＬ信号に基づき、ＲＳＥＬ信号がＨレベルの期間にサンプリング信号Ｓ１をＡＤＣ＿ＩＮ信号として出力し、ＧＳＥＬ信号がＨレベルの期間にサンプリング信号Ｓ２をＡＤＣ＿ＩＮ信号として出力する。
【００２３】
アナログ／デジタル変換回路１７０は、タイミング発生回路１６０から供給されるＡＤＣＫ信号に基づき、ＡＤＣ＿ＩＮ信号をデジタル信号に変換し、ＡＤＣ＿ＯＵＴ端子に出力する。
【００２４】
＜画像読取装置の構成＞
次に、画像読取装置の構成について図２を参照して説明する。図２は、画像読取装置の構成を示すブロック図である。
【００２５】
例えば、１２００ｄｐｉ（dot per inch）の解像度を持つＡ４サイズ対応のフラットベットスキャナにおいては、Ａ４サイズの紙の幅が８．５ｉｎｃｈ（＝２１０ｍｍ）なので、１２００×８．５＝１０２００ｄｏｔの画素数を持つラインセンサが必要となる。マルチチップ型ラインセンサならば、１つのラインセンサチップが６８８画素の半導体素子を持つのであれば、１０２００／６８８≒１４．８３≒１５個のラインセンサチップを横一列に並べることにより、１０２００ｄｏｔの画素数を得ることができる。またＡ３サイズ対応の場合は、同様に２１個のラインセンサチップが必要になる。このようにマルチチップ型ラインセンサは、Ａ４、Ａ３対応の場合、６８８画素の半導体素子を持つラインセンサチップを奇数個必要とする。
【００２６】
本実施形態においては、説明の簡略化のために、８画素の半導体素子を持つラインセンサチップを５つ並べたマルチチップ型ラインセンサの場合について説明する。
【００２７】
図２において、画像読取装置１は、データ転送制御装置１００と、マルチチップ型ラインセンサ２００と、第１の記憶部である奇数用ＳＲＡＭ（Static Random Access Memory）２１０と、第２の記憶部である偶数用ＳＲＡＭ２２０と、セレクタ２３０と、から構成されている。
【００２８】
マルチチップ型ラインセンサ２００は、左から奇数番目に位置するラインセンサチップＯＤＤ１、ＯＤＤ３、ＯＤＤ５と、偶数番目に位置するラインセンサチップＥＶＥＮ２、ＥＶＥＮ４と、から構成されている。ラインセンサチップＯＤＤ１は、８画素の半導体素子ｏ１０〜ｏ１７から構成されている。ラインセンサチップＥＶＥＮ２は、８画素の半導体素子ｅ２０〜ｅ２７から構成されている。ラインセンサチップＯＤＤ３は、８画素の半導体素子ｏ３０〜ｏ３７から構成されている。ラインセンサチップＥＶＥＮ４は、８画素の半導体素子ｅ４０〜ｅ４７から構成されている。ラインセンサチップＯＤＤ５は、８画素の半導体素子ｏ５０〜ｏ５７から構成されている。
【００２９】
奇数番目のラインセンサチップＯＤＤ１、ＯＤＤ３、ＯＤＤ５から順次出力される第１の信号は、データ転送制御装置１００のＲＩＮ端子に入力され、偶数番目のラインセンサチップＥＶＥＮ２、ＥＶＥＮ４から順次出力される第２の信号は、データ転送制御装置１００のＧＩＮ端子に入力される。
【００３０】
データ転送制御装置１００のＡＤＣ＿ＯＵＴ端子の出力信号は、セレクタ２３０に入力される。セレクタ２３０は、奇数番目のラインセンサチップＯＤＤ１、ＯＤＤ３、ＯＤＤ５から順次出力されデジタル信号に変換された第１のデジタル信号である奇数デジタル信号ＯＤＤ＿ＯＵＴを奇数用ＳＲＡＭ２１０に、偶数番目のラインセンサチップＥＶＥＮ２、ＥＶＥＮ４から順次出力されデジタル信号に変換された第２のデジタル信号である偶数デジタル信号ＥＶＥＮ＿ＯＵＴを偶数用ＳＲＡＭ２２０に、それぞれ振り分けて出力する。
【００３１】
本実施形態では、奇数用ＳＲＡＭ２１０と偶数用ＳＲＡＭ２２０は各々、ラインセンサチップが有する８画素分のデータを収納可能な８つのアドレスを有する。セレクタ２３０は、最初に、奇数デジタル信号ＯＤＤ＿ＯＵＴを奇数用ＳＲＡＭ２１０のアドレス０００１に書き込み、次に、偶数デジタル信号ＥＶＥＮ＿ＯＵＴを偶数用ＳＲＡＭ２２０のアドレス０００１に書き込む。次に、奇数デジタル信号ＯＤＤ＿ＯＵＴを奇数用ＳＲＡＭ２１０のアドレス０００２に書き込み、次に、偶数デジタル信号ＥＶＥＮ＿ＯＵＴを偶数用ＳＲＡＭ２２０のアドレス０００２に書き込む。以下同様に、アドレス０００８まで書き込まれたら、アドレス０００１に戻る。
【００３２】
＜画像読取装置の動作＞
次に、画像読取装置の動作について図３を参照して説明する。図３は、画像読取装置の動作を説明するタイミングチャート図である。
【００３３】
マルチチップ型ラインセンサ２００の１ラインの走査において、ＲＩＮ端子には、半導体素子ｏ１０〜ｏ１７、ｏ３０〜ｏ３７、ｏ５０〜ｏ５７から順次信号が出力され、それと同時に、ＧＩＮ端子には、半導体素子ｅ２０〜ｅ２７、ｅ４０〜ｅ４７から順次信号が出力される。
【００３４】
サンプリング回路１３１は、タイミング発生回路１６０から供給されるＣＫ１信号、ＣＫ２信号に基づき、入力端子ＩＮ１に供給される信号をサンプリングし、サンプリング信号Ｓ１をマルチプレクサ１４０に出力する。サンプリング回路１３２は、タイミング発生回路１６０から供給されるＣＫ１信号、ＣＫ２信号に基づき、入力端子ＩＮ２に供給される信号をサンプリングし、サンプリング信号Ｓ２をマルチプレクサ１４０に出力する。
【００３５】
マルチプレクサ１４０は、タイミング発生回路１６０から供給されるＲＳＥＬ信号、ＧＳＥＬ信号に基づき、ＲＳＥＬ信号がＨレベルの期間にサンプリング信号Ｓ１をＡＤＣ＿ＩＮ信号として出力し、ＧＳＥＬ信号がＨレベルの期間にサンプリング信号Ｓ２をＡＤＣ＿ＩＮ信号として出力する。
【００３６】
アナログ／デジタル変換回路１７０は、タイミング発生回路１６０から供給されるＡＤＣＫ信号に基づき、ＡＤＣ＿ＩＮ信号をデジタル信号に変換し、ＡＤＣ＿ＯＵＴ端子に出力する。
【００３７】
セレクタ２３０は、ＡＤＣ＿ＯＵＴ端子に出力されたデジタル信号を、奇数用ＳＲＡＭ２１０に対して奇数デジタル信号ＯＤＤ＿ＯＵＴとして出力し、偶数用ＳＲＡＭ２２０に対して偶数デジタル信号ＥＶＥＮ＿ＯＵＴとして出力する。
【００３８】
図３では、時点ｔ１において、半導体素子ｏ１０からの奇数デジタル信号ＯＤＤ＿ＯＵＴが奇数用ＳＲＡＭ２１０に出力され、時点ｔ２において、半導体素子ｅ２０からの偶数デジタル信号ＥＶＥＮ＿ＯＵＴが偶数用ＳＲＡＭ２２０に出力される。次に、時点ｔ３において、半導体素子ｏ１１からの奇数デジタル信号ＯＤＤ＿ＯＵＴが奇数用ＳＲＡＭ２１０に出力され、時点ｔ４において、半導体素子ｅ２１からの偶数デジタル信号ＥＶＥＮ＿ＯＵＴが偶数用ＳＲＡＭ２２０に出力される。以下同様の動作が行われる。
【００３９】
＜データの出力動作＞
次に、画像読取装置のデータの出力動作について図４を参照して説明する。図４は、画像読取装置のデータの出力動作を説明するタイミング図である。なお、図４は、１ラインのマルチチップ型ラインセンサ２００の出力動作を説明するタイミング図である。次のライン以降も同様である。
【００４０】
図３で説明したように、時点ｔ１で、奇数用ＳＲＡＭ２１０のアドレス０００１に半導体素子ｏ１０のデジタルデータが記憶され、時点ｔ２で、偶数用ＳＲＡＭ２２０のアドレス０００１に半導体素子ｅ２０のデジタルデータが記憶される。時点ｔ３で、奇数用ＳＲＡＭ２１０のアドレス０００２に半導体素子ｏ１１のデジタルデータが記憶され、時点ｔ４で、偶数用ＳＲＡＭ２２０のアドレス０００２に半導体素子ｅ２１のデジタルデータが記憶される。時点ｔ５〜ｔ１６も同様である。
【００４１】
時点ｔ７で、奇数用ＳＲＡＭ２１０のアドレス０００４に半導体素子ｏ１３のデジタルデータが記憶されると、ラインセンサチップが有する半導体素子の数の半分（８／２＝４）に達したので、時点ｔ８から奇数用ＳＲＡＭ２１０に記憶されたデジタルデータがアドレス０００１から順番に外部機器に出力される。時点ｔ８〜ｔ１５で、奇数用ＳＲＡＭ２１０に記憶されたアドレス０００１〜０００８までのすべてのデジタルデータが出力され、続く時点ｔ１６〜ｔ２３においては、偶数用ＳＲＡＭ２２０に記憶されたアドレス０００１〜０００８までのすべてのデジタルデータが出力される。
【００４２】
一方、時点ｔ１６において、偶数用ＳＲＡＭ２２０の最後のアドレス０００８までデジタルデータが書き込まれたので、時点ｔ１７からは、奇数用ＳＲＡＭ２１０のアドレス０００１に戻り、半導体素子ｏ３０のデジタルデータが記憶され、時点ｔ１８で、偶数用ＳＲＡＭ２２０のアドレス０００１に戻り、半導体素子ｅ４０のデジタルデータが記憶される。時点ｔ１９〜ｔ３２は、時点ｔ３〜ｔ１６と同様である。
【００４３】
時点ｔ２３で、奇数用ＳＲＡＭ２１０のアドレス０００４に半導体素子ｏ３３のデジタルデータが記憶されると、再びラインセンサチップが有する半導体素子の数の半分（８／２＝４）に達したので、時点ｔ２４から奇数用ＳＲＡＭ２１０に記憶されたデジタルデータがアドレス０００１から順番に外部機器に出力される。時点ｔ２４〜ｔ３１で、奇数用ＳＲＡＭ２１０に記憶されたアドレス０００１〜０００８までのすべてのデジタルデータが出力され、続く時点ｔ３２〜ｔ３９においては、偶数用ＳＲＡＭ２２０に記憶されたアドレス０００１〜０００８までのすべてのデジタルデータが出力される。
【００４４】
一方、時点ｔ３２において、偶数用ＳＲＡＭ２２０の最後のアドレス０００８までデジタルデータが書き込まれたので、時点ｔ３３からは、奇数用ＳＲＡＭ２１０のアドレス０００１に戻り、半導体素子ｏ５０のデジタルデータが記憶される。しかし、偶数番目のラインセンサチップはないので、時点ｔ３４で、偶数用ＳＲＡＭ２２０のアドレス０００１に戻るが、ブランクデータが書き込まれる。時点ｔ３５〜ｔ４８についても同様である。
【００４５】
時点ｔ３９で、奇数用ＳＲＡＭ２１０のアドレス０００４に半導体素子ｏ５３のデジタルデータが記憶されると、再びラインセンサチップが有する半導体素子の数の半分（８／２＝４）に達したので、時点ｔ４０から奇数用ＳＲＡＭ２１０に記憶されたデジタルデータがアドレス０００１から順番に外部機器に出力される。時点ｔ４０〜ｔ４７で、奇数用ＳＲＡＭ２１０に記憶されたアドレス０００１〜０００８までのすべてのデジタルデータが出力され終わる。
【００４６】
以上に述べた前記実施形態によれば、以下の効果が得られる。
【００４７】
本実施形態では、奇数個のラインセンサチップを横一列に並べたマルチチップ型ラインセンサを有する画像読取装置において、ラインセンサチップの半導体素子の数と同数の奇数用ＳＲＡＭと偶数用ＳＲＡＭを備えることにより、奇数番目のラインセンサチップと続く偶数番目のラインセンサチップの信号を同時に処理することができるので、従来に比べて転送速度を２倍にすることができ、転送速度の高速化が可能になる。また、画像保持用ＲＡＭの容量もラインセンサチップの半導体素子の数と同数の奇数用ＳＲＡＭと偶数用ＳＲＡＭを用意すればよく、画像保持用ＲＡＭの容量を低減できる。
【００４８】
以上、本発明の実施形態を説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
【００４９】
（変形例１）本発明に係る画像読取装置の第１変形例について説明する。前記第１実施形態の図４の説明では、奇数個のラインセンサチップの最後の奇数番目のラインセンサチップのデジタルデータを奇数用ＳＲＡＭ２１０に書き込ませる際、存在しない偶数番目のラインセンサチップのデジタルデータを偶数用ＳＲＡＭ２２０にブランクデータとして書き込ませるように説明したが、偶数用ＳＲＡＭ２２０にブランクデータを書き込む処理を省いても良い。これにより、偶数用ＳＲＡＭ２２０にブランクデータを書き込む時間を短縮することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１実施形態に係る画像読取装置を構成するデータ転送制御装置の構成を示すブロック図。
【図２】画像読取装置の構成を示すブロック図。
【図３】画像読取装置の動作を説明するタイミングチャート図。
【図４】画像読取装置のデータの出力動作を説明するタイミング図。
【符号の説明】
【００５１】
１…画像読取装置、１００…データ転送制御装置、１３１〜１３２…サンプリング回路、１４０…マルチプレクサ、１５０…ＰＬＬ回路、１６０…タイミング発生回路、１７０…アナログ／デジタル変換回路、２００…マルチチップ型ラインセンサ、２１０…奇数用ＳＲＡＭ、２２０…偶数用ＳＲＡＭ、２３０…セレクタ。
【図１】
2007179149.tif 000003
【図２】
2007179149.tif 000004
【図３】
2007179149.tif 000005
【図４】
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