(57)【要約】      （修正有）【課題】多段の増幅回路において、高利得になるにつれミラー効果が無視できなくなり所望の帯域が得られなくなる。ミラー効果を補償する増幅器を提案する。【解決手段】増幅器回路は、第１の増幅器の出力に接続する入力を有する第１の演算トランスコンダクタンス増幅器（ＯＴＡ）を備える。第３の増幅器は、第１の増幅器の入力に接続する入力、及び出力を有する。第４のＯＴＡは、第３の増幅器の出力に接続する入力、及び出力を有する。フィードバック抵抗は、第４のＯＴＡの入力及び出力に接続する。キャパシタは、第４のＯＴＡの出力及び第２のＯＴＡの入力に接続する。【選択図】図６
2007129719.tif 000002
【特許請求の範囲】
【請求項１】
入力及び出力を有する第１の増幅器と、
前記第１の増幅器の前記出力に接続する入力を有する第２の演算トランスコンダクタンス増幅器（ＯＴＡ）と、
前記第１の増幅器の前記入力に接続する入力、及び出力を有する第３の増幅器と、
前記第３の増幅器の前記出力に接続する入力、及び出力を有する第４のＯＴＡと、
前記第４のＯＴＡの前記入力及び前記出力に接続するフィードバック抵抗と、
前記第４のＯＴＡの前記出力及び前記第２のＯＴＡの前記入力に接続するキャパシタと、
を備える増幅器回路。
【請求項２】
直列接続されたＮ台のＯＴＡを更に備え、Ｎが零より大きい整数であり、前記Ｎ台のＯＴＡのうちの最初のＯＴＡの入力が前記第１の増幅器の前記出力に接続し、前記Ｎ台のＯＴＡのうちの最後のＯＴＡの出力が前記第２のＯＴＡの前記入力に接続する、請求項１に記載の増幅器回路。
【請求項３】
前記第３の増幅器の前記入力が、前記第１の増幅器に容量的に接続され、
前記第３の増幅器の前記入力及び前記出力に選択的に接続するスイッチドキャパシタ回路を更に備える、請求項１に記載の増幅器回路。
【請求項４】
前記スイッチドキャパシタ回路が、
前記第３の増幅器の前記入力に接続する第１の端子を有する第１のスイッチと、
前記第３の増幅器の前記出力に接続する第１の端子を有する第２のスイッチと、
前記第１のスイッチの第２の端子及び前記第２のスイッチの第２の端子に接続する一端を有するキャパシタと
を備える、請求項３に記載の増幅器回路。
【請求項５】
請求項３に記載の増幅器回路を備え、前記増幅器回路の前記入力へ入力されるスイッチドキャパシティブ入力信号を生成する回路を更に備える、デジタル・アナログ変換器。
【請求項６】
請求項３に記載の増幅器回路を備え、前記増幅器回路の前記入力へ入力されるスイッチドキャパシティブ入力信号を生成する回路を更に備える、アナログ・デジタル変換器。
【請求項７】
請求項３に記載の増幅器回路を備え、前記増幅器回路の前記入力へ入力されるスイッチドキャパシティブ入力信号を生成する回路を更に備える、フィルタ。
【請求項８】
入力及び出力を有する第１の演算トランスコンダクタンス（ＯＴＡ）と、
前記第１のＯＴＡの出力に接続する入力を有する第２のＯＴＡと、
前記第１のＯＴＡの入力に接続する入力を有する第３のＯＴＡと、
前記第３のＯＴＡの出力に接続する入力及び前記第２のＯＴＡの前記入力に接続する出力を有する第４のＯＴＡと、
キャパシタを前記第３のＯＴＡの前記入力と第３のＯＴＡの前記出力の少なくとも一方に選択的に接続するスイッチドキャパシタ回路と、
を備える増幅器回路。
【請求項９】
前記第４のＯＴＡの前記入力に接続する入力及び前記第４のＯＴＡの前記出力に接続する出力を有する抵抗を更に備える、請求項８に記載の増幅器回路。
【請求項１０】
前記スイッチドキャパシタ回路が、
前記第３のＯＴＡの前記入力に接続する第１の端子を有する第１のスイッチと、
前記第３のＯＴＡの前記出力に接続する第１の端子を有する第２のスイッチと、
前記第１のスイッチの第２の端子及び第２のスイッチの第２の端子に接続する一端を有するキャパシタと、
を備える、請求項８に記載の増幅器回路。
【請求項１１】
前記第１のＯＴＡの前記入力に接続する一端、及び前記第２のＯＴＡの前記出力に接続する反対端を有するキャパシタを更に備える、請求項８に記載の増幅器回路。
【請求項１２】
前記第１のＯＴＡの前記出力と前記第２のＯＴＡの前記入力との間に直列接続されたＮ台の追加のＯＴＡを更に備える、請求項８に記載の増幅器回路。
【請求項１３】
請求項８に記載の増幅器回路を備え、前記第１のＯＴＡの前記入力へ入力されるスイッチドキャパシティブ入力信号を生成する回路を更に備える、デジタル・アナログ変換器。
【請求項１４】
請求項８に記載の増幅器回路を備え、前記第１のＯＴＡの前記入力へ入力されるスイッチドキャパシティブ入力信号を生成する回路を更に備える、アナログ・デジタル変換器。
【請求項１５】
請求項８に記載の増幅器回路を備え、前記第１のＯＴＡの前記入力へ入力されるスイッチドキャパシティブ入力信号を生成する回路を更に備える、フィルタ。
【請求項１６】
前記スイッチドキャパシティブ入力信号が第１及び第２のフェーズを含み、前記スイッチドキャパシタ回路内のスイッチが前記スイッチドキャパシティブ入力信号の前記第１及び第２のフェーズに基づいて切り替えられる、請求項１３に記載のデジタル・アナログ変換器。
【請求項１７】
前記スイッチドキャパシティブ入力信号が第１及び第２のフェーズを含み、前記スイッチドキャパシタ回路内のスイッチが前記スイッチドキャパシティブ入力信号の前記第１及び第２のフェーズに基づいて切り替えられる、請求項１４に記載のアナログ・デジタル変換器。
【請求項１８】
前記スイッチドキャパシティブ入力信号が第１及び第２のフェーズを含み、前記スイッチドキャパシタ回路内のスイッチが前記スイッチドキャパシティブ入力信号の前記第１及び第２のフェーズに基づいて切り替えられる、請求項１５に記載のフィルタ。
【請求項１９】
差動モードで構成された、請求項８に記載の増幅器回路。
【請求項２０】
前記第１のＯＴＡの前記入力に接続する一端、及び前記第３のＯＴＡの前記入力に接続する反対端を有するキャパシタを更に備える、請求項８に記載の増幅器回路。
【請求項２１】
入力及び出力を備え、第１の利得、第１の帯域幅、及び第１の出力インピーダンスを有する第１の増幅器モジュールと、
前記第１の増幅器モジュールの前記入力に接続する入力、及び出力を備え、前記第１の利得より小さい第２の利得、前記第１の帯域幅より大きい第２の帯域幅、及び前記第１の出力インピーダンスより小さい出力インピーダンスを有する第２の増幅器モジュールと、
前記第２の増幅器モジュールの前記出力及び前記第１の増幅器モジュールの前記出力に接続するキャパシタと
を備える増幅器回路。
【請求項２２】
前記第１の利得が１００以上であり、前記第２の利得が１００未満である、請求項２１に記載の増幅器回路。
【請求項２３】
前記第２の増幅器モジュールが、演算トランスコンダクタンス増幅器を含む、請求項２１に記載の増幅器回路。
【請求項２４】
前記第２の増幅器モジュールが、
前記第１の増幅器モジュールの前記入力に接続する入力、及び出力を有する第３の増幅器と、
前記第３の増幅器の前記出力に接続する入力、及び出力を有する第４の演算トランスコンダクタンス増幅器（ＯＴＡ）と、
前記第４のＯＴＡの前記入力及び前記出力に接続する第１の抵抗と
を備える、請求項２１に記載の増幅器回路。
【請求項２５】
前記第１の増幅器の前記出力に接続する第３の演算トランスコンダクタンス増幅器（ＯＴＡ）を更に備える、請求項２１に記載の増幅器回路。
【請求項２６】
直列接続されたＮ台の演算トランスコンダクタンス増幅器（ＯＴＡ）を更に備え、Ｎが零より大きい整数であり、前記Ｎ台のＯＴＡのうちの最初のＯＴＡの入力が前記第１の増幅器モジュールの前記出力に接続し、前記Ｎ台のＯＴＡのうちの最後のＯＴＡの出力が前記第３のＯＴＡの前記入力に接続する、請求項２５に記載の増幅器回路。
【請求項２７】
前記第１の増幅器モジュールが、第１の増幅器を含む、請求項２１に記載の増幅器回路。
【請求項２８】
前記第１の増幅器モジュールの前記出力及び前記キャパシタに接続する入力を有する第１の増幅器を更に備える、請求項２１に記載の増幅器回路。
【請求項２９】
前記第１の増幅器モジュールが、
入力及び出力を有する第１の増幅器と、
前記第１の増幅器の前記出力に接続する入力、及び出力を有する第２の増幅器と、
前記第２の増幅器の前記入力及び前記出力に接続するキャパシタと、
前記第２の増幅器の前記出力に接続する入力を有する第３の増幅器と
を備える、請求項２１に記載の増幅器回路。
【請求項３０】
前記第２及び第３の増幅器がトランスコンダクタンス増幅器を備える、請求項２１に記載の増幅器回路。
【発明の詳細な説明】
【発明の分野】
【０００１】
[0001]本発明は、増幅器に関するものであり、特に、補償付き増幅器に関するものである。
【発明の背景】
【０００２】
[0002]増幅器は、１段以上のステージを含むことがある。各ステージは利得を提供する増幅器を含むことがある。周波数が増加するにつれて、増幅器によって提供される利得は低下し、このことが増幅器の帯域幅を制限する。電子計算デバイスの動作周波数が増加するにつれて、高帯域幅、高利得、そして低雑音を有する増幅器が徐々に重要になってきている。
【０００３】
[0003]ミラー補償は、利得ステージの実効入力キャパシタンスを増加させることによって、利得ステージの主要極をより低い周波数へ移動させる従来型の周波数補償技術である。ミラー補償回路は、ミラー効果を利用するミラーキャパシタンスを含む。ミラーキャパシタンスがフィードバック構成に接続される場合に、キャパシタンスは増幅器の入力にでは非常に大きく見える。主要極は、この方法を用いてより低い周波数へ移されるが、システムの利得及び帯域幅は依然として多少制限されている。
【０００４】
[0004]ここで、図１及び２を参照する。これらの図は、ミラー補償付きの増幅器回路１０を示しており、当該回路１０は、第１の増幅器１４及び第２の増幅器１６を含んでいる。第１の増幅器１４の出力は、第２の増幅器１６の入力に接続している。ミラーキャパシタンス１８の第１の端部は、第２の増幅器１６の入力に接続しており、ミラーキャパシタンス１８の第２の端部は、第２の増幅器１６の出力に接続している。
【０００５】
[0005]増幅器回路１０の入力電圧は、第１の増幅器１４の入力に印加される。増幅器回路１０の出力電圧は、第２の増幅器１６の出力から参照される。ミラー補償の結果、第２の増幅器１６のトランスコンダクタンスｇｍが増大され、このことが増幅器回路１０の帯域幅を増大する。図２において見ることができるように、ミラー補償付きの増幅器の利得は２０ｄＢ／ｄｅｃａｄｅの傾きを有する。
【０００６】
[0006]増幅器はスイッチドキャパシタ入力信号と共に使用されることもある。スイッチドキャパシタ入力信号は、アナログ・デジタル変換器（ＡＤＣ）、デジタル・アナログ変換器（ＤＡＣ）、フィルタ、及び／又は、その他の回路で生成される。図１に示すような従来型の増幅器は、特にスイッチドキャパシタ入力信号に対して、許容可能な雑音レベルで十分な利得及び帯域幅を提供することが難しいときがある。
【発明の概要】
【０００７】
[0007]増幅器回路は入力と出力を有する第１の増幅器を備える。第２の演算トランスコンダクタンス増幅器（ＯＴＡ）は、第１の増幅器の出力に接続する入力を有する。第３の増幅器は、第１の増幅器の入力に接続する入力と、出力と、を有する。第４のＯＴＡは、第３の増幅器の出力に接続する入力と、出力と、を有する。フィードバック抵抗は、第４のＯＴＡの入力及び出力に接続する。キャパシタは、第４のＯＴＡの出力に接続し、第２のＯＴＡの入力に接続する。
【０００８】
[0008]別の特徴において、Ｎ台のＯＴＡが直列接続され、ここで、Ｎは零より大きい整数である。Ｎ台のＯＴＡのうちの最初のＯＴＡの入力は第１の増幅器の出力に接続し、Ｎ台のＯＴＡのうちの最後のＯＴＡの出力は第２のＯＴＡの入力に接続する。第３の増幅器の入力は第１の増幅器に容量的に接続される。スイッチドキャパシタ回路は、第３の増幅器の入力及び出力に選択的に接続する。
【０００９】
[0009]別の特徴において、スイッチドキャパシタ回路は、第３の増幅器の入力に接続する第１の端子を有する第１のスイッチを備える。第２のスイッチは、第３の増幅器の出力に接続する第１の端子を有する。キャパシタは、第１のスイッチの第２の端子及び第２のスイッチの第２の端子に接続する一端を有する。
【００１０】
[0010]デジタル・アナログ変換器が、本増幅器回路を備え、この増幅器回路の入力へ入力されるスイッチドキャパシティブ入力信号を生成する回路を更に備える。アナログ・デジタル変換器が、本増幅器回路を備え、この増幅器回路の入力へ入力されるスイッチドキャパシティブ入力信号を生成する回路を更に備える。フィルタが、本増幅器回路を備え、増幅器回路の入力へ入力されるスイッチドキャパシティブ入力信号を生成する回路を更に備える。
【００１１】
[0011]増幅器回路は、入力、出力、入力と出力との間の低周波パス、並びに、入力と出力との間にあり高周波パスを備える。高周波パスは、入力及び出力を有する第１の増幅器と、第１の増幅器の出力に接続する入力及び低周波パスに容量的に接続された出力を有する第１の演算トランスコンダクタンス増幅器（ＯＴＡ）と、第１のＯＴＡの入力及び出力に接続する抵抗とを含む。
【００１２】
[0012]別の特徴において、低周波パスはＮ台のＯＴＡを含み、ここで、Ｎは１より大きい整数であり、Ｎ台のＯＴＡのうちの最初のＯＴＡは入力に接続し、Ｎ台のＯＴＡのうちの最後のＯＴＡは出力に接続する。第１の増幅器は、Ｎ台のＯＴＡのうちの最初のＯＴＡの入力に接続し、第１のＯＴＡは、Ｎ台のＯＴＡのうちの最後のＯＴＡの入力に接続する。低周波パスは第２の増幅器を備える。低周波パスは、第２の増幅器と、直列接続されたＮ台のＯＴＡとを含み、ここで、Ｎは零より大きい整数であり、第２の増幅器は入力に接続し、Ｎ台のＯＴＡのうちの最後のＯＴＡの出力は出力に接続する。
【００１３】
[0013]増幅器回路は、入力、出力、入力と出力との間の低周波パス、並びに、入力と出力との間にある高周波パスを備える。高周波パスは、増幅を行い、且つ入力及び出力を有する第１の増幅手段と、トランスコンダクタンスを提供し、第１の増幅手段の出力に接続する入力及び低周波パスに容量的に接続された出力を有する第１のトランスコンダクタンス手段と、第１のトランスコンダクタンス手段の入力及び出力に接続する抵抗を提供する抵抗手段とを含む。
【００１４】
[0014]別の特徴において、低周波パスは、トランスコンダクタンスを提供するＮ台のトランスコンダクタンス手段を含み、ここで、Ｎは１より大きい整数であり、Ｎ台のトランスコンダクタンス手段のうちの最初のトランスコンダクタンス手段は入力に接続し、Ｎ台のトランスコンダクタンス手段のうちの最後のトランスコンダクタンス手段は出力に接続する。第１の増幅手段は、Ｎ台のトランスコンダクタンス手段のうちの最初のトランスコンダクタンス手段の入力に接続し、第１のトランスコンダクタンス手段はＮ台のトランスコンダクタンス手段のうちの最後のトランスコンダクタンス手段の入力に接続する。
【００１５】
[0015]別の特徴において、低周波パスは、増幅を行う第２の増幅手段を備える。低周波パスは、増幅を行う第２の増幅手段と、直列接続されたＮ台のトランスコンダクタンス手段とを含み、ここで、Ｎは零より大きい整数であり、第２の増幅手段は入力に接続し、Ｎ台のトランスコンダクタンス手段のうちの最後のトランスコンダクタンス手段の出力は出力に接続する。デジタル・アナログ変換器が、本増幅器回路を備え、この増幅器回路の入力へ入力されるスイッチドキャパシティブ入力信号を生成する手段を更に備える。アナログ・デジタル変換器が、本増幅器回路を備え、この増幅器回路の入力へ入力されるスイッチドキャパシティブ入力信号を生成する手段を更に備える。フィルタが、本増幅器回路を備え、この増幅器回路の入力へ入力されるスイッチドキャパシティブ入力信号を生成する手段を更に備える。
【００１６】
[0016]増幅器回路は、入力、出力、及び入力と出力との間の低周波パスを備える。入力と出力との間の高周波パスが、増幅を行い入力に接続する第１の増幅手段と、トランスコンダクタンスを提供し、第１の増幅手段の出力に接続する入力、及び低周波パスに容量的に接続された出力を有する第２のトランスコンダクタンス手段と、を含む。抵抗を提供する抵抗手段は、第２のトランスコンダクタンス手段の入力及び出力に接続する。
【００１７】
[0017]別の特徴において、低周波パスは、トランスコンダクタンスを提供するＮ台のトランスコンダクタンス手段を含み、Ｎは１より大きい整数である。Ｎ台のトランスコンダクタンス手段のうちの最初のトランスコンダクタンス手段は入力に接続し、Ｎ台のトランスコンダクタンス手段のうちの最後のトランスコンダクタンス手段は出力に接続する。第１の増幅手段はＮ台のトランスコンダクタンス手段のうちの最初のトランスコンダクタンス手段の入力と通信し、第２のトランスコンダクタンス手段はＮ台のトランスコンダクタンス手段のうちの最後のトランスコンダクタンス手段の入力に接続する。Ｎ台のトランスコンダクタンス手段のうちの最初のトランスコンダクタンス手段は、第１の増幅手段の非反転入力及び反転入力に接続する反転入力及び非反転入力を有する。キャパシタンスを提供するキャパシタンス手段は出力に接続する。低周波パスは、増幅を行う第３の増幅手段と、トランスコンダクタンスを提供し、直列接続されたＮ台のトランスコンダクタンス手段を含み、ここで、Ｎは零より大きい整数である。第３の増幅手段は入力に接続し、Ｎ台のトランスコンダクタンス手段のうちの最後のトランスコンダクタンス手段は出力に接続する。
【００１８】
[0018]増幅器回路は、入力及び出力を有する第１の演算トランスコンダクタンス（ＯＴＡ）を備える。第２のＯＴＡは、第１のＯＴＡの出力に接続する入力を有する。第３のＯＴＡは第１のＯＴＡの入力に接続する入力を有する。第４のＯＴＡは、第３のＯＴＡの出力に接続する入力、及び第２のＯＴＡの入力に接続する出力を有する。スイッチドキャパシタ回路は、第３のＯＴＡの入力と第３のＯＴＡの出力のうちの少なくとも一方に容量を選択的に接続する。
【００１９】
[0019]別の特徴において、抵抗が、第４のＯＴＡの入力に接続する入力、及び第４のＯＴＡの出力に接続する出力を有する。第３のＯＴＡの入力は、第１のＯＴＡの入力に容量的に接続される。スイッチドキャパシタ回路は、第３のＯＴＡの入力に接続する第１の端子を有する第１のスイッチ、第３のＯＴＡの出力に接続する第１の端子を有する第２のスイッチ、及び第１のスイッチと第２のスイッチの第２の端子に接続する一端を有するキャパシタを備える。
【００２０】
[0020]別の特徴において、キャパシタは、第１のＯＴＡの入力に接続する一端と、第２のＯＴＡの出力に接続する反対端とを有する。Ｎ台の追加のＯＴＡは、第１のＯＴＡの出力と第２のＯＴＡの入力との間に直列接続される。
【００２１】
[0021]デジタル・アナログ変換器が、本増幅器回路を備え、第１のＯＴＡの入力へ入力されるスイッチドキャパシティブ入力信号を生成する回路を更に備える。アナログ・デジタル変換器が、本増幅器回路を備え、第１のＯＴＡの入力へ入力されるスイッチドキャパシティブ入力信号を生成する回路を更に備える。フィルタが、本増幅器回路を備え、第１のＯＴＡの入力へ入力されるスイッチドキャパシティブ入力信号を生成する回路を更に備える。スイッチドキャパシティブ入力信号は、第１のフェーズ及び第２のフェーズを含み、スイッチドキャパシタ回路内のスイッチは、スイッチドキャパシティブ入力信号の第１のフェーズ及び第２のフェーズに基づいて切り替えられる。
【００２２】
[0022]増幅器回路は、トランスコンダクタンスを提供し、入力及び出力を有する第１のトランスコンダクタンス手段を含む。第２のトランスコンダクタンス手段は、トランスコンダクタンスを提供し、第１のトランスコンダクタンス手段の出力に接続する入力を有する。第３のトランスコンダクタンス手段は、トランスコンダクタンスを提供し、第１のトランスコンダクタンス手段の入力に接続する入力を有する。第４のトランスコンダクタンス手段は、トランスコンダクタンスを提供し、第３のトランスコンダクタンス手段の出力に接続する入力、及び第２のトランスコンダクタンス手段の入力に接続する出力を有する。スイッチキャパシタ手段は、キャパシタンスを選択的に提供し、第３のトランスコンダクタンス手段の入力と選択的に接続する入力、及び第３のトランスコンダクタンス手段の出力と選択的に接続する出力を有する。
【００２３】
[0023]別の特徴において、抵抗を提供する抵抗手段は、第４のトランスコンダクタンス手段の入力に接続する入力、及び第４のトランスコンダクタンス手段の出力に接続する出力を有する。第３のトランスコンダクタンス手段の入力は、第１のトランスコンダクタンス手段の入力に容量的に接続される。スイッチドキャパシタ手段は、スイッチングを行い、第３のトランスコンダクタンス手段の入力に接続する第１の端子を有する第１のスイッチング手段と、スイッチングを行い、第３のトランスコンダクタンス手段の出力に接続する第１の端子を有する第２のスイッチング手段と、キャパシタンスを提供し、第１及び第２のスイッチング手段の第２の端子に接続する一端を有するキャパシタンス手段とを備える。
【００２４】
[0024]別の特徴において、キャパシタンスを提供するキャパシタンス手段は、第１のトランスコンダクタンス手段の入力に接続する一端と、第２のトランスコンダクタンス手段の出力に接続する反対端とを有する。トランスコンダクタンスを提供するＮ台のトランスコンダクタンス手段が、第１のトランスコンダクタンス手段の出力と第２のトランスコンダクタンス手段の入力との間に直列接続されており、ここで、Ｎは零より大きい整数である。
【００２５】
[0025]デジタル・アナログ変換器が、本増幅器回路を備え、第１のトランスコンダクタンス手段の入力へ入力されるスイッチドキャパシティブ入力信号を生成する手段を更に備える。アナログ・デジタル変換器が、本増幅器回路を備え、第１のトランスコンダクタンス手段の入力へ入力されるスイッチドキャパシティブ入力信号を生成する手段を更に備える。フィルタが、本増幅器回路を備え、第１のトランスコンダクタンス手段の入力へ入力されるスイッチドキャパシティブ入力信号を生成する手段を更に備える。スイッチドキャパシティブ入力信号は、第１のフェーズと第２のフェーズを含む。スイッチドキャパシタ手段内の第１及び第２のスイッチング手段は、スイッチドキャパシティブ入力信号の第１のフェーズと第２のフェーズに基づいて切り替えられる。本増幅器回路は、差動モードで構成される。
【００２６】
[0026]増幅器回路は、入力及び出力を備え、第１の利得、第１の帯域幅、及び第１の出力インピーダンスを有する第１の増幅器を備える。第２の増幅器モジュールは、第１の増幅器の入力に接続する入力、及び出力を備え、第１の利得より小さい第２の利得、第１の帯域幅より大きい第２の帯域幅、及び第１の出力インピーダンスより小さい出力インピーダンスを有する。キャパシタは、第２の増幅器モジュールの出力、及び第１の増幅器の出力に接続する。
【００２７】
[0027]別の特徴において、第１の利得は１００以上であり、第２の利得は１００未満である。第２の増幅器モジュールは、演算トランスコンダクタンス増幅器を含む。第２の増幅器モジュールは、第１の増幅器の入力に接続する入力、及び出力を有する第３の増幅器と、第３の増幅器の出力に接続する入力、及び出力を有する第４の演算トランスコンダクタンス増幅器（ＯＴＡ）と、第４のＯＴＡの入力及び出力に接続する第１の抵抗と、を備える。
【００２８】
[0028]別の特徴において、第３の演算トランスコンダクタンス増幅器（ＯＴＡ）が、第１の増幅器の出力に接続する。Ｎ台の演算トランスコンダクタンス増幅器（ＯＴＡ）は直列接続されており、ここで、Ｎは零より大きい整数である。Ｎ台のＯＴＡのうちの最初のＯＴＡの入力は第１の増幅器の出力に接続し、Ｎ台のＯＴＡのうちの最後のＯＴＡの出力は第３のＯＴＡの入力に接続する。
【００２９】
[0029]増幅器回路は、増幅を行い、入力及び出力を備え、第１の利得、第１の帯域幅、及び第１の出力インピーダンスを有する第１の増幅手段を備える。増幅を行う第２の増幅モジュール手段は、入力及び出力を備え、第１の利得より小さい第２の利得、第１の帯域幅より大きい第２の帯域幅、及び第１の出力インピーダンスより小さい出力インピーダンスを有する。キャパシタンスを提供するキャパシタンス手段は、第２の増幅モジュール手段の出力及び第１の増幅手段の出力に接続する。
【００３０】
[0030]別の特徴において、第１の利得は１００以上であり、第２の利得は１００未満である。第２の増幅モジュール手段は演算トランスコンダクタンス増幅器を含む。第２の増幅モジュール手段は、増幅を行い、第１の増幅手段の入力に接続する入力、及び出力を有する第３の増幅手段と、トランスコンダクタンスを提供し、第３の増幅手段の出力に接続する入力、及び出力を有する第４のトランスコンダクタンス手段と、第４のトランスコンダクタンス手段の入力及び出力に接続する抵抗を提供する抵抗手段と、を備える。
【００３１】
[0031]別の特徴において、トランスコンダクタンスを提供する第３のトランスコンダクタンス手段が、第１の増幅手段の出力に接続する。トランスコンダクタンスを提供するＮ台のトランスコンダクタンス手段が直列接続されており、ここで、Ｎは零より大きい整数である。Ｎ台のトランスコンダクタンス手段のうちの最初のトランスコンダクタンス手段の入力は第１の増幅手段の出力に接続し、Ｎ台のトランスコンダクタンス手段のうちの最後のトランスコンダクタンス手段の出力は第３のトランスコンダクタンス手段の入力に接続する。
【００３２】
[0032]本発明の更なる適用範囲は、以下に記載する詳細な説明から明白になる。詳細な説明及び具体的な実施例は、発明の好ましい実施形態を示すが、例示の目的だけを意図するものであり、発明の範囲を制限することを意図するものではないことを理解すべきである。
【００３３】
[0033]本発明は、詳細な説明及び添付図面からより完全に理解されよう。
【好ましい実施形態の詳細な説明】
【００３４】
[0056]以下の（複数の）好ましい実施形態の説明は、本質的に単なる例示であり、決して発明、発明の応用、又は、発明の使用を制限することを意図するものではない。本明細書で使用されるように、モジュール、回路、及び／又は、装置という用語は、特定用途向け集積回路（ＡＳＩＣ）、電子回路、一つ以上のソフトウェア又はファームウェアプログラムを実行するプロセッサ（共有、専用、又は、グループ）及びメモリ、組み合わせ論理回路、並びに／若しくは、上記の機能を提供するその他の適当なコンポーネントを指す。本明細書で使用されるように、Ａ、Ｂ、及びＣのうちの少なくとも一つという語句は、非排他的論理和を使用する論理的な（Ａ又はＢ又はＣ）を意味するように解釈されるべきである。方法中のステップは本発明の原理を変更することなく異なる順序で実行してよいことを理解すべきである。明確にするために、同じ参照番号を類似した要素を特定するために図面中で使用する。
【００３５】
[0057]次に図３Ａを参照する。この図は、本発明による補償付きの増幅器回路５０の電気回路図を示している。増幅器回路の特定の実施例を示して説明するが、その他の組み合わせも考えられる。増幅器回路５０は、入力及び出力を有する第１の増幅器モジュール５２を含む。増幅器モジュール５２の入力は、増幅器モジュール５５の入力に接続している。増幅器モジュール５５の出力は、キャパシタ５６によって増幅器モジュール５２の出力に接続されている。
【００３６】
[0058]増幅器モジュール５５は、増幅器５２の利得より小さい利得を有していてもよい。増幅器モジュール５２は、１００以上の利得を有していてもよい。増幅器モジュール５５は、１００未満の利得を有していてもよい。幾つかの実装形態では、増幅器モジュール５５の利得は、実質的に１００未満である。増幅器モジュール５５は、非常に大きい帯域幅及び小さい出力インピーダンスを有していてもよい。増幅器モジュール５５は、増幅器モジュール５２の帯域幅より大きい帯域幅を有する。増幅器モジュール５２の出力インピーダンスは、増幅器モジュール５５の出力インピーダンスより大きくてもよい。増幅器モジュール５５は、トランスインピーダンス増幅器を含んでいてもよい。増幅器回路５０は、第１のＤＣパス５７及び第２の高周波パス５８を有している。
【００３７】
[0059]次に図３Ｂ〜３Ｄを参照する。増幅器の種々の組み合わせを、増幅器回路５０の増幅器モジュール５２及び５５に使用することが可能である。特定の実施例が示されているが、その他の組み合わせも考えられる。図３Ｂでは、増幅器モジュール５２は、増幅器５３を含んでいてもよい。図３Ｃでは、増幅器モジュール５５は、トランスインピーダンス増幅器を含んでいてもよい。図３Ｄでは、増幅器モジュール５２は、ミラー補償増幅器を含んでいてもよい。更に別の変形態様も考えられる。
【００３８】
[0060]図３Ｃを再び参照する。増幅器回路５０は、増幅器モジュール５２を含んでおり、このモジュール５２は、第１の増幅器５３を含んでおり、当該第１の増幅器５３は、第２の増幅器５４の入力に接続する出力を有している。増幅器５３の入力は、増幅器モジュール５５に接続している。増幅器モジュール５５は、増幅器６２、増幅器６６、及びフィードバック抵抗７０を含んでいる。増幅器６２の出力は、増幅器６６の入力に接続されている。フィードバック抵抗７０は、増幅器６６の入力と増幅器６６の出力との間に接続されている。容量素子５６は、増幅器６６の出力を増幅器５４の入力に容量的に接続している。増幅器５３及び５４は、ＤＣ利得パス８０を提供する。ＤＣ利得パス８０の利得は、追加の増幅器を使用して調整可能である。増幅器６２及び６６、並びにキャパシタ５６は、高周波利得パス８４を提供する。
【００３９】
[0061]次に、図３Ｄを参照する。増幅器モジュール５２は、増幅器５３と、容量性フィードバックＣＭを有するミラー補償増幅器８５と、を含んでいてもよい。追加の増幅器８６は、ミラー補償増幅器８５の出力と増幅器５４の入力との間に設けられている。更に別の組み合わせも考えられる。
【００４０】
[0062]次に、図４Ａ〜４Ｃを参照する。これらの図は、増幅器回路の利得及び帯域幅を説明する例示的なグラフを示している。理解できるように、図３Ａにおける増幅器回路５０は、更なる帯域幅をより高い利得値で有している。利得の傾きは、４０ｄＢ／ｄｅｃａｄｅに増加されており、これによって、利得が、後に、しかしより急速に低下する。追加の利得ステージは、傾きを６０ｄＢ／ｄｅｃａｄｅに、図４Ｂに示されるように、更に増加させる。ステージ及び／又は構造次第では、利得帯域幅応答の領域は、図４Ｃに示されるように、２０、４０、６０ｄＢ／ｄｅｃａｄｅ等の傾きを有することがある。
【００４１】
[0063]次に、図５及び６を参照する。これらの図は、補償及び追加の利得付きの別の増幅器の電気回路図を示している。１台以上の追加の増幅器をＤＣ利得パス８０に設けて、更なる利得を提供してもよい。図５では、増幅器回路９０は、増幅器５３及び１０１を含んでおり、当該増幅器５３及び１０１は、増幅器９０の入力と増幅器５４との間に接続されている。図６では、増幅器回路１００は、一以上の追加の増幅器１０１−Ｍを含んでおり、当該増幅器１０１−Ｍは、増幅器５２−２と５４との間に接続されている。なお、Ｍは１より大きい整数である。理解できるように、追加の増幅器ステージをＤＣパスに追加して、必要に応じて更なる利得を提供してもよい。
【００４２】
[0064]本発明による増幅器回路は、低周波数と高周波数の両者で利得を向上し、整定時間を向上している。増幅器回路は、各ステージを非カスコード構成にすることができるので、低電圧で動作しながら高利得を有している。
【００４３】
[0065]次に、図７Ａ及び７Ｂを参照する。増幅器回路１０８は、入力と、増幅器１１４の入力に接続された出力とを有する増幅器１１０を含んでいる。増幅器１１０の入力は、キャパシタ１１６によって増幅器１１８の入力に接続されている。増幅器１１８の出力は、増幅器１２０の入力に接続されている。増幅器１２０の出力は、キャパシタ１２２によって増幅器１１４の入力に接続されている。
【００４４】
[0066]フィードバック抵抗１２４は、増幅器１２０の入力と出力に接続されている。フィードバック抵抗１２６は、増幅器１１８の入力と出力に接続されている。フィードバック抵抗１２６は、高抵抗値を有していてもよい。例えば、このフィードバック抵抗は、抵抗１２４の抵抗値より高い抵抗値を有していてもよい。フィードバック抵抗１２６は、非常に高い抵抗、例えば、略無限大に近い抵抗を有していてもよい。負荷キャパシタ１２８を、増幅器１１４の出力に接続してもよい。図７Ｂでは、比較的高いフィードバック抵抗１２８に関連した寄生容量１２９が、回路の帯域幅を制限する傾向がある。
【００４５】
[0067]図７Ｃに、本発明による増幅器回路１３０を示す。増幅器回路１３０は、スイッチドキャパシタを備えて、寄生容量に伴う問題無しに高フィードバック抵抗１２６をシミュレートしてもよい。増幅器回路１３０は、増幅器１１４の入力に接続された出力を有する増幅器１１０を備えている。増幅器１１０の入力は、キャパシタ１１６によって増幅器１１８の入力にも接続されている。増幅器１１８の出力は、増幅器１２０の入力に接続されている。増幅器１２０の出力は、キャパシタ１２２によって増幅器１１４の入力に接続されている。
【００４６】
[0068]増幅器１１８の入力及び出力は、スイッチドキャパシタ回路１３１に接続していてもよい。スイッチドキャパシタ回路１３１は、第１のスイッチ１３２及び第２のスイッチ１３４を有している。キャパシタ１３６は、スイッチ１３２及び１３４と、グランドのような基準電位との間に接続されている。第１のフェーズΦ１の間に、第１のスイッチ１３２が閉じられ、第２のスイッチ１３４が開かれて、キャパシタ１３６が充電される。第２のフェーズΦ２の間に、第１のスイッチ１３２が開かれ、第２のスイッチ１３４が閉じられ、これによってキャパシタ１３６を放電させる。第１及び第２のフェーズは、スイッチド入力の第１及び第２のフェーズに対応し、及び／又は、その逆に対応していてもよい。フィードバック抵抗１２４は、増幅器１２０の入力と出力に接続されている。負荷キャパシタ１４６を増幅器１１４の出力に接続してもよい。幾つかの用途では、増幅器１３０はスイッチド入力を受けてもよい。スイッチド入力は、容量性ＡＤＣ、ＤＡＣ、フィルタなどに見られるようなスイッチドキャパシティブ入力であってもよい。
【００４７】
[0069]次に、図８及び９を参照する。これらの図は、スイッチドキャパシタ回路１４８と図７Ｃの増幅器１３０とを備える例示的な回路を示している。増幅器回路１３０への入力電圧は、スイッチドキャパシティブ入力であってもよい。スイッチドキャパシティブ入力は、フィルタ、デジタル・アナログ変換器（ＤＡＣ）、アナログ・デジタル変換器（ＡＤＣ）、及びその他の回路のような回路において生成されてもよい。理解できるように、その他のタイプの入力及び／又は他のスイッチドキャパシタ回路を使用してもよい。スイッチドキャパシタ回路１４８は、第１のスイッチ１５２及び第２のスイッチ１５４を有している。キャパシタ１５８は、スイッチ１５２及び１５４と、グランドのような基準電位との間に接続されている。第１のフェーズΦ１の間に、第１のスイッチ１５２が閉じられ、第２のスイッチ１５４が開かれて、キャパシタ１５８が充電される。第２のフェーズΦ２の間に、第１のスイッチ１５２が開かれ、第２のスイッチ１５４が閉じられて、キャパシタ１５８が増幅器１００を介して放電する。
【００４８】
[0070]次に、図１０を参照する。増幅器回路１８０は、図７Ｃに示した増幅器回路と類似しており、増幅器１８２−１、１８２−２、．．．、１８２−Ｘを更に備えている。ここで、Ｘはゼロより大きい整数である。追加の増幅器１８２は、図４に示した領域２００における利得帯域幅応答の傾きを増加させる傾向がある。
【００４９】
[0071]上記の増幅器回路は、いずれも差動モードで構成することが可能である。例えば、ここで図１１を参照すると、図７Ｃの増幅器が差動モードで構成されている。本明細書に記載されているその他の増幅器も同様に差動モードで構成してもよい。同図は、差動スイッチド入力を受ける本発明による増幅器２０２を示している。増幅器２０２は、差動増幅器１１０Ｄを備えており、当該増幅器１１０Ｄは、差動増幅器１１４Ｄの差動入力に接続された差動出力を有している。差動増幅器１１０Ｄの差動入力は、キャパシタ１１６−１及び１１６−２によって差動増幅器１１８Ｄの差動入力に更に接続されている。差動増幅器１１８Ｄの差動出力は、差動増幅器１２０Ｄの差動入力に接続されている。差動増幅器１２０Ｄの差動出力は、キャパシタ１２２−１及び１２２−２によって差動増幅器１１４Ｄの差動入力に接続されている。
【００５０】
[0072]差動増幅器１１８Ｄの差動入力及び差動出力は、スイッチドキャパシタ回路１３１−１及び１３１−２に接続している。負荷キャパシタ（図示せず）を、差動増幅器１１４Ｄの差動出力に接続してもよい。
【００５１】
[0073]本明細書で説明した増幅器は、増幅器、演算増幅器、演算トランスコンダクタンス増幅器（ＯＴＡ）、ミラー補償付き増幅器、及び／又は、その他の適当な増幅器であってもよい。ＯＴＡはトランスコンダクタンスタイプのデバイスである。入力電圧は、トランスコンダクタンスｇｍに基づいて出力電流を制御する。換言すると、ＯＴＡは電圧制御型電流源（ＶＣＣＳ）であり、電圧制御型電圧源（ＶＣＶＳ）である従来型の増幅器（オペアンプ）とは著しく異なる。
【００５２】
[0074]ＯＴＡのトランスコンダクタンスパラメータは、増幅器バイアス電流によって制御される。この制御されたトランスコンダクタンスから、出力電流は、入力ピンの間の印加電圧差の関数になる。ＯＴＡと従来型のオペアンプとの間には二つの主要な相違点がある。第一に、ＯＴＡは電流源であるので、装置の出力インピーダンスが高い。その一方、オペアンプの出力インピーダンスは非常に低い。第二に、ＯＴＡを使用して、負フィードバックを利用しない回路を設計することが可能である。換言すると、装置パラメータに対する回路の性能の感度を下げるためにフィードバックを利用しない。
【００５３】
[0075]次に、図１２Ａ〜１２Ｇを参照する。これらの図は、本発明の種々の例示的な実装形態を示している。ここで、図１２Ａを参照する。本発明を、ハードディスクドライブ４００内の増幅器、ＡＤＣ、ＤＡＣ、フィルタ及びその他の回路に実装することが可能である。幾つかの実装形態では、ＨＤＤ４００内の信号処理及び／又は制御回路４０２、及び／又は、その他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、並びに／若しくは、磁気記憶媒体４０６へ出力され、及び／又は、磁気記憶媒体４０６から入力されるデータをフォーマット化する。
【００５４】
[0076]ＨＤＤ４００は、一以上の有線又は無線通信リンク４０８を介して、コンピュータ、携帯情報端末のような携帯型計算装置、携帯電話機、メディア又はＭＰ３プレーヤー等のようなホスト装置（図示せず）、及び／又は、その他の装置と通信する。ＨＤＤ４００は、例えば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリのような低遅延の不揮発性メモリ、リードオンリーメモリ（ＲＯＭ）、及び／又は、その他の適当な電子データ記憶装置などのメモリ４０９に接続される。
【００５５】
[0077]次に、図１２Ｂを参照する。本発明を、デジタル多用途ディスク（ＤＶＤ）ドライブ４１０の増幅器、ＡＤＣ、ＤＡＣ、フィルタ及びその他の回路において実装することが可能である。信号処理及び／又は制御回路４１２、及び／又は、ＤＶＤ４１０内のその他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、及び／又は、光記憶媒体４１６へ出力され、及び／又は、磁気記憶媒体４１６から入力されるデータをフォーマット化する。幾つかの実装形態では、信号処理及び／又は制御回路４１２、及び／又は、ＤＶＤ４１０内のその他の回路（図示せず）は、符号化及び／又は復号化、並びに／若しくは、ＤＶＤドライブに関連した任意の別の信号処理機能のようなその他の機能を更に実行する。
【００５６】
[0078]ＤＶＤドライブ４１０は、コンピュータ、テレビ、又は、その他の装置のような出力装置（図示せず）と、一以上の有線又は無線通信リンク４１７を介して、通信してもよい。ＤＶＤ４１０は、不揮発性方式でデータを記憶する大容量記憶装置４１８と通信してもよい。大容量記憶装置４１８は、ハードディスクドライブ（ＨＤＤ）を含む。ＨＤＤは図１２Ａに示された構造を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する１枚以上のプラッタを含むミニＨＤＤであってもよい。ＤＶＤ４１０は、例えば、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延の不揮発性メモリ、及び／又は、その他の適当な電子データ記憶装置などのメモリ４１９に接続されてもよい。
【００５７】
[0079]次に、図１２Ｃを参照する。本発明を、高精細テレビ（ＨＤＴＶ）４２０の増幅器、ＡＤＣ、ＤＡＣ、フィルタ及びその他の回路において実装することが可能である。ＨＤＴＶ４２０は、有線又は無線のいずれかのフォーマットでＨＤＴＶ入力信号を受信し、ディスプレイ４２８のためのＨＤＴＶ出力信号を生成する。幾つかの実装形態では、信号処理回路及び／又は制御回路４２２、及び／又は、ＨＤＴＶ４２０のその他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマット化し、並びに／若しくは、要求され得るその他のタイプのＨＤＴＶ処理を実行してもよい。
【００５８】
[0080]ＨＤＴＶ４２０は、光及び／又は磁気記憶装置のような不揮発性方式でデータを記憶する大容量データ記憶装置４２７と通信してもよい。少なくとも１台のＨＤＤは図１２Ａに示された構造を有していてもよく、及び／又は、少なくとも１台のＤＶＤは図１２Ｂに示された構造を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する１枚以上のプラッタを含むミニＨＤＤでもよい。ＨＤＴＶ４２０は、例えば、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延の不揮発性メモリ、及び／又は、その他の適当な電子データ記憶装置などのメモリ４２８に接続されてもよい。ＨＤＴＶ４２０は、ＷＬＡＮネットワークインターフェイス４２９を介してＷＬＡＮとの接続もサポートしてもよい。
【００５９】
[0081]次に、図１２Ｄを参照する。本発明は、車両４３０の制御システムの増幅器、ＡＤＣ、ＤＡＣ、フィルタ、及びその他の回路、ＷＬＡＮインターフェイス、車両制御システムの大容量データ記憶装置、並びに／若しくは、電源４３３において、実装してもよく、及び／又は、それらにおいて実施されてもよい。幾つかの実装形態では、本発明は、パワートレイン制御システム４３２を実施する。パワートレイン制御システム４３２は、温度センサ、圧力センサ、回転センサ、気流センサ、及び／又は、その他の適当なセンサのような１台以上のセンサから入力を受信し、及び／又は、エンジン動作パラメータ、伝達動作パラメータ、及び／又は、その他の制御信号のような一以上の出力制御信号を生成するする。
【００６０】
[0082]本発明を、車両４３０のその他の制御システム４４０において実装してもよい。制御システム４４０も同様に、入力センサ４４２から信号を受信してもよく、一以上の出力装置４４４へ制御信号を出力してもよい。幾つかの実装形態では、制御システム４４０は、アンチロックブレーキングシステム（ＡＢＳ）と、ナビゲーションシステムと、テレマティックスシステムと、車両テレマティックスシステムと、車線離脱システムと、適応クルーズ制御システムと、ステレオ、ＤＶＤ、コンパクトディスクなどのような車両エンターテイメントシステムの一部分であってもよい。更に別の実装形態も考えられる。
【００６１】
[0083]パワートレイン制御システム４３２は、不揮発性方式でデータを記憶する大容量データ記憶装置４４６と通信してもよい。大容量データ記憶装置４４６は、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤのような光及び／又は磁気ディスク記憶装置を含んでもよい。少なくとも１台のＨＤＤは図１２Ａに示された構造を有していてもよく、及び／又は、少なくとも１台のＤＶＤは図１２Ｂに示された構造を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する１枚以上のプラッタを含むミニＨＤＤであってもよい。パワートレイン制御システム４３２は、例えば、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延の不揮発性メモリ、及び／又は、その他の適当な電子データ記憶装置などのメモリ４４７に接続されてもよい。パワートレイン制御システム４３２は、ＷＬＡＮネットワークインターフェイス４４８を介してＷＬＡＮとの接続もサポートしてもよい。制御システム４４０は、また、大容量データ記憶装置、メモリ、及び／又は、ＷＬＡＮインターフェイス（すべて図示されていない）を更に備えてもよい。
【００６２】
[0084]次に、図１２Ｅを参照する。本発明を、セルラーアンテナ４５１を含み得る携帯電話機４５０の増幅器、ＡＤＣ、ＤＡＣ、フィルタ、及びその他の回路において実装することができる。幾つかの実装形態では、携帯電話機４５０は、マイクロホン４５６、スピーカー及び／又はオーディオ出力ジャックのようなオーディオ出力４５８、ディスプレイ４６０、並びに／若しくは、キーパッド、ポインティングデバイス、音声作動及び／又はその他の入力装置のような入力装置４６２を含む。信号処理及び／又は制御回路４５２、及び／又は、携帯電話機４５０内のその他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマット化し、及び／又は、その他の携帯電話機能を実行してもよい。
【００６３】
[0085]携帯電話機４５０は、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤといった光及び／又は磁気ディスク記憶装置のような不揮発性方式でデータを記憶する大容量データ記憶装置４６４と通信してもよい。少なくとも１台のＨＤＤは図１２Ａに示された構造を有し、及び／又は、少なくとも１台のＤＶＤは図１２Ｂに示された構造を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する１枚以上のプラッタを含むミニＨＤＤであってもよい。携帯電話機４５０は、例えば、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延の不揮発性メモリ、及び／又は、その他の適当な電子データ記憶装置などのメモリ４６６に接続されてもよい。携帯電話機４５０は、また、ＷＬＡＮネットワークインターフェイス４６８を介してＷＬＡＮとの接続をサポートしてもよい。
【００６４】
[0086]次に、図１２Ｆを参照する。本発明を、セットトップボックス４８０の増幅器、ＡＤＣ、ＤＡＣ、フィルタ、及びその他の回路において実装してもよい。セットトップボックス４８０は、ブロードバンドソースのようなソースから信号を受信し、テレビ、及び／又は、モニタ、並びに／若しくは、その他のビデオ及び／又はオーディオ出力装置といったディスプレイ４８８に適した標準、及び／又は、高精細のオーディオ／ビデオ信号を出力する。信号処理及び／又は制御回路４８４、及び／又は、セットトップボックス４８０内のその他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマット化し、及び／又は、その他のセットトップボックス機能を実行してもよい。
【００６５】
[0087]セットトップボックス４８０は、不揮発性方式でデータを記憶する大容量データ記憶装置４９０と通信してもよい。大容量データ記憶装置４９０は、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤのような光及び／又は磁気ディスク記憶装置を含んでもよい。少なくとも１台のＨＤＤは図１２Ａに示された構造を有し、及び／又は、少なくとも１台のＤＶＤは図１２Ｂに示された構造を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する１枚以上のプラッタを含むミニＨＤＤであってもよい。セットトップボックス４８０は、例えば、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延の不揮発性メモリ、及び／又は、その他の適当な電子データ記憶装置などのメモリ４１２４に接続されていてもよい。セットトップボックス４８０は、また、ＷＬＡＮネットワークインターフェイス４１２６を介してＷＬＡＮとの接続をサポートしてもよい。
【００６６】
[0088]次に、図１２Ｇを参照する。本発明を、メディアプレーヤー５００の増幅器、ＡＤＣ、ＤＡＣ、フィルタ、及びその他の回路において実装することが可能である。幾つかの実装形態では、メディアプレーヤー５００は、ディスプレイ５０７、及び／又は、キーパッド、タッチパッドなどのユーザ入力５０８を含む。幾つかの実装形態では、メディアプレーヤー５００は、グラフィカルユーザインターフェイス（ＧＵＩ）を採用してもよい。ＧＵＩは、通常、ディスプレイ５０７及び／又はユーザ入力５０８を介するメニュー、ドロップダウンメニュー、アイコン、及び／又は、ポイントアンドクリックインターフェイスを採用する。メディアプレーヤー５００は、スピーカー及び／又はオーディオ出力ジャックのようなオーディオ出力５０９を更に含む。信号処理及び／又は制御回路５０４、及び／又は、メディアプレーヤー５００のその他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマット化し、及び／又は、その他のメディアプレーヤー機能を実行してもよい。
【００６７】
[0089]メディアプレーヤー５００は、圧縮オーディオ及び／又はビデオコンテンツのようなデータを不揮発性方式で記憶する大容量データ記憶装置５１０と通信してもよい。幾つかの実装形態では、圧縮オーディオファイルは、ＭＰ３フォーマット、及び／又は、その他の適当な圧縮オーディオ及び／又はビデオフォーマットに準拠したファイルを含む。大容量データ記憶装置は、例えば、ハードディスクドライブＨＤＤ及び／又はＤＶＤのような光及び／又は磁気ディスク記憶装置を含んでいてもよい。少なくとも１台のＨＤＤは図１２Ａに示された構造を有し、及び／又は、少なくとも１台のＤＶＤは図１２Ｂに示された構造を有していてもよい。ＨＤＤは、約１．８インチより小さい直径を有する１枚以上のプラッタを含むミニＨＤＤであってもよい。メディアプレーヤー５００は、例えば、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延の不揮発性メモリ、及び／又は、その他の適当な電子データ記憶装置などのメモリ５１４に接続されていてもよい。メディアプレーヤー５００は、また、ＷＬＡＮネットワークインターフェイス５１６を介してＷＬＡＮとの接続をサポートしてもよい。上記の実装形態に加えて、更に他の実装形態も考えられる。
【００６８】
[0090]当業者は、以上の説明から、本発明の広い教示を種々の態様で実施し得ることを認識できる。したがって、本発明を特定の実施例との関連において説明したが、図面、明細書、及び特許請求の範囲を詳しく検討することによって、その他の変更が当業者に明白になるので、本発明の真の範囲はそのように限定されるべきではない。
【図面の簡単な説明】
【００６９】
【図１】従来技術によるミラー補償付き増幅器の電気回路図である。
【図２】図１の増幅器の利得及び帯域幅を説明するグラフである。
【図３Ａ】本発明による例示的な補償付き増幅器の電気回路図である。
【図３Ｂ】本発明による例示的な補償付き増幅器の電気回路図である。
【図３Ｃ】本発明による例示的な補償付き増幅器の電気回路図である。
【図３Ｄ】本発明による例示的な補償付き増幅器の電気回路図である。
【図４Ａ】増幅器の例示的な利得及び帯域幅を説明するグラフである。
【図４Ｂ】増幅器の例示的な利得及び帯域幅を説明するグラフである。
【図４Ｃ】増幅器の例示的な利得及び帯域幅を説明するグラフである。
【図５】本発明による補償ステージ及び追加の利得ステージ付きの増幅器の電気回路図である。
【図６】本発明による補償ステージ及び追加の利得ステージ付きの増幅器の電気回路図である。
【図７Ａ】本発明による例示的な増幅器の電気回路図である。
【図７Ｂ】寄生容量付きの図７Ａの増幅器の電気回路図である。
【図７Ｃ】スイッチドキャパシタ回路付きの本発明による増幅器の電気回路図である。
【図８】図７Ｃのスイッチドキャパシタ回路及び増幅器を備える例示的なスイッチド入力を説明する機能ブロック図である。
【図９】例示的なスイッチドキャパシタ回路を説明する機能ブロック図及び電気回路図である。
【図１０】追加の増幅器ステージをもつ図７Ｃの増幅器の電気回路図である。
【図１１】差動モードで構成された図７Ｃの増幅器の電気回路図である。
【図１２Ａ】ハードディスクドライブの機能ブロック図である。
【図１２Ｂ】デジタル多用途ディスク（ＤＶＤ）の機能ブロック図である。
【図１２Ｃ】高精細テレビの機能ブロック図である。
【図１２Ｄ】車両制御システムの機能ブロック図である。
【図１２Ｅ】携帯電話機の機能ブロック図である。
【図１２Ｆ】セットトップボックスの機能ブロック図である。
【図１２Ｇ】メディアプレーヤーの機能ブロック図である。
【符号の説明】
【００７０】
１００…増幅器回路、５３、６２，６６，１０１、１０１−Ｍ…増幅器、５２，５５…増幅器モジュール、７０…フィードバック抵抗、８０…ＤＣ利得パス、８４…高周波利得パス。
【図１】
2007129719.tif 000003
【図２】
2007129719.tif 000004
【図３Ａ】
2007129719.tif 000005
【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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【外国語明細書】
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