(57)【要約】【課題】コンタミから低濃度注入領域を保護できる半導体装置およびその製造方法を提供する。【解決手段】基板１０１上に全面的に形成されたＴＥＯＳ膜上にフォトレジスト１３２を形成し写真製版により部分的に残るように除去する。このフォトレジスト１３２は、ｐ−オフセット領域１２２および拡散領域１２３を形成するために用いたフォトレジストとはポジ−ネガ型が逆である。次に、ＴＥＯＳ膜を、フォトレジスト１３２直下を除きエッチバックする。これにより、フォトレジスト１３２直下にコンタミ保護膜１３３が形成されるとともに、ゲート電極１１３の側面にサイドサイドウォール１１４が形成される。【選択図】図９
2007194308.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に１×１０17ｃｍ-3以下の低濃度で不純物を選択的に注入し第一領域を形成する第一領域形成工程と、
前記第一領域上にコンタミネーション保護膜を形成するコンタミネーション保護膜形成工程と、
前記第一領域形成工程および前記コンタミネーション保護膜形成工程よりも前あるいは後の少なくとも一方において、前記半導体基板に１×１０18ｃｍ-3以上の高濃度で不純物を選択的に注入し第二領域を形成する第二領域形成工程と
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第一領域形成工程においては、所定のマスクを用いてフォトレジストが形成され、
前記コンタミネーション保護膜形成工程においては、前記所定のマスクを用いて前記フォトレジストとはポジ−ネガ型が逆であるフォトレジストが形成される
半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法であって、
前記コンタミネーション保護膜をシリサイド保護膜として用いて前記基板に選択的にシリサイド材料を注入する工程
をさらに備える半導体装置の製造方法。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法であって、
前記第二領域形成工程においては、前記不純物としてリンが注入される
半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記第一領域は、高耐圧型電界効果トランジスタのオフセット領域または拡散抵抗領域の少なくとも一方を含む
半導体装置の製造方法。
【請求項６】
半導体基板上に選択的に形成され１×１０17ｃｍ-3以下の低い不純物濃度を有する第一領域と、
前記半導体基板上に選択的に形成され１×１０18ｃｍ-3以上の高い不純物濃度を有し表面高さが前記第一領域より低く位置するソースドレイン領域と、
を備える半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記ソースドレイン領域に近接して配置されたゲート電極の直下の領域は表面高さが前記第一領域に等しい
半導体装置。
【請求項８】
請求項６又は請求項７に記載の半導体装置であって、
前記第一領域は、高耐圧型電界効果トランジスタのオフセット領域または拡散抵抗領域の少なくとも一方を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、少なくともＣＭＯＳＦＥＴを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置においては、同一シリコン基板上にＣＭＯＳプロセスを用いて、ＣＭＯＳＦＥＴ、バイポーラトランジスタ、高耐圧型（ＨＶ）ＭＯＳＦＥＴや抵抗素子等を混在させる技術が一般的に知られている。
【０００３】
このような半導体装置では、同一シリコン基板上に同時に様々な半導体素子が形成されるので、ソース・ドレイン等を形成する高濃度注入領域（１×１０18ｃｍ-3以上）や、高耐圧型ＭＯＳＦＥＴのドリフト領域または拡散型抵抗素子の拡散領域を形成する低濃度注入領域（１×１０17ｃｍ-3以下）など、様々な注入領域が同一シリコン基板上に混在する。
【０００４】
このような半導体装置の構造については、非特許文献１等に開示されている。例えば、非特許文献１においては、図１および図６に、ソース・ドレインおよびドリフト領域（オフセット領域）を同一シリコン基板上に混在させた半導体装置のＣＭＯＳ構造が開示されている。また、特許文献１には、ＣＭＯＳＦＥＴおよびバイポーラトランジスタを同一基板上に形成するＢｉ−ＣＭＯＳ集積回路の製造方法が開示されており、特許文献２には、オフセット領域を有する高耐圧トランジスタを含む半導体装置およびその製造方法が開示されている。
【０００５】
【特許文献１】特開平７−７８８９５号公報
【特許文献２】特開平１０−１２５９１３号公報
【非特許文献１】ISPSD2000, pp331-334, ”Multi-voltage device integration technique for 0.5 μm BiCMOS and DMOS process”,T.Terashima et al.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように様々な注入領域が同一基板上に存在する場合、低濃度注入領域は製造過程にて発生するオートドープやコンタミネーション（注入コンタミや各種表面コンタミ等）の影響を受け易い。
【０００７】
例えば、ＬＤＤ構造を形成した後の低濃度注入領域（低濃度注入活性領域）は、オートドープの影響を受け易い。ＬＤＤ構造は、シリコン基板上にゲート酸化膜およびゲート電極を形成した後、ＣＶＤ法等で酸化膜（１０００Å程度）を堆積し、エッチングによりゲート電極の側面にサイドウォールを形成する。その際、マスクを用いないので、サイドウォール以外の酸化膜はエッチングされ、基板上に存在する全ての活性領域はシリコンが剥き出しの状態となる。その結果、低濃度活性領域と高濃度活性領域とがシリコン剥き出しの状態のまま同一基板上に存在することとなり、高濃度活性領域中の不純物成分が低濃度活性領域に混入するオートドープの影響を受ける可能性がある。なお、上記酸化膜エッチはオーバーエッチを設定するのが一般的である。従って、活性領域のシリコン層も若干エッチングされ、ゲート電極直下のシリコン界面と活性領域のシリコン界面とで段差が生じる構造となる。
【０００８】
また、高耐圧型ｐＭＯＳＦＥＴの場合、低濃度注入領域であるｐ−オフセット領域をドリフト領域として活性領域中に有するので、高濃度不純物（Ｐ，Ｂ，Ａｓ等）注入後のレジスト中に残留する不純物によってコンタミの影響を受け易い。レジストに打ち込まれたソース・ドレイン領域を形成するような高濃度の不純物は、アッシングによるレジスト除去では完全に除去できずレジスト中に残り易いと言われている。上記のような高濃度注入の際、活性領域に形成されたｐ−オフセット領域はレジストで覆われているが、上記のようなレジスト中の残留不純物によってコンタミの影響を受け、所望のｐ−オフセット領域を形成できない可能性がある。
【０００９】
以上の例のようなコンタミの影響によって、活性領域における拡散層の濃度・不純物プロファイルのバラツキを引き起こし、拡散抵抗の抵抗値バラツキや耐圧不良等のトラブルが発生する。
【００１０】
特に、近年の高耐圧型ｐＭＯＳＦＥＴは、０．２５μｍのＣＭＯＳルールをベースにしており、一世代前のプロセスではソース・ドレイン領域に使用されていなかった高濃度のリンを使用する必要があるので、上述したような低濃度注入領域へのコンタミの影響が問題となっている。
【００１１】
本発明はこのような問題点を解決するためになされたものであり、コンタミから低濃度注入領域を保護できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置の製造方法は、半導体基板に１×１０17ｃｍ-3以下の低濃度で不純物を選択的に注入し第一領域を形成する第一領域形成工程と、第一領域上にコンタミネーション保護膜を形成するコンタミネーション保護膜形成工程と、第一領域形成工程およびコンタミネーション保護膜形成工程よりも前あるいは後の少なくとも一方において、半導体基板に１×１０18ｃｍ-3以上の高濃度で不純物を選択的に注入し第二領域を形成する第二領域形成工程とを備える。
【発明の効果】
【００１３】
本発明に係る半導体装置の製造方法は、半導体基板に１×１０17ｃｍ-3以下の低濃度で不純物を選択的に注入し第一領域を形成する第一領域形成工程と、第一領域上にコンタミネーション保護膜を形成するコンタミネーション保護膜形成工程と、第一領域形成工程およびコンタミネーション保護膜形成工程よりも前あるいは後の少なくとも一方において、半導体基板に１×１０18ｃｍ-3以上の高濃度で不純物を選択的に注入し第二領域を形成する第二領域形成工程とを備える。従って、第一領域を第二領域の形成時に高濃度に注入された不純物のコンタミネーションから保護することができる。
【発明を実施するための最良の形態】
【００１４】
本発明に係る半導体装置およびその製造方法は、半導体からなる基板上において、低濃度注入領域に、ＴＥＯＳ膜等からなるコンタミ（コンタミネーション）保護膜を形成することを特徴とする。これにより、低濃度注入領域をコンタミから保護することが可能となる。以下、本発明の各実施の形態について詳細に説明する。なお、本明細書においては、１×１０17ｃｍ-3以下の不純物濃度を低濃度とし１×１０18ｃｍ-3以上の不純物濃度を高濃度として説明を行う。
【００１５】
＜実施の形態１＞
実施の形態１に係る半導体装置の製造方法は、上記のコンタミ保護膜の形成において、マスク（写真製版用露光マスク、以下同じ）を用いて選択的に形成される所定の領域とコンタミから保護すべき領域とが一致する場合に、この所定の領域を形成するために用いるマスクを、コンタミ保護膜の形成にも流用することを特徴とする。これにより、工程数やマスクの種類を低減し製造コストを低減することが可能となる。以下では、この所定の領域が、高耐圧型ｐＭＯＳＦＥＴ（ＨＶｐＭＯＳ）用のｐ−オフセット領域および拡散型抵抗素子の拡散領域（いずれも低濃度注入領域）である場合と、シリサイド化されない領域である場合とについて説明する。
【００１６】
まず、図１に示されるように、半導体からなる基板１０１上に、フィールド酸化、写真製版、エッチング、およびレジスト除去等を順に行うことにより、素子分離膜１０２を形成する。これにより、基板１０１は、ＣＭＯＳ素子が形成されるＣＭＯＳ領域２００とＨＶｐＭＯＳ素子が形成されるＨＶｐＭＯＳ領域３００と拡散型抵抗素子が形成される抵抗領域４００とに分離される。また、ＣＭＯＳ領域２００は、さらに、ｐＭＯＳ領域２０１とｎＭＯＳ領域２０２とに分離される。
【００１７】
次に、図２に示されるように、基板１０１上にフォトレジスト１０３を形成し写真製版により部分的に開口させた後に、上方からＢおよび高濃度のＰを注入しｎウェル１０４を形成する。これにより、基板１０１上のうちフォトレジスト１０３が開口された領域（ｎＭＯＳ領域２０２の全部およびＨＶｐＭＯＳ領域３００の右端の一部）にｎウェル１０４（第二領域）が形成される。
【００１８】
次に、図３に示されるように、フォトレジスト１０３を除去して、基板１０１上にフォトレジスト１０５を形成し写真製版により部分的に開口させた後に、上方からＢを注入しｐウェル１０６を形成する。これにより、基板１０１上のうちフォトレジスト１０５が開口された領域（ｐＭＯＳ領域２０１の全部およびＨＶｐＭＯＳ領域３００の左端の一部）にｐウェル１０６が形成される。
【００１９】
次に、図４に示されるように、基板１０１上に、ゲート酸化、シリコン堆積、写真製版、エッチング、およびレジスト除去等を順に行うことにより、ゲート酸化膜１１２およびゲート電極１１３を、ｐＭＯＳ領域２０１、ｎＭＯＳ領域２０２、およびＨＶｐＭＯＳ領域３００に、部分的に形成する。なお、ゲート酸化膜１１２およびゲート電極１１３は、ｐＭＯＳ領域２０１およびｎＭＯＳ領域２０２においては、中央付近に配置され、ＨＶｐＭＯＳ領域３００においては、ｐウェル１０６に接さず且つｎウェル１０４に接するような右側の位置に配置される。
【００２０】
次に、図５に示されるように、基板１０１上にフォトレジスト１２１を形成し写真製版により部分的に開口させた後に、上方から低濃度のＢを注入しｐ−オフセット領域１２２および拡散領域１２３を形成する。これにより、基板１０１上のうちフォトレジスト１２１が開口された領域にｐ−オフセット領域１２２（ｐウェル１０６とゲート電極１１３との間）および拡散領域１２３（抵抗領域４００の中央付近）が形成される。このｐ−オフセット領域１２２は、ｐウェル１０６とゲート電極１１３との間の活性領域の不純物濃度を低くすることによりＨＶｐＭＯＳの耐圧を高めるためのものである。ｐ−オフセット領域１２２を活性領域に配置することで、領域を有効に利用し素子寸法を小さくすることが可能となる。また、拡散領域１２３は、不純物濃度を低くすることにより抵抗値を高めた拡散型抵抗領域である。すなわち、ｐ−オフセット領域１２２および拡散領域１２３は、本発明に係る第一領域に対応する。
【００２１】
ｐ−オフセット領域１２２および拡散領域１２３は、低濃度注入領域であるので、上述したように、コンタミから保護される必要がある。本実施の形態においては、後の工程において、ｐ−オフセット領域１２２および拡散領域１２３に、フォトレジスト１３２を用いてコンタミ保護膜１３３を形成する。すなわち、フォトレジスト１３２は、フォトレジスト１２１とはポジ−ネガ型が逆であり、同一のマスクを用いて形成可能である。
【００２２】
次に、図６に示されるように、フォトレジスト１２１を除去して、基板１０１上にフォトレジスト１２４を形成し写真製版により部分的に開口させた後に、上方からＮ2およびＡｓを注入しＬＤＤ領域１２５を形成する。これにより、基板１０１上のうちフォトレジスト１２４が開口され且つゲート電極１１３が配置されていない領域（ｎＭＯＳ領域２０２のｐウェル１０６のゲート電極１１３外側およびＨＶｐＭＯＳ領域３００の右端のｎウェル１０４の右端）にＬＤＤ領域１２５が部分的に形成される。
【００２３】
次に、図７に示されるように、フォトレジスト１２４を除去して、基板１０１上にＴＥＯＳ膜１３１を厚み１０００Å以上で全面的に形成する。なお、このＴＥＯＳ膜１３１は、後の工程において、サイドウォール１１４およびコンタミ保護膜１３３を形成するためのものである。また、ＴＥＯＳに限らず、ＮＳＧ等からなる他の酸化膜を用いてもよい。
【００２４】
次に、図８に示されるように、ＴＥＯＳ膜１３１上にフォトレジスト１３２を形成し写真製版により部分的に残るように除去する。このフォトレジスト１３２は、上述したようにフォトレジスト１２１とはポジ−ネガ型が逆であるので、フォトレジスト１２１，１３２は、１種類のマスクにより形成が可能である。これにより、マスクの種類を低減し製造コストを低減することが可能となる。
【００２５】
次に、図９に示されるように、ＴＥＯＳ膜１３１を、フォトレジスト１３２直下を除きエッチバックする。これにより、フォトレジスト１３２直下にコンタミ保護膜１３３が形成されるとともに、ゲート電極１１３の側面にサイドサイドウォール１１４が形成される。すなわち、ゲート酸化膜１１２とゲート電極１１３とサイドサイドウォール１１４とからなるゲート構造１１１が形成される。なお、本実施の形態においては、コンタミ保護膜１３３が形成される領域（すなわちｐ−オフセット領域１２２および拡散領域１２３）は、シリサイド化されない領域と一致するものとする。従って、このコンタミ保護膜１３３は、後の工程において、シリサイド領域を形成するためのシリサイド保護膜としても機能する。
【００２６】
なお、図９においては、背景技術として説明した従来の半導体装置と同様に、ゲート電極１１３直下の領域のシリコン界面と、ゲート電極１１３直下ではない領域（素子分離膜１０２を除く）とで、段差が生じている。但し、本実施の形態では、ｐ−オフセット領域１２２および拡散領域１２３においては、フォトレジスト１３２で覆われた状態でＴＥＯＳ膜１３１のエッチバックが行われるので、ゲート電極１１３直下の領域と同様に、シリコン層がオーバーエッチされない。従って、ｐ−オフセット領域１２２および拡散領域１２３におけるシリコン界面の高さは、ゲート電極１１３直下におけるシリコン界面の高さと等しくなる。
【００２７】
次に、図１０に示されるように、フォトレジスト１３２を除去して、基板１０１上にフォトレジスト１３４を形成し写真製版により部分的に開口させた後に、上方から高濃度のＰおよびＡｓを注入しｎ＋ソースドレイン領域１３５（第二領域）を形成する。これにより、基板１０１上のうちフォトレジスト１３４が開口され且つゲート構造１１１が配置されていない領域（図６においてＬＤＤ領域１２５が形成される領域と同じ）にｎ＋ソースドレイン領域１３５が形成される。
【００２８】
次に、図１１に示されるように、基板１０１上にフォトレジスト１４１を形成し写真製版により部分的に開口させた後に、上方からＢＦ2+を注入しｐ＋ソースドレイン領域１４２を形成する。これにより、基板１０１上のうちフォトレジスト１４１が開口され且つゲート構造１１１およびコンタミ保護膜１３３が配置されていない領域（ｎＭＯＳ領域２０２のｎウェル１０４のゲート電極１１３外側およびＨＶｐＭＯＳ領域３００の左端のｐウェル１０６の全部およびＨＶｐＭＯＳ領域３００の右端のｎウェル１０４の中央付近および抵抗領域４００の両端）にｐ＋ソースドレイン領域１４２が形成される。
【００２９】
次に、図１２に示されるように、フォトレジスト１４１を除去した後に、上方からＴｉＮやＣｏ等のシリサイド材料をスパッタにより添加する。これにより、基板１０１のうちコンタミ保護膜１３３が形成されていない領域にシリサイド領域（図示しない）が形成される。上述したように、本実施の形態においては、コンタミから保護すべき領域とシリサイド化されない領域とが一致しているので、コンタミ保護膜１３３がシリサイド保護膜としても機能する。従って、１種類のマスクにより形成されるフォトレジスト１３２を用いて、コンタミ保護およびシリサイド保護の両方を行うことが可能となる。これにより、マスクの種類を低減し製造コストを低減することが可能となる。一般的に、半導体装置の製造プロセスにおいては、主に電極の低抵抗化を目的としてソースドレイン領域上に金属シリサイドが形成されるが、ソースドレイン領域以外の活性領域において、シリサイド化されない領域がコンタミから保護すべき領域に一致している場合に、上記のような効果を奏する。
【００３０】
このように、本実施の形態に係る半導体装置の製造方法においては、低濃度注入領域としてのｐ−オフセット領域１２２および拡散領域１２３に、ＴＥＯＳ膜１３１からなるコンタミ保護膜１３３を形成する。従って、０．２５μｍのＣＭＯＳルールをベースにした半導体装置において、低濃度注入領域としてのｐ−オフセット領域１２２および拡散領域１２３を、ｎウェル１０４やｎ＋ソースドレイン領域１３５の形成時に高濃度に注入されたＰ等のコンタミから保護することができる。よって、活性領域における拡散層の濃度・不純物プロファイルのバラツキを低減し、拡散抵抗の抵抗値バラツキや耐圧不良等のトラブルを防ぐことができる。
【００３１】
また、本実施の形態に係る半導体装置の製造方法においては、低濃度注入領域としてのｐ−オフセット領域１２２および拡散領域１２３を形成するためのマスク（すなわちフォトレジスト１２１の開口に用いるマスク）を、コンタミ保護膜１３３を形成するために（すなわちフォトレジスト１３２の開口に）流用する。従って、工程数やマスクの種類を低減し製造コストを低減することができるという効果を奏する。
【００３２】
また、本実施の形態に係る半導体装置の製造方法においては、コンタミから保護すべき領域とシリサイド化されない領域とが一致する場合に、シリサイド化に用いるマスクを、コンタミ保護膜１３３の形成に流用する。従って、工程数やマスクの種類をさらに低減し製造コストを低減することができるという効果を奏する。
【００３３】
＜実施の形態２＞
実施の形態１においては、低濃度不純物を注入することによりｐ−オフセット領域１２２および拡散領域１２３を同時に形成し、この注入に用いるマスクをコンタミ保護膜１３３の形成に流用する。しかし、ｐ−オフセット領域１２２および拡散領域１２３に限らず、その他の一般的な低濃度注入領域を形成するために用いるマスクを、コンタミ保護膜１３３の形成に流用してもよい。また、この低濃度注入領域は、複数個（複数種）が別々の工程で形成されてもよい。実施の形態２に係る半導体装置の製造方法においては、２種類の低濃度注入領域を別々の工程で基板１０１上に形成する場合について説明する。
【００３４】
まず、図１３に示されるように、半導体からなる基板１０１上に、フィールド酸化、写真製版、エッチング、およびレジスト除去等を順に行うことにより、素子分離膜１０２を形成する。これにより、基板１０１は、ＣＭＯＳ素子が形成されるＣＭＯＳ領域２００と不純物濃度が低くコンタミからの保護が必要な活性領域５００，６００と、不純物濃度が高くコンタミからの保護が不要な（コンタミの原因となる）活性領域７００とに分離される。また、ＣＭＯＳ領域２００は、さらに、ｐＭＯＳ領域２０１とｎＭＯＳ領域２０２とに分離される。
【００３５】
次に、図１４に示されるように、基板１０１上にフォトレジスト１０３を形成し写真製版により部分的に開口させた後に、上方からＢおよび高濃度のＰを注入しｎウェル１０４を形成する。これにより、基板１０１上のうちフォトレジスト１０３が開口された領域（ｎＭＯＳ領域２０２の全部および活性領域７００の全部）にｎウェル１０４（第二領域）が形成される。
【００３６】
次に、図１５に示されるように、フォトレジスト１０３を除去して、基板１０１上にフォトレジスト１０５を形成し写真製版により部分的に開口させた後に、上方からＢを注入しｐウェル１０６を形成する。これにより、基板１０１上のうちフォトレジスト１０５が開口された領域（ｐＭＯＳ領域２０１の全部）にｐウェル１０６が部分的に形成される。
【００３７】
次に、図１６に示されるように、基板１０１上に、ゲート酸化、シリコン堆積、写真製版、エッチング、およびレジスト除去等を順に行うことにより、ゲート酸化膜１１２およびゲート電極１１３を、ｐＭＯＳ領域２０１およびｎＭＯＳ領域２０２に、部分的に形成する。なお、ゲート酸化膜１１２およびゲート電極１１３は、ｐＭＯＳ領域２０１およびｎＭＯＳ領域２０２においては、中央付近に配置される。
【００３８】
次に、図１７に示されるように、基板１０１上にフォトレジスト１２１ａを形成し写真製版により部分的に開口させた後に、上方から低濃度のＢを注入し低濃度領域１５２を形成する。これにより、基板１０１上のうちフォトレジスト１２１ａが開口された領域に低濃度注入領域１５２（活性領域５００の全部）が部分的に形成される。
【００３９】
次に、図１８に示されるように、フォトレジスト１２１ａを除去して、基板１０１上にフォトレジスト１２１ｂを形成し写真製版により部分的に開口させた後に、上方から低濃度のＰを注入し低濃度領域１５３を形成する。これにより、基板１０１上のうちフォトレジスト１２１ｂが開口された領域に低濃度注入領域１５３（活性領域６００の全部）が部分的に形成される。
【００４０】
低濃度領域１５２，１５３は、上述したように、コンタミから保護される必要がある。本実施の形態においては、後の工程において、低濃度領域１５２，１５３に、フォトレジスト１３２を用いてコンタミ保護膜１３３を形成する。従って、このフォトレジスト１２１ａ，１２１ｂを形成するためにそれぞれ用いられたマスクは、フォトレジスト１３２を形成するために用いることが可能である（すなわち、フォトレジスト１２１ａを形成するために用いられたマスクとフォトレジスト１２１ｂを形成するために用いられたマスクとを組み合わせることにより、フォトレジスト１２１とはポジ−ネガ型が逆のフォトレジスト１３２を形成することが可能である）。すなわち、低濃度領域１５２，１５３は、本発明に係る第一領域に対応する。
【００４１】
次に、図１９に示されるように、フォトレジスト１２１を除去して、基板１０１上にフォトレジスト１２４を形成し写真製版により部分的に開口させた後に、上方からＮ2およびＡｓを注入しＬＤＤ領域１２５を形成する。これにより、基板１０１上のうちフォトレジスト１２４が開口され且つゲート電極１１３が配置されていない領域（ｐＭＯＳ領域２０１のｐウェル１０６のゲート電極１１３外側）にＬＤＤ領域１２５が部分的に形成される。
【００４２】
次に、図２０に示されるように、フォトレジスト１２４を除去して、基板１０１上にＴＥＯＳ膜１３１を厚み１０００Å以上で全面的に形成する。なお、このＴＥＯＳ膜１３１は、後の工程において、サイドウォール１１４およびコンタミ保護膜１３３を形成するためのものである。また、ＴＥＯＳに限らず、ＮＳＧ等からなる他の酸化膜を用いてもよい。
【００４３】
次に、図２１に示されるように、ＴＥＯＳ膜１３１上にフォトレジスト１３２を形成し写真製版により部分的に残るように除去する。このフォトレジスト１３２は、上述したようにフォトレジスト１２１ａ，１２１ｂを形成するためのマスクを流用して形成できるので、フォトレジスト１２１ａ，１２１ｂ，１３２は、２種類のマスクにより形成が可能である。これにより、マスクの種類を低減し製造コストを低減することが可能となる。
【００４４】
次に、図２２に示されるように、ＴＥＯＳ膜１３１を、フォトレジスト１３２直下を除きエッチバックする。これにより、フォトレジスト１３２直下にコンタミ保護膜１３３が形成されるとともに、ゲート電極１１３の側面にサイドサイドウォール１１４が形成される。すなわち、ゲート酸化膜１１２とゲート電極１１３とサイドサイドウォール１１４とからなるゲート構造１１１が形成される。なお、本実施の形態においては、コンタミ保護膜１３３が形成される領域（すなわち低濃度領域１５２，１５３）は、シリサイド化されない領域と一致するものとする。従って、このコンタミ保護膜１３３は、後の工程において、シリサイド領域を形成するためのシリサイド保護膜としても機能する。
【００４５】
次に、図２３に示されるように、フォトレジスト１３２を除去して、基板１０１上にフォトレジスト１３４を形成し写真製版により部分的に開口させた後に、上方から高濃度のＰおよびＡｓを注入しｎ＋ソースドレイン領域１３５（第二領域）を形成する。これにより、基板１０１上のうちフォトレジスト１３４が開口され且つゲート構造１１１が配置されていない領域（図１９においてＬＤＤ領域１２５が形成される領域と同じ）にｎ＋ソースドレイン領域１３５が部分的に形成される。
【００４６】
次に、図２４に示されるように、基板１０１上にフォトレジスト１４１を形成し写真製版により部分的に開口させた後に、上方からＢＦ2+を注入しｐ＋ソースドレイン領域１４２を形成する。これにより、基板１０１上のうちフォトレジスト１４１が開口され且つゲート構造１１１およびコンタミ保護膜１３３が配置されていない領域（ｎＭＯＳ領域２０２のｎウェル１０４のゲート電極１１３外側）にｐ＋ソースドレイン領域１４２が形成される。
【００４７】
次に、図２５に示されるように、フォトレジスト１４１を除去した後に、上方からＴｉＮやＣｏ等のシリサイド材料をスパッタにより添加する。これにより、基板１０１のうちコンタミ保護膜１３３が形成されていない領域にシリサイド領域（図示しない）が形成される。上述したように、本実施の形態においては、コンタミから保護すべき領域とシリサイド化されない領域とが一致しているので、コンタミ保護膜１３３がシリサイド保護膜としても機能する。従って、２種類のマスクにより形成されるフォトレジスト１３２を用いて、コンタミ保護およびシリサイド保護の両方を行うことが可能となる。これにより、マスクの種類を低減し製造コストを低減することが可能となる。
【００４８】
このように、本実施の形態に係る半導体装置の製造方法においては、実施の形態１に係るｐ−オフセット領域１２２および拡散領域１２３に限らず、その他の一般的な低濃度注入領域である活性領域５００，６００においても、実施の形態１を適用している。これにより、実施の形態１と同様の効果を奏する。
【００４９】
なお、上述においては、２種類の低濃度注入領域１５２，１５３を別々の工程で形成する場合について説明したが、２種類に限らず、３種類以上の低濃度注入領域を別々の工程で形成してもよい（勿論、１種類の低濃度注入領域を一工程で形成してもよい）。このような場合であっても、ｎ種類の低濃度注入領域を形成するために用いられたｎ種類のマスクそれぞれを組み合わせることにより、コンタミ保護膜１３３を形成するために用いることが可能である。
【００５０】
また、実施の形態１〜２においては、コンタミ保護膜１３３を、シリサイド領域や低濃度注入領域（ｐ−オフセット領域１２２、拡散領域１２３、および低濃度注入領域１５２，１５３）と共通のマスクを用いて形成する場合について説明したが、これに限らず、コンタミ保護膜１３３を、シリサイド領域や低濃度注入領域と別々のマスクを用いて別々の工程で形成してもよい。
【図面の簡単な説明】
【００５１】
【図１】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１３】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１４】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１５】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１６】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１７】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１８】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１９】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２０】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２１】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２２】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２３】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２４】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２５】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００５２】
１０１  基板、１０２  素子分離膜、１０３，１０５，１２１，１２４，１３２，１３４，１４１  フォトレジスト、１０４  ｎウェル、１０６  ｐウェル、１１１  ゲート構造、１１２  ゲート酸化膜、１１３  ゲート電極、１１４  サイドウォール、１２２  ｐ−オフセット領域、１２３  拡散領域、１２５  ＬＤＤ領域、１３１  ＴＥＯＳ膜、１３３  コンタミ保護膜、１３５  ｎ＋ソースドレイン領域、１４２  ｐ＋ソースドレイン領域、１５２，１５３  低濃度領域、２００  ＣＭＯＳ領域、２０１  ｐＭＯＳ領域、２０２  ｎＭＯＳ領域、３００  ＨＶｐＭＯＳ領域、４００  抵抗領域、５００，６００，７００  活性領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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