(57)【要約】【課題】比較器のしきい値がVref／４未満で変動してもオーバーレンジ表示に異常が生じることがないようにしたパイプライン型Ａ／Ｄ変換器を提供する。【解決手段】第１ステージと第２ステージを有し±Vrefの電圧範囲でＡ／Ｄ変換を行うパイプライン型Ａ／Ｄ変換器において、第１ステージの出力電圧Voutが比較器２１〜２４で決まる４分割電圧領域の最高電圧領域を超えたとき出力を能動にする比較器２４と、該４分割電圧領域の最低電圧領域を下回ったとき出力を能動にする比較器２５とを設け、第１ステージの入力電圧Vinが比較器１２，１３で決まる３分割電圧領域の最高電圧領域に属し、且つ比較器２４が能動になったとき、又は、第１ステージの入力電圧Vinが前記３分割電圧領域の最低電圧領域に属し、且つ前記比較器２５の出力が能動になったとき、オーバーレンジ表示を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
±Vrefの電圧範囲を３つに分割した３分割電圧領域のいずれに入力電圧が属するかに応じて１．５ビットのデジタル出力信号を出力するとともに前記入力電圧の２倍の電圧にVrefを加算した出力電圧、前記入力電圧の２倍の出力電圧、又は前記入力電圧の２倍の電圧からVrefを減算した出力電圧を出力する第１ステージと、±Vrefの電圧範囲を４つに分割した４分割電圧領域のいずれに前記第１ステージの前記出力電圧が属するかに応じて２ビットのデジタル出力信号を出力する第２ステージと、前記第１ステージの前記デジタル出力信号を所定時間だけ遅延した信号と前記第２ステージの前記デジタル出力信号とを加算して３ビットのデジタル信号を出力する加算器と、を備えるパイプライン型Ａ／Ｄ変換器において、
前記第１ステージの前記出力電圧が前記４分割電圧領域の最高電圧領域を超えたとき出力を能動にする第１の検出手段と、前記第１ステージの前記出力電圧が前記４分割電圧領域の最低電圧領域を下回ったとき出力を能動にする第２の検出手段とを設け、
前記第１ステージの前記入力電圧が前記３分割電圧領域の最高電圧領域に属し、且つ前記第１の検出手段の出力が能動になったとき、又は、前記第１ステージの前記入力電圧が前記３分割電圧領域の最低電圧領域に属し、且つ前記第２の検出手段の出力が能動になったとき、オーバーレンジを示すことを特徴とするパイプライン型Ａ／Ｄ変換器。
【請求項２】
請求項１に記載のパイプライン型Ａ／Ｄ変換器において、
前記第１ステージの前段に前記第１ステージと同じ構成のステージを、前段の出力電圧が後段の入力電圧となるようにｎ段縦続接続し、
前記加算器を前記ｎ段の各ステージのデジタル出力信号および前記第１ステージの前記デジタル出力信号をそれぞれ所定時間だけ遅延した信号と前記第２ステージの前記デジタル出力信号とを加算して３＋ｎビットのデジタル信号を出力する加算器に置き換え、
前記ｎ段の各ステージおよび前記第１ステージの前記入力電圧が前記３分割電圧領域の最高電圧領域に属し、且つ前記第１の検出手段の出力が能動になったとき、又は、前記ｎ段の各ステージおよび前記第１ステージの前記入力電圧が前記３分割電圧領域の最低電圧領域に属し、且つ前記第２の検出手段の出力が能動になったとき、オーバーレンジを示すことを特徴とするパイプライン型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーバーレンジ表示機能について改良を図ったパイプライン型Ａ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
パイプライン型Ａ／Ｄ変換器は、高速且つ低消費電力のＡ／Ｄ変換器として、近年多く採用されている（例えば、非特許文献１参照）。このパイプライン型Ａ／Ｄ変換器は、通常では、１．５ビットパイプライン型Ａ／Ｄ変換ステージと呼ばれる回路ブロックを複数段縦続接続し、最終段として２ビット全並列Ａ／Ｄ変換ステージを接続することで構成される。ここでは、簡単のために、１．５ビットパイプライン型Ａ／Ｄ変換ステージを１段とした回路構成を示す。
【０００３】
図７はそのパイプライン型Ａ／Ｄ変換器の構成を示す図であり、第１処理部１０、遅延回路１１、比較器１２，１３により第１ステージが構成され、第２処理部２０、比較器２１〜２３により第２ステージ（最終ステージ）が構成される。３０は第１処理部１０と第２処理部２０から出力するデジタル値を加算する加算器である。Vref、−VrefはＡ／Ｄ変換器の正負の基準電圧であり、Ａ／Ｄ変換の処理はこの基準電圧のレンジ内で行われる。第１ステージの比較器１２にはVref／４のしきい値電圧が、比較器１３には−Vref／４のしきい値電圧が、それぞれ設定されている。１．５ビットパイプライン型Ａ／Ｄの長所のひとつは、比較器の精度に対する要求がゆるいことであり、比較器に設定されたしきい値に対して、±Vref／４未満のオフセットがあっても正常に演算を継続できる。第２ステージの比較器２１にはVref／２のしきい値電圧が、比較器２１には０のしきい値電圧が、比較器２１には−Vref／２のしきい値電圧が、それぞれ設定されている。
【０００４】
第１ステージでは、入力するアナログ電圧Vinを受けて、次の(1)、(2)の式に応じたアナログ出力Voutおよび１．５ビットのデジタル出力Dout１を出力する。
Vout  ＝ ２Vin−Vref    （Vref／４＜Vin）
＝ ２Vin          （−Vref／４≦Vin≦Vref／４）
＝ ２Vin＋Vref    （−Vref／４＜Vin）                      (1)
Dout１＝ １０          （Vref／４＜Vin）
＝ ０１          （−Vref／４≦Vin≦Vref／４）
＝ ００          （−Vref／４＜Vin）                      (2)
つまり、入力電圧Vinが、±Vrefの電圧範囲を３つに分割した３分割電圧領域のいずれに属するかで、アナログ電圧Voutとデジタル出力Dout１が決まる。
【０００５】
第２ステージでは、第１ステージからの出力電圧Voutによって、次の(3)の式に応じた２ビットのデジタル出力Dout２を出力する。
Dout２＝ １１           （Vref／２≦Vout）
＝ １０            (０≦Vout＜Vref／２）
＝ ０１            (−Vref／２≦Vout＜０）
＝ ００           （Vout＜−Vref／２）                    (3)
つまり、出力電圧Voutが、±Vrefの電圧範囲を４つに分割した４分割電圧領域のいずれに属するかで、デジタル出力Dout２が決まる。
【０００６】
１．５ビットのデジタル出力Dout１はクロックの半サイクル分だけ遅延回路１１で遅延を受けてから加算器３０に入力し、２ビットのデジタル出力Dout２はそのまま加算器３０に入力し、ここで加算される。この結果、入力アナログ電圧Vinに応じて、図８に示すような３ビットのデジタル出力Doutが加算器３０から得られる。
【０００７】
一方、昨今のＡ／Ｄ変換器では、後段回路の信号処理の関係で、入力信号がそのＡ／Ｄ変換器の入力レンジを超えた場合に、オーバーレンジ（ＯＲ）と呼ばれる信号を出して、これを後段回路に知らせることが行われている。
【０００８】
オーバーレンジ機能の実装は原理的には容易であり、図９に示すように、Ａ／Ｄ変換器への入力電圧Vinの上限値（Vref）ならびに下限値（−Vref）をしきい値とする比較器１４，１５を追加し、その２つの比較器１４，１５と入力電圧Vinとの比較結果の論理和を論理和回路１６でとるよう構成すればよい。
【０００９】
なお、パイプライン型Ａ／Ｄ変換器では、１ステージ毎にクロックの半サイクル分の遅延が生じるため、オーバーレンジ表示は、パイプラインの段数に等しい遅延をかけた後に出力される。図９のようにオーバーレンジ表示を構成した場合、そのオーバーレンジ表示ＯＲは、図１０に示すように、入力電圧Vinが上限値（Vref）を超え、又は下限値（−Vref）を下回ったとき、「１」になる。
【非特許文献１】T.B.Cho,P.R.Gray,"A 10b,20Msample/s,35mW Pipeline A/D Converter",IEEE JOURNAL OF SOLID-STATE CIRCUIT,VOL.30,NO.3,MARCH 1995
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来構成のオーバーレンジ機能は、若干の回路追加により簡便に実現できるが、比較器のオフセットエラーに着目したとき、問題が生じることがある。特に、１．５ビットパイプラインＡ／Ｄ変換の第１ステージの比較器１２，１３には±Vref／４のオフセットエラーが許容されており、オーバーレンジ表示用の比較器１４，１５にも同程度のオフセットエラーが存在しうると考えられる。
【００１１】
ここで、一例として、各比較器に図１１に示したようなオフセットが存在しているとする。すなわち、比較器１４ではしきい値がVrefであるべきところが０．７８Vref（Vref／４以内）になっており、比較器２１ではしきい値がVref／２であるべきところが０．７０Vref（Vref／４以内）になっているとする。
【００１２】
このような場合、入力電圧Vinとして０．８Vrefの電圧が入力したとすると、比較器１２〜１５の出力は「１」となり、第１ステージの第１処理部１０のデジタル出力Dout１は「１０」となる。また、出力電圧Voutは、
Vout＝２×０．８Vref−Vref＝０．６Vref                      (4)
となる。このとき、比較器２１のしきい値は、０．７０Vrefになっていても、その比較器２１の出力は「０」となり、比較器２２，２３の出力が「１」となる。よって、第２ステージの第２処理部２０からのデジタル出力Dout２は、「１０」となる。このため、加算器３０の出力は「１１０」となる。
【００１３】
ところが、このときは、上記のように比較器１４の出力が「１」になるので、論理和回路１６の出力が「１」になり、オーバーレンジ表示が行われることになる。すなわち、図１２に示すように、Ａ／Ｄ変換のデジタル出力Doutが上いっぱいの「１１１」にまでなっていないのにも拘わらず、オーバーレンジ表示が行なわれるという矛盾が発生する。
【００１４】
本発明の目的は、比較器のしきい値がVref／４未満で変動してもオーバーレンジ表示に異常が生じることがないようにしたパイプライン型Ａ／Ｄ変換器を提供することである。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、請求項１にかかる発明は、±Vrefの電圧範囲を３つに分割した３分割電圧領域のいずれに入力電圧が属するかに応じて１．５ビットのデジタル出力信号を出力するとともに前記入力電圧の２倍の電圧にVrefを加算した出力電圧、前記入力電圧の２倍の出力電圧、又は前記入力電圧の２倍の電圧からVrefを減算した出力電圧を出力する第１ステージと、±Vrefの電圧範囲を４つに分割した４分割電圧領域のいずれに前記第１ステージの前記出力電圧が属するかに応じて２ビットのデジタル出力信号を出力する第２ステージと、前記第１ステージの前記デジタル出力信号を所定時間だけ遅延した信号と前記第２ステージの前記デジタル出力信号とを加算して３ビットのデジタル信号を出力する加算器と、を備えるパイプライン型Ａ／Ｄ変換器において、前記第１ステージの前記出力電圧が前記４分割電圧領域の最高電圧領域を超えたとき出力を能動にする第１の検出手段と、前記第１ステージの前記出力電圧が前記４分割電圧領域の最低電圧領域を下回ったとき出力を能動にする第２の検出手段とを設け、前記第１ステージの前記入力電圧が前記３分割電圧領域の最高電圧領域に属し、且つ前記第１の検出手段の出力が能動になったとき、又は、前記第１ステージの前記入力電圧が前記３分割電圧領域の最低電圧領域に属し、且つ前記第２の検出手段の出力が能動になったとき、オーバーレンジを示すことを特徴とする。
請求項２にかかる発明は、請求項１に記載のパイプライン型Ａ／Ｄ変換器において、前記第１ステージの前段に前記第１ステージと同じ構成のステージを、前段の出力電圧が後段の入力電圧となるようにｎ段縦続接続し、前記加算器を前記ｎ段の各ステージのデジタル出力信号および前記第１ステージの前記デジタル出力信号をそれぞれ所定時間だけ遅延した信号と前記第２ステージの前記デジタル出力信号とを加算して３＋ｎビットのデジタル信号を出力する加算器に置き換え、前記ｎ段の各ステージおよび前記第１ステージの前記入力電圧が前記３分割電圧領域の最高電圧領域に属し、且つ前記第１の検出手段の出力が能動になったとき、又は、前記ｎ段の各ステージおよび前記第１ステージの前記入力電圧が前記３分割電圧領域の最低電圧領域に属し、且つ前記第２の検出手段の出力が能動になったとき、オーバーレンジを示すことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、第１ステージの入力電圧が３分割電圧領域の最高電圧領域に属し、且つ第１ステージの出力電圧が４分割電圧領域の最高電圧領域を超えたとき、又は、第１ステージの入力電圧が３分割電圧領域の最低電圧領域に属し、且つ第１ステージの出力電圧が４分割電圧領域の最低電圧領域を下回ったとき、オーバーレンジを示すので、４分割電圧領域の識別、３分割電圧領域の識別に比較器を使用するとき、その比較器のしきい値が±Vref／４の範囲で変動してもオーバーレンジ表示に異常が生じることがない。
【発明を実施するための最良の形態】
【００１７】
[第１の実施例]
本発明の第１の実施例を図１および図２を用いて説明する。図１は第１の実施例のパイプライン型Ａ／Ｄ変換回路の構成を示すブロック図で、図７で説明したものと同じものには同じ符号を付けた。本実施例では、第２ステージにおいて、第１ステージの第１処理部１０から出力する出力電圧Voutを入力する比較器２４，２５を追加し、比較器２４にはVrefのしきい値を設定し、比較器２５には−Vrefのしきい値を設定する。
【００１８】
そして、図２に示すように、比較器１２の出力Ｃをクロックの半クロック分だけ遅延する遅延回路４１を介した信号と比較器２４の出力Ａを論理積回路４３に入力し、また、比較器１３の出力Ｄをクロックの半クロック分だけ遅延する遅延回路４２を介した信号と比較器２５の出力Ｂを論理積回路４４に入力し、両論理積回路４３，４４の出力を論理和回路４５に入力して、その論理和回路４５の出力からオーバーレンジ表示ＯＲの信号を取り出すようにした。
【００１９】
以上から、オーバーレンジ表示ＯＲが行われる条件は、次の(5)、(6)式
Vin＞Vref／４、且つVout＞Vref                            (5)
Vin＜−Vref／４、且つVout＜−Vref                        (6)
のいずれかを満足するときとなる。このとき、比較器１２，１３，２４，２５のしきい値を、それぞれRef１２（正常時はVref／４）、Ref１３（正常時は−Vref／４）、Ref２４（正常時はVref）、Ref２５（正常時は−Vref）とすると、式(5)、(6)は式(1)をも考慮すると、次の式(7)、(8)になる。ただし、Ref１２＞０、Ref１３＜０の条件は満足するものとする。
Vin＞Ref１２、且つVin＞（Ref２４＋Vref）／２            (7)
Vin＜Ref１３、且つVin＜−（Ref２５＋Vref）／２          (8)
【００２０】
この条件のとき、比較器１２，１３，２４，２５のしきい値Ref１２、Ref１３、Ref２４、Ref２５が正常時の値から±Vref／４未満の範囲で変動しても、加算器３０のデジタル出力Doutは、(7)式のときは必ず「１１１」、(8)式のときは必ず「０００」となる。図３にその真理値を示した。
【００２１】
[第２の実施例]
図４は本発明の第２の実施例のパイプライン型Ａ／Ｄ変換回路の構成を示すブロック図である。ここでは、第１ステージと同じ構成のステージを前段ステージとして接続した。第１処理部１０’、比較器１２’、１３’は第１処理部１０、比較器１２，１３と同じであるが、遅延回路１１’は１クロック分の遅延を持つ。加算器３０’は、前段ステージから１．５ビットのデジタル出力Dout１’、第１ステージから１．５ビットのデジタル出力Dout１、および第２ステージから２ビットのデジタル出力Dout２を取り込み、これを加算して４ビットのデジタル出力Doutを出力する。
【００２２】
そして、オーバーレンジ表示のために、図５に示すように、比較器１２’の出力Ｅを１クロック分だけ遅延する遅延回路４６を介した信号と、比較器１２の出力Ｃを半クロック分だけ遅延する遅延回路４１を介した信号と、比較器２４の出力Ａとを論理積回路４３’に入力し、また、比較器１３’の出力Ｆを１クロック分だけ遅延する遅延回路４７を介した信号と、比較器１３の出力Ｄを半クロック分だけ遅延する遅延回路４２を介した信号と、比較器２５の出力Ｂとを論理積回路４４’に入力し、両論理積回路４３’，４４’の出力を論理和回路４５に入力して、その論理和回路４５の出力からオーバーレンジ表示ＯＲの信号を取り出すようにした。
【００２３】
以上から、オーバーレンジ表示ＯＲが行われる条件は、次の(9)、(10)式
Vin’＞Vref／４、Vin＞Vref／４、且つVout＞Vref                    (9)
Vin’＜−Vref／４、Vin＜−Vref／４、且つVout＜−Vref              (10)
のいずれかを満足するときとなる。このとき、比較器１２，１３，１２’，１３’，２４，２５のしきい値を、それぞれRef１２（正常時はVref／４）、Ref１３（正常時は−Vref／４）、Ref１２’（正常時はVref／４）、Ref１３’（正常時は−Vref／４）、Ref２４（正常時はVref）、Ref２５（正常時は−Vref）とすると、式(9)、(10)は式(1)をも考慮すると、次の式(11)、(12)になる。ただし、Ref１２＞０、Ref１３＜０、Ref１２’＞０、Ref１３’＜０の条件は満足するものとする。
Vin’＞Ref１２’、Vin＞Ref１２、且つVin＞（Ref２４＋Vref）／２      (11)
Vin’＜Ref１３’、Vin＜Ref１３、且つVin＜−（Ref２５＋Vref）／２    (12)
【００２４】
この条件のとき、比較器１２，１３，１２’，１３’，２４，２５のしきい値Ref１２、Ref１３、Ref１２’、Ref１３’、Ref２４、Ref２５が正常時の値から±Vref／４未満の範囲で変動しても、加算器３０’のデジタル出力Doutは、(11)式のときは必ず「１１１１」、(12)式のときは必ず「００００」となる。図６にその真理値を示した。
【００２５】
なお、図４の前段ステージの更に前段に任意の段数だけ同様のステージ（第１ステージ）を追加して、前段の出力電圧が後段の入力電圧となるように縦続接続し、ビット数を増大して分解能を向上させる場合でも、本実施例と同様に展開することにより、正常なオーバーレンジ表示を行うことが可能となる。このとき、遅延回路１１は前段になるほど半クロック分づつその遅延時間が長くなる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施例のパイプライン型Ａ／Ｄ変換器の構成を示すブロック図である。
【図２】図１におけるオーバーレンジ表示用の回路のブロック図である。
【図３】図１のＡ／Ｄ変換器の真理値の説明図である。
【図４】本発明の第２の実施例のパイプライン型Ａ／Ｄ変換器の構成を示すブロック図である。
【図５】図４におけるオーバーレンジ表示用の回路のブロック図である。
【図６】図４のＡ／Ｄ変換器の真理値の説明図である。
【図７】従来の一般的なパイプライン型Ａ／Ｄ変換器の構成を示すブロック図である。
【図８】図７のＡ／Ｄ変換器の真理値の説明図である。
【図９】従来のオーバーレンジ機能付きのパイプライン型Ａ／Ｄ変換器の構成を示すブロック図である。
【図１０】図９のＡ／Ｄ変換器の真理値の説明図である。
【図１１】従来のオーバーレンジ表示付きのパイプライン型Ａ／Ｄ変換器の問題点指摘のための構成を示すブロック図である。
【図１２】図１１のＡ／Ｄ変換器の真理値の説明図である。
【符号の説明】
【００２７】
１０、１０’：第１処理部、１１，１１’：遅延回路、１２〜１５，１２’，１３’：比較器、１６：論理和回路
２０：第２処理部、２１〜２５：比較器
３０，３０’：加算器
４１，４２，４６，４７：遅延回路、４３，４４，４３’，４４’：論理積回路、４５：論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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