(57)【要約】【課題】アクセスライン（例：ビットライン）間の容量性結合を低減した二重ポートＳＲＡＭを提供する。【解決手段】本発明は、ビットライン２２と１８、２１と１９間を一定電圧のシルード用ランナー５１，５３でシールドする。このシルード用ランナー５１，５３は、レベル間の相互接続を介して接地電圧あるいは電源電圧に接続される。ワードライン１１，１２もまた同様な方法によりシールドされる。【選択図】図３
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【特許請求の範囲】
【請求項１】
ｘ−ｙ方向にアクセスラインを具備したメモリセルにおいて、
（Ａ）ｘ方向にのびる読出用ワードラインおよび書込用ワードラインと、
（Ｂ）ｘ−ｙ平面のｙ方向にのびる一対の第１の書込用ビットラインおよびｘ−ｙ平面のｙ方向にのびる一対の第２の読出用ビットラインと、
ここで、前記書込用ビットラインの各々は、前記読出用ビットラインの１つに隣接し、
（Ｃ）前記一対の書込用ビットラインの各々と隣接する読出用ビットラインの間にのびる前記ｘ−ｙ平面のビットラインシールド用ランナーと、
（Ｄ）前記シールド用ランナーを固定電位に接続する手段と、
を有することを特徴とするメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＡＭデバイスに関し、特に複数のアクセスライン対を具備する、マルチポートのＳＲＡＭデバイスに関する。
【背景技術】
【０００２】
二重ポートのＳＲＡＭセルが従来のＳＲＡＭデバイスと異なる点は、第２の読出または書込（またはその両方）用のパスがセルに接続できるよう設計された第２の組のアクセスデバイス（例：トランジスタ）を有する点である。セルは、シリコン基板と同一レベル上に配置されたすべてのアクセスデバイスと同一平面状にある。これは、各セルに対しすべての相互接続の少なくとも一部が共通の相互接続レベルを占有する必要があることを意味する。デバイスが小さくなるにつれて、導体間のスペースも小さくなり、その結果ランナー（導体）間のクロストークが設計上問題となっている。この問題は同一セル領域内に、第２の対のアクセスランナーを有するデュアルポートデバイスにおいて特に顕著である。
【０００３】
通常の二重ポートＳＲＡＭにおいては、この第２の対のアクセスラインはビットラインである。このセルに対する相互接続構造のレイアウトは、セルごとに４本のビットラインと２本のワードラインとを具備する点で非対称である。あるデザインルールで最小のセルサイズを維持するためには、４本のビットラインがもっとも近接して配置される。ワードラインは広がって配置され好ましくない容量性の相互作用は回避される。しかし、電気的な観点からすると、ビットライン間のスペースは、読出用のビットラインの電圧は比較的小さいが書込用ビットラインの電圧の振れは両方とも大きいため、必要とされる程広くはない。かくして好ましくない容量性結合にもっとも敏感なラインは、他のライン（通常書込用ビットライン）に近接して配置された読出用ビットラインである。
【０００４】
二重ポートのＳＲＡＭにおいて、近接して配置されたランナー間の容量性結合を減らす手段により、セルの寸法の最適化が図られ設計の自由度が増す。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、アクセスライン間の容量性結合を低減した二重ポートＳＲＡＭを提供することである。このアクセスラインはビットラインである。
【課題を解決するための手段】
【０００６】
本発明は、ビットラインを一定電圧のランナーでシールドする。このランナーは、レベル間の相互接続を介して接地電圧あるいは電源電圧に接続される。そのため、セル内では「デッドエンド」となっている。ワードラインもまた同様な方法によりシールドされる。
【発明を実施するための最良の形態】
【０００７】
図１に、読出用ワードライン１１と書込用ワードライン１２とを具備するセルのレイアウトを示す。ＶＤＤは１４でＶＳＳは１５で示される。第一対のビットラインは図の左側から第１書込ビットライン１８と第１読出ビットライン１９でアクセスされる。第２対のビットラインは、第２書込ビットライン２１と第２読出ビットライン２２で図の右側からアクセスされる。３１〜３９は、８個のトランジスタを示す。同図においては、トランジスタ３１、３２は、ｐチャネルデバイスであり、残りのトランジスタ３３〜３９は、ｎチャネルデバイスである。これらのトランジスタの構造は従来公知のものであり、セルの設計もまた従来公知のものである。これらのセルの設計的特徴は詳述しないが、その理由は本発明は、セルの相互接続に関するものだからである。
【０００８】
図１の回路のセルのレイアウトを図２に示す。ビットラインとワードラインとＶＤＤとＶＳＳのラインの相互接続のみを示す。同図においてこれらの相互接続は、第２次と第３次の金属レベルで行われる。第０次の金属レベルは、ゲートレベルであり、第１次の金属レベルは、ソース／ドレインの相互接続レベルである。本発明の解決すべき問題は、第２次金属レベルで表れる。もっとも厳しい結合問題は、図２に示すようにビットラインで発生する。アクセスラインは、図１と同一番号を付している。接点パッド２５が点線で示されている。第２読出ビットライン２２と第１書込ビットライン１８と第１読出ビットライン１９と第２書込ビットライン２１が容量性結合の影響をもっとも受けやすい。
【０００９】
これらの問題は本発明によれば、容量性結合の影響をもっとも受けやすいビットライン間に、シールド用ランナーを付加しこのシールド用ランナーを一定電位（例えばＶＤＤまたはＶＳＳ）に維持することにより解決される。これを行うレイアウトを図３に示す。図３では図２と同一番号を用いた。かくして付加されたビットラインシールドは、５１で示され、第２読出ビットライン２２と第１書込ビットライン１８との間のシールドとして機能し、別のビットラインシールド５３は、第１読出ビットライン１９と第２書込ビットライン２１との間のシールドとして機能する。これらのシールド用ランナー５１，５３は、ビットラインと同一構造を有し、同一プロセスのステップを用いて、同一金属レベル上に形成される。
【００１０】
かくして、これらのシールド用ランナー５１，５３を形成するのに余分な処理ステップは必要とされない。接点用パッド５５により、シールド用ランナー５１，５３をＶＤＤまたはＶＳＳへレベル間相互接続することが可能となる。ＶＤＤまたはＶＳＳは、シールド用ランナー５１，５３に接続されたセル構造内の定電位である。しかし固定電位を有する他のノードも用いることができる。
【００１１】
図２と図３を比較すると、セルの寸法とセル全体の設計は変化していないことがわかる。多くのセルの設計においては、シールド用ランナー５１，５３のスペースは、セルのデザイン内に組み込まれている。すなわちビットラインは、デザインルールで許されるよりも間をあけて配置され、それによりライン間の過剰な容量性結合を回避している。このような場合ビットラインのスペースは、本発明のシールド用ランナー５１，５３を用いることにより小さくなる。
【００１２】
図面からわかるように、接点パッド５５はデッドエンドのシールド用ランナー５１，５３を利用するため、再配置される。図に示された配置においては、隣接するビットライン１８，１９，２１，２２の５０％以上がシールドされている。別法として、シールド用ランナー５１，５３は、ビットライン１８，１９，２１，２２の全長にわたって伸び、ビットライン全長をシールドしてもよい。
【００１３】
同様なアプローチを用いて、ワードライン１１，１２も電気的にシールドすることができる。容量性結合の問題は、ワードラインのクロストークではあまり厳しくはないが、ある種の回路設計では、ワードラインにおいて本発明により利点がある。
【００１４】
比較のために標準のワードラインレイアウトを図４に示す。このレイアウトは、本発明の一実施例のデバイスの構造においては、第３次金属レベル用である。しかし必要によっては、アクセスラインの構造を反転して、ワードラインを第２じ金属レベルに、ビットラインを第３次金属レベルにパターン化することもできる。図４で用いられた参照番号は、図１〜３と同一部品を示す。
【００１５】
読出用ワードライン１１は書込用ワードライン１２に隣接しており、ＶＤＤバスは１４で、ＶＳＳバスは１５で示される。本発明によるワードライン１１，１２にシールドを施したものを図５に示し、同図においてはワードラインはＶＤＤに接続されたシールド用ランナー４１によりシールドされている。ワードラインの接点パッド４２は、シールド用ランナーを収納し、効率的なレイアウトを提供するために修正が施されている。図５のセルの全体サイズは、図４のセルと同じである。
【００１６】
ビットライン電極間の相互キャパシタンスと、ビットラインから接地への全キャパシタンスを測定することにより、シールドされていないセル構造とシールドされたセル構造の結合キャパシタンスと負荷キャパシタンスの両方を比較することができる。
【００１７】
測定は、本発明の標準的なデバイスで、その大きさが１３ｍｍ×１４ｍｍで、実際のものの約２２００倍で、比誘電率Ｋが大きい流体を誘電媒体として用いて行った。この方法は、ブリッジ装置を用いて正確に比較測定を行うために十分すぎる以上のキャパシタンスの換算値を与える。エチレングリコールとグリセロールの両方を用いて参照用に測定を行った。これにより比誘電率が４４（標準的な値に近い）となる。
【００１８】
この２つの条件は、第１次金属レベルと第２次金属レベルの層の下であるが接地基板より上のすべての層と構造体の影響を考慮に入れることを特徴とする。これは、接地面を効果的に上げるプレートを挿入することにより行われた。接地面はどこかに入らなければならない。これら２つの条件をｎｅａｒ条件とｆａｒ条件とする。
【００１９】
以下の表１〜３は、絶対測定値と相対的な効果（影響）とを表す。
表１      絶対測定値
-----------------------------------------------------------------------
従来のセル（pf）              本発明のセル（pf）
-----------------------------------------------------------------------
キャップ      ｆａｒ      ｎｅａｒ        ｆａｒ      ｎｅａｒ
全キャパ      ２６．０    ２８．０        ２８．０    ２９．５
相互キャパ    ０．６５    ０．４２        ０．３４    ０．２８
-----------------------------------------------------------------------
表２              絶対的な差（pf）
-----------------------------------------------------------------------
キャップ        ｆａｒ      ｎｅａｒ
全キャパ        ２．０        １．５
相互キャパ    −０．３２    −０．１４
-----------------------------------------------------------------------
表３              相対的な差（pf）
-----------------------------------------------------------------------
キャップ        ｆａｒ      ｎｅａｒ
全キャパ        ７．７％      ５．４％
相互キャパ  −４８．５％  −３３．３％
-----------------------------------------------------------------------
【００２０】
表３から明らかなように、シールド用ランナーを加えることにより接地に対する全キャパシタンスの増加よりもはるかに大きな相互キャパシタンスの減少がみられる。この絶縁性の改良は、３０〜５０％のオーダーである。全キャパシタンスの影響は、書込ビットラインのドライバの強度を増加させることにより容易に解決できる。読出用ビットラインの負荷の５〜８％の増加は、読出パスの遅延が若干増加することあるいはセンス増幅器のゲインを増加させることになる。
【００２１】
本発明は、二重ポートのメモリデバイスを例に説明したが、マルチポートのデバイスすなわち３個以上のポートあるいは各セルに接続される３対以上のアクセスラインが有るようなものにも同様に適用できる。
【００２２】
本発明は、一対の隣接する導体に適用する場合に利点があり、その導体のうちの一方の導体は、セル駆動信号を搬送し（通常セル内にデータを書き込む）、他方の導体は、セル内のある状態を反映するセルからの信号を搬送する。これらの信号は大きく異なった信号強度を有し、有害なクロストークに感受性を有する。
【図面の簡単な説明】
【００２３】
【図１】二重ポートのＳＲＡＭの回路図。
【図２】標準のビットライン配置を示すＳＲＡＭセルのレイアウト図。
【図３】本発明の一実施例によるビットラインシールドを表すＳＲＡＭセルのレイアウト図。
【図４】標準のワードライン配置を表すＳＲＡＭセルのレイアウト図。
【図５】本発明によるワードラインシールドを表すＳＲＡＭセルのレイアウト図。
【符号の説明】
【００２４】
１１  読出用ワードライン
１２  書込用ワードライン
１４  ＶＤＤバス
１５  ＶＳＳバス
１８  第１書込ビットライン
１９  第１読出ビットライン
２１  第２書込ビットライン
２２  第２読出ビットライン
２５、５５  接点パッド
３１〜３９  トランジスタ
４１、５１，５３  シールド用ランナー
４２  ワードライン用接点パッド
【図１】
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【図２】
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【図３】
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【図４】
2007194657.tif 000006
【図５】
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