(57)【要約】【課題】ソース・ドレイン領域にシリサイド層が設けられたトランジスタの接合リーク電流を抑制する。【解決手段】シリコン基板１０１の素子形成面にゲート電極１０５を形成した後、シリコン基板１０１に絶縁膜を形成する。絶縁膜をエッチバックしてゲート電極１０５の側壁を覆うサイドウォール１０７を形成するとともに、サイドウォール１０７の側方のソース・ドレイン領域１０９が形成される領域において、シリコン基板１０１の素子形成面をエッチング除去し、素子形成面に略水平な掘り下げ面を形成する。その後、ゲート電極１０５の周囲のシリコン基板１０１に不純物をイオン注入し、ソース・ドレイン領域１０９を形成する。そして、ゲート電極１０５が設けられたシリコン基板１０１の素子形成面にＮｉ膜を形成し、Ｎｉ膜とシリコン基板１０１とを反応させて、Ｎｉシリサイド層１１１を形成する。【選択図】図１
2007184420.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の素子形成面にゲート電極を形成する工程と、
前記ゲート電極が設けられた前記シリコン基板に絶縁膜を形成する工程と、
前記ゲート電極上および前記シリコン基板上の前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁を覆う側壁絶縁膜を形成するとともに、前記側壁絶縁膜の側方のソース・ドレイン領域が形成される領域において、前記シリコン基板の前記素子形成面をエッチング除去し、前記素子形成面に略水平な掘り下げ面を形成する工程と、
側壁絶縁膜を形成するとともに掘り下げ面を形成する前記工程の後、前記ゲート電極の周囲の前記シリコン基板に不純物をイオン注入し、ソース・ドレイン領域を形成する工程と、
ソース・ドレイン領域を形成する前記工程の後、前記ゲート電極が設けられた前記シリコン基板の前記掘り下げ面に金属膜を形成する工程と、
前記金属膜と前記シリコン基板とを反応させて、前記ソース・ドレイン領域の上部にシリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
ソース・ドレイン領域を形成する前記工程の後、掘り下げ面に金属膜を形成する前記工程の前に、薬液を用いて前記シリコン基板全面を洗浄処理する工程を含む半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
側壁絶縁膜を形成するとともに掘り下げ面を形成する前記工程が、
前記ゲート電極上および前記シリコン基板上の前記絶縁膜を第一条件でエッチバックして除去し、前記側壁絶縁膜を形成するとともに前記シリコン基板の前記素子形成面を露出させる工程と、
シリコン基板の素子形成面を露出させる前記工程の後、前記シリコン基板を第二条件でエッチングし、前記掘り下げ面を形成する工程と、
を含む半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第二条件が、前記絶縁膜に比べてシリコンを選択的にエッチングする条件である半導体装置の製造方法。
【請求項５】
請求項１乃至３いずれかに記載の半導体装置の製造方法において、
前記金属膜がニッケルを含み、
前記シリサイド層がニッケルシリサイド層である半導体装置の製造方法。
【請求項６】
請求項４に記載の半導体装置の製造方法において、
金属膜を形成する前記工程において、前記掘り下げ面の前記素子形成面からの掘り下げ量よりも薄い前記金属膜を形成する半導体装置の製造方法。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置の製造方法において、
側壁絶縁膜を形成するとともに掘り下げ面を形成する前記工程において、前記ゲート電極の側方の前記シリコン基板を前記ゲート電極直下の領域よりも５ｎｍ以上５０ｎｍ以下の深さ掘り下げる半導体装置の製造方法。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置の製造方法において、
絶縁膜を形成する前記工程の後、側壁絶縁膜を形成するとともに掘り下げ面を形成する前記工程の前に、前記ゲート電極の周囲の前記シリコン基板にエクステンション領域を形成する工程を含む半導体装置の製造方法。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置の製造方法において、
ソース・ドレイン領域を形成する前記工程の後、金属膜を形成する前記工程の前に、前記シリコン基板を加熱処理することにより、前記不純物を活性化する工程を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板に電界効果トランジスタが設けられた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法において、シリコン基板上にシリサイド層を形成する技術が知られている。シリサイド層を設けることにより、ゲートやソース・ドレイン電極の低抵抗化を図ることができる。このような半導体装置の製造方法として、従来、特許文献１に記載されたものがある。
【０００３】
特許文献１には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有する半導体装置において、サリサイド層を形成する手順が記載されている。この手順においては、シリコン基板上にゲート電極および低濃度不純物領域を形成し、ゲート電極の側面にスペーサを形成する。その後、シリコン基板上に絶縁膜からなるバッファ膜を形成し、高濃度不純物の注入を行う。そして、バッファ膜をドライエッチングで除去する。このプロセスでは、スペーサの形成工程およびバッファ膜の除去工程の両方において、同程度のシリコン基板のオーバーエッチングが生じる。
【特許文献１】特開２００５−１５９３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上述した手順においては、高濃度不純物の注入後、シリコン基板のドライエッチングが行われている。ドライエッチング工程でシリコン基板が大幅にオーバーエッチングされると、高濃度不純物を所定の深さで形成しても、ドライエッチングによりソース・ドレイン領域として機能する高濃度不純物の形成領域が浅くなってしまう。このとき、高濃度不純物の形成領域の接合位置自体は実質的に変わらない。このため、シリサイド化後のトランジスタの接合リーク電流を抑制する点で改善の余地があった。
【０００５】
また、特許文献１では、オーバーエッチングによりシリコンが削られてしまうと、不純物領域およびシリサイド層の深さが減少することから、シリコンが削られないようにしている。具体的には、スペーサ形成のための絶縁膜のエッチングを二段階のエッチングとしている。そして、バッファ膜としてシリコン窒化膜を用い、イオン注入後にシリコン窒化膜をエッチング除去している。これらの方法により、スペーサの形成工程およびバッファ膜の除去工程でシリコンが削れないようにすることができるとされている。
【０００６】
ところが、シリコン基板の表面近傍には、ソース・ドレイン領域の形成に先立ち、ウェルまたはチャネル領域を形成するための不純物が導入される。また、ポケット領域を形成するための不純物が導入されることもある。これらの不純物は、ソース・ドレイン領域の形成時に導入される不純物とは反対の導電型の物質である。
【０００７】
特許文献１の場合のように、シリコン基板の表面が削れないようにしてしまうと、ソース・ドレイン領域が、反対導電型の不純物が注入された領域を含めて、シリコン基板から所定の深さの領域に形成される。このため、ソース・ドレイン領域の実効的な接合深さを充分に確保するという点で、改善の余地があった。
【課題を解決するための手段】
【０００８】
本発明によれば、
シリコン基板の素子形成面にゲート電極を形成する工程と、
前記ゲート電極が設けられた前記シリコン基板に絶縁膜を形成する工程と、
前記ゲート電極上および前記シリコン基板上の前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁を覆う側壁絶縁膜を形成するとともに、前記側壁絶縁膜の側方のソース・ドレイン領域が形成される領域において、前記シリコン基板の前記素子形成面をエッチング除去し、前記素子形成面に略水平な掘り下げ面を形成する工程と、
側壁絶縁膜を形成するとともに掘り下げ面を形成する前記工程の後、前記ゲート電極の周囲の前記シリコン基板に不純物をイオン注入し、ソース・ドレイン領域を形成する工程と、
ソース・ドレイン領域を形成する前記工程の後、前記ゲート電極が設けられた前記シリコン基板の前記掘り下げ面に金属膜を形成する工程と、
前記金属膜と前記シリコン基板とを反応させて、前記ソース・ドレイン領域の上部にシリサイド層を形成する工程と、
を含む半導体装置の製造方法が提供される。
【０００９】
本発明においては、側壁絶縁膜を形成するとともに、シリコン基板のソース・ドレイン領域が形成される領域に、前記素子形成面に略水平な掘り下げ面を形成する。そして、掘り下げ面を形成した後、ソース・ドレイン領域を形成する。さらにその後、掘り下げ面に金属膜を形成し、ソース・ドレイン領域の上部にシリサイド層を形成する。つまり、本発明においては、ソース・ドレイン領域が形成される領域をあらかじめ意図的に掘り下げて、掘り下げ面を形成しておく。こうすれば、シリコン基板の素子形成面の表面近傍のソース・ドレイン領域と反対導電型の不純物濃度の比較的高い領域を、ソース・ドレイン領域の形成前に除去することができる。このため、ソース・ドレイン領域を所定の接合深さで安定的に形成し、実効的な接合深さの減少を抑制することができる。
【００１０】
また、本発明においては、ソース・ドレイン領域の形成前に掘り下げ面が形成される。このため、背景技術の項で特許文献１を参照して前述した方法と異なり、ソース・ドレイン領域形成後に掘り下げ面が基板内部側にさらに後退しないようにすることができる。このため、ソース・ドレイン領域の深さの減少を効果的に抑制し、接合深さを充分に確保することができる。
【００１１】
本発明において、ソース・ドレイン領域を形成する前記工程の後、掘り下げ面に金属膜を形成する前記工程の前に、薬液を用いて前記シリコン基板全面を洗浄処理する工程を含んでもよい。このようにすれば、掘り下げ面に金属膜をより一層安定的に形成することができる。
【００１２】
なお、本発明において、シリコン基板全面を洗浄処理する工程は、たとえば、シリサイド化における金属膜形成前の前処理工程である。シリコン基板を洗浄処理する工程においては、シリコン基板に形成された掘り下げ面をエッチングしないことが望まれる。ただし、掘り下げ面の高さの変化が、ソース・ドレイン領域の深さについて実用上問題とならない程度であれば、洗浄処理工程において、非意図的なエッチングが生じてもよい。このとき、シリコン基板を洗浄処理する工程における掘り下げ面の高さの変化量が、たとえば掘り下げ面の素子形成面からの掘り下げ量よりも小さければよい。さらに具体的には、洗浄処理工程における掘り下げ面の高さ変化が５ｎｍ以下であるとよい。
【００１３】
本発明において、側壁絶縁膜を形成するとともに掘り下げ面を形成する前記工程が、前記ゲート電極上および前記シリコン基板上の前記絶縁膜を第一条件でエッチバックして除去し、前記側壁絶縁膜を形成するとともに前記シリコン基板の前記素子形成面を露出させる工程と、シリコン基板の素子形成面を露出させる前記工程の後、シリコン基板を第二条件でエッチングし、前記掘り下げ面を形成する工程と、を含んでもよい。
【００１４】
側壁絶縁膜を形成するとともにシリコン基板の素子形成面を露出させるエッチバックを行った後、シリコン基板に掘り下げ面を形成する工程を別工程で行うことにより、各工程でのシリコン基板と絶縁膜とのエッチングの選択比をさらに大きくすることができる。具体的には、第一条件を、シリコン基板に対する絶縁膜のエッチングレートを大きい条件とし、第二条件を、絶縁膜に対するシリコン基板のエッチングレートを大きくする。このようにすれば、掘り下げ面の形成時に絶縁膜がエッチングされることによる側壁絶縁膜の目減りの発生をさらに効果的に抑制できる。このため、半導体装置が微細化が進んだ場合にも、掘り下げ面の形成工程を経る方法を用いて半導体装置をさらに安定的に製造できる。
【００１５】
本発明において、前記金属膜がニッケルを含み、前記シリサイド層がニッケルシリサイド層であってもよい。また、この構成において、前記シリコン基板の前記素子形成面と前記掘り下げ面との間の段差面が、前記シリコン基板の法線方向に略平行な面であってもよい。このようにすれば、ソース・ドレイン領域の上部にニッケルシリサイド層を形成する際の、ニッケル含有膜のサイドウォールから掘り下げ面への「滑り込み」を抑制できる。
【００１６】
なお、金属膜がニッケルを含む場合の「滑り込み」と本明細書の記載において表現している現象は、サイドウォール上に成膜されたニッケル含有膜が、シリサイド化反応時に、サイドウォール上を移動し、シリコン基板のソース・ドレイン領域に滑り落ちてしまう現象である。シリサイド化反応時に滑り込みが生じると、ソース・ドレイン領域に当初成膜されたニッケル含有膜に加えて、さらにサイドウォールから移動してきたニッケル含有膜が過剰にソース・ドレイン領域に供給されることになる。このため、ニッケルとシリコン基板との過剰反応が生じる原因となりうる。
【００１７】
この滑り込み現象は、ニッケル含有膜を用いた本発明者の検討により新たに発見された現象である。電界効果型トランジスタのさらなる高速動作を実現するため、トランジスタのゲート長の微細化が進められている中、本発明者は、シリサイド層としてニッケル（Ｎｉ）シリサイド層を用いる場合について、トランジスタのゲート長の微細化を試みた。ところが、ニッケルシリサイドを形成する工程においては、ゲート電極間距離が小さくなると、ゲート電極間距離が小さい領域で、ニッケルの過剰反応が顕著に発生することが明らかになった。
【００１８】
そこで、本発明者は、ニッケルを用いた場合に、ゲート電極間距離が小さい領域で、ニッケルの過剰反応が顕著に生じる原因について鋭意検討した。その結果、ニッケルの過剰反応の原因として、密領域においてＮｉＳｉ2化が起こりやすくなること、および上述したサイドウォール上に成膜されたニッケル含有膜からの反応時の「滑り込み」が起こりやすくなること、の二つが推察された。
【００１９】
上述した構成によれば、ソース・ドレイン領域へのニッケルを含む膜の滑り込みをさらに効果的に抑制できる。このため、ソース・ドレイン領域におけるシリコン基板とニッケルとの過剰反応を抑制できる。よって、ソース・ドレイン領域に、ニッケルを含むシリサイド層を安定的に形成することができる。また、過剰反応の抑制により、ソース・ドレイン領域の深さの減少を効果的に抑制できるため、ソース・ドレイン領域における接合リーク電流の発生を抑制することができる。
【００２０】
また、ニッケルを含む膜において、滑り込みが生じる理由は必ずしも明らかではないが、側壁絶縁膜とニッケルを含む膜との親和性が比較的低いためであると推察される。
【００２１】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
【発明の効果】
【００２２】
以上説明したように本発明によれば、シリサイド層を有するトランジスタの接合リーク電流を抑制する技術が実現される。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
【００２４】
図１は、本実施形態の半導体装置の構成を示す断面図である。
図１に示した半導体装置１００は、シリコン基板１０１と、シリコン基板１０１に設けられたＭＯＳＦＥＴ１０２とを備える。
ＭＯＳＦＥＴ１０２は、シリコン基板１０１の表面近傍に設けられた一対のソース・ドレイン領域１０９、ソース・ドレイン領域１０９の上部に形成されたエクステンション領域１０８、これらの間に形成されたチャネル領域（不図示）、チャネル領域上に設けられたゲート絶縁膜１０３、ゲート絶縁膜１０３上に設けられたゲート電極１０５、ゲート絶縁膜１０３およびゲート電極１０５の側壁を被覆する側壁絶縁膜（サイドウォール１０７）を含む。また、ゲート電極１０５の上部にＮｉシリサイド層１１３が設けられている。また、ソース・ドレイン領域１０９の上部のうち、サイドウォール１０７の非形成領域に、Ｎｉシリサイド層１１１が設けられている。
【００２５】
ソース・ドレイン領域１０９は、ＭＯＳＦＥＴ１０２のソースまたはドレインとして機能する不純物拡散領域である。
ソース・ドレイン領域１０９の形成領域においては、素子分離領域（不図示）の端部からサイドウォール１０７の端部にわたって、シリコン基板１０１が掘り込まれており、シリコン基板１０１の表面が、ゲート電極１０５直下の領域におけるシリコン基板１０１表面（図２（ｃ）に示した素子形成面１２３）よりも、基板内部に向かって掘り下げられている。そして、Ｎｉシリサイド層１１１の上面が、ゲート絶縁膜１０３直下の領域におけるシリコン基板１０１表面よりも基板内部側（図中下側）に位置する。
【００２６】
なお、本実施形態においては、金属膜（図３（ｂ））がニッケルを含み、シリサイド層がＮｉシリサイド層１１１である場合を例に説明する。ただし、ソース・ドレイン領域１０９の上部およびゲート電極１０５の上部に形成されるシリサイド層を構成する金属の種類はＮｉには限られない。シリサイド層の材料は、Ｎｉシリサイド以外にも、Ｃｏ、Ｔｉ、Ｆｅ、Ｐｄ、Ｐｔ等、シリサイド化することが知られている種々の金属のシリサイド化合物とすることができる。
【００２７】
また、Ｎｉシリサイド層１１１の上面の位置に特に制限はない。ただし、本実施形態のＮｉのように、シリサイド層中の金属の滑り込みが生じる場合、Ｎｉシリサイド層１１１の上面が、たとえばゲート絶縁膜１０３直下の領域におけるシリコン基板１０１表面よりも基板内部側に位置するようにするとよい。このようにすれば、後述するように、半導体装置１００の製造工程中におけるサイドウォール１０７からのＮｉ膜の滑り込みをさらに効果的に抑制できる。
【００２８】
ゲート絶縁膜１０３は、たとえば、ＳｉＯ2膜等の酸化膜や、ＳｉＯＮ膜等の酸窒化膜とする。以下においては、ゲート絶縁膜１０３がＳｉＯ2膜である場合を例に説明する。また、ゲート絶縁膜１０３を高誘電率膜としてもよい。高誘電率膜は、シリコン酸化膜よりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高誘電率膜は、比誘電率が６以上の材料により構成することができる。具体的には、高誘電率膜は、それぞれ、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む材料により構成することができ、これらのいずれかの金属元素を含む酸化膜、シリケート膜等とすることができる。
【００２９】
ゲート電極１０５は、シリコンを含む導電膜により構成される。ゲート電極１０５は、さらに具体的には、多結晶シリコン膜により構成される。
【００３０】
サイドウォール１０７は絶縁膜であり、たとえばＳｉＯ2膜等の酸化膜や、ＳｉＮ膜等の窒化膜とする。
【００３１】
次に、図１に示した半導体装置１００の製造方法を説明する。図２（ａ）〜図２（ｃ）および図３（ａ）〜図３（ｃ）は、半導体装置１００の製造手順を示す工程断面図である。半導体装置１００は、シリコン基板１０１にＭＯＳＦＥＴ１０２を形成することにより得られる。
【００３２】
半導体装置１００の製造工程は、以下の工程を含む。
ステップ１０１：シリコン基板１０１の素子形成面にゲート電極１０５を形成する工程、
ステップ１０３：ゲート電極１０５が設けられたシリコン基板１０１に絶縁膜（不図示）を形成する工程、
ステップ１０５：ゲート電極１０５上およびシリコン基板１０１上の絶縁膜をエッチバックすることにより、ゲート電極１０５の側壁を覆うサイドウォール１０７を形成するとともに、サイドウォール１０７の側方のソース・ドレイン領域１０９が形成される領域において、シリコン基板１０１の素子形成面１２３をエッチング除去し、素子形成面１２３に略水平な掘り下げ面１２１を形成する工程、
ステップ１０７：サイドウォール１０７を形成するとともに掘り下げ面１２１を形成するステップ１０５の後、ゲート電極１０５の周囲のシリコン基板１０１に不純物をイオン注入し、ソース・ドレイン領域１０９を形成する工程、
ステップ１０９：ソース・ドレイン領域１０９を形成するステップ１０７の後、後述するステップ１１１の前に、薬液を用いてシリコン基板１０１全面を洗浄処理する工程、および
ステップ１１１：ソース・ドレイン領域１０９を形成するステップ１０７の後、ゲート電極１０５が設けられたシリコン基板１０１の素子形成面１２３に金属膜（Ｎｉ膜１１５）を形成する工程、および
ステップ１１３：Ｎｉ膜１１５とシリコン基板１０１とを反応させて、ソース・ドレイン領域１０９の上部にシリサイド層（Ｎｉシリサイド層１１１）を形成する工程。
【００３３】
サイドウォール１０７を形成するとともに掘り下げ面１２１を形成するステップ１０５は、
ステップ１１５：ゲート電極１０５上およびシリコン基板１０１上の絶縁膜を第一条件でエッチバックして除去し、サイドウォール１０７を形成するとともにシリコン基板１０１の素子形成面１２３を露出させる工程、および
ステップ１１７：シリコン基板１０１の素子形成面１２３を露出させるステップ１１５の後、シリコン基板１０１を第二条件でエッチングし、掘り下げ面１２１を形成する工程、
を含む。
【００３４】
ステップ１１５の第一条件は、シリコンに比べて、絶縁膜を選択的にエッチングする条件である。これは、シリコン基板１０１に対する絶縁膜のエッチング選択比が高い条件である。
また、ステップ１１７の第二条件は、ステップ１１５と逆に、絶縁膜に比べて、シリコン（シリコン基板１０１）を選択的にエッチングする条件である。これは、サイドウォール１０７を構成する絶縁膜などの絶縁膜に対するシリコン基板１０１のエッチング選択比が高い条件である。
【００３５】
サイドウォール１０７を形成するとともに掘り下げ面１２１を形成するステップ１０５においては、ゲート電極１０５の側方のシリコン基板１０１をゲート電極１０５直下の領域よりもたとえば５ｎｍ以上、好ましくは１０ｎｍ以上の深さ掘り下げる。このようにすれば、シリサイド層を構成する金属がＮｉのように滑り込み現象を生じる元素である場合にも、その滑り込みをさらに効果的に抑制できる。また、ソース・ドレイン領域１０９の実効的な接合深さをさらに充分に確保することができる。
【００３６】
また、このステップ１０５においては、ゲート電極１０５の側方のシリコン基板１０１をゲート電極１０５直下の領域よりもたとえば５０ｎｍ以下、好ましくは３０ｎｍ以下の深さ掘り下げる。こうすれば、素子形成面１２３形成時のサイドウォール１０７の目減りをさらに確実に抑制することができる。よって、ゲート電極１０５の側壁をさらに確実に保護することができる。
【００３７】
また、Ｎｉ膜１１５を形成するステップ１１１においては、掘り下げ面１２１の素子形成面１２３からの掘り下げ量よりも薄いＮｉ膜１１５を形成する。このようにすれば、Ｎｉ膜１１５のソース・ドレイン領域１０９への滑り込みをさらに効果的に抑制することができる。
【００３８】
また、本実施形態の製造方法は、以下の工程を含む。ステップ１１９：絶縁膜を形成するステップ１０３の後、サイドウォール１０７を形成するとともに掘り下げ面１２１を形成するステップ１０５の前に、ゲート電極１０５の周囲のシリコン基板１０１にエクステンション領域１０８を形成する工程、ステップ１２１：ソース・ドレイン領域１０９を形成するステップ１０７の後、Ｎｉ膜１１５を形成するステップ１１１の前に、シリコン基板１０１を加熱処理することにより、不純物を活性化する工程。
【００３９】
以下、図２（ａ）〜図２（ｃ）および図３（ａ）〜図３（ｃ）を参照して、半導体装置１００の製造手順をさらに具体的に説明する。
【００４０】
まず、図２（ａ）に示すように、たとえば（１００）面を主面とするシリコン基板１０１上に、公知の技術により、ＳＴＩ（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）による素子分離領域（不図示）を形成する。素子分離領域は、ＬＯＣＯＳ法等の公知の他の方法で形成してもよい。なお、その後、シリコン基板１０１の表面近傍に、ソース・ドレイン領域１０９と反対導電型の不純物をイオン注入してポケット領域（不図示）を形成したり、ウェル（不図示）を形成したりしてもよい。
【００４１】
つづいて、熱酸化法により、シリコン基板１０１上に酸化膜を形成する。そして、酸化膜上に、たとえば５０〜２００ｎｍ程度の膜厚の多結晶シリコン膜を形成する。
【００４２】
次に、シリコン基板１０１の上部に、ゲート絶縁膜１０３の形成領域を選択的に覆うフォトレジスト膜を形成する。そして、ゲート絶縁膜１０３の形成領域以外の領域に設けられた多結晶シリコン膜および酸化膜を選択的にドライエッチングして除去することにより、多結晶シリコン膜および酸化膜をゲート絶縁膜１０３およびゲート電極１０５の形状に加工する（ステップ１０１）。
【００４３】
そして、ゲート電極１０５をマスクとするイオン注入により、チャネル領域とソース・ドレイン領域１０９との電気的接続部として機能するエクステンション領域１０８を形成する（ステップ１０３、図２（ａ））。エクステンション領域１０８は、ソース・ドレイン領域１０９と同じ導電型となるようにする。
【００４４】
ついで、図２（ｂ）に示すように、シリコン基板１０１の素子形成面に、ＣＶＤ（chemical vapor deposition）法によりゲート電極１０５を覆うようにサイドウォール１０７となる絶縁膜を成膜する。絶縁膜の材料は、たとえばシリコン酸化膜もしくは窒化膜とする。また、絶縁膜の膜厚は、たとえば１０〜１００ｎｍ程度とする。
【００４５】
そして、絶縁膜をドライエッチングによりエッチバックすることにより、ゲート電極１０５の両側にサイドウォール１０７を形成する（ステップ１０５、ステップ１１５）。このとき、素子形成面１２３上を被覆する絶縁膜が除去されて素子形成面１２３がほぼ露出した段階でエッチバックをやめ、素子形成面１２３がオーバーエッチされないようにする。また、エッチバックは、シリコンに対する絶縁膜の材料のエッチングレートが高い条件で行う。たとえば、サイドウォール１０７表面の素子形成面１２３に対する勾配をなだらかにする場合には、エッチングガスとしてＣＦ4、ＣＨＦ3、Ｏ2およびＡｒを用い、チャンバ内を比較的低い圧力としてエッチングする。また、サイドウォール１０７の勾配を急峻にする場合には、エッチングガスとしてたとえばＣ4Ｆ8、Ｏ2およびＡｒを用い、チャンバ内を比較的高い圧力としてエッチングする。
【００４６】
ついで、図２（ｃ）に示すように、サイドウォール１０７と素子分離領域（不図示）との間のソース・ドレイン領域１０９形成領域において、シリコン基板１０１をドライエッチングにより除去し、素子形成面１２３に平行な掘り下げ面１２１を形成する（ステップ１０５、ステップ１１７）。エッチングは、サイドウォール１０７の材料に対するシリコンのエッチングレートが高い条件で行う。具体的には、エッチングガスをＣＦ4およびＯ2のみとする。また、この場合、Ｏ2の流量が少ないほどシリコンエッチ速度が速くなるため、Ｏ2の流量を調節することにより、シリコン基板１０１のエッチングレートを調整することができる。掘り下げ面１２１と素子形成面１２３との基板法線方向の掘り下げ量（差段差量）は、たとえば１０ｎｍ以上３０ｎｍ以下とする。
【００４７】
また、掘り下げ面１２１と素子形成面１２３との段差部に形成される段差面が、素子形成面１２３の法線方向に平行な垂直面１２５となるようにエッチング条件を調整するとよい。垂直面１２５を形成すれば、後述するＮｉ膜１１５のスパッタ工程において、スパッタの異方性を高めることにより、垂直面１２５へのＮｉの付着を防止できる。このため、引き続き行われるシリサイド化工程において、サイドウォール１０７上のＮｉ膜１１５が垂直面１２５を経由してソース・ドレイン領域１０９上に滑り込まないようにすることができる。よって、ソース・ドレイン領域１０９におけるシリコンの過剰反応を抑制することができる。よって、ソース・ドレイン領域１０９の接合深さの減少をさらに効果的に抑制できる。
【００４８】
次に、図３（ａ）に示すように、ゲート電極１０５およびサイドウォール１０７をマスクとして、エクステンション領域１０８に注入された不純物と同じ導電型の不純物をシリコン基板１０１にイオン注入する。このイオン注入により、ゲート電極１０５の周囲にエクステンション領域１０８よりも深いソース・ドレイン領域１０９を形成する（ステップ１０７）。
【００４９】
次いで、スパイク急速昇温アニール（スパイクＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ））により、ソース・ドレイン領域１０９を活性化する。スパイクＲＴＡにおけるシリコン基板１０１表面の最高到達温度は、たとえば１０００〜１１００℃程度とする。
【００５０】
その後、シリコン基板１０１の素子形成面について、ニッケルスパッタの前処理を行う。前処理は、薬液を用いたシリコン基板１０１表面の洗浄処理である（ステップ１０９）。洗浄処理により、シリコン基板１０１の表面に形成された自然酸化膜や異物を除去することができるため、ソース・ドレイン領域１０９の上部の領域のシリサイド化をさらに確実に行うことができる。
【００５１】
シリコン基板１０１の洗浄処理においては、シリコン基板１０１に形成された掘り下げ面１２１がエッチングされないようにする。ただし、実用上問題とならない程度であれば、この工程において、非意図的なエッチングが生じてもよい。たとえば、掘り下げ面１２１の高さの変化量が、たとえば掘り下げ面１２１の素子形成面１２３からの掘り下げ量よりも小さければよい。また、洗浄処理における掘り下げ面１２１の高さ変化が５ｎｍ未満であるとよい。たとえば、薬液としてＡＰＭ（アンモニアと過酸化水素水と水との混合液）または希ＨＦを用いて洗浄処理することにより、シリコン基板１０１のエッチングを好適に抑制できる。
【００５２】
次に、図３（ｂ）に示すように、シリコン基板１０１の素子形成面全面に、スパッタ法により膜厚５〜２０ｎｍ程度のＮｉ膜１１５を形成する（ステップ１１１）。Ｎｉ膜１１５の形成は、たとえば常温スパッタにより行う。また、Ｎｉ膜１１５の膜厚は、掘り下げ面１２１の素子形成面１２３からの堀り込み量に応じて設定される。素子形成面１２３から掘り下げ面１２１への掘り下げ量よりもＮｉ膜１１５の厚さを薄くすると、垂直面１２５に、Ｎｉ膜１１５が付着しない領域が形成される。こうすれば、シンター時のサイドウォール１０７からのＮｉ膜１１５の滑り込み効果的に抑制できる。なお、Ｎｉ膜１１５のスパッタと連続して、Ｎｉ膜１１５表面の酸化防止のために、ＴｉＮを５〜１０ｎｍ程度スパッタしてもよい。
【００５３】
ついで、二段階のシンターを実施する。まず、第一シンターにおいて、Ｎｉ膜１１５が形成されたシリコン基板１０１を低温でアニールすることにより、ソース・ドレイン領域１０９上部およびゲート電極１０５上部に準安定なＮｉシリサイドを形成する。第一シンターのシンター温度は、たとえば２５０℃以上５００℃以下とする。また、シンター時間は、たとえば０秒より長く６０秒以下とする。
【００５４】
つづいて、図３（ｃ）に示したように未反応のＮｉ膜１１５をウェットエッチングにより除去する。その後、第二シンターとして、シリコン基板１０１を所定の温度でアニールし、ＮｉとＳｉとを反応させてシリサイドを形成する（ステップ１１３）。第二シンターの温度は、たとえば第一シンターの温度よりも高い温度とする。以上の手順により、図１に示した半導体装置１００が得られる。なお、以上の手順の後、半導体装置１００の所定の位置に、コンタクトプラグを形成する工程や、所定の配線工程を実施してもよい。
【００５５】
本実施形態においては、ソース・ドレイン領域１０９を形成する前に、シリコン基板１０１の素子形成面１２３をエッチング除去してシリコン基板１０１を掘り込むことにより、素子形成面１２３に水平な掘り下げ面１２１を意図的に形成する。
【００５６】
ここで、通常、素子形成面１２３の近傍には、ソース・ドレイン領域１０９と反対導電型のチャネル不純物が拡散している。チャネル不純物は、ゲート電極１０５直下の素子形成面１２３近傍に注入されるが、実際には、ソース・ドレイン領域１０９においても、素子形成面１２３から内部に向かって所定の分布が生じている。掘り下げ面１２１を形成することによって、チャネル不純物の拡散領域を除去することができる。このため、素子形成面１２３からソース・ドレイン領域１０９を形成する場合に比べて、ソース・ドレイン領域１０９の実効的な接合深さを深くすることができる。また、ＭＯＳＦＥＴ１０２に所定のウェルやポケット領域を設ける場合にも、掘り下げ面１２１を形成することにより、同様の作用効果が得られる。
【００５７】
また、掘り下げ面１２１の形成がソース・ドレイン領域１０９の形成前に行われるため、所定の深さで形成されたソース・ドレイン領域１０９の上面の位置が後工程でさらに意図的に掘り込まれないようにすることができる。このため、背景技術の項において前述した特許文献１に記載の工程と異なり、ソース・ドレイン領域１０９が浅くならないため、接合リークの抑制効果をはるかに顕著に発揮させることができる。
【００５８】
具体的には、本実施形態では、サイドウォール１０７のエッチバックに引き続き、シリコン基板１０１の素子形成面１２３を除去して、掘り下げ面１２１を形成する。また、掘り下げ面１２１の形成後は、ソース・ドレイン領域１０９の意図的な堀り込みを行わない。こうすることにより、Ｎｉシリサイド層１１１下の実効的な接合深さを深くすることができる。このため、ＮｉＳｉ2化により、ソース・ドレイン領域１０９の上面の位置が深くなることによるニッケルのリークを抑制することができる。なお、本実施形態では、ソース・ドレイン領域１０９の形成前に、エクステンション領域１０８が形成されるため、チャネル領域とソース・ドレイン領域１０９との電気的接続効果がさらに良好に確保される。
【００５９】
また、本実施形態では、掘り下げ面１２１の形成工程とサイドウォール１０７の形成工程を、それぞれ別のエッチング工程としている。これにより、各エッチング工程におけるシリコンとサイドウォール１０７の材料とのエッチングレートの差を充分に大きくすることができる。このため、サイドウォール１０７を所定の形状にさらに安定的に形成することができる。また、掘り下げ面１２１の形成時に、サイドウォール１０７がエッチングされて目減りしてしまわないようにすることができる。
【００６０】
また、背景技術の項で前述した特許文献１において、スペーサやバッファ膜の材料である絶縁膜を選択的にエッチングする条件でシリコン基板が非意図的にエッチングされると、シリコン表面に損傷層が形成される懸念があった。これに対し、本実施形態においては、掘り下げ面１２１の形成工程とサイドウォール１０７の形成工程を別工程とすることにより、サイドウォール１０７の形成時のシリコン基板１０１の表面への損傷層の形成を効果的に抑制することができる。
【００６１】
さらに、本実施形態では、掘り下げ面１２１の形成後、Ｎｉ膜１１５の形成前に、薬液を用いてシリコン基板１０１全面を洗浄処理することにより、Ｎｉ膜１１５の形成前に、シリコン基板１０１の表面を清浄な状態とすることができる。このため、シリコン基板１０１に接するＮｉ膜１１５を確実に形成することができるため、Ｎｉシリサイド層１１１の製造安定性に優れている。
【００６２】
また、本実施形態では、シリサイド層を構成する金属として、Ｎｉが用いられている。Ｎｉを用いる場合、前述したように、サイドウォール１０７からソース・ドレイン領域１０９への滑り込みが生じる懸念がある。
【００６３】
この点、本実施形態では、サイドウォール１０７のエッチバックに引き続き、シリコン基板１０１の素子形成面１２３を除去して、掘り下げ面１２１を形成することにより、Ｎｉシリサイド層１１１下の実効的な接合深さを深くすることができる。このため、ＮｉＳｉ2化により、ソース・ドレイン領域１０９の上面の位置が深くなることによるニッケルのリークを抑制することができる。
【００６４】
また、掘り下げ面１２１の形成時に、サイドウォール１０７に隣接して垂直面１２５が形成される。このため、サイドウォール１０７から垂直面１２５にわたる領域に、Ｎｉ膜１１５が形成されていない断絶領域ができやすくなる。このため、断絶領域の上部に形成されたＮｉ膜１１５が断絶領域を経てソース・ドレイン領域１０９に滑り込まないようにすることができる。この効果は、図３（ｂ）に示したように、Ｎｉ膜１１５の上面が、シリコン基板１０１の素子形成面１２３よりも下方（図中下側）つまり基板内部側に位置するときに顕著に発揮される。このとき、図３（ｃ）に示したように、Ｎｉシリサイド層１１１の上面が、シリコン基板１０１の素子形成面１２３よりも下方に位置する構成となる。
【００６５】
さらに、垂直面１２５においても、シリコンとＮｉ膜１１５との反応が生じるため、サイドウォール１０７からＮｉ膜１１５の滑り込みが生じた場合においても、滑り込んだＮｉ膜１１５が垂直面１２５にて消費される。このため、シリコン基板１０１の深さ方向へのニッケルの滑り込みおよびそれに伴うシリコン基板１０１の深さ方向へのシリサイド化反応の進行を抑制することができる。
【００６６】
以上のように、本実施形態によれば、Ｎｉシリサイド層１１１を形成する際のサイドウォール１０７の形成領域の近傍におけるソース・ドレイン領域１０９の深さの減少を抑制できる。このため、ソース・ドレイン領域１０９の接合リーク電流の発生を効果的に抑制することができる。よって、ゲート間距離が小さい構成とした場合にも、ソース・ドレイン領域１０９上部において、シリコン基板１０１とＮｉとの過剰反応の進行による接合リーク電流の発生を抑制することができる。
【００６７】
さらに具体的には、ゲート長方向の断面視において、シリコン基板表面における拡散層の幅、つまりシリコン基板表面における拡散層のゲート電極側端部と素子分離膜側端部との距離が０．１６μｍ以下の半導体装置では、特にサイドウォールからのＮｉの滑り込みの影響が顕著に生じる。本実施形態によれば、このような微細化された構成においても、サイドウォール１０７からソース・ドレイン領域１０９上へのＮｉ膜１１５の滑り込みを抑制することができる。よって、半導体装置１００の製造安定性を向上させることができる。
【００６８】
また、本実施形態では、シリサイド化の際の加熱処理を、第一シンターと第二シンターの二段階で行う。そして、第一シンターにおいては、加熱温度を比較的低温にすることにより、シリサイド化反応を穏やかな条件で安定的に進行させることができる。このため、Ｎｉシリサイド層１１１およびＮｉシリサイド層１１３の製造安定性を向上させることができる。
【００６９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７０】
たとえば、以上の実施形態においては、ゲート電極１０５の材料を多結晶シリコンとしたが、ゲート電極１０５の材料としては、種々のものを用いることができる。図４（ａ）〜図４（ｃ）は、半導体装置１００のゲート電極の構成を示す図である。
【００７１】
図４（ａ）は、図１に示した半導体装置１００の構成に対応する。図４（ａ）においては、ゲート電極１０５の材料が多結晶シリコンであって、その上部にＮｉシリサイド層１１３が形成されている。
【００７２】
また、図４（ｂ）においては、ゲート電極がＮｉシリサイド層１１３からなる。
【００７３】
さらに、図４（ｃ）においては、金属膜１１９からなるゲート電極が設けられている。金属膜１１９からなるゲート電極は、たとえば以下の手順により得られる。まず、図１に示した半導体装置１００を得る。その後、シリコン基板１０１の素子形成面に、ゲート電極１０５上部の領域以外の領域を覆うマスクを絶縁膜などで形成する。そして、マスクを用いてＮｉシリサイド層１１３およびゲート電極１０５を順次選択的に除去する。その後、Ｎｉシリサイド層１１３およびゲート電極１０５が除去された領域に、金属膜１１９を選択的に形成する。あるいは、図１に示した半導体装置を形成する際に、後工程でエッチングされやすい材料でゲート電極１０５を形成しておいて、その材料をエッチングした後に、エッチング除去された領域を金属膜１１９で埋め込む方法を用いることもできる。
【図面の簡単な説明】
【００７４】
【図１】実施形態における半導体装置の構成を示す平面図である。
【図２】図１の半導体装置の製造工程を示す断面図である。
【図３】図１の半導体装置の製造工程を示す断面図である。
【図４】実施形態における半導体装置のゲート電極の構成を示す断面図である。
【符号の説明】
【００７５】
１００  半導体装置
１０１  シリコン基板
１０２  ＭＯＳＦＥＴ
１０３  ゲート絶縁膜
１０５  ゲート電極
１０７  サイドウォール
１０８  エクステンション領域
１０９  ソース・ドレイン領域
１１１  Ｎｉシリサイド層
１１３  Ｎｉシリサイド層
１１５  Ｎｉ膜
１１９  金属膜
１２１  掘り下げ面
１２３  素子形成面
１２５  垂直面
【図１】
2007184420.tif 000003
【図２】
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【図３】
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【図４】
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