(57)【要約】【課題】パンチスルーが抑制されたフィンＦＥＴを備えた半導体装置を提供すること。【解決手段】半導体装置は、半導体基板の主表面に形成された第１方向に延伸したフィン14と、フィンの第1方向の両端部にそれぞれ形成されたソース26及びドレイン28領域と、フィン内のソース及びドレイン領域の間にソース領域と接して形成されソース領域より不純物濃度が低い第１エクステンション領域22と、フィン内のソース及びドレイン領域の間にドレイン領域と接して形成されドレイン領域より不純物濃度が低い第２エクステンション領域24と、フィン内の第１及び第２エクステンション領域の間に位置したチャネル領域であって、第１及び第２エクステンション領域のフィンの高さそれぞれよりフィンの高さが高くなっているチャネル領域23と、チャネル領域の両側面及び上面を覆う絶縁膜12,17A,17Bと、絶縁膜を介してチャネル領域を覆うゲート電極18とを具備する。【選択図】      図３
2007194465.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された第１方向に延伸したフィンと、
前記フィンの前記第１方向の両端部にそれぞれ形成されたソース領域及びドレイン領域と、
前記フィン内の前記ソース領域と前記ドレイン領域との間に前記ソース領域と接して形成され、前記ソース領域より不純物濃度が低い第１エクステンション領域と、
前記フィン内の前記ソース領域と前記ドレイン領域との間に前記ドレイン領域と接して形成され、前記ドレイン領域より不純物濃度が低い第２エクステンション領域と、
前記フィン内の前記第１エクステンション領域と前記第２エクステンション領域との間に位置したチャネル領域であって、前記第１エクステンション領域のフィンの高さ及び前記第２エクステンション領域のフィンの高さそれぞれよりフィンの高さが高くなっているチャネル領域と、
前記チャネル領域の両側面及び上面を覆う絶縁膜と、
前記絶縁膜を介して前記チャネル領域を覆うゲート電極とを具備する
ことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は前記絶縁膜を介して前記チャネル領域の両側面を覆っている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チャネル領域の上面に前記絶縁膜を介して形成されたマスク層を更に備え、
前記ゲート電極は前記絶縁膜を介して前記チャネル領域の両側面を覆い、前記絶縁膜と前記マスク層を介して前記チャネル領域の上面を覆っている
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板の主表面上の一部をマスクしてエッチングすることによって第１方向に延伸したフィンを形成し、
前記フィン内のチャネル領域の両側面及び上面を覆うように絶縁膜を形成し、
前記チャネル領域の上面を覆う前記絶縁膜の上にマスク層を形成し、
前記チャネル領域の両側面及び前記マスク層を覆うようにゲート電極材を形成し、
前記ゲート電極材の上面に、前記フィンの前記第1方向と交差する方向に沿って前記チャネル領域を覆うハードマスクを形成し、
前記ハードマスクをマスクとしてエッチングを行うことにより、ゲート電極を形成するとともに、前記チャネル領域を除いた領域のフィンの高さを低くし、
前記ゲート電極の前記第１方向の両側面に第１のスペーサを形成してそれをマスクにして不純物を前記フィンに導入することによって、第１エクステンション領域と第２エクステンション領域とをそれぞれ形成し、
前記第１のスペーサの前記第１方向の両側面に第２のスペーサを形成してそれをマスクにして前記第１及び第２エクステンション領域より不純物濃度が高くなるように不純物を導入することによって、前記チャネル領域及び前記第１及び第２エクステンション領域をはさんで前記フィンの前記第１方向の両端部にソース領域とドレイン領域とをそれぞれ形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の主表面上の一部をマスクしてエッチングすることによって第１方向に延伸したフィンを形成し、
前記フィン内のチャネル領域の両側面及び上面を覆うように絶縁膜を形成し、
前記チャネル領域の両側面及び上面を覆うように前記フィンの外部にゲート電極材を形成し、
前記ゲート電極材の上面に、前記フィンの前記第1方向と交差する方向に沿って前記チャネル領域を覆うハードマスクを形成し、
前記ハードマスクをマスクとしてエッチングを行うことにより、ゲート電極を形成するとともに、前記チャネル領域を除いた領域のフィンの高さを低くし、
前記ゲート電極の前記第１方向の両側面に第１のスペーサを形成してそれをマスクにして不純物を前記フィンに導入することによって、第１エクステンション領域と第２エクステンション領域とをそれぞれ形成し、
前記第１のスペーサの前記第１方向の両側面に第２のスペーサを形成してそれをマスクにして前記第１及び第２エクステンション領域より不純物濃度が高くなるように不純物を導入することによって、前記チャネル領域及び前記第１及び第２エクステンション領域をはさんで前記フィンの前記第１方向の両端部にソース領域とドレイン領域とをそれぞれ形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の構造及びその製造方法に係り、特にフィンにチャネルが設けられたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
微細化されたＭＯＳＦＥＴにおいて電流駆動力を維持するために、フィン（Ｆｉｎ）型ＭＯＳＦＥＴ（フィンＦＥＴ）が提案されている。フィンＦＥＴは基板の上方向からのみの加工で作製可能な、３次元構造を有するマルチゲートのＭＯＳＦＥＴである。
【０００３】
フィンＦＥＴは、基板上に凸状の半導体層（フィン）を形成し、このフィンの両側面をチャネル領域として使う構造となっている。このフィンを流れるオフリーク電流、即ちパンチスルーの抑制は、カットオフ特性の劣化を防ぐためにも重要な課題であり、フィンＦＥＴに関するこの種の関連技術が既に開示されている（たとえば非特許文献１参照）。
【非特許文献１】Masaki Kondo et al., “A FinFET Design Based on Three-Dimensional Process and Device Simulations”, Toshiba Corporation, IEEE, 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、パンチスルーが抑制されたフィンＦＥＴを備えた半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の半導体装置の態様は、半導体基板の主表面に形成された第１方向に延伸したフィンと、前記フィンの前記第１方向の両端部にそれぞれ形成されたソース領域及びドレイン領域と、前記フィン内の前記ソース領域と前記ドレイン領域との間に前記ソース領域と接して形成され、前記ソース領域より不純物濃度が低い第１エクステンション領域と、前記フィン内の前記ソース領域と前記ドレイン領域との間に前記ドレイン領域と接して形成され、前記ドレイン領域より不純物濃度が低い第２エクステンション領域と、前記フィン内の前記第１エクステンション領域と前記第２エクステンション領域との間に位置したチャネル領域であって、前記第１エクステンション領域のフィンの高さ及び前記第２エクステンション領域のフィンの高さそれぞれよりフィンの高さが高くなっているチャネル領域と、前記チャネル領域の両側面及び上面を覆う絶縁膜と、前記絶縁膜を介して前記チャネル領域を覆うゲート電極とを具備する。
【０００６】
本発明の半導体装置の製造方法の態様は、半導体基板の主表面上の一部をマスクしてエッチングすることによって第１方向に延伸したフィンを形成し、前記フィン内のチャネル領域の両側面及び上面を覆うように絶縁膜を形成し、前記チャネル領域の上面を覆う前記絶縁膜の上にマスク層を形成し、前記チャネル領域の両側面及び前記マスク層を覆うようにゲート電極材を形成し、前記ゲート電極材の上面に、前記フィンの前記第1方向と交差する方向に沿って前記チャネル領域を覆うハードマスクを形成し、前記ハードマスクをマスクとしてエッチングを行うことにより、ゲート電極を形成するとともに、前記チャネル領域を除いた領域のフィンの高さを低くし、前記ゲート電極の前記第１方向の両側面に第１のスペーサを形成してそれをマスクにして不純物を前記フィンに導入することによって、第１エクステンション領域と第２エクステンション領域とをそれぞれ形成し、前記第１のスペーサの前記第１方向の両側面に第２のスペーサを形成してそれをマスクにして前記第１及び第２エクステンション領域より不純物濃度が高くなるように不純物を導入することによって、前記チャネル領域及び前記第１及び第２エクステンション領域をはさんで前記フィンの前記第１方向の両端部にソース領域とドレイン領域とをそれぞれ形成する。
【０００７】
本発明の半導体装置の製造方法の態様は、半導体基板の主表面上の一部をマスクしてエッチングすることによって第１方向に延伸したフィンを形成し、前記フィン内のチャネル領域の両側面及び上面を覆うように絶縁膜を形成し、前記チャネル領域の両側面及び上面を覆うように前記フィンの外部にゲート電極材を形成し、前記ゲート電極材の上面に、前記フィンの前記第1方向と交差する方向に沿って前記チャネル領域を覆うハードマスクを形成し、前記ハードマスクをマスクとしてエッチングを行うことにより、ゲート電極を形成するとともに、前記チャネル領域を除いた領域のフィンの高さを低くし、前記ゲート電極の前記第１方向の両側面に第１のスペーサを形成してそれをマスクにして不純物を前記フィンに導入することによって、第１エクステンション領域と第２エクステンション領域とをそれぞれ形成し、前記第１のスペーサの前記第１方向の両側面に第２のスペーサを形成してそれをマスクにして前記第１及び第２エクステンション領域より不純物濃度が高くなるように不純物を導入することによって、前記チャネル領域及び前記第１及び第２エクステンション領域をはさんで前記フィンの前記第１方向の両端部にソース領域とドレイン領域とをそれぞれ形成する。
【発明の効果】
【０００８】
本発明によれば、パンチスルーが抑制されたフィンＦＥＴを備えた半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の主要部を示す斜視図である。図２は、図１に示した半導体装置の平面図である。図３の（ａ）図は、図２に示したＢ−Ｂ’線に沿った断面図であり、（ｂ）図はＡ−Ａ’線に沿った断面図である。
【００１１】
図１の半導体基板１１上には、凸状の半導体層、即ちフィン１４が設けられている。また、半導体基板１１上でフィン１４の下部側面を覆うように、他の素子と電気的に絶縁するための素子分離領域（ＳＴＩ：Shallow Trench Isolation）１５が設けられている。
【００１２】
フィン１４においては、図２のＡ−Ａ’線に沿ってフィン１４が延伸している第１方向に、順にソース領域２６、第１エクステンション領域２２、チャネル領域２３、第２エクステンション領域２４、ドレイン領域２８が形成されていることが図３（ｂ）に示される。ここでチャネル領域２３は、第１エクステンション領域２２と第２エクステンション領域２３との間に位置しており、図２においてフィン１４が絶縁体からなるマスク層１９で覆われている範囲の下に存在している。
【００１３】
フィン１４のチャネル領域２３の両側面には、図３（ａ）に示すように例えばＳｉＯ２であるゲート絶縁膜１７Ａ及び１７Ｂが設けられている。フィン１４のチャネル領域２３の上面には、例えばＳｉＯ２からなる絶縁膜１２が設けられている。絶縁膜１２の上には例えばＳｉＮからなる絶縁体のマスク層１３がある。
【００１４】
図３（ａ）でさらに示されるように、フィン１４のチャネル領域２３の両側面及びフィン１４のチャネル領域２３の上に存在するマスク層１３を覆うようにゲート電極１８が存在する。ゲート電極１８は、例えばポリシリコンからなる。マスク層１３の存在によって、ゲート電極１８はフィン１４のチャネル領域２３の両側面のみで機能する、即ちダブルゲート（double-gate）の構造となっている。このようにダブルゲート構造のフィン型ＭＯＳＦＥＴ（以後、フィンＦＥＴと称す）が構成されている。
【００１５】
そして図３（ｂ）に示されるように、本発明の実施形態のフィンＦＥＴにおいては、絶縁膜１２の下に存在するチャネル領域２３の基板表面に対して垂直方向の高さは、それに隣接する第１エクステンション領域２２及び第２エクステンション領域２４より高くなっている。
【００１６】
具体的には、フィン１４の底部から頂部までの高さ、即ち図３（ａ）に示されるＳＴＩ１５とゲート電極１８との境界面からみたフィン頂部の高さをフィンの高さと定義し、図３（ｂ）に示すようにチャネル領域２３のフィンの高さをＨｃｈ、第１及び第２エクステンション領域２２、２４のフィンの高さをＨｅｘとすると、Ｈｃｈ＞Ｈｅｘが成り立っている。
【００１７】
次に、図４乃至図２０を参照して、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。以下、図４乃至図１４までは図６を除いて、図２に示したＢ−Ｂ’線に沿った断面図である。図１５乃至図１９及び図２１までは、図２に示したＢ−Ｂ’線及びＡ−Ａ’線に沿った断面図をそれぞれ（ａ）図及び（ｂ）図として両方示してある。図２０及び図２２は、図２に示したＢ−Ｂ’線に沿った断面図である。
【００１８】
まず、半導体基板１１を準備する。ここでは、半導体基板１１として、バルクＳｉ基板を用いる。次に、図４に示すように、半導体基板１１の上に絶縁膜１２（例えば、ＳｉＯ２）、絶縁体であるマスク層１３（例えば、ＳｉＮ）を例えばＣＶＤ（Chemical Vapor Deposition）法を用いて順次積層する。
【００１９】
そして、図５に示すように、リソグラフィとＲＩＥ（Reactive Ion Etching）法とを用いて、後述するフィンの平面形状と同じ形状となるように絶縁膜１２及びマスク層１３をエッチングする。このときの平面形状は図６（平面図）のようになっている。
【００２０】
さらに、図７に示すように、例えばＲＩＥ法を用いて、半導体基板１１の主表面をマスク層１３をマスクとして所望の深さまでエッチングする。これにより、半導体基板１１の主表面に、凸状の半導体層であるフィン１４が形成される。
【００２１】
次に、図８に示すように、半導体基板１１上でマスク層１３を覆うように、例えば、ＣＶＤ法を用いて絶縁層１５を堆積する。この絶縁層１５には、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）等を用いる。そして、図９に示すように、この絶縁層１５をマスク層１３の表面までＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨し、絶縁層１５の表面を平坦化する。
【００２２】
次に、図１０に示すように、所望の高さ（あるいは、厚さ）になるように、絶縁層１５をＲＩＥ法を用いてエッチングする。この高さは、フィン１４の頂部（フィントップ）より低くなるように設定される。これにより半導体基板１１上に素子分離領域（ＳＴＩ）１５が形成される。
【００２３】
この後、図１１に示すように、フィン１４を熱酸化させることで、フィン１４の両側面にゲート絶縁膜１７Ａ、１７Ｂを形成する。次に、図１２に示すように、絶縁層１５上でマスク層１３を覆うように、例えばＣＶＤ法を用いてゲート電極材である導電体（例えば、ポリシリコン）１８を堆積する。
【００２４】
次に、図１３に示すように、このポリシリコン層１８をマスク層１３の表面までＣＭＰ法を用いて研磨し、ポリシリコン層１８を平坦化する。マスク層１３は、フィン１４を傷つけないでポリシリコン層１８を平坦化するストッパーであると同時に、ダブルゲートにするための役割も担っている。
【００２５】
次に、図１４に示すように、再度ポリシリコンを堆積する。このようにして、表面が平坦なポリシリコン層１８が形成される。
【００２６】
そして、図１５に示すように、ポリシリコン層１８の上に絶縁層１９（例えばＳｉＮ）を堆積させる。次に、リソグラフィを用いて絶縁層１９の上にゲート電極の平面形状を有するマスク（図示せず）を形成する。
【００２７】
次に、図１６（ｂ）に示すように、このマスクを用いて、絶縁層１９をポリシリコン層１８の表面まで例えばＲＩＥ法によりエッチングする。このようにしてポリシリコン層１８の上に、例えばＳｉＮからなるハードマスク１９が形成される。
【００２８】
次に、図１７（ｂ）に示すように、ハードマスク１９をマスクとしてポリシリコン層１８及びマスク層１３をエッチングする。このときフィン１４の上面の絶縁膜１２は、ハードマスク１９をマスクとしてそれ以外の部分が剥離される。このようにして、フィン１４のチャネル領域２３の両側面にダブルゲート（double gate）構造のゲート電極１８が形成される。
【００２９】
さらに図１８（ｂ）で示されるように、上記エッチングの際にオーバーエッチングを行うか、或いは絶縁膜剥離後のフィン１４に異方性エッチングを行う。それによって、チャネル領域２３のフィンの高さ（Ｈｃｈ）より、この後形成される第１エクステンション領域及び第２エクステンション領域のフィンの高さ（Ｈｅｘ）がより低くなるように段差を生じさせる。
【００３０】
そして図１９（ｂ）に示すように、ゲート電極１８の両側面（フィン１４が延伸している方向、即ち図２に示したＡ−Ａ’線の方向の両側面）に、例えばＣＶＤ法およびＲＩＥ法を用いて、例えばＳｉＮである第１のスペーサ（オフセットスペーサ）２０を形成する。
【００３１】
第１のスペーサ２０は、エクステンション領域を形成するために用いられる。第１のスペーサ２０をマスクとしてフィン１４に低濃度の不純物をイオン注入することにより、フィン１４に第１エクステンション領域２２及び第２エクステンション領域２４を形成する。
【００３２】
第１エクステンション領域２２及び第２エクステンション領域２４の不純物濃度はこの後形成するソース及びドレイン領域の不純物濃度より濃度が低くなっており、チャネル領域２３の電界を緩和するために設けられている。第１エクステンション領域２２及び第２エクステンション領域２４を設けることで、トランジスタの短チャネル効果を抑制し、また電流駆動力を向上させることができる。
【００３３】
不純物をイオン注入した後は、通常アニール等の熱処理を加えるため、一般には不純物は拡散してその分布が広がる。従って図２０に示すように、第１エクステンション領域２２及び第２エクステンション領域２４が広がってチャネル領域２３に入りこむ場合もある。
【００３４】
この後図１９（ｂ）に引き続き図２１（ｂ）に示すように、ゲート電極１８の両側面（すなわち、第１のスペーサ２０の両側面）に、例えばＣＶＤ法およびＲＩＥ法を用いて、例えばＳｉＮである第２のスペーサ２１をさらに形成する。
【００３５】
第１のスペーサ２０及び第２のスペーサ２１形成時にフィン１４のＡ−Ａ’線の方向（延伸している方向）の両端に堆積した例えばＳｉＮを、ＲＩＥ法でエッチングすると、図３（ｂ）で示したようになる。最後に、第２のスペーサ２１をマスクにしてフィン１４の両端にイオン注入することにより、ソース領域２６及びドレイン領域２８を形成する。ソース領域２６及びドレイン領域２８の不純物濃度は第１エクステンション領域２２及び第２エクステンション領域２４の不純物濃度より高濃度となっている。図２０のように第１エクステンション領域２２及び第２エクステンション領域２４が広がってチャネル領域２３に入りこんだ場合における、本実施形態に係る半導体装置のＢ−Ｂ’線に沿った断面図は図２２である。
【００３６】
チャネル領域２３のフィンの高さが第１エクステンション領域２２及び第２エクステンション領域２４の高さと等しい従来の構造のフィンＦＥＴの場合は、フィンを流れるオフリーク電流は主にフィントップを流れている。しかし本実施形態のように、チャネル領域２３の高さを第１エクステンション領域２２及び第２エクステンション領域２４より高くすることによって、第１エクステンション領域２２、チャネル領域２３のフィントップ、第２エクステンション領域２４と流れる電流の電流パスが長くなる。その結果、フィントップを流れるオフリーク電流即ちパンチスルーを減少させることができる。
【００３７】
図３（ａ）で示されるフィン１４の断面の右半分におけるオフリーク電流の電流密度分布を、従来の構造のフィンＦＥＴの場合と本発明の本実施形態の構造のフィンＦＥＴの場合についてシミュレーションによって示したのが図２３である。ここで、従来構造と本実施形態の構造とでチャネル領域のフィンの高さは等しい（Ｈｃｈ＝７０ｎｍ）とした。そして、本実施形態の構造の場合は第１及び第２エクステンション領域２２、２４のフィンの高さはチャネル領域２３のそれより２０ｎｍ低くなっている、即ちＨｃｈ−Ｈｅｘ＝２０ｎｍと仮定した。
【００３８】
図２３から、従来の構造のフィンＦＥＴに比べて本実施形態の構造のフィンＦＥＴの方が、特にフィントップでのパンチスルーを抑圧できることがわかる。
【００３９】
さらに図２４で、両方の場合におけるゲート電圧に対するドレイン電流を示した。ここでも、チャネル領域のフィンの高さは等しく（Ｈｃｈ＝７０ｎｍ）し、本実施形態の構造の場合は第１及び第２エクステンション領域２２、２４のフィンの高さはチャネル領域２３より２０ｎｍ低くなっている、即ちＨｅｘ＝５０ｎｍと仮定した。本実施形態のフィンＦＥＴの構造によって、閾値電圧以下でのトータルなオフリーク電流も減少できることがわかる。
【００４０】
シミュレーションによる比較から、チャネル領域のフィンの高さが第１及び第２エクステンション領域のフィンの高さより２０ｎｍ高い場合に最も特性が良くなることがわかっている。
【００４１】
なお本実施形態では、図３（ｂ）で示したように、チャネル領域２３のフィンの高さが第１エクステンション領域２２及び第２エクステンション領域２４より高くなっている部分を凸型の矩形の形状で表した。しかし、図２５に示すように角が丸まった凸曲線の形状になっていても本実施形態と同様な効果が得られる。また、本実施形態では、半導体基板１１としてバルクＳｉ基板を用いたが、ＳＯＩ（Silicon On Insulator）を用いることも可能である。
【００４２】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の主要部を示す斜視図及び平面図は、図１及び図２と同様である。図２６の（ａ）図は、本実施形態に係る半導体装置の図２に示したＢ−Ｂ’線に沿った断面図であり、（ｂ）図はＡ−Ａ’線に沿った断面図である。
【００４３】
図１の半導体基板１１上には、凸状の半導体層、即ちフィン１４が設けられている。また、半導体基板１１上でフィン１４の下部側面を覆うように、他の素子と電気的に絶縁するための素子分離領域（ＳＴＩ：Shallow Trench Isolation）１５が設けられている。
【００４４】
フィン１４においては、図２のＡ−Ａ’線に沿ってフィン１４が延伸している第１方向に、順にソース領域２６、第１エクステンション領域２２、チャネル領域２３、第２エクステンション領域２４、ドレイン領域２８が形成されていることが図２６（ｂ）に示される。ここでチャネル領域２３は、図２においてフィン１４が絶縁体からなるマスク層１９で覆われている範囲の下に存在している。
【００４５】
フィン１４のチャネル領域２３の両側面及び上面には、図２６（ａ）に示すように例えばＳｉＯ２であるゲート絶縁膜１７が設けられている。
【００４６】
図２６（ａ）でさらに示されるように、フィン１４のチャネル領域２３の両側面及び上面を覆うようにゲート電極１８が存在する。ゲート電極１８は、例えばポリシリコンからなる。ゲート電極１８はフィン１４のチャネル領域２３の両側面及び上面から機能する。即ちトライゲート（tri-gate）の構造となっている。以上のようにトライゲート構造のフィンＦＥＴが構成されている。
【００４７】
このフィンＦＥＴにおいては、図２６（ｂ）の絶縁膜１７の下にチャネル領域２３が存在する。フィン１４の底部は図２６（ａ）に示されるＳＴＩ１５とゲート電極１８との境界面の高さに位置している。本実施形態においても第１の実施形態と同様に、チャネル領域２３のフィンの高さ（Ｈｃｈ）は、それに隣接する第１エクステンション領域２２及び第２エクステンション領域２４のフィンの高さ（Ｈｅｘ）より高くなっている。即ちＨｃｈ＞Ｈｅｘが成り立っている。
【００４８】
次に、図２７乃至図３６を参照して、本実施形態に係る半導体装置の製造方法について説明する。以下、図２７乃至図３０までは、図２に示したＢ−Ｂ’線に沿った断面図である。図３１乃至図３６までは、図２に示したＢ−Ｂ’線及びＡ−Ａ’線に沿った断面図をそれぞれ（ａ）図及び（ｂ）図として両方示してある。
【００４９】
本実施形態に係る半導体装置の製造方法は、図４から図１０までの製造工程は第１の実施形態と同様である。この後、図２７に示すように、マスク層１３及び絶縁層１２を例えばＲＩＥ法により全てエッチング除去する。
【００５０】
次に、図２８に示すように、フィン１４を熱酸化させることで、フィン１４の両側面及び上面にゲート絶縁膜１７を形成する。その後、図２９に示すように、絶縁層１５上でフィン１４を覆うようにゲート電極材である導電体（例えば、ポリシリコン）１８を堆積する。
【００５１】
そして、図３０に示すように、このポリシリコン層１８の表面を例えばＣＭＰ法を用いて平坦化する。その後、図３１に示すように、ポリシリコン層１８の上に絶縁層１９（例えばＳｉＮ）を堆積させる。次に、リソグラフィを用いて絶縁層１９の上にゲート電極の平面形状を有するマスク（図示せず）を形成する。
【００５２】
次に、図３２（ｂ）に示すように、このマスクを用いて、絶縁層１９をポリシリコン層１８の表面まで例えばＲＩＥ法によりエッチングする。このようにしてポリシリコン層１８の上に、例えばＳｉＮからなるハードマスク１９が形成される。
【００５３】
そして、図３３（ｂ）に示すようにポリシリコン層１８をこのハードマスク１９をマスクとして例えばＲＩＥ法を用いて所望の平面形状にエッチングする。このときフィン１４の上面の絶縁膜１７は、ハードマスク１９をマスクとしてそれ以外の部分が剥離される。このようにして、フィン１４のチャネル領域２３の両側面及び上面にトライゲート（Tri gate）構造のゲート電極１８が形成される。
【００５４】
図３４乃至図３６、及び本実施形態に係る半導体装置の断面図である図２６に至るその後の製造工程は、第１の実施形態と同様である。また、第１エクステンション領域２２及び第２エクステンション領域２４が拡散によってチャネル領域２３に入りこんだ場合における、本実施形態に係る半導体装置のＢ−Ｂ’線に沿った断面図は図３７である。
【００５５】
本実施形態に係る半導体装置においても、チャネル領域２３のフィンの高さを第１エクステンション領域２２及び第２エクステンション領域２４のフィンの高さより高くすることによって、第１エクステンション領域２２、チャネル領域２３のフィントップ、第２エクステンション領域２４と流れる電流の電流パスが長くなる。その結果、フィントップを流れるパンチスルーを減少させることができる。
【００５６】
なお本実施形態においても、図２６（ｂ）で示したように、チャネル領域２３のフィンの高さが第１エクステンション領域２２及び第２エクステンション領域２４より高くなっている部分を凸型の矩形の形状で表した。しかし、図２５に示すように角が丸まった凸曲線の形状になっていても本実施形態と同様な効果が得られる。また、本実施形態では、半導体基板１１としてバルクＳｉ基板を用いたが、ＳＯＩ（Silicon On Insulator）を用いることも可能である。
【００５７】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に係る半導体装置の主要部を示す斜視図。
【図２】図１に示した本発明の第１の実施形態に係る半導体装置の平面図。
【図３】（ａ）図は本発明の第１の実施形態に係る半導体装置の図２のＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図５】図４に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図６】図５の場合の半導体装置の製造方法を示す平面図。
【図７】図５に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図８】図７に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図９】図８に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図１０】図９に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図１１】図１０に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図１２】図１１に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図１３】図１２に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図１４】図１３に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図１５】（ａ）図は図１４に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図１６】（ａ）図は図１５に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図１７】（ａ）図は図１６に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図１８】（ａ）図は図１７に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図１９】（ａ）図は図１８に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図２０】図１９に続く半導体装置の製造方法を示すＡ−Ａ’線に沿った断面図。
【図２１】（ａ）図は図１９に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図２２】本発明の第１の実施形態に係る別の半導体装置のＡ−Ａ’線に沿った断面図。
【図２３】従来構造のフィンＦＥＴの場合と本発明の第１の実施形態に係るフィンＦＥＴの場合についての、フィン断面の右半分におけるオフリーク電流の電流密度分布を示す図。
【図２４】従来構造のフィンＦＥＴの場合と本発明の第１の実施形態に係るフィンＦＥＴの場合についての、ゲート電圧に対するドレイン電流を示す図。
【図２５】本発明の第１の実施形態の変形例に係る半導体装置のフィンの部分のＡ−Ａ’線に沿った断面図。
【図２６】（ａ）図は本発明の第２の実施形態に係る半導体装置のＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図２７】本発明の第２の実施形態に係る半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図２８】図２７に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図２９】図２８に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図３０】図２９に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図。
【図３１】（ａ）図は図３０に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図３２】（ａ）図は図３１に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図３３】（ａ）図は図３２に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図３４】（ａ）図は図３３に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図３５】（ａ）図は図３４に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図３６】（ａ）図は図３５に続く半導体装置の製造方法を示すＢ−Ｂ’線に沿った断面図、（ｂ）図はＡ−Ａ’線に沿った断面図。
【図３７】本発明の第２の実施形態に係る別の半導体装置のＡ−Ａ’線に沿った断面図。
【符号の説明】
【００５９】
１１…半導体基板、１２…絶縁膜、１３…マスク層、１４…フィン、１５…ＳＴＩ、１７、１７Ａ、１７Ｂ…ゲート絶縁膜、１８…ゲート電極、１９…ハードマスク、２０…第１のスペーサ、２１…第２のスペーサ、２２…第１エクステンション領域、２３…チャネル領域、２４…第２エクステンション領域、２６…ソース、２８…ドレイン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【手続補正書】
【提出日】平成18年4月18日(2006.4.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
半導体基板の主表面上の一部をマスクしてエッチングすることによって少なくともチャネル領域上にマスク層を有する第１方向に延伸したフィンを形成し、
前記フィン内のチャネル領域の両側面を覆うように絶縁膜を形成し、
前記チャネル領域の両側面及び前記マスク層を覆うようにゲート電極材を形成し、
前記ゲート電極材の上面に、前記フィンの前記第1方向と交差する方向に沿って前記チャネル領域を覆うハードマスクを形成し、
前記ハードマスクをマスクとしてエッチングを行うことにより、ゲート電極を形成するとともに、前記チャネル領域を除いた領域のフィンの高さを低くし、
前記ゲート電極の前記第１方向の両側面に第１のスペーサを形成してそれをマスクにして不純物を前記フィンに導入することによって、第１エクステンション領域と第２エクステンション領域とをそれぞれ形成し、
前記第１のスペーサの前記第１方向の両側面に第２のスペーサを形成してそれをマスクにして前記第１及び第２エクステンション領域より不純物濃度が高くなるように不純物を導入することによって、前記チャネル領域及び前記第１及び第２エクステンション領域をはさんで前記フィンの前記第１方向の両端部にソース領域とドレイン領域とをそれぞれ形成する
ことを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
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【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2007194465.tif 000041
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正の内容】
【図２０】
2007194465.tif 000042
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２３
【補正方法】変更
【補正の内容】
【図２３】
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