(57)【要約】【課題】入出力インターフェースにおいてミューティング用ＭＯＳトランジスタの耐圧により制限される電源電圧範囲を拡大できるミュート回路を提供することを目的とする。【解決手段】正負の信号が出力される出力端子１０のミューティング用ＮｃｈＭＯＳトランジスタ１と、このトランジスタ１のゲートに印加される電圧を切換え、トランジスタ１のオン／オフを制御するミュート切換回路３を備え、トランジスタ１のバックゲートを、出力端子１０と所定のマイナス電位ＶＳＳとの間に直列に接続される抵抗Ｒ１と抵抗Ｒ２の抵抗分割でバイアスする。この回路構成によれば、トランジスタ１がオフされることによるミュートオフ時に、トランジスタ１のバックゲート電圧が、出力端子１０に出力される信号の変動に伴い変動され電源電位ＶＣＣの範囲に抑えられることにより、トランジスタ１の耐圧を電源電位ＶＣＣの範囲に抑えることができる。【選択図】図１
2007096731.tif 000002
【特許請求の範囲】
【請求項１】
ドレインが、正負の信号が出力される出力端子に接続され、ソースが接地電位に接続されたＮｃｈＭＯＳトランジスタと、前記ＮｃｈＭＯＳトランジスタのゲートに印加される電圧を切換え、前記ＮｃｈＭＯＳトランジスタのオン／オフを制御するミュート切換回路を備え、前記ＮｃｈＭＯＳトランジスタがオンすることにより前記出力端子に出力される信号がミューティングされるミュート回路であって、
前記ＮｃｈＭＯＳトランジスタのバックゲート電圧を、ミュートオフ時に前記出力端子に出力される信号の変動に伴い変動させること
を特徴とするミュート回路。
【請求項２】
前記ＮｃｈＭＯＳトランジスタのバックゲートを、抵抗比が１：１付近で前記出力端子と所定のマイナス電位との間に直列に接続される第１の抵抗と第２の抵抗の抵抗分割でバイアスすること
を特徴とする請求項１に記載のミュート回路。
【請求項３】
前記ＮｃｈＭＯＳトランジスタのバックゲートを、第３の抵抗を介して前記出力端子に接続するとともに、直列に所定の個数が接続されるダイオードを順方向に介してマイナス電位に接続すること
を特徴とする請求項１に記載のミュート回路。
【請求項４】
ソースが、正負の信号が出力される出力端子に接続され、ドレインが接地電位に接続されたＰｃｈＭＯＳトランジスタと、前記ＰｃｈＭＯＳトランジスタのゲートに印加される電圧を切換え、前記ＰｃｈＭＯＳトランジスタのオン／オフを制御するミュート切換回路を備え、前記ＰｃｈＭＯＳトランジスタがオンすることにより前記出力端子に出力される信号がミューティングされるミュート回路であって、
前記ＰｃｈＭＯＳトランジスタのバックゲートを、抵抗比が１：１付近で前記出力端子と電源電位との間に直列に接続される第４の抵抗と第５の抵抗の抵抗分割でバイアスし、前記ＰｃｈＭＯＳトランジスタのバックゲート電圧を、ミュートオフ時に前記出力端子に出力される信号の変動に伴い変動させること
を特徴とするミュート回路。
【請求項５】
ドレインが、正負の信号が入力される入力端子に第６の抵抗を介して接続され、ソースが接地電位に接続されるＮｃｈＭＯＳトランジスタと、前記ＮｃｈＭＯＳトランジスタのゲートに印加される電圧を切換え、前記ＮｃｈＭＯＳトランジスタのオン／オフを制御するミュート切換回路を備え、前記ＮｃｈＭＯＳトランジスタがオンすることにより前記入力端子に入力される信号がミューティングされる構成のミュート回路であって、
前記ＮｃｈＭＯＳトランジスタのバックゲートを、抵抗比が１：１付近で前記ＮｃｈＭＯＳトランジスタのドレインと所定のマイナス電位との間に直列に接続される第７の抵抗と第８の抵抗の抵抗分割でバイアスし、前記ＮｃｈＭＯＳトランジスタのバックゲート電圧を、ミュートオフ時に前記入力端子に入力される信号の変動に伴い変動させること
を特徴とするミュート回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力インターフェースにおけるミュート回路に関し、特にＭＯＳトランジスタをスイッチ素子に使用するミュート回路に関するものである。
【背景技術】
【０００２】
近年、正負の信号が出力されるオーディオ増幅器等の入出力インターフェースにおいて、入出力のミューティング用にＭＯＳトランジスタを使用する技術が提案されている。
しかしながら、ミューティング用のＭＯＳトランジスタがＯＦＦのときに入出力信号がマイナス側に大きく振幅されると、このＭＯＳトランジスタのバックゲートとドレインまたはソース間にできる寄生ダイオードがＯＮすることがある。このため、入出力信号がクランプされ、信号に歪みを発生させるという短所を有している。
【０００３】
そこで、この入出力信号のクランプを回避するため、ＭＯＳトランジスタのバックゲートにマイナス電圧を印加する技術が、特許文献１に提案されている。
以下、この特許文献１に開示されている、出力信号のクランプを回避するミュート回路の一例を、図９を参照しながら説明する。
【０００４】
図９において、１は、ソースが接地電位ＧＮＤに接続されたミューティング用のＮｃｈ（チャネル）ＭＯＳトランジスタであり、２はこのＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間にできる寄生ダイオードである。また３は、電源電位ＶＣＣ、またはこの電源電位ＶＣＣをマイナスの電位としたマイナス電位ＶＳＳの一方を選択してＮｃｈＭＯＳトランジスタ１のゲートに印加し、ＮｃｈＭＯＳトランジスタ１のオン／オフを制御するミュート切換回路である。また４は、出力センターレベルを接地電位ＧＮＤのレベルとした正負の信号を出力する増幅器であり、入力端子９に入力される信号は増幅器４で駆動され、抵抗Ｒ３を介して出力端子１０へ出力される。この出力端子１０の接続点に、ＮｃｈＭＯＳトランジスタ１のドレインが接続されている。またＲ８は、ＮｃｈＭＯＳトランジスタ１のゲート−バックゲート間に接続された抵抗である。
【０００５】
以上のように構成されたミュート回路について、以下その動作を説明する。
ミュートＯＮ（オン）時は、ミュート切換回路３により、ＮｃｈＭＯＳトランジスタ１のゲート、および抵抗Ｒ８を介してバックゲートに電源電位ＶＣＣが印加され、ＮｃｈＭＯＳトランジスタ１がＯＮする。ＮｃｈＭＯＳトランジスタ１のＯＮにより入力端子９に入力された信号は増幅器４の出力において、抵抗Ｒ３とＮｃｈＭＯＳトランジスタ１のＯＮ抵抗との比でミューティングされる。
【０００６】
また、ミュートＯＦＦ（オフ）時は、ミュート切換回路３によりＮｃｈＭＯＳトランジスタ１のゲート、および抵抗Ｒ８を介してバックゲートにマイナス電位ＶＳＳが印加され、ＮｃｈＭＯＳトランジスタ１がＯＦＦする。ＮｃｈＭＯＳトランジスタ１のＯＦＦにより入力端子９に入力された信号はミューティングされることなく増幅器４で駆動され、出力端子１０に出力される。
【０００７】
このようにミューティング機能が動作する。
ここで、図１０はミュートＯＦＦ時の出力信号ＶｏおよびＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１のタイミングチャートであり、同図に示すように、ミュートＯＦＦ時はＮｃｈＭＯＳトランジスタ１のバックゲートにマイナス電位ＶＳＳが印加されており、出力信号Ｖｏがマイナス側に出力されるとき、出力信号ＶｏがＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１を下回ることがないため、ミュートＯＦＦ時において、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間にできる寄生ダイオード２がＯＮすることがない。
【０００８】
このように、ミュートＯＦＦ時の出力信号のクランプを回避して、出力信号の歪みの発生が防止される。
【特許文献１】特開２００２−１１１４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような従来のミュート回路では、ミュートＯＦＦ時において、図１０からわかるように、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間電圧差Ｖ２は、出力信号Ｖｏがプラス側に最大に出力されるとき最大となり、電源電位ＶＣＣとマイナス電位ＶＳＳとの電圧差と同等になる場合がある。このため、ＮｃｈＭＯＳトランジスタ１の耐圧が、この電源電位ＶＣＣとマイナス電位ＶＳＳとの電圧差以上であることが必要とされる。例えば、電源電位ＶＣＣが３Ｖ、マイナス電位ＶＳＳが（−３）Ｖとすると、ミュートＯＦＦ時にＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間に最大で約６Ｖが印加される場合があり、ミューティング用のＮｃｈＭＯＳトランジスタ１の耐圧が６Ｖ以上であることが必要とされる。逆にＮｃｈＭＯＳトランジスタ１の耐圧が６Ｖの場合は、電源電位ＶＣＣが３Ｖ以内の範囲に制限されるとともにマイナス電位ＶＳＳが（−３）Ｖ以内の範囲に制限される。このように、プラス側及びマイナス側の電源電圧範囲がミューティング用のＮｃｈＭＯＳトランジスタ１の耐圧の１／２の範囲内に制限されるという問題がある。
【００１０】
そこで、本発明は、入出力インターフェースにおいて、ミューティング用にＭＯＳトランジスタを使用し、入出力信号のクランプが防止され、ミューティング用のＭＯＳトランジスタの耐圧により制限される電源電圧範囲を拡大することができるミュート回路を提供することを目的としたものである。
【課題を解決するための手段】
【００１１】
前述した目的を達成するために、本発明のうち請求項１に記載の発明は、ドレインが、正負の信号が出力される出力端子に接続され、ソースが接地電位に接続されたＮｃｈＭＯＳトランジスタと、前記ＮｃｈＭＯＳトランジスタのゲートに印加される電圧を切換え、前記ＮｃｈＭＯＳトランジスタのオン／オフを制御するミュート切換回路を備え、前記ＮｃｈＭＯＳトランジスタがオンすることにより前記出力端子に出力される信号がミューティングされるミュート回路であって、前記ＮｃｈＭＯＳトランジスタのバックゲート電圧を、ミュートオフ時に前記出力端子に出力される信号の変動に伴い変動させることを特徴としている。
【００１２】
次に、請求項２に記載の発明は、請求項１に記載の発明であって、前記ＮｃｈＭＯＳトランジスタのバックゲートを、抵抗比が１：１付近で前記出力端子と所定のマイナス電位との間に直列に接続される第１の抵抗と第２の抵抗の抵抗分割でバイアスすることを特徴としている。
【００１３】
また、請求項３に記載の発明は、請求項１に記載の発明であって、前記ＮｃｈＭＯＳトランジスタのバックゲートを、第３の抵抗を介して前記出力端子に接続するとともに、直列に所定の個数が接続されるダイオードを順方向に介してマイナス電位に接続することを特徴としている。
【００１４】
また請求項４に記載の発明は、ソースが、正負の信号が出力される出力端子に接続され、ドレインが接地電位に接続されたＰｃｈＭＯＳトランジスタと、前記ＰｃｈＭＯＳトランジスタのゲートに印加される電圧を切換え、前記ＰｃｈＭＯＳトランジスタのオン／オフを制御するミュート切換回路を備え、前記ＰｃｈＭＯＳトランジスタがオンすることにより前記出力端子に出力される信号がミューティングされるミュート回路であって、前記ＰｃｈＭＯＳトランジスタのバックゲートを、抵抗比が１：１付近で前記出力端子と電源電位との間に直列に接続される第４の抵抗と第５の抵抗の抵抗分割でバイアスし、前記ＰｃｈＭＯＳトランジスタのバックゲート電圧を、ミュートオフ時に前記出力端子に出力される信号の変動に伴い変動させることを特徴としている。
【００１５】
さらに請求項５に記載の発明は、ドレインが、正負の信号が入力される入力端子に第６の抵抗を介して接続され、ソースが接地電位に接続されるＮｃｈＭＯＳトランジスタと、前記ＮｃｈＭＯＳトランジスタのゲートに印加される電圧を切換え、前記ＮｃｈＭＯＳトランジスタのオン／オフを制御するミュート切換回路を備え、前記ＮｃｈＭＯＳトランジスタがオンすることにより前記入力端子に入力される信号がミューティングされる構成のミュート回路であって、前記ＮｃｈＭＯＳトランジスタのバックゲートを、抵抗比が１：１付近で前記ＮｃｈＭＯＳトランジスタのドレインと所定のマイナス電位との間に直列に接続される第７の抵抗と第８の抵抗の抵抗分割でバイアスし、前記ＮｃｈＭＯＳトランジスタのバックゲート電圧を、ミュートオフ時に前記入力端子に入力される信号の変動に伴い変動させることを特徴としている。
【発明の効果】
【００１６】
本発明のミュート回路は、正負の信号を出力するオーディオ増幅器等の入出力インターフェースにおいて、入出力のミューティング用にＭＯＳトランジスタを使用し、ミュートオフ時に入出力信号の変動に伴って、ミューティング用ＭＯＳトランジスタのバックゲート電圧を変動させることにより、入出力信号がクランプされることなく、ミューティング用ＭＯＳトランジスタのバックゲートとドレインまたはソース間の最大の電圧差をプラス側およびマイナス側の電源電圧と同等にすることができ、ミューティング用ＭＯＳトランジスタの耐圧と同等まで、使用する電源電圧の範囲を拡げることができる、という効果を有している。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、図９の背景技術のミュート回路と同一の構成には、同一の符号を付して説明を省略する。
［実施の形態１］
図１は本発明の実施の形態１におけるミュート回路の回路図である。
【００１８】
本実施の形態１では、直列に接続された抵抗（第１の抵抗に相当する）Ｒ１と抵抗（第２の抵抗に相当する）Ｒ２が新たに設けられ、抵抗Ｒ１の一端が出力端子１０に接続され、抵抗Ｒ１と抵抗Ｒ２の接続点が、ＮｃｈＭＯＳトランジスタ１のバックゲートに接続され、さらに抵抗Ｒ２の他端が、マイナス電位ＶＳＳに接続されている。すなわち、ＮｃｈＭＯＳトランジスタ１のバックゲートを、出力端子１０の出力信号Ｖｏと所定のマイナス電位ＶＳＳとの間の電圧差を、直列に接続される抵抗Ｒ１と抵抗Ｒ２による抵抗分割でバイアスしている。また、抵抗Ｒ１と抵抗Ｒ２の相対比は１：１付近である。また、抵抗Ｒ３の抵抗値は抵抗Ｒ１、Ｒ２の抵抗値に対して十分小さい値としている。
【００１９】
以上で構成されたミュート回路について、以下その動作を説明する。
図１において、ミュートＯＮ時はＮｃｈＭＯＳトランジスタ１のゲートに電源電位ＶＣＣが印加され、ＮｃｈＭＯＳトランジスタ１がＯＮする。ＮｃｈＭＯＳトランジスタ１のＯＮにより、出力端子１０がＮｃｈＭＯＳトランジスタ１のＯＮ抵抗を介して接地電位ＧＮＤにショートされるので、増幅器４に入力された信号は、抵抗Ｒ３とＮｃｈＭＯＳトランジスタ１のＯＮ抵抗との比でミューティングされる。
【００２０】
また、ミュートＯＦＦ時はＮｃｈＭＯＳトランジスタ１のゲートにマイナス電位ＶＳＳが印加され、ＮｃｈＭＯＳトランジスタ１がＯＦＦする。ＮｃｈＭＯＳトランジスタ１のＯＦＦにより出力端子１０は接地電位ＧＮＤにショートされないため、増幅器４に入力された信号はミューティングされず、出力端子１０に出力される。このとき、抵抗Ｒ３の抵抗値は抵抗Ｒ１，Ｒ２の抵抗値に対して十分小さいため、抵抗Ｒ３と抵抗Ｒ１，Ｒ２との比で信号が減衰されるレベルは殆ど無視できる。
【００２１】
このように、ミューティング機能が動作する。
次に、図２はミュートＯＦＦ時の出力信号ＶｏおよびＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１のタイミングチャートである。ここで、ＮｃｈＭＯＳトランジスタ１のバックゲートが出力端子１０とマイナス電位ＶＳＳとの間に接続される抵抗Ｒ１、Ｒ２による抵抗分割でバイアスされていることにより、同図に示すように、ＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１は、出力信号Ｖｏに伴って変動し、出力信号Ｖｏより高くなることがない。このため、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間にできる寄生ダイオード２がＯＮすることがないので、ミュートＯＦＦ時の出力信号Ｖｏのクランプを防止できる。このとき、ＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１は、次の（１）式で示される。
【００２２】
Ｖ１＝Ｖｏ−（Ｖｏ−ＶＳＳ）｛Ｒ１／（Ｒ１＋Ｒ２）｝・・・（１）
また、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間電圧差Ｖ２は出力信号ＶｏとＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１の電圧差になるので、（１）式から次の（２）式で表される。
【００２３】
Ｖ２＝（Ｖｏ−ＶＳＳ）｛Ｒ１／（Ｒ１＋Ｒ２）｝・・・（２）
ここで、例えば、電源電位ＶＣＣが３Ｖ、マイナス電位ＶＳＳが（−３）Ｖ、また、抵抗Ｒ１と抵抗Ｒ２の抵抗比を１：１とすると、（２）式のＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間電圧差Ｖ２は、次の（３）式で表される。
【００２４】
Ｖ２＝（Ｖｏ＋３）／２・・・（３）
（３）式からわかるように、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間電圧差Ｖ２が最大となるのは、出力信号Ｖｏがプラス側に最大となるときで、出力信号Ｖｏのプラス側の最大値は電源電位ＶＣＣの３Ｖを超えることがないため、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間電圧差Ｖ２は３Ｖ以下で変動する。このように、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間電圧差Ｖ２はプラス側およびマイナス側の電源電位以上になることがないので、例えば、ＮｃｈＭＯＳトランジスタ１の耐圧が３Ｖの場合において、３Ｖの電源電位ＶＣＣが使用できる。従って、ミューティング用のＮｃｈＭＯＳトランジスタ１の耐圧は、プラス側またはマイナス側の電源電位に対し同等以上であればいいので、ミューティング用のＮｃｈＭＯＳトランジスタ１の耐圧と同等の電源電位が使用可能となる。
【００２５】
なお、抵抗Ｒ１と抵抗Ｒ２の相対比を１：１付近としているのは、抵抗Ｒ１が抵抗Ｒ２より大きい場合、（２）式からわかるように、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間電圧差Ｖ２の最大値が電源電位ＶＣＣより大きくなり、ＮｃｈＭＯＳトランジスタ１の耐圧が電源電位ＶＣＣ以上を必要とされ、使用可能な電源電圧範囲が狭くなるからであり、また、抵抗Ｒ２が抵抗Ｒ１より大きい場合、（１）式からわかるようにＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１が接地電位ＧＮＤのレベルを超えることがあり、ＮｃｈＭＯＳトランジスタ１のソース−バックゲート間にできる寄生ダイオードがＯＮして出力信号がクランプされるからである。
【００２６】
以上のように実施の形態１によれば、ミュートＯＦＦ時に出力信号のクランプを防止できるとともに、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間電圧差の最大値を電源電位ＶＣＣと同等にすることができるので、電源電位ＶＣＣの使用範囲を出力のミューティング用のＮｃｈＭＯＳトランジスタ１の耐圧と同等まで拡げることができる。
［実施の形態２］
図３は本発明の実施の形態２におけるミュート回路の回路図である。なお、図１の実施の形態１と同一の構成には同一の符号を付して、詳細な説明を省略する。
【００２７】
本実施の形態２において、出力のミューティング用のＮｃｈＭＯＳトランジスタ１のバックゲートは、直列に接続されたダイオード５、６、７、８を順方向に介して接地電位ＧＮＤに接続されるとともに、抵抗（第３の抵抗に相当する）Ｒ４を介して出力端子１０に接続されている。
【００２８】
次に本実施の形態２のミュート回路の動作について説明する。なお、ミューティング機能の動作については、実施の形態１と同様のため詳細な説明を省略する。
図４は、ミュートＯＦＦ時の出力信号ＶｏおよびＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１のタイミングチャートである。同図に示すように、出力信号Ｖｏがプラス側に出力される場合、ＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１は、ダイオード５〜８が全てＯＮすることにより電圧制限がかかり、ダイオード５〜８がそれぞれＯＮする電圧をＶ５、Ｖ６、Ｖ７、Ｖ８とすると、次の（４）式で表される。
【００２９】
Ｖ１＝Ｖ５＋Ｖ６＋Ｖ７＋Ｖ８＋ＶＳＳ・・・（４）
また、出力信号Ｖｏがマイナス側に出力される場合、ＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１は、ダイオード５〜８によって電圧が制限されないため、出力信号Ｖｏと同様に変動する。このように、ＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１は、出力信号Ｖｏに伴って変動し、出力信号Ｖｏより高くなることがない。このため、第１の実施形態と同様に出力信号Ｖｏのクランプを防止できる。
【００３０】
次に、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間電圧差Ｖ２は、出力信号ＶｏとＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１の電圧差なので、出力信号Ｖｏがマイナス側に出力される場合、殆ど０Ｖになる。また、出力信号Ｖｏがプラス側に出力される場合、（４）式から次の（５）式で表される。
【００３１】
Ｖ２＝Ｖｏ−（Ｖ５＋Ｖ６＋Ｖ７＋Ｖ８＋ＶＳＳ）・・・（５）
ここで、例えば、電源電位ＶＣＣが３Ｖ、マイナス電位ＶＳＳが（−３）Ｖ、ダイオード５〜８がＯＮする電圧Ｖ５〜Ｖ８をそれぞれ０．７Ｖとすると、（５）式からわかるように、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間電圧差Ｖ２が最大となるのは、出力信号Ｖｏがプラス側に最大となるときで、出力信号Ｖｏのプラス側の最大値は電源電位ＶＣＣの３Ｖを超えることがないため、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間電圧差Ｖ２は３．２Ｖ以下で変動する。このように、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間電圧差Ｖ２の最大値がプラス側およびマイナス側の電源電圧と殆ど同等となるので、ＮｃｈＭＯＳトランジスタ１の耐圧と同等の電源電圧を使用できる。
【００３２】
なお、ＮｃｈＭＯＳトランジスタ１のバックゲートとＧＮＤとの間に接続されるダイオードの個数について、出力信号Ｖｏがプラス側に出力されるときのＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１が０Ｖ付近になるように、マイナス電位ＶＳＳに応じて、ダイオードを所定の個数にすることで、同様の効果が得られる。
【００３３】
以上のように実施の形態２によれば、実施の形態１と同様に、ミュートＯＦＦ時に出力信号のクランプを防止でき、電源電圧ＶＣＣの使用範囲を出力のミューティング用のＮｃｈＭＯＳトランジスタ１の耐圧と同等まで拡げることができる。
［実施の形態３］
図５は本発明の実施の形態３におけるミュート回路の回路図である。なお、図１の実施の形態１と同一の構成には同一の符号を付して、詳細な説明を省略する。
【００３４】
本実施の形態３では、実施の形態１のＮｃｈＭＯＳトランジスタ１に代えて、ミューティング機能が切換るミューティング用ＭＯＳトランジスタとしてＰｃｈＭＯＳトランジスタ１１が設けられており、ＰｃｈＭＯＳトランジスタ１１のソースが出力端子１０に接続され、ドレインが接地電位ＧＮＤに接続され、ゲートには、ミュート切換回路３により選択された電源電位ＶＣＣまたはマイナス電位ＶＳＳが印加されている。ＰｃｈＭＯＳトランジスタ１１のソース−バックゲート間に寄生ダイオード１２ができる。
【００３５】
また、出力端子１０と電源電位ＶＣＣとの間に、抵抗（第４の抵抗に相当する）Ｒ５と抵抗（第５の抵抗に相当する）Ｒ６が直列接続され、この抵抗Ｒ５と抵抗Ｒ６との接続点に、ＰｃｈＭＯＳトランジスタ１１のバックゲートが接続されており、ＰｃｈＭＯＳトランジスタ１１のバックゲートは抵抗Ｒ５と抵抗Ｒ６による抵抗分割でバイアスされる。なお、抵抗Ｒ５と抵抗Ｒ６の相対比は１：１付近である。
【００３６】
次に本実施の形態３のミュート回路の動作について説明する。なお、ミューティング機能の動作については、実施の形態１と同様のため詳細な説明を省略する。
図６はミュートＯＦＦ時の出力信号ＶｏおよびＰｃｈＭＯＳトランジスタ１１のバックゲート電圧Ｖ３のタイミングチャートであり、同図に示すように、ＰｃｈＭＯＳトランジスタ１１のバックゲート電圧Ｖ３が出力信号Ｖｏに伴って変動する。このように、ＰｃｈＭＯＳトランジスタ１１のバックゲート電圧Ｖ３は出力信号Ｖｏより下がることがないため、ＰｃｈＭＯＳトランジスタ１１のソース−バックゲート間にできる寄生ダイオード１２がＯＮすることがなく、ミュートＯＦＦ時の出力信号Ｖｏのクランプが防止される。また、実施の形態１と同様にミューティング用のＰｃｈＭＯＳトランジスタ１１のソース−バックゲート間電圧差Ｖ４がプラス側およびマイナス側の電源電圧と同等以下で変動する。従って、ミューティング用のＰｃｈＭＯＳトランジスタ１１の耐圧と同等の電源電圧が使用可能となる。
【００３７】
なお、抵抗Ｒ５と抵抗Ｒ６の相対比を１：１付近としているのは、実施の形態１で抵抗Ｒ１と抵抗Ｒ２の相対比を１：１付近としていることと同様である。
以上のように実施の形態３によれば、実施の形態１と同様にミュートＯＦＦ時に出力信号のクランプを防止でき、電源電圧ＶＣＣの使用範囲を出力のミューティング用のＭＯＳトランジスタの耐圧と同等まで拡げることができる。
［実施の形態４］
図７は本発明の実施の形態４におけるミュート回路の回路図である。なお、図１の実施の形態１と同一の構成には同一の符号を付して、詳細な説明を省略する。
【００３８】
本実施の形態４では、増幅器４を無くして、入力端子９から入力された信号を、抵抗（第６の抵抗に相当する）Ｒ７を介して内部回路２１に入力しており、ＮｃｈＭＯＳトランジスタ１のドレインが、抵抗Ｒ７を介して入力端子９に接続されている。なお、抵抗Ｒ７の抵抗値は抵抗（第７の抵抗に相当する）Ｒ１と抵抗（第８の抵抗に相当する）Ｒ２の抵抗値に対して十分小さい値である。
【００３９】
次に本実施の形態３のミュート回路の動作について説明する。
図７において、ミュートＯＮ時は、入力端子９に入力された信号がＮｃｈＭＯＳトランジスタ１のＯＮにより、抵抗Ｒ７とＮｃｈＭＯＳトランジスタ１のＯＮ抵抗との比でミューティングされる。また、ミュートＯＦＦ時は、ＮｃｈＭＯＳトランジスタ１のＯＦＦにより、入力端子９に入力された信号はミューティングされず、内部回路２１に入力される。このとき、抵抗Ｒ７の抵抗値は抵抗Ｒ１、Ｒ２の抵抗値に対して十分小さいため、抵抗Ｒ７と抵抗Ｒ１、Ｒ２との比で信号が減衰されるレベルは殆ど無視できる。
【００４０】
このように、ミューティング機能が動作する。
次に、図８はミュートＯＦＦ時の入力信号Ｖｉ及びＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１のタイミングチャートである。同図に示すように、ＮｃｈＭＯＳトランジスタ１のバックゲート電圧Ｖ１は、入力信号Ｖｉに伴って変動し、入力信号Ｖｉより高くなることがない。このため、ＮｃｈＭＯＳトランジスタ１のドレイン−バックゲート間に出来る寄生ダイオード２がＯＮすることがないので、ミュートＯＦＦ時の入力信号Ｖｉのクランプを防止できる。また、実施の形態１と同様にミューティング用のＮｃｈＭＯＳトランジスタ１のソース−バックゲート間電圧差Ｖ２がプラス側およびマイナス側の電源電位と同等以下で変動する。従って、ミューティング用のＮｃｈＭＯＳトランジスタ１の耐圧と同等の電源電圧が使用できる。
【００４１】
なお、抵抗Ｒ１と抵抗Ｒ２の相対比を１：１付近としているのは、実施の形態１と同様である。
以上のように実施の形態４によれば、ミュートＯＦＦ時に入力信号のクランプを防止でき、電源電圧ＶＣＣの使用範囲を入力のミューティング用のＭＯＳトランジスタの耐圧と同等まで拡げることができる。
【産業上の利用可能性】
【００４２】
本発明にかかるミュート回路は、入出力インターフェースにおいて、入出力のミュート等のスイッチ素子にＭＯＳトランジスタを使用し、入出力信号のクランプを防止するミュート等のスイッチ回路に有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態１におけるミュート回路の回路図である。
【図２】同ミュート回路のタイミングチャートである。
【図３】本発明の実施の形態２におけるミュート回路の回路図である。
【図４】同ミュート回路のタイミングチャートである。
【図５】本発明の実施の形態３におけるミュート回路の回路図である。
【図６】同ミュート回路のタイミングチャートである。
【図７】本発明の実施の形態４におけるミュート回路の回路図である。
【図８】同ミュート回路のタイミングチャートである。
【図９】従来のミュート回路の回路図である。
【図１０】従来のミュート回路のタイミングチャートである。
【符号の説明】
【００４４】
１    ＮｃｈＭＯＳトランジスタ
１１  ＰｃｈＭＯＳトランジスタ
２，１２  寄生ダイオード
３    ミュート切換回路
４    増幅器
Ｒ１〜Ｒ８  抵抗
５〜８  ダイオード
９    入力端子
１０  出力端子
２１    内部回路
ＶＣＣ  電源電位
ＧＮＤ  接地電位
ＶＳＳ  マイナス電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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