(57)【要約】【課題】消費電力及びコストを抑え得る画像投影装置の転送回路を提供すること。【解決手段】ビットプレーン単位でｍ（２≦ｍ＜ｎ）枚数分に相当する一時記憶領域を有するバッファメモリ３５への、ビットプレーン単位で上記一時記憶領域内を順次切り替えながらの、格納装置からのビットプレーンの第１の転送の実行にあたり、所定の投影表示時間より長い、マイクロミラーアレイ２による投影表示時間を有する第１のビットプレーンの転送と該第１のビットプレーンとは異なる第２のビットプレーンの転送との間に、上記所定の投影表示時間よりも短い、マイクロミラーアレイ２による投影表示時間を有する第３のビットプレーンの転送を実行すると共に、上記ビットプレーンが上記一時記憶領域に記憶された順序にて、上記一時記憶領域からマイクロミラーアレイ２への上記ビットプレーンの第２の転送を実行する。【選択図】図１
2007293053.tif 000002
【特許請求の範囲】
【請求項１】
各ピクセルの濃淡若しくはカラー情報がｎビットで表現されたデジタル画像データを、各ピクセルの同一ビット順位のビットデータからなるビットプレーン単位で読み出し可能に格納した格納装置から、上記ビットプレーンのビット順位に応じた時間、上記ビットデータにより指定されるピクセルを投影表示する投影表示デバイスに、上記ビットプレーン単位で上記ビットプレーンを転送する転送回路であって、
上記ビットプレーン単位でｍ（２≦ｍ＜ｎ）枚数分に相当する一時記憶領域を有するビットプレーン記憶バッファと、
上記ビットプレーン単位で上記一時記憶領域内を順次切り替えながらの、上記格納装置から上記ビットプレーン記憶バッファへの上記ビットプレーンの第１の転送の実行にあたり、所定の投影表示時間より長い、上記投影表示デバイスによる投影表示時間を有する第１のビットプレーンの転送と上記第１のビットプレーンとは異なる第２のビットプレーンの転送との間に、上記所定の投影表示時間よりも短い、上記投影表示デバイスによる投影表示時間を有する第３のビットプレーンの転送を実行すると共に、上記ビットプレーンが上記一時記憶領域に記憶された順序にて、上記一時記憶領域から上記投影表示デバイスへの上記ビットプレーンの第２の転送を実行する制御手段と、
を具備することを特徴とする転送回路。
【請求項２】
上記制御手段は、上記投影表示デバイスによる投影表示期間中に、上記第２の転送が完了した前記ビットプレーンに対応する上記一時記憶領域に対し、上記投影表示デバイスにより投影表示されている前記ビットプレーンとは異なる前記ビットプレーンに係る上記第１の転送を実行することを特徴とする請求項１に記載の転送回路。
【請求項３】
上記制御手段は、上記一時記憶領域に格納された上記ビットプレーンに対し、上記ビットプレーン単位で上記第２の転送を実行することを特徴とする請求項１に記載の転送回路。
【請求項４】
上記制御回路は、上記所定の投影表示時間として、上記第１の転送に係る転送期間の２倍が設定されていることを特徴とする請求項２に記載の転送回路。
【請求項５】
上記ビットプレーン記憶バッファは、２ポートメモリであることを特徴とする請求項３に記載の転送回路。
【請求項６】
上記投影表示デバイスとして、その反射角を、上記ビットプレーンのデータに従って制御可能な微小なミラーがアレイ状に配置されてなるマイクロミラーデバイスが用いられることを特徴とする請求項１に記載の転送回路。
【請求項７】
各ピクセルの濃淡若しくはカラー情報がｎビットで表現されたデジタル画像データを、各ピクセルの同一ビット順位のビットデータからなるビットプレーン単位で読み出し可能に格納した格納装置と、
請求項１乃至５の何れかに記載の転送回路と、
光源と、
上記転送回路により上記格納装置から転送される上記ビットプレーンのデータに従って、上記光源からの光を所定方向へ反射する微小なミラーがアレイ状に配列されてなる投影表示デバイスと、
上記投影表示デバイスからの上記反射光を集光して投影するレンズと、
を具備することを特徴とする画像投影装置。
【請求項８】
請求項７に記載の画像投影装置と、
上記レンズから投影された画像を表示するスクリーンと、
を具備することを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、転送回路、及びそれを用いた画像投影装置、並びに、その画像投影装置を用いた画像表示装置に関する。
【背景技術】
【０００２】
近年、米国を中心として、液晶やその反射角を制御可能な微小なミラーを有するデバイス（以下、マイクロミラーデバイスと称する）等の固定ピクセル方式の半導体表示デバイスを用いた画像表示装置の需要が増加している。特に、上記画像表示装置をより小型・安価／低消費電力且つ高コントラストな性能を実現する為の表示デバイスとして、マイクロミラーデバイスを用いた２進空間的光変調装置が注目されている。
【０００３】
図６に、従来のマイクロミラーデバイスを用いた画像表示装置のシステム構成図を示す。この画像表示装置は、光源１、マイクロミラーアレイ２、制御コントローラ３、画像メモリ４、及び投影用レンズ５から構成される画像投影装置と、スクリーン６とから構成される。
【０００４】
ここで、マイクロミラーアレイ２は、１ピクセルの画像情報に対応する１つのマイクロミラーデバイスを、表示領域分、アレイ状に複数個配列したものである。画像メモリ４は、表示する画像データを保持する記憶装置である。制御コントローラ３は、この画像メモリ４の画像情報に基づいて、マイクロミラーアレイ２の各マイクロミラーによる反射光量を制御する。投影用レンズ５は、マイクロミラーアレイ２からの反射光を集める為の集光レンズである。スクリーン６は、画像を投影する為のスクリーンである。
【０００５】
図７は、上記画像表示装置の機構を示す図である。同図においては、上記マイクロミラーアレイ２の内、２つのマイクロミラーデバイス２１Ａ，２１Ｂを代表して示している。
【０００６】
各々のマイクロミラーデバイス２１Ａ，２１Ｂは、ミラー２１１Ａ，２１１Ｂが、独立して下部支持ベース２１２Ａ，２１２Ｂにヒンジ等で固定され、支点を中心として予め定められた振れ角で動くメカ機構を有している。例えば、マイクロミラーデバイス２１Ａ，２１Ｂでは、±θの角度でミラー２１１Ａ，２１１Ｂが駆動できる仕組みになっている。１ピクセルの画像情報（Ｒ／Ｇ／Ｂ値あるいは輝度成分値の濃淡）に対応して、上記スクリーン６に投影する為の射出光量は、各々のミラー２１１Ａ，２１１Ｂを上記所定の振れ角に所定の時間保持する事により決定される。こうして、各々のミラー２１１Ａ，２１１Ｂに照射された入射光に対する反射光は上記所定の触れ角と時間により一義的に決定され、反射光量に応じた濃淡画像あるいはカラー画像を所望の場所に結像・表示することが可能になる。図７の例では、マイクロミラーデバイス２１Ａのミラー２１１Ａは＋θ傾き、反射光が画像データ１ピクセルに相当する輝度情報として、スクリーン６に投影される（オン状態）。マイクロミラーデバイス２１Ｂのミラー２１１Ｂは−θ傾き、反射光はスクリーン６に投影されず黒レベルになる（オフ状態）。更に、表示画像の輝度（若しくは色情報）の階調を上記ミラー角の保持時間（オン／オフの期間）に置き換える手段が必要となる。かかる保持時間は、例えば１ピクセルの輝度信号のデジタル値をＭＳＢ〜ＬＳＢまでに分解し、各々のビットに対応した重み付けの値とする。ＭＳＢが最も保持期間（図７の＋θ保持）が長く、ＬＳＢは最も保持期間が短い（図７の−θ保持）。
【０００７】
図８（Ａ）に、マイクロミラーアレイ２の制御の一例を示し、図６及び図７を補足する。図８（Ａ）の例では、１枚の画像を表示する例を説明する。上記画像を、１ピクセルの画像の階調を８ビットのモノクロ画像で、画角を４行（Ｒｏｗ）×４列（Ｃｏｌｕｍ）＝１６ピクセルとする。なお、表示させる画像は、図８（Ｂ）に示すモノクロ濃淡のチャートとする。
【０００８】
図８（Ａ）の例は、画角を４行（Ｒｏｗ）×４列（Ｃｏｌｕｍ）に対応した１６個のマイクロミラーデバイスを配したマイクロミラーアレイ２を示したものである。ここで、一つの□が一つのマイクロミラーデバイスであり、１ピクセルの画像に対応する。ハッチングを施したマイクロミラーデバイスは、上記投影用レンズ５に向けて光を反射しない（オフ状態）状態にある。ハッチングを施していないマイクロミラーデバイスは、上記投影用レンズ５に向けて光を反射する（オン状態）状態にある。
【０００９】
図８の（Ａ）においては、予め定められた所定の時間に対する、マイクロミラーアレイ２のオン状態／オフ状態を、上から順に時系列で表している。図８（Ｃ）は、このマイクロミラーアレイ２の制御の時間軸方向の例（タイミングチャート）を示している。
【００１０】
即ち、この例では、所定の時間をＴ０、Ｔ０／２、Ｔ０／４、Ｔ０／８（期間：Ｔ０＞Ｔ０／２＞Ｔ０／４＞Ｔ０／８）としており、２Ｔ０で１サイクルの表示期間とする。今、１列目（１Ｃｏｌｕｍｎ）のマイクロミラーデバイス群は、Ｔ０、Ｔ０／２、Ｔ０／４、Ｔ０／８全てオンである為、この位置に対応した図８（Ｂ）のスクリーン６に投影された画像におけるＣＬ１の部分は、最も明るい。２列目（２Ｃｏｌｕｍｎ）のマイクロミラーデバイス群は、Ｔ０／２、Ｔ０／４、Ｔ０／８にてオンである為、この位置に対応した図８（Ｂ）のスクリーン６のＣＬ２の部分は、２番目に明るい。３列目（３Ｃｏｌｕｍｎ）のマイクロミラーデバイス群は、Ｔ０／４、Ｔ０／８にてオンである為、この位置に対応した図８（Ｂ）のスクリーン６のＣＬ３の部分は、３番目に明るい。４列目（４Ｃｏｌｕｍｎ）のマイクロミラーデバイス群は、Ｔ０／８のみオンである為、この位置に対応した図８（Ｂ）のスクリーン６のＣＬ４の部分は、最も暗い。こうして所望のモノクロ濃淡のチャートがスクリーン６に投影される。
【００１１】
昨今、こうした画像表示装置においては、静止画・動画再生機能としてより高解像度且つ高画質化が望まれており、例えばハイビジョン（１，９２０×１，０８０ピクセル／３０ｆｐｓ）クラスの表示スペックが要求されている。
【００１２】
例えば、特許文献１では、標準テレビジョン方式に準拠したフレームレートにて、高画質な性能を実現する表示システムを開示している。係るシステムにおいては、複数フレームの画像データを前述したビット毎の重み付けのデータ群に変換する。該データを記憶装置（ＲＡＭ等のメモリ回路）に保持し、このデータを元にマイクロミラーデバイスアレイを駆動するものである。ビット毎の重み付けのデータ群を更に詳しく説明する。例えば、１ピクセルの画像を８ビットのモノクロデータとし、１枚の画像をＶＧＡサイズ（６４０×４８０ピクセル）とすると、８ビット×６４０×４８０の１枚の画像データを、ＭＳＢビットプレーンの６４０×４８０、６ビットプレーンの６４０×４８０、…、ＬＳＢビットプレーンの６４０×４８０の８枚の２値化データにビットプレーン展開したものである。即ち、画像情報としては、元の画像とビットプレーンのデータの容量に違いは無く、マイクロミラーデバイスアレイ用にフォーマット変換したものである。こうしたシステムにおいて、高画質且つ高フレームレートといった、よりユーザに快適な装置を提供する為には、必然的に電装系の構成が複雑・大規模化せざるを得ない。
【特許文献１】特開平５−２２４６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記特許文献１に開示された表示システムのような画像表示装置は、より高フレームレート且つ多ピクセルによる高画質化が望まれている。こうした装置を実現する為には、マイクロミラーアレイ等の半導体表示デバイスへの高速な画像データ転送や、画像メモリの増加といったデジタル処理部の対応が必須である。
【００１４】
しかし、以上のような高速なデータ転送への対応により処理装置の消費電力の増加や、画像メモリの追加等による装置のコスト増加が懸念される。
【００１５】
本発明は、上記の点に鑑みてなされたもので、高画質化に伴う高速な画像データ転送に対応して、消費電力及びコストを抑えた転送回路、画像投影装置、及び画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の転送回路の一態様は、各ピクセルの濃淡若しくはカラー情報がｎビットで表現されたデジタル画像データを、各ピクセルの同一ビット順位のビットデータからなるビットプレーン単位で読み出し可能に格納した格納装置から、上記ビットプレーンのビット順位に応じた時間、上記ビットデータにより指定されるピクセルを投影表示する投影表示デバイスに、上記ビットプレーン単位で上記ビットプレーンを転送する転送回路であって、上記ビットプレーン単位でｍ（２≦ｍ＜ｎ）枚数分に相当する一時記憶領域を有するビットプレーン記憶バッファと、上記ビットプレーン単位で上記一時記憶領域内を順次切り替えながらの、上記格納装置から上記ビットプレーン記憶バッファへの上記ビットプレーンの第１の転送の実行にあたり、所定の投影表示時間より長い、上記投影表示デバイスによる投影表示時間を有する第１のビットプレーンの転送と上記第１のビットプレーンとは異なる第２のビットプレーンの転送との間に、上記所定の投影表示時間よりも短い、上記投影表示デバイスによる投影表示時間を有する第３のビットプレーンの転送を実行すると共に、上記ビットプレーンが上記一時記憶領域に記憶された順序にて、上記一時記憶領域から上記投影表示デバイスへの上記ビットプレーンの第２の転送を実行する制御手段と、を具備することを特徴とする。
【００１７】
また、本発明の画像投影装置の一態様は、各ピクセルの濃淡若しくはカラー情報がｎビットで表現されたデジタル画像データを、各ピクセルの同一ビット順位のビットデータからなるビットプレーン単位で読み出し可能に格納した格納装置と、上記一態様の転送回路と、光源と、上記転送回路により上記格納装置から転送される上記ビットプレーンのデータに従って、上記光源からの光を所定方向へ反射する微小なミラーがアレイ状に配列されてなる投影表示デバイスと、上記投影表示デバイスからの上記反射光を集光して投影するレンズと、を具備することを特徴とする。
【００１８】
また、本発明の画像表示装置の一態様は、上記一態様の画像投影装置と、上記レンズから投影された画像を表示するスクリーンと、を具備することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、消費電力及びコストを共に抑えることが可能な転送回路、画像投影装置、及び画像表示装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を実施するための最良の形態を図面を参照して説明する。
【００２１】
［第１実施形態］
図１は、本発明の第１実施形態に係る転送回路の構成を示す図である。請求項１にて記載の「所定の投影表示時間」に関して、本実施形態では、６０フレーム／秒の画像を８ビットの階調にて表示する前提により、１／６０秒の１／４の１／２４０秒としている。この転送回路は、前述した画像表示装置の画像投影装置を構成するコントローラ３として機能するもので、インタフェース（Ｉ／Ｆ）回路３１、メモリコントローラ３２、ＣＰＵ３３、シリパラ変換部３４、バッファメモリ３５、シーケンサ３６、及びセレクタ３７，３８から構成されている。
【００２２】
ここで、Ｉ／Ｆ回路３１は、１ピクセル当たりｎビット（ｎ＞１以上の任意の値）に量子化された画像データを、１枚毎にビット毎のＮ枚の重み付けデータに変換する機能を有する。例えば、１ピクセルの画像を８ビット（ｎ＝８）のモノクロデータとし、１枚の画像をＶＧＡサイズ（６４０×４８０）とすると、８ビット×６４０×４８０の１枚の画像データを、ＭＳＢビットプレーンの６４０×４８０、６ビットプレーンの６４０×４８０、…、ＬＳＢビットプレーンの６４０×４８０の８枚（Ｎ＝８）の２値データにビットプレーン展開する。
【００２３】
この様子を図２（Ａ）乃至（Ｃ）を例に説明する。図２（Ａ）は入力される１枚の画像データである。列（Ｃｏｌｕｍ）方向が６４０ピクセル、行（Ｒｏｗ）方向が４８０ピクセルである。図中の１つの四角は、１ピクセル且つ１つのマイクロミラーデバイスに対応する。図中の四角内の数字は、輝度データの例を示す。上記Ｉ／Ｆ回路３１に入力された図２（Ａ）のデータは、図２（Ｂ）に示す８枚のビットプレーンに分解される。例えば、ＭＳＢビットのビットプレーンは、図２（Ａ）のデータにおいて１２８の数値をとるピクセルのみ１になる。
【００２４】
こうしてＩ／Ｆ回路３１にて図２（Ｂ）に示すように分解されたビットプレーンデータは、所定のビット幅ｗにて、メモリコントローラ３２により、上記画像メモリ４を構成するフレームメモリ４１に書き込まれる。即ち、上記ビットプレーンデータは、メモリ及びデジタル処理装置のバス幅に合わせたワード数にて、ビットプレーン毎にフレームメモリ４１に格納される。図２（Ｃ）に、フレームメモリ４１におけるデータの並びの例を示す。図２（Ｃ）の例では、ワード幅がｗ＝３２ビット、アドレスが７６，８００以上の深さを持つフレームメモリを用意する。
【００２５】
なお、メモリコントローラ３２は、該転送回路を含む該画像投影装置全体を制御するＣＰＵ３３によって制御される。
【００２６】
本実施形態を含めて昨今の画像表示装置は、例えばＶＧＡ／３０ｆｐｓ以上の動画性能が要求される。こうした表示帯域を確保すべく、上記フレームメモリ４１は、複数枚の画像データを蓄積可能である。また、一般的に、上記Ｉ／Ｆ回路３１、メモリコントローラ３２及びＣＰＵ３３に相当する機能は、図１には図示しない様々な機能ブロックと共にコントローラチップとして１チップ化される。こうした場合、特に端子数に起因するチップコストの上昇を抑える為、上記バス幅ｗは、ＶＧＡサイズの１行（６４０ビット）若しくは１列（４８０ビット）に相当する幅を確保出来ない。従って、大量の動画像データをより高速にマイクロミラーアレイ２に転送しなければ、所望の帯域を確保できない。
【００２７】
シリパラ変換部３４は、ｗ＝３２ビット幅で送られるビットプレーンデータを、ＶＧＡサイズの１行（６４０ビット）若しくは１列（４８０ビット）に相当する幅ｐビットに直すシリアル／パラレル変換を行う。本実施形態では、マイクロミラーアレイ２の列方向に対応したｐ＝６４０ビットとする。
【００２８】
バッファメモリ３５は、任意のビットプレーンをｍ枚分、本実施形態では２枚分を保持するメモリである。即ち、このバッファメモリ３５は、各ビットプレーン用のビットプレーンデータ記憶バッファＤＲＡＭ＿Ａ及びＤＲＡＭ＿Ｂを有する。これらビットプレーンデータ記憶バッファＤＲＡＭ＿Ａ及びＤＲＡＭ＿Ｂは、各々、６４０ワード×４８０ビットのリード／ライト各１ポートのデュアルポートＤＲＡＭで構成される。
【００２９】
セレクタ３７及び３８は、各々、シーケンサ３６から供給される切替信号Ｓに応じて、１個の共通端子Ｄを２個の切替端子Ａ，Ｂの一方に選択的に接続するものである。ここで、セレクタ３７の共通端子Ｄは上記シリパラ変換部３４に、一方の切替端子Ａはバッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ａに、他方の切替端子Ｂはバッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ｂに、それぞれ接続されている。また、セレクタ３８の共通端子Ｄは上記マイクロミラーアレイ２に、一方の切替端子Ａはバッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ａに、他方の切替端子Ｂはバッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ｂに、それぞれ接続されている。
【００３０】
而して、上記バッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ａに、上記シリパラ変換部３４よりｐビット幅でビットプレーンデータが転送される際は、セレクタ３７の共通端子Ｄは切替端子Ａ側に接続される。この期間、バッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ｂの内容をマイクロミラーアレイ２にデータ転送する為に、セレクタ３８の共通端子Ｄは切替端子Ｂ側に接続される。また逆に、バッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ｂに、上記シリパラ変換部３４よりｐビット幅でビットプレーンデータが転送される際は、セレクタ３７の共通端子Ｄは切替端子Ｂ側に接続される。この期間、バッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ａの内容をマイクロミラーアレイ２にデータ転送する為に、セレクタ３８の共通端子Ｄは切替端子Ａ側に接続される。こうしたバタフライ動作にてマイクロミラーアレイ２に画像データを送る。
【００３１】
シーケンサ３６は、このようなバタフライ動作の為に、切替信号出力端子ＳＥＬ＿Ｘ及びＳＥＬ＿Ｙから上記セレクタ３７及び３８に切替信号Ｓを送ると共に、上記バッファメモリ３５内に格納されるビットプレーンデータを選択する為に、ＭＥＭ＿ＳＥＬ端子からビットプレーン先頭アドレスを指定するための信号ｑを上記メモリコントローラ３２に送る。本実施形態では、画像階調が８ビットであることからビットプレーンは８面存在するので、ｑ＝３ビットである。メモリコントローラ３２は、該シーケンサ３６からの３ビットをアドレスの上位３ビットとするメモリアドレスｒ＝９ビットのアドレスで示された該フレームメモリ４１内のデータを読み出して、上記シリパラ変換部３４に供給するものである。
【００３２】
上記メモリコントローラ３２、ＣＰＵ３３、シリパラ変換部３４、シーケンサ３６、及びセレクタ３７，３８は、上記バッファメモリ３５へのフレームメモリ４１からのビットプレーンデータのロードと、上記バッファメモリ３５からマイクロミラーアレイ２へのビットプレーンデータの転送とを制御する制御手段として機能する。
【００３３】
次に、本実施形態に係る転送回路におけるマイクロミラーアレイ２への画像データの転送動作を図３のタイミングチャートを参照して説明する。
【００３４】
１フレーム期間２Ｔ０を８ビット階調にて時分割で濃淡を表現する。ビットプレーンと表示期間の関係は、ＭＳＢビット＝Ｔ０、６ビット＝Ｔ０／２、５ビット＝Ｔ０／４、４ビット＝Ｔ０／８、３ビット＝Ｔ０／１６、２ビット＝Ｔ０／３２、１ビット＝Ｔ０／６４、ＬＳＢビット＝Ｔ０／１２８となる。また、ビットプレーンデータを上記フレームメモリ４１より、バッファメモリ３５のＤＲＡＭへ転送する（ＤＲＡＭ転送）期間は、仮にＴ０／１６相当かかり、バッファメモリ３５のＤＲＡＭ内のビットプレーンデータをマイクロミラーアレイ２へ転送する（デバイス転送）期間をＴ０／３２０とする。一般に、ＤＲＡＭ転送の期間は、デバイス転送の期間に比較して、前述したデータ転送幅の関係上（ｗビット＜＜ｐビット）、はるかに長い。例えば、ビットプレーンデータをＭＳＢから順次ＬＳＢまで転送する場合、ビット３（＝Ｔ０／１６）のビットプレーン以降、ＤＲＡＭ転送期間が、表示期間を上回り、正しい映像が表示出来なくなる。ビットプレーンデータをＬＳＢから順次ＭＳＢへ転送する場合も同様である。即ち、図１に示す構成の様に、回路規模の縮小を考慮してＤＲＡＭを全ビットプレーン分実装しないシステムでは、ＤＲＡＭ転送が表示開始のタイミングまでに完了しない恐れがある。
【００３５】
そこで、本実施形態では、ビットプレーンを所定の順序でＤＲＡＭへ転送可能とする事により、かかる懸念事項を解消している。即ち、図３に示すように、ＭＳＢビットプレーンのビットブレーンデータの次にＬＳＢビットプレーンのビットプレーンデータを表示するように、フレームメモリ４１からバッファメモリ３５へ、表示期間の長いビットプレーンデータ／短いビットプレーンデータを交互に転送する。
【００３６】
つまり、まず、ＭＳＢビットプレーンのビットプレーンデータを、フレームメモリ４１からバッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ａへ転送し、該ビットプレーンデータ記憶バッファＤＲＡＭ＿Ａからマイクロミラーアレイ２へ転送することで、Ｔ０の期間、該ＭＳＢビットプレーンのビットプレーンデータを表示する。そして、このＴ０の期間の間に、ＬＳＢビットプレーンのビットプレーンデータを、フレームメモリ４１からバッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ｂへ転送し、その転送終了後、上記ＭＳＢビットプレーンのビットプレーンデータをマイクロミラーアレイ２に転送し終えたバッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ａへ、６ビットプレーンのビットプレーンデータを転送する。
【００３７】
次に、ＬＳＢビットプレーンのビットプレーンデータを、バッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ｂからマイクロミラーアレイ２へ転送して、Ｔ０／１２８の期間の間、該ＬＳＢビットプレーンのビットプレーンデータを表示する。ここで、該ビットプレーンデータ記憶バッファＤＲＡＭ＿Ｂに関しては、既に記憶しているデータを転送してしまっているので、１ビットプレーンのビットプレーンデータのフレームメモリ４１からの転送を行うことができる。この転送は、上記Ｔ０／１２８の期間よりも長い時間がかかるが、上記ＬＳＢビットプレーンのビットプレーンデータの表示後は、上記６ビットプレーンのビットプレーンデータを、バッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ａからマイクロミラーアレイ２へ転送して、Ｔ０／２の期間の間、該６ビットプレーンのビットプレーンデータを表示するので、この１ビットプレーンのビットプレーンデータのフレームメモリ４１からの転送が表示に影響を及ぼすことはない。
【００３８】
以下、同様にして、５ビットプレーンのビットプレーンデータ、２ビットプレーンのビットプレーンデータ、４ビットプレーンのビットプレーンデータ、３ビットプレーンのビットプレーンデータを表示するように、表示期間の長いデータ／短いデータを交互に転送することが行われる。
【００３９】
このような交互のデータ転送を行っても、１フレーム期間トータルとしてみれば、各々のマイクロミラーデバイスのオン／オフ時間は、ビットプレーンデータをＭＳＢから順次ＬＳＢまで転送した場合と何ら変わることはなく、よって、スクリーン６に投影された画像の観察者にとっては、何ら違和感のない、画像が観察されることとなる。
【００４０】
以上のような本実施形態に係る転送回路によれば、少ないメモリでマイクロミラーアレイ２にデータを転送できるので、消費電力が少なく、安価な転送回路とすることができる。
【００４１】
よって、そのような転送回路を用いた画像投影装置、更にはそれを用いた画像表示装置においても、消費電力が少ない安価な装置とすることができる。
【００４２】
また、上記バッファメモリ３５のビットプレーンデータ記憶バッファＤＲＡＭ＿Ａ、ＤＲＡＭ＿Ｂの出力をそれぞれマイクロミラーアレイ２に送るのではなく、セレクタ３８により選択的な転送することで、１系統の転送路だけ用意すればよい。一般に、画像投影装置内において、マイクロミラーアレイ２は光学的な要求を満たすようにその配置位置が限定され、電気回路が構成された回路基板とは離れた位置に配置されることが多い。本実施形態のように、転送路が１系統であれば、画像投影装置内部での配線が容易になる。
【００４３】
［第２実施形態］
次に、本発明の第２実施形態を説明する。
【００４４】
上記第１実施形態では、対応するピクセルの濃淡あるいはカラー画像情報に対応して、各マイクロミラーデバイスのオン（＋θ）／オフ（−θ）駆動によりミラー自体を所望の角度に保持し必要な反射光量を得ている。
【００４５】
本実施形態は、更に、マイクロミラーデバイスに対して、オン／オフ以外のミラーフリーの状態をより簡潔な構造にて実現することにより、反射光量の微調整を可能とした、より高画質な画像投影装置及び画像表示装置を提供するものである。
【００４６】
図４は、マイクロミラーデバイス２１を、第１の状態／第２の状態／第３の状態の多値状態、例えば、オン／オフ／フリーの３値状態にする事で、光量の微調整を可能とする、本実施形態に係る転送回路の構成を示す図である。なお、Ｉ／Ｆ回路３１、メモリコントローラ３２、フレームメモリ４１、ＣＰＵ３３、シリパラ変換部３４、及びセレクタ３７は、図示を省略してあるが、その部分は、上記第１実施形態と同様の構成となっている。また、バッファメモリ３５及びセレクタ３８も、上記第１実施形態と同様である。
【００４７】
シーケンサ３６は、１ビットのＭＯＤＥ信号を出力するＭＯＤＥ信号端子が追加されている点を除けば、上記第１実施形態のそれと同様である。
【００４８】
本実施形態においては、更に、行レジスタ（Ｒｏｗ  Ｒｅｓｉｓｔｏｒ）７１と、組み合わせ回路７２及び７３とを有している。行レジスタ７１は、カラム方向（６４０カラム）の２値データ（ミラーオン／オフ）を保持する６４０ビットのフリップフロップである。なお、図４では、この行レジスタ７１のハッチング箇所に相当するマイクロミラーデバイス２１の構成を模式的に示している。
【００４９】
組み合わせ回路７２及び７３は、上記シーケンサ３６からのモード信号（ＭＯＤＥ）の値により、上記行レジスタ７１の値をマスクする。モード信号＝Ｌの時を通常モード、モード信号＝Ｈの時を調整モードとし、図５にミラー動作の組み合わせを示す。
【００５０】
ここで、マイクロミラーデバイス２１のＦＥＴ２１３、２１４はシーケンサ３６からの行選択信号（ＲＯＷ  ＳＥＬ端子より出力される）により、当該マイクロミラーデバイス２１の配置された行が選択されているとき、各々のゲートがＨレベルとなり、導通するものである。
【００５１】
従って、モード信号＝Ｌの通常モードでは、行レジスタ７１の出力がＬであれば、組み合わせ回路７２の出力はＨとなって、上記ＦＥＴ２１４を通じて電極２１６に電荷が蓄積される。これに対して、組み合わせ回路７３の出力はＬであるので、電極２１５には電荷が蓄積されない。よって、電極２１６に蓄積された電荷による静電気力により、ミラー２１１は電極２１６に吸引され、−θ回転（ミラーオフ）する。
【００５２】
また、該通常モードにおいて、行レジスタ７１の出力がＨであると、組み合わせ回路７３の出力がＨとなって、ＦＥＴ２１３を通じて電極２１５に電荷が蓄積される。これに対して、組み合わせ回路７２の出力はＬであるので、電極２１６には電荷が蓄積されない。よって、電極２１５に蓄積された電荷による静電気力により、ミラー２１１は電極２１５に吸引され、＋θ回転（ミラーオン）する。
【００５３】
一方、モード信号＝Ｈの調整モードでは、行レジスタ７１の出力がＬであれば、組み合わせ回路７２の出力はＨとなって、ＦＥＴ２１４を通じて電極２１６に電荷が蓄積される。これに対して、組み合わせ回路７３の出力はＬであるので、電極２１５には電荷が蓄積されない。よって、電極２１６に蓄積された電荷による静電気力により、ミラー２１１は電極２１６に吸引され、−θ回転（ミラーオフ）する。
【００５４】
また、該調整モードにおいて、行レジスタ７１の出力がＨであると、組み合わせ回路７２、７３の両出力ともＬとなって、何れの電極２１５、２１６にも電荷が蓄積されない。即ち、調整モードでは、行レジスタ７１の出力＝Ｈの状態を組み合わせ回路７２、７３の論理で０にマスクする事で、θ＝０°の平衡状態（ミラーフリー）を作る。これにより、この期間における画像の表示は黒レベルに近く、光量を絞った状態に調整できる。なお、組み合わせ回路７２、７３の論理を変えて、調整モード＝Ｈで、行レジスタ７１の出力＝Ｈの際の組み合わせ回路７２、７３の出力をそれぞれＬ、Ｈとしてミラー２１１を強制的にオフ（黒レベル）にしても良い。
【００５５】
モード信号＝Ｈにするタイミングは、上記シーケンサ３６が制御する。図３に示した表示期間（２Ｔ０）の任意のタイミングにて、モード信号をＨ出力して構わない。
【００５６】
このモード信号をＨ状態にするタイミングにより、反射光量の微調整が可能となる。
【００５７】
以上、実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００５８】
例えば、上記実施形態では、ビットプレーンを保持するメモリ（ビットプレーンデータ記憶バッファ）を２枚で構成する例を示したが、これ以外の枚数でも良い。
【００５９】
また、ビットプレーンを保持するビットプレーンデータ記憶バッファをリード／ライト各１ポートのデュアルポートＤＲＡＭにて構成したが、例えばリード／ライト各２ポートメモリ１枚で構成するなどしても同様の効果を期待出来る。更に、メモリはＤＲＡＭに限定されるものではない。
【００６０】
また、１ピクセルの画像を８ビット（ｎ＝８）とし、８枚（Ｎ＝８）のビットプレーンデータに分解するとしたて説明したが、本発明は、ｎ＝Ｎに限定するものではない。
【００６１】
さらに、マイクロミラーは本実施形態のマイクロミラーデバイスに限定されない。
【図面の簡単な説明】
【００６２】
【図１】図１は、本発明の第１実施形態に係る転送回路の構成を示す図である。
【図２】図２（Ａ）は、入力される１枚の画像データにおける各ピクセルの輝度データの例を示す図、図２（Ｂ）は、図２（Ａ）の画像データを分解したビットプレーンデータを示す図であり、図２（Ｃ）は、フレームメモリにおけるビットプレーンデータの並びの例を示す図である。
【図３】図３は、第１実施形態に係る転送回路におけるマイクロミラーアレイへの画像データの転送動作を説明するためのタイミングチャートを示す図である。
【図４】図４は、本発明の第２実施形態に係る転送回路の構成を示す図である。
【図５】図５は、ミラー動作の組み合わせを説明するための図である。
【図６】図６は、従来のマイクロミラーデバイスを用いた画像表示装置のシステム構成図である。
【図７】図７は、従来のマイクロミラーデバイスを用いた画像表示装置の機構を示す図である。
【図８】図８（Ａ）は、従来のマイクロミラーデバイスを用いた画像表示装置におけるマイクロミラーアレイの制御の一例を示す図、図８（Ｂ）は、図８（Ａ）のマイクロミラーアレイの制御によりスクリーンに投影表示される画像を示す図であり、図８（Ｃ）は、８（Ａ）のマイクロミラーアレイの制御のタイミングチャートを示す図である。
【符号の説明】
【００６３】
１…光源、  ２…マイクロミラーアレイ、  ２１，２１Ａ，２１Ｂ…マイクロミラーデバイス、  ２１１，２１１Ａ，２１１Ｂ…ミラー、  ２１２Ａ，２１２Ｂ…下部支持ベース、  ２１３，２１４…ＦＥＴ、  ２１５，２１６…電極、  ３…コントローラ、  ３１…インタフェース（Ｉ／Ｆ）回路、  ３２…メモリコントローラ、  ３３…ＣＰＵ、  ３４…シリパラ変換部、  ３５…バッファメモリ、  ３６…シーケンサ、  ３７,３８…セレクタ、  ４…画像メモリ、  ４１…フレームメモリ、  ５…投影用レンズ、  ６…スクリーン、  ７１…行レジスタ、  ７２，７３…組み合わせ回路、  ＤＲＡＭ＿Ａ，ＤＲＡＭ＿Ｂ…ビットプレーンデータ記憶バッファ。
【図１】
2007293053.tif 000003
【図２】
2007293053.tif 000004
【図３】
2007293053.tif 000005
【図４】
2007293053.tif 000006
【図５】
2007293053.tif 000007
【図６】
2007293053.tif 000008
【図７】
2007293053.tif 000009
【図８】
2007293053.tif 000010