(57)【要約】      （修正有）【課題】微細化トレンチゲートＭＯＳトランジスタの形成方法を提供する。【解決手段】第１導電型の半導体基板に、トレンチ５を形成し、ゲート誘電体２０をトレンチ５内に形成し、第１導電性充填材料３０'をトレンチ５内にゲート電極３０として設け、第１ソース及びドレイン領域４を、第２導電型の不純物をトレンチ５横の基板１の表面に導入することにより形成し、トレンチ５内の第１導電性充填材料３０'を、所定の深さの位置まで後退するようにエッチバックし、第２ソース及びドレイン領域４'を、第２導電型の不純物をトレンチ５内の基板１の表面に導入し、絶縁スペーサ２５；２５'をトレンチ５内の第１導電性充填材料３０'の上に形成し、第２導電性充填材料３０''をトレンチ５内にゲート電極の上側部分として設ける工程と、を含む。【選択図】図７Ａ
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板（１）を設ける工程と、
トレンチ（５）を基板（１）に形成する工程と、
ゲート誘電体（２０）をトレンチ（５）内の基板（１）の上に形成する工程と、
第１導電性充填材料（３０'）をトレンチ（５）内にゲート誘電体（２０）上のゲート
電極（３０）として設ける工程と、
第１ソース及びドレイン領域（４）を、第２導電型の不純物をトレンチ（５）横の基板（１）の表面に導入することにより形成する工程と、
トレンチ（５）内の第１導電性充填材料（３０'）を、充填材料が第１ソース及びドレ
イン領域（４）の下の深さの位置まで後退するようにエッチバックする工程と、
第２ソース及びドレイン領域（４'）が第１ソース及びドレイン領域（４）に隣接し、
かつ少なくともエッチバックされた第１導電性充填材料（３０'）の深さの位置にまで延
びるように、第２ソース及びドレイン領域（４'）を、第２導電型の不純物をトレンチ（
５）内の基板（１）の表面に導入することにより形成する工程と、
絶縁スペーサ（２５；２５'）をトレンチ（５）内のエッチバックされた第１導電性充
填材料（３０'）の上に形成する工程と、
第２導電性充填材料（３０''）をトレンチ（５）内にゲート電極の上側部分として設ける工程であって、当該上側部分が、エッチバックされた第１導電性充填材料（３０'）と
電気的にコンタクトし、かつ第１及び第２ソース及びドレイン領域（４，４'）から絶縁
スペーサ（２５；２５'）によって電気的に絶縁される、第２導電性充填材料（３０''）
をゲート電極の上側部分として設ける工程とを備える、トレンチトランジスタの製造方法。
【請求項２】
第２ソース及びドレイン領域（４'）の形成がイオン注入工程によって行なわれ、エッチ
バックされた第１導電性充填材料（３０'）がマスクとして機能することを特徴とする、
請求項１記載の製造方法。
【請求項３】
不純物添加絶縁スペーサ（２５'）が形成され、第２ソース及びドレイン領域（４'）の形成が拡散工程によって行なわれ、及び、ドーパントが不純物添加絶縁スペーサ（２５'）
から半導体基板（１）に向かって外方拡散することを特徴とする、請求項１記載の製造方法。
【請求項４】
イオン注入工程が第１導電性充填材料（３０'）をトレンチ（５）内に設ける前に行なわ
れ、第１導電型の不純物をイオン注入することによって、トレンチ（５）の底面の下方に位置し、かつ局所的に高い不純物濃度を半導体基板（１）に有する不純物ドープ領域（５０）が形成されることを特徴とする、請求項１〜３のいずれか一項に記載の製造方法。
【請求項５】
イオン注入工程が第１導電性充填材料（３０'）をトレンチ（５）内に設けた後に行なわ
れ、第１導電型の不純物をマスク（７５）を使用してイオン注入することによって、トレンチ（５）の横に位置し、かつ局所的に高い不純物濃度を半導体基板（１）に有する不純物ドープ領域（５０'）が形成されることを特徴とする、請求項１〜４のいずれか一項に
記載の製造方法。
【請求項６】
イオン注入工程が絶縁スペーサ（２５；２５'）を形成した後に行なわれ、第１導電型の
不純物を第１ソース及びドレイン領域（４）に絶縁スペーサ（２５；２５'）をマスクと
して使用してイオン注入することによって、カウンタドープ領域が絶縁スペーサ（２５；２５'）に隣接するように第１ソース及びドレイン領域（４）内に形成されることを特徴
とする、請求項１〜５のいずれか一項に記載の製造方法。
【請求項７】
トレンチトランジスタの形成領域（ＲＴ）が、絶縁材料によって充填された分離トレンチ（ＩＴ'）によって取り囲まれることを特徴とする、請求項１〜６のいずれか一項に記載
の製造方法。
【請求項８】
第１導電型の半導体基板（１）と、
基板（１）内のトレンチ（５）と、
トレンチ（５）内の基板（１）の上のゲート誘電体（２０）と、
トレンチ（５）内に位置し、かつゲート誘電体（２０）上のゲート電極（３０）として設けられる第１導電性充填材料（３０'）と、
トレンチ（５）横の基板（１）の表面に設けられる第１ソース及びドレイン領域（４）と、
第１ソース及びドレイン領域（４）の下の深さの位置まで下方に延びるトレンチ（５）の内部の第１導電性充填材料（３０'）と、
トレンチ（５）内の基板（１）の表面に設けられる第２ソース及びドレイン領域（４'
）であって、第１ソース及びドレイン領域（４）に隣接し、かつ少なくとも第１導電性充填材料（３０'）の深さの位置にまで延び、更にトレンチ（５）を起点として第１ソース
及びドレイン領域（４）よりも短い横方向長さを有する第２ソース及びドレイン領域（４'）と、
トレンチ（５）内の第１導電性充填材料（３０'）の上の絶縁スペーサ（２５；２５'）と、
トレンチ（５）内に位置し、かつゲート電極の上側部分として設けられる第２導電性充填材料（３０''）であって、第１導電性充填材料（３０'）と電気的にコンタクトし、か
つ第１及び第２ソース及びドレイン領域（４，４'）から絶縁スペーサ（２５；２５'）によって電気的に絶縁される第２導電性充填材料（３０''）とを備えるトレンチトランジスタ。
【請求項９】
トレンチ（５）の下方に位置し、かつ第１導電型の不純物の濃度が局所的に高くなる不純物ドープ領域（５０'）が半導体基板（１）内に形成されることを特徴とする、請求項８
記載のトレンチトランジスタ。
【請求項１０】
トレンチ（５）の横に位置し、かつ第１導電型の不純物の濃度が局所的に高くなる不純物ドープ領域（５０'）が半導体基板（１）内に形成されることを特徴とする、請求項８又
は９記載のトレンチトランジスタ。
【請求項１１】
絶縁スペーサ（２５；２５'）に隣接するカウンタドープ領域（４' '）が第１ソース及びドレイン領域（４）内に形成されることを特徴とする、請求項８，９又は１０記載のトレンチトランジスタ。
【請求項１２】
第２ソース及びドレイン領域（４'）が非対称に形成されることを特徴とする、請求項８
記載のトレンチトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトレンチトランジスタの形成方法及び該当するトレンチトランジスタに関する。
【背景技術】
【０００２】
基本的に任意の集積回路に関連させることができるが、本発明、そして更には本発明を考案するに至る根拠となった課題を、シリコン技術における集積メモリ回路に関連させながら説明する。
【０００３】
特許文献１は、トレンチトランジスタを備える集積回路装置を形成する方法を開示している。この公知の方法は、トレンチ素子分離領域を集積回路基板に形成することにより活性領域を画定する工程と、マスクパターンを、集積回路基板の内、活性領域のサブチャネル領域及びサブチャネル領域の横のトレンチ素子分離領域を覆わない部分の上に形成する工程と、マスクパターンに覆われないトレンチ素子分離領域をエッチングして、凹部を第１の深さに達するまで第１マスクパターンをエッチングマスクとして使用して形成する工程と、サブチャネル領域をエッチングして、第１の深さよりも深い第２の深さを有するゲートトレンチを、マスクパターンをエッチングマスクとして使用して形成する工程と、ゲートトレンチを充填するリセスゲートを形成する工程と、を有する。
【特許文献１】米国特許出願公開第２００５／００４２８３３号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このタイプのトレンチトランジスタの問題は、縦型ゲート及び高濃度ソース／ドレイン領域の重複によって生じる。前記重複によって高電界が生じ、この高電界によってリーク電流が遮断状態のトランジスタに生じる。更に、深さ、及びリセスのバラツキは、導通状態の電流に大きな影響を与える、というのは、ソース／ドレイン不純物領域がゲートの下に延在していない場合に、トランジスタのチャネルとソース／ドレインとの間の接続状態が悪くなるからである。
【０００５】
本発明を考案するに至る根拠となった目的は、トレンチトランジスタの形成方法を改善することであり、更に極めて縮小性の高い該当するトランジスタ、及び安定した形成方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明によれば、本目的は請求項１に記載の形成方法、及び請求項１０に記載の該当するトレンチトランジスタによって達成される。
本発明は自己整合イオン注入を使用することが好ましく、この自己整合イオン注入により、許容誤差に収まるトレンチ構造を有するソース／ドレイン不純物領域が実現する。
【０００７】
請求項１に記載の形成方法、及び請求項８に記載の該当するトレンチトランジスタの有利な展開及び改善は従属請求項に記載される。
一の好適な実施形態によれば、第２ソース及びドレイン領域の形成は、エッチバックにより形成される第１導電充填物をマスクとして使用するイオン注入工程によって行なわれる。これにより、自己整合構造が実現する。
【０００８】
別の好適な実施形態によれば、不純物添加絶縁スペーサが形成され、そして第２ソース及びドレイン領域の形成は拡散工程によって行なわれ、ドーパントは不純物添加絶縁スペ
ーサから半導体基板に外方拡散する。これにより同様に、自己整合構造が実現する。
【０００９】
別の好適な実施形態によれば、イオン注入工程が第１導電充填物をトレンチに埋め込む前に行なわれ、第１導電型の不純物をイオン注入することにより、不純物ドープ領域がトレンチの底面の下に位置するように、かつ不純物濃度が半導体基板において局所的に高くなるように形成される。これにより、不所望のパンチスルーを防止することができる。
【００１０】
別の好適な実施形態によれば、イオン注入工程が第１導電充填物をトレンチに埋め込んだ後に行なわれ、第１導電型の不純物をマスクを使用してイオン注入することにより、不純物ドープ領域がトレンチの横に位置するように、かつ不純物濃度が半導体基板において局所的に高くなるように形成される。これにより同様に、不所望のパンチスルーを防止することができる。
【００１１】
別の好適な実施形態によれば、イオン注入工程が絶縁スペーサを形成した後に行なわれ、第１導電型の不純物を第１ソース及びドレイン領域に絶縁スペーサをマスクとして使用してイオン注入することにより、カウンタドープ領域が第１ソース及びドレイン領域の絶縁スペーサに隣接して形成される。これにより、これらの位置における不所望の電界集中を防止することができる。
【００１２】
別の好適な実施形態によれば、トレンチトランジスタの形成領域が絶縁材料で充填された分離トレンチによって取り囲まれる。
【発明を実施するための最良の形態】
【００１３】
本発明の好適な実施形態は図に例示され、そして以下の記述において説明される。これらの図では、同じ参照記号は同じ、または機能的に等価な構成要素を指す。
図１は、本発明の第１の実施形態としてのトレンチトランジスタの幾何学構造の模式平面図を示し、図１Ａ，Ｂは図１のラインＡ−Ａ'及び線Ｂ−Ｂ'にそれぞれ沿った２つの異なる模式断面を示す。
【００１４】
図１では、参照記号１は半導体基板を指し、この基板では、犠牲窒化膜層３が基板表面に設けられ、そして分離トレンチＩＴ'がトレンチトランジスタの形成領域ＲＴの横に設
けられ、分離トレンチＩＴ'は、基板１の上側表面にまで延びる絶縁材料としてのＳｉＯ
２によって充填される。詳細には、このような構造は、ＣＭＰプロセス（化学的機械研磨法）を使用して得られる。更に、図１Ａ，Ｂによれば、ソース／ドレイン領域４が半導体基板１の表面に、例えばイオン注入工程により形成される。
【００１５】
次に、マスク層の開口３ａを、方向Ｂ−Ｂ'に延び、かつ基板１を形成領域ＲＴの中心
領域において露出させるマスク層３に形成する。開口３ａは、トレンチ５の内、後続の工程で基板１においてエッチングされる予定の位置を画定する。
【００１６】
図１Ａ，Ｂ〜図７Ａ，Ｂは、本発明の第１の実施形態としてのトレンチトランジスタの図１Ａ，Ｂから始まる形成方法、及び該当するトレンチトランジスタの、図１のラインＡ−Ａ'及びＢ−Ｂ'にそれぞれ沿った２つの異なる模式断面を示している。
【００１７】
図２Ａ，Ｂに示す後続のプロセス工程では、トレンチトランジスタのトレンチ５はドライエッチングプロセスにより形成される。参照記号Ｕはトレンチ５の底面を指す。ドライエッチングプロセスは、この工程においてハードマスクとして機能するマスク層３がエッチングされないようにマスク層３に対して高い選択性を示すようにシリコンをエッチングする選択エッチングプロセスである。
【００１８】
図３Ａ，Ｂに示す次のプロセス工程では、図３Ｂからはっきりと分かるように、ウェットエッチングを行なって分離トレンチＩＴ'の酸化シリコンの内、トレンチ５の横の部分
をＢ−Ｂ'の方向に除去する。このウェットエッチング工程では、シリコン基板１のシリ
コンがエッチングされないようにシリコンに対して高い選択性を示すように酸化シリコンをエッチングする。このウェットエッチング工程では、トレンチ５はＢ−Ｂ'の方向に形
成され、そしてトレンチ５の底面Ｕの下方に位置し、かつトレンチ５の横に位置するアンダーカット領域５ａが方向Ｂ−Ｂ'に沿って形成される。前記アンダーカット領域５ａを
設けることにより、チャネル領域上のゲートに対する制御性が３ゲート構造によって向上する、というのは、ゲートが底面Ｕのエッジの下方にまで延びることができるからである。
【００１９】
その後、図４Ａ，Ｂに示すように、二酸化シリコンから成るゲート誘電体２０をトレンチ５の基板１の上に形成する。次に、トレンチ５、及び分離トレンチＩＴ'の隣接アンダ
ーカット領域５ａを、好適には堆積工程及び後続のＣＭＰプロセス工程において正確な形状になる導電性ポリシリコン充填材から成るゲート電極３０'で充填し、マスク層３は研
磨停止層として機能する。従って、ポリシリコンから成るゲート電極３０'はマスク層３
の表面にまで延びる。
【００２０】
図５Ａ，Ｂに示すように、次に、トレンチ５内のゲート電極３０'を、マスク層３をマ
スクとして使用してソース／ドレイン領域４の深さの位置の下方にまでエッチバックする。
【００２１】
図６Ａ，Ｂを参照すると、マスク層３が除去されることが分かる。後続のプロセス工程では、低濃度ソース／ドレイン領域４'（ＬＤＤ）を、エッチバックされたゲート電極３
０'の上のトレンチの壁の位置の半導体基板１に形成する。このイオン注入Ｉは自己整合
的に行なわれるので、ゲート電極３０'下のチャネル領域がソース／ドレイン領域４，４'に良好に接続される。トレンチ壁から始まる、半導体基板１内の低濃度ソース／ドレイン領域４'（ＬＤＤ）は横方向長さｄがソース／ドレイン領域４よりも短い。これにより、
ゲート近傍の電流の流れが良くなり、ポテンシャルが低下する経路を制御することができ、そして良好な耐圧特性が得られる。
【００２２】
図７Ａ，Ｂに示す後続のプロセス工程において、次に、酸化シリコンから成る絶縁スペーサ２５をエッチバックされたゲート電極３０'の上のトレンチ壁に形成する。この後、
導電性ポリシリコン層３０''を堆積させ、そして研磨により不要部分を除去してゲート電極の上側領域を形成する。
【００２３】
このようにして、第１の実施形態によるトレンチトランジスタが完成する。この後のプロセス工程（図示せず）においては、次に、ソース／ドレイン領域４及びゲート電極３０'，３０''を更に別の回路要素（ここには示さず）に接続する。
【００２４】
図６Ｃは、本発明の第１の実施形態の変形例を示している。この変形例では、半導体基板１の低濃度ソース／ドレイン領域４'ａ，４'ｂ（ＬＤＤ）は非対称であり、低濃度ソース／ドレイン領域４'ａ（ＬＤＤ）はソース／ドレイン領域４'ｂよりも短い横方向長さを有する。この構造は、２つのイオン注入Ｉａ，Ｉｂを異なる注入深さで行なうことにより可能になる。言うまでもないが、不純物タイプ及び／又は不純物原子濃度に関して非対称にすることもできる。
【００２５】
図８Ａ，Ｂは本発明の第２の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１のラインＡ−Ａ'及びＢ−Ｂ'にそれぞれ沿った２つの異なる模式断面を示している。図８Ａ，Ｂによる第２の実施形態では、ソース／ドレ
イン領域４'への不純物ドープを斜めイオン注入によって行なうのではなく、不純物添加
酸化シリコン膜スペーサ２５'を設け、続いて不純物添加酸化シリコン膜スペーサ２５'からの外方拡散を行なうことによっても行なうことができる。
【００２６】
図９Ａ，Ｂは本発明の第３の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１のラインＡ−Ａ'及びＢ−Ｂ'にそれぞれ沿った２つの異なる模式断面を示している。
【００２７】
図９Ａ，Ｂによる第３の実施形態では、不純物ドープ領域５０をトレンチ５の底面Ｕの下方にパンチスルー防止領域として形成するためのイオン注入Ｉ'を、ゲート誘電体２０
形成の前に、または後に、かつトレンチ５にゲート電極を形成する前に行なう。従って、深い位置でのパンチスルーによる電流経路の発生を抑制することができる。このイオン注入によって、トレンチ５の深さに依存しないチャネルドープ領域を形成することができ、そして勿論、このイオン注入を斜めの方向から行なって、ＤＲＡＭ半導体メモリ回路に使用される場合のノード側に対する距離を大きくすることができる。
【００２８】
図１０Ａ，Ｂは本発明の第４の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１のラインＡ−Ａ'及びＢ−Ｂ'にそれぞれ沿った２つの異なる模式断面を示している。
【００２９】
図１０Ａ，Ｂによる本発明の第４の実施形態では、非常に浅い斜めイオン注入Ｉ''を行なって、打ち返しのための逆導電型の不純物のイオン注入によって非常に薄い不純物濃度になったソース／ドレイン領域４''を形成する、すなわちソース／ドレイン領域４に横方向の不純物勾配が形成されるようにして当該領域に生じる高電界を緩和する。このイオン注入Ｉ''は都合上、内部絶縁スペーサ２５を形成した後に、当該スペーサをマスクとして使用して行なわれる。この実施形態は、第１の実施形態または第２の実施形態のいずれかと組み合わせることができる。
【００３０】
図１１Ａ，Ｂは本発明の第５の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１のラインＡ−Ａ'及びＢ−Ｂ'にそれぞれ沿った２つの異なる模式断面を示している。
【００３１】
図１１Ａ，Ｂに示す第５の実施形態では、トレンチ５に、ポリシリコンから成るゲート電極の上側部分３０''を充填した後、フォトレジストマスク７５を塗布し、その後、イオン注入Ｉ'''を行なって、非対称に位置し、かつパンチスルー防止領域として機能する不
純物ドープ領域５０'を半導体基板１に形成する。
【００３２】
本発明について好適な実施形態に関連する形で記載してきたが、本発明はこれらの実施形態に制限されるのではなく、この技術分野の当業者には明らかな方法により変更することができる。
【００３３】
詳細には、材料の選択はほんの一例であり、種々変えることができる。
本明細書において示した実施形態では、トレンチトランジスタの両側に不純物を、ソース／ドレイン領域４'に関して同じ程度にドープする。しかしながら、この構造が絶対に
必要である訳ではない。そうではなく、メモリ回路に使用される場合には、２つの側に不純物を異なる濃度でドープして、ビットライン側及びノード側が異なる不純物濃度を有するようにすることができることができる。
【００３４】
言うまでもないが、本発明は積層型ＤＲＡＭ半導体メモリ回路及びトレンチ構造ＤＲＡＭ半導体メモリ回路の両方に適用することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態としてのトレンチトランジスタの幾何学構造の模式平面図。
【図１Ａ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ａ−Ａ'における断面図。
【図１Ｂ】図１の線Ｂ−Ｂ'における断面図。
【図２Ａ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ａ−Ａ'における断面図。
【図２Ｂ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ｂ−Ｂ'おける断面図。
【図３Ａ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ａ−Ａ'における断面図。
【図３Ｂ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ｂ−Ｂ'おける断面図。
【図４Ａ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ａ−Ａ'における断面図。
【図４Ｂ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ｂ−Ｂ'おける断面図。
【図５Ａ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ａ−Ａ'における断面図。
【図５Ｂ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ｂ−Ｂ'おける断面図。
【図６Ａ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ａ−Ａ'における断面図。
【図６Ｂ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ｂ−Ｂ'おける断面図。
【図６Ｃ】第１の実施形態の別例を示す断面図。
【図７Ａ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ａ−Ａ'における断面図。
【図７Ｂ】本発明の第１の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ｂ−Ｂ'おける断面図。
【図８Ａ】本発明の第２の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ａ−Ａ'における断面図。
【図８Ｂ】本発明の第２の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ｂ−Ｂ'おける断面図。
【図９Ａ】本発明の第３の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ａ−Ａ'における断面図。
【図９Ｂ】本発明の第３の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ｂ−Ｂ'おける断面図。
【図１０Ａ】本発明の第４の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ａ−Ａ'における断面図。
【図１０Ｂ】本発明の第４の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ｂ−Ｂ'おける断面図。
【図１１Ａ】本発明の第５の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ａ−Ａ'における断面図。
【図１１Ｂ】本発明の第５の実施形態としてのトレンチトランジスタの形成方法、及び該当するトレンチトランジスタの、図１の線Ｂ−Ｂ'おける断面図。
【符号の説明】
【００３６】
ＲＴ…トレンチトランジスタの形成領域、１…シリコン半導体基板、ＩＴ’…分離トレンチ、２０…ゲート誘電体、３０’ …導電性充填材料、３０’’ …ゲート電極、６０…ゲートコンタクト、４０，５０…ソース、ドレイン、５…トレンチ、Ｕ…トレンチ５の底面、５ａ，５ａ’ …アンダーカット領域、４…高濃度ソース／ドレイン領域、４’…低濃
度ソース／ドレイン領域（ＬＤＤ）、４’’…カウンタードープ領域、Ｉ，Ｉ’，Ｉ’’…ＬＤＤイオン注入、３…窒化膜マスク層、３ａ…マスク層開口、７５…フォトレジストマスク。
【図１】
2007110110.tif 000003
【図１Ａ】
2007110110.tif 000004
【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
2007110110.tif 000017
【図７Ｂ】
2007110110.tif 000018
【図８Ａ】
2007110110.tif 000019
【図８Ｂ】
2007110110.tif 000020
【図９Ａ】
2007110110.tif 000021
【図９Ｂ】
2007110110.tif 000022
【図１０Ａ】
2007110110.tif 000023
【図１０Ｂ】
2007110110.tif 000024
【図１１Ａ】
2007110110.tif 000025
【図１１Ｂ】
2007110110.tif 000026
【外国語明細書】
2007110110.tif 000027
2007110110.tif 000028
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