(57)【要約】【課題】複数のメモリを統合してロウデコーダや制御回路などの面積を削減することができる半導体記憶装置を提供する。【解決手段】選択対象ビット線数が異なるカラムセレクタ１２４、１３０を有するカラムＩ／Ｏ１０３、１０５を備えるか、もしくは異なる個数のカラムセレクタ１２４およびカラムセレクタ１２４に個別に接続されるセンスアンプ１２７、１３２を有し、かつセンスアンプ１２７、１３２の個数に応じて選択対象センスアンプ数が異なるセンスアンプ選択回路を有するカラムＩ／Ｏ１０３、１０５を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
選択対象ビット線数が異なるビット線選択回路を有する複数種類のデータ入出力回路を備えた半導体記憶装置。
【請求項２】
異なる個数のビット線選択回路および前記ビット線選択回路に個別に接続されるセンスアンプと前記ビット線選択回路に個別に接続されるライトバッファとを有し、かつ前記センスアンプの個数に応じて選択対象センスアンプ数が異なるセンスアンプ選択回路と前記ライトバッファの個数に応じて選択対象ライトバッファ数が異なるライトバッファ選択回路とを有する複数種類のデータ入出力回路を備えた半導体記憶装置。
【請求項３】
前記複数のデータ入出力回路のうち、第１のデータ入出力回路に対応する第１のメモリセルアレイは全てのメモリセルにビット線が接続され、第２のデータ入出力回路に対応する第２のメモリセルアレイは一部はビット線が接続されないメモリセルを備える請求項１または２に記載の半導体記憶装置。
【請求項４】
前記複数のデータ入出力回路のうち、第１のデータ入出力回路に対応する第１のメモリセルアレイと、第２のデータ入出力回路に対応する第２のメモリセルアレイとは、メモリ容量が異なる請求項１または２に記載の半導体記憶装置。
【請求項５】
前記複数のデータ入出力回路で共通に使用するアドレスは外部アドレスとそのまま接続され、前記複数のデータ入出力回路で共通に使用しないアドレスは最上位アドレスとして外部アドレスと接続される請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記複数のデータ入出力回路のうち、いずれか一つがレイテンシー回路を備える請求項１または請求項２に記載の半導体記憶装置。
【請求項７】
前記複数のデータ入出力回路のうち、いずれか一つが冗長回路を備える請求項１または請求項２に記載の半導体記憶装置。
【請求項８】
前記複数のデータ入出力回路は、制御タイミングの異なる制御信号に接続される請求項１または請求項２に記載の半導体記憶装置。
【請求項９】
前記複数のデータ入出力回路の間に配置されて制御回路の制御信号を遅延させる制御遅延回路と、前記複数のデータ入出力回路に対応する複数のメモリアレイの間に配置されロウデコーダの出力であるワード線の信号を遅延させるワード線遅延回路とを備え、
前記複数のデータ入出力回路のうちの第１のデータ入出力回路は、前記制御回路から出力される制御信号に接続され、前記複数のデータ入出力回路のうちの第２のデータ入出力回路は、前記制御遅延回路の出力に接続され、前記複数のデータ入出力回路に対応する複数のメモリアレイのうちの第１のメモリアレイは前記ワード線に接続され、前記複数のメモリアレイのうちの第２のメモリアレイは前記ワード線遅延回路に接続される請求項１または請求項２に記載の半導体記憶装置。
【請求項１０】
前記制御遅延回路と前記ワード線遅延回路とは、共に同じ段数のインバータ素子を備える請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムＬＳＩに混載される半導体記憶装置（メモリ）に関するものである。特に、複数のメモリを統合して一つのメモリに置き換え、それによってシステムＬＳＩに搭載される半導体記憶装置の占有面積を削減し、統合後も統合前の個別の機能を実現するのに有効な技術に関するものである。
【背景技術】
【０００２】
システムＬＳＩには様々なメモリが搭載される。図２４には、メモリ統合前のシステムＬＳＩのブロック図を示している。図２４において、符号１７１は統合前の第１メモリマクロを示し、符号１７２は統合前の第２メモリマクロを示し、符号１７４は第１メモリマクロ１７１および第２メモリマクロ１７２に対して、コマンドおよびアドレスを与えるロジック回路を示している。第１メモリマクロ１７１はワード線が３２本、ビット線が８対の構成を有し、第２メモリマクロ１７２はワード線が６４本、ビット線が８対の構成を有する。
【０００３】
今回開示するメモリを統合する技術は、図２４に示すように、従来ロジック回路１７４により制御される、複数のメモリ、すなわち第１メモリマクロ１７１および第２メモリマクロ１７２を統合する技術である。従来、システムＬＳＩにおいて、メモリは、図２４に示すように、容量やワード数等の構成が異なる場合、個別のメモリマクロとして、すなわち第１メモリマクロ１７１および第２メモリマクロ１７２としてシステムＬＳＩに搭載され、ロジック回路１７４により制御が行なわれていた。
【０００４】
また、メモリを統合する技術では、第一のメモリアレイ部と第二のメモリアレイ部がひとまとめに統合されたメモリアレイを含み、第一のメモリアレイ部と第二のメモリアレイ部は別々にアドレス可能である。外部から受け取ったアドレスデータを使用して第一のメモリアレイ部をアドレス指定するために第一のアクセス手段が設けられ、受け取った制御データを第二のメモリアレイ部へのアドレス信号として使用して第二のメモリアレイ部にアクセスするために第二のアクセス手段が設けられている。このように異なるメモリを統合する方法が特許文献１に記載されている。
【特許文献１】特開平７−２８１９４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体記憶装置では、システムＬＳＩに混載される場合において、システムＬＳＩ上に複数のメモリが搭載される場合、複数のメモリ毎に制御回路やロウデコーダが存在し、面積が増加するという課題があった。特許文献１に記載されている構成では、第１のメモリアレイ部と第２のメモリアレイ部は統合されているがロウデコーダ部は個別に存在している。
【０００６】
したがって、本発明の目的は、ワード数や容量の異なる複数のメモリを統合して、ロウデコーダや制御回路などの面積を削減することができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の請求項１記載の半導体記憶装置は、選択対象ビット線数が異なるビット線選択回路を有する複数種類のデータ入出力回路を備えるものである。
【０００８】
この構成によれば、データ入出力回路毎にワード数が異なっていても、ワード線の数を合わせる事で、複数のメモリアレイを統合することができるので、ロウデコーダや制御回路などの面積を削減する作用効果を有する。
【０００９】
上記課題を解決するために、本発明の請求項２記載の半導体記憶装置は、異なる個数のビット線選択回路および前記ビット線選択回路に個別に接続されるセンスアンプと前記ビット線選択回路に個別に接続されるライトバッファとを有し、かつ前記センスアンプの個数に応じて選択対象センスアンプ数が異なるセンスアンプ選択回路と前記ライトバッファの個数に応じて選択対象ライトバッファ数が異なるライトバッファ選択回路とを有する複数種類のデータ入出力回路を備えるものである。
【００１０】
この構成によれば、データ入出力回路毎にワード数が異なっていても、ワード線の数を合わせる事で、複数のメモリアレイを統合することができるので、ロウデコーダや制御回路などの面積を削減する作用効果を有する。
【００１１】
上記課題を解決するために、本発明の請求項３記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、複数のデータ入出力回路のうち、第１のデータ入出力回路に対応する第１のメモリセルアレイは全てのメモリセルにビット線が接続され、第２のデータ入出力回路に対応する第２のメモリセルアレイは一部はビット線が接続されないメモリセルを備える。
【００１２】
この構成によれば、第２のデータ入出力回路に対応する第２のメモリセルアレイはビット線が接続されない一部のメモリセルを備えるので、ビット線の負荷を低減する事が可能となり、請求項１または２と同様の作用効果に加え、データの読み出し特性を向上させるという作用効果を有する。
【００１３】
上記課題を解決するために、本発明の請求項４記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、複数のデータ入出力回路のうち、第１のデータ入出力回路に対応する第１のメモリセルアレイと、第２のデータ入出力回路に対応する第２のメモリセルアレイとは、メモリ容量が異なる。
【００１４】
この構成によれば、第１のデータ入出力回路に対応する第１のメモリアレイと、第２のデータ入出力回路に対応する第２のメモリアレイとは、メモリ容量が異なるので、ビット線の負荷を低減する事が可能となり、請求項１または２と同様の作用効果に加え、データの読み出し特性を向上させるという作用効果を有する。
【００１５】
上記課題を解決するために、本発明の請求項５記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、複数のデータ入出力回路で共通に使用するアドレスは外部アドレスとそのまま接続され、複数のデータ入出力回路で共通に使用しないアドレスは最上位アドレスとして外部アドレスと接続される。
【００１６】
この構成によれば、複数のデータ入出力回路で共通に使用するアドレスは外部アドレスとそのまま接続され、複数のデータ入出力回路で共通に使用しないアドレスは最上位アドレスとして外部アドレスと接続されるので、請求項１または２と同様の作用効果に加え、共通の容量内での論理的なアドレス空間を統一し、検査を容易化するという作用効果を有する。
【００１７】
上記課題を解決するために、本発明の請求項６記載の半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、複数のデータ入出力回路のうち、いずれか一つがレイテンシー回路を備える。
【００１８】
この構成によれば、複数のデータ入出力回路のうち、いずれか一つがレイテンシー回路を備えるので、請求項１または２と同様の作用効果に加え、複数のデータ入出力回路のうち、レイテンシー回路を備えたデータ入出力回路は、レイテンシー回路を備えないデータ入出力回路よりも、読出しサイクルは遅くなるが、データの読出し時間は早くなるという
作用効果を有する。
【００１９】
上記課題を解決するために、本発明の請求項７記載の半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、複数のデータ入出力回路のうち、いずれか一つが冗長回路を備える。
【００２０】
この構成によれば、複数のデータ入出力回路のうち、いずれか一つが冗長回路を備えるので、不良個所を冗長回路によって救済することができ、請求項１または２と同様の作用効果に加え、歩留まりを向上させるという作用効果を有する。
【００２１】
上記課題を解決するために、本発明の請求項８記載の半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、複数のデータ入出力回路は、制御タイミングの異なる制御信号に接続される。
【００２２】
この構成によれば、請求項１または２と同様の作用効果に加え、読出し時間の微調整を可能にするという作用効果を有する。
【００２３】
上記課題を解決するために、本発明の請求項９記載の半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、複数のデータ入出力回路の間に配置されて制御回路の制御信号を遅延させる制御遅延回路と、複数のデータ入出力回路に対応する複数のメモリアレイの間に配置されロウデコーダの出力であるワード線の信号を遅延させるワード線遅延回路とを備え、複数のデータ入出力回路のうちの第１のデータ入出力回路は、制御回路から出力される制御信号に接続され、複数のデータ入出力回路のうちの第２のデータ入出力回路は、制御遅延回路の出力に接続され、複数のデータ入出力回路に対応する複数のメモリアレイのうちの第１のメモリアレイはワード線に接続され、複数のメモリアレイのうちの第２のメモリアレイはワード線遅延回路に接続される。
【００２４】
この構成によれば、制御遅延回路とワード線遅延回路とを設けたことにより、サイクル時間は同じで、位相のずれた動作タイミングの複数のメモリを統合してロウデコーダや制御回路などの面積を削減し、共通の容量内での論理的なアドレス空間を統一し、検査を容易化するという作用効果を有する。
【００２５】
上記課題を解決するために、本発明の請求項１０記載の半導体記憶装置は、請求項９記載の半導体記憶装置において、制御遅延回路とワード線遅延回路とは、共に同じ段数のインバータ素子を備える。
【００２６】
この構成によれば、制御遅延回路とワード線遅延回路とは、共に同じ段数のインバータ素子を備えるので、サイクル時間は同じで、位相のずれた動作タイミングの複数のメモリを統合し、位相の調整を容易化し、ロウデコーダや制御回路などの面積を削減し、共通の容量内での論理的なアドレス空間を統一し、検査を容易化するという作用効果を有する。
【発明の効果】
【００２７】
以上説明したように、本発明によれば、複数のメモリを統合し、ロウデコーダや制御回路などの面積を削減することができる。また、共通の容量内での論理的なアドレス空間を統一し、検査を容易化することもできる。更に、統合されるメモリ毎に個別の機能を実現することもできる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２９】
（実施の形態１）
以下、本発明の実施の形態１の半導体記憶装置について、以下図面を参照しながら説明する。なお、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。ここでは、４ビット線対と８ビット線対の２つの構成のデータ入出力回路について説明するが、他の構成のデータ入出力回路を備える場合でも同様である。また、メモリアレイ内のワード線やビット線、データ入出力の数は実施の形態の数とは限らない。
【００３０】
図１は本発明の実施の形態１の半導体記憶装置のブロック図を示す。図１において、符号１０１はロウデコーダを示し、符号１０２は制御回路を示す。符号１０３は４カラムＩ／Ｏ部を示し、符号１０４は４カラムＩ／Ｏ部１０３を構成する一つの４カラムＩ／Ｏを示す。符号１０５は８カラムＩ／Ｏ部を示し、符号１０６は８カラムＩ／Ｏ部１０５を構成する８カラムＩ／Ｏを示す。符号１０７はロウプリデコーダを示し、符号１０８はプリチャージ制御回路を示し、符号１０９はカラムデコーダ（ビット線選択回路）を示し、符号１１０は制御部を示し、符号１１１はアドレスラッチを示す。
【００３１】
符号１２１はメモリアレイを示し、符号１２２は４ビット線対に対応するメモリセルアレイを示し、メモリアレイ１２１を構成している。符号１２３は４ビット線対に対応したプリチャージ回路Ａを示し、符号１２４は４ビット線対に対応したカラムセレクタＡを示し、符号１２５はライトバッファを示し、符号１２６は入力データラッチを示し、符号１２７はセンスアンプを示し、符号１２８は出力回路を示す。符号１２９は８ビット線対に対応したプリチャージ回路Ｂを示し、符号１３０は８ビット線対に対応したカラムセレクタＢを示す。
【００３２】
符号ＷＬ０〜ＷＬ６３はワード線を示し、符号Ｂ０〜Ｂ３、ＮＢ０〜ＮＢ３、Ｂ８０〜Ｂ８７、ＮＢ８０〜ＮＢ８７はビット線対を示す。
【００３３】
図２は図１に示すメモリアレイ１２１の具体構成を示す。図２において、符号１２０はメモリセルを示す。
【００３４】
図３は図２に示すメモリセルアレイ１２２に含まれるメモリセル１２０の具体構成を示す。図３において、符号Ｐ１はＰＭＯＳトランジスタを示し、符号Ｎ１、Ｎ１はＮＭＯＳトランジスタを示し、記号Ｂ、ＮＢはビット線対を示し、記号ＷＬはワード線を示す。
【００３５】
図４は図１に示すプリチャージ回路Ａ１２３とカラムセレクタＡ１２４の具体構成を示す。図４において、記号Ｐ２、Ｐ３はＰＭＯＳトランジスタを示し、記号Ｎ３はＮＭＯＳトランジスタを示し、記号Ｉ１、Ｉ２はインバータを示す。記号ＤＢＵＳ、ＮＤＢＵＳはデータ線対を示す。記号ＣＡＤ０〜ＣＡＤ３はカラムデコード信号を示す。符号ＰＣＧはプリチャージ信号を示す。
【００３６】
図５は図１に示すプリチャージ回路Ｂ１２９とカラムセレクタＢ１３０の具体構成を示す。図５において、記号ＣＡＤ０〜ＣＡＤ７はカラムデコード信号を示す。
【００３７】
図６は図１に示すライトバッファ１２５の具体構成を示す。図６において、記号Ｎ４はＮＭＯＳトランジスタを示し、記号Ｉ３、Ｉ４はインバータを示し、記号ＮＡ１はＮＡＮＤ回路を示す。記号ＷＤは入力データラッチ信号を示し、記号ＷＥＮはライトバッファ起動信号を示す。
【００３８】
図７は図１に示すセンスアンプ１２７の具体構成を示す。図７において、記号Ｐ４〜Ｐ６はＰＭＯＳトランジスタを示し、記号Ｎ５はＮＭＯＳトランジスタを示し、記号Ｉ５、Ｉ６はインバータを示し、記号ＣＩ１はクロックドインバータを示す。記号ＲＤはセンスアンプ出力を示し、記号ＳＡＥはセンスアンプ起動信号を示す。
【００３９】
図１１ａは図１に示すアドレスラッチ１１１と外部ピンＰＩＮとの接続図を示す。図１１ａにおいて、符号１１１ａはカラムアドレスラッチ回路を示し、符号１１１ｂはロウアドレスラッチ回路を示す。記号Ａ０〜Ａ８は外部入力アドレスを示し、記号ＡＤＣｎはカラムアドレスラッチ信号を示し、記号ＡＤＲｎはロウアドレスラッチ信号を示し、記号ＩＮＴＣＬＫはアドレスラッチ起動信号を示す。
【００４０】
図１３は図１に示す出力回路１２８の具体構成を示す。図１３において、符号Ｉ７〜Ｉ１０はインバータを示す。記号ＲＤ、ＲＤ８はセンスアンプ出力を示し、記号ＤＯｘは出力データを示す。
【００４１】
図１に示すごとく、メモリアレイ１２１とロウデコーダ１０１とはワード線ＷＬ０〜ＷＬ６３で接続され、メモリアレイ１２１とプリチャージ回路Ａ１２３とはビット線対Ｂ０〜Ｂ３、ＮＢ０〜ＮＢ３で接続され、メモリアレイ１２１とプリチャージ回路Ｂ１２９とはビット線対Ｂ８０〜Ｂ８７、ＮＢ８０〜ＮＢ８７で接続される。ロウデコーダ１０１とロウプリデコーダ１０７とはロウプリデコード信号ＲＡＤｎで接続され、ロウプリデコーダ１０７とアドレスラッチ１１１とはロウアドレスラッチ信号ＡＤＲｎで接続され、ロウプリデコーダ１０７と制御部１１０とはメインパルス信号ＭＰで接続される。
【００４２】
プリチャージ回路Ａ１２３とプリチャージ制御回路１０８とはプリチャージ信号ＰＣＧで接続され、プリチャージ回路Ａ１２３とカラムセレクタＡ１２４とはビット線対Ｂ０〜Ｂ３、ＮＢ０〜ＮＢ３で接続される。
【００４３】
プリチャージ回路Ｂ１２９とプリチャージ制御回路１０８とはプリチャージ信号ＰＣＧで接続され、プリチャージ回路Ｂ１２９とカラムセレクタＢ１３０とはビット線対Ｂ８０〜Ｂ８７、ＮＢ８０〜ＮＢ８７で接続される。
【００４４】
また、カラムセレクタＡ１２４とライトバッファ１２５とはデータ線対ＤＢＵＳ、ＮＤＢＵＳで接続され、カラムセレクタＡ１２４とカラムデコーダ１０９とはカラムデコード信号ＣＡＤｎで接続され、カラムセレクタＡ１２４とセンスアンプ１２７とはデータ線対ＤＢＵＳ、ＮＤＢＵＳで接続される。
【００４５】
また、カラムセレクタＢ１３０とライトバッファ１２５とはデータ線対ＤＢＵＳ８、ＮＤＢＵＳ８で接続され、カラムセレクタＢ１３０とカラムデコーダ１０９とはカラムデコード信号ＣＡＤｎで接続され、カラムセレクタＢ１３０とセンスアンプ１２７とはデータ線対ＤＢＵＳ８、ＮＤＢＵＳ８で接続される。
【００４６】
また、カラムデコーダ１０９とアドレスラッチ１１１とはカラムアドレスラッチ信号ＡＤＣｎで接続される。
【００４７】
また、ライトバッファ１２５と入力データラッチ１２６とは入力データラッチ信号ＷＤで接続され、ライトバッファ１２５と制御部１１０とはライトバッファ起動信号ＷＥＮで接続される。
【００４８】
また、センスアンプ１２７と出力回路１２８とはセンスアンプ出力ＲＤで接続され、センスアンプ１２７と制御部１１０とはセンスアンプ起動信号ＳＡＥで接続される。
【００４９】
また、入力データラッチ１２６と制御部１１０とはデータラッチ起動信号ＤＩＣＬＫで接続され、入力データラッチ１２６と外部とは入力データＤＩｘで接続される。
【００５０】
また、出力回路１２８と外部とは出力データＤＯｘで接続される。
【００５１】
また、プリチャージ制御回路１０８と制御部１１０とはプリチャージ起動信号ＰＲで接続され、また、アドレスラッチ１１１と制御部１１０とはアドレスラッチ起動信号ＩＮＴＣＬＫで接続される。
【００５２】
また、アドレスラッチ１１１と外部とはアドレス信号で接続され、制御部１１０と外部とはクロック信号ＣＬＫとライトイネーブル信号ＮＷＥとで接続される。
【００５３】
図２はメモリアレイ１２１の内部構造を示している。それぞれが行列状に配置された各メモリセル１２０は、複数のビット線対Ｂ０〜Ｂ３、ＮＢ０〜ＮＢ３、Ｂ８０〜Ｂ８７、ＮＢ８０〜ＮＢ８７のうちの１対と、複数のワード線ＷＬ０〜ＷＬ６３のうちの１本と接続されている。
【００５４】
図１１ａは、図１に示すアドレスラッチ１１１と外部ピンＰＩＮの接続図を示しており、外部アドレス信号と、制御部からのＩＮＴＣＬＫが入力され、内部にアドレスラッチ信号ＡＤＲｎ、ＡＤＣｎを出力する。
【００５５】
図２４はメモリ統合前のシステムＬＳＩを示し、記号１７１はワード線が３２本のメモリマクロを示し、記号１７２はワード線が６４本のメモリマクロを示し、記号１７４はロジック回路を示す。
【００５６】
図２５はメモリ統合後のシステムＬＳＩを示し、記号１７３はワード線が６４本の統合後のメモリマクロを示し、記号１７３の統合後のメモリマクロは図1の本発明の実施の形態１の半導体記憶装置を示す。
【００５７】
以上のように構成された本発明の実施の形態１において、以下その動作を説明する。
【００５８】
外部より、書き込みが行われると、ライトイネーブル信号ＮＷＥは“Ｌ”レベルとなり、外部クロック信号ＣＬＫは“Ｈ”レベルとなる。このとき制御回路１０２内の制御部１１０において、アドレスラッチ起動信号ＩＮＴＣＬＫとデータラッチ起動信号ＤＩＣＬＫとが出力され、アドレスラッチ１１１で外部のアドレスがラッチされ、ロウアドレスラッチ信号ＡＤＲｎとカラムアドレスラッチ信号ＡＤＣｎとが出力される。また、入力データラッチ１２６で入力データＤＩｘがラッチされ、入力データラッチ信号ＷＤが出力される。更に制御部１１０でプリチャージ起動信号ＰＲが停止し、プリチャージ制御回路１０８でプリチャージ信号ＰＣＧが停止して、プリチャージ回路Ａ１２３とプリチャージ回路Ｂ１２９が停止し、プリチャージ動作が終了する。また、カラムアドレスラッチ信号ＡＤＣｎを受けて、カラムデコーダ１０９でカラムデコード信号ＣＡＤｎが出力され、カラムデコード信号ＣＡＤｎを受けて、カラムセレクタＡ１２４およびカラムセレクタＢ１３０で、それぞれ一つのビット線対が選択される。
【００５９】
更に、制御部１１０からメインパルス信号ＭＰが出力され、ロウプリデコーダ１０７でロウプリデコード信号ＲＡＤｎが出力され、ロウデコーダ１０１で、所望のワード線が選択され、所望のワード線から信号が出力される。更に制御部１１０からライトバッファ起動信号ＷＥＮが出力され、ライトバッファ１２５からデータ線対ＤＢＵＳ、ＮＤＢＵＳへデータが出力される。
【００６０】
このデータは先に選択された、カラムセレクタＡ１２４および、カラムセレクタＢ１３０の中のそれぞれ一つのビット線対を通して、先に選択されたワード線に接続されるメモリセルに書き込まれる。
【００６１】
その後、制御部１１０からメインパルス信号ＭＰが停止され、ワード線の信号が停止し、ライトバッファ起動信号ＷＥＮが停止され、更にプリチャージ起動信号ＰＲが出力され、ビット線対がプリチャージされ、書き込み動作が終了する。
【００６２】
次に、外部より読出し動作が行なわれるとライトイネーブル信号ＮＷＥは“Ｈ”レベルとなり、外部クロック信号ＣＬＫは“Ｈ”レベルとなる。このとき制御回路内の制御部１１０において、アドレスラッチ起動信号ＩＮＴＣＬＫとデータラッチ起動信号ＤＩＣＬＫとが出力され、アドレスラッチ１１１でアドレスがラッチされ、ロウアドレスラッチ信号ＡＤＲｎとカラムアドレスラッチ信号ＡＤＣｎとが出力される。また、制御部１１０でプリチャージ起動信号ＰＲが停止し、プリチャージ制御回路１０８でプリチャージ信号ＰＣＧが停止して、プリチャージ回路Ａ１２３とプリチャージ回路Ｂ１２９が停止し、プリチャージ動作が終了する。また、カラムアドレスラッチ信号ＡＤＣｎを受けて、カラムデコーダ１０９でカラムデコード信号ＣＡＤｎが出力され、カラムデコード信号ＣＡＤｎを受けて、カラムセレクタＡ１２４および、カラムセレクタＢ１３０で、それぞれ一つのビット線対が選択される。
【００６３】
更に、制御部１１０からメインパルス信号ＭＰが出力され、ロウプリデコーダ１０７でロウプリデコード信号ＲＡＤｎが出力され、ロウデコーダ１０１で、所望のワード線が選択され、所望のワード線の信号が出力される。このとき、先に選択された、カラムセレクタＡ１２４および、カラムセレクタＢ１３０の中のそれぞれ一つのビット線対を通して、先に選択されたワード線に接続されるメモリセルからデータが読み出され、更に制御部１１０からセンスアンプ起動信号ＳＡＥが出力され、センスアンプ１２７で読み出されたデータを増幅し、出力回路１２８でデータをラッチし、外部へ出力データＤＯｘが出力される。
【００６４】
以上のように構成された本発明の実施の形態１においては、１つのメモリマクロ内に４ビット線対から１ビット線対を選択する４カラムＩ／Ｏ１０４と、８ビット線対から１ビット線対を選択する８カラムＩ／Ｏ１０６とが存在するので、４カラムＩ／Ｏ部１０３、８カラムＩ／Ｏ部１０５毎に適したワード数を選択でき、図２４のように個別に配置されていたメモリマクロを図２５のように統合して、ロウデコーダや制御回路の面積、ロジック回路からの制御線等の面積を削減することが可能であり、その実用的効果は大きい。
【００６５】
（実施の形態２）
次に、本発明の実施の形態２について、以下図面を参照しながら説明する。
【００６６】
図８は本発明の実施の形態２の半導体記憶装置のブロック図を示す。この半導体記憶装置では、８カラムＩ／Ｏ１０６内で、プリチャージ回路Ｂ１２９の代わりにプリチャージ回路Ａ１２３を備え、カラムセレクタＢ１３０の代わりにカラムセレクタＡ１２４を備え、ライトバッファ１２５の代わりにライトバッファ１３１を備え、センスアンプ１２７の代わりにセンスアンプ１３２を備えている。ライトバッファ１３１は内部にライトバッファ選択回路１３１ａを備え、センスアンプ１３２は内部にセンスアンプ選択回路１３２ａを備える（図９、図１０参照）。
【００６７】
そして、８カラムＩ／Ｏ１０６に対応するメモリアレイ１２１中のメモリセルアレイ１２２とプリチャージ回路Ａ１２３とカラムセレクタＡ１２４とはビット線対Ｂ８０〜Ｂ８７、ＮＢ８０〜ＮＢ８７で接続され、カラムセレクタＡ１２４とライトバッファ１３１とセンスアンプ１３２とはデータ線対ＤＢＵＳ８１〜ＤＢＵＳ８２、ＮＤＢＵＳ８１〜ＮＤＢＵＳ８２とで接続され、カラムデコーダ１０９とライトバッファ１３１内のライトバッファ選択回路１３１ａとセンスアンプ１３２内のセンスアンプ選択回路１３２ａとがアドレスデコード線ＳＡＤｎで接続され、ライトバッファ選択回路１３１ａと制御部１１０とはライトバッファ起動信号ＷＥＮで接続され、センスアンプ選択回路１３２ａと制御部１１０とはセンスアンプ起動信号ＳＡＥで接続され、ライトバッファ１３１と入力データラッチ１２６とが入力データラッチ信号ＷＤ８で接続され、センスアンプ１３２と出力回路１２８とがセンスアンプ出力ＲＤ８で接続される。
【００６８】
図９は図８に示すライトバッファ１３１の具体構成を示す。図９において、記号Ｎ４はＮＭＯＳトランジスタを示し、記号Ｉ３、Ｉ４はインバータを示し、記号ＮＡ１はＮＡＮＤ回路を示し、記号１３１ａはライトバッファ選択回路を示し、記号Ａ１はＡＮＤ回路を示す。
【００６９】
図１０は図８に示すセンスアンプ１３２の具体構成を示す。図１０において、記号Ｐ４〜Ｐ６はＰＭＯＳトランジスタを示し、記号Ｎ５はＮＭＯＳトランジスタを示し、記号Ｉ５、Ｉ６はインバータを示し、記号ＣＩ１はクロックドインバータを示し、記号１３２ａはセンスアンプ選択回路を示し、記号Ａ２はＡＮＤ回路を示す。
【００７０】
他の構成は本発明の実施の形態１と同様である。
【００７１】
本発明の実施の形態２において、入力データラッチ信号ＷＤ８はアドレスデコード線ＳＡＤｎで選択されるライトバッファ１３１でのみ書き込まれる。また読出し時にはアドレスデコード線ＳＡＤｎで選択されるセンスアンプ１３２のみで増幅される。
【００７２】
この実施の形態では、カラムセレクタＢ１３０ではなくカラムセレクタＡ１２４を備えているので、ビット線のデータ転送時にカラムセレクタの負荷容量が小さく、カラムセレクタＡ１２４のみを備えているので、開発工数も押さえた上で、実施の形態１と同様に、４カラムＩ／Ｏ部１０３、８カラムＩ／Ｏ部１０５毎に適したワード数を選択でき、ロウデコーダやコントロール回路、ロジック回路からの制御線等の面積を削減することが可能であり、その実用的効果は大きい。
【００７３】
（実施の形態３）
次に、本発明の実施の形態３の半導体記憶装置について、以下図面を参照しながら説明する。
【００７４】
図１１ｂはアドレスラッチ１１１と外部ピンＰＩＮとの接続図を示す。図１１ａとの違いは、カラムアドレスを共通して使用できるアドレスは同じ接続で、共通化できないアドレスを、ロウアドレスも含む全てのアドレスの最上位に接続したことである。
【００７５】
表１は図１１ａの接続での論理アドレスマッピングを示す。
【００７６】
表２は図１１ｂの接続での論理アドレスマッピングを示す。
【００７７】
【表１】
2007179605.tif 000003
【００７８】
【表２】
2007179605.tif 000004
他の構成は本発明の実施の形態１と同様である。
【００７９】
本発明の実施の形態３において、論理的なメモリマッピングは４カラム単位で最上位アドレスのみが変更されるメモリマッピングとなり、共通の容量内での論理的なアドレス空間を統一することができ、検査パターン作成時の容易性を高めて検査を容易化した上で、実施の形態１と同様の、ロウデコーダやコントロール回路、ロジック回路からの制御線等の面積を削減することが可能であり、その実用的効果は大きい。
【００８０】
（実施の形態４）
次に、本発明の実施の形態４の半導体記憶装置について、以下図面を参照しながら説明する。
【００８１】
図１２は本発明の実施の形態４の半導体記憶装置のブロック図を示す。この半導体記憶装置では、８カラムＩ／Ｏ１０６は出力回路１３３を備えている。制御部１１０と出力回路１３３とはレイテンシー制御クロックＬ２ＣＬＫで接続される。
【００８２】
図１４は出力回路１３３の具体構成を示す。図１４において、記号Ｐ７はＰＭＯＳトランジスタを示し、記号Ｎ６はＮＭＯＳトランジスタを示し、記号Ｉ７〜Ｉ１３はインバータを示す。記号Ｌ２ＣＬＫはレイテンシー制御クロックを示す。
【００８３】
他の構成は本発明の実施の形態２と同様である。
【００８４】
本発明の実施の形態４において、出力回路１３３は、センスアンプ出力ＲＤ８をラッチした後に、次サイクルでレイテンシー制御クロックＬ２ＣＬＫを受けて、データを出力する。このため、実施の形態１と同様の、ロウデコーダやコントロール回路、ロジック回路からの制御線等の面積を削減し、また、複数のデータ入出力回路のうち、いずれか一つがレイテンシー回路を備えるので、レイテンシー回路を備えたデータ入出力回路は、レイテンシー回路を備えないデータ入出力回路よりも、読出しサイクルは遅くなるが、データの読出し時間は早くなり、その実用的効果は大きい。
【００８５】
（実施の形態５）
次に、本発明の実施の形態５の半導体記憶装置について、以下図面を参照しながら説明する。
【００８６】
図１５は本発明の実施の形態５の半導体記憶装置のブロック図を示す。この実施の形態では、８カラムＩ／Ｏ１０６が冗長回路１３４を備え、８カラムＩ／Ｏ１０６の最後の部分に冗長救済部１４１を備えている。冗長回路１３４と入力データラッチ１２６とは入力データラッチ信号ＷＤＡＴＡ８で接続され、冗長回路１３４とライトバッファ１３１とは入力データラッチ信号ＷＤ８Ａで接続され、冗長回路１３４とセンスアンプ１３２とはセンスアンプ出力ＲＤ８Ａで接続され、冗長回路１３４と出力回路１３３とはセンスアンプ出力ＲＤＡＴＡ８で接続され、冗長回路１３４内部の入力データラッチ信号ＷＤ８Ｂは次段の８カラムＩ／Ｏ内の冗長回路１３４内部の入力データラッチ信号ＷＤ８Ａと接続され、次段の８カラムＩ／Ｏ内のライトバッファ１３１と接続される。冗長回路１３４内部のセンスアンプ出力ＲＤ８Ｂは次段の８カラムＩ／Ｏ内の冗長回路１３４内部のセンスアンプ出力ＲＤ８Ａと接続され、次段の８カラムＩ／Ｏ内のセンスアンプ１３２と接続される。冗長回路１３４内部の冗長信号ＲＡＡは、次段の８カラムＩ／Ｏ内の冗長回路１３４内部の冗長信号ＲＡと接続され、初段の冗長回路１３４は冗長信号が接地され、冗長回路１３４はリセット信号と接続される。
【００８７】
図１６は冗長回路の詳細を示す。図１６において、記号Ｎ７、Ｎ８はＮＭＯＳトランジスタを示し、記号Ｉ１４、Ｉ１５、Ｉ１６はインバータを示し、記号Ｆ１はヒューズを示す。
【００８８】
図１７は冗長救済部の詳細を示す。図１７において、記号１４２は８カラム冗長Ｉ／Ｏを示す。この８カラム冗長Ｉ／Ｏ１４２には、入力データラッチと出力回路は設けられていない。８カラム冗長Ｉ／Ｏ１４２内部のセンスアンプ１３２の出力ＲＤ８Ｂは前段の８カラムＩ／Ｏ内の冗長回路１３４内部のＲＤ８Ｂと接続され、８カラム冗長Ｉ／Ｏ１４２内部のライトバッファ１３１の入力ＷＤ８Ｂは前段の８カラムＩ／Ｏ内の冗長回路１３４内部のＷＤ８Ｂと接続される。
【００８９】
他の構成は本発明の実施の形態２と同様である。
【００９０】
本発明の実施の形態５において、不良がない場合は、図１６の冗長回路１３４において、ヒューズＦ１は切断されないので、リセット信号入力後、ノードＡは“Ｈ”レベルとなり、書き込み時はＷＤＡＴＡ８−ＷＤ８Ａの経路で書き込みが行なわれ、読み出し時はＲＤ８Ａ−ＲＤＡＴＡ８の経路で読み出しが行なわれる。不良が存在する場合は、ヒューズＦ１が切断され、リセット信号入力後、ノードＡは“Ｌ”レベルとなり、書き込み時はＷＤＡＴＡ８−ＷＤ８Ｂの経路で書き込みが行なわれ、読み出し時はＲＤ８Ｂ−ＲＤＡＴＡ８の経路で読み出しが行なわれる。このため、実施の形態１または２と同様の、ロウデコーダやコントロール回路、ロジック回路からの制御線等の面積を削減し、さらに歩留まりを向上を実現することが可能であり、その実用的効果は大きい。
【００９１】
（実施の形態６）
次に、本発明の実施の形態６の半導体記憶装置について、以下図面を参照しながら説明する。
【００９２】
図１８は本発明の実施の形態６の半導体記憶装置のブロック図を示す。この半導体記憶装置は、４カラムＩ／Ｏ部１０３及び４カラムＩ／Ｏ部１０３に対応するメモリセルアレイ１２２と８カラムＩ／Ｏ部１０５及び８カラムＩ／Ｏ部１０５に対応するメモリセルアレイ１２２との間に、制御信号遅延回路１３５とワード線遅延回路１３６とを備えている。そして、４カラムＩ／Ｏ部１０３と制御信号遅延回路１３５とは制御回路１０２からの各制御信号ＰＣＧ、ＣＡＤｎ、ＳＡＥ、ＷＥＮ、ＤＩＣＬＫが直接接続され、８カラムＩ／Ｏ部１０５と制御信号遅延回路１３５とは遅延された制御信号ＰＣＧＡ、ＣＡＤｎＡ、ＳＡＥＡ、ＷＥＮＡ、ＤＩＣＬＫＡで接続される。また、４カラムＩ／Ｏ部１０３に対応するメモリセルアレイ１２２とロウデコーダ１０１とワード線遅延回路１３６とはワード線ＷＬ０〜ＷＬ６３で接続され、８カラムＩ／Ｏ部１０５に対応するメモリセルアレイ１２２とワード線遅延回路１３６とは遅延ワード線ＷＬ０Ａ〜ＷＬ６３Ａで接続される。
【００９３】
図１９は制御信号遅延回路１３５の詳細を示す。図１９において、記号Ｉ１７〜Ｉ２０遅延用のインバータを示す。
【００９４】
図２０はワード線遅延回路１３６の詳細を示す。図２０において、記号Ｉ２１〜Ｉ２４は遅延用のインバータを示す。
【００９５】
他の構成は本発明の実施の形態１と同様である。
【００９６】
本発明の実施の形態６において、８カラムＩ／Ｏ部１０５及び８カラムＩ／Ｏ部１０５に対応するメモリセルアレイ１２２は、４カラムＩ／Ｏ部１０３及び４カラムＩ／Ｏ部１０３に対応するメモリセルアレイ１２２に対して、全ての信号が等しく遅延される。このため、実施の形態１と同様の、ロウデコーダやコントロール回路、ロジック回路からの制御線等の面積を削減し、ひとつのメモリ内で異なるカラムＩ／Ｏ部毎に、つまり４カラムＩ／Ｏ部１０３、８カラムＩ／Ｏ部１０５毎に動作周期が異なる制御を実現することが可能であり、その実用的効果は大きい。
【００９７】
つまり、制御遅延回路１３５とワード線遅延回路１３６とを設けたことにより、サイクル時間は同じで、位相のずれた動作タイミングの複数のメモリを統合してロウデコーダや制御回路などの面積を削減し、共通の容量内での論理的なアドレス空間を統一し、検査を容易化することができる。
【００９８】
また、制御遅延回路１３５とワード線遅延回路１３６とで、共に同じ段数のインバータ素子を備える構成では、サイクル時間は同じで、位相のずれた動作タイミングの複数のメモリを統合し、位相の調整を容易化し、ロウデコーダや制御回路などの面積を削減し、共通の容量内での論理的なアドレス空間を統一し、検査を容易化することができる。
【００９９】
（実施の形態７）
次に、本発明の実施の形態７の半導体記憶装置について、以下図面を参照しながら説明する。
【０１００】
図２１は本発明の実施の形態７の半導体記憶装置のブロック図を示す。この実施の形態では、制御回路１０２内に遅延回路１３７を備えている。遅延回路１３７と制御部１１０とはセンスアンプ起動信号ＳＡＥで接続され、遅延回路１３７と８カラムＩ／Ｏ１０６のセンスアンプ１２７とはセンスアンプ起動信号ＳＡＥ１で接続される。
【０１０１】
他の構成は本発明の実施の形態１と同様である。
【０１０２】
本発明の実施の形態７において、８カラムＩ／Ｏ部１０５は、４カラムＩ／Ｏ部１０３に対して、遅延されたセンスアンプ起動信号ＳＡＥ１の制御を受ける。このため、実施の形態１と同様の、ロウデコーダやコントロール回路、ロジック回路からの制御線等の面積を削減し、４カラムＩ／Ｏ部１０３、８カラムＩ／Ｏ部１０５毎に、読出し時間の微調整を可能とし、より確実なタイミングでデータの読み出しを実現することが可能であり、その実用的効果は大きい。
【０１０３】
（実施の形態８）
次に、本発明の実施の形態８の半導体記憶装置について、以下図面を参照しながら説明する。
【０１０４】
図２２は本発明の実施の形態８の半導体記憶装置におけるメモリアレイの構成を示している。この実施の形態では、メモリセルアレイ１５１は必要なメモリセルのみビット線対に接続され、ビット線は、必要なメモリセルと必要でないメモリセルとの間で切断され、必要ないメモリセルは一方のノード（ビット線）が接地されている。
【０１０５】
他の構成は本発明の実施の形態１と同様である。
【０１０６】
本発明の実施の形態８において、８カラムＩ／Ｏ部１０５は、４カラムＩ／Ｏ部１０３に対して、ビット線の長さが短く、必要なメモリのみへのアクセスであるので、読み出しタイミングの高速化も可能となる。このため、実施の形態１と同様の、ロウデコーダやコントロール回路、ロジック回路からの制御線等の面積を削減し、４カラムＩ／Ｏ部、８カラムＩ／Ｏ部毎に、より確実なタイミングでデータの読み出しを実現することが可能であり、その実用的効果は大きい。
【０１０７】
（実施の形態９）
次に、本発明の実施の形態９の半導体記憶装置について、以下図面を参照しながら説明する。
【０１０８】
図２３は本発明の実施の形態９の半導体記憶装置におけるメモリアレイの構成を示している。この実施の形態では、メモリセルアレイ１５１には必要なメモリセル１２０のみ配置されている。
【０１０９】
他の構成は本発明の実施の形態１と同様である。
【０１１０】
本発明の実施の形態９において、８カラムＩ／Ｏ部１０５は、４カラムＩ／Ｏ部１０３に対して、ビット線の長さが短く、必要なメモリのみ配置されており、読み出しタイミングの高速化も可能で、かつ、面積削減も可能である。このため、実施の形態１と同様の、ロウデコーダやコントロール回路、ロジック回路からの制御線等の面積を削減し、４カラムＩ／Ｏ部１０３、８カラムＩ／Ｏ部１０５毎に、より確実なタイミングでデータの読み出しを実現することが可能であり、その実用的効果は大きい。
【産業上の利用可能性】
【０１１１】
本発明にかかるメモリを統合する技術は、一つのメモリの中にビット線対を選択する回路が異なる複数の入出力回路を有し、複数のメモリを統合し、ロウデコーダや制御回路を１つにして面積を削減するだけでなく、メモリに接続される配線も削減することが可能で、システムＬＳＩ上のメモリ等の面積削減に有用である。
【図面の簡単な説明】
【０１１２】
【図１】本発明の実施の形態１の半導体記憶装置の構成を示すブロック図である。
【図２】図１に示すメモリアレイ１２１の具体構成を示す回路図である。
【図３】図２に示すメモリセルアレイ１２２に含まれるメモリセル１２０の具体構成を示す回路図である。
【図４】図１に示すプリチャージ回路Ａ１２３とカラムセレクタＡ１２４の具体構成を示す回路図である。
【図５】図１に示すプリチャージ回路Ｂ１２９とカラムセレクタＢ１３０の具体構成を示す回路図である。
【図６】図１に示すライトバッファ１２５の具体構成を示す回路図である。
【図７】図１に示すセンスアンプ１２７の具体構成を示す回路図である。
【図８】本発明の実施の形態２の半導体記憶装置の構成を示すブロック図である。
【図９】図８におけるライトバッファ１３１の具体構成を示す回路図である。
【図１０】図８におけるセンスアンプ１３２の具体構成を示す回路図である。
【図１１ａ】図１におけるアドレスラッチ１１１と外部ピンＰＩＮとの接続を示す回路図である。
【図１１ｂ】本発明の実施の形態３におけるアドレスラッチ１１１と外部ピンＰＩＮとの接続を示す回路図である。
【図１２】本発明の実施の形態４の半導体記憶装置の構成を示すブロック図である。
【図１３】図１に示す出力回路１２８の具体構成を示す回路図である。
【図１４】図１２に示す出力回路１３３の具体構成を示す回路図である。
【図１５】本発明の実施の形態５の半導体記憶装置の構成を示すブロック図である。
【図１６】図１５における冗長回路１３４の具体構成を示す回路図である。
【図１７】図１５における冗長救済部１４１の具体構成を示す回路図である。
【図１８】本発明の実施の形態６の半導体記憶装置の構成を示すブロック図である。
【図１９】図１８における制御信号遅延回路１３５の具体構成を示す回路図である。
【図２０】図１８におけるワード線遅延回路１３６の具体構成を示す回路図である。
【図２１】本発明の実施の形態７の半導体記憶装置の構成を示すブロック図である。
【図２２】本発明の実施の形態８の半導体記憶装置におけるメモリアレイの構成を示す回路図である。
【図２３】本発明の実施の形態９の半導体記憶装置におけるメモリアレイの構成を示す回路図である。
【図２４】メモリ統合前のシステムＬＳＩを示すブロック図である。
【図２５】メモリ統合後のシステムＬＳＩを示すブロック図である。
【符号の説明】
【０１１３】
１０１    ロウデコーダ
１０２    制御回路
１０３    ４カラムＩ／Ｏ部
１０４    ４カラムＩ／Ｏ
１０５    ８カラムＩ／Ｏ部
１０６    ８カラムＩ／Ｏ
１０７    ロウプリデコーダ
１０８    プリチャージ制御回路
１０９    カラムデコーダ
１１０    制御部
１１１    アドレスラッチ
１１１ａ    カラムアドレスラッチ回路
１１１ｂ    ロウアドレスラッチ回路
１２０    メモリセル
１２１    メモリアレイ
１２２    メモリセルアレイ
１２３    プリチャージ回路Ａ
１２４    カラムセレクタＡ
１２５    ライトバッファ
１２６    入力データラッチ
１２７    センスアンプ
１２８    出力回路
１２９    プリチャージ回路Ｂ
１３０    カラムセレクタＢ
１３１    ライトバッファ
１３１ａ    ライトバッファ選択回路
１３２    センスアンプ
１３２ａ    センスアンプ選択回路
１３３    出力回路
１３３ａ    レイテンシー回路
１３４    冗長回路
１３５    制御信号遅延回路
１３６    ワード線遅延回路
１３７    遅延回路
１４１    冗長救済部
１５１    メモリセルアレイ
１５２    メモリセルアレイ
１６１    メモリアレイ
１６２    メモリアレイ
１７１    統合前のメモリ１
１７２    統合前のメモリ２
１７３    統合後のメモリ
１７４    ロジック回路
Ａ１〜Ａ２    ＡＮＤ回路
ＮＡ１    ＮＡＮＤ回路
Ｉ１からＩ２４    インバータ
ＣＩ１    クロックドインバータ
Ｐ１からＰ７    ＰＭＯＳトランジスタ
Ｎ１からＮ８    ＮＭＯＳトランジスタ
【図１】
2007179605.tif 000005
【図２】
2007179605.tif 000006
【図３】
2007179605.tif 000007
【図４】
2007179605.tif 000008
【図５】
2007179605.tif 000009
【図６】
2007179605.tif 000010
【図７】
2007179605.tif 000011
【図８】
2007179605.tif 000012
【図９】
2007179605.tif 000013
【図１０】
2007179605.tif 000014
【図１１ａ】
2007179605.tif 000015
【図１１ｂ】
2007179605.tif 000016
【図１２】
2007179605.tif 000017
【図１３】
2007179605.tif 000018
【図１４】
2007179605.tif 000019
【図１５】
2007179605.tif 000020
【図１６】
2007179605.tif 000021
【図１７】
2007179605.tif 000022
【図１８】
2007179605.tif 000023
【図１９】
2007179605.tif 000024
【図２０】
2007179605.tif 000025
【図２１】
2007179605.tif 000026
【図２２】
2007179605.tif 000027
【図２３】
2007179605.tif 000028
【図２４】
2007179605.tif 000029
【図２５】
2007179605.tif 000030