(57)【要約】【課題】相転移物質、それを含む相転移メモリ及びその動作方法を提供する。【解決手段】スイッチング素子、スイッチング素子に連結されたストレージノードを含む相転移メモリにおいて、ストレージノードは、第１電極と、相転移層と、第２電極と、を備え、相転移層は、ＩｎＳｂＴｅ化合物にＧｅがドーピングされたことを特徴とする相転移メモリである。これにより、相転移物質の非晶質化温度及びリセット電流を低下させうる。【選択図】図１
2007184551.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子、前記スイッチング素子に連結されたストレージノードを含む相転移メモリにおいて、
前記ストレージノードは、
第１電極と、
相転移層と、
第２電極と、を備え、
前記相転移層は、ＩｎＳｂＴｅ化合物にＧｅがドーピングされたものからなることを特徴とする相転移メモリ。
【請求項２】
前記相転移層の前記Ｇｅは、１０原子％以下であることを特徴とする請求項１に記載の相転移メモリ。
【請求項３】
前記ＩｎＳｂＴｅ化合物は、前記Ｉｎが２０〜５０原子％、前記Ｓｂが１０〜２０原子％、前記Ｔｅが３０〜５５原子％、のものからなることを特徴とする請求項２に記載の相転移メモリ。
【請求項４】
前記相転移層は、前記Ｇｅが４〜９原子％、前記Ｉｎが２１〜４８原子％、前記Ｓｂが１６〜１９原子％、前記Ｔｅが３０〜５２原子％、のものからなることを特徴とする請求項３に記載の相転移メモリ。
【請求項５】
前記相転移層は、Ｉｎ３Ｓｂ１Ｔｅ２化合物ベースに前記Ｇｅが４〜６原子％含まれるものからなることを特徴とする請求項２に記載の相転移メモリ。
【請求項６】
ＩｎＳｂＴｅ化合物にＧｅがドーピングされたことを特徴とする相転移物質。
【請求項７】
前記相転移層の前記Ｇｅは、１０原子％以下であることを特徴とする請求項６に記載の相転移物質。
【請求項８】
前記ＩｎＳｂＴｅ化合物は、前記Ｉｎが２０〜５０原子％、前記Ｓｂが１０〜２０原子％、前記Ｔｅが３０〜５５原子％、のものからなることを特徴とする請求項７に記載の相転移物質。
【請求項９】
前記相転移層は、前記Ｇｅが４〜９原子％、前記Ｉｎが２１〜４８原子％、前記Ｓｂが１６〜１９原子％、前記Ｔｅが３０〜５２原子％、のものからなることを特徴とする請求項８に記載の相転移物質。
【請求項１０】
前記相転移層は、Ｉｎ３Ｓｂ１Ｔｅ２化合物ベースに前記Ｇｅが４〜６原子％含まれるものからなることを特徴とする請求項６に記載の相転移物質。
【請求項１１】
スイッチング素子、前記スイッチング素子に連結されたストレージノードを含み、前記ストレージノードは、第１電極と、相転移層と、第２電極と、を備え、前記相転移層は、ＩｎＳｂＴｅ化合物にＧｅがドーピングされた相転移メモリの動作方法において、
前記スイッチング素子をオン（ＯＮ）状態に維持するステップと、
前記ストレージノードに所定の電流を印加するステップと、を含むことを特徴とする相転移メモリの動作方法。
【請求項１２】
前記所定の電流は、リセット電流、セット電流及び読み取り電流のうち何れか一つであることを特徴とする請求項１１に記載の相転移メモリの動作方法。
【請求項１３】
前記リセット電流を印加した後、前記ストレージノードに前記リセット電流の印加時間よりも長く前記セット電流を印加することを特徴とする請求項１２に記載の相転移メモリの動作方法。
【請求項１４】
前記所定の電流が前記読み取り電流であるとき、前記読み取り電流を印加して前記ストレージノードの抵抗を測定し、測定された抵抗を基準抵抗と比較することを特徴とする請求項１２に記載の相転移メモリの動作方法。
【請求項１５】
前記相転移層の前記Ｇｅは、１０原子％以下であることを特徴とする請求項１１に記載の相転移メモリの動作方法。
【請求項１６】
前記ＩｎＳｂＴｅ化合物は、前記Ｉｎが２０〜５０原子％と、前記Ｓｂが１０〜２０原子％と、前記Ｔｅが３０〜５５原子％、のものからなることを特徴とする請求項１５に記載の相転移メモリの動作方法。
【請求項１７】
前記ＩｎＳｂＴｅ化合物は、前記Ｇｅが４〜９原子％、前記Ｉｎが２１〜４８原子％、前記Ｓｂが１６〜１９原子％、前記Ｔｅが３０〜５２原子％、のものからなることを特徴とする請求項１６に記載の相転移メモリの動作方法。
【請求項１８】
前記相転移層は、Ｉｎ３Ｓｂ１Ｔｅ２化合物ベースに前記Ｇｅが４〜６原子％含まれるものからなることを特徴とする請求項１５に記載の相転移メモリの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子用の相転移物質、それを含む相転移メモリ（ＰＲＡＭ：Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、その動作方法に関する。
【背景技術】
【０００２】
ＰＲＡＭでデータが記録される相転移層は、熱的処理によって結晶または非晶質にされる。前記相転移層が結晶であるとき、ＰＲＡＭの抵抗は低く、非晶質である時に高い。ＰＲＡＭは、相転移層が結晶である時と非晶質である時とに抵抗が相異なるという点を利用してビットデータを書き込み、かつ読み取る不揮発性メモリ素子である。
【０００３】
現在のＰＲＡＭにおいて問題となるものは、相転移層を非晶質化させるのに必要なリセット電流が大きいという点である。一般的な相転移物質は、ＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）であり、この物質を使用するＰＲＡＭのリセット電流は、約１.２ｍＡと高い。
【０００４】
半導体製造技術の発展によってＰＲＡＭで相転移層が含まれるストレージノード及びトランジスタのサイズを減らしてＰＲＡＭの集積度を高めることは技術的に難しくはない。
しかし、トランジスタのサイズを減らす場合、トランジスタが受容できる最大電流も小さくなる。したがって、ＰＲＡＭのリセット電流を減らして初めてＰＲＡＭの集積度を高めうる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、前記従来の問題点を改善するためのものとして、非晶質化温度の低い相転移物質を提供することである。
本発明の他の目的は、前記相転移物質を相転移層として備えてリセット電流を低めうるＰＲＡＭを提供することである。
本発明のさらに他の目的は、前記ＰＲＡＭの動作方法を提供することである。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明のＰＲＡＭは、スイッチング素子、前記スイッチング素子に連結された相転移物質が内在されたストレージノードを含み、前記ストレージノードは、第１電極と、相転移層と、第２電極と、を備え、前記相転移層は、ＩｎＳｂＴｅ化合物にＧｅがドーピングされたことを特徴とする。
【０００７】
本発明によれば、前記相転移層の前記Ｇｅは、１０原子％以下である。Ｇｅの含量が多すぎるとＩｎＳｂＴｅ化合物において相分離が起こるためである。前記ＩｎＳｂＴｅ化合物は、前記Ｉｎが２０〜５０原子％、前記Ｓｂが１０〜２０原子％、前記Ｔｅが３０〜５５原子％、それぞれ含まれるものであることが望ましい。
【０００８】
前記相転移層は、前記Ｇｅが４〜９原子％、前記Ｉｎが２１〜４８原子％、前記Ｓｂが１６〜１９原子％、前記Ｔｅが３０〜５２原子％、のものからなることがさらに望ましい。このようにＧｅ含量を９原子％以下に設定することで、ＩｎＳｂＴｅ化合物における相分離の発生をより確実に抑制することができ、Ｇｅ含量を４原子％以下に設定することで、ドーピング効果の低下を抑制することができる。
本発明の他の局面によれば、前記相転移層は、Ｉｎ３Ｓｂ１Ｔｅ２化合物ベースに前記Ｇｅが４〜６原子％含まれるものである。
【０００９】
前記他の目的を達成するために、本発明のＰＲＡＭの動作方法は、前記スイッチング素子をオン（ＯＮ）状態に維持するステップと、前記ストレージノードに所定の電流を印加するステップと、を含むことを特徴とする。
前記所定の電流は、リセット電流、セット電流及び読み取り電流のうち何れか一つである。
【００１０】
本発明によれば、前記リセット電流を印加した後、前記ストレージノードに前記リセット電流の印加時間より長くセット電流を印加する。
前記所定の電流が前記読み取り電流であるとき、前記読み取り電流を印加して前記ストレージノードの抵抗を測定し、測定された抵抗を基準抵抗と比較する。
【発明の効果】
【００１１】
本発明のＰＲＡＭの相転移層は、従来よりも少ないリセット電流でも非晶質化される。したがって、本発明のＰＲＡＭにおいて、リセット電流は、従来よりも低めることができる。このように、リセット電流が低下すれば、トランジスタのサイズを低下したリセット電流に合わせて減らしうるところ、ＰＲＡＭの集積度も高めることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態による相転移物質、それを含むＰＲＡＭ、前記ＰＲＡＭの動作方法を添付された図面を参照して詳細に説明する。その過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して示した。
まず、本発明のＰＲＡＭを説明する。相転移物質は、ＰＲＡＭの相転移層と実質的に同じである。
【００１３】
図１を参照すれば、ＰＲＡＭの基板４０に導電性不純物、例えば、ｎ型不純物がドーピングされた第１及び第２不純物領域Ｓ，Ｄが所定の間隔で存在する。基板４０は、例えば、ｐ型シリコン基板でありうる。第１不純物領域Ｓ及び第２不純物領域Ｄのうち何れか一つ、例えば、第１不純物領域Ｓはソース領域であり、残りの領域はドレイン領域でありうる。第１不純物領域Ｓと第２不純物領域Ｄとの間の基板４０上にゲート酸化膜４２が存在し、ゲート酸化膜４２上にゲート４４が形成されている。基板４０と第１及び第２不純物領域Ｓ，Ｄ及びゲート４４は、電界効果トランジスタを構成する。このような電界効果トランジスタは、ＰＮ接合ダイオードに代替されうる。
【００１４】
次いで、基板４０上に前記トランジスタを覆う第１層間絶縁層４６が形成されている。第１層間絶縁層４６に第１不純物領域Ｓが露出されるコンタクトホール４８が形成されている。コンタクトホール４８は、第１不純物領域Ｓの代わりに、第２不純物領域Ｄが露出される位置に形成されることもある。コンタクトホール４８は、導電性プラグ５０で充填されている。第１層間絶縁層４６上に導電性プラグ５０の露出された上面を覆う下部電極５２が存在する。第１層間絶縁層４６上に下部電極５２を覆う第２層間絶縁層５４が存在し、第２層間絶縁層５４には、下部電極５２の上面が露出されるコンタクトホール５６が形成されている。第２層間絶縁層５４は、第１層間絶縁層４６と同じ物質で形成されうる。コンタクトホール５６は、下部電極コンタクト層５８で充填されている。第２層間絶縁層５４上に下部電極コンタクト層５８の上面を覆う相転移層６０と上部電極６２とが順次に積層されている。下部電極５２と下部電極コンタクト層５８、相転移層６０及び上部電極６２は、ビットデータが保存されるストレージノードを構成する。
【００１５】
前記相転移層６０は、ＩｎｘＳｂｙＴｅｚ化合物にＧｅがドーピングされて形成されうる。ここで、ｘ、ｙ、ｚは、原子％であって、それぞれ２０〜５０原子％、１０〜２０原子％、３０〜５５原子％でありうる。本発明の相転移層６０には、Ｇｅが１０原子％以下、さらに望ましくは、４〜９原子％にドーピングされる。
【００１６】
一方、前記相転移層６０は、前記Ｇｅが４〜９原子％、前記Ｉｎが２１〜４８原子％、前記Ｓｂが１６〜１９原子％、前記Ｔｅが３０〜５２原子％であることがさらに望ましい。また、前記相転移層６０は、Ｉｎ３Ｓｂ１Ｔｅ２化合物ベースに前記Ｇｅが４〜６原子％含まれうる。
【００１７】
前記相転移層６０は、Ｇｅ２Ｓｂ２Ｔｅ５ターゲット及びＩｎターゲットを使用したｃｏ−スパッタリングで得られ、また、ＣＶＤ蒸着方法で得られる。
図２は、相転移層Ｇｅ８.１Ｉｎ２３.６Ｓｂ１８.３Ｔｅ５０.１を備える本発明のＰＲＡＭに印加される電流によって前記ＰＲＡＭの抵抗変化を示すグラフである。図２で、第１曲線Ｃ１は、ＰＲＡＭに印加する電流を表し、第２曲線Ｃ２は、このような電流の印加後に測定したＰＲＡＭの抵抗を表す。
【００１８】
図２の第１及び第２曲線Ｃ１，Ｃ２を参照すれば、電流は、所定の印加パターンによって反復的に印加され、これに対して現れるＰＲＡＭの抵抗も反復されるパターンを示す。印加電流は、約０.４ｍＡでは相転移層が非晶質状態の抵抗を表すことが分かる。したがって、本発明の相転移物質を含むＰＲＡＭのリセット電流は、約０.４ｍＡである。これは、ＧＳＴ物質を使用したＰＲＡＭのリセット電流の約１.２ｍＡより低い。
【００１９】
図３は、本発明によるＰＲＡＭの相転移物質の熱的挙動を表すグラフである。ここで、相転移物質Ｇｅ８.１Ｉｎ２３.６Ｓｂ１８.３Ｔｅ５０.１は、２００℃で蒸着した。
図３を参照すれば、約５７０℃で本発明の相転移物質が非晶質に変わるということが分かる。一般的なＧＳＴ物質の溶融温度が６２０℃であることに比べて、本発明の相転移物質の溶融温度が低く、これは、本発明の相転移物質を含むＰＲＡＭのリセット電流が低いということを示す。
【００２０】
図４は、本発明のＰＲＡＭの相転移物質であるＧｅ８.１Ｉｎ２３.６Ｓｂ１８.３Ｔｅ５０.１のＸＲＤ（Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）回折グラフである。図４のピークは、前記Ｇｅ８.１Ｉｎ２３.６Ｓｂ１８.３Ｔｅ５０.１物質が複数の相からなることを表す。複数の相が混合された状態で相転移物質が存在する場合、外部の電気パルスに対する反応が不均一であることがあり、これは、前記相転移物質を含むＰＲＡＭのリセット状態が不均一であるということを示す。
【００２１】
図５は、本発明のＰＲＡＭの相転移物質であるＧｅ５Ｉｎ４５Ｓｂ１７Ｔｅ３３のＸＲＤ回折グラフである。図５のピークは、Ｉｎ３Ｓｂ１Ｔｅ２物質のピークとほぼ重畳され、これは、Ｇｅ５Ｉｎ４５Ｓｂ１７Ｔｅ３３物質がＩｎ３Ｓｂ１Ｔｅ２物質に基づいて少量のＧｅがドーピングされて形成されたことを表し、単一相に近い。このような組成の相転移物質を含むＰＲＡＭは、リセット電流とリセット状態の抵抗とが一定になる。
【００２２】
以下、前述した本発明のＰＲＡＭの動作方法について説明する。
本動作方法に関して、トランジスタは、常にオン状態であり、図６では、便宜上スイッチング素子の図示は省略した。
【００２３】
＜書き込み＞
図６（ａ）に示したように、全体が結晶状態である相転移層６０にリセット電流Ｉｒｅｓｅｔ以上の電流を所定の時間の間に印加する。例えば、リセット電流が約０.４ｍＡである。これにより、下部電極コンタクト層５８で熱が発生し、このような熱によって相転移層６０のコンタクト層５８に接した部分は、瞬間的に相転移温度以上になる。この結果、図６（ｂ）に示したように、相転移層６０に非晶質領域９０が形成される。相転移層６０に非晶質領域９０が形成されつつ、相転移層６０の電気的抵抗は高まる。
【００２４】
このように、相転移層６０に非晶質領域９０が形成された時を本発明のＰＲＡＭにビットデータ“１”が記録されたと見なす。そして、相転移層６０の前記一部領域９０が結晶状態であるとき、本発明のＰＲＡＭにビットデータ“０”が記録されたと見なす。相転移層６０の状態と見なされるビットデータとは、反対でありうる。
【００２５】
図６（ｂ）に示したように、相転移層６０に非晶質領域９０が存在する状態で相転移層６０にリセット電流Ｉｒｅｓｅｔより低い強度のセット電流Ｉｓｅｔを印加する。このとき、セット電流Ｉｓｅｔは、リセット電流Ｉｒｅｓｅｔより長く印加する。
【００２６】
セット電流Ｉｓｅｔが印加されつつ、相転移層６０の非晶質領域９０は、結晶状態になって、図６（ｃ）に示したように、相転移層６０は、全体が結晶状態となる。図６（ｃ）及び図６（ａ）で相転移層６０の状態は同一である。したがって、図６（ｂ）に示した相転移層６０にセット電流Ｉｓｅｔを印加する過程は、相転移層６０に記録されたビットデータ“１”を消去する過程、あるいは相転移層６０にビットデータ“０”を記録する過程とも見なされうる。
【００２７】
＜読み取り＞
相転移層６０の相が変わらない程度の電流を相転移層６０を含むストレージノードの両端に印加して抵抗を測定する。このように測定した抵抗を基準抵抗と比較して、相転移層６０に記録されたビットデータが“１”であるか、または“０”であるかを判読する。
したがって、相転移層６０に印加される読み取り電流は、前記リセット電流Ｉｒｅｓｅｔ及びセット電流Ｉｓｅｔより低くなければならない。 
【００２８】
本発明は、図面を参照して実施形態を説明したが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲によって決定されねばならない。
【産業上の利用可能性】
【００２９】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態によるＰＲＡＭの断面図である。
【図２】相転移層であるＧｅ８.１Ｉｎ２３.６Ｓｂ１８.３Ｔｅ５０.１を備える本発明のＰＲＡＭに印加される電流によって、前記ＰＲＡＭの抵抗の変化を示すグラフである。
【図３】本発明によるＰＲＡＭの相転移層の熱的挙動を示すグラフである。
【図４】本発明のＰＲＡＭの相転移層であるＧｅ８.１Ｉｎ２３.６Ｓｂ１８.３Ｔｅ５０.１のＸＲＤ回折グラフである。
【図５】本発明のＰＲＡＭの相転移層であるＧｅ５Ｉｎ４５Ｓｂ１７Ｔｅ３３のＸＲＤ回折グラフである。
【図６】本発明のＰＲＡＭの動作方法を説明する図面である。
【符号の説明】
【００３１】
４０    基板
４２    ゲート酸化膜
４４    ゲート
４６    第１層間絶縁層
４８，５６    コンタクトホール
５０    導電性プラグ
５２    下部電極
５４    第２層間絶縁層
５８    下部電極コンタクト層
６０    層転移層
６２    上部電極
Ｓ    第１不純物領域
Ｄ    第２不純物領域
【図１】
2007184551.tif 000003
【図２】
2007184551.tif 000004
【図３】
2007184551.tif 000005
【図４】
2007184551.tif 000006
【図５】
2007184551.tif 000007
【図６】
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