(57)【要約】【課題】ＳＯＩ基板を使い分けることなく、互いに異なる膜厚を持つ半導体層を絶縁体上に形成する。【解決手段】第１半導体層１３が覆われるようにして半導体基板１１上に第２半導体層１４を成膜し、第３半導体層１５が覆われるようにして第２半導体層１４上に第４半導体層１７を成膜し、第５半導体層１８が覆われるようにして第４半導体層１７上に第６半導体層２０を成膜した後、第１半導体層１３、第３半導体層１５および第５半導体層１８をエッチング除去し、半導体基板１１と第２半導体層１４との間の空洞部３０ａに埋め込み絶縁層３１ａを形成し、第２半導体層１４と第４半導体層１７との間の空洞部３０ｂに埋め込み絶縁層３１ｂを形成し、第４半導体層１７と第６半導体層２０の間の空洞部３０ｃに埋め込み絶縁層３１ｃを形成する。【選択図】図１４
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【特許請求の範囲】
【請求項１】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記半導体層下の第１の領域に埋め込まれた第１埋め込み絶縁層と、
前記半導体層下の第２の領域に前記第１埋め込み絶縁層よりも深さの深い位置に埋め込まれた第２埋め込み絶縁層とを備えることを特徴とする半導体装置。
【請求項２】
前記第１埋め込み絶縁層上の半導体層と前記第２埋め込み絶縁層上の半導体層とを水平方向に素子分離する素子分離絶縁膜をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にエピタキシャル成長にて形成された第１半導体層と、
前記第１半導体層上にエピタキシャル成長にて形成された第２半導体層と、
前記半導体基板と前記第１半導体層との間の第１の領域に埋め込まれた第１埋め込み絶縁層と、
前記第１半導体層と前記第２半導体層との間の第２の領域に埋め込まれた第２埋め込み絶縁層とを備えることを特徴とする半導体装置。
【請求項４】
前記第１埋め込み絶縁層上の第１半導体層および第２半導体層と前記第２埋め込み絶縁層上の第２半導体層とを水平方向に素子分離する素子分離絶縁膜をさらに備えることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板上の一部の領域に第１半導体層を成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層が覆われるようにして前記半導体基板上に成膜する工程と、
前記第２半導体層よりもエッチングレートが大きく前記第１半導体層と異なる位置に配置された第３半導体層を前記第２半導体層上の一部の領域に形成する工程と、
前記第３半導体層よりもエッチングレートが小さな第４半導体層を前記第３半導体層が覆われるようにして前記第２半導体層上に成膜する工程と、
前記第１半導体層の少なくとも一部を前記第２および第４半導体層から露出させるとともに、前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる露出部を形成する工程と、
前記露出部を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第１および第３半導体層がそれぞれ選択的に除去された第１および第２空洞部を形成する工程と、
前記第１および第２空洞部にそれぞれ埋め込まれた第１および第２埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記第１半導体層と前記第３半導体層との間の境界に形成された前記第２半導体層および前記第４半導体層の段差を貫通して前記半導体基板を露出させる溝を形成する工程と、
前記溝を介して前記第２半導体層および前記第４半導体層を前記半導体基板上で支持する支持体を形成する工程とを備えることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記半導体基板、前記第２および第４半導体層はＳｉ、前記第１および第３半導体層はＳｉＧｅであることを特徴とする請求項５または６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ    Ｓｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓ  ｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０  −２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や貼り合わせでは、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
【０００５】
一方、非特許文献１に開示された方法では、ＢＯＸ層上のＳＯＩ層の膜厚が一定であるため、急峻なサブスレショルドを得るためにチャンネル領域のＳＯＩ層を薄膜化すると、ドレイン耐圧が劣化したり、静電破壊レベルが低下したりするという問題があった。一方、ドレイン耐圧を確保するためにチャンネル領域のＳＯＩ層を厚膜化すると、サブスレショルド領域のドレイン電流の立ち上がり特性が劣化し、トランジスタの低電圧動作の妨げになるとともに、オフ時のリーク電流が増加し、動作時や待機時の消費電力が増大するという問題があった。
【０００６】
そこで、本発明の目的は、ＳＯＩ基板を使い分けることなく、互いに異なる膜厚を持つ半導体層を絶縁体上に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体層下の第１の領域に埋め込まれた第１埋め込み絶縁層と、前記半導体層下の第２の領域に前記第１埋め込み絶縁層よりも深さの深い位置に埋め込まれた第２埋め込み絶縁層とを備えることを特徴とする。
【０００８】
これにより、半導体層下に配置される埋め込み絶縁層の深さを同一半導体基板上の異なる領域で変えることが可能となる。このため、ＳＯＩ基板を使い分けることなく、互いに異なる膜厚を持つ半導体層を絶縁体上に形成することが可能となり、トランジスタの低価格化を実現しつつ、低電圧駆動、低消費電力、高耐圧および高速性などの用途に応じたＳＯＩトランジスタを同一チップに混載することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記第１埋め込み絶縁層上の半導体層と前記第２埋め込み絶縁層上の半導体層とを水平方向に素子分離する素子分離絶縁膜をさらに備えることを特徴とする。
これにより、互いに異なる膜厚を持つ半導体層を絶縁体上に形成した場合においても、これらの半導体層を周囲から素子分離することができ、低電圧駆動、低消費電力、高耐圧および高速性などの用途に応じたＳＯＩトランジスタを同一チップに混載することが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された第１半導体層と、前記第１半導体層上にエピタキシャル成長にて形成された第２半導体層と、前記半導体基板と前記第１半導体層との間の第１の領域に埋め込まれた第１埋め込み絶縁層と、前記第１半導体層と前記第２半導体層との間の第２の領域に埋め込まれた第２埋め込み絶縁層とを備えることを特徴とする。
【００１１】
これにより、第１埋め込み絶縁層上に第１半導体層および第２半導体層を配置しつつ、第２埋め込み絶縁層上には第２半導体層を配置することが可能となる。このため、ＳＯＩ基板を使い分けることなく、互いに異なる膜厚を持つ半導体層を絶縁体上に形成することが可能となり、トランジスタの低価格化を実現しつつ、低電圧駆動、低消費電力、高耐圧および高速性などの用途に応じたＳＯＩトランジスタを同一チップに混載することが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記第１埋め込み絶縁層上の第１半導体層および第２半導体層と前記第２埋め込み絶縁層上の第２半導体層とを水平方向に素子分離する素子分離絶縁膜をさらに備えることを特徴とする。
これにより、第１埋め込み絶縁層上に第１半導体層および第２半導体層を配置するとともに、第２埋め込み絶縁層上に第２半導体層を配置した場合においても、第１埋め込み絶縁層上に配置された第１半導体層および第２半導体層を第２埋め込み絶縁層上に配置された第２半導体層から素子分離することができ、低電圧駆動、低消費電力、高耐圧および高速性などの用途に応じたＳＯＩトランジスタを同一チップに混載することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層が覆われるようにして前記半導体基板上に成膜する工程と、前記第２半導体層よりもエッチングレートが大きく前記第１半導体層と異なる位置に配置された第３半導体層を前記第２半導体層上の一部の領域に形成する工程と、前記第３半導体層よりもエッチングレートが小さな第４半導体層を前記第３半導体層が覆われるようにして前記第２半導体層上に成膜する工程と、前記第１半導体層の少なくとも一部を前記第２および第４半導体層から露出させるとともに、前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる露出部を形成する工程と、前記露出部を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第１および第３半導体層がそれぞれ選択的に除去された第１および第２空洞部を形成する工程と、前記第１および第２空洞部にそれぞれ埋め込まれた第１および第２埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１４】
これにより、第１半導体層上に第２および第４半導体層が積層されるとともに、第３半導体層上に第４半導体層が積層された場合においても、露出部を介してエッチング液またはエッチングガスを第１および第３半導体層に接触させることが可能となり、第２および第４半導体層を残したまま、第１および第３半導体層を除去することが可能となるとともに、第２および第４半導体層下の第１および第２空洞部内にそれぞれ埋め込まれた第１および第２埋め込み絶縁層を形成することができる。
【００１５】
このため、第２および第４半導体層の欠陥の発生を低減させつつ、第２および第４半導体層を第１および第２埋め込み絶縁層上にそれぞれ配置することが可能となり、ＳＯＩ基板を使い分けることなく、互いに異なる膜厚を持つ半導体層を埋め込み絶縁体上に形成することが可能となることから、トランジスタの低価格化を実現しつつ、低電圧駆動、低消費電力、高耐圧および高速性などの用途に応じたＳＯＩトランジスタを同一チップに混載することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層と前記第３半導体層との間の境界に形成された前記第２半導体層および前記第４半導体層の段差を貫通して前記半導体基板を露出させる溝を形成する工程と、前記溝を介して前記第２半導体層および前記第４半導体層を前記半導体基板上で支持する支持体を形成する工程とを備えることを特徴とする。
【００１７】
これにより、第２および第４半導体層下に第１および第２空洞部がそれぞれ形成された場合においても、第２半導体層および記第４半導体層の段差を除去しつつ、第２および第４半導体層を半導体基板上で支持することが可能となり、第２および第４半導体層の欠陥を除去しつつ、第２および第４半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２および第４半導体層はＳｉ、前記第１および第３半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第１から第４半導体層間の格子整合をとることを可能としつつ、半導体基板、第２および第４半導体層よりも第１および第３半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２および第４半導体層を第１および第３半導体層上にそれぞれ形成することが可能となり、第２および第４半導体層の品質を損なうことなく、第２および第４半導体層と半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図１４（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１４（ｂ）は、図１（ａ）〜図１４（ａ）のＡ１−Ａ１´〜Ａ１４−Ａ１４´線でそれぞれ切断した断面図、図１（ｃ）〜図１４（ｃ）は、図１（ａ）〜図１４（ａ）のＢ１−Ｂ１´〜Ｂ１４−Ｂ１４´線でそれぞれ切断した断面図である。
【００２０】
図１において、半導体基板１１上には、第１の領域Ｒａ、第２の領域Ｒｂおよび第３の領域Ｒｃが設けられている。そして、半導体基板１１の熱酸化またはＣＶＤなどの方法にて酸化膜１２を半導体基板１１上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜１２をパターニングすることにより、半導体基板１１上の第１の領域Ｒａを露出させる開口部を酸化膜１２に形成する。そして、開口部が形成された酸化膜１２をマスクとして選択エピタキシャル成長を行うことにより、半導体基板１１上の第１の領域Ｒａに第１半導体層１３を成膜する。
【００２１】
次に、図２に示すように、半導体基板１１上から酸化膜１２を除去した後、エピタキシャル成長を行うことにより、第１半導体層１３が覆われるようにして半導体基板１１上に第２半導体層１４を成膜する。
次に、図３に示すように、第２半導体層１４の熱酸化またはＣＶＤなどの方法にて酸化膜１６を第２半導体層１４上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜１６をパターニングすることにより、第２半導体層１４上の第２の領域Ｒｂを露出させる開口部を酸化膜１６に形成する。そして、開口部が形成された酸化膜１６をマスクとして選択エピタキシャル成長を行うことにより、第２半導体層１４上の第２の領域Ｒｂに第３半導体層１５を成膜する。
【００２２】
次に、図４に示すように、第２半導体層１４上から酸化膜１６を除去した後、エピタキシャル成長を行うことにより、第３半導体層１５が覆われるようにして第２半導体層１４上に第４半導体層１７を成膜する。
次に、図５に示すように、第４半導体層１７の熱酸化またはＣＶＤなどの方法にて酸化膜１９を第４半導体層１７上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜１９をパターニングすることにより、第４半導体層１７上の第３の領域Ｒｃを露出させる開口部を酸化膜１９に形成する。そして、開口部が形成された酸化膜１９をマスクとして選択エピタキシャル成長を行うことにより、第４半導体層１７上の第３の領域Ｒｃに第５半導体層１８を成膜する。
【００２３】
次に、図６に示すように、第４半導体層１７上から酸化膜１９を除去した後、エピタキシャル成長を行うことにより、第５半導体層１８が覆われるようにして第４半導体層１７上に第６半導体層２０を成膜する。
なお、第１半導体層１３、第３半導体層１５および第５半導体層１８は、半導体基板１１、第２半導体層１４、第４半導体層１７および第６半導体層２０よりもエッチングレートが大きな材質を用いることができ、半導体基板１１、第１半導体層１３、第２半導体層１４、第３半導体層１５、第４半導体層１７、第５半導体層１８および第６半導体層２０の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１１がＳｉの場合、第１半導体層１３、第３半導体層１５および第５半導体層１８としてＳｉＧｅ、第２半導体層１４、第４半導体層１７および第６半導体層２０としてＳｉを用いることが好ましい。これにより、半導体基板１１、第１半導体層１３、第２半導体層１４、第３半導体層１５、第４半導体層１７、第５半導体層１８および第６半導体層２０の格子整合をとることを可能としつつ、第１半導体層１３、第３半導体層１５および第５半導体層１８と、第２半導体層１４、第４半導体層１７および第６半導体層２０との間の選択比を確保することができる。また、第１半導体層１３、第３半導体層１５および第５半導体層１８としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層１３、第３半導体層１５および第５半導体層１８の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層１３、第２半導体層１４、第３半導体層１５、第４半導体層１７、第５半導体層１８および第６半導体層２０の膜厚は必ずしも等しくなるように設定する必要はなく、第１半導体層１３、第２半導体層１４、第３半導体層１５、第４半導体層１７、第５半導体層１８および第６半導体層２０の膜厚は互いに異なっていてもよい。ここで、第１半導体層１３、第３半導体層１５および第５半導体層１８の膜厚は互いに異なるように設定することにより、第１の領域Ｒａ、第２の領域Ｒｂおよび第３の領域Ｒｃにそれぞれ形成されるＢＯＸ層の膜厚を互いに異ならせることができる。なお、第１半導体層１３、第２半導体層１４、第３半導体層１５、第４半導体層１７、第５半導体層１８および第６半導体層２０の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００２４】
そして、第６半導体層２０の熱酸化により第６半導体層２０の表面に下地酸化膜２４を形成する。そして、ＣＶＤなどの方法により、下地酸化膜２４上の全面に酸化防止膜２５を形成する。なお、酸化防止膜２５としては、例えば、シリコン窒化膜を用いることができ、第６半導体層２０の酸化防止としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させる事もできる。
【００２５】
次に、図７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜２５、下地酸化膜２４、第１半導体層１３、第２半導体層１４、第３半導体層１５、第４半導体層１７、第５半導体層１８および第６半導体層２０をパターニングすることにより、第１半導体層１３、第３半導体層１５および第５半導体層１８の端部にかかるように配置されるとともに、半導体基板１１の一部を露出させる溝２６を形成する。なお、半導体基板１１の一部を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、溝２６の配置位置は、第２半導体層１４、第４半導体層１７および第６半導体層２０の素子分離領域の一部に対応させることができる。また、溝２６は、第１半導体層１３、第３半導体層１５および第５半導体層１８の境界の第２半導体層１４、第４半導体層１７および第６半導体層２０の段差が除去されるように配置することが好ましい。
【００２６】
次に、図８に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝２６内に埋め込まれた支持体２８を成膜する。なお、支持体２８は、溝２６内における第１半導体層１３、第２半導体層１４、第３半導体層１５、第４半導体層１７、第５半導体層１８および第６半導体層２０の側壁にも成膜され、第１半導体層１３、第３半導体層１５および第５半導体層１８が除去された時に、第２半導体層１４、第４半導体層１７および第６半導体層２０を半導体基板１１上で支持することができる。基板全体を覆うように形成された支持体２８は、第２半導体層１４、第４半導体層１７および第６半導体層２０の撓み等を抑制して、平坦性を保ったまま第２半導体層１４、第４半導体層１７および第６半導体層２０を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体２８の材質としては、シリコン酸化膜などの絶縁体を用いることができる。
【００２７】
だだし、第２半導体層１４、第４半導体層１７および第６半導体層２０は、第１半導体層１３、第３半導体層１５および第５半導体層１８をそれぞれ覆うようにして半導体基板１１、第２半導体層１４および第４半導体層１７にそれぞれ接触している。このため、第１半導体層１３、第３半導体層１５および第５半導体層１８が除去された場合においても、第２半導体層１４、第４半導体層１７および第６半導体層２０はそれ自体で半導体基板１１上に支持させることができ、支持体２８は必ずしも設ける必要はない。
【００２８】
次に、図９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体２８、酸化防止膜２５、下地酸化膜２４、第１半導体層１３、第２半導体層１４、第３半導体層１５、第４半導体層１７、第５半導体層１８および第６半導体層２０をパターニングすることにより、第１半導体層１３、第３半導体層１５および第５半導体層１８の一部を露出させる溝２９を形成する。ここで、溝２９の配置位置は、第２半導体層１４、第４半導体層１７および第６半導体層２０の素子分離領域の一部に対応させることができる。
【００２９】
なお、第１半導体層１３、第３半導体層１５および第５半導体層１８の一部を露出させる場合、第１半導体層１３、第３半導体層１５および第５半導体層１８の表面でそれぞれエッチングを止めるようにしてもよいし、第１半導体層１３、第３半導体層１５および第５半導体層１８をそれぞれオーバーエッチングして第１半導体層１３、第３半導体層１５および第５半導体層１８にそれぞれ凹部を形成するようにしてもよい。あるいは、溝２９内の第１半導体層１３、第３半導体層１５および第５半導体層１８を貫通させて半導体基板１１の表面を露出させるようにしてもよい。ここで、第１半導体層１３、第３半導体層１５および第５半導体層１８のエッチングを途中で止めることにより、溝２９内の半導体基板１１の表面が露出されることを防止することができる。このため、第１半導体層１３、第３半導体層１５および第５半導体層１８をエッチング除去する際に、溝２９内の半導体基板１１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝２９内の半導体基板１１のオーバーエッチングを抑制することができる。
【００３０】
次に、図１０に示すように、溝２９を介してエッチングガスまたはエッチング液を第１半導体層１３、第３半導体層１５および第５半導体層１８に接触させることにより、第１半導体層１３、第３半導体層１５および第５半導体層１８をエッチング除去し、第２半導体層１４、第４半導体層１７および第６半導体層２０下にそれぞれ空洞部３０ａ〜３０ｃを形成する。
【００３１】
ここで、溝２６内に支持体２８を設けることにより、第１半導体層１３、第３半導体層１５および第５半導体層１８が除去された場合においても、第２半導体層１４、第４半導体層１７および第６半導体層２０を半導体基板１１上で支持することが可能となるとともに、溝２６とは別に溝２９を設けることにより、第２半導体層１４、第４半導体層１７および第６半導体層２０下にそれぞれ配置された第１半導体層１３、第３半導体層１５および第５半導体層１８にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層１４、第４半導体層１７および第６半導体層２０の結晶品質を損なうことなく、第２半導体層１４と半導体基板１１、第４半導体層１７と第２半導体層１４、第６半導体層２０と第４半導体層１７の間の絶縁をそれぞれ図ることが可能となる。
【００３２】
なお、半導体基板１１、第２半導体層１４、第４半導体層１７および第６半導体層２０がＳｉ、第１半導体層１３、第３半導体層１５および第５半導体層１８がＳｉＧｅの場合、第１半導体層１３、第３半導体層１５および第５半導体層１８のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、半導体基板１１、第２半導体層１４、第４半導体層１７および第６半導体層２０のオーバーエッチングを抑制しつつ、第１半導体層１３、第３半導体層１５および第５半導体層１８を除去することが可能となる。また、第１半導体層１３、第３半導体層１５および第５半導体層１８のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００３３】
また、第１半導体層１３、第３半導体層１５および第５半導体層１８をエッチング除去する前に、陽極酸化などの方法により第１半導体層１３、第３半導体層１５および第５半導体層１８を多孔質化するようにしてもよいし、第１半導体層１３、第３半導体層１５および第５半導体層１８にイオン注入を行うことにより、第１半導体層１３、第３半導体層１５および第５半導体層１８をアモルファス化するようにしてもよい。これにより、第１半導体層１３、第３半導体層１５および第５半導体層１８のエッチングレートを増大させることが可能となり、第１半導体層１３、第３半導体層１５および第５半導体層１８のエッチング面積を拡大することができる。
【００３４】
次に、図１１に示すように、半導体基板１１、第２半導体層１４、第４半導体層１７および第６半導体層２０の熱酸化を行うことにより、半導体基板１１と第２半導体層１４との間の空洞部３０ａに埋め込み絶縁層３１ａを形成し、第２半導体層１４と第４半導体層１７との間の空洞部３０ｂに埋め込み絶縁層３１ｂを形成し、第４半導体層１７と第６半導体層２０の間の空洞部３０ｃに埋め込み絶縁層３１ｃを形成する。その際、第２半導体層１４、第４半導体層１７および第６半導体層２０の側壁も酸化される。
【００３５】
これにより、第１の領域Ｒａでは、第２半導体層１４、第４半導体層１７および第６半導体層２０の全体の膜厚にてＢＯＸ層上の半導体層の膜厚を規定し、第２の領域Ｒｂでは、第４半導体層１７および第６半導体層２０の全体の膜厚にてＢＯＸ層上の半導体層の膜厚を規定し、第３の領域Ｒｃでは、第６半導体層２０の膜厚にてＢＯＸ層上の半導体層の膜厚を規定することができ、ＳＯＩ基板を使い分けることなく、互いに異なる膜厚を持つ半導体層を埋め込み絶縁体３１ａ〜３１ｃ上にそれぞれ形成することが可能となる。
【００３６】
なお、半導体基板１１、第２半導体層１４、第４半導体層１７および第６半導体層２０の熱酸化にて埋め込み絶縁層３１ａ〜３１ｃを形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、空洞部３０ａ〜３０ｃに埋め込み絶縁層３１ａ〜３１ｃをそれぞれ形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層３１ａ〜３１ｃをリフローさせることが可能となり、埋め込み絶縁層３１ａ〜３１ｃのストレスを緩和させることが可能となるとともに、第２半導体層１４、第４半導体層１７および第６半導体層２０の境界における界面準位を減らすことができる。また、埋め込み絶縁層３１ａ〜３１ｃは空洞部３０ａ〜３０ｃをそれぞれ全て埋めるように形成しても良いし、空洞部３０ａ〜３０ｃが一部残るように形成しても良い。
【００３７】
また、図１１の方法では、半導体基板１１、第２半導体層１４、第４半導体層１７および第６半導体層２０の熱酸化を行うことにより、空洞部３０ａ〜３０ｃに埋め込み絶縁層３１ａ〜３１ｃをそれぞれ形成する方法について説明したが、ＣＶＤ法にて空洞部２０に絶縁膜を成膜させることにより、半導体基板１１と第２半導体層１３との間の空洞部３０ａ〜３０ｃを埋め込み絶縁層３１ａ〜３１ｃで埋め込むようにしてもよい。これにより、第２半導体層１４、第４半導体層１７および第６半導体層２０の膜減りを防止しつつ、空洞部３０ａ〜３０ｃを酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層１４、第４半導体層１７および第６半導体層２０の裏面側にそれぞれ配置される埋め込み絶縁層３１ａ〜３１ｃの厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層１４、第４半導体層１７および第６半導体層２０の裏面側の寄生容量を低減させることができる。
【００３８】
なお、埋め込み絶縁層３１ａ〜３１ｃの材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層３１ａ〜３１ｃとして、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００３９】
また、第６半導体層２０上に酸化防止膜２５を設けることで、第６半導体層２０の表面が熱酸化されることを防止しつつ、第２半導体層１４、第４半導体層１７および第６半導体層２０の裏面側に埋め込み絶縁層３１ａ〜３１ｃをそれぞれ形成することが可能となり、第６半導体層２０の膜減りを抑制することが可能となる。
また、溝２６、２９の配置位置を第２半導体層１４、第４半導体層１７および第６半導体層２０の素子分離領域に対応させることにより、第２半導体層１４、第４半導体層１７および第６半導体層２０の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、溝２６内に支持体２８を埋め込むことにより、第２半導体層１４、第４半導体層１７および第６半導体層２０を半導体基板１上で支持する支持体２８をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００４０】
次に、図１２に示すように、ＣＶＤなどの方法により支持体２８上の全面が覆われるようにして溝２９内に埋め込まれた埋め込み絶縁体３２を成膜する。
次に、図１３に示すように、ＣＭＰまたはエッチバックなどの方法にて埋め込み絶縁体３２および支持体２８を薄膜化するとともに、酸化防止膜２５をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜２４および酸化防止膜２５を除去することにより、第６半導体層２０の表面を露出させる。
【００４１】
次に、図１４に示すように、第６半導体層２０の表面の熱酸化を行うことにより、第１の領域Ｒａ、第２の領域Ｒｂおよび第３の領域Ｒｃの第６半導体層２０の表面にゲート絶縁膜３３ａ〜３３ｃをそれぞれ形成する。そして、ゲート絶縁膜３３ａ〜３３ｃが形成された第６半導体層２０上にＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜３３ａ〜３３ｃ上にゲート電極３４ａ〜３４ｃをそれぞれ形成する。
【００４２】
次に、ゲート電極３４ａ〜３４ｃをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第６半導体層２０内にイオン注入することにより、ゲート電極３４ａ〜３４ｃの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第６半導体層２０に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第６半導体層２０上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極３４ａ〜３４ｃの側壁にサイドウォール３５ａ〜３５ｃをそれぞれ形成する。そして、ゲート電極３４ａ〜３４ｃおよびサイドウォール３５ａ〜３５ｃをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１４、第４半導体層１７または第６半導体層２０内にイオン注入することにより、サイドウォール３５ａ〜３５ｃの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層３６ａ〜３６ｃを第２半導体層１４、第４半導体層１７または第６半導体層２０に形成する。ここで、第１の領域Ｒａには高耐圧ＭＯＳトランジスタ、第２の領域Ｒｂには部分空乏型ＳＯＩトランジスタ、第３の領域Ｒｃには完全空乏型ＳＯＩトランジスタを形成することができる。
【００４３】
これにより、半導体層下に配置される埋め込み絶縁層３１ａ〜３１ｃの深さを同一半導体基板１１上の異なる領域で変えることが可能となる。このため、ＳＯＩ基板を使い分けることなく、互いに異なる膜厚を持つ半導体層を埋め込み絶縁層３１ａ〜３１ｃ上に形成することが可能となり、トランジスタの低価格化を実現しつつ、低電圧駆動、低消費電力、高耐圧および高速性などの用途に応じたＳＯＩトランジスタを同一チップに混載することが可能となる。
【００４４】
また、図１５は上述した実施形態を改良したものである。前述の第２半導体層１４、第４半導体層１７、第６半導体層２０は同一組成で構成されているので同一層として表示してある。ここで第１の領域Raに形成された高耐圧MOSトランジスタ、第２の領域Rbに形成された部分空乏型SOIトランジスタ、にはそれぞれパンチスルー現象などによる耐圧劣化を防ぐ為、LDD領域直下に高濃度不純物領域を設けてある。これらはストッパー領域、Ｈａｌｏ領域、Ｐｏｃｋｅｔ領域とも呼ばれる。これらによりドレイン領域に高電圧を印加してもリーク電流の少ない良好なトランジスタ特性が得られる。
【００４５】
なお、上述した実施形態では、埋め込み絶縁層３１ａ〜３１ｃを形成する際に、第６半導体層２０の表面の熱酸化を防止するために、第６半導体層２０上に酸化防止膜２５を形成する方法について説明したが、第６半導体層２０上に酸化防止膜２５を形成することなく、埋め込み絶縁層３１ａ〜３１ｃを形成するようにしてもよい。この場合、埋め込み絶縁層３１ａ〜３１ｃの形成時に第６半導体層２０の表面に形成された絶縁膜は、エッチングまたは研磨により除去するようにしてもよい。
【００４６】
また、上述した実施形態では、絶縁体上に配置された膜厚の互いに異なる３つの半導体層を形成する方法について説明したが、絶縁体上に配置された膜厚の互いに異なる２つの半導体層を形成するようにしてもよいし、絶縁体上に配置された膜厚の互いに異なる４つ以上の半導体層を形成するようにしてもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の一実施形態に係る半導体装置を示す図。
【符号の説明】
【００４８】
Ｒａ  第１の領域、Ｒｂ  第２の領域、Ｒｃ  第３の領域、１１  半導体基板、１２、１６、１９  酸化膜、１３  第１半導体層、１４  第２半導体層、１５  第３半導体層、１７  第４半導体層、１８  第５半導体層、２０  第６半導体層、２４  下地酸化膜、２５  酸化防止膜、２６、２９  溝、２８  支持体、３０ａ〜３０ｃ  空洞部、３１ａ〜３１ｃ  埋め込み絶縁層、３２  埋め込み絶縁体、３３ａ〜３３ｃ  ゲート絶縁膜、３４ａ〜３４ｃ  ゲート電極、３５ａ〜３５ｃ  サイドウォール、３６ａ〜３６ｃ  ソース／ドレイン層
【図１】
2007194315.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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