(57)【要約】【課題】二次元画像平面上における画素データの処理に関するメモリアクセスの高速化を図る。【解決手段】画像用メモリ回路は、複数のメモリ領域へのアクセスモードとして、一次元モードと二次元モードとが用意されている。一次元モードは、画像平面上のある代表位置を起点に一次元状に並んだ画素データを、複数のメモリ領域のそれぞれに分散させるように、画素データをマッピングする。また、二次元モードは、この代表位置を起点に二次元状に並んだ画素データを、複数のメモリ領域のそれぞれに分散させるように、画素データをマッピングする。【選択図】図３
2007128233.tif 000002
【特許請求の範囲】
【請求項１】
画像用メモリ回路において、
互いに独立してアクセス可能な複数のメモリ領域と、
画像平面上のある代表位置を起点に一次元状に並んだ画素データのそれぞれと、前記代表位置を起点に二次元状に並んだ画素データのそれぞれとが前記複数のメモリ領域のそれぞれに分散するように、画素データの集合である画像データをマッピングするアドレス変換部と、
前記アドレス変換部によってマッピングされた画素データを前記複数のメモリ領域に分散させるように書き込む書込回路と、
前記複数のメモリ領域へのアクセスモードとして、一次元モードと二次元モードとが用意されており、前記代表位置の指定を伴う一次元モードの選択時には、前記代表位置を起点に一次元状に並んだ画素データを前記複数のメモリ領域から並列に読み出し、前記代表位置を起点とする二次元モードの選択時には、前記代表位置を起点に二次元状に並んだ画素データを前記複数のメモリ領域から並列に読み出す読出回路と
を有することを特徴とする画像用メモリ回路。
【請求項２】
前記代表位置は、前記画像平面の原点を起点とする前記画像データとしてのオブジェクトの位置である絶対アドレスと、前記オブジェクトの原点を起点とする画素の位置である相対アドレスとによって特定され、
前記アドレス変換部は、前記絶対アドレスと、前記相対アドレスと、前記オブジェクトのサイズである水平サイズとに基づいて、前記画素データをマッピングすることを特徴とする請求項１に記載された画像用メモリ回路。
【請求項３】
前記オブジェクトの水平サイズは、前記メモリ領域の数に応じて規定されていることを特徴とする請求項１または２に記載された画像用メモリ回路。
【請求項４】
前記書込回路および前記読出回路は、同一回路であることを特徴とする請求項１から３のいずれかに記載された画像用メモリ回路。
【請求項５】
前記画像用メモリ回路は、
前記アドレス変換部が前記画素データをマッピングすることで特定した前記複数のメモリ領域に対して、書き込み、または読み出しの指示を行う制御回路をさらに有し、
前記書込回路は、前記制御回路が指示した複数のメモリ領域に対して画素データを書き込み、
前記読出回路は、前記制御回路が指示した複数のメモリ領域に対して画素データを読み出すことを特徴とする請求項１から４のいずれかに記載された画像用メモリ回路。
【請求項６】
前記書込回路は、前記アドレス変換部のマッピングに応じて、前記複数のメモリ領域へ書き込む画素データを並び替えることを特徴とする請求項１から５のいずれかに記載された画像用メモリ回路。
【請求項７】
前記読出回路は、前記アドレス変換部のマッピングに応じて、前記複数のメモリ領域から読み込んだ画素データを並び替えることを特徴とする請求項１から５のいずれかに記載された画像用メモリ回路。
【請求項８】
前記一次元状に並んだ画素データは、前記画像平面上の画素を起点とした１×ｋ（ｋ＝ｎ２，ｎ≧２）のサイズを有しており、
前記二次元状に並んだ画素データは、前記画像平面上の画素を起点としたｎ×ｎのサイズを有することを特徴とする請求項１から７のいずれかに記載された画像用メモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像用メモリ回路に係り、特に、画素データのモード別アクセスに関する。
【背景技術】
【０００２】
例えば、特許文献１には、三次元画像の画素データに対する一次補間の一種である８点近傍補間（ボクセル補間）を高速に処理するインターリーブメモリが開示されている。このインターリーブメモリは、互いに独立してアクセス可能な８個のメモリバンクを有しており、個々のメモリバンクには、補間ボクセルを囲む８個の近傍ボクセルのボリュームデータのそれぞれが記憶されている。近傍補間時には、８個のメモリバンクから８個のボリュームデータが同時に読み出される。
【０００３】
【特許文献１】特開平５−３４２０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、画像処理では、画像平面上で横方向に一列に並んだ画素データを一纏めでメモリから読み出すのが一般的である。しかしながら、例えば補間演算のように、縦横方向に並んだ画素データが必要な場合、メモリのアクセス回数が増えてしまい、処理速度の低下を招くといった不都合が生じる。 
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、画像データを構成する個々の画素データを記憶するメモリのアクセス速度の向上を図ることである。
【０００６】
また、本発明の別の目的は、メモリから画素データを読み出すアクセスモードの種別に関わりなく、メモリアクセスの高速化を図ることである。
【課題を解決するための手段】
【０００７】
かかる課題を解決するために、本発明は、画像用メモリ回路を提供する。この画像用メモリ回路は、互いに独立してアクセス可能な複数のメモリ領域と、画像平面上のある代表位置を起点に一次元状に並んだ画素データのそれぞれと、この代表位置を起点に二次元状に並んだ画素データのそれぞれとが、複数のメモリ領域のそれぞれに分散するように、画素データの集合である画素データをマッピングするアドレス変換部と、アドレス変換部によってマッピングされた画素データを複数のメモリ領域に分散させるように書き込む書込回路と、複数のメモリ領域へのアクセスモードとして、一次元モードと二次元モードとが用意されており、代表位置の指定を伴う一次元モードの選択時には、代表位置を起点に一次元状に並んだ画素データを複数のメモリ領域から並列に読み出し、代表位置を起点とする二次元モードの選択時には、代表位置を起点に二次元状に並んだ画素データを複数のメモリ領域から並列に読み出す読出回路とを有する。
【０００８】
ここで、本発明において、代表位置は、画像平面の原点を起点とするオブジェクト（上記の画像データに相当）の位置である絶対アドレスと、オブジェクトの原点を起点とする画素の位置である相対アドレスとによって特定され、アドレス変換部は、絶対アドレスと、相対アドレスと、オブジェクトのサイズである水平サイズとに基づいて、画素データをマッピングすることが好ましい。
【０００９】
また、本発明において、オブジェクトの水平サイズは、メモリ領域の数に応じて規定されていることが好ましく、書込回路および読出回路は、同一回路であることが好ましい。
【００１０】
さらに、本発明において、画像用メモリ回路は、アドレス変換部が画素データをマッピングすることで特定した複数のメモリ領域に対して、書き込み、または読み出しの指示を行う制御回路をさらに有し、書込回路は、制御回路が指示した複数のメモリ領域に対して画素データを書き込み、読出回路は、制御回路が指示した複数のメモリ領域に対して画素データを読み出すことが好ましい。
【００１１】
なお、本発明において、書込回路は、アドレス変換部のマッピングに応じて、複数のメモリ領域へ書き込む画素データを並び替えることが好ましく、読出回路は、アドレス変換部のマッピングに応じて、複数のメモリ領域から読み込んだ画素データを並び替えることが好ましい。
【００１２】
なお、本発明において、上記一次元状に並んだ画素データは、画像平面上の画素を起点とした１×ｋ（ｋ＝ｎ２，ｎ≧２）のサイズを有しており、上記二次元状に並んだ画素データは、画像平面上の画素を起点としたｎ×ｎのサイズを有することが好ましい。
【発明の効果】
【００１３】
本発明において、代表位置を起点に一次元状に並んだデータは、複数のメモリ領域に分散するようにマッピングされ、これらのメモリ領域に書き込まれる。また、この代表位置を起点に二次元状に並んだデータも、複数のメモリ領域に分散するようにマッピングされ、これらのメモリ領域に書き込まれる。そして、一次元および二次元のどちらのアクセスモードであっても、処理に必要なデータが複数のメモリから並列に読み出される。したがって、アクセスモードの種別（一次元モード／二次元モード）に関わりなく、アクセス回数を低減できるので、メモリアクセスの高速化を図ることが可能になる。
【発明を実施するための最良の形態】
【００１４】
図１は、画像用メモリ回路の構成図である。この画像用メモリ回路は、メモリ１と、アドレス変換部２と、アクセス部３とから構成されており、これらが連係して、メモリ１に対する画素データの入出力（読み出し／書き込み）を行う。
【００１５】
メモリ１は、一例として４個のメモリ領域１ａ〜１ｄに分割されており、それぞれのメモリ領域１ａ〜１ｄは、互いに独立してアクセス可能である。また、各メモリ領域１ａ〜１ｄは、複数のメモリブロックで構成されており、一つのメモリブロックには、一画素の画素データ（いわゆる、画素値）が記憶される。また、これらのメモリブロックには、便宜上、「１，２，３，４，・・・」といった連続的なアドレスが割り当てられている。
【００１６】
アドレス変換部２は、画像データを構成する個々の画素データのマッピング、すなわち、画像平面上（特にオブジェクト上）の位置情報と、メモリ領域１ａ〜１ｄのメモリブロックのアドレスとの対応付けを行う。画像平面上の位置を指定するアドレス（代表位置）指定位置情報ＢＡＤは、これと並行して入力されるアクセスモードＭＯＤに基づいて、各メモリ領域１ａ〜１ｄにおけるメモリブロックのアドレスＡＤＲ(1)〜(4)に変換される。
【００１７】
なお、指定位置情報ＢＡＤおよびアクセスモードＭＯＤは、アドレス変換部２に直接または間接的に接続された装置（例えばＣＰＵ、バスマスタ（図示せず）等）から生成され、アドレス変換部２に入力される。アドレス変換部２より出力されるアドレスＡＤＲ(1)は、第１のメモリ領域１ａ内のメモリブロックのアドレスに対応する。同様に、アドレスＡＤＲ(2)は第２のメモリ領域１ｂ、アドレスＡＤＲ(3)は第３のメモリ領域１ｃ、アドレスＡＤＲ(4)は第４のメモリ領域１ｄのメモリブロックのアドレスにそれぞれ対応する。
【００１８】
図２は、指定位置情報ＢＡＤの説明図である。同図（ａ）は、メモリ空間上における絶対アドレスＧＡＤの説明図である。絶対アドレスＧＡＤは、一次元のメモリ空間上におけるオブジェクトの起点（画素データの集合である画素データ）を示す位置情報である。また、水平サイズＨは、このオブジェクトの水平方向の画素サイズを示している。例えば、あるオブジェクトが、画像平面上において垂直方向に複数のサイズを持つ場合、このオブジェクトの画素データは、メモリ空間上においてこのオブジェクトを起点を示すアドレスＧＡＤから、水平サイズＨが垂直方向の複数のサイズ分だけ、連続して一次元状に記憶される。また、同図（ｂ）は、画像平面上における相対アドレスＯＡＤの説明図である。相対アドレスＯＡＤは、二次元のオブジェクト（画像平面）上における画素を示す位置情報、つまりメモリ空間上における絶対アドレスＧＡＤからのオフセット値である。例えば、画像平面上におけるオブジェクトの起点となるアドレスをＳ(a,b)とし、指定される画素データの相対アドレスＯＡＤをアドレスＳ(i,j)とする。この場合、指定位置情報ＢＡＤによって特定される画像平面上の画素（画素データ）の代表アドレス（代表位置）は、Ｓ（a+j,b+i）となる。
【００１９】
メモリ領域１ａ〜１ｄへのアクセスモードＭＯＤには、一次元モードと二次元モードとが存在し、いずれかアドレス変換部２に入力されることで指定される。ここで呼ばれる「次元」は、画像平面上における次元であり、一次元モードとは、指定位置情報ＢＡＤを起点に一次元状（水平方向）に並んだ画素データ（同図の網掛部）を選択するモードをいう。また、二次元モードとは、指定位置情報ＢＡＤを起点に二次元状（水平および垂直方向）に並んだ画素データ（同図の太枠部）を選択するモードをいう。
【００２０】
なお、オブジェクトの水平サイズＨは任意であってもよいが、メモリマッピングの効率化を図る観点でいえば、これにメモリ領域数に応じた制約を設けてもよい。例えば、メモリ領域数がｎ２個の場合、オブジェクトの水平サイズＨを下式のように定義してもよい。
Ｈ＝ｎ２×ｌ＋ｎ×ｍ  （ｍ，ｌは任意の自然数、ｎ＞ｍ≧０，ｌ≧１）
【００２１】
つまり、水平サイズＨは、メモリ領域数（ｎ２）によって決定される一次元モードの横サイズ（ｎ２）に、ｎの倍数（×ｍ）を加算した値の倍数（×ｌ）である。メモリ領域数が４（ｎ＝２）個、および９（ｎ＝３）個である場合、水平サイズＨは下表のようになる。
水平サイズＨ（ｎ＝２）  水平サイズＨ（ｎ＝３）
ｍ＝０，ｌ＝１            ４                    ９
ｍ＝１，ｌ＝１            ６                  １２
ｍ＝１，ｌ＝２            ８                  １５
【００２２】
アクセス部３は、アドレス変換部２から出力されたアドレスＡＤＲ(1)〜(4)に基づいて、各メモリ領域１ａ〜１ｄにアクセスし、これらのアドレスに該当するメモリブロックに対して画素データＤＴの書き込み、または読み出しを行う。アクセス部３は、制御回路３ａと、書込回路３ｂと、読出回路３ｃとから構成されている。
【００２３】
制御回路３ａは、アドレスＡＤＲ(1)〜(4)に対応するメモリブロックからデータを読み出し、または、それへの書き込みの指示を行う。メモリ１の物理的特性（例えば、バースト設定）等に依存した入出力のタイミングの調整も、メモリブロック単位で行われる。制御回路３ａが行う制御信号は、メモリ領域毎に制御信号ＣＴＬ(1)〜(4)とに分かれており、画素データＤＴの書き込み時では、制御信号ＣＴＬ(1)〜(4)には読み出しを行う指示が、また、画素データＤＴの読み出し時では、制御信号ＣＴＬ(1)〜(4)には書き込みの指示が、それぞれ含まれる。制御信号ＣＴＬ(1)は第１のメモリ領域１ａへの指示に対応する。同様に、制御信号ＣＴＬ(2)は第２のメモリ領域１ｂ、制御信号ＣＴＬ(3)は第３のメモリ領域１ｃ、制御信号ＣＴＬ(4)は第４のメモリ領域１ｄへの指示にそれぞれ対応する。
【００２４】
書込回路３ｂは、各メモリ領域１ａ〜１ｄに書き込むべき複数の画素データＤＴを一時的に記憶するバッファを有する。これらの画素データＤＴは、制御回路３ａが指示したアドレスＡＤＲ(1)〜(4)のメモリブロックに、書込データＷＤＴ(1)〜(4)として書き込まれる。本実施形態における書込回路３ｂは、画素データＤＴを４画素分記憶するバッファを有しており、アドレス変換部２に入力される指定位置情報ＢＡＤおよびアクセスモードＭＯＤとともに、４個の画素データＤＴがシリアルに書き込まれる。そして、制御回路３ａが書込指示を各メモリ領域１ａ〜１ｄに出力するのと同期して、４個の画素データが書込データＷＤＴ(1)〜(4)として、メモリ領域１ａ〜１ｄに並列に書き込まれる。
【００２５】
なお、本実施形態の複数の画素データＤＴは、例えばＣＰＵ、バスマスタ（図示せず）等の装置から直接、書込回路３ｂへ入力されるが、アドレス変換部２を経由して間接的に入力されてもよい。
【００２６】
読出回路３ｃは、メモリ領域１ａ〜１ｄより並列に読み出された複数の画素データＤＴを一時的に記憶するバッファを有する。これらの画素データＤＴは、制御回路３ａが選択したアドレスＡＤＲ(1)〜(4)のメモリブロックに記憶された読出データＲＤＴ(1)〜(4)として読み出される。本実施形態における読出回路３ｃは、画素データＤＴを４画素分記憶するバッファを有しており、制御回路３ａが読出指示を各メモリ領域１ａ〜１ｄに出力するのと同期して、これらに対応する画素データＤＴが読出データＲＤＴ(1)〜(4)として、メモリ領域１ａ〜１ｄから並列（パラレル）に読み出される。そして、複数の画素データＤＴとなって、シリアルに出力される。
【００２７】
なお、本実施形態の複数の画素データＤＴは、例えばＣＰＵ、バスマスタ（図示せず）等の装置へ直接、読出回路３ｃから出力されるが、アドレス変換部２を経由して間接的に出力されてもよい。
【００２８】
＜書き込み時＞
つぎに、図１の画像用メモリ回路を用いて、メモリ領域１ａ〜１ｄへの画素データＤＴの書き込みについて説明する。まず、アドレス変換部２に、指定位置情報ＢＡＤとアクセスモードＭＯＤとが入力され、書込回路３ｂに、この指定位置情報ＢＡＤに対応する４個の画素データＤＴが入力される。
【００２９】
そして、アドレス変換部２は、指定位置情報ＢＡＤおよびアクセスモードＭＯＤとに基づいて、それぞれの画素データをメモリ領域１ａ〜１ｄへ割り当てる。本実施形態において、アドレス変換部２は、以下の２つの条件を具備するように各メモリ領域１ａ〜１ｄへのマッピングを行う。つまり、アドレス変換部２は、指定位置情報ＢＡＤ（代表位置）の画素Ｓ(a+i,b+j)を起点とする４個の画素データのそれぞれが、いずれも異なるメモリ領域１ａ〜１ｄに分散されるようにマッピングする。
（条件１）  画像平面上の代表位置の画素Ｓ(a+i,a+j)を起点に、一次元状（４×１）に並んだ４個の画素データ（図２の網掛部）を、４個のメモリ領域１ａ〜１ｄのそれぞれに分散させる。
（条件２）  画像平面上の代表位置の画素Ｓ(a+i,a+j)を起点に、二次元（２×２）に並んだ４個の画素データ（同図の太枠部）を、４個のメモリ領域１ａ〜１ｄのそれぞれに分散させる。
【００３０】
図３は、オブジェクト上におけるメモリ領域の対応図である。同図は、上述の条件の（ある代表位置における）マッピングを、Ｓ(a,b)を起点としたオブジェクトを構成する全ての画素に関して適用させた場合における、各画素のメモリ領域およびメモリブロックの分散を示している。同図（ａ）は、水平サイズＨ（オブジェクトサイズ）＝６（ｍ＝１，ｌ＝１，一例として、６×４）の場合のマッピングの状態を示している。また、同図（ｂ）は、水平サイズＨ＝８（ｍ＝１，ｌ＝２，一例として、８×４）の場合のマッピングの状態を示している。なお、オブジェクトの原点（絶対アドレス）は、いずれの水平サイズＨの場合もＳ(a,b)である。
【００３１】
図３の各画素（オブジェクト内の各ブロック）に割り振られた数字は、この画素の記憶先となる各メモリ領域１ａ〜１ｄを示す。例えば、「1」が割り振られた画素（画素データ）は、第１のメモリ領域１ａに記憶されている。同様に、「2」の画素は第２のメモリ領域１ｂ、「3」の画素は第３のメモリ領域１ｃ、「4」の画素は第４のメモリ領域１ｄにそれぞれ記憶されている。また、図３の各画素のカッコ内の数字は、この画素の記憶先となる各メモリ領域１ａ〜１ｄ内の、メモリブロックのアドレスを示す。例えば、「(1)」が割り振られた画素の画素データは、メモリブロックのアドレス１に記憶されている。同様に、「(2)」の画素はメモリブロックのアドレス２、「(3)」の画素はメモリブロックのアドレス３にそれぞれ記憶されている。例えば、「1(1)」の画素は、第２のメモリ領域１ｂのメモリブロックのアドレス１に記憶され、「3(3)」の画素は、第３のメモリ領域１ｃのメモリブロックのアドレス３に記憶されていることを示す。
【００３２】
メモリ領域１ａ〜１ｄへの対応付けを一般化すると、下式のように定義できる。なお、画素データのマッピングで上述した２つの条件を具備するような水平サイズＨと、メモリ１のメモリ領域数をｎ２とする。このとき、指定位置情報ＢＡＤとアクセスモードＭＯＤとが示す４個の画素（画素データ）のうち一つの画素Ｓ（x,y）（ｘ≧０，ｙ≧０）がマッピングされる場合（ａ＝０，ｂ＝０）、その記憶先となる”Ｂ”番目のメモリ領域（第”Ｂ”のメモリ領域）は下式で求められる。
（１）ｙ＝０の場合
Ｂ＝（ｙ×Ｈ＋ｘ）mod ｎ２
＝ｘ mod ｎ２＋１
（２）（ｙ≠０の場合）
ｗ＝（ｎ−ｍ＋ｌ）mod ｎ
Ｂ＝｛（ｎ×ｗ）＋（ｙ×Ｈ＋ｘ）mod ｎ２｝mod ｎ２＋１
【００３３】
（１）の式は、ｙ＝０が画素（オブジェクトの最上部の画素データ）である場合、オブジェクトの原点（左上）から、順次、メモリ領域が対応付ける。例えば、図３（ａ）のケースにおいて、画素Ｓ（1,0）（図２におけるＳ（a+1,b+1））に対応するメモリ領域は、Ｂ＝２となり、画素Ｓ（1,0）が第２のメモリ領域１ｂに対応する。
【００３４】
（２）の式は、ｙ≠０の画素（オブジェクトの最上部を除く画素データ）である場合、まず、メモリ領域数（ｎ２）を二次元モードの画素サイズ（ｎ）を小ブロックとしてｎ個に分ける。そして、画素が垂直方向に１画素分だけ下がる（ｙが１加算される）毎に、ｗ個の小ブロック（メモリ領域）分だけ順序をシフトさせてから、画素にメモリ領域を対応付ける。
【００３５】
例えば、図３（ａ）のケース（ｍ＝１，ｌ＝１）において、画素Ｓ（1,1）（ａ＝０，ｂ＝０）に対応するメモリ領域を考える。このとき、ｗ＝０であり、画素の行が一画素分下げられても、メモリ領域を対応付けする順番が、変更されずに連続してメモリ領域が対応付けられる。つまり、画素Ｓ（1,0）の直前の画素であるＳ（0,5）が、第２のメモリ領域１ｂに対応付けられた場合、画素Ｓ（1,0）が、この第２のメモリ領域１ｂの次のメモリ領域である第３のメモリ領域１ｃが連続して対応付けられる。そして、Ｂ＝４であるので、画素Ｓ（1,1）が第４のメモリ領域１ｄに対応する。
【００３６】
以上により、図３（ａ）のケースでは、画像平面上の画素データＤＴは、オブジェクトの原点Ｓ(a,b)から水平（右）方向に向かって、”第１のメモリ領域１ａ，第２のメモリ領域１ｂ，第３のメモリ領域１ｃ，第４のメモリ領域１ｄ，（以下、繰り返し）”の順で連続して対応付けられる。具体的には、原点Ｓ(a,b)の画素データが第１のメモリ領域１ａに対応付けられ、その右のＳ(a+1,b)が第２のメモリ領域１ｂに、さらにその右のＳ(a+2,b)が第３のメモリ領域１ｃに、それぞれ対応付けられる。そして、右端の画素に至った場合、一画素分下の左端画素から、前の行（一画素分上の画素の列）の順序を引き継いだまま、水平（右）方向へ、順次、各メモリ領域１ａ〜１ｄが対応付けられることなる。具体的には、左端の画素Ｓ(a,b+1)の画素データが第３のメモリ領域１ｃに対応付けられ、その右のＳ(a+1,b+1)が第４のメモリ領域１ｄに、さらにその右のＳ(a+2,b+1)が第１のメモリ領域１ａに、それぞれ対応付けられる。
【００３７】
例えば、図３（ｂ）のケース（ｍ＝１，ｌ＝２）において、画素Ｓ（1,1）（ａ＝０，ｂ＝０）対応するメモリ領域を考える。このとき、ｗ＝１であり、画素の行が一画素分下げられたとき、メモリ領域を対応付けする順序は１小ブロック（２つのメモリ領域）分だけ順番をシフトさせてから、メモリ領域が対応付けられる。つまり、画素Ｓ（1,0）の直前の画素であるＳ（0,7）が、第４のメモリ領域１ｄに対応付けられた場合、画素Ｓ（1,0）が、本来のメモリ領域の対応付けである第１のメモリ領域１ａを順番を２つだけシフトさせたメモリ領域、つまり、第３のメモリ領域１ｃが対応付けられる。そして、Ｂ＝４であるので、画素Ｓ（1,1）が第４のメモリ領域１ｄに対応する。
【００３８】
以上により、図３（ｂ）のケースでは、画像平面上の画素データＤＴは、まず、オブジェクトの原点Ｓ(a,b)から水平（右）方向へ、順に、”第１のメモリ領域１ａ，第２のメモリ領域１ｂ，第３のメモリ領域１ｃ，第４のメモリ領域１ｄ，（以下、繰り返し）”と、対応付けられることになる。具体的には、原点Ｓ(a,b)の画素データが第１のメモリ領域１ａに対応付けられ、その右のＳ(a+1,b)が第２のメモリ領域１ｂに、さらにその右のＳ(a+2,b)が第３のメモリ領域１ｃに、それぞれ対応付けられる。その対応付けが右端の画素に至った場合、一画素分下の左端画素から、前の行（一画素分上の画素の列）の順序が、２メモリ領域分シフトされてから、水平（右）方向へ、順次、各メモリ領域１ａ〜１ｄが対応付けられることなる。具体的には、画素Ｓ(a,b+1)の画素データが第３のメモリ領域１ｃに対応付けられ、その右のＳ(a+1,b+1)が第４のメモリ領域１ｄに、さらにその右のＳ(a+2,b+1)が第１のメモリ領域１ａに、それぞれ対応付けられる。
【００３９】
また、このとき、アドレス変換部２は、画素データに対応するメモリ領域だけでなく、このメモリ領域内におけるメモリブロックのアドレスも算出する。Ｂ番目のメモリ領域（第”Ｂ”のメモリ領域）におけるメモリブロックのアドレスＣは、下式で求められる。例えば、図３（ａ）のケースにおいて、画素Ｓ（1,1）に対応するメモリブロックのアドレスは、Ｃ＝２．７５となり、画素Ｓ（1,0）が第２のメモリ領域１ｂのアドレス”２”に対応する。
Ｃ＝（ｙ×Ｈ＋ｘ）／ｎ２＋１  （Ｃの整数部のみ利用）
【００４０】
なお、上述の変換式は、画素データＤＴの記憶先となるメモリ領域およびメモリブロックのアドレスを算出するための一般式であり、必ずしもこの変換式を適用しなくとも、画素データのＤＴのマッピングは可能である。例えば、図３（ａ）の場合において、原点Ｓ（a,b）からメモリ領域を対応させる順序を入れ替えてもよい。具体的には、左端の画素から水平（右）方向の順に、”第１のメモリ領域１ａ，第３のメモリ領域１ｃ，第２のメモリ領域１ｂ，第４のメモリ領域１ｄ，（以下、繰り返し）”と、対応付けてもよい。
【００４１】
つぎに、アドレス変換部２は、指定位置情報ＢＡＤおよびアクセスモードＭＯＤに基づいて算出された（画素データＤＴとメモリブロックのアドレスとが対応付けられた）アドレスＡＤＲ(1)〜(4)を、制御回路３ａおよび書込回路３ｂ入力する。
【００４２】
そして、制御回路３ａは、アドレス変換部２から入力されたアドレスＡＤＲ(1)〜(4)のそれぞれが示すメモリブロックに、書込回路３ｂからの画素データＤＴを読み込ませる旨の制御信号ＣＴＬ(1)〜(4)を入力する。一方、書込回路３ｂは、制御回路３ａが指示したアドレスＡＤＲ(1)〜(4)のそれぞれが示すメモリ領域の１ａ〜１ｄのメモリブロックに対して、当初、入力された４個の画素データを書込データＷＤＴ(1)〜(4)として書き込む。
【００４３】
このとき、書込回路３ｂは、アドレス変換部２のマッピングに応じて、複数のメモリ領域へ書き込む画素データを並び替える処理を行う。具体的には、４個の画素データＤＴを、アドレス変換部２から入力されたアドレスＡＤＲ(1)〜(4)のそれぞれに対応させる。
【００４４】
図４は、図３（ａ）のケースの書き込み時において、画素Ｓ(a+1,b+1)を起点する一次元モード（網掛部）がアドレス変換部２に入力された場合の書込回路３ｂの説明図である。上段のブロックは、４個の画素データＤＴが記憶された場合における、各バッファに記憶された画素データＤＴの状態図であり、下段のブロックは、これらの４個の画素データＤＴがアドレス変換部２が指示する順番通りに並べ替えられた画素データの状態図である。書込回路３ｂのバッファは、左から順に、第１のメモリ領域１ａへの書込データＷＤＴ(1)、第２のメモリ領域１ｂへの書込データＷＤＴ(2)、第３のメモリ領域１ｃへの書込データＷＤＴ(3)、第４のメモリ領域１ｄへの書込データＷＤＴ(4)に接続されている。
【００４５】
まず、アドレス変換部２に指定位置情報ＢＡＤおよびアクセスモードＭＯＤが入力された場合、画素Ｓ(a+1,b+1)、画素Ｓ(a+2,b+1)、画素Ｓ(a+3,b+1)、画素Ｓ(a+4,b+1)の４個のアドレスの画素データＤＴが書込回路３ｂのバッファの左から順に記憶される。つぎに、アドレス変換部２によるマッピングが完了すると、書込回路３ｂには、画素Ｓ(a+2,b+1)はアドレスＡＤＲ(1)に対応し、同様に、画素Ｓ(a+3,b+1)はアドレスＡＤＲ(2)に、画素Ｓ(a+4,b+1)はアドレスＡＤＲ(3)に、画素Ｓ(a+1,b+1)はアドレスＡＤＲ(4)にそれぞれ対応する旨の入力がされる。
【００４６】
そして、書込回路３ｂは、画素データＤＴに記憶されているアドレスのマッチングを行うことで画素データＤＴの並び替えを行う。図４における左端の（第１のメモリ領域１ａに接続された）バッファは、画素Ｓ（a+1,b+2）の画素データを記憶することになるので、この画素Ｓ（a+1,b+2）のアドレスを持つ画素データＤＴを、書込回路３ｂのバッファ内から探索する。これに該当する（左から２番目のバッファに記憶された）画素データが発見すると、このバッファおよび左端のバッファとのそれぞれに記憶されている画素データＤＴとを入れ替える。このような画素データの入れ替えが、全てのバッファに行われることで、結果として、図４の下段のようなアドレス変換部２が指示したアドレスＡＤＲ(1)〜(4)に対応する画素データＤＴがそれぞれのバッファに記憶される。
【００４７】
以上のように、画素データＤＴをメモリ領域１ａ〜１ｄにマッピングしていくことで、画素データＤＴは４画素分ずつメモリ領域１ａ〜１ｄへ並行に記憶されていくが、上述した一次元モードのみによるマッピングに限定されず、選択されるアクセスモードＭＯＤは任意でもよい。なぜなら、上述した変換式によるマッピングは、アクセスモードＭＯＤに依存しないからである。したがって、画像平面上の同一位置の画素のマッピングが行われないように、一次元モードと二次元モードとを組み合わせたマッピングであってもよい。例えば、４×３サイズのオブジェクトである画素データを全てメモリ領域に記憶する場合（メモリ領域数４）、二次元（２×２）モードのマッピングを２回と、一次元（４×１）モードのマッピングを１回とを行うケースや、一次元モードのマッピングを３回連続して行うケースであってもよい。
【００４８】
＜読み出し時＞
つぎに、上述した書き込みに基づいてマッピングされたメモリ１（メモリ領域１ａ〜１ｄ）からの画素データＤＴの読み出しについて説明する。アドレス変換部２は、画素データＤＴをメモリ領域１ａ〜１ｄから読み出す際に、指定位置情報ＢＡＤに伴って入力されるアクセスモードＭＯＤに基づいて、指定位置情報ＢＡＤからアドレスＡＤＲ(1)〜(4)へのアドレス変換を行う。アクセスモードＭＯＤには、上述の書き込み時における条件１の４個の画素データ（図２の網掛部）を読み出す一次元モードと、条件２の４個の画素データ（同図の太枠部）を読み出す二次元モードとが用意されている。
【００４９】
図５は、メモリ領域上における読み出し時の説明図である。具体的には、図３のマッピングを、各メモリ領域１ａ〜１ｄ内の各メモリブロックに対応させた図である。１つのブロック（メモリブロック）には、１画素分の画素データが記憶されている。図５の（ａ）は、図３（ａ）の場合（オブジェクトが６×４）における、各メモリ領域１ａ〜１ｄ内とのメモリブロックの対応関係を示し、同様に、図５の（ｂ）は、図３（ｂ）の場合（オブジェクトが８×４）における、メモリブロックとの対応関係を示している。いずれの場合も、画像平面上の画素（画素データ）のそれぞれは、オブジェクトの原点Ｓ(a,b)から水平（右）方向への順に、メモリブロックが対応付けられているため、オブジェクトの原点Ｓ(a,b)の画素データは、第１のメモリ領域におけるアドレス１のメモリブロックに記憶される。
【００５０】
例えば、図３（ａ）の画像平面上における画素Ｓ(a+1,b+1)を起点とし、アクセスモードＭＯＤとして、一次元モード（同図（ａ）の網掛部）がアドレス変換部２に入力されたケースを考える。この場合、アドレス変換部２は、指定位置情報ＢＡＤに相当する起点の画素Ｓ(a+1,b+1)から一次元に並ぶ、画素Ｓ(a+2,b+1)、画素Ｓ(a+3,b+1)、画素Ｓ(a+4,b+1)に対応する各メモリ領域１ａ〜１ｄのアドレスＡＤＲ(1)〜(4)を生成する。
【００５１】
具体的には、図５（ａ）の網掛部に示すように、画素Ｓ(a+1,b+1)の画素データは、第４のメモリ領域１ｄのメモリブロックのアドレス２に記憶されているので、アドレスＡＤＲ(4)が「２」となる。以下同様にして、画素Ｓ(a+2,b+1)に対応するアドレスＡＤＲ(1)が「３」、画素Ｓ(a+3,b+1)に対応するアドレスＡＤＲ(2)が「３」、画素Ｓ(a+4,b+1)に対応するアドレスＡＤＲ(3)が「３」となる。そして、生成されたアドレスＡＤＲ(1)〜(4)は、制御回路３ａおよび読出回路３ｃに入力される。
【００５２】
制御回路３ａは、アドレス変換部２から入力されたアドレスＡＤＲ(1)〜(4)のそれぞれが示すメモリブロックから、読出回路３ｃへ画素データＤＴを読み込ませる旨の制御信号ＣＴＬ(1)〜(4)を入力する。一方、読出回路３ｃは、制御回路３ａが指示したアドレスＡＤＲ(1)〜(4)のそれぞれが示すメモリ領域１ａ〜１ｄのメモリブロックから、４個の画素データを読出データＲＤＴ(1)〜(4)として並列に読み出す。
【００５３】
具体的には、制御信号ＣＴＬ(1)は、第１のメモリ領域１ａに対して、アドレスＡＤＲ(1)で指定されたメモリブロックのアドレス（この場合、アドレス「３」）に記憶された画素データＤＴを読出データＲＤＴ(1)として出力する旨の指示である。メモリ領域１ａはこの指示を受けて、読出データＲＤＴ(1)を出力する。同様にして、制御信号ＣＴＬ(2)およびアドレスＡＤＲ(2)によって第２のメモリ領域１ｂから読出データＲＤＴ(2)を、制御信号ＣＴＬ(3)およびアドレスＡＤＲ(3)によって第３のメモリ領域１ｃから読出データＲＤＴ(3)を、制御信号ＣＴＬ(4)およびアドレスＡＤＲ(4)によって第４のメモリ領域１ｄから読出データＲＤＴ(4)をそれぞれ出力する。このとき、各メモリ領域１ａ〜１ｄから出力された読出データＲＤＴ(1)〜(4)は、読出回路３ｃに入力される。このとき、４個の読出データＲＤＴ(1)〜(4)はそれぞれ異なるメモリ領域から出力されることに留意する。
【００５４】
また、例えば、図３（ａ）の画像平面上における画素Ｓ(a+1,b+1)を起点とする二次元モード（同図（ａ）の太枠部）が、アドレス変換部２に入力されたケースを考える。この場合、アドレス変換部２は、指定位置情報ＢＡＤに相当する起点の画素Ｓ(a+1,b+1)から一次元に並ぶ、画素Ｓ(a+2,b+1)、画素Ｓ(a+1,b+2)および画素Ｓ(a+2,b+2)のそれぞれに対応するアドレスＡＤＲ(1)〜(4)を生成する。
【００５５】
具体的には、図５（ａ）の太枠部に示すように、画素Ｓ(a+1,b+1)の画素データは第４のメモリ領域１ｄのメモリブロックのアドレス２に記憶されているので、アドレスＡＤＲ(4)は「２」となる。同様にして、画素Ｓ(a+2,b+1)に対応するアドレスＡＤＲ(1)は「３」、画素Ｓ(a+1,b+2)に対応するアドレスＡＤＲ(2)は「４」、画素Ｓ(a+2,b+2)に対応するアドレスＡＤＲ(3)は「４」となる。そして、生成されたアドレスＡＤＲ(1)〜(4)は、制御回路３ａおよび読出回路３ｃに入力される。制御回路３ａは、一次元モードと同様に、アドレスＡＤＲ(1)〜(4)および制御信号ＣＴＬ(1)〜(4)を並行してメモリ領域１ａ〜１ｄへ入力する。
【００５６】
一次元モードと同様に、制御信号(1)〜(4)のそれぞれは、各アドレスＡＤＲ(1)〜(4)で指定されたメモリブロックのアドレス画素データＤＴを読出データＲＤＴ(1)〜(4)として出力する旨の指示である。メモリ領域１ａ〜１ｄは、アドレスＡＤＲ(1)〜(4)に対応するメモリブロックに記憶された画素データＤＴを読出データＲＤＴ(1)〜(4)として出力され、読出回路３ｃに入力される。
【００５７】
つぎに、例えば、図３（ｂ）の画像平面上における画素Ｓ(a+2,b+1)を起点とし、アクセスモードＭＯＤとして、一次元モード（同図（ｂ）の網掛部）がアドレス変換部２に入力されたケースを考える。この場合、アドレス変換部２は、指定位置情報ＢＡＤに相当する起点の画素Ｓ(a+2,b+1)から一次元に並ぶ、画素Ｓ(a+3,b+1)、画素Ｓ(a+4,b+1)、画素Ｓ(a+5,b+1)に対応する各メモリ領域１ａ〜１ｄのアドレスＡＤＲ(1)〜(4)を生成する。
【００５８】
具体的には、図５（ｂ）の網掛部に示すように、画素Ｓ(a+2,b+1)の画素データは、第１のメモリ領域１ａのメモリブロックのアドレス３に記憶されているので、アドレスＡＤＲ(1)は「３」となる。以下同様にして、画素Ｓ(a+3,b+1)に対応するアドレスＡＤＲ(2)は「３」、画素Ｓ(a+4,b+1)に対応するアドレスＡＤＲ(4)は「４」、画素Ｓ(a+5,b+1)に対応するアドレスＡＤＲ(3)は「４」となる。そして、生成されたアドレスＡＤＲ(1)〜(4)は、制御回路３ａおよび読出回路３ｃに入力される。制御回路３ａは、水平サイズＨが６の場合と同様に、アドレスＡＤＲ(1)〜(4)および制御信号ＣＴＬ(1)〜(4)を並行してメモリ領域１ａ〜１ｄへ入力する。
【００５９】
水平サイズＨが６の場合と同様に、制御信号(1)〜(4)のそれぞれは、各アドレスＡＤＲ(1)〜(4)で指定されたメモリブロックのアドレス画素データＤＴを読出データＲＤＴ(1)〜(4)として出力する旨の指示である。メモリ領域１ａ〜１ｄは、アドレスＡＤＲ(1)〜(4)に対応するメモリブロックに記憶された画素データＤＴを読出データＲＤＴ(1)〜(4)として出力する。
【００６０】
また、例えば、図３（ｂ）の画像平面上における画素Ｓ(a+2,b+1)を起点とする二次元モード（同図（ｂ）の太枠部）が、アドレス変換部２に入力されたケースを考える。この場合、アドレス変換部２は、指定位置情報ＢＡＤに相当する起点の画素Ｓ(a+2,b+1)から一次元に並ぶ、画素Ｓ(a+3,b+1)、画素Ｓ(a+2,b+2)および画素Ｓ(a+3,b+2)のそれぞれに対応するアドレスＡＤＲ(1)〜(4)を生成する。
【００６１】
具体的には、図５（ｂ）の太枠部に示すように、画素Ｓ(a+2,b+1)の画素データは第１のメモリ領域１ａのメモリブロックのアドレス３に記憶されているので、アドレスＡＤＲ(1)は「３」となる。同様にして、画素Ｓ(a+3,b+1)に対応するアドレスＡＤＲ(2)は「３」、画素Ｓ(a+2,b+2)に対応するアドレスＡＤＲ(2)は「５」、画素Ｓ(a+3,b+2)に対応するアドレスＡＤＲ(3)は「５」となる。そして、生成されたアドレスＡＤＲ(1)〜(4)は、制御回路３ａおよび読出回路３ｃに入力される。制御回路３ａは、水平サイズが６の場合と同様に、アドレスＡＤＲ(1)〜(4)および制御信号ＣＴＬ(1)〜(4)を並行してメモリ領域１ａ〜１ｄへ入力する。
【００６２】
また、水平サイズＨが６の場合と同様に、制御信号(1)〜(4)のそれぞれは、各アドレスＡＤＲ(1)〜(4)で指定されたメモリブロックのアドレス画素データＤＴを読出データＲＤＴ(1)〜(4)として出力する旨の指示である。メモリ領域１ａ〜１ｄは、アドレスＡＤＲ(1)〜(4)に対応するメモリブロックに記憶された画素データＤＴを読出データＲＤＴ(1)〜(4)として出力する。
【００６３】
なお、それぞれの読み出し時のケースにおいて、読出回路３ｃは、アドレス変換部２のマッピングに応じて、複数のメモリ領域１ａ〜１ｄから並列に読み出した画素データを並び替える処理を行う。具体的には、４個の画素データＤＴを、アドレス変換部２から入力されたアドレスＡＤＲ(1)〜(4)のそれぞれに対応させる。
【００６４】
図６は、図３（ａ）のケースの読み出し時において、画素Ｓ(a+1,b+1)を起点する一次元モード（網掛部）がアドレス変換部２に入力された場合の読出回路３ｃの説明図である。下段のブロックは、４個の画素データＤＴが記憶された場合における、各バッファに記憶された画素データＤＴの状態図であり、上段のブロックは、これらの４個の画素データＤＴがアドレス変換部２が指示する順番通りに並べ替えられた画素データの状態図である。読出回路３ｃのバッファは、左から順に、第１のメモリ領域１ａへの書込データＲＤＴ(1)、第２のメモリ領域１ｂへの書込データＲＤＴ(2)、第３のメモリ領域１ｃへの書込データＲＤＴ(3)、第４のメモリ領域１ｄへの書込データＲＤＴ(4)に接続されている。
【００６５】
まず、アドレス変換部２によるマッピングが完了すると、読出回路３ｃには、画素Ｓ(a+1,b+1)はアドレスＡＤＲ(1)に対応し、同様に、画素Ｓ(a+2,b+1)はアドレスＡＤＲ(2)に、画素Ｓ(a+1,b+2)はアドレスＡＤＲ(3)に、画素Ｓ(a+2,b+2)はアドレスＡＤＲ(4)にそれぞれ対応する旨の入力がされる。つぎに、制御回路３ａの制御信号(1)〜(4)によって、メモリ領域１ａからＳ(a+2,b+1)が入力され、同様に、メモリ領域１ａからＳ(a+1,b+2)が、メモリ領域１ａからＳ(a+2,b+2)が、メモリ領域１ａからＳ(a+1,b+1)がそれぞれ入力される。
【００６６】
そして、読出回路３ｃは、画素データＤＴに記憶されているアドレスのマッチングを行うことで画素データＤＴの並び替えを行う。図６における左端の（第１のメモリ領域１ａに接続された）バッファは、画素Ｓ（a+1,b+1）の画素データを記憶することになるので、この画素Ｓ（a+1,b+1）のアドレスを持つ画素データＤＴを、読出回路３ｃのバッファ内から探索する。これに該当する（右端のバッファに記憶された）画素データを発見すると、このバッファおよび左端のバッファとのそれぞれに記憶されている画素データＤＴとを入れ替える。このような画素データの入れ替えが、全てのバッファに行われることで、結果として、図６の上段のようなアドレス変換部２が指示したアドレスＡＤＲ(1)〜(4)に対応する画素データＤＴがそれぞれのバッファに記憶される。
【００６７】
このように、本実施形態に係る画像用メモリ回路は、互いに独立してアクセス可能な複数のメモリ領域１ａ〜１ｄを有する。そして、画像平面上のあるアドレス（代表位置）を起点に一次元状および二次元状に並んだ画素データは、メモリ領域１ａ〜１ｄに分散するようにマッピングされ、それぞれのメモリ領域１ａ〜１ｄに書き込まれる。画素データの読出時には、一次元モードおよび二次元モードのどちらであっても、必要なデータがメモリ領域１ａ〜１ｄから一括で読み出される。したがって、アクセスモードの種別に関わりなく、アクセス回数を低減できるので、メモリアクセスの高速化を図ることが可能になる。
【００６８】
これは、例えば描画回路（図示せず）が、このメモリ１に記憶した画素データを将来加工する場合、具体的には、対象となる画素とその周囲に存在する画素とを用いた補間演算のように縦横方向に並んだデータが必要である場合、二次元モードを指定することによって、これらを一括で読み出せる。横方向に一列に並んだデータを一纏めでメモリから読み出すアクセス（一次元モードのアクセス）を繰り返すケースとの対比から明らかなように、このような一括読み出しによるメリットは大きい。
【００６９】
なお、本実施形態のメモリ領域の数は４個であったが、本発明はこれに限定されず、例えば下表のように、いずれのアクセスモードＭＯＤが選択する画素データ群の個数とを一致させることで、メモリ領域を可変に設定できる。具体的には、メモリ領域数が、ｋ（ｋ＝ｎ２，ｎ≧２）に対して、一次元モードのサイズはｋ×１であり、二次元モードのサイズはｎ×ｎであることが好ましい。なぜなら、所望の画素における画素データの補間処理は、この画素の周辺の画素データに基づく場合が多いからである。また、二次元モードは、ｎ×ｎのような方形状のサイズに限らず、矩形状（例えば２×４，２×６）のサイズであってもよい。ただし、この場合、それぞれ独立してメモリ１にアクセスできるようにするために、メモリ領域数を合わせる必要がある。
メモリ領域数  一次元モードのサイズ  二次元モードのサイズ
９              ９×１                ３×３
１６            １６×１                ４×４
２５            ２５×１                ５×５
【００７０】
なお、本実施形態の画素データＤＴに対するメモリ領域１ａ〜１ｄへのマッピングは、上述した変換式に基づいて対応付けられているが、本発明はこれに限定されるものではない。例えば、上述した変換式によるマッピングとは点対称に、オブジェクトの終点（右下）の画素から逆水平（左）方向（なお、左端の画素に至った場合、一画素分上の右端画素から水平（右）方向）に、順次対応付けてもよい。また、上述した変換式によるマッピングとは線対称に、オブジェクトの右上の画素から逆水平（左）方向（なお、左端の画素に至った場合、一画素分上の右端画素から、再度水平（右）方向）に、順次対応付けてもよい。
【００７１】
なお、本実施形態では、一次元モードによるマッピングによる書き込みが可能である。そのため、ＲＯＭ（Read Only Memory）、または描画エンジンによって加工された画素データＤＴをメモリ領域１ａ〜１ｄに記憶する場合でも、二次元モードで読み出されることを前提とせずにメモリ領域に記憶できるので、画素データを高速にメモリ領域１ａ〜１ｄへの記憶ができる。
【００７２】
さらに、本実施形態では、アクセス部３の内部に、書込回路３ｂと読出回路３ｃとが、別回路として設けられているが、これに限定されず、同一回路として設けられてもよい。なぜなら、書込回路３ｂおよび読出回路３ｃは、同数のバッファを有する点や、アドレス変換部による画素データの並び替えを行う点が、共通するからである。この場合、上述した効果に加えて、画像用メモリ回路の回路規模をより小さくすることができる。
【図面の簡単な説明】
【００７３】
【図１】画像用メモリ回路の構成図
【図２】指定位置情報の説明図
【図３】オブジェクト上におけるメモリ領域の対応図
【図４】書き込み時における書込回路の説明図
【図５】各メモリ領域における画素データの対応図
【図６】読み出し時における読出回路の説明図
【符号の説明】
【００７４】
１  メモリ
１ａ  第１のメモリ領域
１ｂ  第２のメモリ領域
１ｃ  第３のメモリ領域
１ｄ  第４のメモリ領域
２  アドレス変換部
３  アクセス部
３ａ  制御回路
３ｂ  書込回路
３ｃ  読出回路
【図１】
2007128233.tif 000003
【図２】
2007128233.tif 000004
【図３】
2007128233.tif 000005
【図４】
2007128233.tif 000006
【図５】
2007128233.tif 000007
【図６】
2007128233.tif 000008
【手続補正書】
【提出日】平成18年9月7日(2006.9.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画像用メモリ回路において、
互いに独立してアクセス可能なｎ個のメモリ領域と、
画像平面上のある代表位置を起点に一次元状に並んだ画素データのそれぞれと、前記代表位置を起点に二次元状に並んだ画素データのそれぞれとが前記ｎ個のメモリ領域のそれぞれに分散するように、画素データの集合である画像データをマッピングするアドレス変換部と、
前記アドレス変換部によってマッピングされた画素データを前記ｎ個のメモリ領域に分散させるように書き込む書込回路と、
前記ｎ個のメモリ領域へのアクセスモードとして、一次元モードと二次元モードとが用意されており、前記代表位置の指定を伴う一次元モードの選択時には、前記代表位置を起点に一次元状に並んだ画素データを前記ｎ個のメモリ領域から並列に読み出し、前記代表位置を起点とする二次元モードの選択時には、前記代表位置を起点に二次元状に並んだ画素データを前記ｎ個のメモリ領域から並列に読み出す読出回路とを有し、
前記代表位置は、前記画像平面の原点を起点とする前記画像データとしてのオブジェクトの位置である絶対アドレスと、前記オブジェクトの原点を起点とする画素の位置である相対アドレスとによって特定され、
前記アドレス変換部は、前記絶対アドレスと、前記相対アドレスと、前記オブジェクトのサイズである水平サイズとに基づいて、前記画素データをマッピングし、
前記オブジェクトの水平サイズＨは、
Ｈ＝ｎ２×ｌ＋ｎ×ｍ  （ｍ，ｌは任意の自然数、ｎ＞ｍ≧０，ｌ≧１）
で規定されていることを特徴とする画像用メモリ回路。
【請求項２】
前記書込回路および前記読出回路は、同一回路であることを特徴とする請求項１から３のいずれかに記載された画像用メモリ回路。
【請求項３】
前記画像用メモリ回路は、
前記アドレス変換部が前記画素データをマッピングすることで特定した前記複数のメモリ領域に対して、書き込み、または読み出しの指示を行う制御回路をさらに有し、
前記書込回路は、前記制御回路が指示した複数のメモリ領域に対して画素データを書き込み、
前記読出回路は、前記制御回路が指示した複数のメモリ領域に対して画素データを読み出すことを特徴とする請求項１から４のいずれかに記載された画像用メモリ回路。
【請求項４】
前記書込回路は、前記アドレス変換部のマッピングに応じて、前記複数のメモリ領域へ書き込む画素データを並び替えることを特徴とする請求項１から５のいずれかに記載された画像用メモリ回路。
【請求項５】
前記読出回路は、前記アドレス変換部のマッピングに応じて、前記複数のメモリ領域から読み込んだ画素データを並び替えることを特徴とする請求項１から５のいずれかに記載された画像用メモリ回路。
【請求項６】
前記一次元状に並んだ画素データは、前記画像平面上の画素を起点とした１×ｋ（ｋ＝ｎ２，ｎ≧２）のサイズを有しており、
前記二次元状に並んだ画素データは、前記画像平面上の画素を起点としたｎ×ｎのサイズを有することを特徴とする請求項１から７のいずれかに記載された画像用メモリ回路。
【手続補正書】
【提出日】平成18年10月25日(2006.10.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画像用メモリ回路において、
互いに独立してアクセス可能なｎ２個のメモリ領域と、
画像平面上のある代表位置を起点に一次元状に並んだ画素データのそれぞれと、前記代表位置を起点に二次元状に並んだ画素データのそれぞれとが前記ｎ２個のメモリ領域のそれぞれに分散するように、画素データの集合である画像データをマッピングするアドレス変換部と、
前記アドレス変換部によってマッピングされた画素データを前記ｎ２個のメモリ領域に分散させるように書き込む書込回路と、
前記ｎ２個のメモリ領域へのアクセスモードとして、一次元モードと二次元モードとが用意されており、前記代表位置の指定を伴う一次元モードの選択時には、前記代表位置を起点に一次元状に並んだ画素データを前記ｎ２個のメモリ領域から並列に読み出し、前記代表位置を起点とする二次元モードの選択時には、前記代表位置を起点に二次元状に並んだ画素データを前記ｎ２個のメモリ領域から並列に読み出す読出回路とを有し、
前記代表位置は、前記画像平面の原点を起点とする前記画像データとしてのオブジェクトの位置である絶対アドレスと、前記オブジェクトの原点を起点とする画素の位置である相対アドレスとによって特定され、
前記アドレス変換部は、前記絶対アドレスと、前記相対アドレスと、前記オブジェクトのサイズである水平サイズとに基づいて、前記画素データをマッピングし、
前記オブジェクトの水平サイズＨは、
Ｈ＝ｎ２×ｌ＋ｎ×ｍ  （ｍ，ｌは任意の自然数、ｎ＞ｍ≧０，ｌ≧１）
で規定されていることを特徴とする画像用メモリ回路。
【請求項２】
前記書込回路および前記読出回路は、同一回路であることを特徴とする請求項１から３のいずれかに記載された画像用メモリ回路。
【請求項３】
前記画像用メモリ回路は、
前記アドレス変換部が前記画素データをマッピングすることで特定した前記ｎ２個のメモリ領域に対して、書き込み、または読み出しの指示を行う制御回路をさらに有し、
前記書込回路は、前記制御回路が指示したｎ２個のメモリ領域に対して画素データを書き込み、
前記読出回路は、前記制御回路が指示したｎ２個のメモリ領域に対して画素データを読み出すことを特徴とする請求項１から４のいずれかに記載された画像用メモリ回路。
【請求項４】
前記書込回路は、前記アドレス変換部のマッピングに応じて、前記ｎ２個のメモリ領域へ書き込む画素データを並び替えることを特徴とする請求項１から５のいずれかに記載された画像用メモリ回路。
【請求項５】
前記読出回路は、前記アドレス変換部のマッピングに応じて、前記ｎ２個のメモリ領域から読み込んだ画素データを並び替えることを特徴とする請求項１から５のいずれかに記載された画像用メモリ回路。
【請求項６】
前記一次元状に並んだ画素データは、前記画像平面上の画素を起点とした１×ｋ（ｋ＝ｎ２，ｎ≧２）のサイズを有しており、
前記二次元状に並んだ画素データは、前記画像平面上の画素を起点としたｎ×ｎのサイズを有することを特徴とする請求項１から７のいずれかに記載された画像用メモリ回路。