(57)【要約】【課題】半導体装置の高集積化を達成する。【解決手段】第１導電型の半導体基板上に第１ゲート絶縁膜４を介して形成された浮遊ゲート７と、前記半導体基板上に第２絶縁膜を介して形成された第２電荷保持領域と、第1方向に延在し、前記第１電荷保持領域の上に第２ゲート絶縁膜５を介して形成された制御ゲート８と、前記第１方向に延在し、前記第２電荷保持領域の上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、第２方向に延在し、前記第1及び第２ゲート電極と交差するように前記半導体基板上に形成された半導体層１０とを具備し、前記半導体層は、第２導電型のｎ型導電領域３が形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第1導電型の半導体基板上に第１絶縁膜を介して形成された第1電荷保持領域と、
前記半導体基板上に第２絶縁膜を介して形成された第2電荷保持領域と、
第1方向に延在し、前記第1電荷保持領域の上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１方向に延在し、前記第2電荷保持領域の上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
第２方向に延在し、前記第1及び第２ゲート電極と交差するように前記半導体基板上に形成された半導体層とを具備し、
前記半導体層は、第２導電型の第１不純物領域が形成されることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記半導体層のすべてが前記第１不純物領域となっていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記半導体層は、前記第１不純物領域より不純物濃度が低い前記第２導電型の第２不純物領域を更に有し、
前記第２不純物領域は、前記半導体基板と前記第１不純物領域の間に設けられることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記半導体層は、前記第１不純物領域より不純物濃度が低い前記第１導電型の第２不純物領域を更に有し、
前記第２不純物領域は、前記半導体基板と前記第１不純物領域の間に設けられることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記半導体層は、単結晶シリコンからなることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記半導体層は、多結晶シリコンからなることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記半導体層は、単結晶シリコン膜と多結晶シリコン膜の積層膜で形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記第１及び第２ゲート電極は、ワード線として用いられ、
前記半導体層は、データ線として用いられることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記半導体層と前記第1ゲート電極の間には、前記第1ゲート絶縁膜と前記第1ゲート絶縁膜とは異なる第３絶縁膜とを有することを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置であって、
前記第1及び第2ゲート電極と交差するように前記半導体基板上に絶縁膜を介して形成された第３ゲート電極を備え、
前記第３ゲート電極に電圧を印加した時に前記半導体基板に形成される反転層は、データ線として用いられることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第１絶縁膜と前記第２絶縁膜は、同一の膜であることを特徴とする半導体装置。
【請求項１２】
第1導電型の半導体基板上に形成される電荷蓄積領域と、
前記半導体基板上に形成される半導体層と、
前記電荷蓄積領域及び前記半導体層の上に絶縁膜を介して形成されるゲート電極とを具備し、
前記半導体層と前記ゲート電極との間の絶縁膜の膜厚は、前記電荷蓄積領域と前記ゲート電極の間にある絶縁膜の膜厚より厚いことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記半導体層と前記ゲート電極の間にある絶縁膜は、前記電荷蓄積領域と前記ゲート電極の間にある絶縁膜を含むことを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置であって、
前記ゲート電極は、前記電荷蓄積領域の側面の一部を覆うように形成されることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置であって、
前記ゲート電極と前記半導体層の間の絶縁膜は、前記ゲート電極と前記電荷蓄積領域の間の第１絶縁膜と、前記第1絶縁膜より誘電率の小さい第２絶縁膜を含むことを特徴とする半導体装置。
【請求項１６】
請求項１２に記載の半導体装置であって、
前記電荷蓄積領域は、前記半導体基板上に絶縁膜を介して形成される多結晶シリコン膜であることを特徴とする半導体装置。
【請求項１７】
請求項１２に記載の半導体装置であって、
前記電荷蓄積領域は、窒化膜であることを特徴する半導体装置。
【請求項１８】
請求項１７に記載の半導体装置であって、
前記窒化膜は、前記半導体基板上にボトム酸化膜を介して形成されることを特徴とする半導体装置。
【請求項１９】
（ａ）電荷蓄積領域を形成する工程と、
（ｂ）前記電荷蓄積領域の側壁にサイドスペーサを形成する工程と、
（ｃ）前記電荷蓄積領域およびサイドスペーサをマスクにして半導体基板上に半導体層形成する工程と、
（ｄ）前記半導体層に導電領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法であって、
（ｅ）前記半導体基板上に形成された半導体層の上部に第１絶縁膜を形成する工程と、
（ｆ）前記電荷蓄積領域および前記第１絶縁膜の上部に第２ゲート絶縁膜を形成する工程と、
（ｇ）前記第２ゲート絶縁膜の上部に、ワード線を構成する第２ゲート電極を形成する工程と、を更に有することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９に記載の半導体装置の製造方法であって、
前記電荷蓄積領域は、前記半導体基板上に形成された絶縁膜の上に形成された導電性の膜であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１９に記載の半導体装置の製造方法であって、
前記電荷蓄積領域の上部は、斜めに形成されることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１９に記載の半導体装置の製造方法であって、
（ｈ）柱状の第1パターンを半導体基板上に形成する工程と、
（ｉ）前記第1パターンを覆うように絶縁膜を形成し、前記絶縁膜を異方性のエッチングをすることでサイドスペーサを形成する工程とを更に有し、
前記電荷蓄積領域は、前記（ｉ）の工程で形成されたサイドスペーサの上に導電性の膜を形成し、異方性のエッチングすることで形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、電気的に書き換えが可能な不揮発性半導体記憶装置の高集積化、高性能化に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書き換えが可能な不揮発性半導体記憶装置のうち、情報の一括消去が可能なものとして、いわゆるフラッシュメモリが知られている。フラッシュメモリは、携帯性や耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置として急速に需要が拡大しているが、その市場を拡大するには、メモリセル面積の縮小によるビットコストの低減が重要な要素となる。
【０００３】
特開平０２−１１０９８１号公報（特許文献１）には、３層多結晶シリコン膜ゲートを用いた仮想接地型のメモリセルを有するフラッシュメモリが記載されている。この文献のメモリセルは、半導体基板中のウェルに形成された半導体領域および３つのゲート電極から構成されている。３つのゲート電極は、ウェル上に形成された浮遊ゲート、ウェル上と浮遊ゲート上に跨って形成された制御ゲート、および隣り合う制御ゲート、浮遊ゲート間に形成された消去ゲートである。３つのゲート電極は多結晶シリコン膜からなり、各々絶縁膜で分離され、浮遊ゲートとウェルとの間も絶縁膜で分離されている。制御ゲートは、行方向に接続されてワード線を構成している。ソースおよびドレイン拡散層は列方向に形成されローカルデータ線を構成し、隣接するメモリセルと拡散層を共有する仮想接地型となることで、列方向のピッチの緩和を図っている。消去ゲートはチャネルと平行で、かつワード線（制御ゲート）の間にワード線と平行に配置されている。
【０００４】
上記メモリセルへの書き込みの際は、ワード線およびドレインにそれぞれ独立した正の電位を印加し、ウェル、ソースおよび消去ゲートを０Ｖとする。これにより、ドレイン近傍のチャネル部でホットエレクトロンが発生し、浮遊ゲートに電子が注入され、メモリセルのしきい値が上昇する。消去の際は、消去ゲートに正の電位を印加し、ワード線、ソース、ドレインおよびウェルは０Ｖとする。これにより、浮遊ゲートから消去ゲートに電子が放出され、しきい値が低下する。
【０００５】
特開２００１−１５６２７５号公報（特許文献２）は、３層多結晶シリコン膜ゲートを用いたメモリセルを有する不揮発性半導体メモリ装置を開示している。この文献のメモリセルは、浮遊ゲート、制御ゲート以外の第３のゲート電極をデータ線方向に延在させ、この第３のゲート電極の下部のチャネルをＯＮ状態にした時に基板に形成される反転層をローカルデータ線として用いる。これにより、メモリアレイ内の拡散層を削除できるので、データ線のピッチを緩和することが可能となる。
【０００６】
なお、仮想接地型のメモリセル構成において、同じ拡散層配線又は反転層配線であってもソース線として機能する場合と、データ線として機能する場合がある。従って、本明細書では、ワード線と交差する拡散層配線又は反転層配線のことをローカルデータ線又はデータ線として記載するが、これらは選択されるメモリセルによってはソース線として機能する場合もある。
【０００７】
また、本願発明後出願人が独自に行った調査により、本願発明と関連する特開２０００−２９４６６０号公報（特許文献３）を発見した。特許文献３には、半導体表面部分にチャネル形成領域を挟んで積層されたソース・ドレイン不純物領域が形成され、チャネル形成領域上に、内部に電荷蓄積手段（フローティングゲート）を含むゲート絶縁膜とゲート電極（フローティングゲート）とが積層される構成が開示されている。
【特許文献１】特開平０２−１１０９８１号公報
【特許文献２】特開２００１−１５６２７５号公報
【特許文献３】特開２０００−２９４６６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
メモリセルトランジスタのソース／ドレインをローカルデータ線として用い、即ちデータ線をワード線の下に形成することにより、メモリセル毎にデータ線のコンタクト孔を有しない、所謂コンタクトレス型のメモリアレイ構成を有するフラッシュメモリにおいては、微細化に伴う課題として、以下詳述する３つの課題を満たすことが要請される。
【０００９】
前述のようにシリコン基板表面に形成された拡散層をローカルデータ線として用いるセル方式（特許文献１）は、微細化に伴いデータ線の線幅が縮小するにつれて、拡散層の断面積が減少しデータ線の電気抵抗が高くなる。データ線の電気抵抗が高くなると、電位降下や電気信号応答遅れにより、特に読み出し性能の低下が生じるという問題がある。よって、（１）データ線を構成する導電領域の電気抵抗を低減し、読み出し速度を確保する必要がある。
【００１０】
また、書き込み動作を行う際には、以下に示すように、ローカルデータ線を構成する拡散層とウェル間の接合耐圧は４Ｖ以上必要である。例えば、ホットエレクトロン注入によって書き込みを行うセルでは、制御ゲートに１２Ｖ程度、ドレインに４Ｖ程度以上の電圧を印加し、０Ｖのソースとの間の電位差を利用してチャネルホットエレクトロンを発生させる。この際、ドレインとウェル間の接合耐圧はドレイン電圧以上でなければならない。さらに、このドレイン電圧が印加されているローカルデータ線において、拡散層とウェル間の接合リーク電流は、ドレイン電圧を降下させる等、書き込み性能を低下させる要因となる。よって、（２）ローカルデータ線を構成する導電領域とウェル間の不要な漏れ電流を低減する。即ち、導電領域とウェル間の接合耐圧を確保することが必要である。
【００１１】
一方、フラッシュメモリでは読み出しの際にソースとドレインの間に１Ｖ程度の電位差を生じさせ、メモリセルのしきい値を判定するため、このソース・ドレイン間電圧に対して、パンチスルーが生じてはならない。同様に、前述の書き込みの際においても、書き込みセルのソース・ドレイン間電圧４Ｖ程度以上に対して、パンチスルーが生じてはならない。これは、書き込みセルと同一のドレイン電圧、ソース電圧が印加されている書き込み禁止セルにおいても同様であり、不要なリーク電流を抑える必要がある。もう一つには、仮想接地型のセルにおける例が挙げられる。このタイプのセルでは素子分離を選択ゲートや制御ゲート等で行う。前述したように、書き込み動作の際には４Ｖ程度以上の電圧が拡散層に印加される。このときの素子分離を行う部分においても、パンチスルーを防止する必要がある。従って、（３）メモリセルのソース、ドレイン間チャネル長を確保し、短チャネル効果に起因するパンチスルーを抑制することが必要である。
【００１２】
課題（１）のデータ線の抵抗を下げるためには、拡散層の不純物濃度を高くするか、拡散層の深さを深くし、断面積を広くすればよい。しかし、不純物濃度を高くすれば、課題（２）の接合耐圧の劣化を誘起し、拡散層の深さを深くすれば、基板深部にて、課題（３）のソース・ドレイン間のパンチスルー耐性が問題となる。
【００１３】
また、一般的に、短チャネル化によるソース・ドレイン間のパンチスルー耐性の劣化に対して、チャネルの濃度を高くすることで対策を行うが、これにより拡散層との不純物濃度差が大きくなり、微細化が進むにつれ、課題（２）の接合耐圧がますます問題となる。
【００１４】
一方、前述した反転層をデータ線として用いるセル方式（特許文献２）は、拡散層を形成する必要がないため、拡散層を用いた場合と比較して、課題（２）の接合リーク電流の低減と、課題（３）のパンチスルー耐性の向上が可能となる。しかし、５０ｎｍ設計ルールの世代頃になると、反転層をもちいたデータ線の抵抗が急増し、特に読み出し性能の低下が生じるという問題がある。反転層は、第３のゲート電極の電位を制御し、半導体基板にチャネルを生成することで形成されるため、反転層の抵抗を下げることは一般的には難しい。そこで、反転層と拡散層両方を用いてデータ線を構成し、反転層と拡散層とで読み出し経路を形成することで読み出し経路の抵抗値を下げることが考えられる。しかし、拡散層を形成することにより上述の課題（２）（３）が顕在化することになる。
【００１５】
また、出願人の調査により発見された特許文献３には、ワード線とビット線が交差する構成は記載されておらず、また、それによる課題についても記載されていない。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
すなわち、第１導電型の半導体基板上に第１絶縁膜を介して形成された第１電荷保持領域と、前記半導体基板上に第２絶縁膜を介して形成された第２電荷保持領域と、第１方向に延在し、前記第1電荷保持領域の上に第１ゲート絶縁膜を介して形成された第1ゲート電極と、前記第1方向に延在し、前記第2電荷保持領域の上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、第２方向に延在し、前記第1及び第２ゲート電極と交差するように前記半導体基板上に形成された半導体層とを具備し、前記半導体層は、第２導電型の第１不純物領域が形成される。
【００１９】
別の観点から見ると、第1導電型の半導体基板上に形成される電荷蓄積領域と、半導体基板上に形成される半導体層と、電荷蓄積領域及び半導体層の上に絶縁膜を介して形成されるゲート電極とを具備し、半導体層と前記ゲート電極との間の絶縁膜の膜厚は、前記電荷蓄積領域と前記ゲート電極の間にある絶縁膜の膜厚より厚い。
【００２０】
また、製造方法の観点から見ると、（ａ）電荷蓄積領域を形成する工程と、（ｂ）前記電荷蓄積領域の側壁にサイドスペーサを形成する工程と、（ｃ）前記電荷蓄積領域およびサイドスペーサをマスクにして半導体基板上に半導体層形成する工程と、（ｄ）前記半導体層に導電領域を形成する工程とを有する。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
すなわち、半導体装置の高集積化を達成することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
図1〜６に、本発明の実施の形態１である半導体記憶装置のメモリアレイを示す。図１は、メモリアレイ構成の要部平面図、図２は、図１のＡ−Ａ’線に沿った半導体基板の要部断面図、図３は、図１のＢ−Ｂ’線に沿った半導体基板の要部断面図、図４は、図１のＣ−Ｃ’線に沿った半導体基板の要部断面図、図５は、図１のＤ−Ｄ’線に沿った半導体基板の要部断面図、図６は、図１のＥ−Ｅ’線に沿った半導体基板の要部断面図である。なお、図１（平面図）は、図を見やすくするために、絶縁膜など、一部の部材の図示を省略してある。
【００２５】
本実施の形態の半導体記憶装置は、いわゆるフラッシュメモリであり、単結晶シリコンからなる半導体基板（以下、基板と記す）１の主面のｐ型ウェル２に複数のメモリセルを形成したメモリアレイを有している。メモリセルのそれぞれは、積層された半導体層１０，ｎ型導電領域３，浮遊ゲート（第１ゲート電極）７，制御ゲート（第２ゲート電極）８および補助ゲート（第３ゲート電極）９を有する。
【００２６】
メモリセルの浮遊ゲート（電荷保持領域）７は、図２に示すように、第１ゲート絶縁膜４を介してｐ型ウェル２上に形成され、例えばｎ型多結晶シリコン膜で構成されている。隣接するメモリセルの浮遊ゲート７間は、図１の行方向（Ｘ方向）において、酸化シリコン膜１１および１２により絶縁され、図３および４に示すように、図１の列方向（Ｙ方向）においては酸化シリコン膜１３により絶縁されている。なお、図３における酸化シリコン膜１１、１２、１３の境界線は、異なる工程で形成されたことを示しているに過ぎない。
【００２７】
制御ゲート８は、図２に示すように、浮遊ゲート７の上部に、第２ゲート絶縁膜５を介して形成されている。制御ゲート８は、ｎ型多結晶シリコン膜８Ａ、窒化タングステン（ＷＮ）膜８Ｂおよびタングステン（Ｗ）膜８Ｃをこの順で堆積したポリメタル膜からなる。図１の行方向（Ｘ方向）に沿って配置された複数のメモリセルの制御ゲート８は、互いに接続され、行方向に延在するワード線ＷＬを構成している。Ｙ方向において隣接する制御ゲート８間は、図４に示すように、酸化シリコン膜１３により絶縁されている。
【００２８】
補助ゲート９は、図２に示すように、第３ゲート絶縁膜６を介してｐ型ウェル２上に形成され、例えばｎ型多結晶シリコン膜で構成されている。また、図３，６に示すように、図１の列方向（Ｙ方向）に沿って配置された複数のメモリセルの補助ゲート９は、互いに接続されておりＹ方向に延在している。
【００２９】
積層された半導体層（積上げ層）１０は、図２に示すように、半導体基板のｐ型ウェル２上に形成され、積上げ層１０にはｎ型導電領域３が形成されている。また、図３，５に示すように、図１の列方向（Ｙ方向）に沿って配置された複数のメモリセルの積上げ層１０およびｎ型導電領域３は、互いに接続されておりＹ方向に延在している。
【００３０】
また、浮遊ゲート７と制御ゲート８は、第２ゲート絶縁膜５により絶縁され、浮遊ゲート７と補助ゲート９は、酸化シリコン膜１１により絶縁され、浮遊ゲート７とｐ型ウェル２は、第１ゲート絶縁膜４により絶縁されている。
【００３１】
また、補助ゲート９と制御ゲート８は、第２ゲート絶縁膜５および酸化シリコン膜１１により絶縁され、補助ゲート９とｐ型ウェル２は、第３ゲート絶縁膜６により絶縁されている。
【００３２】
また、積層された半導体層１０中のｎ型導電領域３と制御ゲート８は、酸化シリコン層１２および第２ゲート絶縁膜５により絶縁されている。
【００３３】
メモリセルのソース、ドレインは、図１のＹ方向に延在する補助ゲート９に正の電圧を印加した時に、補助ゲート９の下部のｐ型ウェル２に形成される反転層、およびｎ型導電領域３によって構成される。
【００３４】
このように、本実施の形態のフラッシュメモリは、メモリセルトランジスタのソース／ドレインをローカルデータ線として用い、即ちデータ線をワード線の下に形成することにより、メモリセル毎にデータ線のコンタクト孔を有しない、所謂コンタクトレス型のメモリアレイ構成を採用している。
【００３５】
上記メモリセルの動作を図７および図８を用いて説明する。読み出し時には、図７に示すように、選択メモリセルに隣接する補助ゲート９に５Ｖ程度の電圧を印加して、その下部に反転層を形成し、この反転層をドレインとして用いる。なお、このドレインには、１Ｖ程度の電圧を給電する。一方、選択メモリセルに隣接するｎ型導電領域３はソースとして用い、反転層とｎ型導電領域３とで読み出し経路を形成する。非選択ワード線には０Ｖ、または場合によっては−２Ｖ程度の負電圧を印加し、非選択メモリセルをＯＦＦ状態にすると共に、選択メモリセルの制御ゲート８（ワード線ＷＬ）に電圧を印加してメモリセルのしきい値を判定する。
【００３６】
一方、書き込み時には、図８に示すように、選択メモリセルを挟む２本のｎ型導電領域３をソース、ドレインとして用いる。ドレインのｎ型導電領域３Ｂに４Ｖ程度、選択メモリセル近傍の補助ゲート９に２Ｖ程度、選択メモリセルの制御ゲート８（ワード線ＷＬ）に１３Ｖ程度の電圧をそれぞれ印加し、ソースのｎ型導電領域３Ａとｐ型ウェル２を０Ｖに保持する。これにより、補助ゲート９の下部のｐ型ウェル２にチャネルが形成され、ソース側の浮遊ゲート７の端部のチャネルで発生したホットエレクトロンが浮遊ゲート７に注入される。
【００３７】
本実施の形態によれば、積層された半導体層１０を積上げることで、ｎ型導電領域３の断面積を、従来のｐ型ウェル内に形成する場合よりも広くすることが可能であり、データ線の抵抗を低減できるため、読み出し経路全体の抵抗値を下げることができる。また、ｎ型導電領域３の不純物濃度は、半導体層を積層したことにより断面積を広くしたため、従来より低くすることでき、ｐ型ウェル２との接合耐圧を向上できる。更に、ソースあるいはドレインとなるｎ型導電領域３においては、従来のｐ型ウェル内にｎ型拡散層を形成する場合に対してチャネル長が長くなり、メモリセルトランジスタは高い短チャネル効果耐性を持つことになる。これは、読み出し時、書き込み時とも同様に成り立つ。
【００３８】
半導体層１０は、第２ゲート絶縁膜５と接する高さまで高く積上げ、ｎ型導電領域３の断面積を広くすることで、更なるデータ線抵抗低減が期待される。一方で、半導体層１０の上部を横切る第２ゲート絶縁膜５は、浮遊ゲート７と制御ゲート８との容量結合を強くするため、膜厚が薄く、かつ誘電率が高いほうが望ましい。このとき、制御ゲート８とｎ型導電領域３間も同様に容量結合し、静電気的な干渉をおよぼすことが問題となる。また、制御ゲート８とｎ型導電領域３間に高電圧がバイアスされた場合、間にある第２ゲート絶縁膜５を介する漏れ電流および絶縁破壊が問題となる。よって、本実施の形態では、制御ゲート８とｎ型導電領域３との間に、第２ゲート絶縁膜５と第２ゲート絶縁膜５より誘電率が同等以下の酸化シリコン膜１２を有する構成としている。これにより、制御ゲート８からの干渉の防止、漏れ電流、絶縁破壊の問題を解決することが可能となる。
【００３９】
さらに、図２では、半導体層１０のすべてをｎ型導電領域としたが、図９（ａ）に示すようにｎ型導電領域３を積層された半導体層１０内の上部にのみオフセットさせて形成することで、実効的なチャネル長を稼ぎ、更なるパンチスルー耐性の改善が可能である。
【００４０】
加えて図９（ａ）においては、ｎ型導電領域３とｐ型ウェル２間の積層された半導体層１０の不純物濃度をｐ型ウェル２の不純物濃度より低くなるように形成することにより、更なる接合耐圧の改善が可能となる。
【００４１】
図９（ｂ）に示した構成は、ｎ型導電領域３をｎ＋とｎ−（３’）の不純物濃度が異なる２層に分け、ｎ−の導電領域３’がｐ型ウェル２と接するように形成した例である。このときｎ−の導電領域３’は、積上げ層１０内に限らず、ｐ型ウェル２内にまたがって形成されていてもよい。この場合、ｎ−領域で接合耐圧、パンチスルーに対する対策が可能となり、ｎ＋領域の不純物濃度をより高くすることが可能となり、積層したとしても断面積が十分取れない場合に有効である。
【００４２】
図９（ｃ）は、積上げ層１０を単結晶シリコン層と多結晶シリコン層１０’の積層構成としている。単結晶シリコン層よりも、活性化する不純物濃度が高くできる多結晶シリコン層１０’を用いることで、更なるデータ線抵抗の低減が実現できる。
【００４３】
また、本実施の形態によれば、図２に示しているように、Ｘ方向に隣接する浮遊ゲート７間に、制御ゲート８とｎ型導電領域３あるいは補助ゲート９を有する構造となっている。このため、各々の浮遊ゲート７は、制御ゲート８，ｎ型導電領域３，補助ゲート９と容量結合し、ゲート容量が大きくなる。更には、制御ゲート８と、ｎ型導電領域３あるいは補助ゲート９により、隣接する浮遊ゲート７同士の容量結合がシールドされる。これらの効果により、隣接する浮遊ゲート７間の静電気的な干渉を低減することが可能となる。
【００４４】
次に、上記のように構成されたフラッシュメモリの製造方法の一例を図１０〜図２７を用いて工程順に説明する。
【００４５】
まず、ｐ型の単結晶シリコンからなる基板１に不純物イオン注入を行い、ｐ型ウェル２を形成し、ウェル２上に例えば熱酸化法による第３ゲート絶縁膜６を形成する。続いてｎ型多結晶シリコン膜９Ａと酸化シリコン膜１１Ａおよび窒化シリコン膜１４を順次堆積する（図１０）。多結晶シリコン膜９Ａ、酸化シリコン膜１１Ａおよび窒化シリコン膜１４の堆積には、例えばＣＶＤ（Chemical Vapor Deposition）法を用いることができる。
【００４６】
次に、図１１および図１２に示すように、リソグラフィとドライエッチング技術により前記窒化シリコン膜１４、酸化シリコン膜１１Ａおよび多結晶シリコン膜９Ａをパターニングする。このパターニングにより窒化シリコン膜１４、酸化シリコン膜１１Ａおよび多結晶シリコン膜９Ａは、Ｙ方向に延在して形成される複数本のストライプ状の柱状パターンとなり、多結晶シリコン膜９Ａからなる補助ゲート９が形成される。
【００４７】
次に、例えばＣＶＤ法により、酸化シリコン膜を堆積し、異方性エッチングを行うことで、酸化シリコン膜からなるサイドウォール１１Ｂを形成する（図１３）。その後、例えば熱酸化法により、表面が露出したｐ型ウェル２上に１０ｎｍ程度の第１ゲート絶縁膜４を形成する（図１４）。
【００４８】
次に、例えばＣＶＤ法により、ｎ型多結晶シリコン膜を堆積し、異方性エッチングを行うことで、ｎ型多結晶シリコン膜からなるサイドウォール７Ａを形成する（図１５）。引き続き、ＣＶＤ法を用いて、酸化シリコン膜を堆積し、異方性エッチングを行うことで、酸化シリコン膜からなるサイドウォール１２Ａを形成する。このとき、前記ｎ型多結晶シリコン膜からなるサイドウォール７Ａは、サイドウォール１１Ｂの表面が露出しないよう、酸化シリコン膜からなるサイドウォール１２Ａに覆われている（図１６）。
【００４９】
次に、図１７に示すように、例えば、選択エピタキシャル成長法を用いて、露出しているｐ型ウェル２上に、単結晶シリコンからなる積層された半導体層１０を選択的に形成する。エピタキシャル成長後に砒素（Ａｓ）や燐（Ｐ）のイオン注入あるいは不純物熱拡散により、積上げ半導体層１０をｎ型導電領域３とする。このとき、イオン注入や不純物熱拡散の条件を調整することにより、ｎ型導電領域３の形成位置を制御することで、図９（ａ）の構成を実現できる。また、例えばイオン注入にて、複数のイオンを打ち分けるか、注入エネルギーを変えて複数回注入することによって、図９（ｂ）の構成を実現できる。
【００５０】
あるいは、エピタキシャル成長の最中に不純物ガスを混入させることで、ｎ型導電領域３を形成することも可能である。この場合、不純物の空間分布を精度良く制御でき、ｎ型導電領域３をｎ−／ｎ＋の２層構造とすることや、深部側から表面側への濃度変化がなだらかになるよう形成することも可能となり、接合耐圧の改善が実現できる。
【００５１】
あるいは、別の方法として、ｎ型の多結晶シリコン膜を埋め込み、エッチバックすることにより形成してもよい。本手法では、選択エピタキシャル成長法における選択性が問題とならなくなる。
【００５２】
さらに、図９（ｃ）の場合のように、選択エピタキシャル成長法にて、単結晶シリコン層を成長した後、多結晶シリコン層１０’を埋め込み、エッチバックすることで、２層からなる積上げ半導体層１０を形成してもよい。
【００５３】
上記のようにして形成されたｎ型導電領域３は、Ｙ方向に延在する複数本のストライプ状のパターンとなり、メモリセルのソースまたはドレインとなるローカルデータ線として機能する。
【００５４】
次に、ＣＶＤ法により酸化シリコン膜１２Ｂを堆積した後、例えば化学的機械研磨法を用いて平坦化を行い、窒化シリコン膜１４の表面を露出させる。その後、窒化シリコン膜１４、酸化シリコン膜からなるサイドウォール１１Ｂ、１２Ａおよび酸化シリコン膜１２Ｂの異方性エッチングを行う。このとき、エッチングの条件を調整することで、窒化シリコン膜１４を除去し、ｎ型多結晶シリコン膜からなるサイドウォール７Ａの上部一部分をエッチングする（図１８）。また、これ以降、酸化シリコン膜１１Ａ、酸化シリコン膜からなるサイドウォール１１Ｂをあわせて、酸化シリコン膜１１とする。また、酸化シリコン膜からなるサイドウォール１２Ａ、酸化シリコン膜１２Ｂをあわせて酸化シリコン膜１２とする。続いて、酸化シリコン膜１１、１２の異方性エッチングを行う。このとき、多結晶シリコン膜９上の酸化シリコン膜１１と、ｎ型導電領域３上の酸化シリコン膜１２の膜厚は、３０ｎｍ程度以上残るようにする（図１９）。
【００５５】
次に、例えばＣＶＤ法を用いて、第２ゲート絶縁膜５を形成する（図２０）。この絶縁膜は、酸化シリコン膜あるいは酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層構造からなる。この後、ｎ型多結晶シリコン膜８Ａ／窒化タングステン膜８Ｂ／タングステン膜８Ｃの積層膜、いわゆるポリメタル膜を堆積する。このポリメタル膜の堆積には、例えばＣＶＤ法、スパッタリング法の組み合わせによって形成する（図２１）。
【００５６】
次に、図２２に示すようなＸ方向に延在するフォトレジストパターン１５をマスクに、タングステン膜８Ｃ、窒化タングステン膜８Ｂ、ｎ型多結晶シリコン膜８Ａに対して異方性エッチングを行う。
【００５７】
続いて、第２ゲート絶縁膜５に対して、異方性エッチングを行い、多結晶シリコン膜からなるサイドウォール７Ａの上部を露出させる。続いて、ドライエッチングにより多結晶シリコン膜のみを選択的にエッチングすることにより、多結晶シリコン膜からなるサイドウォール７Ａを除去し（図２３）、浮遊ゲート７を形成する。この後、図２４に示すように、ゲート絶縁膜４およびｐ型ウェル２の一部を異方性エッチングしてもよい。このとき、図１におけるＣ−Ｃ’断面は、図２５となる。このようなリセスを形成することで、ｐ型ウェル表面を流れる不必要な漏れ電流を低減することが可能となる。
【００５８】
次に、例えばＣＶＤ法を用いて、酸化シリコン膜１３を堆積し、浮遊ゲート７を周囲から絶縁する。このときの図１のＣ−Ｃ’断面に相当するのが図２６である。この際、条件を調整することにより、浮遊ゲート間に空間１６を形成してもよい。この場合、図１のＣ−Ｃ’断面に相当するのが図２７となる。このように形成された空間の誘電率は、酸化シリコン膜を埋め込んだ場合より低くなる。このため、隣接する浮遊ゲート７間の静電気的な干渉を低減することが可能となる。
【００５９】
以上により、前記図１〜図６に示すメモリアレイ構造が完成する。その後、図示は省略するが、層間絶縁膜を形成した後、制御ゲート８，ｐ型ウェル２，ｎ型導電領域３，補助ゲート９に至るコンタクト孔や、反転層へ給電を行うコンタクト孔を形成する。続いて、金属膜を堆積、パターニングして配線を形成することによりフラッシュメモリが略完成する。
【００６０】
本実施の形態では、サイドウォール１２Ａを用いて半導体層１０を形成する場所のみの基板を露出させ、その他をカバーすることにより、選択的に半導体層１０を形成している。この構成により、高価なマスク等を使用する必要がなく、低コストで製造することが可能となる。また、サイドウォール１２Ａは、上部が斜めに形成されたサイドウォール７Ａの上に形成されることで、露出させたい部分と比較して高さ方向の膜厚が厚くなるため、単に絶縁膜を異方性エッチングするのみで、サイドウォール７Ａを覆うことが可能となり、製造工程の簡略化を実現できる。
【００６１】
（実施の形態２）
図２８〜３１に、本発明の実施の形態２である半導体記憶装置のメモリアレイを示す。図２８は、メモリアレイ構成の要部平面図、図２９は、図２８のＡ−Ａ’線に沿った半導体基板の要部断面図、図３０は、図２８のＢ−Ｂ’線に沿った半導体基板の要部断面図、図３１は、図２８のＣ−Ｃ’線に沿った半導体基板の要部断面図である。なお、図２８（平面図）は、図を見やすくするために、絶縁膜など、一部の部材の図示を省略してある。
【００６２】
前記実施の形態１では、補助ゲート９を形成し、補助ゲート９に正電圧を印加することによって形成される反転層もローカルデータ線として用いたが、実施の形態２では、図２８〜３１に示すように、補助ゲート９の代わりに、積層された半導体層１０およびｎ型導電領域３を設けてローカルデータ線としている点で相違する。この構成を採用することにより、積層された半導体層１０およびｎ型導電領域３を用いたローカルデータ線の低抵抗化が可能となる。また、補助ゲート９の形成が不要となり、製造工程の簡略化が実現できる。
【００６３】
本実施の形態の半導体記憶装置は、いわゆるフラッシュメモリであり、単結晶シリコンからなる半導体基板（以下、基板と記す）１の主面のｐ型ウェル２に複数のメモリセルを形成したメモリアレイを有している。メモリセルのそれぞれは、浮遊ゲート（第１ゲート電極）７、および制御ゲート（第２ゲート電極）８と、図２８のＹ方向に延在する２本の積層された半導体層１０およびｎ型導電領域３を有する。
【００６４】
上記メモリセルの動作を、図３２を用いて説明する。読み出し動作は、選択メモリセルを挟む２本のｎ型導電領域３をソース、ドレインとして用い、前記実施の形態１と同様に行う。
【００６５】
書き込み時も同様に、選択メモリセルを挟む２本のｎ型導電領域３をソース、ドレインとして用いる。ドレインのｎ型導電領域３Ｂに４Ｖ程度、選択メモリセルの制御ゲート８（ワード線ＷＬ）に１３Ｖ程度の電圧をそれぞれ印加し、ソースのｎ型導電領域３Ａとｐ型ウェル２を０Ｖに保持する。これにより、浮遊ゲート７下に形成されるチャネルのドレイン側端部で発生したホットエレクトロンが浮遊ゲート７に注入される。
【００６６】
次に、上記のように構成されたフラッシュメモリの製造方法の一例を説明する。
【００６７】
まず、前記実施の形態１と同様に、ｐ型の単結晶シリコンからなる基板１に不純物イオン注入を行い、ｐ型ウェル２を形成する。
【００６８】
次に、熱酸化法によりウェル２上に第１ゲート絶縁膜４を形成し、ＣＶＤ法により、浮遊ゲート７となるｎ型多結晶シリコン膜を堆積する。続いて、リソグラフィとドライエッチング技術により前記多結晶シリコン膜および第１ゲート絶縁膜４をパターニングする。このパターニングにより多結晶シリコン膜および第１ゲート絶縁膜４は、Ｙ方向に延在して形成される複数本のストライプ状のパターンとなる。
【００６９】
次に、例えばＣＶＤ法により、酸化シリコン膜を堆積し、異方性エッチングを行うことで、酸化シリコン膜からなるサイドウォール１２Ａを形成する（図３３）。ここで、サイドウォール１２Ａは、実施の形態１と同様に半導体層１０を形成したい場所の半導体基板のみを露出し、その他の部分は覆うように形成する。
【００７０】
次に、前記実施の形態１同様にして、露出しているｐ型ウェル２上に、積層された半導体層１０およびｎ型導電領域３を形成する（図３４）。このｎ型導電領域３は、Ｙ方向に延在する複数本のストライプ状のパターンとなり、メモリセルのソースまたはドレインとなるローカルデータ線として機能する。
【００７１】
その後、前記実施の形態１の図１８〜２７に示す工程と同一の工程を経ることにより、図２８〜３１に示すフラッシュメモリが略完成する。
【００７２】
本実施の形態によれば、前記実施の形態１と同様、積上げ層１０およびｎ型導電領域３にて構成されたローカルデータ線の抵抗低減と接合耐圧の確保、およびメモリセルの短チャネル効果を有効に抑制することができる。
【００７３】
また、図９に示されるように配線層１０に形成する不純物領域３を形成しても良い。その場合、実施の形態１にて説明した効果を得ることが可能となる。
【００７４】
（実施の形態３）
図３５〜３８に、本発明の実施の形態３である半導体記憶装置のメモリアレイを示す。図３５は、メモリアレイ構成の要部平面図、図３６は、図３５のＡ−Ａ’線に沿った半導体基板の要部断面図、図３７は、図３５のＢ−Ｂ’線に沿った半導体基板の要部断面図、図３８は、図３５のＣ−Ｃ’線に沿った半導体基板の要部断面図である。
【００７５】
前記実施の形態１、２では、メモリセルトランジスタの電荷蓄積層として浮遊ゲートを用いていたが、実施の形態３では、図３５〜３８に示すように、メモリセルトランジスタ構造を、いわゆるＭＯＮＯＳ型としている点で相違する。図示しないが、ＭＮＯＳ型／ＭＮＳ型も同様に可能である。
【００７６】
本実施の形態の半導体記憶装置は、単結晶シリコンからなる半導体基板（以下、基板と記す）１の主面のｐ型ウェル２に複数のメモリセルを形成したメモリアレイを有している。メモリセルのそれぞれは、トンネル絶縁膜（ボトム絶縁膜）１７／電荷蓄積膜１８／トップ絶縁膜１９の３層からなるゲート絶縁膜（ＯＮＯ膜）２０、および制御ゲート（第２ゲート電極）８と、図３５のＹ方向に延在する２本の積層された半導体層１０およびｎ型導電領域３を有する。ＭＮＯＳ型の場合は、前記ゲート絶縁膜２０が、ボトム絶縁膜１７／電荷蓄積膜１８の２層からなり、ＭＮＳ型の場合は、電荷蓄積膜１８の１層からなる。
【００７７】
ＭＯＮＯＳ型メモリセルトランジスタにおいては、電荷蓄積層として、例えば窒化シリコン膜を用い、トランジスタのソース・ドレインそれぞれの近傍に局所的に電荷を蓄積することで、１つのメモリセルに対して２ビットのデータを記憶させることができる。
【００７８】
上記メモリセルの動作は、選択メモリセルを挟む２本のｎ型導電領域３をソース、ドレインとして用い、前記実施の形態２と同様に行う。書き込み時においては、ドレインとして機能するｎ型導電領域３および積層された半導体層１０近傍にて、ホットエレクトロンを生成し、ボトム絶縁膜１７を介して電荷蓄積膜１８へ注入する。２ビットのデータを記憶させる場合は、２本のｎ型導電領域３のソース／ドレインを入れ替え、電荷蓄積膜１８の反対側領域へ電荷を注入する。消去時にはバンド間トンネリングにてホットホールを生成し、電荷蓄積膜１８へ捕獲させる。あるいは、制御ゲート８（ＷＬ）に０Ｖ、基板１またはｐ型ウェル２に正の高電圧を印加し、トンネリングにより電子を基板側へ引き抜くことで、消去してもよい。
【００７９】
次に、上記構成の製造方法の一例を説明する。
【００８０】
まず、ｐ型の単結晶シリコンからなる基板１に不純物イオン注入を行い、ｐ型ウェル２を形成する。
【００８１】
次に、熱酸化法により、ウェル２上にボトム絶縁膜となる７ｎｍ程度以下の酸化シリコン膜からなるトンネル絶縁膜１７を形成し、続いてＣＶＤ法により電荷蓄積層である１０ｎｍ程度の窒化シリコン膜からなる電荷蓄積膜１８を堆積する。さらに、ＣＶＤ法あるいは熱酸化法により５〜１０ｎｍ程度の酸化シリコン膜からなるトップ絶縁膜１９を形成する。以上により３つの層からなるＯＮＯ膜２０が形成される。その後、例えばＣＶＤ法により、ｎ型多結晶シリコン膜８Ｄを堆積する（図３９）。
【００８２】
次に、リソグラフィとドライエッチング技術により前記ｎ型多結晶シリコン膜８ＤおよびＯＮＯ膜２０をパターニングする。このパターニングによりｎ型多結晶シリコン膜８ＤおよびＯＮＯ膜２０は、Ｙ方向に延在して形成される複数本のストライプ状のパターンとなる。
【００８３】
次に、例えばＣＶＤ法により、酸化シリコン膜を堆積し、異方性エッチングを行うことで、酸化シリコン膜からなるサイドウォール１２Ａを形成する（図４０）。
【００８４】
次に、前記実施の形態１同様にして、露出しているｐ型ウェル２上に、積層された半導体層１０およびｎ型導電領域３を形成する（図４１）。このｎ型導電領域３は、Ｙ方向に延在する複数本のストライプ状のパターンとなり、メモリセルのソースまたはドレインとなるローカルデータ線として機能する。
【００８５】
次に、ＣＶＤ法により酸化シリコン膜１２Ｂを堆積した後、エッチバックあるいは化学的機械研磨法を用いて平坦化を行い、ｎ型多結晶シリコン膜８Ｄの表面を露出させる。これ以降、酸化シリコン膜からなるサイドウォール１２Ａおよび酸化シリコン膜１２Ｂをあわせて酸化シリコン膜１２とする（図４２）。
【００８６】
次に、ｎ型多結晶シリコン膜８Ａ／窒化タングステン膜８Ｂ／タングステン膜８Ｃの積層膜、いわゆるポリメタル膜を堆積する。このポリメタル膜の堆積には、例えばＣＶＤ法、スパッタリング法の組み合わせによって形成する。これ以降、ｎ型多結晶シリコン膜８Ａと８Ｄをあわせて、ポリメタル膜を構成するｎ型多結晶シリコン膜８Ａとする（図４３）。
【００８７】
その後、前記実施の形態１の図２１〜２７に示す工程と同一の工程を経ることにより、図３５〜３８に示す電気的に書き換えが可能な不揮発性半導体記憶装置が略完成する。
【００８８】
本実施の形態によれば、前記実施の形態１と同様、積上げ層１０およびｎ型導電領域３にて構成されたローカルデータ線の抵抗低減と接合耐圧の確保、およびメモリセルの短チャネル効果を有効に抑制することができる。
【００８９】
また、図９に示されるように半導体層（配線層）１０に形成するｎ型導電領域（不純物領域）３を形成しても良い。その場合、実施の形態１にて説明した効果を得ることが可能となる。
【００９０】
（実施の形態４）
図４４〜４７に、本発明の実施の形態４である半導体記憶装置のメモリアレイを示す。図４４は、メモリアレイ構成の要部平面図、図４５は、図４４のＡ−Ａ’線に沿った半導体基板の要部断面図、図４６は、図４４のＢ−Ｂ’線に沿った半導体基板の要部断面図、図４７は、図４４のＣ−Ｃ’線に沿った半導体基板の要部断面図である。
【００９１】
前記実施の形態３においては、ＯＮＯ膜２０形成後にローカルデータ線となる積上げ層１０およびｎ型導電領域３を形成したが、実施の形態４では、この製造順序が逆となっている点で相違する。この構成を採用することにより、製造工程の簡略化が実現できる。
【００９２】
図４４〜４７では、Ｘ方向に延在する制御ゲート８（ＷＬ）間のオープンフィールド部において、ｐ型ウェル２のリセスおよびＯＮＯ膜２０を除去しない場合を記したが、これは前記実施の形態３同様、ｐ型ウェル２のリセスおよびＯＮＯ膜２０の除去をしてもよい。また、本実施の形態では、半導体層１０と制御ゲート８の間には、特別な絶縁膜を形成していない。これは、窒化膜に電荷をトラップさせるタイプの不揮発性半導体記憶装置では、浮遊ゲートを用いた半導体記憶装置と比較して制御ゲート８に高電圧を印加する必要がなく、また、そのＯＮＯ膜の誘電率も高くする必要がないため、半導体層１０に対する制御ゲート８の電位変化が小さいためである。
【００９３】
なお、実施の形態１等と同様に制御ゲート８の電位変化の影響を抑えるためには、図４４のＡ−Ａ’線に沿った半導体基板の要部断面図である図５１に示めされるように、積上げ層１０およびｎ型導電領域３上に、酸化シリコン膜１２が積層する構成を採用すればよい。
【００９４】
次に、上記構成の製造方法の一例を説明する。
【００９５】
まず、ｐ型の単結晶シリコンからなる基板１に不純物イオン注入を行い、ｐ型ウェル２を形成する。
【００９６】
次に、例えばＣＶＤ法により酸化シリコン膜を堆積し、リソグラフィとドライエッチング技術により、Ｙ方向に延在するストライプ状にパターニングする。あるいは、フォトレジストを用いてパターニングしてもよい。このパターニングにより露出したｐ型ウェル２上に、前記実施の形態１同様、積層された半導体層１０およびｎ型導電領域３を形成する（図４８）。このｎ型導電領域３は、Ｙ方向に延在する複数本のストライプ状のパターンとなり、メモリセルのソースまたはドレインとなるローカルデータ線として機能する。
【００９７】
次に、酸化シリコン膜あるいはフォトレジストを除去した後、前記実施の形態３同様、ＯＮＯ膜２０を形成する（図４９）。続いて、ｎ型多結晶シリコン膜８Ａ／窒化タングステン膜８Ｂ／タングステン膜８Ｃの積層膜、いわゆるポリメタル膜を堆積する。このポリメタル膜の堆積には、例えばＣＶＤ法、スパッタリング法の組み合わせによって形成する（図５０）。
【００９８】
その後、前記実施の形態１の図２１〜２７に示す工程と同一の工程を経ることにより、図４４〜４７に示す電気的に書き換えが可能な不揮発性半導体記憶装置が略完成する。
【００９９】
本実施の形態によれば、前記実施の形態１と同様、積上げ層１０およびｎ型導電領域３にて構成されたローカルデータ線の抵抗低減と接合耐圧の確保、およびメモリセルの短チャネル効果を有効に抑制することができる。また、半導体層を先に形成するためＯＮＯ膜を加工する工程を削除することができ、製造工程を簡略化することが可能となる。
【０１００】
また、図９に示されるように半導体層（配線層）１０に形成するｎ型導電領域（不純物領域）３を形成しても良い。その場合、実施の形態１にて説明した効果を得ることが可能となる。
【０１０１】
（実施の形態５）
本発明の実施の形態５である半導体記憶装置のメモリアレイ構成の要部平面図は、例えば図３５からなり、このときの図３５のＡ−Ａ’線に沿った半導体基板の要部断面図は、図５２となる。
【０１０２】
前記実施の形態３においては、電荷蓄積層として窒化シリコン膜を用いたが、実施の形態５では、図５２に示すように、電荷蓄積手段として、ゲート絶縁膜中に埋め込まれ、ナノメータオーダで複数の互いに絶縁されたナノドットを用いている点で相違する。
【０１０３】
ここで、ナノドットとは、例えば単結晶シリコンあるいはシリコンナイトライドを主成分とする粒状の塊である。また、ナノドットはゲート絶縁膜中に平面状に複数配置されている。ゲート絶縁膜は、当該ナノドットを構成する主成分よりバリアハイトの高い膜、例えば酸化シリコン膜からなり、各ナノドットに蓄積された電荷の移動を阻止する効果を有する。これにより、本構成は、電荷保持特性の改善が可能となる。
【０１０４】
このような構成の製造方法の一例としては、とくに図示しないが、ゲート絶縁膜の成膜工程において、まずトンネル絶縁膜を熱酸化法により形成した後、例えば減圧化学気相成長（ＬＰＣＶＤ）法により、直径約１０ｎｍの単結晶シリコンからなるナノドット２１を形成する。続いて、プラズマ窒化することにより、シリコンナイトライドドットとしてもよい。次に、ナノドット２１と制御ゲート８を分離するための絶縁膜であるシリコン酸化膜をＣＶＤ法により堆積する。
【０１０５】
その後、前記実施の形態３と同様の工程を経ることにより、当該電気的に書き換えが可能な不揮発性半導体記憶装置が略完成する。
【０１０６】
本実施の形態によれば、前記実施の形態１と同様、積上げ層１０およびｎ型導電領域３にて構成されたローカルデータ線の抵抗低減と接合耐圧の確保、およびメモリセルの短チャネル効果を有効に抑制することができる。
【０１０７】
また、図９に示されるように半導体層（配線層）１０に形成するｎ型導電領域（不純物領域）３を形成しても良い。その場合、実施の形態１にて説明した効果を得ることが可能となる。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
【図面の簡単な説明】
【０１０９】
【図１】本発明の一実施の形態である不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面図である。
【図２】図１のＡ−Ａ’線に沿った半導体基板の要部断面図である。
【図３】図１のＢ−Ｂ’線に沿った半導体基板の要部断面図である。
【図４】図１のＣ−Ｃ’線に沿った半導体基板の要部断面図である。
【図５】図１のＤ−Ｄ’線に沿った半導体基板の要部断面図である。
【図６】図１のＥ−Ｅ’線に沿った半導体基板の要部断面図である。
【図７】本発明の一実施の形態である不揮発性半導体記憶装置の読み出し動作を説明する回路図である。
【図８】本発明の一実施の形態である不揮発性半導体記憶装置の書き込み動作を説明する回路図である。
【図９】図２または図３における積層された半導体層部の変形例である。
【図１０】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
【図１２】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
【図２３】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の他の実施の形態である不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面図である。
【図２９】図２８のＡ−Ａ’線に沿った半導体基板の要部断面図である。
【図３０】図２８のＢ−Ｂ’線に沿った半導体基板の要部断面図である。
【図３１】図２８のＣ−Ｃ’線に沿った半導体基板の要部断面図である。
【図３２】本発明の他の実施の形態である不揮発性半導体記憶装置の回路図である。
【図３３】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の他の実施の形態である不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面図である。
【図３６】図３５のＡ−Ａ’線に沿った半導体基板の要部断面図である。
【図３７】図３５のＢ−Ｂ’線に沿った半導体基板の要部断面図である。
【図３８】図３５のＣ−Ｃ’線に沿った半導体基板の要部断面図である。
【図３９】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の他の実施の形態である不揮発性半導体記憶装置のメモリアレイ構成を示す要部平面図である。
【図４５】図４４のＡ−Ａ’線に沿った半導体基板の要部断面図である。
【図４６】図４４のＢ−Ｂ’線に沿った半導体基板の要部断面図である。
【図４７】図４４のＣ−Ｃ’線に沿った半導体基板の要部断面図である。
【図４８】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の他の実施の形態である不揮発性半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
【図５１】図４４のＡ−Ａ’線に沿った半導体基板の変形例である。
【図５２】本発明の他の実施の形態である不揮発性半導体記憶装置のメモリアレイ構成であって、図３５のＡ−Ａ’線に沿った半導体基板の要部断面図である。
【符号の説明】
【０１１０】
１…半導体基板、２…ｐ型ウェル、３…ｎ型導電領域、４…第１ゲート絶縁膜、５…第２ゲート絶縁膜、６…第３ゲート絶縁膜、７…浮遊ゲート（第１ゲート電極）、７Ａ…ｎ型多結晶シリコン膜サイドウォール、８…制御ゲート（第２ゲート電極）、８Ａ…ｎ型多結晶シリコン膜、８Ｂ…窒化タングステン膜、８Ｃ…タングステン膜、８Ｄ…ｎ型多結晶シリコン膜、９…補助ゲート（第３ゲート電極）、９Ａ…ｎ型多結晶シリコン膜、１０…積層された半導体層、１１…酸化シリコン膜、１１Ａ…酸化シリコン膜、１１Ｂ…酸化シリコン膜サイドウォール、１２…酸化シリコン膜、１２Ａ…酸化シリコン膜サイドウォール、１２Ｂ…酸化シリコン膜、１３…酸化シリコン膜、１４…窒化シリコン膜、１５…フォトレジストパターン、１６…空間(エアギャップ）、１７…トンネル絶縁膜、１８…電荷蓄積膜、１９…トップ絶縁膜、２０…ゲート絶縁膜、２１…ナノドット、ＷＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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