(57)【要約】【課題】電界効果トランジスタなどの高耐圧，低抵抗の半導体装置、および、その半導体装置を容易に製造することができる製造方法を提供する。【解決手段】セル領域を囲うように外周部に形成された周辺領域を、Ｎ型ドレイン層１０２の表面近傍に一部がガードリングとして形成されたＰ型ベース領域１０４と、熱酸化膜１１６と、ゲート・ソース電極１１４とにより形成し、該周辺領域のガードリングを含むＰ型ベース領域１０４を囲うように、前記ドレイン層１０２より濃度の高いＮ型拡散層１０３を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ドレイン層となる第１導電型の半導体基板の表面側に、前記ドレイン層より濃度の高い第１導電型の拡散層が選択的に形成され、前記第１導電型の拡散層の表層部に選択的に第２導電型のベース領域が形成され、該ベース領域の表層部に選択的に形成された第１導電型のソース領域を有するセル領域と、前記セル領域を囲うように、前記ドレイン層より高い濃度の第１導電型の拡散層および該第１導電型の拡散層の表層部に第２導電型の拡散層を有する周辺領域とを備えたことを特徴とする半導体装置
【請求項２】
請求項１記載の半導体装置を製造する製造方法であって、前記セル領域のドレイン層より濃度の高い第１導電型の拡散層と、前記周辺領域のドレイン層より濃度の高い第１導電型の拡散層とを同時に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に高耐圧，低抵抗の電界効果トランジスタに関するものである。
【背景技術】
【０００２】
従来、電力制御素子として電流を基板の厚み方向に流す縦型電界効果トランジスタ（縦型ＭＯＳＦＥＴ）が用いられている（特許文献１，２参照）。
【０００３】
図８は従来の縦型ＭＯＳＦＥＴの構成を示す断面図であり、（ａ）はセル領域の断面図、（ｂ）はセル領域を囲うように外周部に形成された周辺領域の断面図であって、シリコン単結晶基板１０１の表面に、エピタキシャル成長により形成されたドレイン層１０２が配置されている。
【０００４】
シリコン単結晶基板１０１内にはＮ型の高濃度不純物がドープされており、またドレイン層１０２にはＮ型の低濃度不純物がドープされている。シリコン単結晶基板１０１の裏面にはドレイン電極膜１１５が形成されている。
【０００５】
図８（ａ）において、ドレイン層１０２の表面近傍にドレイン層１０２より濃度の高いＮ型拡散層１０３と、Ｎ型拡散層１０３の表面から拡散されたＰ型ベース領域１０４と、Ｐ型ベース領域１０４の表面から拡散されたＮ型ソース領域１０５とが形成され、ドレイン層１０２の表面上には、ゲート酸化膜１１１を介してゲート電極１１２と層間絶縁膜１１３とゲート・ソース電極膜１１４とが形成されている。
【０００６】
図８（ｂ）において、周辺領域は、ガードリングとして形成されたＰ型ベース領域１０４と、熱酸化膜１１６と、ゲート・ソース電極膜１１４により形成されている。
【０００７】
図９〜図１５を参照して、前記従来の縦型電界効果トランジスタの製造方法について説明する。図９〜図１５において、（ａ）はセル領域の断面図、（ｂ）はカードリング領域の断面図をそれぞれ示す。ここでは、第１導電型不純物はＮ型不純物とし、第２導電型不純物はＰ型不純物としている。
【０００８】
単結晶シリコンからなるＮ＋型の基板本体１００の表面にＮ型のエピタキシャル層１０２が形成された基板を用意し、熱処理してエピタキシャル層１０２の表面に熱酸化膜１１６を形成する。熱酸化膜１１６の表面にレジスト膜を介してパターニングして熱酸化膜１１６を選択的に除去した後、レジスト膜を除去する。熱酸化膜１１６を選択的除去する領域はセル領域全面とする。この状態を図９に示す。
【０００９】
次に、熱酸化膜１１６をマスクにして、エピタキシャル層であるドレイン層１０２より高い濃度となるように、Ｎ型不純物を表面から注入して熱処理を行い、Ｎ型拡散層１０３を形成する。この状態を図１０に示す。
【００１０】
次に、熱処理により基板表面に熱酸化膜１１７を形成し、熱酸化膜１１７の表面にレジスト膜を介してパターニングを行い、熱酸化膜１１７を選択的に除去した後、レジスト膜を除去する。熱酸化膜１１７を除去する領域は、セル領域では全面であり、周辺領域ではガードリングを形成する領域である。この状態を図１１に示す。
【００１１】
次に、熱酸化によりゲート酸化膜１１１を形成し、ＣＶＤ法によりゲート電極となるポリシリコン１１２を堆積させる。この状態を図１２に示す。
【００１２】
次に、ポリシリコン１１２の表面をレジスト膜を介してパターニングして、選択的にゲート酸化膜１１１とポリシリコン１１２を除去した後にレジスト膜を除去する。この状態を図１３に示す。
【００１３】
次に、熱酸化膜１１７とゲート酸化膜１１１とポリシリコン１１２をマスクにして、Ｐ型不純物を表面から注入し熱処理を行い、Ｐ型ベース領域１０４を形成する。この状態を図１４に示す。
【００１４】
次に、Ｐ型ベース領域１０４の表面にレジスト膜を介してパターニングした後、Ｎ型不純物を表面から注入してレジスト膜を除去し、Ｎ型ソース領域１０５を形成し、ＣＶＤ法により層間絶縁膜１１３を形成する。その後、コンタクトホールを形成して、層間絶縁膜１１３の表面にソース・ゲート電極膜１１４を形成する。この状態を図１５に示す。そして、図８に示すように、基板裏面にドレイン電極１１５を形成する。
【特許文献１】特開昭５７−１６０１５９号公報
【特許文献２】特開昭５８−１９２３６９号公報
【特許文献３】特開平６−２９１３２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
前記従来の半導体素子において、ソース−ドレイン間に逆バイアス電圧が印加されると、周辺領域の各ガードリングにより電界集中を緩和させ高耐圧を維持することができる。
【００１６】
更なる高耐圧化を行うためには、ガードリング間隔を広げるか、ガードリング本数を増やすことにより空乏層を広げて電界集中を緩和させてきたが、周辺領域が広くなるため、セル領域が狭くなり、オン時の抵抗成分が高くなるという問題がある。
【００１７】
また、製造プロセス上ではゲート酸化膜を形成するまでに、２回の熱処理と２回のフォトリソグラフィ処理を行う必要があり、製造プロセスが複雑になる問題がある。
【００１８】
前記問題を解決するための技術が特許文献３に開示されているが、ベース層とガードリング層を形成するために少なくとも２回以上のフォトリソグラフィ処理と注入処理を行い、またセル領域直下に埋め込み層を形成する必要があり、製造プロセスが複雑になる問題は解決されない。
【００１９】
また、ガードリング層の拡散層が深いため横方向にも広がり、周辺領域が広くなり、前記問題を解決することができなかった。
【００２０】
本発明は、前記従来技術の問題を解決し、電界効果トランジスタなどの高耐圧，低抵抗の半導体装置、および、その半導体装置を容易に製造することができる製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
前記課題を解決するために、請求項１に記載の発明は、ドレイン層となる第１導電型の半導体基板の表面側に、前記ドレイン層より濃度の高い第１導電型の拡散層が選択的に形成され、前記第１導電型の拡散層の表層部に選択的に第２導電型のベース領域が形成され、該ベース領域の表層部に選択的に形成された第１導電型のソース領域を有するセル領域と、前記セル領域を囲うように、前記ドレイン層より高い濃度の第１導電型の拡散層および該第１導電型の拡散層の表層部に第２導電型の拡散層を有する周辺領域とを備えたことを特徴とする。
【００２２】
請求項２に記載の発明は、請求項１記載の半導体装置を製造する製造方法であって、前記セル領域のドレイン層より濃度の高い第１導電型の拡散層と、前記周辺領域のドレイン層より濃度の高い第１導電型の拡散層とを同時に形成することを特徴とする。
【発明の効果】
【００２３】
以上説明したように本発明は、セル領域内の第１導電型の拡散層を形成すると共に、周辺領域内の各ガードリングとしての第２導電型の拡散層を囲うように第１導電型の拡散層を形成することにより、カードリング領域を狭くすることができ、製造プロセスを容易にすることができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施形態について説明する。
【００２５】
図１は本発明の一実施形態である縦型ＭＯＳＦＥＴの構成を示す断面図であり、（ａ）はセル領域の断面図、（ｂ）はセル領域を囲うように外周部に形成された周辺領域の断面図であって、シリコン単結晶基板１０１の表面に、エピタキシャル成長により形成されたドレイン層１０２が配置されている。
【００２６】
シリコン単結晶基板１０１内にはＮ型の高濃度不純物がドープされており、またドレイン層１０２にはＮ型の低濃度不純物がドープされている。シリコン単結晶基板１０１の裏面にはドレイン電極膜１１５が形成されている。
【００２７】
図１（ａ）において、ドレイン層１０２の表面近傍にドレイン層より濃度の高いＮ型拡散層１０３と、Ｎ型拡散層１０３の表面から拡散されたＰ型ベース領域１０４と、Ｐ型ベース領域１０４の表面から拡散されたＮ型ソース領域１０５が形成され、ドレイン層１０２の表面上にはゲート酸化膜１１１を介してゲート電極１１２と層間絶縁膜１１３とソース電極膜１１４が形成されている。
【００２８】
図１（ｂ）において、周辺領域は、Ｎ型ドレイン層１０２の表面近傍にガードリングとして形成されたＰ型ベース領域１０４と、熱酸化膜１１６と、ゲート・ソース電極１１４により形成されている。さらに、周辺領域における各ガードリングを形成しているＰ型拡散層であるＰ型ベース領域１０４を囲うように、ドレイン層１０２より濃度の高いＮ型拡散層１０３が形成されている。
【００２９】
図２〜図７を参照して、前記従来の縦型電界効果トランジスタの製造方法について説明する。図２〜図７において、（ａ）はセル領域の断面図、（ｂ）はカードリング領域の断面図をそれぞれ示す。ここでは、第１導電型不純物はＮ型不純物とし、第２導電型不純物はＰ型不純物としている。
【００３０】
単結晶シリコンからなるＮ＋型の基板本体１００の表面にＮ型のエピタキシャル層（ドレイン層）１０２が形成された基板を用意し、熱処理してエピタキシャル層１０２の表面に熱酸化膜１１６を形成する。熱酸化膜１１６の表面にレジスト膜を介してパターニングして熱酸化膜１１６を選択的に除去した後、レジスト膜を除去する。熱酸化膜１１６を選択的除去する領域はセル領域全面とする。この状態を図２に示す。
【００３１】
次に、熱酸化膜１１６をマスクにして、ドレイン層（エピタキシャル層）１０２より高い濃度となるように、Ｎ型不純物を表面から注入し熱処理を行い、Ｎ型拡散層１０３を形成する。Ｎ型拡散層１０３は後にガードリングとなるＰ型ベース領域１０４の領域にも形成する。この状態を図３に示す。
【００３２】
次に、熱酸化によりゲート酸化膜１１１を形成し、ＣＶＤ法によりゲート電極となるポリシリコン１１２を堆積させる。この状態を図４に示す。
【００３３】
次に、ポリシリコン１１２の表面にレジスト膜を介してパターニングして、選択的にゲート酸化膜１１１とポリシリコン１１２を除去した後にレジスト膜を除去する。この状態を図５に示す。
【００３４】
次に、ゲート酸化膜１１１とポリシリコン１１２をマスクにして、Ｐ型不純物を表面から注入し熱処理を行い、一部がガードリングともなるＰ型ベース領域１０４を形成する。この状態を図６に示す。
【００３５】
次に、Ｐ型ベース領域１０４の表面にレジスト膜を介してパターニングした後、Ｎ型不純物を表面から注入した後にレジスト膜を除去してＮ型ソース領域１０５を形成し、ＣＶＤ法により層間絶縁膜１１３を形成する。次にコンタクトホールを形成した後、層間絶縁膜１１３表面にソース・ゲート電極１１４を形成する。この状態を図７に示す。そして、図１に示すように、基板裏面にドレイン電極１１５を形成する。
【００３６】
前記製造プロセスにより作製された本実施形態の縦型ＭＯＳＦＥＴが従来のものと異なる点は、周辺領域の各ガードリングを形成するＰ型拡散層であるＰ型ベース領域１０４を囲うようにドレイン層１０２より濃度の高いＮ型拡散層１０３が形成されていることである。
【００３７】
このように、本実施形態では、ソース−ドレイン間に逆バイアス電圧が印加されると、周辺領域の各ガードリング間の空乏層の伸びは、従来のものに比べＮ型拡散層の影響によって短くなることから、ガードリング間隔も狭くすることができる。そのため周辺領域を狭くでき、セル領域を広くすることができるため、従来に比べオン抵抗を低減することができる。
【００３８】
さらに、本実施形態の製造プロセスでは、ゲート酸化膜を形成するまでに熱処理工程とフォトリソグラフィ工程の回数は各１回であるため、従来型に比べ製造プロセスを容易にすることが可能である。
【産業上の利用可能性】
【００３９】
本発明は、高耐圧，低抵抗特性のＭＯＳＦＥＴなどの半導体装置、特に縦型ＭＯＳＦＥＴに適用され、半導体装置の製造を容易にするために有効である。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態である縦型ＭＯＳＦＥＴの構成を示す断面図であり、（ａ）はセル領域の断面図、（ｂ）は周辺領域の断面図
【図２】（ａ）は本実施形態におけるセル領域の製造プロセスを説明する断面図、（ｂ）は本実施形態における周辺領域の製造プロセスを説明する断面図（工程１）
【図３】（ａ）は本実施形態におけるセル領域の製造プロセスを説明する断面図、（ｂ）は本実施形態における周辺領域の製造プロセスを説明する断面図（工程２）
【図４】（ａ）は本実施形態におけるセル領域の製造プロセスを説明する断面図、（ｂ）は本実施形態における周辺領域の製造プロセスを説明する断面図（工程３）
【図５】（ａ）は本実施形態におけるセル領域の製造プロセスを説明する断面図、（ｂ）は本実施形態における周辺領域の製造プロセスを説明する断面図（工程４）
【図６】（ａ）は本実施形態におけるセル領域の製造プロセスを説明する断面図、（ｂ）は本実施形態における周辺領域の製造プロセスを説明する断面図（工程５）
【図７】（ａ）は本実施形態におけるセル領域の製造プロセスを説明する断面図、（ｂ）は本実施形態における周辺領域の製造プロセスを説明する断面図（工程６）
【図８】従来の縦型ＭＯＳＦＥＴの構成を示す断面図であり、（ａ）はセル領域の断面図、（ｂ）は周辺領域の断面図
【図９】（ａ）は従来の縦型ＭＯＳＦＥＴにおけるセル領域の製造プロセスを説明する断面図、（ｂ）は従来の縦型ＭＯＳＦＥＴにおける周辺領域の製造プロセスを説明する断面図（工程１）
【図１０】（ａ）は従来の縦型ＭＯＳＦＥＴにおけるセル領域の製造プロセスを説明する断面図、（ｂ）は従来の縦型ＭＯＳＦＥＴにおける周辺領域の製造プロセスを説明する断面図（工程２）
【図１１】（ａ）は従来の縦型ＭＯＳＦＥＴにおけるセル領域の製造プロセスを説明する断面図、（ｂ）は従来の縦型ＭＯＳＦＥＴにおける周辺領域の製造プロセスを説明する断面図（工程３）
【図１２】（ａ）は従来の縦型ＭＯＳＦＥＴにおけるセル領域の製造プロセスを説明する断面図、（ｂ）は従来の縦型ＭＯＳＦＥＴにおける周辺領域の製造プロセスを説明する断面図（工程４）
【図１３】（ａ）は従来の縦型ＭＯＳＦＥＴにおけるセル領域の製造プロセスを説明する断面図、（ｂ）は従来の縦型ＭＯＳＦＥＴにおける周辺領域の製造プロセスを説明する断面図（工程５）
【図１４】（ａ）は従来の縦型ＭＯＳＦＥＴにおけるセル領域の製造プロセスを説明する断面図、（ｂ）は従来の縦型ＭＯＳＦＥＴにおける周辺領域の製造プロセスを説明する断面図（工程６）
【図１５】（ａ）は従来の縦型ＭＯＳＦＥＴにおけるセル領域の製造プロセスを説明する断面図、（ｂ）は従来の縦型ＭＯＳＦＥＴにおける周辺領域の製造プロセスを説明する断面図（工程７）
【符号の説明】
【００４１】
１００  Ｎ＋型の基板本体
１０１  シリコン単結晶基板
１０２  ドレイン層（Ｎ型のエピタキシャル層）
１０３  Ｎ型拡散層
１０４  Ｐ型ベース領域（ガードリング）
１０５  Ｎ型ソース領域
１１１  ゲート酸化膜
１１２  ゲート電極（ポリシリコン）
１１３  層間絶縁膜
１１４  ゲート・ソース電極膜
１１５  ドレイン電極
１１６  熱酸化膜
１１７  熱酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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