(57)【要約】【課題】トレンチ型ゲートの溝内への導電性膜の埋め込み性が向上した、半導体装置の製造方法を提供する。【解決手段】トランジスタが形成される複数の活性領域を囲む、基板面に対して垂直方向の断面が逆テーパ形状の素子分離部を基板に形成する工程と、複数の活性領域におけるトランジスタのソースおよびドレインの領域を覆う耐酸化性絶縁マスクを形成する工程と、耐酸化性絶縁マスクの上から基板に対して異方性エッチング行い、活性領域にトレンチ型ゲート用の溝を形成する工程と、上記溝の基板表面に形成された自然酸化膜を除去する工程と、水素雰囲気で熱処理を行うアニール工程と、耐酸化性絶縁マスクを除去する工程と、アンモニア過酸化水素を含む溶液で洗浄を行う洗浄工程と、熱酸化法により溝の基板表面にゲート酸化膜を形成する工程とを有するものである。【選択図】図１
2007194333.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタのゲート電極としてトレンチ型ゲートを有する半導体装置の製造方法であって、
前記トランジスタが形成される複数の活性領域を囲む、基板面に対して垂直方向の断面が逆テーパ形状の素子分離部を基板に形成する工程と、
前記素子分離部の形成後、前記複数の活性領域における前記トランジスタのソースおよびドレインの領域を覆う耐酸化性絶縁マスクを形成する工程と、
前記耐酸化性絶縁マスクの上から前記基板に対して異方性エッチング行い、前記活性領域に前記トレンチ型ゲート用の溝を形成する工程と、
前記溝の基板表面に形成された自然酸化膜を除去する工程と、
前記自然酸化膜除去後に水素雰囲気で熱処理を行うアニール工程と、
前記アニール工程後に前記耐酸化性絶縁マスクを除去する工程と、
前記耐酸化性絶縁マスク除去後にアンモニア過酸化水素を含む溶液で洗浄を行う洗浄工程と、
前記洗浄工程の後、熱酸化法により前記溝の基板表面にゲート酸化膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記アニール工程の後、前記対酸化性絶縁マスクを除去する工程の前に、
熱酸化法により前記溝内の基板表面に酸化膜を形成する工程と、
前記溝内の基板表面に形成された酸化膜を除去する工程とを有する請求項１記載の半導体装置の製造方法。
【請求項３】
前記耐酸化性絶縁マスクがラインパターンであり、
前記耐酸化性絶縁マスクを形成する工程の後、前記異方性エッチングを行う工程の前に、該耐酸化性絶縁マスクの側壁に該耐酸化性絶縁マスクと同質の材料でサイドウォールを形成する工程を有し、
前記ゲート酸化膜を形成した後、前記溝を埋め込み、かつ前記基板の表面よりも上にその上面を有する導電性膜を形成する工程と、
前記ラインパターンの位置に開口を有するゲート電極用マスクを前記導電性膜上に形成する工程と、
前記ゲート電極用マスクの上から前記導電性膜にエッチングを行う工程とを有する請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記アニール工程の条件として、圧力が３０Ｔｏｒｒ以下であり、温度が７５０℃以上９００℃以下の範囲である請求項１から３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記アニール工程を枚葉式アニール装置で行う請求項１から４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記耐酸化性絶縁マスクの材質が、シリコン窒化膜またはＳｉＣＮ膜である請求項１から５のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極としてトレンチ型ゲートを有するＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、基板表面に形成された溝にゲート電極を埋め込んだトレンチ型ゲート（構ゲートとも言う。以下では、トレンチゲートと称する）を備えた半導体装置が実用化されている（特許文献１参照）。特に、記憶素子の１つであるＤＲＡＭ（Dynamic Random Access Memory）のメモリセルの選択用トランジスタにトレンチゲートを用いることで、ゲート電極にかかる電界を緩和し、リフレッシュ特性を向上させることが可能である。
【０００３】
図４はトレンチゲートを用いたＤＲＡＭの構成例を示す平面図および断面図である。図４（ａ）はメモリセルアレイの平面を示し、図４（ｂ）は図４（ａ）のＡ−Ａ’線部の断面を示す。
【０００４】
Ｓｉ基板１００のメモリセルアレイには、選択用トランジスタのソース・ドレインおよびチャネル生成部位を含む活性領域と、ワード線となるゲート電極とがそれぞれ複数設けられている。以下では、ソース・ドレインとなる不純物拡散領域を単に拡散領域と称する。図４（ａ）に示すように、一定の間隔で平行に並べられた複数のゲート電極１１０ａ、１１０ｂ、１１０ｄ、１１０ｅのそれぞれが複数の活性領域と交差している。選択用トランジスタが形成される活性領域は、長方形のコーナ部分が丸められた形状であり、ゲート電極と斜めに交差している。活性領域を分離するための素子分離部には、ＳＴＩ（Shallow Trench Isolation）が用いられている。ＳＴＩは溝にシリコン酸化膜が埋め込まれた構造である。
【０００５】
図４（ａ）の右上の活性領域に注目すると、拡散領域１１４ａ、１１４ｃおよびゲート電極１１０ａを含む選択用トランジスタと、拡散領域１１４ｂ、１１４ｃおよびゲート電極１１０ｂを含む選択用トランジスタとが設けられている。拡散領域１１４ｃは、この２つの選択用トランジスタで共用され、図に示さないプラグを介してビット線（不図示）に接続されている。また、拡散領域１１４ａ、１１４ｂのそれぞれは、図に示さないプラグを介して、データを蓄積するためのキャパシタ（不図示）に接続されている。ゲート電極１１０ａは、活性領域ではトレンチゲート１２０の構造になっている。他のゲート電極１１０ｂ、１１０ｄ、１１０ｅについても同様である。
【０００６】
図４（ｂ）に示すように、トレンチゲート１２０は、不純物導入されたポリシリコン膜（以下では、ドープトポリシリコン膜と称する）１０８が溝に埋め込まれている。ゲート電極１１０は、ドープトポリシリコン膜１０８の上にＷ／ＷＮ膜１０６が形成された構成である。ドープトポリシリコン膜１０８の埋め込まれたトレンチゲート１２０間にはＳＴＩ１０４が配置されている。また、ゲート電極１１０とＳｉ基板１００との間にはゲート酸化膜１０２が形成されている。ゲート電極１１０の上には、保護膜としてシリコン窒化膜（Ｓｉ3Ｎ4膜）１１２が設けられている。
【０００７】
なお、トレンチによる問題が非特許文献１に開示されている。
【特許文献１】特開２００５−１４２２６５号公報
【非特許文献１】小此木堅祐、外３名，「Lattice Strain Design in W/ WN/ Poly-Si gate DRAM for Improving Data Retention Time」，２００４ ＩＭＥＤ
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述の技術においては、図４に示すように、トレンチゲートとＳＴＩとの交差部分に、突起状のＳｉバリ９０が形成されてしまう。以下に、Ｓｉバリ９０の発生原理を説明する。
【０００９】
図５はゲート用トレンチの形成工程を説明するための平面図である。図６（ａ）は図５のＡ−Ａ’線部の断面を示し、図６（ｂ）は図５のＢ−Ｂ’線部の断面を示す。なお、図５では、耐酸化性絶縁マスク１１６の上部と下部を途中で切断し、上側と下側を図に示すことを省略している。また、図５の左側に示す拡散領域１１４の耐酸化性絶縁マスク１１６の一部を図に示すことを省略している。
【００１０】
図５に示すように、ゲート用トレンチを形成する際、拡散領域を耐酸化性の絶縁膜による耐酸化性絶縁マスク１１６で覆う。その後、異方性エッチングを行って、Ｓｉ基板１００のトレンチゲート形成領域１１８の部位をエッチングする。ＳＴＩ１０４が逆テーパ形状であり、上側が下側に比べて大きいため、異方性エッチングの際、ＳＴＩ１０４がＳｉ基板１００を覆う庇となり、ＳＴＩ１０４の側壁に沿ってＳｉが残ってしまう。これがＳｉバリ９０となる。
【００１１】
一方、ＳＴＩ１０４を逆テーパでなく垂直化すると、（１）埋め込み性が悪化してＳＴＩボイドが生じて修復しがたい欠陥が生じたり、（２）埋め込み膜の応力を拡散層に受けてリフレッシュ特性が悪化したりするなど、ゲート特性に悪い影響を及ぼす問題が発生してしまう（非特許文献１）。また、ＳＴＩ１０４の形状は、シリコン酸化膜の埋め込み性から逆テーパが望ましい。そのため、Ｓｉバリ９０の発生は防ぎようのない問題である。
【００１２】
次に、ゲート用トレンチのエッチング条件を工夫することによって、Ｓｉバリ９０を低減できないか試みると、トレンチ側壁がボーイングしてしまったり、ＳＴＩに深い窪地が生じてしまったりする。それぞれの問題点を説明する。
【００１３】
図７は、トレンチ側壁にボーイング１２２が発生した場合を示す断面図であり、図５のＢ−Ｂ’線部の断面方向を示す。この場合、トレンチ側壁の形状悪化に伴い、所望のソース・ドレイン形成が阻害されるという問題と、所望のゲート閾値電圧Ｖｔが得られないという問題が生じる。
【００１４】
図８は、ＳＴＩ１０４に深い窪地１２４が生じてしまった場合を示す断面図であり、図５のＢ−Ｂ’線部の断面方向を示す。この場合、基板上いたるところに微細な凹凸が生成されることになる。そして、次工程でゲート電極材料を成膜する際にボイドが発生したり、次々工程でのリソグラフィで非解像問題を起こしたりする。さらに、ゲート電極のパターン形成エッチングの際に、エッチング残渣の問題を引き起こすことになる。
【００１５】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、トレンチ型ゲートの溝内への導電性膜の埋め込み性が向上した、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明の半導体装置の製造方法は、トランジスタのゲート電極としてトレンチ型ゲートを有する半導体装置の製造方法であって、
前記トランジスタが形成される複数の活性領域を囲む、基板面に対して垂直方向の断面が逆テーパ形状の素子分離部を基板に形成する工程と、
前記素子分離部の形成後、前記複数の活性領域における前記トランジスタのソースおよびドレインの領域を覆う耐酸化性絶縁マスクを形成する工程と、
前記耐酸化性絶縁マスクの上から前記基板に対して異方性エッチング行い、前記活性領域に前記トレンチ型ゲート用の溝を形成する工程と、
前記溝の基板表面に形成された自然酸化膜を除去する工程と、
前記自然酸化膜除去後に水素雰囲気で熱処理を行うアニール工程と、
前記アニール工程後に前記耐酸化性絶縁マスクを除去する工程と、
前記耐酸化性絶縁マスク除去後にアンモニア過酸化水素を含む溶液で洗浄を行う洗浄工程と、
前記洗浄工程の後、熱酸化法により前記溝の基板表面にゲート酸化膜を形成する工程と、
を有するものである。
【００１７】
本発明では、ゲート用溝を形成するための基板エッチングの際、逆テーパ形状の素子分離部の上部が庇となって基板材料によるバリが形成されるが、水素雰囲気の熱処理とアンモニア過酸化水素溶液の洗浄を行うことで、バリの高さが低減する。
【発明の効果】
【００１８】
本発明では、トレンチ形成のエッチングにより素子分離部の側壁に形成されたバリを水素雰囲気のアニール処理とアンモニア過酸化水素溶液の洗浄で除去することで、ゲート用トレンチ内の導電性膜の埋め込み性が向上する。また、水素雰囲気アニールを行っても素子分離部の酸化膜がエッチングされないので、基板面に高段差を作らず微細加工に有利である。さらに、水素雰囲気アニール処理の熱によるマイグレーションでエネルギー安定な方向に基板材料の半導体原子が動き、結晶欠陥が修復されて良質なゲート酸化膜が形成される。
【発明を実施するための最良の形態】
【００１９】
本発明の半導体装置の製造方法は、ゲート用トレンチを基板に形成した後、水素雰囲気のアニール工程とアンモニア過酸化水素溶液の洗浄工程を有することを特徴とする。
【実施例１】
【００２０】
本実施例の半導体装置の構成を説明する。図１は本実施例の半導体装置の構成例を示す平面図および断面図である。図１（ａ）はゲート用トレンチ形成後におけるメモリセルアレイのレイアウトの平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線部の断面図である。
【００２１】
図１（ａ）は、拡散領域２０が耐酸化性絶縁マスク１２で覆われ、トレンチゲート形成領域１０に溝が形成された後の状態である。本実施例では、トレンチゲート形成領域１０は、図１（ｂ）に示すように、Ｓｉバリが形成されていない。以下に、本実施例の半導体装置の製造方法を説明する。
【００２２】
図２および図３は本実施例の半導体装置の製造方法を示す断面図である。図２および図３は図１（ａ）のＡ−Ａ’線部の断面とする。
【００２３】
Ｓｉ基板１００上に絶縁膜としてＳｉＯ2膜５１を熱酸化法により成膜する。続いて、ハードマスクとなるＳｉ3Ｎ4膜５２をＣＶＤ（Chemical Vapor Deposition）法でＳｉＯ2膜５１上に成膜する。そして、リソグラフィ法を用いて、素子分離パターンを有するフォトレジスト（Photo Resist：ＰＲ）５３をＳｉ3Ｎ4膜５２上に形成する（図２（ａ））。
【００２４】
ＰＲ５３をマスクにしてＳｉ3Ｎ4膜５２とＳｉＯ2膜５１を一度にエッチングした後、ＳＰＭ（硫酸過酸化水素水溶液）およびＡＰＭ（アンモニア過酸化水素水溶液）による酸剥離でＰＲ５３を除去する。続いて、Ｓｉ3Ｎ4膜５２をハードマスクとしてＳｉに対するエッチングを行って、分離用トレンチ５４をＳｉ基板１００に形成する（図２（ｂ））。このとき、埋設性等を考慮して、トレンチのテーパ角度を最密領域（ＳＴＩのスペースが１００ｎｍ程度のとき）で８２度〜８７度とし、トレンチ深さＨ1を２００〜２５０ｎｍ程度とする。この分離用トレンチ５４の形状が図１に示したＳＴＩ５８の形状を決定する。なお、このテーパ角度は、トレンチ底面からＳｉ基板１００の順テーパ形状側に伸ばした水平面とトレンチ側壁とでなす角である。
【００２５】
続いて、図２（ｃ）に示すように、ＨＤＰ（High Density Plasma）等のＣＶＤ法で分離用トレンチ５４にＳｉＯ2膜５６を埋め込む。さらに、Ｓｉ基板１００の上面が露出するまでＣＭＰ（Chemical and Mechanical Polishing）によりＳｉＯ2膜５６とＳｉ3Ｎ4膜５２を研磨する（図２（ｄ））。なお、ＣＭＰの代わりにＷｅｔプロセスによるエッチングでもよい。また、トレンチゲートを用いないＭＯＳデバイスでは、図２（ｄ）に示す工程の後、ゲート絶縁膜となる酸化膜を熱酸化によって形成する工程に進む。
【００２６】
本実施例では、図２（ｄ）に示した工程の後、ゲート用トレンチを加工するためのハードマスクを形成するためのＳｉ3Ｎ4膜（不図示）を成膜する。続いて、リソグラフィ法でラインパターンのＰＲをその上に形成する。さらに、ＰＲをマスクとしてＳｉ3Ｎ4膜にドライエッチングを行うことで、図１（ａ）で示したように、耐酸化性絶縁マスク１２を形成する。
【００２７】
ＰＲを除去した後、図１（ａ）で示した耐酸化性絶縁マスク１２をハードマスクとしてゲート用トレンチ６０を形成するために異方性エッチングを行う（図３（ｅ））。このエッチングは、図２（ｂ）の工程におけるエッチング条件と異なり、トレンチが垂直形状になる条件にする。ゲート用トレンチのトレンチ深さＨ2は、分離用トレンチのトレンチ深さＨ1よりも浅く、本実施例では１５０〜２００ｎｍくらいとする。
【００２８】
このエッチングを行うためのエッチング装置とその条件の一例を説明する。エッチング装置には誘導コイル型プラズマ（Inductive Coupled Plasma：ＩＣＰ）ソースエッチング装置を用いる。エッチング条件は次の３ステップを有している。
＜ｓｔｅｐ１＞
ガス；CF4=100sccm、圧力；4mTorr、ソースパワー；300W、
バイアスパワー；100W、ステージ温度；20℃、エッチング時間；10sec
＜ｓｔｅｐ２＞
ガス；HBr/SF6=150/30sccm、圧力；6mTorr、ソースパワー；800W、
バイアスパワー；100W、ステージ温度；20℃、エッチング時間；20sec
＜ｓｔｅｐ３＞
ガス；CF4/Ar/O2=200/200/40sccm、圧力；10mTorr、ソースパワー；1000W、
バイアスパワー；0W、ステージ温度；20℃、エッチング時間；20sec
なお、１Ｔｏｒｒ＝１３３．３Ｐａである。
【００２９】
上記３ステップを有するエッチングを行った後、ＳＰＭおよびＡＰＭによる酸剥離等で、エッチングによるデポ物を十分に除去する。この時点では図３（ｅ）に示すように、Ｓｉバリは従来と同様に大きい。分離用トレンチ形成時のエッチング条件やマスクパターンによって若干異なるが、Ｓｉバリ高さＨ3は２０〜５０ｎｍである。
【００３０】
続いて、弗酸を含む溶液でＳｉ表面の自然酸化膜を除去した後、水素雰囲気下でアニール処理を行ってＳｉバリを除去する。Ｓｉバリの除去により効果のあるアニール条件は、圧力が３０Ｔｏｒｒ以下の高真空状態であり、温度が７５０℃以上９００℃以下の範囲である。温度が７５０℃よりも低い場合と９００℃よりも高い場合のいずれにおいても、温度範囲７５０〜９００℃の場合に比べて、Ｓｉバリの除去効果が小さかった。アニール装置には枚葉式アニーラを用いた。枚葉式アニーラは、バッチ式に比べて昇温および降温を高速に行うことが可能であり、制御性に優れているためである。以下に、枚葉式アニーラを用いた場合の具体的なアニール条件例を示す。
ステージ温度；800℃、圧力；15Torr、H2=30slm、処理時間；60sec
このような水素雰囲気アニール処理を行うことによって、図３（ｆ）に示すように、Ｓｉバリのない形状が得られる。Ｓｉバリが完全に除去されなくても、Ｓｉバリ高さＨ3が少なくとも１０ｎｍ以下であることが望ましい。
【００３１】
その後、耐酸化性絶縁マスク１２を熱リン酸（Ｈ3ＰＯ4）で除去し、続いて、水素が入り込んだＳｉ表面層をＡＰＭなどの洗浄処理により除去する。Ｓｉ表面層を薄く削り取ることで、Ｓｉ表面層に入り込んだ水素が一緒に除去される。また、水素雰囲気アニール処理でＳｉバリを充分に取りきれていない場合があっても、このＳｉ表面層を除去する処理で、Ｓｉバリの高さを低減する効果もある。さらに、トレンチ形成のためのドライエッチングによるエッチングダメージ層を除去する効果がある。
【００３２】
続いて、図３（ｇ）に示すように、熱酸化法によりゲート酸化膜６２をＳｉ基板１００の表面に形成する。上述のようにしてＳｉ表面層から水素を除去するのは、水素が大量に含まれた酸化膜をゲート酸化膜として利用すると、リークや耐圧劣化の問題が起こる可能性があるためである。また、本実施例の場合、水素雰囲気のアニール処理の熱によるマイグレーションでエネルギーが安定する方向にＳｉ原子が動き、エッチングダメージによる結晶欠陥が修復される。そのため、ゲート酸化膜６２がより良質な絶縁膜となる。
【００３３】
次に、導電性膜としてドープトポリシリコン膜（不図示）をゲート用トレンチ６０に埋め込み、ＣＭＰまたはドライエッチバックにてドープトポリシリコン膜の上面を平坦化する。その後、導電性膜としてＷ／ＷＮ等のメタル膜（不図示）をドープトポリシリコン膜上に成膜する。さらに、Ｓｉ3Ｎ4膜等の絶縁膜によるハードマスクをメタル膜上に形成し、ハードマスクの上からエッチングを行ってゲート電極を導電性膜で形成する。以降の工程は従来と同様であるため、その詳細な説明を省略する。
【００３４】
本実施例の半導体装置の製造方法では、メモリセルの活性領域内にゲート用トレンチを形成した後、水素アニール処理を一定時間行うとともに、ＡＰＭ洗浄を行うことで、ＳＴＩとの交差部分に突起状のＳｉバリが残らないようにしている。また、所定の圧力以下、所定の温度範囲の条件で水素アニールを行うことで、Ｓｉバリ除去の効果がより大きくなる。ゲート用トレンチ内のＳｉバリを除去することで、導電性膜の埋め込み性が従来よりも向上する。
【００３５】
また、水素雰囲気アニールはＳＴＩのシリコン酸化膜をエッチングしないので、基板上に凹凸による高段差を作らず微細加工に有利である。
【００３６】
なお、水素雰囲気アニール工程の後、トレンチゲート形成領域内のＳｉ表面層を酸化した内部酸化膜を形成し、続いて内部酸化膜を除去してから、上記ＡＰＭ洗浄処理を行ってもよい。内部酸化膜を除去することで、Ｓｉ表面層に含まれる水素やドライエッチングによるエッチングダメージ部位が一緒に取り除かれる。ＡＰＭ洗浄処理だけの場合に比べて、水素およびエッチングダメージの除去効果がより大きい。さらに、水素雰囲気アニール工程の後にＳｉバリが少し残っていた場合でも、Ｓｉバリが全て酸化物となるため、Ｓｉバリをより確実に除去することができる。
【００３７】
また、耐酸化性絶縁マスク１２の材質は、Ｓｉ3Ｎ4膜に限らず、基板材料に対してエッチング選択比のより大きい膜であればよく、プラズマＣＶＤ法で形成するＳｉＣＮ膜であってもよい。
【実施例２】
【００３８】
本実施例は、ゲート電極形成の際に高段差エッチングをしないように工夫したものである。その方法を以下に説明する。なお、実施例１と同様な構成については同一の符号を付す。
【００３９】
図１（ａ）に示したように、ゲート用トレンチのエッチングマスクとして耐酸化性絶縁マスク１２を形成した後、Ｓｉ3Ｎ4膜によるサイドウォールを耐酸化性絶縁マスク１２の側壁に形成する。サイドウォールの形成方法は、Ｓｉ3Ｎ4膜を全面に成膜した後、この膜に対して異方性エッチングを行うものである。これにより、トレンチゲート形成領域１０の図１（ａ）に示す左右方向となる幅が実施例１の場合よりも小さくなる。その後、実施例１と同様にして、ゲート用トレンチ形成のためのエッチング工程からゲート酸化膜形成工程までを行う。
【００４０】
続いて、実施例１と同様にして、ゲート用トレンチ６０にドープトポリシリコン膜を埋め込んでその上面を平坦化し、その上にメタル膜およびＳｉ3Ｎ4膜を形成する。その後、リソグラフィ法により、図４（ａ）に示したゲート電極のパターンを有するＰＲをＳｉ3Ｎ4膜上に形成する。拡散領域上におけるゲート電極のパターンは図１（ａ）の耐酸化性絶縁マスク１２のスペースに相当する。そして、ＰＲをマスクとしてＳｉ3Ｎ4膜をエッチングしてＳｉ3Ｎ4膜によるハードマスクを形成した後、ＰＲを除去する。さらに、Ｓｉ3Ｎ4膜によるハードマスクの上からドープトポリシリコン膜およびメタル膜の導電性膜に対してエッチングを行って、ゲート電極を形成する。
【００４１】
このメタル膜エッチングの際、Ｓｉ3Ｎ4膜によるハードマスクの幅の方がゲート用トレンチ６０の幅よりもサイドウォールの分大きいため、ゲート用トレンチ６０内のドープトポリシリコン膜をエッチングすることがない。反対に、ゲート用トレンチ６０の幅の方がＳｉ3Ｎ4膜によるハードマスクの幅と比べて同等以上である場合、ゲート電極パターンのエッチングの際、ゲート用トレンチ６０内に埋め込まれたドープトポリシリコン膜までエッチングしなければならなくなり、高段差ゲートエチングが必要となる。
【００４２】
本実施例では、ゲート用トレンチの幅よりもゲート電極パターンの幅が小さい場合に比べてゲート電極の加工をより安定して行うことができる。
【００４３】
なお、上記実施例１および実施例２ではＤＲＡＭの場合で説明したが、ＤＲＡＭに限らず、ＤＲＡＭを搭載した電子素子およびＤＲＡＭ以外のＭＯＳ型半導体素子などの半導体装置に本発明を適用することが可能である。
【図面の簡単な説明】
【００４４】
【図１】実施例１の半導体装置の構成例を示す平面図および断面図である。
【図２】実施例１の半導体装置の製造方法を示す断面図である。
【図３】実施例１の半導体装置の製造方法を示す断面図である。
【図４】従来の半導体装置の構成例を示す平面図および断面図である。
【図５】従来のゲート用トレンチの形成工程を説明するための平面図である。
【図６】従来のゲート用トレンチの形成工程を説明するための断面図である。
【図７】トレンチ側壁にボーイングが発生した場合を示す断面図である。
【図８】ＳＴＩに深い窪地が生じてしまった場合を示す断面図である。
【符号の説明】
【００４５】
１０    トレンチゲート形成領域
１２    耐酸化性絶縁マスク
５８    ＳＴＩ
６０    ゲート用トレンチ
６２    ゲート酸化膜
１００    Ｓｉ基板
【図１】
2007194333.tif 000003
【図２】
2007194333.tif 000004
【図３】
2007194333.tif 000005
【図４】
2007194333.tif 000006
【図５】
2007194333.tif 000007
【図６】
2007194333.tif 000008
【図７】
2007194333.tif 000009
【図８】
2007194333.tif 000010