(57)【要約】【課題】  層厚の厚い電極部および信頼性の高い保護膜を形成することができる半導体装置の製造方法を提供する。【解決手段】  半導体層２１の積層方向Ｚの一表面上に電極部３４を形成する。次に半導体層２１および電極部３４とを予め定める第１の温度Ｔ１のＮ２雰囲気下でシンタ処理し、半導体層２１と電極部３４とのオーミック性を向上させる。次にＰＳＧ膜３５がアニーリングされかつ堆積される予め定める第２の温度Ｔ２において、酸化膜２２の表面と電極部３４の表面とにＰＳＧ膜３５を堆積して形成する。次にＰＳＧ膜３５の一部をエッチングすることによって、電極部３４の一部が露出するように第２貫通孔３７を形成する。【選択図】      図１
2007128976.tif 000002
【特許請求の範囲】
【請求項１】
半導体層、電極部および前記電極部とは熱膨張係数の異なる保護膜を有する半導体装置の製造方法であっって、
半導体層に積層して、導電性を有する電極部を形成し、
予め定める第１の温度の雰囲気下で、半導体層および電極部を熱処理して、半導体層と電極部とのオーミック性を向上させ、
前記保護膜がアニーリングされかつ半導体層および電極部に堆積される予め定める第２の温度の雰囲気下で、半導体層および電極部に保護膜を積層して形成し、
前記保護膜の一部をエッチングすることによって前記電極部を部分的に露出させることを特徴とする半導体装置の製造方法。
【請求項２】
前記保護膜を酸化物によって形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記保護膜を窒化物によって形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記半導体層は、シリコンから成り、
前記電極部をＡｌまたはＡｌ−Ｓｉによって形成することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記熱処理を、窒素ガスを含む雰囲気下で行うことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記半導体層は、シリコンから成り、
前記半導体層の積層方向の一表面部のうち、前記電極部が形成されるべき部分を除く残余の部分には、酸化膜が形成されており、
前記熱処理を、水素ガスまたは酸素ガスを含む雰囲気下で行うこと特徴とする請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法であって、さらに詳しくは半導体装置の電極部および保護膜の形成方法に関する。
【背景技術】
【０００２】
図４は、第１の従来の技術の半導体集積回路装置の製造方法を用いて半導体装置を製造する処理を表すフローチャートである。図５は、製造途中の半導体装置を示す断面図である。図５（１）は、ステップａ２終了後の製造途中の半導体装置を示す断面図であり、図５（２）は、ステップａ３終了後の製造途中の半導体装置を示す断面図であり、図５（３）は、ステップａ５終了後の製造途中の半導体装置を示す断面図であり、図５（４）は、ステップａ７終了後の製造途中の半導体装置を示す断面図であり、図５（５）は、ステップａ８終了後の半導体装置を示す断面図である。半導体装置であるｎｐｎ型バイポーラトランジスタにおける電極部１およびＰＳＧ（Phospho-Silicate Glass）膜２を形成する方法として、第１の従来の技術の半導体集積回路装置の製造方法では、電極層３を形成した後に２回の熱処理を行い、その後ＰＳＧ膜２を形成している。半導体装置を製造する処理を開始すると、ステップａ０からステップａ１に移る。
【０００３】
ステップａ１では、半導体層４を形成する。半導体層４は、Ｓｉを含んで形成され、ｐ型半導体層６と、ｎ＋型埋め込み層７と、ｎ型半導体層８と、アイソレーション拡散層１１と、ｐ型ベース拡散層１２と、ｎ＋型コレクタ拡散層１３と、ｎ＋型エミッタ拡散層１４とを含んで構成される。
【０００４】
まずｐ型半導体基板１８の厚み方向の一表面部に、リンをドーピングすることによって、ｎ＋型埋め込み層７を形成する。ｐ型半導体層６は、ｐ型半導体基板１８のうちのｎ＋型埋め込み層７を除いた残余の部分である。ｎ＋型埋め込み層７は、コレクタとエミッタとの間の抵抗を小さくする効果を有する。次にｐ型半導体層６およびｎ＋型埋め込み層７の厚み方向の一表面上に、エピタキシャル成長によってエピタキシャル層１９を積層する。エピタキシャル層１９は、ｎ型である。以後、エピタキシャル層１９が積層される方向を積層方向Ｚ（図５において上下方向）と記載する場合がある。
【０００５】
次にエピタキシャル層１９を積層方向Ｚの一方から熱酸化することによってアイソレーション拡散層１１を形成する。アイソレーション拡散層１１は、ＳｉＯ２から成り、電気絶縁性を有する。アイソレーション拡散層１１は、エピタキシャル層１９の積層方向Ｚの一表面と、ｐ型半導体層６の積層方向Ｚの一表面との間にわたって積層方向Ｚに延び、積層方向Ｚに垂直な方向のバイポーラトランジスタの周縁部を形成する。
【０００６】
次にエピタキシャル層１９の積層方向Ｚの一表面部に、ボロンをドーピングすることによってｐ型ベース拡散層１２を形成する。ｐ型ベース拡散層１２は、積層方向Ｚに垂直な予め定める横方向Ｘ（図５において左右方向）の一方のアイソレーション拡散層１１と、横方向Ｘの他方のアイソレーション拡散層１１との中間付近から、横方向Ｘの一方のアイソレーション拡散層１１の近くまで延びる。次にｐ型ベース拡散層１２の積層方向Ｚの一表面部に、リンをドーピングすることによってｎ＋型コレクタ拡散層１３を形成する。ｎ＋型コレクタ拡散層１３は、ｐ型ベース拡散層１２の横方向Ｘの一方に形成される。ｐ型ベース拡散層１２のうちの、ｎ＋型コレクタ拡散層１３を除く残余の部分をｐ型ベース拡散層１２と定義し直す。次にエピタキシャル層１９の積層方向Ｚの一表面部に、ボロンをドーピングすることによってｎ＋型エミッタ拡散層１４を形成する。ｎ＋型エミッタ拡散層１４は、エピタキシャル層１９の横方向Ｘの他方に形成される。ｎ型半導体層８は、エピタキシャル層１９のうちの、アイソレーション拡散層１１と、ｐ型ベース拡散層１２と、ｎ＋型コレクタ拡散層１３と、ｎ＋型エミッタ拡散層１４とを除く残余の部分である。次にステップａ２に移る。
【０００７】
ステップａ２では、ｎ型半導体層８と、アイソレーション拡散層１１と、ｐ型ベース拡散層１２と、ｎ＋型エミッタ拡散層１４と、ｎ＋型コレクタ拡散層１３とのそれぞれの積層方向Ｚの一表面部を熱酸化することによって、酸化膜５を形成する。酸化膜５は、ＳｉＯ２から成り、電気絶縁性を有する。またフォトリソグラフィとエッチングとによって、ｎ＋型エミッタ拡散層１４と、ｐ型ベース拡散層１２と、ｎ＋型コレクタ拡散層１３とのそれぞれの積層方向Ｚの表面の一部の上に形成された酸化膜５は、除去され、酸化膜５に第１貫通孔１５が形成される。次にステップａ３に移る。
【０００８】
ステップａ３では、スパッタ法を用いて、半導体層４の表面と酸化膜５の表面とに、積層方向Ｚの一方からＡｌ−Ｓｉを蒸着させて電極層３を積層し、ステップａ４に移る。
【０００９】
ステップａ４では、１５０℃〜２００℃のＮ２またはＨ２雰囲気において３０分〜１時間熱処理（プリアニール）し、ステップａ５に移る。
【００１０】
ステップａ５では、フォトリソグラフィによってレジストパターンを形成する。次にエッチングによって、電極層３のうち、積層方向Ｚの一方から見て第１貫通孔１５内および第１貫通孔１５に臨む側面の周縁部を除く部分を除去し、電極部１を形成する。次にレジストパターンをエッチングによって除去し、ステップａ６に移る。
【００１１】
ステップａ６では、電極部１と、電極部１に接する半導体とのオーミック性を向上させるために、４００℃〜５００℃の温度においてシンタ処理を行い、ステップａ７に移る。
【００１２】
ステップａ７では、常圧化学気相成長（Chemical Vapor Deposition：略称ＣＶＤ）によって酸化膜５の表面および電極部１の表面に、積層方向Ｚの一方からＳｉＯ２を含むＰＳＧ膜２を堆積させて形成し、ステップａ８に移る。
【００１３】
ステップａ８では、フォトリソグラフィによってレジストパターンを形成する。次にエッチングによって、電極部１の積層方向Ｚの一表面の一部の上に形成されたＰＳＧ膜２を除去し、ＰＳＧ膜２に第２貫通孔１６を形成する。次にレジストパターンをエッチングによって除去し、ステップａ９に移る。ステップａ９では、半導体装置を製造する処理を終了する。
【００１４】
第１の従来の技術の半導体集積回路装置の製造方法では、シンタ処理を行う前に、予めプリアニールを行うことによって、電極層３を形成するときに生じた電極層３の残留歪を開放する。これによって、ステップａ６においてシンタ処理を行うときに、電極部１のＡｌ原子の急速な移動および拡散を抑制することができ、電極部１に生じるヒロックを抑制することができる。
【００１５】
第１の従来の技術の半導体集積回路装置の製造方法では、電極部１を形成するために２回熱処理を行う必要があるので、作業効率が悪く、コストがかかる。したがって、現在では主に１回の熱処理を行う第２の従来の技術の半導体装置の製造方法を用いて電極部１およびＰＳＧ膜２を形成している。
【００１６】
図６は、第２の従来の技術の半導体装置の製造方法を用いて半導体装置を製造する処理を表すフローチャートである。半導体装置を製造する処理を開始すると、ステップｂ０からステップｂ１に移る。ステップｂ１〜ステップｂ３までの処理は、前述のステップａ０〜ステップａ３までの処理と同様なので説明を省略する。
【００１７】
ステップｂ４では、フォトリソグラフィによってレジストパターンを形成する。次にエッチングによって、電極層３のうち、積層方向Ｚの一方から見て第１貫通孔１５内および第１貫通孔１５に臨む側面の周縁部を除く部分を除去し、電極部１を形成する。次にレジストパターンをエッチングによって除去し、ステップｂ５に移る。ステップｂ４終了後の製造途中の半導体装置の断面図を図５（３）に示す。
【００１８】
ステップｂ５では、前述の第１の従来の技術の半導体集積回路装置の製造方法と異なり、シンタ処理を行う前に、常圧ＣＶＤによって酸化膜５の表面および電極部１の表面に、積層方向Ｚの一方からＰＳＧ膜２を堆積させて形成し、ステップｂ６に移る。ステップｂ５終了後の製造途中の半導体装置の断面図を図５（４）に示す。
【００１９】
ステップｂ６では、フォトリソグラフィによってレジストパターンを形成する。次にエッチングによって、電極部１の積層方向Ｚの一表面の一部の上に形成されたＰＳＧ膜２を除去し、ＰＳＧ膜２に第２貫通孔１６を形成する。次にレジストパターンをエッチングによって除去し、ステップｂ７に移る。ステップｂ６終了後の製造途中の半導体装置の断面図を図５（５）に示す。
【００２０】
ステップｂ７では、電極部１と、電極部１に接する半導体とのオーミック性を向上させ、かつＰＳＧ膜２の安定性を向上させるために、４００℃〜５００℃の温度においてシンタ処理を行う。次にステップｂ８に移り、半導体装置を製造する処理を終了する。
【００２１】
以上述べたように、第２の従来の技術の半導体装置の製造方法では、シンタ処理を行う前にＰＳＧ膜２を形成し、ステップｂ７において、電極部１とＰＳＧ膜２との両方の熱処理を１度に行っている。電極部１とＰＳＧ膜２との両方の熱処理を１度に行うことによって、熱処理の回数を減らし、作業効率を高め、半導体装置の製造コストを抑制している。
【００２２】
【特許文献１】特開昭５９−３４６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
第２の従来の技術の半導体装置の製造方法では、電極部１の熱膨張係数とＰＳＧ膜２の熱膨張係数とが異なるので、ＰＳＧ膜２にクラックが生じる場合がある。
【００２４】
図７は、電極部１の端部付近を拡大して示す断面図である。電極部１の積層方向Ｚの第１の厚さＬ１は、半導体装置を使用するときに電極部１に流すことが許容される電流である電流容量によって設定される。電極部１の電流容量は、第１の厚さＬ１が厚いほど大きくなる。またＰＳＧ膜２の積層方向Ｚの第２の厚さＬ２は、ＰＳＧ膜２によって電極部１の横方向Ｘの側面１７を覆う必要があるので、第１の厚さＬ１が厚いほど厚く設定される。電極部１の熱膨張係数は、２４×１０−６／Ｋであり、酸化珪素から成るＰＳＧ膜２の熱膨張係数は、３×１０−６／Ｋ〜６×１０−６／Ｋなので、シンタ処理において、電極部１の方がＰＳＧ膜２よりもより膨張しようとする。したがって、シンタ処理においてＰＳＧ膜２に応力が加わり、たとえば電極部１の角部に接するＰＳＧ膜２の角部Ａと、この角部Ａに最も近いＰＳＧ膜２の空気に露出する角部Ｂとの間にクラックＣが生じる場合がある。
【００２５】
ＰＳＧ膜２は、バイポーラトランジスタ内に水分が浸入するのを防ぐ役割などを担っているが、このＰＳＧ膜２にクラックＣが生じると、バイポーラトランジスタ内に水分が浸入し易くなる。バイポーラトランジスタ内に水分が浸入すると、金属から成る配線が腐食して断線するなどの問題が生じ、バイポーラトランジスタの信頼性が低下する。
【００２６】
またシンタ処理において電極部１からＰＳＧ膜２に加わる応力は、電極部１の第１の厚さＬ１に比例して大きくなるので、電極部１の第１の厚さＬ１を厚くするほど、ＰＳＧ膜２にクラックが生じ易くなる。したがって、積層方向Ｚの厚さＬ１の厚い電極部１を形成することが困難であり、大電流容量の電極部１を有する半導体装置を製造することが困難であるという問題が生じる。
【００２７】
第１の従来の技術では、ＰＳＧ膜２を形成しているが、ＰＳＧ膜２の形成方法についての記載はなく、ＰＳＧ膜２にクラックが生じないような構成であるか否かは不明である。
【００２８】
したがって本発明の目的は、層厚の厚い電極部および信頼性の高い保護膜を形成することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２９】
本発明は、半導体層、電極部および前記電極部とは熱膨張係数の異なる保護膜を有する半導体装置の製造方法であっって、
半導体層に積層して、導電性を有する電極部を形成し、
予め定める第１の温度の雰囲気下で、半導体層および電極部を熱処理して、半導体層と電極部とのオーミック性を向上させ、
前記保護膜がアニーリングされかつ半導体層および電極部に堆積される予め定める第２の温度の雰囲気下で、半導体層および電極部に保護膜を積層して形成し、
前記保護膜の一部をエッチングすることによって前記電極部を部分的に露出させることを特徴とする半導体装置の製造方法である。
【００３０】
本発明に従えば、半導体層と電極部とのオーミック性を向上させるための熱処理を経た後に保護膜を形成する。したがって、保護膜を形成した後に、電極部と半導体層とのオーミック性を向上させるための熱処理を行う必要がない。また保護膜は、保護膜がアニーリングされる予め定める第２の温度の雰囲気下で形成されるので、保護膜を形成した後に、さらに保護膜の安定性を向上させるための熱処理を行う必要がない。したがって、保護膜を形成した後に、電極部と保護膜とを加熱する必要がなくなる。
【００３１】
また本発明は、前記保護膜を酸化物によって形成することを特徴とする。
本発明に従えば、保護膜は、酸化物によって形成される。このようにして形成される保護膜は、酸素、水分および金属イオンなどが半導体装置内に進入するのを防ぐ。
【００３２】
また本発明は、前記保護膜を窒化物によって形成することを特徴とする。
本発明に従えば、保護膜は、窒化物によって形成される。このようにして形成される保護膜は、酸素、水分および金属イオンなどが半導体装置内に進入するのを完全に防ぐ。
【００３３】
また本発明は、前記半導体層は、シリコンから成り、
前記電極部をＡｌまたはＡｌ−Ｓｉによって形成することを特徴とする。
【００３４】
本発明に従えば、半導体層は、シリコンから成る。また電極部は、ＡｌまたはＡｌ−Ｓｉによって形成される。Ａｌは、電気伝導性が良いので、低抵抗の電極部を形成することができる。またＡｌは、ｎ型のシリコンと、ｐ型のシリコンとの両方に対してオーミック性が良好なので、オーミック性の良い電極部を形成することができる。またＡｌは、Ａｌよりも電気伝導性が良い金（Ａｕ）、銀（Ａｇ）および銅（Ｃｕ）と比較して、酸化珪素（ＳｉＯ２）と密着性が良好であり、半導体装置の故障の原因になり難く、安価であり、かつ成膜が容易である。
【００３５】
Ａｌから成る電極部に熱が加わると、Ａｌとシリコンとの合金化が進行して半導体層にＡｌが突起状に拡散し、アロイスパイクが生じる場合がある。たとえば層厚の薄い不純物の拡散層の場合では、アロイスパイクが拡散層を貫通し、電極部とアロイスパイクによって突き抜けた層とが電気的に短絡してしまう場合がある。Ａｌ−Ｓｉから成る電極部を形成すると、電極部と半導体層とのＳｉの濃度差が小さいので、電極部から半導体層へＡｌが拡散し難くなり、アロイスパイクの発生を抑制することができる。これによって、アロイスパイクの発生を抑制した電極部を形成することができる。
【００３６】
また本発明は、前記熱処理を、窒素ガスを含む雰囲気下で行うことを特徴とする。
本発明に従えば、半導体層と電極部とのオーミック性を向上させるための熱処理を窒素ガスを含む雰囲気下で行う。窒素ガスは、反応性に乏しい。このような反応性の乏しいガスを熱伝導体として用いることによって、熱処理中に半導体表面に意図しない不純物が取り込まれるのを防ぐことができる。
【００３７】
また本発明は、前記半導体層は、シリコンから成り、
前記半導体層の積層方向の一表面部のうち、前記電極部が形成されるべき部分を除く残余の部分には、酸化膜が形成されており、
前記熱処理を、水素ガスまたは酸素ガスを含む雰囲気下で行うこと特徴とする。
【００３８】
本発明に従えば、前記半導体層は、シリコンから成り、前記半導体層の積層方向の一表面部のうち、前記電極部が形成されるべき部分を除く残余の部分には、酸化膜が形成されている。このような酸化膜が形成された半導体層と電極部とのオーミック性を向上させるための熱処理を水素ガスまたは酸素ガスを含む雰囲気下で行う。
【００３９】
熱処理を水素ガスまたは酸素ガスを含む雰囲気下で行うことによって、酸化膜と半導体層との界面に存在するシリコンの未結合手を減少させ、界面準位密度を低下させることができる。
【発明の効果】
【００４０】
本発明によれば、保護膜を形成した後に、電極部と保護膜とを加熱する必要がなくなる。保護膜を形成した後に電極部と保護膜とを加熱すると、電極部の熱膨張係数と保護膜の熱膨張係数との差によって、保護膜にクラックが生じる場合があるが、本発明では、保護膜を形成した後に電極部と保護膜とを加熱する必要がないので、熱膨張係数の差に起因して、保護膜にクラックが生じることがない。したがって信頼性の高い保護膜を形成することができ、信頼性の高い半導体装置を製造することができる。
【００４１】
また電極部の積層方向の厚さが厚いほど、保護膜を形成した後に電極部と保護膜とを加熱した場合、電極部がより膨張し、電極部の熱膨張係数と保護膜の熱膨張係数との差によって、保護膜にクラックが生じ易くなる。本発明では、保護膜を形成した後に、電極部と保護膜とを加熱する必要がないので、積層方向の厚さの厚い電極部を形成したとしても、熱膨張係数の差に起因して、保護膜にクラックが生じることがない。したがって信頼性が高くかつ積層方向の厚さの厚い電極部を形成することができる。これによって、電流容量の大きい電極部を有する半導体装置を製造することができる。
【００４２】
また本発明によれば、酸素、水分および金属イオンなどが半導体装置内へ進入するのを防ぐことができる酸化物から成る保護膜を形成するので、信頼性の高い半導体装置を製造することができる。
【００４３】
また本発明によれば、酸素、水分および金属イオンなどが半導体装置内へ進入するのを完全に防ぐことができる窒化物から成る保護膜を形成するので、信頼性の高い半導体装置を製造することができる。
【００４４】
また本発明によれば、シリコンから成る半導体層にＡｌまたはＡｌ−Ｓｉから成る電極部が形成される。この電極部は、低抵抗であり、半導体層とのオーミック性が良い。またＡｌ−Ｓｉによって電極部を形成した場合、半導体層へのアロイスパイクの発生を抑制することができる。
【００４５】
また本発明によれば、半導体層と電極部とのオーミック性を向上させるための熱処理を窒素ガスを含む雰囲気において行うので、熱処理中に半導体層に意図しない不純物が取り込まれるのを防ぐことができる。したがって、意図しない不純物の混入を抑制して電極部および保護膜を形成することができ、意図しない不純物の混入の少ない半導体装置を製造することができる。
【００４６】
また本発明によれば、酸化膜が形成された半導体層と電極部とのオーミック性を向上させるための熱処理を水素ガスまたは酸素ガスを含む雰囲気下で行うので、酸化膜と半導体層との界面に存在するシリコンの未結合手を減少させ、酸化膜と半導体層との界面の界面準位密度を低下させることができる。
【発明を実施するための最良の形態】
【００４７】
図１は、本発明の実施の一形態の半導体装置３８の製造方法を用いて半導体装置３８を製造する処理を表すフローチャートである。図２および図３は、製造途中の半導体装置３８を示す断面図である。図２（１）は、ステップｃ１終了後の製造途中の半導体装置３８を示す断面図であり、図２（２）は、ステップｃ２終了後の製造途中の半導体装置３８を示す断面図であり、図２（３）は、ステップｃ３終了後の製造途中の半導体装置３８を示す断面図である。図３（１）は、ステップｃ４終了後の製造途中の半導体装置３８を示す断面図であり、図３（２）は、ステップｃ５終了後の製造途中の半導体装置３８を示す断面図であり、図３（３）は、ステップｃ６終了後の製造途中の半導体装置３８を示す断面図であり、図３（４）は、ステップｃ７終了後の半導体装置３８を示す断面図である。本実施の形態の半導体装置３８の製造方法を用いてｎｐｎ型バイポーラトランジスタから成る半導体装置３８を製造する手順について説明する。半導体装置３８を製造する処理を開始すると、ステップｃ０からステップｃ１に移る。
【００４８】
ステップｃ１では、半導体層２１を形成する。半導体層２１は、Ｓｉを含んで形成され、ｐ型半導体層２３と、ｎ＋型埋め込み層２４と、ｎ型半導体層２５と、アイソレーション拡散層２６と、ｐ型ベース拡散層２７と、ｎ＋型コレクタ拡散層３１と、ｎ＋型エミッタ拡散層３２と酸化膜２２とを含んで構成される。
【００４９】
まずｐ型半導体基板２８の厚み方向の一表面部に、リンをドーピングすることによって、ｎ＋型埋め込み層２４を形成する。ｐ型半導体層２３は、ｐ型半導体基板２８のうちのｎ＋型埋め込み層２４を除いた残余の部分である。ｎ＋型埋め込み層２４は、コレクタとエミッタとの間の抵抗を小さくする効果を有する。次にｐ型半導体層２３およびｎ＋型埋め込み層２４の厚み方向の一表面上に、エピタキシャル成長によってエピタキシャル層２９を積層する。エピタキシャル層２９は、ｎ型である。以後、エピタキシャル層２９が積層される方向を積層方向Ｚ（図２および図３において上下方向）と記載する場合がある。
【００５０】
次にエピタキシャル層２９を積層方向Ｚの一方から熱酸化することによってアイソレーション拡散層２６を形成する。アイソレーション拡散層２６は、酸化珪素（ＳｉＯ２）から成り、電気絶縁性を有する。アイソレーション拡散層２６は、エピタキシャル層２９の積層方向Ｚの一表面と、ｐ型半導体層２３の積層方向Ｚの一表面との間にわたって積層方向Ｚに延び、積層方向Ｚに垂直な方向のバイポーラトランジスタの周縁部を形成する。
【００５１】
次にエピタキシャル層２９の積層方向Ｚの一表面部に、ボロンをドーピングすることによってｐ型ベース拡散層２７を形成する。ｐ型ベース拡散層２７は、積層方向Ｚに垂直な予め定める横方向Ｘ（図２および図３において左右方向）の一方のアイソレーション拡散層２６と、横方向Ｘの他方のアイソレーション拡散層２６との中間付近から、横方向Ｘの一方のアイソレーション拡散層２６の近くまで延びる。次にｐ型ベース拡散層２７の積層方向Ｚの一表面部に、リンをドーピングすることによってｎ＋型コレクタ拡散層３１を形成する。ｎ＋型コレクタ拡散層３１は、ｐ型ベース拡散層２７の横方向Ｘの一方に形成される。ｐ型ベース拡散層２７のうちの、ｎ＋型コレクタ拡散層３１を除く残余の部分をｐ型ベース拡散層２７と定義し直す。次にエピタキシャル層２９の積層方向Ｚの一表面部に、ボロンをドーピングすることによってｎ＋型エミッタ拡散層３２を形成する。ｎ＋型エミッタ拡散層３２は、エピタキシャル層２９の横方向Ｘの他方に形成される。ｎ型半導体層２５は、エピタキシャル層２９のうちの、アイソレーション拡散層２６と、ｐ型ベース拡散層２７と、ｎ＋型コレクタ拡散層３１と、ｎ＋型エミッタ拡散層３２とを除く残余の部分である。次にステップｃ２に移る。
【００５２】
ステップｃ２では、ｎ型半導体層２５と、アイソレーション拡散層２６と、ｐ型ベース拡散層２７と、ｎ＋型エミッタ拡散層３２と、ｎ＋型コレクタ拡散層３１とのそれぞれの積層方向Ｚの一表面部を熱酸化することによって、酸化膜２２を形成する。酸化膜２２は、ＳｉＯ２から成り、電気絶縁性を有する。またフォトリソグラフィとエッチングとによって、ｎ＋型エミッタ拡散層３２と、ｐ型ベース拡散層２７と、ｎ＋型コレクタ拡散層３１とのそれぞれの積層方向Ｚの表面の一部の上に形成された酸化膜２２は、除去され、酸化膜２２に第１貫通孔３３が形成される。次にステップｃ３に移る。
【００５３】
ステップｃ３では、スパッタ法を用いて、半導体層２１の表面と酸化膜２２の表面とに、積層方向Ｚの一方からＡｌ−Ｓｉを蒸着させて電極層３６を積層し、ステップｃ４に移る。電極層３６の層厚は、予め定める第１の厚さＬ１に選ばれる。第１の厚さＬ１は、電極部３４に流すことが許容される電流である電流容量に基づいて設定され、１．０μｍ以上かつ３．０μｍ未満に選ばれる。また積層する電極層３６に含まれるＳｉの体積モル濃度は、１ｍｏｌ／Ｌ以上かつ５ｍｏｌ／Ｌ未満に選ばれる。電極層３６は、たとえばＤＣ（Direct Current）マグネトロンスパッタ装置を用いて形成される。次にステップｃ４に移る。
【００５４】
ステップｃ４では、フォトリソグラフィによってレジストパターンを形成する。次にエッチングによって、電極層３６のうち、積層方向Ｚの一方から見て第１貫通孔３３内および第１貫通孔１５に臨む側面の周縁部を除く部分を除去し、電極部３４を形成する。次にレジストパターンをエッチングによって除去し、ステップｃ５に移る。形成された電極部３４の熱膨張係数は、２４×１０−６／Ｋである。
【００５５】
ステップｃ５では、電極部３４と、電極部３４に接する半導体層２１とのオーミック性を向上させるために、シンタ処理を行う。シンタ処理を行うことによって、電極部３４と、半導体層２１とが接する部分を合金化し、合金化層３０を形成する。具体的には、電極部３４が形成された基板を窒素（Ｎ２）ガスで満たされた反応室内に配置し、予め定める第１の温度Ｔ１の雰囲気で２０分間熱処理を行う。予め定める第１の温度Ｔ１は、３００℃以上かつ５５０℃未満に選ばれる。本実施例においては、予め定める第１の温度Ｔ１は、５００℃に選ばれる。また反応室内に供給するＮ２ガスの流量は、たとえば５Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎに選ばれる。反応性に乏しいＮ２雰囲気下でシンタ処理を行うことによって、シンタ処理中に半導体層２１に意図しない不純物が取り込まれるのを防ぐことができる。したがって、意図しない不純物の混入の少ない半導体装置３８を製造することができる。次にステップｃ６に移る。
【００５６】
ステップｃ６では、ＰＳＧ膜３５がアニーリングされかつ電極部３４および酸化膜２２の表面上に酸化物が堆積される予め定める第２の温度Ｔ２において、常圧化学気相成長（Chemical Vapor Deposition：略称ＣＶＤ）法を用いて、積層方向Ｚの一方から電極部３４および酸化膜２２の表面上に酸化物から成るＰＳＧ膜３５を積層して形成する。具体的には、電極部３４が形成された基板を反応室内に配置し、反応室内にシラン（ＳｉＨ４）と酸素（Ｏ２）とホスフィン（ＰＨ３）とをそれぞれ供給し、ＳｉＯ２と酸化リン（Ｐ２Ｏ６）とから成るＰＳＧ膜３５を形成する。形成されたＰＳＧ膜３５の熱膨張係数は、電極部３４と異なり、３×１０−６／Ｋ〜６×１０−６／Ｋである。予め定める第２の温度Ｔ２は、３５０℃以上かつ４５０℃未満に選ばれる。本実施例においては、予め定める第２の温度Ｔ２は、４００℃に選ばれる。ＰＳＧ膜３５の積層方向Ｚの第２の厚みＬ２は、ＰＳＧ膜３５によって電極部３４の積層方向Ｚに垂直な側面を覆う必要があるので、電極部３４の第１の厚みＬ２に基づいて設定される。第２の厚みＬ２は、０．５μｍ以上かつ１．５μｍ未満に選ばれる。反応室内に供給するＯ２の流量は、０．４ＳＬＭ以上かつ０．６ＳＬＭ未満に選ばれる。また形成されたＰＳＧ膜３５のリンの体積モル濃度は、３．０ｍｏｌ／Ｌ以上かつ３．５ｍｏｌ／Ｌ未満に選ばれる。次にステップｃ７に移る。
【００５７】
ステップｃ７では、フォトリソグラフィによってレジストパターンを形成する。次にエッチングによって、ＰＳＧ膜３５のうち、積層方向Ｚの一方から見て電極部３４の積層方向Ｚの一表面のうちの周縁を除く残余の部分を除去し、ＰＳＧ膜３５に第２貫通孔３７を形成する。次にレジストパターンをエッチングによって除去し、ステップｃ８に移る。ステップｃ８では、半導体装置３８を製造する処理を終了する。
【００５８】
ステップｃ５では、ＰＳＧ膜３５を形成する前に、電極部３４と半導体層２１とのオーミック性を向上させるためのシンタ処理を行う。したがって、ＰＳＧ膜３５を形成した後に、電極部３４と半導体層２１とのオーミック性を向上させるためのシンタ処理を行う必要がなく、ＰＳＧ膜３５が形成された状態において、ＰＳＧ膜３５と電極部３４とを加熱する必要がなくなる。
【００５９】
また、ＰＳＧ膜３５は、アニーリングされる予め定める第２の温度Ｔ２において形成されるので、たとえばＰＳＧ膜３５を形成するときに生じる歪み応力の発生を抑制することができ、安定したＰＳＧ膜３５を形成することができる。安定したＰＳＧ膜３５を形成することができるので、ＰＳＧ膜３５を形成した後に、ＰＳＧ膜３５を安定させるためのアニーリング処理を行う必要がなく、ＰＳＧ膜３５が形成された状態において、ＰＳＧ膜３５と電極部３４とを加熱する必要がなくなる。
【００６０】
ＰＳＧ膜３５を形成した後に電極部３４とＰＳＧ膜３５とを加熱すると、電極部３４の熱膨張係数とＰＳＧ膜３５の熱膨張係数との差によって、ＰＳＧ膜３５にクラックが生じる場合があるが、本発明では、ＰＳＧ膜３５を形成した後に電極部３４とＰＳＧ膜３５とを加熱する必要がないので、熱膨張係数の差に起因して、ＰＳＧ膜３５にクラックが生じることがない。これによって、信頼性の高いＰＳＧ膜３５を形成することができ、信頼性の高い半導体装置３８を製造することができる。
【００６１】
また電極部３４の第１の厚さＬ１が厚いほど、ＰＳＧ膜３５を形成した後に電極部３４とＰＳＧ膜３５とを加熱した場合、電極部３４がより膨張し、電極部３４の熱膨張係数とＰＳＧ膜３５の熱膨張係数との差によって、ＰＳＧ膜３５にクラックが生じ易くなる。本発明では、ＰＳＧ膜３５を形成した後に、電極部３４とＰＳＧ膜３５とを加熱する必要がないので、第１の厚さＬ１の厚い電極部３４を形成したとしても、熱膨張係数の差に起因して、ＰＳＧ膜３５にクラックが生じることがない。したがってＰＳＧ膜３５の信頼性が高くかつ積層方向の厚さの厚い電極部３４を有する半導体装置３８を製造することができる。これによって、電流容量の大きい電極部３４を有する半導体装置３８を製造することができる。
【００６２】
また酸素、水分および金属イオンなどが半導体装置３８内へ進入するのを防ぐことができる酸化物から成るＰＳＧ膜３５を形成するので、信頼性の高い半導体装置３８を製造することができる。さらにＰＳＧ膜３５は、リンを含むので、Ｎａおよび水分などを捕獲するゲッタリング性を有する。
【００６３】
また電極部３４を、Ａｌ−Ｓｉによって形成する。Ａｌは、電気伝導性が良いので、低抵抗の電極部３４を形成することができる。またＡｌは、ｎ型のシリコンと、ｐ型のシリコンとの両方に対してオーミック性が良好なので、オーミック性の良い電極部３４を形成することができる。またＡｌは、Ａｌよりも電気伝導性が良い金（Ａｕ）、銀（Ａｇ）および銅（Ｃｕ）と比較して、酸化珪素（ＳｉＯ２）と密着性が良好であり、半導体装置３８の故障の原因になり難く、かつ成膜が容易であので、信頼性の高い電極部３４を容易に形成することができる。また電極部３４は、Ｓｉを含むので、電極部３４と半導体層２１とのＳｉの濃度差が小さくなる。これによって、電極部３４から半導体層２１へＡｌが拡散し難くなり、アロイスパイクの発生を抑制することができる。
【００６４】
保護膜であるＰＳＧ膜３５は、ステップｃ６において実施の一例として酸化物によって形成されるとしたけれども、窒化物によって形成されてもよい。保護膜は、アニーリングを兼ねた予め定める第２の温度Ｔ２において、プラズマＣＶＤを用いて形成される。具体的には、電極部３４が形成された基板を反応室内に配置し、反応室内にシラン（ＳｉＨ４）とアンモニア（ＮＨ３）とをそれぞれ供給し、窒化珪素（Ｓｉ３Ｎ４）から成る保護膜を形成する。反応室内に供給するＳｉＨ４の流量は、１００Ｓｃｃｍ以上かつ２００Ｓｃｃｍ未満に選ばれ、ＮＨ３は、３０Ｓｃｃｍ以上かつ１００Ｓｃｃｍ未満に選ばれる。
【００６５】
酸素、水分および金属イオンなどが半導体装置３８内へ進入するのを完全に防ぐことができる窒化物から成る保護膜を形成するので、信頼性の高い半導体装置３８を製造することができる。
【００６６】
また電極部３４は、実施の一例としてＡｌ−Ｓｉから成るとしたけれども、Ａｌのみによって構成されてもよい。
【００６７】
またステップｃ５におけるシンタ処理は、Ｎ２雰囲気において行われるとしたけれども、水素（Ｈ２）ガス雰囲気または酸素（Ｏ２）ガス雰囲気において行われてもよい。Ｈ２雰囲気においてシンタ処理を行う場合には、まず反応室内が予め定める第１の温度Ｔ１に安定するまでの間、Ｎ２ガスを反応室内に供給する。反応室内が予め定める第１の温度Ｔ１に安定すると、Ｈ２ガスを反応室内に供給し、予め定める第１の温度Ｔ１の雰囲気で２０分間シンタ処理を行う。次に、反応室内に残留するＨ２ガスを反応室から排出するためにＮ２ガスを反応室内に供給する。反応室内に供給するＮ２ガスの流量は、５Ｌ／ｍｉｎ以上３０Ｌ／ｍｉｎ未満に選ばれ、Ｈ２ガスの流量は、５Ｌ／ｍｉｎ以上３０Ｌ／ｍｉｎ未満に選ばれる。
【００６８】
Ｏ２雰囲気においてシンタ処理を行う場合には、まず反応室内が予め定める第１の温度Ｔ１に安定するまでの間、Ｎ２ガスを反応室内に供給する。反応室内が予め定める第１の温度Ｔ１に安定すると、Ｏ２ガスを反応室内に供給し、予め定める第１の温度Ｔ１の雰囲気で２０分間シンタ処理を行う。次に、反応室内に残留するＨ２ガスを反応室から排出するためにＮ２ガスを反応室内に供給する。反応室内に供給するＮ２ガスの流量は、５Ｌ／ｍｉｎ以上かつ３０Ｌ／ｍｉｎ未満に選ばれ、Ｏ２ガスの流量は、５Ｌ／ｍｉｎ以上かつ３０Ｌ／ｍｉｎ未満に選ばれる。
【００６９】
シンタ処理をＨ２またはＯ２雰囲気下で行うことによって、酸化膜２２と半導体層２１との界面に存在するシリコンの未結合手を減少させ、界面準位密度を低下させることができる。これによって半導体装置３８の出力電圧などの電気的特性を調整することができる。
【００７０】
実施例として、ｎｐｎ型バイポーラトランジスタの電極部３４およびＰＳＧ膜３５の形成方法について記載したが、ｎｐｎ型バイポーラトランジスタに限らず、本発明は、ｐｎｐ型バイポーラトランジスタ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＪＦＥＴ（Junction Field Effect Transistor）、ショットキバリアダイオード、およびＭＥＳＦＥＴ（Metal Semiconductor Field Effect1 Transistor）などの電極部３４ならびにＰＳＧ膜３５を形成する方法として好適に適用することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の一形態の半導体装置３８の製造方法を用いて半導体装置３８を製造する処理を表すフローチャートである。
【図２】製造途中の半導体装置３８を示す断面図である。
【図３】製造途中の半導体装置３８を示す断面図である。
【図４】第１の従来の技術の半導体集積回路装置の製造方法を用いて半導体装置を製造する処理を表すフローチャートである。
【図５】製造途中の半導体装置を示す断面図である。
【図６】第２の従来の技術の半導体装置の製造方法を用いて半導体装置を製造する処理を表すフローチャートである。
【図７】電極部１の端部付近を拡大して示す断面図である。
【符号の説明】
【００７２】
２１  半導体層
２２  酸化膜
２３  ｐ型半導体層
２４  ｎ＋型埋め込み層
２５  ｎ型半導体層
２６  アイソレーション拡散層
２７  ｐ型ベース拡散層
２８  ｐ型半導体基板
２９  エピタキシャル層
３０  合金化層
３１  ｎ＋型コレクタ拡散層
３２  ｎ＋型エミッタ拡散層
３３  第１貫通孔
３４  電極部
３５  ＰＳＧ膜
３６  電極層
３７  第２貫通孔
３８  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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