(57)【要約】【課題】  隣接セル間の干渉効果を最小化することができ、誘電体膜とフローティングゲートの接触面積を増加させてカップリング比を向上させることができ、セル領域のトンネル酸化膜より厚い高電圧トランジスタ領域のゲート酸化膜によってもカップリング比を増加させることが可能なフラッシュメモリ素子の製造方法の提供。【解決手段】  半導体基板の第１領域にトンネル酸化膜および第１導電層を積層してフローティングゲートパターンを形成し、前記半導体基板の第２領域にトレンチ型素子分離膜を形成する段階と、前記素子分離膜を所定の厚さエッチングする段階と、全体構造上に誘電体膜及び第２導電層を形成した後、パターニングしてフローティングゲートおよびコントロールゲートを形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。【選択図】    図１ｄ
2007180482.tif 000002
【特許請求の範囲】
【請求項１】
セル領域および高電圧トランジスタ領域を含んだ多数の領域が確定された半導体基板を提供する段階と、
前記セル領域および前記高電圧トランジスタ領域の前記半導体基板上に相異なる厚さのトンネル酸化膜またはゲート酸化膜を形成する段階と、
全体構造上に第１導電層およびハードマスク膜を形成し、所定の工程によって前記セル領域上に形成された前記膜および前記高電圧トランジスタ領域上に形成された前記膜の所定の領域をエッチングした後、前記半導体基板を所定の深さにエッチングしてトレンチを形成する段階と、
前記トレンチが埋め込まれるように絶縁膜を形成した後研磨し、前記ハードマスク膜を除去して素子分離膜を形成する段階と、
前記高電圧トランジスタ領域を閉鎖し前記セル領域を露出させるマスクを形成した後、前記セル領域の前記素子分離膜のみを所定の厚さにエッチングする段階と、
前記マスクを除去した後、前記セル領域および高電圧トランジスタ領域の前記素子分離膜を所定の厚さにエッチングする段階と、
全体構造上に誘電体膜および第２導電層を形成した後、パターニングしてセルゲートおよび高電圧トランジスタゲートを形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
【請求項２】
前記トンネル酸化膜は７０〜９０Åの厚さに形成し、前記ゲート酸化膜は３５０〜４００Åの厚さに形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第１導電層は、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して７００〜１５００Åの厚さに形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記アンドープトポリシリコン膜は、前記第１導電層の１／２以下の厚さに形成することを特徴とする、請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記セル領域の素子分離膜は、ＢＯＥなどを用いたウェットエッチング工程によってエッチングすることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記セル領域および前記高電圧トランジスタ領域の前記素子分離膜は、前記マスク除去の後に行われるウェット洗浄工程によってエッチングされることを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
セル領域および高電圧トランジスタ領域を含んだ多数の領域が確定された半導体基板を提供する段階と、
前記高電圧トランジスタ領域の前記半導体基板を所定の厚さにエッチングする段階と、
酸化工程を行って前記セル領域および前記高電圧トランジスタ領域の前記半導体基板の上部にトンネル酸化膜およびゲート酸化膜を形成する段階と、
全体構造上に第１導電層およびハードマスク膜を形成し、所定の工程によって、前記セル領域上に形成された前記膜および前記高電圧トランジスタ領域上に形成された前記膜の所定の領域をエッチングした後、前記半導体基板を所定の深さにエッチングしてトレンチを形成する段階と、
前記トレンチが埋め込まれるように絶縁膜を形成し後研磨し、前記ハードマスク膜を除去して素子分離膜を形成する段階と、
前記セル領域および高電圧トランジスタ領域の前記素子分離膜を所定の厚さにエッチングする段階と、
全体構造上に誘電体膜および第２導電層を形成した後、パターニングしてセルゲートおよび高電圧トランジスタゲートを形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
【請求項８】
前記高電圧トランジスタ領域の前記半導体基板は、前記トンネル酸化膜と前記ゲート酸化膜の厚さを考慮して、前記トンネル酸化膜と前記ゲート酸化膜が前記半導体基板の表面から同一の高さとなるようにエッチングすることを特徴とする、請求項７に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記第１導電層は、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して７００〜１５００Åの厚さに形成することを特徴とする、請求項７に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記アンドープトポリシリコン膜は、前記第１導電層の１／２以下の厚さに形成することを特徴とする、請求項９に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記セル領域および前記高電圧トランジスタ領域の前記素子分離膜は、ＢＯＥなどを用いたウェットエッチング工程によってエッチングすることを特徴とする、請求項７に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
半導体基板の第1領域にトンネル酸化膜および第１導電層を積層してフローティングゲートパターンを形成し、前記半導体基板の第２領域にトレンチ型素子分離膜を形成する段階と、
前記素子分離膜を１次に所定の厚さエッチングする段階と、
前記第１導電層の側壁に導電層スペーサを形成する段階と、
前記素子分離膜を２次に所定の厚さエッチングする段階と、
全体構造上に誘電体膜および第２導電層を形成した後、パターニングしてフローティングゲートおよびコントロールゲートを形成する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
【請求項１３】
前記第１導電層は、アンドープトポリシリコン膜を用いて７００〜１５００Åの厚さに形成することを特徴とする、請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記導電層スペーサは、隣接セル間の干渉効果に影響を及ぼさない最小限の厚さにドープトポリシリコン膜を用いて形成することを特徴とする、請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記導電層スペーサを形成するための前記ドープトポリシリコン膜は、１Ｅ１５〜２Ｅ１５ｉｏｎｓ／ｃｍ２以上のドーピング濃度を持つことを特徴とする、請求項１４に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、高集積化された半導体素子において隣接セル間の干渉(interference)効果を最小化することができ、素子分離膜を所定の厚さエッチングしてＥＦＨを調節することによりカップリング比を向上させることができる、フラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ素子は、ＦＮ(Fowler-Nordheim)トンネル現象を用いてフローティングゲートに電子を注入することにより、データプログラムを行い、大容量および高集積度を提供する。
【０００３】
ＮＡＮＤ型フラッシュメモリ素子は、多数のセルブロックからなる。一つのセルブロックは、データを格納するための多数のセルが直列連結されて１本のストリングを構成する多数のセルストリング、セルストリングとドレインとの間に形成されたドレイン選択トランジスタ、およびセルストリングとソースとの間にそれぞれ形成されたソース選択トランジスタから構成される。ここで、ＮＡＮＤ型フラッシュメモリ素子のセルは、半導体基板上の所定の領域に素子分離膜を形成した後、半導体基板上の所定の領域に、トンネル酸化膜、フローティングゲート、誘電体膜およびコントロールゲートが積層されてなるゲートを形成し、ゲートの両側に接合部を形成して構成される。ここで、素子分離膜およびフローティングゲートは、ＳＴＩ(Shallow Trench Isolation)工程、ＳＡ−ＳＴＩ(Self Aligned Shallow TrenchIsolation)工程、またはＳＡＦＧ(Self Aligned Floating Gate)工程によって形成される。
【０００４】
ところが、ＮＡＮＤ型フラッシュメモリ素子のサイズが縮小するにつれて、セル間の間隔が減少し、これにより隣接セルの動作に影響されてセルの状態が変化する隣接セル間の干渉効果が最も大きい問題点として浮き彫りになっている。例えば、プログラムの際にプログラムセルのしきい値電圧が隣接セル間の干渉効果によって周辺セルのしきい値電圧に影響されることにより上昇する。したがって、プログラムセルのしきい値電圧分布が広範囲に変化し、これによりチップがフェールされる現象が発生する。このような隣接セル間の干渉問題は、マルチレベルセルではさらに重要な問題として台頭してくる。このようなセル間の干渉効果を最小化するためには、セル間の間隔を十分確保しなければならない。しかし、素子の高集積化により、セル間の間隔を十分確保することは限界がある。
【０００５】
一方、近年、最も多く用いられるＳＡ−ＳＴＩ工程は、第１及び第２導電層でフローティングゲートを形成し、フローティングゲートマスクを用いて第２導電層をパターニングしなければならない。ところが、半導体素子の高集積化に伴ってセルサイズが減少しながら整列マージンが減少し、フローティングゲートマスクを用いた工程はそれ以上採用することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、半導体素子の高集積化に伴って使用に限界があるＳＡ−ＳＴＩ工程を使用することなく、一つの導電層でフローティングゲートを形成し、セル間の間隔を十分確保して隣接セル間の干渉効果を最小化することが可能なフラッシュメモリ素子の製造方法を提供することにある。
【０００７】
本発明の他の目的は、ＳＡ−ＳＴＩ工程を使用しなくてもフローティングゲートを形成し、セル間の間隔を十分確保して隣接セル間の干渉効果を最小化しながら、誘電体膜との接触面積を増加させてカップリング比を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【０００８】
本発明の別の目的は、セル領域のトンネル酸化膜より厚い高電圧トランジスタ領域のゲート酸化膜の厚さによる有効素子分離膜の高さ(Effective Field oxide Height：ＥＦＨ)調節の限界を克服してセル領域のカップリング比を増加させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【０００９】
本発明の別の目的は、素子分離膜の所定の厚さにエッチングしてカップリング比を向上させる過程でトンネル酸化膜、半導体基板またはフローティングゲートの損傷を防止することが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の第１実施例に係るフラッシュメモリ素子の製造方法は、（ａ）半導体基板の第１領域にトンネル酸化膜および第１導電層を積層してフローティングゲートパターンを形成し、前記半導体基板の第２領域にトレンチ型素子分離膜を形成する段階と、（ｂ）前記素子分離膜を所定の厚さエッチングする段階と、（ｃ）全体構造上に誘電体膜及び第２導電層を形成した後、パターニングしてフローティングゲートおよびコントロールゲートを形成する段階とを含む。
【００１１】
前記（ａ）段階は、前記半導体基板の上部に前記トンネル酸化膜、前記第１導電層およびハードマスク膜を順次形成する段階と、素子分離マスクを用いたフォトリソグラフィーーおよびエッチング工程によって前記ハードマスク膜、第１導電層およびトンネル酸化膜の所定の領域をエッチングして前記フローティングゲートパターンを形成した後、前記半導体基板を所定の深さにエッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように全体構造上に絶縁膜を形成する段階と、前記ハードマスク膜が露出されるように前記絶縁膜を研磨した後、前記ハードマスク膜を除去して前記素子分離膜を形成する段階とを含む。
【００１２】
前記第１導電層は、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して７００〜１５００Åの厚さに形成し、前記アンドープトポリシリコン膜は前記第１導電層の１／２以下の厚さに形成する。
【００１３】
前記（ｂ）段階は、ＢＯＥなどを用いたウェットエッチング工程で行う。
【００１４】
また、本発明の第２実施例に係るフラッシュメモリ素子の製造方法は、セル領域および高電圧トランジスタ領域を含んだ多数の領域が確定された半導体基板を提供する段階と、前記セル領域および前記高電圧トランジスタ領域の前記半導体基板上に相異なる厚さのトンネル酸化膜およびゲート酸化膜をそれぞれ形成する段階と、全体構造上に第１導電層およびハードマスク膜を形成し、所定の工程によって前記セル領域上に形成された前記膜および前記高電圧トランジスタ領域上に形成された前記膜の所定の領域をエッチングした後、前記半導体基板を所定の深さにエッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように絶縁膜を形成した後研磨し、前記ハードマスク膜を除去して素子分離膜を形成する段階と、前記高電圧トランジスタ領域を閉鎖し前記セル領域を露出させるマスクを形成した後、前記セル領域の前記素子分離膜のみを所定の厚さにエッチングする段階と、前記マスクを除去した後、前記セル領域および高電圧トランジスタ領域の前記素子分離膜を所定の厚さにエッチングする段階と、全体構造上に誘電体膜および第２導電層を形成した後、パターニングしてセルゲートおよび高電圧トランジスタゲートを形成する段階とを含む。
【００１５】
前記トンネル酸化膜は７０〜９０Åの厚さに形成し、前記ゲート酸化膜は３５０〜４００Åの厚さに形成する。
【００１６】
前記第１導電層は、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して７００〜１５００Åの厚さに形成し、前記アンドープトポリシリコン膜は、前記第１導電層の１／２以下の厚さに形成する。
【００１７】
前記セル領域の素子分離膜は、ＢＯＥなどを用いたウェットエッチング工程によってエッチングする。
【００１８】
前記セル領域および前記高電圧トランジスタ領域の前記素子分離膜は、前記マスク除去の後に行われるウェット洗浄工程によってエッチングされる。
【００１９】
一方、本発明の第３実施例に係るフラッシュメモリ素子の製造方法は、セル領域および高電圧トランジスタ領域を含んだ多数の領域が確定された半導体基板を提供する段階と、前記高電圧トランジスタ領域の前記半導体基板を所定の厚さにエッチングする段階と、酸化工程を行って前記セル領域および前記高電圧トランジスタ領域の前記半導体基板の上部にトンネル酸化膜およびゲート酸化膜を形成する段階と、全体構造上に第１導電層およびハードマスク膜を形成し、所定の工程によって前記セル領域上に形成された前記膜および前記高電圧トランジスタ領域上に形成された前記膜の所定の領域をエッチングした後、前記半導体基板を所定の深さにエッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように絶縁膜を形成し後研磨し、前記ハードマスク膜を除去して素子分離膜を形成する段階と、前記セル領域および高電圧トランジスタ領域の前記素子分離膜を所定の厚さにエッチングする段階と、全体構造上に誘電体膜および第２導電層を形成した後、パターニングしてセルゲートおよび高電圧トランジスタゲートを形成する段階とを含む。
【００２０】
前記高電圧トランジスタ領域の前記半導体基板は、前記トンネル酸化膜と前記ゲート酸化膜の厚さを考慮して、前記トンネル酸化膜と前記ゲート酸化膜が前記半導体基板の表面から同一の高さとなるようにエッチングする。
【００２１】
前記第１導電層は、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して７００〜１５００Åの厚さに形成し、前記アンドープトポリシリコン膜は、前記第１導電層の１／２以下の厚さに形成する。
【００２２】
前記セル領域および前記高電圧トランジスタ領域の前記素子分離膜は、ＢＯＥなどを用いたウェットエッチング工程によってエッチングする。
【発明の効果】
【００２３】
上述した本発明によれば、高集積化される半導体素子の製造工程に適用できないＳＡ−ＳＴＩ工程を使用することなく、一つの導電層を用いてフローティングゲートを形成しながらセル間の間隔を十分確保して隣接セル間の干渉効果を最小化することができ、セル領域の素子分離膜を所定の厚さエッチングしてＥＦＨを調節することにより、誘電体膜とフローティングゲートの接触面積を増加させてカップリング比を向上させることができる。
【００２４】
また、高電圧トランジスタ領域のみを覆う感光膜を形成した後、素子分離膜をエッチングする工程を行い、あるいは高電圧トランジスタ領域のゲート酸化膜の厚さだけ半導体基板をエッチングした後、ゲート酸化膜を形成してセル領域と高電圧トランジスタ領域との段差を同一にすることにより、セル領域のトンネル酸化膜より厚い高電圧トランジスタ領域のゲート酸化膜によってもカップリング比を増加させることができる。
【００２５】
また、素子分離膜を所定の深さにエッチングしてＥＦＨを調節する過程でトンネル酸化膜、半導体基板またはフローティングゲートが損傷することを、フローティングゲートの側壁に導電層スペーサを形成した後、素子分離膜をさらにエッチングして最終的にＥＦＨを調節することにより防止することができる。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。
【００２７】
〔第１実施例〕
図１ａ〜図１ｄは、本発明の第１実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【００２８】
図１ａに示すように、半導体基板１１の上部にトンネル酸化膜１２、第１導電層１３およびハードマスク膜１４を順次形成する。第１導電層１３は、トンネル酸化膜１２のスマイリングを防止するために、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して７００〜１５００Åの厚さに形成するが、アンドープトポリシリコン膜の厚さは、第１導電層１３の全厚の１／２以下にする。
【００２９】
一方、第１導電層１３は、シングルレベルセルに適用される場合には１０００〜１５００Åの厚さに形成し、マルチレベルセルに適用される場合には７００〜１０００Åの厚さに形成する。
【００３０】
また、ハードマスク膜１４は、好ましくは窒化膜を用いて形成する。そして、アクティブ領域とフィールド領域を確定するために、素子分離膜を用いたフォトリソグラフィーおよびエッチング工程によってハードマスク膜１４をパターニングする。パターニングされたハードマスク膜１４をエッチングマスクとして第１導電層１３、トンネル酸化膜１２および半導体基板１１を所定の深さにエッチングしてトレンチ１５を形成する。
【００３１】
トレンチ１５が形成されると同時に第１導電層１３がパターニングされてフローティングゲートパターンが確定される。すなわち、素子分離膜を形成するためのトレンチとフローティングゲートパターンが並んだ方向に確定される。その後、トレンチ１５が埋め込まれるように全体構造の上部に絶縁膜１６を形成する。
【００３２】
ハードマスク膜１４が露出されるように絶縁膜１６を研磨した後、図１ｂに示すように、リン酸などを用いてハードマスク膜１４を除去する。これにより、トレンチ１５内に絶縁膜１６が埋め込まれた素子分離膜１６Ａが形成される。
【００３３】
図１ｃに示すように、ＢＯＥなどを用いたウェットエッチング工程によって素子分離膜１６Ａを所定の深さにエッチングして有効素子分離膜の高さ(Effective Field Oxide Height:ＥＦＨ)を調節する。これにより、以後形成される誘電体膜と第１導電層１３との接触面積を増加させてカップリング比を増加させることができる。
【００３４】
図１ｄに示すように、全体構造上に誘電体膜１７を形成した後、第２導電層１８を形成する。そして、コントロールゲートマスクを用いたリソグラフィー工程およびエッチング工程によって第２導電層１８からトンネル酸化膜１２までの所定の領域をエッチングし、フローティングゲートとコントロールゲートが積層されたゲートを形成する。ここで、第１導電層１３はフローティングゲートとして作用し、第２導電層１８はコントロールゲートとして作用する。
【００３５】
前記の実施例では、セル領域の工程のみを例として説明したが、誘電体膜と第１導電層との接触面積を増大させるために、セル領域だけでなく、周辺回路領域の素子分離膜を所定の厚さエッチングする。ところが、セル領域のトンネル酸化膜より厚く形成される高電圧トランジスタ領域のゲート酸化膜に損傷を与えない範囲内で素子分膜のエッチング工程が行われるため、誘電体膜と第１導電層との接触面積を増やすのに限界がある。したがって、本発明の他の実施例では、高電圧トランジスタ領域のゲート酸化膜の厚さによる誘電体膜と第１導電層との接触面積が制限されることを解決する方法を提示する。
【００３６】
〔第２実施例〕
図２ａ〜図２ｅは、本発明の第２実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【００３７】
図２ａに示すように、セル領域Ａと高電圧トランジスタ領域Ｂなどが確定された半導体基板２１を提供する。
【００３８】
セル領域Ａの半導体基板２１の上部にトンネル酸化膜２２Ａが形成され、高電圧トランジスタ領域Ｂの半導体基板２１の上部にトンネル酸化膜２２Ａより厚くゲート酸化膜２２Ｂが形成される。
【００３９】
ここで、トンネル酸化膜２２Ａは７０〜９０Åの厚さに形成し、ゲート酸化膜２２Ｂは３５０〜４００Åの厚さに形成する。全体構造上に第１導電層２３およびハードマスク膜２４を形成する。第１導電層２３はアンドープトポリシリコン膜およびドープトポリシリコン膜を積層して７００〜１４００Åの厚さに形成するが、アンドープトポリシリコン膜が第１導電層２３の１／２以下の厚さに形成されるようにする。一方、第１導電層２３は、シングルレベルセルに適用される場合には１０００〜１５００Åの厚さに形成し、マルチレベルセルに適用される場合には７００〜１０００Åの厚さに形成する。また、ハードマスク膜２４は、好ましくは窒化膜を用いて形成する。
【００４０】
そして、アクティブ領域とフィールド領域を確定するための素子分離マスクを用いたリソグラフィー工程およびエッチング工程によってハードマスク膜２４をパターニングする。パターニングされたハードマスク膜２４をエッチングマスクとして第１導電層２３、トンネル酸化膜２２Ａおよび半導体基板２１を所定の深さにエッチングしてトレンチ２５を形成する。
【００４１】
この際、高電圧トランジスタ領域Ｂにおいても同一の工程によってトレンチ２５が形成される。その後、トレンチ２５が埋め込まれるように全体構造上に絶縁膜２６を形成する。
【００４２】
ハードマスク膜２４が露出されるように絶縁膜２６を研磨した後、図２ｂに示すように、リン酸などを用いてハードマスク膜２４を除去する。これにより、トレンチ２５内に絶縁膜２６が埋め込まれた素子分離膜２６Ａが形成される。
【００４３】
図２ｃに示すように、全体構造上に感光膜２７を形成した後、高電圧トランジスタ領域Ｂにのみ残留するように感光膜２７をパターニングする。高電圧トランジスタ領域Ｂにのみ感光膜２７が残留した状態でＢＯＥなどを用いたウェットエッチング工程によってセル領域Ａの素子分離膜２６Ａを所定の深さにエッチングしてＥＦＨを調節する。
【００４４】
図２ｄに示すように、高電圧トランジスタ領域Ｂに形成された感光膜２７を除去した後、洗浄工程を行う。洗浄工程によってセル領域Ａと高電圧トランジスタ領域Ｂの素子分離膜２６Ａが所定の厚さにエッチングされる。洗浄工程によって素子分離膜２６Ａがエッチングされる厚さを最終ＥＦＨとして設定する。この際、好ましくは、セル領域Ａのトンネル酸化膜２２Ａが露出されないように素子分離膜２６Ａのエッチング厚さを調節する。
【００４５】
図２ｅに示すように、全体構造上に誘電体膜２８を形成した後、第２導電層２９を形成する。そして、コントロールゲートマスクを用いたリソグラフィー工程およびエッチング工程によってセル領域Ａの第２導電層２９からトンネル酸化膜２２Ａまでの所定の領域をエッチングすると同時に、高電圧トランジスタ領域Ｂの第２導電層２９からゲート酸化膜２２Ｂまでの所定の領域をエッチングして、フローティングゲートとコントロールゲートが積層されたセルゲートおよび高電圧トランジスタゲートを形成する。
【００４６】
〔第３実施例〕
図３ａ〜図３ｅは本発明の第３実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【００４７】
図３ａに示すように、セル領域Ａおよび高電圧トランジスタ領域Ｂが確定された半導体基板３１を提供する。高電圧トランジスタ領域Ｂの半導体基板３１を所定の深さエッチングするが、セル領域Ａに形成されるトンネル酸化膜の厚さと高電圧トランジスタ領域Ｂに形成されるゲート酸化膜の厚さを考慮してエッチング深さを決定する。例えば、セル領域Ａにトンネル酸化膜が７０〜９０Åの厚さに形成され、高電圧トランジスタ領域にゲート酸化膜が３５０〜４００Åの厚さに形成されると、２６０〜３００Åの深さに半導体基板３１をエッチングする。
【００４８】
図３ｂに示すように、酸化工程を行ってセル領域Ａの半導体基板３１上にトンネル酸化膜３２Ａを形成し、高電圧トランジスタ領域Ｂの半導体基板３１上にゲート酸化膜３２Ｂを形成する。
【００４９】
この際、高電圧トランジスタ領域Ｂの半導体基板３１がエッチングされた状態で酸化工程が行われるので、セル領域Ａのトンネル酸化膜３２Ａと高電圧トランジスタ領域Ｂのゲート酸化膜３２Ｂは、半導体基板３１の表面から同じ高さとして形成される。したがって、セル領域Ａと高電圧トランジスタ領域Ｂとの段差が発生しない。
【００５０】
その後、全体構造上に第１導電層３３およびハードマスク膜３４を形成する。第１導電層３３は、アンドープトポリシリコン膜およびドープトポリシリコン膜を積層して７００〜１５００Åの厚さに形成するが、アンドープトポリシリコン膜が第１導電層３３の１／２以下の厚さに形成されるようにする。
【００５１】
一方、第１導電層３３は、シングルレベルセルに適用される場合には１０００〜１５００Åの厚さに形成し、マルチレベルセルに適用される場合には７００〜１０００Åの厚さに形成する。
【００５２】
また、ハードマスク膜３４は、好ましくは窒化膜を用いて形成する。そして、アクティブ領域とフィールド領域を確定するための素子分離マスクを用いたリソグラフィー工程およびエッチング工程によってハードマスク膜３４をパターニングする。
【００５３】
パターニングされたハードマスク膜３４をエッチングマスクとして第１導電層３３、トンネル酸化膜３２Ａおよび半導体基板３１を所定の深さにエッチングしてトレンチ３５を形成する。この際、高電圧トランジスタ領域Ｂにおいても同一の工程によってトレンチ３５が形成される。その後、トレンチ３５が埋め込まれるように全体構造上に絶縁膜３６を形成する。
【００５４】
図３ｃに示すように、ハードマスク膜３４が露出するように絶縁膜３６を研磨した後、リン酸などを用いてハードマスク膜３４を除去する。これにより、トレンチ３５内に絶縁膜３６が埋め込まれた素子分離膜３６Ａが形成される。
【００５５】
図３ｄに示すように、ＢＯＥなどを用いたウェットエッチング工程によってセル領域Ａと高電圧トランジスタ領域Ｂの素子分離膜３６Ａを所定の深さにエッチングしてＥＦＨを調節する。
【００５６】
図３ｅに示すように、全体構造上に誘電体膜３７を形成した後、第２導電層３８を形成する。そして、コントロールゲートマスクを用いたリソグラフィー工程およびエッチング工程によってセル領域Ａの第２導電層３８からトンネル酸化膜３２Ａまでの所定の領域をエッチングすると同時に、高電圧トランジスタ領域Ｂの第２導電層３８からゲート酸化膜３２Ｂまでの所定の領域をエッチングして、フローティングゲートとコントロールゲートが積層されたセルゲートおよび高電圧トランジスタゲートを形成する。
【００５７】
前記の実施例において、第１導電層、トンネル酸化膜および半導体基板が整列されているため、ＥＦＨを調節するために素子分離膜をエッチングする過程でトンネル酸化膜および半導体基板が露出して損傷することもある。また、第１導電層の側面が露出した状態で素子分離膜がエッチングされるため、第１導電層も損傷するおそれがある。したがって、第１導電層の側壁に導電層スペーサを形成した後、素子分離膜をさらにエッチングすると、前記の問題を予め防止することができる。次に、これについて図４ａ〜図４ｅを用いて説明する。
【００５８】
〔第４実施例〕
図４ａ〜図４ｅは、本発明の第４実施例に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【００５９】
図４ａに示すように、半導体基板４１の上部にトンネル酸化膜４２、第１導電層４３およびハードマスク膜４４を順次形成する。
【００６０】
第１導電層４３は、アンドープトポリシリコン膜を用いて７００〜１５００Åの厚さに形成するが、シングルレベルセルに適用される場合には１０００〜１５００Åの厚さに形成し、マルチレベルセルに適用される場合には７００〜１０００Åの厚さに形成する。
【００６１】
また、ハードマスク膜４４は、好ましくは窒化膜を用いて形成する。そして、アクティブ領域とフィールド領域を確定するための素子分離マスクを用いたリソグラフィー工程およびエッチング工程によってハードマスク４４をパターニングする。
【００６２】
パターニングされたハードマスク膜４４をエッチングマスクとして第１導電層４３、トンネル酸化膜４２および半導体基板４１を所定の深さにエッチングしてトレンチ４５を形成する。トレンチ４５が形成されると同時に、第１導電層４３がパターニングされてフローティングゲートパターンが確定される。
【００６３】
すなわち、素子分離膜を形成するためのトレンチとフローティングゲートパターンが並んだ方向に確定される。その後、トレンチ４５が埋め込まれるように全体構造上部に絶縁膜４６を形成する。
【００６４】
図４ｂに示すように、ハードマスク膜４４が露出するように絶縁膜４６を研磨した後、リン酸などを用いてハードマスク膜４４を除去する。これにより、トレンチ４５内に絶縁膜４６が埋め込まれた素子分離膜４６Ａが形成される。そして、ＢＯＥなどを用いたウェットエッチング工程によって素子分離膜４６Ａを所定の深さにエッチングして有効素子分離膜の高さ(Effective Field  oxideHeight;ＥＦＨ)を調節する。
【００６５】
図４ｃに示すように、全体構造上に導電層を形成した後、全面エッチングして第１導電層４３の側壁に導電層スペーサ４７を形成する。ここで、導電層スペーサ４７は、隣接セル間の干渉効果に影響を及ぼさない最小限の厚さに形成し、ドープトポリシリコン膜を用いて形成する。好ましくは、導電層スペーサ４７は、セル間の間隔の１／２の厚さに形成し、１Ｅ１５〜２Ｅ１５ｉｏｎｓ／ｃｍ２以上のドーピング濃度を持つように形成する。
【００６６】
図４ｄに示すように、第１導電層４３の側壁に導電層スペーサ４７が形成された状態で洗浄工程を行って素子分離膜４６Ａをさらに深くエッチングする。
【００６７】
図４ｅに示すように、全体構造上に誘電体膜４８を形成した後、第２導電層４９を形成する。そして、コントロールゲートマスクを用いたリソグラフィー工程およびエッチング工程によって第２導電層４９からトンネル酸化膜４２までの所定の領域をエッチングし、フローティングゲートとコントロールゲートとが積層されたセルゲートを形成する。
【図面の簡単な説明】
【００６８】
【図１ａ】第１実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図１ｂ】第１実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図１ｃ】第１実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図１ｄ】第１実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図２ａ】第２実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図２ｂ】第２実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図２ｃ】第２実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図２ｄ】第２実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図２ｅ】第２実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図３ａ】第３実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図３ｂ】第３実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図３ｃ】第３実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図３ｄ】第３実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図３ｅ】第３実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図４ａ】第４実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図４ｂ】第４実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図４ｃ】第４実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図４ｄ】第４実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【図４ｅ】第４実施例に係るフラッシュメモリ素子の製造方法の説明図である。
【符号の説明】
【００６９】
Ａ…セル領域，Ｂ…高電圧トランジスタ領域，１１、２１、３１および４１…半導体基板，１２、２２Ａ、３２Ａおよび４２…トンネル酸化膜，１３、２３、３３および４３  …第１導電層，１４、２４、３４および４４…ハードマスク膜，１５、２５、３５および４５…トレンチ，１６、２６、３６および４６…絶縁膜，１６Ａ、２６Ａ、３６Ａおよび４６Ａ…素子分離膜，１７、２８、３７および４７…誘電体膜，１８、２９、３８および４９…第２導電層，２２Ｂおよび３２Ｂ…ゲート酸化膜，４８…導電層スペーサ
【図１ａ】
2007180482.tif 000003
【図１ｂ】
2007180482.tif 000004
【図１ｃ】
2007180482.tif 000005
【図１ｄ】
2007180482.tif 000006
【図２ａ】
2007180482.tif 000007
【図２ｂ】
2007180482.tif 000008
【図２ｃ】
2007180482.tif 000009
【図２ｄ】
2007180482.tif 000010
【図２ｅ】
2007180482.tif 000011
【図３ａ】
2007180482.tif 000012
【図３ｂ】
2007180482.tif 000013
【図３ｃ】
2007180482.tif 000014
【図３ｄ】
2007180482.tif 000015
【図３ｅ】
2007180482.tif 000016
【図４ａ】
2007180482.tif 000017
【図４ｂ】
2007180482.tif 000018
【図４ｃ】
2007180482.tif 000019
【図４ｄ】
2007180482.tif 000020
【図４ｅ】
2007180482.tif 000021