(57)【要約】【課題】  暗電流の増加やコストアップ等を招くことなく、入力ポートからＶＤＤ端子に加えられるサージ電圧を取り除く。【解決手段】  安定化電源回路（１）を介してバッテリ電圧（＋Ｂ）が加えられる車載用電装品（２）の電源端子（ＶＤＤ）とグランドとの間に挿入される電源保護回路（３０）であって、前記電源端子と前記グランドとの間に直列接続された負荷抵抗（３２）及びスイッチ手段（Ｑ１）と、前記スイッチ手段をオンオフ制御する制御手段（３１）とを備え、前記制御手段は、前記電源端子の電圧が所定の電位を超えて上昇したときに前記スイッチ手段をオン状態に制御する。【選択図】  図１
2007312460.tif 000002
【特許請求の範囲】
【請求項１】
安定化電源回路を介してバッテリ電圧が加えられる車載用電装品の電源端子とグランドとの間に挿入される電源保護回路であって、
前記電源端子と前記グランドとの間に直列接続された負荷抵抗及びスイッチ手段と、前記スイッチ手段をオンオフ制御する制御手段とを備え、
前記制御手段は、前記電源端子の電圧が所定の電位を超えて上昇したときに前記スイッチ手段をオン状態に制御することを特徴とする電源保護回路。
【請求項２】
安定化電源回路を介してバッテリ電圧が加えられる車載用電装品の電源端子とグランドとの間に挿入される電源保護回路であって、
前記電源端子と前記グランドとの間に直列接続された負荷抵抗及びスイッチ手段と、前記スイッチ手段をオンオフ制御する制御手段とを備え、
前記制御手段は、前記車載用電装品の内部に実装された判定部を含み、
該判定部は、前記電源端子の電圧が所定の電位を超えて上昇したときに前記スイッチ手段をオン状態に制御する制御信号を発生することを特徴とする電源保護回路。
【請求項３】
安定化電源回路を介してバッテリ電圧が加えられる車載用電装品の電源端子とグランドとの間に挿入される電源保護回路であって、
前記電源端子の電圧上昇を検出する検出手段と、
前記検出手段によって前記電源端子の電圧上昇が検出されたときに前記車載用電装品を待機モードから通常モードへと復帰させる制御信号を発生する信号発生手段と
を備えたことを特徴とする電源保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源保護回路に関し、とりわけ、車載用電装品におけるサージ電圧対策のための電源保護回路に関する。
【背景技術】
【０００２】
一般的に車載用電装品は、車両という過酷な環境で用いられることに加え、モータやリレー等の誘導性負荷で発生する瞬時的な高電圧（以下、サージ電圧という）にも晒されるため、電源電圧（特にサージ電圧）の保護対策が欠かせない。
【０００３】
図１３は、車載用電装品の電源保護回路の一従来例を示す構成図である。この図において、バッテリ電圧（以下、＋Ｂ電圧という）は、安定化電源回路１を介して車載用電装品（ここでは、ＣＰＵ２）の電源端子（以下、ＶＤＤ端子という）に加えられている。安定化電源回路１の出力には、大容量のバイパスコンデンサ３とパワーオンリセット回路４が接続されており、パワーオンリセット回路４は、電源投入時（＋Ｂ電圧の立ち上がり時）にリセット信号を発生してＣＰＵ２のＲＥＳＥＴ端子に供給する。ＣＰＵ２は、このリセット信号に応答して、内部状態を初期化（レジスタの初期化やプログラムカウンタの初期化等）する。
【０００４】
ここで、ＣＰＵ２の入力ポートＩ1、Ｉ2、Ｉ3、・・・・は、バッテリ対応ポートとなっており、各々の入力ポートＩ1、Ｉ2、Ｉ3、・・・・は、抵抗５〜７とスイッチ８〜１０を介して＋Ｂに接続されていると共に、抵抗１１〜１３を通してグランドに落とされている。
【０００５】
＋Ｂ電圧にサージ電圧が重畳している場合を考える。この場合、＋Ｂ電圧→電源安定化回路１→ＣＰＵ２のＶＤＤ端子の経路においては、電源安定化回路１の働きによってサージ電圧が取り除かれるため、ＶＤＤ端子の印加電圧がＣＰＵ２の絶対最大定格を超えることはない。
【０００６】
しかし、図示のとおり、ＣＰＵ２の入力ポートＩ1、Ｉ2、Ｉ3、・・・・がスイッチ８〜１０を介して＋Ｂに接続されているため、例えば、スイッチ８がオンになると、このスイッチ８を通して、入力ポートＩ1→ＣＰＵ２の内部インピーダンス（便宜的にダイオード１４で示す）→ＶＤＤ端子の経路１５を経て＋Ｂ電圧が供給されることになる。そして、この経路１５には電源安定化回路１が介在していないため、＋Ｂ電圧に重畳したサージ電圧がそのまま残ってしまい、結局、サージ電圧の大きさによってはＶＤＤ端子の印加電圧がＣＰＵ２の絶対最大定格を超えることがあり、ＣＰＵ２が破壊されてしまうという問題点がある。
【０００７】
この対策としては、（１）ＶＤＤ端子とグランド間に定電圧素子（例えば、ツェナダイオード１６）を入れる、（２）ＶＤＤ端子とグランド間にダミーの負荷抵抗１７を入れる、（３）入力ポートＩ1、Ｉ2、Ｉ3、・・・・の各々に定電圧素子（例えば、ツェナダイオード１８〜２０）を入れる、などが考えられるが、（１）の対策では、サージ電圧によってツェナダイオード１６が破損することがある、（２）の対策では、負荷抵抗１７に常に電流（暗電流）が流れるため、消費電力が増える、（３）の対策では、入力ポートの数だけツェナダイオード１８〜２０が必要となり、コストアップを招く、という不都合がある。
【０００８】
図１４は、下記の特許文献１に記載されている電源保護回路の構成図である。この電源保護回路２１は、ダイオード２２、２３と、ツェナダイオード２４と、抵抗２５〜２７と、トランジスタ２８とを備えている。入力端子ＩＮに加えられた電圧が上昇すると、ツェナダイオード２４がオンしてトランジスタ２８がオンになり、出力端子ＯＵＴとグランド間を、抵抗２７とトランジスタ２８とを介して導通することにより、出力端子ＯＵＴの電圧上昇を抑制する。
【０００９】
【特許文献１】特開平１０−２０１２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図１４の電源保護回路２１にあっては、入力端子ＩＮに加えられた電圧上昇には対応できるものの、逆方向から出力端子ＯＵＴに加えられた電圧の上昇には対応できないという欠点を持っている。これは、出力端子ＯＵＴに加えられた電圧が上昇しても、その上昇分が入出力端子ＩＮ−ＯＵＴ間に入れられたダイオード２２によって阻止されてしまうからである。
【００１１】
したがって、図１４の電源保護回路２１を、図１３の構成に適用したとしても、経路１５を介して入力ポートＩ1、Ｉ2、Ｉ3、・・・・からＶＤＤ端子に加えられるサージ電圧を取り除くことができない。
【００１２】
そこで本発明は、暗電流の増加やコストアップ等を招くことなく、入力ポートからＶＤＤ端子に加えられるサージ電圧を取り除くことができる電源保護回路を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明に係る電源保護回路は、安定化電源回路を介してバッテリ電圧が加えられる車載用電装品の電源端子とグランドとの間に挿入される電源保護回路であって、前記電源端子と前記グランドとの間に直列接続された負荷抵抗及びスイッチ手段と、前記スイッチ手段をオンオフ制御する制御手段とを備え、前記制御手段は、前記電源端子の電圧が所定の電位を超えて上昇したときに前記スイッチ手段をオン状態に制御することを特徴とする。
又は、本発明に係る電源保護回路は、安定化電源回路を介してバッテリ電圧が加えられる車載用電装品の電源端子とグランドとの間に挿入される電源保護回路であって、前記電源端子と前記グランドとの間に直列接続された負荷抵抗及びスイッチ手段と、前記スイッチ手段をオンオフ制御する制御手段とを備え、前記制御手段は、前記車載用電装品の内部に実装された判定部を含み、該判定部は、前記電源端子の電圧が所定の電位を超えて上昇したときに前記スイッチ手段をオン状態に制御する制御信号を発生することを特徴とする。
又は、本発明に係る電源保護回路は、安定化電源回路を介してバッテリ電圧が加えられる車載用電装品の電源端子とグランドとの間に挿入される電源保護回路であって、前記電源端子の電圧上昇を検出する検出手段と、前記検出手段によって前記電源端子の電圧上昇が検出されたときに前記車載用電装品を待機モードから通常モードへと復帰させる制御信号を発生する信号発生手段とを備えたことを特徴とする。
スイッチ手段は、例えば、トランジスタで構成することができる。また、電源端子の電圧が所定の電位を超えて上昇したときとは、前記車載用電装品の破壊又はそのおそれがある高い電圧への上昇を意味し、かかる高い電圧の一例は電源電圧に重畳されたサージ電圧である。
【発明の効果】
【００１４】
本発明では、電源端子の電圧が所定の電位を超えて上昇したときにスイッチ手段がオン状態に制御されるので、負荷抵抗を通して電源端子の電圧をグランドに逃がし、サージ電圧を抑制することができる。
また、電源端子の電圧が所定の電位を超えて上昇していないときには、スイッチ手段がオフ状態に制御されるので、負荷抵抗を流れる電流（暗電流）をゼロにして電力消費の悪化を招かない。
また、安定化電源回路の数は一つの車載用電装品につき１個で済むので、コストアップを招かない。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の説明における様々な細部の特定ないし実例および数値や文字列その他の記号の例示は、本発明の思想を明瞭にするための、あくまでも参考であって、それらのすべてまたは一部によって本発明の思想が限定されないことは明らかである。また、周知の手法、周知の手順、周知のアーキテクチャおよび周知の回路構成等（以下「周知事項」）についてはその細部にわたる説明を避けるが、これも説明を簡潔にするためであって、これら周知事項のすべてまたは一部を意図的に排除するものではない。かかる周知事項は本発明の出願時点で当業者の知り得るところであるので、以下の説明に当然含まれている。
【００１６】
図１は、実施形態の全体構成図である。この図において、先に説明した図１３との相違箇所は、ＣＰＵ２の電源端子（ＶＤＤ端子）とグランドとの間に電源保護回路３０が設けられている点にある。
【００１７】
すなわち、この実施形態においても、安定化電源回路１を介して車載用電装品（ここでは、ＣＰＵ２）のＶＤＤ端子にバッテリ電圧（＋Ｂ電圧）が加えられていると共に、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）に、大容量のバイパスコンデンサ３とパワーオンリセット回路４が接続されているが、この実施形態では、それらに加えて、さらに、ＣＰＵ２のＶＤＤ端子とグランドとの間に電源保護回路３０が設けられている点で相違する。
【００１８】
パワーオンリセット回路４は、電源投入時（＋Ｂ電圧の立ち上がり時）にリセット信号を発生してＣＰＵ２のＲＥＳＥＴ端子に供給するためのものであり、ＣＰＵ２は、このリセット信号に応答して、内部状態を初期化（レジスタの初期化やプログラムカウンタの初期化）する。
【００１９】
また、ＣＰＵ２の入力ポートＩ1、Ｉ2、Ｉ3、・・・・は、バッテリ対応ポートとなっており、各々の入力ポートＩ1、Ｉ2、Ｉ3、・・・・は、抵抗５〜７とスイッチ８〜１０を介して＋Ｂに接続されていると共に、抵抗１１〜１３を通してグランドに落とされている。
【００２０】
電源保護回路３０は、電圧検出部３１と、ダミーの負荷抵抗３２と、トランジスタＱ１とを備える。電圧検出部３１は、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧をモニタし、その電圧が所定の電位を超えて上昇したときにトランジスタＱ１をオンさせる。トランジスタＱ１のコレクタは負荷抵抗３２を介して安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）に接続されており、トランジスタＱ１のエミッタはグランドに接続されている。
【００２１】
したがって、このような構成を有する電源保護回路３０にあっては、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧が所定の電位を超えていない場合には、トランジスタＱ１がオフ状態にあるので回路動作上何らの影響も与えないが、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧が所定の電位を超えて上昇した場合には、トランジスタＱ１がオンになるので、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）とグランドの間を負荷抵抗３２を通して接続することができる。
【００２２】
ここで、例えば、スイッチ８がオンになった場合を想定する。この場合、もし、＋Ｂ電圧にサージ電圧が重畳していると、スイッチ８を通して、入力ポートＩ1→ＣＰＵ２の内部インピーダンス（便宜的にダイオード１４で示す）→ＶＤＤ端子の経路１５を経て、サージ電圧を含む＋Ｂ電圧が供給されることになるが、本実施形態では、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）とグランドとの間に電源保護回路３０が設けられているので、この電源保護回路３０の働きにより、サージ電圧を抑制することができる。
【００２３】
すなわち、サージ電圧に伴うＶＤＤ端子の電圧上昇が電圧検出部３１によって検出されると、トランジスタＱ１がオンになり、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）→負荷抵抗３２→トランジスタＱ１のコレクタ→トランジスタＱ１のエミッタ→グランドに至る経路３３が形成されるので、この経路３３を通して＋Ｂ電圧が消費され、サージ電圧を抑制することができるのである。
【００２４】
ここで、負荷抵抗３２の抵抗値を「Ｒ」とするとき、この抵抗値Ｒは、「電源回路に負担を掛けない抵抗値＜Ｒ＜ＣＰＵ２が破損する電圧となる抵抗値」、且つ、「負荷抵抗３２の損失電力＜負荷抵抗３２の損失電力規格」を満たすように設定する。以下は具体的な１つの設定例である。
【００２５】
（Ａ）電源回路に負担をかけない抵抗値：
例えば、電源回路が流せる定常電流の最小値を８０ｍＡとし、ＣＰＵ２がスタンバイ（低消費電流モード）中の回路消費電流を５ｍＡとしたとき、電源回路に負担を掛けない電流値は、「８０ｍＡ−５ｍＡ＝７５ｍＡ」となる。この電流値（７５ｍＡ）から電源回路に負担を掛けない抵抗値を求めると、「ＣＰＵ２の絶対最大定格（６Ｖ）÷電源回路に負担を掛けない電流値（７５ｍＡ）＝８０Ω」となる。
【００２６】
（Ｂ）ＣＰＵ２が破損する電圧となる抵抗値：
次に、ＣＰＵ２の絶対最大定格を６Ｖ（絶対最大定格とは、それ以上の電圧をＣＰＵ２に印加するとＣＰＵ２が破壊する可能性がある電圧のこと）とし、入力スイッチ側の合成抵抗を２３５０Ω（入力保護抵抗４７ｋΩ、入力が２０本と仮定した場合：４７ｋΩ÷２０）とし、サージ電圧の電圧を１１０Ｖ（ＪＡＳＯ
Ｄ００１−９４ 過渡電圧試験Ａ−２）としたときに、ＣＰＵ２が破損する電圧となる抵抗値を求めると、「（２３５０Ω×６Ｖ）÷（１１０Ｖ−６Ｖ）＝１３５．５Ω」が得られる。
【００２７】
以上の（Ａ）、（Ｂ）の計算結果より、負荷抵抗３２の抵抗値Ｒの範囲は、「８０Ω＜Ｒ＜１３５．５Ω」となる。したがって、負荷抵抗３２の抵抗値Ｒは、８０Ω〜１３５．５Ωの範囲から選択すればよく、要するに、８０Ωを超え且つ１３５．５Ω未満であればよいことが分かる。
【００２８】
（Ｃ）負荷抵抗３２の損失電力：
一般的にチップ抵抗の損失電力規格は０．５Ｗ、０．２５Ｗ、０．１２５Ｗ・・・・であり、損失電力規格が小さい程、形状も小さくなる。このため、生産性を考慮して、できるだけ小さい形状を選択し、かつ、抵抗Ｒの要件を満たす値を選定する必要がある。
【００２９】
負荷抵抗３２の下限値（８０Ω）及び上限値（１３５．５Ω）にて、負荷抵抗３２の損失電力を求めると、下限値（８０Ω）では、「（６Ｖ÷８０Ω）×６Ｖ＝０．４５Ｗ」となり、上限値（１３５．５Ω）では、「（６Ｖ÷１３５．５Ω）×６Ｖ＝０．２６Ｗ」となるので、損失電力規格は必然的に０．５Ｗの選択となる。
【００３０】
負荷抵抗３２の抵抗値Ｒは、上記のとおり、８０Ωを超え且つ１３５．５Ω未満であればよいが、公称抵抗値のＥ２４シリーズより、Ｒ＝１１０Ωとすると、結局、負荷抵抗３２は、「１１０Ω、０．５Ｗのチップ抵抗」となる。
【００３１】
図２は、電源保護回路３０の一例構成図である。この図において、電圧検出部３１は、ツェナダイオード３１ａと二つの抵抗３１ｂ、３１ｃとの直列回路で構成されており、抵抗３１ｃの両端をトランジスタＱ１のベース−エミッタ間に接続している。
【００３２】
ツェナダイオード３１ａは、逆方向電圧が所定電位（降伏電圧Ｖｚ）を超えたときにほぼ導通状態となる定電圧ダイオードである。したがって、電圧検出部３１は、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧が、この降伏電圧Ｖｚを超えて上昇したときに、ツェナダイオード３１ａを導通状態にして二つの抵抗３１ｂ、３１ｃに電流を流すことにより、抵抗３１ｃの両端電圧でトランジスタＱ１をオン状態にさせることができる。
【００３３】
図３は、電源保護回路３０の動作波形図、図４は、電源保護回路３０の動作フローチャートを示す図である。図３において、＋Ｂ電圧は、通常は所定電位（典型的には＋１２Ｖ）であるが、サージ電圧が重畳すると瞬時的に大きな電位上昇を示し、それに伴って、ＣＰＵ２のＶＤＤ端子の電位も上昇する。このとき、ＣＰＵ２のＶＤＤ端子の電位上昇がＣＰＵ２の絶対最大定格（例えば、６Ｖ）を超えてしまうと、ＣＰＵ２が破壊し又はそのおそれが高くなるという大きな問題に発展する。
【００３４】
本実施形態の電源保護回路３０においては、図４に示すように、ＣＰＵ２のＶＤＤ端子の電位上昇を電圧検出部３１で検出すると（ステップＳ１）、トランジスタＱ１をオン状態にし（ステップＳ２）、負荷抵抗３２を通してサージ電圧を逃がし、その後、ＣＰＵ２のＶＤＤ端子の電位下降を電圧検出部３１で検出すると（ステップＳ３）、トランジスタＱ１をオフ状態に復帰（ステップＳ４）するので、ＣＰＵ２のＶＤＤ端子の電位上昇がＣＰＵ２の絶対最大定格（例えば、６Ｖ）を超えてしまうことがなく、したがって、ＣＰＵ２が破壊し又はそのおそれが高くなるという問題を回避できる。
【００３５】
また、本実施形態の電源保護回路３０においては、ＣＰＵ２のＶＤＤ端子の電位が上昇していないときには、トランジスタＱ１をオフ状態に維持するので、負荷抵抗３２を通る経路３３が形成されず、したがって、暗電流が流れないので、電力消費の増加を招かない。さらに、電源保護回路３０の数は、入力ポートＩ1、Ｉ2、Ｉ3、・・・・の数にかかわらず１個で済むため、コストアップも招かない。
【００３６】
なお、上記の実施形態では、電源保護回路３０で安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧をモニタし、その電圧が所定の電位を超えて上昇したときにトランジスタＱ１をオンさせる仕組みになっているが、これに限定されない。
【００３７】
図５は、ＣＰＵ２の内部機能（Ａ／Ｄ変換機能）を利用した電源保護回路４０の構成図である。この図において、ＣＰＵ２は、Ａ／Ｄ変換器４１と判定部４２とを実装しており、電源保護回路４０は、これらのＡ／Ｄ変換器４１と判定部４２とに加えて、抵抗４３、４４、ツェナダイオード４５、抵抗４６、４７及びトランジスタＱ２を備える。抵抗４６は、図１のダミーの負荷抵抗３２に相当する。
【００３８】
Ａ／Ｄ変換器４１は、抵抗４３、４４とツェナダイオード４５で分割された安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧を取り込み、その電圧をデジタル変換して出力する。判定部４２は、Ａ／Ｄ変換器４１の出力が所定の値を超えたか否かを判定し、超えている場合に、トランジスタＱ２をオンさせるための制御信号を出力する。なお、この判定部４２は、ハードロジックで構成されたものであってもよいし、ソフトウェアで構成されたものであってもよい。
【００３９】
図６は、電源保護回路４０の動作波形図、図７は、電源保護回路４０の動作フローチャートを示す図である。図６において、＋Ｂ電圧は、通常は所定電位（典型的には＋１２Ｖ）であるが、サージ電圧が重畳すると瞬時的に大きな電位上昇を示し、それに伴って、ＣＰＵ２のＶＤＤ端子の電位も上昇する。このとき、ＣＰＵ２のＶＤＤ端子の電位上昇がＣＰＵ２の絶対最大定格（例えば、６Ｖ）を超えてしまうと、ＣＰＵ２が破壊し又はそのおそれが高くなるという大きな問題に発展する。
【００４０】
本実施形態の電源保護回路４０においては、図７に示すように、Ａ／Ｄ変換器４１の出力を判定部４２で読み込み（ステップＳ１１）、ＣＰＵ２のＶＤＤ端子の電位上昇を判定部４２で検出すると（ステップＳ１２）、トランジスタＱ２をオン状態にし（ステップＳ１３）、負荷抵抗４６を通してサージ電圧を逃がし、その後、Ａ／Ｄ変換器４１の出力を判定部４２で読み込み（ステップＳ１４）、ＣＰＵ２のＶＤＤ端子の電位下降を判定部４２で検出すると（ステップＳ１５）、トランジスタＱ１をオフ状態に復帰（ステップＳ１６）するので、ＣＰＵ２のＶＤＤ端子の電位上昇がＣＰＵ２の絶対最大定格（例えば、６Ｖ）を超えてしまうことがなく、したがって、ＣＰＵ２が破壊し又はそのおそれが高くなるという問題を回避できる。
【００４１】
図８は、ＣＰＵ２の内部機能（割込機能）を利用した電源保護回路５０の構成図である。この図において、電源保護回路５０は、安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧上昇を検出する電圧検出部５１と、電圧検出部５１で安定化電源回路１の出力（ＣＰＵ２のＶＤＤ端子）の電圧上昇を検出したときに割込信号を発生して、その割込信号をＣＰＵ２のＩＮＴ端子に加える割込信号発生部５２とを備える。
【００４２】
ＣＰＵ２は、ＩＮＴ端子に割込信号が加えられると、待機モード（低消費電流モード）から通常モードに復帰するようにプログラムされており、待機モードよりも大きな電流を消費するようになっている。つまり、ＣＰＵ２それ自体をダミーの負荷抵抗（図１の負荷抵抗３２や図５の負荷抵抗４６を参照）として利用する仕組みになっている。
【００４３】
図９は、電源保護回路５０の動作波形図、図１０は、電源保護回路５０の動作フローチャートを示す図である。図９において、＋Ｂ電圧は、通常は所定電位（典型的には＋１２Ｖ）であるが、サージ電圧が重畳すると瞬時的に大きな電位上昇を示し、それに伴って、ＣＰＵ２のＶＤＤ端子の電位も上昇する。このとき、ＣＰＵ２のＶＤＤ端子の電位上昇がＣＰＵ２の絶対最大定格（例えば、６Ｖ）を超えてしまうと、ＣＰＵ２が破壊し又はそのおそれが高くなるという大きな問題に発展する。
【００４４】
本実施形態の電源保護回路５０においては、図１０に示すように、電圧検出部５１でＣＰＵ２のＶＤＤ端子の電位上昇を検出すると（ステップＳ２１）、割込信号発生部５２で割込信号を発生してＣＰＵ２のＩＮＴ端子に印加し（ステップＳ２２）、ＣＰＵ２を低消費電流モードから通常モードに復帰させ（ステップＳ２３）、その後、電圧検出部５１でＣＰＵ２のＶＤＤ端子の電位下降を検出すると（ステップＳ２４）、割込信号の発生を停止して（ステップＳ２５）、ＣＰＵ２を低消費電流モードへ移行させる（ステップＳ２６）。
【００４５】
このように、本実施形態によれば、ＣＰＵ２のＶＤＤ端子の電位上昇を検出すると、割込信号を発生してＣＰＵ２を低消費電流モードから通常モードに復帰させることができ、その大きな消費電流によってサージ電圧を抑制することができるから、ＣＰＵ２が破壊し又はそのおそれが高くなるという問題を回避できる。加えて、この実施形態では、ＣＰＵ２それ自体をダミーの負荷抵抗として利用する仕組みになっているので、部品点数を少なくできるという特有のメリットが得られる。
【００４６】
なお、以上の実施形態では、電源保護回路をＣＰＵ２の独立した周辺回路として構成しているが、これに限定されない。例えば、以下に示すように、パワーオンリセット回路４と一緒の周辺回路としてもよい。
【００４７】
図１１は、パワーオンリセット回路４と一緒にした周辺回路６０の一例構成図である。この図において、周辺回路６０は、パワーオンリセット回路４と、例えば、図１の電源保護回路３０とを含む。
【００４８】
図１２は、周辺回路６０の動作波形図である。この図において、電源投入時、ＶＤＤ端子の電圧は０Ｖから所定電位（例えば、＋５Ｖ）に立ち上がり、その立ち上がり過程において、パワーオンリセット回路４でリセット信号が生成される。ＳＬ１はリセット信号生成用の閾値である。一方、サージ電圧に伴ってＶＤＤ端子の電圧が上昇すると、その電圧上昇が電源保護回路３０の電圧検出部３１で検出され、電源保護回路３０のトランジスタＱ１がオンとなり、負荷抵抗３２を通してサージ電圧が逃がされる。ＳＬ２は電圧上昇検出用の閾値である。
【００４９】
このように、パワーオンリセット回路４と一緒にした周辺回路６０とした場合であっても、上記の各実施形態と同様に、サージ電圧を抑制してＣＰＵ２の破壊を回避することができることに加え、さらに、周辺回路の数を削減して回路設計のシンプル化と回路規模の縮小化を図ることができるという特有のメリットが得られる。
【図面の簡単な説明】
【００５０】
【図１】実施形態の全体構成図である。
【図２】電源保護回路３０の一例構成図である。
【図３】電源保護回路３０の動作波形図である。
【図４】電源保護回路３０の動作フローチャートを示す図である。
【図５】ＣＰＵ２の内部機能（Ａ／Ｄ変換機能）を利用した電源保護回路４０の構成図である。
【図６】電源保護回路４０の動作波形図である。
【図７】電源保護回路４０の動作フローチャートを示す図である。
【図８】ＣＰＵ２の内部機能（割込機能）を利用した電源保護回路５０の構成図である。
【図９】電源保護回路５０の動作波形図である。
【図１０】電源保護回路５０の動作フローチャートを示す図である。
【図１１】パワーオンリセット回路４と一緒にした周辺回路６０の一例構成図である。
【図１２】周辺回路６０の動作波形図である。
【図１３】車載用電装品の電源保護回路の一従来例を示す構成図である。
【図１４】特許文献１に記載されている電源保護回路の構成図である。
【符号の説明】
【００５１】
＋Ｂ  バッテリ電圧
Ｑ１  トランジスタ（スイッチ手段）
Ｑ２  トランジスタ（スイッチ手段）
ＶＤＤ  電源端子
１  安定化電源回路
２  ＣＰＵ（車載用電装品）
３０  電源保護回路
３１  電圧検出部（制御手段）
３２  負荷抵抗
４０  電源保護回路
４２  判定部
４６  負荷抵抗
５０  電源保護回路
５１  電圧検出部（検出手段）
５２  割込信号発生部（信号発生手段）
【図１】
2007312460.tif 000003
【図２】
2007312460.tif 000004
【図３】
2007312460.tif 000005
【図４】
2007312460.tif 000006
【図５】
2007312460.tif 000007
【図６】
2007312460.tif 000008
【図７】
2007312460.tif 000009
【図８】
2007312460.tif 000010
【図９】
2007312460.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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