(57)【要約】【課題】無線データ通信回路並びにそれを具備した電子キーの動作電流を低減させる。【解決手段】無線通信によって外部との間でデータの送受信を行う無線データ通信回路において、外部から受信した受信信号に含まれる読み出し用アドレスデータを取得して当該読み出し用アドレスデータが予め設定しておいた設定値と一致するか否かの照合を行うアドレスデータ取得回路と、読み出し対象のメインデータを格納するメインデータ格納回路と、前記読み出し用アドレスデータ及び前記設定値が一致した場合、前記メインデータ格納回路に格納された前記メインデータを外部へと送信すべく、前記メインデータ格納回路に格納された前記メインデータの読み出しを行うメインデータ読み出し回路と、を有する。【選択図】図１
2007312131.tif 000002
【特許請求の範囲】
【請求項１】
無線通信によって外部との間でデータの送受信を行う無線データ通信回路において、
外部から受信した受信信号に含まれる読み出し用アドレスデータを取得して当該読み出し用アドレスデータが予め設定しておいた第１の設定値と一致するか否かの照合を行うアドレスデータ取得回路と、
読み出し対象のメインデータを格納するメインデータ格納回路と、
前記第１の読み出し用アドレスデータ及び前記第１の設定値が一致した場合、前記メインデータ格納回路に格納された前記メインデータを外部へと送信すべく、前記メインデータ格納回路に格納された前記メインデータの読み出しを行うメインデータ読み出し回路と、
を有することを特徴とする無線データ通信回路。
【請求項２】
前記アドレスデータ取得回路は、
外部から受信した受信信号に含まれる書き込み用アドレスデータを取得して当該書き込み用アドレスデータが予め設定しておいた第２の設定値と一致するか否かを照合し、
前記メインデータ取得回路は、
前記受信信号に含まれる書き込み対象のメインデータを取得し、
前記メインデータ格納回路は、
前記書き込み用アドレスデータ及び前記第２の設定値が一致した場合、前記メインデータ取得回路において取得された前記メインデータを格納すること、
を特徴とする請求項１に記載の無線データ通信回路。
【請求項３】
前記メインデータ格納回路は、前記受信信号の各ビットより抽出される取り込みクロックによって、前記メインデータの各ビットを順次取り込んでいく、前記メインデータのビット数分のＤフリップフロップ素子で構成されたシフトレジスタであること、を特徴とする請求項２に記載の無線データ通信回路。
【請求項４】
前記メインデータ読み出し回路は、前記メインデータ格納回路の前記Ｄフリップフロップ素子それぞれからパラレル出力された前記メインデータを、当該メインデータのビット数分のポジティブエッジトリガーＤフリップフロップ素子で構成されるシフトレジスタによって、シフト出力すること、を特徴とする請求項２に記載の無線データ通信回路。
【請求項５】
前記メインデータ格納回路は、前記受信信号の各ビットより抽出される取り込みクロックによって、前記メインデータの各ビットを取り込んでいく不揮発性メモリであること、を特徴とする請求項２に記載の無線データ通信回路。
【請求項６】
前記メインデータの各ビットが１又は０であるかに応じてＨレベル又はＬレベルを示すビット識別信号を生成するビット識別信号生成回路と、
前記ビット識別信号のパルス幅を可変させたシフト信号を生成するシフト信号生成回路と、を有しており、
前記メインデータ格納回路は、前記取り込みクロックによって、前記シフト信号の各ビットを取り込んでいくこと、を特徴とする請求項５に記載の無線データ通信回路。
【請求項７】
電池レスの無線ＩＣタグであること、を特徴とする請求項１乃至６のいずれかに記載の無線データ通信回路。
【請求項８】
無線通信によって自動車のドアを遠隔的に施錠又は開錠するための電子キーにおいて、
外部から受信した受信信号に含まれる読み出し用アドレスデータを取得して当該読み出し用アドレスデータが予め設定しておいた第１の設定値と一致するか否かの照合を行うアドレスデータ取得回路と、
読み出し対象のメインデータを格納するメインデータ格納回路と、
前記読み出し用アドレスデータ及び前記第１の設定値が一致した場合、前記メインデータ格納回路に格納された前記メインデータを外部へと送信すべく、前記メインデータ格納回路に格納された前記メインデータの読み出しを行うメインデータ読み出し回路と、
を有することを特徴とする電子キー。
【請求項９】
前記アドレスデータ取得回路は、
外部から受信した受信信号に含まれる書き込み用アドレスデータを取得して当該書き込み用アドレスデータが予め設定しておいた第２の設定値と一致するか否かを照合し、
前記メインデータ取得回路は、
前記受信信号に含まれる書き込み対象のメインデータを取得し、
前記メインデータ格納回路は、
前記書き込み用アドレスデータ及び前記第２の設定値が一致した場合、前記メインデータ取得回路において取得された前記メインデータを格納すること、
を特徴とする請求項８に記載の電子キー。
【請求項１０】
前記メインデータ格納回路は、前記受信信号の各ビットより抽出される取り込みクロックによって、前記メインデータの各ビットを順次取り込んでいく、前記メインデータのビット数分のＤフリップフロップ素子で構成されたシフトレジスタであること、を特徴とする請求項９に記載の電子キー。
【請求項１１】
前記メインデータ読み出し回路は、前記メインデータ格納回路の前記Ｄフリップフロップ素子それぞれからパラレル出力された前記メインデータを、当該メインデータのビット数分のポジティブエッジトリガーＤフリップフロップ素子で構成されるシフトレジスタによって、シフト出力すること、を特徴とする請求項９に記載の電子キー。
【請求項１２】
前記メインデータ格納回路は、前記受信信号の各ビットより抽出される取り込みクロックによって、前記メインデータの各ビットを取り込んでいく不揮発性メモリであること、を特徴とする請求項９に記載の電子キー。
【請求項１３】
前記メインデータの各ビットが１又は０であるかに応じてＨレベル又はＬレベルを示すビット識別信号を生成するビット識別信号生成回路と、
前記ビット識別信号のパルス幅を可変させたシフト信号を生成するシフト信号生成回路と、を有しており、
前記メインデータ格納回路は、前記取り込みクロックによって、前記シフト信号の各ビットを取り込んでいくこと、を特徴とする請求項１２に記載の電子キー。
【請求項１４】
前記メインデータ格納回路と前記メインデータ読み出し回路との間に、前記メインデータ格納回路から読み出されたメインデータを所定の演算処理を行った後に前記メインデータ読み出し回路へと演算結果を転送する演算処理回路を有すること、を特徴とする請求項９に記載の電子キー。
【請求項１５】
前記演算処理回路は、前記メインデータ格納回路において前記メインデータとして格納される基礎コードをもとに、前記車両へと送信する毎に内容が変更されるローリングコードを生成すること、を特徴とする請求項１４に記載の電子キー。
【請求項１６】
電池レスの無線ＩＣタグであること、を特徴とする請求項８乃至１５のいずれかに記載の電子キー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線データ通信回路、電子キーに関する。
【背景技術】
【０００２】
無線データ通信装置は、電波を介してデジタル変復調方式（例えば、ＡＳＫ方式やＦＳＫ方式等）でデータ授受を行う装置である。一般的に、無線データ通信装置は、小型化の要請とその取り扱う処理の複雑さゆえに、各機能をソフトウェアで実現したマイクロコンピュータを設けており、当該マイクロコンピュータが、周辺回路等の装置全体の制御を統括している。例えば、マイクロコンピュータは、受信データに含まれるデータ量を示す情報と実際に受信したデータ量との照合を行い、データが正常に受信されたか否かをチェックし、その結果をＡＣＫ信号又はＮＡＣＫ信号として送り手側へ送信する、といった一連の処理を統括制御する。マイクロコンピュータは、一般的に、数ｍＡ程度の動作電流が必要となるので、無線データ通信装置は、マイクロコンピュータの動作電流に応じた内部電源（一次電池又は二次電池）を搭載する必要がある。尚、マイクロコンピュータではないロジックＩＣ（例えば、ＣＭＯＳロジックＩＣ等）は、現状、数μＡ程度の動作電流で済む。
【０００３】
図１８は、従来の無線データ通信装置の一例として、赤外線等の無線信号を用いることで自動車のドアを遠隔的に開錠又は施錠することを可能とした電子キーに設けられる無線データ通信装置５００の場合を示す。尚、無線データ通信装置５００は、所定のビット列で表される照合キー情報を登録しておき、自動車側から発信された車両送信信号を受信し、その車両送信信号に含まれるビット情報が照合キー情報と一致するか否かを判断することによってドアの開錠を制御している。
【０００４】
無線データ通信装置５００は、受信部５１０、予備検出部５１２、マイクロコンピュータ５１４、電源制御部５１６、内部電源５１８及び送信部５２０を含んで構成される（例えば、以下に示す特許文献１を参照。）。無線データ通信装置５００全体の電力消費を抑えるために、通常は、動作電流が多いマイクロコンピュータ５１４に対して内部電源５１８から電力が供給されておらず、動作電流が少ない予備検出部５１２に対して電力が供給されている。
【０００５】
自動車からは、図１９に示すデータ形式のように、これから信号が始まることを示す開始ビット及びそれに続くビット情報と、を有した車両送信信号（例えば、ＦＳＫ信号）が繰り返し送信される。受信部５１０は、外部から車両送信信号を受信し、整流及び検波した後、予備検出部５１２及びマイクロコンピュータ５１４へと送信する。予備検出部５１２では、受信部５１０から車両送信信号を受けて、その電界強度が所定の閾値α以上であるか否かが判断される。
【０００６】
車両送信信号の電界強度が閾値αよりも大きい場合、開始識別データが受信されたものとみなして電力供給開始信号を電源制御部５１６へと供給する。電源制御部５１６は、電力供給開始信号を受信すると、内部電源５１８からマイクロコンピュータ５１４への電力供給を開始させるための制御を行う。この結果、マイクロコンピュータ５１４が起動し、受信部５１０から開始識別データに続くビット情報を受信して、予め登録しておいた照合キー情報との照合処理を行う。車両送信信号に含まれるビット情報と照合キー情報のビット情報とが一致すると、マイクロコンピュータ５４１は、送信部５２０から応答信号を送信させる。自動車側ではこの応答信号を受信することでドアの開錠等の処理を行う。
【特許文献１】特開２００５−１９８１７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、近年の無線データ通信の技術的動向として、環境全体にコンピュータが存在するユビキタス社会の実現に向けての一環として、いわゆるＲＦＩＤ（Radio-Frequency Identification）技術が注目されている。尚、ＲＦＩＤ技術とは、無線ＩＣタグによって人や物を識別・管理する仕組みのことである。このＲＦＩＤ技術を採用した無線データ通信装置としては、内蔵電源を必要としない電池レス且つ非接触型の無線ＩＣタグが主に提案されており、この無線ＩＣタグに組み込まれたアンテナが専用電波を検出するとともに、その専用電波を整流することで直流電源を得て無線ＩＣタグの電源としている。
【０００８】
しかして、無線データ通信装置として電池レス型の無線ＩＣタグが今後主流となり、様々な分野に利用され始めると、マイクロコンピュータの数ｍＡ程度の動作電流が大きな問題として立ちはだかる。しかし、マイクロコンピュータの性能は年々高度化されており、その果たす役割は極めて大きいので、無線データ通信装置におけるマイクロコンピュータはやっかいな存在となっていた。
【課題を解決するための手段】
【０００９】
前述した課題を解決する主たる本発明は、無線通信によって外部との間でデータの送受信を行う無線データ通信回路において、外部から受信した受信信号に含まれる読み出し用アドレスデータを取得して当該読み出し用アドレスデータが予め設定しておいた第１の設定値と一致するか否かの照合を行うアドレスデータ取得回路と、読み出し対象のメインデータを格納するメインデータ格納回路と、前記読み出し用アドレスデータ及び前記第１の設定値が一致した場合、前記メインデータ格納回路に格納された前記メインデータを外部へと送信すべく、前記メインデータ格納回路に格納された前記メインデータの読み出しを行うメインデータ読み出し回路と、を有することとする。
【発明の効果】
【００１０】
本発明によれば、動作電流を低減させた無線データ通信回路及び電子キーを提供することができる。
【発明を実施するための最良の形態】
【００１１】
＜＜無線データ通信回路の構成＞＞
図１は、本発明の一実施形態に係る無線データ通信回路２００の全体構成を示した図である。尚、無線データ通信回路２００は、マイクロコンピュータを利用することなく、全ての機能をハードウェアのロジック回路（若しくは一部の機能をメモリとする場合も有り。）によって実現するものである。尚、マイクロコンピュータは、現状、数ｍＡ程度の動作電流を必要とする一方、ロジック回路は、現状、数μＡ程度の動作電流で済む。このため、無線データ通信回路２００は、いわゆるＲＦＩＤ（Radio-Frequency Identification）技術を支障なく採用することができ、電池レスの無線ＩＣタグ構成とすることができる。
【００１２】
なお、無線データ通信回路２００は電池レスが好ましいが、電池（内部電源）を設けても従来の無線データ通信回路にはない有利な効果が得られる。すなわち、電池を設ける場合であっても、無線データ通信回路２００はマイクロコンピュータを搭載していない以上、従来のように動作電流が大きくならないため、電池の消耗が抑えられる。
【００１３】
＝＝＝  受信部  ＝＝＝
受信回路１０は、送信側（不図示）からのＦＳＫ（Frequency Shift Keying）信号をアンテナ（不図示）を介して受信して、ＡＧＣ回路等によって受信レベルの調整を行った後、検波回路を用いてＦＳＫ信号から復調パルス信号ＰＬＳ（図１３（ｃ）、図１４（ｃ）参照）に復調するためのロジック回路である。
【００１４】
復調パルス信号ＰＬＳは、信号の始まりを示す開始ビット及びそれに続くビット情報を含んでいる。尚、復調パルス信号ＰＬＳに含まれる開始ビット及びビット情報は、例えば、それらの１パルスの周期が、基本クロックＣの７周期分の時間Ｔよりも長い場合には「１」を示し、基本クロックＣの７周期分の時間Ｔより短い場合には「０」を示すものとする。ただし、復調パルス信号ＰＬＳと基本クロックＣとの関係は、これに限定されるものではなく、復調パルス信号ＰＬＳのビット情報を判定できる関係であれば良い。
【００１５】
また、受信回路１０は、送信側（不図示）から専用電波を検出、して、その専用電波を整流することで直流電源を得て無線データ通信回路２００の電源としている。このとき、後述のパワーオン信号Ｐは、電源未供給状態を示す「Ｌレベル」から、電源供給状態を示す「Ｈレベル」となる。
【００１６】
＝＝＝  クロック生成回路  ＝＝＝
クロック生成回路１５０は、後述の取り込みクロックＣＫよりも高周波数の基本クロックＣを発振出力するためのロジック回路であるが、自励発振若しくは他励発振を問わない。基本クロックＣは、図２に示す境界検出回路２０、図４に示すビット識別信号生成回路３０、図５に示すシフト信号生成回路４０、図６に示す復調データ取得回路５０、図８に示すアドレスカウンタ８０、図１１に示すメインデータカウンタ１００等において用いられる。尚、例えば、パワーオン信号Ｐが「Ｌレベル」の場合や、メインデータＤ０〜Ｄ７の書き込み／読み出しが終了した場合、クロック生成回路１５０は、基本クロックＣの発振出力を停止するのが好ましい。この結果、無線データ通信回路２００の消費電力を抑えることができる。
【００１７】
＝＝＝  境界検出回路  ＝＝＝
境界検出回路２０は、復調パルス信号ＰＬＳが「Ｌレベル」から「Ｈレベル」に立ち上がる境界及び「Ｈレベル」から「Ｌレベル」に立ち下がる境界を検出するためのロジック回路である。
【００１８】
図２は、復調パルス信号ＰＬＳが立ち上がる境界を検出するための境界検出回路２０の一構成例を示す図である。図２に示す境界検出回路２０は、Ｄフリップフロップ素子（以下、ＤＦＦと呼ぶ。）２１ａ、２１ｂと、ＡＮＤ素子２２とを有する。
【００１９】
ＤＦＦ２１ａのデータ端子Ｄには、受信回路１０から復調パルス信号ＰＬＳが供給される。ＤＦＦ２１ｂのデータ端子Ｄは、ＤＦＦ２１ａの出力端子Ｑに接続される。ＤＦＦ２１ａ、２１ｂのクロック端子ＣＫには基本クロックＣが入力される。ＤＦＦ２１ａ、２１ｂのリセット端子Ｒにはクロック制御信号が入力される。クロック制御信号は通常「Ｈレベル」に維持されており、無線データ通信回路２００を初期状態に戻す場合に「Ｌレベル」にされる。ＡＮＤ素子２２には、ＤＦＦ２１ａの出力端子Ｑ及びＤＦＦ２１ｂの反転出力端子ＱＢの各出力が入力される。
【００２０】
復調パルス信号ＰＬＳが「Ｌレベル」から「Ｈレベル」に立ち上がった後、次に基本クロックＣが「Ｈレベル」になった時点から、ＤＦＦ２１ａの出力端子Ｑからは「Ｈレベル」が出力され続ける（図３（ａ）〜（ｃ）参照）。また、復調パルス信号ＰＬＳが「Ｈレベル」から「Ｌレベル」になった後、次に基本クロックＣが「Ｈレベル」になった時点から、ＤＦＦ２１ａの出力端子Ｑからは「Ｌレベル」が出力され続ける（図３（ａ）〜（ｃ）参照）。一方、ＤＦＦ２１ｂのＱＢ端子からは、ＤＦＦ２１ａの出力端子Ｑの出力が変化してから基本クロックＣの１周期分だけ遅れて、ＤＦＦ２１ａの出力端子Ｑの出力と逆の変化をする信号が出力される（図３（ｂ）〜（ｄ）参照）。
【００２１】
この結果、復調パルス信号ＰＬＳが「Ｌレベル」から「Ｈレベル」に立ち上がった後、次に基本クロックＣが「Ｈレベル」なった時点から、さらに次に基本クロックＣが「Ｈレベル」になる時点までの間、ＡＮＤ素子２２からは「Ｈレベル」となるパルス状の境界信号Ｂが出力される（図３（ｅ）参照）。このように、境界信号Ｂが「Ｌレベル」から「Ｈレベル」となることは、復調パルス信号ＰＬＳが「Ｌレベル」から「Ｈレベル」へと立ち上がる際の境界が検出された旨を示す。
【００２２】
＝＝＝ビット識別信号生成回路＝＝＝
ビット識別信号生成回路３０は、復調パルス信号ＰＬＳを構成する各１パルスが、ビット値「１」であるかビット値「０」であるかに応じて、「Ｈレベル」又は「Ｌレベル」を示すビット識別信号ＥＯＰを生成するためのロジック回路である。
【００２３】
図４は、ビット識別信号生成回路３０の一構成例を示す図である。図４に示すビット識別信号生成回路３０は、ＤＦＦ３１ａ〜３１ｄ、ＮＡＮＤ素子３２ａ〜３２ｃ、ＯＲ素子３３ａ〜３３ｃ及びＮＡＮＤ素子３０を有する。
【００２４】
ＤＦＦ３１ａ〜３１ｄのリセット端子Ｒには、境界検出回路２０で生成された境界信号Ｂが入力される。ＤＦＦ３１ａのクロック端子ＣＫには、基本クロックＣが入力される。ＤＦＦ３１ａの反転出力端子ＱＢからの出力信号は、ＤＦＦ３１ｂのクロック端子ＣＫ、ＤＦＦ３１ａのデータ端子Ｄ及びＮＡＮＤ素子３２ａ〜３２ｃに入力される。
【００２５】
ＤＦＦ３１ｂのＱＢ端子からの出力信号は、ＤＦＦ３１ｃのクロック端子ＣＫ、ＤＦＦ３１ｂのデータ端子Ｄ及びＮＡＮＤ素子３２ｂに入力される。ＤＦＦ３１ｂの出力端子Ｑからの出力信号は、ＮＡＮＤ素子３２ａ、３２ｃに入力される。  
ＤＦＦ３１ｃのＱＢ端子からの出力信号は、ＤＦＦ３１ｄのクロック端子ＣＫ、ＤＦＦ３１ｃのデータ端子Ｄ及びＮＡＮＤ素子３２ａ、３２ｂに入力される。ＤＦＦ３１ｃの出力端子Ｑからの出力信号は、ＮＡＮＤ素子３２ｃ に入力される。  
ＤＦＦ３１ｄのＱＢ端子からの出力信号は、ＤＦＦ３１ｄのデータ端子Ｄ及びＮＡＮＤ素子３２ｃに入力される。ＤＦＦ３１ｄの出力端子Ｑからの出力信号は、ＮＡＮＤ素子３２ａ、３２ｂに入力される。
【００２６】
ＮＡＮＤ素子３２ａ〜３２ｃの出力信号は、それぞれＯＲ素子３３ａ〜３３ｃに入力される。さらに、ＯＲ素子３３ａ〜３３ｃには、閾値制御信号Ｃ０〜Ｃ２が入力される。ＯＲ素子３３ａ〜３３ｃの出力信号は、ＮＡＮＤ素子３０に入力される。そして、ＮＡＮＤ素子３０からビット識別信号ＥＯＰが出力される。
【００２７】
閾値制御信号Ｃ０〜Ｃ２は、復調パルス信号ＰＬＳを構成する各１パルスがビット値「１」であるかビット値「０」であるかを決定するための閾値を、３ビットのバイナリ値として設定した信号である。
【００２８】
詳述すると、閾値制御信号Ｃ０〜Ｃ２の３ビットのバイナリ値に応じた１０進値を基準クロックＣの周期数（閾値）とした場合、復調パルス信号ＰＬＳの任意の１パルスの周期が、当該基準クロックＣの周期数を超えた場合には、その任意の１パルスはビット値「１」を表すものとする。反対に、復調パルス信号ＰＬＳの任意の１パルスの周期が、当該基準クロックＣの周期数を超えない場合、その任意の１パルスはビット値「０」を表すものとする。
【００２９】
例えば、閾値制御信号Ｃ０〜Ｃ２として「１、０、１」が設定されている場合、復調パルス信号ＰＬＳに含まれる１パルスの周期が基本クロックＣの周期数「７」を超える場合、すなわち、境界信号Ｂからつぎの境界信号Ｂまでの間に含まれる基本クロックＣの周期数が「７」を超える場合、ビット識別信号ＥＯＰは、ビット値「１」を示す「Ｈレベル」となる。逆に、復調パルス信号ＰＬＳに含まれる１パルスの周期が、基本クロックＣの周期数「７」を超えなかった場合、ビット識別信号ＥＯＰは、ビット値「０」を示す「Ｌレベル」となる。
【００３０】
＝＝＝シフト信号生成回路＝＝＝
シフト信号生成回路４０は、ビット識別信号生成回路３０から出力されたビット識別信号ＥＯＰのパルス幅を可変させたシフト信号Ｓを生成するためのロジック回路である。なお、シフト信号生成回路４０は、メインデータ格納回路１１０がＤＦＦで構成されるか若しくは不揮発性メモリで構成されるかに応じて、それぞれの書き込み／読み出しに要するアクセス時間が異なるために設けられる。
【００３１】
図５は、シフト信号生成回路４０の一構成例を示す図である。シフト信号生成回路４０は、ＤＦＦ４１ａ〜４１ｄ、ＮＡＮＤ素子４２及びＤＦＦ４３を有する。
【００３２】
ＤＦＦ４１ａのデータ端子Ｄには復調パルス信号ＰＬＳが入力される。ＤＦＦ４１ａ〜４１ｃの出力端子Ｑからの出力信号は、それぞれＤＦＦ４１ｂ〜４１ｄのデータ端子Ｄに入力される。また、ＤＦＦ４１ａ〜４１ｄのクロック端子ＣＫにはそれぞれ基本クロックＣが入力され、ＤＦＦ４１ａ〜４１ｄのリセット端子Ｒにはそれぞれパワーオン信号Ｐが入力される。
【００３３】
ＤＦＦ４１ｃの出力端子Ｑの出力信号は、ＮＡＮＤ素子４２に入力される。ＤＦＦ４１ｄの反転出力端子ＱＢの出力信号は、ＮＡＮＤ信号４２に入力される。ＮＡＮＤ素子４２の出力信号は、ＤＦＦ４３のリセット端子Ｒに入力される。さらに、ＤＦＦ４３のデータ端子Ｄには「Ｈレベル」が常時入力され、クロック端子ＣＫにはビット識別信号生成回路３０からビット識別信号ＥＯＰが入力される。ＤＦＦ４３の出力端子Ｑからはシフト信号Ｓが復調データ取得回路５０へ出力される。
【００３４】
ここで、ＤＦＦ４１ａ〜４１ｄ及びＮＡＮＤ素子４２は、図２に示した境界検出回路２０の入力側にさらにＤＦＦ４１ａ、４１ｂを付加した構成となっていることが分かる。従って、図２に示した境界検出回路２０から出力される境界信号Ｂが「Ｌレベル」のパルスを出力してから、基本クロックＣの２周期分の時間が経過した後、ＤＦＦ４３のリセット端子Ｒに「Ｌレベル」のパルスを出力することになる。
【００３５】
換言すると、ＤＦＦ４３の出力端子Ｑの出力信号は、境界信号Ｂが「Ｌレベル」とされてから基本クロックＣの２周期分だけ遅れて、その状態を変化させることになる。よって、ＤＦＦ４３の出力端子Ｑから出力されるシフト信号Ｓは、ビット識別信号ＥＯＰが「Ｈレベル」となったときに「Ｈレベル」となり、境界信号Ｂが「Ｌレベル」とされてから基本クロックＣの２周期分だけの時間が経過するまでの間、その「Ｈレベル」を維持することになる。
【００３６】
＝＝＝復調データ取得回路＝＝＝
復調データ取得回路５０は、ビット識別信号ＥＯＰをシフトしたシフト信号Ｓをシフト信号生成回路４０から受信して、当該シフト信号Ｓから復調パルス信号ＰＬＳに含まれるビット情報を復調するためのロジック回路である。
【００３７】
図６は、復調データ取得回路５０の一構成例を示す図である。図６に示す復調データ取得回路５０は、ＤＦＦ５１、ＡＮＤ素子５３、ＤＦＦ５２ａ〜５２ｃ、ＮＡＮＤ素子５４、ＡＮＤ素子５５、ＤＦＦ５６を有する。
【００３８】
ＤＦＦ５２ａ〜５２ｃ、ＡＮＤ素子５３及びＮＡＮＤ素子５４は、つぎのようなカウンタを構成する。尚、ＤＦＦ５２ａ〜５２ｃのリセット端子ＲにはＡＮＤ素子５３の出力が入力される。ＮＡＮＤ素子５４にはＤＦＦ５２ａ〜５２ｃの各出力端子Ｑからの出力が入力される。
【００３９】
すなわち、ＡＮＤ素子５３においてパワーオン信号Ｐ及び取り込みクロックＣＫがともに「Ｈレベル」の間、ＤＦＦ５２ａ〜５２ｃのリセット状態が解除され、そのリセット解除期間は、ＤＦＦ５２ａ〜５２ｃによって基本クロックＣをもとにカウントされる。そのカウント値が、基本クロックＣの３周期に相当する場合には、ＮＡＮＤ素子５４の３入力が全て「Ｈレベル」となるので、ＮＡＮＤ素子５４は「Ｌレベル」を出力する。
【００４０】
ＤＦＦ５１は、主として境界検出回路２９において生成された境界信号Ｂをもとに、取り込みクロックＣＫを生成する。詳述すると、ＤＦＦ５１のデータ端子Ｄには常時「Ｈレベル」が入力され、ＤＦＦ５１のクロック端子ＣＫには境界信号Ｂが入力され、ＤＦＦ５１のリセット端子ＲにはＡＮＤ素子５５の出力が入力される。尚、ＡＮＤ素子５５にはパワーオン信号Ｐ及びＮＡＮＤ素子５４の出力が入力され、ＡＮＤ素子５５の出力は、通常「Ｈレベル」であり、ＤＦＦ５２ａ〜５２ｃによって基本クロックＣの３周期分カウントされた場合に「Ｌレベル」となる。
【００４１】
すなわち、ＤＦＦ５１は、データ端子Ｄに入力された「Ｈレベル」が、クロック端子ＣＫに入力された境界信号Ｂの立ち上がりエッジの都度取り込まれることになるが、ＤＦＦ５２ａ〜５２ｃによって基本クロックＣの３周期分がカウントされたとき、その取り込まれた「Ｈレベル」がリセットされて「Ｌレベル」となる。このようなＤＦＦ５１に係る一連の動作によって、ＤＦＦ５１の出力端子Ｑから出力される信号が、取り込みクロックＣＫとなる。
【００４２】
尚、ＤＦＦ５１のリセット周期、すなわちＤＦＦ５２ａ〜５２ｃによって構成されるカウンタのカウント値を変更すれば、取り込みクロックＣＫの周期を変更できることが分かる。このように取り込みクロックＣＫの周期を変更できるようにした結果、例えば、無線データ通信回路２００が、フラッシュメモリを採用する場合、当該フラッシュメモリの書き込み、読み出し及び消去時間に応じて、受信したＦＳＫ信号のパルス幅を調整することができる。
【００４３】
ＤＦＦ５６は、ＤＦＦ５１の出力端子Ｑから出力される取り込みクロックＣＫをもとに、ビット識別信号ＥＯＰをシフトしたシフト信号Ｓから復調データＤＤを復調する。詳述すると、ＤＦＦ５６のデータ端子Ｄにはシフト信号Ｓが入力され、ＤＦＦ５６のクロック端子には取り込みクロックＣＫが入力され、ＤＦＦのリセット端子Ｒにはパワーオン信号Ｐが入力される。よって、ＤＦＦ５６は、データ端子Ｄに入力されたシフト信号Ｓを、クロック端子ＣＫに入力された取り込みクロックＣＫの立ち上がりエッジ毎に取り込み、その取り込んだシフト信号Ｓをシリアルの復調データＤＤとして出力端子Ｑから出力する。
【００４４】
＝＝＝  ビット照合回路  ＝＝＝
ビット照合回路６０は、復調データ取得回路５０において復調された復調データＤＤ（照合データ）の各ビット値を照合キー情報Ｋの各ビット値と照合し、この結果、復調データＤＤの総てのビット値が照合キー情報Ｋの各ビット値と一致していた場合、ビット照合一致信号ＭＢを出力するためのロジック回路である。当該ビット照合は、受信したＦＳＫ信号とそれに重畳される外来ノイズを識別するために行うものであり、照合データのビット数を、「４ビット」、「８ビット」、「１６ビット」・・・というように増加させていくに従って、外来ノイズをより確実に識別且つ除去可能となる。
【００４５】
図７は、ビット照合回路６０の一構成例を示す図である。図７に示すビット照合回路６０は、４ビット照合を実施する場合の例であり、ＸＮＯＲ素子６１ａ〜６１ｄ、ＡＮＤ素子６２及びＤＦＦ６３を有する。
【００４６】
ＸＮＯＲ素子６１ａには、復調データ取得回路５０において復調された復調データＤＤと照合キー情報それぞれの最下位ビット値（ＤＤ[０]、Ｋ[０]）が入力される。従って、復調データＤＤと照合キー情報それぞれの最下位ビット値とが一致している場合、ＸＮＯＲ素子６１ａの出力端子から「Ｈレベル」が出力され、一致していない場合には、ＸＮＯＲ素子６１ａの出力端子から「Ｌレベル」が出力される。
【００４７】
同様に、ＸＮＯＲ素子６１ｂ〜６１ｄには、それぞれ復調データ取得回路５０における復調データＤＤと照合キー情報の最下位から第２ビット値（ＤＤ[１]、Ｋ[１]）、第３ビット値（ＤＤ[２]、Ｋ[２]）及び最上位ビット値（ＤＤ[３]、Ｋ[３]）が入力される。ＸＮＯＲ素子６１ｂ〜６１ｄの入力信号が一致している場合、ＸＮＯＲ素子６１ａの出力端子から「Ｈ レベル」が出力され、一致していない場合にはＸＮＯＲ素子６１ａの出力端子から「Ｌ レベル」が出力される。
【００４８】
ＸＮＯＲ素子６１ａ〜６１ｄの出力信号は、ＡＮＤ素子６２に入力される。ＡＮＤ素子６２の入力信号が総て「Ｈレベル」になったとき、ＡＮＤ素子６２から「Ｈレベル」が出力され、それ以外の場合には「Ｌレベル」が出力される。すなわち、復調データ取得回路５０において復調パルス信号ＰＬＳから検出されたビット情報と照合キー情報との総てのビット値が一致した場合のみＡＮＤ素子６２から「Ｈレベル」が出力され、復調パルス信号ＰＬＳから検出されたビット情報と照合キー情報とのビット値のいずれか１つでも一致しない場合にはＡＮＤ素子６２から「Ｌレベル」が出力される。
【００４９】
ＡＮＤ素子６２の出力信号は、ＤＦＦ６３のデータ端子Ｄに入力される。ＤＦＦ６３のクロック端子ＣＫには復調パルス信号ＰＬＳの終了時点を示すビットデータ終了信号ＥＢが入力される。
【００５０】
従って、復調パルス信号ＰＬＳから検出されたビット情報と照合キー情報との総てのビット値が一致した場合はＤＦＦ６３の出力端子Ｑは「Ｈレベル」に維持される。逆に、復調パルス信号ＰＬＳから検出されたビット情報と照合キー情報とのビット値のいずれか１つでも一致しない場合にはＤＦＦ６３の出力端子Ｑは「Ｌレベル」に維持される。このＤＦＦ６３の出力端子Ｑの出力信号は、ビット照合一致信号MBとしてアドレスデータ取得回路７０へと出力される。
【００５１】
＝＝＝アドレスデータ取得回路、アドレスカウンタ＝＝＝
アドレスデータ取得回路７０は、所定ビット（例えば、「８ビット」）のシフト信号Ｓによって構成される書き込み用又は読み出し用アドレスデータを取り込むとともに、当該書き込み用又は読み出し用アドレスデータが取り込まれた後、後段のメインデータ読み出し回路１２０においてメインデータＤの読み出し制御に用いられる制御信号（メインデータ取り込み制御信号ＭＣ、メインデータ読み出し制御信号ＭＲ１、ＭＲ２）を生成するためのロジック回路である。
【００５２】
アドレスカウンタ８０は、アドレスデータ取得回路７０において前述した制御信号を生成してもよいタイミングを定める中間信号（アドレス一致信号ＭＡ並びにアドレス確認クロックＣ１、Ｃ２）を生成するためのロジック回路である。
【００５３】
図８は、アドレスデータ取得回路７０並びにアドレスカウンタ８０の一構成例を示す図である。尚、図８に示すアドレスデータ取得回路７０は、ＤＦＦ７１ａ〜７１ｈ、ＡＮＤ素子７２、ＮＡＮＤ素子７３ａ〜７３ｄ及びＮＯＲ素子７４ａ、７４ｂ、ＤＦＦ７５ａ〜７５ｃを有する。また、図８に示すアドレスカウンタ８０は、ＤＦＦ８１ａ〜８１ｄ、ＮＡＮＤ素子８２、ＡＮＤ素子８３、ＮＯＴ素子８４、ＤＦＦ８５ａ〜８５ｄ、ＮＯＲ素子８６ａ、８６ｂ、ＡＮＤ素子８７を有する。
【００５４】
ＤＦＦ７１ａ〜７１ｈは、従属接続されており、「８ビット」の書き込み用又は読み出し用アドレスデータを、取り込みクロックＣＫの立ち上がりエッジ毎に、順次格納するシフトレジスタを構成する。詳述すると、初段のＤＦＦ７１ａのデータ端子Ｄにはシフト信号Ｓが入力され、ＤＦＦ７１ａ〜７１ｈの各クロック端子ＣＫには取り込みクロックＣＫが入力され、ＤＦＦ７１ａ〜７１ｈの各リセット端子ＲにはＡＮＤ素子７２の出力（リセット信号）が入力される。尚、ＡＮＤ素子７２にはパワーオン信号Ｐ並びにビット照合一致信号ＭＢが入力されるので、パワーオン信号Ｐ並びにビット照合一致信号ＭＢがともに「Ｈレベル」となった場合に限り、ＤＦＦ７１ａ〜７１ｈのリセット状態が解除される。この場合、ＤＦＦ７１ａ〜７１ｈは、取り込みクロックＣＫの立ち上がりエッジ毎に、「８ビット」の書き込み用又は読み出し用アドレスデータの順次取得が可能となる。
【００５５】
ＮＡＮＤ素子７３ａ〜７３ｄ及びＮＯＲ素子７４ａ、７４ｂは、ＤＦＦ７１ａ〜７１ｈに格納された「８ビット」分のデータが、予め定めておいた書き込み用又は読み出し用アドレスデータの各設定値と一致するか否かの照合を行う。なお、本実施形態では、書き込み用アドレスデータは「１０１０１０１０」とし、読み出し用アドレスデータは「０１０１０１０１」とするが、これに限定されない。
【００５６】
詳述すると、例えば、ＤＦＦ７１ａ〜７１ｈに現在格納されているデータが、書き込み用アドレスデータとして設定された第２の設定値（「１０１０１０１０」）となる場合、ＮＡＮＤ素子７３ａ、７３ｂの各出力は「Ｌレベル」となり、ひいては、ＮＯＲ素子７４ａの出力は「Ｈレベル」となる。すなわち、ＮＯＲ素子７４ａの出力が「Ｈレベル」となったとき、ＤＦＦ７１ａ〜７１ｈに現在格納されているデータは、書き込み用アドレスデータ（「１０１０１０１０」）である旨を識別する。
【００５７】
また、ＤＦＦ７１ａ〜７１ｈに現在格納されているデータが、読み出し用アドレスデータとして設定された第１の設定値（「０１０１０１０１」）となる場合、ＮＡＮＤ素子７３ｃ〜７３ｄの全出力は「Ｌレベル」となり、ひいては、ＮＯＲ素子７４ｂの出力は「Ｈレベル」となる。すなわち、ＮＯＲ素子７４ｂの出力が「Ｈレベル」となったとき、ＤＦＦ７１ａ〜７１ｈに現在格納されているデータは、読み出し用アドレス（「０１０１０１０１」）である旨を識別する。
【００５８】
ＤＦＦ８１ａ〜８１ｄ、ＮＡＮＤ素子８２及びＡＮＤ素子８３は、アドレス一致信号ＭＡを生成するためのカウンタを構成する。詳述すると、ＤＦＦ８１ａ〜８１ｄの各リセット端子ＲにはＡＮＤ素子７２の出力が入力されるので、ＤＦＦ８１ａ〜８１ｄは、ＤＦＦ７１ａ〜７１ｈと同様に、パワーオン信号Ｐ並びにビット照合一致信号ＭＢがともに「Ｈレベル」となった場合に限り、ＤＦＦ８１ａ〜８１ｄのリセット状態が解除されてカウント動作が可能となる。
【００５９】
ここで、初段のＤＦＦ８１ａにはＡＮＤ素子８３の出力が入力される。また、ＮＡＮＤ素子８２は、初段のＤＦＦ８１ａの出力端子Ｑからの出力と、４段目のＤＦＦ８１ｄの出力端子Ｑからの出力が入力され、ＡＮＤ素子８３は、ＮＡＮＤ素子８２の出力と境界信号Ｂが入力される。よって、ＮＡＮＤ素子８２の出力（アドレス一致信号ＭＡ）は、ＤＦＦ８１ａ〜８１ｄによって「９周期分」の境界信号Ｂがカウントされたとき「Ｌレベル」となる。すなわち、アドレス一致信号ＭＡが「Ｌレベル」となったとき、ＤＦＦ７１ａ〜７１ｈへの「８ビット」分のアドレスデータの取り込みが完了しており、アドレスデータ取得回路７０において各種制御信号を生成可能なタイミングとなる。
【００６０】
ＮＯＴ素子８４、ＤＦＦ８５ａ〜８５ｄ、ＮＯＲ素子８６ａ、８６ｂは、メインデータ読み出し制御信号ＭＲ１、ＭＲ２を生成可能なタイミングを定めるアドレス確認クロックＣ１、Ｃ２を生成するためのカウンタを構成する。詳述すると、ＤＦＦ８５ａ〜８５ｄの各リセット端子ＲにはＡＮＤ素子７２の出力が入力されるので、ＤＦＦ８５ａ〜８５ｄは、ＤＦＦ７１ａ〜７１ｈと同様に、パワーオン信号Ｐ並びにビット照合一致信号ＭＢがともに「Ｈレベル」となった場合に限り、ＤＦＦ８５ａ〜８５ｄのリセット状態が解除されてカウント動作が可能となる。
【００６１】
ここで、初段のＤＦＦ８５ａのデータ端子Ｄには、ＮＯＴ素子８４によってアドレス一致信号ＭＡを論理反転させた出力が入力される。また、ＤＦＦ８５ａ〜８５ｄの各クロック端子ＣＫには基本クロックＣが入力される。さらに、ＮＯＲ素子８６ａには２段目のＤＦＦ８５ｂの反転出力端子ＱＢの出力と３段目のＤＦＦ８５ｃの出力端子Ｑの出力が入力されてアドレス確認クロックＣ１を出力する。ＮＯＲ素子８６ｂには３段目のＤＦＦ８５ｃの反転出力端子ＱＢの出力と４段目のＤＦＦ８５ｄの出力端子Ｑの出力が入力されてアドレス確認クロックＣ２を出力する。アドレス確認クロックＣ１、Ｃ２の関係については、アドレス確認クロックＣ１は、アドレス確認クロックＣ２よりも基本クロックＣの１周期分早く「Ｈレベル」のパルス信号となる。
【００６２】
ＤＦＦ７５ａ〜７５ｃは、それぞれ、アドレスデータ取得回路７０後段のメインデータ読み出し回路１２０においてメインデータＤの読み出しに用いられるメインデータ取り込み制御信号ＭＣ、メインデータ読み出し制御信号ＭＲ１、ＭＲ２を生成する。詳述すると、ＤＦＦ７５ａ〜７５ｃの各リセット端子ＲにはＡＮＤ素子８７の出力が入力される。尚、ＡＮＤ素子８７にはＡＮＤ素子７２の出力及び書き込み／読み出し終了信号ＥＮが入力されるので、パワーオン信号Ｐ並びにビット照合一致信号ＭＢがともに「Ｈレベル」となり、且つ、書き込み／読み出しが終了していない場合に限り、ＤＦＦ７５ａ〜７５ｃのリセット状態が解除される。
【００６３】
ここで、ＤＦＦ７５ａにおいて、データ端子ＤにはＮＯＲ素子７４ａの出力が入力され、クロック端子ＣＫにはアドレス確認クロックＣ１が入力されることで、出力端子Ｑからメインデータ取り込み制御信号ＭＣが出力される。また、ＤＦＦ７５ｂにおいて、データ端子ＤにはＮＯＲ素子７４ｂの出力が入力され、クロック端子ＣＫにはアドレス確認クロックＣ１が入力されることで、出力端子Ｑからメインデータ読み出し制御信号ＭＲ１が出力される。さらに、ＤＦＦ７５ｃにおいて、データ端子ＤにはＮＯＲ素子７４ｂの出力が入力され、クロック端子ＣＫにはアドレス確認クロックＣ２が入力されることで、出力端子Ｑからメインデータ読み出し制御信号ＭＲ２が出力される。
【００６４】
＝＝＝メインデータ読み出し回路＝＝＝
メインデータ読み出し回路１２０は、アドレスデータ取得回路７０において生成されたメインデータ読み出し制御信号ＭＲ１、ＭＲ２をもとに、ポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈを介在させて、メインデータ格納回路１１０に格納されたメインデータＤの読み出しを行うためのロジック回路である。メインデータ格納回路１１０に格納されたメインデータＤ０〜Ｄ７をそのまま読み出すと「８ビット」のパラレル出力となるので、ポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈを介在させることで、メインデータＤ０〜Ｄ７を「１ビット」毎のシリアル出力として読み出すことが可能となる。また、この結果、送信回路１４０における無線シリアル通信が容易に実現可能となる。
【００６５】
図９は、メインデータ読み出し回路１２０の一構成例を示す図である。図９に示すメインデータ読み出し回路１２０は、ＡＮＤ素子１２１ａ〜１２１ｈ、ポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈ、ＮＡＮＤ素子１２３、ＮＯＴ素子１２４を有する。
【００６６】
ＡＮＤ素子１２１ａ〜１２１ｈは、アドレスデータ取得回路７０において生成されたメインデータ読み出し制御信号ＭＲ１が共通に入力されるとともに、メインデータ格納回路１１０に格納された「８ビット」のメインデータＤ０〜Ｄ７がそれぞれ入力される。よって、メインデータ読み出し制御信号ＭＲ１が「Ｈレベル」となったとき、ポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈの各Ｊ端子にメインデータＤ０〜Ｄ７がそれぞれ入力される。
【００６７】
ポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈは、図１０（ａ）に示す真理値表を実現したＤＦＦである。すなわち、図１０（ａ）に示す真理値表に従い、ポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈは、Ｐ端子に「Ｈレベル」が入力された場合には、Ｊ端子に入力されたメインデータＤ０〜Ｄ７が、そのままの状態で出力端子Ｑから出力される。逆に、Ｐ端子に「Ｌレベル」が入力された場合には、クロック端子ＣＫに入力された入力クロックＣＫＩがポジティブエッジ（立ち上がりエッジ）となる毎に、データ端子Ｄに入力されたデータが出力端子Ｑから出力される。
【００６８】
尚、図１０（ｂ）は、当該真理値表の内容を実現するポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈの回路構成例である。
【００６９】
Ｐ端子に「Ｈレベル」が入力された場合、クロック端子ＣＫの入力はドントケアとなり、ＮＯＲ素子１２２０の出力は常に「Ｌレベル」となる。よって、ＮＯＲ素子１２２０の出力であるＣＫＢ信号は「Ｌレベル」、ＣＫＢ信号が入力されたＮＯＴ素子１２２１の出力であるＣＫＴ信号は「Ｈレベル」である。なお、ＮＯＴ素子１２２３の出力であるＰＮ信号は、Ｐ端子の入力レベルを論理反転させるので、「Ｌレベル」である。このとき、アナログスイッチ１２２４、１２２７、１２２９はオフし、アナログスイッチ１２２５、１２２６、１２２８はオンする。
【００７０】
よって、Ｊ端子から出力端子Ｑに向けて、アナログスイッチ１２２８、ＮＯＴ素子１２３０、アナログスイッチ１２２６、ＮＯＴ素子１２３２、ＮＯＴ素子１２３３及びＮＯＴ素子１２３４を経由した入力論理がそのままの経路が形成される。同様に、Ｊ端子から反転出力端子ＱＮに向けて、アナログスイッチ１２２８、ＮＯＴ素子１２３０、アナログスイッチ１２２６、ＮＯＴ素子１２３２、ＮＯＴ素子１２３３及びＮＯＴ素子１２３４を経由した入力論理を反転させる経路が形成される。
【００７１】
一方、Ｐ端子に「Ｌレベル」が入力された場合、ＮＯＴ素子１２２３の出力であるＰＮ信号は「Ｈレベル」となり、アナログスイッチ１２２８はオフ、アナログスイッチ１２２９はオンするので、Ｊ端子の入力がドントケアとなる。ＮＯＲ素子１２２０の出力は、クロック端子ＣＫに入力された入力クロックＣＫＩのレベルを反転させた信号が出力される。よって、ＣＫＢ信号は反転入力クロックＣＫＩ’となり、ＣＫＴ信号は入力クロックＣＫＩとなるので、アナログスイッチ１２２４〜１２２７は、入力クロックＣＫＩに応じてオン・オフが切り替わる。
【００７２】
なお、入力クロックＣＫＩが「Ｌレベル」から「Ｈレベル」へと立ち上がった場合、ＣＫＢ信号は「Ｈレベル」から「Ｌレベル」、ＣＫＴ信号は「Ｌレベル」から「Ｈレベル」となるので、アナログスイッチ１２２４、１２２７はオンからオフへ、アナログスイッチ１２２５、１２２６はオフからオンへ切り替わる。ここで、アナログスイッチ１２２４、１２２７がオンとなり、アナログスイッチ１２２６はオフとなる場合、ＮＯＴ素子１２３０、１２３１、アナログスイッチ１２２５、１２２９の循環経路が形成されるので、Ｄ端子に入力されたレベルが保持されている状態となる。そして、アナログスイッチ１２２４、１２２７がオフとなり、アナログスイッチ１２２６はオンとなる場合、ＮＯＴ素子１２３０からアナログスイッチ１２２６、ＮＯＴ素子１２３２、１２３３、１２３５を経由した出力端子Ｑへの経路が形成されるとともに、ＮＯＴ素子１２３０からアナログスイッチ１２２６、ＮＯＴ素子１２３２、１２３４を経由した反転出力端子ＱＮへの経路が形成されるので、前述した循環経路において保持されていたレベルが出力端子Ｑ並びに反転出力端子ＱＮから出力される。この点が、ポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈと言われる所以である。
【００７３】
図９に示すポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈにおいて、各Ｊ端子には前述したとおりＡＮＤ素子１２１ａ〜１２１ｈの各出力が入力され、各Ｐ端子にはＮＯＴ素子１２４によって論理反転させたメインデータ読み出し制御信号ＭＲ２が入力され、各クロック端子ＣＫにはＮＡＮＤ素子１２３の出力が入力される。尚、ＮＡＮＤ素子１２３には境界信号Ｂ並びにメインデータ読み出し制御信号ＭＲ２が入力される。また、初段のポジティブエッジトリガーＤＦＦ１２２ｈのデータ端子Ｄは常に「Ｌレベル」が入力される。
【００７４】
ここで、メインデータ読み出し制御信号ＭＲ１、ＭＲ２がともに「Ｌレベル」の場合とする。この場合において、メインデータ読み出し制御信号ＭＲ１が、メインデータ読み出し制御信号ＭＲ２よりも基本クロックＣの１周期分より先に「Ｌレベル」からＨレベル」になったとき、ポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈのＪ端子にはメインデータＤ０〜Ｄ７が入力されることになる。
【００７５】
尚、メインデータ読み出し制御信号ＭＲ２については基本クロックＣが１周期経過するまでは「Ｌレベル」のままであるので、Ｐ端子にはＮＯＴ素子１２４を介して「Ｈレベル」が入力される。このため、ポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈは、Ｊ端子に入力されたメインデータＤ０〜Ｄ７の状態となる。
【００７６】
次に、メインデータ読み出し制御信号ＭＲ２が「Ｌレベル」から「Ｈレベル」になったとき、Ｐ端子にはＮＯＴ素子１２４を介して「Ｌレベル」が入力される。この場合、ポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈに格納されたメインデータＤ０〜Ｄ７は、境界信号Ｂの立ち上がりエッジ毎に、最終段のポジティブエッジトリガーＤＦＦ１２２ａの出力端子Ｑから出力される。
【００７７】
＝＝＝メインデータ取得回路、メインデータカウンタ＝＝＝＝
メインデータ取得回路９０は、所定ビット（例えば、「８ビット」）の超過期間信号ＥＯＰによって構成されるメインデータＤ０〜Ｄ７を取り込むとともに、当該取り込んだメインデータＤ０〜Ｄ７をメインデータ格納回路１１０へと供給するためのロジック回路である。
【００７８】
メインデータカウンタ１００は、メインデータ取得回路９０において取得されるメインデータＤ０〜Ｄ７のビット数を境界信号Ｂをもとにカウントしていき、全てのメインデータＤ０〜Ｄ７が取得された場合に、メインデータ格納回路１１０におけるメインデータＤ０〜Ｄ７の格納制御に用いられるメインデータ書き込み信号ＭＷを生成するためのロジック回路である。
【００７９】
図１１は、メインデータ取得回路９０並びにメインデータカウンタ１００の一構成例を示す図である。図１１に示メインデータ取得回路９０は、ＤＦＦ９１ａ〜９１ｈ、ＡＮＤ素子９２を有する。また、図１に示すメインデータカウンタ１００は、ＤＦＦ１０１ａ〜１０１ｄ、ＡＮＤ素子１０３、１０４、ＮＯＴ素子１０５、ＤＦＦ１０６ａ〜１０６ｄ、ＯＲ素子１０７ａ、１０７ｂ、ＡＮＤ素子１０８を有する。
【００８０】
ＤＦＦ９１ａ〜９１ｈは、従属接続されており、「８ビット」のメインデータＤ０〜Ｄ７を、取り込みクロックＣＫの立ち上がりエッジ毎に、順次格納するシフトレジスタを構成する。詳述すると、初段のＤＦＦ９１ａのデータ端子Ｄにはシフト信号Ｓが入力され、ＤＦＦ９１ａ〜９１ｈの各クロック端子ＣＫには取り込みクロックＣＫが入力され、ＤＦＦ９１ａ〜９１ｈの各リセット端子ＲにはＡＮＤ素子９２の出力（リセット信号）が入力される。尚、ＡＮＤ素子９２にはパワーオン信号Ｐ並びにメインデータ取り込み制御信号ＭＣが入力されるので、パワーオン信号Ｐ並びにメインデータ取り込み制御信号ＭＣがともに「Ｈレベル」となった場合に限り、ＤＦＦ９１ａ〜９１ｈのリセット状態が解除される。この場合、ＤＦＦ９１ａ〜９１ｈは、取り込みクロックＣＫの立ち上がりエッジ毎に、メインデータＤ０〜Ｄ７の順次取得が可能となる。
【００８１】
ＤＦＦ１０１ａ〜１０１ｄ、ＡＮＤ素子９２、１０３、１０４は、メインデータ書き込み信号ＭＷを生成するためのカウンタを構成する。詳述すると、ＤＦＦ１０１ａ〜１０１ｄの各リセット端子ＲにはＡＮＤ素子１０３の出力が入力される。ＡＮＤ素子１０２は、ＡＮＤ素子９２の出力とメインデータ読み出し制御信号ＭＲ１が入力されたＯＲ素子１０２の出力と、ＯＲ素子１０７ａから出力される書き込み終了信号ＥＮ’と、が入力される。尚、書き込み終了信号ＥＮ’は、メインデータＤ０〜Ｄ７の書き込みが終了した場合に「Ｌレベル」のパルスを出力する。
【００８２】
すなわち、ＤＦＦ１０１ａ〜１０１ｄは、メインデータＤ０〜Ｄ７の書き込みが終了していない状況下で、パワーオン信号Ｐ並びにメインデータ取り込み制御信号ＭＣがともに「Ｈレベル」となった場合、ＤＦＦ１０１ａ〜１０１ｄのリセット状態が解除されてカウント動作が可能となる。尚、当該カウント動作は、ＡＮＤ素子１０４を介した境界信号Ｂの境界をカウントアップしていくことで行われ、最終段のＤＦＦ１０１ｄの反転出力端子ＱＮの出力が「Ｌレベル」となった後、ＯＲ素子１０７ａから出力される書き込み終了信号ＥＮ’が「Ｌレベル」となるので、これまでのカウントアップ値がリセットされる。
【００８３】
ＮＯＴ素子１０５、ＤＦＦ１０６ａ〜１０６ｄ、ＮＯＲ素子１０７ａ、１０７ｂは、書き込み終了信号ＥＮを生成するためのカウンタを構成する。詳述すると、ＤＦＦ１０６ａ〜１０６ｄの各リセット端子ＲにはＡＮＤ素子１０８の出力が入力される。ＡＮＤ素子１０８にはパワーオン信号Ｐ並びにビット照合一致信号ＭＢが入力される。このため、ＤＦＦ１０６ａ〜１０６ｄは、パワーオン信号Ｐ並びにビット照合一致信号ＭＢがともに「Ｈレベル」となった場合に限り、ＤＦＦ１０６ａ〜１０６ｄのリセット状態が解除されてカウント動作が可能となる。
【００８４】
ここで、初段のＤＦＦ１０６ａのデータ端子Ｄには、ＤＦＦ１０１ｄの反転出力端子ＱＮからの出力をさらにＮＯＴ素子１０５によって論理反転させた信号が入力される。また、ＤＦＦ１０６ａ〜１０６ｄの各クロック端子ＣＫには基本クロックＣが入力される。さらに、ＮＯＲ素子１０７ａには２段目のＤＦＦ１０６ｂの反転出力端子ＱＢの出力と３段目のＤＦＦ１０６ｃの出力端子Ｑの出力が入力されて書き込み終了信号ＥＮ’を出力する。ＮＯＲ素子１０７ｂには３段目のＤＦＦ１０６ｃの反転出力端子ＱＢの出力と４段目のＤＦＦ１０６ｄの出力端子Ｑの出力が入力されて書き込み終了信号ＥＮを出力する。書き込み終了信号ＥＮ’と書き込み終了信号ＥＮの関係については、書き込み終了信号ＥＮ’は、書き込み終了信号ＥＮよりも基本クロックＣの１周期分早く「Ｌレベル」のパルス信号となる。
【００８５】
＝＝＝メインデータ格納回路＝＝＝
メインデータ格納回路１１０は、メインデータ取得回路９０から供給されたメインデータＤ０〜Ｄ７を、メインデータカウンタ１００から供給されたメインデータ書き込み信号ＭＷによって格納するためのロジック回路である。
【００８６】
図１２は、メインデータ格納回路１１０の一構成例を示す図である。図１２に示すメインデータ格納回路１１０は、ＤＦＦ１１１ａ〜１１１ｈを有する。尚、メインデータＤ０〜Ｄ７の格納用に不揮発性メモリ（例えば、フラッシュメモリ）を採用する場合には、ＤＦＦ１１１ａ〜１１１ｈは、当該不揮発性メモリのメモリ素子に置き換えられる。メインデータ格納回路１１０は、不揮発性メモリを採用することで、電源供給がない状態であってもメインデータＤ０〜Ｄ７の内容を補償する。
【００８７】
ＤＦＦ１１１ａ〜１１１ｈは、各リセット端子Ｒにはパワーオン信号Ｐが入力されるので、パワーオン信号Ｐが「Ｈレベル」となったとき、リセット状態が解除されて、メインデータＤ０〜Ｄ７の格納が可能となる。
【００８８】
また、ＤＦＦ１１１ａ〜１１１ｈにおいて、各データ端子Ｄにはメインデータ取得回路９０から供給されたメインデータＤ０〜Ｄ７がそれぞれ入力され、各クロック端子ＣＫにはメインデータカウンタ１００から供給されたメインデータ書き込み信号ＭＷが入力される。よって、ＤＦＦ１１１ａ〜１１１ｈは、メインデータ書き込み信号ＭＷが「Ｈレベル」のパルスを出力するとき、メインデータＤ０〜Ｄ７を格納する。尚、ＤＦＦ１１１ａ〜１１１ｈは、演算処理用のアドレスを取り込むと、これまで格納しておいたメインデータＤ０〜Ｄ７を、出力端子Ｑから演算処理回路１３０を介してメインデータ読み出し回路１２０へと供給する。
【００８９】
＝＝＝  送信部  ＝＝＝
送信回路１４０は、メインデータ読み出し回路１２０において「１ビット」毎にシリアル出力されたメインデータＤ０〜Ｄ７をアンテナ（不図示）を介して送信するための回路である。尚、送信回路１４０は、メインデータＤ０〜Ｄ７に対して所定の変調処理（ＦＳＫ変調やＡＳＫ変調等）を実行する。
【００９０】
＝＝＝  演算処理回路  ＝＝＝
演算処理回路１３０は、メインデータ格納回路１１０から読み出されたメインデータＤ０〜Ｄ７を所定の演算処理を行った後にメインデータ読み出し回路１２０へと演算結果を転送することが必要な場合に設けたロジック回路である。すなわち、演算処理回路１３０は、無線データ通信回路２００が、従来の無線データ通信回路が有していたマイクロコンピュータを設けないために、かかるマイクロコンピュータが担当していた多機能な演算処理を最低限度補償するために設けたロジック回路である。
【００９１】
演算処理回路１３０の具体的な処理内容は、詳細は後述するが、メインデータ格納回路１１０において格納されたチェンジングＩＤ用データ及びシークレットＩＤ用データ（ローリングコード生成用の『基礎コード』）に対してランダム化処理や暗号化処理を施すことでローリングコードを生成する処理等が該当する。
【００９２】
＜＜無線データ通信回路の動作＞＞
＝＝＝メインデータの書き込みの場合＝＝＝
図１３に示すタイミングチャートをもとに、無線データ通信回路２００が、送信側から書き込み用アドレスを指定したＦＳＫ信号を受信してから、そのＦＳＫ信号に含まれる書き込み対象のメインデータＤ０〜Ｄ７を最終的にメインデータ格納回路１１０へと書き込むまでの一連の動作について説明する。
【００９３】
まず、無線データ通信回路２００は、送信側からの専用電波を受信回路１０において受信して、当該専用電波から直流電源を得ることでパワーオン信号Ｐを「Ｌレベル」から「Ｈレベル」へと立ち上げる（図１３（ａ）参照）。その後、クロック生成回路１５０は、基本クロックＣの発振出力を開始する（図１３（ｂ）参照）。
【００９４】
また、無線データ通信回路２００は、送信側からのＦＳＫ信号を受信回路１０において受信して、当該ＦＳＫ信号から復調パルス信号ＰＬＳを生成する（図１３（ｃ）参照）。そして、境界検出回路２０は、復調パルス信号ＰＬＳの立ち上がり及び立ち下がりエッジを示す境界信号Ｂを生成する（図１３（ｇ）参照）。尚、復調パルス信号ＰＬＳは、信号の始まりを示す開始ビット、「４ビット」の照合データ（例えば、「１０１０」）、「８ビット」の書き込み用アドレスデータ（例えば、「１０１０１０１０」）及び書き込み対象の「８ビット」の実データ（例えば、「１０１０１０１０」）を含む場合とする（図１３（ｃ）参照）。
【００９５】
つぎに、ビット識別信号生成回路３０は、境界検出回路２０において生成された境界信号Ｂと所定の閾値制御信号Ｃ０〜Ｃ２に基づいてビット識別信号ＥＯＰを生成し（図１３（ｄ）参照）、シフト信号生成回路４０は、当該ビット識別信号ＥＯＰに基づいてシフト信号Ｓを生成する（図１３（ｅ）参照）。そして、復調データ取得回路５０は、境界信号Ｂをもとに生成した取り込みクロックＣＫ（図１３（ｆ）参照）の立ち上がりエッジで、シフト信号生成回路４０において生成されたシフト信号Ｓを取り込んでいくことで、復調パルス信号ＰＬＳに含まれていた開始ビット、照合データ、書き込み用アドレスデータ並びに実データを順に復調していくことになる。
【００９６】
ここで、ビット照合回路６０は、開始ビットの復調後、復調データ取得回路５０においてシフト信号Ｓをもとに復調された「４ビット」の照合データＤ０〜Ｄ３（「１０１０」）と、予め設定しておいて「４ビット」の照合キー情報Ｋ０〜Ｋ３（「１０１０」）との各ビット照合を開始する。そして、全ビットの照合が完了すると、「Ｌレベル」のパルスを示すビットデータ終了信号ＥＢが生成され（図１３（ｈ）参照）、照合データＤ０〜Ｄ３と照合キー情報Ｋ０〜Ｋ３の全ビットが一致した場合には、ビット照合一致信号ＭＢを「Ｌレベル」から「Ｈレベル」へと切り替える（図１３（ｉ）参照）。
【００９７】
つぎに、アドレスデータ取得回路７０は、シフト信号Ｓをもとに復調された「８ビット」の書き込み用アドレスデータ（「１０１０１０１０」）を取得する。なお、取得した書き込み用アドレスデータは予め定めておいた内容と一致するので、アドレスカウンタ８０は、アドレス一致信号ＭＡを「Ｈレベル」から「Ｌレベル」へと切り替えるとともに（図１３（ｊ）参照）、アドレス確認クロックＣ１、Ｃ２を生成する。この結果、アドレスデータ取得回路７０は、メインデータ取り込み制御信号ＭＣを「Ｌレベル」から「Ｈレベル」へと切り替える（図１３（ｋ）参照）。
【００９８】
つぎに、メインデータ取得回路９０は、メインデータ取り込み制御信号ＭＣが「Ｌレベル」から「Ｈレベル」へと切り替わったことを受けて、シフト信号Ｓをもとに復調された「８ビット」の書き込み対象の実データ（「１０１０１０１０」）を取得し、メインデータ格納回路１１０は、当該取得した実データを格納する。メインデータカウンタ１００は、メインデータ格納回路１１０において実データの格納（図１３（ｎ）参照）が完了したタイミングで、「Ｈレベル」のパルスとなるメインデータ書き込み信号ＭＷを生成するとともに（図１３（ｌ）参照）、「Ｌレベル」のパルスとなる読み出し／書き込み終了信号ＥＮを生成する（図１３（ｍ）参照）。
【００９９】
＝＝＝メインデータの読み出しの場合＝＝＝
図１４に示すタイミングチャートをもとに、無線データ通信回路２００が、送信側から読み出し用アドレスを指定したＦＳＫ信号を受信してから、メインデータ格納回路１１０に現在格納されているメインデータＤ０〜Ｄ７を読み出すまでの一連の動作について説明する。
【０１００】
まず、無線データ通信回路２００は、送信側（不図示）からの専用電波を受信回路１０において受信して、当該専用電波から直流電源を得ることでパワーオン信号Ｐを「Ｌレベル」から「Ｈレベル」へと立ち上げる（図１４（ａ）参照）。その後、クロック生成回路１５０は、基本クロックＣの発振出力を開始する（図１４（ｂ）参照）。
【０１０１】
また、無線データ通信回路２００は、送信側（不図示）からのＦＳＫ信号を受信回路１０において受信して、当該ＦＳＫ信号から復調パルス信号ＰＬＳを生成する（図１４（ｃ）参照）。そして、境界検出回路２０は、復調パルス信号ＰＬＳの立ち上がり及び立ち下がりエッジを示す境界信号Ｂを生成する（図１４（ｇ）参照）。尚、復調パルス信号ＰＬＳは、信号の始まりを示す開始ビット、「４ビット」の照合データ（例えば、「１０１０」）、「８ビット」の読み出し用アドレスデータ（例えば、「０１０１０１０１」）及び「８ビット」のダミーデータ（例えば、「００００００００」）を含む場合とする（図１４（ｃ）参照）。
【０１０２】
つぎに、ビット識別信号生成回路３０は、境界検出回路２０において生成された境界信号Ｂと所定の閾値制御信号Ｃ０〜Ｃ２に基づいてビット識別信号ＥＯＰを生成し（図１４（ｄ）参照）、シフト信号生成回路４０は、当該ビット識別信号ＥＯＰに基づいてシフト信号Ｓを生成する（図１４（ｅ）参照）。そして、復調データ取得回路５０は、境界信号Ｂをもとに生成した取り込みクロックＣＫ（図１４（ｆ）参照）の立ち上がりエッジで、シフト信号生成回路４０において生成されたシフト信号Ｓを取り込んでいくことで、復調パルス信号ＰＬＳに含まれていた開始ビット、照合データ、読み出し用アドレスデータ並びにダミーデータを順に復調していくことになる。
【０１０３】
ここで、ビット照合回路６０は、開始ビットの復調後、復調データ取得回路５０においてシフト信号Ｓをもとに復調された「４ビット」の照合データＤ０〜Ｄ３（「１０１０」）と、予め設定しておいて「４ビット」の照合キー情報Ｋ０〜Ｋ３（「１０１０」）との各ビット照合を開始する。そして、全ビットの照合が完了すると、「Ｌレベル」のパルスを示すビットデータ終了信号ＥＢが生成され（図１４（ｈ）参照）、照合データＤ０〜Ｄ３と照合キー情報Ｋ０〜Ｋ３の全ビットが一致した場合には、ビット照合一致信号ＭＢを「Ｌレベル」から「Ｈレベル」へと切り替える（図１４（ｉ）参照）。
【０１０４】
つぎに、アドレスデータ取得回路７０は、シフト信号Ｓをもとに復調された「８ビット」の読み出し用アドレスデータ（「０１０１０１００」）を取得する。なお、取得した読み出し用アドレスデータは予め定めておいた内容と一致するので、アドレスカウンタ８０は、アドレス一致信号ＭＡを「Ｈレベル」から「Ｌレベル」へと切り替えるとともに（図１４（ｊ）参照）、アドレス確認クロックＣ１、Ｃ２を生成する。この結果、アドレスデータ取得回路７０は、メインデータ読み出し制御信号ＭＲ１、ＭＲ２を順に「Ｌレベル」から「Ｈレベル」へと切り替える（図１４（ｋ）、（ｌ）参照）。
【０１０５】
つぎに、メインデータ読み出し回路１２０は、メインデータ読み出し制御信号ＭＲ１、ＭＲ２が順に「Ｌレベル」から「Ｈレベル」へと切り替わったことを受けて、メインデータ格納回路１１０からパラレル出力されたメインデータＤ０〜Ｄ７（「１０１０１０１０」）を、ポジティブエッジトリガーＤＦＦ１２２ａ〜１２２ｈによってシフト出力として読み出していく（図１４（ｎ）参照）。メインデータカウンタ１００は、メインデータ読み出し回路１２０においてメインデータＤ０〜Ｄ７の読み出しが完了したタイミングで、「Ｌレベル」のパルスとなる読み出し／書き込み終了信号ＥＮを生成する（図１４（ｍ）参照）。
【０１０６】
＜＜車載無線通信システムへの適用例＞＞
無線データ通信回路２００は、車載通信装置と電子キーによって構成される車載無線通信システムに適用することができる。例えば、無線データ通信回路２００は、スマートキーレス機能として自動車のドアを施錠又は開錠することを制御する車載通信装置や、スマートイグニッション機能として車両設備（エンジン、モータ、電装品等）のＯＮ／ＯＦＦを制御する車載通信装置、若しくは、それらの車載通信装置と通信を行う電子キーに設けることができる。
【０１０７】
＝＝＝  スマートキーレス機能  ＝＝＝
スマートキーレス機能が搭載された自動車４００では、電子キー４５０を鍵穴に差し込むことなく、車載通信装置４４０と電子キー４５０が相互に無線通信を行うことで、自動車４００のドア４３０を施錠又は開錠できる。ここで、図１５をもとに、スマートキーレス機能を搭載した自動車４００における車載通信装置４４０と電子キー４５０との間の無線データ通信について説明する。尚、車載通信装置４４０は、例えば運転席側のドア４３０に設けられ、電子キー４５０は、自動車４００の所有者（以下、携帯者という）が所持しているものとする。そして、携帯者は、エンジンを停止し、ドア４３０を開けて自動車４００の外に出た場合とする。
【０１０８】
この場合、車載通信装置４４０は、車載通信装置４４０と電子キー４５０の通信可能範囲（エリアa内）に電子キー４５０があるか否かを判別するための信号（以下、無線信号Ａという）を送信する。携帯者が通信可能範囲内（エリアa内）にいるときは、電子キー４５０は車載通信装置４４０からの無線信号Ａを受信し、当該無線信号Ａに応じた無線信号Ｂを送信する。車載通信装置４４０は電子キー４５０からの無線信号Ｂを受信すると、通信可能範囲内（エリアa内）に電子キー４５０があると判別する。尚、車載通信装置４４０から電子キー４５０への無線信号Ａの送信は所定のポーリング間隔で繰り返し行われる。
【０１０９】
仮に、携帯者が通信可能範囲外（エリアa外）に出てしまった場合、電子キー４５０は車載通信装置４４０からの無線信号Ａを受信できなくなる。そのため、車載通信装置４４０は電子キー４５０からの無線信号Ａに応じた無線信号Ｂを受信しなくなる。車載通信装置４４０は、例えば電子キー４５０からの無線信号Ｂを予め定められた時間受信しなくなると、自動車４００の内部に別途設けられた制御部（不図示）に全てのドア４３０をロックさせるための指示信号を送信する。制御部は、車載通信装置４４０からの当該指示信号に基づいて、全てのドア４３０をロックさせる。よって携帯者が自動車４００から離れ、電子キーが通信可能範囲外となると、電子キー４５０を実際に用いることなく全てのドア４３０がロックされる。
【０１１０】
次に、通信可能範囲外（エリアａ外）に出ていた携帯者が、再び通信可能範囲内（エリアａ内）に戻ってきた場合、電子キー４５０は車載通信装置４４０からの無線信号Ａを再び受信する。そして、電子キー４５０は無線信号Ｂを送信することとなる。車載通信装置４４０は電子キー４５０から無線信号Ｂを受信すると、電子キー４５０が自動車４００に対応したものであるか否かを判別するため、例えば電子キー４５０のＩＤ情報を読み出すための読出指令信号を送信する。電子キー４５０は、車載通信装置４４０からの読出指令信号に基づいて、自身のＩＤ情報を送信する。車載通信装置４４０は、電子キー４５０からのＩＤ情報に基づいて、電子キー４５０が自動車４００に対応したものであるか否かを判別する。そして、車載通信装置４４０は、電子キー４５０が自動車４００に対応したものであると判別すると、前述した制御部に予め定められたドア４３０をアンロックさせるための指示信号を送信する。制御部は、車載通信装置４４０からの当該指示信号に基づいて、予め定められたドア４３０をアンロックさせる。
【０１１１】
＝＝＝  スマートイグニッション機能  ＝＝＝
スマートイグニッション機能を搭載した自動車４００では、電子キー４５０が自動車４００の内部にあればエンジンの始動・停止を行うことができる。ここで、図１５をもとに、スマートイグニッション機能を搭載した自動車４００における車載通信装置４４０と電子キー４５０との間の無線データ通信について説明する。尚、車載通信装置４４０は、例えば自動車の内部に設けられ、電子キー４５０は当該自動車の運転手が所持しているものとする。そして、運転手は、ドア４３０をアンロックして自動車４００に乗り込んだものとする。
【０１１２】
この場合、自動車４００の内部に別途設けられた制御部（不図示）は、ドア４３０が閉じられたことに基づく信号を受信すると、車載通信装置４４０にエンジン始動を許可するか否かを確認するための信号を送信する。車載通信装置４４０は、制御部からの当該信号を受信すると、電子キー４５０が自動車４００の内部（エリアｂ内）にあるか否かを確認するための信号（以下、無線信号Ｃという）を送信する。尚、車載通信装置４４０から電子キー４５０への無線信号Ｃの送信は、所定のポーリング間隔で繰り返し行われる。
【０１１３】
電子キー４５０が自動車４００の内部（エリアｂ内）にあるとき、電子キー４５０は車載通信装置４４０からの無線信号Ｃを受信し、当該無線信号Ｃに応じた無線信号Ｄを送信する。車載通信装置４４０は、電子キー４５０から無線信号Ｄを受信すると、電子キー４５０が車内（エリアｂ内）にあると判別する。そして、車載通信装置４４０は、前述した制御部にエンジン始動を許可するための信号を送信する。制御部は車載通信装置４４０からの当該信号を受信すると、例えばエンジンを始動・停止させるためのキースイッチ４７０の動作を有効とする。そして、運転手はキースイッチ４７０を例えばオンすることによって、車のエンジンを始動させることが可能となる。あるいは、キースイッチ４７０を例えばオフすることによって、エンジンを停止させることが可能となる。
【０１１４】
＝＝＝自動車と電子キー間の無線データ通信の内容＝＝＝
以上のように、スマートキーレス機能における無線信号Ａ、Ｂや、スマートイグニッション機能における無線信号Ｃ、Ｄのように、自動車４００の車載通信装置４４０と電子キー４５０との間では無線データ通信が行われる。ここで、本発明に係る無線データ通信回路２００を電子キー４５０に設けた場合において、自動車４００の車載通信装置４４０と電子キー４５０の無線データ通信回路２００との間で行われる無線データ通信の流れについて、前述したスマートキーレス機能を例に挙げて、図１６及び図１７のフローチャートをもとに説明する。
【０１１５】
まず、自動車４００のドア４６０のボタンが押下された場合（Ｓ１６０：ＹＥＳ）、自動車４００は、電子キー４５０に向けて、「１６ビット」の照合データ、「８ビット」の車載ＩＤ及び車番ＩＤ（これらのＩＤは、図１３に示した書き込み用アドレスに対応する。）、書き込み対象となる「８ビット」の暗号化処理用のシークレットＩＤ用データ及びチェンジングＩＤ用データ（これらのデータは、図１３に示した実データに対応する。）に対し、ＦＳＫ変調を施した第１のＦＳＫ信号（前述の無線信号Ａに対応する。）を送信する（Ｓ１６１）。なお、ドア４６０のボタンの押下以外にも、ドア４６０のノブに手をかざすことによって、自動車４００が当該第１のＦＳＫ信号を送信してもよい。
【０１１６】
電子キー４５０は、自動車４００から受信した第１のＦＳＫ信号をもとに、当該第１のＦＳＫ信号に含まれる照合データ、車載ＩＤ及び車番ＩＤ、シークレットＩＤ用データ及びチェンジングＩＤ用データを順に復調していくことになるが、その過程において、復調された照合データ予め定めておいた照合キー情報Ｋとのビット照合を行い（Ｓ１６２）、全てのビットの照合がとれた場合には（Ｓ１６２：ＹＥＳ）、つぎに、復調された車載ＩＤ並びに車番ＩＤが予め定めておいたデータと一致するか否か照合を行う（Ｓ１６３、Ｓ１６４）。そして、車載ＩＤ及び車番ＩＤが予め定めておいたデータと一致する場合には（Ｓ１６３：ＹＥＳ、Ｓ１６４：ＹＥＳ）、復調されたシークレットＩＤ用データ及びチェンジング用ＩＤをメインデータ格納回路１１０に格納する。
【０１１７】
そして、電子キー４５０は、演算処理回路１３０によって、メインデータ格納回路１１０に格納されたチェンジングＩＤ用データ及びシークレットＩＤ用データに所定の暗号化処理を実行することで、ローリングコードを生成する（Ｓ１６５）。なお、ローリングコードとは、施錠又は開錠する毎に、施錠又は開錠するためのコードを自動的に変更するための仕組みをいう。電子キー４５０は、演算処理回路１３０によって生成されたローリングコード、さらには、演算処理回路１３０によって検出されたバッテリーチェック情報等のステータスコードを、自動車４００に向けて所定の変調処理（ＦＳＫ変調、ＡＳＫ変調等）を施した第１の変調信号（前述の無線信号Ｂに相当する。）を送信する（Ｓ１６６）。
【０１１８】
自動車４００は、電子キー４５０から受信した第１の変調信号をもとに、ローリングコードを解読し（Ｓ１６７）、ローリングコード解読結果が所定の期待値と一致しているか否かの照合を行う（Ｓ１６８）。ここで、ローリングコード解読結果が所定の期待値と一致している場合には（Ｓ１６８：ＹＥＳ）、ドア４６０が現在閉まっていれば開錠し、ドア４６０が現在開いていれば施錠するための処理を行う（Ｓ１６９）。
【０１１９】
ここで、自動車４００は、ローリングコードの一致回数が例えば１００回を超えるまで、前述したＳ１６０〜Ｓ１６９の処理を繰り返し行うことになる（Ｓ１７０）。なお、Ｓ１７０においてローリングコードの一致回数と比較させる数値を乱数にすれば暗号強度がより向上することになる。
【０１２０】
つぎに、自動車４００は、電子キー４５０に向けて、「４ビット」の照合データ、「８ビット」の書き込み用アドレスデータ及び書き込み対象となる「８ビット」のシークレットＩＤ用データ（図１３に示した実データに対応する。）に対してＦＳＫ変調を施した第２のＦＳＫ信号（前述の無線信号Ａに相当する。）を送信する（Ｓ１８０）。
【０１２１】
電子キー４５０は、自動車４００から受信した第２のＦＳＫ信号をもとに、当該第１のＦＳＫ信号に含まれる照合データ、書き込み用アドレスデータ及びシークレットＩＤ用データを順に復調していくことになるが、その過程において、復調された照合データ予め定めておいた照合キー情報Ｋとのビット照合を行い（Ｓ１８１）、全てのビットの照合がとれた場合には（Ｓ１６１：ＹＥＳ）、つぎに、復調された書き込み用アドレスデータが予め定めておいたデータと一致するか否か照合を行う（Ｓ１８２）。そして、書き込み用アドレスデータが予め定めておいたデータと一致する場合には（Ｓ１８２：ＹＥＳ）、復調されたシークレットＩＤ用データをメインデータ格納回路１１０に格納する（Ｓ１８３）。
【０１２２】
電子キー４５０は、演算処理回路１３０によって、メインデータ格納回路１１０に格納されたシークレットＩＤ用データに所定の暗号化処理を実行することで、シークレットＩＤを生成する（Ｓ１８４）。すなわち、シークレットＩＤ用データそのものをシークレットＩＤとするとハッキングされる恐れがあるので、シークレットＩＤ用データに対して一旦暗号化処理を施した上で、シークレットＩＤを生成する。なお、例えば、１００回毎にシークレットＩＤを外部から変更可能にすれば、ハッキングからの回避強度は増すことになる。さらに、シークレットＩＤを外部から変更可能とすることで、定期的に電子キー４５０に格納されたシークレットＩＤを車側で確認することができ、データ化けなどの不具合を未然に防げる。
【０１２３】
自動車４００は、電子キー４５０からシークレットＩＤを含んだ第２の変調信号を受信したとき、当該シークレットＩＤを解読するとともに、再び、電子キー４５０に向けて、「４ビット」の照合データ、「８ビット」の読み出し用アドレスデータに対してＦＳＫ変調を施した第３のＦＳＫ信号（前述の無線信号Ａに相当する。）を送信する（Ｓ１８５）。
【０１２４】
電子キー４５０は、自動車４００から受信した第３のＦＳＫ信号をもとに、当該第３のＦＳＫ信号に含まれる照合データ、読み出し用アドレスデータを順に復調していくことになるが、その過程において、復調された照合データ予め定めておいた照合キー情報Ｋとのビット照合を行い（Ｓ１８７）、全てのビットの照合がとれた場合には（Ｓ８７：ＹＥＳ）、つぎに、復調された読み出し用アドレスデータが予め定めておいたデータと一致するか否か照合を行う（Ｓ１８８）。そして、読み出し用アドレスデータが予め定めておいたデータと一致する場合には（Ｓ１８８：ＹＥＳ）、メインデータ格納回路１１０からパラレル出力されたシークレットＩＤ用データを、メインデータ読み出し回路１２０によってシフト出力に変換する。電子キー４５０は、当該シークレットＩＤ用データに対して所定の変調処理（ＦＳＫ変調、ＡＳＫ変調等）を施した第３の変調信号（前述した無線信号Ｂに相当する。）を自動車４００へと送信する（Ｓ１８９）。
【０１２５】
自動車４００は、電子キー４５０からシークレットＩＤ用データを含んだ第３の変調信号を受信したとき、当該シークレットＩＤ用データを解読するとともに、その解読したシークレットＩＤ用データがＳ１８０において送信した元のシークレットＩＤ用データの内容と一致するか否か照合を行う（Ｓ１８９）。ここで、シークレットＩＤ用データの内容が不一致の場合には（Ｓ１８９：ＮＯ）、前述したＳ１８０〜Ｓ１８９までの処理を、例えば３回までリトライする（Ｓ１９１）。一方、シークレットＩＤ用データの内容が一致する場合には（Ｓ１８９：ＹＥＳ）、Ｓ１７０においてカウントされるローリングコード一致回数の内容をリセットする（Ｓ１９２）。
【０１２６】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【０１２７】
【図１】本発明の一実施形態に係る無線データ通信回路の構成を示す図である。
【図２】本発明の一実施形態に係る境界検出回路の構成を示す図である。
【図３】本発明の一実施形態に係る境界検出回路の動作を説明するための主要信号の波形図である。
【図４】本発明の一実施形態に係るビット識別信号生成回路の構成を示す図である。
【図５】本発明の一実施形態に係るシフト信号生成回路の構成を示す図である。
【図６】本発明の一実施形態に係る復調データ取得回路の構成を示す図である。
【図７】本発明の一実施形態に係るビット照合回路の構成を示す図である。
【図８】本発明の一実施形態に係るアドレスデータ取得回路及びアドレスカウンタの構成を示す図である。
【図９】本発明の一実施形態に係るメインデータ読み出し回路の構成を示す図である。
【図１０】図１０（ａ）は本発明の一実施形態に係るポジティブエッジトリガーＤＦＦの真理値表であり、図１０（ｂ）は本発明の一実施形態に係るポジティブエッジトリガーＤＦＦの構成を示す図である。
【図１１】本発明の一実施形態に係るメインデータ取得回路及びメインデータカウンタの構成を示す図である。
【図１２】本発明の一実施形態に係るメインデータ格納回路の構成を示す図である。
【図１３】本発明の一実施形態に係る無線データ通信回路のメインデータの書き込み動作を説明するための主要信号の波形図である。
【図１４】本発明の一実施形態に係る無線データ通信回路のメインデータの読み出し動作を説明するための主要信号の波形図である。
【図１５】本発明の一実施形態に係る電子キーの機能を説明するための図である。
【図１６】本発明の一実施形態に係る自動車と電子キー間の無線データ通信内容を説明するためのフローチャートである。
【図１７】本発明の一実施形態に係る自動車と電子キー間の無線データ通信内容を説明するためのフローチャートである。
【図１８】従来の無線データ通信装置の構成を示す図である。
【図１９】車両送信信号（ＦＳＫ信号）のデータ形式について説明するための図である。
【符号の説明】
【０１２８】
２００、５００  無線データ通信回路    １０  受信回路
２０  境界検出回路                    ２１ａ〜２１ｂ  ＤＦＦ
２２  ＡＮＤ素子                      ３０  ビット識別信号生成回路
３１ａ〜３１ｄ  ＤＦＦ                ３２ａ〜３２ｃ  ＮＡＮＤ素子
３３ａ〜３３ｃ  ＯＲ素子              ３４  ＮＡＮＤ素子
４０  シフト信号生成回路              ４１ａ〜４１ｄ  ＤＦＦ
４２  ＮＡＮＤ素子                    ４３  ＤＦＦ
５０  復調データ取得回路              ５１  ＤＦＦ
５２ａ〜５２ｃ  ＤＦＦ                ５６  ＤＦＦ
５３、５５  ＡＮＤ素子                ５４  ＮＡＮＤ素子
６０  ビット照合回路                  ６１ａ〜６１ｄ  ＸＮＯＲ素子
６２  ＡＮＤ素子                      ６３  ＤＦＦ
７０  アドレスデータ取得回路          ７１ａ〜７１ｈ  ＤＦＦ
７３ａ〜７３ｄ  ＮＡＮＤ素子          ７４ａ〜７４ｂ  ＮＯＲ素子
７５ａ〜７５ｃ  ＤＦＦ                ８０  アドレスカウンタ
８１ａ〜８１ｄ  ＤＦＦ                ８５ａ〜８５ｄ  ＤＦＦ
８２  ＮＡＮＤ素子                    ８３、８７  ＡＮＤ素子
８４  ＮＯＴ素子                      ９０  メインデータ取得回路
９１ａ〜９１ｈ  ＤＦＦ                １００  メインデータカウンタ
１０１ａ〜１０１ｄ  ＤＦＦ            １０６ａ〜１０６ｄ  ＤＦＦ
１０２、１０３、１０４  ＡＮＤ素子    １０５  ＮＯＴ素子
１０７ａ〜１０７ｂ  ＯＲ素子          １０８  ＡＮＤ素子
１１０  メインデータ格納回路          １１１ａ〜１１１ｈ  ＤＦＦ
１２０  メインデータ読み出し回路      １２１ａ〜１２１ｈ  ＡＮＤ素子
１２２ａ〜１２２ｈ  ポジティブエッジトリガーＤＦＦ
１２２０  ＮＯＲ素子
１２２１、１２２３、１２３２〜１２３５  ＮＯＴ素子
１２２４〜１２２９  アナログスイッチ
１２３  ＮＡＮＤ素子                  １２４  ＮＯＴ素子
１３０  演算処理回路                  １４０  送信回路
１５０  クロック生成回路              ４００  車
４４０  車載通信装置                  ４５０  電子キー
４６０  ドア                          ４７０  キースイッチ
５１０  受信部                        ５２０  送信部
５１２  予備検出部                    ５１４  マイクロコンピュータ
５１６  電源制御部                    ５１８  内部電源
【図１】
2007312131.tif 000003
【図２】
2007312131.tif 000004
【図３】
2007312131.tif 000005
【図４】
2007312131.tif 000006
【図５】
2007312131.tif 000007
【図６】
2007312131.tif 000008
【図７】
2007312131.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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