(57)【要約】【課題】低消費電力、低コストでバイアス電圧被供給回路におけるトランジスタのスレッショルド電圧の製造ばらつきに追従したバイアス電圧を印加することができる。【解決手段】ＮチャネルＭＯＳトランジスタ１０１を含み、このＮチャネルＭＯＳトランジスタ１０１のスレッショルド電圧に比例したバイアス電圧Ｖbiasを生成するバイアス回路１００と、ＮチャネルＭＯＳトランジスタ２０１を含みバイアス電圧Vbiasが印加された状態で動作するアンプ部２００と、を備え、ＮチャネルＭＯＳトランジスタ１０１とＮチャネルＭＯＳトランジスタ２０１とは、同一工程で同一基板上に形成される。【選択図】図４
2007096779.tif 000002
【特許請求の範囲】
【請求項１】
第１ＭＯＳトランジスタを含み、前記第１ＭＯＳトランジスタのスレッショルド電圧に比例したバイアス電圧を生成するバイアス回路と、
第２ＭＯＳトランジスタを含み前記バイアス電圧が印加された状態で動作するバイアス電圧被印加回路と、を備え、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとは、同一工程で同一基板上に形成したことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記バイアス回路は、前記第１ＭＯＳトランジスタのドレイン端子と、電源との間に直列に抵抗が接続され、前記第１ＭＯＳトランジスタのゲート端子が前記電源に接続され、
前記ドレイン端子と前記抵抗との間の接続点がバイアス電圧出力端子とされていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、
前記電源は、高電位側電源であることを特徴とする半導体装置。
【請求項４】
請求項１ないし請求項３のいずれかに記載の半導体装置において、
前記バイアス電圧被印加回路は、前記第２ＭＯＳトランジスタのゲート端子が前記バイアス電圧被印加回路の入力端子に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記バイアス電圧被印加回路は、ロウノイズアンプとして構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にＭＯＳトランジスタにバイアス電圧を印加するためのバイアス回路を備えた半導体装置に関する。
【背景技術】
【０００２】
従来よりアンプなどにバイアス電圧を印加するバイアス回路が知られている（例えば、特許文献１参照）。
ところで、バイアス電圧を印加することが必要なバイアス電圧被印加回路をＭＯＳトランジスタを含めて構成した場合に、ロットによるＭＯＳトランジスタのスレッショルド電圧の変動に無関係にバイアス電圧が固定とされている場合、ロットのばらつきによりバイアス電圧被印加回路のＭＯＳトランジスタのスレッショルド電圧が高くなった場合には、このＭＯＳトランジスタのオーバードライブ電圧が下がり、ＭＯＳトランジスタを流れる電流も追従して下がることとなる。
【０００３】
一方、ロットのばらつきによりバイアス電圧被印加回路のＭＯＳトランジスタのスレッショルド電圧が低くなった場合には、このＭＯＳトランジスタのオーバードライブ電圧が上がり、ＭＯＳトランジスタを流れる電流も追従して上がることとなる。
そこで、従来においては、ロットのばらつきによるＭＯＳトランジスタのスレッショルド電圧の変化に追従してバイアス電圧を変化させてバイアス電圧を供給するバイアス回路が提案されている。
【０００４】
図１２は、従来のバイアス回路の回路図である。
バイアス電圧供給回路３００は、ゲート端子Ｇとドレイン端子Ｄが共通接続されたＮチャネルＭＯＳトランジスタ３０１と、ＮチャネルＭＯＳトランジスタ３０１のドレイン端子Ｄと高電位側電源ＶDDとの間に接続された抵抗３０２と、を備え、ゲート端子Ｇとドレイン端子Ｄの共通接続点がバイアス電圧Ｖbias1の供給端子３０３となっている。
この場合に、バイアス電圧Ｖbias1は、次式で表される。
【０００５】
【数１】
2007096779.tif 000003
ここで、ＶDDは（高電位側）電源電圧であり、ＶTはスレッショルド電圧であり、Rは抵抗値であり、
【０００６】
【数２】
2007096779.tif 000004
は、ＭＯＳのファクタである。
【特許文献１】特開平５−１８３３５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図９のバイアス回路の消費電力を減らそうとする場合には、抵抗の抵抗値を大きくしてNチャネルＭＯＳトランジスタを流れる電流を低減する必要がある。
したがって、図９の回路を半導体回路として構成する場合には、抵抗の面積の増加を招き、コストアップにつながるという問題点があった。
そこで、本発明の目的は、低消費電力、低コストでバイアス電圧被供給回路におけるトランジスタのスレショルド電圧の製造ばらつきに追従したバイアス電圧を印加することができるバイアス回路を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明は、第１ＭＯＳトランジスタを含み、前記第１ＭＯＳトランジスタのスレッショルド電圧に比例したバイアス電圧を生成するバイアス回路と、第２ＭＯＳトランジスタを含み前記バイアス電圧が印加された状態で動作するバイアス電圧被印加回路と、を備え、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとは、同一工程で同一基板上に形成したことを特徴としている。
上記構成によれば、バイアス電圧被印加回路に印加されるバイアス電圧は第２ＭＯＳトランジスタのスレッショルド電圧に比例するものとなる。
【０００９】
この場合において、前記バイアス回路は、前記第１ＭＯＳトランジスタのドレイン端子と、電源との間に直列に抵抗が接続され、前記第１ＭＯＳトランジスタのゲート端子が前記電源に接続され、前記ドレイン端子と前記抵抗との間の接続点がバイアス電圧出力端子とされているようにしてもよい。
また、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、前記電源は、高電位側電源であるようにしてもよい。
さらに、前記バイアス電圧被印加回路は、前記第２ＭＯＳトランジスタのゲート端子が前記バイアス電圧被印加回路の入力端子に接続されているようにしてもよい。
さらにまた、前記バイアス電圧被印加回路は、ロウノイズアンプとして構成されているようにしてもよい。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の好適な実施の形態について図面を参照して説明する。
図１は、バイアス回路の原理回路図である。
バイアス回路１０は、高電位側電源ＶDDにゲート端子Ｇが接続され、低電位側電源VSSにソース端子Ｓが接続されたＮチャネルＭＯＳトランジスタ１１と、高電位側電源ＶDDとNチャネルＭＯＳトランジスタ１１のドレイン端子Ｄとの間に接続された抵抗１２と、を備えている。
この場合において、バイアス電圧Ｖbiasは、次式で表される。
【００１１】
【数３】
2007096779.tif 000005
ここで、ＶDDは（高電位側）電源電圧であり、ＶTはスレッショルド電圧であり、Rは抵抗値であり、
【００１２】
【数４】
2007096779.tif 000006
は、ＭＯＳのファクタである。
【００１３】
次に、バイアス回路の動作原理について説明する。
図２は、スレッショルド電圧とバイアス電圧との電圧関係の説明図である。
バイアス回路を構成するＮチャネルＭＯＳトランジスタ１１と、バイアス電圧Ｖbiasが供給される回路を構成するＭＯＳトランジスタを同一工程で同一基板上に形成した場合にロットのばらつきにより、回路を構成するＭＯＳトランジスタのスレッショルド電圧が回路設計時に想定している標準的なスレッショルド電圧の場合と比較して、高くなった場合には、バイアス回路を構成するNチャネルＭＯＳトランジスタ１１のスレッショルド電圧も高くなるため、バイアス電圧Ｖbiasも高くなる。
【００１４】
この結果、バイアス電圧Ｖbiasが供給される回路を構成するＭＯＳトランジスタのオーバードライブ電圧は、回路を構成するＭＯＳトランジスタのスレッショルド電圧が標準的な場合と比較してあまり変化しないため、バイアス電圧Ｖbiasが供給される回路における電流などの変化が小さくなる。
同様に、回路を構成するＭＯＳトランジスタのスレッショルド電圧が回路設計時に想定している標準的なスレッショルド電圧の場合と比較して、低くなった場合には、バイアス回路を構成するNチャネルＭＯＳトランジスタ１１のスレッショルド電圧も低くなるため、バイアス電圧Ｖbiasも低くなる。
この結果、バイアス電圧Ｖbiasが供給される回路を構成するＭＯＳトランジスタのオーバードライブ電圧は、回路を構成するＭＯＳトランジスタのスレッショルド電圧が標準的な場合と比較してあまり変化しないため、バイアス電圧Ｖbiasが供給される回路における電流などの変化が小さくなる。
【００１５】
次に実施形態を具体的な回路に適用した場合について説明する。
図３は、無線通信装置のＲＦ段に本実施形態のバイアス回路を適用した場合の説明図である。
無線通信装置２０は、大別すると、電波を受信し、受信信号を出力するアンテナ２１と、受信信号を増幅して増幅受信信号を出力するロウノイズアンプ（ＬＮＡ）２２と、中間周波数を生成するための局部発振信号を出力する局部発振器２３と、局部発振信号と増幅受信信号とを混合して増幅受信信号の周波数を中間周波数に下げるためのミキサー２４と、ミキサー２４の出力信号のうち、不要成分を除去するロウパスフィルタ（ＬＰＦ）２５と、ロウパスフィルタ２５の出力信号の波形成形を行うコンパレータ２６と、ロウパスフィルタ２５の出力信号に基づいて受信信号の強度に応じた直流電圧を出力するＲＳＳＩ回路２７と、コンパレータ２６およびＲＳＳＩ回路２７の出力信号に基づいてデータ処理を行うベースバンド回路２８と、を備えている。
上記構成において、アンテナ２１は、電波を受信し、受信信号をロウノイズアンプ２２に出力する。ロウノイズアンプ２２は、受信信号を増幅して増幅受信信号をミキサー２４に出力する。
【００１６】
一方、局部発振器２３は、局部発振信号をミキサー２４に出力する。
これらの結果、ミキサー２４は、局部発振信号と増幅受信信号とを混合して増幅受信信号の周波数を中間周波数に下げて、ロウパスフィルタ２５に出力する。ロウパスフィルタ２５は、ミキサー２４の出力信号のうち、不要成分を除去してコンパレータ２６およびＲＳＳＩ回路２７に出力する。
コンパレータ２６は、ロウパスフィルタ２５の出力信号の波形成形を行ってベースバンド回路２８に出力し、ＲＳＳＩ回路２７は、ロウパスフィルタ２５の出力信号に基づいて受信信号の強度に応じた直流電圧をベースバンド回路２８に出力する。
これらの結果、ベースバンド回路２８は、コンパレータ２６およびＲＳＳＩ回路２７の出力信号に基づいてデータ処理を行う。
【００１７】
ここで、ロウノイズアンプ２２についてより詳細に説明する。
図４は、ロウノイズアンプの具体的回路構成図である。
ロウノイズアンプ２２は、大別すると、バイアス回路１００と、アンプ回路２００と、を備えている。この場合において、バイアス回路１００と、アンプ回路２００とは、同一工程において同一基板上に形成される半導体装置を構成している。従って、後述するNチャネルＭＯＳトランジスタ１０１と、NチャネルＭＯＳトランジスタ２０１とは、スレッショルド電圧の典型的なＭＯＳトランジスタに対する傾向は同じとなっている。
バイアス回路１００は、高電位側電源ＶDDにゲート端子Ｇが接続され、低電位側電源VSSにソース端子Ｓが接続されたＮチャネルＭＯＳトランジスタ１０１と、高電位側電源ＶDDとNチャネルＭＯＳトランジスタ１０１のドレイン端子Ｄとの間に接続された抵抗１０２と、を備えている。
アンプ回路部は、入力ＲＦ信号を増幅するためのNチャネルＭＯＳトランジスタ２０１を備えている。このＮチャネルＭＯＳトランジスタ２０１のソース端子は低電位側電源ＶSSに接続され、ゲート端子Ｇにはコンデンサ２０５が接続されている。このコンデンサ２０５の他端はＲＦ入力端子として機能している。
【００１８】
コンデンサ２０５とNチャネルＭＯＳトランジスタ２０１のゲート端子Ｇの接続点には抵抗２０３が接続されており、コンデンサ２０５と協働してハイパスフィルタとして機能している。さらに抵抗２０３の他端には、低電位側電源ＶSSとの間にバイパスコンデンサとして機能するコンデンサ２０７が直列に接続され、インピーダンスノイズを低減している。
この抵抗２０３とコンデンサ２０７との接続点には、バイアス回路１００のＮチャネルＭＯＳトランジスタ１０１のドレイン端子Ｄが接続され、バイアス電圧Ｖbiasが印加されている。
一方、NチャネルＭＯＳトランジスタ２０１のドレイン端子Ｄには、ＮチャネルＭＯＳトランジスタ２０２のソース端子Ｓが接続されている。このＮチャネルＭＯＳトランジスタ２０２のゲート端子Ｇは、高電位側電源ＶDDに接続され、ドレイン端子Ｄは、抵抗２０４を介して高電位側電源ＶDDに接続されている。
ＮチャネルＭＯＳトランジスタ２０２のドレイン端子と抵抗２０４と接続点には、コンデンサ２０６を介してＲＦ出力端子が接続されている。
【００１９】
上記構成の結果、ＲＦ入力端子から入力されたＲＦ信号がＭＯＳトランジスタ２０１によって増幅されるに際し、バイアス回路１００により印加されるバイアス電圧Ｖbiasは、ＭＯＳトランジスタ２０１のスレッショルド電圧ＶTHがロットばらつきにより変動したとしても、そのスレッショルド電圧ＶTHに追従して変動することとなる。
より詳細には、ＭＯＳトランジスタ２０１のスレッショルド電圧ＶTHが高くなると、ＭＯＳトランジスタ２０１と同一工程で同一基板上に形成されたＭＯＳトランジスタ１０１のスレッショルド電圧ＶTHも高くなり、ＭＯＳトランジスタ１０１のドレイン−ソース間を流れる電流が減る方向となって、バイアス電圧Ｖbiasが高くなる。
同様に、ＭＯＳトランジスタ２０１のスレッショルド電圧ＶTHが低くなると、ＭＯＳトランジスタ２０１と同一工程で同一基板上に形成されたＭＯＳトランジスタ１０１のスレッショルド電圧ＶTHも低くなり、ＭＯＳトランジスタ１０１のドレイン−ソース間を流れる電流が増える方向になり、バイアス電圧Ｖbiasが低くなる。
【００２０】
以下、実施形態の効果について説明する。
まず電流特性について、従来と実施形態とで比較する。
図５はバイアス電圧を固定した場合（従来）の電流特性の説明図である。
バイアスを固定していた場合には、図４に示すように、典型的(typical）なスレッショルド電圧ＶTHを有するＭＯＳトランジスタの電流特性Ｌtyp11に対し、ロットばらつきによってスレッショルド電圧ＶTHが低めになった場合には、バイアス電圧も低くなり、オーバードライブ電圧が高くなるため、より大きな電流が流れる電流特性ＬL11を有することとなる。
逆に典型的(typical）なスレッショルド電圧ＶTHを有するＭＯＳトランジスタの電流特性Ｌtyp11に対し、ロットばらつきによってスレッショルド電圧ＶTHが高めになった場合には、バイアス電圧も高くなるため、オーバードライブ電圧が低くなり、流れる電流が小さくなる電流特性ＬH11を有することとなる。
【００２１】
図６は、実施形態のバイアス回路を設けた場合の電流特性の説明図である。
図６に示すように、図５の場合と比較して、スレッショルド電圧ＶTHの影響が低減され、典型的(typical）なスレッショルド電圧ＶTHを有するＭＯＳトランジスタの電流特性Ｌtyp1に対し、ロットばらつきによってスレッショルド電圧ＶTHが高めになった場合の電流特性ＬH1およびロットばらつきによってスレッショルド電圧ＶTHが低めになった場合の電流特性ＬL1の双方とも、オーバードライブ電圧ひいてはＭＯＳトランジスタの電流が安定しているのが分かる。
【００２２】
次にロウノイズアンプのゲイン特性について、従来と実施形態とで比較する。
図７はバイアス電圧を固定した場合（従来）のロウノイズアンプのゲイン特性の説明図である。
図７に示すようにバイアスを固定していた場合には、典型的(typical）なスレッショルド電圧ＶTHを有するＭＯＳトランジスタのゲイン特性Ｌtyp12 に対し、ロットばらつきによってスレッショルド電圧ＶTHが低めになった場合には、バイアス電圧Ｖbiasも低くなるため、オーバードライブ電圧が高くなるため、ゲインが高くなる方にシフトするゲイン特性ＬH12を有することとなる。
逆に典型的(typical）なスレッショルド電圧ＶTHを有するＭＯＳトランジスタの電流特性Ｌtyp12に対し、ロットばらつきによってスレッショルド電圧ＶTHが高めになった場合には、バイアス電圧Ｖbiasも高くなるため、ゲインが低くなる方にシフトするゲイン特性ＬL12を有することとなる。
【００２３】
図８は、実施形態のバイアス回路を設けた場合のゲイン特性の説明図である。
図８に示すように、図７の場合と比較して、スレッショルド電圧ＶTHの影響が低減され、典型的(typical）なスレッショルド電圧ＶTHを有するＭＯＳトランジスタの場合のゲイン特性Ｌtyp2に対し、ロットばらつきによってスレッショルド電圧ＶTHが高めになった場合のゲイン特性ＬH2 およびロットばらつきによってスレッショルド電圧ＶTHが低めになった場合のゲイン特性ＬL2 の双方とも、オーバードライブ電圧ひいてはロウノイズアンプのゲイン特性が安定しているのがわかる。
【００２４】
次にロウノイズアンプのＮＦ特性について、従来と実施形態とで比較する。
図９はバイアス電圧を固定した場合（従来）のロウノイズアンプのＮＦ（Noise Figure：雑音指数）特性の説明図である。
図９に示すようにバイアスを固定していた場合には、典型的(typical）なスレッショルド電圧ＶTHを有するＭＯＳトランジスタのＮＦ特性Ｌtyp13に対し、ロットばらつきによってスレッショルド電圧ＶTHが低めになった場合には、バイアス電圧Ｖbiasも低くなり、オーバードライブ電圧が高くなるため、ＮＦが小さくなる方に多少シフトするＮＦ特性ＬH13を有することとなる。
逆に典型的(typical）なスレッショルド電圧ＶTHを有するＭＯＳトランジスタのＮＦ特性Ｌtyp13に対し、ロットばらつきによってスレッショルド電圧ＶTHが高めになった場合には、バイアス電圧Ｖbiasも高くなるため、ＮＦが非常に大きくなる方にシフトするＮＦ特性ＬL13を有することとなる。
【００２５】
図１０は、実施形態のバイアス回路を設けた場合のＮＦ特性の説明図である。
図１０に示すように、図９の場合と比較して、スレッショルド電圧ＶTHの影響が低減され、典型的(typical）なスレッショルド電圧ＶTHを有するＭＯＳトランジスタの場合のＮＦ特性Ｌtyp3に対し、ロットばらつきによってスレッショルド電圧ＶTHが高めになった場合のＮＦ特性ＬH3 およびロットばらつきによってスレッショルド電圧ＶTHが低めになった場合のＮＦ特性ＬL3 の双方とも、オーバードライブ電圧ひいてはロウノイズアンプのＮＦが安定しているのがわかる。
【００２６】
図１１は、抵抗値と設定電流との関係説明図である。
図１２に示した従来のバイアス回路においては、図１２中、曲線Ｌ14で示すように、設定電流を低くとるほど、抵抗の抵抗値を非常に大きくする必要があったが、本実施形態のバイアス回路を設けた場合には、図１２中、曲線Ｌ4で示すように、抵抗１０２の抵抗値を低く抑えることができ、半導体装置の面積の増加を招くことなく、最適なバイアス電圧を印加することが可能となる。
【００２７】
以上の説明においては、ＭＯＳトランジスタとして、ＮチャネルＭＯＳトランジスタを用いていたが、電源の極性を反転させることにより、ＰチャネルＭＯＳトランジスタを用いても同様の構成を採ることが可能となる。
以上の説明においては、バイアス電圧被印加回路として、ロウノイズアンプを例として説明したが、これに限るものではなく、バイアス電圧が印加されるバイアス電圧被印加回路を備えた半導体回路であれば同様に適用が可能である。
【図面の簡単な説明】
【００２８】
【図１】バイアス回路の原理回路図である。
【図２】スレッショルド電圧とバイアス電圧との電圧関係の説明図である。
【図３】無線通信装置のＲＦ段に本実施形態のバイアス回路を適用した場合の説明図である。
【図４】ロウノイズアンプの具体的回路構成図である。
【図５】バイアス電圧を固定した場合（従来）の電流特性の説明図である。
【図６】実施形態のバイアス回路を設けた場合の電流特性の説明図である。
【図７】バイアス電圧を固定した場合（従来）のロウノイズアンプのゲイン特性の説明図である。
【図８】実施形態のバイアス回路を設けた場合のロウノイズアンプのゲイン特性の説明図である。
【図９】バイアス電圧を固定した場合（従来）のロウノイズアンプのＮＦ特性の説明図である。
【図１０】実施形態のバイアス回路を設けた場合のロウノイズアンプのＮＦ特性の説明図である。
【図１１】抵抗値と設定電流との関係説明図である。
【図１２】従来のバイアス回路の回路図である。
【符号の説明】
【００２９】
１０…バイアス回路、１１…ＭＯＳトランジスタ（第１ＭＯＳトランジスタ）、１２…抵抗、２０…無線通信装置、２１…アンテナ、２２…ロウノイズアンプ（ＬＮＡ）、２３…局部発振器、２４…ミキサー、２５…ロウパスフィルタ（ＬＰＦ）、２６…コンパレータ、２７…ＲＳＳＩ回路、２８…ベースバンド回路、１０１…ＮチャネルＭＯＳトランジスタ（第１ＭＯＳトランジスタ）、１０２…抵抗、２００…アンプ回路、２０１…ＮチャネルＭＯＳトランジスタ（第２ＭＯＳトランジスタ）。
【図１】
2007096779.tif 000007
【図２】
2007096779.tif 000008
【図３】
2007096779.tif 000009
【図４】
2007096779.tif 000010
【図５】
2007096779.tif 000011
【図６】
2007096779.tif 000012
【図７】
2007096779.tif 000013
【図８】
2007096779.tif 000014
【図９】
2007096779.tif 000015
【図１０】
2007096779.tif 000016
【図１１】
2007096779.tif 000017
【図１２】
2007096779.tif 000018