(57)【要約】【課題】  Ｐ＋ピックアップ領域の層間絶縁膜内にイオン注入されるＰ型不純物の濃度の不均一によって生じる層間絶縁膜の段差及びそれに係るビットライン間ブリッジの不良を防止する。【解決手段】  センスアンプ用ＮＭＯＳ及びＰＭＯＳ、バータイプのＰ＋ピックアップ及びＮ＋ピックアップ、および絶縁膜が形成された半導体基板を準備する。ＮＭＯＳ、ＰＭＯＳ、Ｐ＋ピックアップ及びＮ＋ピックアップを覆うように絶縁膜上に層間絶縁膜を形成する。層間絶縁膜をエッチングしてコンタクトホールを形成する。コンタクトホールが形成された基板結果物上にマスクパターンを形成する。マスクパターンをイオン注入障壁として使用してコンタクトホールにより露出されたＰＭＯＳの接合領域及びＰ＋ピックアップ領域内にＰ型不純物イオン注入を遂行する。マスクパターンを除去して、基板結果物を洗浄する。コンタクトホールを埋め込むように層間絶縁膜上にビットラインを形成する。【選択図】  図３Ｄ
2007180488.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプ用ＮＭＯＳ及びＰＭＯＳが形成され、前記ＮＭＯＳとＰＭＯＳとの間の基板内に平行にバータイプのＰ＋ピックアップ及びＮ＋ピックアップが形成され、ＮＭＯＳとＰ＋ピックアップとの間、Ｐ＋ピックアップとＮ＋ピックアップとの間及びＮ＋ピックアップとＰＭＯＳとの間の基板上に絶縁膜が形成され、かつ、前記Ｐ＋ピックアップとＮ＋ピックアップとの間に形成される絶縁膜部分がその他の領域上に形成される絶縁膜部分とブリッジされるように形成された半導体基板を準備するステップと、
前記ＮＭＯＳ、ＰＭＯＳ、Ｐ＋ピックアップ及びＮ＋ピックアップを覆うように絶縁膜上に層間絶縁膜を形成するステップと、
前記層間絶縁膜をエッチングしてＮＭＯＳの接合領域、ＰＭＯＳの接合領域、Ｐ＋ピックアップ、Ｎ＋ピックアップ及びゲートを各々露出させるコンタクトホールを形成するステップと、
前記コンタクトホールが形成された基板結果物上にＰＭＯＳの接合領域及びＰ＋ピックアップ領域のコンタクトホール部分を選択的に露出させるホールタイプの開口部を有するマスクパターンを形成するステップと、
前記マスクパターンをイオン注入障壁として使用してコンタクトホールにより露出されたＰＭＯＳの接合領域及びＰ＋ピックアップ領域内にＰ型不純物イオン注入を遂行するステップと、
前記マスクパターンを除去するステップと、
前記マスクパターンが除去された基板結果物を洗浄するステップと、
前記コンタクトホールを埋め込むように層間絶縁膜上にビットラインを形成するステップと、
を含むことを特徴とする半導体素子のセンスアンプ形成方法。
【請求項２】
前記ホールタイプの開口部を有するマスクパターンはＡｒＦ露光設備を使用して形成することを特徴とする請求項１に記載の半導体素子のセンスアンプ形成方法。
【請求項３】
センスアンプ用ＮＭＯＳ及びＰＭＯＳが形成され、前記ＮＭＯＳとＰＭＯＳの間の基板内に平行にバータイプのＰ＋ピックアップ及びＮ＋ピックアップが形成され、前記ＮＭＯＳとＰ＋ピックアップとの間、Ｐ＋ピックアップとＮ＋ピックアップとの間及びＮ＋ピックアップとＰＭＯＳとの間の基板上に、絶縁膜が、前記Ｐ＋ピックアップとＮ＋ピックアップとの間に形成される部分がその他の領域上に形成される部分とブリッジになるように形成された半導体基板と、
前記ＮＭＯＳ、ＰＭＯＳ、Ｐ＋ピックアップ及びＮ＋ピックアップを覆うように絶縁膜上に形成された層間絶縁膜と、
前記ＮＭＯＳの接合領域、ＰＭＯＳの接合領域、Ｐ＋ピックアップ、Ｎ＋ピックアップ及びゲートを各々露出させるように前記層間絶縁膜内に形成されたコンタクトホールと、
前記コンタクトホールにより露出されたＰＭＯＳの接合領域及びＰ＋ピックアップ領域内にイオン注入されたＰ型不純物と、
前記コンタクトホールを埋め立てるように層間絶縁膜上に形成されたビットラインと、
を含むことを特徴とする半導体素子のセンスアンプ。
【請求項４】
前記不純物はイオン注入障壁としてＰＭＯＳの接合領域及びＰ＋ピックアップ領域のコンタクトホール部分を選択的に露出させるホールタイプの開口部を持つマスクパターンを利用してイオン注入されることを特徴とする請求項３に記載の半導体素子のセンスアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のセンスアンプに関するもので、より詳しくは、信号増幅素子であるセンスアンプ形成の際、Ｐ＋ピックアップ領域の上部に発生するビットラインのブリッジ現状を抑制できる半導体素子のセンスアンプ及びその形成方法に関する。
【背景技術】
【０００２】
半導体素子の中で、ＤＲＡＭはセル領域（cell region）と周辺回路領域（periphery region）及びコア領域（core region）に分けられる。ここで、セル領域はデータ（data）を格納する場所であり、周辺回路領域は外部電圧を内部電圧に変換させたり、セル（cell）を含む半導体チップ（chip）の内部と外部との間の信号伝達を媒介する場所である。一方、コア領域はセルにデータを書込んだりセルに格納されたデータを読むために該当セルと連結されたワードライン（word line）とビットライン（bit line）を選択的に制御する場所である。
【０００３】
一般に、ＤＲＡＭにおいて最も小さな幅のパターンを形成する所はセル領域であり、周辺回路領域の場合、セル領域に比べて相対的にパターンの幅が大きくて余裕面積も広いほうである。ところが、コア領域の場合、センスアンプ（sense amplifier）と呼ばれる増幅素子が形成されるが、前記センスアンプは非常に複雑な回路で構成されているので、セル領域のデザインルール（design rule）に次ぐ程に微細なデザインルールが要求される。最近には素子の高集積化が進行しながらセル領域よりコア領域でのパターンがより小さな場合もある。
【０００４】
以下では、図１Ａ乃至図１Ｅを参照しつつ従来技術に係るセンスアンプ形成方法を説明する。
【０００５】
図１Ａ乃至図１Ｅは、従来技術に係るセンスアンプ形成方法を説明するための工程別平面図である。
【０００６】
図１Ａを参照すれば、半導体基板１００のセンスアンプ形成領域内にセンスアンプ形成のための活性領域を限定する素子分離膜１１０を形成する。ここで、前記活性領域はＮＭＯＳ形成領域１２０ａ、ＰＭＯＳ形成領域１３０ａ、Ｎ＋ピックアップ（pick-up）形成領域１２０ｂ及びＰ＋ピックアップ形成領域１３０ｂに分けられる。
【０００７】
次に、前記基板上にゲート絶縁膜、ゲート導電膜及びハードマスク膜の積層膜からなるリング（ring）形態のゲート１４０を形成する。ここで、前記ゲートはＮＭＯＳ及びＰＭＯＳ形成領域上に形成し、かつ、Ｎ型ゲートで形成するが、活性領域から外れて素子分離膜１１０上に形成されたゲート１４０部分はゲート１４０と配線間のコンタクトが形成される部分である。
【０００８】
図１Ｂを参照すれば、前記ゲート１４０が形成された基板結果物の全面上にバッファー酸化膜（図示せず）とスペーサ用窒化膜（図示せず）を順次に形成した後、前記スペーサ用窒化膜上にゲートを覆うように絶縁膜（図示せず）を形成する。
【０００９】
次に、前記絶縁膜上にＮＭＯＳ形成領域１２０ａ及びＮ＋ピックアップ形成領域１２０ｂを露出させるラインタイプの開口部を有する第１マスクパターンＭ１を形成した後、前記第１マスクパターンＭ１をエッチングマスクとして使用して露出されたＮＭＯＳ形成領域１２０ａ及びＮ＋ピックアップ形成領域１２０ｂの絶縁膜をエッチングし、引続き、その下のスペーサ用窒化膜及びバッファー酸化膜を異方性エッチングしてゲート１４０の側壁にスペーサ（図示せず）を形成すると共に、ゲート１４０間の基板活性領域及びＮ＋ピックアップ形成領域１２０ｂを露出させる。
【００１０】
次に、前記露出されたＮＭＯＳ形成領域１２０ａのゲート１４０間の基板活性領域及びＮ＋ピックアップ形成領域１２０ｂ内にＮ型不純物をイオン注入してＮ＋接合領域１５０ａ及びＮ＋ピックアップ１５０ｂを形成する。
【００１１】
図１Ｃを参照すれば、第１マスクパターンを除去した状態で、前記基板結果物の全面上にＰＭＯＳ形成領域１３０ａ及び一部のＰ＋ピックアップ形成領域１３０ｂを選択的に露出させるラインタイプの開口部を有する第２マスクパターンＭ２を形成した後、前記第２マスクパターンＭ２をエッチングマスクとして使用して露出されたＰＭＯＳ形成領域１３０ａ及びＰ＋ピックアップ形成領域１３０ｂの絶縁膜をエッチングし、引続き、その下のスペーサ用窒化膜及びバッファー酸化膜を異方性エッチングしてゲート１４０の側壁にスペーサ（図示せず）を形成すると共に、ゲート１４０間の基板活性領域及びＰ＋ピックアップ形成領域１３０ｂを露出させる。
【００１２】
次に、前記露出されたゲート１４０間のＰＭＯＳ形成領域１３０ａの活性領域及びＰ＋ピックアップ形成領域１３０ｂ内にＰ型不純物をイオン注入してＰ＋接合領域１６０ａ及びＰ＋ピックアップ１６０ｂを形成する。
【００１３】
ここで、前記第２マスクパターンＭ２は、Ｐ＋ピックアップ形成領域１３０ｂの中間部分を遮るように形成するが、これによって、前記第２マスクパターンＭ２により遮られるＰ＋ピックアップ形成領域１３０ｂ部分上にもバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンが残留する。このように、Ｐ＋ピックアップ形成領域１３０ｂ上にバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンを残留させる理由は、前記Ｐ＋ピックアップ形成領域１３０ｂの左右側で残留するバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンを互いに連結してくれるためである。したがって、前記バッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンは、局部的にＨ形態を有することになる。
【００１４】
仮りに、前記第２マスクパターンＭ２がＰ＋ピックアップ形成領域１３０ｂを全て露出させる場合、即ち、Ｐ＋ピックアップ形成領域１３０ｂ上に残留するバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンのない場合、前記Ｐ＋ピックアップ形成領域１３０ｂの左右側で残留するバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンは互いを連結させてくれるｘ軸方向の支持台無しにｙ軸方向に長く形成されるため、構造的に不安定で倒れやすい。したがって、前記第２マスクパターンＭ２は、Ｐ＋ピックアップ形成領域１３０ｂの一部を遮るように形成してくれなければならない。この際、前記第２マスクパターンＭ２により遮られるＰ＋ピックアップ形成領域１３０ｂは以後ビットライン用コンタクトホールが形成されない部分である。
【００１５】
一方、前記Ｎ＋ピックアップ１５０ｂとＰＭＯＳ領域との間に残留するバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンはｙ軸方向に長く形成されることはされるが、ＰＭＯＳ領域のゲート１４０と接しているので、倒れる恐れはない。
【００１６】
図１Ｄを参照すれば、第２マスクパターンを除去した状態で、前記基板結果物を覆うように第１層間絶縁膜を形成した後、前記第１層間絶縁膜をゲート１４０が露出される時までエッチバック（etch-back）またはＣＭＰ（化学機械研磨、Chemical Mechanical Polishing）する。次に、前記第１層間絶縁膜上に第２層間絶縁膜を形成し、前記第２、第１層間絶縁膜の所定の部分をエッチングしてＮ＋接合領域１５０ａ、Ｐ＋接合領域１６０ａ、Ｎ＋ピックアップ１５０ｂ及びＰ＋ピックアップ１６０ｂを各々露出させるビットライン用コンタクトホール１７０を形成する。この際、前記活性領域の外側の素子分離膜１１０上に形成されたゲート１４０部分を露出させるビットライン用コンタクトホール１７０も形成する。
【００１７】
次に、前記ビットライン用コンタクトホール１７０が形成された基板結果物上に前記第２マスクパターンＭ２と同一な形態の第３マスクパターンＭ３を形成する。したがって、前記第３マスクパターンＭ３はＰ＋接合領域１６０ａ及び一部のＰ＋ピックアップ１６０ｂ領域を露出させるラインタイプが開口部を有し、かつ、Ｐ＋ピックアップ領域１６０ｂの中間部分は露出させない。
【００１８】
次に、前記第３マスクパターンＭ３により露出されたＰ＋接合領域１６０ａ及びＰ＋ピックアップ１６０ｂ領域のビットライン用コンタクトホール１７０内に追加イオン注入（Add Implantation）を遂行する。ここで、前記追加イオン注入は、通常Ｐ＋接合領域１６０ａ及びＰ＋ピックアップ１６０ｂ領域内のみに遂行し、ＮＭＯＳ領域及びＮ＋ピックアップ１５０ｂ領域内には遂行しないが、これはＰ型不純物がＮ型不純物に比べてよく固溶される特性があるため、Ｐ＋接合領域１６０ａ及びＰ＋ピックアップ１６０ｂの領域でコンタクト抵抗が高まる問題が発生するので、これを補償するためである。即ち、コンタクトが形成される領域に追加イオン注入を遂行してコンタクト界面のドーピング濃度を高めてコンタクト抵抗を低めるのである。
【００１９】
一方、活性領域の外側のゲート１４０部分に形成されたビットライン用コンタクトホール１７０内には前記追加的なイオン注入を遂行しないが、これは前記ゲート１４０のＮ型ゲートであるので、Ｐ型不純物をイオン注入すればむしろ抵抗が大きくなるためである。
【００２０】
図１Ｅを参照すれば、第３マスクパターンを除去した状態で、ビットライン用コンタクトホール１７０の内部に残留した不純物を除去するための洗浄工程を遂行する。前記洗浄工程の際、ビットライン用コンタクトホール１７０の外部の第２層間絶縁膜の一部の厚さが損失される。
【００２１】
次に、図示してはいないが、前記洗浄が完了したビットライン用コンタクトホール１７０を埋め込むように第２層間絶縁膜上にタングステンのようなビットライン用導電膜を蒸着し、前記ビットライン用導電膜をパターニングして、Ｎ＋接合領域１５０ａ、Ｐ＋接合領域１６０ａ、Ｎ＋ピックアップ１５０ｂ、Ｐ＋ピックアップ１６０ｂ及びゲート１４０と各々コンタクトされるビットラインを形成する。
【００２２】
以後、公知の後続工程を順次に遂行して半導体素子のセンスアンプを形成する。
ところが、前述した従来技術では追加的なイオン注入の際、第２マスクパターンＭ２と同一形状のイオン注入マスクパターン（第３マスクパターン：Ｍ３）を使用するため、前記追加的なイオン注入の際、Ｐ＋ピックアップ１６０ｂ領域に遮られる部分が発生し、前記遮られるＰ＋ピックアップ１６０ｂ領域上の第２層間絶縁膜内には追加的なイオン注入がなされない。
【００２３】
このように、Ｐ＋ピックアップ１６０ｂ領域の中で追加的なイオン注入がなされない部分が存在すれば、後続してビットライン用コンタクトホール１７０を洗浄する際、追加的なイオン注入がなされた部分とそうでない部分で損失される第２層間絶縁膜の厚さが変わる。これは追加的なイオン注入がなされた部分はイオンによる損傷（damage）のため、洗浄時に損失速度が速いためである。
【００２４】
これによって、ビットライン用導電膜を蒸着する前、第２層間絶縁膜に段差が発生することになるが、このような段差は１００ｎｍ以上の線幅を有する素子では大きい問題が生じなかったが、１００ｎｍ以下の線幅を有する高集積素子では問題が生じている。即ち、素子が高集積化することによって、ビットラインの線幅が減少し、これら間の間隔も減少するので、ビットライン用導電膜をパターニングする工程が徐々に難しくなっているが、前記第２層間絶縁膜の段差によりビットライン用導電膜の表面平坦度がよくないで、ビットライン形成のための露光工程の際、ＤＯＦ（Depth of Focus）マージンが減少され、その結果、ビットライン間ブリッジ（bridge）のようなパターニング不良が生じるのである。
【００２５】
図２は図１Ｅのａ−ａ’線に従う断面図であって、前記ビットライン用導電膜１８０を蒸着した後、そして、前記ビットライン用導電膜１８０をパターニングする前の図面であり、前記ビットライン用コンタクトホール１７０の洗浄の際、第２層間絶縁膜ＩＬＤ２に発生した段差を示す。ここで、未説明符号ＩＬＤ１は第１層間絶縁膜を表す。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
したがって、本発明は、前記のような従来の問題を解決するために案出したものであって、半導体素子のセンスアンプ形成の際、Ｐ＋ピックアップ領域の層間絶縁膜内にイオン注入されるＰ型不純物の濃度の不均一により生じる層間絶縁膜の段差及びそれに係るビットライン間ブリッジの不良を防止できる半導体素子のセンスアンプ及びその形成方法を提供することをその目的とする。
【課題を解決するための手段】
【００２７】
前記のような目的を達成するための本発明の半導体素子のセンスアンプ形成方法は、センスアンプ用ＮＭＯＳ及びＰＭＯＳが形成され、ＮＭＯＳとＰＭＯＳとの間の基板内に平行にバー（bar）タイプのＰ＋ピックアップ及びＮ＋ピックアップが形成され、ＮＭＯＳとＰ＋ピックアップとの間、Ｐ＋ピックアップとＮ＋ピックアップとの間及びＮ＋ピックアップとＰＭＯＳとの間の基板上に絶縁膜が形成され、かつ、前記Ｐ＋ピックアップとＮ＋ピックアップとの間に形成される絶縁膜部分がその他の領域上に形成される絶縁膜部分とブリッジされるように形成された半導体基板を準備する段階と、ＮＭＯＳ、ＰＭＯＳ、Ｐ＋ピックアップ及びＮ＋ピックアップを覆うように絶縁膜上に層間絶縁膜を形成する段階と、層間絶縁膜をエッチングしてＮＭＯＳの接合領域、ＰＭＯＳの接合領域、Ｐ＋ピックアップ、Ｎ＋ピックアップ及びゲートを各々露出させるコンタクトホールを形成する段階と、コンタクトホールが形成された基板結果物上にＰＭＯＳの接合領域及びＰ＋ピックアップ領域のコンタクトホール部分を選択的に露出させるホールタイプの開口部を有するマスクパターンを形成する段階と、マスクパターンをイオン注入障壁として使用してコンタクトホールにより露出されたＰＭＯＳの接合領域及びＰ＋ピックアップ領域内にＰ型不純物イオン注入を遂行する段階と、マスクパターンを除去する段階と、マスクパターンが除去された基板結果物を洗浄する段階と、コンタクトホールを埋め込むように層間絶縁膜上にビットラインを形成する段階と、を含む。
【００２８】
ここで、前記ホールタイプの開口部を有するマスクパターンはＡｒＦ露光設備を使用して形成する。
【００２９】
また、前記のような目的を達成するための本発明の半導体素子のセンスアンプは、センスアンプ用ＮＭＯＳ及びＰＭＯＳが形成され前記ＮＭＯＳとＰＭＯＳの間の基板内に平行にバー（bar）タイプのＰ＋ピックアップ及びＮ＋ピックアップが形成されるし前記ＮＭＯＳとＰ＋ピックアップとの間、Ｐ＋ピックアップとＮ＋ピックアップとの間及びＮ＋ピックアップとＰＭＯＳとの間の基板上、絶縁膜が、前記Ｐ＋ピックアップとＮ＋ピックアップとの間に形成される部分がその他の領域上に形成される部分とブリッジになるように形成された半導体基板と、前記ＮＭＯＳ，ＰＭＯＳ，Ｐ＋ピックアップ及びＮ＋ピックアップを覆うように絶縁膜上に形成された層間絶縁膜と、前記ＮＭＯＳの接合領域、ＰＭＯＳの接合領域、Ｐ＋ピックアップ、Ｎ＋ピックアップ及びゲートを各々露出させるように前記層間絶縁膜内に形成されたコンタクトホールと、前記コンタクトホールにより露出されたＰＭＯＳの接合領域及びＰ＋ピックアップ領域内にイオン注入されたＰ型不純物；前記コンタクトホールを埋め立てるように層間絶縁膜上に形成されたビットラインとを含む。
【００３０】
ここで、前記不純物はイオン注入障壁としてＰＭＯＳの接合領域及びＰ＋ピックアップ領域のコンタクトホール部分を選択的に露出させるホールタイプの開口部を持つマスクパターンを利用してイオン注入される。
【発明の効果】
【００３１】
以上のように、本発明は、半導体素子のセンスアンプを形成することにおいて、Ｐ型不純物の追加イオン注入時使用するマスクパターンがＰ＋接合領域及びＰ＋ピックアップ領域のビットライン用コンタクトホール部分を選択的に露出させるホールタイプの開口部を有するようにすることによって、ビットライン用コンタクトホールの以外の層間絶縁膜内に追加のイオン注入がなされないようにして、不均一な追加イオン注入に起因する層間絶縁膜の段差及びそれによるビットラインのブリッジ不良が防止できる。したがって、本発明は半導体素子の製造歩留まりを改善することができる。
【発明を実施するための最良の形態】
【００３２】
以下、添付の図面を参照しつつ本発明の好ましい実施形態を詳細に説明する。
図３Ａ乃至図３Ｅは、本発明の実施形態に係る半導体素子のセンスアンプ形成方法を説明するための工程別平面図である。
【００３３】
図３Ａを参照すれば、半導体基板３００のセンスアンプ形成領域内にセンスアンプ形成のための活性領域を限定する素子分離膜３１０を形成する。ここで、前記活性領域はＮＭＯＳ形成領域３２０ａ、ＰＭＯＳ形成領域３３０ａ、Ｎ＋ピックアップ形成領域３２０ｂ及びＰ＋ピックアップ形成領域３３０ｂに分けられる。
【００３４】
次に、前記基板３００上にゲート絶縁膜、ゲート導電膜及びハードマスク膜の積層膜からなるリング（ring）形態のＮ型ゲート３４０を形成する。ここで、前記ゲート３４０はＮＭＯＳ及びＰＭＯＳ形成領域３２０ａ、３３０ａ上に形成されるが、活性領域から外れて素子分離膜３１０上に形成されたゲート３４０部分はゲート３４０と配線間コンタクトが形成される部分である。
【００３５】
図３Ｂを参照すれば、前記ゲート３４０が形成された基板結果物の全面上にバッファー酸化膜（図示せず）とスペーサ用窒化膜（図示せず）を順次に形成した後、前記スペーサ用窒化膜上にゲート３４０を覆うように絶縁膜（図示していない）を形成する。ここで、前記バッファー酸化膜はＴＥＯＳ酸化膜またはＨＴＯ（High Temperature Oxide）膜であって、２０〜５００Åの厚さで形成し、スペーサ用窒化膜は５０〜７００Åの厚さで形成する。
【００３６】
次に、前記絶縁膜上にＮＭＯＳ形成領域３２０ａ及びＮ＋ピックアップ形成領域３２０ｂを露出させるラインタイプの開口部を有する第１マスクパターンＭ１’を形成した後、前記第１マスクパターンＭ１’をエッチングマスクとして使用して露出されたＮＭＯＳ形成領域３２０ａ及びＮ＋ピックアップ形成領域３２０ｂの絶縁膜をエッチングし、引続き、その下のスペーサ用窒化膜及びバッファー酸化膜を異方性エッチングしてゲート３４０の側壁にスペーサ（図示せず）を形成すると共に、ゲート３４０間の活性領域及びＮ＋ピックアップ形成領域３２０ｂを露出させる。
【００３７】
次に、前記露出されたＮＭＯＳ形成領域３２０ａのゲート３４０間の活性領域及びＮ＋ピックアップ形成領域３２０ｂ内にＮ型不純物をイオン注入してＮ＋接合領域３５０ａ及びＮ＋ピックアップ３５０ｂを形成する。
【００３８】
図３Ｃを参照すれば、第１マスクパターンＭ１’を除去した状態で、前記基板結果物の全面上にＰＭＯＳ形成領域３３０ａ及び一部のＰ＋ピックアップ形成領域３３０ｂを選択的に露出させるラインタイプの第２マスクパターンＭ２’を形成した後、前記第２マスクパターンＭ２’をエッチングマスクとして使用して露出されたＰＭＯＳ形成領域３３０ａ及びＰ＋ピックアップ形成領域３３０ｂの絶縁膜をエッチングし、引続き、その下のスペーサ用窒化膜及びバッファー酸化膜を異方性エッチングしてゲート３４０の側壁にスペーサを形成すると共に、ゲート３４０間の活性領域及びＰ＋ピックアップ形成領域３３０ｂを露出させる。
【００３９】
次に、前記露出されたゲート３４０間のＰＭＯＳ形成領域３３０ａの活性領域及びＰ＋ピックアップ形成領域３３０ｂ内にＰ型不純物をイオン注入してＰ＋接合領域３６０ａ及びＰ＋ピックアップ３６０ｂを形成する。
【００４０】
ここで、前記第２マスクパターンＭ２’は、Ｐ＋ピックアップ形成領域３３０ｂの中間部分を遮るように形成するが、これによって、前記第２マスクパターンＭ２’により遮られるＰ＋ピックアップ形成領域３３０ｂ部分上にもバッファー酸化膜、スペーサ用窒化膜及び絶縁膜が残留される。これによって、Ｐ＋ピックアップ形成領域３３０ｂ上にバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンを残留させる理由は、前記Ｐ＋ピックアップ形成領域３３０ｂの左右側で残留するバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンを互いに連結してくれるためである。したがって、前記残留するバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンは、局部的にＨ形態を有することになる。ここで、前記ｘ軸方向に残留する積層パターン及びｙ軸方向に長く残留する積層パターンは１００〜５０００Å程度の幅及び高さを有する。
【００４１】
これで、センスアンプ用ＮＭＯＳ及びＰＭＯＳが形成され、前記ＮＭＯＳとＰＭＯＳ間の基板内に平行にバー（bar）タイプのＰ＋ピックアップ３６０ｂ及びＮ＋ピックアップ３５０ｂが形成され、前記ＮＭＯＳとＰ＋ピックアップ３６０ｂとの間、Ｐ＋ピックアップ３６０ｂとＮ＋ピックアップ３５０ｂとの間及びＮ＋ピックアップ３５０ｂとＰＭＯＳとの間の基板上に絶縁膜が形成され、かつ、Ｐ＋ピックアップ３６０ｂとＮ＋ピックアップ３５０ｂとの間に形成される絶縁膜部分がＮＭＯＳとＰ＋ピックアップ３６０ｂ間に形成される絶縁膜部分とブリッジされるように形成された半導体基板が設けられる。
【００４２】
図３Ｄを参照すれば、第２マスクパターンを除去した状態で、前記基板結果物を覆うように第１層間絶縁膜を形成した後、前記第１層間絶縁膜をゲート３４０が露出される時までエッチバックまたはＣＭＰする。次に、前記第１層間絶縁膜上にＢＰＳＧ（Boro-phospho Silica Glass）膜のような第２層間絶縁膜を形成した後、その表面を平坦化する。次に、前記第２、第１層間絶縁膜の所定の部分をエッチングしてＮ＋接合領域３５０ａ、Ｐ＋接合領域３６０ａ、Ｎ＋ピックアップ３５０ｂ及びＰ＋ピックアップ３６０ｂを各々露出させるビットライン用コンタクトホール３７０を形成する。この際、前記活性領域の外側の素子分離膜３１０上に形成されたゲート３４０部分を露出させるビットライン用コンタクトホール３７０も形成する。
【００４３】
次に、前記ビットライン用コンタクトホール３７０が形成された基板結果物上にＰ＋接合領域３６０ａ及びＰ＋ピックアップ３６０ｂ領域のビットライン用コンタクトホール３７０部分を選択的に露出させるホールタイプの開口部を有する第３マスクパターンＭ３’を形成する。
【００４４】
ここで、前記ホールタイプの開口部を有する第３マスクパターンＭ３’はＡｒＦを光源として使用するＡｒＦ露光設備を使用して形成するが、これは従来のＩ−ライン（line）露光設備では微細なホールタイプの開口部を有するパターンが形成できないためである。
【００４５】
次に、前記第３マスクパターンＭ３’をイオン注入障壁として使用してビットライン用コンタクトホール３７０により露出されたＰ＋接合領域３６０ａ及びＰ＋ピックアップ３６０ｂ領域内にコンタクト抵抗の改善のためのＰ型不純物の追加イオン注入を遂行する。
【００４６】
従来技術において、追加イオン注入のための第３マスクパターンＭ３は、第２マスクパターンＭ２と同一な形態であって、Ｐ＋ピックアップ１６０ｂ領域の中間部分を遮るように形成するため、Ｐ＋ピックアップ１６０ｂ領域の上部の第２層間絶縁膜部分の中で、一部領域内には追加イオン注入がなされない。しかしながら、本発明の第３マスクパターンＭ３’は、従来のそれと異に、Ｐ＋接合領域３６０ａ及びＰ＋ピックアップ３６０ｂ領域のビットライン用コンタクトホール３７０のみを選択的に露出させるので、Ｐ＋接合領域３６０ａ及びＰ＋ピックアップ３６０ｂ領域の上部に形成された第２層間絶縁膜の内部には追加イオン注入がなされない。
【００４７】
図３Ｅを参照すれば、第３マスクパターンを除去した状態で、前記ビットライン用コンタクトホール３７０の内部に残留した不純物を除去するための洗浄工程を遂行する。前記洗浄工程の際、ビットライン用コンタクトホール３７０の外部の第２層間絶縁膜の一部の厚さが損失される。
【００４８】
従来技術では、Ｐ＋ピックアップ１６０ｂ領域の上部の第２層間絶縁膜部分の中で、一部領域内には追加イオン注入がなされ、一部領域内では追加イオン注入がなされないので、前記洗浄時に損失される第２層間絶縁膜の損失厚さが不均一であったが、本発明では前記Ｐ＋接合領域３６０ａ及びＰ＋ピックアップ３６０ｂ領域の上部の第２層間絶縁膜の全ての領域内に追加イオン注入がなされないため、前記洗浄時に損失される第２層間絶縁膜の厚さが全ての領域で均一である。
【００４９】
次に、図示してはいないが、前記洗浄が完了したビットライン用コンタクトホール３７０を埋め込むように第２層間絶縁膜上にタングステンのようなビットライン用導電膜を蒸着し、前記ビットライン用導電膜をパターニングしてＮ＋接合領域３５０ａ、Ｐ＋接合領域３６０ａ、Ｎ＋ピックアップ３５０ｂ、Ｐ＋ピックアップ３６０ｂ及びゲート３４０と各々コンタクトされるビットラインを形成する。
【００５０】
以後、公知の後続工程を順次に遂行して半導体素子のセンスアンプを形成する。
このように、本発明は追加イオン注入のための第３マスクパターンＭ３’をＰ＋接合領域３６０ａ及びＰ＋ピックアップ３６０ｂ領域のビットライン用コンタクトホール３７０を選択的に露出させるホールタイプの開口部を有するようにすることによって、Ｐ＋接合領域３６０ａ及びＰ＋ピックアップ３６０ｂ領域の上部の第２層間絶縁膜内に追加イオン注入がなされないようにして、ビットライン用コンタクトホール３７０の洗浄の際、Ｐ＋接合領域３６０ａ及びＰ＋ピックアップ３６０ｂ領域の全ての領域で第２層間絶縁膜が均一な厚さで損失されるようにする。これによって、前記第２層間絶縁膜上に段差が生じないし、第２層間絶縁膜上に蒸着するビットライン用導電膜の平坦度が従来より優れることになる。したがって、本発明は、前記ビットライン用導電膜のパターニングの際、露光工程のＤＯＦマージンを改善して、ビットライン間ブリッジの不良を抑制することができ、したがって、半導体素子の製造歩留まりを改善することができる。
【００５１】
一方、前記第３マスクパターンＭ３’の開口部は整列マージンを考えてビットライン用コンタクトホール３７０の大きさよりは多少大きく形成することが好ましいが、この場合、前記追加イオン注入の際、ビットライン用コンタクトホール３７０上段縁部の第２層間絶縁膜部分にＰ＋不純物がイオン注入がなされるので、前記イオン注入された部分の損失率がその以外の部分での損失率より大きい。しかしながら、上記のようにビットライン用コンタクトホール３７０の上段部の縁部の第２層間絶縁膜部分が一部損失される場合、従来と同一な水準の第２層間絶縁膜の局部的段差は生じないし、むしろビットライン用コンタクトホール３７０の入口部が広がることになって、コンタクトホールの埋め込みが容易になるという利点がある。
【００５２】
以上、説明した本発明の実施形態では、第２マスクパターンＭ２’がＰ＋ピックアップ３６０ｂ領域の中間部分を遮るようにすることで、ＮＭＯＳ領域とＰ＋ピックアップ３６０ｂ間に残留するバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンがＰ＋ピックアップ３６０ｂとＮ＋ピックアップ３５０ｂ間に残留するバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンとブリッジされるようにして、前記積層パターンの倒れ現状を防止したが、本発明の他の実施形態では、図４Ａ乃至図４Ｃに示すように、第２ａマスクパターンＭ２”はＰ＋ピックアップ３６０ｂ領域を全て露出させるようにし、第１ａマスクパターンＭ１”がＮ＋ピックアップ３５０ｂ領域の中間部分を遮るようにして、ＰＭＯＳ領域とＮ＋ピックアップ３５０ｂ間に残留するバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンがＰ＋ピックアップ３６０ｂとＮ＋ピックアップ３５０ｂ間に残留するバッファー酸化膜、スペーサ用窒化膜及び絶縁膜の積層パターンとブリッジされるようにして、前記積層パターンの倒れ現状を防止することができる。この場合にも、第３ａマスクパターンＭ３”はＰ＋接合領域３６０ａ及びＰ＋ピックアップ３６０ｂ領域のビットライン用コンタクトホール３７０を選択的に露出させるホールタイプの開口部を有するので、不均一な第２層間絶縁膜の損失によるビットライン間ブリッジの不良は防止できる。
【００５３】
また、以上で説明した本発明の実施形態では、Ｐ＋接合領域３６０ａ及びＰ＋ピックアップ３６０ｂ領域内に追加的なイオン注入を遂行する場合に対してのみ図示し説明したが、本発明の方法はこれに限るのではなく、Ｎ＋接合領域３５０ａ及びＮ＋ピックアップ３５０ｂ領域に対する追加的なイオン注入を遂行する場合にも同一に適用されることができる。
【００５４】
以上、ここでは、本発明を特定の実施形態に関連して図示及び説明したが、本発明がそれに限るのではなく、特許請求範囲は本発明の精神と分野から外れない限度内で、本発明が多様に改造及び変形できるということを当業界で通常の知識を有する者であれば容易に分かる。
【図面の簡単な説明】
【００５５】
【図１Ａ】従来技術に係る半導体素子のセンスアンプ形成方法を説明するための工程別平面図である。
【図１Ｂ】従来技術に係る半導体素子のセンスアンプ形成方法を説明するための工程別平面図である。
【図１Ｃ】従来技術に係る半導体素子のセンスアンプ形成方法を説明するための工程別平面図である。
【図１Ｄ】従来技術に係る半導体素子のセンスアンプ形成方法を説明するための工程別平面図である。
【図１Ｅ】従来技術に係る半導体素子のセンスアンプ形成方法を説明するための工程別平面図である。
【図２】従来技術の問題を説明するための半導体素子の断面図である。
【図３Ａ】本発明の実施形態に係る半導体素子のセンスアンプ形成方法を説明するための工程別平面図である。
【図３Ｂ】本発明の実施形態に係る半導体素子のセンスアンプ形成方法を説明するための工程別平面図である。
【図３Ｃ】本発明の実施形態に係る半導体素子のセンスアンプ形成方法を説明するための工程別平面図である。
【図３Ｄ】本発明の実施形態に係る半導体素子のセンスアンプ形成方法を説明するための工程別平面図である。
【図３Ｅ】本発明の実施形態に係る半導体素子のセンスアンプ形成方法を説明するための工程別平面図である。
【図４Ａ】本発明の他の実施形態を説明するための平面図である。
【図４Ｂ】本発明の他の実施形態を説明するための平面図である。
【図４Ｃ】本発明の他の実施形態を説明するための平面図である。
【符号の説明】
【００５６】
３００  半導体基板
３１０  素子分離膜
３２０ａ  ＮＭＯＳ形成領域
３２０ｂ  Ｎ＋ピックアップ形成領域
３３０ａ  ＰＭＯＳ形成領域
３３０ｂ  Ｐ＋ピックアップ形成領域
３４０  ゲート
３５０ａ  Ｎ＋接合領域
３５０ｂ  Ｎ＋ピックアップ
３６０ａ  Ｐ＋接合領域
３６０ｂ  Ｐ＋ピックアップ
３７０  ビットライン用コンタクトホール
ＩＬＤ１  第１層間絶縁膜
ＩＬＤ２  第２層間絶縁膜
Ｍ１、Ｍ１’、Ｍ１”  第１マスクパターン
Ｍ２、Ｍ２’、Ｍ２”  第２マスクパターン
Ｍ３、Ｍ３’、Ｍ３”  第３マスクパターン
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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