(57)【要約】【課題】ターンオン電流を増加させ、ターンオフ電流を最小化して、電気的な特性が向上した複数のスイッチング素子を含む信号駆動素子を含む表示装置を提供する。【解決手段】第１ゲート電極、ソース及びドレイン電極、ソース電極とドレイン電極との間に形成されるチャンネル領域、及びチャンネル領域を挟んで第１ゲート電極と電気的に絶縁されるように形成され、第１ゲート電極の制御周期によって大きさの異なる２つの制御電圧が印加される第２ゲート電極を含むスイッチング素子を含む表示装置が提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１信号が印加されるソース電極と、駆動電圧の出力端子と接続されるドレイン電極と、一定の周期を有する第１スイッチング電圧が印加される第１ゲート電極と、前記ソース電極とドレイン電極との間に形成されるチャンネル領域と、前記第１ゲート電極と電気的に絶縁される第２ゲート電極とを含む薄膜トランジスタと、
前記第１ゲート電極に印加される第１スイッチング電圧と同一の周期で電流制御信号を前記第２ゲート電極に印加する電流制御部と、
を含むことを特徴とする表示装置。
【請求項２】
前記電流制御部は、
第１電流制御信号が印加されるソース電極と、前記第２ゲート電極に接続され、前記第１電流制御信号を出力するドレイン電極と、第１スイッチング電圧が印加されるゲート電極とを備える第１スイッチング素子を含むことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第２電流制御信号が印加されるソース電極と、前記駆動電圧出力端子に接続されるドレイン電極と、前記第１スイッチング電圧と位相が逆である第２スイッチング電圧が印加されるゲート電極とを含む第２スイッチング素子をさらに備えることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記第２ゲート電極は、透明導電体に形成されることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記チャンネル領域は、非晶質シリコン層を含むことを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第２電流制御信号は、接地電圧であることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記電流制御部は、
第２電流制御信号が印加されるソース電極と、前記第２ゲート電極に接続され、前記第２電流制御信号を出力するドレイン電極と、前記第１スイッチング電圧と位相が逆である第２スイッチング電圧が印加されるゲート電極を含む第２スイッチング素子を更に含むことを特徴とする請求項２に記載の表示装置。
【請求項８】
前記第２ゲート電極は、透明導電体に形成されることを特徴とする請求項７に記載の表示装置。
【請求項９】
前記チャンネル領域は、非晶質シリコン層を含むことを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記第２電流制御信号は、接地電圧であることを特徴とする請求項９に記載の表示装置。
【請求項１１】
前記薄膜トランジスタは表示領域に形成され、前記電流制御部は周辺領域に形成されることを特徴とする請求項１０に記載の表示装置。    
【請求項１２】
前記薄膜トランジスタのゲート電極に接続されるゲート線と、
前記薄膜トランジスタのソース電極に接続されるデータ線と、
前記薄膜トランジスタのドレイン電極に接続される画素電極と、
を更に含み、前記第１スイッチング電圧は、前記ゲート線に印加されるゲート電圧であることを特徴とする請求項１１に記載の表示装置。
【請求項１３】
前記第１信号は、前記データ線に印加されるデータ電圧であることを特徴とする請求項１２に記載の表示装置。
【請求項１４】
前記第２信号源が印加されるソース電極と、前記駆動電圧出力端子に接続されるドレイン電極と、前記第２スイッチング電圧が印加されるゲート電極を含むスイッチング素子を更に含むことを特徴とする請求項３に記載の表示装置。
【請求項１５】
前記第２ゲート電極は、透明導電体で形成されることを特徴とする請求項１４に記載の表示装置。
【請求項１６】
前記チャンネル領域は、非晶質シリコン層を含むことを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記第２電流制御信号は、接地電圧であることを特徴とする請求項１６に記載の表示装置。
【請求項１８】
前記薄膜トランジスタ及び電流制御部は、周辺領域に形成されることを特徴とする請求項１４に記載の表示装置。
【請求項１９】
ゲート線と、
前記ゲート線と実質的に直交するデータ線と、
前記ゲート線とデータ線とが交差する領域に形成される画素電極とを更に含み、
前記出力端子は、前記ゲート線と接続されて前記ゲート線にゲート電圧を印加することを特徴とする請求項１８に記載の表示装置。
【請求項２０】
前記第１信号は、前記ゲート電圧のターンオン電圧であることを特徴とする請求項１９に記載の表示装置。
【請求項２１】
前記第２信号は、前記ゲート電圧のターンオフ電圧であることを特徴とする請求項１９に記載の表示装置。
【請求項２２】
画像信号を処理し、画素をスイッチングする制御信号を処理する信号制御部と、
前記信号制御部から制御信号の入力を受け、プルアップ区間で信号を出力するプルアップ回路と、
前記信号制御部から制御信号の入力を受け、プルダウン区間で信号を出力するプルダウン回路と、
前記プルアップ回路の電流を制御する電流制御部を含む駆動部と、
を含むことを特徴とする表示装置。
【請求項２３】
前記プルアップ回路は、
第１信号が印加されるソース電極と、
駆動電圧出力端子に接続されるドレイン電極と、
一定周期を有する第１スイッチング電圧が印加される第１ゲート電極と、
前記ソース電極とドレイン電極との間に形成されるチャンネル領域と、
前記第１ゲート電極と電気的に絶縁される第２ゲート電極と、
を含むことを特徴とする請求項２２に記載の表示装置。
【請求項２４】
前記電流制御部は、前記第２ゲート電極に第１スイッチング電圧の周期と同一の周期で電流制御信号を印加することを特徴とする請求項２３に記載の表示装置。
【請求項２５】
前記電流制御部は、
第１電流制御信号が印加されるソース電極と、前記第２ゲート電極に接続され、前記第１電流制御信号を出力するドレイン電極と、前記第１スイッチング電圧が印加されるゲート電極を含むスイッチング素子を含むことを特徴とする請求項２４に記載の表示装置。
【請求項２６】
前記プルダウン回路は、
第２信号が印加されるソース電極と、前記駆動電圧の出力端子に接続されるドレイン電極と、前記第１スイッチング電圧と位相が逆である第２スイッチング電圧が印加されるゲート電極を含む薄膜トランジスタを更に含むことを特徴とする請求項２５に記載の表示装置。
【請求項２７】
前記電流制御部は、
第２電流制御信号が印加されるソース電極と、前記第２ゲート電極に接続され、前記第２電流制御信号を出力するドレイン電極と、前記第２スイッチング電圧が印加されるゲート電極を含むスイッチング素子を更に含むことを特徴とする請求項２６に記載の表示装置。
【請求項２８】
前記第２ゲート電極は、透明導電体で形成されることを特徴とする請求項２７に記載の表示装置。
【請求項２９】
前記チャンネル領域は、非晶質シリコン層を含むことを特徴とする請求項２８に記載の表示装置。
【請求項３０】
前記第２電流制御信号は、接地電圧であることを特徴とする請求項２９に記載の表示装置。
【請求項３１】
前記駆動部は、周辺領域に形成されることを特徴とする請求項３０に記載の表示装置。
【請求項３２】
ゲート線と、
前記ゲート線と実質的に直交するデータ線と、
前記ゲート線とデータ線とが交差する領域に形成される画素電極と、
を更に含み、前記出力端子は、前記ゲート線と接続されて前記ゲート線にゲート電圧を印加することを特徴とする請求項３１に記載の表示装置。
【請求項３３】
前記第１信号は、前記ゲート電圧のターンオン電圧であることを特徴とする請求項３２に記載の表示装置。
【請求項３４】
前記第２信号は、前記ゲート電圧のターンオフ電圧であることを特徴とする請求項３３に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号駆動素子を含む表示素子に関わり、より詳細には電気的特性が向上された信号駆動素子を含む表示装置に関する。
【背景技術】
【０００２】
一般的に、平板表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ）は、液晶表示パネル、ゲート駆動回路及びデータ駆動回路を含む。液晶表示パネルは、アレイ基板、カラーフィルタ基板及び液晶層を含む。アレイ基板は、複数のゲートライン、複数のデータライン、複数のスイッチング素子及びそれぞれのスイッチング素子に接続された複数の画素を含む。カラーフィルタ基板は、アレイ基板に対向する。液晶層は、アレイ基板とカラーフィルタ基板との間に介在する。ゲート駆動回路は、ゲート信号をゲートラインに印加する。データ駆動回路は、データ信号をデータラインに印加する。
【０００３】
特に、液晶表示装置の大きさを減少させるためにゲート駆動回路をアレイ基板の周辺領域に直接形成することもあるものの、ゲート駆動回路は複数のスイッチング素子を含む。
このように、液晶表示装置は、画素領域及び周辺領域にスイッチング素子を有している。スイッチング素子が非晶質シリコン半導体層を有する薄膜トランジスタで構成される場合、薄膜トランジスタのターンオン電流が単結晶や多結晶状態の半導体層を有する薄膜トランジスタに比べて小さいことによって、配線抵抗の影響により信号遅延や信号強度が減少するなどの問題が発生するおそれがある。このような問題を解決するために、半導体層のチャネル幅を広くするかチャンネルの長さを短くするなどの試みがあったが、設計上の限界があり、特に、チャンネルのデザインを変更すると、ターンオン電流だけでなくターンオフ時の漏洩電流もともに増加するという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述のような問題点を解決するための本発明の目的は、ターンオン電流を増加させ、ターンオフ電流を最小化して、電気的な特性が向上した複数のスイッチング素子を含む信号駆動素子を含む表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
前述した目的を達成するために、本発明の一実施例による表示装置は、第１ゲート電極、ソース及びドレイン電極、前記ソース電極とドレイン電極との間に形成されるチャンネル領域、及び前記チャンネル領域を挟んで前記第１ゲート電極と電気的に絶縁されるように形成され、第１ゲート電極の制御周期によって大きさが異なる２つの制御電圧が印加される第２ゲート電極を含むスイッチング素子を含む。
【０００６】
また、前記第２ゲート電極は、透明導電体で形成することができ、前記透明導電体はＩＴＯまたはＩＺＯを含むように構成できる。
また、本発明の一実施例による表示装置の前記チャンネル領域は、非晶質シリコン層を含むように実施することができる。
本発明の表示装置は、画素を含む表示領域と表示領域の周辺部に形成される非表示領域を有し、前記スイッチング素子は、非表示領域に形成される。
【０００７】
本発明の一実施例によると、前記第１ゲート電極にターンオン電圧が印加される区間では、前記第２ゲート電極に前記ターンオン電圧と逆極性の第１制御電圧が印加され、前記第１ゲート電極にターンオフ電圧が印加される区間では、前記第２ゲート電極は浮遊電極に接続される。
また、本発明の更に他の実施例によると、前記第１ゲート電極にターンオン電圧が印加される区間では、前記第２ゲート電極に前記ターンオン電圧と逆極性である第１制御電圧が印加され、前記第１ゲート電極にターンオフ電圧が印加される区間では、前記第２ゲート電極に接地電位の第２制御電圧が印加されるように実施することができる。
【０００８】
また、本発明の更に他の実施例によると、前記第１ゲート電極にターンオン電圧が印加される区間では前記第２ゲート電極に前記ターンオン電圧の同一の極性の第１制御電圧が印加され、前記第１ゲート電極にターンオフ電圧が印加される区間では、前記第２ゲート電極は、浮遊電極に接続されるように実施することができる。
また、本発明の更に他の実施例によると、前記第１ゲート電極にターンオン電圧が印加される区間では、前記第２ゲート電極に前記ターンオン電圧と同一の極性の第１制御電圧が印加され、前記第１ゲート電極にターンオフ電圧が印加される区間では前記第２ゲート電極に接地電位の第２制御電圧が印加される。
【０００９】
本発明による表示装置は、プルアップ区間で第１出力電圧を出力するプルアップ回路と、プルダウン区間で第２出力電圧を出力するプルダウン回路と、前記プルアップ回路及び前記プルダウン回路と接続され、前記表示領域に前記第１出力電圧及び前記第２出力電圧を伝達する出力端子、及び前記プルアップ区間及び前記プルダウン区間で前記プルアップ回路の電流を制御する電流制御回路を含み、前記プルアップ区間及び前記プルダウン区間で構成された動作周期を有する駆動回路を含むことができる。
【００１０】
前記プルアップ回路は、第１電圧源に接続されたソース電極、出力端子に接続されたドレイン電極、前記ソース電極とドレイン電極との間に形成されたチャンネル領域、プルアップ信号によって前記チャンネルの導通状態を制御する第１ゲート電極及び前記チャンネル領域を挟んで前記第１ゲート電極と絶縁されるように形成され、前記電流制御回路に接続される第２ゲート電極を含むことができる。
【００１１】
また、前記第２ゲート電極は、透明導電体に形成することができ、前記透明導電体はＩＴＯまたはＩＺＯを含むように構成できる。
前記チャンネル領域は、非晶質シリコン層を含むことができる。
電流制御回路は、前記プルアップ区間で第１制御電圧を前記第２ゲート電極に印加し、前記プルダウン区間では前記第１電圧と大きさが異なる第２制御電圧を前記第２ゲート電極に印加するように実施することができる。
【００１２】
また、前記電流制御回路は、第１制御電圧源、第２制御電圧源、及び前記動作周期によって前記第１及び第２電圧源のいずれと前記第２ゲート電極の電気的接続を選択する制御電圧源選択回路を含むことができる。
また、前記制御電圧源選択回路は、前記プルアップ信号によってターンオンし、ターンオン状態で前記第１電圧源と前記第２ゲート電極を電気的に接続する第１スイッチング素子及び前記プルダウン信号によってターンオンし、ターンオンした状態で前記第２制御電圧源と前記第２ゲート電極を電気的に接続する第２スイッチング素子を含むことができる。
【００１３】
また、前記第１スイッチング素子は、前記第１制御電圧源と接続されたソース電極、前記第２ゲート電極と接続されたドレイン電極、及び前記プルアップ信号が印加されるゲート電極を有する第１薄膜トランジスタを、前記第２スイッチング素子は、前記第２制御電圧源と接続されたソース電極、前記第２ゲート電極と接続されたドレイン電極及び前記プルダウン信号が印加されるゲート電極を有する第２薄膜トランジスタを含むように実施することができる。
【００１４】
前記第１制御電圧源は、前記プルアップ信号のターンオン電圧と逆極性である電圧を供給するように実施するか、前記プルアップ信号のターンオン電圧の極性と同一の電圧を供給するように実施することができる。
また、前記プルダウン回路は、第２出力電圧源に接続されたソース電極、前記出力端子に接続されたドレイン電極、前記ソース電極とドレイン電極との間に形成されたチャンネル領域、プルダウン信号によって前記チャンネルの導通状態を制御するゲート電極を含む薄膜トランジスタを含むことができる。
【００１５】
前述のような実施例で、プルダウン信号は、前記プルアップ信号と逆位相になるように実施することができる。
また、前記第２制御電圧源は、接地電位を供給するように実施するか、前記第２制御電圧源が浮遊電極になるように実施することができる。
また、前記第１出力電圧源は、前記プルアップ区間より短い周期を有するクロックを生成するように実施することができ、この場合、前記クロックは前記プルアップ区間でハイ信号を出力するように実施することができる。このような実施例において、第１出力電圧は、前記クロックのハイ信号とすることができ、前記出力端子は前記表示領域に形成されたゲート配線に接続されるように実施することができる。
【発明の効果】
【００１６】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照して本発明の一実施例による表示装置をより詳細に説明する。
図１は、本発明の一実施例による表示装置を示す図面である。
図１に示すように、本発明の一実施例による表示装置は、液晶表示パネル３００、信号駆動素子としてゲート駆動素子４００、データ駆動素子５００、データ駆動素子５００に接続された階調電圧生成部８００、ゲート駆動素子４００及びデータ駆動素子５００を制御する信号制御部６００を含む。液晶表示パネル３００は、複数の画素を有し、実質的に画像を表示する画素領域及び画素領域を除いた非表示領域を含む。
【００１８】
液晶表示パネル３００は、複数の信号線と、これに接続され、ほぼ行列の形態で配列された複数の画素（ＰＸ）を含む。また、液晶表示パネル３００は、対向して配置される下部基板と上部基板と、これら基板の間に位置する液晶を含む。
スイッチング素子（Ｑ）は、下部表示板に設けられている薄膜トランジスタなどの三端子素子であって、その制御端子は、ゲート線（ＧＬ）に接続されており、入力端子はデータ線（ＤＬ）に接続されており、出力端子は液晶コンデンサ（Ｃｌｃ）及び維持コンデンサ（Ｃｓｔ）に接続されている。図１に示すように、スイッチング素子（Ｑ）は、列方向に隣接する画素（ＰＸ）がそれぞれ異なるデータ線（Ｄ１−Ｄｍ）に順に接続されている。
【００１９】
階調電圧生成部８００は、画素（ＰＸ）の透過率に関わる一対の階調電圧集合（または基準階調電圧の集合）を生成する。一群は、共通電圧（Ｖｃｏｍ）に対して正の値を有し、他の群は負の値を有する。
ゲート駆動素子４００は、液晶表示パネル３００のゲート線（Ｇ１−Ｇｎ）に接続され、ゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｏｆｆ）との組み合わせで構成されたゲート信号をゲート線（Ｇ１−Ｇｎ）に印加する。
【００２０】
データ駆動素子５００は、液晶表示パネル３００のデータ線（Ｄ１−Ｄｍ）に接続されており、階調電圧生成部８００からの階調電圧を選択し、これをデータ信号としてデータ線（Ｄ１−Ｄｍ）に印加する。しかし、階調電圧生成部８００が全ての階調に対する電圧を全て提供するものではなく、階調電圧生成部８００が所定数の基準階調電圧のみを提供し、データ駆動素子５００が、基準階調電圧を分圧して全体階調に対する階調電圧を生成し、この中からデータ信号を選択するように構成することもできる。
【００２１】
信号制御部６００は、信号駆動素子であるゲート駆動素子４００及びデータ駆動素子５００などを制御する。
このような駆動素子（４００、５００、６００、８００）は、それぞれ少なくとも１つの集積回路チップの形態で液晶表示パネル３００の非表示領域上に直接装着する（ＣＯＧ：ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）、可撓性印刷回路フィルム（図示せず）上に装着してＴＣＰ（ｔａｐｅ  ｃａｒｒｉｅｒ  ｐａｃｋａｇｅ）の形態で液晶表示パネル３００に取り付けるか、別途の印刷回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）（図示せず）上に装着することができる。これとは違って、この駆動素子（４００、５００、６００、８００）を、信号線（Ｇ１−Ｇｎ、Ｄ１−Ｄｍ）及び薄膜トランジスタスイッチング素子（Ｑ）などとともに液晶表示パネル組立体３００に集積することもできる。
【００２２】
図２は、本発明による電流制御部と薄膜トランジスタを示すブロック図である。
薄膜トランジスタ２００は、ソース電極２２０、ドレイン電極２３０、ソース電極とドレイン電極との間に形成されるチャンネル領域（図示せず）、第１制御電圧（Ｖｇ）として印加されるゲート電圧によってチャンネル領域の導通状態を制御する第１ゲート電極２１０、及び第１ゲート電極と絶縁され、第２制御電圧（Ｖｇ’）が印加される第２ゲート電極２４０を含む。第１制御電圧（Ｖｇ）は、薄膜トランジスタ２００のターンオン電圧に該当するハイレベル（Ｖｇ＿Ｈ）とターンオフ電圧に該当するローレベル（Ｖｇ＿Ｌ）を有する。第２制御電圧（Ｖｇ’）は、第２ゲート電極２４０に印加され、薄膜トランジスタ２００のチャンネル電流を制御する。
【００２３】
図３は、本発明の電流制御電圧源が１つである実施例による駆動部のブロック図である。
ゲート駆動素子は、第１スイッチング信号としてプルアップ信号が印加されるときに動作するプルアップ回路４１０、プルアップ信号が印加されるときに動作し、プルアップ回路に電流制御電圧を印加する電流制御部、プルアップ信号と互いに異なる位相を有する第２スイッチング信号であるプルダウン信号が印加されるときに動作するプルダウン回路４２０を含む。
【００２４】
プルアップ回路４１０とプルダウン回路４２０は、それぞれ２つずつの入力端子（Ｖ１、Ｖｕｐ、Ｖ２、Ｖｄｏｗｎ）と駆動制御電圧を出力する共通出力端子（Ｖｏｕｔ）に接続される。
プルアップ回路４１０は、プルアップ信号入力端子（Ｖｕｐ）にプルダウン回路４２０は、プルダウン信号入力端子（Ｖｄｏｗｎ）にそれぞれ接続される。プルアップ信号入力端子（Ｖｕｐ）から印加されるプルアップ信号はプルアップ回路４１０のスイッチング動作を制御し、プルダウン信号入力端子（Ｖｄｏｗｎ）から印加されるプルダウン信号はプルダウン回路４２０のスイッチング動作を制御する。プルアップ回路４１０とプルダウン回路４２０の各入力端子（Ｖ１、Ｖ２）に互いに異なる第１信号源と第２信号源がそれぞれ接続される。プルアップ回路４１０は、プルアップ信号によってターンオン動作する期間、第１信号源から第１入力端子（Ｖ１）に印加される信号を出力端子（Ｖｏｕｔ）に出力し、プルアップ信号によって動作する電流制御部から出力された信号によってチャンネル電流を制御する。このように、出力端子（Ｖｏｕｔ）を通じて出力された駆動電圧は、表示パネルのゲートを駆動させる。プルダウン回路４２０は、プルダウン信号によってターンオン動作する期間、第２信号源から第２入力端子（Ｖ２）に印加される信号を出力端子（Ｖｏｕｔ）に出力する。本発明の一実施例によると、第１信号源としてクロック信号を生成する電圧源を用い、第２信号源として直流電圧源を用いることができる。
【００２５】
本発明の一実施例によると、プルアップ信号とプルダウン信号は互いに異なる位相、例えば、１８０°位相差を有する。このような実施例において、２つの信号のいずれがターンオンレベルである場合、残りの１つはターンオフレベルになる。プルアップ信号によってターンオンされたプルアップ回路４１０が第１信号源の電圧を出力端子（Ｖｏｕｔ）に出力する期間、プルダウン回路４２０はプルダウン信号によってターンオフされて動作されなく、プルダウン信号によってターンオンされたプルダウン回路４２０が第２信号源の電圧を出力端子（Ｖｏｕｔ）に出力する期間、プルアップ回路４１０は、プルアップ信号によって動作しない。即ち、プルアップ回路４１０が第１信号源の電圧を出力端子（Ｖｏｕｔ）に出力する場合に、プルダウン回路４２０は動作せずに出力端子（Ｖｏｕｔ）の出力に如何なる寄与もしない。逆に、プルダウン回路４２０が第２信号源（Ｖ２）の電圧を出力端子（Ｖｏｕｔ）の出力に如何なる寄与もしない。
【００２６】
電流制御部４３０は、電流制御信号が印加される電流制御端子（Ｖｃｏｎ１）、プルアップ信号入力端子（Ｖｕｐ）及びプルアップ回路４１０と接続される。電流制御部４３０は、プルアップ信号（Ｖｕｐ）によってターンオンし、電流制御端子（Ｖｃｏｎ１）に入力された電流制御信号をプルアップ回路４１０に印加して出力端子（Ｖｏｕｔ）に流れるプルアップ回路４１０の出力電流を制御する。
【００２７】
本発明の一実施例による表示装置のゲート駆動素子は、薄膜トランジスタを含んで具現することができるものの、図４を参照して複数の薄膜トランジスタを含む本発明の一実施例によるゲート駆動素子の構成を説明すると、下記のようである。
プルアップ回路は、第１入力端子（Ｖ１）と接続されるソース電極、出力端子（Ｖｏｕｔ）と接続されるドレイン電極、ソース電極とドレイン電極との間に形成されるチャンネル領域、プルアップ信号として第１制御電圧が印加されるプルアップ信号入力端子（Ｖｕｐ）に接続され、チャンネル領域の導通状態を制御する第１ゲート電極及びチャンネル領域を挟んで第１ゲート電極と絶縁され、第１制御電圧の動作周期によって異なる大きさの第２制御電圧が印加される第２ゲート電極１１１０を含む薄膜トランジスタ１１００を含む。プルアップ薄膜トランジスタ１１００のチャンネル領域は半導体層を含むものの、望ましくは、画素領域のスイッチング素子（Ｑ）と同一の半導体層で構成することができる。この場合、画素領域のスイッチング素子（Ｑ）が多結晶半導体層である場合には、プルアップ薄膜トランジスタ１１００も多結晶半導体層を含むチャンネル領域を有するようになり、画素領域のスイッチング素子が非晶質シリコン半導体層を有する場合には、プルアップ薄膜トランジスタ１１００も非晶質シリコン半導体層を含むチャンネル領域を有するように構成する。しかし、プルアップ薄膜トランジスタ１１００のチャンネル領域は、画素領域のスイッチング素子（Ｑ）とともに他の工程によって半導体層を形成することもでき、したがって、２つの素子の半導体層の結晶状態が互いに異なることもある。
【００２８】
第２ゲート電極１１１０は、金属、金属酸化物などの導電性物質で形成することができ、望ましくはインジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電体で形成することができる。
プルダウン回路は、第２入力端子（Ｖ２）と接続されるソース電極、プルアップ回路のドレイン電極と共通に出力端子（Ｖｏｕｔ）に接続されるドレイン電極、第１ゲート電極に印加される第１制御電圧と異なる位相差を有するプルダウン信号として第３制御電圧が印加されるプルダウン信号入力端子（Ｖｄｏｗｎ）に接続されるゲート電極、ソース電極とドレイン電極との間に形成されるチャンネル領域を含む少なくとも１つ以上の薄膜トランジスタ１２００を含む。プルダウン薄膜トランジスタ１２００のチャンネル領域は、半導体層を含むものの、プルダウン薄膜トランジスタ１２００の半導体層の形成方法及び結晶状態はプルアップ薄膜トランジスタ１１００について説明したものと同一である。
【００２９】
電流制御部は、少なくとも１つのスイッチング素子を含み、このようなスイッチング素子は薄膜トランジスタに形成することができる。本発明の一実施例によると、制御スイッチング素子は第１制御電圧が印加されるプルアップ信号入力端子（Ｖｕｐ）に接続され、第１ゲート電極と同一の動作周期で動作するゲート電極、電流制御端子（Ｖｃｏｎ１）に接続され、電流制御信号が印加されるソース電極、ドレイン電極、及びソース電極との間に形成されるチャンネル領域を含む薄膜トランジスタを含む。電流制御薄膜トランジスタ１３００のドレイン電極は、プルアップ薄膜トランジスタ１１００の第２ゲート電極１１１０に接続される。電流制御薄膜トランジスタ１３００のゲート電極にはプルアップ信号（Ｖｕｐ）が印加されるので、薄膜トランジスタ１３００の動作周期はプルアップ薄膜トランジスタ１１００の動作周期と同一である。
【００３０】
以上の実施例では、ゲート駆動素子を記述したが、本発明による駆動素子はゲート駆動素子に限定されるものではなく、データ駆動素子または表示パネルのピクセル駆動素子などにも用いることができる。
例えば、画素領域のスイッチング素子（Ｑ）が第２ゲート電極を含む場合、第２ゲート電極の電圧を制御するために本実施例を用いることもできる。図５に示すように、薄膜トランジスタ１１００は、画素領域のスイッチング素子（Ｑ）に該当し、第１信号は、データラインを通じて印加されるデータ電圧になり、薄膜トランジスタ１１００がドレイン電極は画素電極と接続される。第１スイッチング信号としてはゲートラインを通じて印加されるゲート信号が用いられ、電流制御のためのスイッチング素子１３００によって電流制御信号（Ｖｃｏｌ）が薄膜トランジスタ１１００に周期的に印加される。この場合、電流制御部４３０は周辺領域に形成される。
【００３１】
図６は、本発明の電流制御電圧源が２つである実施例による駆動部のブロック図である。
図６を参照して本発明の他の実施例によるゲート駆動素子のブロックを説明すると下記のようである。
プルアップ回路４１０とプルダウン回路４２０は、本発明の一実施例と同一である。電流制御部４３０は、電流制御信号が印加される電流制御端子（Ｖｃｏｎ１、Ｖｃｏｎ２）、プルアップ信号入力端子（Ｖｕｐ）、プルダウン信号入力端子（Ｖｄｏｗｎ）、及びプルアップ回路４１０と接続される。電流制御部４３０は、プルアップ信号（Ｖｕｐ）またはプルダウン信号（Ｖｄｏｗｎ）によってターンオンし、第１及び第２電流制御信号をプルアップ回路４１０に印加して出力端子（Ｖｏｕｔ）に流れるプルアップ回路４１０の出力電流を制御する。
【００３２】
図７は、本発明の第２実施例による駆動部の回路図である。以下、図７を参照して薄膜トランジスタを含む本発明の他の実施例によるゲート駆動素子の構成を詳細に説明すると下記のようである。
プルアップ回路とプルダウン回路の構成は、図４に示した一実施例と同一である。
電流制御部は、少なくとも２つ以上の制御スイッチング素子を含み、このようなスイッチング素子は薄膜トランジスタで形成することができる。第１電流制御薄膜トランジスタは、第１制御電圧が印加されるプルアップ信号入力端子（Ｖｕｐ）に接続され、第１ゲート電極と同一の動作周期に作動するゲート電極、第１電流制御信号が印加される第１電流制御端子（Ｖｃｏｎ１）に接続されるソース電極、プルアップ薄膜トランジスタの第２ゲート電極に接続され、第１電流制御信号を出力するドレイン電極、及びソース電極とドレイン電極との間に形成されるチャンネル領域を含む薄膜トランジスタ１３００で形成される。
【００３３】
第２電流制御薄膜トランジスタは、第２スイッチング信号としてプルダウン信号が印加されるプルダウン信号入力端子（Ｖｄｏｗｎ）に接続され、プルダウン薄膜トランジスタのゲート電極と同一の周期で作動するゲート電極、第２電流制御信号が印加される第２電流制御端子（Ｖｃｏｎ２）に接続されるソース電極、プルアップ薄膜トランジスタの第２ゲート電極に接続され、第２電流制御信号を出力するドレイン電極、及びソース電極とドレイン電極との間に形成されるチャンネル領域を含む薄膜トランジスタ１４００で形成することができる。
【００３４】
電流制御部薄膜トランジスタのチャンネルの導通状態（ターンオン状態）では、チャンネル電流を増加させるために、第１電流制御端子（Ｖｃｏｎ１）を通じて第１電流制御信号を第２ゲート電極に印加し、チャンネルの非導通状態（ターンオフ状態）では、チャンネル電流（漏洩電流）を最小化するために第２電流制御端子（Ｖｃｏｎ２）を通じて第２電流制御信号を第２ゲート電極に印加する。
【００３５】
第２ゲート電極の電圧によってチャンネル電流を制御する原理及び実験データに関しては後述する。第１電流制御薄膜トランジスタ１３００と第２電流制御薄膜トランジスタ１４００のドレイン電極は、共通のノードでプルアップ薄膜トランジスタ１１００の第２ゲート電極１１１０に接続される。第１電流制御薄膜トランジスタ１３００のゲート電極にはプルアップ信号が印加され、第２電流制御薄膜トランジスタ１４００のゲート電極にはプルダウン信号が印加される。したがって、第１電流制御薄膜トランジスタ１３００の動作周期はプルアップ薄膜トランジスタ１１００の動作周期と同一であり、第２電流制御薄膜トランジスタ１４００の動作周期は、プルダウン薄膜トランジスタ１２００の動作周期と同一である。
【００３６】
本発明の他の実施例によると、第１信号源としてクロック信号を生成する電圧源が用いられ、第２信号源として直流電圧源を用いることができる。なお、第２信号源は第２電流制御端子（Ｖｃｏｎ２）と接続され、第２電流制御信号としても用いることができる。
以上の実施例では、ゲート駆動素子を記述したが、本発明による駆動素子は、ゲート駆動素子に限定されることなく、データ駆動素子または表示パネルのピクセル駆動素子などにも用いることができる。
【００３７】
例えば、画素領域のスイッチング素子（Ｑ）が第２ゲート電極を含む場合、第２ゲート電極の電圧を制御するために、本実施例を用いることもできる。
図９に示すように、薄膜トランジスタ１１００は画素領域のスイッチング素子（Ｑ）に該当し、第１信号はデータラインを通じて印加されるデータ電圧になり、薄膜トランジスタ１１００のドレイン電極は画素電極と連結される。第１スイッチング信号としては、ゲートラインを通じて印加されるゲート信号が用いられ、第２スイッチング信号としてはゲート信号と逆位相の信号が用いられる。この場合、電流制御部４３０は、周辺領域に形成される。
【００３８】
４つの薄膜トランジスタが全てＮ型半導体層を有する２番目の実施例による駆動素子の動作を図６〜図８を参照して詳細に説明する。
本発明の実施例の薄膜トランジスタ（１１００、１２００、１３００、１４００）は全てＮ型半導体層として形成することができるので、正の電圧によってターンオンされる。プルアップ信号（Ｖｕｐ）とプルダウン（Ｖｄｏｗｎ）とは逆位相である。即ち、プルアップ信号（Ｖｕｐ）がターンオフレベルであるときにはプルダウン信号（Ｖｄｏｗｎ）はターンオンレベルになり（以下、プルダウン区間という）、プルアップ信号（Ｖｕｐ）がターンオンレベルであるときにはプルダウン信号（Ｖｄｏｗｎ）はターンオフレベルになる（プルアップ区間という）。
【００３９】
プルアップ区間でプルアップ信号によって、第１薄膜トランジスタ１３００とプルアップ薄膜トランジスタ１１００がターンオンすると、第１入力端子（Ｖ１）を通じてプルアップ薄膜トランジスタ１１００のソース電極に印加される第１信号源であるクロック信号がドレイン電極に伝達され、出力端子（Ｖｏｕｔ）を通じて出力される。プルアップ区間でプルダウン薄膜トランジスタ１２００は、ターンオフ状態を維持するので、第２入力端子（Ｖ２）に印加された第２信号源である電圧信号は出力端子（Ｖｏｕｔ）を通じて出力しない。プルアップ区間で、第１薄膜トランジスタ１３００は、ターンオン状態にあるので、第１電流制御端子（Ｖｃｏｎ１）に印加される第１制御電圧が第１薄膜トランジスタ１３００のソース電極とドレイン電極を経由してプルアップ薄膜トランジスタ１１００の第２ゲート電極１１１０に印加され、プルアップ薄膜トランジスタ１１００のソース電極とドレイン電極に流れる電流を増加させる。
【００４０】
一方、本発明の他の実施例の場合、プルアップ区間で第２薄膜トランジスタ１４００はターンオフ状態にあるので、第２電流制御端子（Ｖｃｏｎ２）を通じて印加される第２制御電圧は、プルアップ薄膜トランジスタ１１００の第２ゲート電極１１１０に伝達されない。
プルダウン区間でプルアップ信号によって第１薄膜トランジスタ１３００とプルアップ薄膜トランジスタ１１００がターンオフすると、第１入力端子（Ｖ１）を通じてプルアップ薄膜トランジスタ１１００のソース電極に印加される第１信号源はドレイン電極に伝達されないので、出力端子（Ｖｏｕｔ）を通じて出力されない。プルダウン区間でプルダウン薄膜トランジスタ１２００はターンオン状態を維持するので、第２入力端子（Ｖ２）に印加された第２信号源の電圧信号はプルダウン薄膜トランジスタ１２００のソース電極とドレイン電極を経由して出力端子（Ｖｏｕｔ）を通じて出力される。プルダウン区間で、第１薄膜トランジスタ１３００はターンオフ状態にあるので、第１電流制御端子（Ｖｃｏｎ１）に印加される第１制御電圧はプルアップ薄膜トランジスタ１１００の第２ゲート電極１１１０に印加されないので、プルアップ薄膜トランジスタ１１００のソース電極とドレイン電極に流れる電流を増加させない。
【００４１】
一方、本発明の他の実施例の場合、プルアップ区間で第２薄膜トランジスタ１４００はターンオン状態になるので、第２電流制御端子（Ｖｃｏｎ２）を通じて印加される第２制御電圧は、プルアップ薄膜トランジスタ１１００の第２ゲート電極１１１０に印加される。しかし、第２ゲート電極１１１０にしきい電圧（Ｖｔｈ）を超えない（＋）電圧が印加されるか（−）電圧が印加されるとプルアップ薄膜トランジスタ１１００を導通させないので、第１入力端子を通じて印加される第１信号源電圧が出力に影響を及ぼさない。
【００４２】
以上の実施例では、薄膜トランジスタなどスイッチング素子で構成された電流制御部について説明したが、電流制御部としてはパルス信号を発生する電源も可能である。例えば、図２の電流制御部で図８の最後のタイミング図の波形を有するパルス信号を発生させる電源が第２ゲート電極に連結される場合にも前記実施例と同一の電流制御が可能である。
また、以上の実施例では電流制御信号の周期が第１スイッチング信号と一致するが、第１スイッチング信号の周期は電流制御信号の周期と異なってもよい。
【００４３】
図１０は、図２のブロック図を具体化した実施例の回路図であり、図１１は、図１０の駆動素子の入力及び出力信号を示すタイミング図である。
図１０と図１１に示すように、第１電流制御トランジスタ１３００のゲート電極に第１スイッチング信号（Ｖｇ１）のターンオン期間（ｔ１）より短いターンオン期間（ｔ２）を有する信号（Ｖｇ２）が印加され、第２電流制御トランジスタ１４００のゲート電極には信号（Ｖｇ２）と逆位相である信号（Ｖｇ３）が印加されると、第１電流制御信号が印加される時間が図６の実施例より短くなる。この場合、信号（Ｖｇ２）及び信号（Ｖｇ３）は、第１制御信号と別途に生成され、電流制御トランジスタ（１３００、１４００）のゲート電極に印加されるか、第１スイッチング信号を変形する別途の素子を通じて形成することができる。
【００４４】
また、以上ではプルアップ薄膜トランジスタに第２ゲート電極を形成してチャンネル電流を制御する実施例について説明したが、プルダウン薄膜トランジスタにも第２ゲート電極を形成してチャンネル電流を制御することも可能である。
例えば、図６及び図７に示した実施例において、共通ノードと接続される第２ゲート電極をプルダウン薄膜トランジスタに形成することもできる。本発明の実施例による駆動回路は表示装置の周辺領域に形成することもできるものの、図１２及び図１３を参照してその構造を説明する。
【００４５】
図１２は、図６の駆動部のレイアウトを示す平面図であり、図１３は、図１２の駆動回路をX-X線に沿って見た断面図である。
まず、プルアップ薄膜トランジスタの構造は下記のようである。ガラスなどの透明材質の基板１６００上にゲート電極１１２０及びゲート信号配線が形成される。ゲート電極１１２０とソース電極１１３０及びドレイン電極１１４０との間に半導体層１１５０が形成され、ゲート電極１１２０と半導体層１１５０との間にゲート絶縁膜１１６０が形成される。プルアップ薄膜トランジスタの第２ゲート電極１１１０は、シリコンナイトライドなどの保護絶縁膜１１７０によってソース１１３０及びドレイン電極１１５０と電気的に分離されている。プルアップ薄膜トランジスタの第２ゲート電極１１１０は、第１制御トランジスタ及び第２制御トランジスタのドレイン電極と保護絶縁膜１１７０の第１コンタクトホール１８１０を通じて電気的に接続される。
【００４６】
本発明によるゲート駆動素子の出力端子１５００は、ゲート電極１１２０と同一の層として形成されるので、プルアップ及びプルダウン薄膜トランジスタのドレイン電極とゲートラインはドレイン電極に接続される共通端子１１４０を露出させる第２コンタクトホール１８２０及び出力端子１５００を露出させる第３コンタクトホール１８３０上に形成されるＩＴＯまたはＩＺＯなど配線層１９００によって電気的に接続される。
【００４７】
本発明の実施例によるプルアップ薄膜トランジスタの駆動原理を図１４〜図１６を参照して詳細に説明する。
図１４〜図１６は、本発明の一実施例によるプルアップ回路の駆動原理を概略的に示す正面図である。
図１４に示したように、プルアップ薄膜トランジスタがＮ型半導体層を有してゲート電極にきしい電圧以上の正の電圧を加えると、複数のキャリアである電子がゲート電極側に偏って電流を流しうるチャンネルが形成される。もし、図１５に示したように、半導体層を挟んで絶縁された２つのゲート電極を形成し、第１ゲート電極に正の電圧を加えるとともに第２ゲート電極に負の電圧を加えると、電子を第１ゲート電極側に押し出すことで更に多い電子がチャンネルを通じて流れるようになる。逆に、図１６に示したように、第２ゲート電極に正の電圧を加える場合に第２ゲート側の半導体層に電子が偏って電流を流しうる第２チャンネルが形成される。
【００４８】
結局、第１ゲート電極にターンオン電圧が加えられた状態で、第２ゲート電極に任意の電圧を加えると（極性に関係なく）チャンネル電流を増加させる効果を得るようになる。前述のようなメカニズムによると、第１ゲート電極にターンオフ電圧が加えられても、第２ゲート電極に任意の電圧が加えられると半導体層に電流が流れるようになる。即ち、ターンオフ状態でも電流を流すようになる。
【００４９】
以上では、Ｎチャンネル薄膜トランジスタについて説明したが、Ｐチャンネル薄膜トランジスタの場合にも第１ゲート電極に加えられるターンオン電圧とターンオフ電圧とが反対であるという点を除いては同一の動作原理を有する。
ターンオフ状態で半導体層に流れる電流が最小にするためには、第２ゲート電極を接地させるか浮遊状態に形成することが必要である。したがって、プルアップ薄膜トランジスタのターンオフ状態では、第２ゲート電極を浮遊電極や接地電源に接続することで半導体層の漏洩電流を最小化することができる。浮遊電極は、第２ゲート電極に誘導された電荷を十分に分布できる程度の面積を有するように設計することが望ましい。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施例による液晶表示装置を示すブロック図である。
【図２】本発明によるスイッチング素子及び電流制御部のブロック図である。
【図３】本発明の電流制御電圧源が１つである実施例による駆動部のブロック図である。
【図４】本発明の第１実施例による駆動部の回路図である。
【図５】本発明の第１実施例による画素スイッチング素子及び電流制御回路の回路図である。
【図６】本発明の電流制御電圧源が２つである実施例による駆動部のブロック図である。
【図７】本発明の第２実施例による駆動部の回路図である。
【図８】図５の駆動素子の入力及び出力信号を示すタイミング図である。
【図９】本発明の第２実施例による画素スイッチング素子及び電流制御回路の回路図である。
【図１０】図２のブロック図を具体化した実施例の回路図である。
【図１１】図１０の駆動素子の入力及び出力信号を示すタイミング図である。
【図１２】図６の駆動部のレイアウトを示す平面図である。
【図１３】図１２の駆動回路をX-Xに沿って見た断面図である。
【図１４】本発明の一実施例によるプルアップ回路の駆動原理を概略的に示す正面図である。
【図１５】本発明の一実施例によるプルアップ回路の駆動原理を概略的に示す正面図である。
【図１６】本発明の一実施例によるプルアップ回路の駆動原理を概略的に示す正面図である。
【符号の説明】
【００５１】
２００    薄膜トランジスタ
２１０    第１ゲート電極
２２０    ソース電極
２３０    ドレイン電極
２４０    第２ゲート電極
３００    液晶表示パネル
４００    ゲート駆動素子
４１０    プルアップ回路
４２０    プルダウン回路
４３０    電流制御部
５００    データ駆動素子
６００    信号制御部
８００    階調電圧生成部
【図１】
2007279748.tif 000003
【図２】
2007279748.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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