(57)【要約】【課題】磁気メモリにおいてメモリセルレイアウト面積を増大させることなく高速書込を実現する。【解決手段】スピン注入型磁気メモリセル（ＭＣ）に対しソース線（ＳＬ）をワード線（ＷＬ）と平行に配設し、複数ビット単位でデータの書込／読出を実行する。書込時において、ソース線電位を所定のシーケンスで変化させ、複数の選択メモリセルが共通に接続するソース線には、動作シーケンスの各段階において一方方向にのみ電流が流れるように設定する。このデータ書込シーケンスとしては、書込データに応じて順次メモリセルに電流を流す方法および書込前にメモリセルの抵抗状態を所定の初期抵抗状態に設定した後に、書込データに応じて初期抵抗状態を変化させる態様を取ることができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
行列状に配列され、各々が記憶データに応じて抵抗値が設定される記憶部を有する複数のメモリセル、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のソース線、
データ書込時に、選択列のビット線に書込データに応じた電圧を伝達する書込回路、および
前記データ書込時に、選択行のソース線を第１および第２の電圧レベルへ所定のシーケンスで駆動するソース線駆動回路を備え、前記選択列のビット線および前記選択行のソース線との間に対応のメモリセルを介して流れる電流に応じて前記記憶部の抵抗値が設定される、不揮発性半導体記憶装置。
【請求項２】
前記書込回路は複数ビットのデータを並列に書込み、
前記不揮発性半導体記憶装置は、さらに、
前記書込データのビット幅と同一数の複数の列を並行して選択する列選択回路を備え、
前記ソース線駆動回路は、前記複数の選択列に対して共通のソース線を前記所定のシーケンスで駆動する、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ソース線駆動回路は、選択行のソース線を両端部から駆動する、請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記ソース線は、隣接列のメモリセルにより共有されるように配置される、請求項１記載の不揮発性半導体記憶装置。
【請求項５】
各前記メモリセルは、導通時、対応の記憶部を対応のソース線に結合するアクセストランジスタをさらに備え、
前記不揮発性半導体記憶装置は、さらに、
メモリセル行に対応して設けられ、各々に対応の行のメモリセルのアクセストランジスタが接続される複数のワード線と、
前記選択行のワード線を選択状態へ駆動するワード線選択駆動回路とを備え、
前記ワード線選択駆動回路は、前記ソース線駆動回路と、行方向について対向する部分に配置される、請求項１記載の不揮発性半導体記憶装置。
【請求項６】
各前記メモリセルは、導通時、対応の記憶部を対応のソース線に接続する第１および第２のアクセストランジスタをさらに備え、
前記不揮発性半導体記憶装置は、さらに、
メモリセル行に対応して設けられ、各々に対応の行のメモリセルの第１のアクセストランジスタが接続される複数の第１のゲート線と、
メモリセル行に対応して設けられ、各々に対応の行のメモリセルの第２のアクセストランジスタが接続される複数の第２のゲート線と、
前記選択行の第１および第２のゲート線をともに選択状態へ駆動するワード線選択駆動回路とを備え、１つのワード線が対応の行の第１および第２のゲート線で構成される、請求項１記載の不揮発性半導体記憶装置。
【請求項７】
第１および第２のゲート線の組とソース線とが列方向において交互に配置され、
前記ソース線駆動回路は、選択行の第１および第２のゲート線にそれぞれ隣接するソース線を並行して駆動する、請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルは、行方向に配列される記憶部の数が、列方向に沿って配列される記憶部の数よりも多くなるように配置される、請求項１記載の不揮発性半導体記憶装置。
【請求項９】
各前記メモリセルは、さらに、導通時、対応の記憶部を対応のソース線に結合するアクセストランジスタを備え、
前記不揮発性半導体記憶装置は、さらに、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルのアクセストランジスタを接続される複数のワード線と、
選択行のワード線を前記ソース線選択駆動回路および書込回路が供給可能な高レベル電圧よりも高い電圧レベルの選択状態へ駆動するワード線駆動回路を備える、請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
前記ソース線選択駆動回路は、非選択状態のソース線を低電圧の論理レベルに対応する電圧レベルに維持する、請求項１記載の不揮発性半導体記憶装置。
【請求項１１】
前記書込回路からの書込データを転送する書込データ線と、各ビット線に対応して設けられ、導通時、対応のビット線を前記書込データ線に結合する複数の列選択ゲートと、
アドレス信号に従って選択列に対応する列選択ゲートを導通状態とする列選択信号を生成する列選択信号生成回路とをさらに備え、該列選択信号は、選択時、前記ソース線およびビット線に供給される電圧レベルよりも高い電圧レベルに設定される、請求項１記載の不揮発性半導体記憶装置。
【請求項１２】
データ書込モード時、非選択のビット線を選択ソース線の電圧に応じた電圧レベルに設定するビット線電圧設定回路をさらに備える、請求項１記載の不揮発性半導体記憶装置。
【請求項１３】
行列状に配列され、各々が記憶データに応じて抵抗値が設定される記憶部を有する複数のメモリセル、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のソース線、
データ書込時、多ビット書込データのビット幅に等しい数の列を並行して選択する列選択回路、
前記データ書込時に、該複数の選択列のビット線それぞれに、前記書込データビットの値に関わらず第１の電圧を伝達し、次いで前記書込データビットに応じた電圧を並行して伝達する書込回路、および
前記データ書込時、選択行のソース線を第２の電圧レベルおよび前記第１の電圧レベルへと所定のシーケンスで駆動するソース線駆動回路を備え、前記選択列のビット線および前記選択行のソース線の間に対応のメモリセルを介して流れる電流に応じて前記記憶部の抵抗値が設定され、前記書込回路による前記第１の電圧の伝達と並行して前記ソース線駆動回路が前記第２の電圧を伝達して選択メモリセルの記憶部を予め定められた論理レベルに対応する抵抗状態に設定する、不揮発性半導体記憶装置。
【請求項１４】
前記ソース線駆動回路の前記第２の電圧の伝達時、非選択のビット線を前記選択ソース線の電圧レベルに応じた電圧レベルに設定するビット線電圧設定回路をさらに備える、請求項１３記載の不揮発性半導体記憶装置。
【請求項１５】
行列状に配列され、各々が記憶データに従って抵抗値が設定される記憶部を有する複数のメモリセル、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、
各々が複数列のメモリセルに共有されるように配置される複数のソース線、
データ書込時、選択列のソース線を所定のシーケンスでその電圧レベルを変化させるソース線駆動回路、および
データ書込時、書込データに応じて選択列のビット線を駆動する期間を少なくとも有するデータ書込回路を備える、不揮発性半導体記憶装置。
【請求項１６】
前記書込データは多ビットであり、
各前記ソース線を共有する複数列は、前記多ビットデータのビット幅に等しい数の列である、請求項１５記載の不揮発性半導体記憶装置。
【請求項１７】
各前記ソース線は、列方向に延在して前記複数列に対応して配置される幹線部分と、
メモリセル行に対応して配置され、各々が対応の行の前記複数の列のメモリセルに接続するとともに前記幹線部分に接続される複数の支線部分とを備える、請求項１５記載の不揮発性半導体記憶装置。
【請求項１８】
各前記支線部分は、隣接行のメモリセルに共有されるように配置される、請求項１７記載の不揮発性半導体記憶装置。
【請求項１９】
各前記メモリセルは、前記記憶部に対して並列に設けられる第１および第２のアクセストランジスタをさらに含み、
各前記ワード線は、対応の行のメモリセルの第１のアクセストランジスタに接続される第１のゲート線と、前記対応の行のメモリセルの第２のアクセストランジスタに接続される第２のゲート線とを含み、
前記支線部分は、前記第１および第２のゲート線の組と交互に配置される、請求項１７記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、特に、磁気抵抗効果を利用してデータを不揮発的に記憶する磁気・ランダム・アクセス・メモリ（ＭＲＡＭ）に関する。より特定的には、この発明は、スピン注入により磁気記憶素子の磁化方向を設定して、その抵抗状態を設定するスピン注入ＭＲＡＭに関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電源遮断においても記憶データを保持することができ、待機状態時において電源を供給する必要がない。したがって、低電力消費が要求される携帯機器などの用途において広く用いられている。
【０００３】
このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用するＭＲＡＭがある。ＭＲＡＭは、記憶素子が、磁化方向が固定的に設定される固定層と、磁化方向が記憶データに応じて設定される自由層とを含む。この自由層と固定層の磁化方向が同じ（平行）場合、これらの自由層および固定層を通る経路の電気的抵抗値が小さくなる。また、自由層および固定層の磁化方向が反対（反平行）の場合には、この抵抗値が大きくなる。この記憶素子の抵抗値に応じて、流れる電流量が異なる。この記憶素子を介して流れる電流量を検出することにより、データの読出を行なう。
【０００４】
また、磁気メモリとして、カルコゲナイト系材料においては印加電圧パルスの極性に応じて抵抗値が異なることを利用する抵抗性ＲＡＭ（ＲＲＡＭ）も知られている。
【０００５】
特許文献１（特開２００５−２１６３８７号公報）は、情報書込を短時間で行なうことを目的とする構成を開示する。この特許文献１においては、メモリセルは、ソース線とビット線との間に直列に接続される抵抗素子およびアクセストランジスタを含む。この記憶素子を高抵抗状態から低抵抗状態へ変化させる動作を書込と呼ぶとき、書込後におけるメモリセルの記憶素子およびアクセストランジスタの合成抵抗値が一定値となる特性を持たせる。アクセストランジスタをＭＩＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成し、このＭＩＳトランジスタの電流−電圧特性と抵抗素子の電流−電圧特性が一致したときに、書込動作が停止する。抵抗性素子には、この記憶素子とＭＩＳトランジスタのチャネル抵抗の抵抗分圧による電圧が印加され、これらの電圧−電流特性一致時に書込を終了させることにより、この回路記憶素子の合成抵抗値をほぼ一定とすることにより、書込後の抵抗値のバラツキを抑制することを図る。
【０００６】
特許文献２（特開２００４−１８５７５４号公報）は、特許文献１と同様、ＲＲＡＭにおいて、消去／書込を高速で行なうことを意図する構成を開示する。この特許文献２においては、消去動作モードとして、メモリアレイ領域全体のメモリセルを一括して消去する一括消去モードと、このメモリアレイ領域内のメモリセルを個別に消去する個別消去モードとを設ける。一括消去モードを利用して、プログラムデータなどの一括消去対象データを高速で消去し、またコードデータなどの個別データは、個別消去モードで個々に消去し、効率的な消去動作を実現することを図る。
【０００７】
この特許文献２においては、また一括消去を行なう前に、消去対象のメモリセル全てに対して書込動作を行ない、いわゆる消去前書込動作を行なってその抵抗値を調整した後に、すべてのメモリセルを消去状態の高抵抗状態として消去電圧印加時の消費電流の低減を図る。
【０００８】
また、特許文献３（特開２００５−９２９１２号公報）は、スピン注入ＭＲＡＭにおいてリセット動作（低抵抗状態への移行）の前に、書込対象領域のメモリセルをすべて高抵抗状態に設定することにより、リセット動作後の抵抗状態のばらつきを抑制することを図る。また、メモリセル構成として、可変抵抗素子をソース線に接続し、ビット線へはアクセストランジスタを介して接続することにより、書込／読出時のビット線電位のノイズによる非選択セルの記憶データが悪影響を受けるというディスターバンスが発生することを回避することを図る。
【０００９】
この特許文献３に示されるメモリセルアレイの構成においては、ソース線がワード線と平行に配設され、これらのソース線およびワード線と直交する方向にビット線が配設される。この特許文献３においては、ＲＲＡＭにおいても同様の問題を同様の手法で解決することを開示する。
【００１０】
特許文献４（特開２００４−３５５６７０号公報）は、隣接する列のメモリセルでソース線を共有し、ソース線に可変抵抗素子をアクセストランジスタを介して接続する。各列に対して配置されるビット線は、非選択時、接地電圧レベルに維持し、非選択列のメモリセルにおいてはビット線およびソース線が、同一電圧レベルに維持され、非選択メモリセルへ電圧ストレスが印加されるのを抑制する。
【００１１】
また、この特許文献４においては、リセット動作を行なって、アクセス対象領域の全てのメモリセルを抵抗値の低いリセット状態に設定した後に、書込データに応じて、高抵抗状態に駆動する。
【００１２】
また、特許文献５（特開２００４−１８５７５５号公報）においては、隣接列に共有されるようにソース線を配置し、このソース線に可変抵抗素子を直接に接続し、ビット線へは可変抵抗素子をアクセストランジスタを介して接続する。
【００１３】
この特許文献５は、また読出／書込時のビット線印加電圧が可変抵抗素子に印加されるのを防止し、電圧ストレスを解消すること図り、また、非選択メモリセルにおいて可変抵抗素子の電流経路を選択トランジスタにより遮断して、書込および読出時のディスターバンスを回避することを図る。また、ソース線を各列ごとに設けることにより、非選択ソース線へは、消去をソース線単位で実行する場合、消去電圧が印加されず、消去時に可変抵抗素子に印加される電圧ストレスを抑制することを図る。また、可変抵抗素子の両端に選択トランジスタを直列に接続することにより、消去動作（リセット動作）時においてソース線への電圧印加時においても、非選択メモリセルにおけるディスターバンスの発生を防止することを図る。
【特許文献１】特開２００５−２１６３８７号公報
【特許文献２】特開２００４−１８５７５４号公報
【特許文献３】特開２００５−０９２９１２号公報
【特許文献４】特開２００４−３５５６７０号公報
【特許文献５】特開２００４−１８５７５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ＭＲＡＭにおいては、データ書込時、書込データの論理値に応じてメモリセルに供給される電流が流れる方向が異なり、データ書込時には、メモリセルを介して双方向に電流が流れる。ＲＲＡＭにおいても、同様、書込データの論理値に従ってメモリセルへの印加電圧の極性が異なり、メモリセルにおいては、双方向に電圧が印加される。従って、ＲＲＡＭおよびＭＲＡＭいずれにおいてもビット線およびソース線は双方向に駆動する必要がある。
【００１５】
上述の特許文献１に示される構成においては、可変抵抗素子およびアクセストランジスタの合成抵抗値が書込後一定値となる特性を持たせることにより、書込後の抵抗値のばらつきを抑制することを図り、リセット時の素子の抵抗値のバラツキを低減することを図る。しかしながら、この特許文献１に示される構成においては、低抵抗状態から高抵抗状態への一方向の抵抗状態の変化時の素子特性を一致させることのみを問題としており、データ書込時、選択メモリセルに対する低抵抗状態および高抵抗状態への書込を行なう場合については考慮していない。特に特許文献１においては、多ビットデータを並列して書込む際の動作制御については説明していない。
【００１６】
特許文献２に示される構成においては、消去前書込を行なって、消去前にメモリ素子を高抵抗状態とした後に、一括消去を行なう構成が示されている。高抵抗状態にそろえた後に一括消去を行なうため、メモリセルの書込データに関わらず、消去前書込および消去が一括してメモリセルに対して行なわれる。書込データに準じて、メモリセルの抵抗状態を設定するデータ書込部の構成については示されていない。また、多ビットデータの並列書込を行なうための構成も何ら示されていない。
【００１７】
特許文献３においては、可変抵抗素子とビット線との間にアクセストランジスタを設けることにより、書込／読出時のビット線電圧が可変抵抗素子に印加されるのを抑制し、非選択セルに対する電圧ストレス印加を抑制することを図る。しかしながら、この特許文献３においても、書込／読出時のディスターブの問題を解消することは考慮しているものの、複数ビットデータの並列書込時におけるディスターブの問題および効率的な書込については何ら考慮していない。
【００１８】
特許文献４に示される構成においては、可変抵抗素子をビット線に結合することにより、非選択ビット線を低レベルに保持して、消費電流およびアクセスタイムの増加を回避することを図る。また、データ書込時において、印加電圧パルスをトグルさせ、低電圧レベル、高電圧レベル、および低電圧レベルの順序の波形または高電圧レベルから低電圧レベルからまた高電圧レベルへ変化する電圧パルスを印加することにより、書込動作およびリセット動作の区別なく、電圧パルスを選択ビット線に印加することを図る。書込およびリセット動作の区別は、ソース線に印加される電圧レベルにより区別する。しかしながら、この特許文献４においては、書込動作およびリセット動作は個々別々の動作サイクルにより実行されており、先の特許文献１または２のような一括消去を行なう前の消去前書込を行なう動作については考慮しておらず、また、複数ビットのデータを並列に書込む動作についても考慮していない。
【００１９】
特許文献５に示される構成においては、ソース線が隣接列のメモリセルで共有されており、このソース線に可変抵抗素子を接続することにより、ビット線電電圧による可変抵抗素子への電圧ストレスを回避することを図る。しかしながら、この特許文献５においても、レイアウト面積を増大させることなく、複数ビットデータを並行して書込む構成について何ら考慮していない。
【００２０】
それゆえ、この発明の目的は、複数ビットデータを並列して高速で書込むことのできる不揮発性半導体記憶装置を提供することである。
【００２１】
この発明の特定的な目的は、高速で複数ビットデータを低消費電力で書込むことのできるスピン注入ＭＲＡＭを提供することである。
【課題を解決するための手段】
【００２２】
この発明の第１の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が記憶データに応じて抵抗値が設定される記憶部を有する複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のソース線と、データ書込時、選択列のビット線に書込データに応じた電圧を伝達する書込回路と、データ書込時、選択行のソース線を第１および第２の電圧レベルへ所定のシーケンスで駆動するソース線駆動回路とを備える。選択列のビット線および選択行のソース線の間に対応のメモリセルを介して流れる電流に応じて記憶部の抵抗値が設定される。
【００２３】
この発明の第２の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が記憶データに応じて抵抗値が設定される記憶部を有する複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のソース線と、データ書込時、多ビット書込データのビット幅に等しい数の列を並行して選択する列選択回路と、データ書込時に、これら複数の選択列のビット線それぞれに書込データビットの値に関わらず第１の電圧を伝達し、次いで書込データビットに応じた電圧を並行して選択列に伝達する書込回路と、データ書込時、選択行のソース線を第２の電圧および第１の電圧レベルへと所定のシーケンスで駆動するソース線駆動回路を含む。選択列のビット線および選択行のソース線の間に対応のメモリセルを介して流れる電流に応じて記憶部の抵抗値が設定され、書込回路による第１の電圧の伝達と並行してソース線駆動回路が第２の電圧を伝達し、これにより選択メモリセルの記憶部を予め定められた論理レベルに対応する抵抗状態に設定する。
【００２４】
この発明の第３の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が記憶データに従って抵抗値が設定される記憶部を有する複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、各々が複数列のメモリセルに共有されるように配置される複数のソース線と、データ書込時、選択列のソース線を所定のシーケンスでその電圧レベルを変化させるソース線駆動回路と、このデータ書込時、ソース線駆動回路により選択ソース線の駆動時に書込データに応じて選択列のビット線を駆動する期間を少なくとも有するデータ書込回路を備える。
【発明の効果】
【００２５】
第１の観点に係る発明においては、ソース線とワード線とが平行に配置され、メモリセルにおいてビット線コンタクトとソース線コンタクトとを列方向に整列して配置することができ、応じてメモリセルのレイアウト面積を低減することができる。
【００２６】
また、ビット線電位を書込データに応じて設定し、その状態で、ソース電圧を変化させることにより、ビット線に双方向に電流を供給するための電流源が不要となり、レイアウト面積が低減されるため、電源回路構成および電源切換の構成が簡略化される。
【００２７】
また、データの書込は、ソース線電位とビット線電位との関係で決定され、可変抵抗素子を低抵抗状態に設定するリセットサイクルおよび可変抵抗素子の抵抗状態を記憶データに応じて高抵抗状態に設定する書込サイクルを別々に設定する必要がなく、データ書込に要する時間を短縮することができる。
【００２８】
また、第２の観点に係る発明においては、共通にソース線に結合されるメモリセルから複数のメモリセルを選択し、ソース線とビット線の電位の関係に応じてメモリセルに電流を流してその記憶部の抵抗状態を設定している。したがって、ソース線が複数のメモリセルにより共有される場合においても、正確に多ビットデータを書込むことができる。
【００２９】
この発明の第３の観点に係る発明においては、多ビットデータと同じビット幅の列が共通にソース線に結合される。したがって、ソース線の数が低減でき、アレイレイアウト面積を低減できる。またソース線を共有する複数列のメモリセルを選択行に応じて並行して選択状態へ駆動され、ソース線と所定のシーケンスで電圧レベルを変更し、またビット線にデータ書込を行なったり、第１および第２の観点に係る発明と同様の効果を併せて奏する。
【発明を実施するための最良の形態】
【００３０】
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置のメモリセルの電気的等価回路を示す図である。図１において、メモリセルＭＣは、その一端がビット線ＢＬに結合され、記憶データに応じて抵抗値が設定される可変抵抗素子ＶＲと、ワード線ＷＬ上の信号電位に応答して選択的に導通し、導通時、可変抵抗素子ＶＲをソース線ＳＬに結合するアクセストランジスタＡＴを含む。ワード線ＷＬおよびソース線ＳＬがビット線ＢＬと交差するように配置される。この可変抵抗素子ＶＲは、スピン注入素子で構成され、偏極スピン電流の注入により、自由層の磁化方向が記憶データに応じて設定される。
【００３１】
図２（Ａ）および（Ｂ）は、図１に示すメモリセルＭＣの各メタル配線層形成毎の平面レイアウトを示し、図２（Ｃ）は、図１に示すメモリセルＭＣの断面構造を示す。
【００３２】
図２（Ａ）においては、可変抵抗素子ＶＲとビット線ＢＬの平面レイアウトを示す。
図２（Ａ）に示すように、ビット線ＢＬとストラッピング層（バッファ層）ＬＳの間にスピン注入素子ＳＰが設けられ、このスピン注入素子ＳＰがコンタクトＣＴ１を介してビット線ＢＬに電気的に結合される。このスピン注入素子ＳＰ、ストラッピング層ＬＳおよび図示しない電極層とにより、可変抵抗素子ＶＲが構成される。
【００３３】
ストラッピング層ＬＳは、列方向に長い矩形形状に形成され、スピン注入素子ＳＰに対するスピン分極電子を生成する。すなわち、このストラッピング層ＬＳは、後に説明するスピン注入素子の固定層の磁化方向と平行方向および反平行方向のスピン分極電子がほぼ同一の割合で存在し、磁気的に中性であり、スピン注入素子ＳＰに対する注入スピン電流のスピン分極方向を平行方向および反平行方向に整列させてスピン注入効率を改善する。
【００３４】
図２（Ｂ）は、図１に示すメモリセルの第１層メタル配線およびその下層の要素の平面レイアウトを示す図である。図２（Ｂ）において、不純物領域１ａおよび１ｂの間に、ワード線ＷＬが配設される。不純物領域１ａはコンタクトＣＴ２を介して第１メタル配線で構成されるソース線ＳＬに接続され、不純物領域１ｂがコンタクトＣＴ３を介して中間層ＩＴＬに結合される。この中間層ＩＴＬは、ソース線と同層の第１メタル配線で構成され、ストラッピング層ＬＳと不純物領域１ｂとを結合するためのコンタクト部のアスペクト比を低減するために設けられる。図２（Ｂ）に示すように、ソース線およびワード線が互いに平行に配置されており、ソース線ＳＬに対するコンタクトＣＴ２およびスピン注入素子ＳＰに対するコンタクトＣＴ３をＹ方向に沿ってメモリセル領域内においてほぼ整列して配置させることができる。
【００３５】
図２（Ｂ）において、破線の矩形領域で区切られる領域はメモリセル領域であり、この双方向矢印により、メモリセルＭＣのＹ方向のセルピッチが与えられる。
【００３６】
図２（Ｃ）は、図１で示すメモリセルＭＣの断面構造であり、不純物領域１ａおよび１ｂが、半導体基板領域２表面に間をおいて形成される。これらの不純物領域１ａおよび１ｂがそれぞれ、コンタクトＣＴ２およびＣＴ３を介してソース線ＳＬおよび中間層ＩＴＬに結合される。不純物領域１ａおよび１ｂの間の基板領域２の表面上にワード線ＷＬが配置される。中間層ＩＴＬは、さらに、コンタクトＣＴ４を介して可変抵抗素子の下部電極層ＬＥＲに結合され、下部電極層ＬＥＲ上部にストラッピング層ＬＳが形成される。
【００３７】
スピン注入素子ＳＰは、上下の強磁性体層と、これらの強磁性体層の間の非磁性体層で構成される。このスピン注入素子ＳＰにおいて上下の強磁性体層の一方が、その磁化方向が固定される固定層として用いられ、他方が記憶データに応じてその磁化方向が設定される自由層として利用される。
【００３８】
スピン注入素子ＳＰにおいて、自由層から固定層に向かって電流が流れる場合、固定層から自由層に向かって電子が注入され、注入スピン電子は、その分極方向が固定層の磁化方向と同じとなる。したがって、この場合、自由層の磁化方向が固定層の磁化方向と同じとなる。一方、固定層を介して自由層に電流を注入する場合、電子は自由層から固定層に向かって流れる。固定層の磁化方向と反対の分極スピン電子は反射され、固定層の磁化方向と同じ分極のスピン電子が固定層を通過する。応じて、自由層の分極スピン電子としては、固定層の磁化方向と反対方向のスピン分極電子の数が多くなり、応じて、自由層の磁化方向が固定層の磁化方向と反対方向に設定される。
【００３９】
この固定層と自由層の磁化方向が平行な状態（同じ状態）は低抵抗状態となり、磁化方向が反平行状態（反対方向）のとき高抵抗状態となる。
【００４０】
スピン注入により磁化方向の設定を行なうスピン注入素子の場合、可変磁気抵抗素子に外部から磁界を与える必要がなく、磁界発生用の信号線（書込用ワード線）を不要とすることができ、また、スピン電子注入により磁化方向を設定するため、電流誘起磁界による磁化方向設定の構成に比べて消費電流を低減することができる。
【００４１】
図３（Ａ）〜（Ｃ）は、比較のために、ソース線ＳＬがビット線ＢＬと平行に配置される構成において考えられるメモリセルの可能な平面レイアウトおよび断面構造を概略的に示す図である。図３（Ａ）は、図２（Ａ）に示すレイアウトに対応し、ビット線およびストラッピング層の平面レイアウトを示し、図３（Ｂ）は、図２（Ｂ）に示すレイアウトに対応し、ソース線から不純物領域までの平面レイアウトを示し、図３（Ｃ）は、図２（Ｃ）に対応し、メモリセルの断面構造を示す。これらの図３（Ａ）〜（Ｃ）において、図２（Ａ）〜（Ｃ）に示す構成要素に対応する部分には同一参照番号を付す。
【００４２】
図３（Ｃ）に示すように、ソース線ＳＬが中間層ＩＴＬと同じ配線層（第１メタル（１Ｍ）配線層）の配線を用いて形成される。この場合、中間層ＩＴＬとソース線ＳＬはＹ方向において異なる位置に配置される。したがって、図３（Ｂ）に示すように、ソース線ＳＬの不純物領域１ａの間のコンタクトＣＴ２と不純物領域１ｂと中間層ＩＴＬとの間のコンタクトＣＴ３は、Ｙ方向に沿って異なる位置に配置され、Ｙ方向のセルピッチが、図２（Ｂ）のＹセルピッチに比べて広くなる。一方、Ｘ方向のセルピッチは、図２（Ａ）から（Ｃ）に示すメモリセル配置および図３（Ａ）から図３（Ｃ）に示すメモリセル配置において同じである。この結果、ソース線およびワード線を直交して配置する構成の場合、メモリセルのレイアウト面積が広くなり、高密度配置に対する１つの障害となる。図２（Ｂ）に示すように、ワード線ＷＬおよびソース線ＳＬを平行に配設することにより、メモリセルのレイアウト面積を低減でき、高密度のメモリセル配置を実現することができる。
【００４３】
図４は、この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図４においては、メモリアレイＭＡにおいて１行３列に配列されるメモリセルＭＣ０−ＭＣ２を代表的に示す。また、図４においては、２ビット単位でのデータの書込および読出が行なわれるアレイ構成を示すが、４ビット、８ビット等の他の多ビットデータの書込／読出の構成に対しても容易に拡張することができる。
【００４４】
このメモリアレイＭＡにおいては、メモリセルＭＣ０−ＭＣ２それぞれに対応してビット線ＢＬ０、ＢＬ１およびＢＬ２が配置され、これらのメモリセルＭＣ０−ＭＣ２に共通に、ワード線ＷＬおよびソース線ＳＬが行方向に延在するように配置される。メモリセルＭＣ０−ＭＣ２は、各々、既に説明したように、可変抵抗素子とアクセストランジスタの直列体で構成される。
【００４５】
ビット線ＢＬ０−ＢＬ２それぞれに、プリチャージ指示信号ＰＣに従って選択的に導通し、導通時、接地電圧を対応のビット線に伝達してビット線ＢＬ０−ＢＬ２を接地電圧レベルにプリチャージするプリチャージトランジスタＥ０−Ｅ２が設けられる。
【００４６】
ワード線ＷＬは、ワード線デコード信号ＷＬＤを受けるワード線ドライバＷＤＶにより駆動され、ソース線ＳＬは、ソース線駆動タイミング信号ＳＱを受けるソース線ドライバＳＤＶにより駆動される。ワード線デコード信号ＷＬＤは、行アドレス信号（ワード線アドレス信号）をデコードして生成され、一方、ソース線駆動タイミング信号ＳＱは、書込動作を示すライトイネーブル信号とワード線アドレス信号と切換タイミング信号とに基づいて生成される。
【００４７】
これらのビット線ＢＬ０−ＢＬ２は、それぞれ、列選択ゲートＹＧ０−ＹＧ２を介して共通データ線に結合される。この共通データ線としては、２ビットデータの読出／書込を行なうために、データ線ＬＩＯ０およびＬＩＯ１が設けられ、ビット線ＢＬ０およびＢＬ２が、それぞれ列選択ゲートＹＧ０およびＹＧ２を介して共通データ線ＬＩＯ０に結合され、ビット線ＢＬ１が、列選択ゲートＹＧ１を介して共通データ線ＬＩＯ１に結合される。
【００４８】
２ビットデータの並列書込／読出を行なうために、列選択ゲートＹＧ０およびＹＧ１には、列選択信号ＣＳＬ＜０＞が与えられ、列選択ゲートＹＧ２およびＹＧ３（図示せず）には共通に列選択信号ＣＳＬ＜１＞が与えられる。
【００４９】
これらの共通データ線ＬＩＯ０およびＬＩＯ１には、読出データおよび書込データがともに伝達されるものの、ここでは、書込動作を強調するために、図４において、書込ドライバＷＲＤ０およびＷＲＤ１を示す。これらの書込ドライバＷＲＤ０およびＷＲＤ１は、インバータの直列体でたとえば構成され、内部書込データＤ＜０＞およびＤ＜１＞に従って共通データ線ＬＩＯ０およびＬＩＯ１を駆動する。
【００５０】
ワード線ドライバＷＤＶおよびソース線ドライバＳＤＶは、一例として、インバータバッファで構成され、その出力信号のＨレベルは、電源電圧（書込データのＨレベル）よりも高い電圧レベルに設定される。また、列選択信号ＣＳＬ＜０＞およびＣＳＬ＜１＞は、選択時、電源電圧よりも高い電圧レベルに設定される。
【００５１】
図５は、図４に示す不揮発性半導体記憶装置のデータ書込時の動作を示す信号波形図である。以下、図５を参照して、図４に示す記憶装置のデータ書込時の動作について説明する。
【００５２】
時刻ｔ１以前のスタンバイ状態においては、ワード線ＷＬは非選択状態のＬレベルであり、また、ソース線ＳＬも非選択状態のＬレベルである。プリチャージ指示信号ＰＣはＨレベルであり、プリチャージトランジスタＥ０−Ｅ２がオン状態であり、ビット線ＢＬ０−ＢＬ２は、接地電圧レベルに維持される。また、列選択信号ＣＳＬ＜０＞およびＣＳＬ＜１＞もＬレベルであり、列選択ゲートＹＧ０−ＹＧ２も非導通状態である。
【００５３】
時刻ｔ１においてデータ書込が指示され、ライトイネーブル信号ＺＷＥが活性状態のＬとなる。このライトイネーブル信号ＺＷＥの活性化に従って、内部書込データＤ＜０＞およびＤ＜１＞が確定状態となり、また書込ドライバＷＲＤ０およびＷＲＤ１が活性化され、共通データ線ＬＩＯ０およびＬＩＯ１が、これらの内部書込データＤ＜０＞およびＤ＜１＞に応じた電圧レベルに駆動される。図５においては、内部書込データＤ＜０＞およびＤ＜１＞が、それぞれ、ＨレベルおよびＬレベルに設定される場合を一例として示す。
【００５４】
続いて、プリチャージ指示信号ＰＣがＬレベルとなり、プリチャージトランジスタＥ０−Ｅ２がＯＦＦ状態となり、ビット線ＢＬ０−ＢＬ２が、接地電圧レベルでフローティング状態となる。
【００５５】
時刻ｔ２において与えられたアドレス信号に従って行および列の選択動作が行なわれ、ワード線ＷＬが選択状態へ駆動され、また、列選択信号ＣＳＬ＜０＞が選択状態へ駆動される。列選択信号ＣＳＬ＜１＞は非選択状態である。
【００５６】
また、ソース線ＳＬも、ソース線駆動タイミング信号ＳＱがＨレベルであり、Ｌレベルに維持される。この状態においては、列選択ゲートＹＧ０およびＹＧ１がオン状態となり、ビット線ＢＬ０およびＢＬ１がそれぞれ共通データ線ＬＩＯ０およびＬＩＯ１に結合され、ビット線ＢＬ０およびＢＬ１の電位が書込データＤ＜０＞およびＤ＜１＞に応じた電圧レベルに設定される。一例として、図５においては、ビット線ＢＬ０がＨレベル、ビット線ＢＬ１が接地電圧レベルのＬレベルである。
【００５７】
ワード線ＷＬが選択状態であり、メモリセルＭＣ０およびＭＣ１においてアクセストランジスタがオン状態となり、Ｈレベルのビット線ＢＬ０からソース線ＳＬに電流ｉ（ＭＣ０）が流れ、このメモリセルＭＣ０の可変抵抗素子の抵抗状態が“Ｈ”データに対応する状態に設定される。今、仮に、ビット線ＢＬからソース線ＳＬへ電流を流してスピン注入素子に対してスピン注入を行なうことにより、メモリセルが低抵抗状態となるとする。一方、ビット線ＢＬ１は、ソース線ＳＬと同じＬレベルであり、メモリセルＭＣ１を介しては電流ｉ（ＭＣ１）は流れない。
【００５８】
メモリセルＭＣ２においても、ワード線ＷＬが選択状態であるため、アクセストランジスタがオン状態となる。しかしながら、ビット線ＢＬ２は接地電圧レベルであり、ソース線ＳＬと同一電圧レベルであり、電流ｉ（ＭＣ２）は流れない。
【００５９】
このＨデータの書込が完了すると、時刻ｔ３において、ワード線ＷＬおよび列選択信号ＣＳＬ＜０＞を選択状態に維持した状態で、ソース線駆動タイミング信号ＳＱをＨレベルからＬレベルに低下させる。応じて、ソース線ドライバＳＤＶにより、ソース線ＳＬの電位がＨレベルとなる。このソース線ＳＬの電圧レベルは、ビット線ＢＬ０の電圧レベルと同じであり、メモリセルＭＣ０においては電流ｉ（ＭＣ０）は流れず、データの書込は行なわれない。
【００６０】
一方、メモリセルＭＣ１においては、ビット線ＢＬ１が接地電圧レベルであり、ソース線ＳＬからビット線ＢＬ＜１＞に電流ｉ（ＭＣ１）が流れ、Ｌデータの書込が行なわれる。ここで、ソース線ＳＬからビット線ＢＬに電流が流れるときに、メモリセルＭＣ１の可変抵抗素子が高抵抗状態に設定されるとする。
【００６１】
メモリセルＭＣ２においては、ビット線ＢＬ２にソース線ＳＬから電流が流れる（特に、可変抵抗素子が低抵抗状態のとき）。しかしながら、ビット線ＢＬ２はフローティング状態であり、その寄生容量の充電は即座に終了し、この非選択メモリセルＭＣ２に対するデータの書込は行なわれず、書込時ディスターバンスは生じない。
【００６２】
このＬデータの書込が完了すると、時刻ｔ４において、ワード線ＷＬおよび列選択信号ＣＳＬ＜０＞は非選択状態へ駆動され、並行して、ソース線駆動タイミング信号ＳＱをＨレベルに駆動する。応じて、メモリセルＭＣ０−ＭＣ２のアクセストランジスタが非導通状態となり、また列選択ゲートＹＧ０およびＹＧ１も非導通状態となる。続いて、プリチャージ指示信号ＰＣがＨレベルとなり、プリチャージトランジスタＥ０−Ｅ２により、ビット線ＢＬ０−ＢＬ２が接地電圧レベルにプリチャージされる。その後、ライトイネーブル信号ＺＷＥがＨレベルとなり、書込サイクルが完了する。
【００６３】
上述のように、データ書込が行なわれる１つのライトサイクルにおいて、ワード線およびビット線を選択状態に維持した状態で、ソース線駆動タイミング信号に従ってソース線の電位を切換えることにより、２値のデータを書込むことができる。したがって、ワード線ＷＬと平行にソース線ＳＬが配列される構成においても、複数ビットのデータを並行して書込むことができる。これにより、高密度のセル構造を利用して、高速書込を実現することができる。
【００６４】
なお、図４に示す構成においては、２ビットデータの書込が行なわれる。しかしながら、４ビット、８ビットのデータを並列して書込むことも可能であり、共通データ線ＬＩＯを４ビット、または８ビット幅に拡張し、列選択信号ＣＳＬにより、４列または８列のメモリセルを並行して選択する構成を利用することにより、このような４ビットまたは８ビットデータの書込を実現することができる。
【００６５】
また、スタンバイ状態時においてソース線ＳＬを接地電圧レベルに維持することにより、スタンバイ状態時におけるソース線のリーク電流が生じるのを防止することができ、消費電流を低減することができる。
【００６６】
図６は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。メモリセルアレイＭＡにおいては、ワード線ＷＬとソース線ＳＬが行方向に延在して配置され、これらのワード線ＷＬおよびソース線ＳＬと交差する方向にビット線ＢＬが配設される。メモリセルアレイＭＡには、ｍ行ｎ列にメモリセルＭＣが配設される。すなわち、１本のビット線ＢＬには、ｍ個のメモリセルＭＣ（スピン注入素子）が配設され、ワード線ＷＬおよびソース線ＳＬには、ｎ個のメモリセルＭＣが接続される。ここで、ｍ＜ｎであり、ビット線ＢＬに接続されるメモリセル（可変抵抗素子）の数を、ワード線およびソース線に接続されるメモリセル（アクセストランジスタ）の数よりも少なくすることにより、ビット線ＢＬの寄生容量を低減する。
【００６７】
このメモリセルアレイＭＡの行方向の両側に、ワード線駆動回路１１およびソース線駆動回路１２が対向して配置される。ワード線駆動回路１１およびソース線駆動回路１２は、それぞれ、図４に示すワード線ドライバＷＤＶおよびソース線ドライバＳＤＶを含む。ワード線駆動回路１１およびソース線駆動回路１２を、メモリセルアレイの両側に対向して配置することにより、ワード線ドライバおよびソース線ドライバのレイアウトピッチを緩和することができ、これらのワード線ドライバおよびソース線ドライバを余裕を持って配置することができる。このワード線駆動回路１１には、行デコード回路１０からのワード線デコード信号（ＷＬＤ）が与えられ、ソース線駆動回路１２には、ソース線デコード回路１３からソース線駆動タイミング信号が与えられる。
【００６８】
ビット線ＢＬに対しては、ビット線プリチャージ回路１４および列選択ゲート回路１５が設けられる。この列選択ゲート回路１５は、図４に示す列選択ゲートＹＧを含み、列デコード回路１６からの列選択信号ＣＳＬに従って選択的に導通する。列選択ゲート回路１５に対し、図示しない共通データ線を介して書込ドライブ回路１７（書込ドライバＷＲＤ）から書込データが伝達される。
【００６９】
このソース線駆動回路１２および書込ドライブ回路１７に対しては、動作電源電圧として電源電圧Ｖｄｄが与えられ、ワード線駆動回路１１は、ワード線昇圧電圧Ｖｐが与えられ、列デコード回路１６へは、電圧Ｖｃｓが動作電源電圧として与えられる。電圧ＶｐおよびＶｃｓは、電源電圧Ｖｄｄよりも高い電圧レベルである。したがって、選択ワード線ＷＬは、ビット線ＢＬおよびソース線ＳＬのＨレベルよりも高い電圧レベルに駆動され、また列デコード回路１５からの列選択信号ＣＳＬも、これらのビット線ＢＬおよびソース線ＳＬのＨレベルの電位よりも高い電圧レベルに設定される。このように、選択メモリセルに確実に、電源電圧Ｖｄｄを印加し、低電源電圧下においても確実に、データの書込を行なう。
【００７０】
図７は、図６に示す構成における各部のデータ書込時の印加電圧を概略的に示す図である。図７においては、ビット線ＢＬａ−ＢＬｃに接続されるメモリセルＭＣａ−ＭＣｃを代表的に示す。ビット線ＢＬａおよびＢＬｂが列選択ゲートＹＧａおよびＹＧｂを介してそれぞれ共通データ線ＬＩＯ＜０＞およびＬＩＯ＜１＞に結合される。これらのメモリセルＭＣａ−ＭＣｃに対し共通にワード線ＷＬおよびソース線ＳＬが設けられる。ビット線ＢＬｃは非選択状態であり、対応の列選択ゲートＹＧｃのゲートへは接地電圧ＶＳＳ（０Ｖ）が与えられ、列選択ゲートＹＧｃは非導通状態にあり、ビット線ＢＬｃはフローティング状態にある。このビット線ＢＬｃに、寄生容量Ｃｐが付随する。
【００７１】
データ書込時、ビット線ＢＬａおよびＢＬｂが書込データに応じた電圧レベルに設定され、ソース線ＳＬが接地電圧（０Ｖ）レベルに設定される。この場合、ビット線ＢＬａおよびＢＬｂがともにＨレベルの電圧レベルに設定された場合、電流ＩＡが、メモリセルＭＣａの可変抵抗素子ＶＲおよびアクセストランジスタＡＴを介してソース線ＳＬに流れ、またメモリセルＭＣｂにおいても同様、ビット線ＢＬｂからソース線ＳＬに電流が流れる。このソース線ＳＬに流れる電流ＩＡは、ソース線ＳＬの接地ノードに放電される前に、メモリセルＭＣｃのアクセストランジスタおよび可変抵抗素子を介してビット線ＢＬｃへ分流することが考えられる。しかしながら、ビット線ＢＬｃは、接続されるメモリセル（スピン注入素子）の数は少なくされており、その寄生容量Ｃｐも小さく、高速で、ビット線ＢＬｃの寄生容量Ｃｐが充電され、ソース線ＳＬの浮上り電位と同程度の電圧レベルとなり、メモリセルＭＣｃの可変抵抗素子の状態が変化するのは防止される。
【００７２】
また、ソース線ＳＬがＨレベル（電圧Ｖｄｄレベル）に設定された場合、ソース線ＳＬから非選択のメモリセルＭＣｃを介してビット線ＢＬｃに電流ＩＢが流れる。この場合においても、寄生容量Ｃｐは十分小さく（接続されるメモリセルの数が少ないため）、この電流ＩＢは即座に停止する。したがって、図５に示すように、非選択メモリセルを介して流れる電流ｉ（ＭＣ２）を十分小さくすることができ、書込ディスターバンスが発生するのを抑制することができる。
【００７３】
また、選択ワード線ＷＬの電圧レベルが電源電圧Ｖｄｄよりも高い電圧Ｖｐレベルであり、また、選択状態の列選択信号ＣＳＬも電圧Ｖｃｓレベルである。ソース線ＳＬが接地電圧レベルに設定される場合、ビット線ＢＬａおよび／またはＢＬｂには、書込データに応じて電源電圧Ｖｄｄレベルの電圧を、列選択ゲートＹＧａおよびＹＧｂのしきい値電圧の影響を受けることなく伝達することができ、また、そのチャネル抵抗も十分に小さくすることができ（深いオン状態にある）、十分に電流を供給することができる。また、選択メモリセルの可変抵抗素子ＶＲに電源電圧Ｖｄｄを印加することができ、その抵抗値に応じた電流を可変抵抗素子ＶＲに流すことができる。アクセストランジスタＡＴは、深いオン状態であり、そのチャンネル抵抗（オン抵抗）はほぼ無視することが可能となり、高速で電流を流すことができ、高速書込が実現される。メモリセルが高抵抗状態であっても、充分な大きさの電圧を印加して電流を流すことができ、低電源電圧下においても正確に書込を行うことができる。
【００７４】
また、ソース線ＳＬがＨレベルに設定される場合には、選択セルのアクセストランジスタＡＴを介して電源電圧Ｖｄｄを、可変抵抗素子ＶＲに印加することができる（ビット線ＢＬａおよび／またはＢＬｂが接地電圧レベルのとき）。したがって、可変抵抗素子ＶＲが低抵抗状態であっても十分な大きさの電流を流すことができ、可変抵抗素子ＶＲを高抵抗状態へ高速で移行させることができる。
【００７５】
図８は、これらの電圧ＶｐおよびＶｃｓを発生する部分の構成の一例を示す図である。図８においては、昇圧回路２０を用いて、この不揮発性半導体記憶装置内部において電源電圧Ｖｄｄからワード線駆動用電圧Ｖｐおよび列選択用電圧Ｖｃｓを生成する。昇圧回路２０は、容量素子のチャージポンプ動作を利用するチャージポンプ回路を用いて構成され、昇圧動作により電源電圧Ｖｄｄから、それより高い電圧レベルの電圧ＶｐおよびＶｃｓを生成する。この昇圧回路２０においては、電圧ＶｐおよびＶｃｓそれぞれに対してチャージポンプ回路が設けられていてもよく、また、これらの電圧ＶｐおよびＶｃｓが、同じ電圧レベルの電圧であってもよい。
【００７６】
図９は、この電圧ＶｐおよびＶｃｓの発生の他の構成を示す図である。図９においては、磁気不揮発性メモリ（不揮発性半導体記憶装置）２２に対し、外部から電圧Ｖｄｄ、ＶｐおよびＶｃｓが与えられる。この磁気不揮発性メモリ２２が、たとえばＳＯＣ（システム・オン・チップ）などのように、他のプロセッサおよびロジック回路などと同一チップ上に集積化されている場合、プロセッサまたはチップ外部から、これらの電圧Ｖｄｄ、ＶｐおよびＶｃｓが供給される。また、この場合においても、電圧ＶｐおよびＶｃｓは、同じ電圧レベルの電圧であって、同じ電源端子を介してメモリ外部から供給されてもよい。
【００７７】
図１０は、図６に示すソース線デコード回路１３の構成の一例を示す図である。図１０において、ソース線デコード回路１３には、遅延パルス発生回路２４からのソース線活性化信号ＳＬＥが電圧切換えタイミング信号として与えられる。この遅延パルス発生回路２４は、一例として、ライトイネーブル信号ＺＷＥの活性化（Ｌレベルへの移行）から所定時間経過後一定のパルス幅を有するパルス信号を生成する。
【００７８】
ソース線デコード回路１３は、ソース線活性化信号ＳＬＥの活性化時、行アドレス信号ＸＡＤをデコードして、ソース線デコード信号として、ソース線駆動タイミング信号ＳＱを生成する。図１０においては、１つのソース線に対して設けられるソース線デコーダ１３ａを代表的に示し、このソース線デコーダ１３ａは、ＮＡＮＤ型デコーダであり、ソース線活性化信号ＳＬＥがＨレベルのときに、行アドレス信号ＸＡＤに従ってソース線デコード信号としてソース線駆動タイミング信号ＳＱを生成する。
【００７９】
図１１は、図１０に示すソース線デコード回路１３の動作を示す信号波形図である。以下、図１１を参照して、図１０に示すソース線デコード回路１３の動作について説明する。
【００８０】
データ書込サイクルにおいて、ライトイネーブル信号ＺＷＥがＬレベルに移行すると、遅延パルス発生回路２４は、所定時間経過後に、Ｈレベルに立上がるソース線活性化信号ＳＬＥを生成する。ライトイネーブル信号ＺＷＥの印加時、行アドレス信号ＸＡＤが変化し確定状態となる。しかしながら、ソース線デコード回路１３においては、ソース線活性化信号ＳＬＥがＬレベルの非活性状態のときには、デコード動作はディスエーブル状態であり、ソース線駆動タイミング信号ＳＱがＨレベルの非選択状態に維持される。
【００８１】
ソース線活性化信号ＳＬＥがＨレベルに立上がると、ソース線デコード回路１３がイネーブルされ、行アドレス信号ＸＡＤに従って選択行に対するソース線選択信号（ソース線駆動タイミング信号ＳＱ）がＬレベルとなる。
【００８２】
このソース線活性化信号ＳＬＥは所定のパルス幅を有しており、所定時間が経過すると、Ｌレベルに低下し、応じて、ソース線駆動タイミング信号ＳＱが、Ｈレベルの非活性状態となる。この後、ライトイネーブル信号ＺＷＥがＨレベルの非活性状態となる。
【００８３】
データ読出時においては、ライトイネーブル信号ＷＥはＨレベルに維持され、ソース線活性化信号ＳＬＥもＬレベルに維持される。したがってソース線デコード回路１３からのソース線駆動タイミング信号ＳＱは、常時Ｈレベルの非選択状態にあり、ソース線駆動回路１２に含まれるソース線ドライバにより各ソース線は接地電圧レベルに維持される。
【００８４】
この図１０に示す遅延パルス発生回路２４を利用することにより、１つの書込サイクルにおいて、ソース線電位をＬレベルからＨレベルに変化させ、その後Ｌレベルに変化させることができ、ビット線電位に応じて、各期間においてビット線とソース線の間に電流を流し、これらの期間においてメモリセルを介して流れる電流の方向が異なり、等価的に双方向にメモリセルに電流を流す構成を実現することができ、ソース線を複数のメモリセルが共有する場合においても、複数ビットデータを１つの書込サイクル内において書込むことができる。
【００８５】
なお、この不揮発性半導体記憶装置がクロック信号に同期して動作する同期型メモリの場合、ソース線活性化信号ＳＬＥは、クロック信号に従って変化する構成が利用されてもよい（クロック同期型メモリにおける構成については後に説明する）。
【００８６】
図１２は、この発明の実施の形態１に従う不揮発性半導体記憶装置のデータ読出部を含む部分の構成を概略的に示す図である。図１２において、メモリアレイＭＡ０およびＭＡ１が設けられる。メモリアレイＭＡ０において、メモリセルＭＣが行列状に配列され、図１２において、１行３列に配置されるメモリセルＭＣ００、ＭＣ０１およびＭＣ０２を代表的に示す。このメモリセルＭＣ各列に対応してかつ１行に整列してリファレンスセルが配置される。図１２においてメモリアレイＭＡ０において、３つのリファレンスセルＲ００、Ｒ０１およびＲ０２を代表的に示す。列方向に整列するリファレンスセルおよびメモリセルＭＣは共通のビット線に接続され、メモリセルＭＣ００およびリファレンスセルＲ００がビット線ＢＬ０＜０＞に接続され、メモリセルＭＣ０１およびリファレンスセルＲ０１がビット線ＢＬ０＜１＞に接続される。メモリセルＭＣ０２およびリファレンスセルＲ０２がビット線ＢＬ０＜２＞に接続される。
【００８７】
この図１２に示す構成において、２ビットデータの書込／読出が行なわれるため、並行して読出時に選択されるリファレンスセル（Ｒ００，Ｒ０１）は、一方が高抵抗状態（抵抗値Ｒｍａｘ）に設定され、他方が低抵抗状態（抵抗値Ｒｍｉｎ）に設定される。
【００８８】
メモリセルＭＣ１０に対応してワード線ＷＬ０＜０＞およびソース線ＳＬ０＜０＞が配置され、リファレンスセルＲ００−Ｒ０２に対しリファレンスワード線ＲＷＬ０およびリファレンスソース線ＲＳＬ０が配置される。ワード線ＷＬ０＜０＞はワード線ドライバＷＤＶ０により駆動され、リファレンスワード線ＲＷＬ０が、リファレンスワード線ドライバＲＦＶ０により駆動される。ソース線ＳＬ０＜０＞およびリファレンスソース線ＲＳＬ０は、ソース線ドライバＳＤＶ０およびリファレンスソース線ドライバＲＳＶ０によりそれぞれ駆動される。
【００８９】
ビット線ＢＬ０＜０＞−ＢＬ０＜２＞それぞれに対し、プリチャージ指示信号ＰＣに従って対応のビット線を接地電圧レベルに駆動するプリチャージトランジスタＥ００、Ｅ０１、およびＥ０２が設けられる。ビット線ＢＬ０＜０＞、ＢＬ０＜２＞およびＢＬ０＜１＞は、それぞれ列選択ゲートＹＧ００、ＹＧ０２およびＹＧ０１を介して共通データ線ＬＩＯＡ＜０＞およびＬＩＯＡ＜１＞にそれぞれ結合される。
【００９０】
メモリアレイＭＡ１においても、メモリアレイＭＡ１と同様、メモリセルＭＣ１０−ＭＣ１２とリファレンスセルＲ１０−Ｒ１２が行列状に配置される。また各メモリセルおよびリファレンスセル列に対応してビット線ＢＬ１＜０＞、ＢＬ１＜１＞およびＢＬ１＜２＞が配置される。メモリセルＭＣ１０−ＭＣ１２の行に対応して共通にソース線ＳＬ１＜１＞およびワード線ＷＬ１＜０＞が配置され、リファレンスセルＲ１０、Ｒ１１に対して共通にリファレンスワード線ＲＷＬ１およびリファレンスソース線ＲＳＬ１が設けられる。このワード線ＷＬ１＜０＞は、ワード線ドライバＷＤＶ１により駆動され、リファレンスワード線ＲＷＬ１が、リファレンスワード線ドライバＲＦＶ１により駆動される。
【００９１】
また、ソース線ＳＬ１＜０＞およびリファレンスソース線ＲＳＬ１は、ワード線駆動部と対向する部分から、ソース線ドライバＳＶ１およびリファレンスソース線ドライバＲＳＶ１によりそれぞれ駆動される。これにより、ドライバの配置ピッチを緩和して、高密度でメモリセルを配置することができる。
【００９２】
また、ビット線ＢＬ１＜０＞−ＢＬ１＜２＞には、それぞれプリチャージ指示信号ＰＣに従って対応のビット線をプリチャージ電圧レベル（接地電圧レベル）に駆動するプリチャージトランジスタＥ１０−Ｅ１２が設けられる。ビット線ＢＬ１＜０＞およびＢＬ１＜２＞は、それぞれ列選択ゲートＹＧ１０およびＹＧ１２を介して共通データ線ＬＩＯＢ＜１＞に結合され、ビット線ＢＬ１＜１＞は、列選択ゲートＹＧ１を介して共通データ線ＬＩＯＢ＜０＞に結合される。
【００９３】
列選択ゲートＹＧ００、ＹＧ０１、ＹＧ１０およびＹＧ１１には、共通に列選択信号ＣＳＬ＜０＞が与えられ、列選択ゲートＹＧ０２、およびＹＧ１２には、共通に列選択信号ＣＳＬ１＜１＞が与えられる。
【００９４】
メモリアレイＭＡ０およびＭＡ１それぞれに、共通データ線ＬＩＯＡおよびＬＩＯＢの組を別々に設け、一方のメモリアレイからのデータ読出時、他方のメモリアレイにおいてリファレンスセルを選択してリファレンス電流を生成する。
【００９５】
データ書込／読出部は、書込ドライブ回路ＷＲＤＫと読出ドライブ回路ＲＲＤＫとを含む。
【００９６】
書込ドライブ回路ＷＲＤＫは、ブロック選択信号（アレイ指示信号）ＢＳと書込データビットＤ＜０＞を受けるＮＡＮＤゲートＮＧＡと、ライトイネーブル信号ＷＥの活性化時活性化され、ＮＡＮＤゲートＮＧＡの出力信号に従って共通データ線ＬＩＯＡ＜０＞を駆動するトライステートインバータバッファＩＺＡと、ブロック選択信号ＢＳと書込データビットＤ＜１＞とを受けるＮＡＮＤゲートＮＧＢと、ライトイネーブル信号ＷＥの活性化時活性化され、ＮＡＮＤゲートＮＧＢの出力信号に従って共通データ線ＬＩＯＡ＜１＞を駆動するトライステートインバータバッファＩＺＢと、補のブロック選択信号／ＢＳと書込データビットＤ＜０＞を受けるＮＡＮＤゲートＮＧＣと、ライトイネーブル信号ＷＥの活性化に従って活性化され、ＮＡＮＤゲートＮＧＣの出力信号に従って共通データ線ＬＩＯＢ＜０＞を駆動するトライステートインバータバッファＩＺＣと、補のブロック選択信号／ＢＳと書込データビットＤ＜１＞とを受けるＮＡＮＤゲートＮＧＤと、ライトイネーブル信号ＷＥに従って活性化され、ＮＡＮＤゲートＮＧＤの出力信号に従って共通データ線ＬＩＯＢ＜１＞を駆動するトライステートインバータバッファＩＺＤを含む。
【００９７】
ブロック選択信号ＢＳは、ＨレベルのときにメモリアレイＭＡ０を指定し、かつＬレベルのときにメモリアレイＭＡ１を指定する。ライトイネーブル信号ＷＥは、ライトイネーブル信号ＺＷＥと相補な信号であり、Ｈレベルのときにデータ書込を指定し、インバータバッファＩＺＡ−ＩＺＤをイネーブルする。
【００９８】
読出ドライブ回路ＲＲＤＫは、ブロック選択信号ＢＳに従って共通データ線ＬＩＯＡ＜０＞およびＬＩＯＢ＜０＞の接続経路を切換える経路切換スイッチＳＷ０と、ブロック選択信号ＢＳに従って共通データ線ＬＩＯＡ＜１＞およびＬＩＯＢ＜１＞の接続経路を切換える経路切換スイッチＳＷ１と、センスアンプ活性化信号ＳＡＥに応答して活性化されて、経路切換スイッチＳＷ０の出力ノードの電流を差動的に増幅するセンスアンプＡ０と、経路切換スイッチＳＷ１の出力ノードの電流を、センスアンプ活性化信号ＳＡＥの活性化時差動増幅するセンスアンプＡ１を含む。
【００９９】
経路切換スイッチＳＷ０およびＳＷ１の第１の出力は、相互接続される。これにより、データ読出時、高抵抗状態のリファレンスセルおよび低抵抗状態のリファレンスセルを並列に接続し、これらのリファレンスセルを流れる電流の平均電流を生成し、中間抵抗状態のセルを介して流れる電流に相当するリファレンス電流を生成する。
【０１００】
図１３は、図１２に示す不揮発性半導体記憶装置のデータ書込および読出時の動作を示す信号波形図である。この図１３に示す信号波形図において、データ書込時の動作は、先の図５に示す信号波形図を参照して説明したデータ書込動作と同じである。すなわち、ブロック選択信号ＢＳに従ってメモリアレイＭＡ０およびＭＡ１の一方が指定される。ブロック選択信号ＢＳが、たとえばＨレベルであり、メモリアレイＭＡ０を指定している場合には、書込ドライブ回路ＷＲＤＫにおいて、ＮＡＮＤゲートＮＧＡおよびＮＧＢがイネーブルされ、一方、ＮＡＮＤゲートＮＧＣおよびＮＧＤは、ディスエーブル状態であり、それらの出力信号はＨレベルであり、ライトイネーブル信号ＷＥの活性化時（Ｈレベルのとき）、メモリアレイＭＡ１に対する共通データ線ＬＩＯＢ＜０＞およびＬＩＯＢ＜１＞はＬレベルに維持される。列選択信号に従ってメモリアレイＭＡ１において列選択ゲート、たとえばＹＧ１０およびＹＧ１１がオン状態となっても、このメモリアレイＭＡ１においては、ワード線およびソース線の選択動作は行なわれず、ビット線ＢＬ１＜０＞−ＢＬ１＜２＞は、そのプリチャージトランジスタＥ１０−Ｅ１２が非導通状態とされても、この共通データ線ＬＩＯＢ＜０＞およびＬＩＯＢ＜１＞により、ビット線ＢＬ１＜０＞−ＢＬ１＜２＞はＬレベルに維持される。
【０１０１】
一方、メモリアレイＭＡ０においては、選択列のビット線ＢＬ０＜０＞およびＢＬ０＜１＞の電位が、この共通データ線ＬＩＯＡ＜０＞およびＬＩＯＡ＜１＞上のデータＤ＜０＞およびＤ＜１＞に応じた電位レベルに設定される。次に、ソース線ＳＬの電位を変更することにより、メモリセルに対してデータの書込が行なわれる。
【０１０２】
なお、データ書込時、非選択のメモリアレイに対するプリチャージ指示信号ＰＣは、活性状態に維持されてもよい。ライトイネーブル信号ＷＥとブロック選択信号ＢＳとプリチャージ指示信号ＰＳの組合せ（ＡＮＤ処理）の結果をメモリアレイＭＡ０に対するプリチャージ指示信号として与え、補のブロック選択信号／ＢＳとライトイネーブル信号ＷＥとプリチャージ指示信号ＰＳのＡＮＤ結果をメモリアレイＭＡ１にビット線プリチャージ指示信号として与える。
【０１０３】
この一連の書込動作は、図５に示す時刻ｔ１から時刻ｔ４において行なわれる。
次に、データ読出時、時刻ｔ５において、与えられたアドレス信号に従って列選択信号ＣＳＬおよびワード線ＷＬが選択状態へ駆動される。今、説明を簡単にするために、メモリアレイＭＡ０において列選択信号ＣＳＬ＜０＞が選択された状態を想定する。データ読出時、ライトイネーブル信号ＷＥは非活性状態であり、トライステートインバータバッファＩＺＡ−ＩＺＤは、すべて出力ハイインピーダンス状態である。メモリアレイＭＡ０においてワード線ＷＬ０＜０＞が選択状態へ駆動され、また列選択ゲートＹＧ００およびＹＧ０１がオン状態となる。ビット線ＢＬ０＜０＞およびＢＬ０＜１＞が共通データ線ＬＩＯＡ＜０＞およびＬＩＯＡ＜１＞に結合される。ソース線ＳＬ０＜０＞は、データ読出時においては接地電圧レベルに維持される。また、リファレンスワード線ＲＷＬ０は、非選択状態にある。
【０１０４】
メモリアレイＭＡ１においては、列選択ゲートＹＧ１０およびＹＧ１１がオン状態となる。プリチャージ指示信号ＰＣは非活性状態であり、ビット線はＬレベルのフローティング状態である。メモリアレイＭＡ１においては、リファレンスワード線駆動信号ＲＷＬＤ１に従ってリファレンスワード線ドライバＲＦＶ１が活性化されて、リファレンスワード線ＲＷＬ１を選択状態へ駆動する。リファレンスソース線ＲＳＬ１は、データ読出時、Ｌレベルに維持される。
【０１０５】
接続経路切換えスイッチＳＷ０およびＳＷ１により、共通データ線ＬＩＯＡ＜０＞およびＬＩＯＢ＜０＞をセンスアンプＡ０に結合し、また、共通データ線ＬＩＯＡ＜１＞およびＬＩＯＢ＜１＞をセンスアンプＡ１に結合する。
【０１０６】
センスアンプＡ０およびＡ１に含まれる定電流源から、センスアンプ活性化信号ＳＡＥに従って電流が供給され、ビット線ＢＬ０＜０＞、ＢＬ０＜１＞、ＢＬ１＜０＞およびＢＬ１＜１＞に電流が流れる。共通読出データ線ＬＩＯＢ＜０＞およびＬＩＯＢ＜１＞は、接続経路切換スイッチＳＷ０おびＳＷ１を介して短絡され、高抵抗状態および低抵抗状態のリファレンスセルＲ１０およびＲ１１にセンスアンプＡ０およびＡ１からの電流が流れる。この２つのセンスアンプＡ０およびＡ１の定電流源からの電流が、高抵抗状態のリファレンスセルおよび低抵抗状態のリファレンスセルＲ１０に共通に与えられるため、これらのセンスアンプＡ０およびＡ１のリファレンス電流が、この高抵抗状態（抵抗値Ｒｍａｘ）および低抵抗状態（抵抗値Ｒｍｉｎ）を流れる電流の平均値となる。
【０１０７】
一方、共通読出データ線ＬＩＯＡ＜０＞およびＬＩＯＡ＜１＞には、このメモリセルＭＣ００およびＭＣ０１の抵抗状態に応じた電流が流れる。共通読出データ線ＬＩＯＡ＜０＞およびＬＩＯＡ＜１＞を介してそれぞれ流れる電流が、センスアンプＡ０およびＡ１により共通読出データ線ＬＩＯＢ＜０＞およびＬＩＯＢ＜１＞を介して流れるリファレンス電流と比較され、内部データＱ＜０＞およびＱ＜１＞の読出が行なわれる。
【０１０８】
すなわち、時刻ｔ６において、このメモリセルＭＣ００およびＭＣ０１の抵抗値に応じて、電流が変化し、応じてビット線ＢＬ０＜０＞およびＢＬ０＜１＞の電位も上昇し、その供給電流およびビット線電位も定常状態となったとき、これらのビット線を流れる電流をセンスアンプＡ０およびＡ１で検出して電圧に変換して内部読出データＱ＜０＞およびＱ＜１＞を生成する。
【０１０９】
図１４は、図１２に示す接続経路切換スイッチＳＷ０およびＳＷ１とセンスアンプＡ０およびＡ１の構成を概略的に示す図である。図１４において、接続経路切換スイッチＳＷ０は、ブロック選択信号ＢＳに従って共通データ線ＬＩＯＡ＜０＞をセンスノードＳＩ０に結合するトランスファーゲートＮＴ１と、補のブロック選択信号／ＢＳに従って共通データ線ＬＩＯＡ＜０＞を補のセンスノード／ＳＩ０に結合するトランスファーゲートＮＴ２と、補のブロック選択信号／ＢＳに従って共通データ線ＬＩＯＢ＜０＞をセンスノードＳＩ０に結合するトランスファーゲートＮＴ３と、ブロック選択信号ＢＳに従って共通データ線ＬＩＯＢ＜０＞を補のセンスノード／ＳＩ０に結合するトランスファーゲートＮＴ４を含む。
【０１１０】
接続経路切換スイッチＳＷ１は、ブロック選択信号ＢＳに従って共通データ線ＬＩＯＡ＜１＞をセンスアンプＡ１のセンスノードＳＩ１に結合するトランスファーゲートＮＴ５と、補のブロック選択信号／ＢＳに従って共通データ線ＬＩＯＡ＜１＞を補のセンスノード／ＳＩ１に結合するトランスファーゲートＮＴ６と、補のブロック選択信号／ＢＳに従って共通データ線ＬＩＯＢ＜１＞をセンスノードＳＩ１に結合するトランスファーゲートＮＴ７と、ブロック選択信号ＢＳに従って共通データ線ＬＩＯＢ＜１＞を補のセンスノード／ＳＩ１に結合するトランスファーゲートＮＴ８を含む。
【０１１１】
これらのトランスファーゲートＮＴ１−ＮＴ８は、各々、一例として、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。これらのトランスファーゲートＮＴ１−ＮＴ８は、また、ＣＭＯＳトランスミッションゲートで構成されてもよい。
【０１１２】
補のセンスノード／ＳＩ０および／ＳＩ１が相互接続される。
センスアンプＡ０は、センスアンプ活性化信号ＳＡＥの活性化時センスノードＳＩ０に電流を供給する電流源ＣＵＲ００と、センスアンプ活性化信号ＳＡＥの活性化時補のセンスノード／ＳＩ０に電流を供給する電流源ＣＵＲ０１と、これらの電流源ＣＵＲ００およびＣＵＲ０１を流れる電流を差動増幅し、電流／電圧変換を行って内部読出データＱ＜０＞を生成する差動アンプＤＦＡ０を含む。
【０１１３】
センスアンプＡ１は、センスアンプ活性化信号ＳＡＥの活性化時センスノードＳＩ１に電流を供給する電流源ＣＵＲ１０と、センスアンプ活性化信号ＳＡＥの活性化時、電流を補のセンスノード／ＳＩ１に供給する電流源ＣＵＲ１１と、センスアンプ活性化信号ＳＡＥの活性化時これらの電流源ＣＵＲ１０およびＣＵＲ１１を流れる電流を差動増幅し、電流／電圧変換を行なって内部読出データＱ＜１＞を生成する差動アンプＤＦＡ１を含む。
【０１１４】
ブロック選択信号ＢＳがＨレベルのときには、図１２に示すメモリアレイＭＡ０が選択される。この状態においては、共通データ線ＬＯＩＡ＜０＞およびＬＩＯＡ＜１＞は、それぞれトランスファーゲートＮＴ１およびＮＴ５を介してセンスノードＳＩ０およびＳＩ１に結合される。また、共通データ線ＬＩＯＢ＜０＞およびＬＩＯＢ＜１＞が、それぞれ、トランスファーゲートＮＴ４およびＮＴ８を介して補のセンスノード／ＳＩ０および／ＳＩ１に結合される。このメモリアレイＭＡ０の選択時、メモリアレイＭＡ１に対して設けられる共通データ線ＬＩＯＢ＜０＞およびＬＩＯＢ＜１＞を介して流れるリファレンス電流に基づいて、共通データ線ＬＩＯＡ＜０＞およびＬＩＯＡ＜１＞を流れる電流を検出してメモリアレイＭＡ０における選択メモリセルのデータの読出を行なう。
【０１１５】
一方、メモリアレイＭＡ１の選択時には、ブロック選択信号ＢＳはＬレベルであり、補のブロック選択信号／ＢＳがＨレベルである。したがって、共通データ線ＬＩＯＢ＜０＞およびＬＩＯＢ＜１＞は、それぞれセンスノードＳＩ０およびＳＩ１に結合され、また、共通データ線ＬＩＯＡ＜０＞およびＬＩＯＡ＜１＞は、それぞれ補のセンスノード／ＳＩ０および／ＳＩ１に結合される。したがって、この場合には、メモリアレイＭＡ０に対して設けられた共通データ線ＬＩＯＡ＜０＞およびＬＩＯＡ＜１＞により供給されるリファレンス電流に基づいて、メモリアレイＭＡ１における選択メモリセルのデータの読出が行なわれる。
【０１１６】
図１５は、この図１４に示すセンスアンプＡ０およびＡ１の構成の一例を示す図である。センスアンプＡ０およびＡ１は同一構成を有するため、図１５においては、１つのセンスアンプＡ０の構成を代表的に示す。
【０１１７】
図１５において、センスアンプＡ０は、電源ノードとノードＮＤ１０の間に接続されかつそのゲートに補のセンスアンプ活性化信号／ＳＡＥを受けるＰチャネルＭＯＳトランジスタＰＴ１０と、ノードＮＤ１０をノードＮＤ１１の間に接続されかつそのゲートがノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタＰＴ１１と、電源ノードとノードＮＤ１０の間に接続されかつそのゲートがノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタＰＴ１２と、電源ノードとノードＮＤ１３の間に接続されかつそのゲートがノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタＰＴ１３と、電源ノードとノードＮＤ１４の間に接続されかつそのゲートがノードＮＤ１６に接続されるＰチャネルＭＯＳトランジスタＰＴ１４と、電源ノードとノードＮＤ１５の間に接続されかつそのゲートがノードＮＤ１６に接続されるＰチャネルＭＯＳトランジスタＰＴ１５と、ノードＮＤ１０とノードＮＤ１６の間に接続されかつそのゲートがノードＮＤ１６に接続されるＰチャネルＭＯＳトランジスタＰＴ１６を含む。
【０１１８】
このセンスアンプＡ０の活性化時、ＭＯＳトランジスタＰＴ１１およびＰＴ２が、ＭＯＳトランジスタＰＴ１１をマスタとするカレントミラー回路を構成し、また、ＭＯＳトランジスタＰＴ１５およびＰＴ１６が、ＭＯＳトランジスタＰＴ１６をマスタとするカレントミラー回路を構成する。したがって、このセンスアンプＡ０の活性化時、ＭＯＳトランジスタＰＴ１１およびＰＴ１６をそれぞれ流れる電流に対応する大きさの電流が、ＭＯＳトランジスタＰＴ１２およびＰＴ１５を流れる。
【０１１９】
センスアンプＡ０は、さらに、ノードＮＤ１１とセンスノードＳＩ０の間に接続され、かつそのゲートに基準電圧Ｖｒｆを受けるＮチャネルＭＯＳトランジスタＮＴ１０と、ノードＮＤ１６と補のセンスノード／ＳＩ０の間に接続され、かつそのゲートに基準電圧Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタＮＴ１５を含む。
【０１２０】
この基準電圧Ｖｒｅｆにより、センスノードＳＩ０および／ＳＩ０の電圧レベルが規定される。したがって、このＭＯＳトランジスタＰＴ１１およびＮＴ１０へは、センスノードＳＩ０に接続されるメモリセルの抵抗値に応じた電流が流れ、また、ＭＯＳトランジスタＰＴ１６およびＮＴ１５には、補のセンスノード／ＳＩ０に接続されるメモリセルの電流、すなわちリファレンス電流が流れる。
【０１２１】
センスアンプＡ０は、さらに、ノードＮＤ１２とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１２に接続されるＮチャネルＭＯＳトランジスタＮＴ１１と、ノードＮＤ１４とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１２に接続されるＮチャネルＭＯＳトランジスタＮＴ１２と、ノードＮＤ１３とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１５に接続されるＮチャネルＭＯＳトランジスタＮＴ１３と、ノードＮＤ１５とノードＮＤ１７の間に接続されかつそのゲートがノードＮＤ１５に接続されるＮチャネルＭＯＳトランジスタＮＴ１４と、ノードＮＤ１７と接地ノードＮＤの間に接続されかつそのゲートにセンスアンプ活性化信号ＳＡＥを受けるＮチャネルＭＯＳトランジスタＮＴ１６を含む。
【０１２２】
このセンスアンプＡ０の活性化時、ＭＯＳトランジスタＮＴ１１およびＮＴ１２がカレントミラー回路を構成し、また、ＭＯＳトランジスタＮＴ１３およびＮＴ１４がカレントミラー回路を構成する。したがって、これらのＭＯＳトランジスタＮＴ１１−ＮＴ１４が、同一サイズの場合には、ＭＯＳトランジスタＮＴ１２およびＮＴ１３には、それぞれＭＯＳトランジスタＮＴ１１およびＮＴ１４を介して流れる電流と同じ大きさの電流が流れる。
【０１２３】
センスアンプＡ０は、さらに、プリアンプ活性化信号ＰＡＥに応答して活性化され、活性化時ノードＮＤ１３およびＮＤ１４からのセンス信号Ｓｏｕｔおよび／Ｓｏｕｔを差動増幅して内部読出データＳＡＯ，／ＳＡＯを生成する差動増幅回路（プリアンプ）ＡＭＰＰを含む。
【０１２４】
これらの相補信号ＳＡＯおよび／ＳＡＯが、内部読出データＱ＜０＞に対応する。また、ＭＯＳトランジスタＰＴ１２−ＰＴ１５およびＮＴ１１−ＮＴ１６およびプリアンプＡＭＰＰが、差動アンプＤＦＡ０に対応する。ＭＯＳトランジスタＰＴ１１およびんＴ１０が電流源ＣＵＲ００に対応し、ＭＯＳトランジスタＰＴ１６およびＮＴ１５が電流源ＣＵＲ０１に対応する。図１４に示すセンスアンプＡ１も、この図１５に示すセンスアンプと同様の構成を備える。
【０１２５】
センスアンプＡ０の非活性化時、センスアンプ活性化信号ＳＡＥはＬレベルであり、補のセンスアンプ活性化信号／ＳＡＥはＬレベルであり、センス入力ノードＳＩ０および／ＳＩ０は、図示しないプリチャージ回路により、接地電圧レベルにプリチャージ状態にある。したがって、ノードＮＤ１３およびＮＤ１４が電源電圧Ｖｄｄレベルにプリチャージされ、応じて初段センス出力Ｓｏｕｔおよび／Ｓｏｕｔは、スタンバイ時、電源電圧Ｖｄｄレベルである。
【０１２６】
センスアンプＡ０の活性化時、センスアンプ活性化信号／ＳＡＥおよびＳＡＥがそれぞれＬおよびＨレベルに駆動され、ＭＯＳトランジスタＰＴ１０およびＮＴ１６がともにオン状態となる。応じて、ノードＮＤ１０が電源電圧Ｖｄｄレベルとなり、ノードＮＤ１７が接地電圧レベルに駆動される。メモリセルアレイにおいては、メモリセルの選択動作が行なわれ、センスノードＳＩ０および／ＳＩ０が、接続経路切換スイッチＳＷ０および列選択回路に含まれる列選択ゲートを介して選択列のビット線に結合される。センス動作時において、ＭＯＳトランジスタＰＴ１１およびＮＴ１０を介してセンスノードＳＩ０から選択列のビット線に読出電流が供給される。このセンスノードＳＩ０へ供給される電流の上限値は、ＭＯＳトランジスタＮＴ１０のゲートに与えられる基準電圧Ｖｒｅｆにより制限される。同様に、補のセンスノード（参照センスノード）／ＳＩ０においても、ＭＯＳトランジスタＰＴ１６およびＮＴ１５により電流が供給され、リファレンス電流が駆動され、このリファレンス電流の上限値も、ＭＯＳトランジスタＮＴ１５により制限される。
【０１２７】
選択メモリセルが低抵抗状態の場合には、センスノードＳＩ０を流れる電流は、補のセンスノード（参照センスノード）／ＳＩ０を介して流れる電流よりも大きくなり、ＭＯＳトランジスタＰＴ１１を介して流れる電流が、ＭＯＳトランジスタＰＴ１６を介して流れる電流よりも大きくなる。応じて、ＭＯＳトランジスタＰＴ１２を介して流れる電流が、ＭＯＳトランジスタＰＴ１５を介して流れる電流よりも大きくなる。ここで、以下の説明において、説明を簡単にするために、ＰチャネルＭＯＳトランジスタ１１−ＰＴ１６のサイズ、すなわち、チャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ）は同一とし、また、ＮチャネルＭＯＳトランジスタＮＴ１１−ＮＴ１４のサイズも同一とする。
【０１２８】
ＭＯＳトランジスタＰＴ１２を介して流れる電流が、ノードＮＤ１２を介してＭＯＳトランジスタＮＴ１４へ供給される。ＭＯＳトランジスタＮＴ１２は、ＭＯＳトランジスタＮＴ１１の駆動電流と同じ大きさの電流を駆動することができる。ＭＯＳトランジスタＮＴ１３も、ＭＯＳトランジスタＮＴ１４を流れる電流と同じ大きさの電流を駆動することができる。ＭＯＳトランジスタＰＴ１２およびＰＴ１３は、そのゲートがノードＮＤ１１に共通に結合されており、したがって、ＭＯＳトランジスタＰＴ１３は、ＭＯＳトランジスタＰＴ１１と同じ大きさの電流を駆動し、また、ＭＯＳトランジスタＰＴ１４は、ＭＯＳトランジスタＰＴ１５およびＰＴ１６と同じ大きさの電流を駆動する。
【０１２９】
今、上述のように選択メモリセルが、低抵抗状態のときには、ＭＯＳトランジスタＰＴ１３を介して流れる電流は、ＭＯＳトランジスタＰＴ１４を介して流れる電流よりも大きい。一方、ＭＯＳトランジスタＮＴ１２は、ＭＯＳトランジスタＮＴ１３よりも大きな電流を駆動することができ、したがって、ノードＮＤ１４の電位レベルが高速で低下する。一方、ノードＮＤ１３の電位は、ＭＯＳトランジスタＰＴ１３の駆動電流が、ＭＯＳトランジスタＮＴ１３の放電電流よりも大きいため、ほとんど低下しない。
【０１３０】
ノードＮＤ１３およびＮＤ１４の相補信号Ｓｏｕｔおよび／Ｓｏｕｔの電位差が十分に拡大されると、プリアンプ活性化信号ＰＡＥを活性化し、差動増幅器（プリアンプ）ＡＭＰＰで差動増幅して、内部読出データＱ＜０＞（ＳＡＯ，／ＳＡＯ）が生成される。
【０１３１】
選択メモリセルが高抵抗状態の場合には、センスノードＳＩ０を流れる電流が、この参照センスノード／ＳＩ０を流れる電流よりも小さくなる。したがって、上述の動作と逆に、ノードＮＤ１４の電位レベルがノードＮＤ１３の電位レベルよりも低くなり、プリアンプＡＭＰＰからの内部読出データＱ＜０＞は、低抵抗状態のメモリセルデータの読出時と逆の論理値のデータとなる。
【０１３２】
ＭＯＳトランジスタＮＴ１０およびＮＴ１５に基準電圧Ｖｒｅｆを与え、その電流駆動力を制限する。高抵抗状態のメモリセルのビット線電位が上昇した場合、その読出電流によりメモリセルに電流が流れ、スピン注入により状態が変化し、高抵抗状態が低抵抗状態に変化することが考えられる。この読出電流に上限値を設けることにより、メモリセルが高抵抗状態であっても、対応のビット線電位が上昇するのを制限することができ、応じてメモリセルのスピン注入素子の状態変化が生じるの防止することができる。これにより、読出電流によりメモリセルの抵抗状態が変化して記憶データが変更されるというリードディスターブの問題を回避する。
【０１３３】
また、複数ビットのデータを並列に読出すために、読出電流が共通のソース線ＳＬに流入する。１つのメモリセルが製造パラメータのばらつきなどにより、その抵抗値が小さく、駆動電流が大きくなる場合においても、その駆動電流の上限は、センスアンプの電流源のＭＯＳトランジスタＮＴ１０により制限される。これにより、選択ソース線の電位が上昇するのを抑制でき、他の選択メモリセルの読出電流が低減されるなどの悪影響を防止することができ、読出マージが損なわれるという問題を回避することができる。
【０１３４】
図１６は、このリファレンス電流の生成態様を模式的に示す図である。図１６において、センスアンプＡ０においてＭＯＳトランジスタＮＴ１５＜０＞から電流Ｉ０が供給され、センスアンプＡ１においてＭＯＳトランジスタＮＴ１５＜１＞により電流Ｉ１が供給される。これらの電流源のＭＯＳトランジスタＮＴ１５＜０＞およびＮＴ１５＜１＞は同じサイズであり同一の電流駆動特性を有しており、センスノード／ＳＩ０および／ＳＩ１が共通に接続されているため、同じ動作条件であり、これらの電流Ｉ０およびＩ１が等しくなる。これらのＭＯＳトランジスタＮＴ１５＜０＞およびＮＴ１５＜１＞からの電流は、高抵抗状態のリファレンスセルおよび低抵抗状態のリファレンスセルを介して流れる。高抵抗値Ｒｍａｘのリファレンスセルへは電流Ｉｍａｘが流れ、低抵抗値Ｒｍｉｎを有するリファレンスセルへは電流Ｉｍｉｎが流れる。したがって、次式が成立する。
【０１３５】
Ｉ０＋Ｉ１＝Ｉｍａｘ＋Ｉｍｉｎ
Ｉ０＝Ｉ１から、リファレンス電流Ｉｒｅｆとして、次式が求められる。
【０１３６】
Ｉｒｅｆ＝Ｉ０＝Ｉ１＝（Ｉｍａｘ＋Ｉｍｉｎ）／２
したがって、リファレンス電流として、高抵抗状態のセルおよび低抵抗状態のセルを介して流れる電流の中間値の電流を生成することができ、正確なデータの読出を行なうことができる。
【０１３７】
図１７は、データ書込動作時における外部の信号と内部信号の関係を示すタイミング図である。この不揮発性半導体記憶装置は、外部クロック信号ＥＸＴ＿ＣＬＫに同期して動作する同期型メモリであり、外部からのチップイネーブル信号ＥＸＴ＿ＣＥＢおよび外部ライトイネーブル信号ＥＸＴ＿ＷＥＢの外部クロック信号ＥＸＴ＿ＣＬＫの立上がりエッジにおける状態により動作モードが指定される。また、クロック信号ＥＸＴ＿ＣＬＫに同期して、外部のアドレス信号ＥＸＴ＿ＡＤＤおよび外部書込データＥＸＴ＿ＤＱが与えられる。
【０１３８】
データ書込時においては、クロックサイクルＫ１において外部クロック信号ＥＸＴ＿ＣＬＫの立上がりエッジにおいて、外部チップイネーブル信号ＥＸＴ＿ＣＥＢおよび外部ライトイネーブル信号ＥＸＴ＿ＷＥＢがＬレベルに設定される。この状態により、外部のアドレス信号ＥＸＴ＿ＡＤＤおよび外部データＥＸＴ＿ＤＱが、アドレスＡｄｄおよび入力データＤｉｎとして内部へ取込まれてラッチされ、内部ラッチアドレス信号ＷＡｄｄ＿ＬＡＴおよび内部ラッチ書込データＷＤｉｎ＿ＬＡＴが生成される。
【０１３９】
これらのラッチアドレス信号およびラッチ書込データに従ってメモリセルの選択およびデータの書込が実行される。すなわち、アドレス信号に従ってワード線ＷＬおよび列選択信号ＣＳＬが選択状態へ駆動される。このクロックサイクルＫ１においては、ソース線駆動タイミング信号ＳＱはＨレベルであり、ソース線は、Ｌレベルに維持され、先の図５において示したように、Ｈレベルに設定されたビット線ＢＬ＜０＞からソース線ＳＬにメモリセルＭＣ０を介して電流ｉ（ＭＣ０）が流れる。メモリセルＭＣ１に対しては、Ｌレベルデータが書込まれるため、電流は流れない。
【０１４０】
次いでクロックサイクルＫ２において、ソース線駆動タイミング信号ＳＱがＬレベルとなると、ビット線ＢＬ＜０＞はＨレベルであるため、メモリセルＭＣ０には電流ｉ（ＭＣ０）は流れない。一方、メモリセルＭＣ１には、Ｌレベルデータが書込まれるため、Ｈレベルのソース線ＳＬからＬレベルのビット線ＢＬ＜１＞に電流ｉ（ＭＣ１）が流れる。
【０１４１】
このクロックサイクルＫ２が完了すると、データ書込が完了する。したがって、外部から、ワンショットのパルスの形態で、コマンド（ＥＸＴ＿ＣＥＢおよびＥＸＴ＿ＷＥＢ）を与えることにより、内部で、２クロックサイクルで２ビットのデータを書込むことができる。
【０１４２】
図１８は、データ読出時における外部信号と内部信号のタイミングを示す図である。図１８においても、データ読出時においても、外部クロック信号ＥＸＴ＿ＣＬＫの立上がりエッジにおいて、データの読出を示すリードコマンドが与えられる。このリードコマンドは、外部クロック信号ＥＸＴ＿ＣＬＫの立ち上がりエッジで外部チップイネーブル信号ＥＸＴ＿ＣＥＢをＬレベルに設定し、かつ外部ライトイネーブル信号ＥＸＴ＿ＷＥＢをＨレベルに設定することにより与えられる。
【０１４３】
このリードコマンドにより、クロックサイクルＫ１において、外部のアドレス信号ＥＸＴ＿ＡＤＤにより内部アドレス信号Ａｄｄ（０）が生成され、次いでラッチされて、ラッチアドレス信号ＲＡｄｄ＿ＬＡＴ（０）が生成される。このラッチアドレス信号ＲＡｄｄ＿ＬＡＴ（０）に従ってメモリセルの選択動作が行なわれ、ワード線ＷＬおよび列選択線ＣＳＬが選択状態へ駆動される。また、センスアンプ活性化信号ＳＡＥが活性化される。ソース線駆動タイミング信号ＳＱはＨレベルに維持される。
【０１４４】
内部でメモリセルデータの読出動作が行なわれ、読出データＤｏｕｔ（０）が、クロックサイクルＫ１の末期からクロックサイクルＫ２の始期において出力される。
【０１４５】
クロックサイクルＫ２において再びリードコマンドが与えられると、アドレス信号Ａｄｄ（１）に従ってラッチアドレス信号ＲＡｄｄ＿ＬＡＴ（１）が生成される。このクロックサイクルＫ２におけるリードコマンドにより、メモリセル選択動作がリセットされ、ワード線ＷＬおよび列選択信号ＣＳＬが非活性状態へ駆動され、また、センスアンプ活性化信号ＳＡＥも非活性状態へ駆動され、内部が一旦リセット状態へ駆動される。この後、ラッチアドレス信号ＲＡｄｄ＿ＬＡＴ（１）に従ってメモリセル選択動作が行なわれ、またセンスアンプ活性化信号ＳＥが活性化され、データの読出が行なわれる。このクロックサイクルＫ２におけるリードコマンドにより、データＤｏｕｔ（１）が、クロックサイクルＫ２の末期から、クロックサイクルＫ３の始期において出力される。
【０１４６】
外部データＤｏｕｔ（０）およびＤｏｕｔ（１）を、クロック信号ＥＸＴ＿ＣＬＫの立上がりエッジで外部の装置でサンプリングすることにより、データの読出および転送をクロック信号ＥＸＴ＿ＣＬＫに同期して実行することができる。
【０１４７】
またデータ読出動作は、外部クロック信号ＥＸＴ＿ＣＬＫの１クロックサイクルで行なうことができる。これにより、書込および読出をともに高速に行なうことができる。
【０１４８】
なお、ライトコマンド印加時においては、ワード線および列選択線は、２クロックサイクル期間選択状態に駆動され、一方リードコマンド印加時には、ワード線および列選択線は１クロックサイクル期間選択状態に駆動される。これは、行および列デコーダが、各コマンドの印加時に一旦リセット状態に駆動される構成、または、ラッチアドレス信号に対するアドレス変化検出信号（ＡＴＤ）を用いてデコーダの活性／非活性が制御される構成が用いらればよい。
【０１４９】
また、ソース線駆動タイミング信号ＳＱを生成する構成としては、クロック信号を用いる場合、ライトコマンドが与えられたとき、内部のライトイネーブル信号ＺＷＥの活性化状態において外部クロック信号ＥＸＴ＿ＣＬＫが立上がったときに、ソース線駆動タイミング信号ＳＱをＬレベルに駆動し、ライトコマンドによるデータ書込完了時において内部のライトイネーブル信号ＺＷＥの非活性化に応じて、このソース線駆動タイミング信号ＳＱをＨレベルに駆動する構成が用いられればよい。また、これに代えて、内部のライトイネーブル信号ＺＷＥを、外部クロック信号ＥＸＴ＿ＣＬＫに対応する内部クロック信号により１クロックサイクル期間遅延して、図１０のソース線活性化信号ＳＬＥを活性化し、１クロックサイクル経過後に、このソース線活性化信号ＳＬＥを非活性状態に設定する構成が用いられてもよい。
【０１５０】
アドレス信号については、アドレスバッファをチップイネーブル信号に従ってイネーブル状態にして内部アドレス信号を生成し、各コマンド印加時に、内部アドレス信号を生成した後ラッチ状態に設定する構成が用いられればよく、通常のクロック同期型半導体半導体記憶装置（ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセスメモリ））などにおいて用いられている構成を利用することができる。
【０１５１】
［変更例］
図１９は、この発明の実施の形態１の変更例に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。この図１９に示す構成は、以下の点で、図１２に示す構成と異なる。すなわち、ビット線プリチャージトランジスタに対しては、インバータを介して対応の列選択信号が与えられる。すなわち、メモリアレイＭＡ０においては、ビット線ＢＬ０＜０＞およびＢＬ０＜１＞に対するビット線プリチャージトランジスタＥ００およびＥ０１のゲートへは、インバータＩＶ００を介して列選択信号ＣＳＬ＜０＞が与えられ、ビット線ＢＬ０＜２＞に対して設けられるビット線プリチャージトランジスタＥ０２に対しては、インバータＩＶ０１を介して列選択信号ＣＳＬ＜１＞が与えられる。同様、メモリアレイＭＡ１においても、ビット線ＢＬ１＜０＞およびＢＬ１＜１＞に対して設けられるビット線プリチャージトランジスタＥ１０およびＥ１１に対してインバータＩＶ１０を介して列選択信号ＣＳＬ＜０＞が与えられ、ビット線ＢＬ１＜２＞に対して設けられるビット線プリチャージトランジスタＥ１２に対しては、列選択信号ＣＳＬ＜１＞が与えられる。
【０１５２】
ビット線プリチャージトランジスタＥ００、Ｅ０１、Ｅ０２に対しては、アレイソース線活性化信号ＳＬＥ０を受けるプリチャージドライバＰＤＶ０を介してビット線プリチャージ電圧ＢＰＶ０が供給される。同様、ビット線プリチャージトランジスタＥ１０、Ｅ１１、Ｅ１２に対しても、プリチャージ電圧ドライバＰＤＶ１を介して、アレイソース線活性化信号ＳＬＥ１に従ったビット線プリチャージ電圧ＢＰＶ１が供給される。これらのアレイソース線活性化信号ＳＬＥ０およびＳＬＥ１は、ソース線活性化信号ＳＬＥとブロック選択信号ＢＳおよび／ＢＳそれぞれとのＡＮＤ処理により生成される。
【０１５３】
この図１９に示す不揮発性半導体記憶装置の他の構成は、図１２に示す構成と同じであり、同一参照番号を付し、その詳細説明は省略する。
【０１５４】
この図１９に示す構成において、非選択ビット線に対しては、インバータの出力信号に従ってビット線プリチャージトランジスタがオン状態となる。たとえば、列選択信号ＣＳＬ＜０＞が選択状態のとき、列選択信号ＣＳＬ＜１＞が非選択状態であり、インバータＩＶ０１およびＩＶ１１により、ビット線プリチャージトランジスタＥ０２およびＥ１２がオン状態となり、ビット線ＢＬ０＜２＞およびＢＬ１＜２＞が、それぞれ、ビット線プリチャージドライバＰＤＶ０およびＰＤＶ１に従ってビット線プリチャージ電圧ＶＰＢを対応のビット線ＢＬ０＜２＞およびＢＬ１＜２＞に供給する。
【０１５５】
ソース線活性化信号ＳＬＥは、ソース線駆動タイミング信号ＳＱ（ＳＱ０，ＳＱ１）と相補な論理レベルの信号である。したがって、メモリアレイＭＡ０においてデータの書込が行なわれる場合、アレイソース線活性化信号ＳＬＥ０は、このソース線ＳＬの電圧と同じ位相で変化し、非選択ビット線ＢＬ０＜２＞は、ソース線ＳＬ０＜０＞と同じ電圧レベルとなる（列選択信号の昇圧が行なわれている場合）。一方、非選択メモリアレイＭＡ１においては、ブロック選択信号／ＢＳがＬレベルであり、アレイソース線活性化信号ＳＬＥ１はＬレベルであり、ビット線プリチャージ電圧ＢＰＶ１は、接地電圧レベルである。したがって、非選択ビット線が接地電圧レベルに固定され、また選択列のビット線ＢＬ０＜１＞およびＢＬ１＜１＞も、共通データ線ＬＩＯＢ＜１＞およびＬＩＯＢ＜０＞により接地電圧レベルに維持される。
【０１５６】
選択メモリアレイにおいて、データ書込時、非選択ビット線をソース線の電圧と同じ電圧レベルとすることにより、ソース線がＨレベルに設定されたとき非選択メモリセルを介して電流が流れるのを防止することができ、非選択メモリセルの書込時のディスターバンスを回避することができる。
【０１５７】
なお、このビット線プリチャージ電圧ＢＰＶ０およびＢＰＶは、電源電圧ＶｄｄレベルまたはＶｄｄ−Ｖｔｈレベル（アクセストランジスタまたは列選択ゲートのしきい値電圧Ｖｔｈの損失が生じるとき）であればよく、このワード線および列選択線の電圧レベルが非昇圧の場合には、この非選択ビット線の電圧レベルは、電源電圧Ｖｄｄ−Ｖｔｈレベルに維持される（電圧ＢＰＶ０およびＢＰＶ１が、そのＨレベルが電源電圧Ｖｄｄレベルに設定されることが要求されるだけである）。
【０１５８】
データ読出時においては、ソース線活性化信号ＳＬＥはＬレベルであり、応じて、ビット線プリチャージ電圧ＢＰＶ０およびＢＰＶ１は接地電圧レベルに維持され、非選択ビット線は、接地電圧レベルに維持される。これにより、非選択ビット線の電位が浮き上がるのを防止し、非選択メモリセルを介してソース線に電流が流れ、選択メモリセルの読出電流に悪影響が生じるという問題が生じるのを抑制することができ、正確なデータ読出を行なうことができる。
【０１５９】
なお、この図１９に示す変更例の構成においても、データのアクセスが４ビットまたは８ビット等の他の多ビットデータの書込／読出が行われても良い。
【０１６０】
以上のように、この発明の実施の形態１に従えば、データ書込時、書込指示が与えられると、内部でビット線電位を書込データに応じた電位レベルに維持した状態で所定のシーケンスでソース線電圧を変化させており、行方向にソース線が配置され、１つのソース線に複数の選択メモリセルが接続される場合においても、複数ビットデータを並列にかつ安定に書込むことができ、高速の書込を実現することができる。
【０１６１】
［実施の形態２］
図２０は、この発明の実施の形態２に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。この図２０に示す不揮発性半導体記憶装置は、以下の点が、図１２に示す不揮発性半導体記憶装置とその構成が異なる。すなわち、書込ドライブ回路ＷＲＤにおいて、ＮＡＮＤゲートＮＧＡ−ＮＧＤに対し、さらに、ソース線活性化信号ＳＬＥが与えられる。また、ソース線ＳＬ（ＳＬ０＜０＞およびＳＬ１＜０＞）においてその両端に、ソース線ドライバＳＤＶが設けられる。すなわち、メモリアレイＭＡ０においてソース線ＳＬ０＜０＞において、その両側に対向してソース線ドライバＳＤＶ０ｌおよびＳＤＶ０ｕが設けられ、また、メモリアレイＭＡ１においては、ソース線ＳＬ１＜１＞において、両端に対向してソース線ドライバＳＤＶ１ｌおよびＳＤＶ１ｕが設けられる。この図２０に示す不揮発性半導体記憶装置の他の構成は、図１２に示す不揮発性半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６２】
このソース線活性化信号ＳＬＥは、書込サイクル時、図１１に示すように、ＬレベルからＨレベルに立上がる（クロック同期型メモリの場合、クロック信号の立上がりエッジをトリガとして立上がる）。実施の形態１の場合と同様、参照ワード線デコード信号ＲＷＬＤ０およびＲＷＬＤ１は、データ読出時、ブロック選択信号／ＢＳおよびＢＳに基づいて生成される。ワード線デコード信号ＷＬＤ０は、ブロック選択信号ＢＳと行アドレス信号ＸＡＤとに基づいて生成され、ワード線デコード信号ＷＬＤ１が、ブロック選択信号／ＢＳと行アドレス信号ＸＡＤに基づいて生成される。
【０１６３】
ソース線タイミング制御信号ＳＱ０は、ブロック選択信号ＢＳと行アドレス信号ＸＡＤとソース線活性化信号ＳＬＥに基づいて生成される。ソース線活性化タイミング信号ＳＱ１は、ブロック選択信号／ＢＳと行アドレス信号ＸＡＤとソース線活性化信号ＳＬＥに基づいて生成される。
【０１６４】
図２１は、この図２０に示す不揮発性半導体記憶装置の動作を示すタイミング図である。以下、図２１を参照して、図２０に示す不揮発性半導体記憶装置の動作について説明する。今、列選択信号ＣＳＬ＜０＞が選択され、メモリセルアレイＭＡ０において、ビット線ＢＬ０＜０＞が選択される状態を考える。
【０１６５】
時刻ｔ１においてライトコマンドに従って書込イネーブル信号ＺＷＥが活性状態のＬレ
ベルとなり、また外部からのアドレスおよびデータが取込まれる。図２１においては、“０”のデータＤ＜０＞および“１”のデータＤ＜１＞に従ってビット線ＢＬ０＜０＞およびＢＬ＜１＞へデータを書込むときの動作波形を示す。
【０１６６】
時刻ｔ２において、外部からのアドレス信号に従ってワード線および列選択線の選択動作が行なわれ、選択ワード線ＷＬ（ＷＬ０＜０＞）が選択状態へ駆動され、また列選択信号ＣＳＬ＜０＞が選択状態へ駆動される。これにより、列選択ゲートＹＧ００およびＹＧ０１がオン状態となり、ビット線ＢＬ０＜０＞およびＢＬ０＜１＞が、共通データ線ＬＩＯＡ＜０＞およびＬＩＯＡ＜１＞にそれぞれ接続される。プリチャージ指示信号ＰＣは、既に、非活性状態であり、ビット線は、接地電圧レベルのフローティング状態となる。
【０１６７】
ソース線活性化信号ＳＬＥは、Ｌレベルであり、書込ドライブ回路のＮＡＮＤゲートＮＧＡ−ＮＧＤの出力信号はＨレベルである。従って、共通データ線ＬＩＯＡ＜０＞およびＬＩＯＡ＜１＞はともにＬレベルとなり、ビット線ＢＬ０＜０＞はＬレベルに固定される。
【０１６８】
一方、ソース線駆動タイミング信号ＳＱが、時刻ｔ２において、Ｌレベルに立上がり、ソース線ドライバＳＤＶ０ｌおよびＳＤＶ０ｕにより、ソース線ＳＬ０＜０＞はＨレベルに駆動される。応じて、ソース線ＳＬ０＜０＞からビット線ＢＬ０＜０＞およびＢＬ０＜１＞にメモリセルＭＣ００およびＭＣ０１を介して電流ｉ（ＭＣ００）およびｉ（ＭＣ０１）が流れ、選択された書込対象のメモリセルの抵抗状態が、たとえば高抵抗値Ｒｍａｘの状態に設定され、データ“１”（Ｌレベル）の書込が行なわれる。
【０１６９】
時刻ｔ３において、ワード線ＷＬおよび列選択信号ＣＳＬ＜０＞を選択状態に維持した状態で、ソース線活性化信号ＳＬＥをＨレベルに立上げ、応じてソース線駆動タイミング信号ＳＱをＨレベルに立上げる。応じて、書込ドライブ回路のＮＡＮＤゲートＮＧＡおよびＮＧＢが、インバータバッファとして動作し、共通データ線ＬＩＯＡ＜０＞およびＬＩＯＡ＜１＞が、書込データＤ＜０＞およびＤ＜１＞に応じた電圧レベルに設定される。また、ソース線ＳＬ０＜０＞は、ソース線ドライバＳＤＶ０ｌおよびＳＤＶ０ｕにより、Ｌレベルに設定される。したがって、書込データＤ＜０＞およびＤ＜１＞の論理レベルに応じて、選択的に、ビット線からソース線に電流が流れる。図２１においては、書込データビットＤ＜０＞はＨレベルのデータ“０“であり、データＤ＜１＞がＬレベルのデータ“１”であり、ビット線ＢＬ０＜０＞がＨレベルの電圧レベルに設定され、また、ビット線ＢＬ０＜１＞は、Ｌレベルの電圧レベルに設定される。したがって、ビット線ＢＬ０＜０＞からソース線ＳＬ０＜０＞に電流ｉ（ＭＣ００）が流れ、このメモリセルＭＣ００に対し、先の状態と逆方向の抵抗値の変化が生じ、たとえば低抵抗値Ｒｍｉｎの抵抗状態に設定され、データ“０”の書込が行なわれる。一方、ビット線ＢＬ０＜１＞とソース線ＳＬ０＜０＞は同一電位であり、電流ｉ（ＭＣ０１）は流れず、メモリセルＭＣ０１は高抵抗状態に維持され、データ“１”を記憶する状態（高抵抗状態）に設定される。
【０１７０】
したがって、データ書込サイクル時において、一旦書込対象のメモリセルをすべて同じ方向に抵抗状態を変化させた後、書込データビットに応じて抵抗値を調整することにより、ソース線が複数のメモリセルにより共有される場合においても、これら複数のメモリセルに同一書込サイクル内においてデータの書込を行なうことができる。
【０１７１】
時刻ｔ４において、データの書込サイクルが完了し、ワード線ＷＬが非選択状態となり、また列選択信号ＣＳＬ＜０＞のも非選択状態へ駆動される。また、ソース線活性化信号ＳＬ    が応じて非活性状態へ維持され、ソース線駆動タイミング信号ＳＱはＨレベルを維持し、ソース線ＳＬ０＜０＞は、Ｌレベルに維持される。
【０１７２】
この時刻ｔ２から時刻ｔ３の間の書込対象のメモリセルの抵抗値を一定方向に書換える場合、メモリセル電流が、ソース線ＳＬから複数のビット線へ並列に流れ、大きな電流が必要となる。そこで、この抵抗状態を変更する方向を、初期書込動作完了時に高抵抗値Ｒｍａｘの高抵抗状態に変化させるように設定する。この場合は、書込が既に行なわれ、高抵抗状態に移行したメモリセルには電流が流れにくくなる。したがって、書込の遅いセル（高抵抗状態への移行速度の遅いメモリセル）にさらに電流を供給することが可能となり、高速で、高抵抗値Ｒｍａｘを有する状態に書込対象のメモリセルの抵抗状態を設定することが可能となり、高速書込が実現される。
【０１７３】
また、ソース線ＳＬをその両端側に配置されるソース線ドライバＳＤＶｉｕ，ＳＤＶｉｌ（ｉ＝０，１）で駆動することにより、ソース線電位を高速で変化させることができかつソース線ＳＬにおける寄生抵抗を等価的に低減して、ソース線における電圧分布を抑制でき、正確な読出を行なうことができる。従って、データ読出時においても、複数のメモリセルを介してソース線にメモリセル電流が流込む場合においても、ソース線電位の浮上がりを抑制することができ、正確な読出を実現することができる。
【０１７４】
図２２は、この発明の実施の形態２における各制御信号を発生する部分の構成の一例を示す図である。図２２においては、不揮発性半導体記憶装置が、外部クロック信号ＥＸＴ＿ＣＬＫに同期して動作する同期型メモリの場合の構成を一例として示す。
【０１７５】
図２２において、周辺制御信号発生回路は、外部クロック信号ＥＸＴ＿ＣＬＫをバッファ処理して相補内部クロック信号ＣＬＫおよび／ＣＬＫを生成するクロックバッファ３０と、例えば内部クロック信号ＣＬＫの立上がりエッジで、外部からの制御信号ＥＸＴ＿ＣＥＢおよびＥＸＴ＿ＷＥＢを受け、書込モードが指定されたかを判定するコマンドデコーダ３１と、外部からのチップイネーブル信号ＥＸＴ＿ＣＥＢと外部からのアドレス信号ＥＸＴ＿ＡＤＤに従ってクロック信号ＣＬＫに同期してアドレス信号を取り込みラッチするアドレスラッチ３２と、相補クロック信号ＣＬＫおよび／ＣＬＫに同期してコマンドデコーダ３１からの書込指示信号ＷＵを２クロックサイクル期間転送する２クロック転送回路３３と、コマンドデコーダ３１からの書込指示信号ＷＵの活性化に応答して活性化されかつ２クロック転送回路３３からのリセット信号ＲＳＴの活性化に応答して非活性化されるライトイネーブル信号ＺＷＥを生成する内部ライトイネーブル信号発生回路３４と、内部ライトイネーブル信号発生回路３４からのライトイネーブル信号ＺＷＥを１クロックサイクル遅延してソース線活性化信号ＳＬＥを生成する遅延回路３５を含む。
【０１７６】
遅延回路３５は、補のクロック信号／ＣＬＫに従ってライトイネーブル信号ＺＷＥを伝達するトランスファーゲート３５ａと、トランスファーゲート３５ａを介して転送された信号を反転するインバータ３５ｂと、クロック信号ＣＬＫがＨレベルのときに導通し、インバータ３５ｂの出力信号を伝達してソース線活性化信号ＳＬＥを生成するトランスファーゲート３５ｃと、インバータ３５ｂとインバータラッチを構成するインバータ３５ｄと、ソース線活性化信号ＳＬＥを反転して補のソース線活性化信号／ＳＬＥを生成するインバース３５ｅと、２クロック転送回路３３からのリセット信号ＲＳＴに従ってインバータ３５ｂの出力を接地電圧レベルにリセットするリセット用トランジスタ３５ｆを含む。
【０１７７】
この遅延回路３５は、クロック信号／ＣＬＫがＨレベルのときに、ライトイネーブル信号ＺＷＥを取込み、クロック信号ＣＬＫがＨレベルのときに、この取込んだライトイネーブル信号を反転して出力する。
【０１７８】
周辺制御信号発生回路は、さらに、アドレスラッチ３２からのラッチアドレスＡｄｄ＿ＬＡＴに含まれるブロックアドレスＢＡＤをデコードしブロック選択信号ＢＳ，／ＢＳを生成するブロックデコーダ３６と、ブロック選択信号ＢＳ，／ＢＳとラッチアドレスＡｄｄ＿ＬＡＴに含まれる行アドレス信号ＸＡＤと補のソース線活性化信号／ＳＬＥに従ってソース線駆動タイミング信号ＳＱを生成するソース線デコーダ回路３７と、ブロック選択信号ＢＳ，／ＢＳとラッチアドレスＡｄｄ＿ＬＡＴに含まれる行アドレス信号ＸＡＤに従ってワード線デコード信号ＷＬＤを生成するワード線デコーダ回路３８と、ブロック選択信号ＢＳ，／ＢＳとライトイネーブル信号ＺＷＥとに従ってリファレンスワード線デコード信号ＲＷＬＤ０，１を生成するリファレンスワード線デコーダ３９を含む。
【０１７９】
ソース線デコーダ回路３７およびワード線デコーダ回路３８は、ＮＡＮＤ型デコーダの構成を備え、選択状態がＬレベルとなる信号を生成する。ソース線デコーダ回路３７は、ソース線活性化信号／ＳＬＥがＨレベルのときにイネーブルされてデコード動作を行ってソース線駆動タイミング信号ＳＱを生成する。ワード線デコーダ回路３８は、書込サイクル時および読出サイクル時において、ワード線アドレス（ＸＡＤ）のデコード動作を行なってワード線デコード信号ＷＬＤを生成する。これらのソース線活性化タイミング、ソース線駆動タイミング信号ＳＱおよびワード線デコード信号ＷＬＤは、ブロック選択信号ＢＳおよび／ＢＳが指定するメモリアレイに対してのみ活性化される。リファレンスワード線デコーダ３９は、ライトイネーブル信号ＺＷＥが非活性状態であるデータ読出モード時、ブロック選択信号ＢＳおよび／ＢＳに従って非選択メモリアレイに対するリファレンスソース線デコード信号ＷＲＬＤ０，１を選択状態へ駆動する。
【０１８０】
図２３は、図２２に示す周辺回路の動作を示すタイミング図である。以下、図２３を参照して、データ書込時における周辺回路の動作について説明する。クロックサイクルＫ１０において、データ書込を示すライトコマンドが与えられ、外部からのチップイネーブル信号ＥＸＴ＿ＣＥＢおよび外部からのライトイネーブル信号ＥＸＴ＿ＷＥＢがＬレベルに設定され、また、外部からのアドレス信号ＥＸＴ＿Ａｄｄが与えられる。このライトコマンドおよびクロックバッファ３０からのクロック信号ＣＬＫに従ってコマンドデコーダ３１がデコード動作を行ない、書込指示信号ＷＵをワンショットパルスの形態で生成する。この書込指示信号ＷＵに従って、内部ライトイネーブル信号発生回路３４がセット状態にされ、ライトイネーブル信号ＺＷＥがＬレベルに立下がる。一方、２クロック転送回路３３が、この書込指示信号ＷＵを、クロック信号ＣＬＫがＨレベルの期間において内部に取り込み、クロック信号ＣＬＫおよび／ＣＬＫに従って転送動作を行なう。
【０１８１】
また、アドレスラッチ３２が、クロック信号ＣＬＫの立上がりエッジへ、外部からのチップイネーブル信号ＥＸＴ＿ＣＥＢに従って与えられたアドレスをラッチし、内部でラッチアドレス信号Ａｄｄ＿ＬＡＴを生成する。
【０１８２】
このラッチアドレス信号Ａｄｄ＿ＬＡＴに従ってブロックデコーダ３６から、ブロック選択信号ＢＳおよび／ＢＳが生成され、メモリアレイの一方が指定される。また、これと並行して、ワード線デコーダ３８がデコード動作を行ない、選択行に対応するワード線デコード信号ＷＬＤを選択状態に駆動する。
【０１８３】
転送回路３５は、クロック信号ＣＬＫの立上がり時において、インバータ３５ｂの出力信号を伝達する。この時点においてクロック信号／ＣＬＫがＬレベルであるため、転送ゲート３５ａは非導通状態であり、その内部状態は、リセット用トランジスタ３５ｆによるリセット状態であり、ソース線活性化信号ＳＬＥはＬレベルである。一方、インバータ３５ｅからの補のソース線活性化信号／ＳＬＥはＨレベルであり、ソース線デコーダ回路３７がデコード動作を行ない、選択行に対するソース線駆動タイミング信号ＳＱを選択状態のＬレベルに駆動する。
【０１８４】
クロックサイクルＫ１０において、クロック信号ＣＬＫがＬレベルに立下がると、転送回路３５が、転送ゲート３５ａが導通状態となり、Ｌレベルのライトイネーブル信号ＺＷＥを内部に取込み、インバータ３５ｂの出力信号がＨレベルとなる。この状態においては、クロック信号ＣＬＫはＬレベルであり、転送ゲート３５ｃは非導通状態であり、このクロックサイクルＫ１０の間、ソース線活性化信号ＳＬＥはＬレベルである。
【０１８５】
クロックサイクルＫ１１において、クロック信号ＣＬＫがＨレベルに立上がると、転送回路３５において、転送ゲート３５ｃが導通し、インバータ３５ｂの出力信号に従ってソース線活性化信号ＳＬＥがＨレベルに駆動される。このとき、また２クロック転送回路３３においては、内部で転送動作が行なわれており、リセット信号ＲＳＴは、非活性状態にある。このソース線活性化信号ＳＬＥがＨレベルになると、補のソース線活性化信号／ＳＬＥがＬレベルとなり、ソース線デコード回路３７が非活性化され、ソース線駆動タイミング信号ＳＱがＨレベルの非選択状態へ駆動される。
【０１８６】
クロックサイクルＫ１２において、クロック信号ＣＬＫがＨレベルに立上がると、２クロック転送回路３３において、書込指示信号ＷＵの転送動作が完了し、リセット信号ＲＳＴがＨレベルに立上がり、内部ライトイネーブル信号発生回路３４がリセット状態とされ、ライトイネーブル信号ＺＷＥが非活性状態のＨレベルとなる。また、リセット信号ＲＳＴに従って、リセット用トランジスタ３５ｆ（転送回路３５内）が導通し、インバータ３５ｂの出力信号がＬレベルにリセットされる。このとき、転送ゲート３５ｃがクロック信号ＣＬＫに従ってオン状態であり、ソース線活性化信号ＳＬＥがＬレベルとなり、また補のソース線活性化信号／ＳＬＥがＨレベルへ駆動される。
【０１８７】
また、ワード線デコーダ回路３８およびリファレンスワード線デコーダ回路３９も、非活性状態となり、ワード線デコード信号ＷＬＤが非選択状態へ駆動される。このソース線デコーダ回路３７およびワード線デコーダ回路３８の活性／非活性化を行う構成としては、データ書込および読出時において、内部のライトイネーブル信号ＺＷＥと内部のリードイネーブル信号の論理和を取った信号により、これらのソース線デコード回路３７およびワード線デコード回路３８のリセット動作を行なう構成が利用されればよい。
【０１８８】
また、これに代えて、アドレスラッチ３２のラッチアドレス信号Ａｄｄ＿ＬＡＴの遷移を検出するアドレス変化検出信号（ＡＴＤ）に従って、ソース線デコード回路３７およびワード線デコーダ回路３８およびリファレンスワード線デコーダ回路３９のリセットが行なわれてもよい。
【０１８９】
この図２２に示す周辺制御信号発生回路を利用することにより、データ書込サイクル時、内部の共通データ線を、書込データビットの論理値にかかわらず、Ｌレベルに設定した後、ソース線をＨレベルに駆動して、書込対象のメモリセルに対しソース線からビット線へ電流を流して、たとえば高抵抗状態に設定し、続いて、ソース線を非選択状態へ駆動して、書込データに応じて選択的にメモリセルを介してビット線からソース線へ電流を流す構成を実現することができる。
【０１９０】
なお、上述の説明においては、書込サイクルにおいて、初期書込動作は、高抵抗状態へメモリセルを駆動している。しかしながら、この書込サイクルは逆とされても良い。すなわち、書込サイクルの前半期間において、書込対象のメモリセルを低抵抗状態に設定した後、この後半期間において、書込データに応じて、メモリセルを低抵抗状態から高抵抗状態に設定してもよい。
【０１９１】
データ読出時においては、ライトイネーブル信号ＺＷＥは、非活性状態のＨレベルであり、ソース線活性化信号ＳＬＥがＬレベルの非活性状態にある。したがって、補のソース線活性化信号／ＳＬＥがＨレベルであり、ソース線デコード回路３７は非活性状態であり、ソース線駆動タイミング信号ＳＱはＬレベルに固定される。一方、ワード線デコーダ回路３８は、与えられた行アドレス信号（ＸＡＤ）に従ってデコード動作を行ない、同様、リファレンスワード線デコーダ回路３９が、デコード動作を行なう（ブロック選択信号に従って非選択のメモリアレイに対するリファレンスワード線を選択状態に駆動する）。
【０１９２】
なお、アドレスラッチ３２からのラッチアドレスＡｄｄ＿ＬＡＴに含まれる列アドレス信号ＹＡＤは、図示しない列選択回路に含まれる列デコーダへ与えられて列選択信号が生成される。
【０１９３】
また、図２０に示すメモリアレイの構成においては、非選択のビット線は接地電圧レベルのフローティング状態に設定されている。しかしながら、先の実施の形態１の変更例において示したように、非選択のビット線を、選択行のソース線と同じ電圧レベルに維持してもよい。これは、単に先の変更例１の構成を図２０に示す構成に適用することにより容易に実現される。
【０１９４】
以上のように、この発明の実施の形態２に従えば、メモリセルの書込時、書込対象のメモリセルを所定の抵抗状態に設定した後に、書込データに応じて選択的にメモリセルを介して電流を流しており、実施の形態１と同様に、ソース線を共有するメモリセルに対して１書込サイクルにおいて並列にデータの書込を行うことができ、高速の書込が実現される。
【０１９５】
［実施の形態３］
図２４は、この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図２４において、１つのメモリアレイＭＡのついてのデータの書込／読出を行なう構成を示す。
【０１９６】
この図２４に示す構成は、図４に示すメモリアレイの構成と、以下の点でその構成が異なる。すなわち、ソース線ドライバＳＤＶ０およびＳＤＶ１が、ワード線延在方向に整列して配置される。ソース線は、データの書込／読出単位のビット幅に等しい２列のビット線に対応して配置される。図２４においては、ソース線ＳＬ＜０＞およびＳＬ＜１＞が配置される。ソース線ＳＬ＜０＞およびＳＬ＜１＞は、各々、列方向（ビット線延在方向）にビット線ＢＬと平行に配設される幹線部分ＭＳＬと、読出／書込データビット幅に等しい列に対してワード線ＷＬと平行に配列されかつ幹線部分ＭＳＬに連結される支線部分ＳＳＬを含む。
【０１９７】
この支線部分ＳＳＬは、各ワード線ごとに、すなわちメモリセル行ごとに配置される。したがって、ソース線ＳＬ＜０＞の選択時、メモリセルＭＣ０およびＭＣ１は、幹線部分ＭＳＬおよび支線部分ＳＳＬに従って、そのアクセストランジスタのソース電位が設定される。同様、ソース線ＳＬ＜１＞の選択時、その幹線部分ＭＳＬおよび支線部分ＳＳＬにより、メモリセルＭＣ２およびＭＣ３のアクセストランジスタのソース電位が設定される。
【０１９８】
ソース線ＳＬ＜０＞およびＳＬ＜１＞を選択するソース線ドライバＳＤＶ０およびＳＤＶ１へ与えられるソース線駆動タイミング信号ＳＱ０およびＳＱ１は、先の実施の形態１および２における行アドレス信号に代えて列アドレス信号（ＹＡＤ）に従って列選択信号ＣＳＬと同様にして生成される（タイミング制御は、実施の形態１および２と同様である；不揮発性半導体記憶装置においては行アドレス信号および列アドレス信号は並行して与えられる）。
【０１９９】
また、図２４において、共通データ線ＬＩＯ＜１＞およびＬＩＯ＜０＞は、書込／読出回路４０に結合される。この書込／読出回路４０は、先の実施の形態１および２において示したように、書込ドライブ回路ＷＲＤと、センスアンプＡ０およびＡ１を含み、書込データＤ＜０＞およびＤ＜１＞に従って共通データ線ＬＩＯ＜１＞およびＬＩＯ＜０＞を駆動し、また読出時には、この共通データ線ＬＩＯ＜０＞およびＬＩＯ＜１＞上を流れる電流に従って、２ビット読出データＱ＜０＞およびＱ＜１＞を生成する。
【０２００】
この図２４に示す不揮発性半導体記憶装置の他の構成は、図４に示す記憶装置の構成と同じであり、対応する部分には、同一の参照番号を付し、その詳細説明は省略する。
【０２０１】
この図２４に示す構成の場合、複数のビット線に対して、ソース線のメイン幹線部分ＭＳＬが配設されおり、メモリセルのレイアウト面積は、各ビット線に対してソース線を配置する場合に比べて低減することが可能である。
【０２０２】
また、選択メモリセルと非選択メモリセルのソース線は選択メモリセルのソース線から分離されており、書込および読出時のディスターバンスを抑制することができる。すなわち、一例として、ソース線ＳＬ＜０＞が選択されている場合、メモリセルＭＣ０およびＭＣ１に対してのみ、そのソース電位が変化し、メモリセルＭＣ２およびＭＣ３のソース電位は非選択状態に維持される。したがって、メモリセルＭＣ０およびＭＣ１を介して流れる電流は、これらのメモリセルＭＣ２およびＭＣ３へ、ソース線を介して流れ込むのを回避することができる。
【０２０３】
なお、ビット線プリチャージ回路ＢＰＫにおいて、プリチャージトランジスタＥ０−Ｅ３は、非選択ビット線がフローティング状態に維持されていてもよく、また非選択ビット線は、対応のプリチャージトランジスタが導通状態とされて接地電圧レベルに固定されていてもよい。列選択信号ＣＳＬの反転信号を用いて、プリチャージトランジスタのゲート電位を制御することにより、非選択ビット線を接地電圧レベルに維持することができる。この非選択ビット線を接地電圧レベルに固定する場合、ソース線選択時、ソース線とビット線との間の容量結合による非選択ビット線の電位の浮上がりを抑制でき、非選択メモリセルにおいて、この容量結合ノイズによりリーク電流が流れるのを抑制することができ、より確実に、ディスターバンスが発生するのを回避することができる。
【０２０４】
以上により、この発明の実施の形態３に従えば、ソース線を行方向に延在する幹線部分と、アクセス単位のメモリセルに対して設けられ行方向に延在する支線ソース線部分とで構成しており、非選択メモリセルの書込／読出時のディスターバンスを抑制することができる。
【０２０５】
また、複数のビット線に対してビット線方向に平行にソース幹線部分を配設しており、各メモリセルに対し、列方向にソース線を配置する構成に比べてメモリセルのレイアウト面積を低減することができる。
【０２０６】
［実施の形態４］
図２５は、この発明の実施の形態４に従う不揮発性半導体記憶装置のメモリセルの平面レイアウトを概略的に示す図である。図２５において、２つのメモリセルを形成する活性領域ＡＲが行方向（ワード線延在方向）および列方向（ビット線延在方向）に沿って整列して配置される。この活性領域ＡＲは、列方向に長い矩形形状に形成され、行および列方向において、活性領域ＡＲは図示しない分離領域により分離される。
【０２０７】
行方向に沿って、活性領域ＡＲと交差するようにソース線ＳＬ１およびＳＬ２が配設される。これらのソース線ＳＬ１およびＳＬ２は、それぞれソース線コンタクトＳＣＮにより、活性領域ＡＲの不純物領域と電気的に接続される。ソース線ＳＬ１およびＳＬ２を各々挟むようにワード線が配設される。すなわち、ワード線ＷＬ０およびＷＬ１がソース線ＳＬ１の両側に配置され、ワード線ＷＬ２およびＷＬ３が、ソース線ＳＬ２の両側に配置される。
【０２０８】
活性領域ＡＲ各々において、このワード線ＷＬ（ＷＬ０−ＷＬ３）上部に、可変抵抗素子の下部電極ＥＬおよびスピン注入素子ＳＰが形成される。このスピン注入素子ＳＰは、ビット線コンタクトＢＣＮを介して対応のビット線ＢＬ（ＢＬ０−ＢＬ３）に電気的に結合される。ビット線ＢＬ（ＢＬ０−ＢＬ３）は、それぞれ列方向に連続的に活性領域ＡＲと重なり合うように配設される。
【０２０９】
スピン注入素子ＳＰは、その長軸方向がビット線ＢＬ（ＢＬ０−ＢＬ３）と平行な方向となるように配設される。スピン注入素子ＳＰにおいて、この長軸方向は、いわゆる磁化容易軸であり、その方向に磁界が印加されると磁化反転が生じる可能性がある。しかしながら、ビット線ＢＬを介して流れる電流が誘起する磁界は、スピン注入素子ＳＰの短軸（短い軸）方向であり、いわゆる磁化困難軸方向の磁界が生成される。したがって、ビット線ＢＬを流れる電流により、磁界が発生されても、その誘起磁界によるメモリセルにおける磁化方向の回転は抑制することができる。
【０２１０】
図２６は、図２５に示す、Ｌ２６−Ｌ２６に沿った断面構造を概略的に示す図である。図２６において、活性領域ＡＲが、Ｐ型基板領域５０に形成される。このＰ型半導体基板領域５０表面に、間をおいてＮ型不純物領域５１ａ、５１ｂおよび５１ｃが形成される。素子分離領域５２ａおよび５２ｂにより、隣接活性領域に形成される不純物領域５１ｄおよび５１ｅと分離される。不純物領域５１ａおよび５１ｂの間に、ワード線ＷＬ０を形成するゲート線が配設され、不純物領域５１ｂ、５１ｃの間の基板領域表面上に、ワード線ＷＬ１を構成するゲート線が配設される。
【０２１１】
不純物領域５１ｂが、ソース線コンタクトＳＣＮを介してソース線ＳＬ１を形成する第１メタル配線に電気的に接続される。不純物領域５１ａおよび５１ｃは、それぞれ、プラグ５４を介して対応の可変抵抗素子に対して設けられる中間層ＩＲＬに結合される。この中間層ＩＲＬは、それぞれ、対応の可変抵抗素子の下部電極（ストラップ層）ＥＬに結合される。この下部電極層ＥＬ上部に、スピン注入素子ＳＰが設けられる。このスピン注入素子ＳＰは、２つの強磁性体層と、これらの強磁性体層の間の非磁性体層を含む。スピン注入素子ＳＰの上部電極は、ビット線コンタクトＢＣＮを介してビット線ＢＬ０を形成する第２メタル配線に結合される。
【０２１２】
この図２６に示す断面構造に見られるように、列方向に隣接する２つのメモリセルＭＣによりソース線ＳＬ（ＳＬ１，ＳＬ２）を共有することにより、ソース線コンタクトＳＣＮの数が低減され、応じてメモリセルのレイアウト面積を低減することができる。また、活性領域ＡＲは、列方向に長い矩形形状に形成されており、単純な形状であり、オープンビット線方式に従って高密度にメモリセルＭＣを配置することができる。
【０２１３】
このソース線共有構成において、ビット線の寄生容量を低減するために、ビット線に接続されるメモリセルの数（ビット線コンタクトの数）をワード線に結合されるメモリセル（スピン注入素子）よりも少なくする。
【０２１４】
図２７は、図２５に示すメモリアレイの平面レイアウトに対応する電気的等価回路を示す図である。図２７において、ビット線ＢＬ０−ＢＬ３が列方向に延在して配置され、これらのビット線ＢＬ０−ＢＬ３と交差する方向にワード線ＷＬ０−ＷＬ３が配置される。また、ワード線ＷＬ０およびＷＬ１の間にソース線ＳＬ１が配置され、ワード線ＷＬ２およびＷＬ３の間にソース線ＳＬ２が配置される。メモリセルＭＣは、ビット線コンタクトＢＣＮを介して対応のビット線に接続される可変抵抗素子ＶＲと、対応のワード線上の信号に応答して可変抵抗素子ＶＲを対応のソース線に結合するアクセストランジスタＡＴを含む。ソース線ＳＬ（ＳＬ１，ＳＬ２）の両側のメモリセルが共通のソース線コンタクトＳＣＮを介して該ソース線ＳＬ（ＳＬ１，ＳＬ２）に結合される。
【０２１５】
ワード線ＷＬ０−ＷＬ３は、それぞれ、ワード線ドライバＷＤＶ０−ＷＤＶ３により駆動され、ソース線ＳＬ１およびＳＬ２は、ソース線ドライバＳＤＶ１およびＳＤＶ２によりそれぞれ駆動される。ソース線ドライバＳＤＶ１およびＳＤＶ２は、ワード線ドライバＷＤＶ０−ＷＤＶ３と対向するように配置されてもよく、またそのソース線両端部に、ソース線ドライバが対向して配置されてもよい。
【０２１６】
この図２７に示すように、２列のメモリセルに対して、１つのソース線ＳＬを配置しており、ソース線ドライバの数が低減することができ、回路のレイアウトが容易となる。
【０２１７】
なお、活性領域において列方向に隣接するメモリセルの間には、素子分離領域５２ａ，５２ｂが設けられ、これにより、活性領域ＡＲの分離が行なわれている。しかしながら、この素子分離領域５２ａおよび５２ｂにおいては、ワード線ＷＬ０，ＷＬ１形成時に同層のゲート線を配設し、これらのワード線およびゲート線に対して自己整合的に活性領域を形成する不純物注入を行ない、この活性領域分離用のゲート線を、常時接地電圧レベルに固定してもよい。この構成の場合、いわゆる、フィールドプレート線により、素子分離を行なうことができ、活性領域ＡＲの列方向における分離領域を形成するのが不要となり、より列方向において高密度にメモリセルを配置することができる。
【０２１８】
（変更例１）
図２８は、この発明の実施の形態４の変更例１のメモリセル配置の平面レイアウトを概略的に示す図である。図２８において、ビット線ＢＬ０−ＢＬ３それぞれと平行に、メモリセルトランジスタを形成する活性領域ＡＲＬが配設される。この活性領域ＡＲＬは、列方向に連続的に延在し、１列に配置されるメモリセルＭＣに共通に設けられる。
【０２１９】
この活性領域ＡＲＬを、列方向に連続的に延在して帯状に形成することにより、メモリセル間の活性領域を分離するための領域が不要となり、パターニングが容易となり、また写真製版・露光工程におけるメモリセルの活性領域端部における形状の変動が生じるのを抑制することができ、製造プロセスの歩留まりを改善することができる。
【０２２０】
ビット線ＢＬ（ＢＬ０−ＢＬ３）と直交する方向に、ソース線ＳＬ０−ＳＬ３が、連続的に所定の間隔で配置される。ソース線ＳＬ（ＳＬ０−ＳＬ３）は、活性領域ＡＲＬとの交差部において、ソースコンタクトＳＣＮにより、対応の活性領域の不純物領域と電気的に接続される。
【０２２１】
隣接ソース線の間に、ゲート線が２本行方向に連続的に延在するように配置される。ゲート配線Ｇ０−Ｇ５において、隣接ソース線の間に配置されるゲート線が、共通のワード線を構成する。すなわち、図２８において、ゲート線Ｇ０およびＧ１がワード線ＷＬ０を構成し、ゲート線Ｇ２およびＧ３が、ワード線ＷＬ１を構成する。ゲート線Ｇ４およびＧ５が、ワード線ＷＬ２を構成する。ビット線ＢＬ（ＢＬ０−ＢＬ３）と平行に、矩形形状の可変抵抗素子の下部電極ＥＬ（ストラッピング層ＬＳ）が形成される。この下部電極層ＥＬ上部に、スピン注入素子ＳＰが形成され、このスピン注入素子ＳＰが、ビット線コンタクトＢＣＮを介して対応のビット線に電気的に接続される。
【０２２２】
この図２８に示すレイアウトにおいても、スピン注入セルの長軸方向は、ビット線の延在方向であり、ビット線電流による誘起磁界により、メモリセルの磁化方向が回転するのを抑制する。
【０２２３】
また、可変抵抗素子の行方向において両側のゲート線をワード線として並行して駆動することにより、１つのビット線からメモリセルを介してその両側に配置されるソース線との間に電流を流すことができる。したがって、メモリセルにおいて、可変抵抗素子に並列に、アクセストランジスタが接続される構成と等価となり、アクセストランジスタのチャネル幅（Ｗ）を２倍に設定することができ、データ書込時に大きな電流を流すことができ、書込動作を安定に行なうことができる。また、読出動作を高速に行うことができる。
【０２２４】
また、ソース線ＳＬへのメモリセルを介して流れる電流を左右に分散させることにより、１つのソース線を介して流れる電流を低減でき、書込時、非選択メモリセルへリーク電流が流れるのを抑制でき、書込／読出時のディスターバンスを抑制することができる。
【０２２５】
また、ソース線ＳＬを流れる電流を低減できるため、応じて、ソース線電流により誘起される磁界の強度を低減でき、このソース線電流による誘起磁界によるメモリセルの磁化への影響を抑制でき、ソース線電流誘起磁界によるディスターバンスを抑制することができる。
【０２２６】
図２９は、図２８に示す線Ｌ２９−Ｌ２９に沿った断面構造を概略的に示す図である。図２９において、Ｐ型半導体基板領域６０表面に、Ｎ型不純物領域６１ａ、６１ｂおよび６１ｃが間をおいて形成され、これらの不純物領域６１ａおよび６１ｃの外側の領域にも、また不純物領域６１ｄおよび６１ｅがそれぞれ形成される。不純物領域６１ａおよび６１ｃがそれぞれ、ソース線コンタクトＳＣＮを介してソース線ＳＬ１およびＳＬ２を形成する第１金属配線に電気的に接続される。一方、不純物領域６１ｂ、６１ｄおよび６１ｅは、それぞれプラグ６２を介して第１金属配線の中間層ＩＲＬに結合される。この中間層ＩＲＬ上に、可変抵抗素子が形成され、この可変抵抗素子は、下部電極層ＥＬとその上部に形成されるスピン注入素子ＳＰとを含む。スピン注入素子ＳＰは、ビット線コンタクトＢＣＮを介してビット線ＢＬ０を構成する第２メタル金属配線に電気的に接続される。
【０２２７】
不純物領域６１ａ−６１ｄは、同じ活性領域（ＡＲＬ）に含まれる不純物領域である。隣接不純物領域の間の基板領域上に、ゲート配線がそれぞれ形成される。図２９において、不純物領域６１ｄおよび６１ａの間の基板領域表面上にゲート配線Ｇ１が配置され、不純物領域６１ａおよび６１ｂの間の基板領域表面上に、ゲート線Ｇ２が配置される。不純物領域６１ｂおよび６１ｃの間の基板領域表面上にゲート線Ｇ３が配置され、不純物領域６１ｃおよび６１ｅの間の基板領域表面上にゲート線Ｇ４が配置される。ゲート線Ｇ１は、ワード線ＷＬ０を構成し、ゲート線Ｇ２およびＧ３が、ワード線ＷＬ１を構成する。ゲート線Ｇ４が、ワード線ＷＬ２を構成する。
【０２２８】
図２９に示すように、ソース線ＳＬ１は、ワード線ＷＬ０およびＷＬ１に接続されるメモリセルにより共有され、また、ソース線ＳＬ２は、ワード線ＷＬ１およびＷＬ２に接続されるメモリセルにより共有される。
【０２２９】
ビット線ＢＬ０から、ビット線コンタクト、スピン注入素子ＳＰおよび下部電極層ＥＬを介して不純物領域６１ｂに電流が流れるとき、図２９において破線で示すように、ゲート線Ｇ２およびＧ３が並行して選択状態に駆動されるため、不純物領域６１ｂと不純物領域６１ａおよび６１ｃとの間にチャネルが形成され、ビット線ＢＬ０からの電流は、ソース線ＳＬ１およびＳＬ２へ分流する。
【０２３０】
図３０は、図２８および図２９に示すメモリセルの配置の電気的等価回路を示す図である。図３０において、ビット線ＢＬ０−ＢＬ３が列方向に連続的に延在して配置され、ゲート線Ｇ０−Ｇ５が行方向に連続的に延在して配置され、２本のゲート線ごとにソース線ＳＬ０、ＳＬ１、ＳＬ２およびＳＬ３が配置される。ゲート線Ｇ０およびＧ１は、ワード線ドライバＷＤＶ０により並行して駆動され、ゲート線Ｇ２およびＧ３が、ワード線ドライバＷＤＶ１により並行して駆動される。ゲート線Ｇ４およびＧ５が、ワード線ドライバＷＤＶ２により並行して駆動される。一方、ソース線ＳＳＬ０、ＳＬ１、ＳＬ２およびＳＬ３は、それぞれソース線ドライバＳＤＶ０、ＳＤＶ１、ＳＤＶ２およびＳＤＶ３により駆動される。このワード線ドライバＷＤＶ０−ＷＤＶ２へは、ワード線デコード信号ＷＬＤ０−ＷＬＤ２がそれぞれ与えられる。
【０２３１】
一方、ソース線ＳＬ０−ＳＬ３は、それぞれソース線ドライバＳＤＶ０−ＳＤＶ３により駆動される。ソース線ドライバＳＤＶ０−ＳＤＶ３へは、それぞれソース線駆動タイミング信号ＳＱ０−ＳＱ３が与えられる。これらのソース線駆動タイミング信号ＳＱ０−ＳＱ３は、データ書込時、対応のソース線の両側に配置されるワード線の一方が選択状態へ駆動されるとき、選択状態へ駆動される。
【０２３２】
メモリセルＭＣは、ビット線コンタクトＢＣＮを介して対応のビット線に接続される可変抵抗素子ＶＲと、可変抵抗素子ＶＲにプラグ６２を介して接続され、それぞれソース線コンタクトＳＣＮを介して両側に配置されるソース線ＳＬにそれぞれ接続されるアクセストランジスタＡＴａおよびＡＴｂを含む。したがって、１つの可変抵抗素子ＶＲに対して、アクセストランジスタＡＴａおよびＡＴｂが並列に配置され、両側のソース線を選択状態へ駆動することにより、等価的に、メモリセルのアクセストランジスタのチャネル幅が２倍とされ、大きな電流を駆動する。
【０２３３】
図３１は、この変更例１のアレイレイアウトに対するソース線駆動回路の構成の一例を示す図である。図３１においては、ソース線駆動タイミング信号ＳＱｉ、ＳＱｉ＋１およびＳＱｉ＋２を生成する部分の構成を代表的に示す。ただし、ｉは非負の整数である。
【０２３４】
図３１において、ソース線駆動回路は、ソース線ＳＬｉに対して設けられ、行アドレス信号ＸＡＤをデコードするＮＡＮＤ型デコード回路ＮＧＤｉと、ソース線ＳＬｉ＋１に対応して設けられ、行アドレス信号ＸＡＤをデコードするＮＡＮＤ型デコード回路ＮＧＤｉ＋１と、ソース線ＳＬｉ＋２に対応して設けられ、行アドレス信号ＸＡＤをデコードするＮＡＮＤ型デコード回路ＮＧＤｉ＋２を含む。これらのＮＡＮＤ型デコード回路ＮＧＤｉ〜ＮＧＤｉ＋２へは、行アドレス信号ＸＡＤの異なるビットの組合せが与えられ、それぞれワード線デコード信号ＷＬＤｉ、ＷＬＤｉ＋１およびＷＬＤｉ＋２に対応する信号を生成する。
【０２３５】
ソース線駆動回路は、さらに、ＮＡＮＤ型デコード回路ＮＧＤｉと図しない前段のデコード回路（ＮＧＤｉ−１）の出力信号を受けて、ソース線駆動タイミング信号ＳＱｉを生成するＡＮＤ型デコード回路ＡＧＤｉと、ＮＡＮＤ型デコード回路ＮＧＤｉおよびＮＧＤｉ＋１の出力信号を受けて、ソース線駆動タイミング信号ＳＱｉ＋１を生成するＡＮＤ型デコード回路ＡＧＤｉ＋１と、ＮＡＮＤ型デコード回路ＮＧＤｉ＋１およびＮＧＤｉ＋２の出力信号を受けて、ソース線駆動タイミング信号ＳＱｉ＋２を生成するＡＮＤ型デコード回路ＡＧＤｉ＋２を含む。これらのＡＮＤ型デコード回路ＡＧＤｉ、ＡＧＤｉ＋１およびＡＧＤｉ＋２へは、ソース線活性化信号ＳＬＥまたは／ＳＬＥが、書込時のソース線電位変化シーケンスに応じて選択的に与えられる。
【０２３６】
図３２は、選択ワード線と選択ソース線の対応を模式的に示す図である。以下、図３２を参照して、図３１に示すソース線駆動回路の動作について説明する。今、ソース線ＳＬｉが選択される場合を考える。このとき、ＮＡＮＤ型デコード回路ＮＧＤｉからのデコード信号ＷＬＤｉがＬレベルなる。応じて、ＡＮＤ型デコード回路ＡＧＤｉからのソース線駆動タイミング信号ＳＱｉがＬレベルの選択状態となる（ただしここでは、ソース線選択活性化信号ＳＬＥおよび／ＳＬＥの作用については考慮しない）。
【０２３７】
ＮＡＮＤ型デコード回路ＮＧＤｉ＋１およびＮＧＤｉ＋２の出力信号はＨレベルである。Ｌレベルのワード線デコード信号ＷＬＤｉに従って、ＡＮＤ型デコード回路ＡＧＤｉ＋１からのソース線駆動タイミング信号ＳＱｉ＋１がＬレベルとなり、ソース線ＳＬｉ＋１も選択される。ＡＮＤ型デコード回路ＡＧＤｉ＋２の両入力がともにＨレベルであり、ソース線ＳＬｉ＋２は、Ｈレベルの非選択状態に維持される。
【０２３８】
したがって、図３２に示すように、ワード線ＷＬｉが選択されるとき、並行してソース線ＳＬｉが選択され、このソース線ＳＬｉの選択時、隣接ソース線ＳＬｉ＋１も選択される。同様、ワード線ＷＬｉ＋１の選択時、ソース線ＳＬｉ＋１が選択され、このソース線ＳＬｉ＋１の選択に応じて、隣接ソース線ＳＬｉ＋２が選択される。同様、ワード線ＷＬｉ＋２の選択時、ソース線ＳＬｉ＋２が選択され、また、この選択ソース線ＳＬｉ＋２に従って上位側に隣接する図示しないソース線（ＳＬｉ＋３）が選択される。
【０２３９】
この図３１に示すソース線駆動回路の構成を利用することにより、データ書込時、選択ワード線を間に挟むソース線の対を選択状態へ駆動することができる。
【０２４０】
なお、同一ワード線を構成するゲート線は、共通のワード線ドライバで駆動されている。しかしながら、これらのゲート線は、ここにゲート線ドライバで駆動され、同一ワード線を構成するゲート線に対するゲート線ドライバへは、共通のデコード信号ＷＬＤが与えられても良い。
【０２４１】
以上のように、発明の実施の形態４の変更例１の構成に従えば、ワード線を構成するゲート配線の両側にソース線を配置し、このワード線を構成するゲート線の間に、可変抵抗素子を配置している。したがって、１つのメモリセルにおいてアクセストランジスタが並列に接続されることになり、トランジスタの電流駆動力を大きくすることができ、データ書込時に大きな書込電流を流して、安定に書込動作を行なうことができる。また、列方向に配列されるメモリセルのトランジスタを形成する活性領域が列方向に帯状に形成されており、パターニングが容易となり、また素子間にメモリセル分離領域を設ける必要がなく、高密度でメモリセルを配置でき、またパターニングが容易であり、製造プロセスの歩留まりを改善することができる。
【０２４２】
（変更例２）
図３３は、この発明の実施の形態４の変更例２に従うメモリセルアレイのレイアウトを概略的に示す図である。この図３３に示すメモリセルのレイアウトは、図２５に示すメモリセルのレイアウトと以下の点でその配置が異なる。すなわち、ソース線ＳＬは、列方向に連続的に延在する幹線部分ＭＳＬと、複数列のメモリセルに各行ごとに配置される支線部分ＳＳＬを含む。これらの支線部分ＳＳＬは、ソース線コンタクトＳＣＮを介して対応の複数列のメモリセルの各メモリセルのソース不純物領域に結合される。支線部分ＳＳＬは、複数ビット単位で行方向において分離される。
【０２４３】
この図３３に示すメモリセルの他のレイアウトは、上述のソース線の配置を除いて図２５に示すメモリセルのレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２４４】
図３４は、図３３に示す線Ｌ３４−Ｌ３４に沿った断面構造を概略的に示す図である。図３４において、半導体基板領域７０表面に、間をおいてｎ型不純物領域７１ａおよび７１ｂが配置される。これらの不純物領域７１ａおよび７１ｂは、異なる列に対して配置される活性領域ＡＲの不純物領域である。これらの不純物領域７１ａおよび７１ｂは、それぞれソース線コンタクトＳＣＮを介して支線部分ＳＳＬに結合される。この支線部分ＳＳＬは、メインソース線部分ＭＳＬと結合される。メインソース線部分ＭＳＬと支線ソース線部分ＳＳＬは、図３４においては、同一配線層の配線で形成されて連結される。しかしながら、これらのメインソース線部分ＭＳＬと支線部分ＳＳＬは、異なる配線層の配線で形成されてもよい。
【０２４５】
図３５は、図３３に示すメモリセルのレイアウトの電気的等価回路を示す図である。図３５において、ビット線ＢＬ（ＢＬ０−ＢＬ３）と平行に、ソース線ＳＬ（メイン幹線部分ＭＳＬ）が配置される。メモリセル各行においてワード線の間の領域において、ソース線支線部分ＳＳＬが配置され、それぞれ対応のメモリセルのアクセストランジスタのソース領域にソースコンタクトＳＣＮを介して結合される。ソース線ＳＬは、ソース線ドライバＳＤＶによりソース線駆動タイミング信号ＳＱに従って駆動される。
【０２４６】
図３５に示すように、１つのソース線ＳＬをソース線ドライバＳＤＶにより選択状態へ駆動した場合、各メモリセル行において、４列のメモリセルのアクセストランジスタのソース領域の電位が変化する。しかしながら、選択行においてのみ、メモリセルのアクセストランジスタＡＴが導通状態となるため、選択行かつ選択列のメモリセルにおいてのみビット線ＢＬ（ＢＬ０−ＢＬ３）とソース線ＳＬとの間で電流を流すことができる。
【０２４７】
また、ソース線の支線部分ＳＳＬは、隣接行のメモリセルにより共有されており、また、複数列に対してソース線ＳＬが１本列方向に延在して配置されるだけであり、先の実施の形態３の２ビットのメモリセルに対してメインソース線が配置される構成と同様の効果を得ることができる。
【０２４８】
この図３５に示す構成においても、ワード線ＷＬ０−ＷＬ３は、それぞれワード線ドライバＷＤＶ０−ＷＤＶ３によりワード線アドレス（行アドレス）に従って選択状態へ駆動される。ソース線ドライバＳＤＶは、列アドレス信号に従って選択列のソース線ＳＬ（幹線部分ＭＳＬおよび支線部分ＳＳＬ）を選択状態へ駆動する。これにより、選択行かつ選択列のメモリセルに対し、データの書込を行なうことができる。
【０２４９】
なお、活性領域ＡＲにおける列方向に沿った断面構造は、先の図２６に示す断面構造と同じである（ソース線ＳＬに代えて支線部分ＳＳＬが配置される）。
【０２５０】
（変更例３）
図３６は、この発明の実施の形態４の変更例３に従うメモリセルのレイアウトを概略的に示す図である。この図３６に示すメモリセルのレイアウトは、以下の点で、図２８に示すメモリセルのレイアウトと異なる。すなわち、４列のメモリセルに対し、列方向に平行に、ソース線ＳＬ（幹線部分ＭＳＬ）は配設される。各メモリセル行において、ワード線に隣接して、行方向に支線部分ＳＳＬが配置され、この支線部分ＳＳＬが、ソース線コンタクトＳＣＮを介して対応の活性領域ＡＲＬの不純物領域と電気的に接続される。
【０２５１】
図３６に示すメモリセルのレイアウトの他の構成は、図２８に示すメモリセルのレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２５２】
この図３６に示す構成においても、複数列に対し共通に１つのソース線ＳＬ（幹線部分ＭＳＬ）が列方向に直線的に延在して配置されるだけであり、メモリセルアレイのレイアウト面積の増大を抑制することができる。
【０２５３】
また、先の変更例２の場合と同様、支線部分ＳＳＬが、ワード線を構成するゲート線Ｇ（Ｇ０−Ｇ５）と平行に配設されており、選択行の選択列のメモリセルにおいて、ビット線とソース線の間で電流を流すことができる。
【０２５４】
また、支線部分ＳＳＬは、並行してアクセスされるメモリセルに対して配置されて接続されるだけであり、選択行かつ非選択列のメモリセルに対してソース電流が流れるのを防止することができ、書込／読出時のディスターバンスの発生を抑制することができる。
【０２５５】
この図３６に示すメモリセルのレイアウトの断面構造について、列方向に隣接するメモリセルの断面構造は、先の図２９に示すメモリセルの断面構造と同じであり、また、支線部分に沿った断面構造は、図３０に示す断面構造と同じである。
【０２５６】
図３７は、図３６に示すメモリセルのレイアウトの電気的等価回路を示す図である。この図３７に示す電気的等価回路は、以下の点で、図３０に示すメモリセルアレイの構成と異なる。すなわち、ビット線ＢＬ１およびＢＬ２の間に、ソース線ドライバＳＤＶの出力信号を伝達するソース線ＳＬ（幹線部分ＭＳＬ）が配設される。各ワード線に隣接する領域において、行方向にソース線支線部分ＳＳＬが配置され、各アクセストランジスタのソース領域とソースコンタクトＳＣＮを介して結合される。図３７に示すメモリセルアレイの他の構成は、図３０に示すメモリセルアレイの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２５７】
この図３７に示す構成において、ワード線ＷＬ０の選択時、ソース線ＳＬを選択する。この場合、メモリセル各行においてソース線支線部分ＳＳＬが選択状態へ駆動される。しかしながら、非選択行においては、ワード線が非選択状態であり、アクセストランジスタは非導通状態である。したがって、ソース線支線部分ＳＳＬ０−ＳＳＬ３がすべて選択状態へ駆動されても、ワード線ＷＬ０を構成するゲート線Ｇ０およびＧ１とソース線支線部分ＳＳＬ０およびＳＳＬ１との間でメモリセル電流が流れる。ソース線支線部分ＳＳＬ２およびＳＬＬ３へ、支線部分ＳＳＬ０およびＳＳＬ１からの電流が分流しても、対応のメモリセルのアクセストランジスタは非導通状態であり、何ら非選択メモリセルに対する悪影響は生じない。
【０２５８】
また、この図３７に示す構成の場合、ソース線ドライバＳＤＶへ与えられるソース線駆動タイミング信号ＳＱは、列アドレス信号ＹＡＤに基づいて生成することができる。すなわち、４ビットのメモリセルを同時に選択する列選択信号とソース線活性化信号（ＳＬＥまたは／ＳＬＥ）に従ってソース線駆動タイミング信号ＳＱを生成することができ、図３０に示すメモリセルの配置に比べて、ソース線駆動タイミング信号ＳＱを生成するデコーダの部分の構成を簡略化することができる（選択行に応じて２本のソース線を駆動することは要求されない）。
【０２５９】
なお、上述の変更例２および変更例３において、４ビット単位でのデータのアクセス（書込／読出）が行なわれる構成が示されている。しかしながら、実施の形態２と同様、２ビットのメモリセル単位でのデータのアクセスが行なわれてもよく、また、８ビットまたは１６ビット単位でデータのアクセスが行なわれてもよい。並行してアクセスされるメモリセルのビット数に応じて、ソース線支線部分ＳＳＬを、行方向に延在させる。
【０２６０】
また、この変更例１から３においては、ビット線プリチャージの対応およびソース線の電位変化シーケンスは、実施の形態１または２に応じて設定される。また、実施の形態３に示す構成は、これらの実施の形態４に示すメモリセルのレイアウトに対して適用されてもよい。
【０２６１】
以上のように、この発明の実施の形態４に従えば、メモリセルにおいて、可変抵抗素子に並列にアクセストランジスタを配置しており、メモリセルのアクセストランジスタを介して流れる電流量を大きくすることができ、書込時に必要な電流を供給でき、低電源電圧下においても高速で書込を安定に行なうことができる。
【産業上の利用可能性】
【０２６２】
この発明は、スピン注入によりメモリセルの自由層の磁化方向を設定するスピン注入ＭＲＡＭに適用することにより、高速かつ安定にデータの書込を行なうことができる。不揮発性半導体記憶装置としては、不揮発性半導体記憶装置単体に適用されてもよい。また、他のプロセッサなどと同一の半導体チップ上に集積化させるシステム・オン・チップのメモリに対して適用することにより、低消費電力で安定にデータを記憶するメモリを実現することができ、システム性能を改善することができる。
【０２６３】
なお、上述の説明においては、スピン注入による磁化方向を設定するメモリについて説明している。しかしながら、ビット線とソース線の間に印加される電圧パルスの極性を変化させて、可変抵抗素子の抵抗値を決定する抵抗性ＲＡＭ（ＲＲＡＭ）においても、本発明を適用するができる。
【図面の簡単な説明】
【０２６４】
【図１】この発明に従う不揮発性半導体記憶装置のメモリセルの電気的等価回路を示す図である。
【図２】（Ａ）および（Ｂ）は、図１に示すメモリセルの平面レイアウトを各配線層ごとに示し、（Ｃ）は、図１に示すメモリセルの断面構造を概略的に示す図である。
【図３】（Ａ）および（Ｂ）は、ソース線を列方向に配置した際のメモリセルの平面レイアウトを示し、（Ｃ）は、ソース線を列方向に配置した場合のメモリセルの断面構造を概略的に示す図である。
【図４】この発明の実施の形態１に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【図５】図４に示す不揮発性半導体記憶装置の動作を示す信号波形図である。
【図６】この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図７】この発明の実施の形態１における不揮発性半導体記憶装置のデータ書込時のリーク電流の経路を概略的に示す図である。
【図８】図６に示す電圧ＶｐおよびＶｃｓを発生する部分の構成の一例を示す図である。
【図９】図７に示す電圧ＶｐおよびＶｃｓを発生する他の構成を概略的に示す図である。
【図１０】図４に示すソース線駆動タイミング信号を発生する部分の構成の一例を示す図である。
【図１１】図１０に示すソース線駆動タイミング信号発生部の動作を示す信号波形図である。
【図１２】この発明の実施の形態１に従う不揮発性半導体記憶装置のアレイ部の構成をより具体的に示す図である。
【図１３】図１２に示す不揮発性半導体記憶装置の動作を示すタイミング図である。
【図１４】図１２に示す接続経路切換スイッチおよびセンスアンプ構成を示す図である。
【図１５】図１４に示すセンスアンプのより具体的構成を示す図である。
【図１６】図１４に示す接続経路切換スイッチおよびセンスアンプにおけるリファレンス電流生成部の構成を概略的に示す図である。
【図１７】この発明の実施の形態１における不揮発性半導体記憶装置の外部信号と内部信号を示すタイミング図である。
【図１８】この発明の実施の形態１における不揮発性半導体記憶装置のデータ読出時の外部信号と内部信号を示す信号波形図である。
【図１９】この発明の実施の形態１の変更例に従う不揮発性半導体記憶装置の構成を示す図である。
【図２０】この発明の実施の形態２に従う不揮発性半導体記憶装置の構成を示す図である。
【図２１】図２０に示す不揮発性半導体記憶装置のデータ書込時の動作を示すタイミング図である。
【図２２】図２０に示す各制御信号を発生する部分の構成の一例を概略的に示す図である。
【図２３】図２２に示す制御信号発生部（周辺回路）の動作を示すタイミング図である。
【図２４】この発明の実施の形態３に従う不揮発性半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図２５】この発明の実施の形態４に従うメモリセルのレイアウトを概略的に示す図である。
【図２６】図２５に示す線Ｌ２６−Ｌ２６に沿った断面構造を概略的に示す図である。
【図２７】図２５および図２６に示すメモリセル配置の電気的等価回路を示す図である。
【図２８】この発明の実施の形態４の変更例１のメモリセルの平面レイアウトを概略的に示す図である。
【図２９】図２８に示す線Ｌ２９−Ｌ２９に沿った断面構造を概略的に示す図である。
【図３０】図２８および図２９に示すメモリセルの構成の電気的等価回路を示す図である。
【図３１】図３０に示すソース線駆動タイミング信号を発生する部分の構成の一例を示す図である。
【図３２】図３１に示すソース線駆動タイミング信号発生部の動作態様を示す図である。
【図３３】この発明の実施の形態４の変更例２に従うメモリセルのレイアウトを概略的に示す図である。
【図３４】図３３に示す線Ｌ３４−Ｌ３４に沿った断面構造を概略的に示す図である。
【図３５】図３３および図３４に示すメモリセル構成の電気的等価回路を示す図である。
【図３６】この発明の実施の形態４の変更例３に従うメモリセルの平面レイアウトを概略的に示す図である。
【図３７】図３６に示すメモリセルレイアウトの電気的等価回路を示す図である。
【符号の説明】
【０２６５】
ＢＬ，ＢＬ０−ＢＬ３  ビット線、ＷＬ，ＷＬ０−ＷＬ３，ＷＬ０＜０＞−ＷＬ０＜３＞，ＷＬ１＜０＞−Ｗ１＜３＞  ワード線、ＳＬ，ＳＬ０−ＳＬ５，ＳＬ０＜０＞，ＳＬ１＜０＞  ソース線、ＲＷＬ０，ＲＷＬ１  リファレンスワード線、ＲＳＬ０，ＲＳＬ１  リファレンスソース線、ＬＩＯＡ＜０＞，ＬＡＩＯＡ＜１＞，ＬＩＯＢ＜０＞，ＬＩＯＢ＜１＞  共通データ線、ＷＤＶ０，ＷＤＶ１，ＷＤＶ０−ＷＤＶ３  ワード線ドライバ、ＭＳＬ  ソース線幹線部分、ＳＳＬ  ソース線支線部分、ＳＰ  スピン注入素子、Ｇ０−Ｇ５  ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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