(57)【要約】【課題】ストレージノードに非晶質固体電解質層を備える抵抗性メモリ素子を提供する。【解決手段】スイッチング素子及びこれに連結されたストレージノードを備えるメモリ素子において、ストレージノードは、２価以上の金属で形成された上部及び下部電極を備え、上部電極と下部電極との間に非晶質固体電解質層及び１価金属で形成されたイオンソース層を備えることを特徴とするメモリ素子である。【選択図】図４
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【特許請求の範囲】
【請求項１】
スイッチング素子及びこれに連結されたストレージノードを備えるメモリ素子において、
前記ストレージノードは、
上部及び下部電極を備え、
前記上部電極と下部電極との間に非晶質固体電解質層及びイオンソース層を備えることを特徴とするメモリ素子。
【請求項２】
前記非晶質固体電解質層は、酸化物絶縁体を備えることを特徴とする請求項１に記載のメモリ素子。
【請求項３】
前記非晶質固体電解質層は、２価金属と、Ｓ、Ｓｅ及びＴｅからなるグループより選択された一つとを含むことを特徴とする請求項１に記載のメモリ素子。
【請求項４】
前記イオンソース層は、１価金属で形成された金属層であることを特徴とする請求項１に記載のメモリ素子。
【請求項５】
前記上部及び下部電極は、それぞれ２価以上の金属を含む電極であることを特徴とする請求項１に記載のメモリ素子。
【請求項６】
前記下部電極と前記非晶質固体電解質層との間に２価以上の窒化物をさらに含むことを特徴とする請求項１に記載のメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、さらに詳細には、不揮発性の抵抗性ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
既存の抵抗性ＲＡＭ（ＲＲＡＭ：Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）は、一般的に白金（Ｐｔ）電極を含み、抵抗変化層としてニッケル酸化膜（ＮｉＯ）を使用する。このような既存のＲＲＡＭは、図１に示したような電流−電圧特性を有する。
【０００３】
図１は、前記のような既存のＲＲＡＭを対象として繰り返し電流−電圧特性を測定し、その結果を表したグラフである。図１で、第１部分Ａ１は、グラフＧ１の電流が急変する部分、すなわち抵抗が急変する部分を表す。
【０００４】
図１を参照すれば、既存のＲＲＡＭは、明確に二つの異なる抵抗状態を有するが、二つの抵抗状態が変わり始める電圧の範囲が過度に広いということが分かる。このような事実は、グラフＧ１の第１部分Ａ１の横幅が広いことから分かる。
【０００５】
このように、抵抗変化を起こす電圧の幅が過度に広い場合、抵抗変化層の抵抗変化を、制限された電圧範囲で連続して再現し難い。これは、同じ印加電圧で前記抵抗変化層が同じ抵抗状態を有さねばならないが、実際は、そうでないこともあるというのを意味する。このような状況では、既存のＲＲＡＭから読み出したデータについて信頼性を有し難い。
【０００６】
既存のＲＲＡＭが有するかかる問題点を改善するために、ストレージノードの構成を既存と異ならせたＲＲＡＭ（以下、従来のＲＲＡＭ）が紹介されたものがある。
【０００７】
従来のＲＲＡＭのストレージノードは、図２に示したように、銅（Ｃｕ）からなる下部電極１０と白金（Ｐｔ）からなる上部電極２０とを備え、下部電極１０と上部電極２０との間に硫化物層３０、例えば、ＣｕＳ層を抵抗変化層として有している。
【０００８】
図３は、図２のストレージノードを有する従来のＲＲＡＭに対して数回の電流−電圧特性を測定した後、その結果を表したグラフＧ２である。図３で、参照符号Ａ２は、グラフＧ２で電流の変化が急激に発生した部分、すなわち、抵抗が急変する部分を表す。この部分Ａ２は、図１の第１部分Ａ１に対応する。
【０００９】
図３の第２部分Ａ２と図１の第１部分Ａ１とを比較すれば、図３の第２部分Ａ２での抵抗変化を起こす電圧の幅が、図１の第１部分Ａ１での抵抗変化を起こす電圧の幅よりもはるかに狭いということが分かる。
【００１０】
従来のＲＲＡＭを利用する場合、このように既存のＲＲＡＭの問題点を改善できるが、集積度が高まるにつれて、サイズがサブ−ミクロン単位になりつつ、新たな問題点に直面している。
【００１１】
具体的に、図２のストレージノードのサイズがサブ−ミクロン単位を有する場合、前記ストレージノードを対象として、図３に示した電流−電圧特性を数回（例えば４回）測定したとき、Ｐｔからなる上部電極２０と硫化物層３０との間の界面から下部電極１０のイオンソース、すなわちＣｕが析出された。このような結果は、前記イオンソースが硫化物層３０のグレイン境界を通じて硫化物層３０を通過した結果である。
【００１２】
このように上部電極２０と硫化物層３０との間の界面に下部電極１０のイオンソース（Ｃｕ）が析出される場合、図２のストレージノードの構成（Ｃｕ層／硫化物層／Ｐｔ層）は、Ｃｕ層／硫化物層／Ｃｕ層のようになる。図２のストレージノードの構成がＣｕ層／硫化物層／Ｃｕ層になる場合、ストレージノードで上下部電極の区分がなくなりつつ、硫化物層３０で抵抗変化の原因であるメタルブリッジが存在し続けうる。このような原因から、ストレージノードに流れる電流は減少しない。
【００１３】
また、前記のようなＣｕの析出が硫化物層３０のグレイン境界を通じてなされるところ、硫化物層３０に存在するグレイン境界の数は、メモリセルごとに異なりうる。これは、すなわちメモリセル間のグレイン境界の分布が均一ではないということを意味する。これにより、同じ目的で印加される電圧がセルごとに異なりうる。
【００１４】
図２のストレージノードを有する従来のＲＲＡＭが、サイズが小さくなりつつかかる問題点を有することは、硫化物層３０がグレイン境界を有する多結晶状態に存在するためである。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明が解決しようとする技術的課題は、前記従来の技術の問題点を改善するためのものであって、ナノメートル単位のサイズを有するストレージノードで、所定の電圧で電流が減少しないことを防止でき、抵抗の変化を起こすセル間の印加電圧分布を均一にしうる抵抗性メモリ素子を提供することである。
【課題を解決するための手段】
【００１６】
前記課題を達成するために、本発明は、スイッチング素子及びこれに連結されたストレージノードを備えるメモリ素子において、前記ストレージノードは、上部及び下部電極を備え、前記上部電極と下部電極との間に非晶質固体電解質層及びイオンソース層を備えることを特徴とするメモリ素子を提供する。
【００１７】
本発明の実施形態によれば、前記非晶質固体電解質層は、酸化物絶縁体を含みうる。
【００１８】
また、前記非晶質固体電解質層は、２価金属と、Ｓ、Ｓｅ及びＴｅからなるグループより選択された一つとを含むことができる。
【００１９】
前記イオンソース層は、１価金属で形成された金属層でありうる。
【００２０】
前記上部及び下部電極は、２価以上の金属を含む電極でありうる。
【００２１】
前記下部電極と前記非晶質固体電解質層との間に２価以上の窒化物をさらに含みうる。
【発明の効果】
【００２２】
本発明のＲＲＡＭは、非晶質固体電解質層を抵抗変化層として備え、１価金属で形成されたイオンソース層を備える。そして、上部電極と下部電極との間のイオンが拡散されないように２価以上の金属で形成された上部及び下部電極を備える。したがって、本発明を利用すれば、ストレージノードのサイズがナノメートルレベルに小さくなっても、非晶質固体電解質層によってイオンの析出が防止されるところ、所望しない電圧でストレージノードに電流が流れることを防止しうる。また、本発明で、固体電解質層は、非晶質状態であるところ、グレイン境界自体がない。したがって、本発明では、セル間のグレイン境界の分布の不均一性がないところ、セル間の印加電圧の分布が均一になる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態によるストレージノードに非晶質固体電解質層を備える抵抗性メモリ素子を、添付された図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して図示した。
【００２４】
図４を参照すれば、本発明の実施形態によるＲＲＡＭ（以下、本発明のＲＲＡＭという）のストレージノードＳ１は、順次に積層された下部電極４０、多価物質層４５、非晶質状態の固体電解質層５０、イオンソース層５５及び上部電極６０を備える。下部電極４０と上部電極６０とは、２価以上の金属を備える物質、例えば、Ｒｕ、ＩｒＯ２で形成された電極でありうる。下部電極４０及び上部電極６０は、このように２価以上の金属を備える電極であるところ、それらの間の拡散がなされない。多価物質層４５は、２価以上の窒化物層でありうる。非晶質固体電解質層５０は、酸化物絶縁体でありうる。前記酸化物絶縁体は、ＡｌＯｘまたはＷＯ３でありうる。それ以外にも、非晶質固体電解質層５０は、Ｓ、Ｓｅ及びＴｅのうち何れか一つと２価金属とを含みうる。イオンソース層５５は、１価金属層であって、例えば、Ｃｕ層、銀層、リチウム層でありうる。
【００２５】
図５は、図４のストレージノードＳ１を備える本発明のＲＲＡＭを示す。
【００２６】
図５を参照すれば、基板７０上にゲート７２が存在し、ゲート７２の両側に第１及び第２不純物領域７４,７６が存在する。第１及び第２不純物領域７４,７６のうち何れか一つはソースであり、残りのものはドレインである。ゲート７２と第１及び第２不純物領域７４,７６は、トランジスタを構成する。基板７０上に前記トランジスタを覆う層間絶縁層７８が形成されている。層間絶縁層７８に第１不純物領域７４が露出されるコンタクトホール８０が形成されており、コンタクトホール８０は、導電性プラグ８２で充填されている。層間絶縁層７８上に導電性プラグ８２の露出された部分を覆うストレージノードＳ１が形成されている。
【００２７】
前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、図５でストレージノードＳ１と層間絶縁層７８との間に導電性プラグ８２を覆うパッド導電層及び連結手段をさらに備えうるであろう。前記連結手段は、前記パッド導電層とストレージノードＳ１の下部電極４０とを連結する導電性プラグでありうる。そのため、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００２８】
本発明は、半導体メモリ素子関連の技術分野に好適に適用可能である。
【図面の簡単な説明】
【００２９】
【図１】ＮｉＯ膜を抵抗変化膜として備える既存の抵抗性メモリ素子の電流−電圧特性を示すグラフである。
【図２】硫化物を抵抗変化膜として含む従来の抵抗性メモリ素子に備えられたストレージノードの断面図である。
【図３】図２のストレージノードを備える従来の抵抗性メモリ素子の電流−電圧特性を示すグラフである。
【図４】本発明の実施形態による抵抗性メモリ素子に備えられたストレージノードの断面図である。
【図５】図４のストレージノードを備える抵抗性メモリ素子の断面図である。
【符号の説明】
【００３０】
４０  下部電極
４５  多価物質層
５０  非晶質固体電解質層
５５  イオンソース層
６０  上部電極
Ｓ１  ストレージノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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