(57)【要約】【課題】半導体メモリを構成するキャパシタセルの形成工程において、高精度に拡大された表面積を有するキャパシタセルを形成する。【解決手段】半導体基板１００上にシリコン酸化膜１０４ａとＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜１０４ｂとを交互に堆積して積層膜１０４を形成する工程と、積層膜１０４に開口部１０６を形成する工程と、積層膜１０４の開口部１０６側面に露出したＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜１０４ｂの所定部分を酸化層１０８に変換する工程と、酸化層１０８を選択的に除去して、積層膜１０４の開口部１０６側面に凹凸１０９を形成することを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された開口部を含む領域にキャパシタセルが形成される半導体装置であって、前記半導体基板上にシリコン酸化膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜とが交互に堆積された積層膜に、前記開口部が形成され、前記開口部の側面が前記有機無機ハイブリッド膜の部分を後退させた凹凸形状をしていることを特徴とする半導体装置。
【請求項２】
半導体基板上にシリコン酸化膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜を交互に堆積して積層膜を形成する工程と、前記積層膜に開口部を形成する工程と、前記積層膜の開口部側面に露出した前記有機無機ハイブリッド膜の所定部分を酸化層に変換する工程と、前記酸化層を選択的に除去して、前記積層膜の開口部側面に凹凸を形成する工程と、前記凹凸を有する積層膜上にキャパシタセルを形成する工程とを含む半導体装置の製造方法。
【請求項３】
前記積層膜の開口部側面に露出した前記有機無機ハイブリッド膜の所定部分を酸化層に変換する工程は、ラジカル種を前記積層膜の開口部側面に露出した前記有機無機ハイブリッド膜に照射することにより行う請求項２記載の半導体装置の製造方法。
【請求項４】
前記ラジカル種は酸素ラジカルまたは窒素ラジカルを含む請求項３記載の半導体装置の製造方法。
【請求項５】
前記酸化層を選択的に除去する工程は、弗素を含む薬液を用いて行う請求項２記載の半導体装置の製造方法。
【請求項６】
前記酸化層を選択的に除去する工程は、弗素を含むガスを用いて行う請求項２記載の半導体装置の製造方法。
【請求項７】
半導体基板上にシリコン酸化膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜とを交互に堆積して積層膜を形成する工程と、前記積層膜に開口部を形成する工程と、前記積層膜の開口部側面に露出した前記有機無機ハイブリッド膜の所定部分を膜収縮により後退させて、前記積層膜の開口部側面に凹凸を形成する工程と、前記凹凸を有する積層膜上にキャパシタセルを形成する工程とを含む半導体装置の製造方法。
【請求項８】
前記積層膜の開口部側面に露出した前記有機無機ハイブリッド膜の所定部分を水平方向に膜収縮により後退させる工程は、前記積層膜の開口部側面に露出した前記有機無機ハイブリッド膜に熱エネルギーを付与することにより行う請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、主に、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリ素子を製造する際に、電荷蓄積容量部の蓄積容量を拡大する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、情報化社会の発展は目覚しく、それに伴って半導体記憶装置の需要が急速に拡大している。また機能的には、大規模な記憶容量（キャパシタ）を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体記憶装置の高集積化および高速応答性あるいは高信頼性に関する技術開発が進められている。
【０００３】
半導体記憶装置の中で、記憶情報の随時書き込み読み出しが可能なものとしてＤＲＡＭ（Dynamic Random Access Memory）が一般的に知られている。このＤＲＡＭは、多数の記憶情報を蓄積するメモリセルのアレイと、外部との入出力に必要な周辺回路とから構成されている。通常、メモリセルは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタと、これに接続された１個のキャパシタとから構成されるので１トランジスタ１キャパシタ型のメモリセルとして広く知られており、このような構成を有するメモリセルは構造が簡単なためメモリセルアレイの集積度を向上させることが容易であり、大容量のメモリ記憶装置に広く用いられている。また、メモリセルの高集積化と大容量化を実現する技術として、メモリセルに蓄えられる電荷量を増大するために、記憶容量部の表面積を増大させる試みがなされている。
【０００４】
メモリセル部の表面積を拡大させる手法として、例えば、特許文献１では、エッチングレートの異なる２種類以上の絶縁膜を交互に堆積した積層膜をエッチングすることによって、その側面に凹凸を形成する技術が公開されている。図１０（ａ）〜（ｂ）は特許文献１におけるメモリセル形成工程の一部を抜粋したものであるが、まず図１０（ａ）に示すように、半導体基板１０上にエッチングレートの異なる例えばＰＴＥＯＳ膜１１とＢＰＳＧ膜１２を交互に堆積して積層膜１３を形成する。次に図１０（ｂ）に示すように、積層膜１３にドライエッチング技術またはウェットエッチング技術を用いて開口部１４、および開口部１４側面に凹凸部１５を形成する。次にドープトシリコン膜からなる下部電極１６を形成した後、下部電極１６の上面にキャパシタ容量絶縁膜となるＴａ２Ｏ５膜１７を堆積する。次に、酸化タンタル膜１７の上面に上部電極となるＴｉＮ膜１８を堆積することによりキャパシタセル構造体が完成する。この手法では、キャパシタセル表面に凹凸部１５を形成することによって、キャパシタセルの表面積を拡大することができる。
【特許文献１】特開２００３−１３３４３６公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の手法を用いてキャパシタセルの表面積を拡大させる場合、以下のような問題点がある。まず、ドライエッチングによって積層膜の開口部側面に凹凸を形成する場合、ドライエッチング時にプラズマ中で生成されるポリマーや被エッチング膜との反応によって生成される反応生成物が開口部側面に付着する。開口部側面に付着したポリマーや反応生成物は、開口部側面に対する水平方向へのエッチングを抑制する働きをするが、このポリマーや反応性生物が過剰に付着すると、開口部側面に対する水平方向のエッチングが進行しなくなるので十分な大きさを持った凹凸形状を形成することができない。また、ポリマーや反応生成物の付着量を抑えたとしても、この付着量は開口部側面で不均一となるため、開口部側面に対して水平方向へのエッチングが不均一に進行してしまう。すなわち、開口部側面に所望の凹凸形状を形成することが困難となる。
【０００６】
次に、積層膜をドライエッチングして垂直な開口部を形成し、その後開口部側面にウェットエッチングで凹凸形状を形成する場合、ウェットエッチングレートの異なる絶縁膜、例えば熱酸化膜とＢＰＳＧ膜の積層膜を用いたりする。この場合のウェットエッチングレートはＢＰＳＧ膜＞熱酸化膜となる。これは、ＢＰＳＧ膜の膜中に存在するＢ、Ｐがウェットエッチングレートを速くする働きがあるためで、ウェットエッチングレートはＢ、Ｐの濃度に依存して変動する。本発明者の検討では、ＢＰＳＧ膜やＰＳＧ膜の膜中の不純物濃度は膜全体に均一になり難く、膜中で濃度勾配を持つことが分かった。このため、ＢＰＳＧ膜、ＰＳＧ膜を用いた積層膜では、ウェットエッチングによって開口部側面に凹凸形状を形成しようとすると、開口部側面に対する水平方向へのウェットエッチング量の制御が難しくなる。すなわち、開口部側面に所望の凹凸形状を形成することが困難となる。
【０００７】
また、ＢＰＳＧ膜やＰＳＧ膜の比誘電率が高いため、半導体メモリの微細化、高集積化に対応するキャパシタセル間隔の縮小に対して、隣接するキャパシタセル間の寄生容量に起因したメモリ動作の誤動作が発生することがあった。
【０００８】
したがって、この発明の目的は、以上のような従来の欠点を解決するものであって、キャパシタセルを形成する工程において、キャパシタセルの表面積を制御性よく拡大する事ができ、またメモリ動作の誤動作の発生を防止することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
以上の目的を達成するためにこの発明の請求項１記載の半導体装置は、半導体基板上に形成された開口部を含む領域にキャパシタセルが形成される半導体装置であって、半導体基板上にシリコン酸化膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜とが交互に堆積された積層膜に、開口部が形成され、その開口部の側面が有機無機ハイブリッド膜の部分を後退させた凹凸形状をしている。
【００１０】
請求項２記載の半導体装置の製造方法は、半導体基板上にシリコン酸化膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜を交互に堆積して積層膜を形成する工程と、積層膜に開口部を形成する工程と、積層膜の開口部側面に露出した有機無機ハイブリッド膜の所定部分を酸化層に変換する工程と、酸化層を選択的に除去して、積層膜の開口部側面に凹凸を形成する工程と、凹凸を有する積層膜上にキャパシタセルを形成する工程とを含む。
【００１１】
請求項３記載の半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、積層膜の開口部側面に露出した有機無機ハイブリッド膜の所定部分を酸化層に変換する工程は、ラジカル種を積層膜の開口部側面に露出した有機無機ハイブリッド膜に照射することにより行う。
【００１２】
請求項４記載の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法において、ラジカル種は酸素ラジカルまたは窒素ラジカルを含む。
【００１３】
請求項５記載の半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、酸化層を選択的に除去する工程は、弗素を含む薬液を用いて行う。
【００１４】
請求項６記載の半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、酸化層を選択的に除去する工程は、弗素を含むガスを用いて行う。
【００１５】
請求項７記載の半導体装置の製造方法は、半導体基板上にシリコン酸化膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜とを交互に堆積して積層膜を形成する工程と、積層膜に開口部を形成する工程と、積層膜の開口部側面に露出した有機無機ハイブリッド膜の所定部分を膜収縮により後退させて、積層膜の開口部側面に凹凸を形成する工程と、凹凸を有する積層膜上にキャパシタセルを形成する工程とを含む。
【００１６】
請求項８記載の半導体装置の製造方法は、請求項７記載の半導体装置の製造方法において、積層膜の開口部側面に露出した有機無機ハイブリッド膜の所定部分を膜収縮により水平方向に後退させる工程は、積層膜の開口部側面に露出した有機無機ハイブリッド膜に熱エネルギーを付与することにより行う。
【発明の効果】
【００１７】
この発明の請求項１記載の半導体装置によれば、半導体基板上にシリコン酸化膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜とが交互に堆積された積層膜に、開口部が形成され、その開口部の側面が有機無機ハイブリッド膜の部分を後退させた凹凸形状をしているので、キャパシタセル部の表面積を拡大することができる。また、有機無機ハイブリッド膜を用いることで、キャパシタセルの表面積を制御性良く拡大することができるので、キャパシタセル容量を拡大すると伴に、セル容量のばらつきが原因で起こる特性不良の発生を防止することができる。更に、ＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜の比誘電率は３以下であり、通常のシリコン酸化膜の比誘電率(３．９〜４．５)に比べて低い。このため半導体メモリの微細化、高集積化に対応するキャパシタセル間隔の縮小に対して、隣接するキャパシタセル間で生じる寄生容量を低減することができ、キャパシタセル間の寄生容量に起因したメモリ動作の誤動作の発生を防止することができる。
【００１８】
この発明の請求項２記載の半導体装置の製造方法によれば、半導体基板上にシリコン酸化膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜を交互に堆積して積層膜を形成する工程と、積層膜に開口部を形成する工程と、積層膜の開口部側面に露出した有機無機ハイブリッド膜の所定部分を酸化層に変換する工程と、酸化層を選択的に除去して、積層膜の開口部側面に凹凸を形成する工程とを行うので、開口部側面に高精度に制御された所望の凹凸形状を形成することができる。すなわち、有機無機ハイブリッド膜の所定部分を酸化層に精度良く変換するとともに、この酸化層を除去することで、制御性の良い凹凸形状を形成することができる。このため、キャパシタセルの表面積を制御性良く拡大することができるので、キャパシタセル容量を拡大すると伴に、セル容量のばらつきが原因で起こる特性不良の発生を防止することができる。
【００１９】
請求項３では、請求項２記載の半導体装置の製造方法において、積層膜の開口部側面に露出した有機無機ハイブリッド膜の所定部分を酸化層に変換する工程は、ラジカル種を積層膜の開口部側面に露出した有機無機ハイブリッド膜に照射することにより行うことが好ましい。この場合、ラジカル自身の反応性にて酸化層が形成される。また、ラジカルを照射するパラメータを制御することで有機無機ハイブリッド膜の所定部分を酸化層に精度良く変換することができる。
【００２０】
請求項４では、請求項３記載の半導体装置の製造方法において、ラジカル種は酸素ラジカルまたは窒素ラジカルを含むことが好ましい。酸素ラジカル、窒素ラジカル照射の場合、ラジカル自身の反応性にて酸化層が形成されるので２００℃以下の低温にて有機無機ハイブリッド膜を酸化層に変換できる。したがって、ソース・ドレイン活性化などの半導体集積回路製造工程中の総合熱処理履歴（サーマルバジェット）が厳しい微細素子パターンプロセスには非常に有効である。更に、シリコン酸化膜と有機無機ハイブリッド膜を交互に堆積した積層膜に開口部を形成する際、ドライエッチング後のレジストマスクパターンを除去する時のアッシング処理と併用することができるので、製造工程を簡略化することが可能となる。
【００２１】
請求項５では、請求項２記載の半導体装置の製造方法において、酸化層を選択的に除去する工程は、弗素を含む薬液を用いて行うことが好ましい。弗素を含む薬液による除去レートは有機無機ハイブリッド膜と比較して酸化層の方が非常に大きくなるので、酸化層を選択的に除去することができる。
【００２２】
請求項６では、請求項２記載の半導体装置の製造方法において、酸化層を選択的に除去する工程は、弗素を含むガスを用いて行うことが好ましい。弗素を含むガスでも請求項５と同等の効果がある。
【００２３】
この発明の請求項７記載の半導体装置の製造方法によれば、半導体基板上にシリコン酸化膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜とを交互に堆積して積層膜を形成する工程と、積層膜に開口部を形成する工程と、積層膜の開口部側面に露出した有機無機ハイブリッド膜の所定部分を膜収縮により後退させて、積層膜の開口部側面に凹凸を形成する工程とを行うので、開口部側面に高精度に制御された所望の凹凸形状を形成することができる。すなわち、有機無機ハイブリッド膜の熱収縮特性を調査することにより、所望の膜収縮量を決めることができるので、制御性の良い凹凸形状を形成することができる。このため、キャパシタセルの表面積を制御性良く拡大することができるので、キャパシタセル容量を拡大すると伴に、セル容量のばらつきが原因で起こる特性不良の発生を防止することができる。
【００２４】
請求項８では、請求項７記載の半導体装置の製造方法において、積層膜の開口部側面に露出した有機無機ハイブリッド膜の所定部分を膜収縮により水平方向に後退させる工程は、積層膜の開口部側面に露出した有機無機ハイブリッド膜に熱エネルギーを付与することにより行うことが好ましい。例えば、有機無機ハイブリッド膜に熱エネルギーを与えると、積層膜の開口部側面から有機無機ハイブリッド膜を構成するＣ、Ｏ、Ｈ、Ｎの一部が元素単体あるいは反応ガスとなって膜外に排出される。そのため、積層膜の開口部側面の所定部分では、有機無機ハイブリッド膜の体積が小さくなって水平方向に後退すると考えられる。
【発明を実施するための最良の形態】
【００２５】
この発明の第１の実施形態を図１〜図６に基づいて説明する。図１(ａ)〜(ｅ)および図２（ａ）、（ｂ）は本発明の第１の実施形態においてＤＲＡＭあるいはそれを含む半導体集積回路のメモリセル部の製造工程を示す工程断面図である。
【００２６】
本発明の第１の実施形態による製造方法の要点は、半導体基板上に形成された開口部を含む領域にキャパシタセルを形成する半導体装置の製造方法であって、半導体基板上にシリコン酸化膜と一般式ＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜とを交互に堆積した積層膜に開口部を形成し、開口部側面に酸素ラジカルまたは窒素ラジカルを照射して、開口部側面に露出した有機無機ハイブリッド膜の所定部分を酸化層に変換した後、酸化層を選択的に除去することによって、開口部側面に凹凸形状を形成するものである。
【００２７】
図１は酸素ラジカルを照射する場合のメモリセル部の製造工程を示しているが、窒素ラジカルを照射する場合は(ｄ)の工程だけが異なり、これ以外の工程は酸素ラジカルを照射する場合と同じである。窒素ラジカルを照射する工程(ｄ)の断面図は図４に示す。
【００２８】
まず、図１(ａ)に示すように、第一のシリコン酸化膜１０１(ＣＶＤ法により例えば膜厚は４００ｎｍ)、半導体基板１００の上に形成するが、この第一のシリコン酸化膜１０１には半導体基板１００のソース・ドレイン拡散層に達するコンタクトホールがパターニングされている。次に、第一のシリコン酸化膜１０１上にポリシリコン膜を減圧ＣＶＤ法により例えば５００ｎｍ堆積し、パターニング部以外のポリシリコン膜をＣＭＰ（Chemical Mechanical Polish）法、又はエッチバック法を用いて除去することによって、キャパシタの下部電極と基板１００のソース／ドレイン領域（図示せず）とを電気的に接続するためのプラグ１０２を形成する。
【００２９】
次に、図１(ｂ)に示すように、シリコン窒化膜１０３を例えば減圧ＣＶＤ法により５０ｎｍ堆積する。次に、シリコン酸化膜としてＰＴＥＯＳ膜１０４ａをプラズマＣＶＤ法により１５０ｎｍ堆積し、更に上に述べた有機無機ハイブリッド膜の一つで、ＳｉＣｗＨｘＯｙ（ｗ＞０、ｘ≧０、ｙ＞０）で表されるＭＳＱ膜(メチルシルセスキオキサン)１０４ｂをプラズマＣＶＤ法により１５０ｎｍ堆積する。このＰＴＥＯＳ膜１０４ａとＭＳＱ膜１０４ｂの堆積を交互に繰り返すことにより５層からなる積層膜１０４を形成する。次に、フォトリソグラフィー法により、レジストパターン１０５を積層膜１０４の上に形成する。
【００３０】
次に、図１(ｃ)に示すように、ドライエッチング法により、レジストパターン１０５をマスクとして積層膜１０４とシリコン窒化膜１０３に垂直形状をした開口部１０６を形成し、ＭＳＱ膜１０４ｂにダメージを与えない水素ガスを用いたアッシング処理と硫酸または硫酸と過酸化水素水の混合液による洗浄を行なうことでレジストパターン１０５を除去する。
【００３１】
ここで、積層膜１０４をドライエッチングする条件の一例を示す。ドライエッチングでは、プラズマ生成とイオンエネルギー制御を独立に制御できる高周波電源を２つ以上備えたプラズマエッチング装置を使用した。
＜ドライエッチング条件＞
処理圧力：５Ｐａ
上部印加電力(プラズマ生成用)：１０００Ｗ
下部印加電力(イオンエネルギー制御用)：５００Ｗ
ガス：ＣＦ４／ＣＨＦ３／Ａｒ／Ｎ２＝３０／３０／８００／１５０ｍｌ／ｍｉｎ
ウェハ温度：０℃
次に、図１(ｄ)に示すように、例えば酸素ラジカル１０７を開口部１０６の側面に露出したＭＳＱ膜１０４ｂに照射して、ＭＳＱ膜１０４ｂの所定部分(水平方向に５０ｎｍ程度)を酸化層１０８に変換する。この工程は酸素ラジカルの代わりに窒素ラジカルを照射しても全く同様に行なわれる。
【００３２】
次に、図１(ｅ)に示すように、開口部１０６側面に形成された酸化層１０８を例えばＨＦ５％含有する薬液を用いて選択的に除去して、開口部１０６の側面に５０ｎｍ程度の凹凸部１０９を有する積層膜１１０を形成する。
【００３３】
次に、図２(ａ)に示すように、積層膜１１０の上にキャパシタセルの下部電極となるＴｉＮ膜１１１をプラズマＣＶＤ法により例えば３０ｎｍ堆積し、開口部１０６以外のＴｉＮ膜１１１をＣＭＰ(Chemical Mechanical Polish)法、またはエッチバック法を用いて除去する。次に、キャパシタ容量絶縁膜となるＴａ２Ｏ５膜１１２をＣＶＤ法により例えば８ｎｍ堆積し、その上にキャパシタセルの上部電極となるＴｉＮ膜１１３をＣＶＤ法により例えば５０ｎｍ堆積する。次に、フォトリソグラフィー法を用いてレジストパターン１１４を形成する。
【００３４】
次に、図２(ｂ)に示すように、レジストパターン１１４をマスクにしてＴｉＮ膜１１４をドライエッチングした後、アッシング処理および洗浄処理を行なうことによってレジストパターン１１４を除去する。このようにして、半導体メモリ素子を構成するキャパシタセルの基本構造が完成する。
【００３５】
本実施形態の工程の特徴は図１(ｄ）、(ｅ)の工程にあるが、図１(ｄ)に示す酸化層１０８の形成方法について更に具体的に説明する。酸化層１０８を形成するためには図３に示すようなプラズマ処理装置を使用する。
【００３６】
図３において、プラズマ処理装置の処理室２０１は接地されており、マスフローコントローラ（図示は省略している）により流量を制御されたガスが導入管２０２よりプラズマ生成室２０３に導入される。プラズマ生成室２０３には高周波電源２０４が接続されており、高周波電源２０４から供給される電力によってガスがプラズマ化しイオンとラジカルが生成される。処理室２０１とプラズマ生成室２０３とは距離が離れているため、イオンは途中で消滅してしまいラジカルのみが処理室２０１に到達する。また、処理室２０１には試料台２０５が設置されており、図示は省略しているが試料台２０５の内部には、ヒーター等によって試料台２０５の温度を１００℃〜３００℃程度の範囲で制御する温度制御装置が設けられている。更に処理室２０１の圧力はドライポンプ（図示は省略している）により５０Ｐａ〜２００Ｐａ程度の範囲に制御される。
【００３７】
このプラズマ処理装置内部の試料台２０５上に開口部１０６を有する積層膜１０４を形成した半導体基板を設置し、開口部１０６の側面に露出したＭＳＱ膜１０４ｂに酸素ラジカル１０７を照射して酸化層１０８に変換する。
【００３８】
具体的条件として、酸素ラジカルを用いる場合は、例えば処理室２０１内の処理圧力：１００Ｐａ、高周波電力：１０００Ｗ、Ｏ２流量：１０００ｍｌ／ｍｉｎ、試料台２０５の温度：２５０℃を適用することにより、開口部１０６の側面に露出したＭＳＱ膜１０４ｂを約５０ｎｍの酸化層１０８に変換できる。ＭＳＱ膜を一般化した式ＳｉＣｗＨｘＯｙ（ｗ＞０、ｘ≧０、ｙ＞０）で表される膜に酸素ラジカルを照射することにより、ＭＳＱ膜のＣ、Ｈと酸素ラジカルが反応し、
ＳｉＣｗＨｘＯｙ＋Ｏ*→ＳｉＯｖ（ｖ＝１〜２）＋ＣＯ２↑＋Ｈ２Ｏ↑
なる反応過程経て酸化層が形成されると考えられる。
【００３９】
また、窒素ラジカルを照射する場合もまた図３に示すようなプラズマ処理装置を使用し、具体的な条件として、例えば処理室２０１内の処理圧力：１００Ｐａ、高周波電力：１０００Ｗ、Ｎ２流量：１０００ｍｌ／ｍｉｎ、試料台２０５の温度：２５０℃の条件を適用することにより、図４に示すように、窒素ラジカル３０１によって開口部１０６の側面に露出したＭＳＱ膜１０４ｂに約５０ｎｍの酸化層３０２を形成することができる。ＭＳＱ膜に窒素ラジカル照射すると、ＭＳＱ膜のＣ、Ｈ、Ｎと窒素ラジカルが反応し、
ＳｉＣｗＨｘＯｙ＋Ｎ*→ＳｉＯｖ（ｖ＝１〜２）＋ＨＣＮ↑＋ＣＮ↑＋ｅｔｃ↑
なる反応過程を経て酸化層が形成されると考えられる。
【００４０】
以上のようなＭＳＱ膜に酸素、窒素ラジカルを照射する過程においてＭＳＱ膜に含有するＣ、Ｈは反応中間段階で酸素または窒素と結合し最終的に気体となってＭＳＱ膜から処理室へ拡散し、外部へ排気される。そしてＭＳＱ膜表面にはＳｉＯ成分だけが残り酸化層に変換されると考えられる。また、ＭＳＱ膜１０４ｂの表面層が酸化層１０８，３０２に変換される過程を見ると、ＭＳＱ膜１０４ｂを構成するＳｉ−ＣＨ３結合が酸素ラジカル、窒素ラジカルとの化学反応によりＳｉ−Ｏ結合、Ｓｉ−ＯＨ結合に変化することにより形成されると考えられる。
【００４１】
このように本発明の構成の特徴の一つは、積層膜の開口部側面に有機無機ハイブリッド膜を露出させた後、この有機無機ハイブリッド膜の表面部を酸化層に変質させることであるが、実際に例えば酸素ラジカルをＯ２プラズマにて発生させて形成し、有機無機ハイブリッド膜の一つであるＭＳＱ膜に照射した後、照射部をＦＴＩＲ（フーリエ変換赤外吸収スペクトル）で調べると図５に示すように酸素ラジカル照射時間にしたがってＳｉ−Ｏ結合スペクトルのみが強く現れ、残るようになる。これはＭＳＱ膜のＣ、Ｈなどが酸素ラジカル照射によって除去され、実際に酸化層に変換されていることを示すものである。
【００４２】
このようにして酸化層中にはＳｉ−Ｏ、Ｓｉ−ＯＨ結合が存在するが、Ｃ、Ｎが酸素ラジカルによって抜き出された後の結合手には、Ｏ、ＯＨと結合しないでいるダングリングボンドなども多数存在している。このため、酸化層はＣＶＤシリコン酸化膜、熱酸化膜などと比べて密度が低く、図１（ｅ）の工程で使用するＨＦ含有薬液中のＦ−と結合しやすい。一方、ＭＳＱ膜１０４ｂはＳｉ原子にメチル基から電子が供給され、ダングリングボンド数が少なくなっているのでＦ−と反応し難い性質がある。このため、図１（ｅ）の工程において、ＨＦ含有薬液を用いればこの酸化層は残留したＭＳＱ膜に対して選択的に容易に除去することが出来る。すなわち、上記薬液による除去レートはＭＳＱ膜１０４ｂと比較して酸化層１０８，３０２の方が非常に大きくなるので、酸化層１０８，３０２を選択的に除去することができる（選択比：１０程度）。
【００４３】
以上説明したように、本実施形態による製造方法では、酸素ラジカルまたは窒素ラジカルの照射するパラメータを変化させると、例えば図６で表される傾向となるので、酸素ラジカルまたは窒素ラジカルを照射するパラメータを制御することでＭＳＱ膜の所望領域を酸化層に精度良く変換することができる。そして、制御性良く形成された酸化層をＨＦ含有薬液を用いたウェットエッチで除去することで、キャパシタセル部を構成する積層膜の開口部側面に制御性の良い凹凸形状を形成することができる。すなわち、キャパシタセルの表面積を制御性良く拡大することができるので、キャパシタセル容量を拡大すると伴に、セル容量のばらつきが原因で起こる特性不良の発生を防止することができる。
【００４４】
窒素ラジカルを照射する方法では、ＭＳＱ膜以外の部分に酸化層を形成することはないので、ＭＳＱ膜以外の部分に酸化層を形成したくない場合に有効である。
【００４５】
酸素ラジカル、窒素ラジカルを照射する方法では、ラジカル自身の反応性にて酸化層が形成されるので３００℃以下の低温にてＭＳＱ膜を酸化層に変換することができる。したがって、ソース・ドレイン活性化などの半導体集積回路製造工程中の総合熱処理履歴（サーマルバジェット）が厳しい微細素子パターンプロセスには非常に有効である。
【００４６】
本実施形態では、積層膜１０４にドライエッチングにより開口部１０６を形成し、アッシング、洗浄処理によってレジストパターン１０５を除去した後、酸素ラジカル、窒素ラジカルを照射してＭＳＱ膜を酸化層に変換したが、ドライエッチング後のレジストパターンアッシング処理時に酸素ラジカルまたは窒素ラジカルを用いてレジストのアッシングとＭＳＱ膜の酸化層への変換を同時に行なってもよい。
【００４７】
この発明の第２の実施形態を図７〜図９に基づいて説明する。図７(ａ)〜(ｄ)および図８（ａ）、（ｂ）は本発明の第２の実施形態において、ＤＲＡＭあるいはそれを含む半導体集積回路のメモリセル部の製造工程を示す工程断面図である。
【００４８】
本発明の第２の実施形態による製造方法の要点は、半導体基板上に形成された開口部を含む領域にキャパシタセルを形成する半導体装置の製造方法であって、シリコン酸化膜と一般式ＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜とを交互に堆積した積層膜に開口部を形成し、熱エネルギーを付与することで開口部側面に露出した有機無機ハイブリッド膜の所定部分を膜収縮により水平方向に後退させることによって、開口部側面に凹凸形状を形成するものである。
【００４９】
まず、図７(ａ)に示すように、第一のシリコン酸化膜５０１(ＣＶＤ法により例えば膜厚は４００ｎｍ)、半導体基板５００の上に形成するが、この第一のシリコン酸化膜５０１には半導体基板５００のソース・ドレイン拡散層に達するコンタクトホールがパターニングされている。次に、第一のシリコン酸化膜５０１上にポリシリコン膜を減圧ＣＶＤ法により例えば５００ｎｍ堆積し、パターニング部以外のポリシリコン膜をＣＭＰ（Chemical Mechanical Polish）法、又はエッチバック法を用いて除去することによって、キャパシタの下部電極と基板５００のソース／ドレイン領域（図示せず）とを電気的に接続するためのプラグ５０２を形成する。
【００５０】
次に、図７(ｂ)に示すように、シリコン窒化膜５０３を例えば減圧ＣＶＤ法により５０ｎｍ堆積する。次に、シリコン酸化膜としてＰＴＥＯＳ膜５０４ａをプラズマＣＶＤ法により４００℃以下の温度で例えば１５０ｎｍ堆積し、更に上に述べた有機無機ハイブリッド膜の一つで、ＳｉＣｗＨｘＯｙ（ｗ＞０、ｘ≧０、ｙ＞０）で表されるＭＳＱ膜(メチルシルセスキオキサン)５０４ｂをプラズマＣＶＤ法により４００℃以下の温度で例えば１５０ｎｍ堆積する。このＰＴＥＯＳ膜５０４ａとＭＳＱ膜５０４ｂの堆積を交互に繰り返すことにより５層からなる積層膜５０４を形成する。次に、フォトリソグラフィー法により、レジストパターン５０５を積層膜１０４の上に形成する。
【００５１】
次に、図７(ｃ)に示すように、ドライエッチング法により、レジストパターン５０５をマスクとして積層膜５０４とシリコン窒化膜５０３に垂直形状をした開口部５０６を形成し、ＭＳＱ膜５０４ｂにダメージを与えない水素ガスを用いたアッシング処理と硫酸または硫酸と過酸化水素水の混合液による洗浄を行なうことでレジストパターン５０５を除去する。ここで、積層膜５０４をドライエッチングする条件の一例を示す。ドライエッチングでは、プラズマ生成とイオンエネルギー制御を独立に制御できる高周波電源を２つ以上備えたプラズマエッチング装置を使用した。
＜ドライエッチング条件＞
処理圧力：５Ｐａ
上部印加電力(プラズマ生成用)：１０００Ｗ
下部印加電力(イオンエネルギー制御用)：５００Ｗ
ガス：ＣＦ４／ＣＨＦ３／Ａｒ／Ｎ２＝３０／３０／８００／１５０ｍｌ／ｍｉｎ
ウェハ温度：０℃
例えば上記の開口部寸法が４００ｎｍ、隣接する開口部どうしの間隔が１５０ｎｍとなるように設定する。
【００５２】
次に、図７(ｄ)に示すように、積層膜５０４を有する半導体基板を４００℃以上の熱処理を行い、開口部５０６の側面に露出したＭＳＱ膜の５０４ｂの表面を約３０ｎｍ後退させることによって、開口部５０６の側面に約３０ｎｍの凹凸部５０７を有する積層膜５０８を形成する。
【００５３】
次に、図８(ａ)に示すように、積層膜５０８の上にキャパシタセルの下部電極となるＴｉＮ膜５０９をプラズマＣＶＤ法により例えば３０ｎｍ堆積し、開口部５０６以外のＴｉＮ膜５０９をＣＭＰ(Chemical Mechanical Polish)法、またはエッチバック法を用いて除去する。次に、キャパシタ容量絶縁膜となるＴａ２Ｏ５膜５１０をＣＶＤ法により例えば８ｎｍ堆積し、その上にキャパシタセルの上部電極となるＴｉＮ膜５１１をＣＶＤ法により例えば５０ｎｍ堆積する。次に、フォトリソグラフィー法を用いてレジストパターン５１２を形成する。
【００５４】
次に、図８(ｂ)に示すように、レジストパターン５１２をマスクにしてＴｉＮ膜５１１をドライエッチングした後、アッシング処理および洗浄処理を行なうことによってレジストパターン５１２を除去する。このようにして、半導体メモリ素子を構成するキャパシタセルの基本構造が完成する。
【００５５】
本実施形態の工程の特徴は図７(ｄ)の工程にあるが、図７(ｄ)に示す凹凸部５０７の形成方法について更に具体的に説明する。
【００５６】
図９に、ＭＳＱ膜の膜収縮率と熱処理を行なう際の処理温度との関係を表すグラフを示す。グラフの縦軸はＭＳＱ膜の膜収縮率を、横軸は処理温度をそれぞれ示している。このグラフから、ＭＳＱ膜に熱エネルギーを与えるとＭＳＱ膜に収縮が起こることが分かる。この膜収縮の温度特性として、処理温度が３００℃くらいまでは緩やかに膜収縮が起こり、３００℃以上の温度になると膜収縮の勾配が急激になって、その後４００℃以上で再び膜収縮が緩やかになる傾向を示す。本発明者の検討結果では、ＭＳＱ膜に４００℃以上の熱処理を行なうと、熱処理前の膜厚に比べておよそ２０％の膜収縮が起こることが分かった。上記実施形態では、隣接する開口部の間隔が１５０ｎｍに設定しているので、４００℃以上の熱処理を行うことにより、およそ３０ｎｍ程度の膜収縮が起こる。
【００５７】
これは、ＭＳＱ膜を一般化した式ＳｉＣｗＨｘＯｙ（ｗ＞０、ｘ≧０、ｙ＞０）で表される膜に熱エネルギーを与えることにより、ＭＳＱ膜を構成するＨ、Ｏ、ＣとＳｉとの結合が切れてそれぞれの元素が元素単体もしくは反応ガスとして膜外に放出されるために起こる
と考えられる。
【００５８】
以上説明したように、本実施形態による製造方法では、一例として、ＭＳＱ膜５０４ｂの熱処理による膜収縮を利用して開口部５０６の側面に凹凸部５０７を形成する方法を説明したが、ＭＳＱ膜以外の有機無機ハイブリッド膜においても同様の効果を得ることができる。よって、有機無機ハイブリッド膜の熱収縮特性を調査することにより、所望の膜収縮量を決めることができるので、キャパシタセル部を構成する積層膜の開口部側面に制御性の良い凹凸形状を形成することができる。したがって、キャパシタセルの表面積を制御性良く拡大することができるため、キャパシタセルのセル容量を拡大すると伴に、セル容量のばらつきが原因で起こる特性不良の発生を防止することができる。
【００５９】
本実施形態では、４００℃以上の熱処理を行なってＭＳＱ膜を水平方向に後退させることにより開口部側面に凹凸部を形成したが、図７(ｄ)の熱処理を行なわず、図８(ａ)の下部電極となる導電膜、例えばＴｉＮ膜を４００℃以上の温度で堆積しても同様の効果が得られる。
【産業上の利用可能性】
【００６０】
本発明に係る半導体装置およびその製造方法は、電荷蓄積容量部の表面積を高精度に拡大することができる効果を有し、ＤＲＡＭ等のメモリ素子の電荷蓄積容量部の製造方法として有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第1の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図２】図１の次の工程断面図である。
【図３】本発明の第１の実施形態に用いるプラズマ処理装置の装置概略図である。
【図４】本発明の第１の実施形態による窒素ラジカルで酸化層に変換する工程を説明する工程断面図である。
【図５】フーリエ変換赤外吸収スペクトル図である。
【図６】プラズマ処理時の処理パラメータと酸化層膜厚の関係を示す説明図である。
【図７】本発明の第２の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図８】図７の次の工程断面図である。
【図９】本発明の第２の実施形態を説明するためのＭＳＱ膜の膜収縮率と熱処理温度の関係を示すグラフである。
【図１０】従来の半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【００６２】
１０  半導体基板
１１  ＰＴＥＯＳ膜
１２  ＢＰＳＧ膜
１３  積層膜
１４  開口部
１５  凹凸部
１６  ドープトシリコン膜
１７  Ｔａ２Ｏ５膜
１８  ＴｉＮ膜
１００，５００  半導体基板
１０１，５０１  シリコン酸化膜
１０２，５０２  プラグ
１０３，５０３  シリコン窒化膜
１０４ａ，５０４ａ  ＰＴＥＯＳ膜
１０４ｂ，５０４ｂ  ＭＳＱ膜
１０４，５０４  積層膜
１０５，５０５  レジストパターン
１０６，５０６  開口部
１０７  酸素ラジカル
１０８，３０２  酸化層
１０９，５０７  凹凸部
１１０，５０８  開口部側面に凹凸部を有する積層膜
１１１，５０９  ＴｉＮ膜
１１２，５１０  Ｔ２Ｏ５膜
１１３，５１１  ＴｉＮ膜
１１４，５１２  レジストパターン
２０１  処理室
２０２  ガス導入口
２０３  プラズマ生成室
２０４  高周波電源
２０５  試料台
３０１  窒素ラジカル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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