(57)【要約】【課題】フローティング拡散領域の接合キャパシタンスを増加させて、イメージセンサの特性を向上させることができるＣＭＯＳイメージセンサとその製造方法を提供する。【解決手段】本発明に係るＣＭＯＳイメージセンサは、１つのフォトダイオードと、トランスファー、リセット、ドライブ、セレクトの各トランジスタとを備えるＣＭＯＳイメージセンサにおいて、フォトダイオード領域、フローティング拡散領域、電圧入出力領域を有するアクティブ領域が区画された第１導電型の半導体基板と、半導体基板のアクティブ領域にゲート絶縁膜を介在して形成される各トランジスタのゲート電極と、電圧入出力領域の半導体基板に形成される第１導電型の第１ウェル領域と、フローティング拡散領域の半導体基板に形成される第１導電型の第２ウェル領域と、各ゲート電極の両側の半導体基板に形成される第２導電型の拡散領域と、を備えている。【選択図】図５
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【特許請求の範囲】
【請求項１】
１つのフォトダイオード、トランスファートランジスタ、リセットトランジスタ、ドライブトランジスタ、セレクトトランジスタを備えるＣＭＯＳイメージセンサにおいて、
フォトダイオード領域、フローティング拡散領域、電圧入出力領域を含むアクティブ領域が区画された第１導電型の半導体基板と、
前記半導体基板のアクティブ領域にゲート絶縁膜を介在して形成される各トランジスタのゲート電極と、
前記半導体基板の電圧入出力領域に形成される第１導電型の第１ウェル領域と、
前記半導体基板のフローティング拡散領域に形成される第１導電型の第２ウェル領域と、
前記半導体基板の各ゲート電極の両側の形成される第２導電型の拡散領域と、を備えていることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記第１ウェル領域は、前記第２ウェル領域より高いドーピング濃度を有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記第１ウェル領域は、１Ｅ１７／ｃｍ3〜１Ｅ１８／ｃｍ3の濃度を有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記第２ウェル領域は、１Ｅ１６／ｃｍ3〜１Ｅ１７／ｃｍ3の濃度を有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記半導体基板は、１Ｅ１５／ｃｍ3〜１Ｅ１６／ｃｍ3の濃度を有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項６】
１つのフォトダイオード、トランスファートランジスタ、リセットトランジスタ、ドライブトランジスタ、セレクトトランジスタを備えるＣＭＯＳイメージセンサの製造方法において、
第１導電型の半導体基板にフォトダイオード領域、フローティング拡散領域、電圧入出力領域を含むアクティブ領域を区画するステップと、
前記半導体基板の電圧入出力領域に第１導電型の第１ウェル領域を形成するステップと、
前記半導体基板のフローティング拡散領域に第１導電型の第２ウェル領域を形成するステップと、
前記半導体基板のアクティブ領域にゲート絶縁膜を介在して各トランジスタのゲート電極を形成するステップと、
前記半導体基板の各ゲート電極の両側に第２導電型の拡散領域を形成するステップと、を備えることを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項７】
前記第１ウェル領域は、前記第２ウェル領域より高いドーピング濃度を有するように形成することを特徴とする請求項６に記載のＣＭＯＳイメージセンサの製造方法。
【請求項８】
前記第１ウェル領域は、１Ｅ１７／ｃｍ3〜１Ｅ１８／ｃｍ3の濃度を有するように形成することを特徴とする請求項６に記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記第２ウェル領域は、１Ｅ１６／ｃｍ3〜１Ｅ１７／ｃｍ3の濃度を有するように形成することを特徴とする請求項６に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに関し、特に、フローティング拡散領域のリーク電流を減少させることによって、イメージセンサの特性を向上させることができるＣＭＯＳイメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、イメージセンサは、光学的映像を電気的信号に変換させる半導体素子であって、大きく、電荷結合素子（ＣＣＤ）とＣＭＯＳイメージセンサとに区分される。
【０００３】
電荷結合素子（ＣＣＤ）は、光の信号を電気的信号に変換する複数のフォトダイオード（ＰＤ）がマトリクス形態で配列され、そのマトリクス形態で配列された各垂直方向のフォトダイオード間に形成され、各フォトダイオードから生成された電荷を垂直方向に伝送する複数の垂直方向電荷伝送領域（ＶＣＣＤ）、各垂直方向電荷伝送領域により伝送された電荷を水平方向に伝送する水平方向電荷伝送領域（ＨＣＣＤ）、水平方向に伝送された電荷をセンシングし、電気的な信号を出力するセンス増幅器を備えている。
【０００４】
しかし、このようなＣＣＤは、駆動方式が複雑であり、電力消費が大きいだけでなく、多ステップのフォト工程が要求されるので、製造工程が複雑であるという短所を有している。
【０００５】
また、電荷結合素子は、制御回路、信号処理回路、アナログ／デジタル変換回路などを電荷結合素子チップに集積させることが難しく、製品の小型化が困難であるという短所を有する。
【０００６】
最近、電荷結合素子の短所を克服するための次世代イメージセンサとして、ＣＭＯＳイメージセンサが注目されている。
【０００７】
ＣＭＯＳイメージセンサは、制御回路や信号処理回路などの周辺回路を使用したＣＭＯＳ技術を用いて単位画素の数に対応するＭＯＳトランジスタを半導体基板に形成して、そのＭＯＳトランジスタにより各単位画素の出力を順次に検出するスイッチング方式を採用した素子である。
【０００８】
すなわち、ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成させることによって、スイッチング方式で各単位画素の電気的信号を順次に検出して映像を具現する。
【０００９】
このＣＭＯＳイメージセンサは、ＣＭＯＳ製造技術を利用するので、比較的少ない電力消耗、比較的少ないフォト工程ステップによる単純な製造工程などのような長所を有する。
【００１０】
また、ＣＭＯＳイメージセンサは、制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサチップに集積させることができるので、製品の小型化が容易であるという長所を有する。
【００１１】
したがって、ＣＭＯＳイメージセンサは、現在デジタルスチールカメラ、デジタルビデオカメラなどのような多様な応用分野で広く使われている。
【００１２】
ＣＭＯＳイメージセンサは、トランジスタの個数によって３Ｔ型、４Ｔ型、５Ｔ型などに区分される。３Ｔ型は、１つのフォトダイオードと３つのトランジスタとで構成され、４Ｔ型は、１つのフォトダイオードと４つのトランジスタとで構成される。
【００１３】
以下では、４Ｔ型ＣＭＯＳイメージセンサの単位画素に対するレイアウトについて説明する。
図１は、一般的な４Ｔ型ＣＭＯＳイメージセンサの等価回路図である。
図１に示すように、ＣＭＯＳイメージセンサの単位画素１００は、光電変換部としてのフォトダイオード１０と、４つのトランジスタとを備えている。
【００１４】
ここで、４つのトランジスタの各々は、トランスファートランジスタ２０、リセットトランジスタ３０、ドライブトランジスタ４０、セレクトトランジスタ５０である。そして、各単位画素１００の出力端ＯＵＴには、ロードトランジスタ６０が電気的に連結されている。
【００１５】
ここで、参照符号ＦＤは、フローティング拡散領域であり、Ｔｘは、トランスファートランジスタ２０のゲート電圧であり、Ｒｘは、リセットトランジスタ３０のゲート電圧であり、Ｄｘは、ドライブトランジスタ４０のゲート電圧であり、Ｓｘは、セレクトトランジスタ５０のゲート電圧である。
【００１６】
図２は、従来技術に係る４Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウトであり、図３は、図２のII−II’線における従来のＣＭＯＳイメージセンサの断面図である。
【００１７】
従来技術に係る４Ｔ型ＣＭＯＳイメージセンサは、図２と図３に示すように、アクティブ領域と素子隔離領域が区画されたＰ型半導体基板３１の一部に形成されるＰ−ウェル領域３２と、半導体基板３１の素子分離領域に形成される素子分離膜３４と、素子分離膜３４により分離された半導体基板３１のアクティブ領域にゲート絶縁膜３５を介在させて形成された４つのトランジスタのゲート電極２３、３３、４３、５３と、トランスファートランジスタのゲート電極２３の一方の側に形成されるフォトダイオード領域ＰＤとを備えている。
【００１８】
すなわち、ゲート電極２３によりトランスファートランジスタ（図１の２０）が形成され、ゲート電極３３によりリセットトランジスタ（図１の３０）が形成され、ゲート電極４３によりドライブトランジスタ（図１の４０）が形成され、ゲート電極５３によりセレクトトランジスタ（図１の５０）が形成される。
【００１９】
ここで、各トランジスタのアクティブ領域には、フォトダイオード領域ＰＤと各ゲート電極２３、３３、４３、５３の下側部を除いた部分に高濃度のｎ+型不純物イオンが同じ深さで注入され、各トランジスタのソース／ドレイン領域であるｎ+型拡散領域３６が形成されている。
【００２０】
参照符号Ａ部分は、ｎ+型拡散領域３６が形成されている領域を示し、Ｂ部分は、Ｐ−型ウェル領域３２が形成されていない領域を示している。
【００２１】
したがって、フローティング拡散領域ＦＤとフォトダイオードＰＤは、Ｐ−ウェル領域３２でなく、ｐ型半導体基板３１の表面内に形成される。
【００２２】
また、ｐ型半導体基板３１の濃度は、１Ｅ１５／ｃｍ3〜１Ｅ１６／ｃｍ3であり、ｐ型半導体基板３１を除いたＰ−ウェル領域３２の濃度範囲は、１Ｅ１７／ｃｍ3〜１Ｅ１８／ｃｍ3であり、前記ｎ+型拡散領域３６の濃度は、１Ｅ２０／ｃｍ3〜１Ｅ２２／ｃｍ3である。
【００２３】
一方、図３に示されたゲート電極３３は、リセットトランジスタのゲート電極であって、トランスファートランジスタのゲート電極２３とリセットトランジスタのゲート電極３３間のｎ+型拡散領域３６は、フローティング拡散領域ＦＤである。
【００２４】
そして、太い実線は、フローティング拡散領域ＦＤとドライブトランジスタ（図１の４０）とを連結する連結ラインである。
【００２５】
前述のような従来技術に係るＣＭＯＳイメージセンサは、全てのピクセル領域に形成されるｐ-ウェル領域３２の濃度が均一であるため、各々同じリーク電流を有し、かつ単位面積当たり同じ接合キャパシタンスを有する。
【００２６】
ところが、４つのトランジスタと１つのフォトダイオード構造のＣＭＯＳイメージセンサにおいてフローティング拡散領域の接合リーク電流の減少が非常に重要である。その理由はフローティング拡散領域のポテンシャルが直ちにドライブトランジスタの入力ポテンシャルとして作用するからである。
【００２７】
しかし、フォトダイオードから少量の電子が越えてくる時は問題がないが、多量の電子が越えてくる時（フォトダイオードに光が多量に入射され、多量の電子を生成した時）、フローティング拡散領域のキャパシタンス容量が小さく、越えてくる電子を全て収容することができなくなる。
【００２８】
すなわち、ｐ型半導体基板のイオンドーピング濃度が１Ｅ１５／ｃｍ3〜１Ｅ１６／ｃｍ3であるから、フローティング拡散領域のキャパシタンス値が小さくなる。
【００２９】
したがって、多量の電子がフォトダイオードから越えてくる時、これを十分に収容することができず、ドライブトランジスタに正確なポテンシャルを印加できず、データフェイルを招くことになる。
【発明の開示】
【発明が解決しようとする課題】
【００３０】
本発明は、前述のような問題点を解決するためになされたもので、その目的は、フローティング拡散領域の接合キャパシタンスを増加させることによって、イメージセンサの特性を向上させることができるＣＭＯＳイメージセンサとその製造方法を提供することにある。
【課題を解決するための手段】
【００３１】
上記目的を達成するために、本発明の一態様に係るＣＭＯＳイメージセンサは、１つのフォトダイオード、トランスファートランジスタ、リセットトランジスタ、ドライブトランジスタ、セレクトトランジスタを備えるＣＭＯＳイメージセンサにおいて、フォトダイオード領域、フローティング拡散領域、電圧入出力領域を含むアクティブ領域が区画された第１導電型の半導体基板と、前記半導体基板のアクティブ領域にゲート絶縁膜を介在して形成される各トランジスタのゲート電極と、前記半導体基板の電圧入出力領域に形成される第１導電型の第１ウェル領域と、前記半導体基板のフローティング拡散領域に形成される第１導電型の第２ウェル領域と、前記半導体基板の各ゲート電極の両側に形成される第２導電型の拡散領域と、を備えていることを特徴とする。
【００３２】
また、本発明の他の態様に係るＣＭＯＳイメージセンサの製造方法は、１つのフォトダイオード、トランスファートランジスタ、リセットトランジスタ、ドライブトランジスタ、セレクトトランジスタを備えるＣＭＯＳイメージセンサの製造方法において、第１導電型の半導体基板にフォトダイオード領域、フローティング拡散領域、電圧入出力領域を含むアクティブ領域を区画するステップと、前記半導体基板の電圧入出力領域に第１導電型の第１ウェル領域を形成するステップと、前記半導体基板のフローティング拡散領域に第１導電型の第２ウェル領域を形成するステップと、前記半導体基板のアクティブ領域にゲート絶縁膜を介在して各トランジスタのゲート電極を形成するステップと、前記半導体基板の各ゲート電極の両側に第２導電型の拡散領域を形成するステップと、を備えることを特徴とする。
【発明の効果】
【００３３】
本発明に係るＣＭＯＳイメージセンサとその製造方法は、次のような効果を奏する。
すなわち、フローティング拡散領域が形成された半導体基板のｐ型不純物濃度を増加させて、フローティング拡散領域の接合キャパシタンスを増加させることによって、イメージセンサの特性を向上させることができる。
【発明を実施するための最良の形態】
【００３４】
以下、添付の図面を参照して本発明に係るＣＭＯＳイメージセンサ及びその製造方法を詳細に説明する。
図４は、本発明に係る４Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウトで、図５は、図４のIV−IV’線における本発明に係るＣＭＯＳイメージセンサの断面図である。
【００３５】
図４と図５に示すように、フォトダイオード領域とトランジスタ領域よりなるアクティブ領域と素子隔離領域が区画されたＰ型半導体基板１０１の素子分離領域に形成される素子分離膜１０２と、半導体基板１０１のアクティブ領域の一部に形成される第１のＰ−ウェル領域１０４と、素子分離膜１０２により分離された半導体基板１０１のアクティブ領域にゲート絶縁膜１０７を介在して形成される４つのゲート電極１０８、１１５、１２５、１３５と、ゲート電極１０８、１１５、１２５、１３５の両側のアクティブ領域に形成されるｎ+型拡散領域１０９と、半導体基板１０１のフローティング拡散領域に第１のＰ−ウェル領域１０２より低いドーピング濃度で形成される第２のＰ−ウェル領域１０６と、を備えている。
【００３６】
ここで、４つのゲート電極１０８、１１５、１２５、１３５中、１０８はリセットトランジスタのゲート電極であり、１１５はトランスファートランジスタのゲート電極であり、１２５はドライブトランジスタのゲート電極であり、１３５はセレクトトランジスタのゲート電極である。
【００３７】
また、トランスファートランジスタのゲート電極１１５の一方の側に形成されるフォトダイオード領域ＰＤをさらに備えている。
【００３８】
各トランジスタのアクティブ領域には、フォトダイオード領域ＰＤと各ゲート電極１０８、１１５、１２５、１３５の下側部とを除いた部分に各トランジスタのソース／ドレイン領域であるｎ+型拡散領域１０９が形成されている。
【００３９】
第１のＰ−ウェル領域１０４のドーピング濃度が１Ｅ１７／ｃｍ3〜１Ｅ１８／ｃｍ3であり、ｎ+型拡散領域１０９のドーピング濃度が１Ｅ２０／ｃｍ3〜１Ｅ２２／ｃｍ3であり、第２のＰ−ウェル領域１０６のドーピング濃度が１Ｅ１６／ｃｍ3〜１Ｅ１７／ｃｍ3である。
【００４０】
図５に示されたゲート電極１０８は、リセットトランジスタのゲート電極であって、トランスファートランジスタのゲート電極１１５とリセットトランジスタのゲート電極１０８との間のアクティブ領域にＮ+型拡散領域１０９が形成されるが、これは、フローティング拡散領域ＦＤである。
【００４１】
そして、太い実線は、フローティング拡散領域ＦＤとドライブトランジスタ（図１の４０）とを連結する連結ラインである。
【００４２】
図４において、Ａは、ｎ+型拡散領域１０９が形成される領域を示し、Ｂは、フォトダイオードＰＤが形成される半導体基板１０１を示し、Ｃは、第２のＰ−ウェル領域１０６が形成される領域を示す。
【００４３】
前述のような本発明に係るＣＭＯＳイメージセンサは、フォトダイオードＰＤ、フローティング拡散領域ＦＤ、電圧入出力領域Ｖｉｎ、Ｖｏｕｔに分けられたアクティブ領域のうちの電圧入出力領域に第１のＰ−ウェル領域１０４が形成され、フローティング拡散領域に第１のＰ−ウェル領域１０４より低い濃度を有する第２のＰ−ウェル領域１０６が形成されている。
【００４４】
図６ａ〜図６ｄは、図４のIV−IV’線における本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【００４５】
図６ａに示すように、Ｐ-型単結晶シリコンなどの半導体基板１０１にアクティブ領域と素子分離領域を区画し、ＳＴＩ工程を用いて素子分離領域に素子分離膜１０２を形成する。
【００４６】
以下では、図示してはいないが、素子隔離膜１０２を形成する方法を説明する。
まず、半導体基板上にパッド酸化膜、パッド窒化膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜を順に形成し、ＴＥＯＳ酸化膜上に感光膜を形成する。
【００４７】
次に、アクティブ領域と素子分離領域を形成するマスクを用いて感光膜を露光し現像して、感光膜をパターニングする。そのとき、素子分離領域の感光膜が除去される。
【００４８】
そして、パターニングされた感光膜をマスクとして用いて素子分離領域のパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を選択的に除去する。
【００４９】
次に、パターニングされたパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜をマスクとして用いて素子分離領域の半導体基板を所定の深さにエッチングし、トレンチを形成する。そして、感光膜を全て除去する。
【００５０】
次に、トレンチの内部に絶縁物質を埋め込み、トレンチの内部に素子隔離膜１０２を形成する。次に、パッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を除去する。
【００５１】
図６ｂに示すように、素子隔離膜１０２が形成された半導体基板１０１の全面に第１感光膜１０３を塗布した後、露光及び現像工程でアクティブ領域のうち図４のＡ部分が開放されるようにパターニングする。
【００５２】
ここで、Ａ部分は、フローティング拡散領域ＦＤを除いた入力ノードＶｉｎノード、出力ノードＶｏｕｔノード、周辺回路領域を示す。
【００５３】
次に、パターニングされた第１感光膜１０３をマスクとして用いて半導体基板１０１に低濃度のｐ型不純物イオンを注入し、半導体基板１０１の表面内に第１のＰ−ウェル領域１０４を形成する。
ここで、Ｐ−ウェル領域１０４の濃度は、１Ｅ１７／ｃｍ3〜１Ｅ１８／ｃｍ3である。
【００５４】
図６ｃに示すように、第１感光膜１０３を除去し、半導体基板１０１に第２感光膜１０５を塗布した後、露光及び現像工程でＡ部分だけが覆われるように第２感光膜１０５をパターニングする。
【００５５】
ここで、第２感光膜１０５により開放される領域は、フローティング拡散領域ＦＤが形成されるべき領域である。
【００５６】
次に、パターニングされた第２感光膜１０５をマスクとして用いて半導体基板１０１に第１のＰ−ウェル領域１０４より低い濃度を有するｐ型不純物イオンを注入し、半導体基板１０１に第２のＰ−ウェル領域１０６を形成する。
【００５７】
ここで、第２のＰ−ウェル領域１０６のドーピング濃度は、１Ｅ１６／ｃｍ3〜１Ｅ１７／ｃｍ3であり、半導体基板１０１においてフォトダイオードＰＤが形成される半導体基板１０１のドーピング濃度は、１Ｅ１５／ｃｍ3〜１Ｅ１６／ｃｍ3である。
【００５８】
図６ｄに示すように、第２感光膜１０５を除去し、素子分離膜１０３が形成された半導体基板１０１の全面にゲート絶縁膜１０７と導電層（例えば、高濃度の多結晶シリコン層）を堆積させ、フォト及びエッチング工程を通じて導電層を選択的に除去し、リセットトランジスタのゲート電極１０８を形成する。
【００５９】
ここで、リセットトランジスタのゲート電極１０８を形成する際、他のトランジスタ、すなわちトランスファートランジスタ、ドライブトランジスタ、セレクトトランジスタのゲート電極をも同時に形成する。
【００６０】
次に、ゲート電極１０８をマスクとして用いて露出されたアクティブ領域に高濃度のｎ+型不純物イオンを注入し、ｎ+型拡散領域１０９を形成する。
ここで、ｎ+型拡散領域１０９の濃度は１Ｅ２０／ｃｍ3〜１Ｅ２２／ｃｍ3で形成する。
【００６１】
次に、半導体基板１０１に熱処理工程（例えば、急速熱処理工程）を実施し、異なる濃度を有するｎ+型拡散領域１０９内の不純物イオンを拡散させる。
【００６２】
なお、以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施形態及び添付された図面に限定されるものではない。
【図面の簡単な説明】
【００６３】
【図１】一般的な４Ｔ型ＣＭＯＳイメージセンサの等価回路図である。
【図２】従来技術に係る４Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウトである。
【図３】図２のII−II’線における従来のＣＭＯＳイメージセンサの断面図である。
【図４】本発明に係る４Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウトである。
【図５】図４のIV−IV’線における本発明に係るＣＭＯＳイメージセンサの断面図である。
【図６ａ】図４のIV−IV’線における本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図６ｂ】図４のIV−IV’線における本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図６ｃ】図４のIV−IV’線における本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図６ｄ】図４のIV−IV’線における本発明に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【符号の説明】
【００６４】
１０１  半導体基板、１０２  素子隔離膜、１０３  第１感光膜、１０４  第１のＰ−ウェル領域、１０５  第２感光膜、１０６  第２のＰ−ウェル領域、１０７  ゲート絶縁膜、１０８  ゲート電極、１０９  ｎ+型拡散領域
【図１】
2007110133.tif 000003
【図２】
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【図３】
2007110133.tif 000005
【図４】
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【図５】
2007110133.tif 000007
【図６ａ】
2007110133.tif 000008
【図６ｂ】
2007110133.tif 000009
【図６ｃ】
2007110133.tif 000010
【図６ｄ】
2007110133.tif 000011