(57)【要約】【課題】  必要なフォトリソ工程の回数を最小限に減らしながら、ＬＤＤ領域も制御性良く形成することが可能な薄膜トランジスタの製造方法を提供する。【解決手段】  Ｎ−チャンネル薄膜トランジスタとＰ−チャンネル薄膜トランジスタを同一基板上に形成するに際し、Ｐ−チャンネル薄膜トランジスタのソース領域４Ａ／ドレイン領域４Ｂ上にゲート絶縁膜５を残すとともに、Ｎ−チャンネル薄膜トランジスタのゲート絶縁膜５をゲート電極６Ａと略同形状にパターニングし、Ｐ−チャンネル薄膜トランジスタ形成領域をマスクすることなく、Ｎ−チャンネル薄膜トランジスタの不純物の注入を行う。このとき、Ｎ−チャンネル薄膜トランジスタ及びＰ−チャンネル薄膜トランジスタのゲート電極６Ａ，６Ｂにはサイドウオール１０，１１を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｎ−チャンネル薄膜トランジスタとＰ−チャンネル薄膜トランジスタを同一基板上に形成するに際し、
Ｐ−チャンネル薄膜トランジスタのソース／ドレイン領域上にゲート絶縁膜を残すとともに、Ｎ−チャンネル薄膜トランジスタのゲート絶縁膜をゲート電極と略同形状にパターニングし、
Ｐ−チャンネル薄膜トランジスタ形成領域をマスクすることなく、Ｎ−チャンネル薄膜トランジスタの不純物の注入を行うことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記Ｎ−チャンネル薄膜トランジスタのゲート電極のパターニングの前にＰ−チャンネル薄膜トランジスタのゲート電極をパターニングし、Ｐ−チャンネル薄膜トランジスタのソース／ドレイン領域に不純物の注入を行うことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
前記Ｎ−チャンネル薄膜トランジスタのゲート電極をゲート絶縁膜とともにパターニングし、Ｐ−チャンネル薄膜トランジスタをマスクした状態でＮ−チャンネル薄膜トランジスタのソース／ドレイン領域に低濃度の不純物の注入を行った後、
Ｎ−チャンネル薄膜トランジスタ及びＰ−チャンネル薄膜トランジスタのゲート電極にサイドウオールを形成し、前記Ｎ−チャンネル薄膜トランジスタの不純物の注入を行うことを特徴とする請求項１または２記載の薄膜トランジスタの製造方法。
【請求項４】
前記サイドウオールをシリコン酸化膜またはシリコン窒化膜を用いて形成することを特徴とする請求項３記載の薄膜トランジスタの製造方法。
【請求項５】
前記ゲート絶縁膜の膜厚差を考慮して、前記Ｎ−チャンネル薄膜トランジスタの不純物の注入の際の加速電圧を下げることを特徴とする請求項１から４のいずれか１項記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上にＮ−チャンネル薄膜トランジスタとＰ−チャンネル薄膜トランジスタを形成する薄膜トランジスタの製造方法に関するものであり、特に、製造過程において必要なフォトリソ工程の回数を削減するための技術に関する。
【背景技術】
【０００２】
例えば液晶表示素子においては、各画素の液晶を駆動するための薄膜トランジスタの他、周辺駆動回路用の薄膜トランジスタ等をパネル基板上に形成することが行われており、これに対応して、多結晶シリコン（ポリシリコン）をチャンネル層に使用した多結晶薄膜トランジスタをガラス基板上に形成する技術が開発されている。プロセス技術の進歩により、低いプロセス温度でガラス基板上に高性能な多結晶薄膜トランジスタを形成することが可能になっている。
【０００３】
ここで、例えば前記周辺駆動回路は、低消費電力とするために、いわゆる相補型回路（Ｃ−ＭＯＳ回路）とされることが多い。Ｃ−ＭＯＳ回路では、Ｎ型のＭＯＳ−ＦＥＴ（Ｎ−チャンネル薄膜トランジスタ）とＰ型のＭＯＳ−ＦＥＴ（Ｐ−チャンネル薄膜トランジスタ）とが互いに対になるように使用される。また、Ｎ−チャンネル薄膜トランジスタについては、リーク電流を低く抑えること等を目的に、低濃度不純物拡散領域（ＬＤＤ領域）を形成することが行われている。
【０００４】
前述のようなＣ−ＭＯＳ回路を含む駆動回路の形成に際しては、同一基板上にＮ−チャンネル薄膜トランジスタとＰ−チャンネル薄膜トランジスタとを形成する必要があり、工数の削減が大きな課題となる。例えば、従来方法では、Ｎ−チャンネル薄膜トランジスタとＰ−チャンネル薄膜トランジスタのゲート電極を第１のレジストマスクを用いて一括してエッチングし、次に第２のレジストマスクを用いてＢ注入を行う。さらに、サイドウオールを形成してＰ注入（ＬＤＤ領域形成用低濃度Ｐ注入）を行う。次いで、第３のレジストマスクを用いて再びＰ注入（高濃度Ｐ注入）を行う。したがって、３回のフォトリソ工程が必要である。また、Ｎ−チャンネル薄膜トランジスタ及びＰ−チャンネル薄膜トランジスタのゲート電極を別々のフォトリソ工程で形成する方法であっても、同様に３回のフォトリソ工程が必要である。
【０００５】
このような状況から、フォトリソ工程を削減するための方法が、例えば特許文献１等において提案されている。特許文献１には、ｎチャンネルに適するように半導体層の閾値電圧を制御し、第１マスクを用いて各ＴＦＴ領域を島状にパターニングし、ゲート絶縁膜、第１ゲート電極層を形成し第２マスクを用いて第１ゲート電極層に開口をパターニングし、開口内のｐチャンネルＴＦＴにＰを注入して、ｐチャンネルＴＦＴに適するように閾値電圧を制御し、第２ゲート電極層を形成し、第３マスクを用いて第２ゲート電極層を各ゲート電極形状にエッチングし、第１ゲート電極層をマスクとして、高濃度Ｂを注入して、ソース／ドレイン領域を形成し、第２ゲート電極をマスクとして、第１ゲート電極層をエッチングし、ゲート電極を形成し、第４マスクを用いて、高濃度Ｐを注入し、ｎチャンネルＴＦＴのソース／ドレイン領域を形成し、低濃度をＰを注入して、ＬＤＤを形成する、薄膜トランジスタ基板の製造方法が開示されている。
【０００６】
特許文献１記載の発明では、少ないマスク枚数でｎチャンネルトランジスタの閾値とｐチャンネルトランジスタの閾値とを独立に制御するとしているが、前記の通り第４マスクまで必要であり、フォトリソ工程は４回必要である。
【０００７】
フォトリソ工程を削減するための方法としては、その他、サイドウオールを利用してソース／ドレイン領域（不純物拡散層）とＬＤＤ領域とを同時に形成するという技術もある（例えば特許文献２等を参照）。特許文献２に記載される薄膜トランジスタの製造方法では、基板上にポリシリコン薄膜、ゲート絶縁膜及びゲート電極を順次形成した後、ゲート電極が被覆されるように絶縁膜を堆積形成する。この絶縁膜にこれの上方から異方性エッチングを施し、ゲート電極が現れたところでエッチングをストップさせると、ゲート電極の側面に沿ってサイドウオールが形成される。この後、基板の上方からゲート絶縁膜及びサイドウオールを通してイオン注入すると、ポリシリコン薄膜にソース・ドレイン領域（不純物拡散層）とＬＤＤ領域が同時に形成される。したがって、特許文献２記載の方法では、ＬＤＤ領域形成用のレジストマスクを用いる必要がなく、簡便な工程でＬＤＤ構造を備えた薄膜トランジスタを製造することができる。
【０００８】
しかしながら、特許文献２記載の方法では、ゲート絶縁膜を介してソース／ドレイン領域に低抵抗となるように高濃度のＰ注入を行わなければならず、サイドウオールで保護されているＬＤＤ領域にもＰ注入が行われる可能性があり、ＬＤＤ領域を制御良く形成することが困難であるという問題がある。
【特許文献１】特開２００４−２２８４８０号公報
【特許文献２】特開平１０−１５０２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述のように、Ｃ−ＭＯＳ回路のようにＮ−チャンネル薄膜トランジスタとＰ−チャンネル薄膜トランジスタとが混在している場合で、しかもＮ−チャンネル薄膜トランジスタがＬＤＤ領域を有する場合には、フォトリソ工程の削減が進んでおらず、フォトリソ工程を３回よりも少なくする技術は開発されていない。また、フォトリソ工程を少なくするとＬＤＤ領域の制御性に問題が生ずるおそれがあり、この点においても改善が望まれるところである。
【００１０】
本発明は、このような従来の実情に鑑みて提案されたものであり、必要なフォトリソ工程の回数を最小限に減らしながら、ＬＤＤ領域も制御性良く形成することが可能な薄膜トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前述の目的を達成するために、本発明に係る薄膜トランジスタの製造方法は、Ｎ−チャンネル薄膜トランジスタとＰ−チャンネル薄膜トランジスタを同一基板上に形成するに際し、Ｐ−チャンネル薄膜トランジスタのソース／ドレイン領域上にゲート絶縁膜を残すとともに、Ｎ−チャンネル薄膜トランジスタのゲート絶縁膜をゲート電極と略同形状にパターニングし、Ｐ−チャンネル薄膜トランジスタ形成領域をマスクすることなく、Ｎ−チャンネル薄膜トランジスタの不純物の注入を行うことを特徴とする。
【００１２】
本発明の製造方法では、前記の通り、Ｎ−チャンネル薄膜トランジスタ及びＰ−チャンネル薄膜トランジスタのソース／ドレイン領域上のゲート絶縁膜の有無の差を利用してＮ−チャンネル薄膜トランジスタの不純物（Ｐ）の注入を行うことが大きな特徴である。すなわち、Ｎ−チャンネル薄膜トランジスタのソース／ドレイン領域上のゲート絶縁膜をゲート電極形成時にエッチングにより無くすことで、不純物（Ｐ）注入の際の加速電圧を低く設定しても、ソース／ドレイン領域に不純物注入することが可能である。一方、Ｐ−チャンネル薄膜トランジスタのソース／ドレイン領域上にはゲート絶縁膜が残存しているので、前記加速電圧では前記不純物（Ｐ）はほとんど注入されないか、もしくは、注入されても  不純物（Ｂ）濃度の方が高濃度のため、Ｐ−チャンネルのソース・ドレインとしての抵抗として問題はない。したがって、レジストマスクによってＰ−チャンネル薄膜トランジスタ形成領域をマスクする必要がなくなり、前記レジストマスク形成のためのフォトリソ工程の省略が可能となる。
【００１３】
一方、ＬＤＤ領域の制御性については、サイドウオールとゲート絶縁膜の組み合わせにより良好なものとする。これを規定したのが請求項３記載の発明である。すなわち、前記製造方法において、Ｎ−チャンネル薄膜トランジスタのゲート電極をゲート絶縁膜とともにパターニングし、Ｐ−チャンネル薄膜トランジスタをマスクした状態でＮ−チャンネル薄膜トランジスタのソース／ドレイン領域に低濃度の不純物の注入を行った後、Ｎ−チャンネル薄膜トランジスタ及びＰ−チャンネル薄膜トランジスタのゲート電極にサイドウオールを形成し、前記Ｎ−チャンネル薄膜トランジスタの不純物の注入を行うことを特徴とする。
【００１４】
前記サイドウオールの形成により、Ｎ−チャンネル薄膜トランジスタではソース／ドレイン領域に対してサイドウオール＋ゲート絶縁膜の膜厚でＬＤＤ領域が保護される形になり、ＬＤＤ領域の不純物濃度（Ｐ濃度）が制御され、ＬＤＤ抵抗が適正に制御される。
【発明の効果】
【００１５】
本発明によれば、Ｐ−チャンネル薄膜トランジスタ形成領域をレジストでマスクすることなくＮ−チャンネル薄膜トランジスタのソース／ドレイン領域への不純物注入が可能であり、Ｎ−チャンネル薄膜トランジスタ及びＰ−チャンネル薄膜トランジスタを２回のフォトリソ工程により生産能力を低下させることなく形成することができる。また、本発明によれば、ＬＤＤ領域を十分に保護することができ、ＬＤＤ領域を制御性良く形成することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を適用した薄膜トランジスタの製造方法について、図面を参照して詳細に説明する。
【００１７】
本実施形態において、薄膜トランジスタの製造に際しては、先ず、図１（Ａ）に示すように、ガラス基板１上にアンダーコート層２を介して多結晶半導体層（ポリシリコン層）３，４を形成する。多結晶半導体層３，４は、各薄膜トランジスタにおいてチャンネル層として利用される。
【００１８】
ガラス基板１上には、前記の通りアンダーコート層２が形成されるが、これはガラス基板１の表面の傷や穴等を塞いで平坦化すること、ガラス基板１に含まれる不純物の多結晶半導体層３，４への拡散を防止すること等を目的に形成されている。このアンダーコート層２は、例えばシリコン酸化膜やシリコン窒化膜等を成膜することにより形成されるが、特許文献１に開示されるように、熱処理により流動化する流動化樹脂からなる平坦化層と、不純物の拡散を防止する被覆層とからなる積層構造とすることも可能である。あるいは、前記ガラス基板１が平坦化に優れ、含まれる不純物も少ない場合には、前記アンダーコート層２を省略することも可能である。
【００１９】
前記アンダーコート層２上に形成される多結晶半導体層３，４は、例えばプラズマＣＶＤ法により成膜された非晶質シリコン（ａ−Ｓｉ）をアニールした後、レーザ照射等によって多結晶化することにより形成されるものである。この多結晶半導体層３，４は、エッチングにより島状に素子分離されてマトリクス状に配列されているが、本実施形態の場合、多結晶半導体層３がＮ−チャンネル薄膜トランジスタに対応し、多結晶半導体層４がＰ−チャンネル薄膜トランジスタに対応する。
【００２０】
これら多結晶半導体層３，４を利用してＮ−チャンネル薄膜トランジスタ及びＰ−チャンネル薄膜トランジスタを形成するには、図１（Ａ）に示すように、多結晶半導体層３，４を覆ってゲート絶縁膜５及びゲート電極膜６を全面に成膜し、第１のフォトリソ工程を行う。
【００２１】
第１のフォトリソ工程では、Ｎ−チャンネル薄膜トランジスタ形成領域（すなわち、多結晶半導体層３の形成領域）を覆ってレジストマスク７Ａを形成するとともに、Ｐ−チャンネル薄膜トランジスタの形成領域（すなわち、多結晶半導体層４の形成領域）については、Ｐ−チャンネル薄膜トランジスタのゲート電極に対応したレジストマスク７Ｂを形成する。そして、これらレジストマスク７Ａ，７Ｂをマスクとしてエッチングを行い、図１（Ｂ）に示すように、Ｐ−チャンネル薄膜トランジスタのゲート電極６Ｂを形成する。なお、このＰ−チャンネル薄膜トランジスタのゲート電極６Ｂのエッチングの際には、ゲート絶縁膜５はエッチングされないようにする。したがって、Ｐ−チャンネル薄膜トランジスタにおいては、ソース領域４Ａ及びドレイン領域４Ｂ上にゲート絶縁膜５がそのまま残存する状態となる。
【００２２】
次に、前記ゲート電極６Ｂをマスクとして、Ｐ−チャンネル薄膜トランジスタのソース領域４Ａ及びドレイン領域４Ｂに不純物（Ｂ）の注入を行う。この不純物注入の際には、Ｎ−チャンネル薄膜トランジスタ領域はゲート電極膜６によって覆われており、不純物が注入されることはない。
【００２３】
前記不純物注入の後、Ｎ−チャンネル薄膜トランジスタのゲート電極形成のために第２のフォトリソ工程を行う。この第２のフォトリソ工程では、図１（Ｃ）に示すように、Ｎ−チャンネル薄膜トランジスタのゲート電極に対応したレジストマスク８Ａと、Ｐ−チャンネル薄膜トランジスタ領域を覆うレジストマスク８Ｂとを形成する。次いで、これらレジストマスク８Ａ，８Ｂをマスクとしてエッチングを行い、図１（Ｄ）に示すように、Ｎ−チャンネル薄膜トランジスタのゲート電極６Ａを形成する。なお、このＮ−チャンネル薄膜トランジスタのゲート電極６Ａのエッチングの際には、ゲート絶縁膜５も併せてゲート電極６Ａと同一形状にエッチングする。したがって、Ｎ−チャンネル薄膜トランジスタにおいては、ソース領域３Ａ及びドレイン領域３Ｂ上にゲート絶縁膜５が残っていない状態となる。
【００２４】
続いて、前記レジストマスク８Ａ，８Ｂを残したまま、Ｎ−チャンネル薄膜トランジスタのソース領域３Ａ及びドレイン領域３Ｂに低濃度の不純物注入（低ドーズ）を行う。この低濃度の不純物注入は、ＬＤＤ領域の形成のためのもので、不純物（Ｐ）の濃度を適正に制御することでＬＤＤ領域の抵抗制御を正確に行うことができる。
【００２５】
前記低濃度の不純物注入を行った後、図１（Ｅ）に示すように全面にサイドウオール形成用絶縁膜９を形成する。このサイドウオール形成用絶縁膜９は、シリコン酸化膜やシリコン窒化膜等により形成するが、特性上の点からシリコン窒化膜を用いるのが有利である。前記サイドウオール形成用絶縁膜９によりサイドウオールが形成されることになるが、サイドウオールにシリコン窒化膜を用いることにより、シリコン窒化膜中の水素が多結晶半導体層３，４に拡散し、薄膜トランジスタ特性（移動度やＶｔｈ）が向上する。特に、前記効果は信号線にＴｉを用いた場合に顕著である。
【００２６】
次に、前記サイドウオール形成用絶縁膜９をドライエッチングによりエッチバックし、図１（Ｆ）に示すように、Ｎ−チャンネル薄膜トランジスタのゲート電極６Ａ及びＰ−チャンネル薄膜トランジスタのゲート電極６Ｂの側壁にサイドウオール１０，１１を形成する。
【００２７】
そして、図１（Ｇ）に示すように、その状態でＮ−チャンネル薄膜トランジスタのソース領域３Ａ及びドレイン領域３Ｂに高濃度の不純物（Ｐ）注入（高ドーズ）を行う。この時、Ｎ−チャンネル薄膜トランジスタのソース領域３Ａ及びドレイン領域３Ｂ上にはゲート絶縁膜５が残っていないので、加速電圧を例えば１０ｋｅＶ程度に下げて、Ｐ−チャンネル薄膜トランジスタ形成領域にはドーズされ難くする。Ｐ−チャンネル薄膜トランジスタにおいては、前記不純物注入は補償ドープになるが、ソース領域４Ａ及びドレイン領域４Ｂ上にゲート絶縁膜５が残存していること、及び前記加速電圧を下げることにより、注入される不純物の量は僅かなものとなり、問題が生ずることはない。
【００２８】
一方、Ｎ−チャンネル薄膜トランジスタのＬＤＤ領域３Ｃ，３Ｄは、サイドウオール１０によって保護されるが、このサイドウオール１０は、本来のサイドウオール（ゲート電極６Ａの側壁に形成されるサイドウオール）＋ゲート絶縁膜５に相当する膜厚を有する。したがって、前記高濃度の不純物注入の際に、ＬＤＤ領域３Ｃ，３Ｄに不純物（Ｐ）が注入されることはなく、ＬＤＤ領域３Ｃ，３ＤのＰ濃度が正確なまま維持される。したがって、ＬＤＤ領域３Ｃ，３Ｄに関しては、適正な抵抗制御が可能である。
【００２９】
前記Ｎ−チャンネル薄膜トランジスタ領域への高濃度不純物注入の後、図１（Ｈ）に示すように、層間絶縁膜１２を全面に成膜する。以下、層間絶縁膜１２にコンタクトホールを形成し、このコンタクトホールを介して各薄膜トランジスタのソース領域３Ａ，４Ａ及びドレイン領域３Ｂ，４Ｂと電気的に接続される信号線１３を形成する。形成されるＮ−チャンネル薄膜トランジスタ及びＰ−チャンネル薄膜トランジスタを図２に示す。
【００３０】
以上の製造方法においては、フォトリソ工程が２回で済み、工数を大幅に削減することが可能である。したがって、生産能力を低下させることなく、Ｎ−チャンネル薄膜トランジスタとＰ−チャンネル薄膜トランジスタとを一括して形成することが可能である。また、ＬＤＤ領域３Ｃ，３Ｄの不純物濃度も適正に制御することが可能であり、ＬＤＤ領域３Ｃ，３Ｄの抵抗制御も可能である。
【図面の簡単な説明】
【００３１】
【図１】本発明における薄膜トランジスタの製造プロセスを工程順に示す要部概略断面図であり、（Ａ）は第１のフォトリソ工程、（Ｂ）はＰ−チャンネル薄膜トランジスタのゲート電極エッチング及び不純物注入工程、（Ｃ）は第２のフォトリソ工程、（Ｄ）はＮ−チャンネル薄膜トランジスタのゲート電極エッチング及び不純物注入工程、（Ｅ）はサイドウオール形成用絶縁膜形成工程、（Ｆ）はサイドウオール形成工程、（Ｇ）は高濃度不純物注入工程、（Ｈ）は層間絶縁膜形成工程を示す。
【図２】形成されるＮ−チャンネル薄膜トランジスタ及びＰ−チャンネル薄膜トランジスタの構造を示す要部概略断面図である。
【符号の説明】
【００３２】
１  ガラス基板、２  アンダーコート層、３，４  多結晶半導体層、３Ａ，４Ａ  ソース領域、３Ｂ，４Ｂ  ドレイン領域、３Ｃ，３Ｄ  ＬＤＤ領域、５  ゲート絶縁膜、６Ａ，６Ｂ  ゲート電極、７Ａ，７Ｂ，８Ａ，８Ｂ  レジストマスク、１０，１１  サイドウオール
【図１】
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【図２】
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