(57)【要約】【課題】ばね付勢式のプローブピンに沿う未制御の特性インピーダンスを制御すること。【解決手段】ばね付勢式のプローブピン（７、４２）に沿って外側に、且つ、プロービングされるターゲット信号方向に延在する、段違い棚状のグランド層（２９）を設けることで、ばね付勢式のプローブピンに沿う特性インピーダンスが未制御となるのを防ぐことができる。延在部の長さは、接触を生じ且つ維持しながら、単に（又は、少なくとも）ばねの最小の圧縮量が予想される時でも、上記棚をピンの全体の露出部分が覆うように選択される。上記棚は、ピンの露出部分について、プローブアセンブリ内に既に存在する伝送路（５、６、３４、３５）のＺ０とマッチするようなＺ０を生じるようにその段差の深さが選択される。ばね付勢式ピンは、先端に小型の抵抗器（１３）を有する先端抵抗器ばねピンであってもよい。【選択図】図６
2007121284.tif 000002
【特許請求の範囲】
【請求項１】
プリント回路アセンブリ（５７）上に形成され、該プリント回路アセンブリ（５７）によって保持される伝送路（５０）に電気接続されるばねコンタクトピン（４２）によって、ワーク回路アセンブリ上のターゲット信号をプロービングするプローブアセンブリ（５９）であって、前記ワーク回路アセンブリに対して押し付けられることで、前記ばねコンタクトピンを圧縮して、前記ターゲット信号と電気接触するプローブアセンブリ（５９）において、
前記伝送路（５０）は、介在する誘電体層（５３）の厚さ分だけグランド層（４９）から分離された信号トレース（４５）によって形成され、
前記介在する誘電体層は、前記ワーク回路アセンブリによって形成される平面に平行な第１の縁部（４７）を有し、
前記グランド層は、第２の縁部（６６）によって境される所定の第１の距離だけ、前記介在する誘電体層の前記第１の縁部を超えて前記ワーク回路アセンブリに向かう方向に延在する延在部（５１）を有し、
該プローブアセンブリは、
前記伝送路の前記信号トレースと電気接触すると共に、前記介在する誘電体層の前記第１の縁部に近接する端部（４８）を有する、前記ばねコンタクトピンのハウジング部（４４）と、
前記ハウジング部から、前記グランド層の前記延在部を覆うように、前記第２の縁部を超えて、所定の第２の距離だけ延在する、前記ばねコンタクトピンのプランジャ部（４３）とを具備し、
前記プランジャ部及び前記グランド層の前記延在部によって形成される前記伝送路（５０）の特性インピーダンスは、前記信号トレース及び前記グランド層によって形成される前記伝送路の特性インピーダンスとほぼ同一である
ことを特徴とするプローブアセンブリ。
【請求項２】
前記介在する誘電体層はＦＲ４から成り、前記伝送路の前記特性インピーダンスは約５０Ωであることを特徴とする請求項１に記載のプローブアセンブリ。
【請求項３】
前記介在する誘電体層はＦＲ４から成り、前記伝送路の前記特性インピーダンスは約７５Ωであることを特徴とする請求項１に記載のプローブアセンブリ。
【請求項４】
該プローブアセンブリの一端部において、前記ワーク回路アセンブリ上に形成され該ワーク回路アセンブリによって保持される前記伝送路に対して可撓性伝送路（５、６）が接続されると共に、該プローブアセンブリの他端部において、任意の電子試験機器に対して前記可撓性伝送路が接続されることを特徴とする請求項１に記載のプローブアセンブリ。
【請求項５】
前記ばねコンタクトピン（７）は、前記プランジャ部（１０、７３）によって保持される抵抗器（１３）をさらに有する先端抵抗器ばねピンであることを特徴とする請求項１に記載のプローブアセンブリ。
【請求項６】
プリント回路アセンブリ（５７）上に形成され、該プリント回路アセンブリ（５７）によって保持されるそれぞれ複数の伝送路（５０）の対応する部材に電気接続されるそれぞれの複数のばねコンタクトピン（４２）によって、ワーク回路アセンブリ上の複数のターゲット信号をプロービングするプローブアセンブリ（５９）であって、前記ワーク回路アセンブリに対して押し付けられることで、各ばねコンタクトピンを圧縮して、前記複数のターゲット信号とそれぞれ電気接触するプローブアセンブリ（５９）において、
前記各ばねコンタクトピン（４２）は、列状に設けられ、
前記各伝送路（５０）は、介在する誘電体層（４６）の厚さ分だけグランド層（４９）から分離された信号トレース（４５）によってそれぞれ形成され、
前記介在する誘電体層は、前記ワーク回路アセンブリによって形成される平面に平行な第１の縁部（４７）を有し、
前記グランド層は、第２の縁部によって境される所定の第１の距離だけ、前記介在する誘電体層の前記第１の縁部を超えて前記ワーク回路アセンブリに向かう方向に延在する延在部（５１）を有し、
該プローブアセンブリは、
前記伝送路に対応する前記信号トレースと電気接触すると共に、前記介在する誘電体層の前記第１の縁部に近接する端部（４８）を有する、それぞれのばねコンタクトピンのハウジング部（４４）と、
前記各ハウジング部から、前記グランド層の前記延在部を覆うように、前記第２の縁部を超えて、所定の第２の距離だけ延在する、各ばねコンタクトピンのプランジャ部（４３）とを具備し、
前記各プランジャ部及び前記グランド層の前記延在部によってそれぞれ形成される各伝送路（５０）の特性インピーダンスは、前記各信号トレース及び前記グランド層によってそれぞれ形成される各伝送路の特性インピーダンスとほぼ同一である
ことを特徴とするプローブアセンブリ。
【請求項７】
前記介在する誘電体層はＦＲ４から成り、前記伝送路の前記特性インピーダンスは約５０Ωであることを特徴とする請求項６に記載のプローブアセンブリ。
【請求項８】
前記介在する誘電体層はＦＲ４から成り、前記伝送路の前記特性インピーダンスは約７５Ωであることを特徴とする請求項６に記載のプローブアセンブリ。
【請求項９】
該プローブアセンブリの一端部において、前記ワーク回路アセンブリ上に形成され該ワーク回路アセンブリによって保持される前記複数の伝送路に対して複数の可撓性伝送路（５、６）がそれぞれ接続されると共に、該プローブアセンブリの他端部において、任意の電子試験機器の複数のチャネルに対して前記各可撓性伝送路がそれぞれ接続されることを特徴とする請求項６に記載のプローブアセンブリ。
【請求項１０】
プリント回路アセンブリ（５７）の第１の面及び第２の面上にそれぞれ形成され、該第１の面及び第２の面によってそれぞれ保持される第１の複数の伝送路（５０）及び第２の複数の伝送路（７５）の対応する部材にそれぞれ電気接続される第１の複数のばねコンタクトピン（４２）及び第２の複数のばねコンタクトピン（４２）によって、ワーク回路アセンブリ上の第１の複数のターゲット信号及び第２の複数のターゲット信号をプロービングするプローブアセンブリ（４１）であって、前記ワーク回路アセンブリに対して押し付けられることで、各ばねコンタクトピンを圧縮して、前記第１及び第２の複数のターゲット信号とそれぞれ電気接触するプローブアセンブリ（４１）において、
前記第１の複数のばねコンタクトピンは、前記プリント回路アセンブリの前記第１の面上に第１の列状に設けられ、
前記第１の複数の伝送路は、第１の介在する誘電体層（４６）の厚さ分だけ第１のグランド層（４９）から分離された第１の信号トレース（４５）によってそれぞれ形成され、
前記第１の介在する誘電体層が、前記ワーク回路アセンブリによって形成される平面に平行な第１の縁部（４７）を有し、
前記第１のグランド層は、第２の縁部によって境される所定の第１の距離だけ、前記第１の介在する誘電体層の前記第１の縁部を超えて前記ワーク回路アセンブリに向かう方向に延在する延在部（５１）を有し、
該プローブアセンブリは、
前記第１の複数の伝送路のそれぞれの伝送路の前記第１の信号トレース（４５）と電気接触すると共に、前記第１の介在する誘電体層の前記第１の縁部に近接する端部（４８）を有する、前記第１の複数のばねコンタクトピンの各ばねコンタクトピンのハウジング部（４４）と、
前記各ハウジング部から、前記第１のグランド層の前記延在部を覆うように、前記第２の縁部を超えて、所定の第２の距離だけ延在する、前記第１の複数のばねコンタクトピンの各ばねコンタクトピンのプランジャ部（４３）とを具備し、
前記第１のグランド層の前記延在部を覆うように延在する各プランジャ部によってそれぞれ形成される各伝送路の特性インピーダンスは、前記各第１の信号トレース及び前記第１のグランド層によって形成される前記第１の複数の伝送路の各伝送路の特性インピーダンスとほぼ同一であり、
前記第２の複数のばねコンタクトピンは、前記プリント回路アセンブリの前記第２の面上に第２の列状に設けられ、
前記第２の複数の伝送路は、第２の介在する誘電体層（５５）の厚さ分だけ第２のグランド層（５４）から分離された第２の信号トレース（５６）によってそれぞれ形成され、
前記第２の介在する誘電体層は、前記ワーク回路アセンブリによって形成される平面に平行な第３の縁部（６８）を有し、
前記第２のグランド層は、第４の縁部によって境される所定の第３の距離だけ、前記第２の介在する誘電体層の前記第３の縁部を超えて前記ワーク回路アセンブリに向かう方向に延在する延在部（５１）を有し、
該プローブアセンブリは、
前記第２の複数の伝送路の各伝送路の前記第２の信号トレース（５６）と電気接触すると共に、前記第２の介在する誘電体層の前記第３の縁部に近接する端部（６７）を有する、前記第２の複数のばねコンタクトピンの各ばねコンタクトピンのハウジング部（４４）と、
前記各ハウジング部から、前記第２のグランド層の前記延在部を覆うように、前記第３の縁部を超えて、所定の第４の距離だけ延在する、前記第２の複数のばねコンタクトピンの各ばねコンタクトピンのプランジャ部（４３）とを具備し、
前記第２のグランド層の前記延在部を覆うように延在する各プランジャ部によってそれぞれ形成される各伝送路の特性インピーダンスは、前記各第２の信号トレース及び前記第２のグランド層によって形成される前記第２の複数の伝送路の各伝送路の特性インピーダンスとほぼ同一である
ことを特徴とするプローブアセンブリ。
【請求項１１】
複数の先端抵抗器ばねコンタクトピン（７）によって、ワーク回路アセンブリ上の複数のターゲット信号をそれぞれプロービングするプローブアセンブリ（３７、３８）であって、先端抵抗器ばねコンタクトピンのうちの各１つの先端抵抗器ばねコンタクトピンが、プリント回路アセンブリ（３６）上に形成され、該プリント回路アセンブリ（３６）によって保持される複数の伝送路の対応する部材にそれぞれ電気接続されており、前記ワーク回路アセンブリに対して押し付けられることで、前記各先端抵抗器ばねコンタクトピンを圧縮して、前記複数のターゲット信号とそれぞれ電気接触するプローブアセンブリにおいて、
前記各先端抵抗器ばねコンタクトピン（７）は、列状に設けられ、
前記各伝送路は、介在する誘電体層（６９）の厚さ分だけグランド層（３１）から分離された信号トレース（３０）によってそれぞれ形成され、
前記介在する誘電体層（６９）は、前記ワーク回路アセンブリによって形成される平面に平行な第１の縁部（６２）を有し、
前記グランド層は、第２の縁部によって境される所定の第１の距離だけ、前記介在する誘電体層の前記第１の縁部を超えて前記ワーク回路アセンブリに向かう方向に延在する延在部（２９）を有し、
該プローブアセンブリは、
前記伝送路に対応する前記信号トレース（３０）と電気接触すると共に、前記介在する誘電体層の前記第１の縁部に近接する端部（６４）を有する、各抵抗器ばねコンタクトピンのハウジング部（１２）と、
前記各ハウジング部から、前記グランド層の前記延在部を覆うように、前記第２の縁部を超えて、所定の第２の距離（３９）だけ延在する、各先端抵抗器ばねコンタクトピンのプランジャ部（１０）とを具備し、
前記各プランジャ部及び前記グランド層の前記延在部によってそれぞれ形成される各伝送路の特性インピーダンスは、前記各信号トレース及び前記グランド層によって形成される各伝送路の特性インピーダンスとほぼ同一である
ことを特徴とするプローブアセンブリ。
【請求項１２】
前記介在する誘電体層はＦＲ４から成り、前記伝送路の前記特性インピーダンスは約５０Ωであることを特徴とする請求項１１に記載のプローブアセンブリ。
【請求項１３】
前記介在する誘電体層はＦＲ４から成り、前記伝送路の前記特性インピーダンスは約７５Ωであることを特徴とする請求項１１に記載のプローブアセンブリ。
【請求項１４】
該プローブアセンブリの一端部において、前記ワーク回路アセンブリ上に形成され該ワーク回路アセンブリによって保持される前記複数の伝送路に対して複数の可撓性伝送路（５、６）がそれぞれ接続されると共に、該プローブアセンブリの他端部において、任意の電子試験機器の複数のチャネルに対して前記各可撓性伝送路がそれぞれ接続されることを特徴とする請求項１１に記載のプローブアセンブリ。
【請求項１５】
プリント回路アセンブリ（３６）の第１の面及び第２の面上にそれぞれ形成され、該プリント回路アセンブリ（３６）の第１の面及び第２の面によってそれぞれ保持される第１の複数の伝送路（３４）及び第２の複数の伝送路（３５）の対応する部材にそれぞれ電気接続される第１の複数の先端抵抗器ばねコンタクトピン（７）及び第２の複数の先端抵抗器ばねコンタクトピン（７）によって、ワーク回路アセンブリ上の第１の複数のターゲット信号及び第２の複数のターゲット信号をプロービングするプローブアセンブリ（３７）であって、前記ワーク回路アセンブリに対して押し付けられることで、前記先端抵抗器ばねコンタクトピンを圧縮して、前記第１及び第２の複数のターゲット信号とそれぞれ電気接触するプローブアセンブリ（３７）において、
前記第１の複数の先端抵抗器ばねコンタクトピン（７）は、前記プリント回路アセンブリの前記第１の面上に第１の列状に設けられ、
前記第１の複数の伝送路は、第１の介在する誘電体層（６９）の厚さ分だけ第１のグランド層（３１）から分離された第１の信号トレース（３０）によってそれぞれ形成され、
前記第１の介在する誘電体層（６９）は、前記ワーク回路アセンブリによって形成される平面に平行な第１の縁部（６１）を有し、
前記第１のグランド層は、第２の縁部（６２）によって境される所定の第１の距離だけ、前記第１の介在する誘電体層の前記第１の縁部を超えて前記ワーク回路アセンブリに向かう方向に延在する延在部（２９）を有し、
該プローブアセンブリは、
前記第１の複数の伝送路の各伝送路の前記第１の信号トレース（３０）と電気接触すると共に、前記第１の介在する誘電体層の前記第１の縁部に近接する端部（６４）を有する、前記第１の複数の先端抵抗器ばねコンタクトピンの各先端抵抗器ばねコンタクトピンのハウジング部（１２）と、
前記各ハウジング部から、前記第１のグランド層の前記延在部を覆うように、前記第２の縁部を超えて、所定の第２の距離（３９）だけ延在する、前記第１の複数のばねコンタクトピンの各ばねコンタクトピンのプランジャ部（１０）とを具備し、
前記第１のグランド層の前記延在部を覆うように延在する各プランジャ部によってそれぞれ形成される各伝送路の特性インピーダンスは、前記各第１の信号トレース及び前記第１のグランド層によって形成される前記第１の複数の伝送路の各伝送路の特性インピーダンスとほぼ同一であり、
前記第２の複数の先端抵抗器ばねコンタクトピン（７）は、前記プリント回路アセンブリの前記第２の面上に第２の列状に配列され、
前記第２の複数の伝送路は、第２の介在する誘電体層（７０）の厚さ分だけ第２のグランド層（３３）から分離された第２の信号トレース（３２）によってそれぞれ形成され、
前記第２の介在する誘電体層（７０）は、前記ワーク回路アセンブリによって形成される平面に平行な第３の縁部（６３）を有し、
前記第２のグランド層は、第４の縁部（６２）によって境される所定の第３の距離だけ、前記第２の介在する誘電体層の前記第３の縁部を超えて前記ワーク回路アセンブリに向かう方向に延在する延在部（２９）を有し、
該プローブアセンブリは、
前記第２の複数の伝送路の各伝送路の前記第２の信号トレース（３２）と電気接触すると共に、前記第２の介在する誘電体層の前記第３の縁部に近接する端部（６５）を有する前記第２の複数の先端抵抗器ばねコンタクトピンの各先端抵抗器ばねコンタクトピンのハウジング部（１２）と、
前記各ハウジング部から、前記第２のグランド層の前記延在部を覆うように、前記第３の縁部を超えて、所定の第４の距離（３９）だけ延在する、前記第２の複数の先端抵抗器ばねコンタクトピンの各先端抵抗器ばねコンタクトピンのプランジャ部（１０）とを具備し、
前記第２のグランド層の前記延在部を覆うように延在する前記各プランジャ部によってそれぞれ形成される各伝送路の特性インピーダンスは、前記各第２の信号トレース及び前記第２のグランド層によって形成される前記第２の複数の伝送路の各伝送路の特性インピーダンスとほぼ同一である
ことを特徴とするプローブアセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インピーダンス制御されたばねコンタクトピン又は先端抵抗器ばねコンタクトピンを有するプローブアセンブリに関する。
【背景技術】
【０００２】
オシロスコープ用であれ、ロジックアナライザ用であれ、高周波信号のプロービングは、信号の周波数が高くなるにつれて困難さが増すという一定の技術的問題を呈する。オシロスコープ又はロジックアナライザにおいて必要な帯域幅を得ることとは全く別に、対象とする信号（ターゲット信号）を、適したプローブを通して捕らえる方法に対して注意が払われなければならない。最も高い周波数、例えば、オシロスコープ用の１０ＧＨｚを越える、また、ロジックアナライザ用の約１ＧＨｚクロックレートを超える周波数においては、低周波では無視されることが多いプローブに関連する問題が、全体のシステム性能を制限する要因として現れる。
【０００３】
米国特許出願第１１／１４１，５００号「SIGNAL PROBE AND PROBE ASSEMBLY」（なお、この米国特許出願は、本発明の優先日である２００５年１０月２７日時点において非公開である。）は、これらの問題のうちの少なくとも１つを扱う方法、すなわち、プローブ先端内の必要な抵抗器をターゲット信号にできる限り近づける方法である。異なる種類の試験機器（例えば、オシロスコープ、ロジックアナライザ、スペクトルアナライザ等）用のプローブは、ダンピング、負荷、減衰の最小化、又は、おそらくインピーダンスマッチング等、いろいろな理由でこうした先端抵抗器を有する。プローブ先端に続くものは、一般に、特定の特性インピーダンス（Ｚ０）を有する、或る長さの同軸ケーブルであり、この同軸ケーブルは、単にシールドされた導体ではなく、伝送路と考えられるべきである。一般に、同軸ケーブルの他端には、特定の周波数応答を有する増幅器又は閾値検出器等の、或る種の能動回路が存在する。能動回路の出力は、ロバストなバッファ増幅器によって、適した伝送路を通して、使用中の特定の測定回路要素に送られる。プローブアーキテクチャは様々であるが、いずれの場合でも、先端抵抗器をターゲット信号にできる限り近づけることが依然として望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このことについて２つの一般的な理由が存在する。第１に、任意の余分の距離は、任意の近くのＡＣグランドに対する寄生直列インダクタンスと寄生シャントキャパシタンスの両方を示すことになる導体に沿う長さを表す。これらの寄生リアクタンスは、ターゲット信号が、プローブの結合網自体が伝えようとする量を超える量の信号をローディングすることを意味する。これらの寄生リアクタンスは、反射及び帯域幅制限の原因となる可能性がある。第２に、これらの寄生リアクタンスが、たとえ、反射及び帯域幅の減少を顕著に引き起こさなくても、寄生リアクタンスは、依然として好ましくない干渉インピーダンスとなる。このことは、プローブ先端抵抗器の入口に伝えられる信号が、プローブ先端の最端部が接触する信号と同じではないことを意味する。これは、たとえ多大なローディングがなくても、多大なローディングとは全く別の、プローブ内における信号忠実度の問題である。
【０００５】
上記米国特許出願に開示されるばねピンは、プローブ先端抵抗器を、ターゲット信号との機械的な電気接触位置に非常に接近して設置することによって、プローブ先端の長さを減少させる。それは、ほとんど、その抵抗器の一端が実際の機械的接触点であるかのようである。抵抗器は、リード線用の或る程度平坦な表面を有するＳＭＴ（Surface Mount Technology：表面実装技術）による部品であるため、本発明者等は、実際には、上記抵抗器による機械的接触を完全には達成することはできないが、プローブ用の接触表面は、中央窪み部の周りに複数点を有する「冠状点(crown point)」等の、耐久性のある針状点又はそれの変形物であって非摺動式のものである必要がある。次に望まれるのは、先端抵抗器のターゲット面が、耐久性のある接点を保持し、一方で、抵抗器の他端が、ソケット内に取り付けられ、そのソケットが、より大きな接触構造によって保持され、ばねによって軸方向の動きに対して機械的に付勢されることである。上記米国特許出願には、続いて、ＰＣＢ（プリント回路基板）によって保持されるこうしたばねピンのインラインアレイが示されており、ＰＣＢは、ばねピンのそれぞれを、特性インピーダンスＺ０の伝送路である、対応する同軸ケーブルに結合させ、各種の試験機器へ導く。本発明では、これ以降、こうしたばねコンタクトピンを「先端抵抗器ばねコンタクトピン」と称する。
【０００６】
上記米国特許出願が示す改良は重要であるが、依然として改良可能な動作の態様が存在する。特に、その図面を考慮すると明らかになるように、ばねピンの各部、すなわち、（ａ）ハウジング内部のばねによりハウジング内外で伸縮する部分と、（ｂ）先端抵抗器を収容するソケットを搭載する部分との長さは、（ｃ）可変長となる（アセンブリによって保持される全てのプローブ先端について良好な接触を確実に行うように、全体のプローブアセンブリをどれだけ下方に移動するかによる）。この場合、一般に相互接続ケーブルの特性インピーダンス（Ｚ０）とは等しくない任意の特性インピーダンス（Ｚｘ）が生じる。この不具合は、上述したハウジングをＰＣＢの縁部において直角に設置することにより起こる（これは、接触の際に、異なるばねピンが取り得る移動量の変動を最大化することになると考えられる）。すなわち、ばねによって駆動され、先端抵抗器を保持するピンは、不規則な量だけ空間内に突き出て、任意のＺｘの伝送路になる。しかしながら、ピンが、一旦、ハウジング内に入ると、特性インピーダンスが制御され（Ｚ０）、信号がプローブアセンブリ内にさらに進む時には、そこからはその制御が維持される。高周波では、短い長さの未制御Ｚｘから制御されたＺ０への移行部はインピーダンス不連続部となり、時間領域における反射として、また、周波数領域における周波数応答異常として現れる。したがってＺｘをＺ０と等しくなるように調整することが有効であることになる。このためにはどうすればよいであろうか。
【課題を解決するための手段】
【０００７】
プローブアセンブリにおいて、先端に抵抗器を有することが可能なばね付勢式ピンに沿う特性インピーダンスが制御されない問題に対する解決策は、ピンに沿って外側に、且つ、プロービングされるターゲット信号を有するワーク回路アセンブリの方向に延在する、段違い棚状のグランド層を設けることである。延在部の長さは、ピンがターゲット信号に接触し且つその接触を維持している場合に、一つのみ（又は、少なくとも一つの）ばね（１１）の最小の圧縮量が予想される時でも、上記棚をピンの全体の露出部分が覆うように選択される。上記棚は、ピンのその露出部分についてＺ０を生じるようにその段差の深さが選択される。あまりに遠くに圧縮されるピンは、先端抵抗器の回路面を、棚上のグランド層に近づかせることになり、好ましくないシャントキャパシタンスを生じる。しかしながら、正確に調整された適切な試験固定具によって、これを防ぐことができる。完全に非圧縮状態のピン（すなわち、未使用であるピン）は、棚を越えて延在する短い長さのＺｘを有する場合があるが、そのピンは信号と明らかに接触していないため、この場合は対象ではない。
【発明を実施するための最良の形態】
【０００８】
ここで、図１を参照すると、先端抵抗器ばねピンプローブアセンブリ１の簡略図が示される。平坦マルチ同軸ケーブルアセンブリ５及び６は、例えばロジックアナライザ等の任意の試験機器（図示せず）に接続される。一方のケーブルアセンブリ５は、プリント回路基板２の一方の表面（例えば、上面）の複数のトレースにそれぞれ取り付けられ、他方のケーブルアセンブリ６は、プリント回路基板２の他方の表面上に同様に取り付けられる。挿入図に示すように、先端抵抗器ばねコンタクトピン７の上部列３は、基板２の上面のトレースの最端部にはんだ付けされ、一方、先端抵抗器ばねコンタクトピン７の底部列４は、基板２の底面のトレースに同様にはんだ付けされる。同軸ケーブル５及び６の中心導体が接続されたトレースは、プリント回路基板２内にグランド層を有する伝送路を形成する。同軸ケーブル５及び６の外側シールドは、もちろん、そのグランド層に接続される。
【０００９】
ここで、図２を参照すると、先端抵抗器ばねコンタクトピン７は、プロービングされる表面上の酸化物又は他の塗布膜を貫通するのを容易にするために、例えば冠状先端９を有する。この冠状先端９の代わりに単一の鋭く尖った先端を用いてもよい。冠状先端９は、ほぼ鋭く、複数の電気接触点及び中心凹部を有する。この複数の電気接触点及び中心凹部により、冠状先端９が、全体が平坦でないものに対して接触する場合に、冠状先端９を押し付けられたまま留めることができる。
【００１０】
また同図に示すように、冠状先端９は、抵抗器１３の一端を収容するソケットを含む外側先端８の端部として形成されている。抵抗器１３は、例えば「０２０１」タイプの一般的なＳＭＴ（Surface Mount）抵抗器である。抵抗器１３の他端は、プランジャ１０の端部上のソケットによって保持され、プランジャ１０は、例えば圧縮ばね等のばね１１を含むハウジング１２に対して伸縮する。このように、上記引用された「SIGNAL PROBE AND PROBE ASSEMBLY」においても十分詳細に述べられているように、抵抗器１３は、実用的となる程度にプロービング点に近接している。
【００１１】
先端抵抗器ばねコンタクトピン７が使用中の場合、ばね１１が、冠状先端９をパッド又はトレース（図３の符号１６等）に対して押し付ける接触力を提供しながら、プランジャ１０が、ハウジング１２内に保持される。適当な絶縁被膜１４（例えば適当なプラスチックであってもよい）が、外部先端８とプランジャ１０との橋渡しをしながら、抵抗器１３を保護し、補強する。
【００１２】
ここで、図３には、先端抵抗器ばねコンタクトピン７が、プリント回路基板２に取り付けられ、保持される方法がより詳細に示されている。ターゲット回路基板１５及びそのパッド１６に最も近いハウジング１２の端部は、基板２の底部縁１７にもなっていることが分かる。この配置構成は、一定の結果をもたらす。本発明者等は、図４（ａ）〜図４（ｃ）を参照しながらここでその結果について考察する。
【００１３】
図４（ａ）〜図４（ｃ）の各側面図に示すように、回路基板２は、実際には、種々の先端抵抗器ばねコンタクトピン７がはんだ付けされる導体２０及び２１の下に、対応するグランド層１８及び１９を有する多層状となっている。この理由は、複数のケーブルアセンブリ５及び６の個々の同軸ケーブルの特性インピーダンスにマッチングする所定の特性インピーダンスＺ０（例えば、５０Ω）を有するストリップ伝送路２２及び２３を作成することにある。この構成でも十分ではあるが、特に、プロービングされる対象の信号の周波数が増加する時、種々の量（符号２４、２５、２６）だけ外側に伸張するプランジャ１０の作用を考慮すると、不具合が生じる。図で見てもわかるように、この配置構成は、一様な単一表面であるプリント回路基板２の端部１７を有する。そのため、（Ａ）冠状先端９とパッド又はトレース１６との間で接触が無い場合（図４（ａ）の符号２４及び図３）、（Ｂ）５０％の（又は、任意の他の中間のパーセンテージの）ばね圧縮を生じる接触の場合（図４（ｂ）の符号２５）、及び、（Ｃ）最大圧縮を生じる接触の場合（図４（ｃ）の符号２６）のそれぞれ場合について、長さ２４、２５、２６の任意の長さに対応する特性インピーダンスＺｘは、全て制御されない。それは、ハウジング／信号トレースの組み合わせ１２／２０又は１２／２１と、隣接するそれぞれのグランド層１８又は１９とが、制御された特性インピーダンスＺ０で形成されると、上記長さ２４、２５、２６の任意の長さの各プランジャ部１０からの移行部は、インピーダンス不連続部となることを意味する。このインピーダンス不連続部は、それ自体よく知られているように、よいことではない。
【００１４】
その不利な状況についての救済策が、図５（ａ）〜図５（ｃ）に示される。図５（ａ）には、２列の先端抵抗器ばねピン７を有する改良されたプローブアセンブリ３７の部分側面図が示されている。一方の列は、多層プリント回路アセンブリ３６の第１の面（同図の上面）上にあり、一方、他方の列は第２の面（同図の底面）上にある。図５（ａ）は、上記図４（ａ）に相当しており、それぞれが、先端抵抗器ばねピン７のプランジャ部１０が完全に伸張している（したがって、どのターゲット信号とも接触していない）場合を示している。先端抵抗器ばねピン７がこうした状態にある場合には、Ｚｘが存在することになる。この状態から、さらなる圧縮（ワーク回路アセンブリ上のターゲット回路に向かうプローブアセンブリ３７の接近）が指示される。これは、例えば、ワーク回路アセンブリ及びプローブアセンブリ３７を保持する試験固定具を調整して、両者の相対位置を変化させることで行われる。
【００１５】
図５（ａ）においては、図４（ａ）と同様に、プランジャ１０の全長２７のほとんど又は全てがハウジング１２の端部６４及び６５を超えて伸張し、それによって、部分２８がグランド層３１及び３３の端部６２を超えて伸張しているため、Ｚｘが存在することになる。これらのグランド層３１及び３３は、信号トレース３０及び３２と共に伝送路３４及び３５を形成する。信号トレース３０及び３２には、先端抵抗器ばねピン７の上面及び底面がそれぞれはんだ付けされる。誘電体層６９は、信号トレース３０をグランド層３１から分離し、一方、誘電体層７０は、信号トレース３２をグランド層３３から分離する。２つのグランド層３１及び３３は、端部又は縁部６２をグランド層３１及び３３と共有する誘電体層７１によって分離される。誘電体層６９、７０、及び７１は、ＦＲ４又は他の適した材料から成ってもよい。縁部６２は、ターゲット信号を有するワーク回路アセンブリ（図示せず）の方向（同図の左方向）に移動できないことが好ましい。その理由は、縁部６２が移動することによって、ワーク回路アセンブリとの機械的干渉を生じ、プランジャ１０のハウジング１２内への移動が妨げられる可能性があるからである。もちろん、それによって、少なくとも一部のＺｘが残ったままになることになり、それは最も望ましくない。そのため、抵抗器１３のカバー７３の膨らみ部の開始点７２は、ハウジング１２内へのプランジャ１０のさらなる圧縮を依然として可能としながら、縁部６２に近接する位置（各先端抵抗器ばねピン７が列状に配置されるため、縁部６２の上部または下部）であることが好ましい。こうして、種々の異なる圧縮によっても、Ｚｘがなくなり、或る長さのＺ０だけが残ることが可能となる。
【００１６】
そのため、全ての先端抵抗器ばねピン７がそれぞれのターゲット信号に接触すると、どのプランジャについてもＺｘが存在しないように、プランジャ１０が全て、それぞれのハウジング１２内にそれぞれの量だけ押し込まれるように、各部が配置される。すなわち、長さ２９の特性インピーダンスＺ０は、伝送路３４及び３５（例えばストリップライン）と同じＺ０であり、伝送路３４及び３５は、もちろん、相互接続用同軸ケーブルアセンブリ５及び６の特性インピーダンスと同じＺ０であるように選択される。
【００１７】
ここで、図５（ｂ）を参照する。図５（ｂ）は、図５（ａ）の配置構成３７と同じ配置構成３８のプローブアセンブリの部分側面図である。第１の相違点は、長さ３９が、グランド層３１がワーク回路アセンブリ及びターゲット信号（簡略化のためにいずれも図示せず）に向かう方向に縁部６１を超えて延在する距離２９に等しいことである。厄介なＺｘが消え、Ｚ０のみが残る。プランジャ１０は、まだハウジング１２内への最大の貫入状態ではないことが好ましい。第２の相違点は、図５（ｂ）が、プリント回路アセンブリ３６の一方の面だけに、列状のピン７が配設されている状態３８を表していることである。（図１における、ばねコンタクトピン７の列４及び対応するケーブルアセンブリ６が存在しない。）
図５（ｃ）は、長さ４０が距離２９より小さい点を除いて、図５（ｂ）の部分側面図に非常によく似た部分側面図を示す。上述したように、元々のＺｘはなくなり、Ｚ０の長さ４０の領域、及び、新たな領域７４が残る。新たな領域７４の長さは、ほぼ、長さ２９から長さ４０を減じた長さであり（簡略化のために、本実施形態ではフリンジの影響は無視する）、その特性インピーダンスは、或る未知のＺｙである。このＺｙが、本発明者等がなくそうと努力してきたＺｘの不具合を再び生じさせてしまう可能性を軽減するために、本実施形態では２つのことを行うことができる。第１に、Ｚｙは、気にする必要がないほどにＺ０に十分に近く（例えば、１０％以内）、また、そうでない場合でも、本実施形態においては、そうすることが可能である。抵抗器１３のカバーについての特定の誘電率がこのことに役立つ。第２に、図５（ｃ）の状況が、起こらないか、又は、めったに起こらないように、また、図５（ｃ）の状況が起こる場合でも、Ｚｙが単純に無視できるほど長さ７４が十分に小さくなるように、使用中の固定具（図示せず）を調整することができる。長さ７４が十分に小さい場合、長さ７４を重大な量として判断するのに必要とされる周波数は、ＳＵＴ又は使用中の試験機器によって生成される、いずれか又は両方の高域周波数より高くなる場合がある。
【００１８】
プリント基板上へのストリップ伝送路及びコプラナー伝送路の作製は、一般によく知られている従来の手法により可能である。それは、以下の関係を含む。
【００１９】
Ｚ０＝√（Ｌ／Ｃ）
ここで、Ｌ／Ｃは、単位長当たりの分布インダクタンス及び分布キャパシタンスの量である。こうした伝送路の寸法を選択する時に与えられる特性は、導体のサイズ、導体間の距離、及び導体を分離する誘電率である。伝送路３４及び３５のＺ０から、縁部６１及び６３のＺ０を決定するパラメータを選択することは容易である。信号トレース３０又は３２にはんだ付けされたピン７の存在は、信号が、プランジャ１０を出て、ハウジング／信号トレースの組み合わせに入る時に、特性インピーダンスにわずかな影響を及ぼすだけである。伝送路３４及び３５が有するのと同じＺ０を有するように、領域２９を調整するための方法の方が重要である。
【００２０】
実施する必要がある事は、領域２９から伝送路３４及び３５にかけて、上記Ｌ及びＣの比を同一に保つことである。本実施形態においては、従来からの慣行に従い、伝送路の分布リアクタンス特性を、非常に多数の適当な小さいが隣接する集中定数であるものと捉えることとする。以下の説明では、Ｃ及びＬの値を増減することについての記述は、単位長当たりの値として理解されるべきである。Ｃ（単位長あたり）は、距離と誘電率の両方に影響される。Ｃは、距離に反比例し、距離は、或る程度増加すると、領域２９においてＣを減少させる傾向がある。Ｃは、キャパシタンス素子を分離する誘電率に比例する。領域２９の空気の誘電率は１であり、一方、例えば、ＦＲ４の誘電率は、通常、４であると考えられる。これらの関係は共に、領域２９においてＣ（単位長当たり）を減少させる傾向があることになる。その理由は、分離距離が増加し、誘電率がおそらく低下するか、又は、せいぜい同じに留まることになるからである。Ｃはまた、プレートの有効面積、つまり単位長当たりの幅によって影響を受ける。すなわち、Ｃは、その有効面積（幅）に比例する。Ｌ（この場合、単位長当たりの自己インダクタンス）は、直径が減少するにつれて増加することになる（直径の逆数に比例して増加する）。そのため、本実施形態で対処しなければならないことは、プランジャ１０の直径の増減（Ｌの変化）、プランジャ１０の直径が信号トレース３０及び３２の（以前の）幅と比較して変化する時の幅の変化（グランド層３１又は３３に対する有効プレート面積）、及び、グランド層３１及び３３の延在棚２９の上方の、又は、延在棚２９から離れた、プランジャ１０の距離又は高さ（Ｃの変化）である。伝送路の長さは、Ｚ０の値に影響を及ぼさないことが理解される。
【００２１】
例えば、介在するＦＲ４の誘電体層６９及び７０の厚さが０．０５０８ｍｍ（０．００２０インチ）、段差領域２９の高さ７６が０．１９０５ｍｍ（０．００７５インチ）、信号トレース幅が０．０７６２ｍｍ（０．００３インチ）、プランジャ直径が０．３３０２ｍｍ（０．０１３０インチ）である場合には、Ｚ０＝５０Ωを生じるであろう。介在するＦＲ４の誘電体層６９及び７０の厚さが０．２１５９ｍｍ（０．００８５インチ）、段差領域２９の高さ７６が０．０５０８ｍｍ（０．００２０インチ）、信号トレース幅が０．４１９１ｍｍ（０．０１６５インチ）、プランジャ直径が０．３３０２ｍｍ（０．０１３０インチ）の場合、Ｚ０＝７５Ωを生じるであろう。
【００２２】
最後に、図６（ａ）及び図６（ｂ）が参照する。同図の符号４１及び５９は、先端に抵抗器が無い状態のばねピン４２を有するプローブアセンブリを示す。特に、１列（図６（ｂ）の符号５９）及び２列（図６（ａ）の符号４１）の各ばねピン４２が存在していることから、図６（ａ）のプローブアセンブリ４１は図５（ａ）に相当し、一方、図６（ｂ）のプローブアセンブリ５９は図５（ｂ）に相当する。
【００２３】
これらの図では、ばねピン４２は、冠状先端６０、又は、或る他の形態の尖った先端を保持するプランジャ４３を有する。ハウジング４４は、上述したのと同じように（図２参照）、プランジャ４３を保持し、信号トレース４５及び５６にはんだ付けされ、信号トレース４５及び５６は、介在する誘電体層４６及び５５と協働して、グランド層４９及び５４から、伝送路５０及び７５をそれぞれ形成している。これらの伝送路は、その特性インピーダンスとしてＺ０を有し、この特性インピーダンスは、相互接続用の可撓性同軸ケーブル（例えば、図１の符号５及び６であるが、図６（ａ）及び（ｂ）には図示していない）の特性インピーダンスに整合することになる。プランジャ４３との境界となるハウジング４４の縁部４８／６７は、信号トレース／誘電体層の組み合わせ４５／４６及び５６／５５の縁部４７／６８と位置合わせされる。特性インピーダンスＺ０は、グランド層４９及び５４が、縁部４７を超えて、プランジャ４３の下方を、縁部６６まで延在する量５１に伴って存在している。上記の位置合わせ部は、その特性インピーダンスの領域５１の一方の終端部であり、上記縁部６６は、その他方の終端部である。２列のばねピン４２が存在する場合、２つのグランド層４９及び５４を分離するために、誘電体層５３も介在する。この構成により、多層プリント回路アセンブリ５７が形成される。
【００２４】
図５（ａ）の説明に対応して、図６（ａ）では、プランジャ４３がグランド層４９の縁部６６を越えて伸張する場合に、長さ５２のＺｘが形成される。
【００２５】
図５（ｂ）の説明に対応して、図６（ｂ）では、Ｚｘが無く、長さ５１のＺ０のみが残る。
【図面の簡単な説明】
【００２６】
【図１】先端抵抗器ばねコンタクトピンを使用し、ばねピンの露出部分の特性インピーダンスＺｘが制御されない、信号取得装置の簡略化した斜視図である。
【図２】図１の先端抵抗器ばねピンプローブアセンブリの簡略化した側面図である。
【図３】ワーク回路基板上のトレースに接触するのに使用される時の一態様を示した、図１の装置における先端抵抗器ばねピンプローブ装置の一部の簡略化した拡大図である。
【図４】使用中の種々の条件下での、図３のインピーダンスが制御されない抵抗器先端ばねピンプローブアセンブリの簡略化した側面図である。
【図５】図４（ａ）〜図４（ｃ）に示すのと同じ種々の使用条件下での、インピーダンスが制御される先端抵抗器ばねピンプローブアセンブリの簡略化した側面図である。
【図６】種々の条件下での、インピーダンスが制御される、先端に抵抗器が無い状態のばねピンプローブアセンブリの簡略化した側面図である。
【符号の説明】
【００２７】
７、４２・・・ばねコンタクトピン（ピン）
１０、４３・・・プランジャ部
１２、４４・・・ハウジング部
２９、５１・・・延在部
３１、４９、５４・・・グランド層
３４、３５、５０、７５・・・伝送路
３６、５７・・・プリント回路アセンブリ
３７、３８、４１、５９・・・プローブアセンブリ
３０、４５・・・信号トレース
４７、６１、６３、６８・・・縁部（誘電体層の縁部）
６２、６６・・・縁部（グランド層の縁部）
【図１】
2007121284.tif 000003
【図２】
2007121284.tif 000004
【図３】
2007121284.tif 000005
【図４】
2007121284.tif 000006
【図５】
2007121284.tif 000007
【図６】
2007121284.tif 000008