(57)【要約】【課題】薄膜キャパシタが内蔵された印刷回路基板の製造方法を提供する。【解決手段】薄膜キャパシタ内蔵型印刷回路基板の製造方法は、絶縁物基材１１０上に第１マスクを用いて導電性金属をスパッタリングして下部電極１２０を形成する工程と、上記下部電極に第２マスクを用いて誘電体材料をスパッタリングして下部電極の一部とその一側端部を囲う誘電体層１３０を形成する工程と、上記誘電体層上と上記誘電体層が接する基材上に第３マスクを用いて導電性金属をスパッタリングして上部電極１５０を形成する工程と、上記上部電極が形成された積層体上に絶縁層１７０を積層した後、上記絶縁層の表面と上記下部電極との間、そして上記絶縁層の表面と上記基材上に形成された上部電極との間にビアホールを形成する工程と、上記ビアホールが形成された積層体を無電解及び電解銅メッキする工程とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁物基材上に第１マスクを用いて導電性金属をスパッタリングすることによりキャパシタ用下部電極を形成する工程と、
前記下部電極に第２マスクを用いて誘電体材料をスパッタリングすることにより、前記形成された下部電極の一部とその一側端部を囲う誘電体層を形成する工程と、
前記形成された誘電体層上と前記誘電体層が接する基材上に第３マスクを用いて導電性金属をスパッタリングすることによりキャパシタ用上部電極を形成する工程と、
前記上部電極が形成された積層体上に絶縁層を積層した後、前記絶縁層の表面と前記下部電極との間、及び前記絶縁層の表面と前記基材上に形成された上部電極との間にビアホールを形成する工程と、
前記ビアホールが形成された積層体を無電解及び電解銅メッキする工程と、
を含む薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項２】
前記下部電極と上部電極は、Ｃｕ、Ｎｉ、Ａｌ、Ｐｔ、Ｐｄ、Ｔａ、Ａｕ、Ａｇのうち選択された１種で組成されることを特徴とする請求項１に記載の薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項３】
前記下部電極と上部電極の厚さが各々１００〜５００ｎｍの範囲にあることを特徴とする請求項１に記載の薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項４】
前記誘電体層は、ＢｉＺｎＮｂ系非晶質金属酸化物で組成されたことを特徴とする請求項１に記載の薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項５】
前記誘電体層は、１．３＜ｘ＜２．０、０．８＜ｙ＜１．５、及び１．４＜ｚ＜１．６を満足するＢｉｘＺｎｙＮｂｚＯ７金属酸化物で組成されたことを特徴とする請求項４に記載の薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項６】
前記誘電体層は、Ｂｉ２Ｏ３−ＺｎＯ−Ｎｂ２Ｏ５で組成されたことを特徴とする請求項５に記載の薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項７】
前記誘電体層は、その厚さが５０ｎｍ〜１μｍの範囲にあることを特徴とする請求項１に記載の薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項８】
カッパークラッドラミネート基板（ＣＣＬ基板）の所定の位置に貫通溝を形成した後、前記貫通溝をメッキする工程と、
前記メッキされた貫通溝を有するＣＣＬの少なくとも一側面に第１絶縁層を積層し、次いで前記第１絶縁層の所定の位置にビアホールを形成した後、これをメッキする工程と、
前記メッキされたビアホールを有する前記第１絶縁層上に第１マスクを用いて導電性金属をスパッタリングすることによりキャパシタ用下部電極を形成する工程と、
前記下部電極上に第２マスクを用いて誘電体材料をスパッタリングすることにより、前記形成された下部電極の一部とその一側端部を囲う誘電体層を形成する工程と、
前記形成された誘電体層上とその誘電体層が接する第１絶縁層上に第３マスクを用いて導電性金属をスパッタリングすることによりキャパシタ用上部電極を形成する工程と、
前記上部電極が形成された積層体上に第２絶縁層を積層した後、前記第２絶縁層の表面と前記下部電極との間、及び前記第２絶縁層の表面と前記第１絶縁層上に形成された上部電極との間にそれぞれビアホールを形成する工程と、
前記ビアホールが形成された積層体を無電解及び電解銅メッキする工程と、を含む薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項９】
前記下部電極と上部電極は、Ｃｕ、Ｎｉ、Ａｌ、Ｐｔ、Ｐｄ、Ｔａ、Ａｕ、Ａｇのうち選択された１種で組成されることを特徴とする請求項８に記載の薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項１０】
前記下部電極と上部電極の厚さが各々１００〜５００ｎｍの範囲にあることを特徴とする請求項８に記載の薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項１１】
前記誘電体層は、ＢｉＺｎＮｂ系非晶質金属酸化物で組成されたことを特徴とする請求項８に記載の薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項１２】
前記誘電体層は、１．３＜ｘ＜２．０、０．８＜ｙ＜１．５、及び１．４＜ｚ＜１．６を満足するＢｉｘＺｎｙＮｂｚＯ７金属酸化物で組成されたことを特徴とする請求項１１に記載の薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項１３】
前記誘電体層は、その厚さが５０ｎｍ〜１μｍの範囲にある特徴とする請求項１２に記載の薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【請求項１４】
前記誘電体層は、Ｂｉ２Ｏ３−ＺｎＯ−Ｎｂ２Ｏ５で組成されたことを特徴とする請求項８に記載の薄膜キャパシタ内蔵型印刷回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜キャパシタ内蔵型印刷回路基板の製造方法に関するものであって、より詳しくは、スパッタリング工程を用いてキャパシタ用金属電極と誘電体膜を形成することが出来る薄膜キャパシタが内蔵された印刷回路基板の製造方法に関する。
【背景技術】
【０００２】
最近、電子製品の小型化及び高機能化、高周波化に伴い、印刷回路基板（ＰＣＢ）に実装される受動素子をＰＣＢ内に挿入する技術、いわゆる受動素子埋め込み技術（Ｅｍｂｅｄｄｅｄ  Ｐａｓｓｉｖｅ  Ｄｅｖｉｃｅ  Ｔｅｃｈｎｏｌｏｇｙ）が導入されている。このような技術は、基板表面積の５０％以上を占める受動素子（このうち５０％以上がキャパシタである）を埋め込む（Ｅｍｂｅｄｄｉｎｇ）ことにより、製品の小型化、デザイン自由度の増大、及びソルダー接続（ｓｏｌｄｅｒ  ｊｏｉｎｔ）の減少などを通じて製品の信頼性の向上とノイズの減少を図ることができ、尚、連結配線経路が短くなるにつれインダクタンス減少効果などが得られる。
【０００３】
特にデカップリングキャパシタの場合、そのキャパシタはＩＣ付近に配置して電源供給及びスイッチングによるノイズを除去するために使用されており、ＩＣチップの益々の高速化によりさらに高いキャパシタンスと、低い等価直列インダクタンス（ＥＳＬ：Ｅｑｕｉｖａｌｅｎｔ  ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が要求されている。表面実装部品（ＳＭＤ：Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｄｅｖｉｃｅｓ）の場合、インダクタンスを減少させた低インダクタンスチップキャパシタ（ＬＩＣＣ：Ｌｏｗ  Ｉｎｄｕｃｔａｎｃｅ  Ｃｈｉｐ  Ｃａｐａｃｉｔｏｒ）などの開発を通じて３００ｐＨ程度以下にインダクタンスを低くしている。しかし、基本的にＩＣチップの配線経路が長くてソルダージョイント、ビアホールなどによるインダクタンスが増加することによって相対的に大きいＥＳＬが生じることになる。
【０００４】
内蔵型キャパシタの場合、一般的に内蔵型デカップリングキャパシタは、２個の銅箔（導電層）とその間のプリプレグ形態の絶縁層から構成される。この場合、キャパシタの面積当たりの静電容量（ｃａｐａｃｉｔａｎｃｅ  ｄｅｎｓｉｔｙ）は０．７７ｎＦ／ｃｍ２（〜２０ｎＦ／ｉｎ２）程度と低いため、その使用に制約がある（レジン型）。一方、絶縁層の樹脂内にフィラーを分散させ厚さを減らすことで静電容量を向上させる材料を開発中で、一般的に〜３．１ｎＦ／ｃｍ２（〜２０ｎＦ／ｉｎ２）程度の値を有する（複合材型）。しかし、それでもなおデカップリング用としては面積対比の静電容量が低いため使用上の制約があった。
【０００５】
このような内蔵型キャパシタの従来技術の一例として、特許文献１、特許文献２などに提示された発明が挙げられる。具体的には、上記特許文献１には導電性ホイルの間に硬化されない誘電シートを入れ積層工程を通じてキャパシタ内蔵型印刷回路基板を製造することが開示されている。また、上記特許文献２には強誘電体を用いた高温薄膜内蔵型キャパシタが開示されており、具体的には、高温熱処理（４００〜８００℃）による導電層の酸化を防ぐためにバリアー層を形成することが開示されている。
【０００６】
ところが、このような従来の内蔵型キャパシタの場合、硬化プリント配線用銅の表面積層技術であるＲＣＣ（Ｒｉｇｉｄ  Ｃｕｐｐｅｒ  Ｃｌａｄ）形態で電極上に薄膜を形成し、熱処理を通じて結晶化することにより、所望の誘電率をもたせた資材或いは材料を製造した後、ＰＣＢ工程に入れるのが一般であった。しかし、このような資材或いは材料は４００〜８００℃程度の高温で熱処理することによってレジンを含むＰＣＢ上に組み込むことが不可能或いは困難であると共に、電極部分の酸化、収縮／膨張による整列度の問題、別の製造工程による管理及び作業性などの問題を抱えている。
【０００７】
従って、十分な誘電特性を有する薄膜キャパシタが内蔵された印刷回路基板を通常のＰＣＢ工程上に直接適用できる製造工程の開発が求められている。即ち、このようなＰＣＢ工程ではＰＣＢ内の有機材料が有する温度の制約のため、２００℃以下の低温で薄膜キャパシが製造可能でなければならず、また通常使用される写真蝕刻工程やエッチング工程による耐化学性などを考慮することの出来る製造工程の開発が必要とされている。
【０００８】
従って、最近常温で誘電薄膜を用いてＰＣＢ工程から直接薄膜キャパシタを製造する技術が試みられているが、低温で誘電特性を有する誘電材料の開発、誘電体パターニング方法、異種材料間の接合問題などの多くの技術的問題を抱えている。
【特許文献１】米国特許ＵＳ５，２６１，１５３号
【特許文献２】米国特許ＵＳ６，５４１，１３７号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述の従来技術の問題点を解決するためのものであって、一連のインライン（Ｉｎ−ｌｉｎｅ）工程で異種材料間の接合問題を解決することができ、また工程中に誘電体層の損傷発生を最小化することが出来る薄膜キャパシタ内蔵型の印刷回路基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成すべく、本発明に係わる薄膜キャパシタ内蔵型印刷回路基板の製造方法は、絶縁物基材上に第１マスクを用いて導電性金属をスパッタリングすることにより、キャパシタ用下部電極を形成する工程と、上記下部電極に第２マスクを用いて誘電体材料をスパッタリングすることにより、上記形成された下部電極の一部とその一側端部を囲う誘電体層を形成する工程と、上記形成された誘電体層上と上記誘電体層が接する基材上に第３マスクを用いて導電性金属をスパッタリングすることにより、キャパシタ用上部電極を形成する工程と、上記上部電極が形成された積層体上に絶縁層を積層した後、上記絶縁層の表面と上記下部電極との間、及び上記絶縁層の表面と上記基材上に形成された上部電極との間にビアホールを形成する工程と、上記ビアホールが形成された積層体を無電解及び電解銅メッキする工程とを含むことを特徴とする。
【００１１】
この場合、前記絶縁物基材は高分子基材で、前記下部電極と上部電極はＣｕ、Ｎｉ、Ａｌ、Ｐｔ、Ｐｄ、Ｔａ、Ａｕ、Ａｇのうち選択された１種で、各電極厚さが１００〜５００ｎｍの範囲で、前記誘電体層はＢｉＺｎＮｂ系非晶質金属酸化物で、前記誘電体層は１．３＜ｘ＜２．０、０．８＜ｙ＜１．５、及び１．４＜ｚ＜１．６を満足するＢｉｘＺｎｙＮｂｚＯ７金属酸化物で、前記誘電体層はＢｉ２Ｏ３−ＺｎＯ−Ｎｂ２Ｏ５で、或いはまた前記誘電体層の厚さが５０ｎｍ〜１μｍの範囲で構成されることが好ましい。
【００１２】
また、本発明に係わる薄膜キャパシタ内蔵型印刷回路基板の製造方法は、カッパークラッドラミネート基板（ＣＣＬ基板）の所定の位置に貫通溝を形成した後、上記貫通溝をメッキする工程と、上記メッキされた貫通溝を有するＣＣＬの少なくとも一側面に第１絶縁層を積層し、次いで上記絶縁層所定の位置にビアホールを形成した後、これをメッキする工程と、上記メッキされたビアホールを有する上記第１絶縁層上に第１マスクを用いて導電性金属をスパッタリングすることにより、キャパシタ用下部電極を形成する工程と、上記下部電極上に第２マスクを用いて誘電体材料をスパッタリングすることにより、上記形成された下部電極の一部とその一側端部を囲う誘電体層を形成する工程と、上記形成された誘電体層上とその誘電体層が接する第１絶縁層上に第３マスクを用いて導電性金属をスパッタリングすることにより、キャパシタ用上部電極を形成する工程と、上記上部電極が形成された積層体上に第２絶縁層を積層した後、上記第２絶縁層の表面と上記下部電極との間、そして上記第２絶縁層の表面と上記第１絶縁層上に形成された上部電極との間にビアホールを形成する工程と、上記ビアホールが形成された積層体を無電解及び電解銅メッキする工程とを含むことを特徴とする。
【００１３】
この場合、前記下部電極と上部電極は、Ｃｕ、Ｎｉ、Ａｌ、Ｐｔ、Ｐｄ、Ｔａ、Ａｕ、Ａｇのうち選択された１種で、前記下部電極と上部電極の厚さが各々１００〜５００ｎｍの範囲で、前記誘電体層はＢｉＺｎＮｂ（略称ＢＮＺ）系非晶質金属酸化物で、前記誘電体層は、１．３＜ｘ＜２．０、０．８＜ｙ＜１．５、及び１．４＜ｚ＜１．６を満足するＢｉｘＺｎｙＮｂｚＯ７金属酸化物で、前記誘電体層の厚さが５０ｎｍ〜１μｍの範囲で、或いはまた前記誘電体層はＢｉ２Ｏ３−ＺｎＯ−Ｎｂ２Ｏ５で構成されることが好ましい。
【発明の効果】
【００１４】
本発明は、ＰＣＢインライン（Ｉｎ−ｌｉｎｅ）工程においてスパッタリングを通じてキャパシタ用下部電極、誘電体層及び上部電極を形成することにより、従来のメッキ工程に比べて下部電極形成時の表面粗さ乃至クリーニング問題を解消することができ、尚、写真蝕刻工程やエッチング工程を利用しないため、誘電膜の損傷を最小化することが出来る。また、別途の格別なパターニング工程なしでキャパシタを形成することができるため、不純物による異種界面接着強度問題を効果的に解決することが出来る。
【発明を実施するための最良の形態】
【００１５】
以下、添付の図面を参照して本発明を詳しく説明する。図１は、本発明の一実施例による薄膜キャパシタが内蔵された印刷回路基板の製造工程別断面図である。
【００１６】
図１（ａ）に示された通り、本発明では先ず、例えば有機の高分子基材を用いた絶縁物基材１１０上にキャパシタ用の下部電極１２０を形成する。この際、本発明では上記下部電極１２０を第１マスク（図示せず）を用いて導電性金属を２００℃以下でスパッタリングすることにより形成する。上記有機高分子基材としては具体的にはシート状、フィルム状或いは板状のポリイミド樹脂等を用いることができる。
【００１７】
本発明において上記下部電極１２０を形成するために用いられる導電性金属の具体的な種類に格別な制限はないが、好ましくはＣｕ、Ｎｉ、Ａｌ、Ｐｔ、Ｐｄ、Ｔａ、Ａｕ、Ａｇのうち選択された１種を用いる。
【００１８】
より好ましくは、上記下部電極１２０の厚さを１００〜５００ｎｍに制限する。
【００１９】
次いで、本発明では図１（ｂ）のように、上記下部電極１２０上に第２マスク（図示せず）を用いて誘電体材料を２００℃以下の温度でスパッタリングすることにより、上記形成された下部電極１２０の一部とその一側端部を囲う誘電体層１３０を形成する。即ち、本発明ではキャパシタ用誘電体層１３０を形成する際に、上記下部電極１２０の表面の一部とその一側端部を覆うように第２マスクを用いて誘電体材料をスパッタリングする。この段階において、下部電極１２０の表面の他の一部に対して誘電体層１３０を蒸着形成しないで、上記他の部分を露出させるが、その理由は、後続の工程で上記下部電極１２０と図示されていない他の外部導電層を導通させるビアホール並びに導通ビアの形成を容易にするためである。また本発明では、上記下部電極１２０の一側端部を覆うよう上記誘電体層１３０を蒸着形成するが、これは後続の上部電極形成時に、上下部電極間の短絡が引き起こされることを防ぐためである。
【００２０】
一方、本発明において上記誘電体層１３０は、２００℃以下の低温で誘電率を有する常誘電膜であることが望まれる。好ましくは上記誘電体層１３０は、低温で誘電率を有するＢｉＺｎＮｂ（略称ＢＮＺ）系非晶質金属酸化物からなる組成とされる。より好ましくは、１．３＜ｘ＜２．０、０．８＜ｙ＜１．５、及び１．４＜ｚ＜１．６を満足するＢｉｘＺｎｙＮｂｚＯ７金属酸化物からなる組成とされる。より好ましくは、Ｂｉ２Ｏ３−ＺｎＯ−Ｎｂ２Ｏ５からなる組成とされる。
【００２１】
また、上記誘電体層１３０は、ＴｉＯ２、Ｂｉ２Ｏ３、ＺｎＯ、Ｎｂ２Ｏ５、ＰｂＯ、ＣｕＯ、Ｔａ２Ｏ５などで組成されることも出来る。そして上記誘電体層１３０の厚さは５０ｎｍ〜１μｍにすることが好ましい。
【００２２】
そして本発明では図１（ｃ）のように、上記誘電体層１３０上とその誘電体層が接する基材１１０上に第３マスク（図示せず）を用いて導電性金属をスパッタリングすることにより、キャパシタ用上部電極１５０を形成する。即ち、本発明では上記上部電極１５０を上記誘電体層１３０の上部のみならず、その誘電体層１３０に隣接する基材１１０の上部にも形成するが、これは後続の工程で上記上部電極１５０と信号配線層としての金属導電層パターン間を導通させるビアホール並びに導通ビアの形成を容易にするためである。この際の導電性金属の種類、その電極の厚さなどは上記下部電極の場合と同一である。
【００２３】
このようにして、いずれもスパッタリングによって順次積層形成された下部電極１２０、誘電体層１３０及び上部電極１５０によって薄膜キャパシタが構成され、従来のメッキ工程に比べて下部電極形成時の表面粗さ乃至クリーニング問題を解消することができる。
【００２４】
続いて、図１（ｄ）のように、上記上部電極１５０が形成された積層体上にＡＢＦフィルムなどのような絶縁層１７０を積層する。その後、図１（ｅ）のように、上記絶縁層１７０の表面と上記下部電極１２０との間、及びその絶縁層１７０の表面と上記基材１１０上に形成された上部電極１５０との間にビアホール１８０をそれぞれ形成する。上記ビアホール１８０は機械的に加工することもでき、ＣＯ２レーザを用いて加工することも出来る。上記ＡＢＦはＡｊｉｎｏｍｏｔｏ  Ｂｕｉｌｄ−ｕｐ  Ｆｉｌｍの略称であり、電子材料である層間絶縁用フイルムとして市販されている。
【００２５】
次いで、本発明では図１（ｆ）のように、上記絶縁層１７０内のビアホール１８０が形成された積層体を、下地用の無電解銅メッキ、乾式フィルム付着後パターン形成、次いで電解銅メッキ及びフラッシュエッチング工程を通じて上記絶縁層１７０上に金属導電層パターン１９０ａ、１９０ｂをそれぞれ形成することで、薄膜キャパシタが内蔵された印刷回路基板１００を製造することが出来る。一方、上記ビアホール１８０内にはこのような無電解及び電解銅メッキによって層間導通路となる導通ビア１８１ａ、１８１ｂが形成され、これを通じて上記下部電極１２０は信号層の金属導電層パターン１９０ｂと、上記上部電極１５０は金属導電層パターン１９０ａと連結される。
【００２６】
一方、図２ａ〜図２ｈは本発明の他の実施例による印刷回路基板の製造工程を示した概略工程別断面図である。
【００２７】
図２ａのように、本発明では先ず、例えば絶縁基板の両面に銅箔を積層した両面銅張積層基板を用いたカッパークラッドラミネート基板（ＣＣＬ：ｃｏｐｐｅｒ  ｃｌａｄ  ｌａｍｉｎａｔｅ）２１０の所定の位置に貫通孔若しくは貫通溝２１３を形成した後、上記貫通溝２１３内面をメッキする。即ち、上記ＣＣＬ２１０の一面に乾式フィルムを付着してパターンを形成した後、機械的加工を通じて上記貫通溝２１３を形成することができ、続いて貫通溝２１３を有するＣＣＬ２１０に、無電解及び電解銅メッキを順次施すことにより、その貫通溝２１３内面に銅メッキ層を形成することが出来る。
【００２８】
また、必要に応じて図２ｂのようにＣＣＬ２１０上面に所定のパターンを有する回路配線層としての銅箔２１５を提供することができ、この配線用の銅箔２１５は、図２ａに関して説明した上記銅箔を、通常の写真蝕刻工程を用いて蝕刻することによって得ることが出来る。また、ＣＣＬ２１０の下面にも同様な処理によってパターン化された回路配線層としての銅箔２１５’が形成され、上記貫通溝２１３内には、上記銅メッキ形成によって上記両銅箔２１５と２１５’とを導通させる層間導通ビア２１１が設けられている。
【００２９】
そして本発明では図２ｃのように、上記メッキされた貫通溝２１３を有するＣＣＬ２１０の少なくとも一方の面（上面）にＡＢＦフィルムなどのような可塑変形可能な第１絶縁層２３０を積層する。以後、その絶縁層２３０の所定の位置にビアホール２３５を形成した後、これを銅のような金属にてメッキする。ビアホール２３５及び絶縁層２３０上に形成された金属層に乾式フィルムを付着しパターンを形成した後、エッチングして金属層をパターニングすることが出来る。勿論必要に応じて、ＣＣＬ２１０の他方の面（下面）に、上記第１絶縁層２３０と同様に積層された他の絶縁層２３０’やビアホール２３５’を形成することができる。
【００３０】
以後、図２ｄのように、上記メッキされたビアホールを有する絶縁層上に第１マスク（図示せず）を用いて導電性金属をスパッタリングすることにより、キャパシタ用下部電極２５０を形成する。この際、本発明では上記下部電極を、第１マスクを用いて導電性金属を２００℃以下でスパッタリングすることにより形成する。そして上記下部電極２５０を形成するに用いられる導電性金属の具体的な種類に制限はされないが、好ましくはＣｕ、Ｎｉ、Ａｌ、Ｐｔ、Ｐｄ、Ｔａ、Ａｕ、Ａｇのうち選択された１種を用いることが出来る。
【００３１】
より好ましくは、上記下部電極２５０の厚さを１００〜５００ｎｍに制限する。また、この段階で上記下部電極２５０は、金属メッキによる導通ビア２３６を通じて上記銅箔２１５と導通されている。なお、上記他の絶縁層２３０’のビアホール２３５’に金属メッキを施し、このメッキと連結された回路配線層を上記絶縁層２３０’に設けることができる。
【００３２】
次いで、本発明では図２ｅのように、上記下部電極２５０上に第２マスク（図示せず）を用いて誘電体材料を２００℃以下でスパッタリングすることにより、上記形成された下部電極２５０の一部とその一側端部を囲う誘電体層２６０を形成する。即ち、本発明ではキャパシタ用誘電体層２６０を形成する場合において、上記下部電極２５０の表面の一部とその一側端部を覆うように第２マスクを用いて誘電体材料をスパッタリングするが、その具体的理由は上述の通りである。
【００３３】
本発明において上記誘電体層２６０は、低温で誘電率を有するＢｉＺｎＮｂ系非晶質金属酸化物で組成されることが好ましく、より好ましくは、１．３＜ｘ＜２．０、０．８＜ｙ＜１．５、及び１．４＜ｚ＜１．６を満足するＢｉｘＺｎｙＮｂｚＯ７金属酸化物で組成されることである。また上記誘電体層２６０は、ＴｉＯ２、Ｂｉ２Ｏ３、ＺｎＯ、Ｎｂ２Ｏ５、ＰｂＯ、ＣｕＯ、Ｔａ２Ｏ５などで組成されることも出来る。そして上記誘電体層２６０の厚さを５０ｎｍ〜１μｍにすることが好ましい。より好ましくは、Ｂｉ２Ｏ３−ＺｎＯ−Ｎｂ２Ｏ５で組成される。
【００３４】
そして本発明では図２ｆのように、上記誘電体層２６０上とその誘電体層が接する第１絶縁層２３０上に第３マスクを用いて導電性金属をスパッタリングすることにより、キャパシタ用上部電極２７０を形成する。即ち、本発明では上記上部電極２７０を上記誘電体層２６０の上部のみならず、その誘電体層２６０に隣接する絶縁層２３０の上部にも形成するが、これは後続の工程で上記上部電極２７０と信号用配線層としての金属導電層パターン間を導通させるビアホール並びに導通ビアの形成を容易にするためである。この際、導電性金属の種類、その電極の厚さなどは上記下部電極２５０の場合と同一である。
【００３５】
続いて、図２ｇのように、上記上部電極２７０が形成された積層体上に第２絶縁層２８０を積層した後、第２絶縁層２７０の表面と上記下部電極２５０との間、及び第２絶縁層の表面と上部電極２７０との間にビアホール２８５をそれぞれ形成する。上記各ビアホール２８５は機械的に加工することもでき、ＣＯ２レーザを用いて加工することも出来る。なお、ＣＣＬ２１０の下面側の絶縁層２３０’の下面に、更に他のビアホール付きの絶縁層２８０’を形成することができる。
【００３６】
次いで、本発明では図２ｈのように、第２絶縁層２８０内のビアホール２８５が形成された積層体を無電解銅メッキ、乾式フィルム付着後パターン形成、次いで電解銅メッキ及びフラッシュエッチング工程を通じて第２絶縁層２８０上に金属導電層パターン２９０ａ、２９０ｂを形成する。この際、上記ビアホール２８５内に形成されたこのような無電解及び電解銅メッキによる導通ビア２５１を通じて、上記下部電極２５０は信号用配線層としての金属導電層パターン２９０ｂと、上記上部電極２７０は金属導電層パターン２９０ａと連結される。
【００３７】
そして続いて、外部のパッドに金メッキ及び外郭ソルダーレジスト（ＳＲ：Ｓｏｌｄｅｒ  Ｒｅｓｉｓｔ）を塗布することにより、薄膜キャパシタが内蔵された印刷回路基板２００を製造することが出来る。
【００３８】
上述の通り、本発明では、キャパシタ素子の形成段階において、ＰＣＢ工程で用いられる有機基板材のような絶縁物基板材や同様な材料の絶縁物層上に２００℃以下の低温でスパッタリングを用いてパターニング工程のない同一工程を用いてキャパシタ用下部電極、誘電体層及び上部電極を形成することにより、従来工程から引き起こされる汚染と不純物による接着強度の問題などを効果的に低減し解決できる。
【００３９】
［実施例］
以下、好ましい一実施例を通じて本発明を詳細に説明する。両面に銅箔が付着されたＣＣＬを備えた。そして上記ＣＣＬの両面に乾式フィルムを塗布した後、パターンを形成し、次いでＣＣＬの所定の位置に貫通溝を形成し、その貫通溝を無電解及び電解銅メッキ処理してメッキした。そしてメッキされた貫通溝を有する積層体の一面にＡＢＦフィルムからなる絶縁層を形成した後、ＣＯ２レーザを用いて絶縁層の内部にビアホールを形成した。
【００４０】
次いで、上記ビアホールを無電解及び電解銅メッキでメッキした後、上記絶縁層上にマスクを用いてＣｕをスパッタリングすることにより、キャパシタ用下部電極を形成し、続いて、前述のようなＢＺＮ系誘電体層、及びＣｕ上部電極をスパッタリングで形成した。この際、Ｃｕは常温で１０−６Ｔｏｒｒのｂａｓｅ  ｐｒｅｓｓｕｒｅにて１時間蒸着し５００ｎｍの厚さに形成し、ＢＺＮ誘電体は３００ｎｍの厚さに形成した。
【００４１】
そして上記上部電極が形成された積層体上にＡＢＦフィルムを積層し、その内部にビアホールを形成した。そして無電解及び電解メッキを通じてビアホール及び積層体の表面に金属層を形成し、その表面に乾式フィルムを付着してパターンを形成した後、エッチングして金属電極層をパターニングした。次いで、露出された金属層にＡｕコーティング及び表面中の絶縁層部分にＳＲコーティングして印刷回路基板を製造した。
【００４２】
上記製造された基板内に内蔵された薄膜キャパシタの電気的特性を測定し、その結果を図３及び図４に示した。
【００４３】
図３は、本発明の製造方法で製造されたキャパシタの周波数によるキャパシタ容量と損失値を示したグラフである。そして、キャパシタ容量及び損失値に関する周波数特性が広域にわたって安定しているいることが分かる。図４は、本発明の製造方法で製造されたキャパシタの温度変化によるキャパシタ容量変化を示したグラフである。そのキャパシタ容量変化ΔＣ／Ｃ［％］は広い温度範囲において変化が少なく安定した特性を示している。
【００４４】
上述の通り、本発明は好ましい実施例を通じて詳しく説明されたが、本発明はこのような実施例の内容に制限されない。本願が属する技術分野において通常の知識を有している者であれば、実施例に提示されなくても添付の請求範囲の記載範囲内で様々な変更及び変形が可能で、これも本願発明の技術的範囲に属することは自明である。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施例による薄膜キャパシタ内蔵型印刷回路基板の製造方法を説明するための図であり、（ａ）〜（ｆ）はその工程別断面図図である。
【図２ａ】本発明の他の実施例による薄膜キャパシタが内蔵された印刷回路基板の製造方法を説明するための一工程断面図である。
【図２ｂ】本発明の他の実施例による薄膜キャパシタが内蔵された印刷回路基板の製造方法を説明するための一工程断面図である。
【図２ｃ】本発明の他の実施例による薄膜キャパシタが内蔵された印刷回路基板の製造方法を説明するための一工程断面図である。
【図２ｄ】本発明の他の実施例による薄膜キャパシタが内蔵された印刷回路基板の製造方法を説明するための一工程断面図である。
【図２ｅ】本発明の他の実施例による薄膜キャパシタが内蔵された印刷回路基板の製造方法を説明するための一工程断面図である。
【図２ｆ】本発明の他の実施例による薄膜キャパシタが内蔵された印刷回路基板の製造方法を説明するための一工程断面図である。
【図２ｇ】本発明の他の実施例による薄膜キャパシタが内蔵された印刷回路基板の製造方法を説明するための一工程断面図である。
【図２ｈ】本発明の他の実施例による薄膜キャパシタが内蔵された印刷回路基板の製造方法を説明するための一工程断面図である。
【図３】本発明の製造方法で製造されたキャパシタの周波数によるキャパシタ容量と損失値を示したグラフである。
【図４】本発明の製造方法で製造されたキャパシタの温度変化によるキャパシタの容量変化を示したグラフである。
【符号の説明】
【００４６】
１１０    絶縁物基材（高分子基材）
１２０、２５０    キャパシタ用下部電極
１３０、２６０    誘電体層
１５０、２７０    キャパシタ用上部電極
１７０    絶縁層
１８０    ビアホール
２１０    カッパークラッドラミネート基板（ＣＣＬ）
２１３    貫通溝
２３０    第１絶縁層
２３５、２８５    ビアホール
２８０    第２絶縁層
【図１】
2007208263.tif 000003
【図２ａ】
2007208263.tif 000004
【図２ｂ】
2007208263.tif 000005
【図２ｃ】
2007208263.tif 000006
【図２ｄ】
2007208263.tif 000007
【図２ｅ】
2007208263.tif 000008
【図２ｆ】
2007208263.tif 000009
【図２ｇ】
2007208263.tif 000010
【図２ｈ】
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【図３】
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【図４】
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