(57)【要約】【課題】  消費電流が小さく、かつ回路面積の小さな複数の電源電圧を検出するリセット信号発生回路を具備する半導体集積回路装置を提供する。【解決手段】  電源電圧が大きく変化しても消費電流が変化しない電圧検出回路を複数具備し、夫々の電圧検出回路の出力信号をカレントミラー回路の出力ノードに直列接続された複数のＮ型エンハンスメントＭＩＳトランジスタの各々のゲート電極に接続することで、電圧検出回路の出力信号の増幅と論理演算を同時に行う構成とし、広い動作電圧範囲においても低消費電力で回路面積の小さなリセット信号発生回路を具備する半導体集積回路装置。【選択図】    図２
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【特許請求の範囲】
【請求項１】
複数の電圧を検出する電圧検出回路と、
前記電圧検出手段の出力信号を増幅及び波形整形すると同時に論理演算を行う論理演算回路と、
前記論理演算回路の出力信号を特定の論理振幅に変換するレベル変換回路を有し、
前記電圧検出回路は、ソースが検出すべき電圧に接続され、ゲート電極が接地電位に接続され、ドレイン電極が第一の定電流回路に接続されたＰチャネル型エンハンスメントタイプＭＩＳトランジスタで構成され、
かつ前記論理演算回路は、少なくとも一つの入力端子と少なくとも一つの出力端子を有するカレントミラー回路と、出力端子が前記カレントミラー回路の入力端子に接続された第二の定電流回路と、前記カレントミラー回路の出力端子に電源電圧を検出する手段と同数直列接続されたＮチャネル型エンハンスメントタイプＭＩＳトランジスタで構成され、
前記電圧検出回路の出力信号はそれぞれ前記論理演算回路の直列接続されたＮチャネル型エンハンスメントタイプＭＩＳトランジスタのゲート電極に一対一で接続されていることを特徴とするリセット信号発生回路。
【請求項２】
前記第一および第二の定電流回路は、ゲート電極とソース電極が接地電位に接続されたＮチャネル型デプレッションタイプＭＩＳトランジスタであることを特徴とする請求項１記載のリセット信号発生回路。
【請求項３】
前記カレントミラー回路の出力端子に前記電圧検出回路の検出電圧に応じた論理振幅に変換するレベル変換回路を設けたことを特徴とする請求項１または２のいずれか記載のリセット信号発生回路。
【請求項４】
前記レベル変換回路は、前記電圧検出回路の検出電圧に応じて複数設けたことを特徴とする請求項３記載のリセット信号発生回路。
【請求項５】
外部電源で動作する第一の回路と、
前記外部電源から作られる内部電源で動作する第二の回路と、
請求項１から４のいずれか記載のリセット信号発生回路とからなる半導体集積回路装置。
【請求項６】
外部電源で動作する第一の回路と、
前記外部電源から作られる内部電源で動作する第二の回路と、
請求項１から４のいずれか記載のリセット信号発生回路とからなり、
前記外部電源から作られる内部電源で動作する第二の回路は、電気的に書換え可能な不揮発性記憶素子を有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、それぞれ異なる電源電圧で動作をする複数の回路ブロックを有し、各々の電源電圧を検出してリセット信号を発生する回路により前記複数の回路ブロックの動作を制御する半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路の製造プロセスが微細化されるにつれて、トランジスタ等の素子の信頼性を確保するため、動作電圧が下がる傾向にある。一方、外部との信号のやり取りにおいては、従来の半導体集積回路とのインターフェースを行う回路では一概に動作電圧を下げることが出来ずに、例えば半導体集積回路の中に内部降圧回路を設け内部ロジック回路等は外部電源電圧を降圧した低い電源電圧を供給し、インターフェース回路には外部電源電圧を供給して動作を行う手法が取られる場合がある。
【０００３】
一般的に半導体集積回路は、電源電圧がトランジスタのしきい値電圧近傍まで落ちてくると、回路が正常に動作しなくなり誤動作を起こす原因となる。したがって、電源電圧の低下を検出して規定の電源電圧以下では、半導体集積回路を安全な初期状態にリセットを行うか、危険な動作モードに入らないように論理を固定する必要がある。内部降圧回路を有する半導体集積回路においては、外部電源電圧と内部降圧電圧で動作をする回路があるため、外部電源電圧と内部降圧電圧の両者の低下を検出していずれか一方でも規定の電圧以下に低下をしたら、半導体集積回路を安全な初期状態にリセットするか危険な動作モードに入らないように論理を固定することが望ましい（例えば、特許文献１参照。）。
【０００４】
図７に従来例のリセット信号発生回路の回路図を示す。
【０００５】
抵抗９０１と抵抗９０２で構成されるバイアス回路９０３は外部電源電圧ＶＥＸＴに接続され、抵抗９０１と抵抗９０２の接続点であるノードＮ５はＮチャネル型エンハンスメントタイプＭＩＳトランジスタ９０８のゲート電極に接続される。ノードＮ５には抵抗９０１と抵抗９０２によって外部電源電圧が分圧された電圧が現われ、ノードＮ５の電圧が波形整形部９０９の構成要素であるＮチャネル型エンハンスメントタイプＭＩＳトランジスタ９０８のしきい値電圧以上となるとＮチャネル型エンハンスメントタイプＭＩＳトランジスタ９０８と抵抗９０７の接続点であるノードＮ７は高電位（ＶＥＸＴ）からＧＮＤレベルに近い低電位となる。この動作により、外部電源電圧ＶＥＸＴが規定の電圧より低い事の検出信号がノードＮ７に負論理で現われる。
【０００６】
同様に抵抗９０４と抵抗９０５で構成されるバイアス回路９０６は内部降圧電圧ＶＩＮＴに接続されているため、内部降圧電圧が分圧された電圧がノードＮ６に現われ、このバイアス電圧が波形整形部９１２を構成するＮチャネル型エンハンスメントタイプＭＩＳトランジスタ９１１のゲート電極に加わることにより、内部降圧電圧が規定の電圧より低いことの検出信号がノードＮ８に負論理で現われる。
【０００７】
ノードＮ７とノードＮ８はインバータ９１３及び９１４で構成される増幅回路で論理振幅をＶＥＸＴ−ＧＮＤに増幅したのち、ＮＡＮＤ回路９１５に入力されることで論理演算され、外部電源電圧ＶＥＸＴもしくは内部降圧電圧ＶＩＮＴのいずれか一方でも規定値よりも低い場合にＮＡＮＤ回路９１５の出力であるＬＶ＿ＥＸＴ信号に「Ｈ」を出力する。
【特許文献１】特開２００１−２１００７６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図７に示す従来例では、バイアス回路９０３及び９０６が単純な抵抗の直列接続で構成され、また波形整形部９０９と９１２もＮチャネル型エンハンスメントタイプＭＩＳトランジスタのドレイン電極に抵抗が直列に接続されているため、外部電源電圧及び内部降圧電圧の変化に応じて回路に流れる電流が大きく変化する。
電圧変化に対する回路の過渡応答を良くする為には、検出電圧付近でバイアス回路に流す電流をある程度流す必要があるが、外部電源電圧が例えば１．８Ｖから５．５Ｖ等の広い範囲の変化での動作を保証する必要のある半導体集積回路の場合、図７に示すような従来の電圧検出回路では、外部電源電圧が高い場合には非常に大きな消費電流が回路に流れてしまうという課題がある。
【０００９】
また内部降圧電圧が複数あるような場合には、その降圧電圧の種類だけ電圧検出回路が必要になるため、消費電流が増大するだけでなく論理演算部分の回路面積も増えるため、コスト高になるという課題もあった。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、請求項１にかかるリセット信号発生回路は、複数の電源電圧を検出する手段と、複数の入力信号を増幅及び波形整形すると同時に論理演算を行う手段と、前記複数の入力信号を増幅及び波形整形すると同時に論理演算を行う手段の出力信号を特定の論理振幅に変換するレベル変換回路を有し、前記電源電圧を検出する手段はＰチャネル型エンハンスメントタイプＭＩＳトランジスタのソース電極が電圧を検出すべき電源電位に接続されゲート電極が接地電位に接続されドレイン電極に定電流回路が接続された構成で、かつ前記入力信号を増幅及び波形整形すると同時に論理演算を行う手段は少なくとも一つの入力端子と少なくとも一つの出力端子を有するカレントミラー回路と、出力端子が前記カレントミラー回路の入力端子に接続された定電流回路と前記カレントミラー回路の出力端子に電源電圧を検出する手段と同数のＮチャネル型エンハンスメントタイプＭＩＳトランジスタが直列接続された構成となっていて、前記複数の電源電圧の検出手段の出力信号はそれぞれ前記入力信号を増幅及び波形整形すると同時に論理演算を行う手段を構成している直列接続された複数のＮチャネル型のエンハンスメントタイプＭＩＳトランジスタのゲート電極に一対一で接続されている構成とする手段をとった。
【００１１】
請求項２にかかるリセット回路は、請求項１記載の前記カレントミラー回路を第一のＰチャネル型エンハンスメントタイプＭＩＳトランジスタと第二のＰチャネル型エンハンスメントタイプＭＩＳトランジスタとで構成し、該第一のＰチャネル型エンハンスメントタイプＭＩＳトランジスタのゲート電極と該第二のＰチャネル型エンハンスメントタイプＭＩＳトランジスタのゲート電極は共通に接続されると同時に該第一のＰチャネル型エンハンスメントタイプＭＩＳトランジスタのドレイン電極にも接続され前記カレントミラー回路の入力端子を構成し、該第二のＰチャネル型エンハンスメントタイプＭＩＳトランジスタのドレイン電極は前記カレントミラー回路の出力端子となっており、該第一のＰチャネル型エンハンスメントタイプＭＩＳトランジスタと該第二のＰチャネル型エンハンスメントタイプＭＩＳトランジスタのソース電極は複数ある電源電圧のうちの一つに共通に接続される構成で、かつ前記定電流回路はゲート電極とソース電極が接地電位に接続されたＮチャネル型デプレッションタイプＭＩＳトランジスタで構成する手段をとった。
【００１２】
請求項３にかかる半導体集積回路装置は、外部から供給される電源電圧を降圧する手段と、外部電源電圧で動作する回路ブロックと、内部降圧された電源電圧で動作する回路ブロックと、リセット信号発生手段を有し、前記リセット信号発生手段は外部電源電圧を検出する回路と、内部降圧された電源電圧を検出する回路と、複数の入力信号を増幅及び波形整形すると同時に論理演算を行う回路と、前記複数の入力信号を増幅及び波形整形すると同時に論理演算を行う回路の出力信号を外部電源電圧に応じた論理振幅に変換するレベル変換回路と内部降圧電源電圧に応じた論理振幅に変換するレベル変換回路により構成され、前記外部電源電圧及び内部降圧された電源電圧を検出する回路はＰチャネル型エンハンスメントタイプＭＩＳトランジスタのソース電極が電圧を検出すべき電源電位に接続されゲート電極が接地電位に接続されドレイン電極に定電流回路が接続された構成で、かつ前記入力信号を増幅及び波形整形すると同時に論理演算を行う手段は少なくとも一つの入力端子と少なくとも一つの出力端子を有するカレントミラー回路と、出力端子が前記カレントミラー回路の入力端子に接続された定電流回路と前記カレントミラー回路の出力端子に電源電圧を検出する手段と同数のＮチャネル型のエンハンスメントタイプＭＩＳトランジスタが直列接続された構成となっていて、前記外部電源電圧及び内部降圧でされた電源電圧の検出回路の出力信号はそれぞれ前記入力信号を増幅及び波形整形すると同時に論理演算を行う回路を構成している直列接続された複数のＮチャネル型のエンハンスメントタイプＭＩＳトランジスタのゲート電極に一対一で接続された構成となっており、前記リセット信号発生手段の出力信号のうち外部電源電圧に応じた論理振幅に変換された信号は前記外部電源電圧で動作する回路ブロックに供給され、前記リセット信号発生手段の出力信号のうち内部降圧された電源電圧に応じた論理振幅に変換された力信号は前記内部降圧された電源電圧で動作する回路ブロックに供給される構成とする手段をとった。
【００１３】
請求項４にかかる半導体集積回路装置は、請求項３記載の前記カレントミラー回路を第一のＰチャネル型エンハンスメントタイプＭＩＳトランジスタと第二のＰチャネル型エンハンスメントタイプＭＩＳトランジスタとで構成され、該第一のＰチャネル型エンハンスメントタイプＭＩＳトランジスタのゲート電極と該第二のＰチャネル型エンハンスメントタイプＭＩＳトランジスタのゲート電極は共通に接続されると同時に該第一のＰチャネル型エンハンスメントタイプＭＩＳトランジスタのドレイン電極にも接続され前記カレントミラー回路の入力端子を構成し、該第二のＰチャネル型エンハンスメントタイプＭＩＳトランジスタのドレイン電極は前記カレントミラー回路の出力端子となっており、該第一のＰチャネル型エンハンスメントタイプＭＩＳトランジスタと該第二のＰチャネル型エンハンスメントタイプＭＩＳトランジスタのソース電極は複数ある電源電圧のうちの一つに共通に接続される構成で、かつ請求項３記載の前記定電流回路はゲート電極とソース電極が接地電位に接続されたＮチャネル型デプレッションタイプＭＩＳトランジスタで構成する手段をとった。
【発明の効果】
【００１４】
この発明は、リセット信号発生回路の電源電圧を検出する回路と電源電圧を検出する回路の出力信号を増幅及び波形整形を行う回路に定電流回路を用いる構成とすることで動作電源電圧が広い範囲に変化しても消費電流の絶対値及び変化量を小さく押さえる事が可能となるとともに、電源電圧を検出する回路の出力信号を増幅及び波形整形を行う回路に演算機能を同時に持たせることで回路面積を小さくし低コスト化することが可能となる。
また前記定電流回路にゲートが接地されたＮチャネル型デプレッションタイプＭＩＳトランジスタを用いることで、簡単な構成で定電流回路を得ることができさらに回路面積が小さくし低コスト化することが可能となる。
さらに本発明のリセット信号発生回路を、内部降圧回路を有する半導体集積回路装置に具備することによって、低電源電圧時に誤動作を確実に防止すること可能であり、低消費電流であり、かつ回路面積が小さく安価な半導体集積回路装置を実現できる。
【発明を実施するための最良の形態】
【００１５】
【実施例１】
【００１６】
図１は本発明の第１の実施例のリセット信号発生回路の構成を示すブロック図である。
【００１７】
外部電源（ＶＥＸＴ）の電圧検出部１０８はゲートが接地されたＰチャネル型エンハンスメントＭＩＳトランジスタ１０７と定電流回路１０６で構成され、外部電源電圧（ＶＥＸＴ）が接地電位から徐々に高くなりＰチャネル型エンハンスメントＭＩＳトランジスタ１０７のしきい値電圧を超えるとノードＮ２がＬレベルからＨレベルに変化し、外部電源電圧が高電位から徐々に低くなりＰチャネル型エンハンスメントＭＩＳトランジスタ１０７のしきい値電圧より低くなるとノードＮ２がＨレベルからＬレベルに変化する。すなわちＰチャネル型エンハンスメントＭＩＳトランジスタ１０７に流れる電流が定電流回路１０６の定電流値より大きいか小さいかでノードＮ２の電位が変化するため、Ｐチャネル型エンハンスメントＭＩＳトランジスタ１０７のチャネル幅やチャネル長及び定電流回路１０６の定電流値を適切に調整することで検出電圧の調整は可能である。
【００１８】
内部電源（ＶＩＮＴ）の電圧検出部１１１はゲートが接地されたＰチャネル型エンハンスメントＭＩＳトランジスタ１１０と定電流回路１０９で構成され、内部電源電圧（ＶＩＮＴ）が接地電位から徐々に高くなりＰチャネル型エンハンスメントＭＩＳトランジスタ１１０のしきい値電圧を超えるとノードＮ２がＬレベルからＨレベルに変化し、外部電源電圧が高電位から徐々に低くなりＰチャネル型エンハンスメントＭＩＳトランジスタ１０７のしきい値電圧より低くなるとノードＮ２がＨレベルからＬレベルに変化する。こちらもＰチャネル型エンハンスメントＭＩＳトランジスタ１１０に流れる電流が定電流回路１０９の定電流値より大きいか小さいかでノードＮ３の電位が変化するため、Ｐチャネル型エンハンスメントＭＩＳトランジスタ１１０のチャネル幅やチャネル長及び定電流回路１０９の定電流値を適切に調整することで検出電圧の調整が可能である。
【００１９】
電圧検出部出力信号の増幅／演算部１０５は、カレントミラー回路１０１と定電流回路１０２と直列接続されたＮチャネル型エンハンスメントＭＩＳトランジスタ１０３及び１０４で構成され、ノードＮ２とノードＮ３の両者がＮチャネル型エンハンスメントＭＩＳトランジスタ１０３及び１０４のしきい値電圧よりも高電位の時のみノードＮ４が接地電位に近い低電位となる。一方、外部電源（ＶＥＸＴ）と内部電源（ＶＩＮＴ）のいずれか一方でも規定の検出電圧以下になっているとノードＮ２またはノードＮ３のいずれかが接地電位付近の低電位となるため、Ｎチャネル型エンハンスメントＭＩＳトランジスタ１０３及び１０４のいずれかがターンオフしてノードＮ４はカレントミラー回路１０１により高電位側へ引き上げられる。
【００２０】
すなわち電圧検出部出力信号の増幅／演算部１０５は、ノードＮ２及びＮ３を入力としノードＮ４を出力とするＮＡＮＤ回路と同等の論理演算を行っていることになる。
【００２１】
レベル変換回路１１２は、電圧検出部出力信号の増幅／演算部１０５の出力となるノードＮ４の信号を外部電源（ＶＥＸＴ）に応じた論理振幅に変換している。この時例として図示はしていないがレベル変換回路１１２に供給される電源電圧が外部電源（ＶＥＸＴ）ではなく内部電源（ＶＩＮＴ）であれば、レベル変換回路１１２は電圧検出部出力信号の増幅／演算部１０５の出力となるノードＮ４の信号を内部電源（ＶＩＮＴ）に応じた論理振幅に変換することが可能である。
【００２２】
本発明の第１の実施例のリセット信号発生回路では、回路に流れる電流は外部電源（ＶＥＸＴ）及び内部電源（ＶＩＮＴ）が変化したとしても定電流回路１０２、１０６、１０９で流れる電流で制限されるため、図７に示す従来のリセット信号発生回路の様に電源電圧が高い時に消費電流が増大することがなく非常に低消費電流な回路を構成することができる。
【００２３】
また、図７に示す従来のリセット信号発生回路では別々になっていた電圧検出部の出力信号の増幅部９０９及び９１２と論理演算部９１５が、本発明の第１の実施例では電圧検出部出力信号の増幅／演算部１０５として一体化されているため回路面積が小さくなっている。
【００２４】
図２は本発明の第１の実施例のリセット信号発生回路の回路図の一例である。
【００２５】
図２では図１における定電流回路１０２，１０６，１０９はそれぞれゲート電極が接地電位に接続されたＮチャネル型デプレッションタイプＭＩＳトランジスタ２０２，２０６，２０９で構成されている。カレントミラー回路１０１はゲート電極が共通接続されたＰチャネル型エンハンスメントＭＩＳトランジスタ２０１ａと２０１ｂで構成され、その共通接続されたゲート電極は定電流回路であるＮチャネル型デプレッションＭＩＳトランジスタのドレイン電極が接続されているＰチャネル型エンハンスメントＭＩＳトランジスタ２０１ａのドレイン電極に接続された構成となっている。レベル変換回路１１２はＰチャネル型エンハンスメントＭＩＳトランジスタ２１２ａとＮチャネル型エンハンスメントＭＩＳトランジスタ２１２ｂからなる外部電源（ＶＥＸＴ）で動作するＣＭＯＳインバータ回路で構成されている。
【００２６】
一般的にＣＭＯＳ回路では電流を制限する素子として抵抗素子よりもＭＩＳトランジスタの方が同等の抵抗値を得るためには小さな面積で実現可能であり、なおかつゲート電極を接地電位に接続したＮチャネル型デプレッションＭＩＳトランジスタを用いることで、非常に簡単な構成で定電流素子を得ることができる。
【００２７】
このことより、図２に示す回路構成は、図７に示す従来のリセット信号発生回路と比較して、低消費電流でかつ回路面積を小さくすることが可能となる。
【実施例２】
【００２８】
図３は本発明の第２の実施例のリセット信号発生回路の構成を示すブロック図である。
【００２９】
第２の実施例では、第１の実施例のリセット信号発生回路に電圧検出部出力信号の増幅／演算部１０５の出力となるノードＮ４の信号を外部電源（ＶＥＸＴ）に応じた論理振幅に変換するレベル変換回路１１２と内部電源（ＶＩＮＴ）に応じた論理振幅に変換するレベル変換回路１１３の両者を設けたものである。
【００３０】
第１の実施例同様に、図７に示す従来のリセット信号発生回路と比較して、低消費電流でかつ回路面積を小さくすることが可能となる。
【００３１】
図４は第２の実施例のリセット信号発生回路の回路図の一例である。
【００３２】
図４では、図２のリセット信号発生回路に電圧検出部出力信号の増幅／演算部２０５の出力となるノードＮ４の信号を外部電源（ＶＥＸＴ）に応じた論理振幅に変換するレベル変換回路としてＰチャネル型エンハンスメントＭＩＳトランジスタ２１２ａとＮチャネル型エンハンスメントＭＩＳトランジスタ２１２ｂからなる外部電源（ＶＥＸＴ）で動作するＣＭＯＳインバータ回路と、内部電源（ＶＩＮＴ）に応じた論理振幅に変換するレベル変換回路としてＰチャネル型エンハンスメントＭＩＳトランジスタ２１３ａとＮチャネル型エンハンスメントＭＩＳトランジスタ２１３ｂからなる内部電源（ＶＩＮＴ）で動作するＣＭＯＳインバータ回路の両者を設けたものである。
【００３３】
図２と同様に、図７に示す従来のリセット信号発生回路と比較して、低消費電流でかつ回路面積を小さくすることが可能となる。
【００３４】
図５は本発明のリセット信号発生回路を用いた半導体集積回路装置の一例の構成を示すブロック図である。
【００３５】
図５の半導体集積回路装置は、外部電源電圧（ＶＥＸＴ）を降圧して内部回路に内部電源電圧（ＶＩＮＴ）を供給する内部降圧回路３０１と外部電源電圧（ＶＥＸＴ）で動作する回路ブロック３０２と内部降圧電圧（ＶＩＮＴ）で動作する回路ブロック３０３とリセット信号発生回路３０４で構成される。
【００３６】
リセット信号発生回路３０４は、外部電源電圧（ＶＥＸＴ）で動作する回路ブロック３０２には論理振幅が外部電源電圧（ＶＥＸＴ）に応じた論理レベルであるリセット信号ＬＶＸ_ＥＸＴにより制御され、内部降圧電圧（ＶＩＮＴ）で動作する回路ブロック３０３には論理振幅が内部降圧電圧（ＶＩＮＴ）に応じた論理レベルであるリセット信号ＬＶＸ_ＩＮＴにより制御される。
【００３７】
このような構成とすることで、低電源電圧時に誤動作を確実に防止しつつ、低消費電流でかつ回路面積が小さく安価な半導体集積回路装置を実現できる。
【００３８】
図６の半導体集積回路装置は、外部電源電圧（ＶＥＸＴ）を降圧して内部回路に内部電源電圧（ＶＩＮＴ）を供給する内部降圧回路３０１と、外部電源電圧（ＶＥＸＴ）で動作する回路ブロック３０２と、内部降圧電圧（ＶＩＮＴ）で動作する回路ブロック３０３と、リセット信号発生回路３０４で構成され、さらに内部降圧電圧（ＶＩＮＴ）で動作する回路ブロック３０３は電気的書換え可能な不揮発性半導体記憶素子３０５を構成要素の一部としている。
【００３９】
リセット信号発生回路３０４は、外部電源電圧（ＶＥＸＴ）で動作する回路ブロック３０２には論理振幅が外部電源電圧（ＶＥＸＴ）に応じた論理レベルであるリセット信号ＬＶＸ_ＥＸＴにより制御し、内部降圧電圧（ＶＩＮＴ）で動作する回路ブロック３０３には論理振幅が内部降圧電圧（ＶＩＮＴ）に応じた論理レベルであるリセット信号ＬＶＸ_ＩＮＴにより制御する。
【００４０】
外部電源電圧（ＶＥＸＴ）と内部降圧電圧（ＶＩＮＴ）のいずれかが規定の電圧以下の場合に、外部電源電圧（ＶＥＸＴ）で動作する回路ブロック３０２と内部降圧電圧（ＶＩＮＴ）で動作する回路ブロック３０３は、電気的書換え可能な不揮発性半導体記憶素子３０５への書き込み動作を禁止するように、リセット信号発生回路３０４の出力信号であるリセット信号ＬＶＸ_ＥＸＴとリセット信号ＬＶＸ_ＩＮＴにより制御される。
【００４１】
不揮発性半導体記憶素子は、半導体集積回路装置の電源投入時や電源切断時のような書き込み制御回路が不安定な状態となる場合に、誤書きこみによるデータ化けが発生しやすいため、このような構成とすることで低電源電圧時に誤動作を確実に防止しつつ、低消費電流でかつ回路面積が小さく安価な半導体集積回路装置を実現できる。
【００４２】
また、図６ではリセット信号発生回路３０４の出力信号は、外部電源電圧（ＶＥＸＴ）で動作する回路ブロック３０２と内部降圧電圧（ＶＩＮＴ）で動作する回路ブロック３０３の両者を制御して不揮発性半導体素子の誤書き込みを防止しているが、いずれか一方をリセット状態とすることで不揮発性記憶素子への書き込み制御回路の不安定な状態を解消可能であるならば、リセット信号ＬＶＸ_ＥＸＴまたはリセット信号ＬＶＸ_ＩＮＴのいずれか一方のみを出力するようにしてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施例のリセット信号発生回路のブロック図である。
【図２】本発明の第１の実施例のリセット信号発生回路の一例を示す回路図である。
【図３】本発明の第２の実施例のリセット信号発生回路のブロック図である。
【図４】本発明の第２の実施例のリセット信号発生回路の一例を示す回路図である。
【図５】本発明のリセット信号発生回路を用いた半導体集積回路装置の一例を示すブロック図である。
【図６】本発明のリセット信号発生回路を用い、かつ電気的に書換え可能な不揮発性記憶素子を有する半導体集積回路装置
【図７】従来のリセット信号発生回路の回路図である。
【符号の説明】
【００４４】
１０１  カレントミラー回路
１０２、１０６、１０９  定電流回路
１０５  電圧検出部出力信号の増幅／論理演算部
１０８  外部電源電圧の検出部
１１１  内部電源電圧の検出部
１１２、１１３  レベル変換回路
３０１  内部降圧回路
３０２  外部電源電圧で動作する回路ブロック
３０３  内部電源電圧で動作する回路ブロック
３０４  リセット信号発生回路
３０５  電気的に書換え可能な不揮発性半導体記憶素子
９０３、９０６  電圧検出部
９０９、９１２  波形整形部
９１３、９１４  信号増幅部
９１５  論理演算部
ＶＥＸＴ        外部電源電圧
ＶＩＮＴ        内部降圧された内部電源電圧
ＬＶＸ＿ＥＸＴ  外部電源電圧に応じた論理振幅の負論理リセット信号
ＬＶＸ＿ＩＮＴ  内部電源電圧に応じた論理振幅の負論理リセット信号
ＬＶ＿ＥＸＴ    外部電源電圧に応じた論理振幅の正論理リセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007129677.tif 000008
【図７】
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