(57)【要約】      （修正有）【課題】半導体チップとの熱膨張率差を小さくして、実装信頼性を向上するようにした半導体チップ搭載用基板およびその製造方法を提供する。【解決手段】パッケージ基板１０のコア基板２は、熱膨張率の小さいチタン合金からなる金属基板であって、その表裏面には陽極酸化膜３が形成されている。コア基板２には、コア基板２の表裏面を貫通する複数のスルーホール４が設けられ、それらの内壁面にも陽極酸化膜３が形成されている。コア基板２の表裏面の陽極酸化膜３上には、スルーホール４を介して互いに電気的に接続された複数の導体パターン６を有する配線層が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板において、
チタンを主成分とし、表裏面を貫通するスルーホールが形成され、前記表裏面および前記スルーホールの内壁面に絶縁性被膜が形成された金属基板と、
前記表裏面の前記絶縁性被膜上に配置され、前記スルーホールを介して前記表裏面で互いに電気的に接続した複数の導体パターンを有する配線層と、
を備えたことを特徴とする半導体チップ搭載用基板。
【請求項２】
前記配線層は、そのいずれか一部が前記金属基板の表面または裏面における前記絶縁性被膜の除去部分に直接接続され、前記金属基板をグランド層として用いていることを特徴とする請求項１記載の半導体チップ搭載用基板。
【請求項３】
前記金属基板は、アルミニウム、ニッケル、あるいはパラジウムを含有するチタン合金により形成されていることを特徴とする請求項１記載の半導体チップ搭載用基板。
【請求項４】
前記金属基板には、前記配線層に接続された電極層が前記絶縁性被膜を介して配置され、前記絶縁性被膜を誘電体層とするコンデンサを形成していることを特徴とする請求項１記載の半導体チップ搭載用基板。
【請求項５】
電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板を製造する製造方法において、
コア基板となるチタン合金の表裏面を貫通してスルーホールを形成する第１工程と、
前記表裏面、および前記スルーホールの内壁面に陽極酸化によって酸化被膜を形成する第２工程と、
前記スルーホール内部に導電性ペーストを充填して前記表裏面を電気的に接続可能にする第３工程と、
前記表裏面でそれぞれ配線層となる少なくとも１層の導体パターンを前記酸化被膜上に形成する第４工程と、
を含むことを特徴とする半導体チップ搭載用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ搭載用基板およびその製造方法に関し、特に電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板およびその製造方法に関する。
【背景技術】
【０００２】
ネットワーク機器の高速化、大容量化にともない、半導体回路素子間での配線距離を短縮して実装密度を上げることが要求されている。半導体チップを高密度に実装する方法として、従来から、パッケージ基板、あるいはマルチチップ基板などと称する半導体チップ搭載用基板が用いられてきた。半導体チップ搭載用基板は、半導体チップよりも一回り大型のコア基板と、その表面に形成された少なくとも１層のビルドアップ層を含むものであって、その表裏面には、半導体チップとの接続部、およびそれが搭載される電子機器全体の回路基板（例えば、マザーボードなど）との接続部を備えている。
【０００３】
こうしたシリコンチップのベアチップ実装では、シリコンチップの熱膨張係数が常温で約３．５ｐｐｍ／℃程度であって、常温で１０〜２０ｐｐｍ／℃程度のプリント基板上に直接実装されることになる。そのため、プリント基板上にチップを実装した後で封止樹脂アンダーフィルを施しても、両者の熱膨張率の差によって接続部に熱応力が発生して、回路接続の信頼性が低下していた。また、一般に半導体チップ搭載用基板は半導体チップよりも熱膨張率が大きく、半導体チップとの接合部には熱応力が発生するなど、従来から半導体回路素子の接合部が製造時の熱ストレスによって破壊に至る要因となっていた。
【０００４】
一方、高周波で動作する半導体回路素子を電気的に安定化するためには、半導体回路素子とグランド電極との間での接続距離を短くして、インダクタンスを下げることが求められている。しかし、半導体チップ搭載用基板自体の面積が小さいため、その電気的な安定を得るに足るグランド電極を設置するのは困難であった。そこで、半導体回路素子のグランド接続端子をマザーボードのグランド電極と接続できる半導体チップ搭載用基板が用いられることになる。
【０００５】
ところが、その場合に半導体チップ搭載用基板は、マザーボードのグランド電極への接続インダクタンスを低減する必要から、グランド電極の並列化によってそのグランド接続端子数が増加し、かえって半導体チップ搭載用基板の実装信頼性を低下させる要因となっていた。
【０００６】
このような問題を解決するために、従来から金属材料表面を陽極酸化してコア基板とするために、そのコア材料としてアルミニウムを主成分とする金属を用いる技術が開発されていた（例えば、特許文献１参照。）。ここでは、アルミニウムを主成分として、酸化被膜を絶縁層として用いると共に、金属基板をグランド層として用いることで、半導体の高周波化、多機能化に伴う信号線数の増加に対して微細配線化による高密度配線で対応することが可能となり、抵抗値の小さい良質のグランド層を形成することができ、低コスト化、歩留まり向上、電気特性向上の要求を満たすものとなる。
【特許文献１】特開平１１−２９８１０４号公報（段落番号［００１４］〜［００３４］、図１など）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、アルミニウムを主成分とする金属の熱膨張率が概ね１０数ｐｐｍ／℃以上であって、半導体回路素子の材料であるシリコン（Ｓｉ）の熱膨張率（約３ｐｐｍ／℃）との差が大きく、半導体チップと半導体チップ搭載用基板の間の熱応力が大きくなるという問題があった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、半導体チップとの熱膨張率差を小さくして、実装信頼性を向上するようにした半導体チップ搭載用基板およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では、上記問題を解決するために、電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板において、図１に示すように、チタンを主成分とし、表裏面を貫通するスルーホール４が形成され、表裏面およびスルーホール４の内壁面に絶縁性被膜（陽極酸化膜３）が形成された金属基板（コア基板２）と、表裏面の絶縁性被膜上に配置され、スルーホール４を介して表裏面で互いに電気的に接続した複数の導体パターン６を有する配線層と、を備えたことを特徴とする半導体チップ搭載用基板１０が提供される。
【００１０】
上記の構成によれば、熱膨張率の小さいチタンを主成分とする金属基板を用いたことにより、半導体チップ１と半導体チップ搭載用基板１０との熱膨張率差が小さくなる。
また、電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板を製造する製造方法において、コア基板となるチタン合金の表裏面を貫通してスルーホールを形成する第１工程と、前記表裏面、および前記スルーホールの内壁面に陽極酸化によって酸化被膜を形成する第２工程と、前記スルーホール内部に導電性ペーストを充填して前記表裏面を電気的に接続可能にする第３工程と、前記表裏面でそれぞれ配線層となる少なくとも１層の導体パターンを前記酸化被膜上に形成する第４工程と、を含むことを特徴とする半導体チップ搭載用基板の製造方法が提供される。
【００１１】
上記の方法によれば、コア基板として熱膨張率の小さいチタン合金を用いるので、半導体チップと半導体チップ搭載用基板との熱膨張率差が小さくなる。
【発明の効果】
【００１２】
本発明によれば、半導体チップ搭載用基板のコア基板として、チタンを主成分とする金属基板を用いることにより、そこに搭載される半導体チップとの熱膨張率差を小さくして、その接合部で発生する応力を低減できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照してこの発明の実施の形態について説明する。
図１は、本実施の形態の半導体チップ搭載用基板を示す概略断面図である。
本実施の形態の半導体チップ搭載用基板（以下、パッケージ基板という。）１０には、半導体チップ１が搭載されている。パッケージ基板１０のコア基板２は、０．５ｍｍ程度の厚さを有する所定形状のチタン合金からなる金属基板であって、その表面には陽極酸化膜３が形成されている。また、コア基板２には、コア基板２の表裏面を貫通する複数のスルーホール４が形成されており、それらの内壁面にも陽極酸化膜３が形成されている。
【００１４】
パッケージ基板１０の表裏面には、樹脂材が複数積層された絶縁層５内に、陽極酸化膜３によってコア基板２と絶縁された導体パターン６が配線層としてビルドアップされている。絶縁層５内の導体パターン６は、絶縁層５毎にメッキ加工された高精度の回路配線パターンをなしており、それぞれが各配線層を貫通するビアホール７によって適宜に接続されている。
【００１５】
このパッケージ基板１０には、コア基板２の表裏面で最上部に位置する導体パターン６１、６２が実装部として形成されており、図１の上方に相当する実装部では、導体パターン６１（第１の配線層）が半導体チップ１の接続端子とはんだバンプ８を介して電気的に接続されている。また、図１の下方では図示しない電子機器の回路基板（例えば、マザーボード）と接続するための導体パターン６２（第２の配線層）からなる外部電極パッドなどにより、他方の実装部が構成されている。
【００１６】
ここで、コア基板２の表裏面を貫通するスルーホール４内には、陽極酸化膜３によってコア基板２と電気的に絶縁された状態で導電性の貫通ビア９が充填されており、この貫通ビア９によってパッケージ基板１０のコア基板２の表裏面における回路配線パターンが電気的に接続されている。
【００１７】
また、コア基板２の陽極酸化膜３が部分的に除去された部分があって、そこが半導体チップ１のグランド電極を構成する導体パターン６１とビアホール７によって接続されている。したがって、チタン合金のコア基板２自体をグランド層として使用することができるから、従来の絶縁層５内にビルドアップされる導体パターン６をグランド層（銅メッキベタ層）と比較して、その容積を大きくすることで、容易に抵抗値の小さい良質のグランド層が形成できる。しかも、コア基板２自体がグランド層であれば、半導体チップ１とマザーボードとの距離を近づける必要がなくなるから、コア基板２を厚くすることができ、したがって、パッケージ基板１０の変形を抑えて、寸法安定性を高めることができる。
【００１８】
なお、パッケージ基板１０の回路配線パターンを構成するビルドアップ材（導体パターン６と絶縁層５とが積層された部分）は、図１ではその厚みを誇張して示している。実際には、単位層あたり４０μｍ程度の厚さであって、通常のパッケージ基板１０では４〜５層の配線パターンが形成されることから、全体としては表裏面でそれぞれ２００〜３００μｍ程度となる。
【００１９】
半導体チップ１の材料であるシリコンの熱膨張率は、約３ｐｐｍ／℃であるのに対して、回路配線パターンを構成する絶縁層５は、その熱膨張率がおよそ５０ｐｐｍ／℃の樹脂材料が用いられることから、従来では、この大きな熱膨張率差に起因して、パッケージ基板１０の加熱処理時に両者の寸法差が生じていた。したがって、従来のコア材料としてアルミニウムを主成分とする金属を用いるものでは、はんだバンプ８に熱応力が加わって、その接着性を損なうことになる。
【００２０】
これに対し、本実施の形態のパッケージ基板１０では、熱膨張率が小さい（８ｐｐｍ／℃程度）チタン合金をコア基板２として用いることにより、コア基板２の両面に形成された回路配線パターンの実装面と半導体チップ１との熱膨張率差が低減され、はんだバンプ８に生じる熱応力を低減することができる。
【００２１】
なお、パッケージ基板１０に搭載される半導体チップ１とコア基板２の熱膨張係数をそれぞれα１，α２としたとき、一般に
α１≦α２≦１０（ｐｐｍ／℃）
であることが望ましい。したがって、コア基板２の他方の面に接続される回路基板の熱膨張係数をα３（ｐｐｍ／℃）としたとき、
α１≦α２≦α３
であることになる。
【００２２】
また、チタン合金のコア基板２は、その表面が高精度な回路配線パターンの形成に耐え得るだけの平坦性を有すると共に、半導体チップ搭載用基板が使用される温度範囲（−５０〜２７０℃）内では相転移点やガラス転移点などを持たない。したがって、熱処理しても不連続な寸法変化をしないため、微細な回路配線パターンが可能になる。また、チタンを主成分とするチタン合金は、その表面に陽極酸化被膜を形成することで、アルミニウムと同様、簡便に絶縁性に優れた良質の絶縁層が得られる利点もある。
【００２３】
さらには、従来のガラスエポキシのコア基板と異なり、平坦性に優れ、熱処理による寸法変化が生じない。したがって、半導体の高周波化、多機能化に伴う信号線数の増加に対して微細配線化による高密度配線で対応することが可能となり、積層数を少なくできる。
【００２４】
つぎに、上述したパッケージ基板１０の製造方法について説明する。
図２は、本実施の形態の半導体チップ搭載用基板の製造プロセスを示す断面図である。
同図（Ａ）では、板状のチタン合金をコア基板２となる形状に加工する。その後、同図（Ｂ）に示すスルーホール形成工程（第１工程）では、機械ドリル加工などによって表裏面を貫通するスルーホール４が形成される。
【００２５】
図２（Ｃ）の絶縁処理工程（第２工程）では、コア基板２の表裏面、およびスルーホール４の内壁面を含む全てのコア基板２の表面に陽極酸化処理によって陽極酸化膜３を形成して絶縁する。つぎに、同図（Ｄ）に示す貫通ビア形成工程（第３工程）では、スルーホール４を導電性ペーストの充填材などで導通処理を行い、表裏面での電気的接続が可能な貫通ビア９を形成する。チタン合金のコア基板２をグランドとして用いる場合には、同図（Ｅ）に示すように、絶縁処理工程で形成された陽極酸化膜３の一部を予めエッチングによって除去しておき、その後、グランド端子に繋がる導体パターン６と接続するようにしている（同図（Ｆ）参照）。
【００２６】
さらに、コア基板２の両面に、ビルドアップ材、メッキ層の張り合わせなどによる通常の回路基板の製造プロセスを施して、所望する回路を形成するビルドアップ工程（第４工程）を経て、図１に示したパッケージ基板１０を得ることができる。なお、コア基板２として使用するチタン系の金属基板としては、チタン・アルミニウム（Ｔｉ−Ａｌ）合金、チタン・ニッケル（Ｔｉ−Ｎｉ）合金、あるいはチタン・パラジウム（Ｔｉ−Ｐｄ）合金などのチタン合金材料を用いることができる。
【００２７】
表１には、上述した３つのチタン合金材料の組成例を示す。チタン・アルミニウム合金にはバナジウム（Ｖ）が含有されていることで、チタン・ニッケル合金と同様に、高温でもコア基板２としての硬さを保持できる。また、チタン・パラジウム合金は、パラジウムが白金族グループの金属であることから、耐食性に優れている。
【００２８】
【表１】
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【００２９】
ただし、チタン・アルミニウム合金とチタン・パラジウム合金は、それぞれ０．２０〜０．３０％の鉄（Ｆｅ）および微量の水素、酸素、窒素を含んでいる。
本実施の形態の半導体チップ搭載用基板は、半導体チップが基板片面側に実装されるコア基板として、チタン主成分とする金属基板を用いることで、スルーホールの加工後にその表面を陽極酸化膜によって絶縁化すると共に、部分的に陽極酸化膜が除去された部分に半導体チップのグランド電極を接続するようにしたので、コア基板をグランド電極として使用することが可能になり、マザーボードなど電子機器全体の回路基板との接続端子数が低減し、安定した半導体チップの実装構造が得られる。
【００３０】
図３は、本実施の形態の半導体チップ搭載用基板の変形例を示す概略断面図である。
このパッケージ基板１１は、コア基板２を覆う陽極酸化膜３を誘電体層として、コンデンサを形成したものである。ここでは、図１の半導体チップ搭載用基板（パッケージ基板１０）について使用した符号と同一の符号を付して、重複する説明を省略する。
【００３１】
この変形例では、図２（Ｃ）の工程で形成された陽極酸化膜３をエッチングせずに残しておいて、コア基板２の陽極酸化膜３を介して一方電極となる導体パターン６３を形成している。ここでは、アルマイト系の陽極酸化膜と同様に、薄い膜厚で高い絶縁信頼性（高誘電率）が得られるため、これを用いて内蔵コンデンサを形成すれば、コア基板２と導体パターン６３とにより電極間距離の短い大容量のコンデンサが形成できる。
【００３２】
（付記１）  電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板において、
チタンを主成分とし、表裏面を貫通するスルーホールが形成され、前記表裏面および前記スルーホールの内壁面に絶縁性被膜が形成された金属基板と、
前記表裏面の前記絶縁性被膜上に配置され、前記スルーホールを介して前記表裏面で互いに電気的に接続した複数の導体パターンを有する配線層と、
を備えたことを特徴とする半導体チップ搭載用基板。
【００３３】
（付記２）  前記配線層は、そのいずれか一部が前記金属基板の表面または裏面における前記絶縁性被膜の除去部分に直接接続され、前記金属基板をグランド層として用いていることを特徴とする付記１記載の半導体チップ搭載用基板。
【００３４】
（付記３）  前記金属基板は、アルミニウム、ニッケル、あるいはパラジウムを含有するチタン合金により形成されていることを特徴とする付記１記載の半導体チップ搭載用基板。
【００３５】
（付記４）  前記金属基板は、０．５ｍｍ以上の厚みを有するチタン合金により形成されていることを特徴とする付記１記載の半導体チップ搭載用基板。
（付記５）  前記金属基板には、前記配線層に接続された電極層が前記絶縁性被膜を介して配置され、前記絶縁性被膜を誘電体層とするコンデンサを形成していることを特徴とする付記１記載の半導体チップ搭載用基板。
【００３６】
（付記６）  前記配線層は、１層、あるいは複数層の絶縁層にそれぞれ配置されると共に、前記絶縁層を貫通するビアホールによって互いに接続されていることを特徴とする付記１記載の半導体チップ搭載用基板。
【００３７】
（付記７）  電子機器の回路基板に対して半導体チップを電気的に接続するための半導体チップ搭載用基板を製造する製造方法において、
コア基板となるチタン合金の表裏面を貫通してスルーホールを形成する第１工程と、
前記表裏面、および前記スルーホールの内壁面に陽極酸化によって酸化被膜を形成する第２工程と、
前記スルーホール内部に導電性ペーストを充填して前記表裏面を電気的に接続可能にする第３工程と、
前記表裏面でそれぞれ配線層となる少なくとも１層の導体パターンを前記酸化被膜上に形成する第４工程と、
を含むことを特徴とする半導体チップ搭載用基板の製造方法。
【００３８】
（付記８）  前記第２工程で形成された前記酸化被膜の一部を予めエッチングにより除去し、前記第４工程でグランド端子となる前記配線層を前記コア基板に接続される導体パターンとして形成することを特徴とする付記７記載の半導体チップ搭載用基板の製造方法。
【００３９】
（付記９）  前記コア基板は、アルミニウム、ニッケル、あるいはパラジウムを含有するチタン合金であることを特徴とする付記７記載の半導体チップ搭載用基板の製造方法。
（付記１０）  前記第４工程では、前記コア基板の一方の面に前記半導体チップとの接続端子を含む第１の配線層を形成し、前記コア基板の他方の面に前記回路基板と接続するための外部接続端子を含む第２の配線層を形成したことを特徴とする付記７記載の半導体チップ搭載用基板の製造方法。
【００４０】
（付記１１）  搭載される前記半導体チップと前記コア基板の熱膨張係数をそれぞれα１，α２としたとき、α１≦α２≦１０（ｐｐｍ／℃）であることを特徴とする付記７記載の半導体チップ搭載用基板の製造方法。
【００４１】
（付記１２）  前記コア基板の他方の面に接続される前記回路基板の熱膨張係数をα３（ｐｐｍ／℃）としたとき、α１≦α２≦α３であることを特徴とする付記１１記載の半導体チップ搭載用基板の製造方法。
【図面の簡単な説明】
【００４２】
【図１】本実施の形態の半導体チップ搭載用基板を示す概略断面図である。
【図２】本実施の形態の半導体チップ搭載用基板の製造プロセスを示す断面図である。
【図３】本実施の形態の半導体チップ搭載用基板の変形例を示す概略断面図である。
【符号の説明】
【００４３】
１  半導体チップ
２  コア基板
３  陽極酸化膜
４  スルーホール
５  絶縁層
６、６１〜６３  導体パターン
７  ビアホール
８  はんだバンプ
９  貫通ビア
１０、１１  パッケージ基板（半導体チップ搭載用基板）
【図１】
2007180083.tif 000004
【図２】
2007180083.tif 000005
【図３】
2007180083.tif 000006