(57)【要約】【課題】  確実な高速転送を実現可能なシリアル・パラレル変換用の半導体集積回路を提供する。【解決手段】  シリアル・パラレル変換部２と、シリアル・パラレル変換部２で変換されたパラレルデータＤＰｎをラッチするラッチ回路３と、シリアル入力データＤＳｎと共に送信された入力クロック信号ＣＬＫｉｎを位相比較器５の一方の入力端子において受信し、入力クロック信号ＣＬＫｉｎを逓倍した逓倍クロック信号ＣＬＫｍ１を電圧制御発振器８で生成して、シリアル・パラレル変換部２に出力し、分周器９で逓倍クロック信号ＣＬＫｍ１を分周して第１分周クロック信号ＣＬＫｄ１を生成するＰＬＬ回路４と、逓倍クロック信号ＣＬＫｍ１に同期して第１分周クロック信号ＣＬＫｄ１をラッチし、位相比較器５の他方の入力端子とラッチ回路３に第２分周クロック信号ＣＬＫｄ２として出力するフリップフロップ回路１０を備える。【選択図】        図１
2007312321.tif 000002
【特許請求の範囲】
【請求項１】
所定ビット長のシリアル入力データを受信して前記所定ビット長と同じビット幅のパラレルデータに変換するシリアル・パラレル変換部と、
前記シリアル・パラレル変換部で変換された前記パラレルデータをラッチするラッチ回路と、
位相比較器と電圧制御発振器と分周器を少なくとも備え、前記シリアル入力データと並行して送信された入力クロック信号を前記位相比較器の一方の入力端子において受信し、前記電圧制御発振器において前記入力クロック信号を前記所定ビット長と同数倍に逓倍した逓倍クロック信号を生成して前記シリアル・パラレル変換部に出力し、前記分周器において前記逓倍クロック信号を前記所定ビット長と同数分の１に分周して第１分周クロック信号を生成して出力するＰＬＬ回路と、
前記逓倍クロック信号に同期して、前記分周器から出力される前記第１分周クロック信号をラッチするとともに、ラッチした前記第１分周クロック信号を前記位相比較器の他方の入力端子と前記ラッチ回路に第２分周クロック信号として出力するフリップフロップ回路と、を備えてなることを特徴とするシリアル・パラレル変換用の半導体集積回路。
【請求項２】
前記フリップフロップ回路の出力端子から前記位相比較器の前記他方の入力端子と前記ラッチ回路のクロック入力端子までの前記第２分周クロック信号の信号伝達経路に対して合成された第１クロックツリー回路と、
前記電圧制御発振器の出力端子から前記シリアル・パラレル変換部のクロック入力端子までの前記逓倍クロック信号の信号伝達経路に対して合成された第２クロックツリー回路と、を備え、
前記第２分周クロック信号が、前記第１クロックツリー回路を介して前記位相比較器の他方の入力端子と前記ラッチ回路に供給され、
前記逓倍クロック信号が、前記第２クロックツリー回路を介して前記シリアル・パラレル変換部に供給されていることを特徴とする請求項１に記載のシリアル・パラレル変換用の半導体集積回路。
【請求項３】
前記第１クロックツリー回路から出力される前記第２分周クロック信号の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングと、前記第２クロックツリー回路から出力される前記逓倍クロック信号の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングが一致するようにタイミング調整されていることを特徴とする請求項２に記載のシリアル・パラレル変換用の半導体集積回路。
【請求項４】
位相比較器と電圧制御発振器と分周器を少なくとも備え、入力クロック信号を前記位相比較器の一方の入力端子において受信し、前記電圧制御発振器において前記入力クロック信号を前記所定ビット長と同数倍に逓倍した逓倍クロック信号を生成して前記シリアル・パラレル変換部に出力し、前記分周器において前記逓倍クロック信号を前記所定ビット長と同数分の１に分周して第１分周クロック信号を生成して出力するＰＬＬ回路と、
前記逓倍クロック信号に同期して、前記分周器から出力される前記第１分周クロック信号をラッチするとともに、ラッチした前記第１分周クロック信号を前記位相比較器の他方の入力端子と前記ラッチ回路に第２分周クロック信号として出力するフリップフロップ回路と、を備えてなることを特徴とする半導体集積回路。
【請求項５】
前記フリップフロップ回路の出力端子から前記位相比較器の前記他方の入力端子までの前記第２分周クロック信号の信号伝達経路に対して合成された第１クロックツリー回路を備え、
前記第２分周クロック信号が、前記第１クロックツリー回路を介して前記位相比較器の他方の入力端子に供給されていることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記電圧制御発振器の出力端子から、前記逓倍クロック信号をクロック入力として受信する同期式回路のクロック入力端子までの前記逓倍クロック信号の信号伝達経路に対して合成された第２クロックツリー回路を備え、
前記逓倍クロック信号が、前記第２クロックツリー回路を介して前記同期式回路に供給され、
前記第１クロックツリー回路から出力される前記第２分周クロック信号の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングと、前記第２クロックツリー回路から出力される前記逓倍クロック信号の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングが一致するようにタイミング調整されていることを特徴とする請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル・パラレル変換用の半導体集積回路に関し、より詳細には、シリアル入力データのサンプリングクロック信号を、並行して送信された入力クロック信号に基づいてＰＬＬ回路で生成して、シリアル入力データのシリアル・パラレル変換を行う高速シリアルインタフェースのレシーバに関する。
【背景技術】
【０００２】
複数の電子機器間で高速にデータ転送を行う場合、同時に複数のデータを転送するパラレルデータ転送方式より、データをビット単位で順次転送するシリアルデータ転送方式が主流になっている。これは、パラレル転送方式では、同時に転送するビット数に比例して信号線が増加するという物理的な制約に加え、転送速度を高速化すると顕在化する隣接する信号線間の寄生容量によるカップリングの影響により、信号波形自身の歪みや、受信側で複数の信号が到達する時刻のバラツキの抑制に限界があることが主な要因となっている。
【０００３】
かかる高速シリアルデータ転送方式として、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）と呼ばれる高速シリアルデータ転送方式が実用化されている。ＬＶＤＳは、少ない信号線で大量のデータを高速に転送する必要性の高い液晶パネル用デジタル信号のインタフェースとして主に用いられている。
【０００４】
ここで、ＬＶＤＳインタフェースを用いた具体的システム事例として、図４に携帯電話４０のシステム概略構成図を示す。図中の中央の折りたたみ式可動部分４１をＬＶＤＳ等のシリアルインタフェース４２，４３で接続し、アプリケーションプロセッサ４４と液晶表示装置（ＬＣＤ）４５を駆動するＬＣＤドライバ４６間のデータ転送を行っている。
【０００５】
ＬＶＤＳの送信側では、低速なクロック信号とＰＬＬ回路でＮ逓倍されたシリアルデータ信号が小振幅差動信号でＬＶＤＳインタフェースドライバ４２より撚り対線等のＬＶＤＳ信号線４７を介して送信される。ＬＶＤＳの受信側４３では、受信したクロック信号をＰＬＬ回路でＮ逓倍し、受信データをＮ逓倍したサンプリング用クロック信号でラッチし、シリアル・パラレル変換処理を行う。
【０００６】
一般的なＬＶＤＳ（１クロック７逓倍）では、クロック信号の周波数が２０〜１６０ＭＨｚ、シリアルデータ信号の周波数が７０〜５６０ＭＨｚとなるため、受信側でのサンプルング用クロック信号は７０〜５６０ＭＨｚと非常に高速なクロック信号となる。
【０００７】
かかる高速のクロック信号でシリアル・パラレル変換回路を設計する際、受信データをラッチするＤ型フリップフロップ間のタイミングに正常動作を保証できる余裕度が非常に小さくなってきており、Ｄ型フリップフロップのセットアップホールドマージン及びスキューマージンを確保するため、初期の設計段階では手作業で回路を配置配線してクロックスキューを最小化し、同期動作を保証する手法を採ってきた。しかしながら、現在の回路設計手法はＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）での論理記述による設計が一般的であり、回路合成、自動配置配線によりタイミング調整を行うのが主流である。
【０００８】
ここで、図５に論理記述を用いた一般的な半導体集積回路の設計処理手順を示す。図５に示すように、論理的な設計を行うフロントエンド工程と半導体基板上への回路パターンの形成設計を行うバックエンド工程に大別される。当該各工程において、信号タイミングの仕様を満たさない部分を調整するためのフィードバック処理が行われ、その処理回数の削減が設計期間の短縮に直結する。
【０００９】
特に、クロック信号のタイミングは同期回路にとって回路動作全体に影響を及ぼす重要な要素となる。クロックスキューを抑制するために、信号遅延時間を均等化するようにクロックツリーを構成することが一般的に行われる。クロック信号に限らず、タイミング仕様を厳格に満たす必要がある信号に対してもこのようなツリーを構成することが行われる。このようなクロックツリーの構成例を図６に示す。図６に示す例では、クロックドライバ３０で駆動されるクロック信号ＣＬＫが、論理回路合成後のネットワーク上では１つのノードで示される当該クロック信号ＣＬＫの分配配線３１を経由して各負荷回路３２に供給される場合において、複数の局所バッファ３３をツリー型に構成してなるクロックツリー３４が、当該分配配線３１に対応するクロック分配回路として合成されている。これにより、クロックドライバ３０で駆動されるクロック信号ＣＬＫの各負荷回路３２に伝達されるまでの信号遅延時間が、信号分配経路上の各局所バッファ３３の遅延時間の合計として把握され、クロックスキューが精度良く評価可能となる。
【００１０】
次に、図７に、半導体集積回路で構成された従来のシリアル・パラレル変換装置の一例を示す。図７に示すように、従来のシリアル・パラレル変換装置１３は、Ｎビット長（Ｎは２以上の自然数）のシリアル入力データＤＳｎを受信してＮビット幅のパラレルデータＤＰｎに変換するシリアル・パラレル変換部２と、シリアル・パラレル変換部２で変換されたパラレルデータＤＰｎをラッチするラッチ回路３と、ＰＬＬ回路４を備えて構成されている。
【００１１】
ＰＬＬ回路４は、例えば、位相比較器５、チャージポンプ回路６、ローパスフィルタ７、電圧制御発振器８、及び、分周器９を備え、シリアル入力データＤＳｎと並行して送信された入力クロック信号ＣＬＫｉｎを位相比較器の一方の入力端子において受信し、入力クロック信号ＣＬＫｉｎをＮ倍に逓倍した逓倍クロック信号ＣＬＫｍ１を電圧制御発振器８で生成する。逓倍クロック信号ＣＬＫｍ１は、シリアル・パラレル変換部２を構成するＮ段の縦続接続したＤ型フリップフロップの各クロック入力端子に、サンプリング用クロックとして、クロックツリー回路１４を介して供給される。説明の便宜上、クロックツリー回路１４を経過後の逓倍クロック信号ＣＬＫｍ１を、逓倍クロック信号ＣＬＫｍ２と記述する。また、電圧制御発振器８から出力された逓倍クロック信号ＣＬＫｍ１は分周器９で１／Ｎに分周され、フィードバック用の分周クロック信号ＦＢＣＬＫが生成され、位相比較器の他方の入力端子に入力される。更に、入力クロック信号ＣＬＫｉｎは、別のクロックツリー回路１５を介して、ラッチ回路３のクロック入力端子にサンプリング用クロックとして供給される。
【００１２】
ここで、シリアル・パラレル変換部２、ラッチ回路３、ＰＬＬ回路４、及び、２つのクロックツリー回路１４、１５は、シリアル・パラレル変換部２の各Ｄ型フリップフロップに供給される逓倍クロック信号ＣＬＫｍ２のクロックスキューが最小となるように、回路合成及び自動配置配線が実行される。尚、２つのクロックツリー回路１４、１５は、その他の回路とともに自動合成される。
【００１３】
図７に示す回路構成の従来のシリアル・パラレル変換装置１３では、入力クロック信号ＣＬＫｉｎと、シリアル・パラレル変換部２の各Ｄ型フリップフロップに供給される逓倍クロック信号ＣＬＫｍ２の間で、回路合成後において位相が必ずしも一致しないため、これを回路合成後において一致させるための調整が必要となる。
【００１４】
斯かる問題を回避するため、現在、提唱されている方法としては下記の特許文献１に開示されているＰＬＬ回路の位相調整法がある。
【００１５】
以下、特許文献１に開示されている位相調整法について、図８及び図９を参照して説明する。当該位相調整法は、受信した入力データＤＩＮとクロック信号の位相差を同期コードのエッジ検出方式により検出した後、調整設定にて最適タイミングポイントに調整してデータ受信を行うという手法である。
【００１６】
図８に示すように、多層クロック生成回路２３は入力データＤＩＮに対してＮ個の異なった位相のクロック信号ＣＬＫ０〜ＣＬＫｎ−１を生成する。生成される各クロック信号の位相差は、入力データＤＩＮの周期ＴのＮ分の１（Ｔ／Ｎ）になるよう調整されている。図８に示す回路で生成される各クロック信号と入力データＤＩＮのタイミング関係を図９に示す。
【００１７】
位相の異なる各クロック信号ＣＬＫ０〜ＣＬＫｎ−１の生成は、ＰＬＬ回路で使われる電圧制御発振回路の帰還ループ上の中間ノードの発振信号を出力させることにより実現できる。
【００１８】
サンプリングクロック生成回路２０は、エッジ検出回路２１とクロック選択回路２２を備え、以下の要領でクロック信号ＣＬＫ０〜ＣＬＫｎ−１の選択を行い、選択したクロック信号を選択クロック信号ＳＣＬＫとして出力する。位相の異なる各クロック信号はデータ転送の初期段階に送信側から送られてくる同期コード（例えば、０１０１０１０・・・等）を受信した際、各クロック信号をスキャンさせて受信し、その受信結果を解析することにより適正なクロックタイミングが決定される。つまり、クロック信号ＣＬＫ１でデータ“１”を受信した場合に、クロック信号ＣＬＫ２、ＣＬＫ３、ＣＬＫ４においてもデータ“１”を受信でき、クロック信号ＣＬＫ５でデータ“０”を受信した場合には、３番目のデータ“１”を受信したタイミングが一番マージンの大きいタイミングであると判断できるため、クロック信号ＣＬＫ３を以降のデータ受信のサンプリングクロックとして使用する。
【００１９】
【特許文献１】特開２００２−１９８９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
図７に示す従来のシリアル・パラレル変換装置１３の場合、シリアル入力データＤＳｎは、図１０に示すタイミングで、入力クロック信号ＣＬＫｉｎと同期してＬＶＤＳ方式で送信されてくる。図１０では、入力クロック信号ＣＬＫｉｎの１周期に７ビット（Ｎ＝７）のシリアル入力データＤＳｎを受信する場合を想定している。入力クロック信号ＣＬＫｉｎは、ＰＬＬ回路４で７倍に逓倍されてシリアル・パラレル変換部２におけるサンプリング用クロックとしての逓倍クロック信号ＣＬＫｍ１が生成される。
【００２１】
図１０は、入力クロックの立ち上がりエッジとシリアル入力データＤＳｎの先頭ビットの開始点が一致し、且つ、シリアル・パラレル変換部２において逓倍クロック信号ＣＬＫｍ２の立ち下がりエッジでシリアル入力データＤＳｎをサンプリングする場合における、シリアル入力データＤＳｎ、入力クロック信号ＣＬＫｉｎ、逓倍クロック信号ＣＬＫｍ１、分周クロック信号ＦＢＣＬＫ、クロックツリー回路１４を経過後の逓倍クロック信号ＣＬＫｍ２の各信号波形を示しており、図１０（Ａ）はＰＬＬ回路４による位相調整前のタイミングを、図１０（Ｂ）はＰＬＬ回路４による位相調整後のタイミングを、夫々示している。
【００２２】
図１０（Ａ）に示すように、電圧制御発振器８が遅延時間Δｔ１１を有しているため、入力クロック信号ＣＬＫｉｎの立ち上がりエッジから逓倍クロック信号ＣＬＫｍ１の立ち上がりエッジまでの間に時間差Δｔ１１が生じている。
【００２３】
また、分周器９はＤ型フリップフロップとセレクタで構成され、分周器９が遅延時間Δｔ１２を有しているため、逓倍クロック信号ＣＬＫｍ１の立ち上がりエッジから分周クロック信号ＦＢＣＬＫの立ち上がりエッジまでの間に時間差Δｔ１２が生じている。
【００２４】
更に、クロックツリー回路１４が遅延時間Δｔ１３を有しているため、逓倍クロック信号ＣＬＫｍ１の立ち上がりエッジから逓倍クロック信号ＣＬＫｍ２の立ち上がりエッジまでの間に時間差Δｔ１３が生じている。
【００２５】
ここで、図１０（Ｂ）に示すように、ＰＬＬ回路４は、入力クロック信号ＣＬＫｉｎと分周クロック信号ＦＢＣＬＫの位相を一致させるように動作するため、入力クロック信号ＣＬＫｉｎの立ち上がりエッジから逓倍クロック信号ＣＬＫｍ２の立ち上がりエッジまでの間、及び、入力クロック信号ＣＬＫｉｎの立ち下がりエッジから逓倍クロック信号ＣＬＫｍ２の立ち下がりエッジまでの間に時間差Δｔ１４（＝Δｔ１３−Δｔ１２）が生じる。図１０に示す例では、入力クロック信号ＣＬＫｉｎの立ち上がりエッジが、シリアル入力データＤＳｎの先頭ビットの開始点に一致しており、逓倍クロック信号ＣＬＫｍ２の立ち上がりエッジから立ち下がりエッジまでの半周期が、シリアル入力データＤＳｎの各ビットの１周期の開始点から中間点までの時間に一致しているので、逓倍クロック信号ＣＬＫｍ２の立ち下がりエッジ（シリアル入力データＤＳｎのサンプリングタイミング）とシリアル入力データＤＳｎの各ビットの１周期の中間点（データ変化点とデータ変化点の中央のセットアップ／ホールドマージンが最大となる点）との間に時間差Δｔ１４が生じている。ここで、クロックツリー回路１４の遅延時間Δｔ１３が、必ずしも分周器９に固有の遅延時間Δｔ１２と等しくないため、図１０（Ｂ）に示すタイミングでは、シリアル・パラレル変換部２におけるセットアップ／ホールドマージンが時間差Δｔ１４分だけ減少して、当該マージンが損なわれる結果となっている。
【００２６】
このため、クロックツリー回路１４が遅延時間Δｔ１３を調整して、時間差Δｔ１４を解消するようにすれば良いのであるが、クロックツリー回路１４の遅延時間Δｔ１３に加えて分周器９の遅延時間Δｔ１２も正確に把握しなければ、時間差Δｔ１４を解消できない。このことは、使用するＰＬＬ回路４の正確なタイミングシミュレーションモデルが必要であることを意味する。更に、半導体集積回路の製造プロセスのバラツキにより、各遅延時間Δｔ１３、Δｔ１２が変化してしまうため、製造プロセスのセンター条件でタイミング調整しても、他のプロセス条件時にタイミングがずれてしまう。
【００２７】
また、図８に示した位相調整法では、エッジ検出同期コードを初めに受信する必要がある。しかし、通信プロトコルに同期コードを含む場合には、上記位相調整法でタイミング調整可能であるが、ＬＶＤＳ方式等でシリアル入力データを一定状態常時送信されてくる場合は同期コードが含まれておらず、上記位相調整法によるタイミング調整は不可能となる。
【００２８】
更に、シリアル・パラレル変換装置のデータ出力は、最終的に入力クロック信号と同じ周波数の低速なパラレルデータ出力にする必要があるが、上記位相調整法ではＰＬＬ回路の入力クロック信号と選択されたサンプリング用クロック信号は調整回路によって位相がずれてしまうため、受信した入力クロック信号は、シリアル・パラレル変換後の最終的なパラレルデータ出力のラッチ用クロック信号として使えないことになる。従って、パラレルデータ出力のラッチ用クロック信号はサンプリング用クロック信号を１／Ｎ分周して新たに生成する必要があり、回路の増大を招く結果となる。
【００２９】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、設計効率の良い論理記述、或いは、それ以上の上位概念設計手法を用いながらも、確実な高速転送を実現可能なシリアル・パラレル変換用の半導体集積回路を提供する点にある。
【課題を解決するための手段】
【００３０】
上記目的を達成するための本発明に係るシリアル・パラレル変換用の半導体集積回路は、所定ビット長のシリアル入力データを受信して前記所定ビット長と同じビット幅のパラレルデータに変換するシリアル・パラレル変換部と、前記シリアル・パラレル変換部で変換された前記パラレルデータをラッチするラッチ回路と、位相比較器と電圧制御発振器と分周器を少なくとも備え、前記シリアル入力データと並行して送信された入力クロック信号を前記位相比較器の一方の入力端子において受信し、前記電圧制御発振器において前記入力クロック信号を前記所定ビット長と同数倍に逓倍した逓倍クロック信号を生成して前記シリアル・パラレル変換部に出力し、前記分周器において前記逓倍クロック信号を前記所定ビット長と同数分の１に分周して第１分周クロック信号を生成して出力するＰＬＬ回路と、前記逓倍クロック信号に同期して、前記分周器から出力される前記第１分周クロック信号をラッチするとともに、ラッチした前記第１分周クロック信号を前記位相比較器の他方の入力端子と前記ラッチ回路に第２分周クロック信号として出力するフリップフロップ回路と、を備えてなることを第１の特徴とする。
【００３１】
上記第１の特徴の半導体集積回路によれば、図７に例示したような従来の回路構成では、電圧制御発振器から出力された逓倍クロック信号を分周器で元の入力クロック信号と同一周期の第１分周クロック信号に分周した後に、位相比較器の入力端子にフィードバックしていた構成に代えて、第１分周クロック信号を一旦フリップフロップ回路で逓倍クロック信号によってサンプリングして第２分周クロック信号として出力し、位相比較器の入力端子にフィードバックする構成となっているので、第２分周クロック信号と入力クロック信号の位相が一致するようにＰＬＬ回路が動作することで、入力クロック信号とシリアル・パラレル変換部に供給される逓倍クロック信号の位相差は、ＰＬＬ回路内部の信号遅延時間に関係なく、逓倍クロック信号の電圧制御発振器の出力端子からシリアル・パラレル変換部のクロック入力端子までの信号伝達時間と、第１分周クロック信号と第２分周クロック信号間のフリップフロップ回路による信号遅延時間と第２分周クロック信号のフリップフロップ回路の出力端子から位相比較器の入力端子までの信号伝達時間の合計との時間差として現れる。このため、ＰＬＬ回路の詳細なタイミング情報（タイミングシミュレーションモデル）がなくても、第１分周クロック信号と第２分周クロック信号の信号伝達時間と逓倍クロック信号の信号伝達時間が一致するように、夫々の信号伝達経路を設計すれば良いことになる。
【００３２】
従って、製造プロセスのバラツキに対する第１分周クロック信号と第２分周クロック信号の信号伝達時間と逓倍クロック信号の信号伝達時間が同様に変化するように設計すれば、ＰＬＬ回路の製造プロセスのバラツキに対する特性変化を考慮せずに、製造プロセスのバラツキを含む広い範囲で、タイミングマージンを広く確保可能となり、設計効率の良い論理記述、或いは、それ以上の上位概念設計手法を用いながらも、確実な高速転送を実現可能なシリアル・パラレル変換用の半導体集積回路を提供できるようになる。
【００３３】
更に、本発明に係る半導体集積回路は、上記第１の特徴に加えて、前記フリップフロップ回路の出力端子から前記位相比較器の前記他方の入力端子と前記ラッチ回路のクロック入力端子までの前記第２分周クロック信号の信号伝達経路に対して合成された第１クロックツリー回路と、前記電圧制御発振器の出力端子から前記シリアル・パラレル変換部のクロック入力端子までの前記逓倍クロック信号の信号伝達経路に対して合成された第２クロックツリー回路と、を備え、前記第２分周クロック信号が、前記第１クロックツリー回路を介して前記位相比較器の他方の入力端子と前記ラッチ回路に供給され、前記逓倍クロック信号が、前記第２クロックツリー回路を介して前記シリアル・パラレル変換部に供給されていることを第２の特徴とする。
【００３４】
上記第２の特徴の半導体集積回路によれば、第１分周クロック信号と第２分周クロック信号の信号伝達時間が、第２分周クロック信号を出力するフリップフロップ回路の遅延時間と第１クロックツリー回路の遅延時間の合計として評価でき、逓倍クロック信号の信号伝達時間が第２クロックツリー回路の遅延時間として評価できるため、遅延時間が既知のフリップフロップ回路に対して、第１クロックツリー回路と第２クロックツリー回路の遅延時間差をフリップフロップ回路の遅延時間に一致するように、各クロックツリー回路を合成するだけの作業で、上記第１の特徴の半導体集積回路の作用効果を具体的に奏することが可能となる。
【００３５】
更に、本発明に係る半導体集積回路は、上記第２の特徴に加えて、前記第１クロックツリー回路から出力される前記第２分周クロック信号の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングと、前記第２クロックツリー回路から出力される前記逓倍クロック信号の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングが一致するようにタイミング調整されていることを第３の特徴とする。
【００３６】
上記第３の特徴の半導体集積回路によれば、シリアル入力データの１周期の中間点に、シリアル・パラレル変換部のクロック入力端子における逓倍クロック信号の立ち上がりエッジと立ち下がりエッジが一致するので、シリアル入力データに対するサンプリング用クロックとしての逓倍クロック信号のセットアップ／ホールドマージンが最大となる。
【００３７】
更に、本発明に係る半導体集積回路は、位相比較器と電圧制御発振器と分周器を少なくとも備え、入力クロック信号を前記位相比較器の一方の入力端子において受信し、前記電圧制御発振器において前記入力クロック信号を前記所定ビット長と同数倍に逓倍した逓倍クロック信号を生成して前記シリアル・パラレル変換部に出力し、前記分周器において前記逓倍クロック信号を前記所定ビット長と同数分の１に分周して第１分周クロック信号を生成して出力するＰＬＬ回路と、前記逓倍クロック信号に同期して、前記分周器から出力される前記第１分周クロック信号をラッチするとともに、ラッチした前記第１分周クロック信号を前記位相比較器の他方の入力端子と前記ラッチ回路に第２分周クロック信号として出力するフリップフロップ回路と、を備えてなることを第４の特徴とする。
【００３８】
上記第４の特徴の半導体集積回路によれば、第１分周クロック信号を一旦フリップフロップ回路で逓倍クロック信号によってサンプリングして第２分周クロック信号として出力し、位相比較器の入力端子にフィードバックする構成となっているので、第２分周クロック信号と入力クロック信号の位相が一致するようにＰＬＬ回路が動作することで、入力クロック信号と逓倍クロック信号の位相差は、ＰＬＬ回路内部の信号遅延時間に関係なく、逓倍クロック信号の電圧制御発振器の出力端子から逓倍クロック信号の供給端までの信号伝達時間と、第１分周クロック信号と第２分周クロック信号間のフリップフロップ回路による信号遅延時間と第２分周クロック信号のフリップフロップ回路の出力端子から位相比較器の入力端子までの信号伝達時間の合計との時間差として現れる。このため、ＰＬＬ回路の詳細なタイミング情報（タイミングシミュレーションモデル）がなくても、第１分周クロック信号と第２分周クロック信号の信号伝達時間と逓倍クロック信号の信号伝達時間が一致するように夫々の信号伝達経路を設計すれば、逓倍クロック信号の位相を入力クロック信号の位相に一致させることができる。
【００３９】
また、上記第４の特徴の半導体集積回路は、上記第１の特徴の半導体集積回路からシリアル・パラレル変換部とラッチ回路を除いた回路構成となっているため、シリアル・パラレル変換部とラッチ回路を追加することで、上記第１の特徴の作用効果を奏するシリアル・パラレル変換用の半導体集積回路が実現できる。
【００４０】
更に、本発明に係る半導体集積回路は、上記第４の特徴に加えて、前記フリップフロップ回路の出力端子から前記位相比較器の前記他方の入力端子までの前記第２分周クロック信号の信号伝達経路に対して合成された第１クロックツリー回路を備え、前記第２分周クロック信号が、前記第１クロックツリー回路を介して前記位相比較器の他方の入力端子に供給されていることを第５の特徴とする。
【００４１】
上記第５の特徴の半導体集積回路によれば、第１分周クロック信号と第２分周クロック信号の信号伝達時間が、第２分周クロック信号を出力するフリップフロップ回路の遅延時間と第１クロックツリー回路の遅延時間の合計として評価できるため、遅延時間が既知のフリップフロップ回路に対して、第１クロックツリー回路の遅延時間と逓倍クロック信号の電圧制御発振器の出力端子から逓倍クロック信号の供給端までの信号伝達時間の時間差をフリップフロップ回路の遅延時間に一致するように、第１クロックツリー回路を合成するだけの作業で、上記第４の特徴の半導体集積回路の作用効果を具体的に奏することが可能となる。
【００４２】
更に、本発明に係る半導体集積回路は、上記第５の特徴に加えて、前記電圧制御発振器の出力端子から、前記逓倍クロック信号をクロック入力として受信する同期式回路のクロック入力端子までの前記逓倍クロック信号の信号伝達経路に対して合成された第２クロックツリー回路を備え、前記逓倍クロック信号が、前記第２クロックツリー回路を介して前記同期式回路に供給され、前記第１クロックツリー回路から出力される前記第２分周クロック信号の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングと、前記第２クロックツリー回路から出力される前記逓倍クロック信号の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングが一致するようにタイミング調整されていることを第６の特徴とする。
【００４３】
上記第６の特徴の半導体集積回路によれば、入力クロック信号の立ち上がりまたは立ち下がりタイミングと第２クロックツリー回路を経過後の逓倍クロック信号の立ち上がりまたは立ち下がりタイミングが一致するので、入力クロック信号に同期して供給されるデータに対する逓倍クロック信号を同期クロックとするデータ処理が所定のタイミングマージンを確保して実行することができる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明に係るシリアル・パラレル変換用の半導体集積回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。
【００４５】
図１に本発明回路の一実施形態における概略構成を示す。尚、図７に示す従来のシリアル・パラレル変換装置１３と同じ構成要素には同じ符号を付して説明する。
【００４６】
図１に示すように、本発明回路１は、入力クロック信号ＣＬＫｉｎの１周期にＮビット長（Ｎは２以上の自然数）のシリアル入力データＤＳｎを受信してＮビット幅のパラレルデータＤＰｎに変換するシリアル・パラレル変換部２と、シリアル・パラレル変換部２で変換されたパラレルデータＤＰｎをラッチするラッチ回路３と、ＰＬＬ回路４と、Ｄ型フリップフロップ回路１０を備えて構成されている。
【００４７】
ＰＬＬ回路４は、例えば、位相比較器５、チャージポンプ回路６、ローパスフィルタ７、電圧制御発振器８、及び、分周器９を備え、シリアル入力データＤＳｎと並行して送信された入力クロック信号ＣＬＫｉｎを位相比較器の一方の入力端子において受信し、入力クロック信号ＣＬＫｉｎをＮ倍に逓倍した逓倍クロック信号ＣＬＫｍ１を電圧制御発振器８で生成する。具体的には、位相比較器５の出力がチャージポンプ回路６に入力してチャージポンプ回路６の出力電圧を制御する。チャージポンプ回路６の出力は、ローパスフィルタ７を介して電圧制御発振器８に入力し、チャージポンプ回路６の出力電圧に応じた発振周波数の逓倍クロック信号ＣＬＫｍ１を出力する。
【００４８】
電圧制御発振器８から出力された逓倍クロック信号ＣＬＫｍ１は、分周器９の入力端子及びＤ型フリップフロップ回路１０のクロック入力端子に入力する。逓倍クロック信号ＣＬＫｍ１は分周器９で１／Ｎに分周され、第１分周クロック信号ＣＬＫｄ１が生成される。第１分周クロック信号ＣＬＫｄ１はＤ型フリップフロップ回路１０のデータ入力端子に入力する。
【００４９】
Ｄ型フリップフロップ回路１０は、逓倍クロック信号ＣＬＫｍ１の立ち上がりエッジに同期して、第１分周クロック信号ＣＬＫｄ１をラッチして、第２分周クロック信号ＣＬＫｄ２を出力する。第２分周クロック信号ＣＬＫｄ２は、第１クロックツリー回路１１を介して、入力クロック信号ＣＬＫｉｎと同一周波数のフィードバック用の分周クロック信号として位相比較器５の他方の入力端子に入力するとともに、サンプリング用クロックとしてラッチ回路３のクロック入力端子に入力する。説明の便宜上、第１クロックツリー回路１１から出力される第２分周クロック信号ＣＬＫｄ２を、第２分周クロック信号ＣＬＫｄ３と記述する。本実施形態では、位相比較器５は、入力クロック信号ＣＬＫｉｎと第２分周クロック信号ＣＬＫｄ３の各立ち上がりエッジで位相を一致させるように作動する。
【００５０】
また、逓倍クロック信号ＣＬＫｍ１は、シリアル・パラレル変換部２を構成するＮ段の縦続接続したＤ型フリップフロップの各クロック入力端子に、サンプリング用クロックとして、第２クロックツリー回路１２を介して供給される。説明の便宜上、第２クロックツリー回路１２から出力される逓倍クロック信号ＣＬＫｍ１を、逓倍クロック信号ＣＬＫｍ２と記述する。
【００５１】
ここで、シリアル・パラレル変換部２、ラッチ回路３、ＰＬＬ回路４、Ｄ型フリップフロップ回路１０、及び、２つのクロックツリー回路１１、１２は、シリアル・パラレル変換部２の各Ｄ型フリップフロップに供給される逓倍クロック信号ＣＬＫｍ２のクロックスキューが最小となるように回路合成され、合成された各回路に対して自動配置配線処理が実行される。具体的には、第１クロックツリー回路１１から出力される第２分周クロック信号ＣＬＫｄ３の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングと、第２クロックツリー回路１２から出力される逓倍クロック信号ＣＬＫｍ２の立ち上がりエッジと立ち下がりエッジの何れか一方のタイミングが一致するか、タイミング差が設計範囲内で最小となるようにタイミング調整される。例えば、Ｄ型フリップフロップ回路１０において逓倍クロック信号ＣＬＫｍ１の立ち上がりエッジで第１分周クロック信号ＣＬＫｄ１をラッチし、且つ、シリアル・パラレル変換部２において逓倍クロック信号ＣＬＫｍ２の立ち下がりエッジでシリアル入力データＤＳｎをサンプリングする場合では、第２分周クロック信号ＣＬＫｄ３の立ち上がりエッジのタイミングと逓倍クロック信号ＣＬＫｍ２の立ち上がりエッジのタイミングを調整する。
【００５２】
図２は、シリアル入力データＤＳｎのビット長Ｎが７ビット（Ｎ＝７）で、入力クロック信号ＣＬＫｉｎの立ち上がりエッジとシリアル入力データＤＳｎの先頭ビットの開始点が一致し、且つ、シリアル・パラレル変換部２において逓倍クロック信号ＣＬＫｍ２の立ち下がりエッジでシリアル入力データＤＳｎをサンプリングする場合における、シリアル入力データＤＳｎ、入力クロック信号ＣＬＫｉｎ、逓倍クロック信号ＣＬＫｍ１、第１分周クロック信号ＣＬＫｄ１、第１クロックツリー回路１１から出力される第２分周クロック信号ＣＬＫｄ３、第２クロックツリー回路１２から出力される逓倍クロック信号ＣＬＫｍ２の各信号波形を示しており、図２（Ａ）はＰＬＬ回路４による位相調整前のタイミングを、図２（Ｂ）はＰＬＬ回路４による位相調整後のタイミングを、夫々示している。
【００５３】
図２（Ａ）に示すように、第２クロックツリー回路１２が遅延時間Δｔ１を有しているため、逓倍クロック信号ＣＬＫｍ１の立ち上がりエッジから逓倍クロック信号ＣＬＫｍ２の立ち上がりエッジまでの間に時間差Δｔ１が生じている。
【００５４】
また、Ｄ型フリップフロップ回路１０が、逓倍クロック信号ＣＬＫｍ１の立ち上がりエッジから第２分周クロック信号ＣＬＫｄ２の出力（立ち上がりまたは立ち下がりエッジ）までに遅延時間Δｔ２を有し、第１クロックツリー回路１１が遅延時間Δｔ３を有しているため、逓倍クロック信号ＣＬＫｍ１の立ち上がりエッジから第２分周クロック信号ＣＬＫｄ３の出力（立ち上がりまたは立ち下がりエッジ）までの間に時間差Δｔ４（＝Δｔ２＋Δｔ３）が生じている。
【００５５】
ここで、図２（Ｂ）に示すように、ＰＬＬ回路４は、入力クロック信号ＣＬＫｉｎと第２分周クロック信号ＣＬＫｄ３の各立ち上がりエッジにおいて位相を一致させるように動作するため、入力クロック信号ＣＬＫｉｎの立ち上がりエッジから逓倍クロック信号ＣＬＫｍ２の立ち上がりエッジまでの間に時間差Δｔ５（＝Δｔ１−Δｔ４＝Δｔ１−Δｔ２−Δｔ３）が生じる。
【００５６】
ここで、入力クロック信号ＣＬＫｉｎの立ち上がりエッジが、シリアル入力データＤＳｎの先頭ビットの開始点に一致しており、逓倍クロック信号ＣＬＫｍ２の立ち上がりエッジから立ち下がりエッジまでの半周期が、シリアル入力データＤＳｎの各ビットの１周期の開始点から中間点までの時間に一致しているので、図２（Ｂ）に示すタイミングでは、逓倍クロック信号ＣＬＫｍ２の立ち下がりエッジ（シリアル入力データＤＳｎのサンプリングタイミング）とシリアル入力データＤＳｎの各ビットの１周期の中間点（データ変化点とデータ変化点の中央のセットアップ／ホールドマージンが最大となる点）との間に時間差Δｔ５が生じて、シリアル・パラレル変換部２におけるセットアップ／ホールドマージンが時間差Δｔ５分だけ減少することになるが、この時間差Δｔ５を０または回路設計範囲内で最小にすることで、セットアップ／ホールドマージンを最大にすることができる。
【００５７】
本発明回路１では、図７に示す従来のシリアル・パラレル変換装置１３と異なり、最小化すべき時間差Δｔ５が、Ｄ型フリップフロップ回路１０の遅延時間Δｔ２と第１クロックツリー回路１１の遅延時間Δｔ３と第２クロックツリー回路１２の遅延時間Δｔ１で表され、ＰＬＬ回路４内の遅延時間仕様に依存しない。つまり、第２クロックツリー回路１２の遅延時間Δｔ１と第１クロックツリー回路１１の遅延時間Δｔ３の間の時間差（Δｔ１−Δｔ３）がＤ型フリップフロップ回路１０の遅延時間Δｔ２に等しく、或いは、略等しくなるように、各回路の遅延時間を設計できれば、各回路は既存のスタンダードセルを利用した簡易な設計が可能となる。また、Ｄ型フリップフロップ回路１０の遅延時間Δｔ２が、シリアル入力データＤＳｎの１ビットの周期に比べて十分に短ければ、第１クロックツリー回路１１と第２クロックツリー回路１２の各遅延時間を等しくなるように設計しても、セットアップ／ホールドマージンの減少幅が遅延時間Δｔ２だけに限定されるので、更に、十分なセットアップ／ホールドマージンを確保しつつ、本発明回路１の回路設計の容易化が図れる。ここで、注目すべき点は、最小化すべき時間差Δｔ５がＰＬＬ回路４内の遅延時間仕様に依存しないため、ＰＬＬ回路４のシミュレーションモデルが無くても、換言すれば、任意のＰＬＬ回路を用いて本発明回路１の回路設計が可能である点である。
【００５８】
更に、シリアル・パラレル変換部２を構成するＮ段の縦続接続したＤ型フリップフロップの各クロック入力端子に入力される逓倍クロック信号ＣＬＫｍ２と、ラッチ回路３のクロック入力端子に入力される第２分周クロック信号ＣＬＫｄ３に対して、クロック宣言をして自動回路合成ツールを用いた回路合成を行うことで、逓倍クロック信号ＣＬＫｍ２と第２分周クロック信号ＣＬＫｄ３のクロックスキューが最小化されるように各回路の回路合成が自動的に実行され、上記のセットアップ／ホールドマージンが最大に維持される。
【００５９】
従って、本発明回路１では、図７に示す従来のシリアル・パラレル変換装置１３に対してＤ型フリップフロップ回路１０を追加して、ＰＬＬ回路４の分周器９から出力される第１分周クロック信号ＣＬＫｄ１を位相比較器５にフィードバックせずに、ＰＬＬ回路４の出力信号としてＤ型フリップフロップ回路１０のデータ入力端子に出力し、ＰＬＬ回路４の電圧制御発振器８から出力された逓倍クロック信号ＣＬＫｍ１をＤ型フリップフロップ回路１０のクロック入力端子に入力するだけの簡単な回路構成を採用することで、ＲＴＬ等の設計効率の良い論理記述からの自動回路合成やそれ以上の上位概念設計手法等を用いながらも、確実な高速転送を実現可能なシリアル・パラレル変換用の半導体集積回路を容易に実現できる。
【００６０】
図３に、本発明回路１を自動回路合成した回路に対して、過渡応答解析を行ったシミュレーション結果を示す。図３は、シリアル入力データＤＳｎのビット長Ｎが１０ビット（Ｎ＝１０）で、入力クロック信号ＣＬＫｉｎの立ち上がりエッジとシリアル入力データＤＳｎの先頭ビットの開始点が一致し、且つ、シリアル・パラレル変換部２において逓倍クロック信号ＣＬＫｍ２の立ち下がりエッジでシリアル入力データＤＳｎをサンプリングする場合における、逓倍クロック信号ＣＬＫｍ２、シリアル入力データＤＳｎ、入力クロック信号ＣＬＫｉｎ、第２分周クロック信号ＣＬＫｄ３、逓倍クロック信号ＣＬＫｍ１、及び、第１分周クロック信号ＣＬＫｄ１の各信号波形を示している。図３に示すシミュレーション結果より、逓倍クロック信号ＣＬＫｍ２の立ち上がりエッジと第２分周クロック信号ＣＬＫｄ３の出力（立ち上がりエッジ）の各タイミングが良く一致していることが分かる。つまり、逓倍クロック信号ＣＬＫｍ２の立ち下がりエッジが、シリアル入力データＤＳｎの各ビットの１周期の中間点と良く一致しており、セットアップ／ホールドマージンが最大に維持されていることが分かる。
【００６１】
〈別実施形態〉
以下、本発明に係る半導体集積回路の別実施形態について説明する。
【００６２】
〈１〉上記実施形態では、入力クロック信号ＣＬＫｉｎの立ち上がりエッジとシリアル入力データＤＳｎの先頭ビットの開始点が一致する場合、シリアル・パラレル変換部２において逓倍クロック信号ＣＬＫｍ２の立ち下がりエッジでシリアル入力データＤＳｎをサンプリングする場合、Ｄ型フリップフロップ回路１０において、逓倍クロック信号ＣＬＫｍ１の立ち上がりエッジで第１分周クロック信号ＣＬＫｄ１をラッチする場合を、夫々想定して説明したが、入力クロック信号ＣＬＫｉｎの立ち下がりエッジとシリアル入力データＤＳｎの先頭ビットの開始点が一致する場合、または、シリアル・パラレル変換部２において逓倍クロック信号ＣＬＫｍ２の立ち上がりエッジでシリアル入力データＤＳｎをサンプリングする場合、または、逓倍クロック信号ＣＬＫｍ１の立ち下がりエッジで第１分周クロック信号ＣＬＫｄ１をラッチする場合であっても、ＰＬＬ回路４の分周器９から出力される第１分周クロック信号ＣＬＫｄ１を位相比較器５にフィードバックせずに、ＰＬＬ回路４の出力信号としてＤ型フリップフロップ回路１０のデータ入力端子に出力し、ＰＬＬ回路４の電圧制御発振器８から出力された逓倍クロック信号ＣＬＫｍ１をＤ型フリップフロップ回路１０のクロック入力端子に入力するという同様の回路構成によって、上記実施形態と同様の効果を奏することができる。例えば、シリアル・パラレル変換部２において逓倍クロック信号ＣＬＫｍ２の立ち下がりエッジでシリアル入力データＤＳｎをサンプリングし、逓倍クロック信号ＣＬＫｍ１の立ち上がりエッジで第１分周クロック信号ＣＬＫｄ１をラッチするようにしても構わない。
【００６３】
〈２〉上記実施形態における、本発明回路１を構成するＰＬＬ回路４とＤ型フリップフロップ回路１０からなる回路部分、つまり、ＰＬＬ回路４の分周器９から出力される第１分周クロック信号ＣＬＫｄ１を位相比較器５にフィードバックせずに、ＰＬＬ回路４の出力信号としてＤ型フリップフロップ回路１０のデータ入力端子に出力し、ＰＬＬ回路４の電圧制御発振器８から出力された逓倍クロック信号ＣＬＫｍ１をＤ型フリップフロップ回路１０のクロック入力端子に入力する回路構成は、シリアル・パラレル変換用の半導体集積回路以外にも応用することができる。つまり、入力クロック信号ＣＬＫｉｎ（または、第２分周クロック信号ＣＬＫｄ３）と逓倍クロック信号ＣＬＫｍ２の間のクロックスキューを最小化する必要のある他の同期式回路にも応用可能である。
【００６４】
〈３〉上記実施形態で例示したＰＬＬ回路４の回路構成は、図１に示す回路構成に限定されるものではなく、例えば、チャージポンプ回路６やローパスフィルタ７等は必ずしも備えていなくても良い。
【産業上の利用可能性】
【００６５】
本発明に係るＰＬＬ回路を含む半導体集積回路に利用可能であり、特に、シリアル・パラレル変換用の半導体集積回路に適用することで、シリアル入力データのシリアル・パラレル変換を行う高速シリアルインタフェースのレシーバが実現できる。
【図面の簡単な説明】
【００６６】
【図１】本発明に係るシリアル・パラレル変換用の半導体集積回路の一実施形態における回路構成を示すブロック図
【図２】本発明に係るシリアル・パラレル変換用の半導体集積回路の一実施形態における各クロック信号とシリアル入力データのタイミング関係の一例を示すタイミング図
【図３】本発明に係るシリアル・パラレル変換用の半導体集積回路の一実施形態における過渡応答解析を行ったシミュレーション結果を示す各クロック信号とシリアル入力データの信号波形図
【図４】携帯電話のシステム概略構成図を模式的に示すブロック図
【図５】論理記述を用いた一般的な半導体集積回路の設計処理手順を示すフローチャート
【図６】クロックツリーの構成例を示す回路図
【図７】半導体集積回路で構成された従来のシリアル・パラレル変換装置の一例を示すブロック図
【図８】従来のＰＬＬ回路の位相調整法における回路構成を示すブロック図
【図９】図８に示す回路で生成される各クロック信号と入力データのタイミング関係を示すタイミング図
【図１０】図７に示す従来のシリアル・パラレル変換装置における各クロック信号とシリアル入力データのタイミング関係を示すタイミング図
【符号の説明】
【００６７】
１：        本発明に係るシリアル・パラレル変換用の半導体集積回路
２：        シリアル・パラレル変換部
３：        ラッチ回路
４：        ＰＬＬ回路
５：        位相比較器
６：        チャージポンプ回路
７：        ローパスフィルタ
８：        電圧制御発振器
９：        分周器
１０：      Ｄ型フリップフロップ回路
１１：      第１クロックツリー回路
１２：      第２クロックツリー回路
１３：      従来のシリアル・パラレル変換装置
１４：      クロックツリー回路
１５：      クロックツリー回路
２０：      サンプリングクロック生成回路
２１：      エッジ検出回路
２２：      クロック選択回路
２３：      多層クロック生成回路
３０：      クロックドライバ
３１：      分配配線
３２：      負荷回路
３３：      局所バッファ
３４：      クロックツリー
４０：      携帯電話
４１：      折りたたみ式可動部分
４２：      送信側シリアルインタフェース
４３：      受信側シリアルインタフェース
４４：      アプリケーションプロセッサ
４５：      液晶表示装置（ＬＣＤ）
４６：      ＬＣＤドライバ
４７：      ＬＶＤＳ信号線
ＣＬＫｉｎ：入力クロック信号
ＣＬＫｍ１：逓倍クロック信号
ＣＬＫｍ２：逓倍クロック信号
ＣＬＫｄ１：第１分周クロック信号
ＣＬＫｄ２：第２分周クロック信号
ＣＬＫｄ３：第２分周クロック信号
ＣＬＫ：    クロック信号
ＣＬＫ０〜ＣＬＫｎ−１：クロック信号
ＤＰｎ：    パラレルデータ
ＤＳｎ：    シリアル入力データ
ＤＩＮ：    入力データ
ＦＢＣＬＫ：分周クロック信号
ＳＣＬＫ：  選択クロック信号
Δｔ１：    第２クロックツリー回路の遅延時間
Δｔ２：    Ｄ型フリップフロップ回路の遅延時間
Δｔ３：    第１クロックツリー回路の遅延時間
Δｔ４：    時間差
Δｔ５：    時間差
Δｔ１１：  電圧制御発振器の遅延時間
Δｔ１２：  分周器９の遅延時間
Δｔ１３：  クロックツリー回路１４の遅延時間
Δｔ１４：  時間差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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