(57)【要約】  【課題】高精度な光近接効果補正を不要とすることができる半導体装置を提供すること。  【解決手段】セル２の長手方向両端部に、ダミーゲート電極４が配置され、これらのダミーゲート電極４の間に、複数のフィールドゲート電極５が配置されている。フィールドゲート電極５は、互いにほぼ同じゲート長Ｌを有し、任意のフィールドゲート電極５に着目したときに、その任意のフィールドゲート電極５のアクティブエリア３内におけるゲート幅以上のゲート幅を有している。さらに、フィールドゲート電極５は、任意のフィールドゲート電極５を中心とする一定半径内の領域に、当該フィールドゲート電極５を含む３つのフィールドゲート電極５（およびダミーゲート電極４）が配置されるように、セル２の長手方向にほぼ一定のゲート間スペースＤを空けて配置されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
トランジスタが形成されたアクティブエリアを有する半導体基板と、
前記半導体基板上に設けられた複数のゲート電極とを備え、
前記複数のゲート電極は、ほぼ同じゲート長を有し、かつ、前記アクティブエリア上の任意のゲート電極に着目したときに、その任意のゲート電極以外のゲート電極が当該任意のゲート電極の前記アクティブエリア内におけるゲート幅以上のゲート幅を有するように形成され、ほぼ一定のゲート間スペースを隔てて並べて設けられていることを特徴とする、半導体装置。
【請求項２】
前記複数のゲート電極は、
前記トランジスタに対する給電に寄与するフィールドゲート電極と、
前記トランジスタに対する給電に寄与しないダミーゲート電極とを含むことを特徴とする、請求項１記載の半導体装置。
【請求項３】
前記トランジスタは、セルを構成しており、
前記ダミーゲート電極は、前記セルにおいて、前記複数のゲート電極の配列方向における両端部に配置され、
前記フィールドゲート電極は、前記ダミーゲート間に並べて配置されていることを特徴とする、請求項２記載の半導体装置。
【請求項４】
前記複数のゲート電極は、任意のゲート電極を中心とする一定半径内の領域に３つのゲート電極が配置されるように設けられていることを特徴とする、請求項１ないし３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
最近、システムＬＳＩなどの半導体装置の高速化および高集積化のために、９０ｎｍＣＭＯＳプロセス技術が実用化されつつある。９０ｎｍＣＭＯＳプロセス技術では、ゲート電極の形状および寸法に高い精度が求められる。
ゲート電極のパターンは、リソグラフィ技術により、ゲート電極のパターンに応じたマスクパターンをウエハ上に転写して形成される。ゲート電極のパターンを精度よく形成するには、マスクパターンをウエハ上に精度よく転写しなければならない。しかしながら、リソグラフィ技術では、光近接効果（Optical Proximity effect）により、ウエハ上におけるパターンの形状劣化や寸法誤差が生じてしまう。
【０００３】
そのため、光近接効果補正（ＯＰＣ：Optical Proximity effect Correction）が行われている。すなわち、光近接効果によるウエハ上でのパターンの変形を考慮して、マスクパターンの形状を予め変更（補正）することが行われている。
光近接効果補正の手法として、ルールベースＯＰＣとモデルベースＯＰＣとが知られている。ルールベースＯＰＣでは、テスト用のマスクパターンをウエハ上に転写して、ウエハ上に転写されたパターンとテスト用のマスクパターンとから補正ルールを求め、この補正ルールに基づいてマスクパターンの補正が行われる。一方、モデルベースＯＰＣでは、光近接効果を考慮した転写のプロセスを表現するシミュレーションモデルが生成され、このシミュレーションモデルを使用して、マスクパターンとウエハ上に転写されるパターンとの誤差がシミュレーション計算により求められ、これに基づいてマスクパターンの補正が行われる。
【特許文献１】特開２００４−３１４９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
９０ｎｍＣＭＯＳプロセス技術を採用した半導体装置は、ゲート電極のパターンが微細かつ複雑であるため、その製造工程においては、ルールベースＯＰＣよりも精度が高いモデルベースＯＰＣが適用されている。
ところが、モデルベースＯＰＣは、データ処理量が多く、補正処理に時間がかかるという問題を有している。
【０００５】
そこで、この発明の目的は、高精度な光近接効果補正を不要とすることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
上記の目的を達成するための請求項１記載の発明は、トランジスタが形成されたアクティブエリアを有する半導体基板と、前記半導体基板上に設けられた複数のゲート電極とを備え、前記複数のゲート電極は、ほぼ同じゲート長を有し、かつ、前記アクティブエリア上の任意のゲート電極に着目したときに、その任意のゲート電極以外のゲート電極が当該任意のゲート電極の前記アクティブエリア内におけるゲート幅以上のゲート幅を有するように形成され、ほぼ一定のゲート間スペースを隔てて並べて設けられていることを特徴とする、半導体装置である。
【０００７】
この構成によれば、少なくともアクティブエリア内では、ほぼ同じゲート長を有するゲート電極がほぼ一定のゲート間スペースを空けて配置されている。そのため、ゲート電極のパターンに応じたマスクパターンを半導体基板上に転写する際に、たとえ光近接効果が生じても、各ゲート電極は同様に歪んで転写される（同様に太ったり、細ったりして転写される）ので、マスク上の各パターンを同様に補正（光近接効果補正）すれば、その光近接効果による影響を排除することができる。したがって、モデルベースＯＰＣのような高精度な光近接効果補正を不要とすることができ、ルールベースＯＰＣによっても、ゲート電極のパターンを半導体基板上に高精度に形成することができる。その結果、マスクの描画に微細なグリッドを不要とすることができ、マスクを描画するためのデータ量を低減させて、マスクを描画するのに要する時間の短縮を図ることができる。
【０００８】
なお、請求項２に記載のように、前記複数のゲート電極は、前記トランジスタに対する給電に寄与するフィールドゲート電極と、前記トランジスタに対する給電に寄与しないダミーゲート電極とを含んでいてもよい。
請求項３記載の発明は、前記トランジスタは、セルを構成しており、前記ダミーゲート電極は、前記セルにおいて、前記複数のゲート電極の配列方向における両端部に配置され、前記フィールドゲート電極は、前記ダミーゲート間に並べて配置されていることを特徴とする、請求項２記載の半導体装置である。
【０００９】
この構成によれば、フィールドゲート電極の配列方向において、その両端に位置するフィールドゲート電極は、フィールドゲート電極とダミーゲート電極とに挟まれる。これにより、その両端に位置するフィールドゲート電極が孤立したパターンとなることを防止できる。よって、孤立したパターンを高精度に転写するためにマスクに設けられるアシストバーを不要とすることができるので、マスクの描画のために必要なデータ量をより低減させることができ、マスクを描画するのに要する時間の一層の短縮を図ることができる。
【００１０】
請求項４記載の発明は、前記複数のゲート電極は、任意のゲート電極を中心とする一定半径内の領域に３つのゲート電極が配置されるように設けられていることを特徴とする、請求項１ないし３のいずれかに記載の半導体装置である。
この構成では、ゲート間スペースを、互いに隣り合うゲート電極に起因する光近接効果を生じない距離を考慮して設定し、任意のゲート電極を中心とし、そのような光近接効果を生じない距離を半径とする領域内に３つのゲート電極を配置すれば、光近接効果の発生を防止することができ、より高精度なゲート電極のパターンの転写を達成することができる。
【発明を実施するための最良の形態】
【００１１】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を図解的に示す平面図である。この半導体装置は、たとえば、微細ＣＭＯＳ構造を有するシステムＬＳＩであり、半導体基板１上に、複数個のトランジスタ（図示せず）で構成されるセル２を備えている。
セル２は、半導体基板１上で平面視略長方形状に設定されており、その内部にトランジスタが形成されたアクティブエリア３を有している。また、セル２上には、その長手方向両端部に、それぞれセル２の長手方向と直交する方向に延びるダミーゲート電極４が配置され、これらのダミーゲート電極４の間に、それぞれセル２の長手方向と直交する方向に延びる複数のフィールドゲート電極５が配置されている。
【００１２】
アクティブエリア３は、素子分離領域により周囲から分離されている。このアクティブエリア３内には、トランジスタのソース領域またはドレイン領域への接続のためのコンタクト６が形成されている。
ダミーゲート電極４は、フィールドゲート電極５とほぼ同じゲート長を有しており、セル２のアクティブエリア３上でない長手方向両端部において、セル２の長手方向と直交する方向の全幅にわたって形成されている。これらのダミーゲート電極４は、セル２の長手方向の両端部に配置されるフィールドゲート電極５が孤立したパターンとなるのを防止するために形成されるものであり、アクティブエリア３内に形成されたトランジスタに対する給電に寄与しない。
【００１３】
フィールドゲート電極５は、アクティブエリア３上に配置されて、そのアクティブエリア３に形成されたトランジスタのゲートに接続されている（当該トランジスタに対する給電に寄与している。）。各フィールドゲート電極５は、互いにほぼ同じゲート長Ｌを有している。また、フィールドゲート電極５は、任意のフィールドゲート電極５に着目したときに、その任意のフィールドゲート電極５のアクティブエリア３内におけるゲート幅以上のゲート幅を有している。
【００１４】
さらに、フィールドゲート電極５は、任意のフィールドゲート電極５を中心とする一定半径内の領域に、当該フィールドゲート電極５を含む３つのフィールドゲート電極５（およびダミーゲート電極４）が配置されるように、セル２の長手方向にほぼ一定のゲート間スペースＤを空けて配置されている。
より具体的には、ゲート間スペースＤが、互いに隣り合うダミーゲート電極４またはフィールドゲート電極５に起因する光近接効果を生じないような距離を考慮して設定されており、複数のフィールドゲート電極５は、任意のフィールドゲート電極５を中心とし、その光近接効果を生じないような距離を半径とする円形領域内を、当該フィールドゲート電極５を含む３つのフィールドゲート電極５（およびダミーゲート電極４）が通過するように、セル２の長手方向に並べて配置されている。
【００１５】
たとえば、この半導体装置に９０ｎｍＣＭＯＳプロセス技術が適用される場合（９０ｎｍルールが適用される場合）、ゲート間スペースＤは、２８０〜３２０ｎｍに設定され、好ましくは３００ｎｍに設定される。また、その場合、フィールドゲート電極５のゲート長Ｌは、１００〜１２０ｎｍに設定される。
このような構成によれば、アクティブエリア３内において、ほぼ同じゲート長Ｌを有するフィールドゲート電極５がほぼ一定のゲート間スペースＤを空けて配置されている。そのため、フィールドゲート電極５のパターンに応じたマスクパターンを半導体基板１上に転写する際に、たとえ光近接効果が生じても、各フィールドゲート電極５は同様に歪んで転写される（同様に太ったり、細ったりして転写される）ので、マスク上の各パターンを同様に補正（光近接効果補正）すれば、その光近接効果による影響を排除することができる。したがって、モデルベースＯＰＣのような高精度な光近接効果補正を不要とすることができ、ルールベースＯＰＣによっても、フィールドゲート電極５のパターンを半導体基板上に高精度に形成することができる。その結果、マスクの描画に微細なグリッドを不要とすることができ、マスクを描画するためのデータ量を低減させて、マスクを描画するのに要する時間の短縮を図ることができる。
【００１６】
しかも、セル２上の長手方向両端部にダミーゲート電極４が配置されているので、セル２の長手方向の両端に位置するフィールドゲート電極５が孤立したパターンになるのを防止することができる。よって、孤立したパターンを高精度に転写するためにマスクに設けられるアシストバーを不要とすることができるので、マスクの描画のために必要なデータ量をより低減させることができ、マスクを描画するのに要する時間の一層の短縮を図ることができる。
【００１７】
また、ゲート間スペースＤが、互いに隣り合うダミーゲート電極４またはフィールドゲート電極５に起因する光近接効果を生じないような距離を考慮して設定され、複数のフィールドゲート電極５は、任意のフィールドゲート電極５を中心とし、その光近接効果を生じないような距離を半径とする円形領域内を、当該フィールドゲート電極５を含む３つのフィールドゲート電極５（およびダミーゲート電極４）が通過するように配置されているので、光近接効果の発生を抑制することができ、より高精度なフィールドゲート電極５のパターンの転写を達成することができる。
【００１８】
以上、この発明の一実施形態を説明したが、この発明は他の形態で実施することもできる。たとえば、他のフィールドゲート電極５よりも長いゲート長Ｌを有するフィールドゲート電極５を形成する必要がある場合には、アクティブエリア３をそのフィールドゲート電極５が配置される領域とその領域の両側の領域とに分割し、各領域を金属配線で電気的に接続するようにしてもよい。この場合、各領域において、上述の実施形態の場合と同様なルールでフィールドゲート電極５が形成されるとよい。
【００１９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２０】
【図１】この発明の一実施形態に係る半導体装置の構成を図解的に示す平面図である。
【符号の説明】
【００２１】
１      半導体基板
２      セル
３      アクティブエリア
４      ダミーゲート電極
５      フィールドゲート電極
６      コンタクト
Ｄ      ゲート間スペース
Ｌ      ゲート長
【図１】
2007129094.tif 000003