(57)【要約】【課題】通過状態及び減衰状態において同程度の歪み特性を同程度の送信電力まで許容することができるアッテネータを得る。【解決手段】本発明に係るアッテネータは、第１ダイオードと、第１制御電圧端子と、第２ダイオードと、第１抵抗と、第２抵抗と、第３ダイオードと、第４ダイオードと、第５容量と、第２制御電圧端子と、第３制御電圧端子と、第４制御電圧端子と、入力端子と第１ダイオードのアノードとの間に設けられたリニアライザとを有する。そして、第１，第４制御電圧端子にロウレベルの電圧が印加され、かつ第２，第３制御電圧端子にハイレベルの電圧が印加された状態においてのみ、リニアライザは、入力端子から入力された信号をリニアライズする。【選択図】図１
2007312003.tif 000002
【特許請求の範囲】
【請求項１】
アノードが入力端子に接続され、カソードが出力端子に接続された第１ダイオードと、
前記第１ダイオードのアノードに接続された第１制御電圧端子と、
アノードが前記第１ダイオードのカソードに接続され、カソードが第１容量を介して前記第１ダイオードのアノードに接続された第２ダイオードと、
一端が前記第２ダイオードのカソードに接続された第１抵抗と、
一端が第２容量を介して前記第１ダイオードのカソードに接続された第２抵抗と、  
アノードが第３容量を介して前記第１，第２抵抗の他端に接続された第３ダイオードと、
カソードが第４容量を介して前記第１，第２抵抗の他端に接続された第４ダイオードと、
一端が前記第３ダイオードのカソード及び前記第４ダイオードのアノードに接続され、他端が接地された第５容量と、
前記第２ダイオードのカソードに接続された第２制御電圧端子と、
前記第３ダイオードのアノードに接続された第３制御電圧端子と、
前記第４ダイオードのカソードに接続された第４制御電圧端子と、
前記入力端子と前記第１ダイオードのアノードとの間に設けられたリニアライザとを有し、
前記第１，第４制御電圧端子にロウレベルの電圧が印加され、かつ前記第２，第３制御電圧端子にハイレベルの電圧が印加された状態においてのみ、前記リニアライザは、前記入力端子から入力された信号をリニアライズすることを特徴とするアッテネータ。
【請求項２】
前記リニアライザは、アノードが接地され、カソードが前記入力端子と前記第１ダイオードのアノードとの接続点に接続された第５ダイオードと、前記入力端子と前記第１ダイオードのアノードとの接続点と第５制御電圧端子との間に接続された第３抵抗とを有し、
前記第１，第４制御電圧端子にロウレベルの電圧が印加され、かつ前記第２，第３制御電圧端子にハイレベルの電圧が印加された状態においてのみ、前記第５制御電圧端子にロウレベルの電圧が印加されることを特徴とする請求項１に記載のアッテネータ。
【請求項３】
前記リニアライザは、前記入力端子と前記第１ダイオードのアノードとの接続点と前記第５ダイオードとの間に接続された第４抵抗を更に有することを特徴とする請求項２に記載のアッテネータ。
【請求項４】
前記リニアライザは、アノードが接地され、カソードが前記第５ダイオードのアノードに接続された第６ダイオードを更に有することを特徴とする請求項３に記載のアッテネータ。
【請求項５】
前記第１容量と前記入力端子との接続点と前記第１ダイオードのアノードとの間に接続された第６容量を更に有することを特徴とする請求項１〜４の何れか１項に記載のアッテネータ。
【請求項６】
前記第１容量は、可変容量であることを特徴とする請求項１〜４の何れか１項に記載のアッテネータ。
【請求項７】
前記第２ダイオードのカソードと前記第１ダイオードのアノードとの間に、前記第１容量と直列に接続され、前記第１容量と直列共振するインダクタを更に有することを特徴とする請求項１〜６の何れか１項に記載のアッテネータ。
【請求項８】
前記第１，第２ダイオードと並列に接続され、前記第１，第２ダイオード及び第１容量の接合容量と並列共振するインダクタを更に有することを特徴とする請求項１〜５の何れか１項に記載のアッテネータ。
【請求項９】
前記第１抵抗の一端は、第７容量を介して前記第２ダイオードのカソードに接続されていることを特徴とする請求項１〜８の何れか１項に記載のアッテネータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＣ結合、ＤＣスタック型のＢＣダイオードアッテネータに関し、特に通過状態及び減衰状態において同程度の歪み特性を同程度の送信電力まで許容することができるアッテネータに関するものである。
【背景技術】
【０００２】
近年、ＣＤＭＡ（Code Division Multiple Access：符号分割多重接続）をはじめとする携帯電話用電力増幅器や、無線ＬＡＮ用電力増幅器として、ＧａＡｓ−ＨＢＴ（ヘテロ接合バイポーラトランジスタ）電力増幅器が広く用いられている。
【０００３】
ＧａＡｓ−ＨＢＴは、負のゲートバイアス電圧を必要としないため、単一電源で動作可能であり、かつＧａＡｓ−ＦＥＴより均一なデバイス特性を得ることができる。このため、近年盛んに携帯電話や無線ＬＡＮをはじめとするＧａＡｓ系電力増幅器に適用されている。
【０００４】
しかし、通常のＧａＡｓ−ＨＢＴプロセスでＲＦ（高周波）スイッチ素子を構成する場合、ゲート電圧印加だけでチャネルをＯＮできるスイッチを形成できない。そのため、ｐ−ｉ−ｎ接合に近い接合を持つベース−コレクタ間接合のダイオード（ＢＣダイオード）を用いたスイッチが用いられる（例えば、特許文献１参照）。
【０００５】
図１４は、ＢＣダイオードを用いた従来のスイッチを示す回路図である。このスイッチは、アノードが入力端子ＩＮに接続され、カソードが出力端子ＯＵＴに接続されたダイオードＤ１と、ダイオードＤ１のアノードにＲＦ阻止インダクタＬ１を介して接続された制御電圧端子Ｖｃ１と、ダイオードＤ１のカソードと接地点の間に直列接続された抵抗Ｒ１及びＲＦ阻止インダクタＬ２とを有する。
【０００６】
図１４のスイッチにおいて、制御電圧端子Ｖｃ１にダイオードＤ１のＯＮ電圧（約１．２５Ｖ）以上の電圧を印加すると、ダイオードＤ１がＯＦＦ状態からＯＮ状態になり、ダイオードＤ１に抵抗Ｒ１で決まる電流Ｉｄｃが流れる。このようにダイオードＤ１がＯＮ状態になったことで、入力端子ＩＮから入力されたＲＦ信号が出力端子ＯＵＴに伝達される。一方、制御電圧端子Ｖｃ１にダイオードＤ１のＯＮ電圧より小さい電圧（負のバイアスも含む）を印加すると、ダイオードＤ１がＯＦＦ状態になり、ＲＦ信号の伝達を阻止する。
【０００７】
また、図１５は、ＢＣダイオードを用いた従来のアッテネータ（減衰器）を示す回路図である。図１４の構成に加えて、一端がダイオードＤ１のアノードに接続された抵抗Ｒ０１と、一端がダイオードＤ１のカソードに接続された抵抗Ｒ０２と、アノードが容量Ｃ２を介して接地され、カソードが容量Ｃ１を介して抵抗Ｒ０１の他端に接続され、かつカソードが抵抗Ｒ０２の他端に接続されたダイオードＤ２と、ダイオードＤ２のアノードにＲＦ阻止インダクタＬ２及び抵抗Ｒ４を介して接続された制御電圧端子Ｖｃ２とを有する。
【０００８】
図１５のアッテネータにおいて、制御電圧端子Ｖｃ１にダイオードＤ１のＯＮ電圧以上の電圧を印加し、制御電圧端子Ｖｃ２にダイオードＤ２のＯＮ電圧より小さい電圧（負のバイアスも含む）を印加すると、入力端子ＩＮから入力されたＲＦ信号が出力端子ＯＵＴにそのまま伝達される通過状態となる。一方、制御電圧端子Ｖｃ１にダイオードＤ１のＯＮ電圧より小さい電圧を印加し、制御電圧端子Ｖｃ２にダイオードＤ２のＯＮ電圧以上の電圧を印加すると、抵抗Ｒ０１，Ｒ０２及びダイオードＤ２のＯＮ抵抗で決まる減衰状態になる。ただし、容量Ｃ１，Ｃ２をＧａＡｓチップ上に作製する場合はその容量が小さくなるため、容量Ｃ１，Ｃ２の動作周波数帯域におけるインピーダンス値も減衰量を決定する要因になる。
【０００９】
ここで、図１６は、入力端子ＩＮから入力されるＲＦ信号を示す図である。ＲＦ信号は、ダイオードＤ１を通過する電流Ｉ（ｔ）で表され、振幅の最大値はImax、周期はＴである。許容入力電力は、ダイオードＤ１に流すバイアス電流Ｉｄｃの値において挿入損失が増加しないレベルに制限される。具体的には、式（１）に示すように、ダイオードＤ１を通過する電流Ｉ（ｔ）の半波の時間積分値（半波中の総電荷量に相当）が、バイアス電流Ｉｄｃと時定数τの積より小さくなるように制限される。ここで、時定数τは、ダイオードの接合材料と接合状態（ｉ層（高抵抗層）の濃度や厚み等）で決定される。
【数１】
2007312003.tif 000003
【００１０】
従って、バイアス電流Ｉｄｃが同じ条件では、周波数が低いほど小さな電力しか通過できない。特に、ＧａＡｓ−ＨＢＴプロセスでＢＣダイオードを作製する場合、ＨＢＴのＲＦ特性でＢＣ層が決定されるため、ＢＣ層の構造設計に自由度がない。また、Ｓｉ系ｐ−ｉ−ｎダイオードに比べてＧａＡｓ系の時定数τは約２桁程度小さいため、許容入力電力はかなり小さい。よって、ＢＣダイオードをスイッチやアッテネータに適用する場合、所望の許容送信電力を得るには、大きなバイアス電流を流す必要があった。
【００１１】
【特許文献１】特開２００３−３４７８７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
この問題を解決するために、発明者は図１７、図１８のスイッチ及びそれを用いたアッテネータを考え出した。
【００１３】
図１７のスイッチは、アノードが入力端子ＩＮに接続され、カソードが出力端子ＯＵＴに接続されたダイオードＤ１と、ダイオードＤ１のアノードにＲＦ阻止インダクタＬ１を介して接続された制御電圧端子Ｖｃ１と、アノードがダイオードＤ１のカソードに接続され、カソードが容量Ｃ１を介してダイオードＤ１のアノードに接続されたダイオードＤ２と、ダイオードＤ２のカソードと接地点の間に直列接続された抵抗Ｒ１及びＲＦ阻止インダクタＬ２とを有する。
【００１４】
また、図１８のアッテネータにおいて、ダイオードＤ１のアノードは入力端子ＩＮに接続され、ダイオードＤ１のカソードは出力端子ＯＵＴに接続されている。また、制御電圧端子Ｖｃ１は、ＲＦ阻止インダクタＬ１を介してダイオードＤ１のアノードに接続されている。そして、ダイオードＤ２のアノードはダイオードＤ１のカソードに接続され、ダイオードＤ２のカソードは容量Ｃ１を介してダイオードＤ１のアノードに接続されている。
【００１５】
また、抵抗Ｒ０１の一端はダイオードＤ２のカソードに接続され、抵抗Ｒ０２の一端は容量Ｃ２を介してダイオードＤ１のカソードに接続されている。そして、ダイオードＤ３のアノードは容量Ｃ３を介して抵抗Ｒ０１，Ｒ０２の他端に接続され、ダイオードＤ４のカソードは容量Ｃ４を介して抵抗Ｒ０１，Ｒ０２の他端に接続されている。さらに、容量Ｃ５の一端はダイオードＤ３のカソード及びダイオードＤ４のアノードに接続され、容量Ｃ５の他端は接地されている。
【００１６】
また、制御電圧端子Ｖｃ２は、ＲＦ阻止インダクタＬ２及び抵抗Ｒ２を介してダイオードＤ２のカソードに接続されている。そして、制御電圧端子Ｖｃ３は、ＲＦ阻止インダクタＬ３及び抵抗Ｒ３を介してダイオードＤ３のアノードに接続されている。さらに、制御電圧端子Ｖｃ４は、ＲＦ阻止インダクタＬ４及び抵抗Ｒ４を介してダイオードＤ４のカソードに接続されている。
【００１７】
そして、図１８のアッテネータにおいて、制御電圧端子Ｖｃ１，Ｖｃ４にダイオードＤ１，Ｄ４のＯＮ電圧以上の電圧（ハイレベル）を印加し、制御電圧端子Ｖｃ２，Ｖｃ３にダイオードＤ２，Ｄ３のＯＮ電圧より小さい電圧（ロウレベル）を印加すると、入力端子ＩＮから入力されたＲＦ信号が出力端子ＯＵＴにそのまま伝達される通過状態となる。逆に、制御電圧端子Ｖｃ１，Ｖｃ４にダイオードＤ１，Ｄ４のＯＮ電圧より小さい電圧（ロウレベル）を印加し、制御電圧端子Ｖｃ２，Ｖｃ３にダイオードＤ２，Ｄ３のＯＮ電圧以上の電圧（ハイレベル）を印加すると減衰状態になる。なお、減衰量は、抵抗Ｒ０１，Ｒ０２、容量Ｃ１〜Ｃ６の容量値、バイアス電流Ｉｄｃ及びバイアス電圧によって決まる。
【００１８】
また、ダイオードＤ１，Ｄ２は直流的には直列接続され、交流的には、容量Ｃ１を介して並列接続されている。これにより、制御電圧端子Ｖｃ１にハイレベルの電圧を印加した際、直流のバイアス電流ＩｄｃはダイオードＤ１，Ｄ２で共通に流れる。一方、交流的にはＩｄｃが２倍流れていることと等価になるため、バイアス電流Ｉｄｃは見かけ上約２倍になり、式（１）のＩｍａｘが約２倍となる。従って、許容送信電力がＲｏ・Ｉｍａｘ・Ｉｍａｘ／２（Ｒｏは系の特性インピーダンス）で表されることから、許容送信電力は図１５の回路の約４倍に向上する。
【００１９】
図１９は、図１５，１８のアッテネータの通過電力特性を示す図である。図示のように、図１８の回路では、図１５の回路に比べて同じバイアス電流で許容送信電力が約６〜８ｄＢ改善した。  
【００２０】
図２０は、図１８のアッテネータの減衰時の出力特性を示す図である。ここで、信号の歪みを２信号入力時における第３次相互変調歪みＰｉｍ３で表している。実験の結果、２０ｄＢの減衰状態で、高電力入力時において急激な信号歪みの増加が観測された。このような急激な信号歪みの増加は、通過状態では観測されなかった。このような信号歪みの増加は、変調信号などを用いるシステムでは信号品質の劣化に繋がるので望ましくない。
【００２１】
本発明は、上述のような課題を解決するためになされたもので、その目的は、通過状態及び減衰状態において同程度の歪み特性を同程度の送信電力まで許容することができるアッテネータを得るものである。
【課題を解決するための手段】
【００２２】
本発明に係るアッテネータは、アノードが入力端子に接続され、カソードが出力端子に接続された第１ダイオードと、第１ダイオードのアノードに接続された第１制御電圧端子と、アノードが第１ダイオードのカソードに接続され、カソードが第１容量を介して第１ダイオードのアノードに接続された第２ダイオードと、一端が第２ダイオードのカソードに接続された第１抵抗と、一端が第２容量を介して第１ダイオードのカソードに接続された第２抵抗と、アノードが第３容量を介して第１，第２抵抗の他端に接続された第３ダイオードと、カソードが第４容量を介して第１，第２抵抗の他端に接続された第４ダイオードと、一端が第３ダイオードのカソード及び第４ダイオードのアノードに接続され、他端が接地された第５容量と、第２ダイオードのカソードに接続された第２制御電圧端子と、第３ダイオードのアノードに接続された第３制御電圧端子と、第４ダイオードのカソードに接続された第４制御電圧端子と、入力端子と第１ダイオードのアノードとの間に設けられたリニアライザとを有し、第１，第４制御電圧端子にロウレベルの電圧が印加され、かつ第２，第３制御電圧端子にハイレベルの電圧が印加された状態においてのみ、リニアライザは、入力端子から入力された信号をリニアライズする。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００２３】
本発明により、通過状態及び減衰状態において同程度の歪み特性を同程度の送信電力まで許容することができる。
【発明を実施するための最良の形態】
【００２４】
実施の形態１．
図１は、本発明の実施の形態に係るアッテネータを示す回路図である。ダイオードＤ１（第１ダイオード）のアノードは入力端子ＩＮに接続され、ダイオードＤ１のカソードは出力端子ＯＵＴに接続されている。また、制御電圧端子Ｖｃ１（第１制御電圧端子）は、ＲＦ阻止インダクタＬ１を介してダイオードＤ１のアノードに接続されている。そして、ダイオードＤ２（第２ダイオード）のアノードはダイオードＤ１のカソードに接続され、ダイオードＤ２のカソードは容量Ｃ１（第１容量）を介してダイオードＤ１のアノードに接続されている。
【００２５】
また、抵抗Ｒ０１（第１抵抗）の一端はダイオードＤ２のカソードに接続され、抵抗Ｒ０２（第２抵抗）の一端は容量Ｃ２（第２容量）を介してダイオードＤ１のカソードに接続されている。そして、ダイオードＤ３（第３ダイオード）のアノードは容量Ｃ３（第３容量）を介して抵抗Ｒ０１，Ｒ０２の他端に接続され、ダイオードＤ４（第４ダイオード）のカソードは容量Ｃ４（第４容量）を介して抵抗Ｒ０１，Ｒ０２の他端に接続されている。さらに、容量Ｃ５（第５容量）の一端はダイオードＤ３のカソード及びダイオードＤ４のアノードに接続され、容量Ｃ５の他端は接地されている。
【００２６】
また、制御電圧端子Ｖｃ２（第２制御電圧端子）は、ＲＦ阻止インダクタＬ２及び抵抗Ｒ２を介してダイオードＤ２のカソードに接続されている。そして、制御電圧端子Ｖｃ３（第３制御電圧端子）は、ＲＦ阻止インダクタＬ３及び抵抗Ｒ３を介してダイオードＤ３のアノードに接続されている。さらに、制御電圧端子Ｖｃ４（第４制御電圧端子）は、ＲＦ阻止インダクタＬ４及び抵抗Ｒ４を介してダイオードＤ４のカソードに接続されている。
【００２７】
また、リニアライザＬが、入力端子ＩＮとダイオードＤ１のアノードとの間に設けられている。このリニアライザＬは、アノードが接地され、カソードが入力端子ＩＮとダイオードＤ１のアノードとの接続点に接続されたダイオードＤＬ１（第５ダイオード）と、入力端子ＩＮとダイオードＤ１のアノードとの接続点と制御電圧端子ＶｃＬ（第５制御電圧端子）との間に接続された抵抗ＲＬ１（第３抵抗）とを有する。ただし、図２に示すように、入力端子ＩＮとダイオードＤ１のアノードとの接続点とダイオードＤＬ１との間に抵抗ＲＬ２（第４抵抗）を更に設けてもよい。また、図３に示すように、アノードが接地され、カソードがダイオードＤＬ１のアノードに接続されたダイオードＤＬ２（第６ダイオード）を更に設けてもよい。図４は、図２，３のリニアライザＬに入力された入力電力Ｐｉｎと利得Ｇｐとの関係を示す図である。
【００２８】
ここで、制御電圧端子ＶｃＬがハイレベル（例えば５Ｖ）の時は、ダイオードＤＬ１に大きな逆バイアス電圧が印加され、リニアライザＬは動作しない。一方、ＶｃＬをロウレベル（例えば０Ｖ）にすると、リニアライザＬは動作する。そして、図４に示すように入力電力Ｐｉｎが高いと、リニアライザＬの利得Ｇｐが低下する。従って、高電力入力時にアッテネータの利得が上昇する。
【００２９】
そこで、減衰状態においてのみ、制御電圧端子ＶｃＬにロウレベルの電圧が印加されるように設定する。これにより、リニアライザＬは、減衰状態においてのみ動作し、入力端子ＩＮから入力された信号をリニアライズする。従って、通過状態においては、リニアライザＬは動作せず、アッテネータは図２０の通過状態の特性を発揮することになる。
【００３０】
図５は、図１のアッテネータの減衰時における特性を示す図である。利得Ｇｐの平坦部が点線で示されるように改善され、これに対応して３次歪みＰｉｍ３の特性も改善されている。よって、本実施の形態に係るアッテネータにより、減衰時における高電力入力時の歪み特性を改善することができるため、通過状態及び減衰状態において同程度の歪み特性を同程度の送信電力まで許容することができる。また、図１８のアッテネータと同様に、図１５の回路に比べて同じバイアス電流で許容送信電力を約６ｄＢ以上改善することもできる。
【００３１】
実施の形態２．
図６は、本発明の実施の形態２に係るアッテネータを示す回路図である。本実施の形態では、容量Ｃ１と入力端子ＩＮとの接続点とダイオードＤ１のアノードとの間に接続された容量Ｃ６（第６容量）を更に有する。即ち、スルーアームＴにおいて、容量を容量Ｃ１と容量Ｃ６に分割している。その他の構成は実施の形態１と同様である。
【００３２】
これにより、実施の形態１と同様の効果を奏する他、ダイオードＤ１、Ｄ２を通過する電力が実施の形態１よりも均等化されるため、通過状態における歪み特性が改善される。ただし、挿入損失は容量Ｃ１、Ｃ２のインピーダンスが均一に付加されるので若干増大する。
【００３３】
実施の形態３．
図７は、本発明の実施の形態３に係るアッテネータのスルーアームを示す回路図である。本実施の形態では、実施の形態１の構成において容量Ｃ１を可変容量としている。具体的には、容量Ｃ１を２つの逆直列ダイオードによって構成し、制御電圧端子Ｖｃｖ１を介して各逆直列ダイオードに逆バイアスを印加する。
【００３４】
これにより、通過状態で制御電圧端子Ｖｃｖ１に印加される電圧に対して、減衰状態で印加される電圧を大きくすると、容量Ｃ１の容量値が減少し、スルーアームＴのアイソレーションの向上を図ることができる。従って、同じ減衰量を得るアッテネータを実現する場合でも、シャントアームＡのバイアス電流や容量Ｃ３〜Ｃ５の容量値をより小さくすることができる。よって、本実施の形態によれば、実施の形態１と同様の効果を奏する他、回路サイズをより小さくすることができる。
【００３５】
また、実施の形態２の構成において容量Ｃ１，Ｃ２を可変容量としてもよい。これにより、実施の形態２同様の効果を奏する他、回路サイズをより小さくすることができる。
【００３６】
実施の形態４．
図８は、本発明の実施の形態４に係るアッテネータのスルーアームを示す回路図である。本実施の形態では、ダイオードＤ２のカソードとダイオードＤ１のアノードとの間に、容量Ｃ１と直列に接続されたインダクタＬｓ１を更に有する。このインダクタＬｓ１は、所望の周波数において容量Ｃ１と直列共振する。その他の構成は実施の形態１と同様である。
【００３７】
これにより、実施の形態１よりもインピーダンスを低減することができ、ダイオードＤ２側を経由するＲＦ電力の通過損失を低減することができる。よって、本実施の形態によれば、実施の形態１と同様の効果を奏する他、通過状態におけるアッテネータの挿入損失を低減することができる。
【００３８】
実施の形態．５
図９は、本発明の実施の形態５に係るアッテネータのスルーアームを示す回路図である。本実施の形態では、実施の形態４の構成において容量Ｃ１を可変容量としている。インダクタＬｓ１を設けたことによりアイソレーションが劣化するが、減衰状態において容量Ｃ１の容量値を通過状態よりも小さくすることにより、減衰時においてスルーアームＴのアイソレーションを向上することができる。従って、アッテネータの挿入損失を低減することができ、同じ減衰量を得るアッテネータを実現する場合でもシャントアームＡのバイアス電流や容量Ｃ３〜Ｃ５の容量値をより小さくすることができる。よって、本実施の形態によれば、実施の形態４と同様の効果を奏する他、回路サイズをより小さくすることができる。
【００３９】
実施の形態６．
図１０は、本発明の実施の形態６に係るアッテネータのスルーアームを示す回路図である。本実施の形態では、ダイオードＤ１のアノードとカソードの間に直列に接続された容量Ｃｐ１及びインダクタＬｐ１を更に有する。即ち、インダクタＬｐ１がダイオードＤ１，Ｄ２に並列接続されている。その他の構成は実施の形態１と同様である。ここで、容量Ｃｐ１のインピーダンスは、所望の周波数において十分低くなるように設定されている。また、インダクタＬｐ１のインダクタンスは、所望の周波数において減衰状態におけるダイオードＤ１，Ｄ２及び容量Ｃ１の接合容量と並列共振するように設定されている。
【００４０】
これにより、減衰時においてスルーアームＴのアイソレーションを向上することができる。従って、アッテネータの挿入損失を低減することができ、同じ減衰量を得るアッテネータを実現する場合でもシャントアームＡのバイアス電流や容量Ｃ３〜Ｃ５の容量値をより小さくすることができる。よって、本実施の形態によれば、実施の形態１と同様の効果を奏する他、回路サイズをより小さくすることができる。
【００４１】
実施の形態７．
図１１は、本発明の実施の形態７に係るアッテネータのスルーアームを示す回路図である。本実施の形態では、容量Ｃ１と容量Ｃ６の接続点とダイオードＤ１のカソードとの間に接続された阻止インダクタＬ３を更に有する。即ち、阻止インダクタＬ３がダイオードＤ１，Ｄ２に並列接続されている。その他の構成は実施の形態２と同様である。ここで、阻止インダクタＬ３のインダクタンスは、ダイオードＤ１，Ｄ２及び容量Ｃ１の接合容量と並列共振するように設定されている。
【００４２】
これにより、減衰時においてスルーアームＴのアイソレーションを向上することができる。従って、アッテネータの挿入損失を低減することができ、同じ減衰量を得るアッテネータを実現する場合でもシャントアームＡのバイアス電流や容量Ｃ３〜Ｃ５の容量値をより小さくすることができる。よって、本実施の形態によれば、実施の形態１と同様の効果を奏する他、回路サイズをより小さくすることができる。
【００４３】
また、本実施の形態の変形例として、シャントアームＡのダイオードＤ３，Ｄ４に並列にインダクタを設けてもよい。これにより、シャントアームＡのアイソレーションを向上することができるため、アッテネータの通過状態の通過損失を低減することができる。
【００４４】
実施の形態８．
図１２は、本発明の実施の形態８に係るアッテネータを示す回路図である。本実施の形態では、制御電圧端子Ｖｃ２が抵抗Ｒ０１を介さずにダイオードＤ２のカソードに接続されている。また、抵抗Ｒ０１の一端は、容量Ｃ７（第７容量）を介してダイオードＤ２のカソードに接続されている。その他の構成は実施の形態１と同様である。
【００４５】
まず、制御電圧端子Ｖｃ２が抵抗Ｒ０１を介さずにダイオードＤ２のカソードに接続されていることにより、抵抗Ｒ０１での電圧降下が無くなり、同じ制御電圧でより大きなバイアス電流を流すことができる。また、シャントアームＡから見て抵抗Ｒ０１，Ｒ０２及び容量Ｃ７，Ｃ２が回路的に対称になっているので、減衰時の歪み特性を改善することができる。その他の効果は、実施の形態１と同様である。
【００４６】
実施の形態９．
図１３は、本発明の実施の形態９に係るアッテネータを示す回路図である。本実施の形態では、容量Ｃ１と入力端子ＩＮとの接続点とダイオードＤ１のアノードとの間に接続された容量Ｃ６を更に有する。即ち、スルーアームＴにおいて、容量を容量Ｃ１と容量Ｃ６に分割している。その他の構成は実施の形態８と同様である。これにより、実施の形態２及び実施の形態８と同様の効果を奏する。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態に係るアッテネータを示す回路図である。
【図２】リニアライザの別の例を示す回路図である。
【図３】リニアライザの更に別の例を示す回路図である。
【図４】図２，３のリニアライザに入力された入力電力と利得との関係を示す図である。
【図５】図１のアッテネータの減衰時における特性を示す図である。
【図６】実施の形態２に係るアッテネータを示す回路図である。
【図７】実施の形態３に係る可変容量を示す回路図である。
【図８】実施の形態４に係るスルーアームを示す回路図である。
【図９】実施の形態５に係るスルーアームを示す回路図である。
【図１０】実施の形態６に係るスルーアームを示す回路図である。
【図１１】実施の形態７に係るスルーアームを示す回路図である。
【図１２】実施の形態８に係るアッテネータを示す回路図である。
【図１３】実施の形態９に係るアッテネータを示す回路図である。
【図１４】従来のスイッチを示す回路図である。
【図１５】従来のアッテネータを示す回路図である。
【図１６】入力端子から入力されるＲＦ信号を示す図である。
【図１７】改良されたスイッチを示す回路図である。
【図１８】改良されたアッテネータを示す回路図である。
【図１９】図１５，１８のアッテネータの通過電力特性を示す図である。
【図２０】図１８のアッテネータの減衰時の出力特性を示す図である。
【符号の説明】
【００４８】
Ｃ１  容量（第１容量）
Ｃ２  容量（第２容量）
Ｃ３  容量（第３容量）
Ｃ４  容量（第４容量）
Ｃ５  容量（第５容量）
Ｃ６  容量（第６容量）
Ｃ７  容量（第７容量）
Ｄ１  ダイオード（第１ダイオード）
Ｄ２  ダイオード（第２ダイオード）
Ｄ３  ダイオード（第３ダイオード）
Ｄ４  ダイオード（第４ダイオード）
ＤＬ１  ダイオード（第５ダイオード）
ＤＬ２  ダイオード（第６ダイオード）
Ｒ０１  抵抗（第１抵抗）
Ｒ０２  抵抗（第２抵抗）
ＲＬ１  抵抗（第３抵抗）
ＲＬ２  抵抗（第４抵抗）
Ｖｃ１  制御電圧端子（第１制御電圧端子）
Ｖｃ２  制御電圧端子（第２制御電圧端子）
Ｖｃ３  制御電圧端子（第３制御電圧端子）
Ｖｃ４  制御電圧端子（第４制御電圧端子）
ＶｃＬ  制御電圧端子（第５制御電圧端子）
【図１】
2007312003.tif 000004
【図２】
2007312003.tif 000005
【図３】
2007312003.tif 000006
【図４】
2007312003.tif 000007
【図５】
2007312003.tif 000008
【図６】
2007312003.tif 000009
【図７】
2007312003.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2007312003.tif 000019
【図１７】
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【図１８】
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【図１９】
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【図２０】
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