(57)【要約】【課題】本発明は、スイッチング損失を効率的に低減することができる電源装置の提供を目的とする。【解決手段】本発明は、メインスイッチング素子と同期整流用スイッチング素子との交点電圧を検出し、検出した交点電圧に基づいて、同期整流用スイッチング素子のゲートに対する印加電圧をオフ電圧にする時からメインスイッチング素子のゲートに対する印加電圧をオン電圧にする時までのデットタイムＴｄを調整する電源装置において、デットタイムＴｄを負の領域になるまで可変してデットタイムＴｄを最適化することを特徴とする。【選択図】図２
2007129853.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチング素子のゲートに対する印加電圧をオフ電圧にする時から第２のスイッチング素子のゲートに対する印加電圧をオン電圧にする時までのデットタイムＴｄを調整する電源装置において、
第１のスイッチング素子と第２のスイッチング素子との交点電圧を検出し、検出した交点電圧に基づいて、デットタイムＴｄを調整することを特徴とする、電源装置。
【請求項２】
デットタイムＴｄを負の領域になるまで可変してデットタイムＴｄを最適化することを特徴とする、請求項１に記載の電源装置。
【請求項３】
ｋ回目（ｋは正の整数）の第２のスイッチング素子のターンオン時に検出された交点電圧の今回値とｋ−１回目のターンオン時に検出された交点電圧の前回値との大小に応じて、ｋ回目のターンオン時のデットタイムＴｄ（ｋ）から所定時間幅αを増減してｋ＋１回目のターンオン時のデットタイムＴｄ（ｋ＋１）を決定する調整回路を備え、
交点電圧の今回値が前回値より小さい場合は、ｋ回目のターンオン時のデットタイムＴｄ（ｋ）から所定時間幅αを引いた値が負であっても、当該負のデットタイム（Ｔｄ（ｋ）−α）を、ｋ＋１回目の第２のスイッチング素子のターンオン時のデットタイムＴｄ（ｋ＋１）として用いることを特徴とする、請求項２に記載の電源装置。
【請求項４】
第１のスイッチング素子は、同期整流用スイッチング素子であり、第２のメインスイッチング素子であり、前記デットタイムＴｄの調整は、同期整流用スイッチング素子のスイッチングタイミングを変化させることで実現することを特徴とする、請求項１、２又は３に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１のスイッチング素子のゲートに対する印加電圧をオフ電圧にする時から第２のスイッチング素子のゲートに対する印加電圧をオン電圧にする時までのデットタイムＴｄを調整する電源装置に関する。
【背景技術】
【０００２】
従来から、インバータ回路を構成する上下アームのスイッチング素子を交互にオン・オフさせる電圧型ＰＷＭインバータ装置において、各相の出力電圧状態を示すパルス信号を入力し、前記パルス信号のパルス幅を測定するパルス幅測定回路と、前記パルス幅測定回路により測定されたパルス幅と指令ＰＷＭパターンのパルス幅との比較によりデッドタイム誤差補正を行う簡易型デッドタイム補正回路と、を有していることを特徴とする電圧型ＰＷＭインバータ装置が知られている（例えば、特許文献１参照）。
【０００３】
また、直流電源に対し並列に、主スイッチング素子としてのハイサイド側ＭＯＳＦＥＴと同期整流素子としてのローサイド側ＭＯＳＦＥＴとの直列回路を接続し、ローサイド側ＭＯＳＦＥＴのドレイン−ソース間に平滑リアクトルと平滑コンデンサとを直列に接続すると共に、ハイサイド側ＭＯＳＦＥＴ及びローサイド側ＭＯＳＦＥＴを交互にオン／オフさせることにより前記直流電源の電圧を降圧して前記平滑コンデンサの両端に接続された負荷に一定電圧を供給する同期整流式の降圧型ＤＣ−ＤＣコンバータにおいて、
ハイサイド側ＭＯＳＦＥＴ及びローサイド側ＭＯＳＦＥＴに対するゲート信号を出力する制御回路が、
平滑コンデンサの両端の電圧を一定に制御するためのパルス幅制御信号の反転論理信号とローサイド側ＭＯＳＦＥＴの両端電圧の反転論理信号との論理積信号をローサイド側ＭＯＳＦＥＴのゲート信号として出力する手段と、
ローサイド側ＭＯＳＦＥＴのゲート電圧の反転論理信号と前記パルス幅制御信号との論理積信号をハイサイド側ＭＯＳＦＥＴのゲート信号として出力する手段と、
を備えたことを特徴とする降圧型ＤＣ−ＤＣコンバータが知られている（例えば、特許文献２参照）。
【０００４】
また、同様にデットタイムを自動制御する技術として、降圧型ＤＣ−ＤＣコンバータにおいて、メイントランジスタと同期整流用トランジスタとが同時にオンして、大きな貫通電流が生じないように、メイントランジスタのターンオンを遅らせてデットタイムを生成する技術が知られている（例えば、特許文献３参照）。
【特許文献１】特開２０００−２７８９６１号公報
【特許文献２】特開２００４−３１２９１３号公報
【特許文献３】ＵＳ６、３６９、２５０（Ｂ１）の明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の従来技術では、デッドタイムを調整（補正ないし変更）するが、デットタイムは予め決められたデットタイムであるので、サージ電圧の発生を最適に抑制するデットタイムを設定することができず、スイッチング損失を効率的に低減することができないという問題点がある。
【０００６】
そこで、本発明は、スイッチング損失を効率的に低減することができる電源装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、第１の発明は、第１のスイッチング素子のゲートに対する印加電圧をオフ電圧にする時から第２のスイッチング素子のゲートに対する印加電圧をオン電圧にする時までのデットタイムＴｄを調整する電源装置において、
第１のスイッチング素子と第２のスイッチング素子との交点電圧を検出し、検出した交点電圧に基づいて、デットタイムＴｄを調整することを特徴とする。
【０００８】
第２の発明は、第１の発明に係る電源装置において、デットタイムＴｄを負の領域になるまで可変してデットタイムＴｄを最適化することを特徴とする。
【０００９】
第３の発明は、第２の発明に係る電源装置において、ｋ回目（ｋは正の整数）の第２のスイッチング素子のターンオン時に検出された交点電圧の今回値とｋ−１回目のターンオン時に検出された交点電圧の前回値との大小に応じて、ｋ回目のターンオン時のデットタイムＴｄ（ｋ）から所定時間幅αを増減してｋ＋１回目のターンオン時のデットタイムＴｄ（ｋ＋１）を決定する調整回路を備え、
交点電圧の今回値が前回値より小さい場合は、ｋ回目のターンオン時のデットタイムＴｄ（ｋ）から所定時間幅αを引いた値が負であっても、当該負のデットタイム（Ｔｄ（ｋ）−α）を、ｋ＋１回目の第２のスイッチング素子のターンオン時のデットタイムＴｄ（ｋ＋１）として用いることを特徴とする。
【００１０】
第４の発明は、第１、２又は３の発明に係る電源装置において、第１のスイッチング素子は、同期整流用スイッチング素子であり、第２のメインスイッチング素子であり、前記デットタイムＴｄの調整は、同期整流用スイッチング素子のスイッチングタイミングを変化させることで実現することを特徴とする。第３の発明によれば、出力電圧を決定するメインスイッチング素子のデューティを変化させることなく、デットタイムＴｄを調整できる。
【発明の効果】
【００１１】
本発明によれば、検出した交点電圧に基づいてデットタイムＴｄを変更するので、交点電圧が最小となるデットタイムに変更可能であり、この結果、スイッチング損失を効率的に低減することができる電源装置を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００１３】
図１は、本発明による電源装置１０の一実施例を示す主要回路図である。本実施例の電源装置１０は、図１に示すように、同期整流式の降圧型ＤＣ−ＤＣコンバータである。具体的には、直列に接続されたメインスイッチング素子１１及び同期整流用スイッチング素子１２が、直流電源（図示せず）に並列に接続される。同期整流用スイッチング素子１２のドレイン−ソース間には、平滑リアクトルと平滑コンデンサとが直列に接続され、平滑リアクトルと平滑コンデンサとの間から出力電圧ＶＯＵＴが取り出される。メインスイッチング素子１１及び同期整流用スイッチング素子１２は、以下で詳説する態様で、交互にターンオン／ターンオフされ、直流電源の電圧ＶＩＮを降圧し、平滑コンデンサに並列的に接続された負荷（図示せず）に略一定の出力電圧ＶＯＵＴを供給する。尚、メインスイッチング素子１１及び同期整流用スイッチング素子１２は、好ましくは、ＭＯＳＦＥＴ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）からなる。
【００１４】
電源装置１０は、ＰＷＭ信号生成回路１３と、デットタイム制御回路１４と、サージ電圧検出及びピークホールド回路１５を備える。
【００１５】
サージ電圧検出及びピークホールド回路１５は、メインスイッチング素子１１と同期整流用スイッチング素子１２との中点電圧Ｖ１（交点電圧又はサージ電圧ともいう。）を検出し、そのピーク値を記憶保持する。サージ電圧のピーク値は、メインスイッチング素子１１がターンオンする毎に検出・保持され、前回値と比較される。
【００１６】
デットタイム制御回路１４は、ＰＷＭ信号生成回路１３からのＰＷＭ信号、及び、サージ電圧検出及びピークホールド回路１５からの比較結果に基づいて、メインスイッチング素子１１のゲートに印加されるゲート信号Ｖｇ１、及び、同期整流用スイッチング素子１２のゲートに印加されるゲート信号Ｖｇ２を生成する。後に詳説するが、メインスイッチング素子１１をターンオン／オフするためのゲート信号Ｖｇ１のＨｉｇｈ／Ｌｏｗの切り替え（スイッチングタイミング）は、ＰＷＭ信号のデューティに支配され、同期整流用スイッチング素子１２をターンオン／オフするためのゲート信号Ｖｇ２のＨｉｇｈ／Ｌｏｗの切り替え（スイッチングタイミング）は、ＰＷＭ信号のデューティ及びサージ電圧の検出値に支配される。
【００１７】
デットタイム制御回路１４は、同期整流用スイッチング素子１２のスイッチングタイミングを可変して、ゲート信号Ｖｇ１及びゲート信号Ｖｇ２が共にＬｏｗ（ゼロ）になっている時間であるデットタイムＴｄ、主には、ゲート信号Ｖｇ２がＬｏｗになる時からゲート信号Ｖｇ１がＨｉｇｈ（ゲート電圧）になる時までのデットタイムＴｄを調整する。この際、デットタイム制御回路１４は、サージ電圧検出及びピークホールド回路１５で検出されたサージ電圧のピーク値に基づいて、サージ電圧のピーク値が最小になるようにデットタイムＴｄを変化させていく。
【００１８】
図２は、図１に示す電源装置１０の動作波形を示し、上から、メインスイッチング素子１１のゲート信号Ｖｇ１の波形、同期整流用スイッチング素子１２のゲート信号Ｖｇ２の波形、及び、中点電圧Ｖ１の波形を示す。
【００１９】
図２に示す波形において、最初のメインスイッチング素子１１のターンオン時（図中、最も左側）においては、比較的大きなデットタイムＴｄ１（例えば初期値である所定のデフォルト値）が設定されており、それに応じて比較的大きなサージ電圧が発生している。このサージ電圧のピーク値はサージ電圧検出及びピークホールド回路１５で検出され、前回値との比較結果がデットタイム制御回路１４に入力される。本例では、最初のメインスイッチング素子１１のターンオン時であるため、デットタイム制御回路１４は、次のメインスイッチング素子１１のターンオン時のデットタイムＴｄ３を、デットタイムＴｄ１より小さい値に設定している。
【００２０】
次のメインスイッチング素子１１のターンオン時（左から２番目）においては、デットタイムＴｄ１より小さいデットタイムＴｄ３が適用され、サージ電圧のピーク値が低減されている。このサージ電圧のピーク値はサージ電圧検出及びピークホールド回路１５で検出され、前回値との比較結果がデットタイム制御回路１４に入力される。本例では、サージ電圧のピーク値の今回値が前回値よりも低減されているので、デットタイム制御回路１４は、次のメインスイッチング素子１１のターンオン時のデットタイムＴｄ５を、デットタイムＴｄ３より小さい値に設定している。図２に示す例では、このとき、デットタイムＴｄ５は負の値となり、ゲート信号Ｖｇ２がＬｏｗになる前にゲート信号Ｖｇ１がＨｉｇｈになることになる。
【００２１】
次のメインスイッチング素子１１のターンオン時（左から３番目）においては、負のデットタイムＴｄ５が用いられ、ゲート信号Ｖｇ２がＬｏｗになる前にゲート信号Ｖｇ１がＨｉｇｈに切り替えられる。図２に示す例では、負のデットタイムＴｄ５のとき、サージ電圧のピーク値が更に低減されている。従って、デットタイム制御回路１４は、次のメインスイッチング素子１１のターンオン時のデットタイムＴｄ７を、デットタイムＴｄ５より小さい値に設定している。このとき、デットタイムＴｄ７は、負のデットタイムＴｄ５により更に小さい負の値となり、ゲート信号Ｖｇ２がＨｉｇｈになる時間とゲート信号Ｖｇ１がＨｉｇｈになる時間の重複時間が更に長くなる。
【００２２】
次のメインスイッチング素子１１のターンオン時（左から４番目）においては、負のデットタイムＴｄ７が用いられ、ゲート信号Ｖｇ２がＬｏｗになる前にゲート信号Ｖｇ１がＨｉｇｈに切り替えられている。図２に示す例では、デットタイムＴｄ７のときは、サージ電圧のピーク値の今回値が前回値よりも大きくなっている。このため、デットタイム制御回路１４は、次のメインスイッチング素子１１のターンオン時のデットタイムＴｄ９を、デットタイムＴｄ７より大きい値に戻している。このとき、デットタイムＴｄの増減幅が同一の場合は、デットタイムＴｄ９は、デットタイムＴｄ５と同一となる。
【００２３】
次のメインスイッチング素子１１のターンオン時（左から５番目）においては、デットタイムＴｄ７より大きいデットタイムＴｄ９（例えばデットタイムＴｄ５と同一）が用いられ、これまでのサージ電圧の最小値と略同一のサージ電圧が実現されている。
【００２４】
このように本実施例によれば、サージ電圧検出及びピークホールド回路１５で検出されたサージ電圧のピーク値に基づいて、サージ電圧のピーク値が最小になるようにデットタイムＴｄを変化させるので、サージ電圧のピーク値が最小になるデットタイムＴｄに変更可能であり、この結果、スイッチング損失を効率的に低減することができる。また、スイッチング時のサージ電圧が低減されるので、メインスイッチング素子１１等の耐性を下げることも可能となる。
【００２５】
また、本実施例では、デットタイムＴｄを負の領域になるまで可変してデットタイムＴｄを最適化することで、メインスイッチング素子１１と同期整流用スイッチング素子１２のスイッチングタイミングがクロスさせ過ぎることにより発生する大きな貫流電流を防止しつつ、サージ電圧の少ない（即ちスイッチング損失の少ない）スイッチング制御を実現することができる。即ち、メインスイッチング素子１１と同期整流用スイッチング素子１２のスイッチングタイミングがクロスする範囲を含めてデッドタイムの調整を行うので、最も効率の良いデットタイムＴｄ（上述の例ではデットタイムＴｄ５）を見出すことができる。
【００２６】
尚、図２に示す例では、負のデットタイムＴｄ７が用いられたメインスイッチング素子１１のターンオン時（左から４番目）においては、サージ電圧のピーク値が前回値よりも大きくなっているため、デットタイムＴｄ５が最適値であることが判明している。但し、メインスイッチング素子１１や同期整流用スイッチング素子１２の電気的特性の相違や周囲環境の相違に依存して、デットタイムＴｄ３やデットタイムＴｄ７のときにサージ電圧のピーク値が最小となることも当然ながらありうる。即ち、図２に示す例では、結果的に、デットタイムＴｄ７のときは、メインスイッチング素子１１と同期整流用スイッチング素子１２のスイッチングタイミングがクロスし過ぎている（貫流電流が大きく流れている）ことが判明し、それ故に、デットタイムＴｄ５のときが最適値（デットタイムＴｄ５のときに実際にクロスが発生しているか否かは不明であるが）であることが判明しているだけであり、このことからも、負のデットタイムＴｄ５、Ｔｄ７を用いてサージ電圧のピーク値の変化を観測する本実施例の構成の有用性が理解できる。
【００２７】
また、本実施例では、出力電圧ＶＯＵＴを決定するメインスイッチング素子１１のスイッチングタイミングはＰＷＭ信号のデューティのみに支配されており、デットタイムＴｄの調整は、専ら、同期整流用スイッチング素子１２のスイッチングタイミングのみを可変して実現されている。これにより、ＰＷＭ信号のデューティを変化させることなく、デットタイムＴｄを調整できる。これとは対照的に、メインスイッチング素子１１のスイッチングタイミングを可変してデットタイムＴｄの調整を行う構成では、ＰＷＭ信号で調整されたデューティを再調整する必要が生じ、フィードフォワード制御及びフィードバック制御の特性が低下する。但し、かかる構成においても、デットタイムＴｄを負の領域になるまで可変してデットタイムＴｄを最適化することで、サージ電圧の少ないスイッチング制御を実現することは可能である。
【００２８】
尚、図２に示す例では、メインスイッチング素子１１のターンオフ側のデットタイムＴｄ２，Ｔｄ４，Ｔｄ６，Ｔｄ８、即ちゲート信号Ｖｇ１がＬｏｗになる時からゲート信号Ｖｇ２がＨｉｇｈ（ゲート電圧）になる時までのデットタイムＴｄ２，Ｔｄ４，Ｔｄ６，Ｔｄ８についても可変されているが、これらデットタイムは、スイッチング損失の大きな影響がないので、安全側の正の一定値（例えば、図２のＴｄ２やＴｄ４）であってよい。
【００２９】
次に、図３以降を参照して、本発明による電源装置１０をより詳細に説明していく。
【００３０】
図３は、図１に示す電源装置１０に用いられてよいＰＷＭ信号生成回路の一例を示す回路図である。図３において、２０１，２０２は電圧制御定電流源、２０３〜２０６はダイオード、２０７はコンデンサ、２０８，２０９は抵抗、２１０はコンパレータである。
【００３１】
図３に示すＰＷＭ信号生成回路１２３は、キャリア周波数で互いに同期したパルス波とランプ波を生成する。即ち、ランプ波の立上がり時間がオンデューティとなり、ランプ波の立下がり時間がオフデューティとなる。
【００３２】
概説すると、Ａ点がＬｏｗ（例えば０Ｖ）からＨｉｇｈ（例えば５Ｖ）になると、パルス波の立ち上がりエッジが形成され、これに同期して、電圧制御定電流源２０１からコンデンサ２０７への電流の流れが生じ、Ｂ点（ランプ波）の電位が徐々に増加していく。Ｂ点の電位が所定電位まで達するとコンパレータによりＡ点がＬｏｗに切り替わり、パルス波の立ち下がりエッジが形成され、コンデンサ２０７の電荷が放出されてＢ点の電位が下降される（ランプ波がリセットされる）。Ｂ点の電位が所定値まで下がると再びＡ点がＬｏｗからＨｉｇｈになり、以後同様の動作が繰り返され、互いに同期したパルス波とランプ波が周期的に生成される。尚、デューティは、電圧制御定電流源２０１，２０２の電圧を制御することで可変とされる。
【００３３】
図４は、図１に示す電源装置１０に用いられてよいデットタイム制御回路１２４、及び、サージ電圧検出及びピークホールド回路１２５の一例を示す回路図である。図５及び図６は、デットタイム制御回路１２４により実現されるデットタイム制御の説明図であり、図４中の各ポイントａ〜ｎでの出力波形を示す。
【００３４】
サージ電圧検出及びピークホールド回路１２５には、メインスイッチング素子１１と同期整流用スイッチング素子１２との中点電圧Ｖ１（サージ電圧）が入力される。サージ電圧検出及びピークホールド回路１２５は、今回のメインスイッチング素子１１のターンオン時に入力される中点電圧Ｖ１の最大値（サージ電圧のピーク値の今回値）を検出・保持し、前回のメインスイッチング素子１１のターンオン時に検出・保持された中点電圧Ｖ１の最大値（前回値）と比較する。サージ電圧検出及びピークホールド回路１２５での比較結果は、デットタイム制御回路１２４の調整回路１０１に入力される。
【００３５】
デットタイム制御回路１２４には、ＰＷＭ信号生成回路１２３からパルス波ｃとランプ波ｉが入力される。
【００３６】
ランプ波ｉは、コンパレータ１２２の反転入力に入力される共に、レベルシフト回路１０２，１０３に入力される。レベルシフト回路１０２によりレベルシフトされたランプ波ａは、コンパレータ１０５の反転入力及びコンパレータ１０６の非反転入力に入力される。レベルシフト回路１０３によりレベルシフトされたランプ波ｂは、コンパレータ１０７の非反転入力及びコンパレータ１０８の反転入力に入力される。尚、コンパレータ１０５，１０６，１０７，１０８は、内部にヒステリシスを有し、オフセットの少ない特性が望ましい。
【００３７】
パルス波ｃは、コンパレータ１２２の非反転入力に入力される共に、コンパレータ１０６の反転入力及びコンパレータ１０７の反転入力に入力される。パルス波ｃは、また、反転回路１０４に入力される。反転回路１０４においては、パルス波ｃは２．５Ｖを基準に反転される。反転されたパルス波ｄは、コンパレータ１０５の非反転入力及びコンパレータ１０８の非反転入力に入力される。
【００３８】
コンパレータ１２２においては、ＰＷＭ信号生成回路１２３からのパルス波ｃとランプ波ｉの比較結果に応じて、メインスイッチング素子１１を駆動するゲート信号Ｖｇ１が出力される（図６（Ｂ）参照）。
【００３９】
コンパレータ１０５においては、レベルシフト回路１０２によりレベルシフトされたランプ波ａと、反転されたパルス波ｄとの比較結果に応じて、ターンオン遅れ信号ｅが出力される（図５（Ａ）参照）。
【００４０】
コンパレータ１０６においては、レベルシフト回路１０２によりレベルシフトされたランプ波ａと、パルス波ｃとの比較結果に応じて、ターンオン進み信号ｆが出力される（図５（Ｂ）参照）。
【００４１】
コンパレータ１０７においては、レベルシフト回路１０３によりレベルシフトされたランプ波ｂと、パルス波ｃとの比較結果に応じて、ターンオフ進み信号ｇが出力される（図５（Ｃ）参照）。
【００４２】
コンパレータ１０８においては、レベルシフト回路１０３によりレベルシフトされたランプ波ｂと、反転されたパルス波ｄとの比較結果に応じて、ターンオフ遅れ信号ｈが出力される（図５（Ｄ）参照）。
【００４３】
図５には、それぞれの信号について、ターンオン／オフの遅れ又は進みが発生しない波形（図中、最も右）に対して、遅れ又は進み量の異なる２種類のターン遅れ又は進みを発生させる波形が示されている。このように、レベルシフト回路１０２，１０３でのレベルシフト量の変化させることで、各種信号ｅ、ｆ、ｇ、ｈにより実現される遅れ量ないし進み量を自由に変化させることができる。
【００４４】
調整回路１０１は、サージ電圧検出及びピークホールド回路１２５からの比較結果に基づいて、レベルシフト回路１０２，１０３でのレベルシフト量を調整すると共に、ＯＮ切替信号／ＯＦＦ切替信号を出力することで、同期整流用スイッチング素子１２のスイッチタイミングを最適化してサージ電圧を減少させる。
【００４５】
具体的には、図４において、ＡＮＤ回路１０９，１１０、ＯＲ回路１１３及びＮＯＴ回路１１５がセレクタを構成しており、同期整流用スイッチング素子１２のターンオンを遅らせる場合は、ＯＮ切替信号ｍ（図６（Ａ）参照）がＬｏｗに設定され、ＯＲ回路１１３からターンオン遅れ信号ｅが出力される。一方、同期整流用スイッチング素子１２のターンオンを進ませる場合は、ＯＮ切替信号ｍ（図６（Ａ）参照）がＨｉｇｈに設定され、ＯＲ回路１１３からターンオン進み信号ｆが出力される。
【００４６】
同様に、図４において、ＡＮＤ回路１１１，１１２、ＯＲ回路１１４及びＮＯＴ回路１１６がセレクタを構成しており、同期整流用スイッチング素子１２のターンオフを進ませる場合は、ＯＦＦ切替信号ｎ（図６（Ａ）参照）がＬｏｗに設定され、ＯＲ回路１１４からターンオフ進み信号ｇが出力される。一方、同期整流用スイッチング素子１２のターンオフを遅らせる場合は、ＯＦＦ切替信号ｎ（図６（Ａ）参照）がＨｉｇｈに設定され、ＯＲ回路１１４からターンオフ遅れ信号ｈが出力される。
【００４７】
ＮＯＴ回路１１７及びＡＮＤ回路１１９は、上述の如く選択的に入力されるターンオン遅れ信号ｅ又はターンオン進み信号ｆの立ち上がりエッジを検出して信号ｋ（図６（Ａ）参照）を出力する。同様に、ＮＯＴ回路１１８及びＮＯＲ回路１２０は、上述の如く選択的に入力されるターンオフ進み信号ｇ又はターンオフ遅れ信号ｈの立ち下がりエッジを検出して信号ｌ（図６（Ａ）参照）を出力する。ＡＮＤ回路１１９の出力はＳＲフリップフロップ１２１のＳ端子に接続され、ＮＯＲ回路１２０の出力はＳＲフリップフロップ１２１のＲ端子に接続されている。
【００４８】
ＳＲフリップフロップ１２１のＱ出力は、Ｓ端子に入力される信号ｋがＬｏｗからＨｉｇｈになるとＨｉｇｈになり（セットされ）、Ｒ端子に入力される信号ｌがＬｏｗからＨｉｇｈになるとＬｏｗになる（リセットされる）。この結果、図６（Ａ）に示すように、同期整流用スイッチング素子１２を駆動するゲート信号Ｖｇ２が、ＳＲフリップフロップ１２１のＱ出力から出力される（図６（Ａ）参照）。
【００４９】
このように図４に示すデットタイム制御回路１２４では、ＯＮ切替信号／ＯＦＦ切替信号により、同期整流用スイッチング素子１２のターンオン及びターンオフのタイミングを進ませるか遅らせるかを自由に選択することができると共に、レベルシフト回路１０２，１０３でのレベルシフト量の変化させることで、その際のターンオン遅れ量ないし進み量及びターンオフ遅れ量ないし進み量を自由に変化させることができる。
【００５０】
尚、図６に示す例では、メインスイッチング素子１１の左から１番目のターンオン時は、ＯＮ切替信号ｍ及びＯＦＦ切替信号ｎが共にＬｏｗであり、ターンオフ進み信号ｇ及びターンオン遅れ信号ｅが選択されて、正のデットタイムＤｔが実現されている。２番目のターンオン時は、ＯＮ切替信号ｍ及びＯＦＦ切替信号ｎが共にＨｉｇｈであり、ターンオフ遅れ信号ｈ及びターンオン進み信号ｆが選択されて、負のデットタイムＤｔが実現されている。尚、３番目のターンオン時は、ＯＮ切替信号ｍ及びＯＦＦ切替信号ｎが共にＨｉｇｈであるが、ターンオフ遅れ信号ｈ及びターンオン進み信号ｆの遅れ及び進み量がゼロであるので（レベルシフト回路１０２，１０３でのレベルシフト量が異なるので）、デットタイムＤｔゼロが実現されている。
【００５１】
図７は、本実施例の電源装置１０により実行可能なスイッチング制御方法の一例を示すフローチャートである。
【００５２】
ステップ１でスイッチング制御が開始されると、ステップ２において、初期設定が行われる。初期設定では、デットタイムＴｄ（１）が初期値ｘに設定されると共に、デットタイムＴｄを短くするフラグｆ＝−１が設定される。尚、デットタイムＴｄ（ｋ）の“ｋ”
（＝０，１，２．．．）は、ｋ回目のスイッチング周期であることを表し、デットタイムＴｄ（１）は初回のスイッチング周期であることを表す。
【００５３】
ステップ３では、中点電圧Ｖ１の最大値Ｖ１（ＭＡＸ）が検出され、当該最大値Ｖ１（ＭＡＸ）が、今回値Ｖｈｏｌｄ（ＮＥＷ）として保持される。
【００５４】
ステップ４では、今回値Ｖｈｏｌｄ（ＮＥＷ）が前回値Ｖｈｏｌｄ（ＯＬＤ）として保持される。
【００５５】
ステップ５では、デットタイムＴｄの変更処理が実行される。このとき、フラグの値が「−１」のときは、今回のデットタイムＴｄ（ｋ）は、前回のデットタイムＴｄ（ｋ−１）から所定値αを引いた値に設定される。即ち、Ｔｄ（ｋ）＝Ｔｄ（ｋ−１）−α。一方、フラグの値が「１」のときは、今回のデットタイムＴｄ（ｋ）は、前回のデットタイムＴｄ（ｋ−１）に所定値αを足した値に設定される。即ち、Ｔｄ（ｋ）＝Ｔｄ（ｋ−１）＋α。今回が初回のルーチンである場合には、ステップ２でフラグｆ＝−１が設定されるので、Ｔｄ（２）＝ｘ−αとされる。
【００５６】
ステップ６では、ステップ５で設定したデットタイムＴｄ（ｋ）を用いた際の、中点電圧Ｖ１の最大値Ｖ１（ＭＡＸ）が検出され、今回値Ｖｈｏｌｄ（ＮＥＷ）として保持される。
【００５７】
ステップ７では、ステップ６で検出した今回値Ｖｈｏｌｄ（ＮＥＷ）と、ステップ４で保持された前回値Ｖｈｏｌｄ（ＯＬＤ）とが比較される。比較の結果、今回値Ｖｈｏｌｄ（ＮＥＷ）が前回値Ｖｈｏｌｄ（ＯＬＤ）より小さい場合は、ステップ８に進み、それ以外の場合は、ステップ９に進む。
【００５８】
ステップ８では、デットタイムＴｄを短くするフラグｆ＝−１が設定されて、ステップ４に戻る。従って、その後のステップ５での処理では、即ち次のスイッチング周期（ｋ＋１）では、デットタイムＴｄ（ｋ＋１）が所定値αだけ減少されることになる。
即ち、Ｔｄ（ｋ＋１）＝Ｔｄ（ｋ）−α。
【００５９】
ステップ９では、デットタイムＴｄを長くするフラグｆ＝１が設定されて、ステップ４に戻る。従って、その後のステップ５での処理では、即ち次のスイッチング周期（ｋ＋１）では、デットタイムＴｄ（ｋ＋１）が所定値αだけ増加されることになる。
即ち、Ｔｄ（ｋ＋１）＝Ｔｄ（ｋ）＋α。
【００６０】
このように本実施例では、メインスイッチング素子１１のターンオン時に検出される交点電圧の最大値が減少した場合には、次回のターンオン時のデットタイムＴｄを所定時間幅αで減少させ、逆に交点電圧の最大値が増加した場合には、次回のターンオン時のデットタイムＴｄを所定時間幅αで増加させる。これにより、交点電圧の最大値が最小となるようにデットタイムＴｄが最適化されるので、スイッチング損失の少ないスイッチング制御を実現することができる。
【００６１】
また、本実施例では、交点電圧の最大値の今回値が前回値より小さく場合は、今回のスイッチング時のデットタイムＴｄ（ｋ）から所定時間幅αを引いた値が負であっても、当該負のデットタイム（Ｔｄ（ｋ）−α）を次回のスイッチング時のデットタイムＴｄ（ｋ＋１）として用いるので、メインスイッチング素子１１と同期整流用スイッチング素子１２のスイッチングタイミングがクロスする範囲を含めてデットタイムＴｄを最適化することができる。但し、例えばサージ電圧検出及びピークホールド回路１２５のピーチ検出異常等に対するフェールセーフのため、設定可能なデットタイムＴｄの範囲に適切な上限値・下限値を設定することが望ましい。
【００６２】
尚、本実施例では、交点電圧の最大値が最小となるデットタイムＴｄで固定するのではなく、所定時間幅αだけ増減させて常時交点電圧の最大値を監視しつつ、デットタイムＴｄを変更している。これは、交点電圧の最大値が最小となるデットタイムＴｄが周囲環境の相違に依存して変化しうるためである。但し、交点電圧の最大値が最小となるデットタイムＴｄで原則的に固定し、定期的に所定時間幅αだけ増減させて交点電圧の最大値の変化態様を監視し、必要に応じてデットタイムＴｄを変更することも可能である。
【００６３】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００６４】
例えば、上述の実施例では、デットタイム制御回路１２４によりランプ波とパルス波を用いてデットタイムＴｄを調整しているが、本発明は特にこれに限定されることは無い。例えば、詳説しないが、ＰＷＭ信号としてランプ波及びレベルシフトされる基準電圧を用いて、同様にデットタイムＴｄを調整することも可能であるし、また、基準波を出力する発振器、ＰＬＬ回路及びカウンタ等を用いて、同様にデットタイムＴｄを調整することも可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明による電源装置１０の一実施例を示す主要回路図である。
【図２】図１に示す電源装置１０の動作波形を示す図である。
【図３】ＰＷＭ信号生成回路１３の一例を示す回路図である。
【図４】図１に示す電源装置１０に用いられてよいデットタイム制御回路１２４、及び、サージ電圧検出及びピークホールド回路１２５の一例を示す回路図である。
【図５】デットタイム制御回路１２４により実現されるデットタイム制御時の各ポイントでの出力波形を示す図である（その１）。
【図６】デットタイム制御回路１２４により実現されるデットタイム制御時の各ポイントでの出力波形を示す図である（その２）。
【図７】本実施例の電源装置１０により実行可能なスイッチング制御方法の一例を示すフローチャートである。
【符号の説明】
【００６６】
１０    電源装置
１１    メインスイッチング素子
１２    同期整流用スイッチング素子
１３    ＰＷＭ信号生成回路
１４    デットタイム制御回路
１５    サージ電圧検出及びピークホールド回路
【図１】
2007129853.tif 000003
【図２】
2007129853.tif 000004
【図３】
2007129853.tif 000005
【図４】
2007129853.tif 000006
【図５】
2007129853.tif 000007
【図６】
2007129853.tif 000008
【図７】
2007129853.tif 000009