(57)【要約】【課題】正常読み出し動作時にラッチされるデータとコピーバックのための読み出し動作時にラッチされるデータとが互いに一致するページバッファ及びその読み出し方法を提供する。【解決手段】本発明の読み出し方法は、ページバッファを利用して通常読み出し動作とコピーバック読み出し動作のうちいずれかを行うために適用される単位動作を含み、前記単位動作は、ラッチを第１論理値に初期化するステップと、選択されたメモリセルのプログラム状態に対応する電圧レベルを感知するステップと、前記感知電圧レベルに応答して前記ラッチに第２論理値を選択的に格納するステップと含み、前記ページバッファは、前記ラッチに前記第２論理値が格納されるときにプログラム動作モードに進む。【選択図】図２
2007184083.tif 000002
【特許請求の範囲】
【請求項１】
ページバッファを利用して通常読み出し動作又はコピーバック読み出し動作を行うために適用される単位動作を含む読み出し方法において、
前記単位動作は、
ラッチを第１論理値に初期化するステップと、
選択されたメモリセルのプログラム状態に対応する電圧レベルを感知するステップと、
前記感知電圧レベルに応答して前記ラッチに第２論理値を選択的に格納するステップと含み、
前記ページバッファは、前記ラッチに前記第２論理値が格納されるときにプログラム動作モードに進むことを特徴とする読み出し方法。
【請求項２】
前記感知電圧レベルに応答して前記ラッチに第２論理値を選択的に格納するステップは、前記感知電圧レベルが第１電圧レベルであると、前記ラッチに前記第２論理値を格納するステップを含み、
前記第１電圧レベルは、前記選択されたメモリセルがプログラムされたことを表すことを特徴とする請求項１に記載の読み出し方法。
【請求項３】
前記感知電圧レベルに応答して前記ラッチに第２論理値を選択的に格納するステップは、前記感知電圧レベルが第１電圧レベルである場合に、前記ラッチに前記第１論理値を格納し続けるステップを含み、
前記第１電圧レベルは、前記選択されたメモリセルが消去されたことを表すことを特徴とする請求項１に記載の読み出し方法。
【請求項４】
前記通常読み出し動作とコピーバック読み出し動作のそれぞれにおいて、前記感知電圧レベルに応答して前記ラッチに第２論理値を選択的に格納するステップは、前記感知電圧に応答して、前記ページバッファの第１電気経路を利用して前記ラッチに前記第２論理値を選択的に格納するステップを含むことを特徴とする請求項１に記載の読み出し方法。
【請求項５】
前記ラッチは、対応する通常読み出し動作と対応するコピーバック読み出し動作で同じ論理値を格納することを特徴とする請求項１に記載の読み出し方法。
【請求項６】
前記ページバッファは、前記ラッチに前記第１論理値が格納されるときにプログラム禁止動作モードに進むことを特徴とする請求項１に記載の読み出し方法。
【請求項７】
ページバッファでコピーバック読み出し動作を行う方法において、
ラッチを第１論理値に初期化するステップと、
選択されたメモリセルのプログラム状態に対応する電圧レベルを感知するステップと、
前記感知電圧レベルに応答して前記ラッチに第２論理値を選択的に格納するステップとを含み、
前記ページバッファは、前記ラッチに前記第２論理値が格納されるときにプログラム動作モードに進むことを特徴とするコピーバック読み出し方法。
【請求項８】
前記感知電圧レベルに応答して前記ラッチに第２論理値を選択的に格納するステップは、前記感知電圧レベルが第１電圧レベルである場合に、前記ラッチに前記第２論理値を格納するステップを含み、
前記第１電圧レベルは、前記選択されたメモリセルがプログラムされたことを表すことを特徴とする請求項７に記載のコピーバック読み出し方法。
【請求項９】
前記感知電圧レベルに応答して前記ラッチに前記第２論理値を選択的に格納するステップは、前記感知電圧レベルが第１電圧レベルである場合に、前記ラッチに前記第１論理値を格納し続けるステップを含み、
前記第１電圧レベルは、前記選択されたメモリセルが消去されたことを表すことを特徴とする請求項７に記載のコピーバック読み出し方法。
【請求項１０】
前記ページバッファは、前記ラッチに前記第１論理値が格納されるときにプログラム禁止動作モードに進むことを特徴とする請求項７に記載のコピーバック読み出し方法。
【請求項１１】
単位動作を利用して、通常読み出し動作又はコピーバック読み出し動作を行うために適用されるページバッファにおいて、
選択されたメモリセルに対応するビットラインを選択するビットライン選択及びバイアス部と、
前記ビットラインをプリチャージするプリチャージ部と、
前記ビットライン上に現れた電圧のレベルを感知し、前記感知電圧のレベルに応答して前記ラッチに論理値を格納する感知及びラッチ部とを備え、
前記ラッチは、それぞれの前記通常読み出し動作と前記コピーバック読み出し動作の間において第１論理値に初期化され、
前記感知電圧レベルが、前記選択されたメモリセルがプログラムされたことを表す場合に、前記ラッチに格納された前記値は、前記第１論理値から第２論理値に変更されることを特徴とするページバッファ。
【請求項１２】
前記ページバッファは、前記第１論理値が前記ラッチに格納されているときにプログラム禁止動作モードに進むことを特徴とする請求項１１に記載のページバッファ。
【請求項１３】
前記ページバッファは、前記第２論理値が前記ラッチに格納されているときにプログラム動作モードに進むことを特徴とする請求項１１に記載のページバッファ。
【請求項１４】
前記ページバッファは、前記通常読み出し動作と前記コピーバックの読み出し動作それぞれにおいて、前記ページバッファの第１電気経路を利用して、前記ラッチに前記論理値を格納することを特徴とする請求項１１に記載のページバッファ。
【請求項１５】
前記ラッチは、対応する通常読み出し動作と対応するコピーバック読み出し動作において同じ論理値を格納することを特徴とする請求項１１に記載のページバッファ。
【請求項１６】
前記感知電圧が、メモリセルが消去されたことを表す場合に、前記ラッチに前記第１論理値を格納し続けることを特徴とする請求項１１に記載のページバッファ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に関し、さらに詳細には、フラッシュメモリ装置のためのページバッファ及びその読み出し方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに大別される。揮発性半導体メモリ装置は、読み出し及び書き込みの速度が速いが、外部からの電力供給が遮断されると、格納された内容が消えてしまうという短所がある。これに対して、不揮発性半導体メモリ装置は、外部からの電力供給が遮断されても、その内容を保持し続ける。したがって、不揮発性半導体メモリ装置は、電力供給の有無に関わらず、保持しなければならない内容を記憶させるために用いられる。不揮発性半導体メモリ装置には、マスクＲＯＭ（ｍａｓｋ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＭＲＯＭ）、プログラム可能なＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＰＲＯＭ）、消去及びプログラム可能なＲＯＭ（ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＥＰＲＯＭ）、電気的に消去及びプログラム可能なＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＥＥＰＲＯＭ）などがある。
【０００３】
一般に、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭは、システムによる消去及び書き込みが自由ではなく、一般ユーザが記憶内容を更新するのは容易でない。これに対して、ＥＥＰＲＯＭは、電気的に消去及び書き込みが可能であるため、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ）または補助記憶装置としての応用が拡大されつつある。特に、フラッシュＥＥＰＲＯＭは、既存のＥＥＰＲＯＭに比べて集積度が高いことから、大容量の補助記憶装置としての応用に極めて有利である。フラッシュＥＥＰＲＯＭの中でもＮＡＮＤ型フラッシュＥＥＰＲＯＭ（以下、「ＮＡＮＤフラッシュメモリ」と記す）は、他のフラッシュＥＥＰＲＯＭに比べて集積度が極めて高いという長所を有する。
【０００４】
ＥＥＰＲＯＭセルを含むＮＡＮＤ型フラッシュメモリ装置の一例を図１に示している。
【０００５】
図１に示すように、フラッシュメモリ装置は、メモリセルアレイ１０、ページバッファ回路２０、及び行デコーダ回路３０を備える。メモリセルアレイ１０の行は、行デコーダ回路３０によって駆動され、列は、ページバッファ回路２０により駆動される。メモリセルアレイ１０は、複数のストリングを基本単位とするブロックで構成される。ストリングは、直列接続された複数のメモリセルを含んで構成される。各メモリセルは、フローティングゲートと制御ゲートとを有する。メモリセルは、フローティングゲートに電子を蓄積させるか、又は蓄積された電子を放出させるかによって、電気的に消去動作及びプログラム動作がなされる。フローティングゲートに電子が蓄積されたメモリセルをプログラムされたセルといい、フローティングゲートから電子が放出されたメモリセルを消去されたセルという。不揮発性半導体メモリ装置のプログラム動作及び消去動作は、Ｆ−Ｎトンネリング現象を利用する。フローティングゲートに電子を注入するか、又はフローティングゲートから電子を放出させると、セルトランジスタのスレッショルド電圧が変わる。消去されたセルは、電子がフローティングゲートからバルク、ソースまたはドレインに放出され、負のスレッショルド電圧（ｎｅｇａｔｉｖｅ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ、例えば、−３Ｖ）を有する。このとき、消去されたセルをオンセルという。一方、プログラムされたセルは、フローティングゲートに電子が注入され、正のスレッショルド電圧（ｐｏｓｉｔｉｖｅ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ、例えば、＋１Ｖ内外の電圧）を有する。このとき、プログラムされたセルをオフセルという。
【０００６】
ページバッファ回路２０は、それぞれのメモリセルに対するプログラム／読み出し動作を行う。ページバッファ回路２０の読み出し動作を介して、メモリセルがプログラムされたセルであるか、消去されたセルであるかが確認される。一方、フラッシュメモリ装置に多様な機能が求められることにより、ページバッファ回路２０は、ページコピーバック機能などを付加的に提供する。ページコピーバック機能は、任意のページに格納されているデータを外部に出力することなく、ページバッファ回路２０を介して他のページに格納することを意味する。
【０００７】
ページバッファ回路２０の内部には、複数のページバッファが備えられる。そして、それぞれのページバッファの内部には、ラッチが備えられる。それぞれのページバッファは、通常の読み出し動作（以下、通常読み出し動作と記す）またはページコピーバック動作時に感知ノードで感知されたセルデータをラッチに格納する機能と、ノーマルプログラム動作時にプログラムされるデータをラッチに格納する機能とを行う。ラッチにデータが格納される時点は、外部に備えられた制御ロジックブロック（図示せず）を介して調節され、それぞれのラッチは、電源電圧をソースとしてデータを格納する。
【０００８】
しかしながら、ページバッファは、同じページからデータが読み出されたとしても、コピーバック動作時にラッチされるデータと通常読み出し動作時にラッチされるデータとが互いに反対の値を有する特徴がある。このような特徴は、コピーバック動作時に読み込んだデータのプログラム状態に応じて、ページバッファの動作モードがプログラム禁止状態に変換されることを防止するためである。これは、ページバッファがプログラム禁止状態にあると、コピーバック動作のために読み込んだデータを他のページにプログラムすることができないことからである。したがって、コピーバック動作時にデータを読み込んだときには、通常読み出し動作と異なる経路を介して、反対の値として読み込む。これを反転読み出し（ｉｎｖｅｒｓｅ  ｒｅａｄ）動作と言う。反転読み出し動作が行われない場合には、通常読み出し動作時に読み出されたデータとコピーバック動作時に読み出されたデータの反転の有無をチェックするチェックビットなどの構成がさらに求められる。したがって、ページバッファの構成及び制御方法が複雑になるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、通常読み出し動作時にラッチされたデータとコピーバックのための読み出し動作時にラッチされたデータとが互いに一致するページバッファ及びその読み出し方法を提供することにある。
【００１０】
本発明の他の目的は、同じ経路を利用して正常読み出し動作とコピーバックのための読み出し動作を全て行うことができるページバッファ及びその読み出し方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成すべく、本発明に係る読み出し方法は、ページバッファを利用して通常読み出し動作とコピーバック読み出し動作のうちのいずれか１つを行うために適用される単位動作を含み、前記単位動作は、ラッチを第１論理値に初期化するステップと、選択されたメモリセルのプログラム状態に対応する電圧レベルを感知するステップと、前記感知電圧レベルに応答して前記ラッチに第２論理値を選択的に格納するステップと含み、前記ページバッファは、前記ラッチに前記第２論理値が格納されるときにプログラム動作モードに進むことを特徴とする。
【００１２】
この実施の形態において、前記感知電圧レベルに応答して前記ラッチに第２論理値を選択的に格納するステップは、前記感知電圧レベルが第１電圧レベルである場合に、前記ラッチに前記第２論理値を格納するステップを含み、前記第１電圧レベルは、前記選択されたメモリセルがプログラムされたことを表すことを特徴とする。
【００１３】
この実施の形態において、前記感知電圧レベルに応答して前記ラッチに第２論理値を選択的に格納するステップは、前記感知電圧レベルが第１電圧レベルである場合に、前記ラッチに前記第１論理値を格納し続けるステップを含み、前記第１電圧レベルは、前記選択されたメモリセルが消去されたことを表すことを特徴とする。
【００１４】
この実施の形態において、前記正常読み出し動作とコピーバック読み出し動作それぞれにおいて、前記感知電圧レベルに応答して前記ラッチに第２論理値を選択的に格納するステップは、前記感知電圧に応答して、前記ページバッファの第１電気経路を利用して前記ラッチに前記第２論理値を選択的に格納するステップを含むことを特徴とする。
【００１５】
この実施の形態において、前記ラッチは、対応する通常読み出し動作と対応するコピーバック読み出し動作で同じ論理値を格納することを特徴とする。
【００１６】
この実施の形態において、前記ページバッファは、前記ラッチに前記第１論理値が格納されるときにプログラム禁止動作モードに進むことを特徴とする。
【００１７】
上記の目的を達成すべく、本発明のページバッファでコピーバック読み出し動作を行う方法は、ラッチを第１論理値に初期化するステップと、選択されたメモリセルのプログラム状態に対応する電圧レベルを感知するステップと、前記感知電圧レベルに応答して、前記ラッチに第２論理値を選択的に格納するステップとを含み、前記ページバッファは、前記ラッチに前記第２論理値が格納されるときにプログラム動作モードに進むことを特徴とする。
【００１８】
この実施の形態において、前記感知電圧レベルに応答して、前記ラッチに第２論理値を選択的に格納するステップは、前記感知電圧レベルが第１電圧レベルであると、前記ラッチに前記第２論理値を格納するステップを含み、前記第１電圧レベルは、前記選択されたメモリセルがプログラムされたことを表すことを特徴とする。
【００１９】
この実施の形態において、前記感知電圧レベルに応答して、前記ラッチに前記第２論理値を選択的に格納するステップは、前記感知電圧レベルが第１電圧レベルである場合に、前記ラッチに前記第１論理値を格納し続けるステップを含み、前記第１電圧レベルは、前記選択されたメモリセルが消去されたことを表すことを特徴とする。
【００２０】
この実施の形態において、前記ページバッファは、前記ラッチに前記第１論理値が格納されるときにプログラム禁止動作モードに進むことを特徴とする。
【００２１】
上記の目的を達成すべく、本発明のページバッファは、単位動作を利用して、通常読み出し動作とコピーバック読み出し動作のうちのいずれか１つを行うために適用され、前記選択されたページバッファは、選択されたメモリセルに対応するビットラインを選択するビットライン選択及びバイアス部と、前記ビットラインをプリチャージするプリチャージ部と、前記ビットライン上に現れた電圧のレベルを感知し、前記感知電圧のレベルに応答して前記ラッチに論理値を格納する感知及びラッチ部とを備え、前記ラッチは、それぞれの前記通常読み出し動作と前記コピーバック読み出し動作の間、第１論理値に初期化され、前記感知電圧レベルが、前記選択されたメモリセルがプログラムされたことを表すと、前記ラッチに格納された前記値は、前記第１論理値から第２論理値に変更されることを特徴とする。
【００２２】
この実施形態において、前記ページバッファは、前記第１論理値が前記ラッチに格納されているときにプログラム禁止動作モードに進むことを特徴とする。
【００２３】
この実施形態において、前記ページバッファは、前記第２論理値が前記ラッチに格納されているときにプログラム動作モードに進むことを特徴とする。
【００２４】
この実施形態において、前記ページバッファは、前記通常読み出し動作と前記コピーバックの読み出し動作それぞれにおいて、前記ページバッファの第１電気経路を利用して、前記ラッチに前記論理値を格納することを特徴とする。
【００２５】
この実施形態において、前記ラッチは、対応する津上読み出し動作と対応するコピーバック読み出し動作において同じ論理値を格納することを特徴とする。
【００２６】
この実施形態において、前記感知電圧が、メモリセルが消去されたことを表すと、前記ラッチに前記第１論理値を格納し続けることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、同じ経路を利用して通常読み出し動作とコピーバック動作を全て行うことができる。したがって、通常読み出し動作とコピーバックのための読み出し動作時にラッチされるデータが互いに一致するようになって、２つのデータを一致させるための別途の構成及び制御が要らなくなる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
【００２９】
本発明の新規のページバッファは、同じ経路を介して通常読み出し動作とコピーバックのための読み出し動作との全てを行う。同じ経路を介して行われた読み出し動作によると、通常読み出し動作時に感知されたデータとコピーバックのための読み出し動作時に感知されたデータとが互いに一致する。そして、通常読み出し動作時にラッチされるデータとコピーバックのための読み出し動作時にラッチにラッチされるデータとも互いに一致する。したがって、反転読み出し動作を行う必要がなく、別途のチェックビットを利用してデータビットの反転の有無を判別する必要もなくなる。したがって、ページバッファに対する制御が簡単になる。
【００３０】
以下で、本発明の特徴及び機能を説明するための一例として、単位ラッチを利用して通常読み出し動作とコピーバック動作を行うフラッシュメモリのページバッファが用いられる。しかしながら、これは１つの例に過ぎず、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であることは勿論である。
【００３１】
フラッシュメモリ装置は、データ情報を格納するための格納領域としてメモリセルアレイを備える。メモリセルアレイは、対応するビットラインにそれぞれ接続された複数のセルストリング（またはＮＡＮＤストリング）で構成される。周知のように、各セルストリングは、対応するビットラインに接続するストリング選択トランジスタと、共通ソースラインに接続するグラウンド選択トランジスタと、ストリング及びグラウンド選択トランジスタの間に直列接続された複数のメモリセルとで構成される。
【００３２】
メモリセルアレイには、複数のビットライン対ＢＬｅ、ＢＬｏ、…が配置されている。そして、それぞれのビットライン対には、対応するページバッファがそれぞれ電気的に接続されている。それぞれのページバッファは、通常読み出し動作及びコピーバックのための読み出し動作時は感知増幅器として動作し、プログラム動作時はプログラムされるデータに応じてビットラインを駆動するドライバーとして動作する。フラッシュメモリ装置に備えられた複数のページバッファは、互いに同じ回路構成を有し、ここでは、便宜上、１つのページバッファ（例えば、２００）を例に挙げて説明する。
【００３３】
図２は、本発明の一実施形態としてのページバッファ２００の構成を示す回路図である。同図に示すように、ページバッファ２００は、ビットライン選択回路２２０、プリチャージ回路２４０、感知及びラッチ回路２６０を備える。
【００３４】
ビットライン選択回路２２０は、データを感知すべきビットラインＢＬｅまたはＢＬｏを選択する機能を行う。プリチャージ回路２４０は、読み出し動作を行う前に、ビットラインＢＬｅまたはＢＬｏと感知ノードＳＯをプリチャージする動作を行う。ここで、読み出し動作は、通常読み出し動作とコピーバックのための読み出し動作を含む。感知ノードＳＯは、プリチャージ回路２４０と感知及びラッチ回路２６０との間に備えられる。感知及びラッチ回路２６０には、感知ノードＳＯから感知された結果を格納するラッチ２１２が備えられる。ラッチ２１２のノードＤＯ（以下、ラッチノードと記す）は、感知ノードＳＯの電圧レベルに応じてその値が変化する。ラッチノードＤＯは、通常読み出し動作時にラッチされた結果を出力する出力ノードとしての機能も行う。
【００３５】
以下で詳細に説明するが、感知及びラッチ回路２６０は、同じ経路を介して通常読み出し動作とコピーバックのための読み出し動作の双方を行う。このために、ラッチノードＤＯは、通常読み出し動作とコピーバックのための読み出し動作に関わらず、ページバッファのセット区間の間に論理“１”の値に初期化される。ラッチノードＤＯが論理“１”の値に設定されると、ページバッファ２００はプログラムが不可能な状態にあるようになる。そして、読み出し動作中に行われた感知の結果、選択されたメモリセルがプログラムされたセルであると、論理“１”に初期化されていたラッチノードＤＯが論理“０”の値に変更される。ラッチノードＤＯが論理“０”の値に設定されると、ページバッファ２００は、プログラムが可能な状態にあるようになる。したがって、コピーバック動作時に読み込んだデータに対するプログラムが可能になる。このとき、読み込んだデータが通常読み出し動作によるデータの場合、該当データを外部に出力することもできるようになる。
【００３６】
本発明のように、同じ経路を介して行われた読み出し動作によると、通常読み出し動作時に感知されたデータとコピーバックのための読み出し動作時に感知されたデータが互いに一致する。そして、通常読み出し動作時にラッチ２１２にラッチされるとコピーバックのための読み出し動作時にラッチ２１２にラッチされるデータとも互いに一致する。したがって、反転読み出し動作を行う必要がなく、別途のチェックビットを利用してデータビットの反転の有無を判別する必要もなくなる。したがって、ページバッファに対する制御が簡単になる。
【００３７】
以下、本発明に係るページバッファ２００の詳細構成を説明する。
【００３８】
ビットライン選択回路２２０には、３個のＮＭＯＳトランジスタ２０８、２０９、２１０が備えられる。ＮＭＯＳトランジスタ２０９、２１０それぞれは、対応するビットラインＢＬｅ、ＢＬｏにそれぞれ接続される。ＮＭＯＳトランジスタ２０９、２１０は、ゲートに印加されるビットライン選択信号Ｃ９、Ｃ１０に応答して、読み出し動作が行われるビットラインを選択する。選択されたビットラインは、プリチャージ回路２４０と感知及びラッチ回路２６０に電気的に接続される。以下では、説明の便宜上、ページバッファ２００に接続したビットライン対ＢＬｅ、ＢＬｏのうち、偶数番目のビットラインＢＬｅが選択された場合を仮定する。
【００３９】
ＮＭＯＳトランジスタ２０８は、ＮＭＯＳトランジスタ２０９、２１０のドレイン端子とプリチャージ回路２４０との間に接続される。ＮＭＯＳトランジスタ２０８は、選択されたビットライン（例えば、ＢＬｅ）を介して電源電圧ＶＤＤより高い高電圧がページバッファ２００に直接印加されるのを防止する。周知のように、ページバッファ２００は、電源電圧ＶＤＤで動作する低電圧回路である。したがって、電源電圧ＶＤＤより高い高電圧が、ページバッファ２００のような低電圧回路に直接印加される場合、ページバッファ２００を構成する低電圧トランジスタがブレークダウン（Ｂｒｅａｋ  Ｄｏｗｎ）現象により破壊されうる。したがって、ビットライン選択回路２２０に備えられたＮＭＯＳトランジスタ２０８、２０９、２１０は、高電圧に対して耐久性を有する高電圧トランジスタ（Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｔｒａｎｓｉｓｔｏｒ）で構成される。ＮＭＯＳトランジスタ２０８、２０９、２１０それぞれは、例えば、約２８Ｖのブレークダウン電圧（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ）を有する高電圧トランジスタで構成される。
【００４０】
プリチャージ回路２４０は、１個のＰＭＯＳトランジスタ２０５と、１個のＮＭＯＳトランジスタ２０７とで構成される。プリチャージ回路２４０を構成するトランジスタ２０５、２０７は、例えば、約７Ｖのブレークダウン電圧を有する低電圧トランジスタで構成される。ＰＭＯＳトランジスタ２０５は、電源電圧ＶＤＤと感知ノードＳＯとの間に接続され、プリチャージ制御信号ＬＯＡＤによりオン／オフする。ＰＭＯＳトランジスタ２０５がオンになるとき、ビットラインＢＬｅは、電源電圧ＶＤＤにより所定の電圧レベルにプリチャージされる。ＮＭＯＳトランジスタ２０７は、選択回路２２０に備えられたＮＭＯＳトランジスタ２０８と感知ノードＳＯとの間に接続され、シャットオフ制御信号ＢＬＳＨＦによりオン／オフする。ＮＭＯＳトランジスタ２０７は、ビットラインＢＬｅと感知ノードＳＯとを電気的に接続又は絶縁させる機能を果たす。このような機能により、ＮＭＯＳトランジスタ２０７は、シャットオフトランジスタとも呼ばれる。
【００４１】
ビットラインＢＬｅが所定の電圧レベルにプリチャージされてから、読み出し動作が行われることができるように、非選択のワードラインに読み出し電圧（Ｖｒｅａｄ、例えば＋４．５Ｖ）が印加され、選択されたワードラインに０Ｖの電圧が印加される。その結果、ビットラインディベロップ（ｄｅｖｅｌｏｐ）が行われ始める。ディベロップ区間において選択されたワードラインに接続されたメモリセルが、プログラムされたセル（すなわち、オフセル）であると、ビットラインＢＬｅ及び感知ノードＳＯの電圧レベルは、プリチャージレベル（例えば、０．８Ｖ）をそのまま維持する。そして、メモリセルがオンセル（すなわち、消去されたセル）であると、ビットラインＢＬｅ及び感知ノードＳＯはローレベルに変化する。
【００４２】
ディベロップした感知ノードＳＯの電圧レベルは、選択されたメモリセルがオンセルなのか、オフセルなのかを判別するために用いられる。ラッチ回路２６０は、感知ノードＳＯの電圧レベルがハイレバル（例えば、プリチャージレベル）であると、ラッチノードＤＯの値が論理“０”の状態を有するように制御する。ラッチノードＤＯが論理“０”の値に設定されると、プログラムが可能な状態を意味する。このとき、万一、感知ノードＳＯの電圧レベルがローレベルであると、ラッチノードＤＯの値は、初期に設定された論理“１”の状態を維持する。
【００４３】
感知及びラッチ回路２６０は、通常読み出し動作及びページコピーバック動作時に読み込んだデータと、プログラムされるデータを格納するラッチ２１２とを備える。ラッチ２１２は、互いに相補的なデータ値に設定される２つのインバータを備える。各インバータの出力端には、ラッチノードＤＯ、ｎＤＯがそれぞれ備えられる。ラッチノードｎＤＯ、ＤＯは、通常読み出し動作及びページコピーバック動作時、初期にそれぞれ論理“０”、論理“１”の値に設定される。以後、ラッチ制御信号ＬＣＨ＜７：０＞がアクティブになると、ラッチノードｎＤＯ、ＤＯは、感知ノードＳＯの電圧レベルに応じて変化する。変化したラッチノードｎＤＯ、ＤＯは、互いに相補的なデータ値を示す。制御信号ＬＣＨ＜７：０＞は、通常読み出し動作とコピーバックのための読み出し動作の感知区間でアクティブになる。例えば、制御信号ＬＣＨ＜７：０＞がアクティブになったとき、感知ノードＳＯの電圧レベルがハイレバル（例えば、プリチャージレベル）であると、ラッチノードＤＯの値は、ターンオンしたトランジスタ２０２、２０３、２０４により接地レベルにディスチャージされる。その結果、ラッチノードＤＯは、論理“０”の値を表す。このとき、ラッチノードｎＤＯは、論理“１”の値を表す。これに対し、制御信号（ＬＣＨ＜７：０＞）がアクティブになったとき、感知ノードＳＯの電圧レベルがローレベルであると、ラッチノードＤＯの値は、ターンオフしたトランジスタ２０３により初期に設定された論理“１”の値をそのまま維持する。このとき、ラッチノードｎＤＯは、論理“０”の値を表す。
【００４４】
ラッチノードＤＯと感知ノードＳＯとの間には、ＮＭＯＳトランジスタ２１１が接続される。ＮＭＯＳトランジスタ２１１は、制御信号Ｃ１１に応答して、ラッチノードＤＯのデータを選択されたビットラインＢＬｅに提供する。制御信号Ｃ１１は、プログラム区間でラッチ２１２のデータをビットラインＢＬｅに伝達するとき、アクティブになる。万一、プログラム動作（またはコピーバックのプログラム動作）時にラッチノードＤＯの値が論理“１”の値を有すると、プログラム動作は禁止される。したがって、この実施形態では、以下に説明したように、ラッチノードＤＯの初期値を論理“０”の値に設定する。その結果、感知されたメモリセルがプログラムされたセル（すなわち、オフセル）であると、ラッチノードＤＯの値が論理“０”を表すようになる。このようなラッチノードＤＯの初期値設定は、通常読み出し動作とコピーバックのための読み出し動作の全てに共通に適用される。
【００４５】
ラッチノードＤＯには、ＮＭＯＳトランジスタ２０２のソース端子が接続され、ラッチノードｎＤＯには、ＮＭＯＳトランジスタ２０１のソース端子がそれぞれ接続される。ＮＭＯＳトランジスタ２０２は、制御信号Ｃ２に応答して読み出し動作時の感知経路を提供する。制御信号Ｃ２は、通常読み出し動作とコピーバックのための読み出し動作の感知区間でアクティブになる。ＮＭＯＳトランジスタ２０１は、制御信号Ｃ１に応答して、ラッチノードｎＤＯを論理“０”に、ラッチノードＤＯを論理“１”にそれぞれ初期化する。制御信号Ｃ１は、ラッチ２１２を初期化するとき（すなわち、ページバッファセット区間）にアクティブになる。
【００４６】
ＮＭＯＳトランジスタ２０１、２０２のドレイン端子は、ＮＭＯＳトランジスタ２０６のソース端子と共通に接続される。ＮＭＯＳトランジスタ２０６は、制御信号ＤＩＯ＜７：０＞に応答してオン／オフする。制御信号ＤＩＯ＜７：０＞は、ラッチ２１２を初期化するとき（すなわち、ページバッファセット区間）、そしてラッチされたデータＤを出力するときにアクティブになる。ＮＭＯＳトランジスタ２０１、２０２とＮＭＯＳトランジスタ２０６との接点には、ＮＭＯＳトランジスタ２０３、２０４が直列に接続される。ＮＭＯＳトランジスタ２０４は、制御信号ＬＣＨ＜７：０＞に応答して、通常読み出し動作とコピーバックのための読み出し動作の感知区間でターンオンする。これとは異なり、ＮＭＯＳトランジスタ２０３は、前記感知区間で選択的にターンオンする。例えば、感知区間で感知ノードＳＯの電圧がハイレバルであると（すなわち、対応するメモリセルがプログラムされたセルであると）、ＮＭＯＳトランジスタ２０３はターンオンする。そして、感知区間で感知ノードＳＯの電圧がローレベルであると（すなわち、対応するメモリセルが消去されたセルであると）、ＮＭＯＳトランジスタ２０３はターンオフする。
【００４７】
表１には、図２に示すページバッファ２００を構成する各トランジスタの動作状態が表示されている。そして、表２には、図２に示すラッチノードＤＯと、ラッチノードＤＯにラッチされる値を制御するＮＭＯＳトランジスタ２０３の動作状態が表示されている。
【００４８】
【表１】
2007184083.tif 000003
【００４９】
【表２】
2007184083.tif 000004
【００５０】
図３は、図２に示すページバッファ２００の動作タイミング図である。図３には、通常読み出し動作及びページコピーバックのための読み出し動作に対するページバッファ２００の動作タイミングが示されている。以下では、表１及び表２と、図２及び図３を参照して、本発明の好適な実施形態のページバッファ２００の動作を説明する。
【００５１】
図２及び図３に示すように、ページバッファ２００の全動作は、ページバッファセット（ｐａｇｅ  ｂｕｆｆｅｒ  ｓｅｔｔｉｎｇ）区間と、プリチャージ（ｐｒｅｃｈａｒｇｅ）区間と、ディベロップ（ｄｅｖｅｌｏｐ）区間と、感知及びラッチ（ｓｅｎｓｉｎｇ＆ｌａｔｃｈ）区間、リカバリー（Ｒｅｃｏｖｅｒｙ）区間に区分される。
まず、ページバッファセット区間において制御信号Ｃ１、ＤＩＯ＜７：０＞がローレベルからハイレベルにアクティブになる。アクティブになった制御信号Ｃ１、ＤＩＯ＜７：０＞に応答して、ラッチ２１２の初期化に関連するＮＭＯＳトランジスタ２０１、２０６がターンオンする。その結果、ページバッファセット区間の間にラッチノードｎＤＯ、ＤＯは、それぞれ論理“０”と論理“１”の値に初期化される。
【００５２】
プリチャージ区間が始まると、ビットライン選択回路２２０に備えられたＮＭＯＳトランジスタ２０８、２０９がターンオンし、感知されるビットラインＢＬｅが選択される。そして、ＰＭＯＳトランジスタ２０５に印加されるプリチャージ制御信号ＬＯＡＤがハイレバルからローレベルに遷移し、シャットオフ制御信号ＢＬＳＨＦがローレベルからハイレベルに遷移される。その結果、プリチャージ回路２４０に備えられたＰＭＯＳトランジスタ２０５とＮＭＯＳトランジスタ２０７が全てターンオンして、感知ノードＳＯとビットラインＢＬｅが全て電源電圧ＶＤＤによりプリチャージされる。
【００５３】
次に、ビットラインディベロップ区間が始まると、ＮＭＯＳトランジスタ２０７のゲート端子に印加されるシャットオフ制御信号ＢＬＳＨＦはローレベルに落ちるようになる。その結果、プリチャージされたビットラインＢＬｅの電圧が対応するセルのプログラム／消去状態に応じて変化し始める。例えば、対応するメモリセルがプログラムされたセル（すなわち、オフセル）であると、ビットラインＢＬｅの電圧は、プリチャージレベルを維持する。そして、対応するメモリセルが消去されたセル（すなわち、オンセル）であると、ビットラインＢＬｅの電圧はローレベルに落ちるようになる。ビットラインＢＬｅがディベロップされる間、ＰＭＯＳトランジスタ２０５に印加されるプリチャージ制御信号ＬＯＡＤの電圧レベルはローレベルをそのまま維持する。その結果、感知ノードＳＯの電圧は、プリチャージレベルをそのまま維持する。ビットラインディベロップ区間の間、ＮＭＯＳトランジスタ２０８、２０９はターンオン状態を維持し続ける。
【００５４】
ビットラインＢＬｅに対するディベロップが全て行われると、プリチャージ制御信号ＬＯＡＤは、ローレベルからハイレベル、即ち非アクティブになる。そして、シャットオフ制御信号ＢＬＳＨＦがローレベルからハイレベルに遷移する。その結果、プリチャージ回路２４０に備えられたＮＭＯＳトランジスタ２０７がターンオンする。ＮＭＯＳトランジスタ２０７がターンオンすることにより、ディベロップされたビットラインＢＬｅの電圧がＮＭＯＳトランジスタ２０８、２０９とＮＭＯＳトランジスタ２０７を介してＮＭＯＳトランジスタ２０３の制御ゲートに印加される。ビットラインＢＬｅのディベロップ結果がハイレバルを表すと（すなわち、対応するメモリセルがプログラムされたセルであると）、ＮＭＯＳトランジスタ２０３はターンオンする。そして、ビットラインＢＬｅのディベロップ結果がローレベルを表すと（すなわち、対応するメモリセルが消去されたセルであると）、ＮＭＯＳトランジスタ２０３はターンオフする。この状態で短い区間の間、ラッチ信号ＬＣＨがハイレバルにアクティブになる。それにより、ＮＭＯＳトランジスタ２０４が瞬間的にターンオンし、ラッチノードＤＯの値がラッチされる。
【００５５】
ラッチ動作時にビットラインＢＬｅのディベロップ結果がハイレバルを表すと（すなわち、対応するメモリセルがプログラムされたセルであると）、ＮＭＯＳトランジスタ２０３、２０４は全てターンオンする。したがって、初期に論理“１”に設定されたラッチノードＤＯの値が論理“０”に変換する。その結果、ラッチノードＤＯには、論理“０”のデータがラッチされる。そして、ビットラインＢＬｅのディベロップ結果がローレベルを表すと（すなわち、対応するメモリセルが消去されたセルであると）、ＮＭＯＳトランジスタ２０３はターンオフし、ＮＭＯＳトランジスタ２０４はターンオンする。すなわち、感知ノードとＮＭＯＳトランジスタ２０４との間に形成される経路が遮断される。その結果、初期に論理“１”に設定されたラッチノードＤＯの値は、論理“１”の状態をそのまま維持し、ラッチノードＤＯには、論理“１”のデータがラッチされる。このようなページバッファ２００の感知及びラッチ動作は、正常読み出し動作とコピーバックのための読み出し動作の全てに対して共通に適用される。
【００５６】
上述のように、本発明に係るページバッファ２００は同じ経路を利用して通常読み出し動作とコピーバックのための読み出し動作を全て行う。その結果、通常読み出し動作とコピーバックのための読み出し動作時にラッチされるデータ値Ｄが互いに一致して、反転読み出し動作が要らなくなる。したがって、通常読み出し動作とコピーバックのための読み出し動作時にラッチされたデータＤとを一致させるための別途の動作、例えばチェックビットを利用してデータを反転させる動作なども要らなくなる。したがって、ページバッファ２００に対した制御が簡単になる。
【００５７】
以上で、ビットライン選択回路２２０、プリチャージ回路２４０、感知及びラッチ回路２６０の構成は、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能である。特に、感知ノードＳＯの電圧を感知及びラッチする感知及びラッチ回路２６０の構成は、本発明に適用される一実施の形態に過ぎず、様々な実施形態が存在し得る。
【００５８】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００５９】
【図１】一般的なフラッシュメモリ装置の概略的な構成を示すブロック図である。
【図２】本発明に係るページバッファの構成を示す回路図である。
【図３】図２に示すページバッファの動作タイミング図である。
【符号の説明】
【００６０】
２００  ページバッファ回路
２２０  ビットライン選択回路
２４０  プリチャージ回路
２６０  感知及びラッチ回路
２１２  ラッチ
ＳＯ  感知ノード
ｎＤＯ、ＤＯ  ラッチノード
【図１】
2007184083.tif 000005
【図２】
2007184083.tif 000006
【図３】
2007184083.tif 000007