(57)【要約】【課題】  不揮発性半導体記憶装置において、１つ、もしくは複数ブロックのデータ消去動作時に非選択ブロックのデータ破壊を防止する。【解決手段】  １つ、もしくは複数ブロックのデータ消去動作時の非選択ブロックの制御手順について、まずコントロールゲート線を接地電位とし、続いて、非選択ブロックの転送トランジスタをオフする。その後、ウェル領域に高電圧を印加し選択ブロックのデータが消去された後、コントロールゲート線を例えば読み出し時に使用する４Ｖ電圧（Ｖｃｇ）に充電する。コントロールゲート線がＶｃｇに充電された後に、ウェル領域に印加された高電圧を放電する。そして、ウェル領域の放電が終わった後にコントロールゲート線を接地電位に戻しブロックのデータ消去動作を終了する。【選択図】  図９
2007179647.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型半導体基板のチャネル領域となるｐ型ウェル上に形成された電気的にデータの書き換えが可能な不揮発性の複数のメモリセルと、
前記複数のメモリセルから構成される複数のブロックと、
前記ブロックを選択する選択手段と、
前記複数のブロック中に配置され、同一行のメモリセルにそれぞれ共通接続された複数のワード線と、
前記複数のワード線にそれぞれ対応して設けられ、対応するワード線に電圧を供給する複数のコントロールゲート線と、
前記複数のワード線および前記複数のコントロールゲート線のうち対応するワード線とコントロールゲート線とを前記ブロック毎に選択的に接続するスイッチとして働く複数の転送トランジスタと
を備えた不揮発性半導体記憶装置であって、
前記データの消去が前記１つ、もしくは複数のブロックで同時に行われる消去動作において、
前記データの消去動作が終わった後、前記コントロールゲート線を正の電位に充電すること
を特徴とする不揮発性半導体記憶装置。
【請求項２】
前記データの消去が前記１つ、もしくは複数のブロックで同時に行われる消去動作において、
前記データの消去動作が終わった後、前記データを消去するためにｐ型ウェル領域に印加された消去電圧の放電前に、前記コントロールゲート線を正の電位に充電することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記コントロールゲート線に充電する正の電位を変更可能にする回路を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記データを消去するためにｐ型ウェル領域に印加された消去電圧の放電時間を、変化させる回路を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記データを消去するためにｐ型ウェル領域に印加された消去電圧の放電前に前記コントロールゲート線の充電を行う方法と、これを行わずに前記データを消去するためにｐ型ウェル領域に印加された消去電圧の放電時間を変化させる方法と、を選択することが可能な回路を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記複数のメモリセルは、ＮＡＮＤ型ＥＥＰＲＯＭセルであることを特徴とする請求項１乃至４いずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み及び消去が可能な不揮発性半導体記憶装置及びその消去方法に関する。
【背景技術】
【０００２】
従来、半導体メモリの１つとして、データを電気的に書き換え可能としたＥＥＰＲＯＭが知られている。中でも、１ビットを記憶する単位であるメモリセルを複数個直列接続して構成されたＮＡＮＤセルを有するＮＡＮＤ型ＥＥＰＲＯＭ（ＮＡＮＤ型フラッシュメモリ）は、高集積化できるものとして注目されている。ＮＡＮＤ型フラッシュメモリは、例えば、ディジタルスチルカメラの画像データを記憶するためのメモリカードに利用されている。
【０００３】
近年、ＮＡＮＤ型フラッシュメモリの大容量化が進み、書込み単位（ページ容量）および消去単位（ブロック容量）もまた大きくなってきている。
【特許文献１】特開２００２−１３３８７７公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、上記の消去時における非選択ブロックのデータ破壊を防止する不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
一実施形態に係る本発明の不揮発性半導体記憶装置は、
ｎ型半導体基板のチャネル領域となるｐ型ウェル上に形成された電気的にデータの書き換えが可能な不揮発性の複数のメモリセルと、
前記複数のメモリセルから構成される複数のブロックと、
前記ブロックを選択する選択手段と、
前記複数のブロック中に配置され、同一行のメモリセルにそれぞれ共通接続された複数のワード線と、
前記複数のワード線にそれぞれ対応して設けられ、対応するワード線に電圧を供給する複数のコントロールゲート線と、
前記複数のワード線および前記複数のコントロールゲート線のうち対応するワード線とコントロールゲート線とを前記ブロック毎に選択的に接続するスイッチとして働く複数の転送トランジスタと
を備えた不揮発性半導体記憶装置であって、
前記データの消去が前記１つ、もしくは複数のブロックで同時に行われる消去動作において、
前記データの消去動作が終わった後、前記コントロールゲート線を正の電位に充電すること
を特徴としている。
【発明の効果】
【０００６】
本発明によれば、選択した１つ、もしくは複数のブロックのデータを消去する消去動作において、非選択ブロックのデータ破壊を防止する不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【０００８】
図１は、本発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック図である。セルアレイ１は、複数の浮遊ゲート型メモリセルをマトリクス配列して構成される。ロウデコーダ（ワード線ドライバを含む）２は、セルアレイ１のブロック選択及びワード線や選択ゲート線の選択駆動を行う。センスアンプ回路３は、セルアレイ１のビット線のデータをセンスする１ページ分のセンスアンプを備えてページバッファを構成する。
【０００９】
１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）４により選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。外部Ｉ／Ｏ端子には、例えば図示しないエラー訂正回路が接続されている。勿論、エラー訂正回路は、チップの内部に搭載されていても良い。Ｉ／Ｏ端子から供給される書き込みデータは、Ｉ／Ｏバッファ９を介してカラムデコーダ４に与えられ、カラムデコーダ４により選択されてセンスアンプ回路３にロードされる。アドレス信号ＡｄｄはＩ／Ｏバッファ９を介して入力され、ロウ及びカラムアドレスがそれぞれロウアドレスレジスタ５ａ及びカラムアドレスレジスタ５ｂに転送される。
【００１０】
ロジックコントローラ６は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号に基づいて、読み出し、書き込み及び消去動作の内部タイミング信号を出力する。また、シーケンスコントローラ７は、これらのタイミング信号に基づいてデータ書き込み及び消去のシーケンス制御を行い、データ読み出し動作制御を行う。高電圧発生回路８は、シーケンスコントローラ７により制御されて、データ書き込みや消去に用いられる種々の高電圧を発生する。これらコントローラ６，７及び高電圧発生回路８は、制御手段を構成している。実際のメモリチップ上では、セルアレイ１は、互いに物理的に独立した複数のセルアレイブロックにより構成される。
【００１１】
図２は、１つのセルアレイがｍ個のセルアレイブロックＢＬＫｋ（ｋ＝０〜ｍ−１）から構成される例を示した図である。一つの基板は、複数のブロックが配置されており、一つの基板に配置されるブロックの集合体を１プレーンとして扱う。各セルアレイブロックＢＬＫｋは、互いに交差する複数のワード線ＷＬ０〜ＷＬｉ−１とビット線ＢＬ０〜ＢＬｊ−１とを有する。ビット線ＢＬ０〜ＢＬｊ−１は、全セルアレイブロックＢＬＫｋにまたがって敷設される。各ワード線ＷＬ０〜ＷＬｉ−１とビット線ＢＬ０〜ＢＬｊ−１の交差部にメモリセルＭＣ０,０〜ＭＣｉ−１,ｊ−１が配置される。１つのブロックＢＬＫｋ内の1本のビット線ＢＬｐ（ｐ＝０〜ｊ−１）とＷＬ０〜ＷＬｉ−1との交差部の複数個の浮遊ゲート型メモリセルＭＣ０〜ＭＣｉ−１は直列接続されてセルストリングを構成する。セルストリングの一端側セルのソースと共通ソース線ＣＥＬＳＲＣの間には選択ゲートトランジスタＳ１が挿入され、他端側セルのドレインとビット線ＢＬとの間には選択ゲートトランジスタＳ２が挿入されている。一つのセルストリングとその両端に接続された二つの選択トランジスタにより、ＮＡＮＤセルユニットが構成されている。
【００１２】
各メモリセルＭＣ０〜ＭＣｉ―１の制御ゲートは、ワード線ＷＬ０〜ＷＬｉ―１に接続され、選択ゲートトランジスタＳ１，Ｓ２の選択ゲートは、それぞれワード線ＷＬと並行に配設された選択ゲート線ＳＧＳ，ＳＧＤに接続されている。一本のワード線ＷＬに沿った複数のメモリセルＭＣの集合がデータ読み出し及び書き込みの単位である１ページとなる。
【００１３】
メモリセルアレイの書込み動作は、１ページ単位で行われ、消去動作はブロックＢＬＫ単位で行わる。
【００１４】
メモリセルのブロック消去は、消去を行うブロック（選択ブロック）内のワード線や基板のｐ型ウェルの電位を変えることで行われている。消去を行う選択ブロックは、コントロールゲート線を接地電位にした上で、転送トランジスタをオンし、ワード線とコントロールゲート線とを接続する。消去を行わないブロック（非選択ブロック）は、転送トランジスタをオフにしてコントロールゲート線とワード線を接続せずにフローティング状態にしておく。この状態でメモリセルが形成された基板のｐ型ウェルに高電圧の消去電圧（２０Ｖ程度）をかけると、選択ブロックではｐ型ウェル（２０Ｖ程度）とワード線（接地電位）の電位差によって浮遊ゲートの電子がｐ型ウェルに放出され、ブロック単位のデータの消去が行われる。非選択ブロックではワード線がフローティングのため、ｐ型ウェルの電位が上昇するとワード線の電位も上昇し、データの消去は行われない。
【００１５】
図３は、一つのＮＡＮＤセルユニットのビット線に沿った断面を示している。メモリセルは、ｎ型半導体基板１０に形成された、ｐ型ウェル１１に形成される。メモリセルは、隣接するソース、ドレイン同士でＮ型拡散層１３を共有して、浮遊ゲート１４と制御ゲート１５の積層構造をもって構成される。制御ゲート１５は、図の面に直行する方向の複数のメモリセルに共通するワード線ＷＬにパターニングされる。セルアレイは、層間絶縁膜１６で覆われる。層間絶縁膜１６内部に埋め込まれる、ブロック内の共通ソース線（ＣＥＬＳＲＣ）１７は、一方の選択ゲートトランジスタＳ１のソース拡散層１３ｂにコンタクトする。層間絶縁膜１６上に形成されるビット線（ＢＬ）１８は、他方の選択ゲートトランジスタＳ２のドレイン拡散層１３ａにコンタクトする。これらのソース線１７及びビット線１８のコンタクトは、隣接するＮＡＮＤセルで共有される。
【００１６】
この様にＮＡＮＤ型フラッシュメモリでは、ＮＡＮＤセルユニット内で隣接するメモリセルが拡散層を共有し、また隣接するＮＡＮＤセルユニットが配線コンタクトを共有する。詳細説明は省くが、図３の面に直行する方向には、ストライプパターンの素子領域と素子分離領域が交互に配列され、その各素子領域とこれと直交するストライプパターンのワード線ＷＬの各交点にメモリセルが構成される。これらの構造的特徴から、ＮＡＮＤ型フラッシュメモリは高密度化、大容量化が容易であり、実効的単位セル面積５Ｆ２（Ｆ：最小加工寸法）が実現できる。
【００１７】
図４の断面図に、ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す。ＮＡＮＤ型フラッシュメモリのメモリセル部の基本単位は、例えば、図３に示すように、直列に接続された複数のメモリセルＭＣ０〜ＭＣｉ−１と二つの選択ゲートトランジスタＳ１とＳ２により構成されている。前記選択ゲートトランジスタＳ２は、ビット線ＢＬに接続され、前記選択ゲートトランジスタＳ１は、メモリセルアレイ内で共通のソース線ＣＥＬＳＲＣに接続されている。１つのメモリセルは、ｐ型ウェル１１上に形成されたＮ型拡散層１３をソース／ドレインとし、ワード線ＷＬへと接続される制御ゲート１５及び浮遊ゲート（ＦＧ）１４を有する。この浮遊ゲート（ＦＧ）１４に保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値（Ｖｔ）分布を変化させて、１ビットのデータ、あるいは２ビット以上のデータを記憶させる。
【００１８】
図４を参照して、書き込み動作中の電圧印加状態の一例について説明する。選択ワード線ＷＬｎには、書き込み電圧Ｖｐｇｍが印加され、ＷＬｎを除いた他のワード線ＷＬ（非選択ワード線ＷＬ０〜ＷＬｎ−１及びＷＬｎ＋１〜ＷＬｉ−１）には、書き込みパス電圧Ｖｍが印加される。書き込み電圧Ｖｐｇｍは、例えば、２０Ｖ程度、書き込みパス電圧Ｖｍは、例えば、１０Ｖ程度の電圧である。ビット線ＢＬ側選択ゲートトランジスタＳ２は、浮遊ゲート（ＦＧ）１４を持たない通常のトランジスタ構造になっており、そのゲートには、電源電圧Ｖｄｄより少し低い電圧が印加されている。ソース線側の選択ゲートトランジスタＳ１もＳ２と同じ構造で、そのゲートには、０Ｖが印加される。ビット線ＢＬには、書き込みデータの場合、０Ｖが印加され、非書き込みデータの場合、電源電圧Ｖｄｄが印加される。書き込みデータの場合には、ビット線ＢＬに印加された０Ｖが選択ゲートトランジスタＳ１の手前まで転送される。それゆえに選択されたメモリセルＭＣｎのチャネルは０Ｖとなり、選択ワード線ＷＬｎとチャネルとの間に２０Ｖ程度の電位差が印加され、ファウラー・ノルドハイム（ＦＮ）トンネル電流により、浮遊ゲート（ＦＧｎ）１４に電子が注入されて、しきい値（Ｖｔ）分布が正側にシフトする。一方で、非書き込みデータの場合には、選択ゲートトランジスタＳ２は、しきい値（Ｖｔ）落ちした電圧Ｖｄｄ−Ｖｔを転送してカットオフ状態になることにより、チャネルが浮遊状態になる。その状態でＶｍやＶｐｇｍがワード線ＷＬに印加されると、チャネル電位が昇圧されるため、ＦＮトンネル電流が流れない状態になり、しきい値（Ｖｔ）分布をシフトさせないようにすることができる。
【００１９】
次にこのように構成されたＮＡＮＤ型フラッシュメモリのブロック消去動作について説明する。
【００２０】
図５に、ブロック消去動作時における選択ブロックのＮＡＮＤセルユニットへの電圧印加条件を、図６に、非選択ブロックのＮＡＮＤセルユニットへの電圧印加条件をそれぞれ示す。選択ブロックのデータ消去時には、コントロールゲート線ＣＧ０〜ＣＧｉ−１には接地電位が供給される。ここで選択ブロックの転送トランジスタのゲートＴｒＧに電源電圧Ｖｄｄが印加されてオン状態になり選択ブロック内の全ての制御ゲート（ワード線ＷＬ０〜ＷＬｉ−１）には接地電位が与えられる。
【００２１】
これに対し、非選択ブロックの転送トランジスタのゲートＴｒＧには接地電位が与えられオフ状態になり非選択ブロック内の全ての制御ゲート（ワード線ＷＬ０〜ＷＬｉ−１）は浮遊状態となる。
【００２２】
非選択ブロック内の全ての制御ゲート（ワード線ＷＬ０〜ＷＬｉ−１）、全てのブロック内の全ての選択ゲート線ＳＧＳ，ＳＧＤを浮遊状態として、セルＭＣ０〜ＭＣｉ−１のｐ型ウェル領域に高電位の消去電位（２０Ｖ程度）を印加する。また、ビット線ＢＬ０〜ＢＬｊ−１およびソース線ＣＥＬＳＲＣは、ｐ型ウェル領域と導通しており消去電位（２０Ｖ程度）が印加されている。これにより、制御ゲート（ワード線ＷＬ０〜ＷＬｉ−１）に接地電位が与えられた選択ブロック中のセルＭＣ０〜ＭＣｉ−１は、浮遊ゲート中の電子がｐ型ウェル領域に放出され、ブロック単位の消去が行われる。
【００２３】
このとき、非選択ブロック内の全ての制御ゲート（ワード線ＷＬ０〜ＷＬｉ−１）、全てのブロック内の全ての選択ゲート線ＳＧＳ，ＳＧＤは、容量結合によって（例えば、選択ゲート線ＳＧＳの場合は、選択トランジスタＳ１のゲート容量と、選択ゲート線ＳＧＳの対接地容量との容量結合）、消去電位（２０Ｖ程度）近くまで電位が上昇する。ビット線ＢＬ０〜ＢＬｊ−１およびソース線ＣＥＬＳＲＣは前記消去電位（２０Ｖ程度）である。
【００２４】
図７（ａ）は、従来のブロック消去時に非選択ブロックにおいて生じた誤消去となる場合の各信号の波形を示した図である。
【００２５】
まず、タイミングＴ１においてコントロールゲート線は接地電位に放電する。選択ブロックの転送トランジスタをオンにして、選択ブロックのワード線を接地電位に放電するために、選択ブロックの転送トランジスタのゲートＴｒＧ（選択）をＶＤＤに印加する。また非選択ブロックの転送トランジスタをオフにしてワード線をフローティング状態にするように転送トランジスタのゲートＴｒＧ（非選択）は接地電位とする。
【００２６】
続いて、タイミングＴ２においてプレーンのｐ型ウェルに消去電位（２０Ｖ程度）が供給される。
【００２７】
その後、タイミングＴ２からタイミングＴ４の間において選択ブロックのメモリセルでは、浮遊ゲート中の電子がｐ型ウェル領域に放出され、ブロック単位のデータが消去される。これに対し、非選択ブロックではデータは消去されない。
【００２８】
その後、タイミングＴ４においてｐ型ウェルに供給された消去電位の放電を開始する。
【００２９】
消去動作時間を短縮するために前記タイミングＴ４における放電を急激に行うと、タイミングＴ４〜Ｔ５において前記コントロールゲート線とｐ型ウェルのカップリング容量のため、急激な電圧変化の影響を受けてコントロールゲート線が負の電位に振られてしまう。非選択ブロックにおいて、コントロールゲート線の電圧が負の電位に振られて、コントロールゲート線の電位と非選択ブロックの転送トランジスタＴｒＧ（非選択）の電位差が、非選択ブロックの転送トランジスタＴｒＧ（非選択）のしきい値Ｖｔｈを超えると、非選択ブロックの転送トランジスタのゲートＴｒＧ（非選択）は接地電位であるので、コントロールゲート線と転送トランジスタゲートＴｒＧ（非選択）との間にバイポーラアクションが生じ、本来、オフすべき転送トランジスタがオンしてしまう。その結果、非選択ブロックのワード線ＷＬ（非選択）とコントロールゲート線ＣＧが導通し、非選択ブロックのワード線ＷＬ（非選択）の電位が接地電位以下にまで下がる。このときｐ型ウェルの放電途中でｐ型ウェルとワード線ＷＬ（非選択）の電位差が大きい場合、浮遊ゲートからｐ型ウェルに電子が引き抜かれてデータが破壊されてしまう。
【００３０】
図７（ｂ）は、本発明の一実施形態に係る図であって、前記図７（ａ）に示した誤消去を防止するためにｐ型ウェルの放電を緩やかに行ったときの各信号の波形を示した図である。図８は、本発明の一実施形態に係る図であって、前記図７（ｂ）のブロック消去動作時の状態変遷を示す図である。
【００３１】
まず図８を用いて説明する。図８のステップＳ１でブロック消去動作を開始すると、ステップＳ２（タイミングＴ１）で、コントロールゲート線を接地電位にする。ステップＳ３で、選択ブロックにおいては転送トランジスタにＶＤＤを印加してワード線（選択）を接地レベルにする。非選択ブロックにおいては転送トランジスタをオフにしてワード線ＷＬ（非選択）をフローティング状態にする。ステップＳ４（タイミングＴ２）で、ｐ型ウェルに消去電圧（２０Ｖ程度）を印加する。ステップＳ５（タイミングＴ４）で、選択ブロックにおいては浮遊ゲートからｐ型ウェルに電子が引き抜かれてデータ消去が終了する。ステップＳ６（タイミングＴ４）で、ｐ型ウェルに印加した消去電圧（２０Ｖ程度）の放電を開始するが、このときに放電を緩やかに開始する。ステップＳ７（タイミングＴ５）で、放電を強めて急激に放電する。ステップＳ８（タイミングＴ６）でｐ型ウェルの放電が終了すると、ステップＳ９で上記一連のブロック消去動作は終了する。
【００３２】
次に図７（ｂ）を用いて説明する。図７（ｂ）のタイミングＴ１からタイミングＴ４までの各信号の波形は図７（ａ）と同じである。
【００３３】
タイミングＴ４までに選択ブロックにおいてデータ消去が終了すると、タイミングＴ４においてｐ型ウェルに供給された消去電位の放電の立下りを緩やかに開始する。
【００３４】
その後、タイミングＴ５においてｐ型ウェルに供給された消去電位の放電をタイミングＴ４よりも急峻に行う。
【００３５】
このようにｐ型ウェルに供給される消去電圧（２０Ｖ程度）の放電を２段階に分け、初めは緩やかな放電とし、一定時間経過後は強い放電とすることで、ｐ型ウェルと選択ブロックのワード線ＷＬ（選択）との間のカップリング容量により選択ブロックのワード線ＷＬ（選択）の電圧が負電位に振られてしまい、コントロールゲート線は負の電位になってしまうが、コントロールゲート線の電位と非選択ブロックの転送トランジスタＴｒＧ（非選択）の電位差が、非選択ブロックの転送トランジスタＴｒＧ（非選択）のしきい値Ｖｔｈ以下になるため、バイポーラアクションは起こらない。この方法により、バイポーラアクションが起こらず、非選択ブロックのワード線ＷＬ（非選択）が浮遊状態を保持し続けるため、非選択ブロックにおけるデータの誤消去を防止することができる。
【００３６】
しかし、ｐ型ウェルの放電時間を長くすると、消去動作の時間がかかってしまう。
【００３７】
図７（ｃ）は、本発明の一実施形態に係る消去方法における非選択ブロックの各信号波形を示した図であり、前記図７（ａ）に示した誤消去を防止すると共に前記図７（ｂ）に示したｐ型ウェルの放電時間が長くなることを回避する方法を実施したときの各信号の波形を示した図である。
【００３８】
図７（ｃ）のタイミングＴ１からタイミングＴ２までの各信号の波形は図７（ａ）及び図（ｂ）と同じである。
【００３９】
続いて、ｐ型ウェルの放電開始前のタイミングＴ３において、すべてのコントロールゲート線を正の電位（以下、「Ｖｃｇ」という）に充電する。コントロールゲート線をＶｃｇに充電する方法は、タイミングＴ３において例えばプログラムヴェリファイ時に使用する電圧（１Ｖ程度）を供給する電源線にコントロールゲート線を接続する。また、外部に設けてあるＶｃｇ電源発生回路を自由に選択できるようにし、タイミングＴ３において前記外部Ｖｃｇ電源発生回路にコントロールゲート線を接続する。
【００４０】
コントロールゲート線の電位をＶｃｇに上昇させると、選択ブロックのワード線の電位も上昇してしまうが、タイミングＴ３においては既にデータの消去は終了しているので選択ブロックに対して影響を及ぼすことはない。また非選択ブロックのワード線ＷＬ（非選択）とコントロールゲート線の間にある転送トランジスタＴｒＧ（非選択）のゲート電圧は接地電位なので、非選択ブロックのワード線ＷＬ（非選択）の電位が変化することはない。
【００４１】
その後、コントロールゲート線の電位がＶｃｇまで上昇したら、タイミングＴ４においてコントロールゲート線の電位はＶｃｇのままの状態でｐ型ウェルの放電を開始する。ｐ型ウェルの放電を開始しても、コントロールゲート線が負の電位にならないようなＶｃｇであれば、バイポーラアクションが生じることはなく、非選択ブロックでデータ破壊が生じることはない。そのため図７（ｂ）及び図８で示した方法とは違い放電能力を強くでき、基板の放電時間を短くすることが可能となる。
【００４２】
最後に、ｐ型ウェルの放電が終了したら、タイミングＴ６においてコントロールゲート線を接地電位にまで放電する。
【００４３】
以上の動作を行なえば、非選択ブロックでデータ破壊が生じることがなく、さらに基板の放電能力を強くすることで、消去時間を短縮することが可能になる。
【００４４】
図９は、本発明の一実施形態に係る図であって、図７（ｂ）で示した非選択ブロックのデータ誤消去を防止する方法（以下、「第１方法」という）及び図７（ｃ）で示した非選択ブロックのデータ誤消去を防止する方法（以下、「第２方法」という）の２つの方法を選択することが可能な実施形態の状態遷移を示す図である。
【００４５】
第１方法は、第２方法と比較した場合消去動作に時間がかかるという問題があり、第２方法は、第１方法と比較した場合コントロールゲート線をＶｃｇに充電する際の消費電力が増加するという問題がある。そこで、２つの方法を選択可能とすることにより、非選択ブロックのデータ消去誤動作を防止するとともに、動作時間の短縮を優先させるか、それとも、消費電力の低減を優先させるかの選択が可能になる。
【００４６】
図９のステップＳ１〜ステップＳ５までの遷移は、図８と同様である。図９では、ステップＳ６において図７（ｂ）で示した第１方法と図７（ｃ）で示した第２方法の２つの方法のうち、いずれか１つを選択する。
【００４７】
第２方法を選択した場合のステップＳ７で、コントロールゲート線をＶｃｇに充電する。ステップＳ８で、ｐ型ウェルを放電する。第２方法を選択した場合の放電は強い放電であって、第１方法よりも放電時間は短い。ステップＳ９で、ｐ型ウェルの放電が終了すると、ステップ１０で、コントロールゲート線のＶｃｇを接地電位に戻し、ステップ１１でブロック消去動作を終了する。
【００４８】
図９に示す第１方法を選択した場合のステップＳ１２〜ステップＳ１５各動作は、図８に示すステップＳ６〜ステップＳ９と同様である。
【００４９】
図１０(ａ)は、図９の状態遷移図を実施する方法として第１方法か第２方法かを選択できるようした選択回路図である。
【００５０】
Ｔｒ３１は、そのゲート電圧によりコントロールゲート線をＶｃｇに接続するか否かを選択するスイッチングトランジスタである。Ｔｒ３２は、そのゲート電圧によりコントロールゲート線を接地電位に接続するか否かを選択するスイッチングトランジスタである。Ｔｒ３３は、過度応答の速いスイッチングトランジスタであって、そのゲート電圧によりｐ型ウェルを接地電位に接続するか否かを選択するスイッチングトランジスタである。Ｔｒ３４は、過度応答の遅いスイッチングトランジスタであって、そのゲート電圧によりｐ型ウェルを接地電位に接続するか否かを選択するスイッチングトランジスタである。
【００５１】
ノード２１には第１方法と第２方法を選択する選択信号を入力する。ノード２２にはコントロールゲート線をＶｃｇ電圧に接続するか否かを選択する選択信号を入力する。ノード２３にはコントロールゲート線を接地電位に接続するか否かを選択する選択信号を入力する。ノード２４にはｐ型ウェルの放電を開始するか否かを選択する選択信号を入力する。ノード２５にはｐ型ウェルの放電能力を強くするか否かを選択する選択信号を入力する。
【００５２】
図１０（ｂ）は、前記第１方法を選択するときの図１０（ａ）のノード２１〜２５の論理値並びにｐ型ウェルの電位及びコントロールゲート線の電位を示した表である。
【００５３】
消去動作開始以前から、ノード２１は「０」になっていて、前記第１方法を選択している。タイミングＴ１においてノード２２を「０」、ノード２３を「０」にして、スイッチングトランジスタＴＲ３２をオンしコントロールゲート線ＣＧ０〜ＣＧｉ―１を接地電位にする。
このとき図１０（ｂ）に図示していないが、非選択ブロックの転送トランジスタをオフにしてワード線をフローティング状態にするように転送トランジスタのゲートＴｒＧは接地電位とする。
【００５４】
タイミングＴ２においてノード２４及びノード２５を「１」から「０」にして、ＴＲ３３及びＴＲ３４をオフし、ｐ型ウェルに消去電圧（２０Ｖ程度）を印加する。
【００５５】
タイミングＴ４までノード２１〜２５の状態は不変としｐ型ウェルに消去電圧を印加したままの状態で選択ブロックのデータを消去させる。
【００５６】
タイミングＴ４においてノード２２が「０」から「１」に変化するが、ノード２１が「０」であるが故に、コントロールゲート線は接地電位を保持し続ける。また、ノード２４を「０」から「１」、ノード２５を「０」のままの状態で過度応答の遅いスイッチングトランジスタＴＲ３４をオンすることにより、緩やかな放電を開始する。
【００５７】
タイミングＴ５においてノード２５を「０」から「１」にして、過度応答の速いスイッチングトランジスタＴＲ３３をオンし、ｐ型ウェルの電圧を急激に放電することによりｐ型ウェルの放電を終了しブロック消去動作を完了させる。
【００５８】
図１０（ｃ）は、前記第２方法を選択するときの図１０（ａ）のノード２１〜２５の論理値並びにｐ型ウェルの電位及びコントロールゲート線の電位を示した表である。
【００５９】
消去動作開始以前から、ノード２１は「１」になっていて、前記第２方法を選択している。図１０（ｂ）と同様にタイミングＴ１においてノード２２を「０」、ノード２３を「０」にして、スイッチングトランジスタＴＲ３２をオンしコントロールゲート線ＣＧ０〜ＣＧｉ―１を接地電位にする。また、タイミングＴ２においてノード２４及びノード２５を「１」から「０」にして、ＴＲ３３及びＴＲ３４をオフし、ｐ型ウェルに消去電圧（２０Ｖ程度）を印加する。さらに、タイミングＴ３までノード２１〜２５の状態は不変としｐ型ウェルに消去電圧を印加したままの状態で選択ブロックのデータを消去させる。
【００６０】
次にタイミングＴ３においてノード２２を「０」から「１」にすると、ノード２３は「０」を保持しているので、スイッチングトランジスタＴＲ３１をオン、スイッチングトランジスタＴＲ３２をオフすることにより、コントロールゲート線ＣＧ０〜ＣＧｉ−１をＶｃｇに充電する。
【００６１】
続いてタイミングＴ４においてノード２４を「０」から「１」にしてｐ型ウェルの消去電圧を放電する。ノード２４が「１」になると、ノード２１が「１」なので、ＴＲ３４だけでなくＴＲ３３もオンすることになり、ｐ型ウェルの放電能力が強くなる。またタイミングＴ５でノード２５は「０」から「１」に変化するが、すでにＴＲ３３はオンしているので、何の影響も及ぼさない。
【００６２】
ｐ型ウェルの放電が終了した後、タイミングＴ６においてノード２３を「０」から「１」にしてスイッチングトランジスタ３２をオンしコントロールゲート線を接地電位に戻しブロック消去動作を完了させる。
【００６３】
以上の実施方法により、多数のブロックを同時に消去することが可能なＮＡＮＤ型フラッシュメモリにおいて、ｐ型ウェルに印加された消去電圧の放電開始前にコントロールゲート線に正の電位に充電することで、消去動作時間を長くせずに非選択ブロックのデータ破壊を防止することができる。また消去動作時間を問題としない場合で消費電力を抑えることを優先する必要があるときに、コントロールゲート線は接地電位のままで、ｐ型ウェルに印加された消去電圧の放電を緩やかに開始し放電時間を長くする方法を選択することが可能となる。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図。
【図２】同フラッシュメモリにおけるメモリセルアレイの構成を示す回路図。
【図３】同フラッシュメモリにおける一つのＮＡＮＤセルユニットのビット線に沿った断面図。
【図４】同フラッシュメモリにおけるメモリセルの断面図。
【図５】同フラッシュメモリにおけるブロック消去時の選択ブロックの電圧印加パターンを示す図。
【図６】同フラッシュメモリにおけるブロック消去時の非選択ブロックの電圧印加パターンを示す図。
【図７】（ａ）は従来のブロック消去動作時における非選択ブロックのデータが誤消去されるときの各信号の波形図、（ｂ）は本発明の一実施形態に係るブロック消去動作時における非選択ブロックの各信号の波形図、（ｃ）は本発明の他の実施形態に係るブロック消去動作時における非選択ブロックの各信号波形図。
【図８】本発明の一実施形態に係るブロック消去動作時の非選択ブロックの状態遷移図。
【図９】本発明の他の実施形態に係るブロック消去動作時の非選択ブロックの状態遷移図。
【図１０】本発明の一実施形態に係る２つの消去動作方法が選択可能な回路図及び論理値と電圧を示した表。
【符号の説明】
【００６５】
１  セルアレイ
２  ロウデコーダ
３  センスアンプ回路
４  カラムデコーダ
５ａ  ロウアドレスレジスタ
５ｂ  カラムアドレスレジスタ
９  Ｉ／Ｏバッファ    
１０  ｎ型半導体基板
１１、ｐ−Ｗｅｌｌ  ｐ型ウェル  
１３  Ｎ型拡散層
１３ａ  ドレイン拡散層
１３ｂ  ソース拡散層
１４、ＦＧ、ＦＧ０〜ＦＧｉ−１  浮遊ゲート
１５  制御ゲート
１６  層間絶縁膜
１７、ＣＥＬＳＲＣ  共通ソース線
１８、ＢＬ、ＢＬ０〜ＢＬｊ−１  ビット線
２１〜２５  ノード
ＢＬＫ０、ＢＬＫ１、ＢＬＫｍ−１  ブロック
ＣＧ、ＣＧ０〜ＣＧｉ−１  コントロールゲート線
ＭＣ、ＭＣ０〜ＭＣｉ−１  メモリセル
Ｓ１、Ｓ２  選択ゲートトランジスタ
ＳＧＤ、ＳＧＳ  選択ゲート線
Ｔｒ０〜Ｔｒｉ−１  転送トランジスタ
Ｔｒ３１、３２  スイッチングトランジスタ
Ｔｒ３３  過度応答の速いスイッチングトランジスタ
Ｔｒ３４  過度応答の遅いスイッチングトランジスタ
ＴｒＧ  転送トランジスタゲート
Ｖｃｇ  正電位
Ｖｍ  書き込みパス電圧
Ｖｐｇｍ  書き込み電圧
ＷＬ、ＷＬ０〜ＷＬｉ−１  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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