(57)【要約】【課題】クロック信号のＳＥＴ（Single Event Transient）に対するラッチ回路の耐性の向上。【解決手段】本発明に係るラッチ回路は、入力データＤＡＴＡが入力されるデータ入力部１０と、そのデータ入力部１０に接続されたノードＮＡを有するデータ保持部２０とを備える。データ入力部１０は、独立して駆動される第１クロック信号Ｃ１と第２クロック信号Ｃ２の両方が第１レベルの場合に、入力データＤＡＴＡに応じたデータを上記ノードＮＡに伝える。データ保持部２０は、第１クロック信号Ｃ１と第２クロック信号Ｃ２の少なくとも一方が第１レベルと逆の第２レベルである場合に、上記ノードＮＡにおけるデータを保持する。【選択図】図１
2007312278.tif 000002
【特許請求の範囲】
【請求項１】
入力データが入力されるデータ入力部と、
前記データ入力部に接続されたノードを有するデータ保持部と
を備え、
前記データ入力部は、独立して駆動される第１クロック信号と第２クロック信号の両方が第１レベルの場合に、前記入力データに応じたデータを前記ノードに伝え、
前記データ保持部は、前記第１クロック信号と前記第２クロック信号の少なくとも一方が前記第１レベルと逆の第２レベルである場合に、前記ノードにおけるデータを保持する
ラッチ回路。
【請求項２】
請求項１に記載のラッチ回路であって、
前記データ入力部は、前記第１クロック信号及び前記第２クロック信号に基づいて動作するクロックドインバータを含む
ラッチ回路。
【請求項３】
請求項１に記載のラッチ回路であって、
前記データ入力部は、
前記第１クロック信号に基づいて動作する第１トランスファゲートと、
前記第２クロック信号に基づいて動作する第２トランスファゲートと
を含み、
前記第１トランスファゲートと前記第２トランスファゲートは、直列に接続された
ラッチ回路。
【請求項４】
請求項１乃至３のいずれかに記載のラッチ回路であって、
前記データ保持部は、
入力が前記ノードに接続された第１インバータと、
入力が前記第１インバータの出力に接続され、出力が前記ノードに接続された第２インバータと
を含み、
前記第１インバータと前記第２インバータのいずれかが、前記第１クロック信号及び前記第２クロック信号に基づいて動作するクロックドインバータである
ラッチ回路。
【請求項５】
請求項１乃至３のいずれかに記載のラッチ回路であって、
前記データ保持部は、
入力が前記ノードに接続された第１インバータと、
入力が前記第１インバータの出力に接続され、出力が前記ノードに接続された第２インバータと、
前記第１クロック信号に基づいて動作する第３トランスファゲートと、
前記第２クロック信号に基づいて動作する第４トランスファゲートと
を含み、
前記第３トランスファゲート及び前記第４トランスファゲートは、前記第１インバータと前記第２インバータとの間に並列に介在する
ラッチ回路。
【請求項６】
請求項１に記載のラッチ回路であって、
前記データ保持部は、
前記データ入力部の出力につながる前記ノードとしての第１ノードと、
前記データ入力部の出力につながる前記ノードとしての第２ノードと、
前記第１ノードのデータと逆のデータが現れる第３ノードと、
前記第２ノードのデータと逆のデータが現れる第４ノードと
を含み、
前記データ入力部は、前記第１クロック信号と前記第２クロック信号の両方が前記第１レベルの場合に、前記入力データに応じたデータを前記第１ノード及び前記第２ノードの両方に伝える
ラッチ回路。
【請求項７】
請求項６に記載のラッチ回路であって、
前記データ保持部は、
前記第３、第４ノードと前記第１ノードとの間に介在する第１クロックドインバータと、
前記第３、第４ノードと前記第２ノードとの間に介在する第２クロックドインバータと
を含み、
前記第１クロックドインバータは、前記第１クロック信号と前記第２クロック信号の少なくとも一方が前記第２レベルの時に、前記第３、第４ノードから前記第１ノードへのフィードバックを有効化し、
前記第２クロックドインバータは、前記第１クロック信号と前記第２クロック信号の少なくとも一方が前記第２レベルの時に、前記第３、第４ノードから前記第２ノードへのフィードバックを有効化する
ラッチ回路。
【請求項８】
請求項６に記載のラッチ回路であって、
前記データ保持部は、
前記第３、第４ノードと前記第１ノードとの間に介在する第１クロックドインバータと、
前記第３、第４ノードと前記第２ノードとの間に介在する第２クロックドインバータと
を含み、
前記第１クロックドインバータは、前記第１クロック信号が前記第２レベルの時に、前記第３、第４ノードから前記第１ノードへのフィードバックを有効化し、
前記第２クロックドインバータは、前記第２クロック信号が前記第２レベルの時に、前記第３、第４ノードから前記第２ノードへのフィードバックを有効化する
ラッチ回路。
【請求項９】
請求項６乃至８のいずれかに記載のラッチ回路であって、
前記データ入力部は、
前記入力データに応じたデータを前記第１ノードに伝える第１データ入力部と、
前記入力データに応じたデータを前記第２ノードに伝える第２データ入力部と
を含み、
前記第１データ入力部は、前記第１クロック信号に基づいて動作する第１トランスファゲートを含み、
前記第２データ入力部は、前記第２クロック信号に基づいて動作する第２トランスファゲートを含む
ラッチ回路。
【請求項１０】
請求項９に記載のラッチ回路であって、
前記第１データ入力部は更に、前記第１トランスファゲートと直列に接続され前記第２クロック信号に基づいて動作する第３トランスファゲートを含み、
前記第２データ入力部は更に、前記第２トランスファゲートと直列に接続され前記第１クロック信号に基づいて動作する第４トランスファゲートを含む
ラッチ回路。
【請求項１１】
請求項６乃至８のいずれかに記載のラッチ回路であって、
前記データ入力部は、
前記入力データに応じたデータを前記第１ノードに伝える第１データ入力部と、
前記入力データに応じたデータを前記第２ノードに伝える第２データ入力部と
を含み、
前記第１データ入力部は、前記第１クロック信号に基づいて動作する第１クロックドインバータを含み、
前記第２データ入力部は、前記第２クロック信号に基づいて動作する第２クロックドインバータを含む
ラッチ回路。
【請求項１２】
請求項６乃至８のいずれかに記載のラッチ回路であって、
前記データ入力部は、
前記入力データに応じたデータを前記第１ノードに伝える第１データ入力部と、
前記入力データに応じたデータを前記第２ノードに伝える第２データ入力部と
を含み、
前記第１データ入力部は、前記第１クロック信号及び前記第２クロック信号に基づいて動作する第１クロックドインバータを含み、
前記第２データ入力部は、前記第１クロック信号及び前記第２クロック信号に基づいて動作する第２クロックドインバータを含む
ラッチ回路。
【請求項１３】
請求項１乃至１２のいずれかに記載のラッチ回路であって、
前記第１クロック信号は、クロック信号と同相の第１正転クロック信号と、前記第１正転クロック信号の反転信号である第１反転クロック信号とからなり、
前記第２クロック信号は、前記クロック信号と同相の第２正転クロック信号と、前記第２正転クロック信号の反転信号である第２反転クロック信号とからなる
ラッチ回路。
【請求項１４】
請求項１３に記載のラッチ回路であって、
前記第１反転クロック信号は、第１クロック用インバータにより駆動され、
前記第１正転クロック信号は、第２クロック用インバータにより駆動され、
前記第２反転クロック信号は、第３クロック用インバータにより駆動され、
前記第２正転クロック信号は、第４クロック用インバータにより駆動され、
半導体基板上において、前記第１〜第４クロック用インバータは、この順に並ぶように形成された
ラッチ回路。
【請求項１５】
請求項１乃至１４のいずれかに記載のラッチ回路を有する
フリップフロップ回路。
【請求項１６】
請求項１乃至１４のいずれかに記載のラッチ回路を有する
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路中のラッチ回路に関する。
【背景技術】
【０００２】
半導体チップに入射する高エネルギーの放射線は、様々な回路の誤動作を引き起こす。例えば、放射線の入射により、メモリ素子のノードに記憶されたデータが反転する現象が発生し得る。そのような記憶データの反転現象は、ＳＥＵ（Single Event Upset）と呼ばれている。
【０００３】
ＳＥＵ耐性が高められたＳＲＡＭやラッチ回路等のメモリ素子が、特許文献１、非特許文献１、非特許文献２、及び非特許文献３に記載されている。これらの文献に記載された技術によれば、メモリ素子は４個のノードを有しており、データはそれら４個のノードで保持される。それら４ノードのうち２つには同じ値のデータが保持され、残りの２つにはその反転データが保持される。つまり、安定状態における４ノードのデータは、「０，１，０，１」または「１，０，１，０」となる。そのデータの保持状態を反転させるためには、２個以上のノードのデータを同時に変化させる必要がある。いずれか一箇所のノードの値が一時的に変動しても、ＳＥＵ程度の短い時間であれば、残りの３箇所のノードの値は保たれる。結果として、４ノードのデータ保持状態は、元の状態に復帰する。このように、メモリ素子のＳＥＵ耐性が高められている。
【０００４】
【特許文献１】米国特許第６６９６８７３号
【非特許文献１】T. Calin, et al., "Upset Hardened Memory Design for Submicron CMOS Technology," IEEE TRANSACTIONS ON NUCLEAR SCIENCE, Vol. 43, No. 6, pp.2874-2878, Dec. 1996.
【非特許文献２】P. Hazucha, et al., "Measurements and analysis of SER tolerant latch in a 90nm dual-Vt CMOS process," IEEE 2003 CUSTOM INTEGRATED CIRCUITS CONFERENCE, pp. 617-620, 2003.
【非特許文献３】M. J. Myjak, et al., "Enhanced Fault-Tolerant CMOS Memory Elements," The 47th IEEE International Midwest Symposium on Circuits and Systems, pp. I-453-456, 2004.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体チップに放射線が入射すると、メモリ素子における記憶データの反転の他に、組み合わせ論理回路における出力信号レベルの擾乱が発生する可能性がある。そのような放射線に起因する信号レベルの擾乱は、ＳＥＴ（Single Event Transient）と呼ばれている。ＳＥＴは、回路の誤動作を引き起こす。例えば、ラッチ回路に供給されるクロック信号に擾乱が発生すると、そのラッチ回路が誤動作する可能性がある。その場合、たとえＳＥＵが発生していなくても、ラッチ回路の誤動作により、結局は記憶データが書き換わってしまう。クロック信号のＳＥＴに対するラッチ回路の耐性を高めることができる技術が望まれる。
【課題を解決するための手段】
【０００６】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００７】
本発明に係るラッチ回路は、入力データが入力されるデータ入力部（１０）と、そのデータ入力部（１０）に接続されたノード（ＮＡ）を有するデータ保持部（２０）とを備える。データ入力部（１０）は、独立して駆動される第１クロック信号（Ｃ１）と第２クロック信号（Ｃ２）の両方が第１レベルの場合に、入力データに応じたデータを上記ノード（ＮＡ）に伝える。データ保持部（２０）は、第１クロック信号（Ｃ１）と第２クロック信号（Ｃ２）の少なくとも一方が第１レベルと逆の第２レベルである場合に、上記ノード（ＮＡ）におけるデータを保持する。
【０００８】
このように、本発明に係るラッチ回路の動作は、独立した２系統のクロック信号（Ｃ１，Ｃ２）により制御される。ＳＥＴによって一方の系統のクロック信号が一時的に変動したとしても、入力データは、データ保持部（２０）のノード（ＮＡ）には反映されない。また、一方の系統のクロック信号が一時的に変動したとしても、データ保持部（２０）は、ノード（ＮＡ）におけるデータを保持し続ける。従って、ＳＥＴに起因するクロック擾乱によってラッチ回路が誤動作し、記憶データが書き換わることが防止される。すなわち、クロック信号のＳＥＴに対するラッチ回路の耐性が向上する。
【発明の効果】
【０００９】
本発明によれば、クロック信号のＳＥＴに対するラッチ回路の耐性が向上する。
【発明を実施するための最良の形態】
【００１０】
添付図面を参照して、本発明に係るラッチ回路を説明する。そのラッチ回路は、例えばフリップフロップ回路に含まれている。また、そのラッチ回路は、半導体集積回路に搭載されており、データのラッチに用いられる。
【００１１】
１．第１の実施の形態
１−１．概略構成
図１は、本発明の第１の実施の形態に係るラッチ回路の構成を示す回路図である。このラッチ回路は、入力データが入力される入力端子ＤＡＴＡ、データ入力部１０、データ保持部２０、及び出力データが出力される出力端子Ｑを備えている。入力端子ＤＡＴＡはデータ入力部１０に接続されており、入力データは、入力端子ＤＡＴＡを通してデータ入力部１０に入力される。データ入力部１０は、データ保持部２０のノードＮＡに接続されており、入力データに応じたデータをそのノードＮＡに伝える。データ保持部２０は、そのノードＮＡにおけるデータを保持する。ノードＮＡは、ＰｃｈトランジスタＰ２１及びＮｃｈトランジスタＮ２１から構成されるインバータ２１を介して、出力端子Ｑに接続されている。
【００１２】
本実施の形態に係るラッチ回路は、２系統のクロック信号により制御される。一方の系統（第１クロック信号）は、第１正転クロック信号Ｃ１と、その反転信号である第１反転クロック信号ＣＢ１から構成される。他方の系統（第２クロック信号）は、第２正転クロック信号Ｃ２と、その反転信号である第２反転クロック信号ＣＢ２から構成される。クロック信号Ｃ１、ＣＢ１、Ｃ２、ＣＢ２は、互いに同期して遷移するが、互いに独立して駆動される。また、第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２は同じ位相を有し、それらの反転信号である第１反転クロック信号ＣＢ１と第２正転クロック信号ＣＢ２も同じ位相を有する。つまり、擾乱が発生していない限り、２系統のクロック信号（Ｃ１，ＣＢ１）、（Ｃ２，ＣＢ２）は、同じ状態にある。言い換えれば、本実施の形態に係るラッチ回路には、冗長なクロック信号が供給される。
【００１３】
そのような冗長なクロック信号によって、データ入力部１０及びデータ保持部２０の動作が制御される。つまり、データ入力部１０は、２系統のクロック信号（Ｃ１，ＣＢ１）、（Ｃ２，ＣＢ２）の状態に依って、データをノードＮＡに伝える、あるいは、データの伝達を遮断する。また、データ保持部２０は、２系統のクロック信号（Ｃ１，ＣＢ１）、（Ｃ２，ＣＢ２）の状態に依って、ノードＮＡにおけるデータを保持する、あるいは、データの保持を停止する。そのようなデータ入力部１０及びデータ保持部２０の構成例を、以下詳しく説明する。
【００１４】
１−２．データ入力部
図１において、データ入力部１０は、入力端子ＤＡＴＡとノードＮＡとの間に介在するクロックドインバータ１１を有している。そのクロックドインバータ１１は、電源とグランドとの間に直列に接続された６個のＭＯＳトランジスタから構成されている。具体的には、クロックドインバータ１１は、直列に接続されたＰｃｈトランジスタＰ１１〜Ｐ１３とＮｃｈトランジスタＮ１１〜Ｎ１３を有している。
【００１５】
ＰｃｈトランジスタＰ１１とＮｃｈトランジスタＮ１１のゲートは、入力端子ＤＡＴＡに接続されている。ＰｃｈトランジスタＰ１３とＮｃｈトランジスタＮ１３のドレインは、ノードＮＡに接続されている。ＰｃｈトランジスタＰ１２のゲートには、第２反転クロック信号ＣＢ２が入力される。ＰｃｈトランジスタＰ１３のゲートには、第１反転クロック信号ＣＢ１が入力される。ＮｃｈトランジスタＮ１３のゲートには、第１正転クロック信号Ｃ１が入力される。ＮｃｈトランジスタＮ１２のゲートには、第２正転クロック信号Ｃ２が入力される。つまり、クロックドインバータ１１は、２系統のクロック信号（Ｃ１，ＣＢ１）、（Ｃ２，ＣＢ２）に基づいて動作するように構成されている。
【００１６】
具体的には、第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の両方がＨｉｇｈレベルの場合（第１状態）、ＮｃｈトランジスタＮ１３、Ｎ１２の両方がオンする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の両方がＬｏｗレベルとなり、ＰｃｈトランジスタＰ１３、Ｐ１２の両方がオンする。その結果、クロックドインバータ１１は、ＰｃｈトランジスタＰ１１とＮｃｈトランジスタＮ１１とで構成された単なるインバータとなる。この場合、データ入力部１０は、入力端子ＤＡＴＡに入力される入力データの反転データを、ノードＮＡに伝える。
【００１７】
それ以外の場合、すなわち、第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の少なくとも一方がＬｏｗレベルの場合（第２状態）、ＮｃｈトランジスタＮ１３、Ｎ１２の少なくとも一方がオフする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の少なくとも一方がＨｉｇｈレベルとなり、ＰｃｈトランジスタＰ１３、Ｐ１２の少なくとも一方がオフする。その結果、入力端子ＤＡＴＡとノードＮＡとの間の電気的接続が遮断される。すなわち、データ入力部１０は、データをノードＮＡに伝達しない。
【００１８】
１−３．データ保持部
図１において、データ保持部２０は、インバータ２２、及びクロックドインバータ２３を有している。
【００１９】
インバータ２２は、ＰｃｈトランジスタＰ２２とＮｃｈトランジスタＮ２２から構成されている。このインバータ２２の入力はノードＮＡに接続されており、その出力はノードＮＢに接続されている。その結果、ノードＮＢには、ノードＮＡにおけるデータの反転データが現れる。また、クロックドインバータ２３の入力はノードＮＢに接続されており、その出力はノードＮＡに接続されている。つまり、インバータ２２とクロックドインバータ２３によって、データを保持するためのフィードバックループが形成されている。
【００２０】
クロックドインバータ２３は、ＰｃｈトランジスタＰ２３〜Ｐ２５とＮｃｈトランジスタＮ２３〜Ｎ２５を有している。ＰｃｈトランジスタＰ２３のソースは電源に接続されている。ＰｃｈトランジスタＰ２３のドレインとノードＮＡとの間には、ＰｃｈトランジスタＰ２４、Ｐ２５が並列に接続されている。また、ＮｃｈトランジスタＮ２３のソースはグランドに接続されている。ＮｃｈトランジスタＮ２３のドレインとノードＮＡとの間には、ＮｃｈトランジスタＮ２４、Ｎ２５が並列に接続されている。
【００２１】
ＰｃｈトランジスタＰ２３とＮｃｈトランジスタＮ２３のゲートは、ノードＮＢに接続されている。ＰｃｈトランジスタＰ２４のゲートには、第１正転クロック信号Ｃ１が入力される。ＰｃｈトランジスタＰ２５のゲートには、第２正転クロック信号Ｃ２が入力される。ＮｃｈトランジスタＮ２４のゲートには、第１反転クロック信号ＣＢ１が入力される。ＮｃｈトランジスタＮ２５のゲートには、第２反転クロック信号ＣＢ２が入力される。つまり、クロックドインバータ２３は、２系統のクロック信号（Ｃ１，ＣＢ１）、（Ｃ２，ＣＢ２）に基づいて動作するように構成されている。
【００２２】
具体的には、第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の両方がＨｉｇｈレベルの場合（第１状態）、ＰｃｈトランジスタＰ２４、Ｐ２５の両方がオフする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の両方がＬｏｗレベルとなり、ＮｃｈトランジスタＮ２４、Ｎ２５の両方がオフする。その結果、ノードＮＢからノードＮＡへのフィードバックが無効化される。またこの時、データ入力部１０は、上述の通り、入力データの反転データをノードＮＡに伝えている。従って、ノードＮＡにおけるデータが書き換えられることになる。
【００２３】
それ以外の場合、すなわち、第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の少なくとも一方がＬｏｗレベルの場合（第２状態）、ＰｃｈトランジスタＰ２４、Ｐ２５の少なくとも一方がオンする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の少なくとも一方がＨｉｇｈレベルとなり、ＮｃｈトランジスタＮ２４、Ｎ２５の少なくとも一方がオンする。その結果、クロックドインバータ２３は、ＰｃｈトランジスタＰ２３とＮｃｈトランジスタＮ２３とで構成された単なるインバータとなる。この場合、データ保持部２０は、ノードＮＡとノードＮＢにおけるデータを安定的に保持する。尚、データ入力部１０は、上述の通り、データをノードＮＡに伝達していない。
【００２４】
１−４．効果
以上に説明されたように、本実施の形態に係るラッチ回路は、独立した２系統のクロック信号により制御される。そして、第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の少なくとも一方がＬｏｗレベルの場合（第２状態）、データ入力部１０はデータをノードＮＡに伝達せず、且つ、データ保持部２０はノードＮＡにおけるデータを安定的に保持し続ける。すなわち、ＳＥＴによって一方の系統のクロック信号が一時的に変動したとしても、入力データはノードＮＡには反映されず、そのノードＮＡにおけるデータは安定的に保持される。従って、ＳＥＴに起因するクロック擾乱によってラッチ回路が誤動作し、記憶データが書き換わることが防止される。つまり、クロック信号のＳＥＴに対するラッチ回路の耐性が向上する。
【００２５】
ノードＮＡにおけるデータが書き換えられるのは、第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の両方がＨｉｇｈレベルの場合（第１状態）である。この時、データ入力部１０はデータをノードＮＡに伝える。同時に、本実施の形態に係るデータ保持部２０も２系統のクロック信号で制御されているため、データ保持部２０におけるフィードバックが無効化される。データ保持部２０がデータの保持を停止するため、入力側の電流駆動能力が小さくても、データの書き換えが可能となる。このように、データ保持部２０も２系統のクロック信号で制御されているため、データの書き換えが容易になり、データの書き込み時間が短縮される。
【００２６】
２．第２の実施の形態
図２は、本発明の第２の実施の形態に係るラッチ回路の構成を示す回路図である。図２において、図１に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ保持部２０は、第１の実施の形態におけるデータ保持部２０と同じである。
【００２７】
図２において、データ入力部１０は、インバータ１４、トランスファゲート１５及び１６を有している。インバータ１４は、ＰｃｈトランジスタＰ１４とＮｃｈトランジスタＮ１４から構成されている。インバータ１４の入力は入力端子ＤＡＴＡに接続されている。トランスファゲート１５、１６は、インバータ１４の出力とノードＮＡとの間に直列に接続されている。
【００２８】
トランスファゲート１５は、インバータ１４の出力とトランスファゲート１６との間に介在している。このトランスファゲート１５は、ＰｃｈトランジスタＰ１５とＮｃｈトランジスタＮ１５から構成されている。ＰｃｈトランジスタＰ１５のゲートには、第１反転クロック信号ＣＢ１が入力される。ＮｃｈトランジスタＮ１５のゲートには、第１正転クロック信号Ｃ１が入力される。このように、トランスファゲート１５は、一方の系統のクロック信号Ｃ１、ＣＢ１に基づいて動作するように構成されている。
【００２９】
トランスファゲート１６は、トランスファゲート１５とノードＮＡとの間に介在している。このトランスファゲート１６は、ＰｃｈトランジスタＰ１６とＮｃｈトランジスタＮ１６から構成されている。ＰｃｈトランジスタＰ１６のゲートには、第２反転クロック信号ＣＢ２が入力される。ＮｃｈトランジスタＮ１６のゲートには、第２正転クロック信号Ｃ２が入力される。このように、トランスファゲート１５は、他方の系統のクロック信号Ｃ２、ＣＢ２に基づいて動作するように構成されている。
【００３０】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の両方がＨｉｇｈレベルの場合（第１状態）、ＮｃｈトランジスタＮ１５、Ｎ１６の両方がオンする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の両方がＬｏｗレベルとなり、ＰｃｈトランジスタＰ１５、Ｐ１６の両方がオンする。その結果、トランスファゲート１５、１６の両方がデータを伝達することになる。この場合、データ入力部１０は、入力端子ＤＡＴＡに入力される入力データの反転データを、ノードＮＡに伝える。
【００３１】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の少なくとも一方がＬｏｗレベルの場合（第２状態）、ＮｃｈトランジスタＮ１５、Ｎ１６の少なくとも一方がオフする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の少なくとも一方がＨｉｇｈレベルとなり、ＰｃｈトランジスタＰ１５、Ｐ１６の少なくとも一方がオフする。その結果、入力端子ＤＡＴＡとノードＮＡとの間の電気的接続が遮断される。すなわち、データ入力部１０は、データをノードＮＡに伝達しない。
【００３２】
図２に示された構成によっても、第１の実施の形態と同じ効果が得られる。
【００３３】
３．第３の実施の形態
図３は、本発明の第３の実施の形態に係るラッチ回路の構成を示す回路図である。図３において、図１に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ入力部１０は、第１の実施の形態におけるデータ入力部１０と同じである。
【００３４】
図３において、データ保持部２０は、インバータ２２、２６、トランスファゲート２７、２８を有している。インバータ２６は、ＰｃｈトランジスタＰ２６とＮｃｈトランジスタＮ２６から構成されている。このインバータ２６の入力はノードＮＢに接続されている。トランスファゲート２７、２８は、インバータ２６の出力とノードＮＡとの間に並列に接続されている。つまり、トランスファゲート２７、２８は、インバータ２２とインバータ２６との間のフィードバックループ上に、並列に設けられている。
【００３５】
トランスファゲート２７は、ＰｃｈトランジスタＰ２７とＮｃｈトランジスタＮ２７から構成されている。ＰｃｈトランジスタＰ２７のゲートには、第１正転クロック信号Ｃ１が入力される。ＮｃｈトランジスタＮ２７のゲートには、第１反転クロック信号ＣＢ１が入力される。このように、トランスファゲート２７は、一方の系統のクロック信号Ｃ１、ＣＢ１に基づいて動作するように構成されている。
【００３６】
トランスファゲート２８は、ＰｃｈトランジスタＰ２８とＮｃｈトランジスタＮ２８から構成されている。ＰｃｈトランジスタＰ２８のゲートには、第２正転クロック信号Ｃ２が入力される。ＮｃｈトランジスタＮ２８のゲートには、第２反転クロック信号ＣＢ２が入力される。このように、トランスファゲート２８は、他方の系統のクロック信号Ｃ２、ＣＢ２に基づいて動作するように構成されている。
【００３７】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の両方がＨｉｇｈレベルの場合（第１状態）、ＰｃｈトランジスタＰ２７とＰｃｈトランジスタＰ２８の両方がオフする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の両方がＬｏｗレベルとなり、ＮｃｈトランジスタＮ２７とＮｃｈトランジスタＮ２８の両方がオフする。その結果、ノードＮＢからノードＮＡへのフィードバックが無効化される。
【００３８】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の少なくとも一方がＬｏｗレベルの場合（第２状態）、ＰｃｈトランジスタＰ２７、Ｐ２８の少なくとも一方がオンする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の少なくとも一方がＨｉｇｈレベルとなり、ＮｃｈトランジスタＮ２７、Ｎ２８の少なくとも一方がオンする。
その結果、トランスファゲート２７、２８の少なくとも一方がデータを伝達することになる。この場合、データ保持部２０は、ノードＮＡとノードＮＢにおけるデータを安定的に保持する。
【００３９】
図３に示された構成によっても、第１の実施の形態と同じ効果が得られる。
【００４０】
４．第４の実施の形態
図４は、本発明の第４の実施の形態に係るラッチ回路の構成を示す回路図である。図４において、図１〜図３に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ入力部１０は、第２の実施の形態におけるデータ入力部１０と同じである。また、本実施の形態におけるデータ保持部２０は、第３の実施の形態におけるデータ保持部２０と同じである。このような構成によっても、第１の実施の形態と同じ効果が得られる。
【００４１】
５．第５の実施の形態
５−１．概略構成
図５は、本発明の第５の実施の形態に係るラッチ回路の構成を示す回路図である。既出の実施の形態と同様に、データ保持部２０は、２系統のクロック信号（Ｃ１，ＣＢ１）、（Ｃ２，ＣＢ２）の状態に依って、データを保持する、あるいは、データの保持を停止する。但し、本実施の形態に係るデータ保持部２０は、４つのノードＮＡ１、ＮＡ２、ＮＢ１、ＮＢ２を有している。そして、本実施の形態に係るデータ入力部１０は、２系統のクロック信号（Ｃ１，ＣＢ１）、（Ｃ２，ＣＢ２）の状態に依って、データをノードＮＡ１、ＮＡ２の両方に伝える、あるいは、データの伝達を遮断する。
【００４２】
５−２．データ入力部１０
図５において、データ入力部１０は、第１データ入力部３０と第２データ入力部４０を含んでいる。第１データ入力部３０は、入力端子ＤＡＴＡとノードＮＡ１との間に介在しており、入力端子ＤＡＴＡに供給される入力データに応じたデータをノードＮＡ１に伝える。一方、第２データ入力部４０は、入力端子ＤＡＴＡとノードＮＡ２との間に介在しており、入力データに応じたデータをノードＮＡ２に伝える。
【００４３】
より具体的には、第１データ入力部３０は、入力端子ＤＡＴＡとノードＮＡ１との間に直列に接続されたトランスファゲート３１、３２を有している。トランスファゲート３１は、入力端子ＤＡＴＡとトランスファゲート３２との間に介在しており、ＰｃｈトランジスタＰ３１とＮｃｈトランジスタＮ３１から構成されている。ＰｃｈトランジスタＰ３１のゲートには、第１反転クロック信号ＣＢ１が入力される。ＮｃｈトランジスタＮ３１のゲートには、第１正転クロック信号Ｃ１が入力される。このように、トランスファゲート３１は、一方の系統のクロック信号Ｃ１、ＣＢ１に基づいて動作するように構成されている。また、トランスファゲート３２は、トランスファゲート３１とノードＮＡ１との間に介在しており、ＰｃｈトランジスタＰ３２とＮｃｈトランジスタＮ３２から構成されている。ＰｃｈトランジスタＰ３２のゲートには、第２反転クロック信号ＣＢ２が入力される。ＮｃｈトランジスタＮ３２のゲートには、第２正転クロック信号Ｃ２が入力される。このように、トランスファゲート３２は、他方の系統のクロック信号Ｃ２、ＣＢ２に基づいて動作するように構成されている。
【００４４】
同様に、第２データ入力部４０は、入力端子ＤＡＴＡとノードＮＡ２との間に直列に接続されたトランスファゲート４１、４２を有している。トランスファゲート４１は、入力端子ＤＡＴＡとトランスファゲート４２との間に介在しており、ＰｃｈトランジスタＰ４１とＮｃｈトランジスタＮ４１から構成されている。ＰｃｈトランジスタＰ４１のゲートには、第１反転クロック信号ＣＢ１が入力される。ＮｃｈトランジスタＮ４１のゲートには、第１正転クロック信号Ｃ１が入力される。このように、トランスファゲート４１は、一方の系統のクロック信号Ｃ１、ＣＢ１に基づいて動作するように構成されている。また、トランスファゲート４２は、トランスファゲート４１とノードＮＡ２との間に介在しており、ＰｃｈトランジスタＰ４２とＮｃｈトランジスタＮ４２から構成されている。ＰｃｈトランジスタＰ４２のゲートには、第２反転クロック信号ＣＢ２が入力される。ＮｃｈトランジスタＮ４２のゲートには、第２正転クロック信号Ｃ２が入力される。このように、トランスファゲート４２は、他方の系統のクロック信号Ｃ２、ＣＢ２に基づいて動作するように構成されている。
【００４５】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の両方がＨｉｇｈレベルの場合（第１状態）、ＮｃｈトランジスタＮ３１、Ｎ３２の両方がオンする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の両方がＬｏｗレベルとなり、ＰｃｈトランジスタＰ３１、Ｐ３２の両方がオンする。その結果、トランスファゲート３１、３２の両方がデータを伝達することになる。この場合、第１データ入力部３０は、入力端子ＤＡＴＡに入力される入力データを、ノードＮＡ１に伝える。同様に、トランスファゲート４１、４２の両方がデータを伝達することになる。この場合、第２データ入力部４０は、入力データをノードＮＡ２に伝える。つまり、データ入力部１０は、同じデータをノードＮＡ１及びＮＡ２の両方に伝える。
【００４６】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の少なくとも一方がＬｏｗレベルの場合（第２状態）、ＮｃｈトランジスタＮ３１、Ｎ３２の少なくとも一方がオフする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の少なくとも一方がＨｉｇｈレベルとなり、ＰｃｈトランジスタＰ３１、Ｐ３２の少なくとも一方がオフする。その結果、入力端子ＤＡＴＡとノードＮＡ１との間の電気的接続が遮断される。この場合、第１データ入力部３０は、データをノードＮＡ１に伝達しない。同様に、入力端子ＤＡＴＡとノードＮＡ２との間の電気的接続が遮断される。この場合、第２データ入力部４０は、データをノードＮＡ２に伝達しない。つまり、データ入力部１０は、データをノードＮＡ１及びＮＡ２に伝達しない。
【００４７】
５−３．データ保持部
図５において、データ保持部２０は、４個のノードＮＡ１、ＮＡ２、ＮＢ１、及びＮＢ２を有している。ノードＮＡ１及びノードＮＡ２は、データ入力部１０の出力に接続されている。ノードＮＢ１及びノードＮＢ２は、インバータ５１を介して出力端子Ｑに接続されている。
【００４８】
ノードＮＡ１、ＮＡ２とノードＮＢ１との間には、インバータ６１が介在しており、ノードＮＢ１には、ノードＮＡ１、ＮＡ２のデータと逆のデータが現れる。また、ノードＮＡ１、ＮＡ２とノードＮＢ２との間には、インバータ６２が介在しており、ノードＮＢ２には、ノードＮＡ１、ＮＡ２のデータと逆のデータが現れる。更に、ノードＮＢ１、ＮＢ２とノードＮＡ１との間には、クロックドインバータ６３が介在しており、ノードＮＡ１には、ノードＮＢ１、ＮＢ２のデータと逆のデータが現れる。つまり、クロックドインバータ６３は、ノードＮＢ１、ＮＢ２からノードＮＡ１へのフィードバックループ上に設けられている。更に、ノードＮＢ１、ＮＢ２とノードＮＡ２との間には、クロックドインバータ６６が介在しており、ノードＮＡ２には、ノードＮＢ１、ＮＢ２のデータと逆のデータが現れる。つまり、クロックドインバータ６６は、ノードＮＢ１、ＮＢ２からノードＮＡ１へのフィードバックループ上に設けられている。
【００４９】
以下、各インバータの構成を更に詳しく説明する。
【００５０】
インバータ５１は、電源とグランドとの間に直列に接続された４個のＭＯＳトランジスタから構成されている。具体的には、インバータ５１は、ＰｃｈトランジスタＰ５１、Ｐ５２、ＮｃｈトランジスタＮ５１、Ｎ５２を有している。ＰｃｈトランジスタＰ５１、ＮｃｈトランジスタＮ５１のゲートは、ノードＮＢ１に接続されている。ＰｃｈトランジスタＰ５２、ＮｃｈトランジスタＮ５２のゲートは、ノードＮＢ２に接続されている。ＰｃｈトランジスタＰ５２、ＮｃｈトランジスタＮ５２のドレインは、出力端子Ｑに接続されている。よって、ノードＮＢ１、ＮＢ２のデータが同じ場合、そのデータの反転データが出力端子Ｑから出力される。
【００５１】
インバータ６１は、電源とグランドとの間に直列に接続されたＰｃｈトランジスタＰ６１及びＮｃｈトランジスタＮ６１から構成されている。ＰｃｈトランジスタＰ６１のゲートは、ノードＮＡ１に接続されている。ＮｃｈトランジスタＮ６１のゲートは、ノードＮＡ２に接続されている。ＰｃｈトランジスタＰ６１とＮｃｈトランジスタＮ６１のドレインは、ノードＮＢ１に接続されている。これにより、ノードＮＡ１、ＮＡ２におけるデータの反転データがノードＮＢ１に現れる。
【００５２】
インバータ６２は、電源とグランドとの間に直列に接続されたＰｃｈトランジスタＰ６２及びＮｃｈトランジスタＮ６２から構成されている。ＰｃｈトランジスタＰ６２のゲートは、ノードＮＡ２に接続されている。ＮｃｈトランジスタＮ６２のゲートは、ノードＮＡ１に接続されている。ＰｃｈトランジスタＰ６２とＮｃｈトランジスタＮ６２のドレインは、ノードＮＢ２に接続されている。これにより、ノードＮＡ１、ＮＡ２におけるデータの反転データがノードＮＢ２に現れる。
【００５３】
クロックドインバータ６３は、ＰｃｈトランジスタＰ６３〜Ｐ６５とＮｃｈトランジスタＮ６３〜Ｎ６５を有している。ＰｃｈトランジスタＰ６３のソースは電源に接続されている。ＰｃｈトランジスタＰ６３のドレインとノードＮＡ１との間には、ＰｃｈトランジスタＰ６４、Ｐ６５が並列に接続されている。また、ＮｃｈトランジスタＮ６３のソースはグランドに接続されている。ＮｃｈトランジスタＮ６３のドレインとノードＮＡ１との間には、ＮｃｈトランジスタＮ６４、Ｎ６５が並列に接続されている。ＰｃｈトランジスタＰ６３のゲートは、ノードＮＢ２に接続されている。ＮｃｈトランジスタＮ６３のゲートは、ノードＮＢ１に接続されている。ＰｃｈトランジスタＰ６４のゲートには、第１正転クロック信号Ｃ１が入力される。ＰｃｈトランジスタＰ６５のゲートには、第２正転クロック信号Ｃ２が入力される。ＮｃｈトランジスタＮ６４のゲートには、第１反転クロック信号ＣＢ１が入力される。ＮｃｈトランジスタＮ６５のゲートには、第２反転クロック信号ＣＢ２が入力される。つまり、クロックドインバータ６３は、２系統のクロック信号（Ｃ１，ＣＢ１）、（Ｃ２，ＣＢ２）に基づいて動作するように構成されている。
【００５４】
クロックドインバータ６６は、ＰｃｈトランジスタＰ６６〜Ｐ６８とＮｃｈトランジスタＮ６６〜Ｎ６８を有している。ＰｃｈトランジスタＰ６６のソースは電源に接続されている。ＰｃｈトランジスタＰ６６のドレインとノードＮＡ２との間には、ＰｃｈトランジスタＰ６７、Ｐ６８が並列に接続されている。また、ＮｃｈトランジスタＮ６６のソースはグランドに接続されている。ＮｃｈトランジスタＮ６６のドレインとノードＮＡ２との間には、ＮｃｈトランジスタＮ６７、Ｎ６８が並列に接続されている。ＰｃｈトランジスタＰ６６のゲートは、ノードＮＢ１に接続されている。ＮｃｈトランジスタＮ６６のゲートは、ノードＮＢ２に接続されている。ＰｃｈトランジスタＰ６７のゲートには、第１正転クロック信号Ｃ１が入力される。ＰｃｈトランジスタＰ６８のゲートには、第２正転クロック信号Ｃ２が入力される。ＮｃｈトランジスタＮ６７のゲートには、第１反転クロック信号ＣＢ１が入力される。ＮｃｈトランジスタＮ６８のゲートには、第２反転クロック信号ＣＢ２が入力される。つまり、クロックドインバータ６６は、２系統のクロック信号（Ｃ１，ＣＢ１）、（Ｃ２，ＣＢ２）に基づいて動作するように構成されている。
【００５５】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の両方がＨｉｇｈレベルの場合（第１状態）、ＰｃｈトランジスタＰ６４、Ｐ６５の両方がオフする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の両方がＬｏｗレベルとなり、ＮｃｈトランジスタＮ６４、Ｎ６５の両方がオフする。その結果、クロックドインバータ６３が非活性化され、ノードＮＢ１、ＮＢ２からノードＮＡ１へのフィードバックが無効化される。同様に、クロックドインバータ６６が非活性化され、ノードＮＢ１、ＮＢ２からノードＮＡ２へのフィードバックが無効化される。この時、データ入力部１０は、上述の通り、入力データをノードＮＡ１、ＮＡ２の両方に伝えている。従って、データ保持部２０において、ノードＮＡ１、ＮＡ２のデータが書き換えられることになる。インバータ６１、６２は、ノードＮＡ１、ＮＡ２におけるデータの反転データを、ノードＮＢ１、ＮＢ２のそれぞれに出力する。つまり、ノードＮＢ１、ＮＢ２のデータも書き換えられる。そして、インバータ５１は、ノードＮＢ１、ＮＢ２におけるデータの反転データを、出力端子Ｑに出力する。
【００５６】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の少なくとも一方がＬｏｗレベルの場合（第２状態）、ＰｃｈトランジスタＰ６４、Ｐ６５の少なくとも一方がオンする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の少なくとも一方がＨｉｇｈレベルとなり、ＮｃｈトランジスタＮ６４、Ｎ６５の少なくとも一方がオンする。その結果、クロックドインバータ６３は、ＰｃｈトランジスタＰ６３とＮｃｈトランジスタＮ６３とで構成された単なるインバータとなる。つまり、クロックドインバータ６３が活性化され、ノードＮＢ１、ＮＢ２からノードＮＡ１へのフィードバックが有効化される。同様に、クロックドインバータ６６が活性化され、ノードＮＢ１、ＮＢ２からノードＮＡ２へのフィードバックが有効化される。この場合、データ保持部２０は、４個のノードＮＡ１、ＮＡ２、ＮＢ１、ＮＢ２におけるデータを安定的に保持する。それら４ノードのうち２つには同じ値のデータが保持され、残りの２つにはその反転データが保持される。つまり、安定状態における４ノードのデータは、「０，１，０，１」または「１，０，１，０」となる。インバータ５１は、ノードＮＢ１、ＮＢ２におけるデータの反転データを、出力端子Ｑに出力する。尚、データ入力部１０は、上述の通り、データをノードＮＡに伝達していない。
【００５７】
５−４．効果
本実施の形態によれば、既出の実施の形態と同様に、クロック信号のＳＥＴに対するラッチ回路の耐性が向上する。更に、ラッチ回路のＳＥＵ（Single Event Upset）に対する耐性も向上するという追加的な効果が得られる。その理由は次の通りである。
【００５８】
上述の通り、本実施の形態に係るデータ保持部２０によれば、データは４個のノードＮＡ１、ＮＡ２、ＮＢ１、ＮＢ２で保持される。安定状態における４ノードのデータは、「０，１，０，１」または「１，０，１，０」となる。そのデータの保持状態を反転させるためには、２個以上のノードのデータを同時に変化させる必要がある。いずれか一箇所のノードの値が一時的に変動しても、ＳＥＵ程度の短い時間であれば、残りの３箇所のノードの値は保たれる。結果として、４ノードのデータ保持状態は、元の状態に復帰する。このように、ラッチ回路のＳＥＵ耐性が高められている。
【００５９】
また、データが書き換えられるのは、第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の両方がＨｉｇｈレベルの場合（第１状態）である。この時、データ入力部１０はデータをノードＮＡ１、ＮＡ２の両方に伝える。同時に、本実施の形態に係るデータ保持部２０も２系統のクロック信号で制御されているため、データ保持部２０におけるフィードバックが無効化される。データ保持部２０がデータの保持を停止するため、入力側の電流駆動能力が小さくても、データの書き換えが可能となる。このように、データ保持部２０も２系統のクロック信号で制御されているため、データの書き換えが容易になり、データの書き込み時間が短縮される。
【００６０】
６．第６の実施の形態
図６は、本発明の第６の実施の形態に係るラッチ回路の構成を示す回路図である。図６において、図５に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ保持部２０は、第５の実施の形態におけるデータ保持部２０と同じである。
【００６１】
データ保持部２０においては上述の通りＳＥＵ耐性が高められているので、正常に書き込みを行うためには、データ入力部１０は、ノードＮＡ１とＮＡ２の両方に同じデータを供給しなければならない。もし、ノードＮＡ１、ＮＡ２に供給されるデータが一致していなければ、４ノードのデータ保持状態はすぐに元の状態に戻ってしまう。この性質を利用することにより、本実施の形態に係るデータ入力部１０の構成は単純化されている。
【００６２】
図６において、第１データ入力部３０は上述のトランスファゲート３１を有しており、トランスファゲート３２は省かれている。また、第２データ入力部４０は上述のトランスファゲート４２を有しており、トランスファゲート４１は省かれている。
【００６３】
第１正転クロック信号Ｃ１がＨｉｇｈレベルの場合、第１反転クロック信号ＣＢ１はＬｏｗレベルであり、トランスファゲート３１は、入力データをノードＮＡ１に伝える。第２正転クロック信号Ｃ２がＨｉｇｈレベルの場合、第２反転クロック信号ＣＢ１はＬｏｗレベルであり、トランスファゲート３２は、入力データをノードＮＡ２に伝える。つまり、第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の“両方”がＨｉｇｈレベルの場合（第１状態）にのみ、データ入力部１０は、“同じデータ”をノードＮＡ１及びＮＡ２の“両方”に伝える。
【００６４】
逆に、第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の少なくとも一方がＬｏｗレベルの場合（第２状態）、入力データが伝達されるノードは、ノードＮＡ１、ＮＡ２のうち多くて１つである。少なくとも、ノードのＮＡ１及びＮＡ２の“両方”には、“同じデータ”は伝わらない。結果として、データ保持部２０においてデータの書き換えは起こらない。
【００６５】
このように、図６に示された構成によっても、第５の実施の形態と同様の動作が実現される。従って、第５の実施の形態と同じ効果が得られる。更に、データ入力部１０中の素子数が減少し、データ入力部１０の構成が単純化されるという追加的な効果が得られる。
【００６６】
７．第７の実施の形態
図７は、本発明の第７の実施の形態に係るラッチ回路の構成を示す回路図である。図７において、図６に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ入力部１０は、第６の実施の形態におけるデータ入力部１０と同じである。
【００６７】
図７において、データ保持部２０の構成は単純化されている。具体的には、図６に示された構成と比較して、データ保持部２０のクロックドインバータ６３から、ＰｃｈトランジスタＰ６５とＮｃｈトランジスタＰ６５が省かれており、クロックドインバータ６６から、ＰｃｈトランジスタＰ６７とＮｃｈトランジスタＮ６７が省かれている。つまり、クロックドインバータ６３は、一方の系統のクロック信号（Ｃ１，ＣＢ１）に基づいて動作するように構成されている。また、クロックドインバータ６６は、他方の系統のクロック信号（Ｃ２，ＣＢ２）に基づいて動作するように構成されている。
【００６８】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の両方がＨｉｇｈレベルの場合（第１状態）、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の両方がＬｏｗレベルとなる。その結果、クロックドインバータ６３、６６の両方が非活性化され、ノードＮＡ１、ＮＡ２の両方へのフィードバックが無効化される。この時、データ入力部１０は、上述の通り、入力データをノードＮＡ１、ＮＡ２の両方に伝えている。従って、データ保持部２０において、ノードＮＡ１、ＮＡ２のデータが書き換えられることになる。
【００６９】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の両方がＬｏｗレベルの場合、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の両方がＨｉｇｈレベルとなる。その結果、クロックドインバータ６３、６６の両方が活性化され、ノードＮＡ１、ＮＡ２の両方へのフィードバックが有効化される。これにより、データは、４個のノードＮＡ１、ＮＡ２、ＮＢ１、ＮＢ２において安定的に保持される。
【００７０】
ＳＥＴに起因する擾乱により、第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の一方がＨｉｇｈレベルとなった場合を考える。例えば、第１正転クロック信号Ｃ１がＨｉｇｈレベルとなり、第２正転クロック信号Ｃ２がＬｏｗレベルのままであるとする。この時、第１反転クロック信号ＣＢ１はＬｏｗレベルであり、第２反転クロック信号ＣＢ２はＨｉｇｈレベルである。その結果、クロックドインバータ６３が非活性化され、ノードＮＢ１，ＮＢ２からノードＮＡ１へのフィードバックが無効化される。この時、第１データ入力部３１は、入力データをノードＮＡ１に伝えており、ノードＮＡ１の値は入力データによって決定される。一方、クロックドインバータ６６は活性化されたままであり、ノードＮＢ１，ＮＢ２からノードＮＡ２へのフィードバックは有効のままである。よって、ノードＮＡ２には直前の値が保持される。上述の通り、いずれか一箇所のノードの値が一時的に変動しても、ＳＥＵやＳＥＴ程度の短い時間であれば、残りの３箇所のノードの値は保たれる。結果として、４ノードのデータ保持状態は、元の状態に復帰する。
【００７１】
尚、図７と異なり、クロックドインバータ６３の動作が他方の系統のクロック信号（Ｃ２、ＣＢ２）に依存する場合、ノードＮＢ１，ＮＢ２からノードＮＡ１へのフィードバックが有効のままである。この時、ノードＮＡ１において、入力データとフィードバックデータとの衝突が発生することになる。従って、クロックドインバータ６３は、クロック信号（Ｃ１，ＣＢ１）に基づいて動作するように構成されると好ましい。クロックドインバータ６３がクロック信号（Ｃ２，ＣＢ２）に基づいて動作するように構成される場合、図７に示されたデータ入力部１０の代わりに、第５の実施の形態におけるデータ入力部１０（図５参照）が採用されればよい。それにより、正常な動作が保障される。
【００７２】
このように、図７に示された構成によっても、第６の実施の形態と同様の動作が実現される。従って、第６の実施の形態と同じ効果が得られる。また、本実施の形態におけるデータ入力部１０は、第５の実施の形態におけるデータ入力部１０と同じであってもよい。その場合は、第５の実施の形態と同じ効果が得られる。更に、データ保持部２０中の素子数が減少し、データ保持部２０の構成が単純化されるという追加的な効果が得られる。
【００７３】
８．第８の実施の形態
図８は、本発明の第８の実施の形態に係るラッチ回路の構成を示す回路図である。図８において、図７に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ保持部２０は、第７の実施の形態におけるデータ保持部２０と同じである。
【００７４】
図８において、第１データ入力部３０は、入力端子ＤＡＴＡとノードＮＡ１との間に介在するクロックドインバータ３３を有している。そのクロックドインバータ３３は、電源とグランドとの間に直列に接続されたＰｃｈトランジスタＰ３３〜Ｐ３５とＮｃｈトランジスタＮ３３〜Ｎ３５を有している。ＰｃｈトランジスタＰ３３とＮｃｈトランジスタＮ３３のゲートは、入力端子ＤＡＴＡに接続されている。ＰｃｈトランジスタＰ３５とＮｃｈトランジスタＮ３５のドレインは、ノードＮＡ１に接続されている。ＰｃｈトランジスタＰ３４のゲートには、第２反転クロック信号ＣＢ２が入力される。ＰｃｈトランジスタＰ３５のゲートには、第１反転クロック信号ＣＢ１が入力される。ＮｃｈトランジスタＮ３４のゲートには、第２正転クロック信号Ｃ２が入力される。ＮｃｈトランジスタＮ３５のゲートには、第１正転クロック信号Ｃ１が入力される。つまり、クロックドインバータ３３は、２系統のクロック信号（Ｃ１，ＣＢ１）、（Ｃ２，ＣＢ２）に基づいて動作するように構成されている。
【００７５】
また、第２データ入力部４０は、入力端子ＤＡＴＡとノードＮＡ２との間に介在するクロックドインバータ４３を有している。そのクロックドインバータ４３は、電源とグランドとの間に直列に接続されたＰｃｈトランジスタＰ４３〜Ｐ４５とＮｃｈトランジスタＮ４３〜Ｎ４５を有している。ＰｃｈトランジスタＰ４３とＮｃｈトランジスタＮ４３のゲートは、入力端子ＤＡＴＡに接続されている。ＰｃｈトランジスタＰ４５とＮｃｈトランジスタＮ４５のドレインは、ノードＮＡ２に接続されている。ＰｃｈトランジスタＰ４４のゲートには、第２反転クロック信号ＣＢ２が入力される。ＰｃｈトランジスタＰ４５のゲートには、第１反転クロック信号ＣＢ１が入力される。ＮｃｈトランジスタＮ４４のゲートには、第２正転クロック信号Ｃ２が入力される。ＮｃｈトランジスタＮ４５のゲートには、第１正転クロック信号Ｃ１が入力される。つまり、クロックドインバータ４３は、２系統のクロック信号（Ｃ１，ＣＢ１）、（Ｃ２，ＣＢ２）に基づいて動作するように構成されている。
【００７６】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の両方がＨｉｇｈレベルの場合（第１状態）、ＮｃｈトランジスタＮ３４、Ｎ３５、Ｎ４４、Ｎ４５がオンする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の両方がＬｏｗレベルとなり、ＰｃｈトランジスタＰ３４、Ｐ３５、Ｐ４４、Ｐ４５がオンする。その結果、クロックドインバータ３３は、ＰｃｈトランジスタＰ３３とＮｃｈトランジスタＮ３３とで構成された単なるインバータとなり、第１データ入力部３０は、入力端子ＤＡＴＡに入力される入力データの反転データを、ノードＮＡ１に伝える。また、クロックドインバータ４３は、ＰｃｈトランジスタＰ４３とＮｃｈトランジスタＮ４３とで構成された単なるインバータとなり、第２データ入力部４０は、入力端子ＤＡＴＡに入力される入力データの反転データを、ノードＮＡ２に伝える。つまり、データ入力部１０は、同じデータをノードＮＡ１、ＮＡ２の両方に伝える。
【００７７】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の少なくとも一方がＬｏｗレベルの場合（第２状態）、ＮｃｈトランジスタＮ３４、Ｎ３５の少なくとも一方がオフし、ＮｃｈトランジスタＮ４４、Ｎ４５の少なくとも一方がオフする。同時に、第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２の少なくとも一方がＨｉｇｈレベルとなり、ＰｃｈトランジスタＰ３４、Ｐ３５の少なくとも一方がオフし、ＰｃｈトランジスタＰ４４、Ｐ４５の少なくとも一方がオフする。その結果、入力端子ＤＡＴＡとノードＮＡ１、ＮＡ２との間の電気的接続が遮断される。すなわち、データ入力部１０は、データをノードＮＡ１、ＮＡ２に伝達しない。
【００７８】
このように、図８に示された構成によっても、第７の実施の形態と同様の動作が実現される。従って、第７の実施の形態と同じ効果が得られる。尚、本実施の形態におけるデータ保持部２０は、第５の実施の形態におけるデータ保持部２０と同じであってもよい。その場合は、第５の実施の形態と同じ効果が得られる。
【００７９】
図９は、本実施の形態に係るラッチ回路の他の構成例を示している。図９において、第１データ入力部３０のクロックドインバータ３３と第２データ入力部４０のクロックドインバータ４３は、ＰｃｈトランジスタＰ３３とＮｃｈトランジスタＮ３３を共通に用いている。つまり、入力端子ＤＡＴＡとノードＮＡ２との間に介在するクロックドインバータ４３は、電源とグランドとの間に直列に接続されたＰｃｈトランジスタＰ３３、Ｐ４４、Ｐ４５とＮｃｈトランジスタＮ３３、Ｎ４４、Ｎ４５から構成されている。
【００８０】
図８と比較して、ＰｃｈトランジスタＰ４３とＮｃｈトランジスタＮ４３が省かれている。データ入力部１０を構成するための素子数が減るため、回路面積が低減されるという追加的な効果が得られる。
【００８１】
９．第９の実施の形態
図１０は、本発明の第９の実施の形態に係るラッチ回路の構成を示す回路図である。図１０において、図８に示された構成と同様の構成には同じ符号が付され、重複する説明は適宜省略される。本実施の形態におけるデータ保持部２０は、第８の実施の形態におけるデータ保持部２０と同じである。尚、本実施の形態におけるデータ保持部２０は、第５、第６の実施の形態におけるデータ保持部２０と同じであってもよい。
【００８２】
データ保持部２０においては上述の通りＳＥＵ耐性が高められているので、正常に書き込みを行うためには、データ入力部１０は、ノードＮＡ１とＮＡ２の両方に同じデータを供給しなければならない。既出の第６の実施の形態で説明されたように、この性質を利用することによってデータ入力部１０の構成を単純化することができる。本実施の形態においてもこの性質が利用され、上述の第８の実施の形態と比較してデータ入力部１０の構成が単純化される。
【００８３】
図１０において、第１データ入力部３０は、入力端子ＤＡＴＡとノードＮＡ１との間に介在するクロックドインバータ３６を有している。そのクロックドインバータ３６は、電源とグランドとの間に直列に接続されたＰｃｈトランジスタＰ３６、Ｐ３７とＮｃｈトランジスタＮ３６、Ｎ３７を有している。ＰｃｈトランジスタＰ３６とＮｃｈトランジスタＮ３６のゲートは、入力端子ＤＡＴＡに接続されている。ＰｃｈトランジスタＰ３７とＮｃｈトランジスタＮ３７のドレインは、ノードＮＡ１に接続されている。ＰｃｈトランジスタＰ３７のゲートには、第１反転クロック信号ＣＢ１が入力される。ＮｃｈトランジスタＮ３７のゲートには、第１正転クロック信号Ｃ１が入力される。つまり、クロックドインバータ３６は、一方の系統のクロック信号（Ｃ１，ＣＢ１）に基づいて動作するように構成されている。
【００８４】
また、第２データ入力部４０は、入力端子ＤＡＴＡとノードＮＡ２との間に介在するクロックドインバータ４６を有している。そのクロックドインバータ４６は、電源とグランドとの間に直列に接続されたＰｃｈトランジスタＰ４６、Ｐ４７とＮｃｈトランジスタＮ４６、Ｎ４７を有している。ＰｃｈトランジスタＰ４６とＮｃｈトランジスタＮ４６のゲートは、入力端子ＤＡＴＡに接続されている。ＰｃｈトランジスタＰ４７とＮｃｈトランジスタＮ４７のドレインは、ノードＮＡ２に接続されている。ＰｃｈトランジスタＰ４７のゲートには、第２反転クロック信号ＣＢ２が入力される。ＮｃｈトランジスタＮ４７のゲートには、第２正転クロック信号Ｃ２が入力される。つまり、クロックドインバータ４６は、他方の系統のクロック信号（Ｃ２，ＣＢ２）に基づいて動作するように構成されている。
【００８５】
第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の両方がＨｉｇｈレベルの場合（第１状態）、データ入力部１０は、“同じデータ”をノードＮＡ１、ＮＡ２の両方に伝える。従って、正常にデータの書き換えが行われる。一方、第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２の少なくとも一方がＬｏｗレベルの場合（第２状態）、入力データが伝達されるノードは、ノードＮＡ１、ＮＡ２のうち多くて１つである。少なくとも、ノードのＮＡ１及びＮＡ２の“両方”には、“同じデータ”は伝わらない。結果として、データ保持部２０においてデータの書き換えは起こらない。
【００８６】
このように、図１０に示された構成によっても、第８の実施の形態と同様の動作が実現される。従って、第８の実施の形態と同じ効果が得られる。尚、本実施の形態におけるデータ保持部２０は、第５の実施の形態におけるデータ保持部２０と同じであってもよい。その場合は、第５の実施の形態と同じ効果が得られる。更に、データ入力部１０中の素子数が減少し、データ入力部１０の構成が単純化されるという追加的な効果が得られる。
【００８７】
図１１は、本実施の形態に係るラッチ回路の他の構成例を示している。図１１において、第１データ入力部３０のクロックドインバータ３６と第２データ入力部４０のクロックドインバータ４６は、ＰｃｈトランジスタＰ３６とＮｃｈトランジスタＮ３６を共通に用いている。つまり、入力端子ＤＡＴＡとノードＮＡ２との間に介在するクロックドインバータ４６は、電源とグランドとの間に直列に接続されたＰｃｈトランジスタＰ３６、Ｐ４７とＮｃｈトランジスタＮ３６、Ｎ４７から構成されている。
【００８８】
図１０と比較して、ＰｃｈトランジスタＰ４６とＮｃｈトランジスタＮ４６が省かれている。データ入力部１０を構成するための素子数が更に減るため、回路面積が低減されるという追加的な効果が得られる。
【００８９】
１０．クロック信号
図１２は、上述のクロック信号Ｃ１、ＣＢ１、Ｃ２、ＣＢ２を生成するためのクロック信号生成回路の一例を示している。このクロック信号生成回路は、ラッチ回路近傍に配置される。図１２において、クロック信号Ｃ１、ＣＢ１、Ｃ２、ＣＢ２は、１つのグローバルクロック信号ＣＬＫに基づいて生成されている。
【００９０】
具体的には、グローバルクロック信号ＣＬＫが、インバータ１０１、１０３に入力されている。インバータ１０１の出力は、インバータ１０２に入力されている。また、インバータ１０３の出力は、インバータ１０４に入力されている。第１反転クロック信号ＣＢ１は、インバータ１０１により駆動されている。第１正転クロック信号Ｃ１は、インバータ１０２により駆動されている。第２反転クロック信号ＣＢ２は、インバータ１０３により駆動されている。第２正転クロック信号Ｃ２は、インバータ１０４により駆動されている。第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２は、グローバルクロック信号ＣＬＫと同期して遷移し、且つ、グローバルクロック信号ＣＬＫと同じ位相を有している。第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２は、グローバルクロック信号ＣＬＫの反転信号となる。
【００９１】
ＳＥＴによる擾乱が第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２に同時に発生する確率を低減するためには、インバータ１０２とインバータ１０４は離れた位置に形成されることが好ましい。少なくともインバータ１０２を構成するＭＯＳトランジスタのドレインとインバータ１０４を構成するＭＯＳトランジスタのドレインが隣接しないように、レイアウトが決定されることが好ましい。同様に、ＳＥＴによる擾乱が第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２に同時に発生する確率を低減するためには、インバータ１０１とインバータ１０３は離れた位置に形成されることが好ましい。少なくともインバータ１０１を構成するＭＯＳトランジスタのドレインとインバータ１０３を構成するＭＯＳトランジスタのドレインが隣接しないように、レイアウトが決定されることが好ましい。
【００９２】
図１３は、そのような好適なレイアウトの一例を示している。図１３において、インバータ１０１〜１０４が半導体基板上に形成されている。各インバータ（１０１、１０２、１０３、１０４）は、ＰｃｈトランジスタとＮｃｈトランジスタを有しており、それぞれのトランジスタのゲート電極（１１１、１１２、１１３、１１４）は共通に形成されている。各Ｐｃｈトランジスタは、ソース／ドレインとなるＰ型拡散層ＰＤを有している。また、各Ｎｃｈトランジスタは、ソース／ドレインとなるＮ型拡散層ＮＤを有している。
【００９３】
インバータ１０１においてソースとなる拡散層ＰＤ，ＮＤは、インバータ１０２においてソースとなる拡散層ＰＤ，ＮＤと共通に形成されている。また、インバータ１０３においてソースとなる拡散層ＰＤ，ＮＤは、インバータ１０４においてソースとなる拡散層ＰＤ，ＮＤと共通に形成されている。インバータ１０１においてドレインとなる拡散層ＰＤ，ＮＤは、インバータ１０２のゲート電極１１２に接続されている。また、インバータ１０３においてドレインとなる拡散層ＰＤ，ＮＤは、インバータ１０４のゲート電極１１４に接続されている。グローバルクロック信号ＣＬＫは、インバータ１０１のゲート電極１１１及びインバータ１０３のゲート電極１１３に供給されている。
【００９４】
図１３に示されるように、インバータ１０１、１０２、１０３、１０４は、この順に並ぶように形成されている。つまり、インバータ１０１とインバータ１０３との隔離、及びインバータ１０２とインバータ１０４との隔離が、コンパクトに実現されている。これにより、ＳＥＴによる擾乱が第１正転クロック信号Ｃ１と第２正転クロック信号Ｃ２に同時に発生する確率が低減される。また、ＳＥＴによる擾乱が第１反転クロック信号ＣＢ１と第２反転クロック信号ＣＢ２に同時に発生する確率が低減される。ＳＥＴによる擾乱が発生するとしても、いずれか一系統のクロック信号に抑えられる可能性が高くなる。既出の実施の形態で説明されたように、擾乱が一系統に抑えられれば、ラッチ回路の動作は影響を受けない。つまり、図１３に示されるようなレイアウトの結果、クロック信号のＳＥＴに対するラッチ回路の耐性が更に向上する。
【００９５】
図１４は、好適なレイアウトの他の例を示している。インバータ１０２においてソースとなる拡散層ＰＤ，ＮＤは、インバータ１０３においてソースとなる拡散層ＰＤ，ＮＤと共通に形成されている。図１４においても、インバータ１０１、１０２、１０３、１０４は、この順に並ぶように形成されている。つまり、インバータ１０１とインバータ１０３との隔離、及びインバータ１０２とインバータ１０４との隔離が、コンパクトに実現されている。その結果、クロック信号のＳＥＴに対するラッチ回路の耐性が向上する。
【図面の簡単な説明】
【００９６】
【図１】図１は、本発明の第１の実施の形態に係るラッチ回路を示す回路図である。
【図２】図２は、本発明の第２の実施の形態に係るラッチ回路を示す回路図である。
【図３】図３は、本発明の第３の実施の形態に係るラッチ回路を示す回路図である。
【図４】図４は、本発明の第４の実施の形態に係るラッチ回路を示す回路図である。
【図５】図５は、本発明の第５の実施の形態に係るラッチ回路を示す回路図である。
【図６】図６は、本発明の第６の実施の形態に係るラッチ回路を示す回路図である。
【図７】図７は、本発明の第７の実施の形態に係るラッチ回路を示す回路図である。
【図８】図８は、本発明の第８の実施の形態に係るラッチ回路を示す回路図である。
【図９】図９は、本発明の第８の実施の形態に係るラッチ回路の他の例を示す回路図である。
【図１０】図１０は、本発明の第９の実施の形態に係るラッチ回路を示す回路図である。
【図１１】図１１は、本発明の第９の実施の形態に係るラッチ回路の他の例を示す回路図である。
【図１２】図１２は、本発明の実施の形態に係るクロック信号生成回路を示す回路図である。
【図１３】図１３は、本発明の実施の形態に係るクロック信号生成回路のレイアウトの一例を示す平面図である。
【図１４】図１４は、本発明の実施の形態に係るクロック信号生成回路のレイアウトの他の例を示す平面図である。
【符号の説明】
【００９７】
１０          データ入力部
１１          クロックドインバータ
１４          インバータ
１５，１６    トランスファゲート
２０          データ保持部
２１，２２    インバータ
２３          クロックドインバータ
２６          インバータ
２７，２８    トランスファゲート
３０          第１データ入力部
３１，３２    トランスファゲート
３３          クロックドインバータ
３６          クロックドインバータ
４０          第２データ入力部
４１，４２    トランスファゲート
４３          クロックドインバータ
４６          クロックドインバータ
５１          インバータ
６１，６２    インバータ
６３，６６    クロックドインバータ
１０１〜１０４  インバータ
１１１〜１１４  ゲート電極
ＣＬＫ        グローバルクロック信号
Ｃ１          第１正転クロック信号
ＣＢ１        第１反転クロック信号
Ｃ２          第２正転クロック信号
ＣＢ２        第２反転クロック信号
【図１】
2007312278.tif 000003
【図２】
2007312278.tif 000004
【図３】
2007312278.tif 000005
【図４】
2007312278.tif 000006
【図５】
2007312278.tif 000007
【図６】
2007312278.tif 000008
【図７】
2007312278.tif 000009
【図８】
2007312278.tif 000010
【図９】
2007312278.tif 000011
【図１０】
2007312278.tif 000012
【図１１】
2007312278.tif 000013
【図１２】
2007312278.tif 000014
【図１３】
2007312278.tif 000015
【図１４】
2007312278.tif 000016