(57)【要約】【課題】ソフトウェア処理を用いることなくデータ幅の異なる検査モードにおける検査結果のアドレスの重ね合わせ処理が行えるメモリ検査装置を提供すること。【解決手段】データ幅の異なる検査モードに応じてアドレスとデータの読み出し構造が異なるＤＵＴを検査するメモリ検査装置であって、ＤＵＴに与えるアドレスおよび検査モード指定信号に応じて、フェイルデータのフェイルメモリへの格納位置を任意に配置できるように制御するデータ格納制御手段を設けるものであり、さらにデータ格納制御手段は、ＤＵＴの検査モードに応じてアドレスを並べ替える手段と、並べ替えたアドレスからＤＵＴの検査モード別でかつＤＵＴの領域毎にフェイルデータの格納割付を決定するアドレスを選択する手段を含むことを特徴とするもの。【選択図】                    図１
2007184069.tif 000002
【特許請求の範囲】
【請求項１】
データ幅の異なる検査モードに応じてアドレスとデータの読み出し構造が異なるＤＵＴを検査するメモリ検査装置であって、
ＤＵＴに与えるアドレスおよび検査モード指定信号に応じて、フェイルデータのフェイルメモリへの格納位置を任意に配置できるように制御するデータ格納制御手段、
を設けたことを特徴とするメモリ検査装置。
【請求項２】
前記データ格納制御手段は、
検査モードに応じてフェイルメモリに書き込まれるデータを選択するデータ選択部と、検査モードに応じてアドレスからデータを有効にするためのビットを選択するアドレスビット選択部を含むことを特徴とする請求項１に記載のメモリ検査装置。
【請求項３】
前記データ格納制御手段は、
ＤＵＴの検査モードに応じてアドレスを並べ替える手段と、
並べ替えたアドレスからＤＵＴの検査モード別でかつＤＵＴの領域毎にフェイルデータの格納割付を決定するアドレスを選択する手段を含むことを特徴とする請求項１または請求項２に記載のメモリ検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ検査装置に関し、詳しくは、フェイルメモリへのフェイルデータの格納制御に関するものである。
【背景技術】
【０００２】
近年の半導体メモリには、高集積化に伴い製造工程におけるある程度の不良メモリセルの発生はやむを得ないという前提に基づき、複数の予備メモリセル（以下スペアセルという）が設けられている。そして、メモリ検査装置による試験で不良セル（以下フェイルセルという）が検出された場合には、レーザーで被試験半導体メモリ（以下ＤＵＴという）内の所定のパターンを切断し、フェイルセルをスペアセルに置き換える。これによりフェイルセルを救済でき、フェイルセルに起因するＤＵＴの不良を救済できる。このような不良救済に必要なデータは、リダンダンシ演算装置で作成される。
【０００３】
リダンダンシ演算装置では、ＤＵＴから得られるフェイル情報に基づき、フェイルセル救済のためのリダンダンシ演算処理が行われる。ここで、リダンダンシ演算に基づくＤＵＴの測定をリダンダンシ測定という。
【０００４】
リダンダンシ演算は、通常、メモリ検査装置内に設けられたリダンダンシ演算専用ＣＰＵにより、所定の規則的な処理に基づいたアルゴリズムに従って行われる。
【０００５】
ＤＵＴからフェイルセルが検出されると、検出されたフェイルセルのそれぞれに列スペアセルと行スペアセルを組み合わせて割当てて全てのフェイルを救済できるか否かを判断し、救済可能と判断した場合には、割当てた置換アドレス情報をメモリ検査装置の制御部に対して出力する。
【０００６】
【特許文献１】特開２００２−３６７３９６
【０００７】
図８は、特許文献１に記載されているリダンダンシ測定機能を有する従来のメモリ検査装置の一例を示すブロック図である。メモリ検査装置１は、フェイル検出装置２、リダンダンシ演算装置３および制御部４とで構成されている。
【０００８】
フェイル検出装置２は、ＤＵＴ５が有するメモリセルのフェイルセルを検出し、検出したフェイルデータを図９に示すようにフェイルメモリ６に書き込んだ後、バッファメモリ７を介してリダンダンシ演算装置３に送る。
【０００９】
リダンダンシ演算装置３は、フェイル検出装置２から送られたフェイルデータに基づいて、ＤＵＴ５の不良救済に必要となるデータを作成し、制御部４に送る。なお、ＤＵＴ５は、不良を救済するためのスペアセルを内蔵している。
【００１０】
リダンダンシ演算装置３は、例えばコンピュータによって構成され、このコンピュータが、ロードされるリダンダンシ演算プログラムを実行することにより、その機能が実現される。
【００１１】
制御部４は、リダンダンシ演算装置３から送られたデータを用いてリダンダンシ測定を行う。
【００１２】
ところで、ＤＵＴ５の検査にあたっては、データ幅を例えば２ビット・４ビット・８ビット・１６ビットなどの複数を適宜組み合わせることが行われる。そして、これら各ビット幅における検査結果は、ＤＵＴのビットパターンに対応する共通のフェイルメモリ２１の各ビット位置に重ね合わせるようにして書き込まれる。
【００１３】
図１０は、１６ビットのデータ幅による検査の概念図である。図１０において、０から１５までの１６ビットのデータ幅でアドレス方向に沿った検査が行われ、これらの検査結果はＤＵＴと同様のビットパターンを有するフェイルメモリに書き込まれる。
【００１４】
図１１は、８ビットのデータ幅による検査の概念図である。図１１において、０から７までの８ビットのデータ幅でアドレス方向に沿った検査が行われ、これらの検査結果も、ＤＵＴと同様のビットパターンを有するフェイルメモリに書き込まれる。データ幅が８ビットの場合、アドレスの深さはデータ幅が８ビットの場合の２倍になるが、フェイルメモリへの書き込みにあたっては、同一のＤＵＴであることから、１６ビットのデータ幅の検査結果と同じビット位置になるように重ね合わせなければならない。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、従来のメモリ検査装置では、これら１６ビットのデータ幅と８ビットのデータ幅のように異なる検査モードにおける検査結果のアドレスの重ね合わせ処理を、ソフトウェアで行っていた。
【００１６】
しかし、これら異なる検査モードにおける検査結果のアドレスを重ね合わせるためのソフトウェア処理の実行時間は、検査時間の増加要因になるという問題があった。
【００１７】
本発明は、このような従来の問題点に着目したものであり、その目的は、ソフトウェア処理を用いることなくデータ幅の異なる検査モードにおける検査結果のアドレスの重ね合わせ処理が行えるメモリ検査装置を提供することにある。
【課題を解決するための手段】
【００１８】
このような課題を達成するために、請求項１の発明は、
データ幅の異なる検査モードに応じてアドレスとデータの読み出し構造が異なるＤＵＴを検査するメモリ検査装置であって、
ＤＵＴに与えるアドレスおよび検査モード指定信号に応じて、フェイルデータのフェイルメモリへの格納位置を任意に配置できるように制御するデータ格納制御手段、
を設けたことを特徴とする。
【００１９】
請求項２の発明は、請求項１記載のメモリ検査装置において、
前記データ格納制御手段は、
検査モードに応じてフェイルメモリに書き込まれるデータを選択するデータ選択部と、検査モードに応じてアドレスからデータを有効にするためのビットを選択するアドレスビット選択部を含むことを特徴とする。
【００２０】
請求項３の発明は、請求項１または請求項２記載のメモリ検査装置において、
前記データ格納制御手段は、
ＤＵＴの検査モードに応じてアドレスを並べ替える手段と、
並べ替えたアドレスからＤＵＴの検査モード別でかつＤＵＴの領域毎にフェイルデータの格納割付を決定するアドレスを選択する手段を含むことを特徴とする。
【発明の効果】
【００２１】
これらにより、ソフトウェア処理を用いることなく、データ幅の異なる検査モードにおける検査結果のフェイルメモリ上でのアドレスの重ね合わせ処理が行える。
【発明を実施するための最良の形態】
【００２２】
以下、本発明について、図１を用いて説明する。図１は本発明の一実施例の主要部を示すブロック図である。
【００２３】
アドレス変換部８は、図示しないフェイル検出装置から出力されるアドレスＡＤＲＳのビット幅をフェイルメモリ６のアドレス幅に適合するように変換する。
【００２４】
アドレスビット選択部９は、図示しないフェイル検出装置から出力されるアドレスＡＤＲＳから、検査モード選択部１１を介して検査モード指定部１０により指定される検査モードに応じて、フェイルメモリ６に取り込むべきデータを選択的に有効にするためのデータ有効化ビットが格納されているデータ有効化ビット格納メモリ１２のアドレスを選択する。例えばフェイルメモリ６に３２組のデータ有効化ビットを格納するような場合では、は５ビットを選択する。
【００２５】
アドレスビット選択部９で選択されたビットは、検査モード指定部１０により指定される検査モードに応じて、検査モード毎に設けられたデータ有効化ビット格納メモリ１２のアドレスとなる。
【００２６】
データ有効化ビット格納メモリ１２に格納されたデータ有効化ビットは、データ有効化ビット選択部１３において検査モード指定部１０により指定される検査モードおよびアドレスビット選択部９で選択されたアドレスに応じて所定のメモリに格納されているビットが選択され、データゲート１４の一方の入力端子に入力される。
【００２７】
データ選択部１５は、図示しないフェイル検出装置から出力されるフェイルデータＤＡＴＡを、検査モード選択部１６を介して検査モード指定部１０により指定される検査モードに応じて、フェイルメモリ６に取り込むべきデータを選択する。図１では、４８ビットのデータから３２ビットのデータを選択し、データゲート１３の他方の入力端子に入力する例を示している。
【００２８】
検査モード設定部１７は、検査モード選択部１１および１６に、各検査モードに対応したモード設定信号を出力する。
【００２９】
このように構成することにより、フェイルメモリ６のアドレス端子には、アドレス変換部８を介して、フェイルメモリ６のアドレス幅に適合したアドレスが入力される。一方、フェイルメモリ６のデータ端子には、データゲート１３を介して、各検査モードに対応したデータが選択的に入力される。
【００３０】
これにより、検査モードに応じてアドレスとデータの読み出し構造が異なるＤＵＴを検査する場合には、ＤＵＴ上のある特定ビットは各検査モードによって異なるアドレスビット位置に読み出されることになるが、フェイルメモリ６への書き込みにあたっては同一ビット位置に重ね書きされることになる。
【００３１】
従って、従来のようなソフトウェアによる重ね合わせ処理は不要になり、検査時間の大幅短縮が実現できる。
【００３２】
なお、上記実施例では、ＤＵＴの検査データ幅を８ビットと１６ビットとする例について説明したが、これらに限るものではなく、１ビットを含む複数ビットを適宜組み合わせてもよい。
【００３３】
図２は図１の具体的な回路例図であり、図１と共通する部分には同一の符号を付けている。図２において、セレクタ１８は、入力されるＤＵＴのＸ/Ｙアドレスについて、メイン領域とＸスペア領域とＹスペア領域とＸＹスペア領域との区切りビットが規則的に並ぶように並べ替え処理を行う。
【００３４】
セレクタ１９は、セレクタ１８で並べ替え処理されたアドレス出力からメイン領域とＸスペア領域とＹスペア領域とＸＹスペア領域のそれぞれの区切りに対応したアドレスビットを選択し、選択したアドレスビットをフェイルメモリ６とセレクタ２４に出力する。
【００３５】
セレクタ２０は、セレクタ１８で並べ替え処理されたアドレス出力からメイン領域に有効なアドレスを選択し、選択したアドレスをセレクタ２４に出力する。
【００３６】
セレクタ２１は、セレクタ１８で並べ替え処理されたアドレス出力からＸスペア領域に有効なアドレスを選択し、選択したアドレスをセレクタ２４に出力する。
【００３７】
セレクタ２２は、セレクタ１８で並べ替え処理されたアドレス出力からＹスペア領域に有効なアドレスを選択し、選択したアドレスをセレクタ２４に出力する。
【００３８】
セレクタ２３は、セレクタ１８で並べ替え処理されたアドレス出力からＸＹスペア領域に有効なアドレスを選択し、選択したアドレスをセレクタ２４に出力する。
【００３９】
セレクタ２４は、セレクタ１９で選択されたそれぞれの領域区切りに対応したアドレスビットに基づいてセレクタ２０〜２３で選択された各領域の有効アドレスを選択し、フェイルメモリ６にアドレスとして入力する。これらセレクタ１９〜２４は、図１におけるアドレス変換部８を構成している。
【００４０】
セレクタ２５は、セレクタ１８で並べ替え処理されたアドレス出力から一方のモードにおけるフェイルビット番号の割付を決定するアドレスを選択し、選択したアドレスをセレクタ２７に出力する。
【００４１】
セレクタ２６は、セレクタ１８で並べ替え処理されたアドレス出力から他方のモードにおけるフェイルビット番号の割付を決定するアドレスを選択し、選択したアドレスをセレクタ２７に出力する。
【００４２】
セレクタ２７は、モード指定信号に基づいてセレクタ２５，２６で選択されたいずれかのアドレスを選択し、フェイルデータ割付部２８に割付決定アドレスとして入力する。
【００４３】
フェイルデータ割付部２８にはＤＵＴのフェイルデータも入力されている。フェイルデータ割付部２８は、このセレクタ２７から入力されるアドレスを参照して入力されるＤＵＴのフェイルデータの格納割付を決定し、フェイルメモリ７に格納するフェイルデータとしてフェイルメモリ７に出力する。このフェイルデータ割付部２８は、図１のデータ有効化ビット格納メモリ１２、データ有効化ビット選択部１３、データゲート１４およびデータ選択部１５を含むものである。
【００４４】
ところで、図３に示すように２つ以上の検査モードを持つＤＵＴにおいて、各領域の区切りを示すアドレスが各検査モードで異なる場合、図２の回路構成では、以下２点の要因により検査が行えない。なお図３の例では、（ａ）は検査モード１として領域切替アドレスが（Ｘ３，Ｙ２）に設定され、（ｂ）は検査モード２として領域切替アドレスが（Ｘ４，Ｙ４）に設定されている。
１）セレクタ２０〜２３の出力を切り替えるためにセレクタ２４から出力されるアドレスを各検査モードで共通とする必要がある。これはフェイルメモリ６の構造上メイン/スペア領域をそれぞれ物理的に異なるメモリに格納するためである。
２）セレクタ２５，２６が各領域で個別に用意されていない。
【００４５】
図４は図１の他の具体的な回路例図であり、図３に示すような２つ以上の検査モードを持つＤＵＴの検査が行えるものであって、図２と共通する部分には同一の符号を付けている。
【００４６】
図４において、セレクタ２９と３０は、入力されるＤＵＴのＸ/Ｙアドレスについて、メイン領域とＸスペア領域とＹスペア領域とＸＹスペア領域の区切りを示すアドレスビットの配置が同一に並ぶようにそれぞれに割り当てられているデバイス検査モードにおける並べ替え処理を行い、並べ替え処理されたアドレスをセレクタ３１に出力する。
【００４７】
セレクタ３１は、モード指定信号に基づいてセレクタ２９および３０で並べ替えられたいずれかのアドレスを選択し、後段に接続されるセレクタ１９〜２６に入力される。
【００４８】
セレクタ１９は図２と同様な領域切り替えアドレスビット選択を行い、セレクタ２０〜２４は図２と同様なアドレス変換処理を行って、フェイルメモリ６にアドレスとして入力する。
【００４９】
セレクタ３２〜３５とセレクタ３７〜４０は、各検査モード別に、入力されるＤＵＴのＸ/Ｙアドレスから入力されるＤＵＴの格納割付を決定するアドレスをメイン領域とＸスペア領域とＹスペア領域とＸＹスペア領域毎に個別に選択する。
【００５０】
セレクタ３６とセレクタ４１は、セレクタ１９で選択された領域切り替えアドレスビットに基づき、セレクタ３２〜３５とセレクタ３７〜４０で選択されたＤＵＴのメイン領域とＸスペア領域とＹスペア領域とＸＹスペア領域におけるフェイルデータのフェイルメモリ６への格納割付を決定するアドレスを決定する。
【００５１】
セレクタ４２は、モード指定信号に基づいて、セレクタ３６とセレクタ４１の出力を切り替える。
【００５２】
フェイルデータ割付部２８は、図２と同様に、セレクタ４２から入力されるアドレスを参照して入力されるＤＵＴのフェイルデータの格納割付を決定し、フェイルメモリ７に格納するフェイルデータとしてフェイルメモリ７に出力する。
【００５３】
図２の構成では、各々のデバイス検査モードにて各領域の区切りを示すアドレスビットが異なる場合、検査が行えなかった。これはフェイルメモリ６の構造上、メイン領域とＸスペア領域とＹスペア領域とＸＹスペア領域をそれぞれ物理的に異なるメモリに格納するため、セレクタ１９に入力されるアドレスは検査モードにかかわらず常に同一である必要があることに基づく。すなわち、セレクタ１９を検査モード別に切り替えることによりセレクタ１９に入力されるアドレスが検査モード毎に変わり、セレクタ１９で選択される領域切り替えアドレスビットの各領域への割り振りが変わってしまうためである。
【００５４】
これに対し、図４ではアドレス並べ替え部をセレクタ２９〜３１で構成し、ここで各検査モード別にセレクタ１９で選択される領域の区切りを示すアドレスビットが同一となるようにアドレスの並べ替えを行うことにより、セレクタ１９を検査モード別に切り替えることなく、領域の区切りを示すアドレスビットが異なる図３のように複数の検査モードを有するＤＵＴの検査にも対応できることになる。
【００５５】
図３に示す検査モード１における図４の設定例について説明する。 
１）セレクタ２９により、入力アドレスビットを以下のように並べ替える。
(MSB){X3,Y2,Y1,Y0,X2,X1,X0}(LSB)
以降、上記アドレスビットの並びを{A7,A6,A5,A4,A3,A2,A1,A0}と表記する。
セレクタ２９:{A7,A6,A5,A4,A3,A2,A1,A0}={ X3,Y2,Y1,Y0,X2,X1,X0}
【００５６】
２）検査モード１選択時、モード指定信号によりセレクタ３１でセレクタ２９が選択されるものとする。
３）セレクタ２０〜２３により、セレクタ２９と各領域におけるフェイルメモリの物理アドレスの割付を決定する。
メイン領域    :(A5,A4, A3,A2,A1,A0)
Ｘスペア領域  :(A7,A6, A4,A3,A1,A0)
Ｙスペア領域  :(A7,A6, A3,A2,A1,A0)
ＸＹスペア領域:(A7,A6, LOW,A3,A1,A0)
【００５７】
４）セレクタ２９により、各領域の区切りのアドレスビットを選択する。
Ｘアドレス:A7
Ｙアドレス:A6
５）セレクタ３２〜３５により、ＤＵＴの検査モード１における各領域のフェイルデータの格納割付を決定するアドレスを各々選択する。
メイン領域    :(X0)
Ｘスペア領域  :(X0)
Ｙスペア領域  :(X0)
ＸＹスペア領域:(X0)
【００５８】
６）フェイルデータ割付部２８で検査モード１におけるフェイルメモリ６に対するフェイルデータの格納割付を決定する。例えばフェイルメモリ６のビット幅が１６と仮定した場合、図５のように割付を行う。
【００５９】
次に、図３に示す検査モード２における図４の設定例について説明する。 
７）セレクタ２９により、入力アドレスビットを以下のように並べ替える。
(MSB){X4,Y4,Y3,Y2,Y1,Y0,X3,X2,X1,X0}(LSB)
以降、上記アドレスビットの並びを{A7,A6,A5,A4,A3,A2,A1,A0}と表記する。
セレクタ２９:{A9,A8,A7,A6,A5,A4,A3,A2,A1,A0}={X4,Y4,Y3,Y2,Y1,Y0,X3,X2,X1,X0}
８）検査モード２選択時、モード指定信号によりセレクタ３１でセレクタ２９が選択されるものとする。
【００６０】
９）セレクタ２０〜２３により、セレクタ２９と各領域におけるフェイルメモリの物理アドレスの割付を決定する。
メイン領域    :(A5,A4, A3,A2,A1,A0)
Ｘスペア領域  :(A7,A6, A4,A3,A1,A0)
Ｙスペア領域  :(A7,A6, A3,A2,A1,A0)
ＸＹスペア領域:(A7,A6, LOW,A3,A1,A0)
【００６１】
１０）セレクタ２９により、各領域の区切りのアドレスビットを選択する。
Ｘアドレス:A7
Ｙアドレス:A6
【００６２】
１１）セレクタ３２〜３５により、ＤＵＴの検査モード２における各領域のフェイルデータの格納割付を決定するアドレスを各々選択する。
メイン領域    :(Y3,Y2,X3,X0)
Ｘスペア領域  :(Y3,Y2,X2,X0)
Ｙスペア領域  :(Y2,Y1,X3,X0)
ＸＹスペア領域:(Y2,Y1,X2,X0)
１２）フェイルデータ割付部２８で検査モード２におけるフェイルメモリ６に対するフェイルデータの格納割付を決定する。例えばフェイルメモリ６のビット幅が１６と仮定した場合、図６のように割付を行う。
【００６３】
なお、ＤＵＴの検査モードの切り替えをフェイルデータの取り込み中は行わないでフェイルデータ取り込み開始時に決定することにより、図４におけるセレクタ３０およびセレクタ３７〜４１を省くことができる。
【００６４】
また、ＤＵＴの検査モードの切り替えをフェイルデータの取り込み中に任意に行えるようにする場合は、切り替える検査モードの数に応じて、アドレス並べ替え部を構成するセレクタ系統およびフェイルデータ割付部２８に入力されるアドレスを決定するセレクタ系統を増設すればよい。例えばＤＵＴの検査モードが３種類の場合には、図４のアドレス並べ替え部を構成するセレクタ３１に入力されるセレクタを３つとし、フェイルデータ割付部２８に入力されるアドレスを決定するためのセレクタ４２に入力される４つのセレクタと１つのセレクタとの組み合わせ（３２〜３６と３７〜４１）も３つにすればよい。
【００６５】
さらに、フェイルメモリ６の１アドレスあたりの格納ビット幅が固定で、ＤＵＴの検査モードにおけるＩＯ数の範囲を限定（例えば２ビット／４ビット／８ビット）とし、かつ各領域のＤＵＴのフェイルデータの格納割付を決定するアドレスは同一とすれば、図４の回路を図７のように構成にすることもできる。
【００６６】
図７において、アドレス並べ替え部４３には、ＤＵＴの検査モードにおけるＩＯ数とフェイルメモリ６のビット幅に応じた所定のアドレスがセレクタ２４およびセレクタ２７から入力される。アドレス並べ替え部４３は、これらアドレスを選択して並べ替えてフェイルデータ割付部２８に出力する。フェイルデータ割付部２８は、フェイルメモリ６に対するフェイルデータの格納割付を決定する。
【００６７】
例えばフェイルメモリ６のビット幅が１、検査モード１におけるＩＯ数が８、検査モード２におけるＩＯ数が１６の場合の並べ替えは、以下のようになる。ここで、ビット幅が１６なので、フェイルデータの格納割付を決定するアドレスは最大４ビットとなる。
【００６８】
検査モード１においてフェイルデータの格納割付を決定するアドレス並べ替え部４３から出力されるアドレスは、フェイルメモリのビット幅が１６、検査モード１におけるＩＯ数が８であることから１ビットでよく、セレクタ２４から出力されるアドレスのＬＳＢ１ビットを選択して残りの３ビットは“０”とする。
【００６９】
検査モード２においてフェイルデータの格納割付を決定するアドレス並べ替え部４３から出力されるアドレスは、フェイルメモリのビット幅が１６、検査モード２におけるＩＯ数が１であることから４ビットになる。そこで、セレクタ２４から出力されるアドレスのＬＳＢ１ビットを選択してアドレス並べ替え部４３から出力されるアドレスのＬＳＢとし、残りの３ビットはセレクタ２７から出力されるアドレスを割り当てる。
【００７０】
以上説明したように、本発明によれば、ソフトウェア処理を用いることなくデータ幅の異なる検査モードにおける検査結果のフェイルメモリ上でのアドレスの重ね合わせ処理が行えるメモリ検査装置を提供することができる。
【図面の簡単な説明】
【００７１】
【図１】発明の一実施例を示すブロック図である。
【図２】図１の具体的な回路例図である。
【図３】異なる検査モード例図である。
【図４】図１の他の具体的な回路例図である。
【図５】検査モード１におけるフェイルデータの格納割付例図である。
【図６】検査モード２におけるフェイルデータの格納割付例図である。
【図７】図１の他の具体的な回路例図である。
【図８】従来のメモリ検査装置の一例を示すブロック図である。
【図９】フェイル検出装置の一例を示すブロック図である。
【図１０】１６ビットのデータ幅による検査の概念図である。
【図１１】８ビットのデータ幅による検査の概念図である。
【符号の説明】
【００７２】
６  フェイルメモリ
８  アドレス変換部
９  アドレスビット選択部
１０  検査モード指定部
１１  検査モード選択部
１２  データ有効化ビット格納メモリ
１３  データ有効化ビット選択部
１４  データゲート
１５  データ選択部
１６  検査モード選択部
１７  検査モード設定部
１８〜２７、２９〜４２  セレクタ
２８  フェイルデータ割付部
４３  アドレス並べ替え部
【図１】
2007184069.tif 000003
【図２】
2007184069.tif 000004
【図３】
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【図４】
2007184069.tif 000006
【図５】
2007184069.tif 000007
【図６】
2007184069.tif 000008
【図７】
2007184069.tif 000009
【図８】
2007184069.tif 000010
【図９】
2007184069.tif 000011
【図１０】
2007184069.tif 000012
【図１１】
2007184069.tif 000013