(57)【要約】【課題】バイポーラトランジスタの電流増幅率の更なる向上とリーク電流の更なる低減とを好適に図ることのできる半導体装置を提供する。【解決手段】シリコン基板１１の主表面Ｓａにおけるエミッタ電極１８の外周面から低抵抗層２１のエミッタ層１７側の端部Ｓｆまでの距離ｄ１、素子分離領域１３の内周面から外周面から低抵抗層２１のエミッタ層１７側の端部Ｓｆまでの距離ｄ２、及び素子分離領域１３の底面Ｓｄから、活性領域１４の表層の領域における低抵抗層２１の深さｄ３がシリコン基板１１の主表面Ｓａから０．０４μｍ以上となるように、外部ベース層として機能する低抵抗層２１の形成位置を設定する。【選択図】図１
2007180254.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された素子分離領域と、その素子分離領域に囲繞された活性領域と、その活性領域に設けられた第１導電型のコレクタ層と、前記素子分離領域及び活性領域の上表面を覆うように形成されたエピタキシャル層と、そのエピタキシャル層を挟んで前記コレクタ層の上方に形成された第１導電型のエミッタ層と、そのエミッタ層の上に設けられたエミッタ電極と、を備えるとともに、前記エピタキシャル層の前記エミッタ層の直下の領域が第２導電型の内部ベース層とされ、更に同エピタキシャル層の前記内部ベース層の側方の領域が、同内部ベース層よりも低抵抗の外部ベース層とされた半導体装置において、
前記エピタキシャル層の前記外部ベース層となる領域の前記エミッタ層側の端部が、前記半導体基板の主表面において、前記エミッタ電極の外周面からその外周側に０．０４μｍ以上離間し、且つ前記素子分離領域の内周面からその内周側に０．０４μｍ以上離間した位置に位置されてなる
ことを特徴とする半導体装置。
【請求項２】
前記エピタキシャル層の前記外部ベース層となる領域の直下における前記活性領域の表層が、同じく外部ベース層として機能する第２導電型の領域とされるとともに、その活性領域の表層における第２導電型の領域が、前記半導体基板の主表面から０．０４μｍ以上の深さまで形成されてなる
請求項１に記載の半導体装置。
【請求項３】
前記エピタキシャル層は、シリコン結晶からなる前記半導体基板の前記活性領域及び酸化シリコンからなる前記素子分離領域の主表面からエピタキシャル成長された合金層を備えてなる
請求項１または２に記載の半導体装置。
【請求項４】
前記エピタキシャル層は、前記合金層の上表面からエピタキシャル成長されたシリコン膜を更に備える
請求項３に記載の半導体装置。
【請求項５】
前記エミッタ電極と前記シリコン膜との接触面が、前記エミッタ電極の側壁を覆う側壁膜の底面よりも上方に位置されるとともに、第１導電型の不純物を含んだ前記エミッタ電極からの同不純物の前記シリコン膜への熱拡散を通じて前記エミッタ層が形成されてなる
請求項４に記載の半導体装置。
【請求項６】
前記エミッタ層は、その下面が前記合金層の内部に達するように形成されてなる
請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にバイポーラトランジスタの性能向上に係る構造の改良に関する。
【背景技術】
【０００２】
近年、携帯電話や個人携帯情報端末（ＰＤＡ）、デジタルビデオカメラなどの携帯電子機器の高機能化が急速に進められており、それに伴い機器の小型化や軽量化が益々求められるようにもなっている。こうした携帯電子機器の小型化や軽量化には、システムＬＳＩの更なる高集積化が必要とされており、それを実現するためのモジュールの一つとして高周波バイポーラトランジスタが注目されている。そして従来、そうした高周波バイポーラトランジスタとして、例えば特許文献１及び２に見られるような、シリコンゲルマニウム（Ｓｉ−Ｇｅ）合金からなるベース層を備えたヘテロ接合バイポーラトランジスタが知られている。
【０００３】
図１４に、特許文献１に記載の従来のヘテロ接合バイポーラトランジスタの素子断面構造を示す。このヘテロ接合バイポーラトランジスタは、その基盤となる低濃度のｐ導電型シリコン基板上に、高濃度のｎ導電型不純物の添加されたコレクタ埋込層１０１が設けられている。コレクタ埋込層１０１の上面には、エピタキシャル成長によって低濃度ｎ導電型のコレクタ層１０２が形成されるとともに、そのコレクタ層１０２の周囲に埋込酸化膜からなる素子分離領域１０５が形成されている。
【０００４】
これらコレクタ層１０２及び素子分離領域１０５の上にはそれらの上表面を覆うように、ｐ導電型のシリコンゲルマニウム（ＳｉＧｅ）合金層１０６がエピタキシャル成長により形成されている。コレクタ層１０２の上方におけるＳｉＧｅ合金層１０６の上表面からは、ｎ導電型の不純物の添加されたシリコンからなるエミッタ層１０７及び同じくｎ導電型の不純物が高濃度に添加されたエミッタ電極１０８が順次設けられており、ＳｉＧｅ合金層１０６のうちでエミッタ層１０７の直下の部分が内部ベース層として機能されるようになっている。なお、エミッタ電極１０８の上表面には酸化膜１０９が形成されている。またこれらエミッタ電極１０８及び酸化膜１０９の外周を覆うように酸化シリコンからなる側壁膜１１０が設けられている。
【０００５】
一方、上記ＳｉＧｅ合金層１０６のうち、内部ベース層として機能するエミッタ層１０７の直下の部分を除いたその側方の部分は、酸化膜１０９及び側壁膜１１０をマスクとして一定の深さまでエッチングされており、そのエッチングされた部分の上表面にＳｉＧｅ合金層１１１が選択エピタキシャル成長により形成されている。このＳｉＧｅ合金層１１１は、高濃度のｐ導電型不純物が添加されて低抵抗とされており、ベース抵抗を低減するための外部ベース層として機能されるようになっている。
【特許文献１】特開平４−１７９２３５号公報
【特許文献２】特開平９−１８１０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来の如く構成されたヘテロ接合バイポーラトランジスタにおいて内部ベース層及び外部ベース層として機能するＳｉＧｅ合金層１０６，１１１は、アモルファス構造の素子分離領域１０５上では多結晶として成長されてしまう。こうした多結晶構造の領域には、多数の欠陥が発生しており、そうした領域の内部までコレクタ−ベース接合の空乏層が広がると、リーク電流の著しい増加を招く虞がある。またＳｉＧｅ合金層１０６，１１１のうち、外部ベース層として機能する低抵抗の領域の一部が、実際に内部ベース層として機能する真性ベース領域の内部にオーバーラップしてしまうと、内部ベース層の不純物濃度が増加してしまい、電流増幅率が低下してしまう虞もある。
【０００７】
なおこうした問題は、素子分離領域に囲繞された活性領域にコレクタ層が形成され、それらの上表面に内部及び外部のベース層となるエピタキシャル層、エミッタ層及びエミッタ電極が順次積層された構造のバイポーラトランジスタに概ね共通したものとなっている。例えばエピタキシャル層がシリコンのみからなるホモ接合のバイポーラトランジスタにおいても、同様の問題が生じることがある。
【０００８】
本発明は、こうした実状に鑑みてなされたものであって、その解決しようとする課題は、バイポーラトランジスタの電流増幅率の更なる向上とリーク電流の更なる低減とを好適に図ることのできる半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、請求項１に記載の発明では、半導体基板の主表面に形成された素子分離領域と、その素子分離領域に囲繞された活性領域と、その活性領域に設けられた第１導電型のコレクタ層と、前記素子分離領域及び活性領域の上表面を覆うように形成されたエピタキシャル層と、そのエピタキシャル層を挟んで前記コレクタ層の上方に形成された第１導電型のエミッタ層と、そのエミッタ層の上に設けられたエミッタ電極と、を備えるとともに、前記エピタキシャル層の前記エミッタ層の直下の領域が第２導電型の内部ベース層とされ、更に同エピタキシャル層の前記内部ベース層の側方の領域が、同内部ベース層よりも低抵抗の外部ベース層とされた半導体装置において、前記エピタキシャル層の前記外部ベース層となる領域の前記エミッタ層側の端部を、前記半導体基板の主表面において、前記エミッタ電極の外周面からその外周側に０．０４μｍ以上離間し、且つ前記素子分離領域の内周面からその内周側に０．０４μｍ以上離間した位置に位置させるようにしている。
【００１０】
上記構成では、内部ベース層として機能する真性ベース領域と外部ベース層とのオーバーラップが回避され、そのオーバーラップによるベース電流の増加が抑えられるようになる。またエピタキシャル層にあって素子分離領域上で多結晶として成長される領域までコレクタ−ベース接合の空乏層が広がらないようになる。
【００１１】
こうした半導体装置は、請求項２に記載のように、前記エピタキシャル層の前記外部ベース層となる領域の直下における前記活性領域の表層を、同じく外部ベース層として機能する第２導電型の領域とするとともに、その活性領域の表層における第２導電型の領域を、前記半導体基板の主表面から０．０４μｍ以上の深さまで形成するように構成することもできる。この場合、活性領域表層への外部ベース層の拡張を通じたベース抵抗の更なる低減を図りつつも、その拡張部分におけるコレクタ−ベース接合からの、上記エピタキシャル層の多結晶構造となった領域内への空乏層の広がりが回避されるようになる。
【００１２】
なお請求項３に記載のように、シリコン結晶からなる半導体基板の活性領域及び酸化シリコンからなる素子分離領域の主表面からエピタキシャル成長された合金層を備えたエピタキシャル層を有する半導体装置にあっては、エピタキシャル層がヘテロ成長にて形成されるため、素子分離領域上の多結晶構造に欠陥がより多く発生し易くなる。そのため、そうした多結晶構造の領域への空乏層の広がりを回避することによるリーク電流の低減効果をより顕著に奏せられるようになる。
【００１３】
更にそうした合金層を備えたエピタキシャル層を、その合金層の上表面からエピタキシャル成長されたシリコン膜を更に備える構成とすれば、製造時の合金層の膜厚のばらつきの抑制や、ベース電流の再結合による電流増幅率の低下の抑制を図ることが可能となる。ここで更に請求項５に記載のように、そうしたエピタキシャル層のシリコン膜とエミッタ電極との接触面を、エミッタ電極の側壁を覆う側壁膜の底面よりも上方に位置させ、第１導電型の不純物を含んだエミッタ電極からの同不純物の前記シリコン膜への熱拡散を通じてエミッタ層を形成するようにすれば、ベース−エミッタ接合面積の縮小を図り、電流増幅率の向上及びベース−エミッタ間の寄生容量の低減を図ることができるようにもなる。そして更に請求項６に記載のように、エミッタ層の下面を、シリコン膜を越えて合金層の内部に達するように形成すれば、エミッタ−コレクタ間の電子の走行距離が短縮されてバイポーラトランジスタの動作が高速化されるようになる。またエミッタ注入効率が増大されて電流増幅率が更に向上されるようにもなる。
【００１４】
なお請求項３〜６に記載の半導体装置においてエピタキシャル層を構成する合金層は、例えばシリコンゲルマニウム合金により形成することができる。
【発明の効果】
【００１５】
本発明の半導体装置よれば、内部ベース層として機能する真性ベース領域と外部ベース層とのオーバーラップが回避され、そのオーバーラップによるエミッタ注入効率の劣化が抑えられることから、バイポーラトランジスタの電流増幅率を向上することができる。またエピタキシャル層にあって素子分離領域上で多結晶として成長される領域へのコレクタ−ベース接合の空乏層の広がりを回避して、リーク電流の低減を図ることもできる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の半導体装置を具体化した一実施形態を、図１〜図１２を参照して詳細に説明する。
【００１７】
図１は、本実施形態の半導体装置のヘテロ接合バイポーラトランジスタの素子断面構造を示している。同図に示すように、このバイポーラトランジスタの基盤となるｐ導電型のシリコン基板１１の主表面Ｓａ下には、不純物のイオン注入によりｎ導電型とされたコレクタ層１２が形成されるとともに、ＳＴＩ（Shallow Trench Isolation）である素子分離領域１３が埋込形成されている。そしてコレクタ層１２は、その素子分離領域１３により囲繞された活性領域１４を通じてシリコン基板１１の主表面Ｓａに露出されている。
【００１８】
活性領域１４上には、内部ベースとして機能するシリコンゲルマニウム（ＳｉＧｅ）合金層１５、シリコン膜１６、ｎ導電型のエミッタ層１７が順次積層されている。ＳｉＧｅ合金層１５及びシリコン膜１６は、素子分離領域１３及び活性領域１４の主表面Ｓａからエピタキシャル成長にて順次形成されている。一方、エミッタ層１７は、活性領域１４の上方部分が上方に凸となるように加工されたシリコン膜１６のその凸状とされた部位にｎ導電型不純物を拡散することで形成されている。
【００１９】
エミッタ層１７上には、多結晶シリコン膜からなるエミッタ電極１８、及び窒化シリコンからなる絶縁膜１９が順次積層されるとともに、酸化シリコンからなる側壁膜（サイドウォール）２０がそれらエミッタ電極１８及び絶縁膜１９の外周を覆うように設けられている。なおこのバイポーラトランジスタでは、エミッタ電極１８と上記シリコン膜１６の凸上の部位に形成されたエミッタ層１７との接触面Ｓｂが、側壁膜２０の底面Ｓｃよりも上方に位置するように形成されている。
【００２０】
一方、上記ＳｉＧｅ合金層１５及びシリコン膜１６においてそのエミッタ層１７の側方の領域は、高濃度のｐ型不純物が拡散された低抵抗層２１とされている。ベース抵抗を低減する外部ベース層として機能するこの低抵抗層２１は、活性領域１４の周縁部の表層まで広がっている。こうした低抵抗層２１は、絶縁膜１９、側壁膜２０及び素子分離領域１３をマスクとしてｐ型不純物をイオン注入することで自己整合的に形成されている。こうした外部ベース層として機能する低抵抗層２１のエミッタ層１７側の端部Ｓｆは、同図に示すように、シリコン基板１１の主表面Ｓａにおいてエミッタ電極１８の外周面からその外周側に距離ｄ１だけ離間され、且つ素子分離領域１３の内周面からその内周側に距離ｄ２だけ離間した位置に位置されている。また活性領域１４の表層において低抵抗層２１の一部とされた領域は、シリコン基板１１の主表面Ｓａから深さｄ３の位置まで形成されている。
【００２１】
続いて以上のように構成された半導体装置の半導体装置の製造プロセスを、図２〜図８を併せ参照して説明する。
【００２２】
（工程１：図２参照）  まずｐ導電型のシリコン基板１１に、ＳＴＩからなる素子分離領域１３を埋込形成するとともに、上記コレクタ層１２を形成すべくｎ型不純物をイオン注入して活性化する。このイオン注入は、例えば燐（Ｐ）イオンを、２００〜４０００ｋｅＶ程度の加速エネルギで、１平方ｃｍ当たり１０の１３乗個〜３×１０の１５乗個程度の密度で注入することで行われる。
【００２３】
（工程２：図３参照）  続いて素子分離領域１３及びそれに囲繞された活性領域１４の形成されたシリコン基板１１の主表面Ｓａ上に、減圧ＣＶＤ（Chemical Vapor Deposition ）法を用いて、ホウ素（Ｂ）を１立方ｃｍ当たり１０の１９乗個程度ドーピングしたＳｉＧｅ合金層１５を、次いでその上にシリコン膜１６を、エピタキシャル成長にて順次形成する。これらＳｉＧｅ合金層１５及びシリコン膜１６は、それぞれ１０〜１００ｎｍ程度の膜厚に形成される。このとき、ＳｉＧｅ合金層１５及びシリコン膜１６は、活性領域１４上では単結晶として成長するが、酸化シリコンのアモルファスである素子分離領域１３上では多結晶として成長するようになる。
【００２４】
なお本実施形態では、シリコン膜１６には、ホウ素（Ｂ）は一切ドーピングしないようにしているが、ＳｉＧｅ合金層１５と同様にドーピングするようにしても良い。
【００２５】
またＳｉＧｅ合金層１５に含まれるゲルマニウム（Ｇｅ）の濃度は、層内均一としても良いが、そのゲルマニウム濃度をシリコン膜１６と接する側からコレクタ層１２と接する側に近づくにつれて徐々に増加する傾斜型プロファイルとすれば、内部ベース層における電子の走行時間が短縮されて、トランジスタの更なる高速動作が可能となる。この場合のゲルマニウム濃度は、シリコン膜１６と接する側において実質的に０％となり、コレクタ層１２と接する側において１５〜２０％程度となるようなプロファイルとすると良い。
【００２６】
（工程３：図４参照）  次にリソグラフィ法を用いてシリコン膜１６上にレジストパターンを設けた後、ドライエッチングにより、ＳｉＧｅ合金層１５及びシリコン膜１６の不要部分を除去する。
【００２７】
（工程４：図５参照）  ＳｉＧｅ合金層１５及びシリコン膜１６の形成されたシリコン基板１１上に、減圧ＣＶＤ法を用いて、１立方ｃｍ当たり１０の２０乗個以上のｎ型不純物のドーピングされた多結晶シリコン膜１８ａを成膜し、更にその上にシリコン窒化膜１９ａを同じく減圧ＣＶＤ法を用いて成膜する。多結晶シリコン膜１８ａにドーピングされるｎ型不純物としては、例えば砒素（Ａｓ）や燐（Ｐ）等を用いることができる。ここで成膜される多結晶シリコン膜１８ａの膜厚は１００〜３００ｎｍとされ、シリコン窒化膜１９ａの膜厚は５０〜２００ｎｍとされる。
【００２８】
（工程５：図６参照）  リソグラフィ法を用いてシリコン窒化膜１９ａ上にレジストパターンを形成した後、ドライエッチングにて、シリコン窒化膜１９ａ、多結晶シリコン膜１８ａの不要部分を順に除去して、エミッタ電極１８及び絶縁膜１９を形成する。またこのときのドライエッチングでは、多結晶シリコン膜１８ａは、ＳｉＧｅ合金層１５及び上記残存したシリコン膜１６の側部にも、側壁膜１８ｂとして一部残存するようにもなる。
【００２９】
更にこのときのドライエッチングによっては、上記多結晶シリコン膜１８ａの不要部分の除去後に、エミッタ電極１８の直下の部分を除いたシリコン膜１６の表層部分も除去されることになる。ただし、ここでのドライエッチングは、そうした部分のシリコン膜１６が完全には除去されず、ＳｉＧｅ合金層１５上の全面にシリコン膜１６が一部残存した状態で終了するようにしている。これにより、シリコン膜１６は、そのエミッタ電極１８の直下の部分のみが上方に凸となった形状に加工されることになる。
【００３０】
ちなみに、こうしてＳｉＧｅ合金層１５上の全面にシリコン膜１６を残存させるようにすれば、製造誤差によるベース抵抗のばらつきを、ひいてはトランジスタ特性のばらつきを抑えることができる。すなわち、このときのエミッタ電極１８のエッチング加工時にＳｉＧｅ合金層１５の一部がエッチングされる場合、そのエッチング量を高精度で制御することは困難となっている。一方、エピタキシャル成長によって成膜されるＳｉＧｅ合金層１５の膜厚は、高精度に制御することが容易であるため、エピタキシャル成長で成膜されたときの膜厚がそのまま維持されるのであれば、ＳｉＧｅ合金層１５の膜厚の製造誤差が抑えられ、ベース抵抗のばらつきが抑制されるようになる。
【００３１】
（工程６：図７参照）  その後、ＣＶＤ法を用いて、エミッタ電極１８等の形成されたシリコン基板１１上にシリコン酸化膜を成膜し、ドライエッチングを用いて全面的にエッチバックを施すことで、絶縁膜１９、エミッタ電極１８及びシリコン膜１６の凸状部分の外周を覆う側壁膜２０を形成する。このときのシリコン酸化膜の成膜は、シリコン基板１１を、例えばテトラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ2 ）との混合ガス中で７２０℃程度まで加熱処理することで行われ、側壁膜２０の膜厚は１００〜４００ｎｍ程度とされる。
【００３２】
（工程７：図８参照）  その後、イオン注入法を用いてシリコン基板１１の主表面Ｓａ側からホウ素（Ｂ）を注入するとともに熱処理による活性化を行って、ＳｉＧｅ合金層１５、シリコン膜１６及び活性領域１４の一部に外部ベース層として機能する低抵抗層２１を形成する。このときの低抵抗層２１の形成は、エミッタ電極１８上の絶縁膜１９、それらの外周を覆う側壁膜２０、及び素子分離領域１３がマスクとなって自己整合的に行われるようになる。なおこのときのイオンの注入条件は、フッ化ホウ素（ＢＦ2 ）イオンを、１〜５０ｋｅＶ程度の加速エネルギで、１平方ｃｍ当たり１０の１４乗〜１０の１６乗個程度の密度で注入することで行われる。こうした注入条件では、イオンは、５０〜２００ｎｍ程度の膜厚のシリコン窒化膜からなる絶縁膜１９を殆ど透過しないため、エミッタ電極１８にはホウ素は殆ど注入されないようになる。
【００３３】
（工程８：図９参照）  最後に熱処理を行って、エミッタ電極１８中のｎ型不純物をその直下のシリコン膜１６中に拡散させ、エミッタ層１７を形成する。ここでの熱処理では、例えばＲＴＡ（Rapid thermal anneal）装置を用いて９００〜１１００℃程度の加熱を１〜３０秒程度行う。これにより、このバイポーラトランジスタのベース−エミッタ接合は、シリコン膜１６内に形成されるようになる。
【００３４】
なお上述したように本実施形態では、エミッタ電極１８とシリコン膜１６（エミッタ層１７）との接触面Ｓｂが、側壁膜２０の底面Ｓｃよりも上方に位置するように形成されている。そのため、このときのエミッタ電極１８からのｎ型不純物の横方向への拡散は、側壁膜２０が障壁となって抑えられるようになる。このため、エミッタ層１７の幅を小さくすることができ、その分、電流密度を高めることができるため、高い電流増幅率が得られ、消費電力を低減可能となる。またエミッタ−ベースの接合面積を小さくすることができ、その分、エミッタ−ベース接合容量を小さくすることができるようにもなる。
【００３５】
また、こうしたシリコン膜１６の介設により、ＳｉＧｅ合金層１５と側壁膜２０との直接的な接触を回避したことによっても、電流増幅率の向上が図られるようになる。すなわち、エピタキシャル成長にて形成されたＳｉＧｅ合金層１５は、エピタキシャル成長にて形成されたシリコン膜１６に比して、良好な表面性状を得ることが困難となっている。そのため、ＳｉＧｅ合金層１５上に側壁膜２０を直接形成した場合、それらの界面性状が悪化して、界面準位密度が大きくなってしまうため、同界面でのベース電流の再結合が多くなり、ベース電流の増加による電流増幅率の低下を招いてしまう。また同界面でのベース電流の再結合は、ベース電流の不規則変化をもたらし、トランジスタの雑音指数（ノイズ）の増加を招いてしまう虞もある。その点、本実施形態では、上記のようにＳｉＧｅ合金層１５と側壁膜２０との間に介設されたシリコン膜１６によって、側壁膜２０とＳｉＧｅ合金層１５との界面が形成されないようにしているため、同界面の形成による上記のような電流増幅率の低下や雑音指数の増加は生じないようになっている。
【００３６】
ちなみにこのときにｎ型不純物の深さ方向への拡散が、ＳｉＧｅ合金層１５の内部に達するまで熱処理を行うようにすることもできる。この場合、図１０に示すようにエミッタ層１７は、その下面がＳｉＧｅ合金層１５の内部に達するように形成されることになる。例えば上記工程３にてシリコン膜１６をその膜厚が３０ｎｍ程度となるように成膜し、本工程８にて１０５０℃程度の加熱を５秒程度行うこととすれば、ｎ型不純物はエミッタ電極１８から深さ方向に４０ｎｍ程度拡散するため、エミッタ層１７をＳｉＧｅ合金層１５の内部に達するように形成することができる。この場合、エミッタ層１７からコレクタ層１２までの距離が短くなり、エミッタ−コレクタ間の電子の走行時間を短縮することができるため、トランジスタ動作を高速化することができる。またこの場合、ＳｉＧｅ合金層１５のバンドギャップはシリコン膜１６よりも狭いため、エミッタ層１７から内部ベース層への注入に際しての電子の障壁をより小さくすることができる。そしてその結果、エミッタ層１７から内部ベース層への電子の注入に伴う障壁を、内部ベース層からエミッタ層１７への正孔の注入に伴う障壁よりも十分低くすることができ、エミッタ注入効率を増大して電流増幅率を高めることが可能となる。
【００３７】
さて以上説明したプロセスを通じて製造された本実施形態の半導体装置では、外部ベース層として機能する低抵抗層２１の形成位置の適正化を通じて、電流増幅率の向上及びリーク電流の低減が図られている。具体的には、本実施形態では、図１１に示すように、低抵抗層２１の形成位置を、下記条件（イ）〜（ハ）をすべて満たすように設定するようにしている。
【００３８】
（イ）シリコン基板１１の主表面Ｓａにおけるエミッタ電極１８の外周面から低抵抗層２１のエミッタ層１７側の端部Ｓｆまでの距離ｄ１を０．０４μｍ以上とする。
【００３９】
（ロ）シリコン基板１１の主表面Ｓａにおける素子分離領域１３の内周面から外周面から低抵抗層２１のエミッタ層１７側の端部Ｓｆまでの距離ｄ２を０．０４μｍ以上とする。
【００４０】
（ハ）活性領域１４の表層に形成される低抵抗層２１の深さｄ３をシリコン基板１１の主表面Ｓａから０．０４μｍ以上とする。
【００４１】
以下、こうした低抵抗層２１の形成位置の設定により、電流増幅率の向上及びリーク電流の低減の図られる理由を説明する。
【００４２】
バイポーラトランジスタの電流増幅率、すなわちベース電流に対するエミッタ−コレクタ間電流の比率は、内部ベース層の不純物濃度を低く抑えることで大きくすることができる。すなわち、高い電流増幅率を得るには、内部ベース層の不純物濃度は、エミッタ−コレクタ間の耐圧が劣化しない限りにおいて可能な限り低くすることが望ましい。
【００４３】
ここで同図１１に示すように、ＳｉＧｅ合金層１５内において実際に内部ベース層として機能する領域、すなわち真性ベース領域Ｒは、エミッタ電極１８の直下から横方向にある程度の広がりを持つように形成されている。そして高い電流増幅率を得るには、この真性ベース領域Ｒ内に低抵抗の外部ベース層（低抵抗層２１）がオーバーラップしないように、低抵抗層２１をエミッタ電極１８から十分に離間して形成することが望ましい。
【００４４】
一方、エピタキシャル層であるＳｉＧｅ合金層１５及びシリコン膜１６は、上述したように、シリコン単結晶の活性領域１４上では単結晶として成長するが、アモルファスである素子分離領域１３上では多結晶として成長する。こうしたＳｉＧｅ合金層１５及びシリコン膜１６の多結晶構造となった領域には、多数の欠陥が存在しており、そうした多結晶構造の領域の内部までベース−コレクタ接合の空乏層が広がると、生成電流（generation
current）が顕著に発生して、リーク電流が増大するようになってしまう。なおリーク電流とは、ベース−エミッタの電圧をゼロとし、コレクタに電源電圧に相当する電圧が印加された状態でもコレクタに流れてしまう電流で、トランジスタを適正に作動させるには可能な限り低く抑えることが望ましい。一方、ベース−コレクタ接合の空乏層の広がりは、不純物の添加濃度が高いほど抑えられるようになるため、素子分離領域１３とＳｉＧｅ合金層１５との接合面Ｓｇから十分に離間した位置まで低抵抗層２１を形成すれば、リーク電流の増大を抑えることができる。
【００４５】
図１２は、上記エミッタ電極１８−低抵抗層２１間の距離ｄ１とバイポーラトランジスタの電流増幅率との関係を示している。同図に示すように、同距離ｄ１が０．０４μｍ未満のときには、外部ベース層である低抵抗層２１が真性ベース領域Ｒの内部に浸入してしまうことから、同距離ｄ１が短くなるにつれて電流増幅率は低下する。一方、同距離ｄ１を０．０４μｍ以上とすれば、そうした真性ベース領域Ｒと外部ベース層とのオーバーラップが解消されるため、高い電流増幅率が安定して得られるようになる。
【００４６】
また図１３は、上記素子分離領域１３−低抵抗層２１間の距離ｄ２とリーク電流との関係を示している。同図に示すように、同距離ｄ２が０．０４μｍのときには、上記ベース−コレクタ接合の空乏層が、素子分離領域１３上のＳｉＧｅ合金層１５の多結晶構造領域内まで広がってしまうことから、同距離ｄ２が短くなるにつれ、リーク電流は増大するようになる。一方、同距離ｄ２を０．０４μｍ以上とすれば、高濃度の不純物の添加された低抵抗層２１によって素子分離領域１３の上面が完全に覆われるようになり、素子分離領域１３上のＳｉＧｅ合金層１５及びシリコン膜１６の多結晶構造の領域内部には空乏層が浸入しなくなるため、リーク電流を安定して低く抑えることができるようになる。なお、上記活性領域１４表層における低抵抗層２１の上記深さｄ３とリーク電流との関係についても、これと同じことが言え、同深さｄ３を０．０４μｍ以上とすることで、リーク電流を安定して低く抑えることができる。
【００４７】
なお、上記距離ｄ１，ｄ２が長くなるほど、或いは深さｄ３が深くなるほど、高濃度のｐ型不純物の拡散された低抵抗層２１がコレクタ層１２と接触する面積が増大して、ベース−コレクタ間の寄生容量が増大してしまうようになる。そのため、上記距離ｄ１，ｄ２及び深さｄ３は、上記条件（≧０．０４μｍ）を満たす限りにおいて小さくすることが望ましい。すなわち、上記距離ｄ１，ｄ２及び深さｄ３をすべて０．０４μｍとすることが理想的である。もっとも現実的には、低抵抗層２１の形成位置には製造時に若干の誤差が生じることから、上記距離ｄ１，ｄ２及び深さｄ３を０．０４μｍよりも若干大きい値とすることになる。
【００４８】
ちなみに上述のようにエミッタ電極１８外周への側壁膜２０の形成後、上記工程７でのイオン注入及び熱拡散を通じて低抵抗層２１を形成する場合、上記端部Ｓｆの形成位置は、側壁膜２０の膜厚及び熱拡散による不純物の拡散量によって決まることになる。従って側壁膜２０の膜厚及び熱処理条件を適宜設定することで、上記距離ｄ１を所望とする長さとすることができる。また上記距離ｄ２は、これに加えて、エミッタ電極１８の寸法幅Ｗｅと活性領域１４の寸法幅Ｗｆとの差を適宜設定することで、所望とする長さとすることができる。更に上記深さｄ３については、低抵抗層２１の形成に係る上記工程７でのイオン注入及び熱処理の条件を適宜設定することで所望の深さとすることができる。
【００４９】
なお本実施形態の半導体装置では、シリコン基板１１が上記「半導体基板」に、ＳｉＧｅ合金層１５及びシリコン膜１６が上記「素子分離領域及び活性領域の上表面を覆うように形成されたエピタキシャル層」に相当する構成となっている。またコレクタ層１２にあって低抵抗層２１に含まれる領域が、上記「外部ベース層として機能する第２導電型の領域」を構成し、ＳｉＧｅ合金層１５及びシリコン膜１６にあって低抵抗層２１に含まれる領域が内部ベース層よりも低抵抗の外部ベース層とされる上記「エピタキシャル層の内部ベース層の側方の領域」を構成している。
【００５０】
以上説明した本実施形態の半導体装置によれば、次の効果を奏することができる。
【００５１】
（１）外部ベース層として機能する低抵抗層２１の形成位置の適正化を通じて、バイポーラトランジスタの電流増幅率の向上及びリーク電流の低減を図ることができる。
【００５２】
（２）ＳｉＧｅ合金層１５上に設けられたシリコン膜１６により、エミッタ電極１８の加工時のＳｉＧｅ合金層１５のエッチングを防止してその膜厚の製造誤差を低減することができるため、ベース電流のばらつきを、ひいてはバイポーラトランジスタの特性のばらつきを抑えることができる。
【００５３】
（３）ＳｉＧｅ合金層１５とエミッタ電極１８の側壁膜２０との間にシリコン膜１６を介設して、ＳｉＧｅ合金層１５と側壁膜２０との界面の形成を防止することで、同界面でのベース電流の再結合に起因した電流増幅率の低下を回避することができる。
【００５４】
（４）シリコン膜１６とエミッタ電極１８との接触面Ｓｂをエミッタ電極１８の側壁膜２０の底面Ｓｃよりも上方に位置させるとともに、そのエミッタ電極１８からシリコン膜１６の内部への不純物の熱拡散によりエミッタ層１７を形成するようにしたことで、エミッタ−ベース接合面積を縮小することができる。そしてその結果、バイポーラトランジスタの電流増幅率の向上及びエミッタ−ベース間の接合容量の低減を図ることができる。
【００５５】
なお上記実施形態は、以下のように変更して実施することもできる。
【００５６】
・上記実施形態では、エミッタ電極１８とシリコン膜１６との接触面Ｓｂを側壁膜２０の底面Ｓｃよりも上方に位置させるとともに、エミッタ電極１８からの不純物の熱拡散を通じてエミッタ層１７を形成するようにしていたが、こうしたエミッタ層１７の形成態様はこれに限らず、適宜変更しても良い。要は、エミッタ層の形成態様が如何にあれ、その外部ベース層として機能する低抵抗層２１の形成位置が上記条件（イ）〜（ハ）に記載のように設定されていれば、電流増幅率の向上及びリーク電流の低減を図ることはできる。
【００５７】
・上記実施形態の半導体装置において、半導体装置を構成する各層、各膜の導電型を逆とするようにしても良い。すなわち、上記実施形態では、ｎ型を第１導電型、ｐ型を第２導電型として本発明に係る半導体装置を具現化した場合を例に説明しているが、ｐ型を第１導電型、ｎ型を第２導電型とするように本発明を具現することも可能である。
【００５８】
・上記実施形態では、内部及び外部のベース層として機能するエピタキシャル層を、ＳｉＧｅ合金層１５上にシリコン膜１６を積層したＳｉ／Ｇｅ積層構造としたが、これをＳｉＧｅ合金層のみからなる単層構造としたり、ホウ素（Ｂ）を含まないシリコン膜をＳｉＧｅ合金層１５の下にも設けたＳｉ／ＳｉＧｅ／Ｓｉ積層構造としたりしても良い。また
ＳｉＧｅ合金層１５下に、ホウ素を含まない更なるＳｉＧｅ合金層を設けたＳｉ／ＳｉＧｅ／ＳｉＧｅ積層構造とするようにしても良い。
【００５９】
・半導体基板としてガリウム・砒素（ＧａＡｓ）基板を用いるとともに、内部ベース層として機能するエピタキシャル層を構成する合金層に、アルミニウム・ガリウム・砒素（ＡｌＧａＡｓ）合金を用いるＡｌＧａＡｓベースへテロ接合バイポーラトランジスタ等、形成素材の異なった半導体装置にも、本発明は適用することができる。
【００６０】
・更に上記エピタキシャル層が合金層を含まず、シリコン層のみによって構成されたホモ接合のバイポーラトランジスタについても、本発明を適用することはできる。その場合にも、外部ベース層の形成位置を上記条件（イ）〜（ハ）を満たすように設定しさえすれば、電流増幅率の向上及びリーク電流の低減を図ることはできる。
【００６１】
・外部ベース層として機能する低抵抗層２１が、上記条件（イ）及び（ロ）のみを満たし、上記（ハ）は満たさない位置に形成されていたとしても、電流増幅率の向上は図ることができる。またリーク電流の低減効果についても限定的ながら得ることができる。
【００６２】
・外部ベース層として機能する低抵抗層２１が、活性領域１４の表層までは拡張されず、素子分離領域１３及び活性領域１４を覆うエピタキシャル層のみを外部ベース層とするバイポーラトランジスタについても、その外部ベース層を上記条件（イ）及び（ロ）を満たす位置に形成すれば、電流増幅率の向上及びリーク電流の低減を図ることはできる。
【００６３】
・半導体装置の製造プロセスは、上記各実施形態と同様或いはそれに準じた構造の半導体装置を製造可能であれば、上記各実施形態に例示した以外の任意の製造プロセスを採用するようにしても良い。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施形態に係る半導体装置についてそのバイポーラトランジスタの素子断面構造を示す断面図。
【図２】同バイポーラトランジスタの製造プロセスを示す断面図。
【図３】同バイポーラトランジスタの製造プロセスを示す断面図。
【図４】同バイポーラトランジスタの製造プロセスを示す断面図。
【図５】同バイポーラトランジスタの製造プロセスを示す断面図。
【図６】同バイポーラトランジスタの製造プロセスを示す断面図。
【図７】同バイポーラトランジスタの製造プロセスを示す断面図。
【図８】同バイポーラトランジスタの製造プロセスを示す断面図。
【図９】同実施形態のバイポーラトランジスタのエミッタ層近傍の拡大断面構造を示す断面図。
【図１０】同実施形態の一変形例についてそのバイポーラトランジスタのエミッタ層近傍の拡大断面構造を示す断面図。
【図１１】同実施形態のバイポーラトランジスタについてその要部の拡大断面構造を示す断面図。
【図１２】エミッタ電極・外部ベース層（低抵抗層）間の距離ｄ１とバイポーラトランジスタの電流増幅率との関係を示すグラフ。
【図１３】素子分離領域・外部ベース層（低抵抗層）間の距離ｄ２とリーク電流との関係を示すグラフ。
【図１４】従来のヘテロ接合バイポーラトランジスタの素子断面構造を示す断面図。
【符号の説明】
【００６５】
１１…シリコン基板（半導体基板）、１２…コレクタ層、１３…素子分離領域、１４…
活性領域、１５…シリコンゲルマニウム（ＳｉＧｅ）合金層（エピタキシャル層）、１６…シリコン膜（エピタキシャル層）、１７…エミッタ層、１８…エミッタ電極、１８ａ…多結晶シリコン膜、１８ｂ…側壁膜、１９…絶縁膜、１９ａ…シリコン窒化膜、２０…側壁膜、２１…低抵抗層（外部ベース層）、Ｒ…真性ベース領域（内部ベース層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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