(57)【要約】      （修正有）【課題】容易にプログラム可能で高度に柔軟な、ネットワーク要素と機能の階層的構造を含む、半導体チップ上に実装可能な再構成可能ネットワーク用のアーキテクチャが開示される。【解決手段】チップ上の再構成可能なネットワークは、汎用マイクロ・プロセッサと、複数のオン・チップ・メモリと、個々に再構成可能なプログラム可能論理アレイを含む複数の再構成可能実行ユニットと、オンチップ・メモリとネットワーク又はバス間に相互接続を提供する複数の構成可能なシステム・インターフェース・ユニットと、ネットワーク相互接続インターフェースを含むオンチップ・ネットワークと、特定のインターフェースに対する関連入出力信号を収集してそれらを指定されたシステム・インターフェース資源に付与する微粒子相互接続ユニットと、及び、外部ネットワーク又は装置インターフェース間にリンクを供給する複数の入出力ブロックとを含む。【選択図】図２
2007129699.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのメモリ・ユニット（２０４）と、
前記少なくとも１つのメモリ・ユニット（２０４）に接続された少なくとも１つの処理ユニット（２０２）と、
前記少なくとも１つの処理ユニット（２０２）に接続された少なくとも１つの再構成可能な実行ユニット（２０６）と、
前記少なくとも１つの再構成可能な実行ユニット（２０６）に接続されたネットワーク・インターフェース・ユニット（２１０）と、
前記ネットワーク・インターフェース・ユニット（２１０）に接続された少なくとも１つの構成可能なシステム・インターフェース・ユニット（２０８）と、及び
前記少なくとも１つの構成可能なシステム・インターフェース・ユニット（２０８）に接続された微粒子相互接続ユニット（２１２）と、
からなる、再構成可能なネットワーク（２００）。
【請求項２】
前記微粒子相互接続ユニット（２１２）に接続された少なくとも１つの入出力ユニット（２１４）を更に含む、
請求項１に記載の再構成可能なネットワーク（２００）。
【請求項３】
前記再構成可能なネットワーク（２００）が半導体チップ上に配置されている事を特徴とする、
請求項１に記載の再構成可能なネットワーク（２００）。
【請求項４】
前記少なくとも１つのメモリ・ユニット（２０４）が揮発性メモリ装置からなり、
前記少なくとも１つの処理ユニット（２０２）が４つのマイクロ・プロセッサからなり、
前記少なくとも１つの再構成可能な実行ユニット（２０６）が１２個の再構成可能な実行ユニットからなり、
前記少なくとも１つの構成可能なシステム・インターフェース・ユニット（２０８）が１２個の構成可能なシステム・インターフェース・ユニットからなる事を特徴とする、
請求項１に記載の再構成可能なネットワーク（２００）。
【請求項５】
前記少なくとも１つの処理ユニット（２０２）が埋め込まれたマイクロ・プロセッサからなる事を特徴とする、
請求項１に記載の再構成可能なネットワーク（２００）。
【請求項６】
前記ネットワーク・インターフェース・ユニット（２１０）が、それらとの間でデータ通信するために、前記少なくとも１つの再構成可能な実行ユニット（２０６）と、前記少なくとも１つの構成可能なシステム・インターフェース・ユニット（２０８）と、及び前記少なくとも１つの処理ユニット（２０２）と相互接続するように動作可能なオンチップ・ネットワークからなる事を特徴とする、
請求項１に記載の再構成可能なネットワーク（２００）。
【請求項７】
前記少なくとも１つの再構成可能な実行ユニット（２０６）が少なくとも１つのプログラム可能論理アレイからなる事を特徴とする、
請求項１に記載の再構成可能なネットワーク（２００）。
【請求項８】
前記少なくとも１つの構成可能なシステム・インターフェース・ユニット（２０８）が、それらとの間でデータ通信するために、メモリ・ユニット、ネットワーク及びバスの内の少なくとも２つと相互接続するように動作可能な、構成可能データ通信インターフェースからなる事を特徴とする、
請求項１に記載の再構成可能なネットワーク（２００）。
【請求項９】
前記微粒子相互接続ユニット（２１２）が少なくとも１つのプログラム可能ルーティング装置からなる事を特徴とする、
請求項１に記載の再構成可能なネットワーク（２００）。
【請求項１０】
前記微粒子相互接続ユニット（２１２）に接続された少なくとも１つの入出力ユニット（２１４）を更に含み、
前記少なくとも１つの入出力ユニット（２１４）が少なくとも１つの入出力パッドと、少なくとも１つのレジスタと及び少なくとも１つの３状態バッファとからなる事を特徴とする、
請求項１に記載の再構成可能なネットワーク（２００）。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は一般的にはネットワーク処理分野に関し、より特定すれば、しかしながら排他的にではなく、半導体チップ上に実装可能な再構成可能ネットワーク・アーキテクチャに関する。
【従来の技術】
【０００３】
次世代の宇宙ベースのネットワークの展開を促進することの出来る実現可能な宇宙通信基盤を実装するミッション立案者による要求は、今日の宇宙船システム技術者のための多くの設計的挑戦を創造している。これらの設計的挑戦は、漸次に要求される宇宙応用と増加したミッション要求、また全体的なシステムコストの最小化に対する大きな圧力によって複雑化した。一般的には、趨勢はユーザ・アプリケーションとより多くのデータを伝送する努力をしながら、より少ないコストで宇宙通信システムを実装することである。この事について、システム設計者が遭遇する主な問題は、現在の宇宙システム・アーキテクチャと関連する設計手法が、新しい設計と負わされているコスト要件の全てに適合することが出来ない事である。従って、特にコスト、性能、信頼性、柔軟性、エネルギー消費及び重量において、現在及び将来の宇宙システム設計及びミッション要求に合った最善のバランスを提供することが出来る、新しい宇宙システム・アーキテクチャと設計手法が必要とされている。
【０００４】
宇宙産業の現在の趨勢は、モジュール方式の商用規格設計手法である。しかしながら、多数の異なる業者からの規格の構成要素（例えばペイロード処理装置、ミッションに特有のセンサー、通信バス・システム等）を用いることは、まだ充分に用意されていない重大なインターフェース設計問題を惹起する。例えば業者の構成要素間の異なるインターフェースの使用は、含まれるシステムの全体的な柔軟性を減じ、循環しない工学的コスト（財政上の出費、エネルギー消費及び重量に関して）の増大を招く。また、この手法は、急速に変化する標準、宇宙航行に耐える規格のインターフェース構成要素の不足、及び今日利用可能なネットワーク・ソリューションの基本的非柔軟性の為に重大な設計的挑戦を呈する。これに関して、図１を参照すると、科学的応用の為の典型的な宇宙船システム・アーキテクチャが提示されており、現在の規格設計手法に伴う上述のインターフェース問題を示している。
【０００５】
図１は、センサーの組（ＳＳ）１０２と、ペイロード・データ処理装置（ＰＤＰ）サブシステム１０４と、宇宙船制御処理装置（ＳＣＰ）１０６とを含む、従来の商用規格設計手法を用いた、現在の宇宙船システム１００に対する典型的なアーキテクチャのブロック図を示す。ＳＳサブシステム１０２は複数のセンサー１０８ａ乃至１０８ｄを含み、ＰＤＰサブシステム１０４は複数のペイロード・データ処理装置１１０ａ乃至１１０ｃを含み、ＳＣＰサブシステム１０６は複数の宇宙船制御処理装置１１２ａ乃至１１２ｃを含む。この例示的アーキテクチャに示されているように、現在の設計手法はＳＳサブシステム１０２とＰＤＰサブシステム１０４の構成要素間に標準的な１対１インターフェースを用いている。従ってインターフェース１１４ａ乃至１１４ｄは、ＩＥＥＥ１３９４及び１３５５高速シリアル・リンクを用いた１対１インターフェースとして実装されている。加えて、ＰＤＰサブシステム１０４内のペイロード・データ処理装置１１０ａ乃至１１０ｃは、標準的コンパクト周辺機器構成要素相互接続（ｃＰＣＩ）バックプレーン・バス１１６によって相互接続された、商用規格のコンピュータ処理装置として実装されている。この例示的アーキテクチャによって示されているように、典型的なＳＳ−ＰＤＰインターフェースに対する従来のソリューションは、１つのセンサー・コンピュータ対に対して１つのインターフェースが実装されていることに注意されたい。
【０００６】
図１に示された宇宙船システム１００はまた、ＰＤＰ及びＳＣＰサブシステム１０４と１０６とを相互接続する２つの主要インターフェース１１８、１２０を含む。この例では、インターフェース１２０は、制御情報を交換するためのＳＣＰ処理装置１１２ａとＰＤＰ処理装置１１０ａ間のＩＥＥＥ１３９４シリアル・リンクによって実装されている。その代りにインターフェース１２０はＩＥＥＥ１３５５シリアル・リンクで実装されてもよい。制御情報はＳＣＰサブシステム１０６内の処理装置１１２ａと１１２ｂとの間でも、ＩＥＥＥ１３９４シリアル・リンクを用いて交換される。インターフェース１１８は、標準的ネットワーク通信プロトコル（例えばＡＴＭ）を用いてデータのダウンリンク、アップリンク及び交叉リンク転送機能を提供する。この点で、上述の全てのシステム相互接続は設計サイクルの早期に定義され、特定の設計は関連するシステムの生涯にわたって固定的かつ硬直的な状態に残されることに注意することが重要である。その結果、この様な設計の硬直性はユーザーのミッション中のデータ再配布の能力をひどく制限し、実装され得るアプリケーションのタイプをも限定する。
【０００７】
図１に示されたシステムのタイプにおいては、使用される種々のプロトコルの管理のために（ハードウエアでなく）ソフトウエアを用いる。しかしながら、そのようなソフトウエア／ハードウエア実装のトレードオフは追加のソフトウエア開発コスト及び全体的な計算能力の損失を招く。従って、異なるインターフェース標準を用いて、処理オーバーヘッド、設計コスト及び／又はプロジェクトの危険性等の増加を被ることも無く、システム構成要素の相互接続を容易にすることの出来る柔軟なネットワーク基盤を開発することが強く求められている。
【０００８】
この分野で生じている他の問題は、チップ技術と商用領域での通信速度の著しい進歩がより早いパケット処理装置の必要性を推し進め、プロトコルが大いに多様化したことである。しかしながら２つの基本的な設計原理がこの問題を解決するために開発された。１つの手法は設計の柔軟性を増すことを際立たせ、他は処理速度の増加を際立たせた。例えば、その様な１つの設計手法は柔軟性を増すためにネットワーク・トラフィックを扱うための「汎用プロセス」を用いるが、この増加は速度を犠牲にした。第２の手法は速度を増すためにネットワーク・トラフィック処理機能用のアプリケーション特化集積回路（ＡＳＩＣ）を用いるが、この増加は柔軟性を犠牲にした。
【０００９】
結局リンク速度の著しい増加が「通信速度」処理を現在の「汎用処理装置」ソリューションで達成できなくしてしまった。またＡＳＩＣの固定的な性質が、それらを多くのアプリケーションに対してあまりに柔軟性の無いものにしている。しかしながら処理システム構成要素（例えばルーティング・スイッチ、エッジ・スイッチ、ネットワーク・インターフェース・カード等）の業者は、現在彼等の製品が柔軟性又は速度のどちらかにおいてさえも充分最適化されておらず、彼等の製品が両方の手法の最適な特性を提供できない限り、将来の商用領域に合わせることができない事を了解している。従ってこれら及び他の同様の挑戦に応ずるために、相当数の設計者が柔軟性と速度の両方の最適な特性を合併するべくネットワーク装置（「ネットワーク処理装置」の分野）の改良に取り組んで来た。
【００１０】
それにもかかわらず、たとえ製造業者の今日のネットワーク処理装置の設計が、柔軟性対速度の最適化問題をそれなりに解決することに成功してきたとは言え、まだ多くの解決すべき重大な問題が存在する。例えば既存のネットワーク処理装置のアーキテクチャは「汎用処理装置」を比較的高価なプログラム不可能なＡＳＩＣと合併する従来の技術に依存している。しかしながら、フィールド・プログラム可能ゲート・アレイ（ＦＰＧＡ）を用いる再構成可能計算技術の進歩が、再構成可能であって将来の宇宙空間ミッション要件に適合できる特注のハードウエア・ソリューションを提供することによって将来のネットワーク処理装置アーキテクチャの付加的な柔軟性をもたらした。そのような進歩にもかかわらず、この手法の主要な欠点は、得られる柔軟性の量を著しく制限するＦＰＧＡの設計における本質的な欠陥があることである。例えば今日のＦＰＧＡ装置は、多数の固定的に接続された微粒子状のプログラム可能資源から構成されている。しかしながら、これらのＦＰＧＡのプログラム可能な基本構造の固定的に接続された性質は、再構成可能な計算パラダイムの全ての構想を実装する目標にはとても及ばないものにしている。なぜなら、現在のＦＰＧＡ設計は粗粒子状のアプリケーション（例えば物理的相互接続及び設計技術者の活動に関して）を実装する事に対してスケーラブルでないからである。従って例えば宇宙を基礎とするアプリケーションに対して用いる事ができる、再構成可能計算パラダイムによって必要とされる全ての構成要素を効果的に統合し、柔軟性と速度の間の最適なバランスを提供するネットワーク・アーキテクチャを提供することが有利である。以下に詳細に説明するように、本願発明はチップ上に実装でき、上述のインターフェース設計問題と他の関連する問題を解決する、新規な再構成可能ネットワークを提供する。
【発明の開示】
【課題を解決するための手段】
【００１１】
本願発明は、容易にプログラム可能で高度に柔軟な、構成要素と機能の階層的構造を含む、半導体チップ上に実装可能な再構成可能ネットワーク用のアーキテクチャを提供する。本願発明の好適な実施例によって、再構成可能なコンピューティング、チップ上のシステム、及びチップ上のネットワークの各設計局面を含む、チップ上の再構成可能なネットワークが提供される。より正確には、チップ上の再構成可能なネットワークは、ソフトウエア・タスクを実装するための複数の汎用マイクロ・プロセッサと、プロセッサの協調とともに大きなデータ構造の処理を容易にするための複数のオン・チップ・メモリと、組み込みの個々に再構成可能なプログラム可能論理アレイを含む複数の再構成可能実行ユニットと、オンチップ・メモリとネットワーク又はバス間に相互接続を提供する複数の構成可能なシステム・インターフェース・ユニットと、全ての再構成可能実行ユニット、構成可能システム・インターフェース・ユニット及び汎用マイクロ・プロセッサ間で通信を可能とするネットワーク相互接続インターフェースを含むオンチップ・ネットワークと、特定のインターフェースに対する関連入出力信号を収集してそれらを指定されたシステム・インターフェース資源に付与する微粒子相互接続ユニットと、及び、オンチップ・インターフェース資源と特定の外部ネットワーク又は装置インターフェース間にリンクを供給する複数の入出力ブロックとを含む。都合の良いことには、本願発明は、このネットワークは再構成可能な実行ユニットの構成待ち時間を最小化し、進行中に再構成を可能ともする、チップ上に実装可能な再構成可能ネットワークを提供する。
【００１２】
発明の新規と信じられる特徴は、添付の請求項に規定されている。しかしながらこの発明それ自身は、使用の好適な態様と、更にはその目的と利点と共に、添付の図面に関して例示する以下の実施例の詳細な説明を参照し読むことによって最適に理解されるであろう。
【実施例】
【００１３】
再度図面を参照すると、図２は本願発明の好適な実施例を実装するために使用出来る再構成可能ネットワーク２００のアーキテクチャの一例のブロック図を示す。図示のように、この実施例に対しては、図２の再構成可能ネットワーク２００は半導体チップ上の複数のネットワーク処理資源としての特定の構成に設計されている。しかしながら、本願発明はこれに限定されることを意図しておらず、任意の適当な設計及び／又は多くの示されたネットワーク処理資源をその範囲に含むものとして理解されるべきである。ネットワーク処理資源の実際の数や設計は、目標となる半導体プロセスや含まれる応用の技術によって大部分は規定される。また、本願発明は半導体チップにのみ限定されるものではない。それとして、この実施例に対しては、再構成可能ネットワーク２００は、１６個の汎用マイクロプロセッサ２０２と、４個のオンチップ記憶ユニット２０４と、４８個の再構成可能実行ユニット２０６と、１２個の構成可能システム・インターフェースユニット２０８と、１個のオンチップ・ネットワーク２１０と、１個の微粒子相互接続ユニット２１２と、複数の入出力ブロック２１４とを含む。
【００１４】
より正確には、図２に示されたように、再構成可能ネットワーク２００は、４個のマイクロプロセッサ・ユニット２０２と、各オンチップ記憶ユニット２０４と関連しかつ極めて接近して配置されている１２個の再構成可能実行ユニット２０６とを含む。各マイクロプロセッサ・ユニット２０２は、例えば、主としてソフトウエア・タスクを実行し、ローカル・メモリと、関連するオンチップ記憶ユニット２０４及びオンチップ・ネットワークへの適当なインターフェースとをも含む埋め込みマイクロプロセッサであり得る。好適には、各オンチップ記憶ユニット２０４は、必要とする実行資源のサブセットへアクセス可能なマルチポート記憶装置である。従って、各オンチップ記憶ユニット２０４は、メモリ集約的な応用に対する共有記憶資源（この例では４個のマイクロプロセッサによって共有される）を提供し、大きなデータ構造の処理を容易にし、必要とするマイクロプロセッサ間の協同を向上させる。
【００１５】
加えて、図２に示されたように、連続する２個の汎用マイクロプロセッサ・ユニット２０２の各々の間に配置された、３個の再構成可能実行ユニット２０６がある。この実施例では、各再構成可能実行ユニット２０６は、組み込みの独立した再構成可能なプログラム可能論理アレイとして実装され得る。また、各再構成可能実行ユニット２０６は、関連するオンチップ記憶ユニット２０４とオンチップ・ネットワーク２１０へのハードワイヤの専用インターフェースを含む。例えば、動作において、ＦＰＧＡを目標とするために用いられるのと同じ技術を用いて、単一タスクが特定の再構成可能実行ユニット２０６への実行に対して目標とされ得る。選択的に、再構成可能実行ユニット２０６の隣接する３個の内の２個又は全てを、大きなプログラム可能アレイを形成するために組み合わせる事ができ、これは応用が単一の再構成可能実行ユニットに対して大きすぎる場合及び／又はその応用がサブセットに分割することが容易でない場合に有利である。
【００１６】
オンチップ・ネットワーク２１０（例えば、関連する汎用マイクロプロセッサと再構成可能実行ユニットとを伴う４組のオンチップ記憶ユニットを包含する矩形の領域として表わされる）は、再構成可能ネットワーク２００内の再構成可能実行ユニット２０６と構成可能システム・インターフェース・ユニット２０８と汎用マイクロプロセッサ・ユニット２０２の全ての通信を可能にするネットワーク相互接続インターフェースを提供する。構成可能システム・インターフェース・ユニット２０８は、任意のオンチップ記憶ユニット２０４、オンチップ・ネットワーク２１０へインターフェースするのに必要な基本的可能性、即ち通信／データバスを提供する。従って、構成可能システム・インターフェース・ユニット２０８は、異なるネットワーク・プロトコルを扱うために適合でき、この事に関して他のインターフェース対応性を提供することも出来る、完全に構成可能なシステム資源である。
【００１７】
微粒子相互接続ユニット２１２（例えば、オンチップ・ネットワーク２１０と１２個の構成可能システム・インターフェース・ユニット２０８とを包含する矩形の領域として表わされる）は、再構成可能ネットワーク２００内にある、第１の相互接続層を提供する。この実施例では、微粒子相互接続ユニット２１２は、複数のビットレベル・プログラム可能ルーティング資源からなる。それとして、微粒子相互接続ユニット２１２の主要な機能は、特定のインターフェースに対して関連する入出力信号を取り入れ、これらの関連する入出力信号を構成可能システム・インターフェース・ユニット２０８の割り当てられた資源へ結びつけることである。
【００１８】
各入出力ブロック２１４（例えば、微粒子相互接続２１２を包含する濃い矩形領域として表わされる）は、外部ｐｉｎインターフェース（例えばＩ／Ｏパッド）、１個以上のレジスタ、１個以上の３状態バッファ及び他の関連する支援論理装置からなる。従って、各入出力ブロック２１４の主要な機能は、オンチップ・インターフェース資源間の適当なリンクと、特定の外部（オフチップ）ネットワーク、システム又は装置に対するインターフェースを提供することである。この事に関して有利なことは、物理層に実装された多くの基準がこの入出力ブロック２１４に統合され得、それによって外部要素の必要が減ることである。
【００１９】
図３は、図２に示された再構成可能ネットワーク２００の例の階層構造によって与えられる機能の高度なプログラム可能性と柔軟性とを示す図である。例えば、階層的配置３００は、外部（オフチップ）ネットワーク、システム又は装置による再構成可能ネットワーク２００へのアクセスを提供する入出力層３１４としての階層内の最高レベルを示す。階層の次に高いレベルは、特定のインターフェースに対して関連する入出力信号を取り入れ、これらの入出力信号を階層の次の層内の割り当てられた資源（例えば、構成可能システム・インターフェース３０８）に結びつける微粒子相互接続層３１２である。階層内の次に低いレベルは、次の（低いレベルの）層内の再構成可能実行ユニット３０６及び汎用マイクロプロセッサ３０２全てと、上の層内の構成可能システム・インターフェース・ユニット３０８との間にネットワーク相互接続インターフェースを提供するオンチップ・ネットワーク層３１０である。図示の層内の最低レベルは、（例えば、次の高いレベルの４個のマイクロプロセッサ３０２に対する）共有記憶資源を提供するオンチップ記憶層３０４である。
【００２０】
要約すれば、図２の再構成可能ネットワークの例は、１６個の処理クラスタ（例えば、汎用マイクロプロセッサ２０２と関連する）及び１２個の構成可能システム・インターフェース（例えば、構成可能システム・インターフェース・ユニット２０８）を含む、チップ上の再構成可能ネットワークの２次元構造的設計を示している。しかしながら、チップ上の再構成可能ネットワークの実際の実装に用いる設計やその様な資源の数は必要とされる実際の処理技術によって規定されることを理解されたい。好適には、目標とする宇宙空間の環境は著しい放射線許容量を要求するので、チップ上の再構成可能ネットワークの市販版の実装にはＣＭＯＳプロセスが用いられるべきである。しかしながら、より極端な宇宙環境では、チップ上の再構成可能ネットワークに対する増強した放射線強度を提供するためにシリコン・オン・インシュレータ（ＳＯＩ）プロセスが用いられ得る。加えて、もう１つの重要な目的の達成に関しては、チップ上の再構成可能ネットワークの電力消費は、広域非同期局所同期（ＧＡＬＳ）処理手法、遊休資源の電源断、及び高周波クロック使用の制限を採用することによって著しく削減できる。
【００２１】
前述のように、チップ上の再構成可能ネットワークの２つの主要な目的は、再構成可能実行ユニットの構成ｌ待ち時間（遅延）の削減と、実行時再構成の実現であった。本願発明によれば、チップ上の再構成可能ネットワーク（例えば、再構成可能ネットワーク２００）は、図４に図示された構成制御システム４００の例示的構造に示されたような、構成制御及びオンチップ構成キャッシュの新規な階層を用いることによって、これらの目的を達成する。本願発明の好適な実施例によれば、構成制御システム４００は、示された階層の最高レベルにあり、チップ上の再構成可能ネットワーク（例えば、図２に示されチップ上に実装された再構成可能ネットワーク２００）の全構成を制御する、装置レベル構成制御ユニット４０２を含む。装置レベル構成制御ユニット４０２は、外部（例えば、オフチップ）インターフェース４０４への単一構成インターフェースを与え、多くの異なる構成セッティング及び構成制御スケジュールを、例えば不揮発性記憶装置（図示せず）に関連するインターフェースやオンチップネットワーク２１０を介して、構成可能インターフェース・ユニット２０８から受け取る。従って、不揮発性記憶装置（例えば、ＲＯＭ、ＰＲＯＭ、ＥＥＰＲＯＭ等）は電源投入時に用いるブートストラップ構成セットを提供する。一旦装置レベル構成制御ユニット４０２の電源が投入されてオンラインになると、（例えば、１つ以上の構成可能システム・インターフェース・ユニット２０８を介して）必要とされる構成の更新を受け取り、必要に応じて、不揮発性記憶装置に記憶されている構成セット・イメージも更新する。
【００２２】
構成制御システム４００は、示されたような階層の第２レベルである、複数のクラスタ構成制御ユニット４０６ａ、４０６ｂを含む。特に、２つのクラスタ構成制御ユニット４０６ａ、４０６ｂだけが示されているが、本願発明はこれに限定する意図はなく、用いられる処理クラスタの数に応じて追加のクラスタ構成制御ユニットを含み得る。例えば、本願発明の好適な実施例では、図２に示された再構成可能ネットワーク２００内の各処理クラスタに対して１つのクラスタ構成制御ユニット４０６ａ又は４０６ｂが用いられる。結果として、この実施例に対しては、１６個の処理クラスタ（１６個の汎用マイクロプロセッサ２０２とそれらに関連する再構成可能実行ユニット２０６に集中された）があり、従って、図２に示した実施例に対して１６個のクラスタ構成制御ユニットがある。とにかく、各クラスタ構成制御ユニット４０６ａ、４０６ｂは主としてその処理クラスタの再構成可能実行ユニット４０８ａ、４０８ｂの構成と、その処理クラスタの汎用マイクロプロセッサ４１０ａ、４１０ｂによって実行されるプログラムのロードについて責任がある。各クラスタ構成制御ユニット４０６ａ、４０６ｂの２番目の機能は、関連する処理クラスタの必要な構成スケジュールの管理である。また各クラスタ構成制御ユニット４０６ａ、４０６ｂは、関連する再構成可能実行ユニット４０８ａ、４０８ｂの組の必要な構成のローカル・キャッシュ４１２ａ、４１２ｂの管理にも責任がある。
【００２３】
加えて、構成制御システム４００は、これも図４に示された構成制御階層の第２のレベルである、インターフェース構成制御ユニット４１４を含む。それとして、インターフェース構成制御ユニット４１４は主として構成可能システム・インターフェース・ユニット４１６（例えば、図２の要素２０８）、微粒子相互接続４１８（例えば、要素２１２）及びオンチップネットワーク４２０（例えば、要素２１０）の構成の管理をする。特に、この実施例では、インターフェース構成制御ユニット４１４によって管理される資源の再構成の頻度が比較的小さいので、ローカル構成キャッシュはインターフェース構成制御ユニット４１４には必要ない。とにかく、本願発明によって提供されるスケジュール指向構成機能に加えて、インターフェース構成もオンチップネットワーク４２０を通じて伝達される指令を介してトリガーされ得る。これらの指令は再構成可能ネットワーク外の（オフチップ）資源で又は内部（例えば、オンチップ）処理要素から発せられ得る。有利なことには、本願発明によって提供されるこの機能は、必要なシステムやネットワークを自律的に再構成できる適応性のある応用の実現を助ける。
【００２４】
現状のネットワーク構造及び設計の上述の柔軟性対速度の問題は、必要なインターフェース間をブリッジすることの可能なネットワーク・ブリッジ又はルーターとして機能できる再構成可能実行ユニットを組み込むことによって、本願発明の再構成可能ネットワークによってかなりの程度まで解決される。従って本願発明は、例えば半導体チップ上に実装され得る、柔軟な異質なネットワーク処理装置システムを提供する。これに関して、図５は、本願発明の好適な実施例を実装するために用い得る、宇宙船システム５００の例を図示する。特にシステム５００は、本願発明が、現状のネットワーク処理及び宇宙船システム構造（例えば、図１に示された宇宙船システムによって典型的に示されたような）のインターフェースの柔軟性と速度の問題をいかにして解決できるかを示しており、かつ必要とされる全宇宙船内の全ての構成要素間の有効な通信を提供する。
【００２５】
この実施例では、宇宙船システム５００はＳＳサブシステム５０２と、ＰＤＰサブシステム５０４と、ＳＣＰサブシステム５０６とを含む。これらの３つのサブシステム５０２、５０４及び５０６は、ＡＴＭネットワーク５０８で相互接続されている。特に、本願発明によれば、ＳＳサブシステム内の種々のインターフェース・プロトコルを用いる複数のセンサー５１０ａ―５１０ｄが、再構成可能ネットワーク５１２によって（ＡＴＭネットワーク５０８を介して）サブシステム５０４及び５０６の構成要素を相互接続されている。この実施例では、再構成可能ネットワーク５１２は、半導体チップ上に実装されている。同様にＰＤＰサブシステム５０４内のＩＰ／イーサネット（登録商標）・プロトコルを用いる複数のコンピュータ処理装置５１４ａ―５１０ｃが、再構成可能ネットワーク５１６によって（ＡＴＭネットワーク５０８を介して）サブシステム５０２及び５０６の構成要素と相互接続されている。またＳＣＰサブシステム内の種々のインターフェース・プロトコルを用いる複数の宇宙船制御処理装置５１８ａ―５１８ｃも、再構成可能ネットワーク５２０によって（ＡＴＭネットワーク５０８を介して）サブシステム５０２及び５０４の構成要素と相互接続されている。従って、本願発明の教示によれば、サブシステム５０４内のペイロード・データ処理コンピュータは局所化ＩＰ／イーサネット（登録商標）・ネットワークを用いて通信でき、各々のサブシステム５０２及び５０６内で、必要な構成要素間の通信のために局所化された異質なネットワークを与えるために、相応するインターフェースの混成を用いることができる。
【００２６】
要するに、図５に示されたように、本願発明は、分散宇宙船制御応用、宇宙船ペイロード・ネットワーク及び宇宙ベースのバックボーン基盤のための強力な新しいプラットフォームを提供する。また、本願発明は、例えばチップ再構成上の動作時再構成可能ネットワーク、再構成可能実行ユニットを用いるパイプライン、そしてそれらの付随する利点を伴う組み込み汎用マイクロプロセッサを用いる、他の高効率応用を実装する適切な構造を提供する。例えば、チップ上の再構成可能ネットワークの実施例は、信号処理、制御、イメージ処理及び通信応用に用いることもできる。それとして、チップ上の再構成可能ネットワークは、単独のプロセッサとしても、または複数の再構成可能ネットワーク装置をマルチ処理システムを形成するように組み合わせるようにも用いることができる。従って本願発明は、制限されたコストで呼称しがちな環境で柔軟な資源を用いて変化するミッション要求に動的に適応することの出来る、再構成可能で、再プログラム可能な、異質システムを提供する。また本願発明は、使用される異質なインターフェースとネットワークの統合と開発時間を削減し、必要なシステムの全体的な大きさと体積を削減することによって、宇宙船ペイロードの開発時間とコストを著しく削減できる、再構成可能ネットワーク設計を提供する。
【００２７】
本発明は、フルに機能する再構成可能ネットワークの文脈で説明したが、当業者は本発明のプロセスが命令のコンピュータ可読媒体の形態や種々の形態で頒布され得、本発明が実際に頒布用に用いられる信号伝達媒体の特定のタイプにかかわらず同様に応用され得ることを認めるであろう。コンピュータ可読媒体の例としては、フロッピー（登録商標）ディスク、ハードディスク・ドライブ、ＲＡＭ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭのような記録可能タイプ媒体、デジタル及びアナログ通信リンク、例えば高周波数及び光通信のような通信形態を用いる有線又は無線通信リンク媒体のような通信タイプ媒体を含む。コンピュータ可読媒体は、特定の再構成可能ネットワーク内で実際に用いられるために復号される、符号化フォーマットの形式をとり得る。
【００２８】
本発明の説明を例示と説明のために示したが、これは開示された形式に発明を網羅的に限定することを意図していない。当業者には多くの修正や変形が明瞭であろう。これらの実施例は、発明の本質、実際的な応用の最良の説明の為に選択されたもので、当業者は本発明の予想される特定の利用に適当な種々の修正を施された種々の実施例が推察できるであろう。
【図面の簡単な説明】
【００２９】
【図１】図１は従来商用の既成の設計方法を用いた宇宙船システムの現状に対する典型的なアーキテクチャのブロック図を示す。
【図２】図２は本願発明の好適な実施例を実装する為に用い得る再構成可能なネットワークに対する例示的なアーキテクチャのブロック図を示す。
【図３】図３は図２に示した再構成可能なネットワークの例の階層的構成によってもたらされる高度なプログラム可能性及び機能の柔軟性を示す図である。
【図４】図４は本願発明の好適な実施例を実装する為に用い得る構成制御システムの１例の為のアーキテクチャを示す。
【図５】図５は本願発明の好適な実施例を実装する為に用い得る宇宙船システムの１例の図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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