(57)【要約】【課題】リーク電流抑制とストレージ電極の容量の確保の両立が可能な半導体装置を提供する。【解決手段】半導体装置は、半導体基板１１を含む。トレンチ２１は、半導体基板の表面に形成される。カラー絶縁膜２４、２５は、トレンチの上部の側面上に設けられ、第１絶縁膜２４と、第１絶縁膜上に設けられた第２絶縁膜２５とを含む。不純物拡散層２２は、トレンチの下部の周囲において半導体基板内に形成される。キャパシタ絶縁膜２６は、トレンチ下部の側面上およびカラー絶縁膜上に設けられる。導電膜２７は、キャパシタ絶縁膜上に設けられる。【選択図】      図１
2007096149.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成されたトレンチと、
前記トレンチの上部の側面上に設けられ、第１絶縁膜と、前記第１絶縁膜上に設けられた第２絶縁膜と、を含むカラー絶縁膜と、
前記トレンチの下部の周囲において前記半導体基板内に形成された不純物拡散層と、
前記トレンチ下部の側面上および前記カラー絶縁膜上に設けられたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に設けられた導電膜と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１絶縁膜がシリコン酸化膜であり、前記第２絶縁膜がシリコン窒化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記カラー絶縁膜が、前記第２絶縁膜上に設けられた第３絶縁膜をさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１絶縁膜および前記第３絶縁膜がシリコン酸化膜であり、前記第２絶縁膜がシリコン窒化膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板の表面にトレンチを形成する工程と、
前記トレンチの上部の側面の前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に保護膜を形成する工程と、
前記トレンチの下部の前記半導体基板の表面を削る工程と、
前記トレンチの下部の周囲の前記半導体基板内に不純物拡散層を形成する工程と、
前記トレンチの下部の前記半導体基板上および前記トレンチの上部の側面上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上に導電膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のトレンチ型キャパシタの構造およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルの一部を構成するキャパシタとして、半導体基板内に形成されたトレンチを用いて実現するものが知られている。このトレンチ内には、例えば導電性のポリシリコン等の膜が設けられ、この導電膜がキャパシタのストレージ電極として機能する。トレンチは、楕円形の平面形状を有しているものが多い。
【０００３】
また、半導体基板の表面には、メモリセルの一部を構成するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成される。ＭＯＳＦＥＴ（以下、単にトランジスタ）のソース／ドレイン拡散層が、半導体基板の表面に形成される。
【０００４】
ストレージ電極とソース／ドレイン拡散層との間には、これらを電気的に分離する分離カラー膜が設けられる。分離カラー膜は、例えば、トレンチの半導体基板の表面近傍において、トレンチの側面に沿って設けられる。分離カラー膜は、トレンチの底部近傍（以下、単にトレンチ下部）の周囲に形成された、プレート電極としての拡散層と、ソース／ドレイン拡散層との間のリーク電流を十分に抑えるために、適切な膜厚というものが存在する。
【０００５】
トレンチのうちで、分離カラー膜が形成されていない部分、すなわち、トレンチ下部は、実際にキャパシタとして機能する部分である。このため、トレンチ下部の径は、できるだけ多くの容量を実現できるように、分離カラー膜の形成される部分（以下、単にトレンチ上部）の径より大きい。分離カラー膜は、例えば酸化膜により実現される。そして、典型例として、分離カラー膜は、処理基板を熱処理することにより形成される。
【０００６】
特許文献１は、トレンチの側壁に窒化物界面層を設け、この窒化物界面層上に設けられたアモルファスシリコン層を酸化することにより、酸化物層を形成する技術を開示する。こうすることにより、酸化物層の結晶方位依存性を低減して、均一な厚さの酸化物層を形成できると述べられている。
【特許文献１】特開2002-26143号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、リーク電流抑制とストレージ電極の容量の確保の両立が可能な半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板の表面に形成されたトレンチと、前記トレンチの上部の側面上に設けられ、第１絶縁膜と、前記第１絶縁膜上に設けられた第２絶縁膜と、を含むカラー絶縁膜と、前記トレンチの下部の周囲において前記半導体基板内に形成された不純物拡散層と、前記トレンチ下部の側面上および前記カラー絶縁膜上に設けられたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に設けられた導電膜と、を具備することを特徴とする。
【０００９】
本発明の第２の視点による半導体装置の製造方法は、半導体基板の表面にトレンチを形成する工程と、前記トレンチの上部の側面の前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に保護膜を形成する工程と、前記トレンチの下部の前記半導体基板の表面を削る工程と、前記トレンチの下部の周囲の前記半導体基板内に不純物拡散層を形成する工程と、前記トレンチの下部の前記半導体基板上および前記トレンチの上部の側面上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上に導電膜を形成する工程と、を具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、リーク電流抑制とストレージ電極の容量の確保の両立が可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
本発明者等は、本発明の開発の過程において、リーク電流抑制とストレージ電極の容量の確保の両立が可能な半導体装置およびその製造方法ついて研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【００１２】
背景技術の項で述べたように、トレンチの平面形状は楕円形であること、および分離カラー膜が酸化により形成されことに起因して以下の現象が生じる。図３６は、従来の分離カラー膜の平面形状を概略的に示している。図３６のトレンチ１０１長軸に沿った方向をｘとし、短軸に沿った方向をｙ方向とする。すると、図３７に示すように、酸化処理の初期段階では、ｘ方向における分離カラー膜１０２の厚さと、ｙ方向における分離カラー膜１０２の厚さとは、ほぼ同じ厚さで増大する。しかし、時間の経過に連れて、ｘ方向における膜厚は、ｙ方向における膜厚より先に飽和する。よって、図３６に示すように、同じ時間、熱処理を行ったとしても、ｙ方向における分離カラー膜厚は、ｘ方向における分離カラー膜より厚い。この結果、所望の形状のキャパシタを形成できない。
【００１３】
トレンチの平面形状における位置に応じて、分離カラー膜厚が異なるため、以下の問題が生じる。上記のように、分離カラー膜は、その機能を確保するために適切な厚さで形成される必要がある。そこで、分離カラー膜のｘ方向に沿った厚さを、この必要な厚さとするための条件で熱処理を行なうと、ｙ方向における厚さが必要値を超えて過剰となる。すると、その分、カラー酸化膜に沿って形成されるストレージ電極の体積が減少する。このことは、ストレージ電極の抵抗値の増加に繋がる。
【００１４】
また、トレンチの形状に応じた酸化膜の厚さは、図３７から分かるように、処理時間の経過とともに大きくなる。このため、薄い部分で十分な厚さを得られるように、処理時間を長くすると、厚い部分での、リーク電流抑制に必要な値を超えた余分な厚さの値が一層増大する。
【００１５】
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１６】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置を概略的に示す断面図である。図１に示すように、半導体装置は、メモリセルを構成するトランジスタ１およびキャパシタ２を有する。
【００１７】
トランジスタ１は、例えばシリコンからなる半導体基板１１、半導体基板１１上に積層されたゲート絶縁膜１２、ゲート電極１３、ゲート電極の側面上に設けられたスペーサ１４、ゲート電極１３の下方のチャネル領域を挟む１対（図では一方のみを図示）のソース／ドレイン拡散層１５を含む。
【００１８】
キャパシタ２は、トレンチ２１内の周囲に設けられた不純物拡散層２２、キャパシタ絶縁膜２６、ストレージ電極２７等を含む。拡散層２２は、プレート電極として機能する。
【００１９】
トレンチ２１は、半導体基板１１の表面に設けられ、下部２１ａと下部分より径の小さい上部２１ｂとからなる。トレンチ２１の下部２１ａの周囲には、不純物拡散層２２が設けられる。トレンチ２１の上部２１ｂの側面上には、シリコン酸化膜２３が設けられる。シリコン酸化膜２３の側面上には、シリコン酸化膜２４が設けられる。シリコン酸化膜２４は、ＴＥＯＳ（tetraethoxysilane）であってもよい。
【００２０】
シリコン酸化膜２４の側面上には、シリコン窒化膜２５が設けられる。シリコン酸化膜２３、シリコン酸化膜２４、シリコン窒化膜２５の上面は、半導体基板１１の表面より若干低い位置に位置する。シリコン酸化膜２４、シリコン窒化膜２５は、分離カラー膜（カラー絶縁膜）を構成する。
【００２１】
シリコン酸化膜２４は、分離カラー膜を介するリーク電流を抑制する機能を有する。したがって、半導体基板１と後述のストレージ電極２７との間のリーク電流を抑制する観点から、シリコン酸化膜２４とシリコン窒化膜２５の積層膜で分離カラー膜を構成することが好ましい。
【００２２】
シリコン窒化膜の２５の側面上、トレンチの下部２１ａの内面上には、キャパシタ絶縁膜２６が設けられる。キャパシタ絶縁膜２６は、例えばシリコン窒化膜およびシリコン酸化膜の積層膜からなる。
【００２３】
キャパシタ絶縁膜２６上には、例えばヒ素が導入されたポリシリコンからなるストレージ電極２７が設けられる。ストレージ電極２７は、トレンチ２１の下部２１ａでは、トレンチ２１の内面に沿ってキャパシタ絶縁膜２６上に設けられており、トレンチ２１は埋め込まれずに、トレンチ２１内部に空洞が形成されている。一方、トレンチ２１の上部２１ｂでは、トレンチ２１は、ストレージ電極２７により埋め込まれている。
【００２４】
ストレージ電極２７は、シリコン酸化膜２３、シリコン酸化膜２４、シリコン窒化膜２５の上面は、半導体基板１１の平面方向に向かって延出する部分を有する。この延出している部分は、トレンチ２１の境界、すなわち半導体基板１１へと達している。そして、ソース／ドレイン拡散層１５と接続している。
【００２５】
キャパシタ２の上方の半導体基板１１の表面には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２８が設けられている。
【００２６】
次に、図１の構成の半導体装置の製造方法について、図２乃至図１０を参照して説明する。図２乃至図１０は、図１の半導体装置の製造工程を順に示す断面図である。
【００２７】
図２に示すように、半導体基板１１の表面上に、厚さが２ｎｍ程度のシリコン酸化膜３１が、例えば熱酸化により形成される。次に、シリコン酸化膜３１上に、厚さが２２０ｎｍ程度のシリコン窒化膜３２、厚さが１６００ｎｍ程度のシリコン酸化膜３３が、例えばＣＶＤ（Chemical Vapor Deposition）等により、順次堆積される。
【００２８】
次に、リソグラフィー工程、およびＲＩＥ（Reactive Ion Etching）により、シリコン酸化膜３３、シリコン窒化膜３２、シリコン酸化膜３１のトレンチ２１の形成予定領域に開口が形成される。次に、シリコン酸化膜３３をマスクとして、半導体基板１１がＲＩＥによりエッチングされることにより、深さが６μｍ程度のトレンチ２１が形成される。
【００２９】
次に、図３に示すように、例えばウェットエッチングによって、シリコン酸化膜３３が除去される。次に、半導体基板１１のトレンチ２１内で露出している部分の全面に、例えば熱酸化によって、例えば４ｎｍ程度のシリコン酸化膜２３が形成される。
【００３０】
次に、半導体基板１１の表面上、およびトレンチ２１の内面上の全面に、例えば、ＬＰＣＶＤにより、例えば厚さが３０ｎｍ程度のシリコン酸化膜２４が堆積される。次に、シリコン酸化膜２４を、例えば１０００℃の窒素雰囲気中で３０分程度凝縮する。
【００３１】
次に、シリコン酸化膜２４上の全面に、例えばＣＶＤによって、厚さが３０ｎｍ程度のシリコン窒化膜２５が堆積される。次に、処理基板上の全面にポリシラザン等の塗布膜系の酸化膜４１が塗布される。この結果、トレンチ２１が酸化膜４１により埋め込まれる。次に、ウェットエッチングにより、半導体基板１１の表面の上方、およびトレンチ２１の上部２１ｂ内の酸化膜４１が除去される。より具体的には、トレンチ２１内で残存する酸化膜４１の高さは、トレンチ２１の下部２１ａの高さと一致し、半導体基板１１の表面から、例えば１．３μｍ程度低い位置に位置する。
【００３２】
シリコン酸化膜２４およびシリコン窒化膜２５は、上記のように、ＣＶＤ等によって堆積することにより形成される。このため、図４に示すように、これらの膜は、トレンチ２１の形成時の平面形状によらずに、略一定の厚さを有する。
【００３３】
次に、図５に示すように、シリコン窒化膜２５上の露出している部分の全面に、厚さが２０ｎｍ程度のアモルファスシリコン膜（保護膜）４２を、例えばＬＰＣＶＤにより堆積する。次に、ＲＩＥにより、アモルファスシリコン膜４２の、トレンチ２１の内面上のアモルファスシリコン膜４２相互間で且つ酸化膜４１上の部分が、酸化膜４１が露出するまで除去される。この際、アモルファスシリコン膜４２の、半導体基板１１表面の上方の部分、およびトレンチ２１内の開口近傍の部分も除去される。この結果、トレンチ内で、シリコン窒化膜２５の一部が露出し、アモルファスシリコン膜４２はトレンチ２１の開口近傍を除く側壁上のみに残存する。
【００３４】
次に、図６に示すように、ウェットエッチングによって、酸化膜４１が除去される。次に、ウェットエッチングによって、シリコン窒化膜２５のアモルファスシリコン膜４２によって覆われていない部分が除去される。次に、シリコン酸化膜２４およびシリコン酸化膜２３の、アモルファスシリコン膜４２によって覆われていない部分が除去される。この結果、トレンチ２１の下部２１ａで半導体基板１１が露出する。このとき、シリコン窒化膜２５が設けられていることによって、ウェットエッチングの際に、シリコン酸化膜２４がエッチングされることを抑制できる。
【００３５】
次に、図７に示すように、ＣＤＥ（Chemical Dry Etching）によって、トレンチ２１の下部２１ａの底面および側面を、３０ｎｍ程度後退させる。この結果、トレンチ２１の下部２１ａの径が増大する。また、この工程の際、アモルファスシリコン膜４２は全て除去される。
【００３６】
次に、図８に示すように、トレンチ２１の下部２１ａで露出している半導体基板１１内に、例えば気相拡散法により、不純物拡散層２２が形成される。次に、トレンチ２１の下部２１ａの半導体基板１１の表面上、トレンチ２１の上部２１ｂ内のシリコン窒化膜２５上、シリコン窒化膜３２上の全面に、厚さが５ｎｍ程度のキャパシタ絶縁膜２６が堆積される。キャパシタ絶縁膜１５は、例えば、厚さが５ｎｍ程度のシリコン窒化膜とシリコン窒化膜を熱酸化法で若干酸化して形成したシリコン酸化膜との積層膜から構成される。
【００３７】
次に、キャパシタ絶縁膜２６上の全面に、例えばＣＶＤにより、厚さが２００ｎｍ程度のストレージ電極２７が堆積される。この際、トレンチ２１の上部２１ｂは、ストレージ電極２７により埋め込まれる。
【００３８】
次に、図９に示すように、ＲＩＥによって、ストレージ電極２７を、半導体基板１１の表面から８０ｎｍ程度の深さまで後退させる。次に、ウェットエッチングによって、トレンチの側面上のキャパシタ絶縁膜２６、シリコン窒化膜２５、シリコン酸化膜２４、シリコン酸化膜２３が除去される。この際、キャパシタ絶縁膜２６、シリコン窒化膜２５、シリコン酸化膜２４、シリコン酸化膜２３は、ストレージ電極２６の上面より８０ｎｍ程度低い位置まで後退する。
【００３９】
次に、図１０に示すように、トレンチ２１内において、露出しているストレージ電極２７の上面および露出している側面、半導体基板１１の側面、キャパシタ絶縁膜２６の上面、シリコン窒化膜２５の上面、シリコン酸化膜２４の上面、シリコン酸化膜２３の上面に、厚さが１ｎｍ程度のシリコン窒化膜４５が堆積される。次に、シリコン窒化膜４５上に、厚さが２００ｎｍ程度のポリシリコン膜４６が堆積される。次に、ＲＩＥによって、ポリシリコン膜５２を、半導体基板１１の表面から３０ｎｍ程度の深さまで後退させる。
【００４０】
次に、シリコン窒化膜３２およびシリコン酸化膜３１の除去、素子分離絶縁膜２８、トランジスタ１の形成が行なわれる。この結果、図１に示すように、ＤＲＡＭのメモリセルが得られる。
【００４１】
なお、図７の工程後、シリコン窒化膜２５をウェットエッチングによって除去する工程を加えることも可能である。この除去工程の後、図８以降の工程が行なわれる。このような工程を経ることによって、図１１に示すように、キャパシタ絶縁膜２６は、トレンチ２１の上部２１ｂでは、シリコン酸化膜２４上に設けられる。シリコン窒化膜２５が除去されることにより、トレンチ２１の上部２１ｂに埋め込まれるストレージ電極２７の体積を増加させることができる。
【００４２】
また、酸化膜４１は、溝２１の上部２１ｂにシリコン窒化膜２５、シリコン酸化膜２４、シリコン酸化膜２３を形成するために設けられる。また、アモルファスシリコン膜４２は、酸化膜４１を除去する際に、溝２１の上部２１ｂのシリコン窒化膜２５、シリコン酸化膜２４、シリコン酸化膜２３を保護する機能を有する。すなわち、溝２１の下部２１ａに埋め込まれた膜を除去する際に、この除去工程によって除去されない膜が、溝２１の上部２１ｂに設けられていればよい。このため、膜４１および膜４２は、上記の材料に限定されず、例えば、膜４１をポリシリコン膜とし、膜４２をシリコン酸化膜とすることができる。
【００４３】
膜４１をポリシリコン膜とし、膜４２をシリコン酸化膜とする構成は、以下の工程により実現できる。すなわち、まず、図３と同様に、ＣＶＤおよびウェットエッチングを用いて、トレンチ２１の下部にポリシリコン膜４１が埋め込まれる。次に、図５と同様に、トレンチ２１の上部でシリコン窒化膜２５上にシリコン酸化膜からなる保護膜４２が形成される。
【００４４】
次に、図６と同様に、ウェットエッチングによって、ポリシリコン膜４１が除去される。次に、保護膜４２をマスクとして、トレンチ２１の下部で露出したシリコン窒化膜２５がウェットエッチングによって除去される。次に、保護膜４２をマスクとして、トレンチ下部で露出したシリコン酸化膜２４、シリコン酸化膜２３がウェットエッチングによって除去される。この際、保護膜４２も同時に除去される。この後、トレンチ２１の下部２１ａの底面および側面を後退させる。この結果、図７と同じ状態に至る。
【００４５】
本発明の第１実施形態に係る半導体装置によれば、分離カラー膜を構成するシリコン酸化膜２４、シリコン窒化膜２５は、ＣＶＤによって形成される。このため、酸化により形成される酸化膜により分離カラー膜を構成する場合と異なり、トレンチ２１の平面形状によらずに、均一で且つ適切な厚さの分離カラー膜を形成できる。よって、リーク電流抑制効果とストレージ電極の容量の確保とを同時に実現できる半導体装置を実現できる。
【００４６】
（第２実施形態）
第２実施形態は、分離カラー膜の構造およびその形成方法が、第１実施形態と異なる。
【００４７】
図１２は、本発明の第２実施形態に係る半導体装置を概略的に示す断面図である。図１２に示すように、トレンチ２１の上部２１ｂの側壁上には、シリコン酸化膜５１およびシリコン窒化膜５２が形成されている。シリコン酸化膜５１およびシリコン窒化膜５２は、分離カラー膜を構成する。そして、トレンチ２１の上部２１ｂにおいては、キャパシタ絶縁膜２６は、シリコン窒化膜５２上に形成されている。その他の構成については、第１実施形態と同じである。
【００４８】
次に、図１２の構成の半導体装置の製造方法について、図１３乃至図２３を参照して説明する。図１３乃至図２３は、図１２の半導体装置の製造工程を順に示す断面図である。
【００４９】
まず、図１３に示すように、図２と同じ工程によって、半導体基板１１、シリコン酸化膜３１、シリコン窒化膜３２、シリコン酸化膜３３にトレンチ２１が形成される。
【００５０】
次に、図１４に示すように、例えばウェットエッチングによって、シリコン酸化膜３３が除去される。次に、半導体基板１１上およびトレンチ２１の内面上の全面に、例えばＬＰＣＶＤによって、厚さが２０ｎｍ程度のアモルファスシリコン膜６１が堆積される。次に、例えば熱酸化によって、アモルファスシリコン膜６１の表面が酸化されることにより、アモルファスシリコン膜６１の表面上に、厚さが２．５ｎｍ程度のシリコン酸化膜６２が形成される。次に、ＣＶＤによって、シリコン酸化膜６２上の全面に、厚さが１０ｎｍ程度のシリコン窒化膜６３が堆積される。
【００５１】
次に、図１５に示すように、処理基板上の全面に、例えばレジスト等の絶縁膜６４が形成される。次に、ＲＩＥ等のエッチングによって、絶縁膜６４を、トレンチ２１内の半導体基板１１の表面から１．３μｍ程度の深さまでのみを残す。トレンチ２１内で残存する絶縁膜６４の上面の位置は、トレンチ２１の下部２１ａと上部２１ｂとの境界と一致する。次に、例えばＣＤＥによって、トレンチ２１内で露出しているシリコン窒化膜６３が除去される。
【００５２】
次に、図１６に示すように、ウェットエッチングによって、絶縁膜６４が除去される。次に、トレンチ２１内でシリコン窒化膜６３により覆われていない部分のアモルファスシリコン膜６１および半導体基板１１が、熱酸化によって酸化される。この結果、この酸化された部分とシリコン酸化膜６２とにより構成された厚さ５５ｎｍ程度のシリコン酸化膜５１が、トレンチ２１の上部２１ｂの側壁上およびシリコン窒化膜３２上に形成される。
【００５３】
次に、図１７に示すように、トレンチ２１内の内面上の全面、および半導体基板１１の表面上方のシリコン酸化膜３２上に、例えばＣＶＤによって、厚さが３０ｎｍ程度のシリコン窒化膜５２が堆積される。次に、図３の工程と同じ工程により、トレンチ２１内で、シリコン窒化膜５２上に、酸化膜４１が形成される。酸化膜４１は、トレンチ２１内の底部近傍を埋め込み、酸化膜４１の上面は、半導体基板１１の表面から、例えば１．３μｍ程度低い位置に位置する。
【００５４】
次に、図１８に示すように、図５の工程と同じ工程により、トレンチ２１内で、シリコン窒化膜５２の露出している部分の側面上に、トレンチ２１内の開口近傍の部分を除いて、アモルファスシリコン膜４２が堆積される。
【００５５】
次に、図１９に示すように、ウェットエッチングによって、酸化膜４１が除去される。次に、ウェットエッチングによって、シリコン窒化膜５２、６３のアモルファスシリコン膜４２によって覆われていない部分が除去される。この後、シリコン酸化膜６２が除去される。この結果、アモルファスシリコン膜６１が露出する。
【００５６】
次に、図２０に示すように、ＣＤＥによって、アモルファスシリコン膜６１が除去される。引き続き、ＣＤＥによって、トレンチ２１の下部２１ａの底面および側面を、３０ｎｍ程度後退させる。この結果、トレンチ２１の下部２１ａの径が増大する。また、この工程の際、アモルファスシリコン膜４２は、全て除去される。
【００５７】
次に、図２１に示すように、図８と同じ工程によって、不純物拡散層２２が形成され、トレンチ２１の下部２１ａの半導体基板１１の表面上、シリコン窒化膜５２上、半導体基板１１の表面の上方に、厚さが５ｎｍ程度のキャパシタ絶縁膜２６が堆積される。次に、キャパシタ絶縁膜２６上に、厚さが２００ｎｍ程度のストレージ電極２７が堆積される。
【００５８】
次に、図２２に示すように、図９と同じ工程によって、ストレージ電極２７を、半導体基板１１の表面から８０ｎｍ程度の深さまで後退させる。次に、ウェットエッチングによって、キャパシタ絶縁膜２６、シリコン窒化膜５２、シリコン酸化膜２４、シリコン酸化膜５１が、ストレージ電極２７の上面より８０ｎｍ程度低い部分を除いて除去される。
【００５９】
次に、図２３に示すように、図１０と同じ工程によって、ストレージ電極２７の上面および露出している側面、半導体基板１１の側面、キャパシタ絶縁膜２６の上面、シリコン窒化膜５２の上面、酸化膜５１上面に、シリコン窒化膜４５が堆積される。次に、シリコン窒化膜４５上に、半導体基板１１の表面から３０ｎｍ程度の深さの位置までポリシリコン膜４６が堆積される。
【００６０】
次に、シリコン窒化膜およびシリコン酸化膜３１の除去、素子分離絶縁膜２８、トランジスタ１の形成が行なわれる。この結果、図１２に示すように、ＤＲＡＭのメモリセルが得られる。
【００６１】
本発明の第２実施形態に係る半導体装置によれば、分離カラー膜が、シリコン酸化膜５１と、シリコン酸化膜５１を覆うシリコン窒化膜５２と、の積層膜から構成される。このため、図２０の工程においてトレンチ２１の下部２１ａの径を広げる処理の際に、シリコン酸化膜５１の表面は後退しない。よって、シリコン酸化膜５１は、形成される時点で、後退する分を考慮して最終的な厚さより厚く形成される必要がない。したがって、酸化レートの遅い部分がリーク電流抑制に必要な厚さと後退する分とを合わせた厚さとなる時間で熱処理することによって酸化レートの速い部分の厚さがリーク電流抑制に必要な値を大きく超えることが回避される。よって、リーク電流を抑制しつつ、ストレージ電極の体積を確保できる半導体装置を実現できる。
【００６２】
（第３実施形態）
第３実施形態は、分離カラー膜の構造およびその形成方法が、第１、第２実施形態と異なる。
【００６３】
図２４は、本発明の第３実施形態に係る半導体装置を概略的に示す断面図である。図２４に示すように、トレンチ２１の上部２１ｂの側壁上には、シリコン酸化膜７２、シリコン窒化膜５２、シリコン酸化膜７４が形成されている。シリコン酸化膜７２、シリコン窒化膜５２、シリコン酸化膜７４は、分離カラー膜を構成する。その他の構成については、第１実施形態と同じである。
【００６４】
次に、図２４の構成の半導体装置の製造方法について、図２５乃至図３５を参照して説明する。図２４乃至図３５は、図２４の半導体装置の製造工程を順に示す断面図である。
【００６５】
まず、図２５に示すように、図２の工程と同じ工程によって、半導体基板１１、シリコン酸化膜３１、シリコン窒化膜３２、シリコン酸化膜３３にトレンチ２１が形成される。
【００６６】
次に、図２６に示すように、図１４の工程と同じ工程が行なわれる。すなわち、シリコン酸化膜３３が除去され、半導体基板１１上およびトレンチ２１の内面上の全面に、厚さが５ｎｍ程度のアモルファスシリコン膜７１が堆積される。次に、アモルファスシリコン膜７１の表面上に、厚さが２．５ｎｍ程度のシリコン酸化膜６２が形成される。この際、アモルファスシリコン膜７１の表面の５ｎｍ／２程度の部分が酸化され、シリコン酸化膜６２の一部を構成する。この結果、残るアモルファスシリコン膜７１の厚さは、３．８ｎｍ程度である。
【００６７】
次に、シリコン酸化膜６２上に、厚さが１０ｎｍ程度のシリコン窒化膜６３が堆積される。図１４とは、アモルファスシリコン膜７１の厚さが異なる。
【００６８】
次に、図２７に示すように、図１５の工程と同じ工程により、トレンチ２１内に、上面が半導体基板１１の表面から１．３μｍ程度の深さに達する絶縁膜６４が形成され、次いで、シリコン窒化膜６３の露出している部分が除去される。
【００６９】
次に、図２８に示すように、図１６の工程と同じ工程により、絶縁膜６４が除去され、アモルファスシリコン膜７１のシリコン窒化膜６３により覆われていない部分および半導体基板１１が酸化される。この結果、この酸化された部分とシリコン酸化膜６２とにより構成された厚さ２０ｎｍ程度のシリコン酸化膜７２が、トレンチ２１の上部２１ｂの側面上およびシリコン窒化膜３２上に形成される。
【００７０】
酸化されるアモルファスシリコン膜７１の厚さは、上記のように、３．８ｎｍと薄い。このため、アモルファスシリコン膜７１の全てを酸化するのに要する時間は短く、具体的には、アモルファスシリコン膜７１は、図３７のｘ方向と、ｙ方向の酸化レートが同じ間の時間によって酸化される程度の厚さに設定される。このため、トレンチ２１の形状が、楕円形状であったとしても、酸化によって形成されるシリコン酸化膜７２の厚さは均一である。
【００７１】
次に、図２９に示すように、図１７の工程と同じ工程が行なわれる。すなわち、トレンチ２１内の内面および半導体基板１１の表面上方のシリコン酸化膜３２上に、厚さが３０ｎｍ程度のシリコン窒化膜５２が堆積される。次に、上面がトレンチ２１内の半導体基板１１の表面から例えば１．３μｍ程度の深さに達する酸化膜４１が形成される。
【００７２】
次に、図３０に示すように、図５の工程と同じ工程により、トレンチ２１内側面上、すなわち、シリコン窒化膜５２上に、トレンチ２１の開口近傍の部分を除いて、アモルファスシリコン膜７３が形成される。ただし、アモルファスシリコン膜７３の膜厚は、図５と異なり、１５ｎｍ程度である。
【００７３】
次に、図３１に示すように、ウェットエッチングによって、酸化膜４１が除去される。次に、アモルファスシリコン膜７３が、例えば熱酸化によって酸化されることにより、シリコン酸化膜７４が形成される。このとき、アモルファスシリコン膜７３の全てが酸化される熱量によって熱処理される。
【００７４】
分離カラー膜の一部を構成するシリコン酸化膜７４は酸化により形成される。このため、トレンチ２１の平面形状が楕円の場合、平面形状の曲率半径に応じて、得られるシリコン酸化膜７４の厚さは一律ではない。しかしながら、本実施形態では、アモルファスシリコン膜７３は、シリコン窒化膜５２上に形成されている。このため、アモルファスシリコン膜７１を酸化して得られるシリコン酸化膜７４の厚さは、トレンチ２１の曲率半径に影響されない。すなわち、シリコン酸化膜４３は、トレンチの曲率半径が相互に異なる部分であっても、略一定の厚さとなる。
【００７５】
次に、図３２に示すように、ウェットエッチングによって、シリコン窒化膜５２のうちのシリコン酸化膜７４により覆われていない部分、およびシリコン窒化膜６３が除去される。次に、シリコン酸化膜６２が除去される。次に、ＣＤＥによって、アモルファスシリコン膜７１を除去し、引き続き、トレンチ２１の下部２１ａの底面および側面を、３０ｎｍ程度後退させる。この結果、トレンチ２１の下部２１ａの径が増大する。
【００７６】
次に、図３３に示すように、図８と同じ工程によって、不純物拡散層２２が形成され、トレンチ２１の下部２１ａの半導体基板の表面上、シリコン酸化膜７４上、半導体基板１１の表面の上方のシリコン酸化膜７２上に、厚さが５ｎｍ程度のキャパシタ絶縁膜２６が堆積される。次に、キャパシタ絶縁膜２６上に、厚さが２００ｎｍ程度のストレージ電極２７が堆積される。
【００７７】
次に、図３４に示すように、図９と同じ工程によって、ストレージ電極２７を、半導体基板１１の表面から８０ｎｍ程度の深さまで後退させる。次に、ウェットエッチングによって、キャパシタ絶縁膜２６、シリコン酸化膜７４、シリコン窒化膜５２、シリコン酸化膜７２が、ストレージ電極２７の上面より８０ｎｍ程度低い部分を除いて除去される。
【００７８】
次に、図３５に示すように、図１０と同じ工程によって、ストレージ電極２７の上面および露出している側面、半導体基板１１の側面、キャパシタ絶縁膜２６の上面、シリコン酸化膜７４の上面、シリコン窒化膜５２の上面、シリコン酸化膜７２の上面に、シリコン窒化膜４５が堆積される。次に、シリコン窒化膜４５上に、半導体基板１１の表面から３０ｎｍ程度の深さの位置までポリシリコン膜４６が堆積される。
【００７９】
次に、シリコン酸化膜３２およびシリコン酸化膜３１の除去、素子分離絶縁膜２８、トランジスタ１の形成が行なわれる。この結果、図２４に示すように、ＤＲＡＭのメモリセルが得られる。
【００８０】
本発明の第３実施形態に係る半導体装置によれば、分離カラー膜の一部がシリコン酸化膜７２、シリコン窒化膜５２、シリコン酸化膜７４により構成される。そして、シリコン酸化膜７２の元となるアモルファスシリコン膜７１は、シリコン酸化膜７２がトレンチ２１の平面形状によらずに一律の厚さとなるような厚さで形成される。また、シリコン酸化膜７４は、シリコン窒化膜５２上に堆積されたアモルファスシリコン膜７３の全体を酸化することにより形成されるため、トレンチ２１の平面形状によらずに一律の厚さである。
【００８１】
このように、分離カラー膜を構成する各膜の厚さは、部位によらずに一定であるため、分離カラー膜の厚さも、その部位によらず一定である。すなわち、分離カラー膜に過剰に厚い部分が形成されることを回避することができる。よって、ストレージ電極２７の体積を確保できる。
【００８２】
また、厚さの薄いシリコン酸化膜７２のみでは、リーク電流抑制効果は十分ではないが、分離カラー膜が、シリコン酸化膜７２、シリコン窒化膜５２、シリコン酸化膜７４から構成される。このため、十分なリーク電流効果も実現できる。
【００８３】
また、この発明は以下の実施態様を取りうる。  
（１）半導体基板と、前記半導体基板の表面に形成されたトレンチと、前記トレンチの上部の側面上に設けられ、第１絶縁膜と、前記第１絶縁膜上に設けられた第２絶縁膜と、を含むカラー絶縁膜と、前記トレンチの下部の周囲において前記半導体基板内に形成された不純物拡散層と、前記トレンチ下部の側面上および前記カラー絶縁膜上に設けられたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に設けられた導電膜と、を具備することを特徴とする半導体装置。
【００８４】
（２）前記第１絶縁膜がシリコン酸化膜であり、前記第２絶縁膜がシリコン窒化膜であることを特徴とする（１）に記載の半導体装置。
【００８５】
（３）前記カラー絶縁膜が、前記第２絶縁膜上に設けられた第３絶縁膜をさらに含むことを特徴とする（１）に記載の半導体装置。
【００８６】
（４）前記第１絶縁膜および前記第３絶縁膜がシリコン酸化膜であり、前記第２絶縁膜がシリコン窒化膜であることを特徴とする（３）に記載の半導体装置。
【００８７】
（５）半導体基板の表面にトレンチを形成する工程と、前記トレンチの上部の側面の前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に保護膜を形成する工程と、前記トレンチの下部の前記半導体基板の表面を削る工程と、前記トレンチの下部の周囲の前記半導体基板内に不純物拡散層を形成する工程と、前記トレンチの下部の前記半導体基板上および前記トレンチの上部の側面上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上に導電膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【００８８】
（６）前記トレンチ下部の前記半導体基板の表面を削る工程が、前記保護膜を除去する工程とを含むことを特徴とする（５）に記載の半導体装置の製造方法。
【００８９】
（７）前記第１絶縁膜が、堆積によって形成されることを特徴とする（５）に記載の半導体装置の製造方法。
【００９０】
（８）前記トレンチの下部の前記半導体基板の表面を削る工程の後、前記第２絶縁膜を除去する工程をさらに具備し、前記キャパシタ絶縁膜が、前記トレンチの上部で前記第１絶縁膜上に形成される、ことを特徴とする（５）に記載の半導体装置の製造方法。
【００９１】
（９）前記第１絶縁膜を形成する工程が、前記トレンチの上部の側面の前記半導体基板上にシリコン膜を形成する工程と、前記シリコン膜および前記トレンチの上部の側面の前記半導体基板を酸化することにより第１絶縁膜を形成する工程と、を含むことを特徴とする（５）に記載の半導体装置の製造方法。
【００９２】
（１０）半導体基板の表面にトレンチを形成する工程と、前記トレンチの上部の側面の前記半導体基板上に第１シリコン膜を形成する工程と、前記第１シリコン膜および前記トレンチの上部の側面の前記半導体基板を酸化することにより第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第２シリコン膜を形成する工程と、前記第２シリコン膜を酸化することにより第３絶縁膜を形成する工程と、前記トレンチの下部の前記半導体基板の表面を削る工程と、前記トレンチの下部の周囲において前記半導体基板内に不純物拡散層を形成する工程と、前記トレンチ下部の前記半導体基板上および前記第３絶縁膜上にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上に導電膜を形成する工程と、を具備することと特徴とする半導体装置の製造方法。
【００９３】
（１１）前記第１シリコン膜が、部位によらずに略一定の厚さの酸化膜となる厚さで形成されることを特徴とする（１０）に記載の半導体装置の製造方法。
【００９４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１実施形態に係る半導体装置を概略的に示す断面図。
【図２】図１の半導体装置の製造工程の一部を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】トレンチおよび分離カラー膜の上面図。
【図５】図３に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８２に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】本発明の第１実施形態の他の例に係る半導体装置を概略的に示す断面図。
【図１２】本発明の第２実施形態に係る半導体装置を概略的に示す断面図。
【図１３】図１２の半導体装置の製造工程の一部を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】図１４に続く工程を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】図１７に続く工程を示す断面図。
【図１９】図１８に続く工程を示す断面図。
【図２０】図１９に続く工程を示す断面図。
【図２１】図２０に続く工程を示す断面図。
【図２２】図２１に続く工程を示す断面図。
【図２３】図２２に続く工程を示す断面図。
【図２４】本発明の第３実施形態に係る半導体装置を概略的に示す断面図。
【図２５】図２４の半導体装置の製造工程の一部を示す断面図。
【図２６】図２５に続く工程を示す断面図。
【図２７】図２６に続く工程を示す断面図。
【図２８】図２７に続く工程を示す断面図。
【図２９】図２８に続く工程を示す断面図。
【図３０】図２９に続く工程を示す断面図。
【図３１】図３０に続く工程を示す断面図。
【図３２】図３１に続く工程を示す断面図。
【図３３】図３２に続く工程を示す断面図。
【図３４】図３３に続く工程を示す断面図。
【図３５】図３４に続く工程を示す断面図。
【図３６】従来の分離カラー膜の平面形状を示す図。
【図３７】トレンチ形状に応じた酸化レートを示す図。
【符号の説明】
【００９６】
１…トランジスタ、２…キャパシタ、１１…半導体基板、１２…ゲート絶縁膜、１３…ゲート電極、１４…スペーサ、１５…ソース／ドレイン拡散層、２１…トレンチ、２２…拡散層、２３…シリコンシリコン酸化膜２４…酸化膜、２５…シリコン窒化膜、２６…キャパシタ絶縁膜、２７…ストレージ電極、２８…素子分離絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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