(57)【要約】【課題】本発明は、配線パターンがプラズマ処理により形成される半導体装置及びその製造方法に関し、プラズマ処理によるゲート酸化膜の破損を防止することを課題とする。【解決手段】半導体基板１１に、回路形成領域Ａに対応する半導体層１６と、回路形成領域Ａを囲むように設けられた非形成領域Ｂに対応する半導体層１６とを電気的に分離する絶縁部材１８を設け、絶縁部材１８が設けられた半導体基板１１の回路形成領域Ａに複数の半導体集積回路１２を形成した。【選択図】図１
2007180196.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられ、ゲート酸化膜と、該ゲート酸化膜上に設けられたゲート電極と、該ゲート電極上に設けられた層間絶縁膜と、該層間絶縁膜を介して前記ゲート電極と電気的に接続された配線パターンとを有する半導体集積回路を備えた半導体装置であって、
前記半導体基板は、絶縁層と、該絶縁層上に設けられ、複数の前記半導体集積回路が形成される回路形成領域、及び該回路形成領域を囲むように設けられ、前記半導体集積回路が形成されない非形成領域を有する半導体層とを有し、
前記半導体層に、前記回路形成領域に対応する前記半導体層と、前記非形成領域に対応する前記半導体層とを電気的に分離する絶縁部材を設けたことを特徴とする半導体装置。
【請求項２】
前記絶縁層は、ＳｉＯ2を主成分とすることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板に設けられ、ゲート酸化膜と、該ゲート酸化膜上に設けられたゲート電極と、該ゲート電極上に設けられた層間絶縁膜と、該層間絶縁膜を介して、前記ゲート電極と電気的に接続された配線パターンとを有する半導体集積回路を備え、
前記配線パターンがプラズマ処理により形成される半導体装置の製造方法であって、
絶縁層と、該絶縁層上に設けられ、複数の前記半導体集積回路が形成される回路形成領域、及び該回路形成領域を囲むように設けられ、前記半導体集積回路が形成されない非形成領域を有する半導体層とを有する前記半導体基板を準備する基板準備工程と、
前記半導体層に、前記回路形成領域に対応する前記半導体層と、前記非形成領域に対応する前記半導体層とを電気的に分離する絶縁部材を形成する絶縁部材形成工程と、
前記絶縁部材形成工程後、前記回路形成領域に対応する前記半導体層に前記複数の半導体集積回路を形成する半導体集積回路形成工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記配線パターンを形成する前に、前記半導体基板の端面を露出させる端面露出工程を設けたことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にプラズマ処理により配線パターンが形成される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図２５は、従来の半導体装置の断面図であり、図２６は、図２５に示す半導体基板の平面図である。図２５及び図２６において、Ｊは１つの半導体集積回路１０２が形成される領域（以下、「領域Ｊ」とする）を示している。図２５に示すＫは、バリアメタル１１１及び導電金属膜１１４をエッチングするエッチング装置（図示せず）のクランプが接触する領域（以下、「クランプ領域Ｋ」とする）を示している。
【０００３】
図２５を参照するに、半導体装置１００は、半導体基板１０１と、複数の半導体集積回路１０２とを有する。半導体装置１００は、半導体基板１０１の外周部Ｎに形成された不安定な膜（具体的には、酸化膜１０３Ａ及び層間絶縁膜１０７）が除去された構成とされている。このように、半導体基板１０１の外周部Ｎに形成された不安定な膜を除去することにより、膜剥がれや異物の発生を抑制することができる。
【０００４】
図２５及び図２６を参照するに、半導体基板１０１は、回路形成領域Ｈと、非形成領域Ｉとを有する。回路形成領域Ｈは、半導体集積回路１０２が形成される領域Ｊを複数有する。つまり、回路形成領域Ｈに対応する半導体基板１０１には、複数の半導体集積回路１０２が形成されている。非形成領域Ｉは、回路形成領域Ｈを囲むように設けられている。非形成領域Ｉに対応する半導体基板１０１は、半導体集積回路１０２が形成されない領域である。
【０００５】
図２５を参照するに、半導体集積回路１０２は、ゲート酸化膜１０３、酸化膜１０３Ａと、素子分離用酸化膜１０４と、ゲート電極１０６と、層間絶縁膜１０７と、配線パターン１１０，１１６とを有する。
【０００６】
ゲート酸化膜１０３は、半導体基板１０１上に設けられている。酸化膜１０３Ａは、非形成領域Ｉに対応する半導体基板１０１の表面１０１Ａと及び裏面１０１Ｂを覆うように設けられている。酸化膜１０３Ａは、ゲート酸化膜１０３、素子分離用酸化膜１０４、他酸化膜、及びＣＶＤ法による絶縁膜を形成する際に形成される膜である。
【０００７】
素子分離用酸化膜１０４は、ゲート酸化膜１０３を囲むように設けられている。ゲート電極１０６は、ゲート酸化膜１０３上に設けられている。
【０００８】
層間絶縁膜１０７は、半導体基板１０１の表面１０１Ａ側に位置する酸化膜１０３Ａ、素子分離用酸化膜１０４、及びゲート電極１０６を覆うように設けられている。層間絶縁膜１０７は、開口部１０７Ａを有する。開口部１０７Ａは、ゲート電極１０６を露出している。
【０００９】
配線パターン１１０は、ビア１０８と、配線１０９とを有する。ビア１０８は、開口部１０７Ａに設けられており、バリアメタル１１１及び導電金属膜１１２から構成されている。ビア１０８は、スパッタ法により、開口部１０７Ａが形成された層間絶縁膜１０７上を覆うようにバリアメタル１１１を形成し、次いで、バリアメタル１１１上に導電金属膜１１２を成膜し、その後、導電金属膜１１２をエッチバックすることで形成する。
【００１０】
配線１０９は、バリアメタル１１１及び導電金属膜１１４から構成されており、ビア１０８の上端部に設けられている。配線１０９は、他の配線から孤立した配線である。配線１０９は、ビア１０８を介してゲート電極１０６と電気的に接続されている。
【００１１】
配線１０９は、バリアメタル１１１上に導電金属膜１１４を成膜し、次いで、導電金属膜１１４上にレジスト膜を形成し、このレジスト膜をマスクとするドライエッチング（プラズマ処理）により導電金属膜１１４及びバリアメタル１１１をエッチングすることで形成する。このエッチングにおいて、クランプを備えたドライエッチング装置を用いた場合、クランプ領域Ｋに対応する半導体基板１０１上及び層間絶縁膜１０７上には、バリアメタル１１１、導電金属膜１１２（図示せず）、及び導電金属膜１１４（図示せず）がエッチングされないで残る。
【００１２】
配線パターン１１０は、ビア１０８と、複数の配線１１５とを有する。複数の配線１１５は、隣合う配線１１５と近接するよう層間絶縁膜１０７上に設けられている。複数の配線１１５は、バリアメタル１１１及び導電金属膜１１４から構成されている。複数の配線１１５は、ビア１０８を介してゲート電極１０６と電気的に接続されている。複数の配線１１５は、配線１０９と同時に形成される（例えば、特許文献１参照。）。
【特許文献１】特開２０００−１３８２０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図２７は、配線形成時における導電金属膜のエッチング状態を模式的に示す図である。図２７に示すレジスト膜１１７Ａは孤立した配線１０９の形成位置に対応しており、レジスト膜１１７Ｂは近接して配置された複数の配線１１５の形成位置に対応している。また、図２７に示すＰは、導電金属膜１１４及びバリアメタル１１１をエッチングするドライエッチング装置のクランプを示している。
【００１４】
図２７に示すように、レジスト膜１１７Ａ，１１７Ｂをマスクとして導電金属１１４をドライエッチングする場合、マイクロローディング効果により、レジスト膜１１７Ｂの下方に位置する導電金属膜１１４は、レジスト膜１１７Ａの下方に位置する導電金属膜１１４よりもエッチング速度が遅くなるため、レジスト膜１１７Ｂの下方に位置する導電金属膜１１４にはプラズマに起因する電荷が蓄積される。
【００１５】
また、レジスト膜１１７Ｂの下方に位置する導電金属膜１１４に蓄積された電荷は、ビア１０８、ゲート電極１０６、及びゲート酸化膜１０３を介して、クランプ領域Ｋに対応する半導体基板１０１に形成されたバリアメタル１１１に移動しようとする。これにより、過剰な電流がゲート酸化膜１０３に流れて、ゲート酸化膜１０３が破損してしまうという問題があった。
【００１６】
そこで、本発明は上記の点に鑑みてなされたものであり、プラズマ処理によるゲート酸化膜の破損を防止することのできる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一観点によれば、半導体基板（１１）に設けられ、ゲート酸化膜（１９）と、該ゲート酸化膜（１９）上に設けられたゲート電極（２２）と、該ゲート電極（２２）上に設けられた層間絶縁膜（２３）と、該層間絶縁膜（２３）を介して前記ゲート電極（２２）と電気的に接続された配線パターン（２５，２６）とを有する半導体集積回路（１２）を備えた半導体装置（１０）であって、前記半導体基板（１１）は、絶縁層（１５）と、該絶縁層（１５）上に設けられ、複数の前記半導体集積回路（１２）が形成される回路形成領域（Ａ）、及び該回路形成領域（Ａ）を囲むように設けられ、前記半導体集積回路（１２）が形成されない非形成領域（Ｂ）を有する半導体層（１６）とを有し、前記半導体層（１６）に、前記回路形成領域（Ａ）に対応する前記半導体層（１６）と、前記非形成領域（Ｂ）に対応する前記半導体層（１６）とを電気的に分離する絶縁部材（１８）を設けたことを特徴とする半導体装置（１０）が提供される。
【００１８】
本発明によれば、回路形成領域（Ａ）に対応する半導体層（１６）と、非形成領域（Ｂ）に対応する半導体層（１６）とを電気的に分離する絶縁部材（１８）を設けたことにより、例えば、配線パターン（２５，２６）を形成する際に成膜したバリアメタル（３１）や導電金属膜（３３）等の金属膜と非形成領域（Ｂ）の半導体層（１６）とが電気的に接続されている状態でドライエッチング等のプラズマ処理により配線パターン（２５，２６）を形成する場合、配線パターン（２６）となる導電金属膜（３３）に蓄積される電荷が非形成領域（Ｂ）の半導体層（１６）に形成されたバリアメタル（３１）や導電金属膜（３３）等の金属膜に移動することがなくなる。これにより、過電流がゲート酸化膜（１９）に流れることがなくなるため、プラズマ処理によるゲート酸化膜（１９）の破損を防止することができる。
【００１９】
本発明の他の観点によれば、半導体基板（１１）に設けられ、ゲート酸化膜（１９）と、該ゲート酸化膜（１９）上に設けられたゲート電極（２２）と、該ゲート電極（２２）上に設けられた層間絶縁膜（２３）と、該層間絶縁膜（２３）を介して、前記ゲート電極（２２）と電気的に接続された配線パターン（２５，２６）とを有する半導体集積回路（１２）を備え、前記配線パターン（２５，２６）がプラズマ処理により形成される半導体装置（１０）の製造方法であって、絶縁層（１５）と、該絶縁層（１５）上に設けられ、複数の前記半導体集積回路（１２）が形成される回路形成領域（Ａ）、及び該回路形成領域（Ａ）を囲むように設けられ、前記半導体集積回路（１２）が形成されない非形成領域（Ｂ）を有する半導体層（１６）とを有する前記半導体基板（１１）を準備する基板準備工程と、前記半導体層（１６）に、前記回路形成領域（Ａ）に対応する前記半導体層（１６）と、前記非形成領域（Ｂ）に対応する前記半導体層（１６）とを電気的に分離する絶縁部材（１８）を形成する絶縁部材形成工程と、前記絶縁部材形成工程後、前記回路形成領域（Ａ）に対応する前記半導体層（１６）に前記複数の半導体集積回路（１２）を形成する半導体集積回路形成工程とを含むことを特徴とする半導体装置（１０）の製造方法が提供される。
【００２０】
本発明によれば、半導体層（１６）に、回路形成領域（Ａ）に対応する半導体層（１６）と非形成領域（Ｂ）に対応する半導体層（１６）とを電気的に分離する絶縁部材（１８）を形成し、絶縁部材（１８）が設けられた半導体基板（１１）に複数の半導体集積回路（１２）を形成することにより、例えば、配線パターン（２５，２６）を形成する際に成膜したバリアメタル（３１）や導電金属膜（３３）等の金属膜と非形成領域（Ｂ）の半導体層（１６）とが電気的に接続されている状態でドライエッチング等のプラズマ処理により配線パターン（２５，２６）を形成する場合、配線パターン（２６）となる導電金属膜（３３）に蓄積される電荷が非形成領域（Ｂ）の半導体層（１６）に形成されたバリアメタル（３１）や導電金属膜（３３）等の金属膜に移動することがなくなる。これにより、過電流がゲート酸化膜（１９）に流れることがなくなるため、プラズマ処理によるゲート酸化膜（１９）の破損を防止することができる。
【００２１】
なお、上記参照符号は、あくまでも参考であり、これによって、本願発明が図示の態様に限定されるものではない。
【発明の効果】
【００２２】
本発明は、プラズマ処理によるゲート酸化膜の破損を防止することができる。
【発明を実施するための最良の形態】
【００２３】
次に、図面に基づいて本発明の実施の形態を説明する。
【００２４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。図１において、Ａは複数の半導体集積回路１２が形成される領域（以下、「回路形成領域Ａ」とする）、Ｂは半導体集積回路１２が形成されない領域（以下、「非形成領域Ｂ」とする）、Ｃは１つの半導体集積回路１２が形成される領域（以下、「領域Ｃ」とする）をそれぞれ示している。また、図１において、Ｄは半導体基板１１の外周部に位置する半導体層１６が露出される領域（以下、「領域Ｄ」とする）、Ｅ１は導電金属膜３３及びバリアメタル３１をエッチングするドライエッチング装置のクランプ４７（図１９参照）が半導体装置１０と接触する領域（以下、「クランプ領域Ｅ１」とする）をそれぞれ示している。
【００２５】
なお、本実施の形態では、スパッタ法によりバリアメタル３１を形成し、クランプ４７を備えたドライエッチング装置により、導電金属膜３３及びバリアメタル３１をエッチングして配線２９，３６を形成する半導体装置１０を例に挙げて以下の説明をする。
【００２６】
図１を参照するに、半導体装置１０は、半導体基板１１と、貫通溝１７と、絶縁部材１８と、複数の半導体集積回路１２とを有する。半導体装置１０は、半導体基板１１の外周部（端面部分）に形成された不安定な膜（具体的には、領域Ｄに形成された酸化膜２１及び層間絶縁膜２３）を除去した構成とされている。
【００２７】
このように、半導体基板１１の外周部に形成された不安定な膜を除去することで、膜剥がれや異物の発生を抑制することができる。また、半導体基板１１の外周部に形成された不安定な膜の除去には、例えば、エッジポリッシュを用いることができる。
【００２８】
また、領域Ｄに対応する半導体層１６には、バリアメタル３１が形成されている。このバリアメタル３１は、導電金属膜３３及びバリアメタル３１をエッチングする際、ドライエッチング装置のクランプ４７と接触することで、エッチングされないで半導体層１６に残ったものである。このクランプ領域Ｅ１に形成されたバリアメタル３１は、非形成領域に対応する半導体層１６と電気的に接続されている。
【００２９】
図２は、図１に示す絶縁部材が形成された半導体基板の平面図である。図２において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。
【００３０】
図１及び図２を参照するに、半導体基板１１は、支持基板１４と、絶縁層１５と、半導体層１６とを有する。
【００３１】
支持基板１４は、絶縁層１５及び半導体層１６を支持するための基板である。支持基板１４としては、例えば、シリコン基板を用いることができる。
【００３２】
絶縁層１５は、支持基板１４の上面を覆うように設けられている。絶縁層１５は、支持基板１４と半導体層１６とを電気的に分離すると共に、半導体素子のＢＶｄｓｓを向上させるための層である。絶縁層１５としては、例えば、ＳｉＯ2を主成分とする層を用いることができ、具体的には、ＳｉＯ2膜やサファイヤ等を用いることができる。また、絶縁層１５として、例えば、ＳｉＮ膜を用いてもよい。絶縁層１５の厚さＭ１は、例えば、０．５μｍとすることができる。
【００３３】
半導体層１６は、絶縁層１５の上面を覆うように設けられている。半導体層１６としては、例えば、単結晶シリコンを用いることができる。半導体層１６の厚さは、例えば、５〜１０μｍとすることができる。半導体層１６は、回路形成領域Ａと、非形成領域Ｂとを有する。回路形成領域Ａは、半導体集積回路１２が形成される領域Ｃを複数有する領域である。非形成領域Ｂは、リング状の領域であり、回路形成領域Ａを囲むように設けられている。非形成領域Ｂは、半導体集積回路１２が形成されない領域である。
【００３４】
貫通溝１７は、回路形成領域Ａに対応する半導体層１６を囲むように半導体層１６に形成されている。貫通溝１７は、絶縁層１５の上面を露出する円環状の溝である。貫通溝１７の幅Ｗ１は、絶縁部材１８の厚さに依存するが、例えば、０．５μｍ以上とすることができる。なお、貫通溝１７は、非形成領域Ｂに対応する半導体層１６に形成してもよい。
【００３５】
絶縁部材１８は、円環状とされており、貫通溝１７に設けられている。絶縁部材１８の下端部は、絶縁層１５と接触している。絶縁部材１８は、回路形成領域Ａに対応する半導体層１６と非形成領域Ｂに対応する半導体層１６とを電気的に分離している。絶縁部材１８としては、例えば、酸化膜や窒化膜等の絶縁膜を用いることができる。絶縁部材１８の厚さＭ２は、例えば、０．５μｍ以上とすることができる。
【００３６】
このように、半導体層１６に、回路形成領域Ａに対応する半導体層１６と非形成領域Ｂに対応する半導体層１６とを電気的に分離する絶縁部材１８を設けることにより、例えば、配線パターン２５，２６を形成する際に成膜したバリアメタル３１や導電金属膜３３等の金属膜と非形成領域Ｂの半導体層１６とが電気的に接続されている状態でドライエッチング等のプラズマ処理により配線パターン２５，２６を形成する場合、配線パターン２６となる導電金属膜３３に蓄積される電荷が非形成領域Ｂの半導体層１６に形成されたバリアメタル３１や導電金属膜３３等の金属膜に移動することがなくなる。これにより、過電流がゲート酸化膜１９に流れることがなくなるため、プラズマ処理によるゲート酸化膜１９の破損を防止することができる。
【００３７】
なお、絶縁部材１８は、非形成領域Ｂに対応する半導体層１６に設けてもよい。このように、非形成領域Ｂに対応する半導体層１６に絶縁部材１８を設けることにより、回路形成領域Ａを大きくして、回路形成領域Ａに対応する半導体層１６に形成される半導体装置１０の数を増加させることができる。
【００３８】
半導体集積回路１２は、複数の領域Ｃに対応する半導体層１６にそれぞれ設けられている。複数の領域Ｃに対応する半導体基板１１及び半導体集積回路１２は、半導体集積回路１２形成後に個片化されて半導体チップとなる。
【００３９】
半導体集積回路１２は、ゲート酸化膜１９と、素子分離用酸化膜２０と、酸化膜２１と、ゲート電極２２と、層間絶縁膜２３と、配線パターン２５，２６とを有する。
【００４０】
ゲート酸化膜１９は、半導体層１６上に設けられている。素子分離用酸化膜２０は、ゲート酸化膜１９を囲むように設けられている。酸化膜２１は、ゲート酸化膜１９及び素子分離用酸化膜２０が形成されていない半導体基板１１の表面１１Ａと、半導体基板１１の裏面１１Ｂとに設けられている。酸化膜２１は、ゲート酸化膜１９、素子分離用酸化膜２０、他酸化膜、及びＣＶＤ法による絶縁膜を形成する際に形成される膜である。
【００４１】
ゲート電極２２は、ゲート酸化膜１９及び素子分離用酸化膜２０上に設けられている。ゲート電極２２としては、例えば、ゲート酸化膜１９上にPoly-Si、WSiの順に積層したPoly-Si／WSi積層膜を用いることができる。
【００４２】
層間絶縁膜２３は、素子分離用酸化膜２０、酸化膜２１、及びゲート電極２２を覆うように設けられている。層間絶縁膜２３は、ゲート電極２２の上面を露出する開口部２３Ａ，２３Ｂを有する。開口部２３Ａにはビア２８が配設され、開口部２３Ｂにはビア３５が配設される。
【００４３】
配線パターン２５は、ビア２８と、配線２９とを有する。ビア２８は、層間絶縁膜２３に形成された開口部２３Ａに設けられており、ゲート電極２２と電気的に接続されている。ビア２８は、バリアメタル３１と導電金属膜３２とから構成されている。バリアメタル３１としては、例えば、スパッタ法により形成されたＴｉＮ膜を用いることができる。また、導電金属膜３２としては、例えば、ＣＶＤ法により形成されたＷ膜を用いることができる。
【００４４】
配線２９は、ビア２８の形成位置に対応する層間絶縁膜２３上に設けられており、ビア２８と電気的に接続されている。配線２９は、他の配線から離間して配置されており、孤立した配線である。配線２９は、バリアメタル３１と導電金属膜３３とから構成されている。導電金属膜３３としては、例えば、スパッタ法により形成されたＡｌ膜を用いることができる。
【００４５】
配線パターン２６は、ビア３５と、複数の配線３６とを有する。ビア３５は、層間絶縁膜２３に形成された開口部２３Ｂに設けられている。ビア３５は、バリアメタル３１と導電金属膜３２とから構成されている。複数の配線３６は、ビア３５の形成位置に対応する層間絶縁膜２３上に設けられており、ビア３５と電気的に接続されている。複数の配線３６は、それぞれ近接して配置されている。複数の配線３６は、バリアメタル３１と導電金属膜３３とから構成されている。
【００４６】
本実施の形態の半導体装置によれば、回路形成領域Ａに対応する半導体層１６と非形成領域Ｂに対応する半導体層１６とを電気的に分離する絶縁部材１８を設けることにより、例えば、配線パターン２５，２６を形成する際に成膜したバリアメタル３１や導電金属膜３３等の金属膜と非形成領域Ｂの半導体層１６とが電気的に接続されている状態でドライエッチング等のプラズマ処理により配線パターン２５，２６を形成する場合、配線パターン２６となる導電金属膜３３に蓄積される電荷が非形成領域Ｂの半導体層１６に形成されたバリアメタル３１や導電金属膜３３等の金属膜に移動することがなくなる。これにより、過電流がゲート酸化膜１９に流れることがなくなるため、プラズマ処理によるゲート酸化膜１９の破損を防止することができる。
【００４７】
図３は、絶縁部材が形成された半導体基板の他の例を示す図である。図３において、図２に示す構造体と同一構成部分には同一符号を付す。
【００４８】
図３に示すように、図２に示した円環状の貫通溝１７の代わりに、半導体基板１１の外形に対応する形状とされた貫通溝４１を半導体基板１１に形成し、貫通溝４１を充填するように絶縁部材１８を設けてもよい。貫通溝４１は、絶縁層１５の上面を露出する溝であり、貫通溝４１の幅Ｗ２は、例えば、０．５μｍ以上とすることができる。
【００４９】
このように、貫通溝４１の形状を半導体基板１１の外形に対応させることにより、円環状の貫通溝１７が形成された半導体基板１１よりも回路形成領域Ａを大きくすることが可能となるため、半導体基板１１に形成可能な半導体集積回路１２の数を増加させることができる。
【００５０】
図４〜図２０は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。図２１は、図５に示す構造体を平面視した図である。図２２は、配線を形成する際の導電金属のエッチング状態を模式的に示す図である。図４〜図２２において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。
【００５１】
図４〜図２２を参照して、本発明の第１の実施の形態に係る半導体装置１０の製造方法について説明する。なお、本実施の形態の半導体装置１０の製造方法では、スパッタ法によりバリアメタル３１を形成し、クランプ４７を備えたドライエッチング装置により、導電金属膜３３及びバリアメタル３１をエッチングして配線２９，３６を形成する場合を例に挙げて以下の説明をする。
【００５２】
始めに、図４に示す工程では、支持基板１４上に絶縁層１５と、半導体層１６とが順次積層された半導体基板１１を準備する（基板準備工程）。支持基板１４としては、例えば、シリコン基板を用いることができる。絶縁層１５としては、例えば、ＳｉＯ2を主成分とする層を用いることができ、具体的には、ＳｉＯ2膜やサファイヤ等を用いることができる。また、絶縁層１５として、例えば、ＳｉＮ膜を用いてもよい。絶縁層１５の厚さＭ１は、例えば、０．５μｍとすることができる。
【００５３】
半導体層１６としては、例えば、単結晶シリコンを用いることができる。半導体層１６の厚さは、例えば、５〜１０μｍとすることができる。
【００５４】
次いで、図５に示す工程では、半導体層１６上に円環状の開口部４１Ａを有したレジスト膜４１を形成する（図２１参照）。開口部４１Ａは、半導体層１６に形成される貫通溝１７の形成位置に対応している。開口部４１Ａは、回路形成領域Ａに対応する半導体層１６を囲むように形成されている。開口部４１Ａの幅Ｗ３は、例えば、０．５μｍ以上とすることができる。
【００５５】
次いで、図６に示す工程では、レジスト膜４１をマスクとするエッチングにより、半導体層１６に円環状の貫通溝１７を形成する。貫通溝１７の幅Ｗ１は、例えば、０．５μｍ以上とすることができる。また、エッチングとしては、例えば、異方性エッチングを用いることができる。次いで、図７に示す工程では、レジスト膜４１を除去する。
【００５６】
次いで、図８に示す工程では、貫通溝１７を充填するように絶縁部材１８を形成する（絶縁部材形成工程）。絶縁部材１８としては、例えば、酸化膜や窒化膜等の絶縁膜を用いることができる。絶縁部材１８は、例えば、酸化炉により成膜を行なう酸化法や、ＣＶＤ装置により成膜を行なうＣＶＤ法により形成することができる。ＣＶＤ装置としては、例えば、低圧ＣＶＤ装置、常圧ＣＶＤ装置、プラズマＣＶＤ装置等を用いることができる。
【００５７】
例えば、貫通溝１７の幅Ｗ１が０．５μｍの場合（絶縁部材１８の厚さＭ２が０．５μｍの場合）、半導体層１６上の絶縁部材１８の厚さＭ３が０．２５μｍ以上となるように絶縁部材１８を形成する。図８に示す構造体では、絶縁部材１８を酸化炉または低圧ＣＶＤ装置で形成した場合を図示しており、この場合、半導体基板１１の表面１１Ａ、裏面１１Ｂ、及び端面を覆うように絶縁部材１８が形成される。
【００５８】
このように、貫通溝１７を充填するように絶縁部材１８を設けることにより、回路形成領域Ａに対応する半導体層１６と非形成領域Ｂに対応する半導体層１６とを電気的に分離することができる。
【００５９】
また、貫通溝１７を非形成領域Ｂに対応する半導体層１６に形成し、非形成領域Ｂに形成した貫通溝１７を充填するように絶縁部材１８を形成してもよい。
【００６０】
このように、非形成領域Ｂに対応する半導体層１６に絶縁部材１８を形成することにより、回路形成領域Ａを大きくすることが可能となり、半導体基板１１に形成可能な半導体集積回路１２の数を増加させることができる。
【００６１】
次いで、図９に示す工程では、半導体基板１１の表面１１Ａ、裏面１１Ｂ、及び端面を覆う不要な絶縁部材１８を除去する（図２参照）。
【００６２】
次いで、図１０に示す工程では、周知の技術により、ゲート酸化膜１９、素子分離用酸化膜２０、ゲート電極２２、及び層間絶縁膜２３を形成する。具体的には、ゲート酸化膜１９及び素子分離用酸化膜２０は、例えば、熱酸化により形成する。図１０に示す酸化膜２１は、ゲート酸化膜１９、素子分離用酸化膜２０、他酸化膜、及びＣＶＤ法による絶縁膜を形成する際に形成される膜である。
【００６３】
ゲート電極２２は、例えば、ＣＶＤ法により形成することができる。ゲート電極２２としては、例えば、ゲート酸化膜１９上にPoly-Si、WSiの順に積層したPoly-Si／WSi積層膜を用いることができる。層間絶縁膜２３は、例えば、ＣＶＤ法により形成することができる。
【００６４】
次いで、図１１に示す工程では、層間絶縁膜２３上に開口部４２Ａ，４２Ｂを有したレジスト膜４２を形成する。開口部４２Ａは、ビア２８の形成位置に対応している。また、開口部４２Ｂは、ビア３５の形成位置に対応している。
【００６５】
次いで、図１２に示す工程では、レジスト膜４２をマスクとする異方性エッチングにより、層間絶縁膜２３にゲート電極２２を露出する開口部２３Ａ，２３Ｂを形成する。
【００６６】
次いで、図１３に示す工程では、レジスト膜４２を除去する。次いで、図１４に示す工程では、半導体基板１１の外周部（端面部分）に設けられた酸化膜２１及び層間絶縁膜２３を除去して、半導体層１６の外周部を露出させる（端面露出工程）。端面露出工程により、酸化膜２１及び層間絶縁膜２３が除去された領域Ｄの幅は、例えば、１ｍｍ以下とすることができる。
【００６７】
このように、半導体基板１１の外周部（端面部分）に形成された不安定な膜（本実施の形態の場合の場合、酸化膜２１及び層間絶縁膜２３）を除去することで、膜剥がれや異物の発生を抑制することができる。
【００６８】
次いで、図１５に示す工程では、図１４に示した構造体上を覆うバリアメタル３１と、回路形成領域Ａに設けられたバリアメタル３１を覆う導電金属膜３２とを順次形成する。バリアメタル３１としては、例えば、スパッタ法により形成されたＴｉＮ膜を用いることができる。導電金属膜３２としては、例えば、ＣＶＤ法により形成されたＷ膜を用いることができる。また、図１５に示すように、スパッタ法によりバリアメタル３１を形成した場合、非形成領域Ｂに対応する層間絶縁膜２３及び半導体層１６にもバリアメタル３１が形成される。これにより、非形成領域Ｂに対応する半導体層１６は、バリアメタル３１と電気的に接続される。
【００６９】
次いで、図１６に示す工程では、導電金属膜３２をエッチングするドライエッチング装置（図示せず）のクランプ４４により、図１５に示した構造体のクランプ領域Ｅ２（クランプ４４が図１５に示した構造体と接触する領域）に対応する部分を固定して、導電金属膜３２をエッチバックする。これにより、開口部２３Ａ，２３Ｂにバリアメタル３１及び導電金属膜３２からなるビア２８，３５が形成される。
【００７０】
なお、図１６に示す工程において、クランプ領域Ｅ２に対応するバリアメタル３１上に導電金属膜３２が形成されていた場合、クランプ領域Ｅ２に対応するバリアメタル３１上に導電金属膜３２が残る。
【００７１】
次いで、図１７に示す工程では、ビア２６上及び回路形成領域Ａに対応するバリアメタル３１上に導電金属膜３３を形成する。具体的には、例えば、スパッタ法により、導電金属膜３３としてＡｌ膜を形成する。
【００７２】
次いで、図１８に示す工程では、導電金属膜３３上にレジストパターン４６Ａ，４６Ｂを有するレジスト膜４６を形成する。レジストパターン４６Ａは、孤立した配線２９の形成位置に対応している。レジストパターン４６Ｂは、近接して配置された複数の配線３６の形成位置に対応している。
【００７３】
次いで、図１９に示す工程では、プラズマ処理を行うドライエッチング装置（図示せず）のクランプ４７により、図１８に示した構造体のクランプ領域Ｅ１に対応する部分を固定し、レジスト膜４６をマスクとして導電金属膜３３及びバリアメタル３１をエッチングして、バリアメタル３１と導電金属膜３３とからなる配線２９及び複数の配線３６を形成する。これにより、ビア２８及び配線２９からなる配線パターン２５と、ビア３５及び複数の配線３６からなる配線パターン２６とが形成される。また、クランプ領域Ｅ１に形成されたバリアメタル３１は、ドライエッチング装置（図示せず）のクランプ４７に覆われるため、エッチングされることがなく、クランプ領域Ｅ１に対応する層間絶縁膜２３及び半導体層１６に残る。
【００７４】
また、図２２に示すように、導電金属膜３３及びバリアメタル３１をドライエッチングする場合、マイクロローディング効果により、レジストパターン４６Ｂの下方に位置する導電金属膜３３は、レジストパターン４６Ａの下方に位置する導電金属膜３３よりもエッチング速度が遅くなるため、レジスト膜４６Ｂの下方に位置する導電金属膜３３にプラズマに起因する電荷が蓄積される。しかし、半導体層１６には、回路形成領域Ａに対応する半導体層１６と、非形成領域Ｂに対応すると共に、バリアメタル３１（金属膜）と電気的に接続された半導体層１６とを電気的に分離する絶縁部材１８が設けられているため、レジスト膜４６Ｂの下方に位置する導電金属膜３３に蓄積された電荷が、非形成領域Ｂに対応する半導体層１６に形成されたバリアメタル３１（金属膜）に移動することがない。
【００７５】
これにより、導電金属膜３３及びバリアメタル３１をドライエッチングする際、ゲート酸化膜１９に過電流が流れることがなくなるため、ゲート酸化膜１９の破損を防止することができる。
【００７６】
なお、クランプ領域Ｅ１に対応するバリアメタル３１上に導電金属膜３３が形成されていた場合、クランプ領域Ｅ１には導電金属膜３２が残る。
【００７７】
次いで、図２０に示す工程では、レジスト膜４６を除去する。これにより、複数の領域Ｃに半導体集積回路１２が形成され、半導体装置１０が製造される。なお、図１０〜図２０に示す工程が、半導体集積回路形成工程である。
【００７８】
本実施の形態の半導体装置の製造方法によれば、半導体層１６に、回路形成領域Ａに対応する半導体層１６と非形成領域Ｂに対応する半導体層１６とを電気的に分離する絶縁部材１８を形成し、絶縁部材１８が設けられた半導体基板１１に複数の半導体集積回路１２を形成することにより、例えば、配線パターン２５，２６を形成する際に成膜したバリアメタル３１や導電金属膜３３等の金属膜と非形成領域Ｂの半導体層１６とが電気的に接続されている状態でドライエッチング等のプラズマ処理により配線パターン２５，２６を形成する場合、配線パターン２６となる導電金属膜３３に蓄積される電荷が非形成領域Ｂの半導体層１６に形成されたバリアメタル３１や導電金属膜３３等の金属膜に移動することがなくなる。これにより、過電流がゲート酸化膜１９に流れることがなくなるため、プラズマ処理によるゲート酸化膜１９の破損を防止することができる。
【００７９】
なお、本実施の形態は、バリアメタル３１を形成後、開口部２３Ａ，２３Ｂを充填するようにバリアメタル３１上に導電金属膜３３を形成し、その後、図１８及び図１９に示す工程と同様な処理により、ビア２８，３５と配線２９，３６とを同時に形成した半導体装置にも適用可能である。
【００８０】
また、半導体装置１０上を覆う他の層間絶縁膜や、他の層間絶縁膜を介して配線パターン２５，２６と電気的に接続される他の配線パターンを設けてもよい。例えば、他の層間絶縁膜をプラズマＣＶＤ法により形成した場合、配線２９，３６に電荷が蓄積される。しかし、この場合も回路形成領域Ａに対応する半導体層１６と、非形成領域Ｂに対応する半導体層１６とを電気的に分離する絶縁部材１８により、配線２９，３６に蓄積された電荷が非形成領域Ｂに対応する半導体層１６に形成されたバリアメタル３１や導電金属膜３２，３３等の金属膜に移動することがなくなるため、ゲート酸化膜１９の破損を防止することができる。
【００８１】
（第２の実施の形態）
図２３は、本発明の第２の実施の形態に係る半導体装置の断面図である。図２３において、先に説明した第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００８２】
図２３を参照するに、第２の実施の形態の半導体装置５０は、第１の実施の形態の半導体装置１０に設けられた半導体基板１１及び絶縁部材１８の代わりに半導体基板５１及び絶縁部材５２を設けた以外は、第１の実施の形態の半導体装置１０と同様に構成される。
【００８３】
半導体基板５１は、複数の半導体集積回路１２が形成される回路形成領域Ａと、回路形成領域Ａを囲むように設けられ、半導体集積回路１２が形成されない非形成領域Ｂとを有する。半導体基板５１としては、例えば、Ｓｉ基板やＧａ−Ａｓ基板等を用いることができる。
【００８４】
絶縁部材５２は、非形成領域Ｂに対応する半導体基板５１を貫通すると共に、回路形成領域Ａに対応する半導体基板５１を囲むように設けられている。絶縁部材５２は、回路形成領域Ａに対応する半導体基板５１と、バリアメタル３１が形成された領域Ｄに対応する半導体基板５１とを電気的に分離している。絶縁部材５２は、半導体基板５１の端面の形状に対応しており、半導体基板５１の端面側に突出した環状とされている。絶縁部材５２としては、例えば、イオン注入装置により、半導体基板１１の端面に酸素イオンをドーピングすることで形成される絶縁層（ＳｉＯ2層）を用いることができる。また、絶縁部材５２の厚さＭ４は、例えば、０．５μｍ以上とするとよい。
【００８５】
本実施の形態の半導体装置によれば、回路形成領域Ａに対応する半導体基板５１と、バリアメタル３１が形成された領域Ｄに対応する半導体基板５１とを電気的に分離する絶縁部材５２を設けることにより、例えば、配線パターン２５，２６を形成する際に成膜したバリアメタル３１や導電金属膜３３等の金属膜と非形成領域Ｂの半導体基板５１とが電気的に接続されている状態でドライエッチング等のプラズマ処理により配線パターン２５，２６を形成する場合、配線パターン２６となる導電金属膜３３に蓄積される電荷が非形成領域Ｂの半導体基板５１に形成されたバリアメタル３１や導電金属膜３３等の金属膜に移動することがなくなる。これにより、過電流がゲート酸化膜１９に流れることがなくなるため、プラズマ処理によるゲート酸化膜１９の破損を防止することができる。
【００８６】
また、半導体装置５０上を覆う他の層間絶縁膜や、他の層間絶縁膜を介して配線パターン２５，２６と電気的に接続される他の配線パターンを設けてもよい。例えば、他の層間絶縁膜をプラズマＣＶＤ法により形成した場合、配線２９，３６に電荷が蓄積される。しかし、この場合も回路形成領域Ａに対応する半導体基板５１と、領域Ｄに対応する半導体基板５１とを電気的に分離する絶縁部材５２が設けられているため、配線２９，３６に蓄積された電荷が領域Ｄの半導体基板５１に形成されたバリアメタル３１や導電金属膜３２，３３等の金属膜に移動することがないので、ゲート酸化膜１９の破損を防止することができる。
【００８７】
なお、本実施の形態の半導体装置５０は、イオン注入装置により、絶縁部材５２を形成する以外は、第１の実施の形態の半導体装置１０と同様な手法により製造することができる。さらに、ビア２８，３５と配線２９，３６とを同時に形成してもよい。
【００８８】
（第３の実施の形態）
図２４は、本発明の第３の実施の形態に係る半導体装置の断面図である。図２４において、先に説明した第２の実施の形態の半導体装置５０と同一構成部分には同一符号を付す。
【００８９】
図２４を参照するに、第３の実施の形態の半導体装置６０は、第２の実施の形態の半導体装置５０に設けられた絶縁部材５２の代わりに絶縁部材６１を設けた以外は、第２の実施の形態の半導体装置５０と同様に構成される。
【００９０】
絶縁部材６１は、非形成領域Ｂに対応する半導体基板５１を貫通すると共に、回路形成領域Ａに対応する半導体基板５１を囲むように設けられている。絶縁部材６１は、回路形成領域Ａに対応する半導体基板５１と、バリアメタル３１が形成された領域Ｄに対応する半導体基板５１とを電気的に分離している。絶縁部材６１は、円環状とされている。絶縁部材６１としては、例えば、酸素イオンをドーピングすることで形成される絶縁層（ＳｉＯ2層）を用いることができる。また、絶縁部材６１の厚さＭ５は、例えば、０．５μｍ以上とするとよい。
【００９１】
絶縁部材６１が形成された半導体基板５１の製造方法の一例としては、例えば、熱還元法で製造した多結晶シリコンを石英ルツボで溶解させ、溶解した多結晶シリコンをＣＺ法（チョクラルスキー法）で引き上げることで製造される円柱状の単結晶シリコンのインゴットの側面にイオン注入装置により酸素イオンをドーピングし、このドーピングされた単結晶シリコンのインゴットを切断し、切断した単結晶シリコン基板を端面研磨、平面研削、及び鏡面研磨することで行なう。
【００９２】
本実施の形態の半導体装置によれば、回路形成領域Ａに対応する半導体基板５１と、バリアメタル３１が形成された領域Ｄに対応する半導体基板５１とを電気的に分離する絶縁部材６１を設けることにより、例えば、配線パターン２５，２６を形成する際に成膜したバリアメタル３１や導電金属膜３３等の金属膜と非形成領域Ｂの半導体基板５１とが電気的に接続されている状態でドライエッチング等のプラズマ処理により配線パターン２５，２６を形成する場合、配線パターン２６となる導電金属膜３３に蓄積される電荷が非形成領域Ｂの半導体基板５１に形成されたバリアメタル３１や導電金属膜３３等の金属膜に移動することがなくなる。これにより、過電流がゲート酸化膜１９に流れることがなくなるため、プラズマ処理によるゲート酸化膜１９の破損を防止することができる。
【００９３】
また、半導体装置６０上を覆う他の層間絶縁膜や、他の層間絶縁膜を介して配線パターン２５，２６と電気的に接続される他の配線パターンを設けてもよい。例えば、他の層間絶縁膜をプラズマＣＶＤ法により形成した場合、配線２９，３６に電荷が蓄積される。しかし、この場合も回路形成領域Ａに対応する半導体基板５１と、領域Ｄに対応する半導体基板５１とを電気的に分離する絶縁部材６１が設けられているため、配線２９，３６に蓄積された電荷が領域Ｄの半導体基板５１に形成されたバリアメタル３１や導電金属膜３２，３３等の金属膜に移動することがないので、ゲート酸化膜１９の破損を防止することができる。
【００９４】
なお、本実施の形態の半導体装置６０は、絶縁部材６１が形成された半導体基板５１を上記方法により形成する以外は、第１の実施の形態の半導体装置１０と同様な手法により製造することができる。さらに、ビア２８，３５と配線２９，３６とを同時に形成してもよい。
【００９５】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００９６】
本発明は、プラズマ処理によるゲート酸化膜の破壊を防止することが可能な半導体装置及びその製造方法に適用可能である。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２】図１に示す絶縁部材が形成された半導体基板の平面図である。
【図３】絶縁部材が形成された半導体基板の他の例を示す図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その９）である。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１１）である。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１２）である。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１３）である。
【図１７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１４）である。
【図１８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１５）である。
【図１９】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１６）である。
【図２０】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１７）である。
【図２１】図５に示す構造体を平面視した図である。
【図２２】配線を形成する際の導電金属のエッチング状態を模式的に示す図である。
【図２３】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図２４】本発明の第３の実施の形態に係る半導体装置の断面図である。
【図２５】従来の半導体装置の断面図である。
【図２６】図２５に示す半導体基板の平面図である。
【図２７】配線形成時における導電金属膜のエッチング状態を模式的に示す図である。
【符号の説明】
【００９８】
１０，５０，６０  半導体装置
１１，５１  半導体基板
１１Ａ  表面
１１Ｂ  裏面
１２  半導体集積回路
１４  支持基板
１５  絶縁層
１６  半導体層
１７  貫通溝
１８，５２，６１  絶縁部材
１９  ゲート酸化膜
２０  素子分離用酸化膜
２１  酸化膜
２２  ゲート電極
２３  層間絶縁膜
２３Ａ，２３Ｂ，４１Ａ，４２Ａ，４２Ｂ  開口部
２５，２６  配線パターン
２８，３５  ビア
２９，３６  配線
３１  バリアメタル
３２，３３  導電金属膜
４１，４２，４６  レジスト膜
４４，４７  クランプ
４６Ａ，４６Ｂ  レジストパターン
Ａ  回路形成領域
Ｂ  非形成領域
Ｃ，Ｄ  領域
Ｅ１，Ｅ２  クランプ領域
Ｗ１〜Ｗ３  幅
Ｍ１〜Ｍ５  厚さ
【図１】
2007180196.tif 000003
【図２】
2007180196.tif 000004
【図３】
2007180196.tif 000005
【図４】
2007180196.tif 000006
【図５】
2007180196.tif 000007
【図６】
2007180196.tif 000008
【図７】
2007180196.tif 000009
【図８】
2007180196.tif 000010
【図９】
2007180196.tif 000011
【図１０】
2007180196.tif 000012
【図１１】
2007180196.tif 000013
【図１２】
2007180196.tif 000014
【図１３】
2007180196.tif 000015
【図１４】
2007180196.tif 000016
【図１５】
2007180196.tif 000017
【図１６】
2007180196.tif 000018
【図１７】
2007180196.tif 000019
【図１８】
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【図１９】
2007180196.tif 000021
【図２０】
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【図２１】
2007180196.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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