(57)【要約】【課題】半導体装置の温度を高精度に検知することが可能な技術を提供する。【解決手段】半導体装置の温度を検知する温度検知回路１４は、周波数に関して正の温度特性を有するクロック信号ＣＬＫ１を発生する短周期オシレータ１５と、周波数に関して負の温度特性を有するクロック信号ＣＬＫ２を発生する短周期オシレータ１６と、半導体装置の温度に応じて変化する温度信号ＴＥＭＰを、クロック信号ＣＬＫ１，ＣＬＫ２に基づいて生成する温度信号生成部１７とを備えている。【選択図】図２
2007024865.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
周波数に関して正の温度特性を有する第１クロック信号を発生する第１オシレータと、
周波数に関して負の温度特性を有する第２クロック信号を発生する第２オシレータと、
前記半導体装置の温度に応じて変化する温度信号を、前記第１及び第２クロック信号に基づいて生成する温度信号生成部と
を備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記温度信号生成部は、
前記第１クロック信号のパルス数を所定数カウントし、そのカウントしている間活性化される信号を出力する第１カウンタと、
前記第１カウンタから出力される前記信号が活性化されている間、前記第２クロック信号のパルス数をカウントして、そのカウント数を示す信号を前記温度信号として出力する第２カウンタと
を有する、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記温度信号生成部は、
前記第１クロック信号のパルス数を所定時間カウントして、そのカウント数を出力する第１カウンタと、
前記第２クロック信号のパルス数を前記所定時間カウントして、そのカウント数を出力する第２カウンタと、
前記第１カウンタから出力されるカウント数と、前記第２カウンタから出力されるカウント数との差分を求めて、その結果を示す信号を前記温度信号として出力する減算器と
を有する、半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一つに記載の半導体装置であって、
複数のパルス信号を順次発生して前記温度検知回路に出力する制御回路をさらに備え、
前記制御回路は、前記複数のパルス信号の発生間隔を制御することが可能であり、
前記温度検知回路は、前記複数のパルス信号の一つが入力されるたびに、前記温度信号を生成する、半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一つに記載の半導体装置であって、
電気的特性が調整される調整対象回路と、
前記温度検知回路で生成される前記温度信号に基づいて、前記調整対象回路の前記電気的特性を調整するチューニング回路と
をさらに備える、半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記チューニング回路は、
前記調整対象回路の前記電気的特性を調整するための複数のチューニングコードを記憶し、かつ記憶情報の書き換えが可能な記憶回路と、
前記温度信号生成部で生成される前記温度信号に応じて、前記複数のチューニングコードから一つを選択して前記調整対象回路に出力するチューニングコード選択回路と
を有する、半導体装置。
【請求項７】
半導体装置であって、
前記半導体装置の温度を検知する温度検知回路と、
電気的特性が調整される調整対象回路と、
前記温度検知回路での検知結果に基づいて前記調整対象回路の前記電気的特性を調整するチューニング回路と
を備え、
前記チューニング回路は、
前記調整対象回路の前記電気的特性を調整するための複数のチューニングコードを記憶し、かつ記憶情報の書き換えが可能な記憶回路と、
前記温度検知回路での検知結果に応じて、前記複数のチューニングコードから一つを選択して前記調整対象回路に出力するチューニングコード選択回路と
を有する、半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記チューニング回路及び前記調整対象回路は、一つの半導体基板上に形成されており、
前記半導体基板には、当該半導体基板の外部から前記記憶回路の記憶情報を書き換えるための外部端子が設けられている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度検知機能を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の更なる高速化・高集積化を実現するために、半導体テクノロジの微細化が進んでいる。それに伴い、温度変化がデバイス特性に与える影響がより顕著になってきており、温度変化によってデバイスが誤動作しないようにその特性を温度に応じて適切に制御する必要がある。そのためには、デバイスの温度を正確に検知する必要があり、従来から様々な温度検知回路が提案されている。例えば特許文献１〜６には、クロック信号の周波数の温度変化に基づいて半導体装置の温度を検知する温度検知回路が開示されている。
【０００３】
【特許文献１】特開２０００−５５７４２号公報
【特許文献２】特開昭５８−３５４３１号公報
【特許文献３】特開平５−３０７８８２号公報
【特許文献４】特開平９−２２３３９５号公報
【特許文献５】特開２０００−２６９４１７号公報
【特許文献６】特開平１０−２３９０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の温度検知回路では十分な温度検知精度が得られず、その結果、温度変化によるデバイスの誤動作を十分に抑制することができないことがある。
【０００５】
一方で、製造プロセスのばらつきによってデバイスの特性が変化するため、温度検知結果に基づいてデバイスの特性を調整する際には、製造プロセスのばらつきの影響を受けないことが重要である。
【０００６】
そこで、本発明は上述の問題に鑑みて成されたものであり、半導体装置の温度を高精度に検知することが可能な技術を提供することを第１の目的とする。また、製造プロセスのばらつきの影響を受けずに適切に温度検知結果に基づいてデバイス特性を調整することが可能な技術を提供することを第２の目的とする。
【課題を解決するための手段】
【０００７】
この発明の第１の半導体装置は、周波数に関して正の温度特性を有する第１クロック信号を発生する第１オシレータと、周波数に関して負の温度特性を有する第２クロック信号を発生する第２オシレータと、前記半導体装置の温度に応じて変化する温度信号を、前記第１及び第２クロック信号に基づいて生成する温度信号生成部とを備える。
【０００８】
また、この発明の第２の半導体装置は、前記半導体装置の温度を検知する温度検知回路と、電気的特性が調整される調整対象回路と、前記温度検知回路での検知結果に基づいて前記調整対象回路の前記電気的特性を調整するチューニング回路とを備え、前記チューニング回路は、前記調整対象回路の前記電気的特性を調整するための複数のチューニングコードを記憶し、かつ記憶情報の書き換えが可能な記憶回路と、前記温度検知回路での検知結果に応じて、前記複数のチューニングコードから一つを選択して前記調整対象回路に出力するチューニングコード選択回路とを有する。
【発明の効果】
【０００９】
この発明の第１の半導体装置によれば、周波数に関して正の温度特性を有する第１クロック信号と、周波数に関して負の温度特性を有する第２クロック信号とに基づいて、半導体装置の温度に応じて変化する温度信号が生成される。したがって、当該半導体装置の温度に対して敏感に変化する温度信号を生成することができ、温度検知精度が向上する。
【００１０】
また、この発明の第２の半導体装置によれば、記憶情報の書き換えが可能な記憶回路に、調整対象回路の電気的特性を調整するための複数のチューニングコードが記憶されているため、当該チューニングコードを書き換えることができる。そのため、製造プロセスのばらつきによって調整対象回路の電気的特性が変化した場合であっても、当該変化に対応してチューニングコードを適切な値に書き換えることができる。よって、製造プロセスのばらつきの影響を受けずに適切に温度検知結果に基づいて調整対象回路の電気的特性を調整することができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。図１に示されるように、本実施の形態１に係る半導体装置は、温度検知装置１０と、チューニング回路２０と、内部電源回路３０，５０と、メモリ回路４０と、ロジック回路６０とを備えている。これらの構成要素は同一の半導体基板１上に形成されており、当該半導体基板１は樹脂パッケージ１００内に収納されている。
【００１２】
温度検知装置１０は、本半導体装置の温度Ｔを検知し、その結果を温度信号ＴＥＭＰとして出力する。チューニング回路２０は、温度検知装置１０から出力される温度信号ＴＥＭＰに基づいて調整信号ＴＮＳを生成し、この調整信号ＴＮＳを内部電源回路３０，５０に供給することによってそれらの特性を調整する。
【００１３】
内部電源回路３０は、例えば降圧電源回路であって、樹脂パッケージ１００の外部から入力される外部電源電圧ＶＣＣから、メモリ回路４０の電源電圧として使用される内部電源電圧ＶＣＣＭを生成して出力する。内部電源回路３０は、外部電源電圧ＶＣＣの値が所定の範囲内であれば一定電圧の内部電源電圧ＶＣＣＭを出力することが可能である。したがって、外部電源電圧ＶＣＣがある程度変動した場合であっても安定した内部電源電圧ＶＣＣＭを出力することができる。また内部電源回路３０は、入力された調整信号ＴＮＳに応じた値の内部電源電圧ＶＣＣＭを出力する。これにより、内部電源電圧ＶＣＣＭが温度Ｔに応じて自動的に調整される。
【００１４】
内部電源回路５０は、内部電源回路３０と同様に、例えば降圧電源回路であって、外部電源電圧ＶＣＣから、ロジック回路６０の電源電圧として使用される内部電源電圧ＶＣＣＬを生成して出力する。内部電源回路５０は、外部電源電圧ＶＣＣの値が所定の範囲内であれば一定電圧の内部電源電圧ＶＣＣＬを出力することが可能であり、外部電源電圧ＶＣＣがある程度変動した場合であっても安定した内部電源電圧ＶＣＣＬを出力することができる。また内部電源回路５０は、入力された調整信号ＴＮＳに応じた値の内部電源電圧ＶＣＣＬを出力し、内部電源電圧ＶＣＣＬは温度Ｔに応じて自動的に調整される。なお本実施の形態１では、内部電源電圧ＶＣＣＭと内部電源電圧ＶＣＣＬとは異なる電圧値に設定されている。
【００１５】
メモリ回路４０は例えばＤＲＡＭ（Dynamic Random Access Memory）であって、図示しない複数のメモリセルとその周辺回路とを備えている。メモリ回路４０は、内部電源回路３０から出力される内部電源電圧ＶＣＣＭが供給されて、それを自身の電源電圧として動作する。ロジック回路６０は、ＡＮＤ回路やＯＲ回路などの複数の論理素子を備えており、様々な論理演算を実行する。ロジック回路６０は、内部電源回路５０から出力される内部電源電圧ＶＣＣＬが供給されて、それを自身の電源電圧として動作する。
【００１６】
図２は温度検知装置１０の構成を示すブロック図である。図２に示されるように、温度検知装置１０は、温度検知タイミング制御回路１１と温度検知回路１４とを備えている。温度検知タイミング制御回路１１は、長周期オシレータ１２とタイミングパルス発生回路１３とを備えており、温度検知回路１４での温度検知の実行タイミングを制御する。長周期オシレータ１２は、周期が数μｓｅｃのクロック信号ＣＬＫ０を出力する。このクロック信号ＣＬＫ０は、周波数に関する温度特性が安定しており、本半導体装置の温度Ｔが変化した場合であってもその周波数はほとんど変化しない。
【００１７】
タイミングパルス発生回路１３は、長周期オシレータ１２から出力されるクロック信号ＣＬＫ０に基づいて複数のタイミングパルス信号ＴＰＳを順次発生して温度検知回路１４に出力する。タイミングパルス発生回路１３は、所定のパルス幅のタイミングパルス信号ＴＰＳを所定間隔で発生し、タイミングパルス信号ＴＰＳのパルス幅及び発生間隔を制御することが可能である。
【００１８】
例えば、タイミングパルス発生回路１３は、クロック信号ＣＬＫ０のパルス数をカウントし、そのカウント数が第１基準値と一致するとＬｏｗレベルの信号をＨｉｇｈレベルに変化させ、その後、新たにクロック信号ＣＬＫ０のパルス数をカウントして、そのカウント数が第２基準値と一致すると、Ｈｉｇｈレベルの当該信号をＬｏｗレベルに変化させる。そして、新たにクロック信号ＣＬＫ０のパルス数をカウントして、そのカウント数が第１基準値と一致すると、Ｌｏｗレベルの当該信号を再びＨｉｇｈレベルに変化させる。このように、クロック信号ＣＬＫ０のパルス数をカウントすることによって、所定のパルス幅のタイミングパルス信号ＴＰＳを所定間隔で発生することができ、カウント数と比較される上記第１基準値と第２基準値とを個別に変化させることによって、タイミングパルス信号ＴＰＳのパルス幅と発生間隔を個別に制御することができる。なおタイミングパルス発生回路１３は、本半導体装置に設けられている図示しないＣＰＵからの命令に従って、上記第１及び第２基準値を決定する。
【００１９】
温度検知回路１４は、短周期オシレータ１５，１６と、温度信号生成回路１７とを備えており、タイミングパルス信号ＴＰＳが入力されるたびに温度信号ＴＥＭＰを生成してチューニング回路２０に出力する。短周期オシレータ１５は、周波数に関して正の温度特性を有するクロック信号ＣＬＫ１を発生する。したがって、クロック信号ＣＬＫ１の周波数ｆ１は、本半導体装置の温度Ｔが大きくなれば大きくなり、小さくなれば小さくなる。一方、短周期オシレータ１６は、周波数に関して負の温度特性を有するクロック信号ＣＬＫ２を発生する。したがって、クロック信号ＣＬＫ２の周波数ｆ２は、本半導体装置の温度Ｔが大きくなれば小さくなり、小さくなれば大きくなる。なお、クロック信号ＣＬＫ１，ＣＬＫ２の周期はクロック信号ＣＬＫ０よりも十分に小さく設定されている。
【００２０】
温度信号生成回路１７は、カウンタ１８，１９を備えており、クロック信号ＣＬＫ１，ＣＬＫ２に基づいて、本半導体装置の温度Ｔに応じて変化する温度信号ＴＥＭＰを生成して出力する。カウンタ１８は、クロック信号ＣＬＫ１のパルス数を所定数Ｎだけカウントし、そのカウントしている間だけ活性化されるカウント期間信号ＣＰＳを出力する。カウンタ１９は、カウント期間信号ＣＰＳが活性化されている間だけ、クロック信号ＣＬＫ２のパルス数をカウントし、そのカウント数Ｍを示す信号を温度信号ＴＥＭＰとしてチューニング回路２０に出力する。
【００２１】
図３は温度検知回路１４の動作を示すタイミングチャートである。図３に示されるように、タイミングパルス信号ＴＰＳが立ち上がると、短周期オシレータ１５及びカウンタ１８は活性化する。そうすると、短周期オシレータ１５は発振してクロック信号ＣＬＫ１を出力し、カウンタ１８はクロック信号ＣＬＫ１のパルス数をＮ個カウントして、そのカウントしている間Ｈｉｇｈレベルとなるパルス信号をカウント期間信号ＣＰＳとして出力する。短周期オシレータ１５及びカウンタ１８は、カウント期間信号ＣＰＳが立ち下がると動作を停止する。その後、タイミングパルス信号ＴＰＳが再び立ち上がると、短周期オシレータ１５及びカウンタ１８は活性化し、以後同様の動作が繰り返し実行される。
【００２２】
短周期オシレータ１６及びカウンタ１９は、カウント期間信号ＣＰＳが立ち上がると活性化し、短周期オシレータ１６は発振してクロック信号ＣＬＫ２を出力し、カウンタ１９は、カウント期間信号ＣＰＳがＨｉｇｈレベルの間クロック信号ＣＬＫ２のパルス数をカウントして、そのカウント数Ｍを示す信号を温度信号ＴＥＭＰとして出力する。短周期オシレータ１５及びカウンタ１８は、カウント期間信号ＣＰＳが立ち下がると動作を停止し、その後、カウント期間信号ＣＰＳが再度立ち上がると同様の動作を実行する。
【００２３】
以上のように、本実施の形態１に係る温度検知回路１４では、クロック信号ＣＬＫ１のパルス数がＮ個カウントされる間に、クロック信号ＣＬＫ２のパルス数はＭ個カウントされる。したがって、Ｎ＝Ｍの場合には、クロック信号ＣＬＫ１，ＣＬＫ２の周波数ｆ１，ｆ２はｆ１＝ｆ２であって、Ｎ＞Ｍの場合にはｆ１＞ｆ２、Ｎ＜Ｍの場合にはｆ１＜ｆ２である。
【００２４】
図４は、本半導体装置の温度Ｔとクロック信号ＣＬＫ１，ＣＬＫ２の周波数ｆ１，ｆ２との関係を示す図である。本実施の形態１では、温度Ｔが常温Ｔ０におけるクロック信号ＣＬＫ１，ＣＬＫ２の周波数ｆ１，ｆ２は互いに同じ値に設定されている。図４に示されるように、温度Ｔが大きくなると、正の温度特性を示す周波数ｆ１は大きくなり、負の温度特性を示す周波数ｆ２は小さくなるため、温度Ｔが常温Ｔ０よりも大きくなると周波数ｆ１は周波数ｆ２よりも大きくなり、その差は温度Ｔが大きくなるつれて大きくなる。
【００２５】
一方、温度Ｔが小さくなると、正の温度特性を示す周波数ｆ１は小さくなり、負の温度特性を示す周波数ｆ２は大きくなるため、温度Ｔが常温Ｔ０よりも小さくなると周波数ｆ１は周波数ｆ２よりも小さくなり、その差は温度Ｔが小さくなるにつれて大きくなる。
【００２６】
このように、Ｔ＞Ｔ０のときにはｆ１＞ｆ２となるため、Ｔ＞Ｔ０のときにはＮ＞Ｍとなる。一方、Ｔ＜Ｔ０のときにはｆ１＜ｆ２となるため、Ｔ＜Ｔ０のときにはＮ＜Ｍとなる。本実施の形態１では、Ｎの値は一定値であり変化することはないため、温度Ｔとカウント数Ｍとの関係をシミュレーション等で予め求めておけば、カウント数Ｍを示す温度信号ＴＥＭＰを参照することによって、現在の温度Ｔの値を知ることができる。
【００２７】
次に、正の温度特性を有する短周期オシレータ１５の回路構成例について説明する。図５は短周期オシレータ１５の構成の一例を示す回路図である。図５に示される短周期オシレータ１５は、上記の内部電源電圧ＶＣＣＬを電源電圧として動作する電流制御型のオシレータであって、ＮＡＮＤ回路１５０と、複数段の反転回路１５１とを備えている。複数段の反転回路１５１のそれぞれは、ＰＭＯＳトランジスタ１５１ａと、ＮＭＯＳトランジスタ１５１ｂ，１５１ｃとを備えている。ＰＭＯＳトランジスタ１５１ａのソースには内部電源電圧ＶＣＣＬが印加され、そのドレインはＮＭＯＳトランジスタ１５１ｂのドレインと接続されている。ＮＭＯＳトランジスタ１５１ｃのドレインは、ＮＭＯＳトランジスタ１５１ｂのソースと接続されており、そのソースには接地電圧が印加される。そして、ＰＭＯＳトランジスタ１５１ａのゲートと、ＮＭＯＳトランジスタ１５１ｂのゲートとは互いに接続されている。
【００２８】
複数段の反転回路１５１のうち最終段を除く反転回路１５１のそれぞれでは、ＰＭＯＳトランジスタ１５１ａのドレインとＮＭＯＳトランジスタ１５１ｂのドレインとの接続点が、次段の反転回路１５１におけるＰＭＯＳトランジスタ１５１ａのゲートとＮＭＯＳトランジスタ１５１ｂのゲートとの接続点に接続されている。最終段の反転回路１５１では、ＰＭＯＳトランジスタ１５１ａのドレインとＮＭＯＳトランジスタ１５１ｂのドレインとの接続点の信号がクロック信号ＣＬＫ１として出力されるとともに、当該接続点は、ＮＡＮＤ回路１５０の一方入力に接続されている。
【００２９】
ＮＡＮＤ回路１５０の他方入力には活性化信号ＡＣＴが入力され、ＮＡＮＤ回路１５０の出力は、最初段の反転回路１５１におけるＰＭＯＳトランジスタ１５１ａのゲートとＮＭＯＳトランジスタ１５１ｂのゲートとの接続点に接続されている。そして、複数段の反転回路１５１におけるＮＭＯＳトランジスタ１５１ｃのゲートのそれぞれには、バイアス電圧ＢＩＡＳが入力される。
【００３０】
図５に示される回路では、活性化信号ＡＣＴがＬｏｗレベルからＨｉｇｈレベルに遷移するとクロック信号ＣＬＫ１の発振が開始し、ＨｉｇｈレベルからＬｏｗレベルに遷移するとクロック信号ＣＬＫ１の発振が停止する。したがって、タイミングパルス信号ＴＰＳがＨｉｇｈレベルになるとＨｉｇｈレベルとなり、カウント期間信号ＣＰＳがＬｏｗレベルになるとＬｏｗレベルとなる信号を生成する回路を図５の構成に付加し、当該信号を活性化信号ＡＣＴとしてＮＡＮＤ回路１５０に入力することによって、上述のような動作を行う短周期オシレータ１５を実現できる。
【００３１】
また、バイアス電圧ＢＩＡＳを変化させると反転回路１５１の出力電流が変化するため、バイアス電圧ＢＩＡＳによって短周期オシレータ１５の温度特性を調整できる。したがって、バイアス電圧ＢＩＡＳを適切に設定することによって、図４に示されるような正の温度特性を有する短周期オシレータ１５を実現できる。
【００３２】
次に、負の温度特性を有する短周期オシレータ１６の回路構成例について説明する。図６は短周期オシレータ１６の構成の一例を示す回路図であって、図７は短周期オシレータ１６の他の構成を示す回路図である。図６に示される短周期オシレータ１６は、上記内部電源電圧ＶＣＣＬを電源電圧として動作するインバータ型のオシレータであって、ＮＡＮＤ回路１６０と、複数段のＣＭＯＳインバータ回路１６１とを備えている。ＮＡＮＤ回路１６０の一方入力にはカウント期間信号ＣＰＳが入力され、その他方入力は最終段のＣＭＯＳインバータ回路１６１の出力と接続されている。ＮＡＮＤ回路１６０の出力は、最初段のＣＭＯＳインバータ回路１６１の入力に接続されている。複数段のＣＭＯＳインバータ回路１６１では、最終段を除いて、それぞれの出力が次段の入力に接続されている。そして、最終段のＣＭＯＳインバータ回路１６１の出力信号はクロック信号ＣＬＫ２としてカウンタ１９に入力される。
【００３３】
図７に示される短周期オシレータ１６は、図６に示される回路構成に、複数のＲＣ遅延回路１６２を設けたものである。複数のＲＣ遅延回路１６２は、複数のＣＭＯＳインバータ回路１６１と一対一で対応しており、それぞれは、対応するＣＭＯＳインバータ回路１６１の入力段に設けられている。各ＲＣ遅延回路１６２は抵抗素子Ｒと容量素子Ｃとを備えている。容量素子Ｃの一端は、抵抗素子Ｒの一端と、対応するＣＭＯＳインバータ回路１６１の入力とに接続されており、容量素子Ｃの他端には接地電圧が印加される。そして、抵抗素子Ｒの他端は前段の素子の出力に接続されている。
【００３４】
図６や図７に示される短周期オシレータ１６では、カウント期間信号ＣＰＳがＬｏｗレベルからＨｉｇｈレベルに遷移するとクロック信号ＣＬＫ２の発振が開始し、ＨｉｇｈレベルからＬｏｗレベルに遷移するとクロック信号ＣＬＫ２の発振が停止する。
【００３５】
なお、上記図４に示されるように、図６，７に示される短周期オシレータ１６の周波数ｆ２は、図５に示される短周期オシレータ１５の周波数ｆ１と比較して、温度Ｔに対する変化の絶対値が小さい。つまり、図６，７に示される短周期オシレータ１６の周波数ｆ２は、図５に示される短周期オシレータ１５の周波数ｆ１ほど、温度Ｔによっては変化しない。また、図７に示される短周期オシレータ１６では、ＲＣ遅延回路１６２の抵抗素子Ｒあるいは容量素子Ｃの値を変更することによって、その温度特性を多少調整することができる。
【００３６】
図８はチューニング回路２０と内部電源回路３０との構成を示すブロック図である。なお、内部電源回路５０の構成は内部電源回路３０と同様であるため、その説明は省略する。図８に示されるように、チューニング回路２０は、ｎ（≧２）個のチューニングコードＣＣ１〜ＣＣｎを記憶するチューニングコード記憶回路２１と、温度検知装置１０が出力する温度信号ＴＥＭＰに応じて複数のチューニングコードＣＣ１〜ＣＣｎから一つを選択して出力するチューニングコード選択回路２２とを備えている。
【００３７】
チューニングコード記憶回路２１は、例えば、複数のフリップフロップなどで構成されたレジスタ回路や、メタルヒューズや電気ヒューズなどを用いたヒューズ回路で構成されており、その記憶情報は上述の図示しないＣＰＵが書き換えることが可能である。そして、チューニングコード記憶回路２１は、記憶する複数のチューニングコードＣＣ１〜ＣＣｎのすべてをチューニングコード選択回路２２に出力する。
【００３８】
チューニングコード選択回路２２は、温度信号ＴＥＭＰに応じて変化する選択信号群ＳＥＬＧを生成する選択信号生成回路２３と、選択信号生成回路２３で生成された選択信号群ＳＥＬＧに基づいて、入力される複数のチューニングコードＣＣ１〜ＣＣｎから一つを選択し、それを調整信号ＴＮＳとして出力する選択回路２４とを備えている。
【００３９】
本実施の形態１では、温度信号ＴＥＭＰの値が取り得る範囲、つまりカウンタ１９のカウント値の取り得る範囲は、チューニングコードＣＣ１〜ＣＣｎの数と同じｎ個の区分に予め分けられており、選択信号生成回路２３は、入力された温度信号ＴＥＭＰの値がそれらの区分のうちどれに属するかを判定する。選択信号群ＳＥＬＧはｎ個の選択信号ＳＥＬ＜０＞〜ＳＥＬ＜ｎ−１＞で構成されており、これらの選択信号ＳＥＬ＜０＞〜ＳＥＬ＜ｎ−１＞は、上記ｎ個の区分に一対一で対応している。選択信号生成回路２３は、選択信号ＳＥＬ＜０＞〜＜ｎ−１＞のうち、受け取った温度信号ＴＥＭＰの値が属する区分に対応する信号の値のみを“１”にして、選択信号群ＳＥＬＧを選択回路２４に出力する。
【００４０】
例えば、カウンタ１９が３ビットのカウンタであって、温度信号ＴＥＭＰが３ビットのデータＴＥＭＰ＜２：０＞で構成されているとすると、温度信号ＴＥＭＰの値は、“０００”から“１１１”までの範囲（十進数表記で“０”〜“７”までの範囲）を取り得る。そして、この範囲を例えば“０００”から“１００”までの範囲（以後、「区分Ａ」と呼ぶ）と、“１０１”から“１１１”までの範囲（以後、「区分Ｂ」と呼ぶ）とに区分し、選択信号群ＳＥＬＧを構成する２本の選択信号ＳＥＬ＜１＞，ＳＥＬ＜０＞のうちの選択信号ＳＥＬ＜０＞が区分Ａに対応し、選択信号ＳＥＬ＜１＞が区分Ｂに対応するものとする。この場合、選択信号生成回路２３は、受け取った温度信号ＴＥＭＰの値が例えば“０１０”であって区分Ａに属すると、選択信号ＳＥＬ＜０＞が“１”を示し、選択信号ＳＥＬ＜１＞が“０”を示す選択信号群ＳＥＬＧを出力する。図９はこの場合の選択信号生成回路２３の構成を示す回路図である。
【００４１】
図９に示される選択信号生成回路２３は、ＮＡＮＤ回路２３０と、ＡＮＤ回路２３１と、ＯＲ回路２３２とを備えている。ＮＡＮＤ回路２３０は、データＴＥＭＰ＜０＞を反転した値と、データＴＥＭＰ＜１＞を反転した値との否定論理積を演算して、その結果をＡＮＤ回路２３１に出力する。ＡＮＤ回路２３１は、ＮＡＮＤ回路２３０の出力と、データＴＥＭＰ＜２＞との論理積を演算して、その結果を選択信号ＳＥＬ＜１＞として出力する。ＯＲ回路２３２は、ＮＡＮＤ回路２３０の出力を反転した値と、データＴＥＭＰ＜２＞を反転した値との論理和を演算して、その結果を選択信号ＳＥＬ＜０＞として出力する。
【００４２】
以上のような回路構成を有する選択信号生成回路２３では、データＴＥＭＰ＜２：０＞が“０００”から“１００”の範囲では選択信号ＳＥＬ＜１＞＝０、選択信号ＳＥＬ＜０＞＝１となり、データＴＥＭＰ＜２：０＞が“１０１”から“１１１”の範囲では選択信号ＳＥＬ＜１＞＝１、選択信号ＳＥＬ＜０＞＝０となる。
【００４３】
チューニングコード記憶回路２１に記憶されている複数のチューニングコードＣＣ１〜ＣＣｎは、選択信号群ＳＥＬＧを構成するｎ個の選択信号ＳＥＬ＜０＞〜ＳＥＬ＜ｎ−１＞と一対一で対応している。選択回路２４は、複数のチューニングコードＣＣ１〜ＣＣｎから、選択信号ＳＥＬ＜０＞〜ＳＥＬ＜ｎ−１＞のうち“１”を示す信号に対応するコードを選択して調整信号ＴＮＳとして出力する。
【００４４】
内部電源回路３０は、参照電圧ＶＲＥＦを生成して出力する参照電圧発生回路３１と、参照電圧ＶＲＥＦから内部電源電圧ＶＣＣＭを生成して出力する内部電圧発生回路３２とを備えている。参照電圧発生回路３１は、参照電圧ＶＲＥＦの電圧値をｎ種類に変化させることが可能であり、このｎ種類の電圧値は、ｎ個のチューニングコードＣＣ１〜ＣＣｎと一対一で対応している。参照電圧発生回路３１は、入力された調整信号ＴＮＳが示すチューニングコードに対応する電圧値を示す参照電圧ＶＲＥＦを出力する。
【００４５】
内部電圧発生回路３２は、例えば、参照電圧ＶＲＥＦからそれと同じ値の内部電源電圧ＶＣＣＭを生成して出力する。したがって、参照電圧ＶＲＥＦが調整信号ＴＮＳに応じて変化すると、内部電源電圧ＶＣＣＭも変化する。ここで、調整信号ＴＮＳは上記説明から理解できるように温度信号ＴＥＭＰに応じて変化する。したがって、内部電源電圧ＶＣＣＭも温度信号ＴＥＭＰに応じて変化する。これにより、内部電源電圧ＶＣＣＭの値は、本半導体装置の温度Ｔに応じて適切に調整される。なお、参照電圧ＶＲＥＦは内部電圧発生回路３２以外の図示しない回路にも供給されることがある。
【００４６】
以上のように、本実施の形態１に係る温度検知回路１４では、周波数に関して正の温度特性を有するクロック信号ＣＬＫ１と、周波数に関して負の温度特性を有するクロック信号ＣＬＫ２とに基づいて、本半導体装置の温度Ｔに応じて変化する温度信号ＴＥＭＰが生成される。したがって、本半導体装置の温度Ｔに対して敏感に変化する温度信号ＴＥＭＰを生成することができ、その結果、温度検知精度が向上する。以下に、この効果について詳細に説明する。
【００４７】
図１０は、本実施の形態１に係る温度検知回路１４の比較対照となる温度検知回路１１４の構成を示すブロック図である。図１０に示される温度検知回路１１４は、温度検知回路１４とは異なり、正の温度特性を有するクロック信号ＣＬＫ１のみを用いて温度信号ＴＥＭＰを生成する。
【００４８】
図１０に示されるように、温度検知回路１１４は、上述の短周期オシレータ１５と、カウンタ１１８とを備えている。カウンタ１１８は、タイミングパルス信号ＴＰＳが活性化されている間だけクロック信号ＣＬＫ１のパルス数をカウントし、そのカウント数Ｎを示す信号を温度信号ＴＥＭＰとして出力する。
【００４９】
図１１は温度検知回路１１４の動作を示すタイミングチャートである。図１１に示されるように、タイミングパルス信号ＴＰＳが立ち上がると、短周期オシレータ１５及びカウンタ１１８は活性化する。そうすると、短周期オシレータ１５は発振してクロック信号ＣＬＫ１を出力し、カウンタ１１８はクロック信号ＣＬＫ１のパルス数のカウントを開始する。その後、タイミングパルス信号ＴＰＳが立ち下がると、短周期オシレータ１５は動作を停止し、カウンタ１１８はパルス数のカウントを停止して、そのときのカウント数Ｎを温度信号ＴＥＭＰとして出力する。その後、タイミングパルス信号ＴＰＳが再び立ち上がると同様の動作を繰り返す。
【００５０】
図１２は、本実施の形態１に係る半導体装置において温度検知回路１４の替わりに温度検知回路１１４が組み込まれた際の温度Ｔとクロック信号ＣＬＫ１の周波数ｆ１との関係を示す図である。図１２に示されるように、温度Ｔが常温Ｔ０におけるクロック信号ＣＬＫ１の周波数ｆ１をｆ０とすると、温度Ｔが常温Ｔ０よりも大きくなると、正の温度特性を示す周波数ｆ１はｆ０よりも大きくなる。一方で、温度Ｔが常温Ｔ０よりも小さくなると、周波数ｆ１はｆ０よりも小さくなる。
【００５１】
このように、Ｔ＞Ｔ０のときにはｆ１＞ｆ０となるため、Ｔ＝Ｔ０のときのカウンタ１１８でのカウント数ＮをＮ０とすると、Ｔ＞Ｔ０のときにはＮ＞Ｎ０となる。一方で、Ｔ＜Ｔ０のときにはｆ１＜ｆ０となるため、Ｔ＜Ｔ０のときにはＮ＜Ｎ０となる。したがって、温度Ｔとカウント数Ｎとの関係をシミュレーション等で予め求めておけば、温度信号ＴＥＭＰを参照することによって現在の温度Ｔの値を知ることができる。
【００５２】
以上のように、クロック信号ＣＬＫ１のみを用いる場合であっても温度Ｔを検知することが可能である。しかしながら、タイミングパルス信号ＴＰＳがＨｉｇｈレベルの間の時間は温度Ｔが変化してもほとんど変化しないため、温度Ｔに応じて変化するのはカウンタ１１８でのカウント数Ｎだけである。つまり、温度信号ＴＥＭＰは、クロック信号ＣＬＫ１の温度特性のみに依存して変化する。
【００５３】
一方、本実施の形態１に係る温度検知回路１４では、カウント期間信号ＣＰＳは、正の温度特性を有するクロック信号ＣＬＫ１に基づいて生成されるため、当該カウント期間信号ＣＰＳのパルス幅は温度Ｔに応じて変化する。そして、クロック信号ＣＬＫ２の周波数は、温度Ｔが変化すると、カウント期間信号ＣＰＳのパルス幅が変化する方向とは逆の方向に変化する。したがって、カウンタ１９でのカウント数Ｍ、つまり温度信号ＴＥＭＰの値は、温度Ｔが大きくなると、カウント期間信号ＣＰＳのパルス幅が短くなることにより小さくなるとともに、クロック信号ＣＬＫ２の周波数が低くなることにより小さくなる。逆に、温度Ｔが小さくなると、温度信号ＴＥＭＰの値は、カウント期間信号ＣＰＳのパルス幅が長くなることにより大きくなるとともに、クロック信号ＣＬＫ２の周波数が高くなることにより大きくなる。
【００５４】
このように、本実施の形態１に係る温度検知回路１４では、クロック信号ＣＬＫ１，ＣＬＫ２の温度特性の両方に依存して温度信号ＴＥＭＰが変化するため、当該温度信号ＴＥＭＰは温度Ｔに対して敏感に変化する。したがって、温度検知精度が向上する。
【００５５】
また、本実施の形態１のように、温度Ｔに対して敏感に変化する温度信号ＴＥＭＰに基づいて、内部電源回路３０，５０等の調整対象回路の電気的特性を調整することによって、温度変化に対して高精度な特性調整が可能となる。よって、本半導体装置の誤動作を確実に抑制できる。
【００５６】
また、本実施の形態１に係る温度検知装置１０では、温度検知タイミング制御回路１１は、複数のタイミングパルス信号ＴＰＳの発生間隔を制御することが可能であり、温度検知回路１４は、当該複数のタイミングパルス信号ＴＰＳの一つが入力されるたびに、温度信号ＴＥＭＰを生成する。したがって、複数のタイミングパルス信号ＴＰＳの発生間隔を制御することによって、温度検知回路１４での温度検知の実行タイミングを制御することができる。よって、本半導体装置が使用されるシステムに応じた最適な温度検知実行タイミングを設定できる。
【００５７】
例えば、低消費電力化が要求されるシステムに本半導体装置が使用される場合には、タイミングパルス信号ＴＰＳの発生間隔を長くして温度検知が実行される間隔を長くし、本半導体装置の消費電力を低減する。一方、安全動作が最優先されるシステムに本半導体装置が使用される場合には、タイミングパルス信号ＴＰＳの発生間隔を短くして温度検知が頻繁に実行されるようにし、温度検知精度を向上して本半導体装置の誤動作を防止する。
【００５８】
また本実施の形態１では、チューニングコードＣＣ１〜ＣＣｎの書き換えが可能であるため、設定後に値の変更が生じた場合であっても最適なチューニングコードＣＣ１〜ＣＣｎを設定できる。例えば、シミュレーション結果と実験結果とが異なった場合において、シミュレーション結果に基づいて設定したチューニングコードＣＣ１〜ＣＣｎの値を、その後の実験結果に基づいて書き直すことができる。
【００５９】
なお、チューニングコード記憶回路２１は、複数のメモリセルを有するＲＡＭ（Random Access Memory）で構成しても良い。この場合には、選択回路２４は、選択信号群ＳＥＬＧに基づいてアドレス信号やコントロール信号をチューニングコード記憶回路２１に対して出力することによって、当該チューニングコード記憶回路２１から複数のチューニングコードＣＣ１〜ＣＣｎのうちの一つを選んで読み出すことができる。
【００６０】
また、チューニングコードＣＣ１〜ＣＣｎの値を本半導体装置の製造工程段階で予め調整することによって、製造プロセスのばらつきに起因するメモリ回路４０及びロジック回路６０の特性のばらつきを吸収することができる。例えば、本半導体装置でのウェハテストの際に、メモリ回路４０及びロジック回路６０内の素子の特性のばらつきを確認し、確認したばらつきに応じてチューニングコードＣＣ１〜ＣＣｎの値を設計値よりも全体的に大き目に設定したり、小さ目に設定したりする。これにより、製造プロセスのばらつきに応じて内部電源電圧ＶＣＣＬ，ＶＣＣＭの値が調整され、内部電源電圧ＶＣＣＭを電源電圧として動作するメモリ回路４０の特性のばらつきや、内部電源電圧ＶＣＣＬを電源電圧として動作するロジック回路６０の特性のばらつきが吸収される。
【００６１】
実施の形態２．
上述の実施の形態１に係る半導体装置では、クロック信号ＣＬＫ１をＮカウントする間にカウントされるクロック信号ＣＬＫ２のパルス数を温度信号ＴＥＭＰとして出力していたが、クロック信号ＣＬＫ１，ＣＬＫ２のパルス数を所定時間カウントして、それらのカウント数の差を温度信号ＴＥＭＰとして出力しても良い。以下にこの場合における温度Ｔの検知回路について説明する。
【００６２】
図１３は本発明の実施の形態２に係る温度検知回路７４の構成を示すブロック図である。本実施の形態２に係る温度検知回路７４は、上述の実施の形態１に係る半導体装置において、温度検知回路１４の替わりに使用される。
【００６３】
図１３に示されるように、温度検知回路７４は、上述の短周期オシレータ１５，１６と、温度信号生成回路７７とを備えている。温度信号生成回路７７は、カウンタ７８，７９と減算器８０とを備えており、クロック信号ＣＬＫ１，ＣＬＫ２に基づいて、本半導体装置の温度Ｔに応じて変化する温度信号ＴＥＭＰを生成して出力する。
【００６４】
カウンタ７８は、タイミングパルス信号ＴＰＳが活性化されている間だけクロック信号ＣＬＫ１のパルス数をカウントし、そのカウント数Ｎを減算器８０に出力する。カウンタ７９は、タイミングパルス信号ＴＰＳが活性化されている間だけクロック信号ＣＬＫ２のパルス数をカウントし、そのカウント数Ｍを減算器８０に出力する。減算器８０は、カウンタ７８から出力されるカウント数Ｎから、カウンタ７９から出力されるカウント数Ｍを減算して、その減算結果を示す信号を温度信号ＴＥＭＰとして出力する。
【００６５】
図１４は本実施の形態２に係る温度検知回路７４の動作を示すタイミングチャートである。図１４に示されるように、タイミングパルス信号ＴＰＳが立ち上がると、短周期オシレータ１５，１６及びカウンタ７８，７９は活性化する。そうすると、短周期オシレータ１５，１６は発振してそれぞれクロック信号ＣＬＫ１，ＣＬＫ２を出力し、カウンタ７８はクロック信号ＣＬＫ１のパルス数のカウントを開始し、カウンタ７９はクロック信号ＣＬＫ２のパルス数のカウントを開始する。その後、タイミングパルス信号ＴＰＳが立ち下がると、短周期オシレータ１５，１６は動作を停止し、カウンタ７８，７９のそれぞれはパルス数のカウントを停止して、そのときのカウント数を減算器８０に出力する。その後、タイミングパルス信号ＴＰＳが再び立ち上がると同様の動作を繰り返す。
【００６６】
このように、本実施の形態２に係る温度検知回路７４では、クロック信号ＣＬＫ１，ＣＬＫ２のパルス数が所定時間カウントされて、それらのカウント数Ｎ，Ｍの差が温度信号ＴＥＭＰとして出力される。したがって、温度信号ＴＥＭＰは正負の値を表現できる必要がある。そこで、温度信号ＴＥＭＰを複数ビットのデータで構成し、その最上位ビットを正負を示す符号として使用し、その他のビットをカウント数Ｎ，Ｍの差の絶対値を示す符号として使用する。
【００６７】
例えば、最上位ビットが“０”のとき正の値を示し、“１”のとき負の値を示すものとすると、温度信号ＴＥＭＰは、その最上位ビットが“０”であって、その他のビットの少なくとも一つが“１”のときには、カウント数Ｎの方がカウント数Ｍよりも大きいことを示し、クロック信号ＣＬＫ１の周波数ｆ１がクロック信号ＣＬＫ２の周波数ｆ２よりも大きいことを示すことになる。
【００６８】
一方で、温度信号ＴＥＭＰは、その最上位ビットが“１”であって、その他のビットの少なくとも一つが“１”のときには、カウント数Ｎの方がカウント数Ｍよりも小さいことを示し、クロック信号ＣＬＫ１の周波数ｆ１がクロック信号ＣＬＫ２の周波数ｆ２よりも小さいことを示すことになる。よって、上述の図４に示されるグラフから、温度信号ＴＥＭＰは、その最上位ビットが“０”であって、その他のビットの少なくとも一つが“１”のときには、温度Ｔが常温Ｔ０よりも大きいことを示し、その最上位ビットが“１”であって、その他のビットの少なくとも一つが“１”のときには、温度Ｔが常温Ｔ０よりも小さいことを示す。また、温度信号ＴＥＭＰにおける最上位ビット以外のビットは、値が大きいほど温度Ｔと常温Ｔ０との差が大きいことを意味している。したがって、カウント数Ｎ，Ｍの差と温度Ｔとの関係をシミュレーション等で予め求めておけば、温度信号ＴＥＭＰを参照することによって、現在の温度Ｔの値を知ることができる。
【００６９】
以上のように、本実施の形態２に係る温度検知回路７４は、温度検知回路１４と同様に、周波数に関して正の温度特性を有するクロック信号ＣＬＫ１と、周波数に関して負の温度特性を有するクロック信号ＣＬＫ２とに基づいて、本半導体装置の温度Ｔに応じて変化する温度信号ＴＥＭＰを生成している。本実施の形態２では、温度Ｔが変化すると、クロック信号ＣＬＫ１，ＣＬＫ２の周波数は互いに逆方向に変化するため、カウント数Ｎ，Ｍも互いに異なる方向へ変化する。したがって、本実施の形態２に係る温度信号ＴＥＭＰも温度Ｔに対して敏感に変化し、その結果、温度検知精度が向上する。
【００７０】
また、本実施の形態２に係る温度検知回路７４を温度検知回路１４に替わりに上記半導体装置に組み込むことによって、内部電源回路３０，５０等の調整対象回路の電気的特性を温度Ｔに応じて高精度に調整することができる。その結果、当該半導体装置の誤動作を確実に抑制できる。
【００７１】
なお、上述の実施の形態１に係る温度検知回路１４では、本実施の形態２に係る温度検知回路７４とは異なり、差分処理を実行する必要がなく減算器８０を設ける必要がないため、温度検知回路１４の回路規模を温度検知回路７４よりも低減することができる。
【００７２】
実施の形態３．
上述の実施の形態１では、チューニング回路２０によって特性が調整される調整対象回路として内部電源回路３０，５０が示されているが、本発明の温度信号ＴＥＭＰを使用して内部電源回路３０，５０以外の回路の特性も調整することが可能である。本実施の形態３では、調整対象回路の他の回路例について説明する。
【００７３】
図１５は、上述の温度検知装置１０及びチューニング回路２０を使用することによって、その電気的特性を温度Ｔに応じて調整することができるタイミング発生回路９０の構成を示すブロック図である。ＤＲＡＭ等の非同期回路においては、一般的に、互いに異なった立ち上がりタイミングを示す複数のタイミングパルス信号が必要とされる。本タイミング発生回路９０は、このような非同期回路に供給する複数のタイミングパルス信号ＴＰＳ１〜ＴＰＳ５を生成する。例えば、タイミングパルス信号ＴＰＳ１〜ＴＰＳ５は、ＤＲＡＭで構成された上記メモリ回路４０に供給される。なお、本タイミング発生回路９０は、温度検知装置１０等と共に上記半導体基板１上に形成される。
【００７４】
図１５に示されるように、タイミング発生回路９０は、ｍ（≧２）段の遅延回路ＤＣ１〜ＤＣｍと、選択回路９１とを備えている。最初段の遅延回路ＤＣ１は、所定間隔で発生する基準タイミングパルス信号ＲＴＰＳを所定時間遅延して次段の遅延回路ＤＣ２に入力するとともに選択回路９１に入力する。遅延回路ＤＣ２〜ＤＣｍのそれぞれは、前段回路の出力信号を所定時間遅延して次段回路に入力するとともに選択回路９１に入力する。選択回路９１は、上述のチューニング回路２０から出力される調整信号ＴＮＳに基づいて、遅延回路ＤＣ１〜ＤＣｍからそれぞれ出力される遅延信号ＤＳ１〜ＤＳｍのうちのいずれか５つを選択して、それぞれタイミングパルス信号ＴＰＳ１〜ＴＰＳ５として出力する。したがって、５つのタイミングパルス信号ＴＰＳ１〜ＴＰＳ５は、互いに異なった立ち上がりタイミングを示すことになる。
【００７５】
選択回路９１は、入力された調整信号ＴＮＳが示すチューニングコードに応じて、ｍ個の遅延信号ＤＳ１〜ＤＳｍから、出力する５つの信号を決定する。例えば、調整信号ＴＮＳがチューニングコードＣＣ１を示す場合には遅延信号ＤＳ１〜ＤＳ５をタイミングパルス信号ＴＰＳ１〜ＴＰＳ５としてそれぞれ出力し、調整信号ＴＮＳがチューニングコードＣＣ２を示す場合には遅延信号ＤＳ２〜ＤＳ６をタイミングパルス信号ＴＰＳ１〜ＴＰＳ５としてそれぞれ出力し、調整信号ＴＮＳがチューニングコードＣＣ３を示す場合には遅延信号ＤＳ３〜ＤＳ７をタイミングパルス信号ＴＰＳ１〜ＴＰＳ５としてそれぞれ出力する。これにより、温度Ｔに応じた適切なタイミングパルス信号ＴＰＳ１〜ＴＰＳ５がＤＲＡＭ等の非同期回路に供給される。したがって、当該非同期回路は、それ自身の動作タイミングが温度Ｔに応じて変化する場合であっても、温度Ｔに応じて適切に調整されたタイミングパルス信号ＴＰＳ１〜ＴＰＳ５に基づいて動作することによって、誤動作することなく所定の機能を実行できる。
【００７６】
実施の形態４．
上述の実施の形態３では、タイミング発生回路９０を調整対象回路として示したが、当該タイミング発生回路９０以外の回路の特性も温度Ｔに応じて調整することができる。以下に、調整対象回路の他の回路例について説明する。
【００７７】
図１６は、ＤＲＡＭにおけるリフレッシュ時間を計測する際に使用される基準クロック信号ＲＣＬＫを生成するクロック信号生成回路９５の構成を示すブロック図である。上述の温度検知装置１０及びチューニング回路２０を使用することによって、図１６に示されるクロック信号生成回路９５の電気的特性を温度Ｔに応じて調整することができる。なお、本クロック信号発生回路９５は、ＤＲＡＭで構成されるメモリ回路４０内に設けられている。
【００７８】
図１６に示されるように、クロック信号生成回路９５は、バイアス電圧発生回路９６と、複数段の上記反転回路１５１とを備えている。複数段の反転回路１５１のうち最終段を除く反転回路１５１のそれぞれでは、ＰＭＯＳトランジスタ１５１ａのドレインとＮＭＯＳトランジスタ１５１ｂのドレインとの接続点が、次段の反転回路１５１におけるＰＭＯＳトランジスタ１５１ａのゲートとＮＭＯＳトランジスタ１５１ｂのゲートとの接続点に接続されている。最終段の反転回路１５１では、ＰＭＯＳトランジスタ１５１ａのドレインとＮＭＯＳトランジスタ１５１ｂのドレインとの接続点の信号が基準クロック信号ＲＣＬＫとして出力されるとともに、当該接続点は、最初段の反転回路１５１におけるＰＭＯＳトランジスタ１５１ａのゲートとＮＭＯＳトランジスタ１５１ｂのゲートとの接続点に接続されている。基準クロック信号ＲＣＬＫは、ＤＲＡＭにおけるリフレッシュ時間を計測するメモリ回路４０内のタイマ（図示せず）に入力され、当該タイマは基準クロック信号ＲＣＬＫのパルス数を所定数カウントすることによってリフレッシュ時間を計測する。
【００７９】
バイアス電圧発生回路９６は、複数段の反転回路１５１におけるＮＭＯＳトランジスタ１５１ｃのゲートのそれぞれに入力されるバイアス電圧ＢＶを生成する。バイアス電圧発生回路９６は、バイアス電圧ＢＶの値をｎ種類に変化させることが可能であり、このｎ種類の電圧値は、上記のｎ個のチューニングコードＣＣ１〜ＣＣｎと一対一で対応している。バイアス電圧発生回路９６は、入力された調整信号ＴＮＳが示すチューニングコードに対応する電圧値を示すバイアス電圧ＢＶを出力する。
【００８０】
以上のような回路構成により、複数段の反転回路１５１におけるそれぞれのＮＭＯＳトランジスタ１５１ｃのゲート電圧は温度Ｔに応じて変化し、その結果、基準クロック信号ＲＣＬＫの周波数も温度Ｔに応じて変化する。したがって、基準クロック信号ＲＣＬＫを受けて動作するタイマで計測されるＤＲＡＭのリフレッシュ時間も温度Ｔに応じて変化する。よって、温度Ｔに応じた適切なリフレッシュ時間を実現することができる。
【００８１】
実施の形態５．
図１７は本発明の実施の形態５に係る半導体装置のチューニング回路２０及び内部電源回路３０の構成を示すブロック図である。本実施の形態５に係る半導体装置は、上述の実施の形態１に係る半導体装置において、半導体基板１に外部端子５００を設けたものである。実施の形態１に係る半導体装置では、半導体基板１に形成された図示しないＣＰＵによってチューニングコード記憶回路２１の記憶情報を書き換えることが可能であったが、本実施の形態５に係る半導体装置では、外部端子５００を利用して半導体基板１の外部からチューニングコード記憶回路２１の記憶情報を書き換えることが可能である。
【００８２】
外部端子５００は制御信号入力端子５００ａとデータ入出力端子５００ｂとで構成されている。半導体基板１を収納する上述の樹脂パッケージ１００には、それから部分的に露出する図示しない外部導出端子が設けられており、外部端子５００は当該外部導出端子に電気的に接続されている。制御信号入力端子５００ａには、チューニングコード記憶回路２１の動作を制御する制御信号ＭＣＳが樹脂パッケージ１００の外部から入力される。制御信号ＭＣＳには、チューニングコード記憶回路２１からデータを読み出す際に当該チューニングコード記憶回路２１を活性化する読み出し活性化信号や、チューニングコード記憶回路２１にデータを書き込む際に当該チューニングコード記憶回路２１を活性化する書き込み活性化信号、あるいはチューニングコード記憶回路２１中のメモリ領域のうちアクセス対象の領域を指定するアドレス信号などが含まれている。データ入出力端子５００ｂにはチューニングコード記憶回路２１への書き込みデータＷＭＤが入力され、チューニングコード記憶回路２１からの読み出しデータＲＭＤはデータ入出力端子５００ｂを介して樹脂パッケージ１００の外部に出力される。
【００８３】
次に、外部端子５００を利用したチューニングコードＣＣ１〜ＣＣｎの設定方法について説明する。図１８はチューニングコード設定方法を示すフローチャートである。本実施の形態５では、樹脂パッケージ１００内に収納される前のウェハ状態の半導体基板１に対してウェハテストを行い、そのテスト結果に基づいて、チューニングコードＣＣ１〜ＣＣｎをチューニングコード記憶回路２１に設定する。
【００８４】
図１８に示されるように、まずステップｓ１において、製造プロセスのばらつきを考慮して、チューニングコード記憶回路２１に記憶するチューニングコードＣＣ１〜ＣＣｎのｎ個のコード値から成る組を複数組あらかじめ準備しておき、当該複数組をウェハテストを行うテスタに記憶させておく。一般的に、製造プロセスのばらつきによって、内部電源回路３０などの調整対象回路の温度特性がウェハ間で変化する。したがって、ウェハ間でチューニングコードＣＣ１〜ＣＣｎのコード値が同じであると、温度信号ＴＥＭＰを使用して調整対象回路の電気的特性を十分に調整しきれないことがある。そこで、製造プロセスのばらつきを考慮して、チューニングコードＣＣ１〜ＣＣｎのコード値の組を複数組あらかじめ準備し、その中から、調整対象回路の実際の温度特性に応じたコード値の組を選択して使用する。
【００８５】
図１９は、製造プロセスのばらつきによって参照電圧発生回路３１の温度特性が変化する様子を示すグラフである。図１９中の横軸及び縦軸は温度Ｔ及び参照電圧ＶＲＥＦをそれぞれ示している。図１９に示されるように、製造プロセスのばらつきによって、参照電圧発生回路３１の参照電圧ＶＲＥＦに関する温度特性は変化し、当該温度特性は例えば特性Ｐ１〜Ｐｘ（ｘ≧２）まで変化する。本実施の形態５では、図２０に示されるように、特性Ｐ１〜Ｐｘのそれぞれに応じたコード値の組を複数組用意する。図２０では、特性Ｐｌ（ｌは変数で１≦ｌ≦ｘ）に対応するチューニングコードＣＣ１〜ＣＣｎのｎ個のコード値をそれぞれコード値ＣＶ１−ｌ〜ＣＶｎ−ｌとしている。なお、図１９に示されるグラフについては、シミュレーション結果あるいは実機での測定結果から得ることができる。
【００８６】
図１８を参照して、次にステップｓ２において、テスタを用いて、温度検知装置１０やチューニング回路２０などが形成されたウェハ状態の半導体基板１に対してウェハテストを実行する。そして、ステップｓ３において、テスタでは、ウェハテストの結果に応じて、ステップｓ１で準備されたコード値の複数組から一組が選択される。例えば、ステップｓ１において、半導体基板１に形成される、ＭＯＳトランジスタ等の特定素子に着目し、当該特定素子の電気的特性と、参照電圧発生回路３１における特性Ｐ１〜Ｐｘとの対応関係を取得し、当該対応関係と、図２０に示される特性Ｐ１〜Ｐｘとコード値との対応関係とから、当該特定素子の電気的特性と複数のコード値から成る組との対応関係を示すテーブルを作成し、当該テーブルをテスタに記憶させておく。そして、ステップｓ２でのウェハテスト時に当該特定素子の電気的特性を実測し、ステップｓ３において、その実測結果に対応するコード値の組を上記テーブル内から選択する。
【００８７】
次に、ステップｓ４において、テスタは、外部端子５００の制御信号入力端子５００ａに書き込み活性化信号とアドレス信号を入力し、データ入出力端子５００ｂに選択した組における複数のコード値を入力し、当該複数のコード値をチューニングコード記憶回路２１に書き込む。このようにして設定されたチューニングコードＣＣ１〜ＣＣｎを用いて参照電圧発生回路３１を制御することにより、製造プロセスのばらつきの影響を受けずに、温度Ｔに応じて参照電圧ＶＲＥＦを適切に制御できる。
【００８８】
以上のように、本実施の形態５に係る半導体装置では、記憶情報の書き換えが可能なチューニングコード記憶回路２１に、調整対象回路の電気的特性を調整するための複数のチューニングコードＣＣ１〜ＣＣｎが記憶されているため、当該チューニングコードＣＣ１〜ＣＣｎを書き換えることができる。そのため、製造プロセスのばらつきによって調整対象回路の電気的特性が変化する場合であっても、当該変化に対応してチューニングコードＣＣ１〜ＣＣｎを適切な値に書き換えることができる。よって、製造プロセスのばらつきの影響を受けずに適切に温度検知結果に基づいて調整対象回路の電気的特性を調整することができる。
【００８９】
また、本実施の形態５では、チューニングコード記憶回路２１の記憶情報を半導体基板１の外部から書き換えるための外部端子５００が設けられているため、半導体基板１上のＣＰＵ等の回路を使用せずに、直接チューニングコードＣＣ１〜ＣＣｎを書き換えることができる。例えば、樹脂パッケージ１００の外部に設けられた装置によってチューニングコードＣＣ１〜ＣＣｎを書き換えたり、あるいは、半導体基板１とは別の半導体基板が樹脂パッケージ１００内に設けられる場合には、当該別の半導体基板に形成された回路によってチューニングコードＣＣ１〜ＣＣｎを書き換えることができる。また、樹脂パッケージ１００に収納される前のウェハ状態の半導体基板１に対しては、ウェハテストを行うテスタによって、チューニングコードＣＣ１〜ＣＣｎを書き換えることができる。
【００９０】
実施の形態６．
図２１は本発明の実施の形態６に係る参照電圧発生回路３１の構成を示す回路図である。本実施の形態６では、上述の参照電圧発生回路３１の回路構成の一例について説明する。
【００９１】
図２１に示されるように、参照電圧発生回路３１は、定電流回路３１０と、ｎ個のＰＭＯＳトランジスタ３１１と、（ｎ−１）個のスイッチ回路３１２とを備えている。ＰＭＯＳトランジスタ３１１のそれぞれのゲート端子は接地電圧に接続されており、ＰＭＯＳトランジスタ３１１のそれぞれは抵抗素子として機能する。そして、複数のＰＭＯＳトランジスタ３１１は互いに直列に接続されており、それらの一端のＰＭＯＳトランジスタ３１１のソース端子は定電流回路３１０に接続されており、他端のＰＭＯＳトランジスタ３１１のドレイン端子は接地電圧に接続されている。
【００９２】
（ｎ−１）個のスイッチ回路３１２は、ｎ個のＰＭＯＳトランジスタ３１１のうち、ドレイン端子が接地されているＰＭＯＳトランジスタ３１１を除く（ｎ−１）個のＰＭＯＳトランジスタ３１１と一対一で対応して設けられており、各スイッチ回路３１２は、対応するＰＭＯＳトランジスタ３１１と並列に接続されている。そして、各スイッチ回路３１２は調整信号ＴＮＳによって個別にオン／オフ制御される。
【００９３】
以上の構成を成す参照電圧発生回路３１では、定電流回路３１０に接続されたＰＭＯＳトランジスタ３１１のソース端子から、接地電圧に接続されたＰＭＯＳトランジスタ３１１のドレイン端子に向かって定電流Ｉが流れる。そして、定電流回路３１０に接続されたＰＭＯＳトランジスタ３１１のソース端子には、定電流Ｉが流れる経路の抵抗値に比例した電圧が発生し、当該電圧が参照電圧ＶＲＥＦとして出力される。
【００９４】
参照電圧発生回路３１では、調整信号ＴＮＳの値に応じて、オン状態となるスイッチ回路３１２の個数が変化する。その結果、定電流Ｉが流れる経路の抵抗値がｎ段階に変化する。これにより、参照電圧ＶＲＥＦの電圧値もｎ段階に変化する。
【００９５】
以上のように、本実施の形態６に係る参照電圧発生回路３１では、スイッチ回路３１２によって定電流Ｉが流れる経路の抵抗値を変更することができるため、参照電圧ＶＲＥＦの値を簡単に細かく制御することができる。このような参照電圧発生回路３１を内部電源回路３０に採用することによって、温度信号ＴＥＭＰに応じて参照電圧ＶＲＥＦが変化し、その結果、内部電源電圧ＶＣＣＭの値は、本半導体装置の温度Ｔに応じて適切に調整される。
【００９６】
なお、上述の実施の形態においては、記憶情報の書き換えが可能な記憶回路にチューニングコードＣＣ１〜ＣＣｎを記憶したが、一度設定したチューニングコードＣＣ１〜ＣＣｎを変更する必要がない場合には、マスクＲＯＭのように、一度書き込んだ記憶情報を書き換えることができない記憶回路にチューニングコードＣＣ１〜ＣＣｎを記憶させても良い。
【００９７】
また、上述の実施の形態では、内部電源回路３０，５０のそれぞれは降圧電源回路であったが、昇圧電源回路であっても良い。また、半導体基板１上にメモリ回路４０及びロジック回路６０の両方を形成していたが、どちらか一方の回路だけを半導体基板１に形成しても良い。この場合には、内部電源回路３０，５０についてもどちらか一方だけが半導体基板１に搭載されることになる。
【図面の簡単な説明】
【００９８】
【図１】本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る温度検知装置の構成を示すブロック図である。
【図３】本発明の実施の形態１に係る温度検知回路の動作を示すタイミングチャートである。
【図４】本発明の実施の形態１に係る短周期オシレータの周波数に関する温度特性を示す図である。
【図５】本発明の実施の形態１に係る正の温度特性を示す短周期オシレータの構成を示す回路図である。
【図６】本発明の実施の形態１に係る負の温度特性を示す短周期オシレータの構成を示す回路図である。
【図７】本発明の実施の形態１に係る負の温度特性を示す短周期オシレータの他の構成を示す回路図である。
【図８】本発明の実施の形態１に係るチューニング回路と内部電源回路との構成を示すブロック図である。
【図９】本発明の実施の形態１に係るチューニング回路内の選択回路の構成を示す回路図である。
【図１０】本発明の比較対照となる温度検知回路の構成を示すブロック図である。
【図１１】本発明の比較対照となる温度検知回路の動作を示すタイミングチャートである。
【図１２】本発明の比較対照となる温度検知回路での短周期オシレータの周波数に関する温度特性を示す図である。
【図１３】本発明の実施の形態２に係る温度検知回路の構成を示すブロック図である。
【図１４】本発明の実施の形態２に係る温度検知回路の動作を示すタイミングチャートである。
【図１５】本発明の実施の形態３に係るタイミング発生回路の構成を示すブロック図である。
【図１６】本発明の実施の形態４に係るクロック信号生成回路の構成を示すブロック図である。
【図１７】本発明の実施の形態５に係るチューニング回路と内部電源回路との構成を示すブロック図である。
【図１８】本発明の実施の形態５に係るチューニングコード設定方法を示すフローチャートである。
【図１９】製造プロセスのばらつきによって参照電圧発生回路の温度特性が変化する様子を示すグラフである。
【図２０】製造プロセスのばらつきを考慮して準備するチューニングコードのコード値を示す図である。
【図２１】本発明の実施の形態６に係る参照電圧発生回路の構成を示す回路図である。
【符号の説明】
【００９９】
１  半導体基板、１０  温度検知装置、１１  温度検知タイミング制御回路、１４，７４  温度検知回路、１５，１６  短周期オシレータ、１７，７７  温度信号生成回路、２０  チューニング回路、２１  チューニングコード記憶回路、２２  チューニングコード選択回路、３０，５０  内部電源回路、９０  タイミング発生回路、９５  クロック信号生成回路、５００  外部端子、ＣＣ１〜ＣＣｎ  チューニングコード、ＣＬＫ１，ＣＬＫ２  クロック信号、ＣＰＳ  カウント期間信号、ＴＥＭＰ  温度信号、ＴＰＳ  タイミングパルス信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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