(57)【要約】【課題】半導体装置のアドレス変換器及び半導体メモリ装置を提供する。【解決手段】電源電圧が印加されると少なくとも１つのクロック信号を発生するクロック発生部と、モード設定動作時に制御信号を設定する制御信号設定部と、少なくとも１つのクロック信号と制御信号とに応答して少なくとも１つの極性選択信号を発生する極性選択信号発生部と、少なくとも１つの極性選択信号に応答して外部から印加されるアドレスの少なくとも１つのビットを変換して変換アドレスを出力するアドレス変換部とを具備することを特徴とする。したがって、半導体装置において同一アドレスに入力を加えても内部的には電源印加ごとに他のアドレスを指定し、ランダムにマッピングすることによって特定メモリセルに集中されるストレスを分散させる。【選択図】図３
2007184072.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が印加されると、少なくとも１つのクロック信号を発生するクロック発生部と、
モード設定動作時に制御信号を設定する制御信号設定手段と、
前記少なくとも１つのクロック信号と前記制御信号とに応答して少なくとも１つの極性選択信号を発生する極性選択信号発生部と、
前記少なくとも１つの極性選択信号に応答して外部から印加されるアドレスの少なくとも１つのビットを変換して変換アドレスを出力するアドレス変換部と、
を具備することを特徴とする半導体装置のアドレス変換器。
【請求項２】
前記クロック発生部は、
前記電源電圧と周辺温度により発生する前記クロック信号の周期変化が大きい少なくとも１つのリングオシレータであることを特徴とする請求項１記載の半導体装置のアドレス変換器。
【請求項３】
前記極性選択信号発生部は、
少なくとも１つのＤ−フリップフロップであることを特徴とする請求項１記載の半導体装置のアドレス変換器。
【請求項４】
前記アドレス変換部は、
少なくとも１つの排他的論理和回路であることを特徴とする請求項１記載の半導体装置のアドレス変換器。
【請求項５】
前記制御信号設定手段は、
モード設定動作時にテスト制御信号をさらに設定することを特徴とする請求項１記載の半導体装置のアドレス変換器。
【請求項６】
前記アドレス変換部は、
前記テスト制御信号に応答して前記変換アドレスを伝送する第１伝送ゲート部と、
前記テスト制御信号に応答して前記少なくとも１つの極性選択信号を伝送する第２伝送ゲート部と、
前記変換アドレスと前記第２伝送ゲート部から伝送された極性選択信号とを印加して排他的論理和して前記外部から印加されたアドレスと同一のアドレスを出力する排他的論理和ゲート部と、
をさらに具備することを特徴とする請求項５記載の半導体装置のアドレス変換器。
【請求項７】
電源電圧が印加されるとクロック信号を発生するクロック発生部と、
前記クロック発生部から発生した前記クロック信号を遅延させて、少なくとも１つの遅延クロック信号を出力する遅延部と、
モード設定動作時に制御信号を設定する制御信号設定手段と、
前記少なくとも１つの遅延クロック信号と前記制御信号とに応答して少なくとも１つの極性選択信号を発生する極性選択信号発生部と、
前記少なくとも１つの極性選択信号に応答して外部から印加されるアドレスの少なくとも１つのビットを変換して変換アドレスを出力するアドレス変換部と、
を具備することを特徴とする半導体装置のアドレス変換器。
【請求項８】
前記クロック発生部は、
前記電源電圧と周辺温度により発生する前記クロック信号の周期変化が大きいリングオシレータであることを特徴とする請求項７記載の半導体装置のアドレス変換器。
【請求項９】
前記遅延部は、
少なくとも１つのバッファであり、複数個のバッファの場合はそれぞれ異なる遅延時間を有するバッファであることを特徴とする請求項７記載の半導体装置のアドレス変換器。
【請求項１０】
前記極性選択部は、
少なくとも１つのＤ−フリップフロップであることを特徴とする請求項７記載の半導体装置のアドレス変換器。
【請求項１１】
前記アドレス変換部は、
少なくとも１つの排他的論理和回路であることを特徴とする請求項７記載の半導体装置のアドレス変換器。
【請求項１２】
前記制御信号設定手段は、
モード設定動作時にテスト制御信号をさらに設定することを特徴とする請求項７記載の半導体装置のアドレス変換器。
【請求項１３】
前記アドレス変換部は、
前記テスト制御信号に応答して前記変換アドレスを伝送する第１伝送ゲート部と、
前記テスト制御信号に応答して前記少なくとも１つの極性選択信号を伝送する第２伝送ゲート部と、
前記変換アドレスと前記第２伝送ゲート部から伝送された極性選択信号とを印加して排他的論理和して前記外部から印加されたアドレスと同一のアドレスを出力する排他的論理和ゲート部と、
をさらに具備することを特徴とする請求項１２記載の半導体装置のアドレス変換器。
【請求項１４】
複数個のワードラインと複数個のビットラインとの間にそれぞれ接続された複数個のメモリセルを具備したメモリセルアレイと、
ローアドレスに応答して前記複数個のワードラインをアクセスするローデコーダと、
コラムアドレスに応答して前記複数個のビットラインをアクセスするコラムデコーダと、
モード設定動作時に制御信号を設定するモード設定部と、
外部から印加される命令を分析してアクティブ動作やリードまたはライト動作を指示する命令デコーダ部と、
前記ローデコーダと前記コラムデコーダとにより指定された前記メモリセルにデータを入力または出力するデータ入出力部と、
電源電圧が印加されると、少なくとも１つのクロック信号を発生し、前記少なくとも１つのクロック信号と前記制御信号とに応答して少なくとも１つの極性選択信号を発生する極性選択部と、
前記少なくとも１つの極性選択信号に応答して前記アクティブ動作時に外部から印加されるアドレスで前記ローアドレスの少なくとも１つのビットを変換し、前記リードまたはライト動作時に外部から印加されるアドレスで前記コラムアドレスの少なくとも１つのビットを変換して変換アドレスを出力するアドレス変換部と、
を具備することを特徴とする半導体メモリ装置。
【請求項１５】
前記極性選択部は、
前記電源電圧が印加されると、前記少なくとも１つのクロック信号を発生するクロック発生部と、
前記少なくとも１つのクロック信号と前記制御信号とに応答して前記少なくとも１つの極性選択信号を発生する極性選択信号発生部と、
を具備することを特徴とする請求項１４記載の半導体メモリ装置。
【請求項１６】
前記クロック発生部は、
前記電源電圧と周辺温度により発生する前記クロック信号の周期変化が大きい少なくとも１つのリングオシレータであることを特徴とする請求項１５記載の半導体メモリ装置。
【請求項１７】
前記極性選択部は、
前記電源電圧が印加されると前記クロック信号を発生するクロック発生部と、
前記クロック発生部から発生された前記クロック信号を遅延させて少なくとも１つの遅延クロック信号を出力する遅延部と、
前記少なくとも１つの遅延クロック信号と前記制御信号とに応答して前記少なくとも１つの極性選択信号を発生する極性選択信号発生部と、
を具備することを特徴とする請求項１４記載の半導体メモリ装置。
【請求項１８】
前記クロック発生部は、
前記電源電圧と周辺温度により発生する前記クロック信号の周期変化が大きいリングオシレータであることを特徴とする請求項１７記載の半導体メモリ装置。
【請求項１９】
前記遅延部は、
少なくとも１つのバッファであり、複数個のバッファの場合はそれぞれ異なる遅延時間を有するバッファであることを特徴とする請求項１７記載の半導体メモリ装置。
【請求項２０】
前記アドレス変換部は、
少なくとも１つの排他的論理和回路であることを特徴とする請求項１４記載の半導体メモリ装置。
【請求項２１】
前記モード設定部は、
モード設定動作時にテスト制御信号をさらに設定することを特徴とする請求項１４記載の半導体メモリ装置。
【請求項２２】
前記アドレス変換部は、
前記テスト制御信号に応答して前記変換アドレスを伝送する第１伝送ゲート部と、
前記テスト制御信号に応答して前記少なくとも１つの極性選択信号を伝送する第２伝送ゲート部と、
前記変換アドレスと前記第２伝送ゲート部から伝送された極性選択信号とを印加して排他的論理和して前記外部から印加されたアドレスと同一のアドレスを出力する排他的論理和ゲート部と、
をさらに具備することを特徴とする請求項２１記載の半導体メモリ装置。
【請求項２３】
前記半導体メモリ装置は、
連続されたアドレスのデータをリードまたはライトするバースト動作時に前記アドレス変換部から印加される前記コラムアドレスに応答して順次にコラムアドレスを生成して前記アドレス変換部に出力するバースト制御部をさらに具備することを特徴とする請求項１４記載の半導体メモリ装置。
【請求項２４】
複数個のワードラインと複数個のビットラインとの間にそれぞれ接続された複数個のメモリセルをそれぞれ具備する複数個のメモリセルアレイバンクと、
ローアドレスに応答して前記複数個のワードラインをアクセスするローデコーダと、
コラムアドレスに応答して前記複数個のビットラインをアクセスするコラムデコーダと、
バンクアドレスに応答して前記メモリセルアレイバンクをアクセスするバンク選択部と、
モード設定動作時に制御信号を設定するモード設定部と、
外部から印加される命令を分析してアクティブ動作やリードまたはライト動作を指示する命令デコーダ部と、
前記バンク選択部、前記ローデコーダ、及び前記コラムデコーダにより指定された前記メモリセルにデータを入力または出力するデータ入出力部と、
電源電圧が印加されると、少なくとも１つのクロック信号を発生し、前記少なくとも１つのクロック信号と前記制御信号とに応答して少なくとも１つの極性選択信号を発生する極性選択部と、
前記少なくとも１つの極性選択信号に応答して前記アクティブ動作時に外部から印加されるアドレスで前記バンクアドレス及び前記ローアドレスの少なくとも１つのビットを変換して前記バンクアドレス及びローアドレスを発生し、前記リードまたはライト動作時に外部から印加されるアドレスで前記コラムアドレスの少なくとも１つのビットを変換するアドレス変換部と、
を具備することを特徴とする半導体メモリ装置。
【請求項２５】
前記極性選択部は、
前記電源電圧が印加されると、前記少なくとも１つのクロック信号を発生するクロック発生部と、
前記少なくとも１つのクロック信号と前記制御信号とに応答して前記少なくとも１つの極性選択信号を発生する極性選択信号発生部と、
を具備することを特徴とする請求項２４記載の半導体メモリ装置。
【請求項２６】
前記クロック発生部は、
前記電源電圧と周辺温度により発生する前記クロック信号の周期変化が大きい少なくとも１つのリングオシレータであることを特徴とする請求項２５記載の半導体メモリ装置。
【請求項２７】
前記極性選択部は、
前記電源電圧が印加されるとクロック信号を発生するクロック発生部と、
前記クロック発生部から発生した前記クロック信号を遅延させて少なくとも１つの遅延クロック信号を出力する遅延部と、
前記少なくとも１つの遅延クロック信号と前記制御信号とに応答して前記少なくとも１つの極性選択信号を発生する極性選択信号発生部と、
を具備することを特徴とする請求項２４記載の半導体メモリ装置。
【請求項２８】
前記クロック発生部は、
前記電源電圧と周辺温度により発生する前記クロック信号の周期変化が大きいリングオシレータであることを特徴とする請求項２７記載の半導体メモリ装置。
【請求項２９】
前記遅延部は、
少なくとも１つのバッファであり、複数個のバッファの場合はそれぞれ異なる遅延時間を有するバッファであることを特徴とする請求項２７記載の半導体メモリ装置。
【請求項３０】
前記アドレス変換部は、
少なくとも１つの排他的論理和回路であることを特徴とする請求項２４記載の半導体メモリ装置。
【請求項３１】
前記モード設定部は、
モード設定動作時にテスト制御信号をさらに設定することを特徴とする請求項２４記載の半導体メモリ装置。
【請求項３２】
前記アドレス変換部は、
前記テスト制御信号に応答して前記変換アドレスを伝送する第１伝送ゲート部と、
前記テスト制御信号に応答して前記少なくとも１つの極性選択信号を伝送する第２伝送ゲート部と、
前記変換アドレスと前記第２伝送ゲート部から伝送された極性選択信号とを印加して排他的論理和して前記外部から印加されたアドレスと同一のアドレスを出力する排他的論理和ゲート部と、
をさらに具備することを特徴とする請求項３１記載の半導体メモリ装置。
【請求項３３】
前記半導体メモリ装置は、
連続されたアドレスのデータをリードまたはライトするバースト動作時に前記アドレス変換部から印加される前記コラムアドレスに応答して順次にコラムアドレスを生成して前記アドレス変換部に出力するバースト制御部をさらに具備することを特徴とする請求項２４記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のアドレス変換器及び半導体メモリ装置に係り、より詳しくは、外部から同一アドレスを指定しても電源印加ごとに内部的には他のアドレスが指定されるようにした半導体装置のアドレス変換器及び半導体メモリ装置（Ａｎ  ａｄｄｒｅｓｓ  ｃｏｎｖｅｒｔｅｒ  ｏｆ  ａ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ  ａｎｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）に関する。
【背景技術】
【０００２】
半導体装置においてデータをリード、ライトするためにはアドレスが必要である。アドレスは半導体装置のメモリセルアレイに特定メモリセルを指定し、データを入出力できるようにする。そして、アドレスは外部の制御装置により割り当てられる。
【０００３】
半導体装置のうち、特に半導体メモリ装置のアドレスはメモリセルアレイの行を選択するローアドレス、メモリセルアレイの列を選択するコラムアドレスの組み合わせで構成される。
【０００４】
図１は、従来の半導体メモリ装置の一例を示すブロック図である。
【０００５】
半導体メモリ装置がＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のように同期式メモリ装置の場合には外部からクロックＣＬＫを印加し半導体メモリ装置の動作基準として用いる。
【０００６】
アドレスレジスタ２４は、外部からアドレスＡＤＤとクロックＣＬＫとを印加し、アドレスＡＤＤをローアドレスＲＡとコラムアドレスＣＡとに分けて、それぞれのローデコーダ２２及びコラムデコーダ２３へクロックＣＬＫに同期させて出力する。
【０００７】
命令デコーダ２５は、外部から命令ｃｏｍを印加し、アクティブ（Ａｃｉｔｖｅ）動作のためのローアドレスストローブＲＡＳ信号とＣＢＲ（ＣＡＳ  Ｂｅｆｏｒｅ  ＲＡＳ）信号をローデコーダ２２に出力して制御する。そして、リードまたはライト動作のためにコラムアドレスストローブＣＡＳ信号をコラムデコーダ２３に出力して制御する。またデータ入出力部２６にライトイネーブル信号ＷＥを出力してデータの入出力を制御する。
【０００８】
ローデコーダ２２は、命令デコーダ２５から印加されるローアドレスストローブＲＡＳ信号を印加すると活性化されてアドレスレジスタ２４からローアドレスＲＡを印加してメモリセルアレイ２１における複数個のワードライン（Ｗｏｒｄ  Ｌｉｎｅ）のうち、特定のワードラインを指定する。そして、命令デコーダ２５からＣＢＲ信号を印加してメモリセルアレイ２１にリフレッシュ（Ｒｅｆｒｅｓｈ）動作を実行させる。
【０００９】
コラムデコーダ２３は、リードまたはライト動作時の命令デコーダ２５から印加されるコラムアドレスストローブＣＡＳ信号により制御され、アドレスレジスタ２４からコラムアドレスＣＡを印加してメモリセルアレイ２１における複数個のビットライン（Ｂｉｔ  Ｌｉｎｅ）のうち、特定のビットラインを指定する。
【００１０】
メモリセルアレイ２１は、行方向の複数個のワードラインと列方向の複数個のビットライン、ワードラインとビットラインとが交差する地点にそれぞれメモリセル（Ｍｅｍｏｒｙ  Ｃｅｌｌ）を具備し、データを感知及び増幅することのできる複数個のセンスアンプ（Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）をさらに具備する。
【００１１】
メモリセルアレイ２１は、ローデコーダ２２により選択されたワードラインとコラムデコーダ２３により選択されたビットラインとが交差する地点のメモリセルが選択されると命令デコーダから印加されるリードまたはライト命令に従ってセンスアンプは選択されたメモリセルのデータＤＱｉを外部に出力したり、外部から入力されるデータＤＱｉを選択されたメモリセルへ増幅して保存する。
【００１２】
データ入出力部２６は、命令デコーダ２５からライトイネーブル信号ＷＥを印加し、メモリセルアレイ２１からローデコーダ２２により指定されたワードラインとコラムデコーダ２３により指定されたビットラインとが交差する地点のメモリセルにデータを入力または出力する。
【００１３】
モード設定部２７には、半導体メモリ装置に電源が印加した後に電源安定化信号（図示せず）が発生すると、命令デコーダ部２５からモード設定信号ＭＲＳが印加される。モード設定部２７は、モード設定信号ＭＲＳに応答して外部からアドレスＡＤＤ形式として印加される設定信号を組み合わせて、半導体メモリ装置の基本設定を保存する。すなわち、モード設定部は半導体メモリ装置に電源が印加されるとアドレスＡＤＤが入力される端子を介して設定信号を印加し、半導体メモリ装置の基本設定をする。
【００１４】
前述のようなメモリ構造を有した半導体装置は電源が印加されると指定された初期のアドレスからアドレス手順により活性化され、一連のリード、ライト動作を実行し、電源が印加されないと保存装置のすべての情報は消される。その後、再び電源を印加してデータを保存する作業を実行する場合は、以前と同一のアドレス手順によってリード、ライト動作を繰り返す。したがって、特定のメモリセルに対する使用頻度数が増加し、使用頻度が高いメモリセルは時間が経過することによってストレス（Ｓｔｒｅｓｓ）を受けることになる。また、今後、超微細工程を用いる際、現在、問題になっているホットキャリア効果（Ｈｏｔ  ｃａｒｒｉｅｒ  ｅｆｆｅｃｔ）などによりメモリセルが受けるストレスはさらに深刻となって、結果的には半導体メモリ装置の寿命と信頼性に悪影響を及ぼす要因となる。
【００１５】
同じ現象が不揮発性メモリ装置であるフラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）でも問題とされるが、フラッシュメモリの場合には電源が印加されなくても情報を保存する特徴があるので、このような特徴を利用して前の作業で使われたメモリセルのアドレス情報を特定領域に保存する。その後、電源が印加されると特定領域に保存された使用メモリセルのアドレスを読み、使用してないアドレスから書き込み作業ができるようにする。
【００１６】
特許文献１によれば、中央処理装置、メモリ装置、及びアドレス変換回路を具備したコンピュータシステムにおいて、リセット（ｒｅｓｅｔ）の際、中央処理装置から出力されるスタートアドレスの特定複数個のビット（ｂｉｔ）をマスク（Ｍａｓｋ）してスタートアドレスを変換するようにした。この発明は、ＲＯＭとＲＡＭの指定されたアドレスを変換させるための発明であり、また、メモリ装置の外部に別途の変換回路を具備することを特徴とする。
【００１７】
特許文献１によれば、不揮発性メモリ装置においてリセットアドレス設定回路を具備して電源印加またはリセットの後に初期スタートアドレスを任意のアドレスとして指定するようにした。この発明は、不揮発性メモリ装置の特徴を用いてリセットアドレス設定回路に特定アドレスを指定するので、揮発性メモリ装置では使用することができない。
【００１８】
上述の従来技術は、半導体装置に初期のアドレスがいつも同じく指定されるので、特定メモリセルの使用頻度が高くなってストレスとなり、結果的に半導体装置の寿命と信頼性に問題を発生させる。このような問題に対して従来の半導体メモリ装置は外部に別途のアドレス変換装置を具備したり、不揮発性メモリ装置を用いて初期のアドレスを変化させるようにしたが、揮発性メモリ装置では使用することができないという問題があった。
【特許文献１】特開２００３−２４９０８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、半導体装置に内蔵されて外部から印加されるアドレスを変換する半導体装置のアドレス変換器を提供することにある。
【００２０】
本発明の他の目的は、前記目的を達成するための半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２１】
前記目的を達成するために半導体装置のアドレス変換器の第１実施形態は、電源電圧が印加されると少なくとも１つのクロック信号を発生するクロック発生部と、モード設定動作時に制御信号を設定する制御信号設定手段と、少なくとも１つのクロック信号と制御信号とに応答して少なくとも１つの極性選択信号を発生する極性選択信号発生部と、少なくとも１つの極性選択信号に応答して外部から印加されるアドレスの少なくとも１つのビットを変換して変換アドレスを出力するアドレス変換部とを具備することを特徴とする。
【００２２】
前記目的を達成するために半導体装置のアドレス変換器の第２実施形態は、電源電圧が印加されるとクロック信号を発生するクロック発生部と、クロック発生部から発生したクロック信号を遅延させて少なくとも１つの遅延クロック信号を出力する遅延部と、モード設定動作時に制御信号を設定する制御信号設定手段と、少なくとも１つの遅延クロック信号と制御信号とに応答して少なくとも１つの極性選択信号を発生する極性選択信号発生部と、少なくとも１つの極性選択信号に応答して外部から印加されるアドレスの少なくとも１つのビットを変換して変換アドレスを出力するアドレス変換部とを具備することを特徴とする。
【００２３】
前記他の目的を達成するために半導体メモリ装置の第１実施形態は、複数個のワードラインと複数個のビットラインの間にそれぞれ接続された複数個のメモリセルを具備したメモリセルアレイと、ローアドレスに応答して複数個のワードラインをアクセスするローデコーダと、コラムアドレスに応答して複数個のビットラインをアクセスするコラムデコーダと、モード設定動作時に制御信号を設定するモード設定部と、外部から印加される命令を分析してアクティブ動作やリードまたはライト動作を指示する命令デコーダ部と、ローデコーダとコラムデコーダとにより指定されたメモリセルに外部から印加されるデータを入力または出力するデータ入出力部と、電源電圧が印加されると少なくとも１つのクロック信号を発生し、少なくとも１つのクロック信号と制御信号とに応答して少なくとも１つの極性選択信号を発生する極性選択部と、少なくとも１つの極性選択信号に応答してアクティブ動作時に外部から印加されるローアドレスの少なくとも１つのビットを変換し、リードまたはライト動作時に外部から印加されるコラムアドレスの少なくとも１つのビットを変換するアドレス変換部とを具備することを特徴とする。
【００２４】
前記他の目的を達成するために半導体メモリ装置の第１実施形態は、連続されたアドレスのデータをリードまたはライトするバースト動作時にアドレス変換部から印加されるコラムアドレスに応答して順次にコラムアドレスを生成してアドレス変換部に出力されるバースト制御部をさらに具備することを特徴とする。
【００２５】
前記他の目的を達成するために半導体メモリ装置の第２実施形態は、複数個のワードラインと複数個のビットラインとの間にそれぞれ接続された複数個のメモリセルをそれぞれ具備する複数個のバンクと、ローアドレスに応答して複数個のワードラインをアクセスするローデコーダと、コラムアドレスに応答して複数個のビットラインをアクセスするコラムデコーダと、バンクアドレスに応答してバンクをアクセスするバンク選択部と、モード設定動作時に制御信号を設定するモード設定部と、外部から印加される命令を分析してアクティブ動作やリードまたはライト動作を指示する命令デコーダ部と、バンク選択部とローデコーダとコラムデコーダとにより指定されたメモリセルに外部から印加されるデータを入力または出力するデータ入出力部と、電源電圧が印加されると少なくとも１つのクロック信号を発生し、少なくとも１つのクロック信号と制御信号とに応答して少なくとも１つの極性選択信号を発生する極性選択部と、少なくとも１つの極性選択信号に応答してアクティブ動作時に外部から印加されるバンクアドレス及びローアドレスの少なくとも１つのビットを変換してバンクアドレス及びローアドレスを発生し、リードまたはライト動作時に外部から印加されるコラムアドレスの少なくとも１つのビットを変換するアドレス変換部とを具備することを特徴とする。
【００２６】
前記他の目的を達成するために半導体メモリ装置の第２実施形態は、連続されたアドレスのデータをリードまたはライトするバースト動作時にアドレス変換部から印加されるコラムアドレスに応答して順次にコラムアドレスを生成してアドレス変換部に出力するバースト制御部をさらに具備することを特徴とする。
【発明の効果】
【００２７】
本発明による半導体装置のアドレス変換器及び半導体メモリ装置は、電源印加ごとにアドレスが変換するように設定されていて、半導体装置において同一のアドレスに入力しても電源印加ごとに別のアドレスが指定されるようにランダムにマッピングして、特定メモリセルに集中されるストレスを分散し、メモリセルに加えられるストレスを分散し半導体装置の寿命と信頼性を高める。そして、テストモードで不良メモリセルが確認できるので円滑なテストを可能とする。特に、不揮発性メモリ装置のみではなく揮発性メモリ装置にも使用することができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付した図面を参照にして本発明の半導体装置のアドレス変換器及び半導体メモリ装置を説明する。
【００２９】
図２は、本発明による半導体装置のアドレス変換器の第１実施形態を示すブロック図である。
【００３０】
図３は、図２の半導体装置におけるアドレス変換器の詳細図であり１ビットのアドレスに対して変換する過程を示す図である。
【００３１】
図２及び図３を参照にして本発明による半導体装置のアドレス変換器を説明する。クロック発生部１１０は少なくとも１つのリングオシレータ１１１を具備し、半導体メモリ装置に電源が印加されるとそれぞれ異なる周期のクロック信号ＣＬＫ＿ｓｉｇを発生する。ここで、リングオシレータ１１１はＤＲＡＭなどのような半導体メモリ素子に採用される一般的なリングオシレータ１１１として電源電圧と温度によって周期の変化度が激しい。すなわち、高電圧または低温では周期が早く、低電圧または高温では周期が遅くなる。このようなリングオシレータ１１１の周期変化を小さくするには様々な方法があるが、ここでは、上述の周期変化を利用することとなるので、それぞれのリングオシレータ１１１の周期変化は大きいものが用いられる。
【００３２】
モード設定部１４０は、外部から印加されるモード設定信号ＭＲＳに応答して制御信号ＣＯＮ１を出力する。モード設定信号ＭＲＳは半導体装置において初期設定するために外部から印加される信号であり、電源印加後に一度設定されて電源が印加される間に継続して維持される。
【００３３】
極性選択信号発生部１２０は、少なくとも１つのＤ−フリップフロップ（Ｄ−ｆｌｉｐｆｌｏｐ）１２１を具備してクロック発生部１１０のリングオシレータ１１１から発生したそれぞれのクロック信号ＣＬＫ＿ｓｉｇとモード設定部１４０から印加される制御信号ＣＯＮ１とに応答して、それぞれランダム（Ｒａｎｄｏｍ）に極性選択信号（Ｐｏｌａｒｉｔｙ  Ｓｅｌｅｃｔ）ＰＳを発生する。ここで、ランダムという表現を使った理由は、それぞれのリングオシレータ１１１の周期変化が激しいので制御信号ＣＯＮ１が印加されるとき、極性選択信号発生部１２０に印加されるクロック信号ＣＬＫ＿ｓｉｇが一定でないので、出力される極性選択信号ＰＳも不定に出力されるためである。
【００３４】
アドレス変換部１３０は、少なくとも１つの第１排他的論理和回路１３１を具備し、極性選択信号ＰＳと外部から印加されるアドレスＡＤＤの１つのアドレスビットＡｎとを排他的論理和して変換アドレスＴＡＤＤを出力する。極性選択信号ＰＳが「ハイ」の値なら変換アドレスビットＴＡｎはアドレスビットＡｎと反対の極性を有し、極性選択信号ＰＳが「ロー」の値なら変換アドレスビットＴＡｎはアドレスビットＡｎと同一極性を有する。
【００３５】
上述の半導体装置のアドレス変換器において制御信号ＣＯＮ１は電源印加時に１回発生し維持されるので、電源が印加されている間に継続的に外部から印加されるアドレスＡＤＤを変換させる。
【００３６】
したがって、図２と図３に示す本発明による半導体装置のアドレス変換器は、電源が印加されている間に外部から印加されるアドレスをそれぞれのビット単位でランダムに変換して変換アドレスを生成する。また、それぞれのビット単位で変換が可能なので１ビットだけに適用したり、アドレスのすべてのビットに対しても適用することができる。
【００３７】
しかしながら、上述の半導体装置のアドレス変換器はアドレスを内部的にランダムにマッピング（Ｍａｐｐｉｎｇ）するのでテスト時に外部からは不良メモリセルに対する情報を知ることができないという問題がある。
【００３８】
このような問題を補うための半導体装置のアドレス変換器を図４に示す。
【００３９】
図４は、図３の半導体装置のアドレス変換器にメモリセルテストができるようにテスト経路を加えた図である。
【００４０】
図４においてリングオシレータ１１１、Ｄ−フリップフロップ１２１、及び第１排他的論理和回路１３１は図３と等しい。
【００４１】
第１伝送ゲート（Ｔｒａｎｓｍｉｓｓｉｏｎ  ｇａｔｅ）１６２は、図２のモード設定部１４０からさらに出力されてテストモード可否を指示する制御信号ＣＯＮ２に応答して、テストモードなら変換アドレスビットＴＡｎを伝送せず、テストモードでなければ変換アドレスビットＴＡｎを伝送する。
【００４２】
第２伝送ゲート１６３は、Ｄ−フリップフロップ１２１から極性選択信号ＰＳを印加して制御信号ＣＯＮ２に応答し、テストモードなら伝送し、テストモードでなければ伝送しない。
【００４３】
第２排他的論理和回路１６１は、第１排他的論理和回路１３１から変換アドレスビットＴＡｎを印加し、テストモード時に第２伝送ゲート１６３から極性選択信号を印加して排他的論理和しアドレスビットＡｎを出力する。
【００４４】
図４において２つの制御信号ＣＯＮ１、ＣＯＮ２は、それぞれ別の信号で構成することもできるが、図１のモード設定部２７から１つの制御信号ＣＯＮを印加して２つの制御信号ＣＯＮ１、ＣＯＮ２として使うこともできる。
【００４５】
よって、図４に示す修正された半導体装置のアドレス変換器はテストモードからアドレスＡＤＤを変換せず、そのまま出力するので不良メモリセルに対する情報を確認できるようにする。
【００４６】
図５は、本発明による半導体装置のアドレス変換器の第２実施形態を示すブロック図である。
【００４７】
図６は、図５の半導体装置におけるアドレス変換器の詳細図であり１ビットのアドレスに対して変換する過程を示す図である。
【００４８】
図５及び図６を参照にして本発明による半導体装置のアドレス変換器を説明する。図５の極性選択信号発生部２２０、アドレス変換部２３０、及びモード設定部２４０は、図２の極性選択信号発生部１２０、アドレス変換部１３０、及びモード設定部１４０と等しく、図６のＤ−フリップフロップ２２１及び第１排他的論理和回路２３１は、図３のＤ−フリップフロップ１２１及び第１排他的論理和回路１３１と等しい。
【００４９】
図２においてクロック発生部１１０は少なくとも１つのリングオシレータ１１１を具備したが、図５のクロック発生部２１０は１つのリングオシレータ２１１のみを具備する。ここで、リングオシレータ２１１は、図４で説明したように電源電圧と周辺の温度によって周期変化が大きいことを特徴とする。
【００５０】
遅延部２５０は少なくとも１つのバッファ２５１で構成され、クロック発生部２１０のリングオシレータ２１１から発生したクロック信号ＣＬＫ＿ｓｉｇをそれぞれ相異なる時間分遅延させて、遅延されたクロック信号ＤＣＬＫ＿ｓｉｇを出力する。
【００５１】
したがって、図５と図６とに示された半導体装置のアドレス変換器は、１つのリングオシレータ２１１と少なくとも１つのバッファ２５１とを具備し、外部から印加されるアドレスＡＤＤを変換して変換アドレスＴＡＤＤを出力する。
【００５２】
そして、図４に示すようにテストモードのためのテスト経路を追加で構成することができるが、その動作は図４と等しいので別途の説明はしない。
【００５３】
表１は、４ビットのアドレスＡＤＤが印加される半導体メモリ装置を仮定して上述の半導体装置のアドレス変換器におけるアドレス変換の例を示したものである。
【００５４】
【表１】
2007184072.tif 000003
【００５５】
表１に示すようにアドレスＡＤＤの各ビットＡ３、Ａ２、Ａ１、Ａ０には“００００”、“０００１”、、“１１１１”を印加することができる。
【００５６】
表１において第１変換アドレスは、半導体装置のアドレス変換器で第３ビットに該当するクロック信号ＣＬＫ＿ｓｉｇが“ハイ”の場合に制御信号ＣＯＮ１が印加され、第１ビット、第２ビット、及び第４ビットに該当するクロック信号ＣＬＫ＿ｓｉｇが“ロー”の場合に制御信号ＣＯＮ１が印加されたことを示す。したがって、アドレスＡＤＤの第３ビットＴＡ２は反転されて出力され、第１ビットＴＡ０、第２ビットＴＡ１、及び第４ビットＴＡ２はそのまま出力される。
【００５７】
すなわち、アドレスＡＤＤに“００００”が印加されると内部アドレスは“０１００”に、“０００１”が印加されると“０１０１”に、“１１１１”が印加されると“１０１１”に変換し、変換されたアドレスＴＡＤＤ１を出力する。
【００５８】
表１に示すように、特定ビットに対してのみアドレスＡＤＤが反転されて変換アドレスＴＡＤＤを出力すると、外部からのアドレスＡＤＤがメモリの一番目アドレスより順次に進行されても、変換アドレスＴＡＤＤはメモリの任意のアドレスより進行されて順次的には進行されない。
【００５９】
表１において第２変換アドレスは、半導体装置のアドレス変換器におけるすべてのビットに対して該当するクロック信号ＣＬＫ＿ｓｉｇが“ハイ”の場合、制御信号ＣＯＮ１が印加された場合であり、すべてのビットＴＡ３、ＴＡ２、ＴＡ１、ＴＡ０が反転されて出力され、結果的に外部から印加されるアドレスＡＤＤが表１に示すようにメモリの一番目のアドレスから順次に進行されると、第２変換アドレスはメモリの最後のアドレスから逆順に進行される。
【００６０】
すなわち、アドレスＡＤＤに“００００”が印加されると内部アドレスは“１１１１”に、“０００１”が印加されると“１１１０”に、“１１１１”が印加されると“００００”に変換し、変換されたアドレスＴＡＤＤ２を出力する。
【００６１】
図７は、本発明による半導体装置のアドレス変換器を用いた半導体メモリ装置の第１実施形態を示すブロック図である。
【００６２】
極性選択部３４１は、図２に示すクロック発生部１１０と極性選択信号発生部１２０、または図５に示すクロック発生部２１０と遅延部２５０と極性選択信号発生部２２０に電源電圧が印加されると、少なくとも１つのクロック信号を発生し、少なくとも１つのクロック信号とモード設定部３７０で印加される制御信号ＣＯＮ１とに応答して少なくとも１つの極性選択信号ＰＳを発生する。
【００６３】
アドレス変換部３４２は、図１のアドレスレジスタ２４の機能に追加して外部から印加されるアドレスＡＤＤを変換して変換ローアドレスＴＲＡと変換コラムアドレスＴＣＡとを出力する。アドレス変換部３４２の構造は、図３と図６に示しているように少なくとも１つの第１排他的論理和回路で構成されている。アドレス変換部３４２は、極性選択部３４１から印加される少なくとも１つの極性選択信号ＰＳに応答し、アクティブ動作時に外部から印加されるアドレスＡＤＤのローアドレスで少なくとも１つのビットを変換して変換ローアドレスＴＲＡを発生し、リードまたはライト動作時に外部から印加されるアドレスＡＤＤのコラムアドレスで少なくとも１つのビットを変換して変換コラムアドレスＴＣＡを出力する。そして、同期式メモリ装置の場合は、外部からクロックＣＬＫを印加し、クロックに同期してそれぞれ変換ローアドレスＴＲＡと変換コラムアドレスＴＣＡとを出力する。
【００６４】
アドレス変換部３４２は、図４に示すように第１、第２伝送ゲートと第２排他的論理和回路をさらに具備し、モード設定部３７０から印加されてテストモード可否を指示する制御信号ＣＯＮ２に応答し、メモリセルテストができるようにテスト経路を追加することができる。
【００６５】
第１伝送ゲートは、モード設定部３７０から印加される制御信号ＣＯＮ２に応答し、テストモードなら第１排他的論理和回路から出力される変換アドレスビットを伝送せず、テストモードでなければ変換アドレスビットを伝送する。
【００６６】
第２伝送ゲートは、モード設定部３７０から印加される制御信号ＣＯＮ２に応答して極性選択部３４１から極性選択信号ＰＳを印加して制御信号ＣＯＮ２に応答し、テストモードなら伝送し、テストモードでなければ伝送しない。
【００６７】
第２排他的論理和回路は、第１排他的論理和回路から変換アドレスビットを印加し、テストモード時に第２伝送ゲートから極性選択信号を印加して排他的論理和してアドレスビットを出力する。
【００６８】
図４のように２つの制御信号ＣＯＮ１、ＣＯＮ２は、それぞれ別の信号で構成することができるが、モード設定部３７０から１つの制御信号ＣＯＮを印加して２つの制御信号ＣＯＮ１、ＣＯＮ２として用いることもできる。
【００６９】
ローデコーダ３２０は、ローアドレスストローブＲＡＳ信号とＣＢＲ（ＣＡＳ  Ｂｅｆｏｒｅ  ＲＡＳ）信号とにより制御され、アドレス変換部３４２により変換された変換ローアドレスＴＲＡを印加してメモリセルアレイ３１０の特定行を指定する。
【００７０】
コラムデコーダ３３０は、アドレス変換部３４２により変換された変換コラムアドレスＴＣＡを印加して該当のメモリセルアレイ３１０の特定列を指定する。
【００７１】
メモリセルアレイ３１０は、行方向の複数個のワードラインと列方向の複数個のビットライン、ワードラインとビットラインとが交差する地点にそれぞれメモリセルを具備し、データを感知及び増幅することができる複数個のセンスアンプをさらに具備する。
【００７２】
メモリセルアレイ３１０は、ローデコーダ３２０により選択されたワードラインとコラムデコーダ３３０により選択されたビットラインとが交差する地点のメモリセルが選択されると、命令デコーダから印加されるリードまたはライト命令に従ってセンスアンプは選択されたメモリセルのデータＤＱｉを外部に出力したり、外部から入力されるデータＤＱｉを選択されたメモリセルに増幅して保存する。
【００７３】
命令デコーダ部３５０は、外部から印加される命令ｃｏｍを分析してモード設定部３７０に半導体メモリ装置の初期設定であるモード設定信号ＭＲＳを出力し、アクティブ動作のためのローアドレスストローブＲＡＳ信号とＣＢＲ（ＣＡＳ  Ｂｅｆｏｒｅ  ＲＡＳ）信号とをローデコーダ３２０に出力する。そして、リードまたはライト動作のためにコラムアドレスストローブ信号ＣＡＳをコラムデコーダ３３０に出力する。そしてデータの入出力を制御するライトイネーブルＷＥ信号をデータ入出力部３６０に出力する。
【００７４】
モード設定部３７０は、半導体メモリ装置に電源が印加された後に電源安定化信号（図示せず）が発生されると、命令デコーダ部３５０からモード設定信号ＭＲＳを印加する。モード設定部３７０はモード設定信号ＭＲＳに応答して外部からアドレスＡＤＤ形式で印加される設定信号を組み合わせて半導体メモリ装置の基本設定を保存する。モード設定信号ＭＲＳは電源印加時に一度発生し、電源が維持されている間は設定をそのまま維持する。また、モード設定部３７０はモード設定信号ＭＲＳに応答して極性選択部３４１に制御信号ＣＯＮ１を出力して極性選択信号ＰＳを発生させるようにし、アドレス変換部３４２に制御信号ＣＯＮ２を出力してテスト動作ができるようにする。
【００７５】
データ入出力部３６０は、命令デコーダ部３５０から印加されるライトイネーブル信号ＷＥによってアドレスＡＤＤでローデコーダ３２０とコラムデコーダ３３０により指定されたメモリセルにデータＤＱｉを外部に出力したり、外部から印加されるデータＤＱｉを指定されたメモリセルに保存する。
【００７６】
したがって、図７の半導体メモリ装置は、外部から印加されるアドレスＡＤＤを少なくとも１ビット変換して、ローデコーダ３２０とコラムデコーダ３３０とにより指定するメモリセルアレイ３１０のメモリセルを任意のメモリセルにランダムに変更する。
【００７７】
そして、極性選択部３４１に印加される制御信号ＣＯＮ１とアドレス変換部３４２に印加される制御信号ＣＯＮ２とが電源印加後に１度印加されたままで維持されるので、アドレス変換部３４２は継続的に外部から印加されるアドレスＡＤＤを変換して出力させる。
【００７８】
図８は、本発明による半導体装置のアドレス変換器を用いた半導体メモリ装置の第２実施形態を示すブロック図である。
【００７９】
図８は、メモリセルアレイバンク構造を有する半導体メモリ装置として複数個のローデコーダ４２０と複数個のメモリセルアレイバンク４１０とを有する。
【００８０】
図７で説明したように、極性選択部４４１は、電源電圧が印加されると少なくとも１つのクロック信号を発生し、少なくとも１つのクロック信号とモード設定部４７０から印加される制御信号ＣＯＮ１とに応答して少なくとも１つの極性選択信号ＰＳを発生する。
【００８１】
アドレス変換部４４２は、極性選択部４４１から印加される少なくとも１つの極性選択信号ＰＳに応答して、アクティブ動作時に外部から印加されるアドレスＡＤＤのバンクアドレスとローアドレスでと少なくとも１つのビットを変換して変換バンクアドレスＴＢＡと変換ローアドレスＴＲＡとを生成してそれぞれのバンク選択部４８０とローデコーダ４２０とに出力し、リードまたはライト動作時に外部から印加されるアドレスＡＤＤのコラムアドレスで少なくとも１つのビットを変換して変換コラムアドレスＴＣＡを出力する。
【００８２】
アドレス変換部４４２は、第１、第２伝送ゲートと第２排他的論理和回路とをさらに具備し、モード設定部４７０から印加されるテストモード可否を指示する制御信号ＣＯＮ２に応答してメモリセルテストができるようにテスト経路を追加することができる。
【００８３】
バンク選択部４８０は、アドレス変換部４４２から印加される変換バンクアドレスＴＢＡを印加して複数個のメモリセルアレイバンク４１０のうちから１つのメモリセルアレイバンクを選択するために複数個のローデコーダ４2０のうち、１つのローデコーダを選択して活性化する。
【００８４】
ローデコーダ４２０は、バンク選択部４８０により複数個のローデコーダ４２０のうち特定ローデコーダが選択されると、選択されたローデコーダはアドレス変換部４４２により変換された変換ローアドレスＴＲＡを印加して複数個のメモリセルアレイバンク４１０のうちから該当のメモリセルアレイバンクの特定行を指定する。
【００８５】
コラムデコーダ４３０は、アドレス変換部４４２により変換された変換コラムアドレスＴＣＡを印加して該当のメモリセルアレイバンク４１０の特定列を指定する。
【００８６】
複数個のメモリセルアレイバンク４１０は、それぞれメモリセルアレイを具備し、それぞれのメモリセルアレイは行方向の複数個のワードラインと列方向の複数個のビットライン、ワードラインとビットラインとが交差する地点にそれぞれメモリセルを具備し、データを感知及び増幅することができる複数個のセンスアンプをさらに具備する。
【００８７】
複数個で構成されたメモリセルアレイバンク４１０は、バンク選択部４８０により１つのメモリセルアレイバンクが選択されると、ローデコーダ４２０により選択されたワードラインとコラムデコーダ４３０により選択されたビットラインとが交差する地点のメモリセルが選択されて命令デコーダ４５０から印加されるリードまたはライト命令に従ってセンスアンプは選択されたメモリセルのデータＤＱｉを外部に出力したり、外部から入力されるデータＤＱｉを選択されたメモリセルに増幅させて保存する。
【００８８】
モード設定部４７０は、半導体メモリ装置に電源が印加された後に電源安定化信号（図示せず）が発生すると、命令デコーダ部４５０からモード設定信号ＭＲＳを印加する。モード設定部４７０はモード設定信号ＭＲＳに応答して外部からアドレスＡＤＤ形式で印加される設定信号を組み合わせて半導体メモリ装置の基本設定を保存する。また、モード設定部４７０はモード設定信号ＭＲＳに応答して制御信号ＣＯＮ１を極性選択部４４２に出力して極性選択信号ＰＳを発生するようにし、アドレス変換部４４２に制御信号ＣＯＮ２を出力してテスト動作ができるようにする。
【００８９】
命令デコーダ部４５０は、図７と同様に外部から印加される命令ｃｏｍを分析してモード設定部４７０に半導体メモリ装置の初期設定であるモード設定信号ＭＲＳを出力し、アクティブ動作のためのローアドレスストローブＲＡＳ信号とＣＢＲ（ＣＡＳ  Ｂｅｆｏｒｅ  ＲＡＳ）信号とをローデコーダ４２０に出力する。そして、リードまたはライト動作のためにコラムアドレスストローブ信号ＣＡＳをコラムデコーダ４３０に出力する。そして、データの入出力を制御するライトイネーブルＷＥ信号をデータ入出力部４６０に出力する。
【００９０】
データ入出力部４６０は、また、図７と同じ機能として命令デコーダ部４５０から印加されるライトイネーブル信号ＷＥに従ってアドレスＡＤＤでローデコーダ４２０とコラムデコーダ４３０とにより指定されたメモリセルにデータＤＱｉを外部に出力したり、外部から印加されるデータＤＱｉを指定されたメモリセルに保存する。
【００９１】
図９は、本発明による半導体装置のアドレス変換器を用いた半導体メモリ装置の第３実施形態を示すブロック図である。
【００９２】
図９の半導体メモリ装置は、メモリセルアレイバンク構造を有していて待機時間機能（ＣＡＳ  Ｌａｔｅｎｃｙ）とバーストリード（Ｂｕｒｓｔ  ｒｅａｄ）またはバーストライト（Ｂｕｒｓｔ  ｗｒｉｔｅ）機能とを支援する。
【００９３】
待機時間機能は、同期式半導体メモリ装置の機能として外部から命令を印加して半導体メモリ装置でデータを出力する時間を予め指定する機能である。
【００９４】
バースト機能は、外部からアドレスＡＤＤが印加されると、さらにアドレスＡＤＤが印加されなくても、予め指定された個数のアドレスＡＤＤを順次に生成してメモリセルを指定しデータを入出力する機能である。
【００９５】
極性選択部５４１は、電源電圧が印加されると、少なくとも１つのクロック信号を発生し、少なくとも１つのクロック信号とモード設定部５７０から印加される制御信号ＣＯＮ１とに応答して少なくとも１つの極性選択信号ＰＳを発生する。
【００９６】
アドレス変換部５４２は、極性選択部５４１から印加される少なくとも１つの極性選択信号ＰＳに応答してアクティブ動作時に外部から印加されるアドレスＡＤＤのバンクアドレスとローアドレスとから少なくとも１つのビットを変換して変換バンクアドレスＴＢＡと変換ローアドレスＴＲＡとを生成してバンク選択部５８０とローデコーダ５２０とに出力し、リードまたはライト動作時に外部から印加されるアドレスＡＤＤのコラムアドレスから少なくとも１つのビットを変換して変換コラムアドレスＴＣＡを出力する。さらにバースト機能のために外部から印加されるアドレスＡＤＤのコラムアドレスから少なくとも１つのビットを変換した変換コラムアドレスＴＣＡを待機時間及びバースト制御部５９０に出力し、待機時間及びバースト制御部から発生したコラムアドレスＣＡを印加して変換して変換コラムアドレスＴＣＡをコラムデコーダに出力する。
【００９７】
また、アドレス変換部５４２は、第１、第２伝送ゲートと第２排他的論理和回路とをさらに具備し、モード設定部５７０で印加されてテストモード可否を指示する制御信号ＣＯＮ２に応答してメモリセルテストができるようにテスト経路を追加することができる。
【００９８】
バンク選択部５８０は、アドレス変換部５４２から印加される変換バンクアドレスＴＢＡを印加して複数個のメモリセルアレイバンク５１０の中から１つのメモリセルアレイバンクを選択するために複数個のローデコーダ５２０の中、１つのローデコーダを選択して活性化する。
【００９９】
ローデコーダ５２０は、バンク選択部５８０によって複数個のローデコーダ５２０の中の特定ローデコーダが選択されると、選択されたローデコーダはアドレス変換部５４２により変換された変換ローアドレスＴＲＡを印加して複数個のメモリセルアレイバンク５１０の中から該当のメモリセルアレイバンクの特定行を指定する。
【０１００】
コラムデコーダ５３０は、アドレス変換部５４２により変換された変換コラムアドレスＴＣＡを印加して該当のメモリセルアレイバンク５１０の特定列を指定する。
【０１０１】
複数個のメモリセルアレイバンク５１０はそれぞれメモリセルアレイを具備して、それぞれのメモリセルアレイは行方向の複数個のワードラインと列方向の複数個のビットライン、ワードラインとビットラインとが交差する地点にそれぞれメモリセルを具備し、データを感知及び増幅することができる複数個のセンスアンプをさらに具備する。
【０１０２】
複数個で構成されたメモリセルアレイバンク５１０は、バンク選択部５８０によって１つメモリセルアレイバンクが選択されると、ローデコーダ５２０により選択されたワードラインとコラムデコーダ５３０により選択されたビットラインとが交差する地点のメモリセルが選択されると命令デコーダ５５０から印加されるリードまたはライト命令に従ってセンスアンプは選択されたメモリセルのデータＤＱｉを外部に出力したり、外部から入力されるデータＤＱｉを選択したメモリセルに増幅して保存する。
【０１０３】
モード設定部５７０は、半導体メモリ装置に電源が印加された後に電源安定化信号（図示せず）が発生すると、命令デコーダ部５５０からモード設定信号ＭＲＳを印加する。モード設定部５７０は、モード設定信号ＭＲＳに応答して外部からアドレスＡＤＤ形式で印加される設定信号を組み合わせて半導体メモリ装置の基本設定を保存する。また、モード設定部５７０は、モード設定信号ＭＲＳに応答して制御信号ＣＯＮ１を極性選択部５４１に出力して極性選択信号ＰＳを発生するようにし、アドレス変換部５４２に制御信号ＣＯＮ２を出力してテスト動作ができるようにする。そして、保存した基本設定から待機時間設定とバースト長さ設定とを待機時間及びバースト制御部５９０に出力する。
【０１０４】
命令デコーダ部５５０は、外部から印加される命令ｃｏｍを分析してモード設定部５７０に半導体メモリ装置の初期設定であるモード設定信号ＭＲＳを出力し、アクティブ動作のためのローアドレスストローブＲＡＳ信号とＣＢＲ（ＣＡＳ  Ｂｅｆｏｒｅ  ＲＡＳ）信号とをローデコーダ５２０に出力する。そして、リードまたはライト動作のためにコラムアドレスストローブ信号ＣＡＳをコラムデコーダ５３０に出力する。そして、データの入出力を制御するライトイネーブルＷＥ信号をデータ入出力部５６０に出力する。
【０１０５】
図９に追加されている待機時間及びバースト制御部５９０は、モード設定部５７０から待機時間（Ｌａｔｅｎｃｙ）設定を印加してデータ入出力部５６０でデータＤＱｉを出力する時間を制御し、モード設定部５７０でアドレス生成個数を指定するバースト長さ（Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）設定を印加し、アドレス変換部５４２で外部から印加されたアドレスＡＤＤのコラムアドレスを変換した変換コラムアドレスＴＣＡを印加して、印加された変換コラムアドレスＴＣＡに基づいて順次にコラムアドレスＣＡを生成してアドレス変換部５４２に出力する。
【０１０６】
待機時間及びバースト制御部５９０は、順次にコラムアドレスＣＡを生成するので生成されたコラムアドレスＣＡに該当のバンク５１０の特定列を指定すると、外部から印加されて変換された変換コラムアドレスＴＣＡとの誤差が生ずる。したがって、待機時間及びバースト制御部５９０で生成するコラムアドレスＣＡも外部から印加されるアドレスＡＤＤのようにアドレス変換部５４２に出力して変換されて内部的に生ずる誤差を予め防止することができるようにする。
【０１０７】
データ入出力部５６０は、命令デコーダ部５５０から印加されるライトイネーブル信号ＷＥに従ってアドレスＡＤＤによってローデコーダ５２０とコラムデコーダ５３０とにより指定されたメモリセルにデータＤＱｉを外部に出力したり、外部から印加されるデータＤＱｉを指定されたメモリセルに保存する。しかしながら、データ入出力部５６０は、データＤＱｉを外部に出力時に待機時間及びバースト制御部５９０に制御されて指定されたタイミングにのみデータの出力が可能である。
【０１０８】
図９は、図８のようにメモリセルアレイバンク構造を有する半導体メモリ装置に待機時間機能及びバーストリードまたはバーストライト機能を具備するものとして記述したが、図７のようにメモリセルアレイバンク構造ではない半導体メモリ装置も待機時間機能及びバーストリードまたはバーストライト機能を具備することができる。
【０１０９】
図７、図８、及び図９には、従来の半導体メモリ装置のアドレスレジスタに代替して極性選択部３４１、４４１、５４１とアドレス変換部３４２、４４２、５４２とを具備しているが、これとは別にアドレスレジスタを具備しても構わない。
【０１１０】
また、アドレス変換部３４２、４４２、５４２を１つのブロックとして構成してアドレスを変換するようにしたが、バンクアドレス、ローアドレス、及びコラムアドレスに対してそれぞれ区分して別途のアドレス変換部で構成することもでき、個別、ビット別でアドレス変換をすることもできる。
【０１１１】
２つの制御信号ＣＯＮ１、ＣＯＮ２は、モード設定部３７０、４７０、５７０から出力されて、一般的な半導体メモリ装置のモード設定部でテストモードや一般動作モードを指定する信号を用いて１つの制御信号ＣＯＮのみを用いることもできる。
【０１１２】
上述では、半導体メモリ装置を例として本発明の半導体装置のアドレス変換器を記述したが、その他の半導体装置にも適用することができることも自明である。
【０１１３】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【０１１４】
【図１】従来の半導体メモリ装置の一例を示すブロック図である。
【図２】本発明による半導体装置のアドレス変換器の第１実施形態を示すブロック図である。
【図３】図２の半導体装置のアドレス変換器の詳細図であって１ビットのアドレスに対して変換過程を示す図である。
【図４】図３の半導体装置のアドレス変換器にメモリセルテストができるようにテスト経路を加えた図である。
【図５】本発明による半導体装置のアドレス変換器の第２実施形態を示すブロック図である。
【図６】図５の半導体装置のアドレス変換器の詳細図面であって１ビットのアドレスに対して変換過程を示す図である。
【図７】本発明による半導体装置のアドレス変換器を用いた半導体メモリ装置の第１実施形態を示すブロック図である。
【図８】本発明による半導体装置のアドレス変換器を用いた半導体メモリ装置の第２実施形態を示すブロック図である。
【図９】本発明による半導体装置のアドレス変換器を用いた半導体メモリ装置の第３実施形態を示すブロック図である。
【符号の説明】
【０１１５】
１１０          クロック発生部
１１１          リングオシレータ
１２０          極性選択信号発生部
１２１          Ｄ−フリップフロップ
１３０          アドレス変換部
１３１          第１排他的論理和回路
１４０          モード設定部
ＣＬＫ＿ｓｉｇ  クロック信号
ＣＯＮ１        制御信号
ＭＲＳ          モード設定信号
ＰＳ            極性選択信号
【図１】
2007184072.tif 000004
【図２】
2007184072.tif 000005
【図３】
2007184072.tif 000006
【図４】
2007184072.tif 000007
【図５】
2007184072.tif 000008
【図６】
2007184072.tif 000009
【図７】
2007184072.tif 000010
【図８】
2007184072.tif 000011
【図９】
2007184072.tif 000012