(57)【要約】【課題】光電変換部における光の入射効率を向上させることができる固体撮像装置及びその製造方法を提供する。【解決手段】本発明の一の態様によれば、半導体基板２と、半導体基板２内に形成され、半導体基板２の表層部に形成されたフォトダイオード１０の光電変換により生じた信号電荷が蓄積されるＮ型不純物領域９と、半導体基板２内にかつＮ型不純物領域９下に形成された電荷蓄積領域１３と、半導体基板２内に形成され、Ｎ型不純物領域９に蓄積された信号電荷を電荷蓄積領域１３に転送するための、半導体基板２を貫通するようにして形成されたゲート電極７と、半導体基板３の裏面側に形成され、電荷蓄積領域１３に転送された信号電荷が入力される信号処理部２０とを備えたＣＭＯＳイメージセンサ１が提供される。【選択図】図１
2007096271.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成され、前記半導体基板の表層部に形成された光電変換部の光電変換により生じた信号電荷が蓄積される第１導電型の第１の不純物領域と、
前記半導体基板内にかつ前記第１の不純物領域下に形成された前記第１導電型の第２の不純物領域と、
前記半導体基板内に形成され、前記第１の不純物領域に蓄積された信号電荷を前記第２の不純物領域に転送するゲート電極と、
前記半導体基板の裏面側に形成され、前記第２の不純物領域に転送された信号電荷が入力される信号処理部とを備え、
前記ゲート電極は、前記半導体基板を前記半導体基板の厚さ方向に貫通していることを特徴とする、固体撮像装置。
【請求項２】
前記第１の不純物領域と接触するようにして、前記第１導電型のオーバーフロードレインユニットを備えることを特徴とする、請求項１に記載の固体撮像装置。
【請求項３】
前記オーバーフロードレインユニットは、前記第１の不純物領域における不純物濃度よりも低濃度の不純物を有するオーバーフロードレイン層を含むことを特徴とする、請求項２に記載の固体撮像装置。
【請求項４】
半導体基板に溝を形成する工程と、
少なくとも前記溝の内壁において、前記溝の一方の側面側に第１導電型の不純物を注入するとともに拡散させて、前記半導体基板の表層部において、光電変換により生じた信号電荷が蓄積される第１導電型の第１の不純物領域、及び前記半導体基板内において前記第１の不純物領域下に形成された前記第１導電型の第２の不純物領域を形成する工程と、
前記溝内に絶縁膜を介して導電性材料を埋め込み、ゲート電極を形成する工程と、
前記半導体基板の裏面側に前記信号処理部を形成する工程とを備え、
前記溝は、前記半導体基板の厚さ方向に貫通するように形成し、前記ゲート電極は、前記半導体基板の厚さ方向に貫通するようにして形成することを特徴とする、固体撮像装置の製造方法。
【請求項５】
前記溝の内壁の、他方の側面側に前記第１導電型の不純物を注入するとともに拡散させて、前記第１の不純物領域と接触するようにして、前記第１導電型のオーバーフロードレインユニットを形成する工程を備えることを特徴とする、請求項４に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳイメージセンサ等の固体撮像装置においては、小型化及び多画素化の要求から画素サイズの微細化が進んでいる。現在、固体撮像装置は、フォトダイオード上にカラーフィルタやマイクロレンズの他、垂直信号線のような配線等が形成された構造となっている。
【０００３】
しかしながら、更なる画素サイズの微細化が進み、配線がより多層化されると、上記のような構造では、センサ表面からフォトダイオードまでの距離が増大してしまうため、斜めに入射した光が配線に干渉（シェーディング）してしまう。その結果、フォトダイオードに光が到達し難くなり、フォトダイオードへの光の入射効率が低下してしまう。
【０００４】
なお、ゲート電極を画素間の素子分離層内に埋め込み、このゲート電極によりフォトダイオードを構成するＮ型不純物領域に蓄積された信号電荷を、Ｎ型不純物領域上に形成されたＮ型のフローティングディフュージョン領域に転送する技術が開示されている（例えば特許文献１参照）。しかしながら、この技術においても、フォトダイオード上には垂直信号等の配線が形成されているので、上記問題を解決することは困難である。
【特許文献１】特開２００５−３８９０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、光電変換部における光の入射効率を向上させることができる固体撮像装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一の態様によれば、
半導体基板と、
前記半導体基板内に形成され、前記半導体基板の表層部に形成された光電変換部の光電変換により生じた信号電荷が蓄積される第１導電型の第１の不純物領域と、
前記半導体基板内にかつ前記第１の不純物領域下に形成された前記第１導電型の第２の不純物領域と、
前記半導体基板内に形成され、前記第１の不純物領域に蓄積された信号電荷を前記第２の不純物領域に転送するゲート電極と、
前記半導体基板の裏面側に形成され、前記第２の不純物領域に転送された信号電荷が入力される信号処理部とを備え、
前記ゲート電極は、前記半導体基板を前記半導体基板の厚さ方向に貫通していることを特徴とする、固体撮像装置が提供される。
【０００７】
本発明の他の態様によれば、
半導体基板に溝を形成する工程と、
少なくとも前記溝の内壁において、前記溝の一方の側面側に第１導電型の不純物を注入するとともに拡散させて、前記半導体基板の表層部において、光電変換により生じた信号電荷が蓄積される第１導電型の第１の不純物領域、及び前記半導体基板内において前記第１の不純物領域下に形成された前記第１導電型の第２の不純物領域を形成する工程と、
前記溝内に絶縁膜を介して導電性材料を埋め込み、前記ゲート電極を形成する工程と、
前記半導体基板の裏面側に前記信号処理部を形成する工程とを備え、
前記溝は、前記半導体基板の厚さ方向に貫通するように形成し、前記ゲート電極は、前記半導体基板の厚さ方向に貫通するようにして形成することを特徴とする、固体撮像装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明の一の態様の固体撮像装置によれば、光電変換部における光の入射効率を向上させることができる。また、本発明の他の態様の固体撮像装置の製造方法によれば、光電変換部における光の入射効率を向上させることが可能な固体撮像装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら実施の形態について説明する。なお、本実施の形態では、固体撮像装置として、ＣＭＯＳイメージセンサを用いた例について説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係るＣＭＯＳイメージセンサの模式的な縦断面図であり、図２は本発明の第１の実施形態に係るマイクロレンズ及びカラーフィルタを省略した状態のＣＭＯＳイメージセンサの模式的な平面図である。図３は本発明の第１の実施形態に係るマイクロレンズ及びカラーフィルタを省略した状態の他のＣＭＯＳイメージセンサの模式的な平面図であり、図４は本発明の第１の実施形態に係るＣＭＯＳイメージセンサの模式的な回路図である。
【００１０】
図１及び図２に示されるように、ＣＭＯＳイメージセンサ１は、厚さが約１００μｍの半導体基板２を備えている。半導体基板２は、例えば、Ｐ型Ｓｉ基板３と、Ｐ型Ｓｉ基板３上に形成され、不純物濃度がＰ型Ｓｉ基板３より高いＰ＋型エピタキシャル層４と、Ｐ＋型エピタキシャル層４上に形成され、不純物濃度がＰ型Ｓｉ基板３とほぼ同等のＰ型エピタキシャル層５とから構成されている。
なお、半導体基板２の厚さは、上述のような多層構成を有するので、各層の厚さなどに依存して、数μｍのオーダから数百μｍのオーダまで適宜変化させて用いることができる。
【００１１】
Ｐ型Ｓｉ基板３及びＰ型エピタキシャル層５の不純物濃度は１．０×１０１８／ｃｍ３程度となっており、Ｐ＋型エピタキシャル層４の不純物濃度は１．０×１０２０／ｃｍ３程度となっている。また、Ｐ＋型エピタキシャル層４とＰ型エピタキシャル層５の合計した厚さは、５〜１０μｍ程度となっている。
【００１２】
半導体基板２には、半導体基板２の厚さ方向に貫通した溝２ａが形成されている。溝２ａの幅は約０．８μｍ程度となっている。
【００１３】
溝２ａの内壁にはゲート絶縁膜６が形成されており、ゲート絶縁膜６の内側領域にはゲート電極７が形成されている。ゲート電極７は、電圧が印加されることにより後述するＮ型不純物領域９に蓄積された信号電荷を読み出し、後述する電荷蓄積領域１３に転送するためのものである。即ち、この部分には、Ｎ型不純物領域９をソース、ゲート電極７をゲート、電荷蓄積領域１３をドレインとする転送トランジスタ８が形成されている。なお、溝２ａの幅方向（図２における紙面横方向）に隣接するゲート電極７には、後述する読出制御線２９を通じて共通の電圧が印加される。
【００１４】
半導体基板２の表層部であるＰ型エピタキシャル層５の上部には、一方の側面がゲート絶縁膜６を介してゲート電極７に隣接した第１の不純物領域としてのＮ型不純物領域９が形成されている。ここで、Ｐ型エピタキシャル層５とＮ型不純物領域９とにより、入射した光を信号電荷に変換する光電変換部としてのフォトダイオード１０が構成されており、Ｎ型不純物領域９には光電変換により生じた信号電荷が蓄積される。
【００１５】
Ｎ型不純物領域９におけるゲート電極７に隣接した一方の側部は、Ｎ型不純物領域９の他の部分より深く形成されており、この側部の底面はＰ＋型エピタキシャル層４に隣接している。Ｎ型不純物領域９の他方の側面は、画素Ｐ間の素子分離を図るための第３の不純物領域としてのチャネルストッパ領域１１に隣接している。
【００１６】
チャネルストッパ領域１１は、Ｐ＋型不純物領域となっており、Ｐ型エピタキシャル層５、Ｐ＋型エピタキシャル層４、及びＰ型Ｓｉ基板３の上部に形成されている。チャネルストッパ領域１１の側面は隣接する画素Ｐのゲート絶縁膜６に隣接している。即ち、チャネルストッパ領域１１は溝２ａの幅方向（図２における紙面横方向）においてゲート絶縁膜６と並んでいる。
【００１７】
チャネルストッパ領域１１は、図３に示されるように、両側面が隣り合う画素ＰのＮ型不純物領域９に隣接するように半導体基板１内に形成されていてもよい。即ち、チャネルストッパ領域１１は溝２ａの長手方向（図３における紙面上下方向）においてゲート絶縁膜６と並んでいる。この場合には、画素Ｐ間の素子分離は一部がゲート絶縁膜６により、残りの部分がチャネルストッパ領域１１により行われている。
【００１８】
なお、図２及び図３では、溝２ａの幅方向における画素Ｐ間の素子分離は、ゲート絶縁膜６とチャネルストッパ領域１１とにより行われており、画素Ｐ間の縦方向の素子分離は、この部分の半導体基板２に形成されたＰ＋型不純物領域であるチャネルストッパ領域１２により行われている。
【００１９】
Ｎ型不純物領域９下かつＰ型Ｓｉ基板３内には、Ｎ型不純物領域９に蓄積された信号電荷が転送される第２の不純物領域としての電荷蓄積領域１３が形成されている。電荷蓄積領域１３は、Ｎ型不純物領域となっており、一方の側面がゲート絶縁膜６を介してゲート電極７に隣接しており、上面がＰ＋型エピタキシャル層４に隣接している。
【００２０】
Ｐ型Ｓｉ基板３の底部には、後述する信号処理部２０の一部であり、電荷蓄積領域１３に蓄積された信号電荷が転送されるフローティングディフュージョン領域１４（以下、この領域を「ＦＤ領域」という。）が形成されている。ＦＤ領域１４は、Ｎ型不純物領域となっている。ＦＤ領域１４に電荷蓄積領域１３に蓄積された信号電荷を転送する際には、後述する転送トランジスタ２１のゲート電極２１ａに電圧を印加する。
【００２１】
半導体基板１の表面側には、カラーフィルタ１５が形成されており、カラーフィルタ１５上には、集光し、フォトダイオード１０に光を導くためのレンズとしてのマイクロレンズ１６が形成されている。
【００２２】
半導体基板２の裏面側（Ｐ型Ｓｉ基板３の裏面側）には、電荷蓄積領域１３に転送された信号電荷が入力される信号処理部２０が形成されている。信号処理部２０は、図４に示されるように、転送トランジスタ２１、リセットトランジスタ２２、増幅トランジスタ２３、垂直選択トランジスタ２４、水平選択トランジスタ２５、垂直走査回路２６、水平走査回路２７、ＣＤＳ回路（相関二重サンプリング回路）２８、読出制御線２９，３０、リセット制御線３１、ドレイン線３２、垂直信号線３３、水平信号線３４、垂直選択制御線３５、水平選択制御線３６、アンプ３７等から構成されている。
【００２３】
転送トランジスタ２１は、電荷蓄積領域１３に蓄積された信号電荷をＦＤ領域１４に転送するものであり、電荷蓄積領域１３をソース、ゲート電極２１ａをゲート、ＦＤ領域１４をドレインとしている。ゲート電極２１ａは、読出制御線３０に電気的に接続されている。なお、読出制御線２９は転送トランジスタ８のゲート電極７に電気的に接続されている。
【００２４】
リセットトランジスタ２２は、ＦＤ領域１４に蓄積されている信号電荷を定期的にリセットするものであり、リセットトランジスタ２２のソースはＦＤ領域１４に、ゲートはリセット制御線３１に、ドレインはドレイン線３２に電気的に接続されている。
【００２５】
増幅トランジスタ２３は、ＦＤ領域１４の電位変動を検出して電流信号に変換するものである。増幅トランジスタ２３のドレインは垂直選択トランジスタ２４のソースに、ゲートはＦＤ領域１４に、ソースは垂直信号線３３に電気的に接続されている。
【００２６】
垂直選択トランジスタ２４及び水平トランジスタ２５は、特定の画素列を選択するためのものであって、垂直選択トランジスタ２４のドレインはドレイン線３２に、ゲートは垂直選択制御線３５に電気的に接続されており、水平選択トランジスタ２５のドレインは垂直信号線３３に、ゲートは水平選択制御線３６に、ソースは水平信号線３４に電気的に接続されている。
【００２７】
なお、各画素Ｐは、フォトダイオード１０、転送トランジスタ８，２１、リセットトランジスタ２２、増幅トランジスタ２３、及び垂直選択トランジスタ２４を備えている。
【００２８】
垂直走査回路２６は、読出制御線２９等に電圧を印加して、転送トランジスタ８等を制御するものであり、水平走査回路２７は、水平選択制御線３６に電圧を印加して、水平選択トランジスタ２５を制御するものである。
【００２９】
ＣＤＳ回路２８は、画素Ｐに含まれる転送トランジスタ８等のしきい値電圧のばらつきによる固定パターンノイズを除去するためのものであり、垂直信号線３３に介在している。ＣＤＳ回路２８は、例えば２つのコンデンサ（図示せず）、サンプリングトランジスタ（図示せず）、及びクランプトランジスタ（図示せず）から構成されている。
【００３０】
ＣＭＯＳイメージセンサ１の動作は、以下の通りである。まず、垂直走査回路２６により垂直選択制御線３５に電圧が印加されて垂直選択トランジスタ２４がオンし、特定の画素列が選択される。
【００３１】
次いで、この状態で垂直走査回路２６により読出制御線２９に電圧が印加され、転送トランジスタ８がオンし、Ｎ型不純物領域９に蓄積された信号電荷が電荷蓄積領域１３に転送される。
【００３２】
そして、転送トランジスタ８がオフした状態で、垂直走査回路２６により読出制御線３０に電圧が印加されて転送トランジスタ２１がオンし、電荷蓄積領域１３に蓄積された信号電荷がＦＤ領域１４に転送される。
【００３３】
ＦＤ領域１４では、この信号電荷の転送動作によって電位変動が生じるので、増幅トランジスタ２５からその電位変動に応じた電流信号が垂直信号線３３に出力される。なお、ＦＤ領域１４の電位は、垂直走査回路２６によりリセット制御線３１に電圧が印加され、リセットトランジスタ２２がオンすることにより、リセットされる。
【００３４】
垂直信号線３３に出力された電流信号は、ＣＤＳ回路２８、及び水平走査回路２７により選択されてオンしている水平選択トランジスタ２５を介して水平信号線３４に出力され、アンプ３７で増幅されて、外部に出力される。
【００３５】
ＣＭＯＳイメージセンサ１は、以下のようにして作製することが可能である。図５（ａ）〜図８（ｃ）は本発明の第１の実施形態に係るＣＭＯＳイメージセンサ１の製造プロセスを模式的に示した図である。
【００３６】
まず、図５（ａ）に示されるように厚さ数百μｍのＰ型Ｓｉ基板３上にＰ＋型エピタキシャル層４を形成し、その後Ｐ型エピタキシャル層５を形成して、半導体基板２を形成する。
【００３７】
半導体基板２を形成した後、図５（ｂ）に示されるようにフォトリソグラフィーによりレジストパターン４１を形成し、その後レジストパターン４１をマスクとしてイオン打ち込み法によりリンやヒ素等のＮ型不純物をＰ型エピタキシャル層５に注入し、Ｐ型エピタキシャル層５にＮ型不純物領域９の一部となるＮ型不純物領域４２を形成する。
【００３８】
Ｎ型不純物領域４２を形成した後、レジストパターン４１を除去し、その後、図５（ｃ）に示されるようにアニールによりＮ型不純物領域４２を構成しているＮ型不純物を拡散させる。これにより、Ｎ型不純物領域４２の深さが１〜２μｍ程度となる。
【００３９】
Ｎ型不純物領域４２を形成した後、Ｐ型エピタキシャル層５上に厚さ３μｍ程度のＳｉＯ２膜４３を形成する。その後、図６（ａ）に示されるように半導体基板２の厚さが１００μｍ程度となるようにＰ型Ｓｉ基板３の裏面を研削する。なお、予め半導体基板２の厚さが１００μｍ程度となるような薄いＰ型Ｓｉ基板３を用意し、そのＰ型Ｓｉ基板３上にＰ＋型エピタキシャル層４及びＰ型エピタキシャル層５を形成してもよい。この場合には、Ｐ型Ｓｉ基板３の裏面を研削する手間を省くことができる。
【００４０】
Ｐ型Ｓｉ基板３の裏面を研削した後、ＳｉＯ２膜４３上にフォトリソグラフィによりレジストパターン（図示せず）を形成し、その後反応性イオンエッチング（ＲＩＥ）によりレジストパターンをマスクとしてＳｉＯ２膜４３をエッチングする。その後、レジストパターンを除去する。次いで、図６（ｂ）に示されるように反応性イオンエッチング或いはウエットエッチングによりパターンが形成されたＳｉＯ２膜４３をマスクとして半導体基板２を厚さ方向にエッチングして、溝２ａを形成する。ここで、エッチングはＰ型Ｓｉ基板３の上部で停止するように制御される。
【００４１】
Ｐ型Ｓｉ基板３の上部までエッチングした後、図６（ｃ）に示されるように斜めイオン打ち込み法によりボロン等のＰ型不純物を溝２ａの片側の内壁に注入し、チャネルストッパ領域１１を形成する。
【００４２】
チャネルストッパ領域１１を形成した後、図７（ａ）に示されるように反応性イオンエッチング或いはウエットエッチングによりＳｉＯ２膜４３をマスクとしてＰ型Ｓｉ基板３をエッチングして、溝２ａを貫通させる。
【００４３】
溝２ａを貫通させた後、図７（ｂ）に示されるように斜めイオン打ち込み法によりＮ型不純物をチャネルストッパ領域１１が形成された内壁と対向する溝２ａの内壁に注入し、Ｐ型エピタキシャル層５内に一方の側面が溝２ａに隣接し、かつ端部の下面がＰ＋型エピタキシャル層４に隣接したＮ型不純物領域９を形成するとともに、Ｐ型Ｓｉ基板３内に一方の側面が溝２ａに隣接し、かつ上面がＰ＋型エピタキシャル層４に隣接した電荷蓄積領域１３を形成する。
【００４４】
その後、アニールによりチャネルストッパ領域１１を構成しているＰ型不純物、Ｎ型不純物領域９及び電荷蓄積領域１３を構成しているＮ型不純物を拡散させる。なお、図７（ｂ）においては、半導体基板２の表裏面側からＮ型不純物を注入して、Ｎ型不純物領域９及び電荷蓄積領域１３を形成する場合について示したが、半導体基板２の表面側及び裏面側の一方側のみからＮ型不純物を注入して、Ｎ型不純物領域９及び電荷蓄積領域１３を形成することも可能である。
【００４５】
次いで、溝２ａの内壁を熱酸化して、図７（ｃ）に示されるようにゲート絶縁膜６を形成し、その後ゲート絶縁膜６の内側領域に例えばポリＳｉ等の導電性材料を埋め込んで、ゲート電極７を形成する。ゲート電極７を形成した後、半導体基板２の表面及び裏面を機械的化学的研磨（ＣＭＰ）により研磨する。なお、この工程によりＳｉＯ２膜４３が取り除かれる。
【００４６】
半導体基板２の表面及び裏面を研磨した後、フォトリソグラフィーにより半導体基板２の裏面側にレジストパターン（図示せず）を形成して、レジストパターンをマスクとしてイオン打ち込み法によりＮ型不純物をＰ型Ｓｉ基板３の底部に注入し、図８（ａ）に示されるようにＰ型Ｓｉ基板３の底部にＦＤ領域１４を形成する。その後、アニールによりＦＤ領域１４を構成しているＮ型不純物を拡散させる。
【００４７】
ＦＤ領域１４を形成した後、レジストパターンを除去し、その後図８（ｂ）に示されるようにＰ型Ｓｉ基板３の裏面側に信号処理部２０を形成する。なお、効率の面から、ゲート電極２１ａは、信号処理部２０内に形成される配線パッドと同一の材料（例えばアルミニウム）を使用して、配線パッドと同一工程により形成することが好ましいが、ポリＳｉを使用して、配線パッドと別工程により形成してもよい。
【００４８】
最後に、図８（ｃ）に示されるようにＮ型不純物領域９上にフォトリソグラフィーによりカラーフィルタ１５を形成し、さらにカラーフィルタ１５上にマイクロレンズ１６を形成する。これにより、図１に示されるＣＭＯＳイメージセンサ１が作製される。
【００４９】
本実施の形態では、半導体基板２の裏面側に信号処理部２０を形成しているので、半導体基板２内に形成されたフォトダイオード１０に入射する光が信号処理部２０の配線等に干渉することがない。これにより、フォトダイオード１０に対して斜めから入射した光であってもフォトダイオード１０に到達させることができ、その結果、フォトダイオード１０への光の入射効率を向上させることができる。
【００５０】
ここで、半導体基板２の裏面側に信号処理部２０を形成する場合には、Ｎ型不純物領域９から信号処理部２０まで信号電荷を転送する必要があるが、本実施の形態では、Ｎ型不純物領域９下に電荷蓄積領域１３を形成し、かつ半導体基板２内にゲート電極７を形成しているので、Ｎ型不純物領域９に蓄積される信号電荷を信号処理部２０まで転送することができる。
【００５１】
本実施の形態では、信号処理部２０を半導体基板２の裏面側に形成しているので、ＣＭＯＳイメージセンサ１の平面におけるフォトダイオード１０の領域を大きくすることができる。これにより、フォトダイオード１０への光の入射効率をより向上させることができる。なお、フォトダイオード１０の領域を大きくすることができる（無効領域を減らすことができる）ので、カラーフィルタ１５上においてマイクロレンズ１６を省くことも可能である。
【００５２】
本実施の形態において、図３のように溝２ａの長手方向にゲート絶縁膜６と並んだチャネルストッパ領域１１を形成して、画素Ｐ間の素子分離を行った場合には、半導体基板２の機械的強度の低下を抑制することができる。即ち、ゲート絶縁膜６及びゲート電極７は半導体基板２を貫通した溝２ａ内に形成されるが、溝２ａの長手方向における画素Ｐ間は極めて狭いため、溝２ａの長手方向に沿って溝２ａが並んだ場合には、半導体基板２の機械的強度が低下するおそれがある。
【００５３】
これに対し、溝２ａの長手方向にゲート絶縁膜６と並んだチャネルストッパ領域１１を形成して、画素Ｐ間の素子分離を行った場合には、半導体基板２に対する溝２ａの占める割合が少なくなる。これにより、半導体基板２の機械的強度の低下を抑制することができる。
【００５４】
なお、本発明は上記実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置等は、本発明の要旨を逸脱しない範囲で適宜変更可能である。例えば、上記実施の形態では、固体撮像装置として、ＣＭＯＳイメージセンサ１について説明しているが、ＣＣＤイメージセンサであってもよい。
【００５５】
上記実施の形態では、第１の不純物領域をＮ型不純物領域９として説明しているが、第１の不純物領域はＮ型不純物領域９と異なる領域であってもよい。即ち、第１の不純物領域はＮ型不純物領域９から直接的或いは間接的に信号電荷が転送されたＮ型不純物領域であってもよい。
【００５６】
上記実施の形態では、第２の不純物領域を電荷蓄積領域１３として説明しているが、ゲート電極７によりＮ型不純物領域９から電荷蓄積領域１３を介さずにＦＤ領域１４に信号電荷を転送する場合には、第２の不純物領域をＦＤ領域１４とすることも可能である。
【００５７】
（第２の実施形態）
図９から図１１は、本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の模式的な構成図である。図９は、本発明の第２の実施形態に係わるマイクロレンズ及びカラーフィルタを省略した状態のＣＭＯＳイメージセンサの模式的な平面図である。図１０及び図１１は、それぞれ図９に示すＣＭＯＳイメージセンサ１０１の、Ａ−Ａ線に沿った縦断面図及びＢ−Ｂ線に沿った縦断面図である。また、本実施の形態に係るＣＭＯＳイメージセンサ１０１の模式的な回路図は、図４と同様であるのでここでは省略する。
【００５８】
本実施の形態では、上述した第１の実施形態と比較して、隣り合う画素Ｐ間における素子分離としての機能を奏するチャネルストッパ領域１１の、略中央部にオーバーフロードレインユニット３１が設けられている点、並びにチャネルストッパ領域１１及びオーバーフロードレインユニット３１と対向するようにＰ型不純物層３２が設けられている点で相違し、その他の構成に関しては先の実施の形態と同様である。なお、先の実施の形態と同一の構成要素に関しては、同じ参照符号を用いている。
【００５９】
図１０及び図１１に示されるように、ＣＭＯＳイメージセンサ１０１は、厚さが約１００μｍの半導体基板２を備えている。半導体基板２は、第１の実施形態と同様に、例えば、Ｐ型Ｓｉ基板３と、Ｐ型Ｓｉ基板３上に形成され、不純物濃度がＰ型Ｓｉ基板３より高いＰ＋型エピタキシャル層４と、Ｐ＋型エピタキシャル層４上に形成され、不純物濃度がＰ型Ｓｉ基板３とほぼ同等のＰ型エピタキシャル層５とから構成されている。
なお、半導体基板２の厚さは、上述のような多層構成を有するので、各層の厚さなどに依存して、数μｍのオーダから数百μｍのオーダまで適宜変化させて用いることができる。
【００６０】
Ｐ型Ｓｉ基板３及びＰ型エピタキシャル層５の不純物濃度は、例えば１．０×１０１８／ｃｍ３程度となっており、Ｐ＋型エピタキシャル層４の不純物濃度は、例えば１．０×１０２０／ｃｍ３程度となっている。また、Ｐ＋型エピタキシャル層４とＰ型エピタキシャル層５の合計した厚さは、例えば５〜１０μｍ程度となっている。
【００６１】
半導体基板２には、半導体基板２の厚さ方向に貫通した溝２ａが形成されている。溝２ａの幅は、例えば約０．８μｍ程度となっている。
【００６２】
溝２ａの内壁にはゲート絶縁膜６が形成されており、ゲート絶縁膜６の内側領域にはゲート電極７が形成されている。ゲート電極７は、電圧が印加されることにより先の実施の形態と同様に、Ｎ型不純物領域９に蓄積された信号電荷を読み出し、電荷蓄積領域１３に転送するためのものである。即ち、この部分には、Ｎ型不純物領域９をソース、ゲート電極７をゲート、電荷蓄積領域１３をドレインとする転送トランジスタ８が形成されている。なお、溝２ａの幅方向（図１０及び図１１における紙面横方向）に隣接するゲート電極７には、前述の実施の形態で記載した読出制御線２９を通じて共通の電圧が印加される。
【００６３】
半導体基板２の表層部であるＰ型エピタキシャル層５の上部には、一方の側面がＰ型不純物領域３２とゲート絶縁膜６とを介してゲート電極７に隣り合った第１の不純物領域としてのＮ型不純物領域９が形成されている。ここで、Ｐ型エピタキシャル層５とＮ型不純物領域９とにより、入射した光を信号電荷に変換する光電変換部としてのフォトダイオード１０が構成されており、Ｎ型不純物領域９には光電変換により生じた信号電荷が蓄積される。
【００６４】
Ｐ型不純物領域３２の底面は、Ｎ型不純物領域９の底面より深く形成されており、この底面はＰ＋型エピタキシャル層４の上面に隣接している。また、図１０に示すように、Ｎ型不純物領域９の一方の側面は、画素Ｐ間の素子分離を図るための第３の不純物領域としてのチャネルストッパ領域１１に隣接している。
【００６５】
チャネルストッパ領域１１は、Ｐ＋型不純物領域となっており、Ｐ型エピタキシャル層５、Ｐ＋型エピタキシャル層４、及びＰ型Ｓｉ基板３の上部に形成されている。チャネルストッパ領域１１の側面は隣接する画素Ｐのゲート絶縁膜６に隣接している。即ち、チャネルストッパ領域１１は溝２ａの幅方向（図１０における紙面横方向）においてゲート絶縁膜６と並んでいる。
【００６６】
チャネルストッパ領域１１は溝２ａの長手方向（図９における紙面上下方向）においてゲート絶縁膜６と並んでいる。この場合には、画素Ｐ間の素子分離は一部がゲート絶縁膜６により、残りの部分がチャネルストッパ領域１１により行われている。
【００６７】
なお、図９乃至図１１では、溝２ａの幅方向における画素Ｐ間の素子分離は、ゲート絶縁膜６とチャネルストッパ領域１１とにより行われており、画素Ｐ間の縦方向（奥行き方向）の素子分離は、図９に示すように、この部分の半導体基板２に形成されたＰ＋型不純物領域であるチャネルストッパ領域１２により行われている。
【００６８】
Ｎ型不純物領域９下かつＰ型Ｓｉ基板３内には、Ｎ型不純物領域９に蓄積された信号電荷が転送される第２の不純物領域としての電荷蓄積領域１３が形成されている。電荷蓄積領域１３は、Ｎ型不純物領域となっており、一方の側面がゲート絶縁膜６を介してゲート電極７に隣接しており、電荷蓄積領域１３の上面がＰ＋型エピタキシャル層４の底面に隣接している。
【００６９】
Ｐ型Ｓｉ基板３の底部には、先の実施の形態で記載したように、信号処理部２０の一部であり、電荷蓄積領域１３に蓄積された信号電荷が転送されるＦＤ領域１４が形成されている。ＦＤ領域１４は、Ｎ型不純物領域となっている。ＦＤ領域１４に電荷蓄積領域１３に蓄積された信号電荷を転送する際には、先の実施の形態で記載したように、転送トランジスタ２１のゲート電極２１ａに電圧を印加する。
【００７０】
一方、図１１に示すように、オーバフロードレインユニット３１は、画素Ｐ内において転送トランジスタ８の設けられた溝２ａの側面に対して、その幅方向（図１１における紙面横方向）に対向する側面に設けられ、またその側面のゲート絶縁膜に沿って縦方向（ＣＭＯＳイメージセンサ１０１の厚さ方向）に形成されている。このドレインユニット３１は、Ｎ型不純物領域９におけるＮ型不純物濃度よりも低濃度のＮ型不純物を含む第１のオーバーフロードレイン層３１ａと、この第１のオーバーフロードレイン層３１ａよりも低濃度のＮ型不純物を含む第２のオーバーフロードレイン層３１ｂと、第１のオーバーフロードレイン層３１ａとほぼ同じＮ型不純物濃度の第３のオーバーフロードレイン３１ｃとを備えている。
【００７１】
なお、これら３つのオーバーフロードレイン層は、以下に示す製造方法に起因して形成されるものであり、これらの層の全体がオーバーフロードレインユニットとして機能するためには、各オーバーフロードレイン層、特に第１のオーバーフロードレイン３１ａのＮ型不純物濃度がＮ型不純物領域９におけるＮ型不純物濃度よりも低いことが必要である。
【００７２】
上述した第１の実施形態では、Ｐ型エピタキシャル層５及びＮ型不純物領域９で構成されるフォトダイオード１０において、その許容量以上の光（主に可視光波長帯の光）が入ってくると、光電変換により過剰の電子が発生し、その過剰電子は隣接した画素中などに流入してノイズとして検出されるようになる。
【００７３】
これに対して、本実施形態では、上述したように、オーバーフロードレインユニット３１が設けられているので、フォトダイオード１０内のＮ型不純物領域９において許容量以上に入ってきた光（主に可視光波長帯の光）により生成される過剰電子はそのオーバーフロードレインユニット３１を通じてリセットトランジスタ２２（図示せず）のドレイン部からドレイン線を経由して半導体基板２の外部へ排出されるようになる。したがって、前記過剰電子の隣接画素への流入などを防止し、ノイズ源となるのを抑制することができる。
【００７４】
また、本実施形態では、図１１に示すように上述したＰ＋不純物層３２が設けられているので、転送トランジスタ８と接続されているＮ型不純物領域９において、そのポテンシャル低下による電荷の溜りを抑制する。その結果、転送トランジスタ８をリセットした際に上述した過剰電子がフォトダイオード１０に逆流してノイズ源となるのを抑制することができる。
【００７５】
なお、オーバーフロードレインユニット３１における第１のオーバーフロードレイン層３１ａは、Ｎ型不純物領域９よりもＮ型不純物濃度が約１桁の割合で低いことが好ましく、具体的には５ｘ１０１５ｃｍ−３〜１ｘ１０１６ｃｍ−３とすることができる。また、第２のオーバーフロードレイン層３１ｂは、Ｎ型不純物領域９よりもＮ型不純物濃度が約１桁の割合で高いことが好ましく、具体的には１ｘ１０１７ｃｍ−３〜５ｘ１０１７ｃｍ−３とすることができる。また、Ｎ型不純物領域９のＮ型不純物濃度は、５ｘ１０１６ｃｍ−３〜１ｘ１０１７ｃｍ−３とすることが好ましい。
【００７６】
半導体基板１の表面側には、カラーフィルタ１５が形成されており、カラーフィルタ１５上には、集光し、フォトダイオード１０に光を導くためのレンズとしてのマイクロレンズ１６が形成されている。
【００７７】
半導体基板２の裏面側（Ｐ型Ｓｉ基板３の裏面側）には、電荷蓄積領域１３に転送された信号電荷が入力される信号処理部２０が形成されている。信号処理部２０は、図４に示されるように、転送トランジスタ２１、リセットトランジスタ２２、増幅トランジスタ２３、垂直選択トランジスタ２４、水平選択トランジスタ２５、垂直走査回路２６、水平走査回路２７、ＣＤＳ回路（相関二重サンプリング回路）２８、読出制御線２９，３０、リセット制御線３１、ドレイン線３２、垂直信号線３３、水平信号線３４、垂直選択制御線３５、水平選択制御線３６、アンプ３７等から構成されている。
【００７８】
転送トランジスタ２１以降の記載については、上述した第１の実施形態と同じなので、ここでは説明を省略する。
【００７９】
また、本実施形態のＣＭＯＳイメージセンサ１０１においても、図４に示すような回路に基づいて上記第１の実施形態と同様にして駆動することができる。
【００８０】
本実施形態においても、半導体基板２の裏面側に信号処理部２０を形成しているので、半導体基板２内に形成されたフォトダイオード１０に入射する光が信号処理部２０の配線等に干渉することがない。これにより、フォトダイオード１０に対して斜めから入射した光であってもフォトダイオード１０に到達させることができ、その結果、フォトダイオード１０への光の入射効率を向上させることができる。
【００８１】
さらに、Ｎ型不純物領域９をＰ＋不純物層３２を介して更にその下方に電荷蓄積領域１３を形成し、かつ半導体基板２内にゲート電極７を形成しているので、Ｎ型不純物領域９に蓄積される信号電荷をこの転送トランジスタ８により信号処理部２０まで転送することができる。
【００８２】
また、半導体基板２の表面側にフォトダイオード１０を形成し、一方その裏面側に信号処理部２０を形成しているので、ＣＭＯＳイメージセンサ１０１の平面におけるフォトダイオード１０の領域を大きくすることができる。これにより、フォトダイオード１０への光の入射効率をより向上させることができる。なお、フォトダイオード１０の領域を大きくすることができる（無効領域を減らすことができる）ので、カラーフィルタ１５上においてマイクロレンズ１６を省くことも可能である。
【００８３】
さらに、図９に示すように、溝２ａの長手方向（紙面上下方向）にゲート絶縁膜６と並んだチャネルストッパ領域１１を形成して、画素Ｐ間の素子分離を行っている。そのため、半導体基板２を貫通している溝２ａの占有する領域は必要に応じて所定の容積にとどめられるので、半導体基板２の機械的強度の低下を抑制することができる。
【００８４】
本実施形態におけるＣＭＯＳイメージセンサ１０１は、以下のようにして作製することが可能である。図１２〜図２１は本例におけるＣＭＯＳイメージセンサ１０１の製造プロセスを模式的に示した図である。なお、各図において、参照符号（ａ）で示される図は、上記図１０に相当する、ＣＭＯＳイメージセンサ１０１のＡ−Ａ線に沿った縦断面図の状態を示すものであり、参照符号（ｂ）で示される図は、上記図１１に相当する、ＣＭＯＳイメージセンサ１０１のＢ−Ｂ線に沿った縦断面図の状態を示すものである。
【００８５】
最初に、図１２に示されるように、厚さ数百μｍのＰ型Ｓｉ基板３上にＰ＋型エピタキシャル層４を形成し、その後Ｐ型エピタキシャル層５を形成して、半導体基板２を形成する。
【００８６】
次いで、図１３に示されるように、フォトリソグラフィーによりレジストパターン４１を形成し、その後レジストパターン４１をマスクとしてイオン打ち込み法によりボロン等のＰ型不純物をＰ型エピタキシャル層５に注入し、Ｐ＋型不純物領域５１を形成する。
【００８７】
次いで、図１４に示すように、レジストパターン４１を除去した後、新たにレジストパターン４４をマスクとしてイオン打ち込み法によりリンやヒ素などのＮ型不純物をＰ型エピタキシャル層５に注入し、後にＮ型不純物領域９となるＮ型不純物領域４２を形成する。
【００８８】
次いで、レジストパターン４４を除去し、その後、図１５に示されるように、アニールによりＮ型不純物領域４２を構成しているＮ型不純物を拡散させるとともに、Ｐ＋型不純物領域５１を構成しているＰ型不純物を拡散させ、Ｎ型不純物領域９、チャネルストッパ領域１１及びＰ＋不純物領域３２をそれぞれ形成する。
【００８９】
次いで、図１６に示すように、Ｎ型不純物領域９、チャネルストッパ領域１１及びＰ＋不純物領域３２上に厚さ３μｍ程度のＳｉＯ２膜４３を形成する。その後、半導体基板２の厚さが１００μｍ程度となるようにＰ型Ｓｉ基板３の裏面を研削する。なお、予め半導体基板２の厚さが１００μｍ程度となるような薄いＰ型Ｓｉ基板３を用意し、そのＰ型Ｓｉ基板３上にＰ＋型エピタキシャル層４及びＰ型エピタキシャル層５を形成してもよい。この場合には、Ｐ型Ｓｉ基板３の裏面を研削する手間を省くことができる。
【００９０】
次いで、Ｐ型Ｓｉ基板３の裏面を研削した後、ＳｉＯ２膜４３上にフォトリソグラフィによりレジストパターン（図示せず）を形成し、その後反応性イオンエッチング（ＲＩＥ）によりレジストパターンをマスクとしてＳｉＯ２膜４３をエッチングする。その後、レジストパターンを除去する。次いで、図１７に示されるように、反応性イオンエッチング或いはウエットエッチングによりパターンが形成されたＳｉＯ２膜４３をマスクとして半導体基板２を厚さ方向にエッチングして、溝２ａを形成する。ここで、エッチングはＰ型Ｓｉ基板３を貫通するまで行い、溝２ａは貫通孔として形成される。
【００９１】
次いで、図１８に示されるように、斜めイオン打ち込み法によりＮ型不純物を溝２ａの片側の内壁に注入し、電荷蓄積領域１３を形成する。また、溝２ａの反対側の所定領域に同じくＮ型不純物を注入し、第１のオーバーフロードレイン層３１ａ、第２のオーバーフロードレイン層３１ｂ及び第３のオーバーフロードレイン３１ｃを形成する。これらのオーバーフロードレイン層は、ベースとなる層のＰ型不純物濃度に応じて、それぞれＮ−型不純物領域、Ｎ- -型不純物領域及びＮ−型不純物領域となる。
【００９２】
次いで、溝２ａの内壁を熱酸化して、図１９に示されるように、ゲート絶縁膜６を形成し、その後ゲート絶縁膜６の内側領域に例えばポリＳｉ等の導電性材料を埋め込んで、ゲート電極７を形成する。ゲート電極７を形成した後、半導体基板２の表面及び裏面を機械的化学的研磨（ＣＭＰ）により研磨する。なお、この工程によりＳｉＯ２膜４３が取り除かれる。
【００９３】
次いで、フォトリソグラフィーにより半導体基板２の裏面側にレジストパターン（図示せず）を形成して、レジストパターンをマスクとしてイオン打ち込み法によりＮ型不純物をＰ型Ｓｉ基板３の底部に注入し、図２０に示されるように、Ｐ型Ｓｉ基板３の底部にＦＤ領域１４を形成する。その後、アニールによりＦＤ領域１４を構成しているＮ型不純物を拡散させる。さらに、Ｐ型Ｓｉ基板３の裏面側に信号処理部２０を形成する。
【００９４】
なお、効率の面から、ゲート電極２１ａは、信号処理部２０内に形成される配線パッドと同一の材料（例えばアルミニウム）を使用して、配線パッドと同一工程により形成することが好ましいが、ポリＳｉを使用して、配線パッドと別工程により形成してもよい。
【００９５】
次いで、図２１に示されるように、Ｎ型不純物領域９上にフォトリソグラフィーによりカラーフィルタ１５を形成し、さらにカラーフィルタ１５上にマイクロレンズ１６を形成する。これにより、図９〜１１に示されるＣＭＯＳイメージセンサ１０１が作製される。
【００９６】
以上、本発明を上述した具体例に基づいて詳細に説明したが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１の実施形態に係るＣＭＯＳイメージセンサ１の模式的な縦断面図である。
【図２】本発明の第１の実施形態に係るマイクロレンズ及びカラーフィルタを省略した状態のＣＭＯＳイメージセンサ１の模式的な平面図である。
【図３】本発明の第１の実施形態に係るマイクロレンズ及びカラーフィルタを省略した状態の他のＣＭＯＳ１イメージセンサの模式的な平面図である。
【図４】本発明の第１の実施形態に係るＣＭＯＳイメージセンサ１の模式的な回路図である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係るＣＭＯＳイメージセンサ１の製造プロセスを模式的に示した図である。
【図６】（ａ）〜（ｃ）は本発明の第１の実施形態に係るＣＭＯＳイメージセンサ１の製造プロセスを模式的に示した図である。
【図７】（ａ）〜（ｃ）は本発明の第１の実施形態に係るＣＭＯＳイメージセンサ１の製造プロセスを模式的に示した図である。
【図８】（ａ）〜（ｃ）は本発明の第１の実施形態に係るＣＭＯＳイメージセンサ１の製造プロセスを模式的に示した図である。
【図９】本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の、マイクロレンズ及びカラーフィルタを省略した状態の模式的な平面図である。
【図１０】図９に示すＣＭＯＳイメージセンサ１０１のＡ−Ａ線に沿った縦断面図である。
【図１１】図９に示すＣＭＯＳイメージセンサ１０１のＢ−Ｂ線に沿った縦断面図である。
【図１２】（ａ）、（ｂ）は本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の製造プロセスを模式的に示した図である。
【図１３】（ａ）、（ｂ）は本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の製造プロセスを模式的に示した図である。
【図１４】（ａ）、（ｂ）は本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の製造プロセスを模式的に示した図である。
【図１５】（ａ）、（ｂ）は本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の製造プロセスを模式的に示した図である。
【図１６】（ａ）、（ｂ）は本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の製造プロセスを模式的に示した図である。
【図１７】（ａ）、（ｂ）は本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の製造プロセスを模式的に示した図である。
【図１８】（ａ）、（ｂ）は本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の製造プロセスを模式的に示した図である。
【図１９】（ａ）、（ｂ）は本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の製造プロセスを模式的に示した図である。
【図２０】（ａ）、（ｂ）は本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の製造プロセスを模式的に示した図である。
【図２１】（ａ）、（ｂ）は本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の製造プロセスを模式的に示した図である。
【符号の説明】
【００９８】
１  ＣＭＯＳイメージセンサ
２  半導体基板
２ａ  溝
３  Ｐ型Ｓｉ基板
４  Ｐ＋エピタキシャル層
５  Ｐ型エピタキシャル層
６  ゲート絶縁膜
７  ゲート電極
８  転送トランジスタ
９  Ｎ型不純物領域
１０  フォトダイオード
１１，１２  チャネルストッパ領域
１３  電荷蓄積領域
１４  フローティングディフュージョン領域（ＦＤ領域）
１５  カラーフィルタ
１６  マイクロレンズ
２０  信号処理部
３１  オーバーフロードレインユニット３１
３１ａ  第１のオーバーフロードレイン層
３１ｂ  第２のオーバーフロードレイン層
３１ｃ  第３のオーバーフロードレイン層
３２  Ｐ＋不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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