(57)【要約】【課題】単一の周波数のクロック信号から所望のビットレートのパターン信号、クロック信号を外部に出力することができるパターン信号発生装置を実現することにある。【解決手段】本発明は、出力するパターン信号のビットレートが可変なパターン発生装置に改良を加えたものである。本装置は、所定の周波数のクロック信号を出力するクロック部と、ビットレートごとにカウントする数値範囲を変更し、クロック部のクロック信号に基づいてカウントを行なうカウンタと、このカウンタのカウント値によってパターン信号の更新を行なうパターン発生部と、このパターン発生部が出力したパターン信号の各ビットの並べ替えを、ビットレートに基づいて行なうビットレート調整部とを設けたことを特徴とするものである。【選択図】図１
2007096417.tif 000002
【特許請求の範囲】
【請求項１】
出力するパターン信号のビットレートが可変なパターン発生装置において、
所定の周波数のクロック信号を出力するクロック部と、
前記ビットレートごとにカウントする数値範囲を変更し、前記クロック部のクロック信号に基づいてカウントを行なうカウンタと、
このカウンタのカウント値によってパターン信号の更新を行なうパターン発生部と、
このパターン発生部が出力したパターン信号の各ビットの並べ替えを、前記ビットレートに基づいて行なうビットレート調整部と
を設けたことを特徴とするパターン発生装置。
【請求項２】
パターン信号、クロック信号の少なくとも一方を出力し、出力する信号のビットレートが可変なパターン発生装置において、
出力するパターン信号、クロック信号のビットレートを制御する制御信号を出力するビットレート制御部と、
このビットレート制御部の制御信号に基づく数値範囲でカウントを行なうカウンタと、
このカウンタのカウント値に基づいてイネーブル信号を出力するイネーブル信号発生部と、
イネーブル信号がアサートされるとパターン信号を更新し、パラレルなパターン信号を発生するパターン発生部と、
前記ビットレート制御部の制御信号に基づいて、前記パターン発生部からのパターン信号を並べ替えるビットレート調整部と、
このビットレート調整部からのパラレルなパターン信号を、シリアルなパターン信号に多重化して出力する第１のＭＵＸ部と、
所定の周波数のクロック信号を出力するクロック部と、
このクロック部のクロック信号を分周し、前記カウンタ、前記イネーブル信号発生部、前記パターン発生部、前記ビットレート調整部の同期を図る分周回路と、
前記ビットレート制御部の制御信号に基づいて、前記分周回路で分周された信号に同期して、クロックパターンを出力するクロック信号発生部と、
このクロック信号発生部からのパラレルなクロックパターンを、シリアルなパターンに多重化する第２のＭＵＸ部と、
前記ビットレート制御部の制御信号に基づいて、前記クロック部のクロック信号または第２のＭＵＸ部のクロックパターンを選択し、クロック信号として出力するセレクタと
を設けたことを特徴とするパターン発生装置。
【請求項３】
パターン発生部は、ｎ（ｎは自然数）ビット幅のパターン信号を出力し、
分周回路は、前記クロック部のクロック信号を１／ｎに分周することを特徴とする請求項２記載のパターン発生装置。
【請求項４】
ビットレート制御部は、前記出力するパターン信号、クロック信号を、前記クロック部のクロック信号の１／Ｎ（Ｎは自然数）の周波数となるビットレートに制御することを特徴とする請求項２記載のパターン発生装置。
【請求項５】
カウンタは、Ｎ進カウンタとしてカウントを行なうことを特徴とする請求項４記載のパターン発生装置。
【請求項６】
クロック信号発生部は、前記カウンタのカウント値を判断して、クロックパターンを出力することを特徴とする請求項５記載のパターン発生装置。
【請求項７】
セレクタは、Ｎ＝１の場合のみ前記クロック部のクロック信号を選択することを特徴とする請求項４記載のパターン発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン信号、クロック信号の少なくとも一方を出力し、出力する信号のビットレートが可変なパターン発生装置に関し、詳しくは、単一の周波数のクロック信号から所望のビットレートのパターン信号、クロック信号を外部に出力することができるパターン信号発生装置に関するものである。
【背景技術】
【０００２】
パターン発生装置は、通信システムのビットエラーレート等を測定するためのテストシステム等に用いられ、テスト用のパターン信号を発生する。また、通信システムによって伝送される信号のビットレートが異なるので、さまざまなビットレートのパターン信号を発生できるように構成されている（例えば、特許文献１参照）。
【０００３】
図５は、従来のパターン発生装置の構成を示した図である。図５において、ビットレート制御部１０は、外部に出力するパターン信号のビットレートを選択する。クロック部Ｃｋ１〜ｃｋ４は、クロック信号ＣｌｋＡ〜ＣｌｋＤを出力する。例えば、各クロック信号の周波数は、ＣｌｋＡ＝１０［ＧＨｚ］，ＣｌｋＢ＝ＣｌｋＡ／２，ＣｌｋＣ＝ＣｌｋＡ／３，ＣｌｋＤ＝ＣｌｋＡ／４である。
【０００４】
セレクタ１１は、クロック信号ＣｌｋＡ、ＣｌｋＢ、ＣｌｋＣ、ＣｌｋＤが入力され、ビットレート制御部１０が選択したビットレートに対応するクロック信号を出力する。
【０００５】
１：２のバッファ１２は、セレクタ１１で選択されたクロック信号ＣｌｋＡ〜ＣｌｋＤと同一の信号を２個出力する。分周回路１３は、バッファ１２の一方の出力側と接続され、バッファ１２からのクロック信号を１／ｎ（ｎは自然数）に分周する。パターン発生部１４は、分周回路１３からの信号を基準としてパターンを発生し、ｎビット幅のパラレルな信号を出力する。
【０００６】
ｎ：１のマルチプレクサ（以下、ＭＵＸと略す）部１５は、パターン発生部１４からのｎビット幅のパターン信号を、バッファ１２の一方の出力を基準として、ｎ：１に多重化する。端子ＣＮ１は、本装置の出力端子であり、バッファ１２の他方の出力側と接続される。端子ＣＮ２は、本装置の出力端子であり、ｎ：１のＭＵＸ部１５の出力側と接続される。
【０００７】
このような装置の動作を説明する。
ビットレート制御部１０が、例えば、クロック部Ｃｋ１のクロック信号ＣｌｋＡを選択する。これにより、セレクタ１１が、クロック信号ＣｌｋＡをバッファ１２に出力する。そして、バッファ１２が、クロック信号ＣｌｋＡを一方の出力側から分周回路１３とＭＵＸ部１５のクロック端子に出力し、他方の出力側から端子ＣＮ１に出力する。
【０００８】
さらに、分周回路１３が、クロック信号ＣｌｋＡを１／ｎに分周し、パターン発生部１４のクロック端子に出力する。パターン発生部１４が、１／ｎに分周されたクロック信号ＣｌｋＡを基準にして、ｎビット幅のパターン信号を出力する。もちろん、各ビットの周期は、クロック信号ＣｌｋＡのｎ倍の周期（１／ｎの周波数）である。
【０００９】
そして、ＭＵＸ部１５が、パターン発生部１４からのｎビット幅のパターン信号を波形整形するとともに、バッファ１２からのクロック信号ＣｌｋＡを基準にして各ビットの信号をきりだして、分周される前の元の周波数と同じになるようにｎ倍に多重化したパターン信号を端子ＣＮ２に出力する。
【００１０】
端子ＣＮ１から、選択されたクロックＣｌｋＡに同期したクロックが外部に出力され、端子ＣＮ２から、選択されたクロックＣｌｋＡに同期したデータ（パターン信号）が外部に出力される。
【００１１】
【特許文献１】特開２００３−６９３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このようにクロック部Ｃｋ１〜Ｃｋ４を複数種類用意し、セレクタ１１で選択することによって、さまざまなビットレートの通信システムに対応したパターン信号を発生している。
【００１３】
しかしながら、周波数が広い帯域にわたるクロック信号ＣｌｋＡ〜ＣｌｋＤが入力されるので、パターン発生部１４をはじめ、分周回路１３、ＭＵＸ部１５等の各部品が、全帯域に対して所望の性能を有するような、広範囲の動作周波数をもったものを選定しなければならないという問題があった。
【００１４】
また、出力するビットレート帯ごとに複数のクロック部Ｃｋ１〜Ｃｋ４を用意しなければならないという問題もあった。
【００１５】
そこで本発明の目的は、所定の周波数のクロック信号から所望のビットレートのパターン信号を外部に出力することができるパターン信号発生装置を実現することにある。
【課題を解決するための手段】
【００１６】
請求項１記載の発明は、
出力するパターン信号のビットレートが可変なパターン発生装置において、
所定の周波数のクロック信号を出力するクロック部と、
前記ビットレートごとにカウントする数値範囲を変更し、前記クロック部のクロック信号に基づいてカウントを行なうカウンタと、
このカウンタのカウント値によってパターン信号の更新を行なうパターン発生部と、
このパターン発生部が出力したパターン信号の各ビットの並べ替えを、前記ビットレートに基づいて行なうビットレート調整部と
を設けたことを特徴とするものである。
請求項２記載の発明は、
パターン信号、クロック信号の少なくとも一方を出力し、出力する信号のビットレートが可変なパターン発生装置において、
出力するパターン信号、クロック信号のビットレートを制御する制御信号を出力するビットレート制御部と、
このビットレート制御部の制御信号に基づく数値範囲でカウントを行なうカウンタと、
このカウンタのカウント値に基づいてイネーブル信号を出力するイネーブル信号発生部と、
イネーブル信号がアサートされるとパターン信号を更新し、パラレルなパターン信号を発生するパターン発生部と、
前記ビットレート制御部の制御信号に基づいて、前記パターン発生部からのパターン信号を並べ替えるビットレート調整部と、
このビットレート調整部からのパラレルなパターン信号を、シリアルなパターン信号に多重化して出力する第１のＭＵＸ部と、
所定の周波数のクロック信号を出力するクロック部と、
このクロック部のクロック信号を分周し、前記カウンタ、前記イネーブル信号発生部、前記パターン発生部、前記ビットレート調整部の同期を図る分周回路と、
前記ビットレート制御部の制御信号に基づいて、前記分周回路で分周された信号に同期して、クロックパターンを出力するクロック信号発生部と、
このクロック信号発生部からのパラレルなクロックパターンを、シリアルなパターンに多重化する第２のＭＵＸ部と、
前記ビットレート制御部の制御信号に基づいて、前記クロック部のクロック信号または第２のＭＵＸ部のクロックパターンを選択し、クロック信号として出力するセレクタと
を設けたことを特徴とするものである。
請求項３記載の発明は、請求項２記載の発明において、
パターン発生部は、ｎ（ｎは自然数）ビット幅のパターン信号を出力し、
分周回路は、前記クロック部のクロック信号を１／ｎに分周することを特徴とするものである。
請求項４記載の発明は、請求項２記載の発明において、
ビットレート制御部は、前記出力するパターン信号、クロック信号を、前記クロック部のクロック信号の１／Ｎ（Ｎは自然数）の周波数となるビットレートに制御することを特徴とするものである。
請求項５記載の発明は、請求項４記載の発明において、
カウンタは、Ｎ進カウンタとしてカウントを行なうことを特徴とするものである。
請求項６記載の発明は、請求項５記載の発明において、
クロック信号発生部は、前記カウンタのカウント値を判断して、クロックパターンを出力することを特徴とするものである。
請求項７記載の発明は、請求項４記載の発明において、
セレクタは、Ｎ＝１の場合のみ前記クロック部のクロック信号を選択することを特徴とするものである。
【発明の効果】
【００１７】
本発明によれば、以下のような効果がある。
請求項１によれば、カウンタが、ビットレートごとにカウント値の範囲を変更し、クロック部のクロック信号に基づいてカウントを行い、パターン発生部がカウンタのカウント値によってパターン信号の更新を行う。さらに、ビットレート調整部が、ビットレートに基づいて、パターン信号の並べ替えを行なう。これにより、単一の周波数のクロック信号から所望のビットレートのパターン信号を外部に出力することができる。
【００１８】
請求項２〜７によれば、カウンタが、ビットレート制御部からの制御信号に従ってカウント値の範囲を変更し、分周回路で分周されたクロック信号に基づいてカウントを行なう。そして、パターン発生部が、カウンタのカウント値によってパターン信号の更新を行う。さらに、ビットレート調整部が、制御信号に基づいて、パターン信号の並べ替えを行なう。また、クロック信号発生部が、制御信号に基づいて、分周回路で分周されたクロック信号に同期してクロック信号を生成する。これにより、単一の周波数のクロック信号から所望のビットレートのパターン信号、クロック信号を外部に出力することができる。
請求項６によれば、クロック信号発生部が、カウンタのカウント値を判断して、クロックパターンを出力するので、ビットレートの可変範囲を細かくにすることができる。
【発明を実施するための最良の形態】
【００１９】
以下図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の第１の実施例を示した構成図である。ここで、図５と同一のものには同一符号を付し、説明を省略する。図１において、クロック部２０は、所定の周波数のクロック信号ＣｌｋＡを出力する。
【００２０】
ビットレート制御部２１は、所望の帯域のビットレートとなるパターン信号、クロック信号を外部に出力するための制御信号を出力する。なお、出力されるビットレートは、クロック部２０のクロック信号ＣｌｋＡの周波数に対して１／Ｎとなり、説明を容易にするため、制御信号は、Ｎ＝１、２、４とする。
【００２１】
分周回路２２は、クロック部２０のクロック信号ＣｌｋＡを１／４に分周する。カウンタ２３は、ビットレート制御部２１の制御信号に基づいて、Ｎ進カウンタとして動作してＮ値をとり、分周回路２２からの分周されたクロック信号ＣｌｋＡに同期して（例えば、信号レベルがＬレベルからＨレベルへのタイミング）、カウントを行なう。
【００２２】
イネーブル（以下、ＥＮと略す）信号発生部２４は、分周回路２２からの分周されたクロック信号ＣｌｋＡに同期して、カウンタ２３から入力されるカウント値に基づいてＥＮ信号を出力する。
【００２３】
パターン発生部２５は、ＥＮ信号発生部２４からのＥＮ信号に基づき、分周回路２２からの分周されたクロック信号ＣｌｋＡに同期した４ビット幅、つまり、４ビットのパラレルなパターン信号（例えば、擬似ランダムパターン（いわゆる、ＰＲＢＳ）等）を生成し、出力する。
【００２４】
ビットレート調整部２６は、ビットレート制御部２１からの制御信号、カウンタ２３からのカウント値に基づいて、パターン発生部２５からのパターン信号のパターンを並び替え、４ビット幅の信号を出力する。
【００２５】
クロック信号発生部２７は、ビットレート制御部２１からの制御信号に基づいて、分周回路２２からの分周されたクロック信号ＣｌｋＡに同期して４ビット幅のクロックパターンを出力する。
【００２６】
第１のＭＵＸ部２８は、クロック部２０からのクロック信号ＣｌｋＡに同期して、ビットレート調整部２６からの４ビット幅のパラレルなパターン信号を４倍の周波数に多重化しシリアルなパターン信号に多重化して端子ＣＮ２に出力する。
【００２７】
第２のＭＵＸ部２９は、クロック部２０からのクロック信号ＣｌｋＡに同期して、クロック信号発生部２７からの４ビット幅のクロックパターンを４倍の周波数に多重化しシリアル化する。
【００２８】
セレクタ３０は、ビットレート制御部２１の制御信号に基づいて、第２のＭＵＸ部２９からのクロックパターンまたはクロック部２０からのクロック信号ＣｌｋＡを選択し、端子ＣＮ１に出力する。
【００２９】
このような装置の動作を説明する。図２は、図１に示す装置のタイムチャートであり、図２中のＴｒは、分周回路２２の出力（周波数は、クロック信号ＣｌｋＡの１／４）であり、Ｔａ（１）、Ｔｂ（１）、Ｔｃ（１）、Ｔｄ（１）、Ｔｅ（１）のそれぞれは、制御信号がＮ＝１における、カウンタ２３の出力、ＥＮ信号発生部２４の出力、パターン発生部２５の出力、ビットレート調整部２６の出力、セレクタ３０の出力である。
【００３０】
また、図２中の、Ｔａ（２）、Ｔｂ（２）、Ｔｃ（２）、Ｔｄ（２）、Ｔｅ（２）のそれぞれは、制御信号がＮ＝２における、カウンタ２３の出力、ＥＮ信号発生部２４の出力、パターン発生部２５の出力、ビットレート調整部２６の出力、セレクタ３０の出力である。
【００３１】
また、図２中の、Ｔａ（４）、Ｔｂ（４）、Ｔｃ（４）、Ｔｄ（４）、Ｔｅ（４）のそれぞれは、制御信号がＮ＝４における、カウンタ２３の出力、ＥＮ信号発生部２４の出力、パターン発生部２５の出力、ビットレート調整部２６の出力、セレクタ３０の出力である。
【００３２】
なお、生成パターンＴｃ（１）、Ｔｃ（２）、Ｔｃ（４）、調整パターンＴｄ（１）、Ｔｄ（２）、Ｔｄ（４）におけるアルファベット”ａ”〜”ｚ”、”Ａ”〜”Ｚ”は、Ｌレベル（”０”）またはＨレベル（”１”）の値をとる。
【００３３】
まず、ビットレート制御部２１が、あらかじめ、カウンタ２３、ビットレート調整部２６、クロック信号発生部２７、セレクタ３０に制御信号（Ｎ＝１、２、４のいずれか）を出力する。
【００３４】
そして、クロック部２０が、分周回路２２、ＭＵＸ部２８、２９のクロック端子、セレクタ３０にクロック信号ＣｌｋＡを出力する。さらに、分周回路２２が、クロック信号ＣｌｋＡを１／４に分周して、分周したクロック信号（以下、分周信号とも呼ぶ）をカウンタ２３、ＥＮ信号発生部２４、パターン発生部２５、ビットレート調整部２６、クロック信号発生部２７それぞれのクロック端子に出力する（図２中（Ｔｒ））。
【００３５】
そして、カウンタ２３が、制御信号に基づいてＮ進カウンタ（つまり、カウント値は”Ｎ”値をとりうる）として動作し、分周信号が入力されるごとにカウントし、カウント値をＥＮ信号発生部２４、ビットレート調整部２６に出力する。具体的には、Ｎ＝１では、常にカウント値”０”を出力し（図２中（Ｔａ（１）））、Ｎ＝２では、２進カウンタとしてカウント値”０”または”１”の２値を順に出力し（図２中（Ｔａ（２）））、Ｎ＝４では、４進カウンタとしてカウント値”０”〜”３”の４値を順に出力する（図２中（Ｔａ（４）））。
【００３６】
さらに、ＥＮ信号発生部２４が、ＥＮ信号をパターン発生部２５のＥＮ端子に出力するが、カウンタ２３からのカウント値が”０”になった場合に、分周回路２２からの分周信号に同期して、ＥＮ信号をアサート（Ｈレベル）する。もちろん、分周信号に同期して動作するので、入力されたカウント値”０”を判断し、分周信号の１クロック分だけ遅れてＨレベルのＥＮ信号を出力する。具体的には、Ｎ＝１では、常にアサートし（図２中（Ｔｂ（１）））、Ｎ＝２では、分周信号の２クロック中に１クロックだけアサートし（図２中（Ｔｂ（２）））、Ｎ＝４では、分周信号の４クロック中に１クロックだけアサートする（図２中（Ｔｂ（４）））。
【００３７】
このＥＮ信号がアサートされている間、パターン発生部２５が、分周信号に同期して４ビット幅でパターン信号をビットレート調整部２６に出力する。具体的には、Ｎ＝１では、入力される分周信号の周期ごとにパターンを更新し（図２中（Ｔｃ（１）））、Ｎ＝２では、分周信号の２クロック周期でパターンを更新し（図２中（Ｔｃ（２）））、Ｎ＝４では、分周信号の４クロック周期でパターンを更新する（図２中（Ｔｃ（４）））。
【００３８】
そして、ビットレート調整部２６が、ビットレート制御部２１からの制御信号とカウンタ２３からのカウント値によって、分周信号の周期ごとに、パターン発生部２５からの４ビット幅のパターンを並べ替えて第１のＭＵＸ部２８に出力する。この際、後段のＭＵＸ部２８で多重化後のパターンが、同じビット値がＮビット続くように並べ替える。
【００３９】
具体的には、Ｎ＝１では、入力されるパターンをそそのまま出力する（もちろん、分周信号の１クロック分遅れる）（図２中（Ｔｄ（１）））。
【００４０】
Ｎ＝２では、分周信号ごとに、カウント値”０”で上位２ビットのパターンに対し、各１ビットを２ビットに拡張して合計４ビットにして出力し、カウント値”１”で下位２ビットのパターンに対し、各１ビットを２ビットに拡張して合計４ビットにして出力する（図２中（Ｔｄ（２）））。
【００４１】
Ｎ＝４では、分周信号ごとに、カウント値”０”でＭＳＢ（Most Significant Bit）から数えて１ビット目を４ビットに拡張して出力し、カウント値”１”〜”３”それぞれでも、ＭＳＢから数えて２〜４ビット目を４ビットに拡張し出力する（図２中（Ｔｄ（４）））。
【００４２】
そして、ＭＵＸ部２８が、分周信号に同期して、調整部２６で並べ替えられてビットレートが調整されたパラレルなパターンを、４：１に多重化してシリアルなパターンにし、端子ＣＮ２に出力する。
【００４３】
また、クロック信号発生部２７が、ビットレート制御部２１からの制御信号によって、分周信号の周期をＮ倍にしたクロックパターンを、第２のＭＵＸ部２９に出力する。具体的には、Ｎ＝１では、不定（例えば、”０”）でよく、Ｎ＝２では、”０１０１（ｂｉｎ）”、Ｎ＝４では、”００１１（ｂｉｎ）”のパターンを発生する。
【００４４】
そして、ＭＵＸ部２９が、分周信号に同期して、パラレルなクロックパターンを、４：１にシリアルなパターンに多重化し、セレクタ３０に出力する。
【００４５】
さらに、セレクタ４０が、制御信号に基づいて、Ｎ＝１でクロック部２０のクロック信号を選択し、Ｎ＝１以外でＭＵＸ部２９のクロックパターンを選択し、クロック信号として端子ＣＮ１に出力する。具体的には、制御信号がＮ＝１の場合は、クロック部２０からのクロック信号を選択して端子ＣＮ１に出力し（図２中（Ｔｅ（１）））、Ｎ＝２、４では、ＭＵＸ部２９からのクロックパターンを選択し、クロック信号として端子ＣＮ１に出力する（図２中（Ｔｅ（２））、（Ｔｅ（４）））。
【００４６】
そして、端子ＣＮ１から、クロック部２０のクロック信号ＣｌｋＡの１／Ｎの周波数（つまり、Ｎ倍の周期）に同期したクロック信号が、外部（例えば、被試験対象装置）に出力される。また、端子ＣＮ２から、クロック部２０のクロック信号ＣｌｋＡの１／Ｎの周波数に同期したパターン信号が、外部に出力される。
【００４７】
このように、カウンタ２３が、ビットレート制御部２１からの制御信号に従ってカウント値の範囲を変更し、分周回路２２で分周されたクロック信号に基づいてカウントを行なう。そして、パターン発生部２５が、カウンタ２３のカウント値によってパターン信号の更新を行う。さらに、ビットレート調整部２６が、制御信号に基づいて、パターン信号を並べ替えてビットの拡張を行なう。また、クロック信号発生部２７が、制御信号に基づいて、分周回路２２で分周されたクロック信号に同期してクロック信号を生成する。これにより、単一の周波数のクロック信号ＣｌｋＡから所望のビットレートのパターン信号、クロック信号を外部に出力することができる。従って、広範囲の動作周波数をもった部品の選定や、出力するビットレート帯ごとに複数のクロック部を用意する必要がない。
【００４８】
［第２の実施例］
図３は、本発明の第２の実施例を示した構成図である。ここで、図１と同一のものには同一符号を付し、説明を省略する。図３において、ビットレート制御部２１の代わりに、ビットレート制御部３１が設けられる。また、クロック信号発生部２７の代わりに、クロック信号発生部３２が設けられる。
【００４９】
ビットレート制御部３１は、制御信号を、カウンタ２３、ビットレート調整部２６、クロック信号発生部３２、セレクタ３０に出力する。なお、図１に示すビットレート制御部２１は、Ｎ＝１、２、４の制御信号を出力したが、図３に示すビットレート制御部３１は、Ｎ（自然数）の値をとる制御信号を出力する。
【００５０】
クロック信号発生部３２は、ビットレート制御部３１からの制御信号、カウンタ２３からのカウント値に基づいて、分周回路２２からの分周信号に同期して４ビット幅のクロックパターンを出力する。
【００５１】
なお説明を容易にするため、制御信号の範囲をＮ＝１〜１０とし、Ｎのとりうる範囲にあわせて、カウント２３からＥＮ信号発生部２４、ビットレート調整部２６、クロック信号発生部３２への信号線が２ビット幅から４ビット幅になる。
【００５２】
このような装置の動作を説明する。なお、図１に示す装置と動作が異なるのは、ビットレート制御部３１が、出力する制御信号の取りうる値Ｎが１または２のべき乗に限定されない点、クロック信号発生部３２の出力するクロックパターンのデューティー比（矩形波の１周期とＨレベル側の幅の比率）が５０％以外の値をとる点である。一例として、Ｎ＝１、５、１０で説明する。
【００５３】
ここで、図４は、図３に示す装置のタイムチャートであり、図２と同一のものは同一符号を付し、説明を省略する。図４中のＴｒは、Ｔａ（１）、Ｔｂ（１）、Ｔｃ（１）、Ｔｄ（１）、Ｔｅ（１）のそれぞれは、図２と同じタイミングである。
【００５４】
また、図４中の、Ｔａ（５）、Ｔｂ（５）、Ｔｃ（５）、Ｔｄ（５）、Ｔｅ（５）のそれぞれは、制御信号がＮ＝５における、カウンタ２３の出力、ＥＮ信号発生部２４の出力、パターン発生部２５の出力、ビットレート調整部２６の出力、セレクタ３０の出力である。
【００５５】
また、図４中の、Ｔａ（１０）、Ｔｂ（１０）、Ｔｃ（１０）、Ｔｄ（１０）、Ｔｅ（１０）のそれぞれは、制御信号がＮ＝１０における、カウンタ２３の出力、ＥＮ信号発生部２４の出力、パターン発生部２５の出力、ビットレート調整部２６の出力、セレクタ３０の出力である。
【００５６】
まず、ビットレート制御部３１が、あらかじめ、カウンタ２３、ビットレート調整部２６、クロック信号発生部３２、セレクタ３０に制御信号（Ｎ＝１、５、１０のいずれか）を出力する。
【００５７】
そして、クロック部２０が、分周回路２２、ＭＵＸ部２８、２９のクロック端子、セレクタ３０にクロック信号ＣｌｋＡを出力する。さらに、分周回路２２が、クロック信号ＣｌｋＡを１／４に分周して、分周したクロック信号（図１の装置と同様に、以下、分周信号とも呼ぶ）をカウンタ２３、ＥＮ信号発生部２４、パターン発生部２５、ビットレート調整部２６、クロック信号発生部３２それぞれのクロック端子に出力する（図４中（Ｔｒ））。
【００５８】
そして、カウンタ２３が、制御信号に基づいてＮ進カウンタ（つまり、カウント値は”Ｎ”値をとりうる）として動作し、分周信号が入力されるごとにカウントし、カウント値をＥＮ信号発生部２４、ビットレート調整部２６、クロック信号発生部３２に出力する。具体的には、Ｎ＝１では、常にカウント値”０”を出力し（図４中（Ｔａ（１）））、Ｎ＝５では、５進カウンタとしてカウント値”０”、”１”、”２”、”３”、”４”の５値を順に出力し（図４中（Ｔａ（５）））、Ｎ＝１０では、１０進カウンタとしてカウント値”０”〜”９”の１０値を順に出力する（図４中（Ｔａ（１０）））。
【００５９】
さらに、ＥＮ信号発生部２４が、ＥＮ信号をパターン発生部２５のＥＮ端子に出力するが、カウンタ２３からのカウント値が”０”になった場合に、分周回路２２からの分周信号に同期して、ＥＮ信号をアサート（Ｈレベル）する。もちろん、分周信号に同期して動作するので、入力されたカウント値”０”を判断し、分周信号の１クロック分だけ遅れてＨレベルのＥＮ信号を出力する。具体的には、Ｎ＝１では、常にアサートし（図４中（Ｔｂ（１）））、Ｎ＝５では、分周信号の５クロック中に１クロックだけアサートし（図４中（Ｔｂ（５）））、Ｎ＝１０では、分周信号の１０クロック中に１クロックだけアサートする（図４中（Ｔｂ（１０）））。
【００６０】
このＥＮ信号がアサートされている間、パターン発生部２５が、分周信号に同期して４ビット幅でパターン信号をビットレート調整部２６に出力する。具体的には、Ｎ＝１では、入力される分周信号の周期ごとにパターンを更新し（図４中（Ｔｃ（１）））、Ｎ＝５では、分周信号の５クロック周期でパターンを更新し（図４中（Ｔｃ（５）））、Ｎ＝１０では、分周信号の１０クロック周期でパターンを更新する（図４中（Ｔｃ（１０）））。
【００６１】
そして、ビットレート調整部２６が、ビットレート制御部３１からの制御信号とカウンタ２３からのカウント値によって、分周信号の周期ごとに、パターン発生部２５からの４ビット幅のパターンを並べ替えて第１のＭＵＸ部２８に出力する。この際、後段のＭＵＸ部２８で多重化後のパターンが、同じビット値がＮビット続くように並べ替える。つまり、Ｎクロック周期で更新される４ビットのパラレルデータのそれぞれのビットをＮ倍に拡張し、連結したものを先頭から４ビット単位で出力する。なお、パターン発生部２５から出力されるパラレルデータがｎビットの場合は、ｎビットのパラレルデータのそれぞれのビットをＮ倍に拡張し、連結したものを先頭からｎビット単位で出力する。
【００６２】
具体的には、Ｎ＝１では、入力されるパターンをそそのまま出力する（もちろん、分周信号の１クロック分遅れる）（図４中（Ｔｄ（１）））。
【００６３】
Ｎ＝５では、分周信号ごとに、カウント値”０”でＭＳＢから数えて１ビット目を５ビットに拡張して出力し、カウント値”１”〜”４”それぞれでも、ＭＳＢから数えて２〜５ビット目を５ビットに拡張し出力する（図４中（Ｔｄ（４）））。
【００６４】
Ｎ＝１０では、分周信号ごとに、カウント値”０”でＭＳＢから数えて１ビット目を１０ビットに拡張して出力し、カウント値”１”〜”９”それぞれでも、ＭＳＢから数えて２〜９ビット目を１０ビットに拡張し出力する（図４中（Ｔｄ（１０）））。
【００６５】
そして、ＭＵＸ部２８が、分周信号に同期して、調整部２６で並べ替えられてビットレートが調整されたパラレルなパターンを、４：１に多重化してシリアルなパターンにし、端子ＣＮ２に出力する。
【００６６】
また、クロック信号発生部３２が、ビットレート制御部３１からの制御信号によって、カウンタ２３からのカウント値を判断し、分周信号の周期をＮ倍にしたクロックパターンを、第２のＭＵＸ部２９に出力する。なお、デューティー比を５０％に近づけるとよい。具体的には、Ｎ＝１では、不定（例えば、”０”）でよく、また、カウント２３からのカウント値を判断する必要はない。
【００６７】
Ｎ＝５では、カウント値”２”を判断し、カウント値”２”から連続して”０００１（ｂｉｎ）”、”１０００（ｂｉｎ）”、”１１００（ｂｉｎ）”、”０１１０（ｂｉｎ）”、”００１１（ｂｉｎ）”のパターンを繰り返し発生する。
【００６８】
Ｎ＝１０では、カウント値”２”を判断し、カウント値”２”から連続して”００００（ｂｉｎ）”、”０１１１（ｂｉｎ）”、”１１００（ｂｉｎ）”、”０００１（ｂｉｎ）”、”１１１１（ｂｉｎ）”のパターンを繰り返し発生する。
【００６９】
なお、Ｎ＝５、１０で、カウント値”２”を判断するのは、１／Ｎの周波数で生成されるパターン信号とのタイミングを合わせるためである。すなわち、パターン発生部２５は、ＥＮ信号がアサートされたこと（カウント値”１”のタイミング）を判断して、データであるパターンを更新しパターン信号を生成する（カウント値”２”のタイミング）。そして、ビットレート調整部２６は、更新から１クロック分遅れ、つまり、カウント値”３”のタイミングでＭＳＢから並べ替えを行なう。従って、クロック信号発生部３２が、カウント値”２”を判断し、さらに、分周信号に同期するので、カウント値”３”で新たなクロックパターン（つまり、Ｎ＝５なら”０００１（ｂｉｎ）”）の出力を開始する。
【００７０】
そして、ＭＵＸ部２９が、分周信号に同期して、パラレルなクロックパターンを、４：１にシリアルなパターンに多重化し、セレクタ３０に出力する。
【００７１】
さらに、セレクタ４０が、制御信号に基づいて、Ｎ＝１でクロック部２０のクロック信号を選択し、Ｎ＝１以外でＭＵＸ部２９のクロックパターンを選択し、クロック信号として端子ＣＮ１に出力する。具体的には、制御信号がＮ＝１の場合は、クロック部２０からのクロック信号を選択して端子ＣＮ１に出力し（図４中（Ｔｅ（１）））、Ｎ＝５、１０では、ＭＵＸ部２９からのクロックパターンを選択し、クロック信号として端子ＣＮ１に出力する（図４中（Ｔｅ（５））、（Ｔｅ（１０）））。
【００７２】
そして、端子ＣＮ１から、クロック部２０のクロック信号ＣｌｋＡの１／Ｎの周波数に同期したクロック信号が、外部に出力される。また、端子ＣＮ２から、クロック部２０のクロック信号ＣｌｋＡの１／Ｎの周波数に同期したパターン信号が、外部に出力される。
【００７３】
このように、クロック信号発生部３２が、カウンタ２３のカウント値を判断して、クロックパターンを生成するので、ビットレート制御部３１のＮが１または２のべき乗に限定されない。従って、ビットレートの可変範囲を細かく設定することができる。
【００７４】
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
パターン発生部２５のビット幅を４ビットしたが、何ビットでもよく、パターン発生部２５の出力のビット幅がｎビットの場合、このビット幅に合わせて、分周回路は１／ｎにクロックＣｌｋＡを分周し、ＭＵＸ部２８、２９は、ｎ：１になり、パターン発生部２５、ビットレート調整部２６、クロック信号発生部２７の出力もｎビット幅になる。
【００７５】
例えば、パターン発生部２５が出力するパターン信号のビット幅が１２８ビットであれば、分周回路２２は、クロック信号ＣｌｋＡを１／１２８に分周し、ＭＵＸ部２８、２９は、１２８：１に多重化し、、パターン発生部２５、ビットレート調整部２６、クロック信号発生部２７の出力も１２８ビット幅のパラレルな信号になる。
【００７６】
また、クロック部２０のクロック信号ＣｌｋＡの１／Ｎの周波数に同期したクロック信号、パターン信号の両方を出力する構成を示したが、いずれか一方のみでもよい。例えば、パターン信号のみならば、クロック信号発生部２７、３２、ＭＵＸ部２９、セレクタ３０、端子ＣＮ１は不要である。
さらに、ｎ、Ｎは、自然数であれば、どのような値でもよい。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施例を示した構成図である。
【図２】図１に示す装置の動作を示したタイムチャートである。
【図３】本発明の第２の実施例を示した構成図である。
【図４】図３に示す装置の動作を示したタイムチャートである。
【図５】従来のパターン発生部の構成を示した図である。
【符号の説明】
【００７８】
２０  クロック部
２１、３１  ビットレート制御部
２２  分周回路
２３  カウンタ
２４  ＥＮ信号発生部
２５  パターン発生部
２６  ビットレート調整部
２７、３２  クロック信号発生部
２８  第１のＭＵＸ部
２９  第２のＭＵＸ部
３０セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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