(57)【要約】【課題】本発明は、ＣＭＯＳイメージセンサ及びその製造方法に関する。【解決手段】ＣＭＯＳイメージセンサには、フォトダイオード領域とトランジスタ領域が区画して設けられる半導体基板と、半導体基板のフォトダイオード領域に、一定の間隔を有し、ゲート絶縁膜を介在して形成される第１、第２ゲート電極と、第１、第２ゲート電極の両側のフォトダイオード領域に形成される第１導電型拡散領域と、第１、第２ゲート電極の両側面に形成される絶縁膜側壁と、トランジスタ領域に形成されるフローティング拡散領域と、を含む。【選択図】図５
2007180540.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオード領域とトランジスタ領域が区画して設けられる半導体基板と、
前記半導体基板のフォトダイオード領域に、一定の間隔を有し、ゲート絶縁膜を介在させて形成される第１、第２ゲート電極と、
前記第１、第２ゲート電極の両側のフォトダイオード領域に形成される第１導電型拡散領域と、
前記第１、第２ゲート電極の両側面に形成される絶縁膜側壁と、
前記トランジスタ領域に形成されるフローティング拡散領域と、
が含まれることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記第１導電型拡散領域が形成された半導体基板の表面内に形成される第２導電型拡散領域がさらに含まれることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記第１、第２ゲート電極の幅は互いに異なることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記第１、第２ゲート電極下のチャネルの長さは、互いに異なることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記第１、第２ゲート電極に、光量によって異なる電圧を印加することを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記第１ゲート電極は、フォトダイオード領域に一部が重なるように形成され、前記第２ゲート電極は、フォトダイオード領域を横切って形成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項７】
フォトダイオード領域とトランジスタ領域が区画された半導体基板のフォトダイオード領域に、ゲート絶縁膜を介在して一定の間隔を有する第１、第２ゲート電極を形成するステップと、
前記第１、第２ゲート電極の両側のフォトダイオード領域に、第１導電型拡散領域を形成するステップと、
前記第１、第２ゲート電極の両側面に、絶縁膜側壁を形成するステップと、
前記半導体基板のトランジスタ領域に、フローティング拡散領域を形成するステップと、
が含まれることを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項８】
前記第１導電型拡散領域が形成された半導体基板の表面内に、第２導電型拡散領域を形成するステップがさらに含まれることを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記第１、第２ゲート電極は、互いに異なる幅を有するように形成されることを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記第１、第２ゲート電極下のチャネル長さが互いに異なるようにすることを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに関する。
【背景技術】
【０００２】
一般に、イメージセンサは、光学的映像を電気的信号に変換する半導体素子であって、大きく、電荷結合素子(ＣＣＤ)とＣＭＯＳイメージセンサに分けられる。
【０００３】
ＣＣＤは、マトリックス状に配列され、光の信号を電気的信号に変換する複数のフォトダイオード(ＰＤ)と、マトリックス状に配列された各垂直方向のフォトダイオードの間に形成され、各フォトダイオードから生成された電荷を垂直方向に伝送する複数の垂直方向電荷伝送領域(ＶＣＣＤ)と、各ＶＣＣＤにより伝送された電荷を水平方向に伝送する水平方向電荷伝送領域（ＨＣＣＤ）と、水平方向に伝送された電荷をセンシングして電気的な信号を出力するセンス増幅器とを備えている。
【０００４】
しかしながら、ＣＣＤは、駆動方式が複雑であり、かつ電力消費が大きいだけでなく、多段階のフォト工程が必要なので、製造工程が複雑であるという短所を持っている。
【０００５】
また、ＣＣＤは、制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＣＤチップに集積させ難いため、製品の小型化が困難であるという短所を持っている。
【０００６】
最近では、ＣＣＤの短所を克服するための次世代イメージセンサとして、ＣＭＯＳイメージセンサが注目されている。
【０００７】
ＣＭＯＳイメージセンサは、制御回路や信号処理回路などを周辺回路として使用し、ＣＭＯＳ技術を利用して、単位画素の数量に相当するＭＯＳトランジスタを半導体基板に形成し、ＭＯＳトランジスタにより各単位画素の出力を順次に検出するスイッチング方式を採用している。
【０００８】
すなわち、ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成して、スイッチング方式で各単位画素の電気的信号を順次に検出することによって、映像を具現する。
【０００９】
ＣＭＯＳイメージセンサは、ＣＭＯＳ製造技術を利用するため、比較的に少ない電力消費、少ないフォト工程のステップ数にともなう単純な製造工程という長所を有する。
【００１０】
また、ＣＭＯＳイメージセンサは、制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサチップに集積させることができるため、製品の小型化が容易であるという長所を持っている。
【００１１】
したがって、ＣＭＯＳイメージセンサは、現在、デジタルスチルカメラ、デジタルビデオカメラなどのような多様な応用分野に広く用いられている。
【００１２】
ＣＭＯＳイメージセンサは、トランジスタの数によって、３Ｔ型、４Ｔ型、５Ｔ型などに区分される。３Ｔ型は、１個のフォトダイオードと３個のトランジスタで構成され、４Ｔ型は、１個のフォトダイオードと４個のトランジスタで構成される。
【００１３】
以下、４Ｔ型ＣＭＯＳイメージセンサの単位画素のレイアウトを説明する。
【００１４】
図１は、一般的な４Ｔ型ＣＭＯＳイメージセンサの等価回路図であり、図２は、一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素を示したレイアウトである。
【００１５】
図１に示すように、ＣＭＯＳイメージセンサの単位画素１００は、光電変換部としてのフォトダイオード(ＰＤ)１０と、４個のトランジスタとを含んでいる。
【００１６】
ここで、４個のトランジスタは、各々、トランスファトランジスタ２０、リセットトランジスタ３０、ドライブトランジスタ４０、セレクトトランジスタ５０である。そして、各単位画素１００の出力端Ｏｕｔには、ロードトランジスタ６０が電気的に連結される。
【００１７】
図１において、ＦＤはフローティング拡散領域であり、Ｔｘはトランスファトランジスタ２０のゲート電圧であり、Ｒｘはリセットトランジスタ３０のゲート電圧であり、Ｄｘはドライブトランジスタ４０のゲート電圧であり、そして、Ｓｘは、セレクトトランジスタ５０のゲート電圧である。
【００１８】
一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素は、図２に示すように、活性領域が区画され、活性領域を除いた部分に素子分離膜が形成される。活性領域のうち、幅の広い部分に１個のフォトダイオードＰＤが形成され、残りの部分の活性領域にそれぞれがオーバーラップされるように、４個のトランジスタのゲート電極２３、３３、４３、５３が形成される。
【００１９】
すなわち、ゲート電極２３によりトランスファトランジスタ２０が形成され、ゲート電極３３によりリセットトランジスタ３０が形成され、ゲート電極４３によりドライブトランジスタ４０が形成され、ゲート電極５３によりセレクトトランジスタ５０が形成される。
【００２０】
各トランジスタの活性領域には、各ゲート電極２３、３３、４３、５３の下側部を除いた部分に不純物イオンが注入されて、各トランジスタのソース／ドレイン領域(Ｓ／Ｄ)が形成される。
【００２１】
図３は、従来技術によるＣＭＯＳイメージセンサを示した断面図である。
【００２２】
図３に示すように、フォトダイオード領域とトランジスタ領域からなる活性領域と、素子分離領域とがｐ++型半導体基板６１に形成されている。ＣＭＯＳイメージセンサは、ｐ++型半導体基板６１に形成されるｐ-型エピタキシャル層６２と、素子分離領域に形成され、半導体基板６１の活性領域を区画する素子分離膜６３と、半導体基板６１の活性領域にゲート絶縁膜６４を介在して形成されるゲート電極６５と、ゲート電極６５の一側のフォトダイオード領域に形成される低濃度ｎ-型拡散領域６７と、ゲート電極６５の両側面に形成される絶縁膜側壁６８と、ゲート電極６５の他側のトランジスタ領域に形成される高濃度ｎ+型拡散領域(フローティング拡散領域)６９と、低濃度ｎ-型拡散領域６７が形成された半導体基板６１の表面内に形成されるｐ0型拡散領域７２と、を含んでいる。
【００２３】
図４ａ及び図４ｂは、従来技術によるＣＭＯＳイメージセンサにおいて、トランスファトランジスタの動作による電子の流れを示した図である。
【００２４】
図４ａに示すように、光により、フォトダイオード領域である低濃度ｎ-型拡散領域６７で電子が生成される。トランスファトランジスタのゲート電極６５にＯＮ信号が印加されると、図４ｂに示すように、生成された電子は、フローティング拡散領域である高濃度ｎ+型拡散領域６９に伝達される。
【００２５】
しかし、このような従来技術によるＣＭＯＳイメージセンサには、下記のような問題点がある。
【００２６】
すなわち、一定量以上の光が入ると、フォトダイオード領域やフローティング拡散領域のキャパシタンスによって、フローティング拡散領域のキャパシタンスが飽和状態に至り、それ以上の反応ができなくなってしまう。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、トランスファトランジスタのゲートをデュアルゲートに形成することで、フローティング拡散領域のダイナミックレンジ(動作範囲)を拡大したＣＭＯＳイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２８】
上記の目的を達成する本発明に係るＣＭＯＳイメージセンサは、フォトダイオード領域とトランジスタ領域が区画して設けられる半導体基板と、半導体基板のフォトダイオード領域に、一定の間隔を有し、ゲート絶縁膜を介在して形成される第１、第２ゲート電極と、第１、第２ゲート電極の両側のフォトダイオード領域に形成される第１導電型拡散領域と、第１、第２ゲート電極の両側面に形成される絶縁膜側壁と、トランジスタ領域に形成されるフローティング拡散領域と、を含むことを特徴とするＣＭＯＳイメージセンサである。
【００２９】
また、上記の目的を達成すべく、本発明の他の側面に係るＣＭＯＳイメージセンサの製造方法には、フォトダイオード領域とトランジスタ領域が区画された半導体基板のフォトダイオード領域に、ゲート絶縁膜を介在して一定の間隔を有する第１、第２ゲート電極を形成するステップと、第１、第２ゲート電極の両側のフォトダイオード領域に、第１導電型拡散領域を形成するステップと、第１、第２ゲート電極の両側面に、絶縁膜側壁を形成するステップと、半導体基板のトランジスタ領域に、フローティング拡散領域を形成するステップと、を含む。
【発明の効果】
【００３０】
本発明に係るＣＭＯＳイメージセンサ及びその製造方法には、次のような効果がある。
【００３１】
トランスファトランジスタのゲートをデュアルゲートに形成したので、光に対して反応するフローティング拡散領域のダイナミックレンジを増加させることができ、イメージセンサの動作特性を向上させることができる。
【００３２】
また、トランスファトランジスタのゲートをデュアルゲートに形成することで、フォトダイオード領域からフローティング拡散領域への漏洩電流を減少させることができる。
【００３３】
さらに、フローティング拡散領域のダイナミックレンジの拡大及びイメージセンサの漏洩電流の減少によって、イメージセンサの使用範囲を拡大することができる。
【発明を実施するための最良の形態】
【００３４】
以下、添付した図面を参照して、本発明に係るＣＭＯＳイメージセンサ及びその製造方法について詳細に説明する。
【００３５】
図５ａは、本発明による４Ｔ型ＣＭＯＳイメージセンサの単位画素を示したレイアウトである。図５ｂは、図５ａのVI−VI’線に沿うＣＭＯＳイメージセンサの断面図である。
【００３６】
図５に示すように、活性領域が区画されて、活性領域を除いた部分に素子分離膜が形成される。活性領域のうち、幅の広い部分に１個のフォトダイオード(ＰＤ)が形成され、残りの部分の活性領域に、それぞれ活性領域にオーバーラップされるように４個のトランジスタのゲート電極１０５、２０５、３０５、４０５が形成される。
【００３７】
すなわち、ゲート電極１０５によりトランスファトランジスタが形成され、ゲート電極２０５によりリセットトランジスタが形成され、ゲート電極３０５によりドライブトランジスタが形成され、ゲート電極４０５によりセレクトトランジスタが形成される。
【００３８】
各トランジスタの活性領域には、各ゲート電極１０５、２０５、３０５、４０５の下側部を除いた部分に不純物イオンが注入されて、各トランジスタのソース／ドレイン領域(Ｓ／Ｄ)が形成される。
【００３９】
なお、トランスファトランジスタのゲート電極１０５は、フォトダイオード領域に“コ字”状に形成されている。
【００４０】
すなわち、図５ｂに示すように、フォトダイオード領域とトランジスタ領域からなる活性領域と、素子分離領域とがｐ++型半導体基板１０１に区画されている。ＣＭＯＳイメージセンサは、ｐ++型半導体基板１０１に形成されるｐ-型エピタキシャル層１０２と、素子分離領域に形成され、半導体基板１０１の活性領域を区画する素子分離膜１０３と、半導体基板１０１の活性領域に、ゲート絶縁膜１０４を介在して、一定の間隔を持って形成される第１、第２ゲート電極１０５ａ、１０５ｂと、第１、第２ゲート電極１０５ａ、１０５ｂの一側のフォトダイオード領域に形成される低濃度ｎ-型拡散領域１０７と、第１、第２ゲート電極１０５ａ、１０５ｂの両側面に形成される絶縁膜側壁１０８と、第１、第２ゲート電極１０５ａ、１０５ｂの他側のトランジスタ領域に形成される高濃度ｎ+型拡散領域(フローティング拡散領域)１１０と、低濃度ｎ-型拡散領域１０７が形成された半導体基板１０１の表面内に形成されるｐ0型拡散領域１１２と、を含んでいる。
【００４１】
ここで、第１、第２ゲート電極１０５ａ、１０５ｂは、互いに異なる幅を有する。すなわち、チャネルの長さが互いに異なるように形成される。
【００４２】
なお、光の量によって、第１、第２ゲート電極１０５ａ、１０５ｂに異なる電圧を印加することができる。
【００４３】
すなわち、第１、第２ゲート電極１０５ａ、１０５ｂのうち一つだけターンオンさせるか、両方ともターンオンさせることが可能であり、その二つの場合、それぞれ異なる出力信号を発生する。
【００４４】
また、第１ゲート電極１０５ａは、フォトダイオード領域に一部が重なるように形成され、第２ゲート電極１０５ｂは、フォトダイオード領域を横切るように形成されている。
【００４５】
図６ａないし図６ｆは、本発明によるＣＭＯＳイメージセンサの製造方法を概略的に示した工程断面図である。
【００４６】
図６ａに示すように、高濃度のｐ++型半導体基板１０１にエピタキシャル工程を行い、低濃度ｐ-型エピタキシャル層１０２を形成する。
【００４７】
続いて、半導体基板１０１に活性領域と素子分離領域を区画し、ＳＴＩ(shallow trench isolation )工程を用いて、素子分離領域に素子分離膜１０３を形成する。
【００４８】
図示していないが、素子分離膜１０３を形成する方法を説明すると、以下の通りである。
【００４９】
まず、半導体基板上にパッド酸化膜、パッド窒化膜、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)酸化膜を順に形成し、ＴＥＯＳ酸化膜上に感光膜を形成する。
【００５０】
次に、活性領域と素子分離領域を分離させるマスクを利用して、感光膜を露光及び現像することにより、感光膜をパターニングする。このとき、素子分離領域の感光膜が除去される。
【００５１】
そして、パターニングされた感光膜をマスクとして、素子分離領域のパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を選択的に除去する。
【００５２】
次に、パターニングされたパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜をマスクとして、素子分離領域の半導体基板を所定の深さにエッチングして、トレンチを形成する。そして、感光膜を全て除去する。
【００５３】
次に、トレンチを絶縁物質で埋めて、トレンチの内部に素子分離膜１０３を形成する。
【００５４】
その後、パッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を除去する。
【００５５】
このように、素子分離膜１０３が形成されたエピタキシャル層１０２の全面に、図６ｂに示すように、ゲート絶縁膜１０４と導電層（例えば、高濃度の多結晶シリコン層）を順に堆積する。
【００５６】
ここで、ゲート絶縁膜１０４は、熱酸化工程により形成するか、又はＣＶＤで形成することができる。
【００５７】
そして、導電層とゲート絶縁膜１０４を選択的に除去して、一定の間隔を有する第１、第２ゲート電極１０５ａ、１０５ｂを形成する。
【００５８】
これらの第１、第２ゲート電極１０５ａ、１０５ｂはトランスファトランジスタのゲート電極であって、同一のオン／オフ電圧が印加される。
【００５９】
図６ｃに示すように、第１、第２ゲート電極１０５ａ、１０５ｂを含む半導体基板１０１の全面に第１感光膜１０６を塗布し、露光及び現像工程により、各フォトダイオード領域が露出されるように、第１感光膜１０６を選択的にパターニングする。
【００６０】
そして、パターニングされた第１感光膜１０６をマスクとして、エピタキシャル層１０２に低濃度の第２導電型(ｎ-型)不純物イオンを注入して、ｎ-型拡散領域１０７を形成する。
【００６１】
図６ｄに示すように、第１感光膜１０６を除去し、第１、第２ゲート電極１０５ａ、１０５ｂを含む半導体基板１０１の全面に絶縁膜を形成する。その後、全面にエッチバック工程を行い、第１、第２ゲート電極１０５ａ、１０５ｂの両側面に絶縁膜側壁１０８を形成する。
【００６２】
次に、第１、第２ゲート電極１０５ａ、１０５ｂを含む半導体基板１０１の全面に第２感光膜１０９を塗布し、露光及び現像工程により、各フォトダイオード領域をカバーし、各トランジスタのソース／ドレイン領域を露出させるようにパターニングする。
【００６３】
そして、パターニングされた第２感光膜１０９をマスクとして、露出されたソース／ドレイン領域に高濃度ｎ+型不純物イオンを注入して、ｎ+型拡散領域(フローティング拡散領域)１１０を形成する。
【００６４】
図６ｅに示すように、第２感光膜１０９を除去し、半導体基板１０１の全面に第３感光膜１１１を塗布した後、露光及び現像工程により各フォトダイオード領域が露出されるようにパターニングする。
【００６５】
次に、パターニングされた第３感光膜１１１をマスクとして、ｎ-型拡散領域１０７が形成されたエピタキシャル層１０２に、第１導電型（ｐ0型）不純物イオンを注入して、エピタキシャル層１０２の表面内にｐ0型拡散領域１１２を形成する。
【００６６】
図６ｆに示すように、第３感光膜１１１を除去し、半導体基板１０１に熱処理工程を行って、各不純物拡散領域を拡散させる。
【００６７】
以降、図示してはいないが、全面に設けた層間絶縁膜の上に金属配線を形成した後、カラーフィルタ層とマイクロレンズを形成して、イメージセンサを完成する。
【００６８】
図７は、本発明によるＣＭＯＳイメージセンサの動作を説明するための図面である。
【００６９】
図７ａに示すように、互いに異なる幅を持って形成された第１、第２ゲート電極１０５ａ、１０５ｂを用いて、フォトダイオード領域(ＰＤ)を二つの部分に分ける。少量の光が入射すると、第１、第２ゲート電極１０５ａ、１０５ｂの両方にＯＮ電圧を印加して、伝達される電子の数を増加させ。そして、多量の光が入射すると、第１、第２ゲート電極１０５ａ、１０５ｂのうち一つのゲート電極だけにＯＮ電圧を印加して、伝達される電子の数を減少させる。このように、増幅をそれぞれ異なるようにすることで、多量の光に対する反応と、少量の光に対する反応特性を改善することができる。
【００７０】
すなわち、入射する光の量が少ない場合、トランスファトランジスタに高い電圧を印加して、第１、第２ゲート電極１０５ａ、１０５ｂの両方にＯＮ電圧を印加し、フローティング拡散領域(ＦＤ)に伝達する電子の量を増加させることで、少量の光に対する反応の感度を上げることができる。
【００７１】
一方、光の量が多い場合、トランスファトランジスタに低い電圧を印加して、相対的に短い第１ゲート電極１０５ａだけターンオンさせて、フローティング拡散領域に伝達する電子の量を減少させることで、フローティング拡散領域が飽和状態になり、より多くの量の光に対して反応しなくなることを防止できる。
【００７２】
本発明の実施形態では、第１ゲート電極１０５ａのしきい値電圧は０.５Ｖ、第２ゲート電極１０５ｂのしきい値電圧は０.１Ｖ程度にして、互いに異なるチャネル長さを持たせて動作させている。
【００７３】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００７４】
【図１】一般的な４Ｔ型ＣＭＯＳイメージセンサの等価回路図である。
【図２】一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素を示したレイアウトである。
【図３】従来技術によるＣＭＯＳイメージセンサの構造を示した断面図である。
【図４】従来技術によるＣＭＯＳイメージセンサにおいて、トランスファトランジスタの動作による電子の流れを示した図面である。
【図５】本発明による４Ｔ型ＣＭＯＳイメージセンサの単位画素を示したレイアウト（ａ）と図５ａのVI−VI’線に沿うＣＭＯＳイメージセンサの断面図（ｂ）である。
【図６ａ】本発明によるＣＭＯＳイメージセンサの製造方法を概略的に示した工程断面図である。
【図６ｂ】本発明によるＣＭＯＳイメージセンサの製造方法を概略的に示した工程断面図である。
【図６ｃ】本発明によるＣＭＯＳイメージセンサの製造方法を概略的に示した工程断面図である。
【図６ｄ】本発明によるＣＭＯＳイメージセンサの製造方法を概略的に示した工程断面図である。
【図６ｅ】本発明によるＣＭＯＳイメージセンサの製造方法を概略的に示した工程断面図である。
【図６ｆ】本発明によるＣＭＯＳイメージセンサの製造方法を概略的に示した工程断面図である。
【図７】本発明によるＣＭＯＳイメージセンサの動作を説明するための図面である。
【符号の説明】
【００７５】
１０１…基板、１０２…エピ層、１０３…素子分離膜、１０５ａ、１０５ｂ…ゲート電極
【図１】
2007180540.tif 000003
【図２】
2007180540.tif 000004
【図３】
2007180540.tif 000005
【図４】
2007180540.tif 000006
【図５】
2007180540.tif 000007
【図６ａ】
2007180540.tif 000008
【図６ｂ】
2007180540.tif 000009
【図６ｃ】
2007180540.tif 000010
【図６ｄ】
2007180540.tif 000011
【図６ｅ】
2007180540.tif 000012
【図６ｆ】
2007180540.tif 000013
【図７】
2007180540.tif 000014