(57)【要約】【課題】小型で、ＩＣチップ等の基板の実装に伴う不良を低減し、かつ、高速な、表示部を有する半導体装置の作製方法を提供する。【解決手段】絶縁表面を有する基板上に、高移動度を実現するＴＦＴ作製プロセスを用いて、半導体表示部および他の回路ブロックを一体形成する。具体的には連続発振レーザを用いた半導体活性層の結晶化プロセスを用いる。さらに、連続発振レーザによる結晶化プロセスを、高速動作が必要な回路ブロックのみに選択的に行うことによって、高い生産効率を実現する。【選択図】図１
2007180565.tif 000002
【特許請求の範囲】
【請求項１】
基板上に絶縁膜を形成し、
前記絶縁膜上に第１の領域と第２の領域を有する半導体膜を形成し、
前記第１の領域に連続発振レーザーを照射して熔融帯を形成し、前記熔融帯を連続的に走査することによって、前記第１の領域を結晶化し、
第２の領域にパルス発振レーザーを照射して前記第２の領域を結晶化し、
前記結晶化された前記第１の領域を用いて、チャネル方向が前記熔融帯の走査方向と平行となるように第１のトランジスタの活性層を形成することによって、前記第１のトランジスタを有するＣＰＵを形成し、
前記結晶化された前記第２の領域を用いて、第２のトランジスタの活性層を形成することによって、前記第２のトランジスタを有する画素回路、走査線駆動回路及び信号線駆動回路を形成することを特徴とする半導体装置の作製方法。
【請求項２】
基板上に絶縁膜を形成し、
前記絶縁膜上に第１の領域と第２の領域を有する半導体膜を形成し、
前記第１の領域に連続発振レーザーを照射して熔融帯を形成し、前記熔融帯を連続的に走査することによって、前記第１の領域を結晶化し、
第２の領域にパルス発振レーザーを照射して前記第２の領域を結晶化し、
前記結晶化された前記第１の領域を用いて、チャネル方向が前記熔融帯の走査方向と平行となるように第１のトランジスタの活性層を形成することによって、前記第１のトランジスタを有するＣＰＵ及びメモリを形成し、
前記結晶化された前記第２の領域を用いて、第２のトランジスタの活性層を形成することによって、前記第２のトランジスタを有する画素回路、走査線駆動回路及び信号線駆動回路を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１又は請求項２において、前記第１の領域は前記基板の面積の５０％以下であることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、前記パルス発振レーザーは、エキシマレーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ガラスレーザー、ルビーレーザー、又は、Ｔｉ：サファイアレーザーであることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記連続発振レーザーは、ＹＶＯ４レーザー、ＹＬＦレーザー、又はＹＡＧレーザーであることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、前記基板は、石英基板、シリコン基板、金属基板、ステンレス基板、プラスチック基板、又はガラス基板であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示部を有する半導体装置に関する。特に、薄膜トランジスタを絶縁表面を有する基板上に形成してなる半導体装置に関する。      
【背景技術】
【０００２】
近年の半導体装置、特に半導体表示部を有する電子機器の発展はめざましく、その応用例は、ゲーム機、ノートパソコン、携帯電話を始めとする携帯機器、液晶テレビ、液晶ディスプレイ、ＥＬディスプレイ等、様々である。半導体表示部は、従来のＣＲＴと比較して軽量薄型化が可能であり、消費電力が小さいことを特徴とする。
【０００３】
従来の半導体表示部としては、液晶層または発光層を挟んで上下に、ストライプ状の電極を互いに交差するように形成した画素領域を有するパッシブマトリクス型の半導体表示部と、薄膜トランジスタ（ＴＦＴ）をマトリクス状に配置した画素領域を有するアクティブマトリクス型の半導体表示部と、が知られている。
【０００４】
近年、基板上にＴＦＴを形成する技術が進歩し、アクティブマトリクス型半導体表示部の応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高く、従来、基板外の駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
【０００５】
次に、従来の半導体表示部を有する電子機器の構成について説明する。図２１は、画像の表示に関係する部分のブロック図を簡略に表したものである。
【０００６】
図２１において、半導体装置３０１は、画像データを取り込み、または作成して、画像データの加工とフォーマット変換を行い、画像を表示する装置である。半導体装置３０１としては、例えば、ゲーム機、ビデオカメラ、カーナビゲーション、パーソナルコンピュータ等を考えることができる。
【０００７】
半導体装置３０１において、画素領域３１９、走査線駆動回路３１８および信号線駆動回路３１７によって構成される半導体表示部３０２は、絶縁表面を有する基板上に一体形成されているが、他の回路ブロックはそれぞれ異なるシリコン基板上に形成され、ＩＣチップとして実装されている。回路ブロックの幾つかは同一のシリコン基板上に形成される場合もある。
【０００８】
半導体装置３０１は、入力端子３１１、第１の制御回路３１２、第２の制御回路３１３、ＣＰＵ３１４、第１のメモリ３１５、第２のメモリ３１６、及び半導体表示部３０２によって構成される。入力端子３１１からは、それぞれの電子機器に応じて、画像データの基となるデータが入力される。例えば、放送受信機ではアンテナからの入力データであり、ビデオカメラではＣＣＤからの入力データである。ＤＶテープやメモリーカードからの入力データであってもよい。入力端子３１１から入力されたデータは、第１の制御回路３１２によって画像信号に変換される。第１の制御回路３１２では、ＭＰＥＧ規格やテープフォーマット等に従って圧縮符号化された画像データの復号処理、画像の補間やリサイズといった画像信号処理が行われる。第１の制御回路３１２から出力された画像信号や、ＣＰＵ３１４が作成または加工した画像信号は、第２の制御回路３１３に入力され、半導体表示部３０２に適したフォーマット（例えば走査フォーマット等）に変換される。第２の制御回路３１３からは、フォーマット変換された画像信号と制御信号が出力される。
【０００９】
ＣＰＵ３１４は、第１の制御回路３１２、第２の制御回路３１３および他のインターフェース回路における信号処理を効率良く制御する。また、画像データを作成したり、加工したりする。第１のメモリ３１５は、第１の制御回路３１２から出力される画像データや第２の制御回路３１３から出力される画像データを格納するメモリ領域、ＣＰＵによる制御を行う際のワークメモリ領域、ＣＰＵによって画像データを作成する際のワークメモリ領域、等として用いられる。第１のメモリ３１５としては、ＤＲＡＭやＳＲＡＭが用いられる。第２のメモリ３１６は、ＣＰＵ３１４によって画像データを作成または加工する場合に必要となる、色データや文字データを格納するメモリ領域であり、マスクＲＯＭやＥＰＲＯＭによって構成される。
【００１０】
半導体表示部３０２は、信号線駆動回路３１７、走査線駆動回路３１８、画素領域３１９によって構成される。信号線駆動回路３１７は第２の制御回路３１３から画像信号と制御信号（クロック信号、スタートパルス等）を、走査線駆動回路３１８は第２の制御回路３１３から制御信号（クロック信号、スタートパルス等）をそれぞれ受け取り、画素領域３１９において画像を表示する。
【００１１】
なお、半導体表示部を有する電子機器としては、図２１に示した構成以外にも様々な構成をとり得る。最も簡単な構成としては、半導体表示部と入出力端子と簡単な制御回路による構成が考えられ、例えば液晶ディスプレイ、ＥＬディスプレイを考えることができる。また、高性能ゲーム機のように、図２１に示したアーキテクチャではＣＰＵの負担が大きすぎる場合には、新たに画像処理用のプロセッサを設けてＣＰＵの負荷を軽減した構成をとる場合もある。    
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した従来の半導体表示部を有する電子機器では、駆動回路以外の回路ブロックは画素を形成する基板とは別の基板に形成され、実装されている。
【００１３】
携帯型の電子機器の普及を背景に、電子機器の小型化が重要な課題となっているが、このような構成の半導体装置は、画素を形成する基板とは別にＩＣチップを多数実装すること必要がとなるため、小型化を実現することが難しい。特に、ＩＣチップ内の回路ブロックを小さくできたとしても、実装するためのマージンが大きいため、装置全体の小型化が困難となっている。一方、装置の小型化を実現するために実装のマージンを減らそうとすると、高度な実装技術が必要となり、コスト面や実装部分での信頼性において問題が生じてくる。
また、配線容量の問題もある。つまり、ＩＣチップによる実装を行う場合は、配線の負荷が大きくなるため、高速動作を行うことが難しいという問題がある。
【００１４】
このような問題点を解決する方法の一つとして、回路ブロックを半導体表示部と一体形成することが期待されている。
【００１５】
しかしながら、絶縁表面を有する基板上に回路ブロックを形成する場合には、しばしば動作速度が問題となる。これは、ガラス基板等の絶縁表面を有する基板上に形成されるＴＦＴは、単結晶シリコン基板上に形成されるトランジスタと比較して、移動度やしきい値の特性が劣るためである。
【００１６】
その結果、従来の半導体装置をある周波数で動作させる場合に、回路ブロックをＩＣチップによって実装した半導体装置では動作するが、回路ブロックを絶縁表面を有する基板上に作製した半導体装置では動作しないといったことが起こり得る。
【００１７】
本発明はこのような問題点を鑑見てなされたものである。本発明は、小型化が可能であり、ＩＣチップ等の基板の実装に伴う不良を低減し、かつ高速動作を実現する半導体表示部を有する電子機器を提供することを課題とする。      
【課題を解決するための手段】
【００１８】
本発明では上記課題を解決するために、絶縁表面を有する基板上に半導体表示部および他の回路ブロックを一体形成する。
【００１９】
さらに、絶縁表面を有する基板上に回路ブロックを形成した場合の、動作速度の問題を低減するために、高移動度を実現するＴＦＴ作製プロセスを用いる。
【００２０】
高移動度を実現するＴＦＴ作製プロセスとしては、半導体膜にエネルギービームを照射して熔融帯を形成し、その熔融帯をチャネル方向に連続的に走査して結晶化を行う、活性層の形成プロセスを用いる。詳細は実施例に説明するが、具体的には連続発振レーザを用いてこれを行う。
【００２１】
そのように作製したＴＦＴで構成した回路ブロックは、従来のポリシリコンをＴＦＴの活性層として用いた回路ブロックと比較して、個々のＴＦＴの移動度が高いため、動作周波数が大幅に向上する。
【００２２】
その結果、絶縁表面を有する基板上に表示部と他の回路ブロックを一体形成して、かつ高速動作を実現することが可能となる。つまり、従来は動作速度の問題によって絶縁表面を有する基板上に形成しても実用化できなかった回路ブロックも、本発明によって実用化することが可能となる。
【００２３】
さらに本発明では、そのような高い動作周波数を保ったまま、以下のようにしてスループットの向上を実現する。
【００２４】
連続発振レーザには、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡＧレーザなどが知られているが、現状での出力は高いものでも１０Ｗ程度と弱い。従って、活性層に連続発振レーザ光を照射することで結晶化を行うには、レーザ光の大幅な絞り込みが必要であり、そのビーム幅は５０〜５００μｍ（典型的には２００μｍ）程度である。
【００２５】
例えば、６００mm×７２０mmのガラス基板全面に幅２００μｍのレーザ光を、スキャン速度５０cm/secで走査した場合、一枚辺り７２分の時間を要する。実際には、レーザ光の走査方向の転換や加速のため、さらに時間を要する。つまり、低スループットという問題に直面する。
【００２６】
本発明では、連続発振レーザによる結晶化プロセスを、高速動作が必要な回路ブロックのみに選択的に行うことを特徴とする。これによって、連続発振レーザによる結晶化プロセスのスループットが大幅に向上する。
【００２７】
例えば、連続発振レーザ光を照射する領域を基板面積の５０％以下（好ましくは３０％以下）に抑える事によって、連続発振レーザによる結晶化プロセスに要する時間をおよそ５０％（好ましくは３０％以下）に低減することができる。
【００２８】
また、連続発振レーザ光または基板の移動距離を抑えるために、高速動作が必要な回路ブロックをなるべく近い領域に配置することが好ましい。そうすることによって、連続発振レーザによる結晶化プロセスのスループットはさらに向上する。
【００２９】
さらに、回路ブロックの動作周波数を向上するために、ＴＦＴのチャネル長方向をレーザ光の走査方向と一致させることが好ましい。これは、連続発振レーザによる半導体膜の結晶化プロセスでは、ＴＦＴのチャネル方向とレーザ光の基板に対する走査方向とが概ね並行（好ましくは−３０°〜３０°）であるときに、最も高い移動度が得られるためである。このように作製したＴＦＴは、結晶粒がチャネル方向に延在する多結晶半導体によって構成される活性層を有する。また、このことは結晶粒界が概ねチャネル方向に沿って形成されていることを意味するため、活性層の電気特性はチャネル方向とこれに垂直な方向とで異なる。つまり、活性層はチャネル方向に電気異方性を有する。
【００３０】
なお、連続発振レーザによる結晶化プロセスを行わない回路ブロックまたは画素領域に含まれる半導体活性層は、公知の作製方法によって作製すればよい。
【００３１】
特に、連続発振レーザによる結晶化プロセスよりもスループットの高い結晶化プロセスを適用することが好ましい。
【００３２】
また特に、特開平７−１８３５４０号においてに開示されている半導体膜結晶化（金属触媒を用いたの熱結晶化）の方法は好ましい。この場合、連続発振レーザによる半導体膜の結晶化を行う領域では、金属触媒を用いた熱結晶化と連続発振レーザによる結晶化との組み合わせプロセスが行なわれるが、実施例に示すように、そのようなプロセスは、連続発振レーザによる結晶化だけを行う場合と比較して、同等あるいはそれ以上の移動度を有するＴＦＴが作製されている。
【００３３】
また、連続発振レーザによる結晶化プロセスを行わない領域の半導体活性層には、パルス発振レーザを用いたレーザ結晶化の方法を用いても良い。パルス発振レーザは高い出力を実現できるため、１００ｍｍ以上の幅を有するビームを照射することが可能であり、スループットは高い。実施者は、動作周波数やコストの面から、これらを含む公知の活性層の作製方法を自由に組み合わせて実施すればよい。なお、このような公知の作製方法によって作製したＴＦＴでは、連続発振レーザーによる結晶化プロセスとは異なり、チャネル方向に電気的異方性を持たない、あるいは持ったとしても連続発振レーザーによる結晶化プロセスよりも電気的異方性が弱い活性層を有する。
【００３４】
このように本発明では、画素領域と回路ブロックを同一基板上に形成し、かつ、連続発振レーザによる結晶化プロセスを、高速動作が必要な回路ブロックのみに選択的に行うことによって、小型化、ＩＣチップ等の基板の実装に伴う不良の低減、高い動作周波数、高スループットを実現した半導体装置を提供することが可能となる。また、配線容量の観点からも高動作速度を実現することが可能となる。
【００３５】
なお、本発明でいう半導体装置とは、半導体特性を利用することで機能する装置全般を指し、例えば、液晶表示装置や発光装置に代表される半導体表示装置や、半導体表示部を有する電子機器をその範疇に含む。なお、半導体表示部とは、絶縁表面を有する基板上に電極あるいは薄膜トランジスタを形成してなる表示部を言い、例えば、液晶表示部や発光表示部、あるいは、パッシブマトリクス型表示部やアクティブマトリクス型表示部をその範疇に含む。なお、自明な場合には、半導体表示部を単に表示部とも表す。
【００３６】
また、本発明でいう回路ブロックとは、トランジスタ、容量素子、抵抗素子等の回路素子によって構成された特性の機能を有する電気回路のブロックを指し、例えば、信号線駆動回路、走査線駆動回路、レジスタ、デコーダ、カウンタ、分周回路、メモリ、ＣＰＵ、ＤＳＰをその範疇に含む。特に、本明細書では回路ブロックを絶縁表面を有する基板上に形成するため、薄膜トランジスタ（以下、ＴＦＴという）が回路ブロックの主な構成素子となる。なお、薄膜トランジスタ（ＴＦＴ）とは、ＳＯＩ技術を用いて形成されるトランジスタの全体を指す。
【００３７】
以下に本願発明の構成を示す。
【００３８】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は半導体膜にエネルギービームを照射して熔融帯を形成し、該熔融帯をチャネル長方向に連続的に走査して結晶化して形成されたものであって、前記第２活性層は半導体膜を加熱処理により結晶化して形成されたものであって、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第２ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００３９】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は半導体膜にエネルギービームを照射して熔融帯を形成し、該熔融帯をチャネル長方向に連続的に走査して結晶化して形成されたものであって、前記第２活性層は半導体膜に金属元素を添加して加熱処理により結晶化して形成されたものであって、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第２ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００４０】
前記エネルギービームは、連続発振レーザ光であってもよい。
【００４１】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は半導体膜にエネルギービームを照射して熔融帯を形成し、該熔融帯をチャネル長方向に連続的に走査して結晶化して形成されたものであって、前記第２活性層は半導体膜にパルス状のエネルギービームを照射して結晶化して形成されたものであって、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第２ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００４２】
前記エネルギービームは、パルス発振レーザ光であってもよい。
【００４３】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は、結晶粒はチャネル方向に延在する多結晶半導体によって形成され、前記第２活性層は、結晶粒の形状がチャネル方向に異方性を持たない多結晶半導体によって形成され、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第２ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００４４】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は、結晶粒はチャネル方向に延在する多結晶半導体によって形成され、前記第２活性層は、結晶粒のチャネル方向の形状異方性が前記第１活性層よりも弱い多結晶半導体によって形成され、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第２ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００４５】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は、チャネル方向に電気的異方性を有する多結晶半導体によって形成され、前記第２活性層は、チャネル方向に電気的異方性を有さない多結晶半導体によって形成され、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第２ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００４６】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は、チャネル方向に電気的異方性を有する多結晶半導体によって形成され、前記第２活性層は、チャネル方向の電気的異方性が前記第１活性層よりも弱い多結晶半導体によって形成され、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第２ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００４７】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は、結晶粒がチャネル方向に延在し、短径方向の粒径が０．５〜１００μmであり長径方向の粒径が３〜１００００μmである、多結晶半導体によって形成され、前記第２活性層は、結晶粒の粒径が０．０１μm〜１０μmである多結晶半導体によって形成され、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第２ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００４８】
前記走査線駆動回路の駆動周波数は、１ｋＨｚ〜１ＭＨｚであり、前記信号線駆動回路の駆動周波数は、１００kＨｚ〜１００ＭＨｚであることが好ましい。
【００４９】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は半導体膜にエネルギービームを照射して熔融帯を形成し、該熔融帯をチャネル長方向に連続的に走査して結晶化して形成されたものであって、前記第２活性層は半導体膜を加熱処理により結晶化して形成されたものであって、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第１ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００５０】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は半導体膜にエネルギービームを照射して熔融帯を形成し、該熔融帯をチャネル長方向に連続的に走査して結晶化して形成されたものであって、前記第２活性層は半導体膜に金属元素を添加して加熱処理により結晶化して形成されたものであって、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第１ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００５１】
前記エネルギービームは、連続発振レーザ光であってもよい。
【００５２】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は半導体膜にエネルギービームを照射して熔融帯を形成し、該熔融帯をチャネル長方向に連続的に走査して結晶化して形成されたものであって、前記第２活性層は半導体膜にパルス状のエネルギービームを照射して結晶化して形成されたものであって、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第１ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００５３】
前記エネルギービームは、パルス発振レーザ光であってもよい。
【００５４】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は、結晶粒はチャネル方向に延在する多結晶半導体によって形成され、前記第２活性層は、結晶粒の形状がチャネル方向に異方性を持たない多結晶半導体によって形成され、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第１ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００５５】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は、結晶粒はチャネル方向に延在する多結晶半導体によって形成され、前記第２活性層は、結晶粒のチャネル方向の形状異方性が前記第１活性層よりも弱い多結晶半導体によって形成され、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第１ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００５６】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は、チャネル方向に電気的異方性を有する多結晶半導体によって形成され、前記第２活性層は、チャネル方向に電気的異方性を有さない多結晶半導体によって形成され、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第１ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００５７】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は、チャネル方向に電気的異方性を有する多結晶半導体によって形成され、前記第２活性層は、チャネル方向の電気的異方性が前記第１活性層よりも弱い多結晶半導体によって形成され、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第１ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００５８】
本発明によって、画素領域と、走査線駆動回路と、信号線駆動回路とが同一の基板上に設けられ、第１活性層を有する第１ＴＦＴと、第２活性層を有する第２ＴＦＴと、を有し、前記第１活性層は、結晶粒がチャネル方向に延在し、短径方向の粒径が０．５〜１００μmであり長径方向の粒径が３〜１００００μmである多結晶半導体によって形成され、前記第２活性層は、結晶粒の粒径が０．０１μm〜１０μmである多結晶半導体によって形成され、前記画素領域は前記第２ＴＦＴで構成され、前記走査線駆動回路は前記第１ＴＦＴで構成され、前記信号線駆動回路は前記第１ＴＦＴで構成されていることを特徴とする半導体装置が提供される。
【００５９】
前記走査線駆動回路の駆動周波数は、１０ｋＨｚ〜１ＭＨｚであり、前記信号線駆動回路の駆動周波数は、１００kＨｚ〜１００ＭＨｚであることが好ましい。
【００６０】
前記半導体装置には、メモリが、前記画素領域と同一の基板上に設けられ、前記メモリは前記第１ＴＦＴで構成されていてもよい。
【００６１】
前記メモリはＳＲＡＭであり、該ＳＲＡＭの読み出しサイクル時間は２００ｎｓｅｃ以下であってもよい。
【００６２】
前記メモリはＤＲＡＭであり、該ＤＲＡＭの読み出しサイクル時間は１μｓｅｃ以下であってもよい。
【００６３】
前記半導体装置には、ＣＰＵが、前記画素領域と同一の基板上に設けられ、前記ＣＰＵは前記第１ＴＦＴで構成されていてもよい。
【００６４】
前記ＣＰＵの動作周波数は５ＭＨｚ以上であることが好ましい。
【００６５】
前記半導体装置には、画像処理回路が、前記画素領域と同一の基板上に設けられ、前記画像処理回路は前記第１ＴＦＴで構成されていてもよい。
【００６６】
前記画像処理回路の動作周波数は５ＭＨｚ以上であることが好ましい。
【００６７】
前記半導体装置には、ＤＳＰが、前記画素領域と同一の基板上に設けられ、前記ＤＳＰは前記第１ＴＦＴで構成されていてもよい。
【００６８】
前記画像処理回路の動作周波数は５ＭＨｚ以上であることが好ましい。
【００６９】
前記半導体装置には、タイミング発生回路が、前記画素領域と同一の基板上に設けられ、前記タイミング発生回路は前記第１ＴＦＴで構成されていてもよい。
【００７０】
前記絶縁表面を有する基板とは、プラスチック基板、ガラス基板あるいは石英基板のうちのいずれか一つであってもよい。
【００７１】
前記第１ＴＦＴによって構成される回路の面積は、前記基板の面積の５０％以下であることが好ましい。
【００７２】
前記第１ＴＦＴによって構成される回路は、１〜１０個の長方形領域内に構成され、前記長方形領域全体の面積は、前記基板の面積の５０％以下であることが好ましい。
【００７３】
前記半導体装置は液晶表示装置であってもよい。
【００７４】
前記半導体装置は発光装置であってもよい。
【００７５】
前記半導体装置は、ゲーム機、ビデオカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、パーソナルコンピュータ、携帯電話、カーオーディオから選ばれた一つであってもよい。      
【発明の効果】
【００７６】
本発明では、絶縁表面を有する基板上に、高移動度を実現するＴＦＴ作製プロセスを用いて、半導体表示部および他の回路ブロックを一体形成する。高移動度を実現するＴＦＴ作製プロセスとして、連続発振レーザを用いた半導体活性層の結晶化工程を用いる。
【００７７】
その結果、小型で、ＩＣチップ等の基板の実装に伴う信頼性を向上した、表示部を有する半導体装置が提供されると共に、一体化による配線容量の低減と回路特性の向上により、高い動作周波数を実現する半導体装置が提供される。
【００７８】
さらに、本発明では、連続発振レーザによる結晶化プロセスを、高速動作が必要な回路ブロックのみに選択的に行うことを特徴とする。これによって、半導体装置の動作速度を落とすことなく、結晶化工程のスループットが大幅に向上する。
また、ＩＣチップ等の実装する基板の大幅な減少や高スループットの効果により、低コストの表示部を有する半導体装置が提供される。
【発明を実施するための最良の形態】
【００７９】
（実施の形態１）
本発明の表示部を有する半導体装置の代表的な形態として、アクティブマトリクス型の半導体表示装置を例にとって説明する。
【００８０】
図２に示すのは、本発明のアクティブマトリクス型半導体表示装置を上から見たときの構成図である。図２において、アクティブマトリクス型半導体表示装置は、基板２０１上に形成された画素領域２０２、走査線駆動回路２０４、信号線駆動回路２０３、配線２０５、およびＦＰＣ２０６によって構成されている。
【００８１】
アクティブマトリクス型半導体表示装置の動作を簡単に説明する。
【００８２】
信号線駆動回路２０３は画像信号、クロック信号、スタートパルスを、走査線駆動回路２０４はクロック信号とスタートパルスを、外部よりＦＰＣ２０６を介してそれぞれ受け取り、画素領域２０２において画像を表示する。
【００８３】
画素領域は、複数の信号線と複数の走査線が交差するように配置されており、信号線と走査線との各交点に、それぞれ画素ＴＦＴが配置されている。画素ＴＦＴのゲート電極には走査線が、ソース電極またはドレイン電極の一方には信号線が接続されており、ソース電極またはドレイン電極の残る一方に液晶素子が接続されている。
【００８４】
各画素における表示動作について述べる。走査線が選択されると、選択された走査線に接続される画素ＴＦＴがオン状態となる。その間に画素ＴＦＴに接続された信号線にデータが入力されると、その信号線の電位が液晶素子に印加され、液晶素子は印加された電圧に応じて光の透過率を変化させる。こうして、各画素における輝度が決定し表示が行なわれる。
【００８５】
一つの画像は、全ての走査線が順に選択されることによって形成される。また、各走査線が選択されている期間には、全ての信号線に順次、または一斉にデータが入力され、選択された行に画像データが入力される。一つの画像が表示される期間を１フレームといい、毎秒６０フレーム以上であることが好ましい。
【００８６】
上述した動作方法によると、画素数が決まれば、駆動回路に必要なおよその駆動周波数が決まることになる。例えば、カラーＶＧＡ規格では、画素数は６４０×４８０×ＲＧＢであるから、６０フレーム／秒で動作するとして、一本の走査線を選択する期間はおよそＴｇ＝１／６０／４８０sec＝３５μsecとなる。また、画像データの取り込みを１クロックあたりＲＧＢ×１画素分とすると、１クロックはＴｄ＝Ｔｇ／６４０sec＝５４nsec程度としなければならない。なお、画素にデータを入力する時間は、線順次駆動では、一本の走査線を選択する期間（Ｔｇ＝３５μsec）程度となる。
【００８７】
実際の動作周波数は、画像データの分割数、フレーム周波数、帰線期間等に依存するが、画素および走査線駆動回路は、１〜１００ｋＨｚの周波数で動作し、信号線駆動回路は、０．１〜１００ＭＨｚの周波数で動作することが要求される。
【００８８】
なお、ここでは液晶表示装置の場合の説明を行った。ＥＬ層に代表される発光層を有する表示装置では、駆動方法は多少異なるが、一つの画像は、全ての走査線が順に選択されることによって形成されること、各走査線が選択されている期間には全ての信号線に順次、または一斉にデータが入力され、選択された行に画像データが入力されるという方式は共通である。従って、駆動周波数に関しても同様な考え方を適用することができる。
【００８９】
実施の形態１では、このような動作周波数の考察に基づいて、高速動作が必要となる信号線駆動回路２０３を含む領域に、高移動度ＴＦＴ作製プロセスを適用した場合を示す。つまり、図２において、第１の領域２０７にのみ連続発振レーザを用いた半導体膜の結晶化の方法を適用する。なお、第１の領域を除く領域については、公知の活性層形成技術を用いれば良い。
【００９０】
図２において、第１の領域２０７は、基板２０１の３０％以下（好ましくは１０％以下）にすることが可能であり、連続発振レーザプロセスに要する時間は、基板全体に対して連続発振レーザプロセスを行なう場合と比較して、およそ３０％以下（好ましくは１０％以下）にすることが可能となる。
【００９１】
実施の形態１では、律速となる信号線駆動回路を含む第１の領域２０７に、高移動度ＴＦＴ作製プロセスを用いることによって、装置全体の高速動作を達成したアクティブマトリクス型の半導体表示装置を実現している。また、連続発振レーザを用いた結晶化プロセスを用いているにもかかわらず、高スループットを実現している。
【００９２】
なお、実施の形態１では、信号線駆動回路を含む領域に高移動度のＴＦＴを作製するプロセスを適用したが、もちろん、走査線駆動回路を含む領域に適用しても構わないし、画素を含む領域に適用しても構わない。特に、全てのＴＦＴを含む領域に対して高移動度のＴＦＴを作製するプロセスを適用する場合であっても、基板全体に対して適用する場合と比較してスループットは向上するため好ましい。
【００９３】
（実施の形態２）
本発明の表示部を有する半導体装置の代表的な形態として、表示部を有する半導体装置を例にとって説明する。
【００９４】
図１に示すのは、本発明の表示部を有する半導体装置を上から見たときの構成図である。図１において、表示部を有する半導体装置は、基板１０１上に形成された半導体表示部１０２、第１の制御回路１１２、第２の制御回路１１３、ＣＰＵ１１４、第１のメモリ１１５、第２のメモリ１１６、入出力端子１１１によって構成されている。また、半導体表示部１０２は、画素領域１１９、信号線駆動回路１１７、走査線駆動回路１１８によって構成されている。
【００９５】
図１に示した半導体装置は、画像データを取り込み、または作成して、画像データの加工とフォーマット変換を行い、画像を表示する装置である。ブロック構成は図２１に示したブロック図と同等であり、動作および機能に関しては図２１で説明した通りであるので、ここでは説明を省略する。
【００９６】
各回路ブロックの動作周波数については、個々の半導体装置に依存するため一概には言えないが、ＣＰＵの動作周波数に同期して他の回路ブロックも動作するのが通常である。従って、ＣＰＵ１１４およびバスにつながる各回路ブロックの動作周波数を改善することが好ましい。
【００９７】
そのため、実施の形態２では、ＣＰＵ１１４およびバスにつながる第１の制御回路１１２、第２の制御回路１１３、第１のメモリ１１５、第２のメモリ１１６と、信号線駆動回路１１７とに高移動度ＴＦＴの作製プロセスを適用する。つまり、図１において、第１の領域１０３にのみ連続発振レーザを用いた半導体活性層の結晶化の方法を適用する。なお、第１の領域を除く領域については、公知の活性層形成技術を用いれば良い。
【００９８】
図１において、第１の領域１０３は、基板の５０％以下（好ましくは３０％以下）にすることが可能であり、連続発振レーザプロセスに要する時間は、基板全体に対して連続発振レーザプロセスを行う場合と比較して、およそ５０％以下（好ましくは３０％以下）とすることが可能となる。
【００９９】
また、連続発振レーザを用いた半導体活性層の結晶化を適用する領域は、スループットの観点からは、なるべく局在していることが好ましい。図１に示した構成では、信号線駆動回路と走査線駆動回路の位置を入れ換えることが可能であるが、高速動作を必要とする信号線駆動回路を、ＣＰＵ１１４およびバスにつながる第１の制御回路１１２、第２の制御回路１１３、第１のメモリ１１５、第２のメモリ１１６の近くに配置することによって、第１の領域を基板上に局在させている。
【０１００】
このように配置することによって、連続発振レーザ光の照射位置を基板の全面に移動させる必要がなく、同じ面積で基板上に散在する複数の領域に連続発振レーザを照射する場合と比較して、結晶化に要する時間を短縮することが可能となる。
【０１０１】
このように、連続発振レーザ光の照射位置は、基板上に局在していることが好ましい。また、連続発振レーザ光あるいは基板の移動は単純であることが好ましく、連続発振レーザ光の照射領域は、長方形であることが好ましい。つまり、連続発振レーザ光の照射領域は、長方形で表される数個（好ましくは１〜１０個）の領域であることが好ましい。
【０１０２】
実施の形態２では、高速動作が要求されるＣＰＵ１１４を含むシステムを含む第１の領域１０３に、高移動度ＴＦＴ作製プロセスを用いることによって、装置全体の高速動作を達成した半導体装置を実現した。また、第１の領域の基板に占める割合を減らすことによって、連続発振レーザを用いた結晶化プロセスを用いているにもかかわらず、高スループットを実現した。
【０１０３】
なお、実施の形態２では、ＣＰＵ１１４、第１の制御回路１１２、第２の制御回路１１３、第１のメモリ１１５、第２のメモリ１１６および信号線駆動回路１１７を含む領域に高移動度のＴＦＴを作製するプロセスを適用したが、回路ブロックの構成によっては、同じ周波数で動作する場合であっても、ＴＦＴに要求される特性が異なってくる。
【０１０４】
例えば、特にＣＰＵ１１４、第１の制御回路１１２、第１のメモリ１１５を構成するＴＦＴに特に高特性が要求される場合には、それらを含む領域のみに高移動度のＴＦＴを作製するプロセスを適用することも有効である。
【０１０５】
そのような場合においても、連続発振レーザによる活性層の結晶化時間が短縮されるように、ＣＰＵ１１４、第１の制御回路１１２、第１のメモリ１１５の配置方法を工夫することが好ましい。そのような例を、図２２に示す。
【０１０６】
もちろん、第１の領域だけでなく、走査線駆動回路を含む領域、あるいは画素を含む領域に高移動度のＴＦＴを作製するプロセスを適用しても構わない。特に、全てのＴＦＴを含む領域に対して高移動度のＴＦＴを作製するプロセスを適用する場合であっても、基板全体に対して適用する場合と比較してスループットは上昇するため好ましい。
【０１０７】
なお、本実施の形態では、ＣＰＵやメモリといった大まかな回路ブロックに分割をしているが、本発明はこれに限らない。回路ブロックとして、レジスタや分周回路といったより小さな回路構成を扱っても良い。そして、そのような小さなブロックに対して連続発振レーザを用いた結晶化プロセスの適用を選択しても良い。
【０１０８】
また、ＣＰＵやメモリといった大きな回路ブロックに対して、連続発振レーザを用いた結晶化プロセスを適用する場合には、必ずしもその全面に適用する必要はない。回路ブロック内で相対的に動作周波数の高い領域のみに選択的に適用することも可能である。
【０１０９】
以下に本発明の実施例を示す。      
【実施例１】
【０１１０】
本実施例では、基板上の任意の領域にレーザ光の照射を行う方法について図６および図２０を用いて説明する。
【０１１１】
図６には、線状ビームを形成し、基板に照射する装置の概略が示されている。
【０１１２】
レーザ６０１から射出されたレーザ光は、ミラー６０２を経由して、凸レンズ６０３に入射する。ここで、レーザ６０１は連続発振またはパルス発振の固体レーザまたは気体レーザまたは金属レーザのいずれでもよい。本実施例では、連続発振ＹＡＧレーザを用いる。レーザ６０１から発振されるレーザ光は非線形光学素子により高調波に変換してもよい。また、レーザ６０１とミラー６０２との間、またはミラー６０２と凸レンズ６０３との間にビームエキスパンダーを設置して長尺方向および短尺方向ともにそれぞれ所望の大きさに拡大してもよい。ビームエキスパンダーはレーザから射出されたレーザ光の形状が小さい場合に特に有効である。また、ミラーは設置しなくても良いし、複数設置してもよい。
【０１１３】
レーザ光は凸レンズ６０３に対して斜めに入射させる。このようにすることで、非点収差などの収差により焦点位置がずれ、照射面またはその近傍において線状ビーム６０６を形成することができる。なお、凸レンズ６０３は合成石英ガラス製とすれば、高い透過率が得られるので望ましい。また、凸レンズは球面収差を補正した非球面レンズとするのが望ましい。非球面レンズを用いれば、集光性がよくなり、アスペクト比の向上やエネルギー密度の分布が向上する。
【０１１４】
なお、ここでいう「線状」は、厳密な意味で「線」を意味しているのではなく、アスペクト比の大きい長方形もしくは長楕円形を意味する。例えば、アスペクト比が２以上（好ましくは１０〜１００００）のもの指す。なお、線状とするのは被照射体に対して十分なアニールを行うためのエネルギー密度を確保するためである。なお、線状ビームとは厳密に線状である必要はない。
【０１１５】
そして、このようにして形成される線状ビーム６０６を照射しながら、例えば６０７で示す方向または６０８で示す方向に被照射体６０４に対して相対的に移動することで、被照射体６０４において所望の領域または全面を照射することができる。
【０１１６】
そして、このようにして形成される線状ビームを照射しながら、例えば６０７で示す方向または６０８で示す方向に被照射体６０４に対して相対的に移動することで、被照射体６０４において所望の領域に照射することができる。レーザを基盤に照射ときの様子を図２０に示す。レーザ照射領域６０９上に描かれた矢印は、照射レーザの軌跡を表す。
【０１１７】
なお、レーザを生成する光学系は他の公知のものでもよい。
【実施例２】
【０１１８】
本実施例では、本発明の半導体装置において、高移動度ＴＦＴの作製プロセスに用いられる、連続発振レーザを用いた半導体膜の結晶化の方法について述べる。
【０１１９】
ガラス基板上に下地膜として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成した。続いて、前記下地膜上に半導体膜として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた後、レーザアニール法により半導体膜の結晶化を行った。
【０１２０】
レーザアニ-ル法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用いた。レーザ光を光学系により所定の形状のビームとして、基板表面上に形成した半導体膜を照射した。
【０１２１】
また、レーザ光を基板表面上に形成した半導体膜に照射する際に用いる光学系としては、実施例１で説明した光学系（図６参照）を用いた。
【０１２２】
本実施例では、凸レンズに対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成し、ガラス基板１０５を５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜の結晶化を行った。
【０１２３】
また、楕円状ビームの相対的な走査方向は、楕円状ビームの長軸に垂直な方向とした。
【０１２４】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した結果を図７に示す。なお、セコエッチングにおけるセコ液はＨＦ：Ｈ2Ｏ＝２：１に添加剤としてＫ2Ｃｒ2Ｏ7を用いて作製されるものである。図７は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものである。レーザ光の走査方向に平行に大粒径の結晶粒が形成されている様子がわかる。つまり、レーザ光の走査方向に対して延在するように結晶成長がなされる。
【０１２５】
このように、本実施例の手法を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されている。そのため、前記半導体膜を半導体活性層として用いてＴＦＴを作製すると、前記ＴＦＴのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒の内部は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０１２６】
さらに、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値（ＴＦＴがオン状態にある時に流れるドレイン電流値）、オフ電流値（ＴＦＴがオフ状態にある時に流れるドレイン電流値）、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１２７】
なお、半導体膜の広い範囲に楕円状ビーム６０６を照射するため、楕円状ビーム６０６をその長軸に垂直な方向に走査して半導体膜に照射する動作（以下、スキャンと表記する）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム６０６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０１２８】
楕円状ビーム６０６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図７に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム６０６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図７に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム６０６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０１２９】
このとき、オーバーラップ率ＲO.L［％］を式（１）で定義する。
【０１３０】
ＲO.L＝（１−ｄ／Ｄ）×１００・・・式（１）
【０１３１】
本実施例では、オーバーラップ率ＲO.Lを０［％］とした。
【実施例３】
【０１３２】
本実施例では、本発明の半導体装置において、高移動度ＴＦＴの作製プロセスに用いられる、連続発振レーザを用いた半導体膜の結晶化の方法について、実施例２とは異なる例を示す。
【０１３３】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施例２と同様である。その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。続いて、レーザアニール法により、半導体膜の結晶性の向上を行った。
【０１３４】
レーザアニール法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用い、図６で示した光学系における凸レンズ１０３に対するレーザ光の入射角φを約２０°として、２００μｍ×５０μｍの楕円状ビームを形成した。ガラス基板１０５を５０ｃｍ／ｓの速度で移動させながら、前記楕円状ビームを照射して、半導体膜の結晶性の向上を行った。
【０１３５】
なお、楕円状ビーム６０６の相対的な走査方向は、楕円状ビーム６０６の長軸に垂直な方向とした。
【０１３６】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した。その結果を図８に示す。図８は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものであり、走査方向に対して延在して大粒径の結晶粒が形成されている様子がわかる。
【０１３７】
このように、本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０１３８】
さらに、形成された結晶粒が一方向に揃っている。そのため、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値、オフ電流値、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１３９】
なお、半導体膜の広い範囲に楕円状ビーム６０６を照射するため、楕円状ビーム６０６をその長軸に垂直な方向に走査して半導体膜に照射する動作（スキャン）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム６０６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０１４０】
楕円状ビーム６０６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図８に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム６０６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図８に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム６０６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０１４１】
このとき、式（１）と同様に、オーバーラップ率ＲO.L［％］を定義する。本実施例では、オーバーラップ率ＲO.Lを０［％］とした。
【０１４２】
また、上記結晶化の手法によって得られた半導体膜（図中、Improved CG−Siliconと表記）のラマン散乱分光の結果を図９に太線で示す。ここで、比較のため、単結晶シリコン（図中、ref.(100)Si Waferと表記）のラマン散乱分光の結果を細線で示した。また、非晶質珪素膜を形成後、熱処理を行って半導体膜が含有する水素を放出させた後、パルス発振のエキシマレーザを用い結晶化を行った半導体膜（図中、excimer laser annealingと表記）のラマン散乱分光の結果を図９に点線で示した。
【０１４３】
本実施例の手法によって得られた半導体膜のラマンシフトは、５１７．３ｃｍ-1のピークを有する。また、半値幅は、４．９６ｃｍ-1である。一方、単結晶シリコンのラマンシフトは、５２０．７ｃｍ-1のピークを有する。また、半値幅は、４．４４ｃｍ-1である。パルス発振のエキシマレーザを用い結晶化を行った半導体膜のラマンシフトは、５１６．３ｃｍ-1である。また、半値幅は、６．１６ｃｍ-1である。
【０１４４】
図９の結果により、本実施例に示した結晶化の手法によって得られた半導体膜の結晶性が、パルス発振のエキシマレーザを用い結晶化を行った半導体膜の結晶性と比べて、単結晶シリコンに近いことがわかる。
【実施例４】
【０１４５】
本実施例では、実施例２に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図６、図１０および図１１を用いて説明する。
【０１４６】
本実施例では基板２０として、ガラス基板を用い、ガラス基板上に下地膜２１として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）１００ｎｍを積層した。次いで、下地膜２１上に半導体膜２２として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた。（図１０（Ａ））
【０１４７】
その後、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図６で示した光学系における凸レンズ６０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、５０ｃｍ／ｓの速度で相対的に走査して、半導体膜２２に照射した。（図１０（Ｂ））
【０１４８】
そして、第１のドーピング処理を行う。これはしきい値を制御するためのチャネルドープである。材料ガスとしてＢ2Ｈ6を用い、ガス流量３０ｓｃｃｍ、電流密度０．０５μＡ、加速電圧６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2として行った。（図１０（Ｃ））
【０１４９】
続いて、パターニングを行って、半導体膜２４を所望の形状にエッチングした後、エッチングされた半導体膜を覆うゲート絶縁膜２７としてプラズマＣＶＤ法により膜厚１１５ｎｍの酸化窒化珪素膜を形成する。次いで、ゲート絶縁膜２７上に導電膜として膜厚３０ｎｍのＴａＮ膜２８と、膜厚３７０ｎｍのＷ膜２９を積層形成する。（図１０（Ｄ））
【０１５０】
フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ膜、ゲート絶縁膜をエッチングする。
【０１５１】
そして、レジストからなるマスクを除去し、新たにマスク３３を形成して第２のドーピング処理を行い、半導体膜にｎ型を付与する不純物元素を導入する。この場合、導電層３０、３１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域３４が形成される。本実施例では第２のド−ピング処理は、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施例では、材料ガスとしてフォスフィン（ＰＨ3）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を５×１０14／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１０（Ｅ））
【０１５２】
次いで、レジストからなるマスク３３を除去した後、新たにレジストからなるマスク３５を形成して第３のドーピング処理を行う。第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体膜に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域３６を形成する。導電層３０、３１を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域３６を形成する。本実施例では第３のド−ピング処理においても、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施例では、材料ガスとしてジボラン（Ｂ2Ｈ6）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を１×１０15／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１０（Ｆ））
【０１５３】
以上までの工程で、それぞれの半導体層に不純物領域３４、３６が形成される。
【０１５４】
次いで、レジストからなるマスク３５を除去して、プラズマＣＶＤ法により第１の層間絶縁膜３７として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２．８％、Ｏ＝６３．７％、Ｎ＝３．５％）を形成した。
【０１５５】
次いで、熱処理により、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。本実施例ではファーネスアニール炉を用いた熱アニール法により、窒素雰囲気中にて５５０度４時間の熱処理を行った。（図１０（Ｇ））
【０１５６】
次いで、第１の層間絶縁膜３７上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜３８を形成する。本実施例では、ＣＶＤ法により膜厚５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの酸化珪素膜を形成した。
【０１５７】
そして、熱処理を行うと水素化処理を行うことができる。本実施例では、ファーネスアニール炉を用い、４１０度で１時間、窒素雰囲気中にて熱処理を行った。
【０１５８】
続いて、各不純物領域とそれぞれ電気的に接続する配線３９を形成する。本実施例では、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜と、膜厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成した。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
（図１０（Ｈ））
【０１５９】
以上の様にして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型ＴＦＴ５２が形成された。
【０１６０】
これらの電気的特性を測定した結果を図１１に示す。ｎチャネル型ＴＦＴ５１の電気的特性を図１１（Ａ）に、ｐチャネル型ＴＦＴ５２の電気的特性を図１１（Ｂ）に示す。電気的特性の測定条件は、測定点をそれぞれ２点とし、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１１において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０１６１】
上述した方法で結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っているため、ＴＦＴのチャネル方向とレーザ光の走査方向とをおおむね平行とすることで、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、図１１に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、ｎチャネル型ＴＦＴにおいて５２４ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２０５ｃｍ2／Ｖｓとなることがわかる。
【０１６２】
本実施例に示した連続発振レーザを用いた半導体膜の活性化方法は、本発明における、高速動作が必要な回路ブロックを構成するＴＦＴに対して適用することができる。
特に、ＴＦＴのチャネル方向とレーザ光の走査方向とをおおむね平行（３０°以内）とすることで、単結晶シリコン基板に形成した場合とほぼ同等な動作特性を有する回路ブロックを実現することができる。
【実施例５】
【０１６３】
本実施例では、実施例３に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図６、図１２〜図１４、図１５を用いて説明する。
【０１６４】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施例４と同様である。なお、非晶質珪素膜は、１５０ｎｍの厚さで形成した。（図１２（Ａ））
【０１６５】
その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布して金属含有層４１を形成する。そして、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。こうして半導体膜４２を得た。（図１２（Ｂ））
【０１６６】
続いて、レーザアニール法により、半導体膜４２の結晶性の向上を行う。
【０１６７】
レーザアニール法の条件は、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図６で示した光学系における凸レンズ６０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、基板を２０ｃｍ／ｓまたは５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜４２の結晶性の向上を行った。こうして半導体膜４３を得た。（図１２（Ｃ））
【０１６８】
図１２（Ｃ）の半導体膜の結晶化の後の工程は、実施例５において示した図１０（Ｃ）〜図１０（Ｈ）の工程と同様である。こうして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型ＴＦＴ５２が形成された。これらの電気的特性を測定した。
【０１６９】
上記工程によって作製したＴＦＴの電気的特性を、図１３、図１４、図１５に示す。
【０１７０】
図１３（Ａ）及び図１３（Ｂ）に、図１２（Ｃ）のレーザアニール工程において、基板の速度を２０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１３（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１３（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。また、図１４（Ａ）及び図１４（Ｂ）に、図１２（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１４（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１４（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【０１７１】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１３、図１４において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０１７２】
本実施例に示した結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っており、レーザ光の相対的な走査方向に対して交差する方向に形成される粒界が少ないため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。
【０１７３】
そのため、図１３及び図１４に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図１３ではｎチャネル型ＴＦＴにおいて５１０ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２００ｃｍ2／Ｖｓ、また、図１４ではｎチャネル型ＴＦＴにおいて５９５ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて１９９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０１７４】
また、図１５に、図１２（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１５（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図１５（Ｂ）に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【０１７５】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝０．１Ｖ及び５Ｖとした。
【０１７６】
図１５に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図１５（Ａ）に示したｎチャネル型ＴＦＴにおいて６５７ｃｍ2／Ｖｓ、図１５（Ｂ）に示したｐチャネル型ＴＦＴにおいて２１９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０１７７】
本実施例に示した連続発振レーザを用いた半導体膜の活性化方法は、本発明における、高速動作が必要な回路ブロックを構成するＴＦＴに対して適用することができる。
特に、ＴＦＴのチャネル方向とレーザ光の走査方向とをおおむね平行（３０°以内）とすることで、単結晶シリコン基板に形成した場合とほぼ同等な動作特性を有する回路ブロックを実現することができる。
【実施例６】
【０１７８】
本実施例では複数の回路とアクティブマトリクス型液晶表示部が同一基板上に形成される半導体装置の作製工程について図３、図４を用いて説明する。
【０１７９】
図３及び図４に示した断面図は、第１の領域、第２の領域、第３の領域によって構成されている。
第１の領域は特に高速動作を要求する回路ブロック（例えば、ＣＰＵ、信号線駆動回路等）であり、本発明において連続発振レーザを用いた半導体膜の結晶化の方法を行う領域である。また、第２の領域はそれ以外の回路ブロック（例えば、走査線駆動回路）、第３の領域は画素領域を示す。
【０１８０】
なお、図３及び図４では、回路ブロックを代表してＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを、画素領域を代表して、Ｎチャネル型ＴＦＴ（画素ＴＦＴ）と、保持容量を示す。
【０１８１】
基板５０００は、石英基板、シリコン基板、金属、基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板５０００を用いた。
【０１８２】
次いで、基板５０００上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜５００１を形成する。本実施例の下地膜５００１は２層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。
【０１８３】
本実施例では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２００[nm](好ましくは５０〜１００[nm])の厚さに形成する。本実施例では、窒化酸化珪素膜５００１ａを５０[nm]の厚さに形成した。次いで下地膜５００１の２層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ｂを５０〜２００[nm](好ましくは１００〜１５０[nm])の厚さに形成する。本実施例では、酸化窒化珪素膜５００１ｂを１００[nm]の厚さに形成した。
【０１８４】
続いて、下地膜５００１上に半導体層５００２〜５００６、６００２、６００３を形成する。半導体層５００２〜５００５、６００２、６００３は公知の手段(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等)により２５〜８０[nm](好ましくは３０〜６０[nm])の厚さで半導体膜を成膜する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い      
次いで、第２の領域と第３の領域、あるいは基板全域の前記半導体膜に対して第１の結晶化を行う。第１の結晶化法としては、公知の結晶化法(レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等)を用いることができる。
【０１８５】
本実施例では、プラズマＣＶＤ法を用いて、膜厚５５[nm]の非晶質珪素膜を成膜した。そして、第１の結晶化法として、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(５００[℃]、１時間)を行った後、熱結晶化(５５０[℃]、４時間)を行って第１の結晶質珪素膜を形成した。
【０１８６】
なおレーザ結晶化法で第１の結晶質半導体膜を作製する場合には、第２の領域と第３の領域のみを選択的に行っても良いし、基板全域の前記半導体膜に対して結晶化を行ってもよい。レーザは、パルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、１[μm]前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
【０１８７】
結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００[Hz]とし、レーザーエネルギー密度を１００〜７００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００[Hz]とし、レーザーエネルギー密度を３００〜１０００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm](好ましくは幅４００[μm])で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(オーバーラップ率)を５０〜９８[％]として行っても良い。
【０１８８】
次いで、第１の領域の半導体膜に対して第２の結晶化を行う。第２の結晶化法には、連続発振レーザを用いた結晶化を行う。連続発振レーザを用いた結晶化の方法としては、実施例２、３に示した方法を用いることができる。こうして第２の結晶質珪素を得る。
【０１８９】
このような半導体膜の結晶化工程によって、高速動作が要求される回路ロジックを含む第１の領域には、第１の結晶性珪素膜が、他の領域には第２の結晶性珪素膜が、それぞれ形成される。
【０１９０】
第１の結晶性珪素膜は、レーザ光の相対的な走査方向に延在して、大粒径の結晶粒が形成されているため、第１の結晶性珪素膜を活性層として有するＴＦＴは、高い電気的特性を有する。
特に、チャネル方向がレーザ光の相対的な走査方向とおおむね平行に形成されている場合には、キャリアが結晶粒界を横切る回数を極端に減らすことができるため、単結晶シリコン上に形成されたトランジスタと同程度の電気特性を実現することも可能である。
【０１９１】
一方、連続発振レーザはビーム幅が狭い（５０〜５００μｍ）ため、広い領域にこの結晶化プロセスを適用するのはスループットの観点から不利である。本発明では、連続発振レーザを用いた結晶化を基板上の限られた領域に限定することでスループットの向上を図っている。
【０１９２】
次に、フォトリソグラフィ法を用いたパターニング処理によって半導体層５００２〜  ５００５、６００２，６００３を形成した。
【０１９３】
本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００[nm]の非晶質珪素膜を形成し、加熱処理(ＲＴＡ法やファーネスアニール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記第１の結晶質珪素膜中の金属元素の含有量を低減または除去することができる。
【０１９４】
なお半導体層５００２〜５００５、６００２、６００３を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
【０１９５】
次いで、半導体層５００２〜５００５、６００２、６００３を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０[nm]として珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜５００６としてプラズマＣＶＤ法により酸化窒化珪素膜を１１０[nm]の厚さに形成した。勿論、ゲート絶縁膜５００６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１９６】
なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波(１３．５６[MHz])電力密度０．５〜０．８[W/cm2]で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００[℃]の熱アニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる。
【０１９７】
次いで、ゲート絶縁膜５００６上に膜厚２０〜１００[nm]の第１の導電膜５００７と、膜厚１００〜４００[n]mの第２の導電膜５００８とを積層形成する。本実施例では、膜厚３０[nm]のＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０[nm]のＷ膜からなる第２の導電膜５００８を積層形成した。
【０１９８】
本実施例では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第２の導電膜５００８であるＷ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することもできる。
【０１９９】
なお本実施例では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定されない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【０２００】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。(図３(Ｂ))      
本実施例では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０[sccm]とし、１．０[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも１５０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件によりＷ膜をエッチングして第１の導電層５００７の端部をテーパー形状とした。
【０２０１】
続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０[sccm]とし、１．０[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側(試料ステージ)にも２０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも同程度にエッチングを行った。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。
【０２０２】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層５００７及び第２の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５０１４、６０１０、６０１１を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１４、６０１０、６０１１で覆われない領域が２０〜５０nm程度エッチングされたため、膜厚が薄くなった領域が形成された。
【０２０３】
次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行う。（図３(Ｃ)）第２のエッチング処理では、エッチングガスにＳＦ6とＣｌ2とＯ2を用い、それぞれのガス流量比を２４：１２：２４(ｓｃｃｍ)とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ(13.56MHz)電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側(試料ステージ)にも１０WのＲＦ(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層５０１５〜５０１９、６０１５、６０１６を形成した。このとき、第１の導電層５０１５ａ〜５０１８ａ、６０１５ａ、６０１６ａは、ほとんどエッチングされない。
【０２０４】
そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行い、半導体層５００２〜５００５、６００２、６００３にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を４０〜８０[keV]として行う。本実施例ではドーズ量を５．０×１０13[atoms/cm2]とし、加速電圧を５０[keV]として行った。
Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン(Ｐ)又は砒素(Ａｓ)が用いられるが、本実施例ではリン(Ｐ)を用いた。この場合、第２の形状の導電層５０１５〜５０１９、６０１５、６０１６がＮ型を付与する不純物元素に対するマスクとなって、自己整合的に第１の不純物領域(Ｎ--領域)５０２０〜５０２３、６０２０、６０２１を形成した。そして第１の不純物領域５０２０〜５０２３、６０２０、６０２１には１×１０18〜１×１０20[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素が添加された。
【０２０５】
続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜３×１０15[atoms/cm2]とし、加速電圧を６０〜１２０[keV]として行う。本実施例では、ドーズ量を３．０×１０15[atoms/cm2]とし、加速電圧を６５[keV]として行った。第２のドーピング処理は第２の導電層５０１５ｂ〜５０１８ｂ、６０１５ｂ、６０１６ｂを不純物元素に対するマスクとして用い、第１の導電層５０１５ａ〜５０１８ａ、６０１５ａ、６０１６ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。続いて、第２のドーピング処理より加速電圧を下げて第３のドーピング処理を行って図３（Ｄ）の状態を得る。イオンドープ法の条件はドーズ量を１×１０15〜１×１０17[atoms/cm2]とし、加速電圧を５０〜１００ｋｅＶとして行う。
【０２０６】
上記の第２のドーピング処理及び第３のドーピング処理を行った結果、第１の導電層と重なる第２の不純物領域(Ｎ−領域、Lov領域)５０２６、６０２６には１×１０18〜５×１０19[atoms/cm3]の濃度範囲でN型を付与する不純物元素を添加された。また第３の不純物領域(Ｎ＋領域)５０２５、５０２８、６０２５には１×１０19〜５×１０21[atoms/cm3]の濃度範囲でN型を付与する不純物元素を添加された。また、第１、第２のドーピング処理を行った後、半導体層５００２〜５００５、６００２、６００３において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施例では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域５０２７、５０３０、６０２７とよぶ。また前記第１のドーピング処理により形成された第１の不純物領域(Ｎ--領域)５０２０〜５０２３、６０２０、６０２１のうち、第２のドーピング処理においてレジスト５０２４で覆われていた領域が存在するが、本実施例では、引き続き第１の不純物領域(Ｎ--領域、LDD領域)５０２９とよぶ。
【０２０７】
なお本実施例では、第２のドーピング処理のみにより、第２の不純物領域(Ｎ−領域)５０２６、６０２６及び第３の不純物領域(Ｎ＋領域)５０２５、５０２８、６０２５を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０２０８】
次いで図４(Ａ)に示すように、レジストからなるマスク５０２４を除去した後、新たにレジストからなるマスク５０３１を形成する。その後、第４のドーピング処理を行う。第４のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１の導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域(Ｐ＋領域)５０３２、５０３４、６０３２及び第５の不純物領域(Ｐ−領域)５０３３、５０３５、６０３３を形成する。
【０２０９】
第４のドーピング処理では、第２の導電層５０１６ｂ、５０１８ｂを不純物元素に対するマスクとして用いる。こうして、Ｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域(Ｐ＋領域)５０３２、５０３４、６０３２及び第５の不純物領域(Ｐ−領域)５０３３、５０３５、６０３３を形成する。
【０２１０】
本実施例では、第４の不純物領域５０３２、５０３４、６０３２及び第５の不純物領域５０３３、５０３５、６０３３はジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を１×１０16[atoms/cm2]とし、加速電圧を８０[keV]とした。
【０２１１】
なお、第４のドーピング処理の際には、Ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３１によって覆われている。
【０２１２】
ここで、第１及び２のドーピング処理によって、第４の不純物領域(Ｐ＋領域)５０３２、５０３４、６０３２及び第５の不純物領域(Ｐ−領域)５０３３、５０３５、６０３３にはそれぞれ異なる濃度でリンが添加されている。しかし、第４の不純物領域(Ｐ＋領域)５０３２、５０３４、６０３２及び第５の不純物領域(Ｐ−領域)５０３３、５０３５、６０３３のいずれの領域においても、第４のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０19〜５×１０21[atoms/cm3]となるようにドーピング処理される。こうして、第４の不純物領域(Ｐ＋領域)５０３２、５０３４、６０３２及び第５の不純物領域(Ｐ−領域)５０３３、５０３５、６０３３は、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域として問題なく機能する。
【０２１３】
なお本実施例では、第４のドーピング処理のみにより、第４の不純物領域(Ｐ＋領域)５０３２、５０３４、６０３２及び第５の不純物領域(Ｐ−領域)５０３３、５０３５、６０３３を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０２１４】
次いで図４(Ｂ)に示すように、レジストからなるマスク５０３１を除去して第１の層間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００[nm]として珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００[nm]の酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０２１５】
次いで、図４(Ｃ)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]で行えばよく、本実施例では４１０[℃]、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【０２１６】
また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ、６０１５ａ、６０１６ａ及び、第２の導電層５０１５ｂ〜５０１９ｂ、６０１５ｂ、６０１６ｂを構成する材料が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
【０２１７】
上記の様に、第１の層間絶縁膜５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半導体層のダングリングボンドが終端される。
【０２１８】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０２１９】
ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、３〜１００[％]の水素を含む雰囲気中において、３００〜４５０[℃]で１〜１２時間の加熱処理を行う手段でも良い。
【０２２０】
次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。
また、アクリル膜と酸化窒化珪素膜の積層構造を用いても良い。
【０２２１】
本実施例では、膜厚１.６[μm]のアクリル膜を形成した。第２の層間絶縁膜５０３７によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０２２２】
次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６、およびゲート絶縁膜５００６をエッチングし、第３の不純物領域５０２５、５０２８、６０２５第４の不純物領域５０３２、５０３４、６０３２に達するコンタクトホールを形成する。
【０２２３】
続いて、各不純物領域とそれぞれ電気的に接続する配線５０３８〜５０４１、６０３８、６０３９および画素電極５０４２を形成する。なお、これらの配線は、膜厚５０[nm]のＴｉ膜と、膜厚５００[nm]の合金膜（ＡｌとＴｉの合金膜）との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でも良いし、三層以上の積層構造にしても良い。また、配線材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌ膜やＣｕ膜を形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成しても良いが、反射性に優れた材料を用いることが望ましい。
【０２２４】
続いて、画素電極５０４２を少なくとも含む部分上に配向膜５０４３を形成しラビング処理を行う。なお、本実施例では配向膜５０４３を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ５０４５を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０２２５】
次いで、対向基板５０４６を用意する。対向基板５０４６上に着色層（カラーフィルタ）５０４７〜５０４９、平坦化膜５０５０を形成する。このとき、第１の着色層５０４７と第２の着色層５０４８とを重ねて、遮光部を形成する。また、第１の着色層５０４７と第３の着色層５０４９とを一部重ねて、遮光部を形成してもよいし、第２の着色層５０４８と第３の着色層５０４９とを一部重ねて、遮光部を形成しても良い。
【０２２６】
このように、新たに遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって工程数の低減を可能とした。
【０２２７】
次いで、平坦化膜５０５０上に透明導電膜からなる対向電極５０５１を少なくとも画素領域に形成し、対向基板の全面に配向膜５０５２を形成し、ラビング処理を施した。
【０２２８】
そして、画素領域と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５０４４で貼り合わせる。シール材５０４４にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０５３を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０５３には公知の液晶材料を用いれば良い。このようにして図４（Ｄ）に示す液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、偏光板およびＦＰＣ（図示せず）を貼りつけた。
【０２２９】
このように、高速動作を必要とする領域とそうでない領域とで、半導体膜の活性化プロセスを異ならせることにより、装置全体として高速動作を有する半導体装置を、スループットの高い作製工程で作製することが可能となる。
【０２３０】
また特に、第１の領域（高速動作を必要とする回路ブロックを有する領域）においては、連続発振レーザを用いた結晶化を行うことにより、大粒径の結晶粒が形成された半導体膜を有するＴＦＴが作製され、高速動作が可能な回路ブロックを実現している。
【０２３１】
なお、本実施例で作製するＴＦＴは、ボトムゲート構造もしくはデュアルゲート構造としてもよい。
【実施例７】
【０２３２】
本実施例では、薄膜トランジスタで構成される回路ブロックと、ＥＬ表示部とが同一基板上に形成された基板の作製工程について説明する。
【０２３３】
なお、図５（Ａ）までの工程は、実施例６において、図３（Ａ）〜（Ｄ）、図４（Ａ）に示した工程と同様である。
【０２３４】
図３及び図４と同じ部分は同じ符号を用いて示し、説明は省略する。
【０２３５】
図５（Ａ）に示すように、第１の層間絶縁膜５１０１を形成する。この第１の層間絶縁膜５１０１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００nmの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５１０１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０２３６】
次いで、図５（Ｂ）に示すように、加熱処理（熱処理）を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０２３７】
また、第１の層間絶縁膜５１０１を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂが熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５１０１（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行うことが好ましい。
【０２３８】
上記の様に、第１の層間絶縁膜５１０１（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行なうことができる。水素化の工程では、第１の層間絶縁膜５００１に含まれる水素により半導体層のダングリングボンドが終端される。
【０２３９】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０２４０】
ここで、第１の層間絶縁膜５１０１の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段（プラズマ水素化）や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【０２４１】
以上の工程により、画素の下部領域にＮチャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ回路を形成することができる。
【０２４２】
次いで、第１の層間絶縁膜５１０１上に、第２の層間絶縁膜５１０２を形成する。第２の層間絶縁膜５１０２としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Spin On Glass）法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５１０２として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。また、アクリル膜と、スパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。
【０２４３】
次いで、ドライエッチングまたはウエットエッチングを用い、第１の層間絶縁膜５１０１、第２の層間絶縁膜５１０２及びゲート絶縁膜５００６をエッチングし、回路ブロックを構成する各ＴＦＴの不純物領域（第３の不純物領域（Ｎ+）
及び第４の不純物領域（Ｐ+））に達するコンタクトホールを形成する。
【０２４４】
次いで、各不純物領域とそれぞれ電気的に接続される配線５１０３〜５１０９、６１０３、６１０４を形成する。なお本実施例では、配線５１０３〜５１０９、６１０３、６１０４は、膜厚１００nmのＴｉ膜と、膜厚３５０nmのＡｌ膜と、膜厚１００nmのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。
【０２４５】
もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【０２４６】
次いで図５（Ｃ）に示すように、第３の層間絶縁膜５１１０を形成する。第３の層間絶縁膜５１１０としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Spin On Glass）法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。また、アクリル膜と、スパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。
【０２４７】
第３の層間絶縁膜５１１０によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第３の層間絶縁膜５１１０は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０２４８】
次いで、ドライエッチングまたはウエットエッチングを用い、第３の層間絶縁膜５１１０に、配線５１０８に達するコンタクトホールを形成する。
【０２４９】
次いで、導電膜をパターニングして画素電極５１１１を形成する。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。画素電極５１１１がＥＬ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
【０２５０】
画素電極５１１１は、第３の層間絶縁膜５１１０に形成されたコンタクトホールによって、配線５１０８と電気的な接続がとられる。こうして、画素電極５１１１は、駆動回路を構成するＴＦＴのソース領域またはドレイン領域の一方と、電気的に接続される。
【０２５１】
次いで図５（Ｄ）に示すように、各画素間のＥＬ層を塗り分けるために、土手５１１２を形成する。土手５１１２としては、無機絶縁膜や有機絶縁膜を用いて形成する。無機絶縁膜としては、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０２５２】
ここで、土手５１１２を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。土手５１１２の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２５３】
第３の層間絶縁膜５１１０と土手５１１２の組み合わせの例を以下に挙げる。
【０２５４】
第３の層間絶縁膜５１１０として、アクリルと、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜の積層膜を用い、土手５１１２として、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜を用いる組み合わせがある。第３の層間絶縁膜５１１０として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、土手５１１２としてもプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した酸化珪素膜を用い、土手５１１２としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、アクリルを用い、土手５１１２としてもアクリルを用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、土手５１１２としてアクリルを用いる組み合わせがある。
【０２５５】
土手５１１２中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12Ωｍ（好ましくは、１×１０8〜１×１０10Ωｍ）となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
【０２５６】
次いで、土手５１１２に囲まれた、露出している画素電極５０３８上に、ＥＬ層５１１３を形成する。
【０２５７】
ＥＬ層５１１３としては、公知の有機発光材料や無機発光材料を用いることができる。
【０２５８】
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μｍ以下の有機発光材料を示すものとする。
【０２５９】
ＥＬ層５１１３は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陰極上に電子輸送層／発光層／正孔輸送層／正孔注入層、または電子注入層／電子輸送層／発光層／正孔輸送層／正孔注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。但し発光する前の電荷励起状態はトリプレットであってもシングレットであっても良い。
【０２６０】
また、本明細書中において、発光素子とは、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示す。
【０２６１】
本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５１１３を形成している。具体的には、発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設け、その上に、正孔注入層として２０nm厚の銅フタロシアニン（ＣｕＰｃ）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２６２】
なお、図５（Ｄ）では一画素しか図示していないが、複数の色、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層５１１３を作り分ける構成とすることができる。
【０２６３】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０nmのポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設け、その上に、発光層として１００nm程度のポリフェニレンビニレン（ＰＰＶ）やＰＰＶの誘導体膜を設けた積層構造によってＥＬ層５１１３を構成しても良い。なお、π共役系高分子であるＰＰＶやＰＰＶの誘導体を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
【０２６４】
なお、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
【０２６５】
例えば、電子輸送層を構成する材料（以下、電子輸送材料と表記する）と、発光層を構成する材料（以下、発光材料と表記する）とによって構成される混合層を、電子輸送層と発光層との間に有する構造のＥＬ層５１１３であってもよい。
【０２６６】
次に、ＥＬ層５１１３の上には、透明導電膜からなる画素電極５１１４を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物（ＩＴＯ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極５１１４がＥＬ素子の陽極に相当する。
【０２６７】
画素電極５１１４まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画素電極（陰極）５１１１、ＥＬ層５１１３及び画素電極（陽極）５１１４で形成されたダイオードを指す。
【０２６８】
ＥＬ素子を完全に覆うようにして保護膜（パッシベーション膜）５１１５を設けることは有効である。保護膜５１１５としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
【０２６９】
なお本実施例のように、ＥＬ素子が発した光が画素電極５１１４側から放射される場合、保護膜５１１５としては、光を透過する膜を用いる必要がある。
【０２７０】
なお、土手５１１２を形成した後、保護膜５１１５を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２７１】
なお、実際には図５（Ｄ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）等のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０２７２】
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【０２７３】
なお、本実施例で作製するＴＦＴは、ボトムゲート構造もしくは、チャネル領域の上下に絶縁膜を介して配置された２つのゲート電極を有するデュアルゲート構造としてもよい。
【実施例８】
【０２７４】
本実施例では、本発明の半導体装置の一例を、図１６を用いて説明する。
【０２７５】
図１６において、半導体装置は、画素領域１６００、走査線駆動回路１６０１、信号線駆動回路１６０２、ＶＲＡＭ１６０３、ＣＰＵ１６０４、メモリ１６０５及びインターフェース回路１６０６が、絶縁表面を有する基板上に一体形成されてなる。
【０２７６】
図１６に示した半導体装置の動作について説明する。画像データや外部装置の制御信号は、インターフェース回路１６０６及びシステムバス１６０７を介して、ＣＰＵ１６０４と外部装置との間で通信される。外部装置として、キーボードやＲＯＭなどが挙げられる。ＣＰＵ１６０４は処理中の画像データやロジック回路の制御信号をメモリ１６０５に一時的に格納し、処理された画像データはＶＲＡＭ１６０３に格納される。ＶＲＡＭ１６０３に格納された画像データは、信号線駆動回路１６０２および走査線駆動回路１６０１により、画素領域１６００に表示される。
【０２７７】
なお、ＶＲＡＭとは、画像データを保存するためのメモリであり、ＳＲＡＭやＤＲＡＭといった揮発性メモリによって構成される。また、メモリ１６０５にも、ＳＲＡＭやＤＲＡＭといった揮発性メモリが用いられる。インターフェース回路は、外部装置から入力された信号を一時的に保存したり、内部で用いられるフォーマットに変換したり、他の制御を行ったりする回路である。
【０２７８】
本実施例では、領域１に含まれる回路ブロックは特に高速動作が要求されるため、例えば実施例３乃至６に示すような、連続発振レーザを用いた半導体膜の結晶化工程を用いた高移動度のＴＦＴ作製プロセスを適用する。
【０２７９】
領域１に高移動度のＴＦＴ作製プロセスを適用することによって、領域１に含まれる回路ブロックは高速動作を実現する。
【０２８０】
メモリとしてＳＲＡＭを用いる場合には、読み出しサイクルとして２００ｎｓｅｃ、ＤＲＡＭを用いる場合には、読み出しサイクルとして１μｓｅｃ以下が実現される。
【０２８１】
また、ＣＰＵの動作周波数は５ＭＨｚ以上が実現される。
【０２８２】
なお、本実施例では、領域１に高移動度ＴＦＴ作製プロセスを適用したが、本発明はこれに限らない。実施者は、半導体装置の用途に応じて、任意の領域に高移動度のＴＦＴ作製プロセスを適用すればよい。
【０２８３】
なお、その場合には、高移動度のＴＦＴ作製プロセスを適用する面積の基板１６０８全体の面積に占める割合は５０％以下（好ましくは３０％以下）であることが好ましい。かつ、領域１はなるべく少数（好ましくは１０個以下）の長方形領域で形成されることが好ましい。
【０２８４】
本実施例は、実施例１乃至７と組み合わせて用いることが可能である。    
【実施例９】
【０２８５】
本実施例では、本発明の半導体装置の一例を、図１７を用いて説明する。
【０２８６】
図１７において、半導体装置は、画素領域１７００、走査線駆動回路１７０１、信号線駆動回路１７０２、フレームメモリ１７０３、タイミング生成回路１７０５、フォーマット変換部１７０４が絶縁表面を有する基板上に一体形成されてなる。
【０２８７】
本実施例の構成を以下に説明する。
【０２８８】
タイミング生成回路１７０５で、走査線駆動回路１７０１及び信号線駆動回路１７０２の動作タイミングを決めるクロック信号を生成する。フォーマット変換部１７０４で、外部装置からＦＰＣ１７０６を介して入力される圧縮符号化された信号の伸長復号、画像の補間やリサイズなどの画像処理が行われる。フォーマット変換された画像データは、フレームメモリ１７０３に格納される。そして、フレームメモリ１７０３に格納された画像データは、走査線駆動回路１７０１および信号線駆動回路１７０２により画素１７００に表示される。
【０２８９】
本実施例では、領域１に含まれる回路ブロックは特に高速動作が要求されるため、例えば実施例３乃至６に示すような、連続発振レーザを用いた半導体膜の結晶化工程を用いた高移動度のＴＦＴ作製プロセスを適用する。
【０２９０】
フレームメモリとしてＳＲＡＭを用いる場合には、読み出しサイクルとして２００ｎｓｅｃ、ＤＲＡＭを用いる場合には、読み出しサイクルとして１μｓｅｃ以下が実現される。
【０２９１】
本実施例において、領域１に含まれるロジック回路の駆動周波数は５ＭＨｚ以上である。
【０２９２】
なお、本実施例では、領域１に高移動度ＴＦＴ作製プロセスを適用したが、本発明はこれに限らない。実施者は、半導体装置の用途に応じて、任意の領域に高移動度のＴＦＴ作製プロセスを適用すればよい。
【０２９３】
なお、その場合には、高移動度のＴＦＴ作製プロセスを適用する面積の基板１６０８全体の面積に占める割合は５０％以下（好ましくは３０％以下）であることが好ましい。かつ、領域２はなるべく少数（好ましくは１０個以下）の長方形領域で形成されることが好ましい。
【０２９４】
本実施例は、実施例１乃至７と組み合わせて用いることが可能である。
【実施例１０】
【０２９５】
本実施例では、本発明の半導体装置の一例を、図１８を用いて説明する。
【０２９６】
図１８において、半導体装置は、画素領域１８００、走査線駆動回路１８０１、信号線駆動回路１８０２、ＶＲＡＭ１８０３、マスクＲＯＭ１８０４、演算処理回路１８０５、画像処理回路１８０６、メモリ１８０７、インターフェース回路１８０８が、絶縁表面を有する基板上に一体形成されてなる。
【０２９７】
本実施例の構成を以下に示す。
【０２９８】
インターフェース回路１８０８およびシステムバス１８０９を介して、外部装置との間で制御信号が通信される。外部装置としてキーボード等が挙げられる。マスクＲＯＭ１８０４には、プログラムデータや画像データが格納されている。マスクＲＯＭに格納されているデータは、ＣＰＵ１８０５によって、メモリ１８０７との間で随時読み書きしながら処理される。画像データは画像処理回路１８０６でリサイズ等の処理が施され、ＶＲＡＭ１８０３に格納される。ＶＲＡＭ１８０３に格納されたデータは、走査線駆動回路１８０１及び信号線駆動回路１８０２により、画素領域１８００に表示される。
【０２９９】
メモリやＶＲＡＭとして、ＳＲＡＭやＤＲＡＭが用いられる。
【０３００】
本実施例において、画像処理回路の動作周波数は５ＭＨｚ以上である。また、ＣＰＵの動作周波数は５ＭＨｚ以上である。
【０３０１】
本実施例では、領域１に含まれる回路ブロックは特に高速動作が要求されるため、例えば実施例３乃至６に示すような、連続発振レーザを用いた半導体膜の結晶化工程を用いた高移動度のＴＦＴ作製プロセスを適用する。
【０３０２】
なお、本実施例では、領域１に高移動度ＴＦＴ作製プロセスを適用したが、本発明はこれに限らない。実施者は、半導体装置の用途に応じて、任意の領域に高移動度のＴＦＴ作製プロセスを適用すればよい。
【０３０３】
なお、その場合には、高移動度のＴＦＴ作製プロセスを適用する面積の基板１６０８全体の面積に占める割合は５０％以下（好ましくは３０％以下）であることが好ましい。かつ、領域２はなるべく少数（好ましくは１０個以下）の長方形領域で形成されることが好ましい。
【０３０４】
本実施例は、実施例１乃至７と組み合わせて用いることが可能である。
【実施例１１】
【０３０５】
本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１９に示す。
【０３０６】
図１９（Ａ）は表示装置であり、筐体１４０１、支持台１４０２、表示部１４０３を含む。本発明は表示部１４０３を有する表示装置に適用が可能である。
【０３０７】
図１９（Ｂ）はビデオカメラであり、本体１４１１、表示部１４１２、音声入力１４１３、操作スイッチ１４１４、バッテリー１４１５、受像部１４１６などによって構成されている。本発明は表示部１４１２を有する表示装置に適用が可能である。
【０３０８】
図１９（Ｃ）はノート型のパーソナルコンピュータであり、本体１４２１、筐体１４２２、表示部１４２３、キーボード１４２４などによって構成されている。本発明は表示部１４２３を有する表示装置に適用が可能である。
【０３０９】
図１９（Ｄ）は携帯情報端末であり、本体１４３１、スタイラス１４３２、表示部１４３３、操作ボタン１４３４、外部インターフェイス１４３５などによって構成されている。本発明は表示部１４３３を有する表示装置に適用が可能である。
【０３１０】
図１９（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１４４１、表示部１４４２、操作スイッチ１４４３、１４４４などによって構成されている。本発明は表示部１４４２を有する表示装置に適用が可能である。
また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。
【０３１１】
図１９（Ｆ）はデジタルカメラであり、本体１４５１、表示部（Ａ）１４５２、接眼部１４５３、操作スイッチ１４５４、表示部（Ｂ）１４５５、バッテリー１４５６などによって構成されている。本発明は表示部（Ａ）１４５２および表示部（Ｂ）１４５５を有する表示装置に適用が可能である。
【０３１２】
図１９（Ｇ）は携帯電話であり、本体１４６１、音声出力部１４６２、音声入力部１４６３、表示部１４６４、操作スイッチ１４６５、アンテナ１４６６などによって構成されている。本発明は表示部１４６４を有する表示装置に適用が可能である。
【０３１３】
これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってよりいっそうの軽量化を図ることができる。
【０３１４】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【０３１５】
本実施例は、実施の形態及び実施例１乃至実施例７と自由に組み合わせて実施することが可能である。
【図面の簡単な説明】
【０３１６】
【図１】本発明の半導体装置を上面から見た図
【図２】本発明の半導体装置を上面から見た図
【図３】本発明の半導体装置を構成するＴＦＴの作製工程を示した断面図
【図４】本発明の半導体装置を構成するＴＦＴの作製工程を示した断面図
【図５】本発明の半導体装置を構成するＴＦＴの作製工程を示した断面図
【図６】レーザ光を照射する際に用いる光学系の模式図
【図７】結晶性半導体膜の表面のＳＥＭ像
【図８】結晶性半導体膜の表面のＳＥＭ像
【図９】半導体膜のラマン散乱分光スペクトル
【図１０】ＴＦＴの作製工程を示した断面図
【図１１】ＴＦＴの電気的特性を示したグラフ
【図１２】半導体の結晶化の工程を示した断面図
【図１３】ＴＦＴの電気的特性を示したグラフ
【図１４】ＴＦＴの電気的特性を示したグラフ
【図１５】ＴＦＴの電気的特性を示したグラフ
【図１６】本発明の半導体装置のブロック図
【図１７】本発明の半導体装置のブロック図
【図１８】本発明の半導体装置のブロック図
【図１９】本発明の半導体表示部を用いた電子機器
【図２０】レーザ光を照射する方法を示す図
【図２１】従来の半導体装置のブロック図
【図２２】本発明の半導体装置を上面から見た図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2007180565.tif 000021
【図２０】
2007180565.tif 000022
【図２１】
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【図２２】
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