(57)【要約】【課題】レイテンシ制御が改善された同期式半導体メモリ装置を提供する。【解決手段】半導体装置は、外部クロック信号を受信してデータ出力クロック信号を提供するクロック同期回路、少なくとも一つのクロック制御信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、少なくとも一つの遅延されたクロック制御信号に同期した少なくとも一つのサンプリングクロック信号を発生させるレイテンシ制御回路、少なくとも一つのサンプリングクロック信号に応答して読出信号を保存し、データ出力クロック信号を受信して順次に少なくとも一つのクロック制御信号を発生させ、少なくとも一つのクロック制御信号に同期した少なくとも一つのトランスファークロック信号を発生させ、読出信号の保存に使われた少なくとも一つのサンプリングクロック信号と関連したトランスファークロック信号に応答してレイテンシ信号を提供するレイテンシ回路を含む。  【選択図】図１
2007179728.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号を受信してデータ出力クロック信号を提供するクロック同期回路と、
少なくとも一つのクロック制御信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、前記少なくとも一つの遅延されたクロック制御信号に同期した少なくとも一つのサンプリングクロック信号を発生させるレイテンシ制御回路と、
少なくとも一つのサンプリングクロック信号に応答して読出信号を保存し、前記データ出力クロック信号を受信して順次に少なくとも一つのクロック制御信号を発生させ、前記少なくとも一つのクロック制御信号に同期した少なくとも一つのトランスファークロック信号を発生させ、前記読出信号の保存に使われた少なくとも一つのサンプリングクロック信号と関連したトランスファークロック信号に応答してレイテンシ信号を提供するレイテンシ回路と、を含むことを特徴とする半導体装置。
【請求項２】
前記レイテンシ回路は、少なくとも一つのフリップフロップに対応する少なくとも一つのクロック制御信号が並列に接続されたシフトレジスタを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
外部クロック信号を受信して内部クロック信号を発生させる内部クロック発生回路をさらに含み、前記少なくとも一つのサンプリングクロック信号は、前記少なくとも一つの遅延されたクロック制御信号と前記内部クロック信号との論理積演算により発生したことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記少なくとも一つのトランスファークロック信号は、前記少なくとも一つのクロック制御信号と前記データ出力クロック信号との論理積演算により発生したことを特徴とする請求項１に記載の半導体装置。
【請求項５】
外部クロック信号を受信してデータ出力クロック信号を提供するクロック同期回路と、
複数のサンプリングクロック信号に応答して読出信号を保存し、前記データ出力クロック信号を受信して順次に複数のクロック制御信号を発生させ、前記複数のクロック制御信号に同期した複数のトランスファークロック信号を発生させ、前記読出信号の保存に使われたサンプリングクロック信号と関連したトランスファークロック信号に応答してレイテンシ信号を提供するレイテンシ回路と、
前記外部クロック信号を受信して内部クロック信号を発生させる内部クロック発生回路と、
前記複数のクロック制御信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、遅延されたクロック制御信号を提供するクロックレプリカ回路と、
前記内部クロック信号と前記遅延されたクロック制御信号との論理積演算で前記サンプリングクロック信号を発生させるサンプリングクロック発生器と、を含むことを特徴とする半導体装置。
【請求項６】
前記レイテンシ回路は、並列に接続された複数のフリップフロップであって、各フリップフロップが各サンプリングクロック信号を受信して前記読出信号をラッチする複数のフリップフロップを含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数のフリップフロップの個数は、ＣＡＳレイテンシの数より一つ少ないことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記レイテンシ回路は、複数のフリップフロップが並列に接続され、各フリップフロップが前記データ出力クロック信号を受信して複数のクロック制御信号のうち、一つずつを発生させるシフトレジスタと、前記各クロック制御信号と前記データ出力クロック信号とを論理積演算して前記トランスファークロック信号を出力する複数の論理積演算素子と、を含むことを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記レイテンシ回路は複数のスイッチであって、各スイッチは、前記読出信号の保存に使われた各サンプリングクロック信号と関連した各トランスファークロック信号に応答して、前記保存された読出信号を前記レイテンシ信号として提供する複数のスイッチを含むことを特徴とする請求項５に記載の半導体装置。
【請求項１０】
前記複数のクロック制御信号をエンコーディングして複数のエンコーディングクロック信号を提供するクロックエンコーダをさらに含み、前記クロックレプリカ回路は遅延されたエンコーディングクロック信号を出力するために複数のエンコーディングクロック信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、
前記遅延されたエンコーディングクロック信号をデコーディングして遅延されたクロック制御信号を前記サンプリングクロック発生器に提供するクロックデコーダを含むことを特徴とする請求項５に記載の半導体装置。
【請求項１１】
外部クロック信号を受信してデータ出力クロック信号を提供するクロック同期回路と、
前記外部クロック信号を受信して内部クロック信号を発生させる内部クロック発生回路と、
前記データ出力クロック信号を受信して複数のクロック制御信号を発生させて前記複数のクロック制御信号に同期した複数のトランスファークロック信号を発生させるクロック制御信号発生部と、
前記複数のクロック制御信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、遅延されたクロック制御信号を発生させるクロックレプリカ回路と、
前記遅延されたクロック制御信号及び前記内部クロック信号を受信して複数のサンプリングクロック信号を発生させるサンプリングクロック発生器と、
前記サンプリングクロック信号に応答して読出信号を保存して複数の読出ラッチ信号を発生させる読出信号保存部と、
前記トランスファークロック信号及び読出ラッチ信号を受信してレイテンシ信号を発生させるスイッチング部と、
前記データ出力クロック信号及び前記レイテンシ信号に応答するメモリセルアレイからデータを出力させるデータ出力バッファと、を含むことを特徴とする同期式半導体メモリ装置。
【請求項１２】
前記読出信号保存部は並列に接続された複数のフリップフロップであって、各フリップフロップが各サンプリングクロック信号を受信して複数の読出ラッチ信号を発生させる前記読出信号をラッチする複数のフリップフロップを含むことを特徴とする請求項１１に記載の同期式半導体メモリ装置。
【請求項１３】
前記複数のフリップフロップの個数は、ＣＡＳレイテンシの数より一つ少ないことを特徴とする請求項１２に記載の同期式半導体メモリ装置。
【請求項１４】
前記クロック制御信号発生部は複数のフリップフロップが並列に接続され、各フリップフロップが前記データ出力クロック信号を受信して複数のクロック制御信号のうち、一つずつを発生させるシフトレジスタと、前記各クロック制御信号と前記データ出力クロック信号とを論理積演算して前記トランスファークロック信号を出力する複数の論理積演算素子と、を含むことを特徴とする請求項１１に記載の同期式半導体メモリ装置。
【請求項１５】
前記スイッチング部は複数のスイッチであって、各スイッチは、前記読出信号の保存に使われた各サンプリングクロック信号と関連した各トランスファークロック信号に応答して前記読出ラッチ信号を前記レイテンシ信号として提供する複数のスイッチを含むことを特徴とする請求項１１に記載の同期式半導体メモリ装置。
【請求項１６】
前記サンプリングクロック発生器は、前記内部クロック信号と前記各遅延されたクロック制御信号との論理積演算で前記サンプリングクロック信号を発生させることを特徴とする請求項１１に記載の同期式半導体メモリ装置。
【請求項１７】
前記複数のクロック制御信号をエンコーディングして複数のエンコーディングクロック信号を提供するクロックエンコーダをさらに含み、前記クロックレプリカ回路は遅延されたエンコーディングクロック信号を出力するために複数のエンコーディングクロック信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、
前記遅延されたエンコーディングクロック信号をデコーディングして遅延されたクロック制御信号を前記サンプリングクロック発生器に提供するクロックデコーダを含むことを特徴とする請求項１１に記載の同期式半導体メモリ装置。
【請求項１８】
外部クロック信号を受信し、
前記受信された外部クロック信号に応答するデータ出力クロック信号を発生させ、
少なくとも一つのクロック制御信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、
前記少なくとも一つの遅延されたクロック制御信号に同期する少なくとも一つのサンプリングクロック信号を発生させ、
前記少なくとも一つのサンプリングクロック信号に応答して読出信号を保存し、
前記データ出力クロック信号を受信して順次に少なくとも一つのクロック制御信号を発生させ、
前記少なくとも一つのクロック制御信号に同期した少なくとも一つのトランスファークロック制御信号を発生させ、
前記読出信号の保存に使われた少なくとも一つのサンプリングクロック信号と関連した少なくとも一つのトランスファークロック信号に応答して同期式メモリの出力バッファにレイテンシ信号を提供することを含むことを特徴とする半導体メモリ装置の制御方法。
【請求項１９】
内部クロック信号を発生させることをさらに含み、
前記少なくとも一つのサンプリングクロック信号は、前記少なくとも一つの遅延されたクロック制御信号と前記内部クロック信号との論理積演算により発生することを特徴とする請求項１８に記載の半導体メモリ装置の制御方法。
【請求項２０】
前記少なくとも一つのトランスファークロック信号を発生させることは、前記少なくとも一つのクロック制御信号と前記データ出力クロック信号との論理積演算により行うことを特徴とする請求項１８に記載の半導体メモリ装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期式半導体メモリ装置に関し、特に、レイテンシ制御が改善された同期式半導体メモリ装置に関する。
【背景技術】
【０００２】
同期式半導体メモリ装置は、外部クロック信号に同期してデータを入出力する。同期式半導体メモリ装置の外部インターフェースが外部クロック信号に同期してなされるので、コントローラが読出命令を与えた後、何番目のクロックサイクルで有効なデータが出力されなければならないかをあらかじめ設定することができる。
【０００３】
ＣＡＳレイテンシ(CAS latency)は、読出命令(read command)またはカラムアドレスが同期式半導体メモリ装置に印加された時点から外部にデータが出力されるまでの時間を外部クロックサイクル(tCC)の倍数で表現したものである。すなわち、データは読出命令(読出命令とともに印加されるカラムアドレス)の受信後、CASレイテンシほどのクロックサイクル後に同期式メモリ装置から出力される。例えば、ＣＡＳレイテンシが5である場合、読出命令が印加される外部クロックサイクルから5クロックサイクル後の外部クロックサイクルに合わせてデータが外部に出力されなければならない。
【０００４】
したがって、同期式半導体メモリ装置は、読出命令に応答して内部的にデータを読出して、決まったクロックサイクル、すなわち設定されたＣＡＳレイテンシに対応するクロックサイクル後に出力しなければならない。
【０００５】
レイテンシ回路は、同期式半導体メモリ装置で決まったクロックサイクル後に出力されるようにＣＡＳレイテンシを制御するレイテンシ信号を発生させる。このようなレイテンシ信号を発生させるために、トランスファークロック信号とサンプリングクロック信号とがレイテンシ回路内部で使われうる。トランスファークロック信号は、外部クロック信号を受信して可変遅延器(DLL)を経たデータ出力クロック信号に同期して発生するクロックである。そして、サンプリングクロック信号は、外部クロック信号をバッファリングしたクロック信号であって、さらなる可変遅延器を経由して発生させるクロックである。トランスファークロック信号とサンプリングクロック信号は、互いに所定の遅延時間差に維持されなければならないクロックである。しかし、高周波で動作する同期式半導体メモリ装置での初期の可変遅延器の動作は安定していないことがあるので、各々の可変遅延器を経由したトランスファークロック信号とサンプリングクロック信号との間の所定の時間差を維持しにくい。したがって、同期式半導体メモリ装置の誤動作が発生しうる。
【特許文献１】特開平11-203859号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、レイテンシ制御が改善された同期式半導体メモリ装置を提供することである。
【０００７】
本発明の技術的課題は、前述した技術的課題に制限されず、言及されていないさらなる技術的課題は、下記から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００８】
前記技術的課題を果たすための本発明の一実施形態による半導体装置を提供する。半導体装置は、外部クロック信号を受信してデータ出力クロック信号を提供するクロック同期回路、少なくとも一つのクロック制御信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、少なくとも一つの遅延されたクロック制御信号に同期した少なくとも一つのサンプリングクロック信号を発生させるレイテンシ制御回路、少なくとも一つのサンプリングクロック信号に応答して読出信号（COSRD）を保存し、データ出力クロック信号を受信して順次に少なくとも一つのクロック制御信号を発生させ、少なくとも一つのクロック制御信号に同期した少なくとも一つのトランスファークロック信号を発生させ、読出信号の保存に使われた少なくとも一つのサンプリングクロック信号と関連したトランスファークロック信号に応答してレイテンシ信号を提供するレイテンシ回路を含む。
【０００９】
前記技術的課題を果たすための本発明の他の実施形態による同期式半導体メモリ装置は、外部クロック信号を受信してデータ出力クロック信号を提供するクロック同期回路、複数のサンプリングクロック信号に応答して読出信号を保存し、データ出力クロック信号を受信して順次に複数のクロック制御信号を発生させ、複数のクロック制御信号に同期した複数のトランスファークロック信号を発生させ、読出信号の保存に使われたサンプリングクロック信号と関連したトランスファークロック信号に応答してレイテンシ信号を提供するレイテンシ回路、前記外部クロック信号を受信して内部クロック信号を発生させる内部クロック発生回路、複数のクロック制御信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、遅延されたクロック制御信号を提供するクロックレプリカ回路、内部クロック信号と遅延されたクロック制御信号との論理積演算で前記サンプリングクロック信号を発生させるサンプリングクロック発生器を含む。
【００１０】
前記技術的課題を果たすための本発明のまた他の実施形態による同期式半導体メモリ装置は、外部クロック信号を受信してデータ出力クロック信号を提供するクロック同期回路、外部クロック信号を受信して内部クロック信号を発生させる内部クロック発生回路、データ出力クロック信号を受信して複数のクロック制御信号を発生させて複数のクロック制御信号に同期した複数のトランスファークロック信号を発生させるクロック制御信号発生部、複数のクロック制御信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、遅延されたクロック制御信号を発生させるクロックレプリカ回路、遅延されたクロック制御信号及び内部クロック信号を受信して複数のサンプリングクロック信号を発生させるサンプリングクロック発生器、サンプリングクロック信号に応答して読出信号を保存して複数の読出ラッチ信号を発生させる読出信号保存部、トランスファークロック信号及び読出ラッチ信号を受信してレイテンシ信号を発生させるスイッチング部、データ出力信号及びレイテンシ信号に応答するメモリセルアレイからデータを出力させるデータ出力バッファを含む。
【００１１】
前記他の技術的課題を果たすための本発明の一実施形態による同期式半導体メモリ装置の制御方法は、外部クロック信号を受信し、受信された外部クロック信号に応答するデータ出力クロック信号を発生させ、少なくとも一つのクロック制御信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、前記少なくとも一つの遅延されたクロック制御信号に同期する少なくとも一つのサンプリングクロック信号を発生させ、少なくとも一つのサンプリングクロック信号に応答して読出信号を保存し、データ出力クロック信号を受信して順次に少なくとも一つのクロック制御信号を発生させ、少なくとも一つのクロック制御信号に同期した少なくとも一つのトランスファークロック制御信号を発生させ、読出信号の保存に使われた少なくとも一つのサンプリングクロック信号と関連した少なくとも一つのトランスファークロック信号に応答して同期式メモリの出力バッファにレイテンシ信号を提供することを含む。
【発明の効果】
【００１２】
同期式半導体メモリ装置によれば、次のうち少なくとも一つの効果がある。
【００１３】
第一に、別途の可変遅延器回路を使わずにデータ出力クロック信号に同期するサンプリングクロック信号を発生させうる。
【００１４】
第二に、サンプリングクロック信号がデータ出力クロック信号に同期することでデータ出力クロックに応答するトランスファークロックとの関係が安定的である。
【００１５】
第三に、サンプリングクロック信号とトランスファークロック信号との関係が安定的であるので、回路動作が安定的であり得る。
【発明を実施するための最良の形態】
【００１６】
本発明のその他の具体的な事項は、詳細な説明及び図面に含まれている。
【００１７】
本発明の利点及び特徴、そしてそれらの実現方法は、添付図面と共に詳細に後述されている実施形態を参照して明確に示される。しかし、本発明は、以下に記載される実施形態に限定されず、異なる多様な形態で具現できる。。明細書全体にわたって同一の参考符号は、同様の構成要素を示す。
【００１８】
図１は、本発明の好適な一実施形態に係る同期式半導体メモリ装置のブロック図である。
【００１９】
本発明の好適な一実施形態は、データ出力クロック信号に同期したクロック制御信号でサンプリングクロック信号を発生させる同期式半導体メモリ装置である。
【００２０】
図１を参照すれば、本発明の好適な一実施形態に係る同期式半導体メモリ装置１００は、クロック同期回路１１０、レイテンシ制御回路２００、レイテンシ回路２５０及びデータ出力バッファ３００を含む。
【００２１】
データ(DATA)は、メモリセルアレイ５０に書き込まれ、メモリセルアレイ５０から読出されて外部に出力される。読出命令READCMDが同期式半導体メモリ装置１０に提供されれば、データは外部から提供されたアドレスADDRESSに対応するメモリセルアレイ５０から出力される。具体的には、アドレスバッファ５６は、外部のアドレスを受信して一時的に保存する。ローデコーダ５２は、アドレスバッファ５６に保存されたアドレスを受信して、そのアドレスからメモリセルアレイ５０のローアドレス(rowaddress)をデコーディングする。カラムデコーダ５４は、アドレスバッファ５６に保存されたアドレスを受信して、そのアドレスからメモリセルアレイ５０のカラムアドレス(columnaddress)をデコーディングする。メモリセルアレイ５０は、ロー及びカラムアドレスによって指定されたメモリセルのデータを出力する。
【００２２】
クロック同期回路１１０は、外部クロック信号ECLKに応答してデータ出力クロック信号CLKDQを発生させる。外部クロック信号ECLKは、メモリ装置１０の大部分の命令に対する基準となるクロック信号になりうるが、これに制限されるものではない。また、クロック同期回路１１０としては遅延同期ループ(delaylocked loop、DLL)回路を例に挙げたが、位相同期ループ回路(Phase Locked Loop;PLL)、同期ミラー遅延回路(SynchronousMirror  Delay;SMD)のようにクロックを提供できる手段であれば何でも可能である。
【００２３】
一方、図１に図示されたクロック同期回路１１０は、位相検出器１１２、可変遅延器１１４及びレプリカ回路１１６を含む。クロック同期回路１１０は、外部クロック信号ECLKに比べて位相が先行する(leading)データ出力クロック信号CLKDQを発生させる。
【００２４】
位相検出器１１２は、外部クロック信号ECLKとの位相を比べて位相差によって可変遅延器１１４の遅延時間を調節する。可変遅延器１１４は、位相検出器１１２の制御によって外部クロック信号ECLKを所定時間遅延してデータ出力クロック信号CLKDQを発生させる。レプリカ回路１１６は、データ出力経路と同一の遅延時間を有するように構成された回路であって、外部クロック信号ECLKに比べてデータ出力経路上での遅延時間、すなわち、データ出力時間tSACほど先行するデータ出力クロック信号CLKDQを発生させる。データ出力時間tSACは、データ出力バッファ３００がデータを出力するまでかかる時間である。したがって、クロック同期回路１１０は、データ出力バッファ３００から出力されるデータDOUTを外部クロック信号ECLKに同期させる。
【００２５】
内部クロック発生器１２０は、外部クロック信号ECLKを受信して内部クロック信号PCLKを発生させる。特に、内部クロック信号PCLKは、外部クロック信号ECLKのバッファリング信号である。したがって、内部クロック信号PCLKは、外部クロック信号ECLKと同一の周波数を有するが、外部クロック信号ECLKから所定時間遅延される。内部クロック信号PCLKのスイングレベルはCMOSレベルである。内部クロック信号PCLKは、メモリ装置１０内でデータ感知増幅器(図示せず)、データマルチプレクサ(図示せず)などのように周辺回路を制御するのに使われうる。
【００２６】
読出命令回路１３０は、外部クロック信号ECLK及び読出命令READ CMDに応答して読出信号を提供する。図面では示していないが、読出命令回路１３０は読出命令バッファを含みうる。読出信号はレイテンシ制御回路２００に提供される。
【００２７】
モードレジスタ１４０は、同期式半導体メモリ装置１０に印加されたモードレジスタセット(mode register set)命令MRS CMDを保存する。MRS命令MRS CMDは、同期式半導体メモリ装置１０のモードを表す。ＣＡＳレイテンシ(CLi、iは自然数)は、MRS命令MRSCMDによって決定される。ここでは、ＣＡＳレイテンシを5としたが、これに制限されるものではない。
【００２８】
本発明の一実施形態において、特にレイテンシ制御回路２００は、複数のクロック制御信号M0〜M3を受信して複数のサンプリングクロック信号SCLK0〜SCLK3を提供する。レイテンシ制御回路２００は、クロックレプリカ回路２２０とサンプリングクロック発生器２４０とを含む。ここでは、ＣＡＳレイテンシが5である場合を例として、4個のクロック制御信号M0〜M3とサンプリングクロック信号SCLK0〜SCLK3とを説明するが、ＣＡＳレイテンシがnである場合はn-1個のクロック制御信号及びサンプリングクロック信号が提供されうる。
【００２９】
クロックレプリカ回路２２０は、複数のクロック制御信号M0〜M3を所定時間遅延させ、遅延された複数のクロック制御信号M0’〜M3’を提供する回路である。複数のクロック制御信号M0〜M3と遅延されたクロック制御信号M0’〜M3’信号の遅延時間の差は、データ出力クロック信号CLKDQとデータ出力バッファ３００とがメモリセルアレイ５０から受信されたデータを出力するのにかかる時間tSACと読出命令回路１３０が読出信号を提供するのにかかる時間tREADとの和と実質的に同一の時間である。すなわち、複数の遅延されたクロック制御信号M0’〜M3’は、複数のクロック制御信号M0〜M3よりデータ出力遅延時間tSACと読出命令遅延信号tREADとの和の分だけ遅延された信号であり得る。このようなクロックレプリカ回路２２０の具体的な説明は、以後に図面を参照して具体的に後述する。
【００３０】
サンプリングクロック発生器２４０は、複数の遅延されたクロック制御信号M0’〜M3’に同期して複数のサンプリングクロック信号SCLK0〜SCLK3を提供する。複数のサンプリングクロック信号SCLK0〜SCLK3は、レイテンシ回路２５０に提供され、読出信号を保存するのに使われる信号である。サンプリングクロック発生器２４０の具体的な説明は、以後に図面を参照して具体的に後述する。
【００３１】
レイテンシ回路２５０は、少なくとも一つのサンプリングクロック信号に応答して読出信号を保存し、データ出力クロック信号CLKDQを受信して順次に複数のクロック制御信号M0〜M3を発生させ、複数のクロック制御信号M0〜M3に同期した複数のトランスファークロック信号TCLK0〜TCLK3を発生させ、読出信号の保存に使われたサンプリングクロック信号SCLK0〜SCLK3と関連したトランスファークロック信号TCLK0〜TCLK3に応答してレイテンシ信号を提供する。レイテンシ回路２５０は、クロック制御信号発生部２６０、読出信号保存部２７０、スイッチング部２８０を含む。レイテンシ回路２５０の具体的な説明は、図面とともに後述する。
【００３２】
データ出力バッファ３００は、メモリセルアレイ５０から出力されるデータを受信し、受信されたデータをレイテンシ回路２５０から出力されるレイテンシ信号とクロック同期回路１１０から出力されるデータ出力クロック信号CLKDQに応答して出力する。具体的には、同期式半導体メモリ装置１０のデータ出力バッファ３００は、レイテンシ信号がイネーブルされている時にのみ、データ出力クロック信号CLKDQにトリガー(trigger)されてデータを出力する。
【００３３】
本発明の好適な一実施形態は、データ出力クロックでサンプリングクロック信号を発生させる同期式半導体メモリ装置である。次に、データ出力クロックからクロック制御信号を提供し、クロック制御信号から遅延されたクロック制御信号を提供し、遅延されたクロック制御信号に同期するサンプリングクロック信号を提供する段階を順に説明する。
【００３４】
図２Ａ及び図２Ｂを参照して、データ出力クロック信号CLKDQで複数のクロック制御信号M0〜M3を提供する段階を説明する。図２Ａは、クロック制御信号発生部２６０の回路図である。図２Ｂは、図２Ａのタイミング図である。
【００３５】
まず、図２Ａを参照すると、クロック制御信号発生部２６０は、データ出力クロック信号CLKDQを受信して複数のクロック制御信号M0〜M3を提供するシフトレジスタを構成する。ＣＡＳレイテンシ5である場合、ＣＡＳレイテンシの数より一つ少ないサイクル数ほどのフリップフロップで構成されるのでクロック発生器２６０は第1〜第4Dフリップフロップ２６１、２６２、２６３、２６４を含む。具体的には、第1Dフリップフロップ２６１の出力Qは、第2Dフリップフロップ２６２の入力に接続される。第2Dフリップフロップ２６２の出力Qは、第3Dフリップフロップ２６３の入力に接続される。このように順に接続され、最後の第4Dフリップフロップ２６４の出力Qは、また第1Dフリップフロップ２６１の入力に接続される。第1〜第4Dフリップフロップ２６１、２６２、２６３、２６４のクロック端子には、データ出力クロック信号CLKDQの反転信号が入力される。そして、第1〜第4Dフリップフロップ２６１、２６２、２６３、２６４の各々の出力Qの信号がクロック制御信号M0〜M3になる。
【００３６】
図２Ｂを参照して動作を説明すれば、時間t1以前で第1〜第4Dフリップフロップ ２６１、２６２、２６３、２６４は、各々1(SET)、0(RESET)、0(RESET)、0(RESET)に設定される。
【００３７】
次いで、第1〜第4Dフリップフロップ２６１、２６２、２６３、２６４は、データ出力クロック信号CLKDQの反転信号に同期して動作するので、データ出力クロック信号CLKDQ毎に下降エッジ(fallingedge)で第1〜第4Dフリップフロップ２６１、２６２、２６３、２６４の入力Dが出力Qに出力される。したがって、第1〜第4Dフリップフロップ２６１、２６２、２６３、２６４の出力値は、図２Ｂの時間t2、t3、t4のように初期値‘1000’から‘0100’、‘0010’、‘0001’のような順に順次にシフト(shift)される。したがって、順次的なクロック制御信号M0〜M3が発生する。
【００３８】
データ出力クロック信号CLKDQに応答して第1クロック制御信号M0がイネーブルされる。ＣＡＳレイテンシ5である場合、ＣＡＳレイテンシより一つ少ないサイクル数ほどのフリップフロップで構成されるので、それによってデータ出力クロック信号CLKDQの4サイクルごとにクロック制御信号M0〜M3が順次に発生する。
【００３９】
図３Ａは、クロックレプリカ回路２２０のブロック図である。 図３Ａを参照して、クロック制御信号M0〜M3から遅延されたクロック制御信号M0’〜M3’を発生させる段階を説明する。
【００４０】
クロックレプリカ回路２２０は、出力遅延レプリカ回路２２１と読出遅延レプリカ回路２２２とを含む。
【００４１】
出力遅延レプリカ回路２２１は、複数のクロック制御信号M0〜M3を受信してデータが出力バッファを経由する時間tSACほどを遅延させ、読出遅延レプリカ回路２２２に提供する。
【００４２】
読出遅延レプリカ回路２２２は、出力遅延レプリカ回路２２１から提供された信号を受信して読出命令が伝達される時間tREADほど遅延させるレプリカ回路である。
【００４３】
クロック制御信号M0〜M3がクロックレプリカ回路２２０を経由して遅延されたクロック制御信号M0’〜M3’を提供する。したがって、遅延されたクロック制御信号M0’〜M3’は、クロック制御信号M0〜M3より出力遅延時間と読出命令遅延時間との和tSAC+tREADほど遅延された信号になる。すなわち、図３Ｂのように、順次に発生した複数のクロック制御信号M0〜M3と所定遅延時間、具体的には、出力遅延時間と読出命令遅延時間との和tSAC+tREADを置いて複数の遅延されたクロック制御信号M0’〜M3’が発生することが分かる。
【００４４】
図４Ａは、サンプリングクロック発生器２４０の回路図である。図４Ｂは、図４Ａのタイミング図である。図４Ａ及び図４Ｂを参照して、複数の遅延されたクロック制御信号M0’〜M3’を受信して複数のサンプリングクロック信号SCLK0〜SCLK3を提供することを説明する。
【００４５】
複数の論理積演算素子A1〜A4は、内部クロック信号PCLKと遅延されたクロック制御信号M0’〜M3’を受信して複数のサンプリングクロック信号SCLK0〜SCLK3を発生させる。すなわち、図４Ｂのt1、t2、t3、t4のように、複数のサンプリングクロック信号SCLK0〜SCLK3は、複数の遅延されたクロック制御信号M0’〜M3’を内部クロック信号PCLKに同期して順次にサンプリングする信号になる。
【００４６】
図５Ａは、レイテンシ回路２５０のブロック図であり、図５Ｂは、レイテンシ回路２５０の詳細な回路図である。図５Ａ及び図５Ｂを参照して、複数のサンプリングクロック信号SCLK0〜SCLK3、複数のトランスファークロック信号TCLK0〜TCLK3、読出信号であって、レイテンシ信号を提供することを説明する。
【００４７】
前述したように、レイテンシ回路２５０は、クロック制御信号発生部２６０、読出信号保存部２７０、スイッチング部２８０を含む。
【００４８】
クロック制御信号発生部２６０は、データ出力クロック信号CLKDQに同期して順次に複数のクロック制御信号M0〜M3を発生させる。クロック制御信号発生部２６０は、複数の論理積演算素子２６５A、２６５B、２６５C、２６５Dのみならず複数のフリップフロップ２５、２６６、２６７、２６８をさらに含む。複数の論理積演算素子２６５A、２６５B、２６５C、２６５Dは、データ出力クロック信号CLKDQと各フリップフロップの出力である複数のクロック制御信号M0〜M3を受信して複数のトランスファークロック信号TCLK0〜TCLK3を発生させる。複数のトランスファークロック信号TCLK0〜TCLK3は、複数のクロック制御信号M0〜M3と複数のクロック制御信号M0〜M3がハイレベルである間にトリガーされたデータ出力クロック信号CLKDQの論理積演算により発生させる。ここで、データ出力クロック信号CLKDQと複数のトランスファークロック信号TCLK0〜TCLK3は、同一位相を有する信号になる。
【００４９】
読出信号保存部２７０は、読出信号とサンプリングクロック信号SCLK0〜SCLK3とを受信して、少なくとも一つのサンプリングクロック信号SCLK0〜SCLK3に応答して読出信号を保存して複数のラッチ信号L0〜L3を発生させるシフトレジスタを構成する。読出信号保存部２７０は、複数のフリップフロップ２７１、２７２、２７３、２７４を含む。複数のフリップフロップ２７１、２７２、２７３、２７４は、並列に接続されて複数のサンプリングクロック信号SCLK0〜SCLK3が各フリップフロップ２７１、２７２、２７３、２７４のクロック端子に受信され、読出信号は各入力Dに提供される。そして、複数のサンプリングクロック信号SCLK0〜SCLK3に応答して読出信号を複数のラッチ信号L0〜L3で保存する。読出信号保存部２７０は、複数のサンプリングクロック信号SCLK0〜SCLK3がハイレベルである間に読出信号を第1〜第4ラッチ信号L0〜L3で保存する。
【００５０】
スイッチング部２８０は、複数のラッチ信号L0〜L3をトランスファークロック信号TCLK0〜TCLK3に応答してレイテンシ信号を提供する。複数のスイッチSW0〜SW3が複数のラッチ信号L0〜L3と複数のトランスファークロック信号TCLK0〜TCLK3とを各々受信して複数のラッチ信号L0〜L3をラッチ部２８１に提供する。ここでは、スイッチSW0〜SW3で３相インバータを使ったが、これに制限されるものではない。
【００５１】
各スイッチSW0〜SW3の動作は、次のようである。各トランスファークロック信号TCLK0〜TCLK3がハイレベルになれば、ターンオンされて各スイッチSW0〜SW3に接続された各ラッチ信号L0〜L3を伝達する。ラッチ部２８１は、このスイッチSW0〜SW3を通じて伝達されるデータをレイテンシ信号としてラッチする。
【００５２】
ここで、レイテンシ回路２５０は、モードレジスタ(図１の140)から提供されたＣＡＳレイテンシCLiによって、相異なる複数のレイテンシ信号を提供できる。すなわち、ＣＡＳレイテンシCLiが大きければ、読出信号に比べて遅延時間が長いレイテンシ信号を提供し、ＣＡＳレイテンシCLiが小さければ、読出信号に比べて遅延時間が短いレイテンシ信号を提供する。
【００５３】
図６は、本発明の好適な一実施形態に係るタイミング図である。以下で図１〜図６を参照して、本発明の好適な一実施形態に係る同期式半導体メモリ装置の動作について説明する。外部クロック信号ECLK、データ出力クロック信号CLKDQ、内部クロック信号PCLKは、相互関係に対する理解を助けるために0、1、2、3などのラベルが付けられている。
【００５４】
時間t1で、外部クロック信号ECLKより先行する位相のデータ出力クロック信号CLKDQが発生する。データ出力クロック信号CLKDQは、外部クロック信号ECLKよりtSAC時間ほど先行する。ここで、tSACは、データ出力バッファがメモリセルアレイ５０から受信されたデータを出力するのにかかる時間を意味する。
【００５５】
内部クロック信号PCLKは、外部クロック信号ECLKをバッファリングして発生する。したがって、外部クロック信号ECLKより所定遅延された信号であり得る。
【００５６】
そして、複数のクロック制御信号M0〜M3は、クロック制御信号発生部２６０から提供される。時間t2、t3、t4のように複数のクロック制御信号M0〜M3は、データ出力クロック信号CLKDQに同期して順次に発生する。
【００５７】
そして、複数のクロック制御信号M0〜M3がクロックレプリカ回路２２０で所定時間遅延されて複数の遅延されたクロック制御信号M0’〜M3’が発生する。複数の遅延されたクロック制御信号M0’〜M3’は、複数のクロック制御信号M0〜M3より所定時間、具体的には、出力遅延時間と読出命令遅延時間との和tSAC+tREADほどの差を有して遅延される。このような遅延時間を同期化させることが、サンプリングクロック信号SCLK0〜SCLK3とトランスファークロック信号TCLK0〜TCLK3との適切なタイミング関係を維持させうる。
【００５８】
一方、複数のトランスファークロック信号TCLK0〜TCLK3が複数のクロック制御信号M0〜M3とデータ出力クロック信号CLKDQに同期して発生する。複数のトランスファークロック信号TCLK0〜TCLK3は、レイテンシ回路２５０で複数のクロック制御信号M0〜M3とデータ出力クロック信号CLKDQとの論理積演算により発生することによって、各トランスファークロック信号TCLK0〜TCLK3はデータ出力クロック信号CLKDQに同期してデータ出力クロック信号CLKDQの4倍の周期を有する信号になって時間t1から順次に発生する。
【００５９】
サンプリングクロック発生器２４０で複数の遅延されたクロック制御信号M0’〜M3’と内部クロック信号PCLKとの論理積演算で複数のサンプリングクロック信号SCLK0〜SCLK3が順次に発生する。したがって、複数のサンプリングクロック信号SCLK0〜SCLK3が内部クロック信号PCLKの二番目のパルス２から同期して順次に発生する。
【００６０】
読出命令READ CMDが外部クロック信号ECLKに同期して入力されれば、読出命令READCMDの入力時点から‘tREAD’後に読出信号が内部的にイネーブルされる。説明の便宜上、読出命令READ CMDが入力される外部クロック信号ECLKのサイクルを三番目のパルス３と言う。読出信号は、外部クロック信号ECLKの2サイクル間に活性化されると仮定する。
【００６１】
読出信号は、第1〜第4サンプリングクロック信号SCLK0〜SCLK3がハイレベルである間に第1〜第4ラッチ信号L0〜L3によって保存される。ここでは、第2及び第3サンプリングクロック信号SCLK1、SCLK2のハイレベル区間の間に読出信号がハイレベルであるので、第2及び第3ラッチ信号L1、L2がハイレベルを維持する。このような第2及び第3ラッチ信号L1、L2は、各々第2及び第3サンプリングクロック信号SCLK1、SCLK2による次のラッチ時点までは以前のデータを維持するので、約4クロックサイクルの間にハイレベルの読出信号を各々ラッチする。
【００６２】
第1〜第4ラッチ信号L0〜L3は、各々トランスファークロック信号TCLK0〜TCLK3に応答してレイテンシ信号を発生させる。各々のトランスファークロック信号TCLK0〜TCLK3は、該当ラッチ信号L0〜L3を伝達させる。したがって、活性化された第1トランスファークロック信号TCLK0は、ローの第1ラッチ信号L0の値を、活性化された第2トランスファークロック信号TCLK1は、第2ラッチ信号L1の値を伝達する。このような方式で、レイテンシ信号は、第2及び第3トランスファークロック信号TCLK1、TCLK2が伝達するハイの第2及び第3のラッチ信号L1、L2によって発生する。
【００６３】
レイテンシ信号がイネーブルされたので、データ出力バッファ３００は、データ出力クロック信号CLKDQに応答して一番目のデータD1が出力する。ＣＡＳレイテンシが5であるので、外部クロック信号ECLKのパルス3で読出命令READCMDが入力され、外部クロック信号ECLKが5サイクル後であるパルス8で一番目のデータD1が出力されていることが分かる。すなわち、レイテンシ信号が活性化されてからデータ出力クロック信号CLKDQの上昇エッジ(risingedge)に同期して出力される。
【００６４】
本発明の好適な一実施形態は、ＣＡＳレイテンシ5で動作されるように設定された場合である。外部クロック信号ECLKの3番目のクロックに読出命令READCMDが入力されたので、外部クロック信号ECLKの8番目のクロックにデータが読出されなければならない。そのためには、出力データの基準になるデータ出力クロック信号CLKDQの8番目のサイクルでレイテンシ信号がハイレベルにならなければならない。しかし、データ出力クロック信号CLKDQの8番目のサイクルに正確に同期してレイテンシ信号が活性化されれば、誤動作を誘発することがある。したがって、データ出力クロック信号CLKDQの8番目のサイクルよりは所定時間先に活性化されると安定した動作をするので、データ出力クロック信号CLKDQの7番目のサイクルより所定時間遅延され、8番目のサイクルよりは所定時間早いタイミングにレイテンシ信号を活性化させなければならない。
【００６５】
これを具現するために、読出信号が生成される遅延時間tREADとデータが読出されるまでデータバッファを経由する遅延時間との和と実質的に同一の遅延時間を有するサンプリングクロック信号SCLKを利用する。従来では、このようなサンプリングクロック信号SCLKのために可変遅延器を経由して発生したが、本発明の好適な一実施形態では可変遅延器を使う代わりに、クロック制御信号をクロックレプリカ回路を経由するようにしてサンプリングクロック信号を発生させる。
【００６６】
このようなサンプリングクロック信号SCLKは、読出信号をラッチして保存している間に、ラッチされた読出信号を所望のデータ出力クロック信号CLKDQに合わせてレイテンシ信号を発生させる。また、複数のサンプリングクロック信号SCLK0〜SCLK3と複数のトランスファークロック信号TCLK0〜TCLK3とが結果としてデータ出力クロック信号CLKDQに同期して提供される信号であるので、各々の可変遅延器を使って信号を提供することより、サンプリングクロック信号SCLKとトランスファークロック信号TCLKとの関係が安定的となる。すなわち、可変遅延器の特性上、初期の動作は安定化されていないために、初期に発生するクロック信号が不安定な場合がある。また、このような各々の可変遅延器を使う信号を互いに同期させるのにも適切なタイミング関係を維持することが難しい。
【００６７】
本発明の好適な一実施形態では、データ出力クロック信号に同期するクロック制御信号としてサンプリングクロック信号を発生させることによって、レイテンシ制御が改善された同期式半導体メモリ装置を提供できる。
【００６８】
図７は、本発明の好適な他の実施形態に係る同期式半導体メモリ装置のブロック図である。図１と実質的に同一の構成要素については同一の図面符号を使って、該当構成要素について詳細な説明は省略する。
【００６９】
図７を参照すれば、同期式半導体メモリ装置１１は、レイテンシ制御回路２０１にクロックエンコーダ２１０とクロックデコーダ２３０とをさらに含む。クロックエンコーダ２１０は、複数のクロック制御信号M0〜M3を受信してエンコーディングしてエンコーディングクロック信号S0、S1を発生させる。クロックレプリカ回路２２０は、エンコーディングクロック信号S0、S1を受信して所定時間(tREAD+tSAC)遅延させ、遅延されたエンコーディングクロック信号S0’、S1’を提供する。クロックデコーダ２３０は、受信した遅延されたエンコーディングクロック信号S0’、S1’をデコーディングして複数の遅延されたクロック制御信号M0’〜M3’を提供する。
【００７０】
これは、クロック制御信号M0〜M3でサンプリングクロック信号SCLK0〜SCLK3を発生させる過程の内部信号を簡略化するための他の実施形態である。信号を簡略化するためにクロックエンコーダ２１０及びクロックデコーダ２３０を使ったが、サンプリングクロック信号SCLK0〜SCLK3はトランスファークロック信号TCLK0〜TCLK3、またはデータ出力クロック信号CLKDQより所定時間遅延されなければならない信号である。したがって、エンコーディングクロック信号S0、S1がクロックレプリカ回路２２０を経由する。結局、クロックエンコーダ２１０及びクロックデコーダ２３０を経由した遅延されたクロック制御信号M0’〜M3’は、データ出力クロック信号CLKDQより所定時間遅延されたサンプリングクロック信号SCLK0〜SCLK3を提供できる。
【００７１】
図８は、クロックエンコーダ２１０の詳細回路図である。クロックエンコーダ２１０は、複数のクロック制御信号M0〜M3を受信してエンコーディングしてエンコーディングクロック信号S0、S1を発生させる回路である。第1NORゲートNOR1は、第2クロック制御信号M1と第4クロック制御信号M3とを受信して、第1インバータINV1によって第1エンコーディングクロック信号S0を提供する。そして、第2NORゲートNOR2は、第3クロック制御信号M2と第4クロック制御信号M3とを受信して、第2インバータINV2によって第2エンコーディングクロック信号S1を提供する。
【００７２】
図９は、クロックデコーダ２３０の詳細回路図である。クロックデコーダ２３０は、2個の入力を受信して4個の出力を提供させる回路である。図８で提供される第1及び第2デコーディング信号S0、S1を所定時間(tSAC+tREAD)遅延させた、エンコーディングクロック信号S0’、S1’を受信して、複数の遅延されたクロック制御信号M0’〜M4’を提供する。
【００７３】
クロックデコーダ２３０の回路は、一般的なデコーダ回路であって、遅延されたエンコーディングクロック信号S0’、S1’を‘00’、‘01’、‘10’、’11’の受信信号を作るインバータ２３１、２３２がある。各NANDゲートND1〜ND4は、遅延されたエンコーディングクロック信号S0’、S1’の論理レベルを受信して、4個の遅延されたクロック制御信号M0’〜M3’を提供できる。
【００７４】
以上、添付された図面を参照して、本発明の好適な実施形態を説明したが、当業者であれば本発明がその技術的思想や必須な特徴を変更することなく、他の具体的な形態にも実施され、このような形態も本発明に含まれるということを理解できるであろう。したがって、前述した実施形態は、例示的なものに過ぎず、限定的なものではない。
【産業上の利用可能性】
【００７５】
本発明は、同期式半導体メモリ装置において実施されうる。。
【図面の簡単な説明】
【００７６】
【図１】本発明の好適な一実施形態に係る同期式半導体メモリ装置のブロック図である。
【図２Ａ】図１のクロック制御信号発生部の回路図である。
【図２Ｂ】図２Ａのタイミング図である。
【図３Ａ】図１のクロックレプリカ回路のブロック図である。
【図３Ｂ】図３Ａのタイミング図である。
【図４Ａ】図１のサンプリングクロック発生器の回路図である。
【図４Ｂ】図４Ａのタイミング図である。
【図５Ａ】図１のレイテンシ回路のブロック図である。
【図５Ｂ】図１のレイテンシ回路の詳細な回路図である。
【図６】図１の本発明の好適な一実施形態に係る同期式半導体メモリ装置のタイミング図である。
【図７】本発明の好適な他の実施形態に係る同期式半導体メモリ装置のブロック図である。
【図８】図７のクロックエンコーダの回路図である。
【図９】図７のクロックデコーダの回路図である。
【符号の説明】
【００７７】
10：同期式半導体メモリ装置
50：メモリセルアレイ
110：クロック同期回路
120：内部クロック発生器
130：読出命令回路
140：モードレジスタ
200：レイテンシ制御回路
220：クロックレプリカ回路
240：サンプリングクロック発生器
250：レイテンシ回路
300：データ出力バッファ
【図１】
2007179728.tif 000003
【図２Ａ】
2007179728.tif 000004
【図２Ｂ】
2007179728.tif 000005
【図３Ａ】
2007179728.tif 000006
【図３Ｂ】
2007179728.tif 000007
【図４Ａ】
2007179728.tif 000008
【図４Ｂ】
2007179728.tif 000009
【図５Ａ】
2007179728.tif 000010
【図５Ｂ】
2007179728.tif 000011
【図６】
2007179728.tif 000012
【図７】
2007179728.tif 000013
【図８】
2007179728.tif 000014
【図９】
2007179728.tif 000015