(57)【要約】【課題】１つの画素領域１２の深さ方向に複数の光電変換部ＰＤ１，ＰＤ２を有して成るＣＭＯＳ型の固体撮像装置において、信号電荷の完全読み出しを可能にして、残像、ｋＴＣノイズを無くすようにする。【解決手段】光電変換部ＰＤ１，ＰＤ２とトランジスタからなる画素を有し、１つの画素領域１２の深さ方向に複数の光電変換部ＰＤ１，ＰＤ２が形成され、画素領域１２にフローティング・ディフージョン領域ＦＤ１，ＰＤ２が形成されて成る。【選択図】図１
2007194488.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部とトランジスタからなる画素を有し、
１つの画素領域の深さ方向に複数の前記光電変換部が形成され、
前記画素領域にフローティング・ディフージョン領域が形成されて成る
ことを特徴とする固体撮像装置。
【請求項２】
深さ方向に隣合う前記光電変換部の第１導電型の電荷蓄積領域が第２導電型の半導体領域で分離されて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記各光電変換部に対応してそれぞれ転送ゲート部が設けられて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項４】
深い位置の光電変換部の前記電荷蓄積領域が、転送ゲート部近傍で最も浅い位置の光電変換部の前記電荷蓄積領域と同じ高さ位置まで連続して形成されて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記フローティング・ディフージョン領域が前記各光電変換部に対して個別に形成去れて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項６】
前記フローティング・ディフージョン領域が前記各光電変換部に対して共通に形成去れて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項７】
前記画素を構成するトランジスタのうち、所要のトランジスタが、複数の画素に対して共有されて成る
ことを特徴とする請求項５又は６記載の固体撮像装置。
【請求項８】
撮像領域に対して垂直方向の隣合う画素のゲート電極が連続的につながり、
前記画素の転送ゲート配線を前記垂直方向の隣合う画素で共有して成る
ことを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、特に、光電変換により生成された電荷を画素信号に変換する変換部を画素内に含む固体撮像装置、例えば、ＣＭＯＳセンサー等に関する。ここで、ＣＭＯＳセンサーとは、ＣＭＯＳプロセスを応用して、または部分的に使用されたセンサーである。
また、固体撮像装置の形態としては、ワンチップとして形成された素子状のものでもよく、複数のチップから構成されるものであてもよい。
【背景技術】
【０００２】
固体撮像装置としてのＣＭＯＳセンサは、光電変換部とＭＯＳトランジスタとを含む複数の画素を備え、この画素の信号をＭＯＳトランジスタにより選択して読み出すように構成されている。このＣＭＯＳセンサは、低電圧・低消費電力、多機能であり、例えば携帯電話用のカメラ、デジタルスチルカメラあるいはデジタルビデオカメラ等の撮像素子として注目され使用されている。
【０００３】
ＣＭＯＳセンサとして、三重ウェル構造を利用して赤、緑及び青に対応した３層構造のｐｎフォトダイオードによる光電変換部を形成し、カラーフィルタを用いないで３原色（赤、緑、青）の信号を取出すようにしたものが提案されている（特許文献１参照）。
【０００４】
図１９に、特許文献１におけるＣＭＯＳセンサの構成を示す。このＣＭＯＳセンサ１は、ｐ型のシリコン半導体基板２にｎ型半導体層（ウェル領域）３、その上のｐ型半導体層（ウェル領域）４、その上の半導体界面のｎ型半導体層（ウェル領域）５が形成され、ｐ型半導体基板２とｎ型半導体層３との組み合わせ、ｎ型半導体層３とｐ型半導体層４との組み合わせ、ｐ型半導体層４とｎ型半導体層５との組み合わせで、３つのフォトダイオード、すなわち赤色フォトダイオード、緑色フォトダイオード、青色フォトダイオードが形成される。そして、赤、緑、青の各フォトダイオードに、これに蓄積された信号電荷を画素信号に変換して読み出すためのＭＯＳトランジスタが接続される。
【０００５】
すなわち、ｎ型半導体層５にリセットトランジスタ６ｂのソースが接続されると共に、増幅トランジスタ７ｂのゲートに接続され、増幅トランジスタ７ｂのソースが行選択トランジスタ８ｂのドレインに接続され、行選択トランジスタ８ｂのソースが青の信号線９ｂに接続される。リセットトランジスタ６ｂのドレイン及び増幅トランジスタ７ｂのドレインは電源配線に接続される。これによって、浅い位置の青色フォトダイオードに入射した短波長の青光が光電変換され、その信号電荷が青の画素信号に変換されて信号線９ｂに出力される。
また、ｐ型半導体層４に、同様にリセットトランジスタ６ｇ、増幅トランジスタ７ｇ及び行選択トランジスタ８ｇが接続され、中位の深さ位置の緑色フォトダイオードに入射した中波長の緑光が光電変換され、その信号電荷が緑の画素信号に変換されて信号線９ｇに出力される。
また、ｎ型半導体層３に、同様にリセットトランジスタ６ｒ、増幅トランジスタ７ｒ及び行選択トランジスタ８ｒが接続され、深い位置の赤色フォトダイオードに入射した長波長の赤光が光電変換され、その信号電荷が緑の画素信号に変換されて信号線９ｒに出力される。
【０００６】
【特許文献１】特表２００２ー５１３１４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上述の図１９に示すようなシリコン半導体基板２の縦方向（いわゆる深さ方向）にフォトダイオードを形成し、１画素領域から２色以上の信号を取出す方式においては、画素構造が従来のｐｎダイオードセンサを基本とした構造であり、各色に対応したフォトダイオードがｐｎ接合タイプであるが、不完全リセットによる残像の発生、またｋＴＣと呼ばれるリセットノイズの発生が避けられない。
【０００８】
この方式のセンサは、半導体層に直接リセットトランジスタ及び増幅トランジスタが接続されているため、１回リセットすると、そこを基準に蓄積されることになり、一般にＣＭＯＳセンサで用いられる相関二重サンプリング（ＣＤＳ）の手法が使えず、ｋＴＣノイズが避けられない。  つまり、リセットしたときに信号電荷が消去されてしまい、リセットレベルと信号レベルとの比較ができない。
【０００９】
本発明は、上述の点に鑑み、１つの画素領域の深さ方向に複数の光電変換部を有した構成において、信号電荷の完全読み出しを可能にして、残像をなくし、ｋＴＣノイズを無くすようにした固体撮像装置を提供するものである。
【課題を解決するための手段】
【００１０】
本発明に係る固体撮像装置は、光電変換部とトランジスタからなる画素を有し、１つの画素領域の深さ方向に複数の光電変換部が形成され、画素領域にフローティング・ディフージョン領域が形成されて成ることを特徴とする。
【００１１】
本発明の固体撮像装置では、深さ方向に複数の光電変換部を有する１つの画素領域にフローティング・ディフージョンが形成されるので、光電変換部で生成した信号電荷はフローティング・ディフージョン領域に読み出され読み出される。これにより、光電変換部の信号電荷の完全読み出し動作が可能になる。
【発明の効果】
【００１２】
本発明に係る固体撮像装置によれば、１つの画素領域の深さ方向に複数の光電変換部を有する構成において、光電変換部の信号電荷の完全読み出し動作が可能になるため、残像を無くし、リセット動作に伴うｋＴＣランダムノイズの発生を無くすことができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態を説明する。
【００１４】
図１〜図４に、本発明に係る固体撮像装置、特にＣＭＯＳイメージセンサの第１実施の形態を示す。なお、同図は撮像領域の要部、すなわち１つの画素領域の平面レイアウト及びその断面構造を示す。
第１実施の形態に係るＣＭＯＳイメージセンサ１１は、１つの画素領域１２の深さ方向に２色以上の複数、本例では２つの光電変換部となるフォトダイオードＰＤ１，ＰＤ２と、２つの転送ゲート部（ゲート電極とその直下のチャネル部を含むが、図ではゲート電極を指す）ＴＧ１、ＴＧ２と、２つの拡散層容量、すなわちフローティング・ディフージョン領域ＦＤ１，ＦＤ２とを有し，さらに夫々のフォトダイオードＰＤ１，ＰＤ２に対して複数のＭＯＳトランジスタ、例えば転送トランジスタＴｒ１、図示しないがリセットトランジスタ、増幅トランジスタ及び選択トランジスタの４つのトランジスタを設けて成る。ここで、フォトダイオードＰＤ１に対応する転送トランジスタＴｒ１（すなわちＴｒ１１）は、フォトダイオードＰＤ１と転送ゲート部ＴＧ１とフローティング・ディフージョン領域ＦＤ１で構成される。フォトダイオードＰＤ２に対応する転送トランジスタＴｒ１（すなわちＴｒ１２）は、フォトダイオードＰＤ２と転送ゲート部ＴＧ２とフローティング・ディフージョン領域ＦＤ２で構成される。
【００１５】
２つの画素のフォトダイオードＰＤ１，ＰＤ２が平面レイアウトでみると、同じ領域に形成されるも、一方の画素に対応する転送ゲート部ＴＧ１及びフローティング・ディフージョン領域ＦＤ１の組と、他方の画素に対応する転送ゲート部ＴＧ２及びフローティング・ディフージョン領域ＦＤ２の組とは、互いに電気的に素子分離領域１７により分離される。
【００１６】
本例では、撮像領域内に後述するように、少なくともこの深さ方向に２色の画素のフォトダイオードを有した画素領域１２が存在するように、複数の画素が２次元的に配列されている。
【００１７】
画素領域１２は、第１導電型の半導体基板、例えばｎ型のシリコン半導体基板１８に第２導電型の半導体ウェル領域、本例ではｐ型半導体ウェル領域１９が形成され、このｐ型半導体ウェル領域１９の深さ方向の異なる位置にそれぞれ第１、第２のフォトダイオードの電荷蓄積領域となるｎ型半導体領域（以下、ｎ型電荷蓄積領域という）２０、２２が形成される。すなわち、表面側の浅い位置にフォトダイオードＰＤ１により短波長の光を光電変換して生成された電荷を収集蓄積する第１のｎ型電荷蓄積領域２０が形成される。このｎ型電荷蓄積領域２０の下層に分離領域となるｐ＋半導体領域２１を介して深い位置にフォトダイオードＰＤ２により長波長の光を光電変換して生成された電荷を収集蓄積する第２のｎ型電荷蓄積領域２２が形成される。
【００１８】
第２のｎ型電荷蓄積領域２２は、転送ゲート部ＴＧ２に隣接して基板表面側の第１のｎ型電荷蓄積領域２０と同じ高さ位置となるように延長して形成される。すなわち、第２のｎ型電荷蓄積領域２２は転送ゲート部ＴＧ２側の端部から一部基板表面側に延びる延長部２２ａを有して形成される。一方、ｐ＋半導体領域２１は、第２のｎ型電荷蓄積領域２２を第１のｎ型電荷蓄積領域２０から完全に分離するために、第２のｎ型電荷蓄積領域の延長部２２ａ及び後述する素子分離１７のｐ型半導体層２８、２７と、第１のｎ型電荷蓄積領域２０との間に介在するように延長部２１ａを有して形成される（図２、図３参照）。
【００１９】
基板表面と絶縁膜２６との界面には、第１のｎ型電荷蓄積領域２０、ｐ＋半導体領域２１の延長部２１ａ及び第２のｎ型電荷蓄積領域２２の延長部２２ａにわたり、暗電流抑制のためのアキュミュレーション層、本例ではｐ＋半導体領域（以下、ｐ＋アキュミュレーション層という）２５が形成される。
【００２０】
ｐ＋アキュミュレーション層２５の濃度は、例えば１×１０１２〜１×１０１６／ｃｍ２ のイオン注入量による濃度とすることができる。
第１のｎ型電荷蓄積領域２０の濃度は、例えば１×１０１０〜１×１０１３／ｃｍ２ のイオン注入量による濃度とすることができる。
ｐ＋半導体領域２１の濃度は、例えば１×１０１０〜１×１０１３／ｃｍ２ のイオン注入量による濃度とすることができる。
第２のｎ型電荷蓄積領域２２の濃度は、例えば１×１０１０〜１×１０１３／ｃｍ２ のイオン注入量による濃度とすることができる。
ｐ型半導体ウェル領域１９の濃度は、１×１０１３／ｃｍ３ 以上とすることができる。
【００２１】
各領域の深さは、吸収したい色光により異なり最適化する。ｐ＋半導体領域２１はグランド（ＧＮＤ）電位である。
【００２２】
素子分離領域１７は、選択酸化層（ＬＯＣＯＳ層）、シリコントレンチアイソレーション（ＳＴＩ）などの絶縁膜による分離、若しくはｐ型半導体層による分離、若しくはその両方などの、一般的なシリコン半導体の分離方式を用いることができる。本例では、図４に示すように、基板表面側の比較的浅い位置に高濃度のｐ＋半導体層２７とこれに深さ方向に連続する低濃度のｐ半導体領域２８と、基板表面上の比較的厚い絶縁膜２９とにより形成される（図４参照）。フローティング・ディフージョンＦＤ１，ＦＤ２、転送ゲート部ＴＧ１，ＴＧ２を分離する素子分離領域１７は、第２のｎ型電荷蓄積領域２２の延長部２ａを第２のｎ型電荷蓄積領域２０から分離するために、転送ゲート部ＴＧ１，ＴＧ２を越えてフォトダイオードＰＤ側に延びて形成する必要がある。
【００２３】
隣合う画素領域１２間の素子分離領域、あるいは画素領域１２内の他の素子分離領域も、上記素子分離領域１７と同様の構造で形成される。
【００２４】
第１実施の形態に係るＣＭＯＳイメージセンサ１１では、フォトダイオードＰＤ１のｎ型電荷蓄積領域２２と、フォトダイオードＰＤ２のｎ型電荷蓄積領域２２が、露光時間に電荷収集をするため空乏状態にして置く。短波長の光は浅い位置のフォトダイオードＰＤ１に入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域２０に蓄積される。長波長の光は深い位置のフォトダイオードＰＤ２に入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域２２に蓄積される。この両ｎ型電荷蓄積領域２０、２２の空乏化された層（ｎ型空乏層）の間をｐ＋半導体領域２１が電位的に障壁を形成して分離している。ここで、ｐ＋半導体領域２１は、空乏化してもよいし、中性領域と成っていてもよい。
【００２５】
そして、フォトダイオードＰＤ１のｎ型電荷蓄積領域２２に蓄積された電荷は、転送トランジスタＴｒ１１の転送ゲート部ＴＧ１からフローティング・ディフージョン領域ＦＤ１に読み出される（図２の矢印参照）。フォトダイオードＰＤ２のｎ型電荷蓄積領域２２に蓄積された電荷は、その延長部２２ａを通り、転送トランジスタＴｒ１２の転送ゲート部ＴＧ２からフローティング・ディフージョン領域ＦＤ２に読み出される（図３の矢印参照）。この第２のｎ型電荷蓄積領域２２の延長部２ａも、ｐ＋半導体領域２１の延長部２１ａによる電位障壁で第１のｎ型電荷蓄積領域２０と分離されているので、第２のｎ型電荷蓄積領域２２のみの電荷がフローティング・ディフージョン領域ＦＤ２に読み出される。この延長部２２ａは電荷取り出し口として機能する。
【００２６】
上述の第１実施の形態に係るＣＭＯＳイメージセンサ１１によれば、１つの画素領域１２から２種類以上、本例では２種類の色信号電荷が得られる。しかも、各フォトダイオードＰＤ１，ＰＤ２に対して夫々フローティング・ディフージョン領域ＦＤ１，ＦＤ２を設けることにより、各フォトダイオードＰＤ１，ＰＤ２の電荷の完全に読み出し動作が可能になり、原理的に残像を無くすことができる。また、リセット動作に伴うｋＴＣランダムノイズの発生を無くすことができる。
また、２種類の感度分光特性を持つ信号を互い混じることなく、それぞれのフローティング・ディフージョン領域ＦＤ１，ＦＤ２に読み出すことができる。
【００２７】
１つの画素領域１２に深さ方向に２つの画素のフォトダイオードＰＤ１，ＰＤ２を積層して構成されるので、同じ画素数の撮像領域としたときに、画素の受光面積を大きくとることができ、感度の向上を図ることができる。
【００２８】
一方、シリコン基板の界面、すなわち第１のｎ型電荷蓄積領域２０及び第２のｎ型電荷蓄積領域の延長部２２ａの絶縁膜２６との界面は、ｐ＋アキュミュレーション層２５にて覆われているので、界面準位による電荷の発生を抑制し、暗電流を抑制することができる。深さ方向に異なる各フォトダイオードＰＤ１，ＰＤ２のｎ型電荷蓄積領域２０、２２に対して個々の転送ゲート部ＴＧ１，ＴＧ２を設けることにより、ＨＡＤ（Ｈｏｌｅ  Ａｃｃｕｍｕｌａｔｉｏｎ  Ｄｉｏｄｅｓ）型のセンサを構成することができる。
【００２９】
図５〜図８に、本発明に係る固体撮像素子、特にＣＭＯＳイメージセンサの第２実施の形態を示す。なお、同図は撮像領域の要部、すなわち１つの画素領域の平面レイアウト及びその断面構造を示す。同図において、前述の図１〜図４と対応する部分には同一の符号を付して重複説明を省略する。
【００３０】
本実施の形態に係るＣＭＯＳイメージセンサ４１は、１つの画像領域４２において、深さ方向に異なる２つのフォトダイオードＰＤ１及びＰＤ１に対して、フローティング・ディフージョン領域を分割せず、１つのフローティング・ディフージョン領域ＦＤを共通に形成して構成される。その他の構成は、前述の図１〜図４と同様である。
【００３１】
本例においても、撮像領域内に後述するように、少なくともこの深さ方向に２色の画素を有した画像領域４２が存在するように、複数の画素が２次元的に配列される。
【００３２】
第２実施の形態に係るＣＭＯＳイメージセンサ４１では、短波長の光は浅い位置のフォトダイオードＰＤ１に入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域２０に蓄積される。長波長の光は深い位置のフォトダイオードＰＤ２に入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域２２に蓄積される。そして、それぞれのｎ型電荷蓄積領域２０及び２２に蓄積された電荷は、後述するように読み出しタイミングを変えることにより、転送ゲート部ＴＧ１，ＴＧ２から共通のフローティング・ディフージョン領域ＦＤに読み出される。
【００３３】
第２実施の形態に係るＣＭＯＳイメージセンサ４１によれば、第１実施の形態と同様に、１つの画素領域４２から２種類の色信号電荷が得られ、しかも各フォトダイオードＰＤ１，ＰＤ２に対して共通のフローティング・ディフージョン領域ＦＤを設けて、各フォトダイオードＰＤ１，ＰＤ２の電荷を時間差で読み出すことにより、フォトダイオードＰＤ１，ＰＤ２の蓄積電荷の完全に読み出し動作が可能になる。したがって、原理的に残像を無くすことができ、リセット動作に伴うｋＴＣランダムノイズの発生を無くすことができる。
【００３４】
また、２種類の感度分光特性を持つ信号を互い混じることなく、それぞれ共通のフローティング・ディフージョン領域ＦＤに読み出すことができる。また、第１のｎ型電荷蓄積領域２０及び第２のｎ型電荷蓄積領域の延長部２２ａの絶縁膜２６との界面は、ｐ＋アキュミュレーション層２５にて覆われているので、界面準位による電荷の発生を抑制し、暗電流を抑制することができる。
【００３５】
本発明の実施の形態においては、同じ撮像領域内に深さ方向に２種以上の色の画素、上例では２色の画素（フォトダイオードＰＤ１，ＰＤ２）を有した画素領域１２または４２と、深さ方向に一種のフォトダイオードをもつ画素領域が２次元的に配列して構成することができる。あるいは深さ方向に異なる２種以上の画素、例えば２色の画素（フォトダイオード）を有した２種の画素領域を２次元的に配列して構成することもできる。
【００３６】
例えば、図９に示すように、深さ方向に第１、第２の色、例えば赤（Ｒ）と緑（Ｇ）の２種のフォトダイオードを有する第１画素領域６１と、深さ方向に第３、第２の色、例えば青（Ｂ）と緑（Ｇ）の２種のフォトダイオードを有する第２画素領域６２を繰り返しパターンで２次元的に配列して３原色のＣＭＯＳイメージセンサを構成することができる。  また、図１０に示すように、深さ方向に第１、第２の色、例えば青（Ｂ）と緑（Ｇ）の２種のフォトダイオードを有する第１画素領域６３と、深さ方向に第３の色、例えば赤（Ｒ）の１種のフォトダイオードを有する第２画素領域６４を繰り返しパターンで２次元的に配列して３原色のＣＭＯＳイメージセンサを構成することができる。
【００３７】
このようなＣＭＯＳイメージセンサにおいて、各画素領域上に所要のカラーフィルタ（例えば補色フィルタ、原色フィルタ）を形成して構成することもでき、あるいは所要のカラーフィルタを形成せずに構成することもできる。例えば、図９では、第１画素領域６１上には青色カットフィルタを、第２画素領域６２上に赤色カットフィルタを形成することもでき、あるいはこの様なフィルタを形成しない構成とすることができる。図１０では、第１画素領域６３上に赤色カットフィルタを、第２画素領域６４上に赤色フィルタを形成することもでき、あるいはこのようなフィルタを形成したい構成とすることができる。
【００３８】
図１１〜図１４に、本発明に係るＣＭＯＳイメージセンサの第３実施の形態を示す。同図は撮像領域の要部、すなわち１つの画素領域の平面レイアウト及びその断面構造を示す。本実施の形態は、深さ方向にもう１つフォトダイオードを追加して赤、緑及び青の３種の色の画素とした構成であり、基本構成は第１実施の形態と同じである。
【００３９】
第３実施の形態に係るＣＭＯＳイメージセンサ５１は、１つの画素領域５２の深さ方向に赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の３色の光電変換部となるフォトダイオードＰＤｒ、ＰＤｇ及びＰＤｂと、３つの転送ゲート部（ゲート電極とその直下のチャネル部を含むが、図ではゲート電極を指す）ＴＧｒ、ＴＧｇ及びＴＧｂと、３つのフローティング・ディフージョン領域ＦＤｒ、ＦＤｇ及びＦＤｂとを有し、さらに夫々のフォトダイオードＰＤｒ，ＰＤｇ，ＰＤｂに対して複数のＭＯＳトランジスタ、例えば転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの４つのトランジスタを設けて成る。転送トランジスタＴｒ１ｒ，Ｔｒ１ｇ，Ｔｒ１ｂは、フォトダイオードＰＤｒ，ＰＤｇ，ＰＤｂに対応する転送トランジスタである。
【００４０】
３つの画素のフォトダイオードＰＤｒ，ＰＤｇ，ＰＤｂは平面レイアウトでみると、同じ領域に形成されるも、赤画素に対応する転送ゲート部ＴＧｒ及びフローティング・ディフージョン領域ＦＤｒの組と、緑画素に対応する転送ゲート部ＴＧｇ及びフローティング・ディフージョン領域ＦＤｇの組と、青画素に対応する転送ゲート部ＴＧｂ及びフローティング・ディフージョン領域ＦＤｂの組とは、互いに電気的に阻止分離領域１７により分離されている。
【００４１】
本例では、撮像領域内にこの深さ方向に３色の画素のフォトダイオードＰＤｒ，ＰＤｇ，ＰＤｂを有した画素領域５２が複数２次元的に配列されている。
【００４２】
画素領域５２は、第１導電型の半導体基板、例えばｎ型のシリコン半導体基板１８に第２導電型の半導体ウェル領域、本例ではｐ型半導体ウェル領域１９が形成され、このｐ型半導体ウェル領域１９の深さ方向の異なる位置にそれぞれ第１、第２及び第３のフォトダイオードの電荷蓄積領域となるｎ型半導体領域（以下、ｎ型電荷蓄積領域という）５４、５６及び５８が形成される。すなわち、表面側の浅い位置にフォトダイオードＰＤｒにより青色光を光電変換して生成された電荷を収集蓄積する第１のｎ型電荷蓄積領域５４が形成される。このｎ型電荷蓄積領域５４の下層に分離領域となるｐ＋半導体領域５５を介してフォトダイオードＰＤｇにより緑色光を光電変換して生成された電荷を収集蓄積する第２のｎ型電荷蓄積領域５６が形成され、このｎ型電荷蓄積領域５６の下層に分離領域となるｐ＋半導体領域５７を介してフォトダイオードＰＤｂにより緑色光を光電変換して生成された電荷を収集蓄積する第３のｎ型電荷蓄積領域５８が形成される。
【００４３】
第２のｎ型電荷蓄積領域５６は、転送ゲート部ＴＧｇに隣接して基板表面側の第１のｎ型電荷蓄積領域５４と同じ高さ位置となるように延長して形成される。すなわち、第２のｎ型電荷蓄積領域５６は転送ゲート部ＴＧｇ側の端部から一部基板表面側に延びる延長部５６ａを有して形成される。一方、ｐ＋半導体領域５５は、第２のｎ型電荷蓄積領域５６を第１のｎ型電荷蓄積領域５４から完全に分離するために、第２のｎ型電荷蓄積領域の延長部５６ａ及び素子分離１７のｐ型半導体層２８、２７と、第１のｎ型電荷蓄積領域５４との間に介在するように延長部５５ａを有して形成される（図１３参照）。
【００４４】
第３のｎ型電荷蓄積領域５８は、転送ゲート部ＴＧｒに隣接して基板表面側の第１のｎ型電荷蓄積領域５４と同じ高さ位置となるように延長して形成される。すなわち、第２のｎ型電荷蓄積領域５８は転送ゲート部ＴＧｒ側の端部から一部基板表面側に延びる延長部５８ａを有して形成される。一方、ｐ＋半導体領域５７は、第３のｎ型電荷蓄積領域５８を第１及び第２のｎ型電荷蓄積領域５４及び５６から完全に分離するために、第３のｎ型電荷蓄積領域の延長部５８ａ及び素子分離１７のｐ型半導体層２８、２７と、第１及び第２のｎ型電荷蓄積領域５４及び５６との間に介在するようにｐ＋半導体領域５５とも連続するように延長部５７ａを有して形成される（図１４参照）。
【００４５】
基板表面と絶縁膜２６との界面には、第１のｎ型電荷蓄積領域５４、ｐ＋半導体領域５５の延長部５５ａ、第２のｎ型電荷蓄積領域５６の延長部５６ａ、ｐ＋半導体領域５７の延長部５７及び第３のｎ型電荷蓄積領域５８の延長部５８ａにわたり、暗電流抑制のためのｐ＋アキュミュレーション層２５が形成される。
その他の構成は前述の第１実施の形態と同様であるので詳細説明を省略する。
【００４６】
第３実施の形態に係るＣＭＯＳイメージセンサ５１では、青色光は浅い位置のフォトダイオードＰＤｂに入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域５４に蓄積される。緑色光はその下層位置のフォトダイオードＰＤｇに入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域５６に蓄積される。赤色光はその最下層位置のフォトダイオードＰＤｒに入射されて光電変換され、生成された電荷がｎ型電荷蓄積領域５８に蓄積される。
【００４７】
そして、青のフォトダイオードＰＤｂのｎ型電荷蓄積領域５４に蓄積された電荷は、転送トランジスタＴｒ１ｂの転送ゲート部ＴＧｂからフローティング・ディフージョン領域ＦＤｂに読み出される（図１２の矢印参照）。緑のフォトダイオードＰＤｇのｎ型電荷蓄積領域５６に蓄積された電荷は、その延長部５６ａを通り、転送トランジスタＴｒ１ｇの転送ゲート部ＴＧｇからフローティング・ディフージョン領域ＦＤｇに読み出される（図１３の矢印参照）。赤のフォトダイオードＰＤｒのｎ型電荷蓄積領域５８に蓄積された電荷は、その延長部５８ａを通り、転送トランジスタＴｒ１ｒの転送ゲート部ＴＧｒからフローティング・ディフージョン領域ＦＤｒに読み出される（図１４の矢印参照）。この第２及び第３のｎ型電荷蓄積領域５６及び５８の延長部５６ａ５８ａも、ｐ＋半導体領域５５、５７の延長部５５ａ、５７ａによる電位障壁で第１のｎ型電荷蓄積領域５４と分離されているので、それぞれ第２のｎ型電荷蓄積領域５６、第３のｎ型半導体領域５８のみの電荷がフローティング・ディフージョン領域ＦＤｇ、ＦＤｒに読み出される。この延長部５６ａ、５８ａは電荷取り出し口として機能する。
【００４８】
第３実施の形態に係るＣＭＯＳイメージセンサ５１によれば、第１実施の形態と同様に、１つの画素領域５２から赤、緑及び青色の３種の色信号電荷が得られ、しかも各フォトダイオードＰＤｒ，ＰＤｇ，ＰＤｂに対して夫々フローティング・ディフージョン領域ＦＤｒ，ＦＤｇ，ＦＤｂを設けて読み出すので、フォトダイオードＰＤｒ１，ＰＤｇＰＤｂの蓄積電荷の完全に読み出し動作が可能になる。したがって、原理的に残像を無くすことができ、リセット動作に伴うｋＴＣランダムノイズの発生を無くすことができる。
【００４９】
また、赤、緑及び青の感度分光特性を持つ３つの信号を互い混じることなく、それぞれ夫々のフローティング・ディフージョン領域ＦＤｒ，ＰＤｇ，ＰＤｂに読み出すことができる。また、赤、緑、青のｎ型電荷蓄積領域５４、ｎ型電荷蓄積領域延長部５６ａ、ｎ型電荷蓄積領域延長部５８ａの絶縁膜２６との界面は、ｐ＋アキュミュレーション層２５にて覆われているので、界面準位による電荷の発生を抑制し、暗電流を抑制することができる。
【００５０】
第３実施の形態においては、フローティング・ディフージョン領域ＦＤｒ，ＦＤｇ，ＦＤｂを阻止分離領域１７で分離して設けた構成としたが、例えば前述の図５で示す第２実施の形態と同様にフローティングデフュージョンを共通に形成するように構成することもできる。
【００５１】
次に、本発明に係るＣＭＯＳイメージセンサの画素配線と駆動方法の実施の形態を説明する。図１５及び図１６に、前述の第２実施の形態（図５参照）のフローティング・ディフージョン領域を１個で共用する場合における画素配線、及びその等価回路の実施の形態を示す。本実施の形態の画素の駆動は４トランジスタ型のＣＭＯＳイメージセンサを基本にいている。
【００５２】
本実施の形態においては、図１５に示すように、フローティング・ディフージョン領域ＦＤが１個で共用され、画素領域の深さ方向の異なる位置の２つのフォトダイオードＰＤ１，ＰＤ２に対して、それぞれ個別の転送トランジスタＴｒ１１，Ｔｒ１２が設けられると共に、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３、行選択トランジスタＴｒ４が共用されて２画素が構成される。
【００５３】
図１５においては、１つの画素領域４２内に、ｎ型半導体領域による共通のフローティング・ディフージョン領域ＦＤに隣接して、リセットトランジスタＴｒ２と、増幅トランジスタＴｒ３及び行選択トランジスタＴｒ４が形成される。リセットトランジスタＴｒ２は、リセットゲート電極４５を有し、フローティング・ディフージョン領域ＦＤをソース領域とし、ｎ型半導体領域４４をドレイン領域として構成される。増幅トランジスタＴｒ３は、増幅ゲート電極４６を有し、ｎ型半導体領域４４をドレイン領域とし、ｎ型半導体領域４７をソース領域として構成される。行選択トランジスタＴｒ４は、選択ゲート電極４８を有し、ｎ型半導体領域４７をドレイン領域とし、ｎ型半導体領域４９をソース領域として構成される。
【００５４】
転送トランジスタＴｒ１１の転送ゲート電極ＴＧ１に第１の転送配線３１１が接続され、転送トランジスタＴｒ１２の転送ゲート電極ＴＧ２に第２の転送配線３１２が接続される。フローティング・ディフージョン領域ＦＤと増幅ゲート電極４６とが配線３０により接続される。リセットゲート電極４５がリセット配線３２が接続される。選択ゲート電極４９が垂直信号線３３に接続される。
【００５５】
図１６は、図１５の画素領域の等価回路を示す。第１のフォトダイオードＰＤ１が第１の転送トランジスタＴｒ１１のソースに接続され、第２のフォトダイオードＰＤ２が第２の転送トランジスタＴｒ１２のソースに接続される。第１及び第２の転送トランジスタＴｒ１１及びＴｒ１２のドレインとなる共通のフローティング・ディフージョン領域ＦＤが、増幅トランジスタＴｒ３のゲートに接続されると共に、リセットトランジスタＴｒ２のソースに接続される。リセットトランジスタＴｒ２のゲートがリセット配線３２に接続され、そのドレインが電源配線（図示せず）に接続される。増幅トランジスタＴｒ３は、ドレインが電源配線（図示せず）に接続され、ソースが行選択トランジスタＴｒ４のドレインに接続される。行選択トランジスタＴｒ４のソースに垂直信号線３３が接続され、ゲートに選択配線３４が接続される。
【００５６】
次に、フォトダイオードＰＤ１の短波長の蓄積電荷と、フォトダイオードＰＤ２の長波長の蓄積電荷を読み出す駆動方法を説明する。先ず、リセットトランジスタＴｒ２をオンしてフローティング・ディフージョン領域ＦＤの電位をリセットし、その信号を増幅トランジスタＴｒ３により行選択トランジスタＴｒ４、垂直信号線３３を通して信号線電位として読み出す。この信号線電位をカラム型ＣＤＳ（相関二重サンプリング）法でリセット信号として保持する。次に、第１のフォトダイオードＰＤ１に蓄積された電荷を転送トランジスタＴｒ１１をオンしてフローティング・ディフージョン領域ＦＤに読み出す。この信号を増幅トランジスタＴｒ３、行選択トランジスタＴｒ４を通して垂直信号線３３に読み出す。この信号をＣＤＳの信号として先のリセット信号との差分をとる動作を行い、信号電荷、すなわちフォトダイオードＰＤ１の画素信号を出力する。
次に、ＰＤ２の画素信号を、先のＰＤ１の画素信号の場合と全く同じような動作で出力する。このように時間差を設けて駆動することにより、異なる色の画素信号を取り出すことができる。
【００５７】
次に、図１で示すように、フローティングデフュージョンが２つの場合の駆動方法の実施の形態を説明する。図１５及び図１６の実施の形態ではフォトダイオードＰＤ１，ＰＤ２の蓄積画素の読み出し時間が僅かに異なる。この差を無くし同時に読み出す方法として、フローティング・ディフージョン領域を２つ設け、垂直信号線を２本とすることで可能になる。
【００５８】
図１７に、その場合の等価回路を示す。この等価回路は前述の図１に示す、素子分離領域１７にて分離した２つのフローティングデフュージョンＦＤ１，ＦＤ２を有する画素領域１２を適用した場合である。この等価回路では、２つのフォトダイオードＰＤ１，ＰＤ２に対して、夫々フローティング・ディフージョン領域と、４つトランジスタ（転送、リセット、増幅、行選択の各トランジスタ）と垂直信号線を設けて構成される。すなわち、第１のフォトダイオードＰＤ１が第１転送トランジスタＴｒ１１のソースに接続される。第１転送トランジスタＴｒ１１は、そのドレイン（いわゆるフローティング・ディフージョンＦＤ１）が第１増幅トランジスタＴｒ３１のゲートと第１リセットトランジスタＴｒ２１のソースとに接続されると共に、そのゲートが第１転送配線３１１に接続される。第１リセットトランジスタＴｒ２１のドレインは電源配線（図示せず）に接続され、そのゲートがリセット配線３２１に接続される。
【００５９】
第１増幅トランジスタＴｒ３１は、そのドレインが電源配線（図示せず）に接続され、そのソースが第１行選択トランジスタＴｒ４１１を介して第１垂直信号線３３１に接続される。
【００６０】
一方、第２のフォトダイオードＰＤ２については、第１フォトダイオードＰＤ１と同様の回路を有するので、対応する部分にサフィックス２を付して重複説明を省略する。ここで、第１及び第２の行選択トランジスタＴｒ４１，Ｔｒ４２のゲートは、共通の行選択配線３４が接続される。
【００６１】
本実施の形態においては、フォトダイオードＰＤ１，ＰＤ２に対して、２つフローティング・ディフージョン領域ＦＤ１，ＦＤ２及び２本の垂直信号線３３１、３３２を設けた回路構成とすることにおより、２つの画素に対して、完全に同時並行にリセット読み出し動作を行うことができ、時間同時性を完全に確保することができる。各画素の信号の読み出しは、基本的に図１６で説明した動作と同じであるので、説明を省略する。
【００６２】
次に、図１８に、画面垂直方向の画素の転送ゲートを共有した、本発明に係るＣＭＯＳイメージセンサの他の実施の形態を示す。本実施の形態のＣＭＯＳイメージセンサ７１は、前述の図１５の画素領域４２が水平、垂直方向に２次元的に配列される。そして、１つの画素領域４２内に垂直方向に素子分離された２つの転送ゲート電極ＴＧ１，ＴＧ２を、垂直方向に隣り合う画素領域４２で互いに素子分離領域１７を跨いで接続するように連続して形成し、垂直方向に隣り合う画素の互いに接続された第１転送ゲート電極ＴＧ１及び第２転送ゲート電極ＴＧ２に対して１本の共有転送ゲート配線３１に接続して構成される。
その他の構成は図１５と同様であるので、対応する部分には同一符号を付して重複説明を省略する。
【００６３】
本実施の形態に係るＣＭＯＳイメージセンサ７１によれば、画面垂直方向の第１画素の転送ゲート電極ＴＧ１の配線と、第２画素の転送ゲート電極ＴＧ２の配線を１本の転送ゲート配線３１で共有するので、垂直方向に隣り合う画素領域４２間の面積を大幅に低減することができる。
【００６４】
上例では、本発明を１画素領域に対して深さ方向に２画素、あるいは３画素を形成し、２色、３色の信号を取り出すようにした構成に適用した場合であるが、１画素領域に対して深さ方向に４画素以上を形成して、４色以上の信号をとるだす場合にも適用できる。
このような構成においても、例えば、３色、４色に対応した転送ゲートを設けること、表面にｐ＋アキュミュレーション層を設けること、各色のフォトダイオードはｎ型を基準にして空乏化できるような濃度にすること、それら同志の分離をｐ型半導体層で行うこと、そのたの共有の仕方、読み出し方法等は、前述の２画素の場合に準じて行うことができる。
【００６５】
上例では、本発明を、１つのフォトダイオードと４つのＭＯＳトランジスタで１画素を構成した固体撮像装置に適用したが、画素を構成するＭＯＳトランジスタとしては４トランジスタ以外に、３トランジスタ（例えば転送トランジスタ、リセットトランジスタ、増幅トランジスタ）など必要に応じて所要数のトランジスタで構成した固体撮像装置にも適用できる。
【図面の簡単な説明】
【００６６】
【図１】本発明に係る固体撮像装置の第１実施の形態の要部（１つの画素領域）の平面図である。
【図２】図１のＡーＡ線上の断面図である。
【図３】図１のＢーＢ線上の断面図である。
【図４】図１のＣーＣ線上の断面図である。
【図５】本発明に係る固体撮像装置の第２実施の形態の要部（１つの画素領域）の平面図である。
【図６】図５のＡーＡ線上の断面図である。
【図７】図５のＢーＢ線上の断面図である。
【図８】図５のＣーＣ線上の断面図である。
【図９】本発明に係る固体撮像装置の３原色を構成するための画素の配列の一例を示す模式図である。
【図１０】本発明に係る固体撮像装置の３原色を構成するための画素の配列の他の例を示す模式図である。
【図１１】本発明に係る固体撮像装置の第３実施の形態の要部（１つの画素領域）の平面図である。
【図１２】図１１のＡーＡ線上の断面図である。
【図１３】図１１のＢーＢ線上の断面図である。
【図１４】図１１のＣーＣ線上の断面図である。
【図１５】本発明に係る固体撮像装置の第２実施の形態を適用して、フローティング・ディフージョン領域を共用した場合の画素配線の例を示す要部（１つの画素領域）の平面図である。
【図１６】図１５の等価回路図である。
【図１７】本発明に係る固体撮像装置の第１実施の形態を適用して、フローティング・ディフージョン領域を個別に設けた場合の等価回路図である。
【図１８】本発明に係る固体撮像装置の更に他の実施の形態を示す要部の平面図である。
【図１９】従来の深さ方向に複数の半導体ウェル領域を設けて、異なる色信号を取出すようにした固体撮像装置の例を示す断面図である。
【符号の説明】
【００６７】
１１、４１、５１・・ＣＭＯＳイメージセンサ、１２、４２、５２・・１つの画素領域、ＰＤ〔ＰＤ１，ＰＤ２〕・・フォトダイオード、ＴＧ〔ＴＧ１，ＴＧ２〕・・転送ゲート部、ＦＤ〔ＦＤ１，ＦＤ２〕・・フローティング・ディフージョン、１７・・素子分離領域、１８・・ｎ型半導体基板、１９・・ｐ型半導体ウェル領域、２０・・第１フォトダイオードのｎ型電荷蓄積領域、２１・・ｐ＋半導体領域、２２・・第２フォトダイオードのｎ型電荷蓄積領域、２５・・ｐ＋アキュミュレーション層、２６・・絶縁膜、３２・・リセット配線、３３・・垂直信号線、３４・・選択配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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