(57)【要約】【課題】画像表示装置の低コスト化を図る。【解決手段】絶縁基板上に、複数のゲート線と、該複数のゲート線にマトリクス状に交差する複数の信号線と、複数の薄膜トランジスタを有し、複数のゲート線を積層電極とする。複数の薄膜トランジスタを、ｎチャネル伝導型およびｐチャネル伝導型の２種類で構成し、一方の薄膜トランジスタのゲート電極は、前記ゲート線と同じ構成の積層電極で、他方の薄膜トランジスタのゲート電極は前記ゲート線の下層電極と同層の電極で構成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁性基板上に形成された複数のゲート線と、前記複数のゲート線にマトリクス状に交差して形成された複数の信号線と、複数の薄膜トランジスタを有する画像表示装置であって、
前記複数のゲート線は積層構造であり、前記複数の薄膜トランジスタは、ｎチャネル伝導型およびｐチャネル伝導型の２種類からなり、一方の薄膜トランジスタのゲート電極は、前記ゲート線と同じ構成の積層電極で、他方の薄膜トランジスタのゲート電極は前記ゲート線の下層電極と同層の電極であることを特徴とする画像表示装置。
【請求項２】
請求項１において、
前記ゲート線および前記信号線は積層構造であり、前記ゲート線の上層膜と前記信号線の下層膜は同じ材質であることを特徴とする画像表示装置。
【請求項３】
絶縁性基板上に形成された複数のゲート線と、前記複数のゲート線とマトリクス状に交差して形成された複数の信号線と、複数の薄膜トランジスタを有する画像表示装置であって、
前記複数のゲート線は積層構造であり、前記複数のゲート線と前記複数の信号線とで囲まれた領域に画素電極を有し、前記複数の薄膜トランジスタは、ｎチャネル伝導型およびｐチャネル伝導型の２種類からなり、一方の薄膜トランジスタのゲート電極は前記画素電極と同じ材質で、他方の薄膜トランジスタのゲート電極は前記ゲート線と同じ材質の層と前記画素電極と同じ材質の層の積層構造であることを特徴とする画像表示装置。
【請求項４】
請求項３において、
前記他方の薄膜トランジスタのゲート電極は前記ゲート線と同じ構成の積層電極であり、前記積層電極の下層膜および前記一方の薄膜トランジスタのゲート電極は前記画素電極と同層の電極であることを特徴とする画像表示装置。
【請求項５】
請求項３において、
前記画素電極および前記一方の薄膜トランジスタのゲート電極は透明電極であることを特徴とする画像表示装置。
【請求項６】
請求項３において、
前記画素電極および一方の薄膜トランジスタのゲート電極の膜厚は２０ｎｍ以上６０ｎｍ以下であることを特徴とする画像表示装置。
【請求項７】
請求項３において、
前記ゲート線と前記信号線の間に層間絶縁膜を有し、前記画素電極の上方に前記層間絶縁膜を介して前記画素電極と同じ材質の電極を有することを特徴とする画像表示装置。
【請求項８】
請求項７において、
前記ゲート線と前記信号線との交差部は、基板側からみて、ゲート線の下層膜／層間絶縁膜／信号線をこの順で積層された構成を有することを特徴とする画像表示装置。
【請求項９】
請求項３において、
前記信号線の上面に接する保護絶縁膜を有し、前記保護絶縁膜の上面と側面および前記画素電極の上面に接して形成された発光層を有することを特徴とする画像表示装置。
【請求項１０】
請求項３において、
前記層間絶縁膜はコンタクトホールを有し、前記画素電極の上面および前記層間絶縁膜の上面と側面に接するように形成された発光層を有することを特徴とする画像表示装置。
【請求項１１】
請求項３において、
前記信号線は積層構造であり、前記信号線の表面に当該信号線の上層膜としての酸化膜が形成されていることを特徴とする画像表示装置。
【請求項１２】
請求項３において、
前記複数の薄膜トランジスタのゲート電極および前記ゲート線は、前記画素電極と同じ材質の層を下層に有する積層電極であり、
前記積層電極の上層電極は、前記画素電極と同じ材質の下層電極に対し縮小加工されていることを特徴とする画像表示装置。
【請求項１３】
絶縁性基板上に、島状のポリシリコン膜を形成する工程と、
ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に画素電極を形成し、その上に金属電極を積層する工程と、
前記画素電極と前記金属電極からなる積層金属膜をパターンニングしてゲート電極を形成する工程と、
前記ゲート電極の上にある前記金属電極を除去すると同時に、前記画素電極上部の前記金属電極を除去する工程と、
を含むことを特徴とする画像表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置に係り、特に低コストの画像表示装置とその製造方法に関する。
【背景技術】
【０００２】
ポリシリコン薄膜トランジスタ（ＴＦＴと記す）は、アモルファスシリコンＴＦＴよりも移動度が２桁以上高い優れた性能を有する。この特長を活かした例として、例えば非特許文献１に記載されているアクティブマトリクス型液晶表示装置を挙げることができる。この画像表示装置は、フラットパネルディスプレイ（ＦＰＤ）と称する平板型の画像表示装置である。この表示装置の周辺駆動回路の一部をポリシリコンＴＦＴで構成することにより、画素部と周辺駆動回路との接続端子数を低減することができ、高精細な画像表示が実現可能である。
【０００３】
図２は、従来の画像表示装置の回路構成図である。また、この液晶表示装置の周辺駆動回路１を構成するＣＭＯＳ薄膜トランジスタ（ＭＯＳ）２の平面図および画素３の平面図を図３、図４にそれぞれ示す。そして、従来の液晶表示装置の製造方法を図３と図４のＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面を用いて図５Ａ〜図５Ｇに従って説明する。Ａ−Ａ’断面はｐチャネルＴＦＴの部分、Ｂ−Ｂ’断面はｎチャネルＴＦＴの部分、Ｃ−Ｃ’断面は画素電極の部分である。
【０００４】
絶縁性基板であるガラス基板ＳＵＢ上にバッファ層として酸化シリコン膜ＢＵＦを１００ｎｍ堆積し、さらにプラズマＣＶＤ法によりアモルファスシリコン層を５０ｎｍ堆積する。次に、ＸｅＣｌエキシマレーザを照射しアモルファスシリコン層を結晶化し、公知のフォトリソグラフィ―エッチング工程（フォト工程１）により、島状のポリシリコン層ＰＳＩを得る(図５Ａ)。その後、プラズマＣＶＤ法によりゲート絶縁膜ＯＸ１を１００ｎｍ堆積し、ｎチャネルＴＦＴのしきい値調整のためボロンイオンを打ち込む。さらに、公知のフォトリソグラフィ工程により、ｎチャネルＴＦＴの領域をレジストで覆い（フォト工程２）、レジストをマスクとして、ｐチャネルＴＦＴの閾値調整のためリンのイオンを打ち込む（図５Ｂ）。
【０００５】
その後、例えばタングステン（Ｗ）からなる金属層を堆積し、公知のフォトリソグラフィ―エッチング工程（フォト工程３）によりゲート電極ＧＭおよびゲート線ＧＬ（図４参照）を形成する。次に、ゲート電極をマスクとして、リン（燐）イオン打ち込みによって低濃度ｎ型ポリシリコン層ＬＤＮを形成する（図５Ｃ）。その後、公知のフォトリソグラフィ工程によりゲート電極および低濃度ｎ型ポリシリコン層ＬＤＮの一部をレジストで覆い（フォト工程４）、レジストをマスクとして高濃度ｎ型ポリシリコン層ＨＤＮを形成する（図５Ｄ）。さらに、公知のフォトリソグラフィ工程により、ｎチャネルＴＦＴの領域をレジストで覆い（フォト工程５）、レジストをマスクとして、高濃度ｐ型ポリシリコン層ＨＤＰを形成する（図５Ｅ）。
【０００６】
その後、表面全体を覆うようにプラズマＣＶＤ法により層間絶縁膜ＯＸ２を形成し、公知のフォトフォトリソグラフィ―エッチング工程（フォト工程６）によりコンタクトホールＣＮＴ１を形成する。さらに、例えばアルミニウム（Ａｌ）からなる金属層を堆積し、公知のフォトフォトリソグラフィ―エッチング工程（フォト工程７）により、ソース／ドレイン電極ＳＤＭおよび信号線を形成する（図５Ｆ）。
【０００７】
その後、全体を覆うように窒化シリコン（ＳｉＮ）からなる保護絶縁膜ＰＡＳ１と有機材料からなる保護絶縁膜ＰＡＳ２を形成し、公知のフォトフォトリソグラフィ―エッチング工程（フォト工程８）によりコンタクトホールＣＮＴ２を形成する。その後、公知のフォトフォトリソグラフィ―エッチング工程（フォト工程９）により、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ（ＩＴＯ）からなる画素電極ＰＸを形成する（図５Ｇ）。
【非特許文献１】ソサイアテイ フォア インフォメーション ディスプレイ インタナショナル シンポジウム ダイジエスト オブ テクニカル ペーパーズ １７２頁（Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ．１７２）（1９９９）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のポリシリコンＴＦＴ製造工程では、同じ絶縁基板上にｎチャネルＴＦＴとｐチャネルＴＦＴを作り分ける必要があるため、しきい値調整および、高濃度不純物領域を形成するためのイオン打ち込みのためのフォトリソグラフィ工程が増加してしまい、スループットが低下してしまう。
【０００９】
本発明の目的は、ポリシリコンＴＦＴ製造工程でのフォトリソグラフィ工程を削減することにより、スループットを向上させて低コストで製造可能な画像表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の画像表示装置は、少なくとも表面が絶縁性である基板上に、複数のゲート線と、該複数のゲート線にマトリクス状に交差する複数の信号線と、複数の薄膜トランジスタを有している。前記複数のゲート線は積層電極であり、前記複数の薄膜トランジスタは、ｎチャネル伝導型およびｐチャネル伝導型の２種類からなり、一方の薄膜トランジスタのゲート電極は、前記ゲート線と同じ材質の積層電極で、他方の薄膜トランジスタのゲート電極は前記ゲート線の下層電極と同じ材質の単層電極であることを特徴とする。
【００１１】
また、本発明の画像表示装置は、少なくとも表面が絶縁性である基板上に、複数のゲート線と、該複数のゲート線にマトリクス状に交差する複数の信号線と、複数の薄膜トランジスタを有している。前記複数のゲート線は積層電極であり、前記複数のゲート線と前記複数の信号線とで囲まれた領域に画素電極を有しており、前記複数の薄膜トランジスタは、ｎチャネル伝導型およびｐチャネル伝導型の２種類からなり、一方の薄膜トランジスタのゲート電極は、前記画素電極と同じ材質であって、他方の薄膜トランジスタのゲート電極は前記ゲート線と同じ材質の層と、前記画素電極と同じ材質の層からなる構造であっても良い。
【００１２】
これらの薄膜トランジスタはポリシリコンで構成されている。ポリシリコンＴＦＴは、液晶表示装置だけでなく、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ:有機ＥＬ素子）を用いた画像表示装置、その他のアクティブマトリクス型画像表示装置、あるいは電子ペーパーなどにも適用可能である。
【発明の効果】
【００１３】
ＣＭＯＳを備えた画像表示装置において、一方の薄膜トランジスタのゲート電極は画素電極と同じ材質の膜とし、他方の薄膜トランジスタのゲート電極はゲート線と同じ材質の層と、画素電極と同じ材質の層との積層膜とすることにより低コストで製造可能な画像表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態を、実施例を参照して詳細に説明する。なお実施例では、ＴＦＴアクティブマトリクス回路と周辺駆動回路を同一の絶縁性基板上に形成した画像表示装置について説明する。
【実施例１】
【００１５】
図１は、本発明の画像表示装置の実施例１を説明する画素部を構成する薄膜トランジスタ付近の断面図である。Ｄ−Ｄ’断面はｐチャネルＴＦＴの部分、Ｅ−Ｅ’断面はｎチャネルＴＦＴの部分と画素電極の部分である。本発明の実施例１における画像表示装置の回路構成は図２と同様である。周辺駆動回路を構成するＣＭＯＳ２の平面図、および画素３の平面図をそれぞれ図６、図７に示す。これらのＣＭＯＳおよび画素部の製造方法を図６中のＤ−Ｄ’断面図、図７中のＥ−Ｅ’断面図を用いて図８Ａ〜図８Ｄおよび図９Ａ〜図９Ｆに従って説明する。
【００１６】
ガラス基板ＳＵＢ上にバッファ層として酸化シリコン膜ＢＵＦを１００ｎｍ堆積し、さらにプラズマＣＶＤ法によりアモルファスシリコン層を５０ｎｍ堆積する。次にＸｅＣｌエキシマレーザを照射しアモルファスシリコン層を結晶化し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程１）により、島状のポリシリコン層ＰＳＩを得る。その後、プラズマＣＶＤ法によりゲート絶縁膜ＯＸ１を１００ｎｍ堆積し、ｎチャネルＴＦＴのしきい値調整のためボロンイオンを打ち込む（図９Ａ）。
【００１７】
その後、膜厚３０ｎｍのＩＴＯと膜厚１５０ｎｍのタングステンからなる積層金属膜を堆積する。公知のフォトリソグラフィ工程（フォト工程２）によりゲート電極ＧＭ、ゲート線ＧＬおよび画素電極ＰＸをパターンニングするレジストマスクを形成し、公知のウェットエッチングにより、ゲート上層電極ＧＭＴ（タングステン）にサイドエッチングを施し、レジストに対し０．５μｍ〜１．０μｍの縮小加工を行なう（図９Ｂ）。
【００１８】
次に、レジストをマスクとして、リンのイオン打ち込みによって高濃度ｎ型ポリシリコン層ＨＤＮを形成する。レジストを除去し、ゲート上層電極ＧＴＭをマスクとしてＩＴＯを除去した後、リンのイオン打ち込みによって低濃度ｎ型ポリシリコン層ＬＤＮを形成する（図９Ｃ）および（図８Ａ、図８Ｂ）。
【００１９】
次に、公知のフォトリソグラフィ工程により、ｎチャネルＴＦＴの領域をレジストで覆い（フォト工程３）、レジストをマスクとして、ボロンのイオン打ち込みによって高濃度ｐ型ポリシリコン層ＨＤＰを形成する（図９Ｄ）。ゲート上層電極ＧＭＴおよび画素電極上部のタングステンを除去し、ｐチャネルＴＦＴのゲート電極ＧＭＢおよび画素電極ＰＸを形成する（図９Ｅ）。その後、ｐチャネルＴＦＴのしきい値調整のためリンイオンを打ち込む。この時、ｐチャネルＴＦＴのゲート電極であるゲート下層電極ＧＭＢは３０ｎｍと薄いため、ゲート下層電極下のポリシリコン層ＰＳＩにリンイオンが打ち込まれる。また、この時、高濃度ｐ型ポリシリコン層ＨＤＰにもリンイオンが打ち込まれるが、高濃度ｐ型ポリシリコン層のボロン濃度に比べ、打ち込まれるリンイオンの濃度が十分に低いため、高濃度ｐ型ポリシリコン層ＨＤＰの抵抗はほとんど変化しない。
【００２０】
その後、全体を覆うようにプラズマＣＶＤ法により酸化シリコンからなる層間絶縁膜ＯＸ２および窒化シリコンからなる保護絶縁膜ＰＡＳを形成し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程４）によりコンタクトホールＣＮＴ１を形成する（図８Ｃ、図８Ｄ）。
【００２１】
さらに、アルミニウムからなる金属層を堆積し、公知のフォトフォトリソグラフィ―エッチング工程（フォト工程５）により、ソース／ドレイン電極ＳＤＭおよび信号線ＳＬを形成する（図９Ｆ）。ソース／ドレイン電極ＳＤＭと高濃度ポリシリコン層との接触抵抗を低減させるため、ソース／ドレイン電極ＳＤＭおよび信号線ＳＬは積層構造であり、下層膜にタングステンからなるバリア膜を有する。バリア膜の膜厚は５０〜１５０ｎｍ、アルミニウム膜は４００ｎｍ〜６００ｎｍであることが望ましい。
【００２２】
実施例１に依れば、ゲート下層電極ＧＭＢを通してｐチャネルＴＦＴのしきい値調整イオン打ち込みを行なうことにより、高濃度ｐ型ポリシリコン層ＨＤＰを形成する時のレジストマスクと、ｐチャネルＴＦＴのしきい値調整イオン打ち込みの際のレジストマスクを共用させることができる。このためフォトリソグラフィ工程を削減できる。この場合、ゲート下層電極ＧＭＢの膜厚は２０ｎｍ〜６０ｎｍであることが望ましい。
【００２３】
さらに実施例１によれば、ｐチャネルＴＦＴのゲート電極形成時において、ゲート上層電極（タングステン）を除去するのと同時に、画素部のタングステンも除去するため、ｐチャネルＴＦＴのゲート電極ＧＭＢと画素電極ＰＸを同時に形成できる。従って、フォトリソグラフィ工程をさらに削減でき、低コストの画像表示装置を提供できる。
【実施例２】
【００２４】
図１０は、本発明の実施例２を説明する図７中のＦ−Ｆ'での断面図である。図１０は、実施例１におけるｐチャネルＴＦＴのゲート電極形成時において、ゲート上層電極ＧＭＴ（タングステン）を除去するのと同時に、ゲート線ＧＬと信号線ＳＬの交差部のタングステンも除去した構造である。実施例２によれば、ゲート線ＧＬと信号線ＳＬの交差部におけるゲート線の膜厚を薄くできるため、信号線ＳＬの断線を防止でき、歩留まりが向上する。
【実施例３】
【００２５】
図１１は、本発明の実施例３を説明する図２の画素３に対応する部分の平面図である。ＣＭＯＳ２の平面図は図６と同様である。図１２に、図６中のＤ−Ｄ’に対応する断面図、図１１中のＧ−Ｇ’に対応する断面図を示す。ソース／ドレイン電極ＳＤＭの形成までは、実施例１と同様であるが、実施例３では、ソース／ドレイン電極上にＩＴＯからなる上部画素電極ＰＸＴを有する。上部画素電極ＰＸＴとのコンタクト抵抗を低減するため、ソース／ドレイン電極は上側にもバリア膜を有する。実施例３によれば、画素電極と上部画素電極を用いて光学的に透明な容量素子を形成できるため保持容量の構成部分を透明にすることができ、画素の開口率が向上する。
【実施例４】
【００２６】
図１３は、本発明の実施例４を説明する画像表示装置の回路構成図である。図１４は、図１３における画素部３の平面図を示す。周辺駆動回路を構成するＣＭＯＳ２の平面図は図６と同様である。画素部はｎチャネルＴＦＴおよびｐチャネルＴＦＴおよび有機発光層で構成されている。実施例４における画像表示装置の製造方法を図１４中のＨ−Ｈ’断面図、Ｊ−Ｊ’断面図、Ｋ−Ｋ’断面図を用いて図１５Ａ〜図１５Ｂおよび図１６Ａ〜図１６Ｅに従って説明する。
【００２７】
実施例４の画像表示装置の製造方法は層間絶縁膜ＯＸ２の形成までは実施例１と同様である。すなわち、ガラス基板ＳＵＢ上にバッファ層として酸化シリコン膜ＢＵＦを１００ｎｍ堆積し、さらにプラズマＣＶＤ法によりアモルファスシリコン層を５０ｎｍ堆積する。次に、ＸｅＣｌエキシマレーザを照射しアモルファスシリコン層を結晶化し、公知のフォトフォトリソグラフィ―エッチング工程（フォト工程１）により島状のポリシリコン層ＰＳＩを得る。その後、プラズマＣＶＤ法によりゲート絶縁膜ＯＸ１を１００ｎｍ堆積し、ｎチャネルＴＦＴの閾値調整のためボロン（硼素）イオンを打ち込む（図１６Ａ）。
【００２８】
その後、膜厚３０ｎｍのＩＴＯと膜厚１５０ｎｍのタングステンからなる積層金属膜を堆積する。公知のフォトリソグラフィ工程（フォト工程２）によりゲート電極ＧＭ、ゲート線ＧＬ、スイッチ線ＳＷＬおよび画素電極ＰＸをパターンニングするレジストマスクを形成し、公知のウェットエッチングにより、ゲート上層電極ＧＭＴ（タングステン）にサイドエッチングを施し、レジストに対し０．５μｍ〜１．０μｍの縮小加工を行なう。
【００２９】
次に、レジストをマスクとして、リンのイオン打ち込みによって高濃度ｎ型ポリシリコン層ＨＤＮを形成する。レジストを除去し、ゲート上層電極ＧＴＭをマスクとしてＩＴＯを除去した後、リンのイオン打ち込みによって低濃度ｎ型ポリシリコン層ＬＤＮを形成する（図１６Ｂ、および図１５Ａ）。
【００３０】
次に、公知のフォトリソグラフィ工程により、ｎチャネルＴＦＴの領域をレジストで覆い（フォト工程３）、レジストをマスクとして、ボロンのイオン打ち込みによって高濃度ｐ型ポリシリコン層ＨＤＰを形成する。ゲート上層電極ＧＭＴおよび画素電極上部のタングステンを除去し、ｐチャネルＴＦＴのゲート電極ＧＭＢおよび画素電極ＰＸを形成する（図１６Ｃ）。
【００３１】
その後、ｐチャネルＴＦＴの閾値調整のためリンイオンを打ち込む。この時、ｐチャネルＴＦＴのゲート電極であるゲート下層電極ＧＭＢは３０ｎｍと薄いため、ゲート下層電極下のポリシリコン層ＰＳＩにリンイオンが打ち込まれる。またこの時、高濃度ｐ型ポリシリコン層ＨＤＰにもリンイオンが打ち込まれるが、高濃度ｐ型ポリシリコン層のボロン濃度に比べ、打ち込まれるリンイオンの濃度が十分に低いため、高濃度ｐ型ポリシリコン層ＨＤＰの抵抗はほとんど変化しない。
【００３２】
レジストＰＳＴ除去の後、全体を覆うようにプラズマＣＶＤ法により酸化シリコンからなる層間絶縁膜ＯＸ２を形成し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程４）によりコンタクトホールＣＮＴ１を形成する（図１５Ｂ）。さらに、アルミニウムからなる金属層を堆積し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程５）により、ソース／ドレイン電極ＳＤＭ、信号線ＳＬおよび電源線ＶＬを形成する（図１６Ｄ）。
【００３３】
ソース／ドレイン電極ＳＤＭと高濃度ポリシリコン層との接触抵抗を低減させるため、ソース／ドレイン電極ＳＤＭおよび信号線ＳＬは積層構造であり、下層膜にタングステンからなるバリア膜を有する。バリア膜の膜厚は５０〜１５０ｎｍ、アルミニウム膜は４００ｎｍ〜６００ｎｍであることが望ましい。その後、窒化シリコンからなる保護絶縁膜ＰＡＳを形成し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程６）により画素電極上の保護絶縁膜ＰＡＳを除去する。公知のマスク蒸着により、有機材料からなる発光層ＯＬＥＤを堆積し、さらにアルミニウムからなる上部画素電極ＰＸＴを形成する（図１６Ｅ）。
【００３４】
実施例４によれば、ガラス基板上に有機材料からなる発光層ＯＬＥＤを有するため、液晶表示装置よりも視野角依存性および動画表示に優れた画像表示装置を提供できる。さらに、液晶表示装置はガラス基板を２枚必要とするのに対し、本実施例の画像表示装置は１枚のガラス基板で装置を構成できるため、薄型の画像表示装置を提供できる。
【実施例５】
【００３５】
図１７は、本発明の実施例５を説明する図１４中のＨ−Ｈ’断面図、Ｊ−Ｊ’断面図、Ｋ−Ｋ’断面図に対応する断面図である。図１７は、実施例４において保護絶縁膜ＰＡＳと画素電極ＰＸとが接することのないように保護絶縁膜ＰＡＳをパターンニングし、その後、有機材料からなる発光層ＯＬＥＤを形成した構造である。本実施例によれば、画素電極ＰＸの上部と層間絶縁膜ＯＸ２の側部および上部に接するように有機材料からなる発光層ＯＬＥＤを形成することにより、発光面積を広くでき、画素の開口率が向上する。
【実施例６】
【００３６】
図１８は、本発明の実施例６を説明する図１４中のＨ−Ｈ’断面図、Ｊ−Ｊ’断面図、Ｋ−Ｋ’断面図に対応する断面図である。図１８は、実施例４においてソース／ドレイン電極ＳＤＭを形成の後、保護絶縁膜ＰＡＳとして、陽極酸化法によりソース／ドレイン電極の表面に酸化アルミニウム膜を形成し、その後、有機材料からなる発光層を形成した構造である。ソース／ドレイン電極の上層膜はアルミニウム膜であるため、陽極酸化により酸化アルミニウムが形成される。実施例６に依れば、保護絶縁膜ＰＡＳをパターンニングするフォトフォトリソグラフィ−エッチング工程を削減できるため、より低コストの画像表示装置を提供できる。
【実施例７】
【００３７】
実施例７における画像表示装置の構成図は図２と同様である。周辺駆動回路を構成するＣＭＯＳ２の平面図および画素３の平面図をそれぞれ図１９、図２０に示す。実施例７における画像表示装置の製造方法を図１９中のＬ−Ｌ’断面図、図２０中のＭ−Ｍ’断面図を用いて図２１Ａ〜図２１Ｆに従って説明する。
【００３８】
図２１Ａ〜図２１Ｆは、本発明の画像表示装置の実施例７の製造工程を説明する断面図である。まず、実施例１と同様に、ガラス基板ＳＵＢ上にバッファ層として酸化シリコン膜ＢＵＦを１００ｎｍ堆積し、さらにプラズマＣＶＤ法によりアモルファスシリコン層を５０ｎｍ堆積する。次にＸｅＣｌエキシマレーザを照射しアモルファスシリコン層を結晶化し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程１）により、島状のポリシリコン層ＰＳＩを得る。
【００３９】
その後、プラズマＣＶＤ法によりゲート絶縁膜ＯＸ１を１００ｎｍ堆積し、ｎチャネルTFTのしきい値調整のためボロンイオンを打ち込む。その後、膜厚５０ｎｍのＩＴＯと膜厚１５０ｎｍのタングステンからなる積層金属膜を堆積する。公知のフォトリソグラフィ工程（フォト工程２）によりゲート電極ＧＭ、ゲート線ＧＬおよび画素電極ＰＸをパターンニングするレジストマスクを形成し、公知のウェットエッチングにより、ゲート上層電極ＧＭＴ（タングステン）にサイドエッチングを施し、レジストに対し０．５μｍ〜１．０μｍの縮小加工を行なう（図２１Ａ）。
【００４０】
次に、公知のエッチングにより、レジストをマスクとしてＩＴＯを除去する（図２１Ｂ）。ゲート上層電極ＧＭＴをマスクとして、リンのイオン打ち込みによって高濃度ｎ型ポリシリコン層ＨＤＮと低濃度ｐ型ポリシリコン層ＬＤＮを形成する。ゲート下層電極ＧＭＢを通してイオン打ち込みを行なうため、ゲート下層電極の下側はリンイオン濃度が低くなり、一度のイオン打ち込みにより高濃度ｎ型ポリシリコン層ＨＤＮと低濃度ｎ型ポリシリコン層ＬＤＮを同時に形成できる（図２１Ｃ）。
【００４１】
次に、公知のフォトリソグラフィ工程により、ｎチャネルＴＦＴの領域をレジストで覆い（フォト工程３）、レジストをマスクとして、ボロンのイオン打ち込みによって高濃度ｐ型ポリシリコン層ＨＤＰおよび低濃度ｐ型ポリシリコン層ＬＤＰを形成する（図２１Ｄ）。ゲート上層電極ＧＭＴおよび画素電極上部のタングステンを除去し、ｐチャネルＴＦＴのゲート電極ＧＭＢおよび画素電極ＰＸを形成する（図２１Ｅ）。
【００４２】
さらに、ｐチャネルＴＦＴのしきい値調整のためリンイオンを打ち込む。この時、ゲート下層電極ＧＭＢは５０ｎｍと薄いため、ゲート下層電極下のポリシリコン層ＰＳＩにリンイオンが打ち込まれる。またこの時、高濃度ｐ型ポリシリコン層ＨＤＰおよび低濃度ｐ型ポリシリコン層ＬＤＰにもリンイオンが打ち込まれるが、高濃度ｐ型ポリシリコン層および低濃度ｐ型ポリシリコン層ＬＤＰのボロン濃度に比べ、打ち込まれるリンイオンの濃度が十分に低いため、高濃度ｐ型ポリシリコン層ＨＤＰおよび低濃度ｐ型ポリシリコン層ＬＤＰの抵抗はほとんど変化しない。
【００４３】
その後、全体を覆うようにプラズマＣＶＤ法により層間絶縁膜ＯＸ２および保護絶縁膜ＰＡＳを形成し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程４）によりコンタクトホールＣＮＴ１を形成する。さらにアルミニウムからなる金属層を堆積し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程５）により、ソース／ドレイン電極ＳＤＭおよび信号線ＳＬを形成する（図２１Ｆ）。ソース／ドレイン電極ＳＤＭと高濃度ポリシリコン層との接触抵抗を低減させるため、ソース／ドレイン電極ＳＤＭおよび信号線ＳＬは積層構造であり、下層膜にタングステンからなるバリア膜を有する。バリア膜の膜厚は５０〜１５０ｎｍ、アルミニウム膜は４００ｎｍ〜６００ｎｍであることが望ましい。
【００４４】
実施例７によれば、低濃度ｎ型ポリシリコン層ＬＤＮおよび低濃度ｐ型ポリシリコン層ＬＤＰの上部にゲート下層電極ＧＭＢを有するため、電気ストレスに対するＴＦＴの信頼性を向上させることができる。
【実施例８】
【００４５】
実施例８の画像表示装置の回路構成は図２と同様であり、周辺駆動回路を構成するＣＭＯＳ２の平面構成および画素３の平面構成はそれぞれ図６、図４と同様である。実施例８における画像表示装置の製造方法を図６中のＤ−Ｄ’断面図、図４中のＢ−Ｂ’断面図、Ｃ−Ｃ’断面図を用いて図２２Ａ〜図２２Ｅに従って説明する。
【００４６】
図２２Ａ〜図２２Ｅは、本発明の画像表示装置の実施例８の製造工程を説明する断面図である。ガラス基板ＳＵＢ上にバッファ層として酸化シリコン膜ＢＵＦを１００ｎｍ堆積し、さらにプラズマＣＶＤ法によりアモルファスシリコン層を５０ｎｍ堆積する。次に、ＸｅＣｌエキシマレーザを照射しアモルファスシリコン層を結晶化し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程１）により、島状のポリシリコン層ＰＳＩを得る。その後、プラズマＣＶＤ法によりゲート絶縁膜ＯＸ１を１００ｎｍ堆積し、ｎチャネルTFTのしきい値調整のためボロンイオンを打ち込む（図２２Ａ）。
【００４７】
その後、膜厚３０ｎｍのチタンと膜厚１５０ｎｍのタングステンからなる積層金属膜を堆積し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程２）によりゲート電極ＧＭおよびゲート線ＧＬを形成する。この時、ゲート電極にサイドエッチングを施し、レジストに対し０．５μｍ〜１．０μｍの縮小加工を行なう。次に、レジストをマスクとして、リンのイオン打ち込みによって高濃度ｎ型ポリシリコン層ＨＤＮを形成する。レジストを除去し、ゲート上層電極ＧＴＭをマスクとしてＩＴＯを除去した後、リンのイオン打ち込みによって低濃度ｎ型ポリシリコン層ＬＤＮを形成する（図２２Ｂ）。
【００４８】
次に、公知のフォトリソグラフィ工程により、ｎチャネルＴＦＴの領域をレジストで覆い（フォト工程３）、レジストをマスクとして、高濃度ｐ型ポリシリコン層ＨＤＰを形成する。さらにゲート上層電極ＧＭＴのみを除去し、ｐチャネルＴＦＴのしきい値調整のためリンイオンを打ち込む（図２２Ｃ）。この時、ゲート下層電極ＧＭＢは３０ｎｍと薄いため、ゲート下層電極下のポリシリコン層ＰＳＩにリンイオンが打ち込まれる。またこの時、高濃度ｐ型ポリシリコン層ＨＤＰにもリンイオンが打ち込まれるが、高濃度ｐ型ポリシリコン層のボロン濃度に比べ、打ち込まれるリンイオンの濃度が十分に低いため、高濃度ｐ型ポリシリコン層ＨＤＰの抵抗はほとんど変化しない。
【００４９】
その後、全体を覆うようにプラズマＣＶＤ法により層間絶縁膜ＯＸ２を形成し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程４）によりコンタクトホールＣＮＴ１を形成する。さらにアルミニウムからなる金属層を堆積し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程５）により、ソース／ドレイン電極ＳＤＭおよび信号線ＳＬを形成する（図２２Ｄ）。
【００５０】
その後、全体を覆うように窒化シリコンからなる保護絶縁膜ＰＡＳ１と有機材料からなる保護絶縁膜ＰＡＳ２を形成し、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程６）によりコンタクトホールＣＮＴ２を形成する。その後、公知のフォトフォトリソグラフィ−エッチング工程（フォト工程７）により、ＩＴＯからなる画素電極ＰＸを形成する（図２２Ｅ）。ソース／ドレイン電極と画素電極および高濃度ポリシリコン層との接触抵抗を低減させるためソース／ドレイン電極ＳＤＭおよび信号線ＳＬは上下にタングステンからなるバリア膜を有する。バリア膜の膜厚は５０〜１５０ｎｍ、アルミニウム膜は４００ｎｍ〜６００ｎｍであることが望ましい。
【００５１】
実施例８によれば、保護絶縁膜ＰＡＳ２を有機材料で形成することにより、層間絶縁膜ＯＸ１よりも比誘電率を低く、膜厚を厚くできる。従って、信号線ＳＬと画素電極との間の寄生容量を小さくでき、高精細な液晶表示装置を提供できる。
【００５２】
以上説明した実施例１から実施例８に記載の画像表示装置において、絶縁性基板はガラスに限らず、石英ガラスやプラスチックのような他の絶縁性基板であってもよい。また、バッファ層としては、酸化シリコン膜(ＳｉＯ)の代わりに窒化シリコン膜（ＳｉＮ）あるいは酸化シリコン膜と窒化シリコン膜との積層膜を用いても良い。窒化シリコン膜をバッファ層として用いれば、ガラス基板内の不純物がゲート絶縁膜中に拡散侵入するのを効果的に防止できる。
【００５３】
アモルファスシリコンの結晶化法は熱アニールによる固相成長法でも良いし、熱アニールとレーザアニールの組み合わせであっても良い。また、半導体膜としては、微結晶シリコンでも良いし、シリコンとゲルマニウムの化合物であっても良く、公知の酸化物半導体であっても良い。
【００５４】
ソース／ドレイン電極のバリアメタルおよびゲート電極の材料は、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｗ、Ｃｒ、Ｍｏ、Ｔａ、Ｎｂ、Ｖ、Ｚｒ、Ｈｆ、Ｐｔ、Ｒｕ等の金属、またはそれらの合金でも良い。また画素電極ＩＴＯは、公知のＺｎＯ系透明電極であっても良い。
【００５５】
実施例２で説明した画像表示装置におけるゲート線ＧＬと信号線ＳＬとの交差部における断面構造は、他の実施例にも同様に適用できる。また、実施例１から実施例７に記載の画像表示装置におけるｐチャネルＴＦＴのゲート電極ＧＭＢは透明電極（ＩＴＯ）で形成されているため光を透過する。このため、ｐチャネルＴＦＴを光センサとして用いると、光の検出効率が向上する。従って本発明は、光検出機能を備えた画像表示装置にも適用できる。
【図面の簡単な説明】
【００５６】
【図１】本発明の画像表示装置の実施例１を説明する画素部を構成する薄膜トランジスタ付近の断面図である。
【図２】従来の画像表示装置の一例としての液晶表示装置の回路構成図である。
【図３】従来の画像表示装置におけるＣＭＯＳ薄膜トランジスタの平面レイアウト図である。
【図４】従来の表示装置における画素の平面レイアウトの説明図である。
【図５Ａ】従来の画像表示装置の製造工程を説明する断面図である。
【図５Ｂ】従来の画像表示装置の製造工程を説明する図５Ａに続く断面図である。
【図５Ｃ】従来の画像表示装置の製造工程を説明する図５Ｂに続く断面図である。
【図５Ｄ】従来の液晶表示装置の製造工程を説明する図５Ｃに続く断面図である。
【図５Ｅ】従来の液晶表示装置の製造工程を説明する図５Ｄに続く断面図である。
【図５Ｆ】従来の液晶表示装置の製造工程を説明する図５Ｅに続く断面図である。
【図５Ｇ】従来の液晶表示装置の製造工程を説明する図５Ｆに続く断面図である。
【図６】本発明の画像表示装置の実施例１を説明するＣＭＯＳ薄膜トランジスタの平面レイアウト図である。
【図７】本発明の画像表示装置の実施例１を説明する画素の平面レイアウト図である。
【図８Ａ】本発明の画像表示装置の実施例１の製造工程を説明する平面レイアウト図である。
【図８Ｂ】本発明の画像表示装置の実施例１の製造工程を説明する図８Ａに続く平面レイアウト図である。
【図８Ｃ】本発明の画像表示装置の実施例１の製造工程を説明する図８Ｂに続く平面レイアウト図である。
【図８Ｄ】本発明の画像表示装置の実施例１の製造工程を説明する図８Ｃに続く平面レイアウト図である。
【図９Ａ】本発明の画像表示装置の実施例１の製造工程を説明する断面図である。
【図９Ｂ】本発明の画像表示装置の実施例１の製造工程を説明する図９Ａに続く断面図である。
【図９Ｃ】本発明の画像表示装置の実施例１の製造工程を説明する図９Ｂに続く断面図である。
【図９Ｄ】本発明の画像表示装置の実施例１の製造工程を説明する図９Ｃに続く断面図である。
【図９Ｅ】本発明の画像表示装置の実施例１の製造工程を説明する図９Ｄに続く断面図である。
【図９Ｆ】本発明の画像表示装置の実施例１の製造工程を説明する図９Ｅに続く断面図である。
【図１０】本発明の画像表示装置の実施例２のゲート線と信号線との交差部の断面図である。
【図１１】本発明の画像表示装置の実施例３の画像表示装置における画素の平面レイアウト図である。
【図１２】本発明の画像表示装置の実施例３の薄膜トランジスタおよび画素電極の断面図である。
【図１３】本発明の画像表示装置の実施例４の構成図である。
【図１４】本発明の画像表示装置の実施例４における画素の平面レイアウト図である。
【図１５Ａ】本発明の画像表示装置の実施例４の製造工程を説明する画素の平面レイアウト図である。
【図１５Ｂ】本発明の画像表示装置の実施例４の製造工程を説明する画素の図１５Ａに続く平面レイアウト図である。
【図１６Ａ】本発明の画像表示装置の実施例４の製造工程を説明する断面図である。
【図１６Ｂ】本発明の画像表示装置の実施例４の製造工程を説明する図１６Ａに続く断面図である。
【図１６Ｃ】本発明の画像表示装置の実施例４の製造工程を説明する図１６Ｂに続く断面図である。
【図１６Ｄ】本発明の画像表示装置の実施例４の製造工程を説明する図１６Ｃに続く断面図である。
【図１６Ｅ】本発明の画像表示装置の実施例４の製造工程を説明する図１６Ｄに続く断面図である。
【図１７】本発明の画像表示装置の実施例５の薄膜トランジスタおよび画素電極の断面図である。
【図１８】本発明の画像表示装置の実施例６の薄膜トランジスタおよび画素電極の断面図である。
【図１９】本発明の画像表示装置の実施例７におけるＣＭＯＳ薄膜トランジスタの平面レイアウト図である。
【図２０】本発明の画像表示装置の実施例７における画素の平面レイアウト図である。
【図２１Ａ】本発明の画像表示装置の実施例７の製造工程を説明する断面図である。
【図２１Ｂ】本発明の画像表示装置の実施例７の製造工程を説明する図２１Ａに続く断面図である。
【図２１Ｃ】本発明の画像表示装置の実施例７の製造工程を説明する図２１Ｂに続く断面図である。
【図２１Ｄ】本発明の画像表示装置の実施例７の製造工程を説明する図２１Ｃに続く断面図である。
【図２１Ｅ】本発明の画像表示装置の実施例７の製造工程を説明する図２１Ｄに続く断面図である。
【図２１Ｆ】本発明の画像表示装置の実施例７の製造工程を説明する図２１Ｅに続く断面図である。
【図２２Ａ】本発明の画像表示装置の実施例８の製造工程を説明する断面図である。
【図２２Ｂ】本発明の画像表示装置の実施例８の製造工程を説明する図２２Ａに続く断面図である。
【図２２Ｃ】本発明の画像表示装置の実施例８の製造工程を説明する図２２Ｂに続く断面図である。
【図２２Ｄ】本発明の画像表示装置の実施例８の製造工程を説明する図２２Ｃに続く断面図である。
【図２２Ｅ】本発明の画像表示装置の実施例８の製造工程を説明する図２２Ｄに続く断面図である。
【符号の説明】
【００５７】
ＳＵＢ…絶縁性基板（ガラス基板）、ＢＵＦ…バッファ層、ＰＳＩ…ポリシリコン膜、ＯＸ１…ゲート絶縁膜、ＯＸ２…層間絶縁膜、ＰＡＳ…保護絶縁膜、ＰＡＳ１…窒化シリコンからなる保護絶縁膜、ＰＡＳ２…有機材料からなる保護絶縁膜、ＧＭ…ゲート電極、ＧＭＴ…ゲート上層電極、ＧＭＢ…ゲート下層電極、ＳＤＭ…ソース／ドレイン電極、ＨＤＮ…高濃度ｎ型ポリシリコン層、ＬＤＮ…低濃度ｎ型ポリシリコン層、ＨＤＰ…高濃度ｐ型ポリシリコン層、ＬＤＰ…低濃度ｐ型ポリシリコン層、ＰＳＩ…ポリシリコン層、ＣＮＴ１…コンタクトホール、ＣＮＴ２…コンタクトホール、ＰＸ…画素電極、ＰＸＴ…上部画素電極、ＯＬＥＤ…発光層、ＲＳＴ…レジスト、ＧＬ…ゲート線、ＳＬ…信号線、ＣＬ…保持容量線、ＶＬ…電源線、ＳＷＬ…点灯スイッチ線、１…周辺駆動回路、２…ＣＭＯＳ、３…画素、５…液晶容量、６…保持容量、７…発光ダイオード。
【図１】
2007298649.tif 000003
【図２】
2007298649.tif 000004
【図３】
2007298649.tif 000005
【図４】
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【図５Ａ】
2007298649.tif 000007
【図５Ｂ】
2007298649.tif 000008
【図５Ｃ】
2007298649.tif 000009
【図５Ｄ】
2007298649.tif 000010
【図５Ｅ】
2007298649.tif 000011
【図５Ｆ】
2007298649.tif 000012
【図５Ｇ】
2007298649.tif 000013
【図６】
2007298649.tif 000014
【図７】
2007298649.tif 000015
【図８Ａ】
2007298649.tif 000016
【図８Ｂ】
2007298649.tif 000017
【図８Ｃ】
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【図８Ｄ】
2007298649.tif 000019
【図９Ａ】
2007298649.tif 000020
【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
2007298649.tif 000023
【図９Ｅ】
2007298649.tif 000024
【図９Ｆ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
2007298649.tif 000031
【図１５Ｂ】
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【図１６Ａ】
2007298649.tif 000033
【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
2007298649.tif 000036
【図１６Ｅ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2007298649.tif 000041
【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２１Ｅ】
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【図２１Ｆ】
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【図２２Ａ】
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【図２２Ｂ】
2007298649.tif 000049
【図２２Ｃ】
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【図２２Ｄ】
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【図２２Ｅ】
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