(57)【要約】【課題】簡単な工程で共通ソース拡散配線上に断線することなく連続した金属シリサイドを形成して、低抵抗な共通ソース線を確実に形成できる不揮発性半導体記憶装置を提供する。【解決手段】互いに隣接するビット線１０３間の領域に複数の素子分離用溝１０５を夫々形成し、その複数の素子分離用溝１０５により少なくとも互いに隣接するメモリセルのドレイン拡散領域１０６間を分離する。また、互いに隣接するビット線１０３間の領域、かつ、共通ソース拡散配線１０７に対応する領域およびその領域と複数の素子分離用溝１０５との間の領域にＰＮ接合分離領域(領域４００)を夫々形成し、そのＰＮ接合分離領域(領域４００)により互いに隣接するメモリセル間を分離する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にマトリクス状に配置され、ソース拡散領域とチャネル領域およびドレイン拡散領域が列方向に並んだ複数のメモリセルと、
上記複数のメモリセルのチャネル領域上を通るように行方向に沿って夫々形成された複数のコントロールゲート線と、
上記複数のコントロールゲート線に対して略平行にかつ上記複数のメモリセルの行方向に並ぶ上記ソース拡散領域を含むように夫々形成された複数の共通ソース拡散配線と、
上記複数のメモリセルのソース拡散領域とチャネル領域およびドレイン拡散領域上を通るように列方向に沿って夫々形成され、上記ドレイン拡散領域が夫々接続された複数のビット線と、
互いに隣接する上記ビット線間の領域に夫々形成され、少なくとも互いに隣接する上記メモリセルのドレイン拡散領域間を分離するための複数の素子分離用溝と、
互いに隣接する上記ビット線間の領域、かつ、上記共通ソース拡散配線に対応する領域およびその領域と上記複数の素子分離用溝との間の領域に夫々形成され、互いに隣接する上記メモリセル間をＰＮ接合分離により分離するためのＰＮ接合分離領域と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
上記ＰＮ接合分離領域の表面と上記複数のメモリセルのソース拡散領域の表面とが略同じ高さであることを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板上にマトリクス状に配置され、ソース拡散領域とチャネル領域およびドレイン拡散領域が列方向に並んだ複数のメモリセルと、
上記複数のメモリセルのチャネル領域上を通るように行方向に沿って夫々形成された複数のコントロールゲート線と、
上記複数のコントロールゲート線に対して略平行にかつ上記複数のメモリセルの行方向に並ぶ上記ソース拡散領域を含むように夫々形成された複数の共通ソース拡散配線と、
上記複数のメモリセルのソース拡散領域とチャネル領域およびドレイン拡散領域上を通るように列方向に沿って夫々形成され、上記ドレイン拡散領域が夫々接続された複数のビット線と、
上記複数のビット線の互いに隣接するビット線間の領域に夫々形成され、互いに隣接する上記メモリセルのドレイン拡散領域間を分離するための複数の第１素子分離用溝と、
互いに隣接する上記ビット線間の領域、かつ、上記共通ソース拡散配線に対応する領域およびその領域と上記第１素子分離用溝との間の領域に、上記半導体基板の表面からの深さが上記第１素子分離用溝よりも浅く夫々形成され、互いに隣接する上記メモリセル間を分離するための複数の第２素子分離用溝と
を備え、
上記第２素子分離用溝の少なくとも上記各メモリセルのソース拡散領域との境界近傍に、上記半導体基板の表面から上記第２素子分離用溝の底部に向かって傾斜する傾斜面が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置において、
上記第２素子分離用溝の傾斜面は、複数の連続した曲率半径で湾曲している湾曲面であることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項３に記載の不揮発性半導体記憶装置において、
上記第１素子分離用溝と上記第２素子分離用溝の境界は、上記複数のメモリセルの互いに隣接する上記チャネル領域間の領域に位置することを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１または３に記載の不揮発性半導体記憶装置において、
上記共通ソース拡散配線上に金属シリサイドが形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項３に記載の不揮発性半導体記憶装置において、
上記第１素子分離用溝は、周辺回路の素子分離領域と同時に形成されることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、詳しくは、フラッシュメモリなどの不揮発性半導体記憶装置のメモリセル構造に関するものである。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置としては、図３４Ａに示すフラッシュメモリがある(例えば、米国特許第６,８４９,５１８号明細書(特許文献１)参照)。この不揮発性半導体記憶装置では、メモリセル内に同じ深さの素子分離領域６０５が形成される。共通のソースレール６０２は、上記素子分離領域６０５の側壁および底面および基板表面に拡散層６０７を形成することによって形成される。メモリセルトランジスタは、上記ソースレール６０２と、ドレイン拡散層６０６と、ワード線６０１およびフローティングゲート６０８によって形成され、ドレイン拡散層６０６はビット線６０３に接続される。
【０００３】
図３４Ｂに示すように、上記フラッシュメモリでは、ソースレール拡散層６０７は、深い素子分離段差(３００ｎｍ〜４００ｎｍ以上)を利用して形成されており、垂直な側壁および深い底面および半導体基板表面に均一にソースレール拡散層６０７を形成する必要がある。このソースレール拡散層６０７を形成するためにイオン注入技術が用いられるが、垂直側壁に拡散層を形成するには、図３５に示すように、斜めに２回のイオン注入を実施する必要があり、工程が増加するという問題がある。
【０００４】
さらに、ソースレール拡散層の低抵抗化のために、ＴiあるいはＣoのような金属を表面にスパッタ法を用いて堆積した後に熱処理することによって、自己整合的に金属シリサイドを形成する方法が用いられる。しかしながら、スパッタ法は、カバレッジが悪いため、図３６に示すように、垂直形状の側壁へのスパッタ膜６０９の形成は不可能であり、連続した金属シリサイドを形成することができないという問題がある。
【特許文献１】米国特許第６,８４９,５１８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、この発明の目的は、簡単な工程で共通ソース拡散配線上に断線することなく連続した金属シリサイドを形成して、低抵抗な共通ソース線を確実に形成できる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、この発明の不揮発性半導体記憶装置は、
半導体基板上にマトリクス状に配置され、ソース拡散領域とチャネル領域およびドレイン拡散領域が列方向に並んだ複数のメモリセルと、
上記複数のメモリセルのチャネル領域上を通るように行方向に沿って夫々形成された複数のコントロールゲート線と、
上記複数のコントロールゲート線に対して略平行にかつ上記複数のメモリセルの行方向に並ぶ上記ソース拡散領域を含むように夫々形成された複数の共通ソース拡散配線と、
上記複数のメモリセルのソース拡散領域とチャネル領域およびドレイン拡散領域上を通るように列方向に沿って夫々形成され、上記ドレイン拡散領域が夫々接続された複数のビット線と、
互いに隣接する上記ビット線間の領域に夫々形成され、少なくとも互いに隣接する上記メモリセルのドレイン拡散領域間を分離するための複数の素子分離用溝と、
互いに隣接する上記ビット線間の領域、かつ、上記共通ソース拡散配線に対応する領域およびその領域と上記複数の素子分離用溝との間の領域に夫々形成され、互いに隣接する上記メモリセル間をＰＮ接合分離により分離するためのＰＮ接合分離領域と
を備えたことを特徴とする。
【０００７】
上記構成の不揮発性半導体記憶装置によれば、互いに隣接するビット線間の領域に夫々形成された複数の素子分離用溝によって、少なくとも互いに隣接するメモリセルのドレイン拡散領域間を分離する。一方、互いに隣接するビット線間の領域、かつ、共通ソース拡散配線に対応する領域およびその領域と上記複数の素子分離用溝との間の領域に夫々形成されたＰＮ接合分離領域によって、互いに隣接するメモリセル間をＰＮ接合分離により分離する。そうして、上記素子分離用溝とＰＮ接合分離領域を用いてドレイン拡散領域間およびチャネル領域間を分離しつつ、ソース拡散領域を含む共通ソース拡散配線が形成される領域において、互いに隣接するメモリセルのソース拡散領域間の領域とソース拡散領域との段差をなくすことが可能となる。したがって、簡単な工程で共通ソース拡散配線上に断線することなく連続した金属シリサイドを形成することが容易にでき、低抵抗な共通ソース線を確実に形成できる。なお、ここでメモリセルは、例えばフローティングゲート等のしきい値電流を制御可能な機能体を備えることにより記憶素子として機能する。
【０００８】
また、一実施形態の不揮発性半導体記憶装置は、上記ＰＮ接合分離領域の表面と上記複数のメモリセルのソース拡散領域の表面とが略同じ高さであることを特徴とする。
【０００９】
上記実施形態の不揮発性半導体記憶装置によれば、上記ＰＮ接合分離領域の表面と複数のメモリセルのソース拡散領域の表面とを略同じ高さにすることによって、共通ソース拡散配線の形成および金属シリサイドの形成に有利となる。
【００１０】
また、この発明の不揮発性半導体記憶装置は、
半導体基板上にマトリクス状に配置され、ソース拡散領域とチャネル領域およびドレイン拡散領域が列方向に並んだ複数のメモリセルと、
上記複数のメモリセルのチャネル領域上を通るように行方向に沿って夫々形成された複数のコントロールゲート線と、
上記複数のコントロールゲート線に対して略平行にかつ上記複数のメモリセルの行方向に並ぶ上記ソース拡散領域を含むように夫々形成された複数の共通ソース拡散配線と、
上記複数のメモリセルのソース拡散領域とチャネル領域およびドレイン拡散領域上を通るように列方向に沿って夫々形成され、上記ドレイン拡散領域が夫々接続された複数のビット線と、
上記複数のビット線の互いに隣接するビット線間の領域に夫々形成され、互いに隣接する上記メモリセルのドレイン拡散領域間を分離するための複数の第１素子分離用溝と、
互いに隣接する上記ビット線間の領域、かつ、上記共通ソース拡散配線に対応する領域およびその領域と上記第１素子分離用溝との間の領域に、上記半導体基板の表面からの深さが上記第１素子分離用溝よりも浅く夫々形成され、互いに隣接する上記メモリセル間を分離するための複数の第２素子分離用溝と
を備え、
上記第２素子分離用溝の少なくとも上記各メモリセルのソース拡散領域との境界近傍に、上記半導体基板の表面から上記第２素子分離用溝の底部に向かって傾斜する傾斜面が形成されていることを特徴とする。
【００１１】
上記構成の不揮発性半導体記憶装置によれば、深い第１素子分離用溝は、ドレイン拡散領域間の高い電圧を分離する必要があるのに対して、浅い第２素子分離用溝は、チャネル領域間の電流パスのみが分離できればよく、高い電圧を分離する必要がない。そして、上記第２素子分離用溝の少なくとも各メモリセルのソース拡散領域との境界近傍に、半導体基板の表面から第２素子分離用溝の底部に向かって傾斜する傾斜面を形成することにより、共通ソース拡散配線を形成する領域の垂直形状の側壁のないなだらかな段差にする。したがって、簡単な工程で共通ソース拡散配線上に断線することなく連続した金属シリサイドを形成することが容易にでき、低抵抗な共通ソース線を確実に形成できる。
【００１２】
また、一実施形態の不揮発性半導体記憶装置は、上記第２素子分離領域の傾斜面は、複数の連続した曲率半径で湾曲している湾曲面であることを特徴とする。
【００１３】
上記実施形態の不揮発性半導体記憶装置によれば、上記第２素子分離領域の傾斜面を、複数の連続した曲率半径で湾曲している湾曲面にすることによって、金属シリサイドを形成するときのスパッタのカバレッジが向上し、形状が安定して歩留まりを向上できる。
【００１４】
また、一実施形態の不揮発性半導体記憶装置は、上記第１素子分離用溝と上記第２素子分離用溝の境界が、上記複数のメモリセルの互いに隣接する上記チャネル領域間の領域に位置することを特徴とする。
【００１５】
上記実施形態の不揮発性半導体記憶装置によれば、上記第１素子分離用溝と第２素子分離用溝の境界が、複数のメモリセルの互いに隣接するチャネル領域間の領域に位置していれば、第１素子分離用溝でドレイン拡散領域間の高い電圧を確実に分離し、第１,第２素子分離用溝でチャネル領域間を確実に分離することができるので、アライメント精度が厳しくなくともよい。
【００１６】
また、一実施形態の不揮発性半導体記憶装置は、上記共通ソース拡散配線上に金属シリサイドが形成されていることを特徴とする。
【００１７】
上記実施形態の不揮発性半導体記憶装置によれば、上記共通ソース拡散配線上に金属シリサイドを形成することによって、共通ソース線の抵抗が下がり、動作速度が速くなる。
【００１８】
また、一実施形態の不揮発性半導体記憶装置は、上記第１素子分離用溝が、周辺回路の素子分離領域と同時に形成されることを特徴とする。
【００１９】
上記実施形態の不揮発性半導体記憶装置によれば、上記第１素子分離用溝を、周辺回路の素子分離領域と同時に形成することにより工程を削減できる。
【発明の効果】
【００２０】
以上より明らかなように、この発明の不揮発性半導体記憶装置によれば、簡単な工程で共通ソース拡散配線上に断線することなく連続した金属シリサイドを形成することが容易にでき、低抵抗な共通ソース線を確実に形成することができる。また、この発明の不揮発性半導体記憶装置によれば、共通ソース拡散配線を形成するための酸化膜除去マスクを不要とできるため、工程削減効果がある。また、共通ソース拡散配線形成のためのイオン注入が通常の注入で可能となるため、工程時間の短縮の効果がある。さらに、従来では不可能であった共通ソース拡散配線のサリサイド化が可能となり、共通ソース線の抵抗低減が可能となることから、動作速度の向上効果がある。
【発明を実施するための最良の形態】
【００２１】
この発明の不揮発性半導体記憶装置の実施の形態を説明する前に、この発明の特徴についてまず説明する。
【００２２】
第１の発明の不揮発性半導体記憶装置は、図１に示すように、半導体基板上に、ソース拡散領域１１０とチャネル領域１１１およびドレイン拡散領域１０６が列方向に並ぶように、マトリクス状に複数のメモリセルを配置している。また、上記複数のメモリセルのチャネル領域１１１上を通るように行方向に沿って複数のコントロールゲート線１０１を夫々形成している。上記複数のコントロールゲート線１０１に対して略平行にかつ複数のメモリセルの行方向に並ぶソース拡散領域１１０を含む複数の共通ソース拡散配線１０７を夫々形成している。上記複数のメモリセルのソース拡散領域１１０とチャネル領域１１１およびドレイン拡散領域１０６上を通るように列方向に沿って複数のビット線１０３を夫々形成し、複数のビット線１０３にドレイン拡散領域１０６をビット線コンタクト１１２を介して夫々接続している。また、互いに隣接するビット線１０３間の領域に複数の素子分離用溝１０５を夫々形成し、その複数の素子分離用溝１０５により少なくとも互いに隣接するメモリセルのドレイン拡散領域１０６間を分離している。また、互いに隣接するビット線１０３間の領域、かつ、共通ソース拡散配線１０７に対応する領域およびその領域と複数の素子分離用溝１０５との間の領域にＰＮ接合分離領域(領域４００)を夫々形成し、そのＰＮ接合分離領域(領域４００)により互いに隣接するメモリセル間を分離している。また、１０４は共通ソース線コンタクトである。なお、フラッシュメモリでは、コントロールゲート線１０１とチャネル領域１１１との間に、フローティングゲートが設けられる。
【００２３】
上記第１の発明の不揮発性半導体記憶装置は、メモリセル内の共通ソース線１０２近傍の素子分離領域の深さとドレイン拡散領域１０６近傍の素子分離領域の深さが異なる。この不揮発性半導体記憶装置は、ドレイン拡散領域１０６近傍の素子分離用溝１０５は、周辺回路の素子分離と同じ深さかまたは同じ程度に深く、共通ソース線１０２近傍のＰＮ接合分離領域(領域４００)は、ＰＮ接合分離を有する構造をしている。
【００２４】
また、図２は、ＰＮ接合分離を有する構造である場合の図１に示すII−II線から見た要部の断面図を示し、共通ソース拡散配線１０７は、平坦になっている。これによって、図４Ａに示すように、１回の注入で共通ソース拡散配線１０７を形成することが可能であり、かつ、共通ソース拡散配線１０７上に断線することなく連続した金属シリサイド１０９が形成された共通ソース線１０２の構造を提供することができる。
【００２５】
また、第２の発明の不揮発性半導体記憶装置は、図１に示すように、素子分離の領域４００を除いて同一の構成をしている。また、この不揮発性半導体記憶装置は、複数のビット線の互いに隣接するビット線１０３間の領域に複数の第１素子分離用溝１０５を夫々形成し、その複数の素子分離用溝１０５により互いに隣接するメモリセルのドレイン拡散領域間を分離している。互いに隣接するビット線１０３間の領域、かつ、共通ソース拡散配線１０７に対応する領域およびその領域と第１素子分離用溝(領域４００)との間の領域に複数の第２素子分離用溝(領域４００)を、半導体基板の表面からの深さが第１素子分離用溝１０５よりも浅く夫々形成し、複数の第２素子分離用溝(領域４００)により互いに隣接するメモリセル間を分離している。そして、上記第２素子分離用溝(領域４００)の少なくとも各メモリセルのソース拡散領域１１０との境界近傍に、半導体基板の表面から第２素子分離用溝(領域４００)の底部に向かって傾斜する傾斜面が形成されている。なお、フラッシュメモリでは、コントロールゲート線１０１とチャネル領域１１１との間に、フローティングゲートが設けられる。
【００２６】
また、上記第２の発明の不揮発性半導体記憶装置は、共通ソース線１０２近傍の素子分離の領域４００は、メモリセルを形成するために最低必要な深さを持ち、かつ半導体基板表面と素子分離領域の側面のなす角度が垂直より小さいテーパー形状または湾曲形状を有する構造をしている。
【００２７】
また、図３は、素子分離用溝を有する構造である場合の図１に示すII−II線から見た要部の断面図を示し、共通ソース拡散配線１０７は、緩やかな浅い段差形状になっている。これによって、図４Ｂに示すように、１回の注入で共通ソース拡散配線１０７を形成することが可能であり、かつ、共通ソース拡散配線１０７上に断線することなく連続した金属シリサイド１０９を形成した共通ソース線１０２の構造を得ることができる。
【００２８】
このような構造のメモリセルでは、共通ソース拡散配線の形成のためのイオン注入は、通常と同じ方法を採用することができるため、注入回数を削減することが可能となる。さらに、共通ソース拡散配線上に金属シリサイドを形成することにより、共通ソース拡散配線と金属シリサイドからなる共通ソース線の抵抗を１００分の１に低減することが可能であり、デバイス動作を高速化することができる。
【００２９】
次に、上記第１の発明の不揮発性半導体記憶装置を図示の第１実施形態により詳細に説明し、上記第第２の発明の不揮発性半導体記憶装置を図示の第第２実施形態により詳細に説明する。
【００３０】
（第１実施形態）
この発明の第１実施形態の不揮発性半導体記憶装置のメモリセルを図５〜図１８を用いて説明する。この第１実施形態は、メモリセルの製造部分のみを説明するが、通常のＬＳＩ(Large Scale Integrated circuit：大規模集積回路)製造技術を用いて、周辺回路トランジスタ、メタル配線等が、ＬＳＩ製造においては付加される。
【００３１】
まず、図５に示すように、半導体基板の一例としてのシリコン基板２００上に、薄い酸化膜２０１と、厚さ２００ｎｍのシリコン窒化膜２０２とを形成する。その後、図６に示すように、通常のフォトリソグラフィー技術を用いて、フォトレジストマスク２０３を形成し、シリコン窒化膜２０２を通常のドライエッチング技術によってエッチングすることにより、素子分離用溝を形成するためのマスクとしてシリコン窒化膜２０４を形成する。
【００３２】
続いて、図７Ａに示すように、メモリセル内の深い素子分離用溝を形成するために、フォトレジスト技術を用いて、フォトレジストマスク２０５を形成する。図７Ｂに示すように、シリコン窒化膜２０４は、長手方向が列方向の帯形状をしており、フォトレジストマスク２０５は、長手方向が行方向の帯形状をしており、シリコン窒化膜２０４とフォトレジストマスク２０５とが格子状に交差している。
【００３３】
次に、図８Ａに示すように、エッチング技術を用いて、シリコン窒化膜２０４およびフォトレジスト２０５をマスクとしてシリコンエッチを行い、深い素子分離用溝２０６を形成する。図８Ｂに示すように、シリコン窒化膜２０４とフォトレジストマスク２０５で覆われた領域を除く領域に深い素子分離用溝２０６が形成される。
【００３４】
次に、図９Ａ,図９Ｂに示すように、フォトレジストマスク２０５(図８Ａに示す)を除去し、シリコン窒化膜２０４をマスクとして、ＰＮ接合分離のためにＢイオンを１０kｅＶで３×１０１３／ｃｍ２注入し、ＰＮ接合分離領域２０７(図９Ｂでは斜線で示す)を形成する。このときのＢイオンの注入条件は、チャネル領域以外が反転しない程度の注入条件であればよく、前期条件に限定されるものではない。図９ＢのX−X線から見た拡大断面を図１０に示すが、ＰＮ接合分離の注入がなされただけであるため、シリコン基板２００の表面はフラットである。
【００３５】
次に、素子分離用溝２０６内を酸化して薄い酸化膜(図示せず)を形成した後、ＨＤＰＣＶＤ(高密度プラズマ化学気相成長)法により酸化膜を堆積して、図１１に示すように、素子分離用溝２０６内に酸化膜２０８を埋め込む。その後、ＣＭＰ(化学的機械研磨)技術により酸化膜２０８の平坦化を実施し、不要な酸化膜を除去することにより、図１２に示すように、埋め込み酸化膜２０９を形成する。
【００３６】
次に、図１３に示すように、リン酸を用いてシリコン窒化膜２０４を除去すると共に、酸化膜２０１(図１２に示す)を除去した後にゲート酸化膜３０１を形成する。そして、上記ゲート酸化膜３０１上にポリシリコンを堆積後、ＣＭＰ処理を実施し、不要なポリシリコンを除去することにより、フローティングゲートとなるポリシリコン膜２１０を形成する。
【００３７】
次に、図１４に示すように、埋め込み酸化膜２０９をドライエッチング技術により適量エッチングした後、熱酸化を実施し、続いて薄いシリコン窒化膜、薄いシリコン酸化膜を堆積してフローティングゲート(２１０)および後に形成されるコントロールゲートとの間を絶縁するための絶縁膜２１１を形成する。その後、絶縁膜２１１上に、コントロールゲート線(ワード線配線)となるポリシリコン膜２１２を堆積する。
【００３８】
次に、図１５Ａに示すように、通常のフォトリソグラフィー技術を用いて、フォトレジストマスク２１３を形成する。図１５Ｂに示すように、ポリシリコン膜２１０は、長手方向が列方向の帯形状をしており、フォトレジストマスク２１３は、長手方向が行方向の帯形状をしており、ポリシリコン膜２１０とフォトレジストマスク２１３とが格子状に交差している。
【００３９】
このフォトレジストマスク２１３は、ＰＮ接合分離領域２０７と深い素子分離用溝２０６の境界部分とアライメントを取る必要があるが、通常のアライメント精度範囲内であれば、素子特性に影響することはない。したがって、この発明の構造であっても、アライメントマージンを取る必要はなく、従来と同じセルサイズでメモリセルを形成することが可能である。
【００４０】
次に、フォトレジストマスク２１３を用いて、ポリシリコン膜２１２、絶縁膜２１１、ポリシリコン膜２１０をエッチングする。
【００４１】
このエッチング法を図１６Ａ〜図１６Ｅを用いて説明する。図１６Ａ、図１６Ｃ〜図１６Ｅは、図１６Ｂに示すXVI−XVI線から見た断面を例にとって示している。
【００４２】
図１６Ｂに示すXVI−XVI線から見た断面は、共通ソース線が形成される断面を示す。図１５Ａに示すフォトレジストマスク２１３を形成後、フォトレジストマスク２１３を用いて、ポリシリコン膜２１２をエッチングする。このとき、図１６Ｃに示すように、絶縁膜２１１が上記ポリシリコンエッチングのストッパとなる。
【００４３】
次に、図１６Ｄに示すように、絶縁膜２１１をエッチングする。絶縁膜２１１は、フローティングゲートとなるポリシリコン膜２１０の上面および側面および素子分離領域上に形成されているが、まず、上面および素子分離領域上がエッチングされる。
【００４４】
次に、図１６Ｅに示すように、側面の絶縁膜２１１と埋め込み酸化膜２１５を同時にエッチングし、シリコン基板２００表面に２０ｎｍ程度の酸化膜２１６が残留するまでエッチングし、残留した上記酸化膜をストッパマスクとしてポリシリコン膜２１０をエッチングする。このとき、エッチング条件を通常の方法でコントロールすることにより、ポリシリコンエッチングが終了する時点で、シリコン基板２００表面の酸化膜は１０ｎｍ程度になるようにコントロールする。
【００４５】
これにより、共通ソース線が形成される領域は、エッチングされることなく、段差のない形状となる。この後、メモリセルには、ソース・ドレインのイオン注入が実施されるが、図１７に示されるように、均一なイオン注入層２１７が、１回の注入で可能となる。また、後のシリサイド形成工程では、図１８に示すように、ＴiあるいはＣoのようなシリサイド反応を起こす物質からなるサリサイド形成用スパッタ膜２１８がスパッタ法により成膜される。このサリサイド形成用スパッタ膜２１８は、図３５に示すような、断線現象の発生を防止することが可能となる。
【００４６】
以下、工程フローでは、ソース・ドレインの注入、活性化アニール、サリサイド形成工程、層間膜形成工程、コンタクト、メタル形成工程と通常の工程によりメモリセルが形成される。
【００４７】
上記構成の不揮発性半導体記憶装置によれば、素子分離用溝２０６とＰＮ接合分離領域２０７を用いてドレイン拡散領域間およびチャネル領域間を分離しつつ、ソース拡散領域を含む共通ソース拡散配線２１７が形成される領域において、互いに隣接するメモリセルのソース拡散領域間の領域とソース拡散領域との段差をなくすことが可能となる。したがって、簡単な工程で共通ソース拡散配線２１７上に断線することなく連続した金属シリサイド２１８を形成することが容易にでき、低抵抗な共通ソース線を確実に形成することができる。
【００４８】
また、上記ＰＮ接合分離領域の表面と複数のメモリセルのソース拡散領域の表面とを略同じ高さにすることによって、共通ソース拡散配線２１７の形成および金属シリサイド２１８の形成に有利となる。
【００４９】
また、上記共通ソース拡散配線２１７上に金属シリサイド２１８を形成することによって、共通ソース線の抵抗が下がり、動作速度を速くすることができる。
【００５０】
（第２実施形態）
この発明の第２実施形態の不揮発性半導体記憶装置のメモリセルを図１９〜図３２Ｂを用いて説明する。この第２実施形態の不揮発性半導体記憶装置では、メモリセルの製造部分のみを説明するが、通常のＬＳＩ製造技術を用いて、ＬＳＩ製造において周辺回路トランジスタやメタル配線等が付加される。
【００５１】
まず、図１９に示すように、半導体基板の一例としてのシリコン基板２００上に、薄い酸化膜２０１と、厚さ２００ｎｍのシリコン窒化膜２０２とを形成する。その後、図２０に示すように、通常のフォトリソグラフィー技術を用いて、フォトレジストマスク２０３を形成し、シリコン窒化膜２０２を通常のドライエッチング技術によってエッチングすることにより、素子分離用溝を形成するためのマスクとしてシリコン窒化膜２０４を形成する。
【００５２】
続いて、図２１Ａに示すように、メモリセル内の深い素子分離用溝を形成するために、フォトレジスト技術を用いて、フォトレジストマスク２０５を形成する。図２１Ｂに示すように、シリコン窒化膜２０４は、長手方向が列方向の帯形状をしており、フォトレジストマスク２０５は、長手方向が行方向の帯形状をしており、シリコン窒化膜２０４とフォトレジストマスク２０５とが格子状に交差している。
【００５３】
次に、図２２Ａに示すように、エッチング技術を用いて、シリコン窒化膜２０４およびフォトレジスト２０５をマスクとしてシリコンエッチを行い、深い第１素子分離用溝２０６を形成する。図２２Ｂに示すように、シリコン窒化膜２０４とフォトレジストマスク２０５で覆われた領域を除く領域に深い第１素子分離用溝２０６が形成される。
【００５４】
次に、図２３Ａ,図２３Ｂに示すように、フォトレジストマスク２０５(図２１Ａ,図２１Ｂに示す)を除去し、シリコン窒化膜２０４をマスクとして、浅い第２素子分離用溝２０７を形成する。
【００５５】
図２３ＢのXXIV−XXIV線から見た断面を図２４Ａ,図２４Ｂに示している。
【００５６】
上記浅い第２素子分離用溝２０７は、デポ系ガス、たとえば(ＨＢr/Ｃl２/Ｏ２混合ガス)を用いることにより、図２４Ａに示す６０度のスロープを持つテーパー形状、あるいは図２４Ｂに示す曲率半径が１００ｎｍより大きい半径の複合スロープを有する形状で、深さ５０ｎｍ〜２００ｎｍの溝を形成する。このとき、深い第１素子分離用溝２０６の底部も同時にエッチングされ、同様のテーパー形状または複合曲率を有する形状となる。本形状は、後に第１素子分離用溝２０６内をＣＶＤ酸化膜で埋め込み、アニールする工程で発生するストレスを緩和する効果を持つ。
【００５７】
次に、第１素子分離用溝２０６内を酸化して薄い酸化膜(図示せず)を形成した後、ＳiＯ２膜としてのＨＤＰＣＶＤ法により酸化膜を堆積して、図２５に示すように、第１素子分離用溝２０６内に酸化膜２０８を埋め込む。
【００５８】
次に、図２６に示すように、ＣＭＰ技術により酸化膜２０８の平坦化を実施し、不要な酸化膜を除去することにより、埋め込み酸化膜２０９を形成する。
【００５９】
そして、図２７に示すように、シリコン窒化膜２０４を９０〜１６０℃の熱リン酸を用いて除去すると共に、酸化膜２０１(図２６に示す)を除去した後に、ゲート酸化膜３０１を形成する。そして、上記ゲート酸化膜３０１上にポリシリコンを堆積後、ＣＭＰ処理を実施し、不要なポリシリコンを除去することにより、フローティングゲートとなるポリシリコン膜２１０を形成する。
【００６０】
次に、図２８に示すように、埋め込み酸化膜を２０９ドライエッチング技術により適量エッチングした後、熱酸化を実施し、続いて薄いシリコン窒化膜、薄いシリコン酸化膜を堆積してフローティングゲート(２１０)および後に形成されるコントロールゲートとの間を絶縁する絶縁膜２１１を形成した後、コントロールゲート線(ワード線配線)となるポリシリコン膜２１２を堆積する。
【００６１】
次に、図２９Ａに示すように、通常のフォトリソグラフィー技術を用いて、フォトレジストマスク２１３を形成する。図２９Ｂに示すように、ポリシリコン膜２１０は、長手方向が列方向の帯形状をしており、フォトレジストマスク２１３は、長手方向が行方向の帯形状をしており、ポリシリコン膜２１０とフォトレジストマスク２１３とが格子状に交差している。
【００６２】
このフォトレジストマスク２１３は、浅い第２素子分離用溝２０７と深い第１素子分離用溝２０６の境界部分とアライメントを取る必要があるが、通常のアライメント精度範囲内であれば、素子特性に影響することはない。したがって、この発明の構造であっても、アライメントマージンを取る必要はなく、従来と同じセルサイズでメモリセルを形成することが可能である。
【００６３】
次に、フォトレジストマスク２１３を用いて、ポリシリコン膜２１２、絶縁膜２１１、ポリシリコン膜２１０をエッチングする。
【００６４】
このエッチング法を図３０Ａ〜図３０Ｅを用いて説明する。
【００６５】
図３０Ａ、図３０Ｃ〜図３０Ｅは、図３０Ｂに示すXXX−XXX線から見た断面を例にとって示している。
【００６６】
図３０Ｂに示すXXX−XXX線から見た断面は、共通ソース線が形成される断面を示す。フォトレジストマスク２１３を形成後(図２９Ａに示す)、フォトレジストマスク２１３を用いて、ポリシリコン膜２１２をエッチングする。このとき、図３０Ｃに示すように、絶縁膜２１１が上記ポリシリコンエッチングのストッパとなる。
【００６７】
次に、図３０Ｄに示すように、絶縁膜２１１をエッチングする。絶縁膜２１１は、フローティングゲートとなるポリシリコン膜２１０の上面および側面および素子分離領域上に形成されているが、まず、上面および素子分離領域上がエッチングされる。
【００６８】
次に、図３０Ｅに示すように、側面の絶縁膜２１１と埋め込み酸化膜２１５を同時にエッチングし、シリコン基板２００表面に２０ｎｍ程度の酸化膜２１６が残留するまでエッチングし、残留した上記酸化膜をストッパマスクとしてポリシリコン膜２１０をエッチングする。このとき、エッチング条件を通常の方法でコントロールすることにより、ポリシリコンエッチングが終了する時点で、シリコン基板２００表面の酸化膜は１０ｎｍ程度になるようにコントロールする。これにより、共通ソース線が形成される領域は、段差約１０ｎｍ程度、または１０〜３０ｎｍ程度のなだらかなテーパー形状を有することが可能となる。
【００６９】
この後、メモリセルには、ソース・ドレイン領域の形成のための不純物のイオン注入が実施されるが、図３１Ａ,図３１Ｂに示すように、均一なイオン注入層２１７が、１回の注入で可能となる。
【００７０】
また、後のシリサイド形成工程では、図３２Ａ,図３２Ｂに示すように、ＴiあるいはＣoのようなシリサイド反応を起こす物質からなるサリサイド形成用スパッタ膜２１８がスパッタ法により成膜される。このサリサイド形成用スパッタ膜２１８は、図３６に示すような、断線現象の発生を防止することが可能となる。
【００７１】
以下、工程フローでは、ソース・ドレインの注入、活性化アニール、サリサイド形成工程、層間膜形成工程、コンタクト、メタル形成工程と通常の工程によりメモリセルが形成される。
【００７２】
上記構成の不揮発性半導体記憶装置によれば、深い第１素子分離用溝２０６は、ドレイン拡散領域間の高い電圧を分離する必要があるのに対して、浅い第２素子分離用溝２０７は、チャネル領域間の電流パスのみが分離できればよく、高い電圧を分離する必要がない。そして、上記第２素子分離用溝２０７の少なくとも各メモリセルのソース拡散領域１１０との境界近傍に、半導体基板の表面から第２素子分離用溝２０７の底部に向かって傾斜する傾斜面を形成することにより、簡単な工程で共通ソース拡散配線２１７上に断線することなく連続した金属シリサイド２１８を形成することが容易にでき、低抵抗な共通ソース線を確実に形成できる。
【００７３】
また、上記第２素子分離用溝２０７の傾斜面を、複数の連続した曲率半径で湾曲している湾曲面にすることによって、金属シリサイド２１８を形成するときのスパッタのカバレッジが決まり、形状が安定して歩留まりを向上できる。
【００７４】
また、上記第１素子分離用溝２０６と第２素子分離用溝２０７の境界は、複数のメモリセルの互いに隣接するチャネル領域間の領域に位置することによって、アライメント精度が厳しくなくともよい。
【００７５】
また、上記共通ソース拡散配線２１７上に金属シリサイド２１８を形成することによって、共通ソース線の抵抗が下がり、動作速度を速くすることができる。
【００７６】
また、上記実施形態の不揮発性半導体記憶装置によれば、上記第１素子分離用溝２０６を、周辺回路の素子分離領域と同時に形成することにより工程を削減することができる。
【００７７】
また、図３３Ａは、図３２Ａ,図３２Ｂ以降のソース・ドレインの注入、活性化アニール、サリサイド形成工程、層間膜形成工程、コンタクト、メタル形成工程と通常の工程により形成されたメモリセルの平面図を示し、図３３Ｂに図３３ＡのXXXIIIＢ−XXXIIIＢ線から見た断面図を示している。図３３Ａにおいて、５０１は共通ソース線、５０２はコンロールゲート線、５０３はビット線、５０４はビット線コンタクト、５０５は共通ソース線コンタクト、５０６はコントロールゲート線コンタクトである。また、図３３Ｂにおいて、５０７はフローティングゲート、５０８はサイドウォール、５０９はドレイン拡散層、５１０は共通ソース拡散配線、５１１は共通ソース拡散配線５１０上に形成された金属シリサイド、５２１,５２２は絶縁膜、５２３は金属シリサイドである。
【００７８】
この発明の不揮発性半導体記憶装置のメモリセルは、共通ソース線を形成するための酸化膜除去マスクを不要とできるため、工程削減効果がある。また、共通ソース拡散配線の形成のためのイオン注入を通常の注入で可能となるため、工程時間の短縮の効果がある。さらに、従来では不可能であった共通ソース拡散配線のサリサイド化が可能となり、共通ソース線の抵抗を低減することが可能となることから、動作速度が向上する効果がある。
【００７９】
上記第１,第２実施形態では、不揮発性半導体記憶装置の一例としてフローティングゲートを備えたフラッシュメモリについて説明したが、フローティングゲートを用いない他の不揮発性半導体記憶装置にこの発明を適用してもよい。
【図面の簡単な説明】
【００８０】
【図１】図１はこの発明の不揮発性半導体記憶装置の技術を説明するための平面図である。
【図２】図２はＰＮ接合分離領域を用いた場合の図１のII−II線から見た要部の断面図である。
【図３】図３は素子分離用溝を用いた場合の図１のII−II線から見た要部の断面図である。
【図４Ａ】図４Ａは図２に示す共通ソース拡散配線上にメタルスパッタ層を形成した状態の断面図である。
【図４Ｂ】図４Ｂは図３に示す共通ソース拡散配線上にメタルスパッタ層を形成した状態の断面図である。
【図５】図５はこの発明の第１実施形態の不揮発性半導体記憶装置の製造方法の工程を説明するための断面図である。
【図６】図６は図５に続く工程の断面図である。
【図７Ａ】図７Ａは図６に続く工程の断面図である。
【図７Ｂ】図７Ｂは図７Ａの工程における平面図である。
【図８Ａ】図８Ａは図７Ａに続く工程の断面図である。
【図８Ｂ】図８Ｂは図８Ａの工程における平面図である。
【図９Ａ】図９Ａは図８Ａに続く工程の断面図である。
【図９Ｂ】図９Ｂは図９Ａの工程における平面図である。
【図１０】図１０は図９ＢのＸ−Ｘ線から見た拡大断面図である。
【図１１】図１１は図９Ａに続く工程の断面図である。
【図１２】図１２は図１１に続く工程の断面図である。
【図１３】図１３は図１２に続く工程の断面図である。
【図１４】図１４は図１３に続く工程の断面図である。
【図１５Ａ】図１５Ａは図１４に続く工程の断面図である。
【図１５Ｂ】図１５Ｂは図１５Ａの工程における平面図である。
【図１６Ａ】図１６Ａは図１５Ａに続く工程の断面図である。
【図１６Ｂ】図１６Ｂは図１６Ａの工程における平面図である。
【図１６Ｃ】図１６Ｃは図１６Ａに続く工程の断面図である。
【図１６Ｄ】図１６Ｄは図１６Ｃに続く工程の断面図である。
【図１６Ｅ】図１６Ｅは図１６Ｄに続く工程の断面図である。
【図１７】図１７は共通ソース拡散配線を形成した状態の断面図である。
【図１８】図１８は図１７に示す共通ソース拡散配線上にメタルスパッタ層を形成した状態の断面図である。
【図１９】図１９はこの発明の第２実施形態の不揮発性半導体記憶装置の製造方法の工程を説明するための断面図である。
【図２０】図２０は図１９に続く工程の断面図である。
【図２１Ａ】図２１Ａは図２０に続く工程の断面図である。
【図２１Ｂ】図２１Ｂは図２１Ａの工程における平面図である。
【図２２Ａ】図２２Ａは図２１Ａに続く工程の断面図である。
【図２２Ｂ】図２２Ｂは図２２Ａの工程における平面図である。
【図２３Ａ】図２３Ａは図２２Ａに続く工程の断面図である。
【図２３Ｂ】図２３Ｂは図２３Ａの工程における平面図である。
【図２４Ａ】図２４Ａは傾斜面をテーパー形状とした場合の図２３Ａの要部を拡大した断面図である。
【図２４Ｂ】図２４Ｂは傾斜面を曲率形状とした場合の図２３Ａの要部を拡大した断面図である。
【図２５】図２５は図２３Ａに続く工程の断面図である。
【図２６】図２６は図２５に続く工程の断面図である。
【図２７】図２７は図２６に続く工程の断面図である。
【図２８】図２８は図２７に続く工程の断面図である。
【図２９Ａ】図２９Ａは図２８に続く工程の断面図である。
【図２９Ｂ】図２９Ｂは図２９Ａの工程における平面図である。
【図３０Ａ】図３０Ａは図２９Ａに続く工程の断面図である。
【図３０Ｂ】図３０Ｂは図３０Ａの工程における平面図である。
【図３０Ｃ】図３０Ｃは図３０Ａに続く工程の断面図である。
【図３０Ｄ】図３０Ｄは図３０Ｃに続く工程の断面図である。
【図３０Ｅ】図３０Ｅは図３０Ｄに続く工程の断面図である。
【図３１Ａ】図３１Ａは傾斜面を曲率形状とした場合の図３０Ａの要部を拡大した断面図である。
【図３１Ｂ】図３１Ｂは傾斜面をテーパー形状とした場合の図３０Ａの要部を拡大した断面図である。
【図３２Ａ】図３２Ａは図３１Ａに示すイオン注入層上にサリサイド形成用スパッタ膜を形成した状態を示す断面図である。
【図３２Ｂ】図３２Ｂは図３１Ｂに示すイオン注入層上にサリサイド形成用スパッタ膜を形成した状態を示す断面図である。
【図３３Ａ】図３３Ａはこの発明の不揮発性半導体記憶装置のメモリセルの要部の平面図である。
【図３３Ｂ】図３３Ｂは図３３ＡのXXXIIIＢ−XXXIIIＢ線から見た断面図である。
【図３４Ａ】図３４Ａは従来の不揮発性半導体記憶装置のメモリセルの要部の平面図である。
【図３４Ｂ】図３４Ｂは図３４ＡのXXXIVＢ−XXXIVＢ線から見た断面図である。
【図３５】図３５は共通ソース拡散配線に２回のイオン注入を行う工程を示す図である。
【図３６】図３６は共通ソース拡散配線上にスパッタ層を形成した状態を示す断面図である。
【符号の説明】
【００８１】
１００…半導体基板
１０１…コントロールゲート線
１０２…共通ソース線
１０３…ビット線
１０４…共通ソース線コンタクト
１０５…素子分離領域
１０６…ドレイン拡散領域
１０７…共通ソース拡散配線
１０８…フローティングゲート
１０９…スパッタ層
１１０…ソース拡散領域
１１１…チャネル領域
１１２…ビット線コンタクト
２００…シリコン基板
２０１…酸化膜
２０２…シリコン窒化膜
２０３…フォトレジストマスク
２０４…シリコン窒化膜
２０５…フォトレジスト
２０６…深い素子分離用溝
２０７…ＰＮ接合分離
２０８…ＨＤＰ膜
２０９…埋め込み酸化膜
２１０…ポリシリコン膜
２１１…薄い絶縁膜
２１２…ポリシリコン膜
２１３…フォトレジストマスク
２１５…埋め込み絶縁膜
２１６…酸化膜
２１７…共通ソース拡散配線
２１８…サリサイド形成用スパッタ膜
３１１…側壁絶縁膜
５０１…共通ソース線、
５０２…コンロールゲート線
５０３…ビット線
５０４…ビット線コンタクト
５０５…共通ソース線コンタクト
５０６…コントロールゲート線コンタクト
５０７…フローティングゲート
５０８…サイドウォール
５０９…ドレイン拡散層
５１０…共通ソース拡散配線
５１１…金属シリサイ
５２１,５２２…絶縁膜
５２３…金属シリサイド
【図１】
2007128944.tif 000003
【図２】
2007128944.tif 000004
【図３】
2007128944.tif 000005
【図４Ａ】
2007128944.tif 000006
【図４Ｂ】
2007128944.tif 000007
【図５】
2007128944.tif 000008
【図６】
2007128944.tif 000009
【図７Ａ】
2007128944.tif 000010
【図７Ｂ】
2007128944.tif 000011
【図８Ａ】
2007128944.tif 000012
【図８Ｂ】
2007128944.tif 000013
【図９Ａ】
2007128944.tif 000014
【図９Ｂ】
2007128944.tif 000015
【図１０】
2007128944.tif 000016
【図１１】
2007128944.tif 000017
【図１２】
2007128944.tif 000018
【図１３】
2007128944.tif 000019
【図１４】
2007128944.tif 000020
【図１５Ａ】
2007128944.tif 000021
【図１５Ｂ】
2007128944.tif 000022
【図１６Ａ】
2007128944.tif 000023
【図１６Ｂ】
2007128944.tif 000024
【図１６Ｃ】
2007128944.tif 000025
【図１６Ｄ】
2007128944.tif 000026
【図１６Ｅ】
2007128944.tif 000027
【図１７】
2007128944.tif 000028
【図１８】
2007128944.tif 000029
【図１９】
2007128944.tif 000030
【図２０】
2007128944.tif 000031
【図２１Ａ】
2007128944.tif 000032
【図２１Ｂ】
2007128944.tif 000033
【図２２Ａ】
2007128944.tif 000034
【図２２Ｂ】
2007128944.tif 000035
【図２３Ａ】
2007128944.tif 000036
【図２３Ｂ】
2007128944.tif 000037
【図２４Ａ】
2007128944.tif 000038
【図２４Ｂ】
2007128944.tif 000039
【図２５】
2007128944.tif 000040
【図２６】
2007128944.tif 000041
【図２７】
2007128944.tif 000042
【図２８】
2007128944.tif 000043
【図２９Ａ】
2007128944.tif 000044
【図２９Ｂ】
2007128944.tif 000045
【図３０Ａ】
2007128944.tif 000046
【図３０Ｂ】
2007128944.tif 000047
【図３０Ｃ】
2007128944.tif 000048
【図３０Ｄ】
2007128944.tif 000049
【図３０Ｅ】
2007128944.tif 000050
【図３１Ａ】
2007128944.tif 000051
【図３１Ｂ】
2007128944.tif 000052
【図３２Ａ】
2007128944.tif 000053
【図３２Ｂ】
2007128944.tif 000054
【図３３Ａ】
2007128944.tif 000055
【図３３Ｂ】
2007128944.tif 000056
【図３４Ａ】
2007128944.tif 000057
【図３４Ｂ】
2007128944.tif 000058
【図３５】
2007128944.tif 000059
【図３６】
2007128944.tif 000060