(57)【要約】【課題】フルシリサイド化されたゲート電極における容量を低減できるようにする。【解決手段】半導体装置は、半導体基板１１に形成された素子分離領域１２と、該素子分離領域１２に囲まれた半導体基板１１からなる活性領域１１ａと、該活性領域１１ａの上に形成されたゲート絶縁膜１３と、活性領域１１ａ及び隣接する素子分離領域１２の上に跨って形成されたゲート電極１５とを備えている。ゲート電極１５は、活性領域１１ａ上にゲート絶縁膜１３を介して設けられ、厚さ方向における全領域がシリサイド領域からなる第１の部分と、素子分離領域１２の上に設けられ、シリコン領域及び該シリコン領域を覆うように形成されたシリサイド領域からなる第２の部分とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板からなる活性領域と、
前記活性領域上に形成されたゲート絶縁膜と、
前記活性領域上及び隣接する前記素子分離領域上に跨って形成されたゲート電極とを備え、
前記ゲート電極は、前記活性領域上に前記ゲート絶縁膜を介して設けられ、厚さ方向における全領域がシリサイド領域からなる第１の部分と、前記素子分離領域上に設けられ、シリコン領域及び該シリコン領域を覆うように形成された前記シリサイド領域からなる第２の部分とを有していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記シリコン領域は、前記素子分離領域上に前記活性領域と前記素子分離領域との境界位置から離間して形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記シリコン領域は、前記活性領域上の一部に跨って形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記ゲート電極における前記第２の部分は、前記ゲート電極における前記第１の部分よりもゲート長方向の寸法が大きいことを特徴とする半導体装置。
【請求項５】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記ゲート電極における前記第１の部分と前記ゲート電極における前記第２の部分は、ゲート長方向の寸法が等しいことを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記ゲート電極における前記第２の部分は、コンタクト形成領域であることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記シリコン領域は、ポリシリコン又はアモルファスシリコンからなることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記シリサイド領域は、ニッケルシリサイドからなることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は、高誘電体膜からなることを特徴とする半導体装置。
【請求項１０】
半導体基板に、素子分離領域を形成することにより、前記素子分離領域に囲まれてなる活性領域を形成する工程（ａ）と、
前記活性領域上にゲート絶縁膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記活性領域上及び隣接する前記素子分離領域上に跨るシリコンからなるゲート電極形成膜を形成する工程（ｃ）と、
前記ゲート電極形成膜上に金属膜を形成する工程（ｄ）と、
前記半導体基板を熱処理することにより、前記金属膜を用いて前記ゲート電極形成膜をシリサイド化してゲート電極を形成する工程（ｅ）とを備え、
前記工程（ｅ）において、前記ゲート電極形成膜における前記活性領域上に位置する第１の部分は厚さ方向における全領域をシリサイド化する一方、前記ゲート電極形成膜における前記素子分離領域上に位置する第２の部分はその一部にシリコン領域を残してシリサイド化することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記ゲート電極形成膜における前記第２の部分は、前記ゲート電極形成膜における前記第１の部分よりもゲート長方向の寸法が大きくなるように形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記ゲート電極における前記第１の部分と前記ゲート電極における前記第２の部分は、ゲート長方向の寸法が等しくなるように形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０〜１２のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）の後で且つ前記工程（ｄ）よりも前に、前記ゲート電極形成膜の前記第１の部分の上部を除去する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０〜１２のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）の後で且つ前記工程（ｅ）よりも前に、前記ゲート電極形成膜の前記第２の部分上に位置する前記金属膜の上部を除去する工程（ｇ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０〜１４のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）の後で且つ前記工程（ｄ）よりも前に、
前記ゲート電極形成膜の側面上に第１の絶縁膜からなる第１のサイドウォールを形成する工程（ｈ）と、前記工程（ｈ）よりも後に、前記ゲート電極形成膜及び第１のサイドウォールをマスクとして前記活性領域に不純物イオンを注入することにより、前記活性領域にエクステンション領域を形成する工程（ｉ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｉ）の後で且つ前記工程（ｄ）よりも前に、
前記ゲート電極形成膜の側面上に、前記第１のサイドウォールを介在させて第２の絶縁膜からなる第２のサイドウォールを形成する工程（ｊ）と、前記工程（ｊ）よりも後に、前記ゲート電極形成膜、第１のサイドウォール及び第２のサイドウォールをマスクとして前記活性領域に不純物イオンを注入することにより、前記活性領域にソースドレイン領域を形成する工程（ｋ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｋ）の後で且つ前記工程（ｄ）よりも前に、
前記ソースドレイン領域の上にシリサイド層を形成する工程（ｌ）をさらに備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にフルシリサイド（fully silicided:ＦＵＳＩ）化されたゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置分野において、素子の急速な微細化による高速化及び低消費電力が進んでいる。それに伴い、トランジスタ能力の向上が急務となっているが、従来の素子の微細化だけではトランジスタ能力の向上が図れない状況になってきている。
【０００３】
そこで、ＭＩＳ(metal insulator semiconductor）トランジスタにおいては、ゲート絶縁膜を高誘電体（ｈｉｇｈ−ｋ）膜とし、ゲート電極をフルメタル化することにより、ゲートリーク電流の低減とトランジスタの駆動能力の向上との両立を図ろうとしている。
【０００４】
図１６（ａ）及び図１６（ｂ）は従来のＭＩＳトランジスタの製造方法におけるＦＵＳＩ化工程であって、（ａ）はゲート幅方向の断面構成を示し、（ｂ）はゲート長方向の断面構成を示している（例えば、非特許文献１を参照。）。図１６（ａ）及び図１６（ｂ）に示すように、まず、半導体基板１０１に素子分離領域１０２を選択的に形成して、活性領域１０１ａを形成する。続いて、ゲート絶縁膜１０３及びポリシリコンからなるゲート電極形成膜１０４を堆積し、堆積したゲート電極形成膜１０４をゲート幅方向の端部が素子分離領域１０２の上に位置するようにパターニングする。続いて、ゲート電極形成膜１０４の側面上にオフセットサイドウォール１０５を形成し、形成したオフセットサイドウォール１０５及びゲート電極形成膜１０４をマスクとして、活性領域１０１ａにおけるオフセットサイドウォール１０５の側方にエクステンション領域１０６及び該エクステンション領域１０６と導電型が異なるポケット領域１０７を順次形成する。その後、ゲート電極形成膜１０４の側面上にオフセットサイドウォール１０５を介在させてサイドウォール１０８を形成し、形成したサイドウォール１０８、オフセットサイドウォール１０５及びゲート電極形成膜１０４をマスクとして活性領域１０１ａにおけるサイドウォール１０８の側方にソースドレイン領域１０９を形成する。その後、ソースドレイン領域１０９の上部のみを選択的にシリサイド化してシリサイド層１１０を形成する。続いて、半導体基板１０１上に層間絶縁膜１１１を形成した後、化学機械研磨（ＣＭＰ）法により、ゲート電極形成膜１０４を露出するまで平坦化する。続いて、ゲート電極形成膜１０４の上部を選択的にエッチングして除去した後、スパッタ法により、層間絶縁膜１１１及び膜厚を減じたゲート電極形成膜１０４の上にニッケル膜１１２を成膜する。続いて、成膜したニッケル膜１１２に熱処理を加えて、ゲート電極形成膜１０４を構成するポリシリコンとニッケルとを互いに反応させて、ゲート電極形成膜１０４の全体をシリサイド化したゲート電極（フルシリサイドゲート電極）を形成する。
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ  Ｐ．９５，２００５
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の半導体装置の製造方法は、ゲート電極がすべてシリサイド化（ＦＵＳＩ化）されることにより、ゲート電極の容量が増大するという問題がある。
【０００６】
前記従来の問題に鑑み、本発明は、フルシリサイド化されたゲート電極における容量を低減できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するため、本発明は、半導体装置を、活性領域上でフルシリサイド化されたゲート電極における素子分離領域上に位置する端部（例えば、コンタクト形成領域）にシリコンを積極的に残す構成とする。
【０００８】
具体的に、本発明に係る半導体装置は、半導体基板に形成された素子分離領域と、素子分離領域に囲まれた半導体基板からなる活性領域と、活性領域上に形成されたゲート絶縁膜と、活性領域上及び隣接する素子分離領域上に跨って形成されたゲート電極とを備え、ゲート電極は、活性領域上にゲート絶縁膜を介して設けられ、厚さ方向における全領域がシリサイド領域からなる第１の部分と、素子分離領域上に設けられ、シリコン領域及び該シリコン領域を覆うように形成されたシリサイド領域からなる第２の部分とを有していることを特徴とする。
【０００９】
本発明の半導体装置によると、ゲート電極は、活性領域上にゲート絶縁膜を介して設けられ、厚さ方向における全領域がシリサイド領域からなる第１の部分と、素子分離領域上に設けられ、シリコン領域及び該シリコン領域を覆うように形成されたシリサイド領域からなる第２の部分とを有するため、残されたシリコン領域が空乏化することから、ゲート電極の全体をシリサイド化する場合と比べてゲート電極容量を低減することができる。
【００１０】
本発明の半導体装置において、シリコン領域は、素子分離領域上に活性領域と素子分離領域との境界位置から離間して形成されていることが好ましい。
【００１１】
また、本発明の半導体装置において、シリコン領域は、活性領域上の一部に跨って形成されていることが好ましい。
【００１２】
本発明の半導体装置において、ゲート電極における第２の部分は、ゲート電極における第１の部分よりもゲート長方向の寸法が大きいことが好ましい。
【００１３】
また、本発明の半導体装置において、ゲート電極における第１の部分とゲート電極における第２の部分は、ゲート長方向の寸法が等しいことが好ましい。
【００１４】
本発明の半導体装置において、ゲート電極における第２の部分は、コンタクト形成領域であることが好ましい。
【００１５】
本発明の半導体装置において、シリコン領域はポリシリコン又はアモルファスシリコンからなることが好ましい。
【００１６】
本発明の半導体装置において、シリサイド領域はニッケルシリサイドからなることが好ましい。
【００１７】
本発明の半導体装置において、ゲート絶縁膜は高誘電体膜からなることが好ましい。
【００１８】
本発明に係る半導体装置の製造方法は、半導体基板に、素子分離領域を形成することにより、素子分離領域に囲まれてなる活性領域を形成する工程（ａ）と、活性領域上にゲート絶縁膜を形成する工程（ｂ）と、工程（ｂ）の後に、活性領域上及び隣接する素子分離領域上に跨るシリコンからなるゲート電極形成膜を形成する工程（ｃ）と、ゲート電極形成膜上に金属膜を形成する工程（ｄ）と、半導体基板を熱処理することにより、金属膜を用いてゲート電極形成膜をシリサイド化してゲート電極を形成する工程（ｅ）とを備え、工程（ｅ）において、ゲート電極形成膜における活性領域上に位置する第１の部分は厚さ方向における全領域をシリサイド化する一方、ゲート電極形成膜における素子分離領域上に位置する第２の部分はその一部にシリコン領域を残してシリサイド化することを特徴とする。
【００１９】
本発明の半導体装置の製造方法によると、ゲート電極の端部をその一部にシリコン領域を残して金属によりシリサイド化するため、残された一部のシリコン領域が空乏化することから、ゲート電極の全体をシリサイド化する場合と比べてゲート電極容量を低減することができる。
【００２０】
本発明の半導体装置の製造方法において、工程（ｃ）において、ゲート電極形成膜における第２の部分は、ゲート電極形成膜における第１の部分よりもゲート長方向の寸法が大きくなるように形成することが好ましい。
【００２１】
また、本発明の半導体装置の製造方法において、工程（ｃ）において、ゲート電極における第１の部分とゲート電極における第２の部分は、ゲート長方向の寸法が等しくなるように形成することが好ましい。
【００２２】
本発明の半導体装置の製造方法は、工程（ｃ）の後で且つ工程（ｄ）よりも前に、ゲート電極形成膜の第１の部分の上部を除去する工程（ｆ）をさらに備えていることが好ましい。
【００２３】
本発明の半導体装置の製造方法は、工程（ｄ）の後で且つ工程（ｅ）よりも前に、ゲート電極形成膜の第２の部分上に位置する金属膜の上部を除去する工程（ｇ）をさらに備えていることが好ましい。
【００２４】
本発明の半導体装置の製造方法は、工程（ｃ）の後で且つ工程（ｄ）よりも前に、ゲート電極形成膜の側面上に第１の絶縁膜からなる第１のサイドウォールを形成する工程（ｈ）と、工程（ｈ）よりも後に、ゲート電極形成膜及び第１のサイドウォールをマスクとして活性領域に不純物イオンを注入することにより、活性領域にエクステンション領域を形成する工程（ｉ）とをさらに備えていることが好ましい。
【００２５】
本発明の半導体装置の製造方法は、工程（ｉ）の後で且つ工程（ｄ）よりも前に、ゲート電極形成膜の側面上に、第１のサイドウォールを介在させて第２の絶縁膜からなる第２のサイドウォールを形成する工程（ｊ）と、工程（ｊ）よりも後に、ゲート電極形成膜、第１のサイドウォール及び第２のサイドウォールをマスクとして活性領域に不純物イオンを注入することにより、活性領域にソースドレイン領域を形成する工程（ｋ）とをさらに備えていることが好ましい。
【００２６】
この場合に、本発明の半導体装置の製造方法は、工程（ｋ）の後で且つ工程（ｄ）よりも前に、ソースドレイン領域の上にシリサイド層を形成する工程（ｌ）をさらに備えていることが好ましい。
【発明の効果】
【００２７】
本発明に係る半導体装置及びその製造方法によると、ゲート電極を活性領域上ではフルシリサイド化し、素子分離領域上ではゲート電極の一部にシリコン領域を残した状態でシリサイド化するため、実質的にフルシリサイド化されたゲート電極のゲート電極容量を低減することができる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２９】
図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。図１（ａ）及び図１（ｂ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１１の上部には、シャロートレンチ分離（ＳＴＩ）からなる素子分離領域１２と、該素子分離領域１２によって囲まれた活性領域１１ａが形成されている。
【００３０】
図１（ｂ）に示すように、半導体基板１１の主面上には、活性領域１１ａ及び素子分離領域１２に跨るようにシリサイド化されたゲート電極１５がｈｉｇｈ−ｋ膜からなるゲート絶縁膜１３を介在させて形成されている。ここで、ｈｉｇｈ−ｋ膜には、例えば、酸化ハフニウム（ＨｆＯ２ ）、ハムニウムシリケート（ＨｆＳｉＯ）又はＨｆＳｉＯＮを用いることができる。
【００３１】
ゲート電極１５における素子分離領域１２上に形成された一端部は、ゲート長方向の寸法が活性領域１１ａ上に形成された他の部分よりも大きく、例えばコンタクト形成領域１５ａとして形成されている。
【００３２】
また、図１（ａ）及び図１（ｂ）に示すように、ゲート電極１５の側面上には、酸化シリコン（ＳｉＯ２ ）からなるオフセットサイドウォール１６と、窒化シリコン（Ｓｉ３Ｎ４）からなるサイドウォール１７とが順次形成されている。
【００３３】
本実施形態の特徴として、ゲート電極１５は、活性領域１１ａ上においてはその全体がシリサイド化された、いわゆるＦＵＳＩ化構造を有し、素子分離領域１２上におけるコンタクト形成領域１５ａにおいては、その中央部に島状ポリシリコン１４ａを残して形成されている。このように、活性領域１１ａ上でフルシリサイド化されたゲート電極１５において、素子分離領域１２上の一端部に島状ポリシリコン１４ａが残存することにより、ゲート電極１５中に空乏化が生じるため、ゲート電極容量を低減することができる。
【００３４】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００３５】
図２〜図７は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図２（ａ）、図２（ｃ）、図３（ａ）、図３（ｃ）、図４（ａ）、図４（ｃ）、図５（ａ）、図５（ｃ）、図６（ａ）、図６（ｃ）及び図７（ａ）はそれぞれゲート幅方向の断面構成を示し、図２（ｂ）、図２（ｄ）、図３（ｂ）、図３（ｄ）、図４（ｂ）、図４（ｄ）、図５（ｂ）、図５（ｄ）、図６（ｂ）、図６（ｄ）及び図７（ｂ）はゲート長方向の断面構成を示している。
【００３６】
まず、図２（ａ）及び図２（ｂ）に示すように、半導体基板１１の上部に、ＳＴＩからなる素子分離領域１２を選択的に形成することにより、該素子分離領域１２に囲まれてなる活性領域１１ａを形成する。その後、例えば化学的気相体積（ＣＶＤ）法により、半導体基板の主面上の全面に、膜厚が３ｎｍの酸化ハフニウムからなるゲート絶縁膜１３を形成し、続いて、ゲート絶縁膜１３の上に膜厚が１００ｎｍのポリシリコンからなる半導体膜１４Ａを形成する。ここで、半導体膜１４Ａには、ポリシリコンに代えてアモルファスシリコンを用いてもよい。
【００３７】
次に、図２（ｃ）及び図２（ｄ）に示すように、リソグラフィ法及び塩素（Ｃｌ２ ）又は臭化水素（ＨＢｒ）を主成分とするエッチングガスを用いたドライエッチングにより、半導体膜１４Ａをパターニングしてゲート電極形成膜１４を形成する。このとき、パターニングされるゲート電極形成膜１４は、図１（ａ）に示したように、ゲート電極形成膜１４の中央部分が活性領域１１ａ上に位置し、両端部が素子分離領域１２上に位置すると共に、一方の端部がコンタクト形成領域となるように、ゲート長方向の幅寸法を大きくする。ここでは、活性領域１１ａ上に位置するゲート電極形成膜１４のゲート長方向の幅に対して、素子分離領域１２上に位置するゲート電極形成膜１４におけるコンタクト形成領域の幅寸法を１．５倍以上にすることが望ましい。例えば、活性領域１１ａ上に位置するゲート電極形成膜１４のゲート長方向の幅を６５ｎｍ程度とした場合、素子分離領域１２上に位置するゲート電極形成膜１４におけるコンタクト形成領域の幅寸法は、形成するコンタクト径（例えば、８０ｎｍ）に合わせマージン（例えば、片側２０ｎｍ）を考慮して１２０ｎｍ程度にする。続いて、パターニングされたゲート電極形成膜１４を含め半導体基板１１上の全面にわたって、膜厚が１４ｎｍのＴＥＯＳ（tetra-ethyl-ortho-silicate）膜１６Ａを形成する。
【００３８】
次に、図３（ａ）及び図３（ｂ）に示すように、フルオロカーボンを主成分とするエッチングガスを用いたエッチバック法によりＴＥＯＳ膜１６Ａをエッチングして、ゲート電極形成膜１４の各側面上に、ＴＥＯＳ膜１６Ａからなるオフセットサイドウォール１６を形成する。続いて、ゲート電極形成膜１４及びオフセットサイドウォール１６をマスクとして、活性領域１１ａに例えば砒素（Ａｓ）イオンを加速エネルギーが３ＫｅＶで、ドーズ量が１．５×１０１５個／ｃｍ２ 及びチルト（ＴＩＬＴ）角が０°の注入条件でイオン注入することにより、活性領域１１ａにおけるオフセットサイドウォール１６の側方の領域にＮ型エクステンション領域１８を形成する。続いて、活性領域１１ａに例えばボロン（Ｂ）イオンを加速エネルギーが１０ＫｅＶで、ドーズ量が８．０×１０１２個／ｃｍ２ 及びチルト角が２５°の注入条件で４回転注入することにより、活性領域１１ａにおけるＮ型エクステンション領域１８の下側で且つオフセットサイドウォール１６の下側に位置するＰ型ポケット領域１９を形成する。なお、４回転注入とは、半導体基板１１を主面内でほぼ９０°ずつ回転させ、ほぼ９０°回転するごとに上記のイオン注入を１度ずつ行なうイオン注入法をいう。
【００３９】
次に、図３（ｃ）及び図３（ｄ）に示すように、ＣＶＤ法により、ゲート電極形成膜１４及びオフセットサイドウォール１６を覆うように半導体基板１１の上の全面に、シリコン窒化膜を堆積する。続いて、堆積したシリコン窒化膜に対してフルオロカーボンを主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極形成膜１４の側面上にオフセットサイドウォール１６を介在させたシリコン窒化膜からなるサイドウォール１７を形成する。続いて、ゲート電極形成膜１４、オフセットサイドウォール１６及びサイドウォール１７をマスクとして、活性領域１１ａに例えば砒素イオンを加速エネルギーが２０ＫｅＶで、ドーズ量が４．０×１０１５個／ｃｍ２ 及びチルト角が０度の注入条件でイオン注入し、続いて、例えばリン（Ｐ）イオンを加速エネルギーが１０ＫｅＶで、ドーズ量が１．０×１０１５個／ｃｍ２ 及びチルト角が７°の注入条件でイオン注入することにより、活性領域１１ａにおけるサイドウォール１７の側方の領域に、Ｐ型ポケット領域１９よりも深い接合面を持ち、且つＮ型エクステンション領域１８と接続されるＮ型ソースドレイン領域２０を形成する。
【００４０】
次に、図４（ａ）及び図４（ｂ）に示すように、側面上にオフセットサイドウォール１６及びサイドウォール１７が形成されたゲート電極形成膜１４を覆うように半導体基板１１の上の全面に、ＣＶＤ法により、ＮＳＧ（non-doped silicate glass）からなり、ゲート電極形成膜１４を保護する保護膜２１を堆積する。
【００４１】
次に、図４（ｃ）及び図４（ｄ）に示すように、リソグラフィ法により、保護膜２１の上にゲート電極形成膜１４の上側部分をマスクするレジストパターン２２を形成する。続いて、レジストパターン２２をマスクとして、保護膜２１をエッチングにより除去することにより、Ｎ型ソースドレイン領域２０の表面を露出する。
【００４２】
次に、図５（ａ）及び図５（ｂ）に示すように、レジストパターン２２を除去した後、Ｎ型ソースドレイン領域２０が露出した半導体基板１１の上に、スパッタ法により、膜厚が１１ｎｍのニッケル（Ｎｉ）からなる第１の金属膜を堆積する。その後、例えば温度が３５０℃程度の窒素雰囲気による熱処理を施すことにより、各Ｎ型ソースドレイン領域２０の上部にニッケルシリサイドからなる金属シリサイド層２３を形成する。このとき、ポリシリコンからなるゲート電極形成膜１４は、保護膜２１によりマスクされているため、シリサイド化されることはない。
【００４３】
次に、図５（ｃ）及び図５（ｄ）に示すように、ゲート電極形成膜１４上のＮＳＧからなる保護膜２１をエッチングにより選択的に除去する。
【００４４】
次に、図６（ａ）及び図６（ｂ）に示すように、ゲート電極形成膜１４を含む半導体基板１１の上に全面にわたって、プラズマＣＶＤ法により、アンドープの酸化シリコンであるＵＳＧ（undoped silicate glass）からなる層間絶縁膜２４を堆積し、続いてＣＭＰ法により、堆積した層間絶縁膜２４に対してゲート電極形成膜１４の上面が露出するまで平坦化する。
【００４５】
次に、図６（ｃ）及び図６（ｄ）に示すように、ゲート電極形成膜１４が露出した層間絶縁膜２４の上に、スパッタ法により、膜厚が９５ｎｍのニッケルからなる第２の金属膜２５を堆積する。
【００４６】
次に、図７（ａ）及び図７（ｂ）に示すように、堆積した第２の金属膜２５に対して例えば温度が５２０℃程度の窒素雰囲気による熱処理を施して、ゲート電極形成膜１４をシリサイド化することにより、活性領域１１ａ上に位置するポリシリコンからなるゲート電極形成膜１４がフルシリサイド化されたゲート電極１５を得る。このとき、図１（ａ）及び図１（ｂ）に示したように、ゲート電極１５は、素子分離領域１２上に設けられたコンタクト形成領域１５ａの幅寸法が、活性領域１１ａの上側部分の幅寸法よりも大きいため、ニッケル（Ｎｉ）が十分に供給されない。このため、活性領域１１ａ上でフルシリサイド化されるゲート電極１５におけるコンタクト形成領域１５ａには島状ポリシリコン１４ａが自己整合的に形成される。
【００４７】
このように、本実施形態によると、ゲート電極１５における素子分離領域１２上に設けられたコンタクト形成領域１５ａの内部に島状ポリシリコン１４ａが形成されるため、ゲート電極１５に空乏化が起こる。この空乏化によって、ゲート電極容量が低減するので、ＭＩＳトランジスタの動作の高速化を実現することができる。
【００４８】
本実施形態においては、ポリシリコンからなるゲート電極形成膜１４の膜厚（１００ｎｍ）に対して、ニッケルからなる第２の金属膜２５の膜厚（９５ｎｍ）を薄く形成している。この場合、ゲート電極形成膜１４をフルシリサイド化するためには、ゲート電極形成膜１４の直上の第２の金属膜２５だけではニッケル（Ｎｉ）が不足するため、層間絶縁膜２４上の第２の金属膜２５からニッケルを供給する必要がある。活性領域１１ａ上に位置するパターン幅が小さいゲート電極形成膜１４では、ゲート絶縁膜１３直上に位置するゲート電極形成膜１４の中央部から層間絶縁膜２４上に形成されている第２の金属膜２５までの距離が短いため、層間絶縁膜２４上に形成されている第２の金属膜２５からニッケル（Ｎｉ）が十分に供給されるのでフルシリサイド化される。これに対して、素子分離領域１２上に位置するパターン幅の広いコンタクト形成領域１５ａとなるゲート電極形成膜１４では、素子分離領域１２直上に位置するゲート電極形成膜１４におけるコンタクト形成領域１５ａの中央部から層間絶縁膜２４上に形成されている第２の金属膜２５までの距離が長いため、層間絶縁膜２４上に形成されている第２の金属膜２５からニッケル（Ｎｉ）が十分に供給されない。このため、コンタクト形成領域１５ａの中央下部にポリシリコン１４ａが残存する。従って、コンタクト形成領域１５ａに島状ポリシリコン１４ａが形成される第２の金属膜２５の膜厚としては、ゲート電極形成膜１４の膜厚と同等以下であればよく、好ましくは６０％以上且つ１００％以下であればよい。なお、第２の金属膜２５とゲート電極形成膜１４とが同一の膜厚であってもゲート電極形成膜１４上の全ての第２の金属膜２５がシリサイド化に寄与するわけではないため、図１のような構造を得ることができる。
【００４９】
なお、シリサイド化する第１の金属膜及び第２の金属膜２５にはニッケルを用いたが、これに限られず、コバルト（Ｃｏ）又はタングステン（Ｗ）を用いることができる。
【００５０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５１】
図８（ａ）及び図８（ｂ）は本発明の第２の実施形態に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面構成を示している。図８（ａ）及び図８（ｂ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１１の上部には、シャロートレンチ分離（ＳＴＩ）からなる素子分離領域１２と、該素子分離領域１２によって囲まれた活性領域１１ａが形成されている。
【００５２】
図８（ｂ）に示すように、半導体基板１１の主面上には、活性領域１１ａ及び素子分離領域１２に跨るようにシリサイド化されたゲート電極１５がｈｉｇｈ−ｋ膜からなるゲート絶縁膜１３を介在させて形成されている。ここで、ｈｉｇｈ−ｋ膜には、例えば、酸化ハフニウム（ＨｆＯ２ ）、ハムニウムシリケート（ＨｆＳｉＯ）又はＨｆＳｉＯＮを用いることができる。
【００５３】
ゲート電極１５における素子分離領域１２上に形成された一端部は、ゲート長方向の寸法が活性領域１１ａ上に形成された他の部分と同一の幅を有しており、例えばコンタクト形成領域１５ｂとして形成されている。
【００５４】
また、図８（ａ）及び図８（ｂ）に示すように、ゲート電極１５の側面上には、酸化シリコン（ＳｉＯ２ ）からなるオフセットサイドウォール１６と、窒化シリコン（Ｓｉ３Ｎ４）からなるサイドウォール１７とが順次形成されている。
【００５５】
本実施形態の特徴として、ゲート電極１５は、活性領域１１ａ上においてはその全体がシリサイド化された、いわゆるＦＵＳＩ化構造を有し、素子分離領域１２上におけるコンタクト形成領域１５ｂにおいては、その下部に島状ポリシリコン１４ｂを残して形成されている。このように、活性領域１１ａ上でフルシリサイド化されたゲート電極１５において、素子分離領域１２上の一端部に島状ポリシリコン１４ｂが残存することにより、ゲート電極１５中に空乏化が生じるため、ゲート電極容量を低減することができる。
【００５６】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００５７】
図９〜図１３は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図９〜図１３における（ａ）、（ｃ）はゲート幅方向の断面構成を示し、図９〜図１３における（ｂ）、（ｄ）はゲート長方向の断面構成を示している。
【００５８】
まず、図９（ａ）及び図９（ｂ）に示すように、半導体基板１１の上部に、ＳＴＩからなる素子分離領域１２を選択的に形成することにより、該素子分離領域１２に囲まれてなる活性領域１１ａを形成する。その後、例えば化学的気相体積（ＣＶＤ）法により、半導体基板の主面上の全面に、膜厚が３ｎｍの酸化ハフニウムからなるゲート絶縁膜１３を形成し、続いて、ゲート絶縁膜１３の上に膜厚が１００ｎｍのポリシリコンからなる半導体膜１４Ａを形成する。ここで、半導体膜１４Ａには、ポリシリコンに代えてアモルファスシリコンを用いてもよい。その後、ゲート電極形成膜１４の上に膜厚が５０ｎｍの酸化シリコンからなる絶縁膜２６Ａを形成する。
【００５９】
次に、図９（ｃ）及び図９（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、絶縁膜２６Ａ及び半導体膜１４Ａをパターニングして、保護膜２６及びゲート電極形成膜１４を形成する。このとき、パターニングされたゲート電極形成膜１４は、図８（ａ）に示すゲート電極１５と同様な形状で形成し、ゲート電極形成膜１４の中央部分が活性領域１１ａ上に位置し、両端部が素子分離領域１２上に位置すると共に、一方の端部がコンタクト形成領域となるように、ゲート幅方向に延在している。続いて、パターニングされたゲート電極形成膜１４を含め半導体基板１１上の全面にわたって、膜厚が１４ｎｍのＴＥＯＳ（tetra-ethyl-ortho-silicate）膜１６Ａを形成する。
【００６０】
次に、図１０（ａ）及び図１０（ｂ）に示すように、フルオロカーボンを主成分とするエッチングガスを用いたエッチバック法によりＴＥＯＳ膜１６Ａをエッチングして、ゲート電極形成膜１４の各側面上に、ＴＥＯＳ膜１６Ａからなるオフセットサイドウォール１６を形成する。続いて、ゲート電極形成膜１４及びオフセットサイドウォール１６をマスクとして、活性領域１１ａに例えば砒素（Ａｓ）イオンを加速エネルギーが３ＫｅＶで、ドーズ量が１．５×１０１５個／ｃｍ２ 及びチルト（ＴＩＬＴ）角が０°の注入条件でイオン注入することにより、活性領域１１ａにおけるオフセットサイドウォール１６の側方の領域にＮ型エクステンション領域１８を形成する。続いて、活性領域１１ａに例えばボロン（Ｂ）イオンを加速エネルギーが１０ＫｅＶで、ドーズ量が８．０×１０１２個／ｃｍ２ 及びチルト角が２５°の注入条件で４回転注入することにより、活性領域１１ａにおけるＮ型エクステンション領域１８の下側に位置するＰ型ポケット領域１９を形成する。なお、４回転注入とは、半導体基板１１を主面内でほぼ９０°ずつ回転させ、ほぼ９０°回転するごとに上記のイオン注入を１度ずつ行なうイオン注入法をいう。
【００６１】
次に、図１０（ｃ）及び図１０（ｄ）に示すように、ＣＶＤ法により、ゲート電極形成膜１４及びオフセットサイドウォール１６を覆うように半導体基板１１の上の全面に、シリコン窒化膜を堆積する。続いて、堆積したシリコン窒化膜に対してフルオロカーボンを主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極形成膜１４の側面上にオフセットサイドウォール１６を介在させたシリコン窒化膜からなるサイドウォール１７を形成する。続いて、ゲート電極形成膜１４、オフセットサイドウォール１６及びサイドウォール１７をマスクとして、活性領域１１ａに例えば砒素イオンを加速エネルギーが２０ＫｅＶで、ドーズ量が４．０×１０１５個／ｃｍ２ 及びチルト角が０度の注入条件でイオン注入し、続いて、例えばリン（Ｐ）イオンを加速エネルギーが１０ＫｅＶで、ドーズ量が１．０×１０１５個／ｃｍ２ 及びチルト角が７°の注入条件でイオン注入することにより、活性領域１１ａにおけるサイドウォール１７の側方の領域に、Ｐ型ポケット領域１９よりも深い接合面を持ち、且つＮ型エクステンション領域１８に接続されるＮ型ソースドレイン領域２０を形成する。
【００６２】
次に、図１１（ａ）及び図１１（ｂ）に示すように、Ｎ型ソースドレイン領域２０が露出した半導体基板１１の上に、スパッタ法により、膜厚が１１ｎｍのニッケル（Ｎｉ）からなる第１の金属膜２７を堆積する。
【００６３】
次に、図１１（ｃ）及び図１１（ｄ）に示すように、例えば温度が３５０℃程度の窒素雰囲気による熱処理を施すことにより、各Ｎ型ソースドレイン領域２０の上部にニッケルシリサイドからなる金属シリサイド層２３を形成する。このとき、ポリシリコンからなるゲート電極形成膜１４は、保護膜２６によりマスクされているため、シリサイド化されることはない。その後、未反応で残存している第１の金属膜２７を選択的に除去する。
【００６４】
次に、図１２（ａ）及び図１２（ｂ）に示すように、ゲート電極形成膜１４を含む半導体基板１１の上に全面にわたって、プラズマＣＶＤ法により、アンドープの酸化シリコンであるＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）からなる層間絶縁膜２４を堆積し、続いてＣＭＰ法により、堆積した層間絶縁膜２４に対して保護膜２６が露出するまで平坦化する。その後、窒化シリコン及びポリシリコンに対して酸化シリコンを選択的にエッチングする条件のドライエッチング法又はウェットエッチング法を用いてゲート電極形成膜１４の上面が露出するまで保護膜２６及び層間絶縁膜２４をエッチングする。このとき、層間絶縁膜２４は必ずしもエッチングする必要はなく、保護膜２６のみを選択的にエッチングしてもよい。なお、シリコン酸化膜を選択的にエッチングするには、ドライエッチング法の場合には、例えば、Ｃ５Ｆ８、Ｏ２ 及びＡｒをそれぞれ流量が１５ｍｌ／ｍｉｎ（標準状態）、１８ｍｌ／ｍｉｎ（標準状態）の及び９５０ｍｌ／ｍｉｎ（標準状態）で、圧力が６．７Ｐａの条件で供給し、高周波（ＲＦ）出力（Ｔ／Ｂ）を１８００Ｗ／１５００Ｗとし、基板温度を０℃とする反応性イオンエッチングを用いればよい。
【００６５】
次に、図１２（ｃ）及び図１２（ｄ）に示すように、ゲート電極形成膜１４のうちの素子分離領域１２上に位置するコンタクト形成領域部分を覆うレジスト（図示せず）を形成する。続いて、ドライエッチングによりレジストに覆われた部分を除いてゲート電極形成膜１４をエッチングし、膜厚を４０ｎｍとする。これにより、コンタクト形成領域部分のゲート電極形成膜１４の膜厚が１００ｎｍであるのに対して、活性領域１１ａ上のゲート電極形成膜１４の膜厚は４０ｎｍとなる。その後、ゲート電極形成膜１４が露出した層間絶縁膜２４の上に、スパッタ法により、膜厚が５０ｎｍのニッケルからなる第２の金属膜２５を堆積する。
【００６６】
次に、図１３（ａ）及び図１３（ｂ）に示すように、堆積した第２の金属膜２５に対して例えば温度が５２０℃程度の窒素雰囲気による熱処理を施して、ゲート電極形成膜１４をシリサイド化することにより、活性領域１１ａ上に位置するポリシリコンからなるゲート電極形成膜１４がフルシリサイド化されたゲート電極１５を得る。このとき、ゲート電極形成膜１４における素子分離領域１２上に位置するコンタクト形成領域１５ｂの膜厚は、ゲート電極形成膜１４の活性領域１１ａ上に位置する部分の膜厚よりも大きいため、コンタクト形成領域１５ｂに含まれるポリシリコンの一部がシリサイドされずに、島状ポリシリコン１４ｂとして残存する。
【００６７】
なお、シリサイド化する第１の金属膜２７及び第２の金属膜２５にはニッケルを用いたが、これに限られず、コバルト（Ｃｏ）又はタングステン（Ｗ）を用いることができる。
【００６８】
（第２の実施形態の一変形例）
図１４（ａ）及び図１４（ｂ）は本発明の第２の実施形態の一変形例に係る半導体装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のXIVｂ−XIVｂ線における断面構成を示している。
【００６９】
図１４に示すように、本発明の第２の実施形態の一変形例は、島状ポリシリコン１４ｂを活性領域１１ａの両側に位置する素子分離領域１２上に形成し、且つ活性領域１１ａの端部上に跨って形成される構成を有している。
【００７０】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００７１】
本発明の第３の実施形態は、第２の実施形態に係る半導体装置の他の製造方法である。ここでは、第２の実施形態との相違点のみを説明する。
【００７２】
図１５（ａ）〜図１５（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法の要部の工程の断面構成を示している。図１５（ａ）、（ｃ）はゲート幅方向の断面構成を示し、図１５における（ｂ）、（ｄ）はゲート長方向の断面構成を示している。
【００７３】
まず、図１５（ａ）及び図１５（ｂ）に示すように、図９（ａ）、（ｂ）〜図１２（ａ）、（ｂ）と同様の方法によって、図１２（ａ）、（ｂ）と同一の構成を得る。
【００７４】
次に、図１５（ｃ）及び図１５（ｄ）に示すように、ゲート電極形成膜１４が露出した層間絶縁膜２４の上に、スパッタ法により、膜厚が９５ｎｍのニッケルからなる第２の金属膜２５を堆積する。その後、第２の金属膜２５におけるゲート電極形成膜１４のコンタクト形成領域の上側部分を塩素ガス等により選択的にエッチングして、その部分の膜厚を４０ｎｍとする。これにより、第２の金属膜２５における活性領域１１ａ上部分の膜厚が９５ｎｍであるのに対し、第２の金属膜２５におけるゲート電極形成膜１４のコンタクト形成領域の上側部分の膜厚は４０ｎｍとなる。
【００７５】
その後、図１３（ａ）及び図１３（ｂ）に示すように、コンタクト形成領域の上側部分の膜厚を減らした第２の金属膜２５に対して、例えば温度が５２０℃程度の窒素雰囲気による熱処理を施して、ゲート電極形成膜１４をシリサイド化することにより、活性領域１１ａ上に位置するポリシリコンからなるゲート電極形成膜１４がフルシリサイド化されたゲート電極１５を得る。このとき、第２の金属膜２５におけるゲート電極のコンタクト形成領域の上側部分の膜厚は、第２の金属膜２５における活性領域１１ａの上側部分の膜厚よりも小さいため、ゲート電極形成膜１４におけるコンタクト形成領域のポリシリコンの一部がシリサイドされずに、島状ポリシリコン１４ｂとして残存する。
【００７６】
なお、第２の実施形態及びその変形例と第３の実施形態とにおいては、ゲート電極１５のゲート長方向の寸法が、素子分離領域１２上に形成された一端部（例えばコンタクト形成領域１５ｂ）と活性領域１１ａ上に形成された他の部分とが同一の幅を有しているが、第１の実施形態のように、素子分離領域１２上に形成された一端部（例えばコンタクト形成領域１５ｂ）のゲート長方向の寸法を活性領域１１ａ上に形成された他の部分よりも大きくなるように形成してもよい。この場合、図９（ｃ）及び図９（ｄ）に示す工程において、ゲート電極形成膜１４を形成する際に、素子分離領域１２上に形成されるコンタクト形成領域となる部分のゲート長方向の寸法を、活性領域１１ａ上に形成される他の部分よりも大きくなるように形成すればよい。
【産業上の利用可能性】
【００７７】
本発明に係る半導体装置及びその製造方法によると、活性領域上でフルシリサイド化されるゲート電極における素子分離領域上部分の一部にシリコンを残した状態でシリサイド化するため、フルシリサイド化されたゲート電極のゲート電極容量を低減することができ、フルシリサイド化されるゲート電極を有する半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００７８】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のIIａ−IIａ線における断面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における断面図であり、（ｃ）は（ｄ）のIIｃ−IIｃ線における断面図であり、（ｄ）は（ｃ）のIIｄ−IIｄ線における断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のIIIａ−IIIａ線における断面図であり、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面図であり、（ｃ）は（ｄ）のIIIｃ−IIIｃ線における断面図であり、（ｄ）は（ｃ）のIIIｄ−IIIｄ線における断面図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のIVａ−IVａ線における断面図であり、（ｂ）は（ａ）のIVｂ−IVｂ線における断面図であり、（ｃ）は（ｄ）のIVｃ−IVｃ線における断面図であり、（ｄ）は（ｃ）のIVｄ−IVｄ線における断面図である。
【図５】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のＶａ−Ｖａ線における断面図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図であり、（ｃ）は（ｄ）のＶｃ−Ｖｃ線における断面図であり、（ｄ）は（ｃ）のＶｄ−Ｖｄ線における断面図である。
【図６】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のVIａ−VIａ線における断面図であり、（ｂ）は（ａ）のVIｂ−VIｂ線における断面図であり、（ｃ）は（ｄ）のVIｃ−VIｃ線における断面図であり、（ｄ）は（ｃ）のVIｄ−VIｄ線における断面図である。
【図７】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のVIIａ−VIIａ線における断面図であり、（ｂ）は（ａ）のVIIｂ−VIIｂ線における断面図である。
【図８】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面図である。
【図９】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のIXａ−IXａ線における断面図であり、（ｂ）は（ａ）のIXｂ−IXｂ線における断面図であり、（ｃ）は（ｄ）のIXｃ−IXｃ線における断面図であり、（ｄ）は（ｃ）のIXｄ−IXｄ線における断面図である。
【図１０】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のＸａ−Ｘａ線における断面図であり、（ｂ）は（ａ）のＸｂ−Ｘｂ線における断面図であり、（ｃ）は（ｄ）のＸｃ−Ｘｃ線における断面図であり、（ｄ）は（ｃ）のＸｄ−Ｘｄ線における断面図である。
【図１１】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のXIａ−XIａ線における断面図であり、（ｂ）は（ａ）のXIｂ−XIｂ線における断面図であり、（ｃ）は（ｄ）のXIｃ−XIｃ線における断面図であり、（ｄ）は（ｃ）のXIｄ−XIｄ線における断面図である。
【図１２】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のXIIａ−XIIａ線における断面図であり、（ｂ）は（ａ）のXIIｂ−XIIｂ線における断面図であり、（ｃ）は（ｄ）のXIIｃ−XIIｃ線における断面図であり、（ｄ）は（ｃ）のXIIｄ−XIIｄ線における断面図である。
【図１３】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示し、（ａ）は（ｂ）のXIIIａ−XIIIａ線における断面図であり、（ｂ）は（ａ）のXIIIｂ−XIIIｂ線における断面図である。
【図１４】（ａ）及び（ｂ）は本発明の第２の実施形態の一変形例に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIVｂ−XIVｂ線における断面図である。
【図１５】（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法の要部の工程の断面構成を示し、（ａ）は（ｂ）のXVａ−XVａ線における断面図であり、（ｂ）は（ａ）のXVｂ−XVｂ線における断面図であり、（ｃ）は（ｄ）のXVｃ−XVｃ線における断面図であり、（ｄ）は（ｃ）のXVｄ−XVｄ線における断面図である。
【図１６】（ａ）及び（ｂ）は従来のＭＩＳトランジスタの製造方法におけるフルシリサイド化工程を示し、（ａ）はゲート幅方向であって（ｂ）のXVIａ−XVIａ線における断面図であり、（ｂ）はゲート長方向であって（ａ）のXVIｂ−XVIｂ線における断面図である。
【符号の説明】
【００７９】
１１    半導体基板
１１ａ  活性領域
１２    素子分離領域
１３    ゲート絶縁膜
１４    ゲート電極形成膜
１４Ａ  半導体膜
１４ａ  島状ポリシリコン
１４ｂ  島状ポリシリコン
１５    ゲート電極
１５ａ  コンタクト形成領域
１５ｂ  コンタクト形成領域
１６    オフセットサイドウォール（第１のサイドウォール）
１６Ａ  ＴＥＯＳ膜
１７    サイドウォール（第２のサイドウォール）
１８    Ｎ型エクステンション領域
１９    Ｐ型ポケット領域
２０    Ｎ型ソースドレイン領域
２１    保護膜
２２    レジストパターン
２３    金属シリサイド層
２４    層間絶縁膜
２５    第２の金属膜
２６    保護膜
２６Ａ  絶縁膜
２７    第１の金属膜
【図１】
2007129186.tif 000003
【図２】
2007129186.tif 000004
【図３】
2007129186.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007129186.tif 000009
【図８】
2007129186.tif 000010
【図９】
2007129186.tif 000011
【図１０】
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【図１１】
2007129186.tif 000013
【図１２】
2007129186.tif 000014
【図１３】
2007129186.tif 000015
【図１４】
2007129186.tif 000016
【図１５】
2007129186.tif 000017
【図１６】
2007129186.tif 000018
【手続補正書】
【提出日】平成18年9月5日(2006.9.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１２
【補正方法】変更
【補正の内容】
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記ゲート電極形成膜における前記第１の部分と前記ゲート電極における前記第２の部分は、ゲート長方向の寸法が等しくなるように形成することを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
図１６（ａ）及び図１６（ｂ）は従来のＭＩＳトランジスタの製造方法におけるＦＵＳＩ化工程であって、（ａ）はゲート幅方向の断面構成を示し、（ｂ）はゲート長方向の断面構成を示している（例えば、非特許文献１を参照。）。図１６（ａ）及び図１６（ｂ）に示すように、まず、半導体基板１０１に素子分離領域１０２を選択的に形成して、活性領域１０１ａを形成する。続いて、ゲート絶縁膜１０３及びポリシリコンからなるゲート電極形成膜１０４を堆積し、堆積したゲート電極形成膜１０４をゲート幅方向の端部が素子分離領域１０２の上に位置するようにパターニングする。続いて、ゲート電極形成膜１０４の側面上にオフセットサイドウォール１０５を形成し、形成したオフセットサイドウォール１０５及びゲート電極形成膜１０４をマスクとして、活性領域１０１ａにおけるオフセットサイドウォール１０５の側方にエクステンション領域１０６及び該エクステンション領域１０６と導電型が異なるポケット領域１０７を順次形成する。その後、ゲート電極形成膜１０４の側面上にオフセットサイドウォール１０５を介在させてサイドウォール１０８を形成し、形成したサイドウォール１０８、オフセットサイドウォール１０５及びゲート電極形成膜１０４をマスクとして活性領域１０１ａにおけるサイドウォール１０８の側方にソースドレイン領域１０９を形成する。その後、ソースドレイン領域１０９の上部のみを選択的にシリサイド化してシリサイド層１１０を形成する。続いて、半導体基板１０１上に層間絶縁膜１１１を形成した後、化学機械研磨（ＣＭＰ）法により、ゲート電極形成膜１０４を露出するまで平坦化する。続いて、ゲート電極形成膜１０４の上部を選択的にエッチングして除去した後、スパッタ法により、層間絶縁膜１１１及び膜厚を減じたゲート電極形成膜１０４の上にニッケル膜１１２を成膜する。続いて、成膜したニッケル膜１１２に熱処理を加えて、ゲート電極形成膜１０４を構成するポリシリコンとニッケルとを互いに反応させて、ゲート電極形成膜１０４の全体をシリサイド化したゲート電極（フルシリサイドゲート電極）を形成する。
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ  Ｐ．９５，２００４
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、本発明の半導体装置の製造方法において、工程（ｃ）において、ゲート電極形成膜における第１の部分とゲート電極における第２の部分は、ゲート長方向の寸法が等しくなるように形成することが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
図１（ｂ）に示すように、半導体基板１１の主面上には、活性領域１１ａ及び素子分離領域１２に跨るようにシリサイド化されたゲート電極１５がｈｉｇｈ−ｋ膜からなるゲート絶縁膜１３を介在させて形成されている。ここで、ｈｉｇｈ−ｋ膜には、例えば、酸化ハフニウム（ＨｆＯ２ ）、ハフニウムシリケート（ＨｆＳｉＯ）又はＨｆＳｉＯＮを用いることができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
まず、図２（ａ）及び図２（ｂ）に示すように、半導体基板１１の上部に、ＳＴＩからなる素子分離領域１２を選択的に形成することにより、該素子分離領域１２に囲まれてなる活性領域１１ａを形成する。その後、例えば化学的気相堆積（ＣＶＤ）法により、半導体基板の主面上の全面に、膜厚が３ｎｍの酸化ハフニウムからなるゲート絶縁膜１３を形成し、続いて、ゲート絶縁膜１３の上に膜厚が１００ｎｍのポリシリコンからなる半導体膜１４Ａを形成する。ここで、半導体膜１４Ａには、ポリシリコンに代えてアモルファスシリコンを用いてもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
まず、図９（ａ）及び図９（ｂ）に示すように、半導体基板１１の上部に、ＳＴＩからなる素子分離領域１２を選択的に形成することにより、該素子分離領域１２に囲まれてなる活性領域１１ａを形成する。その後、例えば化学的気相体積（ＣＶＤ）法により、半導体基板の主面上の全面に、膜厚が３ｎｍの酸化ハフニウムからなるゲート絶縁膜１３を形成し、続いて、ゲート絶縁膜１３の上に膜厚が１００ｎｍのポリシリコンからなる半導体膜１４Ａを形成する。ここで、半導体膜１４Ａには、ポリシリコンに代えてアモルファスシリコンを用いてもよい。その後、半導体膜１４Ａの上に膜厚が５０ｎｍの酸化シリコンからなる絶縁膜２６Ａを形成する。