(57)【要約】【課題】狭チャネル効果の問題点を解決し、かつ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能、特に、駆動電流性能を改善した半導体トランジスタを提供する。【解決手段】ＭＯＳトランジスタは、幅がＷ０であり、長さがＬ０であるチャネルと、そのチャネルの両側に形成されたソース領域とドレイン領域を含む活性領域と、チャネルの上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されて活性領域と交差するゲート導体と、ソース領域に付加される活性領域であって、その幅がチャネル幅Ｗ０より大きい第１付加活性領域と、ドレイン領域に付加される活性領域であって、その幅が前記チャネル幅Ｗ０より大きい第２付加活性領域とを含む。付加活性領域を有するトランジスタ構造をＮＭＯＳトランジスタに適用した時には駆動電流は１０７．２７％、ＰＭＯＳトランジスタに適用した時には駆動電流が１０３．３１％となり、駆動電流がＮＭＯＳとＰＭＯＳ全てに対して改善される。【選択図】図１
2007184582.tif 000002
【特許請求の範囲】
【請求項１】
幅がＷ０であり、長さがＬ０であるチャネルと、
前記チャネルの両側に形成されたソース領域とドレイン領域を含む活性領域と、
前記チャネルの上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、前記活性領域と交差するゲート導体と、
前記ソース領域に付加される活性領域であって、その幅が前記チャネル幅Ｗ０より大きい第１付加活性領域と、
前記ドレイン領域に付加される活性領域であって、その幅が前記チャネル幅Ｗ０より大きい第２付加活性領域と、
を含むことを特徴とするＭＯＳトランジスタ。
【請求項２】
前記活性領域にはＮ型不純物が存在することを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記活性領域にはＰ型不純物が存在することを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項４】
前記第１付加活性領域と第２付加活性領域は、前記ソース領域とドレイン領域を形成する過程で同時に形成されることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項５】
前記トランジスタは狭チャネルトランジスタであることを特徴とする請求項１記載のＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体トランジスタに関し、より詳しくは、狭チャネル効果の問題点を解決しながらＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能、特に、駆動電流性能を改善した半導体トランジスタに関する。
【背景技術】
【０００２】
トランジスタの大きさが小さくなるにつれて、短チャネル効果と共に、狭チャネル効果及び逆狭チャネル効果が深刻な問題となる。 一般に、狭チャネル効果はトランジスタのゲート電極の一部が素子分離領域に亘っているので、素子分離膜のバーズビーズ及びフィールド停止不純物（field stop impurity）による寄生電荷の影響を受け、これによってゲートがトランジスタのチャネルを形成する時より多くの電荷を供給しなければならないし、したがって、チャネル幅が狭くなるほどトランジスタのしきい値電圧が増加する効果が現れる。
【０００３】
狭チャネル効果によりトランジスタのチャネル幅が減少するだけしきい値電圧が増加することが一般的であるが、製造工程によってはしきい値電圧が減少することもある。例えば、フィールド酸化膜を形成した後、そのフィールド酸化膜を通過するイオン注入を行えば、フィールド領域の不純物の分布がトランジスタのチャネル領域より濃度が減る分布となるので、チャネル幅が狭くなるほどしきい値電圧が高まる現象が表れる。
【０００４】
また、チャネル幅の狭いトランジスタ工程において、シリコンのＬＯＣＯＳにより素子分離領域を作れば、しきい値電圧が高まることが普通であるが、トレンチ分離（ＳＴＩ）工程により素子分離領域を形成すると、しきい値電圧が低くなって電流が増加する。
【０００５】
一方、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能を改善するために、チャネル長さと幅を調整すれば、いずれかのトランジスタでは性能改善がなされるが、他のトランジスタでは性能が落ちることが一般的である。したがって、電流駆動能力のようなトランジスタの性能を改善する時にはＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能を同時に改善することが重要である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、狭チャネル効果を克服しながらＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能を改善することにある。
【０００７】
本発明の他の目的は、チャネル幅の狭いＭＯＳトランジスタの電流駆動能力を高くすることにある。
【課題を解決するための手段】
【０００８】
本発明に係るトランジスタは、金属酸化物半導体からなるＭＯＳトランジスタであって、幅がＷ０であり、長さがＬ０であるチャネルと、チャネルの両側に形成されたソース領域とドレイン領域を含む活性領域と、チャネルの上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成され、活性領域と交差するゲート導体と、ソース領域に付加される活性領域であって、その幅がチャネル幅Ｗ０より大きい第１付加活性領域と、ドレイン領域に付加される活性領域であって、その幅が前記チャネル幅Ｗ０より大きい第２付加活性領域とを含む。
【発明の効果】
【０００９】
本発明によれば、トランジスタのチャネル幅が減少すると狭チャネル効果により駆動電流が落ちる問題をＰＭＯＳトランジスタとＮＭＯＳトランジスタ全てに対して改善することができる。
【００１０】
また、本発明に係るトランジスタは、駆動電流性能を改善するために別途の工程を追加したり工程自体を変更しなくてもよいので、費用をかけずにＭＯＳトランジスタの性能を高くすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照にしつつ本発明の実施形態を説明する。
【００１２】
図１は、本発明に係るトランジスタの構造的特徴を説明するための基準トランジスタの平面図である。
【００１３】
図１に示しているトランジスタは、ゲート導体１２と活性領域１４とから構成される。ゲート導体１２は、例えばポリシリコンで作り、活性領域１４と交差する。活性領域１４は半導体（例えば、シリコン）基板に不純物（例えば、燐（Ｐ）や砒素（Ａｓ）、窒素（Ｎ）のようなＮ型不純物、または、硼素（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）のようなＰ型不純物）を注入したり拡散させた領域であって、これと交差するゲート導体１２を中心にしてソース領域１４ｓとドレイン領域１４ｄとに分ける。
【００１４】
活性領域１４と交差するゲート導体１２の下にはゲート絶縁膜（図示していない）が形成されていて、ゲート導体１２は活性領域１４と電気的に分離されている。ゲート導体１２は、ゲート接続部１３を介して外部（例えば、ゲート電極）と電気的に連結され、ソース領域１４ｓはソース接続部１7を介して外部と電気的に連結され、ドレイン領域１４ｄはドレイン接続部１5を介して外部と電気的に連結される。
【００１５】
ゲート導体１２にしきい値電圧以上のバイアス電圧（ＮＭＯＳトランジスタである時は正（＋）の電圧、ＰＭＯＳトランジスタである時は負（−）の電圧）を加えれば、ゲート導体１２を中心に電場が形成され、この電場の影響を受けてゲート絶縁膜の下にチャネル（図示していない）が形成される。ゲート電圧によりチャネルが形成されればソース領域とドレイン領域との間に電流が流れ、バイアス電圧を除去すればチャネルを通じた電流の流れがなくなるので、トランジスタの動作を実現することができ、このトランジスタは、半導体基板、ゲート絶縁膜、ゲート導体で構成されるので、これをＭＯＳトランジスタという。
【００１６】
図１のＭＯＳトランジスタ１０は、狭チャネルトランジスタであって、そのチャネル幅Ｗ０が０．３μｍと少なく、チャネル長さＬ０は０．１３μｍである。本発明者は、このような寸法と構造からなる図１のＭＯＳトランジスタ１０を基準に、これをＮＭＯＳトランジスタに実施した場合の駆動電流とＰＭＯＳトランジスタに実施した場合の駆動電流を各々１００に置いて、トランジスタの構造と寸法を変更して駆動電流が最適に向上する構造を研究した。その結果、図２に示している構造と寸法が最も最適の駆動電流の向上を示し、ＰＭＯＳトランジスタに対する性能向上とＮＭＯＳトランジスタの性能向上が共に達成できることを確認した。
【００１７】
すなわち、図２に示すように、本発明に係るトランジスタ２０は、ソース領域２４ｓとドレイン領域２４ｄが双方ともチャネル幅方向に拡張されたソース付加活性領域２７とドレイン付加活性領域２９を含んでいる。この付加活性領域２７、２９によりトランジスタ２０のチャネル幅その自体が増加しないようにするために、付加活性領域２７、２９の長さＬ１は基準トランジスタ（図１の１０）のソース領域１４ｓの長さ、または、ドレイン領域１４ｄの長さＬｓ／ｄより小さくする。ここで、Ｌ１とＬｓ／ｄの差はデザインルールが許す限り最大にする。
【００１８】
付加活性領域２７、２９の各々は、ソース領域２４ｓとドレイン領域２４ｄと同一の不純物が拡散された領域であるので、付加活性領域２７、２９を作るために別途のマスクを使用する必要なしに、マスクのパターンのみ付加活性領域２７、２９に該当するパターンを含むように変更すればよい。すなわち、本発明の付加活性領域２７、２９を形成するために、半導体製造工程を変更したり新しい工程を導入する必要がない。単にマスクの形状を変えるだけである。
【００１９】
本発明の一実施例によれば、付加活性領域２７、２９の幅Ｗ１は０．３５μｍであり、長さＬ１は０．３μｍである。すなわち、本発明に係る付加活性領域２７、２９は、その幅がトランジスタ２０のチャネル幅より大きい。トランジスタ２０のチャネル幅Ｗ０とチャネル長さＬ０は基準トランジスタ１０と同一である。このような寸法を有する付加活性領域２７、２９を含むようにトランジスタの構造を変更する。これをＮＭＯＳトランジスタに適用した時に駆動電流が基準トランジスタ１０に比べて１０７．２７％として表れ、ＰＭＯＳトランジスタに適用した時に駆動電流が１０３．３１％として表れた。すなわち、基準トランジスタ１０に比べて本発明のトランジスタ２０は電流駆動能力がＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方で１０３％以上となり、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能が同時に改善されることを確認することができた。
【００２０】
図２に示すように、本発明に係るトランジスタ２０は、ソース領域２４ｓとドレイン領域２４ｄが形成された活性領域２４がゲート導体２２と交差し、ゲート導体２２はゲート接続部２３を介して外部と電気的に連結され、ソース領域２４ｓはソース接続部２７を介して、ドレイン領域２４ｄはドレイン接続部２５を介して外部と接続するように構成されたＭＯＳトランジスタである。
【００２１】
図３は、本発明に係るトランジスタ２０と対比される第１比較トランジスタの平面配置図である。
【００２２】
図３に示すように、第１比較トランジスタ３０は、ソース領域３４ｓとドレイン領域３４ｄが形成された活性領域３４がゲート導体３２と交差し、ゲート導体３２はゲート接続部３３を介して外部と電気的に連結され、ソース領域３４ｓはソース接続部３７を介して外部と電気的に連結され、ドレイン領域３４ｄはドレイン接続部３５を介して外部と連結されるように構成されたＭＯＳトランジスタである。
【００２３】
第１比較トランジスタ３０は、ソース領域とドレイン領域のうち、いずれか一方のみに付加活性領域が形成される。図にはソース領域３４ｓに付加活性領域３７が追加されたものを例として表した。この付加活性領域３７は、幅がＷ１であって、本発明に係るトランジスタ２０の付加活性領域２７、２９とその幅が同一であり、長さもＬ１として同一としてある。このように、付加活性領域３７の幅Ｗ１を０．３５μｍにし、チャネル幅と長さを基準トランジスタ１０と同一にして、これをＮＭＯＳトランジスタに適用した時には第１比較トランジスタ３０の駆動電流は基準トランジスタ１０に比べて１０１．１４％となり、ＰＭＯＳトランジスタに適用した時には駆動電流が１００．０％として基準トランジスタと差がない。
【００２４】
図４は、本発明に係るトランジスタ２０と対比される第２比較トランジスタの平面配置図である。
【００２５】
図４に示すように、第２比較トランジスタ４０は、ソース領域４４ｓとドレイン領域４４ｄが形成された活性領域４４がゲート導体４２と交差し、ゲート導体４２はゲート接続部４３を介して外部と電気的に連結され、ソース領域４４ｓはソース接続部４７を介して外部と電気的に連結され、ドレイン領域４４ｄはドレイン接続部４５を介して外部と電気的に連結されるように構成されたＭＯＳトランジスタである。
【００２６】
第２比較トランジスタ４０は、第１比較トランジスタ３０と同様に、ソース領域とドレイン領域のうち、いずれか一方のみに付加活性領域が形成される。図にはソース領域４４ｓに付加活性領域４７を追加したものを例として表した。この付加活性領域４７は幅がＷ２であって、本発明に係るトランジスタ２０の付加活性領域２７、２９よりその幅を小さくしてある。付加活性領域４７の長さは本発明のトランジスタ２０とＬ１として同一である。このように、付加活性領域４７の幅Ｗ２をＷ１より小さな０．３μｍにし、チャネル幅と長さを基準トランジスタ１０と同一にした。これをＮＭＯＳトランジスタに適用した時には第２比較トランジスタ４０の駆動電流は基準トランジスタ１０に比べて１０１．８２％となり、ＰＭＯＳトランジスタに適用した時には駆動電流が９８．９０％として基準トランジスタより小さくなった。
【００２７】
図５は、本発明に係るトランジスタ２０と対比される第３比較トランジスタの平面配置図である。
【００２８】
図５に示すように、第３比較トランジスタ５０は、基準トランジスタ１０と同様に、ソース領域５４ｓとドレイン領域５４ｄが形成された活性領域５４がゲート導体５２と交差し、ゲート導体５２はゲート接続部５３を介して外部と電気的に連結され、ソース領域５４ｓはソース接続部５7を介して外部と電気的に連結され、ドレイン領域５４ｄはドレイン接続部５５を介して外部と電気的に連結されるように構成されたＭＯＳトランジスタである。
【００２９】
第３比較トランジスタ５０は、本発明のトランジスタ２０と同様に、ソース領域５４ｓとドレイン領域５４ｄの双方に付加活性領域５７、５９が形成される。但し、付加活性領域５７、５９の幅がＷ２であって、本発明に係るトランジスタ２０の付加活性領域２７、２９の幅Ｗ１より小さい。付加活性領域５７、５９の長さは、本発明のトランジスタ２０とＬ１として同一である。このように、付加活性領域３７の幅Ｗ２をＷ１より小さな０．３μｍにし、チャネル幅と長さを基準トランジスタ１０と同一にして、これをＮＭＯＳトランジスタに適用すると、第３比較トランジスタ５０の駆動電流は基準トランジスタ１０に比べて１００．６８％となり、ＰＭＯＳトランジスタに適用した時には駆動電流が１００．５５％となる。基準トランジスタとあまり大きな差はないものの向上していることは事実である。
【００３０】
基準トランジスタ１０と本発明のトランジスタ２０及び第１〜第３比較トランジスタ３０、４０、５０のチャネル幅と長さ、付加活性領域（２７、２９／３７／４７／５７、５９）の幅と長さ及び各トランジスタをＮＭＯＳトランジスタ、ＰＭＯＳトランジスタに具現した場合の駆動電流を前記の実施例の寸法を基準にして対比すれば下記の表１の通りである。
【００３１】
【表１】
2007184582.tif 000003
【００３２】
前記表１から分かるように、本発明に係るトランジスタ２０は、チャネルの幅と長さそれ自体は基準トランジスタ１０と同一にして何らの構造変更を必要とせず、かつ、ドレイン領域とソース領域に付加活性領域２７、２９を追加する構造変更によってのみＮＭＯＳトランジスタとＰＭＯＳトランジスタの駆動電流を全て１０３％以上向上させることができる。ＮＭＯＳに限っていえば、ソース領域とドレイン電極のいずれか一方に付加活性領域を加えるだけでも駆動電流を増加させることができる。
【００３３】
今まで本発明の具体的な具現例を図面を参照して説明したが、これは本発明が属する技術分野で通常の知識を有する者が本発明を容易に理解できるようにするためのものであり、発明の技術的範囲を制限するためのものではない。したがって、本発明の技術的範囲は特許請求範囲に記載された事項により定まり、図面を参照にして前述した具現例は本発明の技術的範囲内で変形または修正することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係るトランジスタの構造的特徴を説明するための基準トランジスタの平面配置図である。
【図２】本発明に係るトランジスタ構造を説明するための平面配置図である。
【図３】本発明に係るトランジスタ構造と対比される第１比較トランジスタの平面配置図である。
【図４】本発明に係るトランジスタ構造と対比される第２比較トランジスタの平面配置図である。
【図５】本発明に係るトランジスタ構造と対比される第３比較トランジスタの平面配置図である。
【符号の説明】
【００３５】
１２、２２、３２、４２、５２    ゲート導体
１４、２４、３４、４４、５４    活性領域
１３、２３、３３、４３、５３    ゲート接続部
１５、２５、３５、４５、５５    ドレイン接続部 
１７、２７、３７、４７、５７    ソース接続部
【図１】
2007184582.tif 000004
【図２】
2007184582.tif 000005
【図３】
2007184582.tif 000006
【図４】
2007184582.tif 000007
【図５】
2007184582.tif 000008