(57)【要約】【課題】本発明は、集積度を維持し、かつ、フォトダイオードの単位面積を増加させてイメージセンサの感度が向上できるようにしたＣＭＯＳイメージセンサ及びその製造方法を提供するためのものである。【解決手段】本発明に係るＣＭＯＳイメージセンサは、アクティブ領域と素子分離領域が形成された半導体基板と、アクティブ領域に形成されたフォトダイオード領域とトランジスタ領域と、フォトダイオード領域に形成された複数の半導体パターンと、トランジスタ領域に形成されたトランジスタと、フォトダイオード領域に形成された第１導電型の第１拡散領域と、トランジスタ領域に形成された第１導電型の第２拡散領域と、第１拡散領域に形成された第２導電型の第３拡散領域とを含むことを特徴とする。【選択図】図４
2007180536.tif 000002
【特許請求の範囲】
【請求項１】
アクティブ領域と素子分離領域が形成された半導体基板と、
前記アクティブ領域に形成されたフォトダイオード領域とトランジスタ領域と、
前記フォトダイオード領域の上に形成された複数の半導体パターンと、
前記トランジスタ領域に形成されたトランジスタと、
前記フォトダイオード領域に形成された第１導電型の第１拡散領域と、
前記トランジスタ領域に形成された第１導電型の第２拡散領域と、
前記第１拡散領域に形成された第２導電型の第３拡散領域と、
を含むことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記複数の半導体パターンは、同一の高さで形成されたことを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項３】
前記複数の半導体パターンは、一定の間隔で形成されたことを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項４】
前記トランジスタは、トランスファートランジスタであることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項５】
前記トランジスタは、ゲート絶縁膜と、前記ゲート絶縁膜の上側に形成されたゲート電極、前記ゲート電極の両側に形成された絶縁膜の側壁を含むことを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項６】
前記半導体パターンは、第２導電型のエピタキシャル層であることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項７】
半導体基板にアクティブ領域と素子分離領域を形成するステップと、
前記アクティブ領域のフォトダイオード領域に複数の半導体パターンを形成するステップと、
前記アクティブ領域のトランジスタ領域にゲート絶縁膜とゲート電極を形成するステップと、
前記フォトダイオード領域に第１導電型の第１拡散領域を形成するステップと、
前記ゲート電極の両側に絶縁膜の側壁を形成するステップと、
前記トランジスタ領域に第１導電型の第２拡散領域を形成するステップと、
前記第１拡散領域に第２導電型の第３拡散領域を形成するステップと、
を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項８】
前記複数の半導体パターンは、同一の高さで形成されることを特徴とする請求項７記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記複数の半導体パターンは、一定の間隔で形成されることを特徴とする請求項７記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記半導体パターンは、第２導電型のエピタキシャル層であることを特徴とする請求項７記載のＣＭＯＳイメージセンサの製造方法。
【請求項１１】
前記複数の半導体パターンを形成するステップは、前記フォトダイオード領域にエピタキシャル層を形成し、フォト及びエッチング工程により前記エピタキシャル層を選択的に除去するステップが含まれることを特徴とする請求項７記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
イメージセンサは、光学的映像を電気的信号に変換させる半導体素子であって、電荷結合素子（ＣＣＤ）とＣＭＯＳイメージセンサに分けられる。
【０００３】
電荷結合素子（ＣＣＤ）は、光の信号を電気的信号に変換する複数個のフォトダイオード（ＰＤ）がマトリックス形態で配列され、そのマトリックス形態で配列された各垂直方向のフォトダイオードの間に形成されて各フォトダイオードから生成された電荷を垂直方向に伝送する複数の垂直方向電荷伝送領域（ＶＣＣＤ）と、各垂直方向電荷伝送領域により伝送された電荷を水平方向に伝送する水平方向電荷伝送領域（ＨＣＣＤ）と、水平方向に伝送された電荷をセンシングして電気的な信号を出力するセンス増幅器を備えている。
【０００４】
しかしながら、このようなＣＣＤは駆動方式が複雑であり、電力消費が大きいだけでなく、多段階のフォト工程が要求されるので、製造工程が複雑であるという短所を有している。
【０００５】
また、電荷結合素子は、制御回路、信号処理回路、アナログ／ディジタル変換回路（Ａ／Ｄ）などを電荷結合素子チップに集積させることが難しく、製品の小型化が困難であるという短所を有する。
【０００６】
最近、電荷結合素子の短所を克服するための次世代のイメージセンサとしてＣＭＯＳイメージセンサが注目を受けている。
【０００７】
ＣＭＯＳイメージセンサは、制御回路や信号処理回路などを周辺回路として使用するが、それらを、ＣＭＯＳ技術を用いて単位画素の数量に該当するＭＯＳトランジスタを半導体基板に形成することによって、そのＭＯＳトランジスタにより各単位画素の出力を順次に検出するスイッチング方式を採用した素子である。
【０００８】
すなわち、ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成させることにより、スイッチング方式により各単位画素の電気的信号を順次に検出して映像を具現する。
【０００９】
ＣＭＯＳイメージセンサは、ＣＭＯＳ製造技術を用いるので、比較的少ない電力消耗、比較的少ないフォト工程ステップ数による単純な製造工程などの長所を有する。
【００１０】
また、ＣＭＯＳイメージセンサは、制御回路、信号処理回路、アナログ／ディジタル変換回路などをＣＭＯＳイメージセンサチップに集積させることができるので、製品の小型化が容易であるという長所を有している。
【００１１】
したがって、ＣＭＯＳイメージセンサは、現在、ディジタルスチールカメラ、ディジタルビデオカメラなどのような多様な応用部分に広く使われている。
【００１２】
このＣＭＯＳイメージセンサは、トランジスタの個数によって、３Ｔ型、４Ｔ型、５Ｔ型などに区分される。３Ｔ型は１つのフォトダイオードと３つのトランジスタで構成され、４Ｔ型は１つのフォトダイオードと４つのトランジスタで構成される。
【００１３】
４Ｔ型ＣＭＯＳイメージセンサの単位画素に対するレイアウトを説明すれば次の通りである。
【００１４】
図１は従来の４Ｔ型ＣＭＯＳイメージセンサの等価回路図であり、図２は従来の４Ｔ型ＣＭＯＳイメージセンサの単位画素を示すレイアウトである。
【００１５】
図１に示すように、ＣＭＯＳイメージセンサの単位画素１００は、光電変換部としてのフォトダイオード（ＰＤ）１０と、４つのトランジスタとを含んでいる。
【００１６】
４つのトランジスタの各々は、トランスファートランジスタ２０、リセットトランジスタ３０、ドライブトランジスタ４０、セレクトトランジスタ５０である。そして、各単位画素１００の出力端（ＯＵＴ）にはロードトランジスタ６０が電気的に連結される。
【００１７】
未説明の符号ＦＤはフローティング拡散領域であり、Ｔｘはトランスファートランジスタ２０のゲート電圧であり、Ｒｘはリセットトランジスタ３０のゲート電圧であり、Ｄｘはドライブトランジスタ４０のゲート電圧であり、Ｓｘはセレクトトランジスタ５０のゲート電圧である。
【００１８】
図２に示すように、ＣＭＯＳイメージセンサの単位画素はアクティブ領域が区画され、そのアクティブ領域以外の部分に素子分離膜が形成される。アクティブ領域のうち、幅が広い部分にフォトダイオード（ＰＤ）が形成され、残りの部分に各々オーバーラップされて４つのトランジスタのゲート電極２３、３３、４３、５３が形成される。
【００１９】
第１ゲート電極２３によりトランスファートランジスタ２０が形成され、第２ゲート電極３３によりリセットトランジスタ３０が形成され、第３ゲート電極４３によりドライブトランジスタ４０が形成され、第４ゲート電極５３によりセレクトトランジスタ５０が形成される。
【００２０】
ここで、各トランジスタのアクティブ領域には各ゲート電極２３、３３、４３、５３の下側部を除外した部分に不純物イオンが注入され、各トランジスタのソース／ドレイン領域（Ｓ／Ｄ）が形成される。
【００２１】
図３Ａないし図３Ｅは、図２のＩ−Ｉ’線に従う従来技術によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【００２２】
図３Ａに示すように、高濃度Ｐ++型半導体基板６１にエピタキシャル）工程を行って低濃度Ｐ-型エピ層６２を形成する。 
【００２３】
次に、半導体基板６１をアクティブ領域と素子分離領域に区画し、ＳＴＩ工程を用いて素子分離領域に素子分離膜６３を形成する。
【００２４】
ここで、図示してはいないが、素子隔離膜６３を形成する方法を説明すれば、次の通りである。
【００２５】
まず、半導体基板の上にパッド酸化膜、パッド窒化膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜を順次に形成し、ＴＥＯＳ酸化膜の上に感光膜を形成する。
【００２６】
次に、アクティブ領域と素子分離領域を区画するマスクを用いて、感光膜を露光し現像して感光膜をパターニングする。その際、素子分離領域の感光膜を除去する。
【００２７】
そして、パターニングされた感光膜をマスクとして用いて素子分離領域のパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を選択的に除去する。
【００２８】
次に、パターニングされたパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜をマスクとして用いて素子分離領域の半導体基板を所定深さにエッチングしてトレンチを形成する。そして、感光膜を全て除去する。
【００２９】
次に、トレンチの内部に絶縁物質を埋め込んでトレンチの内部に素子隔離膜６３を形成する。次に、パッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を除去する。
【００３０】
そして、素子分離膜６３が形成されたエピ層６２の全面にゲート絶縁膜６４と導電層（例えば、高濃度多結晶シリコン層）を順次に堆積させ、選択的に導電層とゲート絶縁膜を除去してゲート電極６５を形成する。
【００３１】
図３Ｂに示すように、半導体基板６１の全面に第１感光膜６６を塗布し、露光及び現像工程により、ブルー、グリーン、レッドの各フォトダイオード領域が露出するようにパターニングする。
【００３２】
そのパターニングされた第１感光膜６６をマスクとして用いてエピ層６２に低濃度ｎ-型不純物イオンを注入して、ブルー、グリーン、レッドフォトダイオード領域である低濃度ｎ-型拡散領域６７を形成する。
【００３３】
図３Ｃに示すように、第１感光膜６６を全て除去し、半導体基板６１の全面に絶縁膜を堆積した後、エッチバック工程を行ってゲート電極６５の両側面に絶縁膜側壁６８を形成する。
【００３４】
次に、半導体基板６１の全面に第２感光膜６９を塗布し、露光及び現像工程によりフォトダイオード領域をカバーし、各トランジスタのソース／ドレイン領域を露出させるようにパターニングする。
【００３５】
そして、パターニングされた第２感光膜６９をマスクとして用いて露出したソース／ドレイン領域に高濃度ｎ+型不純物イオンを注入してｎ+型拡散領域（フローティング拡散領域）７０を形成する。
【００３６】
図３Ｄに示すように、第２感光膜６９を除去し、半導体基板６１の全面に第３感光膜７１を塗布した後、露光及び現像工程により各フォトダイオード領域が露出するようにパターニングする。
【００３７】
次に、パターニングされた第３感光膜７１をマスクとして用いてｎ-型拡散領域６７が形成されたフォトダイオード領域にｐ0型不純物イオンを注入して、半導体基板の表面内にｐ0型拡散領域７２を形成する。
【００３８】
図３Ｅに示すように、第３感光膜７１を除去し、半導体基板６１に熱処理工程を行って各不純物拡散領域を拡散させる。
【００３９】
一方、このようなＣＭＯＳイメージセンサの製造において、より集積度を増加させ、かつ、感度を向上させようとする研究が続いている。
【発明の開示】
【発明が解決しようとする課題】
【００４０】
本発明は、集積度を維持し、かつ、フォトダイオードの単位面積を増加させてイメージセンサの感度を向上させることができるようにしたＣＭＯＳイメージセンサ及びその製造方法を提供することをその目的とする。
【課題を解決するための手段】
【００４１】
本発明に係るＣＭＯＳイメージセンサは、アクティブ領域と素子分離領域が形成された半導体基板と、アクティブ領域に形成されたフォトダイオード領域とトランジスタ領域と、フォトダイオード領域に形成された複数の半導体パターンと、トランジスタ領域に形成されたトランジスタと、フォトダイオード領域に形成された第１導電型の第１拡散領域と、トランジスタ領域に形成された第１導電型の第２拡散領域と、第１拡散領域に形成された第２導電型の第３拡散領域とを含むことを特徴とする。
【００４２】
また、本発明に係るＣＭＯＳイメージセンサの製造方法は、半導体基板にアクティブ領域と素子分離領域を形成するステップと、アクティブ領域のフォトダイオード領域に複数の半導体パターンを形成するステップと、アクティブ領域のトランジスタ領域にゲート絶縁膜とゲート電極を形成するステップと、フォトダイオード領域に第１導電型の第１拡散領域を形成するステップと、ゲート電極の両側に絶縁膜の側壁を形成するステップと、トランジスタ領域に第１導電型の第２拡散領域を形成するステップと、第１拡散領域に第２導電型の第３拡散領域を形成するステップとを含むことを特徴とする。
【発明の効果】
【００４３】
本発明に係るＣＭＯＳイメージセンサ及びその製造方法によれば、半導体基板のフォトダイオード領域の上に一定の間隔を置いて多数の半導体パターンを形成することにより、フォトダイオードの単位面積を増加させることで、光感度の向上とイメージセンサの特性を向上させることができる。
【発明を実施するための最良の形態】
【００４４】
以下、添付した図面を参考しつつ本発明によるＣＭＯＳイメージセンサ及びその製造方法を詳細に説明する。
【００４５】
図４は、本発明によるＣＭＯＳイメージセンサを示す断面図である。
【００４６】
図４に示すように、フォトダイオード領域とトランジスタ領域からなるアクティブ領域と素子分離領域に区画されたｐ++型導電型半導体基板１０１に形成されるｐ-型エピ層１０２と、半導体基板１０１のアクティブ領域を区画するために素子分離領域に形成される素子隔離膜１０３と、半導体基板１０１のフォトダイオード領域の上に一定の間隔を置いて形成される多数の半導体パターン１０４と、半導体基板１０１のアクティブ領域にゲート絶縁膜１０５を介して形成されるゲート電極１０６と、半導体基板１０１のフォトダイオード領域に形成される低濃度ｎ-型拡散領域１０８と、ゲート電極１０５の両側面に形成される絶縁膜の側壁１０９と、ゲート電極１０５のトランジスタ領域に形成される高濃度ｎ+型拡散領域（フローティング拡散領域）１１１と、低濃度ｎ-型拡散領域１０８が形成された半導体基板１０１の表面内に形成されるｐ0型拡散領域１１３を含んで構成されている。
【００４７】
ここで、半導体パターン１０４はｐ型エピタキシャル層で、同一の高さに形成される。半導体パターン１０４によりフォトダイオード領域の表面積が増加するので、フォトダイオードの面積を増加させなくても光感度を向上させることができる。
【００４８】
一方、素子隔離膜１０３の周囲に高濃度ｐ+型不純物領域（図示していない） を形成させることができる。
【００４９】
図５Ａないし図５Ｆは、本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。
【００５０】
図５Ａに示すように、高濃度ｐ++型半導体基板１０１にエピタキシャル工程を行って低濃度ｐ-型エピ層１０２を形成する。 
【００５１】
次に、半導体基板１０１をアクティブ領域と素子分離領域に区画し、ＳＴＩ工程を用いて素子分離領域に素子隔離膜１０３を形成する。
【００５２】
ここで、図示してはいないが、素子隔離膜１０３を形成する方法を説明すれば、次の通りである。
【００５３】
まず、半導体基板の上にパッド酸化膜、パッド窒化膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜を順次に形成し、ＴＥＯＳ酸化膜の上に感光膜を形成する。
【００５４】
次に、アクティブ領域と素子分離領域を区画するマスクを用いて感光膜を露光し現像して感光膜をパターニングする。その際、素子分離領域の感光膜を除去する。
【００５５】
そして、パターニングされた感光膜をマスクとして用いて素子分離領域のパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜を選択的に除去する。
【００５６】
次に、パターニングされたパッド酸化膜、パッド窒化膜、ＴＥＯＳ酸化膜をマスクとして用いて素子分離領域の半導体基板を所定の深さにエッチングしてトレンチを形成する。そして、感光膜を全て除去する。
【００５７】
次に、トレンチの内部に絶縁物質を埋め込んでトレンチの内部に素子隔離膜１０３を形成する。次に、パッド酸化膜、パッド窒化膜及びＴＥＯＳ酸化膜を除去する。
【００５８】
その後、半導体基板１０１の全面に半導体層（例えば、ｐ型エピタキシャル層）を形成し、フォト及びエッチング工程により半導体層を選択的に除去して一定の間隔を置いて多数の半導体パターン１０４を形成する。
【００５９】
この半導体パターン１０４は、フォトダイオード領域が形成される半導体基板１０１の上に形成される。
【００６０】
図５Ｂに示すように、半導体パターン１０４が形成された半導体基板１０１の全面にゲート絶縁膜１０５と導電層（例えば、高濃度多結晶シリコン層）を順次に堆積する。
【００６１】
このゲート絶縁膜１０５は熱酸化工程により形成したりＣＶＤ法により形成することができる。
【００６２】
形成させた導電層とゲート絶縁膜１０５を選択的に除去してゲート電極１０６を形成する。
【００６３】
ここでのゲート電極１０６はトランスファートランジスタのゲート電極である。
【００６４】
図５Ｃに示すように、ゲート電極１０５を含んだ半導体基板１０１の全面に第１感光膜１０７を塗布し、露光及び現像工程により各フォトダイオード領域が露出するように第１感光膜１０７を選択的にパターニングする。
【００６５】
そして、パターニングされた第１感光膜１０７をマスクとして用いてエピ層１０２に低濃度の第２導電型（ｎ-型）の不純物イオンを注入してフォトダイオード領域にｎ-型拡散領域１０８を形成する。
【００６６】
図５Ｄに示すように、第１感光膜１０７を除去し、ゲート電極１０６を含んだ半導体基板１０１の全面に絶縁膜を形成した後、全面にエッチバック工程を行ってゲート電極１０６の両側面に絶縁膜の側壁１０９を形成する。
【００６７】
次に、ゲート電極１０６を含む半導体基板１０１の全面に第２感光膜１１０を成膜し、露光及び現像工程により各フォトダイオード領域をカバーし、各トランジスタのソース／ドレイン領域（ここで、フローティング拡散領域）が露出するようにパターニングする。
【００６８】
そして、パターニングされた第２感光膜１１０をマスクとして用いて露出したソース／ドレイン領域に高濃度の第２導電型（ｎ+型）不純物イオンを注入してｎ+型拡散領域（フローティング拡散領域）１１１を形成する。
【００６９】
図５Ｅに示すように、第２感光膜１１０を除去し、半導体基板１０１の全面に第３感光膜１１２を塗布した後、露光及び現像工程により各フォトダイオード領域が露出するようにパターニングする。
【００７０】
次に、パターニングされた第３感光膜１１２をマスクとして用いてｎ-型拡散領域１０８が形成されたエピ層１０２に第１導電型（ｐ0型）の不純物イオンを注入してエピ層１０２の表面内にｐ0型拡散領域１１３を形成する。
【００７１】
図５Ｆに示すように、第３感光膜１１２を除去し、半導体基板１０１に熱処理工程を行って各不純物拡散領域を拡散させる。
【００７２】
以後、工程は図示してはいないが、全面に多数の層間絶縁膜と金属配線を形成した後、カラーフィルタ層とマイクロレンズを形成してイメージセンサを完成する。
【００７３】
以上、説明したように、本発明は、前述した実施形態及び添付した図面に限るのでなく、本発明の技術的思想から外れない範囲内で種々の置換、変形及び変更が可能であるということは、本発明が属する技術分野で通常の知識を有する者にとって明白であるはずである。
【図面の簡単な説明】
【００７４】
【図１】従来技術の４Ｔ型ＣＭＯＳイメージセンサの等価回路図である。
【図２】従来技術によるＣＭＯＳイメージセンサの単位画素を示すレイアウトである。
【図３Ａ】図２のＩ−Ｉ’線に従う従来技術によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｂ】図２のＩ−Ｉ’線に従う従来技術によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｃ】図２のＩ−Ｉ’線に従う従来技術によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｄ】図２のＩ−Ｉ’線に従う従来技術によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｅ】図２のＩ−Ｉ’線に従う従来技術によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４】本発明によるＣＭＯＳイメージセンサを示す断面図である。
【図５Ａ】本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。
【図５Ｂ】本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。
【図５Ｃ】本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。
【図５Ｄ】本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。
【図５Ｅ】本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。
【図５Ｆ】本発明によるＣＭＯＳイメージセンサの製造方法を示す概略的な工程断面図である。
【符号の説明】
【００７５】
１０…フォトダイオード、２０…トランスファートランジスタ、３０…リセットトランジスタ、４０…ドライブトランジスタ、５０…セレクトトランジスタ、６０…ロードトランジスタ、６１…半導体基板、６３…素子分離膜、６４…ゲート絶縁膜、６５…ゲート電極、１００…単位画素、１０１…半導体基板、１０３…素子隔離膜、１０４…半導体パターン、１０５…ゲート電極、１０６…ゲート電極、１０９…絶縁膜側壁
【図１】
2007180536.tif 000003
【図２】
2007180536.tif 000004
【図３Ａ】
2007180536.tif 000005
【図３Ｂ】
2007180536.tif 000006
【図３Ｃ】
2007180536.tif 000007
【図３Ｄ】
2007180536.tif 000008
【図３Ｅ】
2007180536.tif 000009
【図４】
2007180536.tif 000010
【図５Ａ】
2007180536.tif 000011
【図５Ｂ】
2007180536.tif 000012
【図５Ｃ】
2007180536.tif 000013
【図５Ｄ】
2007180536.tif 000014
【図５Ｅ】
2007180536.tif 000015
【図５Ｆ】
2007180536.tif 000016