(57)【要約】【課題】保護回路の素子数を減らすこと、しかも保護動作の開始電圧を最大差動入力電圧範囲の限界直前まで正確に制御できるようにすること。【解決手段】差動入力回路１０と、能動負荷２０と、出力回路４０とを備える演算増幅器において、差動入力回路１０の差動入力端子ＩＮ＋，ＩＮ−の間に、トランジスタＱ１，Ｑ２と同じ特性の２個のダイオード接続のトランジスタＱＡ１，ＱＡ２の逆直列回路と逆並列のダイオードＤＡ１，ＤＡ２を直列接続した保護回路３０を接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動入力端子にベースがそれぞれ接続された第１および第２のトランジスタを有する差動入力回路と、該差動入力回路に接続される能動負荷と、前記差動入力回路と前記能動負荷との共通接続点から取り出した電圧信号を入力して負荷を駆動する出力回路とを備える演算増幅器において、
前記差動入力端子の相互間に、前記第１および第２のトランジスタと同じ極性の２個のダイオード接続のトランジスタの逆直列回路からなる保護回路を接続したことを特徴とする演算増幅器。
【請求項２】
請求項１に記載の演算増幅器において、
前記第１および第２のトランジスタのエミッタ間に２個の同一抵抗値の抵抗を接続し、前記保護回路に前記逆直列回路に直列にダイオードの逆並列回路を接続したことを特徴とする演算増幅器。
【請求項３】
請求項１又は２に記載の演算増幅器において、
前記保護回路の前記２個のトランジスタは、前記差動入力回路の前記第１および第２のトランジスタとＷ／Ｌその他の特性がほぼ同一であることを特徴とする演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速動作状態における大振幅入力時の保護を図った演算増幅器に関するものである。
【背景技術】
【０００２】
図２に従来の演算増幅器の構成例を示す。Ｑ１，Ｑ２，Ｑ７，Ｑ８はＮＰＮトランジスタ、Ｑ３〜Ｑ６はＰＮＰトランジスタ、Ｒ１〜Ｒ４，Ｒ７，Ｒ８は抵抗、Ｃｃはコンデンサ、Ｄ１〜Ｄ１２はダイオード、Ｉ１は電流源、Ｂ１，Ｂ２はバイアス源、ＢＦ１はバッファである。ここで、トランジスタＱ１，Ｑ２、抵抗Ｒ１，Ｒ２、および電流源Ｉ１は差動入力回路１０を構成する。また、トランジスタＱ３，Ｑ４、抵抗Ｒ３，Ｒ４、およびバイアス源Ｂ１は差動入力回路１０の能動負荷２０を構成する。ダイオードＤ１〜Ｄ１２は保護回路３０Ａを構成する。トランジスタＱ５〜Ｑ８、バイアス源Ｂ２、コンデンサＣｃ、および抵抗Ｒ７，Ｒ８は出力回路４０を構成する。
【０００３】
この演算増幅器の最大差動入力電圧範囲ＶＭＡＸは、正転入力端子ＩＮ＋からみて、トランジスタＱ２のベース・エミッタ間電圧ＶＢＥ２、抵抗Ｒ２，Ｒ１に電流源Ｉ１からのバイアスス電流Ｉ１／２が流れることによって発生する電圧降下ＶＲ２，ＶＲ１、トランジスタＱ１のべ−ス・エミッタ間逆耐圧電圧ＶＥＢ１から求められ、下式に示すとおりとなる。
ＶＭＡＸ＝ＶＢＥ２＋ＶＲ２＋ＶＲ１＋ＶＥＢ１                    (1)
【０００４】
信号入力によるトランジェント状態の演算増幅器の動作を図３〜図５により説明する。図３は、演算増幅器の反転入力端子ＩＮ−と出力端子ＯＵＴを接続してボルテージホロワを構成したもので、正転入力端子ＩＮ＋に低電圧がＶＬ、高電圧がＶＨのパルス信号が入力される。図４は低速動作時の入出力信号の波形図、図５は高速動作時の入出力信号の波形図である。図２におけるトランジスタＱ１のベース電圧をＶＩＮ−、トランジスタＱ２のベース電圧をＶＩＮ＋とする。出力端子ＯＵＴの電圧ＶＯＵＴは帰還がかかっているため、ＶＯＵＴ＝ＶＩＮ−である。結果として入力端子ＩＮ−とＩＮ＋の間に印加される入力端子間電圧差ＶＥＲＲは、次式で示される。
ＶＥＲＲ＝（ＶＩＮ＋）−（ＶＩＮ−）
＝（ＶＩＮ＋）−ＶＯＵＴ                                (2)
この入力端子間電圧差ＶＥＲＲは直流からパルスまであらゆる電圧信号に当てはまる変数である。演算増幅器が破壊されないためには下式を保つ必要がある。
ＶＥＲＲ≦ＶＭＡＸ                                              (3)
【０００５】
低速動作時には図４に示す（ＶＩＮ＋が破線、ＶＩＮ−が実線）ように(3)式が満足できていても、高速動作時には図５に示す（ＶＩＮ＋が破線、ＶＩＮ−が一点鎖線）ように(3)式を満足できず、入力端子間電圧差ＶＥＲＲが最大差動入力電圧範囲ＶＭＡＸを超えるケースが存在する。そこで、これを回避するために、従来ではダイオードの直列接続で大振幅をバイパスする方法が採用されている。図２に示す演算増幅器では保護回路３０Ａがこの役目を果たす。ダイオードを使用するものとして、特許文献１に記載がある。
【０００６】
図２で示す演算増幅器において、トランジスタＱ１のベース・エミッタ逆耐圧電圧ＶＥＢ１は保護回路３０ＡのダイオードＤ１〜Ｄ４の直列順方向電圧ＶＤ１で保護（クリップ）し、抵抗Ｒ１，Ｒ２の電圧降下ＶＲ１＋ＶＲ２はダイオードＤ５の順方向電圧ＶＤ５で保護（クリップ）し、トランジスタＱ２のベース・エミッタ順方向電圧ＶＢＥ２はダイオードＤ６の順方向電圧ＶＤ６で保護（クリップ）する。この結果、反転入力端子ＩＮ−の入力電圧ＶＩＮ−は図５の実線で示す特性となる。ここでは、立上り時においては、時刻ｔ１で保護回路３０Ａの動作が開始し、時刻ｔ２で終了している。
【０００７】
以上を等式で示すと下記のとおり、
ＶＭＡＸ＝ＶＥＢ１＋ＶＲ１＋ＶＲ２＋ＶＢＥ２
≧ＶＤ１＋ＶＤ５＋ＶＤ６                                (4)
である。ただし、
ＶＤ１≒ＶＥＢ１                                                (5)
ＶＤ５≒ＶＲ１＋ＶＲ２                                          (6)
ＶＤ６＝ＶＢＥ２                                                (7)
である。
【特許文献１】特表平１１−５０５０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
保護回路３０Ａは、入力端子間電圧差ＶＥＲＲが最大差動電圧入力範囲ＶＭＡＸに達する直前で動作することが望ましい。(4)式では≧で示される値である。しかし、図２の演算増幅器では(5)式に示されるように、ベース・エミッタ逆耐圧電圧をダイオードの順方向電圧で作成しているために、これによるクリップ電圧が離散的な値となり、完全な等式は成立し難い。この結果、最大差動入力電圧範囲ＶＭＡＸに対する誤差となり、保護が完全とならない問題があった。
【０００９】
また、ダイオードの順方向電圧を応用しているため、必要な電圧分だけの数のダイオードを直列に接続する必要があり、加えて、入力電圧によって、反転入力端子ＩＮ−から正転入力端子ＩＮ＋に流れる方向、および正転入力端子ＩＮ＋から反転入力端子ＩＮ−に流れる方向の両方向に対応させて、前出の直列ダイオードをさらに双方向に並列接続する必要があるので、素子数が増加する問題があった。
【００１０】
本発明の目的は、保護回路を構成する素子数を削減し、しかも保護回路の最大動作開始電圧を差動入力電圧範囲の限界直前まで正確に設定可能となるようにした演算増幅器を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１にかかる発明は、差動入力端子にベースがそれぞれ接続された第１および第２のトランジスタを有する差動入力回路と、該差動入力回路に接続される能動負荷と、前記差動入力回路と前記能動負荷との共通接続点から取り出した電圧信号を入力して負荷を駆動する出力回路とを備える演算増幅器において、前記差動入力端子の相互間に、前記第１および第２のトランジスタと同じ極性の２個のダイオード接続のトランジスタの逆直列回路からなる保護回路を接続したことを特徴とする。
請求項２にかかる発明は、請求項１に記載の発明において、前記第１および第２のトランジスタのエミッタ間に２個の同一抵抗値の抵抗を接続し、前記保護回路に前記逆直列回路に直列にダイオードの逆並列回路を接続したことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の発明において、前記保護回路の前記２個のトランジスタは、前記差動入力回路の前記第１および第２のトランジスタとＷ／Ｌその他の特性がほぼ同一であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、保護回路を、差動入力回路を構成する２個のトランジスタと同じ極性の２個のトランジスタにより、逆直列接続で構成しているので、保護回路の保護動作開始電圧を最大差動入力電圧範囲の限界直前まで正確に設定可能となり差動入力回路の保護が万全となる。また保護回路の素子数を大幅に削減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の演算増幅器の実施例について説明する。図１はその演算増幅器の構成を示す回路図であり、Ｑ１，Ｑ２，Ｑ７，Ｑ８はＮＰＮトランジスタ、Ｑ３〜Ｑ６はＰＮＰトランジスタ、ＱＡ１，ＱＡ２はダイオード接続のＮＰＮトランジスタ、Ｒ１〜Ｒ４，Ｒ７，Ｒ８は抵抗、Ｃｃはコンデンサ、ＤＡ１，ＤＡ２はダイオード、Ｉ１は電流源、Ｂ１，Ｂ２はバイアス源、ＢＦ１はバッファである。ここで、トランジスタＱ１，Ｑ２、抵抗Ｒ１，Ｒ２、および電流源Ｉ１は差動入力回路１０を構成する。また、トランジスタＱ３，Ｑ４、抵抗Ｒ３，Ｒ４、およびバイアス源Ｂ２は差動入力回路１０の能動負荷２０を構成する。ダイオード接続のトランジスタＱＡ１，ＱＡ２の逆直列回路と逆並列接続のダイオードＤＡ１，ＤＡ２による直列回路は保護回路３０を構成する。トランジスタＱ５〜Ｑ８、バイアス源Ｂ１、コンデンサＣｃ、および抵抗Ｒ７，Ｒ８は出力回路４０を構成する。なお、保護回路３０のトランジスタＱＡ１，ＱＡ２は差動入力回路１０のトランジスタＱ１，Ｑ２と、Ｗ／Ｌその他の特性が揃っていることが望ましい。
【００１４】
さて、ここでも、前述した図３に示すように、演算増幅器の反転入力端子ＩＮ−と出力端子ＯＵＴを接続してボルテージホロワを構成し、正転入力端子ＩＮ＋に低電圧ＶＬ、高電圧ＶＨのパルス信号が入力された時の動作を説明する。
【００１５】
動作開始時は、正転入力端子ＩＮ＋と反転入力端子ＩＮ−は同電位ＶＬである。この後に、正転入力端子ＩＮ＋に電位ＶＨの電圧が任意の傾斜をもって印加されると、トランジスタＱ２がオン状態となり、電流ＩＱ２が流れる。電流ＩＱ２はトランジスタＱ４により電流ＩＱ４とインピーダンス変換される。一方、このとき同時にトランジスタＱ１はオフ状態となり、電流ＩＱ１は停止する。電流ＩＱ１はトランジスタＱ３によってインピーダンス変換される。
【００１６】
この双対の電圧変化はトランジスタＱ６をオン状態、Ｑ５をオフ状態にする。このため、電流ＩＱ６が流れ、電流ＩＱ５が停止する。電流ＩＱ５はトランジスタＱ７，Ｑ８で構成されるカレントミラー回路により電流ミラーされるので、電流ＩＱ８が停止する。このようにして、電流ＩＱ６が流れ、電流ＩＱ８が停止することで、バッファＢＦ１の入力側でインピーダンス変換され、上昇する電圧を発生させ、バッファＢＦ１の出力電圧、すなわち演算増幅器の出力電圧ＶＯＵＴを高電位ＶＨにする。
【００１７】
このとき、出力電圧ＶＯＵＴ（＝ＶＩＮ−）は傾斜を持ち、電流源Ｉ１の電流Ｉ１がコンデンサＣｃを充電する式で定義される。傾きＳＲは、
ＳＲ＝Ｉ１／Ｃｃ                                            (8)
で表される。出力電圧ＶＯＵＴが遅延することにより、入出力間電位差、つまり入力端子間電圧差ＶＥＲＲが生じる（図４）。
【００１８】
一方、高速動作の特性を示す図５のＶＩＮ＋（破線）とＶＯＵＴ＝ＶＩＮ−（実線）では、入力端子間電圧差ＶＥＲＲが最大差動入力電圧範囲ＶＭＡＸに達して保護回路３０が動作している。この最大差動入力電圧範囲ＶＭＡＸは、
ＶＭＡＸ＝ＶＥＢ１＋ＶＲ１＋ＶＲ２＋ＶＢＥ２
≧ＶＥＢＡ１＋ＶＤＡ１＋ＶＢＥ２                    (9)
である。ただし、
ＶＥＢＡ１＝ＶＥＢ１                                        (10)
ＶＤＡ１≒ＶＲ１＋ＶＲ２                                    (11)
ＶＢＥＡ２＝ＶＢＥ２                                        (12)
である。
【００１９】
本実施例の演算増幅器はこのように作用するので、特に(10)式は等式となり、(9)式は、従来の(4)式で得られる値よりも精度が高くなり、最大差動入力電圧範囲ＶＭＡＸに近い保護回路動作電圧を得ることができる。また、本実施例では、従来例の図２の保護回路３０Ａに示すようなダイオードの縦列接続の並列接続よりも、素子数を大幅に削減できる。このように、本実施例の演算増幅器の保護回路３０は、従来回路の保護回路３０Ａよりも最大差動入力電圧範囲ＶＭＡＸの直前で正確に動作し、かつ素子数の削減が実現できるので差動入力回路部分の保護回路として有効である。
【００２０】
なお、以上は１つの実施例であり、種々変形が可能である。例えば、差動入力回路１０において、抵抗Ｒ１，Ｒ２は必ずしも必要ではなく、この抵抗Ｒ１，Ｒ２を接続しない場合には、逆並列のダイオードＤＡ１，ＤＡ２は省略できる。また、以上では差動入力回路１０がＮＰＮトランジスタＱ１，Ｑ２で構成される場合について説明したが、ＰＮＰトランジスタで構成される場合は、保護回路３０のダイオード接続のトランジスタＱＡ１，ＱＡ２もＰＮＰトランジスタに置き換えた方が好ましい。
【図面の簡単な説明】
【００２１】
【図１】本発明の一つの実施例の演算増幅器の回路図である。
【図２】従来の演算増幅器の回路図である。
【図３】演算増幅器をボルテージホロワとして構成した回路図である。
【図４】ボルテージホロワで動作させたときの低速動作時の入出力特性図である。
【図５】ボルテージホロワで動作させたときの高速動作時の入出力特性図である。
【符号の説明】
【００２２】
１０：差動入力回路
２０：能動負荷
３０，３０Ａ：保護回路
４０：出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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