(57)【要約】【課題】本発明は、接合リーク電流の発生を抑制し、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供する。【解決手段】半導体基板１０の表面部分において選択的に形成された溝４０と、溝の上部の内側面に形成された側壁絶縁膜６０と、側壁絶縁膜が形成された溝を埋め込むように形成された絶縁膜５０及び８０と、溝に埋め込まれた側壁絶縁膜及び絶縁膜によって分離される素子領域１００において、半導体基板上にゲート絶縁膜１３０を介して形成されたゲート電極１４０と、ゲート電極の側面に形成されたゲート電極側壁１６０と、半導体基板の表面部分において、ゲート電極の下方に位置するチャネル領域２３０の両側に、溝に隣接するようにそれぞれ形成されたソース領域及びドレイン領域１５０及び１７０とを備える。【選択図】図９
2007184320.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面部分において選択的に形成された溝と、
前記溝の上部の内側面に形成された側壁絶縁膜と、
前記側壁絶縁膜が形成された前記溝を埋め込むように形成された絶縁膜と、
前記溝に埋め込まれた前記側壁絶縁膜及び前記絶縁膜によって分離される素子領域において、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成されたゲート電極側壁と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側に、前記溝に隣接するようにそれぞれ形成されたソース領域及びドレイン領域と
を備えることを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、
前記溝の底部を埋め込むように形成された第１の絶縁膜と、
前記側壁絶縁膜が形成された前記溝の内部を埋め込むように前記第１の絶縁膜上に形成された第２の絶縁膜と
を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記側壁絶縁膜は、ウエットエッチングによるエッチング速度が前記絶縁膜より遅い膜であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記側壁絶縁膜は、シリコン窒化膜からなることを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板の表面部分のうち、所望の領域を除去することにより、溝を形成するステップと、
前記溝の底部を埋め込むように、第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上であって、かつ露出している前記溝の内側面に、側壁絶縁膜を形成するステップと、
前記側壁絶縁膜が形成された前記溝の内部を埋め込むように前記第１の絶縁膜上に第２の絶縁膜を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体製造工程では、希釈されたフッ酸（ＨＦ）の薬液であるフッ酸系薬液を使用したウエットエッチングが、繰り返し行われる。
【０００３】
一般に、フッ酸は、シリコン酸化（ＳｉＯ２）膜にエッチングを行う性質を有する。このため、フッ酸系薬液を使用したウエットエッチングを行うと、エッチング対象ではない素子分離絶縁膜を形成するシリコン酸化（ＳｉＯ２）膜にもエッチングを行うことがある。
【０００４】
この場合、素子分離絶縁膜のエッジ部（上端の角部）にエッチングが進行し、素子分離絶縁膜のうちエッジ部の高さが中央部より低くなることにより、当該エッジ部が窪むように窪み部が形成される。
【０００５】
その後の工程において、コンタクトホールを形成する際には、リソグラフィの合わせずれによって、素子分離絶縁膜のエッジ部に形成された窪み部上であって、かつソース／ドレイン領域の表面部分に形成されたシリサイドと素子分離絶縁膜とを跨ぐように、コンタクトホールが形成される場合がある。
【０００６】
この場合、コンタクトプラグを形成すると、素子分離絶縁膜のエッジ部に形成された窪み部とコンタクトホールとを埋め込むように、半導体基板の表面より低い位置にまでコンタクトプラグが形成される。その結果、コンタクトプラグとウエル領域との間の距離が短くなって、接合リーク電流が増加するという問題があった。
【０００７】
以下、コンタクトホールの形成に関する文献名を記載する。
【特許文献１】特開平１０−１０６９６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、接合リーク電流の発生を抑制し、トランジスタ特性を向上させることができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、
半導体基板の表面部分において選択的に形成された溝と、
前記溝の上部の内側面に形成された側壁絶縁膜と、
前記側壁絶縁膜が形成された前記溝を埋め込むように形成された絶縁膜と、
前記溝に埋め込まれた前記側壁絶縁膜及び前記絶縁膜によって分離される素子領域において、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成されたゲート電極側壁と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側に、前記溝に隣接するようにそれぞれ形成されたソース領域及びドレイン領域と
を備える。
【００１０】
また本発明の一態様による半導体装置の製造方法は、
半導体基板の表面部分のうち、所望の領域を除去することにより、溝を形成するステップと、
前記溝の底部を埋め込むように、第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上であって、かつ露出している前記溝の内側面に、側壁絶縁膜を形成するステップと、
前記側壁絶縁膜が形成された前記溝の内部を埋め込むように前記第１の絶縁膜上に第２の絶縁膜を形成するステップと
を備える。
【発明の効果】
【００１１】
本発明の半導体装置及びその製造方法によれば、接合リーク電流の発生を抑制し、トランジスタ特性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
図１〜図９に、本発明の実施の形態による半導体装置の製造方法を示す。まず図１に示すように、半導体基板１０上にシリコン酸化（ＳｉＯ２）膜２０を形成した後、後に行われるＣＭＰ法による研磨のストッパとなるシリコン窒化（ＳｉＮ）膜３０を形成する。
【００１４】
リソグラフィ及びＲＩＥによって、シリコン窒化膜３０及びシリコン酸化膜２０に順次パターニングを行う。さらにシリコン窒化膜３０をマスクとして、半導体基板１０にエッチングを行うことにより、素子分離溝４０を形成する。
【００１５】
図２に示すように、高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いて、素子分離溝４０を埋め込むように、半導体基板１０及びシリコン窒化膜３０の全面に、例えばシリコン酸化膜からなるＨＤＰ絶縁膜である素子分離絶縁膜５０を堆積する。なお、この場合、素子分離絶縁膜５０として、ＨＤＰ絶縁膜を堆積したが、例えばＴＥＯＳ（Tetraethoxysilane）−Ｏ３膜など、他の種々のシリコン酸化膜を堆積しても良く、またポリシラザン（Polysilazane）膜などの絶縁膜を塗布しても良い。
【００１６】
次いで、シリコン窒化膜３０をストッパとして、ＣＭＰ法によって素子分離絶縁膜５０を平坦化することにより、シリコン窒化膜３０の上面を露出させる。フッ酸系薬液を使用したウエットエッチングによって、素子分離絶縁膜５０の表面部分にエッチングを行って所定量除去することにより、素子分離溝４０の内部表面の一部を露出させる。
【００１７】
図３に示すように、露出した素子分離溝４０の内側面に側壁絶縁膜を形成することを目的として、リン酸を使用したウエットエッチングによって、シリコン窒化膜３０及びシリコン酸化膜２０に対して横方向にエッチングを行うことにより、隣り合うシリコン窒化膜３０（シリコン酸化膜２０）間の距離を、素子分離溝４０の幅より広くする。
【００１８】
図４に示すように、例えばシリコン窒化膜を全面に堆積した後、ＲＩＥなどの異方性エッチングによって、当該堆積されたシリコン窒化膜にエッチングを行うことにより、露出した素子分離溝４０の内側面に、側壁絶縁膜６０を形成する。なお、その際、シリコン窒化膜３０及びシリコン酸化膜２０にも、側壁絶縁膜７０が形成される。
【００１９】
図５に示すように、高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いて、素子分離溝４０のうち、素子分離絶縁膜５０で埋め込まれていない部分を埋め込むように、素子分離絶縁膜５０、側壁絶縁膜６０及び７０並びにシリコン窒化膜３０の全面に、例えばシリコン酸化膜からなるＨＤＰ絶縁膜である素子分離絶縁膜８０を堆積する。
【００２０】
なお、この場合、素子分離絶縁膜８０として、ＨＤＰ絶縁膜を堆積したが、素子分離絶縁膜５０を堆積した場合と同様に、例えばＴＥＯＳ−Ｏ３膜など、他の種々のシリコン酸化膜を堆積しても良く、またポリシラザン膜などの絶縁膜を塗布しても良い。
【００２１】
次いで、シリコン窒化膜３０をストッパとして、ＣＭＰ法によって素子分離絶縁膜８０を平坦化することにより、シリコン窒化膜３０の上面を露出させる。
【００２２】
図６に示すように、フッ酸系薬液を使用したウエットエッチングによって、素子分離絶縁膜８０の表面部分にエッチングを行うことにより、素子分離絶縁膜８０の上面が半導体基板１０の表面より若干高くなるように、当該素子分離絶縁膜８０を所定量除去する。
【００２３】
続いて、リン酸を使用したウエットエッチングによって、シリコン窒化膜３０と、シリコン窒化膜からなる側壁絶縁膜７０とを除去した後、フッ酸系薬液を使用したウエットエッチングによって、シリコン酸化膜２０を除去する。これにより、素子分離絶縁膜５０及び８０並びに側壁絶縁膜６０からなる素子分離領域９０と、当該素子分離領域９０によって分離された素子領域１００とを形成する。
【００２４】
ところで、本実施の形態の場合、素子分離領域９０のエッジ部（上端の角部）付近には、シリコン窒化膜からなる側壁絶縁膜６０が形成されている。フッ酸系薬液を使用したウエットエッチングによる、この側壁絶縁膜６０のエッチング速度は、シリコン酸化（ＳｉＯ２）膜からなる素子分離絶縁膜５０及び８０のエッチング速度より遅い。
【００２５】
従って、フッ酸系薬液を使用したウエットエッチングによって、シリコン酸化膜２０を除去する際に、素子分離領域９０のエッジ部付近にエッチングが進行し、素子分離領域９０のうちエッジ部の高さが中央部より低くなることによって、当該エッジ部が窪むように窪み部が形成されることを抑制することができる。
【００２６】
図７に示すように、半導体基板１０上に犠牲シリコン酸化膜１１０を形成した後、イオン注入を行うことにより、素子領域１００にウエル領域１２０を形成する。なお、この場合、犠牲シリコン酸化膜１１０を形成した上でイオン注入を行うことにより、半導体基板１０内に結晶欠陥が生じることを抑制することができる。
【００２７】
図８に示すように、フッ酸系薬液を使用したウエットエッチングによって、犠牲シリコン酸化膜１１０を除去する。この場合、上述したように、素子分離領域９０のエッジ部付近には、シリコン窒化膜からなる側壁絶縁膜６０が形成されているため、当該エッジ部付近に窪み部が形成されることを抑制することができる。
【００２８】
続いて、半導体基板１０のうち素子領域１００上に、ゲート絶縁膜１３０を介して例えばポリシリコンからなるゲート電極１４０を形成する。このゲート電極１４０をマスクとして、イオン注入を行うことにより、接合深さが浅く、低濃度のソース／ドレインエクステンション領域１５０を形成する。
【００２９】
続いて、ゲート電極１４０及びゲート絶縁膜１３０の側面に、シリコン窒化膜からなるゲート電極側壁１６０を形成する。これらゲート電極及びゲート電極側壁１６０をマスクとして、イオン注入を行うことにより、ソース／ドレイン領域１７０を形成する。
【００３０】
ところで、ゲート電極１４０及びソース／ドレイン領域１７０上には、ゲート電極側壁１６０を形成する際に生成された図示しない反応生成物が堆積されている。従って、フッ酸系薬液を使用したウエットエッチングによって、この反応生成物を除去することにより、ゲート電極１４０及びソース／ドレイン領域１７０を露出させる。
【００３１】
この場合、上述したように、素子分離領域９０のエッジ部付近には、シリコン窒化膜からなる側壁絶縁膜６０が形成されているため、当該エッジ部付近に窪み部が形成されることを抑制することができる。
【００３２】
ニッケル（Ｎｉ）などの金属膜をスパッタ法によって形成した後、熱処理を行うことにより、ゲート電極１４０及びソース／ドレイン領域１７０の表面部分にシリサイド１８０を形成する。
【００３３】
図９に示すように、エッチングストッパ膜としてのシリコン窒化膜１８０及び層間絶縁膜１９０を順次堆積した後、当該層間絶縁膜１９０の表面をＣＭＰなどによって平坦化する。
【００３４】
層間絶縁膜１９０上にフォトレジストを塗布し、露光及び現像を行うことにより、所定のパターンを有する図示しないレジストマスクを形成する。このレジストマスクをマスクとすると共に、シリコン窒化膜１８０をエッチングストッパ膜として、ＲＩＥによって、層間絶縁膜１９０にエッチングを行う。レジストマスク（図示せず）を除去した後、ＲＩＥによって、シリコン窒化膜１８０を開口することにより、コンタクトホール２００を形成し、シリサイド１８０の上面の一部を露出させる。
【００３５】
続いて、コンタクトホール２００内に導電性材料を埋め込んで、コンタクトプラグ２１０を形成することにより、半導体装置２２０を製造する。
【００３６】
このように、フッ酸系薬液を使用したウエットエッチングを繰り返し行う場合であっても、素子分離領域９０のエッジ部付近に、シリコン窒化膜からなる側壁絶縁膜６０を形成すれば、当該エッジ部付近に窪み部が形成されることを抑制することができる。
【００３７】
従って、リソグラフィの合わせずれによって、素子領域１００と素子分離領域９０とを跨ぐように、コンタクトホール２００が形成される場合であっても、半導体基板１０の表面より低い位置にまでコンタクトプラグ２１０が形成されることがなくなり、これにより接合リーク電流の増加を抑制することができる。
【００３８】
以上の方法により製造された半導体装置２２０は、図９に示すように、半導体基板１０の表面部分に素子分離溝４０が形成されている。素子分離溝４０の内部には、当該素子分離溝４０の底部付近を埋め込むように素子分離絶縁膜５０が形成され、当該素子分離絶縁膜５０上であって、かつ素子分離溝４０のエッジ部（上端の角部）付近における内側面には、側壁絶縁膜６０が形成されている。さらに素子分離溝４０の内部において、素子分離絶縁膜５０上に側壁絶縁膜６０が形成された内部を埋め込むように、素子分離絶縁膜８０が形成されている。これら素子分離絶縁膜５０及び８０並びに側壁絶縁膜６０は、素子分離領域９０を形成する。
【００３９】
因みに、側壁絶縁膜６０は、例えばシリコン窒化膜からなり、固定電荷を含む。しかし、素子分離溝５０の底部より素子分離絶縁膜５０の膜厚分だけ高い位置に、側壁絶縁膜６０を形成することにより、接合リーク電流の発生を抑制し、素子分離領域９０の耐圧が劣化することを抑制することができる。
【００４０】
素子分離領域９０によって分離された素子領域１００の中央部付近には、半導体基板１０上にゲート絶縁膜１３０を介してゲート電極１４０が形成されている。このゲート電極１４０の側面には、ゲート電極側壁１６０が形成され、またゲート電極１４０の下方に位置し、かつウエル領域１２０が形成された半導体基板１０の表面付近には、チャネル領域２３０が形成されている。
【００４１】
このチャネル領域２３０の両端には接合深さが浅く、かつ低濃度のソース／ドレインエクステンション領域１５０が形成され、当該ソース／ドレインエクステンション領域１５０と素子分離領域９０との間には、ソース／ドレイン領域１７０が形成されている。
【００４２】
ゲート電極１４０及びソース／ドレイン領域１７０の表面部分には、シリサイド１８０が形成され、当該シリサイド１８０の上面には、コンタクトプラグ２１０が形成されている。
【００４３】
さらに、素子分離絶縁膜８０、ゲート電極側壁１６０及びシリサイド１８０上には、シリコン窒化膜１８０がほぼ同一の膜厚で均一に形成され、当該シリコン窒化膜１８０上には層間絶縁膜１９０が形成されている。
【００４４】
ここで、図１０に、比較例として、素子分離溝４０のエッジ部付近に、側壁絶縁膜６０（図９）を形成することなく、当該素子分離溝４０を素子分離絶縁膜３１０のみによって埋め込んだ場合における半導体装置３００の構成を示す。
【００４５】
この比較例の半導体装置３００を製造する製造工程では、フッ酸系薬液を使用したウエットエッチングを繰り返し行うと、素子分離絶縁膜３１０のエッジ部付近に窪み部３２０が形成される。
【００４６】
従って、リソグラフィの合わせずれによって、素子領域１００と素子分離領域９０とを跨ぐように、コンタクトホール３３０が形成されると、半導体基板１０の表面より低い位置にまでコンタクトプラグ３４０が形成される。その結果、コンタクトプラグ３４０とウエル領域１２０との間の距離Ｌが短くなって、接合リーク電流が増加するという問題が生じる。
【００４７】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、素子分離溝４０のエッジ部付近に形成する側壁絶縁膜６０としては、シリコン窒化膜ではなく、フッ酸系薬液を使用したウエットエッチングによるエッチング速度が、素子分離絶縁膜５０及び８０より遅い他の種々の絶縁膜を使用することが可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図２】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図３】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図５】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図６】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図７】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図８】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図９】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図１０】比較例による半導体装置の断面構造を示す縦断面図である。
【符号の説明】
【００４９】
１０  半導体基板
３０  シリコン窒化膜
４０  素子分離溝
５０、８０  素子分離絶縁膜
６０、７０  側壁絶縁膜
９０  素子分離領域
１００  素子領域
１３０  ゲート絶縁膜
１４０  ゲート電極
１５０  ソース／ドレインエクステンション領域
１６０  ゲート電極側壁
１７０  ソース／ドレイン領域
１８０  シリサイド
２００  コンタクトホール
２１０  コンタクトプラグ
２２０  半導体装置
【図１】
2007184320.tif 000003
【図２】
2007184320.tif 000004
【図３】
2007184320.tif 000005
【図４】
2007184320.tif 000006
【図５】
2007184320.tif 000007
【図６】
2007184320.tif 000008
【図７】
2007184320.tif 000009
【図８】
2007184320.tif 000010
【図９】
2007184320.tif 000011
【図１０】
2007184320.tif 000012