(57)【要約】【課題】ビット線コンタクトの加工を容易化でき、且つ確実に書き込みを行うことが可能な半導体記憶装置を提供する。【解決手段】ビット線ＢＬ０は、第１、第２のＮＡＮＤユニットＮＡＮＤ０，ＮＡＮＤ１に共有される。第１、第２の選択トランジスタ１３ｄ、１４ｅは、ビット線ＢＬ０と第１のＮＡＮＤユニットＮＡＮＤ０との間に直列接続されている。第１の選択トランジスタ１３ｄは第１の閾値電圧を有し、第２の選択トランジスタ１４ｅは、第１の閾値電圧より高い第２の閾値電圧を有している。第３、第４の選択トランジスタ１３ｅ、１４ｄは、ビット線ＢＬ０と第２のＮＡＮＤユニットＮＡＮＤ１との間の直列接続されている。第３の選択トランジスタ１３ｅは、第２の閾値電圧を有し、第４の選択トランジスタは第１の閾値電圧有している。【選択図】      図１
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【特許請求の範囲】
【請求項１】
列及び行に複数のメモリセルが配置され、列に配置された複数のメモリセルにより構成され、行方向に隣接された第１、第２のＮＡＮＤユニットと、
前記第１、第２のＮＡＮＤユニットに共有されるビット線と、
前記ビット線と前記第１のＮＡＮＤユニットとの間に直列接続され、第１の閾値電圧を有し、ゲートに第１の信号が供給される第１の選択トランジスタ及び前記第１の閾値電圧より高い第２の閾値電圧を有し、ゲートに第２の信号が供給される第２の選択トランジスタと、
前記ビット線と前記第２のＮＡＮＤユニットとの間に直列接続され、前記第２の閾値電圧を有し、ゲートに前記第１の信号が供給される第３の選択トランジスタ及び前記第１の閾値電圧を有し、ゲートに前記第２の信号が供給される第４の選択トランジスタと、
各種制御信号を発生する制御部とを具備し、
前記制御部は、前記第１のＮＡＮＤユニットのメモリセルに書き込みを行うとき、前記第１、第２の信号及び前記ビット線の電位を第１のレベルから第１のレベルより高い第２のレベルに設定し、前記第２の信号を第２のレベルから第１のレベルとした後、前記ビット線の電位を前記第２のレベルから前記第１のレベルに設定することを特徴とする半導体記憶装置。
【請求項２】
前記第１、第２のＮＡＮＤユニットとソース線とを接続するゲートに第３の信号が供給される第５、第６の選択トランジスタをさらに具備し、
前記制御部は、前記第２、第３の信号を前記第２のレベルから前記第１のレベルに設定した後、前記第１、第２のＮＡＮＤユニットを構成する複数の前記メモリセルのゲートを前記第２のレベルより高く、書き込み電圧より低いレベルに設定することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御部は、前記第１のＮＡＮＤユニットのメモリセルに書き込みを行うとき、基板に負電圧を印加することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記制御部は、前記第２のＮＡＮＤユニットのメモリセルに書き込みを行うとき、前記ビット線に０Ｖより高い電圧を印加することを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記第１、第４の選択トランジスタはデプレション型のトランジスタであり、前記第２、第３の選択トランジスタはエンハンスメント型のトランジスタであることを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の１つとして、ＮＡＮＤ型フラッシュメモリがある（例えば特許文献１、特許文献２、特許文献３参照）。
【０００３】
ＮＡＮＤ型フラッシュメモリにおいて、直列接続された複数のＥＥＰＲＯＭセルは、例えばＮＡＮＤユニットを構成する。ＮＡＮＤユニットのソース側は、第１の選択ゲートを介してソース線に接続され、ドレイン側は、第２の選択ゲートを介してビット線に接続される。第２の選択ゲートの拡散層とビット線はビット線コンタクトを介して接続される。
【０００４】
ビット線コンタクトは次のようにして形成される。先ず、基板上に第１、第２の選択ゲートやワード線が形成される。この後、ワード線としての制御ゲート電極がシリサイド化される。次いで、ワード線間に絶縁膜が堆積される。次に、一般的なコンタクトの形成技術、例えばリソグラフィ工程、エッチング工程、金属膜の体積工程、及び平坦化工程を経て、ビット線コンタクトが形成される。
【０００５】
ビット線コンタクトとしての電極材はビット線コンタクト孔に埋め込まれている。しかし、近時、素子の微細化が進むに従い、隣接するビット線の相互間隔が狭まっている。このため、微細なコンタクト孔の形成、及びコンタクト孔内に電極材を埋め込むことが困難となり、ビット線コンタクトと第２の選択ゲートの拡散層との接続が不完全となって、接触不良を引き起こす可能性が生じている。
【０００６】
また、ビット線コンタクトの接触不良を防止するため、コンタクト孔の径を大きくすることが考えられる。しかし、この場合、隣接するビット線コンタクト同士が接触し、ＮＡＮＤユニットのショートを引き起こす原因となる。
【特許文献１】特開２００２−３２４４００号公報
【特許文献２】特開平８−６４６９９号公報
【特許文献３】特開平８−１１５９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ビット線コンタクトの形成を容易化でき、且つ確実に書き込みを行うことが可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の半導体記憶装置の態様は、列及び行に複数のメモリセルが配置され、列に配置された複数のメモリセルにより構成され、行方向に隣接された第１、第２のＮＡＮＤユニットと、前記第１、第２のＮＡＮＤユニットに共有されるビット線と、前記ビット線と前記第１のＮＡＮＤユニットとの間に直列接続され、第１の閾値電圧を有し、ゲートに第１の信号が供給される第１の選択トランジスタ及び前記第１の閾値電圧より高い第２の閾値電圧を有し、ゲートに第２の信号が供給される第２の選択トランジスタと、前記ビット線と前記第２のＮＡＮＤユニットとの間に直列接続され、前記第２の閾値電圧を有し、ゲートに前記第１の信号が供給される第３の選択トランジスタ及び前記第１の閾値電圧を有し、ゲートに前記第２の信号が供給される第４の選択トランジスタと、各種制御信号を発生する制御部とを具備し、前記制御部は、前記第１のＮＡＮＤユニットのメモリセルに書き込みを行うとき、前記第１、第２の信号及び前記ビット線の電位を第１のレベルから第１のレベルより高い第２のレベルに設定し、前記第２の信号を第２のレベルから第１のレベルとした後、前記ビット線の電位を前記第２のレベルから前記第１のレベルに設定することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ビット線コンタクトの形成を容易化でき、且つ確実に書き込みを行うことが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１１】
図１は、本実施形態の半導体記憶装置を示している。セルトランジスタアレイ１１において、ＥＥＰＲＯＭセルにより構成された複数のメモリセルＭＣは、行及び列に配置されている。列に配置された複数のメモリセルＭＣは、直列接続され、ＮＡＮＤユニットＮＡＮＤ０〜３…を構成している。各行のメモリセルは、制御ゲートがワード線ＷＬ０、ＷＬ１〜ＷＬ３０、ＷＬ３１にそれぞれ接続されている。各ＮＡＮＤユニットのソース側は、ソース線選択ゲート列１２を介してソース線ＳＬに接続される。ソース線選択ゲート列１２は複数のエンハンスメント型トランジスタ１２ｅにより構成されている。これらトランジスタ１２ｅのゲート電極には、信号ＳＧＳが供給される。
【００１２】
また、各ＮＡＮＤユニットのドレイン側とビット線ＢＬ０、ＢＬ１との間には、ビット線側から直列接続された第１、第２のドレイン選択ゲート列１３、１４が接続されている。第１、第２のドレイン選択ゲート列１３、１４は、それぞれ複数のエンハンスメント型トランジスタ１３ｅ、１４ｅと、複数のデプレション型トランジスタ１３ｄ、１４ｄにより構成されている。デプレション型トランジスタ１３ｄ、１４ｄの閾値電圧は、エンハンスメント型トランジスタ１３ｅ、１４ｅの閾値電圧より低く設定されている。各ＮＡＮＤユニットに接続される第１、第２のドレイン選択ゲート列１３、１４のトランジスタは、エンハンスメント型トランジスタと、デプレション型トランジスタが直列接続される。共通のビット線に接続される隣接するＮＡＮＤユニットにおいて、エンハンスメント型トランジスタ１３ｅ、１４ｅと、デプレション型トランジスタ１３ｄ、１４ｄは互いに交互に接続される。すなわち、ビット線ＢＬ０とＮＡＮＤユニットＮＡＮＤ０の間には、デプレション型トランジスタ１３ｄとエンハンスメント型トランジスタ１４ｅが直列接続され、ビット線ＢＬ０とＮＡＮＤユニットＮＡＮＤ１との間には、エンハンスメント型トランジスタ１３ｅとデプレション型トランジスタ１４ｄが直列接続されている。
【００１３】
また、ビット線ＢＬ１とＮＡＮＤユニットＮＡＮＤ２との間には、ＮＡＮＤユニットＮＡＮＤ１と同様にエンハンスメント型トランジスタ１３ｅとデプレション型トランジスタ１４ｄが直列接続され、ビット線ＢＬ１とＮＡＮＤユニットＮＡＮＤ３との間には、ＮＡＮＤユニットＮＡＮＤ０と同様にデプレション型トランジスタ１３ｄとエンハンスメント型トランジスタ１４ｅが直列接続されている。
【００１４】
このように、ワード線方向に隣接するトランジスタのタイプを揃えることにより、トランジスタのチャネル領域に不純物を導入するためのマスクパターンの製造を容易化することができる。第１のドレイン選択ゲート列１３を構成するトランジスタ１３ｄ、１３ｅのゲート電極には、信号ＳＧＤ１が供給され、第２のドレイン選択ゲート列１４を構成するトランジスタ１４ｄ、１４ｅのゲート電極には、信号ＳＧＤ２が供給されている。
【００１５】
また、前記ビット線ＢＬ０、ＢＬ１には、これらビット線ＢＬ０、ＢＬ１と図示せぬ他の回路とを接続するトランジスタ１５−１、１５−２、１６−１、１６−２がそれぞれ直列接続されている。
【００１６】
さらに、前記ソース線ＳＬにはトランジスタ１７が接続され、前記ソース側選択トランジスタ列１２を構成するトランジスタ１２ｅのゲート電極にはトランジスタ１８が接続されている。また、各ワード線ＷＬ０、ＷＬ１〜ＷＬ３０、ＷＬ３１には、ワード線駆動トランジスタ１９―０〜１９―３１がそれぞれ接続され、第１、第２のドレイン側選択ゲート列１３、１４を構成するトランジスタ１３ｅ，１３ｄ，１４ｅ，１４ｄのゲート電極には、トランジスタ２０、２１が接続されている。これら破線の丸印を付したトランジスタ１５−１、１５−２、１７、１８、１９−０〜１９−３１、２０、２１は、他のトランジスタより耐圧電圧が高い高耐圧トランジスタにより構成されている。
【００１７】
前記信号ＳＧＳ，ＳＧＤ１，ＳＧＤ２、ワード線ＷＬ０〜ＷＬ３１の電圧、ビット線ＢＬ０、ＢＬ１の電圧、ソース線ＳＬの電圧、及び後述するウェルの電圧Ｗｅｌｌは、制御信号及び制御電圧発生部２５により発生される。
【００１８】
図２は、図１に示す回路に対応するパターン平面図であり、図３（ａ）はビット線コンタクトを示し、図３（ｂ）はソース線コンタクトを示している。図２、図３（ａ）、図３（ｂ）において、図１と同一部分には同一符号を付している。
【００１９】
図２、図３（ａ）において、ビット線コンタクトＢＬＣは隣接する２つのＮＡＮＤユニットＮＡＮＤ０、ＮＡＮＤ１（ＮＡＮＤ２、ＮＡＮＤ３）について１つとし、このビット線コンタクトＢＬＣを介して各ビット線ＢＬ０、ＢＬ１が２つのＮＡＮＤユニットに接続されている。また、図２、図３（ｂ）において、ソース線コンタクトＳＬＣもビット線コンタクトＢＬＣと同様に、２つのＮＡＮＤユニットＮＡＮＤ０、ＮＡＮＤ１（ＮＡＮＤ２、ＮＡＮＤ３）について１つ設けられている。このソース線コンタクトＳＬＣを介してソース線ＳＬと隣接する２つのＮＡＮＤユニットが接続されている。尚、図３（ａ）（ｂ）において、符号３１は、ウェル領域又は基板である。
【００２０】
上記構成において、図４、図５を参照して書き込み動作について説明する。図４は、図１の一部を示し、ビット線ＢＬ０が選択され、ビット線ＢＬ１が非選択の場合を示している。図５は、書き込み時のタイミングチャートを示している。
【００２１】
書き込み動作において、先ず、ソース線ＳＬに電圧Ｖｄｄ、ソース線選択ゲート列１２を構成する各トランジスタ１２ｅのゲートに供給される信号ＳＧＳが電圧Ｖｓｇに設定される。この電圧Ｖｓｇは、ソース線ＳＬに印加した電圧Ｖｄｄを各ＮＡＮＤユニットに転送可能な電圧であればよく、例えばＶｓｇ≧Ｖｄｄ＋Ｖｔｈ（Ｖｔｈはエンハンスメント型ｎチャネルＭＯＳトランジスタの閾値電圧）に設定される。
【００２２】
また、全ワード線ＷＬ０〜ＷＬ３１に例えば電圧Ｖｓｇが印加される。さらに、全ビット線ＢＬ０、ＢＬ１に電圧Ｖｄｄが印加され、第１、第２のドレイン選択ゲート列１３、１４を構成するトランジスタのゲートに供給される信号ＳＧＤ１、ＳＧＤ２が電圧Ｖｓｇに設定される。このようにして、ソース線ＳＬ及びビット線ＢＬ０、ＢＬ１から各ＮＡＮＤユニットに電圧Ｖｄｄが転送される。
【００２３】
尚、全ワード線ＷＬ０〜ＷＬ３１に電圧Ｖｓｇを印加したが、必ずしも電圧Ｖｓｇである必要はなく、メモリセルのゲートには、ビット線の電位を転送できる電位を供給すればよい。また、信号ＳＧＳを書き込み前に電圧Ｖｓｇとする理由は、非選択ＮＡＮＤユニットの誤書き込みを防止するためであり、例えば初めにＮＡＮＤユニットのチャネル部を確実に電圧Ｖｄｄに充電するためである。すなわち、信号ＳＧＳによりソース線選択ゲート列１２を構成するトランジスタ１２ｅをオンさせることにより、第１、第２のドレイン線選択ゲート列１３，１４間の拡散層を含めて、より確実にチャネル部に電圧を転送することが可能となる。
【００２４】
各ＮＡＮＤユニットが電圧Ｖｄｄに十分充電された後、ソース選択ゲート列１２の信号ＳＧＳ、及び第１のドレイン選択ゲート列１３のゲートに供給される信号ＳＧＤ１を０Ｖに下げる。これによりソース線選択ゲート列１２はカットオフされる。一方、第１のドレイン選択ゲート列１３において、エンハンスメント型トランジスタ１３ｅはオフとなるが、デプレション型トランジスタ１３ｄはオンのままである。
【００２５】
この後、選択ビット線ＢＬ０を０Ｖに下げると、ＮＡＮＤユニット０が０Ｖに放電される。しかし、選択ビット線ＢＬ０に接続されるＮＡＮＤユニット１は、トランジスタ１３ｅ、１４ｄがオフしているため、放電されない。同様に、非選択ビット線ＢＬ１に接続されたＮＡＮＤユニット２、ＮＡＮＤユニット３も、トランジスタ１３ｅ，１３ｄ，１４ｄ，１４ｅがオフしているため、放電されない。
【００２６】
次に、書き込みセルを含むＮＡＮＤユニット０のチャネルが十分充電された後、例えば非選択ワード線ＷＬ０〜ＷＬ２９、ＷＬ３１に電圧Ｖｐａｓｓが印加され、選択ワード線ＷＬ３０にプログラム電圧Ｖｐｇｍ（＞Ｖｐａｓｓ）が印加される。各ＮＡＮＤユニットの非選択セルは、ワード線に供給された電圧Ｖｐａｓｓにブーストされ、誤書込みが防止される。また、ＮＡＮＤユニット０の選択セルはプログラム電圧Ｖｐｇｍにより昇圧され、書き込みが行なわれる。
【００２７】
図６、図７は、ＮＡＮＤユニット１に書き込みセルがある場合の動作を示している。図６、図７において、図４、図５と同一部分には同一符号を付している。
【００２８】
図６、図７と、図４、図５とは、信号ＳＧＤ１と信号ＳＧＤ２の電圧印加シーケンスが異なっている。すなわち、ソース線ＳＬ及びビット線ＢＬ０、ＢＬ１から各ＮＡＮＤユニットＮＡＮＤ０〜３を充電した後、ソース選択ゲート列１２のゲート電極に供給される信号ＳＧＳ、及び第２のドレイン選択ゲート列１４のゲート電極に供給される信号ＳＧＤ２が０Ｖに下げられる。このため、ソース選択ゲート列１２がオフとされ、第２のドレイン選択ゲート列１４を構成するエンハンスメント型トランジスタ１４ｅがオフとされる。しかし、第２のドレイン選択ゲート列１４を構成するデプレション型トランジスタ１４ｄはオンのままである。次いで、選択ビット線ＢＬ０が０Ｖに下げられるとＮＡＮＤユニット１がトランジスタ１４ｄ、１３ｅを介して放電される。ＮＡＮＤユニット１が十分に放電されたタイミングにおいて、例えば非選択ワード線ＷＬ０〜ＷＬ２９、ＷＬ３１に電圧Ｖｐａｓｓが印加され、次いで、例えば選択ワード線ＷＬ３０にプログラム電圧Ｖｐｇｍが供給される。このようにして、ＮＡＮＤユニット１の選択セルに書き込みが行なわれる。
【００２９】
図４、図５に示す上記書き込み時、非選択のＮＡＮＤユニットにおいて、メモリセルのチャネル領域が電圧Ｖｐａｓｓにより高電圧にブーストされる。このため、非選択ビット線（電圧がＶｄｄ）に接続された第２のドレイン選択ゲート列１４を構成するデプレション型トランジスタ１４ｄ、すなわち、ＮＡＮＤ２に接続されたデプレション型トランジスタ１４ｄ（図４に破線の円で示すトランジスタ）の拡散層に高電圧が印加される。このトランジスタ１４ｄは、ゲート電圧ＳＧＤ２がＶｓｇ、ドレイン電圧がＶｂｏｏｓｔ、ソース電圧ＶｓがＶｔｄ（Ｖｔｄは、ゲート電圧ＳＧＤ２がＶｓｇ、ドレイン電圧がＶｂｏｏｓｔのとき、トランジスタ１４ｄのソースに転送された電圧）、ウェル領域３１の電圧が０Ｖのとき、オフ特性が劣化する。このため、このトランジスタを確実にオフさせる必要がある。
【００３０】
図８は、このデプレション型トランジスタ１４ｄを確実にオフさせるための例を示している。この場合、基板又はウェル領域３１に負バイアス、例えば−１Ｖを印加する。ウェル領域３１に負バイアスを印加するタイミングは、図１１に示すように、選択ビット線ＢＬ０の放電が終了し、非選択ワード線に電圧Ｖｐａｓｓを供給する前である。このような構成とすることにより、選択ビット線と非選択のＮＡＮＤユニットとを接続するデプレション型トランジスタ１４ｄのオフ特性を向上することができる。
【００３１】
また、図６、図７に示す書き込み時、第２のドレイン選択ゲート列１４において、ＮＡＮＤユニットＮＡＮＤ０に接続されたエンハンスメント型トランジスタ１４ｅ（図６に破線の円で示す）は、ゲート電圧ＳＧＤ２が０Ｖ、ドレイン電圧がＶｂｏｏｓｔ、ソース電圧Ｖｓが０Ｖ、ウェル領域の電圧が０Ｖのとき、オフ特性が劣化する。このため、このトランジスタを確実にオフさせる必要がある。
【００３２】
図９は、エンハンスメント型トランジスタ１４ｅを確実にオフさせるための例を示している。この場合、エンハンスメント型トランジスタ１４ｅのソース電圧Ｖｓを０Ｖまで下げないようにしている。具体的には、図１１に示すように、選択ビット線ＢＬ０の放電が終了し、非選択ワード線に電圧Ｖｐａｓｓを供給する前に選択ビット線ＢＬ０に、例えば１Ｖ程度の電圧を印加する。
【００３３】
図１０は、ソース電圧Ｖｓに対するエンハンスメント型トランジスタ１４ｅのオフ特性を示している。図１０から明らかなように、トランジスタ１４ｅは、ソース電圧Ｖｓを０．６Ｖ以上とした場合、オフ特性が改善されることが分かる。このように選択ビット線ＢＬ０に１Ｖ程度の電圧を印加する構成とすることにより、トランジスタ１４ｅを確実にオフさせることができる。
【００３４】
尚、エンハンスメント型トランジスタ１３ｅ，１４ｅの閾値電圧をＶｔｈｅ、デプレション型トランジスタ１３ｄ、１４ｄの閾値電圧をＶｔｈｄとした場合におけるエンハンスメント型トランジスタ１３ｅ，１４ｅとデプレション型トランジスタ１３ｄ、１４ｄのオン条件、オフ条件は、次のようになる。
【００３５】
エンハンスメント型トランジスタ１３ｅ，１４ｅのオフ条件は、次式で表される。
【００３６】
−Ｖｂｉｔ＜Ｖｔｈｅ（Ｖｂ＝−Ｖｂｉｔ）
エンハンスメント型トランジスタ１３ｅ，１４ｅのオン条件は、次式で表される。
【００３７】
Ｖｔｈｅ（Ｖｂ＝−Ｖｂｉｔ）＜Ｖｓｇ−Ｖｂｉｔ
デプレション型トランジスタ１３ｄ、１４ｄのオフ条件は、次式で表される。
【００３８】
Ｖｓｇ−Ｖｔｄ＜Ｖｔｈｄ（Ｖｂ＝Ｖｔｄ）
デプレション型トランジスタ１３ｄ、１４ｄのオン条件は、次式で表される。
【００３９】
Ｖｔｈｄ（Ｖｂ＝Ｖｔｄ）＜−Ｖｂｉｔ
ここで、ビット線の電圧Ｖｂｉｔが例えば１Ｖ、Ｖｓｇ＝４Ｖ、Ｖｄｄ＝２．５、Ｖｔｄ＝４Ｖである場合、エンハンスメント型トランジスタとデプレション型トランジスタの閾値電圧Ｖｔｈｅ、Ｖｔｈｄの具体的な電圧は、次のように表される。
【００４０】
−１Ｖ＜Ｖｔｈｅ＜３Ｖ（Ｖｂ＝−１Ｖ）
Ｖｔｈｄ＜−１Ｖ（Ｖｂ＝−１Ｖ）、０Ｖ＜Ｖｔｈｄ（Ｖｂ＝−４Ｖ）
上記実施形態によれば、ビット線コンタクトを隣接する２つのＮＡＮＤユニットについて１つとしている。このため、ビット線コンタクトの間隔を従来に比べて広げることができる。したがって、コンタクト孔に導電材料を埋め込む場合、不完全な埋め込みによる接触不良を防止することができる。しかも、ビット線コンタクトの間隔が従来に比べて広いため、コンタクト同士の接触を防止することができる。
【００４１】
また、各ＮＡＮＤユニットと、ビット線との間に閾値電圧が異なるエンハンスメント型のトランジスタとデプレション型のトランジスタとを直列接続している。このため、これらトランジスタのゲートに供給される電圧を制御することにより、１つのビット線に選択的にＮＡＮＤユニットを接続することができる。
【００４２】
さらに、第２のドレイン選択ゲート列１４を構成するデプレション型トランジスタ１４ｄをオフするときウェル領域に負電圧を印加し、エンハンスメント型トランジスタ１４ｅをオフするときビット線を０Ｖとせず、１Ｖ程度の電圧を印加している。このため、第２のドレイン選択ゲート列１４を構成するデプレション型トランジスタ１４ｄ、及びエンハンスメント型トランジスタ１４ｅを確実にオフさせることがきる。
【００４３】
尚、上記実施形態において、第１、第２のドレイン選択ゲート列１３、１４は、図６に示すように、エンハンスメント型トランジスタ同士、デプレション型トランジスタ同士が各選択ゲート列方向に２つずつ隣接して配置されていた。しかし、これに限定されるものではない。
【００４４】
図６に示す構成の場合、信号ＳＧＤ１，ＳＧＤ２を交互にハイレベル、ローレベルとした場合、隣接するＮＡＮＤユニットが、非選択と選択、あるいは選択と選択の２つの場合が生じる。このため、隣接するＮＡＮＤユニットのセル間容量のカップリングにより閾値電圧が変動することある。
【００４５】
これに対して、図１２は、図６に示す構成の変形例を示すものであり、エンハンスメント型トランジスタ１３ｅ，１４ｅと、デプレション型トランジスタ１３ｄ、１４ｄを交互に配置した場合を示している。このような構成において、信号ＳＧＤ１，ＳＧＤ２を交互にハイレベル、ローレベルとした場合、隣接するＮＡＮＤユニットは、非選択と選択が交互に設定され、隣接するＮＡＮＤユニット同士が同時に選択されることがない。このため、隣接するＮＡＮＤユニットのセル間容量のカップリングにより閾値電圧が変動することを抑制できる。
【００４６】
また、上記実施形態において、図４、図５に示す回路動作に対して図８に示す回路動作を説明し、図６、図７に示す回路動作に対して図９に示す回路動作を説明した。しかし、これに限らず、図４、図５に示す回路動作と図９に示す回路動作の組合せ、及び図６、図７に示す回路動作と図８に示す回路動作の組合せも有効である。
【００４７】
その他、発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００４８】
【図１】本実施形態の半導体記憶装置を示す回路図。
【図２】図１に示す回路図に対応するパターン平面図。
【図３】図３（ａ）は、図２のIIIａ−IIIａに沿った断面図、図３（ｂ）は、図２のIIIｂ−IIIｂに沿った断面図。
【図４】図１の一部を示すものであり、書き込み動作を示す図。
【図５】図４に示す書き込み動作のタイミングチャート。
【図６】図１の一部を示すものであり、図４と異なる書き込み動作を示す図。
【図７】図６に示す書き込み動作のタイミングチャート。
【図８】図４に示す書き込み動作の変形例を示す図。
【図９】図６に示す書き込み動作の変形例を示す図。
【図１０】エンハンスメント型トランジスタのオフ特性を示す特性図。
【図１１】図８、図９に示す構成に対応した動作を示すタイミングチャート。
【図１２】図６の変形例を示す回路図。
【符号の説明】
【００４９】
１１…セルトランジスタアレイ、１２…ソース線選択ゲート列、１３、１４…第１、第２のドレイン選択ゲート列、１３ｅ、１４ｅ…エンハンスメント型トランジスタ、１３ｄ、１４ｄ…デプレション型トランジスタ、ＢＬ０、ＢＬ１…ビット線、ＮＡＮＤ０〜３…ＮＡＮＤユニット、ＳＬ…ソース線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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