(57)【要約】【課題】二重仕事関数金属ゲートスタックを備えるＣＭＯＳ半導体装置を提供する。【解決手段】ＣＭＯＳ半導体装置は、ＰＭＯＳ及びＮＭＯＳ装置の仕事関数を独立的に調節できる工程技術を利用して形成された二重仕事関数金属ゲート構造物を備えて、ゲート絶縁膜の信頼性に悪い影響を与えることをかなり低減または除去できる。【選択図】図２
2007208260.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にＰＭＯＳ及びＮＭＯＳ装置を備える二重ゲートＣＭＯＳ装置が形成された半導体基板を備え、
前記ＰＭＯＳ装置は、前記半導体基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成された第１導電膜、前記第１導電膜上に形成された第２導電膜及び前記第２導電膜上に形成された第３導電膜を備える第１ゲートスタックを備え、
前記ＮＭＯＳ装置は、前記半導体基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成された第１導電膜、前記第１導電膜上に形成された第２導電膜を備える第２ゲートスタックを備え、
前記第１及び第２ゲートスタックの前記第２導電膜は、互いに異なる導電物質で形成されたことを特徴とする半導体装置。
【請求項２】
前記第１及び第２ゲートスタックの前記第１導電膜は、同じ物質で形成され、実質的に同じ厚さを持つことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２ゲートスタックの前記第１導電膜は、金属窒化物で形成されたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２ゲートスタックの前記第１導電膜は、ＴａＮまたはＴｉＮで形成されたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２ゲートスタックの前記第１導電膜の厚さ及び導電性物質は、前記ＮＭＯＳ装置の仕事関数を調節するように選択されたことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第１ゲートスタックの前記第２導電膜の厚さ及び導電性物質は、前記ＰＭＯＳ装置の仕事関数を調節するように選択されたことを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１ゲートスタックの前記第１及び第２導電膜は、互いに異なる金属窒化物で形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記金属窒化物は、ＴｉＮ、ＴａＮ、またはＡｌＮを含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１ゲートスタックの前記第１、第２及び第３導電膜は、互いに異なる導電性物質で形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
ＨＦエッチング溶液に対して、前記第１ゲートスタックの前記第２及び第３導電膜を形成する他の物質は、前記第１導電膜を形成する物質よりさらに大きいエッチング率を持つことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ＰＭＯＳ装置の前記第１ゲートスタックの前記第１、第２、第３導電膜は、それぞれＴａＮ、ＡｌＮ及びＨｆＮで形成されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ＰＭＯＳ装置の前記第１ゲートスタックの前記第１、第２、第３導電膜は、それぞれＨｆＮ、ＡｌＮ及びＴａＮで形成されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１及び第２ゲートスタックの前記ゲート絶縁膜は、８以上の誘電定数を持つ誘電物質で形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記ゲート誘電膜と前記基板との間に界面膜がさらに介在することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１及び第２ゲートスタックの前記ゲート絶縁膜は、ハフニウム酸化膜、ハフニウムシリコン酸化膜、ランタン酸化膜、ジルコニウム酸化膜、ジルコニウムシリコン酸化膜、タンタル酸化膜、イットリウム酸化膜またはアルミニウム酸化膜で形成されたことを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記ＰＭＯＳ装置の前記第１ゲートスタックは、前記第３導電膜上に形成された第４導電膜をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項１７】
前記第２ゲートスタックの前記第２導電膜及び前記第１ゲートスタックの前記第４導電膜は、同じ導電物質で形成されたことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第２ゲートスタックの前記第２導電膜及び前記第１ゲートスタックの前記第４導電膜は、ポリシリコン物質で形成されたことを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記第１及び第２ゲートスタックの前記第１導電膜の厚さ範囲は、約５ないし６０Åであることを特徴とする請求項１に記載の半導体装置。
【請求項２０】
第１ＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）ゲートスタックを備えるＰＭＯＳ装置、第２ ＭＩＰＳゲートスタックを備えるＮＭＯＳ装置を備える二重ゲートＣＭＯＳ装置が半導体基板の前面に形成された半導体基板を備え、
前記第１及び第２ＭＩＰＳゲートスタックは、それぞれ前記半導体基板上に形成されたゲート絶縁膜、ポリシリコン電極及び前記ゲート絶縁膜と前記ポリシリコン電極との間に介在する金属挿入膜を備え、
前記第１ＭＩＰＳゲートスタックの前記金属挿入膜は、少なくとも第１、第２、第３金属膜の積層膜を備え、
前記第２ＭＩＰＳゲートスタックの前記金属挿入膜は、少なくとも第１金属膜を備えることを特徴とする半導体装置。
【請求項２１】
前記第１及び第２ＭＩＰＳゲートスタックの前記第１金属膜は、約５ないし６０Åの同じ厚さ範囲内で同じ金属物質で形成されたことを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記第１及び第２ＭＩＰＳゲートスタックの前記第１金属膜は、金属窒化物で形成されたことを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記第１及び第２ＭＩＰＳゲートスタックの前記第１導電膜の厚さ及び金属窒化物は、前記ＮＭＯＳ装置の仕事関数を調節するように選択されたことを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記第１ＭＩＰＳゲートスタックの前記第２導電膜の厚さ及び導電性物質は、前記ＰＭＯＳ装置の仕事関数を調節するように選択されたことを特徴とする請求項２１に記載の半導体装置。
【請求項２５】
前記第１ＭＩＰＳゲートスタックの前記第１、第２及び第３金属膜は、互いに異なる導電性物質で形成されたことを特徴とする請求項２０に記載の半導体装置。
【請求項２６】
前記第１ＭＩＰＳゲートスタックの前記第１、第２及び第３金属膜は、それぞれＴａＮ、ＡｌＮ及びＨｆＮで形成されたことを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
前記第１ＭＩＰＳゲートスタックの前記第１、第２及び第３金属膜は、それぞれＨｆＮ、ＡｌＮ及びＴａＮで形成されたことを特徴とする請求項２５に記載の半導体装置。
【請求項２８】
前記第１及び第２ＭＩＰＳゲートスタックの前記ゲート絶縁膜は、誘電定数が約８以上である誘電物質で形成されたことを特徴とする請求項２０に記載の半導体装置。
【請求項２９】
前記ゲート絶縁膜と前記半導体基板との間に介在する界面膜をさらに備えることを特徴とする請求項２０に記載の半導体装置。
【請求項３０】
半導体基板上にＣＭＯＳ装置の活性領域を定義し、前記活性領域は、ＮＭＯＳ装置領域及びＰＭＯＳ装置領域を備え、
前記半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１導電膜を形成し、
前記第１導電膜上に第２導電膜を形成し、
前記第２導電膜上に第３導電膜を形成し、
エッチング工程を行って、前記第１ＮＭＯＳ装置領域内で前記第３及び第２導電膜を前記第１導電膜までエッチングし、
前記ＰＭＯＳ領域内に第１ゲート構造物を形成し、前記ＮＭＯＳ領域内に第２ゲート構造物を形成し、前記第１ゲート構造物は、前記ゲート絶縁膜、第１及び第２導電膜から形成し、前記第２ゲート構造物は、前記ゲート絶縁膜及び前記第１導電膜から形成する二重ゲートＣＭＯＳ装置を備えることを特徴とする半導体装置の製造方法。
【請求項３１】
エッチング工程を利用して前記第３及び第２導電膜のエッチング時に、前記第２及び第３導電膜のエッチング率が前記第１導電膜のエッチング率より大きくし、前記第１導電膜をエッチング停止膜として使うことを特徴とする請求項３０に記載の二重ゲートＣＭＯＳ装置を備える半導体装置の製造方法。
【請求項３２】
前記エッチング工程は、ＨＦ溶液を利用したウェットエッチング工程であることを特徴とする請求項３１に記載の二重ゲートＣＭＯＳ装置を備える半導体装置の製造方法。
【請求項３３】
前記第１導電膜はＴａＮ、前記第２導電膜はＡｌＮ、前記第３導電膜はＨｆＮで形成することを特徴とする請求項３２に記載の二重ゲートＣＭＯＳ装置を備える半導体装置の製造方法。
【請求項３４】
前記第１及び第２ゲート構造物の形成は、前記ＮＭＯＳ及びＰＭＯＳ領域上に第４導電膜を形成し、前記第４導電膜上に前記第１及び第２ゲート構造物のためのゲートパターンを定義するエッチングマスクを形成し、前記第４導電膜を基板までエッチングして前記第１及び第２ゲート構造物を形成することを特徴とする請求項３０に記載の二重ゲートＣＭＯＳ装置を備える半導体装置の製造方法。
【請求項３５】
前記第４導電膜は、ポリシリコンを含むことを特徴とする請求項３４に記載の二重ゲートＣＭＯＳ装置を備える半導体装置の製造方法。
【請求項３６】
前記第４導電膜は、金属物質を含むことを特徴とする請求項３４に記載の二重ゲートＣＭＯＳ装置を備える半導体装置の製造方法。
【請求項３７】
前記第４導電膜は、金属シリサイドまたは金属窒化物を含むことを特徴とする請求項３６に記載の二重ゲートＣＭＯＳ装置を備える半導体装置の製造方法。
【請求項３８】
前記ゲート絶縁膜の形成は、前記半導体基板上に界面膜を形成し、前記界面膜上にゲート誘電物質の膜を形成することを含むことを特徴とする請求項３０に記載の二重ゲートＣＭＯＳ装置を備える半導体装置の製造方法。
【請求項３９】
前記ゲート誘電物質は、８以上の誘電定数を持つことを特徴とする請求項３８に記載の二重ゲートＣＭＯＳ装置を備える半導体装置の製造方法。
【請求項４０】
前記第１及び第２ゲートスタックの前記ゲート誘電物質のゲート絶縁膜は、ハフニウム酸化膜、ハフニウムシリコン酸化膜、ランタン酸化膜、ジルコニウム酸化膜、ジルコニウムシリコン酸化膜、タンタル酸化膜、イットリウム酸化膜またはアルミニウム酸化膜で形成することを特徴とする請求項３９に記載の二重ゲートＣＭＯＳ装置を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二重仕事関数金属ゲート構造物を備えるＣＭＯＳ半導体装置に係り、より詳細には、ＰＭＯＳ及びＮＭＯＳトランジスタの個別的なゲート仕事関数を制御する二重金属ゲートスタック構造物及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）半導体集積回路は、互いに相補的に動作するように一対のＰＭＯＳ及びＮＭＯＳトランジスタで形成される。ＣＭＯＳ半導体装置は、ＰＭＯＳトランジスタのみ使用した半導体装置と比較する時、高い動作効率及び速度を持つ。また、ＣＭＯＳ技術は、大きさ縮少特性が良くて、半導体集積回路装置の集積度を向上させることができる。このような種々の特性によって、ＣＭＯＳ技術が、高集積度及び高性能製品の半導体装置を製造するところに広く使われている。ＣＭＯＳ技術をナノメートルレベル及びそれ以上に縮少させる時、供給電源及びＭＯＳトランジスタのしきい電圧も高性能及び高信頼性を維持できる程度に縮少する必要がある。ＣＭＯＳトランジスタをさらに縮少させることは、調節しやすくて再現性のある仕事関数／しきい電圧を持つゲートスタック構造物の発展に関する技術的変化が要求される。
【０００３】
従来のＣＭＯＳ製造技術は、ポリシリコン（ｐｏｌｙ−ｓｉ）ゲート電極の工程技術を使用してきた。図１Ａには、特許文献１に記載された従来のＭＯＳ装置のＣＭＯＳゲート構造物を示す。図１Ａには、半導体基板１１上にゲート構造物１０が形成されたことを示す。ゲート構造物１０は、ポリシリコン（ｐｏｌｙ−ｓｉ）ゲート電極１０ａ、及びゲート電極１０ａと半導体基板１１との間に介在するゲート誘電膜１０ｂを備える。従来のゲートスタックデザインでは、ゲート誘電膜１０ｂは、例えば、シリコン酸化膜を熱的に成長させることによって形成した。従来のゲート構造物１０は、ナノスケールＣＭＯＳ技術で性能向上を満足させるのに不十分である。例えば、ナノスケールデザインルールでは、ポリシリコンゲート電極１０ａのコンタクト面積がかなり縮まるため、装置の性能に適当に要求されるゲートキャパシタンスを維持するために、シリコン酸化膜のようなゲート誘電膜１０ｂの厚さの減少も要求される。
【０００４】
ポリシリコンゲートスタック構造（図１Ａに図示）を非常に薄いゲート誘電膜で形成する時、ポリシリコンゲートの空乏領域（すなわち、ＰＤＥ（ｐｏｌｙ−ｇａｔｅ ｄｅｐｌｅｔｉｏｎ）効果）とゲートの高抵抗（小さくなったポリゲート）のために、装置の性能はかなり低下し、他の周知の問題によってゲート誘電膜トンネリング漏れ電流は増加しうる。特に、薄い空乏層がポリシリコンゲート電極１０ａと薄いゲート誘電膜１０ｂとの間に形成されれば、ゲート等価酸化膜の厚さが増加し、その結果、全体的なゲートキャパシタンスが減少する。
【０００５】
このような問題を解決するために、非常に薄いゲート誘電膜で形成されたポリシリコンゲートスタックと関連して、ゲート誘電膜として高誘電ゲート誘電物質が考慮されている。このような高誘電物質は、同等な効果の酸化膜厚さの下で厚いゲート誘電膜を可能にする。このようなアプローチは、ゲート誘電膜トンネリング漏れ電流を除去するのに効果的であるが、高誘電物質で形成されるポリシリコンゲート電極との接触時に問題が発生する。例えば、拡散防止膜がない場合、高誘電膜内の酸素がポリシリコンゲート電極に容易に広がって、界面にシリコン酸化膜が形成される。その結果、ゲートのキャパシタンスが減少しうる。また、高誘電膜で形成されたゲートスタック構造物は、ポリシリコンゲート電極との接触時にＰＤＥ効果を克服できなくなる。
【０００６】
ナノスケールＣＭＯＳ装置の進歩されたゲートスタックの解決は、高誘電膜及び金属ゲート電極を採用してゲート空乏領域問題、ゲート誘電トンネリング漏れ電流及びキャパシタンス側面の等価厚さの縮少制限などを解決する。図１Ｂには、ＣＭＯＳゲート構造物２０が半導体基板２１上に形成されたことを示す。ゲート構造物２０は、ポリシリコンゲート電極２０ａ、ゲート誘電膜２０ｂ及びポリシリコン電極２０ａとゲート誘電膜２０ｂとの間に介在する金属ゲート膜２０ｃを備える。従来のデザインでは、ＰＭＯＳとＮＭＯＳゲートスタックすべての金属ゲート膜として、同じ金属物質が使われる。金属ゲート膜２０ｃがゲート空乏層効果及びポリシリコンゲートからゲート誘電膜内にドーパントが広がることを効果的に防止する。このようなアプローチの欠点は、ＰＭＯＳ及びＮＭＯＳトランジスタのしきい電圧が介在する金属ゲート膜２０ｃの仕事関数により決定されることである。
【０００７】
理想的に言えば、それぞれのバルクシリコンＮＭＯＳ及びＰＭＯＳトランジスタに対して仕事関数を持つ金属ゲートは、シリコンの伝導帯エッジ及び原子が電子帯エッジに対応することに適している。しかし、単一仕事関数金属ゲート技術は、ＮＭＯＳ及びＰＭＯＳトランジスタに対する適切な仕事関数間に均衡を合せなければならない。例えば、ＮＭＯＳ及びＰＭＯＳトランジスタの金属ゲート膜は、半導体膜の伝導帯及び原子が、電子帯エネルギーレベル間に一つのフェルミレベルを持つ金属で形成されうる。このようなアプローチの欠点は、チャンネルカウンタドーピング技術を使用することによって、トランジスタのしきい電圧が効果的に減少しないレベルに増加することである。
【０００８】
したがって、二重仕事関数金属ゲートＣＭＯＳ技術は、Ｓｉの伝導帯及び原子が電子帯エッジに対応するフェルミレベルまたは仕事関数を持つ互いに異なる金属でＮＭＯＳ及びＰＭＯＳゲートスタックの金属ゲート膜を形成することである。例えば、ＮＭＯＳゲートスタック内の金属膜は、ｎ＋でドーピングされたシリコン膜の伝導帯のエネルギーレベルに類似したフェルミレベルを備える金属で形成できる。そして、ＰＭＯＳゲートスタックの金属膜は、Ｐ＋でドーピングされたシリコン膜の原子が電子帯のエネルギーレベルに類似したフェルミレベルを備える金属で形成できる。
【０００９】
二重仕事関数金属ゲート技術の発展は、ＣＭＯＳ工程技術の集積化に対しても適切であり、ＮＭＯＳ及びＰＭＯＳゲート仕事関数を分離して調節できる金属の選択に関する技術的な変化をもたらす。特別な場合として、二重金属ゲート製造工程中にゲート仕事関数の厳格な調節及び再現性を可能にするために、ゲートスタックとして使われる与えられたゲート金属／誘電物質の物質特性が考慮される。また、電気的性能またはゲートスタック構造の予想寿命及びその他の信頼性が減少することを考慮して、ゲート誘電膜の欠陥を防止するための薄膜工程技術の種類が考慮されなければならない。
【００１０】
例えば、従来の二重金属ゲートスタック製造工程は、半導体基板上にゲート誘電膜を形成し、ゲート誘電膜上に第１金属膜を形成し、第１金属膜は、例えば、ＮＭＯＳゲートに対する仕事関数として設定することを含む。以後、第１金属膜をパターニングしてＰＭＯＳ領域内に第１金属膜の一部を除去できる。次いで、ＰＭＯＳ領域内にゲート誘電膜が露出された上に第２金属膜を形成する。第２金属膜は、例えば、ＰＭＯＳゲートに対する仕事関数として設定する。第１金属膜上に形成された第２誘電膜をエッチングして、ＮＭＯＳ領域内の第２金属膜の一部を除去できる。このような工程で、第１金属膜がエッチングされる時に、ＰＭＯＳ活性領域内のゲート誘電膜はエッチング停止膜として使うことができる。同時に、ＰＭＯＳスタック内のゲート誘電膜はこのような工程により損傷される恐れがある。
【００１１】
従来の他の技術では、第１金属膜をパターニングした後（金属エッチング工程）、ゲート誘電膜を除去し、新たなゲート誘電膜を形成する（例えば、損傷可能性のあるゲート誘電膜を除去する）。このようなアプローチは、ゲート誘電膜の質を向上させるのに効果的であるが、新たなゲート誘電膜を製造する間に結果的に第１金属膜を損傷させる。例えば、ゲート誘電膜である酸化膜を熱的に成長させる酸化工程時に第１金属膜が酸化されうる。また、薄膜蒸着技術（例えば、ＰＶＤ）を利用して新たな誘電膜を形成するが、活性シリコン及びゲート誘電膜の露出された領域はプラズマ工程中に損傷されうる。
【特許文献１】特開２００５−２２３２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする技術的課題は、ＰＭＯＳ及びＮＭＯＳ装置の仕事関数を独立的に調節できる半導体装置を提供することである。
【００１３】
本発明が解決しようとする他の技術的課題は、ＰＭＯＳ及びＮＭＯＳ装置の仕事関数を独立的に調節できる半導体装置の製造方法を提供することである。
【００１４】
本発明の技術的課題は、上記技術的課題に制限されず、言及されていない他の目的は下の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【００１５】
前記技術的課題を達成するための本発明の一実施形態による半導体装置は、半導体基板上にＰＭＯＳ及びＮＭＯＳ装置を備える二重ゲートＣＭＯＳ装置が形成された半導体基板を備え、前記ＰＭＯＳ装置は、前記半導体基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成された第１導電膜、前記第１導電膜上に形成された第２導電膜及び前記第２導電膜上に形成された第３導電膜を備える第１ゲートスタックを備え、前記ＮＭＯＳ装置は、前記半導体基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成された第１導電膜、前記第１導電膜上に形成された第２導電膜を備える第２ゲートスタックを備え、前記第１及び第２ゲートスタックの第２導電膜は、互いに異なる導電物質で形成されている。
【００１６】
また、前記技術的課題を達成するための本発明の他の実施形態による半導体装置は、 第１ＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）ゲートスタックを備えるＰＭＯＳ装置、第２ＭＩＰＳゲートスタックを備えるＮＭＯＳ装置を備える二重ゲートＣＭＯＳ装置が半導体基板の前面に形成された半導体基板を備え、前記第１及び第２ＭＩＰＳゲートスタックは、それぞれ前記半導体基板上に形成されたゲート絶縁膜、ポリシリコン電極及び前記ゲート絶縁膜とポリシリコン電極との間に介在された金属挿入膜を備え、前記第１ＭＩＰＳゲートスタックの前記金属挿入膜は、少なくとも第１、第２及び第３の金属膜の積層膜を備え、前記第２ＭＩＰＳゲートスタックの前記金属挿入膜は、少なくとも第１金属膜を備える。
【００１７】
また、本発明の他の技術的課題を達成するための本発明の一実施形態による半導体装置の製造方法は、半導体基板上にＣＭＯＳ装置の活性領域を定義し、前記活性領域は、ＮＭＯＳ装置領域及びＰＭＯＳ装置領域を備え、前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１導電膜を形成し、前記第１導電膜上に第２導電膜を形成し、前記第２導電膜上に第３導電膜を形成し、エッチング工程を行って、前記第１ＮＭＯＳ装置領域内で前記第３及び第２導電膜を前記第１導電膜までエッチングし、前記ＰＭＯＳ領域内に第１ゲート構造物を形成し、前記ＮＭＯＳ領域内に第２ゲート構造物を形成し、前記第１ゲート構造物は、前記ゲート絶縁膜、第１及び第２導電膜から形成し、前記第２ゲート構造物は、前記ゲート絶縁膜及び前記第１導電膜から形成することを備える。
【発明の効果】
【００１８】
本発明の一実施形態による半導体装置は、ＰＭＯＳ及びＮＭＯＳ装置の仕事関数を独立的に調節できる工程技術を利用して形成された二重仕事関数金属ゲート構造物を具備し、ゲート絶縁膜の信頼性に影響を与えることを相当低減または除去できる。
【発明を実施するための最良の形態】
【００１９】
その他の実施例の具体的な事項は詳細な説明及び図面に含まれている。
【００２０】
本発明の利点及び特徴、そしてこれを達成する方法は添付された図面に基づいて詳細に後述されている実施例を参照すれば明確になる。しかし、本発明は以下で開示される実施例に限定されるものではなく、この実施例から外れて多様な形に実現でき、本明細書で説明する実施例は本発明の開示を完全にし、本発明が属する技術分野で当業者に発明の範ちゅうを完全に報せるために提供されるものである。本発明は請求項及び発明の詳細な説明によってのみ定義される。なお、明細書全体にわたって同一の参照符号は同一の構成要素を示す。
【００２１】
空間的に相対的な用語である“下（ｂｅｌｏｗ）”、“下に（ｂｅｎｅａｔｈ）”、“下部（ｌｏｗｅｒ）”、“上（ａｂｏｖｅ）”、“上部（ｕｐｐｅｒ）”などは、図面に示されたように１つの素子または構成要素及び他の素子または構成要素との相関関係を容易に記述するために使われている。空間的に相対的な用語は、図面に示されている方向に加えて使用時または動作時に素子の互いに異なる方向を含む用語と理解しなければならない。例えば、図面に示されている素子をひっくり返す場合、他の素子または図面に対して“下（ｂｅｌｏｗ）”または“下に（ｂｅｎｅａｔｈ）”と説明された 素子が他の素子または図面の“上（ａｂｏｖｅ）”にあるようになる。したがって、例示的な用語である“下（ｂｅｌｏｗ）”は、上（ａｂｏｖｅ）及び下（ｂｅｌｏｗ）の方向をいずれも含みうる。前記素子は、その他の方向に向うことができ、空間的に相対的な技術語がそれによって解釈されて使われうる。
【００２２】
図２は、本発明の一実施形態による二重仕事関数金属ゲートスタック構造を備えるＣＭＯＳトランジスタ対の断面図である。特に、図２を参照すれば、半導体装置１００は、ＮＭＯＳトランジスタ領域１０１ａ及びＰＭＯＳトランジスタ領域１０１ｂを備える半導体基板１０１を備える。ＮＭＯＳトランジスタ領域１０１ａは、ｐ不純物でドーピングされたウェル内にｎ不純物でドーピングされたドレイン及びソース領域１７０を備えるＮＭＯＳトランジスタを備える。そして、ゲートスタック構造物１４０は、ゲート誘電膜１０３ａ及びゲート電極１４１を備える。ゲート電極１４１は、ゲート誘電膜１０３ａ上に形成された第１導電膜１１１ａ及び第１導電膜１１１ａ上に形成された第２導電膜１２０ａを備える。選択的な界面膜１０２ａは、ゲート誘電膜１０３ａと基板との間に介在される。
【００２３】
ＰＭＯＳトランジスタ領域１０１ｂは、ｎ不純物でドーピングされたウェル内にｐ不純物でドーピングされたドレイン及びソース領域１７１を備えるＰＭＯＳトランジスタを備える。そして、ゲートスタック構造物１５０は、ゲート誘電膜１０３ｂ及びゲート電極１５１を備える。ゲート電極１５１は、ゲート誘電膜１０３ｂ上に第１導電膜１１１ｂ、第２導電膜１１３ｂ、第３導電膜１１５ｂ及び第４導電膜１２０ｂを備える。それぞれのＮＭＯＳ及びＰＭＯＳトランジスタのゲート構造物１４０、１５０は、側壁表面上に形成されたそれぞれの絶縁スペーサ１６０ａ、１６０ｂ及び各ゲートスタック１４０、１５０の最上表面の上部に形成された絶縁キャップ１３０ａ、１３０ｂを備える。
【００２４】
図２のＣＭＯＳトランジスタの一実施形態で、ＮＭＯＳゲート構造物１４０は、ゲート誘電膜１０３ａとポリシリコン膜１２０ａとの間に介在された第１導電膜１１１ａ（単一金属膜）を備える金属が挿入されたゲート膜を備える。選択的な界面膜１０２ｂは、ゲート誘電膜１０３ｂと基板との間に介在される。ＰＭＯＳゲート構造物１５０は、ゲート誘電膜１０３ｂとポリシリコン膜１２０ｂとの間に介在された３重導電膜１１１ｂ／１１３ｂ／１１５ｂの金属が挿入されたゲート膜を備える。
【００２５】
第１導電膜１１１ａは、第１金属性物質で形成され、ＮＭＯＳトランジスタのしきい電圧を調節し、ｐ不純物でドーピングされたシリコンの仕事関数に類似した仕事関数を備えるＮＭＯＳゲートに適切な厚さに形成される。金属が挿入されたＰＭＯＳゲートスタック１５０は、ＰＭＯＳ装置のしきい電圧を調節し、ｎ不純物でドーピングされたシリコンの仕事関数に類似または同じ効果の仕事関数に適当な物質及び厚さに三重金属膜１１１ｂ／１１３ｂ／１１５ｂが形成される。
【００２６】
ゲートスタック１４０、１５０の形成時に二重ゲート仕事関数をよく調節できる多様な誘電物質／金属物質システムが考慮される。例えば、ＣＭＯＳトランジスタのしきい電圧特性について、挿入された金属としてＴａＮ効果が考慮されてきた。一般的に、ＴａＮゲート膜の厚さ関数が増加するにつれてＮＭＯＳトランジスタのしきい電圧がかなり増加する。一方、ＴａＮゲート膜の厚さが増大するにつれて、ＰＭＯＳトランジスタのしきい電圧は多少減少するか、または同等である。例えば、挿入された金属膜としてＴａＮが使用されたことと、ゲート誘電膜としてＨｆＯ２を使用したＮＭＯＳ及びＰＭＯＳトランジスタのしきい電圧の効果は、図４Ａ及び図４Ｂにそれぞれ図示されている。図示されたように、ＮＭＯＳに薄いＴａＮ膜（１０Å）を、ＰＭＯＳには厚いＴａＮ膜（４０Å）を使用して、各ＮＭＯＳ及びＰＭＯＳトランジスタが一般的に得られるしきい電圧の範囲は、約０．５５ないし０．６Ｖである。
【００２７】
ＡｌＮのような物質からなる金属ゲート膜がＰＭＯＳトランジスタのしきい電圧をさらに低めることができると確実視されている。例えば、図４Ｂに図示されたように、挿入された金属膜としてＴａＮ（４０Åの厚さ）を用い、ゲート誘電膜としてＨｆＯ２を用いたＰＭＯＳトランジスタは、２０Å厚さの二層のＴａＮ膜（または、ＴａＮと類似した特徴を持つ物質）間に薄い（例えば、１０Å）ＡｌＮ膜（類似した特徴を持つ物質）が介在された場合、しきい電圧の減少効果が高かった。
【００２８】
一実施形態において、ＮＭＯＳゲート電極に対して約４．０ないし４．４ｅＶの仕事関数を提供する第１導電膜１１１が形成される。第１導電膜１１１は、Ｗ、ＭＯ、Ｔｉ、Ｔａ、Ａｌ、Ｈｆ、またはＺｒのような金属物質、または金属窒化物、またはアルミニウムまたはシリコンでドーピングされた金属窒化物で形成されうる。特に、第１導電膜１１１ａは、ＮＭＯＳ装置のしきい電圧に該当する仕事関数に適したＴｉＮまたはＴａＮのような金属窒化物で形成されうる。
【００２９】
また、本発明の一実施形態において、積層の導電膜１１１ｂ／１１３ｂ／１１５ｂは導電物質で形成され、ＰＭＯＳゲート電極に適した仕事関数である約４．７ないし５．１ｅＶの範囲になるように所定の厚さに形成される。特に、第１導電膜１１ｂの物質及び厚さはＮＭＯＳゲート電極の仕事関数に決定され（ゲートスタック１４０の第１導電膜１１１ａは、ｎ型シリコンに適した仕事関数を含む）、第２導電膜１１３ｂは、ＰＭＯＳゲート電極の仕事関数を効果的に増加させるのに適した仕事関数を含む金属を使用して、ＰＭＯＳゲート１５０の仕事関数を調節する。
【００３０】
第２導電膜１１３ｂは、Ａｌ、Ｌａ、Ｙのような金属物質で形成される酸化物または窒化物で形成されうる。第３導電膜１１５ｂは、導電物質で形成され、ＰＭＯＳトランジスタのしきい電圧をさらに低減させうる厚さに形成される。第３導電膜１１５ｂは、第１導電膜１１１ｂの物質と同等または類似した物質で形成されうる。例えば、第３導電膜１１５ｂは、Ｗ、ＭＯ、Ｔｉ、Ｔａ、Ａｌ、Ｈｆ、またはＺｒからなる金属窒化物またはアルミニウムまたはシリコンでドーピングされた金属窒化物で形成できる。
【００３１】
本発明の一実施形態で、高誘電物質膜／薄いＴａＮ金属膜／ポリシリコンゲート電極でＮＭＯＳゲートスタック１４０が形成され、高誘電物質膜／薄いＴａＮ金属膜／薄いＡｌＮ膜／薄いＨｆＮ膜／ポリシリコンゲート電極でＰＭＯＳゲートスタック１５０が形成される時、ＣＭＯＳトランジスタに対して二重仕事関数の調節を得ることができる。一実施形態で、ＰＭＯＳゲートの第１、第２及び第３導電膜１１１ｂ／１１３ｂ／１１５ｂは、それぞれのＴａＮ（またはＴｉＮ）、ＡｌＮ（またはＡｌＯ）及びＨｆＮ（またはＴａＮ）のような互いに異なる導電物質で形成される。
【００３２】
ＴａＮ及びＨｆＮ膜は、ＰＭＯＳ装置の相対的に安定したしきい電圧を提供できる厚さに備えられる。そして、介在されたＡｌＮ膜は、ＰＭＯＳ装置のしきい電圧を低減させてさらに調節しやすく調節された仕事関数を提供する。
【００３３】
他の実施形態では、ゲート誘電膜とポリシリコン膜との間に介在された三重導電膜が積層されたものを含む金属が挿入されたゲート膜のＮＭＯＳゲート構造物ＣＭＯＳトランジスタが提供されうる。ＮＭＯＳゲートスタックの金属が挿入された膜は、ＰＭＯＳ装置のしきい電圧を調節し、ｐ不純物でドーピングされたシリコンの仕事関数と同等または類似したＮＭＯＳの仕事関数を提供できる物質及び厚さの三重金属膜で形成されうる。
【００３４】
また、ＰＭＯＳゲート構造物は、ゲート誘電膜とポリシリコン膜との間に介在された第１導電膜（単一金属膜）を備える金属が挿入されたゲート膜を備えることができる。そして、金属膜は、第１導電性物質及びＰＭＯＳトランジスタのしきい電圧を調節し、ｎ不純物でドーピングされた仕事関数に類似したＰＭＯＳの仕事関数を含む厚さに形成できる。
【００３５】
当業者は、ゲートスタックの形成は、適用しようとする仕事関数及び所望の仕事関数の調節によって多様な物質で行えると理解でき、前述したゲートスタックは、単に例示に過ぎない。また、ゲート膜の形成に使われる物質は、工程の複雑性（例えば、ゲート膜の界面での相互作用）及び適用する製造工程によって多様に変わりうる。
【００３６】
図３Ａないし図３Ｅは、本発明の一実施形態による二重仕事関数を含むＣＭＯＳ半導体装置の製造方法を示した断面図である。
【００３７】
図３Ａは、バルク半導体基板１０１に初期工程を始めるステップを示す。まず、公知の技術を使用して、それぞれシリコン基板１０１の表面内にｐ不純物でドーピングされ、かつｎ不純物でドーピングされたウェル（すなわち、活性領域）を備えるＮＭＯＳ及びＰＭＯＳトランジスタ領域１０１ａ、１０１ｂを形成する。例えば、ＳＴＩ工程または部分酸化工程（ＬＯＣＯＳ）を利用して、ＮＭＯＳ及びＰＭＯＳ活性領域１０１ａ、１０１ｂを定義する分離領域を形成し、イオン注入工程で活性領域にドーピングしてｎ不純物でドーピングされ、かつｐ不純物でドーピングされた所定のウェルを形成する。
【００３８】
以後、選択的な界面膜１０２が基板１０１上に形成され、界面膜１０２上にゲート誘電膜１０３が形成されうる。一実施形態で、ゲート誘電膜１０３は、熱酸化工程によりシリコン酸化膜で形成されうる。他の実施形態で、ゲート誘電膜１０３は、窒素雰囲気で熱処理工程でシリコン窒化膜で形成されうる。ゲート誘電膜１０３がシリコン酸化膜またはシリコン窒化膜で形成される時、界面膜１０２は不要になる。望ましくは、シリコン酸化膜またはシリコン窒化膜である時、ゲート誘電膜１０３が約１０ないし６０Åの厚さ範囲に形成されうる。
【００３９】
ゲート誘電膜１０３がゲート誘電物質とシリコン基板１０１との反応を防止するために高誘電物質で形成される時、界面膜１０２が形成されることが望ましい。オゾンガス及びオゾン水を含む洗浄工程により約１．５ｎｍ未満の厚さ範囲の薄い界面膜１０２が形成されうる。
【００４０】
ゲート誘電膜１０３は、シリコン酸化膜より相対的に誘電定数の大きい高誘電物質でありうる。例えば、高誘電膜１０３は、誘電定数８またはそれより高いハフニウム酸化膜、ハフニウムシリコン酸化膜、ランタン酸化膜、ジルコニウム酸化膜、ジルコニウムシリコン酸化膜、タンタル酸化膜、チタン酸化膜、ＧｄＯ、イットリウム酸化膜またはアルミニウム酸化膜、シリケート膜またはこれらの組み合わせからなる物質でありうる。高誘電膜１０３は、公知のようにＣＶＤ、ＰＶＤまたはＡＬＤのような蒸着技術を使用して形成できる。
【００４１】
蒸着後にアニール（ＰＤＡ）工程は高誘電膜１０３を稠密にするために、Ｎ２、ＮＯ、Ｎ２Ｏ、Ｏ２またはＨＮＨ３ガス雰囲気で、約７５０ないし１０５０℃の温度範囲内で実施できる。ゲート誘電膜１０３は、誘電定数８より大きい誘電定数を持つ物質で形成できる。ゲート誘電膜１０３を形成するための高誘電物質物質の誘電定数によって、ゲート誘電膜の厚さ１０３は多様に変わりうる。例えば、高誘電物質は、１０ないし２０Åの範囲でありうる。
【００４２】
次いで、図３Ｂを参照すれば、ゲート誘電膜１０３上の第１導電膜１１を形成し、第１導電膜１１１上に第２導電膜１１３を蒸着し、第２導電膜１１３上に第３導電膜１１５を蒸着する工程の連続である。
【００４３】
導電膜１１１、１１３、１１５は金属物質で形成され、ＮＭＯＳ及びＰＭＯＳゲート電極の二重仕事関数を定義する所定の厚さに形成される。一方、ゲートスタックの損傷をかなり低減または除去するために、ウェル調節工程を利用してゲートスタックを形成する。
【００４４】
本発明の一実施形態で、第１導電膜１１１は導電性物質で形成され、ＮＭＯＳゲート電極の仕事関数を定義する（ＮＭＯＳトランジスタのしきい電圧を定義する）所定の厚さに形成される。一実施形態において、第１導電膜１１１を形成してＮＭＯＳゲート電極に対する約４．０ないし４．６ｅＶの仕事関数を提供する。第１導電膜１１１は、Ｗ、ＭＯ、Ｔｉ、Ｔａ、Ａｌ、Ｈｆ、またはＺｒのような金属物質、または金属窒化物、またはアルミニウムまたはシリコンでドーピングされた金属窒化物で形成されうる。特に、第１導電膜１１１は、ＴｉＮまたはＴａＮのような金属窒化物質で形成され、後述するような以後のエッチング工程時、第２導電膜１１３及び第３導電膜１１５に対して良いエッチング選択比を提供できる。第１導電膜１１１は、約５ないし６０Åの厚さ範囲内で形成できる。
【００４５】
また、本発明の一実施形態で、積層された導電膜１１１／１１３／１１５は導電性物質で形成され、ＰＭＯＳゲート電極の効果的な仕事関数（ＰＭＯＳトランジスタのしきい電圧を定義する）を提供できる所定の厚さに形成される。
【００４６】
一実施形態において、積層導電膜１１１／１１３／１１５が形成されて、ＰＭＯＳゲート電極に対して約４．７ないし５．１ｅＶで効果的な仕事関数を提供する。
【００４７】
特に、第１導電膜は、ＮＭＯＳゲート電極の仕事関数を定義するように決定され（第１導電膜１１１は、ｎ−型シリコンの仕事関数に類似した仕事関数を含む）、第２導電膜１１３は、ｐ−型シリコンの仕事関数に類似した仕事関数を提供するＰＭＯＳゲート電極の仕事関数を効果的に増加させるのに適した仕事関数を含む金属を使用して、ＰＭＯＳゲートの仕事関数を調節する。
【００４８】
前述したように、第２導電膜１１３は、シリコン酸化膜、シリコン窒化膜またはＡｌ、Ｌａ、Ｙのような金属物質または金属窒化膜で形成されうる。第２導電膜１１３は、使われた物質によって約１ないし３０Åの厚さの範囲内で形成できる。
【００４９】
また、本発明の一実施形態で、第３導電膜１１５は、導電性物質で形成され、ＰＭＯＳトランジスタのしきい電圧をさらに低下させることができる厚さに形成される。第３導電膜１１５は、第１導電膜１１１と類似または同等な物質で形成されうる。例えば、第３導電膜は、Ｗ、ＭＯ、Ｔｉ、Ｔａ、Ａｌ、Ｈｆ、またはＺｒのような金属物質、または金属窒化物、またはアルミニウムまたはシリコンでドーピングされた金属窒化物で形成されうる。
【００５０】
図３Ｃを参照すれば、ＮＭＯＳ領域１０１ａを露出させてＰＭＯＳ領域１０１ｂは覆うフォトレジストパターン１１７を第３導電膜１１５上に形成する。
【００５１】
第３導電膜１１５及び第２導電膜１１３は順にエッチングされてＮＭＯＳ領域１０１ａから除去される。金属膜及びゲート誘電膜に対する欠陥を防止するエッチング技術を利用して、エッチング工程が行われうる。
【００５２】
例えば、本発明の一実施形態で、第２導電膜１１３及び第３導電膜１１５を形成する物質が第１導電膜１１１の物質よりさらに大きいエッチング率を持つように選択できる。
【００５３】
具体的な例として、ＨＦ溶液に対する第２導電膜１１３及び第３導電膜１１５のエッチング率が第１導電膜１１１のエッチング率より大きいウェットエッチング工程で行える。それにより、第２導電膜１１３及び第３導電膜１１５は、ＨＦ溶液を使用して容易に除去され、第１導電膜１１は、エッチング防止膜であって、エッチング工程中に露出されないＮＭＯＳゲート誘電膜１０３ａの損傷を防止できる。
【００５４】
例えば、ＴａＮまたはＴｉＮで形成されたゲート膜は、２００：１のＨＦ溶液には溶解されない。ＨｆＮ及びＡｌＮのような物質で形成されたゲート膜は、ＨＦ溶液で容易に溶解される。それにより、ＴａＮで形成された第１導電膜１１１、ＡｌＮで形成された第２導電膜１１３、ＨｆＮで形成された第３導電膜を仮定するとき、ＮＭＯＳ領域１０１ａ内のＡｌＮ及びＨｆＮで形成された第２及び第３導電膜の一部が容易にエッチングされて（高いエッチング率で）、ＴａＮからなる第１導電膜１１１のエッチングや損傷なしに第１導電膜１１１を露出させる。
【００５５】
次いで、図３Ｄを参照すれば、公知の技術を利用してフォトレジストパターン１１７を除去する。例えば、フォトレジストパターン１１７は、Ｏ２雰囲気またはＨ２、Ｎ２、ＮＨ３またはＨＥ雰囲気でアッシング工程を利用して除去できる。Ｏ２を使用しない雰囲気では、プラズマが形成され、ＣＦ４のようなフッ素系のガスを追加してフォトレジスタパターンの除去率を高めることができる。Ｏ２を使用しないアッシング工程は、ゲート誘電膜１０３の露出された部分が損傷したり、劣化することを防止して有利である。
【００５６】
次いで、また他の導電膜１２０が基板１０１上に形成される。例えば、導電膜１２０は、ポリシリコン、金属酸化膜、金属窒化膜、シリサイドまたは他の適した金属物質で形成できる。導電膜１２０は、ＮＭＯＳゲートスタック１４０の第３導電膜１２０ａであり、ＰＭＯＳゲートスタック１５０の第４導電膜１２０ｂで形成される（図２参照）。導電膜１２０は、公知の技術で形成され、使われた物質によって順次に平坦化できる。
【００５７】
次いで、公知の技術を利用してハードマスク膜１３０を形成し、かつパターニングしてマスクパターン１３０ａ、１３０ｂを形成する。マスクパターン１３０ａ、１３０ｂは、それぞれのＮＭＯＳ領域１０１ａ及びＰＭＯＳ領域１０１ｂ内でのゲートスタック領域を定義する。例えば、ハードマスク膜１３０は、例えば、ＣＶＤまたはＡＬＤ工程を利用してシリコン窒化膜または他の絶縁物質に適した物質で形成できる。そして、順次にフォトリソグラフィ工程を利用してパターニングできる。
【００５８】
以後、エッチングマスクとしてマスクパターン１３０ａ、１３０ｂを利用して異方性エッチング工程を行って、表面から基板１０１にエッチングする。これにより、図３Ｄに示したようにゲートスタック構造物１４０、１５０を形成する。以後、公知の工程ステップによってゲートスタック１４０、１５０の側壁スペーサ１６０ａ、１６０ｂ及びＮＭＯＳ及びＰＭＯＳトランジスタのソース−ドレイン拡散領域１７０、１７１を形成できる。
【００５９】
以上、添付図を参照して本発明の実施例を説明したが、本発明が属する技術分野における当業者ならば本発明がその技術的思想や必須特徴を変更せずとも他の具体的な形に実施されうるということが理解できるであろう。したがって、前述した実施例は全ての面で例示的なものであって、限定的なものではないと理解しなければならない。
【産業上の利用可能性】
【００６０】
本発明は、ＰＭＯＳ及びＮＭＯＳの個別的に仕事関数を調節できる半導体装置及びその製造方法関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６１】
【図１Ａ】従来のＭＯＳＦＥＴトランジスタのゲートスタック構造の断面図である。
【図１Ｂ】従来のＭＯＳＦＥＴトランジスタのさらに他のゲートスタック構造の断面図である。
【図２】本発明の一実施形態によって二重仕事関数金属ゲート構造物を備えるＣＭＯＳトランジスタ対の断面図である。
【図３Ａ】本発明の一実施形態による図２のＣＭＯＳトランジスタ対の多様な製造工程の断面図である。
【図３Ｂ】本発明の一実施形態による図２のＣＭＯＳトランジスタ対の多様な製造工程の断面図である。
【図３Ｃ】本発明の一実施形態による図２のＣＭＯＳトランジスタ対の多様な製造工程の断面図である。
【図３Ｄ】本発明の一実施形態による図２のＣＭＯＳトランジスタ対の多様な製造工程の断面図である。
【図３Ｅ】本発明の一実施形態による図２のＣＭＯＳトランジスタ対の多様な製造工程の断面図である。
【図４Ａ】ＮＭＯＳ装置に対するゲート金属膜の厚さの関数としてしきい電圧の実験データを示したグラフである。
【図４Ｂ】ＰＭＯＳ装置に対するゲート金属膜の厚さの関数としてしきい電圧の実験データを示したグラフである。
【符号の説明】
【００６２】
１０１ａ  ＮＭＯＳトランジスタ領域
１０１ｂ  ＰＭＯＳトランジスタ領域
１０２ａ  界面膜
１１１ａ、１１１ｂ  第１導電膜
１１３ｂ  ＰＭＯＳ第２導電膜
１１５ｂ  ＰＭＯＳ第３導電膜
１２０ａ  ＮＭＯＳ第２導電膜
１２０ｂ  ＰＭＯＳ第４導電膜
２１２  第２絶縁膜
２１４  フローティングゲート
【図１Ａ】
2007208260.tif 000003
【図１Ｂ】
2007208260.tif 000004
【図２】
2007208260.tif 000005
【図３Ａ】
2007208260.tif 000006
【図３Ｂ】
2007208260.tif 000007
【図３Ｃ】
2007208260.tif 000008
【図３Ｄ】
2007208260.tif 000009
【図３Ｅ】
2007208260.tif 000010
【図４Ａ】
2007208260.tif 000011
【図４Ｂ】
2007208260.tif 000012