(57)【要約】【課題】  デジタル回路領域とアナログ回路領域間のノイズ伝搬を低減しつつ、且つ、チップ面積の縮小された半導体装置を提供する。【解決手段】  Ｐ型シリコン基板（半導体基板）１上に、デジタル回路領域２０およびアナログ回路領域３０が設けられ、その内のデジタル回路領域２０において、その外周部を枠状に囲むようにガードリング領域２１が設けられる。このガードリング領域２１は、デジタル回路領域２０とアナログ回路領域３０との間に位置する第１ガードリング部２１Ａと、デジタル回路領域２０とＰ型シリコン基板１の外縁１１との間に位置する第２ガードリング部２１Ｂを含み、第２ガードリング部２１Ｂの幅（Ｗ２）は第１ガードリング部２１Ａの幅（Ｗ１）よりも狭く設けられる。【選択図】図１
2007096170.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に設けられた第１の回路領域および第２の回路領域と、
前記半導体基板の上に設けられ、前記第１の回路領域の周縁を囲うように配置されたシールド層と、を備え、
前記シールド層は、前記第１の回路領域と第２の回路領域との間に位置する第１のシールド部と、前記第１の回路領域と前記半導体基板の外縁との間に位置する第２のシールド部を含み、
前記第２のシールド部におけるシールド層の幅は、前記第１のシールド部におけるシールド層の幅よりも狭いことを特徴とした半導体装置。
【請求項２】
前記第１のシールド部と前記第２のシールド部は、いずれも前記第１の回路領域と前記第２の回路領域を結ぶ線と交差する方向に沿って配置されていることを特徴とした請求項１に記載の半導体装置。
【請求項３】
前記第１の回路領域はデジタル回路領域であり、前記第２の回路領域はアナログ回路領域であることを特徴とした請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体基板上の２つの回路間のノイズ伝搬の抑制しつつ、半導体装置の面積を縮小する構造に関する。
【背景技術】
【０００２】
半導体装置に複数の回路が混在する場合、各回路間でのノイズ伝搬が問題となる。特にアナログ回路とデジタル回路とを含む集積回路を備える半導体装置では、高速動作するデジタル回路において発生する高周波ノイズが、ノイズの影響を受けやすいアナログ回路に伝搬され、アナログ回路の動作を阻害することがある。このため、アナログ／デジタル混在の集積回路では、デジタル回路において発生する高周波ノイズがアナログ回路に影響を与えないようにすることが重要な要素の一つとなっている。
【０００３】
従来のアナログ／デジタル混在の集積回路（ＬＳＩチップ）１００では、例えば、図８に示すように、アナログ回路領域１１０において、その外周部を枠状に囲むように一様な幅（Ｗ）でガードリング領域１１１が設けられ、さらにデジタル回路領域１２０において、その外周部を枠状に囲むようにガードリング領域１２１が一様な幅（Ｗ）で設けられている。
【０００４】
図９は、図８中のＡ−Ａ’線に沿うアナログ回路領域１１０の外周部に枠状に設けられたガードリング領域１１１の断面構造を示している。この断面構造では、ガードリング領域１１１内において、Ｐ型シリコン基板１０１とは逆導電型の拡散層１０２がアナログ回路領域１１０の基板領域の外周部を枠状に囲むように一様な幅（Ｗ）で設けられており、この拡散層１０２の上方には絶縁層１０３を介して電源配線（または接地配線）１０４が枠状に設けられている。この電源配線（接地配線）１０４は、絶縁層１０３に開口されたコンタクトホール１０５を通じて拡散層１０２に電気的に接続されており、シリコン基板１０１と拡散層１０２との間のＰＮ接合を逆バイアスするように、アナログ回路領域１１０の外部の入出力領域から電源電位（または接地電位）が供給されている。
【０００５】
この構成によれば、アナログ回路領域１１０は、ガードリング領域１１１（拡散層１０２）によって取り囲まれており、アナログ回路領域１１０の外部からシリコン基板１０１を通じてアナログ回路領域１１０にノイズ信号（雑音キャリア）が到達しようとしても、外周部に設けられているガードリング領域１１１で吸収されることになる。したがって、アナログ回路領域１１０へのノイズ信号の混入を低減・防止することができ、アナログ回路領域１１０の誤動作を防止し、アナログ回路領域１１０の安定した動作保証を確保することができる。
【０００６】
またデジタル回路領域１２０についても、その外周部に枠状に設けられたガードリング領域１２１によって取り囲まれており、デジタル回路領域１２０からシリコン基板１０１を通じて外部にノイズ信号（雑音キャリア）を伝搬しようとしても、外周部に設けられているガードリング領域１２１で吸収されることになる。したがって、デジタル回路領域１２０からアナログ回路領域１１０へのノイズ信号の混入を低減・防止することができ、アナログ回路領域１１０の誤動作を防止し、アナログ回路領域１１０の安定した動作保証を確保することができる。
【特許文献１】特開２００３−３４７５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、アナログ回路領域１１０の外周部に枠状に一様な幅で設けられるガードリング領域１１１は、シリコン基板表面１０１に設けられるガードリング用の拡散層１０２の深さや幅によってその効果が制限されてしまう。このガードリング領域１１１でのノイズ吸収効果を増す方法としては、ガードリング用の拡散層１０２の幅（Ｗ）をできる限り広く取り、デジタル回路領域からアナログ回路領域に伝搬する途中の信号ノイズ（雑音キャリア）をできるだけ広い範囲で吸収する方法が有効である。しかしながら、アナログ回路領域１１０の外周部を囲むガードリング領域１１１（ガードリング用の拡散層１０２）の幅を広く取ることは、ガードリング領域１１１を含めたアナログ回路領域の占有面積を拡大することになり、ＬＳＩチップ面積の増大、つまりＬＳＩチップ（半導体装置）１００の製造コストアップに繋がってしまう。一方、ＬＳＩチップ面積が増大しないようにガードリング領域１１１（ガードリング用の拡散層１０２）を設ける場合には、ガードリング領域１１１を十分広い幅とすることができず、デジタル回路領域１２０からアナログ回路領域１１０へのノイズ信号の混入を防止する効果を十分享受することができない。
【０００８】
この発明は、こうした実状に鑑みてなされたものであって、その解決しようとする課題は、デジタル回路領域とアナログ回路領域間のノイズ伝搬を低減しつつ、且つ、チップ面積の縮小された半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のある態様の半導体装置は、半導体基板の上に設けられた第１の回路領域および第２の回路領域と、半導体基板の上に設けられ、第１の回路領域の周縁を囲うように配置されたシールド層と、を備え、シールド層は、第１の回路領域と第２の回路領域との間に位置する第１のシールド部と、第１の回路領域と半導体基板の外縁との間に位置する第２のシールド部を含み、第２のシールド部におけるシールド層の幅は、第１のシールド部におけるシールド層の幅よりも狭いことを特徴とする。
【００１０】
この態様によると、第２のシールド部の幅が第１のシールド部よりも狭いので、従来のようにシールド層が第１のシールド部と同じ幅で一様に構成される場合に比べて、半導体基板の周縁側のシールド層の占有面積が小さくなり、半導体装置の面積を縮小することができる。さらに、第１の回路領域から第２の回路領域への第２のシールド部を介してのノイズ伝搬距離が、第１のシールド部を介しての伝搬距離に比べて長いので、第２のシールド部を介したノイズの影響は小さく、従来のようにシールド層が第１のシールド部と同じ幅で一様に構成される場合と同程度のノイズ耐性を得ることができる。
【００１１】
上記構成において、第１のシールド部と第２のシールド部は、いずれも第１の回路領域と第２の回路領域を結ぶ線と交差する方向に沿って配置されていることが望ましい。このようにすることにより、ノイズの影響の少ない第２のシールド部を狭く配置し、半導体装置の周縁との間隔を効果的に狭めることができるとともに、半導体装置の面積に影響の少ない第１の回路領域と第２の回路領域との間において第１のシールド部を効果的に幅広く配置することができるので、半導体装置の面積縮小とノイズ伝搬の抑制をより顕著に得ることができるようになる。
【００１２】
上記構成において、第１の回路領域はデジタル回路領域であり、第２の回路領域はアナログ回路領域であることが望ましい。このようにすることにより、高速動作されて高周波ノイズを発生するデジタル回路領域とそうした高周波ノイズの影響を受け易いアナログ回路領域との間において、第１のシールド部と第２のシールド部を含むシールド層が設けられるので、より顕著な効果が奏せられるようになる。
【発明の効果】
【００１３】
本発明によれば、デジタル回路領域とアナログ回路領域間のノイズ伝搬を低減しつつ、且つ、チップ面積の縮小された半導体装置が提供される。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
本発明の第１実施形態を図１および図２に基づいて説明する。図１は、本発明の第１実施形態に係るアナログ／デジタル混在の半導体装置の平面図であり、図２は、図１中のアナログ回路領域のＡ−Ａ’線に沿う断面図である。なお、図２では、回路領域内の素子および主面上の絶縁膜および電極等の図示を省略している。
【００１５】
第１実施形態におけるアナログ／デジタル混在の半導体装置（ＬＳＩチップ）５０では、図１に示すように、Ｐ型シリコン基板（半導体基板）１上に、デジタル回路領域２０およびアナログ回路領域３０が設けられ、その内のデジタル回路領域２０において、その外周部を枠状に囲むようにガードリング領域２１が設けられている。このガードリング領域２１は、デジタル回路領域２０とアナログ回路領域３０との間に位置する第１ガードリング部２１Ａと、デジタル回路領域２０とＰ型シリコン基板１の外縁１１との間に位置する第２ガードリング部２１Ｂを含み、第２ガードリング部２１Ｂの幅（Ｗ２）は第１ガードリング部２１Ａの幅（Ｗ１）よりも狭く設けられている。また、上記以外のガードリング部は幅Ｗとし、各ガードリング部の幅の関係は、Ｗ１＞Ｗ＞Ｗ２と設定している。
【００１６】
この半導体装置（ＬＳＩチップ）５０の断面構造では、ガードリング領域２１内において、Ｐ型シリコン基板１とは逆導電型の拡散層２（第１ガードリング部では拡散層２Ａ、第２ガードリング部では拡散層２Ｂ）がデジタル回路領域２０の基板領域の外周部を枠状に囲むように設けられており、この拡散層２の上方には絶縁層３を介して接地配線４が設けられている。この接地配線４は、絶縁層３に開口されたコンタクトホール５を通じて拡散層２（２Ａ，２Ｂ）に電気的に接続されており、Ｐ型シリコン基板１と拡散層２との間のＰＮ接合を逆バイアスするように、デジタル回路領域２０の外部の入出力領域から接地電位が供給されている。
【００１７】
なお、Ｐ型シリコン基板１は本発明の「半導体基板」、デジタル回路領域２０は本発明の「第１の回路領域」、アナログ回路領域３０は本発明の「第２の回路領域」、ガードリング領域２１は本発明の「シールド層」、第１ガードリング部２１Ａは本発明の「第１のシールド部」、及び第２ガードリング部２１Ｂは本発明の「第２のシールド部」の一例である。
【００１８】
本発明の第１実施形態では、第２ガードリング部２１Ｂの幅（Ｗ２）が第１ガードリング部２１Ａ（Ｗ１）よりも狭いので、従来のようにシールド層が第１ガードリング部２１Ａと同じ幅（Ｗ１）で一様に構成される場合に比べて、Ｐ型シリコン基板１の周縁側のシールド層の占有面積が小さくなり、ＬＳＩチップ５０の面積を縮小することができる。さらに、デジタル回路領域２０からアナログ回路領域３０への第２ガードリング部２１Ｂを介してのノイズ伝搬距離が、第１ガードリング部２１Ａを介しての伝搬距離に比べて長いので、第２ガードリング部２１Ａを介したノイズの影響は小さく、従来のようにシールド層が第１ガードリング部２１Ａと同じ幅（Ｗ１）で一様に構成される場合と同程度のノイズ耐性を得ることができる。
【００１９】
また、従来のアナログ／デジタル混在の半導体装置においては、ノイズ伝搬の影響を可能な限り避けるため、アナログ回路領域３０とデジタル回路領域２０との間を可能な限り離して配置するのが一般的である。第１実施形態では、本来利用せずに広く開いているデジタル回路領域２０とアナログ回路領域３０との間をガードリング領域２１として利用しているので、回路領域間のガードリング領域２１の幅を広くしてもＬＳＩチップ面積に影響することはない。このため、第１ガードリング部２１Ａの幅（Ｗ１）を広く設定することができる。この結果、ノイズの影響の少ない第２ガードリング部２１Ａを狭く配置し、Ｐ型シリコン基板１の周縁１１との間隔を効果的に狭めることができるとともに、ＬＳＩチップ５０の面積に影響の少ないデジタル回路領域２０とアナログ回路領域３０との間において第１ガードリング部２１Ａを効果的に幅広く配置することができるので、ＬＳＩチップ５０の面積縮小とノイズ伝搬の抑制効果をより顕著に得ることができる。
【００２０】
以下に、本発明の第１実施形態におけるガードリング領域の構成がノイズの伝搬抑制に有効であることについて、図３を用いて説明する。
【００２１】
図３は、ガードリング領域の幅を変化させた場合の回路領域間を伝搬するノイズ電力（Ｓ２１パラメータ）の周波数依存を示した図である。図中には、（ａ）ガードリング領域なし、（ｂ）回路領域間のガードリング部を含めガードリング領域の幅を一様に０．５μｍとした場合、（ｃ）ガードリング幅を一様に５μｍとした場合、（ｄ）ガードリング幅を一様に３０μｍとした場合、及び（ｅ）回路領域間のガードリング部の幅を３０μｍとし、それ以外のガードリング幅を一様に５μｍとした場合を示す。なお、横軸はデジタル回路領域に加える信号の周波数を、縦軸はノイズ電力（Ｓ２１パラメータ）を示している。図３においては、縦軸の数値が小さいほどノイズ低減効果が大きいことを示している。
【００２２】
図３から明らかなように、回路領域の外周部にガードリング領域を設けることで大幅にノイズ電力が低減され、さらにガードリング領域の幅が、（ｂ）の場合（０．５μｍ）、（ｃ）の場合（５μｍ）、（ｄ）の場合（３０μｍ）と広くなるほどノイズ低減効果は高くなる。これに対して、（ｅ）の場合には、（ｄ）の場合と比較して、アナログ回路領域とデジタル回路領域との間のガードリング部の幅を３０μｍに保ち、それ以外の部分を３０μｍから５μｍと狭くしているものの、（ｄ）の場合とノイズ低減効果は変わっていない。すなわち、（ｅ）の場合には、（ｃ）の場合と比較してアナログ回路領域とデジタル回路領域との間のガードリング部の幅を５μｍから３０μｍと広くすることで、（ｄ）の場合と同程度までノイズ低減効果が増加している。このように、回路領域間のガードリング領域の幅がノイズ低減効果に支配的であることから、回路領域間のガードリング幅を、それ以外のガードリング幅よりも広くすることで、ガードリング領域が一様に同じ幅で構成される場合に比べて、回路領域の面積を増加させることなく、回路領域間のノイズ伝搬を好適に抑制することができる。
（第２実施形態）
図４は、本発明の第２実施形態に係るアナログ／デジタル混在の半導体装置の平面図である。第１実施形態と異なる箇所は、デジタル回路領域２０とＰ型シリコン基板１の外縁１１との間に位置する第２ガードリング部２１Ｃの幅が、第１実施形態の第１ガードリング部２１Ａと第２ガードリング部２１Ｂ以外のガードリング部と同じ幅（Ｗ）となるように設けていることである。それ以外については、第１実施形態と同様である。
【００２３】
第２実施形態においても、第１ガードリング部の幅Ｗ１が、それ以外の部分よりも幅広く設けられているので、ガードリング領域２１が第２ガードリング部２１Ｃと同じ幅（Ｗ）で一様に構成される場合に比べて、第１ガードリング部２１Ａによって、半導体装置（ＬＳＩチップ）５０Ａの面積増加なしに、デジタル回路領域２０とデジタル回路領域３０との間のノイズ伝搬をより確実に抑制することができる。
（第３実施形態）
図５は、本発明の第３実施形態に係るアナログ／デジタル混在の半導体装置の平面図である。第１実施形態と異なる箇所は、デジタル回路領域２０とアナログ回路領域３０との間に位置する第１ガードリング部２１Ｄの幅が、第１実施形態の第１ガードリング部２１Ａと第２ガードリング部２１Ｂ以外のガードリング部と同じ幅（Ｗ）となるように設けていることである。それ以外については、第１実施形態と同様である。
【００２４】
第３実施形態においては、第２ガードリング部の幅Ｗ２が、それ以外の部分よりも幅が狭く設けられているので、ガードリング領域２１が第２ガードリング部２１Ｄと同じ幅（Ｗ）で一様に構成される場合に比べて、第２ガードリング部２１Ｂによって半導体基板１の周縁１１側のガードリング領域２１の占有面積が小さくなり、半導体装置（ＬＳＩチップ）５０Ｂの面積を縮小することができる。
（第４実施形態）
図６は、本発明の第４実施形態に係るアナログ／デジタル混在の半導体装置の平面図である。第１実施形態と異なる箇所は、デジタル回路領域２０を囲むガードリング領域２１に加えて、アナログ回路領域３０の外周部にも枠状に囲むようにガードリング領域３１を設けていることである。このガードリング領域３１は、デジタル回路領域２０とアナログ回路領域３０との間に位置する第１ガードリング部３１Ａと、アナログ回路領域３０とＰ型シリコン基板１の外縁１１との間に位置する第２ガードリング部３１Ｂを含み、第２ガードリング部２１Ｂの幅（Ｗ２Ａ）は第１ガードリング部３１Ａの幅（Ｗ１Ａ）よりも狭く設けられている。また、上記以外のアナログ回路領域の外周部のガードリング部は幅Ｗとし、各ガードリング部の幅の関係は、Ｗ１Ａ＞Ｗ＞Ｗ２Ａと設定している。それ以外については、第１実施形態と同様である。
【００２５】
第４実施形態では、アナログ回路領域３０の外周部に設けられたガードリング領域３１によって、外部からアナログ回路領域３０へのノイズ信号の混入を低減・防止することができるので、ガードリング領域２１でのノイズ低減効果に加え、半導体装置の面積縮小とノイズ伝搬の抑制をより顕著に得ることができるようになる。
（第５実施形態）
図７は、本発明の第５実施形態に係るアナログ／デジタル混在の半導体装置の平面図である。第１実施形態と異なる箇所は、デジタル回路領域２０の近傍に２つのアナログ回路領域（アナログ回路領域３０、アナログ回路領域４０）が、それぞれデジタル回路領域２０と対向するように配置され、それに対応してデジタル回路領域２０の外周部に設けられるガードリング領域２１の幅を変化させていることである。具体的には、第５実施形態でのガードリング領域２１は、第１実施形態の構成に加え、デジタル回路領域２０とアナログ回路領域４０との間に位置する第３ガードリング部２１Ｅと、デジタル回路領域３０とＰ型シリコン基板１の外縁１１との間に位置する第４ガードリング部２１Ｆをさらに備え、第４ガードリング部２１Ｆの幅（Ｗ４）は第３ガードリング部２１Ｅの幅（Ｗ３）よりも狭く設けられている。それ以外については、第１実施形態と同様である。
【００２６】
第５実施形態では、アナログ回路領域２０の外周部に設けられたガードリング領域２１によって、デジタル回路領域２０からそれぞれのアナログ回路領域３０およびアナログ回路領域４０に対してノイズ信号の混入を低減・防止することができるので、半導体装置の面積縮小とノイズ伝搬の抑制をより顕著に得ることができるようになる。
【００２７】
以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、チップ面積を縮小することが可能な、回路配線間のノイズ伝搬対策として適用することができる。
【００２８】
例えば、上記実施形態では、Ｐ型シリコン基板１にガードリング領域２１として設ける拡散層として、逆導電型の拡散層を適用した例を示したが、本発明はこれに限らず、Ｐ型シリコン基板１と同導電型の拡散層を適用することも可能である。この場合も、高濃度の拡散層が一定の電位に固定されることでガードリングとしての機能を果たせばよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態に係るアナログ／デジタル混在の半導体装置の平面図である。
【図２】図１中のデジタル回路領域のＡ−Ａ’線に沿った断面図である。
【図３】ガードリング領域の幅を変化させた場合の回路領域間を伝搬するノイズ電力（Ｓ２１パラメータ）の周波数依存を示した図である。
【図４】本発明の第２実施形態に係るアナログ／デジタル混在の半導体装置の平面図である。
【図５】本発明の第３実施形態に係るアナログ／デジタル混在の半導体装置の平面図である。
【図６】本発明の第４実施形態に係るアナログ／デジタル混在の半導体装置の平面図である。
【図７】本発明の第５実施形態に係るアナログ／デジタル混在の半導体装置の平面図である。
【図８】従来のアナログ／デジタル混在の半導体装置の平面図である。
【図９】図８中のアナログ回路領域のＡ−Ａ’線に沿った断面図である。
【符号の説明】
【００３０】
１  Ｐ型シリコン基板（半導体基板）
１１  Ｐ型シリコン基板の外縁
２０  デジタル回路領域
２１  ガードリング領域
２１Ａ  アナログ回路領域とデジタル回路領域との間に位置する第１ガードリング部
２１Ｂ  デジタル回路領域とＰ型シリコン基板の外縁との間に位置する第２ガードリング部
３０  アナログ回路領域
５０  半導体装置（ＬＳＩチップ）
【図１】
2007096170.tif 000003
【図２】
2007096170.tif 000004
【図３】
2007096170.tif 000005
【図４】
2007096170.tif 000006
【図５】
2007096170.tif 000007
【図６】
2007096170.tif 000008
【図７】
2007096170.tif 000009
【図８】
2007096170.tif 000010
【図９】
2007096170.tif 000011