(57)【要約】  【課題】  可変抵抗体の電気的に寄与する領域の面積が上部電極若しくは下部電極等で規定される面積よりも微細な面積である構造の可変抵抗素子及びその製造方法を提供する。  【解決手段】  ２つの電極間に電圧パルスを印加した際に、２つの電極間で可変抵抗体を介して電流が流れる電流路の断面形状が、２つの電極のいずれの線幅よりも細い線幅で形成され、製造プロセスにおける最小加工寸法よりも小さい線幅で形成されるため、従来の可変抵抗素子における電気的に寄与する領域よりも、その面積が縮小される。  【選択図】      図１
2007180474.tif 000002
【特許請求の範囲】
【請求項１】
２つの電極間に可変抵抗体を設けてなり、
前記２つの電極間に電圧パルスを印加することにより、前記２つの電極間の電気抵抗が変化する可変抵抗素子であって、
前記２つの電極間に電圧パルスを印加した際に、前記２つの電極間で前記可変抵抗体を介して電流が流れる電流路の断面形状が、前記２つの電極のいずれの線幅よりも細い線幅で形成され、
前記断面形状の線幅が、製造プロセスにおける最小加工寸法よりも小さいことを特徴とする可変抵抗素子。
【請求項２】
前記２つの電極のいずれの線幅よりも細い線幅で形成され、製造プロセスにおける最小加工寸法よりも小さい線幅である領域は、前記可変抵抗体の少なくとも一部分であることを特徴とする請求項１記載の可変抵抗素子。
【請求項３】
前記可変抵抗体の、前記２つの電極のいずれの線幅よりも細い線幅で形成され、製造プロセスにおける最小加工寸法よりも小さい線幅である領域の平面形状が、環状または線状に形成されていることを特徴とする請求項２に記載の可変抵抗素子。
【請求項４】
前記２つの電極のうち下部領域に形成される電極である下部電極上面の全面もしくは一部を露出する開口部を有し、
前記開口部の内側側壁に沿って、または前記開口部内を充填して前記可変抵抗体が形成されていることを特徴とする請求項３に記載の可変抵抗素子。
【請求項５】
前記２つの電極のうち下部領域に形成される電極である下部電極上部に絶縁膜を有し、
前記絶縁膜の外側側壁に沿って前記可変抵抗体が形成されていることを特徴とする請求項３に記載の可変抵抗素子。
【請求項６】
請求項４に記載の可変抵抗素子の製造方法であって、
基板上に電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である下部電極を形成する第１工程と、
前記下部電極の上部領域に当該下部電極の電極面まで到達する開口部を有する第１絶縁膜を形成する第２工程と、
前記第２工程で形成された前記開口部の内側側壁に沿って、または前記開口部内を充填して前記可変抵抗体を形成する第３工程と、
電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第４工程と、を有することを特徴とする製造方法。
【請求項７】
前記第３工程が、
前記開口部および前記第１絶縁膜上に可変抵抗体用材料膜を堆積する工程と、
前記可変抵抗体用材料膜上に第２絶縁膜を堆積する工程と、
前記可変抵抗体用材料膜の上面が露出するまで前記第２絶縁膜を除去する工程と、
前記開口部の上部領域以外の領域に積層された前記可変抵抗体用材料膜を除去することで、前記可変抵抗体を前記開口部内に形成する工程と、を有することを特徴とする請求項６に記載の製造方法。
【請求項８】
前記第２工程が、
前記下部電極の少なくとも一部の電極上面まで到達する開口部を有し、当該開口部を挟んで、前記下部電極と平行方向に交互に連続して配列する第３絶縁膜と第４絶縁膜からなる前記第１絶縁膜を形成する工程であって、
前記複数の下部電極上に前記第３絶縁膜を堆積する工程と、
前記複数の下部電極の内、隣接する２つの前記下部電極の上部領域にわたって形成される予備開口部であって、当該隣接する２つの下部電極の夫々に対して少なくとも一部の電極上面まで到達するように貫通された前記予備開口部を前記第３絶縁膜内に形成する工程と、
前記予備開口部内および前記第３絶縁膜上に、前記第３絶縁膜とは異なる材料からなるダミー膜を堆積する工程と、
前記第３絶縁膜上に積層された前記ダミー膜を除去することで前記予備開口部側壁に前記ダミー膜からなるダミー側壁膜を形成する工程と、
前記ダミー側壁膜の上に第４絶縁膜を堆積する工程と、
前記ダミー側壁膜の先端部分が露出するまで前記第４絶縁膜を平滑化する工程と、
前記ダミー側壁膜を除去することで前記開口部を形成する工程と、を有することを特徴とする請求項６に記載の製造方法。
【請求項９】
前記第３工程が、
前記開口部内および前記第１絶縁膜上に可変抵抗体用材料膜を堆積する工程と、
前記第１絶縁膜上に積層された前記可変抵抗体用材料膜を除去することで前記開口部の内側側壁に沿って、または前記開口部内を充填して前記可変抵抗体を形成する工程と、を有することを特徴とする請求項６または請求項８に記載の製造方法。
【請求項１０】
請求項５に記載の可変抵抗素子の製造方法であって、
基板上に前記下部電極を構成する第１電極膜および第１絶縁膜を堆積し、前記第１電極膜および前記第１絶縁膜の加工を行うことで、前記２つの電極のうち下部領域に形成される電極である下部電極を形成する第１工程と、
前記下部電極の外側側壁および前記第１絶縁膜の外側側壁に沿って前記可変抵抗体を形成する第２工程と、
電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第３工程と、を有することを特徴とする製造方法。
【請求項１１】
前記第２工程が、
前記第１絶縁膜の上面を含む全面に可変抵抗体用材料膜を堆積する工程と、
前記第１電極膜外側側壁および前記第１絶縁膜外側側壁以外の領域に形成された前記可変抵抗体用材料膜を除去することで、前記可変抵抗体を前記第１電極膜外側側壁および前記第１絶縁膜外側側壁に形成する工程と、
前記可変抵抗体および前記第１絶縁膜の上面を含む全面に第２絶縁膜を堆積する工程と、
前記可変抵抗体の上面が露出するまで前記第２絶縁膜を平滑化する工程と、を有することを特徴とする請求項１０に記載の製造方法。
【請求項１２】
請求項２に記載の可変抵抗素子の製造方法であって、
２つの電極間に可変抵抗体を設けてなり、
前記２つの電極間に電圧パルスを印加することにより、前記２つの電極間の電気抵抗が変化する可変抵抗素子の製造方法であって、
前記２つの電極のうちのいずれか一方の電極を形成する工程と、
少なくとも一部分の平面形状が、製造プロセスにおける最小加工寸法よりも小さい線幅で形成された前記可変抵抗体を形成する工程と、
前記２つの電極のうちの他方の電極を形成する工程とを有することを特徴とする可変抵抗素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一方の電極と他方の電極と可変抵抗体とを備え、前記可変抵抗体が前記一方の電極と前記他方の電極との間に存し、両電極間に電圧パルスを印加することにより電気抵抗が変化する可変抵抗素子とその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
【０００３】
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図２７に示す。
【０００４】
図２７に示されるように、従来構成の可変抵抗素子は、下部電極２０３と可変抵抗体２０２と上部電極２０１とが順に積層された構造となっており、上部電極２０１及び下部電極２０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。
【０００５】
この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセルそれぞれを行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ／１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ／１Ｒ型メモリセルの構成例を図２８に示す。
【０００６】
図２８は１Ｔ／１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。また、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。
【０００７】
また、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ２０６に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ２０７に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ２０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ２０４内の特定のメモリセルへの書込み、消去及び読み出し動作の為の特定のビット線、ワード線及びソース線が選択される構成である。
【０００８】
図２９は、図２８におけるメモリセルアレイ２０４を構成する一メモリセルの断面模式図である。本構成では、選択トランジスタＴと可変抵抗素子Ｒとでひとつのメモリセルを形成している。選択トランジスタＴは、ゲート絶縁膜２１３、ゲート電極２１４、及びドレイン拡散層領域２１５とソース拡散層領域２１６から構成されており、素子分離領域２１２を形成した半導体基板２１１の上面に形成される。また、可変抵抗素子Ｒは、下部電極２１８と可変抵抗体２１９と上部電極２２０とから構成されている。なお、本実施形態では、可変抵抗体２１９を下部電極２１８と上部電極２２０の間に配置した開口部内に配する構造としているが、図２７に示すようにこれを上から順次ひな段型の構造としても良い。
【０００９】
また、トランジスタＴのゲート電極２１４がワード線を構成しており、ソース線配線２２４はコンタクトプラグ２２２を介してトランジスタＴのソース拡散層領域２１６と電気的に接続している。また、ビット線配線２２３はコンタクトプラグ２２１を介して可変抵抗素子Ｒの上部電極２２０と電気的に接続している一方で、可変抵抗素子Ｒの下部電極２１８はコンタクトプラグ２１７を介してトランジスタＴのドレイン拡散層領域２１５と電気的に接続している。
【００１０】
このように選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、さらにビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、あるいは消去することができる構成となっている。
【００１１】
図３０は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、また他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。また、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ２３３に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ２３２に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ２３１内の特定のメモリセルへの書込み、消去及び読み出し動作の為の特定のビット線及びワード線が選択される構成である。
【００１２】
図３１は図３０におけるメモリセルアレイ２３１を構成するメモリセルの一例を示す斜視構造模式図である。図３１に示されるように、上部電極配線２４３と下部電極配線２４１とがそれぞれ交差するように配列されており、これらの一方がビット線を形成し、他方がワード線を形成する。また、各電極の交点（通常、「クロスポイント」と呼称される）に可変抵抗体２４２を配した構造となっている。図３１の例では便宜上、上部電極２４３と可変抵抗体２４２を同じ形状に加工しているが、可変抵抗体２４２のスイッチング動作に対して電気的に寄与する部分は上部電極２４３と下部電極２４１の交差するクロスポイントの領域になる。
【００１３】
なお、上記図２９中の可変抵抗体２１９あるいは図３１中の可変抵抗体２４２に利用される可変抵抗体材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ  ＬｉｕやＡｌｅｘ  Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。なお、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）膜が用いられている。
【００１４】
また、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び特許文献２などから知られている。このうち、ＮｉＯを用いたスイッチング動作の現象が非特許文献３に詳細に報告されている。
【００１５】
【特許文献１】米国特許第６２０４１３９号明細書
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
【非特許文献２】Ｈ．Ｐａｇｎｉａほか、“Ｂｉｓｔａｂｌｅ  Ｓｗｉｔｃｈｉｎｇ  ｉｎ  Ｅｌｅｃｔｒｏｆｏｒｍｅｄ  Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ  Ｄｅｖｉｃｅｓ”，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年
【特許文献２】特表２００２−５３７６２７号公報
【非特許文献３】Ｂａｅｋ，Ｉ．Ｇ．ほか、“Ｈｉｇｈｌｙ  Ｓｃａｌａｂｌｅ  Ｎｏｎ−ｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔｉｖｅ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  Ｓｉｍｐｌｅ  Ｂｉｎａｒｙ  Ｏｘｉｄｅ  Ｄｒｉｖｅｎ  ｂｙ  Ａｓｙｍｍｅｔｒｉｃ  Ｕｎｉｐｏｌａｒ  Ｖｏｌｔａｇｅ  Ｐｕｌｓｅｓ”，ＩＥＤＭ  ０４，ｐｐ．５８７−５９０，２００４年
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、上述した不揮発性記憶装置の情報の書き換え動作の際に、すなわち、上部電極と下部電極の間に電気的パルスを印加して可変抵抗体の抵抗を所定の抵抗値に到達させるまでの間に、可変抵抗素子Ｒには過渡電流が流れる。この電流は、抵抗の変化方向によって、書込電流あるいは消去電流と称される。例えば、可変抵抗体の材料として遷移金属元素の酸化物を用いた場合、ＮｉＯを用いた非特許文献３では、０．３×０．７μｍ２の電極面積で、書込電流及び消去電流は１ｍＡ程度であると報告されている。この電流の多寡は可変抵抗体の電気的に寄与する領域の面積に応じているので、当該面積を縮小すれば書込電流及び消去電流を抑制することができ、不揮発性記憶装置としての消費電流を抑制することができる。
【００１７】
また、一般に可変抵抗体の結晶性が良いと安定したスイッチング動作のメモリ素子を再現性良く達成できるが、この結晶性の向上は可変抵抗体の抵抗値を相対的に下げてしまう。可変抵抗体の抵抗値は可変抵抗体の電気的に寄与する領域の面積に反比例するので、当該面積が大きいと可変抵抗素子Ｒの抵抗は小さくなる。この場合、１Ｔ１Ｒ型のメモリセルでは、制御トランジスタＴのオン抵抗よりも可変抵抗素子Ｒの抵抗が著しく小さくなると、可変抵抗体に十分な電圧が印加されず、書き込みがなされない等の問題が発生する。また１Ｒ型のメモリセルでも、選択されたビット配線若しくはワード配線に接続された非選択セルに流れる寄生電流が大きくなり、当該配線に供給される電圧が不十分となり書き込みがなされないという同様の問題が発生する。
【００１８】
従って、可変抵抗体の電気的に寄与する領域の面積を小さくできれば、消費電流を抑制でき、かつ書込不能とならない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。しかしながら、上述した従来のメモリセルにおいては、可変抵抗体の電気的に寄与する領域の面積は、例えば１Ｔ１Ｒ型のメモリセルでは図２９の可変抵抗体２１９部分の面積若しくは図２７の上部電極２０１のサイズで、１Ｒ型のメモリセルでは図３１の上部電極配線２４３と下部電極配線２４１とが交差するクロスポイント領域の面積で規定される。従って、可変抵抗体の電気的に寄与する領域の面積はこれら電極等の製造プロセスで規定される最小加工寸法（フォトリソグラフィの解像能力やエッチングの加工能力等の製造プロセスで決定される最小の形成可能加工線幅寸法或いは最小の形成可能加工間隔寸法）に制約されるので、縮小化の上でその達成できうる面積には制限がある。
【００１９】
本発明は、上記の問題に鑑みてなされたものであり、可変抵抗体の電気的に寄与する領域の面積が製造プロセスで制約される最小加工可能面積よりも微細な面積である構造の可変抵抗素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するため、本発明に係る可変抵抗素子は、２つの電極間に可変抵抗体を設けてなり、前記２つの電極間に電圧パルスを印加することにより、前記２つの電極間の電気抵抗が変化する可変抵抗素子であって、前記２つの電極間に電圧パルスを印加した際に、前記２つの電極間で前記可変抵抗体を介して電流が流れる電流路の断面形状が、前記２つの電極のいずれの線幅よりも細い線幅で形成され、前記断面形状の線幅が、製造プロセスにおける最小加工寸法よりも小さいことを特徴とする。
【００２１】
また、本発明に係る可変抵抗素子は、上記第１の特徴に加えて、前記２つの電極のいずれの線幅よりも細い線幅で形成され、製造プロセスにおける最小加工寸法よりも小さい線幅である領域は、前記可変抵抗体の少なくとも一部分であることを第２の特徴とする。
【００２２】
上記第１及び第２の特徴の可変抵抗素子によれば、上部もしくは下部電極の配線抵抗を増大させること無く、可変抵抗体の電気的に寄与する領域の面積のみを小さくした構成である。これによって、書込時、消去時の消費電流を低減することができ、低抵抗による書込み不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く形成できる。
【００２３】
また、本発明に係る可変抵抗素子は、上記第２の特徴に加えて、前記可変抵抗体の、前記２つの電極のいずれの線幅よりも細い線幅で形成され、製造プロセスにおける最小加工寸法よりも小さい線幅である領域の平面形状が、環状または線状に形成されていることを第３の特徴とする。
【００２４】
また、本発明に係る可変抵抗素子は、上記第３の特徴に加えて、前記２つの電極のうち下部領域に形成される電極である下部電極上面の全面もしくは一部を露出する開口部を有し、前記開口部の内側側壁に沿って、または前記開口部内を充填して前記可変抵抗体が形成されていることを第４の特徴とする。
【００２５】
また、本発明に係る可変抵抗素子は、上記第３の特徴に加えて、前記２つの電極のうち下部領域に形成される電極である下部電極上部に絶縁膜を有し、前記絶縁膜の外側側壁に沿って前記可変抵抗体が形成されていることを第５の特徴とする。
【００２６】
上記第４および第５の特徴の可変抵抗素子によれば、可変抵抗体を露光技術で制約される微細化にのみ頼ること無く、自己整合的なプロセスによって微細な線幅で形成することにより、可変抵抗体の電気的に寄与する領域の面積を、製造プロセスで規定される加工可能面積よりも小さくすることができる構成である。これによって、書込時、消去時の消費電流を低減することができ、低抵抗による書込み不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く形成できる。
【００２７】
また、上記目的を達成するため、本発明の製造方法は、上記第４の特徴の本発明に係る可変抵抗素子の製造方法であって、基板上に電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である下部電極を形成する第１工程と、前記下部電極の上部領域に当該下部電極の電極面まで到達する開口部を有する第１絶縁膜を形成する第２工程と、前記第２工程で形成された前記開口部の内側側壁に沿って、または前記開口部内を充填して前記可変抵抗体を形成する第３工程と、電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第４工程と、を有することを第１の特徴とする。
【００２８】
上記第１の特徴の製造方法によれば、２つの電極間に存する記憶材料体である可変抵抗体を、２つの電極のいずれの線幅よりも細い線幅で形成し、また、製造プロセスにおける最小加工寸法よりも小さい線幅で形成することができる。すなわち、２つの電極間で可変抵抗体を介して電流が流れる電流路の断面形状を２つの電極のいずれの線幅よりも細く、製造プロセスにおける最小加工寸法よりも小さく形成でき、可変抵抗体の電気的に寄与する領域の面積が縮小化された可変抵抗素子を製造することができる。
【００２９】
また、本発明に係る製造方法は、上記第１の特徴に加えて、前記第３工程が、前記開口部および前記第１絶縁膜上に可変抵抗体用材料膜を堆積する工程と、前記可変抵抗体用材料膜上に第２絶縁膜を堆積する工程と、前記可変抵抗体用材料膜の上面が露出するまで前記第２絶縁膜を除去する工程と、前記開口部の上部領域以外の領域に積層された前記可変抵抗体用材料膜を除去することで、前記可変抵抗体を前記開口部内に形成する工程と、を有することを第２の特徴とする。
【００３０】
また、本発明に係る製造方法は、上記第１の特徴に加えて、前記第２工程が、前記下部電極の少なくとも一部の電極上面まで到達する開口部を有し、当該開口部を挟んで、前記下部電極と平行方向に交互に連続して配列する第３絶縁膜と第４絶縁膜からなる前記第１絶縁膜を形成する工程であって、前記複数の下部電極上に前記第３絶縁膜を堆積する工程と、前記複数の下部電極の内、隣接する２つの前記下部電極の上部領域にわたって形成される予備開口部であって、当該隣接する２つの下部電極の夫々に対して少なくとも一部の電極上面まで到達するように貫通された前記予備開口部を前記第３絶縁膜内に形成する工程と、前記予備開口部内および前記第３絶縁膜上に、前記第３絶縁膜とは異なる材料からなるダミー膜を堆積する工程と、前記第３絶縁膜上に積層された前記ダミー膜を除去することで前記予備開口部側壁に前記ダミー膜からなるダミー側壁膜を形成する工程と、前記ダミー側壁膜の上に第４絶縁膜を堆積する工程と、前記ダミー側壁膜の先端部分が露出するまで前記第４絶縁膜を平滑化する工程と、前記ダミー側壁膜を除去することで前記開口部を形成する工程と、を有することを第３の特徴とする。
【００３１】
また、本発明に係る製造方法は、上記第１または第３の特徴に加えて、前記第３工程が、前記開口部内および前記第１絶縁膜上に可変抵抗体用材料膜を堆積する工程と、前記第１絶縁膜上に積層された前記可変抵抗体用材料膜を除去することで前記開口部の内側側壁に沿って、または前記開口部内を充填して前記可変抵抗体を形成する工程と、を有することを第４の特徴とする。
【００３２】
また、上記目的を達成するため、本発明の製造方法は、上記第５の特徴の本発明に係る可変抵抗素子の製造方法であって、基板上に前記下部電極を構成する第１電極膜および第１絶縁膜を堆積し、前記第１電極膜および前記第１絶縁膜の加工を行うことで、前記２つの電極のうち下部領域に形成される電極である下部電極を形成する第１工程と、前記下部電極の外側側壁および前記第１絶縁膜の外側側壁に沿って前記可変抵抗体を形成する第２工程と、電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第３工程と、を有することを第５の特徴とする。
【００３３】
上記第５の特徴の製造方法によれば、第１の特徴の製造方法と同様に、２つの電極間に存する記憶材料体である可変抵抗体を、２つの電極のいずれの線幅よりも細い線幅で形成し、また、製造プロセスにおける最小加工寸法よりも小さい線幅で形成することができる。すなわち、可変抵抗体の電気的に寄与する領域の面積が縮小化された可変抵抗素子を製造することができる。
【００３４】
また、本発明に係る製造方法は、上記第５の特徴に加えて、前記第２工程が、前記第１絶縁膜の上面を含む全面に可変抵抗体用材料膜を堆積する工程と、前記第１電極膜外側側壁および前記第１絶縁膜外側側壁以外の領域に形成された前記可変抵抗体用材料膜を除去することで、前記可変抵抗体を前記第１電極膜外側側壁および前記第１絶縁膜外側側壁に形成する工程と、前記可変抵抗体および前記第１絶縁膜の上面を含む全面に第２絶縁膜を堆積する工程と、前記可変抵抗体の上面が露出するまで前記第２絶縁膜を平滑化する工程と、を有することを第６の特徴とする。
【００３５】
また、上記目的を達成するため、本発明の製造方法は、上記第２の特徴の本発明に係る可変抵抗素子の製造方法であって、２つの電極間に可変抵抗体を設けてなり、前記２つの電極間に電圧パルスを印加することにより、前記２つの電極間の電気抵抗が変化する可変抵抗素子の製造方法であって、前記２つの電極のうちのいずれか一方の電極を形成する工程と、少なくとも一部分の平面形状が、製造プロセスにおける最小加工寸法よりも小さい線幅で形成された前記可変抵抗体を形成する工程と、前記２つの電極のうちの他方の電極を形成する工程と、を有する第７の特徴とする。
【００３６】
上記第７の特徴の製造方法によれば、上部もしくは下部電極の配線幅を必ずしも縮小する必要無く、少なくとも可変抵抗体の一部分の平面形状を製造プロセスにおける最小加工寸法よりも小さい線幅で形成するので、可変抵抗体の電気的に寄与する領域の面積が縮小化された可変抵抗素子を製造することができる。
【発明の効果】
【００３７】
本発明の可変抵抗素子は、可変抵抗体の電気的に寄与する領域である、上下電極間に電圧を印加した際に可変抵抗体を介して流れる電流路の断面形状を、上下電極のいずれの電極の線幅よりも細く、また、その線幅が製造プロセスにおける最小加工寸法よりも小さくなるように形成したので、書込時、消去時の消費電流を低減することができ、低抵抗による書込み不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く形成できる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明に係る可変抵抗素子（以下、適宜「本発明素子」と略称する）、およびその製造方法（以下、適宜「本発明方法」と略称する）の実施形態について図面を参照して説明する。
【００３９】
本発明素子は、上部電極と下部電極である２つの電極間に可変抵抗体を設けてなる構成であるが、２つの電極間で可変抵抗体を介して電流が流れる電流路を２つの電極のいずれの線幅よりも細い線幅で形成し、該断面形状の線幅を製造プロセスにおける加工寸法よりも小さく形成することによって、可変抵抗体を介して流れる電流路を狭い断面積に規制した構成である。以下に、当該電流路の断面形状が従来構成より縮小化された可変抵抗体の製造工程に特に焦点を当てて説明を行う。
【００４０】
＜第１の実施形態＞
本発明素子およびその製造方法の第１の実施形態（以下、適宜「本実施形態」と呼称する）について、図１〜図５を参照して説明する。
【００４１】
図１は、本実施形態の本発明素子を示した断面模式図である。図１に示すように、本実施形態における本発明素子は、下地基板５上に形成された下部電極配線１と上部電極配線４と、上下電極配線間に記憶材料体としての可変抵抗体３を有する構造であるとともに、導電性材料からなる突起電極物２が下部電極１と接続しており、突起電極物２の先端部に可変抵抗体３が形成されている。
【００４２】
このように構成される本発明素子を１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図２は１Ｒ型のメモリセルアレイを示す平面模式図である。また、図３および図４は、本実施形態における本発明素子の製造工程を示す図であり、図３（ａ）〜図４（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図３および図４では、図２中のＸ−Ｘ´線、すなわち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、すなわち下部電極配線ＢＥに沿った断面模式図を、それぞれ左右に表示している。
【００４３】
以下に、図３および図４を参照して本実施形態における本発明素子の製造工程についての説明を行う。
【００４４】
まず、周辺回路等（図示せず）を適宜形成した半導体基板１６上に下地絶縁膜１５を形成する。本実施形態では、膜厚１５００ｎｍの厚みでＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜１５を堆積させた後、さらにその表面をいわゆるＣＭＰ法（化学的機械的研磨法：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  Ｍｅｔｈｏｄ）にて、半導体基板１６表面上のＢＰＳＧ膜１５の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、下部電極配線となる材料膜１１をその上に堆積する。本実施形態では、厚さ５ｎｍのＴｉ膜と厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。さらに、下部電極配線となる材料膜１１上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法でＳｉＮ膜１７を１５０ｎｍ堆積する。その後、フォトリソグラフィの手法によって図２の下部電極配線ＢＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとしてＳｉＮ膜１７及び下部電極配線となる材料膜１１をエッチングすることにより下部電極配線を形成する。そして、図３（ａ）に示すように、その上にＳｉＯ２膜１８をＣＶＤ法にて６００ｎｍ堆積する。
【００４５】
次に、図３（ｂ）に示すように、ＣＭＰ法でＳｉＯ２膜１８をＳｉＮ膜１７の表面レベルまで研磨することにより、表面を平坦化するとともにＳｉＮ膜１７表面を露出させる。平坦化方法はＣＭＰ法に限られたものではなく、スピンオン法、スピンオン法とエッチバック法の組み合わせを含む任意の適切な平坦化技術を用いても構わない。
【００４６】
次に、図３（ｃ）に示すように、ＳｉＮ膜１７をダウンストリーム型のＮＦ３プラズマを用いたドライエッチング法により、ＳｉＮ膜１７をＳｉＯ２膜１８及び下部電極配線となる材料膜１１に対して選択的に除去することにより開口部Ａを形成する。ＳｉＮ膜１７の除去方法はドライエッチング法に限られたものではなく、熱リン酸処理を含むウェットエッチング法により除去してもよい。
【００４７】
次に、図３（ｄ）に示すように、突起電極物となる材料膜の一例としてのＴｉＮ膜１２をスパッタリング法で４０ｎｍの厚みで全面に堆積する。この際、開口部Ａ内の内側側面に沿って形成されたＴｉＮ膜１２の厚みは例えば２０ｎｍとすることができる。そして、その後ＳｉＯ２膜１９をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。なお、ＴｉＮ膜１２は開口部Ａに沿って形成されるので、開口部Ａ内を充填することはない。
【００４８】
次に、ＣＭＰ法でＳｉＯ２膜１９をＴｉＮ膜１２の表面レベルまで研磨することにより、表面を平坦化するとともにＴｉＮ膜１２表面を露出させる。その後、図４（ｅ）に示すように、開口部Ａ以外のＳｉＯ２膜１８上のＴｉＮ膜１２をエッチバック法により除去することにより、ＴｉＮ膜からなる突起電極物１２を形成する。
【００４９】
次に、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、図４（ｆ）に示すように、ＴｉＮ膜からなる突起電極物１２の露出した先端部分を酸化させて形成した可変抵抗体の一例としてのＴｉＯ２膜１３を形成する。本実施例では可変抵抗体をＴｉＯ２膜としたが、酸化温度、酸素濃度等の酸化条件を適宜調整することにより、可変抵抗特性を持つＴｉＯ２−ＸＮＸ膜とすることも可能である。
【００５０】
次に、上部電極配線となる材料膜１４を全面に堆積する。本実施例では、厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積した（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜１４をエッチングすることにより上部電極配線１４を形成する。さらに、図４（ｇ）に示すように、層間絶縁膜２０を堆積し、上部電極配線１４及び下部電極配線１１へのコンタクト及びメタル配線（いずれも図示せず）を形成する。
【００５１】
このように形成される可変抵抗素子は、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。この点について、以下に図面を参照して説明を行う。
【００５２】
図５は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図５（ａ）は従来構成のものを示しており、図５（ｂ）は本実施形態による構成を示している。
【００５３】
図５（ａ）に示すように、従来の１Ｒ型のメモリセルにおいては下部電極配線１２１と上部電極配線１２２の交差する領域Ｓ１（図中の斜線部）であるクロスポイント部分が可変抵抗体の電気的に寄与している領域である。
【００５４】
これに対し、本実施形態の可変抵抗素子によれば、下部電極配線１２３の配線上領域のうち、境界側の一部領域にのみ突起電極物が形成されて上部電極配線と電気的に接続される構成であるため、この突起電極物と上部電極配線１２４とのクロスポイント部分である領域Ｓ２（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。
【００５５】
領域Ｓ２は、少なくとも突起電極物の膜厚分の幅を持った線状の形状をしているが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。突起電極物は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。
【００５６】
すなわち、本実施形態の構成によれば、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。
【００５７】
なお、上述では、堆積した絶縁膜をＳｉＯ２膜１８及びＳｉＯ２膜１９としたが、絶縁膜はＳｉＯ２膜に限られたものではなく、ＳｉＮ膜，ポリイミド膜，ＳｉＯＦ膜を含む任意の適切な絶縁膜を用いてもよい。また、絶縁膜の堆積は、パルス化レーザ堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、スピンオン堆積、および有機金属化学気相成長を含む任意の適切な堆積技術を用いて堆積され得る。以下の各実施形態においても、同様である、
【００５８】
＜第２の実施形態＞
本発明素子およびその製造方法の第２の実施形態（以下、適宜「本実施形態」と呼称する）について、図６〜図９を参照して説明する。なお、第１の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。
【００５９】
図６は、本実施形態の本発明素子を示した断面模式図である。図６に示すように、本実施形態における本発明素子は、下地基板上５５に形成された下部電極配線５１と上部電極配線５４と、上下電極間に記憶材料体としての可変抵抗体５３を有する構造であるとともに、導電性材料からなる突起電極物５２が下部電極５１と接続しており、突起電極物５２と上部電極５４とが可変抵抗体５３を介して接続されている。
【００６０】
次に、本実施形態の本発明素子の製造方法を図２に示すような１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図７および図８は本実施形態における本発明素子の製造工程を示す図であり、図７（ａ）〜図８（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図７および図８では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、すなわち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、すなわち下部電極配線ＢＥに沿った断面模式図を、それぞれ左右に示している。
【００６１】
まず、周辺回路等（図示せず）を適宜形成した半導体基板６６上に下地絶縁膜６５を形成する。本実施形態では第１の実施形態と同様に、膜厚１５００ｎｍの厚みでＢＰＳＧ膜６５を堆積させた後、さらにその表面をＣＭＰ法にて、半導体基板６６表面上のＢＰＳＧ膜６５の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、下部電極配線となる材料膜６１をその上に堆積する。本実施形態では、厚さ５ｎｍのＴｉ膜と厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。さらに、下部電極配線となる材料膜６１上にＣＶＤ法でＳｉＮ膜６７を１５０ｎｍ堆積する。その後、フォトリソグラフィの手法によって図２の下部電極配線ＢＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとしてＳｉＮ膜６７をエッチングし、レジスト除去後、ＳｉＮ膜６７をマスクとして及び下部電極配線となる材料膜６１をエッチングすることにより、図７（ａ）に示される下部電極配線を形成する。
【００６２】
次に、図７（ｂ）に示すように、突起電極物となる材料膜の一例としてのＴｉＮ膜６２をスパッタリング法で４０ｎｍの厚みで全面に堆積する。この際、下部電極６１の側壁に形成されたＴｉＮ膜６２の厚みを例えば約２０ｎｍとすることができる。
【００６３】
次に、下地絶縁膜６５上及びＳｉＮ膜６７上のＴｉＮ膜６２が完全に除去されるまでエッチバックによる加工を行う。当該工程によって、図７（ｃ）に示すように、下部電極６１とＳｉＮ膜６７の側壁に渡ってＴｉＮ膜６２が残存する。
【００６４】
次に、図７（ｄ）に示すように、ＳｉＯ２膜６８をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【００６５】
次に、図８（ｅ）に示すように、ＣＭＰ法でＳｉＯ２膜６８をＴｉＮ膜６２の上面レベルまで研磨することにより、表面を平坦化するとともにＴｉＮ膜６２を一部露出させる。平坦化方法はＣＭＰ法に限られたものではなく、スピンオン法、スピンオン法とエッチバック法の組み合わせを含む任意の適切な平坦化技術を用いても構わない。
【００６６】
次に、図８（ｆ）に示すように、ＴｉＮ膜からなる突起電極物６２の露出部分を、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、可変抵抗体の一例としてのＴｉＯ２膜６３を形成する。
【００６７】
次に、上部電極配線となる材料膜６４を全面に堆積する。本実施形態では、厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜６４をエッチングすることにより上部電極配線６４を形成する。さらに、図８（ｇ）に示すように、層間絶縁膜６９を堆積し、上部電極配線６４及び下部電極配線６１へのコンタクト及びメタル配線（いずれも図示せず）を形成する。
【００６８】
本実施形態の構成によれば、上部電極配線５４と突起電極物５２とが可変抵抗体５３を介して接続され、突起電極物５２は下部電極５１とその側壁にて接続される構成である。このように形成される可変抵抗素子は、上述の各実施形態と同様、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。
【００６９】
図９は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図９（ａ）は従来構成のものを示しており、図９（ｂ）は本実施形態による構成を示している。なお、図９（ａ）は図５（ａ）に示される構成と同一である。
【００７０】
本実施形態の可変抵抗素子によれば、下部電極配線１２５の外側側面領域にのみ突起電極物が形成され、当該突起電極物と上部電極配線１２６とが接続される構成であるため、この突起電極物と上部電極配線１２６とのクロスポイント部分である領域Ｓ３（図中の斜線部）が、可変抵抗体の電気的に寄与している領域となる。
【００７１】
領域Ｓ３は、少なくとも突起電極物の膜厚分の幅を持った線状の形状をしているが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。突起電極物は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。
【００７２】
すなわち、本実施形態の構成によれば、上述の各実施形態の構成と同様、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。
【００７３】
なお、本実施形態では、突起電極物６２の露出部分を酸化させることで可変抵抗体を形成したが、突起電極物６２の上面に可変抵抗体の材料膜として例えばＴｉＯ２膜を堆積することによって可変抵抗体を形成させるものとしても構わない。
【００７４】
＜第３の実施形態＞
本発明素子およびその製造方法の第３の実施形態（以下、適宜「本実施形態」と呼称する）について、図１０〜図１３を参照して説明する。
【００７５】
図１０は、本実施形態の本発明素子を示した断面模式図である。図１０（ａ）に示すように、本実施形態における本発明素子は、下地基板１０４上に形成された下部電極配線１０３と上部電極配線１０１と、上下電極配線間に記憶材料体としての可変抵抗体１０２を有する構造であるとともに、下部電極配線１０３と接続する可変抵抗体１０２は下部電極配線１０３の両端上方の領域部分が上部電極配線１０１に向かって突出した突起形状を成している。これによって、可変抵抗体１０２と上部電極配線１０１の接触面の断面形状が下部電極配線１０３の線幅よりも細く形成され、可変抵抗体１０２を流れる電流が上部電極配線１０１と接触する狭い断面で規制され、微細な電流路を持つ好ましい可変抵抗体となる。
【００７６】
また、図１０（ｂ）に示すように、本実施形態における本発明素子は、下地基板１０８上に形成された下部電極配線１０７と上部電極配線１０５と、上下電極配線間に記憶材料体としての可変抵抗体１０６を有する構造であるとともに、可変抵抗体１０６が下部電極配線１０７の両端上方の領域のみに形成されている。これにより、可変抵抗体１０６と上部電極配線１０５及び下部電極配線１０７との夫々の接触面の断面形状が、何れも下部電極配線１０７の線幅よりも細く形成されている。
【００７７】
このように構成される本発明素子を図２に示すような１Ｒ型のメモリセルに適用した場合の例として、図１０（ａ）に示す可変抵抗素子を以って以下に説明する。図１１および図１２は、本実施形態における本発明素子の製造工程を示す図であり、図１１（ａ）〜図１２（ｆ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図１１および図１２では、図２中のＸ−Ｘ´線、すなわち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、すなわち下部電極配線ＢＥに沿った断面模式図を、それぞれ左右に表示している。
【００７８】
以下に、図１１および図１２を参照して本実施形態における本発明素子の製造工程についての説明を行う。
【００７９】
まず、周辺回路等（図示せず）を適宜形成した半導体基板１１５上に下地絶縁膜１１４を形成する。本実施形態では、膜厚１５００ｎｍの厚みでＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜１１４を堆積させた後、さらにその表面をいわゆるＣＭＰ法（化学的機械的研磨法：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  Ｍｅｔｈｏｄ）にて、半導体基板１１５表面上のＢＰＳＧ膜１１４の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、下部電極配線となる材料膜１１３をその上に堆積する。本実施形態では、厚さ５ｎｍのＴｉ膜と厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。さらに、下部電極配線となる材料膜１１３上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法でＳｉＮ膜１１６を１５０ｎｍ堆積する。その後、フォトリソグラフィの手法によって図２の下部電極配線ＢＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとしてＳｉＮ膜１１６及び下部電極配線となる材料膜１１３をエッチングすることにより下部電極配線を形成する。そして、図１１（ａ）に示すように、その上にＳｉＯ２膜１１７をＣＶＤ法にて６００ｎｍ堆積する。
【００８０】
次に、図１１（ｂ）に示すように、ＣＭＰ法でＳｉＯ２膜１１７をＳｉＮ膜１１６の表面レベルまで研磨することにより、表面を平坦化するとともにＳｉＮ膜１１６表面を露出させる。平坦化方法はＣＭＰ法に限られたものではなく、スピンオン法、スピンオン法とエッチバック法の組み合わせを含む任意の適切な平坦化技術を用いても構わない。
【００８１】
次に、図１１（ｃ）に示すように、ＳｉＮ膜１１６をダウンストリーム型のＮＦ３プラズマを用いたドライエッチング法により、ＳｉＮ膜１１６をＳｉＯ２膜１１７及び下部電極配線となる材料膜１１３に対して選択的に除去することにより開口部１１８を形成する。ＳｉＮ膜１１６の除去方法はドライエッチング法に限られたものではなく、熱リン酸処理を含むウェットエッチング法により除去してもよい。
【００８２】
次に、可変抵抗体の材料膜の一例としてのＴｉＯ２膜１１２を全面に成膜する。この成膜方法の一例として本実施形態では、基板温度３５０℃〜４００℃で、ＴｉＣｌ４と酸素を反応させてＴｉＯ２膜を堆積させるＣＶＤ法にて作成した。ＳｉＯ２膜１１７上に堆積したＴｉＯ２膜１１２の厚みは２５ｎｍで、開口部１１８内の内側側面に沿って形成されたＴｉＯ２膜１１２の厚みを例えば２０ｎｍとすることができる。また、開口部１１８に沿ってＴｉＯ２膜１１２は形成されるので、開口部１１８内を充填することはない。そして、図１１（ｄ）に示すように、さらにその上にＳｉＯ２膜１１９をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【００８３】
次に、ＣＭＰ法でＳｉＯ２膜１１９をＴｉＯ２膜１１２の表面レベルまで研磨することにより、表面を平坦化するとともにＴｉＯ２膜１１２表面を露出させる。その後、図１２（ｅ）に示すように、開口部１１８以外のＳｉＯ２膜１１７上のＴｉＯ２膜１１２をエッチバック法により除去することにより、ＴｉＯ２膜からなり、下部電極配線１１３の両端上方の領域部分が突出した形状の可変抵抗体１１２を形成する。
【００８４】
次に、上部電極配線となる材料膜１１１を全面に堆積する。本実施例では、厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積した（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜１１１をエッチングすることにより上部電極配線１１１を形成する。さらに、図１２（ｆ）に示すように、層間絶縁膜１２０を堆積し、上部電極配線１１１及び下部電極配線１１３へのコンタクト及びメタル配線（いずれも図示せず）を形成する。
【００８５】
以上の製造工程の説明は、図１０（ａ）の可変抵抗素子の適用を例とした。図１０（ｂ）の可変抵抗素子については、図１１（ｄ）の工程を、ＴｉＯ２膜１１２を全面に堆積させた後にＳｉＯ２膜１１７上のＴｉＯ２膜１２が完全に除去されるまでエッチバックによる加工を行うことで、開口部１８の内側側面のみに所謂サイドウォール状にＴｉＯ２膜１１２を残存させ、そして、さらにその上にＳｉＯ２膜１１９をＣＶＤ法にて全面に堆積する工程とすることで形成することができる。
【００８６】
このように形成される図１０（ａ）及び図１０（ｂ）に示す可変抵抗素子は、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。この点について、以下に図面を参照して説明を行う。
【００８７】
図１３は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図１３（ａ）は従来構成のものを示しており、図１３（ｂ）は本実施形態による構成を示している。なお、図１３（ａ）は図５（ａ）に示される構成と同一である。
【００８８】
図１３（ａ）に示すように、従来の１Ｒ型のメモリセルにおいては下部電極配線１２１と上部電極配線１２２の交差する領域Ｓ１（図中の斜線部）であるクロスポイント部分が可変抵抗体の電気的に寄与している領域である。
【００８９】
これに対し、本実施形態の可変抵抗素子によれば、下部電極配線９１の配線上領域のうち、境界側の一部領域（図中の破線領域）のみに可変抵抗体が形成されて下部電極配線と電気的に接続される構成であるため、この可変抵抗体と上部電極配線９２とのクロスポイント部分である領域Ｓ４（図中の斜線部）が、上下電極間で可変抵抗体を介して流れる電流路の断面領域を示し、可変抵抗体の電気的に寄与している領域になる。
【００９０】
領域Ｓ４は、少なくとも下部電極配線９１の両端領域上に形成された可変抵抗体の膜厚分の幅を持った線状の形状をしているが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。また、この可変抵抗体は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。
【００９１】
すなわち、本実施形態の構成によれば、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。
【００９２】
なお本実施形態では、図１２（ｅ）の工程において、可変抵抗体であるＴｉＯ２膜１１２の先端がＳｉＯ２膜１１７表面と概ね同じ水平面になるように形成しているが、必ずしもこれに限定されるものでは無い。上下電極が対向する方向の可変抵抗体の厚みの調整を目的として、ＴｉＯ２膜１１２に対してさらにエッチングを施し、ＴｉＯ２膜１１２の先端をＳｉＯ２膜１１７表面よりも下面とすることにより当該可変抵抗体の厚みを薄くさせるような構成でも構わない。このような構成は、図１０（ｂ）についても同様である。
【００９３】
＜第４の実施形態＞
本発明素子およびその製造方法の第４の実施形態（以下、適宜「本実施形態」と呼称する）について、図１４〜図１７を参照して説明する。
【００９４】
図１４は、本実施形態の本発明素子を示した断面模式図である。図１４に示すように、本実施形態における本発明素子は、下地基板上１３４に形成された下部電極配線１３３と上部電極配線１３１と、上下電極間に記憶材料体としての可変抵抗体１３２を有する構造であるとともに、下部電極配線１３３と接続する可変抵抗体１３２が上部電極配線１３１に向かって突出する形状を成している。これによって、可変抵抗体１３２と上部電極配線１３１の接触面の断面形状が下部電極配線１３３の線幅よりも細く形成されている。
【００９５】
次に、本実施形態の本発明素子の製造方法を図２に示すような１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図１５および図１６は本実施形態における本発明素子の製造工程を示す図であり、図１５（ａ）〜図１６（ｆ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図１５および図１６では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、すなわち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、すなわち下部電極配線ＢＥに沿った断面模式図を、それぞれ左右に示している。
【００９６】
まず、周辺回路等（図示せず）を適宜形成した半導体基板１４５上に下地絶縁膜１４４を形成する。本実施形態では第３の実施形態と同様に、膜厚１５００ｎｍの厚みでＢＰＳＧ膜１４４を堆積させた後、さらにその表面をＣＭＰ法にて、半導体基板１４５表面上のＢＰＳＧ膜１４４の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、下部電極配線となる材料膜１４３をその上に堆積する。本実施形態では、厚さ５ｎｍのＴｉ膜と厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。さらに、下部電極配線となる材料膜１４３上にＣＶＤ法でＳｉＮ膜１４６を１５０ｎｍ堆積する。その後、フォトリソグラフィの手法によって図２の下部電極配線ＢＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとしてＳｉＮ膜１４６をエッチングし、レジスト除去後、ＳｉＮ膜１４６をマスクとして及び下部電極配線となる材料膜１４３をエッチングすることにより、図１５（ａ）に示される下部電極配線を形成する。
【００９７】
次に、図１５（ｂ）に示すように、可変抵抗体となる材料膜の一例としてのＴｉＯ２膜１４２をＣＶＤ法で２５ｎｍの厚みで全面に堆積する。この際、下部電極１４３の側壁に形成されたＴｉＯ２膜１４２の厚みを例えば約２０ｎｍとすることができる。
【００９８】
次に、下地絶縁膜１４４上及びＳｉＮ膜１４６上のＴｉＯ２膜１４２が完全に除去されるまでエッチバックによる加工を行う。当該工程によって、図１５（ｃ）に示すように、下部電極１４３とＳｉＮ膜１４６の側壁に渡ってＴｉＯ２膜からなる可変抵抗体１４２が突起状に残存する。
【００９９】
次に、図１５（ｄ）に示すように、ＳｉＯ２膜１４７をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【０１００】
次に、図１６（ｅ）に示すように、ＣＭＰ法でＳｉＯ２膜１４７をＴｉＯ２膜１４２およびＳｉＮ膜１４６の上面レベルまで研磨することにより、表面を平坦化するとともにＴｉＯ２膜１４２を一部露出させる。平坦化方法はＣＭＰ法に限られたものではなく、スピンオン法、スピンオン法とエッチバック法の組み合わせを含む任意の適切な平坦化技術を用いても構わない。
【０１０１】
次に、上部電極配線となる材料膜１４１を全面に堆積する。本実施形態では、厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜１４１をエッチングすることにより上部電極配線１４１を形成する。さらに、図１６（ｆ）に示すように、層間絶縁膜１４８を堆積し、上部電極配線１４１及び下部電極配線１４３へのコンタクト及びメタル配線（いずれも図示せず）を形成する。
【０１０２】
本実施形態の構成によれば、可変抵抗体が下部電極配線から上部電極配線に向かって突出する形状であり、突起状の可変抵抗体は下部電極配線とその側壁にて接続される構成である。このように形成される可変抵抗素子は、上述の各実施形態と同様、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。
【０１０３】
図１７は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図１７（ａ）は従来構成のものを示しており、図１７（ｂ）は本実施形態による構成を示している。なお、図１７（ａ）は図１３（ａ）に示される構成と同一である。
【０１０４】
本実施形態の可変抵抗素子によれば、下部電極配線９３の外側側面領域（図中の破線領域）にのみ突起状の可変抵抗体が形成され、当該可変抵抗体と下部電極配線９３とが接続される構成であるため、この可変抵抗体と上部電極配線９４とのクロスポイント部分である領域Ｓ５（図中の斜線部）が、可変抵抗体の電気的に寄与している領域となる。
【０１０５】
領域Ｓ５は、少なくとも突起状の可変抵抗体の膜厚分の幅を持った線状の形状をしているが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。突起状の可変抵抗体は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。
【０１０６】
すなわち、本実施形態の構成によれば、上述の各実施形態の構成と同様、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。
【０１０７】
＜第５の実施形態＞
本発明素子およびその製造方法の第５の実施形態（以下、適宜「本実施形態」と呼称する）について、図１８および図１９を参照して説明する。
【０１０８】
上述の第３及び第４の実施形態では、１Ｒ型のメモリセルに適用した場合を例として説明を行ったが、本発明はこれに限定されるものではない。本実施形態は、１Ｔ／１Ｒ型のメモリセルに適用した場合の可変抵抗素子およびその製造方法を例として以下に説明を行う。
【０１０９】
図１８は本実施形態における本発明素子の製造工程を示す図であり、図１８（ａ）〜図１８（ｇ）によって各工程順に示されている。
【０１１０】
まず、図１８（ａ）に示すように、公知の手順に従って、半導体基板１５１上に選択トランジスタＴを形成する。即ち、素子分離領域１５２を形成した半導体基板１５１上にゲート絶縁膜１５３、ゲート電極１５４、及び拡散層であるドレイン領域１５５及びソース領域１５６から構成される選択トランジスタＴを形成する。その後、その上に下地層間絶縁膜１５７を形成する。本実施形態では、膜厚１２００ｎｍの厚みでＢＰＳＧ膜を堆積させた後、さらにその表面をいわゆるＣＭＰ法にて、ゲート電極１５４上のＢＰＳＧ膜の厚みが４００ｎｍとなるまで研磨することにより表面を平坦化させるものとする。
【０１１１】
次に、図１８（ｂ）に示すように、下部電極１５９とドレイン領域１５５を接続するコンタクトプラグ１５８を形成する。このコンタクトプラグ１５８は、例えば、公知のフォトリソグラフィの手法によってパターニングしたレジストをマスクとして下地層間絶縁膜１５７をエッチングすることにより、選択トランジスタＴのドレイン領域５５に到達するコンタクトホール１５８を開口し、そして、導電性ポシリコン膜を堆積した後ＣＭＰ法により研磨することで、下地層間絶縁膜１５７上の導電性ポリシリコン膜を完全に除去してコンタクトホール１５８内のみに導電性ポリシリコン膜を残存させることで形成される。また、下部電極１５９は、ＴｉＮ膜をスパッタリング法で１５０ｎｍ堆積し、フォトリソグラフィの手法によってパターニングしたレジストをマスクとしてこれを加工することにより形成する。
【０１１２】
次に、ＳｉＯ２膜１６０をＣＶＤ法にて６００ｎｍの厚みで全面に堆積させた後、さらにその表面をいわゆるＣＭＰ法にて、下部電極１５９上のＳｉＯ２膜６０の厚みが２００ｎｍとなるまで研磨することにより表面を平坦化する。平坦化方法はＣＭＰ法に限られたものではなく、スピンオン法、スピンオン法とエッチバック法の組み合わせを含む任意の適切な平坦化技術を用いて平坦化され得る。そしてその後、フォトリソグラフィの手法とエッチングによってＳｉＯ２膜１６０をパターニングすることにより、図１８（ｃ）に示すように下部電極１５９まで到達する開口部１６１を形成する。
【０１１３】
次に、図１８（ｄ）に示すように、可変抵抗体となる材料膜の一例としてのＴｉＯ２膜１６２をＣＶＤ法で２５ｎｍの厚みで全面に堆積する。このとき、例えば開口部１６１内の側面に形成されるＴｉＯ２膜１６２の厚みを約２０ｎｍとすることができる。その後、ＳｉＯ２膜１６３をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【０１１４】
次に、ＣＭＰ法でＳｉＯ２膜１６３をＴｉＯ２膜１６２表面レベルまで研磨することにより、表面を平坦化するとともにＴｉＯ２膜１６２を露出させる。その後、図１８（ｅ）に示すように、開口部１６１以外のＳｉＯ２膜１６０上のＴｉＯ２膜１６２をエッチバック法により除去することにより、ＴｉＯ２膜からなる可変抵抗体１６２を形成する。
【０１１５】
次に、上部電極配線となる材料膜の一例としてのＴｉＮ膜１６４を全面に堆積する。本実施形態では、膜厚１５０ｎｍのＴｉＮ膜をスパッタリング法にて成膜するものとする。そして、図１８（ｆ）に示すように、フォトリソグラフィの手法とエッチングによってパターニングすることによりＴｉＮ膜からなる上部電極１６４を加工することで、上部電極１６４、可変抵抗体１６２及び下部電極１５９からなる可変抵抗素子Ｒが形成される。
【０１１６】
次に、可変抵抗素子Ｒ上の層間絶縁膜としてＳｉＯ２膜１６５をＣＶＤ法により成膜し、その後、図１８（ｇ）に示すように、上部電極１６４とコンタクトプラグ１６６を介して電気的に接続するビット配線１６８と、ソース領域１５６とコンタクトプラグ１６７を介して電気的に接続するソース配線１６９を形成する。
【０１１７】
このように形成される可変抵抗素子は、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。この点について、以下に図面を参照して説明を行う。
【０１１８】
図１９は、１Ｔ／１Ｒ型のメモリセルにおいて、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図１９（ａ）は従来構成のものを示しており、図１９（ｂ）は本実施形態による構成を示している。
【０１１９】
従来構成の場合、可変抵抗体の電気的に寄与している領域の面積は、例えば図２７の構造では上部電極あるいは下部電極のいずれか一方の電極の面積に相当し、図２９の構造では上下電極間に形成された開口部分の面積に相当する。すなわち、図１９（ａ）に示されるように、加工寸法によって規定される開口部領域１２７と可変抵抗体の電気的に寄与している領域Ｓ６（図中の斜線部）とはほぼ一致する。
【０１２０】
これに対し、本実施形態の可変抵抗素子によれば、図１９（ｂ）に示す開口部領域９５の内側に沿って突起した部分を持つ可変抵抗体が形成されるため、当該突起部分の可変抵抗体と上部電極若しくは下部電極とのオーバーラップ部分である領域Ｓ７（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。領域Ｓ７は、少なくとも突起状部分の可変抵抗体の膜厚分の幅を持った方形環状の形状をしているが、従来の可変抵抗素子における領域Ｓ６よりもその面積は縮小される。突起状部分の可変抵抗体は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。また、開口部の形状によって、可変抵抗体の突起状部分の平面的形状が矩形環状或いは輪環状であってもその効果は同様である。
【０１２１】
なお、本実施形態では、開口部内に突起した部分を持つ可変抵抗体を形成する方法で説明したが、第３の実施形態の図１０（ｂ）と同様な構成により、開口部１６１の内側側面のみに可変抵抗体１６２を形成するようにしても良い。また、他の変形例として、第４の実施形態と同様な手順により下部電極１６４の側壁に突起状に可変抵抗体を形成する構成とすることもできる。
【０１２２】
＜第６の実施形態＞
本発明素子およびその製造方法の第６の実施形態（以下、適宜「本実施形態」と呼称する）について、図２０〜図２５を参照して説明する。
【０１２３】
図２０は、本実施形態の本発明素子を示した断面図である。図２０（ａ）に示すように、本実施形態の本発明素子は、下地基板１７４上に形成された下部電極配線１７３と上部電極配線１７１と、上下電極間に記憶材料体としての可変抵抗体１７２を有する構造であるとともに、上部電極配線１７１と接続する可変抵抗体１７２が下部電極配線１７３に向かって突出する突起形状を成している。これにより、可変抵抗体１７２と下部電極配線１７３の接触面の断面形状が下部電極配線１７３の線幅よりも細く形成されている。
【０１２４】
また、図２０（ｂ）に示すように、本実施形態における本発明素子は、下地基板１７８上に形成された下部電極配線１７７と上部電極配線１７５と、上下電極配線間に記憶材料体としての可変抵抗体１７６を有する構造であるとともに、可変抵抗体１７６が下部電極配線１７７上の一部の領域のみに形成されている。これによって、可変抵抗体１７６と上部電極配線１７５及び下部電極配線１７７との夫々の接触面の断面形状が、何れも下部電極配線１７７の線幅よりも細く形成されている。
【０１２５】
このように構成される本発明素子を１Ｒ型のメモリセルに適用した場合の例として、図２０（ａ）に示す可変抵抗素子を以って以下に説明する。図２１〜図２３は本実施形態における本発明素子の製造工程を示す図であり、図２１（ａ）〜図２３（ｉ）によって各工程順に示されている（紙面の都合上３図面に分かれている）。図２１〜図２３では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、すなわち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、すなわち下部電極配線ＢＥに沿った断面模式図を、夫々左右に示している。また、図２４は図２１（ｃ）の製造工程で用いられる開口パターンＷＢＥのレイアウトを示した平面摸式図である。
【０１２６】
まず、周辺回路等（図示せず）を適宜形成した半導体基板１８５上に下地絶縁膜１８４を形成する。本実施形態では第３の実施形態と同様に、膜厚１５００ｎｍの厚みでＢＰＳＧ膜１８４を堆積させた後、さらにその表面をＣＭＰ法にて、半導体基板１８５表面上のＢＰＳＧ膜１８４の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、下部電極配線となる材料膜１８３を堆積する。本実施形態では、厚さ５ｎｍのＴｉ膜と厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１０５ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。その後、フォトリソグラフィの手法によって図２の下部電極配線ＢＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとして下部電極配線となる材料膜１８３をエッチングすることにより、図２１（ａ）に示される下部電極配線１８３を形成する。さらにその上に、ＳｉＯ２膜１８６をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【０１２７】
次に、ＣＭＰ法でＳｉＯ２膜１８６を下部電極配線１８３の表面レベルまで研磨することにより表面を平坦化する。さらにその上に、図２１（ｂ）に示すように、Ａｌ２Ｏ３膜１８７をＣＶＤ法にて１５０ｎｍの厚みで全面に堆積する。
【０１２８】
次に、フォトリソグラフィの手法によって図２４の破線領域ＷＢＥで示すような開口パターン形状にパターニングしたレジスト（図２１では図示せず）をマスクとしてＡｌ２Ｏ３膜１８７をエッチングすることにより、図２１（ｃ）に示すように、隣接するＡｌ２Ｏ３膜１８７パターンの間に開口部１８８を形成する。図２４において、ＢＥパターンは図２に示される下部電極配線ＢＥと同一の構成であり、開口パターンＷＢＥは下部電極配線ＢＥと同じ方向に延伸するパターンで、その短辺側の両辺は隣り合う２本の下部電極配線ＢＥ領域上に夫々位置するようにレイアウトされている。そして、開口パターンＷＢＥは下部電極配線ＢＥの２本置きのピッチをもって、下部電極配線ＢＥと平行に繰り返し配列されている。ここで、開口パターンＷＢＥの短辺側の両辺（短辺側の境界）は、夫々必ずしも下部電極配線ＢＥの中心線上にある必要は無く、少なくとも下部電極配線ＢＥ領域上にあればどこでも構わない。
【０１２９】
次に、図２１（ｄ）に示すように、絶縁材料であるＳｉＯ２膜１８９をＣＶＤ法にて２５ｎｍの厚みで全面に堆積する。この際、開口部１８８の内側側面に沿って形成されたＳｉＯ２膜１８９の厚みは例えば２０ｎｍとすることができる。なお、ＳｉＯ２膜１８９は開口部１８８に沿って形成されるので、開口部１８８内を充填することはない。
【０１３０】
次に、絶縁膜１８７及び１８６上のＳｉＯ２膜１８９が完全に除去されるまでエッチバックによる加工を行う。当該工程によって、図２２（ｅ）に示すように、開口部１８８の側面のみにＳｉＯ２膜１８９が残存する。さらにその上に、ＳｉＮ膜１９０をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【０１３１】
次に、図２２（ｆ）に示すように、ＣＭＰ法でＳｉＮ膜１９０をＡｌ２Ｏ３膜８７表面レベルまで研磨することにより、表面を平坦化するとともに開口部１８８の内側側面に形成されたＳｉＯ２膜１８９の先端部を露出させる。また当該工程の結果として、同じく図２２（ｆ）に示すように、絶縁膜１８７及び１９０がＳｉＯ２膜１８９を挟んで交互に配列するような形状となる。
【０１３２】
次に、図２２（ｇ）に示すように、弗酸を含むウエットエッチング法によりＳｉＯ２膜１８９のみをＡｌ２Ｏ３膜１８７、ＳｉＮ膜１９０および下部電極配線１８３に対して選択的に除去する。当該工程により、下部電極配線１８３表面上の一部の領域のみが、開口部１８８の内側側面に沿って形成されたＳｉＯ２膜１８９の厚みの分だけ露出し、Ａｌ２Ｏ３膜１８７およびＳｉＮ膜１９０の高さを有する開口部１９１が形成される。
【０１３３】
次に、図２２（ｈ）に示すように、可変抵抗体の材料膜の一例としての厚み２５ｎｍのＴｉＯ２膜１８２を全面に成膜する。本実施形態では、基板温度３５０℃〜４００℃で、ＴｉＣｌ４と酸素を反応させてＴｉＯ２膜を堆積させるＣＶＤ法にて作成した。当該工程によって、下部電極配線１８３表面上の一部に形成された開口部１９１内に可変抵抗体となるＴｉＯ２膜１８２が埋め込まれる。
【０１３４】
次に、上部電極配線となる材料膜１８１を全面に堆積する。本実施形態では、厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜８１をエッチングすることにより上部電極配線１８１を形成する。さらに、図２３（ｉ）に示すように、層間絶縁膜１９２を堆積し、上部電極配線１８１及び下部電極配線１８３へのコンタクト及びメタル配線（いずれも図示せず）を形成する。
【０１３５】
以上の製造工程の説明は、図２０（ａ）の可変抵抗素子の適用を例とした。図２０（ｂ）の可変抵抗素子については、図２２（ｈ）の工程において、ＴｉＯ２膜１８２を全面に堆積させた後にＡｌ２Ｏ３膜１８７及びＳｉＮ膜１９０上のＴｉＯ２膜１８２が完全に除去されるまでエッチバックによる加工を行うことで、開口部１９１内のみにＴｉＯ２膜１８２を残存させることで形成することができる。なおこの場合、ＴｉＯ２膜１８２の先端がＡｌ２Ｏ３膜１８７及びＳｉＮ膜１９０表面と概ね同じ水平面である形状に限定されるものでは無く、上下電極が対向する方向の可変抵抗体の厚みの調整を目的として、ＴｉＯ２膜１８２に対してさらにエッチングを施し、ＴｉＯ２膜１８２の先端をＡｌ２Ｏ３膜１８７及びＳｉＮ膜１９０表面よりも下面とすることにより当該可変抵抗体の厚みを薄くさせるような構成でも構わない。
【０１３６】
以上のように形成される図２０（ａ）及び図２０（ｂ）に示す可変抵抗素子は、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。この点について、以下に図面を参照して説明を行う。
【０１３７】
図２５は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図２５（ａ）は従来構成のものを示しており、図２５（ｂ）は本実施形態による構成を示している。なお、図２５（ａ）は図１３（ａ）および図１７（ａ）に示される構成と同一である。
【０１３８】
本実施形態の可変抵抗素子によれば、下部電極配線９６の配線上領域のうち、図２４での開口パターンＷＢＥの境界側の一部領域にのみ可変抵抗体が形成されて（図２５中の破線領域）下部電極配線と電気的に接続される構成であるため、この可変抵抗体と上部電極配線９７とのクロスポイント部分である領域Ｓ８（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。
【０１３９】
領域Ｓ８は、少なくとも下部電極配線９６上の一部領域に形成された可変抵抗体の膜厚分の幅を持った線状の形状をしているが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。また、この可変抵抗体は自己整合的なプロセスで形成できるので、その面積を任意に変えることができる。
【０１４０】
すなわち、本実施形態の構成によれば、上述の各実施形態の構成と同様、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。さらに、本実施形態の構成によれば、１つの可変抵抗素子あたりの接触面が１本の線状の形状であるため、開口パターンＷＢＥによるフォトリソグラフィ工程及びエッチング工程が追加されるものの、１つの可変抵抗素子あたりの接触面が２本の線状の形状であった第３及び第４の実施形態よりも接触面積をさらに縮小することができる。
【０１４１】
なお、本実施形態では、開口部１８８上に形成した膜をＳｉＯ２膜１８９としたがこれに限定されるものではなく、他の材料膜を用いても構わない。また、該膜は図２２（ｇ）の工程で除去されるダミー膜であるので必ずしも絶縁性材料膜である必要はなく、導電性材料膜であっても構わない。ただし、絶縁膜１８７と１９０、及び下部電極配線１８３に対して選択的にエッチングして除去できるような材料であることが望ましい。また、本実施形態では、当該選択的なエッチングを酸処理によるウエットエッチングとしたがこれに限定されるものではない。また、絶縁膜１８６、１８７及び１９０についても、その膜種が本実施形態での材料に限定されるものではない。
【０１４２】
以上第１〜第６の実施形態を以って説明したように、本発明素子は上部電極あるいは下部電極に接続される可変抵抗体を介して流れる電流経路の断面形状を、上下電極のいずれの電極の線幅よりも細く、また、その線幅が製造プロセスにおける最小加工寸法よりも小さくなるように形成した構成であるため、上部電極及び下部電極の線幅を縮小する必要がない。従って、何らかの方法によって上部電極若しくは下部電極の線幅を露光技術の制約以上に縮小することによって従来の課題を解決する場合に起こりうる上部電極及び下部電極の配線抵抗の増大という問題が、本発明素子では回避することができる。このことは、メモリセルの集積化に応じてより長い電極配線長が求められる１Ｒ型のメモリセルアレイ構成に対して本発明素子がより有効であることを示唆するものである。
【０１４３】
なお、上述した本発明の各実施形態では、絶縁膜に沿って形成された可変抵抗体の厚みが概ね一定となるような形状を例としたが、本発明の可変抵抗素子の可変抵抗体は必ずしもこれらの形状に限定されるものではない。本発明素子の特徴である可変抵抗体の電気的に寄与する領域の面積を縮小する構成であれば、例えば、図２６（ａ）及び（ｂ）に示すような変形例も可能である。
【０１４４】
図２６（ａ）では、下地基板１９６上に形成された下部電極配線１９５と上部電極配線１９３と、上下電極配線間に記憶材料体としての可変抵抗体１９４を有する構造であるとともに、下部電極配線１９５と接続する可変抵抗体１９４が上部電極配線１９３に近づくにつれて先細りする形状を成している。これにより、可変抵抗体１９４と上部電極配線１９３の接触面の形状のみが下部電極配線１９５の線幅よりも細く形成されている。
【０１４５】
また、図２６（ｂ）では、下地基板２００上に形成された下部電極配線１９９と上部電極配線１９７と、上下電極配線間に記憶材料体としての可変抵抗体１９８を有する構造であるとともに、上下部電極配線と接続する可変抵抗体１９８の一部分に、下部電極配線１９９の線幅よりも細いくびれが形成されている。そして、上下電極配線間で可変抵抗体を介して流れる電流路は、上下電極間の可変抵抗体の断面積の最も小さい箇所である当該くびれ部分の断面領域に制約される。すなわち、可変抵抗体の電気的に寄与する領域の面積の縮小は必ずしも上下電極配線のいずれかと接触する面で行う必要は無く、本変形例のように可変抵抗体の少なくとも一部分の平面形状の面積が縮小されていれば良い。
【０１４６】
また、上述した本発明の各実施形態では、可変抵抗体をＴｉＯ２膜としたが、可変抵抗体膜はこれに限定されるものではない。例えば、他の遷移金属元素の酸化物若しくは遷移金属元素の酸窒化物とすることができる。或いは、ＰＣＭＯ等のペロブスカイト型酸化物を可変抵抗体と適用しても本発明の有効性は何ら変わるものではない。また、上述の各実施形態ではＣＶＤ法により成膜したＴｉＯ２膜を可変抵抗体としたが、成膜方法はこれに限定されるものではない。例えば他の材料膜を含め、スパッタリング法、蒸着法、スピンコート法等他の成膜手法であっても、本発明の有効性が損なわれるものではない。
【０１４７】
また、上述した本発明の各実施形態では、上部電極及び下部電極をＴｉＮ膜、或いはＴｉＮ膜とＴｉ膜とＡｌ−Ｃｕ膜の積層構造膜としたがこれに限定されるものではない。例えば、他の遷移金属或いはそれらの元素を含む合金やＰｔ、Ｉｒ、Ｒｕ、Ｏｓ、Ｒｈ、Ｐｄ等の貴金属やＡｌ等の金属元素及び他の合金類など、任意に選択することが可能である。
【０１４８】
また、以上説明した本発明の実施形態では、窒化チタンをＴｉＮに、酸化チタンをＴｉＯ２等に表記したが、これは略記であって各元素の組成比を厳密に限定するものではない。特に、酸化チタンについては、可変抵抗性を有する組成比であれば、可変抵抗体としての本発明への適用を妨げるものではない。さらに、各実施形態において製造工程を説明する際に記載された寸法は一例であり、この寸法に限定されるものではない。
【図面の簡単な説明】
【０１４９】
【図１】本発明の第１の実施形態の可変抵抗素子の構成を示す概略断面図
【図２】１Ｒ構成のメモリセルアレイを示す平面模式図
【図３】本発明の第１の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図４】本発明の第１の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図５】従来構成及び本発明の第１の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図
【図６】本発明の第２の実施形態の可変抵抗素子の構成を示す概略断面図
【図７】本発明の第２の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図８】本発明の第２の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図９】従来構成及び本発明の第２の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図
【図１０】本発明の第３の実施形態の可変抵抗素子の構成を示す概略断面図
【図１１】本発明の第３の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図１２】本発明の第３の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図１３】従来構成及び本発明の第３の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図
【図１４】本発明の第４の実施形態の可変抵抗素子の構成を示す概略断面図
【図１５】本発明の第４の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図１６】本発明の第４の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図１７】従来構成及び本発明の第４の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図
【図１８】本発明の第５の実施形態の可変抵抗素子の製造工程順に示した概略断面図
【図１９】従来構成及び本発明の第５の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図
【図２０】本発明の第６の実施形態の可変抵抗素子の構成を示す概略断面図
【図２１】本発明の第６の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図２２】本発明の第６の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図２３】本発明の第６の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図２４】本発明の第６の実施形態の可変抵抗素子の製造工程における開口パターンのレイアウトを示した平面摸式図
【図２５】従来構成及び本発明の第６の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図
【図２６】本発明の他の変形例を示す概略断面図
【図２７】従来の可変抵抗素子の基本的な構造を示す斜視図
【図２８】可変抵抗素子と選択トランジスタを備えた１Ｔ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図２９】１Ｔ／１Ｒ型メモリセルの構造の従来の一構成例を示す断面模式図
【図３０】可変抵抗素子を備えた１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図３１】１Ｒ型メモリセルの構造の従来の一構成例を模式的に示す斜視図
【符号の説明】
【０１５０】
Ｒ：可変抵抗素子
Ｔ：選択トランジスタ
ＴＥ，４，１４，５４，６４，９２，９４，９７，１０１，１０５，１１１，１２２，１２４，１２６，１３１，１４１，１６４，１７１，１７５，１８１，１９３，１９７，２０１，２２０，２４３：上部電極
ＢＥ，１，１１，５１，６１，９１，９３，９６，１０３，１０７，１１３，１２１，１２３，１２５，１３３，１４３，１５９，１７３，１７７，１８３，１９５，１９９，２０３，２１８，２４１：下部電極
２，１２，５２，６２：突起電極物
３，１３，５３，６３，１０２，１０６，１１２，１３２，１４２，１６２，１７２，１７６，１８２，１９４，１９８，２０２，２１９，２４２：可変抵抗体
Ａ，９５，１１８，１６１，１８８，１９１：開口部
５，５５，１０４，１０８，１３４，１７４，１７８，１８５，１９６，２００，２４４：下地基板
１６，６６，１１５，１４５，１５１，２１１：半導体基板
１５，６５，１１４，１４４，１５７，１８４：下地層間絶縁膜
１７，６７，１１６，１４６，１９０：ＳｉＮ膜
１８，１９，６８，１１７，１１９，１４７，１６０，１６３，１８６，１８９：ＳｉＯ２膜
１８７：Ａｌ２Ｏ３膜
２０，６９，１２０，１４８，１６５，１９２：層間絶縁膜
ＷＢＥ：開口パターン
１５２，２１２：素子分離領域
１５３，２１３：ゲート絶縁膜
１５４，２１４：ゲート電極
１５５，２１５：ドレイン領域
１５６，２１６：ソース領域
１５８，１６６，１６７，２１７，２２１，２２２：コンタクトプラグ
１６８，２２３：ビット配線
１６９，２２４：ソース配線
１２７：開口部若しくは電極サイズ
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８：可変抵抗体の電気的に寄与する領域若しくは可変抵抗体を介して電流が流れる電流路の断面形状
２０４，２３１：メモリセルアレイ
２０５，２３２：ビット線デコーダ
２０６，２３３：ワード線デコーダ
２０７    ソース線デコーダ
ＢＬ１，ＢＬ２，・・・，ＢＬｍ：ビット線
ＷＬ１，ＷＬ２，・・・，ＷＬｎ：ワード線
ＳＬ１，ＳＬ２，・・・，ＳＬｎ：ソース線
【図１】
2007180474.tif 000003
【図２】
2007180474.tif 000004
【図３】
2007180474.tif 000005
【図４】
2007180474.tif 000006
【図５】
2007180474.tif 000007
【図６】
2007180474.tif 000008
【図７】
2007180474.tif 000009
【図８】
2007180474.tif 000010
【図９】
2007180474.tif 000011
【図１０】
2007180474.tif 000012
【図１１】
2007180474.tif 000013
【図１２】
2007180474.tif 000014
【図１３】
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【図１４】
2007180474.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2007180474.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【手続補正書】
【提出日】平成19年5月28日(2007.5.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板面に平行な第１方向に延伸する下部電極と、前記基板面に平行且つ前記第１方向と直交する第２方向に延伸する上部電極と、前記下部電極と前記上部電極との間を電気的に絶縁する前記基板面に平行な方向に相互に離間して隣接する２つの層間絶縁膜と、前記下部電極と前記上部電極の交差個所において前記２つの層間絶縁膜に挟まれた間隙に沿って前記両電極間を前記基板面に垂直な方向に接続する可変抵抗体とを備えてなり、前記両電極間に電圧パルスを印加することにより、前記両電極間の前記交差個所における電気抵抗が変化する可変抵抗素子であって、
前記２つの層間絶縁膜の一方の第１層間絶縁膜が、前記下部電極を間に挟んで前記第２方向に分断され、分断された２つの第１層間絶縁膜の対向する各側面が前記下部電極の側面に接して前記第１方向に延伸するように形成され、
前記２つの層間絶縁膜の他方の第２層間絶縁膜が、その下面が前記下部電極の上面と接するか或いは前記下部電極の上面より上方に位置し、その上面が前記上部電極の下面と接し、且つ、前記下部電極より狭い線幅で前記第１方向に延伸するように形成され、
前記可変抵抗体が、前記分断された２つの第１層間絶縁膜の各側面と前記第２層間絶縁膜の両側面の間と、前記下部電極の上面と前記上部電極の下面の間を充填して前記第１方向に延伸し、前記両電極間の前記交差個所において上端面が前記上部電極の下面に当接し、下端面が前記下部電極の上面に当接するように形成され、
前記２つの層間絶縁膜の前記第２方向の離間距離が、製造プロセスにおける最小加工寸法よりも小さいことを特徴とする可変抵抗素子。
【請求項２】
基板面に平行な第１方向に延伸する下部電極と、前記基板面に平行且つ前記第１方向と直交する第２方向に延伸する上部電極と、前記下部電極と前記上部電極との間を電気的に絶縁する前記基板面に平行な方向に相互に離間して隣接する２つの層間絶縁膜と、前記下部電極と前記上部電極の交差個所において前記２つの層間絶縁膜に挟まれた間隙に沿って前記両電極間を前記基板面に垂直な方向に接続する可変抵抗体とを備えてなり、前記両電極間に電圧パルスを印加することにより、前記両電極間の前記交差個所における電気抵抗が変化する可変抵抗素子であって、
前記２つの層間絶縁膜の一方の第１層間絶縁膜が、その下面が前記下部電極の上面と接し、その上面が前記上部電極の下面と接し、且つ、その両側面が前記下部電極の両側面と夫々上下に連続して前記第１方向に延伸するように形成され、
前記２つの層間絶縁膜の他方の第２層間絶縁膜が、前記下部電極を間に挟んで前記第２方向に分断され、分断された２つの第１層間絶縁膜の対向する各側面が前記下部電極と前記第１層間絶縁膜の側面から夫々離間して前記第１方向に延伸するように形成され、
前記可変抵抗体が、前記分断された２つの第２層間絶縁膜の各側面と前記第１層間絶縁膜及び前記下部電極の両側面の間と、前記下部電極の下面位置と前記上部電極の下面の間を充填して前記第１方向に延伸し、前記両電極間の前記交差個所において上端面が前記上部電極の下面に当接し、下端面が前記下部電極の側面に当接するように形成され、
前記２つの層間絶縁膜の前記第２方向の離間距離が、製造プロセスにおける最小加工寸法よりも小さいことを特徴とする可変抵抗素子。
【請求項３】
基板面に平行な平板状の下部電極と、前記基板面に平行な平板状の上部電極と、前記下部電極と前記上部電極との間を電気的に絶縁する前記基板面に平行な方向に相互に離間して隣接する２つの層間絶縁膜と、前記下部電極と前記上部電極の交差個所において前記２つの層間絶縁膜に挟まれた間隙に沿って前記両電極間を前記基板面に垂直な方向に接続する可変抵抗体とを備えてなり、前記両電極間に電圧パルスを印加することにより、前記両電極間の前記交差個所における電気抵抗が変化する可変抵抗素子であって、
前記２つの層間絶縁膜の一方の第１層間絶縁膜が、前記両電極間の前記交差個所において、前記下部電極の上面と前記上部電極の下面の間を貫通する開口部を備えて形成され、
前記２つの層間絶縁膜の他方の第２層間絶縁膜が、その下面が前記下部電極の上面と接するか或いは前記下部電極の上面より上方で、且つ、その上面が前記上部電極の下面と接し、その外側面が前記開口部の内側面と離間して対向するように前記開口部内に形成され、
前記可変抵抗体が、前記第１層間絶縁膜の前記開口部の内側面と前記第２層間絶縁膜の前記外側面の間と、前記下部電極の上面と前記上部電極の下面の間を充填して、上端面が前記上部電極の下面に当接し、下端面が前記下部電極の上面に当接するように形成され、
前記２つの層間絶縁膜の離間距離が、製造プロセスにおける最小加工寸法よりも小さいことを特徴とする可変抵抗素子。
【請求項４】
基板面に平行な第１方向に延伸する下部電極と、前記基板面に平行且つ前記第１方向と直交する第２方向に延伸する上部電極と、前記下部電極と前記上部電極との間を電気的に絶縁する前記基板面に平行な方向に相互に離間して隣接する２つの層間絶縁膜と、前記下部電極と前記上部電極の交差個所において前記２つの層間絶縁膜に挟まれた間隙に沿って前記両電極間を前記基板面に垂直な方向に接続する可変抵抗体とを備えてなり、前記両電極間に電圧パルスを印加することにより、前記両電極間の前記交差個所における電気抵抗が変化する可変抵抗素子であって、
前記２つの層間絶縁膜が、前記下部電極上で前記第２方向に離間し、その夫々の上面が前記上部電極の下面に接するか或いは前記上部電極の下面より下方または上方に位置し、その夫々の下面が前記下部電極の上面と接し、且つ、前記２つの層間絶縁膜の対向する各側面が前記第１方向に延伸するように形成され、
前記可変抵抗体が、前記２つの層間絶縁膜が前記下部電極上で離間して形成された間隙と、前記下部電極の上面と前記上部電極の下面の間を充填して前記第１方向に延伸し、前記両電極間の前記交差個所において上端面が前記上部電極の下面に当接し、下端面が前記下部電極の上面に当接するように形成され、
前記２つの層間絶縁膜の前記第２方向の離間距離が、製造プロセスにおける最小加工寸法よりも小さいことを特徴とする可変抵抗素子。
【請求項５】
請求項１に記載の可変抵抗素子の製造方法であって、
基板上に前記下部電極となる第１電極膜を堆積した後、前記第１電極膜を所定の電極パターンに加工して前記下部電極を形成する第１工程と、
前記第１層間絶縁膜となる第１絶縁膜を、前記下部電極を覆って全面に堆積した後、前記下部電極上の前記第１絶縁膜を除去して前記下部電極の上面全部が露出する開口部を有する前記第１層間絶縁膜を形成する第２工程と、
前記開口部の内側壁に沿って、前記開口部内を完全に充填せずに前記可変抵抗体となる可変抵抗体用材料膜を全面に堆積する第３工程と、
前記第２層間絶縁膜となる第２絶縁膜を、前記開口部内を充填するように前記可変抵抗体用材料膜上に堆積する第４工程と、
前記開口部を除く前記第１層間絶縁膜上に堆積した前記可変抵抗体用材料膜の上面が露出するまで前記第２絶縁膜を除去する第５工程と、
前記開口部を除く前記第１層間絶縁膜上に積層された前記可変抵抗体用材料膜と前記第２絶縁膜を前記第１層間絶縁膜の上面が露出するまで除去して、前記可変抵抗体を前記開口部の内側壁に沿って形成するとともに、前記開口部内に前記第２層間絶縁膜を形成する第６工程と、
前記上部電極となる第２電極膜を全面に堆積した後、前記第２電極膜を所定の電極パターンに加工して前記上部電極を形成する第７工程と、を有することを特徴とする可変抵抗素子の製造方法。
【請求項６】
請求項１に記載の可変抵抗素子の製造方法であって、
基板上に前記下部電極となる第１電極膜を堆積した後、前記第１電極膜を所定の電極パターンに加工して前記下部電極を形成する第１工程と、
前記第１層間絶縁膜となる第１絶縁膜を、前記下部電極を覆って全面に堆積した後、前記下部電極上の前記第１絶縁膜を除去して前記下部電極の上面全部が露出する開口部を有する前記第１層間絶縁膜を形成する第２工程と、
前記開口部の内側壁に沿って、前記開口部内を完全に充填せずに前記可変抵抗体となる可変抵抗体用材料膜を全面に堆積する第３工程と、
前記開口部の底部と前記第１層間絶縁膜上に積層された前記可変抵抗体用材料膜を前記第１層間絶縁膜の上面と前記開口部の底面が露出するまで除去して、前記可変抵抗体を前記開口部の内側壁に沿って形成する第４工程と、
前記第２層間絶縁膜となる第２絶縁膜を、前記開口部内を充填するように全面に堆積する第５工程と、
前記第１層間絶縁膜と前記可変抵抗体の上面が露出するまで前記第２絶縁膜を除去して、前記開口部内に前記第２層間絶縁膜を形成する第６工程と、
前記上部電極となる第２電極膜を全面に堆積した後、前記第２電極膜を所定の電極パターンに加工して前記上部電極を形成する第７工程と、を有することを特徴とする可変抵抗素子の製造方法。
【請求項７】
前記第１工程において、基板上に前記第１電極膜と第３絶縁膜を堆積した後、前記第１電極膜と前記第３絶縁膜を所定の電極パターンに加工し、
前記第２工程において、前記下部電極と前記下部電極上の前記第３絶縁膜を覆って全面に前記第１絶縁膜を堆積した後、前記下部電極上の前記第１絶縁膜を前記第３絶縁膜の上面が露出するまで除去し、前記下部電極上から前記第３絶縁膜を除去して前記下部電極の上面全部が露出する前記開口部を形成することを特徴とする請求項５または６に記載の可変抵抗素子の製造方法。
【請求項８】
請求項２に記載の可変抵抗素子の製造方法であって、
基板上に前記下部電極となる第１電極膜と前記第１層間絶縁膜となる第１絶縁膜を順番に堆積した後、前記第１電極膜と前記第１絶縁膜を同一パターンに加工して前記下部電極と前記第１層間絶縁膜を同時に形成する第１工程と、
前記下部電極と前記第１層間絶縁膜の外側壁に沿って、前記可変抵抗体となる可変抵抗体用材料膜を全面に堆積する第２工程と、
前記可変抵抗体用材料膜を、前記下部電極と前記第１層間絶縁膜の外側壁の両側部分を残して除去して、前記下部電極と前記第１層間絶縁膜の外側壁に沿って前記可変抵抗体を形成する第３工程と、
前記第２層間絶縁膜となる第２絶縁膜を、前記第１層間絶縁膜の上面と前記可変抵抗体の表面を含む全面に堆積する第４工程と、
前記第２絶縁膜を前記第１層間絶縁膜と前記可変抵抗体の上面が露出するまで除去して平滑化し、前記第２層間絶縁膜を形成する第５工程と、
前記上部電極となる第２電極膜を全面に堆積した後、前記第２電極膜を所定の電極パターンに加工して前記上部電極を形成する第６工程と、を有することを特徴とする可変抵抗素子の製造方法。
【請求項９】
請求項３に記載の可変抵抗素子の製造方法であって、
基板上に前記下部電極となる第１電極膜を堆積した後、前記第１電極膜を所定の電極パターンに加工して前記下部電極を形成する第１工程と、
前記第１層間絶縁膜となる第１絶縁膜を、前記下部電極を覆って全面に堆積した後、前記下部電極上の前記第１絶縁膜の一部を除去して前記下部電極の上面の一部が露出する開口部を有する前記第１層間絶縁膜を形成する第２工程と、
前記開口部の内側壁に沿って、前記開口部内を完全に充填せずに前記可変抵抗体となる可変抵抗体用材料膜を全面に堆積する第３工程と、
前記第２層間絶縁膜となる第２絶縁膜を、前記開口部内を充填するように前記可変抵抗体用材料膜上に堆積する第４工程と、
前記開口部を除く前記第１層間絶縁膜上に堆積した前記可変抵抗体用材料膜の上面が露出するまで前記第２絶縁膜を除去する第５工程と、
前記開口部を除く前記第１層間絶縁膜上に積層された前記可変抵抗体用材料膜と前記第２絶縁膜を前記第１層間絶縁膜の上面が露出するまで除去して、前記可変抵抗体を前記開口部の内側壁に沿って形成するとともに、前記開口部内に前記第２層間絶縁膜を形成する第６工程と、
前記上部電極となる第２電極膜を全面に堆積した後、前記第２電極膜を所定の電極パターンに加工して前記上部電極を形成する第７工程と、を有することを特徴とする可変抵抗素子の製造方法。
【請求項１０】
請求項３に記載の可変抵抗素子の製造方法であって、
基板上に前記下部電極となる第１電極膜を堆積した後、前記第１電極膜を所定の電極パターンに加工して前記下部電極を形成する第１工程と、
前記第１層間絶縁膜となる第１絶縁膜を、前記下部電極を覆って全面に堆積した後、前記下部電極上の前記第１絶縁膜の一部を除去して前記下部電極の上面の一部が露出する開口部を有する前記第１層間絶縁膜を形成する第２工程と、
前記開口部の内側壁に沿って、前記開口部内を完全に充填せずに前記可変抵抗体となる可変抵抗体用材料膜を全面に堆積する第３工程と、
前記開口部の底部と前記第１層間絶縁膜上に積層された前記可変抵抗体用材料膜を前記第１層間絶縁膜の上面と前記開口部の底面が露出するまで除去して、前記可変抵抗体を前記開口部の内側壁に沿って形成する第４工程と、
前記第２層間絶縁膜となる第２絶縁膜を、前記開口部内を充填するように全面に堆積する第５工程と、
前記第１層間絶縁膜と前記可変抵抗体の上面が露出するまで前記第２絶縁膜を除去して、前記開口部内に前記第２層間絶縁膜を形成する第６工程と、
前記上部電極となる第２電極膜を全面に堆積した後、前記第２電極膜を所定の電極パターンに加工して前記上部電極を形成する第７工程と、を有することを特徴とする可変抵抗素子の製造方法。
【請求項１１】
請求項４に記載の可変抵抗素子の製造方法であって、
基板上に前記下部電極となる第１電極膜を堆積した後、前記第１電極膜を前記第１方向に平行して延伸する複数本の配線となる電極パターンに加工して前記下部電極を形成する第１工程と、
前記２つの層間絶縁膜の一方の第１層間絶縁膜となる第１絶縁膜を、前記下部電極を覆って全面に堆積した後、複数の前記下部電極に対して１本置きに前記第２方向の一方側に隣接する前記下部電極との間で対となる２本の前記下部電極の各上面の相手側寄りの一部とその間が露出する前記第１方向に延伸する開口部を有するように、前記第１絶縁膜の一部を除去して前記第１層間絶縁膜を形成する第２工程と、
前記開口部の内側壁に沿って、前記開口部内を完全に充填せずに全面に前記第１絶縁膜とは異なる材料からなるダミー膜を堆積する第３工程と、
前記ダミー膜を、前記開口部の内側壁の側方部分を残して除去して、前記開口部の内側壁に沿って前記第１方向に延伸するダミー側壁膜を形成する第４工程と、
前記２つの層間絶縁膜の他方の第２層間絶縁膜となる第２絶縁膜を、前記ダミー側壁膜を覆い前記開口部内を完全に充填するように全面に堆積する第５工程と、
前記ダミー側壁膜の上端面が露出するまで前記第２絶縁膜を除去して平滑化し、前記第２層間絶縁膜を形成する第６工程と、
前記ダミー側壁膜を除去することで、前記第１層間絶縁膜と前記第２層間絶縁膜の間の間隙を前記下部電極上に形成する第７工程と、
前記可変抵抗体となる可変抵抗体用材料膜を、前記間隙内を充填するように全面に堆積して、前記間隙内に前記可変抵抗体を形成する第８工程と、
前記上部電極となる第２電極膜を全面に堆積した後、前記第２電極膜を前記第２方向に平行して延伸する複数本の配線となる電極パターンに加工して前記上部電極を形成する第９工程と、を有することを特徴とする可変抵抗素子の製造方法。
【請求項１２】
前記第８工程において、前記可変抵抗体用材料膜を全面に堆積した後、前記２つの層間絶縁膜の上面が露出するまで前記可変抵抗体用材料膜を除去することを特徴とする請求項１１に記載の可変抵抗素子の製造方法。