(57)【要約】      （修正有）【課題】フラッシュメモリ素子において、フローティングゲートとコントロールゲート間の高いカップリング比を確保すると共に信頼性の向上をはかるのに容易なフラッシュメモリ素子及びその製造方法を提供する。【解決手段】フラッシュメモリ素子のフローティングゲート１２とコントロールゲート１６との間に形成されるゲート誘電膜を酸化膜とZrO2膜を積層して形成することを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に積層されるトンネル誘電膜及びフローティングゲート、ゲート誘電膜及びコントロールゲートで構成されるフラッシュメモリ素子において、
上記ゲート誘電膜が、酸化膜/ZrO2膜/酸化膜、酸化膜/ZrO2膜、ZrO2膜/酸化膜の積層膜のいずれか一つで構成されるフラッシュメモリ素子。
【請求項２】
上記酸化膜は、HTO膜であることを特徴とする請求項1に記載のフラッシュメモリ素子。
【請求項３】
さらに、上記ZrO2膜の下部または上部にAl2O3膜を含むことを特徴とする請求項1に記載のフラッシュメモリ素子。
【請求項４】
上記ゲート誘電膜が、酸化膜/ZrO2膜/酸化膜の構造の場合、上記酸化膜はそれぞれ30〜60Åの厚さを有することを特徴とする請求項1に記載のフラッシュメモリ素子。
【請求項５】
上記ゲート誘電膜が、酸化膜/ZrO2膜またはZrO2膜/酸化膜の構造の場合、上記酸化膜は60〜120Åの厚さを有することを特徴とする請求項1に記載のフラッシュメモリ素子。
【請求項６】
半導体基板上にトンネル誘電膜とフローティングゲート用導電膜を形成する段階と、
上記フローティングゲート用導電膜上にZrO2膜と少なくとも1層以上の酸化膜の積層膜からなるゲート誘電膜を形成する段階と、
上記構造物上にコントロールゲート用ポリシリコン膜を形成する段階を含むフラッシュメモリ素子の製造方法。
【請求項７】
上記フローティングゲート用導電膜を500〜2000Åの厚さで形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
【請求項８】
上記フローティングゲート用導電膜は、化学気相蒸着法でポリシリコン膜を蒸着して形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
【請求項９】
上記ゲート誘電膜を形成する段階は、上記フローティングゲート用導電膜上に第1酸化膜とZrO2膜を形成する段階と、熱処理工程を実施する段階と、上記ZrO2膜上に第2酸化膜を形成する段階と、からなることを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
上記ゲート誘電膜を形成する段階は、上記フローティングゲート用導電膜上に酸化膜とZrO2膜を形成する段階及び、熱処理工程を実施する段階からなることを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
上記ゲート誘電膜を形成する段階は、上記フローティングゲート用導電膜上にZrO2膜を形成する段階と、熱処理工程を実施する段階と、上記ZrO2膜上に酸化膜を形成する段階と、からなることを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
上記熱処理工程を酸素プラズマ雰囲気で10〜120秒間実施することを特徴とする請求項9〜11のいずれか1項に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
上記熱処理工程時のパワーを100〜1000Wで設定することを特徴とする請求項9〜11のいずれか1項に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
上記熱処理工程時の温度を100〜400℃で設定することを特徴とする請求項13に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
上記酸化膜は、高温酸化工程を用いて形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
【請求項１６】
上記ZrO2膜は、原子層蒸着法を用いて形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
【請求項１７】
上記ZrO2膜を30〜100Åの厚さで形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
【請求項１８】
さらに、上記ZrO2膜を形成する前、あるいは後にAl2O3膜を形成する段階を含むことを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
【請求項１９】
上記Al2O3膜を原子層蒸着法を用いて形成することを特徴とする請求項18に記載のフラッシュメモリ素子の製造方法。
【請求項２０】
上記ZrO2膜とAl2O3膜厚の比率が1:9〜9:1であることを特徴とする請求項18に記載のフラッシュメモリ素子の製造方法。
【請求項２１】
上記ZrO2膜とAl2O3膜の総厚さは30〜100Åであることを特徴とする請求項18に記載のフラッシュメモリ素子の製造方法。
【請求項２２】
上記コントロールゲート用導電膜を500〜2000Åの厚さで形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法
【請求項２３】
上記コントロールゲート用導電膜を化学気相蒸着法によりポリシリコン膜を蒸着して形成することを特徴とする請求項6に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子及びその製造方法に関するものであり、特に、高いカップリング比を確保すると共にフラッシュメモリの信頼性を向上させるためのフラッシュメモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
一般に、半導体メモリ装置は、大きく揮発性メモリ(volatile memory)と不揮発性メモリ(non-volatile memory)で区分される。
【０００３】
揮発性メモリは、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)等のRAM(RAM)が占めており、電源の印加時にデータ(data)の入力及び保存が可能であるが、電源の除去時にデータが揮発されて保存が不可能な特徴を有する。
【０００４】
DRAMは、トランジスタ(transistor)がスイッチ機能を、キャパシタ(capacitor)はデータ貯蔵機能を果たす形態であり、電源の供給が切れると、内部のデータも自動消滅する。そして、SRAMはフリップフロップ(flipflop)形態のトランジスタ構造を有し、トランジスタ間の駆動程度の差によりデータを格納する形態であり、これも電源の供給が切れると、内部のデータが自動消滅する。
【０００５】
これに反し、電源の供給が切れても貯蔵された情報を失わない非揮発性メモリ(non-volatile memory)は、システムの運営に関与するデータやオペレーションシステムを開発者がプログラムして供給する目的で開発されて発展してきた。このような非揮発性メモリ製品は、PROM(ProgrammableROM)、EPROM(Electrically Programmable ROM)、EEPROM(Electrically EPROM)に分類することができ、このうち、電気的方法にデータをプログラム及び消去することができるフラッシュメモリに対する需要が増加している傾向である。
【０００６】
フラッシュメモリ装置は、回路ボードから除去しないながら高速に電気的消去が可能なEEPROMの進歩した形態であり、メモリセルの構造が簡単であり、単位メモリ当たりの製造原価が安く、電源がない状態でもデータを保存することができるという長所がある。
【０００７】
一般的なフラッシュメモリセルは、半導体基板上に形成されたトンネル酸化膜、フローティングゲート(floating gate)、ゲート誘電膜、コントロールゲート(control gate)が順次積層された形態で構成され、上記ゲート誘電膜としては、ONO(OxideNitride Oxide)膜が使われる。
【０００８】
この時、上記トンネル酸化膜を間に置いたフローティングゲートと半導体基板の接触面積、トンネル酸化膜の膜厚、フローティングゲートとコントロールゲートの接触面積、ゲート誘電膜の厚さにより、フラッシュメモリセル特性は大きな差を示す。
【０００９】
フラッシュメモリセルの主要特性は、大きくプログラム速度、消去速度、プログラムセルの分布、消去セルの分布であり、信頼性に関わる特性としては、プログラム/消去の反復特性(endurance)、データ貯蔵特性(data retention)などがある。
【００１０】
一般に、プログラム及び消去速度は、半導体基板とフローティングゲートのキャパシタンス( Ｃtunnel)、フローティングゲートとコントロールゲート間のキャパシタンス(Ｃono)の比率で決定され、より正確にはカップリング比(coupling ratio)に比例する関係を示す。ここで、カップリング比は次のように示される。
【数１】
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【００１１】
即ち、一定の動作電圧で高いプログラム及び消去速度を得るためには、高いカップリング比を確保しなければならず、そのためにはＣtunnelを小さくするか、Ｃonoを大きくする必要がある。
【００１２】
フラッシュメモリ素子の設計ルール(design rule)が減少するにつれて、50nm以下の素子では、マルチレベルセル(Multi Level Cell)の具現時に干渉(interference)を減らすためにフローティングゲートの段差を減らしている。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、フローティングゲートの段差が減少すれば、フローティングゲートとコントロールゲート間のオーバーラップ面積が減るようになるため、Ｃonoが減少してカップリング比が小さくなる。
【００１４】
ゲート誘電膜の厚さを減らすと、Ｃonoが大きくなり、カップリング比を向上させることができるが、フラッシュメモリ素子は、DRAMとは異なり、高いバイアス電圧を用いるため、ゲート誘電膜の厚さが減少すれば、漏洩電流が増加してプログラム/消去の反復特性(endurance)及びデータ貯蔵特性(dataretention)が劣化して素子の信頼性が確保し難い。
【００１５】
また、ゲート誘電膜を高い誘電率を有する高誘電体膜で形成する場合、ゲート誘電膜厚の減少よる素子信頼性劣化を防止することはできるが、カップリング比が合わせ難い問題がある。
【００１６】
本発明は、前述した従来技術の問題を解決するために案出したものであり、高いカップリング比を確保すると共に素子の信頼性を向上させることができるフラッシュメモリ素子及びその製造方法を提供するのにその目的がある。
【００１７】
本発明の他の目的は、カップリング比を合わせるのに容易なフラッシュメモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明によるフラッシュメモリ素子は、半導体基板上に積層されるトンネル誘電膜及びフローティングゲート、ゲート誘電膜及びコントロールゲートで構成されるフラッシュメモリ素子において、上記ゲート誘電膜が酸化膜/ZrO2膜/酸化膜、酸化膜/ZrO2膜、ZrO2膜/酸化膜の積層膜のいずれか一つで構成されることを特徴とする。
【００１９】
上記の構造を有するフラッシュメモリ素子の製造方法は、半導体基板上にトンネル誘電膜とフローティングゲート用導電膜を形成する段階と、上記フローティングゲート用導電膜上にZrO2膜と少なくとも1層以上の酸化膜の積層膜からなるゲート誘電膜を形成する段階と、上記構造物上にコントロールゲート用ポリシリコン膜を形成する段階を含む。
【発明の効果】
【００２０】
本発明は、次のような効果がある。
【００２１】
第一に、高誘電率を有するZrO2膜を含んでゲート誘電膜を形成するため、カップリング比を向上させることができる。
【００２２】
第二に、カップリング比を向上させることができるため、素子のプログラム及び消去速度を向上させることができる。
【００２３】
第三に、高誘電率を有するZrO2膜を含んでゲート誘電膜を形成するため、ゲート絶縁膜厚の減少による漏洩電流発生を防止することができる。
【００２４】
第四に、漏洩電流発生を防止することができるため、素子の信頼性を向上させることができる。
【００２５】
第五に、漏洩電流によるゲート絶縁膜の薄膜化限界を克服してゲート誘電膜の厚さを減らすことができる。
【００２６】
第六に、ゲート誘電膜を高誘電膜の単独で形成せず、高誘電膜と酸化膜を積層して形成するため、カップリング比を合わせることが容易である。
【発明を実施するための最良の形態】
【００２７】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例に限定されるものでなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が以下に詳述する実施例に限定されるものではない。単に、本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。
【００２８】
（第1実施例）
図1a〜図1dは、本発明の第1実施例によるフラッシュメモリセル（フラッシュメモリ素子）の製造方法を示す断面図である。
【００２９】
まず、図1aに示すように、半導体基板(10)上にトンネル酸化膜（トンネル誘電膜）(11)と第1導電膜(12)を順に形成する。
【００３０】
上記第1導電膜(12)は、フローティングゲートの役割をするものであり、化学気相蒸着(Chemical VaporDeposition:CVD)方式でポリシリコンを500〜2000Åの厚さで蒸着して形成する。
【００３１】
次いで、図1bに示すように、上記第1導電膜(12)上に第1酸化膜(13)とZrO2膜(14)を順に形成する。
【００３２】
上記第1酸化膜(13)は、高温熱酸化(High Thermal Oxidation)方式（高温酸化工程）を用いてHTO酸化膜を30〜60Åの厚さで蒸着して形成する。
【００３３】
上記ZrO2膜(14)は、ステップカバレッジ(step coverage)に優れた原子層蒸着(Atomic LayerDeposition:ALD)方式を用いて30〜100Åの厚さで形成する。
【００３４】
そして、図示しなかったが、上記ZrO2膜(14)を形成する前、あるいは後にAl2O3膜をさらに形成し、ZrO2膜(14)の代わりにAl2O3膜とZrO2膜の積層膜、ZrO2膜とAl2O3膜の積層膜で構成しても関係ない。
【００３５】
上記Al2O3膜は、ALD方式を用いて形成し、Al2O3:ZrO2の厚さ比率は1:9〜9:1になるようにし、Al2O3とZrO2の総厚さは30〜100Åになるようにする。
【００３６】
その後、図1cに示すように、上記ZrO2膜(14)を緻密化させ、不足した酸素を満たすために酸素プラズマ(O2plasma)を用いて熱処理工程を実施する。
【００３７】
上記熱処理工程は、100〜1000Wのパワー(power)、100〜400℃の温度で10〜120秒間（好ましくは10〜60秒間）実施する。
【００３８】
次いで、図1dに示すように、上記ZrO2膜(14)上に第2酸化膜(15)を形成して第1酸化膜(13)、ZrO2膜(14)及び第2酸化膜(15)の積層膜からなるOZO構造のゲート間誘電膜を形成する。
【００３９】
上記第2酸化膜(15)は、高温熱酸化(High Thermal Oxidation)方式（高温酸化工程）を用いてHTO酸化膜を30〜60Åの厚さで蒸着して形成する。
【００４０】
その後、上記第2酸化膜(15)上に第2導電膜(16)を形成する。
【００４１】
上記第2導電膜(16)は、コントロールゲートの役割をするものであり、化学気相蒸着(Chemical Vapor Deposition:CVD)方式でポリシリコンを500〜2000Åの厚さで蒸着して形成する。
【００４２】
以上、OZO構造のゲート誘電膜を有する本発明の第1実施例によるフラッシュメモリセルの製造を完了する。
【００４３】
（第2実施例）
図2a〜図2dは、本発明の第2実施例によるフラッシュメモリセルの製造方法を示す断面図であり、量産性を考慮して第1実施例で第2酸化膜を形成する工程を省略した。
【００４４】
より具体的に詳察すれば、図2aに示すように、半導体基板(20)上にトンネル酸化膜(21)と第1導電膜(22)を順に形成する。
【００４５】
上記第1導電膜(22)は、フローティングゲートの役割をするものであり、化学気相蒸着(Chemical Vapor Deposition:CVD)方式でポリシリコンを500〜2000Åの厚さで蒸着して形成する。
【００４６】
次いで、図2bに示すように、上記第1導電膜(22)上に酸化膜(23)とZrO2膜(24)を順に形成し、酸化膜(23)とZrO2膜(24)からなるOZ構造のゲート誘電膜を形成する。
【００４７】
上記酸化膜(23)は、高温熱酸化(High Thermal Oxidation)方式（高温酸化工程）を用いてHTO酸化膜を蒸着して形成する。
【００４８】
一方、前述した第1実施例のOZO構造のゲート誘電膜と同一のゲート誘電膜厚を確保するために、上記酸化膜(23)は60〜120Åの厚さで形成する。
【００４９】
上記ZrO2膜(24)は、ステップカバレッジ(step coverage)に優れた原子層蒸着(Atomic LayerDeposition:ALD)方式を用いて30〜100Åの厚さで形成する。
【００５０】
そして、図示しなかったが、上記ZrO2膜(24)を形成する前、あるいは後にAl2O3膜をさらに形成し、ZrO2膜(24)の代わりにAl2O3膜とZrO2膜の積層膜、ZrO2膜とAl2O3膜の積層膜を形成しても関係ない。
【００５１】
上記Al2O3膜は、ALD方式を用いて形成し、Al2O3:ZrO2の厚さ比率は1:9〜9:1になるようにし、Al2O3とZrO2の総厚さは30〜100Åになるようにする。
【００５２】
その後、図2cに示すように、上記ZrO2膜(24)を緻密化させ、不足した酸素を満たすために酸素プラズマ(O2plasma)を用いて熱処理工程を実施する。
【００５３】
上記熱処理工程は、100〜1000Wのパワー(power)、100〜400℃の温度で10〜120秒間（好ましくは10〜60秒間）実施する。
【００５４】
次いで、図2dに示すように、上記ZrO2膜(24)上に第2導電膜(25)を形成する。
【００５５】
上記第2導電膜(25)は、コントロールゲートの役割をするものであり、化学気相蒸着(Chemical Vapor Deposition:CVD)方式でポリシリコンを500〜2000Åの厚さで蒸着して形成する。
【００５６】
以上、OZ構造のゲート誘電膜を有する本発明の第2実施例によるフラッシュメモリセルの製造を完了する。
【００５７】
（第3実施例）
図3a〜図3dは、本発明の第4実施例によるフラッシュメモリセルの製造方法を示す断面図であり、量産性を考慮して第1実施例で第1酸化膜を形成する工程を省略した。
【００５８】
まず、図3aに示すように、半導体基板(30)上にトンネル酸化膜(31)と第1導電膜(32)を順に形成する。
【００５９】
上記第1導電膜(32)は、フローティングゲートの役割をするものであり、化学気相蒸着(Chemical VaporDeposition:CVD)方式でポリシリコンを500〜2000Åの厚さで蒸着して形成する。
【００６０】
次いで、図3bに示すように、上記第1導電膜(32)上にZrO2膜(33)を形成する。
【００６１】
上記ZrO2膜(33)は、ステップカバレッジ(step coverage)に優れた原子層蒸着(Atomic LayerDeposition:ALD)方式を用いて30〜100Åの厚さで形成する。
【００６２】
そして、図示しなかったが、上記ZrO2膜(33)を形成する前、あるいは後にAl2O3膜をさらに形成し、ZrO2膜(33)の代わりにAl2O3膜とZrO2膜の積層膜、ZrO2膜とAl2O3膜の積層膜で構成しても関係ない。
【００６３】
上記Al2O3膜は、ALD方式を用いて形成し、Al2O3:ZrO2の厚さ比率は1:9〜9:1になるようにし、Al2O3とZrO2の総厚さは30〜100Åになるようにする。
【００６４】
その後、図3cに示すように、上記ZrO2膜(33)を緻密化させ、不足した酸素を満たすために酸素プラズマ(O2plasma)を用いて熱処理工程を実施する。
【００６５】
上記熱処理工程は、100〜1000Wのパワー(power)、100〜400℃の温度で10〜120秒間（好ましくは10〜60秒間）実施する。
【００６６】
次いで、図3dに示すように、上記ZrO2膜(33)上に酸化膜(34)を形成してZrO2膜(33)及び酸化膜(34)の積層膜からなるZO構造のゲート間誘電膜を形成する。
【００６７】
一方、前述した第1実施例のOZO構造のゲート誘電膜と同一のゲート誘電膜厚を確保するために上記酸化膜(34)は60〜120Åの厚さで形成する。
【００６８】
その後、上記酸化膜(34)上に第2導電膜(35)を形成する。
【００６９】
上記第2導電膜(35)は、コントロールゲートの役割をするものであり、化学気相蒸着(Chemical Vapor Deposition:CVD)方式でポリシリコンを500〜2000Åの厚さで蒸着して形成する。
【００７０】
以上、ZO構造のゲート誘電膜を有する本発明の第3実施例によるフラッシュメモリセルの製造を完了する。
【図面の簡単な説明】
【００７１】
【図１】本発明の第1実施例によるフラッシュメモリセルの製造方法を示す断面図である。
【図２】本発明の第2実施例によるフラッシュメモリセルの製造方法を示す断面図である。
【図３】本発明の第3実施例によるフラッシュメモリセルの製造方法を示す断面図である。
【符号の説明】
【００７２】
10:半導体基板
11:トンネル酸化膜
12:第1導電膜
13:第1酸化膜
14:ZrO2膜
15:第2酸化膜
16:第2導電膜
【図１】
2007184522.tif 000004
【図２】
2007184522.tif 000005
【図３】
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