(57)【要約】【課題】微細な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、制御ゲート絶縁膜４を介して制御ゲート電極５を形成する第１電極形成工程と、半導体基板１の表面に、記憶ノード絶縁膜６を形成する工程とを含む。記憶ノード絶縁膜６の表面にメモリゲート電極を形成する第２電極形成工程を含む。第２電極形成工程は、記憶ノード絶縁膜６の表面にメモリゲート電極層７ａを形成する工程と、メモリゲート電極層７ａの表面に、メモリゲート電極層７ａよりもエッチング速度が遅い補助膜８を形成する工程と、メモリゲート電極層７ａおよび補助膜に対して異方性エッチングを行なう工程とを含む。【選択図】図８
2007184323.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に第１絶縁膜を介して第１電極を形成する第１電極形成工程と、
少なくとも前記第１電極の側方の前記半導体基板の表面に、電荷蓄積膜を形成する電荷蓄積膜形成工程と、
前記電荷蓄積膜の表面に第２電極を形成する第２電極形成工程と
を含み、
前記第２電極形成工程は、前記電荷蓄積膜の表面に第２電極層を形成する工程と、
前記第２電極層の表面に、前記第２電極層よりもエッチング速度が遅い補助膜を形成する工程と、
前記第２電極層および前記補助膜に対して異方性エッチングを行なって前記第２電極を形成する工程と
を含む、半導体装置の製造方法。
【請求項２】
前記電荷蓄積膜形成工程は、前記半導体基板の表面および前記第１電極の表面に電荷蓄積膜を形成する工程を含み、
前記第２電極形成工程は、前記電荷蓄積膜を覆うように前記第２電極層を形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１電極形成工程は、前記半導体基板の表面に前記電荷蓄積膜およびダミー膜を積層する工程と、
前記電荷蓄積膜および前記ダミー膜に対して、前記半導体基板の表面に到達するように開口部を形成する工程と、
前記開口部から露出した前記半導体基板の表面および前記開口部の表面に、第１絶縁膜を形成する工程と、
前記第１絶縁膜の表面に第１電極層を形成する工程と、
前記開口部の高さよりも高い部分の前記第１絶縁膜および前記第１電極層を除去して前記第１電極を形成する工程と、
前記ダミー膜を除去する工程と
を含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体基板の表面に側面を有するようにダミー膜を形成する工程と、
前記半導体基板の表面に第１絶縁膜を形成する工程と、
前記第１絶縁膜の表面および前記ダミー膜の表面に、ゲート電極層を形成する工程と、
前記ゲート電極層の表面に、前記ゲート電極層よりもエッチング速度が遅い補助膜を形成する工程と、
前記ゲート電極層および前記補助膜に対して異方性エッチングを行なってゲート電極を形成する工程と、
前記ダミー膜を除去する工程と、
前記第１絶縁膜のうち、前記ゲート電極の外側の領域の部分を除去する工程と
を含む、半導体装置の製造方法。
【請求項５】
半導体基板の表面に第１絶縁膜を介して配置された第１電極と、
前記第１電極の側方の前記半導体基板の表面に形成された電荷蓄積膜と、
前記電荷蓄積膜の表面に配置された第２電極と、
前記第２電極の側方に配置されたサイドウォール絶縁膜と
を備え、
前記第２電極は、断面形状において、前記第１電極に対向する表面と前記サイドウォール絶縁膜に対向する表面がほぼ平行になるように形成され、
前記第２電極は、断面形状において、上面が凹むように形成された、半導体装置。
【請求項６】
前記第２電極は、製造工程において、不純物を前記半導体基板に打ち込むときに、前記不純物が前記電荷蓄積膜に到達しないような高さを有する、請求項５に記載の半導体装置。
【請求項７】
前記電荷蓄積膜は、前記半導体基板と前記第２電極との間および前記第１電極と前記第２電極との間に形成され、
前記第１絶縁膜は、前記半導体基板と前記第１電極との間に形成された、請求項５または６に記載の半導体装置。
【請求項８】
前記電荷蓄積膜は、前記半導体基板と前記第２電極との間に形成され、
前記第１絶縁膜は、前記半導体基板と前記第１電極との間および前記第１電極と前記第２電極との間に形成された、請求項５または６に記載の半導体装置。
【請求項９】
半導体基板の表面に配置され、第１絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の断面形状において、左右の両側に形成されたサイドウォール絶縁膜と
を備え、
前記ゲート電極は、断面形状において、前記サイドウォールに対向する左右の両側の表面が互いにほぼ平行になるように形成され、
前記ゲート電極は、断面形状において、上面が凹むように形成された、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリには、電気的に内容を書換えることができるＲＯＭであるＥＰＲＯＭ（Erasable and Programmable Read Only Memory）が含まれる。ＥＰＲＯＭは、データの消去に紫外線を用いるＵＶ−ＥＰＲＯＭと、電気的にデータを消去するＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory）の２種類に大別される。ＥＥＰＲＯＭは、部分的なデータの消去を行なわず、すべてのデータを消去した後にそれぞれのメモリセルに書込みを行なう。
【０００３】
ＥＥＰＲＯＭは、携帯電話やデジタル家電機器などのマイコンに搭載することが可能である。たとえば、ＥＥＰＲＯＭをＣＰＵ（Central Processing Unit）と共に、チップの表面に形成した半導体集積回路を形成することができる。
【０００４】
ＥＥＰＲＯＭには、電荷を蓄積するための電荷蓄積膜としてＯＮＯ（Oxide Nitride Oxide）膜を有するものがある。ＥＥＰＲＯＭは、たとえば、ＯＮＯ膜を有するＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造、または、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Semiconductor）構造を有する。この不揮発性メモリにおいては、たとえば、ＯＮＯ膜に電子が注入されることにより書込みが行なわれる。また、たとえば、ＯＮＯ膜にホールが注入され、蓄積された電子と再結合することによってデータの消去が行なわれる。
【０００５】
特開２００３−３０９１９３号公報においては、第１ウェル領域に、相互に一方がソース電極、他方がドレイン電極とされる一対のメモリ電極と、１対のメモリ電極に挟まれたチャンネル領域とを有し、チャンネル領域上には、メモリ電極寄りに、絶縁膜を介して配置された第１ゲート電極と、絶縁膜および電荷蓄積領域を介して配置され、第１ゲート電極と電気的に分離された第２ゲート電極とを有するメモリセルトランジスタが開示されている。
【０００６】
特開２００３−１００９１６号公報においては、半導体基板上に第１ゲート絶縁膜を介して形成されたワードゲートと、不純物層と、サイドウォール状の第１、第２コントロールゲートを有するＭＯＮＯＳ型の不揮発性記憶装置が開示されている。第１コントロールゲートおよび第２コントロールゲートは、断面形状が矩形に形成されている。
【０００７】
IEEE 2005 Symposium on VLSI Technology Digest of Technical Papers予稿集第１１８−１１９頁には、５０ｎｍ以下の不揮発性メモリテクノロジにおける２ビットセルのＳＯＮＯＳメモリトランジスタが開示されている。この製造方法においては、半導体基板の表面にＯＮＯ膜が形成され、チャンネルのほぼ中央のＯＮＯ膜が除去されることによって、２つの分離されたストレージノードが形成される。このメモリにおいては、８０ｎｍのゲート長まで微細化を行なっても、高い信頼性を有すると開示されている。
【０００８】
また、特開２００４−１１１６２９号公報においては、ＭＯＮＯＳメモリの製造方法が開示されている。この製造方法においては、半導体基板の上方に第１ゲート絶縁層が形成され、第１導電層ワードゲートおよびストッパ層を形成し、メモリ領域の全面に、第１絶縁層、第２絶縁層を形成し、第２絶縁層を異方性エッチングすることにより、第１サイドウォール導電層を形成し、メモリ領域の全面に第３導電層を形成し、異方性エッチングすることにより、第２サイドウォール導電層を形成し、第１および第２サイドウォール導電層を等方性エッチングすることにより、コントロールゲートを形成する。
【０００９】
また、特開平１１−１４５４７１号公報においては、素子分離領域が形成された半導体基板上に、ゲート絶縁膜を介してゲート電極が形成された半導体装置であって、ゲート電極がその上面に厚さがａの絶縁膜を有するとともに、その側面に電極最下部での厚さがｂであるサイドウォールを有し、ゲート電極上面からａの高さでのサイドウォールの厚さがｂ以上、かつ、ａ≧ｂである半導体装置が開示されている。
【特許文献１】特開２００３−３０９１９３号公報
【特許文献２】特開２００３−１００９１６号公報
【特許文献３】特開２００４−１１１６２９号公報
【特許文献４】特開平１１−１４５４７１号公報
【非特許文献１】Byung Yong Choi, et al., Highly Scalable and Reliable 2-bit/cell SONOS Memory Transistor beyond 50nm NVM Technology Using Outer Sidewall Spacer Scheme with Damascene Gate Process “IEEE 2005 Symposium on VLSI Technology Digest of Technical Papers”,pp.118-119
【発明の開示】
【発明が解決しようとする課題】
【００１０】
スプリットゲート型のＭＯＮＯＳ構造を有するメモリにおいては、制御トランジスタの制御ゲート電極と、ＭＯＮＯＳトランジスタのメモリゲート電極とを備える。メモリゲート電極は、制御ゲート電極の側方に絶縁膜を介して配置されている。メモリゲート電極と半導体基板との間には、電荷蓄積膜としてのＯＮＯ膜が形成されている。
【００１１】
スプリットゲート型のＭＯＮＯＳ構造を有するメモリにおいて、メモリゲート電極は、制御ゲート電極のサイドウォールの形状で形成される。すなわち、制御ゲート電極は、マスクを介してフォトリソグラフィ法によって形成されるのに対して、メモリゲート電極は、自己整合的にエッチングが行なわれて形成される。このようなメモリゲート電極においては、断面形状において、上面が傾斜した形状を有する。すなわち、上面が外側に向かって低くなる形状を有する。メモリゲート電極の高さは、制御ゲート電極に近い側が高くなり、外側に向かうにつれて低くなる。
【００１２】
半導体基板に、ソース領域やドレイン領域などの拡散層を形成する工程においては、形成された制御ゲート電極やメモリゲート電極をマスクとして、自己整合的にイオン注入を行なう。メモリゲート電極のうち外側の部分は高さが低いため、イオン注入の工程において、注入されるイオンがメモリゲート電極を透過して、電荷蓄積膜に到達することがあった。この結果、電荷蓄積膜であるＯＮＯ膜に膜劣化が生じるという問題があった。
【００１３】
微細加工のレベルを示すパラメータに設計基準（デザインルール）がある。製造可能な最小寸法をこのデザインルールとして定めた場合、近年においては９０ｎｍルール以下で製造が行なわれつつある。このような微細な半導体装置の製造工程のフォトリソグラフィ工程においては、露光を行なうための光源として、従来のＫｒＦ光源に代わってＡｒＦ光源が用いられている。光源としてＡｒＦ光源を用いた場合には、微細な回路が形成可能になる一方で、レジスト等の被露光物の厚さを薄くする必要がある。レジストが薄くなると、レジスト現像後のエッチング工程において、エッチングを行なうことができる深さが浅くなる。
【００１４】
たとえば、半導体装置においては、メモリセルの上面に層間絶縁膜が形成されている。層間絶縁膜は、たとえば、表面を平坦化するために形成され、メモリセルの上面に配置される。層間絶縁膜の表面には、たとえば、配線が配置される。この配線とメモリセルとを電気的に接続するために、層間絶縁膜を貫通するコンタクトが形成される。コンタクト形成工程においては、メモリセルの高さとメモリセルの頂部から層間絶縁膜の表面までの高さを足し合わせた長さの貫通孔を層間絶縁膜に形成しなければならない。
【００１５】
しかしながら、９０ｎｍルール以下のデザインルールに従う半導体装置においては、露光の光源としてＡｒＦ光源を用いるため、レジストの厚さが薄くなって、コンタクトを形成するためのコンタクトホールを形成する工程において、層間絶縁膜を貫通するコンタクトホールを形成することができない場合があるという問題があった。このため、メモリセルを含む半導体装置においては、層間絶縁膜の厚さを薄くすることが望まれていた。
【００１６】
電荷蓄積膜にイオンが注入されることを防止するために、メモリゲート電極を高くすることが考えられるが、メモリゲート電極が高くなると、たとえば、層間絶縁膜が厚くなるという問題がある。または、電荷蓄積膜にイオンが注入されることを防止するために、イオンの注入工程において、注入するイオンのエネルギを小さくすることが考えられる。しかしながら、注入するイオンのエネルギは、シリサイド時の拡散層と基板と間の短絡不良対策の必要性から決められている。したがって、注入するイオンのエネルギを小さくすることはできないという問題がある。
【００１７】
また、半導体基板の表面に、絶縁膜を介して形成されたゲート電極においても、半導体回路の微細化に伴って、ゲート電極の寸法を小さくしなければならず、ゲート電極の寸法を小さくすると、寸法精度が悪くなるという問題があった。
【００１８】
本発明は、微細な半導体装置と微細な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明に基づく一の局面における半導体装置の製造方法は、半導体基板の表面に第１絶縁膜を介して第１電極を形成する第１電極形成工程を含む。少なくとも上記第１電極の側方の上記半導体基板の表面に、電荷蓄積膜を形成する電荷蓄積膜形成工程を含む。上記電荷蓄積膜の表面に第２電極を形成する第２電極形成工程を含む。上記第２電極形成工程は、上記電荷蓄積膜の表面に第２電極層を形成する工程を含む。上記第２電極層の表面に、上記第２電極層よりもエッチング速度が遅い補助膜を形成する工程を含む。上記第２電極層および上記補助膜に対して異方性エッチングを行なって上記第２電極を形成する工程を含む。
【００２０】
本発明に基づく他の局面における半導体装置の製造方法は、半導体基板の表面に側面を有するようにダミー膜を形成する工程を含む。上記半導体基板の表面に第１絶縁膜を形成する工程を含む。上記第１絶縁膜の表面および上記ダミー膜の表面に、ゲート電極層を形成する工程を含む。上記ゲート電極層の表面に、上記ゲート電極層よりもエッチング速度が遅い補助膜を形成する工程を含む。上記ゲート電極層および上記補助膜に対して異方性エッチングを行なってゲート電極を形成する工程を含む。上記ダミー膜を除去する工程を含む。上記第１絶縁膜のうち、上記ゲート電極の外側の領域の部分を除去する工程を含む。
【００２１】
本発明に基づく一の局面における半導体装置は、半導体基板の表面に第１絶縁膜を介して配置された第１電極と、上記第１電極の側方の上記半導体基板の表面に形成された電荷蓄積膜と、上記電荷蓄積膜の表面に配置された第２電極とを備える。上記第２電極の側方に配置されたサイドウォール絶縁膜を備える。上記第２電極は、断面形状において、上記第１電極に対向する表面と上記サイドウォール絶縁膜に対向する表面がほぼ平行になるように形成されている。上記第２電極は、断面形状において、上面が凹むように形成されている。
【００２２】
本発明に基づく他の局面における半導体装置は、半導体基板の表面に配置され、第１絶縁膜を介して形成されたゲート電極と、上記ゲート電極の断面形状において、左右の両側に形成されたサイドウォール絶縁膜とを備える。上記ゲート電極は、断面形状において、上記サイドウォールに対向する左右の両側の表面が互いにほぼ平行になるように形成されている。上記ゲート電極は、断面形状において、上面が凹むように形成されている。
【発明の効果】
【００２３】
本発明によれば、微細な半導体装置と微細な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
（実施の形態１）
図１から図１７を参照して、本発明に基づく実施の形態１における半導体装置について説明する。本実施の形態における半導体装置は、ＥＥＰＲＯＭのうち電荷蓄積膜としてＯＮＯ膜を備えた不揮発性メモリである。
【００２５】
図１に、本実施の形態における半導体装置の概略断面図を示す。図２に、本実施の形態における半導体装置のＩＩ−ＩＩ線に関する矢視断面図を示す。図３に、図１におけるＩＩＩ−ＩＩＩ線に関する矢視断面図を示す。
【００２６】
図１を参照して、本実施の形態における半導体装置は、制御ゲート電極５とメモリゲート電極７とを備える。制御ゲート電極５とメモリゲート電極７とは、平面視したときに、互いにほぼ平行に延びるように形成されている。制御ゲート電極５とメモリゲート電極７とは、対で形成されている。半導体基板の表面において、制御ゲート電極５とメモリゲート電極７との対同士に挟まれる領域には、拡散層１２ａが形成されている。また、制御ゲート電極５とメモリゲート電極７の表面には、層間絶縁膜が形成され、この層間絶縁間の表面には配線１６が形成されている。本実施の形態における配線１６は、制御ゲート電極５とメモリゲート電極７とが延びる方向に垂直な方向に延びるように形成されている。層間絶縁膜には、配線１６からの導通を形成するためのコンタクト１５が形成されている。コンタクト１５は、制御ゲート電極５とメモリゲート電極７との対の側方に配置されている。
【００２７】
図２を参照して、半導体基板１の上部には、メモリウェル部３が形成されている。本実施の形態においては、半導体基板１としてシリコン基板が用いられている。図２においては、２個のメモリセル（素子）が示されている。
【００２８】
半導体基板１の表面には、第１絶縁膜としての制御ゲート絶縁膜４を介して、第１電極としての制御ゲート電極５が形成されている。半導体基板１の表面および制御ゲート電極５の側面および制御ゲート絶縁膜４の側面には、電荷蓄積膜としての記憶ノード絶縁膜６が形成されている。記憶ノード絶縁膜６の表面には、第２電極としてのメモリゲート電極７が形成されている。このように、絶縁膜を介して制御ゲート電極およびメモリゲート電極が対になったものが、コンタクト１５の両側に配置されている。
【００２９】
制御ゲート電極５の側面およびメモリゲート電極７の側面には、サイドウォール絶縁膜１１が形成されている。制御ゲート電極５の上面およびメモリゲート電極７のそれぞれの上面には、シリサイド膜１３ａ，１３ｂが形成されている。本実施の形態においては、シリサイド膜１３ａ，１３ｂとして、ＣｏＳｉ膜が形成されている。
【００３０】
制御ゲート電極５、メモリゲート電極７、およびサイドウォール絶縁膜１１を取囲むように、保護絶縁膜１４ａが形成されている。本実施の形態における保護絶縁膜は、Self Aligned Contact膜として窒化膜であるＳｉ３Ｎ４膜が形成されている。
【００３１】
保護絶縁膜１４ａの表面には、層間絶縁膜１４ｂが配置されている。層間絶縁膜１４ｂは、２個のメモリセル全体を覆うように形成されている。層間絶縁膜１４ｂの表面は、平坦に形成されている。
【００３２】
コンタクト１５は、保護絶縁膜１４ａおよび層間絶縁膜１４ｂを貫通するように形成されている。コンタクト１５は、導電層１５ａ，１５ｂを含む。導電層１５ａは、層間絶縁膜１４ｂに形成されたコンタクトホールの表面に配置されている。導電層１５ｂは、導電層１５ａの内部に配置されている。層間絶縁膜１４ｂの表面には、配線１６が形成されている。配線１６は、メタル層１６ａ〜１６ｃを含む。メタル層１６ａは、コンタクト１５と電気的に接続している。
【００３３】
半導体基板１の表面には、ソース側の拡張拡散層９とドレイン側の拡張拡散層１０とが形成されている。それぞれの拡張拡散層９および拡張拡散層１０は、不純物が注入されている。拡張拡散層９は、メモリゲート電極７の下側からメモリセルの外側に向かって形成されている。拡張拡散層１０は、コンタクト１５の真下に形成されている。拡張拡散層１０は、制御ゲート電極５の下側から素子の外側に向かって形成されている。
【００３４】
半導体基板１の表面には、拡張拡散層９，１０よりも濃度の高い不純物が注入された拡散層１２ａ，１２ｂが形成されている。拡散層１２ａは、メモリゲート電極７の側面に配置されたサイドウォール絶縁膜１１の真下から、メモリセルの外側に向かって形成されている。拡散層１２ｂは、コンタクト１５の真下に形成されている。拡散層１２ｂは、制御ゲート電極５の側面に配置されたサイドウォール絶縁膜１１の下側からメモリセルの外側に向かって形成されている。拡散層１２ｂは、２つのメモリセルを橋渡すように形成されている。拡散層１２ａ，１２ｂの延びる方向におけるほぼ中央部分には、電気抵抗を低減するためのシリサイド膜１３ｃが形成されている。本実施の形態においては、シリサイド膜１３ｃとして、ＣｏＳｉ膜が形成されている。コンタクト１５は、シリサイド膜１３ｃと電気的に接続している。
【００３５】
図３を参照して、メモリウェル部３には、素子分離部２が形成されている。また、層間絶縁膜１４ｂの表面は平面状に形成されている。本実施の形態における配線１６は、互いに平行に延びるように形成されている。配線１６は、延びる方向と垂直な面で切断したときの断面形状が長方形になるように形成されている。
【００３６】
図４に、本実施の形態における素子としてのメモリセルの拡大概略断面図を示す。本実施の形態においては、半導体基板１の表面に、制御ゲート絶縁膜４が形成されている。制御ゲート絶縁膜４の表面には、制御ゲート電極５が形成されている。本実施の形態における制御ゲート電極５は、断面形状が長方形になるように形成されている。制御ゲート電極５は、半導体基板１の表面に制御ゲート絶縁膜４を介して配置されている。
【００３７】
本実施の形態における電荷蓄積膜としての記憶ノード絶縁膜６は、ＯＮＯ膜である。記憶ノード絶縁膜６は、酸化シリコン膜６ａ，６ｃと窒化シリコン膜６ｂとを含む。記憶ノード絶縁膜６は、半導体基板１の表面、制御ゲート電極５の一方の側面、および制御ゲート絶縁膜４の一方の側面に配置されている。記憶ノード絶縁膜６は、断面形状がＬ字型になるように形成されている。記憶ノード絶縁膜６は、半導体基板１とメモリゲート電極７とに挟まれる部分を有する。
【００３８】
制御ゲート電極５の他方の側面および制御ゲート絶縁膜４の他方の側面には、サイドウォール絶縁膜１１が形成されている。メモリゲート電極７の側面および記憶ノード絶縁膜６の側面には、サイドウォール絶縁膜１１が形成されている。
【００３９】
メモリゲート電極７は、断面形状において、制御ゲート電極５に対向する表面とサイドウォール絶縁膜１１に対向する表面とがほぼ平行になるように形成されている。すなわち、本実施の形態におけるメモリゲート電極７は、断面形状において、幅が高さ方向に亘ってほぼ一定になるように形成されている。
【００４０】
メモリゲート電極７は、断面形状において、上面の幅方向のほぼ中央部分が凹むように形成されている。メモリゲート電極７は、延びる方向と垂直な方向の断面において、上面の中央部分が凹むように形成されている。メモリゲート電極７は、断面形状において、上面がほぼＶ字型になるように形成されている。
【００４１】
メモリゲート電極７の高さのうち、最大高さをＨｍｇ_Ｈ、最小高さをＨｍｇ_Ｌとしたときに、最小高さＨｍｇ_Ｌは、製造工程のうち拡散層１２ａを形成するイオン注入工程において、不純物を半導体基板１に打込むときに、不純物が記憶ノード絶縁膜６に到達しないような高さを有する。すなわち、メモリゲート電極７は、拡散層１２ａを形成するイオン注入工程において、不純物が記憶ノード絶縁膜６に到達しないように十分な高さを有する。
【００４２】
本実施の形態における半導体装置は、最大高さＨｍｇ_Ｈと最小高さＨｍｇ_Ｌとの差が小さいために、最大高さＨｍｇ_Ｈを低くすることができる。すなわち、メモリゲート電極７の高さを低くすることができ、メモリセルの上部に配置する層間絶縁膜の全体の高さを低くすることができる。図２においては、層間絶縁膜１４ｂの高さＨｉを低くすることができる。この結果、コンタクト１５を形成するためのコンタクトホールの深さも浅くすることができ、たとえば、９０ｎｍルール以下の微細な半導体装置においても、高い信頼性でコンタクトホールを形成することができる。
【００４３】
図５に、本実施の形態における半導体装置の回路図を示す。図６に、本実施の形態における半導体装置を駆動する時に印加する電圧の表を示す。
【００４４】
図５において、ＭＧ１〜ＭＧ４は、メモリゲート電極７の線を示す。ＣＧ１〜ＣＧ４は、制御ゲート電極５の線を示す。ＢＬ１，ＢＬ２は、層間絶縁膜の表面に形成された配線１６（図１〜図３参照）を示す。ＳＬ１，ＳＬ２は、拡散層１２ａを示す。領域６１は、メモリゲート電極７と、記憶ノード絶縁膜との部分を示し、領域６２は、制御ゲート電極５と制御ゲート絶縁膜との部分を示す。
【００４５】
図６を参照して、本実施の形態における半導体装置の動作時には、読込動作、書込動作および消去動作が含まれる。Ｖｍｇはメモリゲート電極の電圧を示し、Ｖｓはソース側の拡散層の電圧を示し、Ｖｃｇは制御ゲート電極の電圧を示し、Ｖｄはドレイン側の拡散層の電圧を示す。また、Ｖｓｕｂは、半導体基板の電圧を示す。
【００４６】
本実施の形態における半導体装置の書込動作においては、ソースサイド注入方式により、メモリゲート電極およびソース側の拡散層に、それぞれ正の電圧を印加する。制御ゲート電極には、小さな正の電圧を印加する。電子は、半導体基板１の主表面に沿って、ソース側に向かって進行する。電子は、ソース側の拡張拡散層に衝突して、ホットエレクトロンを発生する。生じたホットエレクトロンは、制御ゲート電極の電圧に引き寄せられて、記憶ノード絶縁膜のうち窒化シリコン膜に蓄積される。
【００４７】
本実施の形態における半導体装置の消去動作においては、バンド間トンネルによるホットホール注入方式が採用されている。メモリゲート電極に、負の電圧が印加される。ソース側の拡散層に、逆バイアスとなる正の電圧を印加する。ソース側の拡張拡散層の端部で生じる強い電解により、バンド間トンネルによるホットホールを発生させる。このホットホールは、記憶ノード絶縁膜の窒化シリコン膜に注入され、電子とホールとが結合して電子が消去される。
【００４８】
本実施の形態における読出動作においては、メモリゲート電極と制御ゲート電極のそれぞれに、正の電圧を印加する。さらに、ドレイン側の拡散層に、正の電圧を印加する。このときに、ドレイン側の拡散層に流れる電流の大小により、情報が記録されているか否かの判別が行なわれる。
【００４９】
次に、図７から図１６を参照して、本実施の形態における半導体装置の製造方法について説明する。
【００５０】
図７に、本実施の形態における半導体装置の製造方法の第１工程を説明する概略断面図を示す。はじめに、半導体基板１の表面にイオンを打込むことにより、メモリウェル部３を形成する。
【００５１】
次に、第１絶縁膜を介して第１電極を形成する第１電極形成工程を行なう。半導体基板１の表面に、制御ゲート絶縁膜４に対応する層として、たとえば熱酸化層を成膜する。さらに、制御ゲート絶縁膜４に対応する層の表面に、制御ゲート電極５に対応する層として、ポリシリコン層を形成する。この後に、フォトリソグラフィ法によりパターニングを行なって、第１絶縁膜としての制御ゲート絶縁膜４が形成される。また、断面形状がほぼ四角形に形成された第１電極としての制御ゲート電極５を形成する。
【００５２】
図８に、本実施の形態における半導体装置の製造方法の第２工程を説明する概略断面図を示す。次に、電荷蓄積膜を形成する電荷蓄積膜形成工程を行なう。半導体基板１の表面、制御ゲート絶縁膜４の側面および制御ゲート電極５の表面に、電荷蓄積膜としての記憶ノード絶縁膜６を形成する。記憶ノード絶縁膜６の形成においては、少なくとも、半導体基板１の表面において、制御ゲート電極５の側方の部分に形成する。本実施の形態においては、記憶ノード絶縁膜として、ＳｉＯ２膜、Ｓｉ３Ｎ４膜、およびＳｉＯ２膜の３層からなるＯＮＯ膜を形成する（図４参照）。
【００５３】
次に、電荷蓄積膜の表面に第２電極としてのメモリゲート電極を形成する第２電極形成工程を行なう。第２電極層としてのメモリゲート電極層７ａを記憶ノード絶縁膜６の表面に配置する。第２電極層は、記憶ノード絶縁膜６を覆うように形成する。本実施の形態においては、メモリゲート電極層７ａとして、不純物をドープしたアモルファスシリコン膜を積層する。
【００５４】
次に、メモリゲート電極層７ａの表面に、補助膜８を形成する。補助膜８は、後に行なわれるエッチングの速度が、メモリゲート電極層７ａよりも遅い膜を形成する。本実施の形態においては、補助膜８として、シリコン酸化膜を形成する。シリコン酸化膜の形成は、メモリゲート電極層７ａの表面を熱酸化することによって形成することができる。メモリゲート電極層７ａの表面を熱酸化する方法により、補助膜８の膜厚の制御が容易になる。シリコン酸化膜の形成方法としては、この形態に限られず、メモリゲート電極層７ａの表面に、酸化シリコン膜を積層することによって形成しても構わない。
【００５５】
補助膜としては、この形態に限られず、後に行なわれる異方性エッチングにおいて、メモリゲート電極層よりもエッチング速度の遅い膜であれば構わない。たとえば、本実施の形態においては、補助膜としてナイトライド膜（窒化膜）が形成されていても構わない。
【００５６】
補助膜は、後の異方性エッチングを行なう工程において最適なエッチングを行なうこと考慮して、メモリゲート電極層７ａと補助膜８との選択比がほぼ１０：１になる膜であることが好ましい。
【００５７】
次に、矢印５１に示すように、異方性エッチングを行なう。補助膜８のうち、ほぼ水平方向に配置されている部分が優先的にエッチングされる。
【００５８】
図９に、異方性エッチングを行なっているときの制御ゲート電極の上部における拡大概略断面図を示す。異方性エッチングを行なうことにより、補助膜８の水平方向に延びる部分がはじめに除去されて、メモリゲート電極層７ａがエッチングされる。制御ゲート電極５の上側において、メモリゲート電極層７ａの上部がエッチングされる。
【００５９】
図１０に、さらに異方性エッチングを継続したときの制御ゲート電極の上部における拡大概略断面図を示す。メモリゲート電極層７ａに対する補助膜８のエッチング速度が遅いために、メモリゲート電極層７ａが優先的に除去される。すなわち、補助膜８のエッチング速度が遅いために、補助膜８は多くが残存する状態で、メモリゲート電極層７ａが多くエッチングされる。メモリゲート電極層７ａは、補助膜８の近傍よりも補助膜８から離れた部分が多くエッチングされる。異方性エッチングにおいては、制御ゲート電極５の上部に配置されたメモリゲート電極層７ａが除去されるまでエッチングが継続される。
【００６０】
図１１に、本実施の形態における半導体装置の製造方法の第３工程を説明する概略断面図を示す。図１１は、異方性エッチングが完了したときの概略断面図である。メモリゲート電極層７ａの一部分が除去されて、メモリゲート電極７が形成されている。メモリゲート電極７は、幅方向の厚さが高さ方向にわたって、ほぼ一定になるように形成される。メモリゲート電極７の上面は、メモリゲート電極７の幅方向のほぼ中央部分が凹むように形成される。本実施の形態においては、メモリゲート電極７の上面が、ほぼＶ字型に形成される。メモリゲート電極７の側面には、補助膜８の一部が残存している。
【００６１】
図１２に、本実施の形態における半導体装置の製造方法の第４工程を説明する概略断面図を示す。ウェットエッチングなどの等方性エッチングにより、メモリゲート電極７の側面に残存していた補助膜８を除去する。
【００６２】
図１３に、本実施の形態における半導体装置の製造方法の第５工程を説明する概略断面図を示す。制御ゲート電極５の両側に配置されたメモリゲート電極７のうち、一方のメモリゲート電極７の部分を除去する。本実施の形態においては、フォトリソグラフィ法により、制御ゲート電極５の表面にマスクを配置して、一方のメモリゲート電極７を除去する。さらに、ウェットエッチングなどの等方性エッチングを行なうことにより、記憶ノード絶縁膜６のうち、メモリゲート電極７と制御ゲート電極５とに挟まれる部分および半導体基板１とメモリゲート電極７とに挟まれる部分以外の部分を除去する。記憶ノード絶縁膜６は、断面形状がＬ字形に形成される。
【００６３】
図１４に、本実施の形態における半導体装置の製造方法の第６工程を説明する概略断面図を示す。次に、制御ゲート電極５およびメモリゲート電極７をマスクとして、自己整合的に半導体基板１に対してイオン注入を行なう。イオン注入を行なうことにより、ソース側の拡張拡散層９およびドレイン側の拡張拡散層１０を形成する。このイオン注入においては、たとえば、砒素を５ｋｅｖのエネルギにて、２×１０１５ａｔｏｍｓ／ｃｍ２で注入する。
【００６４】
図１５に、本実施の形態における半導体装置の製造方法の第７工程を説明する概略断面図を示す。次に、制御ゲート電極５の側面とメモリゲート電極７の側面にサイドウォール絶縁膜１１を形成する。
【００６５】
次に、矢印５２に示すように、制御ゲート電極５、メモリゲート電極７、およびサイドウォール絶縁膜１１をマスクとして、自己整合的にイオン注入を行なう。イオン注入を行なうことにより、ソース側の拡散層１２ａおよびドレイン側の拡散層１２ｂを形成する。このイオン注入においては、たとえば、砒素を５０ｋｅｖのエネルギで、２×１０１５ａｔｏｍｓ／ｃｍ２、リンを４０ｋｅｖのエネルギで、１×１０１３ａｔｏｍｓ／ｃｍ２の条件で注入する。
【００６６】
本実施の形態における半導体装置の製造方法では、この高エネルギにおけるイオン注入において、メモリゲート電極７の幅方向の最小高さが高いため、注入されるイオンがメモリゲート電極７を透過して記憶ノード絶縁膜６のうち、半導体基板１とメモリゲート電極７とに挟まれる部分に到達することを抑制できる。
【００６７】
図１６に、本実施の形態における半導体装置の製造方法の第８工程を説明する概略断面図を示す。半導体基板１の拡散層１２ａ，１２ｂの表面に、シリサイド膜１３ｃを形成する。シリサイド膜１３ｃの形成においては、たとえば、コバルト膜を半導体基板１の主表面に堆積させた後に、熱処理によりコバルトとシリコンとを反応させる。その後に、コバルト膜を除去することに形成することができる。半導体基板１の主表面にシリサイド膜１３ｃが形成されると同時に、制御ゲート電極５およびメモリゲート電極７のそれぞれの上面にも、シリサイド膜１３ａ，１３ｂが形成される。
【００６８】
次に、図２を参照して、制御ゲート電極５、メモリゲート電極７、およびサイドウォール絶縁膜１１を覆うように、保護絶縁膜１４ａを形成する。本実施の形態においては、保護絶縁膜１４ａとして、Ｓｉ3Ｎ4膜を形成する。
【００６９】
次に、保護絶縁膜１４ａの表面に、層間絶縁膜１４ｂを配置する。次に、たとえば、層間絶縁膜１４ｂの表面にレジストを配置して、フォトリソグラフィ法によりコンタクトホールを形成するためのパターニングを行なう。次に、エッチングを行なうことにより、層間絶縁膜１４ｂにコンタクトホールを形成する。本実施の形態においては、メモリセルの高さを低くすることができるため、層間絶縁膜１４ｂ全体の厚さＨｉを薄くすることができる。したがって、たとえば、９０ｎｍルールに従う半導体回路を形成する工程において、レジストの露光を行なう光源にＡｒＦ光源が用いられ、層間絶縁膜１４ｂの表面に配置されるレジストが薄い場合でも、確実に層間絶縁膜を貫通するコンタクトホールを形成することができる。
【００７０】
形成したコンタクトホールの表面に導電層１５ａ，１５ｂを積層して、コンタクト１５を形成する。次に、たとえば、ＣＭＰ（化学機械研磨）法により、層間絶縁膜１４ｂの表面を平坦化する。次に、メタル層１６ａ〜１６ｃを含む配線１６を、層間絶縁膜１４ｂの表面に形成する。
【００７１】
このように、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置の製造方法においては、第２電極としてのメモリゲート電極を形成する第２電極形成工程において、エッチングされる速度がメモリゲート電極よりも遅い補助膜を形成する工程と、第２電極層および補助膜に対して異方性エッチングを行なう工程とを含む。この方法により、メモリゲート電極において、上面のほぼ中央部分を凹んだ形状にすることができ、高さの低いメモリセルを形成することができる。
【００７２】
図１７に、本実施の形態における比較例としての半導体装置の概略断面図を示す。比較例としての半導体装置は、本実施の形態における第２電極形成工程において、第２電極層の表面に補助膜を形成しないで製造を行なったときの半導体装置である。
【００７３】
メモリゲート電極４１を形成するための異方性エッチングの工程において（図８参照）、メモリゲート電極４１の上面が外側に向かって多くエッチングされる。この結果、断面形状において、メモリゲート電極４１は、上面が平面状に傾斜した形状を有する。
【００７４】
比較例の半導体装置においては、メモリゲート電極４１の高さのうち、最大高さＨｍｇ_Ｈと最小高さＨｍｇ_Ｌの差が大きくなっている。この場合、半導体装置の微細化を図るために、メモリゲート電極４１の高さを低くした場合においては、最小高さＨｍｇ_Ｌの高さが低くなってしまい、後の拡散層を形成するイオン注入工程において、注入されるイオンが、記憶ノード絶縁膜６に到達してしまうという不具合があった。このため、半導体装置の微細化を行なうことが困難であった。
【００７５】
しかしながら、本実施の形態においては、メモリゲート電極の最小高さと最大高さとの差を小さくすることができ、メモリゲート電極の最大高さを低くすることができる。この結果、層間絶縁膜の厚さを薄くすることができ、確実にコンタクトホールを形成することができる。本実施の形態においては、半導体装置の微細化を図ることができる。
【００７６】
また、本実施の形態における半導体装置の製造方法においては、第２電極形成工程において、メモリゲート電極の側面に補助膜が残存する。このため、メモリゲート電極の幅方向にエッチングが行なわれることを防止でき、幅方向の寸法精度に優れるメモリゲート電極を形成することができる。したがって、幅が小さなメモリゲート電極を有する半導体装置を製造することができる。
【００７７】
このように、本実施の形態においては、微細な半導体装置を製造することができる。または、製造を行なうときの余裕（プロセスマージン）を大きくすることができる。
【００７８】
本発明は、ＭＯＮＯＳ構造のメモリセルに限られず、ＳＯＮＯＳ構造のメモリセルにも適用することができる。
【００７９】
（実施の形態２）
図１８から図２５を参照して、本発明に基づく実施の形態２における半導体装置について説明する。本実施の形態における半導体装置は、制御ゲート電極の両側にメモリゲート電極が形成された、いわゆる２ビットセルの不揮発性メモリである。
【００８０】
図１８に、本実施の形態における半導体装置の概略断面図を示す。本実施の形態における半導体装置は、第１電極としての制御ゲート電極５の両側に形成された第２電極としてのメモリゲート電極７を備える。
【００８１】
半導体基板１の表面には、拡張拡散層９および拡散層１２ａが形成されている。拡張拡散層９は、メモリゲート電極７の下側から、メモリセルの外側に向かって延びるように形成されている。制御ゲート電極５は、第１絶縁膜としての制御ゲート絶縁膜４を介して半導体基板１の表面に配置されている。
【００８２】
電荷蓄積膜としての記憶ノード絶縁膜６は、制御ゲート電極５の側面から半導体基板１の上面に延びるように形成されている。本実施の形態における記憶ノード絶縁膜６は、それぞれの断面形状がＬ字形になるように形成されている。記憶ノード絶縁膜６は、制御ゲート電極５の両側に形成されている。
【００８３】
記憶ノード絶縁膜６の表面には、メモリゲート電極７が形成されている。メモリゲート電極７と半導体基板１との間には、記憶ノード絶縁膜６が配置されている。メモリゲート電極７と制御ゲート電極５との間には、記憶ノード絶縁膜６が配置されている。それぞれのメモリゲート電極７は、制御ゲート電極５に対向する表面とサイドウォール絶縁膜１１に対向する表面とがほぼ平行になるように形成されている。メモリゲート電極７は、断面形状において、幅が高さ方向に亘ってほぼ一定になるように形成されている。それぞれのメモリゲート電極７の上面は、幅方向における中央部分が凹むように形成されている。
【００８４】
図１９から図２５を参照して、本実施の形態における半導体装置の製造方法について説明する。
【００８５】
図１９は、本実施の形態における半導体装置の製造方法の第１工程を説明する概略断面図である。はじめに、半導体基板１にメモリウェル部３を形成する。次に、半導体基板１の表面に第１電極を形成する第１電極形成工程を行なう。半導体基板１の表面に、第１絶縁膜としての制御ゲート絶縁膜４と、第１電極としての制御ゲート電極５を形成する。
【００８６】
図２０は、本実施の形態における半導体装置の製造方法の第２工程を説明する概略断面図である。次に、半導体基板１の表面および制御ゲート電極５の表面を覆うように、電荷蓄積膜としての記憶ノード絶縁膜６を形成する。記憶ノード絶縁膜６としては、たとえば、ＯＮＯ膜を形成する。
【００８７】
次に、第２電極を形成する第２電極形成工程を行なう。記憶ノード絶縁膜６の表面に、第２電極層としてのメモリゲート電極層７ａを形成する。メモリゲート電極層７ａの表面に、補助膜８を形成する。補助膜８としては、後のエッチング工程においてメモリゲート電極層７ａよりもエッチング速度が遅い膜を形成する。
【００８８】
次に、矢印５３に示すように、異方性エッチングを行なう。異方性エッチングを行なうことにより、補助膜８のうち水平に延びる部分が除去される。次に、メモリゲート電極層７ａの一部が除去される。
【００８９】
図２１は、本実施の形態における半導体装置の製造方法の第３工程を説明する概略断面図である。図２１は、異方性エッチングが完了したときの図である。制御ゲート電極５の両側には、断面形状がほぼ四角形のメモリゲート電極７が形成される。メモリゲート電極７は、上面の幅方向のほぼ中央部分が凹むように形成される。このように、本実施の形態においても、メモリゲート電極層７ａの表面に補助膜８を形成することにより、メモリゲート電極７の上面が外側に向かって低くなることを防止できる。
【００９０】
図２２は、本実施の形態における半導体装置の製造方法の第４工程を説明する概略断面図である。次に、ウェットエッチングを行なってメモリゲート電極７の側面に残存した補助膜８を除去する。さらに、異方性エッチングにより、記憶ノード絶縁膜６のうち、制御ゲート電極５とメモリゲート電極７とに挟まれる部分、および半導体基板１とメモリゲート電極７とに挟まれる部分以外の部分を除去する。
【００９１】
図２３は、本実施の形態における半導体装置の製造方法の第５工程を説明する概略断面図である。次に、制御ゲート電極５およびメモリゲート電極７をマスクとして、自己整合的にイオン注入を行なうことにより、拡張拡散層９を形成する。
【００９２】
図２４は、本実施の形態における半導体装置の製造方法の第６工程を説明する概略断面図である。次に、サイドウォール絶縁膜１１を形成する。次に、矢印５４に示すように、イオン注入を行なうことにより拡散層１２を形成する。このとき、高エネルギのイオンが半導体基板１に向けて注入される。メモリゲート電極７の最小高さが十分に高いため、注入されるイオンがメモリゲート電極７を透過して記憶ノード絶縁膜６に到達することを防止できる。
【００９３】
図２５は、本実施の形態における半導体装置の製造方法の第７工程を説明する概略断面図である。次に、半導体基板１の表面のうち露出している部分に、シリサイド膜１３ｃを形成する。シリサイド膜１３ｃの形成と同時に、制御ゲート電極５の上面には、シリサイド膜１３ａが形成され、メモリゲート電極７の上面には、シリサイド膜１３ｂが形成される。
【００９４】
この後に、セルを覆うように保護絶縁膜が形成される。さらに、保護絶縁膜の表面に層間絶縁膜が配置され、層間絶縁膜にコンタクトホールが形成される。コンタクトホールの内部にコンタクトが形成される。
【００９５】
本実施の形態における半導体装置の製造方法は、第２電極を形成する第２電極形成工程において、第２電極層の表面に第２電極層よりもエッチング速度が遅い補助膜を形成して異方性エッチングを行なうため、メモリゲート電極の上面の幅方向の中央部を凹んだ形状にすることができる。このため、メモリゲート電極の最小高さと最大高さとの差を小さくすることができ、メモリゲート電極の最大高さを低くすることができる。この結果、半導体装置の微細化を図ることができる。また、メモリゲート電極の幅の長さの制御性が向上して、幅方向に小さな半導体装置を提供することができる。
【００９６】
その他の構成、作用、効果および製造方法については、実施の形態１と同様であるのでここでは説明を繰返さない。
【００９７】
（実施の形態３）
図２６から図３５を参照して、本発明に基づく実施の形態３における半導体装置について説明する。本実施の形態における半導体装置は、半導体基板の表面に電荷蓄積膜が形成され、制御ゲート電極の側面には電荷蓄積膜が形成されていない不揮発性メモリである。
【００９８】
図２６は、本実施の形態における半導体装置の概略断面図である。本実施の形態における半導体装置は、半導体基板１７の表面に第１絶縁膜としての制御ゲート絶縁膜２１を介して、制御ゲート電極２２が形成されている。制御ゲート電極２２は、断面形状が四角形になるように形成されている。制御ゲート絶縁膜２１は、制御ゲート電極２２と半導体基板１７との間および制御ゲート電極２２とメモリゲート電極２４との間に配置されている。制御ゲート絶縁膜２１は、制御ゲート電極２２の下面および側面に形成されている。
【００９９】
制御ゲート電極２２の側方の半導体基板１７の表面には、記憶ノード絶縁膜１９が形成されている。記憶ノード絶縁膜１９は、半導体基板１７とメモリゲート電極２４との間に配置されている。記憶ノード絶縁膜１９は、酸化シリコン膜１９ａ，１９ｃと窒化シリコン膜１９ｂとを含む。
【０１００】
記憶ノード絶縁膜１９の上面には、メモリゲート電極２４が形成されている。メモリゲート電極２４は、断面形状がほぼ四角形になるように形成されている。メモリゲート電極２４は、制御ゲート電極２２に対向する表面とサイドウォール絶縁膜２７に対向する表面とがほぼ平行になるように形成されている。メモリゲート電極２４は、断面形状において、幅が高さ方向に亘ってほぼ一定になるように形成されている。メモリゲート電極２４は、上面の幅方向のほぼ中央部分が凹むように形成されている。
【０１０１】
制御ゲート電極２２の上面には、シリサイド膜２９ａが形成されている。メモリゲート電極２４の上面にはシリサイド膜２９ｂが形成されている。半導体基板１７の表面には、メモリゲート電極２４の下側からメモリセルの外側に向かって、拡張拡散層２６が形成されている。
【０１０２】
メモリゲート電極２４および記憶ノード絶縁膜１９の側面には、サイドウォール絶縁膜２７が形成されている。半導体基板１７の表面には、サイドウォール絶縁膜２７の下側からメモリセルの外側に向かって拡散層２８が形成されている。半導体基板１７の表面において、サイドウォール絶縁膜２７の側方には、シリサイド膜２９ｃが形成されている。
【０１０３】
図２７から図３４を参照して、本実施の形態における半導体装置の製造方法について説明する。
【０１０４】
図２７は、本実施の形態における半導体装置の製造方法の第１工程を説明する概略断面図である。はじめに、第１電極としての制御ゲート電極を形成する第１電極形成工程を行なう。半導体基板１７の表面の部分に、メモリウェル部１８を形成する。次に、半導体基板１７の表面に記憶ノード絶縁膜１９およびダミー層２０を形成する。記憶ノード絶縁膜１９としては、たとえば、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層する。ダミー膜としては、たとえば、窒化シリコン膜を形成する。
【０１０５】
次に、フォトリソグラフィ法により、ダミー層２０および記憶ノード絶縁膜１９に開口部２０ａを形成する。開口部２０ａは、半導体基板１７の表面に到達するように形成する。
【０１０６】
図２８は、本実施の形態における半導体装置の製造方法の第２工程を説明する概略断面図である。次に、開口部２０ａを含むダミー層２０の表面、開口部２０ａの内部の半導体基板１７の表面に制御ゲート絶縁膜２１を形成する。制御ゲート絶縁膜２１としては、たとえば、酸化シリコン膜を形成する。次に、制御ゲート絶縁膜２１の表面に制御ゲート電極となる制御ゲート電極層２２ａを形成する。制御ゲート電極層２２ａの形成においては、開口部２０ａの内側が埋まるように形成する。
【０１０７】
図２９は、本実施の形態における半導体装置の製造方法の第３工程を説明する概略断面図である。次に、たとえば化学機械研磨法により、制御ゲート電極層２２ａのうち、ダミー層２０よりも高い部分およびダミー層２０の上面に形成された制御ゲート絶縁膜２１の部分を除去する。すなわち、開口部２０ａの高さよりも高い部分の制御ゲート絶縁膜２１および制御ゲート電極層２２ａを除去する。この除去工程により、第１電極としての制御ゲート電極２２が形成される。制御ゲート電極２２の下面および側面には、第１絶縁膜としての制御ゲート絶縁膜２１が形成される。
【０１０８】
図３０は、本実施の形態における半導体装置の製造方法の第４工程を説明する概略断面図である。次に、制御ゲート電極２２の上面に、フォトリソグラフィ法により、第２絶縁膜としての制御ゲート保護膜２３を形成する。次に、制御ゲート絶縁膜２１の両側に配置されたダミー層２０を除去する。
【０１０９】
図３１は、本実施の形態における半導体装置の製造方法の第５工程を説明する概略断面図である。次に、記憶ノード絶縁膜１９の表面、制御ゲート絶縁膜２１の表面および制御ゲート保護膜２３の表面に、第２電極層としてのメモリゲート電極層２４ａを形成する。さらに、メモリゲート電極層２４ａの表面に補助膜２５を形成する。補助膜２５としては、後のエッチング工程において、メモリゲート電極層２４ａよりもエッチング速度の遅い膜を形成する。次に、矢印５５に示すように、異方性エッチングを行なう。
【０１１０】
図３２は、本実施の形態における半導体装置の製造方法の第６工程を説明する概略断面図である。図３２は、異方性エッチングが完了したときの図である。制御ゲート電極２２の両側には、制御ゲート絶縁膜２１を介してメモリゲート電極２４が形成されている。メモリゲート電極２４は、上面の幅方向のほぼ中央部分が凹んでいる。メモリゲート電極２４の側面には、補助膜２５の一部分が残存している。
【０１１１】
図３３は、本実施の形態における半導体装置の製造方法の第７工程を説明する概略断面図である。次に、補助膜２５の残存部分をエッチングにより除去する。さらに、記憶ノード絶縁膜１９のうち、露出している部分をエッチングにより除去する。記憶ノード絶縁膜１９は、メモリゲート電極２４と半導体基板１７とに挟まれる領域に残存する。次に、イオン注入を行なって拡張拡散層２６を形成する。
【０１１２】
図３４は、本実施の形態における半導体装置の製造方法の第８工程を説明する概略断面図である。次に、メモリゲート電極２４および記憶ノード絶縁膜１９の側面に、サイドウォール絶縁膜２７を形成する。次に、矢印５６に示すように、自己整合的に拡散層２８を形成する。拡散層２８を形成するイオン注入工程においても、メモリゲート電極２４の最小高さが十分に高いため、メモリゲート電極２４を透過して記憶ノード絶縁膜１９にイオンが到達することを防止できる。
【０１１３】
図３５は、本実施の形態における半導体装置の製造方法の第９工程を説明する概略断面図である。次に、半導体基板１７の表面にシリサイド膜２９ｃを形成する。このとき、制御ゲート電極２２の上面およびメモリゲート電極２４の上面にも、それぞれのシリサイド膜２９ａ，２９ｂが形成される。
【０１１４】
本実施の形態における半導体装置および半導体装置の製造方法においても、微細な半導体装置を提供することができる。
【０１１５】
その他の構成、作用、効果および製造方法については、実施の形態１および２と同様であるのでここでは説明を繰返さない。
【０１１６】
（実施の形態４）
図３６から図４３を参照して、本発明に基づく実施の形態４における半導体装置について説明する。本実施の形態における半導体装置は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
【０１１７】
図３６に、本実施の形態における半導体装置の概略断面図を示す。半導体基板３１の表面には、ゲート絶縁膜３３を介してゲート電極３４が形成されている。ゲート電極３４の両側の側面には、サイドウォール絶縁膜３７が形成されている。
【０１１８】
半導体基板３１の表面には、ゲート電極３４の下側から外側に向かって拡張拡散層３６が形成されている。拡張拡散層３６は、幅方向の両側に形成されている。また、半導体基板３１の表面には、サイドウォール絶縁膜３７の下側から外側に向かって、拡散層３８が形成されている。半導体基板３１の表面において、サイドウォール絶縁膜３７の側方には、シリサイド膜３９ｂが形成されている。
【０１１９】
ゲート電極３４は、断面形状において、サイドウォール絶縁膜３７に対向する両側の表面同士が互いにほぼ平行になるように形成されている。ゲート電極３４は、断面形状がほぼ四角形になるように形成されている。ゲート電極３４は、断面形状において、上面の幅方向のほぼ中央部分が凹むように形成されている。本実施の形態においては、ゲート電極３４の上面が、断面形状においてほぼＶ字型に形成されている。ゲート電極３４の上面には、シリサイド膜３９ａが形成されている。
【０１２０】
本実施の形態における半導体装置は、ゲート電極３４の幅の寸法精度が優れた半導体装置を提供することができる。この結果、ゲート電極３４の幅の小さな微細な半導体装置を提供することができる。また、ゲート電極の寸法精度が向上することにより、拡散層の寸法精度が向上して、拡散層を形成するときのプロセスマージンが向上する。さらに、拡散層を形成する工程において、イオン注入を行なったときに、イオンがゲート電極を透過してゲート絶縁膜に到達することを防止することができる。この結果、ゲート絶縁膜にイオンが注入されることに起因するトランジスタ特性の変化を抑制できる。
【０１２１】
図３７から図４３を参照して、本実施の形態における半導体装置の製造方法について説明する。
【０１２２】
図３７は、本実施の形態における半導体装置の製造方法の第１工程を説明する概略断面図である。図３７に示すように、はじめに、半導体基板３０にウェル部３１を形成する。半導体基板３０の表面に、フォトリソグラフィ法により側面を有するようにダミー層３２を形成する。ダミー層３２としては、たとえば、窒化シリコン膜を形成する。
【０１２３】
図３８は、本実施の形態における半導体装置の製造方法の第２工程を説明する概略断面図である。次に、フォトリソグラフィ法により、半導体基板３０の表面のうち露出している部分に、ゲート絶縁膜３３を形成する。ゲート絶縁膜３３は、ダミー層３２の側面に接するように形成する。次に、ダミー層３２の表面およびゲート絶縁膜３３の表面に、ゲート電極層３４ａを形成する。ゲート電極層３４ａの表面に、補助膜３５を形成する。補助膜３５としては、ゲート電極層３４ａよりもエッチングされる速度の遅い膜を形成する。次に、矢印５７に示すように、ゲート電極層３４ａおよび補助膜３５に対して、異方性エッチングを行なう。
【０１２４】
図３９は、本実施の形態における半導体装置の製造方法の第３工程を説明する概略断面図である。図３９は、異方性エッチングが完了したときの概略断面図である。ダミー層３２の上面に配置されていたゲート電極層３４ａは除去される。また、ゲート絶縁膜３３の表面のうち、ゲート電極層３４ａが上下方向に延びている部分以外が除去される。ダミー層３２の側面に接する部分のゲート電極層３４ａが残存する。このように、ゲート電極３４が形成される。ゲート電極３４の上面は、幅方向のほぼ中央部分が凹む形状を有する。次に、ゲート電極３４の側面に残存する補助膜３５を除去する。
【０１２５】
図４０は、本実施の形態における半導体装置の製造方法の第４工程を説明する概略断面図である。次に、ダミー層３２を除去する。さらに、ゲート絶縁膜３３のうちゲート電極３４が形成されている部分を除いた以外の部分を除去する。
【０１２６】
図４１は、本実施の形態における半導体装置の製造方法の第５工程を説明する概略断面図である。次に、イオン注入を行なって、自己整合的に拡張拡散層３６を形成する。拡張拡散層３６は、半導体基板３０の表面において、ゲート電極３４の下側から外側に延びるように形成される。
【０１２７】
図４２は、本実施の形態における半導体装置の製造方法の第６工程を説明する概略断面図である。次に、ゲート電極３４の側面およびゲート絶縁膜３３の側面にサイドウォール絶縁膜３７を形成する。次に、矢印５８に示すように、イオン注入を行なって、自己整合的に拡散層３８を形成する。
【０１２８】
図４３は、本実施の形態における半導体装置の製造方法の第７工程を説明する概略断面図である。次に、サイドウォール絶縁膜３７の側方における半導体基板３０の表面に、シリサイド膜３９ｂを形成する。このときに、ゲート電極３４の上面においてシリサイド膜３９ａが形成される。このように、半導体基板の表面にＭＯＳトランジスタを形成することができる。
【０１２９】
本実施の形態における半導体装置および半導体装置の製造方法は、ゲート電極層の上面に補助膜を形成して、異方性エッチングを行なうことにより、寸法精度の優れたゲート電極を有する半導体装置を提供することができる。また、半導体装置の製造工程において、プロセスマージンが向上する。
【０１３０】
上記以外の作用および効果については、実施の形態１から３と同様であるので、ここでは説明を繰返さない。
【０１３１】
上述のそれぞれの図において、同一または相当する部分には、同一の符号を付している。また、上述の説明において、上側または下側などの記載は、鉛直方向の絶対的な上下方向を示すものではなく、それぞれの部位の位置関係を相対的に示すものである。
【０１３２】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【０１３３】
【図１】実施の形態１における半導体装置の第１の概略断面図である。
【図２】実施の形態１における半導体装置の第２の概略断面図である。
【図３】実施の形態１における半導体装置の第３の概略断面図である。
【図４】実施の形態１におけるメモリセルの拡大概略断面図である。
【図５】実施の形態１における半導体装置の回路図である。
【図６】実施の形態１における半導体装置を駆動するときに印加する電圧を説明する表である。
【図７】実施の形態１における半導体装置の製造方法の第１工程説明図である。
【図８】実施の形態１における半導体装置の製造方法の第２工程説明図である。
【図９】実施の形態１における半導体装置の製造方法において、異方性エッチングを行なうときの第１の拡大概略断面図である。
【図１０】実施の形態１における半導体装置の製造方法において、異方性エッチングを行なうときの第２の拡大概略断面図である。
【図１１】実施の形態１における半導体装置の製造方法の第３工程説明図である。
【図１２】実施の形態１における半導体装置の製造方法の第４工程説明図である。
【図１３】実施の形態１における半導体装置の製造方法の第５工程説明図である。
【図１４】実施の形態１における半導体装置の製造方法の第６工程説明図である。
【図１５】実施の形態１における半導体装置の製造方法の第７工程説明図である。
【図１６】実施の形態１における半導体装置の製造方法の第８工程説明図である。
【図１７】実施の形態１における比較例の半導体装置のメモリセルの拡大概略断面図である。
【図１８】実施の形態２における半導体装置のメモリセルの拡大概略断面図である。
【図１９】実施の形態２における半導体装置の製造方法の第１工程説明図である。
【図２０】実施の形態２における半導体装置の製造方法の第２工程説明図である。
【図２１】実施の形態２における半導体装置の製造方法の第３工程説明図である。
【図２２】実施の形態２における半導体装置の製造方法の第４工程説明図である。
【図２３】実施の形態２における半導体装置の製造方法の第５工程説明図である。
【図２４】実施の形態２における半導体装置の製造方法の第６工程説明図である。
【図２５】実施の形態２における半導体装置の製造方法の第７工程説明図である。
【図２６】実施の形態３における半導体装置のメモリセルの拡大概略断面図である。
【図２７】実施の形態３における半導体装置の製造方法の第１工程説明図である。
【図２８】実施の形態３における半導体装置の製造方法の第２工程説明図である。
【図２９】実施の形態３における半導体装置の製造方法の第３工程説明図である。
【図３０】実施の形態３における半導体装置の製造方法の第４工程説明図である。
【図３１】実施の形態３における半導体装置の製造方法の第５工程説明図である。
【図３２】実施の形態３における半導体装置の製造方法の第６工程説明図である。
【図３３】実施の形態３における半導体装置の製造方法の第７工程説明図である。
【図３４】実施の形態３における半導体装置の製造方法の第８工程説明図である。
【図３５】実施の形態３における半導体装置の製造方法の第９工程説明図である。
【図３６】実施の形態４における半導体装置の拡大概略断面図である。
【図３７】実施の形態４における半導体装置の製造方法の第１工程説明図である。
【図３８】実施の形態４における半導体装置の製造方法の第２工程説明図である。
【図３９】実施の形態４における半導体装置の製造方法の第３工程説明図である。
【図４０】実施の形態４における半導体装置の製造方法の第４工程説明図である。
【図４１】実施の形態４における半導体装置の製造方法の第５工程説明図である。
【図４２】実施の形態４における半導体装置の製造方法の第６工程説明図である。
【図４３】実施の形態４における半導体装置の製造方法の第７工程説明図である。
【符号の説明】
【０１３４】
１  半導体基板、２  素子分離部、３  メモリウェル部、４  制御ゲート絶縁膜、５  制御ゲート電極、６  記憶ノード絶縁膜、６ａ，６ｃ  酸化シリコン膜、６ｂ  窒化シリコン膜、７，４１  メモリゲート電極、７ａ  メモリゲート電極層、８  補助膜、９  拡張拡散層（ソース側）、１０  拡張拡散層（ドレイン側）、１１  サイドウォール絶縁膜、１２  拡散層、１２ａ  拡散層（ソース側）、１２ｂ  拡散層（ドレイン側）、１３ａ〜１３ｄ  シリサイド膜、１４ａ  保護絶縁膜、１４ｂ  層間絶縁膜、１５  コンタクト、１５ａ，１５ｂ  導電層、１６  配線、１６ａ〜１６ｃ  メタル層、１７  半導体基板、１８  メモリウェル部、１９  記憶ノード絶縁膜、１９ａ，１９ｃ  酸化シリコン膜、１９ｂ  窒化シリコン膜、２０  ダミー層、２０ａ  開口部、２１  制御ゲート絶縁膜、２２  制御ゲート電極、２２ａ  制御ゲート電極層、２３  制御ゲート保護膜、２４  メモリゲート電極、２４ａ  メモリゲート電極層、２５  補助膜、２６  拡張拡散層、２７  サイドウォール絶縁膜、２８  拡散層、２９ａ〜２９ｃ  シリサイド膜、３０  半導体基板、３１  ウェル部、３２  ダミー層、３３  ゲート絶縁膜、３４  ゲート電極、３４ａ  ゲート電極層、３５  補助膜、３６  拡張拡散層、３７  サイドウォール絶縁膜、３８  拡散層、３９ａ，３９ｂ  シリサイド膜、５１〜５８  矢印、６１，６２  領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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