(57)【要約】【課題】ゲート空乏化の抑制および低抵抗化を図った半導体装置およびその製造方法を提供する。【解決手段】本実施形態に係る半導体装置は、基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４とを有し、ゲート電極４は、ゲート絶縁膜３上に形成されたシリサイド層５と、シリサイド層５上に形成された金属層６とを有する。【選択図】図１
2007129038.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを有し、
前記ゲート電極は、
前記ゲート絶縁膜上に形成されたシリサイド層と、
前記シリサイド層上に形成された金属層と
を有する半導体装置。
【請求項２】
前記金属層は、前記シリサイド層よりも幅が広い
請求項１記載の半導体装置。
【請求項３】
前記ゲート電極の側壁に形成されたサイドウォール絶縁膜をさらに有する
請求項１記載の半導体装置。
【請求項４】
前記サイドウォール絶縁膜は、
前記シリサイド層の側壁のみに形成された第１絶縁膜と、
前記金属層および前記第１絶縁膜の側壁に形成された第２絶縁膜とを有し、
前記金属層は、前記シリサイド層および前記第１絶縁膜上に形成され、前記シリサイド層よりも幅が広い
請求項３記載の半導体装置。
【請求項５】
前記第１絶縁膜の上面は、前記シリサイド層の上面よりも低く、
前記第１絶縁膜から露出した前記シリサイド層の側壁は、前記金属層に接している
請求項４記載の半導体装置。
【請求項６】
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、少なくとも下層部にシリコン層を含むダミーゲートを形成する工程と、
前記ダミーゲートの側壁にサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を埋め込み、かつ前記ダミーゲートの上面を露出させる層間絶縁膜を形成する工程と、
前記ダミーゲートの上層部をエッチングして溝を形成する工程と、
前記溝内に露出した前記ダミーゲートの前記下層部をシリサイド化させて、シリサイド層を形成する工程と、
前記溝内に金属層を埋め込む工程と
を有する半導体装置の製造方法。
【請求項７】
前記ダミーゲートの前記下層部をシリサイド化させる工程は、
前記溝内に金属膜を形成する工程と、
前記金属膜と前記下層部との反応により前記下層部の前記シリコン層をシリサイド化させて、シリサイド層を形成する工程と、
前記金属膜を除去する工程と
を有する請求項６記載の半導体装置の製造方法。
【請求項８】
前記サイドウォール絶縁膜を形成する工程において、前記ダミーゲート側から少なくとも第１絶縁膜および前記第２絶縁膜を有する前記サイドウォール絶縁膜を形成し、
前記溝を形成する工程の後、前記シリサイド層を形成する工程の前に、前記第１絶縁膜のうち前記溝内に露出した部分を除去する
請求項６記載の半導体装置の製造方法。
【請求項９】
前記第１絶縁膜のうち前記溝内に露出した部分を除去する工程において、前記ダミーゲートの前記下層部の上面よりも前記第１絶縁膜の上面が低くなるまで、前記第１絶縁膜を除去する
請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、シリサイド層を含むゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トランジスタの世代が進む中で、微細化によるスケーリングが行われている。この世代のトランジスタに対しては、デザインのスケーリングと合わせて、ゲート絶縁膜の実効膜厚（ＥＯＴ）や、拡散層の深さＸｊもスケーリングする必要がある。
【０００３】
実効膜厚（ＥＯＴ）のスケーリングは駆動能力（Ｉｄｓ）の確保のため、拡散層の深さのスケーリングはショートチャネル効果（ＳＣＥ：Short Channel Effect）の抑制のために必要である。
【０００４】
ここで、ゲートリーク電流を抑制する観点から、酸化シリコン膜からなるゲート絶縁膜の薄膜化には限界がきている。このため、ゲート絶縁膜として酸化シリコン膜に代わって高誘電率（Ｈｉｇｈ−ｋ）絶縁膜を導入することが検討されている。また、ゲート空乏化抑制のため、ポリシリコンゲート電極に代えてメタルゲート電極を導入することが検討されている。
【０００５】
メタルゲート電極として、純金属材料や合金を直接使用する方法や、金属化合物（金属窒化物、金属酸化物）を用いる方法が知られているが、これまでのプロセスとの整合性が良いシリコン化合物（シリサイド）を用いる研究が進められている。シリサイドの材料としては、ニッケル（Ｎｉ）、白金（Ｐｔ）、コバルト（Ｃｏ）が主として研究されている。ポリシリコンを完全にシリサイド化させることにより、ゲートの空乏化を抑制することができる。このような技術をフルシリサイド（Full Silicide）と呼ぶ（特許文献１参照）。
【特許文献１】特開２０００−２５２４６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ゲート電極が厚い場合には、シリサイド化がゲート電極の底部まで進まず、ゲート電極の空乏化を十分に抑制できない。また、ゲート電極をフルシリサイド化させるために、ゲート電極を薄くしすぎると、ゲート電極の抵抗が増加してしまう。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、ゲート空乏化の抑制および低抵抗化を図った半導体装置を提供することにある。
本発明の他の目的は、ゲート電極の底部までシリサイド化することができ、ゲート空乏化の抑制およびゲート抵抗の低減を図ることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明の半導体装置は、基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有し、前記ゲート電極は、前記ゲート絶縁膜上に形成されたシリサイド層と、前記シリサイド層上に形成された金属層とを有する。
【０００９】
上記の本発明の半導体装置では、ゲート電極は、シリサイド層と金属層の２層構造を有する。なお、ゲート電極は、３層以上であってもよい。この場合、金属層は、純金属材料、合金、金属化合物を含む。ゲート電極が、半導体ではないシリサイド層および金属層からなるため、ゲート空乏化が抑制される。また、シリサイド層上に金属層が設けられていることにより、ゲート電極全体の低抵抗化を図ることができる。
【００１０】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、少なくとも下層部にシリコン層を含むダミーゲートを形成する工程と、前記ダミーゲートの側壁にサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜を埋め込み、かつ前記ダミーゲートの上面を露出させる層間絶縁膜を形成する工程と、前記ダミーゲートの上層部をエッチングして溝を形成する工程と、前記溝内に露出した前記ダミーゲートの前記下層部をシリサイド化させて、シリサイド層を形成する工程と、前記溝内に金属層を埋め込む工程とを有する。
【００１１】
上記の本発明の半導体装置の製造方法では、ダミーゲートの上層部をエッチングして溝を形成した後に、ダミーゲートの下層部のみをシリサイド化させている。ダミーゲート全体をシリサイド化するのに比べて、シリサイド化の対象となる部分を薄くすることができることから、ダミーゲートの下層部の全体がシリサイド化される。また、その後に溝内であってシリサイド層上に金属層を形成することにより、シリサイド層と金属層の積層構造からなるゲート電極が形成される。
【発明の効果】
【００１２】
本発明の半導体装置によれば、ゲート空乏化の抑制および低抵抗化を図った半導体装置を実現することができる。
本発明の半導体装置の製造方法によれば、ゲート電極の底部までシリサイド化することができ、ゲート空乏化の抑制およびゲート抵抗の低減を図った半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００１４】
（第１実施形態）
図１は、本実施形態に係る半導体装置の断面図である。
【００１５】
例えばシリコンからなる半導体基板１には、活性領域を区画する酸化シリコンからなる素子分離絶縁膜２が形成されている。ｎＭＯＳトランジスタの場合には活性領域にはｐウェルが形成されており、ｐＭＯＳトランジスタの場合には活性領域にはｎウェルが形成されている。
【００１６】
半導体基板１上には、ゲート絶縁膜３を介してゲート電極４が形成されている。ゲート絶縁膜３は、例えば酸化シリコン膜からなる。なお、ゲート絶縁膜３は、酸化ハフニウムのようないわゆるＨｉｇｈ−ｋ絶縁膜であってもよい。
【００１７】
ゲート電極４は、ゲート絶縁膜側から順にシリサイド層５と、金属層６を有する。シリサイド層５は、例えばニッケルシリサイド、コバルトシリサイド、白金シリサイドからなる。金属層６は、純金属材料、合金あるいは金属化合物からなり、例えばタングステンからなる。
【００１８】
ゲート電極４の側壁には、サイドウォール絶縁膜７が形成されている。サイドウォール絶縁膜７は、ゲート電極４側から順に第１絶縁膜８および第２絶縁膜９が積層されて形成されている。第１絶縁膜８は例えば窒化シリコン膜であり、第２絶縁膜９は例えば酸化シリコン膜である。
【００１９】
サイドウォール絶縁膜７とシリサイド層５との間には、側壁スペーサ１０が形成されている。側壁スペーサ１０は、例えば酸化シリコンからなる。側壁スペーサ１０の膜厚は、例えば５〜１０ｎｍである。
【００２０】
ゲート電極４の両側であって、サイドウォール絶縁膜７の直下における半導体基板１には、エクステンション部１１が形成されている。エクステンション部１１の外側における半導体基板１には、エクステンション部１１よりも深いソース・ドレイン部１２が形成されている。
【００２１】
ｎＭＯＳトランジスタの場合には、エクステンション部１１およびソース・ドレイン部１２は、ｎ型半導体である。ｐＭＯＳトランジスタの場合には、エクステンション部１１およびソース・ドレイン部１２はｐ型半導体である。なお、半導体装置は、半導体基板１上にエクステンション部としてエピタキシャル層を形成したレイズドエクステンション構造であってもよい。また、半導体基板１上にエクステンション部およびソース・ドレイン部としてそれぞれエピタキシャル層が形成されていてもよい。
【００２２】
サイドウォール絶縁膜７から露出したソース・ドレイン部１２の表層には、シリサイド層１３が形成されている。シリサイド層１３は、例えばコバルトシリサイド、ニッケルシリサイドあるいは白金シリサイドからなる。
【００２３】
上記の本実施形態に係る半導体装置では、ゲート電極４は、少なくともシリサイド層５と金属層６の２層構造からなる。ゲート電極４が、半導体ではないシリサイド層５および金属層６からなるため、ゲート空乏化を抑制することができる。また、シリサイド層５上に金属層６が設けられていることにより、ゲート電極４の低抵抗化を図ることができる。シリサイド層５の組成は、抵抗値の観点よりも仕事関数制御の観点から選択される。このため、シリサイド層５の抵抗値が比較的に高抵抗となってしまった場合でも、その上層に金属層６を設けていることにより、ゲート電極４全体の抵抗を低くすることができる。
【００２４】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図８を参照して説明する。
【００２５】
図２（ａ）に示すように、例えばシリコンからなる半導体基板１に、ＳＴＩ（Shallow Trench Isolation）技術により素子分離絶縁膜２を形成した後に、イオン注入によりｎウェルあるいはｐウェルを形成する。
【００２６】
次に、図２（ｂ）に示すように、半導体基板１上に、ゲート絶縁膜３を形成し、ゲート絶縁膜３上にダミーゲート２０を形成する。ゲート絶縁膜３として、例えば熱酸化法により酸化シリコン膜を形成する。なお、ゲート絶縁膜３としてＨｉｇｈ−ｋ絶縁膜を形成してもよい。ダミーゲート２０の形成では、ゲート絶縁膜３上に、ＣＶＤ法により下層部材料としてポリシリコン膜を形成し、大気中への放置あるいは塩酸・過酸化水素洗浄液を用いた処理によりエッチングストッパ膜として１〜２ｎｍの酸化シリコン膜を形成し、ＣＶＤ法により上層部材料としてポリシリコン膜を順に形成する。その後、例えば窒化シリコン膜を形成し、窒化シリコン膜をパターニングして、ゲートパターンのマスク層２４を形成する。その後、マスク層２４をマスクとしたエッチングにより、ポリシリコン膜、酸化シリコン膜、ポリシリコン膜を加工する。以上により、ポリシリコン膜からなる下層部２１と、酸化シリコン膜からなるエッチングストッパ膜２２と、ポリシリコン膜からなる上層部２３の積層構造からなるダミーゲート２０が形成される。ダミーゲート２０上のマスク層２４は残しておく。なお、下層部２１および上層部２３として、アモルファスシリコンを形成してもよい。また、上層部２３は、下層部２１と異なる材料であってもよく、例えばシリコンゲルマニウムであってもよい。
【００２７】
次に、図３（ａ）に示すように、ＣＶＤ法によりダミーゲート２０を被覆するように全面に酸化シリコン膜を形成し、エッチバックすることにより、ダミーゲート２０の側壁に側壁スペーサ１０を形成する。側壁スペーサ１０の厚さは、５〜１０ｎｍである。
【００２８】
次に、図３（ｂ）に示すように、ダミーゲート２０および側壁スペーサ１０をマスクとしたイオン注入により、ダミーゲート２０の両側における半導体基板１にエクステンション部１１を形成する。側壁スペーサ１０の存在により、ゲートからわずかだけ離れてエクステンション部１１のイオン注入がなされる。このため、後の熱処理により注入不純物が拡散することにより発生するショートチャネル効果を抑制することができる。ｎＭＯＳトランジスタのエクステンション部１１の形成では、砒素あるいはリンなどのｎ型不純物をイオン注入する。ｐＭＯＳトランジスタのエクステンション部１１の形成では、ボロンなどのｐ型不純物をイオン注入する。
【００２９】
次に、図４（ａ）に示すように、ダミーゲート２０の両側にサイドウォール絶縁膜７を形成する。サイドウォール絶縁膜７の形成では、まず、ＣＶＤ法により、ダミーゲート２０を被覆するように窒化シリコンからなる第１絶縁膜８と、酸化シリコンからなる第２絶縁膜９を形成する。続いて、第２絶縁膜９および第１絶縁膜８をエッチバックすることにより、ダミーゲート２０の側壁に、側壁スペーサ１０を介して、第１絶縁膜８および第２絶縁膜９からなるサイドウォール絶縁膜７が形成される。
【００３０】
次に、図４（ｂ）に示すように、ダミーゲート２０およびサイドウォール絶縁膜７をマスクとしたイオン注入により、サイドウォール絶縁膜７の両側における半導体基板１に、エクステンション部１１よりも深いソース・ドレイン部１２を形成する。ｎＭＯＳトランジスタのソース・ドレイン部１２の形成では、砒素あるいはリンなどのｎ型不純物をイオン注入する。ｐＭＯＳトランジスタのソース・ドレイン部１２の形成では、ボロンなどのｐ型不純物をイオン注入する。
【００３１】
次に、図５（ａ）に示すように、サイドウォール絶縁膜７から露出したソース・ドレイン部１２の表層部に、シリサイド層１３を形成する。シリサイド層１３の形成では、まず、ソース・ドレイン部１２を覆うように全面に金属膜を形成する。金属膜としては、ニッケル、コバルトあるいは白金を形成する。続いて、熱処理を行って、金属膜とソース・ドレイン部１２の表層部におけるシリコンとを反応させて、シリサイド層１３を形成する。最後に、未反応の金属膜を除去する。これにより、シリサイド層１３が形成される。
【００３２】
次に、図５（ｂ）に示すように、ダミーゲート２０を覆うように半導体基板１上に、ＣＶＤ法により酸化シリコンからなる層間絶縁膜１４を形成する。
【００３３】
次に、図６（ａ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法によりマスク層２４の上面が露出するまで層間絶縁膜１４を除去する。なお、このときのＣＭＰにより、ダミーゲート２０の上面が露出するまで層間絶縁膜１４を除去してもよい。
【００３４】
次に、図６（ｂ）に示すように、層間絶縁膜１４から露出したマスク層２４およびダミーゲート２０の上層部２３をエッチングする。これにより、層間絶縁膜１４に溝１５が形成される。エッチングには、例えばドライエッチングを用いる。ポリシリコンからなる上層部２３のエッチングでは、ガスとしてＣｌ２、ＨＢｒ、Ｃｌ２とＨＢｒの混合ガス、ＨＢｒとＯ２の混合ガス、あるいはＨＢｒとＨｅとＯ２の混合ガスを用いる。
【００３５】
次に、図７（ａ）に示すように、溝１５内に露出したエッチングストッパ膜２２および側壁スペーサ１０を除去する。エッチングストッパ膜２２および側壁スペーサ１０がともに酸化シリコン膜からなる場合には、エッチングには希フッ酸を用いる。酸化シリコンからなるエッチングストッパ膜２２および側壁スペーサ１０のエッチングにおいて、第１絶縁膜８はエッチングストッパとして機能する。
【００３６】
次に、図７（ｂ）に示すように、溝１５の内壁を被覆するように層間絶縁膜１４上に、金属膜１６を形成する。金属膜としては、ニッケル、コバルトあるいは白金を形成する。
【００３７】
次に、図８（ａ）に示すように、熱処理を行って、金属膜１６と下層部２１とを反応させる。本実施形態では、シリサイド化の対象となるシリコン層の膜厚は最終的なゲート膜厚よりも薄いことから、下層部２１の底部までフルシリサイド化させることができる。これにより、下層部２１は、シリサイド層５となる。その後、未反応の金属膜１６を除去する。
【００３８】
次に、図８（ｂ）に示すように、溝１５内を埋め込むように、層間絶縁膜１４上に金属層６を形成する。金属層６としては、純金属材料層、合金層あるいは金属化合物層を形成する。例えば、金属層６として、ＣＶＤ法により例えばタングステン層を形成する。
【００３９】
最後に、溝１５以外の層間絶縁膜１４上の金属層６をＣＭＰ法で除去することによりゲート電極４が完成し、図１に示す半導体装置が製造される。
【００４０】
上記の本実施形態に係る半導体装置の製造方法では、ダミーゲート２０の上層部２３をエッチングして、シリサイド化すべきダミーゲート２０の部分を薄くした後に、金属膜１６の形成および熱処理によりシリサイド層５を形成する。シリサイド化の対象となるシリコン層が薄くなることから、ダミーゲート２０の下層部２１の底部までシリサイド化することができる。また、その後に溝１５内であってシリサイド層５上に金属層６を形成することから、ゲート電極４の抵抗を低く抑えることができる。
【００４１】
また、シリサイド工程の前までは、ダミーゲート２０の高さを確保していることから、エクステンション部１１およびソース・ドレイン部１２の形成時において、ダミーゲート２０下のチャネル領域に不純物が注入されることを抑制することができる。
【００４２】
また、下層部２１と上層部２３の間に、エッチングストッパ膜２２を設けることにより、エッチングの制御性が向上する。このため、最終的に均一な高さのシリサイド層５を形成することができる。
【００４３】
（第２実施形態）
図９は、本実施形態に係る半導体装置の断面図である。ここでは、第１実施形態と異なる部分のみについて説明する。
【００４４】
本実施形態では、第１絶縁膜８は、シリサイド層５の側壁のみに形成されている。第２絶縁膜９は、金属層６および第１絶縁膜８の側壁に形成されている。また、側壁スペーサ１０および第１絶縁膜８の上面はシリサイド層５の上面よりも低く形成されている。この結果、第１絶縁膜８から露出したシリサイド層５の上部側壁は、金属層６に接している
【００４５】
金属層６は、シリサイド層５および第１絶縁膜８上に形成されている。この結果、金属層６の幅は、シリサイド層５の幅よりも広くなる。
【００４６】
上記の本実施形態に係る半導体装置では、第１実施形態と同様に、ゲート電極４が、半導体ではないシリサイド層５および金属層６からなるため、ゲート空乏化を抑制することができる。また、シリサイド層５よりも金属層６の幅を広く形成していることから、第１実施形態よりもゲート電極４の抵抗を低くすることができる。
【００４７】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１０〜図１２を参照して説明する。
【００４８】
第１実施形態と同様にして、図２（ａ）〜図５（ｂ）に示す工程を経ることにより、図１０（ａ）に示す構造に至る。
【００４９】
次に、図１０（ｂ）に示すように、層間絶縁膜１４から露出したマスク層２４およびダミーゲート２０の上層部２３をエッチングする。これにより、層間絶縁膜１４に溝１５が形成される。エッチングには、例えばドライエッチングを用いる。ポリシリコンからなる上層部２３のエッチングでは、ガスとしてＣｌ２、ＨＢｒ、Ｃｌ２とＨＢｒの混合ガス、ＨＢｒとＯ２の混合ガス、あるいはＨＢｒとＨｅとＯ２の混合ガスを用いる。
【００５０】
次に、図１１（ａ）に示すように、溝１５内に露出したエッチングストッパ膜２２および側壁スペーサ１０を除去する。エッチングストッパ膜２２および側壁スペーサ１０がともに酸化シリコン膜からなる場合には、エッチングには希フッ酸を用いる。さらに、本実施形態では、溝１５に露出した第１絶縁膜８をエッチングする。第１絶縁膜８のエッチングにおいて、ダミーゲート２０の下層部２１の上面よりも第１絶縁膜８の上面の方が低くなるまでエッチングを行う。
【００５１】
次に、図１１（ｂ）に示すように、溝１５の内壁を被覆するように層間絶縁膜１４上に、金属膜１６を形成する。金属膜としては、ニッケル、コバルトあるいは白金を形成する。これにより、金属膜１６は、下層部２１の上面だけでなく、上部側面にも接することになる。
【００５２】
次に、図１２（ａ）に示すように、熱処理を行って、金属膜１６と下層部２１とを反応させる。本実施形態では、シリサイド化の対象となるシリコン層の膜厚は最終的なゲート膜厚よりも薄くなる。また、下層部２１の上部側面において、シリサイド化は横方向にも進行する。これにより、ゲート長が長い場合であっても下層部２１の底部までフルシリサイド化することができる。これにより、下層部２１は、シリサイド層５となる。その後、未反応の金属膜１６を除去する。
【００５３】
次に、図１２（ｂ）に示すように、溝１５内を埋め込むように、層間絶縁膜１４上に金属層６を形成する。金属層６としては、純金属材料層、合金層あるいは金属化合物層を形成する。例えば、金属層６として、ＣＶＤ法により例えばタングステン層を形成する。
【００５４】
最後に、溝１５以外の層間絶縁膜１４上の金属層６をＣＭＰ法で除去することにより、図９に示す半導体装置が製造される。
【００５５】
上記の本実施形態に係る半導体装置の製造方法によれば、溝１５内に露出した第１絶縁膜８を除去することにより、後に溝１５内に埋め込まれる金属層６の幅を広くすることができ、第１実施形態よりも低抵抗化を図ったゲート電極４を形成することができる。
【００５６】
また、第１絶縁膜８のエッチングにおいて、下層部２１の上面よりも第１絶縁膜８の上面が低くなるまで第１絶縁膜８をエッチングすることにより、第１実施形態よりも金属膜１６と下層部２１の接触面積を大きくすることができる。すなわち、下層部２１の側面部分からもシリサイド化が進行する。これにより、下層部２１のシリサイド化を促進することができる。その他、第１実施形態と同様の効果を奏する。
【００５７】
（第３実施形態）
第３実施形態に係る半導体装置の製造方法について、図１３を参照して説明する。
【００５８】
本実施形態では、ダミーゲート２０を１層により形成する例である。ダミーゲート２０は、アモルファスシリコンあるいはポリシリコンにより形成される。この場合には、第１実施形態で説明した図２（ｂ）に示す工程において、アモルファスシリコンあるいはポリシリコンの１層のみからなるダミーゲート２０を形成する。そして、第１実施形態と同様に、図３〜図５に示す工程を経ることにより、図１３（ａ）に示す構造に至る。
【００５９】
次に、図１３（ｂ）に示すように、層間絶縁膜１４から露出したマスク層２４およびダミーゲート２０の上層部をエッチングする。これにより、ダミーゲート２０の下層部２１のみが残り、層間絶縁膜１４に溝１５が形成される。エッチングには、例えばドライエッチングを用いる。ポリシリコンからなる上層部のエッチングでは、ガスとしてＣｌ２、ＨＢｒ、Ｃｌ２とＨＢｒの混合ガス、ＨＢｒとＯ２の混合ガス、あるいはＨＢｒとＨｅとＯ２の混合ガスを用いる。
【００６０】
以降の工程としては、第１実施形態と同様に、図７〜図８に示す工程を経ることにより、図１に示す半導体装置が製造される。あるいは、第２実施形態と同様に、図１１〜図１２に示す工程を経ることにより、図９に示す半導体装置が製造される。
【００６１】
上記の本実施形態に係る半導体装置の製造方法によっても、第１実施形態あるいは第２実施形態と同様の効果を奏することができる。ただし、下層部２１の高さの制御性は、エッチングストッパ膜２２を用いる第１実施形態および第２実施形態の方が高い。
【００６２】
（第４実施形態）
第４実施形態に係る半導体装置の製造方法について、図１４を参照して説明する。
【００６３】
本実施形態では、下層部２１および上層部２３の材料を変えて、下層部２１と上層部２３間にエッチングストッパ膜２２を設けない例について説明する。この場合には、第１実施形態で説明した図２（ｂ）に示す工程において、アモルファスシリコンあるいはポリシリコンからなる下層部２１と、下層部２１とは材料の異なる例えばシリコンゲルマニウム層からなる上層部２３の積層構造からなるダミーゲート２０を形成する。そして、第１実施形態と同様に、図３〜図５に示す工程を経ることにより、図１４（ａ）に示す構造に至る。
【００６４】
次に、図１４（ｂ）に示すように、層間絶縁膜１４から露出したマスク層２４およびダミーゲート２０の上層部２３をエッチングする。下層部２１と上層部２３の材料を変えることにより、下層部２１に対して上層部２３を選択的にエッチングすることができる。これにより、ダミーゲート２０の下層部２１のみが残り、層間絶縁膜１４に溝１５が形成される。シリコンゲルマニウム層のエッチングでは、プラズマエッチングを用いる。
【００６５】
以降の工程としては、第１実施形態と同様に、図７〜図８に示す工程を経ることにより、図１に示す半導体装置が製造される。あるいは、第２実施形態と同様に、図１１〜図１２に示す工程を経ることにより、図９に示す半導体装置が製造される。
【００６６】
上記の本実施形態に係る半導体装置の製造方法によっても、第１実施形態あるいは第２実施形態と同様の効果を奏することができる。
【００６７】
本発明は、上記の実施形態の説明に限定されない。
例えば、第２実施形態における第１絶縁膜８のエッチングにおいて（図１１（ａ）参照）、下層部２１の上面と第１絶縁膜８の上面がほぼ同じ位置になるように制御してもよい。この場合にも、シリサイド層５に比べて金属層６の幅が広くなることから、ゲート電極４の抵抗を低くすることができる。また、側壁スペーサ１０は省略してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００６８】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第１実施形態に係る半導体装置の製造における工程断面図である。
【図７】第１実施形態に係る半導体装置の製造における工程断面図である。
【図８】第１実施形態に係る半導体装置の製造における工程断面図である。
【図９】第２実施形態に係る半導体装置の断面図である。
【図１０】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１２】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１３】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１４】第４実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【００６９】
１…半導体基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４…ゲート電極、５…シリサイド層、６…金属層、７…サイドウォール絶縁膜、８…第１絶縁膜、９…第２絶縁膜、１０…側壁スペーサ、１１…エクステンション部、１２…ソース・ドレイン部、１３…シリサイド層、１４…層間絶縁膜、１５…溝、１６…金属膜、２０…ダミーゲート、２１…下層部、２２…エッチングストッパ膜、２３…上層部、２４…マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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