(57)【要約】【課題】第1及び第2メモリ、パッド、ロジック並びにテスト制御回路を具備するメモリロジック複合半導体装置を提供する。【解決手段】複数のパッドに、第1及び第2メモリに入力したり、第1及び第2メモリから出力されたりするメモリデータ信号が印加される。ロジックは第1及び第2メモリを制御する。テスト制御回路は、第1及び第2メモリをテストする場合にはメモリ制御信号とメモリデータ信号とを第1及び第2メモリに伝達し、正常に動作させる場合にはメモリ制御信号とメモリデータ信号とをロジックに伝達する。これにより、パッドを追加せずに既存のパッドを用いて内部メモリをテストすることができる。従って、コストの増加なしに内部メモリをテストすることができる。また、メモリの数に拘らず、メモリテスト時間が大幅に短縮される。【選択図】図１
2007179731.tif 000002
【特許請求の範囲】
【請求項１】
ロジックとメモリとを有するメモリロジック複合半導体装置において、
外部から少なくとも1つのクロック信号と少なくとも1つのテストイネーブル信号とが各々印加される多数個のパッドと、
他の多数個のパッドと、
データを貯蔵する少なくとも2つのメモリと、
前記クロック信号と前記テストイネーブル信号とに応答して、前記メモリの機能をテストし、その結果を前記他の多数個のパッドに出力する少なくとも1つの組込みセルフテスト部と、
を具備することを特徴とするメモリロジック複合半導体装置。
【請求項２】
前記メモリはDRAMであることを特徴とする請求項１に記載のメモリロジック複合半導体装置。
【請求項３】
ロジックとメモリとを有するメモリロジック複合半導体装置において、
外部から第1クロック信号及び第2クロック信号が各々印加される第1及び第2パッドと、
外部から第1テストイネーブル信号及び第2テストイネーブル信号が各々印加される第3及び第4パッドと、
第5及び第6パッドと、
データを貯蔵する第1及び第2メモリと、
前記第1メモリ並びに前記第1パッド及び前記第3パッドに連結され、前記第1クロック信号と前記第1テストイネーブル信号とに応答して、前記第1メモリの機能をテストし、その結果を前記第5パッドに出力する第1組込みセルフテスト部と、
前記第2メモリ並びに前記第2パッド及び前記第4パッドに連結され、前記第2クロック信号と前記第2テストイネーブル信号とに応答して、前記第2メモリの機能をテストし、その結果を前記第6パッドに出力する第2組込みセルフテスト部と、
を具備することを特徴とするメモリロジック複合半導体装置。
【請求項４】
前記メモリはDRAMであることを特徴とする請求項３に記載のメモリロジック複合半導体装置。
【請求項５】
ロジックとメモリとを有するメモリロジック複合半導体装置において、
外部からクロック信号が印加される第1パッドと、
外部から第1テストイネーブル信号及び第2テストイネーブル信号が各々印加される第2及び第3パッドと、
第4及び第5パッドと、
データを貯蔵する第1及び第2メモリと、
前記第1メモリ並びに前記第1パッド及び前記第2パッドに連結され、前記クロック信号と前記第1テストイネーブル信号とに応答して、前記第1メモリの機能をテストし、その結果を前記第4パッドに出力する第1組込みセルフテスト部と、
前記第2メモリ並びに第1パッド及び第3パッドに連結され、前記クロック信号と前記第2テストイネーブル信号とに応答して、前記第2メモリの機能をテストし、その結果を前記第5パッドに出力する第2組込みセルフテスト部と、
を具備することを特徴とするメモリロジック複合半導体装置。
【請求項６】
前記メモリはDRAMであることを特徴とする請求項５に記載のメモリロジック複合半導体装置。
【請求項７】
ロジックとメモリとを有するメモリロジック複合半導体装置において、
外部からクロック信号が印加される第1パッドと、
外部から第1テストイネーブル信号と第2テストイネーブル信号とが各々印加される第2及び第3パッドと、
第4及び第5パッドと、
データを貯蔵する第1及び第2メモリと、
前記第1メモリと前記第1乃至第3パッドとに連結され、前記クロック信号と前記第1テストイネーブル信号及び前記第2テストイネーブル信号とに応答して、前記第1メモリと前記第2メモリとの機能を同時又は別個にテストし、その結果を各々前記第4パッド及び前記第5パッドに出力する組込みセルフテスト部と、
を具備することを特徴とするメモリロジック複合半導体装置。
【請求項８】
前記メモリはDRAMであることを特徴とする請求項７に記載のメモリロジック複合半導体装置。
【請求項９】
ロジック、メモリ及び組込みセルフテスト部を有するメモリロジック複合半導体装置のメモリテスト方法において、
前記組込みセルフテスト部に対して、クロック信号と前記組込みセルフテスト部を活性化させるテストイネーブル信号とを印加する段階と、
前記組込みセルフテスト部から前記メモリの機能をテストする制御信号を発生する段階と、
前記メモリから出力データ信号を発生する段階と、
前記組込みセルフテスト部から前記メモリのテスト結果を示すテスト結果信号を発生する段階と、
を含むことを特徴とするメモリロジック複合半導体装置のメモリテスト方法。
【請求項１０】
外部と連結される組込みセルフテスト部と複数個のメモリを有するメモリロジック複合半導体装置のメモリテスト方法において、
前記組込みセルフテスト部により、前記複数個のメモリにデータを書込むデータ書込段階と、
前記組込みセルフテスト部により、前記複数個のメモリに貯蔵されたデータを読出すデータ読出段階と、
を具備することを特徴とするメモリロジック複合半導体装置のメモリテスト方法。
【請求項１１】
前記データ書込段階は、
前記複数個のメモリを活性化させる段階と、
前記組込みセルフテスト部により、前記複数個のメモリに貯蔵されたデータを読出す段階と、
前記組込みセルフテスト部により、前記複数個のメモリにデータを書込む段階と、
を具備することを特徴とする請求項１０に記載のメモリロジック複合半導体装置のメモリテスト方法。
【請求項１２】
前記複数個のメモリを活性化させる段階では、外部から前記組込みセルフテスト部を活性化させることにより、前記組込みセルフテスト部が前記複数個のメモリを活性化させることを特徴とする請求項１１に記載のメモリロジック複合半導体装置のメモリテスト方法。
【請求項１３】
前記データ読出段階は、
前記組込みセルフテスト部により、前記メモリに貯蔵されたデータを読出する段階と、
前記メモリをプリチャージする段階と、
を具備することを特徴とする請求項１０に記載のメモリロジック複合半導体装置のメモリテスト方法。
【請求項１４】
前記データ書込段階では、前記組込みセルフテスト部は、
前記複数個のメモリに順次にデータを書込むことを特徴とする請求項１１に記載のメモリロジック複合半導体装置のメモリテスト方法。
【請求項１５】
前記データ読出段階では、前記組込みセルフテスト部は、
前記複数個のメモリから順次にデータを読出すことを特徴とする請求項１０に記載のメモリロジック複合半導体装置のメモリテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリロジック複合半導体装置に係り、特に多数個のメモリを具備するメモリロジック複合半導体装置のメモリをテストするためのメモリテスト回路に関する。
【背景技術】
【０００２】
メモリロジック複合半導体装置とは、半導体装置を用いるシステムの軽量化、
小型化、高性能化、低電力化を達成するために、DRAMやSRAM等のメモリと該メモリを制御するロジックとを一つのチップに搭載した半導体装置をいう。
【０００３】
半導体メモリ装置に備えられたメモリは、テストシステムを半導体メモリ装置のパッドに連結することによりテストされる。しかし、メモリロジック複合半導体装置に搭載されたメモリは、パッドから直接にテストすることができない。なぜなら、メモリロジック複合半導体装置に搭載されたメモリは、メモリロジック複合半導体装置に搭載されたロジックを介してパッドに連結されているからである。従って、メモリロジック複合半導体装置に搭載されたメモリをテストするためには、別のパッドが要求される。しかし、パッド数が増加するとメモリロジック複合半導体装置が大きくなってコスト高となる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の技術的課題は、例えば、正常動作に要するパッドを利用して内蔵のメモリをテストし得るメモリロジック複合半導体装置のメモリテスト回路を提供することにある。
【０００５】
本発明の他の技術的課題は、多数個のメモリを具備するメモリロジック複合半導体装置のメモリテスト時間を短縮するためのメモリテスト方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するため、本発明に係るメモリロジック複合半導体装置装置は、多数個のメモリと、前記多数個のメモリを制御するメモリ制御信号を入力するための多数のパッドと、前記多数個のメモリに入力されたり、前記多数個のメモリから出力されたりするるメモリデータ信号が印加される他のパッドと、前記多数個のメモリを制御するロジックと、前記パッド及び前記他のパッド並びに前記ロジック及び前記多数個のメモリに連結され、テスト制御信号に応答して、前記多数個のメモリをテストする場合には前記メモリ制御信号と前記メモリデータ信号とを前記多数個のメモリに伝達し、正常に動作させる場合には前記メモリ制御信号と前記メモリデータ信号とを前記ロジックに伝達するテスト制御回路とを具備する。
【０００７】
また、本発明に係るメモリロジック複合半導体装置装置は、第1及び第2メモリと、前記第1及び第2メモリを制御するメモリ制御信号が入力されるパッドと、前記第1及び第2メモリに入力されたり、前記第1及び第2メモリから出力されたりするメモリデータ信号が印加される他のパッドと、前記第1及び第2メモリを制御するロジックと、前記パッド及び前記他のパッド並びに前記ロジック及び前記第1及び第2メモリに連結され、前記第1及び第2メモリをテストする場合には前記メモリ制御信号と前記メモリデータ信号を前記第1及び第2メモリに伝達し、正常に動作させる場合には前記メモリ制御信号と前記メモリデータ信号とを前記ロジックに伝達するテスト制御回路とを具備する。
【０００８】
また、本発明に係るメモリロジック複合半導体装置装置は、ロジックとメモリとを有するメモリロジック複合半導体装置において、外部から少なくとも1つのクロック信号と少なくとも1つのテストイネーブル信号とが各々印加される多数個のパッドと、他の多数個のパッドと、データを貯蔵する少なくとも2つのメモリと、前記クロック信号と前記テストイネーブル信号とに応答して前記メモリの機能をテストし、その結果を前記他の多数個のパッドに出力する少なくとも1つの組込みセルフテスト部とを具備する。
【０００９】
また、本発明に係るメモリロジック複合半導体装置装置は、ロジックとメモリとを有するメモリロジック複合半導体装置において、外部から第1クロック信号と第2クロック信号とが各々印加される第1及び第2パッドと、外部から第1テストイネーブル信号と第2テストイネーブル信号とが各々印加される第3及び第4パッドと、第5及び第6パッドと、データを貯蔵する第1及び第2メモリと、前記第1メモリ並びに前記第1パッド及び前記第3パッドに連結され、前記第1クロック信号と前記第1テストイネーブル信号とに応答して前記第1メモリの機能をテストし、その結果を前記第5パッドに出力する第1組込みセルフテスト部と、前記第2メモリと前記第2パッド及び前記第4パッドに連結され、前記第2クロック信号と前記第2テストイネーブル信号とに応答して前記第2メモリの機能をテストし、その結果を前記第6パッドに出力する第2組込みセルフテスト部とを具備する。
【００１０】
また、本発明に係るメモリロジック複合半導体装置装置は、ロジックとメモリとを有するメモリロジック複合半導体装置において、外部からクロック信号が印加される第1パッドと、外部から第1テストイネーブル信号と第2テストイネーブル信号とが各々印加される第2及び第3パッドと、第4及び第5パッドと、データを貯蔵する第1及び第2メモリと、前記第1メモリ並びに前記第1パッド及び前記第2パッドに連結され、前記クロック信号と前記第1テストイネーブル信号とに応答して前記第1メモリの機能をテストし、その結果を前記第4パッドに出力する第1組込みセルフテスト部と、前記第2メモリ並びに第1パッド及び第3パッドに連結され、前記クロック信号と前記第2テストイネーブル信号とに応答して前記第2メモリの機能をテストし、その結果を前記第5パッドに出力する第2組込みセルフテスト部とを具備する。
【００１１】
また、本発明に係るメモリロジック複合半導体装置装置は、ロジックとメモリとを有するメモリロジック複合半導体装置において、外部からクロック信号を印加する第1パッドと、外部から第1テストイネーブル信号と第2テストイネーブル信号とが各々印加される第2及び第3パッドと、第4及び第5パッドと、データを貯蔵する第1及び第2メモリと、前記第1メモリと前記第1乃至第3パッドとに連結され、前記クロック信号と前記第1テストイネーブル信号及び前記第2テストイネーブル信号とに応答して前記第1メモリと前記第2メモリとの機能を同時に、又は別個にテストし、その結果を各々前記第4パッドと前記第5パッドとに出力する組込みセルフテスト部とを具備する。
【００１２】
前記他の技術的課題を達成するため、本発明に係るメモリテスト方法は、ロジック、メモリ及び組込みセルフテスト部を有するメモリロジック複合半導体装置のメモリテスト方法において、前記組込みセルフテスト部に対して、クロック信号と前記組込みセルフテスト部を活性化させるテストイネーブル信号とを印加する段階と、前記組込みセルフテスト部から前記メモリの機能をテストする制御信号を発生する段階と、前記メモリから出力データ信号を発生する段階と、前記組込みセルフテスト部から前記メモリのテスト結果を示すテスト結果信号を発生する段階とを含む。
【００１３】
また、本発明に係るメモリテスト方法は、外部と連結される組込みセルフテスト部と複数個のメモリを有するメモリロジック複合半導体装置のメモリテスト方法において、前記組込みセルフテスト部が前記複数個のメモリにデータを書込むデータ書込段階と、前記組込みセルフテスト部が前記複数個のメモリに貯蔵されたデータを読出すデータ読出段階とを具備する。
【発明の効果】
【００１４】
本発明によれば、例えば、パッドを大幅に追加することなく、通常動作の際に要するパッドを利用して内部メモリをテストすることができるため、コストを低減することができる。また、例えば、メモリの数に拘らず、メモリテスト時間が大幅に短縮される。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１６】
図1は、本発明の第1の形態に係るメモリロジック複合半導体装置のブロック図である。図1に示すように、本発明の第1の実施の形態に係るメモリロジック複合半導体装置5は、パッド7、8、9、10、メモリテスト制御回路13、ロジック15、第1メモリ17及び第2メモリ19を具備する。
【００１７】
パッド7、8、9、10には、メモリテスト制御回路13が連結され、メモリテスト制御回路13には、ロジック15と第1及び第2メモリ（例えば、DRAM）17及び19が連結されている。
【００１８】
パッド8には、第1及び第2メモリ17及び19を制御するためのメモリ制御信号PCが印加され、パッド9及び10には、メモリテスト制御回路13を制御するテスト制御信号TESTMD0及びTESTMD1が夫々印加され、パッド7には、第1及び第2メモリ17及び19に入出力されるメモリデータ信号DQiが印加される。パッド7及び8は、ロジック15と第1及び第2メモリ17及び19を使用するために既に存在するパッドであり、パッド9及び10は、メモリテスト制御回路13を外部から制御するための追加パッドである。
【００１９】
メモリロジック複合半導体装置5の第1及び第2メモリ17及び19の機能をテストする際は、パッド7、8、9及び10にメモリテスタ(図示せず)が連結される。メモリテスタは、パッド7及び8を介してメモリテスト制御回路13にメモリ制御信号PC及びメモリデータ信号DQiを入力し、テスト制御信号TESTMD0及びTESTMD1の組合せによりメモリテスト制御回路13を制御する。
【００２０】
第1及び第2メモリ17及び19をテストする場合、メモリテスト制御回路13は、メモリ制御信号PC及びメモリデータ信号DQiを第1及び第2メモリ17及び19に印加する。第1及び第2メモリ17及び19は、メモリ制御信号PC及びメモリデータ信号DQiに従って動作した後に、その動作結果をメモリテスト制御回路13に伝達する。メモリテスト制御回路13は、第1及び第2メモリ17及び19の出力をパッド7及び8を通してメモリテスタに伝達する。メモリテスタは、パッド7及び8を通して伝達された信号を分析することにより、第1及び第2メモリ17及び19の機能を判断する。
【００２１】
第1及び第2メモリ17及び19をテストするのではなく、メモリロジック複合半導体装置5を正常に動作させる場合は、テスト制御信号TESTMD0及びTESTMD1の組合せにより、メモリテスト制御回路13の一部の動作を停止させる。この場合、メモリロジック複合半導体装置5が正常に動作させるために外部からパッド7及び8にメモリ制御信号PC及びメモリデータ信号DQiが印加されると、両信号はロジック15に入力され、ロジック15は、メモリテスト制御回路13を通して第1及び第2メモリ17及び19を制御する。
【００２２】
上記の実施の形態では、メモリロジック複合半導体装置は、２つのメモリを有するが、メモリは１つであってもよいし、３つ以上であってもよい。また、複数のメモリを搭載する場合において、各メモリの容量は同一であってもよいし、互いに異なってもよい。
【００２３】
このメモリロジック複合半導体装置5によれば、既存のパッド7及び8を用いて、内蔵された第1及び第2メモリ17及び19をテストすることができる。
【００２４】
図2は、図1に示すメモリテスト制御回路13の第1の構成例を示すブロック図である。図2に示すように、第1の構成例に係るメモリテスト制御回路113は、主制御信号発生部23、メモリ制御信号制御部25及びメモリデータ制御部27を具備する。
【００２５】
主制御信号発生部23は、テスト制御信号TESTMD0及びTESTMD1が入力端に印加され、メモリ制御信号制御部25及びメモリデータ制御部27に出力端が連結されている。主制御信号発生部23は、テスト制御信号TESTMD0及びTESTMD1に応答して、主制御信号MEMTEST1、MEMTEST2及びNORMALを発生する。主制御信号発生部23は、例えば、表１に示すように動作する。
【００２６】
【表１】
2007179731.tif 000003
【００２７】
表1に示すように、テスト制御信号TESTMD0及びTESTMD1が共に論理ロー('L')、即ちインアクティブであれば、主制御信号MEMTEST1がアクティブになり、第1メモリ(図1の17)がテストされ、テスト制御信号TESTMD0が論理ハイ('H')、即ちアクティブで、テスト制御信号TESTMD1が論理ロー('L')であれば、主制御信号MEMTEST2がアクティブになり、第2メモリ(図1の19)がテストされる。
【００２８】
また、テスト制御信号TESTMD0が論理ロー('L')であり、テスト制御信号TESTMD1が論理ハイ('H')であれば、信号NORMALがアクティブになり、ロジック(図1の15）が正常に動作する。更に、テスト制御信号TESTMD0及びTESTMD1が共に論理ロー('L')であれば、現状を維持する。
【００２９】
メモリ制御信号制御部25は、パッド8を介して印加されるメモリ制御信号PCを入力とし、主制御信号MEMTEST1、MEMTEST2及びNORMALにより制御されて、メモリ制御信号PCを第1及び第2メモリ(図1の17及び19)又はロジック(図1の15)に伝達する。メモリ制御信号PCには、例えば、ローアドレスストローブ信号（RASB）、カラムアドレスストローブ信号（CASB）、書込イネーブル信号（WEB）、出力イネーブル信号(OEB)、アドレス信号(Ai)などがある。
【００３０】
メモリデータ制御部27は、パッド7を介して印加されるメモリデータ信号DQiを入力とし、主制御信号MEMTEST1、MEMTEST2、NORMALにより制御されて、外部から入力されるメモリデータ信号DQiを第1及び第2メモリ(図1の17及び19)又はロジック(図1の15)に伝達し、第1及び第2メモリ(図1の17及び19)又はロジック(図1の15)から出力されるメモリデータ信号DQiをパッド7に伝達する。
【００３１】
以上のように、第1の構成例に係るメモリテスト制御回路113は、既存のパッド(図1の7及び8)を用いて、ロジック(図1の15)を介することなく第1及び第2メモリ(図1の17及び19)をテストすることができる。
【００３２】
図3は、図2に示すメモリ制御信号制御部25の具体的な構成例を示す回路図である。図3に示すように、メモリ制御信号制御部25は、バッファ31、論理ゲート33及びメモリ制御部35を具備する。
【００３３】
バッファ31は、メモリ制御信号PCを入力とし、論理ゲート33にその出力を伝達する。バッファ31は、メモリ制御信号PCの電圧レベルを変換する。具体的には、バッファ31は、例えばTTL(Transistor Transistor Logic)レベルの電圧をCMOS(Complementary Metal Oxide Semiconductor)レベルの電圧に変換する。
【００３４】
論理ゲート33は、バッファ31の出力をメモリ制御部35に伝達する。論理ゲート33は、第1乃至第3ANDゲート33a、33b、33cを具備する。
【００３５】
第1ANDゲート33aは、バッファ31の出力と主制御信号MEMTEST1とを入力とし、バッファ31の出力と主制御信号MEMTEST1のうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、バッファ31の出力と主制御信号MEMTEST1が共に論理ハイであれば論理ハイレバルの信号を出力する。
【００３６】
第2ANDゲート33bは、バッファ31の出力と主制御信号NORMALとを入力とし、バッファ31の出力と主制御信号NORMALのうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、バッファ31の出力と主制御信号NORMALが共に論理ハイであれば論理ハイレバルの信号を出力する。
【００３７】
第3ANDゲート33cは、バッファ31の出力と主制御信号MEMTEST2とを入力とし、バッファ31の出力と主制御信号MEMTEST2のうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、バッファ31の出力と主制御信号MEMTEST2が共に論理ハイであれば論理ハイレバルの信号を出力する。
【００３８】
メモリ制御部35は、第1及び第2マルチプレクサ35a及び35bを具備する。
【００３９】
第1マルチプレクサ35aは、2入力1出力のマルチプレクサで構成される。第1マルチプレクサ35aは、第1ANDゲート33aの出力とロジック(図1の15）の出力とを入力とし、主制御信号NORMAL及びMEMTEST1により制御されて、第1ANDゲート33aの出力とロジック(図1の15）の出力とを選択的に第1メモリ(図1の17)に伝達する。即ち、第1マルチプレクサ35aは、主制御信号NORMALがアクティブであればロジック(図1の15)から出力される信号を第1メモリ(図1の17)に伝達し、主制御信号MEMTEST1がアクティブであれば第1ANDゲート33aから出力される信号を第1メモリ(図1の17)に伝達する。
【００４０】
第2マルチプレクサ35bは、2入力1出力のマルチプレクサで構成される。第2マルチプレクサ35bは、第3ANDゲート33cの出力とロジック(図1の15）の出力とを入力とし、主制御信号NORMAL及びMEMTEST2により制御されて、第3ANDゲート33cの出力とロジック(図1の15）の出力とを第2メモリ(図1の19)に伝達する。即ち、第2マルチプレクサ35bは、主制御信号NORMALがアクティブであればロジック(図1の15)から出力される信号を第2メモリ(図1の19)に伝達し、主制御信号MEMTEST2がアクティブであれば第3ANDゲート33cから出力される信号を第2メモリ(図1の19)に伝達する。
【００４１】
図4は、図2に示すメモリデータ制御部27の具体的な構成例を示す回路図である。図4に示すように、メモリデータ制御部27は、入出力バッファ41、論理ゲート43、メモリ制御部45、出力制御部47及び出力バッファ制御部49を具備する。
【００４２】
入出力バッファ41は、入力バッファ41aと出力バッファ41bとを具備する。
【００４３】
入力バッファ41aは、メモリデータ信号DQiを論理ゲート43に伝達する。入力バッファ41aは、メモリデータ信号DQiの電圧レベルを変換させる。具体的には、入力バッファ41aは、例えば、TTLレベルの電圧をCMOSレベルの電圧に変換する。
【００４４】
出力バッファ41bは、出力バッファ制御部49により制御されて、出力制御部47の出力を外部に伝達する。即ち、出力バッファ41bは、出力バッファ制御部49の出力がアクティブである場合に活性化されて出力制御部47の出力を外部に伝達し、出力バッファ制御部49の出力がインアクティブである場合に非活性化されて出力制御部47の出力が外部に伝達されることを遮断する。
【００４５】
論理ゲート43は、入力バッファ41aの出力を入力とし、メモリ制御部45にその出力を伝達する。論理ゲート43は、第1乃至第3ANDゲート43a、43b、43cを具備する。
【００４６】
第1ANDゲート43aは、入力バッファ41aの出力と主制御信号MEMTEST1とを入力とし、その出力はメモリ制御部45に接続されている。第1ANDゲート43aは、入力バッファ41aの出力と主制御信号MEMTEST1のうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、入力バッファ41aの出力と主制御信号MEMTEST1とが共に論理ハイであれば論理ハイレバルの信号を出力する。
【００４７】
第2ANDゲート43bは、入力バッファ41aの出力と主制御信号NORMALとを入力とし、その出力はロジック(図1の15)に接続されている。第2ANDゲート43bは、入力バッファ41aの出力と主制御信号NORMALのうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、入力バッファ41aの出力と主制御信号NORMALとが共に論理ハイであれば論理ハイレバルの信号を出力する。
【００４８】
第3ANDゲート43cは、入力バッファ41aの出力と主制御信号MEMTEST2を入力とし、その出力はメモリ制御部45に接続されている。第3ANDゲート43cは、入力バッファ41aの出力と主制御信号MEMTEST2のうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、入力バッファ41aの出力と主制御信号MEMTEST2とが共に論理ハイであれば論理ハイレバルの信号を出力する。
【００４９】
メモリ制御部45は、第1及び第2マルチプレクサ45a及び45bを具備する。
【００５０】
第1マルチプレクサ45aは、2入力1出力のマルチプレクサで構成される。第1マルチプレクサ45aは、第1ANDゲート43aの出力とロジック(図1の15）の出力とを入力とし、主制御信号NORMAL及びMEMTEST1により制御されて、第1ANDゲート43aの出力とロジック(図1の15）の出力とを選択的に第1メモリ(図1の17)に伝達する。即ち、第1マルチプレクサ45aは、主制御信号NORMALがアクティブであれば、ロジック(図1の15)から出力される信号を第1メモリ(図1の17)に伝達し、主制御信号MEMTEST1がアクティブであれば、第1ANDゲート43aから出力される信号を第1メモリ(図1の17)に伝達する。
【００５１】
第2マルチプレクサ45bは、2入力1出力のマルチプレクサで構成される。第2マルチプレクサ45bは、第3ANDゲート43cの出力とロジック(図1の15）の出力とを入力とし、主制御信号NORMAL及びMEMTEST2により制御されて、第3ANDゲート43cの出力とロジック(図1の15）の出力とを選択的に第2メモリ(図1の19)に伝達する。即ち、第2マルチプレクサ45bは、主制御信号NORMALがアクティブであればロジック(図1の15)から出力される信号を第2メモリ(図1の19)に伝達し、主制御信号MEMTEST2がアクティブであれば第3ANDゲート43cから出力される信号を第2メモリ(図1の19)に伝達する。
【００５２】
出力制御部47は、ロジック(図1の15)と第1及び第2メモリ(図1の17及び19)から出力される信号を入力とし、出力バッファ41bにその出力を伝達する。出力制御部47としては3入力1出力のマルチプレクサを用いる。出力制御部47は、主制御信号NORMAL、MEMTEST1及びMEMTEST2により制御される。即ち、出力制御部47は、主制御信号NORMALがアクティブであればロジック(図1の15)から出力される信号を出力バッファ41bに伝達し、主制御信号MEMTEST1がアクティブであれば第1メモリ(図1の17)から出力される信号を出力バッファ41bに伝達し、主制御信号MEMTEST2がアクティブであれば第2メモリ(図1の19)から出力される信号を出力バッファ41bに伝達する。
【００５３】
出力バッファ制御部49は、第1乃至第3ORゲート49a、49b、49d、第4ANDゲート49c並びにNANDゲート49eを具備する。
【００５４】
第1ORゲート49aは、主制御信号MEMTEST1及びMEMTEST2を入力とする。第1ORゲート49aは、主制御信号MEMTEST1及びMEMTEST2のうち少なくとも一方が論理ハイであれば論理ハイレバルの信号を出力し、主制御信号MEMTEST1及びMEMTEST2が共に論理ローであれば論理ローレベルの信号を出力する。
【００５５】
第2ORゲート49bは、第1メモリ(図1の17)から出力される第1出力バッファイネーブル信号TRST1と第2メモリ(図1の19)から出力される第2出力バッファイネーブル信号TRST2とを入力とする。第2ORゲート49bは、第1及び第2出力バッファイネーブル信号TRST1及びTRST2のうち少なくとも一方が論理ハイであれば論理ハイレバルの信号を出力し、第1及び第2出力バッファイネーブル信号TRST1及びTRST2が共に論理ローであれば論理ローレベルの信号を出力する。
【００５６】
第4ANDゲート49cは、第1ORゲート49aの出力と第2ORゲート49bの出力とを入力とする。第4ANDゲート49cは、第1ORゲート49aの出力と第2ORゲート49bの出力のうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、第1ORゲート49aの出力及び第2ORゲート49bの出力とが共に論理ハイであれば論理ハイレバルの信号を出力する。
【００５７】
第3ORゲート49dは、第4ANDゲート49cの出力と主制御信号NORMALとを入力とし、第4ANDゲート49cの出力と主制御信号NORMALのうち少なくとも一方が論理ハイであれば論理ハイレバルの信号を出力し、第4ANDゲート49cの出力及び主制御信号NORMALが共に論理ローであれば論理ローレベルの信号を出力する。
【００５８】
NANDゲート49eは、第3ORゲート49dの出力と電源電圧VCCとを入力とし、出力バッファ41bの制御端にその出力を伝達する。NANDゲート49eは、第3ORゲート49dの出力を反転して出力バッファ41bの制御端に伝達する。即ち、NANDゲート49eは、前記第3ORゲート49dの出力が論理ハイであれば論理ローレベルの信号を出力し、第3ORゲート49dの出力が論理ローであれば論理ハイレバルの信号を出力する。NANDゲート49eの出力が論理ロー、即ちアクティブであれば出力バッファ41bは活性化され、NANDゲート49eの出力が論理ハイ、即ちインアクティブであれば出力バッファ41bは非活性化される。
【００５９】
図5は、図1に示すメモリテスト制御回路13の第2の構成例に係るブロック図である。図5に示すように、第2の構成例に係るメモリテスト制御回路213は、パッド7、8、9、7'、主制御信号発生部51、メモリ制御信号制御部53、第1メモリデータ制御部55並びに第2メモリデータ制御部57を具備する。
【００６０】
主制御信号発生部51は、パッド9を介して印加されるテスト制御信号TESTMD0を入力とし、メモリ制御信号制御部53、第1メモリデータ制御部55及び第2メモリデータ制御部57にその出力を伝達する。主制御信号発生部51は、テスト制御信号TESTMD0に応答して主制御信号MEMTEST及びNORMALを発生する。主制御信号発生部51は、例えば、表２に示すように動作する。
【００６１】
【表２】
2007179731.tif 000004
【００６２】
表２に示すように、テスト制御信号TESTMD0が論理ロー('L')であれば、主制御信号MEMTESTがアクティブになり、第1及び第2メモリ(図1の17及び19）がテストされ、テスト制御信号TESTMD0が論理ハイ('H')であれば主制御信号NORMALがアクティブになり、ロジック(図1の15）が正常に動作する。
【００６３】
メモリ制御信号制御部53は、パッド8を介して印加されるメモリ制御信号PCを入力とし、主制御信号MEMTEST及びNORMALにより制御されて、メモリ制御信号PCを第1及び第2メモリ(図1の17及び19)又はロジック(図1の15)に伝達する。メモリ制御信号PCには、ローアドレスストローブ信号（RASB）、カラムアドレスストローブ信号（CASB）、書込イネーブル信号（WEB）、出力イネーブル信号(OEB)、アドレス信号(Ai)などがある。
【００６４】
第1メモリデータ制御部55は、パッド7を介して印加されるメモリデータ信号DQ1iを入力とし、主制御信号MEMTEST及びNORMALにより制御されて、メモリデータ信号DQ1iを第1メモリ(図1の17)又はロジック(図1の15)に伝達し、第1メモリ(図1の17)又はロジック(図1の15)から出力されるメモリデータ信号DQ1iをパッド7から外部に伝達する。
【００６５】
第2メモリデータ制御部57は、パッド7'を介して印加されるメモリデータ信号DQ2iを入力とし、主制御信号MEMTEST及びNORMALにより制御されて、メモリデータ信号DQ2iを第2メモリ(図1の19)又はロジック(図1の15)に伝達し、第2メモリ(図1の19)又はロジック(図1の15)から出力されるメモリデータ信号DQ2iをパッド7'に伝達する。
【００６６】
以上のように、第2の構成例に係るメモリテスト制御回路213は、既存のパッド7、8、7'を用いて、ロジック(図1の15)を介することなく第1及び第2メモリ(図1の17、19)を同時にテストすることができる。
【００６７】
図6は、図5に示すメモリ制御信号制御部53の構成例を示す回路図である。図6に示すように、メモリ制御信号制御部53は、バッファ61、論理ゲート63及びメモリ制御部65を具備する。
【００６８】
バッファ61は、メモリ制御信号PCを入力とし、論理ゲート63にその出力を伝達する。バッファ61は、メモリ制御信号PCの電圧レベルを変換する。具体的には、バッファ61は、例えばTTLレベルの電圧をCMOSレベルの電圧に変換する。
【００６９】
論理ゲート63は、バッファ61の出力を入力とし、メモリ制御部65にその出力を伝達する。論理ゲート63は、第1乃至第3ANDゲート63a、63b、63cを具備する。
【００７０】
第1ANDゲート63aは、バッファ61の出力と主制御信号MEMTESTとを入力とし、バッファ61の出力と主制御信号MEMTESTのうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、バッファ61の出力と主制御信号MEMTESTが共に論理ハイであれば論理ハイレバルの信号を出力する。
【００７１】
第2ANDゲート63bは、バッファ61の出力と主制御信号NORMALとを入力として、ロジック(図1の15)にその出力を伝達する。第2ANDゲート63bは、バッファ61の出力と主制御信号NORMALのうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、バッファ61の出力と主制御信号NORMALとが共に論理ハイであれば論理ハイレバルの信号を出力する。
【００７２】
前記第3ANDゲート63cは前記バッファ61の出力と前記主制御信号MEMTESTとを入力とする。前記第3ANDゲート63cは前記バッファ61の出力と前記主制御信号MEMTESTのうち何れか１つでも論理ローなら論理ローレベルの信号を出力し、前記バッファ61の出力と前記主制御信号MEMTESTとが全て論理ハイなら論理ハイレバルの信号を出力する。
【００７３】
メモリ制御部65は、第1及び第2マルチプレクサ65a及び65bを具備する。
【００７４】
第1マルチプレクサ65aは、2入力1出力のマルチプレクサで構成される。第1マルチプレクサ65aは、第1ANDゲート63aの出力とロジック(図1の15）の出力とを入力とし、主制御信号NORMAL及びMEMTESTにより制御されて、第1ANDゲート63aの出力とロジック(図1の15）の出力とを第1メモリ(図1の17)に伝達する。即ち、第1マルチプレクサ65aは、主制御信号NORMALがアクティブであればロジック(図1の15)から出力される信号を第1メモリ(図1の17)に伝達し、主制御信号MEMTESTがアクティブであれば第1ANDゲート63aから出力される信号を第1メモリ(図1の17)に伝達する。
【００７５】
第2マルチプレクサ63bは、2入力1出力のマルチプレクサで構成される。第2マルチプレクサ63bは、第3ANDゲート63cの出力とロジック(図1の15）の出力とを入力とし、主制御信号NORMAL及びMEMTESTにより制御されて、第3ANDゲート53cの出力とロジック(図1の15）の出力とを第2メモリ(図1の19)に伝達する。即ち、第2マルチプレクサ65bは、主制御信号NORMALがアクティブであればロジックから出力される信号を第2メモリ(図1の19)に伝達し、主制御信号MEMTESTがアクティブであれば第3ANDゲート63cから出力される信号を第2メモリ(図1の19)に伝達する。
【００７６】
図7は、図5に示す第1メモリデータ制御部55の具体的な構成例を示す回路図である。図7に示すように、第1メモリデータ制御部55は、第1入出力バッファ71、第1論理ゲート73、第1メモリ制御部75、第1出力制御部77及び第1出力バッファ制御部79を具備する。
【００７７】
第1入出力バッファ71は、第1入力バッファ71aと第1出力バッファ71bとを具備する。
【００７８】
第1入力バッファ71aは、メモリデータ信号DQ1iを入力とし、第1論理ゲート73にその出力を伝達する。第1入力バッファ71aは、メモリデータ信号DQ1iの電圧レベルを変換する。具体的には、第1入出力バッファ71aは、例えば、TTLレベルの電圧をCMOSレベルの電圧に変換する。
【００７９】
第1出力バッファ71bは、第1出力バッファ制御部79により制御されて、第1出力制御部77の出力を外部に伝達する。即ち、第1出力バッファ71bは、第1出力バッファ制御部79の出力がアクティブである場合に活性化されて第1出力制御部77の出力を外部に伝達し、第1出力バッファ制御部79の出力がインアクティブである場合に非活性化されて第1出力制御部77の出力を外部に伝達することを遮断する。
【００８０】
第1論理ゲート73は、第1入力バッファ71aの出力を入力とし、第1メモリ制御部75にその出力を伝達する。第1論理ゲート73は、第1及び第2ANDゲート73a、73bを具備する。
【００８１】
第1ANDゲート73aは、第1入力バッファ71aの出力と主制御信号MEMTESTとを入力とし、第1入力バッファ71aの出力と主制御信号MEMTESTのうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、第1入力バッファ71aの出力と主制御信号MEMTESTとが共に論理ハイであれば論理ハイレバルの信号を出力する。
【００８２】
第2ANDゲート73cは、第1入力バッファ71aの出力と主制御信号NORMALとを入力として、ロジック(図1の15)にその出力を伝達する。第2ANDゲート73cは、第1入力バッファ71aの出力と主制御信号NORMALのうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、第1入力バッファ71aの出力と主制御信号NORMALとが共に論理ハイあれば論理ハイレバルの信号を出力する。
【００８３】
第1メモリ制御部75は、2入力1出力のマルチプレクサで構成される。第1メモリ制御部75は、第1ANDゲート73aの出力とロジック(図1の15）の出力とを入力とし、主制御信号NORMAL及びMEMTESTにより制御されて、第1ANDゲート73aの出力又はロジック(図1の15）の出力を第1メモリ(図1の17)に伝達する。即ち、第1メモリ制御部75は、主制御信号NORMALがアクティブであればロジック(図1の15)から出力される信号を第1メモリ(図1の17)に伝達し、主制御信号MEMTESTがアクティブであれば第1ANDゲート73aから出力される信号を第1メモリ(図1の17)に伝達する。
【００８４】
第1出力制御部77は、2入力1出力のマルチプレクサで構成される。第2出力制御部77は、ロジック(図1の15)と第1メモリ(図1の17)から出力される信号を入力とし、第1出力バッファ71bにその出力を伝達する。第2出力制御部77は、主制御信号NORMAL及びMEMTESTにより制御される。即ち、第1出力制御部77は、主制御信号NORMALがアクティブであればロジック(図1の15)から出力される信号を第1出力バッファ71bに伝達し、主制御信号MEMTESTがアクティブであれば第1メモリ(図1の17)から出力される信号を第1出力バッファ71bに伝達する。
【００８５】
第1出力バッファ制御部79は、第3ANDゲート79a、第1ORゲート79c及び第1NANDゲート79dを具備する。
【００８６】
第3ANDゲート79aは、主制御信号MEMTESTと第1メモリ(図1の17)から発生される第1出力バッファイネーブル信号TRST1を入力とする。第3ANDゲート79aは、主制御信号MEMTESTと第1出力バッファイネーブル信号TRST1のうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、主制御信号MEMTESTと第1出力バッファイネーブル信号TRST1とが共に論理ハイであれば論理ハイレバルの信号を出力する。
【００８７】
第1ORゲート79cは、第3ANDゲート79aの出力と主制御信号NORMALとを入力とし、第3ANDゲート79aの出力と主制御信号NORMALのうち少なくとも一方が論理ハイであれば論理ハイレバルの信号を出力し、第3ANDゲート79aの出力と主制御信号NORMALとが共に論理ローであれば論理ローレベルの信号を出力する。
【００８８】
第1NANDゲート79dは、第1ORゲート79cの出力と電源電圧VCCとを入力として、第1出力バッファ71bの制御端にその出力を伝達する。第1NANDゲート79dは、第1ORゲートの出力を反転して第1出力バッファ71bの制御端に伝達する。即ち、第1NANDゲート79dは、第1ORゲート79cの出力が論理ローであれば論理ハイレバルの信号を出力し、第1ORゲート79cの出力が論理ハイであれば論理ローレベルの信号を出力する。第1NANDゲート79dの出力が論理ロー、即ちアクティブであれば第1出力バッファ71bは活性化され、NANDゲート79dの出力が論理ハイ、即ちインアクティブであれば第1出力バッファ71bは非活性化される。
【００８９】
図8は、図5に示す第2メモリデータ制御部57の回路図である。図8に示すように、第2メモリデータ制御部57は、第2入出力バッファ81、第2論理ゲート83、第2メモリ制御部85、第2出力制御部87及び第2出力バッファ制御部89を具備する。
【００９０】
第2入出力バッファ81は、第2入力バッファ81aと第2出力バッファ81bとを具備する。
【００９１】
第2入力バッファ81aは、メモリデータ信号DQ2iを入力とし、第2論理ゲート83にその出力を伝達する。第2入力バッファ81aは、メモリデータ信号DQ2iの電圧レベルを変換する。具体的には、第2入力バッファ81aは、例えば、TTLレベルの電圧をCMOSレベルの電圧に変換する。
【００９２】
第2出力バッファ81bは、第2出力バッファ制御部89により制御されて、第2出力制御部87の出力を外部に伝達する。即ち、第2出力バッファ81bは、第2出力バッファ制御部89の出力がアクティブである場合に活性化されて第2出力制御部87の出力を外部に伝達し、第2出力バッファ制御部89の出力がインアクティブである場合に非活性化されて第2出力制御部87の出力を外部に伝達することを遮断する。
【００９３】
第2論理ゲート83は、第2入力バッファ81aの出力を入力とし、第2メモリ制御部85にその出力を伝達する。第2論理ゲート83は、第4及び第5ANDゲート83a及び83bを具備する。
【００９４】
第4ANDゲート83aは、第2入力バッファ81aの出力と主制御信号MEMTESTとを入力とし、第2入力バッファ81aの出力と主制御信号MEMTESTのうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、第2入力バッファ81aの出力と主制御信号MEMTESTとが共に論理ハイであれば論理ハイレバルの信号を出力する。
【００９５】
第5ANDゲート83cは、第2入力バッファ81aの出力と主制御信号NORMALとを入力として、ロジック(図1の15)にその出力を伝達する。第5ANDゲート83cは、第2入力バッファ81aの出力と主制御信号NORMALのうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、第2入力バッファ81aの出力と主制御信号NORMALが共に論理ハイであれば論理ハイレバルの信号を出力する。
【００９６】
第2メモリ制御部85は、2入力1出力のマルチプレクサで構成される。第2メモリ制御部85は、第4ANDゲート83aの出力とロジック(図1の15）の出力とを入力とし、主制御信号NORMAL及びMEMTESTにより制御されて、第4ANDゲート83aの出力又はロジック(図1の15）の出力を第2メモリ(図1の19)に伝達する。即ち、第2メモリ制御部85は、主制御信号NORMALがアクティブであればロジック(図1の15)から出力される信号を第2メモリ(図1の19)に伝達し、主制御信号MEMTESTがアクティブであれば第4ANDゲート83aから出力される信号を第2メモリ(図1の19)に伝達する。
【００９７】
第2出力制御部87は、2入力1出力のマルチプレクサで構成される。第2出力制御部87は、ロジック(図1の15)と第2メモリ(図1の19)から出力される信号を入力とし、第2出力バッファ81bにその出力を伝達する。第2出力制御部87は主制御信号NORMAL及びMEMTESTにより制御される。即ち、第2出力制御部87は、主制御信号NORMALがアクティブであればロジック(図1の15)から出力される信号を第2出力バッファ81bに伝達し、主制御信号MEMTESTがアクティブであれば第2メモリ(図1の19)から出力される信号を第2出力バッファ81bに伝達する。
【００９８】
第2出力バッファ制御部89は、第6ANDゲート89a、第2ORゲート89c及び第2NANDゲート89dを具備する。
【００９９】
第6ANDゲート89aは、主制御信号MEMTESTと第2メモリ(図1の19)から出力される出力バッファイネーブル信号TRST1を入力とする。第6ANDゲート89aは、主制御信号MEMTESTと出力バッファイネーブル信号TRST1のうち少なくとも一方が論理ローであれば論理ローレベルの信号を出力し、主制御信号MEMTESTと出力バッファイネーブル信号TRST1とが共に論理ハイであれば論理ハイレバルの信号を出力する。
【０１００】
第2ORゲート89cは、第6ANDゲート89aの出力と主制御信号NORMALを入力とし、第6ANDゲート89aの出力と主制御信号NORMALのうち少なくとも一方が論理ハイであれば論理ハイレバルの信号を出力し、第6ANDゲート89aの出力と主制御信号NORMALが共に論理ローであれば論理ローレベルの信号を出力する。
【０１０１】
第2NANDゲート89dは、第2ORゲート89cの出力と電源電圧VCCとを入力として、第2出力バッファ81bの制御端にその出力を伝達する。第2NANDゲート89dは、第2ORゲートの出力を反転して第2出力バッファ81bの制御端に伝達する。即ち、第2NANDゲート89dは、第2ORゲート89cの出力が論理ローであれば論理ハイレバルの信号を出力し、第2ORゲート89cの出力が論理ハイであれば論理ローレベルの信号を出力する。第2NANDゲート89dの出力が論理ロー、即ちアクティブであれば第2出力バッファ81bは活性化され、NANDゲート89dの出力が論理ハイ、即ちインアクティブであれば第2出力バッファ81bは非活性化される。
【０１０２】
図9は、本発明の第2の実施の形態に係るメモリロジック複合半導体装置を示す図面である。図9に示すように、本発明の第2の実施の形態に係るメモリロジック複合半導体装置107は、第1乃至第6パッド111、112、113、114、115、116、第1及び第2組込みセルフテスト部121及び123、第1及び第2メモリ125及び127、並びにロジック129を具備する。
【０１０３】
第1乃至第4パッド111乃至114を通して外部からメモリロジック複合半導体装置107内に信号が入力され、第5及び第6パッド115及び116を通してメモリロジック複合半導体装置107から外部に信号が出力される。
【０１０４】
具体的には、第1及び第2パッド111及び112を通して、外部からメモリロジック複合半導体装置107内に各々第1及び第2クロック信号Clock_A及びClock_Bが入力され、第3及び第4パッド113及び114を通して、外部からメモリロジック複合半導体装置107内に各々第1及び第2テストイネーブル信号Enable_A及びEnable_Bが入力される。また、第5及び第6パッド115及び116を通して、メモリロジック複合半導体装置107から外部に各々第1及び第２テスト結果信号Error_A及びError_Bが出力される。
【０１０５】
第1組込みセルフテスト部121は、第1クロック信号Clock_Aと第1テストイネーブル信号Enable_Aとを入力とし、第1制御信号131、例えばローアドレスストローブ信号（RASB）、カラムアドレスイネーブル信号（CASB）、アドレス信号（Addr）、書込イネーブル信号（WEB）及び入力データ信号(Datain)を発生して、第1メモリ125に印加する。そして、第1組込みセルフテスト部121は、第1メモリ125から第1出力データ信号Dataout_Aを受取って第5パッド115に第1テスト結果信号Error_Aを出力する。
【０１０６】
第2組込みセルフテスト部123は、第2クロック信号Clock_Bと第2テストイネーブル信号Enable_Bを入力とし、第2制御信号133、例えばローアドレスストローブ信号（RASB）、カラムアドレスイネーブル信号（CASB）、アドレス信号（Addr）、書込イネーブル信号（WEB）及び入力データ信号（Datain）を発生して、第2メモリ127に印加する。そして、第2組込みセルフテスト部123は、第2メモリ127から第2出力データ信号Dataout_Bを受取って第6パッド116に第2テスト結果信号Error_Bを出力する。
【０１０７】
第1及び第2メモリ125及び127は、データの貯蔵部であって、各々第1及び第2組込みセルフテスト部121及び123にその入力端が連結され、各々第1及び第2組込みセルフテスト部121及び123にその出力端が連結されている。第1メモリ125は、第1制御信号131に応答して第1出力データ信号Dataout_Aを発生し、第2メモリ127は、第2制御信号133に応答して第2出力データ信号Dataout_Bを発生する。
【０１０８】
ロジック129は、第1及び第2メモリ125及び127を制御する。
【０１０９】
図12は、本発明の第2乃至第4の実施の形態に係るメモリロジック複合半導体装置に搭載されたメモリをテストするための信号のタイミング図である。図12に示すように、第1クロック信号Clock_A又は第2クロック信号Clock_Bと、第1テストイネーブル信号Enable_A又は第2テストイネーブル信号Enable_Bとが発生した後
に、第1又は第2制御信号(例えば、RASB、CASB、Addr、WEB、Data_in)131又は133が発生する。その後、所定の時間T1が経過した後に、第1又は第2出力データ信号dataout_A又はDataout_Bが発生する。そして、更に所定の時間T2が経過した後に、第1又は第2テスト結果信号Testout_A又はTestout_Bが発生する。
【０１１０】
図12を参照して、図9に示す本発明の第2の実施の形態に係るメモリロジック複合半導体装置107の動作を説明する。ここで、第1組込みセルフテスト部121を通して第1メモリ125をテストする動作と第2組込みセルフテスト部123を通して第2メモリ127をテストする動作とは同一であるので、第1組込みセルフテスト部121を通して第1メモリ125をテストする動作についてのみ説明する。
【０１１１】
第1テストイネーブル信号Enable_Aがイネーブルされると、即ち論理ハイになると、第1組込みセルフテスト部121が活性化される。この状態で第1クロック信号Clock_Aが論理ハイにイネーブルされると、第1組込みセルフテスト部121は、第1制御信号31を活性化する。これにより、第1メモリ125は、第1制御信号131に応答して所定の時間(図12のT1）が経過した後に、第1出力データ信号Dataout_Aを発生して、第1組込みセルフテスト部121に印加する。この所定の時間(図12のT1）は、第1メモリ125が第1制御信号131の入力と同時に活性化されて動作し、その結果を第1出力データ信号Dataout_Aとして出力するために要する時間である。
【０１１２】
第1組込みセルフテスト部121は、第1出力データ信号Dataout_Aを分析し、その結果を第1テスト結果信号Error_Aとして出力して第5パッド115に伝達する。第1組込みセルフテスト部121が第1出力データDataout_Aを分析して第1テスト結果信号Error_Aを出力するに要する時間がT2(図12)である。第1テスト結果信号Error_Aにより第1メモリ125の機能が正常であるか否か判断することができる。
【０１１３】
図9に示す半導体装置107に搭載されるメモリの数が増加すると、組込みセルフテスト部、クロック信号及びテストイネーブル信号の数がその増加に合わせて増加する。
【０１１４】
第1及び第2テストイネーブル信号Enable_A及びEnable_Bが同時にイネーブルされると、第1及び第２メモリ125及び127は同時にテストされる。従って、第1及び第２メモリ125及び127をテストするために要する時間は、一つのメモリをテストするために要する時間と同一になるので、テスト時間を短縮することができる。また、第1乃至第6パッド111乃至116を別途設けることなく、通常動作において使用されるパッドと共用することによって、パッド数を削減し、コストを低減することができる。
【０１１５】
図10は、本発明の第3の実施の形態に係るメモリロジック複合半導体装置207を示す図面である。図10に示すように、本発明の第3の実施の形態に係るメモリロジック複合半導体装置207は、第1乃至第5パッド211、213乃至216、第1及び第2組込みセルフテスト部221及び223、第1及び第2メモリ225及び227、並びにロジック229を具備する。
【０１１６】
第1乃至第3パッド211、213乃至214を通して、外部からメモリロジック複合半導体装置207内に信号が入力され、第4及び第５パッド215及び216を通して、メモリロジック複合半導体装置207から外部に信号が出力される。
【０１１７】
具体的には、第1パッド211を通して外部からメモリロジック複合半導体装置207内にクロック信号Clockが入力され、第2及び第３パッド213及び214を通して、外部からメモリロジック複合半導体装置207内に各々第1及び第2テストイネーブル信号Enable_A及びEnable_Bが入力される。また、第4及び第5パッド215及び216を通して、メモリロジック複合半導体装置207から外部に各々第1及び第2テスト結果信号Error_A、Error_Bが出力される。
【０１１８】
第1組込みセルフテスト部221は、クロック信号Clockと第1テストイネーブル信号Enable_Aとを入力とし、第1制御信号231、例えばローアドレスストローブ信号（RASB）、カラムアドレスイネーブル信号（CASB）、アドレス信号（Addr）、書込イネーブル信号（WEB）及び入力データ信号（Datain）を発生して、第1メモリ225に印加する。そして、第1組込みセルフテスト部221は、第1メモリ225から第1出力データ信号Dataout_Aを受取って第4パッド215に第1テスト結果信号Error_Aを出力する。
【０１１９】
第2組込みセルフテスト部223は、クロック信号Clockと第2テストイネーブル信号Enable_Bとを入力とし、第2制御信号233、例えばローアドレスストローブ信号（RASB）、カラムアドレスイネーブル信号（CASB）、アドレス信号（Addr）、書込イネーブル信号（WEB）及び入力データ信号（Datain）を発生して、第2メモリ227に印加する。そして、第2メモリ227から第2出力データ信号Dataout_Bを受取って第5パッド216に第2テスト結果信号Error_Bを出力する。
【０１２０】
第1及び第2メモリ225及び227は、データの貯蔵部であって、各々第1及び第2組込みセルフテスト部221及び223にその入力端が連結され、各々第1及び第2組込みセルフテスト部221及び223にその出力端が連結されている。第1メモリ225は、第1制御信号231に応答して第1出力データ信号Dataout_Aを発生し、第2メモリ227は、第2制御信号233に応答して第2出力データ信号Dataout_Bを発生する。
【０１２１】
ロジック229は、第1及び第2メモリ225及び227を制御する。
【０１２２】
図12を参照しながら図10に示す本発明の第3の実施の形態に係るメモリロジック複合半導体装置207の動作を説明する。図10に示すメモリロジック複合半導体装置207において、第1組込みセルフテスト部221を通して第1メモリ225をテストする動作と第2組込みセルフテスト部223を通して第2メモリ227をテストする動作とは同一であるので、第1組込みセルフテスト部221を通して第1メモリ225をテストする動作についてのみ説明する。
【０１２３】
第1テストイネーブル信号Enable_Aがイネーブルされると、即ち論理ハイになると、第1組込みセルフテスト部221が活性化される。この状態で、クロック信号Clockが論理ハイにイネーブルされると、第1組込みセルフテスト部221は第1制御信号231を活性化する。これにより、第1メモリ225は、第1制御信号231に応答して所定の時間(図12のT1）が経過した後に、第1出力データ信号Dataout_Aを発生して第1組込みセルフテスト部221に印加する。この所定の時間(図12のT1）は、第1メモリ225が第1制御信号231の入力と同時に活性化されて動作し、その結果を第1出力データ信号Dataout_Aとして出力するために要する時間である。第1組込みセルフテスト部221は、第1出力データ信号Dataout_Aを比較及び分析し、その結果を第1テスト結果信号Error_Aとして出力して第4パッド215に伝達する。第1出力信号Dataout_Aが発生してから第1テスト結果信号Error_Aを出力するまでに要する時間がT2(図12)である。第1テスト結果信号Error_Aにより第1メモリ225の機能が正常であるか否かを判断することができる。
【０１２４】
図10に示す半導体装置207に搭載されるメモリの数が増加すると、組込みセルフテスト部及びテストイネーブル信号の数がその増加に合わせて増加する。しかし、クロック信号は各メモリに関して共用されるため、メモリの数に依存しない。
【０１２５】
第1及び第2テストイネーブル信号Enable_A及びEnable_Bが同時にイネーブルされると、前記第1及び第2メモリ225及び227は同時にテストされる。従って、第1及び第2メモリ225及び227をテストするために要する時間は、第1及び第2テストイネーブル信号Enable_A及びEnable_Bが同時にイネーブルされると、一つのメモリをテストするために要する時間と同一になるので、テスト時間を短縮することができる。また、第1乃至第5パッド211、213乃至216を別途設けることなく、通常動作において使用するパッドと共用することによって、パッド数を削減し、コストを低減することができる。
【０１２６】
図11は、本発明の第4の実施の形態に係るメモリロジック複合半導体装置307を示す図面である。図11に示すように、本発明の第4の実施の形態に係るメモリロジック複合半導体装置307は、第1乃至第5パッド311、313乃至316、一つの組込みセルフテスト部321、第1メモリ325、第2メモリ327、並びにロジック329を具備する。
【０１２７】
第1乃至第3パッド311、313、314を通して外部からメモリロジック複合半導体装置307内に信号が入力され、第4及び第5パッド315及び316を通してメモリロジック複合半導体装置307から外部に信号が出力される。
【０１２８】
具体的には、第1パッド311を通して外部からメモリロジック複合半導体装置307内にクロック信号Clockが入力され、第2及び第3パッド313及び314を通して外部からメモリロジック複合半導体装置307内に各々第1及び第2テストイネーブル信号Enable_A及びEnable_Bが入力される。また、第4及び第5パッド315及び316を通してメモリロジック複合半導体装置307から外部に各々第1及び第2テスト結果信号Error_A及びError_Bが出力される。
【０１２９】
組込みセルフテスト部321は、クロック信号Clockと、第1及び第2テストイネーブル信号Enable_A及びEnable_Bを入力とし、第1及び第2制御信号331及び333、例えばローアドレスストローブ信号（RASB）、カラムアドレスイネーブル信号（CASB）、アドレス信号（Addr）、書込イネーブル信号（WEB）及び入力データ信号（Datain）を発生して、各々第1及び第2メモリ325及び327に印加する。そして、組込みセルフテスト部321は、第1及び第2メモリ325及び327から第1及び第2出力データ信号Dataout_A及びDataout_Bを受取って第4及び第5パッド315及び316に各々第1及び第2テスト結果信号Error_A及びError_Bを出力する。
【０１３０】
第1制御信号331と第2制御信号333とは共通にすることができる。
【０１３１】
第1及び第2メモリ325及び327はデータの貯蔵部であって、組込みセルフテスト部321にその入力端が連結され、また込み自己テスト部321にその出力端が連結される。第1メモリ325は、第1制御信号331に応答して第1出力データ信号Dataout_Aを発生し、第2メモリ327は第2制御信号333に応答して第2出力データ信号Dataout_Bを発生する。
【０１３２】
ロジック329は、第1及び第2メモリ325及び327を制御する。
【０１３３】
図12を参照しながら図11に示す本発明の第4の実施の形態に係るメモリロジック複合半導体装置307の動作を説明する。
【０１３４】
第1テストイネーブル信号Enable_Aがイネーブルされると、即ち論理ハイになると、組込みセルフテスト部321が活性化される。この状態で、クロック信号Clockが論理ハイにイネーブルされると、組込みセルフテスト部321は第1制御信号331を活性化する。これにより、第1メモリ325は、第1制御信号331に応答して所定の時間(図12のT1）の経過後に、第1出力データ信号Dataout_Aを発生して組込みセルフテスト部321に印加する。この所定の時間(図12のT1）は、第1メモリ325が第1制御信号331の入力と同時に活性化されて動作し、その結果を第1出力データ信号Dataout_Aとして出力するために要する時間である。組込みセルフテスト部321は、第1出力データ信号Dataout_Aを分析し、その結果を第1テスト結果信号Error_Aとして出力して第4パッド315に伝達する。第1出力データ信号Dataout_Aが発生してから第1テスト結果信号Error_Aを出力するまでに要する時間がT2(図12)である。第1テスト結果信号Error_Aにより第1メモリ325の機能が正常であるかか否かを判断することができる。
【０１３５】
第2メモリ327の機能をテストする動作は、第1メモリ325をテストする動作と同一である。ここで、クロック信号Clock及び組込みセルフテスト部321は、第1及び第2メモリ325及び327において共用される。第1及び第2テストイネーブル信号Enable_A及びEnable_Bが同時にイネーブルされると、第1及び第2メモリ325及び327は同時にテストされるため、第1及び第2メモリ325及び327をテストするために要する時間は一つのメモリのテスト時間と同一であり、テスト時間を短縮することができる。また、第1乃至第5パッド311、313乃至316を別途設けることなく、通常動作で使用されるパッドを共用することにより、パッドの数を削減し、コストを削減することができる。
【０１３６】
図11に示す半導体装置に搭載されるメモリの数が増加すると、テストイネーブル信号の数がその増加に合わせて増加する。しかし、組込みセルフテスト部及びクロック信号は各メモリに関して共用されるやめ、メモリの数に依存しない。
【０１３７】
図13は、本発明の好適な実施の形態に係るメモリロジック複合半導体装置307におけるメモリテスト方法を示す流れ図である。図13に示すように、メモリロジック複合半導体装置307に搭載されたメモリのテスト方法は、第1メモリ活性化段階401、第2メモリ活性化段階411、第1メモリからののデータ読出段階421、第2メモリからのデータ読出段階431、第1メモリへのデータ書込段階441、第2メモリへのデータ書込段階451、第1メモリからのデータ再読出段階461、第2メモリからのデータ再読出段階471、第1メモリのプリチャージ段階481及び第2メモリのプリチャージ段階491を具備する。
【０１３８】
以下、図11及び図13を参照しながら本発明の好適な実施の形態に係るテスト方法を説明する。
【０１３９】
第1メモリ活性化段階401では、外部から入力される信号により組込みセルフテスト部321が活性化され、組込みセルフテスト部321が第1メモリ325を活性化させる。第2メモリ活性化段階411では、組込みセルフテスト部321が第2メモリ327を活性化させる。
【０１４０】
第1メモリからのデータ読出段階421では、組込みセルフテスト部321が第1メモリ325に貯蔵されたデータを読出す。第2メモリからのデータ読出段階431では、前記組込みセルフテスト部321が前記第2メモリ327に貯蔵されたデータを読出す。
【０１４１】
第1メモリへのデータ書込段階441では、組込みセルフテスト部321が第1メモリ325に'1'又は'0'のデータを書込む。第2メモリへのデータ書込段階451では、組込みセルフテスト部321が第2メモリ327に'1'又は'0'のデータを書込む。
【０１４２】
第1メモリからのデータ再読出段階461では、組込みセルフテスト部321が第1メモリ325に書込まれたデータを読出す。組込みセルフテスト部321は、第1メモリ325が正常状態である場合に該第1メモリ325から読み出される基準データを保持しており、組込みセルフテスト部321は、第1メモリ325から読出されたデータを該基準データと比較し、読出されたデータが基準データと異なる場合にはエラー信号Error_Aを発生して外部に伝達する。
【０１４３】
第2メモリからのデータ再読出段階471では、組込みセルフテスト部321が第2メモリ327に書込まれたデータを読出す。そして、組込みセルフテスト部321は、第2メモリ327から読出されたデータを第2メモリ327用の基準データと比較し、読出されたデータが該基準データと異なる場合にはエラー信号Error_Bを発生して外部に伝達する。
【０１４４】
第1メモリのプリチャージ段階481では、第1メモリ325にデータを書込むため、又は第1メモリ325に貯蔵されたデータを読出すための準備段階として、第1メモリ325をプリチャージする。
【０１４５】
第2メモリのプリチャージ段階491では、第2メモリ327にデータを書込むため、、又は第2メモリ327に貯蔵されたデータを読出すための準備段階として、第2メモリ327をプリチャージする。
【０１４６】
以上のように、このテスト方法では、第1及び第2メモリ325及び327のテストをインターリーブ方式で実行する。第1及び第2メモリ325及び327が16Mの同期式メモリであると仮定すると、第1及び第2メモリ325及び327のテストサイクルは、14N Y-マーチアルゴリズムを用いた場合、（１）式に示すようになる。ここで、データバスは64ビットを伝送するものと仮定する。
【０１４７】
（テストサイクル）=（データフォーマット）×（ステージ）×128K
=2×6×128K
=1,572,864[サイクル時間]  ・・・（１）
第1及び第2メモリ325及び327に対する各ステージをインターリーブ方式で同時に進行させるためには、表3に示すように、11クロックを要する。
【０１４８】
【表３】
2007179731.tif 000005
【０１４９】
従って、第1及び第2メモリ325及び327の全体テスト時間は、（２）式に示すようになる。
【０１５０】
（テスト時間）=1,572,864×11
=325,301,504［サイクル時間］  ・・・（２）
（２）式に示すテスト時間は、従来のテスト方位におけるテスト時間の約55[%]である。即ち、この実施の形態に係るメモリテスト時間は、従来のメモリテスト時間より45[%]短縮される。
【０１５１】
3つ以上のメモリを搭載したメモリロジック複合半導体装置についても、この実施の形態に係るインターリーブ方式を適用することによって、メモリテスト時間が大幅に短縮されることは言うまでもない。
【０１５２】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【０１５３】
【図１】本発明の第1の実施の形態に係るメモリロジック複合半導体装置のブロック図である。
【図２】図1に示すメモリテスト制御回路の第1の構成例を示すブロック図である。
【図３】図2に示すメモリ制御信号制御部の回路図である。
【図４】図2に示すメモリデータ制御部の回路図である。
【図５】図1に示すメモリテスト制御回路の第2の構成例を示すブロック図である。
【図６】図5に示すメモリ制御信号制御部の回路図である。
【図７】図5に示す第1メモリデータ制御部の回路図である。
【図８】図5に示す第2メモリデータ制御部の回路図である。
【図９】本発明の第2の実施の形態に係るメモリロジック複合半導体装置のブロック図である。
【図１０】本発明の第3の実施の形態に係るメモリロジック複合半導体装置のブロック図である。
【図１１】本発明の第4の実施の形態に係るメモリロジック複合半導体装置のブロック図である。
【図１２】図9乃至図11に示す各信号のタイミング図である。
【図１３】本発明の好適な実施の形態に化kるメモリロジック複合半導体装置のメモリテスト方法を示す流れ図である。
【符号の説明】
【０１５４】
5  メモリロジック複合半導体装置
7,8,9,10  パッド
TESTMD0,TESTMD1  テスト制御信号
PC  メモリ制御信号
DQi  メモリデータ信号
MEMTEST1,MEMTEST2,NORMAL  主制御信号
TRST1  第1出力バッファイネーブル信号
TRST2  第2出力バッファイネーブル信号
【図１】
2007179731.tif 000006
【図２】
2007179731.tif 000007
【図３】
2007179731.tif 000008
【図４】
2007179731.tif 000009
【図５】
2007179731.tif 000010
【図６】
2007179731.tif 000011
【図７】
2007179731.tif 000012
【図８】
2007179731.tif 000013
【図９】
2007179731.tif 000014
【図１０】
2007179731.tif 000015
【図１１】
2007179731.tif 000016
【図１２】
2007179731.tif 000017
【図１３】
2007179731.tif 000018