(57)【要約】【課題】  ゲート電極に印加する電圧を低減することができるヒューズ素子を提供する。【解決手段】  半導体基板２０と、半導体基板２０上にゲート絶縁膜６０を介して形成されるゲート電極４０と、ゲート電極４０上に形成されるシリサイド８０と、ゲート電極４０の両側方に形成されるソース／ドレイン拡散層５０と、ゲート電極４０の長手方向の一方に形成されるコンタクト９０と、ゲート電極の長手方向の他方に形成されるコンタクト９０を備える。そして、ゲート電極４０に電流を流すことにより、ゲート電極４０上のシリサイド８０をゲート電極４０に拡散させることを特徴としている。【選択図】  図２
2007194377.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極上に形成されるシリサイドと、
前記ゲート電極の両側方に形成されるソース／ドレイン拡散層と、
前記ゲート電極に接続され、前記ゲート電極の長手方向の一方に形成される第1のコンタクトと、
前記ゲート電極に接続され、前記ゲート電極の長手方向の他方に形成される第２のコンタクトと、
を備え、前記第1のコンタクトから前記第２のコンタクトに電流を流すことにより、前記ゲート電極に前記シリサイドを拡散させることを特徴とするヒューズ素子。
【請求項２】
前記シリサイドが前記ゲート電極に拡散することにより、前記ゲート絶縁膜の絶縁性が破壊されることを特徴とする請求項1記載のヒューズ素子。
【請求項３】
前記ゲート絶縁膜の導電性の変化を判断する手段を備えることを特徴とする請求項２記載のヒューズ素子。
【請求項４】
前記ゲート電極のしきい値の変化を判断する手段を備えることを特徴とする請求項1記載のヒューズ素子。
【請求項５】
前記ゲート電極の配線幅は、前記ソース／ドレイン拡散層に挟まれたゲート電極の配線幅は、前記第1のコンタクト及び前記第２のコンタクトに接続される付近の前記ゲート電極の配線幅よりも細いことを特徴とする請求項１乃至請求項４のいずれか1項に記載のヒューズ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ素子に関するものである。
【背景技術】
【０００２】
近年、メタルヒューズ素子に変わるヒューズ素子として、半導体装置のパッケージ封止後であっても救済が可能である電気ヒューズの半導体素子が注目されている。
【０００３】
その電気ヒューズ素子の一つとして、ゲート絶縁膜破壊型の電気ヒューズ素子がある。このゲート絶縁膜破壊型の電気ヒューズは、通常のＭＯＳＦＥＴ構造を有しており、このゲート電極に高電圧を印加して、ゲート絶縁膜を破壊するものである（例えば、特許文献1参照。）。そして、このゲート絶縁膜が絶縁破壊されることにより、ゲート電極は導通し、この電気ヒューズ素子に情報が書き込まれる。
【０００４】
しかしながら、このようなゲート絶縁膜破壊型の電気ヒューズでは、ゲート絶縁膜の絶縁破壊を行うために、ゲート電極に高電圧を印加しなければならない。そのため、高電圧を印加する電源に付加されるトランジスタが、この高電圧に耐えられなければならないが、このトランジスタが高電圧に耐えるためには、トランジスタのゲート絶縁膜の膜厚を電気ヒューズ素子部の膜厚よりもかなり厚くしなければならず、製造コストが増加してしまう。
【特許文献１】特許第３６２９１８７号公報（第１６頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲート電極に印加する電圧を低減することができるヒューズ素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様のヒューズ素子は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極上に形成されるシリサイドと、前記ゲート電極の両側方に形成されるソース／ドレイン拡散層と、前記ゲート電極の長手方向の一方に形成される第1のコンタクトと、前記ゲート電極の長手方向の他方に形成される第２のコンタクトと、を備え、前記第1のコンタクトから前記第２のコンタクトに電流を流すことにより、前記ゲート電極に前記シリサイドを拡散させることを特徴としている。
【発明の効果】
【０００７】
本発明によれば、ゲート電極に印加する電圧を低減することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【０００９】
図1は、本発明の実施例１に係るヒューズ素子の構造を示す平面図である。図２は、本発明の実施例１に係るヒューズ素子の構造を示す図1のＡ−Ａ′面の断面図である。
【００１０】
図1、図２に示すように、本実施例のヒューズ素子１０は、半導体基板２０に形成される素子分離領域３０と、この素子分離領域３０及び半導体基板２０上に形成されるゲート電極４０と、このゲート電極４０の両側方の半導体基板２０に形成されるソース／ドレイン拡散層５０と、で構成されている。
【００１１】
素子分離領域３０は、絶縁膜からなり、例えば、ＳＴＩ（Shallow Trench Isolation）等により形成される。
【００１２】
また、ゲート電極４０は、半導体基板２０上にゲート絶縁膜６０を介して、例えば、ゲート電極材料となる多結晶シリコン膜７０との積層構造を成している。そして、このゲート電極４０上には、シリサイド８０が形成される。ここで、ゲート電極４０上のシリサイド８０として、例えば、ＮｉＳｉ、ＴｉＳｉ、ＣｏＳｉ等のシリサイドが挙げられる。このシリサイド８０は、多結晶シリコン膜７０上にＮｉやＴｉ、Ｃｏ等の金属膜を堆積させ、熱処理を行うことによって、多結晶シリコン膜にＮｉやＴｉ、Ｃｏ等の金属膜が拡散し、シリサイド８０が形成される。
【００１３】
そして、素子分離領域３０上のゲート電極８０上には、２箇所にコンタクト９０が設けられており、コンタクト９０間のゲート電極８０に電流を流すことができる。また、ゲート電極４０の配線幅は、コンタクト９０形成付近よりもソース／ドレイン拡散層５０付近の方が、細く形成される。
【００１４】
そして、ソース／ドレイン拡散層５０には、不純物イオンがイオン注入されており、例えば、ｎ型のＭＯＳＦＥＴの場合、リンイオンやヒ素イオン等がイオン注入され、ｐ型のＭＯＳＦＥＴの場合、ボロンイオン等がイオン注入されている。ソース／ドレイン拡散層５０上には、シリサイドを介してコンタクト９５が形成されている。
【００１５】
以上より構成される本実施例のヒューズ素子１０は、次のようにヒューズ素子として機能する。図３は、そのヒューズ素子１０に情報が書き込まれた後の図1のＡ−Ａ′面の断面図で、図３を参照にしながら説明する。
【００１６】
まず、コンタクト９０に電圧を印加することにより、ゲート電極４０に図１の矢印の方向に電流を流す。
【００１７】
ゲート電極４０に電流が流れると、ゲート電極４０上のシリサイド８０は、エレクトロマイグレーションによりシリサイド８０を構成している金属イオンが矢印とは逆方向に移動し、ゲート電極４０中に金属イオンが拡散する。すると、ゲート電極４０中には、多結晶シリコン膜７０に金属イオンが拡散したシリコン層８５が形成される。そして、図３に示すように、ソース／ドレイン拡散層５０付近のゲート電極４０の多結晶シリコン７０は、金属イオンが拡散したシリコン層８５となり、ゲート電極４０上のシリサイド８０の一部は溶断する。
【００１８】
このゲート電極４０中に金属イオンが拡散したシリコン層８５は、図３に示すように、ゲート絶縁膜６０まで達し、ゲート絶縁膜６０の一部の絶縁性を破壊する。以上より、本実施例のヒューズ素子１０に情報が書き込まれる。
【００１９】
ここで、図３に示すように、ゲート電極４０の配線幅を上記したように、コンタクト９０形成付近よりもソース／ドレイン拡散層５０付近の配線幅を細くしているが、必ずしもこれに限定されるわけではない。このように配線幅を細くすれば、ソース／ドレイン拡散層５０付近で電流が集中しやすく、シリサイド８０のゲート電極４０への拡散が効率的に行われやすい。
【００２０】
以上より構成される本実施例のヒューズ素子は、図４に示すような回路構成により、上記したヒューズ素子１０として機能させ、ヒューズ素子１０に情報が書き込まれたか否かを判断することができる。図４は、その本発明の実施例1に係るヒューズ素子の回路構成を示す回路図である。
【００２１】
図４に示すように、上記したヒューズ素子１０は、ゲート電極４０の一方のコンタクト９０がＶＰＧＭに接続され、電圧ＶＰＧＭが印加される。ゲート電極４０の他方のコンタクト９０は、書き込み電流制御用トランジスタＴｒ１のドレインに接続され、そのソースがグランドに接続される。この書き込み電流制御用トランジスタＴｒ１のゲート電極は、ＶＳＷに接続され、電圧ＶＳＷを印加することにより、書き込み電流制御用トランジスタＴｒ１はＯＮ状態にすることが可能となり、ＶＰＧＭからグランドへ電流が流れる。
【００２２】
また、ヒューズ素子１０のソース／ドレイン拡散層５０は、コンタクト９５からトランジスタＴｒ２のドレインと比較器１００の端子Ｖｒｅａｄに接続されている。トランジスタＴｒ２のゲート電極はＲＤに接続され、電圧ＲＤを印加することによりＯＮ状態にすることができる。そして、トランジスタＴｒ２のソースは、グランドに接続されている。比較器１００は、ゲート絶縁膜６０が絶縁破壊したゲート電極４０のリーク電流を電圧変換して、その電圧Ｖｒｅａｄと基準電圧Ｖｒｅｆを比較することにより、ヒューズ素子１０に情報が書き込まれているか否か判断する。そして、ヒューズ素子１０に情報が書き込まれている場合はＨｉｇｈ（Ｈ）信号を、ヒューズ素子１０に情報が書き込まれていない場合には、不活性信号Ｌｏｗ（Ｌ）信号を、ＯＵＴへ出力する。
【００２３】
以上より構成される本実施例のヒューズ素子１０の回路は、次のような方法でヒューズ素子１０への情報の書き込み、書き込み後のヒューズ情報の読み出しが行われる。図４を参照にしながら説明を行う。
【００２４】
ヒューズ素子１０への情報の書き込みは、図４に示すように、まず、電圧ＶＰＧＭを印加し、書き込み電流制御用トランジスタＴｒ１をＯＮ状態にするため、そのゲート電極に電圧ＶＳＷを印加する。これにより、ヒューズ素子１０のゲート電極４０に電流が流れる。そして、上述したように、ゲート電極４０上のシリサイド８０がゲート電極４０中に拡散し、ゲート絶縁膜６０まで拡散したシリサイド８０がゲート絶縁膜６０の絶縁性を破壊する。
【００２５】
次に、ヒューズ素子１０に書き込まれている情報を判断する。つまり、絶縁破壊されたゲート絶縁膜６０のリーク電流を検出する。図４に示すように、トランジスタＴｒ２のゲート電極に電圧ＲＤを印加することにより、トランジスタＴｒ２をＯＮ状態にする。すると、ゲート電極４０からソース／ドレイン拡散層５０へリーク電流が流れる。そして、このリーク電流値を電圧Ｖｒｅａｄとして読み取り、比較器１００を用いて、電圧Ｖｒｅａｄと基準電圧Ｖｒｅｆを比較する。このとき、ゲート絶縁膜６０が絶縁破壊され、リーク電流が増加するので、電圧Ｖｒｅａｄは、ヒューズ素子１０への情報書き込み前よりも高い値を示す。その場合は、Ｈｉｇｈ（Ｈ）信号をＯＵＴへ出力する。逆に、ヒューズ素子１０に情報が書き込まれていない場合は、電圧Ｖｒｅａｄの値は変わらないので、Ｌｏｗ（Ｌ）信号をＯＵＴへ出力する。
【００２６】
以上より、ヒューズ素子１０への情報書き込み、ヒューズ素子１０に書き込まれた情報の読み出しを行うことができる。
【００２７】
ここで、上記したようにヒューズ素子１０への情報書き込み、ヒューズ素子１０に書き込まれた情報の読み出し方法としての一例を示したが、上記した回路構成ではなく、他の回路構成でもヒューズ素子１０の情報書き込み、ヒューズ素子１０に書き込まれた情報の読み出しを行うことができる。また、本実施例では、比較器１００の比較の対象がリーク電流を電圧値に変換していたが、リーク電流を直接検知してもかまわないし、リーク電流を検知する以外の方法でも、ヒューズ素子１０に書き込まれた情報の読み出しを行うことができる。
【００２８】
以上より本発明の実施例１に係るヒューズ素子は、ゲート電極に電流を流すことにより、ゲート電極上のシリサイドをゲート電極中に拡散させることにより、ゲート電極のゲート絶縁膜を破壊することができる。これは、従来のゲート電極に高電圧を印加し、ゲート絶縁膜の絶縁性を破壊するタイプと異なり、ある所望の電流をゲート電極に流して、ゲート絶縁膜の絶縁性を破壊するので、従来の高電圧を印加するヒューズ素子に比べ、ゲート電極に印加する電圧を低くすることができる。
【実施例２】
【００２９】
本実施例の実施例１との違いは、実施例1では、ゲート電極４０の多結晶シリコン膜７０にシリサイド８０を拡散させ、ゲート絶縁膜６０の絶縁破壊を起していたが、本実施例では、ゲート絶縁膜６０の絶縁破壊を行わず、シリサイド８０の拡散のみを行っている。なお、本実施例の構成は、図１と同様の構成をしているので、説明は省略する。
【００３０】
次に、以上より構成される本実施例のヒューズ素子１０の情報の書き込み方法を図３を参照にしながら説明する。
【００３１】
まず、実施例１と同様、コンタクト９０に電圧を印加することにより、ゲート電極４０に図１の矢印の方向に電流を流す。
【００３２】
ゲート電極４０に電流が流れると、実施例１と同様、ゲート電極４０上のシリサイド８０が拡散し、ゲート電極４０の多結晶シリコン膜７０に金属イオンが拡散したシリコン層８５が形成される。そして、図３に示すように、ソース／ドレイン拡散層５０付近のゲート電極４０の多結晶シリコン７０は、金属イオンが拡散したシリコン層８５となり、ゲート電極４０上のシリサイド８０の一部は溶断する。以上より、本実施例のヒューズ素子１０への情報の書き込みは終了する。
【００３３】
本実施例では、ゲート電極４０の多結晶シリコン膜７０にシリサイド８０を拡散させることにより、ゲート電極４０のしきい値が変化したかどうかを判断して、ヒューズ素子１０に書き込まれた情報を読み出す。つまり、多結晶シリコン７０にシリサイド８０が拡散していると、ゲート電極４０のしきい値は、シリサイド８０の拡散前に比べて、増加する傾向があるので、しきい値電圧を検知し、しきい値電圧が増加している場合は、ヒューズ素子１０に情報が書き込まれたことになる。
【００３４】
以下に上記した構成を有するヒューズ素子１０を機能させる回路構成を示す。図５は、その本発明の実施例２にかかるヒューズ素子の回路構成を示す回路図である。
【００３５】
本実施例の回路構成と実施例１の回路構成との違いは、実施例１では、ゲート電極４０のリーク電流を検出、比較する回路構成であったが、実施例２では、ヒューズ素子１０のしきい値の変化を検出、比較する回路構成になっている。つまり、ソース／ドレイン拡散層５０のソース側のコンタクト９５がグランドに接続され、ドレイン側のコンタクト９５が、比較器１００の端子Ｖｒｅａｄと、抵抗Ｒを介してＶＤＤに接続されている。
【００３６】
比較器は、ヒューズ素子のしきい値の変化により変化したドレイン電流を電圧変換して、その電圧Ｖｒｅａｄと基準電圧Ｖｒｅｆを比較することにより、ヒューズ素子に情報が書き込まれているか否か判断する。そして、ヒューズ素子に情報が書き込まれている場合はＨ信号を、ヒューズ素子に情報が書き込まれていない場合には、Ｌ信号を、ＯＵＴへ出力する。尚、それ以外の図４と同一の構成については、同一符号を附して説明は省略する。
【００３７】
以上より構成される本実施例のヒューズ素子１０の回路は、次のような方法でヒューズ素子１０への情報の書き込み、書き込み後のヒューズ情報の読み出しが行われる。図５を参照にしながら説明を行う。
【００３８】
ヒューズ素子１０への情報の書き込みは、図５に示すように、まず、電圧ＶＰＧＭを印加し、書き込み電流制御用トランジスタＴｒ１をＯＮ状態にするため、ゲート電極４０に電圧ＶＳＷを印加する。これにより、ヒューズ素子１０のゲート電極４０に電流が流れる。そして、上述したように、ゲート電極４０上のシリサイド８０がゲート電極４０中に拡散する。このとき、ゲート電極４０のしきい値電圧が変化することになる。
【００３９】
次に、ヒューズ素子１０に書き込まれている情報を判断する。つまり、ゲート電極４０のしきい値電圧の変化によるドレイン電流の変化を検出する。図５に示すように、ＶＰＧＭからゲート電極４０に電圧を印加し、ＶＤＤからドレイン拡散層５０にも読み出し電圧を印加する。すると、ソース／ドレイン拡散層５０間のチャネル領域にドレイン電流が流れる。このしきい値電圧の変動によるドレイン電流値の変化を電圧Ｖｒｅａｄとして読み取り、比較器１００を用いて、電圧Ｖｒｅａｄと基準電圧Ｖｒｅｆを比較する。このとき、基準電圧Ｖｒｅｆをヒューズ素子書き込み前と書き込み後の電圧Ｖｒｅａｄの間の値に設定しておけば、ゲート電極５０にシリサイド８０が拡散して、ゲート電極４０のしきい値が増加、つまり、ドレイン電流が減少する。すると、電圧Ｖｒｅａｄは、ヒューズ素子１０への情報書き込み前よりも高い値を示す。その場合は、比較器１００は、Ｈ信号をＯＵＴへ出力する。逆に、ヒューズ素子１０に情報が書き込まれていない場合は、電圧Ｖｒｅａｄの値は変わらないので、基準電圧Ｖｒｅｆよりも低い値を示し、L信号をＯＵＴへ出力する。
【００４０】
以上より、ヒューズ素子１０への情報書き込み、ヒューズ素子１０に書き込まれた情報の読み出しを行うことができる。
【００４１】
ここで、上記したようにヒューズ素子１０への情報書き込み、ヒューズ素子１０に書き込まれた情報の読み出し方法としての一例を示したが、上記した回路構成ではなく、他の回路構成でもヒューズ素子１０の情報書き込み、ヒューズ素子１０に書き込まれた情報の読み出しを行うことができる。また、本実施例では、比較器１００の比較の対象がドレイン電流を電圧値に変換していたが、ドレイン電流を直接検知してもかまわないし、ゲート電極４０のしきい値の変化を別の方法で検知して、ヒューズ素子１０に書き込まれた情報の読み出しを行ってもかまわない。
【００４２】
以上より本発明の実施例２に係るヒューズ素子は、ゲート電極に電流を流すことにより、ゲート電極上のシリサイドをゲート電極中に拡散させることにより、ゲート電極のしきい値の変化を利用したヒューズ素子を形成することができる。この構成は、従来のゲート電極に高電圧を印加し、ゲート絶縁膜の絶縁性を破壊するタイプと異なり、ある所望の電流をゲート電極に流して、ゲート電極にシリサイドを拡散させるので、従来の高電圧を印加するヒューズ素子に比べ、ゲート電極に印加する電圧を低くすることができる。
【００４３】
なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１に係るヒューズ素子の構造を示す平面図。
【図２】本発明の実施例１に係るヒューズ素子の構造を示す図1のＡ−Ａ′面の断面図。
【図３】本発明の実施例１に係るヒューズ素子の情報書き込み後の構造を示す図1のＡ−Ａ′面の断面図。
【図４】本発明の実施例１に係るヒューズ素子の回路図。
【図５】本発明の実施例２に係るヒューズ素子の回路図。
【符号の説明】
【００４５】
１０  ヒューズ素子
２０  半導体基板
３０  素子分離領域
４０  ゲート電極
５０  ソース／ドレイン拡散層
６０  ゲート絶縁膜
７０  多結晶シリコン膜
８０  シリサイド
８５  金属イオンが拡散したシリコン層
９０、９５  コンタクト
１００  比較器
Ｔｒ１  書き込み電流制御用トランジスタ
Ｔｒ２  トランジスタ
Ｒ  抵抗
【図１】
2007194377.tif 000003
【図２】
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【図３】
2007194377.tif 000005
【図４】
2007194377.tif 000006
【図５】
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