(57)【要約】【課題】本発明の目的は、フレームメモリを使った画像の切り出しやレート変換を行なわずに、さまざまな画像サイズおよびフレームレートに対応した撮像装置を提供することにある。【解決手段】本発明の撮像素子から得られた映像信号を出力する撮像装置は、撮像素子を駆動する駆動手段と、撮像素子から得られた映像信号を伝送する伝送手段と、駆動手段を制御する制御手段を備え、伝送手段の伝送方式に合わせて駆動手段を制御手段で制御することを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
撮像素子から得られた映像信号を出力する撮像装置において、
前記撮像素子を駆動する駆動手段と、前記撮像素子から得られた映像信号を伝送する伝送手段と、前記駆動手段を制御する制御手段を備え、前記伝送手段の伝送方式に合わせて前記駆動手段を前記制御手段で制御することを特徴とする撮像装置。
【請求項２】
請求項１に記載の撮像装置において、前記駆動手段は前記撮像素子の所定画素から映像信号を読み出すことを特徴とする撮像装置。
【請求項３】
映像信号を出力する伝送路に合わせて撮像素子の駆動を制御することを特徴とする撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子を有するテレビジョンカメラ等の撮像装置に関し、特に撮像素子の駆動方法に関するものである。
【背景技術】
【０００２】
従来、ＩＥＥＥ（The Institute of Electrical and Electronics Engineers,／米国電気電子学会）１３９４ｂ規格を基にしているマシンビジョンカメラ用標準プロトコル規格ＩＩＤＣ（Instrumentation and Industrial Digital Camera）を用いたＩＩＤＣ１３９４カメラのような撮像装置の場合、さまざまな画像サイズ及びフレームレートに対応するために、フレームメモリを実装して画像の切り出し及びレート変換を行なっていた。（例えば、特許文献１参照。）。
【特許文献１】特開２００３−０８７６３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、フレームメモリを使った画像の切り出しやレート変換を行なわずに、さまざまな画像サイズおよびフレームレートに対応した撮像装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の撮像素子から得られた映像信号を出力する撮像装置は、撮像素子を駆動する駆動手段と、撮像素子から得られた映像信号を伝送する伝送手段と、駆動手段を制御する制御手段を備え、伝送手段の伝送方式に合わせて駆動手段を制御手段で制御することを特徴とする。
【０００５】
また、上記の撮像装置において、駆動手段は撮像素子の所定画素から映像信号を読み出すことを特徴とする。
さらに、本発明の撮像素子の駆動方法は、映像信号を出力する伝送路に合わせて撮像素子の駆動を制御することを特徴とする。
【発明の効果】
【０００６】
本発明によれば、フレームメモリによる画像の切り出しやレート変換を必要としないため、カメラの小型化、低コスト化、低消費電力化ができる。また、感度及び動画性を高めることができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明による撮像装置の一実施例について図１を用いて説明する。
図１は本発明の一実施例の撮像装置を示すブロック図である。
図１において、１は撮像装置、２は入射光を結像するレンズ部、３はレンズ部２から入射した光を電気信号に変換するＣＣＤ（Charge Coupled Device）部、４はＣＣＤ部３から出力された信号から雑音を除去するＣＤＳ（Correlated Double Sampling）部、５はＣＤＳ部４から出力されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換部（Analog Digital Converter）、７はＩＩＤＣ１３９４の規格に合わせた画像データを出力するＩ／Ｆ部、８はＣＣＤ部３の駆動を行うためのＣＣＤ駆動部、９は撮像装置１内の各部を制御するＣＰＵ（Central Processing Unit）である。
【０００８】
１０はＩＩＤＣ１３９４規格の画像データを伝送するケーブルである。１１は撮像装置１から出力された画像データを受信するＰＣ（Personal Computer）、１２はＰＣ１１が受信した画像データを表示する表示部である。
【０００９】
次に、本発明の一実施例の動作を図１と図８を用いて説明する。
図８は、本発明の一実施例のＣＣＤ駆動部８を示すブロック図である。
図１において、撮像装置１のＣＣＤ部３はレンズ部２で光電変換部に結像された入射光を光電変換してＣＤＳ部４に出力する。ＣＤＳ部４はＣＣＤ部３から出力された信号から雑音を除去してＡ／Ｄ変換部５に出力する。Ａ／Ｄ変換部５はＣＣＤ部３から出力されたアナログ信号を例えば１０ビットのデジタル信号に変換して映像信号処理部６に出力する。映像信号処理部６は種々の画像処理を施してＩ／Ｆ部７に出力する。Ｉ／Ｆ部７はＩＩＤＣ１３９４の規格に合わせた画像データに変換して出力する。ＣＣＤ駆動部８はＣＰＵ９から出力される制御信号に従ってＣＣＤ部３を駆動するための信号を出力する。ＣＰＵ９から画像サイズ及びフレームレートの設定指示を受けたＣＣＤ駆動部８は、１水平同期信号内のクロックの数及び１垂直同期信号内の水平同期信号の数の駆動信号を生成してＣＣＤ部３を駆動する。ＣＣＤ駆動部８は、不足した垂直転送を補うための高速転送パルスや感度差をなくすための電子シャッターの動作を行わせる駆動信号を出力する。
【００１０】
Ｉ／Ｆ部７から出力されたＩＩＤＣ１３９４規格の画像データは、ケーブル１０を介してＰＣ１１に伝送される。ＰＣ１１はＩＩＤＣ１３９４規格の画像データを表示部１２に表示可能な映像信号に変換して表示部１２に出力する。表示部１２はＰＣ１１から出力された映像信号を表示する。
【００１１】
次に、図８の動作について説明する。
図８において、８１はＣＰＵ９からの信号Ｘによって伝送された周期設定値を記憶する周期設定部である。８２は周期設定部８１から設定された水平駆動クロック周波数に従って水平駆動クロック周波数を発生する水平駆動クロック周波数発生部である。８３は周期設定部８１から設定された周期に従って水平同期信号を発生する水平同期信号発生部である。８４は周期設定部８１から設定された周期に従って垂直同期信号を発生する垂直同期信号発生部である。８５は水平駆動クロック周波数発生部８２と水平同期信号発生部８３と垂直同期信号発生部８４から出力された信号からＣＣＤ部３を駆動するための信号Ｙを発生するＣＣＤ駆動信号発生部である。水平駆動クロック周波数発生部８２と水平同期信号発生部８３と垂直同期信号発生部８４から出力された信号は信号ＺとしてＣＰＵ９に出力する。また、ＣＣＤ駆動信号発生部８５は、ＣＰＵ９からの信号Ｘによって伝送されたＣＣＤ部３の映像信号を読み出す画素領域の指定を周期設定値８１を介して入力される。ＣＣＤ駆動信号発生部８５は、入力された画素領域に従って余分な画素領域が存在する場合、余分な水平期間の画素は読み出しの切り捨てを行い、余分な垂直期間の画素は高速転送を行う。
【００１２】
ＣＣＤ部３を駆動する水平駆動クロック周波数を例えば３３．３３３ＭＨｚ（周期：３０ｎｓ）に固定しても良いし、また、設定によって可変しても良い。
【実施例１】
【００１３】
次に、本発明の一実施例を図１、図２、図４および図８を用いて説明する。
図２は固体撮像素子の画素配列を説明するための図であり、図４は本発明の一実施例を説明するためのタイミングチャートである。
【００１４】
図２の固体撮像素子の画素配列は、図１のＣＣＤ部３の画素配列を示しており、水平が１２８０画素で垂直が９６０画素のＳＸＧＡタイプである。このＣＣＤ部３をＣＣＤ駆動部８からの信号で駆動して映像信号を出力させる。ＣＣＤ部３を駆動する水平駆動クロック周波数は後述のように設定する。
【００１５】
図４を用いてＩ／Ｆ部７から出力する画像データについて説明する。
図４は、画素配列が水平１２８０画素で垂直９６０画素のＣＣＤ部３を１５ｆｐｓ（frame per second）ＩＩＤＣ１３９４規格で１パケットあたりの転送画素数は２５６０（２Ｈ分、即ち２走査線分）、転送パケットの間隔は１２５μｓと決まっている。この規格に合うように、水平同期信号の周期が６２.５μｓとなるように１水平同期信号内のクロックの数を変更する。また、垂直同期信号の周期が６６．６７ｍｓとなるように、１垂直同期信号内の水平同期信号の数を変更する。変更された水平同期信号及び垂直同期信号に対応した駆動パルスで撮像素子を駆動し、Ａ/Ｄ変換部５、映像信号処理部６での、データ遅延も考慮して、データの有効期間をデータ出力部に設定することで、水平１２８０画素で垂直９６０画素を１５ｆｐｓの速度で画像データをデータ転送することができる。
【００１６】
更に本発明の詳細な動作の一実施例について図２と図４および図８を用いて説明する。
水平１２８０画素と垂直９６０画素を１５ｆｐｓで画像データを出力するため、まず、ＣＰＵ９から信号Ｘによって、周期設定部８１に水平駆動クロック周波数、水平同期信号および垂直同期信号の周期を設定する。周期設定部８１は水平駆動クロック周波数発生部８２に３３．３３３ＭＨｚを設定し、水平同期信号発生部８３に周期６２.５μｓを設定し、垂直同期信号発生部８４に周期６６．６７ｍｓ（１０６７Ｈ）を設定する。周期設定部８１から設定された値によって、水平駆動クロック周波数発生部８２からは３３．３３３ＭＨｚを出力し、水平同期信号発生部８３からは周期６２.５μｓの水平同期信号を発生し、垂直同期信号発生部８４からは周期６６．６７ｍｓの垂直同期信号を発生する。ＣＣＤ駆動信号発生部８５は水平駆動クロック周波数発生部８２と水平同期信号発生部８３と垂直同期信号発生部８４から出力された信号からＣＣＤ部３を駆動するための信号Ｙを発生させる。ＣＣＤ部３は、入力された信号Ｙによって映像信号を出力する。この映像信号を図４のＣＣＤ部３出力に示す。図４で水平同期信号の周期毎にＣＣＤ部３から１２８０画素分の映像信号が出力される。図１でＣＣＤ部３から出力された映像信号はＣＤＳ部４に入力する。ＣＤＳ部４はＣＣＤ部３から出力された信号から雑音を除去してＡ／Ｄ変換部５に出力する。Ａ／Ｄ変換部５はＣＣＤ部３から出力されたアナログ信号を例えば１０ビットのデジタル信号に変換して映像信号処理部６に出力する。映像信号処理部６は種々の画像処理を施してＩ／Ｆ部７に出力する。図４のＩ／Ｆ部７出力は、例えば、ＣＣＤ部３出力の映像信号の１ライン目と２ライン目を１つのパケットとして出力する。同様に９６０ライン目までをパケットで画像データを出力する。１つの垂直同期信号期間のパケットは４８０となる。ＰＣ１１は受信した画像データを表示部１２に表示可能な信号に変換して表示部１２に出力する。表示部１２は入力された信号に従い、水平１２８０画素で垂直９６０画素の画像を１５ｆｐｓで表示する。
【実施例２】
【００１７】
次に、本発明の一実施例を図１、図２、図５および図８を用いて説明する。
図５は、画素配列が水平１２８０画素で垂直９６０画素のＣＣＤ部３を７．５ｆｐｓで読み出し、画像データを出力するまでのタイミングチャートである。１パケットあたりの転送画素数はＩＩＤＣ１３９４規格から１２８０（１Ｈ分、即ち１走査線分）となっているので、１５ｆｐｓの実施例１と同じ設定では、撮像素子のデータ出力が転送レートよりも早くなってしまうため、フレームメモリ等で蓄積しないと、規格通りの転送ができなくなってしまう。このため、ＣＰＵ９からＣＣＤ駆動部８の設定で水平同期信号の間隔１２５μｓとなるように１水平同期信号内のクロックの数を変更し、７．５ｆｐｓのデータ転送を行なえるよう垂直同期信号の周期を１３３．３３ｍｓにする。
【００１８】
更に本発明の詳細な動作の一実施例について図２と図５および図８を用いて説明する。
水平１２８０画素と垂直９６０画素を７．５ｆｐｓで画像データを出力するため、まず、ＣＰＵ９から信号Ｘによって、周期設定部８１に水平駆動クロック周波数、水平同期信号および垂直同期信号の周期を設定する。周期設定部８１は水平駆動クロック周波数発生部８２に３３．３３３ＭＨｚを設定し、水平同期信号発生部８３に周期１２５μｓを設定し、垂直同期信号発生部８４に周期１３３．３３ｍｓ（１０６７Ｈ）を設定する。周期設定部８１から設定された値によって、水平駆動クロック周波数発生部８２からは３３．３３３ＭＨｚを出力し、水平同期信号発生部８３からは周期１２５μｓの水平同期信号を発生し、垂直同期信号発生部８４からは周期１３３．３３ｍｓの垂直同期信号を発生する。ＣＣＤ駆動信号発生部８５は水平駆動クロック周波数発生部８２と水平同期信号発生部８３と垂直同期信号発生部８４から出力された信号からＣＣＤ部３を駆動するための信号Ｙを発生させる。ＣＣＤ部３は、入力された信号Ｙによって映像信号を出力する。この映像信号を図５のＣＣＤ部３出力に示す。図５で水平同期信号の周期毎にＣＣＤ部３から１２８０画素分の映像信号が出力される。図１でＣＣＤ部３から出力された映像信号はＣＤＳ部４に入力する。ＣＤＳ部４はＣＣＤ部３から出力された信号から雑音を除去してＡ／Ｄ変換部５に出力する。Ａ／Ｄ変換部５はＣＣＤ部３から出力されたアナログ信号を例えば１０ビットのデジタル信号に変換して映像信号処理部６に出力する。映像信号処理部６は種々の画像処理を施してＩ／Ｆ部７に出力する。図５のＩ／Ｆ部７出力は、例えば、ＣＣＤ部３出力の映像信号の１ライン目を１つのパケットとして出力する。同様に９６０ライン目までをパケットで画像データを出力する。１つの垂直同期信号期間のパケットは９６０となる。ＰＣ１１は受信した画像データを表示部１２に表示可能な信号に変換して表示部１２に出力する。表示部１２は入力された信号に従い、水平１２８０画素で垂直９６０画素の画像を７．５ｆｐｓで表示する。
【実施例３】
【００１９】
次に、本発明の一実施例を図１、図３、図６および図８を用いて説明する。
図３は図２の固体撮像素子から所定の画素範囲の映像信号切り出しを説明するための図であり、図６は本発明の一実施例を説明するためのタイミングチャートである。
【００２０】
図６は、水平６４０画素と垂直４８０画素のＶＧＡサイズで１５ｆｐｓの画像データを出力するまでタイミングチャートである。１パケットあたりの転送画素数は６４０（１Ｈ分）となっているので、ＣＣＤ駆動部８から出力する水平同期信号の周期が１２５μｓとなるように１水平同期信号内のクロックの数をＣＰＵ９から設定する。また、垂直同期信号の周期が６６．６７ｍｓとなるように、１垂直同期信号内の水平同期信号の数をＣＰＵ９から設定する。１垂直同期信号内の水平同期信号の数が少なくなるため、設定された画像サイズ以外の水平同期期間内に複数の垂直転送を行なう。図６の水平画素の切捨て部は図３のＡおよびＣである。図６の高速転送部は図３のＤおよびＥである。水平方向及び垂直方向の切り出しも考慮して、データの有効期間をＩ／Ｆ部７にＣＰＵ９から設定することで、ＶＧＡサイズの水平６４０画素と垂直４８０画素で１５ｆｐｓの速度で画像データのデータ転送を行なうことができる。
【００２１】
更に本発明の詳細な動作の一実施例について図３と図６および図８を用いて説明する。
水平６４０画素と垂直４８０画素のＶＧＡサイズで１５ｆｐｓの画像データを出力するため、まず、ＣＰＵ９から信号Ｘによって、周期設定部８１に水平駆動クロック周波数、水平同期信号および垂直同期信号の周期を設定する。周期設定部８１は水平駆動クロック周波数発生部８２に３３．３３３ＭＨｚを設定し、水平同期信号発生部８３に周期１２５μｓを設定し、垂直同期信号発生部８４に周期６６．６７ｍｓ（５３３Ｈ）を設定する。図３において、水平期間で余分となる画素はＡ部とＣ部、および垂直期間で余分となる画素はＤ部とＦ部であるため、周期設定部８１からＣＣＤ駆動信号発生部８５へ余分な画素情報を出力する。また、周期設定部８１から設定された値によって、水平駆動クロック周波数発生部８２からは３３．３３３ＭＨｚを出力し、水平同期信号発生部８３からは周期１２５μｓの水平同期信号を発生し、垂直同期信号発生部８４からは周期６６．６７ｍｓの垂直同期信号を発生する。ＣＣＤ駆動信号発生部８５は水平駆動クロック周波数発生部８２と水平同期信号発生部８３と垂直同期信号発生部８４から出力された信号からＣＣＤ部３を駆動するための信号Ｙを発生させる。ＣＣＤ部３は、入力された信号Ｙによって映像信号を出力する。この映像信号を図６のＣＣＤ部３出力に示す。図６で水平同期信号の周期毎にＣＣＤ部３から１２８０画素分の映像信号が出力される。図１でＣＣＤ部３から出力された映像信号はＣＤＳ部４に入力する。ＣＤＳ部４はＣＣＤ部３から出力された信号から雑音を除去してＡ／Ｄ変換部５に出力する。Ａ／Ｄ変換部５はＣＣＤ部３から出力されたアナログ信号を例えば１０ビットのデジタル信号に変換して映像信号処理部６に出力する。映像信号処理部６は種々の画像処理を施してＩ／Ｆ部７に出力する。図６のＩ／Ｆ部７出力は、例えば、ＣＣＤ部３出力の映像信号の２４１ライン目を１つのパケットとして出力する。同様に７２０ライン目までをパケットで画像データを出力する。１つの垂直同期信号期間のパケットは４８０となる。ＰＣ１１は受信した画像データを表示部１２に表示可能な信号に変換して表示部１２に出力する。表示部１２は入力された信号に従い、水平６４０画素で垂直４８０画素の画像を１５ｆｐｓで表示する。
【実施例４】
【００２２】
次に、本発明の一実施例を図１、図３、図７および図８を用いて説明する。
図７は、画素配列が水平６４０画素で垂直４８０画素のＣＣＤ部３を３０ｆｐｓで読み出し、画像データを出力するまでのタイミングチャートである。
【００２３】
１パケットあたりの転送画素数はＩＩＤＣ１３９４規格から１２８０（２Ｈ分、即ち２走査線分）となっているので、ＣＰＵ９からＣＣＤ駆動部８の設定で水平同期信号の間隔６２．５μｓとなるように１水平同期信号内のクロックの数を変更し、３０ｆｐｓのデータ転送を行なえるよう垂直同期信号の周期を３３．３３ｍｓにする。
【００２４】
ＣＣＤ駆動部８の設定で高速転送の設定も行う。図７の水平画素の切捨て部は図３のＡおよびＣである。図７の高速転送部は図３のＤおよびＥである。このようにすることで、ＶＧＡサイズの水平６４０画素と垂直４８０画素で３０ｆｐｓの速度で画像データのデータ転送を行なうことができる。
【００２５】
更に本発明の詳細な動作の一実施例について図３と図７および図８を用いて説明する。
水平６４０画素と垂直４８０画素のＶＧＡサイズで３０ｆｐｓの画像データを出力するため、まず、ＣＰＵ９から信号Ｘによって、周期設定部８１に水平駆動クロック周波数、水平同期信号および垂直同期信号の周期を設定する。周期設定部８１は水平駆動クロック周波数発生部８２に３３．３３３ＭＨｚを設定し、水平同期信号発生部８３に周期６２．５μｓを設定し、垂直同期信号発生部８４に周期３３．３３ｍｓ（５３３Ｈ）を設定する。図３において、水平期間で余分となる画素はＡ部とＣ部、および垂直期間で余分となる画素はＤ部とＦ部であるため、周期設定部８１からＣＣＤ駆動信号発生部８５へ余分な画素情報を出力する。また、周期設定部８１から設定された値によって、水平駆動クロック周波数発生部８２からは３３．３３３ＭＨｚを出力し、水平同期信号発生部８３からは周期６２．５μｓの水平同期信号を発生し、垂直同期信号発生部８４からは周期３３．３３ｍｓの垂直同期信号を発生する。ＣＣＤ駆動信号発生部８５は水平駆動クロック周波数発生部８２と水平同期信号発生部８３と垂直同期信号発生部８４から出力された信号からＣＣＤ部３を駆動するための信号Ｙを発生させる。ＣＣＤ部３は、入力された信号Ｙによって映像信号を出力する。この映像信号を図７のＣＣＤ部３出力に示す。図７で水平同期信号の周期毎にＣＣＤ部３から１２８０画素分の映像信号が出力される。図１でＣＣＤ部３から出力された映像信号はＣＤＳ部４に入力する。ＣＤＳ部４はＣＣＤ部３から出力された信号から雑音を除去してＡ／Ｄ変換部５に出力する。Ａ／Ｄ変換部５はＣＣＤ部３から出力されたアナログ信号を例えば１０ビットのデジタル信号に変換して映像信号処理部６に出力する。映像信号処理部６は種々の画像処理を施してＩ／Ｆ部７に出力する。図７のＩ／Ｆ部７出力は、例えば、ＣＣＤ部３出力の映像信号の２４１ライン目と２４２ライン目を２つのパケットとして出力する。同様に７２０ライン目までをパケットで画像データを出力する。１つの垂直同期信号期間のパケットは２４０となる。ＰＣ１１は受信した画像データを表示部１２に表示可能な信号に変換して表示部１２に出力する。表示部１２は入力された信号に従い、水平６４０画素で垂直４８０画素の画像を３０ｆｐｓで表示する。
【００２６】
上記の実施例１〜４により、ＩＩＤＣ１３９４パケットの転送タイミングに合わせて、１走査線または２走査線の周期が１パケット以内になるようにＣＣＤ部３の駆動をＣＣＤ駆動部８から制御することで、ＣＣＤ部３から出力する映像信号とＩ／Ｆ部７から出力するＩＩＤＣ１３９４パケットの時間差がなくなる。これにより、従来、画像の切り出しやレート変換のために必要であったフレームメモリが不要となる。
【００２７】
上記の実施例以外の画像サイズ及びフレームレートであっても、同様にＣＰＵ９から設定を行なうことで、フレームメモリを使用しなくても、ＩＩＤＣ１３９４規格に対応した画像データの転送が可能となる。
【００２８】
実施例２で示したように１パケットに含まれる画素数を決めることで、例えば、ＳＸＧＡで１５ｆｐｓの設定の場合、１パケットあたり７６８０バイト（２５６０画素ｘ３ｃｈ）となり、１台のカメラでＩＥＥＥ／ＩＩＤＣ１３９４のバスを占有してしまうが、フレームレートを７．５ｆｐｓとすれば、１パケットあたり７６８０バイト（２５６０画素ｘ３ｃｈｘ２台）となり、同一バス上で２台のカメラの同時出力が可能となる。
【００２９】
上記の実施例で、ＣＣＤ部３から読み出す画素の設定や伝送する画像データのフレーム数はＰＣ１１から設定しても良い。
以上本発明について詳細に説明したが、本発明は、ここに記載された撮像装置に限定されるものではなく、上記以外の撮像装置に広く適用することができることは言うまでもない。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施例の撮像装置を示すブロック図。
【図２】固体撮像素子の画素配列を説明するための図。
【図３】本発明の一実施例である固体撮像素子の信号読み出しを説明するための図。
【図４】本発明の一実施例を説明するためのタイミングチャート。
【図５】本発明の一実施例を説明するためのタイミングチャート。
【図６】本発明の一実施例を説明するためのタイミングチャート。
【図７】本発明の一実施例を説明するためのタイミングチャート。
【図８】本発明の一実施例のＣＣＤ駆動部８を示すブロック図。
【符号の説明】
【００３１】
１：撮像装置、２：レンズ部、３：ＣＣＤ部、４：ＣＤＳ部、５：Ａ／Ｄ変換部、６：映像信号処理部、７：Ｉ／Ｆ部、８：ＣＣＤ駆動部、９：ＣＰＵ、１０：ケーブル、１１：ＰＣ、１２：表示部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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