(57)【要約】【課題】記憶媒体をなす強誘電体容量や強誘電体容量の反転電荷量がばらついても、誤読み出しを起こさないようにした強誘電体メモリを提供する。【解決手段】プリセンスアンプ２、３の後段に、抵抗Ｒ１、Ｒ２、Ｒ３を有する参照電圧生成回路２５を設ける。そして、参照電圧生成回路２５が出力する参照電圧ＲＥＦ、ＲＥＦＸの電圧値が、プリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位が期待論理値“１”の場合のばらつき範囲とプリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位が期待論理値“０”の場合のばらつき範囲との間の電圧値となるように、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値を決定する。【選択図】図１
2007184016.tif 000002
【特許請求の範囲】
【請求項１】
相補データが記憶される第１、第２の強誘電体容量を有する第１のメモリセルと、
第３の強誘電体容量を有する第２のメモリセルと、
前記第１の強誘電体容量から読み出されたデータを先検出する第１のプリセンスアンプと、
前記第２の強誘電体容量から読み出されたデータを先検出する第２のプリセンスアンプと、
前記第３の強誘電体容量から読み出されたデータを先検出する第３のプリセンスアンプと、
前記第３のプリセンスアンプの出力電圧と第１の参照電圧との電位差を増幅して前記第３の強誘電体容量から読み出されたデータを検出する第１のセンスアンプと、
正相出力端子を前記第１のセンスアンプの正相出力端子に接続し、前記第３のプリセンスアンプの出力電圧と第２の参照電圧との電位差を増幅して前記第３の強誘電体容量から読み出されたデータを検出する第２のセンスアンプと、
前記第１、第２のプリセンスアンプの出力電圧を入力し、前記第１、第２、第３のプリセンスアンプの出力電圧が期待論理値“１”の場合に取り得るばらつき範囲と前記第１、第２、第３のプリセンスアンプの出力電圧が期待論理値“０”の場合に取り得るばらつき範囲との間の電圧値を前記第１、第２の参照電圧が取るように前記第１、第２の参照電圧を生成する参照電圧生成回路を
有することを特徴とする強誘電体メモリ。
【請求項２】
前記参照電圧生成回路は、
一端を前記第１のプリセンスアンプの出力端に接続した第１の抵抗と、
一端を前記第２のプリセンスアンプの出力端に接続した第２の抵抗と、
前記第１の抵抗の他端と前記第２の抵抗の他端との間に接続した第３の抵抗を有し、
前記第２、第３の抵抗の接続点を前記第１の参照電圧の出力端とし、
前記第１、第３の抵抗の接続点を前記第２の参照電圧の出力端としている
ことを特徴とする請求項１記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体容量を記憶媒体とする強誘電体メモリ（ＦeＲＡＭ）に関する。より詳しくは、強誘電体メモリのデータ読み出し技術に関する。
【背景技術】
【０００２】
図５は従来の強誘電体メモリの一例の一部分の回路図である。図５に示す従来の強誘電体メモリは、ビット線ＧＮＤセンス方式と呼ばれている読み出し回路を備えるものであり、図５中、１は２トランジスタ／２キャパシタ型のメモリセル、ＷＬはワード線、ＰＬはプレート線、ＢＬ、ＢＬＸはビット線、２、３はプリセンスアンプ、４は閾値発生回路、５はマイナス電圧発生回路、６はセンスアンプ、ＩＢ１はインバータである。
【０００３】
メモリセルは縦横に多数配列されているが、メモリセル１以外のメモリセルは図示を省略している。また、プリセンスアンプ２、３とセンスアンプ６で読み出し回路が構成されており、このような読み出し回路は複数あるが、図５に示す読み出し回路以外は図示を省略している。
【０００４】
また、図５に示す読み出し回路にはコラムスイッチを介して複数のビット線対が接続されているが、コラムスイッチおよびビット線ＢＬ、ＢＬＸ以外のビット線は図示を省略している。また、閾値発生回路４およびマイナス電圧発生回路５は、複数の読み出し回路で共用される。
【０００５】
本例では、メモリセル１は、記憶媒体をなす強誘電体容量Ｆ１、Ｆ２と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）からなるアクセストランジスタＮ１、Ｎ２を有している。
【０００６】
アクセストランジスタＮ１は、ゲートをワード線ＷＬに接続し、ソースをビット線ＢＬに接続し、ドレインを強誘電体容量Ｆ１の一端に接続し、強誘電体容量Ｆ１は、他端をプレート線ＰＬに接続している。アクセストランジスタＮ２は、ゲートをワード線ＷＬに接続し、ソースをビット線ＢＬＸに接続し、ドレインを強誘電体容量Ｆ２の一端に接続し、強誘電体容量Ｆ２は、他端をプレート線ＰＬに接続している。
【０００７】
書き込み回路は、図示を省略しているが、強誘電体容量Ｆ１、Ｆ２には相補データが書き込まれる。即ち、強誘電体容量Ｆ１にデータ“０”が書込まれる場合には、強誘電体容量Ｆ２にはデータ“１”が書き込まれ、強誘電体容量Ｆ１にデータ“１”が書き込まれる場合には、強誘電体容量Ｆ２にはデータ“０”が書込まれる。
【０００８】
強誘電体容量Ｆ１に対するデータ“０”の書き込みは、ワード線ＷＬの電位＝ＶＤＤ電位（例えば、３Ｖ）にしてアクセストランジスタＮ１をＯＮにし、ビット線ＢＬの電位＝ＧＮＤ電位（０Ｖ）、プレート線ＰＬの電位＝ＶＤＤ電位とし、強誘電体容量Ｆ１に正電圧を印加することにより行われる。
【０００９】
これに対して、強誘電体容量Ｆ２に対するデータ“１”の書き込みは、ワード線ＷＬの電位＝ＶＤＤ電位にしてアクセストランジスタＮ２をＯＮにし、ビット線ＢＬＸの電位＝ＶＤＤ電位、プレート線ＰＬの電位＝ＧＮＤ電位とし、強誘電体容量Ｆ２に負電圧を印加することにより行われる。
【００１０】
また、強誘電体容量Ｆ１に対するデータ“１”の書き込みは、ワード線ＷＬの電位＝ＶＤＤ電位にしてアクセストランジスタＮ１をＯＮにし、ビット線ＢＬの電位＝ＶＤＤ電位、プレート線ＰＬの電位＝ＧＮＤ電位とし、強誘電体容量Ｆ１に負電圧を印加することにより行われる。
【００１１】
これに対して、強誘電体容量Ｆ２に対するデータ“０”の書き込みは、ワード線ＷＬの電位＝ＶＤＤ電位にしてアクセストランジスタＮ２をＯＮにし、ビット線ＢＬＸの電位＝ＧＮＤ電位、プレート線ＰＬの電位＝ＶＤＤ電位とし、強誘電体容量Ｆ２に正電圧を印加することにより行われる。
【００１２】
プリセンスアンプ２は、スイッチＳ１、Ｓ３、Ｓ５と、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｐ１と、容量Ｃ１、Ｃ３と、ＮＭＯＳトランジスタＮ８と、負荷コンダクタンスＺ１を有している。容量Ｃ１、Ｃ３は強誘電体容量でも、その他の容量でも良い。
【００１３】
スイッチＳ１は、一端をビット線ＢＬに接続し、他端を接地しており、ビット線ＢＬのリセット時にはＯＮ、それ以外の時はＯＦＦとされる。スイッチＳ３は、一端を節点ＭＩＮＵＳに接続し、他端をマイナス電圧発生回路５の出力端５Ａに接続しており、節点ＭＩＮＵＳのリセット時にはＯＮ、それ以外の時はＯＦＦとされる。
【００１４】
ＰＭＯＳトランジスタＰ１は、ソースをビット線ＢＬに接続し、ゲートを閾値発生回路４の出力端４Ａに接続し、ドレインを節点ＭＩＮＵＳに接続し、バックゲートを接地している。容量Ｃ１は、一端を節点ＭＩＮＵＳに接続し、他端を接地している。容量Ｃ３は、一端を節点ＭＩＮＵＳに接続し、他端をＮＭＯＳトランジスタＮ８のゲートに接続している。
【００１５】
スイッチＳ５は、一端をＮＭＯＳトランジスタＮ８のゲートに接続し、他端を接地している。ＮＭＯＳトランジスタＮ８は、ドレインをＶＤＤ電源に接続し、ソースを負荷コンダクタンスＺ１の一端およびプリセンスアンプ２の出力端ＯＵＴに接続している。負荷コンダクタンスＺ１は、他端を接地している。
【００１６】
プリセンスアンプ３は、スイッチＳ２、Ｓ４、Ｓ６と、ＰＭＯＳトランジスタＰ２と、容量Ｃ２、Ｃ４と、ＮＭＯＳトランジスタＮ９と、負荷コンダクタンスＺ２を有している。容量Ｃ２、Ｃ４は強誘電体容量でも、その他の容量でも良い。
【００１７】
スイッチＳ２は、一端をビット線ＢＬＸに接続し、他端を接地しており、ビット線ＢＬＸのリセット時にはＯＮ、それ以外の時はＯＦＦとされる。スイッチＳ４は、一端を節点ＭＩＮＵＳＸに接続し、他端をマイナス電圧発生回路５の出力端５Ａに接続しており、節点ＭＩＮＵＳＸのリセット時にはＯＮ、それ以外の時はＯＦＦとされる。
【００１８】
ＰＭＯＳトランジスタＰ２は、ソースをビット線ＢＬＸに接続し、ゲートを閾値発生回路４の出力端４Ａに接続し、ドレインを節点ＭＩＮＵＳＸに接続している。容量Ｃ２は、一端を節点ＭＩＮＵＳＸに接続し、他端を接地している。容量Ｃ４は、一端を節点ＭＩＮＵＳＸに接続し、他端をＮＭＯＳトランジスタＮ９のゲートに接続している。
【００１９】
スイッチＳ６は、一端をＮＭＯＳトランジスタＮ９のゲートに接続し、他端を接地している。ＮＭＯＳトランジスタＮ９は、ドレインをＶＤＤ電源に接続し、ソースを負荷コンダクタンスＺ２の一端およびプリセンスアンプ３の出力端ＯＵＴＸに接続している。負荷コンダクタンスＺ２は、他端を接地している。
【００２０】
閾値発生回路４は、ビット線ＢＬ、ＢＬＸがＧＮＤ電位の時、即ち、ＰＭＯＳトランジスタＰ１、Ｐ２のソースがＧＮＤ電位の時のＰＭＯＳトランジスタの閾値ＶＴＨＰに等しい電位を発生するものであり、閾値発生回路４が出力する電位ＶＴＨＰは、ＧＮＤ電位よりも低い電位である。マイナス電圧発生回路５は負電位ＶＭＩＮＵＳ（例えば、−３Ｖ）を発生するものである。
【００２１】
２０はセンスアンプ６のラッチ動作を制御するラッチ起動信号ＳＡＰＯＷＥＲが与えられる節点であり、インバータＩＢ１はラッチ起動信号ＳＡＰＯＷＥＲを反転するものである。
【００２２】
センスアンプ６は、ラッチ型センスアンプであり、ＰＭＯＳトランジスタＰ３〜Ｐ７とＮＭＯＳトランジスタＮ３〜Ｎ７を有している。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４は、ドレイン同士を接続すると共に、ゲート同士を接続し、インバータＩＢ２を構成している。ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５は、ドレイン同士を接続すると共に、ゲート同士を接続し、インバータＩＢ３を構成している。
【００２３】
インバータＩＢ２は、入力端を節点ＳＡＯＵＴＸに接続し、出力端を節点ＳＡＯＵＴに接続している。インバータＩＢ３は、入力端を節点ＳＡＯＵＴに接続し、出力端を節点ＳＡＯＵＴＸに接続している。
【００２４】
ＰＭＯＳトランジスタＰ３は、ソースをＶＤＤ電源に接続し、ドレインをＰＭＯＳトランジスタＰ４、Ｐ５のソースに接続し、ゲートをインバータＩＢ１の出力端に接続することにより、インバータＩＢ２、ＩＢ３とＶＤＤ電源との接続を図る電源スイッチをなしている。
【００２５】
ＮＭＯＳトランジスタＮ３は、ドレインをＮＭＯＳトランジスタＮ４、Ｎ５のソースに接続し、ソースを接地し、ゲートを節点２０に接続することにより、インバータＩＢ２、ＩＢ３とＧＮＤ電源との接続を図る電源スイッチをなしている。
【００２６】
ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ６は、トランスファゲートＴＧ１を構成しており、トランスファゲートＴＧ１は、入力端をプリセンスアンプ２の出力端ＯＵＴに接続し、出力端を節点ＳＡＯＵＴに接続している。なお、ＰＭＯＳトランジスタＰ６のゲートは節点２０に接続され、ＮＭＯＳトランジスタＮ６のゲートはインバータＩＢ１の出力端に接続されている。
【００２７】
ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７は、トランスファゲートＴＧ２を構成しており、トランスファゲートＴＧ２は、入力端をプリセンスアンプ３の出力端ＯＵＴＸに接続し、出力端を節点ＳＡＯＵＴＸに接続している。なお、ＰＭＯＳトランジスタＰ７のゲートは節点２０に接続され、ＮＭＯＳトランジスタＮ７のゲートはインバータＩＢ１の出力端に接続されている。
【００２８】
図６は図５に示す従来の強誘電体メモリのデータ読み出し時の動作例を示す波形図であり、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬ、ＢＬＸ、節点ＭＩＮＵＳ、ＭＩＮＵＳＸ、プリセンスアンプ２、３の出力端ＯＵＴ、ＯＵＴＸ、ラッチ起動信号ＳＡＰＯＷＥＲおよび節点ＳＡＯＵＴ、ＳＡＯＵＴＸの電位波形を示しているが、強誘電体容量Ｆ１にはデータ“１”、強誘電体容量Ｆ２にはデータ“０”が書き込まれており、これを読み出す場合を例としている。
【００２９】
図５に示す従来の強誘電体メモリでは、メモリセル１からデータを読み出す場合、プリセンスアンプ２、３内のスイッチＳ１、Ｓ２は、時刻ＴＲＥＳまではＯＮを維持し、図６（Ｃ）に示すようにビット線ＢＬ、ＢＬＸをＧＮＤ電位に固定しているが、時刻ＴＲＥＳ以降はＯＦＦとなり、ビット線ＢＬ、ＢＬＸを開放する。
【００３０】
また、閾値発生回路４は、ビット線ＢＬ、ＢＬＸがＧＮＤ電位、即ち、ＰＭＯＳトランジスタＰ１、Ｐ２のソースがＧＮＤ電位の時のＰＭＯＳトランジスタの閾値ＶＴＨＰに等しい電位を発生し、これをＰＭＯＳトランジスタＰ１、Ｐ２のゲートに供給する。
【００３１】
また、プリセンスアンプ２、３内のスイッチＳ３、Ｓ４は、時刻ＴＲＥＳまではＯＮを維持し、節点ＭＩＮＵＳ、ＭＩＮＵＳＸをマイナス電圧発生回路５が出力する負電位ＶＭＩＮＵＳに下げているが、時刻ＴＲＥＳ以降はＯＦＦとなり、節点ＭＩＮＵＳ、ＭＩＮＵＳＸを開放する。なお、時刻ＴＲＥＳから時刻ＴＷＬＰＬまでは、節点ＭＩＮＵＳ、ＭＩＮＵＳＸの電位は、容量Ｃ１、Ｃ２によって負電位ＶＭＩＮＵＳに保たれる。
【００３２】
また、プリセンスアンプ２、３内のスイッチＳ５、Ｓ６は、時刻ＴＲＥＳまではＯＮを維持し、ＮＭＯＳトランジスタＮ８、Ｎ９のゲートをＧＮＤ電位に固定し、節点ＯＵＴ、ＯＵＴＸをＧＮＤ電位に固定しているが、時刻ＴＲＥＳ以降はＯＦＦとなり、ＮＭＯＳトランジスタＮ８、Ｎ９のゲートを開放し、節点ＯＵＴ、ＯＵＴＸを開放する。
【００３３】
時刻ＴＷＬＰＬになると、図６（Ａ）、(Ｂ)に示すようにワード線ＷＬとプレート線ＰＬの電位がＶＤＤ電位に立ち上げられ、アクセストランジスタＮ１、Ｎ２がＯＮとなり、強誘電体容量Ｆ１、Ｆ２に正電圧が印加される。ここに、データ“１”を記憶していた強誘電体容量Ｆ１に印加される電圧は、書き込み時と反対極性であることから、強誘電体容量Ｆ１に分極反転が起こり、強誘電体容量Ｆ１から比較的大きな反転電荷がビット線ＢＬに流れ込むことになる。
【００３４】
この時、ビット線ＢＬの電位は、強誘電体容量Ｆ１から流れ込む反転電荷により上昇しようとするが、ＰＭＯＳトランジスタＰ１のゲートに閾値ＶＴＨＰが印加されているため、図６（Ｃ）に示すようにビット線ＢＬの電位が僅かに上がると、ＰＭＯＳトランジスタＰ１がＯＮし、ビット線ＢＬからＰＭＯＳトランジスタＰ１のソースおよびドレインを介して節点ＭＩＮＵＳに反転電荷に等しい電荷が流れる。
【００３５】
この結果、ビット線ＢＬは、ＧＮＤ電位の近傍に保たれると共に、容量Ｃ１によりマイナス電位ＶＭＩＮＵＳに保持されていた節点ＭＩＮＵＳの電位は、図６(Ｄ)に一点鎖線で示すように大きく上昇する。
【００３６】
これに対して、データ“０”を記憶していた強誘電体容量Ｆ２に印加される電圧は、書き込み時と同極性であることから、強誘電体容量Ｆ２では分極反転は起こらず、強誘電体容量Ｆ２から比較的小さな電荷がビット線ＢＬＸに流れ込むことになる。
【００３７】
この時、ビット線ＢＬＸの電位は、強誘電体容量Ｆ２から流れ込む電荷により上昇しようとするが、ＰＭＯＳトランジスタＰ２のゲートに閾値ＶＴＨＰが印加されているため、図６（Ｃ）に示すようにビット線ＢＬＸの電位が僅かに上がると、ＰＭＯＳトランジスタＰ２がＯＮし、ビット線ＢＬＸからＰＭＯＳトランジスタＰ２のソースおよびドレインを介して節点ＭＩＮＵＳＸに電荷が流れる。
【００３８】
この結果、ビット線ＢＬＸは、ＧＮＤ電位の近傍に保たれると共に、容量Ｃ２によりマイナス電位ＶＭＩＮＵＳに保持されていた節点ＭＩＮＵＳＸの電位は、図６(Ｄ)に二点鎖線で示すように上昇するが、節点ＭＩＮＵＳの電位の上昇よりは小さい。
【００３９】
時刻ＴＲＥＳ以降は、スイッチＳ５、Ｓ６はＯＦＦとなり、節点ＯＵＴ、ＯＵＴＸは開放されるが、容量Ｃ３、Ｃ４は、それぞれその両端の電位差を保つので、節点ＭＩＮＵＳ、ＭＩＮＵＳＸの電位変化に応じて節点ＯＵＴ、ＯＵＴＸの電位も動くことになる。
【００４０】
したがって、時刻ＴＲＥＳ以降は、図６（Ｄ）に示すように節点ＭＩＮＵＳ、ＭＩＮＵＳＸの電位が上昇すると、節点ＯＵＴ、ＯＵＴＸの電位は、図６（Ｅ）に示すように、節点ＭＩＮＵＳ、ＭＩＮＵＳＸの波形と同じ波形で、電位が｜ＶＭＩＮＵＳ｜−ＶＴＨＮ（ＮＭＯＳトランジスタＮ８、Ｎ９の閾値）だけ上側（正電位側）にずれたＧＮＤ電位を基準とした正電位の波形となる。
【００４１】
また、時刻ＴＬＡＴＣＨ前においては、ラッチ起動信号ＳＡＰＯＷＥＲは、図６（Ｆ）に示すようにＧＮＤ電位となっており、センスアンプ６においては、トランスファゲートＴＧ１、ＴＧ２はＯＮ、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３はＯＦＦとなっており、インバータＩＢ２、ＩＢ３は、ＶＤＤ電源およびＧＮＤ電源が供給されず、非活性となっている。
【００４２】
この結果、時刻ＴＷＰＬ後、時刻ＴＬＡＴＣＨ前においては、節点ＳＡＯＵＴ、ＳＡＯＵＴＸの電位は、図６（Ｇ）に示すように節点ＯＵＴ、ＯＵＴＸの電位に連動して上昇することになる。
【００４３】
時刻ＴＬＡＴＣＨ以降は、ラッチ起動信号ＳＡＰＯＷＥＲは、図６（Ｆ）に示すようにＶＤＤ電位となる。この結果、トランスファゲートＴＧ１、ＴＧ２はＯＦＦ、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３はＯＮとなり、インバータＩＢ２、ＩＢ３は、ＶＤＤ電源およびＧＮＤ電源を供給され、活性状態となる。
【００４４】
この結果、センスアンプ６は、節点ＳＡＯＵＴ、ＳＡＯＵＴＸの電位差を増幅し、節点ＳＡＯＵＴの電位＝ＶＤＤ電位、節点ＳＡＯＵＴＸの電位＝ＧＮＤ電位とし、メモリセル１の強誘電体容量Ｆ１、Ｆ２から読み出したデータ“１”、“０”をラッチする。
【００４５】
本例では、強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”が書き込まれていた場合について説明したが、強誘電体容量Ｆ１にデータ“０”、強誘電体容量Ｆ２にデータ“１”が書き込まれていた場合についても、回路は対称的であることから、位相が反転するだけで同様の動作を行うことになる。
【００４６】
図７は従来の強誘電体メモリの他の例の一部分の回路図である。図７に示す従来の強誘電体メモリは、ツインセンス方式またはデュアルセンス方式と呼ばれている読み出し回路を備えるものである。なお、図５に示す従来の強誘電体メモリと同一要素には同一符号を付している。但し、図５に示すＢＬはＢＬ０、ＢＬＸはＢＬ０Ｘ、ＯＵＴはＯＵＴ０、ＯＵＴＸはＯＵＴ０Ｘ、ＳＡＯＵＴはＳＡＯＵＴ０、ＳＡＯＵＴＸはＳＡＯＵＴ０Ｘとしている。
【００４７】
図７中、１は２トランジスタ／２キャパシタ型のメモリセル、１４、１５は１トランジスタ／１キャパシタ型のメモリセル、ＷＬはワード線、ＰＬはプレート線、ＢＬ０、ＢＬ０Ｘ、ＢＬ１、ＢＬ２はビット線、２、３、１２、１３はプリセンスアンプ、６〜１１はセンスアンプである。
【００４８】
メモリセル１は、記憶媒体をなす強誘電体容量Ｆ１、Ｆ２と、ＮＭＯＳトランジスタからなるアクセストランジスタＮ１、Ｎ２を有しており、図５に示すメモリセル１と同様に構成されている。
【００４９】
即ち、アクセストランジスタＮ１は、ゲートをワード線ＷＬに接続し、ソースをビット線ＢＬ０に接続し、ドレインを強誘電体容量Ｆ１の一端に接続し、強誘電体容量Ｆ１は、他端をプレート線ＰＬに接続している。アクセストランジスタＮ２は、ゲートをワード線ＷＬに接続し、ソースをビット線ＢＬ０Ｘに接続し、ドレインを強誘電体容量Ｆ２の一端に接続し、強誘電体容量Ｆ２は、他端をプレート線ＰＬに接続している。
【００５０】
メモリセル１４は、記憶媒体をなす強誘電体容量Ｆ３と、ＮＭＯＳトランジスタからなるアクセストランジスタＮ１２を有している。アクセストランジスタＮ１２は、ゲートをワード線ＷＬに接続し、ソースをビット線ＢＬ１に接続し、ドレインを強誘電体容量Ｆ３の一端に接続し、強誘電体容量Ｆ３は、他端をプレート線ＰＬに接続している。
【００５１】
メモリセル１５は、記憶媒体をなす強誘電体容量Ｆ４と、ＮＭＯＳトランジスタからなるアクセストランジスタＮ１３を有している。アクセストランジスタＮ１３は、ゲートをワード線ＷＬに接続し、ソースをビット線ＢＬ２に接続し、ドレインを強誘電体容量Ｆ４の一端に接続し、強誘電体容量Ｆ４は、他端をプレート線ＰＬに接続している。
【００５２】
プリセンスアンプ２、３、１２、１３は、図５に示すプリセンスアンプ２と同様に構成されている。プリセンスアンプ２は、ビット線ＢＬ０に対応して設けられており、プリセンスアンプ２の出力電圧は、センスアンプ６、７に与えられると共に、センスアンプ９、１１に対して参照電圧ＲＥＦとして供給される。
【００５３】
プリセンスアンプ３は、ビット線ＢＬ０Ｘに対応して設けられており、プリセンスアンプ３の出力電圧は、センスアンプ６、７に与えられると共に、センスアンプ８、１０に対して参照電圧ＲＥＦＸとして供給される。
【００５４】
プリセンスアンプ１２は、ビット線ＢＬ１に対応して設けられており、プリセンスアンプ１３は、ビット線ＢＬ２に対応して設けられている。なお、ＯＵＴ１は、図５に示すプリセンスアンプ２の出力端ＯＵＴに対応するプリセンスアンプ１２の出力端、ＯＵＴ２は、図５に示すプリセンスアンプ２の出力端ＯＵＴに対応するプリセンスアンプ１３の出力端である。
【００５５】
センスアンプ６〜１１は同一構成のセンスアンプである。センスアンプ６、７は、プリセンスアンプ２、３の出力電圧の電位差を増幅することにより、ビット線ＢＬ０、ＢＬ０Ｘに読み出されたデータを検出するものである。
【００５６】
センスアンプ８は、プリセンスアンプ１２の出力電圧と参照電圧ＲＥＦＸとの電位差を増幅することにより、ビット線ＢＬ１に読み出されたデータを検出するものである。センスアンプ９は、プリセンスアンプ１２の出力電圧と参照電圧ＲＥＦとの電位差を増幅することにより、ビット線ＢＬ１に読み出されたデータを検出するものである。
【００５７】
センスアンプ１０は、プリセンスアンプ１３の出力電圧と参照電圧ＲＥＦＸとの電位差を増幅することにより、ビット線ＢＬ２に読み出されたデータを検出するものである。センスアンプ１１は、プリセンスアンプ１３の出力電圧と参照電圧ＲＥＦとの電位差を増幅することにより、ビット線ＢＬ２に読み出されたデータを検出するものである。
【００５８】
センスアンプ６は図５に示すセンスアンプ６と同一構成のセンスアンプであり、センスアンプ６において、６ＡはトランスファゲートＴＧ１に接続されている正相入力端、６ＡＸはトランスファゲートＴＧ２に接続されている逆相入力端、６ＢはインバータＩＢ２の出力端が接続されている正相出力端、６ＢＸはインバータＩＢ３の出力端が接続されている逆相出力端である。
【００５９】
センスアンプ７〜１１において、７Ａ〜１１Ａはセンスアンプ６の正相入力端６Ａに対応する正相入力端、７ＡＸ〜１１ＡＸはセンスアンプ６の逆相入力端６ＡＸに対応する逆相入力端、７Ｂ〜１１Ｂはセンスアンプ６の正相出力端６Ｂに対応する正相出力端、７ＢＸ〜１１ＢＸはセンスアンプ６の逆相出力端６ＢＸに対応する逆相出力端である。
【００６０】
本例では、センスアンプ６は、正相入力端６Ａをプリセンスアンプ２の出力端ＯＵＴ０に接続し、逆相入力端６ＡＸをプリセンスアンプ３の出力端ＯＵＴ０Ｘに接続し、正相出力端６Ｂを節点ＳＡＯＵＴ０に接続し、逆相出力端６ＢＸを節点ＳＡＯＵＴ０Ｘに接続している。
【００６１】
センスアンプ７は、正相入力端７Ａをプリセンスアンプ２の出力端ＯＵＴ０に接続し、逆相入力端７ＡＸをプリセンスアンプ３の出力端ＯＵＴ０Ｘに接続し、正相出力端７Ｂを節点ＳＡＯＵＴ０に接続し、逆相出力端７ＢＸを節点ＳＡＯＵＴ０Ｘに接続している。即ち、センスアンプ６とセンスアンプ７とは左右対称とされている。
【００６２】
センスアンプ８は、正相入力端８Ａをプリセンスアンプ１２の出力端ＯＵＴ１に接続し、逆相入力端８ＡＸをプリセンスアンプ３の出力端ＯＵＴ０Ｘに接続し、正相出力端８Ｂを節点ＳＡＯＵＴ１に接続し、逆相出力端８ＢＸを節点ＳＡＯＵＴ１Ｘに接続している。
【００６３】
センスアンプ９は、正相入力端９Ａをプリセンスアンプ１２の出力端ＯＵＴ１に接続し、逆相入力端９ＡＸをプリセンスアンプ２の出力端ＯＵＴ０に接続し、正相出力端９Ｂを節点ＳＡＯＵＴ１に接続し、逆相出力端９ＢＸを節点ＮＯＤＥ１に接続し、節点ＮＯＤＥ１は開放とされている。
【００６４】
センスアンプ１０は、正相入力端１０Ａをプリセンスアンプ１３の出力端ＯＵＴ２に接続し、逆相入力端１０ＡＸをプリセンスアンプ３の出力端ＯＵＴ０Ｘに接続し、正相出力端１０Ｂを節点ＳＡＯＵＴ２に接続し、逆相出力端１０ＢＸを節点ＳＡＯＵＴ２Ｘに接続している。
【００６５】
センスアンプ１１は、正相入力端１１Ａをプリセンスアンプ１３の出力端ＯＵＴ２に接続し、逆相入力端１１ＡＸをプリセンスアンプ２の出力端ＯＵＴ０に接続し、正相出力端１１Ｂを節点ＳＡＯＵＴ２に接続し、逆相出力端１１ＢＸを節点ＮＯＤＥ２に接続し、節点ＮＯＤＥ２は開放とされている。
【００６６】
即ち、本例では、プリセンスアンプ２、３とセンスアンプ６、７とで、メモリセル１等、ビット線ＢＬ０、ＢＬ０Ｘに接続されているメモリセルに対する読み出し回路が構成されている。また、プリセンスアンプ１２とセンスアンプ８、９とで、メモリセル１４等、ビット線ＢＬ１に接続されているメモリセルに対する読み出し回路が構成されている。また、プリセンスアンプ１３とセンスアンプ１０、１１とで、メモリセル１５等、ビット線ＢＬ２に接続されているメモリセルに対する読み出し回路が構成されている。
【００６７】
なお、メモリセル１等、２トランジスタ／２キャパシタ型のメモリセルは、縦方向に多数配列されているが、メモリセル１以外の２トランジスタ／２キャパシタ型のメモリセルは図示を省略している。また、メモリセル１４、１５等、１トランジスタ／１キャパシタ型のメモリセルは、縦横に多数配列されているが、メモリセル１４、１５以外の１トランジスタ／１キャパシタ型のメモリセルは図示を省略している。
【００６８】
また、１トランジスタ／１キャパシタ型のメモリセルに対応して設けられているビット線、プリセンスアンプおよびセンスアンプについては、ビット線ＢＬ１、ＢＬ２とプリセンスアンプ１２、１３とセンスアンプ８〜１１のみを図示し、その他のビット線、プリセンスアンプおよびセンスアンプは図示を省略している。
【００６９】
また、閾値発生回路およびマイナス電圧発生回路として、図５に示す閾値発生回路４およびマイナス電圧発生回路５が設けられており、閾値発生回路４が出力する閾値ＶＴＨＰおよびマイナス電圧発生回路５が出力するマイナス電圧ＶＭＩＮＵＳは、プリセンスアンプ２、３、１２、１３等のプリセンスアンプに供給されるように構成されているが、閾値発生回路５およびマイナス電圧発生回路６は図示を省略している。
【００７０】
また、本例でも、図５に示す従来の強誘電体メモリの場合と同様に、ラッチ起動信号ＳＡＰＯＷＥＲと、ラッチ起動信号ＳＡＰＯＷＥＲを反転するインバータＩＢ１を必要とし、ラッチ起動信号ＳＡＰＯＷＥＲおよびインバータＩＢ１の出力はセンスアンプ６〜１１に供給されるが、ラッチ起動信号ＳＡＰＯＷＥＲおよびインバータＩＢ１は図示を省略している。
【００７１】
図８は図７に示す従来の強誘電体メモリのデータ読み出し時の動作例を示す波形図であり、ワード線ＷＬ、プレート線ＰＬ、ラッチ起動信号ＳＡＰＯＷＥＲ、ビット線ＢＬ０、ＢＬ０Ｘ、節点ＭＩＮＵＳ０、ＭＩＮＵＳ０Ｘ、ＭＩＮＵＳ１、ＭＩＮＵＳ２、プリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２、節点ＳＡＯＵＴ０、ＳＡＯＵＴ０Ｘ、ＳＡＯＵＴ１、ＳＡＯＵＴ１Ｘ、ＳＡＯＵＴ２、ＳＡＯＵＴ２Ｘの電位波形を示しており、強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”、強誘電体容量Ｆ３にデータ“０”、強誘電体容量Ｆ４にデータ“１”が書き込まれており、これらを読み出す場合を例としている。
【００７２】
なお、節点ＭＩＮＵＳ０、ＭＩＮＵＳ０Ｘ、ＭＩＮＵＳ１、ＭＩＮＵＳ２は図７には図示していないが、節点ＭＩＮＵＳ０は、図５に示す節点ＭＩＮＵＳに相当する図７に示すプリセンスアンプ２内の節点、節点ＭＩＮＵＳ０Ｘは、図５に示す節点ＭＩＮＵＳＸに相当するプリセンスアンプ３内の節点、節点ＭＩＮＵＳ１は、図５に示す節点ＭＩＮＵＳに相当するプリセンスアンプ１２内の節点であり、節点ＭＩＮＵＳ２は、図５に示す節点ＭＩＮＵＳに相当するプリセンスアンプ１３内の節点である。
【００７３】
本例では、強誘電体容量Ｆ１にはデータ“１”、強誘電体容量Ｆ２にはデータ“０”が書き込まれているので、メモリセル１からデータを読み出すと、図５に示す従来の強誘電体メモリの場合と同様に、図８（Ｅ）に示すように、節点ＭＩＮＵＳ０には相対的に高電圧の波形が現れ、節点ＭＩＮＵＳ０Ｘには相対的に低電圧の波形が現れる。この結果、図８（Ｈ）に示すように、プリセンスアンプ２の出力端ＯＵＴ０には相対的に高電圧の波形が現れ、プリセンスアンプ３の出力端ＯＵＴ０Ｘには相対的に低電圧の波形が現れる。
【００７４】
したがって、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がると、センスアンプ６、７は、節点ＳＡＯＵＴ０、ＳＡＯＵＴ０Ｘの電位差を増幅し、節点ＳＡＯＵＴ０の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ０Ｘの電位＝ＧＮＤ電位とし、メモリセル１から読み出したデータをラッチする。なお、センスアンプ７は、無くとも良いが、センスアンプ８、９およびセンスアンプ１０、１１等のツインセンスアンプとレイアウトを同等にして負荷容量を同等にするために設けられている。
【００７５】
また、メモリセル１４の強誘電体容量Ｆ３にはデータ“０”が書き込まれているので、メモリセル１４からデータを読み出すと、節点ＭＩＮＵＳ１には、節点ＭＩＮＵＳ０Ｘとほぼ同じ低い電圧の波形が生じ、プリセンスアンプ１２の出力端ＯＵＴ１には、プリセンスアンプ３の出力端ＯＵＴ０Ｘとほぼ同じ低い電圧の波形が生じる。
【００７６】
したがって、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がると、センスアンプ８、９は、プリセンスアンプ１２の出力端ＯＵＴ１の電位と参照電圧ＲＥＦ、ＲＥＦＸ（プリセンスアンプ２、３の出力端ＯＵＴ０、ＯＵＴ０Ｘの電位）を比較し、後述するツインセンス方式の原理によって、節点ＳＡＯＵＴ１の電位＝ＧＮＤ電位、節点ＳＡＯＵＴ１Ｘの電位＝ＶＤＤ電位とし、メモリセル１４の強誘電体容量Ｆ３から読み出したデータ“０”をラッチする。
【００７７】
また、メモリセル１５の強誘電体容量Ｆ４にはデータ“１”が書き込まれているので、メモリセル１５からデータを読み出すと、節点ＭＩＮＵＳ２には、節点ＭＩＮＵＳ０とほぼ同じ高い電圧の波形が生じ、プリセンスアンプ１３の出力端ＯＵＴ２には、プリセンスアンプ２の出力端ＯＵＴ０とほぼ同じ高い電圧の波形が生じる。
【００７８】
したがって、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がると、センスアンプ１０、１１は、プリセンスアンプ１３の出力端ＯＵＴ２の電位と参照電圧ＲＥＦ、ＲＥＦＸ（プリセンスアンプ２、３の出力端ＯＵＴ０、ＯＵＴ０Ｘの電位）を比較し、後述するツインセンス方式の原理によって、節点ＳＡＯＵＴ２の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ２Ｘの電位＝ＧＮＤ電位とし、メモリセル１５の強誘電体容量Ｆ４から読み出したデータ“１”をラッチする。
【００７９】
図９は強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”、強誘電体容量Ｆ３にデータ“０”が書き込まれている場合におけるセンスアンプ８、９のツインセンス動作を説明するための波形図である。図９（Ａ）はラッチ起動信号ＳＡＰＯＷＥＲの電位変化を示している。図９（Ｂ）はセンスアンプ８の動作を示し、節点ＳＡＯＵＴ１、ＳＡＯＵＴ１Ｘの電位変化を示している。図９（Ｃ）はセンスアンプ９の動作を示し、節点ＳＡＯＵＴ１、ＮＯＤＥ１の電位変化を示している。
【００８０】
本例では、強誘電体容量Ｆ１にはデータ“１”、強誘電体容量Ｆ２にはデータ“０”、強誘電体容量Ｆ３にはデータ“０”が書き込まれているので、時刻ＴＬＡＴＣＨの直前では、プリセンスアンプ２の出力端ＯＵＴ０の電位（参照電圧ＲＥＦ）は相対的に高電位、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位（参照電圧ＲＥＦＸ）は相対的に低電位、プリセンスアンプ１２の出力端ＯＵＴ１の電位は相対的に低電位となる。
【００８１】
ここで、センスアンプ９においては、時刻ＴＬＡＴＣＨの直前まで、節点ＳＡＯＵＴ１の電位＝プリセンスアンプ１２の出力端ＯＵＴ１の電位、節点ＮＯＤＥ１の電位＝プリセンスアンプ２の出力端ＯＵＴ０の電位＝参照電圧ＲＥＦであるから、時刻ＴＬＡＴＣＨの直前では、節点ＳＡＯＵＴ１の電位は相対的に低電位、節点ＮＯＤＥ１の電位は相対的に高電位となる。
【００８２】
即ち、（節点ＮＯＤＥ１の電位−節点ＳＡＯＵＴ１の電位）＝ΔＶｂは正となり、節点ＮＯＤＥ１、ＳＡＯＵＴ１間には、節点ＮＯＤＥ１の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ１の電位＝ＧＮＤ電位となるような方向の電圧（メモリセル１４の強誘電体容量Ｆ３から読み出したデータ“０”をラッチする方向の電圧）がかかる。
【００８３】
この結果、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がると、センスアンプ９は、節点ＮＯＤＥ１、ＳＡＯＵＴ１間の電位差ΔＶｂを増幅し、節点ＮＯＤＥ１の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ１の電位＝ＧＮＤ電位とし、メモリセル１４の強誘電体容量Ｆ３から読み出したデータ“０”をラッチする。
【００８４】
他方、センスアンプ８においては、時刻ＴＬＡＴＣＨの直前まで、節点ＳＡＯＵＴ１の電位＝プリセンスアンプ１２の出力端ＯＵＴ１の電位、節点ＳＡＯＵＴ１Ｘの電位＝プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位＝参照電圧ＲＥＦＸであるから、（節点ＳＡＯＵＴ１の電位−節点ＳＡＯＵＴ１Ｘの電位）＝ΔＶａは、ほぼゼロとなる。
【００８５】
したがって、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がっても、節点ＳＡＯＵＴ１、ＳＡＯＵＴ１Ｘ間には電位差がないため、センスアンプ８はメタステーブル状態となり、すぐには動かない。
【００８６】
しかしながら、節点ＳＡＯＵＴ１はセンスアンプ８、９で共有接続されているので、センスアンプ９によって節点ＳＡＯＵＴ１の電位がやがて立ち下がり、ＧＮＤ電位となることにより、センスアンプ８は、メタステーブル状態から脱却して、節点ＳＡＯＵＴ１Ｘの電位＝ＶＤＤ電位とし、メモリセル１４の強誘電体容量Ｆ３から読み出したデータ“０”をラッチする。
【００８７】
図１０は強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”、強誘電体容量Ｆ４にデータ“１”が書き込まれている場合におけるセンスアンプ１０、１１のツインセンス動作を説明するための波形図である。図１０（Ａ）はラッチ起動信号ＳＡＰＯＷＥＲの電位変化を示している。図１０（Ｂ）はセンスアンプ１０の動作を示し、節点ＳＡＯＵＴ２、ＳＡＯＵＴ２Ｘの電位変化を示している。図１０（Ｃ）はセンスアンプ１１の動作を示し、節点ＳＡＯＵＴ２、ＮＯＤＥ２の電位変化を示している。
【００８８】
本例では、強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”、強誘電体容量Ｆ４にデータ“１”が書き込まれているので、時刻ＴＬＡＴＣＨの直前では、プリセンスアンプ２の出力端ＯＵＴ０の電位（参照電圧ＲＥＦ）は相対的に高電位、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位（参照電圧ＲＥＦＸ）は相対的に低電位、プリセンスアンプ１３の出力端ＯＵＴ２の電位は相対的に高電位となる。
【００８９】
ここで、センスアンプ１０においては、時刻ＴＬＡＴＣＨの直前まで、節点ＳＡＯＵＴ２の電位＝プリセンスアンプ１３の出力端ＯＵＴ２の電位、節点ＳＡＯＵＴ２Ｘの電位＝プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位（参照電圧ＲＥＦＸ）であるから、時刻ＴＬＡＴＣＨの直前では、節点ＳＡＯＵＴ２は相対的に高電位、節点ＳＡＯＵＴ２Ｘは相対的に低電位となる。
【００９０】
即ち、（節点ＳＡＯＵＴ２の電位−節点ＳＡＯＵＴ２Ｘの電位）＝ΔＶｃは正となり、節点ＳＡＯＵＴ２、ＳＡＯＵＴ２Ｘ間には、節点ＳＡＯＵＴ２の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ２Ｘの電位＝ＧＮＤ電位となるような方向の電圧（メモリセル１５の強誘電体容量Ｆ４から読み出したデータ“１”をラッチする方向の電圧）がかかる。
【００９１】
この結果、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がると、センスアンプ１０は、節点ＳＡＯＵＴ２、ＳＡＯＵＴ２Ｘ間の電位差ΔＶｃを増幅し、節点ＳＡＯＵＴ２の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ２Ｘの電位＝ＧＮＤ電位とし、メモリセル１５の強誘電体容量Ｆ４から読み出したデータ“１”をラッチする。
【００９２】
他方、センスアンプ１１においては、時刻ＴＬＡＴＣＨの直前まで、節点ＳＡＯＵＴ２の電位＝プリセンスアンプ１３の出力端ＯＵＴ２の電位、節点ＮＯＤＥ２の電位＝プリセンスアンプ２の出力端ＯＵＴ０の電位（参照電圧ＲＥＦ）であるから、（節点ＳＡＯＵＴ２の電位−節点ＮＯＤＥ２の電位）＝ΔＶｄは、ほぼゼロとなる。
【００９３】
したがって、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がっても、節点ＳＡＯＵＴ２、ＮＯＤＥ２間には電位差がないため、センスアンプ１１はメタステーブル状態となり、すぐには動かない。
【００９４】
しかしながら、節点ＳＡＯＵＴ２はセンスアンプ１０、１１で共有接続されているので、センスアンプ１０によって節点ＳＡＯＵＴ２の電位がやがて立ち上がり、ＶＤＤ電位となることにより、センスアンプ１１は、メタステーブル状態から脱却して、節点ＮＯＤＥ２の電位＝ＧＮＤ電位とし、メモリセル１５の強誘電体容量Ｆ４から読み出したデータ“１”をラッチする。
【００９５】
本例では、強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”が書き込まれていて、プリセンスアンプ２の出力端ＯＵＴ０の電位（参照電圧ＲＥＦ）は相対的に高電位となり、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位（参照電圧ＲＥＦＸ）は相対的に低電位になる場合を示したが、逆の場合でも同様のことが言える。
【００９６】
以上のように、ツインセンス方式の読み出し回路においては、ＶＤＤ電位とＧＮＤ電位の中間電位の参照電圧を使用することなく、相対的に高電位と相対的に低電位またはその逆の参照電圧ＲＥＦ、ＲＥＦＸを使用することにより、メモリセルの強誘電体容量から読み出したデータをラッチするようにしている。
【００９７】
なお、特許文献１、特許文献２および非特許文献１には強誘電体メモリの従来のデータ読み出し方法が開示されている。
【特許文献１】特開２００２−１３３８５７号公報
【特許文献２】特開２００２−１５７８７６号公報
【非特許文献１】Ｓ．Ｋａｗａｓｈｉｍａ，ｅｔ．ａｌ．，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３７，ＮＯ．５，ＭＡＹ  ２００２，ｐ５９２−５９８
【発明の開示】
【発明が解決しようとする課題】
【００９８】
図１１は図７に示す従来の強誘電体メモリにおけるプリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位のばらつき範囲を示す波形図であり、斜線部２１は、出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の期待論理値が“１”の場合の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位のばらつき範囲を示し、斜線部２２は、出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の期待論理値が“０”の場合の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位のばらつき範囲を示している。
【００９９】
一般に、強誘電体メモリにおいては、強誘電体容量と強誘電体容量の反転電荷量はばらつきが大きいため、図７に示す従来の強誘電体メモリの場合には、時刻ＴＷＬＰＬ後、時刻ＴＬＡＴＣＨ前におけるプリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位は、図１１に斜線部２１、２２で示すように、期待論理値が“１”の場合であっても、“０”の場合であっても、共に大きくばらつく。
【０１００】
図１２は強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”、強誘電体容量Ｆ３にデータ“０”が書き込まれている場合におけるセンスアンプ８、９に対するプリセンスアンプ２、３、１２の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１の電位のばらつきがワーストの場合のセンスアンプ８、９のツインセンス動作を説明するための波形図である。
【０１０１】
本例では、時刻ＴＷＬＰＬ後、時刻ＴＬＡＴＣＨ前においては、プリセンスアンプ２の出力端ＯＵＴ０の電位（参照電圧ＲＥＦ）は相対的に高電位、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位（参照電圧ＲＥＦＸ）は相対的に低電位、プリセンスアンプ１２の出力端ＯＵＴ１は相対的に低電位となる。
【０１０２】
この場合、ばらつきのワーストは、プリセンスアンプ１２の出力端ＯＵＴ１の電位が期待論理値“０”の場合のばらつき範囲の最大値（斜線部２２の上端の電位）、プリセンスアンプ２の出力端ＯＵＴ０の電位（参照電圧ＲＥＦ）が期待論理値“１”の場合のばらつき範囲の最小値（斜線部２１の下端の電位）、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位（参照電圧ＲＥＦＸ）が期待論理値“０”の場合のばらつき範囲の最小値（斜線部２２の下端の電位）となる場合である。
【０１０３】
ここで、センスアンプ９においては、時刻ＴＬＡＴＣＨの直前まで、節点ＳＡＯＵＴ１の電位＝プリセンスアンプ１２の出力端ＯＵＴ１の電位、節点ＮＯＤＥ１の電位＝プリセンスアンプ２の出力端ＯＵＴ０の電位（参照電圧ＲＥＦ）であるから、節点ＳＡＯＵＴ１、ＮＯＤＥ１間では、節点ＳＡＯＵＴ１の電位は相対的に低電位、節点ＮＯＤＥ１の電位は相対的に高電位となり、（節点ＮＯＤＥ１の電位−節点ＳＡＯＵＴ１の電位）＝ΔＶｆは正となる。
【０１０４】
本例では、プリセンスアンプ１２の出力端ＯＵＴ１の電位が期待論理値“０”の場合のばらつき範囲の最大値（斜線部２２の上端の電位）、プリセンスアンプ２の出力端ＯＵＴ０の電位（参照電圧ＲＥＦ）が期待論理値“１”の場合のばらつき範囲の最小値（斜線部２１の下端の電位）となっているので、ΔＶｆは図９に示すΔＶｂよりは小さいが、節点ＮＯＤＥ１、ＳＡＯＵＴ１間には、節点ＮＯＤＥ１の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ１の電位＝ＧＮＤ電位となるような方向の電位（メモリセル１４の強誘電体容量Ｆ３から読み出したデータ“０”をラッチする方向の電位）がかかる。
【０１０５】
したがって、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がると、センスアンプ９は、節点ＮＯＤＥ１、ＳＡＯＵＴ１間の電位差ΔＶｆを増幅し、節点ＮＯＤＥ１の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ１の電位＝ＧＮＤ電位とし、メモリセル１４の強誘電体容量Ｆ３から読み出したデータ“０”を正しくラッチしようとする。
【０１０６】
他方、センスアンプ８では、時刻ＴＬＡＴＣＨの直前まで、節点ＳＡＯＵＴ１Ｘの電位＝プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位（参照電圧ＲＥＦＸ）、節点ＳＡＯＵＴ１の電位＝プリセンスアンプ１２の出力端ＯＵＴ１の電位であるから、節点ＳＡＯＵＴ１Ｘおよび節点ＳＡＯＵＴ１の電位は共に低電位となる。
【０１０７】
但し、本例では、プリセンスアンプ１２の出力端ＯＵＴ１の電位が期待論理値“０”の場合のばらつき範囲の最大値（斜線部２２の上端の電位）、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位（参照電圧ＲＥＦＸ）が期待論理値“０”の場合のばらつき範囲の最小値（斜線部２２の下端の電位）となっているため、（節点ＳＡＯＵＴ１Ｘの電位−節点ＳＡＯＵＴ１の電位）＝ΔＶｅは負となる。
【０１０８】
即ち、節点ＳＡＯＵＴ１、ＳＡＯＵＴ１Ｘ間には、節点ＳＡＯＵＴ１の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ１Ｘの電位＝ＧＮＤ電位となるような方向の電圧（メモリセル１４の強誘電体容量Ｆ３から読み出したデータ“０”とは反対の“１”をラッチする方向の電圧）がかかることになる。この結果、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がると、センスアンプ８は、節点ＳＡＯＵＴ１の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ１Ｘの電位＝ＧＮＤ電位にしようとする。
【０１０９】
しかしながら、本例では、｜ΔＶｆ｜＞｜ΔＶｅ｜となっているので、最終的には、センスアンプ９によって節点ＳＡＯＵＴ１の電位はやがて下がってＧＮＤ電位となり、この結果、センスアンプ８は、逆転状態から脱却して、節点ＳＡＯＵＴ１Ｘの電位＝ＶＤＤ電位とし、メモリセル１４の強誘電体容量Ｆ３から読み出したデータ“０”をラッチする。
【０１１０】
このように、図７に示す従来の強誘電体メモリにおいては、プリセンスアンプ２、３、１２の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１の電位のばらつきを原因として、時刻ＴＬＡＴＣＨから時刻ＴＯＵＴ１までは、センスアンプ８、９で動作が食い違い、ラッチの決着が付かない状態が生じ、この結果、出力時間が遅れ、時刻ＴＯＵＴ２までは、ラッチ結果を外部に出力できない場合が発生するという問題点がある。ばらつきが更に大きい場合には、｜ΔＶｆ｜＜｜ΔＶｅ｜となって、センスアンプ８が勝って誤ラッチも起こり得るという問題点がある。
【０１１１】
図１３は強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”、強誘電体容量Ｆ４にデータ“１”が書き込まれている場合におけるセンスアンプ１０、１１に対するプリセンスアンプ２、３、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ２の電位のばらつきがワーストの場合のセンスアンプ１０、１１のツインセンス動作を説明するための波形図である。
【０１１２】
本例では、時刻ＴＷＬＰＬ後、時刻ＴＬＡＴＣＨ前においては、プリセンスアンプ２の出力端ＯＵＴ０の電位（参照電圧ＲＥＦ）は相対的に高電位、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位（参照電圧ＲＥＦＸ）は相対的に低電位、プリセンスアンプ１３の出力端ＯＵＴ２は相対的に高電位となる。
【０１１３】
この場合、ばらつきのワーストは、プリセンスアンプ１３の出力端ＯＵＴ２の電位が期待論理値“１”の場合のばらつき範囲の最小値（斜線部２１の下端の電位）、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位（参照電圧ＲＥＦＸ）が期待論理値“０”の場合のばらつき範囲の最大値（斜線部２２の上端の電位）、プリセンスアンプ２の出力端ＯＵＴ０の電位（参照電圧ＲＥＦ）が期待論理値“１”の場合のばらつき範囲の最大値（斜線部２１の上端の電位）となる場合である。
【０１１４】
ここで、センスアンプ１０においては、時刻ＴＬＡＴＣＨの直前まで、節点ＳＡＯＵＴ２の電位＝プリセンスアンプ１３の出力端ＯＵＴ２の電位、節点ＳＡＯＵＴ２Ｘの電位＝節点ＯＵＴ０Ｘの電位（参照電圧ＲＥＦＸ）であるから、節点ＳＡＯＵＴ２、ＳＡＯＵＴ２Ｘ間では、節点ＳＡＯＵＴ２の電位は高電位、節点ＳＡＯＵＴ２Ｘの電位は低電位となり、（節点ＳＡＯＵＴ２の電位−節点ＳＡＯＵＴ２Ｘの電位）＝ΔＶｇは正となる。
【０１１５】
本例では、プリセンスアンプ１３の出力端ＯＵＴ２の電位が期待論理値“１”の場合のばらつき範囲の最小値（斜線部２１の下端の電位）、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位（参照電圧ＲＥＦＸ）が期待論理値“０”の場合のばらつき範囲の最大値（斜線部２２の上端の電位）となっているので、ΔＶｇは図１０に示すΔＶｃよりは小さいが、節点ＳＡＯＵＴ２、ＳＡＯＵＴ２Ｘ間には、節点ＳＡＯＵＴ２の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ２Ｘの電位＝ＧＮＤ電位となるような方向の電位（メモリセル１５の強誘電体容量Ｆ４から読み出したデータ“１”をラッチする方向の電位）がかかる。
【０１１６】
したがって、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がると、センスアンプ１０は、節点ＳＡＯＵＴ２、ＳＡＯＵＴ２Ｘ間の電位差ΔＶｇを増幅し、節点ＳＡＯＵＴ２の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ２Ｘの電位＝ＧＮＤ電位とし、メモリセル１５の強誘電体容量Ｆ４から読み出したデータ“１”を正しくラッチしようとする。
【０１１７】
他方、センスアンプ１１では、時刻ＴＬＡＴＣＨの直前まで、節点ＳＡＯＵＴ２の電位＝プリセンスアンプ１２の出力端ＯＵＴ２の電位、節点ＮＯＤＥ２の電位＝プリセンスアンプ２の出力端ＯＵＴ０の電位（参照電圧ＲＥＦ）であるから、節点ＳＡＯＵＴ２および節点ＮＯＤＥ２の電位は共に高電位となる。
【０１１８】
但し、本例では、プリセンスアンプ１３の出力端ＯＵＴ２の電位が期待論理値“１”の場合のばらつき範囲の最小値（斜線部２１の下端の電位）、プリセンスアンプ２の出力端ＯＵＴ０の電位（参照電圧ＲＥＦ）が期待論理値“１”の場合のばらつき範囲の最大値（斜線部２１の上端の電位）となっているため、（節点ＳＡＯＵＴ２の電位−節点ＮＯＤＥ２の電位）＝ΔＶｈは負となる。
【０１１９】
即ち、節点ＳＡＯＵＴ２、ＮＯＤＥ２との間には、節点ＳＡＯＵＴ２の電位＝ＧＮＤ電位、節点ＮＯＤＥ２の電位＝ＶＤＤ電位となるような方向の電圧（メモリセル１５の強誘電体容量Ｆ４から読み出したデータ“１”とは反対の“０”をラッチする方向の電圧）がかかることになる。この結果、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がると、センスアンプ１１は、節点ＳＡＯＵＴ２の電位＝ＧＮＤ電位、節点ＮＯＤＥ２の電位＝ＶＤＤ電位にしようとする。
【０１２０】
しかしながら、本例では、｜ΔＶｇ｜＞｜ΔＶｈ｜となっているので、最終的には、センスアンプ１０によって節点ＳＡＯＵＴ２の電位がやがて上がってＶＤＤ電位となり、この結果、センスアンプ１１は、逆転状態から脱却して、節点ＮＯＤＥ２の電位＝ＧＮＤ電位とし、メモリセル１５の強誘電体容量Ｆ４から読み出したデータ“１”をラッチする。
【０１２１】
このように、図７に示す従来の強誘電体メモリにおいては、プリセンスアンプ２、３、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ２の電位のばらつきを原因として、時刻ＴＬＡＴＣＨから時刻ＴＯＵＴ１までは、センスアンプ１０、１１で動作が食い違い、ラッチの決着が付かない状態が生じ、この結果、出力時間が遅れ、時刻ＴＯＵＴ２までは、ラッチ結果を外部に出力できない場合が発生するという問題点がある。ばらつきが更に大きい場合には、｜ΔＶｇ｜＜｜ΔＶｈ｜となって、センスアンプ１１が勝って誤ラッチも起こり得るという問題点がある。
【０１２２】
本発明は、かかる点に鑑み、記憶媒体をなす強誘電体容量や強誘電体容量の反転電荷量がばらついても、誤読み出しを起こさないようにした強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【０１２３】
本発明の強誘電体メモリは、第１、第２のメモリセルと、第１、第２、第３のプリセンスアンプと、第１、第２のセンスアンプと、参照電圧生成回路を有している。
【０１２４】
第１のメモリセルは、相補データが記憶される第１、第２の強誘電体容量を有するものである。第２のメモリセルは、第３の強誘電体容量を有するものである。
【０１２５】
第１のプリセンスアンプは、第１のメモリセルの第１の強誘電体容量から読み出されたデータを先検出するものである。第２のプリセンスアンプは、第１のメモリセルの第２の強誘電体容量から読み出されたデータを先検出するものである。第３のプリセンスアンプは、第２のメモリセルの第３の強誘電体容量から読み出されたデータを先検出するものである。
【０１２６】
第１のセンスアンプは、第３のプリセンスアンプの出力電圧と第１の参照電圧との電位差を増幅して第３の強誘電体容量から読み出されたデータを検出するものである。第２のセンスアンプは、正相出力端子を第１のセンスアンプの正相出力端子に接続し、第３のプリセンスアンプの出力電圧と第２の参照電圧との電位差を増幅して第３の強誘電体容量から読み出されたデータを検出するものである。
【０１２７】
参照電圧生成回路は、第１、第２のプリセンスアンプの出力電圧を入力し、第１、第２、第３のプリセンスアンプの出力電圧が期待論理値“１”の場合に取り得るばらつき範囲と第１、第２、第３のプリセンスアンプの出力電圧が期待論理値“０”の場合に取り得るばらつき範囲との間の電圧値を第１、第２の参照電圧が取るように第１、第２の参照電圧を生成するものである。
【発明の効果】
【０１２８】
本発明によれば、第１、第２の参照電圧の電圧値は、第１、第２、第３のプリセンスアンプの出力電圧が期待論理値“１”の場合に取り得るばらつき範囲と第１、第２、第３のプリセンスアンプの出力電圧が期待論理値“０”の場合に取り得るばらつき範囲との間の電圧値となるので、第１、第２、第３の強誘電体容量や第１、第２、第３の強誘電体容量の反転電荷量がばらついても、誤読み出しを起こさず、正しい読み出しを行うことができる。
【発明を実施するための最良の形態】
【０１２９】
図１は本発明の一実施形態の一部分の回路図である。本発明の一実施形態は、プリセンスアンプ２、３の後段に参照電圧生成回路２５を設け、参照電圧生成回路２５の一方、他方の出力電圧を参照電圧ＲＥＦ、ＲＥＦＸとして図７に示す参照電圧ＲＥＦ、ＲＥＦＸの代わりにセンスアンプ６〜１１等のセンスアンプに供給するようにし、その他については、図７に示す従来の強誘電体メモリと同様に構成したものである。
【０１３０】
参照電圧生成回路２５は、抵抗Ｒ１、Ｒ２、Ｒ３を有し、抵抗Ｒ１の一端をプリセンスアンプ２の出力端ＯＵＴ０に接続し、抵抗Ｒ２の一端をプリセンスアンプ３の出力端ＯＵＴ０Ｘに接続し、抵抗Ｒ３を抵抗Ｒ１、Ｒ２の他端間に接続し、抵抗Ｒ１、Ｒ３の接続点を参照電圧ＲＥＦの出力端として節点２６に接続し、抵抗Ｒ２、Ｒ３の接続点を参照電圧ＲＥＦＸの出力端として節点２７に接続している。
【０１３１】
したがって、強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”が書き込まれている場合において、強誘電体容量Ｆ１、Ｆ２からデータを読み出すと、プリセンスアンプ２の出力端ＯＵＴ０の電位＞参照電圧ＲＥＦ＞参照電圧ＲＥＦＸ＞プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位となる。
【０１３２】
これに対して、強誘電体容量Ｆ１にデータ“０”、強誘電体容量Ｆ２にデータ“１”が書き込まれている場合において、強誘電体容量Ｆ１、Ｆ２からデータを読み出すと、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位＞参照電圧ＲＥＦＸ＞参照電圧ＲＥＦ＞プリセンスアンプ２の出力端ＯＵＴ０の電位となる。
【０１３３】
そこで、本発明の一実施形態においては、参照電圧ＲＥＦ、ＲＥＦＸの電圧値が、プリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位が期待論理値“１”の場合のばらつき範囲とプリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位が期待論理値“０”の場合のばらつき範囲との間の電圧値となるように、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値を決定する。
【０１３４】
図２は本発明の一実施形態におけるプリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位のばらつき範囲と参照電圧ＲＥＦ、ＲＥＦＸとの関係を説明するための波形図である。
【０１３５】
図２中、斜線部２１は、前述したように、プリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の期待論理値が“１”の場合のプリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位のばらつき範囲を示している。
【０１３６】
また、斜線部２２は、前述したように、プリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の期待論理値が“０”の場合のプリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位のばらつき範囲を示している。
【０１３７】
また、曲線２６は、プリセンスアンプ２の出力端ＯＵＴ０の電位が期待論理値“１”の場合のばらつき範囲の最大値（斜線部２１の上端の電位）、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位が期待論理値“０”の場合のばらつき範囲の最大値（斜線部２２の上端の電位）の場合に、参照電圧ＲＥＦが取るべき電位変化を示している。
【０１３８】
即ち、プリセンスアンプ２の出力端ＯＵＴ０の電位が期待論理値“１”の場合のばらつき範囲の最大値（斜線部２１の上端の電位）、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位が期待論理値“０”の場合のばらつき範囲の最大値（斜線部２２の上端の電位）となる場合においては、参照電圧ＲＥＦの電圧値は、プリセンスアンプ１２、１３の出力端ＯＵＴ１、ＯＵＴ２の電位が期待論理値“１”の場合のばらつき範囲の最小値（斜線部２１の下端の電位）よりも低くなるようにされる。
【０１３９】
また、曲線２７は、プリセンスアンプ２の出力端ＯＵＴ０の電位が期待論理値“１”のばらつき範囲の最小値（斜線部２１の下端の電位）、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位が期待論理値“０”の場合のばらつき範囲の最小値（斜線部２２の下端の電位）の場合に、参照電圧ＲＥＦＸが取るべき電位変化を示している。
【０１４０】
即ち、プリセンスアンプ２の出力端ＯＵＴ０の電位が期待論理値“１”の場合のばらつき範囲の最小値（斜線部２１の下端の電位）、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位が期待論理値“０”の場合のばらつき範囲の最小値（斜線部２２の下端の電位）となる場合においては、参照電圧ＲＥＦＸの電圧値は、プリセンスアンプ１２、１３の出力端ＯＵＴ１、ＯＵＴ２の電位が期待論理値“０”の場合のばらつき範囲の最大値（斜線部２２の上端の電位）よりも高くなるようにされる。
【０１４１】
また、図示は省略するが、プリセンスアンプ２の出力端ＯＵＴ０の電位が期待論理値“１”の場合のばらつき範囲の最小値（斜線部２１の下端の電位）、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位が期待論理値“０”の場合のばらつき範囲の最小値（斜線部２２の下端の電位）となる場合においては、参照電圧ＲＥＦの電圧値は曲線２６より低くなる。参照電圧ＲＥＦＸの電圧値はさらに低いが、この場合にも、プリセンスアンプ１２、１３の出力端ＯＵＴ１、ＯＵＴ２の電位が期待論理値“０”の場合のばらつき範囲の最大値（斜線部２２の上端の電位）よりも高くなるようにされる。
【０１４２】
また、図示は省略するが、プリセンスアンプ２の出力端ＯＵＴ０の電位が期待論理値“１”の場合のばらつき範囲の最大値（斜線部２１の上端の電位）、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位が期待論理値“０”の場合のばらつき範囲の最大値（斜線部２２の上端の電位）となる場合においては、参照電圧ＲＥＦＸの電圧値は曲線２７より高くなる。参照電圧ＲＥＦの電圧値はさらに高いが、この場合にも、プリセンスアンプ１２、１３の出力端ＯＵＴ１、ＯＵＴ２の電位が期待論理値“１”の場合のばらつき範囲の最小値（斜線部２１の下端の電位）よりも低くなるようにされる。
【０１４３】
図３は、本発明の一実施形態において、強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”、強誘電体容量Ｆ３にデータ“０”が書き込まれている場合におけるセンスアンプ８、９に対する節点ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１の電位のばらつきがワーストの場合のセンスアンプ８、９のツインセンス動作を説明するための波形図である。
【０１４４】
本例では、時刻ＴＷＬＰＬ後、時刻ＴＬＡＴＣＨ前においては、プリセンスアンプ２の出力端ＯＵＴ０の電位は相対的に高電位、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位は相対的に低電位、プリセンスアンプ１２の出力端ＯＵＴ１は相対的に低電位となる。
【０１４５】
この場合、ばらつきのワーストは、プリセンスアンプ１２の出力端ＯＵＴ１の電位が期待論理値“０”の場合のばらつき範囲の最大値（斜線部２２の上端の電位）、プリセンスアンプ２の出力端ＯＵＴ０の電位が期待論理値“１”の場合のばらつき範囲の最小値（斜線部２１の下端の電位）、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位が期待論理値“０”の場合のばらつき範囲の最小値（斜線部２２の下端の電位）となる場合である。
【０１４６】
ここで、センスアンプ９においては、時刻ＴＬＡＴＣＨの直前まで、節点ＳＡＯＵＴ１の電位＝プリセンスアンプ１２の出力端ＯＵＴ１の電位、節点ＮＯＤＥ１＝参照電圧ＲＥＦであるから、節点ＳＡＯＵＴ１、ＮＯＤＥ１間では、節点ＳＡＯＵＴ１の電位は低電位、節点ＮＯＤＥ１の電位は高電位となる。
【０１４７】
即ち、プリセンスアンプ２の出力端ＯＵＴ０の電位が期待論理値“１”の場合のばらつき範囲の最小値になっており、更に、参照電圧生成回路２５によって参照電圧ＲＥＦはプリセンスアンプ２の出力端ＯＵＴ０の電位よりも下げられているが、参照電圧ＲＥＦは、プリセンスアンプ１２の出力端ＯＵＴ１の電位が期待論理値“０”の場合のばらつき範囲の最大値よりも高電位となるようにされているので、（節点ＮＯＤＥ１の電位−節点ＳＡＯＵＴ１の電位）＝ΔＶｊは正となる。
【０１４８】
このように、節点ＮＯＤＥ１、ＳＡＯＵＴ１間には、節点ＮＯＤＥ１の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ１の電位＝ＧＮＤ電位となるような方向の電位（メモリセル１４の強誘電体容量Ｆ３から読み出したデータ“０”をラッチする方向の電位）がかかることになる。
【０１４９】
したがって、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がると、センスアンプ９は、節点ＮＯＤＥ１、ＳＡＯＵＴ１間の電位差ΔＶｊを増幅し、節点ＮＯＤＥ１の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ１の電位＝ＧＮＤ電位とし、メモリセル１４の強誘電体容量Ｆ３から読み出したデータ“０”を正しくラッチしようとする。
【０１５０】
他方、センスアンプ８においては、時刻ＴＬＡＴＣＨの直前まで、節点ＳＡＯＵＴ１Ｘの電位＝参照電圧ＲＥＦＸ、節点ＳＡＯＵＴ１の電位＝プリセンスアンプ１２の出力端ＯＵＴ１の電位であるから、節点ＳＡＯＵＴ１Ｘ、ＳＡＯＵＴ１は共に低電位となる。
【０１５１】
ここで、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位が期待論理値“０”の場合のばらつき範囲の最小値になっていても、参照電圧生成回路２５によって、参照電圧ＲＥＦＸは、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位より引き上げられ、プリセンスアンプ１２の出力端ＯＵＴ１の電位が期待論理値“０”の場合のばらつき範囲の最大値より高電位となっている。
【０１５２】
この結果、（節点ＳＡＯＵＴ１Ｘの電位−節点ＳＡＯＵＴ１の電位）＝ΔＶｉは僅かに正となる。したがって、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がると、センスアンプ８は、ゆっくりと、節点ＳＡＯＵＴ１の電位＝ＧＮＤ電位、節点ＳＡＯＵＴ１Ｘの電位＝ＶＤＤ電位にしようとする。
【０１５３】
ここで、節点ＳＡＯＵＴ１はセンスアンプ８、９で共有接続されているので、センスアンプ９によって節点ＳＡＯＵＴ１の電位はやがて立ち下がり、ＧＮＤ電位となることにより、センスアンプ８も節点ＳＡＯＵＴ１Ｘの電位＝ＶＤＤ電位にする。
【０１５４】
このように、強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”、強誘電体容量Ｆ３にデータ“０”が書き込まれている場合におけるセンスアンプ８、９に対する節点ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１の電位のばらつきがワーストの場合においても、（節点ＳＡＯＵＴ１Ｘの電位−節点ＳＡＯＵＴ１の電位）＝ΔＶｉ＞０、（節点ＮＯＤＥ１の電位−節点ＳＡＯＵＴ１の電位＝ΔＶｊ＞０となるので、時刻ＴＯＵＴ１の時点では、強誘電体容量Ｆ３から読み出したデータ“０”のラッチは終了しており、外部に結果を出力することができ、誤ラッチのおそれもない。
【０１５５】
図４は、本発明の一実施形態において、強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”、強誘電体容量Ｆ４にデータ“１”が書き込まれている場合におけるセンスアンプ１０、１１に対する節点ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ２の電位のばらつきがワーストの場合のセンスアンプ１０、１１のツインセンス動作を説明するための波形図である。
【０１５６】
本例では、時刻ＴＷＬＰＬ後、時刻ＴＬＡＴＣＨ前においては、プリセンスアンプ２の出力端ＯＵＴ０の電位は相対的に高電位、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位は相対的に低電位、プリセンスアンプ１３の出力端ＯＵＴ２は相対的に高電位となる。
【０１５７】
この場合、ばらつきのワーストは、プリセンスアンプ１３の出力端ＯＵＴ２の電位が期待論理値“１”の場合のばらつき範囲の最小値（斜線部２１の下端の電位）、プリセンスアンプ２の出力端ＯＵＴ０の電位が期待論理値”１“の場合のばらつき範囲の最大値（斜線部２１の上端の電位）、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位が期待論理値”０“の場合のばらつき範囲の最大値（斜線部２２の上端の電位）となる場合である。
【０１５８】
ここで、センスアンプ１０においては、時刻ＴＬＡＴＣＨの直前まで、節点ＳＡＯＵＴ２の電位＝プリセンスアンプ１３の出力端ＯＵＴ２の電位、節点ＳＡＯＵＴ２Ｘの電位＝参照電圧ＲＥＦＸであるから、節点ＳＡＯＵＴ２、ＳＡＯＵＴ２Ｘ間では、節点ＳＡＯＵＴ２の電位は高電位、節点ＳＡＯＵＴ２Ｘの電位は低電位となる。
【０１５９】
即ち、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位が期待論理値“０”の場合のばらつき範囲の最大値になっており、更に、参照電圧生成回路２５によって、参照電圧ＲＥＦＸは、プリセンスアンプ３の出力端ＯＵＴ０Ｘの電位よりも上げられているが、プリセンスアンプ１３の出力端ＯＵＴ２の電位が期待論理値“１”の場合のばらつき範囲の最小値よりも低電位となるようにされているので、（節点ＳＡＯＵＴ２の電位−節点ＳＡＯＵＴ２Ｘの電位）＝ΔＶｋは正となる。
【０１６０】
このように、節点ＳＡＯＵＴ２、ＳＡＯＵＴ２Ｘ間には、節点ＳＡＯＵＴ２の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ２Ｘの電位＝ＧＮＤ電位となるような方向の電位（メモリセル１５の強誘電体容量Ｆ４から読み出したデータ“１”をラッチする方向の電位）がかかることになる。
【０１６１】
したがって、時刻ＴＬＡＴＣＨでラッチ起動信号ＳＡＰＯＷＥＲがＶＤＤ電位に立ち上がると、センスアンプ１０は、節点ＳＡＯＵＴ２、ＳＡＯＵＴ２Ｘ間の電位差ΔＶｋを増幅し、節点ＳＡＯＵＴ２の電位＝ＶＤＤ電位、節点ＳＡＯＵＴ２Ｘの電位＝ＧＮＤ電位とし、メモリセル１５の強誘電体容量Ｆ４から読み出したデータ“１”を正しくラッチしようとする。
【０１６２】
他方、センスアンプ１１においては、時刻ＴＬＡＴＣＨの直前まで、節点ＳＡＯＵＴ２の電位＝プリセンスアンプ１３の出力端ＯＵＴ２の電位、節点ＮＯＤＥ２の電位＝参照電圧ＲＥＦの電位であるから、節点ＳＡＯＵＴ２、ＮＯＤＥ２は共に高電位となる。
【０１６３】
ここで、プリセンスアンプ２の出力端ＯＵＴ０の電位が期待論理値“１”の場合のばらつき範囲の最大値になっていても、参照電圧生成回路２５によって、参照電圧ＲＥＦは、プリセンスアンプ２の出力端ＯＵＴ０の電位より下げられ、プリセンスアンプ１３の出力端ＯＵＴ２の電位が期待論理値“１”の場合のばらつき範囲の最小値より低電位となっている。
【０１６４】
この結果、（節点ＳＡＯＵＴ２の電位−節点ＮＯＤＥ２の電位）＝ΔＶｍは僅かに正となる。したがって、時刻ＴＬＡＴＣＨでラッチ起動信号がＶＤＤ電位に立ち上がると、センスアンプ１１は、ゆっくりと、節点ＳＡＯＵＴ２の電位＝ＶＤＤ電位、節点ＮＯＤＥ２の電位＝ＧＮＤ電位にしようとする。
【０１６５】
ここで、節点ＳＡＯＵＴ２はセンスアンプ１０、１１で共有接続されているので、センスアンプ１０によって節点ＳＡＯＵＴ２の電位はやがて立ち上がり、ＶＤＤ電位となることにより、センスアンプ１１も節点ＮＯＤＥ２の電位＝ＧＮＤ電位にする。
【０１６６】
このように、強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”、強誘電体容量Ｆ４にデータ“１”が書き込まれている場合におけるセンスアンプ１０、１１に対する節点ＯＵＴ０、ＯＵＴＸ、ＯＵＴ２の電位のばらつきがワーストの場合においても、（節点ＳＡＯＵＴ２の電位−節点ＳＡＯＵＴ２Ｘの電位）＝ΔＶｋ＞０、（節点ＳＡＯＵＴ２の電位−節点ＮＯＤＥ２の電位＝ΔＶｍ＞０となるので、時刻ＴＯＵＴ１の時点では、強誘電体容量Ｆ４から読み出したデータ“１”のラッチは終了しており、外部に結果を出力することができ、誤ラッチのおそれもない。
【０１６７】
なお、強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”、強誘電体容量Ｆ３にデータ“１”が書き込まれている場合におけるセンスアンプ８、９に対する節点ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１の電位のばらつきがワーストの場合においては、（節点ＳＡＯＵＴ１の電位−節点ＳＡＯＵＴ１Ｘの電位）＞０、（節点ＳＡＯＵＴ１の電位−節点ＮＯＤＥ１の電位）＞０となるので、時刻ＴＯＵＴ１の時点では、センスアンプ８、９により、メモリセル１４の強誘電体容量Ｆ３から読み出したデータ“１”のラッチは終了しており、外部に結果を出力することができ、誤ラッチのおそれもない。
【０１６８】
また、強誘電体容量Ｆ１にデータ“１”、強誘電体容量Ｆ２にデータ“０”、強誘電体容量Ｆ４にデータ“０”が書き込まれている場合におけるセンスアンプ１０、１１に対する節点ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ２の電位のばらつきがワーストの場合においては、（節点ＳＡＯＵＴ２Ｘの電位−節点ＳＡＯＵＴ２の電位）＞０、（節点ＮＯＤＥ２の電位−節点ＳＡＯＵＴ２の電位）＞０となるので、時刻ＴＯＵＴ１の時点では、センスアンプ１０、１１により、メモリセル１５の強誘電体容量Ｆ４から読み出したデータ“０”のラッチは終了しており、外部に結果を出力することができ、誤ラッチのおそれもない。
【０１６９】
以上のように、本発明の一実施形態によれば、参照電圧生成回路２５により、参照電圧ＲＥＦ、ＲＥＦＸの電圧値が、プリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位が期待論理値“１”の場合のばらつき範囲とプリセンスアンプ２、３、１２、１３の出力端ＯＵＴ０、ＯＵＴ０Ｘ、ＯＵＴ１、ＯＵＴ２の電位が期待論理値“０”の場合のばらつき範囲との間の電圧値となるようにしているので、強誘電体容量Ｆ１、Ｆ２、Ｆ３、Ｆ４や強誘電体容量Ｆ１、Ｆ２、Ｆ３、Ｆ４の反転電荷量がばらついても、誤読み出しを起こさないという効果を得ることができる。
【図面の簡単な説明】
【０１７０】
【図１】本発明の一実施形態の一部分の回路図である。
【図２】本発明の一実施形態におけるプリセンスアンプの出力端の電位のばらつき範囲と参照電圧との関係を説明するための波形図である。
【図３】本発明の一実施形態における所定の節点の電位のばらつきがワーストの場合のセンスアンプのツインセンス動作を説明するための波形図である。
【図４】本発明の一実施形態における所定の節点の電位のばらつきがワーストの場合のセンスアンプのツインセンス動作を説明するための波形図である。
【図５】従来の強誘電体メモリの一例の一部分の回路図である。
【図６】図５に示す従来の強誘電体メモリのデータ読み出し時の動作例を示す波形図である。
【図７】従来の強誘電体メモリの他の例の一部分の回路図である。
【図８】図７に示す従来の強誘電体メモリのデータ読み出し時の動作例を示す波形図である。
【図９】図７に示す従来の強誘電体メモリが備えるセンスアンプのツインセンス動作を説明するための波形図である。
【図１０】図７に示す従来の強誘電体メモリが備えるセンスアンプのツインセンス動作を説明するための波形図である。
【図１１】図７に示す従来の強誘電体メモリにおけるプリセンスアンプの出力端の電位のばらつき範囲を示す波形図である。
【図１２】図７に示す強誘電体メモリにおける所定の節点の電位のばらつきがワーストの場合のセンスアンプのツインセンス動作を説明するための波形図である。
【図１３】図７に示す強誘電体メモリにおける所定の節点の電位のばらつきがワーストの場合のセンスアンプのツインセンス動作を説明するための波形図である。
【符号の説明】
【０１７１】
１…２トランジスタ／２キャパシタ型のメモリセル
２、３…プリセンスアンプ
４…閾値発生回路
５…マイナス電圧発生回路
６〜１１…センスアンプ
１２、１３…プリセンスアンプ
１４、１５…１トランジスタ／１キャパシタ型のメモリセル
２５…参照電圧生成回路
ＷＬ…ワード線
ＰＬ…プレート線
ＢＬ、ＢＬＸ、ＢＬ０、ＢＬ０Ｘ、ＢＬ１、ＢＬ２…ビット線
Ｐ１〜Ｐ７…ＰＭＯＳトランジスタ
Ｎ１〜Ｎ７、Ｎ１２、Ｎ１３…ＮＭＯＳトランジスタ
Ｆ１、Ｆ２、Ｆ３、Ｆ４…強誘電体容量
Ｓ１〜Ｓ６…スイッチ
Ｃ１〜Ｃ４…容量
ＩＢ１〜ＩＢ３…インバータ
ＴＧ１、ＴＧ２…トランスファゲート
【図１】
2007184016.tif 000003
【図２】
2007184016.tif 000004
【図３】
2007184016.tif 000005
【図４】
2007184016.tif 000006
【図５】
2007184016.tif 000007
【図６】
2007184016.tif 000008
【図７】
2007184016.tif 000009
【図８】
2007184016.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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