(57)【要約】  【課題】シリサイド膜を有するデュアルゲート構造の半導体装置において、ＰＮ接合の部分におけるシリサイド膜の断線を抑制する。  【解決手段】半導体装置は、基板の第１領域１０７に形成されたＰチャネル型電界効果トランジスタ及び基板の第２領域１０８に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置であって、基板１０１上に、第１領域１０７及び第２領域１０８に亘って連続的に形成された多結晶シリコン膜１０３と、その上に形成された金属シリサイド膜とからなるゲート電極を備え、多結晶シリコン膜１０３は、第１領域１０７内に位置するＰ型部分１０３ａと、Ｐ型部分１０３ａに接し且つ第２領域１０８内に位置するＮ型部分１０３ｂとを有し、Ｐ型部分１０３ａに、Ｐ型部分１０３ａの導電型を決定するＰ型不純物よりも重い元素が更に注入されている。【選択図】図２
2007096060.tif 000002
【特許請求の範囲】
【請求項１】
基板の第１領域に形成されたＰチャネル型電界効果トランジスタ及び前記基板の第２領域に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置であって、
前記基板上に、前記第１領域及び第２領域に亘って連続的に形成された多結晶シリコン膜と、その上に形成された金属シリサイド膜とからなるゲート電極を備え、
前記多結晶シリコン膜は、前記第１領域内に位置するＰ型部分と、前記Ｐ型部分に接し且つ前記第２領域内に位置するＮ型部分とを有し、
前記Ｐ型部分に、前記Ｐ型部分の導電型を決定するＰ型不純物よりも重い元素が更に注入されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記Ｐ型部分と前記Ｎ型部分との厚さの差が、前記金属シリサイド膜の厚さの２倍以下であることを特徴とする半導体装置。
【請求項３】
基板の第１領域に形成されたＰチャネル型電界効果トランジスタ及び前記基板の第２領域に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置であって、
前記基板上に、前記第１領域及び第２領域に亘って連続的に形成された多結晶シリコン膜と、その上に形成された金属シリサイド膜とからなるゲート電極を備え、
前記多結晶シリコン膜は、前記第１領域内に位置するＰ型部分と、前記Ｐ型部分に接し且つ前記第２領域内に位置するＮ型部分とを有し、
前記多結晶シリコン膜の前記Ｐ型部分と前記Ｎ型部分との境界部分に、前記Ｐ型部分の導電型を決定するＰ型不純物よりも重い元素が更に注入されていることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記多結晶シリコン膜における前記境界部分の上面が、連続した１つの面となっていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１つにおいて、
前記元素は、ガリウム、インジウム、砒素、アンチモン、アルゴン及びクリプトンのうちの少なくとも１つであることを特徴とする半導体装置。
【請求項６】
基板の第１領域に形成されたＰチャネル型電界効果トランジスタ及び前記基板の第２領域に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置であって、
前記基板上に、前記第１領域及び第２領域に亘って連続的に形成された多結晶シリコン膜と、その上に形成された金属シリサイド膜とからなるゲート電極を備え、
前記多結晶シリコン膜は、前記第１領域内に位置するＰ型部分と、前記Ｐ型部分に接し且つ前記第２領域内に位置するＮ型部分とを有し、
前記Ｐ型部分は、前記Ｎ型部分よりも厚く、
前記多結晶シリコン膜の前記Ｐ型部分と前記Ｎ型部分との境界において、前記Ｎ型部分よりも上側に位置する前記Ｐ型部分の端部が順テーパー形状を有していることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記順テーパー形状のテーパー角は、４０度以上であり且つ６０度以下であることを特徴とする半導体装置。
【請求項８】
基板の第１領域に形成されたＰチャネル型電界効果トランジスタ及び前記基板の第２領域に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置の製造方法であって、
前記基板上に、前記第１領域及び前記第２領域に亘って多結晶シリコン膜を連続的に形成する工程と、
前記多結晶シリコン膜の前記第１領域内に位置する部分にＰ型不純物を注入してＰ型部分を形成する工程と、
前記多結晶シリコン膜の前記第２領域内に位置し且つ前記Ｐ型部分と接する部分にＮ型不純物を注入してＮ型部分を形成する工程と、
前記多結晶シリコン膜上に金属膜を形成する工程と、
前記金属膜をシリサイド化することにより金属シリサイド膜を形成する工程とを備え、
前記Ｐ型不純物の注入及び前記Ｎ型不純物の注入によって、前記Ｐ型部分と前記Ｎ型部分との厚さの差が生じ、
前記金属膜を形成する工程の前に、前記厚さの差を縮小する工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８において、
前記Ｐ型部分と前記Ｎ型部分との厚さの差を、前記金属膜の厚さの２倍以下にすることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８又は９において、
前記厚さの差を縮小する工程において、
前記Ｐ型部分に、前記Ｐ型不純物よりも重い元素を更に注入して前記Ｐ型部分の厚さを小さくすることを特徴とする半導体装置の製造方法。
【請求項１１】
基板の第１領域に形成されたＰチャネル型電界効果トランジスタ及び前記基板の第２領域に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置の製造方法であって、
前記基板上に、前記第１領域及び前記第２領域に亘って多結晶シリコン膜を連続的に形成する工程と、
前記多結晶シリコン膜の前記第１領域内に位置する部分にＰ型不純物を注入してＰ型部分を形成する工程と、
前記多結晶シリコン膜の前記第２領域内に位置し且つ前記Ｐ型部分と接する部分にＮ型不純物を注入してＮ型部分を形成する工程と、
前記多結晶シリコン膜上に金属膜を形成する工程と、
前記金属膜をシリサイド化することにより金属シリサイド膜を形成する工程とを備え、
前記Ｐ型不純物の注入及び前記Ｎ型不純物の注入によって、前記Ｐ型部分と前記Ｎ型部分との厚さの差が生じ、
前記金属シリサイド膜を形成する工程の前に、前記厚さの差のために前記Ｐ型部分と前記Ｎ型部分との境界に生じている段差部分を除去する工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記段差部分を除去する工程において、
前記段差部分に前記Ｐ型不純物よりも重い元素を注入することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０又は１２において、
前記元素は、ガリウム、インジウム、砒素、アンチモン、アルゴン及びクリプトンのうちの少なくとも１つであることを特徴とする半導体装置。
【請求項１４】
基板の第１領域に形成されたＰチャネル型電界効果トランジスタ及び前記基板の第２領域に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置の製造方法であって、
前記基板上に、前記第１領域及び前記第２領域に亘って多結晶シリコン膜を連続的に形成する工程と、
前記多結晶シリコン膜の前記第１領域内に位置する部分にＰ型不純物を注入してＰ型部分を形成する工程と、
前記多結晶シリコン膜の前記第２領域内に位置し且つ前記Ｐ型部分と接する部分にＮ型不純物を注入してＮ型部分を形成する工程と、
前記多結晶シリコン膜上に金属膜を形成する工程と、
前記金属膜をシリサイド化することにより金属シリサイド膜を形成する工程とを備え、
前記Ｐ型不純物の注入及び前記Ｎ型不純物の注入によって、前記Ｐ型部分と前記Ｎ型部分との厚さの差が生じ、
前記金属シリサイド膜を形成する工程の前に、前記多結晶シリコン膜の前記Ｐ型部分と前記Ｎ型部分との境界において、前記Ｎ型部分よりも上側に位置する前記Ｐ型部分の端部を順テーパー形状とする工程を更に備えることを特長とする半導体装置の製造方法。
【請求項１５】
請求項１４において、
前記端部を順テーパー形状とする工程において、
前記端部を選択的にエッチングすることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５において、
前記エッチングは、ＣＦ4 とＯ2 との混合ガス又はＡｒガスを用いるドライエッチングであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド化された領域（シリサイド領域）を有する半導体装置の製造方法に関し、特にニッケルシリサイドを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、最小加工寸法が５０ｎｍといったディープサブミクロン領域に達している。しかし、半導体装置の微細化を妨げる要因の１つとして、ゲート電極の細線抵抗上昇による回路速度遅延等、集積回路の性能向上を阻害する問題が発生している。そこで、細線抵抗上昇の抑制を目的として、電界効果トランジスタ（ＦＥＴ）のゲート電極を構成する多結晶ポリシリコン膜の表面を金属シリサイド化し、ゲート電極の低抵抗化を図る取組みが多くなされている。
【０００３】
しかしながら、金属シリサイド膜は配線幅が細くなると凝集により断線しやすくなる。特に、デュアルゲート構造の場合に、多結晶シリコン膜をシリサイド化して形成された金属シリサイド膜について、多結晶シリコン膜のＰＮ接合の部分において顕著に断線が生じやすいことが報告されている。デュアルゲート構造とは、ここでは単一のゲート電極がＰ型部分とＮ型部分とを共に有する構造を言い、ＰＮ接合の部分における不純物濃度の変化等が、この部分における断線の生じやすい原因と考えられている。
【０００４】
ＰＮ接合の部分において金属シリサイド膜の断線が発生している場合、ＰＮ接合に逆バイアスが印加されるとゲート電極が極めて高抵抗になるという大きな問題が生じる。そこで、このような断線によるゲート電極の高抵抗化を回避するための製造方法が提案されている。
【０００５】
例えば、特許文献１には、図７に模式的な平面構成を示す構造が開示されている。これは、Ｎ型領域１１とＰ型領域１２との境界１３の付近において、ゲート電極１４の幅を太くし、これによってＰＮ接合の部分における金属シリサイドの断線を抑制するものである。
【０００６】
また、特許文献２には、ＰＮ接合の部分における断線を抑制する別の技術が開示されている。これについて、図８（ａ）〜（ｅ）を参照して説明する。
【０００７】
まず、図８（ａ）に示すように、シリコン基板２１を素子分離領域２２によって区画し、表面にゲート絶縁膜２３を形成する。更に、ゲート絶縁膜２３上に、多結晶シリコン膜２４を形成する。ここで、素子分離領域２２によって区画された領域の一部をＮチャネル型電界効果トランジスタの形成されるＮ型ＦＥＴ領域２５、他の一部をＰチャネル型電界効果トランジスタの形成されるＰ型ＦＥＴ領域２６とする。
【０００８】
次に、図８（ｂ）に示すように、Ｐ型ＦＥＴ領域２６において、多結晶シリコン膜２４上にレジスト２７を形成する。続いて、レジスト２７をマスクとして、Ｎ型ＦＥＴ領域２５において多結晶シリコン膜２４にＮ型不純物であるリンをイオン注入する。更に、図８（ｃ）に示すように、Ｐ型ＦＥＴ領域２６のレジスト２７を除去した後、Ｎ型ＦＥＴ領域２５にレジスト２８を形成する。続いて、レジスト２８をマスクとして、Ｐ型ＦＥＴ領域２６において多結晶シリコン膜２４にＰ型不純物であるボロンをイオン注入する。
【０００９】
ここで、注入されたリンについての濃度ピーク位置よりも、ボロンについての濃度ピーク位置の方がシリコン基板２１の表面に近い位置となるように、それぞれのイオン注入の条件を設定する。これにより、多結晶シリコン膜２４中に形成されるＰＮ接合２９と、多結晶シリコン膜２４の表面におけるＰ型ＦＥＴ領域２５とＮ型ＦＥＴ領域２６との境界２９ａとは、ずれた位置に存在することになる。
【００１０】
この後、図８（ｄ）に示すように、レジスト２８を除去した後に多結晶シリコン膜２４上にシリサイド化を行なうためのコバルト等の金属膜３０を形成する。更に、図８（ｅ）に示すように、熱処理によってシリサイド膜３１を形成する。
【００１１】
このとき、境界２９ａが存在した位置においては、シリサイド膜３１に断線３２が生じやすい。しかし、断線３２は、ＰＮ接合２９とはずれた位置に形成されることになるため、著しい抵抗の上昇は抑制することができる。
【特許文献１】特開２００１−７７２１０号公報
【特許文献２】特開２００５−１２９６１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記２つの従来の技術には、それぞれ以下の欠点があった。
【００１３】
まず、特許文献１の技術の場合、境界１３付近において断線防止のためにゲート電極１４の幅を太くしている。このため、ゲート電極の配線ピッチは、実質的に、境界１３付近におけるゲート電極１４の幅によって決定されてしまう。このことから、半導体装置の高集積化が阻害されている。
【００１４】
また、特許文献２の技術の場合、ＰＮ接合２９と断線３２とが同じ位置になるのを防ぐことにより大幅な抵抗上昇は回避しているが、断線が発生すること自体については解決されておらず、抵抗が上昇していることには変わりない。今後、半導体装置が更に微細化すると、このような小幅の抵抗上昇であっても回路動作に関して致命的な影響を及ぼす場合が考えられる。
【００１５】
そこで、以上の欠点を伴うことなくＰＮ接合の部分におけるシリサイドの断線を抑制することが課題となっている。
【００１６】
このような課題に鑑み、本発明の目的は、不純物を含む金属シリサイド膜を有するゲート電極等の配線を太くすることなしに、金属シリサイド膜のＰＮ接合の部分における断線を抑制することができる半導体装置及びそのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１７】
本願発明者が、前記の目的を達成するためにＰ型領域とＮ型領域との境界部分について詳細な調査を行なった結果、以下のことが発見された。
【００１８】
まず、ＦＥＴを形成する際のソース領域及びドレイン領域を形成するための注入工程において、Ｐ型ＦＥＴ領域とＮ型ＦＥＴ領域とでは、注入による多結晶シリコン膜の削れ量の違いから、ゲート電極を構成する多結晶シリコン膜の厚さが異なるようになることが判った。例えば、Ｐ型不純物としてボロン、Ｎ型不純物としてリン及びヒ素の少なくとも一方を用いた場合、Ｎ型ＦＥＴ領域において注入を受けた多結晶シリコン膜は、Ｐ型ＦＥＴ領域において注入を受けた多結晶シリコン膜に比べて２５ｎｍ以上、厚さが薄いようになっている。
【００１９】
また、Ｐ型及びＮ型の不純物をそれぞれ個別に導入するために、通常はレジストマスクを設ける。レジストマスクは、注入の後、例えば硫酸と過酸化水素水との混合液又はアンモニア水と過酸化水素水との混合液を用いて除去される。このようなレジストマスクの除去工程において、Ｎ型不純物の導入されたゲート電極は、０〜５ｎｍ程度、更に削られることが確認された。
【００２０】
以上から、ソース領域及びドレイン領域を形成した後には、Ｎ型のゲート電極はＰ型のゲート電極に比べて３０ｎｍ程度薄くなり、Ｎ型とＰ型との境界において上面に段差が生じることが見出された。
【００２１】
また、多結晶シリコン膜の上面に意図的に段差を設けてシリサイド化する実験を行なったところ、多結晶シリコン膜の段差及び該段差部分の形状が、シリサイドの断線と大きく相関することを発見した。特に、シリサイド化するために形成する金属膜の膜厚に比べて段差の大きさが三倍以上となると、断線が顕著に発生しやすくなることが発見された。これは、段差がある位置において、金属シリサイド膜を形成するための金属膜の被覆が劣化するためと考えられる。また、段差が、結果として金属シリサイド膜の膜厚の二倍以上であった場合にも、断線が生じやすくなることもが見された。
【００２２】
本発明は、以上の新たな知見に基づいて成されたものである。
【００２３】
具体的には、前記の目的を達成するための本発明に係る第１の半導体装置は、基板の第１領域に形成されたＰチャネル型電界効果トランジスタ及び基板の第２領域に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置であって、基板上に、第１領域及び第２領域に亘って連続的に形成された多結晶シリコン膜と、その上に形成された金属シリサイド膜とからなるゲート電極を備え、多結晶シリコン膜は、第１領域内に位置するＰ型部分と、Ｐ型部分に接し且つ第２領域内に位置するＮ型部分とを有し、Ｐ型部分に、Ｐ型部分の導電型を決定するＰ型不純物よりも重い元素が更に注入されている。
【００２４】
第１の半導体装置によると、Ｐ型不純物よりも重い元素をＰ型部分に更に注入していることにより、多結晶シリコン膜の上面における段差が小さくなっており、このことから多結晶シリコン膜上に形成されるシリサイドの断線が抑制されている。これについて、以下に説明する。
【００２５】
先に述べたように、多結晶シリコン膜からなるゲート電極の上面に段差が存在すると、その位置においてシリサイドの断線が発生しやすいことを本願発明者は見出した。また、従来の半導体装置の場合、Ｐ型不純物の注入されたＰ型部分と、Ｎ型不純物の注入されたＮ型部分とでは、注入の際の多結晶シリコン膜の削れ量の違いから、Ｐ型部分の方がＮ型部分よりもゲート電極を構成する多結晶シリコン膜は厚くなる。
【００２６】
これに対し、第１の半導体装置では、第１領域において、Ｐ型不純物に比べて重い元素が注入されることにより、多結晶シリコン膜が削られ、Ｐ型部分の厚さが薄くなっている。このため、Ｐ型部分とＮ型部分とにおける厚さの差が小さくなっており、Ｐ型部分とＮ型部分との境界における段差も小さくなっている。この結果として、シリサイド膜の断線は抑制されている。
【００２７】
尚、Ｐ型部分とＮ型部分との厚さの差が、金属シリサイド膜の厚さの２倍以下であることが好ましい。
【００２８】
ゲート電極の部分による厚さの違いにより生じる段差が十分小さければ、ゲート電極上に形成される金属シリサイド膜の断線は抑制される。この効果は、段差の大きさ（厚さの差）が金属シリサイド膜の厚さの２倍以下である場合に顕著に表れるため、そのようになっているのが良い。更には、Ｐ型部分とＮ型部分とにおいて多結晶シリコン膜の厚さが等しく、境界にも段差の存在しないようになっていても良く、より好ましい。
【００２９】
前記の目的を達成するための本発明に係る第２の半導体装置は、基板の第１領域に形成されたＰチャネル型電界効果トランジスタ及び基板の第２領域に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置であって、基板上に、第１領域及び第２領域に亘って連続的に形成された多結晶シリコン膜と、その上に形成された金属シリサイド膜とからなるゲート電極を備え、多結晶シリコン膜は、第１領域内に位置するＰ型部分と、Ｐ型部分に接し且つ第２領域内に位置するＮ型部分とを有し、多結晶シリコン膜のＰ型部分とＮ型部分との境界部分に、Ｐ型部分の導電型を決定するＰ型不純物よりも重い元素が更に注入されている。
【００３０】
第２の半導体装置によると、多結晶シリコン膜のＰ型部分とＮ型部分との境界部分に、Ｐ型不純物に比べて重い元素が注入されている。これにより、Ｐ型部分とＮ型部分との厚さの違いから境界に生じていた段差が滑らかになっているか又は取り除かれており、この結果、シリサイド膜の断線が抑制されている。
【００３１】
多結晶シリコン膜上に金属シリサイド膜を形成する際の断線の生じやすさは、多結晶シリコン膜の上面における段差の大きさに加えて、段差部分の形状にも依存する。特に、段差部分が直角に近いような急な角度をもって立ち上がった形状又は逆テーパー形状となっている場合に、多結晶シリコン膜の薄い側の境界付近において断線が発生しやすいことが見出された。これは、多結晶シリコン膜上に金属膜を形成する際に、このような部分において金属膜の被覆が劣化しやすい（例えば、金属膜が薄くなる又は全く覆わなくなることがある）ためと考えられる。これに対し、第２の半導体装置のように、段差部分についてＰ型不純物よりも重い元素が注入されることによって削り取られ、ゲート電極上に金属膜を形成する際の被覆が良い形状となっていると、シリサイド化した際の断線は抑制される。
【００３２】
尚、多結晶シリコン膜における前記境界部分の上面が、連続した１つの面となっていることが好ましい。このようにして、境界部分における上面が滑らかになっていると、金属シリサイド膜の断線が顕著に抑制される。
【００３３】
また、Ｐ型不純物よりも重い元素は、ガリウム、インジウム、砒素、アンチモン、アルゴン及びクリプトンのうちの少なくとも１つであることが好ましい。
【００３４】
このような元素を用いると、確実にイオン注入を行なって多結晶シリコン膜の膜厚を削減することができる。但し、これら以外にも、確実に多結晶シリコン膜を削って膜厚を削減することが可能であると共に、イオン注入が可能な元素であれば用いることができる。
【００３５】
前記の目的を達成するための本発明に係る第３の半導体装置は、基板の第１領域に形成されたＰチャネル型電界効果トランジスタ及び基板の第２領域に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置であって、基板上に、第１領域及び第２領域に亘って連続的に形成された多結晶シリコン膜と、その上に形成された金属シリサイド膜とからなるゲート電極を備え、多結晶シリコン膜は、第１領域内に位置するＰ型部分と、Ｐ型部分に接し且つ第２領域内に位置するＮ型部分とを有し、Ｐ型部分は、Ｎ型部分よりも厚く、多結晶シリコン膜のＰ型部分とＮ型部分との境界において、Ｎ型部分よりも上側に位置するＰ型部分の端部が順テーパー形状を有している。
【００３６】
第３の半導体装置によると、多結晶シリコン膜のＰ型部分とＮ型部分との境界における上面の段差が順テーパー形状を有していることから、段差部分における金属シリサイド膜の断線が抑制されている。
【００３７】
先に説明したように、段差部分が直角に近いような急な角度をもって立ち上がった形状又は逆テーパー形状となっている場合に、多結晶シリコン膜の薄い側の端部付近において断線が発生しやすい。これに対し、第３の半導体装置においては、多結晶シリコン膜におけるＰ型部分がＮ型部分よりも厚く、Ｎ型部分よりも上側に位置するＰ型部分の端部が順テーパー形状となっているために、断線が抑制されている。
【００３８】
尚、段差のテーパー角は、４０度以上であり且つ６０度以下であることが好ましい。
【００３９】
ここで、段差のテーパー角とは、多結晶シリコン膜における膜厚が薄い側の領域の上面に対し、段差部分が斜めに立ち上がっている角度をいうものとする。このような角度が４０度以上であり且つ６０度以下である場合、シリサイド化するための金属膜の被覆の劣化を抑えることができるため、金属シリサイド膜の断線を確実に防ぐことができる。
【００４０】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、基板の第１領域に形成されたＰチャネル型電界効果トランジスタ及び基板の第２領域に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置の製造方法であって、基板上に、第１領域及び第２領域に亘って多結晶シリコン膜を連続的に形成する工程と、多結晶シリコン膜の第１領域内に位置する部分にＰ型不純物を注入してＰ型部分を形成する工程と、多結晶シリコン膜の第２領域内に位置し且つＰ型部分と接する部分にＮ型不純物を注入してＮ型部分を形成する工程と、多結晶シリコン膜上に金属膜を形成する工程と、金属膜をシリサイド化することにより金属シリサイド膜を形成する工程とを備え、Ｐ型不純物の注入及びＮ型不純物の注入によって、Ｐ型部分とＮ型部分との厚さの差が生じ、金属膜を形成する工程の前に、厚さの差を縮小する工程を更に備える。
【００４１】
多結晶シリコン膜におけるＰ型部分とＮ型部分とは、それぞれ異なる不純物（順にＰ型及びＮ型の不純物）が注入されることにより、異なる厚さとなる場合が多い。このようにゲート電極の厚さが部分によって異なり、それらの境界において段差が存在していると、多結晶シリコン膜上に金属シリサイド膜を形成した際に断線が生じやすい。これは、金属膜を多結晶シリコン膜上に形成した際に、段差の部分において被覆が劣化しやすいためである。
【００４２】
そこで、Ｐ型部分とＮ型部分との多結晶シリコン膜の厚さの差を縮小することにより、境界における段差が小さくなるため、金属シリサイド膜の断線を抑制することができる。この結果、金属シリサイド膜の断線を抑制した半導体装置を製造することができる。
【００４３】
尚、Ｐ型部分とＮ型部分との厚さの差を、金属膜の厚さの２倍以下にすることが好ましい。
【００４４】
このようにすると、多結晶シリコン膜上に形成する金属膜の被覆が段差の部分においても確実になることから、金属シリサイド膜の断線を確実に抑制することができる。
【００４５】
また、厚さの差を縮小する工程において、Ｐ型部分に、Ｐ型不純物よりも重い元素を更に注入してＰ型部分の厚さを小さくすることが好ましい。
【００４６】
多結晶シリコン膜のＰ型部分とＮ型部分とを比較すると、通常、Ｐ型不純物が導入されるＰ型部分が、Ｎ型部分に比べて厚くなる。そこで、Ｐ型部分にＰ型不純物よりも重い元素を注入することによってＰ型部分の膜厚を薄くすると、Ｐ型部分とＮ型部分の膜厚の差を縮小することができる。これにより、金属シリサイド膜の断線を確実に抑制することができる。
【００４７】
前記の目的を達成するため、本発明に係る第２の半導体装置の製造方法は、基板の第１領域に形成されたＰチャネル型電界効果トランジスタ及び基板の第２領域に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置の製造方法であって、基板上に、第１領域及び第２領域に亘って多結晶シリコン膜を連続的に形成する工程と、多結晶シリコン膜の第１領域内に位置する部分にＰ型不純物を注入してＰ型部分を形成する工程と、多結晶シリコン膜の第２領域内に位置し且つＰ型部分と接する部分にＮ型不純物を注入してＮ型部分を形成する工程と、多結晶シリコン膜上に金属膜を形成する工程と、金属膜をシリサイド化することにより金属シリサイド膜を形成する工程とを備え、Ｐ型不純物の注入及びＮ型不純物の注入によって、Ｐ型部分とＮ型部分との厚さの差が生じ、金属シリサイド膜を形成する工程の前に、厚さの差のためにＰ型部分とＮ型部分との境界に生じている段差部分を除去する工程を更に備える。
【００４８】
第２の半導体装置の製造方法によると、金属シリサイド膜の断線を抑制した半導体装置を製造することができる。これは、次のような理由による。
【００４９】
既に説明したように、Ｐ型部分とＮ型部分との境界における多結晶シリコン膜の上面の段差が、金属シリサイド膜に断線が生じる原因となっている。そこで、Ｐ型部分とＮ型部分との境界において、多結晶シリコン膜の上部の一部を取り除き、段差部分を取り除く又は滑らかにすることにより、金属シリサイド膜の断線を抑制することができる。これは、段差部分を取り除く又は滑らかにすることによって、シリサイド化を行なう金属膜の被覆を良好にすることができるためである。
【００５０】
尚、段差部分を除去する工程において、段差部分にＰ型不純物よりも重い元素を注入することが好ましい。
【００５１】
Ｐ型不純物よりも重い元素を段差部分に注入し、多結晶シリコン膜の上部の一部を削り取ることにより、段差部分を削り取ることができる。このため、境界の段差が取り除かれる又は滑らかにされ、その上に形成される金属膜の被覆が良くなる。この結果、金属シリサイド膜の断線が抑制される。
【００５２】
尚、Ｐ型不純物よりも重い元素は、ガリウム、インジウム、砒素、アンチモン、アルゴン及びクリプトンのうちの少なくとも１つであることが好ましい。
【００５３】
このような元素を用いると、確実にイオン注入を行なって多結晶シリコン膜を削減することができる。但し、これら以外にも、確実に多結晶シリコン膜を削って膜厚を削減することが可能であると共に、イオン注入が可能な元素であれば用いることができる。ここで、Ｐ型又はＮ型の不純物となる元素であれば、それぞれの導電型の不純物としても機能させることができる。また、電荷の無い不純物となる元素を用いると、注入される領域の導電型に影響することなく膜厚を削減することができる。
【００５４】
前記の目的を達成するため、本発明に係る第３の半導体装置の製造方法は、基板の第１領域に形成されたＰチャネル型電界効果トランジスタ及び基板の第２領域に形成されたＮチャネル型電界効果トランジスタを備えるデュアルゲート構造の半導体装置の製造方法であって、基板上に、第１領域及び第２領域に亘って多結晶シリコン膜を連続的に形成する工程と、多結晶シリコン膜の第１領域内に位置する部分にＰ型不純物を注入してＰ型部分を形成する工程と、多結晶シリコン膜の第２領域内に位置し且つＰ型部分と接する部分にＮ型不純物を注入してＮ型部分を形成する工程と、多結晶シリコン膜上に金属膜を形成する工程と、金属膜をシリサイド化することにより金属シリサイド膜を形成する工程とを備え、Ｐ型不純物の注入及びＮ型不純物の注入によって、Ｐ型部分とＮ型部分との厚さの差が生じ、金属シリサイド膜を形成する工程の前に、多結晶シリコン膜のＰ型部分とＮ型部分との境界において、Ｎ型部分よりも上側に位置するＰ型部分の端部を順テーパー形状とする工程を更に備える。
【００５５】
第３の半導体装置の製造方法によると、Ｐ型部分とＮ型部分との境界において、Ｎ型部分よりも上側に位置するＰ型部分の端部をテーパー形状とすることにより、この部分の上に形成する金属膜の被覆を確実にすることができる。このため、該金属膜をシリサイド化して形成する金属シリサイド膜について、断線が発生するのを抑制することができる。
【００５６】
尚、段差を選択的にエッチングすることにより順テーパー形状とすることが好ましい。また、エッチングは、ＣＦ4 とＯ2 との混合ガス又はＡｒガスを用いるドライエッチングであることが好ましい。
【００５７】
このようにすると、段差の部分において、膜厚の厚い側の領域の端を一部取り除き、テーパー形状とすることが確実にできる。このため、金属シリサイド膜の断線を抑制することが確実にできる。
【００５８】
以上のように、本発明によると、ゲート電極上に形成される金属シリサイド膜の断線を抑制することができるため、ＰＮ接合の部分における抵抗の上昇を抑制することができる。このとき、ゲート電極の幅を太くすることは不要であるから、半導体装置の高集積化が阻害されることも無い。
【発明の効果】
【００５９】
本発明の半導体装置及びその製造方法によると、多結晶シリコン膜上に金属シリサイド膜が形成された構成であるゲート電極等のシリサイド配線において、ゲート電極のＰＮ接合位置における金属シリサイド膜の断線を抑制することができる。このため、電気的な断線を抑制し、配線の抵抗上昇を回避することができる。従って、配線幅（ゲート電極幅）が太くなって高集積化を妨げることもなく、金属シリサイド膜のＰＮ接合部分における断線による配線の高抵抗化を抑制することができ、集積回路不良の防止を実現することができる。
【発明を実施するための最良の形態】
【００６０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置とその製造方法について、図面を参照して説明する。
【００６１】
まず、図１に、本実施形態の半導体装置が備えるデュアルゲート構造の電界効果トランジスタを模式的に示す。該電界効果トランジスタは、半導体基板１０１を用いて形成されており、半導体基板１０１上に絶縁膜であるゲート酸化膜１０２と、ゲート酸化膜１０２上に形成された多結晶シリコン膜１０３及びその上に形成された金属シリサイド膜１０４からなるゲート電極１０５とを備えている。また、ゲート電極１０５を挟むように、サイドウォール１０６が形成されている。
【００６２】
更に、半導体装置は、Ｐチャネル型トランジスタを形成する第１領域１０７と、第１領域１０７に接し且つＮチャネル型トランジスタを形成する第２領域１０８とを有している。
【００６３】
尚、半導体基板１０１は、ゲート電極１０５を挟むように形成されたソース領域及びドレイン領域を備えると共に、素子分離により区画されているが、これらの図示は省略している。
【００６４】
次に、図２（ａ）〜（ｆ）は、本実施形態の半導体装置が備える電界効果トランジスタの製造工程を説明する図である。これらは、電界効果トランジスタをゲート電極の長手方向に沿って基板１０１に垂直に切断した断面、つまり、図１におけるII-II'線のような断面をもって示されている。
【００６５】
図２（ａ）には、ゲート電極１０５を構成する多結晶シリコン膜１０３まで形成された様子が示されている。ここまでの形成のためには、まず、半導体基板１０１上に公知の方法により素子分離１１０を形成し、閾値電圧の制御等のための素子に必要なイオン注入を行なう。次に、ゲート酸化膜１０２の形成の後、その上にゲート電極１０５を形成する。この後、図２（ａ）には現われないが、図１において示しているように、多結晶シリコン膜１０３を挟むようにサイドウォール１０６を形成する。尚、多結晶シリコン膜１０３の膜厚は、例えば１５０ｎｍである。
【００６６】
次に、図２（ｂ）に示すように、第２領域１０８において多結晶シリコン膜１０３上にレジスト１１１をパターニングした後、レジスト１１１をマスクとして、第１領域１０７において多結晶シリコン膜１０３にＰ型不純物であるボロン（Ｂ+ ）イオンを注入し、Ｐ型部分１０３ａを形成する。このときの注入の条件は、例えば、注入エネルギー約３ｋｅＶで且つドーズ量３×１０2 ／ｃｍ2 とする。Ｐ型部分１０３ａを形成するためのこのイオン注入により、第１領域１０７に位置する多結晶シリコン膜１０３は５ｎｍ程度削られる。
【００６７】
続いて、図２（ｃ）に示すように、同様に、レジスト１１１をマスクとして、Ｐ型部分１０３ａ（第１領域１０７に位置する多結晶シリコン膜１０３）にインジウムを注入する。注入の条件は、例えば注入エネルギー約３０ｋｅＶで且つドーズ量５×１０14／ｃｍ2 とする。
【００６８】
このイオン注入により、Ｐ型部分１０３ａは３０ｎｍ程度削られる。この後、通常の方法によりレジスト１１１を除去する。例えば、通常の方法でアッシングを行った後に、硫酸と過酸化水素水との混合液又はアンモニア水と過酸化水素水との混合液を用いた洗浄を行なえばよい。洗浄については、二種の混合液の両方を用いてもよい。
【００６９】
次に、図２（ｄ）に示すように、第１領域１０７において多結晶シリコン膜１０３上にレジスト１１２をパターニングし、該レジスト１１２をマスクとして、第２領域１０８に位置する多結晶シリコン膜１０３にＮ型不純物であるヒ素（Ａｓ）イオンの注入を行なう。注入の条件は、例えば注入エネルギー約２０ｋｅＶで且つドーズ量５×１０2 ／ｃｍ2 とする。これによって、Ｎ型部分１０３ｂが形成される。
【００７０】
Ｎ型部分１０３ｂを形成するためのこのイオン注入により、第２領域１０８の多結晶シリコン膜１０３は、３５ｎｍ程度削られる。この後、レジスト１１２を通常の方法で除去する。この際、第２の領域に位置する多結晶シリコン膜１０３（つまり、Ｎ型部分１０３ｂ）は０〜５ｎｍ程度削られる。
【００７１】
以上の結果、図２（ｅ）に示すように、Ｐ型不純物が注入されたＰ型部分１０３ａと、Ｎ型不純物が注入されたＮ型部分１０３ｂとの厚さの差は、０〜５ｎｍ程度となっている。この後、注入したイオンを活性化するための熱処理を、１０５０℃で且つ数秒間の条件をもって行なう。
【００７２】
続いて、図２（ｆ）に示すように、Ｐ型部分１０３ａ上及びＮ型部分１０３ｂ上に亘ってシリサイド膜を形成するためのニッケル膜１１３を膜厚１０ｎｍに成膜する。この後、熱処理により、ニッケル膜１１３のニッケルとＰ型部分１０３ａ及びＮ型部分１０３ｂ（多結晶シリコン膜１０３）のシリコンとを反応させて、ニッケルシリサイド膜（図示せず）を形成する。
【００７３】
以上の方法によると、図２（ｅ）に示したように、Ｐ型部分１０３ａとＮ型部分１０３ｂとの厚さの差（第１領域１０７と第２領域１０８とにおける、多結晶シリコン膜１０３の厚さの差）を０〜５ｎｍ程度とすることができる。この結果、多結晶シリコン膜１０３上にニッケル膜１１３を形成した際に、段差の部分においても被覆は確実に行なわれる。このため、ニッケル膜１１３をシリサイド化してニッケルシリサイド膜としたとき、断線が生じることはない。このようにして、シリサイド膜の断線及び高抵抗化が抑制された半導体装置を製造することができる。
【００７４】
ここで、多結晶シリコン膜１０３上に発生する段差の大きさと、ニッケルシリサイド膜の断線の発生し易さについて説明する。
【００７５】
まず、図３（ａ）に、上面に段差２０３を有する基板２０１上に金属膜２０２が形成された様子を示している。金属膜２０２は、シリサイド化を行なって金属シリサイド膜とするためのものである。また、段差の大きさをｄ1 ｎｍ、基板２０１の平坦な部分における金属膜２０２の厚さをｔ1 ｎｍとする。
【００７６】
図３（ａ）に示すように、金属膜２０２は、段差２０３の下部において、金属膜２０２の被覆が劣化しやすい。つまり、膜厚が薄くなりやすく、場合によっては金属膜２０２に穴が開いて基板２０１が露出したような状態になることも考えられる。このことが、金属膜２０２をシリサイド化した際に金属シリサイド膜が断線する原因となっている。
【００７７】
図３（ｂ）には、段差２０３の大きさｄ1 及び金属膜２０２の厚さｔ1 と、金属膜２０２をシリサイド化した際の断線の発生について例示している。図中、ｄ1 、及びｔ1 が白丸で示された値である場合には金属膜２０２をシリサイド化した時にも断線は発生しない。これに対し、ｄ1 、及びｔ1 が黒丸で示した値である場合には、金属膜２０２をシリサイド化すると断線が発生する。
【００７８】
このような結果から、金属膜２０２の厚さｔ1 に比べて段差２０３の大きさｄ1 が３倍程度以上大きい場合には断線が発生しやすいものと考えられる。このため、ｄ1 をｔ1 の２倍以下にまで縮小すると、確実にシリサイド膜の断線を抑制することができる。
【００７９】
また、図４（ａ）には、上面に段差２０３を有する金属膜２０２上に金属シリサイド膜２０４が形成された様子を示している。つまり、図３（ａ）に示した金属膜２０３のシリサイド化を行なった後の様子を示している。ここで、段差２０３の大きさをｄ2 ｎｍ、基板２０１の平坦な部分における金属シリサイド膜２０４の厚さをｔ2 ｎｍとする。
【００８０】
更に、図４（ｂ）には、段差２０３の大きさｄ2 及び金属シリサイド膜２０４の厚さｔ2 と、金属シリサイド膜２０４の断線の発生について示している。図中、ｄ2 、及びｔ2 が白丸で示された値である場合には金属シリサイド膜２０４は断線していない。これに対し、ｄ2 、及びｔ2 が黒丸で示した値である場合には、金属シリサイド膜２０４に断線が発生する。
【００８１】
このような結果から、段差２０３の大きさｄ2 が、金属シリサイド膜２０４の厚さｔ2 の２倍以下となるようにすると、金属シリサイド膜２０４の断線を抑制することができると考えられる。
【００８２】
尚、本実施形態においては、多結晶シリコン膜１０３の第１の領域に対し、インジウムを注入することによって多結晶シリコン膜１０３を削り、膜厚を減少させた。しかし、イオン注入を行なうことの可能な元素であり且つＰ型不純物よりも重い元素であって多結晶シリコン膜を削ることができる元素であればよく、インジウムに限定するものではない。具体的には、例えば、ガリウム、ヒ素、アンチモン、アルゴン又はクリプトン等を用いることができる。
【００８３】
また、本実施形態においては、注入したイオンを活性化するためのアニールの後、すぐにシリサイド化するための金属膜（ニッケル膜１１３）を形成した。しかし、シリサイド化を行なわない領域を設けるために、多結晶シリコン膜１０３上に酸化膜又は窒化膜を形成した後、シリサイド化しない領域にレジストをパターニングしてもよい。この後、レジストを形成していない、シリサイド化を行なう領域について、先に形成した酸化膜又は窒化膜を除去し、更にレジストを除去した後、金属膜を形成して更にシリサイド化を行なう。
【００８４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置とその製造方法について、図面を参照して説明する。
【００８５】
本実施形態の半導体装置が備えるデュアルゲート構造の電界効果トランジスタも、図１によって模式的に示されるものである。第１の実施形態の場合と同様であるから、詳しい説明は省略する。
【００８６】
次に、図５（ａ）〜（ｆ）に、本実施形態の半導体装置が備える電界効果トランジスタの製造工程を説明する図を示す。これらも第１の実施形態と同様に、図１にII-II'線のような断面をもって示されている。また、図５（ａ）及び（ｂ）に示す工程は、第１の実施形態において図２（ａ）及び（ｂ）を参照して説明したのと同様の工程であるため、同様の符号を付すことによって説明を省略する。ここまでの工程により、ゲート電極を構成するための多結晶シリコン膜１０３について、第１領域１０７に位置する部分にはＰ型不純物であるボロン（Ｂ+ ）が注入されてＰ型部分１０３ａとなっていると共に、５ｎｍ程度上面が削られている。
【００８７】
次に、レジスト１１１を除去した後、図５（ｃ）に示すように、第１領域１０７において多結晶シリコン膜１０３上にレジスト１１２を形成する。続いて、レジスト１１２をマスクとして、第２領域１０８に位置する多結晶シリコン膜１０３にＮ型不純物としてヒ素（Ａｓ）を注入する。注入の条件は、例えば注入エネルギー約２０ｋｅＶで且つドーズ量５×１０2 ／ｃｍ2 とする。
【００８８】
このイオン注入により、第２領域１０８の多結晶シリコン膜１０３をＮ型部分１０３ｂとすると共に、その上面が３５ｎｍ程度削られる。この後、レジスト１１２を通常の方法で除去する。この際、Ｎ型部分１０３ｂは上面が０〜５ｎｍ程度削られる。
【００８９】
以上の結果、図５（ｄ）に示すように、Ｐ型不純物が注入されたＰ型部分１０３ａと、Ｎ型不純物が注入されたＮ型部分１０３ｂとの厚さの差は、３０ｎｍ以上となっている。このように、第１領域１０７と第２領域１０８との境界において、多結晶シリコン膜１０３の上面に段差１２１が生じている。この後、注入したイオンを活性化するための熱処理を、１０５０℃で且つ数秒間の条件をもって行なう。
【００９０】
次に、エッチングにより、段差１２１の角の部分を取り除き、順テーパー形状とする。このためには、例えば、流量３ｓｃｃｍのＣＦ4 と、流量３０ｓｃｃｍのＯ2 とを含む混合ガスを用いると共に、１３．５６ＭＨｚの高周波電源によりパワー３ｋＷの電力を印加し、基板温度１００℃で且つ１０秒間のプラズマ照射を行なう。ここで、ｓｃｃｍは、流量を０℃で且つ１気圧での体積に換算し、ミリリットル毎分で表す単位である。
【００９１】
このようなエッチングにより、図５（ｅ）に示すように、段差１２１の角がエッチングされ、テーパー形状となる。ここで、テーパー角Ａ（多結晶シリコン膜１０３の膜厚が薄い側である第２領域１０８の上面に対し、テーパー形状部分が立ち上がっている角度）は、約４３度となっている。
【００９２】
この後、通常の洗浄を行なった後、シリサイド化を行なうための金属膜としてニッケル膜１１３を多結晶シリコン膜１０３上（Ｐ型部分１０３ａ上及びＮ型部分１０３ｂ上）に形成する。更に、熱処理により、ニッケルとシリコンとの反応によってニッケルシリサイド膜（図示せず）を形成する。
【００９３】
以上の方法によると、図５（ｅ）に示したように、Ｐ型部分１０３ａとＮ型部分１０３ｂとの境界に生じる段差１２１について、順テーパー形状とすることができる。このため、シリサイド化のためのニッケル膜１１３を多結晶シリコン膜１０３上に形成した際、段差１２１の部分においてもニッケル膜１１３の被覆が劣化するのを抑制している。この結果、ニッケル膜１１３をシリサイド化してニッケルシリサイド膜としたとき、断線が生じるのを抑制することができる。このようにして、シリサイド膜の断線及び高抵抗化が抑制された半導体装置を製造することができる。
【００９４】
尚、本実施形態においては、エッチングはＣＦ4 とＯ2 との混合ガスを用いた。しかし、これに限るものではなく、例えばＡｒを用いるエッチングを行なっても良い。また、エッチングの条件によって、テーパー角Ａを調整することが可能であり、テーパー角Ａは、４０度以上で且つ６０度以下にするのがよい。
【００９５】
また、シリサイド化しない領域を形成するために、ニッケル膜１１３を形成するのに先だって、シリサイド化しない領域を覆うレジストを形成しても良い。このことは、第１の実施形態と同様であるから、詳しい説明は省略する。
【００９６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置とその製造方法について、図面を参照して説明する。
【００９７】
本実施形態の半導体装置が備えるデュアルゲート構造の電界効果トランジスタも、図１によって模式的に示されるものである。第１の実施形態の場合と同様であるから、詳しい説明は省略する。
【００９８】
次に、図６（ａ）〜（ｄ）に、本実施形態の半導体装置が備える電界効果トランジスタの製造工程を説明する図を示す。ここで、本実施形態において、はじめに第２の実施形態の図５（ａ）〜（ｄ）に示した工程と同様の工程を行なう。図６（ａ）には、図５（ｄ）と同じ図を示している。つまり、ゲート電極を構成する多結晶シリコン膜１０３について、第１領域１０７においてはＰ型不純部としてボロン（Ｂ+ ）が注入されてＰ型部分１０３ａとなると共に、５ｎｍ程度上面が削られている。また、第２領域１０８においては、Ｎ型不純物としてヒ素（Ａｓ）が注入されてＮ型部分１０３ｂとなると共に、３５ｎｍ程度上面が削られている。このことから、第１領域１０７と第２領域１０８との境界において、多結晶シリコン膜１０３の上面に段差１２１が生じている。
【００９９】
次に、図６（ｂ）に示すように、シリコン膜１０３上に、段差１２１を含む領域が開口したレジスト１２２をパターニングする。更に、図６（ｃ）に示すように、レジスト１２２をマスクとして、多結晶シリコン膜１０３の段差１２１を含む領域にインジウムを注入する。この時の注入の条件は、例えば注入エネルギー約３０ｋｅＶで且つドーズ量５×１０14／ｃｍ2 とする。これによって、多結晶シリコン膜１０３の上面の一部が段差１２１を含めて削られ、滑らかに凹んだ面となる。言い換えると、第１領域１０７と第２領域１０８との境界（Ｐ型部分１０３ａとＮ型部分１０３ｂとの境界）において、順テーパー状の形状となる。この時、テーパー角は、例えば約５７度となる。
【０１００】
この後、通常の方法によりレジスト１２２を除去し、シリサイドを形成するための金属膜として、多結晶シリコン膜１０３上に第１領域１０７と第２領域１０８とに亘ってニッケル膜１１３を例えば厚さ１０ｎｍに形成する。更に、熱処理により、ニッケル膜１１３のニッケルと多結晶シリコン膜１０３のシリコンとを反応させて、ニッケルシリサイド膜（図示せず）を形成する。
【０１０１】
以上の方法によると、図６（ｃ）に示すように、第１領域１０７と第２領域１０８との境界を含む領域において多結晶シリコン膜１０３上面の一部を取り除くことにより、境界に生じていた段差１２１を除き、順テーパー状の形状とすることができる。このため、多結晶シリコン膜１０３上にニッケル膜１１３を形成した際に、境界の部分においても被覆は確実に行なわれる。この結果、ニッケル膜１１３をシリサイド化してニッケルシリサイド膜としたとき、断線が生じることはない。このようにして、シリサイド膜の断線及び高抵抗化が抑制された半導体装置を製造することができる。
【０１０２】
更に、境界の部分以外にはイオン注入が行われないため、安定した素子特性を得ることが可能である。
【０１０３】
尚、本実施形態において、段差１２１を含む領域にはインジウムを注入した。しかし、第１の実施形態の場合と同様、インジウムに限るものではなく、例えば、ガリウム、ヒ素、アンチモン、アルゴン又はクリプトン等を用いることができる。また、注入の条件によってテーパー角を調整することが可能であり、４０度以上で且つ６０度以下にするのが良い。
【０１０４】
また、シリサイド化しない領域を形成するために、ニッケル膜１１３を形成するのに先だって、シリサイド化しない領域を覆うレジストの形成等を行なっても良い。このことは、第１及び第２の実施形態と同様であるから、詳しい説明は省略する。
【０１０５】
以上の各実施形態に説明したように、本発明に係る半導体装置及びその製造方法によると、金属シリサイド膜を備えるデュアルゲート構造の半導体装置において、集積度の低下を招くことなく金属シリサイド膜の断線を防ぐことができる。
【０１０６】
尚、以上のいずれの実施形態においても、金属膜としてニッケル膜を形成し、これと多結晶シリコン膜との反応によりニッケルシリサイド膜を形成している。しかし、ニッケル以外の金属、例えばコバルト、チタン又は白金を用いて、それぞれの金属シリサイド膜を形成することも可能である。
【０１０７】
また、以上ではいずれもデュアルゲート構造を有するＦＥＴのゲート電極におけるＰＮ接合の位置に発生する段差について説明したが、この他にも、シリサイド膜を形成する面に段差が存在するような場合には適用可能である。つまり、多結晶シリコン膜の膜厚を揃えて段差を小さくする、段差の角の部分を除いてテーパー形状とする又は段差を含む領域の表面を一部取り除いて段差のない滑らかな面を形成する等の方法により、シリサイド膜の断線を軽減できる。
【産業上の利用可能性】
【０１０８】
本発明に係る半導体装置及びその製造方法は、ＰＮ接合の部分におけるシリサイド膜の断線の抑制が実現されていることから、シリサイド膜を有するデュアルゲート構造の半導体装置等に有用である。
【図面の簡単な説明】
【０１０９】
【図１】図１は、本発明の各実施形態に係る半導体装置が備える電界効果トランジスタを示す図である。
【図２】図２（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程を説明する図である。
【図３】図３（ａ）は、段差のある基板上にシリサイド化のための金属膜が形成された様子を示す図であり、図３（ｂ）は、段差の大きさ及び金属膜の厚さと、金属シリサイド膜の断線発生との関係を示す図である。
【図４】図４（ａ）は、段差のある基板上に金属シリサイド膜が形成された様子を示す図であり、図４（ｂ）は、段差の大きさ及び金属シリサイド膜の厚さと、断線の発生との関係を示す図である。
【図５】図５（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を説明する図である。
【図６】図６（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造工程を説明する図である。
【図７】図７は、一従来技術の半導体装置におけるゲート電極の構成を示す平面図である。
【図８】図８（ａ）〜（ｅ）は、他の従来技術である半導体装置の製造工程を説明する図である。
【符号の説明】
【０１１０】
１０１      半導体基板
１０２      ゲート酸化膜
１０３      多結晶シリコン膜
１０３ａ    Ｐ型部分
１０３ｂ    Ｎ型部分
１０４      金属シリサイド膜
１０５      ゲート電極
１０６      サイドウォール
１０７      第１の領域
１０８      第２の領域
１１０      素子分離
１１１      レジスト
１１２      レジスト
１１３      ニッケル膜
１２１      段差
２０１      基板
２０２      金属膜
２０３      段差
２０４      金属シリサイド膜
【図１】
2007096060.tif 000003
【図２】
2007096060.tif 000004
【図３】
2007096060.tif 000005
【図４】
2007096060.tif 000006
【図５】
2007096060.tif 000007
【図６】
2007096060.tif 000008
【図７】
2007096060.tif 000009
【図８】
2007096060.tif 000010