(57)【要約】【課題】耐湿性と低容量特性とを兼ね備えたＰＩＮダイオードを製造する。【解決手段】ＰＩＮダイオードのチップを製造する工程において、ＣＶＤ法によりｎ＋＋型高濃度基板１上にＰＳＧ膜９を堆積し、低圧熱ＣＶＤ法によりＰＳＧ膜９上にＳｉ３Ｎ４膜１０を堆積することによって、ＰＳＧ膜９およびＳｉ３Ｎ４膜１０からなる表面保護膜を形成する。また、ｐ＋＋型半導体領域５と電気的に接続する表面電極１２は、Ｓｉ３Ｎ４膜１０の成膜後に形成する。【選択図】図７
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【特許請求の範囲】
【請求項１】
（ａ）第１導電型の高濃度基板の主面上に高抵抗エピタキシャル層を形成する工程、
（ｂ）前記高抵抗エピタキシャル層上に第２導電型の第１半導体層を形成する工程、
（ｃ）前記第１半導体層の形成後、前記高濃度基板上にＳｉ３Ｎ４膜を含む表面保護膜を形成する工程、
（ｄ）前記表面保護膜の存在下において、前記高濃度基板の前記主面上に前記第１半導体層と電気的に接続するアルミニウムを主成分とする第１電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）第１導電型の高濃度基板の主面上に高抵抗エピタキシャル層を形成する工程、
（ｂ）前記高抵抗エピタキシャル層上に第２導電型の第１半導体層を形成する工程、
（ｃ）前記第１半導体層の形成後、前記高濃度基板上にＳｉ３Ｎ４膜を含む表面保護膜を形成する工程、
（ｄ）前記表面保護膜の存在下において、前記高濃度基板の前記主面上に前記第１半導体層と電気的に接続するアルミニウムを主成分とする第１電極を形成する工程、
を含み、
前記Ｓｉ３Ｎ４膜は、低圧熱ＣＶＤ法で形成することを特徴とする半導体装置の製造方法。
【請求項３】
ＰＩＮダイオードを含む半導体装置の製造方法であって、
（ａ）第１導電型の高濃度基板の主面上に高抵抗エピタキシャル層を形成する工程、
（ｂ）前記高抵抗エピタキシャル層上に第２導電型の第１半導体層を形成する工程、
（ｃ）前記第１半導体層の形成後、前記高濃度基板上にＳｉ３Ｎ４膜を含む表面保護膜を形成する工程、
（ｄ）前記表面保護膜の存在下において、前記高濃度基板の前記主面上に前記第１半導体層と電気的に接続するアルミニウムを主成分とする第１電極を形成する工程、
（ｅ）前記（ｃ）工程後かつ前記（ｄ）工程前に前記表面保護膜に熱処理を施す工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
ＰＩＮダイオードを含む半導体装置の製造方法であって、
（ａ）第１導電型の高濃度基板の主面上に高抵抗エピタキシャル層を形成する工程、
（ｂ）前記高抵抗エピタキシャル層上に第２導電型の第１半導体層を形成する工程、
（ｃ）前記第１半導体層の形成後、前記高濃度基板上にＳｉ３Ｎ４膜を含む表面保護膜を形成する工程、
（ｄ）前記表面保護膜の存在下において、前記高濃度基板の前記主面上に前記第１半導体層と電気的に接続するアルミニウムを主成分とする第１電極を形成する工程、
（ｅ）前記（ｄ）工程後、前記高濃度基板を切断して複数の半導体チップを形成する工程、
（ｆ）前記複数の半導体チップの各々に高温を伴う第１処理を施す工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
ＰＩＮダイオードを含む半導体装置の製造方法であって、
（ａ）第１導電型の高濃度基板の主面上に高抵抗エピタキシャル層を形成する工程、
（ｂ）前記高抵抗エピタキシャル層上に第２導電型の第１半導体層を形成する工程、
（ｃ）前記第１半導体層の形成後、前記高濃度基板上にＳｉ３Ｎ４膜を含む表面保護膜を形成する工程、
（ｄ）前記表面保護膜の存在下において、前記高濃度基板の前記主面上に前記第１半導体層と電気的に接続するアルミニウムを主成分とする第１電極を形成する工程、
を含み、
前記Ｓｉ３Ｎ４膜は、低圧熱ＣＶＤ法で形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＰＩＮダイオードの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平８−３７２８２号公報（特許文献１）には、強誘電体キャパシタにおける水素による特性劣化を防止するために、保護膜としての窒化シリコン膜をスパッタリング法で形成することにより、水素含有量が１×１０２１個／ｃｍ３以下のシリコン窒化膜を形成する技術が開示されている。
【０００３】
特開平１１−５４５０５号公報（特許文献２）には、窒化シリコン膜中の水素含有量を低減するために、窒化シリコン膜をプラズマＣＶＤ法により形成して、その後真空雰囲気中で熱処理して窒化シリコン膜中の水素含有量を低減する技術が開示されている。
【０００４】
特開平９−２６０３７２号公報（特許文献３）には、容量の誘電体膜として窒化シリコン膜を用いた時に、水素によるリーク電流不良を低減するために窒化シリコン膜中の水素濃度を低減した膜とすることを目的として、ＣＶＤ法で窒化シリコン膜を形成後に熱処理を行なって低水素化する技術が開示されている。
【０００５】
特開平１１−１７６９４７号公報（特許文献４）には、ゲート電極の保護膜あるいは側壁膜として窒化シリコン膜を用いた時に、窒化シリコン膜中に含まれる水素が移動してゲート電極中のホウ素がゲート絶縁膜に拡散することによるしきい値電圧の変動の問題を解決するために、珪素ガスと窒素ガスにより窒化シリコン膜を形成することで水素を含まない窒化シリコン膜を形成する技術が開示されている。
【０００６】
特開平１１−７４４８５号公報（特許文献５）には、キャパシタ絶縁膜として窒化シリコン膜を用いる場合において、水素起因のリーク電流を低減するために、四塩化シリコンガスおよびアンモニアガスの混合ガスを用いた減圧ＣＶＤ法により窒化シリコン膜を形成して水素面密度を１×１０１５ｃｍ−２以下とする技術が開示されている。
【特許文献１】特開平８−３７２８２号公報（段落番号［００１５］−［００２０］、図１）
【特許文献２】特開平１１−５４５０５号公報（段落番号［００１１］、［００１２］、図１）
【特許文献３】特開平９−２６０３７２号公報（段落番号［００１６］−［００１８］、図１、図２）
【特許文献４】特開平１１−１７６９４７号公報（段落番号［００２０］−［００２４］、図１−図３）
【特許文献５】特開平１１−７４４８５号公報（段落番号［００５８］−［００５９］、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年、携帯電話等の移動体通信機器においては、使用周波数帯の高周波化が進んでいる。そのため、このような移動体通信機器に含まれる回路の高周波特性を向上するために、その回路中に含まれるＰＩＮダイオードには、更なる低容量特性が求められている。
【０００８】
ＰＩＮダイオードを形成している半導体チップ（以下、単にチップと記す）においては、ｐ型層とｎ型層との間にｉ型層を挟んだ構造を有している。また、そのｉ型層中の不純物濃度が極めて低いことから、拡散電位によってチップ全体に空乏層が広がり、低容量特性を得ることを可能としている。チップの表面保護膜は、可動イオンのゲッター膜であるＰＳＧ（Phospho Silicate Glass：リンガラス）膜および耐湿膜であるプラズマＣＶＤ（Chemical Vapor Deposition）法で成膜した窒化シリコン膜（以降、Ｐ−ＳｉＮ膜と記す）を積層した構造を有している。
【０００９】
Ｐ−ＳｉＮ膜は、チップ外部からの水分の浸入を防ぐ役割を有している一方で、膜中の水素含有量が多いことから蓄電しやすい性質を有している。そのため、チップ中に高抵抗エピタキシャル層を有するＰＩＮダイオードでは、Ｐ−ＳｉＮ膜の成膜後に極性の表面反転および電荷の表面蓄積が発生し、寄生容量が生じてしまう不具合があった。この不具合の対策として、Ｐ−ＳｉＮ膜の成膜後に紫外線照射によって蓄積した電荷を揮発させる手段が考えられるが、作業工程の追加によりＰＩＮダイオードの工期が延びてしまう課題がある。また、紫外線照射後に、たとえば３８０℃程度以上の熱処理工程がある場合には、ＰＩＮダイオードの容量特性が再度変動してしまう課題を有している。
【００１０】
本発明の目的は、耐湿性と低容量特性とを兼ね備えたＰＩＮダイオードを製造できる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体装置の製造方法は、
（ａ）第１導電型の高濃度基板の主面上に高抵抗エピタキシャル層を形成する工程、
（ｂ）前記高抵抗エピタキシャル層上に第２導電型の第１半導体層を形成する工程、
（ｃ）前記第１半導体層の形成後、前記高濃度基板上にＳｉ３Ｎ４膜を含む表面保護膜を形成する工程、
（ｄ）前記表面保護膜の存在下において、前記高濃度基板の前記主面上に前記第１半導体層と電気的に接続するアルミニウムを主成分とする第１電極を形成する工程、
を含む。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
すなわち、ＰＩＮダイオードのチップの表面保護膜に含まれる窒化シリコン膜を低圧熱ＣＶＤ法により成膜したＳｉ３Ｎ４膜とすることにより、耐湿性と低容量特性とを兼ね備えたＰＩＮダイオードを製造することができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２１】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
（実施の形態１）
本実施の形態１の半導体装置は、たとえばＰＩＮダイオードを含むものである。この本実施の形態１の半導体装置の製造工程について図１〜図９を用いて説明する。
【００２５】
図１は、本実施の形態１の半導体装置の製造工程を示したフローチャートであり、図２〜図９は、本実施の形態１の半導体装置の製造工程中の要部断面図である。
【００２６】
まず、図２に示すように、ｎ型の不純物（たとえばＰ（リン））が高濃度でドープされたｎ＋＋型（第１導電型）高濃度基板１上にｎ−−型エピタキシャル層を成長させることにより、本実施の形態１のＰＩＮダイオードのＩ層２を形成する（工程Ｐ１）。このＩ層２は、抵抗率が約１００Ωｃｍ〜１０００Ωｃｍ程度であり、その厚さは、たとえば約８μｍ程度とすることを例示できる。
【００２７】
次に、図３に示すように、ｎ＋＋型高濃度基板１に熱処理を施し、Ｉ層２の表面に酸化シリコン膜３を形成する（工程Ｐ２）。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３をドライエッチングし、Ｉ層２に達する開口部４を形成する。続いて、その開口部４よりＩ層２にｐ型の不純物（たとえばＢ（ホウ素））を導入し、ｐ＋＋型（第２導電型）半導体領域（第１半導体層）５を形成する。次いで、Ｎ２（窒素）雰囲気中において、ｎ＋＋型高濃度基板１に１０００℃程度の熱処理を施すことにより、ｐ＋＋型半導体領域５、Ｉ層２およびｎ＋＋型高濃度基板１によるＰＩＮ接合を形成することができる（工程Ｐ３）。
【００２８】
次に、図４に示すように、酸化シリコン膜３を除去した後、高温低圧ＣＶＤ法によりＩ層２上に酸化シリコン膜６を堆積する（工程Ｐ４）。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜６をドライエッチングし、開口部７を形成する。続いて、その開口部７よりＩ層２にｎ型の不純物（たとえばＰ）を導入し、平面でｐ＋＋型半導体領域５を取り囲むｎ＋＋型ガードリング領域８を形成する（工程Ｐ５）。このようなｎ＋＋型ガードリング領域８を形成したことにより、本実施の形態１のＰＩＮダイオードの完成後（使用時）において、Ｉ層２に広がる空乏層をｎ＋＋型ガードリング領域８で遮断することができる。また、Ｉ層２に広がる空乏層を遮断することによって、Ｉ層２とｎ＋＋型高濃度基板１との接合面積、およびＩ層２とｐ＋＋型半導体領域５との接合面積を小さくすることができる。それにより、Ｉ層２に形成される接合容量を小さくすることが可能となる。すなわち、本実施の形態１によりＰＩＮダイオードを低容量化することができる。
【００２９】
次に、図５に示すように、たとえばＣＶＤ法によりｎ＋＋型高濃度基板１上にＰＳＧ（Phospho Silicate Glass）膜９を堆積する（工程Ｐ６）。続いて、低圧熱ＣＶＤ法によりＰＳＧ膜９上にＳｉ３Ｎ４膜１０を堆積し（工程Ｐ７）、ＰＳＧ膜９およびＳｉ３Ｎ４膜１０からなる表面保護膜を形成する。
【００３０】
ところで、上記Ｓｉ３Ｎ４膜１０の代わりに、プラズマＣＶＤ法で成膜したＰ−ＳｉＮ膜とした場合には、耐湿性がある一方で、膜中にＳｉ−ＮＨ−Ｓｉ、ＳｉＨおよびＮＨ等の水素を含む要素が多くなり、熱処理によって蓄電しやすくなる。このような水素を含む要素は、電荷を取り込みやすいことから、Ｐ−ＳｉＮ膜の成膜後に極性の表面反転および電荷の表面蓄積が発生し、ＰＩＮダイオードに寄生容量が生じてしまう不具合が懸念される。一方、本実施の形態１のように低圧熱ＣＶＤ法により成膜したＳｉ３Ｎ４膜１０は、耐湿性を有し、ほぼ科学量論比（Ｓｉ／Ｎ＝０．７５）を示し、膜中にほとんど水素を含まない特徴を有する。そのため、Ｓｉ３Ｎ４膜１０を用いて表面保護膜を形成することにより、表面保護膜中の電荷蓄積を防ぐことができる。それにより、ＰＩＮダイオードに寄生容量が生じてしまうことを防ぐことができるので、ＰＩＮダイオードの低容量特性化を実現することができる。また、Ｐ−ＳｉＮ膜を用いた場合には、Ｐ−ＳｉＮ膜の成膜後に紫外線照射によって蓄積した電荷を揮発させる工程が必要となるが、Ｓｉ３Ｎ４膜１０を用いた場合には、この工程を省略することができる。すなわち、本実施の形態１の半導体装置の工期を短縮化することができる。
【００３１】
次に、ｎ＋＋型高濃度基板１に熱処理を施すことによって、本実施の形態１のＰＩＮダイオードの容量特性の低下を防いでもよい（工程Ｐ８）。なお、この熱処理工程は省略してもよい。
【００３２】
次に、図６に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてＳｉ３Ｎ４膜１０、ＰＳＧ膜９および酸化シリコン膜６をドライエッチングし、ｐ＋＋型半導体領域５に達する開口部１１を形成する（工程Ｐ９）。
【００３３】
次に、図７に示すように、開口部１１の内部を含むｎ＋＋型高濃度基板１上にＡｌ（アルミニウム）およびＳｉ（シリコン）からなる合金膜を蒸着する。続いて、フォトレジスト膜をマスクにして、そのＡｌおよびＳｉからなる合金膜をエッチングすることにより、表面電極（第１電極）１２を形成する（工程Ｐ１０）。表面電極１２はＡｌおよびＳｉからなる合金膜から形成されていることから、前述の低圧熱ＣＶＤ法によるＳｉ３Ｎ４膜１０の成膜時の温度（８００℃〜９００℃程度）に耐えられない。そのため、本実施の形態１のように、表面電極１２は、Ｓｉ３Ｎ４膜１０の成膜後に形成することが好ましい。
【００３４】
次に、図８に示すように、表面電極１２や表面保護膜などが形成されたｎ＋＋型高濃度基板１の主面の水素等を除去するための熱処理（工程Ｐ１１）を施した後、ｎ＋＋型高濃度基板１の主面に、その主面を保護するためのプラスチックでできた保護テープ（図示は省略）を貼り付ける。続いて、ｎ＋＋型高濃度基板１の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ＋＋型高濃度基板１を薄くする（工程Ｐ１２）。なお、ｎ＋＋型高濃度基板１の裏面を研削した後に、さらにｎ＋＋型高濃度基板１の裏面をライトエッチングしてもよい。
【００３５】
次に、上記保護テープを剥がし、ｎ＋＋型高濃度基板１を洗浄した後、ｎ＋＋型高濃度基板１の裏面にＡｕ（金）／Ｓｂ（アンチモン）／Ａｕからなる多層膜を堆積する。続いて、そのＡｕ／Ｓｂ／Ａｕからなる多層膜をウェットエッチングし、裏面電極１３を形成する（工程Ｐ１３）。
【００３６】
次に、図９に示すように、ｎ＋＋型高濃度基板１をダイシングにより分割し、単位素子のＰＩＮダイオードのチップ１４に分割する（工程Ｐ１４）。続いて、個々のチップ１４を封止樹脂により封止し、パッケージングする（工程Ｐ１５）。このパッケージングにおいては、リード１５にチップ１４の裏面電極１３を接続する。そして、表面電極１２を、ボンディングワイヤ１６を介してリード１７と電気的に接続する。続いて、リード１５、１７、チップ１４およびボンディングワイヤ１６を封止樹脂１８により封止（第１処理）することにより、リード１５、１７の一部を実装用に外部に露出させたパッケージを形成する。この封止工程において、多数のチップとリードとを一括モールドした後にダイシングにより個々のデバイスに分割する一括モールド方式、いわゆるＭＡＰ（Mold Array Package）方式を用いた場合には、チップ１４に熱が長時間加わることになる。そのため、Ｓｉ３Ｎ４膜１０の代わりにＰ−ＳｉＮ膜とした場合には、この時の熱によって電荷を取り込んでしまう不具合が懸念されるが、低圧熱ＣＶＤ法により成膜したＳｉ３Ｎ４膜１０を用いた場合には、この不具合を防ぐことができる。すなわち、本実施の形態１によれば、Ｓｉ３Ｎ４膜１０の成膜後の熱を伴う処理に関して制約事項を減らすことが可能となる。
【００３７】
その後、封止樹脂１８の外周面にレーザー印字等の極性識別マークを形成する。以上のように製造された本実施の形態１のパッケージは、配線（実装）基板に実装（工程Ｐ１６）されて、たとえば携帯電話等の移動体通信機器に組み込まれる。
【００３８】
ここで、図１０は、蒸着法を用いた裏面電極形成前後、およびリード１５にチップ１４の裏面電極１３を接続（チップ実装）する際の熱処理（第１処理）時における、単位素子の本実施の形態１のＰＩＮダイオードの容量値の変化率の特性を示したものであり、Ｓｉ３Ｎ４膜１０の代わりにＰ−ＳｉＮ膜とした場合のＰＩＮダイオードの容量値の変化率の特性についても併せて示してある。図１０に示すように、Ｐ−ＳｉＮ膜を用いた場合には、裏面電極の蒸着中およびリード１５にチップ１４の裏面電極１３を接続する際の熱でＰ−ＳｉＮ膜が電荷を取り込んでしまうことにより、ＰＩＮダイオードの容量値が上昇してしまう。一方、本実施の形態１のＳｉ３Ｎ４膜１０を用いている場合には、このような熱が加わっても電荷を取り込んでしまうことを防ぐことができるので、ＰＩＮダイオードの容量値の上昇を防ぐことができる。すなわち、本実施の形態１によれば、ＰＩＮダイオードの低容量化を実現することができる。
【００３９】
（実施の形態２）
図１１および図１２は、それぞれ本実施の形態２のＰＩＮダイオードの要部断面図であり、それぞれ異なる構造のＰＩＮダイオードを図示している。
【００４０】
本実施の形態２のＰＩＮダイオードは、ｎ＋＋型高濃度基板１に達する溝２Ａにより平面でＰＩＮ接合部（ｐ＋＋型半導体領域５）を取り囲む構造（図１１参照）、もしくは平面でＰＩＮ接合部（ｐ＋＋型半導体領域５）を取り囲む領域のＩ層２を除去してメサ型接合構造（図１２参照）としている。また、前記実施の形態１で示したｎ＋＋型ガードリング領域８（図４参照）は省略されている。それら以外の構造は、前記実施の形態１のＰＩＮダイオードと同様である。このような構造の本実施の形態２のＰＩＮダイオードの製造工程においても、Ｓｉ３Ｎ４膜１０は前記実施の形態１と同様の工程（図５およびその説明を参照）で成膜することができる。それにより、本実施の形態２のＰＩＮダイオードにおいても、寄生容量が生じてしまうことを防ぐことができるので、ＰＩＮダイオードの低容量特性化を実現することができる。また、本実施の形態２のＰＩＮダイオードにおいても、Ｓｉ３Ｎ４膜１０の代わりにＰ−ＳｉＮ膜を用いた場合に必要となる電荷を揮発させる工程を省略できるので、本実施の形態２の半導体装置の工期を短縮化することができる。本実施の形態２においては、ｎ＋＋型ガードリング領域８を形成しないため、酸化シリコン膜６は、溝２Ａの側面あるいはメサ型の側面部にそのまま残されており、側面部の保護膜は、酸化シリコン膜６、ＰＳＧ膜９およびＳｉ３Ｎ４膜１０の３層の積層構造で形成されている。
【００４１】
本実施の形態２のように、溝２Ａまたはメサ型接合構造を形成することにより、ＰＩＮダイオードの使用時においてＩ層２に広がる空乏層を溝２Ａまたはメサ部で遮断することができる。それにより、ＰＩＮ接合部の接合面積を小さくすることができるので、ＰＩＮ接合部における接合容量を小さくすることができる。すなわち、ＰＩＮダイオードの更なる低容量特性化を実現することができる。
【００４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４３】
本発明の半導体装置の製造方法は、たとえばＰＩＮダイオードの製造工程に適用することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施の形態である半導体装置の製造工程を示すフローチャートである。
【図２】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の製造工程中における熱処理とＰＩＮダイオードの容量特性との関係を示す説明図である。
【図１１】本発明の他の実施の形態である半導体装置の要部断面図である。
【図１２】本発明の他の実施の形態である半導体装置の要部断面図である。
【符号の説明】
【００４５】
１  ｎ＋＋型高濃度基板
２  Ｉ層
２Ａ  溝
３  酸化シリコン膜
４  開口部
５  ｐ＋＋型半導体領域（第１半導体層）
６  酸化シリコン膜
７  開口部
８  ｎ＋＋型ガードリング領域
９  ＰＳＧ膜
１０  Ｓｉ３Ｎ４膜
１１  開口部
１２  表面電極（第１電極）
１３  裏面電極
１４  チップ
１５  リード
１６  ボンディングワイヤ
１７  リード
１８  封止樹脂
Ｐ１〜Ｐ１６  工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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