(57)【要約】【課題】省電力モード等において周波数が大きく変動するリファレンスクロックに応答し、ＰＬＬクロックを出力するＰＬＬ制御回路では、省電力モード時等においてリファレンスクロックの変動に追随できず、誤動作が生じる場合があった。【解決手段】リファレンスクロックに応答し、ＰＬＬクロックを出力するＰＬＬ制御回路において、リファレンスクロックの変動の際にも、ＰＬＬクロックの周波数が実質的に一定になるような周波数調整を行う周波数調整回路を備えている。周波数調整回路はＰＬＬクロックの周波数を決定するカウンタの設定値をリファレンスクロック周波数の変動に応じて変化させる。【選択図】図５
2007129306.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬ制御回路であって、
ＰＬＬの出力周波数を変更制御するカウンタ部と、
前記ＰＬＬに入力されるリファレンスクロックを検知する検出部と、
前記検出部の検出結果に基づき前記カウンタ部の設定値を変更する設定変更部と、
を有することを特徴とするＰＬＬ制御回路。
【請求項２】
ＰＬＬ制御回路であって、
ＰＬＬの出力周波数を変更制御するカウンタ部と、
前記ＰＬＬに入力されるリファレンスクロックを検知する検出部と、
前記検出部の検出結果に基づきリファレンスクロックをカウントするカウント部と、
前記ＰＬＬへのリファレンスクロックと帰還クロックの供給停止を制御する回路と、
を有することを特徴とするＰＬＬ制御回路。
【請求項３】
請求項１に記載のＰＬＬ制御回路において、リファレンスクロックをＰＬＬ逓倍後のクロックでサンプリングすることで周波数変化を可能とするＰＬＬ制御回路。
【請求項４】
請求項１に記載のＰＬＬ制御回路において、リファレンスクロックを第２のクロックでサンプリングすることで周波数変化を可能とするＰＬＬ制御回路。
【請求項５】
請求項２に記載のＰＬＬ制御回路において、リファレンスクロックをカウントすることにより時間を測定することを可能とするＰＬＬ制御回路。
【請求項６】
請求項２に記載のＰＬＬ制御回路において、第２のクロックをカウントすることにより時間を測定することを可能とするＰＬＬ制御回路。
【請求項７】
周波数が変化するリファレンスクロックを受けて、ＰＬＬクロックを出力するＰＬＬ制御回路において、前記リファレンスクロックの周波数を測定し、前記リファレンスクロックの周波数変化を検出する手段と、前記リファレンスクロックの周波数変化に応じて、ＰＬＬクロックの周波数を決定するパラメータを備えた回路要素を変更制御し、前記ＰＬＬクロックの周波数が実質的に一定になるように制御する周波数調整部とを有することを特徴とするＰＬＬ制御回路。
【請求項８】
請求項７において、前記周波数変化を検出する手段は、前記リファレンスクロックの周波数をデジタル的に測定・検出する周波数測定回路を有し、他方、前記周波数調整部は、前記リファレンスクロック周波数変化前及び後の周波数から、前記回路要素のパラメータを更新し、前記回路要素に設定する設定回路を含んでいることを特徴とするＰＬＬ制御回路。
【請求項９】
請求項７において、前記周波数変化を検出する手段は、前記リファレンスクロックの停止を判定する周波数判定回路を有し、他方、前記周波数調整部は、前記リファレンスクロックの停止中、ＰＬＬを自走状態にするクロック停止制御回路を有していることを特徴とするＰＬＬ制御回路。
【請求項１０】
請求項７〜９において、前記回路要素は、分周比を可変できる少なくとも一つの可変カウンタであることを特徴とするＰＬＬ制御回路。
【請求項１１】
請求項７〜９において、前記回路要素は、前記リファレンスクロックを受けて分周する第１の可変カウンタと、前記ＰＬＬクロックを受けて分周する第２の可変カウンタとによって構成されていることを特徴とするＰＬＬ制御回路。
【請求項１２】
請求項１〜１１のいずれかに記載されたＰＬＬ制御回路を備えたことを特徴とする電子装置。
【請求項１３】
請求項１〜１１のいずれかに記載されたＰＬＬ制御回路を備えたことを特徴とする携帯端末。
【請求項１４】
ＰＬＬクロックを生成するＰＬＬを備え、周波数が変動するリファレンスクロックに応じて、前記ＰＬＬクロックを制御する制御方法において、前記リファレンスクロックの周波数変化を検出するステップと、周波数変化が検出された場合、前記ＰＬＬクロックを決定するパラメータを前記周波数変化に応じて変化させることにより、前記ＰＬＬクロックの周波数を実質的に一定に維持するステップとを有することを特徴とするＰＬＬ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop：位相同期ループ）回路を制御するＰＬＬ制御回路に関し、特に、携帯端末等、移動無線通信装置に使用されるＰＬＬ制御回路に関する。
【背景技術】
【０００２】
一般に、この種のＰＬＬ回路（以下、単にＰＬＬ）は、電圧制御発振器（ＶＣＯ）、位相比較器、及び、ループフィルタによって構成されている。具体的に説明すると、位相比較器は、外部から与えられる入力信号と、ＶＣＯから出力される出力信号との間の位相差を検出し、ループフィルタを介して、位相差をあらわす電圧をＶＣＯに帰還している。この構成を有するＰＬＬは、ＶＣＯの発振周波数を入力信号の周波数・位相に一致するように、制御することができる。
【０００３】
通常、ＰＬＬは、半導体集積回路化されて、多種多様な機器に使用されている。このうち、携帯電話機等の携帯端末に適用できるＰＬＬが特開２００３−１５２５３５号公報（特許文献１）及び特開２００３-１３３９５１号公報（特許文献２）に記載されている。
【０００４】
特許文献１は、ＧＳＭ（Global System for Mobile Communication)、ＤＣＳ（Digital Cellular System）、及び、ＰＣＳ（Personal Communication System）等、複数の周波数帯域で動作可能なＶＣＯを使用し、ＶＣＯの発振可能な周波数帯域を広くしてもＶＣＯの制御電圧の感度が高くならず、外来ノイズ、電源電圧変動による影響を受けにくいＰＬＬを開示している。
【０００５】
即ち、特許文献１では、ＰＬＬを構成する発振回路の制御電圧を所定の電圧に固定した状態で各帯域での発振回路の発振周波数を測定して記憶回路に記憶しておき、ＰＬＬ動作時に与えられる帯域指定用の設定値と記憶された周波数の測定値とを比較し、比較結果から実際に発振回路で使用する帯域を決定している。
【０００６】
このため、特許文献１に示されたＰＬＬは、記憶回路のほかに、ＶＣＯに接続された可変分周器、基準発振器の出力とＶＣＯの出力とから周波数をカウントする周波数カウンタ、及び、ＶＣＯの出力と基準発振器の出力との位相を比較する位相比較器を備えている。
【０００７】
他方、特許文献２はＣＰＵからデータ信号、クロック信号、及び、ストローブ（ＳＴＢ）を受けて動作するＰＬＬを開示している。特許文献２では、データ信号を用いて、プログラマブルカウンタに所望のカウント値を設定することにより、所望の周波数の信号を生成できることが開示されている。
【０００８】
また、特許文献２は、ストローブ信号にノイズが重畳されても誤動作が発生しないように、ノイズを無視する回路を設けたＰＬＬを提案している。即ち、ストローブ信号として、所定のパルス幅を有するストローブ信号をＣＰＵから生成する一方、ストローブ信号のパルス幅期間、リファレンス信号をカウンタによってカウントすることにより、ストローブ信号とノイズとを識別して、ノイズによる誤動作が発生しないようにしている。
【０００９】
上に説明したように、特許文献１及び２は、周波数カウンタ或いはプログラマブルカウンタを使用して、周波数を可変することができるＰＬＬを開示している。
【００１０】
【特許文献１】特開２００３−１５２５３５号公報
【特許文献２】特開２００３-１３３９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１及び２は、携帯端末等、移動無線通信装置における移動無線通信装置特有の問題があること、及び、移動無線通信装置に使用されるＰＬＬでは、これらの問題に対応した対策が取られなければならないことについて、何等指摘していない。
【００１２】
具体的に言えば、携帯端末等の移動無線通信装置では、消費電力を低減するために、非通話時、或いは、待受け時等、通話時における通話モードに比較して消費電力を少なくする省電力モードが設定されているのが普通である。ここで、省電力モードは、設定の場合等とは異なり、携帯端末等、移動無線通信装置の動作時に一時的に行われるモードである。
【００１３】
また、携帯端末のうち携帯電話機は、ＣＰＵ及びリファレンスクロックを発生するクロック発生器を含む集積回路部と、リファレンスクロックを入力信号として受け、液晶表示装置（ＬＣＤ）等の表示装置を駆動する集積回路部とを個別に備えている。この場合、表示装置を駆動する集積回路部には、ＰＬＬが設けられ、リファレンスクロックにしたがってＰＬＬを動作させる構成が採用されることがある。
【００１４】
このような構成を備えた携帯電話機では、省電力モードの際、通常の通話モードの場合に比較して、リファレンスクロックの周波数を著しく低下させる場合、或いは、ＣＰＵを含む回路部の電源をオフにしてリファレンスクロックの周波数をゼロにする場合もある。
【００１５】
一方、リファレンスクロックにしたがって動作するＰＬＬの出力信号をパラレル／シリアル変換（Ｐ／Ｓ）して表示装置に供給することにより、配線の数を減少させると共に、パラレル配線に伴う配線相互間のノイズの発生を軽減することも考慮されている。このように、Ｐ／Ｓ変換器を設けた構成では、ＰＬＬから出力されるＰＬＬクロックの周波数はリファレンスクロックの周波数に比較して極めて高くなり、しかも、省電力モードにおいて、リファレンスクロックの周波数を低下或いは停止させ場合、ＰＬＬからのＰＬＬクロックの周波数の変化も非常に大きくなってしまう。
【００１６】
したがって、Ｐ／Ｓ変換器を備えた携帯電話機では、省電力モードにおけるリファレンスクロックの周波数の低下、または、停止の際、ＰＬＬクロックの変化が非常に大きくなる。このため、従来のＰＬＬを含むＰＬＬ制御回路では、その変化に追随できず、誤動作が生じることが判明した。
【００１７】
他方、特許文献１及び２では、省電力モード時におけるＰＬＬの誤動作について指摘していないし、そのための対策についても何等指摘していない。
【００１８】
本発明の目的は、省電力モードを有する携帯電話機等の移動端末に適したＰＬＬ制御回路を提供することである。
【００１９】
本発明の他の目的は、リファレンスクロックの周波数が一時的に大幅に変化しても、実質的に一定のＰＬＬロックを発生することができるＰＬＬ制御回路を提供することである。
【００２０】
本発明の更に他の目的は、リファレンスクロックの変動があっても、ＬＣＤ等の表示装置の誤動作、シーケンス処理の損失を防止できるＰＬＬ制御回路を提供することである。
【課題を解決するための手段】
【００２１】
本発明の第１の態様によれば、ＰＬＬの出力周波数を変更制御するカウンタ部と、前記ＰＬＬに入力されるリファレンスクロックを検知する検出部と、前記検出部の検出結果に基づき前記カウンタ部の設定値を変更する設定変更部とを有することを特徴とするＰＬＬ制御回路が得られる。
【００２２】
本発明の第２の態様によれば、ＰＬＬの出力周波数を変更制御するカウンタ部と、前記ＰＬＬに入力されるリファレンスクロックを検知する検出部と、前記検出部の検出結果に基づきリファレンスクロックをカウントするカウント部と、前記ＰＬＬへのリファレンスクロックと帰還クロックの供給停止を制御する回路とを有することを特徴とするＰＬＬ制御回路が得られる。
【００２３】
第１の態様に係るＰＬＬ制御回路において、リファレンスクロックをＰＬＬ逓倍後のクロックでサンプリングすることで周波数変化を可能としても良いし、或いは、リファレンスクロックを第２のクロックでサンプリングすることで周波数変化を可能としても良い。
【００２４】
本発明の第３の態様によれば、周波数が変化するリファレンスクロックを受けて、ＰＬＬクロックを出力するＰＬＬ制御回路において、前記リファレンスクロックの周波数を測定し、前記リファレンスクロックの周波数変化を検出する手段と、前記リファレンスクロックの周波数変化に応じて、ＰＬＬクロックの周波数を決定するパラメータを備えた回路要素を変更制御し、前記ＰＬＬクロックの周波数が実質的に一定になるように制御する周波数調整部とを有することを特徴とするＰＬＬ制御回路が得られる。
【００２５】
この場合、前記周波数変化を検出する手段は、前記リファレンスクロックの周波数をデジタル的に測定・検出する周波数測定回路を有し、他方、前記周波数調整部は、前記リファレンスクロック周波数変化前及び後の周波数から、前記回路要素のパラメータを更新し、前記回路要素に設定する設定回路によって構成される。
【００２６】
一方、前記周波数変化を検出する手段は、前記リファレンスクロックの停止を判定する周波数判定回路を有し、他方、前記周波数調整部は、前記リファレンスクロックの停止中、ＰＬＬを自走状態にするクロック停止制御回路によって構成されても良い。
【００２７】
また、本発明に係るＰＬＬ制御回路は種々の電子装置、例えば、携帯端末等に適用できる。
【００２８】
本発明の第４の態様によれば、ＰＬＬクロックを生成するＰＬＬを備え、周波数が変動するリファレンスクロックに応じて、前記ＰＬＬクロックを制御する制御方法において、前記リファレンスクロックの周波数変化を検出するステップと、周波数変化が検出された場合、前記ＰＬＬクロックを決定するパラメータを前記周波数変化に応じて変化させることにより、前記ＰＬＬクロックの周波数を実質的に一定に維持するステップとを有することを特徴とするＰＬＬ制御方法が得られる。
【発明の効果】
【００２９】
本発明によれば、ＰＬＬ動作中、リファレンスクロックの変動があっても、データやシーケンス処理の損失を防ぐことができるＰＬＬ制御回路を得ることができる。このため、省電力化の際にもシステム全体の処理能力を低下させる必要が無いと言う利点がある。更に、本発明では、システムを構成する個々のＬＳＩの状態を管理しなくて良いため、システム設計者は煩雑なシステム管理から開放されると言う効果もある。
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照して本発明の実施の形態を説明する。
【００３１】
まず、図１を参照すると、本発明を適用できるシステムの一般的な構成が示されている。ここでは、システムの一例として、クロック発生器２０を備え、ＣＰＵとして動作する集積回路部ＬＳＩ１から、リファレンスクロックを他の集積回路部、ここでは、２つの集積回路部ＬＳＩ２、ＬＳＩ３に分配するシステムが示されている。図示された３つの集積回路部ＬＳＩ１、ＬＳＩ２、及び、ＬＳＩ３はそれぞれ個別の電源１、２、及び３を備えている。
【００３２】
このようなシステムにおいて、２つの集積回路部ＬＳＩ２及びＬＳＩ３はそれぞれＰＬＬ２１０及び２２０を含むＰＬＬ制御回路２１及び２２を有している。各ＰＬＬ制御回路２１、２２は、クロック発生器２０からのリファレンスクロックを受けて、各集積回路部ＬＳＩ２、ＬＳＩ３の外部に接続された外部装置（例えば、表示装置等）をＰＬＬクロックにしたがって駆動する。
【００３３】
ここで、ＣＰＵとして動作する集積回路部ＬＳＩ１は、例えば、省電力化のために、リファレンスクロックの周波数を低下させたり、或いは、リファレンスクロックを停止させることもある。このように、リファレンスクロックの周波数が変化しても、リファレンスクロックの受信側である集積回路部ＬＳＩ２及びＬＳＩ３は、通常どおりの処理動作をしなければならない場合もある。この場合、リファレンスクロックの周波数切り替えや、停止のタイミングは、各集積回路部ＬＳＩ２〜ＬＳＩ３におけるデータ処理やシーケンス処理の状態を考慮した上で行う必要がある。
【００３４】
リファレンスクロックのタイミングを間違えると、集積回路部ＬＳＩ２、ＬＳＩ３において、データやシーケンス処理の損失が生じ、これらが誤動作することがある。
【００３５】
また、省電力化によりリファレンスクロック周波数を落としたり、停止したりする期間はシステムの処理能力を下げるか、処理自体が出来ないこともあった。一方、処理能力の低下等を軽減するために、システム全体を考慮して、リファレンスクロック、ＰＬＬクロック等の制御を行うことはシステム制御が煩雑になってしまう。
【００３６】
図２を参照すると、図１に示されたシステムの具体例として、本発明を携帯端末、特に、携帯電話機に適用した場合のシステム構成が示されている。図２に示されたシステムは、ＣＰＵとして動作する第１の集積回路部３１と、本発明に係るＰＬＬ制御回路を含む第２の集積回路部３２（後述）、及び、表示装置であるＬＣＤ２５を駆動する第３の集積回路部３３とを備え、これらはいずれもＬＳＩによって構成されていることは図１と同様であり、このうち、第３の集積回路部３３はＬＣＤドライバとして動作する。
【００３７】
また、図示された第１の集積回路部３１は、システムクロックを発生するクロック発生器３１１と、システムクロックを受けてリファレンスクロックを生成する一方、データ信号とを出力する信号処理部３１２とによって特徴付けられている。信号処理部３１２は、システムクロックから、第２の集積回路部３２に分配されるリファレンスクロックＲＥＦｃｌｋを生成すると共に、ビット並列（例えば、１８ビット並列）にパラレルデータ信号ＤＰを出力する。ここで、携帯電話機に使用されるＣＰＵでは、通常モード時に、例えば６Ｍｚの周波数のリファレンスクロックＲＥＦｃｌｋを発生し、省電力モードでは、リファレンスクロックＲＥＦｃｌｋの周波数を低い周波数（例えば、１．５ＭＨｚ）に低下させるか、或いは、リファレンスクロックＲＥＦｃｌｋを停止している。
【００３８】
一方、第２の集積回路部３２は、ＰＬＬ制御回路３２１とパラレル（Ｐ）／シリアル（Ｓ）変換回路３２２とを含むＰＬＬ部を構成しており、当該ＰＬＬ部は、フレキシブル配線を通してＬＣＤドライバ３２３に接続されている。尚、図示されたＰＬＬ制御回路３２１及びＰ／Ｓ変換回路３２２からなるＰＬＬ部は、単体の集積回路によって構成されるものとして説明するが、第１の集積回路部３１に組み込まれても良い。
【００３９】
ここで、ＰＬＬ制御回路３２１は、Ｐ／Ｓ変換回路３２２からビットシリアルでデータ信号（即ち、シリアルデータ信号ＤＳ）を出力するためにリファレンスクロックＲＥＦｃｌｋよりも高い周波数（例えば、１１４ＭＨｚ）を有するＰＬＬクロックＰＬＬｃｌｋをＰ／Ｓ変換回路３２２に送出する。また、Ｐ／Ｓ変換回路３２２はシリアル変換されたシリアルデータ信号をＬＣＤドライバ３２３にフレキシブル配線を介して出力する。当該シリアルデータ信号ＤＳを伝送するフレキシブル配線は、パラレル配線に比較して配線数を少なくすること（例えば、６本程度）ができると共に、フレキシブル配線に伴うノイズを低減できる。
【００４０】
シリアルデータ信号ＤＳを受けたＬＣＤドライバ３２３は、ＰＬＬｃｌｋにしたがって、ＬＣＤ２５を駆動し、データ信号の表示を行う。この構成では、ＬＣＤ表示部２５を折り畳むのに必要なフレキシブル配線の数を減少させることにより、配線の断線等に伴う故障を少なくすることができ、且つ、ノイズを低減できる。
【００４１】
次に、図３を参照して、図２に示された携帯電話機の信号処理部３１２から出力されるリファレンスクロックの周波数変化について説明する。図３では、横軸及び縦軸にそれぞれ時間（ｔ）及びリファレンスクロック周波数が取られている。図３では、時間ｔ０からｔ１の間、リファレンスクロック周波数は高い周波数（例えば、６ＭＨｚ）を維持しており、ｔ１からｔ２の時間、省電力モードが指定されると、例えば、１．５ＭＨｚ程度の低い周波数になる例が示されている。
【００４２】
他方、図４では、ｔ１からｔ２の省電力モードの時間、リファレンスクロックが停止される場合が示されている。
【００４３】
図２に戻ると、図３或いは図４に示すように、リファレンスクロックＲＥＦｃｌｋが省電力モードにおいて変動すると、リファレンスクロックＲＥＦｃｌｋに比較して非常に高い周波数を有するＰＬＬクロックＰＬＬｃｌｋの変動はリファレンスクロックＲＥＦｃｌｋの変動にも増して大きく変化し、通常のＰＬＬ制御を行ったのでは、ＰＬＬクロックＰＬＬｃｌｋはリファレンスクロックＲＥＦｃｌｋの変動に追随できず、誤動作が発生してしまう。
【００４４】
上記した点を考慮して、図２に示されたシステムは、リファレンスクロックＲＥＦｃｌｋが大幅に変動し、ＰＬＬクロックＰＬＬｃｌｋが更に大きく変動しても充分に対処することができ、誤動作等の生じないＰＬＬ制御回路３２１を有している。
【００４５】
図５を参照して、本発明に係るＰＬＬ制御回路３２１の具体的な構成について説明する。図示されたＰＬＬ制御回路３２１は、周波数が省電力モードの際等、一時的に大きく変動するリファレンスクロックＲＥＦｃｌｋを受けると共に、当該リファレンスクロックＲＥＦｃｌｋよりも高い周波数を有する第２のクロックｃｌｋ２を受けて動作する。
【００４６】
また、ＰＬＬ制御回路３２１は、ＰＬＬ４０、リファレンスクロックＲＥＦｃｌｋの周波数を測定する周波数測定回路４２、及び、リファレンスクロックＲＥＦｃｌｋと周波数測定回路４２の検出結果にしたがって、ＰＬＬ４０のＰＬＬクロックＰＬＬｃｌｋの周波数を常に実質的に一定に維持する周波数調整回路４５を有している。即ち、図示された周波数調整回路４５は、リファレンスクロックの周波数が図３に示すように、省電力モードにおいて低下した場合にも、ＰＬＬクロックＰＬＬｃｌｋの周波数を実質的に一定に保つことができる。
【００４７】
このため、周波数調整回路４５は、リファレンスクロックＲＥＦｃｌｋをカウントする１／Ｍカウンタ４５１、ＰＬＬクロックＰＬＬｃｌｋをカウントする１／Ｎカウンタ４５２、及び、周波数測定回路４２に接続されたＭ，Ｎ設定回路４５３を備えている。なお、１／Ｍカウンタ４５１、１／Ｎカウンタ４５２はそれぞれ任意にカウント数を変更できる可変カウンタ（又は、可変分周器）であり、これらのカウント値を設定することで所望の周波数の逓倍を作ることができるものとし、これらのカウンタはパラメータを可変できる回路要素として動作する。尚、Ｍ及びＮは正整数である。
【００４８】
まず、図５に示されたＰＬＬ制御回路３２１の動作をより明確にするために、周波数測定回路４２及びMN設定器４５３を備えず、１／Ｍカウンタ４５１及び１／Ｎカウンタ４５２が固定カウンタによって構成されたＰＬＬ制御回路の動作を説明する。この場合、ＰＬＬ制御回路は図６のような構成になる。図６に示されたＰＬＬ制御回路において、リファレンスクロックＲＥＦｃｌｋは１／Ｍカウンタ４５１に与えられ、当該１／Ｍカウンタ４５１を介してＰＬＬ４０のPLL_R端子に供給されており、他方、ＰＬＬクロックＰＬＬｃｌｋは外部回路に出力されると共に、１／Ｎカウンタ４５２を介して、ＰＬＬ４０のPLL_V端子に帰還されている。
【００４９】
図６に示されたＰＬＬ制御回路において、ＰＬＬ４０のＰＬＬｃｌｋの周波数をｆＰｃｌｋとし、リファレンスクロックＲＥＦｃｌｋの周波数をｆＲｃｌｋとすると、リファレンスクロック周波数(fRｃｌｋ)の逓倍クロックであるPLLクロック周波数(fPｃｌｋ)の関係は次のように計算できる。
【００５０】
ｆPｃｌｋ=（１/M）・ N ・ （fRｃｌｋ）    (１)
【００５１】
この場合、前段の信号処理部３１では、前述したように、省電力モードなど周波数波数を低下させる場合もあるし、省電力モードからの復帰時周波数が上がる場合もある。
【００５２】
このように、ｆRclkが変動すると、（１）式からも分かる通り、Ｍ，Ｎの値を固定している限り、PLLクロック周波数（ｆＰｃｌｋ）が変わってしまうばかりでなく、ＰＬＬ４０は新しいリファレンスクロック周波数にあわせてロックアップを行うが、fRclkが変動している区間では、fPclkも不安定になって（１）式の関係を満たせなくなってしまう。この結果、PLLクロックＰＬＬｃｌｋで動作するロジック回路は処理データを失うと共に、処理シーケンスを実行できなくなってしまう。
【００５３】
このことを考慮して、本発明に係るＰＬＬ制御回路３２１は、図５のように、周波数測定回路４２を設けると共に、周波数調整回路４５にＭ，Ｎ設定回路４５３を設け、当該Ｍ，Ｎ設定回路４５３により１／Ｍカウンタ４５１及び１／Ｎカウンタ４５２におけるＭ及びＮの値を変化、制御する構成を有している。
【００５４】
次に、図７に示された状態線図をも参照して、図５に示されたＰＬＬ制御回路３２１の動作を説明する。
【００５５】
図７に示すように、電源OFFの状態(S0)で、電源をONにすると状態(S1)に移行する。状態(S1)においてRSEETが解除されると、状態(S2)となって、以後、図５に示されたＰＬＬ４０はロック状態（PLLロック状態）(S3)となる。状態(S3)において、図５に示された周波数測定回路４２は常に周波数検知を行っている。
【００５６】
周波数測定回路４２において、リファレンスクロックREFclkの周波数fRclkが変化すると、ＰＬＬ制御回路３２１の状態(S3)は図７に示すように、状態(S4)に移行する。状態(S4)では、Ｍ，Ｎ設定回路４５３により、１／Ｍカウンタ４５１、及び、１／Ｎカウンタ４５２のカウント値が演算される。即ち、状態(S4)では、切替前のＰＬＬクロックＰＬＬｃｌｋの周波数fPclk(n-1)と切替後の周波数fPclk(n)とが等しくなるように、Ｍ,Ｎ設定回路４５３によって、１／Ｍカウンタ４５１、１／Ｎカウンタ４５２のカウント値が演算される。
【００５７】
演算が終了すると、状態(S4)で演算結果は１／Ｍカウンタ４５１、１／Ｎカウンタ４５２に設定され、状態(S3)に移行して設定された新たなカウント値にしたがってＰＬＬ制御回路３２１はＰＬＬクロックＰＬＬｃｌｋを出力する。このように、図示されたＰＬＬ制御回路３２１は、リファレンスクロックＲＥＦｃｌｋの変化に応じて、ＰＬＬ制御回路３２１に設けられた１／Ｍカウンタ４５１、１／Ｎカウンタ４５２のカウント値を変化させ、常に一定のＰＬＬクロックＰＬＬｃｌｋの周波数が一定となるように、制御していることが分かる。
【００５８】
図８を参照して、図５に示された周波数測定回路４２の具体例を説明する。図示された周波数測定回路４２には、リファレンスクロックＲＥＦｃｌｋと当該リファレンスクロックＲＥＦｃｌｋよりも周波数の高いサンプリングクロックＳｃｌｋとが与えられており、周波数測定回路４２は、リファレンスクロックＲＥＦｃｌｋのハイレベル（Ｈ）及びローレベル（Ｌ）の期間中におけるサンプリングクロックＳｃｌｋの数をカウントすることによって、リファレンスクロックＲＥＦｃｌｋの周波数を検出、測定している。
【００５９】
具体的に説明すると、周波数測定回路４２は、ハイレベル（Ｈ）区間及びローレベル（Ｌ）区間をカウントするＨＬ区間カウント回路４２１、Ｈ区間のカウント結果（Ｘ）をラッチする第１のラッチ回路４２２、Ｌ区間のカウント結果（Ｙ）をラッチする第２のラッチ回路４２３、及び、第１及び第２のラッチ回路４２２、４２３のラッチ結果（Ｘ＋Ｙ）を加算する加算回路４２４とを備えている。更に、周波数測定回路４２は、現時点ｎにおけるラッチ結果（Ｘ＋Ｙ）nをラッチする第３のラッチ回路４２５、現時点よりも前の時点(n-1)におけるラッチ結果（Ｘ＋Ｙ）n-1をラッチする第４のラッチ回路４２６、及び、第３及び第４のラッチ回路４２５及び４２６のラッチ結果（Ｘ＋Ｙ）n、(Ｘ＋Ｙ）n-1を比較する比較回路４２７を備えている。
【００６０】
比較回路４２７は、ラッチ結果（Ｘ＋Ｙ）n、(Ｘ＋Ｙ）n-1を比較し、両者の値が１で無い場合、即ち、現時点nにおけるリファレンスクロックと、前時点n-1との間に変化が生じた場合、リファレンスクロックの周波数が変化したことを示す周波数変化検出信号及び現時点nにおける第３のラッチ回路４２５のカウント値、即ち、変化後の周波数を出力する。
【００６１】
図９をも併せて参照すると、図８に示された周波数測定回路４２は、リファレンスクロックＲＥＦｃｌｋをサンプリングクロックＳｃｌｋでカウントし、ハイレベルＨまたはローレベルＬの変化しない区間中におけるカウント量によって測定している。即ち、サンプリングクロックＳｃｌｋはＰＬＬクロックＰｃｌｋの逓倍クロックや、LSI内に存在する任意のクロック(例えば、第２のクロック：CLK2)で行う。
【００６２】
ＨＬ区間カウンタ４２１は、図９に示すように、ハイレベルＨまたはローレベルＬ区間のサンプリングクロックＳｃｌｋをカウントし、カウント値X、Yの加算結果が現時点nにおけるカウント値（Ｘ＋Ｙ）nとして第３のラッチ回路４２５にラッチされると共に、前時点のカウント値（Ｘ＋Ｙ）n-1がラッチ回路４２６にラッチされる。これらのカウント値は、リファレンスクロック1クロック当たりのカウント値であり、サンプリングクロックＳｃｌｋ単位当たりの周波数と見ることができるから、このカウント値を周波数として扱うことができる。
【００６３】
図５に戻ると、周波数調整回路４５に設けられたＭＮ設定回路は、変化後のカウント値（即ち、現時点におけるカウント値）から、リファレンスクロック周波数fRclkの変化量Ｚを求める。更に、求められた変化量Ｚに対して、PLLクロック周波数fRclkが一定となるように、１／Ｍカウンタ４５１及び１／Ｎカウンタ４５２の逓倍率を変更する。
【００６４】
即ち、図７の状態(S4)では、ＭＮ設定回路４５３において、次式のような関係になるように、M,Nの値を１／Ｍカウント回路４５１、１／Ｎカウント回路４５２に設定する動作が行われる。
【００６５】
{ N(n)/M(n) } = Z・ { N(n-1)/M(n-1) }  (２)
【００６６】
ＭＮ設定回路４５３により、（２）式が満足されるように、Ｍ及びＮの値を１／Ｍカウント回路４５１、１／Ｎカウント回路４５２に設定することにより、一定の周波数のPLLクロックを外部回路に供給することが出来る。このため、データの損失やデータ処理の停止をすることがない。
【００６７】
ここで、省電力モードにおいて、リファレンスクロックＲＥＦｃｌｋの周波数が６ＭＨｚから１．５ＭＨｚに変化する場合、Ｍの値が１に固定されているものとすると（即ち、１／Ｍカウンタ４５１が介在していない場合）、Ｎの値を１９から７６に変化させることによって式（２）の条件を満足させることができる。
【００６８】
尚、本回路構成は省電力モードなどの周波数を落とす場合だけでなく、周波数が上がる場合においても同様の効果があり、更に、図５に示されたＰＬＬ制御回路３２１に限定されることなく、他の構成を有するＰＬＬ制御回路にも適用できる。
【００６９】
図１０を参照して、本発明を適用できる他のシステムについて説明する。図１０では、省電力モード時、リファレンスクロックの周波数を低下させるのではなく、図３に示すように、リファレンスクロックを停止するシステムが示されている。ここでは、図１０のようにクロックの供給元LSI1の電源がOFFで、他のLSI2,3が電源ONの状態に保たれている場合について説明する。尚、図１０の例では、リファレンスクロックＲＥＦｃｌｋのLSI１の配線部にプルダウン素子が挿入されているため、LSI1電源OFF時は“L”レベルに固定され、他方、プルアップの場合は”H”レベルに固定されるものとする。
【００７０】
図１０において、LSI１電源OFF時、リファレンスクロックは停止しているため、他のＬＳＩ２，３のＰＬＬ２１０、２２０の端子PLL_Rへのリファレンスクロックの供給は停止する。しかしながら、各ＰＬＬ２１０、２２０の端子PLL_V（帰還クロック）には、各ＰＬＬ２１０、２２０PLL内のVCO発振回路からのＰＬＬｃｌｋを1/N分周したクロックが供給される状態となる。この場合、ＰＬＬ２１０、２２０は自走状態となって、PLL_RにPLL_Vの位相を合わせるように働き、ＰＬＬクロックＰＬＬｃｌｋの周波数は次第に低下して行くが、少なくとも、省電力モードのような限られた時間中、ＰＬＬクロックの周波数は実質的に一定として取り扱っても差し支えない。
【００７１】
図１０では、リファレンスクロックＲＥＦｃｌｋが停止状態になると、ＬＳＩ２、３のＰＬＬ２１０、２２０は自走状態となって、各ＰＬＬ２１０、２２０に接続されたロジック回路２１１、２２１に対してＰＬＬｃｌｋを出力する。上記したように、ＰＬＬクロックの周波数は、リファレンスクロックの停止状態において実質的に一定であるから、これらＰＬＬクロックにしたがって動作するロジック回路２１１、２２１には、誤動作は発生しない。
【００７２】
図１１を参照して、図１０に示されたシステムに使用できるＰＬＬ制御回路３２１が示されている。図示されたＰＬＬ制御回路３２１は、リファレンスクロックＲＥＦｃｌｋの停止を検出した場合、クロック停止信号を出力する周波数判定回路５０を有している。クロック停止信号を受けてＰＬＬ４０のＰＬＬｃｌｋを調整する周波数調整回路４５は、１／Ｍカウンタ４５１及び１／Ｎカウンタ４５２の他に、クロック停止制御回路４５５及び論理回路４５６とを有している。ここで、クロック停止制御回路４５５は周波数判定回路５０からクロック停止信号を受けると、論理“１”を論理回路４５６に出力する一方、クロック停止信号が与えられない状態では、論理“０”を論理回路４５６に出力している。
【００７３】
論理回路４５６は、論理“０”が与えられている状態では、１／Ｍカウンタ４５１、１／Ｎカウンタ４５２の出力をそのままＰＬＬ４０のPLL_R、PLL_V端子にそれぞれ供給している。このことから、通常モードの場合、ＰＬＬ４０は両カウンタ４５１、４５２のカウント値で定まる周波数を有するＰＬＬｃｌｋを出力し、他方、周波数判定回路５０でリファレンスクロックＲＥＦｃｌｋの停止が検出され、クロック停止制御回路４５５から論理“１”が論理回路４５６に与えられると、ＰＬＬ４０は自走状態となって、実質的にリファレンスクロックＲＥＦｃｌｋの停止前の周波数のＰＬＬｃｌｋを出力する。
【００７４】
即ち、図１１に示されたＰＬＬ制御回路３２１は、リファレンスクロックが停止する場合においても停止前のロックアップ状態のPLLクロック周波数を維持してロジック回路に供給できることを特長としている。
【００７５】
図１２をも参照して、図１１に示されたＰＬＬ制御回路３２１の制御動作を説明する。まず、PLLを含む回路では、通常、電源立ち上げ時、リセット時など初期状態からのPLLクロック周波数が安定する（ロック）状態までの時間（即ち、ロックアップ時間）はPLLや付随するフィルタに固有の値である。したがって、リファレンスクロックの停止を検出する場合、ロックアップ時間と、省電力モードにおけるリファレンスクロックの停止時間とを区別する必要がある。上記したように、ロックアップ時間は固有の値であり、他方、省電力モードの際におけるリファレンスクロックの停止時間は、ロックアップ時間よりも長いのが普通である。
【００７６】
図１１に示されたＰＬＬ制御回路３２１の周波数判定回路５０は、単に、リファレンスクロックＲＥＦｃｌｋの停止を検出するだけでなく、リファレンスクロックＲＥＦｃｌｋを数えるカウンタ及び図８に示した周波数測定回路と同様な構成の周波数測定回路を有している。
【００７７】
具体的に言えば、周波数判定回路５０では、周波数測定回路より得た周波数（fREFclk）と、カウンタから得られたカウント値(cntREFclk)により時間を測定し、ロックアップ時間tLOCKと比較することにより、ロックアップ時間tLOCKと、省電力モード時間とを識別できる。ここで、ロックアップ時間tLOCK、周波数(fREFclk)、及びカウント値(cntREFclk)は、以下の関係式（３）を満足すれば良い。また、カウントするクロックはリファレンスクロックREFclkに限らずLSI内に存在する任意のクロック(第２のクロック：CLK2)としても時間を測定できる。
【００７８】
tLOCK  < cntREFclk ・（ 1/fREFclk）         (３)
【００７９】
式(３)を満たすカウント値Ｚを決定しておき、カウント値Ｚを越えると、周波数判定回路５０はロックアップ時間tLOCKよりも長い省電力モードであると判定する。
【００８０】
上記した点を考慮して、図１２を参照すると、周波数判定回路５０では、状態(S3)において、式（３）に従ってロックアップ時間tLOCKの経過を監視する。カウンタが設定されたZまでカウントを終え、式（３）の条件が満足されると、状態(S10)に遷移し、クロック停止制御回路４５５はPLL_RとPLL_Vを同時に停止する(S11)。前述したように、PLL40は、PLL_RとPLL_Vを同時に供給されなくなると前の状態を維持しようとするため、ロック状態の周波数でPLLクロックを供給しつづける。このようにして、リファレンスクロックが停止しても、PLLクロック周波数は低下することなくロック時の周波数を維持することができる。
【００８１】
周波数判定回路５０において、リファレンスクロックREFclkの周波数がゼロから高い周波数に変化すると、リファレンスクロック停止からの復帰を検知して(S12)、PLL_RとPLL_Vの供給を開始する。このとき、クロック停止制御回路４５５の出力は論理“０”になる。
【００８２】
以後、１／Ｍカウンタ４５１、１／Ｎカウンタ４５２の出力はＰＬＬ４０のPLL_R、PLL_Vに供給される状態になる(S3)。
【産業上の利用可能性】
【００８３】
本発明は、Ｐ／Ｓ変換器を備えていない携帯端末等にも適用でき、更に、携帯端末等の移動無線通信装置だけでなく、省電力を要求される他の機器にも適用できる。更に、ＰＬＬクロックの周波数を決定するパラメータを有する回路要素としての可変カウンタ或いは可変分周器の数は１つ、或いは、２よりも多くても良い。
【図面の簡単な説明】
【００８４】
【図１】本発明に係るＰＬＬ制御回路を適用できるシステムの一例を示すブロック図である。
【図２】本発明に係るＰＬＬ制御回路を含む携帯端末を示すブロック図である。
【図３】携帯端末におけるリファレンスクロック周波数の変化状態の一例を説明する図である。
【図４】携帯端末におけるリファレンスクロック周波数の変化状態の他の例を説明する図である。
【図５】本発明の一実施例に係るＰＬＬ制御回路を示すブロック図である。
【図６】図５に示された本発明に係るＰＬＬ制御回路の一部を取り除いたＰＬＬ制御回路を示すブロック図である。
【図７】図５に示されたＰＬＬ制御回路の動作を説明する状態遷移図である。
【図８】図５に示されたＰＬＬ制御回路に使用される周波数測定回路を示すブロック図である。
【図９】図８に示された周波数測定回路の動作を説明するタイミングチャートである。
【図１０】本発明に係るＰＬＬ制御回路を適用できる他のシステムを示すブロック図である。
【図１１】本発明の他の実施例に係るＰＬＬ制御回路を示すブロック図である。
【図１２】図１１に示されたＰＬＬ制御回路の動作を説明する状態遷移図である。
【符号の説明】
【００８５】
２０                            クロック発生器
２１、２２、３２１              ＰＬＬ制御回路
２１０、２２０                  ＰＬＬ
２５                            ＬＣＤ
３１                            第１の集積回路部
３２                            第２の集積回路部
３３                            ＬＣＤドライバ
３１１                          クロック発生器
３１２                          信号処理部
３２２                          Ｐ／Ｓ変換器
４０                            ＰＬＬ
４２                            周波数測定回路
４５                            周波数調整回路
４５１                          １／Ｍカウンタ
４５２                          １／Ｎカウンタ
４５３                          Ｍ，Ｎ設定回路
４２１                          ＨＬ区間カウント回路
４２２、４２３、４２５、４２６  第１〜第４のラッチ回路
４２４                          加算回路
４２７                          比較回路
５０                            周波数判定回路
４５５                          クロック停止制御回路
４５６                          論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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