(57)【要約】【課題】抵抗変化素子の動作電流を削減、信頼性を改善することが可能な不揮発メモリセル、半導体装置、および不揮発性メモリセルの形成方法を提供する。【解決手段】印加される電圧パルスに従って抵抗値が変化する抵抗変化層１１と、抵抗変化層１１を挟む第１の電極１０４および第２の電極１０２と、を備える抵抗変化型素子と、第１の電極１０４または第２の電極１０２が第３の電極１０６の間に絶縁膜１０５を備えるキャパシタ１２から形成される不揮発性メモリセルである。キャパシタに電圧印加し、ブレークダウンさせて、キャパシタの抵抗成分は抵抗変化素子の低抵抗状態と同じ程度の値とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
印加される電気的なパルスに従って抵抗値が変化する抵抗変化素子と、並列接続する抵抗成分と容量成分とを有するキャパシタを前記抵抗変化素子に直列接続したことを特徴する不揮発性メモリセル。
【請求項２】
前記抵抗変化素子を挟む第１の電極および第２の電極とをさらに有し、
前記抵抗変化素子は、印加される電圧パルスに従って抵抗値が変化する抵抗変化層であり、
前記第１の電極または前記第２の電極と第３の電極との間に絶縁膜を介在させることでキャパシタを形成した
請求項１に記載の不揮発性メモリセル。
【請求項３】
前記キャパシタの抵抗成分は、前記抵抗変化素子の低抵抗状態の抵抗値と同等の抵抗値であることを特徴とする請求項１記載の不揮発性メモリセル。
【請求項４】
前記キャパシタの容量成分は、前記抵抗変化素子の低抵抗状態の容量成分と同等の容量値であることを特徴とする請求項１記載の不揮発性メモリセル。
【請求項５】
前記抵抗変化層は、化学式ＡｘＢｙ（ＡはCu、Ni、Fe、Al、Hf、Zr、Ti、Ba、Sr、Ta、La、Si、Yからなる群より選択される少なくとも1つの元素、ＢはO、N、Fからなる群より選択される少なくとも1つの元素）で表される材料より構成されている、請求項１に記載の不揮発性メモリセル。
【請求項６】
前記抵抗変化層は、化学式ＡｘＡ’１−ｘＢｙＯｚ（ＡはLa、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群より選択される少なくとも1つの元素、Ａ’はMg、Ca、Sr、Ba、Pb、Zn、Cdからなる群より選択される少なくとも1つの元素、ＢはMn、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群より選択される少なくとも1つの元素、ｘは０〜１の間、ｙは０〜２の間、ｚは１〜７の間）で表される酸化物材料より構成されている、請求項１に記載の不揮発性メモリセル。
【請求項７】
前記第１の電極および前記第２の電極は、Cu、W、TiN、Pt、Ir、IrOｘ、RuOｘ（xは0〜2の間）からなる群より選択される少なくとも1つの材料より構成されている、請求項１に記載の不揮発性メモリセル。
【請求項８】
前記絶縁膜は、SiO2、SiN、SiONからなる群より選択される少なくとも1つの材料より構成されている、請求項２記載の不揮発メモリセル。
【請求項９】
前記下部電極に電気的に接続されるようにダイオードが前記基板に形成されている、請求項１に記載の不揮発性メモリセル。
【請求項１０】
前記下部電極に電気的に接続されるように電界効果トランジスタが前記基板に形成されている、請求項１に記載の不揮発性メモリセル。
【請求項１１】
請求項１、請求項９、請求項１０のいずれかに記載の不揮発性メモリセルを複数個マトリクス状に形成した不揮発性メモリ部を備える、半導体装置。
【請求項１２】
請求項１、請求項９、請求項１０のいずれかに記載の不揮発性メモリセルを複数個マトリクス状に形成した不揮発性メモリ部を積層してなる、半導体装置。
【請求項１３】
印加される電気的なパルスに従って抵抗値が変化する抵抗変化素子と、並列接続する抵抗成分と容量成分とを有するキャパシタを前記抵抗変化素子に直列接続した不揮発性メモリセルにおいて、前記キャパシタに電圧を印加することで当該キャパシタをブレークダウンさせ、前記キャパシタの抵抗成分は前記抵抗変化素子の低抵抗状態の抵抗値と同等の値に設定することを特徴とする不揮発性メモリセルの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧パルスの印加によって抵抗値が変化する抵抗変化材料を用いた不揮発性メモリ、この不揮発性メモリを用いた半導体装置、および上記不揮発性メモリの製造方法に関する。
【背景技術】
【０００２】
抵抗変化材料は、印加される電圧パルスの大きさや極性により抵抗値が大きく変化し、その変化した抵抗値は電圧を落としても保存されるという特性を有する。近年、かかる特性を利用して、抵抗変化材料を用いた抵抗変化型素子や、これを用いた不揮発メモリなどの半導体デバイスが開発されつつある。
【０００３】
抵抗変化型素子は、一例を挙げると、抵抗変化材料よりなる薄膜あるいはバルク材料を一対の電極で挟むように構成される。使用時には、該電極間に電気的なパルスが印加され、これにより抵抗変化材料の抵抗値が変化する。例えば、プラスの電圧パルスを印加すると抵抗値が増加（例えば１0kΩ程度）し、マイナスの電圧パルスを印加すると抵抗値が減少（例えば１kΩ程度）する。このように、電圧パルスによって抵抗変化材料の抵抗値が大きく変化するため、該電極を用いて抵抗値を読み取ることで、抵抗変化型素子を、不揮発メモリ素子等に利用することが可能となる。
【０００４】
従来の抵抗変化型素子、およびその製造方法として、特許文献１に開示された構成がある。図６は、この抵抗変化型メモリセルの概略構成を示す断面図であり、基板601上にソース領域602、ゲート絶縁層603、ゲート電極604、およびドレイン領域605を覆う第１層間絶縁層606が積層されている。ドレイン領域605上には下部電極607、抵抗変化層608、上部電極609にて可変抵抗素子60が構成されており、上部電極609にはプレート線610が接続されている。
【０００５】
可変抵抗素子60の書き込みのは、上部電極609と下部電極607との間に正のパルスV１を印加し、これにより、可変抵抗素子は低抵抗状態から高抵抗状態に変化し、これをデータ“１”に対応づける。また、上部電極609と下部電極607との間に負のパルスV2を印加し、これにより、可変抵抗素子は高抵抗状態から低抵抗状態に変化し、これをデータ“0”に対応づける。なお、データの読み出しは、V1より低い電圧である正のパルスV３にて行われ、当該パルスV3を印加することによって、データた“１”や“0”を読み出すことができる。
【特許文献１】特開２００４−３６３６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の構成において、特に電気的なパルスを印加して低抵抗状態から高抵抗状態に変化させる際には、図２（ａ）のように電流パルスのピークは安定している時の値の２倍ぐらい高くなる。このピーク電流は抵抗素子をブレークダウンさせ、メモリの信頼性を乏しくするという課題を有していた。
【０００７】
本発明は上記課題に鑑みてなされたものであり、メモリセルが低抵抗状態から高抵抗状態に変化するためのパルス印加する時、ピーク電流を抑制することを可能にし、メモリセルの信頼性を向上した不揮発メモリ提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
この目的を達成するために本発明にかかる不揮発性メモリセルは、印加される電気的なパルスに従って抵抗値が変化する抵抗変化素子と、並列接続する抵抗成分と容量成分とを有するキャパシタを前記抵抗変化素子に直列接続したことにより、抵抗変化素子上に流す電流ピークを抑制し、メモリの信頼性を向上することができる。
【０００９】
また、抵抗変化素子を挟む第１の電極および第２の電極とをさらに有し、抵抗変化素子は、印加される電圧パルスに従って抵抗値が変化する抵抗変化層であり、第１の電極または第２の電極と第３の電極との間に絶縁膜を介在させることでキャパシタを形成する。
【００１０】
キャパシタの抵抗成分は、抵抗変化素子の低抵抗状態の抵抗値と同等の抵抗値とする。
【００１１】
キャパシタの容量成分は、抵抗変化素子の低抵抗状態の容量成分と同等の容量値とする。
【００１２】
以上の構成とすることで、抵抗変化素子上の電流を抑制することができる。
【００１３】
上記不揮発性メモリセルにおいて、抵抗変化層は、化学式ＡｘＢｙ（ＡはCu、Ni、Fe、Al、Hf、Zr、Ti、Ba、Sr、Ta、La、Si、Yからなる群より選択される少なくとも1つの元素、ＢはO、N、Fからなる群より選択される少なくとも1つの元素）で表される材料より構成されていることが好ましい。
【００１４】
かかる構成では、電気的なパルスにより抵抗値が変化するという抵抗変化層の特性を良好かつ確実に達成できる。
【００１５】
また、上記不揮発性メモリセルにおいて、抵抗変化層は、化学式ＡｘＡ’１−ｘＢｙＯｚ（ＡはLa、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群より選択される少なくとも1つの元素、Ａ’はMg、Ca、Sr、Ba、Pb、Zn、Cdからなる群より選択される少なくとも1つの元素、ＢはMn、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群より選択される少なくとも1つの元素、ｘは０〜１の間、ｙは０〜２の間、ｚは１〜７の間）で表される酸化物材料より構成されていることが好ましい。
【００１６】
かかる構成でも、電圧パルスにより抵抗値が変化するという抵抗変化層の特性を良好かつ確実に達成できる。
【００１７】
上記不揮発性メモリセルにおいて、前記第１の電極および前記第２の電極は、Cu、W、TiN、Pt、Ir、IrOｘ、RuOｘ（xは0〜2の間）からなる群より選択される少なくとも1つの材料より構成されていることが好ましい。
【００１８】
かかる構成では、微細構造を有する電極を簡便に作成できる。
【００１９】
上記不揮発性メモリセルにおいて、絶縁膜は、SiO2、SiN、SiONからなる群より選択される少なくとも1つの材料より構成されていることが好ましい。
【００２０】
上記不揮発性メモリセルにおいて、前記下部電極に電気的に接続されるようにダイオードが前記基板に形成されていてもよい。
【００２１】
かかる構成では、メモリセル間のクロストークが減少する。よって、電流の逆流が防止され、エネルギー効率が向上すると同時に、メモリとしての動作精度が向上する。
【００２２】
上記不揮発性メモリセルにおいて、前記下部電極に電気的に接続されるように電界効果トランジスタが前記基板に形成されていてもよい。
【００２３】
かかる構成では、トランジスタのＯＮ／ＯＦＦを能動的に行うことで、メモリセル間のクロストークがさらに確実に減少する。よって、電流の逆流が防止され、エネルギー効率が向上すると同時に、メモリとしての動作精度が向上する。
【００２４】
また、本発明の半導体装置は、上記不揮発性メモリセルが複数個マトリクス状に形成された不揮発性メモリ部を備えて構成することができる。
【００２５】
かかる構成では、動作不良の改善された不揮発性メモリセルを用いて不揮発性メモリを形成できるので、不揮発性メモリの動作不良を改善できる。
【００２６】
また、本発明の半導体装置は、上記不揮発性メモリセルが複数個マトリクス状に形成された不揮発性メモリ部を積層して構成することができる。
【００２７】
かかる構成では、動作不良の改善された不揮発性メモリセルを用いた不揮発性メモリを積層することで、動作不良の改善と高集積化を同時に実現できる。
【発明の効果】
【００２８】
本発明は、上記構成を有することで、不揮発性メモリセルの信頼性を改善することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性メモリセルの構成例を示す断面図であり、（ａ）はメモリセルの断面ＴＥＭ図面、（ｂ）は同図（ａ）の等価回路図である。図１（ａ）に示す通り、本実施形態に係る不揮発性メモリセル１０は、基板１０１の上に下部電極１０２、下部電極１０２の上に抵抗変化膜１０３、抵抗変化膜１０３の上に上部電極１０４を形成する。下部電極１０２、抵抗変化膜１０３、上部電極１０４は抵抗変化素子１１を形成する。さらに、上部電極１０４の上には絶縁膜１０５を堆積し、絶縁膜１０５の上に第３電極１０６を形成し、これら上部電極１０４、絶縁膜１０５、第３電極１０６にてキャパシタ１２を形成する。第３電極１０６以外の部分は層間絶縁膜１０７を形成し、上述した構成により不揮発性メモリセル１０が形成される。
【００３１】
ここで、第３電極１０６と下部電極１０２の間に電圧パルス（例えば、1.5V  100μs）を印加して、絶縁膜１０５をブレークダウンさせ、キャパシタ１２の抵抗成分を抵抗変化素子１１の低抵抗状態の抵抗成分と同じ程度に、また、キャパシタ１２の容量成分を抵抗変化素子の低抵抗状態の容量成分と同じ程度とする。その等価回路図は図１（ｂ）に示すように、抵抗成分１２１と容量成分１２２とからなるキャパシタ１２と抵抗変化素子１１とがシリアル接続された形となる。
【００３２】
基板１０１には、例えばシリコン基板が用いられる。下部電極１０２と、上部電極１０４と、第３電極１０６とは、例えば、Cu、W、TiN、Pｔ、Ir、ＩrOｘ、RuOｘ（但し、ｘは０〜２）等により構成される。電極の厚さは、１００ｎｍ〜２００ｎｍであることが好ましい。
【００３３】
抵抗変化膜１０３には、化学式ＡｘＢｙ（式中のＡはCu、Ni、Fe、Al、Hf、Zr、Ti、Ba、Sr、Ta、La、Si、Yからなる群より選択される少なくとも1つの元素、ＢはO、N、Fからなる群より選択される少なくとも1つの元素）で表される材料を用いることができる。あるいは、抵抗変化層１０４には、化学式ＡｘＡ’１−ｘＢｙＯｚ（式中のＡはLa、Ce、Bi、Pr、Nd、Pm、Sm、Y、Sc、Yb、Lu、Gdからなる群より選択される少なくとも1つの元素、Ａ’はMg、Ca、Sr、Ba、Pb、Zn、Cdからなる群より選択される少なくとも1つの元素、ＢはMn、V、Fe、Co、Nb、Ta、Cr、Mo、W、Zr、Hf、Niからなる群より選択される少なくとも1つの元素、ｘは０〜１の間、ｙは０〜２の間、ｚは１〜７の間）で表される酸化物材料を用いてもよい。抵抗変化膜１０３の好ましい厚さは１００ｎｍ〜２００ｎｍである。
【００３４】
絶縁膜１０５、層間絶縁膜１０７は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン等により構成されているが、少なくともこれらのうちの1つを含んで構成してもかまわない。絶縁膜１０５の膜厚は、５nm〜１０nmであることが好ましい。また、層間絶縁層１０７の厚さは、２００ｎｍ〜４００ｎｍであることが好ましい。
【００３５】
次に、以上のように構成された不揮発性メモリセル１０の動作を図１及び図３に基づいて説明する。図３は、いわゆるクロスポイント型のメモリアレイを構成する際に、図１に示す不揮発性メモリセルを二次元状に配列した不揮発性メモリアレイの電気等価回路を示す回路図である。図３は説明を容易ににするために２×２の配列構造のみを示しているが、実際には多数の配列構造（ｍ×ｍ）になっている。第３電極１０６はビット線ｂ１、ｂ２に、下部電極１０２はワード線ｗ１、ｗ２に接続されている。不揮発性メモリセル１０に対する書き込みは以下の通りに行われる。第３電極１０６と下部電極１０２の間にかける電圧パルスの一例としては、プラス側で２．６Ｖ、マイナス側で２．１５Ｖ、時間幅で１００ナノ秒とすることができる。マイナス側の電圧パルスを印加すると、例えば抵抗値が１０kΩ程度、プラス側の電圧パルスを印加すると１ｋΩとなる。従って、デジタルデータのビットの「１」と、「０」との値に応じて、「マイナス側の電圧パルス」と「プラス側の電圧パルス」とをそれぞれ印加することにより、デジタルデータの書き込みを行うことができる。なお、ここで言う「プラス側」とは、第３電極１０６が下部電極１０２に対してプラスということを意味する。下部電極１０２は接地されており、第３電極１０６がプラス又はマイナスとなる。
【００３６】
不揮発性メモリセル１０に記憶されたデジタルデータの読み出しは、第３電極１０６と下部電極１０２との間に定電圧を印加して、上部電極１０４と下部電極１０２との間に流れている電流を検出することにより行われる。例えば、５０ｍＶの定電圧を印加して、上記電流を測定する。そして、検出した電流を、ビットの「１」または「０」に対応させることにより、記憶されたデジタルデータを読み出すことができる。
【００３７】
図２は抵抗が低抵抗状態から高抵抗状態に変化する際の、印加する電圧パルスに対する電流の波形を示す。図２（ａ）はキャパシタなしの電流波形を示す。電流立ち上がりはピークがあって、値は安定する際の値の約２倍である。それに対し、図２（ｂ）は本実施形態の如くキャパシタと抵抗変化素子からなる不揮発性メモリセル上の電流の波形を示す。図１（ａ）（ｂ）において、キャパシタ１２の抵抗成分を抵抗変化素子１１の低抵抗状態の抵抗成分と同じ程度に、また、キャパシタ１２の容量成分を抵抗変化素子の低抵抗状態の容量成分と同じ程度とすると、図２（ｂ）に示すように電流ピークは出ずに、電流の最大値はほぼ安定している値となる。
【００３８】
以上のように、本実施形態の如く、揮発性メモリセルを構成することにより、メモリセルが低抵抗状態から高抵抗状態に変化するためのパルス印加する時、ピーク電流を抑制することが可能となり、メモリセルの信頼性を向上させることが可能となる。
【００３９】
（第２の実施形態）
本発明の第２の実施形態に係る不揮発性メモリセルは、第１の実施形態（図１）に係る不揮発性メモリセル１０の下部電極１０２に、ダイオードを電気的に接続したものである。その他の構成は上述した第１の実施形態に係る不揮発性メモリセル１０と同様であるので、共通する要素については、同一符号を付して説明を省略する。
【００４０】
図４は、以上のようなダイオードを用いる不揮発性メモリセルから形成される不揮発性メモリアレイを、いわゆるクロスポイント型で実現した際の電気等価回路図である。同図において、１０は第１の実施形態で述べた不揮発性メモリセル１０、４０１はこの不揮発性メモリセル１０に直列接続されたダイオード４０１、であり、これらの不揮発性メモリセル１０とダイオード４０１とから、本実施形態の不揮発性メモリセル４１が構成されている。図４は説明を容易ににするために２×２の配列構造のみを示しているが、実際には多数の配列構造（ｍ×ｍ）になっている。第３電極１０６がビット線ｂ１、ｂ２に、下部電極１０２がダイオード４０１のアノードに接続され、ダイオード４０１のカソードはワード線ｗ１、ｗ２に接続されている。
【００４１】
本実施形態の不揮発性メモリセル４１の動作（書き込み及び読み出し）は、第１の実施形態と同様であるので説明を省略する。
【００４２】
本実施形態の不揮発性メモリセル４１は、第１の実施形態の不揮発性メモリセル１０と同様の特徴および効果を備えている。さらに、不揮発性メモリセル４１は、係る構成により、メモリセル間のクロストークが減少する。すなわち、第１の実施形態の不揮発性メモリセル１０では、メモリセルの構成や印加する電圧や電流によって、隣接するメモリセルを電流が流れる場合がある。本来意図しない経路に電流が流れると、余分な電流により消費電力が増加したり、ターゲットとなるメモリセルに所望の強度や時間で電圧パルスを印加できなくなる等の問題が発生し得る。一方、本実施形態の不揮発性メモリセル４１では、ダイオード４０１を備えることにより、電流の逆流が防止され、エネルギー効率が向上すると同時に、メモリとしての動作精度が向上する。
【００４３】
本実施形態による不揮発性メモリセルの形成は、第１の実施形態と同様に、キャパシタ１２に電圧を印加して、ブレークダウンさせ、キャパシタの抵抗成分を抵抗変化素子１１の低抵抗状態と同じ程度の値とする。
【００４４】
（第３の実施形態）
本発明の第３の実施形態に係る不揮発性メモリセルは、第１の実施形態（図１）の不揮発性メモリセル１０の第３電極１０６に、ＦＥＴ（電界効果トランジスタ）を電気的に接続したものである。その他の構成は上述した第１の実施形態に係る不揮発性メモリセル１０と同様であるので、共通する要素については、同一符号を付して説明を省略する。
【００４５】
図５は、以上のようなＦＥＴを用いる不揮発性メモリセルから形成される不揮発性メモリアレイを、いわゆるクロスポイント型で実現した際の電気等価回路図である。同図において、１０は第１の実施形態で述べた不揮発性メモリセル１０、５０１はこの不揮発性メモリセル１０に接続されたＦＥＴ５０１、であり、これらの不揮発性メモリセル１０とＦＥＴ５０１とから、本実施形態の不揮発性メモリセル５１が構成されている。ＦＥＴ５０１のゲート電極はワード線Ｗ１、Ｗ２に接続され、ＦＥＴ５０１のソース（またはドレイン）はビット線に、また、第３電極１０６はプレート線ｐ１、ｐ２に接続されている。
【００４６】
本実施形態の不揮発性メモリセル５１の動作（書き込み及び読み出し）は、第１の実施形態と同様であるので説明を省略する。
【００４７】
本実施形態の如く、不揮発性メモリの下部電極にＦＥＴを電気的に接続し、ＦＥＴのＯＮ／ＯＦＦを能動的に行うことで、メモリセル間のクロストークがさらに確実に減少する。よって、電流の逆流が防止され、エネルギー効率が向上すると同時に、メモリとしての動作精度が向上する。
【００４８】
本実施形態による不揮発性メモリセルの形成は、第１の実施形態と同様に、キャパシタ１２に電圧を印加して、ブレークダウンさせ、キャパシタの抵抗成分を抵抗変化素子１１の低抵抗状態と同じ程度の値とする。
【００４９】
なお、上述した第１から第３の実施形態の構成に係る不揮発性メモリアレイは、本発明の不揮発性メモリセルを複数個マトリクス状（二次元状）に形成することにより、抵抗変化素子上に流す電流ピークを抑制し、不揮発性メモリセルの信頼性を向上できるので、動作不良の改善された不揮発性メモリを形成できる。また、上記不揮発性メモリセルを積層することにより、上記動作不良の改善に加えて、高集積化を同時に実現できる。
【産業上の利用可能性】
【００５０】
本発明に係る揮発性メモリセル、半導体装置、およびその形成方法は、抵抗変化型素子の動作不良を改善することが可能な抵抗変化型素子、半導体装置、およびその形成方法として有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態に係る不揮発性メモリセルを示した図であり、（ａ）は断面ＴＥＭを示した図（ｂ）は等価回路図
【図２】抵抗が低抵抗状態から高抵抗状態に変化する際、印加する電圧パルスに対する電流の波形図であり、（ａ）はキャパシタなしの場合の図（ｂ）はキャパシタありの場合の図
【図３】本発明の第１の実施形態に係る不揮発性メモリセルを用いた不揮発性メモリアレイの電気等価回路を示す回路図
【図４】本発明の第２の実施形態に係る、ダイオードを含む不揮発性メモリセルを用いた不揮発性メモリアレイの電気等価回路を示す回路図
【図５】本発明の第３の実施形態に係る、ＦＥＴを含む不揮発性メモリセルを用いた不揮発性メモリアレイの電気等価回路を示す回路図
【図６】従来技術による抵抗変化型素子の断面構成を示す模式図
【符号の説明】
【００５２】
１０    不揮発性メモリセル
１１    抵抗変化素子
１２    キャパシタ
４１    ダイオードを用いた不揮発メモリセル
５１    ＦＥＴを用いた不揮発メモリセル
１０１    基板
１０２    下部電極
１０３    抵抗変化層
１０４    上部電極
１０５    絶縁膜
１０６    第３電極
１０７    層間絶縁膜
１２１    キャパシタの抵抗成分
１２２    キャパシタの容量成分
４０１    ダイオード
５０１    ＦＥＴ
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図１】
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