(57)【要約】      （修正有）【課題】プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ（ＴＦＴ）を提供する。【解決手段】ダイオード又はＴＦＴを含む印刷又はパターニング構造（例えば、回路）、これらを製造する方法、並びに、これらの識別タグ及びセンサへの応用を開示する。相補型のダイオード対又はダイオード接続ＴＦＴを直列に含む印刷された構造は、印刷又はレーザ描画技術を用いて製造したダイオードの閾値電圧（Ｖｔ）を安定化することができる。ＮＭＯＳ  ＴＦＴのＶｔ（Ｖｔｎ）とＰＭＯＳ  ＴＦＴのＶｔ（Ｖｔｐ）の間の分離を利用して、印刷又はレーザ描画のダイオードの順方向電圧降下の安定性を確立又は向上する。更なる応用は、参照電圧発生器、電圧クランプ回路、参照又は差動信号伝送ラインにおける電圧を制御する方法、並びにＲＦＩＤ及びＥＡＳタグ及びセンサに関する。【選択図】なし【特許請求の範囲】
【請求項１】
相補型ダイオードを製造する方法であって、
ａ）第１のパターニングされた半導体層を基板上に形成する工程であって、該第１のパターニングされた半導体層は第１の導電型を有する、該工程と、
ｂ）第２のパターニングされた半導体層を前記基板上に形成する工程であって、該第２のパターニングされた半導体層は第２の導電型を有する、該工程と、
ｃ）パターニングされた絶縁体層を、前記第１のパターニングされた半導体層及び前記第２のパターニングされた半導体層、並びに前記基板の上に形成する工程と、
ｄ）第１のパターニングされた金属層を、前記パターニングされた絶縁体層上に、前記第１のパターニングされた半導体層及び前記第２のパターニングされた半導体層に電気的に接続するように形成する工程と、
を含む方法。
【請求項２】
前記第１のパターニングされた半導体層を形成する工程は、第１の半導体組成物を印刷又はレーザ描画することを含み、前記第２のパターニングされた半導体層を形成する工程は、第２の半導体組成物を印刷又はレーザ描画することを含む、請求項１記載の方法。
【請求項３】
前記第１の半導体組成物及び前記第２の半導体組成物の少なくとも一方は、シラン及び／又はシランのナノ粒子を含有するインクを含む、請求項１記載の方法。
【請求項４】
前記第１のパターニングされた金属層を形成する工程は、第１の金属組成物を印刷することを含む、請求項１記載の方法。
【請求項５】
ａ）少なくとも一つの印刷又はレーザ描画された構造を内部に有するＮＭＯＳダイオードと、
ｂ）少なくとも一つの印刷又はレーザ描画された構造を内部に有するＰＭＯＳダイオードと、
ｃ）前記ＮＭＯＳダイオードを前記ＰＭＯＳダイオードに接続する金属配線と、
を備える回路。
【請求項６】
前記ＮＭＯＳダイオードは、ＮＭＯＳ薄膜トランジスタ（ＴＦＴ）を含み、前記ＰＭＯＳダイオードはＰＭＯＳ  ＴＦＴを含む、請求項５記載の回路。
【請求項７】
前記金属配線は、印刷された金属配線を含む、請求項５記載の回路。
【請求項８】
前記ＮＭＯＳダイオードはｎ型にドーピングされた半導体層を含み、前記ＰＭＯＳダイオードはｐ型にドーピングされた半導体層を含み、前記ｎ型にドーピングされた半導体層及び前記ｐ型にドーピングされた半導体層のそれぞれは、実質的に均一なドーパント分布を、非晶相にある間、当該半導体層の全体の厚さ方向に実質的に沿って有している、請求項５記載の回路。
【請求項９】
第１のノード及び第２のノードと、
前記第１のノードと前記第２のノードの間に直列に設けられた少なくとも一つの請求項５記載の回路と、
を備えるクランプ回路。
【請求項１０】
第１のノードにおける第１の電圧を制限する方法であって、
前記第１のノードに信号を受けるステップと、
前記第１の電圧と第２のノードにおける第２の電圧の差が所定の値を超える場合に請求項５記載の前記回路を介して電流を通すことによって、前記信号を前記第２のノードにおいて前記第２の電圧にクランプするステップと、
を含む方法。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本出願は、２００５年１２月７日に出願された米国特許仮出願第６０／７４９，１２１号、及び２００６年９月１５日に出願された米国特許出願第１１／５２１，９２４号の優先権及びその利益を主張するものであり、これら出願は参照することによってそれらの全体が本明細書に組み込まれる。
【発明の分野】
【０００２】
本発明は、広く、無線周波数識別（ＲＦＩＤ）及び電子商品監視（ＥＡＳ）のタグ及びセンサを含む分野に関連するものであり、また、これらを製造する方法に関するものである。特に、本発明は、プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ（ＴＦＴ）、これらダイオード及びＴＦＴを含む印刷又はパターニングされた構造、これらダイオード及びＴＦＴを製造する方法、及び、これらダイオード及びＴＦＴのタグ及びセンサへの応用に関するものである。
【発明の背景】
【０００３】
多くの単純な薄膜製造プロセスでは、便利なダイオード製造プロセスを使用することが困難、及び／又は高価になることがある。その結果、多くの薄膜プロセスでは、ダイオード接続トランジスタを用いて、回路におけるダイオードを模擬している。ダイオード接続トランジスタは、薄膜トランジスタ（ＴＦＴ）プロセスにおける潜在的な欠点に悩まされており、多くのＴＦＴプロセスにおいてＴＦＴの閾値電圧が、ランごとに、又はロットごとに変わることがある。その結果、このようなプロセスで製造されたダイオード接続ＴＦＴは、順方向電圧降下の変動を示すことがあり、この変動は時には許容出来ないほどに大きくなることがある。このことは、ダイオード又はダイオード接続ＴＦＴが参照電圧供給回路に使用される場合に、特に望ましくない。その結果、プロセス由来の閾値電圧の変動に更なる耐性を有するダイオード接続ＴＦＴアーキテクチャが要請されている。
【発明の概要】
【０００４】
本発明の実施の形態は、プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ（ＴＦＴ）、かかるダイオード及びＴＦＴを含む印刷又はパターニングされた構造、並びに、これらの識別タグ及びセンサへの応用に関するものである。本発明の更なる応用は、参照電圧発生器、電圧クランプ回路、参照信号伝送ライン及び差動信号伝送ラインにおける電圧を制御する方法、並びに、ＨＦ、ＵＨＦ、及びＲＦＩＤタグ及びセンサに関するものである。
【０００５】
相補型ダイオードを製造する本方法は、概して、（ａ）第１の導電型の第１のパターニングされた半導体層を基板上に形成する工程と、（ｂ）第２の導電型の第２のパターニングされた半導体層を上記基板上に形成する工程と、（ｃ）パターニングされた絶縁体層を、第１及び第２のパターニングされた半導体層及び上記基板の上に形成する工程と、（ｄ）パターニングされた金属層をパターニングされた絶縁体層上に第１及び第２のパターニングされた半導体層と電気的に接続して形成する工程と、を含む。また、通常、上記の形成工程（ａ）〜（ｄ）の少なくとも一つは、上記の半導体層又は金属層を印刷又はレーザ描画することを含む。
【０００６】
本回路は、概して、（１）少なくとも一つの印刷又はレーザ描画された構造を内部に有するＮＭＯＳダイオードと、（２）少なくとも一つの印刷又はレーザ描画された構造を内部に有するＰＭＯＳダイオードと、（３）ＮＭＯＳダイオードをＰＭＯＳダイオードに接続する金属配線と、を備える。更なる実施の形態において、本発明によるクランプ回路は、少なくとも一つの相補型ダイオード対回路を、第１のノードと第２のノードの間に直列に備え、ＡＣクランプ回路は、概して、上記第１及び第２のノードの間に並列に逆極性で結合された第１及び第２のクランプ回路を備える。
【０００７】
識別デバイスは、概して、（i）アンテナ及び／又はインダクタと、（ii）当該アンテナ及び／又はインダクタによって受信された無線周波数信号を電力に変換するようになっている整流器と、（iii）無線周波数信号の電圧を制限するようになっている本発明の交流クランプ回路と、（iv）無線周波数信号からクロック信号を復元して識別信号を生成するようになっているロジックと、を備える。一般に、上記アンテナ及び／又はインダクタは、第１の整流器入力ノード及び第２の整流器入力ノードに結合された導電コイルを備え、交流クランプ回路は、第１の整流器入力ノードと第２の整流器入力ノードの間に接続されている。
【０００８】
パターニングされた構造は、本発明によるダイオードの相補対、又はダイオード接続ＴＦＴを直列に備えるものであり、印刷又はレーザ描画技術を用いて製造されたダイオードの閾値電圧（Ｖｔ）を安定化することが可能である。本発明は、有益なことに、ＮＭＯＳ  ＴＦＴのＶｔ（Ｖｔｎ）とＰＭＯＳ  ＴＦＴのＶｔ（ＶｔＰ）の比較的一定した差を利用して、印刷又はレーザ描画のダイオードにおける順方向電圧降下の安定性を確立、及び／又は改善する。これら及び他の本発明の利点は、以下の好適な実施の形態の詳細な説明から容易に明らかとなるであろう。
【好適な実施の形態の詳細な説明】
【０００９】
以下、好適な実施の形態の詳細を参照する。これら実施の形態の例は、添付の図面に描かれている。本発明を、好適な実施の形態によって説明するが、本発明をこれら実施の形態に限定することを意図していないことを理解されたい。逆に、本発明は、本発明の精神及び範囲に含まれ得る代替のもの、変更、及び均等のものを含むことを意図している。さらに、以下の本発明の詳細な説明では、幾つかの特定の詳細を、本発明を完全な理解のために説明する。しかしながら、当業者には、本発明をこれら特定の説明なしに実施し得ることが容易に理解されよう。他の例では、本発明を不必要に不明瞭にしないために、公知の方法、手順、部品、及び回路を詳細には説明していない。
【００１０】
一側面において、本発明は、識別タグ及び／又はセンサに有益な印刷又はパターニングされた回路を製造する方法に関するものであり、（ａ）第１の導電型の第１のパターニングされた半導体層を基板上に形成する工程と、(ｂ)第２の導電型の第２のパターニングされた半導体層を上記基板上に形成する工程と、（ｃ）パターニングされた絶縁体層を、第１及び第２のパターニングされた半導体層並びに上記基板の上に形成する工程と、（ｄ）パターニングされた金属層を、パターニングされた絶縁層上に第１及び第２のパターニングされた半導体層と電気的に接続して形成する工程と、を含む。一般的には、上記形成工程（ａ）〜（ｄ）の少なくとも一つは、半導体又は金属層を印刷又はレーザ描画することを含む。
【００１１】
本発明の実施の形態は、更に、プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ（ＴＦＴ）、かかるダイオード及びＴＦＴを含む印刷又はパターニングされた構造（例えば、回路）、これらを製造する方法、並びに、これらの識別(例えば、ＨＦ、ＵＨＦ、ＲＦＩＤ、及びＥＡＳ）タグ及びセンサへの応用に関するものである。一実施の形態では、本発明は、ｎ型金属酸化膜半導体（ＮＭＯＳ）ダイオード（特にダイオード接続ＮＭＯＳ  ＴＦＴ）、ｐ型金属酸化膜半導体（ＰＭＯＳ）ダイオード（特にダイオード接続ＰＭＯＳ  ＴＦＴ）、及びＮＭＯＳダイオード及びＰＭＯＳダイオードを直列に接続する金属配線と、を含む印刷された薄膜構造に関するものである。かかる直列接続のダイオードは、有益なことに、閾値電圧（Ｖｔ）、即ち、ＮＭＯＳダイオード接続ＴＦＴ及びＰＭＯＳダイオード接続ＴＦＴの絶対値（ａｂｓｏｌｕｔｅ）  Ｖｔから独立しており、ＶｔＮ（ＮＭＯＳ  ＴＦＴの閾値電圧）とＶｔＰ（ＰＭＯＳ  ＴＦＴの閾値電圧）との間の分離（Ｓｅｐａｒａｔｉｏｎ）を利用して比較的制御された及び／又は安定した順方向電圧降下を確立する閾値電圧を、提供する。
【００１２】
特に、直列接続されたダイオード接続ＴＦＴの閾値電圧Ｖｔは、一般に、ＶｔＮとＶｔＰの差動の和（ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｕｍ）に等しい。本発明の代替の実施の形態は、一以上（好ましくは複数）のこのような直列接続ダイオード型のＴＦＴを含む回路に関する。かかる回路は、単一のＮＭＯＳ−ＰＭＯＳダイオード対の電圧降下に直列に接続された当該対の数を掛け合わせた順方向電圧降下に概ね等しい正味の電圧降下（ｎｅｔ  ｖｏｌｔａｇｅ  ｄｒｏｐ）を確立する。
【００１３】
本明細書で上述した回路は、電圧クランピング回路（「クランプ」）に利用されてＴＦＴ（クランピング動作を提供する「シャント」ＴＦＴ）のターンオン動作を調整する。代替の実施の形態では、かかる電圧クランプ回路は、有益なことにＡＣ回路に使用され、当該ＡＣ回路においては、並列接続された二つのこのクランプ回路が、シャントＴＦＴと直列接続された追加のダイオードを有し、ＡＣ電極に逆方向に接続されている。このようにシャントＴＦＴと直列接続されたダイオード配線ＴＦＴの組合せは、相補又は差動ラインにおける電圧差が相補型ダイオード対に電流を通すのに不十分なＡＣサイクルの一部においてシャントＴＦＴの早期のターンオンを防止する。
【００１４】
本発明の電圧クランプ回路は、有益なことに、それに限定するものではないが、ＥＡＳ及びＲＦＩＤタグ又はセンサを含む応用に利用し得る。本発明を、その種々の側面について、例示の実施の形態に関連して以下により詳細に説明する。
【００１５】
［相補型ダイオード接続薄膜トランジスタを製造するための例示的なプロセス］
一側面において、本発明は、相補型ダイオードを製造する方法に関するものであり、（ａ）第１の導電型の第１のパターニングされた半導体層を基板上に形成する工程と、（ｂ）第２の導電型の第２のパターニングされた半導体層を上記基板上に形成する工程と、（ｃ）パターニングされた絶縁体層を、第１及び第２のパターニングされた半導体層及び上記基板の上に形成する工程と、（ｄ）パターニングされた金属層を、パターニングされた絶縁体層上に第１及び第２のパターニングされた半導体層と電気的に接続して形成する工程と、を含む。また、好適な実施の形態では、上記の形成工程（ａ）〜（ｄ）の少なくとも一つは、半導体層又は金属層を印刷又はレーザ描画することを含む。
【００１６】
一実施の形態において、パターニングされた半導体層を形成する工程は、第１及び第２の半導体組成物をそれぞれ、印刷又はレーザ描画することを含む。ショットキーダイオードの形成に向けられた実施の形態では、第２のパターニングされた半導体層を形成する工程は、第２の半導体組成物を第１のパターニングされた半導体層上で印刷又はレーザ描画することを含む。同様に、パターニングされた金属層を形成する工程は、第１の金属組成物を印刷又はレーザ描画することを含んでもよい。
【００１７】
他の実施の形態（相補型ダイオード構成のＴＦＴに広く関連する）では、本方法は、更に、パターニングされた半導体層の上にパターニングされたゲート構造を形成する工程を含む。通常は、ゲート構造は、第１及び第２のパターニングされた半導体層の後に形成される。さらに、パターニングされたゲート構造は、第２のパターニングされた金属層を含んでもよい。この金属層は、通常は、パターニングされたゲート誘電体層上にある。したがって、パターニングされたゲート構造を形成する工程は、第２の金属組成物をゲート誘電体層上で印刷又はレーザ描画することを含む。
【００１８】
代替の実施の形態（相補型ショットキーダイオードに広く関連する）では、本方法は、更に、第３のパターニングされた半導体層を第１のパターニングされた半導体層の上に形成する工程を含む。通常は、第３のパターニングされた半導体層は、第１のパターニング半導体層の後に形成される。
【００１９】
以下、相補型ダイオード接続ＴＦＴを製造するための例示的なプロセスを、図１Ａ〜１Ｃを参照して説明する。図１Ｃは、例示的な回路１０を示しており、当該回路は、ダイオード接続ＮＭＯＳ  ＴＦＴ１５ａと、ダイオード接続ＰＭＯＳ  ＴＦＴ１５ｂと、ダイオード接続ＴＦＴ１５ａ及び１５ｂを直列に接続する配線２４ｂを含んでいる。本発明の多数の実施の形態は、パターニングされた導体及び又は半導体の薄膜構造を備えるものであり、旧来のＴＦＴ処理技術、並びに／若しくは、高解像度の印刷及び／又はレーザ描画及び／又は、金属ナノ粒子及び／又は液体シランに基づくインクを用いた精細技術によって得ることが可能である（例えば、２００５年７月８日に出願された米国特許仮出願第６０／６９７，５９９［代理人整理番号ＩＤＲ０５０１］、及び、それぞれ、２００５年１０月１１日、２００５年１０月６日、２００５年１０月３日、２００５年８月１１日、２００５年４月１１日、２００５年３月１８日、２００４年１０月１日、２００４年９月２４日、２００４年９月２４日、２００４年７月６日、２００４年２月２７日、２００３年１２月３１日、２００３年１１月２４に出願された、米国特許出願第１１／２４９，１６７号、第１１／２４６，０１４、第１１／２４３，４６０号、第１１／２０３，５６３号、第１１／１０４，３７５号、第１１／０８４，４４８号、第１０／９５６，７１４号、第１０／９５０，３７３号、第１０／９４９，０１３号、１０／８８５，２８３、第１０／７８９，３１７号、第１０／７４９，８７６号、第１０／７２２，２５５号を参照のこと）。
【００２０】
図１Ａは、例示的なプロセスにおける第１の工程を示している。印刷又はパターニングされた半導体層１４は、絶縁性の基板１２上に形成される。例えば、ドーピングされた又は非ドープのシリコン組成物を基板１２上に（例えば、それぞれが、ゲルマン、シラゲルマン（ｓｉｌａｇｅｒｍａｎｅ）、並びにゲルマニウム及び／又はシリコンゲルマニウムのナノ粒子を更に含み得るシラン及び／又はシリコンナノ粒子を含むインクを印刷することによって）堆積させてもよい（例えば、米国特許出願第１０／６１６，１４７号［代理人整理番号ＫＯＶ−００４として２００３年７月８日に出願］、第１０／７４９，８７６号［代理人整理番号ＫＯＶ−０１２として２００３年１２月３１日に出願］、第１０／７８９，３１７号［代理人整理番号ＩＤＲ００２０として２００４年２月２７日に出願］、第１０／７８９，３１７号［代人整理番号ＩＤＲ００８０として２００４年２月２７日に出願］、第１０／９５０，３７３号及び第１０／９４９，０１３号［それぞれ代理人整理番号ＩＤＲ０３０１，ＩＤＲ０３０２として２００４年９月２４日に出願］、並びに／若しくは第１０／９５６，７１４号［代理人整理番号ＩＤＲ０３０３として２００４年１０月１日に出願］を参照のこと）。印刷は、基板上へのインクジェット印刷、マイクロスポット、ステンシル、スタンピング、シリンジ分配、ポンプ分配、スクリーン印刷、グラビア印刷、オフセット印刷、フレキソ印刷、又は組成物（又はシリコン含有成分）のレーザ転写を含み得る。この分離構造、即ち半導体層１４における「アイランド」は、同様の半導体インク又は（例えば、種々のドーパントを含む）種々の半導体インクを用いて、個別に又は同時に印刷することが可能である。種々の半導体インクは、（各セットが１以上のヘッドを含む）２セットのインクジェットヘッドを用いて、同時に印刷してもよい。
【００２１】
印刷されたシラン含有及び／又はシリコン含有層は、通常、組成物における全ての溶媒を実質的に除去するのに十分な条件下で（例えば、ある温度で、大気中で、ある圧力の下で、及び／又はある時間で）乾燥され、また、（i）シランを架橋し、オリゴマー形成し、及び／又は重合し、（ii）ポリシラン及び／又はオリゴシランを含む実質的に均一な層を基板上に形成し、（iii）組成物の平均分子量を増加し、粘度を増加し、及び／又は揮発度を減少するのに十分な環境下で（例えば、ある温度で、大気中で、ある圧力の下で、及び／又はある時間で）、（随意に印刷プロセス中に）随意に光を照射される。その後、印刷されたシリコン含有膜が（例えば３５０〜３５０度の温度で）硬化されて、（例えば、典型的には〜１００ｎｍの膜厚を有する）水素化アモルファスシリコン膜が製造される。そして、このアモルファスシリコン膜は、当該アモルファスシリコンを（再）結晶化するのに十分な温度でアニーリング、レーザアニーリング、又は遷移金属誘起結晶化によって、（再）結晶化される。多数の薄膜が、この組成物から形成されてもよく、比較的厚い層を形成するために同じ組成物から、又は複数の異なる組成物から形成されてもよい（特に、１以上の組成物がドーピングされたシラン組成物を含む場合であって、異なる組成物を用いて異なるドーパント及び／又はドーズ量の複数の層を有するダイオードを形成することができる場合に）。或いは、シリコン（例えば、アモルファスシリコン）の層を、従来のように（例えば、化学気相堆積によって）ブランケット堆積し、（例えば、フォトリソグラフィーによって）パターニングし、（例えば、アニーリングによって）結晶化してもよい。
【００２２】
基板１２は、例えば、単結晶シリコン基板に比して（一実施の形態においては、フラットパネルディスプレイ基板に比して）、低コストで処理が容易な基板であってもよい。例えば、基板１２は、例えばプラスティックシート（ポリイミド、ポリカーボネイト、又は他の耐熱高分子材料を例えば含むもの）、薄膜ガラスシート、ガラス／ポリマー積層体等を備えていてもよい。一実施の形態では、基板は、ロールツーロール製造（例えば、スプール型及び／又はロールツーロールの印刷プロセス）を許容し得る特性（例えば、厚さ、引っ張り強度、弾性係数、ガラス転移温度等）を有する。
【００２３】
或いは、基板１２は、絶縁体（例えば、スピンオンガラス（ＳＯＧ）、若しくは、成長酸化物又は陽極酸化物層）を、導体又は半導体基板上に備えていてもよい。また、絶縁体は、従来の金属フォイル（例えば、２００４年７月６日に出願された、”MOS  Electronic  Article  Surveillance,  RF  and/or  RF  Identification  Tag/Device,  and  Methods  for  Making  and  Using  the  Same”と題する米国特許出願第１０／８８５，２８３号（代理人整理番号ＩＤＲ０１２１）を参照のこと。なお、この出願の関連の部分を参照することによって本明細書に組み込む）上に堆積又は形成してもよい。堆積は、従来のように、ＳＯＧインク組成物をスピンコート、印刷（例えば、インクジェット（「ＩＪ」）印刷、ブレードコート、浸漬コート、メニスカスコート、スロットコート、グラビアコート、スクリーン印刷、又はスプレーコートすることによってもよい。このＳＯＧインク組成物は、旧来の一以上のＳＯＧ組成物、旧来のＳＯＧ組成物用の一以上の旧来の溶媒、並びに旧来の界面活性剤、張力緩和剤（tension  reducing  agent）、バインダ、及び／又は増粘剤のうち一以上を備えるものである。通常、ＳＯＧ層を堆積する工程の後には、旧来の硬化、及びクリーニングの工程が続く。
【００２４】
次に図１Ｂを参照する。次に、薄膜酸化物表面層１６を、半導体層１４上に成長する（一般には、例えば酸素といった酸化性雰囲気中で、この構造物を加熱し、プラズマに露出し、又は光を照射することによって成長する）。この酸化工程は、ゲート誘電体膜を形成する。或いは、ゲート誘電体及びキャパシタ誘電体を、対応の誘電体材料を用いた旧来の堆積及びパターニングによって、形成してもよい。次に、ゲート金属層１８を、ゲート誘電体１６上に、旧来のフォトリソグラフィー又はレーザパターニングによって形成してもよい（例えば、［i］堆積された金属層を、サーマルレジスト、又は赤外線染料（ＩＲ  ｄｙｅ）を含む他の旧来のレジストでコーティングし、［ii］このレジストをレーザで選択的に照射することによって、形成する。例えば、２００５年３月１８日に出願された米国特許出願第１１／０８４，４４８号［代理人整理番号ＩＤＲ０２１１］、及び米国特許出願１１／６６３，２９６号［代理人整理番号ＩＤＲ０２１３］を参照のこと。なお、これら出願の関連の部分を、参照することによって本明細書に組み込む）。そして、余分なゲート金属材料をエッチング（好ましくは旧来のウェットエッチングによって）除去してゲート１８ａ及び１８ｂを形成し、露出したゲート誘電体１６を選択エッチングする（ＨＦ希釈水溶液、又は通常はＨＦ：ＮＨ４Ｆ水溶液を含むＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈ）溶液を用いたウェットエッチングによって行う）ことによってゲート酸化物１６ａ及び１６ｂを形成する。或いは、ゲート金属層を、印刷、若しくはエンボス加工、インプリント加工、インクジェット印刷、又は他の高解像度パターニング技術を含む他のリソグラフィ手段によって画成してもよい。
【００２５】
次に、半導体領域２０ａ〜２０ｂを、第１導電型（例えば、ｎ型又はｐ型）のドーパントを用いて、高濃度にドーピングする。これは、一般的には、ゲート１６ａによって覆われていない半導体層１４の領域内に旧来のイオン注入又はドーパント拡散（例えば、スピンオン誘電体（ＳＯＤ）を印刷し、ドーパントが半導体層内に進むようにアニーリングすること）を行うことによってなされる。ドーパント拡散の場合には、ドーパントを含むＳＯＤを、半導体層１４における分離したアイランドについて上述したように、図１Ｂの構造上に印刷することができる。印刷は、インクジェット印刷、マイクロスポット、ステンシル、スタンピング、シリンジ分配、ポンプ分配、スクリーン印刷、グラビア印刷、オフセット印刷、又は、フレキソ印刷であってもよい。ドーピングされたＳＯＤは、個別に又は同時に印刷することができる。これには、一般に、（例えば、異なる導電型（例えば、ｎ型又はｐ型）、及び必要であれば異なるドーパント濃度の種々のドーパントを含む）異なるインクが用いられる。異なるＳＯＤインクは、（それぞれが１以上のヘッドを含む）２セットのインクジェットヘッドを用いて、同時に印刷することができる。
【００２６】
或いは、ソース／ドレインのコンタクト層を、半導体領域２０ａ〜２０ｂの上面に形成してもよい。これは、ドーピングされた半導体組成物を、ゲート１６ａ上及び半導体層１４の露出された領域上に堆積し、次いで、このドーピングされた半導体組成物を硬化しレーザを照射して、当該組成物の照射部分を選択的に結晶化し、（好ましくは、ドーパントを活性化し）、そして、当該組成物の非照射部分をウェットエッチングによって選択的に除去することによって成される（例えば、２００５年３月１８日に出願された米国特許出願第１１／０８４，４４８号［代理人整理番号ＩＤＲ０２１１］を参照のこと）。このドーピングされた半導体組成物を、ドーピングされたシリコン含有組成、例えば、Ｎ＋ドープシランインク（それぞれ２００４年９月２４日、２００４年９月２４日、２００４年１０月１日、２００５年１０月１１日に出願された米国特許出願第１０／９５０，３７３号、第１０／９４９，０１３号、第１０／９５６，７１４号、第１１／２４９，１６７号［代理人整理番号はそれぞれ、ＩＤＲ０３０１、ＩＤＲ０３０２、ＩＤＲ０３０３、ＩＤＲ０４２３］を参照のこと。これらの出願の関連の部分を参照することによって本明細書に組み込む）をゲート１６ａ上及び半導体層１４の露出された部分上に、印刷又はインクジェット加工することによって、選択的に堆積してもよい。高濃度にドーピングされた領域２０ａ〜２０ｂがアモルファス第ＩＶＡ族元素を含む材料（例えばＳｉ及び／又はＧｅ）を有する範囲において、次の層を堆積する前に、これらを結晶化することが好ましい。一例では、ドーピングされた半導体領域２０ａ〜２０ｂを、最初に加熱炉でアニールすることで硬化し、次いで、レーザ結晶化によって結晶化させる（好ましくは、その中に含まれている幾つかの又は実質的に全てのドーパントを結晶化中に活性化する）。或いは、ドーパント原子を、半導体領域１２の露出された表面内に又は表面上に、プラズマ堆積、レーザ分解、気層堆積、又は他の技術によって、導入してもよく、その後に、ドーピングされた領域１８ａ〜１８ｂをソース及びドレインのコンタクトへと、アニーリングすることによって変更してもよい。
【００２７】
次いで、高濃度にドーピングされた半導体領域２２ａ〜２２ｂを、一般には異なる導電型（例えば、ｎ型に対してｐ型）のドーパントを用いることを除いて、高濃度にドーピングされた半導体領域２０ａ〜２０ｂと同様の技術によって形成する。換言すれば、半導体領域１８ａ〜１８ｂ及び半導体領域２０ａ〜２０ｂのうち一方はｎ型のドーパントを含み、他方はｐ型のドーパントを含む。必要又は所望の場合には、高濃度にドーピングされた領域２０ａ〜２０ｂ及び２２ａ〜２２ｂを、活性化したアイランドへと更にパターニングしてもよい。しかしながら、一般には、半導体領域１２を印刷及び／又はパターニングすることは、デバイスの活性領域を画成するのに十分なものである。上述したように、Ｎ＋及びＰ＋の領域を、個別に堆積してもよい。しかしながら、硬化、レーザ照射、及びウェットエッチングは、同じ処理工程で行う。その後、ドーピングされた領域２０ａ〜２０ｂ及び２２ａ〜２２ｂの非結晶化部分を、選択ウェットエッチングによって除去してもよい。
【００２８】
追加の旧来のクリーニングの後、誘電体層２４（この誘電体層は、旧来のスピンオンガラス（ＳＯＧ）組成物を含む）を、図１Ｂの構造上に印刷又はコーティングしてもよい。印刷の場合には、ゲート１８ａ〜１８ｂのうち一以上（好ましくは全て）、並びに／若しくは高濃度にドーピングされた領域２０ａ〜２０ｂ及び２２ａ〜２２ｂを、露出した状態に維持してもよい。コーティングの場合には、ゲート１８ａ〜１８ｂ並びに高濃度にドーピングされた領域２０ａ〜２０ｂ及び２２ａ〜２２ｂ上の部分のＳＯＧ／誘電体層２４を、フォトリソグラフィーによって（例えば、フォトレジストでコーティングし、このフォトレジストに接触マスクを介して光を照射し、エッチングを行い（好ましくはウェットエッチング）、次いで、フォトレジストを除去し、デバイスの表面をクリーニングすることによって）除去してもよく、又は、レーザレジストプロセスによって除去してもよい。このレーザレジストプレセスは、米国特許仮出願第６０／６６３，２９６号、及び／又は米国特許出願第１１／２０３，５６３号（代理人整理番号はＩＤＲ０２１３であり、２００５年１０月７日に出願されている。これら出願の関連の部分を参照することによって本明細書に組み込む）に説明されている。誘電体層２４がＳＯＧ組成物を有している場合には、当該層は、通常、硬化され、及び／又は旧来の技術によって誘電体材料（例えば、酸化シリコン）に変更される。或いは、誘電体層２４は、旧来のポリイミドを含んでいてもよい（当該ポリイミドは、例えば、レーザパターニング用に構成され又は調整された赤外線、可視光、又は紫外線を吸収する染料を更に含んでもよい）。
【００２９】
代替の手法では、適切な条件下で、既知のエッチャント組成を用いて、酸化薄膜１６を、ゲート１８ａ〜１８ｂを形成した後に維持してもよく、また、誘電体層２４のエッチングによって酸化薄膜１６の露出した部分を除去してもよい。加えて、ドーピングされたポリシリコン領域２０ａ〜２０ｂ／２２ａ〜２２ｂの少量の部分（例えば、約３０ｎｍまで）も、（例えば、後続のコンタクト形成におけるマージンを向上するために）除去してもよい。
【００３０】
加えて、金属（例えば、コバルト（Ｃｏ）又はニッケル（Ｎｉ））を、高濃度にドーピングされた領域２０ａ〜２０ｂ及び２２ａ〜２２ｂ上にめっき（或いは選択成長又は堆積）してもよい（これは、一般的には、誘電体層２４の形成後に、例えば、旧来のフォトリソグラフィー又はレーザリソグラフィー／パターニングといった高解像度パターニングによって成される。それぞれ２００３年１１月２４日及び２００５年１０月７日に出願された米国特許出願第１０／７２２，２５５号及び／又は第１１／２０３，５６３号（代理人整理番号は、それぞれＫＯＶ−０１５、ＩＤＲ０２１３）を参照のこと。これら出願の関連の部分を参照することによって本明細書に組み込む）。また、続く熱処理（結晶化し、及び／又は、シリコンを使用している場合には、ゲート材料から珪化物を形成するのに十分な温度の熱処理）によって、ゲート１６ａ〜１６ｂを形成してもよい。当該ゲートは、ある場合には、更なる変更なしに使用することができる。
【００３１】
コンタクト及び第１段のメタライゼーションを、集積回路／半導体製造分野において従来から使用されているメタライゼーション処理技術によって形成してもよい。例えば、コンタクト及びメタライゼーション２６を形成することは、Ｔｉ、ＴｉＮ、又はＴｉＮ−ｏｎ−Ｔｉの２層といった比較的薄いバリア層及び／又は接着層、次いで、Ａｌ又はＡｌ−Ｃｕ合金（例えば、０．５〜４重量％のＣｕを含むもの）といった比較的厚いバルク導体層をスパッタリングし、次いで、旧来のフォトリソグラフィーでコンタクト及び金属配線を画成する。これらコンタクト及び金属配線は、後にエッチングされるものである（Ａｌ、ＴｉＮ、及びＴｉといった材料を金属珪化物に対して選択的にエッチングする旧来のＮＨ４ＯＨ／Ｈ２Ｏ２エッチング組成を用いたウェットエッチングが、好ましい）。或いは、シリコン又はバリア金属の層を印刷してもよく、別の場合にはゲート１８ａ〜１８ｂの露出した表面上に堆積又は形成してもよく、及び／又は導体金属をその上に選択的にめっき、堆積又は印刷してもよい（金属珪化物を形成するために、その後の熱処理又はアニーリングを、随意に伴ってもよい）。勿論、ゲート１８ａ〜１８ｂへのコンタクト及び／又はメタライゼーションを、ソース及びドレイン領域の（レイアウトから又は上から下に見た場合に）外側の領域に形成してもよい。或いは、コンタクト及び／又はメタライゼーションを、米国特許仮出願第６０／６６３，２９６号及び／又は米国特許出願第１１／２０３，５６３号（それぞれ、代理人整理番号ＩＤＲ０２１２及びＩＤＲ０２１３であり、２００５年３月１８日及び２００５年１０月７日に出願されている。これら出願の関連の部分を参照することによって本明細書に組み込む）に記載されているようなレーザプロセスによって（レジストパターニング又は金属の前駆体の組成物への代替の直接のレーザパターニングを介して）、又は、米国特許出願第１０／７２２，２５５号（代理人整理番号ＫＯＶ−０１５であり、２００３年１１月２４日に出願されている。この出願の関連の部分を参照することによって本明細書に組み込む）に記載されているようなレーザベースのプロセスによって、パターニングしてもよい。次いで、存在しているフォトレジストを、旧来の如く除去してもよく、デバイスを旧来の如くクリーニングしてもよく、これによって図１Ｃに示すクランプ回路を形成する。
【００３２】
デバイスを完成させるために、更なる絶縁体又は誘電体層（例えば、ＳＯＧ組成物を有するもの）を、当該デバイス（図示せず）の上に印刷（例えば、インクジェットによって）、又はブランケット堆積（例えば、旧来のスピンコート、ブレードコート、スクリーン印刷、浸漬コート、メニスカスコート、スロットコート、グラビア印刷、スプレーコートによって）させてもよい。メタライゼーションの追加の層が要求される場合には、メタライゼーション層における所定の位置上のコンタクトホールを、従来のように絶縁体層に形成してもよく（又は、後続の印刷を維持してもよく）、メタライゼーションの第２の層を同様にメタライゼーション層２６として形成してもよい。最上段のキャップ又はパッシベーション層（例えば、更なるＳＯＧ層又は窒化珪素層を有するもの）を、次いで、本明細書に記載されているようにデバイスの全体を覆って形成して硬化してもよく、（任意に）封止材、支持材、又は接着剤を、ラミネートしてもよい。
【００３３】
［相補型ショットキーダイオードを製図するための例示的プロセス］
以下、相補型ショットキーダイオードを製造するための例示的プロセスを、図２Ａ〜３Ｃを参照して説明する。図２Ｃ及び図３Ｃは、例示の回路１０’を示しており、当該回路は、ＮＭＯＳダイオード５０ａ、ＰＭＯＳダイオード５０ｂ、並びに、ダイオード５０ａ及び５０ｂを直列に接続する配線９０を含んでいる。
【００３４】
図２Ａは、ドーピングされた半導体アイランド６０及び６２をその上に有する基板１２を示している。図３Ａは、ドーピングされた半導体アイランド６０を、当該ページの平面に垂直な平面であって軸線ｚ−ｚ’と並ぶ平面に沿って、その上に有する基板１２を示している。一般的に、基板１２は、図１Ａ〜１Ｃにおけるものと、図２Ａ〜３Ｃにおいて同様である。好ましいショットキーダイオードを形成するために、本方法は、高濃度にドーピングされた半導体層（例えば６０又は６２）を最初に形成又は堆積して、ショットキーダイオードにおける他の機能層を形成する。従って、図１Ｂ〜１Ｃにおけるドーピングされた半導体領域２０ａ〜２０ｂ及び２２ａ〜２２ｂのように、ドーピングされた半導体アイランド６０及び６２は、ドーピングされた半導体組成物を基板１２上に堆積し、次いで、当該ドーピングされた半導体組成物を硬化及びレーザ照射して組成物の照射部分を選択的に結晶化し（また、好ましくは、その中のドーパントを活性化し）、組成物の非照射部分をウェットエッチングによって選択的に除去することによって、形成してもよい。このドーピングされた半導体組成物は、ドーピングされたシリコンを含有する組成材料、例えば、Ｎ＋又はＰ−ドーパントを含むシランインクを、基板１２の所定の領域上に印刷又はインクジェット加工することによって、選択的に堆積してもよい。この方法では、第１の導電型のドーパント（例えば、ｎ型又はｐ型のドーパント）を含む第１のシランインクを印刷又はインクジェット加工し、次いで、第２の導電型のドーパント（他の又は残余の導電型のドーパント）を含む第２のシランインクを印刷又はインクジェット加工して、ドーピングされた半導体アイランド６０及び６２のうち一方を画成し、次いで、この組成物を乾燥し、硬化させ、本明細書に記載されているようにレーザによって結晶化させる。或いは、第１の導電型のアイランドを印刷又はインクジェット加工した後に、これを乾燥及び／又は硬化させて、第２の導電型のアイランドを印刷又はインクジェット加工してもよい。さらに、ドーピングされた半導体アイランド６０及び６２は、このように印刷、硬化、及び結晶化／活性化された材料による一より多い層を有していてもよい。
【００３５】
或いは、ドーピングされた半導体アイランド６０及び６２を、ブランケット堆積及びパターニングによって形成してもよく、第１及び第２の（異なる）導電型のドーパントを、それぞれ、アイランド６０及び６２に注入、又は拡散させてもよい。しかしながら、かかる処理におけるマスクの不可欠な使用に起因して、この処理は印刷（例えばインクジェット加工）より劣る。
【００３６】
図２Ｂを参照する。半導体層７０及び７２を、それぞれ、ドーピングされた半導体アイランド６０及び６２上に、当該ドーピングされた半導体アイランド６０及び６２と略同様のプロセスによって、しかしながら、異なる移動度（又は電荷運搬）特性を有する材料を用いて、形成する。例えば、ドーピングされた半導体アイランド６０及び６２が高濃度に第１の導電型及び第２の導電型のドーパントでそれぞれドーピングされている場合には、半導体層７０及び７２は、それぞれ、第１の導電型及び第２の導電型のドーパントを低濃度にドーピングされた半導体材料、第２の導電型及び第１の導電型のドーパントを高濃度にドーピングされた半導体材料、又は真性の半導体材料を含み得る。明確にするために、図３Ｂは、ドーピングされた半導体アイランド６０上の半導体層７０の、当該ページの平面に直交する平面に沿う断面を示す。当然に、第３の半導体層（図示せず）を、半導体層７０及び７２の一方又は両者の上に形成してもよい。このプロセスは、一般的には、半導体層７０及び／又は７２と同様のプロセスによって行われる。この第３の半導体層は、一般的には、その上に当該第３の半導体層が形成される半導体層と異なる移動度（電荷運搬）特性を有する（かかる移動度特性は、下にあるドーピングされた半導体アイランド６０又は６２と実質的に同等であってもよい）。例えば、半導体層７０及び７２が真性半導体材料を含む場合には、第３の半導体層に、第１の導電型及び第２の導電型のドーパントを、それぞれ、高濃度にドーピングしてもよい。
【００３７】
その後、絶縁層８０を、半導体層６０／７０及び６２／７２上に、並びに基板１２上に、図１の絶縁層２４と同様に形成し、絶縁体層８０における開口を、ダイオードにおける最上段の半導体層（例えば、半導体層７０及び７２）の上面の上に設ける。図３Ｂに示すように、絶縁体層８０を、半導体アイランド６０のコンタクト領域６５（また、拡張して、半導体アイランド６２）が、他の回路部品への後の電気的接続のために露出されるように、更に形成する。基板１２が絶縁性の上面を有する場合には、半導体アイランド６０の端部をコンタクト領域６５内に露出して、上に設けるメタライゼーションに対する物理的接触を最大化し、当該メタライゼーションの抵抗及び段差（即ち、形状又は高さの差）を最小化してもよい。基板１２が導電性の上面を有する場合には、絶縁層８０を、半導体アイランド６０のコンタクト領域６５が半導体層７０の露出上面と同様に上に設けるメタライゼーションに対する接触のためにその上面を露出するように、形成する。
【００３８】
図２Ｃは、例示的回路１０’を示し、当該回路は、直列に配線されたダイオード１５ａ〜１５ｂを有している。メタライゼーション９０は、ダイオード１５ａ及び１５ｂにおける最上段の半導体層と（例えば、半導体層７０及び７２に、それぞれ）接触するように、絶縁体層８０上に形成される。図３Ｃに示すように、メタライゼーション９０は、また、ドーピングされた半導体アイランド６０と接触するように形成されている。ただし、当該メタライゼーション９０は、一般的には、ドーピングされた半導体アイランド６２（図２Ｃを参照）に接続するメタライゼーションから絶縁されている。
【００３９】
図３Ａ〜３Ｃに関して、ドーピングされた半導体アイランド６２及びその上に形成される構造は、ドーピングされた半導体アイランド６０及びその上に形成された構造と実質的に同一であってもよく、アイランド及びその上の構造の方向性、長さ、及び幅の大きさは、図３Ａ〜図３Ｃに示した対応の構造におけるものと同一、又は異なっていてもよい。
【００４０】
［例示的回路］
別の側面において、本発明は、更に、上述の相補型ダイオードを含む回路及びレイアウトに関するものである。例示の回路は、ＮＭＯＳダイオード及びＰＭＯＳダイオードを直列に有するダイオードチェイン、参照電圧生成器、及びクランプ回路を含む。これらの各回路において、ダイオードは、ショットキーダイオード又はダイオード接続ＴＦＴを、上述したように含んでいてもよい。したがって、本発明は、更に、（１）少なく一つの印刷された又はレーザ描画された構造を内部に有するＮＭＯＳダイオードと、（２）少なくとも一つの印刷された又はレーザ描画された構造をその中に有するＰＭＯＳダイオードと、（３）ＮＭＯＳダイオードをＰＭＯＳダイオードに接続する金属配線と、を備える回路に関するものである。
【００４１】
回路の一実施の形態においては、上記ＮＭＯＳダイオードは、ＮＭＯＳ薄膜トランジスタ（ＴＦＴ）を有し、上記ＰＭＯＳダイオードはＰＭＯＳ  ＴＦＴを有している。シリコンベースのインクの印刷に係る実施の形態では、上記ＮＭＯＳダイオードは、ｎ型のドーピングされた半導体層を有し、当該半導体層は、非晶相にある間は、実質的に均一なドーパントの分布をその全体の厚さの方向に実質的に沿って有しており、上記ＰＭＯＳダイオードは、ｐ型にドーピングされた半導体層を有し、当該半導体層は、非晶相にある間は、実質的に均一なドーパントの分布を、その全体の厚さの方向に実質的に沿って有している。代替の実施の形態では、上記ＮＭＯＳダイオードは、印刷又はレーザ描画されｎ型にドーピングされた半導体層を有する第１のショットキーダイオードを有し、上記ＰＭＯＳダイオードは、印刷又はレーザ描画されｐ型にドーピングされた半導体層を有する第２のショットキーダイオードを有する。上記金属配線は、印刷又はレーザパターニングされた金属配線であってもよい。
【００４２】
図４Ａは、ダイオードチェイン１００、即ち、二つのダイオードにわたって安定した電圧降下を実現するのに有益な回路構成ブロックを示す。ダイオードチェイン１００は、一般的には、相補型のＣＭＯＳ薄膜トランジスタ対を備えており、当該トランジスタ対は、ＮＭＯＳ  ＴＦＴ１０２及びＰＭＯＳ  ＴＦＴ１０４を有しており、これらＴＦＴのそれぞれは、ゲート、並びに第１及び第２のソース／ドレイン電極を含んでいる。ダイオード接続ＮＭＯＳ  ＴＦＴ１０２は、ＴＦＴ１０２のゲートをＴＦＴ１０２のドレインに接続することによって得ること、又は形成することが可能である。さらに、ＰＭＯＳ  ＴＦＴ１０４は、ＴＦＴ１０４のゲートをＴＦＴ１０４のソースに接続することによって得ること、又は形成することが可能である。クランプ回路は、ＴＦＴ１０４のドレインがＴＦＴ１０２のソースに接続される場合に（例えば、これらの電極が同一のノードに電気的に接続される場合に）、形成されるものである。このダイオード接続ＴＦＴの構成は、ノードＶ１からノードＶ２へ順方向閾値電圧（Ｖｔ）を確立し、当該閾値電圧は、ＮＭＯＳ  ＴＦＴ１０２（ＶｔＮ）及び／又はＰＭＯＳ  ＴＦＴ１０４（ＶｔＰ）の絶対閾値電圧（Ｖｔ’ｓ）に対して実質的に独立したものである。特に、相補型ＣＭＯＳダイオード接続ＴＦＴ対１００の閾値電圧Ｖｔは、ＶｔＮ及びＶｔＰの絶対値の和、即ち、製造及び／又は処理変動に対して比較的に一定した値に等しい（即ち、同じ製造及び／又は処理の変動に対するＶｔＮ又はＶｔＰの何れにおける変動よりも相当に小さい）。本回路の代替の実施の形態では、ダイオードチェイン１００は、同様に直列に設けられた相補型ＣＭＯＳショットキーダイオードを備える。
【００４３】
動作においては、電圧Ｖ１及びＶ２が、関連の信号ノードにおけるアナログ信号の値となる。例えば、Ｖ１及びＶ２は、対向キャパシタ電極又は誘導コイル電極に、若しくは差動信号パスの相補信号線に結合される信号を表す。したがって、電圧Ｖ１及びＶ２の値は、常に変化するか、電源電圧間の任意の値で実質的に一定であるか、これらを幾らか併せ持ったものである。電圧がＶ１＞ＶｔＮの場合には、ＮＭＯＳ  ＴＦＴ１０２はターンオンし、電流がＮＭＯＳ  ＴＦＴ１０２を介してＮＭＯＳ  ＴＦＴ１０２とＰＭＯＳ  ＴＦＴ１０４の間のノード１０５に流れる。同様に、電圧がＶ２＜正電源−Ｖｔｐの場合には、ＰＭＯＳ  ＴＦＴ１０４がターンオンし、電流がＰＭＯＳ  ＴＦＴ１０４を介して、ＰＭＯＳ  ＴＦＴ１０４とＮＭＯＳ  ＴＦＴ１０２の間のノード１０５に流れる。通常は、正電源は、５Ｖ〜２０Ｖである。
【００４４】
本回路の更なる実施の形態は、この直列接続の相補型ダイオードを複数備えている。例えば、二つのノードの間の電圧差を制限することが要請されることがある（例えば、静電放電保護回路において、差動信号伝送ライン間において、キャパシタにおける対向電極間において、等）。複数の直列の相補型ダイオード対は、専用の比較的安定した電圧差制限回路（振動制限回路又はクランプとしても知られている回路）を提供することが可能である。かかる回路では、複数の直列接続の相補型ダイオードによって提供される電圧差Ｖδは、一般的には、ｎ＊（ＶｔＮ＋ＶｔＰ）に等しい。ここで、ｎは直列の相補型ダイオード対１００の数を示す正の整数である。このような回路は、一般的に一つのＮＭＯＳ−ＰＭＯＳダイオード対の順方向電圧降下の量に直列接続された対の数を掛けた値に等しい正味の電圧降下を確立する。
【００４５】
図１Ｃを再び参照すると、隣接する相補型ダイオード対１００の間の結合が示されている。金属配線２６は、ＰＭＯＳのソース／ドレイン電極２０ｂをＮＭＯＳのソース／ドレイン電極２２ａに接続するものであり、ＰＭＯＳ  ＴＦＴ１０４とＮＭＯＳ  ＴＦＴ１０２の間のノード１０５に対応する。
【００４６】
図４Ｂは、例示の参照電圧発生器１１０を示し、当該参照電圧発生器は、直列の相補型ダイオード対１１２ａ〜１１２ｉを備えており、これらダイオード対のそれぞれは、図４Ａにおけるダイオード対１００、又は図２Ｃ及び３Ｃに示したショットキーダイオード対１０’に対応し得るものである。この系列内、即ちスタック１１０内のダイオード対１１２ａ〜１１２ｉの数を、所与の正電源及びプロセス（このプロセスは、所与の、多くの場合にはカスタマイズ可能な電圧降下を作る）用に最適化することがある。かかるカスタマイズは、既知の技術又は原理に基づいて、ダイオードの一方又は両者の閾値電圧を調整することによって実現することが可能である。ダイオード対間のノードにおける一以上の電圧Ｖ０〜Ｖｉは、比較的に安定した電圧として出力され得る。例えば、正電源が１２Ｖであり、各ダイオード対における電圧降下が２Ｖである場合には、Ｖ０における電圧は約１０Ｖであり、Ｖ１における電圧は約８Ｖであり、Ｖ２における電圧は約６Ｖであり、Ｖｉにおける電圧は約２Ｖである。従って、相補型ダイオード対１１２ａ〜１１２ｉを、これらがプロセス変動に対して比較的に安定した閾値電圧を有する個別のダイオードであるものと見なし得る。
【００４７】
電圧降下が、正電源電圧の整数の約数でない場合、又は、（i）参照電圧が正電源電圧から一以上の相補型ダイオード対によって提供される電圧降下の値を引いた値、及び（ii）一以上の相補型ダイオード対によって提供される電圧降下の絶対値の何れにも等しくない場合には、ダイオードスタック１１０に抵抗を設けてもよい。このような抵抗は、調整可能（複数の設定メモリのビットをプログラムするか、又は旧来のレーザによる切り取りによって調整可能）なものであり、スタックに沿った任意のノードに設けることができるものである（例えば、正電源とダイオード対１１２ａの間、グランドとダイオード対１１２ｉの間、任意の二つのダイオード対の間）。
【００４８】
本発明の更なる側面は、クランプ回路に関するものであり、当該クランプ回路は、本相補型ダイオード対回路を少なくとも一つ、関連の又は差動信号伝送ラインのような第１及び第２のノードの間に直列に備えている。更なる実施の形態では、クランプ回路は、更に、（i）ＮＭＯＳダイオード及びＰＭＯＳダイオードの一方からの出力を受けるゲート、第１及び第２のノードの一方に結合されたソース、及び第１及び第２のノードの他方に結合されたドレインを有するシャントトランジスタを備え、及び／又は（ii）第１及び第２のノードの一方と前記シャントトランジスタのゲートの間に結合された抵抗と、を備える。本発明に係る交流クランプ回路は、一般的に、上述の第１及び第２のノードの間に並列に、但し、逆極性で結合された第１及び第２のクランプ回路を備える。
【００４９】
図５Ａは、例示的なＤＣ電圧クランプ回路１２０を示しており、当該クランプ回路１２０は、第１及び第２の相補型ダイオード対１３０ａ及び１３０ｂ、ダイオード１２２、シャントトランジスタ１２４、及び抵抗１２６を備えている。図５Ａの電圧クランプ回路は、有益なことに、相補型ダイオード対１３０ａ及び１３０ｂによって提供される安定した正味の順方向電圧降下を活用して、シャントＴＦＴ１２４をターンオン及びターンオフし、これによってクランプ機能を提供する。従って、直列の相補型ダイオード対１３０ａ及び１３０ｂの出力は、クランプ動作を提供するシャントＴＦＴ１２４のターンオン動作を調整する。
【００５０】
例えば、ノード１３５は、ノード１２５の電圧にクランプされた電圧を有するように調整されてもよい（ノード１３５の電圧がノード１２５の電圧と所定の値を加算した値より大きい値を有することを防止することが効果的である）。ノード１２５とノード１３５の間の電圧差が十分に高い場合（例えば、第１及び第２の相補型ダイオード対１３０ａ及び１３０ｂによって提供される順方向電圧降下、及び抵抗１２６の電圧差より大きい場合）に、シャントトランジスタ１２４のゲート上の電圧は、ノード１３５からノード１２５に幾らかの電流を通すのに十分なものとなり、これによってノード１３５上の電圧をクランプする（勿論、ノード１２５上の電圧がダイオード接続ＴＦＴ１２２をターンオンするのに十分なものであることを仮定している）。電圧差が相補型ダイオード対１３０ａ及び１３０ｂの二つの電圧降下より小さい値に（例えば、シャントトランジスタ１２４及びダイオード１２２を通って流れる電流によって）戻る場合には、シャントトランジスタ１２４はターンオフする。
【００５１】
当者業には明らかなように、抵抗１２６は、シャントトランジスタ１２４のドレイン−ゲート間の電圧差を提供するように構成されており、抵抗値は、ダイオードの順方向電流に基づいて選択されている。また、ダイオード１２２は、ノード１２５の電圧が二つのダイオードによる降下より大きくノード１３５の電圧以下となる場合にシャントＴＦＴ１２４の不意のターンオンを防ぐように構成されており、ＤＣクランプ回路１２０の動作に必ずしも必要なものではない。即ち、例えば（調整可能な）抵抗を用いて、ダイオード１２２を無くし又は除去することができる。当然に、多数の相補型ダイオード対を、ＮＭＯＳ及びＰＭＯＳダイオード又はダイオード構成のＴＦＴの閾値電圧、並びにクランプ回路１２０によって提供されるべき所望の電圧差に応じて、スタック内に直列に接続してもよい。
【００５２】
図５Ｂは、例示のＡＣクランプ回路１２０’を示しており、当該クランプ回路１２０’は、二つのクランプ回路１４０及び１４０’を備えており、これら二つのクランプ回路は、並列に、逆極性で、差動ＡＣ電極ＡＣ＋及びＡＣ−間に接続されている。ＤＣクランプ回路１４０及び１４０’のそれぞれは、図５Ａのクランプ回路１２０と本質的に同一のものである。ダイオード配線ＴＦＴ１４４及び１４４’を、それぞれシャントＴＦＴ１４６及び１４６’と直列に追加することによって、ＡＣサイクルの逆電圧の部分において差動ＡＣ電極ＡＣ＋及びＡＣ−でのシャントＴＦＴの早期のターンオンを防止することができる。
【００５３】
例えば、差動電極ＡＣ＋及びＡＣ−は、それらの間に最大電圧差を有するように構成してもよい。これは、差動電極ＡＣ＋及びＡＣ−が、旧来の短波（ＨＦ）、極超短波（ＵＨＦ）、無線周波数（ＲＦ）、及び電子商品監視システム（ＥＡＳ）によって送信されるような差動周期信号を受けるか又は運ぶ場合の特別な事例である。したがって、クランプ回路１２０’は、何れかの差動電極における電圧が、他方の電極における電圧に所定の値を加えた値より大きな値を有することを防止するよう構成されている。この所定の値は、一般的には、相補型ダイオード対スタック１４１〜１４２及び１４１’〜１４２’によって決定される。
【００５４】
例えば、電極ＡＣ＋及びＡＣ−間の電圧差が十分に大きい場合（例えば、何れの電極が相対的に高い電圧を有し何れの電極が相対的に低い電圧を有するかにもよるが、第１及び第２の相補型ダイオード対１４１〜１４２又は１４１’〜１４２’の一方によって提供される順方向電圧降下より大きい場合）、シャントトランジスタ１４４又は１４４’の一方のゲートにおける電圧は、電極ＡＣ＋及びＡＣ−の一方から他方へ電流を通すのに十分なものとなり、これによって、電極ＡＣ＋及びＡＣ−間の電圧振幅をクランプし、両電極間の電圧差を最大化する。電圧差が相補型ダイオード対の電圧降下により小さい値に戻ると（電流をシャントトランジスタ１４４及びダイオード１４６又は相補型シャントトランジスタ１４４’及びダイオード１４６’を介して通すことによって戻す）、シャントトランジスタ１４４（又は１４４’）はターンオフする。このように、ダイオード１４６及び１４６’はシャントＴＦＴ１４４及び１４４’の早期のターンオンを、差動対ＡＣ＋及びＡＣ−によって受け取られるか又は運ばれる周期信号のＡＣサイクルの非クランプ部分の期間において、防止するだけでなく、ゲートが接続されるノードにおける変動を制限する機能も有し得る。
【００５５】
図５Ｃの回路は、例示のクランプ回路１５０であり、当該クランプ回路１５０は、６対の上述したダイオード接続ＴＦＴを備えている。この回路のダイオード接続ＴＦＴの各対は、ＰＭＯＳ  ＴＦＴ及びＮＭＯＳ  ＴＦＴを有している。さらに、上述したように、クランプ回路１５０は、一つのダイオード対の順方向電圧降下に直列に接続された当該対の数を掛けた値に等しい正味の電圧降下Ｖｔを確立する。図５Ｃに示す回路と同様の又は同一の設計は、有効な結果をもつものとシミュレートされた。
【００５６】
［例示の識別デバイス］
別の側面において、本発明はＨＦ、ＵＨＦ、ＲＦＩＤ、及び又はＥＡＳデバイス用のレイアウトに関するものであり、図６の例示のデバイスといったものである。図６は、デバイス２００の例示のレイアウトを示しており、当該デバイス２００は、ロジック領域２１０、アンテナ領域２２０及び２２５、並びに、電荷ポンプ領域２３０を有している。ＥＡＳ、ＨＦ、ＵＨＦ、及びＲＦＩＤタグに好適な実施の形態では、デバイス２００は、５〜２５ｍｍの長さ、好適には５〜２０ｍｍの長さを有し、１〜５ｍｍの幅、好適には１〜３ｍｍの幅を有し、５〜１００ｍｍ２の全面積、好適には１０〜５０ｍｍ２の全面積を有する。かかる実施の形態では（より詳細には以下に説明するように）、ロジック領域２１０は、更に、入力／出力制御部、メモリ、即ち情報格納部、クロック復元部、及び／又は情報／信号変調部を有している。
【００５７】
アンテナ領域２２０は、電荷ポンプ領域２３０にＬ型のバス２２２によって結合されている。電荷ポンプ領域２３０は、また、アンテナ領域２２５と重なりあっている。電荷ポンプ領域２３０は、旧来のように、アンテナ領域２２０及び２２５へ、キャパシタ、ダイオード、及び／又は相互接続部によって、結合されている。例えば、電荷ポンプ領域２３０は、複数のステージを有していてもよく、その内部のキャパシタは、アンテナ重複部（即ち、電荷ポンプ２３０のバス２２２又はアンテナ２２５の何れかに重なる部分）あたり１００〜４００平方ミクロンの面積を有していてもよい。
【００５８】
このように、本発明は、短波（ＨＦ）、極超短波（ＵＨＦ）、無線周波数識別（ＲＦＩＤ）、又は電子商品監視（ＥＡＳ）デバイスに関するものであり、（ａ）アンテナ及び／又はインダクタ、（ｂ）アンテナ又はインダクタによって受信された無線周波数信号を電力に変換する整流器、（ｃ）無線周波数信号の電圧を制限するよう構成された本発明の交流電流クランプ回路、（ｄ）クロック信号を無線周波数信号から復元して識別信号を生成するロジックを備えている。一般的に、アンテナ及び／又はインダクタは、第１及び第２のコイルを備えており、第１及び第２のコイルはそれぞれ、第１及び第２の整流器の入力ノードに接続されており、交流クランプ回路は、第１の整流器の入力ノードと第２の整流器の入力ノードの間に接続されている。
【００５９】
例示のＲＦＩＤタグのブロック図を図７に示す。ＲＦＩＤタグは、第１及び第２のアンテナ／インダクタコイルＣＯＩＬ１及びＣＯＩＬ２（図６のアンテナ領域２２０及び２２５に対応）、整流器４１０、クロック抽出器４２０及びシーケンサ４３０（図６におけるロジック領域２１０内のクロック復元部に対応）、メモリアレイ４４０、並びにデータエンコーダ４５０及びデータ変調ブロック４６０を備えている。本発明のＡＣクランプ回路１２０’（例えば、図５Ｂ及び／又は５Ｃに記したようなもの）は、入力ＡＣ１及びＡＣ２（概して、図５Ｂの差動電極又は信号伝送ラインＡＣ＋及びＡＣ−に対応）の間に設けられており、一般的には、上述したように、全波整流器４１０への入力及び／又はキャパシタ４１２における電圧差及び／又は電圧変動を制限するように機能する。かかる電圧差及び／又は電圧変動を制限することによって、回路及び／又はアンテナ／インダクタコイルＣＯＩＬ１及びＣＯＩＬ２に接続された部品を保護し、受信信号の周波数を所定の範囲に維持するよう補助し、これによって正しい識別の可能性を高める。
【００６０】
これらの回路ブロックは、薄膜デバイス構造で構築することができ、本明細書、米国特許仮出願第６０／６９７，５９９号（２００５年７月８日に代理人整理番号ＩＤＲ０５０１として出願されたものであり、その関連の部分を本明細書に参照することによって組み込む）、加えて、本明細書で引用した他の米国特許出願、及び／又は本明細書で引用した他の米国特許出願において説明されている技術を使用する他の米国特許出願に記載されたデバイスを含むことができる。例えば、整流器４１０は、倍電圧構成を有してもよく、シランインクで形成される薄膜ダイオード構造（図２Ａ〜３Ｃに示したようなもの）をＵＨＦ又はＨＦデバイス用に有していてもよい。或いは、ＨＦデバイスは、図１Ａ〜１Ｃ及び４Ａに示したようなダイオード接続ＴＦＴを使用してもよい。かかる薄膜デバイスは、ダイオードの運搬方向において＞１０ｃｍ２／ｖｓの移動度、１０１７〜１０２０ｃｍ−３の範囲のドープ量、及び１０−５ｏｈｍ−ｃｍ２オーダーの接触抵抗を有する１以上のシリコン含有層で作られており、ＲＦＩＤ回路に電力を供給するのに十分な能力をもつＧＨｚでの整流をサポートする。ＲＦ信号の搬送波に符号化されたクロック及びデータ信号の復調は、本明細書で上述したような薄膜ダイオード又はダイオード接続ＴＦＴから作られた単純な電圧検出器を用いて実現可能である。信号抽出回路は、更に、一以上のフィルタ（例えば旧来のＲＣ回路）及び一以上のキャパシタ（本明細書に列挙した一以上の他の用途において説明したように調整し得る）を含む。
【００６１】
メモリアレイ４４０は、単純なリードオンリーメモリ（ＲＯＭ）であってもよく、デジタル抵抗回路網によって提供されるものであり、製造プロセス中に画成される。或いは、ワンタイムプログラマブル（ＯＴＰ）ＲＯＭが、旧来のヒューズ又は非ヒューズ構造を含んでいてもよくまた、薄膜形態の不揮発性のＥＥＰＲＯＭが、内部に浮遊ゲートを有するＴＦＴを含んでいてもよい。プログラム及び消去の回路（及び電圧のプログラム及び消去に耐え得る構成のデバイス）は、旧来のように設計することができ、本明細書及び列挙した他の出願（例えば、米国特許仮出願第６０／６９７，５９９号）において大部分が説明されているように製造することができる。
【００６２】
データ変調器４６０は、共振キャパシタ（図示せず）と並列のシャントトランジスタによる負荷変調を用いて実施することが可能である。シランインクを用いて作られたエンハンスモードの変調器ＴＦＴがオンの場合には、タグアンテナの一部を形成し且つ変調器４６０に結合されたＬＣコイルが、短絡される。これによって、リーダコイルへの結合、及び回路のＱ値が劇減する。変調器ＴＦＴが十分に「オフ」へ切り替えられている場合に、ＬＣコイルのＱ値が回復される。このように、変調信号を、タグからリーダへ渡すことができる。ＵＨＦデバイスに対しては、同様の効果は、アンテナの散乱断面積を変化させ、リーダへの後方散乱信号を変調する。或いは、潜在的な電力ロスを低減するために、バラクターベースの変調を使用することが有益である。この変調は、整流器及び／又は復調器ダイオード用に本明細書に説明したＴＦＴ及びダイオードのプロセスを使用して形成することが可能なバラクターダイオード又はＭＯＳキャパシタデバイスの何れかを使用するＵＨＦアンテナのインピーダンスの虚部をシフトする。
【００６３】
本クランプ回路１２０’は、データ変調器４６０の出力での電圧振幅及び／又は変動を（一般的には並列キャパシタ、若しくはキャパシタ４１２又は４１４の一方と共に）制御し、タグの抵抗を低くする。また、クランプ回路１２０’の更なる機能は、整流器４１０によって提供されるように、タグの電力吸収を増加することを含む。
【００６４】
［結論／概要］
本発明の具体的な実施の形態の前述の説明は、例示を及び説明のために提供したものである。これら実施の形態は、包括的であること、又は本発明をその厳密な形態に限定することを意図したものではなく、多くの変更及び変形を上述の教示の下になし得ることは明白である。本実施の形態は、本発明の原理及びその実際の応用を最も良好に説明するために選び説明したものであり、従って、当者業は、企図する特別な使用に合致するように本発明及び様々な変更を伴った種々の実施の形態を利用することが可能である。本発明の範囲は、本明細書に添付された特許請求の範囲及びそれらの均等の範囲によって規定されることを意図している。
【図面の簡単な説明】
【００６５】
【図１Ａ】ダイオード接続ＴＦＴ、及びプロセス変動に耐性を有するクランプ又はシャント回路を製造する例示的なプロセスの各段階を示す構造の断面図である。
【図１Ｂ】ダイオード接続ＴＦＴ、及びプロセス変動に耐性を有するクランプ又はシャント回路を製造する例示的なプロセスの各段階を示す構造の断面図である。
【図１Ｃ】ダイオード接続ＴＦＴ、及びプロセス変動に耐性を有するクランプ又はシャント回路を製造する例示的なプロセスの各段階を示す構造の断面図であり、図４〜図６（例えば、ＴＦＴ２０及びＴＦＴ５）に示す回路の一部として使用可能な二つの例示的なダイオード接続ＴＦＴの断面図である。
【図２Ａ】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図である。
【図２Ｂ】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図である。
【図２Ｃ】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図であり、プロセス変動に耐性を有するクランプ又はシャント回路の一部となり得る例示の相補型ダイオードの直交軸線に沿う断面図である。
【図３Ａ】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図である。
【図３Ｂ】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図である。
【図３Ｃ】相補型ショットキーダイオードを製造する例示的なプロセスの各段階を示す構造の断面図であり、プロセス変動に耐性を有するクランプ又はシャント回路の一部となり得る例示の相補型ダイオードの直交軸線に沿う断面図である。
【図４Ａ】本発明を示す例示の相補型ダイオード対、及び参照電圧回路の回路図である。
【図４Ｂ】本発明を示す例示の相補型ダイオード対、及び本発明を示す参照電圧回路の回路図である。
【図５Ａ】本発明を示す例示のクランプ回路の回路図である。
【図５Ｂ】本発明を示す例示のクランプ回路の回路図である。
【図５Ｃ】本発明を示す例示のクランプ回路の回路図である。
【図６】本発明に係るＲＦＩＤタグ又はデバイスの例示的なレイアウトを示す図である。
【図７】本発明のクランプ回路を含む例示のＲＦＩＤタグ又はデバイスのブロック図である。
【符号の説明】
【００６６】
１２…基板、１４…半導体層、１６…薄膜酸化物表面層、１６ａ，１６ｂ…ゲート酸化物、１８…ゲート金属層、１８ａ，１８ｂ…ゲート、２０ａ〜２０ｂ…半導体領域、２２ａ〜２２ｂ…高濃度ドープ半導体領域、２４…誘電体層、５０ａ…ＮＭＯＳダイオード、５０ｂ…ＰＭＯＳダイオード、９０…配線。
【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
2007184552.tif 000016
【図３Ｃ】
2007184552.tif 000017
【外国語明細書】
2007184552000001.pdf