(57)【要約】      （修正有）【課題】内部電源を必要とせず、これにより製造コストを抑制することが可能となるレベルシフト回路を提供する。【解決手段】レベルシフト回路５０２は、２個のトランジスタＭＰ１およびＭＰ２と、ＭＰ２のドレインとソース間に接続された抵抗Ｒ５１１と、ＭＰ１のドレインとソース間に接続された抵抗Ｒ５１２と、一端がＭＰ２のドレインに接続され、他端にハイレベル信号またはローレベル信号のいずれかが印加される容量Ｃ５１１と、一端がＭＰ１のドレインに接続され、他端にハイレベル信号またはローレベル信号のいずれかが印加される容量Ｃ５１２とからなり、ＭＰ１およびＭＰ２の各ソースは、正電源ＶＰＰ＋に接続され、ＭＰ１およびＭＰ２の各ゲートは、それぞれ他方のトランジスタのドレインに接続されて構成される。【選択図】図２
2007208919.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン、ゲートおよびソースを備えた第１のトランジスタと、
ドレイン、ゲートおよびソースを備えた第２のトランジスタと、
前記第１のトランジスタのドレインとソース間に接続された第１の抵抗と、
前記第２のトランジスタのドレインとソース間に接続された第２の抵抗と、
一端が前記第１のトランジスタのドレインに接続され、他端にハイレベル信号またはローレベル信号のいずれかが印加される第１のコンデンサと、
一端が前記第２のトランジスタのドレインに接続され、他端にハイレベル信号またはローレベル信号のいずれかが印加される第２のコンデンサと
を有し、
前記第１および第２のトランジスタの各ソースは、電源に接続され、
前記第１および第２のトランジスタの各ゲートは、それぞれ他方のトランジスタのドレインに接続され、
前記第１および第２のトランジスタがともにオフ状態であるときに、前記第１および第２のコンデンサのうち、いずれか一方の他端に印加されている信号レベルを変化させることにより、前記第１および第２の抵抗のうち、対応する一方に印加される電圧レベルをシフトする
ことを特徴とするレベルシフト回路。
【請求項２】
前記第１のコンデンサの容量と前記第２のコンデンサの容量との間には容量差が設けられることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記第１のトランジスタのドレインと前記第１のコンデンサとの間に挿入された第３の抵抗をさらに有することを特徴とする請求項１に記載のレベルシフト回路。
【請求項４】
前記第２の抵抗は、前記第２のトランジスタのドレインと中間電位点との間に接続されることを特徴とする請求項１に記載のレベルシフト回路。
【請求項５】
高電源と出力端子との間に接続された第１の出力用トランジスタと、
低電源と出力端子との間に接続された第２の出力用トランジスタと、
前記第１および第２の出力用トランジスタのうち、少なくとも一方のゲートに印加される電圧レベルを、外部から入力された信号に応じてシフトするレベルシフト回路と
を有し、
前記レベルシフト回路として、請求項１〜４のいずれかに記載のレベルシフト回路を用いることを特徴とするＤ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、供給された動作電源（回路要素を動作させるための電源）に基づいて、少なくとも２種類の電圧レベルのうちのいずれかを生成して出力するレベルシフト回路に関する。
【背景技術】
【０００２】
少なくとも２種類の電圧レベルのうちのいずれかを生成して出力するレベルシフト回路は、従来から知られている。
【０００３】
図６は、このようなレベルシフト回路を適用したＤ級増幅器の一例の概略構成を示すブロック図である（たとえば、特許文献１参照）。図示例のＤ級増幅器は、音楽信号などのアナログ信号ＳＩＧを入力信号とし、これをパルス信号に変換して電力増幅する。
【０００４】
図７は、図６のＤ級増幅器の一構成要素である、駆動制御回路３００の詳細な構成を示す回路図であり、この駆動制御回路３００が、従来のレベルシフト回路に相当する。
【０００５】
図７に示すように、駆動制御回路３００は、２つのｎ型パワーＭＯＳ（Metal Oxide Semiconductor）トランジスタ４０１および４０２のうち、一方のパワーＭＯＳトランジスタ４０１を駆動するためのハイサイドドライバ（相補信号生成回路３０１Ｈ、信号変換回路３０２Ｈおよび駆動回路３０３Ｈからなる回路系）と、他方のパワーＭＯＳトランジスタ４０２を駆動するためのローサイドドライバ（相補信号生成回路３０１Ｌ、信号変換回路３０２Ｌおよび駆動回路３０３Ｌからなる回路系）とによって構成されている。
【０００６】
相補信号生成回路３０１Ｈは、変調されたパルス信号と同相の同相信号Ｈ１および逆相の逆相信号Ｈ２を生成して出力する。信号変換回路３０２Ｈは、同相信号Ｈ１の信号レベルと逆相信号Ｈ２の信号レベルとの間の大小関係を維持したまま、これらを、パワーＭＯＳトランジスタ４０１のソース電圧ＶＳを基準とした電圧ＶＲ１に追従する同相信号Ｈ３および逆相信号Ｈ４に変換する。そして、駆動回路３０３Ｈは、ソース電圧ＶＳを基準とした内部電圧Ｐ１２で作動し、同相信号Ｈ３および逆相信号Ｈ４の大小関係に基づいてパワーＭＯＳトランジスタ４０１を駆動する。
【０００７】
同様にして、パワーＭＯＳトランジスタ４０２は、パワーＭＯＳトランジスタ４０１に対して相補的に駆動される。
【特許文献１】特開２００３−２６４４３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記従来のレベルシフト回路では、動作電源ＶＤＤの他に、内部電源Ｐ１２およびＰ２２を必要とするため、製造コストが増大していた。
【０００９】
本発明は、この点に着目してなされたものであり、内部電源を必要とせず、これにより製造コストを抑制することが可能となるレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載のレベルシフト回路は、ドレイン、ゲートおよびソースを備えた第１のトランジスタと、ドレイン、ゲートおよびソースを備えた第２のトランジスタと、前記第１のトランジスタのドレインとソース間に接続された第１の抵抗と、前記第２のトランジスタのドレインとソース間に接続された第２の抵抗と、一端が前記第１のトランジスタのドレインに接続され、他端にハイレベル信号またはローレベル信号のいずれかが印加される第１のコンデンサと、一端が前記第２のトランジスタのドレインに接続され、他端にハイレベル信号またはローレベル信号のいずれかが印加される第２のコンデンサとを有し、前記第１および第２のトランジスタの各ソースは、電源に接続され、前記第１および第２のトランジスタの各ゲートは、それぞれ他方のトランジスタのドレインに接続され、前記第１および第２のトランジスタがともにオフ状態であるときに、前記第１および第２のコンデンサのうち、いずれか一方の他端に印加されている信号レベルを変化させることにより、前記第１および第２の抵抗のうち、対応する一方に印加される電圧レベルをシフトすることを特徴とする。
【００１１】
好ましくは、前記第１のコンデンサの容量と前記第２のコンデンサの容量との間には容量差が設けられることを特徴とする。
【００１２】
また、好ましくは、前記第１のトランジスタのドレインと前記第１のコンデンサとの間に挿入された第３の抵抗をさらに有することを特徴とする。
【００１３】
さらに好ましくは、前記第２の抵抗は、前記第２のトランジスタのドレインと中間電位点との間に接続されることを特徴とする。
【発明の効果】
【００１４】
請求項１に記載の発明によれば、ドレイン、ゲートおよびソースを備えた第１のトランジスタと、ドレイン、ゲートおよびソースを備えた第２のトランジスタと、前記第１のトランジスタのドレインとソース間に接続された第１の抵抗と、前記第２のトランジスタのドレインとソース間に接続された第２の抵抗と、一端が前記第１のトランジスタのドレインに接続され、他端にハイレベル信号またはローレベル信号のいずれかが印加される第１のコンデンサと、一端が前記第２のトランジスタのドレインに接続され、他端にハイレベル信号またはローレベル信号のいずれかが印加される第２のコンデンサとを有し、前記第１および第２のトランジスタの各ソースは、電源に接続され、前記第１および第２のトランジスタの各ゲートは、それぞれ他方のトランジスタのドレインに接続され、前記第１および第２のトランジスタがともにオフ状態であるときに、前記第１および第２のコンデンサのうち、いずれか一方の他端に印加されている信号レベルを変化させることにより、前記第１および第２の抵抗のうち、対応する一方に印加される電圧レベルをシフトするので、内部電源を必要とせず、これにより製造コストを抑制することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
図１は、本発明の一実施の形態に係るレベルシフト回路を適用したＤ級増幅器の一例の概略構成を示すブロック図である。本実施の形態のＤ級増幅器は、前記図６のＤ級増幅器に対して、駆動制御回路の構成と、パワーＭＯＳトランジスタＭＰ３がｐ型である点が異なっている。なお、図１中、図６と同様の構成要素には同一符号を付すことにする。
【００１７】
図２は、駆動制御回路５００の詳細な構成を示す回路図である。ただし、同図には、パワーＭＯＳトランジスタＭＰ３およびＭＮ３も図示されている。
【００１８】
図２に示すように、駆動制御回路５００は、デッドタイム（ＤＴ）を制御するデッドタイム制御回路（以下、「ＤＴ制御回路」という）５０１と、ＤＴ制御回路５０１から出力された、ＰＷＭ（Pulse Width Modulation）信号と同相の信号であるＨＩＰ信号を反転して出力するインバータＢ５１１と、このＨＩＰ信号をそのまま出力するバッファＢ５２１と、ＤＴ制御回路５０１から出力された、ＰＷＭ信号と逆相の信号であるＬＯＰ信号を反転して出力するインバータＢ５１２と、このＬＯＰ信号をそのまま出力するバッファＢ５２２と、パワーＭＯＳトランジスタＭＰ３のオン／オフを制御するためのレベルシフト回路５０２と、パワーＭＯＳトランジスタＭＮ３のオン／オフを制御するためのレベルシフト回路５０３とによって、主として構成されている。
【００１９】
ＤＴ制御回路５０１は、パワーＭＯＳトランジスタＭＰ３およびＭＮ３が同時にオンされて、短絡するのを防止するために、パワーＭＯＳトランジスタＭＰ３またはＭＮ３のいずれかをオフからオンに切り替えるときに、パワーＭＯＳトランジスタＭＰ３およびＭＮ３がともにオフする時間（デッドタイム）を設けるように、パワーＭＯＳトランジスタＭＰ３およびＭＮ３の切り替えタイミングを制御するものである。さらに、ＤＴ制御回路５０１は、DISABLE信号により、ＨＩＰ信号およびＬＯＰ信号の出力を停止するように構成されている。これは、電源投入時、異常動作時（パワーＭＯＳトランジスタＭＰ３またはＭＮ３に過電流が流れたときなど）または省電力のために、本実施の形態のＤ級増幅器の動作を停止する際に使われる。
【００２０】
レベルシフト回路５０２は、２個のＰＭＯＳトランジスタＭＰ１およびＭＰ２と、２個のコンデンサＣ５１１およびＣ５１２と、２個の抵抗Ｒ５１１およびＲ５１２とによって構成されている。なお、本実施の形態では、コンデンサＣ５１１およびＣ５１２として、同一容量のものを採用し、抵抗Ｒ５１１およびＲ５１２として、同一抵抗値のものを採用しているが、後述するように、これに限られる訳ではない。
【００２１】
コンデンサＣ５１１の一方の端子は、インバータＢ５１２の出力端子に接続され、コンデンサＣ５１１の他方の端子は、ＰＭＯＳトランジスタＭＰ２のドレインに接続されている。コンデンサＣ５１２の一方の端子は、インバータＢ５１１の出力端子に接続され、コンデンサＣ５１２の他方の端子は、ＰＭＯＳトランジスタＭＰ１のドレインに接続されている。そして、ＰＭＯＳトランジスタＭＰ１のゲートは、ＰＭＯＳトランジスタＭＰ２のドレインと接続され、ＰＭＯＳトランジスタＭＰ２のゲートは、ＰＭＯＳトランジスタＭＰ１のドレインと接続され、さらに、ＰＭＯＳトランジスタＭＰ１およびＭＰ２のソースは、正電源ＶＰＰ＋に接続されている。また、ＰＭＯＳトランジスタＭＰ１のソース−ドレイン間には、抵抗Ｒ５１２が接続され、ＰＭＯＳトランジスタＭＰ２のソース−ドレイン間には、抵抗Ｒ５１１が接続されている。
【００２２】
なお、抵抗Ｒ５１１と並列に、ツェナダイオードＺ５１１が接続され、抵抗Ｒ５１２と並列に、ツェナダイオードＺ５１２が接続されているが、このツェナダイオードＺ５１１およびＺ５１２は、抵抗Ｒ５１１およびＲ５１２にそれぞれ印加される電圧を安定化し、ＰＭＯＳトランジスタＭＰ１およびＭＰ２に過電圧が加わらないようにするためのものであり、レベルシフト回路５０２にとって必要不可欠なものではない。
【００２３】
レベルシフト回路５０２の一方の出力、すなわちＰＭＯＳトランジスタＭＰ１のドレインは、抵抗Ｒ５１３を介して、パワーＭＯＳトランジスタＭＰ３のゲートに接続され、レベルシフト回路５０２の他方の出力、すなわちＰＭＯＳトランジスタＭＰ１のソースは、パワーＭＯＳトランジスタＭＰ３のソースに接続されている。そして、パワーＭＯＳトランジスタＭＰ３のソースには、正電源ＶＰＰ＋が印加されている。なお、抵抗Ｒ５１３は、次のような理由で設けられている。すなわち、パワーＭＯＳトランジスタＭＰ３のゲートに印加される電圧レベルを急峻に変化させて、パワーＭＯＳトランジスタＭＰ３をオン／オフ制御すると、こうして生成された出力信号ＯＵＴからは、不要輻射が多く発生する。その不要輻射を低減させるために、レベルシフト回路５０２とパワーＭＯＳトランジスタＭＰ３のゲートとの間に抵抗Ｒ５１３を設け、パワーＭＯＳトランジスタＭＰ３のゲートに印加される電圧レベルをなだらかに変化させるようにしている。このように、抵抗Ｒ５１３は、パワーＭＯＳトランジスタＭＰ３のゲートをオン／オフ制御するために直接必要な要素ではない。
【００２４】
レベルシフト回路５０３は、レベルシフト回路５０２に対して、ＭＯＳトランジスタがｎチャンネルであること（ＮＭＯＳトランジスタＭＮ１およびＭＮ２）と、これにより、接続態様が若干異なっていることが異なるのみであるので、その構成の説明は省略する。
【００２５】
以上のように構成されたレベルシフト回路の動作を、図３および図４に基づいて説明する。なお、レベルシフト回路５０２とレベルシフト回路５０３は、上述のように、ＭＯＳトランジスタの種類とその接続態様が異なるのみであるので、一方のレベルシフト回路の動作が分かれば、他方のレベルシフト回路の動作を容易に類推することができる。したがって、レベルシフト回路の動作の説明は、レベルシフト回路５０２についてのみ行うことにする。
【００２６】
図３は、駆動制御回路５００中の主要な回路要素が出力する信号のタイムチャートであり、図４は、図３のタイムチャート中の所定時刻におけるレベルシフト回路５０２の動作状態を示す図である。
【００２７】
（ａ）時刻ｔ０で、本実施の形態のＤ級増幅器に初めて電源が投入され、その後、所定の時間経過した、過渡期の時刻ｔ０１では、DISABLE信号はローレベルに設定されて、ＤＴ制御回路５０１は、ローレベルのＨＩＰ信号およびＬＯＰ信号を出力し、さらに変化しないように構成されているので、インバータＢ５１１およびＢ５１２からは、それぞれハイレベルのＨＩＰバー信号およびＬＯＰバー信号が出力される。これにより、コンデンサＣ５１１およびＣ５１２の、接続点Ｎ１およびＮ２と反対側の端子には、（インバータＢ５０１，Ｂ５１１，Ｂ５１２，Ｂ５２１およびＢ５２２が５Ｖ電源で動作しているとすると）ともに５Ｖ電圧が印加される。そして、接続点Ｎ１およびＮ２の電位は、抵抗Ｒ５１１およびＲ５１２によって正電源ＶＰＰ＋（５０Ｖとする）とほぼ同電位であり、図４（ａ）に示すように、ＰＭＯＳトランジスタＭＰ１およびＭＰ２は、ともにオフ状態となっている。
【００２８】
なお、図４（ａ）〜図４（ｆ）中、ＰＭＯＳトランジスタＭＰ１およびＭＰ２の各近傍に記載されている、“×”および“○”は、それぞれ、トランジスタの「オフ状態」および「オン状態」を示している。
【００２９】
（ｂ）次に、時刻ｔ１で、DISABLE信号がハイレベルになって、本実施の形態のＤ級増幅器の動作が有効になると、そのとき、ＰＷＭ信号はローレベルであるとすると、ＤＴ制御回路５０１は、ＨＩＰ信号をローレベルに維持しながら、ＬＯＰ信号をローレベルからハイレベルに切り替える。これにより、インバータＢ５１１からは、ハイレベルのＨＩＰバー信号がそのまま出力される一方、インバータＢ５１２からは、ハイレベルからローレベルに変化するＬＯＰバー信号が出力される。したがって、ＰＭＯＳトランジスタＭＰ１およびＭＰ２がともにオフ状態のまま、コンデンサＣ５１１の、接続点Ｎ１と反対側の端子がハイレベル（５Ｖ）からローレベル（０Ｖ）に引き下げられるので、接続点Ｎ１の電位は、５Ｖ下がって４５Ｖに低下する。そして、接続点Ｎ１の電位とＰＭＯＳトランジスタＭＰ１のゲート電位とは同電位であるので、ＰＭＯＳトランジスタＭＰ１はオン状態になり、この状態は保持されて、時刻ｔ１から所定の短時間経過した時刻ｔ１２でも、図４（ｂ）に示すように、ＰＭＯＳトランジスタＭＰ１はオン状態になっている。
【００３０】
接続点Ｎ１は、ＬＯＰバー信号がハイレベルからローレベルに変化したとき、４５Ｖに引き下げられ、その電位は、ゲート容量（ＭＰ１）や配線容量により保持されるが、抵抗Ｒ５１１からの放電により、徐々に正電源ＶＰＰ＋（＝５０Ｖ）に近づく。しかし、ＰＷＭ信号の次の変化（周期）までは、ＰＭＯＳトランジスタＭＰ１をオンさせる電位が残るように、コンデンサＣ５１１や抵抗Ｒ５１１の値が設定されている。
【００３１】
（ｃ）次に、時刻ｔ２で、ＰＷＭ信号がローレベルからハイレベルに切り替わると、それに応じて、ＤＴ制御回路５０１は、ＬＯＰ信号をハイレベルからローレベルに切り替える。これにより、インバータＢ５１２からは、ローレベルからハイレベルに変化するＬＯＰバー信号が出力されるので、コンデンサＣ５１１の、接続点Ｎ１と反対側の端子には、ハイレベル（５Ｖ）が印加される。その結果、接続点Ｎ１の電位は５Ｖ増加して５０Ｖとなり、ＰＭＯＳトランジスタＭＰ１のゲート電位も同様に５０Ｖに引き上げられるので、ＰＭＯＳトランジスタＭＰ１はオフ状態となる。時刻ｔ２から所定の短時間経過した時刻ｔ２３では、図４（ｃ）に示すように、ＰＭＯＳトランジスタＭＰ１は、オフ状態になっている。
【００３２】
（ｄ）次に、時刻ｔ２からデッドタイムだけ経過した時刻ｔ３で、ＤＴ制御回路５０１は、ＨＩＰ信号をローレベルからハイレベルに切り替える。これにより、インバータＢ５１１からは、ハイレベルからローレベルに変化するＨＩＰバー信号が出力されるので、コンデンサＣ５１２の、接続点Ｎ２と反対側の端子がハイレベル（５Ｖ）からローレベル（０Ｖ）に引き下げられる。したがって、接続点Ｎ２の電位は、５Ｖ下がって４５Ｖに低下する。そして、接続点Ｎ２の電位とＰＭＯＳトランジスタＭＰ２のゲート電位とは同電位であるので、ＰＭＯＳトランジスタＭＰ２はオン状態となる。時刻ｔ３から所定の短時間経過した時刻ｔ３４では、図４（ｄ）に示すように、ＰＭＯＳトランジスタＭＰ２は、オン状態になっている。同様に、接続点Ｎ２の電位とパワーＭＯＳトランジスタＭＰ３のゲート電位とは同電位であるので、パワーＭＯＳトランジスタＭＰ３も、オン状態になっている。
【００３３】
接続点Ｎ２の電位は、前記（ｂ）の場合と同様に、徐々に正電源ＶＰＰ＋（＝５０Ｖ）に近づくが、同様に、ＰＭＯＳトランジスタＭＰ２をオンさせる電位が残るように、コンデンサＣ５１２や抵抗Ｒ５１２の値が設定されている。
【００３４】
上述のように、ＬＯＰバー信号およびＨＩＰバー信号のうちの一方を５Ｖから０Ｖに変化させることにより、接続点Ｎ１およびＮ２のうちの対応する一方の電位を５０Ｖから４５Ｖに変化させる制御は、常に、ＰＭＯＳトランジスタＭＰ１およびＭＰ２の双方をオフ状態にした状態で行っている。これは、ＬＯＰバー信号およびＨＩＰバー信号のうちの一方を５Ｖから０Ｖに変化させるときに、ＰＭＯＳトランジスタＭＰ１およびＭＰ２のうちの、少なくとも対応する一方がオン状態である場合、ＬＯＰバー信号またはＨＩＰバー信号をハイレベルからローレベルに変化させても、うまく４５Ｖに低下しないからである。そして、ＰＭＯＳトランジスタＭＰ１およびＭＰ２の双方をオフ状態にする制御は、ＤＴ制御回路５０１によって行うようにしている。ＤＴ制御回路５０１は、上述のように、本来、パワーＭＯＳトランジスタＭＰ３およびＭＮ３の切り替えタイミングを制御するものであり、ＰＭＯＳトランジスタＭＰ１およびＭＰ２の切り替えタイミングを制御するものではない。しかし、ＤＴ制御回路５０１の制御目的は、デッドタイムを制御することであり、さらに、ＤＴ制御回路５０１が制御するデッドタイム、すなわち、パワーＭＯＳトランジスタＭＰ３およびＭＮ３に対して設けるデッドタイムと、ＰＭＯＳトランジスタＭＰ１およびＭＰ２に対して設けるデッドタイムは、同一時間であってもよいので、ＰＭＯＳトランジスタＭＰ１およびＭＰ２の切り替えタイミングの制御に、ＤＴ制御回路５０１を流用している。これにより、ＰＭＯＳトランジスタＭＰ１およびＭＰ２の切り替えタイミングを制御するために、新たな制御回路を設けなくて済み、製造コストを抑制することができる。
【００３５】
（ｅ）次に、時刻ｔ４で、ＰＷＭ信号がハイレベルからローレベルに切り替わると、それに応じて、ＤＴ制御回路５０１は、ＨＩＰ信号をハイレベルからローレベルに切り替える。これにより、インバータＢ５１１からは、ローレベルからハイレベルに変化するＨＩＰバー信号が出力されるので、コンデンサＣ５１２の、接続点Ｎ２と反対側の端子には、ハイレベル（５Ｖ）が印加される。その結果、接続点Ｎ２の電位は５Ｖ増加して５０Ｖとなり、ＰＭＯＳトランジスタＭＰ２のゲート電位も同様に５０Ｖに引き上げられるので、ＰＭＯＳトランジスタＭＰ２はオフ状態となる。時刻ｔ４から所定の短時間経過した時刻ｔ４５では、図４（ｅ）に示すように、ＰＭＯＳトランジスタＭＰ２は、オフ状態になっている。同様に、パワーＭＯＳトランジスタＭＰ３のゲート電位も同様に５０Ｖに引き上げられるので、パワーＭＯＳトランジスタＭＰ３も、オフ状態になっている。
【００３６】
（ｆ）次に、時刻ｔ４からデッドタイムだけ経過した時刻ｔ５で、ＤＴ制御回路５０１は、ＬＯＰ信号をローレベルからハイレベルに切り替える。これにより、インバータＢ５１２からは、ハイレベルからローレベルに変化するＬＯＰバー信号が出力されるので、コンデンサＣ５１１の、接続点Ｎ１と反対側の端子がハイレベル（５Ｖ）からローレベル（０Ｖ）に引き下げられる。したがって、接続点Ｎ１の電位は、４５Ｖに低下する。そして、接続点Ｎ１の電位とＰＭＯＳトランジスタＭＰ１のゲート電位とは同電位であるので、ＰＭＯＳトランジスタＭＰ１はオン状態となる。時刻ｔ５から所定の短時間経過した時刻ｔ５６では、図４（ｆ）に示すように、ＰＭＯＳトランジスタＭＰ１は、オン状態になっている。
【００３７】
時刻ｔ６以降のレベルシフト回路５０２の動作状態は、時刻ｔ２〜ｔ５６のレベルシフト回路５０２の動作状態と同様であるので、その説明を省略する。
【００３８】
このようにして、ＰＷＭ信号に応じて、ＨＩＰ信号およびＬＯＰ信号を制御すると、レベルシフト回路５０２（およびレベルシフト回路５０３）は、上述のように動作して、パワーＭＯＳトランジスタＭＰ３（およびパワーＭＯＳトランジスタＭＮ３）をスイッチング制御するので、ＰＷＭ信号と同相の出力信号ＯＵＴが出力される。
【００３９】
なお、DISABLE信号がハイレベルになって、本実施の形態のＤ級増幅器の動作が有効になったとき、ＰＭＯＳトランジスタＭＰ１およびＭＰ２はそれぞれ、確実にオン状態およびオフ状態である必要がある。同様に、本実施の形態のＤ級増幅器の動作が有効になったとき、ＮＭＯＳトランジスタＭＮ１およびＭＮ２はそれぞれ、確実にオフ状態およびオン状態である必要がある。各トランジスタＭＰ１，ＭＰ２，ＭＮ１およびＭＮ２の動作状態が上述の状態でなければ、パワーＭＯＳトランジスタＭＰ３およびＭＮ３が、ともにオン状態になって、短絡してしまうことがあるからである。また、パワーＭＯＳトランジスタＭＰ３またはＭＮ３の片方のみオン状態であっても、出力には大電流が流れてしまう。
【００４０】
このため、本実施の形態のＤ級増幅器の動作が有効になったときに、ＰＭＯＳトランジスタＭＰ１およびＭＰ２をそれぞれ、確実にオン状態およびオフ状態にするようにした、レベルシフト回路５０２の改良を、以下に示す。
【００４１】
（１）図２のレベルシフト回路５０２のコンデンサＣ５１１の容量とコンデンサＣ５１２の容量との間に差（Ｃ５１１の容量＞Ｃ５１２の容量）を設けることにより、上記目的を達成することができる。このように設定すれば、接続点Ｎ１を接続点Ｎ２よりもより強力に引き下げることができるので、ＰＭＯＳトランジスタＭＰ１は、オン状態になり易くなる（請求項２）。
【００４２】
（２）図５（ａ）に示すレベルシフト回路は、レベルシフト回路５０２に対して、ＰＭＯＳトランジスタＭＰ１のドレインとコンデンサＣ５１２との間に抵抗Ｒ５１０を挿入した点が異なっている。このようにすれば、接続点Ｎ２の引き下げを弱め、相対的に接続点Ｎ１の方が強力に引き下げられ、ＰＭＯＳトランジスタＭＰ１は、オン状態になり易くなる（請求項３）。
【００４３】
（３）図５（ｂ）に示すレベルシフト回路は、図５（ａ）のレベルシフト回路に対して、抵抗Ｒ５１１の接続先を正電源ＶＰＰ＋から中間電位に変更した点が異なっている（抵抗Ｒ５１１′）。抵抗Ｒ５１１′によって、中間電位側へ引き下げておくことで、ＰＭＯＳトランジスタＭＰ１は、オン状態になり易くなる（請求項４）。なお、抵抗Ｒ５１１′の値を小さく設定し過ぎると、ＰＭＯＳトランジスタＭＰ１は常にオン状態になってしまうので、ＰＭＯＳトランジスタＭＰ１が軽くオンする程度の値に設定しておく。また、抵抗Ｒ５１１′の接続点は、図５（ｂ）では、接地電位としてあるが、正電源ＶＰＰ＋と負電源ＶＰＰ−の中間的な電位であればよい（たとえば、ＤＴ制御回路５０１の電源＋５Ｖ）。
【００４４】
上記（１）〜（３）は、単独で用いてもよいし、適宜組み合わせてもよい。また、レベルシフト回路５０３についても同様である。
【００４５】
なお、本実施の形態では、２つのレベルシフト回路５０２および５０３を用いて、正電源ＶＰＰ＋が印加されたパワーＭＯＳトランジスタＭＰ３および負電源ＶＰＰ−が印加されたパワーＭＯＳトランジスタＭＮ３をオン／オフ制御するようにしたが、これに限らず、１つのレベルシフト回路を用いて、単一電源で動作するＢＴＬ（Balanced Transfer Less）構成のＤ級増幅器に含まれる２つのパワーＭＯＳトランジスタをオン／オフ制御するようにしてもよい。
【００４６】
また、本発明のレベルシフト回路は、上記Ｄ級増幅器に限らず、高電源（たとえば、５０Ｖ）と動作電源（たとえば、５Ｖ）の供給された装置であれば、どのようなものにでも適用することができる。
【００４７】
さらに、本実施の形態では、供給された高電源（５０Ｖ）と動作電源（５Ｖ）に基づいて、２種類の電圧レベル（５０Ｖおよび４５Ｖ）のうちのいずれかを生成して出力するようにしたが、たとえば、複数種類の電圧レベルの動作電源が供給されている場合などには、本実施の形態のレベルシフト回路に、本発明の範囲内の簡単な改良を加えることによって、３種類以上の電圧レベルのうちのいずれかを生成して出力することができる。
【００４８】
このように、本実施の形態のレベルシフト回路では、供給された動作電源に基づいて、少なくとも２種類の電圧レベルのうちのいずれかを生成して出力するようにしたので、内部電源を必要とせず、これにより、製造コストを抑制することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施の形態に係るレベルシフト回路を適用したＤ級増幅器の一例の概略構成を示すブロック図である。
【図２】図１中の駆動制御回路の詳細な構成を示す回路図である。
【図３】図２の駆動制御回路５中の主要な回路要素が出力する信号のタイムチャートである。
【図４】図３のタイムチャート中の所定時刻におけるレベルシフト回路の動作状態を示す図である。
【図５】図１のＤ級増幅器の動作が有効になったときに、ＰＭＯＳトランジスタＭＰ１およびＭＰ２をそれぞれ、確実にオン状態およびオフ状態にするために、改良したレベルシフト回路の一例を示す回路図である。
【図６】従来のレベルシフト回路を適用したＤ級増幅器の一例の概略構成を示すブロック図である。
【図７】図６のＤ級増幅器の一構成要素である、駆動制御回路の詳細な構成を示す回路図である。
【符号の説明】
【００５０】
ＭＰ１…ＰＭＯＳトランジスタ（第２のトランジスタ），ＭＰ２…ＰＭＯＳトランジスタ（第１のトランジスタ），ＭＰ３…パワーＭＯＳトランジスタ（第１の出力用トランジスタ），ＭＮ１…ＮＭＯＳトランジスタ（第２のトランジスタ），ＭＮ２…ＮＭＯＳトランジスタ（第１のトランジスタ），ＭＮ３…パワーＭＯＳトランジスタ（第２の出力用トランジスタ），Ｒ５１０…抵抗（第３の抵抗），Ｒ５１１…抵抗（第１の抵抗），Ｒ５１２…抵抗（第２の抵抗），Ｒ５２１…抵抗（第１の抵抗），Ｒ５２２…抵抗（第２の抵抗），Ｃ５１１…コンデンサ（第１のコンデンサ），Ｃ５１２…コンデンサ（第２のコンデンサ），Ｃ５２１…コンデンサ（第１のコンデンサ），Ｃ５２２…コンデンサ（第２のコンデンサ），５０２，５０３…レベルシフト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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