(57)【要約】【課題】電流通過熱による誤書き込みの発生、および書き込み速度の劣化の防止に有利な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に沿って設けられた第１書き込み用配線ＢＬと、前記第１書き込み用配線に接続された第１記憶素子ＭＣ１と、前記第１方向に沿って前記第１記憶素子と隣接して設けられ、前記第１書き込み用配線に接続された第２記憶素子ＭＣ２と、前記第１、第２記憶素子のそれぞれの表面上に設けられた第１絶縁膜２２−１、２２−２と、隣接する前記第１、第２記憶素子の間に設けられ、前記第１絶縁膜よりも熱伝導率が低い（κ２＜κ１）第２絶縁膜２０−２とを具備する。【選択図】図１
2007194426.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に沿って設けられた第１書き込み用配線と、
前記第１書き込み用配線に接続された第１記憶素子と、
前記第１方向に沿って前記第１記憶素子と隣接して設けられ、前記第１書き込み用配線に接続された第２記憶素子と、
前記第１、第２記憶素子のそれぞれの表面上に設けられた第１絶縁膜と、
隣接する前記第１、第２記憶素子の間に設けられ、前記第１絶縁膜よりも熱伝導率が低い第２絶縁膜とを具備すること
を特徴とする半導体記憶装置。
【請求項２】
第１方向に沿って設けられた第１書き込み用配線と、
前記第１書き込み用配線に接続された第１記憶素子と、
前記第１方向に沿って前記第１記憶素子と隣接して設けられ、前記第１書き込み用配線に接続された第２記憶素子と、
隣接する前記第１、第２記憶素子の間に設けられた絶縁膜と、
前記絶縁膜中に設けられ、前記絶縁膜よりも熱伝導率が低い空洞とを具備すること
を特徴とする半導体記憶装置。
【請求項３】
前記第１絶縁膜は、ＳｉＮ膜，またはＳｉＯ２膜を少なくとも含み、
前記第２絶縁膜は、多孔質絶縁膜を少なくとも含むこと
を特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１、第２記憶素子は、前記第１書き込み用配線と電気的に接続されたフリー層と、ピン層と、前記フリー層と前記ピン層との間に設けられたトンネルバリア層とを少なくとも備えたスピン注入書き込み方式の磁気記憶素子であること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第１、第２記憶素子は、前記第１書き込み用配線と電気的に接続された相変化膜を少なくとも備えた相変化記憶素子であること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、例えば、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）等に適用されるものである。
【背景技術】
【０００２】
従来より、高速読み書き、大容量、低消費電力動作も可能な次世代の固体不揮発メモリとして、強磁性体の磁気抵抗効果を利用したＭＲＡＭへの関心が高まっている。特に、強磁性トンネル接合を有する磁気抵抗効果素子が、大きな磁気抵抗変化率を示すことが見いだされて以来、ますます注目されている。
【０００３】
強磁性トンネル接合は、磁化方向が容易に変化するフリー層（磁化自由層）と、上記フリー層と対向し所定の磁化方向を維持するピン層（磁化固着層）と、上記フリー層とピン層に挟まれたトンネルバリア層（絶縁体層）との三層積層構造を基本構成とする。強磁性トンネル接合では、トンネルバリア層をトンネルして電流が流れる。このとき、接合部の抵抗は、ピン層とフリー層との磁化方向の相対角により変化し、磁化方向が平行のとき極小値を、反平行のとき極大値をとる。この抵抗変化はトンネル磁気抵抗効果（Tunneling Magneto-Resistance effect：以下ＴＭＲ効果と記す）と呼ばれ、実際にＭＲＡＭの一つの記憶セルとして強磁性トンネル接合を有する磁気素子を用いる場合には、ピン層とフリー層との磁化の平行、反平行状態（すなわち抵抗の極小、極大）を二進情報の“０”または“１”に対応づけることにより、情報を記憶する。
【０００４】
磁気情報の書き込み動作は、フリー層の磁化方向のみを反転させることによって行う。また、磁気情報の読み出し動作は、記憶セルにセンス電流を流し、ＴＭＲ効果による抵抗変化を検出することにより行う。以上に説明したようなＴＭＲ効果を利用した磁気抵抗効果素子を以下、ＭＴＪ素子（Magnetic Tunnel Junction 素子 ）という。
【０００５】
ところで、ギガビット（Ｇ Bit）級のＭＲＡＭを実現しようとしてＭＴＪ素子を集積化するに伴って、上記ＭＴＪ素子を書き込むために必要な書き込み電流が増大することが問題となっている。
【０００６】
そして、この書き込み電流によって発生する熱（以下、電流通過熱）が、非選択のＭＴＪ素子に伝導すると、非選択のＭＴＪ素子のスピンを反転させ、誤書き込み（ディスターブ）が発生することが問題となっている。そのため、電流通過熱の非選択セルへの熱伝導を防止する必要がある。
【０００７】
さらに、書き込み動作後に選択セル中に電流通過熱が長時間残存すると、書き込み速度が低減するという問題がある。そのため、書き込み動作後は、電流通過熱を選択セルからいち早く放熱する必要がある。
【０００８】
一方で、近年、記憶セルへの上記電流通過熱による熱アシストを利用して、フリー層の磁化方向のみを反転させる書き込み方式のＭＲＡＭの研究がなされている（例えば、特許文献１参照）。
【０００９】
上記のように、従来の半導体記憶装置は、電流通過熱により誤書き込みが発生し、書き込み速度が低減するという問題があった。
【特許文献１】特開２００３−２９８０２５公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は、電流通過熱による誤書き込みの発生、および書き込み速度の劣化の防止に有利な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
この発明の一態様によれば、第１方向に沿って設けられた第１書き込み用配線と、前記第１書き込み用配線に接続された第１記憶素子と、前記第１方向に沿って前記第１記憶素子と隣接して設けられ、前記第１書き込み用配線に接続された第２記憶素子と、前記第１、第２記憶素子のそれぞれの表面上に設けられた第１絶縁膜と、隣接する前記第１、第２記憶素子の間に設けられ、前記第１絶縁膜よりも熱伝導率が低い第２絶縁膜とを具備する半導体記憶装置を提供できる。
【００１２】
この発明の一態様によれば、第１方向に沿って設けられた第１書き込み用配線と、前記第１書き込み用配線に接続された第１記憶素子と、前記第１方向に沿って前記第１記憶素子と隣接して設けられ、前記第１書き込み用配線に接続された第２記憶素子と、隣接する前記第１、第２記憶素子の間に設けられた絶縁膜と、前記絶縁膜中に設けられ、前記絶縁膜よりも熱伝導率が低い空洞とを具備する半導体記憶装置を提供できる。
【発明の効果】
【００１３】
この発明によれば、電流通過熱による誤書き込みの発生、および書き込み速度の劣化の防止に有利な半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１５】
[第１の実施形態（スピン注入書き込み方式のＭＲＡＭの一例）]
まず、図１を用いてこの発明の第１の実施形態に係る半導体記憶装置を説明する。図１は、この実施形態に係る半導体記憶装置を示す断面図である。この実施形態においては、スピン注入書き込み方式の１Ｔｒ１ＭＴＪ型のＭＲＡＭを一例に挙げて説明する。
【００１６】
図示するように、ビット線ＢＬに電流経路の一端が接続されたＭＴＪ素子（磁気記憶素子）ＭＣ１と、ビット線方向に沿ってＭＴＪ素子ＭＣ１と隣接して設けられ、ビット線ＢＬに電流経路の一端が接続されたＭＴＪ素子ＭＣ２とが設けられている。
【００１７】
ＭＴＪ素子ＭＣ１、ＭＣ２それぞれの表面上を覆うように保護絶縁膜２２−１、２２−２（熱伝導率κ１）が設けられている。隣接するＭＴＪ素子ＭＣ１、ＭＣ２の間を埋めるように、層間絶縁膜２０−２（熱伝導率κ２）が設けられている。
【００１８】
層間絶縁膜２０−２の熱伝導率κ２は、保護絶縁膜２２−１、２２−２の熱伝導率κ１よりも低く（κ２＜κ１）、例えば、熱伝導率κ２は熱伝導率κ１の１／１０程度の値である。ここで、上記熱伝導率κ１、κ２は、［Ｗ／ｍＫ］（Ｗ：重さ、ｍ：長さ、Ｋ：温度）により定義される。層間絶縁膜２０−１〜２０−３は、例えば、多孔質ＳｉＯ２膜、多孔質Low-k絶縁膜等により形成されている。保護絶縁膜２２−１、２２−２は、例えば、ＳｉＮ膜、ＳｉＯ２膜等により形成されている。
【００１９】
ＭＴＪ素子ＭＣ１、ＭＣ２のそれぞれは、導電層１５上に順次設けられたピン層１６、トンネルバリア層１７、フリー層１８を備え、電流経路の一端がビット線コンタクトＢＣを介してビット線ＢＬに電気的に接続されている。ＭＴＪ素子ＭＣ１、ＭＣ２の電流経路の他端は、ドレインコンタクトＤＣ１〜ＤＣ５を介して、トランジスタＴｒ１、Ｔｒ２のドレインＤと電気的に接続されている。
【００２０】
トランジスタＴｒ１、Ｔｒ２のそれぞれは、層間絶縁膜２０−１中に設けられ、シリコン基板１１上に設けられたゲート絶縁膜１２、ゲート絶縁膜１２上に設けられたゲート電極１３、ゲート電極１３を挟むように基板１１中に隔離して設けられたソースＳおよびドレインＤを備えている。トランジスタＴｒ１、Ｔｒ２のソースＳは共有され、ソースＳ上にソース線コンタクトＳＣが設けられ、ソース線コンタクトＳＣ上にソース線ＳＬが設けられている。ビット線ＢＬ上に層間絶縁膜２０−３が設けられている。
【００２１】
＜書き込み動作・読み出し動作＞
次に、この実施形態に係る半導体記憶装置の書き込み動作および読み出し動作について、ＭＴＪ素子ＭＣ１を例に挙げて説明する。
【００２２】
まず、書き込み動作について説明する。トランジスタＴｒ１をオンとして、ドレインＤ側からビット線ＢＬ側へ電流を流すと、固着層１６中にスピン偏極した電子（スピン偏極電子）が発生する。そして、このスピン偏極電子が、フリー層１８に作用してフリー層１８のスピンを反転させる。結果、ピン層１６とフリー層１８の磁化状態を、例えば、平行状態から反平行状態に変化させ、“０”から“１”にＭＴＪ素子ＭＣ１の情報を書き込む。
【００２３】
反対に、ビット線ＢＬ側からドレインＤ側へ電流を流すと、同様にスピン偏極電子がフリー層１８に作用してフリー層１８のスピンを反転させる。結果、ピン層１６とフリー層１８の磁化状態を、例えば、反平行状態から平行状態に変化させ、“１”から“０”にＭＴＪ素子ＭＣ１の情報を書き込む。
【００２４】
ここで、上記書き込み動作の際には、ＭＴＪ素子ＭＣ１を通過する比較的大きな書き込み電流によって電流通過熱が発生する。この電流通過熱は、フリー層１８のスピンを反転させるようにアシストすることが知られている（熱アシスト効果）。そして、この電流通過熱が、隣接する非選択のＭＴＪ素子ＭＣ２に伝導すると、その熱アシスト効果により、非選択のＭＴＪ素子ＭＣ２のスピンを反転させ、誤書き込み（ディスターブ）が発生するとも思われる。しかし、本例では、隣接するＭＴＪ素子ＭＣ１、ＭＣ２の間を埋めるように、低い熱伝導率κ２を有した層間絶縁膜２０−１、２０−２が設けられている。そのため、電流通過熱によって、非選択のＭＴＪ素子ＭＣ２が誤書き込みすることを防止している。
【００２５】
一方、書き込み動作の速度の観点からは、書き込み動作後の選択セルＭＣ１の電流通過熱をいち早く放出し、選択セルＭＣ１の温度を平衡状態とすることが望ましい。残存した電流通過熱が、再書き込みを妨げるように逆にアシストすると考えられるからである。しかし、本例では、ＭＴＪ素子ＭＣ１の表面上を覆うように、高い熱伝導率κ１を有した保護絶縁膜２２−１、２２−２が設けられている。そのため、電流通過熱を選択セルＭＴＪ素子ＭＣ１の外部へ放熱し、書き込み速度が低減することを防止している。
【００２６】
読み出し動作は、上記“１”または“０”状態に書き込まれたＭＴＪ素子ＭＣ１にセンス電流を流し、ＴＭＲ効果による抵抗変化をビット線ＢＬから検出することにより行う。
【００２７】
以上の書き込み動作および読み出し動作は、ＭＴＪ素子Ｍ２についても同様である。
【００２８】
次に、この実施形態に係る半導体記憶装置の製造方法について、図１に示した半導体記憶装置を例に挙げ、図２乃至図６を用いて説明する。
【００２９】
まず、図３に示すように、周知の製造方法を用いて、半導体基板１１上にトランジスタＴｒ１、Ｔｒ２を形成する。続いて、トランジスタＴｒ１、Ｔｒ２のゲート電極１３上を覆うように、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、熱伝導率が低い多孔質ＳｉＯ２膜等を堆積し、層間絶縁膜２０−１（熱伝導率κ２）を形成する。その後、層間絶縁膜中２０−１中に周知の製造工程を用いて、ドレインコンタクトＤＣ−１〜ＤＣ−４、ソースコンタクトＳＣ、ソース線ＳＬを形成する。続いて、層間絶縁膜２０−１上に、例えば、ＣＶＤ法を用いて熱伝導率が層間絶縁膜２０−１よりも高いＳｉＮ膜等を形成し、保護絶縁膜２２−１（熱伝導率κ１）を形成する（熱伝導率：κ２＜κ１）。
【００３０】
続いて、図３に示すように、ドレインコンタクトＤＣ−４上における層間絶縁膜２０−１、２２−１中にドレインコンタクトＤＣ−５を形成する。その後、保護絶縁膜２２−１上およびドレインコンタクトＤＣ−５上に、例えば、ＣＶＤ法等を用いて、順次Ｃｕ層１５、ＣｏＦｅ層１６、Ｃｕ層１７、ＣｏＦｅ層１８を堆積した積層構造を形成する。
【００３１】
続いて、図４に示すように、ＣｏＦｅ層１８上にフォトレジストを塗布し、上記フォトレジストに露光および現像を行う（図示せず）。その後、上記フォトレジストをマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを層間絶縁膜２０−１上まで行って、上記積層構造をセルごとに分離し、ＭＴＪ素子ＭＣ１、ＭＣ２を形成する。
【００３２】
続いて、図５に示すように、ＭＴＪ素子ＭＣ１、ＭＣ２上および側壁上、層間絶縁膜２０−１上に、例えば、ＣＶＤ法を用いてＳｉＮ膜等を堆積し、保護絶縁膜２２−１（熱伝導率κ１）を形成する。
【００３３】
続いて、図６に示すように、上記フォトリソグラフィー法等を用いて、保護絶縁膜２２−２をＭＴＪ素子ＭＣ１、ＭＣ２ごとに分離する。その後、保護絶縁膜２２−２上および層間絶縁膜２０−１上に、例えば、ＣＶＤ法を用いて多孔質ＳｉＯ２膜を堆積し層間絶縁膜２０−２（熱伝導率κ２）を形成する。
【００３４】
続いて、周知の製造工程を用いて、フリー層１８上にビット線コンタクトＢＣを形成し、層間絶縁膜２０−２上およびビット線コンタクトＢＣ上にビット線ＢＬ形成する。その後、ビットＢＬ上に、例えば、ＣＶＤ法を用いて多孔質ＳｉＯ２膜を堆積し層間絶縁膜２０−３（熱伝導率κ２）を形成する。以上の製造方法により、図１に示す半導体記憶装置を製造する。
【００３５】
この実施形態に係る半導体記憶装置およびその製造方法によれば、下記（１）乃至（４）に示す効果が得られる。
【００３６】
（１）電流通過熱の非選択セルへの熱伝導を防止でき、非選択セルの誤書き込み（ディスターブ）を防止できる点で有利である。
【００３７】
上記書き込み動作の際には、ＭＴＪ素子ＭＣ１を通過する比較的大きな書き込み電流によって電流通過熱が発生する。この電流通過熱が、隣接する非選択ＭＴＪ素子ＭＣ２に伝導すると、その熱アシスト効果により、非選択ＭＴＪ素子ＭＣ２のスピンも反転させ、誤書き込み（ディスターブ）が発生する。しかし、本例では、隣接するＭＴＪ素子ＭＣ１、ＭＣ２の間を埋めるように、低い熱伝導率κ２を有した層間絶縁膜２０−１、２０−２が設けられている。
【００３８】
そのため、発生した電流通過熱は、層間絶縁膜２０−１、２０−２により遮断され、隣接する非選択セルＭＣ２への熱伝導することを防止できる。結果、非選択セルの誤書き込み（ディスターブ）を防止できる点で有利である。
【００３９】
（２）電流通過熱をいち早く放熱でき、選択セルの書き込み速度の劣化を防止できる点で有利である。
【００４０】
書き込み後の選択ＭＴＪ素子ＭＣ１に残存した電流通過熱は、再書き込みを妨げるように逆にアシストすると考えられるため、いち早く放熱し、セルＭＣ１の温度を平衡状態に戻すことが望ましい。本例では、ＭＴＪ素子ＭＣ１、ＭＣ２の表面上を覆うように、高い熱伝導率κ１を有した保護絶縁膜２２−１、２２−２が設けられている。
【００４１】
そのため、書き込み動作後の選択セルＭＣ１中の電流通過熱を、高い熱伝導率κ１を有する保護絶縁膜２２−１、２２−２中に伝導させ、選択ＭＴＪ素子ＭＣ１の外部へいち早く放熱できる。結果、選択セルの書き込み速度の劣化を防止できる点で有利である。
【００４２】
（３）微細化に対して有利である。
【００４３】
上記書き込み動作は、スピン偏極電子を注入し得るビット線ＢＬ等の書き込み用配線一本のみで行うことができる。そのため、いわゆるワード線等のその他の書き込み用線が不要である。結果、セルサイズを低減できる点で微細化に対して有利である。
【００４４】
また、上記熱アシスト効果は、ＭＴＪ素子ＭＣ１、ＭＣ２のセルサイズが小さくなるほどより顕著であるところ、微細化により熱によるアシスト効果をより効率的に利用することができる。
【００４５】
（４）選択性を向上できる。
【００４６】
ビット線ＢＬのみの直接通電による書き込みであるため、磁場書き込み方式の場合に発生し得る半選択の問題が生じない。そのため、ＭＴＪ素子ＭＣ１、ＭＣ２の熱ゆらぎ耐性を低くでき、選択性を向上できる点で有利である。
【００４７】
［変形例１（クロスポイント型ＭＲＡＭの一例）］
次に、この発明の変形例１に係る半導体記憶装置について、図７を用いて説明する。この変形例１は、いわゆるクロスポイント型ＭＲＡＭの例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００４８】
図示するように、ビット線ＢＬと共にＭＴＪ素子ＭＣ１、ＭＣ２を挟むようにビット線ＢＬと交差する方向にワード線ＷＬ−１、ＷＬ−２が設けられ、ピン層１６とワード線ＷＬ−１、ＷＬ−２との間にダイオード層１９が設けられている点で、上記第１の実施形態と相違している。また、基板１１上にトランジスタＴＲ１、ＴＲ２が設けられていない点で上記第１の実施形態と相違している。
【００４９】
書き込み動作は、ビット線ＢＬおよびワード線ＷＬ−１、ＷＬ−２に流す書き込み電流により発生した合成磁界により、フリー層１８のスピンを反転させることにより行う。製造方法については、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。
【００５０】
この変形例１に係る半導体記憶装置およびその製造方法によれば、上記（１）および（２）に示した同様の効果が得られる。さらに、ピン層１６とワード線ＷＬ−１、ＷＬ−２との間にダイオード層１９が設けられているため、いわゆる回り込み電流を防止することができる。また、トランジスタＴＲ１、ＴＲ２を設ける必要がないため、微細化に対して有利である。必要に応じてこのようなクロスポイント型ＭＲＡＭに適用することも可能である。
【００５１】
［変形例２（積層型ＭＲＡＭの一例）］
次に、この発明の変形例２に係る半導体記憶装置について、図８を用いて説明する。この変形例２は、上記変形例１に示したクロスポイント型ＭＲＡＭについて、更にもう一層備えた積層型ＭＲＡＭの例に関するものである。この説明において、上記変形例１と重複する部分の詳細な説明を省略する。
【００５２】
図示するように、この変形例２に係る構成は、ビット線ＢＬ−１上に更に積層された層間絶縁膜２０−４中に、ビット線ＢＬ−２に電気的に接続されたＭＴＪ素子ＭＣ３、ＭＣ４を更に備えている点で上記第１の実施形態と相違している。
【００５３】
また、上記変形例１と同様に、ＭＴＪ素子ＭＣ３、ＭＣ４には、対応するスイッチトランジスタが設けられていない。しかし、ワード線ＷＬ−３、ＷＬ−４に流す書き込み電流の方向を変えることにより、発生する磁界の向きを変えてフリー層１８のスピンを反転させ、所望の書き込み動作を行うことが可能である。製造方法については、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。
【００５４】
この変形例２に係る半導体記憶装置およびその製造方法によれば、上記（１）および（２）に示した同様の効果が得られる。
【００５５】
さらに、ビット線ＢＬ−１上に更に積層された層間絶縁膜２０−３、２０−４は、低い熱伝導率κ２を有している。そのため、ビット線方向の熱伝導だけでなく、積層された上下間の熱伝導を防止し、誤書き込みを防止できる点で有利である。
【００５６】
また、本例では、ビット線ＢＬ−１上に積層された層間絶縁膜２０−４中に、ビット線ＢＬ−２に電気的に接続されたＭＴＪ素子ＭＣ３、ＭＣ４を更に備えている。そのため、ビット線ＢＬ方向のセル面積の増大を防止しつつ、メモリ容量を増大することができる点で有利である。具体的には、上記第１の実施形態に比べ、単純には２倍程度のメモリ容量を得ることができる。
【００５７】
尚、本例のように二層に限らず、同様のＭＴＪ素子群を備えたメモリアレイ層を更に積層することも可能である。この場合では、さらにメモリ容量を増大できる点で有利である。
【００５８】
［変形例３（ＰＲＡＭの一例）］
次に、この発明の変形例３に係る半導体記憶装置について、図９を用いて説明する。この変形例３は、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase change random access memory）を適用した例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５９】
図示するように、ビット線ＢＬに電気的に接続された相変化メモリセル（相変化記憶素子）Ｐ１、Ｐ２が設けられている点で上記第１の実施形態と相違している。相変化メモリセルＰ１、Ｐ２のそれぞれは、ビット線コンタクトＢＣと導電層１５との間に設けられた相変化膜３０を備えている。この相変化膜３０は、例えば、カルコゲナイド膜等により形成され、相変化温度を境に結晶状態から非結晶状態に変化する。
【００６０】
書き込み動作は、ビット線ＢＬとドレインＤ間に書き込み電流を流し、発生した電流通過熱により相変化膜３０の温度を相変化温度まで上昇させて、結晶状態から非結晶状態、または非結晶状態から結晶状態に変化させることにより行う。読み出し動作は、メモリセルＰ１、Ｐ２にセンス電流を流し、結晶状態または非結晶状態に伴う抵抗変化をビット線ＢＬから検出することにより行う。
【００６１】
製造方法は、導電層１５を形成した後、この導電層１５上に、例えば、ＣＶＤ法を用いてカルコゲナイド膜等を堆積して相変化膜３０を形成する点で第１の実施形態と相違する。
【００６２】
この変形例３に係る半導体記憶装置およびその製造方法によれば、上記（１）乃至（４）に示す同様の効果が得られる。さらに、本例のように、必要に応じてＰＲＡＭに適用することも可能である。
【００６３】
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について、図１０を用いて説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６４】
図示するように、この実施形態に係る半導体記憶装置は、以下の点で上記第１の実施形態と相違している。まず、層間絶縁膜２０−２上に設けられた導電層１５上にＭＴＪ素子ＭＣ１、ＭＣ２が配置されている。さらに、ビット線方向に沿って隣接するＭＴＪ素子ＭＣ１、ＭＣ２間を分離するように、層間絶縁膜２０−２上に層間絶縁膜２０−４が設けられている。層間絶縁膜２０−４が設けられた以外のセルＭＣ１、ＭＣ２間を埋めるように保護絶縁膜２２が設けられている。上記層間絶縁膜κ２は、保護絶縁膜２２の熱伝導率κ１よりも小さい（κ２＜κ１）。
【００６５】
次に、図１０に示した半導体記憶装置を例に挙げて、この実施形態に係る半導体記憶装置の製造方法について図１１乃至図１３を用いて説明する。
【００６６】
まず、図１１に示すように、周知の製造方法を用いて、半導体基板１１上にトランジスタＴｒ１、Ｔｒ２を形成する。続いて、トランジスタＴｒ１、Ｔｒ２のゲート電極１３上を覆うように、例えば、ＣＶＤ法を用いて、熱伝導率が低い多孔質ＳｉＯ２膜等を堆積し、層間絶縁膜２０−１（熱伝導率κ２）を形成する。その後、層間絶縁膜中２０−１中に周知の製造工程を用いて、ドレインコンタクトＤＣ−１〜ＤＣ−４、ソースコンタクトＳＣ、ソース線ＳＬを形成する。続いて、層間絶縁膜２０−１上に、例えば、ＣＶＤ法を用いて熱伝導率が低い多孔質ＳｉＯ２膜等を堆積し、層間絶縁膜２０−２（熱伝導率κ２）を形成する。続いて、ドレインコンタクトＤＣ−４上における層間絶縁膜２０−２中にドレインコンタクトＤＣ−５を形成する。
【００６７】
続いて、図１２に示すように、上記第１の実施形態と同様の製造工程を用いて、導電層１５、ピン層１６、トンネルバリア層１７、およびフリー層１８を形成し、ＭＴＪ素子ＭＣ１、ＭＣ２を形成する。その後、層間絶縁膜２０−２上、導電層１５上、およびＭＴＪ素子ＭＣ１、ＭＣ２表面上を覆うように、例えば、ＣＶＤ法を用いて熱伝導率が層間絶縁膜２０−１、２０−２よりも高い（熱伝導率κ１）ＳｉＮ膜等を形成し、保護絶縁膜２２を形成する（熱伝導率：κ１＞κ２）。
【００６８】
続いて、例えば、フォトリソグラフィー法およびＲＩＥ法等の異方性エッチングを用いて、隣接するＭＴＪ素子ＭＣ１、ＭＣ２間を分離するように保護絶縁膜２２を層間絶縁膜２０−２表面上まで貫通する溝を形成する（図示せず）。
【００６９】
続いて、図１３に示すように、例えば、ＣＶＤ法を用いて熱伝導率が低い多孔質ＳｉＯ２膜等を上記溝内に埋め込み、層間絶縁膜２０−４（熱伝導率κ２）を形成する。以後、周知の製造工程を用いてビット線ＢＬ、層間絶縁膜２０−３を形成し、図１０に示す半導体記憶装置を製造する。
【００７０】
この実施形態に係る半導体記憶装置およびその製造方法によれば、上記（１）乃至（４）に示した同様の効果が得られる。
【００７１】
さらに、ビット線ＢＬ方向に沿って隣接するセルＭＣ１、ＭＣ２間以外を埋めるように熱伝導率が大きい保護絶縁膜２２が設けられている。そのため、ＭＴＪ素子の表面上を覆うように保護絶縁膜２２−１、２２−２が設けられた第１の実施形態の例に比べ、保護絶縁膜２２が占める体積を増大できる。そのため、電流通過熱を放熱できる体積が大きく、電流通過熱を高い熱伝導率κ２を有する保護絶縁膜２２中に伝導させ、ＭＴＪ素子ＭＣ１、ＭＣ２の外へより早く放熱できる。結果、選択ＭＴＪ素子ＭＣ１、ＭＣ２の書き込み速度の劣化をより防止できる点で有利である。
【００７２】
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置について、図１４を用いて説明する。この実施形態は、隣接セル間における絶縁膜中に空洞を設けた例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７３】
図示するように、この実施形態に係る半導体記憶装置は、ビット線ＢＬに沿って隣接するＭＴＪ素子ＭＣ１、ＭＣ２間における保護絶縁膜２２−２中に空洞（エアギャップ）３３が設けられている点で、上記第１の実施形態と相違している。この空洞の熱伝導率κ０は、保護絶縁膜２２−１、２２−２の熱伝導率κ１よりもかなり小さい（熱伝導率：κ０＜＜κ１）。
【００７４】
次に、図１４に示した半導体記憶装置を例に挙げて、この実施形態に係る半導体記憶装置の製造方法について、図１５乃至図１６を用いて説明する。
【００７５】
まず、図１５に示すように、周知の製造工程を用いて、半導体基板１１上にトランジスタＴｒ１、Ｔｒ２を形成する。続いて、トランジスタＴｒ１、Ｔｒ２のゲート電極１３上を覆うように、例えば、ＣＶＤ法を用いて、熱伝導率が高いＳｉＮ膜等を堆積し、保護絶縁膜２２−１（熱伝導率κ１）を形成する。その後、保護絶縁膜中２２−１中に周知の製造工程を用いて、ドレインコンタクトＤＣ−１〜ＤＣ−４、ソースコンタクトＳＣ、ソース線ＳＬを形成する。続いて、ドレインコンタクトＤＣ−４上における層間絶縁膜２０−２中にドレインコンタクトＤＣ−５を形成する。続いて、上記第１の実施形態と同様の製造工程を用いて、導電層１５、ピン層１６、トンネルバリア層１７、およびフリー層１８を形成し、ＭＴＪ素子ＭＣ１、ＭＣ２を形成する。
【００７６】
続いて、保護絶縁膜２２−１上、導電層１５上、およびＭＴＪ素子ＭＣ１、ＭＣ２表面上を覆うように、例えば、ＣＶＤ法を用いてＳｉＮ膜等を堆積し、層間絶縁膜２２−２（熱伝導率κ１）を形成する。この工程の際に、例えば、熱や圧力等の反応条件を選択し
堆積絶縁膜２２−２の埋め込み条件を悪く設定して、ビット線方向におけるＭＴＪ素子ＭＣ１、ＭＣ２のセル間に空洞４０を形成する。
【００７７】
尚、この層間絶縁膜２２−２を形成する製造工程は、上記ＣＶＤ法に限らず、例えば、高濃度プラズマ（high density plasma）法やスパッタ法等を用いることも可能である。さらに、選択する反応条件は、上記熱や圧力等に限らず、例えば、直進性の少ない堆積ガスを選択する等によることも可能である。
【００７８】
続いて、図１６に示すように、上記堆積工程を空洞４０の上部が連続する程度まで継続し、保護絶縁膜２２−２を形成する。以後、第１の実施形態と実質的に同様の製造方法を用いて、ビット線ＢＬおよび保護絶縁膜２２−３を形成し、図１４に示す半導体記憶装置を製造する。
【００７９】
この実施形態に係る半導体記憶装置およびその製造方法によれば、上記（１）乃至（４）に示した同様の効果が得られる。
【００８０】
さらに、この実施形態に係る半導体記憶装置は、ビット線ＢＬに沿って隣接するＭＴＪ素子ＭＣ１、ＭＣ２間における保護絶縁膜２２−２中に空洞３３が設けられており、空洞の熱伝導率κ０は、保護絶縁膜２２−２の熱伝導率κ１よりもかなり小さい（熱伝導率：κ０＜＜κ１）。
【００８１】
そのため、発生した電流通過熱は空洞３０によって遮断され、非選択の隣接セルＭＣ２へ伝導することを防止できる。結果、非選択セルの誤書き込み（ディスターブ）を防止できる点でより有利である。
【００８２】
［第４の実施形態（書き込み用配線を分割したＭＲＡＭの一例）］
次に、この発明の第４の実施形態に係る半導体記憶装置について、図１７を用いて説明する。この実施形態は、書き込み用配線の一方を書き込み用と読み出し用とに分割したクロスポイント型ＭＲＡＭの例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８３】
図示するように、ワード線がビット線方向に電気的に分割されるように設けられた第１ワード線ＷＬ１−１、第２ワード線ＷＬ１−２が設けられている点で、上記第１の実施形態と相違している。
【００８４】
第１ワード線ＷＬ１−１は、ＭＴＪ素子ＭＣ１の電流経路の一端に電気的に接続され、読み出し用配線として働く。第２ワード線ＷＬ１−２は、ワード線方向に沿ってビット線ＢＬと共にＭＴＪ素子ＭＣ１を挟むように設けられ、発生する磁界によってフリー層１８のスピンを反転するよう書き込み用配線として働く。
【００８５】
この実施形態に係る半導体記憶装置およびその製造方法によれば、上記（１）乃至（４）に示した同様の効果が得られる。さらに、必要に応じて、このような構成とすることが可能である。
【００８６】
［第５の実施形態（垂直磁化膜の一例）］
次に、この発明の第５の実施形態に係る半導体記憶装置について、図１８、図１９を用いて説明する。この実施形態は、フリー層およびピン層に垂直磁化膜を適用した例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８７】
図１８に示すように、ＭＴＪ素子ＭＣ１のピン層１６のスピンの向きＳ16およびフリー層１８のスピンの向きＳ18は、膜面方向であることが一般的である。
【００８８】
しかし、図１９に示すように、ピン層１６およびフリー層１８を、以下に示す磁性材料に選択することによって、スピンの向きＳ16、Ｓ18を膜面垂直方向にさせることが可能である。
【００８９】
続いて、このような垂直磁化を形成し得るピン層１７およびフリー層１８の材料例について以下、より具体的に説明する。
【００９０】
＜材料例＞
［Ａ］高い保磁力を持つ磁性材料の例
上記垂直磁化を形成し得るピン層１７およびフリー層１８の磁性材料として、まずは高い保持力を有する必要がある。高い保持力として磁性材料が、例えば、１×１０６ erg/cc 以上の高い磁気異方性エネルギー密度を持つことが望ましい。
【００９１】
このようなピン層１７およびフリー層１８の材料例について以下に列挙する。
【００９２】
（Ａ−１）  例１
Fe（鉄）、Co（コバルト）、Ni（ニッケル）のうちの少なくとも１つと、Cr（クロム）、Pt（白金）、Pd（パラジウム）のうちの少なくとも１つを含む合金からなるものであること。
【００９３】
また、規則合金の例としては、Fe(50)Pt(50)、Fe(50)Pd(50)、Co(50)Pt(50)等がある。不規則合金としては、CoCr合金、CoPt合金、CoCrPt合金、CoCrPtTa合金、CoCrNb合金等がある。
【００９４】
（Ａ−２）  例２
Fe、Co、Niのうちの少なくとも１つ又はこれらのうちの１つを含む合金と、Pd、Ptのうちの１つ又はこれらのうちの１つを含む合金とが、交互に積層された構造であること。
【００９５】
例えば、Co/Pt人工格子、Co/Pd人工格子、CoCr/Pt人工格子などがある。Co/Pt人工格子を使用した場合及びCo/Pd人工格子を使用した場合においては、抵抗変化率（ＭＲ比）は、約40％、という大きな値を実現できる。
【００９６】
（Ａ−３）  例３
希土類金属のうちの少なくとも１つ、例えば、Tb（テルビウム）、Dy（ジスプロシウム）、又は、Gd（ガドリニウム）と、遷移金属のうちの少なくとも１つとからなるアモルファス合金であること。
【００９７】
例えば、TbFe、TbCo、TbFeCo、DyTbFeCo、GdTbCoなどがある。
【００９８】
［Ｂ］フリー層１８の材料例
フリー層１８は、上述のような高い保磁力を持つ磁性材料から構成することも可能である。しかし、組成比の調整、不純物の添加、厚さの調整などを行って、上述のような高い保磁力を持つ磁性材料よりも磁気異方性エネルギー密度が小さい磁性材料から構成してもよい。
【００９９】
このようなフリー層１８の材料例について以下に列挙する。
【０１００】
（Ｂ−１）  例１
Fe、Co、Niのうちの少なくとも１つと、Cr、Pt、Pdのうちの少なくとも１つとを含む合金に、不純物を添加したものであること。
【０１０１】
規則合金としては、Fe(50)Pt(50)、Fe(50)Pd(50)、又は、Co(50)Pt(50)に、Cu、Cr、Agなどの不純物を加えて磁気異方性エネルギー密度を低下させたものなどがある。不規則合金としては、CoCr合金、CoPt合金、CoCrPt合金、CoCrPtTa合金、又は、CoCrNb合金について、非磁性元素の割合を増加させて磁気異方性エネルギー密度を低下させたものなどがある。
【０１０２】
（Ｂ−２）  例２
Fe、Co、Niのうちの少なくとも１つ又はこれらのうちの１つを含む合金と、Pd、Ptのうちの１つ又はこれらのうちの１つを含む合金とが、交互に積層された構造を持つものであって、前者の元素若しくは合金からなる層の厚さ、又は、後者の元素若しくは合金からなる層の厚さを調整したものであること。
【０１０３】
Fe、Co、Niのうちの少なくとも１つ又はこれらのうちの１つを含む合金についての厚さの最適値と、Pd、Ptのうちの１つ又はこれらのうちの１つを含む合金についての厚さの最適値とが存在し、厚さがこれら最適値から離れるに従い、磁気異方性エネルギー密度は、次第に低下する。
【０１０４】
（Ｂ−３）  例３
希土類金属のうちの少なくとも１つ、例えば、Tb（テルビウム）、Dy（ジスプロシウム）、又は、Gd（ガドリニウム）と、遷移金属のうちの少なくとも１つとからなるアモルファス合金の組成比を調整したものであること。
【０１０５】
例えば、TbFe、TbCo、TbFeCo、DyTbFeCo、GdTbCoなどのアモルファス合金の組成比を調整し、磁気異方性エネルギー密度を小さくしたものがある。
【０１０６】
［Ｃ］ヨーク材（軟磁性材料）を適用した場合の例
ヨーク材（軟磁性材料）上にＭＴＪ素子ＭＣを形成する場合、ヨーク材とＭＴＪ素子ＭＣとの間には、原子の拡散防止機能及び両者を交換結合させない機能を持つバッファ層が設けられる。上記バッファ層は、例えば、Ta、TiN、TaNなどからなる導電層により形成される。
【０１０７】
以下、このようなピン層１６およびピン層１８の材料例について以下に列挙する。
【０１０８】
ピン層１６として、例えば、FePt、CoPtなどの規則合金を用いる場合、垂直磁気異方性を発生させるためには、fct(001)面を配向させる必要がある。このため、結晶配向制御層として、数nm程度のMgOからなる極薄下地層を用いることが好ましい。MgOの他にも、格子定数が2.8Å、4.0Å、5.6Å程度のfcc構造、bcc構造をもつ元素、化合物、例えば、Pt、Pd、Ag、Au、Al、Cu、Cr、Fe等、あるいはそれらの合金等を用いることができる。ボトムピン構造の場合には、ヨーク材とピン層との間に結晶配向制御層を配置すれば良い。結晶配向制御層とヨーク材との間には、例えば、Ta、TiN、TaNなどからなるバッファ層が配置されていても良い。トップピン構造の場合には、バリア層にfcc(100)面が配向したMgOを用いることが好ましい。この場合、MRが劣化しない程度に上述した結晶配向制御層をさらに積層しても良い。
【０１０９】
フリー層１８として、例えば、Co/Pt人工格子を用いる場合、CoとPtの厚さを調節することにより、ＭＴＪ素子の保磁力を調節できる。
【０１１０】
また、フリー層１８として、FePt、CoPtなどの規則合金を用いる場合にも同様にfct(001)面を配向させる必要がある。トップピン(ボトムフリー)構造の場合には、ヨーク材とピン層１６との間に結晶配向制御層を配置すれば良い。結晶配向制御層とヨーク材との間には、例えば、Ta、TiN、TaNなどからなるバッファ層が配置されていても良い。ボトムピン(トップフリー)構造の場合には、バリア層にfcc(100)面が配向したMgOを用いることが好ましい。この場合、MRが劣化しない程度に上述した結晶配向制御層をさらに積層しても良い。
【０１１１】
製造方法については、上記第１の実施形態と実質的に同様であるので、詳細な説明を省略する。
【０１１２】
この実施形態に係る半導体記憶装置およびその製造方法によれば、上記（１）乃至（４）に示した同様の効果が得られる。さらに、必要に応じて、このような構成とすることが可能である。
【０１１３】
［第６の実施形態（ダブルジャンクション構造の一例）］
次に、この発明の第６の実施形態に係る半導体記憶装置について、図２０、図２１を用いて説明する。この実施形態は、フリー層１８をトンネルバリア層１７−１、１７−２およびピン層１６−１、１６−２で挟むように構成されたダブルジャンクション構造のＭＲＡＭの一例に関するものである。この説明において、上記第５の実施形態と重複する部分の詳細な説明を省略する。
【０１１４】
図２０に示すＭＴＪ素子ＭＣ１は、フリー層１８およびピン層１６−１、１６−２のスピンの向きが膜面方向であるダブルジャンクション構造の一例を示すものである。図示するように、ピン層１６−１、１６―２のスピンの向きS16-1、S16-2は、膜面方向において互いに向かい合うように固定されている。
【０１１５】
図２１に示すＭＴＪ素子ＭＣ１は、フリー層１８およびピン層１６−１、１６−２のスピンの向きが膜面垂直方向であるダブルジャンクション構造の一例を示すものである。図示するように、ピン層１６−１、１６―２のスピンの向きS16-1、S16-2は、膜面垂直方向において互いに同一方向を向くように固定されている。また、図２１に示すフリー層１８およびピン層１６−１、１６−２については、上記［Ａ］乃至［Ｃ］で示した材料および構成を適用することが可能である。
【０１１６】
上記のように、本例は、以下の点で上記５の実施形態と相違している。まず、フリー層１８上にトンネルバリア層１７−２が更に設けられ、トンネルバリア層１７−２上にピン層１６−２が更に設けられている。
【０１１７】
さらに、一方のトンネルバリア層１７−２は、例えば、Ｍｇ０，Ａｌ２Ｏ３等の絶縁膜により形成されているが、他方のトンネルバリア膜１７−１は、例えば、Ｃｕ，Ｒｕ等の導電膜により形成されている。
【０１１８】
これは、本例ではスピン電子の反射を利用して書き込み電流を低減しているところ、図示するようなピン層１６−１、１６―２のスピンの向きS16-1、S16-2であると、互いの磁気抵抗（ＭＲ）を打ち消す方向であるため、いずれか一方のトンネルバリア膜１７−１（スペーサ層）を導電膜とし、他方の磁気抵抗（ＭＲ）を消す必要があるからである。
【０１１９】
製造方法については、上記第１の実施形態と実質的に同様であるので、詳細な説明を省略する。
【０１２０】
この実施形態に係る半導体記憶装置およびその製造方法によれば、上記（１）乃至（４）に示した同様の効果が得られる。さらに、必要に応じて、このようなダブルジャンクション構成とすることが可能である。
【０１２１】
以上、第１乃至第６の実施形態、変形例１乃至３を用いて本発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１２２】
【図１】この発明の第１の実施形態に係る半導体記憶装置を示す断面図。
【図２】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図３】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図４】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図５】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図６】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図７】この発明の変形例１に係る半導体記憶装置を示す断面図。
【図８】この発明の変形例２に係る半導体記憶装置を示す断面図。
【図９】この発明の変形例３に係る半導体記憶装置を示す断面図。
【図１０】この発明の第２の実施形態に係る半導体記憶装置を示す断面図。
【図１１】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１２】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１３】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１４】この発明の第３の実施形態に係る半導体記憶装置を示す断面図。
【図１５】第３の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１６】第３の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１７】この発明の第４の実施形態に係る半導体記憶装置を示す斜視図。
【図１８】この発明の第５の実施形態に係る半導体記憶装置を示す断面図。
【図１９】この発明の第５の実施形態に係る半導体記憶装置を示す断面図。
【図２０】この発明の第６の実施形態に係る半導体記憶装置を示す断面図。
【図２１】この発明の第６の実施形態に係る半導体記憶装置を示す断面図。
【符号の説明】
【０１２３】
１１…半導体基板、１２…ゲート絶縁膜、１３…ゲート電極、Ｓ…ソース、Ｄ…ドレイン、ＳＣ…ソース線コンタクト、ＳＬ…ソース線、ＤＣ−１〜ＤＣ−５…ドレインコンタクト、１５…導電層、１６…ピン層、１７…トンネルバリア膜、１８…フリー層、２０−１〜２０−３…層間絶縁膜、２２−１、２２−２…保護絶縁膜、ＢＣ…ビット線コンタクト、ＢＬ…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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