(57)【要約】【課題】ＥＳＤ保護半導体装置において、装置面積の縮小化を図る。【解決手段】Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０と電源端子−ＧＮＤ端子間保護サイリスタ２０とにおいて、第１のＮＰＮトランジスタ２１を共有する。また、電源端子−ＧＮＤ端子間保護サイリスタ２０のアノードとなる不純物拡散層とＩ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０のアノードとなる不純物拡散層とを１つのウェル内に形成する。【選択図】図１
2007129163.tif 000002
【特許請求の範囲】
【請求項１】
保護回路を有する半導体装置であって、
前記保護回路は、
入出力端子にエミッタが接続される第１のＰＮＰトランジスタを有する入出力端子−ＧＮＤ端子間保護サイリスタと、
前記第１のＰＮＰトランジスタのベースにベースが接続され、電源端子にエミッタが接続される第２のＰＮＰトランジスタを有する電源端子−ＧＮＤ端子間保護サイリスタと、  前記第１のＰＮＰトランジスタのベース及び前記第２のＰＮＰトランジスタのベースにコレクタが接続され、ＧＮＤ端子にエミッタが接続され、前記第１のＰＮＰトランジスタのコレクタおよび前記第２のＰＮＰトランジスタのコレクタにベースが接続される第１のＮＰＮトランジスタとを備え、
前記第１のＮＰＮトランジスタは、前記入出力端子−ＧＮＤ端子間保護サイリスタおよび前記電源端子−ＧＮＤ端子間保護サイリスタによって共有されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
半導体領域と、前記半導体領域内に形成されたＰ型ウェルと、前記半導体領域内に形成されたＮ型ウェルと、前記Ｐ型ウェル内に形成された第１のＰ型不純物拡散層および第１のＮ型不純物拡散層と、前記Ｎ型ウェル内に形成された第２のＰ型不純物拡散層、第３のＰ型不純物拡散層および第２のＮ型不純物拡散層とを備え、
前記第１のＰＮＰトランジスタは前記第２のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型ウェルから構成され、
前記第２のＰＮＰトランジスタは、前記第３のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型ウェルから構成され、
前記第１のＮＰＮトランジスタは、前記第１のＮ型不純物拡散層、前記Ｐ型ウェルおよび前記第２のＮ型不純物拡散層を含む前記Ｎ型ウェルから構成されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第２のＰ型不純物拡散層をコレクタとし、前記第３のＰ型不純物拡散層をエミッタとし、前記Ｎ型ウェルをベースとする第３のＰＮＰトランジスタをさらに備える、半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
半導体領域と、前記半導体領域内に形成されたＮ型ウェルと、前記Ｎ型ウェル内に形成されたＰ型拡散領域と、前記Ｐ型拡散領域内に形成された第１のＰ型不純物拡散層および第１のＮ型不純物拡散層と、前記Ｎ型ウェル内に形成された第２のＰ型不純物拡散層、第３のＰ型不純物拡散層および第２のＮ型不純物拡散層とを備え、
前記第１のＰＮＰトランジスタは、前記第２のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型ウェルから構成され、
前記第２のＰＮＰトランジスタは、前記第３のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型ウェルから構成され、
前記第１のＮＰＮトランジスタは、前記第１のＮ型不純物拡散層、前記Ｐ型ウェルおよび前記第２のＮ型不純物拡散層を含む前記Ｎ型ウェルから構成されている、半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第２のＰ型不純物拡散層をコレクタとし、前記第３のＰ型不純物拡散層をエミッタとし、前記Ｎ型ウェルをベースとする第３のＰＮＰトランジスタをさらに備える、半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記第１のＰＮＰトランジスタのベースおよび前記第１のＮＰＮトランジスタのコレクタに接続されるトリガー素子をさらに有する、半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記入出力端子にエミッタが接続され、前記第１のＰＮＰトランジスタのコレクタにコレクタが接続され、前記第２のＰＮＰトランジスタのベースにベースが接続される第４のＰＮＰトランジスタと、
前記電源端子にエミッタが接続され、前記第４のＰＮＰトランジスタのコレクタにコレクタが接続され、前記第１のＮＰＮトランジスタのコレクタにベースが接続される第５のＰＮＰトランジスタとをさらに備える、半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
半導体領域と、前記半導体領域内に形成されたＰ型ウェルと、前記半導体領域内に形成されたＮ型ウェルと、前記Ｐ型ウェル内に形成された第１のＰ型不純物拡散層および第１のＮ型不純物拡散層と、前記Ｎ型ウェル内に形成された第２のＰ型不純物拡散層、第３のＰ型不純物拡散層および第４のＰ型不純物拡散層とを備え、
前記第１のＰＮＰトランジスタは、前記第２のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型ウェルから構成され、
前記第２のＰＮＰトランジスタは、前記第４のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型ウェルから構成され、
前記第１のＮＰＮトランジスタは、前記第１のＮ型不純物拡散層、前記Ｐ型ウェルおよび前記Ｎ型ウェルから構成され、
前記第４のＰＮＰトランジスタは、前記第２のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第３のＰ型不純物拡散層から構成され、
前記第５のＰＮＰトランジスタは、前記第３のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第４のＰ型不純物拡散層から構成される、半導体装置。
【請求項９】
請求項７に記載の半導体装置であって、
半導体領域と、前記半導体領域内に形成されたＮ型ウェルと、前記Ｎ型ウェル内に形成されたＰ型拡散領域と、前記Ｐ型拡散領域内に形成された第１のＰ型不純物拡散層および第１のＮ型不純物拡散層と、前記Ｎ型ウェル内に形成された第２のＰ型不純物拡散層、第３のＰ型不純物拡散層および第４のＰ型不純物拡散層とを備え、
前記第１のＰＮＰトランジスタは、前記第２のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型拡散領域から構成され、
前記第２のＰＮＰトランジスタは、前記第４の不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型拡散領域から構成され、
前記第１のＮＰＮトランジスタは、前記第１のＮ型不純物拡散層、前記Ｐ型ウェルおよび前記Ｎ型ウェルから構成され、
前記第４のＰＮＰトランジスタは、前記第２のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第３のＰ型不純物拡散層から構成され、
前記第５のＰＮＰトランジスタは、前記第３のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第４のＰ型不純物拡散層から構成される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＥＳＤ（Electro-Static Discharge)から内部回路における内部素子を保護するための保護回路を有する半導体装置に関し、特に、面積効率の高いＥＳＤ保護回路を有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の微細化に伴い、小面積でＥＳＤ電流の放電能力が高く、面積効率の高いＥＳＤ保護半導体装置が求められている。面積効率の高いＥＳＤ保護半導体装置として、サイリスタを用いる様々なＥＳＤ保護素子及びＥＳＤ保護回路が提案されている。
【０００３】
図７は、従来におけるＥＳＤ保護半導体装置の構成を示す回路図である。なお、図７に示す構成は、例えば非特許文献１に開示されている。図７に示すように、従来のＥＳＤ保護半導体装置では、Ｉ／Ｏ（In/Out）端子−ＧＮＤ端子間保護サイリスタ１１０および電源端子−ＧＮＤ端子間保護サイリスタ１２０のそれぞれに、Ｎ型ＭＩＳトランジスタであるトリガー素子１１３、１２３が設けられている。図７に示す構成では、トリガー素子１１３、１２３のブレークダウン電流を、サイリスタ１１０、１２０を構成するＰＮＰトランジスタ１１１、１２２のエミッタおよびベースに流すことによりＰＮＰトランジスタ１１１、１２２とＮＰＮトランジスタ１１２、１２１が動作状態に入り、サイリスタ１１０、１２０が動作する。
【０００４】
図８は、図７に示す回路を構成する半導体装置の構造を示す断面図である。図８に示すように、従来の半導体装置では、Ｐ型の半導体基板１３１内に、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１１０用のトリガー素子１１３、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１１０、電源端子−ＧＮＤ端子間保護サイリスタ１２０、電源端子−ＧＮＤ端子間保護サイリスタ１２０用のトリガー素子１２３が独立して配置している。
【０００５】
保護素子としてサイリスタを用いた場合、一般的に、Ｎ型ＭＩＳトランジスタまたはＰ型ＭＩＳトランジスタを保護素子として用いた場合よりも小さな面積で、ＥＳＤ保護回路を構成することが可能となる。
【非特許文献１】Markus P.J.Mergens et al.,IEEE.,2003,0-7803-7873-3
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の構成では、電源端子−ＧＮＤ端子間保護サイリスタ１２０を形成すると、ＥＳＤ保護半導体装置の面積が大きくなるという不具合が生じていた。
【０００７】
そこで、本発明では、ＥＳＤ保護半導体装置において、装置面積の縮小を図ることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１態様の半導体装置は、保護回路を有する半導体装置であって、前記保護回路は、入出力端子にエミッタが接続される第１のＰＮＰトランジスタを有する入出力端子−ＧＮＤ端子間保護サイリスタと、前記第１のＰＮＰトランジスタのベースにベースが接続され、電源端子にエミッタが接続される第２のＰＮＰトランジスタを有する電源端子−ＧＮＤ端子間保護サイリスタと、前記第１のＰＮＰトランジスタのベース及び前記第２のＰＮＰトランジスタのベースにコレクタが接続され、ＧＮＤ端子にエミッタが接続され、前記第１のＰＮＰトランジスタのコレクタおよび前記第２のＰＮＰトランジスタのコレクタにベースが接続される第１のＮＰＮトランジスタとを備え、前記第１のＮＰＮトランジスタは、前記入出力端子−ＧＮＤ端子間保護サイリスタおよび前記電源端子−ＧＮＤ端子間保護サイリスタによって共有されている。
【０００９】
本発明の第１態様の半導体装置によると、第１のＮＰＮトランジスタを入出力端子−ＧＮＤ端子間保護サイリスタおよび前記電源端子−ＧＮＤ端子間保護サイリスタによって共有しているため、装置面積を縮小することができ、チップの小型化を図ることができる。
【００１０】
本発明の第１態様の半導体装置において、半導体領域と、前記半導体領域内に形成されたＰ型ウェルと、前記半導体領域内に形成されたＮ型ウェルと、前記Ｐ型ウェル内に形成された第１のＰ型不純物拡散層および第１のＮ型不純物拡散層と、前記Ｎ型ウェル内に形成された第２のＰ型不純物拡散層、第３のＰ型不純物拡散層および第２のＮ型不純物拡散層とを備え、前記第１のＰＮＰトランジスタは前記第２のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型ウェルから構成され、前記第２のＰＮＰトランジスタは、前記第３のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型ウェルから構成され、前記第１のＮＰＮトランジスタは、前記第１のＮ型不純物拡散層、前記Ｐ型ウェルおよび前記第２のＮ型不純物拡散層を含む前記Ｎ型ウェルから構成されていてもよい。この場合には、１つのＮ型ウェル内に第２のＰ型不純物拡散層および第３のＰ型不純物拡散層を形成しているため、装置面積をさらに縮小することができる。
【００１１】
この場合に、前記第２のＰ型不純物拡散層をコレクタとし、前記第３のＰ型不純物拡散層をエミッタとし、前記Ｎ型ウェルをベースとする第３のＰＮＰトランジスタをさらに備えいてもよい。この場合には、第３のＰＮＰトランジスタのエミッタ−コレクタ間パンチスルー耐圧を内部回路におけるＰ型ＭＩＳトランジスタのゲート酸化膜の耐圧より小さな値に設定することにより、電源端子と入出力端子との間に保護機能を持たせることができる。
【００１２】
本発明の第１態様の半導体装置において、半導体領域と、前記半導体領域内に形成されたＮ型ウェルと、前記Ｎ型ウェル内に形成されたＰ型拡散領域と、前記Ｐ型拡散領域内に形成された第１のＰ型不純物拡散層および第１のＮ型不純物拡散層と、前記Ｎ型ウェル内に形成された第２のＰ型不純物拡散層、第３のＰ型不純物拡散層および第２のＮ型不純物拡散層とを備え、前記第１のＰＮＰトランジスタは、前記第２のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型ウェルから構成され、前記第２のＰＮＰトランジスタは、前記第３のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型ウェルから構成され、前記第１のＮＰＮトランジスタは、前記第１のＮ型不純物拡散層、前記Ｐ型ウェルおよび前記第２のＮ型不純物拡散層を含む前記Ｎ型ウェルから構成されていてもよい。この場合には、第３のＰＮＰトランジスタのエミッタ−コレクタ間パンチスルー耐圧を内部回路におけるＰ型ＭＩＳトランジスタのゲート酸化膜の耐圧より小さな値に設定することにより、電源端子と入出力端子との間に保護機能を持たせることができる。
【００１３】
本発明の第１態様の半導体装置において、前記第２のＰ型不純物拡散層をコレクタとし、前記第３のＰ型不純物拡散層をエミッタとし、前記Ｎ型ウェルをベースとする第３のＰＮＰトランジスタをさらに備えていてもよい。
【００１４】
本発明の第１態様の半導体装置において、前記第１のＰＮＰトランジスタのベースおよび前記第１のＮＰＮトランジスタのコレクタに接続されるトリガー素子をさらに有していてもよい。つまり、トリガー素子がサイリスタの外部に取り付けられていてもよい。
【００１５】
本発明の第１態様の半導体装置において、前記入出力端子にエミッタが接続され、前記第１のＰＮＰトランジスタのコレクタにコレクタが接続され、前記第２のＰＮＰトランジスタのベースにベースが接続される第４のＰＮＰトランジスタと、前記電源端子にエミッタが接続され、前記第４のＰＮＰトランジスタのコレクタにコレクタが接続され、前記第１のＮＰＮトランジスタのコレクタにベースが接続される第５のＰＮＰトランジスタとをさらに備えていてもよい。
【００１６】
本発明の第１態様の半導体装置においてトリガー素子がサイリスタの内部に取り付けられている場合には、半導体領域と、前記半導体領域内に形成されたＰ型ウェルと、前記半導体領域内に形成されたＮ型ウェルと、前記Ｐ型ウェル内に形成された第１のＰ型不純物拡散層および第１のＮ型不純物拡散層と、前記Ｎ型ウェル内に形成された第２のＰ型不純物拡散層、第３のＰ型不純物拡散層および第４のＰ型不純物拡散層とを備え、前記第１のＰＮＰトランジスタは、前記第２のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型ウェルから構成され、前記第２のＰＮＰトランジスタは、前記第４のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型ウェルから構成され、前記第１のＮＰＮトランジスタは、前記第１のＮ型不純物拡散層、前記Ｐ型ウェルおよび前記Ｎ型ウェルから構成され、前記第４のＰＮＰトランジスタは、前記第２のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第３のＰ型不純物拡散層から構成され、前記第５のＰＮＰトランジスタは、前記第３のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第４のＰ型不純物拡散層から構成されていてもよい。この場合には、サイリスタ層とトリガー素子とで不純物拡散層を共有させることにより、装置面積をさらに縮小することができる。
【００１７】
本発明の第１態様の半導体装置においてトリガー素子がサイリスタの内部に取り付けられている場合には、半導体領域と、前記半導体領域内に形成されたＮ型ウェルと、前記Ｎ型ウェル内に形成されたＰ型拡散領域と、前記Ｐ型拡散領域内に形成された第１のＰ型不純物拡散層および第１のＮ型不純物拡散層と、前記Ｎ型ウェル内に形成された第２のＰ型不純物拡散層、第３のＰ型不純物拡散層および第４のＰ型不純物拡散層とを備え、前記第１のＰＮＰトランジスタは、前記第２のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型拡散領域から構成され、前記第２のＰＮＰトランジスタは、前記第４の不純物拡散層、前記Ｎ型ウェルおよび前記第１のＰ型不純物拡散層を含む前記Ｐ型拡散領域から構成され、前記第１のＮＰＮトランジスタは、前記第１のＮ型不純物拡散層、前記Ｐ型ウェルおよび前記Ｎ型ウェルから構成され、前記第４のＰＮＰトランジスタは、前記第２のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第３のＰ型不純物拡散層から構成され、前記第５のＰＮＰトランジスタは、前記第３のＰ型不純物拡散層、前記Ｎ型ウェルおよび前記第４のＰ型不純物拡散層から構成されていてもよい。この場合には、サイリスタ層とトリガー素子とで不純物拡散層を共有させることにより、装置面積をさらに縮小することができる。
【発明の効果】
【００１８】
本発明に係るＥＳＤ保護半導体装置によると、電源端子−ＧＮＤ端子間保護サイリスタとＩ／Ｏ端子−ＧＮＤ端子間保護サイリスタとの２つのサイリスタを高い面積効率で配置することができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＥＳＤ保護半導体装置の構成を示す回路図である。図１に示すように、本実施形態のＥＳＤ保護半導体装置は、Ｉ／Ｏ端子−接地端子間保護サイリスタ１０と、電源端子−ＧＮＤ端子間保護サイリスタ２０と、第３のＰＮＰトランジスタ４と、電源端子１と、Ｉ／Ｏ端子２と、ＧＮＤ端子３とを有している。そして、Ｉ／Ｏ端子２は、内部回路３０における内部素子である例えばＰ型ＭＩＳトランジスタ３９のゲートに接続されている。
【００２０】
電源端子−ＧＮＤ端子間保護サイリスタ２０は、第１のＮＰＮトランジスタ２１と、第２のＰＮＰトランジスタ２２とを有している。第１のＮＰＮトランジスタ２１のエミッタはＧＮＤ端子３に接続されて接地されている。第２のＰＮＰトランジスタ２２のエミッタは電源端子１に接続され、コレクタは第１のＮＰＮトランジスタ２１のベースに接続され、ベースは第１のＮＰＮトランジスタ２１のコレクタに接続されている。
【００２１】
一方、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０は、第１のＰＮＰトランジスタ１１と、第１のＮＰＮトランジスタ２１とを有している。第１のＰＮＰトランジスタ１１のエミッタはＩ／Ｏ端子２に接続され、コレクタは、第１のＮＰＮトランジスタ２１のベースに接続され、ベースは、第１のＮＰＮトランジスタ２１のコレクタに接続されている。
【００２２】
電源端子−ＧＮＤ端子間保護サイリスタ２０およびＩ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０では、第１のＮＰＮトランジスタ２１を共有している。
【００２３】
第３のＰＮＰトランジスタ４のエミッタは電源端子１に接続され、コレクタはＩ／Ｏ端子２に接続され、ベースは第１のＮＰＮトランジスタ２１のコレクタに接続されている。この第３のＰＮＰトランジスタ４は電源端子１とＩ／Ｏ端子２との間に形成される。第３のＰＮＰトランジスタ４のエミッタ−コレクタ間パンチスルー耐圧を内部回路３０におけるＰ型ＭＩＳトランジスタ３９のゲート酸化膜の耐圧より小さな値に設定することにより、電源端子１とＩ／Ｏ端子２との間に保護機能を持たせることができる。
【００２４】
なお、図示は省略するが、各トランジスタの間には、寄生抵抗や故意に設けた抵抗が介在していてもよい。
【００２５】
第１のＮＰＮトランジスタ２１のコレクタ、第３のＰＮＰトランジスタ４のベース、第１のＰＮＰトランジスタ１１のベースおよび、第２のＰＮＰトランジスタ２２のベースは、トリガー素子５の一端に接続されている。トリガー素子５の他端はＧＮＤ端子３に接続されている。
【００２６】
図２は、図１に示す回路を実現する半導体装置の構造を示す断面図である。図２に示すように、本実施形態のＥＳＤ保護半導体装置では、Ｐ型の半導体基板３１内に、半導体基板３１よりもＰ型不純物濃度の高いＰ型ウェル３２と、Ｎ型ウェル３３とが配置している。Ｐ型ウェル３２内には、Ｐ型ウェル３２内よりもＰ型不純物濃度の高いＰ型の不純物拡散層３４とＮ型の不純物拡散層３５とがＰ型ウェル３２を挟んで形成されている。
【００２７】
そして、Ｎ型ウェル３３内には、Ｐ型の不純物拡散層３６とＰ型の不純物拡散層３７とがＮ型ウェル３３を挟んで互いに離間して配置されており、Ｐ型の不純物拡散層３７とＮ型の不純物拡散層３８とが対向する位置にＮ型ウェル３３を挟んで形成されている。
【００２８】
Ｎ型の不純物拡散層３５にはＧＮＤ端子３が接続され、Ｐ型の不純物拡散層３６にはＩ／Ｏ端子２が接続され、Ｐ型の不純物拡散層３７には電源端子１が接続されている。Ｎ型の不純物拡散層３８にはトリガー素子５の一端が接続されている。トリガー素子５としては、ＰＮＰトランジスタ、Ｎ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタまたはツェナーダイオード等を用いることができる。また、トリガー素子５のかわりに、複数の素子から構成されるトリガー回路を用いてもよい。なお、トリガー素子５の他端はＧＮＤ端子３に接続されている。
【００２９】
Ｎ型の不純物拡散層３５、Ｐ型ウェル３２およびＮ型の不純物拡散層３８（またはＮ型ウェル３３）は、Ｎ型の不純物拡散層３５をエミッタ、Ｐ型ウェル３２をベース、Ｎ型の不純物拡散層３８（またはＮ型ウェル３３）をコレクタとする第１のＮＰＮトランジスタ２１を構成している。一方、Ｐ型の不純物拡散層３６、Ｎ型ウェル３３およびＰ型の不純物拡散層３４（またはＰ型ウェル３２）は、Ｐ型の不純物拡散層３６をエミッタ、Ｎ型ウェル３３をベース、Ｐ型の不純物拡散層３４（またはＰ型ウェル３２）をコレクタとする第１のＰＮＰトランジスタ１１を構成している。また、Ｐ型の不純物拡散層３７、Ｎ型ウェル３３およびＰ型の不純物拡散層３４（またはＰ型ウェル３２）は、Ｐ型の不純物拡散層３７をエミッタ、Ｎ型ウェル３３をベース、Ｐ型の不純物拡散層３４（またはＰ型ウェル３２）をコレクタとする第２のＰＮＰトランジスタ２２を構成している。また、Ｐ型の不純物拡散層３６、Ｎ型ウェル３３およびＰ型の不純物拡散層３７は、Ｐ型の不純物拡散層３７をエミッタ、Ｎ型ウェル３３をベース、Ｐ型の不純物拡散層３６をコレクタとする第３のＰＮＰトランジスタ４を構成している。
【００３０】
なお、Ｉ／Ｏ端子−ＧＮＤ間保護サイリスタ１０は、Ｐ型の不純物拡散層３６、Ｎ型ウェル３３、Ｐ型ウェル３２及びＮ型の不純物拡散層３５からなり、Ｐ型の不純物拡散層３６をアノードとし、Ｎ型の不純物拡散層３５をカソードとするサイリスタである。一方、電源端子−ＧＮＤ端子間保護サイリスタ２０は、Ｐ型の不純物拡散層３７、Ｎ型ウェル３３、Ｐ型ウェル３２及びＮ型の不純物拡散層３５からなり、Ｐ型の不純物拡散層３７をアノードとし、Ｎ型の不純物拡散層３５をカソードとするサイリスタである。
【００３１】
なお、本実施形態において、Ｎ型ウェル３３はフローティング電位にすることが好ましい。これは、集積回路の実使用時の電源立ち上げ後に、保護サイリスタがＯＮ状態になり電流を流し続けないようにするためである。その理由は、以下の通りである。
【００３２】
すなわち、電源立ち上げ時に、Ｉ／Ｏ端子２の電圧が電源端子１の電圧よりも早く立ち上がる場合には、Ｉ／Ｏ端子２に接続されたＰ型の不純物拡散層３６およびＮ型ウェル３３のＰＮ接合を介して電流を流そうとする。この時、Ｎ型のウェル３３が、配線、素子または回路などを介して電源端子１と接続されていると、第１のＰＮＰトランジスタ１１のエミッタ−ベース電流が電源端子１から内部回路３０を経由してＧＮＤ端子３に流れ込むことになる。したがって、第１のＰＮＰトランジスタ１１が動作状態に入り、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０が動作状態になる。このとき、Ｉ／Ｏ端子−ＧＮＤ間保護サイリスタ１０を構成する第１のＮＰＮトランジスタ２１が、電源端子−ＧＮＤ端子間保護サイリスタ２０を動作状態にする。従って電源立ち上げ後に、電源端子−ＧＮＤ端子間保護サイリスタ２０がＯＮ状態で電流を流し続けるという不具合が生ずることになるのである。
【００３３】
次に、本実施形態の半導体装置の動作を説明する。まず、ＧＮＤ端子３を接地してＩ／Ｏ端子２に正のＥＳＤストレスを与えた場合の動作について図１および図２を参照しながら説明する。この場合にサイリスタが動作状態になる電圧（以下では、トリガー電圧と称する）は、トリガー素子５によって決定される。トリガー素子５としてＭＩＳ型の集積回路を用いた場合には、トリガー電圧をゲート絶縁膜の耐圧以下の値に設定する。ここでは、ゲート絶縁膜耐圧が８Ｖであって、トリガー電圧を６Ｖに設定した場合を例にする。
【００３４】
Ｉ／Ｏ端子２に流れ込んだ正のＥＳＤ電流は、Ｐ型の不純物拡散層３６（第１のＰＮＰトランジスタ１１のエミッタ）からＮ型の不純物拡散層３８（第１のＰＮＰトランジスタ１１のベース）に流れ、トリガー素子５に流れ込む。
【００３５】
トリガー素子５の電圧がトリガー電圧である６Ｖに達すると、Ｉ／Ｏ端子２から入ったＥＳＤ電流はＮ型の不純物拡散層３８から流れ出し、トリガー素子５を経由してＧＮＤ端子３に流れ込む。この電流は、第１のＰＮＰトランジスタ１１のエミッタ−ベース電流であるため、第１のＰＮＰトランジスタ１１は動作状態となり、コレクタ電流を流す。すなわち、Ｐ型不純物領域３６から入った電流は、Ｎ型ウェル３３、Ｐ型ウェル３２の経路も流れるようになる。Ｐ型ウェル３２に入った電流は、Ｎ型不純物領域３５に入り、ＧＮＤ端子に流れ込む。すなわち、第１のＰＮＰトランジスタ１１のコレクタ電流は第１のＮＰＮトランジスタ２１のベース−エミッタ電流となるため、第１のＮＰＮトランジスタ２１が動作する。
【００３６】
以上の動作により、第１のＰＮＰトランジスタ１１および第１のＮＰＮトランジスタ２１からなるＩ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０が動作し、Ｉ／Ｏ端子２に入ったＥＳＤ電流をＧＮＤ端子３に排出させる。
【００３７】
次に、ＧＮＤ端子３を接地して電源端子１に正のＥＳＤストレスを与えた場合の動作について図１および図２を参照しながら説明する。ここでは、トリガー電圧は６Ｖに設定した場合を例とする。
【００３８】
電源端子１に流れこんだ正のＥＳＤ電流は、電源端子１に接続されているＰ型の不純物拡散層（第２のＰＮＰトランジスタ２２のエミッタ）３７からＮ型ウェル３３（第２のＰＮＰトランジスタ２２のベース）およびＮ型の不純物拡散層３８（第２のＰＮＰトランジスタ２２のベース）に流れ、トリガー素子５に流れ込む。
【００３９】
トリガー素子５の電圧がトリガー電圧である６Ｖに達すると、Ｉ／Ｏ端子２から入ったＥＳＤ電流はＮ型の不純物拡散層３８から流れ出し、トリガー素子５を経由してＧＮＤ端子３に流れ込む。この電流は、第２のＰＮＰトランジスタ２２のエミッタ−ベース電流であるため、第２のＰＮＰトランジスタ２２は動作状態となり、コレクタ電流を流す。すなわち、Ｐ型不純物領域３７から入った電流は、Ｎ型ウェル３３、Ｐ型ウェル３２の経路も流れるようになる。Ｐ型ウェル３２に入った電流は、Ｎ型不純物領域３５に入り、ＧＮＤ端子３に流れ込む。すなわち、第２のＰＮＰトランジスタ２２のコレクタ電流は第１のＮＰＮトランジスタ２１のベース−エミッタ電流となるため、第１のＮＰＮトランジスタ２１が動作する。
【００４０】
以上の動作により、第２のＰＮＰトランジスタ２２および第１のＮＰＮトランジスタ２１から構成される電源端子−ＧＮＤ端子間保護サイリスタ２０が動作し、電源端子１に入ったＥＳＤ電流をＧＮＤ端子３に排出する。
【００４１】
本実施形態では、第１のＮＰＮトランジスタ２１を、電源端子−ＧＮＤ端子間保護サイリスタ２０とＩ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０とで共用している。これにより、従来のように各サイリスタにＮＰＮトランジスタを形成していた場合と比較して、装置面積を縮小することができる。
【００４２】
さらに、電源端子−ＧＮＤ端子間保護サイリスタ２０のアノードであるＰ型の不純物拡散層３７と、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０のアノードであるＰ型の不純物拡散層３６とを、１つのＮ型ウェル３３の中に形成している。これにより、従来のようにＰ型の不純物拡散層を別々のＮ型ウェル内に形成していた場合と比較して、装置面積を縮小することができる。以上のように、本実施形態では、装置面積の縮小によりチップの小型化を図ることができる。
【００４３】
また、トリガー素子を各サイリスタの外部に形成している。これにより、トリガー素子としてＭＩＳ型トランジスタ以外のトランジスタを用いることができるため、選択の幅を拡げることができる。
【００４４】
（第２の実施形態）
以下では、本発明の第２の実施形態に係るＥＳＤ保護半導体装置の構成について、図面を参照しながら説明する。本実施形態のＥＳＤ保護半導体装置は、第１の実施形態のＥＳＤ保護半導体装置と同様の回路構成を有するが、半導体基板上におけるレイアウトが異なる。図３は、第２の実施形態に係る半導体装置の構造を示す断面図である。図３に示すように、本実施形態のＥＳＤ保護半導体装置では、Ｐ型の半導体基板４１内にＮ型ウェル４２が形成されている。Ｎ型ウェル４２内にはＰ型拡散領域４３が形成され、Ｐ型拡散領域４３内には、Ｐ型の不純物拡散層４４とＮ型の不純物拡散層４５とがＰ型拡散領域４３を挟んで形成されている。
【００４５】
一方、Ｎ型ウェル４２内のうちＰ型拡散領域４３と対抗する位置には、Ｐ型の不純物拡散層４６がＮ型ウェル４２を挟んで形成されている。Ｎ型ウェル４２内のうちＰ型の不純物拡散層４６と対抗する位置には、Ｐ型の不純物拡散層４７がＮ型ウェル４２を挟んで形成されている。Ｎ型ウェル４２内のうちＰ型の不純物拡散層４７と対向する位置には、Ｎ型の不純物拡散層４８がＮ型ウェル４２を挟んで形成されている。
【００４６】
Ｐ型の不純物拡散層４６はＩ／Ｏ端子２に接続され、Ｐ型の不純物拡散層４７は電源端子１に接続され、Ｎ型の不純物拡散層４５はＧＮＤ端子３に接続されている。Ｎ型の不純物拡散層４８はトリガー素子５の一端に接続されている。
【００４７】
Ｎ型の不純物拡散層４５、Ｐ型拡散領域４３およびＮ型ウェル４２（またはＮ型の不純物拡散層４８）は、Ｎ型の不純物拡散層４５をエミッタ、Ｐ型拡散領域４３をベース、Ｎ型ウェル４２（またはＮ型の不純物拡散層４８）をコレクタとする第１のＮＰＮトランジスタ２１を構成している。一方、Ｐ型の不純物拡散層４６、Ｎ型ウェル４２およびＰ型拡散領域４３（またはＰ型不純物拡散層４４）は、Ｐ型の不純物拡散層４６をエミッタ、Ｎ型ウェル４２をベース、Ｐ型拡散領域４３（またはＰ型不純物拡散層４４）をコレクタとする第１のＰＮＰトランジスタ１１を構成している。また、Ｐ型の不純物拡散層４７、Ｎ型ウェル４２およびＰ型ウェル４３（またはＰ型の不純物拡散層４４）は、Ｐ型の不純物拡散層４７をエミッタ、Ｎ型ウェル４２をベース、Ｐ型ウェル４３（またはＰ型の不純物拡散層４４）をコレクタとする第２のＰＮＰトランジスタ２２を構成している。また、Ｐ型の不純物拡散層４６、Ｎ型ウェル４２およびＰ型の不純物拡散層４７は、Ｐ型の不純物拡散層４７をエミッタ、Ｎ型ウェル４２をベース、Ｐ型の不純物拡散層４６をコレクタとする第３のＰＮＰトランジスタ４を構成している。
【００４８】
なお、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０は、Ｐ型の不純物拡散層４６、Ｎ型ウェル４２、Ｐ型拡散領域４３及びＮ型の不純物拡散層４５からなり、Ｐ型の不純物拡散層４６をアノードとし、Ｎ型の不純物拡散層４５をカソードとするサイリスタである。一方、電源端子−ＧＮＤ端子間保護サイリスタ２０は、Ｐ型の不純物拡散層４７、Ｎ型ウェル４２、Ｐ型拡散領域４３及びＮ型の不純物拡散層４５からなり、Ｐ型の不純物拡散層４７をアノードとし、Ｎ型の不純物拡散層４５をカソードとするサイリスタである。
【００４９】
なお、本実施形態において、Ｎ型ウェル４２はフローティング電位にすることが好ましい。これは、集積回路の実使用時の電源立ち上げ後に、保護サイリスタがＯＮ状態になり電流を流し続けないようにするためである。その理由は、以下の通りである。
【００５０】
すなわち、電源立ち上げ時に、Ｉ／Ｏ端子２の電圧が電源端子１の電圧よりも早く立ち上がる場合には、Ｉ／Ｏ端子２に接続されたＰ型の不純物拡散層４６およびＮ型ウェル４２のＰＮ接合を介して電流を流そうとする。この時、Ｎ型ウェル４２が、配線、素子または回路などを介して電源端子１と接続されていると、第１のＰＮＰトランジスタ１１のエミッタ−ベース電流が電源端子１から内部回路３０を経由してＧＮＤ端子３に流れ込むことになる。したがって、第１のＰＮＰトランジスタ１１が動作状態に入り、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０が動作状態になる。このとき、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０を構成する第１のＮＰＮトランジスタ２１が、電源端子−ＧＮＤ端子間保護サイリスタ２０を動作状態にする。従って、電源立ち上げ後に、電源端子−ＧＮＤ端子間保護サイリスタ２０がＯＮ状態で電流を流し続けるという不具合が生ずることになるのである。
【００５１】
次に、本実施形態の半導体装置の動作を説明する。まず、ＧＮＤ端子３を接地してＩ／Ｏ端子２に正のＥＳＤストレスを与えた場合の動作について図１および図３を参照しながら説明する。この場合にサイリスタが動作状態になる電圧（以下では、トリガー電圧と称する）は、トリガー素子５によって決定される。トリガー素子５としてＭＩＳ型の集積回路を用いた場合には、トリガー電圧をゲート絶縁膜の耐圧以下の値に設定する。ここでは、ゲート絶縁膜耐圧が８Ｖであって、トリガー電圧を６Ｖに設定した場合を例にする。
【００５２】
Ｉ／Ｏ端子に流れ込んだ正のＥＳＤ電流は、Ｐ型の不純物拡散層（第１のＰＮＰトランジスタ１１のエミッタ）４６からＮ型ウェル（第１のＰＮＰトランジスタ１１のベース）４２およびＮ型の不純物拡散層（第１のＰＮＰトランジスタ１１のベース）４８に流れ、トリガー素子５に流れ込む。
【００５３】
トリガー素子５の電圧がトリガー電圧である６Ｖに達すると、Ｉ／Ｏ端子２から入ったＥＳＤ電流はＮ型の不純物拡散層４８から流れ出し、トリガー素子５を経由してＧＮＤ端子３に流れる。この電流は、第１のＰＮＰトランジスタ１１のエミッタ−ベース電流であるため、第１のＰＮＰトランジスタ１１は動作状態となり、コレクタ電流を流す。すなわち、Ｐ型の不純物拡散層４６から入った電流は、Ｎ型ウェル４２、Ｐ型拡散領域４３の経路も流れるようになる。Ｐ型拡散領域４３に入った電流は、Ｎ型の不純物拡散層４５に入り、ＧＮＤ端子３に流れ込む。すなわち、第１のＰＮＰトランジスタ１１のコレクタ電流は第１のＮＰＮトランジスタ２１のベース−エミッタ電流となるため、第１のＮＰＮトランジスタ２１が動作する。
【００５４】
以上の動作により、第１のＰＮＰトランジスタ１１および第１のＮＰＮトランジスタ２１からなるＩ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０が動作し、Ｉ／Ｏ端子２に入ったＥＳＤ電流をＧＮＤ端子３に排出させる。
【００５５】
次に、ＧＮＤ端子３を接地して電源端子１に正のＥＳＤストレスを与えた場合の動作について図１および図３を参照しながら説明する。ここでは、トリガー電圧は６Ｖに設定した場合を例とする。
【００５６】
電源端子１に流れこんだ正のＥＳＤ電流は、電源端子１に接続されているＰ型の不純物拡散層４７（第２のＰＮＰトランジスタ２２のエミッタ）からＮ型ウェル４２（第２のＰＮＰトランジスタ２２のベース）およびＮ型の不純物拡散層４８（第２のＰＮＰトランジスタ２２のコレクタ）に流れ、トリガー素子５に流れ込む。
【００５７】
トリガー素子５がトリガー電圧である６Ｖに達すると、電源端子１から入ったＥＳＤ電流はＮ型の不純物拡散層４８から流れ出し、トリガー素子５を経由してＧＮＤ端子３に流れる。この電流は、第２のＰＮＰトランジスタ２２のエミッタ−ベース電流であるため、第２のＰＮＰトランジスタ２２は動作状態となり、コレクタ電流を流す。すなわち、Ｐ型の不純物拡散層４７から入った電流は、Ｎ型ウェル４２、Ｐ型拡散領域４３の経路も流れるようになる。Ｐ型拡散領域４３に入った電流は、Ｎ型の不純物拡散層４５に入り、ＧＮＤ端子３に流れ込む。すなわち、第２のＰＮＰトランジスタ２２のコレクタ電流は第１のＮＰＮトランジスタ２１のベース−エミッタ電流となるため、第１のＮＰＮトランジスタ２１が動作する。
【００５８】
以上の動作により、第１のＰＮＰトランジスタ１１および第１のＮＰＮトランジスタ２１から構成される電源端子−ＧＮＤ端子間保護サイリスタ２０が動作し、電源端子１に入ったＥＳＤ電流をＧＮＤ端子３に排出する。
【００５９】
本実施形態では、Ｐ型拡散領域４３をＮ型ウェル４２内に形成している為、サイリスタを構成する第１のＮＰＮトランジスタ２１が、所謂、縦型動作をする（コレクタ−エミッタ間電流の深さ方向成分が大きくなる）為、電流利得（増幅率）（β）を大きな値にすることができる。このように、電流利得（β）を大きな値にすることで、サイリスタのオン抵抗が下がり、サイリスタ面積の縮小が可能となる。
【００６０】
特に、ＢｉＣＭＩＳプロセスにおいては、ＮＰＮベース専用のＰ型不純物拡散層を設ける場合がある。このＮＰＮベース専用のＰ型不純物拡散層をＰ型拡散領域４３に適用すると、より小さい面積のサイリスタ保護素子を実現できる。
【００６１】
又、第１のＮＰＮトランジスタ２１を電源端子−ＧＮＤ端子間保護サイリスタ２０と、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０とで共用している。これにより、従来のように各サイリスタにＮＰＮトランジスタを形成していた場合と比較して、装置面積を縮小することができる。
【００６２】
さらに、電源端子−ＧＮＤ端子間保護サイリスタ２０のアノードであるＰ型の不純物拡散層４６と、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０のアノードであるＰ型の不純物拡散層４５とを、１つのＮ型ウェル４２の中に形成している。これにより、従来のようにＰ型の不純物拡散層を別々のＮ型ウェル内に形成していた場合と比較して、装置面積を縮小することができる。以上のように、本実施形態では、装置面積の縮小によりチップの小型化を図ることができる。
【００６３】
また、トリガー素子を各サイリスタの外部に形成している。これにより、トリガー素子としてＭＩＳ型トランジスタ以外のトランジスタを用いることができるため、選択の幅を拡げることができる。
【００６４】
（第３の実施形態）
図４は、本発明の第３の実施形態に係るＥＳＤ保護半導体装置の構成を示す回路図である。図４に示すように、本実施形態のＥＳＤ保護半導体装置は、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０と、電源端子−ＧＮＤ端子間保護サイリスタ２０と、第３のＰＮＰトランジスタ４と、第４のＰＮＰトランジスタ１４と、電源端子１と、Ｉ／Ｏ端子２と、ＧＮＤ端子３とを有している。そして、Ｉ／Ｏ端子２は、内部回路３０における内部素子である例えばＰ型ＭＩＳトランジスタ３９のゲートに接続されている。
【００６５】
電源端子−ＧＮＤ端子間保護サイリスタ２０は、第１のＮＰＮトランジスタ２１と、第２のＰＮＰトランジスタ２２とを有している。第１のＮＰＮトランジスタ２１のエミッタはＧＮＤ端子３に接続されて接地されている。第２のＰＮＰトランジスタ２２のエミッタは電源端子１に接続され、コレクタは第１のＮＰＮトランジスタ２１のベースに接続され、ベースは第１のＮＰＮトランジスタ２１のコレクタに接続されている。
【００６６】
一方、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０は、第１のＰＮＰトランジスタ１１と、第１のＮＰＮトランジスタ２１とを有している。第１のＰＮＰトランジスタ１１のエミッタはＩ／Ｏ端子２に接続され、コレクタは第１のＮＰＮトランジスタ２１のベースに接続され、ベースは第１のＮＰＮトランジスタ２１のコレクタに接続されている。
【００６７】
電源端子−ＧＮＤ端子間保護サイリスタ２０およびＩ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０では、第１のＮＰＮトランジスタ２１を共有している。
【００６８】
第３のＰＮＰトランジスタ４のコレクタはＩ／Ｏ端子２に接続され、エミッタは電源端子１に接続され、ベースは第１のＮＰＮトランジスタ２１のコレクタに接続されている。
【００６９】
さらに、トリガー素子として第４のＰＮＰトランジスタ１４および第５のＰＮＰトランジスタ２４を有している。第４のＰＮＰトランジスタ１４のエミッタはＩ／Ｏ端子２に接続され、コレクタは第１のＮＰＮトランジスタ２１のベースに接続され、ベースは第１のＮＰＮトランジスタ２１のコレクタに接続されている。第５のＰＮＰトランジスタ２４のエミッタは電源端子１に接続され、コレクタは第１のＮＰＮトランジスタ２１のベースに接続され、ベースは第１のＮＰＮトランジスタ２１のコレクタに接続されている。
【００７０】
図５は、図４に示す回路を実現する半導体装置の構造を示す断面図である。図５に示すように、本実施形態のＥＳＤ保護半導体装置では、Ｐ型の半導体基板５１内に、半導体基板５１よりもＰ型不純物濃度の高いＰ型ウェル５２と、Ｎ型ウェル５３とを配置している。Ｐ型ウェル５２内には、Ｐ型ウェル５２内よりもＰ型不純物濃度の高いＰ型の不純物拡散層５４と、Ｎ型の不純物拡散層５５とがＰ型ウェル５２を挟んで形成されている。
【００７１】
そして、Ｎ型ウェル５３内には、Ｐ型の不純物拡散層５６、５７、５８が、それぞれＮ型ウェル５３を挟んで互いに離間して形成されている。
【００７２】
Ｎ型の不純物拡散層５５にはＧＮＤ端子３が接続され、Ｐ型の不純物拡散層５６にはＩ／Ｏ端子２が接続され、Ｐ型の不純物拡散層５８には電源端子１が接続されている。Ｐ型の不純物拡散層５４、５７には、抵抗または容量６が接続されている。
【００７３】
Ｎ型の不純物拡散層５５、Ｐ型ウェル５２およびＮ型ウェル５３は、Ｎ型の不純物拡散層５５をエミッタ、Ｐ型ウェル５２をベース、Ｎ型ウェル５３をコレクタとする第１のＮＰＮトランジスタ２１を構成している。一方、Ｐ型の不純物拡散層５６、Ｎ型ウェル５３およびＰ型ウェル５２（またはＰ型不純物拡散層５４）は、Ｐ型の不純物拡散層５６をエミッタ、Ｎ型ウェル５３をベース、Ｐ型ウェル５２（またはＰ型不純物拡散層５４）をコレクタとする第１のＰＮＰトランジスタ１１を構成している。また、Ｐ型の不純物拡散層５８、Ｎ型ウェル５３およびＰ型ウェル５２（またはＰ型不純物拡散層５４）は、Ｐ型の不純物拡散層５８をエミッタ、Ｎ型ウェル５３をベース、Ｐ型ウェル５２（またはＰ型不純物拡散層５４）をコレクタとする第２のＰＮＰトランジスタ２２を構成している。また、Ｐ型の不純物拡散層５６、Ｎ型ウェル５３およびＰ型の不純物拡散層５７は、Ｐ型の不純物拡散層５６をエミッタ、Ｎ型ウェル５３をベース、Ｐ型の不純物拡散層５７をコレクタとする第４のＰＮＰトランジスタ１４を構成している。また、Ｐ型の不純物拡散層５７、Ｎ型ウェル５３およびＰ型の不純物拡散層５８は、Ｐ型の不純物拡散層５をエミッタ、Ｎ型ウェル５３をベース、Ｐ型の不純物拡散層５７をコレクタとする第５のＰＮＰトランジスタ２４を構成している。
【００７４】
なお、Ｐ型の不純物拡散層５６、５８およびＮ型ウェル５３は、Ｐ型の不純物拡散層５８をエミッタ、Ｎ型ウェル５３をベース、Ｐ型の不純物拡散層５６をコレクタとする第３のＰＮＰトランジスタ４（図４に示す）を構成している。しかしながら、図５においては第３のＰＮＰトランジスタ４の回路記号の図示を省略する。
【００７５】
なお、Ｉ／Ｏ端子−ＧＮＤ間保護サイリスタ１０は、Ｐ型の不純物拡散層５６、Ｎ型ウェル５３、Ｐ型ウェル５２及びＮ型の不純物拡散層５５からなり、Ｐ型の不純物拡散層５６をアノードとし、Ｎ型の不純物拡散層５５をカソードとするサイリスタである。一方、電源端子−ＧＮＤ端子間保護サイリスタ２０は、Ｐ型の不純物拡散層５８、Ｎ型ウェル５３、Ｐ型ウェル５２及びＮ型の不純物拡散層５５からなり、Ｐ型の不純物拡散層５８をアノードとし、Ｎ型の不純物拡散層５５をカソードとするサイリスタである。
【００７６】
次に、第３の実施形態における半導体装置の動作を説明する。まず、ＧＮＤ端子３を接地してＩ／Ｏ端子２に正のＥＳＤストレスを与えた場合の動作について図４および図５を参照しながら説明する。この場合にサイリスタが動作状態になる電圧（以下トリガー電圧と称する）は、Ｉ／Ｏ端子２に接続されるＰ型の不純物拡散層５６（第４のＰＮＰトランジスタ１４のコレクタ）と、トリガー端子であるＰ型の不純物拡散層５７（第４のＰＮＰトランジスタ１４のコレクタであって、かつ、第５のＰＮＰトランジスタ２４のコレクタ）との間のパンチスルー耐圧で決定される。ＭＩＳ型集積回路の場合、通常、トリガー電圧はゲート酸化膜耐圧以下に設定する。ここでは、ゲート酸化膜耐圧が８Ｖであって、トリガー電圧を６Ｖに設定した場合を例にする。
【００７７】
Ｉ／Ｏ端子２に正のＥＳＤ電流が流れ込み、Ｉ／Ｏ端子２の電圧が、トリガー電圧である６Ｖに達すると、Ｉ／Ｏ端子２から入ったＥＳＤ電流は、Ｐ型の不純物拡散層（トリガー電極）５７から流れ出し、配線７を経由してＰ型の不純物拡散層（第１のＮＰＮトランジスタ２１のベース）５４およびＮ型の不純物拡散層５５に入り、第１のＮＰＮトランジスタ２１を動作させる。
【００７８】
第１のＮＰＮトランジスタ２１が動作すると、第１のＰＮＰトランジスタ１１のエミッタ（Ｉ／Ｏ端子２）およびベースから第１のＮＰＮトランジスタ２１のコレクタに電流が流れ込み、第１のＰＮＰトランジスタ１１が動作する。以上の動作により、第１のＰＮＰトランジスタ１１および第１のＮＰＮトランジスタ２１からなるＩ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０が動作し、Ｉ／Ｏ端子２に入ったＥＳＤ電流をＧＮＤ端子３に排出させる。
【００７９】
次に、ＧＮＤ端子３を接地して電源端子１に正のＥＳＤストレスを与えた場合の動作について図４および図５を参照しながら説明する。この場合のトリガー電圧は、電源端子１に接続されるＰ型の不純物拡散層５８（第５のＰＮＰトランジスタ２４のエミッタ）と、トリガー端子であるＰ型の不純物拡散層５７（第４のＰＮＰトランジスタ１４のコレクタであって、かつ、第５のＰＮＰトランジスタ２４のコレクタ）との間のパンチスルー耐圧で決定される。ここでは、パンチスルー耐圧を６Ｖに設定した場合を例とする。
【００８０】
電源端子１に正のＥＳＤ電流が流れ込み、電源端子１の電圧が、トリガー電圧である６Ｖに達すると、電源端子１から入ったＥＳＤ電流は、Ｐ型の不純物拡散層（トリガー電極）５７から流れ出し、配線７を経由してＰ型の不純物拡散層５４（第１のＮＰＮトランジスタ２１のベース）およびＮ型の不純物拡散層５５（第１のＮＰＮトランジスタ２１のエミッタ）に入り第１のＮＰＮトランジスタ２１を動作させる。
【００８１】
第１のＮＰＮトランジスタ２１が動作すると、第５のＰＮＰトランジスタ２４のエミッタ（電源端子１）およびベースから、第１のＮＰＮトランジスタ２１のコレクタに電流が流れ込み第５のＰＮＰトランジスタ２４が動作する。したがって、第５のＰＮＰトランジスタ２４および第１のＮＰＮトランジスタ２１から構成される電源端子−ＧＮＤ端子間保護サイリスタ２０が動作し、電源端子１に入ったＥＳＤ電流をＧＮＤ端子３に排出させる。
【００８２】
なお、本実施形態において、Ｎ型ウェル５３はフローティング電位にすることが好ましい。これは、集積回路の実使用時の電源立ち上げ後に、保護サイリスタがＯＮ状態になり電流を流し続けないようにするためである。この理由を以下に説明する。
【００８３】
すなわち、電源立ち上げ時に、Ｉ／Ｏ端子２の電圧が電源端子１の電圧よりも早く立ち上がる場合には、Ｉ／Ｏ端子２に接続されたＰ型の不純物拡散層５６およびＮ型ウェル５３のＰＮ接合を介して電流を流そうとする。この時、Ｎ型のウェル５３が、配線、素子または回路などを介して電源端子１と接続されていると、第１のＰＮＰトランジスタ１１のエミッタ−ベース電流が電源端子１から内部回路を経由してＧＮＤ端子３に流れ込むことになる。したがって、第１のＰＮＰトランジスタ１１が動作状態に入り、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０が動作状態になる。このとき、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０を構成する第１のＮＰＮトランジスタ２１が、電源端子−ＧＮＤ端子間サイリスタ２０を動作状態にする。従って電源立ち上げ後に、電源端子−ＧＮＤ端子間保護サイリスタ２０がＯＮ状態で電流を流し続けるという不具合が生ずることになるのである。
【００８４】
本実施形態では、トリガー素子として第４のＰＮＰトランジスタ１４および第５のＰＮＰトランジスタ２４を設け、第４のＰＮＰトランジスタ１４のエミッタであるＰ型の不純物拡散層５６を第１のＰＮＰトランジスタ１１のベースと共有している。また、第５のＰＮＰトランジスタ２４のエミッタであるＰ型の不純物拡散層５８を、第２のＰＮＰトランジスタ２２のエミッタと共有している。また、第４のＰＮＰトランジスタ１４と第５のＰＮＰトランジスタ２４とでは、コレクタとしてＰ型の不純物拡散層５７を共有している。これにより、従来のように、各素子のために別々の不純物拡散層を形成していた場合と比較して、装置面積を縮小することができる。
【００８５】
また、本実施形態では、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０と電源端子−ＧＮＤ端子間保護サイリスタ２０とにおいて、第１のＮＰＮトランジスタ２１を共有している。これにより、従来のように各サイリスタにＮＰＮトランジスタを形成していた場合と比較して、装置面積を縮小することができる。
【００８６】
さらに、電源端子−ＧＮＤ端子間保護サイリスタ２０のアノードであるＰ型の不純物拡散層５８と、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０のアノードであるＰ型の不純物拡散層５６とを、１つのＮ型ウェル５３の中に形成している。これにより、従来のようにＰ型の不純物拡散層を別々のＮ型ウェル内に形成していた場合と比較して、装置面積を縮小することができる。
【００８７】
以上のように、本実施形態では、装置面積の縮小によりチップの小型化を図ることができる。
【００８８】
（第４の実施形態）
以下では、本発明の第４の実施形態に係るＥＳＤ保護半導体装置の構成について、図面を参照しながら説明する。本実施形態のＥＳＤ保護半導体装置は、第３の実施形態のＥＳＤ保護半導体装置と同様の回路構成を有するが、半導体基板上におけるレイアウトが異なる。図６は、第４の実施形態に係るＥＳＤ保護半導体装置の構造を示す断面図である。
【００８９】
図６に示すように、本実施形態のＥＳＤ保護半導体装置では、Ｐ型の半導体基板６１内にＮ型ウェル６２が配置されている。Ｎ型ウェル６２内にはＰ型拡散領域６３が配置され、Ｐ型拡散領域６３内には、Ｐ型の不純物拡散層６４とＮ型の不純物拡散層６５とがＰ型拡散領域６３を挟んで配置されている。Ｎ型ウェル６２のうちＰ型拡散領域６３の隣に位置する領域には、Ｐ型不純物拡散層６６、６７、６８が互いに離間して順次配置されている。
【００９０】
Ｎ型の不純物拡散層６５はＧＮＤ端子３に接続されている。Ｐ型の不純物拡散層６６はＩ／Ｏ端子２に接続されている。Ｐ型の不純物拡散層６８には電源端子１が接続されている。また、Ｐ型の不純物拡散層６３、６７には、抵抗または容量６が接続されている。
【００９１】
Ｎ型の不純物拡散層６５、Ｐ型拡散領域６３およびＮ型ウェル６２は、Ｎ型の不純物拡散層６５をエミッタ、Ｐ型拡散領域６３をベース、Ｎ型ウェル６２をコレクタとする第１のＮＰＮトランジスタ２１を構成している。一方、Ｐ型の不純物拡散層６６、Ｎ型ウェル６２およびＰ型拡散領域６３（またはＰ型の不純物拡散層６４）は、Ｐ型の不純物拡散層６６をエミッタ、Ｎ型ウェル６２をベース、Ｐ型拡散領域６３（またはＰ型の不純物拡散層６４）をコレクタとする第１のＰＮＰトランジスタ１１を構成している。また、Ｐ型の不純物拡散層６８、Ｎ型ウェル６２およびＰ型拡散領域６３（またはＰ型の不純物拡散層６４）は、Ｐ型の不純物拡散層６８をエミッタ、Ｎ型ウェル６２をベース、Ｐ型拡散領域６３（またはＰ型の不純物拡散層６４）をコレクタとする第２のＰＮＰトランジスタ２２を構成している。また、Ｐ型の不純物拡散層６６、Ｎ型ウェル６２およびＰ型の不純物拡散層６７は、Ｐ型の不純物拡散層６６をエミッタ、Ｎ型ウェル６２をベース、Ｐ型の不純物拡散層６７をコレクタとする第４のＰＮＰトランジスタ１４を構成している。また、Ｐ型の不純物拡散層６７、Ｎ型ウェル６２およびＰ型の不純物拡散層６８は、Ｐ型の不純物拡散層６８をエミッタ、Ｎ型ウェル６２をベース、Ｐ型の不純物拡散層６７をコレクタとする第５のＰＮＰトランジスタ２４を構成している。
【００９２】
なお、Ｐ型の不純物拡散層６６、６８およびＮ型ウェル６２は、Ｐ型の不純物拡散層６８をエミッタ、Ｎ型ウェル６２をベース、Ｐ型の不純物拡散層６６をコレクタとする第３のＰＮＰトランジスタ４（図４に示す）を構成している。しかしながら、図６においては第３のＰＮＰトランジスタ４の回路記号の図示を省略する。
【００９３】
なお、Ｉ／Ｏ端子−ＧＮＤ間保護サイリスタ１０は、Ｐ型の不純物拡散層６６、Ｎ型ウェル６２、Ｐ型拡散領域６３、Ｎ型の不純物拡散層６５からなり、Ｐ型の不純物拡散層６６をアノードとし、Ｎ型の不純物拡散層６５をカソードとするサイリスタである。一方、電源端子−ＧＮＤ端子間保護サイリスタ２０は、Ｐ型の不純物拡散層６８、Ｎ型ウェル６２、Ｐ型拡散領域６３、Ｎ型の不純物拡散層６５からなり、Ｐ型の不純物拡散層６８をアノードとし、Ｎ型の不純物拡散層６５をカソードとするサイリスタである。
【００９４】
なお、本実施形態における半導体装置の動作は第３の実施形態で述べた動作と同様であるので、その説明を省略する。
【００９５】
本実施形態では、Ｎ型ウェル６２の中にＰ型拡散領域６３が配置しているのに対し、第３の実施形態の構造では、Ｎ型ウェル５３とＰ型ウェル５２とが隣接して配置している。つまり、本実施形態では、サイリスタ１０、２０を所謂、縦型のトランジスタ（エミッタ−コレクタ間電流において深さ方向の電流成分が多いトランジスタ）で構成しているのに対し、第３の実施形態では、サイリスタ１０、２０を所謂、横型のトランジスタ（エミッタ−コレクタ間電流において横方向の電流成分が多いトランジスタ）で構成している。このように縦型のトランジスタを形成した場合には、横型のトランジスタを形成する場合と比較して、電流利得（β）を大きく設定することができる。したがって、電流能力を増大し、オン抵抗を小さくすることができる為、面積の小さいサイリスタ保護素子を実現することができる。
【００９６】
特に、ＢｉＣＭＯＳプロセスにおいては、ＮＰＮベース専用のＰ型拡散層を設ける場合がある。このＮＰＮベース専用のＰ型拡散層をＰ型拡散領域６３に適用すると、より小さい面積のサイリスタ保護素子を実現できる。
【００９７】
また、本実施形態では、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０と電源端子−ＧＮＤ端子間保護サイリスタ２０とにおいて、第１のＮＰＮトランジスタ２１を共有している。これにより、従来のように各サイリスタにＮＰＮトランジスタを形成していた場合と比較して、装置面積を縮小することができる。
【００９８】
さらに、電源端子−ＧＮＤ端子間保護サイリスタ２０のアノードであるＰ型の不純物拡散層６８と、Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ１０のアノードであるＰ型の不純物拡散層６６とを、１つのＮ型ウェル６２の中に形成している。これにより、従来のようにＰ型の不純物拡散層を別々のＮ型ウェル内に形成していた場合と比較して、装置面積を縮小することができる。
【００９９】
また、本実施形態では、トリガー素子として第４のＰＮＰトランジスタ１４および第５のＰＮＰトランジスタ２４を設け、第４のＰＮＰトランジスタ１４のエミッタであるＰ型の不純物拡散層６６を第１のＰＮＰトランジスタ１１のベースと共有している。また、第５のＰＮＰトランジスタ２４のエミッタであるＰ型の不純物拡散層５８を、第２のＰＮＰトランジスタ２２のエミッタと共有している。また、第４のＰＮＰトランジスタ１４と第５のＰＮＰトランジスタ２４とでは、コレクタとしてＰ型の不純物拡散層６７を共有している。これにより、従来のように、各素子のために別々の不純物拡散層を形成していた場合と比較して、装置面積を縮小することができる。以上のように、本実施形態では、装置面積の縮小によりチップの小型化を図ることができる。
【産業上の利用可能性】
【０１００】
以上説明したように、本発明は、面積効率の良いＥＳＤ保護回路の形成に有用である。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１の実施形態に係るＥＳＤ保護半導体装置の構成を示す回路図である。
【図２】図１に示す回路を実現する半導体装置の構造を示す断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図４】本発明の第３の実施形態に係るＥＳＤ保護半導体装置の構成を示す回路図である。
【図５】図４に示す回路を実現する半導体装置の構造を示す断面図である。
【図６】第４の実施形態に係るＥＳＤ保護半導体装置の構造を示す断面図である。
【図７】従来におけるＥＳＤ保護半導体装置の構成を示す回路図である。
【図８】図７に示す回路を構成する半導体装置の構造を示す断面図である。
【符号の説明】
【０１０２】
１      電源端子
２      Ｉ／Ｏ端子
３      ＧＮＤ端子
４      第３のＰＮＰトランジスタ
５      トリガー素子
６      容量
７      配線
１０      Ｉ／Ｏ端子−ＧＮＤ端子間保護サイリスタ
１１      第１のＰＮＰトランジスタ
１４      第４のＰＮＰトランジスタ
２０      電源端子−ＧＮＤ端子間保護サイリスタ
２１      第１のＮＰＮトランジスタ
２２      第２のＰＮＰトランジスタ
２４      第５のＰＮＰトランジスタ
３０      内部回路
３１      半導体基板
３２      Ｐ型ウェル
３３      Ｎ型ウェル
３４〜３８      不純物拡散層
３９      Ｐ型ＭＩＳトランジスタ
４１      半導体基板
４２      Ｎ型ウェル
４３      Ｐ型拡散領域
４４〜４８      不純物拡散層
５１      半導体基板
５２      Ｐ型ウェル
５３      Ｎ型ウェル
５４〜５８      不純物拡散層
６１      半導体基板
６２      Ｎ型ウェル
６３      Ｐ型拡散領域
６３〜６８      不純物拡散層
【図１】
2007129163.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007129163.tif 000008
【図７】
2007129163.tif 000009
【図８】
2007129163.tif 000010