(57)【要約】【課題】  半導体記憶装置において、メモリセルのビット線間ショートはその抵抗値が大きいことから検出しにくい、また検出するためのテスト時間が長いという問題がある。【解決手段】  シェアード型センスアンプを採用した半導体記憶装置において、テストモードにエントリし、シェアード型センスアンプに用いられるトランスファゲート、プリチャージ回路、センスアンプを個別に制御する。注目するビット線をハイインピーダンス状態とする。対向するセンスアンプは活性化のままとすることで隣接するビット線はロウインピーダンスとする。ビット線間ショートがあれば、隣接するロウインピーダンスのビット線からハイインピーダンス状態の注目ビット線のデータを反転させる。この反転データを読み出すことでビット線間ショートが検出できる。【選択図】    図５
2007179639.tif 000002
【特許請求の範囲】
【請求項１】
シェアード型センスアンプを備えた半導体記憶装置において、選択メモリアレイの第１の側面に配置された第１のセンスアンプに接続された第１のビット線をハイインピーダンス状態とし、前記第１の側面に対向する選択メモリアレイの第２の側面に配置された第２のセンスアンプに接続された第２のビット線をロウインピーダンス状態とすることでビット線ショートを検出するテストモードを有することを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２のビット線の制御を外部から入力されるアドレス、コマンドによりプログラマブルに行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１、第２のビット線は隣接して配置され、前記第１、第２のビット線が反対の論理レベルとなるようにメモリセルに書き込みことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１及び第２のセンスアンプによりセルデータを増幅した状態において、前記第１のセンスアンプと前記第１のビット線間に配置された第１のトランスファゲートをオフし、前記第２のセンスアンプと前記第２のビット線間に配置された第２のトランスファゲートはオン状態とし、前記第１と第２のビット線間がショートしている場合には前記第１のビット線を前記第２のセンスアンプにより反転させることでビット線ショートを検出することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記ビット線ショートを検出した後に、プリチャージ動作と読み出し動作を行うことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１及び第２のセンスアンプからセルデータを書き込みした後のプリチャージ期間には、前記第１のセンスアンプはオフ、前記第２のセンスアンプはオン状態とし、前記第１のビット線はプリチャージ状態とし、前記第２のビット線は前記第２のセンスアンプによりフル振幅していることを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
前記プリチャージ期間の終了後は、前記第１のビット線はハイインピーダンス状態で、前記第２のビット線は前記第２のセンスアンプによりフル振幅され、前記第１と第２のビット線間がショートしている場合には前記第１のビット線を前記第２のセンスアンプにより反転させることでビット線ショートを検出することを特徴とする請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、特に半導体記憶装置をスクリーニングするためのテストモードを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置は大容量化、高速化がますます進展している。そのため半導体内部は微細化や低電圧化されている。これらの半導体記憶装置は半導体ウェーハー製造後のウェーハテストや、パッケージング後の選別テスト不良品をスクリーニングし、顧客に提供されている。しかしこれらのウェーハテストや選別テストでは発見することが難しい不良が発生することがある。
【０００３】
発見することが難しい不良の１つに、メモリセルのビット線間ショート不良がある。ビット線間にショートがったとしても、その抵抗値が高い場合には非常に検出しにくい。または検出するためのテスト時間が非常に長くなる。 しかし半導体記憶装置が顧客の電子機器に組み込まれ使用されているうちに、ビット線間をショートしている抵抗値は低くなりリーク電流が増加し、顧客先で不良になってしまう場合がある。そこで選別テストで高抵抗ショートを検出できる手法の確立が急務となっている。
【０００４】
これらのビット線間のショート不良に関して下記先行特許文献がある。特許文献１（特開２００２−０７４９９５号公報）に示めされた検出方法を図１、図２を参照して簡単に説明する。図１に半導体記憶装置におけるメモリビット線関係の接続図、図２にそのタイミングチャートを示す。図１に示すメモリアレイには、ビット線とセンスアンプ間との接続をトランスファゲートＴＧにより制御されるシェアード型センスアンプが用いられている。
【０００５】
シェアード型センスアンプは選択されたメモリアレイのビット線をトランスファゲートＴＧにより切り替え接続することで、メモリセルとのデータ授受を行うものである。中央のメモリアレイが選択された場合にはトランスファゲートＴＧＬ、ＴＧＲが活性化され、センスアンプＳＡに接続される。左右のメモリアレイが選択された場合にはトランスファゲートＴＧＬ０、ＴＧＲ０が活性化され、センスアンプＳＡに接続される。
【０００６】
図２の左側に先願の第１実施例、右側に先願の第２実施例のタイミングチャートを示す。図２には（ａ）コマンド、（ｂ）バンク制御信号、（ｃ）メモリアレイ選択信号、（ｄ）ワード線、（ｅ）トランスファゲート、（ｆ）センスアンプ、（ｇ）第１ビット線、（ｈ）第２ビット線の信号波形を示す。ここで第１、第２のビット線（ＢＬ１、ＢＬ２）間にビット線間ショートが発生した場合を示す。
【０００７】
左側に示す先願の第１実施例においては、書き込み（または読み出し）コマンドの立ち下がりエッジによりトランスファゲートＴＧＲ、ＴＧＬをオフさせる。ワード線を選択状態にしたままトランスファゲートＴＧＲ、ＴＧＬをオフさせ所定の時間この状態を保ち、ワード線を非選択レベルにした後プリチャージ状態に変化させる。
【０００８】
上記動作でビット線間の高抵抗ショートが検出できる原理を説明する。トランスファゲートＴＧＲ、ＴＧＬをオフすることで、当該ビット線からセンスアンプが切断され、ビット線がフローティング状態になる。このとき隣接するビット線を互いに相反する論理値のデータとなるようにする(書き込むあるいは読み出すなどして）。
【０００９】
ビット線間に例えば比較的高抵抗のショートがあった場合に、論理値１のデータが書き込まれたメモリセルのビット線から論理値０のデータが書き込まれたメモリセルのビット線へと電流が流れる。図に示すＪ１，Ｊ２のように、両ビット線の電圧がそれぞれ打ち消しあう。これによりビット線ＢＬ１，ＢＬ２はハイレベルともロウレベルとも判別できない中間レベルになる。これらの中間レベルにされたビット線の電圧が、メモリセルには格納されることで当該メモリセルのデータ破壊が生じる。そのため次にデータ読み出しを行った際には、ビット線間ショートによるデータ破壊が発見できる。
【００１０】
図２右側に示す先願の第２実施例においては、ワード線が活性化されメモリセルの電荷によりビット線対に微小電位差Ｊ３，Ｊ４が生じる。通常ならばビット線対に微小電位差Ｊ３，Ｊ４が生じる時刻にはセンスアンプＳＡは活性化される。しかし洗願のテストモードにおいては、センスアンプＳＡは活性化されない。そのため微小電位差Ｊ３，Ｊ４は、ビット線間のショートにより打ち消され消滅し、ビット線の電位は中間電位となる。ワード線の立ち上がりから時刻Ｔ２だけ遅れてセンスアンプＳＡが活性化される。このときのビット線の電位は中間電位であることから、正しいメモリセルデータの読み出しが行われない。そのためビット線間ショートによるデータ破壊が発見できる。
【００１１】
以上説明したようにビット線間のショートの検出は可能ではあるが実施に当たっては２つの大きな問題がある。１つの問題はトランスファゲートＴＧまたはセンスアンプＳＡをオフし、ビット線をフローティング状態にする。ビット線をフローティング状態とし、ビット線間をショートしている抵抗によりビット線の電荷を充放電し打ち消し合っていることにある。この充放電時間は、ショートしている抵抗値とビット線の容量で決まる時定数τで決まることになる。この抵抗値はもともと大きい値であり時定数τは大きな時定数となり、検出するまでの時間が長くなる。かつその抵抗値として、そのばらつきまで含めてあらかじめ設計時に予測しておかなければならないという問題がある。
【００１２】
もう１つの問題はメモリセルの中間レベルはセンスアンプＳＡでハイレベル、あるいはロウレベルのどちらに判定されるのか不確実であることである。センスアンプＳＡは必ずハイレベル、ロウレベルの判定を行う。しかし中間レベルの場合にはセンスアンプＳＡのオフセット、周囲から受けるノイズによってビット線がハイレベル、ロウレベルのどちらに転ぶか分からないため確実な不良検出ができにくい。このように隣接ビット線との差電位がつきにくいため検出感度が弱くなるという問題がある。このように検出するまでの時間が長い、或いは隣接ビット線との差電位がつきにくく検出感度が弱くなるのでビット線ショートを検出するのが難しいという問題が依然として残されている。
【００１３】
【特許文献１】特開２００２−０７４９９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記したように半導体記憶装置において、メモリセルのビット線間ショートはその抵抗値が大きいことから検出しにくい、また検出するためのテスト時間が長いという問題がある。
【００１５】
本願の目的は上記した問題に鑑み、外部から入力されるアドレス、コマンドによりプログラマブルに行えるビット線間ショートを検出するテストモードを備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１７】
本発明の半導体記憶装置は、シェアード型センスアンプを備え、選択メモリアレイの第１の側面に配置された第１のセンスアンプに接続された第１のビット線をハイインピーダンス状態とし、前記第１の側面に対向する選択メモリアレイの第２の側面に配置された第２のセンスアンプに接続された第２のビット線をロウインピーダンス状態とすることでビット線ショートを検出するテストモードを有することを特徴とする。
【００１８】
本発明の半導体記憶装置においては、前記第１及び第２のビット線の制御を外部から入力されるアドレス、コマンドによりプログラマブルに行うことを特徴とする。
【００１９】
本発明の半導体記憶装置においては、前記第１、第２のビット線は隣接して配置され、前記第１、第２のビット線が反対の論理レベルとなるようにメモリセルに書き込みことを特徴とする。
【００２０】
本発明の半導体記憶装置においては、前記第１及び第２のセンスアンプによりセルデータを増幅した状態において、前記第１のセンスアンプと前記第１のビット線間に配置された第１のトランスファゲートをオフし、前記第２のセンスアンプと前記第２のビット線間に配置された第２のトランスファゲートはオン状態とし、前記第１と第２のビット線間がショートしている場合には前記第１のビット線を前記第２のセンスアンプにより反転させることでビット線ショートを検出することを特徴とする。
【００２１】
本発明の半導体記憶装置においては、前記ビット線ショートを検出した後に、プリチャージ動作と読み出し動作を行うことを特徴とする。
【００２２】
本発明の半導体記憶装置においては、前記第１及び第２のセンスアンプからセルデータを書き込みした後のプリチャージ期間には、前記第１のセンスアンプはオフ、前記第２のセンスアンプはオン状態とし、前記第１のビット線はプリチャージ状態とし、前記第２のビット線は前記第２のセンスアンプによりフル振幅していることを特徴とする。
【００２３】
本発明の半導体記憶装置においては、前記プリチャージ期間の終了後は、前記第１のビット線はハイインピーダンス状態で、前記第２のビット線は前記第２のセンスアンプによりフル振幅され、前記第１と第２のビット線間がショートしている場合には前記第１のビット線を前記第２のセンスアンプにより反転させることでビット線ショートを検出することを特徴とする。
【発明の効果】
【００２４】
本発明の構成によれば、注目するビット線をハイインピーダンス状態とする。対向するセンスアンプは活性化のままとすることで隣接するビット線はロウインピーダンスとする。ビット線間ショートがあれば、隣接するロウインピーダンスのビット線からハイインピーダンス状態の注目ビット線のデータを反転させる。この反転データを読み出すことでビット線間ショートが検出できる。
【００２５】
これらの制御を外部からの入力されるアドレス、コマンドにより行うことからプログラマブルに行えるという効果がある。プログラマブルに変えることにより不良を検出の時間を各製品に応じて制御できるため製品に応じた適切な不良検出感度が調整可能である。即ちリーク抵抗のばらつきを予測しておく必要がない。さらに回路が非常に簡単で、検知速度が速く、検知感度が良いという効果がある。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の最良の実施例について、図を参照して詳細に説明する。
【実施例１】
【００２７】
実施例１について、図３〜図７を参照して説明する。図３には半導体記憶装置の１例としてダイナミックランダムアクセスメモリ（ＤＲＡＭ）の全体構成図、図４に実施例１におけるメモリセル周辺の回路図を示す。図５にテストモードにおけるタイミングチャート、図６にビット線関係の接続図、図７に通常モードにおけるタイミングチャートを示す。
【００２８】
図３には半導体記憶装置として、ＤＲＡＭの全体構成図を示す。外部からの信号としてクロック信号ＣＫ、／ＣＫ、クロックイネーブル信号ＣＫＥ、アドレス信号Ａ０〜Ａ１２、バンクアドレス信号ＢＡ０，ＢＡ１、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、データ信号ＤＱ、データストローブ信号ＤＱＳ，／ＤＱＳ、オンダイターミネーション信号ＯＤＴ及びデータマスク信号ＤＭが入力される。
【００２９】
クロックジェネレータ１は内部クロックを生成し、各内部回路に供給する。モードレジスタ２はアドレス信号を受信して動作モード設定信号を制御ロジック回路４に出力する。コマンドデコーダ３は各種制御信号、及びアドレスを受信してデコード結果を制御ロジック回路４に出力する。制御ロジック回路４は、コマンドデコーダ３からの出力とモードレジスタ２の出力に基づいて、クロックジェネレータ１からの内部クロック信号に応答して制御信号を発生する。この制御信号は、ロウアドレスバッファ＆リフレッシュカウンタ５、カラムアドレスバッファ＆バーストカウンタ６、ロウデコーダ９、センスアンプリファ１０、データコントロール回路１２及びラッチ回路１３に供給される。本発明においては制御ロジック回路４に、後述するテストモード回路１５を備えていることを特徴とする。
【００３０】
ロウアドレスバッファ＆リフレッシュカウンタ５はロウデコーダ９を制御し、カラムアドレスバッファ＆バーストカウンタ６はカラムデコーダ１１を制御する。ＤＬＬ７はデータ入出力用のクロックを生成し、入出力バッファ１４を制御する。メモリアレイ８はその周辺にロウデコーダ９、センスアンプ１０、カラムデコーダ１１を備え、選択されたメモリセルのデータを入出力回路とやり取りする。メモリアレイ８は４つのバンク０〜３を有し、さらにバンク内は複数のメモリアレイから構成されている。データコントロール回路１２及びラッチ回路１３はデータを一時保存し、外部とのデータ入出力のタイミングを制御する。この全体構成における書き込みまたは読み出し動作は、従来の動作と同様であり、その詳細動作説明は省略する。
【００３１】
本発明は図４に示す制御ロジック回路４にトランスファゲートＴＧとプリチャージ回路とを制御するテストモード回路１５が付加されたことを特徴とする。テストモード回路１５はトランスファゲートＴＧ、プリチャージ回路への制御信号を左右個別に制御する制御信号を発生する。左側のトランスファゲートは第１及び第２のトランスファ制御信号ＴＧＬ１及びＴＧＬ２により生成されたトランスファ信号ＴＧＬにより制御される。右側のトランスファゲートは第１及び第２のトランスファ制御信号ＴＧＲ１及びＴＧＲ２により生成されたトランスファ信号ＴＧＲにより制御される。
【００３２】
また左側のプリチャージ回路はプリチャージ制御信号ＢＬＥＱＬ１により生成されたプリチャージ信号ＢＬＥＱＬにより制御される。右側のプリチャージ回路はプリチャージ制御信号ＢＬＥＱＲ１により生成されたプリチャージ信号ＢＬＥＱＬにより制御される。本説明においてはメモリアレイの左右側を区別する場合にはＬ、Ｒのサフィックスを付し、総称する場合にはサフィックス無しとして記載する。
【００３３】
メモリアレイの左右にセンスアンプＳＡＬ，ＳＡＲと、ビット線のプリチャージを行うプリチャージ回路と、を備えている。さらにセンスアンプに接続されるメモリアレイのビット線を選択するトランスファゲートを備えている。左右に対向して配置されたセンスアンプＳＡＬ、ＳＡＲに接続されるビット線は、交互になるように配置される。例えば左側のビット線ＢＬ１、右側のビット線ＢＬ２、左側のビット線／ＢＬ２、右側のビット線／ＢＬ２のように左右のセンスアンプに接続されたビット線が交互に配置される。トランスファゲートＴＧによりセンスアンプＳＡと接続されるメモリアレイのビット線対を選択し、切り替える。
【００３４】
左側のセンスアンプＳＡＬに接続されたトランスファゲートトランジスタＴ１，Ｔ２はトランスファ信号ＴＧＬで制御する。また左側のプリチャージ回路を構成するトランジスタＴ５，Ｔ６，Ｔ７はプリチャージ信号ＢＬＥＱＬで制御する。同様に右側のセンスアンプＳＡＲに接続されたトランスファゲートトランジスタＴ３，Ｔ４はトランスファ信号ＴＧＲで制御する。また右側のプリチャージ回路を構成するトランジスタＴ８，Ｔ９，Ｔ１０はプリチャージ信号ＢＬＥＱＲで制御する。
【００３５】
トランスファ信号ＴＧＬ，ＴＧＲが活性化しているときは、中央のメモリアレイが選択メモリアレイとなる。このとき外側のトランスファ信号ＴＧＬ０，ＴＧＲ０は非活性であり、左右のメモリアレイは非選択メモリアレイとなる。アドレス信号はモードレジスタ２、コマンド信号はコマンドデコーダ３をそれぞれ経由して、制御ロジック４に入力される。制御ロジック４はこれらの入力を論理処理し、トランスファ信号ＴＧＬ、ＴＧＲ、プリチャージ信号ＢＬＥＱＬ、ＢＬＥＱＲを生成する。 テストモード回路１５において論理処理を加えた信号により通常モードとテストモードを制御する。 トランスファ制御信号ＴＧＬ１，ＴＧＲ１はテストモードエントリ信号であり、トランスファ制御信号ＴＧＬ２，ＴＧＲ２は通常モードにおけるトランスファ制御信号である。
【００３６】
図７に通常モードのタイミングチャートを示す。図７には（ａ）コマンド、（ｂ）ワード線、（ｃ）トランスファ信号、（ｄ）ビット線の信号波形を示す。通常モードではコマンドＡＣＴによりメモリアレイが選択され、選択アレイ内の1つのワード線が選択される。ここでは中央のメモリアレイが選択された場合として説明する。トランスファ制御信号ＴＧＬ１，ＴＧＲ１はともにハイレベル、トランスファ制御信号ＴＧＬ２、ＴＧＲ２はともにロウレベルで、トランスファ信号ＴＧＬ，ＴＧＲはハイレベルとなる。トランスファゲートトランジスタＴ１／Ｔ２、Ｔ３／Ｔ４はオン状態である。一方トランスファ信号ＴＧＬ０，ＴＧＲ０はロウレベル状態へ変化し、非選択メモリアレイとセンスアンプとを分離する。
【００３７】
また、コマンドＡＣＴを受けて、プリチャージ信号ＢＬＥＱＬ、ＢＬＥＱＲは非活性化し、プリチャージトランジスタはオフする。ビット線の電位がセンスアンプＳＡにより増幅され、その後書き込みまたは読み出しすることが可能となる。その後プリチャージコマンドＰｒｅが入力されると、選択されていたワード線は非活性化される。トランスファ信号ＴＧＬ０、ＴＧＲ０は活性化、プリチャージ信号ＢＬＥＱＬ、ＢＬＥＱＲも活性状態へと変化し、ビット線のプリチャージを行う。これらの動作は通常の半導体記憶装置における書き込み、読み出し動作と同じ動作タイミングである。
【００３８】
次にテストモードを使用して不良検出を行う場合について、図５のタイミングチャート、図６の接続図を使用して説明する。図５にはそれぞれ（ａ）コマンド、（ｂ）ワード線、（ｃ）センスアンプ、（ｄ）トランスファ信号ＴＧＬ、（ｅ）トランスファ信号ＴＧＲ、（ｆ）プリチャージ信号、（ｇ）注目ビット線、（ｈ）隣接ビット線の信号波形を示す。ビット線の波形は相補のビット線対として示している。
【００３９】
最初に通常モードと同じ動作でメモリセルにデータを書き込む。注目のビット線／ＢＬ１に接続されたセルにはハイレベル、隣接するビット線ＢＬ２に接続されたセルにはロウレベル、ビット線／ＢＬ２に接続されたセルにはハイレベルを書き込む。したがって読み出し時には隣接するビット線においてはビット線ＢＬ１にロウレベル、ビット線ＢＬ２にロウレベル、ビット線／ＢＬ１にハイレベル、ビット線／ＢＬ２にハイレベルとなる。ビット線間ショートを検出したいビット線ＢＬ２，／ＢＬ１には反転データを書き込む。
【００４０】
書き込み後にコマンドＰｒｅに従い、プリチャージ動作が行われる。次にコマンドＡＣＴが入力され、ワード線が選択されセンスアンプはそれぞれセルデータを増幅する。コマンドＭＲＳ(mode resister set)によりテストモードにエントリされる。トランスファ信号ＴＧＲは通常モードと同じくハイレベルのままとする。トランスファ制御信号ＴＧＬ１がロウレベルに変化し、トランスファ制御信号ＴＧＬ２はロウレベルであり、トランスファ信号ＴＧＬはロウレベルに変化する。トランスファゲートトランジスタＴ３／Ｔ４はオン、トランスファゲートトランジスタＴ１／Ｔ２はオフ状態になる。
【００４１】
トランスファゲートトランジスタＴ１／Ｔ２はオフ状態になることで、ビット線対ＢＬ１、／ＢＬ１はセンスアンプＳＡＬから切り離され、フローティング状態（ハイインピーダンス）となる。トランスファゲートトランジスタＴ３／Ｔ４はオン状態で、ビット線対ＢＬ２、／ＢＬ２はセンスアンプＳＡＲにより増幅された状態（ロウインピーダンス）のままである。このようにビット線／ＢＬ１はセンスアンプＳＡＬから切り離され、フローティング状態になることをビット線／ＢＬ１がハイインピーダンス状態にあると定義する。逆にビット線ＢＬ２はセンスアンプＳＡＲに接続され、センスアンプの電源に接続された状態をビット線ＢＬ２がロウインピーダンス状態にあると定義する。
【００４２】
センスアンプＳＡＲとビット線対ＢＬ２、／ＢＬ２は、ロウインピーダンスでフル振幅している。もしビット線／ＢＬ１とＢＬ２間にビット線間ショートがある場合には、フローティング状態のビット線／ＢＬ１は、隣接ビット線ＢＬ２との差電位により、急激に電荷が引き抜かれる。このように対向するセンスアンプを活性化（ロウインピーダンス）させたままで注目ビット線の電荷を急激に引く抜くことで、ビット線間ショートの検出感度が強くなる。注目ビット線／ＢＬ１のハイレベルがロウレベルに変化し、選択されたメモリセルにリストアされる。
【００４３】
この後に、プリチャージＰｒｅが行われ，コマンドＡＣＴが入力され，次の読み出しコマンドにより読み出し動作が行われる。この読み出し時には期待されたハイレベルがロウレベルとして読み出されることから、ビット線間ショート不良が検出できる。またビット線間ショートがなく正常の場合には、ビット線対ＢＬ１，／ＢＬ１は引き抜きがなく正しいデータのままでリストアされ、次の読み出しサイクルで正しいデータが読み出される。
【００４４】
上記したように注目ビット線／ＢＬ１と隣接対向するビット線ＢＬ２間のビット線間ショートは検出される。またこのとき注目ビット線／ＢＬ１と非選択ワード線（０Ｖ）間にショートがある場合を同時に検出できる。非選択ワード線はロウレベルに固定されることからロウインピーダンス状態である。そのためショートがある場合にはビット線／ＢＬ１をロウレベルに引き抜くことができ、ビット線間ショートと同様に検出できる。
【００４５】
また注目ビット線／ＢＬ１とビット線／ＢＬ２間にビット線ショートがある場合には、初期の書き込みデータを注目ビット線／ＢＬ１にハイレベル、ビット線／ＢＬ２にロウレベルを書き込むことで同様に検出できる。このようにビット線間ショートを検出したいビット線の書き込みレベルを異なるレベルになるように設定する。異なるレベルを書き込むことでビット線間ショートが検出できる。
【００４６】
従来シェアード型センスアンプに用いられるトランスファゲートは選択メモリアレイが同じであれば同時に動作させ、別々に動作させることはできなかった。本発明ではテストモードにエントリすることによりトランスファ信号ＴＧＲとＴＧＬのコントロールをプログラマブルに行うことができる。トランスファ信号ＴＧＲとＴＧＬにより、左右のトランスファゲートを個別に制御する。選択メモリアレイに対して左側または右側のどちらか一方のトランスファゲートを通常動作とは異なる制御をする。対向するセンスアンプにそれぞれ接続されたビット線対の一方の注目テストビット線対をハイインピーダンス、他方のビット線対のセンスアンプを活性化することでロウインピーダンスにする。もしビット線間ショートによるリークがあれば、ハイインピーダンスからロウインピーダンスへリークし、ビット線のレベルが変化する。
【００４７】
対向する他方のビット線対のセンスアンプは活性化されたままで電源に接続されロウインピーダンスであることから、ビット線間ショートを検出するまでの時間は短い。そのため従来例は抵抗値とビット線の容量で決まる時定数で決まる時間が大幅に短縮され、テスト時間が短くできる効果がある。ビット線をセンスアンプに接続し、ロウインピーダンスでフル振幅にする。 これにより注目ビット線と隣接ビット線との差電位がつきショートの検出感度が強くなる。時定数をτとすれば、0.4τ有れば中間レベルを超えてしまうことが出来る。一方のトランスファゲートをオフ、他方のトランスファゲートをオンのままにすることで注目ビット線と隣接ビット線の差電位を大きくし、ビット線間ショート検出感度を良くできる。
【００４８】
さらにプリチャージの前にビット線間ショート検出の動作を行いプリチャージの動作を変える必要がない。従来例はトランスファゲートをオフするタイミングはライトコマンドの立下りから一定時間経過後となっているが、本発明は外部コマンドにより制御できるためプログラマブルにコントロールできる。コマンドＭＲＳ、プリチャージＰｒｅ、ＡＣＴをプログラマブルに変えることにより不良検出の時間を各製品に応じて制御できる。このため製品に応じた適切な不良検出感度が調整可能である。即ちビット線間ショートの抵抗のばらつきを予測しておく必要がない。
【００４９】
本実施例は、テストモードにエントリし、シェアード型センスアンプに用いられるトランスファゲートを個別に制御する。注目するビット線に接続されたトランスファゲートをオフとし、フローティング状態（ハイインピーダンス）とする。対向するセンスアンプは活性化のままとすることでロウインピーダンス状態とする。ビット線間ショートがあれば、隣接するロウインピーダンスのビット線からフローティング状態の注目ビット線のデータを反転させる。この反転データを読み出すことでビット線間ショートが検出できる。
【実施例２】
【００５０】
実施例２について、図８、図９を参照して説明する。図８には実施例２におけるタイミングチャート、図９にビット線関係の接続図を示す。本実施例はプリチャージ期間及び終了後は、注目ビット線側のセンスアンプをオフすることでハイインピーダンス状態とし、対向するセンスアンプはオン状態とすることでビット線間ショートを検出する実施例である。
【００５１】
図８にはそれぞれ（ａ）コマンド、（ｂ）ワード線、（ｃ）センスアンプ、（ｄ）トランスファ信号、（ｅ）プリチャージ信号、（ｆ）注目ビット線の信号波形を示す。最初にビット線間ショートを検出する注目ビット線／ＢＬ１にハイレベルを書き込む。この書き込むレベルは特に限定されるものではなく、実施例１と同様に検出すべきビット線間が異なるレベルになるように設定すればよい。コマンドＭＲＳによりテストモードにエントリする。このコマンドＭＲＳにより、センスアンプＳＡＲは次のコマンドＡＣＴまで活性化された状態を保つ。さらにプリチャージ信号ＢＬＥＱＲは次のプリチャージ期間まで不活性となる。センスアンプＳＡＬはオフされ、ビット線対ＢＬ１，／ＢＬ１はハイインピーダンス状態となる。
【００５２】
コマンドＰｒｅが入力され、プリチャージ動作が開始される。ここでのプリチャージ動作はプリチャージ信号ＢＬＥＱＬがハイレベル、ＢＬＥＱＲはロウレベルとなり、フローティング状態である左側のビット線対ＢＬ１，／ＢＬ１に対してのみ行われる。従ってビット線対ＢＬ１，／ＢＬ１はプリチャージ電圧ＨＶＤＬにプリチャージされる。対向するビット線対ＢＬ２，／ＢＬ２はプリチャージされないで、センスアンプＳＡＲによりフル振幅している。
【００５３】
ここでビット線／ＢＬ１とビット線ＢＬ２間にビット線間ショートがある場合には、ビット線／ＢＬ１の電圧ＨＶＤＬは、ビット線ＢＬ２のロウレベル（０Ｖ）にわずかに引き抜かれる。この引き抜かれる電圧はプリチャージ回路の駆動能力とセンスアンプＳＡＲのドライブ能力差に依存する。次のコマンドＡＣＴが入力され、トランスファ信号ＴＧＬはハイレベル、プリチャージ信号ＢＬＥＱＬがロウレベルに変化し、プリチャージ回路はオフされる。プリチャージ回路がオフされることで、ビット線対ＢＬ１，／ＢＬ１は完全なハイインピーダンス状態となる。ビット線対ＢＬ１，／ＢＬ１はセンスアンプＳＡＲによりビット線対ＢＬ２，／ＢＬ２と同じ状態にフル振幅される。
【００５４】
次のコマンドＡＣＴが入力され、センスアンプＳＡＬが活性化される時点においては、すでにビット線対ＢＬ１，／ＢＬ１はフル振幅され、ビット線間ショートにより反転された状態を保持している。読み出しコマンドの入力によりフェイルデータが読み出されることでビット線間ショートが検出される。またビット線間ショートがなく正常の場合には、ビット線対ＢＬ１，／ＢＬ１はプリチャージ電圧ＨＶＤＬにプリチャージされることから正しいデータが読み出される。
【００５５】
このときに同時に非選択ワード線とビット線のショートも検出できる。ワード線とビット線のショートの場合には、リーク電流によりビット線／ＢＬ１がプリチャージ電圧ＨＶＤＬよりも低い電圧にプリチャージされる。この電位差によりセンスアンプＳＡＬが誤判定することでワード線とビット線のショートが検出できる。また本実施例におけるセンスアンプＳＡＲの制御信号や、プリチャージ信号ＢＬＥＱＲの制御信号の発生手段については詳細説明しない。しかし実施例１のテストモード回路と同様に、テストモードエントリ信号であるコマンドＭＲＳからの信号を組み合わせることで発生できることは容易に理解できるであろう。
【００５６】
本実施例においては、コマンドＭＲＳによりプリチャージ後にビット線間ショートを検出する。注目ビット線をハイインピーダンス状態とし、隣接対向するビット線のセンスアンプは活性化させたロウインピーダンス状態とする。対向するセンスアンプを活性化しロウインピーダンスとすることでビット線間ショートを効率よく検出することができる。
【００５７】
以上本願発明を実施の形態として具体的に説明したが、本願発明は前記記載に限定されるものではなく、その趣旨を逸脱しない範囲において種々変更して実施することが可能である。さらに上記記載には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００５８】
【図１】従来例におけるビット線周辺の接続図である。
【図２】図１におけるタイミングチャートである。
【図３】ＤＲＡＭの全体構成図である
【図４】実施例１におけるメモリアレイ周辺の構成図である。
【図５】実施例１におけるテストモード時のタイミングチャートである。
【図６】実施例１におけるビット線周辺の接続図である。
【図７】図４における通常モード時のタイミングチャートである。
【図８】実施例２におけるビット線周辺の接続図である。
【図９】実施例２におけるテストモード時のタイミングチャートである。
【符号の説明】
【００５９】
１    クロックジェネレータ
２    モードレジスタ
３    コマンドデコーダ
４    制御ロジック回路
５    ロウアドレスバッファ＆リフレッシュカウンタ
６    カラムアドレスバッファ＆バーストカウンタ
７    ＤＬＬ
８    メモリアレイ
９    ロウデコーダ
１０    センスアンプリファ
１１    出力チャネル（ドライバ）
１２    データコントロール回路
１３    ラッチ回路
１４    入出力バッファ
１５    テストモード回路
Ｔ１、Ｔ２、Ｔ３、Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９、Ｔ１０    トランジスタ
ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２    ビット線
ＳＡＬ，ＳＡＲ    センスアンプ
【図１】
2007179639.tif 000003
【図２】
2007179639.tif 000004
【図３】
2007179639.tif 000005
【図４】
2007179639.tif 000006
【図５】
2007179639.tif 000007
【図６】
2007179639.tif 000008
【図７】
2007179639.tif 000009
【図８】
2007179639.tif 000010
【図９】
2007179639.tif 000011