(57)【要約】【課題】単一の半導体基板の中に、互いに並列接続されたパンチスルー型のＩＧＢＴとダイオードが形成されている半導体装置において、スナップバックの発生を抑制する。【解決手段】ＩＧＢＴ領域において、半導体基板１の裏面１ｂ側に、底部がＦＳ層３ａ内に位置するトレンチ２１を形成し、その内部に絶縁体２２を埋め込む構造とすることで、ＦＳ層３ａの図中横方向の抵抗を増大させる。これにより、トレンチ２１を設けない場合と比較して、ＩＧＢＴ表面のチャネルからの電子電流がＩＧＢＴ領域のＮ−型層４およびＦＳ層３ａを流れ、Ｐ＋型コレクタ領域２を迂回して、ＦＷＤ領域のＮ型層３ｂおよびＮ＋型層９、カソード電極１２ｂを流れることで、コレクタ電極１２ａに流れ去ってしまうことを抑制でき、ＩＧＢＴのＩ−Ｖ特性におけるスナップバックの発生を抑制できる。【選択図】図４
2007184486.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層（４）を有し、ＩＧＢＴが形成されているＩＧＢＴ領域とダイオードが形成されているダイオード領域とを備える半導体基板（１）と、
前記半導体基板（１）のＩＧＢＴ領域内で、前記第１半導体層（４）の前記半導体基板の裏面（１ｂ）側に接して形成されており、前記第１半導体層（４）よりも不純物濃度が高い第１導電型の第２半導体層（３ａ）と、
前記半導体基板（１）のＩＧＢＴ領域内で、前記第２半導体層（３ａ）の前記半導体基板（１）の裏面（１ｂ）側に接して形成されている第２導電型のコレクタ領域（２）と、
前記半導体基板（１）のＩＧＢＴ領域内で、前記第１半導体層（４）の内部であって、前記第１半導体層（４）の表面側に形成された第２導電型のベース領域（５）と、
前記ベース領域（５）の内部であって、前記ベース領域（５）の表面側に形成された第１導電型のエミッタ領域（６）と、
前記エミッタ領域（６）と電気的に接続されているエミッタ電極（１１ａ）と、
前記コレクタ領域（２）と電気的に接続されているコレクタ電極（１２ａ）と、
前記ベース領域（５）のうちの前記エミッタ領域（６）と前記第１半導体層（４）との間の所定部分（５ａ）にチャネルが形成されるように、前記所定部分（５ａ）に、ゲート絶縁膜を介して、隣接して配置されたゲート電極（８）と、
前記半導体基板（１）のダイオード領域内で、前記第１半導体層（４）の内部であって、前記第１半導体層（４）の表面側に形成された第２導電型のアノード領域（１０）と、
前記アノード領域（１０）および前記エミッタ電極（１１ａ）と電気的に接続されているアノード電極（１１ｂ）と、
前記ダイオード領域内の前記第１半導体層（４）および前記コレクタ電極（１２ａ）と電気的に接続されているカソード電極（１２ｂ）とを備えており、
前記第２半導体層（３ａ）のうち、前記ＩＧＢＴ領域でチャネルが形成された場合における前記チャネルから前記ＩＧＢＴ領域内の前記第１半導体層（４）、第２半導体層（３ａ）を通り、前記コレクタ領域（２）を迂回して、前記ダイオード領域のカソード電極（１２ｂ）に電子電流が流れる経路中に配置されており、前記第２半導体層（３ａ）の電気抵抗を部分的に増大させる抵抗増大手段（２２、２３、２４、２５、２６、２７、２８）を有していることを特徴とする半導体装置。
【請求項２】
前記半導体基板（１）のダイオード領域で、前記第１半導体層（４）と前記カソード電極（１２ｂ）の間に形成されており、前記第２半導体層（３ａ）と前記カソード電極（１２ｂ）とを電気的に接続し、かつ、前記第１半導体層（４）よりも不純物濃度が高い第１導電型の高濃度半導体領域（３ｂ）を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗増大手段（２２、２３、２４、２５、２６、２７、２８）は、前記経路における前記第２半導体層（３ａ）の抵抗成分が前記第１半導体層（４）の抵抗成分よりも大きくなるように、前記第２半導体層（３ａ）に配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記抵抗増大手段（２２、２３、２４、２５、２６、２７、２８）は、前記第２半導体層（３ａ）におけるＩＧＢＴ領域と前記ダイオード領域との境界部に配置されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記抵抗増大手段は、前記半導体基板（１）の裏面（１ｂ）から形成されており、底部（２１ａ）が第２半導体層（３ａ）もしくは第１半導体層（４）に位置する深さであるトレンチ（２１）の内部に埋め込まれた絶縁体（２２）であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記抵抗増大手段は、前記第２半導体層（３ａ）内に形成された第２導電型の半導体領域（２３、２４）であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項７】
前記抵抗増大手段は、前記第２半導体層（３ａ）内に形成されており、前記第２半導体層（３ａ）の他の領域と比較して、結晶性が低下している領域（２５）であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項８】
前記抵抗増大手段は、前記第２半導体層（３ａ）内に形成されており、前記第２半導体層（３ａ）を構成する材料の酸化物もしくは窒化物で構成された領域（２６）であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項９】
前記抵抗増大手段は、前記第２半導体層（３ａ）内に形成されており、前記第２半導体層（３ａ）内の他の領域と比較して、不純物濃度が低い第１導電型の領域（２８）であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項１０】
前記抵抗増大手段は、前記第２半導体層（３ａに対して、前記第１半導体層（４）から突出している部分（４ａ）であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと呼ぶ）とダイオードが単一の半導体基板に形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来、単一の半導体基板の中に、互いに並列接続されたＩＧＢＴとフリーホイールダイオード（以下、ＦＷＤと呼ぶ）が形成された半導体装置において、半導体基板のうち、ＩＧＢＴに属する半導体領域が形成されたＩＧＢＴ領域と、ダイオードに属する半導体領域が形成されたダイオード領域との間に、絶縁体が埋設されたトレンチが形成されたものがある（例えば、特許文献１参照）。
【０００３】
これは、トレンチを半導体基板の表面側からダイオードのアノード領域よりも深く形成するという記載（特許文献１の段落番号２９参照）からもわかるように、半導体基板１の表面１ａ側におけるキャリアの移動を抑制し、ＩＧＢＴとダイオードの干渉を低減する技術である。
【特許文献１】特開２００２−３１４０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、単一の半導体基板１の中に、互いに並列接続されたパンチスルー型のＩＧＢＴとＦＷＤを形成した場合、以下に説明する問題が生じることがわかった。
【０００５】
図１４に、本発明者が検討した構造の半導体装置の断面図を示す。なお、図１４では、この半導体装置の断面構造と等価回路とを併せて示しており、図１と同様の構成部には、図１と同一の符号を付している。
【０００６】
図１４に示す半導体装置では、単一の半導体基板１の中に、互いに並列接続されたパンチスルー型のＩＧＢＴとＦＷＤが形成されている。このＩＧＢＴは、縦型であって、Ｎチャネル型である。
【０００７】
図１４中の半導体基板１において、ＩＧＢＴを構成する複数の半導体領域が形成されている領域がＩＧＢＴ領域であり、ＦＷＤを構成する複数の半導体領域が形成されている領域がＦＷＤ領域である。具体的には、ＩＧＢＴ領域に、ＩＧＢＴを構成するＰ＋型コレクタ領域２、Ｎ型層３、３ａ、Ｎ−型層４、Ｐ型ベース領域５、Ｎ＋型エミッタ領域６が形成されている。そして、ＩＧＢＴ領域のＰ型ベース領域５にトレンチ７内に埋め込まれたゲート電極８が形成されている。また、ＦＷＤ領域には、ＦＷＤを構成するＮ＋型領域９、Ｎ型層３、３ｂ、Ｎ−型層４、Ｐ型領域１０が形成されている。
【０００８】
これらのうちのＮ型層３ａ、３ｂ、３は、Ｎ−型層４よりも不純物濃度が高い領域であり、コレクタ・エミッタ間バイアス時の空乏層の広がりがＰ＋型コレクタ領域２に到達するのを防ぐフィールドストッパ層（以下、ＦＳ層と呼ぶ）として機能する。
【０００９】
また、半導体基板１の表面には、ＩＧＢＴのエミッタ電極（Ｅ）１１ａとＦＷＤのアノード電極（Ａ）１１ｂとが連続した形状の単一の電極１１が形成されており、半導体基板１の裏面にはＩＧＢＴのコレクタ電極（Ｃ）１２ａとＦＷＤのカソード電極（Ｋ）１２ｂとが連続した形状の単一の電極１２が形成されている。
【００１０】
このような構造の半導体装置では、ＩＧＢＴ領域における半導体基板１の裏面側に位置する裏面側ダイオード３１、すなわち、Ｐ型ベース領域５のゲート電極８に隣接する部分にＮチャネル５ａが形成されたときに、コレクタ−エミッタ間で、Ｐ＋型領域２−Ｎ型層３−Ｎ−型層４−Ｎチャネル５ａ−Ｎ＋型領域６によって構成されるＰＮ接合ダイオード３１のカソード（ＦＳ層３ａ）とアノード（コレクタ電極１２ａ）が、ＦＷＤ領域のＮ型ＦＳ層３ｂ、Ｎ＋型領域９およびカソード電極１２ｂを介してショートされた構造となる。
【００１１】
このとき、半導体基板１の表面側に位置するＩＧＢＴチャネルからの電子電流が、ＩＧＢＴ領域内のＮ−型層４と、ＦＷＤ領域のＮ−型層４、Ｎ型ＦＳ層３およびＮ＋型領域９とを通って半導体基板１の裏面電極１２に流れるとした場合のＮ−型層４の抵抗成分をＲ１とし、ＩＧＢＴチャネルからの電子電流が、ＩＧＢＴ領域のＮ−型層４およびＮ型ＦＳ層３ａと、ＦＷＤ領域のＮ型ＦＳ層３ｂおよびＮ＋型領域９とを通って、半導体基板１の裏面電極１２に流れるとした場合のＩＧＢＴ領域およびＦＷＤ領域のＮ型ＦＳ層３の抵抗成分をＲ２とすると、Ｒ１＞Ｒ２となっている。
【００１２】
このため、図１４中の矢印で示すように、ＩＧＢＴチャネルからの電子電流がＦＷＤ領域のＮ型ＦＳ層３ｂとＮ＋型領域９を介して、コレクタ電極１２ａへ流れ去ってしまう。
【００１３】
ここで、図１５に、図１４に示す半導体装置のＩ−Ｖ特性（コレクタ電流−コレクタ・エミッタ間電圧特性）を示す。
【００１４】
図１４に示す半導体装置中のＩＧＢＴは、本来、図１５中の破線で示すように、コレクタ・エミッタ間の電圧値が、所定電圧、例えば、０．６Ｖを超えたときに、コレクタ電流が流れ始め、すなわち、ＩＧＢＴの裏面側ダイオードがターンオンし、ＩＧＢＴ動作する。
【００１５】
しかし、図１４に示す半導体装置では、上述したように、ＩＧＢＴ領域の裏面側ダイオード３１のアノードとカソードがショートしているため、図１５中の実線で示すように、コレクタ・エミッタ間の電圧値（外部電圧の電圧値）が０Ｖから大きくなっても、ＩＧＢＴの裏面側ダイオード３１に実質的に印加される電圧値が０．６Ｖに達し難いことから、コレクタ電流が流れ始めるのが遅れる。そして、ＩＧＢＴチャネルからの電子電流がＩＧＢＴ領域とＦＷＤ領域のＮ型層３を介して、裏面側電極１２へ流れることにより、その電子電流経路におけるＩ×Ｒドロップ、すなわち、裏面側ダイオード３１にかかる電圧が０．６Ｖに達したときに、ようやくコレクタ電流が流れ始める。その後、本来の挙動に戻る。なお、以下では、図１５中の実線のうち、破線と異なる挙動を示す一点鎖線で囲まれた部分（Ｉ−Ｖ線中の折れ曲がり部分）３２をスナップバックと呼ぶ。
【００１６】
このように、図１４に示す構造の半導体装置では、裏面側ダイオード３１が外部電圧によって順バイアスされ難くなり、裏面電極１２側からのホール注入が促進されず、ＩＧＢＴオン特性にスナップバックを持ってしまうという問題がある。
【００１７】
なお、図１４に示す半導体装置では、ＦＳ層３がＦＷＤ領域にも形成されているが、上記した問題は、ＦＳ層３がＦＷＤ領域に形成されているか否かにかかわらず、Ｎ−型層４よりも不純物濃度が高いＮ型ＦＳ層３ａを有するパンチスルー型のＩＧＢＴとダイオードとが単一の半導体基板１に形成された半導体装置において生じるものである。
【００１８】
本発明は、上記点に鑑み、単一の半導体基板の中に、互いに並列接続されたパンチスルー型のＩＧＢＴとダイオードが形成されている半導体装置であって、スナップバックの発生を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、本発明は、前記第２半導体層（３ａ）のうち、前記ＩＧＢＴ領域でチャネルが形成された場合における前記チャネルから前記ＩＧＢＴ領域内の前記第１半導体層（４）、第２半導体層（３ａ）を通り、前記コレクタ領域（２）を迂回して、前記ダイオード領域のカソード電極（１２ｂ）に電子電流が流れる経路中に配置されており、前記第２半導体層（３ａ）の電気抵抗を部分的に増大させる抵抗増大手段（２２、２３、２４、２５、２６、２７、２８）を有していることを特徴としている。
【００２０】
本発明では、第２半導体層に抵抗増大手段を設けているので、この抵抗増大手段を設けない場合と比較して、前記チャネルから前記ＩＧＢＴ領域内の前記第１半導体層、第２半導体層を通り、前記コレクタ領域を迂回して、前記カソード電極に電子電流が流れる経路における電気抵抗を増大させることができる。
【００２１】
これにより、抵抗増大手段を設けない場合と比較して、チャネルからの電子電流がコレクタ領域を迂回して、コレクタ電極に流れ去ってしまうことを抑制でき、ＩＧＢＴのＩ−Ｖ特性におけるスナップバックの発生を抑制できる。
【００２２】
なお、本発明に類似する技術として、上記した特許文献１に記載の技術があるが、この技術は、半導体基板の表面側におけるキャリアの移動に着目したものであるのに対して、本発明は、ＩＧＢＴがパンチスルー型の場合に生じる問題を解決することを目的としたものであり、すなわち、半導体基板の裏面側に位置する第２半導体層における電子電流の流れに着目し、第２半導体層の上記した経路における電気抵抗を高めるように、第２半導体層に抵抗増大手段を設ける技術である点で、両者は大きく異なっている。
【００２３】
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００２４】
（第１実施形態）
図１に、本発明の第１実施形態の第１の例における半導体装置の断面図を示す。本実施形態の半導体装置は、単一の半導体基板１の中に、互いに逆並列接続された縦型のパンチスルー型ＩＧＢＴと縦型のＦＷＤが形成された構造となっている。
【００２５】
すなわち、本実施形態の半導体装置は、図１に示すように、半導体基板１のＩＧＢＴ領域に形成されており、ＩＧＢＴを構成するＰ＋型コレクタ領域２、第２半導体層としてのＮ型ＦＳ層３ａ、第１半導体層としてのＮ−型層４、Ｐ型ベース領域５およびＮ＋型エミッタ領域６と、半導体基板１のＦＷＤ領域に形成されており、ＦＷＤを構成するＮ＋型領域９、Ｎ型ＦＳ層３ｂ、第１半導体層としてのＮ−型層４およびＰ型アノード領域１０とを備えている。なお、本実施形態では、Ｎ型、Ｐ型が、それぞれ、特許請求の範囲に記載の第１導電型、第２導電型に相当する。
【００２６】
ここで、半導体基板１は、例えば、Ｓｉで構成されている。半導体基板１中のＮ−型層４は、ＩＧＢＴ領域ではドリフト層として機能し、ＦＷＤ領域ではカソード領域として機能する。また、ＩＧＢＴ領域のＦＳ層３ａとＦＷＤ領域のＮ型層３ｂは、Ｎ−型層４よりも半導体基板１の裏面１ｂ側で、Ｎ−型層４に接して形成されており、本実施形態では、連続した形状のＮ型層３として形成されている。
【００２７】
また、Ｐ＋型コレクタ領域２は、ＦＳ層３ａよりも半導体基板１の裏面１ｂ側で、ＦＳ層３ａに接して形成されている。また、Ｐ型ベース領域５は、Ｎ−型層４の内部であって、Ｎ−型層４の表面（半導体基板１の表面１ａ）側に形成されている。また、Ｎ＋型エミッタ領域６は、Ｐ型ベース領域５の内部であって、Ｐ型ベース領域５の表面（半導体基板１の表面１ａ）側に形成されている。
【００２８】
そして、半導体基板１の表面１ａには、Ｐ型ベース領域５を貫通してＮ−型層４に到達する深さのトレンチ７が形成されており、トレンチ７の内部に、図示しないゲート絶縁膜を介して、ゲート電極８が埋め込まれている。このＰ型ベース領域５のうち、Ｎ＋型エミッタ領域６とＮ−型層４の間の部分であって、ゲート絶縁膜を介して、ゲート電極８と隣接する部分に、チャネル５ａが形成される。
【００２９】
なお、本実施形態のＩＧＢＴは、素子として機能するセル領域を連続して複数配置した構造のＩＧＢＴに対して、複数の連続したセル領域から周期的にセル領域を間引いた、いわゆる間引き構造となっている。すなわち、Ｐ型ベース領域５は、図１中の左右方向において、ゲート電極８によって複数の領域に分割されており、これの複数の領域では、エミッタ領域６を備え、チャネル５ａが形成されるセル領域と、エミッタ領域６がなく、チャネルが形成されないセルが間引かれた領域とが交互に配置されている。
【００３０】
また、ＦＷＤ領域のＮ＋型領域９は、ＦＷＤ領域のＮ型ＦＳ層３ｂよりも不純物濃度が高い半導体領域であり、カソード電極１２ｂを構成する金属とのオーミックコンタクトを目的とする領域である。このＮ＋型領域９とＦＷＤ領域のＮ型層３ｂが、ＦＷＤのカソード領域となる。また、ＦＷＤ領域のＰ型アノード領域１０は、Ｎ−型層４の内部であって、Ｎ−型層４の表面側に、複数形成されている。なお、これらの複数のＰ型アノード領域１０を、連続した１つの領域に変更しても良い。
【００３１】
また、半導体基板１の表面１ａには、ＩＧＢＴ領域のエミッタ領域６と電気的に接続されたエミッタ電極（Ｅ）１１ａと、ＦＷＤ領域のアノード領域１０と電気的に接続されたアノード電極（Ａ）１１ｂとが形成されている。本実施形態では、エミッタ電極（Ｅ）１１ａとアノード電極（Ａ）１１ｂとは、連続した形状の単一の電極１１として形成されており、互いに電気的に接続された状態となっている。なお、エミッタ電極１１ａとアノード電極１１ｂは、層間絶縁膜上に形成されているが、図１では、この層間絶縁膜を省略している。
【００３２】
また、半導体基板１の裏面１ｂには、ＩＧＢＴ領域のコレクタ領域２と電気的に接続されたコレクタ電極（Ｃ）１２ａと、ＦＷＤ領域のＮ＋型領域９と電気的に接続されたカソード電極（Ｋ）１２ｂとが形成されている。本実施形態では、コレクタ電極（Ｃ）１２ａとカソード電極（Ｋ）１２ｂとは、連続した形状の単一の電極１２として形成されており、互いに電気的に接続された状態となっている。
【００３３】
このように、ＩＧＢＴとＦＷＤは、ＩＧＢＴのエミッタ電極１１ａとコレクタ電極１１ｂおよびＦＷＤのアノード電極１１ｂとカソード電極１２ｂが、それぞれ、半導体基板１の表面１ａと裏面１ｂに形成されていることから縦型である。また、ＩＧＢＴのエミッタ電極１１ａとＦＷＤのアノード電極１１ｂが電気的に接続されており、ＩＧＢＴのコレクタ電極１２ａとＦＷＤのカソード電極１２ｂが電気的に接続されていることから、ＩＧＢＴとＦＷＤの順電流が流れる方向が逆方向となっており、ＩＧＢＴとダイオードとが逆並列に接続されている。
【００３４】
そして、本実施形態では、ＩＧＢＴ領域内において、半導体基板１の裏面１ｂに複数のトレンチ２１が形成されている。これらのトレンチ２１は、図中横方向で等間隔に配置されており、１つのトレンチ２１は、所定の幅で、図中奥行き方向に延びた形状である。すなわち、これらのトレンチ２１は、ストライプ状に配置された平面レイアウトとなっている。なお、図中横方向とは、ＩＧＢＴ領域とＦＷＤ領域とが並んでいる方向を意味し、図中奥行き方向とは、ＩＧＢＴ領域とＦＷＤ領域とが並んでいる方向に対して、略垂直な方向を意味する。また、１つのトレンチ２１は、半導体基板１の裏面１ｂからＦＳ層３ａに到達する深さであり、言い換えると、トレンチ２１の底部２１ａがＦＳ層３ａ内に位置している。
【００３５】
また、これらのトレンチ２１の内部には、トレンチ２１の内部が絶縁領域として機能するように、絶縁体２２が埋め込まれている。具体的には、トレンチ２１の内部に、ＳｉＯ２等の１種類の絶縁体２２が埋め込まれている。このトレンチ２１の内部に埋め込まれた絶縁体２２が特許請求の範囲に記載の抵抗増大手段に相当する。
【００３６】
なお、トレンチ２１の深さや幅、トレンチ２１の数や、隣り合うトレンチ２１の間隔等は、ＦＳ層３ａの図中横方向、すなわち、半導体基板１の表面１ａに平行な方向であって、ＩＧＢＴ領域とＦＷＤ領域が並んでいる方向での抵抗の大きさが所望の大きさとなるように、任意に設定される。
【００３７】
次に、上記した構造の半導体装置の製造方法を説明する。図２（ａ）、（ｂ）、（ｃ）に、本実施形態の一例における半導体装置の製造方法を説明するための図を示す。
【００３８】
図２（ａ）に示すように、Ｎ−型の半導体基板１を用意する。このときの半導体基板１は、半導体装置の製造後における半導体基板１よりも厚いものである。そして、半導体基板１の裏面１ｂからトレンチ２１を形成し、トレンチ２１の内部に、絶縁体２２を埋め込む。
【００３９】
続いて、図２（ｂ）に示すように、半導体基板１を裏面１ｂ側から研削し、半導体基板１を薄くする。なお、ＩＧＢＴ領域のＰ型ベース領域５、Ｎ＋型エミッタ領域６、ゲート電極８や、ＦＷＤ領域のＰ型領域１０等は、半導体基板１を裏面１ｂ側から研削する前に形成される。
【００４０】
続いて、図２（ｃ）に示すように、Ｎ型層３、Ｐ＋型層２、Ｎ＋型層９をイオン注入および熱拡散法により形成する。その後、半導体基板１の表面１ａ、裏面１ｂに各電極１１、１２を形成した後、従来と同様の製造工程を経ることで、上記した構造の半導体装置が製造される。
【００４１】
なお、ここでは、図２（ａ）に示す工程でトレンチ２１を形成した後、図２（ｂ）に示す工程で半導体基板１を研削する場合を説明したが、以下に説明するように、上記した工程の順番を変更しても良い。
【００４２】
図３（ａ）、（ｂ）（ｃ）に、本実施形態の他の例における半導体装置の製造方法を説明するための図を示す。図３（ａ）に示すように、厚い半導体基板１を用意した後、図３（ｂ）に示すように、半導体基板１を裏面１ｂ側から研削する。その後、図３（ｃ）に示すように、半導体基板１の裏面１ｂにトレンチ２１を形成した後、Ｎ型層３、Ｐ＋型層２、Ｎ＋型層９をイオン注入および熱拡散法により形成する。なお、Ｎ型層３、Ｐ＋型層２、Ｎ＋型層９の形成と、トレンチ２１の形成の順番を入れ替えても良い。
【００４３】
このように、半導体基板１を研削した後に、半導体基板１の裏面１ｂにトレンチ２１を形成することもできる。ただし、半導体基板１の取り扱い易さの観点では、図２（ａ）〜（ｃ）に示すように、半導体基板１を研削する前に、半導体基板１の裏面１ｂにトレンチ２１を形成することが好ましい。厚い状態の半導体基板１にトレンチ２１を形成した場合、トレンチ２１が形成されている状態であっても、半導体基板１が厚いので、搬送等の基板の扱いが容易となるからである。
【００４４】
次に、本実施形態の主な効果について説明する。
【００４５】
本実施形態では、ＩＧＢＴ領域において、半導体基板１の裏面１ｂ側に、底部２１ａがＦＳ層３ａ内に位置し、ＦＳ層３ａ中の図中横方向での電流経路に対して垂直な方向に延びた形状のトレンチ２１を複数形成し、その内部に絶縁体２２を埋め込んでいる。
【００４６】
これにより、ＩＧＢＴ領域のＦＳ層３ａのうち、トレンチ２１が形成されている部分において、ＦＳ層３ａの半導体基板１の厚さ方向での端から端までの距離を狭め、ＦＳ層３ａ中の図中横方向での電流経路の幅を狭めることにより、ＦＳ層３ａのうちのトレンチ２１が形成されている部分の抵抗を、トレンチが形成されていない部分よりも増大させている。
【００４７】
ここで、図４に、本実施形態の半導体装置の断面構造と等価回路とを併せて示す。上記したように、ＦＳ層３ａは、トレンチ２１によって、図中横方向での電流経路の幅が狭められていることから、トレンチ２１による横方向抵抗成分が新たに形成されていると言える。
【００４８】
このため、ＦＳ層３の横方向抵抗成分、すなわち、ＩＧＢＴチャネルからの電子電流が、ＩＧＢＴ領域のＮ−型層４およびＮ型ＦＳ層３ａと、ＦＷＤ領域のＮ型ＦＳ層３ｂおよびＮ＋型領域９とを通って、半導体基板１の裏面電極１２に流れるとした場合のＩＧＢＴ領域およびＦＷＤ領域のＮ型ＦＳ層３の抵抗成分Ｒ２’は、以下に示すように、概ね、トレンチ２１が形成されていないとした場合のＦＳ層３が有する抵抗成分Ｒ２に、１つのトレンチによって増大されたＦＳ層３の抵抗成分、すなわち、トレンチ内の絶縁体２２による抵抗成分Ｒ３、Ｒ４が加わったものとして表される。
Ｒ２’＝Ｒ２＋Ｒ３＋Ｒ４
なお、この式は、図４に示すように、半導体基板１の表面側に位置するＩＧＢＴチャネルからの電子電流が、ＩＧＢＴ領域内のＮ−型層４およびＦＳ層３ａと、ＦＷＤ領域のＮ型ＦＳ層３ｂおよびＮ＋型領域９とを通って半導体基板１の裏面電極１２に流れる経路中に、２つのトレンチ２１が形成されている場合のＦＳ層３の横方向抵抗成分Ｒ２’を示している。
【００４９】
したがって、本実施形態では、半導体基板１の裏面１ｂにトレンチ２１が形成されていない図１４に示す半導体装置のＦＳ層３の横方向抵抗成分Ｒ２と比較して、ＦＳ層３の横方向抵抗成分Ｒ２’が大きくなっている（Ｒ２＜Ｒ２’）。このため、表面からのＩＧＢＴチャネルからの電子電流が、ＩＧＢＴ領域のＦＳ層３ａと、ＦＷＤ領域のＮ型ＦＳ層３ｂおよびＮ＋型領域９とを通る経路におけるＩ×Ｒドロップを、図１４に示す半導体装置よりも、ＩＧＢＴの裏面側ダイオードを動作させるために必要な大きさに早く到達させることができる。これにより、ＩＧＢＴの裏面ダイオードのターンオンを助け、ホール注入を促進させることができ、すなわち、ＩＧＢＴ動作をしやすくすることができる。したがって、本実施形態によれば、スナップバックの発生を抑制でき、本来のＩ−Ｖ特性に近づけることができる。
【００５０】
また、スナップバックの発生をより抑制するためには、ＦＳ層３の横方向抵抗成分Ｒ２’が、図４中のＮ−型層４の抵抗成分Ｒ１よりも大きくなるように、トレンチ２１の深さや幅、トレンチ２１の数や、隣り合うトレンチ２１の間隔等を設定して、ＦＳ層３ａに対してトレンチ２１を形成することが好ましい。なお、ＦＳ層３の横方向抵抗成分Ｒ２’およびＮ−型層４の抵抗成分Ｒ１は、例えば、ＦＳ層３およびＮ−型層４の全域の抵抗値を電流経路の数で割った平均値として測定可能である。
【００５１】
次に、図５に、本実施形態の第２の例における半導体装置の断面図を示す。なお、図１と同様の構成部については、図１と同一の符号を付している。
【００５２】
図１に示す半導体装置では、半導体基板１の裏面１ｂに形成されているトレンチ２１は、底部２１ａがＦＳ層３ａの内部に位置する深さであったが、図５に示すように、図１中のトレンチ２１の深さを変更することもできる。すなわち、図５に示す半導体装置では、半導体基板１の裏面１ｂに形成されているトレンチ２１は、ＦＳ層３ａを貫通しており、トレンチ２１の底部２１ａがＮ−型層４に達している。
【００５３】
これにより、図５に示す半導体装置によれば、ＦＳ層３ａが横方向の電流経路が遮断された状態となるため、図１に示す半導体装置よりも、大きな効果が得られる。
【００５４】
なお、複数のトレンチ２１を形成する場合では、これらのトレンチ２１を全て同じ深さで統一したり、深さを異ならせたりしても良い。例えば、第１の例と第２の例とを組み合わせることもできる。
【００５５】
また、本実施形態では、第１、第２の例において、トレンチ２１の内部に、１種類の絶縁体を形成する場合を説明したが、複数の種類の絶縁体を形成しても良い。例えば、トレンチ２１の内壁にＳｉＯ２膜を形成し、ＳｉＯ２膜の表面上に、導電性不純物が添加されていないＰｏｌｙＳｉを形成しても良い。
【００５６】
また、トレンチ２１の内部の全体もしくは一部が、ＦＳ層３ａに対して絶縁体として機能し、ＦＳ層３ａの抵抗を増大させることができれば、トレンチ２１の内部に、絶縁体と導電体の両方を形成しても良い。例えば、トレンチ２１の内壁にＳｉＯ２膜を形成し、ＳｉＯ２膜の表面上に、導電性不純物が添加されたＰｏｌｙＳｉを形成しても良い。この場合、さらに、ＰｏｌｙＳｉの電位をフローティングにしたり、コレクタ電位にしたりすることができる。ただし、この場合、ＰｏｌｙＳｉの電位をコレクタ電位とする方が好ましい。トレンチ内のＰｏｌｙＳｉがコレクタ電位の場合、空乏層の広がりを抑制でき、半導体装置の耐圧に有利となるからである。
【００５７】
（第２実施形態）
図６、７に、本実施形態の第１、第２の例における半導体装置の断面図を示す。なお、これらの図では、図１と同様の構成部については、図１と同一の符号を付している。
【００５８】
本実施形態では、図１、５中のトレンチ２１の代わりに、Ｐ型領域によって、ＩＧＢＴ領域のＦＳ層３ａの横方向抵抗を増大させる例を説明する。
【００５９】
図６に示す半導体装置では、Ｐ＋型コレクタ領域２の一部２３が、複数の箇所で、ＦＳ層３ａに向けて突出しており、図１４中のＦＳ層３ａの一部がＰ型領域２３に置き換わった構成となっている。言い換えると、ＦＳ層３ａの内部に、Ｐ＋型コレクタ領域２と連なっている抵抗増大手段としてのＰ型領域２３が複数形成されている。これらのＰ型領域２３は、第１実施形態で説明したトレンチ２１と同様に、ＩＧＢＴ領域内のＦＳ層３ａの全域に、図中横方向に等間隔で配置されており、１つのＰ型領域２３は、所定の幅で、図中奥行き方向に延びた形状である。また、これらのＰ型領域２３は、例えば、Ｐ＋型コレクタ領域２の形成を目的とは別にイオン注入を行うことで、形成可能である。
【００６０】
また、図７に示す半導体装置では、図６に示す半導体装置と異なり、ＦＳ層３ａの内部に、Ｐ＋型コレクタ領域２と連続していない複数の抵抗増大手段としてのＰ型領域２４が形成されている。これらのＰ型領域２４は、図６に示すＰ型領域２３をイオン注入により形成する場合よりも、イオン注入の深さを深く調整することで形成可能である。なお、図７に示す半導体装置は、Ｐ型領域２４がＰ＋型コレクタ領域２と連続していない点を除いて、図６に示す半導体装置と同様の構造である。
【００６１】
本実施形態では、ＦＳ層３ａの内部のＰ型領域２３、２４によって、ＩＧＢＴ領域のＦＳ層３ａに対して横方向抵抗成分が新たに形成されているので、第１実施形態と同様の効果を有している。
【００６２】
（第３実施形態）
図８、９に、本実施形態の第１、第２の例における半導体装置の断面図を示す。なお、これらの図では、図１と同様の構成部については、図１と同一の符号を付している。
【００６３】
本実施形態では、図１、５中のトレンチ２１の代わりに、イオン注入されたイオン注入領域を形成することで、ＩＧＢＴ領域のＦＳ層３ａの横方向抵抗を増大させる例を説明する。
【００６４】
図８に示す半導体装置では、ＩＧＢＴ領域のＦＳ層３ａの内部にイオン注入によってダメージが与えられているダメージ領域２５が形成されている。このダメージ領域２５では、他の領域よりも結晶性が低下しており、電気抵抗が他の領域よりも大きくなっている。このダメージ領域２５は、ＦＳ層３ａの横方向の電流経路を遮るように、例えば、半導体基板１の裏面１ｂからＮ−型層４にかけて形成されており、第１実施形態で説明したトレンチ２１と同様に、ＩＧＢＴ領域内のＦＳ層３ａの全域に、図中横方向に等間隔で配置されており、１つのダメージ領域２５は、所定の幅で、図中奥行き方向に延びた形状となっている。なお、イオン注入の際に用いられるイオン種は適宜選択が可能である。
【００６５】
また、図９に示す半導体装置では、図８中のダメージ領域２５の代わりに、ＦＳ層３ａに複数のＳｉＯ２領域２６が複数形成されている。また、これらのＳｉＯ２領域２６は、Ｎ型層３の形成とは別に、イオン種としてＯ（酸素）を用いたイオン注入を施すことにより、形成可能である。なお、イオン種としてＯ（酸素）を用いる代わりに、Ｎ（窒素）を用いることで、ＳｉＯ２領域２６の代わりに、ＳｉＮ領域を形成しても良い。
【００６６】
本実施形態では、上記したダメージ領域２５およびＳｉＯ２領域２６によって、ＩＧＢＴ領域のＦＳ層３ａに対して横方向抵抗成分が新たに形成されているので、第１実施形態と同様の効果を有している。
【００６７】
（第４実施形態）
図１０、１１に、本実施形態の第１、第２の例における半導体装置の断面図を示す。なお、これらの図では、図１と同様の構成部については、図１と同一の符号を付している。
【００６８】
本実施形態では、図１、５中のトレンチ２１を形成する代わりに、ＦＳ層３ａの幅や不純物濃度を部分的に変更することで、ＩＧＢＴ領域のＦＳ層３ａの横方向抵抗を増大させる例を説明する。
【００６９】
図１０に示す半導体装置では、ＩＧＢＴ領域のＦＳ層３ａに対して、ＦＳ層３ａよりも不純物濃度が低いＮ−型層４の一部４ａが複数箇所で突出している構造となっている。このＮ−型層４の一部４ａが特許請求の範囲に記載の抵抗増大手段に相当する。
【００７０】
言い換えると、ＦＳ層３ａの半導体基板１の表面１ａ側から部分的に凹形状となっている凹部２７が複数形成されており、その部分での半導体基板１の厚さ方向における幅３ｃが、他の部分の幅３ｄよりも狭くなっている。
【００７１】
また、図１０に示す半導体装置では、凹部２７は、第１実施形態で説明したトレンチ２１と同様に、ＩＧＢＴ領域内のＦＳ層３ａの全域に、図中横方向に等間隔で配置されており、１つの凹部２７は、所定の幅で、図中奥行き方向に延びた形状となっている。
【００７２】
また、具体的には、図１０に示す半導体装置では、ＦＳ層３ａの凹部２７が形成されている部分での幅３ｃは、他の部分での幅３ｄの半分程度となっている。なお、ＦＳ層３ａの凹部２７が形成されている部分での幅３ｃは、その部分がＦＳ層として機能するのに十分な大きさとなっている。
【００７３】
また、図１１に示す半導体装置では、ＦＳ層３ａに、ＦＳ層中の他の領域よりも不純物濃度が低い低濃度領域２８が、第１実施形態で説明したトレンチ２１と同様に、ＩＧＢＴ領域内のＦＳ層３ａの全域に、図中横方向に等間隔で配置されており、１つの低濃度領域２８は、所定の幅で、図中奥行き方向に延びた形状となっている。この低濃度領域２８は、Ｎ−型層４とは不純物濃度が異なる領域であるが、Ｎ−型層４よりも高濃度もしくは低濃度どちらであっても良い。
【００７４】
なお、図１０中の凹部２７を有するＦＳ層３ａや、図１１中の低濃度領域２８を有するＦＳ層３ａは、例えば、凹部２７もしくは低濃度領域２８が形成される領域とそれ以外の他の領域とにおいて、イオン注入を選択的に施すことで形成可能である。
【００７５】
本実施形態では、上記したＮ−型層４の一部４ａや低濃度領域２８によって、ＩＧＢＴ領域のＦＳ層３ａに対して横方向抵抗成分が新たに形成されているので、第１実施形態と同様の効果を有している。
【００７６】
（他の実施形態）  
（１）図１２、１３に、他の実施形態の第１、第２の例における半導体装置の断面図を示す。なお、これらの図では、図１と同様の構成部については、図１と同一の符号を付している。
【００７７】
上記した各実施形態では、半導体基板１のうちのＦＷＤ領域の全域に、ＦＳ層３ｂが形成されており、ＦＳ層３ｂがＦＷＤ領域の全てのＮ＋型層９と接合されている場合を例として説明したが、図１２に示すように、ＦＳ層３ｂを、Ｎ＋型層９の一部と接合させるように、ＦＷＤ領域のうちの一部にのみ形成しも良い。
【００７８】
また、図１３に示すように、Ｎ型層３をＩＧＢＴ領域とＦＷＤ領域のうちのＩＧＢＴ領域にのみ形成しても良い。ただし、Ｎ型層３がＩＧＢＴ領域だけでなく、ＦＷＤ領域にも形成されていることが好ましい。このような構造の場合に本発明の効果が顕著となるからである。すなわち、このような構造の場合、上記したトレンチ２１内の絶縁体２２等の抵抗増大手段が形成されていないと、半導体基板１の表面側に位置するＩＧＢＴチャネルからの電子電流が、ＩＧＢＴ領域内のＮ−型層４およびＦＳ層３ａと、ＦＷＤ領域のＦＳ層３ｂおよびＮ＋型領域９とを通って半導体基板１の裏面電極１２に流れる経路での電気抵抗が低くなるため、スナップバック現象が生じやすくなるところ、上記したトレンチ２１内の絶縁体２２等の抵抗増大手段をＦＳ層３に形成することで、このスナップバック現象の発生を抑制できるからである。
【００７９】
また、Ｎ型層３をＩＧＢＴ領域にのみ形成に形成する場合では、図示しないが、図１３中のコレクタ領域２の右端をＦＷＤ領域側に延長させ、コレクタ領域２の右端部分では、コレクタ領域２の上にＮ型層３が位置しない構造とすることもできる。  
【００８０】
ただし、高耐圧構造にするという観点では、コレクタ領域２とＮ−型層４との間に、必ず、ＦＳ層３が配置されている構造が好ましい。このようにＦＳ層３を配置することで、空乏増の広がりがＰ型コレクタ領域２に到達するのを防止できるからである。
【００８１】
（２）上記した各実施形態では、トレンチ２１内の絶縁体２２等の抵抗増大手段を、ＩＧＢＴ領域のＦＳ層３ａの全域に形成していたが、ＦＳ層３ａの横方向抵抗を増大して、スナップバック現象の発生を抑制できれば、ＦＳ層３ａの一部の領域にのみ形成しても良い。すなわち、ＩＧＢＴ領域のＦＳ層３ａのうち、半導体基板１の表面側に位置するＩＧＢＴチャネルからの電子電流が、ＩＧＢＴ領域内のＮ−型層４およびＦＳ層３ａと、ＦＷＤ領域のＦＳ層３ｂおよびＮ＋型領域９とを通って半導体基板１の裏面電極１２に流れる経路中に、抵抗増大手段を配置すれば良い。
【００８２】
したがって、少なくとも、ＩＧＢＴ領域のＦＳ層３ａのうち、ＦＷＤ領域との境界部に、上記したトレンチ２１内の絶縁体２２等の抵抗増大手段が配置されていれば良い。なお、境界部とは、ＩＧＢＴとして機能する領域とダイオードとして機能する領域の境界部分を意味し、ＩＧＢＴとＦＷＤの緩衝領域や、境界部分の近傍を含む意味である。
【００８３】
また、上記した各実施形態では、１つのトレンチ２１等の抵抗増大手段の形状が、図中奥行き方向に延びた形状である場合を例として説明したが、トレンチ２１等の抵抗増大手段は、必ずしも図中奥行き方向で１つの連続した形状でなくても良く、トレンチ２１等の抵抗増大手段を図中奥行き方向で複数に分割した形状としても良い。すなわち、図中横方向および図中奥行き方向において、複数の抵抗増大手段を配置することもできる。
【００８４】
このようにしても、抵抗増大手段を配置しない場合と比較して、ＩＧＢＴ領域のＦＳ層３ａに対して横方向抵抗成分を新たに形成できるため、上記した各実施形態と同様の効果を有する。
【００８５】
（３）上記した各実施形態では、ＩＧＢＴのゲート電極の構造として、いわゆるトレンチゲート構造を採用する場合を例として説明したが、トレンチゲート構造に限らず、プレーナ等の他の構造とすることもできる。
【００８６】
また、上記した各実施形態では、ＩＧＢＴをいわゆる間引き構造としたが、この構造に限らず、他の構造とすることもできる。
【００８７】
（４）上記した各実施形態では、エミッタ電極（Ｅ）１１ａとアノード電極（Ａ）１１ｂとが、連続した形状の単一の電極１１として形成されている場合を例として説明したが、互いに電気的に接続された状態であれば、必ずしもエミッタ電極（Ｅ）１１ａとアノード電極（Ａ）１１ｂとが、連続した形状の単一の電極１１で構成されていなくても良い。なお、コレクタ電極（Ｃ）１２ａとカソード電極（Ｋ）１２ｂについても、同様である。
【００８８】
（５）上記した各実施形態では、第１導電型、第２導電型を、それぞれ、Ｎ型、Ｐ型とする場合を例として説明したが、逆に、Ｐ型、Ｎ型にすることもできる。すなわち、Ｎチャネル型のＩＧＢＴを例として説明したが、Ｐチャネル型のＩＧＢＴにおいても、本発明を適用することができる。
【００８９】
なお、上記した各実施形態は、実施可能な範囲で、組み合わせることもできる。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１実施形態の第１の例における半導体装置の断面図である。
【図２】図１の半導体装置の製造方法の一例を説明するための半導体基板の断面図である。
【図３】図１の半導体装置の製造方法の他の例を説明するための半導体基板の断面図である。
【図４】図１の半導体装置の断面構造と等価回路とを併せて示す図である。
【図５】本発明の第１実施形態の第２の例における半導体装置の断面図である。
【図６】本発明の第２実施形態の第１の例における半導体装置の断面図である。
【図７】本発明の第２実施形態の第１の例における半導体装置の断面図である。
【図８】本発明の第３実施形態の第１の例における半導体装置の断面図である。
【図９】本発明の第３実施形態の第１の例における半導体装置の断面図である。
【図１０】本発明の第４実施形態の第１の例における半導体装置の断面図である。
【図１１】本発明の第４実施形態の第１の例における半導体装置の断面図である。
【図１２】本発明の他の実施形態の第１の例における半導体装置の断面図である。
【図１３】本発明の他の実施形態の第１の例における半導体装置の断面図である。
【図１４】本発明者が検討した構造の半導体装置の断面図である。
【図１５】図１４の半導体装置のＩ−Ｖ特性を示すである。
【符号の説明】
【００９１】
１…半導体基板、２…Ｐ＋型コレクタ領域、
３…Ｎ型層、３ａ…ＦＳ層、３ｂ…ＦＷＤ領域のＮ型層、
４…Ｎ−型層、５…Ｐ型ベース領域、６…Ｎ＋型エミッタ領域、
８…ゲート電極、９…Ｎ＋型領域、１０…Ｐ型アノード領域、
１１…表面電極、１１ａ…エミッタ電極、１１ｂ…アノード電極、
１２…裏面電極、１２ａ…コレクタ電極、１２ｂ…カソード電極、
２１…トレンチ、２２…絶縁体、２３、２４…Ｐ型領域、
２５…ダメージ領域、２６…ＳｉＯ２領域、
２７…ＦＳ層の凹部、２８…低濃度領域。
【図１】
2007184486.tif 000003
【図２】
2007184486.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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