(57)【要約】【課題】分極反転特性に優れ、安定動作が可能な強誘電体キャパシタを提供する。【解決手段】強誘電体キャパシタは、下部電極と、下部電極の上に形成された強誘電体膜と、強誘電体膜の上に形成された上部電極とよりなる強誘電体キャパシタであって、強誘電体膜の膜厚は、１２０ｎｍ以下であって、且つ、強誘電体膜の分極反転時間は、２００ｎｓ以下である。【選択図】図４
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【特許請求の範囲】
【請求項１】
下部電極と、前記下部電極の上に形成された強誘電体膜と、前記強誘電体膜の上に形成された上部電極とよりなる強誘電体キャパシタであって、
前記強誘電体膜の抗電圧は、１．５Ｖ以下であって、且つ、前記強誘電体膜の分極反転時間は、２００ｎｓ以下であることを特徴とする強誘電体キャパシタ。
【請求項２】
前記強誘電体膜は、酸化ビスマス層とペロブスカイト層とが交互に積層されたビスマス層状ペロブスカイト型構造を有し、
（Ｂｉ2Ｏ2）2+ ( Ａm-1ＢmＯ3m+1）2-
（但し、Ａは２価または３価の金属であり、 Ｂは４価または５価の金属であり、ｍは２、３、４、または５の値を満たす。）よりなる一般式で表され、
ＡがＳｒからなり、ＢがＴａとＮｂからなり、ｍ＝２において、
前記強誘電体膜の膜厚は、１２０ｎｍ以下であることを特徴とする請求項１に記載の強誘電体キャパシタ。
【請求項３】
前記強誘電体膜の抗電圧は、１．０Ｖ以下であって、且つ、前記強誘電体膜の分極反転時間は、１００ｎｓ以下であることを特徴とする請求項１に記載の強誘電体キャパシタ。
【請求項４】
前記強誘電体膜は、酸化ビスマス層とペロブスカイト層とが交互に積層されたビスマス層状ペロブスカイト型構造を有し、
（Ｂｉ2Ｏ2）2+ ( Ａm-1ＢmＯ3m+1）2-
（但し、Ａは２価または３価の金属であり、 Ｂは４価または５価の金属であり、ｍは２、３、４、または５の値を満たす。）よりなる一般式で表され、
ＡがＳｒであり、ＢはＴａとＮｂからなり、ｍ＝２において、
前記強誘電体膜の膜厚は、８０ｎｍ以下であることを特徴とする請求項３に記載の強誘電体キャパシタ。
【請求項５】
前記強誘電体膜の抗電圧は、０．６Ｖ以下であって、且つ、前記強誘電体膜の分極反転時間は、２０ｎｓ以下であることを特徴とする請求項１に記載の強誘電体キャパシタ。
【請求項６】
前記強誘電体膜は、酸化ビスマス層とペロブスカイト層とが交互に積層されたビスマス層状ペロブスカイト型構造を有し、
（Ｂｉ2Ｏ2）2+ ( Ａm-1ＢmＯ3m+1）2-
（但し、Ａは２価または３価の金属であり、 Ｂは４価または５価の金属であり、ｍは２、３、４、または５の値を満たす。）よりなる一般式で表され、
ＡがＳｒであり、ＢはＴａとＮｂからなり、ｍ＝２において、
前記強誘電体膜の膜厚は、５０ｎｍ以下であることを特徴とする請求項５に記載の強誘電体キャパシタ。
【請求項７】
前記強誘電体膜の組成は、ストイキオメトリ組成からのずれが１０％以内の組成であることを特徴とする請求項１、３、５のうちのいずれか１項に記載の強誘電体キャパシタ。
【請求項８】
前記ストイキオメトリ組成は、ＳｒＢｉ2（Ｔａ1-bＮｂb）2Ｏ9であり、
前記強誘電体膜の組成は、ＳｒxＢｉy（Ｔａ1-bＮｂb）2Ｏ5+x+3y/2（０．９≦ｘ≦１、２≦ｙ≦２．２、０．５＜ｂ≦１）であることを特徴とする請求項７に記載の強誘電体キャパシタ。
【請求項９】
請求項１〜７のうちのいずれか１項に記載の強誘電体キャパシタを製造する方法であって、
前記強誘電体膜は、前記強誘電体膜の構成元素を主成分とする有機金属材料を使用したＭＯＣＶＤ法により形成することを特徴とする強誘電体キャパシタの製造方法。
【請求項１０】
前記下部電極は、貴金属を主成分とする有機金属材料を使用したＭＯＣＶＤ法により形成され、
前記上部電極は、貴金属を主成分とする有機金属材料を使用したＭＯＣＶＤ法により形成されることを特徴とする請求項９に記載の強誘電体キャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体材料を用いた強誘電体メモリに関し、強誘電体膜の分極反転速度の高速化を可能とする強誘電体キャパシタ及びその製造方法に関するものである。
【背景技術】
【０００２】
強誘電体メモリの開発において、２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量のスタック型構造を有する強誘電体メモリを実現するためには、集積度の大幅な向上、すなわち、微細化が不可欠であり、さらに、高速動作を図ることが要求されている。例えば、特許文献１及び２に、強誘電体メモリの高速動作を図る方法が提案されている。
【０００３】
例えば、第１の従来例は、強誘電体膜として、ＡＢＯ3 （但し、Ａ及びＢは金属）の強誘電体結晶構造を持つＰＺＴよりなる強誘電体膜を形成する場合については、ＰＴＯよりなるシード層を形成した後にＰＺＴよりなる強誘電体膜を成膜してキュリー温度Ｔｃを低下させることにより、強誘電体キャパシタの分極反転特性の劣化を防止して、強誘電体メモリの高速動作を図る方法が提案されている（例えば、特許文献１参照）。
【０００４】
また、例えば、第２の従来例は、強誘電体膜として、ビスマス層状の強誘電体結晶構造を持つＳＢＴよりなる強誘電体膜を形成する場合については、強誘電体膜を構成するＳｒをＢａに置換することによって抗電圧を小さくすることができること、又はＴａをＮｂに置換することによって残留分極を大きくすることができることを利用して、強誘電体メモリの高速動作を図る方法が提案されている（例えば、特許文献２参照）。
【特許文献１】特開平７−９９２５２号公報
【特許文献２】特開平９−２５１２４号公報（特許第３１０６９１３号公報）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、第１の従来例では、強誘電体のキュリー温度Ｔｃを低下させるために、高温でのキャパシタの動作が不安定になり、リテンション又はインプリントの信頼性特性が劣化する。また、所望のキュリー温度Ｔｃに調整するために精密な組成制御が要求される。また、プロセスの安定性が不安定であって、その安定性の劣化を完全に抑制することは未だに困難な状況である。
【０００６】
また、本件発明者が詳細に検討したところ、第１及び第２の従来例の方法を用いて強誘電体キャパシタを形成した場合には、強誘電体キャパシタの分極反転特性が劣化することが分かった。特に、第２の従来例のようにスピンコーティングを使用した溶液塗布法によって、作製した強誘電体キャパシタでは実用的な分極量を発現するために、ストイキオメトリ組成からずらすため、分極反転特性の劣化が顕著であった。
【０００７】
前記に鑑み、本発明の目的は、高速動作が可能な強誘電体メモリを実現するための強誘電体キャパシタ及びその製造方法を提供することである。また、安定動作が可能な強誘電体メモリを実現するための強誘電体キャパシタ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明の第１の側面に係る強誘電体キャパシタは、下部電極と、下部電極の上に形成された強誘電体膜と、強誘電体膜の上に形成された上部電極とよりなる強誘電体キャパシタであって、強誘電体膜の抗電圧が１．５Ｖ以下であるときに、強誘電体膜の分極反転時間が２００ｎｓ以下であり、優れた分極反転特性及び安定動作を実現する。そして、このときの強誘電体膜は、ＳｒＢｉ2（Ｔａ1-xＮｂx）2Ｏ9（通称、ＳＢＴＮ）からなるｍ＝２の層状ペロブスカイト構造を有し、強誘電体膜の膜厚が１２０ｎｍ以下である。
【０００９】
また、本発明の第１の側面に係る強誘電体キャパシタにおいて、強誘電体膜の抗電圧が１．０Ｖ以下であるときに、強誘電体膜の分極反転時間が１００ｎｓ以下であり、より優れた分極反転特性及び安定動作を実現することができる。このときの強誘電体膜は、ＳｒＢｉ2（Ｔａ1-xＮｂx）2Ｏ9からなるｍ＝２の層状ペロブスカイト構造を有し、強誘電体膜の膜厚が８０ｎｍ以下である。
【００１０】
また、本発明の第１の側面に係る強誘電体キャパシタにおいて、強誘電体膜の抗電圧が０．６Ｖ以下であるときに、強誘電体膜の分極反転時間が２０ｎｓ以下であり、さらに優れた分極反転特性及び安定動作を実現する。このときの強誘電体膜は、ＳｒＢｉ2（Ｔａ1-xＮｂx）2Ｏ9からなるｍ＝２の層状ペロブスカイト構造を有し、強誘電体膜の膜厚が５０ｎｍ以下である。
【００１１】
また、本発明の第１の側面に係る強誘電体キャパシタの製造方法において、強誘電体膜は、強誘電体膜の構成元素を主成分とする有機金属材料を使用したＭＯＣＶＤ法により形成されることを特徴とする。これにより、より薄膜の強誘電体膜を得られる。
【００１２】
さらに、下部電極及び上部電極は、貴金属を主成分とする有機金属材料を使用したＭＯＣＶＤ法により形成されることが好ましい。
【発明の効果】
【００１３】
本発明の強誘電体キャパシタによると、半導体プロセス中における強誘電体材料の劣化、特に半導体の微細化に伴う強誘電体の薄膜化や低電圧動作化よる電気的特性の低下を防いで、高速動作及び安定動作に優れた強誘電体キャパシタを実現できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００１５】
（第１の実施形態）
本発明の第１の実施形態に係る強誘電体キャパシタ及びその製造方法について説明する。
【００１６】
図１（ａ）〜（ｃ）並びに図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る強誘電体キャパシタの製造方法を工程順に示す断面図である。
【００１７】
図１（ａ）に示すように、メモリセルトランジスタ（図示せず）などが形成されている半導体基板１０１の上に、例えばＢＰＳＧ（例えばＢ又はＰなどが添加されてなるＳｉＯ2 ）膜よりなる第１の層間絶縁膜１０２を形成する。続いて、第１の層間絶縁膜１０２に、下端が半導体基板１０１の上面に到達し、例えばタングステン又はポリシリコンよりなるコンタクトプラグ１０３を形成する。続いて、第１の層間絶縁膜１０２の上に、下面がコンタクトプラグ１０３の上端に接続し、例えばＩｒＯ、Ｉｒ、ＴｉＡｌＮ及びＴｉＮのうちいずれか一層又は選択された複数層よりなる酸素バリアとして機能するバリア層と、後述する強誘電体膜の結晶成長を促進する貴金属層とが下からこの順で積層されてなる下部電極１０４を形成する。なお、下部電極１０４は、第１のコンタクトプラグ３０３を覆うようにパターニングされる。
【００１８】
ここで、下部電極１０４のうち、後述する強誘電体膜１０６と接する貴金属層を形成する際には、ＰｔやＩｒやＲｕから選択された貴金属を主成分とする有機金属材料を使用したＭＯＣＶＤ法によって形成する。これにより、下部電極１０４のうちの上層部分は緻密な結晶構造を有し、強誘電体の構成元素の外方拡散を抑制できる構造を有している。なお、下部電極１０４の上部の貴金属層として、酸素を含有する構成を採用してもよいが、化合物を使用する場合はストイキオメトリ組成（実際の化合物の組成が化学式どおりになっている状態）からのズレが１０％以内になるように形成することが好ましい。
【００１９】
次に、図１（ｂ）に示すように、第１の層間絶縁膜１０２の上に、下部電極１０４を覆うように、例えばＳｉＯ2 又はＯ3ＴＥＯＳ よりなる埋め込み絶縁膜を成膜した後に、ＣＭＰを用いて下部電極１０４の上面を露出させることにより、第１の層間絶縁膜１０２の上に、下部電極１０４を取り囲む埋め込み絶縁膜１０５を形成する。なお、ここでは、下部電極１０４を絶縁膜中に埋め込む構成にしているが、この構成に限定されるものではない。
【００２０】
次に、図１（ｃ）に示すように、下部電極１０４及び埋め込み絶縁膜１０５の上に、例えば、ＳＢＴＮからなる強誘電体膜１０６、及びＰｔ、Ｉｒ及びＩｒＯのうちいずれか１層又は選択された複数層よりなる導電膜１０７を下から順に形成する。ここで、強誘電体膜１０６の形成としては、構成元素を主成分とする有機金属材料を使用したＭＯＣＶＤ法により形成される。例えば、その後、強誘電体膜が結晶化されない程度の温度で加熱処理を行ってもよい。
【００２１】
なお、ＳＢＴＮからなる強誘電体膜とは、酸化ビスマス層とペロブスカイト層とが交互に積層されたビスマス層状ペロブスカイト型構造を有し、（Ｂｉ2Ｏ2）2+ ( Ａm-1ＢmＯ3m+1）2-（但し、Ａは２価または３価の金属であり、 Ｂは４価または５価の金属であり、ｍは２、３、４、または５の値を満たす。）よりなる一般式において、ＡをＳｒとし、ＢをＴａとＮｂとし、ｍ＝２とする。
【００２２】
強誘電体膜１０６を構成する元素組成ＳｒxＢｉy（Ｔａ1-bＮｂb）2Ｏ5+x+3y/2はストイキオメトリ組成からのズレが１０％以内（０．９≦ｘ≦１、２≦ｙ≦２．２、０．５＜ｂ≦１）となるように形成する。なぜならば、ストイキオメトリ組成からのズレが１０％を超えると、強誘電体膜の結晶歪が大きくなり、抗電圧が上昇するため、強誘電体キャパシタの高速動作の劣化を引き起こす。さらに、実用的な分極量（２Ｐｒ）を発現することができなくなる。
【００２３】
なお、強誘電体膜１０６がＡＢＯ3 型を有する場合、例えばＰＺＴ（ＰｂＺｒ1-bＴｉbＯ3）系強誘電体からなる場合には、Ａサイト元素はストイキオメトリ組成から減少側に１０％以内（Ｐｂx（Ｚｒ1-bＴｉｂ）Ｏ2+x（０．９≦ｘ≦１、０．５＜ｂ≦１））となることがさらに好ましい。
【００２４】
また、強誘電体膜１０６が例えばビスマス層状強誘電体（（Ｂｉ1-aＬａa）Ｂｉ3Ｔｉ3Ｏ12）からなる場合には、Ａサイト元素はストイキオメトリ組成から減少側に１０％以内で、Ｂｉ層状を構成するＢｉ元素はストイキオメトリ組成から増加側に１０％以内（（Ｂｉ1-aＬａa）xＢｉyＴｉ3Ｏ6+3x/2+3y/2（０．９≦ｘ≦１、３≦ｙ≦３．３、０．５＜ａ≦１））となることが好ましい。
【００２５】
次に、図２（ａ）に示すように、強誘電体膜１０６及び導電膜１０７をパターニングすることにより、下部電極１０４の上面を被覆する容量絶縁膜１０６ａ及び上部電極１０７ａを形成する。なお、ここでは、強誘電体膜１０６及び導電膜１０７を同じマスクを用いてパターニングしたが、別マスクを用いるようにしてもよい。
【００２６】
次に、図２（ｂ）に示すように、容量絶縁膜１０６ａの結晶性が不十分な形態で形成した場合には熱処理を追加して行うことにより、結晶化された容量絶縁膜１０６ｂを形成してもよい。このようにして、下部電極１０４、容量絶縁膜１０６ｂ及び上部電極１０７ａよりなる強誘電体キャパシタが形成される。また、導電層１０７を形成する際には、ＰｔやＩｒやＲｕから選択された貴金属を主成分とする有機金属材料を使用したＭＯＣＶＤ法によって形成する。これにより、上部電極１０７ａは緻密な結晶構造を有し、強誘電体の構成元素の外方拡散を抑制できる構造を有している。なお、上部電極１０７ａの貴金属層として、酸素を含有する構成としてもよいが、化合物を使用する場合はストイキオメトリ組成からのズレが１０％以内になるように形成することが好ましい。なお、その後の工程としては、図示していないが、例えば、強誘電体キャパシタを覆うように第２の層間絶縁膜を形成し、該第２の層間絶縁膜に、下端が上部電極１０７ａの上面に接続する第２のコンタクトプラグを形成した後に、該第３の層間絶縁膜の上に、下面が第２のコンタクトプラグの上端に接続するＡｌ／ＴｉＮ／Ｔｉの積層膜よりなる配線（ビット線）を形成する。
【００２７】
以上のように、本発明の第１の実施形態によると、下部電極、容量絶縁膜、上部電極がＭＯＣＶＤ法で形成された結晶性の良い構造となる。また、下部電極、容量絶縁膜、上部電極の組成がストイキオメトリに近い組成となることにより、緻密な構造となり、容量絶縁膜からの強誘電体構成元素の外方拡散が抑制でき、容量絶縁膜と電極界面での劣化層の発生が抑制できる。特に、従来例の溶液塗布法のように、意図的にストイキオメトリ組成からズレを発生させ、結晶の歪を大きくさせて分極量を大きくする特性と異なり、ＭＯＣＶＤ法で形成した強誘電体膜は、ストイキオメトリ組成に近い方が分極量が大きくなることを発明者等の詳細な実験で判明した。すなわち、結晶性が良く、緻密な状態を構成して分極量を増大させる、従来方法では反する特性を両立できる。以上により、容量絶縁膜の薄膜化や低電圧動作化が可能となる。
【００２８】
ここで、本発明の第１の実施形態による効果について具体的に説明する。
【００２９】
図３は、実際に作製した本実施形態に係る強誘電体キャパシタと従来例に係る溶液塗布（ＭＯＤ）法で作製した強誘電体キャパシタにおける分極量（丸内の数値）と組成比との関係を示している。図３中の（ａ）は従来例に係る溶液塗布法で作製したサンプルを示し、（ｂ）は本実施形態に係るＭＯＣＶＤ法で作製したサンプルを示す。ここで、用いたサンプルにおける強誘電体キャパシタの下部電極はＰｔを用い、強誘電体膜の膜厚は１００ｎｍである。また、強誘電体膜の組成は蛍光Ｘ線装置により測定し、また、強誘電体キャパシタへの印加電圧は１．８Ｖで分極量の測定を行なった。
【００３０】
図３に示すように、ＭＯＣＶＤ法で強誘電体膜を形成した本実施形態に係る強誘電体キャパシタは、ＭＯＤ法で強誘電体膜を形成した従来の強誘電体キャパシタと比較すると、分極量が最大値となる組成がシフトし、ストイキオメトリ組成近傍（Ｓｒ＝１、Ｂｉ＝２）に位置しているのがわかる。また、本実施形態に係る強誘電体キャパシタにおいて、分極量が最高値を示していることがわかる。これより、ストイキオメトリ組成からのズレが１０％以内の領域に、分極量の最適点及び最高値が含まれることがわかる。
【００３１】
以上のように、本実施形態において分極量が向上したのは、強誘電体膜の組成がストイキオメトリ近傍になり、結晶欠陥が少なく緻密な構造を取っているため、比較として示した他の製造方法に係る強誘電体キャパシタに比べて、強誘電体の欠陥が少なくなった為と考えられる。さらに本実施形態に係る強誘電体キャパシタは電極をＭＯＣＶＤ法で形成して、緻密な構造としている。そのため、下部電極および上部電極と強誘電体膜との界面近傍において強誘電体膜の組成ズレが抑制され、実用的な強誘電体特性を発現しない界面劣化層の発生を抑制できた結果と考えている。
【００３２】
図４（ａ）は、本実施形態に係る強誘電体キャパシタにおける強誘電体膜の抗電圧（Ｖ）と分極反転率（％）との関係図を示している。ここで、図４（ａ）において、抗電圧（分極分布のかたよりをキャパシタ外部から変更するために必要な電圧）は、所定の抗電圧を提供する強誘電体膜（ｍ＝２の層状ペロブスカイト構造を有するＳＢＴＮの場合）の膜厚（ｎｍ）に換算して示した。
【００３３】
ここで、膜厚毎の分極反転率（％）の測定は、図示するように、まず、ビット線に対してセットアップパルス（２．４Ｖ、５００ｎｓ）を印加し、その後、書き込み電圧を１．２Ｖ〜２．４Ｖに変化させて、書込時間を２〜３００ｎｓでの条件下で書き込んで、数１０〜１００ｍｓ保持した後に、読み出しパルスを印加して、所定の読み出し時間で読み出すという測定条件下で行ったものである。
【００３４】
図４（ａ）に示すように、本実施形態に係る強誘電体キャパシタの本測定における必要な分極反転率が約９５％であるとすると、２０ｎｓで書き込んだときには、抗電圧が約０．６Ｖ以下、すなわち強誘電体膜として本実施形態におけるＳＢＴＮを使用したときは膜厚が約５０ｎｍ以下で目標の９５％を達成する。５０ｎｓで書き込んだときには、抗電圧が約０．７Ｖ以下、すなわち強誘電体膜として本実施形態におけるＳＢＴＮを使用したときは膜厚が約６０ｎｍ以下で目標の９５％を達成する。１００ｎｓで書き込んだときには、抗電圧が約１．０Ｖ以下、すなわち強誘電体膜として本実施形態におけるＳＢＴＮを使用したときは膜厚が約８０ｎｍ以下で目標の９５％を達成する。２００ｎｓで書き込んだときには、抗電圧が約１．５Ｖ以下、すなわち強誘電体膜として本実施形態におけるＳＢＴＮを使用したときは膜厚が１２０ｎｍ以下で目標の９５％を達成することが分かる。
【００３５】
また、図示しないが、例えば、強誘電体膜として本発明に係るＰＺＴ膜を使用すると、分極反転率が約９５％となるのは、抗電圧を約０．７Ｖ以下、つまり膜厚を約３０ｎｍ以下とした場合、抗電圧を約１．０Ｖ、つまり膜厚を約４０ｎｍ以下とした場合、または抗電圧を約１．５Ｖ、つまり膜厚を約６０ｎｍ以下とした場合となる。
【００３６】
また、図示しないが、例えば、強誘電体膜として本発明に係るＢＬＴ膜を使用すると、分極反転率が約９５％となるのは、抗電圧を約０．７Ｖ以下つまり膜厚を約４５ｎｍ以下とした場合、抗電圧を約１．０Ｖつまり膜厚を約６０ｎｍ以下とした場合、または抗電圧を約１．５Ｖつまり膜厚を約４０ｎｍ以下とした場合となる。
【００３７】
図４（ｂ）は、本実施形態に係るＳＢＴＮ膜（膜厚１２０ｎｍの場合）を用いた強誘電体キャパシタにおけるＴａとＮｂのＢサイト金属の比率に対する抗電圧の変化を示した図である。
【００３８】
図４（ｂ）より、Ｔａ量を０．５＜Ｔａ≦１とすることで、ＳＢＴＮ膜の膜厚が１２０ｎｍのとき、抗電圧が１．５Ｖ以下にできることがわかる。ここで、例えば、膜厚５０ｎｍにおいても、同様のＴａ量にすることにより、抗電圧を０．６以下にできるため、他の膜厚においても、同様のＴａ量にすることが好ましい。
【００３９】
なお、ＰＺＴ膜の場合、ＺｒとＴｉのＢサイト金属の比率を０．５＜Ｔｉ≦１にすればよく、ＢＬＴ膜の場合、ＢｉとＬａのＡサイト金属の比率を０．５＜Ｌａ≦１にすればよい。
【００４０】
（第２の実施形態）
本発明の第２の実施形態では、上述した第１の実施形態で説明したように、強誘電体膜の膜厚に対して優れた分極反転率を得ることができる、強誘電体キャパシタの製造方法について、強誘電体膜を構成する材料毎に分けて説明する。
【００４１】
−ＳＢＴＮよりなる強誘電体膜の場合−
図５（ａ）〜（ｃ）並びに図６（ａ）及び（ｂ）は、本発明の第２の実施形態におけるＳＢＴよりなる強誘電体キャパシタの製造方法を工程順に示す断面図である。
【００４２】
図５（ａ）に示すように、メモリセルトランジスタ（図示せず）などが形成されている半導体基板２０１の上に、例えばＢＰＳＧ（例えばＢ又はＰなどが添加されてなるＳｉＯ2 ）膜よりなる第１の層間絶縁膜２０２を形成する。続いて、第１の層間絶縁膜２０２に、下端が半導体基板２０１の上面に到達し、例えばタングステン又はポリシリコンよりなる第１のコンタクトプラグ２０３を形成する。続いて、第１の層間絶縁膜２０２の上に、下面が第１のコンタクトプラグ２０３の上端に接続し、例えばＩｒＯ、Ｉｒ、ＴｉＡｌＮ及びＴｉＮのうちいずれか一層又は選択された複数層よりなり、酸素バリアとして機能するバリア層と、後述する強誘電体膜の結晶成長を促進する貴金属層とが下からこの順で積層されてなる下部電極２０４を形成する。なお、下部電極２０４は、第１のコンタクトプラグ２０３を覆うようにパターニングされる。
【００４３】
次に、図５（ｂ）に示すように、第１の層間絶縁膜２０２の上に、下部電極２０４を覆うように、例えばＳｉＯ2 又はＯ3ＴＥＯＳ よりなる埋め込み絶縁膜を成膜した後に、ＣＭＰを用いて下部電極２０４の上面を露出させることにより、第１の層間絶縁膜２０２の上に、下部電極２０４を取り囲む埋め込み絶縁膜３０５を形成する。なお、ここでは、下部電極２０４を絶縁膜中に埋め込む構成にしているが、この構成に限定されるものではない。
【００４４】
次に、図５（ｃ）に示すように、下部電極２０４及び埋め込み絶縁膜２０５の上に、強誘電体膜２０６、及びＰｔ、Ｉｒ及びＩｒＯのうちいずれか１層又は選択された複数層よりなる導電膜２０７を下から順に形成する。
【００４５】
ここで、強誘電体膜２０６の形成としては、下部電極２０４及び埋め込み絶縁膜２０５上に、ＭＯＣＶＤ法を用いて、例えば、Ｓｒ0.95Ｂｉ2.1Ｔａ1.8Ｎｂ0.2Ｏ9.1 よりなる強誘電体膜２０６を形成する。必要に応じて、結晶成長の基点となる核を形成する目的で、高速加熱処理（ＲＴＰ）によって仮焼結を行う。強誘電体材料の種類によって核を形成する温度は異なるが、ＳＢＴＮ材料の場合には約６５０℃程度の温度での仮焼結となる。
【００４６】
次に、図６（ａ）に示すように、強誘電体膜２０６及び導電膜２０７をパターニングすることにより、下部電極２０４の上面を被覆する容量絶縁膜２０６ａ及び上部電極２０７ａを形成する。なお、ここでは、強誘電体膜２０６及び導電膜２０７を同じマスクを用いてパターニングしたが、別マスクを用いるようにしてもよい。
【００４７】
次に、図６（ｂ）に示すように、容量絶縁膜２０６ａの結晶性が不十分な形態で形成した場合には熱処理を追加して行うことにより、結晶化された容量絶縁膜２０６ｂを形成する。ここでは、ＳＢＴＮよりなる容量絶縁膜２０６ａであるので、約６５０℃〜８００℃程度の温度で熱処理を行う。このようにして、下部電極２０４、容量絶縁膜２０６ｂ及び上部電極２０７ａよりなる強誘電体キャパシタが形成される。なお、その後の工程としては、図示していないが、例えば、強誘電体キャパシタを覆うように第２の層間絶縁膜を形成し、該第２の層間絶縁膜に、下端が上部電極２０７ａの上面に接続する第２のコンタクトプラグを形成した後に、該第２の層間絶縁膜の上に、下面が第２のコンタクトプラグの上端に接続するＡｌ／ＴｉＮ／Ｔｉの積層膜よりなる配線（ビット線）を形成する。
【００４８】
以上のようにすると、ＭＯＣＶＤ法で強誘電体膜を形成することにより、ストイキオメトリ組成に近く分極量が大きい、すなわち、結晶性の良好さと分極量の増加を両立できる。したがって、容量絶縁膜の薄膜化や低電圧動作化が可能となる。
【００４９】
なお、本実施形態において、Ｓｒ0.95Ｂｉ2.1Ｔａ1.8Ｎｂ0.2Ｏ9.1よりなる強誘電体膜を用いる場合を示したが、強誘電体膜の組成がＳｒxＢｉy（Ｔａ1-bＮｂb）2Ｏ5+x+3y/2（０．９≦ｘ≦１、２≦ｙ≦２．２、０．５＜ｂ≦１）を満たし、ストイキオメトリ組成がＳｒＢｉ2（Ｔａ1-bＮｂb）2Ｏ9からのずれが１０％以内であればよい。
【００５０】
−ＰＺＴよりなる強誘電体膜の場合−
図７（ａ）〜（ｃ）並びに図８（ａ）及び（ｂ）は、本発明の第２の実施形態におけるＰＺＴよりなる強誘電体キャパシタの製造方法を工程順に示す断面図である。
【００５１】
図７（ａ）に示すように、メモリセルトランジスタ（図示せず）などが形成されている半導体基板３０１の上に、例えばＢＰＳＧ（例えばＢ又はＰなどが添加されてなるＳｉＯ2 ）膜よりなる第１の層間絶縁膜３０２を形成する。続いて、第１の層間絶縁膜３０２に、下端が半導体基板３０１の上面に到達し、例えばタングステン又はポリシリコンよりなる第１のコンタクトプラグ３０３を形成する。続いて、第１の層間絶縁膜３０２の上に、下面が第１のコンタクトプラグ３０３の上端に接続し、例えばＩｒＯ、Ｉｒ、ＴｉＡｌＮ及びＴｉＮのうちいずれか一層又は選択された複数層よりなり、酸素バリアとして機能するバリア層と、後述する強誘電体膜の結晶成長を促進する貴金属層とが下からこの順で積層されてなる下部電極３０４を形成する。なお、下部電極３０４は、第１のコンタクトプラグ３０３を覆うようにパターニングされる。
【００５２】
次に、図７（ｂ）に示すように、第１の層間絶縁膜３０２の上に、下部電極３０４を覆うように、例えばＳｉＯ2 又はＯ3ＴＥＯＳ よりなる埋め込み絶縁膜を成膜した後に、ＣＭＰを用いて下部電極３０４の上面を露出させることにより、第１の層間絶縁膜３０２の上に、下部電極３０４を取り囲む埋め込み絶縁膜３０５を形成する。なお、ここでは、下部電極３０４を絶縁膜中に埋め込む構成にしているが、この構成に限定されるものではない。
【００５３】
次に、図７（ｃ）に示すように、下部電極３０４及び埋め込み絶縁膜３０５の上に、強誘電体膜３０６、及びＰｔ、Ｉｒ及びＩｒＯのうちいずれか１層又は選択された複数層よりなる導電膜３０７を下から順に形成する。
【００５４】
ここで、強誘電体膜３０６の形成としては、下部電極３０４及び埋め込み絶縁膜３０５上に、ＭＯＣＶＤ法を用いて、Ｐｂ0.97Ｚｒ0.52Ｔｉ0.48Ｏ2.97よりなる強誘電体膜３０６を形成する。強誘電体膜３０６の結晶性が不十分な形態で形成した場合には熱処理を追加して行うことにより、結晶化された強誘電体膜を形成してもよい。必要に応じて、結晶成長の基点となる核を形成する目的で、高速加熱処理（ＲＴＰ）によって仮焼結を行う。強誘電体材料の種類によって核を形成する温度は異なるが、ＰＺＴ材料の場合には約４５０℃程度の温度での仮焼結となる。
【００５５】
次に、図８（ａ）に示すように、強誘電体膜３０６及び導電膜３０７をパターニングすることにより、下部電極３０４の上面を被覆する容量絶縁膜３０６ａ及び上部電極３０７ａを形成する。なお、ここでは、強誘電体膜３０６及び導電膜３０７を同じマスクを用いてパターニングしたが、別マスクを用いるようにしてもよい。
【００５６】
次に、図８（ｂ）に示すように、容量絶縁膜３０６ａの結晶性が不十分な形態で形成した場合には熱処理を追加して行うことにより、結晶化された強誘電体膜３０６ｂを形成する。ここでは、ＰＺＴよりなる容量絶縁膜３０６ａであるので、約４５０℃〜６５０℃程度の温度で熱処理を行う。このようにして、下部電極３０４、容量絶縁膜３０６ｂ及び上部電極３０７ａよりなる強誘電体キャパシタが形成される。なお、その後の工程としては、図示していないが、例えば、強誘電体キャパシタを覆うように第２の層間絶縁膜を形成し、該第２の層間絶縁膜に、下端が上部電極３０７ａの上面に接続する第２のコンタクトプラグを形成した後に、該第２の層間絶縁膜の上に、下面が第２のコンタクトプラグの上端に接続するＡｌ／ＴｉＮ／Ｔｉの積層膜よりなる配線（ビット線）を形成する。
【００５７】
以上のようにすると、ＭＯＣＶＤ法で形成した強誘電体膜により、ストイキオメトリ組成に近く分極量が大きい、すなわち、結晶性が良いことと分極量の増大が両立できる。したがって、容量絶縁膜の薄膜化や低電圧動作化が可能となる。
【００５８】
なお、本実施形態において、強誘電体膜は、Ｐｂ0.97Ｚｒ0.52Ｔｉ0.48Ｏ2.97である場合について説明したが、これに限らず、Ｐｂx（Ｚｒ1-bＴｉb）Ｏ2+x（０．９≦ｘ≦１、０．５＜ｂ≦１）Ｐｂ（Ｚｒ1-bＴｉb）Ｏ3  を満たすならばよい。
【００５９】
−ＢＬＴよりなる強誘電体膜の場合−
図９（ａ）〜（ｃ）並びに図１０（ａ）及び（ｂ）は、本発明の第２の実施形態におけるＰＺＴよりなる強誘電体キャパシタの製造方法を工程順に示す断面図である。
【００６０】
図９（ａ）に示すように、メモリセルトランジスタ（図示せず）などが形成されている半導体基板４０１の上に、例えばＢＰＳＧ（例えばＢ又はＰなどが添加されてなるＳｉＯ2 ）膜よりなる第１の層間絶縁膜４０２を形成する。続いて、第１の層間絶縁膜４０２に、下端が半導体基板４０１の上面に到達し、例えばタングステン又はポリシリコンよりなる第１のコンタクトプラグ４０３を形成する。続いて、第１の層間絶縁膜４０２の上に、下面が第１のコンタクトプラグ４０３の上端に接続し、例えばＩｒＯ、Ｉｒ、ＴｉＡｌＮ及びＴｉＮのうちいずれか一層又は選択された複数層よりなり、酸素バリアとして機能するバリア層と、後述する強誘電体膜の結晶成長を促進する貴金属層とが下からこの順で積層されてなる下部電極４０４を形成する。なお、下部電極４０４は、第１のコンタクトプラグ４０３を覆うようにパターニングされる。
【００６１】
次に、図９（ｂ）に示すように、第１の層間絶縁膜４０２の上に、下部電極４０４を覆うように、例えばＳｉＯ2 又はＯ3ＴＥＯＳ よりなる埋め込み絶縁膜を成膜した後に、ＣＭＰを用いて下部電極４０４の上面を露出させることにより、第１の層間絶縁膜４０２の上に、下部電極４０４を取り囲む埋め込み絶縁膜４０５を形成する。なお、ここでは、下部電極４０４を絶縁膜中に埋め込む構成にしているが、この構成に限定されるものではない。
【００６２】
次に、図９（ｃ）に示すように、下部電極４０４及び埋め込み絶縁膜４０５の上に、強誘電体膜４０６、及びＰｔ、Ｉｒ及びＩｒＯのうちいずれか１層又は選択された複数層よりなる導電膜４０７を下から順に形成する。
【００６３】
ここで、強誘電体膜４０６の形成としては、下部電極４０４及び埋め込み絶縁膜４０５上に、ＭＯＣＶＤ法を用いて、（Ｂｉ0.2Ｌａ0.8）0.96Ｂｉ3.1Ｔｉ3Ｏ12.09  よりなる強誘電体膜４０６を形成する。強誘電体膜４０６の結晶性が不十分な形態で形成した場合には熱処理を追加して行うことにより、結晶化された強誘電体膜を形成してもよい。必要に応じて、結晶成長の基点となる核を形成する目的で、高速加熱処理（ＲＴＰ）によって仮焼結を行う。強誘電体材料の種類によって核を形成する温度は異なるが、ＢＬＴ材料の場合には約５００℃程度の温度での仮焼結となる。
【００６４】
次に、図１０（ａ）に示すように、強誘電体膜４０６及び導電膜４０７をパターニングすることにより、下部電極４０４の上面を被覆する容量絶縁膜４０６ａ及び上部電極４０７ａを形成する。なお、ここでは、強誘電体膜４０６及び導電膜４０７を同じマスクを用いてパターニングしたが、別マスクを用いるようにしてもよい。
【００６５】
次に、図１０（ｂ）に示すように、容量絶縁膜３０６ａの結晶性が不十分な形態で形成した場合には熱処理を追加して行うことにより、結晶化された強誘電体膜４０６ｂを形成する。ここでは、ＢＬＴよりなる強誘電体膜４０６ａであるので、約５００℃〜７００℃程度の温度で熱処理を行う。このようにして、下部電極４０４、容量絶縁膜４０６ｂ及び上部電極４０７ａよりなる強誘電体キャパシタが形成される。なお、その後の工程としては、図示していないが、例えば、強誘電体キャパシタを覆うように第２の層間絶縁膜を形成し、該第２の層間絶縁膜に、下端が上部電極４０７ａの上面に接続する第２のコンタクトプラグを形成した後に、該第２の層間絶縁膜の上に、下面が第２のコンタクトプラグの上端に接続するＡｌ／ＴｉＮ／Ｔｉの積層膜よりなる配線（ビット線）を形成する。
【００６６】
以上のようにすると、ＭＯＣＶＤ法で形成した強誘電体膜により、ストイキオメトリ組成に近く分極量が大きい、すなわち、結晶性が良いことと分極量の増大が両立できる。したがって、容量絶縁膜の薄膜化や低電圧動作化が可能となる。
【００６７】
なお、本実施形態において、強誘電体膜は（Ｂｉ0.2Ｌａ0.8）0.96Ｂｉ3.1Ｔｉ3Ｏ12.09の場合について説明したが、これに限られず、ストイキオメトリ組成からのずれが１０％以内の（Ｂｉ1-aＬａa）xＢｉyＴｉ3Ｏ6+3x/2+3y/2（０．９≦ｘ≦１、３≦ｙ≦３．３、０．５＜ａ≦１）であればよい。
【００６８】
なお、以上の第１及び第２の実施形態では、下部電極が容量規定口となる、すなわち、下部電極が上部電極よりも小さい構造について説明したが、上部電極が容量規定口となる構造であってもかまわない。また、強誘電体膜が水素によって劣化することを防止する目的で、強誘電体キャパシタの周囲を水素バリア膜によって覆う構造、すなわち、例えば、強誘電体キャパシタの下部に形成される第１の水素バリア膜（ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯ、Ａｌ2Ｏ3 ）と、強誘電体キャパシタの上部を覆うように形成される第２の水素バリア膜（ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯ、Ａｌ2Ｏ3 ）とによって、強誘電体キャパシタの上下左右を被覆する構造としてもよい。
【００６９】
以上の各実施形態では、強誘電体膜の形成として金属のドーピングをしていない場合について説明したが、上述の例に限定されるものではなく、ＬａやＣａ等の強誘電体キャパシタの特性や信頼性が実現されるドーピングをしても本発明の効果に影響を与えるものではない。
【産業上の利用可能性】
【００７０】
強誘電体膜を容量絶縁膜として用いた強誘電体キャパシタ及びそれを用いた強誘電体メモリにとって有用である。
【図面の簡単な説明】
【００７１】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る強誘電体キャパシタの製造方法を工程順に示す断面図である。
【図２】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る強誘電体キャパシタの製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る強誘電体キャパシタと従来例に係る強誘電体キャパシタの分極量を示す図である。
【図４】（ａ）本発明の第１の実施形態に係る強誘電体キャパシタにおける強誘電体膜の抗電圧（Ｖ）と分極反転率（％）との関係図である。（ｂ）本発明における第１の実施形態に係るＳＢＴＮを強誘電体膜に用いた強誘電体キャパシタにおけるＢサイト金属元素ＴａとＮｂ比と抗電圧の関係図である。
【図５】（ａ）〜（ｃ）は、本発明の第２の実施形態に係るＳＢＴＮよりなる強誘電体キャパシタの製造方法を工程順に示す断面図である。
【図６】（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＳＢＴＮよりなる強誘電体キャパシタの製造方法を工程順に示す断面図である。
【図７】（ａ）〜（ｃ）は、本発明の第２の実施形態に係るＰＺＴよりなる強誘電体キャパシタの製造方法を工程順に示す断面図である。
【図８】（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＰＺＴよりなる強誘電体キャパシタの製造方法を工程順に示す断面図である。
【図９】（ａ）〜（ｃ）は、本発明の第２の実施形態に係るＢＬＴよりなる強誘電体キャパシタの製造方法を工程順に示す断面図である。
【図１０】（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＢＬＴよりなる強誘電体キャパシタの製造方法を工程順に示す断面図である。
【符号の説明】
【００７２】
１０１、２０１、３０１、４０１    半導体基板
１０２、２０２、３０２、４０２    第１の層間絶縁膜
１０３、２０３、３０３、４０３    第１のコンタクトプラグ
１０４、２０４、３０４、４０４    下部電極
１０５、２０５、３０５、４０５    埋め込み絶縁膜
１０６、２０６、３０６、４０６    強誘電体膜
１０６ａ、２０６ａ、３０６ａ、４０６ａ    パターニング後の容量絶縁膜
１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ    結晶化された容量絶縁膜
１０７、２０７、３０７、４０７    導電膜
１０７ａ、２０７ａ、３０７ａ、４０７ａ    上部電極
【図１】
2007184440.tif 000003
【図２】
2007184440.tif 000004
【図３】
2007184440.tif 000005
【図４】
2007184440.tif 000006
【図５】
2007184440.tif 000007
【図６】
2007184440.tif 000008
【図７】
2007184440.tif 000009
【図８】
2007184440.tif 000010
【図９】
2007184440.tif 000011
【図１０】
2007184440.tif 000012