(57)【要約】【課題】通信における誤動作防止やノイズの発生を抑えることができる通信装置を提供すること。【解決手段】Ｖａ＞Ｖｃｃである電圧を発生するＤＣ電圧発生手段と、前記ＤＣ電圧発生手段と前記電力線間とを接続又は開放するスイッチ手段と、前記デバイス１によりｏｎ／ｏｆｆ制御される前記スイッチ手段と、前記電力線には、Ｖａ＞Ｖｚ≧Ｖｃｃの関係にある降伏電圧Ｖｚであるツェナーダイオードと直列に繋がれた抵抗で構成された検知回路が前記ＤＣ電力線であるＶｃｃとＧＮＤ間に挿入され、前記検知回路の抵抗の電圧の変化をデバイス２へ通信信号に整形して出力する波形整形手段を備え、デバイス１の行うスイッチ手段のｏｎ／ｏｆｆ制御により、前記ＤＣ電力線に繋がれた前記検知回路と波形整形手段から、デバイス２への通信信号として整形して出力することにより、デバイス１からデバイス２への通信を行う。【選択図】図１
2007110353.tif 000002
【特許請求の範囲】
【請求項１】
デバイス１とデバイス２の両方にＤＣ電源電源としてＶｃｃとＧＮＤとを供給するＤＣ電力線を介して通信を行う通信装置において、
Ｖａ＞Ｖｃｃである電圧を発生するＤＣ電圧発生手段と、
前記ＤＣ電圧発生手段と前記電力線間とを接続又は開放するスイッチ手段と、
前記デバイス１によりｏｎ／ｏｆｆ制御される前記スイッチ手段と、
前記電力線には、Ｖａ＞Ｖｚ≧Ｖｃｃの関係にある降伏電圧Ｖｚであるツェナーダイオードと直列に繋がれた抵抗で構成された検知回路が前記ＤＣ電力線であるＶｃｃとＧＮＤ間に挿入され、前記検知回路の抵抗の電圧の変化をデバイス２へ通信信号に整形して出力する波形整形手段を備え、デバイス１の行うスイッチ手段のｏｎ／ｏｆｆ制御により、前記ＤＣ電力線に繋がれた前記検知回路と波形整形手段から、デバイス２への通信信号として整形して出力することにより、デバイス１からデバイス２への通信を行うことを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ電圧の電力線を用いた通信装置に関する。
【背景技術】
【０００２】
従来、電力線通信装置では、電力線に対してトーンバースト信号を重畳することで通信を行う。
【０００３】
或は、通信信号を変調した信号を重畳して、受信側で復調して送受信を行う構成になっていた。
【特許文献１】特開平１１−１２７０９２号公報（第６頁、図１）
【特許文献２】特開平１０−０６５７９９号公報（第１４頁、図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術においては下記のような問題があった。
【０００５】
機能を果たすための構成が多く、そのためにコストが高くなることがあった。
【０００６】
本発明は上記問題に鑑みてなされたもので、その目的とする処は、通信における誤動作防止やノイズの発生を抑えることができる通信装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明は、デバイス１とデバイス２の両方にＤＣ電源電源としてＶｃｃとＧＮＤとを供給するＤＣ電力線を介して通信を行う通信装置において、
Ｖａ＞Ｖｃｃである電圧を発生するＤＣ電圧発生手段と、
前記ＤＣ電圧発生手段と前記電力線間とを接続又は開放するスイッチ手段と、
前記デバイス１によりｏｎ／ｏｆｆ制御される前記スイッチ手段と、
前記電力線には、Ｖａ＞Ｖｚ≧Ｖｃｃの関係にある降伏電圧Ｖｚであるツェナーダイオードと直列に繋がれた抵抗で構成された検知回路が前記ＤＣ電力線であるＶｃｃとＧＮＤ間に挿入され、前記検知回路の抵抗の電圧の変化をデバイス２へ通信信号に整形して出力する波形整形手段を備え、デバイス１の行うスイッチ手段のｏｎ／ｏｆｆ制御により、前記ＤＣ電力線に繋がれた前記検知回路と波形整形手段から、デバイス２への通信信号として整形して出力することにより、デバイス１からデバイス２への通信を行うことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、デバイス１からデバイス２への専用の通信信号線を増やさずに電力線にて通信が可能となるので、電線の本数の削減によるコスト低減及び基板上での通信では、太い電源の基板パターンを用い且つ低い周波数にて通信信号を重畳するため、通信における誤動作防止やノイズの発生を抑えることができる。
【発明を実施するための最良の形態】
【０００９】
以下に本発明の実施の形態を添付図面に基づいて説明する。
【００１０】
図１で示したブロック回路図が本発明を実施するためのブロック回路の説明図である。ＤＣ電力線Ｖｃｃは、デバイス１とデバイス２へ供給するＤＣ電圧が印加された電力線である。図１では、ＤＣ電力線Ｖｃｃを太線で示している。
【００１１】
このＤＣ電力線Ｖｃｃにスイッチ手段であるトランジスタＴＲ１（以下、スイッチ手段とする）を用い、Ｖａ＞Ｖｃｃである、電圧発生回路の電圧ＶａをＤＣ電力線Ｖｃｃに接続している。
【００１２】
このスイッチ手段を制御するのがデバイス１である。デバイス１は、本実施の形態では、ＣＰＵであり、内部にプログラムやデータを記憶するＲＯＭや演算した結果の書き込みや読み込みを行うＲＡＭ等が内蔵されている。又、デバイス１は本発明である通信を行うためのプログラムやデータを前記ＲＯＭに記憶している。又、デバイス２もデバイス１と同様ＣＰＵで構成されている。
【００１３】
ＤＣ電力線ＶｃｃとＧＮＤ間にツェナーダイオードＺＤと抵抗Ｒ４が直列に接続される。この部分が、電圧検知回路である。又、電圧検知回路に用いられるツェナーダイオードＺＤの降伏電圧Ｖｚは、Ｖａ＞Ｖｚ≧Ｖｃｃと設定されている。従って、スイッチ手段がオンしていない状態では、ＤＣ電力線Ｖｃｃの電圧は、Ｖｃｃに保たれる。
【００１４】
デバイス１がスイッチ手段を制御するため、抵抗Ｒ３を介して、ｏｎ／ｏｆｆ制御信号を出力することにより、トランジスタＴＲ２をｏｎ／ｏｆｆさせる。トランジスタＴＲ２がｏｎ／／ｏｆｆ制御信号に伴い、ｏｎ／／ｏｆｆを行うため、抵抗Ｒ１及びＲ２を介してトランジスタＴＲ１であるスイッチ手段がｏｎ／／ｏｆｆする。この結果、ＤＣ電力線Ｖｃｃには、Ｖａ電圧がｏｎ／ｏｆｆ制御信号に応じて印加される。
【００１５】
このＶａが印加された結果、前記電圧検知回路のツェナーダイオードの降伏電圧Ｖｚを超えるため、ツェナーダイオードＺＤと抵抗Ｒ４に電流が流れる。このＲ４に流れる時の電圧を検知して波形形成手段で、パルス信号に変換する。その整形されて出力されたパルス信号を、デバイス２へ入力信号として接続させ、そのパルスの１，０の情報から通信の情報へと変換し、デバイス２でその通信情報に応じた制御を行うことが本発明の目的であり、全貌である。以下、図２を用いて波形整形手段の実施例の回路構成を説明する。
【００１６】
図２は波形整形手段の実施例の回路構成例である。Ｑ１はコンパレータであり、マイナス端子の電位よりプラス端子の電圧が高い場合は、ロジックレベルで“Ｈ”を出力し、同電位（この場合ＧＮＤ電位）の場合は“Ｌ”レベルを出力する。Ｑ１は、抵抗Ｒ４に電流が流れているときだけ、“Ｈ”レベルの信号を出力するための回路であり、Ｑ２とＱ３は、ノイズを無くすように整形しているシュミットバッファを用いた回路である。
【００１７】
Ｑ４とＱ５はＤフリップフロップである。ＶＲは、抵抗Ｒ４で発生する電圧（ＺＤのアノード側に接続される方）の信号を示している。ＣＬＫ２信号は、デバイス２から出力されるクロック信号であり、デバイス１でｏｎ／ｏｆｆ制御信号を行う周波数の整数倍（本実施の形態では２倍）の信号である。ＣＬＫ１信号は、ＣＬＫ２信号を１／整数倍したクロック（本実施の形態では２分周）、即ちデバイス１で出力するｏｎ／ｏｆｆ制御信号と同じ周波数のクロック信号である。
【００１８】
又、ＲＥＳＥＴ信号は、デバイス１，２へのリセット信号であり、通信装置に電源が投入された場合は投入後電源の立ち上がりからデバイス１や２で規定された時間以上“Ｌ”レベルを維持して、デバイス１，２への電源投入時のハードリセット動作を行わせる信号である。通常、リセットＩＣ等を用い電圧監視を行い、リセット信号を出力する。
【００１９】
又、図３は図２の回路で行う信号波形の整形する状態を示したタイミングチャートである。又、図３は８ビットの“０１”ＨＥＸを通信するときのタイミングチャートを示している。以下、図２と図３を用いて説明する。
【００２０】
本実施の形態は、通信開始のスタートの合図として、“Ｈ”即ち“１”を２回検知後に、８ビットの送信データを送り、最後にストップビットとして“Ｌ”即ち“０”を送る全部で１１ビットを通信で送る仕様となっている。
【００２１】
即ち、データとしては、１１ＸＸＸＸＸＸＸＸ０といった２進数の形で表すことができる。最初の１１が通信開始を示すスタートビットであり、８つのＸの部分が通信データとなる“ＸＸ”ＨＥＸの部分で、０がストップビットであることを示している。図３では、“０１”ＨＥＸを送信する場合のタイミングチャートである。
【００２２】
図１のスイッチ手段がｏｎ／ｏｆｆ制御信号によりオンしている時、ＤＣ電力線Ｖｃｃの電圧がＶｃｃを超えるため、ツェナーダイオードＺＤから抵抗Ｒ４へと電流が流れる。このときに抵抗Ｒ４で発生する電圧（ＺＤのアノード側に接続される方）が図２のＶＲとしてコンパレーターＱ１（以下、Ｑ１とする）に接続される。図１のＲ４に電流が流れている間、図２のＱ１は、ロジックレベルの“Ｈ”状態を出力する。そのＱ１の出力をシュミット機能付きのインバーターＱ２，Ｑ３で整形した信号をＳ１として、図３のタイミングチャートに記載している。そのＳ１信号は、ＤフリップフロップＱ４（以下、Ｑ４とする）のＤ端子へ入力されている。
【００２３】
又、Ｑ４、ＤフリップフロップＱ５（以下Ｑ５とする）ＤフリップフロップＱ６（以下、Ｑ６とする）は、ＲＥＳＥＴ信号により、必ずイニシャライズされているため、最初は出力Ｑ端子にロジックレベルで“Ｌ”が出力されている。従って、Ｑ４へのクロック端子への立ち上がりエッジで、Ｑ４のＱ端子からは、“Ｈ”が出力される。即ち、Ｑ４は、ＣＬＫ２の周波数でＳ１信号の立ち上がりエッジを検知して、検知するたびにＱ４の出力を変更している部分である。
【００２４】
例えば、図３のＳ１の立ち上がりで、矢印アで示される様にＳ２が“Ｈ”になり、矢印イの立ち上がりでは、Ｓ２の信号が立ち下がり“Ｌ”になる。
【００２５】
次に、Ｑ５では、Ｓ２信号のレベルからＣＬＫ２で、Ｓ２２信号を生成している部分である。このＳ２２信号はデバイス２へ入力される。このデバイス２では、ＣＬＫ２を分周したＣＬＫ１信号の立ち上がり時に、Ｓ２２信号の状態を検知する。即ち、図３でサ〜ナの矢印の記号が付いた立ち上がりエッジ毎にＳ２２信号のレベルを確認している。ここでは、サとシの部分では、“Ｈ”レベルになっているので、デバイス２では、“１”が２回続いたので、スタートビットが入力されたことを検知して、以下に続く８ビットの受信を行う。矢印ス〜トのタイミングでＳ２２信号のレベルを検知して入力する。すると“００００００１”即ち“０１”ＨＥＸのデータを受信していることが分かる。尚、送る順序は、ＭＳＢから最後にＬＳＢの順に送受信を行うようにしている。最後にストップビットである“０”を矢印ナのタイミングでデバイス２により検知することにより、受信完了であることを検知する。
【００２６】
従って、デバイス１のｏｎ／ｏｆｆ信号をＣＬＫ１の周期で、パルス上に出力することで、ＤＣ電力線ＶｃｃにＶａの電圧をパルス的に重畳させて、その電圧変化を検知回路で検知し、波形整形手段にてパルス信号を生成させることにより、デバイス２で、通信信号として受信することが可能になる。
【００２７】
尚、“００”ＨＥＸから“ＦＦ”ＨＥＸまでのデータを送るパターンは、デバイス１のＲＯＭ上に記憶しており、デバイス１は、ＲＯＭから指令する内容に応じた通信情報を選択し、そのパターンに従ってｏｎ／ｏｆｆ制御信号を出力する。
【００２８】
デバイス２は、ＣＬＫ１同期して、Ｓ２２信号を確認することにより、スタートビットが送られてきたか否かを検知し、検知できた場合は、８ビットの受信データをＣＬＫ１に同期させて、Ｓ２２信号から受信データを受信する。更に、ストップビットである“０”を確認して、受信した８ビットの内容に従った制御をデバイス２で行う。デバイス１で行うジェネラルフローを示した図が図４である。又、デバイス２で行うジェネラルフローを示した図が図５である。
【００２９】
図４はｏｎ／ｏｆｆ制御に関するジェネラルフローであり、ＣＬＫ１の周期で行うタイマールーチンである。
【００３０】
先ず、ステップＳ１で、ｏｎ／ｏｆｆ制御中（送信中）であるか否かを判断する。送信中であれば、ステップＳ２で、ＲＯＭに格納されたパターンからそのタイミングでのｏｎ／ｏｆｆ制御信号出力を出力する。オンさせるのであれば、パルス上の信号を出力し、Ｖｃｃの電力線にＶａの電圧を重畳させる。そうでなければオフのままであり、Ｖｃｃの電圧を保つことになる。ステップＳ３では、その出力がストップビットであり終了か否かを判断している。もしストップビットの処理であれば、ステップＳ４で、送信フラグをリセットし、次の送信に備える。そして、この制御を抜ける。又、Ｓ３で終了していなければ、次の制御へ移る。又、ステップＳ１で送信中でなければ、ステップ５へ行く。ステップＳ５では、送信データの送る準備ができたか否かをチェックする。準備できていなければ、この制御を抜け次の制御へ移る。準備が完了していれば、送信中であることを示す送信フラグをセットし、ステップＳ２へ移る。以降は、先ほど説明した通りであるので、説明を省く。
【００３１】
図５はデバイス２で行う受信の制御である。図４と同様に、ＣＬＫ１の周期で行うタイマールーチンである。
【００３２】
先ず、Ｓ１１で、Ｓ２２信号のレベルが、２回続けて“Ｈ”レベルを検知するとスタートビットが送信されてきたと判断し、ステップＳ１２へ行く。ステップＳ１２では、８ビットのデータの格納を行うサブルーチンである。Ｓ２２信号のレベルを“Ｈ”レベルであれば“１”、“Ｌ”レベルであれば“０”に変換して、シフトさせて８ビットのデータとして順にＲＡＭ上に格納する。９ビット目にストップビットである“Ｌ”レベルであるかを確認している。もし“Ｌ”レベルでなければその受信データは無効であると判断し、ステップＳ１５で受信したデータを破棄する。ストップビットが“Ｌ”レベルであれば、有効なので次の制御へ移り、受信したデータに従い、デバイス２が制御を行う。このようにデバイス１からデバイス２へと通信された８ビットの受信データに従い、デバイス２は、制御を行う。
【図面の簡単な説明】
【００３３】
【図１】本発明である通信部のブロック回路図である。
【図２】波形整形手段の回路の構成図である。
【図３】本発明である電力線通信を行う時のタイミングチャートである。
【図４】ｏｎ／ｏｆｆ制御に関するジェネラルフローである。
【図５】デバイスで行う受信の制御フローである。
【符号の説明】
【００３４】
Ｑ１      コンパレータ
Ｑ４，Ｑ５    Ｄフリップフロップ
Ｒ３，Ｒ４    抵抗
ＴＲ１，ＴＲ２  トランジスタ
Ｖａ      電圧発生回路電圧
Ｖｃｃ      ＤＣ電力線
Ｖｚ      降伏電圧
ＺＤ      ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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