(57)【要約】【課題】半導体素子と共にサブデバイスを形成する際、トレンチの壁面とゲート電極との間に、サブデバイスのための材料を残さないようにする。【解決手段】半導体ウェハ１００、ゲート絶縁膜８、およびゲート電極９上にエッチストップ酸化膜２０を形成し（図５（ａ））、エッチストップ酸化膜２０上にポリシリコン層２１を形成する（図５（ｂ））。そして、ポリシリコン層２１のうち、半導体デバイスとなる部分のみが残されるように、半導体ウェハ１００上のポリシリコン層２１をエッチングし、エッチストップ酸化膜２０をウェットエッチングによって除去し（図５（ｃ））、半導体ウェハ１００上、ゲート絶縁膜８上、およびゲート電極９上にイオン注入のためのスルー酸化膜１０を形成した後（図５（ｅ））、スルー酸化膜１０上に層間絶縁膜１１を形成する（図５（ｆ））。【選択図】図５
2007129025.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハ（１００）にトレンチ（７）が形成され、このトレンチ内にゲート絶縁膜（８）およびゲート電極（９）が形成されたトレンチゲート構造を有する半導体素子が備えられたメインデバイス部（１ａ）と、前記半導体ウェハ上にポリシリコン層（２１）により形成された半導体デバイス（１４）が備えられたサブデバイス部（１ｂ）と、を有する半導体装置の製造方法であって、
前記半導体ウェハ上および前記トレンチの壁面にゲート絶縁膜（８）を形成すると共に前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、
前記ゲート電極のうち、前記トレンチ内および配線として必要になる部分のみが残るように、前記ゲート電極をエッチングする工程と、
前記半導体ウェハ上のゲート絶縁膜、前記トレンチ側面のゲート絶縁膜、および前記ゲート電極上にエッチストップ層（２０）を形成する工程と、
前記エッチストップ層上に前記ポリシリコン層を形成する工程と、
前記ポリシリコン層のうち、前記半導体デバイスとなる部分のみが残されるように、前記半導体ウェハ上の前記ポリシリコン層をエッチングする工程と、
前記半導体ウェハ上のゲート絶縁膜および前記エッチストップ層をウェットエッチングによって除去する工程と、
前記エッチストップ層を除去した後、前記半導体ウェハ上、および前記ゲート電極上にイオン注入のためのスルー酸化膜（１０）を形成する工程と、
前記イオン注入の後、前記スルー酸化膜上に層間絶縁膜（１１）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項２】
半導体ウェハ（１００）にトレンチ（７）が形成され、このトレンチ内にゲート絶縁膜（８）およびゲート電極（９）が形成されたトレンチゲート構造を有する半導体素子が備えられたメインデバイス部（１ａ）と、前記半導体ウェハ上にポリシリコン層（２１）により形成された半導体デバイス（１４）が備えられたサブデバイス部（１ｂ）と、を有する半導体装置の製造方法であって、
前記半導体ウェハ上および前記トレンチの壁面にゲート絶縁膜（８）を形成すると共に前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、
前記ゲート電極のうち、前記トレンチ内および配線として必要になる部分のみが残るように、前記ゲート電極をエッチングする工程と、
前記半導体ウェハ上のゲート絶縁膜、前記トレンチ側面のゲート絶縁膜、および前記ゲート電極上にエッチストップ層（２０）を形成する工程と、
前記エッチストップ層上に前記ポリシリコン層を形成する工程と、
前記半導体デバイスとなる部分、および前記メインデバイス部における前記トレンチ内にそれぞれ前記ポリシリコン層が残されるように前記ポリシリコン層をエッチングする工程と、
前記半導体ウェハ上のゲート絶縁膜および前記エッチストップ層をウェットエッチングにより除去する工程と、
前記エッチストップ層を除去した後、前記半導体ウェハ上、および前記ゲート電極上にイオン注入のためのスルー酸化膜（１０）を形成する工程と、
前記イオン注入の後、前記スルー酸化膜上に層間絶縁膜（１１）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項３】
前記スルー酸化膜を形成する工程は、前記スルー酸化膜が形成され、前記半導体ウェハに拡散層を形成するためのイオン注入工程を実施した後に、酸素雰囲気中で前記半導体ウェハを加熱して酸化する工程を含んでいることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体ウェハ（１００）にトレンチ（７）が形成され、このトレンチ内にゲート電極（９）が形成されたトレンチゲート構造を有する半導体素子が備えられたメインデバイス部（１ａ）と、前記半導体ウェハ上にポリシリコン層（２１）が用いられて形成された半導体デバイス（１４）が備えられたサブデバイス部（１ｂ）と、を有する半導体装置であって、
前記メインデバイス部において、前記トレンチの壁面にはゲート絶縁膜（８）が形成され、前記ゲート絶縁膜上に前記ゲート電極が形成されており、前記トレンチ内において、前記ゲート絶縁膜の端部（８ａ）は前記トレンチの開口端に対して前記ゲート電極の外縁部（９ａ）よりも深い位置になっていると共に、前記ゲート絶縁膜の上端および前記ゲート電極上にスルー酸化膜（１０）が形成され、このスルー酸化膜のうち前記ゲート絶縁膜の上端に形成された部分が窪み（１０ａ）になっており、前記スルー酸化膜上にこの窪みを埋める層間絶縁膜（１１）が形成されていることを特徴とする半導体装置。
【請求項５】
半導体ウェハ（１００）にトレンチ（７）が形成され、このトレンチ内にゲート電極（９）が形成されたトレンチゲート構造を有する半導体素子が備えられたメインデバイス部（１ａ）と、前記半導体ウェハ上にポリシリコン層（２１）が用いられて形成された半導体デバイス（１４）が備えられたサブデバイス部（１ｂ）と、を有する半導体装置であって、
前記メインデバイス部において、前記トレンチの壁面にはゲート絶縁膜（８）が形成され、前記ゲート絶縁膜上に前記ゲート電極が形成されており、前記トレンチ内において、前記ゲート電極上にはエッチストップ層（２０）を介して前記ポリシリコン層の一部であるポリシリコン部（２１ａ）が形成されており、前記ポリシリコン部と前記トレンチの壁面との間にはスルー酸化膜（１０）が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、感温ダイオード等の半導体デバイス（以下、サブデバイスという）、およびトレンチゲート構造を有する半導体素子を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体チップにトレンチゲート構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を形成する方法が知られている（例えば、特許文献１参照）。この方法に基づき、半導体チップにサブデバイスとして例えば感温ダイオードを形成する方法が実施されている。
【０００３】
図１１、図１２は、半導体素子と共にサブデバイスを備えた半導体チップの製造工程の一例を示した図である。まず、Ｐ型シリコン基板３１に濃度の異なるＮ型のエピタキシャル層３２、３３を形成した半導体ウェハ２００を用意し、この半導体ウェハ２００の表面にトレンチ３４を形成する。そして、半導体ウェハ２００を酸素雰囲気中で加熱し、トレンチ３４の壁面にゲート絶縁膜３５を形成し、ゲート絶縁膜３５上にゲート電極３６を形成する（図１１（ａ））。
【０００４】
次に、ゲート絶縁膜３５を形成した際にＮ−エピタキシャル層３３の表面上に形成されたゲート絶縁膜３５をＮ−エピタキシャル層３３にダメージが加わらないようにウェットエッチングにより除去し（図１１（ｂ））、半導体ウェハ２００を加熱してＮ−エピタキシャル層３３上に拡散層形成のためのイオン注入に必要なスルー酸化膜３７を形成する（図１１（ｃ））。なお、スルー酸化膜３７の膜厚は例えば５００Åである。
【０００５】
この後、半導体ウェハ２００上において、半導体チップごとに図示しない感温ダイオードを設けるため、スルー酸化膜３７上にサブデバイス用ポリシリコン層３８を形成し（図１２（ａ））、感温ダイオード形成位置以外の場所に形成されたサブデバイス用ポリシリコン層３８をエッチングにより除去する（図１２（ｂ））。そして、サブデバイス用ポリシリコン層３８にイオン注入等を施して感温ダイオードを形成する。
【０００６】
続いて、半導体ウェハ２００のうち半導体素子形成領域にイオン注入を行って熱処理することにより、Ｐ型ベース領域３９およびＮ＋型ソース領域４０を形成する。なお、この際、先に述べたサブデバイス形成のためのイオン注入と工程を共通化しても良い。そして、ゲート電極３６上を含み、Ｐ型ベース領域３９およびＮ＋型ソース領域４０の上に層間絶縁膜４１を形成する（図１２（ｃ））。その後、電極等を形成すると共に、半導体ウェハ２００をダイシングカットすることで、感温ダイオードが設けられた半導体チップを得ることができる。
【特許文献１】特開２０００−３４９２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の技術では、半導体ウェハ２００に半導体素子を形成する工程の中に、感温ダイオードなどのサブデバイスを形成する工程が含まれている場合、以下のような問題が発生することが、発明者らによって明らかとなった。このことについて、図１３を参照して説明する。
【０００８】
図１３は、図１１および図１２に示される各製造工程において、各トレンチ３４の開口部分の拡大図である。
【０００９】
まず、図１１（ｂ）に示す工程で、ゲート絶縁膜３５が除去される際、ウェットエッチングを行っている。このため、図１３（ａ）に示されるように、トレンチ３４内においてゲート電極３６がゲート絶縁膜３５から突出した形態となる。換言すると、ゲート絶縁膜３５の上端３５ａがゲート電極３６の上端よりも低くされる。
【００１０】
この後、図１１（ｃ）に示す工程でスルー酸化膜３７を形成すると、図１３（ｂ）に示されるように、上記ゲート絶縁膜３５の上端３５ａの形状に合わせてスルー酸化膜３７が形成される。したがって、ゲート絶縁膜３５の上端３５ａの上に形成されるスルー酸化膜３７に窪み３７ａが形成されてしまう。このような窪み３７ａを有するスルー酸化膜３７上に、図１２（ａ）に示す工程でサブデバイス用ポリシリコン層３８を形成すると、図１３（ｃ）に示されるように、この窪み３７ａにもサブデバイス用ポリシリコン層３８が形成される。
【００１１】
このため、図１２（ｂ）に示す工程にて半導体ウェハ２００のうちサブデバイス以外の領域に形成されたサブデバイス用ポリシリコン層３８をエッチングにより除去したとしても、図１３（ｄ）に示されるように、スルー酸化膜３７の窪み３７ａにサブデバイス用ポリシリコン層３８の一部３８ａが除去されずに残ってしまうことが起こりうる。
【００１２】
したがって、図１２（ｃ）に示す工程で層間絶縁膜４１を形成すると、図１３（ｅ）に示されるように、スルー酸化膜３７の窪み３７ａに導電性のサブデバイス用ポリシリコン層３８の一部３８ａが残されたままその表面に層間絶縁膜４１が形成されてしまう。これにより、ゲート絶縁膜３５のうちサブデバイス用ポリシリコン層３８の一部３８ａが残された部分の絶縁膜としての膜厚、すなわちゲート電極３６とサブデバイス用ポリシリコン層３８の一部３８ａとの間のゲート絶縁膜３５の膜厚、サブデバイス用ポリシリコン層３８の一部３８ａとトレンチ３４の壁面との間のゲート絶縁膜３５の膜厚の合計が設計されたゲート絶縁膜厚よりも薄くなることが起こる。
【００１３】
このゲート絶縁膜３５の膜厚は、ゲート電極３６のゲート耐圧を決めるパラメータとされるため、この膜厚が設計値よりも小さくなってしまうと、ゲート耐圧が下がってしまうと共に、ゲート電極３６に加えられる電界強度が上がり、ゲート電極３６の寿命、ひいては半導体素子の寿命を下げてしまう可能性がある。
【００１４】
以上のように、スルー酸化膜３７の窪み３７ａに残されたサブデバイス用ポリシリコン層３８の一部３８ａによって、半導体素子としてのゲートの信頼性（ゲート耐圧、寿命）の低下を引き起こすという問題が生じる可能性がある。
【００１５】
なお、図１２（ｂ）の工程において、エッチング量を増やすことにより、スルー酸化膜３７の窪み３７ａに残されたサブデバイス用ポリシリコン層３８の一部３８ａも除去することができると考えられる。しかしながら、窪み３７ａの深さは不安定であり、ポリシリコンを完全に除去できるエッチング量を求めるのは困難である。
【００１６】
本発明は、上記点に鑑み、サブデバイスおよびトレンチゲート構造を有する半導体素子が備えられてなる半導体装置およびその製造方法において、半導体素子と共にサブデバイスを形成する際、トレンチの壁面とゲート電極との間に、サブデバイスのための材料を残さないようにすることを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明では、サブデバイス用のポリシリコンを形成する前に半導体ウェハ、ゲート絶縁膜、およびゲート電極上にエッチストップ酸化膜（２０）を形成する。そして、ポリシリコン層を形成した後、半導体デバイスとされる部分のみが残るように、半導体ウェハ上のポリシリコン層をエッチングし、続いてエッチストップ層および半導体ウェハ上のゲート絶縁膜をウェットエッチングによって除去した後に、半導体ウェハ上にイオン注入のためのスルー酸化膜（１０）を形成することを特徴とする。
【００１８】
このような工程順序にすることにより、メインデバイス部に形成された導電性のポリシリコン層を確実に除去することができる。
【００１９】
さらに、スルー酸化膜を形成し、このスルー酸化膜上に層間絶縁膜を形成したとしても、スルー酸化膜上にポリシリコン層は存在しない。すなわち、ウェットエッチングによってゲート絶縁膜の上端がゲート電極の上端よりも低くされ、その状態でスルー酸化膜を形成してゲート絶縁膜上にスルー酸化膜の窪みが形成されたとしても、この窪みには絶縁性の層間絶縁膜が形成されることとなる。これにより、ゲート電極の上端部分とトレンチの壁面との間の絶縁膜（スルー酸化膜および層間絶縁膜）の膜厚を確保することができ、ゲート耐圧を確保することができる。
【００２０】
以上のようにして半導体ウェハ上にメインデバイス部およびサブデバイス部を形成したとしても、工程数を増加させることはなく、半導体ウェハに印加される熱履歴を大幅に変更する必要もなく、ゲート電極の寿命、ひいては半導体素子の信頼性を向上させることができる。
【００２１】
本発明では、半導体ウェハ、およびゲート電極上にエッチストップ層（２０）を形成し、エッチストップ層上にポリシリコン層を形成する。次に、サブデバイス部の半導体デバイスとなる部分、およびメインデバイス部のトレンチ内にそれぞれポリシリコン層が残されるようにポリシリコン層をエッチングし、さらにエッチストップ層をウェットエッチングにより除去し、半導体ウェハおよびエッチストップ層を介してゲート電極上に残されたポリシリコン部（２１ａ）上にイオン注入のためのスルー酸化膜（１０）を形成することを特徴とする。
【００２２】
このように、半導体デバイスおよびトレンチ内のゲート電極上のポリシリコン部以外のポリシリコン層をエッチングにより完全に除去し、半導体ウェハ上に形成されているゲート絶縁膜をウェットエッチングにて除去した後に、スルー酸化膜および層間絶縁膜を形成する。これにより、トレンチ内のゲート絶縁膜中に導電性のポリシリコン層を残さずに、層間絶縁膜を形成できる。したがって、トレンチの壁面とゲート電極の上端部分との間の絶縁膜としての膜厚を確保することができる。
【００２３】
また、ゲート電極上にポリシリコン層の一部であるポリシリコン部を残すようにしている。これにより、半導体ウェハ上のゲート絶縁膜をウェットエッチングにより除去すると、トレンチ内においてポリシリコン部の高さ分だけゲート絶縁膜がウェットエッチングされないようにすることができる。したがって、ウェットエッチングの際に、このポリシリコン部によって、トレンチの壁面とゲート電極の外縁部との間のゲート絶縁膜の膜厚を確保することができる。
【００２４】
以上のようにして、半導体デバイスのためのポリシリコン層を先に形成して不要な部分を除去し、トレンチ内においてゲート電極上にポリシリコン層の一部であるポリシリコン部を残すことで、工程数を増加させることはなく、半導体ウェハに印加される熱履歴を大幅に変更する必要もなく、トレンチ内のゲート絶縁膜の膜厚を確保できる。したがって、ゲート耐圧を確保でき、ひいてはゲート信頼性を向上させることができる。
【００２５】
本発明では、スルー酸化膜を形成する工程は、スルー酸化膜が形成され、半導体ウェハ上に拡散層を形成するためのイオン注入工程を実施した後に、半導体ウェハを酸素雰囲気中で酸化させる工程を含んでいることを特徴とする。
【００２６】
このように、イオン注入工程を実施したのち、酸化処理工程を追加する。これにより、イオン注入時のスルー酸化膜厚を増加させることなく、露出したゲート絶縁膜およびスルー酸化膜が成長するため、ゲート電極のうち半導体ウェハから露出するゲート電極の引き出し部の外縁部分を丸まった形状とすることができる。したがって、ゲート電極の引き出し部分の外縁部分がとがった形状の場合では電界集中が起こりやすかったものを、外縁部分が丸まった形状とすることができるので電界集中を緩和させることができる。
【００２７】
また、スルー酸化膜の膜厚増加と共に、ゲート電極の引き出し部分の外縁部分と半導体ウェハとの間のゲート絶縁膜の膜厚も増加する。このため、ゲート電極の引き出し部分の外縁部分が半導体ウェハから離される。これにより、ゲート電極と半導体ウェハとの間のゲート絶縁膜の膜厚を確保でき、ひいてはゲート耐圧を確保することができる。
【００２８】
本発明では、メインデバイス部（１ａ）のトレンチ内において、ゲート絶縁膜の端部（８ａ）はトレンチの開口端に対してゲート電極の外縁部（９ａ）よりも深い位置になっていると共に、ゲート絶縁膜の上端およびゲート電極上にスルー酸化膜（１０）が形成されている。そして、このスルー酸化膜のうちゲート絶縁膜の上端に形成された部分が窪み（１０ａ）になっており、スルー酸化膜上にこの窪みを埋める層間絶縁膜（１１）が形成されていることを特徴とする。
【００２９】
このように、トレンチ内において、ゲート絶縁膜の上端にスルー酸化膜の窪みが形成されたとしても、この窪みを埋めるように層間絶縁膜が形成されている。これにより、ゲート絶縁膜にポリシリコン層の一部を残さない構造とすることができる。また、トレンチの壁面とゲート電極の壁面との間には絶縁膜のみが存在しているため、その絶縁膜の膜厚を確保できる。したがって、ゲート耐圧、ひいては半導体素子の信頼性を向上させることができる。
【００３０】
本発明では、メインデバイス部（１ａ）のトレンチ（７）内において、ゲート電極（９）上にはエッチストップ酸化膜（２０）を介してポリシリコン層（２１）の一部であるポリシリコン部（２１ａ）が形成されている。そして、ポリシリコン部とトレンチの壁面との間にはスルー酸化膜（１０）が形成されていることを特徴とする。
【００３１】
このように、トレンチ内において、ゲート電極上にエッチストップ酸化膜を介してポリシリコン部を設ける。そして、このポリシリコン部とトレンチの壁面と間にスルー酸化膜を設ける。これにより、トレンチの壁面とゲート電極の壁面との間の絶縁膜の膜厚を確保できる。したがって、ゲート耐圧、ひいては半導体素子の信頼性を向上させることができる。
【００３２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３４】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体チップは、例えばモータを制御するためのインバータにスイッチングデバイスとして採用されるものである。
【００３５】
図１は、本発明の第１実施形態に係る半導体装置としての半導体チップの概略断面図である。この半導体チップ１は、トレンチゲート構造を有するＮチャネル型のＩＧＢＴを有したものとされている。また、図１に示される半導体チップ１は、ＩＧＢＴが複数形成された半導体ウェハが例えばスクライブラインに沿ってダイシングされることで、個々に分割されたものに相当する。
【００３６】
図１に示されるように、半導体チップ１は、Ｐ型シリコン基板２の主表面上にＮ型のエピタキシャル層３、４が形成されたものを用いて形成されたものであり、半導体チップ１は、メインデバイス部１ａと、メインデバイス部１ａに隣接して形成されたサブデバイス部１ｂと、が備えられた構成となっている。本実施形態では、Ｐ型シリコン基板２の表面にＮ型のエピタキシャル層３、４が形成されたものを半導体ウェハ１００と定義する。また、本実施形態では、例えばサブデバイス部１ｂが板形状の半導体チップ１の中心部に配置され、サブデバイス部１ｂを囲うようにメインデバイス部１ａが形成されている。なお、Ｎ型ＦＺウェハを用い、表面側のデバイス構造形成後に裏面へボロンを注入してＰ型領域を形成しても良い。
【００３７】
メインデバイス部１ａには、多数のＩＧＢＴが形成されている。Ｎ−型ドリフト層４の表層部には、Ｐ型ベース領域５が形成され、Ｐ型ベース領域５の表層部にはＮ＋型ソース領域６が形成されている。これらＮ＋型ソース領域６およびＰ型ベース領域５を貫通してＮ−型ドリフト層４に達するようにトレンチ７が形成されており、このトレンチ７の内壁にはゲート絶縁膜８が形成されている。
【００３８】
また、トレンチ７内におけるゲート絶縁膜８の表面にはポリシリコンで構成されたゲート電極９が形成され、このゲート電極９上にスルー酸化膜１０が形成されている。そして、ゲート電極９上を含み、Ｐ型ベース領域５およびＮ＋型ソース領域６の上にはＢＰＳＧ等からなる層間絶縁膜１１が形成されている。この層間絶縁膜１１に形成されたコンタクトホールを介して、Ｐ型ベース領域５およびＮ＋型ソース領域６に電気的に接続されたＡｌからなるエミッタ電極１２が形成されている。そして、Ｐ型シリコン基板２の裏面には、金属膜からなるコレクタ電極１３が形成されている。
【００３９】
また、サブデバイス部１ｂには、半導体チップ１の温度を検出するための感温ダイオード１４が形成されている。Ｎ−型ドリフト層４の表面には、絶縁膜として酸化シリコン膜１５（例えばメインデバイス部１ａのゲート絶縁膜８に相当する）が形成されており、酸化シリコン膜１５の表面に、Ｐ型層１６およびＮ型層１７がそれぞれ隣接して設けられ、ＰＮ接合が構成されている。そして、ポリシリコンで構成されるＰ型層１６およびＮ型層１７の表面の一部が露出するように層間絶縁膜１１が形成され、層間絶縁膜１１が開口した部分にそれぞれＡｌからなる電極１８、１９が形成されている。
【００４０】
以上が、本実施形態に係る半導体チップ１の断面構成である。
【００４１】
次に、上記した半導体チップの製造方法について、図２〜図４に示す工程図を参照して説明する。図２〜図４は、図１に示される半導体チップ１の製造工程図を示したものである。この図２〜図４では、サブデバイス部１ｂを省略してある。また、図５は、図２〜図４の各図に示される点線部分、すなわちトレンチ７の開口部分を拡大した図である。
【００４２】
次に、図２（ａ）に示す工程では、シリコン酸化膜等のマスク材を例えばＣＶＤ法によって堆積したのち、このマスク材をフォトリソグラフィおよびドライエッチングによってパターニングし、トレンチ７と対応する部分を開口させる。その後、パターニングされたマスク材を用いた異方性ドライエッチングにより、所望の深さのトレンチ７を形成する。そして、必要に応じて犠牲酸化等を行ったのち、熱酸化等によるシリコン酸化膜等により、トレンチ７内にゲート絶縁膜８を形成する。
【００４３】
続いて、例えばＬＰＣＶＤ法により、ゲート電極９を形成するためのポリシリコン膜を成膜したのち、このポリシリコン膜を所望の厚さにエッチバックし、さらにポリシリコン膜をパターニングすることでゲート電極９を形成する。
【００４４】
図２（ｂ）に示す工程では、この後の工程でゲート電極９の表面がエッチングされないようにするため、半導体ウェハを酸素雰囲気中で加熱処理することでゲート電極９上にエッチストップ酸化膜２０を形成する。本実施形態では、エッチストップ酸化膜２０の膜厚は１００Å以上とされている。そして、図５（ａ）に示されるように、このエッチストップ酸化によってゲート絶縁膜８の膜厚が増加するため、ゲート電極９のうち、ゲート電極９の上端の外縁部９ａは角張った状態から丸まった状態となる。なお、エッチストップ酸化膜２０は、本発明のエッチストップ層に相当する。
【００４５】
図２（ｃ）に示す工程では、サブデバイス部１ｂに感温ダイオード１４を形成するためのサブデバイス用ポリシリコン層２１を形成し、このサブデバイス用ポリシリコン層２１の上にフォトレジストでマスクを形成してイオン注入を行うことにより、Ｐ型層１６およびＮ型層１７を形成する。この際、図５（ｂ）に示されるように、ゲート電極９上にはエッチストップ酸化膜２０を介してサブデバイス用ポリシリコン層２１が形成された状態となっている。
【００４６】
図３（ａ）に示す工程では、サブデバイス用ポリシリコン層２１をエッチングによって除去することにより、サブデバイス部１ｂにおいて感温ダイオード１４として構成されるＰ型層１６およびＮ型層１７のみを残す。したがって、図５（ｃ）に示されるように、エッチストップ酸化膜２０を介してゲート電極９上のサブデバイス用ポリシリコン層２１が除去された状態になっている。
【００４７】
図３（ｂ）に示す工程では、半導体ウェハ１００上に形成されたゲート絶縁膜８、およびゲート電極９上に形成されたエッチストップ酸化膜２０をウェットエッチングにより除去する。このゲート絶縁膜８の膜厚は、上記エッチストップ酸化によって増加しているため、その増加分を考慮した時間でウェットエッチングを行う。このようにしてウェットエッチングによりエッチストップ酸化膜２０を除去すると、図５（ｄ）に示されるように、ゲート絶縁膜８の端部８ａはゲート電極９の外縁部９ａよりも低くなる。すなわち、トレンチ７内において、ゲート絶縁膜８の端部８ａはトレンチ７の開口端に対してゲート電極９の外縁部９ａよりも深い位置になっている。
【００４８】
図４（ａ）に示す工程では、半導体ウェハ１００を酸素雰囲気中で加熱することにより、イオン注入を行って半導体素子を形成するためのスルー酸化膜１０を形成する。すなわち、半導体ウェハ１００およびゲート電極９の表面に例えば２５０Åの膜厚のスルー酸化膜１０を形成する。この後、図示しないが、所望のマスクを用いて、Ｎ−型ドリフト層４の所定領域に、Ｐ型ベース領域５およびＮ＋型ソース領域６をイオン注入および熱拡散によって順次形成する。
【００４９】
この工程により、図５（ｅ）に示されるように、スルー酸化膜１０はゲート絶縁膜８の端部８ａおよびゲート電極９の外縁部９ａ上に形成される。この際、上述のように、ゲート絶縁膜８の端部８ａがゲート電極９の外縁部９ａよりも低くなっているため、ゲート絶縁膜８の上部に形成されるスルー酸化膜１０には窪み１０ａが形成されることとなる。
【００５０】
図４（ｂ）に示す工程では、スルー酸化膜１０上にＣＶＤ法によって層間絶縁膜１１を形成する。そして、フォトリソグラフィおよび異方性エッチングによる層間絶縁膜８へのコンタクトホールの形成、スパッタ法によるエミッタ電極１２の電極形成を行う。このとき、図示しないが、サブデバイス部１ｂにおいては、Ｐ型層１６およびＮ型層１７の表面の一部が露出するように層間絶縁膜１１を除去し、露出したＰ型層１６およびＮ型層１７それぞれに接触するように電極１８、１９を形成する。
【００５１】
上述のように、図４（ａ）に示される工程では、ゲート絶縁膜８上にスルー酸化膜１０の窪み１０ａが設けられた状態になっているが、上記のようにして層間絶縁膜１１を形成したとしても、図５（ｆ）に示されるように、この窪み１０ａには層間絶縁膜１１のみが形成されることとなる。すなわち、感温ダイオード１４を形成するための導電性のサブデバイス用ポリシリコン層２１は、図３（ａ）に示される工程でゲート絶縁膜８上から完全に除去されているため、層間絶縁膜１１を形成する際に導電性のサブデバイス用ポリシリコン層２１が窪み１０ａには存在しておらず、窪み１０ａには絶縁性の層間絶縁膜１１のみが残された状態となるのである。
【００５２】
続いて、半導体ウェハ１００を裏面研磨することによって厚みを薄くし、この半導体ウェハ１００の裏面側に、例えばスパッタによってコレクタ電極１３を形成する。この後、半導体ウェハに設けられたスクライブラインに沿って半導体ウェハを分割することにより、図１に示される半導体チップ１が得られる。
【００５３】
以上説明したように、本実施形態では、半導体ウェハ１００に感温ダイオード１４を形成するためのエッチストップ酸化膜２０を形成してこのエッチストップ酸化膜２０上にサブデバイス用ポリシリコン層２１を形成し、感温ダイオード１４となる部分以外のサブデバイス用ポリシリコン層２１およびエッチストップ酸化膜２０を除去することを特徴としている。このような工程順序により、半導体素子を形成する上で、メインデバイス部１ａに形成された感温ダイオード１４形成のための導電性のサブデバイス用ポリシリコン層２１を確実に除去することができる。
【００５４】
このため、エッチストップ酸化膜２０の除去後にスルー酸化膜１０を形成し、このスルー酸化膜１０上に層間絶縁膜１１を形成したとしても、スルー酸化膜１０上にサブデバイス用ポリシリコン層２１は存在しない。したがって、ウェットエッチングによってゲート絶縁膜８の端部８ａがゲート電極９の上端よりも低くされ、その状態でスルー酸化膜１０を形成してゲート絶縁膜８上にスルー酸化膜１０の窪み１０ａが形成されたとしても、この窪み１０ａには絶縁性の層間絶縁膜１１が形成されることとなる。これにより、ゲート電極９とトレンチ７の壁面との間には絶縁膜（スルー酸化膜１０および層間絶縁膜１１）のみが存在し、この絶縁膜の膜厚を確保することができる。したがって、ゲート耐圧を確保することができる。
【００５５】
以上のような工程によって半導体ウェハ１００にメインデバイス部１ａおよびサブデバイス部１ｂを形成したとしても、工程数を増加させることはなく、半導体ウェハ１００に印加される熱履歴を大幅に変更する必要もなく、ゲート電極９の寿命、ひいては半導体素子の信頼性を向上させることができる。
【００５６】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、図４（ａ）に示す工程にてスルー酸化膜１０を形成し、イオン注入を行ってＰ型ベース領域５およびＮ＋型ソース領域６を形成した後、半導体ウェハを酸化する工程を行うことが特徴である。
【００５７】
まず、このような酸化工程を行う理由について説明する。上記第１実施形態では、図４（ａ）に示す工程で形成するスルー酸化膜１０の膜厚を２５０Åで形成している。この膜厚は、従来では例えば５００Åだったが、上記第１実施形態では、その約半分の厚さになっている。
【００５８】
これは、従来では、サブデバイス用ポリシリコン層２１を先に形成し、エッチングを行ってサブデバイスを形成する場所以外を除去する工程順序だったため、スルー酸化膜１０にポリシリコンのエッチングの際に削られる分のマージンを持たせていたためである。そして、エッチング後に残ったスルー酸化膜１０を用いてイオン注入を行っていたのである。
【００５９】
しかしながら、上記第１実施形態では、スルー酸化膜１０はＰ型ベース領域５およびＮ＋型ソース領域６を形成するイオン注入のためだけに形成される。したがって、エッチングで削られる分をスルー酸化膜１０の膜厚に考慮しなくても良いため、従来よりも約半分の厚さ（２５０Å）で十分足りるのである。
【００６０】
ところが、上記実施形態のようにスルー酸化膜１０の膜厚を小さくしたため、半導体チップ１において外部からゲート信号を入力するために半導体ウェハ１００上に引き伸ばされたゲート電極９の端部の形状の丸め効果が十分ではなく、電界が集中しやすくなり、ゲートの信頼性が低下する可能性があることが発明者らの検討により明らかとなった。
【００６１】
そこで、本実施形態では、ゲート電極９が半導体ウェハ１００に引き出された部分に注目し、上述のように、スルー酸化膜１０を形成し、イオン注入および拡散工程にてＰ型ベース領域５、Ｎ＋型ソース領域６を形成した後、さらに酸化工程を実施することで、上記端部の丸め不足を解消できることが特徴である。
【００６２】
以下、第２実施形態について図を参照して説明する。
【００６３】
図６は、半導体チップ１のメインデバイス部１ａのうち、ゲート電極９がトレンチ７の内部から半導体ウェハ１００の表面に引き伸ばされた部分の断面図である。この図に示されるように、ゲート電極９は半導体チップ１の図示しない外縁部分に開口された場所から半導体ウェハ１００の表面に露出した状態とされている。この露出したゲート電極９をパッドに繋がるＡｌ等と接続することで、例えばワイヤボンディングやフリップチップ等の方法により外部回路と電気的に接続される。なお、図６において層間絶縁膜１１は省略してある。
【００６４】
次に、図６に示されるゲート電極９の引き出し部分の製造工程について説明する。図７は、ゲート電極９の引き出し部分の製造工程を示した図である。なお、図７（ａ）は図２（ａ）、図７（ｂ）は図２（ｂ）、図７（ｃ）は図３（ａ）、図７（ｄ）は図３（ｂ）、図７（ｅ）は図４（ａ）の各工程にそれぞれ対応している。
【００６５】
図２（ａ）に示す工程により、ゲート電極９の引き出し部分では、図７（ａ）に示されるように、半導体ウェハ１００上にゲート絶縁膜８を介してゲート電極９が露出するように形成されている。なお、ゲート電極９をエッチングしてパターニングしたことによって、ゲート絶縁膜８のうちゲート絶縁膜８上にゲート電極９が形成されていない領域の絶縁膜厚は、ゲート電極９の引き出し部が形成された領域よりも小さくなっている。
【００６６】
続いて、図２（ｂ）に示す工程でエッチストップ酸化膜２０が形成されると、図７（ｂ）に示されるように、ゲート電極９のパッド部分では、ゲート電極９上およびゲート絶縁膜８上にもエッチストップ酸化膜２０が形成される。
【００６７】
そして、図２（ｃ）に示される工程でサブデバイス用ポリシリコン層２１が形成された後、図３（ａ）に示す工程により不要なサブデバイス用ポリシリコン層２１が除去されると、図７（ｃ）に示されるように、ゲート電極９のパッド部分のサブデバイス用ポリシリコン層２１も除去される。
【００６８】
次に、図３（ｂ）に示す工程でエッチストップ酸化膜２０をウェットエッチングにより除去すると、図７（ｄ）に示されるように、ゲート絶縁膜８のうち、ゲート電極９が形成されていない領域が除去される。さらに、ウェットエッチングによって、半導体ウェハ１００とゲート電極９との間から露出するゲート絶縁膜８の端部８ｂが、ゲート電極９の引き出し部分の外縁部分よりもトレンチ７側に位置している。
【００６９】
この後、図４（ａ）に示す工程でスルー酸化膜１０を形成すると、図７（ｅ）に示されるように、ゲート絶縁膜８の端部８ｂの形状に応じてスルー酸化膜１０が形成されるため、スルー酸化膜１０にくびれ１０ｂが形成される。
【００７０】
このような状態でイオン注入工程を行った後、半導体ウェハを酸素雰囲気中で加熱処理する酸化工程を行う。これにより、スルー酸化膜１０の膜厚を増加させることができるため、図示しないが、スルー酸化膜１０が成長することで図７（ｅ）に示されるくびれ１０ｂが解消される。そして、この酸化処理によってスルー酸化膜１０の膜厚が増加しゲート電極が酸化されることで、ゲート電極９の引き出し部分の外縁部分が持ち上げられる。このため、とがった形状のゲート電極９の引き出し部分の外縁部分が丸まった形状に変化し、さらにその外縁部分がスルー酸化膜１０の成長と共に半導体ウェハ１００から離れていく（図６参照）。
【００７１】
そして、層間絶縁膜１１やエミッタ電極１２等の形成に応じてスルー酸化膜１０のうち半導体ウェハ１００とゲート電極９との間に挟まれた部分のみを残すと図６に示される構造のゲート電極９の引き出し部を得る。
【００７２】
以上のように、スルー酸化膜１０を形成したのち、酸化処理工程を追加することで、ゲート電極９の引き出しの部分において、その外縁部分の形状を丸まった形状とすることができる。これにより、ゲート電極９の引き出し部分の外縁部分がとがった形状の場合では電界集中が起こりやすかったものを、外縁部分が丸まった形状とされることで電界集中を緩和させることができる。
【００７３】
また、スルー酸化膜１０の膜厚増加と共に、ゲート電極９の引き出し部分の外縁部分と半導体ウェハ１００との間のゲート絶縁膜８も膜厚が増加するため、ゲート電極９の引き出し部分の外縁部分が半導体ウェハ１００から離される。これにより、ゲート電極９と半導体ウェハ１００との間のゲート絶縁膜８の膜厚を確保でき、ひいてはゲート耐圧を確保することができる。
【００７４】
（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、感温ダイオード１４を形成するためにエッチストップ酸化膜２０上に形成したサブデバイス用ポリシリコン層２１のうち、トレンチ７内においてエッチストップ酸化膜２０を介してゲート電極９上に形成されたものを残すようにしたことが第１実施形態と異なる。
【００７５】
以下、第３実施形態について図を参照して説明する。図８、図９は、本実施形態に係る半導体チップの製造工程を示した図である。また、図１０は、図８、図９の各図に示される点線部分、すなわちトレンチ７の開口部分を拡大した図である。
【００７６】
まず、第１実施形態と同様に、図２（ｃ）に示す工程までを行い、感温ダイオード１４を設けるためのサブデバイス用ポリシリコン層２１をエッチストップ酸化膜２０上に形成する。
【００７７】
そして、図８（ａ）に示す工程では、図３（ａ）に示す工程と同様の処理を行う。本実施形態では、第１実施形態の場合よりもエッチング量を減らすことでトレンチ７内のゲート電極９上にサブデバイス用ポリシリコン層２１の一部を残すようにしている。したがって、図１０（ａ）に示されるように、エッチストップ酸化膜２０を介してゲート電極９上にポリシリコン部２１ａが残された状態になっている。
【００７８】
次に、図８（ｂ）に示す工程では、図３（ｂ）に示す工程と同様の処理を行う。すなわち、半導体ウェハ１００上のゲート絶縁膜８をウェットエッチングにより除去する。このようにしてウェットエッチングによりゲート絶縁膜８を除去すると、トレンチ７内においてポリシリコン部２１ａの高さ分だけゲート絶縁膜８がウェットエッチングされないようにすることができる。したがって、図１０（ｂ）に示されるように、ゲート絶縁膜８の上端８ｃはゲート電極９の外縁部９ａよりも高くなる。これにより、トレンチ７の壁面とゲート電極９の外縁部９ａとの間のゲート絶縁膜８の膜厚を確保できる。
【００７９】
続いて、図９（ａ）に示す工程では、図４（ａ）に示す工程と同様の処理を行い、スルー酸化膜１０を形成してイオン注入、熱拡散を行う。このように、本工程でスルー酸化膜１０を形成するが、上述のように、ゲート絶縁膜８の端部８ａがゲート電極９の外縁部９ａよりも高くなっているため、図１０（ｃ）に示されるように、ゲート絶縁膜８の上部に形成されるスルー酸化膜１０に窪み１０ａは形成されない。
【００８０】
この後、図９（ｂ）に示す工程では、図４（ｂ）に示す工程と同様の処理を行う。本工程にて層間絶縁膜１１を形成したとしても、図１０（ｄ）に示されるように、トレンチ７内に層間絶縁膜１１は形成されない。すなわち、トレンチ内に層間絶縁膜１１が残ることはなくなり、トレンチ７内においてその壁面とゲート電極９の外縁部９ａとの間のゲート絶縁膜８の膜厚を確保することができる。したがって、ゲート耐圧を確保でき、ひいてはゲート信頼性を向上させることができる。
【００８１】
（他の実施形態）
上記各実施形態では、ＩＧＢＴの例について説明したが、トレンチゲートを有するデバイスであれば適用可能である。例えばＭＯＳＦＥＴ等の半導体素子に上記各製造方法を採用しても構わない。またＰ型領域とＮ型領域を入れ替えても本発明の効果を無効にするものではない。
【００８２】
上記実施形態では、サブデバイスとして感温ダイオード１４を採用しているが、これは一例を示すものであって、他の半導体デバイスであっても構わない。
【００８３】
上記第３実施形態において、第２実施形態の酸化工程を行うようにしても構わない。
【００８４】
さらに、上記実施形態では、トレンチ７内のゲート電極９を形成後にＰ型ベース領域５とＮ＋型ソース領域６を形成しているが、これに限られたものでなく、例えば、トレンチ７内のゲート電極９を形成前にＰ型ベース領域５を形成しておき、ゲート電極９の形成前にＮ＋型ソース領域６を形成しても良い。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１実施形態に係る半導体装置としての半導体チップの概略断面図である。
【図２】図１に示す半導体チップの製造工程を示した図である。
【図３】図２に続く製造工程を示した図である。
【図４】図３に続く製造工程を示した図である。
【図５】図２〜図４の各図に示されるトレンチの開口部分を拡大した図である。
【図６】本発明の第２実施形態において、半導体チップのメインデバイス部のうち、ゲート電極がトレンチの内部から半導体ウェハの表面に引き伸ばされた部分の断面図である。
【図７】本発明の第２実施形態において、ゲート電極の引き出し部分の製造工程を示した図である。
【図８】第２実施形態に係る半導体チップの製造工程を示した図である。
【図９】図８に続く製造工程を示した図である。
【図１０】図８および図９の各図に示されるトレンチの開口部分を拡大した図である。
【図１１】従来の半導体チップの製造工程を示した図である。
【図１２】図１１に続く製造工程を示した図である。
【図１３】図１１および図１２の各図の示されるトレンチの開口部分の拡大図である。
【符号の説明】
【００８６】
１…半導体チップ、１ａ…メインデバイス部、１ｂ…サブデバイス部、２…Ｐ型シリコン基板、７…トレンチ、８…ゲート絶縁膜、８ａ…ゲート絶縁膜の端部、９…ゲート電極、９ａ…ゲート電極の外縁部、１０…スルー酸化膜、１１…層間絶縁膜、１４…半導体デバイス、２０…エッチストップ酸化膜、２１…ポリシリコン層、２１ａ…ポリシリコン部、１００…半導体ウェハ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007129025.tif 000011
【図１０】
2007129025.tif 000012
【図１１】
2007129025.tif 000013
【図１２】
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【図１３】
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