(57)【要約】【課題】高速データ通信を可能とし、かつ低消費電力を実現することができるＡＳＫ送信器を提供する。【解決手段】上記課題を解決するための発振器は、起動信号によりＯＮ・ＯＦＦされる発振回路４０と、送信用データ信号が入力し、前記送信用データ信号を予め求めた前記発振回路４０の起動時間だけ遅らせた遅れデータ信号を出力する遅延回路２４と、前記送信用データ信号と前記遅れデータ信号とが入力し、前記送信用データ信号のパルス時間幅に前記起動時間相当の時間幅を加えたパルス継続時間を有する加算データ信号を前記起動信号として前記発振回路４０に出力するＯＲ回路３８と、を有することを特徴とする。【選択図】図１
2007129298.tif 000002
【特許請求の範囲】
【請求項１】
発振回路の起動時間を予め求め、
入力した送信用データ信号のパルス時間幅に、前記求めた起動時間相当のパルス幅を付け加えた加算データ信号を、前記発振回路に起動信号として与えることを特徴とするＡＳＫ変調方法。
【請求項２】
起動信号によりＯＮ・ＯＦＦされる発振回路と、
送信用データ信号が入力され、前記送信用データ信号を予め求めた前記発振回路の起動時間だけ遅らせた遅れデータ信号を出力する遅延回路と、
前記送信用データ信号と前記遅れデータ信号とが入力され、前記送信用データ信号のパルス時間幅に前記起動時間相当の時間幅を加えたパルス継続時間を有する加算データ信号を前記起動信号として前記発振回路に出力する起動信号出力部と、
を有することを特徴とするＡＳＫ送信器。
【請求項３】
前記起動信号出力部は、ＯＲ回路からなることを特徴とする請求項２に記載のＡＳＫ送信器。
【請求項４】
前記遅延回路を多段に直列配置することを特徴とする請求項１又は請求項２に記載のＡＳＫ送信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＯＫ（On Off Keying）を行うＡＳＫ（Amplitude Shift Keying）変調方法、及びこのＡＳＫ変調方法を実施するためのＡＳＫ送信器に係り、特に高速データ通信を行う場合に好適なＡＳＫ変調方法、及びＡＳＫ送信器に関する。
【背景技術】
【０００２】
従来よりＡＳＫ変調、及びこのＡＳＫ変調を行うための送信器は知られている。ＡＳＫ変調は、信号を送るための搬送信号にデータ信号を乗せるディジタル情報変調の一種であり、例えば、データ信号の振幅の大小又は有無に従って発振回路に設けられた振動子の励振をＯＮ・ＯＦＦしてディジタル情報ビットを表現する。
【０００３】
ところが、このような変調を行う送信器では、搬送信号を励起する振動子をＯＮさせる際に要する起動時間、すなわち起動信号が発振回路に入力されてから、発振回路の発振状態が定常状態になるまでの時間として数十μｓを必要とする。図４に発振回路を起動させた際の発振状態を示す。この発振回路の起動時間は、例えば１ｂｉｔのデータを送信するのに要する時間が１ｍｓ程度である場合であれば、データ送信時間の数十分の１程度となるためデータ送信を行う上で大きな問題は無い。ところが、１ｂｉｔのデータを送信するのに要する時間が、例えば１００μｓ程度となる高速通信の場合には、発振回路の起動に要する時間はデータ送信時間の数割を占めることとなってしまい、データ信号のデューティが崩れ通信品質の劣化を招く虞が生じることとなる。このため、発振回路の電源を送信データ信号でＯＮ・ＯＦＦするＡＳＫ送信器は、昨今の高速データ通信には不向きであるとされてきた。
【０００４】
特許文献１では、ＡＳＫ送信器を用いて高速通信に対応する技術が開示されている。特許文献１には、高速通信に適さない原因とされる発振回路の振動子を常時発振させる旨が開示されている。特許文献１によれば、発振回路から出力された信号は、バイナリカウンタを備えたＩＣに入力され、分周されるという。また、前記ＩＣには、前記発振回路からの信号の他に、インバータを介して反転されたデータ信号が入力されるという。そして、前記ＩＣからは、前記反転入力されたデータ信号が基準電圧に対してＬｏｗレベルとなった場合にのみ発振パルスが出力されるという。
【特許文献１】特開２０００−７８２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示されているようなＡＳＫ送信器であれば、発振回路からの出力信号は継続的なものとしているため、データ信号に応じた起動、あるいは停止という動作を必要としない。このため、発振回路の起動に要する時間は不要となり、高速なデータ通信に対応することが可能となる。
【０００６】
ところが、特許文献１に開示されているＡＳＫ送信器は、発振回路を常時起動させておくこととなるため、消費電力が大きくなり、低消費電力化には向かないという問題がある。
そこで、本発明では、上記のような問題点を解決し、高速データ通信を可能とし、かつ低消費電力を実現することができるＡＳＫ変調方法、及びこのＡＳＫ変調方法を実施するためのＡＳＫ送信器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明に係るＡＳＫ変調方法は、発振回路の起動時間を予め求め、入力した送信用データ信号のパルス時間幅に、前記求めた起動時間相当のパルス幅を加えた加算データ信号を、前記発振回路に起動信号として与えることを特徴とする。このような変調方法によれば、起動時間として数十μｓの時間を要する発振回路によって搬送波を励起する場合であっても、発振回路はパルス幅が拡大されたデータ信号すなわち加算データ信号に基づいて起動されることとなる。遅延データ信号のデューティは、基礎となる送信用データ信号のデューティに比べて発振回路の起動時間に相当する時間だけ幅（パルスがＨｉとなる割合）が延長されることとなるが、発振回路の起動までの間に延長分の時間幅がカットされた発振回路から出力されるＡＳＫ変調信号は送信用データ信号と同等のデューティを持つこととなる。このため、従来に比べて高速なデータ通信を行う場合であっても、受信側においてパルス電圧、すなわちＨｉ又はＬｏｗの電圧レベルの判定に誤りを生じることがなくなり、通信品質が劣化することが無い。よって、このようなＡＳＫ変調方法を用いれば、高速データ通信にも対応することが可能となる。また、特許文献１に開示されている技術と異なり、発振回路は送信用データ信号に応じて起動、あるいは停止されることとなるため、送信器としての消費電力を低く抑えることが可能となる。
【０００８】
また、上記目的を達成するための本発明に係るＡＳＫ送信器は、起動信号によりＯＮ・ＯＦＦされる発振回路と、送信用データ信号が入力され、前記送信用データ信号を予め求めた前記発振回路の起動時間だけ遅らせた遅れデータ信号を出力する遅延回路と、前記送信用データ信号と前記遅れデータ信号とが入力され、前記送信用データ信号のパルス時間幅に前記起動時間相当の時間幅を加えたパルス継続時間を有する加算データ信号を前記起動信号として前記発振回路に出力する起動信号出力部と、を有することを特徴とする。このような構成とすることにより、上記ＡＳＫ変調方法を実施することができる。すなわち、発振回路の起動に要するデューティを遅延回路によって延長することができるため、発振回路によって出力される信号のデューティには発振回路の起動遅れによる欠損が生じることが無くなる。よって高速データ通信を行う場合であっても通信品質に劣化を生じさせることがない。また、発振回路は、起動信号出力部からの加算データ信号に基づいてＯＮ・ＯＦＦ（起動・停止）を行うため、常時発振を行うＡＳＫ送信器に比べて消費電力を抑制することが可能となる。
【０００９】
また、上記構成のＡＳＫ送信器では、前記起動信号出力部は、ＯＲ回路からなるようにすれば良い。ＯＲ回路によれば、送信用データ信号、あるいは遅れデータ信号のうちのいずれかの信号レベルがＨｉである場合に出力信号の信号レベルをＨｉとして出力させることが可能である。したがって、発振回路の起動信号として出力される加算データ信号のパルス時間幅を、送信用データ信号のパルス時間幅に遅れ時間相当の時間幅を加えたものとすることが可能となる。
【００１０】
また、上記のようなＡＳＫ送信器では、前記遅延回路を多段に直列配置すると良い。単一の遅延回路による遅れ時間を送信用データ信号の最小パルス時間幅に対して大きな割合とした場合、遅延回路の後段に当たる回路のスレッシュホールドを越える範囲が極めて狭くなったり、電圧レベルの頂点がスレッシュホールドに達しないといった事態が生じることとなる。このため、送信用データ信号のパルス時間幅が小さくなる高速データ通信においては、単一の遅延回路によって生じさせる送信用データ信号の遅れ時間を短くし、短い遅れ時間を足し合わせることにより、発振回路の起動時間に相当するパルス継続時間を確保することが可能となる。このような構成を採用することにより、より高速なデータ通信にも対応することが可能なＡＳＫ送信器とすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ本発明のＡＳＫ変調方法、及びこのＡＳＫ変調を実施するためのＡＳＫ送信器の実施の形態について詳細に説明する。
図１は本発明のＡＳＫ送信器に係る第１の実施形態の回路構成を示すブロック図である。本実施形態のＡＳＫ送信器１０は、送信用データ信号（ＭＯＤ）が入力される起動信号生成回路２０と、搬送信号を励起する発振回路４０とを基本構成とする。
【００１２】
前記起動信号生成回路２０は、インバータ２２、遅延回路２４、コンパレータ３０、及びＯＲ回路３８によって構成される。前記インバータ２２は、入力されたデータ信号を反転出力する素子であり、インバータ２２から出力される反転データ信号は、遅延回路２４へと入力される。
前記遅延回路２４は、前記インバータ２２に直列に接続された抵抗（抵抗素子）２６と、前記抵抗２６と後述するコンパレータ３０との間に設けられる接続点と当該接続点に接続された基準電位点との間に設けられたコンデンサ（容量素子）２８と、によって構成される素子である。
【００１３】
遅延回路２４は、入力された反転データ信号がスレッシュホールド（基準電圧）に達するまでの立上り及び立下りに遅れを持たせるための素子であり、前記抵抗２６の抵抗値と、前記コンデンサ２８との容量値とを調整することにより前記立上り及び立下り時間の遅れを調整することができる。なお、抵抗２６は、その値を高くするほど信号の立上りを遅らせることができるが、スレッシュホールドとの関係等を考慮して最適値を選択する必要がある。例えば、後述する発振回路４０（発振回路４０に備えられる振動子４２）の起動時間を４０μｓとした場合、本実施形態における遅延回路２４による信号の遅れ時間（スレッシュホールドを越えるまでの信号の遅れ時間）も４０μｓとなるように、抵抗２６の抵抗値とコンデンサ２８との容量値とを調整すると良い。このようにして遅れを付加された反転遅れデータ信号は、コンパレータ３０のマイナス側入力端子へと入力される。なお、発振回路４０の起動時間は、予め求めておけば良い。
【００１４】
コンパレータ３０には、マイナス側入力端子に入力された反転遅れデータ信号の他に、プラス側入力端子に、抵抗３２，３４、及びコンデンサ３６を介して基準電圧が入力されている。コンパレータ３０に入力された反転遅れデータ信号は、電圧レベルが前記基準電圧を越える範囲をＬｏｗ、それ以外の範囲をＨｉとする判定により、遅れデータ信号に変換されてＯＲ回路３８へと出力される。
【００１５】
ＯＲ回路３８の入力端子には、コンパレータ３０からの遅れデータ信号の他に、入力端子から直接入力される送信用データ信号（ＭＯＤ）が入力される。ＯＲ回路３８では、遅れデータ信号と送信用データ信号との波形が重ね合わせられ、いずれかの信号のパルスがＨｉの電圧レベルを示す箇所をＨｉレベルとした信号、すなわちデータ信号のパルス時間幅に発振回路４０の起動時間の遅れ分に相当するデューティを加えたパルス継続時間を有する加算データ信号を出力する。加算データ信号は、発振回路４０に対して起動信号（起動電圧）として入力される。
【００１６】
前記発振回路４０は、バイポーラトランジスタ（トランジスタ）４４を用いたものであり、トランジスタ４４のコレクタ側には基準電圧が入力され、加算データ信号はベース側へ入力されることとなる。このような構成とすることにより、少ない電力で発振回路４０のドライブを制御することが可能となる。なお、発振回路４０は、図１に示すように、振動子（例えばＳＡＷ共振子）４２と抵抗４６，４８，５０，５２と、コンデンサ５４，５６，５８及びトランジスタ４４より構成されるが、この発振回路４０については公知であるため、詳細な説明は割愛する。
【００１７】
上記のような構成のＡＳＫ送信器１０では、データ信号が電圧レベルとして起動信号生成回路２０に入力されると、データ信号は図２（Ａ）から（Ｅ）に示すように変換されて発振回路４０へと出力される。ここで、図２（Ａ）に示す電圧レベルを示す波形が起動信号生成回路２０へ入力されたデータ信号を示す波形であるとする。このデータ信号がインバータ２２に入力され、変換出力されると、図２（Ｂ）に示す反転データ信号となる。そして、反転データ信号が遅延回路２４へ入力されて出力されると、図２（Ｃ）に示すように、立上り及び立下りに遅れを生じさせた反転遅れデータ信号へと変換される。この反転遅れデータ信号がコンパレータ３０へ入力されることにより、反転遅れデータ信号は、基準電圧を境界として入力信号をＨｉレベルまたはＬｏｗレベルに判定した信号へと変換され、さらに反転されて出力される。すなわち、図２（Ｄ）に示すような遅れデータ信号となる。図２に示すように、遅れデータ信号（図２（Ｄ））は、データ信号（図２（Ａ））に対してｔだけ遅れ位相となる。この遅れデータ信号と、データ信号とがＯＲ回路３８へ入力されることにより、出力される信号はいずれかの信号の電圧レベルがＨｉの場合にＨｉを出力する信号となり、図２（Ｅ）に示すような、データ信号に比べてデューティがｔの分だけ伸びた加算データ信号となる。
【００１８】
ＯＲ回路３８から出力された加算データ信号が発振回路４０へ入力されると、入力された加算データ信号のＨｉあるいはＬｏｗに基づいてトランジスタ４４が作動し、振動子４２が発振、停止を繰り返すこととなる。ここで、発振回路４０の起動に要する時間（数十μｓ）は、加算データ信号の延長分ｔに相当する時間となるため、発振回路４０から出力されるＡＳＫ変調信号のデューティ比が発振回路４０の起動時間の影響を受けて変わってしまうということが無い。
【００１９】
このような構成のＡＳＫ送信器１０によれば、発振回路４０の起動時間の占める割合が送信用のデータ信号のパルス時間幅に対して大きくなるような高速通信を行う場合であっても、データ信号を遅延させることにより出力信号のデューティをＭＯＤに合致させることが可能となる。このため、簡単な構成で高速なＡＳＫ通信を実現することが可能となる。また、本実施形態に示したＡＳＫ送信器１０では、データ信号の信号レベルがＬｏｗの場合には発振回路４０を停止させる構成としているため、通信に要する電力を低く抑えた低消費電力のＡＳＫ通信をも実現することが可能となる。
【００２０】
上記のような構成のＡＳＫ送信器１０の応用例として、次のような構成のＡＳＫ送信器を挙げることができる。例えば、図１に示す実施形態では、発振回路４０としてバイポーラトランジスタ４４を用いる回路を採用する旨記載したが、発振回路４０としてＣＭＯＳインバータを用いたものを採用した場合であっても、上記実施形態に示したＡＳＫ送信器１０と同様な作用効果を得ることができる。この場合、さらに消費電力を抑えることが可能となる。
【００２１】
また、上記実施形態では、遅れ信号を論理判定する素子としてコンパレータ３０を採用しているが、これをインバータによって代替したとしても、同様の作用を奏することができる。ただし、スレッシュホールドの安定を考慮する場合には、コンパレータ３０を用いることが望ましい。
また、発振回路４０から出力される信号の出力が小さい場合には、コンデンサ５８の後段にバッファアンプ（不図示）を備えるようにしても良い。
【００２２】
次に、本発明のＡＳＫ送信器に係る第２の実施形態について、図３を参照して説明する。本実施形態のＡＳＫ送信器１１０は、第１の実施形態に示したＡＳＫ送信器１０よりも、さらに高速なデータ通信を行う場合に対応することができることを特徴とするものである。
本実施形態のＡＳＫ送信器１１０も、第１の実施形態のＡＳＫ送信器１０と同様に起動信号生成回路１２０と発振回路１４０とを基本構成とすることに変わりは無い。また、本実施形態における発振回路１４０は、第１の実施形態に示した発振回路４０と同様な構成とすることができる。よって、その機能を同様とする箇所には図３に対し、図１に示した符号に１００を足した符号を附してその説明は省略することとする。
【００２３】
本実施形態の起動信号生成回路１２０では、データ信号のデューティに対する発振回路１４０の起動に要する時間の割合が大きくなるような高速データ通信に対応するために、遅延回路１２４（１２４ａ〜１２４ｃ）及び論理判定素子としてのインバータ１３１（１３１ａ〜１３１ｃ）を多段に配置し、個々の遅延回路によって信号に生じさせる遅れ時間を短くした。これは、パルス時間幅の小さな高速データ通信を行う場合において、単一の遅延回路によって発振回路１４０の起動時間相当のデューティを得ようとした場合、データ信号のパルス時間幅に対する信号の立上りまでに要する割合が大きくなりすぎてしまうということに起因する。信号の立上りが大幅に遅れた場合、論理判定後の信号のデューティが極めて小さくなってしまったり、信号の立上りの頂点が基準電圧に達しなくなってしまうといった事態が生じるのである。この場合、発振回路１４０へ入力する信号のデューティが崩れてしまい、通信の品質劣化につながる可能性が生じる。
【００２４】
本実施形態における起動信号生成回路１２０の具体的構成としては、上述したように、遅延回路１２４と、論理判定素子としてのインバータ１３１とを交互に、多段に配置するというものである。このような構成とすることにより、１つの遅延回路１２４によって生じさせる遅れ時間の時間幅を小さいものとした場合であっても、その重ね合わせにより大きな遅れ時間を得ることが可能となる。
なお、本実施形態では、回路構成の簡素化のために論理判定素子としてインバータ１３１を採用しているが、このインバータ１３１の代わりにコンパレータを採用した場合であっても、本実施形態のＡＳＫ送信器１１０を構成することができることに変わりは無い。
【００２５】
上記第１、第２の実施形態において、単一の遅延回路によって生じさせる遅れ時間は、データ信号の最小パルス時間幅に対して３割程度を目安とすると良い。
上記のような構成を有するＡＳＫ送信器１０，１１０は、高速かつ低消費電力を実現し得ることより、車のキーレスエントリーシステムのような小さな容量のバッテリを用いる通信システムに採用するのに好適である。
【図面の簡単な説明】
【００２６】
【図１】本発明のＡＳＫ送信器に係る第１の実施形態の構成を示す回路図である。
【図２】ＡＳＫ送信器における起動信号生成回路によって変換するデータ信号の流れを示す図である。
【図３】本発明のＡＳＫ送信器に係る第２の実施形態の構成を示す回路図である。
【図４】発振回路を起動させた際の発振状態を示す図である。
【符号の説明】
【００２７】
１０………ＡＳＫ送信器、２０………起動信号生成回路、２２………インバータ、２４………遅延回路、３０………コンパレータ、３８………ＯＲ回路、４０………発振回路、４２………振動子、４４………トランジスタ（バイポーラトランジスタ）。
【図１】
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【図２】
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【図３】
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【図４】
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