(57)【要約】【課題】相変化材料を含む記録層を備えた不揮発性メモリ素子の発熱効率を高める。【解決手段】第１のスルーホール１１ａを有する第１の層間絶縁膜１１と、第２のスルーホール１２ａを有する第２の層間絶縁膜１２と、第１のスルーホール１１ａ内に設けられた下部電極１３と、第２のスルーホール１２ａ内に設けられ、相変化材料を含む記録層１５と、第２の層間絶縁膜１２上に設けられた上部電極１６と、下部電極１３と記録層１５との間に設けられた薄膜絶縁層１４とを備える。下部電極１３の径Ｄ１は、第２のスルーホール１２ａの径Ｄ２よりも小さく、これにより下部電極１３の熱容量が小さい。このため、絶縁破壊によって薄膜絶縁層１４にピンホール１４ａを形成し、その近傍を発熱領域とした場合、下部電極１３側に逃げる熱が低減されることから、従来よりも高い発熱効率を得ることが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のスルーホールを有する第１の層間絶縁膜と、
前記第１の層間絶縁膜上に設けられ、少なくとも一部が前記第１のスルーホールの少なくとも一部と重なる第２のスルーホールを有する第２の層間絶縁膜と、
前記第１のスルーホール内に設けられた下部電極と、
少なくとも一部が前記第２のスルーホール内に設けられ、相変化材料を含む少なくとも１層の記録層と、
前記第２の層間絶縁膜上に設けられた上部電極と、
前記下部電極と前記記録層との間に設けられた薄膜絶縁層とを備え、
前記下部電極の径が前記第２のスルーホールの径よりも小さいことを特徴とする不揮発性メモリ素子。
【請求項２】
前記薄膜絶縁層は、前記第２の層間絶縁膜の上面及び前記第２のスルーホールの内壁に接して設けられていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記少なくとも１層の記録層は第１及び第２の記録層を含んでおり、前記薄膜絶縁層は、前記第１の記録層と前記第２の記録層との間に設けられていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記薄膜絶縁層は、前記第２の層間絶縁膜の上面に接して設けられていることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記薄膜絶縁層は、前記第２のスルーホールの内壁に接して設けられていることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項６】
前記第１の記録層の上面と前記第２の層間絶縁膜の上面が実質的に同一平面を構成していることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項７】
前記第１の記録層の上面にキャビティが設けられており、前記キャビティには前記薄膜絶縁層を介して前記第２の記録層が充填されていることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項８】
前記第２のスルーホールの内壁を被うサイドウォール絶縁膜をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記薄膜絶縁層のうち前記下部電極と最も近い部分から前記上部電極までの距離は、前記薄膜絶縁層と前記下部電極との最短距離よりも大きいことを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項１０】
前記薄膜絶縁層が絶縁破壊されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記第２の層間絶縁膜は、異なる材料からなる少なくとも２つの絶縁膜の積層体であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
上部電極と、
前記上部電極よりも熱容量の小さい下部電極と、
前記下部電極と前記上部電極との間に設けられたスルーホールを有する層間絶縁膜と、
相変化材料を含み、少なくとも一部が前記スルーホール内に設けられた第１及び第２の記録層と、
前記第１の記録層と前記第２の記録層との間に設けられた薄膜絶縁層とを備え、
前記薄膜絶縁層のうち前記下部電極と最も近い部分から前記上部電極までの距離は、前記薄膜絶縁層と前記下部電極との最短距離よりも大きいことを特徴とする不揮発性メモリ素子。
【請求項１３】
前記薄膜絶縁層は、前記層間絶縁膜の上面に接して設けられていることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記薄膜絶縁層は、前記スルーホールの内壁に接して設けられていることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１５】
前記第１の記録層の上面にキャビティが設けられており、前記キャビティには前記薄膜絶縁層を介して前記第２の記録層が充填されていることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１６】
前記スルーホールの内壁を被うサイドウォール絶縁膜をさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１７】
前記薄膜絶縁層が絶縁破壊されていることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１８】
第１の層間絶縁膜を形成する第１のステップと、
前記第１の層間絶縁膜に第１のスルーホールを形成する第２のステップと、
前記第１のスルーホール内に下部電極を形成する第３のステップと、
第１の層間絶縁膜上に第２の層間絶縁膜を形成する第４のステップと、
前記下部電極の少なくとも一部が露出するよう、前記第２の層間絶縁膜に第２のスルーホールを形成する第５のステップと、
薄膜絶縁層と、相変化材料を含む少なくとも１層の記録層を、前記記録層の少なくとも一部が前記第２のスルーホール内に形成されるよう、前記第２の層間絶縁膜上に形成する第６のステップと、
前記少なくとも１層の記録層上に、上部電極を形成する第７のステップを備えることを特徴とする不揮発性メモリ素子の製造方法。
【請求項１９】
前記少なくとも１層の記録層は第１及び第２の記録層を含んでおり、前記第６のステップは、
前記第１の記録層を形成する第１のサブステップと、
前記第１の記録層上に前記薄膜絶縁層を形成する第２のサブステップと、
前記薄膜絶縁層上に前記第２の記録層を形成する第３のサブステップとを含んでいることを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記第６のステップは、前記第１のサブステップを行った後、前記第２のサブステップを行う前に、前記第１の記録層をエッチバックする第４のサブステップを備えていることを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記第４のサブステップは、前記第２の層間絶縁膜の上面が露出するまで行うことを特徴とする請求項２０に記載の不揮発性メモリ素子の製造方法。
【請求項２２】
前記第５のステップを行った後、前記第６のステップを行う前に、前記第２のスルーホールの内壁にサイドウォール絶縁膜を形成することを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
前記第７のステップを行った後、前記下部電極と前記上部電極との間に電圧を印加することによって、前記薄膜絶縁層を絶縁破壊することを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き替え可能な不揮発性メモリ素子及びその製造方法に関し、特に、相変化材料を含む記録層を備えた不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能である。しかしながら、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。
【０００３】
メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。
【０００４】
最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。
【０００５】
ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまう。このため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。
【０００６】
大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。
【０００７】
一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている（特許文献１，非特許文献１〜３参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。
【０００８】
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
【０００９】
書き込み電流による相変化材料の加熱を効率よく行うためには、できる限り発熱領域を縮小し、これによって電流パスを集中させることが有効である。このため、非特許文献１及び２では、ヒーターとなる下部電極の径を小さくし、これによって発熱領域を制限している。また、非特許文献３では、相変化材料を含む記録層と、ヒーターとなる下部電極をエッジコンタクト（Edge contact）させ、これによって発熱領域を制限している。
【００１０】
しかしながら、非特許文献１〜３に記載された方法では、発熱領域の縮小がリソグラフィ精度によって制限されるため、十分に発熱領域を縮小することは困難である。これに対し、特許文献１に記載された方法では、相変化材料を含む記録層と、ヒーターとなる下部電極との間に薄膜絶縁層（filament dielectric film）を介在させ、これを絶縁破壊することによってピンホールを形成している。絶縁破壊により形成されるピンホールの径は、リソグラフィによって形成可能なスルーホールなどの径よりも極めて小さい。
【００１１】
このため、特許文献１に記載されたデバイスでは、電流パスがピンホールに集中することから、発熱領域を極めて小さくすることができる。これにより、書き込み電流による相変化材料の加熱を効率よく行うことが可能となり、その結果、書き込み電流を低減することができるだけでなく、書き込み速度を高めることも可能となる。
【特許文献１】米国特許第５，５３６，９４７号明細書
【非特許文献１】A. Pirovano, A. L. Lacaita, A. Benvenuti, F. Pellizzer, S. Hudgens, and R. Bez, "Scaling Analysis of Phase-Change Memory Technology", 2003 IEEE
【非特許文献２】Y. N. Hwang, S. H. Lee, S. J. Ahn, S. Y. Lee, K. C. Ryoo, H. S. Hong, H. C. Koo, F. Yeung, J. H. Oh, H. J. Kim, W. C. Jeong, J. H. Park, H. Horii, Y. H. Ha, J. H. Yi, G. H. Hoh, G. T. Jeong, H. S. Jeong, and Kinam Kim, "Writing Current Reduction for High-density Phase-change RAM", 2003 IEEE
【非特許文献３】Y. H. Ha, J. H. Yi, H. Horii, J. H. Park, S. H. Joo, S. O. Park, U-In Chung, and J. T. Moon, "An Edge Contact Type Cell for Phase Change RAM Featuring Very Low Power Consumption", 2003 Symposium on VLSI Technology Digest of Technical Papers
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１に記載されたＰＲＡＭは、発熱領域となるピンホールが比較的面積の大きな下部電極に面している。このため、書き込み電流により発生した熱が下部電極側に逃げやすく、これが発熱効率を低下させる原因となることが判明した。
【００１３】
したがって本発明の目的は、相変化材料を含む記録層を備えた、改良された不揮発性メモリ素子及びその製造方法を提供することである。
【００１４】
本発明の他の目的は、相変化材料を含む記録層を備えた、発熱効率が高められた不揮発性メモリ素子及びその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の一側面による不揮発性メモリ素子は、第１のスルーホールを有する第１の層間絶縁膜と、前記第１の層間絶縁膜上に設けられ、少なくとも一部が前記第１のスルーホールの少なくとも一部と重なる第２のスルーホールを有する第２の層間絶縁膜と、前記第１のスルーホール内に設けられた下部電極と、少なくとも一部が前記第２のスルーホール内に設けられ、相変化材料を含む少なくとも１層の記録層と、前記第２の層間絶縁膜上に設けられた上部電極と、前記下部電極と前記記録層との間に設けられた薄膜絶縁層とを備え、前記下部電極の径が前記第２のスルーホールの径よりも小さいことを特徴とする。
【００１６】
本発明によれば、記録層が埋め込まれた第２のスルーホールの径よりも、第１のスルーホールに埋め込まれた下部電極の径の方が小さいことから、下部電極の熱容量が小さくなる。このため、絶縁破壊によって薄膜絶縁層にピンホールを形成し、その近傍を発熱領域とした場合、下部電極側に逃げる熱が低減されることから、従来よりも高い発熱効率を得ることが可能となる。
【００１７】
本発明において、少なくとも１層の記録層が第１及び第２の記録層を含んでおり、且つ、薄膜絶縁層が第１の記録層と第２の記録層との間に設けられていることが好ましい。一般に、相変化材料を含む記録層は熱伝導率が低いことから、薄膜絶縁層を２つの記録層によって挟み込むことにより、発熱効率をさらに高めることが可能となる。
【００１８】
この場合、薄膜絶縁層は、第２の層間絶縁膜の上面に接して設けられていることがより好ましい。このような構造は、第１の記録層を形成した後、これをエッチバックすることにより得られる。これによれば、下部電極と薄膜絶縁層との距離を任意に設定することができる。これにより、下部電極と薄膜絶縁層との距離を長くすることができることから、下部電極側への熱伝導をより低下させることが可能となる。
【００１９】
本発明の好ましい一実施形態においては、第１の記録層の上面にキャビティが設けられており、キャビティには薄膜絶縁層を介して第２の記録層が充填されている。これによれば、絶縁破壊によって薄膜絶縁層に形成されるピンホールの位置をキャビティの底部にコントロールできることから、デバイスの信頼性を高めることが可能となる。
【００２０】
本発明の好ましい他の実施形態においては、第２のスルーホールの内壁を被うサイドウォール絶縁膜がさらに備えられている。これによれば、記録層が埋め込まれるスルーホールの径をリソグラフィの解像度未満の大きさとすることができる。このため、記録層の体積をより小さくすることができ、その結果、発熱効率をよりいっそう高めることが可能となる。
【００２１】
本発明において、薄膜絶縁層のうち下部電極と最も近い部分から上部電極までの距離は、薄膜絶縁層と下部電極との最短距離よりも大きいことが好ましい。本発明による不揮発性メモリ素子は、下部電極の熱容量が小さいことから、薄膜絶縁層から上部電極までの距離を大きく設定することにより、発熱効率をよりいっそう高めることが可能となる。
【００２２】
本発明の他の側面による不揮発性メモリ素子は、上部電極と、前記上部電極よりも熱容量の小さい下部電極と、前記下部電極と前記上部電極との間に設けられたスルーホールを有する層間絶縁膜と、相変化材料を含み、少なくとも一部が前記スルーホール内に設けられた第１及び第２の記録層と、前記第１の記録層と前記第２の記録層との間に設けられた薄膜絶縁層とを備え、前記薄膜絶縁層のうち前記下部電極と最も近い部分から前記上部電極までの距離は、前記薄膜絶縁層と前記下部電極との最短距離よりも大きい。
【００２３】
本発明によれば、熱伝導率の低い記録層によって薄膜絶縁層を挟み込むとともに、相対的に熱容量の小さい下部電極に近い位置に薄膜絶縁層を配置していることから、発熱効率をより高めることが可能となる。
【００２４】
本発明による不揮発性メモリ素子の製造方法は、第１の層間絶縁膜を形成する第１のステップと、前記第１の層間絶縁膜に第１のスルーホールを形成する第２のステップと、前記第１のスルーホール内に下部電極を形成する第３のステップと、第１の層間絶縁膜上に第２の層間絶縁膜を形成する第４のステップと、前記下部電極の少なくとも一部が露出するよう、前記第２の層間絶縁膜に第２のスルーホールを形成する第５のステップと、薄膜絶縁層と、相変化材料を含む少なくとも１層の記録層を、前記記録層の少なくとも一部が前記第２のスルーホール内に形成されるよう、前記第２の層間絶縁膜上に形成する第６のステップと、前記少なくとも１層の記録層上に、上部電極を形成する第７のステップを備える。
【００２５】
本発明によれば、記録層を埋め込む第２のスルーホールの径よりも、第１のスルーホールに埋め込む下部電極の径の方を小さくすることができることから、下部電極側に逃げる熱を低減することが可能となる。
【００２６】
本発明において、少なくとも１層の記録層は第１及び第２の記録層を含んでおり、第６のステップは、第１の記録層を形成する第１のサブステップと、第１の記録層上に薄膜絶縁層を形成する第２のサブステップと、薄膜絶縁層上に第２の記録層を形成する第３のサブステップとを含んでいることが好ましい。これによれば、発熱効率をよりいっそう高めることが可能となる。
【００２７】
この場合、第６のステップは、第１のサブステップを行った後、第２のサブステップを行う前に、第１の記録層をエッチバックする第４のサブステップを備えていることが好ましい。これによれば、下部電極と薄膜絶縁層との距離を任意に設定することができることから、下部電極側への熱伝導をより低下させることが可能となる。
【００２８】
本発明の好ましい一実施形態においては、第５のステップを行った後、第６のステップを行う前に、第２のスルーホールの内壁にサイドウォール絶縁膜を形成する。これによれば、記録層が埋め込まれる第２のスルーホールの径をリソグラフィの解像度未満の大きさとすることができる。このため、記録層の体積をより小さくすることができ、その結果、発熱効率をよりいっそう高めることが可能となる。
【発明の効果】
【００２９】
このように、本発明によれば、発熱効率が高められた不揮発性メモリ素子及びその製造方法が提供される。したがって、従来よりも書き込み電流を低減することができるだけでなく、書き込み速度を高めることも可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００３１】
図１は、本発明の好ましい第１の実施形態による不揮発性メモリ素子１０の構造を示す略断面図である。
【００３２】
図１に示すように、本実施形態による不揮発性メモリ素子１０は、第１のスルーホール１１ａを有する第１の層間絶縁膜１１と、第２のスルーホール１２ａを有する第２の層間絶縁膜１２と、第１のスルーホール１１ａ内に設けられた下部電極１３と、第２の層間絶縁膜１２上にこの順に設けられた薄膜絶縁層１４、記録層１５及び上部電極１６とを備えて構成されている。
【００３３】
第１及び第２の層間絶縁膜１１，１２の材料としては、シリコン酸化膜などを用いることができる。第１の層間絶縁膜に設けられた第１のスルーホール１１ａの径Ｄ１は、第２の層間絶縁膜に設けられた第２のスルーホール１２ａの径Ｄ２よりも小さい。本実施形態では、第１のスルーホール１１ａの径Ｄ１は、下部電極１３の径に等しい。また、第１のスルーホール１１ａの上側開口部の少なくとも一部と、第２のスルーホール１２ａの下側開口部の少なくとも一部は、重なりを有している。本実施形態では、図１に示すように、第１のスルーホール１１ａの上側開口部の全部が、第２のスルーホール１２ａの下側開口部の一部と重なっている。
【００３４】
下部電極１３は、ヒータープラグとして用いられる。つまり、データの書き込み時において、発熱体の一部となる。このため、下部電極１３の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。これらの材料は、熱伝導率が比較的低いものの、絶縁膜などに比べると熱伝導率が高い。このため、下部電極１３が記録層１５からの放熱経路となってしまう。
【００３５】
薄膜絶縁層１４は、絶縁破壊によってピンホール１４ａが形成される層であり、本実施形態では、第２の層間絶縁膜１２の上面１２ｂ及び第２のスルーホール１２ａの内壁を覆って設けられている。薄膜絶縁層１４の材料としては特に限定されず、Ｓｉ３Ｎ４、ＳｉＯ２、Ａｌ２Ｏ３等の絶縁材料を用いることができる。薄膜絶縁層１４の膜厚は、印加可能な電圧によって絶縁破壊が生じる範囲の膜厚に設定する必要がある。したがって、薄膜絶縁層１４の膜厚は、十分に薄く設定される。
【００３６】
ピンホール１４ａの形成は、下部電極１３と上部電極１６との間に高電圧を印加し、薄膜絶縁層１４を絶縁破壊することによって行う。絶縁破壊により形成されるピンホール１４ａの径は、リソグラフィによって形成可能なスルーホールなどの径よりも極めて小さいため、ピンホール１４ａが形成された不揮発性メモリ素子１０に電流を流すと、電流パスがピンホール１４ａに集中する。このため、発熱領域がピンホール１４ａの近傍に絞られることになる。
【００３７】
記録層１５は、相変化材料によって構成される。記録層１５を構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
【００３８】
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
【００３９】
図２は、カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
【００４０】
カルコゲナイド材料を含む相変化材料をアモルファス状態とするためには、図２の曲線ａに示すように、融点Ｔｍ以上の温度に一旦加熱した後、冷却すればよい。一方、カルコゲナイド材料を含む相変化材料を結晶状態とするためには、図２の曲線ｂに示すように、結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に一旦加熱した後、冷却すればよい。加熱は、通電によって行うことができる。加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。
【００４１】
記録層１５の膜厚は特に限定されないが、本実施形態では、一例として第２のスルーホール１２ａが完全に埋まらない程度の膜厚に設定されている。但し、第２のスルーホール１２ａが完全に埋まる程度の膜厚に設定しても構わない。
【００４２】
上部電極１６は、下部電極１３と対をなす電極である。上部電極１６の材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、下部電極１３と同様、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
【００４３】
このような構成を有する不揮発性メモリ素子１０は、半導体基板上に形成することができ、マトリクス状に配置することによって、電気的に書き替え可能な不揮発性半導体記憶装置を構成することができる。
【００４４】
図３は、ｎ行×ｍ列のマトリクス構成を有する不揮発性半導体記憶装置の回路図である。
【００４５】
図３に示す不揮発性半導体記憶装置は、ｎ本のワード線Ｗ１〜Ｗｎと、ｍ本のビット線Ｂ１〜Ｂｍと、各ワード線と各ビット線の交点に配置されたメモリセルＭＣ（１，１）〜ＭＣ（ｎ，ｍ）とを備えている。ワード線Ｗ１〜Ｗｎはロウデコーダ１０１に接続され、ビット線Ｂ１〜Ｂｍはカラムデコーダ１０２に接続されている。各メモリセルＭＣは、対応するビット線とグランドとの間に直列に接続された不揮発性メモリ素子１０及びトランジスタ１０３によって構成されている。トランジスタ１０３の制御端子は、対応するワード線に接続されている。
【００４６】
不揮発性メモリ素子１０の構造は、図１を用いて説明したとおりである。したがって、不揮発性メモリ素子１０の下部電極１３及び上部電極１６の一方が、対応するビット線に接続され、他方が対応するトランジスタ１０３に接続される。
【００４７】
図４は、不揮発性メモリ素子１０を用いたメモリセルＭＣの構造の一例を示す断面図である。図４には、対応するビット線Ｂｊが共通である２つのメモリセルＭＣ（ｉ，ｊ），ＭＣ（ｉ＋１，ｊ）が示されている。
【００４８】
図４に示す例では、不揮発性メモリ素子１０の上部電極１６をビット線Ｂｊに接続し、下部電極１３をトランジスタ１０３に接続した構成を示している。トランジスタ１０３のゲートは、ワード線Ｗｉ，Ｗｉ＋１に接続されている。また、素子分離領域１０４によって区画された一つの活性領域１０５には、３つの拡散領域１０６が形成され、これによって、一つの活性領域１０５に２つのトランジスタ１０３が形成されている。これら２つのトランジスタ１０３のソースは共通であり、層間絶縁膜１０７に設けられたコンタクトプラグ１０８を介して、グランド配線１０９に接続されている。また、各トランジスタ１０３のドレインは、それぞれのコンタクトプラグ１１０を介して、対応する不揮発性メモリ素子１０の下部電極１３に接続されている。
【００４９】
一方、２つの不揮発性メモリ素子１０の上部電極１６は、共通のビット線Ｂｊに接続されている。このため、２つの不揮発性メモリ素子１０の上部電極１６を分離する必要はなく、図４に示すように連続的な電極形状とすることができる。
【００５０】
このような構成を有する不揮発性半導体記憶装置は、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態でビット線Ｂ１〜Ｂｍの少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルでは、トランジスタ１０３がオンするため、対応するビット線は、不揮発性メモリ素子１０を介してグランドに接続された状態となる。したがって、この状態で所定のカラムデコーダ１０２により選択したビット線に書き込み電流を流せば、不揮発性メモリ素子１０に含まれる記録層１５を相変化させることができる。
【００５１】
具体的には、所定量の電流を流すことによって、記録層１５を構成する相変化材料を図２に示した融点Ｔｍ以上の温度に加熱した後、電流を急速に遮断することによって急冷すれば、アモルファス相となる。一方、上記所定量よりも少ない電流を流すことによって、記録層１５を構成する相変化材料を図２に示した結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に加熱した後、電流を徐々に減少させて徐冷すれば、結晶成長が促進するため結晶相となる。
【００５２】
データの読み出しを行う場合も、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態で、ビット線Ｂ１〜Ｂｍの少なくとも１本に読み出し電流を流せばよい。記録層１５がアモルファス相となっているメモリセルについては抵抗値が高くなり、記録層１５が結晶相となっているメモリセルについては抵抗値が低くなることから、これを図示しないセンスアンプによって検出すれば、記録層１５の相状態を把握することができる。
【００５３】
記録層１５の相状態は、記憶させる論理値に対応させることができる。例えば、アモルファス相の状態を「０」、結晶相の状態を「１」と定義すれば、１つのメモリセルによって１ビットのデータを保持することが可能となる。また、アモルファス相から結晶相に相変化させる際、記録層１５を結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に保持する時間を調節することによって、結晶化割合を多段階又はリニアに制御することも可能である。このような方法により、アモルファス相と結晶相との混合割合を多段階に制御すれば、１つのメモリセルに２ビット以上のデータを記憶させることが可能となる。さらに、アモルファス相と結晶相との混合割合をリニアに制御すれば、アナログ値を記憶させることも可能となる。
【００５４】
次に、本実施形態による不揮発性メモリ素子１０の製造方法について説明する。
【００５５】
まず、図１に示す第１の層間絶縁膜１１を形成し、この第１の層間絶縁膜１１に第１のスルーホール１１ａを形成する。第１の層間絶縁膜１１の形成方法としては、一般的なＣＶＤ法を用いることができる。第１のスルーホール１１ａの形成方法としては、一般的なフォトリソグラフィ法及びドライエッチング法を用いることができる。
【００５６】
次に、第１のスルーホール１１ａが完全に埋まるよう、第１の層間絶縁膜１１上に下部電極１３を形成し、その後、第１の層間絶縁膜１１の上面１１ｂが露出するまで下部電極１３を研磨する。研磨はＣＭＰ法を用いることが好ましい。これにより、第１のスルーホール１１ａ内に下部電極１３が埋め込まれた状態となる。下部電極１３の形成は、ステップカバレッジの優れた成膜方法、例えば、ＣＶＤ法によって形成することが好ましく、これにより、第１のスルーホール１１ａの内部を完全に埋めることができる。
【００５７】
次に、第１の層間絶縁膜１１上に第２の層間絶縁膜１２を形成し、この第２の層間絶縁膜１２に第２のスルーホール１２ａを形成する。第２の層間絶縁膜１２の形成方法としては、一般的なＣＶＤ法を用いることができる。第２のスルーホール１２ａの形成方法としては、一般的なフォトリソグラフィ法を用いることができる。第２のスルーホール１２ａは、その径Ｄ２が第１のスルーホール１１ａの径Ｄ１よりも大きくなるよう設定するとともに、下部電極１３の少なくとも一部が露出するように位置合わせする必要がある。
【００５８】
次に、第２のスルーホール１２ａの内壁を含む、第２の層間絶縁膜１２の全表面に、薄膜絶縁層１４を形成する。薄膜絶縁層１４の成膜方法としては、スパッタリング法、熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法等を用いることができる。これにより、第２のスルーホール１２ａの内壁を含む第２の層間絶縁膜１２の全表面が、薄膜絶縁層１４によって覆われた状態となる。下部電極１３の表面も、薄膜絶縁層によって覆われる。
【００５９】
次に、カルコゲナイド材料からなる記録層１５を薄膜絶縁層１４上に形成する。記録層１５の成膜方法としては、特に限定されるものではないが、スパッタリング法やＣＶＤ法を用いることができる。但し、記録層１５の膜厚としては、第２のスルーホール１２ａの径Ｄ２に対して十分な被覆性を確保できる膜厚以下に設定する必要がある。そして、パターニングによって各不揮発性メモリ素子１０ごとに記録層１５を分離する（図４参照）。
【００６０】
最後に、記録層１５上に上部電極１６を形成し、所定の形状にパターニングすれば、本実施形態による不揮発性メモリ素子１０が完成する。そして、実際にメモリとして使用する前には、下部電極１３と上部電極１６との間に高電圧を印加し、薄膜絶縁層１４を絶縁破壊することにより、ピンホール１４ａを形成する。これにより、下部電極１３と記録層１５は、薄膜絶縁層１４に設けられたピンホール１４ａを介して接続されることから、このピンホール１４ａの近傍が発熱領域（発熱点）となる。
【００６１】
このように、本実施形態による不揮発性メモリ素子１０は、絶縁破壊によって薄膜絶縁層１４に形成されたピンホール１４ａを電流パスとして用いていることから、リソグラフィ精度に依存しない、極めて微細な電流パスを形成することができる。
【００６２】
しかも、記録層１５が埋め込まれた第２のスルーホール１２ａの径Ｄ２よりも、下部電極１３が埋め込まれた第１のスルーホール１１ａの径Ｄ１の方が小さいことから、下部電極１３の熱容量が小さくなる。このため、発熱領域から下部電極１３側に逃げる熱が低減され、従来よりも高い発熱効率を得ることが可能となる。また、本実施形態による不揮発性メモリ素子１０は、比較的簡単な方法によって作成することが可能である。
【００６３】
次に、本発明の好ましい第２の実施形態による不揮発性メモリ素子２０について説明する。
【００６４】
図５は、本発明の好ましい第２の実施形態による不揮発性メモリ素子２０の構造を示す略断面図である。
【００６５】
図５に示すように、本実施形態による不揮発性メモリ素子２０は、第１のスルーホール２１ａを有する第１の層間絶縁膜２１と、第２のスルーホール２２ａを有する第２の層間絶縁膜２２と、第１のスルーホール２１ａ内に設けられた下部電極２３と、第２の層間絶縁膜２２上にこの順に設けられた第１の記録層２５ａ、薄膜絶縁層２４及び第２の記録層２５ｂと、第２の記録層２５ｂ上に設けられた上部電極２６とを備えて構成されている。
【００６６】
このように、本実施形態では、第１の記録層２５ａ及び第２の記録層２５ｂからなる２つの記録層を有し、これら記録層２５ａ，２５ｂの間に薄膜絶縁層２４が挟まれた構造を有している。また、本実施形態では、第１の記録層２５ａが、第２のスルーホール２２ａの内部のみならず、第２の層間絶縁膜２２の上面２２ｂにも設けられており、これにより、第１の記録層２５ａ、薄膜絶縁層２４及び第２の記録層２５ｂからなる３層構造の積層膜が形成されている。第１及び第２の記録層２５ａ，２５ｂの材料としては、上述したカルコゲナイド材料を用いることができる。
【００６７】
本実施形態においても、記録層２５ａ，２５ｂが埋め込まれた第２のスルーホール２２ａの径Ｄ２よりも、下部電極２３が埋め込まれた第１のスルーホール２１ａの径Ｄ１の方が小さい。下部電極２３の径は、第１のスルーホール２１ａの径Ｄ１の径に等しく、これにより、下部電極２３の熱容量が低減されている。
【００６８】
本実施形態による不揮発性メモリ素子２０を実際に使用する前には、下部電極２３と上部電極２６との間に高電圧を印加し、薄膜絶縁層２４を絶縁破壊することにより、ピンホールを形成する。このとき、ピンホール２４ａは、最も電界が強い第２のスルーホール２２ａの底部、すなわち、下部電極２３に最も近い領域に形成される。これにより、第１の記録層２５ａと第２の記録層２５ｂとは、薄膜絶縁層２４に設けられたピンホール２４ａを介して接続され、ピンホール２４ａの近傍が発熱領域（発熱点）となる。
【００６９】
このように、ピンホール２４ａは下部電極２３に最も近い領域に形成されることから、ピンホール２４ａから上部電極２６までの距離ｄ２は、ピンホール２４ａから下部電極２３までの距離ｄ１よりも大きくなる。このため、熱容量の大きい上部電極２６と発熱領域との距離が十分に確保される。
【００７０】
第１の記録層２５ａは、発熱領域から下部電極２３側への熱伝導を妨げる役割を果たす。第１の記録層２５ａの材料であるカルコゲナイド材料の熱伝導率は、シリコン酸化膜の１／３程度と低い。このため、第１の記録層２５ａを下部電極２３と薄膜絶縁層２４との間に介在させることによって、発熱効率がさらに高められる。
【００７１】
本実施形態による不揮発性メモリ素子２０の作製においては、第２の層間絶縁膜２２に第２のスルーホール２２ａを形成した後、第２のスルーホール２２ａの内壁を含む、第２の層間絶縁膜２２の全表面に、第１の記録層２５ａ、薄膜絶縁層２４及び第２の記録層２５ｂをこの順に形成し、３層構造の積層膜を形成する。次に、パターニングにより不揮発性メモリ素子２０ごとに３層構造の積層膜を分離した後、第２の記録層２５ｂ上に上部電極２６を形成し、所定の形状にパターニングすることにより作製することができる。
【００７２】
本実施形態では、第１の記録層２５ａ、薄膜絶縁層２４及び第２の記録層２５ｂを連続的に形成していることから、成膜時における第１の記録層２５ａの膜厚分だけ、下部電極２３と薄膜絶縁層２４との間を離間させることが可能となる。
【００７３】
下部電極２３と薄膜絶縁層２４との間をより大きく離間させるためには、第１の記録層２５ａの膜厚をできる限り大きく設定すればよい。但し、第１の記録層１５ａの膜厚は、第２のスルーホール２２ａの径Ｄ２に対して十分な被覆性を確保できる膜厚以下に制限される。
【００７４】
このように、本実施形態による不揮発性メモリ素子２０は、下部電極２３と薄膜絶縁層２４との間に熱伝導率の低い第１の記録層２５ａが設けられていることから、第１の実施形態による不揮発性メモリ素子１０による効果に加え、より高い発熱効率を得ることが可能となる。また、本実施形態による不揮発性メモリ素子２０も、比較的簡単な方法によって作成することが可能である。
【００７５】
次に、本発明の好ましい第３の実施形態による不揮発性メモリ素子３０について説明する。
【００７６】
図６は、本発明の好ましい第３の実施形態による不揮発性メモリ素子３０の構造を示す略断面図である。
【００７７】
図６に示すように、本実施形態による不揮発性メモリ素子３０では、第１の記録層３５ａが第２のスルーホール３２ａの底部に設けられている。本実施形態による不揮発性メモリ素子３０も、第１の記録層３５ａ及び第２の記録層３５ｂからなる２つの記録層を有しており、これら記録層３５ａ，３５ｂの間に薄膜絶縁層３４が挟まれた構造を有している。また、本実施形態では、第１の記録層３５ａが、第２のスルーホール３２ａの底部にのみ設けられており、第２の層間絶縁膜３２の上面３２ｂには設けられていない。このため、第２の層間絶縁膜３２の上面３２ｂには、薄膜絶縁層３４が直接形成されている。
【００７８】
本実施形態においても、記録層３５ａ，３５ｂが埋め込まれた第２のスルーホール３２ａの径Ｄ２よりも、下部電極３３が埋め込まれた第１のスルーホール３１ａの径Ｄ１の方が小さい。下部電極３３の径は、第１のスルーホール３１ａの径Ｄ１の径に等しく、これにより、下部電極３３の熱容量が低減されている。さらに、ピンホール３４ａから熱容量の大きい上部電極３６までの距離ｄ２は、ピンホール３４ａから熱容量の小さい下部電極３３までの距離ｄ１よりも大きくなるよう、設定されている。
【００７９】
次に、本実施形態による不揮発性メモリ素子３０の製造方法について説明する。
【００８０】
図７〜図１０は、不揮発性メモリ素子３０の製造工程を順に示す略断面図である。
【００８１】
まず、図７に示すように、第１の層間絶縁膜３１を形成し、さらに、この第１の層間絶縁膜３１に第１のスルーホール３１ａを形成する。次に、第１のスルーホール３１ａが完全に埋まるよう、第１の層間絶縁膜３１上に下部電極３３を形成し、その後、ＣＭＰ法によって、第１の層間絶縁膜１１の上面３１ｂが露出するまで研磨する。これにより、第１のスルーホール３１ａ内に下部電極３３が埋め込まれた状態となる。次に、第１の層間絶縁膜３１上に第２の層間絶縁膜３２を形成し、さらに、この第２の層間絶縁膜３２に第２のスルーホール３２ａを形成する。これにより、下部電極３３の少なくとも一部が露出する。
【００８２】
次に、図８に示すように、第２の層間絶縁膜３２上に第１の記録層３５ａを形成する。成膜時における第１の記録層３５ａの膜厚は、第２のスルーホール３２ａがほぼ完全に埋まるような、十分に厚い膜厚に設定する。
【００８３】
次に、図９に示すように、第２の層間絶縁膜３２の上面３２ｂが露出するまで、第１の記録層３５ａをエッチバックする。これにより、第１の記録層３５ａは、第２のスルーホール３２ａの底部にのみ残存した状態となる。
【００８４】
次に、図１０に示すように、第１の記録層３５ａの上面を覆う薄膜絶縁層３４を形成する。このとき、すでに第１の記録層３５ａのエッチバックによって第２の層間絶縁膜３２の上面３２ｂが露出していることから、第２の層間絶縁膜３２の上面３２ｂには、薄膜絶縁層３４が直接形成されることになる。薄膜絶縁層３４の形成方法としては、スパッタリング法、熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法等を用いることができるが、第１の記録層３５ａを構成するカルコゲナイド材料が変質しないよう、熱的・雰囲気的にカルコゲナイド材料に対する影響の少ない方法を選択することが好ましい。
【００８５】
次に、薄膜絶縁層３４上に第２の記録層３５ｂを形成し、パターニングにより各不揮発性メモリ素子３０ごとに第２の記録層３５ｂを分離する。そして、図６に示したように、第２の記録層３５ｂ上に上部電極３６を形成し、所定の形状にパターニングすれば、本実施形態による不揮発性メモリ素子３０が完成する。
【００８６】
実際にメモリとして使用する前には、下部電極３３と上部電極３６との間に高電圧を印加し、薄膜絶縁層３４を絶縁破壊することにより、ピンホール３４ａを形成する。これにより、第１の記録層３５ａと第２の記録層３５ｂは、薄膜絶縁層３４に設けられたピンホール３４ａを介して接続されることから、このピンホール３４ａの近傍が発熱領域（発熱点）となる。
【００８７】
このように、本実施形態では、第１の記録層３５ａを厚く形成し、エッチバックにより第２のスルーホール３２ａの底部にのみ残存させている。このため、第１の記録層３５ａの膜厚を、第２のスルーホール３２ａの径Ｄ２に対して十分な被覆性を確保できる膜厚以上の膜厚とすることができる。したがって、第２の実施形態による不揮発性メモリ素子２０に比べて、第１の記録層３５ａの膜厚をより厚くすることが可能となることから、ピンホール３４ａと下部電極３３との距離ｄ１をより拡大することが可能となる。これにより、第２の実施形態による不揮発性メモリ素子２０による効果に加え、さらに高い発熱効率を得ることが可能となる。
【００８８】
尚、本実施形態では、第１の記録層３５ａを第２のスルーホール３２ａの底部にのみ残存させているが、本実施形態の変形例である図１１に示すように、第２のスルーホール３２ａのほぼ全体を第１の記録層３５ａによって埋め込む構造としても構わない。この場合、第１の記録層３５ａの上面と第２の層間絶縁膜３２の上面３２ｂは、ほぼ同一平面を構成する。第１の記録層３５ａの膜厚は、成膜時の膜厚及びエッチバック条件などにより、任意に調節することが可能である。図１１に示す構造とすれば、プロセスの制御性が向上するものと考えられる。
【００８９】
次に、本発明の好ましい第４の実施形態による不揮発性メモリ素子４０について説明する。
【００９０】
図１２は、本発明の好ましい第４の実施形態による不揮発性メモリ素子４０の構造を示す略断面図である。
【００９１】
図１２に示すように、本実施形態による不揮発性メモリ素子４０では、第１の記録層４５ａの上面にキャビティ４５ｘが設けられている。キャビティ４５ｘは、第１の記録層４５ａの上面のほぼ中央部に設けられており、このため、キャビティ４５ｘの壁面から第２のスルーホール４２ａの内壁までの距離Ｄ３は、ほぼ均一となっている。また、第１の記録層４５ａの上面外周部は、第２の層間絶縁膜４２の上面４２ｂとほぼ同一平面を構成している。第１の層間絶縁膜４１及び第２の層間絶縁膜４２などの構成は、上記の各実施形態と同様である。
【００９２】
本実施形態においても、記録層４５ａ，４５ｂが埋め込まれた第２のスルーホール４２ａの径Ｄ２よりも、下部電極４３が埋め込まれた第１のスルーホール４１ａの径Ｄ１の方が小さい。下部電極４３の径は、第１のスルーホール４１ａの径Ｄ１の径に等しく、これにより、下部電極４３の熱容量が低減されている。さらに、ピンホール４４ａから熱容量の大きい上部電極４６までの距離ｄ２は、ピンホール４４ａから熱容量の小さい下部電極４３までの距離ｄ１よりも大きくなるよう、設定されている。
【００９３】
次に、本実施形態による不揮発性メモリ素子４０の製造工程について説明する。
【００９４】
図１３及び図１４は、不揮発性メモリ素子４０の製造工程を順に示す略断面図である。
【００９５】
まず、図７〜図９に示した工程と同様の工程により、第１の記録層４５ａを第２のスルーホール４２ａの底部にのみ残存させた後、図１３に示すように、第１の記録層４５ａを再び形成する。第１の記録層４５ａの２回目の形成では、第２のスルーホール４２ａが完全に埋まらないような膜厚に設定する。
【００９６】
次に、図１４に示すように、第２の層間絶縁膜４２の上面４２ｂが露出するまで、第１の記録層４５ａを再びエッチバックする。これにより、第１の記録層４５ａは、第２のスルーホール３２ａ内にのみ残存し、第１の記録層４５ａの上面のほぼ中央部にはキャビティ４５ｘが形成される。
【００９７】
その後は、図１２に示したとおり、薄膜絶縁層４４、第２の記録層４５ｂ及び上部電極４６をこの順に形成し、必要なパターニングを行えば、本実施形態による不揮発性メモリ素子４０が完成する。
【００９８】
本実施形態では、第１の記録層４５ａの上面のほぼ中央部にキャビティ４５ｘが形成されていることから、下部電極４３と上部電極４６との間に高電圧を印加すると、キャビティ４５ｘの底面部分の電界が最も強くなる。このため、絶縁破壊によるピンホール４４ａは、電界の強いキャビティ４５ｘの底面部分に形成される確率が非常に高くなる。したがって、本実施形態による不揮発性メモリ素子４０は、第３の実施形態による不揮発性メモリ素子３０による効果に加え、ピンホール４４ａの形成位置のばらつきが低減されるという効果を得ることが可能となる。
【００９９】
次に、本発明の好ましい第５の実施形態による不揮発性メモリ素子５０について説明する。
【０１００】
図１５は、本発明の好ましい第５の実施形態による不揮発性メモリ素子５０の構造を示す略断面図である。
【０１０１】
図１５に示すように、本実施形態による不揮発性メモリ素子５０では、第２のスルーホール５２ａの内壁にサイドウォール５７が形成されている。これにより、第２のスルーホール５２ａに埋め込まれた第１の記録層５５ａの径Ｄ４が、第２のスルーホール５２ａの径Ｄ２よりも縮小されている。サイドウォール５７の材料については、絶縁材料であれば特に限定されず、ＳｉＯ２やＳｉ３Ｎ４等を用いることができる。また、第１の層間絶縁膜５１及び第２の層間絶縁膜５２などの構成は、上記の各実施形態と同様である。
【０１０２】
本実施形態においても、記録層５５ａ，５５ｂが埋め込まれた第２のスルーホール５２ａの径Ｄ２よりも、下部電極５３が埋め込まれた第１のスルーホール５１ａの径Ｄ１の方が小さい。下部電極５３の径は、第１のスルーホール５１ａの径Ｄ１の径に等しく、これにより、下部電極５３の熱容量が低減されている。第１のスルーホール５１ａの径Ｄ１と第１の記録層５５ａの径Ｄ４との関係については特に限定されないが、Ｄ１＜Ｄ４に設定することが好ましい。さらに、ピンホール５４ａから熱容量の大きい上部電極５６までの距離ｄ２は、ピンホール５４ａから熱容量の小さい下部電極５３までの距離ｄ１よりも大きくなるよう、設定されている。
【０１０３】
次に、本実施形態による不揮発性メモリ素子５０の製造方法について説明する。
【０１０４】
図１６〜図１９は、不揮発性メモリ素子５０の製造工程を順に示す略断面図である。
【０１０５】
まず、図７に示した工程と同様の工程により、第２の層間絶縁膜５２に第２のスルーホール５２ａを形成し、下部電極５３の少なくとも一部を露出させる。次に、図１６に示すように、サイドウォールとなる絶縁膜５７ａを形成する。サイドウォールとなる絶縁膜５７ａの膜厚としては、第２のスルーホール５２ａが完全に埋まらないような膜厚に設定する必要がある。
【０１０６】
次に、図１７に示すように、絶縁膜５７ａをエッチバックし、第２の層間絶縁膜５２の上面５２ｂに形成された絶縁膜５７ａを除去する。これにより、絶縁膜５７ａは第２のスルーホール５２ａの内壁部分にのみ残存し、サイドウォール５７となる。このとき、下部電極５３の少なくとも一部が露出するよう、エッチバックを行う必要がある。
【０１０７】
次に、図１８に示すように、第２の層間絶縁膜５２上に第１の記録層５５ａを形成する。成膜時における第１の記録層５５ａの膜厚は、第２のスルーホール５２ａがほぼ完全に埋まるような、十分に厚い膜厚に設定する。
【０１０８】
次に、図１９に示すように、第１の記録層５５ａをエッチバックし、第２の層間絶縁膜５２の上面５２ｂに形成された第１の記録層５５ａを除去する。これにより、第１の記録層５５ａは、サイドウォール５７に囲まれた領域にのみ残存する。
【０１０９】
その後は、図１５に示したとおり、薄膜絶縁層５４、第２の記録層５５ｂ及び上部電極５６をこの順に形成し、必要なパターニングを行えば、本実施形態による不揮発性メモリ素子５０が完成する。
【０１１０】
本実施形態では、第２のスルーホール５２ａの内壁にサイドウォール５７を形成していることから、第１の記録層５５ａが埋め込まれるスルーホールの径、つまり、第１の記録層５５ａの径Ｄ４をリソグラフィの解像度未満の大きさとすることができる。このため、発熱体となる第１の記録層５５ａの体積をより小さくすることができ、その結果、発熱効率をより一層高めることができる。したがって、本実施形態による不揮発性メモリ素子５０は、第３の実施形態による不揮発性メモリ素子３０による効果に加え、発熱効率をより高めることが可能となる。
【０１１１】
次に、本発明の好ましい第６の実施形態による不揮発性メモリ素子６０について説明する。
【０１１２】
図２０は、本発明の好ましい第６の実施形態による不揮発性メモリ素子６０の構造を示す略断面図である。
【０１１３】
図２０に示すように、本実施形態による不揮発性メモリ素子６０では、第１のスルーホール６１ａの内壁にサイドウォール６７が形成されている。これにより、第１のスルーホール６１ａに埋め込まれた下部電極６３の径Ｄ５が、第２のスルーホール６２ａの径Ｄ２よりも縮小されている。本実施形態では、第１のスルーホール６１ａの径Ｄ１と第２のスルーホール６２ａの径Ｄ２はほぼ一致している。サイドウォール６７の材料については、絶縁材料であれば特に限定されず、ＳｉＯ２やＳｉ３Ｎ４等を用いることができる。
【０１１４】
第１及び第２の記録層６５ａ，６５ｂや、薄膜絶縁層６４などの構成は、図６に示した第３の実施形態による不揮発性メモリ素子３０と同様である。また、第１の層間絶縁膜６１及び第２の層間絶縁膜６２などの構成は、上記の各実施形態と同様である。
【０１１５】
本実施形態においては、第１のスルーホール６１ａの径Ｄ１と第２のスルーホール６２ａの径Ｄ２がほぼ同等であるが、第１のスルーホール６１ａの内壁に設けられたサイドウォール６７によって、下部電極６３の径Ｄ５が第２のスルーホール６２ａの径Ｄ２よりも小さくされている。これにより、下部電極６３の熱容量が低減されている。
【０１１６】
このように、本実施形態では、第１のスルーホール６１ａの内壁にサイドウォール６７を形成していることから、下部電極６３の径Ｄ５をリソグラフィの解像度未満の大きさとすることができる。このため、第１のスルーホール６１ａの径Ｄ１と第２のスルーホール６２ａの径Ｄ２がほぼ同等であっても、下部電極６３の熱容量が小さくなることから、発熱領域から下部電極６３側に逃げる熱を低減することが可能となる。
【０１１７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１８】
例えば、図１５に示した第５の実施形態による不揮発性メモリ素子５０は、２つの記録層５５ａ，５５ｂを有しているが、不揮発性メモリ素子５０から第１の記録層５５ａを省略しても構わない。また、第１〜第４の実施形態による不揮発性メモリ素子１０，２０，３０，４０に、サイドウォール５７を追加しても構わない。
【０１１９】
また、図１５に示した第５の実施形態による不揮発性メモリ素子５０においては、第２のスルーホール５２ａの内壁にサイドウォール５７を形成しており、図２０に示した第６の実施形態による不揮発性メモリ素子６０においては、第１のスルーホール６１ａの内壁にサイドウォール６７を形成しているが、下部電極の径が第２のスルーホールの径よりも小さいという条件が満たされる限り、第１及び第２のスルーホールの両方にサイドウォールを設けても構わない。
【０１２０】
さらに、上記各実施形態においては、第２の層間絶縁膜が単層構造を有しているが、互いに異なる材料からなる２以上の絶縁膜の積層体によって構成すれば、第２のスルーホール形成時におけるエッチング制御を容易とすることができる。
【０１２１】
つまり、図２１に示すように、第１の層間絶縁膜７１及び下部電極７３を形成した後、絶縁膜７２−１と絶縁膜７２−２の積層体からなる第２の層間絶縁膜７２を形成する。絶縁膜７２−１は、絶縁膜７２−２をエッチングする際のエッチングストッパーとなるため、絶縁膜７２−２とはエッチングレートの異なる材料を選択する必要がある。また、第１の層間絶縁膜７１は、絶縁膜７２−１をエッチングする際のエッチングストッパーとなるため、絶縁膜７２−１とはエッチングレートの異なる材料を選択する必要がある。例えば、第１の層間絶縁膜７１及び絶縁膜７２−２をシリコン酸化膜（ＳｉＯ２）とする場合には、絶縁膜７２−１をシリコン窒化膜（Ｓｉ３Ｎ４）とすればよい。
【０１２２】
次に、図２２に示すように、絶縁膜７２−２に第２のスルーホール７２ａを形成する。このとき、絶縁膜７２−１がエッチングストッパーとなることから、第１の層間絶縁膜７１は全くエッチングされない。
【０１２３】
次に、図２３に示すように、第２のスルーホール７２ａの底部に露出した絶縁膜７２−１をエッチングする。このとき、第１の層間絶縁膜７１がエッチングストッパーとなることから、第１の層間絶縁膜７１には大きなダメージは生じない。その後、既に説明した各実施形態にしたがって、薄膜絶縁層や記録層などを積層すれば、不揮発性メモリ素子が完成する。
【０１２４】
このように、互いに異なる材料からなる２以上の絶縁膜の積層体によって第２の層間絶縁膜を構成すれば、第２のスルーホール形成時におけるエッチング制御を容易とすることが可能となる。
【図面の簡単な説明】
【０１２５】
【図１】本発明の好ましい第１の実施形態による不揮発性メモリ素子１０の構造を示す略断面図である。
【図２】カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
【図３】ｎ行×ｍ列のマトリクス構成を有する不揮発性半導体記憶装置の回路図である。
【図４】不揮発性メモリ素子１０を用いたメモリセルＭＣの構造の一例を示す断面図である。
【図５】本発明の好ましい第２の実施形態による不揮発性メモリ素子２０の構造を示す略断面図である。
【図６】本発明の好ましい第３の実施形態による不揮発性メモリ素子３０の構造を示す略断面図である。
【図７】不揮発性メモリ素子３０の製造工程を順に示す略断面図である。
【図８】不揮発性メモリ素子３０の製造工程を順に示す略断面図である。
【図９】不揮発性メモリ素子３０の製造工程を順に示す略断面図である。
【図１０】不揮発性メモリ素子３０の製造工程を順に示す略断面図である。
【図１１】第３の実施形態による不揮発性メモリ素子の変形例を示す略断面図である。
【図１２】本発明の好ましい第４の実施形態による不揮発性メモリ素子４０の構造を示す略断面図である。
【図１３】不揮発性メモリ素子４０の製造工程を順に示す略断面図である。
【図１４】不揮発性メモリ素子４０の製造工程を順に示す略断面図である。
【図１５】本発明の好ましい第５の実施形態による不揮発性メモリ素子５０の構造を示す略断面図である。
【図１６】不揮発性メモリ素子５０の製造工程を順に示す略断面図である。
【図１７】不揮発性メモリ素子５０の製造工程を順に示す略断面図である。
【図１８】不揮発性メモリ素子５０の製造工程を順に示す略断面図である。
【図１９】不揮発性メモリ素子５０の製造工程を順に示す略断面図である。
【図２０】本発明の好ましい第６の実施形態による不揮発性メモリ素子６０の構造を示す略断面図である。
【図２１】第２の層間絶縁膜が積層体である例による不揮発性メモリ素子の製造工程を順に示す略断面図である。
【図２２】第２の層間絶縁膜が積層体である例による不揮発性メモリ素子の製造工程を順に示す略断面図である。
【図２３】第２の層間絶縁膜が積層体である例による不揮発性メモリ素子の製造工程を順に示す略断面図である。
【符号の説明】
【０１２６】
１０，２０，３０，４０，５０，６０    不揮発性メモリ素子
１１，２１，３１，４１，５１，６１，７１      第１の層間絶縁膜
１１ａ，２１ａ，３１ａ，４１ａ，５１ａ，６１ａ，７１ａ    第１のスルーホール
１２，２２，３２，４２，５２，６２，７２      第２の層間絶縁膜
１２ａ，２２ａ，３２ａ，４２ａ，５２ａ，６２ａ，７２ａ    第２のスルーホール
１２ｂ，２２ｂ，３２ｂ，４２ｂ，５２ｂ    第２の層間絶縁膜の上面
１３，２３，３３，４３，５３，６３，７３      下部電極
１４，２４，３４，４４，５４，６４      薄膜絶縁層
１４ａ，２４ａ，３４ａ，４４ａ，５４ａ      ピンホール
１５      記録層
１６，２６，３６，４６，５６，６６      上部電極
２５ａ，３５ａ，４５ａ，５５ａ，６５ａ    第１の記録層
２５ｂ，３５ｂ，４５ｂ，５５ｂ，６５ｂ    第２の記録層
４５ｘ    キャビティ
５７，６７      サイドウォール
５７ａ    サイドウォールとなる絶縁膜
７２−１，７２−２    絶縁膜
１０１    ロウデコーダ
１０２    カラムデコーダ
１０３    トランジスタ
１０４    素子分離領域
１０５    活性領域
１０６    拡散領域
１０７    層間絶縁膜
１０８    コンタクトプラグ
１０９    グランド配線
１１０    コンタクトプラグ
Ｗ１〜Ｗｎ    ワード線
Ｂ１〜Ｂｍ    ビット線
ＭＣ        メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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