(57)【要約】【課題】多種多様なＥＳＤ現象に適したＥＳＤ保護動作が実現でき、ＥＳＤ現象による破壊から内部回路を保護できるＥＳＤ保護回路を提供する。【解決手段】ＥＳＤ保護回路は、第１のノードＮ１と第２のノードＮ２との間に配置されたＥＳＤ放電回路１１と、第１のノードＮ１とＥＳＤ放電回路１１との間に配置され、各々が異なる回路素子から構成された複数のトリガ回路１２Ａ、１２Ｂとを具備し、トリガ回路１２Ａ、１２Ｂは、ＥＳＤ放電回路１１にトリガ電流を供給する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１のノードと第２のノードとの間に配置されたＥＳＤ放電回路と、
前記第１のノードと前記ＥＳＤ放電回路との間に配置され、各々が異なる回路素子から構成された複数のトリガ回路とを具備し、
前記トリガ回路は、前記ＥＳＤ放電回路にトリガ電流を供給することを特徴とするＥＳＤ保護回路。
【請求項２】
第１のノードと第２のノードとの間に配置され、各々が異なる回路素子から構成された複数のＥＳＤ放電回路と、
前記第１のノードと前記ＥＳＤ放電回路との間に配置されたトリガ回路とを具備し、
前記トリガ回路は、前記ＥＳＤ放電回路にトリガ電流を供給することを特徴とするＥＳＤ保護回路。
【請求項３】
第１のノードと第２のノードとの間に配置され、各々が異なる回路素子から構成された複数のＥＳＤ放電回路と、
前記第１のノードと前記ＥＳＤ放電回路との間に配置され、各々が異なる回路素子から構成された複数のトリガ回路とを具備し、
前記トリガ回路は、前記ＥＳＤ放電回路にトリガ電流を供給することを特徴とするＥＳＤ保護回路。
【請求項４】
前記複数のトリガ回路は第１のトリガ回路、第２のトリガ回路を有し、前記第１のトリガ回路はダイオードを含み、第２のトリガ回路はＭＯＳ電界効果トランジスタを含むことを特徴とする請求項１または３に記載のＥＳＤ保護回路。
【請求項５】
前記複数のＥＳＤ放電回路は第１のＥＳＤ放電回路、第２のＥＳＤ放電回路を有し、前記第１のＥＳＤ放電回路はサイリスタを含み、前記第２のＥＳＤ放電回路はバイポーラトランジスタを含むことを特徴とする請求項２または３に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路等に静電気放電（electrostatic discharge；以下ＥＳＤと記す）現象などによる電流が流れ込むことを防ぐＥＳＤ保護回路に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路においてはトランジスタの世代が進むにつれて、ゲート絶縁膜が薄膜化され、半導体集積回路内に形成される内部回路の絶縁膜耐圧が低下している。さらに、素子の微細化により内部回路の動作電圧が低下している。その結果、ＥＳＤによる破壊モードが複雑化、多様化しており、より柔軟な動作特性を持つＥＳＤ保護回路が求められている。
【０００３】
一般に、ＥＳＤ保護回路には、ＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴと記す）、またはバイポーラトランジスタ（ＢＪＴ）、サイリスタ（ＳＣＲ）などが広く用いられている。しかし、ＥＳＤ保護回路を構成する素子単体では、ＥＳＤ現象によりサージ電流が入力された場合において、その動作電圧は高く、また制御し難いため、微細デバイスを保護することは困難である。そこで、ＥＳＤ保護回路を動作させるためのトリガ回路を備えたＥＳＤ保護回路が提案されている。例えば、特許文献１、２には、その一例としてＥＳＤ保護素子とトリガ素子を備えたＥＳＤ保護装置が記載されている。これらの技術により、ＥＳＤ保護装置の動作電圧を制御することが可能である。
【０００４】
しかしながら、実際のＥＳＤ現象により発生するサージ電流は多種多様である。絶縁膜耐圧はＥＳＤ現象による電圧のパルス幅に依存し（例えば、非特許文献１参照）、内部回路の動作電圧はＥＳＤ現象による電圧のパルスの立ち上がり時間に依存する（例えば、非特許文献２参照）。このため、従来のような単一のトリガ回路によるＥＳＤ保護回路では、ＥＳＤ現象による破壊から内部回路を保護することが困難になっている。
【特許文献１】米国特許第５，６２９，５４５号明細書
【特許文献２】特開２００２−４３５３３号公報
【非特許文献１】ＥＯＳ／ＥＳＤ Symposium96, pp.85-94
【非特許文献２】A.Z.H.Wang著, 「On-chip ESD Protection for Integrated Circuit」, p.110
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、多種多様なＥＳＤ現象に適したＥＳＤ保護動作が実現でき、ＥＳＤ現象による破壊から内部回路を保護することができるＥＳＤ保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の第１の実施態様のＥＳＤ保護回路は、第１のノードと第２のノードとの間に配置されたＥＳＤ放電回路と、前記第１のノードと前記ＥＳＤ放電回路との間に配置され、各々が異なる回路素子から構成された複数のトリガ回路とを具備し、前記トリガ回路は、前記ＥＳＤ放電回路にトリガ電流を供給することを特徴とする。
【０００７】
この発明の第２の実施態様のＥＳＤ保護回路は、第１のノードと第２のノードとの間に配置され、各々が異なる回路素子から構成された複数のＥＳＤ放電回路と、前記第１のノードと前記ＥＳＤ放電回路との間に配置されたトリガ回路とを具備し、前記トリガ回路は、前記ＥＳＤ放電回路にトリガ電流を供給することを特徴とする。
【０００８】
この発明の第３の実施態様のＥＳＤ保護回路は、第１のノードと第２のノードとの間に配置され、各々が異なる回路素子から構成された複数のＥＳＤ放電回路と、前記第１のノードと前記ＥＳＤ放電回路との間に配置され、各々が異なる回路素子から構成された複数のトリガ回路とを具備し、前記トリガ回路は、前記ＥＳＤ放電回路にトリガ電流を供給することを特徴とする。
【発明の効果】
【０００９】
この発明によれば、多種多様なＥＳＤ現象に適したＥＳＤ保護動作が実現でき、ＥＳＤ現象による破壊から内部回路を保護することができるＥＳＤ保護回路を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１実施形態］
まず、この発明の第１実施形態のＥＳＤ保護回路について説明する。この第１実施形態では、１つのＥＳＤ放電回路と２つのトリガ回路にてＥＳＤ保護回路を構成した場合を示す。
【００１２】
図１は、第１実施形態のＥＳＤ保護回路の構成を示す概略図である。このＥＳＤ保護回路は、１つのＥＳＤ放電回路１１と２つのトリガ回路１２Ａ、１２Ｂを備えている。第１のノードＮ１と第２のノードＮ２との間にはＥＳＤ放電回路１１が配置され、第１のノードＮ１とＥＳＤ放電回路１１との間にはトリガ回路１２Ａ、１２Ｂが配置されている。
【００１３】
図２に、第１実施形態のＥＳＤ保護回路の回路構成の一例を示す。ここでは、ＥＳＤ放電回路としてサイリスタを用い、トリガ回路としてＮチャネルＭＯＳトランジスタとダイオードを用いた場合を示している。第１のノードＮ１と第２のノードＮ２との間には、ＥＳＤ放電回路１１として、バイポーラトランジスタＢＴ１、ＢＴ２から構成されたサイリスタ（ＳＣＲ）が接続されている。詳述すると、バイポーラトランジスタＢＴ１のエミッタは第１のノードＮ１に接続され、バイポーラトランジスタＢＴ１のコレクタはバイポーラトランジスタＢＴ２のベースに接続されている。さらに、バイポーラトランジスタＢＴ１のベースはバイポーラトランジスタＢＴ２のコレクタに接続され、バイポーラトランジスタＢＴ２のエミッタは第２のノードＮ２に接続されている。
【００１４】
第１のノードＮ１と第２のノードＮ２との間には、トリガ回路１２Ａとして、直列接続されたダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、及び抵抗Ｒ１が接続され、さらにトリガ回路１２Ｂとして、ＮチャネルＭＯＳトランジスタＮＴ１、及び抵抗Ｒ２が接続されている。さらに、サイリスタを構成するバイポーラトランジスタＢＴ２のベースは、ダイオードＤ４と抵抗Ｒ１の接続点、及びＮチャネルＭＯＳトランジスタＮＴ１と抵抗Ｒ２の接続点に接続されている。
【００１５】
このような構成を有するＥＳＤ保護回路において、第１のノードＮ１にサージ電流が印加された場合、トリガ回路１２Ａまたは１２Ｂを通ってトリガ電流がＥＳＤ放電回路１１に流れる。これにより、ＥＳＤ放電回路１１を構成するサイリスタがオンして、サージ電流がサイリスタを介して第２のノードＮ２に流れ込む。このようにして、ＥＳＤ現象などによって生じたサージ電流が内部回路に流れ込むのを防ぎ、内部回路が破壊されるのを防止する。
【００１６】
次に、ＥＳＤ保護回路におけるトリガ回路の動作について説明する。ここで、内部回路はＭＯＳＦＥＴを含むものとする。図３、図４に、内部回路の破壊電圧を示す。内部回路のＭＯＳＦＥＴの熱破壊電圧は、図３に示すように、ＭＯＳＦＥＴのゲート絶縁膜の破壊電圧を超えていく。このため、内部回路のＭＯＳＦＥＴにおける熱破壊電圧またはゲート絶縁膜の破壊電圧のうち、低い方の電圧が内部回路の破壊電圧となる。したがって、内部回路を保護するためには、図４に示した内部回路の破壊電圧より低い電圧でトリガ回路を動作させる必要がある。
【００１７】
図５は、ＭＯＳＦＥＴを用いたトリガ回路１２Ｂの動作電圧を示している。この場合、トリガ回路１２Ｂの動作電圧はサージ電流の立ち上がり時間に依存する。また、図６は、ダイオードを用いたトリガ回路１２Ａの動作電圧を示し、トリガ回路１２Ａの動作電圧はサージ電流の立ち上がり時間に依存しない。なお、トリガ回路の動作電圧を低くして、ＥＳＤ保護回路の動作電圧を低くし過ぎると、リーク電流が増えてしまうため、過剰に低くすることはできない。したがって、ＭＯＳＦＥＴから構成されたトリガ回路１２Ｂとダイオードから構成されたトリガ回路１２Ａを用いることにより、図７に示すように、トリガ回路の動作電圧を、内部回路の破壊電圧より低く、かつ破壊電圧に沿って変化するように設定する。これにより、内部回路を保護できると共に、リーク電流を最小限に抑えることができる。
【００１８】
この第１実施形態では、サージ電流の立ち上がり時間に依存するＭＯＳＦＥＴを含むトリガ回路１２Ｂと、サージ電流の立ち上がり時間に依存しないダイオードを含むトリガ回路１２Ａとを用いることにより、多種多様なＥＳＤ現象、例えば立ち上がりや長さの異なるサージ電流に対応することが可能であり、ＥＳＤ保護能力の高い保護回路が形成できる。例えば、チップ状態の半導体集積回路や、パッケージングしたＬＳＩの搬送中では、取り扱う環境によっても異なるが、立ち上がりの速いサージ電流が印加される場合が多い（Ａ）。また、チップ状態の半導体集積回路やパッケージングしたＬＳＩを配線基板へマウントする工程では、立ち上がりの遅いサージ電流が印加される場合がある（Ｂ）。さらに、半導体集積回路の製造中では、前述した２つの状態の中間程度の立ち上がりを持つサージ電流が印可される場合が多い（Ｃ）。第１実施形態のＥＳＤ保護回路では、特に（Ａ）、（Ｃ）の場合に有効である。
【００１９】
また、図８は第１実施形態のＥＳＤ保護回路を、電源電圧ＶDD端子と入出力Ｉ／Ｏ端子間、入出力Ｉ／Ｏ端子と基準電位Ｖss端子間、及び電源電圧ＶDD端子と基準電位Ｖss端子間に配置した例を示す。このような回路構成を形成すれば、ＥＳＤ現象などによるサージ電流が電源電圧ＶDD端子あるいは入出力Ｉ／Ｏ端子に入力した場合でも、電源電圧ＶDD端子あるいは入出力Ｉ／Ｏ端子に入ったサージ電流を基準電位Ｖss端子に流し、サージ電流が内部回路に流れ込むのを防止できる。これにより、サージ電流による内部回路の破壊を低減できる。なお、図８のような場合では、サージ電流を基準電位Ｖss端子から電源電圧ＶDD端子に流す保護素子（例えば、電源電圧ＶDD端子が基準電位Ｖss端子よりも常に電圧が高い場合はダイオード単体など）を必要により設けてもよい。
【００２０】
なお、第１実施形態では、１つのＥＳＤ放電回路と２つのトリガ回路にてＥＳＤ保護回路を構成した場合を説明したが、１つのＥＳＤ放電回路と３つ以上のトリガ回路にてＥＳＤ保護回路を構成してもよい。また、ＥＳＤ放電回路として、ＭＯＳＦＥＴなどの一般的に用いられている放電回路を用いることも可能である。さらに、トリガ回路には、逆方向ダイオード、またはＭＯＳキャパシタ、ＲＣ回路など一般的に用いられているトリガ回路を用いることも可能である。
【００２１】
［第２実施形態］
次に、この発明の第２実施形態のＥＳＤ保護回路について説明する。この第２実施形態では、２つのＥＳＤ放電回路と１つのトリガ回路にてＥＳＤ保護回路を構成した場合を示す。
【００２２】
図９は、第２実施形態のＥＳＤ保護回路の構成を示す概略図である。このＥＳＤ保護回路は、２つのＥＳＤ放電回路１１Ａ、１１Ｂと１つのトリガ回路１２を備えている。第１のノードＮ１と第２のノードＮ２との間にはＥＳＤ放電回路１１Ａ、１１Ｂが配置され、第１のノードＮ１とＥＳＤ放電回路１１Ａ、１１Ｂとの間にはトリガ回路１２が配置されている。
【００２３】
図１０に、第２実施形態のＥＳＤ保護回路の回路構成の一例を示す。第１のノードＮ１と第２のノードＮ２との間には、ＥＳＤ放電回路１１Ａとして、バイポーラトランジスタＢＴ１、ＢＴ２から構成されたサイリスタ（ＳＣＲ）と、ＥＳＤ放電回路１１Ｂとしてのバイポーラトランジスタ（ＮＰＮトランジスタ）ＢＴ３とが並列に接続されている。詳述すると、バイポーラトランジスタＢＴ１のエミッタは第１のノードＮ１に接続され、バイポーラトランジスタＢＴ１のコレクタはバイポーラトランジスタＢＴ２のベースに接続されている。さらに、バイポーラトランジスタＢＴ１のベースはバイポーラトランジスタＢＴ２のコレクタに接続され、バイポーラトランジスタＢＴ２のエミッタは第２のノードＮ２に接続されている。また、バイポーラトランジスタＢＴ３のコレクタは第１のノードＮ１に接続され、バイポーラトランジスタＢＴ３のエミッタは第２のノードＮ２に接続されている。
【００２４】
第１のノードＮ１と第２のノードＮ２との間には、トリガ回路１２として、直列接続されたダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、及び抵抗Ｒ１が接続されている。さらに、サイリスタを構成するバイポーラトランジスタＢＴ２のベースは、ダイオードＤ４と抵抗Ｒ１の接続点、及びバイポーラトランジスタＢＴ３のベースに接続されている。
【００２５】
このような構成を有するＥＳＤ保護回路において、第１のノードＮ１にサージ電流が印加された場合、トリガ回路１２を通ってトリガ電流がＥＳＤ放電回路１１Ａ、１１Ｂに流れる。これにより、ＥＳＤ放電回路１１Ａを構成するサイリスタがオンすると共に、ＥＳＤ放電回路１１Ｂを構成するバイポーラトランジスタＢＴ３がオンして、サージ電流がサイリスタ及びバイポーラトランジスタＢＴ３を介して第２のノードＮ２に流れ込む。このようにして、ＥＳＤ放電現象などによって生じたサージ電流が内部回路に流れ込むのを防ぎ、内部回路が破壊されるのを防止する。
【００２６】
なお、第２実施形態では、２つのＥＳＤ放電回路と１つのトリガ回路にてＥＳＤ保護回路を構成した場合を説明したが、３つ以上のＥＳＤ放電回路と１つのトリガ回路にてＥＳＤ保護回路を構成してもよい。また、ＥＳＤ放電回路として、ＭＯＳＦＥＴなどの一般的に用いられている放電回路を用いることも可能である。さらに、トリガ回路には、逆方向ダイオード、またはＭＯＳキャパシタ、ＲＣ回路など一般的に用いられているトリガ回路を用いることも可能である。
【００２７】
［第３実施形態］
次に、この発明の第３実施形態のＥＳＤ保護回路について説明する。この第３実施形態では、２つのＥＳＤ放電回路と２つのトリガ回路にてＥＳＤ保護回路を構成した場合を示す。
【００２８】
図１１は、第３実施形態のＥＳＤ保護回路の構成を示す概略図である。このＥＳＤ保護回路は、２つのＥＳＤ放電回路１１Ａ、１１Ｂと２つのトリガ回路１２Ａ、１２Ｂを備えている。第１のノードＮ１と第２のノードＮ２との間にはＥＳＤ放電回路１１Ａ、１１Ｂが配置され、第１のノードＮ１とＥＳＤ放電回路１１Ａ、１１Ｂとの間にはトリガ回路１２Ａ、１２Ｂが配置されている。
【００２９】
図１２に、第３実施形態のＥＳＤ保護回路の回路構成の一例を示す。第１のノードＮ１と第２のノードＮ２との間には、ＥＳＤ放電回路１１Ａとして、バイポーラトランジスタＢＴ１、ＢＴ２から構成されたサイリスタ（ＳＣＲ）と、ＥＳＤ放電回路１１Ｂとしてのバイポーラトランジスタ（ＮＰＮトランジスタ）ＢＴ３が並列に接続されている。詳述すると、バイポーラトランジスタＢＴ１のエミッタは第１のノードＮ１に接続され、バイポーラトランジスタＢＴ１のコレクタはバイポーラトランジスタＢＴ２のベースに接続されている。さらに、バイポーラトランジスタＢＴ１のベースはバイポーラトランジスタＢＴ２のコレクタに接続され、バイポーラトランジスタＢＴ２のエミッタは第２のノードＮ２に接続されている。また、バイポーラトランジスタＢＴ３のコレクタは第１のノードＮ１に接続され、バイポーラトランジスタＢＴ３のエミッタは第２のノードＮ２に接続されている。
【００３０】
第１のノードＮ１と第２のノードＮ２との間には、トリガ回路１２Ａとして、直列接続されたダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、及び抵抗Ｒ１が接続され、さらにトリガ回路１２Ｂとして、ＮチャネルＭＯＳトランジスタＮＴ１、及び抵抗Ｒ２が接続されている。さらに、サイリスタを構成するバイポーラトランジスタＢＴ２のベースは、ダイオードＤ４と抵抗Ｒ１の接続点、ＮチャネルＭＯＳトランジスタＮＴ１と抵抗Ｒ２の接続点、及びバイポーラトランジスタＢＴ３のベースに接続されている。
【００３１】
このような構成を有するＥＳＤ保護回路において、第１のノードＮ１にサージ電流が印加された場合、トリガ回路１２Ａ、１２Ｂを通ってトリガ電流がＥＳＤ放電回路１１Ａ、１１Ｂに流れる。これにより、ＥＳＤ放電回路１１Ａを構成するサイリスタがオンすると共に、ＥＳＤ放電回路１１Ｂを構成するバイポーラトランジスタＢＴ３もオンして、サージ電流がサイリスタ及びバイポーラトランジスタＢＴ３を介して第２のノードＮ２に流れ込む。このようにして、ＥＳＤ放電現象などによって生じたサージ電流が内部回路に流れ込むのを防ぎ、内部回路が破壊されるのを防止する。
【００３２】
なお、第３実施形態では、２つのＥＳＤ放電回路と２つのトリガ回路にてＥＳＤ保護回路を構成した場合を説明したが、３つ以上のＥＳＤ放電回路と３つ以上のトリガ回路にてＥＳＤ保護回路を構成してもよい。また、ＥＳＤ放電回路として、ＭＯＳＦＥＴなどの一般的に用いられている放電回路を用いることも可能である。さらに、トリガ回路には、逆方向ダイオード、またはＭＯＳキャパシタ、ＲＣ回路など一般的に用いられているトリガ回路を用いることも可能である。
【００３３】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００３４】
【図１】この発明の第１実施形態のＥＳＤ保護回路の構成を示す概略図である。
【図２】第１実施形態のＥＳＤ保護回路の回路図である。
【図３】ＭＯＳＦＥＴを含む内部回路の破壊電圧を示す図である。
【図４】ＭＯＳＦＥＴを含む内部回路の破壊電圧を示す図である。
【図５】ＭＯＳＦＥＴを含むトリガ回路の動作電圧を示す図である。
【図６】ダイオードを含むトリガ回路の動作電圧を示す図である。
【図７】第１実施形態のＥＳＤ保護回路におけるトリガ回路の動作電圧と内部回路の破壊電圧を示す図である。
【図８】第１実施形態のＥＳＤ保護回路を複数の端子間に配置した例を示す回路図である。
【図９】この発明の第２実施形態のＥＳＤ保護回路の構成を示す概略図である。
【図１０】第２実施形態のＥＳＤ保護回路の回路図である。
【図１１】この発明の第３実施形態のＥＳＤ保護回路の構成を示す概略図である。
【図１２】第３実施形態のＥＳＤ保護回路の回路図である。
【符号の説明】
【００３５】
１１、１１Ａ、１１Ｂ…ＥＳＤ放電回路、１２、１２Ａ、１２Ｂ…トリガ回路、Ｎ１…第１のノード、Ｎ２…第２のノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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