(57)【要約】【課題】  ＰＩＮダイオードを含む半導体装置において、種々のコンポーネントと複合化する際の加工工程における歩留まりを向上させるとともに、小型で良好な品質を有する半導体装置を得る。【解決手段】  ベースとなる半絶縁性半導体基板１上に形成された縦型構造のＰＩＮダイオードの外周に、第２の高抵抗半導体層７を形成するとともに、この第２の高抵抗半導体層７の高さをＰＩＮダイオードの高さと揃えることによって、半絶縁性半導体基板１上におけるＰＩＮダイオードの高さ分の段差を解消し、基板の表面を平坦化する。また、ＰＩＮダイオード直下に形成した貫通孔１０を通してＰＩＮダイオードのカソード電極１１と接地電極１２とを接続し、基板上における電極を含めたＰＩＮダイオードの専有面積を減らして装置の小型化を可能にするとともに、接地電極１２への接続距離を短くして配線インダクタンスによる影響を減らす。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半絶縁性半導体基板の一方の面上にN型半導体層、第1の高抵抗半導体層、及びＰ型半導体層が順次積層された縦型構造のＰＩＮダイオードを含む半導体装置であって、
前記ＰＩＮダイオードの外周を囲み、前記ＰＩＮダイオードと高さを揃えて前記半絶縁性半導体基板の一方の面上に形成された第２の高抵抗半導体層と、
前記ＰＩＮダイオードのＰ型半導体層上に形成された第１のオーミック電極と、
前記第２の高抵抗半導体層上に形成された高周波回路と、
前記第１のオーミック電極と前記高周波回路とを接続する接続手段と、
前記ＰＩＮダイオードのＮ型半導体層と対面する前記半絶縁性半導体基板の領域に、このＮ型半導体層を露出させて前記半絶縁性半導体基板の他方の面から形成された貫通孔と、
この貫通孔に露出した前記ＰＩＮダイオードのＮ型半導体層上に形成された第２のオーミック電極と、
前記半絶縁性半導体基板の他方の面上に形成された接地電極と、
前記貫通孔を通して前記第２のオーミック電極と前記接地電極とを接続する接続手段とを有することを特徴とする半導体装置。
【請求項２】
前記半絶縁性半導体基板と前記Ｎ型半導体層との間に、これらと組成の異なる第１のエッチングストッパ層が挿入されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の高抵抗半導体層と前記Ｐ型半導体層との間に、これらと組成の異なる第２のエッチングストッパ層が挿入されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にＰＩＮダイオードを有するマイクロ波モノリシック集積回路等の半導体装置に関する。
【背景技術】
【０００２】
マイクロ波帯及びミリ波帯の活用に伴い、これら帯域を利用する通信機器等には、マイクロ波及びミリ波帯用のＰＩＮダイオード等の受動素子及び能動素子等が半絶縁性半導体基板上に集積化された、モノリシックマイクロ波集積回路等の半導体装置が広く使用されている。
【０００３】
ＰＩＮダイオードは、Ｐ型半導体層とＮ型半導体層との間に真性半導体で形成される高比抵抗領域であるＩ（Ｉｎｔｒｉｎｓｉｃ）層が配置された３層からなるダイオードである。このダイオードは順バイアス時の直列抵抗が極めて小さく、逆バイアス時の直列抵抗が極めて大きい。また、入出力間容量を非常に小さくできる。このため、マイクロ波・ミリ波帯域において良好なオンオフ特性、低損失性、耐電力性を持つスイッチング素子として、他のマイクロ波能動素子やマイクロ波回路と共通の半絶縁性半導体基板上に形成され、モノリシックマイクロ波集積回路等の半導体装置として活用されている。
【０００４】
ＰＩＮダイオードを含む従来の半導体装置の断面構造の一例を図４に示す。この図４に示した事例では、例えばガリウム砒素（以下、ＧａＡｓと表す）からなる半絶縁性半導体基板４１上にＮ型半導体層４２、高抵抗半導体層４３及びＰ型半導体層４４が積層されている。Ｎ型半導体層４２及びＰ型半導体層４４には、それぞれカソード電極及びアノード電極としてのオーミック電極４５、及び４６が形成され、縦型構造のＰＩＮダイオード４０が構成されている。
【０００５】
また、半絶縁性半導体基板４１の表面上には、マイクロ波回路としてのマイクロストリップ線路４７が設けられており、裏面には接地電極５０が設けられている。そして、ＰＩＮダイオード４０のアノード電極としてのオーミック電極４６は、エアブリッジ等の空中配線４８によりマイクロストリップ線路４７に接続されており、カソード電極としてのオーミック電極４５は、半絶縁性半導体基板４１に設けられた貫通孔４９を通して接地電極５０と接続されている。
【０００６】
ＰＩＮダイオード４０は、例えば、次のような手順で半絶縁性半導体基板４１上に形成される。すなわち、まず半絶縁性半導体基板４１上にＮ型半導体層４２を成長させ、その上に高抵抗半導体層４３を成長させて積層し、さらにその上にＰ型半導体層４４を成長させて３層に積層する。次に、ＰＩＮダイオード４０の形成対象となる領域のみを残し、それ以外の部位の各層をエッチング等により除去した後、カソード電極及びアノード電極としてのオーミック電極４５、及び４６を形成する。
【０００７】
ＰＩＮダイオード４０の各層の膜厚は、例えば、材料にＧａＡｓを用いた場合、Ｎ型半導体層４２が０．５μｍ、高抵抗半導体層４３が２μｍ、Ｐ型半導体層４４が０．１μｍ程度である。従って、図４に例示した半導体装置は、ＰＩＮダイオード４０の上面、すなわちＰ型半導体層４４の上面とマイクロストリップ線路４７が形成された半絶縁性半導体基板４１の表面との間に、２．６μｍ程度の段差を有している。
【０００８】
なお、上述のように、半絶縁性半導体基板上にＰＩＮダイオードを含むモノリシックマイクロ波集積回路等の半導体装置の事例は、例えば、下記特許文献１及び特許文献２に開示されている。特許文献１に開示された事例では、ＰＩＮダイオードに加え、ＦＥＴ増幅器を備えている。また、特許文献２に開示された事例では、伝送線路を備えている。
【特許文献１】特開平９−２３２２３４号公報（第４ページ、図２）
【特許文献２】特開２０００−１６４８９１号公報（第７ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＰＩＮダイオードを含む半導体装置では、ベースとなる半絶縁性半導体基板上にＰＩＮダイオードに加え、例えば、上記特許文献の事例のように、能動素子回路やマイクロストリップ線路を用いた高周波回路等、種々のコンポーネントが形成される。しかしながら、ベースとなる半絶縁性半導体基板上にＰＩＮダイオードによる段差が形成されると、これら種々のコンポーネントと複合化するための加工を進めるにあたって、次のような支障をきたしていた。
【００１０】
すなわち、加工用に塗布されたフォトレジスト等にマスクパターンを投影する際、その焦点深度に対応できず、鮮明なレジストパターンの形成が困難であった。このため、十分な加工精度を得ることができず、加工時の歩留まりが低下していた。
【００１１】
また、フォトレジスト等を均一に塗布することが難しく、形成後のレジストパターンの厚みにムラを生じていた。このため、リフトオフ法やエッチング法等により金属パターンを形成した場合、その品質を維持することが困難であった。
【００１２】
さらに、図４の事例では、カソード電極としてのオーミック電極４５は、ＰＩＮダイオードの各半導体層が縦型に積層された領域の外側に形成されているため、基板上で広い専有面積を要し、装置小型化の際の障害となっていた。
【００１３】
本発明は、上述の事情を考慮してなされたものであり、ＰＩＮダイオードを含む半導体装置において、種々のコンポーネントと複合化する際の加工工程における歩留まりを向上させるとともに、小型で良好な品質を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の半導体装置は、半絶縁性半導体基板の一方の面上にN型半導体層、第1の高抵抗半導体層、及びＰ型半導体層が順次積層された縦型構造のＰＩＮダイオードを含む半導体装置であって、前記ＰＩＮダイオードの外周を囲み、前記ＰＩＮダイオードと高さを揃えて前記半絶縁性半導体基板の一方の面上に形成された第２の高抵抗半導体層と、前記ＰＩＮダイオードのＰ型半導体層上に形成された第１のオーミック電極と、前記第２の高抵抗半導体層上に形成された高周波回路と、前記第１のオーミック電極と前記高周波回路とを接続する接続手段と、前記ＰＩＮダイオードのＮ型半導体層と対面する前記半絶縁性半導体基板の領域に、このＮ型半導体層を露出させて前記半絶縁性半導体基板の他方の面から形成された貫通孔と、この貫通孔に露出した前記ＰＩＮダイオードのＮ型半導体層上に形成された第２のオーミック電極と、前記半絶縁性半導体基板の他方の面上に形成された接地電極と、前記貫通孔を通して前記第２のオーミック電極と前記接地電極とを接続する接続手段とを有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ＰＩＮダイオードを含む半導体装置において、種々のコンポーネントと複合化する際の加工工程における歩留まりを向上できるとともに、小型で良好な品質を有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明に係る半導体装置を実施するための最良の形態について、図１乃至図３を参照して説明する。
【実施例１】
【００１７】
図１は、本発明に係る半導体装置の一実施例を示す断面図である。この図１に示した事例では、ＰＩＮダイオードを含む半導体装置として、ＰＩＮダイオードとこれに接続された高周波回路としてのマイクロストリップ線路を含む場合をモデル化して示している。
【００１８】
図１において、半絶縁性半導体基板１上には、第1のエッチングストッパ層２を挟んでN型半導体層３、第１の高抵抗半導体層４、及び第２のエッチングストッパ層５を挟んでＰ型半導体層６が順次積層された、縦型構造のＰＩＮダイオードが形成されている。このＰＩＮダイオードの外周を囲むように、半絶縁性半導体基板１上には第２の高抵抗半導体層７が形成されている。
【００１９】
この第２の高抵抗半導体層７の半絶縁性半導体基板１の基板表面からの高さは、内側にあるＰＩＮダイオードのＰ型半導体層６の高さと揃えて形成されている。すなわち、これら各層が形成された基板の表面は、平坦化されている。
【００２０】
この平坦化された基板の表面上において、ＰＩＮダイオードを構成しているＰ型半導体層６の表面上には、第１のオーミック電極としてのアノード電極８が形成されており、また、第２の高抵抗半導体層７上の所定の位置には、例えば高周波回路としてのマイクロストリップ線路９が形成されている。本実施例においては、このマイクロストリップ線路９を直接アノード電極８に接触させて形成することによって、これら相互間を接続する手段としている。
【００２１】
一方、ＰＩＮダイオードのＮ型半導体層３と対面する半絶縁性基板１の領域には、このＮ型半導体層３を露出させるように半絶縁性基板１の裏面側から貫通孔１０が形成されている。この貫通孔１０には、Ｎ型半導体層３上に形成した第２のオーミック電極としてのカソード電極１１を兼ねて、その内側全面及び露出したＮ型半導体層３の表面に金属膜１３が形成されている。さらに、この金属膜１３は、半絶縁性半導体基板１の裏面に設けられた接地電極１２に接触させて形成されており、カソード電極１１と接地電極１２間の短距離での接続を可能にしている。
【００２２】
次に、前述の図１ならびに図２及び図３の断面図を参照して、上述した本発明に係る半導体装置の詳細な構造について、その製造手順とともに説明する。図２及び図３は、図１に示した半導体装置の製造手順の一実施例を工程順に示す断面図である。
【００２３】
まず、図２（ａ）に示すように、ＧａＡｓ等の半絶縁性半導体基板１上に、アルミニウムガリウム砒素（ＡｌＧａＡｓ）等による第１のエッチングストッパ層２を挟んでシリコン（Ｓｉ）等でドープされたＧａＡｓ等のＮ型半導体層３、アンドープの第１の高抵抗半導体層４、及びアルミニウムガリウム砒素（ＡｌＧａＡｓ）等による第２のエッチングストッパ層５を挟んで亜鉛（Ｚｎ）等でドープされたＧａＡｓ等のＰ型半導体層６を順次積層する。
【００２４】
次に、図２（ｂ）に示すように、ＰＩＮダイオード形成領域の外周を囲む所定の表面部位に開口１５を有するフォトレジスト膜１４を形成する。そしてイオン注入法により、フォトレジスト膜１４の開口１５を通して酸素等をイオン注入することによって、この開口１５の部位に対応するＰ型半導体層６、第１の高抵抗半導体層４、及びＮ型半導体層３を高抵抗半導体層に変える。これによって、ＰＩＮダイオードの外周を囲むように第２の高抵抗半導体層７が形成される。
【００２５】
なお、開口１５の表面に露出しているＰ型半導体層６は、高イオン濃度を有するため、エッチングストッパ層５を用いてこのＰ型半導体層をイオン注入前にあらかじめエッチング除去しておくことにより、イオン注入を円滑に進めることができる。第２の高抵抗半導体層７の形成後は、フォトレジスト膜１４を除去する。
【００２６】
前述までの手順により、図２（ｃ）に示すように、ベースとなる半絶縁性半導体基板１上に縦型構造のＰＩＮダイオードが形成され、その外周には、このＰＩＮダイオードと高さを揃えて第２の高抵抗半導体層７が形成されている。そして、これら各層を形成後の基板表面は、ＰＩＮダイオードの高さによる段差が解消されて平坦化されている。
【００２７】
次に、図２（ｄ）に示すように、Ｐ型半導体層６上にアノード電極８を形成する。このアノード電極８は、例えばチタン等により、オーミック接触の電極としてリフトオフ法等により形成される。
【００２８】
次に、図３（ａ）に示すように、第２の高抵抗半導体層７の表面上に、高周波回路としてのマイクロストリップ線路９を形成する。これらは、例えばフォトレジスト膜を用いたエッチング法や、リフトオフ法等の手法により形成される。本実施例では、マイクロストリップ線路９をアノード電極８に直接接触させて形成することにより、アノード電極８とマイクロストリップ線路９とを接続している。
【００２９】
次に、図３（ｂ）に示すように、半絶縁性半導体基板１の裏面側に、Ｎ型半導体層３と対面する所定の部位に開口１７を有するフォトレジスト膜１６を形成する。そして、この開口１７からＲＩＥ等のエッチングを施すことにより開口１７の部位の半絶縁性半導体基板１をエッチング除去し、Ｎ型半導体層３の露出した貫通孔１０を形成する。
【００３０】
なお、半絶縁性半導体基板１とＮ型半導体層３との間には、エッチングストッパ層２が挟まれているので、半絶縁性半導体基板１の裏面側からエッチングを施す際に、エッチングの進行をこのエッチングストッパ層２で停止させ、Ｎ型半導体層３へのエッチングの進行によるＰＩＮダイオードの損傷を防止することができる。貫通孔１０を形成後は、フォトレジスト膜１６を除去する。
【００３１】
次に、図３（ｃ）に示すように、この貫通孔１０の内側全面及び露出したＮ型半導体層３の表面に、第２のオーミック電極としてのカソード電極１１を兼ねて金属膜１３を形成する。金属膜１３は、例えば金等を全面に蒸着することにより形成される。本実施例では、この金属膜１３を、半絶縁性半導体基板１裏面の開口１０周縁に設けられた接地電極１２に接触させて形成することによって、カソード電極１１と接地電極１２とを接続するとともに、その接続距離を短くして配線インダクタンス等の影響を低減している。このようにして、図１に例示した、ＰＩＮダイオードとこれに接続された高周波回路としてのマイクロストリップ線路を含む半導体装置が構成される。
【００３２】
以上説明したように、本実施例においては、ベースとなる半絶縁性半導体基板１上に形成された縦型構造のＰＩＮダイオードの外周に、第２の高抵抗半導体層７を形成するとともに、この第２の高抵抗半導体層７の高さをＰＩＮダイオードの高さと揃えることによって、半絶縁性半導体基板１上におけるＰＩＮダイオードの高さ分の段差を解消し、基板の表面を平坦化している。これにより、ＰＩＮダイオードを含む半導体装置を構成するにあたり、電極や高周波回路としてのマイクロストリップ線路等をリフトオフ法やエッチング法等により形成する際に、レジストパターンが鮮明に投影され、かつ厚みなどにもムラの少ない良好なレジスト膜を形成しながら、良好な精度で加工を進めることができる。
【００３３】
また、ＰＩＮダイオード直下に形成した貫通孔１０を通してＰＩＮダイオードのカソード電極１１と接地電極１２とを接続しているので、基板上における電極を含めたＰＩＮダイオードの専有面積を減らして装置の小型化が可能になるとともに、接地電極１２への接続距離を短くして配線インダクタンスによる影響を減らすことができる。従って、ＰＩＮダイオードを含む半導体装置において、種々のコンポーネントと複合化する際の加工工程における歩留まりを向上できるとともに、小型で良好な品質を有する半導体装置を得ることができる。
【００３４】
さらに、半絶縁性半導体基板１とＮ型半導体層３との間にエッチングストッパ層２が挿入されている。これにより、貫通孔１０形成の際に、Ｎ型半導体層３へのエッチングの進行を防ぎ、ＰＩＮダイオードの品質劣化を防止することができる。加えて、第１の高抵抗半導体層４とＰ型半導体層６との間にもエッチングストッパ層４が挿入されている。これにより、イオン注入法を用いて第２の高抵抗半導体層７を形成する際に、あらかじめ高イオン濃度を有するＰ型半導体層５をエッチング除去することを可能にし、イオン注入を円滑に進めるとともに、イオン注入後に形成される第２の高抵抗半導体層７を良質なものとすることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る半導体装置の一実施例を示す断面図。
【図２】本発明に係る半導体装置の製造手順の一実施例における第１段階を工程順に示す断面図。
【図３】本発明に係る半導体装置の製造手順の一実施例における第２段階を工程順に示す断面図。
【図４】従来のＰＩＮダイオードを含む半導体装置の構造の一例を示す断面図。
【符号の説明】
【００３６】
１  半絶縁性半導体基板
２  第１のエッチングストッパ層
３  Ｎ型半導体層
４  第１の高抵抗半導体層
５  第２のエッチングストッパ層
６  Ｐ型半導体層
７  第２の高抵抗半導体層
８  アノード電極
９  マイクロストリップ線路
１０  貫通孔
１１  カソード電極
１２  接地電極
１３金属膜
１４、１６  フォトレジスト膜
１５、１７  開口
【図１】
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【図２】
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【図３】
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【図４】
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