(57)【要約】      （修正有）【課題】信号制御部及び信号生成部の構造が簡単になる表示装置を提供する。【解決手段】ゲート線及びデータ線に接続されている複数のスイッチング素子と、スイッチング素子に接続されている複数の画素電極と、順次にゲート信号を生成してゲート線に印加する複数のステージを有するゲート駆動部４００と、データ信号をデータ線に印加するデータ駆動部５００と、外部から入力映像信号を受信し、これを処理してデータ駆動部に提供し、ゲート駆動部を制御するための第１ゲート制御信号を生成して出力し、データ駆動部を制御するためのデータ制御信号を生成して出力する信号制御部６００と、第１ゲート制御信号に基づいて第２及び第３ゲート制御信号を生成してゲート駆動部に提供する信号生成部６５０と、を備え、ゲート駆動部は、第２及び第３ゲート信号に基づいてゲート信号を生成し、第１ゲート制御信号は周期と第２及び第３ゲート制御信号の周期は同一である。【選択図】図１
2007034305.tif 000002
【特許請求の範囲】
【請求項１】
ゲート信号を伝達する複数のゲート線と、
前記ゲート線と交差し、データ信号を伝達する複数のデータ線と、
前記ゲート線及び前記データ線に接続されている複数のスイッチング素子と、
前記スイッチング素子に接続されている複数の画素電極と、
前記ゲート線に接続され、互いに接続されており、順次に前記ゲート信号を生成して前記ゲート線に印加する複数のステージを有するゲート駆動部と、
前記データ信号を前記データ線に印加するデータ駆動部と、
外部から入力映像信号を受信し、これを処理して前記データ駆動部に提供し、前記ゲート駆動部を制御するための第１ゲート制御信号を生成して出力し、前記データ駆動部を制御するためのデータ制御信号を生成して出力する信号制御部と、
前記第１ゲート制御信号を受信し、これに基づいて第２及び第３ゲート制御信号を生成して前記ゲート駆動部に提供する信号生成部と、を備え、
前記ゲート駆動部は、前記第２及び第３ゲート信号に基づいて前記ゲート信号を生成し、
前記第１ゲート制御信号の周期と、前記第２及び第３ゲート制御信号の周期が同一であることを特徴とする表示装置。
【請求項２】
前記第２ゲート制御信号は、前記第１ゲート制御信号と同一位相を有することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第３ゲート制御信号は、前記第２ゲート制御信号と１８０度の位相差を有することを特徴とする請求項１に記載の表示装置。
【請求項４】
前記第２ゲート制御信号と前記第３ゲート制御信号とが、互いに異なるゲート駆動部に供給されることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記ゲート信号は複数のパルスを有することを特徴とする請求項１に記載の表示装置。
【請求項６】
前記パルスのパルス幅は、前記第１乃至第３ゲート制御信号の一周期の半分であることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記信号生成部は、前記信号制御部と一体であることを特徴とする請求項１に記載の表示装置。
【請求項８】
前記信号生成部は、
前記第１ゲート制御信号を増幅して、前記第２ゲート制御信号を生成する増幅器と、
前記第２ゲート制御信号を反転して、前記第３ゲート制御信号を生成する反転器と、を備えることを特徴とする請求項１に記載の表示装置。
【請求項９】
ゲート信号を伝達する複数のゲート線と、
前記ゲート線と交差し、データ信号を伝達する複数のデータ線と、
前記ゲート線及び前記データ線に接続されている複数のスイッチング素子と、
前記スイッチング素子に接続されている複数の画素電極と、
前記ゲート線に接続され、互いに接続されており、順次に前記ゲート信号を生成して前記ゲート線に印加する複数のステージを有するゲート駆動部と、
前記データ信号を前記データ線に印加するデータ駆動部と、
外部から入力映像信号を受信し、これを処理して前記データ駆動部に提供し、前記ゲート駆動部を制御するための第１ゲート制御信号を生成して出力し、前記データ駆動部を制御するためのデータ制御信号を生成して出力する信号制御部と、
前記第１ゲート制御信号を受信し、これに基づいて第２及び第３ゲート制御信号を生成して前記ゲート駆動部に提供する信号生成部と、を備え、
前記ゲート駆動部は、前記第２及び第３ゲート信号に基づいて前記ゲート信号を生成し、
前記ゲート信号は所定のパルス幅を有するパルスを有し、
前記第１ゲート制御信号は前記パルス幅の２倍の周期を有することを特徴とする表示装置。
【請求項１０】
前記第２ゲート制御信号は前記第１ゲート制御信号と同一周期及び同一位相を有することを特徴とする請求項９に記載の表示装置。
【請求項１１】
前記第３ゲート制御信号は前記第２ゲート制御信号と１８０度の位相差を有することを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記第２ゲート制御信号と前記第３ゲート制御信号とが、互いに異なるゲート駆動部に供給されることを特徴とする請求項１１に記載の表示装置。
【請求項１３】
前記信号生成部は、
前記第１ゲート制御信号を増幅して、前記第２ゲート制御信号を生成する増幅器と、
前記第２ゲート制御信号を反転して、前記第３ゲート制御信号を生成する反転器と、を備えることを特徴とする請求項１０に記載表示装置。
【請求項１４】
ゲート信号を伝達する複数のゲート線と、
前記ゲート線と交差し、データ信号を伝達する複数のデータ線と、
前記ゲート線及び前記データ線に接続されている複数のスイッチング素子と、
前記スイッチング素子に接続されている複数の画素電極と、
前記ゲート線に接続され、互いに接続されており、順次に前記ゲート信号を生成して前記ゲート線に印加する複数のステージを有するゲート駆動部と、
前記データ信号を前記データ線に印加するデータ駆動部と、
外部から入力映像信号を受信し、これを処理して前記データ駆動部に提供し、前記ゲート駆動部を制御するための第１及び第２ゲート制御信号を生成して出力し、前記データ駆動部を制御するためのデータ制御信号を生成して出力し、一つの集積回路チップに実現されている信号制御部と、を備え、
前記ゲート駆動部は前記第１及び第２ゲート信号に基づいて前記ゲート信号を生成し、
前記ゲート信号は所定のパルス幅を有するパルスを有し、
前記第１及び第２ゲート信号は前記パルス幅の２倍の周期を有することを特徴とする表示装置。
【請求項１５】
前記第２ゲート制御信号は前記第１ゲート制御信号と１８０度の位相差を有することを特徴とする請求項１４に記載の表示装置。
【請求項１６】
前記第１ゲート制御信号と前記第２ゲート制御信号とが、互いに異なるゲート駆動部に供給されることを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記信号制御部は、前記複数のゲート駆動部のうちの一つのゲート駆動部にのみ開始信号を生成して印加することを特徴とする請求項１乃至請求項１６のいずれか一項に記載の表示装置。
【請求項１８】
前記スイッチング素子は第１薄膜トランジスタを有することを特徴とする請求項１乃至請求項１６のいずれか一項に記載の表示装置。
【請求項１９】
前記第１薄膜トランジスタは非晶質シリコンを含むことを特徴とする請求項１８に記載の表示装置。
【請求項２０】
前記各ステージは複数の第２薄膜トランジスタを有することを特徴とする請求項１８に記載の表示装置。
【請求項２１】
前記ゲート線、前記データ線、前記第１薄膜トランジスタ、前記画素電極及び前記ゲート駆動部は、一つの基板上に集積されていることを特徴とする請求項１８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関する。
【背景技術】
【０００２】
近年、従来の陰極線管（ＣＲＴ）に代わってプラズマ表示装置（ＰＤＰ）、有機電界発光表示装置（ＯＬＥＤ）、液晶表示装置（ＬＣＤ）のような平板表示装置の開発が盛んに進んでいる。
【０００３】
ＰＤＰは気体放電によって発生するプラズマを利用して文字や映像を表示する装置であり、有機ＥＬ表示装置は、特定有機物または高分子等の電界発光を利用して文字や映像を表示する。液晶表示装置は、二つの表示板の間に挟持された液晶層に電場を印加し、この電場の強さを調節して液晶層を通過する光の透過率を調節することによって所望の画像を得る。
【０００４】
このような平板表示装置において、例えば有機ＥＬ表示装置及び液晶表示装置は、スイッチング素子を有する画素と表示信号線が備えられた表示板、及び表示信号線のうちゲート線にゲート信号を送信して画素のスイッチング素子を導通・非導通させるゲート駆動部を備える。ゲート駆動部は、一つ以上のチップに搭載させたり、表示板に集積させたりすることができる。
【０００５】
外部から入力される映像データを処理し、ゲート駆動部などを制御する信号制御部は、制御のために複数の制御信号を生成する。生成された制御信号を受信して再びゲート駆動部に直接必要な信号を生成し、この信号を提供する信号生成部などは信号制御部とゲート駆動部との間に設ける。
【０００６】
従来の信号制御部の場合には、ゲート信号の印加を指示する命令信号である垂直同期開始信号、ゲート信号のパルス印加の時期を決定するゲートクロック信号、及びゲート信号のパルス幅を決定する出力イネーブル信号など種々の信号を生成する。これによって信号生成部は、当該信号を受信してゲート駆動部に必要な信号を形成する。
【０００７】
しかし、このような種々の信号を生成しなければならないために、信号制御部及び信号生成部の構造が複雑になり、コストが高くなるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ゲート信号のパルス幅の２倍の周期を有する信号を信号制御部で直接生成することによって、種々の信号を生成する従来構造に比して信号制御部の構造及び信号生成部の構造が簡単になり、コストも低減することができる表示装置を提供することである。
【課題を解決するための手段】
【０００９】
前述した目的を達成するための本発明一つの特徴による表示装置は、ゲート信号を伝達する複数のゲート線と、前記ゲート線と交差し、データ信号を伝達する複数のデータ線と、前記ゲート線及び前記データ線に接続されている複数のスイッチング素子と、前記スイッチング素子に接続されている複数の画素電極と、前記ゲート線に接続され、互いに接続されており、順次に前記ゲート信号を生成して前記ゲート線に印加する複数のステージを有するゲート駆動部と、前記データ信号を前記データ線に印加するデータ駆動部と、外部から入力映像信号を受信し、これを処理して前記データ駆動部に提供し、前記ゲート駆動部を制御するための第１ゲート制御信号を生成して出力し、前記データ駆動部を制御するためのデータ制御信号を生成して出力する信号制御部と、前記第１ゲート制御信号を受信し、これに基づいて第２及び第３ゲート制御信号を生成して前記ゲート駆動部に提供する信号生成部と、を備えており、前記ゲート駆動部は、前記第２及び第３ゲート信号に基づいて前記ゲート信号を生成し、前記第１ゲート制御信号の周期と前記第２及び第３ゲート制御信号の周期は同一であることを特徴とする。
【００１０】
前記第２ゲート制御信号は、前記第１ゲート制御信号と同一位相を有することを特徴とする。
【００１１】
前記第３ゲート制御信号は、前記第２ゲート制御信号と１８０度の位相差を有することを特徴とする。
【００１２】
前記第２ゲート制御信号と前記第３ゲート制御信号とが、互いに異なるゲート駆動部に供給されることを特徴とする。
【００１３】
前記ゲート信号は複数のパルスを有することを特徴とする。
【００１４】
前記パルスのパルス幅は、前記第１乃至第３ゲート制御信号の一周期の半分であることを特徴とする。
【００１５】
前記信号生成部は前記信号制御部と一体であることを特徴とする。
【００１６】
前記信号生成部は、前記第１ゲート制御信号を増幅して前記第２ゲート制御信号を生成する増幅器と、前記第２ゲート制御信号を反転して前記第３ゲート制御信号を生成する反転器と、を備えることを特徴とする。
【００１７】
本発明の別の実施形態による表示装置は、ゲート信号を伝達する複数のゲート線と、前記ゲート線と交差しデータ信号を伝達する複数のデータ線と、前記ゲート線及び前記データ線に接続されている複数のスイッチング素子と、前記スイッチング素子に接続されている複数の画素電極と、前記ゲート線に接続され、互いに接続されており、順次に前記ゲート信号を生成して前記ゲート線に印加する複数のステージを有するゲート駆動部、前記データ信号を前記データ線に印加するデータ駆動部、外部から入力映像信号を受信し、これを処理して前記データ駆動部に提供し、前記ゲート駆動部を制御するための第１ゲート制御信号を生成して出力し、前記データ駆動部を制御するためのデータ制御信号を生成して出力する信号制御部と、前記第１ゲート制御信号を受信し、これに基づいて第２及び第３ゲート制御信号を生成して前記ゲート駆動部に提供する信号生成部と、を備えており、前記ゲート駆動部は、前記第２及び第３ゲート信号に基づいて前記ゲート信号を生成し、前記ゲート信号は所定のパルス幅を有するパルスを有し、前記第１ゲート制御信号は、前記パルス幅の２倍の周期を有することを特徴とする。
【００１８】
前記第２ゲート制御信号は、前記第１ゲート制御信号と同一周期及び同一位相を有することを特徴とする。
【００１９】
前記第３ゲート制御信号は、前記第２ゲート制御信号と１８０度の位相差を有することを特徴とする。
【００２０】
前記第２ゲート制御信号と前記第３ゲート制御信号とが、互いに異なるゲート駆動部に供給されることを特徴とする。
【００２１】
前記信号生成部は、前記第１ゲート制御信号を増幅して前記第２ゲート制御信号を生成する増幅器と、前記第２ゲート制御信号を反転して前記第３ゲート制御信号を生成する反転器と、を備えることを特徴とする。
【００２２】
本発明の別の実施形態による表示装置は、ゲート信号を伝達する複数のゲート線と、前記ゲート線と交差してデータ信号を伝達する複数のデータ線と、前記ゲート線及び前記データ線に接続されている複数のスイッチング素子と、前記スイッチング素子に接続されている複数の画素電極と、前記ゲート線に接続され、互いに接続されており、順次に前記ゲート信号を生成して前記ゲート線に印加する複数のステージを有するゲート駆動部と、前記データ信号を前記データ線に印加するデータ駆動部と、外部から入力映像信号を受信し、これを処理して前記データ駆動部に提供し、前記ゲート駆動部を制御するための第１及び第２ゲート制御信号を生成して出力し、前記データ駆動部を制御するためのデータ制御信号を生成して出力し、一つの集積回路チップに実現される信号制御部と、を備えており、前記ゲート駆動部は、前記第１及び第２ゲート信号に基づいて前記ゲート信号を生成し、前記ゲート信号は所定のパルス幅を有するパルスを有し、前記第１及び第２ゲート制御信号は前記パルス幅の２倍の周期を有することを特徴とする。
【００２３】
前記第２ゲート制御信号は、前記第１ゲート制御信号と１８０度の位相差を有することを特徴とする。
【００２４】
前記第１ゲート制御信号と前記第２ゲート制御信号とが、互いに異なるゲート駆動部に供給されることを特徴とする。
【００２５】
前記信号制御部は、前記複数のゲート駆動部のうち一つのゲート駆動部にのみ開始信号を生成して印加することを特徴とする。
【００２６】
前記スイッチング素子は第１薄膜トランジスタを有し、前記第１薄膜トランジスタは非晶質シリコンを含むことを特徴とする。
【００２７】
前記各ステージは複数の第２薄膜トランジスタを有し、前記ゲート線、前記データ線、前記第１薄膜トランジスタ、前記画素電極及び前記ゲート駆動部は一つの基板上に集積されることを特徴とする。
【発明の効果】
【００２８】
本発明によれば、ゲート信号のパルス幅の２倍の周期を有する信号を信号制御部で直接生成できるようにしたため、種々の信号を生成する従来構造に比べて信号制御部の構造を簡単にすることができ、かつ信号生成部の構造も簡単にすることができる。信号生成部が別個のチップに分散して形成される場合には、一つ以上の入力ピンを省略できるのでコストが低減され、信号生成部自体を省略する場合にもコスト低減を実現することができる。
【発明を実施するための最良の形態】
【００２９】
添付した図面を参照して、本発明の実施形態を、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。
【００３０】
図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同一な参照符号を付けている。層、膜、領域、板などの部分が、他の部分の“上に”あるとする時、これは他の部分の“すぐ上に”ある場合に限らず、その中間に更に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上に”あるとする時、これは中間に他の部分がない場合を意味する。
【００３１】
まず、本発明の一実施形態に係る表示装置に対して図１及び図２を参照して詳細に説明する。
【００３２】
図１は本発明の一実施形態に係る表示装置のブロック図であり、図２は本発明の一実施形態に係る液晶表示装置の一つの画素に対する等価回路図である。
【００３３】
図１に示すように、本発明の一実施形態に係る表示装置は、表示板部３００及びこれに接続されたゲート駆動部４００とデータ駆動部５００、データ駆動部５００に接続された階調信号生成部８００、ゲート駆動部４００に接続された信号生成部６５０、並びに信号生成部６５０及びデータ駆動部５００に接続され、これらを制御する信号制御部６００を備える。
【００３４】
表示板部３００は、等価回路的に複数の表示信号線Ｇ１-Ｇｎ、Ｄ１-Ｄｍとこれに接続されてほぼ行列状に配列された複数の画素ＰＸを有する。
【００３５】
表示信号線Ｇ１-Ｇｎ、Ｄ１-Ｄｍはゲート信号（走査信号とも言う）を伝達する複数のゲート線Ｇ１-Ｇｎと、データ信号を伝達するデータ線Ｄ１-Ｄｍを有する。ゲート線Ｇ１-Ｇｎは各々ほぼ行方向に延びて互いにほぼ平行であり、データ線Ｄ１-Ｄｍは各々ほぼ列方向に延びて互いにほぼ平行である。
【００３６】
各画素ＰＸ、例えば、ｉ番目（ｉ＝１、２、…、ｎ）ゲート線Ｇｉとｊ番目（ｊ＝１、２、…、ｍ）データ線Ｄｊに連結された画素ＰＸは、信号線ＧｉＤｊに接続されたスイッチング素子Ｑ(図２参照)と、これに接続された画素回路を有する。
【００３７】
図２に示したように、スイッチング素子Ｑは、下部表示板１００に備えられた薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線Ｇｉに接続されており、入力端子はデータ線Ｄｊに接続されており、出力端子は液晶キャパシタＣＬＣ及びストレージキャパシタＣＳＴに接続されている。また、スイッチング素子Ｑは薄膜トランジスタであることができ、特に非晶質シリコンを含むことができる。
【００３８】
平板表示装置を代表する液晶表示装置の場合、図２に示したように、表示板部３００は、下部表示板１００と上部表示板２００及びこの間の液晶層３を備え、表示信号線Ｇ１-Ｇｎ、Ｄ１-Ｄｍとスイッチング素子Ｑは下部表示板１００に備えられている。液晶表示装置の画素回路は、スイッチング素子Ｑに接続された液晶キャパシタＣＬＣ及びストレージキャパシタＣＳＴを有する。ストレージキャパシタＣＳＴは必要に応じて省略してもよい。
【００３９】
液晶キャパシタＣＬＣは、下部表示板１００の画素電極１９０と上部表示板２００の共通電極２７０を二つの端子とし、二つの電極１９０、２７０間の液晶層３は誘電体として機能する。画素電極１９０は、スイッチング素子Ｑに接続され、共通電極２７０は上部表示板２００の全面に形成されて共通電圧Ｖｃｏｍの印加を受ける。図２と異なり、共通電極２７０が下部表示板１００に形成される場合もあるが、この場合には、二つの電極１９０、２７０のうち少なくとも一つは線状または棒状に形成できる。
【００４０】
液晶キャパシタＣＬＣの補助的な役割を果たすストレージキャパシタＣＳＴは、下部表示板１００に備えられた別個の信号線（図示せず）と画素電極１９０が絶縁体を間に置いて重なってなり、この別個の信号線には共通電圧Ｖｃｏｍなどの定められた電圧が印加される。さらに、ストレージキャパシタＣＳＴは、画素電極１９０が絶縁体を介してすぐ上のゲート線と重なってなることもできる。
【００４１】
一方、色表示を実現するために各画素ＰＸが基本色のうちの一つを固有に表示したり（空間分割）、各画素ＰＸが時間によって交互に基本色を表示したりして（時間分割）、前記基本色の空間的、時間的作用で所望の色相が認識されるようにする。基本色の例としては赤色、緑色、青色などの三原色がある。図２は空間分割の一例であり、各画素ＰＸが画素電極１９０に対応する上部表示板２００領域に基本色の一つを示すカラーフィルタ２３０を備えている。図２と異なり、カラーフィルタ２３０は下部表示板１００の画素電極１９０の上または下に設けることもできる。
【００４２】
液晶表示装置の表示板部３００の二つの表示板１００、２００のうちの少なくとも一つの外側面には、光を偏光させる偏光子（図示せず）が付着されている。
【００４３】
再び図１を参照すれば、階調信号生成部８００は画素の輝度に関連する複数の階調信号（または基準階調信号）を生成する。
【００４４】
ゲート駆動部４００は、表示板部３００のゲート線Ｇ１-Ｇｎに接続され、ゲート信号をゲート線Ｇ１-Ｇｎに印加する。ゲート駆動部４００は、画素のスイッチング素子Ｑと同一工程で形成されて表示板部３００上に集積される。ところが、そうでない場合もある。
【００４５】
信号生成部６５０は、ゲート駆動部４００を制御するための複数の信号を生成してゲート駆動部４００に印加する。
【００４６】
データ駆動部５００は、表示板部３００のデータ線Ｄ１-Ｄｍに連結されており、階調信号生成部８００からの階調信号を選択し、これをデータ信号としてデータ線Ｄ１-Ｄｍに印加する。しかし、階調信号生成部８００が全階調に対する信号を全て提供するのではなく、定められた数の基準階調信号のみを提供する場合には、データ駆動部５００は、基準階調信号に基づいて分圧などによって全階調に対する階調信号を生成し、その中からデータ信号を選択する。
【００４７】
信号制御部６００は、信号生成部６５０、ゲート駆動部４００及びデータ駆動部５００などの動作を制御する。
【００４８】
このような駆動部分４００、５００、６００、６５０、８００のそれぞれは、少なくとも一つの集積回路チップの形態として、液晶表示板組立体３００上に直接装着されたり、フレキシブル印刷回路膜（図示せず）上に装着されてＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）の形態に液晶表示板組立体３００に付着されたり、別途の印刷回路基板（図示せず）上に装着されたりすることができる。これと異なり、前記駆動部分４００、５００、６００、６５０、８００が信号線Ｇ１-Ｇｎ、Ｄ１-Ｄｍ及び薄膜トランジスタで形成されるスイッチング素子Ｑなどと共に液晶表示板組立体３００に集積されることもできる。なお、駆動成分４００、５００、６００、６５０、８００は単一チップに集積されることができ、ここで、そのうちの少なくとも一つあるいはそれを構成する少なくとも一つの回路素子が単一チップの外側に位置することができる。
【００４９】
次に、このような表示装置の動作についてさらに詳細に説明する。
【００５０】
信号制御部６００は、外部のグラフィック制御部（図示せず）から入力映像信号Ｒ、Ｇ、Ｂ及びその表示を制御する入力制御信号を受信する。入力映像信号Ｒ、Ｇ、Ｂは各画素ＰＸの輝度情報を含んでおり、輝度は定められた数、例えば１０２４（＝２１０）、２５６（＝２８）、または６４（＝２６）個の階調（ｇｒａｙ）を有する。入力制御信号の例として、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫ、データイネーブル信号ＤＥなどがある。
【００５１】
信号制御部６００は、入力映像信号Ｒ、Ｇ、Ｂと入力制御信号に基づいて入力映像信号Ｒ、Ｇ、Ｂを液晶表示板組立体３００の動作条件に合うように適切に処理し、ゲート制御信号及びデータ制御信号ＣＯＮＴなどを生成した後、ゲート制御信号を信号生成部６５０に送信し、データ制御信号ＣＯＮＴと処理した映像信号ＤＡＴをデータ駆動部５００に送信する。
【００５２】
ゲート制御信号は、走査開始を指示する走査開始信号ＳＴＶと、ゲートオン電圧Ｖｏｎの出力周期を制御するためのクロック信号ＣＫを有する。
【００５３】
データ制御信号ＣＯＮＴは、一つの行の画素ＰＸに対するデジタル映像信号ＤＡＴの伝送開始を知らせる水平同期開始信号ＳＴＨと、データ線Ｄ１-Ｄｍにアナログデータ信号の印加を指示するロード信号ＬＯＡＤ、及びデータクロック信号ＨＣＬＫを有する。データ制御信号ＣＯＮＴはまた、共通電圧Ｖｃｏｍに対するアナログデータ信号の電圧極性（以下、共通電圧に対するデータ信号の電圧極性を略してデータ信号の極性という）を反転させる反転信号ＲＶＳをさらに有することができる。
【００５４】
信号制御部６００からのデータ制御信号ＣＯＮＴに従ってデータ駆動部５００は、一つの行の画素ＰＸに対するデジタル映像信号ＤＡＴを受信し、各デジタル映像信号ＤＡＴに対応する階調電圧を選択することによってデジタル映像信号ＤＡＴをアナログデータ信号に変換した後、これを当該データ線Ｄ１-Ｄｍに印加する。
【００５５】
信号生成部６５０は、外部からスイッチング素子Ｑを導通させることができる大きさのゲートオン電圧Ｖｏｎと、スイッチング素子Ｑを非導通させることができる大きさのゲートオフ電圧Ｖｏｆｆを受信し、信号制御部６００からのクロック信号ＣＫを処理して、逆位相である一対のクロック信号ＣＫＶ、ＣＫＶＢを生成する。クロック信号ＣＫＶ、ＣＫＶＢの周期は、クロック信号ＣＫの周期と同一であり、クロック信号ＣＫＶはクロック信号ＣＫと同一位相を有することができる。信号生成部６５０は、信号制御部６００から受信した走査開始信号ＳＴＶと、一対のクロック信号ＣＫＶ、ＣＫＶＢをゲート駆動部４００に供給する。
【００５６】
ゲート駆動部４００は、信号生成部６５０からの走査開始信号ＳＴＶと一対のクロック信号ＣＫＶ、ＣＫＶＢに従ってゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆの二つの値を有するゲート信号をゲート線Ｇ１-Ｇｎに印加して、前記ゲート線Ｇ１-Ｇｎに接続されたスイッチング素子Ｑを導通させたり、非導通させたりする。これによってスイッチング素子Ｑが導通した場合、データ線Ｄ１-Ｄｍに印加されたデータ信号が導通したスイッチング素子Ｑを介して当該画素ＰＸに印加される。ここで、ゲート信号がゲートオン電圧Ｖｏｎの大きさである区間は一つのパルスとして見なすことができ、この時のパルス幅はクロック信号ＣＫＶ、ＣＫＶＢの半分になる。
【００５７】
図２に示した液晶表示装置において、画素ＰＸに印加されたデータ信号の電圧と共通電圧Ｖｃｏｍとの差は、液晶キャパシタＣＬＣの充電電圧、つまり画素電圧として現れる。液晶分子は、画素電圧の大きさによって配列が異なり、この結果、液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板組立体３００に付着された偏光子によって光透過率変化として現れ、これによって画素ＰＸは映像信号ＤＡＴの階調が示す輝度を表示する。
【００５８】
１水平周期（１Ｈともいい、水平同期信号Ｈｓｙｎｃ及びデータイネーブル信号ＤＥの一周期でと同一である）を単位として前記過程を繰り返すことによって、全ゲート線Ｇ１-Ｇｎに対して順次にゲートオン電圧Ｖｏｎを印加し、全画素ＰＸにデータ信号を印加して１フレームの映像を表示する。
【００５９】
図２に示した液晶表示装置において、特に１フレームが終了すれば次のフレームが開始され、各画素ＰＸに印加されるデータ信号の極性が直前フレームと逆極性になるように、データ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（フレーム反転）。この時、１フレーム内でも反転信号ＲＶＳの特性によって一つのデータ線を通じて流れるデータ信号の極性が変わったり（例：行反転、ドット反転）、一つの画素行に印加されるデータ信号の極性も互いに異なったりすることができる（例：列反転、ドット反転）。
【００６０】
次に、本発明の一実施形態に係る信号生成部の一部構造について図３を参照して詳細に説明する。
【００６１】
図３は本発明の一実施形態に係る信号生成部のクロック信号生成ブロックを示した回路図である。
【００６２】
本実施形態に係る信号生成部は増幅器６５１と反転器６５２を有する。
【００６３】
増幅器６５１は、信号制御部６００からクロック信号ＣＫを受信して、ゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆレベルに増幅させ、反転器６５２は、増幅した信号を再び反転する。このようにして、増幅器６５１の出力はクロック信号ＣＫＶになり、反転器６５２の出力はクロック信号ＣＫＶＢになる。
【００６４】
このような信号生成部６５０は、信号制御部６００に統合され一つのチップに形成されることができ、クロック信号ＣＫは別途形成せずに、逆位相の一対のクロック信号ＣＫＶ、ＣＫＶＢのみを生成する。
【００６５】
次に、本発明の一実施形態に係る薄膜トランジスタ表示板及び表示装置について図４及び図５を参照してより詳細に説明する。
【００６６】
図４は図１に示したゲート駆動部のブロック図であり、図５は図４に示したゲート駆動部の一つのステージの回路図である。
【００６７】
図４及び図５に示すように、ゲート駆動部４００は、互いに従属的に接続されており、順次にゲート信号を出力する複数のステージＳＴ１〜ＳＴｎ+１を有し、ゲートオフ電圧Ｖｏｆｆ、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢ、初期化信号ＩＮＴが入力される。最後のステージＳＴｎ+１を除く全ステージＳＴ１〜ＳＴｎ+１は、ゲート線ＧＬ１〜ＧＬｎと１対１接続されている。
【００６８】
各ステージＳＴ１〜ＳＴｎ+１は、第１クロック端子ＣＫ１、第２クロック端子ＣＫ２、セット端子Ｓ、リセット端子Ｒ、ゲート電圧端子ＧＶ、フレームリセット端子ＦＲ、並びにゲート出力端子ＯＵＴ１及びキャリー出力端子ＯＵＴ２を有する。
【００６９】
各ステージ、例えばｊ番目ステージＳＴｊのセット端子Ｓには、前段ステージＳＴｊ-１のキャリー出力、つまり前段キャリー出力Ｃｏｕｔ（ｊ-１）が、リセット端子Ｒには後段ステージＳＴｊ+１のゲート出力、つまり後段ゲート出力Ｇｏｕｔ（ｊ+１）が入力され、第１及び第２クロック端子ＣＫ１、ＣＫ２にはクロック信号ＣＫＶ、ＣＫＶＢが入力され、ゲート電圧端子ＧＶにはゲートオフ電圧Ｖｏｆｆが入力され、フレームリセット端子ＦＲには初期化信号ＩＮＴが入力される。ゲート出力端子ＯＵＴ１はゲート出力Ｇｏｕｔ（ｊ）を送出し、キャリー出力端子ＯＵＴ２はキャリー出力Ｃｏｕｔ（ｊ）を送出する。最後のステージＳＴｎ+１のキャリー出力Ｃｏｕｔ（ｎ+１）は、初期化信号ＩＮＴとして各ステージＳＴ１〜ＳＴｎ+１に提供される。
【００７０】
但し、ゲート駆動部４００の第１ステージＳＴ１には前段キャリー出力の代わりに走査開始信号ＳＴＶが入力され、最後のステージＳＴｎ+１には後段ゲート出力の代わりに走査開始信号ＳＴＶが入力される。また、ｊ番目ステージＳＴｊの第１クロック端子ＣＫ１に第１クロック信号ＣＫＶが、第２クロック端子ＣＫ２に第２クロック信号ＣＫＶＢが入力される場合、これと隣接したｊ−１番目及びｊ＋１番目のステージＳＴｊ-１、ＳＴｊ+１の第１クロック端子ＣＫ１には第２クロック信号ＣＫＶＢが、第２クロック端子ＣＫ２には第１クロック信号ＣＫＶが入力される。
【００７１】
第１及び第２クロック信号ＣＫＶ、ＣＫＶＢは、画素のトランジスタＴｒを駆動できるように電圧レベルがハイであるときにはゲートオン電圧Ｖｏｎと同一であり、ローであるときにはゲートオフ電圧Ｖｏｆｆと同一であることが望ましい。第１及び第２クロック信号ＣＫＶ、ＣＫＶＢは、デューティ比が５０％で、位相差は１８０゜であることができる。
【００７２】
図５に示すように、本発明の一実施形態に係るゲート駆動部４００の各ステージ、例えばｊ番目ステージは、入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０、及び出力部４５０を有する。これは少なくとも一つのＮＭＯＳトランジスタＴ１〜Ｔ１４を有し、プルアップ駆動部４３０と出力部４５０は、キャパシタＣ１〜Ｃ３をさらに有する。しかし、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いてもよい。さらに、キャパシタＣ１〜Ｃ３は実際に、工程時に形成されるゲートとドレイン／ソース間の寄生容量であることができる。
【００７３】
入力部４２０は、セット端子Ｓとゲート電圧端子ＧＶに順次に直列接続されている三つのトランジスタＴ１１、Ｔ１０、Ｔ５を有する。トランジスタＴ１１、Ｔ５のゲートは第２クロック端子ＣＫ２に接続されており、トランジスタＴ１０のゲートは第１クロック端子ＣＫ１に接続されている。トランジスタＴ１１とトランジスタＴ１０との間の接続点は接続点Ｊ１に接続されており、トランジスタＴ１０とトランジスタＴ５との間の接続点は接続点Ｊ２に接続されている。
【００７４】
プルアップ駆動部４３０は、セット端子Ｓと接続点Ｊ１との間に接続されているトランジスタＴ４と、第１クロック端子ＣＫ１と接続点Ｊ３との間に接続されているトランジスタＴ１２と、第１クロック端子ＣＫ１と接続点Ｊ４との間に接続されているトランジスタＴ７を有する。トランジスタＴ４のゲートとドレインはセット端子Ｓに共通に接続され、ソースは接続点Ｊ１に接続されており、トランジスタＴ１２のゲートとドレインは第１クロック端子ＣＫ１に共通に接続され、ソースは接続点Ｊ３に接続されている。トランジスタＴ７のゲートは接続点Ｊ３に接続されると同時にキャパシタＣ１を介して第１クロック端子ＣＫ１に接続されており、ドレインは第１クロック端子ＣＫ１に、ソースは接続点Ｊ４に接続されており、接続点Ｊ３と接続点Ｊ４との間にキャパシタＣ２が接続されている。
【００７５】
プルダウン駆動部４４０は、ソースを介してゲートオフ電圧Ｖｏｆｆを受信し、ドレインを介して接続点Ｊ１、Ｊ２、Ｊ３、Ｊ４に出力する複数のトランジスタＴ９、Ｔ１３、Ｔ８、Ｔ３、Ｔ２、Ｔ６を有する。トランジスタＴ９のゲートはリセット端子Ｒに、ドレインは接続点Ｊ１に接続されており、トランジスタＴ１３、Ｔ８のゲートは接続点Ｊ２に共通に接続されており、ドレインはそれぞれ接続点Ｊ３、Ｊ４に接続されている。トランジスタＴ３のゲートは接続点Ｊ４に、トランジスタＴ２のゲートはリセット端子Ｒに接続されており、二つのトランジスタＴ３、Ｔ２のドレインは接続点Ｊ２に接続されている。トランジスタＴ６のゲートはフレームリセット端子ＦＲに接続されており、ドレインは接続点Ｊ１に、ソースはゲートオフ電圧端子ＧＶに接続されている。
【００７６】
出力部４５０は、ソースが第１クロック端子ＣＫ１に共通に接続されており、ドレインがそれぞれ二つの出力端子ＯＵＴ１、ＯＵＴ２に接続されており、ゲートが接続点Ｊ１に共通に接続されている一対のトランジスタＴ１、Ｔ１５とトランジスタＴ１のゲートとドレインとの間、つまり接続点Ｊ１と接続点Ｊ２との間に接続されているキャパシタＣ３を有する。トランジスタＴ１のドレインはまた、接続点Ｊ２に接続されている。
【００７７】
次に、このようなステージの動作について説明する。
【００７８】
説明の便宜上、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢのハイレバルに相当する電圧を高電圧といい、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢのローレベルに相当する電圧の大きさはゲートオフ電圧Ｖｏｆｆと同一であり、これを低電圧という。
【００７９】
まず、第２クロック信号ＣＫＶＢ及び前段キャリー出力Ｃｏｕｔ（ｊ-１）がハイになると、トランジスタＴ１１、Ｔ５とトランジスタＴ４が導通する。この後、二つのトランジスタＴ１１、Ｔ４は高電圧を接続点Ｊ１に伝達し、トランジスタＴ５は低電圧を接続点Ｊ２に伝達する。これにより、トランジスタＴ１、Ｔ１４が導通して第１クロック信号ＣＫＶが出力端ＯＵＴ１、ＯＵＴ２に出力されるが、この時、接続点Ｊ２の電圧と第１クロック信号ＣＫＶが全て低電圧であるので、出力電圧Ｇｏｕｔ（ｊ）、Ｃｏｕｔ（ｊ）は低電圧になる。これと同時に、キャパシタＣ３は高電圧と低電圧との差に相当する大きさの電圧を充電する。
【００８０】
ここで、第１クロック信号ＣＫＶ及び後段ゲート出力Ｇｏｕｔ（ｊ+１）はローであり、接続点Ｊ２もまたローであるので、これにゲートが接続されているトランジスタＴ１０、Ｔ９、Ｔ１２、Ｔ１３、Ｔ８、Ｔ２は全てオフ状態である。
【００８１】
そして、第２クロック信号ＣＫＶＢがローになると、トランジスタＴ１１、Ｔ５が非導通状態になり、同時に第１クロック信号ＣＫＶがハイになると、トランジスタＴ１の出力電圧及び接続点Ｊ２の電圧が高電圧になる。この時、トランジスタＴ１０のゲートには高電圧が印加されるが、接続点Ｊ２に接続されているソースの電位がまた同様に高電圧であるので、ゲートソース間の電位差が０になってランジスタＴ１０は非導通状態を維持する。この結果、接続点Ｊ１は浮遊状態となり、このためキャパシタＣ３により高電圧の分だけ電位がさらに上昇する。
【００８２】
一方、第１クロック信号ＣＫＶ及び接続点Ｊ２の電位が高電圧であるので、トランジスタＴ１２、Ｔ１３、Ｔ８が導通する。この状態でトランジスタＴ１２とトランジスタＴ１３が高電圧と低電圧との間で直列に接続され、このため接続点Ｊ３の電位は、二つのトランジスタＴ１２、Ｔ１３の導通時抵抗状態の抵抗値によって分圧された電圧値を有する。ところが、二つのトランジスタＴ１３の導通時抵抗状態の抵抗値がトランジスタＴ１２の導通時抵抗状態の抵抗値に比して非常に大きく、例えば約１０,０００倍程度に設定されたとすると、接続点Ｊ３の電圧は高電圧とほぼ同一である。よって、トランジスタＴ７が導通してトランジスタＴ８と直列に接続され、このため接続点Ｊ４の電位は、二つのトランジスタＴ７、Ｔ８の導通時抵抗状態の抵抗値によって分圧された電圧値を有する。ここで、二つのトランジスタＴ７、Ｔ８の抵抗状態の抵抗値がほぼ同一に設定されれば、接続点Ｊ４の電位は高電圧と低電圧の中間値を有し、この結果、トランジスタＴ３は非導通状態を維持する。この時、後段ゲート出力Ｇｏｕｔ（ｊ＋１）は依然としてローであるので、トランジスタＴ９、Ｔ２も非導通状態を維持する。これにより、出力端ＯＵＴ１、ＯＵＴ２は、第１クロック信号ＣＫＶにのみ接続され、低電圧とは遮断されて高電圧を送出する。
【００８３】
一方、キャパシタＣ１とキャパシタＣ２は、両端の電位差に相当する電圧をそれぞれ充電するが、接続点Ｊ３の電圧が接続点Ｊ５の電圧より低い。
【００８４】
次に、後段ゲート出力Ｇｏｕｔ（ｊ＋１）及び第２クロック信号ＣＫＶＢがハイになり、第１クロック信号ＣＫＶがローになれば、トランジスタＴ９、Ｔ２が導通して接続点Ｊ１、Ｊ２に低電圧を伝達する。ここで、接続点Ｊ１の電圧は、キャパシタＣ３が放電されて低電圧に下降するが、キャパシタＣ３の放電時間によって完全に低電圧に下降するにはある程度の時間がかかる。このため、二つのトランジスタＴ１、Ｔ１４は、後段ゲート出力Ｇｏｕｔ（ｊ＋１）がハイになった後もしばらくの間導通状態を維持し、これによって出力端ＯＵＴ１、ＯＵＴ２が第１クロック信号ＣＫＶと接続されて低電圧を送出する。次に、キャパシタＣ３が完全に放電されて接続点Ｊ１の電位が低電圧に到達すれば、トランジスタＴ１４が非導通状態になり、出力端ＯＵＴ２が第１クロック信号ＣＫＶと遮断されるので、キャリー出力Ｃｏｕｔ（ｊ）は浮遊状態になり低電圧を維持する。同時に、出力端ＯＵＴ１は、トランジスタＴ１が非導通状態になっても、トランジスタＴ２を介して低電圧と接続されるので継続して低電圧を送出する。
【００８５】
一方、トランジスタＴ１２、Ｔ１３が非導通状態になるので、接続点Ｊ３が浮遊状態になる。また、接続点Ｊ５の電圧が接続点Ｊ４の電圧より低くなるが、キャパシタＣ１によって接続点Ｊ３の電圧が接続点Ｊ５の電圧より低い状態を維持するので、トランジスタＴ７は非導通状態になる。同時に、トランジスタＴ８も非導通状態になるので接続点Ｊ４の電圧もその分低くなり、トランジスタＴ３もまた、非導通状態を維持する。また、トランジスタＴ１０は、ゲートが第１クロック信号ＣＫＶの低電圧に接続され、接続点Ｊ２の電圧もローであるので非導通状態を維持する。
【００８６】
次に、第１クロック信号ＣＫＶがハイになれば、トランジスタＴ１２、Ｔ７が導通され、接続点Ｊ４の電圧が上昇してトランジスタＴ３を導通させて、低電圧を接続点Ｊ２に伝達するので、出力端ＯＵＴ１は継続して低電圧を送出する。つまり、たとえ、後段ゲート出力Ｇｏｕｔ（ｊ＋１）の出力がローであっても接続点Ｊ２の電圧が低電圧になることができるようにする。
【００８７】
一方、トランジスタＴ１０のゲートが第１クロック信号ＣＫＶの高電圧に接続され、接続点Ｊ２の電圧が低電圧であるので、導通して接続点Ｊ２の低電圧を接続点Ｊ１に伝達する。一方、二つのトランジスタＴ１、Ｔ１４のドレインには、第１クロック端子ＣＫ１が接続されて第１クロック信号ＣＫＶが継続して印加される。特に、トランジスタＴ１は、他のトランジスタに比して相対的に大きく形成するが、これによってゲートドレイン間の寄生容量が大きく、ドレインの電圧変化がゲート電圧に影響を与える可能性がある。このため、第１クロック信号ＣＫＶがハイになるとき、ゲートドレイン間の寄生容量のためにゲート電圧が上昇して、トランジスタＴ１が導通することもあり得る。よって、接続点Ｊ２の低電圧を接続点Ｊ１に伝達することによって、トランジスタＴ１のゲート電圧を低電圧に維持し、トランジスタＴ１が導通するのを防止する。
【００８８】
この後、前段キャリー出力Ｃｏｕｔ（ｊ-１）がハイになるまで接続点Ｊ１の電圧は低電圧を維持し、接続点Ｊ２の電圧は第１クロック信号ＣＫＶがハイで、第２クロック信号ＣＫＶＢがローであるときは、トランジスタＴ３を介して低電圧になり、この逆の場合には、トランジスタＴ５を介して低電圧を維持する。
【００８９】
一方、トランジスタＴ６は、最後のダミーステージＳＴｎ+１のキャリー出力Ｃｏｕｔ（ｎ+１）である初期化信号ＩＮＴを受信して、ゲートオフ電圧Ｖｏｆｆを接続点Ｊ１に伝達し、接続点Ｊ１の電圧をもう１度低電圧に設定する。
【００９０】
このような方式により、ステージＳＴｊは前段キャリー信号Ｃｏｕｔ（ｊ-１）及び後段ゲート信号Ｇｏｕｔ（ｊ+１）に基づき、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢに同期して、キャリー信号Ｃｏｕｔ（ｊ）及びゲート信号Ｇｏｕｔ（ｊ）を生成する。
【００９１】
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も本発明の権利範囲に属するものである。
【産業上の利用可能性】
【００９２】
本発明は、有機ＥＬ表示装置及び液晶表示装置などの平板表示装置に適用することができる。
【図面の簡単な説明】
【００９３】
【図１】本発明の一実施形態に係る表示装置のブロック図である。
【図２】本発明の一実施形態に係る液晶表示装置の一つの画素に対する等価回路図である。
【図３】本発明の一実施形態に係る信号生成部のクロック信号生成ブロックを示した回路図である。
【図４】図１に示したゲート駆動部を示したブロック図である。
【図５】図４に示したゲート駆動部の一つのステージの回路図である。
【符号の説明】
【００９４】
３００    表示板部、
４００    ゲート駆動部、
５００    データ駆動部、
８００    階調信号生成部、
４００    ゲート駆動部、
６５０    信号生成部、
６００    信号制御部、
Ｇ１−Ｇｎ    ゲート線、
Ｄ１−Ｄｍ    データ線、
ＰＸ    画素、
Ｑ    スイッチング素子、
ＣＬＣ    液晶キャパシタ、
ＣＳＴ    ストレージキャパシタ、
１９０    画素電極、
２７０    共通電極、
３    液晶層、
２３０    カラーフィルタ、
Ｒ、Ｇ、Ｂ    入力映像信号、
ＣＯＮＴ    データ制御信号、
ＤＡＴ    デジタル映像信号、
ＳＴＨ    水平同期開始信号、
ＬＯＡＤ    ロード信号、
ＨＣＬＫ    データクロック信号、
６５１    増幅器、
６５２    反転器、
ＳＴ１〜ＳＴｎ＋１    ステージ、
ＩＮＴ    初期化信号、
ＧＬ１〜ＧＬｎ    ゲート線、
ＣＫＶ、ＣＫＶＢ    クロック信号、
Ｈｓｙｎｃ    水平同期信号、
ＤＥ    データイネーブル信号、
４２０    入力部、
４３０    プルアップ駆動部、
４４０    プルダウン駆動部、
４５０    出力部、
Ｔ１〜Ｔ１４    ＮＭＯＳトランジスタ、
Ｃ１〜Ｃ３    キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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