(57)【要約】【課題】画素回路で正確な回路動作が実行されるようにする。【解決手段】  画素アレイの同一の側方に配置された２以上の垂直スキャナ部（ライトスキャナ１４とドライブスキャナ１５）については、各垂直スキャナ部のバッファ部（或いはバッファ部２５，３５とレベル変換部２４，３４）がまとめて画素アレイ部２０に近い位置に配置されることで、各垂直スキャナ部の走査パルス出力端から上記画素アレイに至るまでの走査線配線長が略同等となるようにする。又は、１つの走査線に対応する垂直スキャナ回路構成部位毎に、垂直方向に並ぶように配置することで、配線長の差を無くす。配線長の差を減少又は解消することで、各垂直スキャナ部からの走査パルスの遅延時間差を、回路動作に影響ない程度に減少したり、或いは解消する。【選択図】      図４
2007034225.tif 000002
【特許請求の範囲】
【請求項１】
画素回路がマトリクス状に配置されて成る画素アレイと、
マトリクス状に配置された上記各画素回路に発光輝度を規定する信号を印加するために、上記画素アレイ上で、列方向に配設される信号線と、
マトリクス状に配置された上記各画素回路の動作を制御するために、上記画素アレイ上で、行方向に配設される複数種類の走査線と、
上記信号線を駆動する信号線駆動部と、
走査パルス生成回路部と、出力バッファ回路部とを備えた垂直スキャナ部として、上記複数種類の走査線のそれぞれを駆動する複数個の垂直スキャナ部と、
を備えるとともに、
上記複数個の垂直スキャナ部のうちで、上記画素アレイの同一の側方に配置される２以上の垂直スキャナ部については、それぞれの垂直スキャナ部における上記出力バッファ回路部が、上記画素アレイに最も近い位置にまとめて配置されていることを特徴とする表示装置。
【請求項２】
上記各垂直スキャナ部には、上記走査パルス生成回路部からの走査パルスをレベル変換して上記出力バッファ回路部に供給するレベル変換回路部が設けられており、
上記複数個の垂直スキャナ部のうちで、上記画素アレイの同一の側方に配置される２以上の垂直スキャナ部については、それぞれの垂直スキャナ部における上記出力バッファ回路部と上記レベル変換回路部が、上記画素アレイに最も近い位置にまとめて配置されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
画素回路がマトリクス状に配置されて成る画素アレイと、
マトリクス状に配置された上記各画素回路に発光輝度を規定する信号を印加するために、上記画素アレイ上で、列方向に配設される信号線と、
マトリクス状に配置された上記各画素回路の動作を制御するために、上記画素アレイ上で、行方向に配設される複数種類の走査線と、
上記信号線を駆動する信号線駆動部と、
上記複数種類の走査線のそれぞれを駆動する複数個の垂直スキャナ部と、
を備えるとともに、
上記複数個の垂直スキャナ部のうちで、上記画素アレイの同一の側方に配置される２以上の垂直スキャナ部については、
１つの走査線に対応する垂直スキャナ回路構成部位毎に、垂直方向に並ぶように配置されていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線と複数種類の走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、例えば発光素子として有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いた表示装置に関する。
【背景技術】
【０００２】
【特許文献１】特開２００３−２５５８５６
【特許文献２】特開２００３−２７１０９５
【０００３】
上記特許文献１，２に見られるように、有機ＥＬ素子を画素に用いた画像表示装置が開発されている。有機ＥＬ素子は自発光素子であることから、例えば液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が速いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能である（いわゆる電流制御型）。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ：ＴＦＴ）によって制御するものである。
【０００４】
図１１にアクティブマトリクス型有機ＥＬ表示装置のブロック図を示す。
この表示装置は、画素回路Ｇ１１・・・Ｇｍｎとして示すように有機ＥＬ素子を発光素子とする画素回路Ｇがｍ行、ｎ列にｍ×ｎ個、マトリクス状に配列された画素アレイ部１００を有する。
画素アレイ部１００に対しては第１列から第ｎ列の各列に対して信号線ＤＴＬが配設され、またこの場合、４種類の走査線がそれぞれ第１行から第ｍ行の各行に対して配設されている。そして信号線と４種類の走査線が交差する部分に、各画素回路Ｇ１１・・・Ｇｎｍがそれぞれ配置される状態となっている。
【０００５】
ｎ本の各信号線ＤＴＬは水平セレクタ１０１によって駆動される。具体的には各信号線には水平セレクタ１０１により輝度情報に応じた信号が印加され、その信号が走査線によって選択された行の各画素回路Ｇに供給される。
４種類の走査線としては、ライトスキャナ１０４によって駆動される走査線ＷＳＬ、ドライブスキャナ１０５によって駆動される走査線ＤＳＬ、第１ＡＺ（Auto Zero）スキャナによって駆動される走査線ＡＺＬ１、第２ＡＺスキャナによって駆動される走査線ＡＺＬ２がある。
この４種類の走査線が、各行に配設されており、各画素回路Ｇは、４本の走査線によって与えられる走査パルスに応じて所定の動作を行う。
【０００６】
そして４種類の走査線によって或る行の画素回路Ｇが駆動されているときに、水平セレクタ１０１によって各信号線に信号電位が与えられることで、その行の各画素回路Ｇにおいて信号電位に応じた輝度の発光動作が行われる。
４種類の走査線が、各行を順次選択していくことで、１画面（１フレーム）の映像表示が行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図１１のような構成の場合、画素アレイ部１００の右側方にライトスキャナ１０４とドライブスキャナ１０５が配置されるが、この場合、ドライブスキャナ１０５は、ライトスキャナ１０４よりも画素アレイ部１００に遠い位置となる。
ライトスキャナ１０４からの走査線ＷＳＬは、ライトスキャナ１０４の出力端Ｐ１を基点として、画素アレイ部１００内を行方向に延長され、画素アレイ部１００の最も左側の列の画素回路Ｇ（Ｇ１１、Ｇ２１・・・Ｇｍ１）にまで達するように配設される。
またドライブスキャナ１０５からの走査線ＤＳＬは、ドライブスキャナ１０５の出力端Ｐ３を基点として、画素アレイ部１００内を行方向に延長され、画素アレイ部１００の最も左側の列の画素回路Ｇ（Ｇ１１、Ｇ２１・・・Ｇｍ１）にまで達するように配設される。
【０００８】
ここで図１１では、画素アレイ部１００の右端側の位置Ｐ２，Ｐ４を、それぞれ走査線ＷＳＬの画素入力端、走査線ＤＳＬの画素入力端としているが、走査線ＷＳＬの出力端Ｐ１と画素入力端Ｐ２の距離と、走査線ＤＳＬの出力端Ｐ３と画素入力端Ｐ４の距離の差として、走査線ＤＳＬ、ＷＳＬに配線長の差が生ずることになる。
つまりライトスキャナ１０４から出力される走査パルスが画素アレイ部１００に達するまでの距離よりも、ドライブスキャナ１０５から出力される走査パルスが画素アレイ部１００に達するまでの距離の方が長くなる。
【０００９】
１つの行の走査線ＷＳＬ、ＤＳＬに対する走査線ライトスキャナ１０４とドライブスキャナ１０５の内部構成を図１２に示す。この図１２は、画素アレイ部２０の側方において形成される回路の配置順に示している。
【００１０】
ライトスキャナ１０４は、シフトレジスタ部１２１、クロック供給部１２２、ロジック部１２３、レベル変換部１２４、バッファ部１２５を有する。
ドライブスキャナ１０５は、シフトレジスタ部１３１、クロック供給部１３２、ロジック部１３３、レベル変換部１３４、バッファ部１３５を有する。
シフトレジスタ部１２１、１３１、クロック供給部１２２、１３２、ロジック部１２３、１３３には、例えば＋１０Ｖの電圧ＶHと、例えば０Ｖ（グランド電位）として電圧ＶL1の電源ラインが配設され、＋１０Ｖ〜０Ｖの動作電源電圧で動作する。
またレベル変換部１２４、１３４、バッファ部１２５、１３５には、例えば＋１０Ｖの電圧ＶHと、例えば−５Ｖの電圧ＶL2の電源ラインが配設され、＋１０Ｖ〜−５Ｖの動作電源電圧で動作する。
クロック供給部１２２，１３２には、クロック線により所定周波数のクロックＣＫが供給される。
【００１１】
ライトスキャナ１０４では、シフトレジスタ部１２１から出力されたパルスが、ロジック部１２３の処理に供されることで走査パルスの波形が生成される。クロック供給部１２２は、クロックＣＫをシフトレジスタ１２１に供給する。
ロジック部１２３で生成されたパルス波形は、レベル変換部１２４で、画素回路Ｇでの動作制御に適したレベルとして＋１０Ｖ〜−５Ｖのパルスにレベル変換さる。そして当該パルスがバッファ部１２５で波形整形されて、ライトスキャナ１０４による走査パルスとして走査線ＷＳＬに出力される。
【００１２】
ドライブスキャナ１０５では、シフトレジスタ部１３１から出力されたパルスが、ロジック部１３３の処理に供されることで走査パルスの波形が生成される。クロック供給部１３２は、クロックＣＫをシフトレジスタ１３１に供給する。
ロジック部１３３で生成されたパルス波形は、レベル変換部１３４で、画素回路Ｇでの動作制御に適したレベルとして＋１０Ｖ〜−５Ｖのパルスにレベル変換さる。そして当該パルスがバッファ部１３５で波形整形されて、ドライブスキャナ１０５による走査パルスとして走査線ＤＳＬに出力される。
【００１３】
このような構成の場合、ライトスキャナ１０４の出力端Ｐ１は、バッファ部１２５の出力端であり、またドライブスキャナ１０５の出力端Ｐ３は、バッファ部１３５の出力端となる。
そして配線長の差は、図示するように、バッファ部１２５、１３５の各出力端Ｐ１，Ｐ３間の距離であり、例えば１０００μｍ程度である。
【００１４】
このようにライトスキャナ１０４、ドライブスキャナ１０５の間で、画素アレイ部１００に達するまでの配線長の差が存在すると、その配線長の差によって走査線ＤＳＬの走査パルスと走査線ＷＳＬの走査パルスとの間で、画素アレイ部１００からみてパルス遅延量の差が生ずる。
例えば図１３（ａ）のようなパルスがライトスキャナ１０４の出力端Ｐ１から出力されたとき、画素入力端Ｐ２では、Ｐ１−Ｐ２間の配線抵抗や配線容量で波形が鈍ることから図１３（ｂ）のように遅延が生ずる。
一方、図１３（ｃ）のようなパルスがドライブスキャナ１０５の出力端Ｐ３から出力されたとき、画素入力端Ｐ４では、Ｐ３−Ｐ４間の配線抵抗や配線容量の影響で図１３（ｄ）のように遅延が生ずる。そして配線長の差、つまり配線抵抗及び配線容量の差によって、図１３（ｂ）（ｄ）を比較してわかるように、ドライブスキャナ１０５からのパルスの方が、遅延量が大きくなる。
各画素回路Ｇから見れば、走査線ＤＳＬからのパルスと、走査線ＷＳＬからのパルスは、上記の遅延量の差をもって与えられることになる。
【００１５】
ここで、各画素回路Ｇにおいては、走査線ＤＳＬ、ＷＳＬ、ＡＺＬ１、ＡＺＬ２の各パルスによって画素回路内部の各トランジスタがオン／オフされて必要な動作が行われるが、例えば走査線ＤＳＬ、ＷＳＬのパルスの位相差によって或る動作期間が設定されるように発光駆動動作がコントロールされている場合、上記の遅延量の差が、その動作期間に影響し、正確な画素回路動作が実行できなくなる場合がある。
【００１６】
そこで本発明は、上記のライトスキャナ１０４、ドライブスキャナ１０５のように、画素アレイの一側方に複数の垂直スキャナ部を配置させる場合に、各垂直スキャナ部の走査パルスの遅延量の差を減少又は解消させ、画素回路の動作が正しく実行されるようにすること目的とする。
【課題を解決するための手段】
【００１７】
本発明の表示装置は、画素回路がマトリクス状に配置されて成る画素アレイと、マトリクス状に配置された上記各画素回路に発光輝度を規定する信号を印加するために上記画素アレイ上で列方向に配設される信号線と、マトリクス状に配置された上記各画素回路の動作を制御するために上記画素アレイ上で行方向に配設される複数種類の走査線と、上記信号線を駆動する信号線駆動部と、走査パルス生成回路部と出力バッファ回路部とを備えた垂直スキャナ部として上記複数種類の走査線のそれぞれを駆動する複数個の垂直スキャナ部とを備える。そして上記複数個の垂直スキャナ部のうちで、上記画素アレイの同一の側方に配置される２以上の垂直スキャナ部については、それぞれの垂直スキャナ部における上記出力バッファ回路部が、上記画素アレイに最も近い位置にまとめて配置されているものである。
また上記各垂直スキャナ部には、上記走査パルス生成回路部からの走査パルスをレベル変換して上記出力バッファ回路部に供給するレベル変換回路部が設けられており、上記複数個の垂直スキャナ部のうちで、上記画素アレイの同一の側方に配置される２以上の垂直スキャナ部については、それぞれの垂直スキャナ部における上記出力バッファ回路部と上記レベル変換回路部が、上記画素アレイに最も近い位置にまとめて配置されている。
【００１８】
また本発明の表示装置は、画素回路がマトリクス状に配置されて成る画素アレイと、マトリクス状に配置された上記各画素回路に発光輝度を規定する信号を印加するために上記画素アレイ上で列方向に配設される信号線と、マトリクス状に配置された上記各画素回路の動作を制御するために上記画素アレイ上で行方向に配設される複数種類の走査線と、上記信号線を駆動する信号線駆動部と、 上記複数種類の走査線のそれぞれを駆動する複数個の垂直スキャナ部とを備える。そして上記複数個の垂直スキャナ部のうちで、上記画素アレイの同一の側方に配置される２以上の垂直スキャナ部については、１つの走査線に対応する垂直スキャナ回路構成部位毎に、垂直方向に並ぶように配置されているものである。
【００１９】
このような本発明の表示装置では、画素アレイの同一の側方に配置された２以上の垂直スキャナ部（例えばライトスキャナとドライブスキャナ）について、各垂直スキャナ部の出力バッファ回路部がまとめて画素アレイに近い位置に配置されることで、各垂直スキャナ部の走査パルス出力端から上記画素アレイに至るまでの走査線配線長が略同等となる。つまり各垂直スキャナ部の出力端から画素アレイに達するまでの配線長の差を著しく減少させることができる。
各垂直スキャナ部の出力バッファ回路部とレベル変換回路部がまとめて画素アレイに近い位置に配置される場合も同様である。
また１つの走査線に対応する垂直スキャナ回路構成部位毎に、垂直方向に並ぶように配置されることで、上記配線長の差を無くすことができる。
配線長の差を減少又は解消することで、各垂直スキャナ部からの走査パルスの遅延時間差を、回路動作に影響ない程度に減少したり、遅延時間差を無くすことができる。
【発明の効果】
【００２０】
本発明によれば、画素アレイの同一の側方に配置された２以上の垂直スキャナ部から出力される各走査パルスについて、各垂直スキャナ部と画素アレイまでの走査線の配線長の差を減少又は解消できるため、配線長の差に起因する遅延時間差を低減又は解消できる。従って、上記各垂直スキャナ部から出力される走査パルスは、遅延時間差のない（又は回路動作に影響がない程度に小さい）状態で各画素回路に供給されることになり、これによって画素回路では、走査パルスに基づく適正な回路動作を実現できるという効果がある。
【００２１】
また、垂直スキャナ部の出力バッファ回路部とレベル変換回路部がまとめて画素アレイに近い位置に配置されるようにすることは、電源ラインの配線の引き回しが容易となり、回路のレイアウト設計を簡易化できる。
また、１つの走査線に対応する垂直スキャナ回路構成部位毎に、垂直方向に並ぶように配置する場合は、垂直方向に配設する電源ライン、クロックラインの削減や、配線の引き回しが容易となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の表示装置の第１〜第４の実施の形態として、有機ＥＬ素子を用いた表示装置の例を説明する。
【００２３】
［第１の実施の形態］
図１に実施の形態の表示装置の構成を示す。この表示装置は後述するように、ドライブトランジスタの閾値電圧変動や移動度のバラツキに対する補償機能を備えた画素回路１０を含むものである。
図１に示すように、本例の表示装置は、画素回路１０がｍ行×ｎ列のマトリクス状に配列された画素アレイ部２０、水平セレクタ１１、ドライブスキャナ１５、ライトスキャナ１４、第１ＡＺスキャナ１２、第２ＡＺスキャナ１１を備える。
また水平セレクタ１１により選択され、輝度情報に応じた映像信号を画素回路１０に対する入力信号として供給する信号線ＤＴＬ１、ＤＴＬ２・・・が、画素アレイ部２０に対して列方向に配されている。信号線ＤＴＬ１、ＤＴＬ２・・・は、画素アレイ部２０においてマトリクス配置された画素回路１０のｎ列分だけ配される。
【００２４】
また画素アレイ部２０に対して、行方向に走査線ＷＳＬ１，ＷＳＬ２・・・、走査線ＤＳＬ１，ＤＳＬ２・・・、走査線ＡＺＬ１−１，ＡＺＬ１−２・・・、走査線ＡＺＬ２−１，ＡＺＬ２−２・・・、が配されている。これらの走査線はそれぞれ、画素アレイ部２０においてマトリクス配置された画素回路１０のｍ行分だけ配される。
走査線ＷＳＬ（ＷＳＬ１，ＷＳＬ２・・・）はライトスキャナ１４により選択駆動される。
走査線ＤＳＬ（ＤＳＬ１，ＤＳＬ２・・・）はドライブスキャナ１５により選択駆動される。
走査線ＡＺＬ１（ＡＺＬ１−１，ＡＺＬ１−２・・・）は第１ＡＺスキャナ１２により選択駆動される。
走査線ＡＺＬ２（ＡＺＬ２−１，ＡＺＬ２−２・・・）は第２ＡＺスキャナ１３により選択駆動される。
ドライブスキャナ１５、ライトスキャナ１４、第１ＡＺスキャナ１２、第２ＡＺスキャナ１３は、それぞれ入力されるスタートパルスｓｐとクロックｃｋを基準として、設定された所定のタイミングで各走査線に選択パルスを与える。
【００２５】
図２に画素回路１０の構成を示している。なお、図２では簡略化のため、信号線ＤＴＬと走査線ＷＳＬ，ＤＳＬ，ＡＺＬ１，ＡＺＬ２が交差する部分に配される１つの画素回路１０のみを示している。
この画素回路１０は、発光素子である有機ＥＬ素子１と、１個の保持容量Ｃ１と、サンプリングトランジスタＴ１、ドライブトランジスタＴ５、スイッチングトランジスタＴ３、第１の検知トランジスタＴ２、第２の検知トランジスタＴ４からなる５個の薄膜トランジスタ（ＴＦＴ）とで構成されている。サンプリングトランジスタＴ１、ドライブトランジスタＴ５、第１の検知トランジスタＴ２、第２の検知トランジスタＴ４はｎチャネルＴＦＴとされ、スイッチングトランジスタＴ３はｐチャネルＴＦＴとされている。
【００２６】
保持容量Ｃ１は、一方の端子がドライブトランジスタＴ５のソースに接続され、他方の端子が同じくドライブトランジスタＴ５のゲートに接続されている。図では、ドライブトランジスタＴ５のソースノードをＢ点、ドライブトランジスタＴ５のゲートノードをＡ点として示している。従って保持容量Ｃ１はＡ点−Ｂ点間に接続されていることになる。
画素回路１０の発光素子は例えばダイオード構造の有機ＥＬ素子１とされ、アノードとカソードを備えている。有機ＥＬ素子１のアノードはドライブトランジスタＴ５のソース（Ｂ点）に接続され、カソードは所定のカソード電位Ｖｃａｔに接続されている。
【００２７】
第１の検知トランジスタＴ２は、そのソースが第１の固定電位Ｖｓｓ１に接続され、そのドレインがドライブトランジスタＴ５のゲート（Ａ点）に接続され、そのゲートは走査線ＡＺＬ１に接続されている。
第２の検知トランジスタＴ４は、そのソースが第２の固定電位Ｖｓｓ２に接続され、そのドレインがドライブトランジスタＴ５のソース（Ｂ点）に接続され、ゲートが走査線ＡＺＬ２に接続されている。
サンプリングトランジスタＴ１は、その一端が信号線ＤＴＬに接続され、他端がドライブトランジスタＴ５のゲート（Ａ点）に接続され、そのゲートが走査線ＷＳＬに接続されている。
スイッチングトランジスタＴ３は、そのドレインが電源電位Ｖｃｃに接続され、そのソースがドライブトランジスタＴ５のドレインに接続され、そのゲートが走査線ＤＳＬに接続されている。
【００２８】
サンプリングトランジスタＴ１は走査線ＷＳＬによってライトスキャナ１４から与えられる走査パルスＷＳによって選択されたときに動作し、信号線ＤＴＬからの入力信号Ｖｓｉｇをサンプリングして保持容量Ｃ１に保持させる。
ドライブトランジスタＴ５は、保持容量Ｃ１に保持された信号電位に応じて有機ＥＬ素子１を電流駆動する。
スイッチングトランジスタＴ３は走査線ＤＳＬによってドライブスキャナ１５から与えられる走査パルスＤＳによって選択されたときに導通して電源電位ＶｃｃからドライブトランジスタＴ５に電流を供給する。
第１の検知トランジスタＴ２は、走査線ＡＺＬ１によって第１ＡＺスキャナ１２から与えられる走査パルスＡＺ１によって所定のタイミングで選択され導通される。
第２の検知トランジスタＴ４は、走査線ＡＺＬ２によって第２ＡＺスキャナ１３から与えられる走査パルスＡＺ２によって所定のタイミングで選択され導通される。
【００２９】
第１，第２の検知トランジスタＴ２，Ｔ４の動作により、有機ＥＬ素子１の電流駆動に先立ってドライブトランジスタＴ５の閾値電圧Ｖｔｈを検知し、あらかじめその影響をキャンセルする為に該検知した閾値電圧を保持容量Ｃ１に保持する動作（閾値検出動作）が実行される。
またサンプリングトランジスタＴ１とスイッチングトランジスタＴ３が共に導通している期間に、ドライブトランジスタＴ５の移動度のバラツキに対する補正動作が行われる。
【００３０】
なお固定電位Ｖｓｓ２は、固定電位Ｖｓｓ１からドライブトランジスタＴ５の閾値電圧Ｖｔｈを差し引いたレベルよりも低く設定されている。すなわち、Ｖｓｓ２＜Ｖｓｓ１−Ｖｔｈである。
また固定電位Ｖｓｓ２は、有機ＥＬ素子１の閾値電圧Ｖｅｌと、カソード電位Ｖｃａｔの和より小さく設定されている（Ｖｓｓ２＜Ｖｔｈｅｌ＋Ｖｃａｔ）。
【００３１】
図３により画素回路１０の動作を説明する。
図３には走査線ＤＳＬ、ＷＳＬ、ＡＺＬ１、ＡＺＬ２で与えられる走査パルスＤＳ、ＷＳ、ＡＺ１，ＡＺ２のタイミングチャートを示している。これは上記構成からわかるように、それぞれスイッチングトランジスタＴ３、サンプリングトランジスタＴ１、検知トランジスタＴ２、検知トランジスタＴ４のオン／オフタイミングとなる。
また図３にはＡ点電位、Ｂ点電位の変動も示している。
【００３２】
図３のタイミングチャートにおける時点ｔｍ０〜ｔｍ８は、発光素子である有機ＥＬ素子１が発光駆動される１サイクル、例えば画像表示の１フレーム期間となる。１フレーム期間は、有機ＥＬ素子１の非発光期間と発光期間から成り、例えば時点ｔｍ０が、前回の１フレームの終了タイミング、かつ今回の１フレームの開始タイミングとしている。
【００３３】
図３の時点ｔｍ０に至るまでの期間、つまり前のフレームの終了直前の期間では、走査線パルスＤＳ，ＷＳ，ＡＺ１，ＡＺ２がローレベルである。従って、ｐチャネルのスイッチングトランジスタＴ３がオン状態にある一方、サンプリングトランジスタＴ１、及び検知トランジスタＴ２，Ｔ４はオフ状態にある。
このときドライブトランジスタＴ５は保持容量Ｃ１に保持されている電位に応じて駆動電流を流し、有機ＥＬ素子１を発光させている。このときドライブトランジスタＴ５のソース電位（Ｂ点電位）は所定の動作点に保持されている。
ドライブトランジスタＴ５のソースは電源Ｖｃｃに接続されており、常に飽和領域で動作するように設定されているため、ドライブトランジスタＴ５は定電流源として機能し、有機ＥＬ素子１に流れる電流ＩｄｓはドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓに応じて、
Ｉｄｓ＝（１／２）・μ・（Ｗ／Ｌ）・Ｃｏｘ・（Ｖｇｓ−Ｖｔｈ）2  ・・・（式１）
となる。但し、Ｉｄｓは飽和領域で動作するトランジスタのドレイン・ソース間に流れる電流、μは移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘはゲート容量、ＶｔｈはドライブトランジスタＴ５の閾値電圧を表わしている。
【００３４】
時点ｔｍ０から１フレーム期間が開始される。このとき、走査パルスＤＳがハイレベルに立ち上がる。これによってスイッチングトランジスタＴ３がオフとされ、有機ＥＬ素子１への電流供給が停止されて非発光期間となる。
時点ｔｍ１で走査パルスＡＺ２がハイレベルに立ち上がる。これにより検知トランジスタＴ４が導通され、Ｂ点電位が固定電位Ｖｓｓ２まで下がる。
さらに時点ｔｍ２で走査パルスＡＺ１がハイレベルに立ち上がる。これにより検知トランジスタＴ２が導通され、Ａ点電位は固定電位Ｖｓｓ１まで下がる。
【００３５】
なお上記のように固定電位Ｖｓｓ２は、固定電位Ｖｓｓ１からドライブトランジスタＴ５の閾値電圧Ｖｔｈを差し引いたレベルよりも低く設定されているため、ドライブトランジスタＴ５はオン状態を維持する。
また、有機ＥＬ素子１にかかる電圧Ｖｅｌ（＝Ｂ点電位）が、有機ＥＬ素子１の閾値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和より小さくなるように固定電位Ｖｓｓ１、Ｖｓｓ２の電圧値が設定されているため、有機ＥＬ素子１には電流は流れず、従って非発光状態を維持する。
【００３６】
その後、走査パルスＡＺ２がローレベルに立ち下げられ、検知トランジスタＴ４がオフとされた後、時点ｔｍ３で走査パルスＤＳが立ち下げられ、スイッチングトランジスタＴ３がオンとされる。
このときドライブトランジスタＴ５を流れるドレイン電流により、Ｂ点電位は上昇していき、一定時間経過後、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは閾値電圧Ｖｔｈをとる。このとき有機ＥＬ素子１にかかる電圧Ｖｅｌ＝Ｖｓｓ１−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
このときに、Ａ点−Ｂ点間に現われた電位差Ｖｔｈ（即ちドライブトランジスタＴ５の閾値電圧）は保持容量Ｃ１に保持されることになる。
このように閾値検出動作として、検知トランジスタＴ２，Ｔ４が走査パルスＡＺ１，ＡＺ２によってそれぞれ適切なタイミングで選択されたて動作することで、ドライブトランジスタＴ５の閾値電圧Ｖｔｈを検知し、これを保持容量Ｃ１に保持する。
これはドライブトランジスタＴ５の閾値変動に対する補正のための動作となる。
時点ｔｍ４で走査パルスＤＳがハイレベルとされ、スイッチングトランジスタＴ３がオフとされて閾値検出期間（Ｖｔｈ補正期間）を終える。その後、走査パルスＡＺ１もローレベルとされ、検知トランジスタＴ２がオフとされる。
【００３７】
時点ｔｍ５では、走査パルスＷＳがハイレベルとされ、サンプリングトランジスタＴ１がオンとされて信号線ＤＴＬからの信号電圧Ｖｓｉｇの保持容量Ｃ１への書込が行われる。これによりドライブトランジスタＴ５のゲート電圧が信号線ＤＴＬからの信号電圧Ｖｓｉｇとされる。
このとき、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは保持容量Ｃ１、有機ＥＬ素子１の寄生容量Ｃｅｌ、ドライブトランジスタＴ５の寄生容量Ｃ２によって式２のように決定される。
Ｖｇｓ＝（Ｃｅｌ／（Ｃｅｌ＋Ｃ１＋Ｃ２））・（Ｖｓｉｇ−Ｖｓｓ１）＋Ｖｔｈ
・・・（式２）
しかし、寄生容量Ｃｅｌは容量Ｃ１、Ｃ２に比べて大きいために、ドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓは、ほぼＶｓｉｇ＋Ｖｔｈとなる。
【００３８】
信号線ＤＴＬからの信号電圧Ｖｓｉｇの書込が終了した時点ｔｍ６では、走査パルスＷＳをハイレベルに維持したまま、走査パルスＤＳがローレベルとされ、スイッチングトランジスタＴ３がオンとされる。
その後、時点ｔｍ７で走査パルスＷＳがローレベルとされるが、走査パルスＤＳ，ＷＳによってスイッチングトランジスタＴ３とサンプリングトランジスタＴ１が共に導通している期間が、ドライブトランジスタＴ５の移動度補正期間となる。
このとき、ドライブトランジスタＴ５の移動度に応じてＢ点電位が上昇する。即ちドライブトランジスタＴ５のソース電位は、移動度が大きければ、移動度補正期間におけるソース電位の上昇量が多く、移動度が小さければ、ソース電位の上昇量が小さい。これは結果として発光期間におけるＡ点−Ｂ点間電位差を、移動度に応じて調整する動作となる。
【００３９】
時点ｔｍ７では走査パルスＷＳがローレベルとされ、発光期間が開始される。
上記の式１から明らかな様に、飽和領域ではドライブトランジスタＴ５のドレイン電流Ｉｄｓはゲート・ソース間電圧Ｖｇｓによって制御されるが、保持容量Ｃ１の作用によりドライブトランジスタＴ５のゲート・ソース間電圧Ｖｇｓ（＝Ｖｓｉｇ＋Ｖｔｈ）は一定であるので、ドライブトランジスタＴ５は一定電流を有機ＥＬ素子１に流す定電流源として動作する。
これによりＢ点の電位は有機ＥＬ素子１に電流が流れる電圧まで上昇し、有機ＥＬ素子１は発光する。つまり今回のフレームにおける、信号電圧Ｖｓｉｇに応じた輝度での発光期間が開始される。
【００４０】
以上のように画素回路１０は１フレーム期間において有機ＥＬ素子１の発光のための動作を行うが、上記のように閾値検出（時点ｔｍ３〜ｔｍ４のＶｔｈ補正期間）及び移動度補正（時点ｔｍ６〜ｔｍ７）が行われる。
各フレーム期間での非発光期間にドライブトランジスタＴ５の閾値電圧が保持容量Ｃ１に保持され、発光期間におけるゲート・ソース間電圧Ｖｇｓ＝Ｖｓｉｇ＋Ｖｔｈとされるため、経時変動によるドライブトランジスタＴ５の閾値変動や、各画素回路１０でのドライブトランジスタＴ５の閾値電圧Ｖｔｈのバラツキに関わらず、信号電位Ｖｓｉｇに応じた電流を有機ＥＬ素子１に与えることができる。つまり閾値電圧Ｖｔｈの経時変化やバラツキによっても、画面上に輝度ムラ等を発生させずに高画質を維持できる。
また、ドライブトランジスタＴ５の移動度によってもドレイン電流は変動するため、画素回路１０毎のドライブトランジスタＴ５の移動度のバラツキにより画質が低下するが、非発光期間における移動度補正により、ドライブトランジスタＴ５の移動度の大小に応じてソース電位が得られ、結果として各画素回路１０のドライブトランジスタＴ５の移動度のバラツキを吸収するようなゲート・ソース間電位に調整されるため、移動度のバラツキによる画質低下も解消される。
【００４１】
ところで本例の表示装置では、上述のように走査パルスＷＳ、ＤＳがオーバーラップしている期間に移動度補正を行う。つまり、移動度補正期間は、２種類の走査パルスＤＳ，ＷＳの位相差によってコントロールされる。よって、各走査パルスＷＳ，ＤＳのタイミングが重要となる。
図１，図２に示したように、走査パルスＷＳを発生するライトスキャナ１４と、走査パルスＤＳを発生するドライブスキャナ１５は、画素アレイ部２０の右側の側方に配置されている。このライトスキャナ１４、ドライブスキャナ１５を構成する各種回路系を単純に配置すると、上述した図１２のようになり、ドライブスキャナ１５からの走査線ＤＳＬとライトスキャナ１４からの走査線ＷＳＬは、配線長の差が生じてしまう。
図１１，図１３で説明したように、この配線長の差によって走査パルスＷＳと走査パルスＤＳの間で遅延時間の差が生じてしまうと、画素回路１０における正確な動作コントロールができなくなることがある。
【００４２】
つまり上記図３で説明した動作で言えば、走査パルスＷＳと走査パルスＤＳの間での遅延時間の差によって、移動度補正期間としての期間長が変動してしまう。
移動度補正期間は、例えば５００〜２０００ｎｓｅｃの範囲内の期間長として、例えば１００ｎｓｅｃ単位で調整され、適正な期間長とされるものである。
仮に、ドライブスキャナ１５とライトスキャナ１４の各回路部を図１２のように配置し、ドライブスキャナ１５からの走査線ＤＳＬとライトスキャナ１４からの走査線ＷＳＬの配線長の差が図１２に示した１０００μｍとなり、また各配線の幅が５μｍであるとする。そして配線のシート抵抗値が２．２Ω、ＯＮ抵抗値が５０ｋΩ、および、配線容量が５００ｆＦである場合、走査パルスＤＳ，ＷＳ間の遅延時間差は２５ｎｓｅｃ程度となる。
つまり、移動度補正期間としては１００ｎｓｅｃ単位で適切な期間長が設定されることに対して、その約１／４の時間がパルス遅延の影響を受けてしまう。これにより適切な移動度補正動作が実現できないおそれが生ずる。
【００４３】
そこで本例では、走査線ＷＳＬ、ＤＳＬの配線長の差を低減し、走査パルスＷＳ、ＤＳの遅延時間差を低減するようにしている。
以下、この遅延時間差低減のためのライトスキャナ１４、ドライブスキャナ１５の構成を説明する。
【００４４】
図４は、画素アレイ部２０の右側方に配置されるライトスキャナ１４とドライブスキャナ１５の内部構成を、その各回路の配置順に示している。
ライトスキャナ１４は、シフトレジスタ部２１、クロック供給部２２、ロジック部２３、レベル変換部２４、バッファ部２５を有する。シフトレジスタ部２１、クロック供給部２２、ロジック部２３がライトスキャナ１４の走査パルス生成回路部分であり、この走査パルス生成回路部分で生成されたパルスを、レベル変換部２４、バッファ部２５を介して出力する構成とされる。
ドライブスキャナ１５は、シフトレジスタ部３１、クロック供給部３２、ロジック部３３、レベル変換部３４、バッファ部３５を有する。シフトレジスタ部３１、クロック供給部３２、ロジック部３３がドライブスキャナ１５の走査パルス生成回路部分であり、この走査パルス生成回路部分で生成されたパルスを、レベル変換部３４、バッファ部３５を介して出力する構成とされる。
【００４５】
シフトレジスタ部２１、３１、クロック供給部２２、３２、ロジック部２３、３３には、例えば＋１０Ｖの電圧ＶHと、例えば０Ｖ（グランド電位）として電圧ＶL1の電源ラインが配設され、＋１０Ｖ〜０Ｖの動作電源電圧で動作する。
またレベル変換部２４、３４、バッファ部２５、３５には、例えば＋１０Ｖの電圧ＶHと、例えば−５Ｖの電圧ＶL2の電源ラインが配設され、＋１０Ｖ〜−５Ｖの動作電源電圧で動作する。
クロック供給部２２，３２には、クロック線により所定周波数のクロックＣＫが供給される。
【００４６】
ライトスキャナ１４では、シフトレジスタ部２１から出力されたパルスが、ロジック部２３の処理に供されることで走査パルスＷＳに相当する波形が生成される。クロック供給部２２は、クロックＣＫをシフトレジスタ２１に供給する。
ロジック部２３ので生成されたパルス波形は、レベル変換部２４で、画素回路１０での動作制御に適したレベルとして＋１０Ｖ〜−５Ｖのパルスにレベル変換される。そして当該パルスがバッファ部２５で波形整形されて、ライトスキャナ１４による走査パルスＷＳとして走査線ＷＳＬに出力される。
【００４７】
ドライブスキャナ１５では、シフトレジスタ部３１から出力されたパルスが、ロジック部３３の処理に供されることで走査パルスＤＳに相当する波形が生成される。クロック供給部３２は、クロックＣＫをシフトレジスタ３１に供給する。
ロジック部３３で生成されたパルス波形は、レベル変換部３４で、画素回路１０での動作制御に適したレベルとして＋１０Ｖ〜−５Ｖのパルスにレベル変換される。そして当該パルスがバッファ部３５で波形整形されて、ドライブスキャナ１５による走査パルスＤＳとして走査線ＤＳＬに出力される。
【００４８】
そしてこの図４からわかるように、ドライブスキャナ１５は、バッファ部３５及びレベル変換部３４としての回路部分は、ロジック部３３，クロック供給部３２、シフトレジスタ部３１による走査パルス生成回路部分から離れた位置に形成され、バッファ部３５及びレベル変換部３４はライトスキャナ１４よりも画素アレイ部２０に近い位置に配置されている。これによって画素アレイ部２０から近い方から順に、バッファ部３５，レベル変換部３４、バッファ部２５，レベル変換部２４が配置される状態となっている。
【００４９】
ライトスキャナ１４の出力端Ｐ１は、バッファ部２５の出力端であり、またドライブスキャナ１５の出力端Ｐ３は、バッファ部３５の出力端であるため、このようにライトスキャナ１４とドライブスキャナ１５の各部を配置させた場合、配線長の差、即ちバッファ部２５、３５の各出力端Ｐ１，Ｐ３間の距離は、例えば２００〜３００μｍ程度とすることができる。つまりバッファ部３５，レベル変換部３４の回路配置に必要な部分の長さとなり、図１２のような従来の構成で配線長の差が１０００μｍ程度であったことに比べて、配線長の差を１／５程度に短くできる。
【００５０】
即ち本例では、画素アレイ部２０の同一の側方に配置されるライトスキャナ１４、ドライブスキャナ１５については、ドライブスキャナ１５のバッファ部３５，レベル変換部３４と、ライトスキャナ１４のバッファ部２５，レベル変換部２４とが、画素アレイ部２０に最も近い位置にまとめて配置されるようにする。
これによってライトスキャナ１４からの走査線ＷＳＬとドライブスキャナ１５からの走査線ＤＳＬの配線長の差を低減する。配線長の差が低減されることで、配線抵抗、配線容量の差の影響による走査パルスＤＳ，ＷＳの遅延時間の差も小さくなる。
結果として、走査パルスＷＳ、ＤＳの位相差によって決定される移動度補正期間がほぼ適切に制御されることになり、画素回路１０の動作が的確に行われることになる。
【００５１】
またライトスキャナ１４とドライブスキャナ１５には、電圧ＶH、ＶL1、VL2の各電源ラインが配線されるが、バッファ部３５，レベル変換部３４、バッファ部２５、レベル変換部２４がまとめた位置に配置されることで、電圧ＶL2、ＶL1の電源ラインの引き回しが容易になるという利点もある。
【００５２】
なお、図４にはドライブスキャナ１５のバッファ部３５、レベル変換部３４を、ライトスキャナ１４のバッファ部２５、レベル変換部２４より画素アレイ部２０に近い方に配置しているが、これを逆にしてもよい。即ち、画素アレイ部２０から近い方から順に、バッファ部２５，レベル変換部２４、バッファ部３５，レベル変換部３４が配置される状態としてもよい。
さらに、ライトスキャナ１４のロジック部２３，クロック供給部２２、シフトレジスタ部２１を、ドライブスキャナ１５のロジック部３３，クロック供給部３２、シフトレジスタ部３１よりも、画素アレイ部２０から遠い側に配置する例も考えられる。
【００５３】
［第２の実施の形態］
第２の実施の形態を図５で説明する。表示装置の全体構成及び動作は図１〜図３で説明したものと同様である。
この第２の実施の形態では、図５からわかるように、画素アレイ部２０から近い方から順に、ドライブスキャナ１５のバッファ部３５，ライトスキャナ１４のバッファ部２５、ドライブスキャナ１５のレベル変換部３４、ライトスキャナ１４のレベル変換部２４が配置される状態となっている。
【００５４】
ライトスキャナ１４の出力端Ｐ１は、バッファ部２５の出力端であり、またドライブスキャナ１５の出力端Ｐ３は、バッファ部３５の出力端であるため、この図５のようにライトスキャナ１４とドライブスキャナ１５の各部を配置させた場合、配線長の差、即ちバッファ部２５、３５の各出力端Ｐ１，Ｐ３間の距離は、例えば１００〜１５０μｍ程度とすることができる。つまりバッファ部３５の回路配置に必要な部分の長さとなり、図１２のような従来の構成で配線長の差が１０００μｍ程度であったことに比べて、配線長の差を１／１０程度に短くできる。
【００５５】
即ち本例では、画素アレイ部２０の同一の側方に配置されるライトスキャナ１４、ドライブスキャナ１５については、ドライブスキャナ１５のバッファ部３５と、ライトスキャナ１４のバッファ部２５とが、画素アレイ部２０に最も近い位置にまとめて配置されるようにすることで、ライトスキャナ１４からの走査線ＷＳＬとドライブスキャナ１５からの走査線ＤＳＬの配線長の差を、上記第１の実施の形態よりもさらに低減する。配線長の差がより低減されることで、配線抵抗、配線容量の差の影響による走査パルスＤＳ，ＷＳの遅延時間の差も、より短い時間となるため、走査パルスＷＳ、ＤＳの位相差によって決定される移動度補正期間がさらに適切に制御されることになり、画素回路１０の動作が的確に行われる。
また、バッファ部３５，２５に続いてレベル変換部３４、２４も配置されるため、この場合も電圧ＶL2、ＶL1の電源ラインの引き回しが容易になるという利点もある。
【００５６】
なお、画素アレイ部２０から近い方から順に、ライトスキャナ１４のバッファ部２５，ドライブスキャナ１５のバッファ部３５，ドライブスキャナ１５のレベル変換部３４、ライトスキャナ１４のレベル変換部２４を配置してもよい。
或いは、画素アレイ部２０から近い方から順に、ドライブスキャナ１５のバッファ部３５，ライトスキャナ１４のバッファ部２５、ライトスキャナ１４のレベル変換部２４，ドライブスキャナ１５のレベル変換部３４を配置してもよい。
或いは、画素アレイ部２０から近い方から順に、ライトスキャナ１４のバッファ部２５，ドライブスキャナ１５のバッファ部３５，ライトスキャナ１４のレベル変換部２４、ドライブスキャナ１５のレベル変換部３４を配置してもよい。
【００５７】
また、ライトスキャナ１４のロジック部２３，クロック供給部２２、シフトレジスタ部２１を、ドライブスキャナ１５のロジック部３３，クロック供給部３２、シフトレジスタ部３１よりも、画素アレイ部２０から遠い側に配置する例も考えられる。
【００５８】
［第３の実施の形態］
第３の実施の形態としては、ライトスキャナ１４、ドライブスキャナ１５にレベル変換部３４を設けない場合の例を挙げる。
なお、これは画素回路１０が低電圧駆動型の回路とされる場合となるため、まず図６、図７で画素回路１０の構成及び動作を説明する。
なお、表示装置の全体構成としては、画素回路１０がマトリクス状に配置された画素アレイ２０に対して、側方にライトスキャナ１４、ドライブスキャナ１５が配置され、他方の側方にはＡＺスキャナが１つ配置される構成となる。
【００５９】
この画素回路１０は、発光素子である有機ＥＬ素子１と、２個の保持容量Ｃｃ、Ｃｓと、サンプリングトランジスタＴ１１、ドライブトランジスタＴ１５、スイッチングトランジスタＴ１３、検知トランジスタＴ１２、Ｔ１４としての５個のｐチャネル薄膜トランジスタ（ＴＦＴ）とで構成されている。
【００６０】
サンプリングトランジスタＴ１１は、その一端が信号線ＤＴＬに接続され、他端が保持容量Ｃｃ，Ｃｓの接続点に接続される。サンプリングトランジスタＴ１１のゲートにはライトスキャナ１４からの走査パルスＷＳが供給される。
スイッチングトランジスタＴ１３は、そのドレインが電源電位Ｖｃｃに接続され、そのソースがドライブトランジスタＴ５のソースに接続される。スイッチングトランジスタＴ１３のゲートにはドライブスキャナ１５からの走査線パルスＤＳが供給される。
検知トランジスタＴ１２は、その一端がドライブトランジスタＴ１５のソースに接続され、他端が保持容量Ｃｃ，Ｃｓの接続点に接続される。
検知トランジスタＴ１４は、一端がドライブトランジスタＴ１５のゲートに接続され、他端が固定電位Ｖｉｎｉに接続される。
検知トランジスタＴ１２、Ｔ１４の各ゲートには、ＡＺスキャナからの走査パルスＡＺが供給される。
保持容量Ｃｓは、一端が電源電圧Ｖｃｃラインに接続され、他端が保持容量Ｃｃに接続される。
保持容量Ｃｃは、一端がドライブトランジスタＴ１５のゲートに接続され、他端が保持容量Ｃｓに接続される。
発光素子である有機ＥＬ素子１は、アノードはドライブトランジスタＴ５のドレインに接続され、カソードは所定のカソード電位Ｖｃａｔに接続されている。
なお、ドライブトランジスタＴ１５のソースノードをＣ点、ゲートノードをＤ点として示している。
そしてこの画素回路では、例えばＶｃｃ＝４．８Ｖ、Ｖｃａｔ＝−７．６Ｖ程度に設定される。
【００６１】
この図６の画素回路の動作を図７で説明する。
図６には走査パルスＷＳ、ＡＺ、ＤＳのタイミングチャートを示している。これはそれぞれサンプリングトランジスタＴ１１、検知トランジスタＴ１２及びＴ１４、スイッチングトランジスタＴ１３のオン／オフタイミングとなる。
また図６にはＣ点電位、Ｄ点電位の変動も示している。
また時点ｔｍ１０〜ｔｍ１５は、発光素子である有機ＥＬ素子１が発光駆動される１サイクル、例えば画像表示の１フレーム期間となる。１フレーム期間は、有機ＥＬ素子１の非発光期間と発光期間から成り、例えば時点ｔｍ１０が、前回の１フレームの終了タイミング、かつ今回の１フレームの開始タイミングとしている。
【００６２】
時点ｔｍ１０に走査パルスＡＺがローレベルとされ、検知トランジスタＴ１２，Ｔ１４がオンとされる。このとき走査パルスＤＳは前フレームから引き続きローレベルでスイッチングトランジスタＴ１３はオンのままである。
検知トランジスタＴ１２，Ｔ１４がオンとされることによりＤ点は固定電位Ｖｉｎｉとなり、Ｃ点電位は電源電圧Ｖｃｃとなる。
時点ｔｍ１１に走査パルスＤＳがハイレベルとなりスイッチングトランジスタＴ１３がオフとされる。このタイミングでドライブトランジスタＴ１５の閾値電圧を検出するＶｔｈ補正期間が開始される。つまりＣ点電位は、Ｖｉｎｉ＋閾値電圧Ｖｔｈまで下降し、保持容量ＣｃにドライブトランジスタＴ１５の閾値電圧Ｖｔｈが保持される。
時点ｔｍ１２で走査パルスＡＺがハイレベルとされ、検知トランジスタＴ１２，Ｔ１４がオフとされて閾値電圧Ｖｔｈ補正期間が終了される。
その後時点ｔｍ１３で走査パルスＷＳがローレベルとされ、サンプリングトランジスタＴ１１がオンとされて、信号線ＤＴＬからの信号電圧Ｖｓｉｇが保持容量Ｃｓに充電される。
時点ｔｍ１４で走査パルスＤＳがローレベルとされ、スイッチングトランジスタＴ１３がオンとされることで、有機ＥＬ素子１に電流が流れ、信号電圧Ｖｓｉｇに応じた輝度での発光が開始される。
【００６３】
このような低電圧駆動の画素回路１０を用いる場合、ライトスキャナ１４、ドライブスキャナ１５において走査パルスＷＳ，ＤＳをレベル変換して出力する必要はなく、上記第１，第２の実施の形態に示したレベル変換部２４、３４を設ける必要がない。
従って本例の場合のライトスキャナ１４、ドライブスキャナ１５の構成を図８に示すが、ライトスキャナ１４は、シフトレジスタ部２１、クロック供給部２２、ロジック部２３、バッファ部２５から成り、ドライブスキャナ１５は、シフトレジスタ部３１、クロック供給部３２、ロジック部３３、バッファ部３５から成る。
そしてこの第３の実施の形態では、図８からわかるように、画素アレイ部２０から近い方から順に、ドライブスキャナ１５のバッファ部３５，ライトスキャナ１４のバッファ部２５が配置される状態となっている。
【００６４】
ライトスキャナ１４の出力端Ｐ１は、バッファ部２５の出力端であり、またドライブスキャナ１５の出力端Ｐ３は、バッファ部３５の出力端であるため、この図８のようにライトスキャナ１４とドライブスキャナ１５の各部を配置させた場合、配線長の差、即ちバッファ部２５、３５の各出力端Ｐ１，Ｐ３間の距離は、例えば１００〜１５０μｍ程度とすることができる。つまりバッファ部３５の回路配置に必要な部分の長さとなり、図１２のような従来の構成で配線長の差が１０００μｍ程度であったことに比べて、配線長の差を１／１０程度に短くでき、走査パルスＤＳ，ＷＳの遅延時間の差を低減できる。
なお、図７の動作例では、移動度補正は行っておらず、走査パルスＷＳ、ＤＳの位相差によって或る動作期間が決定されるものではない。ところが、走査パルスＷＳ，ＤＳについてはもちろん遅延時間差によるタイミングずれが生ずることは画素動作として好ましいものではない。これに対して本例では、回路配置の都合による走査パルスＷＳ，ＤＳの遅延時間差を最小限とすることで、走査パルスタイミングを正確化し、適切な画素回路動作を実行させるものとなる。
【００６５】
なお、画素アレイ部２０から近い方から順に、ライトスキャナ１４のバッファ部２５，ドライブスキャナ１５のバッファ部３５を配置してもよい。
また、ライトスキャナ１４のロジック部２３，クロック供給部２２、シフトレジスタ部２１を、ドライブスキャナ１５のロジック部３３，クロック供給部３２、シフトレジスタ部３１よりも、画素アレイ部２０から遠い側に配置する例も考えられる。
【００６６】
［第４の実施の形態］
第４の実施の形態を図９，図１０で説明する。
図９に、画素アレイ部２０の右側方に配置されるライトスキャナ１４、ドライブスキャナ１５の配置イメージを示している。
ライトスキャナ１４−１、１４−２・・・１４−ｍは、それぞれが各走査線ＷＳＬ１，ＷＳＬ２・・・ＷＳＬｍに対応するライトスキャナ１４としての回路構成部分である。
ドライブスキャナ１５−１、１５−２・・・１５−ｍは、それぞれが各走査線ＤＳＬ１，ＤＳＬ２・・・ＤＳＬｍに対応するドライブスキャナ１５としての回路構成部分である。
即ち本例では、ライトスキャナ１４、ドライブスキャナ１５は、１つの走査線に対応する回路構成部位毎に、垂直方向に並ぶように配置されている。
【００６７】
ドライブスキャナ１５−１、ライトスキャナ１４−１の部分の構成を図１０に示す。なおドライブスキャナ１５−２、ライトスキャナ１４−２以降も、同様となる。
図１０に示すように、ドライブスキャナ１５−１は、シフトレジスタ部３１、クロック供給部３２、ロジック部３３、レベル変換部３４、バッファ部３５を有する。
ライトスキャナ１４−１は、シフトレジスタ部２１、クロック供給部２２、ロジック部２３、レベル変換部２４、バッファ部２５を有する。
なお、この構成はレベル変換部２４、３４を有する例であり、第３の実施の形態のように低電圧駆動の画素回路１０が採用される場合は、レベル変換部２４、３４は不要となる。
【００６８】
ライトスキャナ１４−１の出力端Ｐ１は、バッファ部２５の出力端であり、またドライブスキャナ１５−１の出力端Ｐ３は、バッファ部３５の出力端であるが、図１０からわかるように、バッファ部２５、３５の各出力端Ｐ１，Ｐ３は、画素アレイ部２０から見て等距離にあり、つまりライトスキャナ１４−１からの走査線ＷＳＬ１と、ドライブスキャナ１５−１からの走査線ＤＳＬ１には配線長の差がない。従って、走査パルスＤＳ，ＷＳの遅延時間の差は発生しない。
結果として、走査パルスＷＳ、ＤＳの位相差によって決定される移動度補正期間が適切に制御されるなど、画素回路１０の動作が最も正確に行われることになる。
【００６９】
またライトスキャナ１４−１・・・１４−ｍと、ドライブスキャナ１５−１・・・１５−ｍには、電圧ＶH、ＶL1、VL2の各電源ラインが配線されるが、バッファ部３５，レベル変換部３４、バッファ部２５、レベル変換部２４は画素アレイ部２０の近辺に集まるため、電圧ＶL2、ＶL1の電源ラインの引き回しが容易になる。
さらにライトスキャナ１４−１・・・１４−ｍと、ドライブスキャナ１５−１・・・１５−ｍが垂直方向に並ぶことで、垂直方向に配設する電源ライン数も削減され、配線の引き回しはさらに容易となる。またクロック発生部３２，２２に対するクロックＣＫの配線も、垂直方向に１本設ければよく、これも配線レイアウトの容易性を促進する。
【００７０】
以上、第１〜第４の実施の形態を説明してきたが、本発明としてはさらに多様な変形例が考えられる。
実施の形態では、画素アレイ部２０の同一の側方に配される複数の垂直スキャナ部の例としてライトスキャナ１４、ドライブスキャナ１５を挙げたが、図１，図２で画素アレイ部２０左側方に示した２つの第１ＡＺスキャナ１２、第２ＡＺスキャナ１３についても、上記のような回路配置構成を適用しても良い。つまり、バッファ部、或いはバッファ部とレベル変換部がまとめて画素アレイ部２０に近くなるように配置する。
例えば図２の動作例では、走査パルスＡＺ１がハイレベルで走査パルスＡＺ２がローレベルの期間内において、走査パルスＤＳの立ち下がり、立ち上がりで閾値電圧Ｖｔｈの補正期間が制御される例としたが、走査パルスＤＳでスイッチングトランジスタＴ３を導通させた状態で走査パルスＡＺ２を立ち下げることで閾値電圧Ｖｔｈ補正期間を開始させ、走査パルスＡＺ１を立ち下げることで閾値電圧Ｖｔｈ補正期間を終了させる動作例も考えられる。すると走査パルスＡＺ１、ＡＺ２の位相差で閾値電圧Ｖｔｈ補正期間が規定されることになるが、その場合、走査線ＡＺＬ１，ＡＺＬ２についての画素アレイ部２０に達する配線長の差による走査パルスＡＺ１、ＡＺ２の遅延時間差が画素回路１０の動作に影響する。
従って、バッファ部、或いはバッファ部とレベル変換部を、まとめて画素アレイ部２０に近くなるように配置して走査パルスＡＺ１、ＡＺ２の遅延時間差を低減することは有効である。
また、第１ＡＺスキャナ１２、第２ＡＺスキャナ１３を、図９の例のように、１つの走査線に対応する回路構成部位毎に、垂直方向に並ぶように配置することも当然考えられる。
【００７１】
また、上記例では画素アレイ部２０の一側方に２つの垂直スキャナ部（例えばドライブスキャナ１５とライトスキャナ１４）が配置される例で述べたが、画素アレイ部２０の一側方に３以上の垂直スキャナ部が設けられる場合に、それぞれの配線長の差を減少するように、各垂直スキャナ部の出力バッファ回路がまとめて画素アレイに近い位置に配置されるようにしたり、或いは配線長の差を解消するように、１つの走査線に対応する回路構成部位毎に垂直方向に並ぶように配置することも考えられる。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態の表示装置のブロック図である。
【図２】実施の形態の表示装置の画素回路の回路図である。
【図３】実施の形態の画素回路の動作の説明図である。
【図４】第１の実施の形態のライトスキャナ及びドライブスキャナの構成のブロック図である。
【図５】第２の実施の形態のライトスキャナ及びドライブスキャナの構成のブロック図である。
【図６】第３の実施の形態の画素回路の回路図である。
【図７】第３の実施の形態の画素回路の動作の説明図である。
【図８】第３の実施の形態のライトスキャナ及びドライブスキャナの構成のブロック図である。
【図９】第４の実施の形態のライトスキャナ及びドライブスキャナの配置の説明図である。
【図１０】第４の実施の形態のライトスキャナ及びドライブスキャナの構成のブロック図である。
【図１１】有機ＥＬ表示装置の構成の説明図である。
【図１２】従来のライトスキャナ及びドライブスキャナの構成のブロック図である。
【図１３】走査パルスの遅延差の説明図である。
【符号の説明】
【００７３】
１  有機ＥＬ素子、１０  画素回路、１１  水平セレクタ、１２  第１ＡＺスキャナ、１３  第２ＡＺスキャナ、１４  ライトスキャナ、１５  ドライブスキャナ、２１，３１  シフトレジスタ部、２２，３２  クロック供給部、２３，３３  ロジック部、２４，３４  レベル変換部、２５，３５  バッファ部、Ｃ１  保持容量、Ｔ１  サンプリングトランジスタ、Ｔ２，Ｔ４  検知トランジスタ、Ｔ３  スイッチングトランジスタ、Ｔ５  ドライブトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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