(57)【要約】【課題】不良検出対象のデータ処理ＩＣに対し、ＬＳＩテスタ等の不良検出用装置を用いることなく良・不良の判定を精度高く行うことのできるデータ処理ＩＣを提供すること。【解決手段】基板に実装され、一又は複数のデータ処理手段を選択してジョブを実行し、前記ジョブに対応する自己テスト機能を有するデータ処理ＩＣであって、前記ジョブに対応するテストデータと、該テストデータに対応する期待値とを生成するテストデータ生成手段と、前記期待値を保持する期待値保持手段と、前記テストデータを前記ジョブに対応する前記データ処理手段において処理したテスト結果と前記期待値とを比較する結果比較手段とを有するデータ処理ＩＣ。【選択図】図１１
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【特許請求の範囲】
【請求項１】
基板に実装され、一又は複数のデータ処理手段を選択してジョブを実行し、前記ジョブに対応する自己テスト機能を有するデータ処理ＩＣであって、
前記ジョブに対応するテストデータと、該テストデータに対応する期待値とを生成するテストデータ生成手段と、
前記期待値を保持する期待値保持手段と、
前記テストデータを前記ジョブに対応する前記データ処理手段において処理したテスト結果と前記期待値とを比較する結果比較手段と
を有することを特徴とするデータ処理ＩＣ。
【請求項２】
前記自己テスト機能によるテストを行うテストモードを選択するテストモード選択手段と、
前記ジョブによって処理される処理入力データを受信するデータ受信手段と、
前記テストモードが選択された場合に前記テストデータを選択するデータ選択手段と
を有することを特徴とする請求項１記載のデータ処理ＩＣ。
【請求項３】
前記データ処理手段は、前記データ処理ＩＣの外部に設けられたデバイスであって前記基板に実装されたデバイスと、データの送受信を行うことを特徴とする請求項１又は２記載のデータ処理ＩＣ。
【請求項４】
前記ジョブを実行した結果を出力するデータ出力処理手段を有し、
前記データ出力処理手段は、前記期待値保持手段と前記結果比較手段とを有し、
前記期待値保持手段は、前記ジョブに対応するデータ処理手段のうち最後のデータ処理手段の出力の期待値を保持することを特徴とする請求項３記載のデータ処理ＩＣ。
【請求項５】
前記データ処理手段は、前記期待値保持手段と前記結果比較手段とを有し、
前記期待値保持手段は、前記ジョブに対応するデータ処理手段のうち当該データ処理手段の出力の期待値を保持することを特徴とする請求項３記載のデータ処理ＩＣ。
【請求項６】
所定の演算を行う演算手段を有し、
前記期待値保持手段は、前記期待値に対し前記演算を行った結果を保持することを特徴とする請求項１ないし５何れか一項に記載のデータ処理ＩＣ。
【請求項７】
前記テストデータは、ファンクションテストのテストデータであることを特徴とする請求項１ないし６何れか一項に記載のデータ処理ＩＣ。
【請求項８】
前記テストモード選択手段は、前記ジョブの開始の指示が入力された場合又は前記ジョブが終了した場合に、前記テストモードを選択することを特徴とする請求項１ないし７何れか一項に記載のデータ処理ＩＣ。
【請求項９】
前記テストモード選択手段は、当該データ処理ＩＣが設けられているデータ処理システムの、低電力モードへの移行時、通常動作モードへの移行時、電源投入時、又は、前記データ処理システムのメンテナンスを行うためのサービスモードの開始時に、前記テストモードを選択することを特徴とする請求項８記載のデータ処理ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己テスト機能を有するデータ処理ＩＣに関する。
【背景技術】
【０００２】
従来から、セルベース等の半導体集積回路では、アンド（ＡＮＤ）回路、オア（ＯＲ）回路、フリップフロップ、メモリ回路等を内部領域に複数配置し、それらの回路を接続情報にしたがって配線することで、所望の機能を実現してきた。近年、半導体製造の微細化技術の向上により、１チップの搭載ゲート規模が大きくなった。
【０００３】
また、ＣＰＵコアをはじめ、さまざまな機能を実現するＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ  ｐｒｏｐｅｒｔｙ）コアを複数実装するＩＰベース設計を行うことで高性能、高機能の半導体集積回路が１チップで実現可能となっている。
【０００４】
半導体集積回路として構成されるデータ処理ＩＣ、例えば、ＡＳＩＣは、製造、出荷、製品への搭載までの過程で、テストが行われる。例えば、製造工程での不良が無いか、すなわち、ＡＳＩＣの機能とは無関係に、回路図通りに製造されているかを確認するために、ＡＳＩＣ回路内の全てのトランジスタに対してオン／オフの動作を確認するテストがある。製造工程での不良の検出には、ＡＳＩＣ内部のフリップフロップを外部端子から直接制御し観測するための経路（スキャン・チェーン）を設けるスキャンパステストが従来提案されている（例えば、特許文献１を参照）。
【０００５】
特許文献１によると、入力信号が入力されるメモリと半導体集積回路の故障を検査する回路検査装置とを有するメモリマクロセルにおいて、スキャンパステスト時にメモリマクロセルでスキャンデータの伝搬が阻止されてしまうことを簡単な内部回路を用いることで回避することが開示されている。
【０００６】
ところで、上述した従来技術であるスキャンパステストでは、スキャンパスを構成するスキャン機能付きフリップフロップにシフト入力からテストパタンを入力し、組合せ回路のテストを行い、その結果をシフト出力に出力し、その出力を１ビットずつ期待値と比較しなければならない。そこで、テストパタンを入力するためと、出力結果を期待値と比較するために、ＬＳＩテスタを用いる場合がある。ＬＳＩテスタは、ＡＳＩＣ単体の状態でテストを行うものであるので、ＡＳＩＣがシステム基板に実装された後に発生したトラブルの解析等の場合、ＬＳＩテスタを用いてテストを行うことは非常に困難であり、システム基板に実装され、実際にシステム動作上不良と判断されたＡＳＩＣもＬＳＩテスタを用いたテストでは、不良を検出できないという課題があった。そのため、発生したトラブルがＡＳＩＣの故障であるのかその他の部品の故障であるのかの切り分けを行うことが困難でありシステムの故障解析に時間がかかってしまうという課題があった。
【０００７】
そこで、特許文献２では、組み合わせ回路のテストにおいて、回路内の乱数発生器で乱数を発生させ、この乱数をテストパタンに用いてテストを行い、そのテスト結果を回路内のデータ圧縮器で圧縮して外部端子に出力するようにしており、ＬＳＩテスタを用いることなく半導体集積回路のテストを行うことが開示されている。
【特許文献１】特開２００５−６１９２７号公報
【特許文献２】特開２００４−４５１５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１，２に示すようなスキャンパステストは、ＡＳＩＣの機能とは無関係に行われるため実際のＡＳＩＣの動作とは異なる処理を行うことになる。即ち、スキャンパステストでは、個々のフリップフロップの動作を確認することはできるが、ＡＳＩＣ全体の機能又はＡＳＩＣ内部の各処理部の機能が正しく実現されているか否かを確認することや、ＡＳＩＣ内部の複数の回路が協働する動作について確認することはできない。
【０００９】
そこで、ＡＳＩＣの機能が正しく実現されていることを確認するために、ファンクションテストを行う必要がある。ファンクションテストでは、スキャンパステストと同様に、その出力を１ビットずつ期待値と比較しなければならない。また、ファンクションテストでは、テストパタン（テストデータ）として、乱数では無く実際にＡＳＩＣが処理するデータと同一の形式を有するデータが望ましい。そこで、テストデータを入力するためと、出力結果を期待値と比較するために、スキャンパステストと同様に、ＬＳＩテスタを用いることがある。
【００１０】
しかし、システム基板に実装されたＡＳＩＣの、周囲の回路又はシステム基板を含む装置若しくはシステムのそれぞれの状態における動作を確認することは、ＬＳＩテスタを用いる方法では非常に困難である上、システム基板に実装された後のＡＳＩＣに対して、ＬＳＩテスタを用いることなくファンクションテストを行う技術については、これまで考慮されていなかった。
【００１１】
本発明は、上記の点に鑑みて、これらの問題を解消するために発明されたものであり、不良検出対象のデータ処理ＩＣに対し、ＬＳＩテスタ等の不良検出用装置を用いることなく良・不良の判定を精度高く行うことのできるデータ処理ＩＣを提供することにある。
【課題を解決するための手段】
【００１２】
前記課題を解決するために、本発明は主として次のような構成を採用する。
【００１３】
基板に実装され、一又は複数のデータ処理手段を選択してジョブを実行し、前記ジョブに対応する自己テスト機能を有するデータ処理ＩＣであって、前記ジョブに対応するテストデータと、該テストデータに対応する期待値とを生成するテストデータ生成手段と、前記期待値を保持する期待値保持手段と、前記テストデータを前記ジョブに対応する前記データ処理手段において処理したテスト結果と前記期待値とを比較する結果比較手段とを有することにより、不良検出対象のデータ処理ＩＣに対し、ＬＳＩテスタ等の不良検出用装置を用いることなく良・不良の判定を精度高く行うことのできるデータ処理ＩＣを提供する構成とする。
【発明の効果】
【００１４】
本発明によると、不良検出対象のデータ処理ＩＣに対し、ＬＳＩテスタ等の不良検出用装置を用いることなく良・不良の判定を精度高く行うことのできるデータ処理ＩＣを提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例を図面に基づき説明する。
【実施例１】
【００１６】
本発明の実施形態に係るデータ処理ＩＣについて、デジタル複写機に適用した構成例を用いて図面を参照しながら以下詳細に検討する。図１は本発明の実施形態に係るデータ処理ＩＣを適用したデジタル複写機（複合機）の全体構成を示すブロック図である。図２は本実施形態に係るデータ処理ＩＣの内のデータ入力部の構成を示すブロック図である。図３は本実施形態に係るデータ処理ＩＣの内のデータ出力部の構成を示すブロック図である。図４は本実施形態に係るデータ処理ＩＣの内のデータ処理部の構成を示すブロック図である。図５は本発明の実施形態に係るデータ処理ＩＣを適用したデジタル複写機におけるコピー動作の手順を示すフローチャートである。図６は本発明の実施形態に係るデータ処理ＩＣのテスト良否の判定処理手順を示すフローチャートである。図７は本発明の実施形態に係るデータ処理ＩＣのテストデータ生成手順を示すフローチャートである。図８は本発明の実施形態に係るデータ処理ＩＣのデータ処理部におけるテスト動作を示すフローチャートである。図９は本発明の実施形態に係るデータ処理ＩＣのデータ出力部におけるテスト動作を示すフローチャートである。図１０は本発明の実施形態に係るデータ処理ＩＣを適用したデジタル複写機のコピー動作等の諸機能とデータ処理タスクの関係を示すテーブルである。図１１は本発明の実施形態に係るデータ処理ＩＣの機能構成の例の図である。
【００１７】
図面において、１はデータ処理ＩＣ（データ処理ＩＣの一例として、データ処理ＡＳＩＣを以下取り上げて説明するが、これに限ることはなく、データ処理機能を有する一体的な回路構成であれば適用可能である。以下、一例としてのデータ処理ＡＳＩＣについて説明する）、２及び３はメモリ、４は操作部、５はスキャナ、６はプロッタ、１０は画像形成装置、１１はデータ処理コア部、１２及び１３はＤＭＡコントローラ（以下、「ＤＭＡＣ」という）、１４は演算部、１５は判定部、１６は期待値レジスタ、２０はホスト端末、３０はＩＰネットワーク、４０は公衆回線、７１は入力インタフェース部、７２はＤＭＡＣ、７３はデータ自動生成部、７４はセレクタ、９１は出力インタフェース部、９２はＤＭＡＣ、９３は演算部、９４は判定部、９５は期待値レジスタ、１０１は制御部、１０２はメモリ制御部、１０３は操作部制御部、１０４はホストＩ／Ｆ制御部、１０５はＬＡＮ制御部、１０６は通信制御部、１０７はデータ入力部、１０８はスキャナ制御部、１０９はデータ出力部、１１０はプロッタ制御部、１１１ａ〜１１１ｎはデータ処理部、１１２はシステムバス、３００はデータ処理ＩＣ、３０１はデータ処理手段、３０２はメモリ制御手段、３０３はテストモード選択手段、３０７はデータ入力処理手段、３０９はデータ出力処理手段、３１１はデータ処理コア手段、３１２は入出力データ転送手段、３１４は演算手段、３１５は結果比較手段、３１６は期待値保持手段、３３０はメモリ、３７１はデータ受信手段、３７２は入力データ転送手段、３７３はテストデータ生成手段、３７４はデータ選択手段、３９１はデータ送信手段、３９２は出力データ転送手段、３９３は演算手段、３９４は結果比較手段、３９５は期待値保持手段をそれぞれ表す。
【００１８】
（図１の説明）
図１に示す本実施形態に係るデータ処理ＩＣを適用したデジタル複写機１０について説明する。本実施形態に係るデータ処理ＩＣ１は、図１に示すように、内部に制御部１０１、データ処理部１１１ａ〜１１１ｎ、入出力制御部（データ入力部１０７、スキャナ制御部１０８、データ出力部１０９、及び、プロッタ制御部１１０）、各種通信制御部（ホストＩ／Ｆ制御部１０４、ＬＡＮ制御部１０５、及び、通信制御部１０６）、メモリ制御部１０２、及び、操作部制御部１０３を有してデジタル複写機の制御を行うＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｅｄ  ＩＣ）である。
【００１９】
メモリ２はランダムアクセスメモリであり、制御部１０１からアクセスされ装置全体を制御するシステムプログラムが記憶されている。メモリ３はランダムアクセスメモリであり、制御部１０１、データ入力部１０７、データ出力部１０９、又は、データ処理部１１１ａ〜１１１ｎからアクセスされプログラムの実行時にワークエリア等に使用される。
【００２０】
また、操作部４は、操作部４に設けられている各種キー又はスイッチ等により入力される情報を、操作部制御部１０３を介して制御部１０１に送信し、制御部１０１から送信される表示情報等を表示する。操作部４は、コピー機能、プリンタ機能、スキャナ機能、ファクシミリ機能、又は、メール送受信機能等のデジタル複写機（ＭＦＰ）１０の機能を実現するための指示の入力に必要な各種キー及びスイッチ、並びに、デジタル複写機（ＭＦＰ）１０の状態等を表示する表示部を備えている。
【００２１】
スキャナ５は、原稿を光学的にスキャンし、アナログ信号にＡ／Ｄ変換を施して生成した画像データを、データ入力部１０７に入力する。プロッタ６は、データ出力部１０９からのプロッタデータを紙面等の媒体上に形成することにより、物理的にイメージ化する部分である。また、データ処理ＩＣ１と、メモリ２、メモリ３は、外部バス７を介してデータ転送を行う。
【００２２】
次に、データ処理ＩＣ１の概要を説明する。制御部１０１は、メモリ２に記憶されているシステムプログラムにしたがって装置全体を制御する。メモリ制御部１０２は、システムバス１１２に接続された各デバイス等と、外部バス７に接続されたメモリとのデータ転送を行う。さらに、メモリ制御部１０２は、メモリ２及びメモリ３にアクセスするための制御信号（メモリ上のアドレス、読み出しのタイミング、及び、書き込みのタイミング等）を生成する。後述するデータ処理部１１１ａ〜１１１ｎ間のデータの伝送は、メモリ３を介するＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）転送である。そこで、メモリ制御部１０２は、複数のＤＭＡ転送間の調停を行うバスアービタの機能を有する。
【００２３】
操作部制御部１０３は、操作部４とのデータ送受信を行う。ホストＩ／Ｆ部１０４は、セントロニクスＩ／Ｆ、ＵＳＢのＩ／Ｆ等のシリアル伝送又はパラレル伝送のインタフェースで構成され、ホスト端末２０との通信を行う。ＬＡＮ制御部１０５は、ネットワーク通信のデータリンク層制御及び物理層制御を行い、ＩＰネットワーク３０を介して通信を行う。通信制御部１０６は、公衆回線４０を介する通信の通信制御と網制御を行い公衆回線４０を介してファクシミリ通信又は音声通信を行う。
【００２４】
また、データ入力部１０７は、スキャナ５から入力されるスキャナデータを、メモリ制御部１０２を介してメモリ３に格納する。スキャナ制御部１０８は、スキャナ５のモータ制御、ＣＣＤ又はＣＩＳ等のイメージセンサの制御、及び、Ａ／Ｄ変換器の制御等を行う。データ出力部１０９は、プロッタデータをメモリ制御部１０２を介してメモリ３から読み出し、プロッタ６に出力する。プロッタ制御部１１０は、プロッタ６のモータ制御や、プロッタデータを紙面等の媒体上に形成することにより、物理的にイメージ化する電子写真プロセスの制御を行う。
【００２５】
データ処理部１１１ａ〜１１１ｎは、データ入力部１０７から入力されるスキャナデータにシェーディング補正、ドット補正、γ補正、色空間変換、回転処理、圧縮処理、伸張処理、変倍処理、及び、階調処理等のデータ処理を施し、データ出力部１０９に出力するプロッタデータを生成する。このような複数のデータ処理は、ｎ個のデータ処理部にてそれぞれ実行される。例えば、データ処理部１１１ａはシェーディング補正及びドット補正を行い、データ処理部１１１ｂはγ補正及び色空間変換を行い、データ処理部１１１ｃは回転処理を行い、データ処理部１１１ｄは圧縮処理を行い、データ処理部１１１ｅは伸張処理を行い、データ処理部１１１ｆは変倍処理を行い、データ処理部１１１ｎは階調処理を行うように構成されてもよい。
【００２６】
また、各データ処理部１１１ａ〜１１１ｎはメモリ制御部１０２を介してメモリ３にアクセスする。例えば、データ処理部１１１ａは、メモリ３からデータを読み出し、データ処理部１１１ａでデータ処理ａ（シェーディング補正又はドット補正）を行い、出力するデータをメモリ３に書き込む。データ処理部１１１ａに係る処理が終了した後に、データ処理部１１１ｂは、メモリ３からデータを読み出し、データ処理部１１１ｂでデータ処理ｂ（γ補正及び色空間補正）を行い、出力するデータをメモリ３に書き込む。データ処理部１１１ａ〜１１１ｎは、システムバス１１２に対してデータの入出力を行う。データ処理部１１１ａ〜１１１ｎは、また、ＤＭＡ転送を実現するために、データ処理部毎にＤＭＡＣを有する。
【００２７】
次に、本発明の実施形態に係るデータ処理ＩＣ１が設けられているデジタル複写機１０の動作について説明する。なお、この動作は制御部１０１がメモリ２内のシステムプログラムを実行することにより実現する。ジョブを構成する各タスクの起動とそのスケジューリング、及び、複数の動作間のタイミング等に関しては、公知技術であるするマルチタスク及びリアルタイムＯＳの機能を制御部１０１によって実現させることにより、容易に制御することができる。
【００２８】
（図２の説明）
図２は、データ入力部１０７の内部構成の例の図である。なお、本実施例では、データ入力部として、スキャナ５からのデータを受信する入力部を説明しているが、本発明のデータ入力部はこれに限ることなく、ホスト端末２０、ＩＰネットワーク３０又は公衆回線４０を介して接続されたデバイス等からデータを受信する入力部であってもよく、また、図示されない大容量記憶媒体からデータを読み出す処理を行う処理部であってもよい。
【００２９】
データ入力部１０７は、スキャナ５から入力される画像データを受信し、システムバス１１２に対して画像データである入力データ等を出力する。データ入力部１０７は、入力インタフェース部７１、ＤＭＡＣ７２、データ自動生成部７３、及び、セレクタ７４を有する。入力インタフェース部７１は、速度吸収バッファを有し、スキャナ５が処理する速度にあわせて入力される画像データを、データ処理ＩＣ１の内部のクロックにあわせて出力する。ＤＭＡＣ７２は、画像データとともに、ＤＭＡ転送の出力のタイミング等をメモリ制御部１０２に送信することにより、ＤＭＡ転送を実現する。
【００３０】
データ自動生成部７３は、データ処理ＩＣ１の各処理部等の機能が正しく実現されているか否かを確認するためのテストに用いるテストデータを生成する。セレクタ７４は、入力インタフェース部７１が出力する入力データ、及び、データ自動生成部７３が生成するテストデータとのうち、何れか一方を選択しＤＭＡＣ７２に出力する。セレクタ７４は、テストモード選択手段等からの出力に基づき、上記の選択を行っても良い。これにより、テストモードと通常モードとを好適に選択しデータ処理ＩＣ１の各部の処理を実行させることができる。
【００３１】
（図３の説明）
図３は、データ出力部１０９の内部構成の例の図である。なお、本実施例では、データ出力部として、プロッタへデータを送信する出力部を説明しているが、本発明のデータ出力部はこれに限ることなく、ホスト端末２０、ＩＰネットワーク３０又は公衆回線４０を介して接続されたデバイス等にデータを送信する出力部であってもよく、また、図示されない大容量記憶媒体へデータを格納させる処理を行う処理部であってもよい。
【００３２】
データ出力部１０９は、システムバス１１２より入力される画像データ等をプロッタ６に対して出力する。データ出力部１０９は、出力インタフェース部９１、ＤＭＡＣ９２、演算部９３、及び、判定部９４を有する。出力インタフェース部９１は、速度吸収バッファを有し、データ処理ＩＣ１の内部クロックにあわせてＤＭＡＣ９２から入力される画像データを、プロッタ６が処理する速度にあわせて出力する。ＤＭＡＣ９２は、画像データを受信し出力インタフェース部９１に出力するとともに、ＤＭＡ転送の受信のタイミング等をメモリ制御部１０２に送信することにより、ＤＭＡ転送を実現する。ＤＭＡＣ９２は、受信するデータを演算部９３に出力してもよい。これにより、後述するデータ処理ＩＣ１のテストに係る結果の評価を行うことができる。
【００３３】
演算部９３は、ＤＭＡＣ９２からテストデータに係るデータ（所定のジョブによりテストデータを処理した結果）を受信する。演算部９３は、受信したデータに所定の演算を行うことにより、後述する判定部９４での処理を容易にする。判定部９４は、演算部９３が出力するデータを受信し、当該データをテストの期待値と比較することによりテストの結果の良否を判断する。テストの期待値は、判定部９４が有する期待値レジスタ９５より取得する。判定部９４が処理を行うことにより、当該データに対応するジョブの機能が正しく実現されているか否かが判断される。
【００３４】
なお、演算部９３は、必ずしもデータ出力部１０９に設けられていなくてもよく、ＤＭＡＣ９２が判定部９４にデータを入力することに基づき、判定部９４が処理を行ってもよい。
【００３５】
（図４の説明）
図４はデータ処理部１１１（１１１ａ〜１１１ｎ）の内部構成の例の図である。データ処理部１１１は、システムバス１１２より入力される画像データ等を処理し、システムバス１１２へ処理されたデータを出力する。データ処理部１１１は、データ処理コア部１１、ＤＭＡＣ１２及び１３、演算部１４、並びに、判定部１５を有する。なお、データ処理部１１１ａ〜１１１ｎは、それぞれ対応するデータ処理コア部１１ａ〜１１ｎを有するが、ＤＭＡＣ１２及び１３、演算部１４、並びに、判定部１５の機能及び動作は、各データ処理部１１１ａ〜１１１ｎにおいて同一である。
【００３６】
データ処理コア部１１は、データ処理部１１１の主たる機能である画像データ等の処理を行う。データ処理コア部１１（１１ａ〜１１ｎ）は、例えば、シェーディング補正、ドット補正、γ補正、色空間変換、回転処理、圧縮処理、伸張処理、変倍処理、及び、階調処理等のデータ処理のうち一以上の処理を行う。例えば、データ処理コア部１１ａはシェーディング補正及びドット補正を行い、データ処理コア部１１ｂはγ補正及び色空間変換を行い、データ処理コア部１１ｃは回転処理を行い、データ処理コア部１１ｄは圧縮処理を行い、データ処理コア部１１ｅは伸張処理を行い、データ処理コア部１１ｆは変倍処理を行い、データ処理コア部１１ｎは階調処理を行う。
【００３７】
ＤＭＡＣ１２は、データ処理部１１１に入力されるデータを受信しデータ処理コア部１１に出力するとともに、ＤＭＡ転送の受信のタイミング等をメモリ制御部１０２に送信することにより、ＤＭＡ転送を実現する。ＤＭＡＣ１２は、また、入力されるデータを演算部１４に出力してもよい。これにより、後述するデータ処理ＩＣ１のテストに係る結果の評価を行うことができる。ＤＭＡＣ１３は、データ処理コア部１１が処理したデータを受信し、メモリ制御部１０２に送信するとともに、ＤＭＡ転送の出力のタイミング等をメモリ制御部１０２に送信することにより、ＤＭＡ転送を実現する。
【００３８】
演算部１４は、ＤＭＡＣ１２からデータ処理部１１１に入力されたデータを受信するとともに、データ処理部１１が処理した結果のデータを受信する。演算部１４は、受信したデータに所定の演算を行うことにより、後述する判定部１５での処理を容易にする。判定部１５は、演算部１４が出力するデータを受信し、当該データをテストの期待値と比較することによりテストの結果の良否を判断する。テストの期待値は、判定部１５が有する期待値レジスタ１６より取得する。判定部１５が処理を行うことにより、データ処理コア部１１の機能が正しく実現されているか否かが判断される。
【００３９】
なお、演算部１４は、必ずしもデータ処理部１１１に設けられていなくてもよく、ＤＭＡＣ１２及びデータ処理コア部１１が判定部１５にデータを入力することに基づき、判定部１５が処理を行ってもよい。
【００４０】
（図５の説明）
図２に示すデータ入力部１０７、図３に示すデータ出力部１０９、図４に示すデータ処理部１１１ａ〜１１１ｎ、並びに図１に示す全体構成を参照し、図５に示すフローチャートにしたがって、デジタル複写機１０が１ページの画像をコピーする動作を例にして本実施形態の動作を説明する。
【００４１】
まず、制御部１０１によりスキャナタスクが起動されると、データ入力部１０７は次の動作を行う（図５のステップ５−１）。
〈１１〉スキャナ（５）から入力されるスキャナデータは、順次、入力インタフェース部７１の速度吸収用のバッファに入力される。
〈１２〉ＤＭＡＣ７２は、システムバス１１２を介してメモリ制御部１０２にデータ転送要求を発行する。
〈１３〉ＤＭＡＣ７２は、バッファから所定のデータ長毎にデータを順次読み出し、メモリ制御部１０２よりデータ転送の許可を受信した後に、システムバス１１２を介してメモリ制御部１０２にデータを転送する。この際、メモリ制御部１０２は、ＤＭＡＣ７２及びデータ処理ＩＣ１が有するその他のＤＭＡＣからのデータ転送の要求の調停を行い、所定のルールに従って各ＤＭＡＣにデータ転送を許可する。
〈１４〉メモリ制御部１０２は、ＤＭＡＣ７２から受信したスキャナデータをメモリ３に書き込む。
〈１５〉１ページ分のデータがメモリ３に書き込まれるまで、〈１１〉〜〈１４〉を繰り返す。１ページ分のデータの転送が終了した時点で、ＤＭＡＣ７２は、転送するデータが無いことをメモリ制御部１０２に通知し、メモリ制御部１０２が、受信した全てのデータの書き込みが終了した時点で〈１１〉〜〈１４〉の処理を終了する。
【００４２】
次に、制御部１０１は、必要に応じデータ処理タスクａを起動する（図５のステップ５−２）。ステップＳ５−２１では、データ処理タスクａを実行するか否かを判断する。データ処理タスクａを実行する場合は、ステップＳ５−２２へ進み、データ処理タスクａを実行しない場合は、ステップＳ５−３１へ進む。
【００４３】
なお、データ処理タスクａを実行するか否かは、例えば、デジタル複写機１０が実行するジョブを構成するタスクの内容に基づき判断されてもよい。例えば、コピー動作を実現するためのデータ処理が、データ処理部１１１ａ、データ処理部１１１ｂ、データ処理部１１１ｄ、データ処理部１１１ｅ、及び、データ処理部ｎによって実現される場合は、データ処理部１１１ａ、データ処理部１１１ｂ、データ処理部１１１ｄ、データ処理部１１１ｅ、及び、データ処理部ｎによる処理を順番に実行する。
【００４４】
ステップＳ５−２２では、データ処理タスクａが起動され、データ処理部１１１ａは次の動作を行う。
〈２１〉ＤＭＡＣ１２は、システムバス１１２を介してメモリ制御部１０２に対し、データ転送の要求を送信する。
〈２２〉メモリ制御部１０２は、ＤＭＡＣ１２よりデータ転送の要求を受信すると、メモリ３内に格納されているスキャナデータを所定のデータ長毎に読み出し、ＤＭＡＣ１２に転送する。この際、メモリ制御部１０２は、ＤＭＡＣ１２及びデータ処理ＩＣ１が有するその他のＤＭＡＣのからのデータ転送の要求の調停を行い、所定のルールに従って各ＤＭＡＣにデータ転送を許可する。
〈２３〉ＤＭＡＣ１２は、受信した所定のデータ長を有するスキャナデータをデータ処理コア部１１ａに入力する。
〈２４〉データ処理コア部１１ａは、入力されたデータを処理する。データ処理コア部１１ａが処理を終了すると、ＤＭＡＣ１３は、システムバス１１２を介してメモリ制御部１０２に対し、データ転送の要求を発行する。なお、ＤＭＡＣ１３は、データ処理コア部１１ａが全ての処理を終了するよりも前に、データ転送の要求を発行してもよい。これにより、短時間で効率的なＤＭＡ転送を行うことができる。
〈２５〉ＤＭＡＣ１３は、メモリ制御部１０２よりデータ転送の許可を受信すると、データ処理コア部１１ａからデータを順次受信し、システムバス１１２を介してメモリ制御部１０２に対しデータを転送する。この際、メモリ制御部１０２は、ＤＭＡＣ１３及びデータ処理ＩＣ１が有するその他のＤＭＡＣからのデータ転送の要求の調停を行い、所定のルールに従って各ＤＭＡＣにデータ転送を許可する。
〈２６〉１ページ分のデータの処理が終了し、処理された全てのデータがメモリ３に書き込まれるまで〈２１〉〜〈２５〉を繰り返す。メモリ制御部１０２が１ページ分のデータの読み出しを終了した時点で、ＤＭＡＣ１２に対し１ページ分のデータの読み出しが終了したことを通知することに基づき、データ処理部１１１ａに対しデータを入力する転送が終了する。さらに、データ処理コア部１１ａが、１ページ分のデータの処理を終了し、１ページ分のデータの転送が終了した時点で、ＤＭＡＣ１３は、転送するデータが無いことをメモリ制御部１０２に通知し、メモリ制御部１０２が、受信した全てのデータの書き込みが終了した時点で〈２１〉〜〈２５〉の処理を終了する。
【００４５】
なお、ＤＭＡＣ１２及び１３は、一のＤＭＡコントローラとして構成されていてもよい。
【００４６】
次に、制御部１０１は、必要に応じて次に行うデータ処理タスクｂ〜ｎのいずれかを順次実行する（図５のステップ５−３）。ステップＳ５−３１では、データ処理タスクｂを実行するか否かを判断する。データ処理タスクｂを実行する場合は、ステップＳ５−３２へ進み、データ処理タスクｂを実行しない場合は、図示されないステップＳ５−３３へ進む。各データ処理タスクｂ〜ｎは、それぞれデータ処理部１１１ｂ〜１１１ｎによって実行される。いずれのデータ処理部も、上述したデータ処理部１１１ａと同様の動作となるため（援用するため）、説明を省略する。全てのデータ処理タスクについて、実行の有無の判断と当該判断に基づく実行が終了した後、ステップＳ５−４に進む。
【００４７】
次に、制御部１０１によりプロッタタスクが起動されると、データ出力部１０９は次の動作を行う（図５のステップ５−４）。
〈３１〉ＤＭＡＣ９２は、システムバス１１２を介してメモリ制御部１０２に対し、データ転送の要求を送信する。
〈３２〉メモリ制御部１０２は、メモリ３内に格納されているデータから、プロットするデータをプロッタデータとして、所定のデータ長毎に読み出し、ＤＭＡＣ９２に対し転送する。この際、メモリ制御部１０２は、ＤＭＡＣ９２及びデータ処理ＩＣ１が有するその他のＤＭＡＣのからのデータ転送の要求の調停を行い、所定のルールに従って各ＤＭＡＣにデータ転送を許可する。
〈３３〉ＤＭＡＣ９２は、プロッタデータを出力インタフェース部９１の速度吸収用のバッファに入力する。
〈３４〉出力インタフェース部９１は、速度吸収用のバッファからプロッタ６が処理するデータ長にあわせてプロッタデータを読み出し、プロッタ６に転送する。
〈３５〉１ページ分のデータをプロッタ６に転送するまで〈３１〉〜〈３４〉を繰り返し、処理を終了する。以上の説明が通常のデジタル複写機のコピー動作である。
【００４８】
（図６から９の説明）
次に、本実施形態に係るデータ処理ＩＣ１のテスト時における動作について、図６から図９に示すフローチャートにしたがって説明する。なお、本実施例のテストでは、デジタル複写機１０が有するコピー機能を、データ処理ＩＣ１が正しく実現しているか否かを判断する。テストは、１ページの画像をコピーする動作について実行される。
【００４９】
図６は、本実施形態に係るデータ処理ＩＣ１のコピー機能のテスト時における処理の全体の流れを示すフローチャートである。
まず、ステップＳ６−１において、制御部１０１によりスキャナタスクテストモードが起動され、テストデータが生成されメモリ３に格納される。ステップＳ６−１において行われる処理の詳細を図７に示す。
【００５０】
図７のステップＳ６１１では、データ自動生成部７３がテストデータを生成する。テストデータは、ランダムデータ又はデータ入力部１０７より入力されるデータと同一の形式を有するデータである。データ入力部１０７より入力されるデータと同一の形式を有するデータとは、例えば、カラー若しくは白黒のビットマップ形式の画像データ、又は、圧縮された画像データ等である。
【００５１】
なお、ステップＳ６１１において生成されるテストデータの種類は、テストする機能に対応したデータ処理手段に基づき、定められても良い。例えば、伸張処理を行うデータ処理部をテストする場合には、圧縮された画像データと同一の形式を有するテストデータを生成することにより、伸張機能が正しく実現されているか否かを判断することができる。また、例えば、演算処理を行うデータ処理部をテストする場合には、ランダムデータを生成することにより、当該データ処理部が有する回路の中で、より多くの回路の動作を確認することができる。
【００５２】
データ自動生成部７３は、また、予めデータ処理ＩＣ１の内部に格納されている図示しないデータを取得することにより、テストデータを生成してもよい。データ自動生成部７３は、また、所定の演算を行うことにより、テストデータを生成してもよい。例えば、記号又は図形等が描かれた画像のデータを、所定の数式による演算を行うことにより、テストデータとして生成してもよい。データ自動生成部７３は、また、生成するテストデータに対応する期待値を生成してもよい。
【００５３】
ステップＳ６１１と同時に、ステップＳ６１６では、入力インタフェース部７１がスキャナ５より入力された入力データを速度吸収バッファに格納する。
【００５４】
ステップＳ６１２では、ＤＭＡＣ７２が、システムバス１１２を介してメモリ制御部１０２に対し、データ転送の要求を送信する。ステップＳ６１３では、ＤＭＡＣ７２が、データ自動生成部７３が生成するデータを所定のデータ長毎に読み出し、メモリ制御部１０２よりデータ転送の許可を受信した後に、システムバスを介してメモリ制御部１０２にデータを転送する。この際、メモリ制御部１０２は、ＤＭＡＣ７２及びデータ処理ＩＣ１が有するその他のＤＭＡＣからのデータ転送の要求の調停を行い、所定のルールに従って各ＤＭＡＣにデータ転送を許可する。
【００５５】
なお、ステップＳ６１６で受信された入力データは、ステップＳ６１３では転送されることなく破棄される。これにより、データ処理ＩＣ１が設けられているデジタル複写機１０の実際の動作状態と同じようにスキャナ５が動作している状態で、テストを実行することができる。即ち、データ処理ＩＣ１の内部、及び、デジタル複写機１０の電源の状態、又は、生成するノイズの状態等を、実際の動作時と略同一にすることができる。
【００５６】
ステップＳ６１４では、メモリ制御部１０２は、受信したテストデータをメモリ３に書き込む。
【００５７】
なお、ステップＳ６１１から６１５の処理は、各ステップが終了した後に次のステップに進む他に、パイプライン的に実行されてもよい。これにより、短時間で効率的なテストデータの生成と当該テストデータのＤＭＡ転送を行うことができる。
【００５８】
ステップＳ６１５では、制御部１０１が、生成された１ページ分のテストデータがメモリ３に書き込まれたか否かを判断する。１ページ分の書き込みが終了していなければ、ステップＳ６１１に戻り、ステップＳ６１１〜６１４の処理を繰り返す。１ページ分のデータの書き込みが終了していれば、ステップＳ６−２に進む。より具体的には、ＤＭＡＣ７２が、転送するデータが無いことをメモリ制御部１０２に通知し、メモリ制御部１０２が、受信した全てのデータの書き込みが終了し、さらに、メモリ制御部１０２が制御部１０１に対し、データ入力のＤＭＡ転送が終了したことを通知することにより、制御部１０１が、１ページ分のテストデータの書き込みが終了したこと判断する。
【００５９】
ステップＳ６−２では、データ処理部１１１ａにおけるデータ処理及びデータ処理部１１１ａの機能が正しく実現されているか否かのテストの結果が判断される。ステップＳ６−２１では、制御部１０１によりデータ処理ａの実行の有無が判断される。データ処理ａを実行する場合は、ステップＳ６−２２に進み、データ処理ａを実行しない場合には、ステップＳ６−３１に進む。
【００６０】
ステップＳ６−２２では、データ処理コア部１１ａが、ステップＳ６１１で生成されたテストデータを処理する。ステップＳ６−２２の詳細を図８に示す。図８のステップＳ６２２１では、ＤＭＡＣ１２が、システムバス１１２を介してメモリ制御部１０２に対し、メモリ３に格納されている処理するデータの転送を要求する。ステップＳ６２２２では、メモリ制御部１０２が、メモリ３内に格納されているスキャナデータから、データ処理部１１１ａにおいて処理するデータを処理データとして、所定のデータ長毎に読み出し、ＤＭＡＣ１２に対し転送する。この際、メモリ制御部１０２は、ＤＭＡＣ１２及びデータ処理ＩＣ１が有するその他のＤＭＡＣのからのデータ転送の要求の調停を行い、所定のルールに従って各ＤＭＡＣにデータ転送を許可する。
【００６１】
ステップＳ６２２３では、ＤＭＡＣ１２は、受信した所定のデータ長を有するデータをデータ処理コア部１１ａに入力するとともに、演算部１４に入力する。ステップＳ６２２４では、データ処理コア部１１ａが、入力されたデータを処理する。ステップＳ６２２４と同時、又は、ステップＳ６２２４と前後して、ステップＳ６２２５では、演算部１４が入力されたデータから期待値を取得し、所定の演算を実行する。期待値は、予めデータ自動生成部７３で取得された値であってもよい。期待値は、判定部１５が有する期待値レジスタ１６に格納される。これにより、後述するステップにおいて、データ処理コア部１１ａの機能が正しく実現されているか否かの判断を行うことができる。
【００６２】
ステップＳ６２２６では、データ処理コア部１１ａが、入力されたデータの処理を終了し、ＤＭＡＣ１３が、システムバス１１２を介してメモリ制御部１０２に対し、データ転送の要求を発行する。なお、ＤＭＡＣ１３は、データ処理コア部１１ａが全ての処理を終了するよりも前に、データ転送の要求を発行してもよい。これにより、短時間で効率的なＤＭＡ転送を行うことができる。ＤＭＡＣ１３は、メモリ制御部１０２よりデータ転送の許可を受信すると、データ処理コア部１１ａからデータを順次受信し、システムバス１１２を介してメモリ制御部１０２に対しデータを転送する。この際、メモリ制御部１０２は、ＤＭＡＣ１３及びデータ処理ＩＣ１が有するその他のＤＭＡＣからのデータ転送の要求の調停を行い、所定のルールに従って各ＤＭＡＣにデータ転送を許可する。
【００６３】
ステップＳ６２２６と同時、又は、ステップＳ６２２６と前後して、ステップＳ６２２７では、演算部１４がデータ処理コア部１１ａが出力するデータに対し、所定の演算を実行し、判定部１５に出力する。
【００６４】
ステップＳ６２２８では、制御部１０１が、１ページ分のデータの処理が終了し、処理された全てのデータがメモリ３に書き込まれているか否かを判断する。処理された全てのデータがメモリ３に書き込まれている場合には、ステップＳ６−２３に進み、処理されたデータの一部又は全部がメモリ３に書き込まれていない場合には、ステップＳ６２２１に進む。より具体的には、メモリ制御部１０２が１ページ分のデータの読み出しを終了した時点で、ＤＭＡＣ１２に対し１ページ分のデータの読み出しが終了したことを通知することに基づき、データ処理部１１１ａに対しデータを入力する転送が終了する。さらに、データ処理コア部１１ａが、１ページ分のデータの処理を終了し、１ページ分のデータの転送が終了した時点で、ＤＭＡＣ１３は、転送するデータが無いことをメモリ制御部１０２に通知し、メモリ制御部１０２が、受信した全てのデータの書き込みが終了し、さらに、演算部１４が全ての処理を終了した時点で、ステップＳ６２２１から６２２７の処理を終了する。
【００６５】
ステップＳ６−２３では、判定部１５が、ステップＳ６−２２で処理されることにより生成されたデータに対し、良否の判断を行うことにより、テスト結果を出力する。テスト結果が良の場合には、ステップＳ６−２４に進み、テスト結果が不良の場合には、ステップＳ６−２５に進む。
【００６６】
ステップＳ６−２４では、テスト結果が良好であることを、所定の端子から出力することにより、テストの実行を指示した操作者に対して通知を行う。ステップＳ６−２５では、テスト結果が不良であることを、所定の端子から出力することにより、テストの実施を指示した操作者に対して通知を行う。
【００６７】
なお、ステップＳ６−２４及びステップＳ６−２５における所定の端子は、一の端子であってもよく、さらに、一の端子に出力する論理値を、ステップＳ６−２４とステップＳ６−２５とで違えることにより、操作者に対して通知を行ってもよい。
【００６８】
ステップＳ６−２５の動作により、当該テストが、データ処理ＩＣ１の製造工程で実施されたテストである場合には、テスト担当者に不良を通知することができ、当該テストが製品出荷後にデータ処理ＩＣ１のユーザによって実施されたテストである場合には、前記ユーザに対して不良を通知し、製造元等への問い合わせを促すことができる。
【００６９】
ステップＳ６−３１では、データ処理タスクｂを実行するか否かを判断する。データ処理タスクｂを実行する場合は、ステップＳ６−３２へ進み、データ処理タスクｂを実行しない場合は、図示されないステップＳ６−３３へ進む。各データ処理タスクｂ〜ｎは、それぞれデータ処理部１１１ｂ〜１１１ｎによって実行される。各データ処理部におけるテストの実行及びテストの結果の評価の動作は、上述したデータ処理部１１１ａと同様の動作となるため（援用するため）、説明を省略する。全てのデータ処理タスクについて、実行の有無の判断と当該判断に基づく実行が終了した後、ステップＳ６−４に進む。
【００７０】
ステップＳ６−４では、制御部１０１によりプロッタタスクテストモードが起動され、データ出力部１０９等が、図９に示す処理を実行する。図９のステップＳ６４１では、ＤＭＡＣ９２が、システムバス１１２を介してメモリ制御部１０２に対し、データ転送の要求を送信する。ステップＳ６４２では、メモリ制御部１０２が、メモリ３内に格納されているデータから、プロットするデータをプロッタデータとして、所定のデータ長毎に読み出し、ＤＭＡＣ９２に対し転送する。この際、メモリ制御部１０２は、ＤＭＡＣ９２及びデータ処理ＩＣ１が有するその他のＤＭＡＣからのデータ転送の要求の調停を行い、所定のルールに従って各ＤＭＡＣにデータ転送を許可する。
【００７１】
ステップＳ６４３では、ＤＭＡＣ９２は、受信した所定のデータ長を有するデータを出力インタフェース部９１に設けられている速度吸収バッファに入力するとともに、演算部９３に入力する。
【００７２】
ステップＳ６４４では、出力インタフェース部９１が、プロッタ６の処理速度にあわせてプロッタデータを出力し、プロッタ６が画像を紙等の媒体上に形成する。ステップＳ６４４と同時、又は、ステップＳ６４４と前後して、ステップＳ６４５では、演算部９３が、入力されたプロッタデータに対し所定の演算を実行し、判定部９４に出力する。
【００７３】
ステップＳ６４６では、制御部１０１が、１ページ分のデータの出力処理及び演算処理が終了しているか否かを判断する。１ページ分のデータの出力処理及び演算処理が終了している場合には、ステップＳ６４７に進み、処理されたデータの一部又は全部がメモリ３に書き込まれていない場合には、ステップＳ６４１に進む。より具体的には、メモリ制御部１０２が１ページ分のデータの読み出しを終了した時点で、ＤＭＡＣ９２に対し１ページ分のデータの読み出しが終了したことを通知することに基づき、ＤＭＡＣ９２はデータを入力するＤＭＡ転送を終了する。
【００７４】
ステップＳ６４７では、判定部９４が、予め期待値レジスタ９５に格納されている期待値と、演算部９３から受信するジョブの処理結果であるプロッタデータとを比較することにより、良否の判断を行い、テスト結果を出力する。テスト結果が良の場合には、ステップＳ６４８に進み、テスト結果が不良の場合には、ステップＳ６４９に進む。
【００７５】
ステップＳ６４８では、テスト結果が良好であることを、所定の端子から出力することにより、テストの実行を指示した操作者に対して通知を行う。ステップＳ６４９では、テスト結果が不良であることを、所定の端子から出力することにより、テストの実施を指示した操作者に対して通知を行う。
【００７６】
なお、ステップＳ６４８及びステップＳ６４９における所定の端子は、一の端子であってもよく、さらに、一の端子に出力する論理値を、ステップＳ６４８とステップＳ６４９とで違えることにより、操作者に対して通知を行ってもよい。
【００７７】
ステップＳ６４９の動作により、当該テストが、データ処理ＩＣ１の製造工程で実施されたテストである場合には、テスト担当者に不良を通知することができ、当該テストが製品出荷後にデータ処理ＩＣ１のユーザによって実施されたテストである場合には、前記ユーザに対して不良を通知し、製造元等への問い合わせを促すことができる。
【００７８】
また、本実施形態に係るデータ処理ＩＣのテスト動作の他の具体的態様について説明する。演算部１４又は演算部９３が実行する演算処理は、ＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋｉｎｇ）巡回符号化処理であり、出力される演算結果はＣＲＣ符号のパリティに基づき当該ＣＲＣ符号を構成する所定のビットをＸＯＲ加算した結果である。これにより、判定部１５又は判定部９４において、判定に用いられるデータ量を減らすことができる。
【００７９】
また、本実施形態に係るデータ処理ＩＣのテスト動作の他の具体的態様について説明する。図６のステップＳ６−２〜ステップＳ６−３に示すように、制御部１０１は、必要に応じデータ処理タスクａ〜ｎを起動する。この場合、図１０に示すようなテーブルにしたがって各データ処理タスクを起動する。例えば、コピー機能を行う場合は、データ処理部１１１ａ、データ処理部１１１ｂ、データ処理部１１１ｄ、データ処理部１１１ｅ、データ処理部１１１ｎのデータ処理タスクが順次起動する。
【００８０】
図１０に従い、制御部１０１によりコピージョブのテストモードが起動される場合に、判定部９４が有する期待値レジスタには、図１０のテーブルに示された期待値（例えば、ＡＡＡＡ）が格納されている。
【００８１】
さらに、本実施形態に係るデータ処理ＩＣ１のテスト動作の他の具体的態様について説明する。すなわち、制御部１０１によりデータ処理ＩＣ１の特定端子を監視し、例えば特定端子の論理がＨｉレベルからＬｏｗレベルに変化したときに、図６に示すフローにしたがったテスト動作を実行する。このように、ＩＣの特定の端子の状態を検出して不良検出機能を起動させることでテスト起動の利便性が高まる。
【００８２】
また、図６に示すテスト動作において、制御部１０１によりコピージョブのテストモードが起動される場合に、データ出力部１０９は、テスト結果に対応させて特定端子の論理を制御する（例えば、特定端子の論理がＨｉレベルからＬｏｗレベルに変化させる）。このように、不良検出の是非をＩＣの特定の端子に出力することにより、テスト結果を知る上で利便性が高まる。
【００８３】
次に、図６に示すような本実施形態に係るデータ処理ＩＣ１のテスト動作を実行する契機としては、次のような条件が考えられる。すなわち、データ処理ＩＣ１のシステムリセット時である電源の投入時に、図６に示すようなテスト動作を実行する。また、制御部１０１により、データ処理ＩＣ１又はデータ処理ＩＣ１を有するデジタル複写機１０の、低電力モードから通常動作モードへの復帰を監視し、復帰を検出したときにテスト動作を実行する。また、制御部１０１により、データ処理ＩＣ１又はデータ処理ＩＣ１を有するデジタル複写機１０の、通常動作モードから低電力モードへの移行を監視し、移行を検出したときにテスト動作を実行する。また、制御部１０１により、データ処理ＩＣ１を有するデジタル複写機１０等から、コピー機能等、所定の機能動作の要求を検出した際に、当該機能動作に先立ち、当該機能動作に係るテスト動作を実行し、テスト終了後、又は、テスト終了後であってテストの結果当該機能動作が正しく機能している場合に、当該機能動作を実行する。また、制御部１０１により、コピー機能など所定の機能動作の動作終了を検出した場合に当該機能動作に係るテスト動作を実行する。また、制御部１０１により予め決められた周期で定期的にテスト動作を実行する。
【００８４】
また、操作部４から入力されることにより、デジタル複写機１０が、メンテナンスを行うためのサービスモードに入ることが可能である場合には、サービスモードが選択された時点で、予め定められた機能に係るテストを実行する。また、サービスモードにおいて、操作部４に表示される各種選択画面の中から、不良検出機能が選択された場合に、所定の機能動作に係るテスト動作を実行する。
【００８５】
（図１１の説明）
図１１は、本発明のデータ処理ＩＣであるデータ処理ＩＣ３００の機能構成の例の図である。図１１では、データ処理ＩＣ３００が、外部に設けられたメモリ３３０に対し、データの書き込み及びデータの読み出しを行いながら、各手段等が処理を行っている。データ処理ＩＣ３００は、データ受信手段３０７、データ処理手段３０１、データ送信手段３０９、テストモード選択手段３０３、及び、メモリ制御手段３０２を有する。
【００８６】
データ受信手段３０７は、データ処理ＩＣ３００に入力されるデータを受信し、メモリ制御手段３０２等によって、当該データをメモリ３３０に格納させる手段である。データ受信手段３０７は、例えば、スキャナ５によって取得された画像データをメモリ３３０に格納させる。データ受信手段３０７は、また、図示されないハードディスクドライブ等の記憶装置から、データを取得してもよい。データ受信手段３０７は、また、データ処理ＩＣ３００が有するＬＡＮ又は電話回線等のインタフェースであってもよい。
【００８７】
データ受信手段３０７は、データ受信手段３７１、入力データ転送手段３７２、テストデータ生成手段３７３、及び、データ選択手段３７４を有する。データ受信手段３７１は、データ処理ＩＣ３００に入力されるデータを受信する手段である。データ受信手段３７１は、データ処理ＩＣ３００の内部で処理を実行する速度（例えば、データ処理ＩＣ３００がＡＳＩＣの形態を有する場合には、システムクロック等）と、データ処理ＩＣ３００にデータが入力される速度との、差を調整する速度吸収用のバッファである図示されないメモリを有してもよい。
【００８８】
入力データ転送手段３７２は、データ受信手段３７１が受信したデータ等をメモリ制御手段３０２に送信することにより、メモリ３３０に格納させるデータの転送を行う手段である。入力データ転送手段３７２は、メモリ制御手段３０２がバスアービタ機能を有する場合には、メモリ制御手段３０２の転送許可又は不許可の指示に従い、ＤＭＡ転送を行うＤＭＡＣとして構成されてもよい。
【００８９】
テストデータ生成手段３７３は、データ処理ＩＣ３００が有する各処理部等の機能が正しく実現されているか否かを確認するテストのためのデータを生成する。テストデータ生成手段３７３は、例えば、所定の図形又は記号等が、所定の色により描かれた画像のデータを生成する。テストデータ生成手段３７３は、また、圧縮された画像のデータである符号データを生成してもよい。テストデータ生成手段３７３は、さらに、ランダムデータを生成してもよい。テストデータ生成手段３７３は、テストする機能毎に生成するデータの種類を定めても良い。テストデータ生成手段３７３は、また、データ受信手段３７１が受信するデータと、同一の形式を有するデータを生成してもよい。
【００９０】
データ選択手段３７４は、データ受信手段３７１が受信したデータ及びテストデータ生成手段３７３が生成したデータの何れか一方を選択する手段である。データ選択手段３７４は、後述するテストモード選択手段３０３が定めるモードに対応して、データの選択を行ってもよい。
【００９１】
データ処理手段３０１は、本発明のデータ処理ＩＣ３００の機能を実現するための各処理を行う手段である。データ処理ＩＣ３００は、実行する処理が異なる複数のデータ処理手段を有していてもよい。データ処理ＩＣ３００が実行するジョブに対応して、制御部１０１等が一又は複数のデータ処理手段を選択することにより、ジョブを実現することができる。データ処理手段３０１は、データ処理コア手段３１１、入出力データ転送手段３１２、及び、演算手段３１４を有する。
【００９２】
データ処理コア手段３１１は、ジョブを構成する個々の処理のうちの一以上の処理を実行する手段である。データ処理コア手段３１１が実行する処理は、データ処理手段３０１毎に異なるように構成される。
【００９３】
入出力データ転送手段３１２は、メモリ制御手段３０２によって読み出し又は書き込みされるデータを、メモリ制御手段３０２と送受信する手段である。入出力データ転送手段３１２は、メモリ制御手段３０２がバスアービタの機能を有する場合には、メモリ制御手段３０２の転送許可又は不許可の指示に従い、ＤＭＡ転送を行うＤＭＡＣとして構成されてもよい。
【００９４】
演算手段３１４は、データ処理コア手段３１１が出力する処理されたデータに対し、所定の演算を施す手段である。演算手段３１４は、例えば、処理されたデータを圧縮することにより、後述する結果比較手段３１５における処理を容易化してもよい。演算手段３１４は、また、処理されたデータをＣＲＣ符号化してもよい。
【００９５】
なお、演算手段３１４は、必ずしもデータ処理手段３０１に設けられていなくてもよい。データ処理コア手段３１１の出力を、結果比較手段３１５に入力することにより、出力結果に対して演算処理を実行することなく、期待値保持手段３１６が保持する期待値を比較してもよい。
【００９６】
結果比較手段３１５は、データ処理コア手段３１１によって処理され、演算手段３１４によって演算処理が施されたデータと、期待値保持手段３１６が有する期待値とを比較することにより、データ処理コア手段３１１の機能が正しく実現されているか否かを判断する。結果比較手段３１５は、データがＣＲＣ符号化されている場合には、当該ＣＲＣ符号のパリティに基づき、所定のビットをＸＯＲ加算することにより、テストの結果を判定してもよい。
【００９７】
結果比較手段３１５は、また、テストの結果の期待値を保持する期待値保持手段３１６を有してもよい。期待値保持手段３１６は、レジスタとして構成され、テストの内容等に応じて、格納される期待値が変更されてもよい。これにより、複数のテストデータにより機能の確認を行うことができる。
【００９８】
なお、演算手段３１４及び結果比較手段３１５は、データ処理手段３０１が有するデータ処理コア手段３１１の機能が正しく実現されていることを確認する際に、データ処理手段３０１が有していればよい。
【００９９】
データ送信手段３０９は、データ処理ＩＣ３００からデータを出力する機能を有する手段である。データ送信手段３０９は、メモリ３３０に格納されているデータの中から、所定のデータを取得し、データ処理手段３００から出力させる。データ送信手段３０９は、例えば、プロッタ６に対してプロットデータを出力する。データ送信手段３０９は、また、図示されないハードディスクドライブ等の記憶装置に対し、データを出力し格納させてもよい。データ送信手段３０９は、また、データ処理ＩＣ３００が有するＬＡＮ又は電話回線等のインタフェースであってもよい。
【０１００】
データ送信手段３０９は、データ送信手段３９１、出力データ転送手段３９２、演算手段３９３、及び、結果比較手段３９４を有する。データ送信手段３９１は、データ処理ＩＣ３００から出力されるデータを送信する手段である。データ送信手段３９１は、データ処理ＩＣ３００の内部で処理を実行する速度（例えば、データ処理ＩＣ３００がＡＳＩＣの形態を有する場合には、システムクロック等）と、データ処理ＩＣ３００からデータが出力される速度との、差を調整する速度吸収用のバッファである図示されないメモリを有していてもよい。
【０１０１】
出力データ転送手段３９２は、データ送信手段３９１が出力するデータ等をメモリ制御手段３０２より受信することにより、データ処理ＩＣ３００の外部に出力するデータの転送を行う手段である。出力データ転送手段３９２は、メモリ制御手段３０２がバスアービタ機能を有する場合には、メモリ制御手段３０２の転送許可又は不許可の指示に従い、ＤＭＡ転送を行うＤＭＡＣとして構成されてもよい。
【０１０２】
演算手段３９３は、出力データ転送手段３９２が受信したデータに対し、所定の演算を施す手段である。出力データ転送手段３９２が受信するデータは、ジョブに係る全ての処理が終了したジョブ結果のデータである。そこで、演算手段３９３は、例えば、ジョブ結果のデータを圧縮することにより、後述する結果比較手段３９５における処理を容易化してもよい。演算手段３９３は、また、ジョブ結果のデータをＣＲＣ符号化してもよい。
【０１０３】
結果比較手段３９４は、演算手段３９３によって演算処理が施されたデータと、期待値保持手段３９５が有する期待値とを比較することにより、ジョブが正しく実行されているか否かを判断する。結果比較手段３９４は、データがＣＲＣ符号化されている場合には、当該ＣＲＣ符号のパリティに基づき、所定のビットをＸＯＲ加算することにより、ジョブに係るテストの結果を判定してもよい。
【０１０４】
結果比較手段３９４は、また、テストの結果の期待値を保持する期待値保持手段３９５を有してもよい。期待値保持手段３９５は、レジスタとして構成され、ジョブ又はテストの内容等に応じて、格納される期待値が変更されてもよい。これにより、それぞれのジョブに対し、複数のテストデータにより機能の確認を行うことができる。
【０１０５】
テストモード選択手段３０３は、データ処理手段３００が通常の動作を実行する通常モードと、データ処理手段３００の機能が正しく実現されているか否かを判断するテストモードとがある場合に、モードを選択する手段である。テストモード選択手段３０３は、例えば、データ処理手段３００若しくはデータ処理手段３００が設けられているデータ処理システム等の電源立上げ時、低電力モードから通常動作モードへの復帰時、通常動作モードから低電力モードへの移行時、コピー機能等、又は、所定の機能動作の前若しくは後に、テストモードを選択し、データ処理ＩＣ３００のテストが実行されるようにしてもよい。また、テストモード選択手段３００は、所定の時間周期で、定期的にテストモードが選択されるようにしてもよい。また、データ処理ＩＣ３００が設けられているデータ処理システムのメンテナンス等を行うサービスモードにおいて、テストモードが選択されるようにしてもよい。
【０１０６】
メモリ制御手段３０２は、データ処理ＩＣ３００の外部に設けられたメモリへのデータの書き込み又は読み出しの際に、メモリのアドレス生成等の制御を行い、さらに、一又は複数のデータ処理手段３０１、データ入力処理手段３０７、又は、データ出力処理手段３０９からの転送の要求が複数ある場合に、それらの転送の調停を行う。
【０１０７】
なお、図１１は、データ処理ＩＣ３００の外部に設けられたデバイスがメモリである場合の例であるが、本発明のデータ処理ＩＣは、図１１の例に限らず、データ処理手段３０１等が、外部に設けられたデバイスとのデータの送受信を行う手段を有する構成であればよい。
【０１０８】
以上説明した本実施形態に係るデータ処理ＩＣ１のテスト動作の基本的態様や具体的態様を採用することによって、本実施形態は次のような機能ないし作用を奏することができる。すなわち、当該ＩＣをシステム基板に実装した状態、又は、当該ＩＣがデジタル複写機等の装置に組み込まれた状態において、当該ＩＣ又は当該ＩＣが実現するデジタル複写機等の機能に沿ったテストを可能にし、ＬＳＩテスタ等の不良検出用装置を用いることなく、良／不良の判定を行うことができる。
【０１０９】
また、データ入力部のデータ自動生成機能は画像データを生成することによりテスト対象となるデータ処理部の入力データが画像データである場合は、画像に係る処理を行う処理部について、実動作に近いテストを行い、不良検出精度を高めることができる。また、データ入力部のデータ自動生成機能は圧縮された画像のデータである符号データを生成することによりテスト対象となるデータ処理部の入力データが符号データである場合は、伸張等の処理部について、実動作に近いテストを行い、不良検出精度を高めることができる。また、データ入力部のデータ自動生成機能はランダムデータを生成することによりランダムデータを入力することで、算術演算処理を行う処理部について、不良検出精度を高めることができる。
【０１１０】
また、データ出力部の演算機能はＣＲＣ演算を行い、生成されたＣＲＣ符号に対し当該ＣＲＣ符号が有するパリティに基づき所定のビットに対しＸＯＲ加算演算を行うことにより、判定部における処理量を減らすことができる。また、データ処理部又はデータ出力部の判定機能は、複数のデータパスに対応する期待値と比較することによりコピー機能、プリンタ機能、スキャナ機能、ファクシミリ機能等の機能毎に使用するデータ処理部の種類と数とが異なる場合は、実動作に近いテストを行い、不良検出精度を高めることができる。
【０１１１】
また、ＩＣの特定の端子の状態を検出し不良検出機能を起動することによりテスト起動の利便性を高めることができる。また、不良検出の是非をＩＣの特定の端子に出力することによりテスト結果を知る上で利便性を高めることができる。また、電源立上げ時に不良検出機能を起動することにより電源立ち上げのタイミングで発生する不良の解析の場合は、不良解析の利便性を高めることができる。また、低電力モードから通常動作モードへの復帰時に不良検出機能を起動することにより通常動作モードへの復帰のタイミングで発生する不良の解析の場合は、不良解析の利便性を高めることができる。また、通常動作モードから低電力モードへの移行時に不良検出機能を起動することにより停電力モードへの移行のタイミングで発生する不良の解析の場合は、不良解析の利便性を高めることができる。
【０１１２】
また、コピー機能等、所定の機能動作の前に不良検出機能を起動することにより所定の機能動作の開始のタイミングで発生する不良の解析の場合は、不良解析の利便性を高めることができる。また、コピー機能等、所定の機能動作の後に不良検出機能を起動することにより所定の機能動作の終了のタイミングで発生する不良の解析の場合は、不良解析の利便性を高めることができる。また、一定時間経過後定期的に不良検出機能を起動することにより不良解析の利便性を高めることができる。また、サービスモードにおいて不良検出機能を起動することにより不良解析の利便性を高めることができる。
【０１１３】
以上、本発明の実施形態としてＡＳＩＣを取り上げて説明したが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨をそこなわない範囲で変更することが可能である。特にデータ処理ＩＣをシステム基板に実装した状態又はデータ処理ＩＣがデータ処理システム等に組み込まれた状態で、データ処理ＩＣ、システム基板、又は、データ処理システムの機能に沿ったテストを行い得る不良検出機能を有するデータ処理ＩＣであればよい。
【図面の簡単な説明】
【０１１４】
【図１】本発明の実施形態に係るデータ処理ＩＣを適用したデジタル複写機の全体構成を示すブロック図である。
【図２】本実施形態に係るデータ処理ＩＣの内のデータ入力部の構成を示すブロック図である。
【図３】本実施形態に係るデータ処理ＩＣの内のデータ出力部の構成を示すブロック図である。
【図４】本実施形態に係るデータ処理ＩＣの内のデータ処理部の構成を示すブロック図である。
【図５】本発明の実施形態に係るデータ処理ＩＣを適用したデジタル複写機におけるコピー動作の手順を示すフローチャートである。
【図６】本発明の実施形態に係るデータ処理ＩＣのテスト良否の判定処理手順を示すフローチャートである。
【図７】本発明の実施形態に係るデータ処理ＩＣのテストデータ生成手順を示すフローチャートである。
【図８】本発明の実施形態に係るデータ処理ＩＣのデータ処理部におけるテスト動作を示すフローチャートである。
【図９】本発明の実施形態に係るデータ処理ＩＣのデータ出力部におけるテスト動作を示すフローチャートである。
【図１０】本発明の実施形態に係るデータ処理ＩＣを適用したデジタル複写機のコピー動作等の諸機能とデータ処理タスクの関係を示すテーブルである。
【図１１】本発明の実施形態に係るデータ処理ＩＣの機能構成の例の図である。
【符号の説明】
【０１１５】
１、３００  データ処理ＩＣ
２、３  メモリ
４  操作部
５  スキャナ
６  プロッタ
１０  画像形成装置
１１  データ処理コア部
１２、１３、７２、９２  ＤＭＡＣ
１４、９３  演算部
１５、９４  判定部
１６、９５  期待値レジスタ
７１  入力インタフェース部
７３  データ自動生成部
７４  セレクタ
９１  出力インタフェース部
１０１  制御部
１０２  メモリ制御部
１０７  データ入力部
１０９  データ出力部
１１１ａ〜１１１ｎ  データ処理部
１１２  システムバス
３０１  データ処理手段
３０２  メモリ制御手段
３０３  テストモード選択手段
３０７  入力手段
３０９  出力手段
３１１  データ処理コア手段
３１２  入出力データ転送手段
３１４、３９３  演算手段
３１５、３９４  結果比較手段
３１６、３９５  期待値保持手段
３３０  メモリ
３７１  データ受信手段
３７２  入力データ転送手段
３７３  テストデータ生成手段
３７４  データ選択手段
３９１  データ送信手段
３９２  出力データ転送手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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