(57)【要約】【課題】レイアウト面積の増大を抑えつつトランジスタのベース電位を固定する。【解決手段】電源線２とベースとの間に、逆方向となるようにツェナーダイオードＤ１を接続する。スイッチ５がオンした状態でツェナーダイオードＤ１に流れるリーク電流は、定電流回路３の電流Ｉａよりも十分に小さくなるので、ミラー比の誤差が小さくなる。スイッチ５がオフした状態でトランジスタＱ１〜Ｑ４のベースラインの電位が下がると、ツェナーダイオードＤ１のリーク電流が増大するので、ツェナーダイオードＤ１はベース電位の低下を抑えるように作用する。ツェナーダイオードＤ１の素子サイズは、その逆方向の抵抗値と同程度の高い抵抗値を持つ抵抗素子と比較して格段に小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
ベース同士が接続され且つエミッタが共通の電圧線に接続された複数のトランジスタからなるカレントミラー回路において、
前記共通の電圧線と前記共通に接続されたベースとの間に、少なくともＰＮ接合の順方向電圧よりも高いツェナー電圧を有し且つエミッタ・ベース間の順方向に対して逆方向に接続されたツェナーダイオードを設けたことを特徴とするカレントミラー回路。
【請求項２】
前記ツェナーダイオードは、第１導電型拡散層とこれよりも高い不純物濃度を持つ第２導電型拡散層との接合によって形成されており、前記第１導電型拡散層の不純物濃度が１×１０20［／ｃｍ3］以上であることを特徴とする請求項１記載のカレントミラー回路。
【請求項３】
ゲート同士が接続され且つソースが共通の電圧線に接続された複数のＦＥＴからなるカレントミラー回路において、
前記共通の電圧線と前記共通に接続されたゲートとの間に、少なくとも前記ＦＥＴのしきい値電圧よりも高いツェナー電圧を有し且つソース・ゲート間に印加するオン電圧に対して逆方向となるように接続されたツェナーダイオードを設けたことを特徴とするカレントミラー回路。
【請求項４】
ベース同士が接続され且つエミッタが共通の電圧線に接続された複数のトランジスタからなるカレントミラー回路において、
前記共通の電圧線と前記共通に接続されたベースとの間に、エミッタ・ベース間の順方向に対して逆方向となるようにショットキーバリアダイオードを設けたことを特徴とするカレントミラー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのベース電位を固定可能なカレントミラー回路に関する。
【背景技術】
【０００２】
一般的なカレントミラー回路は、ベース同士およびエミッタ同士がそれぞれ共通に接続された複数のトランジスタから構成されている。特許文献１の図１には、これらのトランジスタに加え、共通に接続されたベースと電源線との間に抵抗（Ｒ３、Ｒ６）が接続されたカレントミラー回路が示されている。
【特許文献１】特開２００４−３０１６７０号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図６は、上述した従来のカレントミラー回路の構成を示している。このカレントミラー回路１は、トランジスタＱ１〜Ｑ４と、これらトランジスタＱ１〜Ｑ４のベースと電源線２との間に接続されたプルアップ用の抵抗Ｒ１とから構成されており、定電流回路３の出力電流Ｉａに応じた電流Ｉｂを制御回路４に供給するようになっている。このカレントミラー回路１を含む回路がスリープモードに移行すると、スイッチ５がオフとなり、制御回路４への電流供給が断たれる。
【０００４】
ここで、抵抗Ｒ１は、スイッチ５がオフの状態でトランジスタＱ１〜Ｑ４のベース電位を固定するように作用する。ベース電位が固定されていないと、パンチスルー現象によりトランジスタＱ１〜Ｑ４の空乏層がコレクタ方向に広がり、トランジスタＱ１〜Ｑ４のエミッタからコレクタにリーク電流が流れてしまう。
【０００５】
一方、抵抗Ｒ１を設けると、その抵抗Ｒ１に流れる電流がミラー比の誤差原因となる。例えば、Ｉａ＝５μＡ、Ｒ１＝５００ｋΩの場合、ＰＮ接合の順方向電圧をＶＦとして、抵抗Ｒ１にはＶＦ／５００ｋΩ＝１．４μＡが流れ、トランジスタＱ１〜Ｑ４に流れるコレクタ電流Ｉｂは５μＡ−１．４μＡ＝３．６μＡに減少してしまう。その結果、本来１であるはずのミラー比は０．７２にまで低下する。さらに、５００ｋΩの抵抗Ｒ１のレイアウト面積は７０μｍ×７０μｍ程度（一例）であり、これはパッドの約半分もの大きさとなる。つまり、カレントミラー回路１の電流誤差を低減するために抵抗Ｒ１の抵抗値を高く設定すると、チップ面積が大きくなりコスト高になるという問題があった。
【０００６】
本発明は上記事情に鑑みてなされたもので、その目的は、レイアウト面積の増大を抑えつつトランジスタのベース電位を固定できるカレントミラー回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載した手段によれば、トランジスタのエミッタが接続される電圧線と共通に接続されたベースとの間に、エミッタ・ベース間の順方向に対して逆方向となるようにツェナーダイオードが設けられているので、エミッタ・ベース間電圧が増大する向きにベース電位が変動するとツェナーダイオードの逆方向のリーク電流が増大し、ベース電位の変動が抑えられる。すなわち、ツェナーダイオードの持つ逆方向の抵抗を利用して、トランジスタのベース電位を固定することができる。ツェナー電圧はＰＮ接合の順方向電圧よりも高いので、ツェナーダイオードがオンすることはない。半導体集積回路装置の場合、ツェナーダイオードは、その逆方向の抵抗値と同程度の高い抵抗値を持つ抵抗素子と比較して格段に小さいレイアウト面積で形成可能であるため、レイアウト面積（チップ面積）の増大を抑えつつトランジスタのベース電位を固定することができる。
【０００８】
請求項２に記載した手段によれば、ツェナーダイオードは、第１導電型拡散層とこれよりも高い不純物濃度を持つ第２導電型拡散層との接合によって形成されており、第１導電型拡散層の不純物濃度が１×１０20［／ｃｍ3］以上となっている。この条件を満たすツェナーダイオードは、一般的なツェナーダイオードに比べて逆方向のリーク電流が大きくなる（換言すれば抵抗が低くなる）ので、レイアウト面積の増大を抑えつつ十分なベース電位の固定作用が得られる。
【０００９】
請求項３に記載した手段によれば、ＦＥＴのソースが接続される電圧線と共通に接続されたゲートとの間に、ＦＥＴをオンさせるためにソース・ゲート間に印加するオン電圧に対して逆方向となるようにツェナーダイオードが設けられている。ツェナー電圧はＦＥＴのしきい値電圧よりも高いので、ツェナーダイオードがオンすることはない。本手段によっても、レイアウト面積（チップ面積）の増大を抑えつつＦＥＴのゲート電位を固定することができる。
【００１０】
請求項４に記載した手段によれば、トランジスタのエミッタが接続される電圧線と共通に接続されたベースとの間に、エミッタ・ベース間の順方向に対し逆方向となるようにショットキーバリアダイオードが設けられている。ショットキーバリアダイオードは、他の種類のダイオードと比べて逆方向のリーク電流が大きい特徴がある。従って、ショットキーバリアダイオードの持つ逆方向の抵抗を利用してトランジスタのベース電位を固定することができる。半導体集積回路装置の場合、ショットキーバリアダイオードは、その逆方向の抵抗値と同程度の高い抵抗値を持つ抵抗素子と比較して格段に小さいレイアウト面積で形成可能であるため、レイアウト面積（チップ面積）の増大を抑えつつトランジスタのベース電位を固定することができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照しながら説明する。
図１は、半導体集積回路装置（ＩＣ）として形成されたカレントミラー回路の構成を示しており、図６と同一構成部分には同一符号を付している。このカレントミラー回路１１において、ＰＮＰ形トランジスタＱ１〜Ｑ４のベース同士は接続されており、各エミッタは電源線２（電圧線に相当）に共通に接続されている。電源線２（エミッタ）とベースとの間には、当該エミッタ・ベース間の順方向に対し逆方向となるように（すなわちエミッタ側がカソード（Ｎ）、ベース側がアノード（Ｐ）となるように）ツェナーダイオードＤ１が接続されている。このツェナーダイオードＤ１のツェナー電圧は、ＰＮ接合の順方向電圧ＶＦ（約０．７Ｖ）よりも高くなるように設定されている。
【００１２】
トランジスタＱ１のベースとコレクタは接続されており、そのコレクタ（ベース）とグランド線ＧＮＤとの間には定電流回路３とスイッチ５とが直列に接続されている。また、トランジスタＱ２〜Ｑ４のコレクタは、それぞれ制御回路４に対し電流Ｉｂを供給するようになっている。既述したように、カレントミラー回路１１を含む回路が通常モードからスリープモード（低消費電力モード）に移行すると、スイッチ５がオンからオフに変化する。
【００１３】
図２は、ツェナーダイオードＤ１の（ａ）レイアウト図および（ｂ）縦断面図を示している。このＩＣは、トレンチ素子分離構造を備えている。すなわち、支持基板としてのＮ型シリコン基板１２の上にアイソレーション層としてのＳｉＯ2膜１３が形成されており、その上にＮ＋シリコン層１４が形成されている。このＮ＋シリコン層１４の一部分には、不純物濃度が１×１０20［／ｃｍ3］以上のＮ＋拡散層１５（第１導電型拡散層に相当）が形成されている。このＮ＋拡散層１５は、ツェナーダイオードＤ１のカソードとして作用する。
【００１４】
Ｎ＋拡散層１５の中央部分の表層部には、より高い不純物濃度を持つＰ＋拡散層１６（第２導電型拡散層に相当）が形成されている。このＰ＋拡散層１６は、ツェナーダイオードＤ１のアノードとして作用し、アノード取り出し電極に相当する拡散層を兼ねている。Ｎ＋拡散層１５の表層部には、Ｐ＋拡散層１６を挟んで対向するように、カソード取り出し電極となる一対のＮ＋拡散層１７、１７が形成されている。ツェナーダイオードＤ１とトランジスタＱ１〜Ｑ４との間はトレンチ１８により電気的分離が図られている。このツェナーダイオードＤ１のレイアウト面積は３０μｍ×３０μｍ程度となる。
【００１５】
次に、本実施形態の作用について図３も参照しながら説明する。
図３は、カレントミラー回路１１で用いられるツェナーダイオードＤ１の逆バイアス電流特性と、標準的なリーク電流特性を持つツェナーダイオードＤ２の逆バイアス電流特性を示している。ツェナーダイオードＤ１、Ｄ２のツェナー電圧は、それぞれ４．８Ｖ、５．１Ｖであり、ツェナーダイオードＤ２のＮ＋拡散層１５の不純物濃度は７×１０18［／ｃｍ3］である。ツェナーダイオードＤ１は、ツェナーダイオードＤ２と比較してＮ＋拡散層１５とＰ＋拡散層１６との間の不純物濃度の差が大きいためリーク電流が大きくなっている。ツェナーダイオードＤ１にＶＦの逆バイアス電圧が印加されたとき、ほぼ２００ｎＡのリーク電流が流れる。
【００１６】
ＩＣに電源が供給されていると、電源線２には所定の電圧(例えば定電圧５Ｖあるいはバッテリ電圧１４Ｖ)が供給され続ける。トランジスタＱ１〜Ｑ４のベース電流はコレクタ電流に比べ十分に小さいので無視すると、スイッチ５がオンする通常モードにおいては、定電流回路３の出力電流Ｉａ（５μＡ）のうち上記２００ｎＡだけがツェナーダイオードＤ１に流れ、残る電流４．８μＡはトランジスタＱ１に流れる。トランジスタＱ２〜Ｑ４がトランジスタＱ１と同サイズに形成されている場合、アーリー効果を無視すればトランジスタＱ２〜Ｑ４の出力電流Ｉｂは４．８μＡになり、ミラー比０．９６が得られる。このとき、ツェナーダイオードＤ１がオンすることはない。
【００１７】
これに対し、ベース電位の固定に抵抗を用いた従来構成では、上述したように５００ｋΩの抵抗でもレイアウト面積は７０μｍ×７０μｍ程度となり、この場合に抵抗に流れる電流は１．４μＡ（ミラー比０．７２）となる。従って、抵抗に替えてツェナーダイオードＤ１を用いることにより、ミラー比の誤差原因となる電流を１／７に低減することができ、しかもベース電位を固定するための素子に要するレイアウト面積を従来構成の２０％程度に低減することができる。
【００１８】
一方、スイッチ５がオフするスリープモードにおいては、トランジスタＱ１のコレクタ側がオープン状態となる。この場合、トランジスタＱ１〜Ｑ４のベースラインの電位が下がるとツェナーダイオードＤ１のリーク電流が増大するので、ツェナーダイオードＤ１はベース電位の低下を抑えるように作用する。すなわち、ツェナーダイオードＤ１の持つ逆方向の抵抗を利用してトランジスタＱ１〜Ｑ４のベース電位を固定することができる。これにより、スリープモードにおいて制御回路４に流れ込む電流Ｉｂを確実に遮断することができる。
【００１９】
なお、ここで用いたツェナーダイオードＤ１の逆バイアス電流特性（ＶＦの逆バイアス電圧において２００ｎＡのリーク電流）は、上述したミラー比の誤差原因となる電流を低減するとともに、十分なベース電位の固定作用が得られる適正な特性として選定したものである。電流Ｉａがさらに小さい場合には、電流Ｉａに応じてツェナーダイオードＤ１のリーク電流をより小さく設定すればよい。
【００２０】
以上説明したように、本実施形態のカレントミラー回路１１は、トランジスタＱ１〜Ｑ４のエミッタ・ベース間にツェナーダイオードＤ１を逆方向に設けたので、ツェナーダイオードＤ１が有する逆方向の高い抵抗を用いてベース電位を固定することができる。また、ツェナーダイオードＤ１は、その逆方向の抵抗値と同程度の高い抵抗値を持つ抵抗素子と比較して格段に小さいレイアウト面積で形成可能であるため、従来構成に比べて電位固定に用いる素子のレイアウト面積ひいてはＩＣのチップ面積を低減することができる。この面積低減効果は、特にカレントミラー回路を多用するアナログＩＣにおいてより大きくなる。
【００２１】
（第２の実施形態）
以下、本発明の第２の実施形態について図４を参照しながら説明する。
図４は、ＭＯＳプロセスを用いて製造されたＩＣ内のカレントミラー回路の構成を示しており、図１と同一構成部分には同一符号を付している。このカレントミラー回路２１において、Ｐチャネル型ＦＥＴＱ１１〜Ｑ１４のゲート同士は接続されており、各ソースは電源線２に共通に接続されている。電源線２（ソース）とゲートとの間には、ソース・ゲート間に印加するオン電圧に対して逆方向となるようにツェナーダイオードＤ１１が接続されている。このツェナーダイオードＤ１１のツェナー電圧は、少なくともＦＥＴＱ１１〜Ｑ１４のしきい値電圧Ｖthよりも高くなるように設定されているので、ツェナーダイオードＤ１１がオンすることはない。
【００２２】
本実施形態によっても、第１の実施形態と同様の作用により、ツェナーダイオードＤ１１が有する逆方向の高い抵抗を用いてゲート電位を固定することができる。また、従来構成に比べて電位固定に用いる素子のレイアウト面積ひいてはＩＣのチップ面積を低減することができる。
【００２３】
（第３の実施形態）
図５は、バイポーラプロセスを用いて製造されたＩＣ内のカレントミラー回路の構成を示しており、図１と同一構成部分には同一符号を付している。この図５に示すカレントミラー回路３１は、図１に示すカレントミラー回路１１におけるツェナーダイオードＤ１をショットキーバリアダイオードＤ２１で置き替えた構成となっている。ショットキーバリアダイオードＤ２１は、他の種類のダイオードと比べて逆方向のリーク電流が大きい特徴がある。従って、このショットキーバリアダイオードＤ２１の持つ逆方向の抵抗を利用すれば、第１の実施形態と同様の作用によりトランジスタＱ１〜Ｑ４のベース電位を固定することができ、第１の実施形態と同様の効果が得られる。
【００２４】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
図１では、トランジスタＱ１〜Ｑ４のエミッタが直接電源線２に接続されているが、抵抗を介して電源線２に接続されていてもよい。図４、図５についても同様である。
ＩＣの素子分離構造は、第１の実施形態で説明したトレンチ素子分離構造に限らずＰＮ接合分離、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）等の素子分離構造であってもよい。
【００２５】
Ｎ＋拡散層１５およびＰ＋拡散層１６の不純物濃度は第１の実施形態で説明した数値例に限られず、カレントミラー回路１１に流れる電流、要求されるミラー比の精度、ＩＣ（カレントミラー回路１１）に対するノイズの量などに応じて適宜設定すればよい。
図４において、ツェナーダイオードＤ１１に替えてショットキーバリアダイオードを接続してもよい。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態を示すカレントミラー回路の構成図
【図２】ツェナーダイオードの（ａ）レイアウト図および（ｂ）縦断面図
【図３】ツェナーダイオードの逆バイアス電流特性を示す図
【図４】本発明の第２の実施形態を示す図１相当図
【図５】本発明の第３の実施形態を示す図１相当図
【図６】従来技術を示す図１相当図
【符号の説明】
【００２７】
図面中、１１、２１、３１はカレントミラー回路、２は電源線（電圧線）、１５はＮ＋拡散層（第１導電型拡散層）、１６はＰ＋拡散層（第２導電型拡散層）、Ｄ１、Ｄ１１はツェナーダイオード、Ｄ２１はショットキーバリアダイオード、Ｑ１〜Ｑ４はトランジスタ、Ｑ１１〜Ｑ１４はＦＥＴを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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