(57)【要約】【課題】製造プロセスの違い等に起因したマージン低下があっても、精度よく信号取り込みタイミングを制御する。【解決手段】画素アレイ２１、および、第１テストパルスＴＰ＿ＣＩＳを発生する第１テストパルス発生回路２４Ａを含む撮像デバイス２と、第２テストパルスＴＰ＿ＤＳＰを発生する第２テストパルス発生回路３６、入力回路（フリッププロップ３７）、および、該入力のタイミングを制御する制御回路を含む信号処理装置３と、を有し、制御回路は、第１テストパルスＴＰ＿ＣＩＳと第２テストパルスＴＰ＿ＤＳＰとを比較し、該比較結果に基づいて入力回路の映像信号の取り込みタイミングを制御する。【選択図】図３
2007194963.tif 000002
【特許請求の範囲】
【請求項１】
撮像結果を映像信号として出力する画素アレイ、および、第１テストパルスを発生する第１テストパルス発生回路を含む撮像デバイスと、
第２テストパルスを発生する第２テストパルス発生回路、前記撮像デバイスで発生した前記第１テストパルスまたは前記映像信号を入力する入力回路、および、該入力のタイミングを制御する制御回路を含み、前記入力回路から入力する映像信号ならびに前記第１および第２テストパルスに対し信号処理を行う信号処理装置と、を有し、
前記制御回路は、前記撮像デバイス側から前記入力回路を経由して入力される前記第１テストパルスと、前記信号処理装置内で発生する前記第２テストパルスとを比較し、該比較結果に基づいて前記入力回路の前記映像信号の取り込みタイミングを制御する
カメラ装置。
【請求項２】
前記制御回路は、
基準クロック信号を複数の遅延量で遅延させて位相が異なる複数の取込クロックを生成する遅延回路と、
前記遅延回路からの複数の取込クロックから一の取込クロックを選択するクロック選択回路と、
前記第１および第２テストパルスの比較を行う比較回路と、
前記比較回路の結果から前記クロック選択回路の選択条件を判別する選択信号を生成する手段と、を有し、
前記クロック選択回路は前記選択信号に基づいて一の取込クロックを選択し、前記入力回路に出力する
請求項１に記載のカメラ装置。
【請求項３】
前記第１および第２テストパルスの発生および前記入力回路での前記映像信号の取込タイミング制御を、前記撮像デバイスの水平又は垂直のブランキング期間に行うように、前記撮像デバイスと前記信号処理装置とを同期制御している
請求項１に記載のカメラ装置。
【請求項４】
前記第１および第２テストパルスの発生および前記入力回路での前記映像信号の取込タイミング制御を、前記ブランキング期間ごとに試み、前記テストパルスの比較の結果が出力されるたびに、前記取り込みタイミングの制御を実行する
請求項３に記載のカメラ装置。
【請求項５】
前記撮像デバイスの第１動作クロック信号に同期して生成される前記信号処理装置の第２動作クロック信号に対し、そのパルスが状態遷移するごとに、前記テストパルスの比較を行い、比較結果に応じて前記取込タイミング制御を実行する
請求項１に記載のカメラ装置。
【請求項６】
前記テストパルスの比較では、前記第２動作クロックのパルス立ち上がりタイミングで前記テストパルスの比較を行うことにより、前記第１および第２テストパルスの位相ずれを検出し、前記第２動作クロックのパルス立下りタイミングで前記テストパルスの比較を再度行い、当該比較の結果と前記位相ずれの検出結果から、前記第１テストパルスの幅の変動量を検出し、
検出した第１テストパルスの幅の変動量に応じて前記取り込みタイミングの周期を調整する
請求項１に記載のカメラ装置。
【請求項７】
前記テストパルスの比較の結果に基づく前記取込タイミング制御のパラメータを記憶するメモリを有し、
前記メモリには、製品出荷時に求めたデフォルト値が記憶されている
請求項１に記載のカメラ装置。
【請求項８】
前記テストパルスの比較結果に基づいて前記メモリ内の前記デフォルト値を変更可能に構成されている
請求項７に記載のカメラ装置。
【請求項９】
前記メモリが不揮発性メモリである
請求項８に記載のカメラ装置。
【請求項１０】
入力光に応じた映像信号を発生させる画素アレイと、
画素アレイの映像信号に所定の処理を施す処理回路と、
前記処理後の映像信号を出力する出力インターフェイス部と、
前記出力インターフェイス部に接続される回路ブロックとの製造プロセス及び特性変動の違いに応じて前記映像信号を前記回路ブロックで取り込む際のタイミング調整の基準となるテストパルスを発生させるテストパルス発生回路と、
を有する撮像デバイス。
【請求項１１】
撮像デバイスからの信号を入力する入力インターフェイス部を有し、
前記入力インターフェイス部に、
前記撮像デバイスで発生した第１テストパルス又は前記映像信号を取り込む入力回路と、
当該入力回路がテストパルス又は映像信号を取り込むタイミングを制御する制御回路と、を備え、
前記制御回路は、前記撮像デバイス側から前記入力回路を経由して入力されるテストパルスと、信号処理装置内で発生したテストパルスとを比較し、比較結果に基づいて前記入力回路の前記映像信号の取り込みタイミングを制御する
信号処理装置。
【請求項１２】
撮像デバイスからの映像信号を取り込んで処理する信号処理装置の信号取込タイミング制御方法であって、
前記撮像デバイスと前記信号処理装置の双方でテストパルスを発生させるテストパルス発生ステップと、
前記撮像デバイスで発生させたテストパルスを前記映像信号の取り込み経路と同じ経路から入力し、前記信号処理装置で発生させたテストパルスと比較する比較ステップと、
前記比較の結果に基づいて、前記撮像デバイスからのテストパルスを取り込むタイミングを制御する取込タイミング制御ステップと、
を含む信号処理装置の信号取込タイミング制御方法。
【請求項１３】
前記取込タイミング制御ステップでは、前記映像信号の画素信号パルスが一部欠落することを防止するためのマージンが最大となるように、前記撮像デバイスからの前記テストパルスを取り込むタイミングを設定する
請求項１２に記載の信号処理装置の信号取込タイミング制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像デバイスと、当該撮像デバイスからの映像信号を取り込んで、所定の信号処理を施す信号処理装置とを有し、撮像デバイスから信号処理装置の信号取り込みタイミングを製造プロセスの違い、特性変化等の違いに応じて最適化可能なカメラ装置、そのための構成を有する撮像デバイス及び信号処理装置、並びに、信号処理装置の信号取込タイミング制御方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳイメージセンサ（以下、“ＣＩＳ”と表記する）を用いる画像入力装置（カメラ装置）は、高画素化、高性能化への取り組みが進行している。また、画素セルの高密度化に伴う映像信号読み出しのクロック信号の高周波数化が進展している。
それにともなって、高速化、低消費電力化、画像ノイズへの影響対策等が、カメラ装置の性能を決める上での検討項目になっている。
【０００３】
図９に、カメラ装置の構成例を示す。
図９に例示するカメラ装置１００は、ＣＭＯＳイメージセンサ（ＣＩＳ）１１０と、例えばＤＳＰ(Digital Signal Processor)等の信号処理ＩＣからなるカメラ信号処理部１２０とを備える。
ＣＩＳ１１０は、ＣＭＯＳ画素セルが所定の規則で多数配置されている画素アレイ１１１、及び、画素アレイ１１１からの映像信号を処理するための回路からなる。
この回路は、画素アレイ１１１からのアナログの映像信号を処理するアナログ・フロント・エンド（ＡＦＥ）回路１１２、アナログの映像信号をディジタルに変換するＡ／Ｄコンバータ１１３、出力インターフェイス（出力Ｉ／Ｆ）１１４、及び、これらを制御するタイミング制御部１１５を有する。
信号処理デバイス１２０は、入力インターフェイス（入力Ｉ／Ｆ）１２１、入力Ｉ／Ｆ１２１からの映像信号（画素信号）に所定の処理を施すカメラ処理部１２２、処理後の映像信号を出力するための処理を行う出力Ｉ／Ｆ１２３、クロック生成部１２４及び同期信号生成部１２５を有する。
【０００４】
クロック生成部１２４で、互いに同期したＣＩＳクロック信号ＣＬＫ＿ＣＩＳとＤＳＰクロック信号ＣＬＫ＿ＤＳＰが生成され、同期信号生成部１２５で、互いに同期したＣＩＳ同期信号ＳＹＮＣ＿ＣＩＳとＤＳＰ同期信号ＳＹＮＣ＿ＤＳＰが生成される。
このうちＣＩＳクロック信号ＣＬＫ＿ＣＩＳとＣＩＳ同期信号ＳＹＮＣ＿ＣＩＳは、信号処理デバイス１２０からＣＩＳ１１０に送られる。
【０００５】
この構成のカメラ装置１００では、ＣＩＳ１１０からの信号送出と、ＤＳＰ１２０での信号取り込みとのタイミング制御を、例えば以下のように行っている。
クロック生成部１２４からのＣＩＳクロック信号ＣＬＫ＿ＣＩＳとＤＳＰクロック信号ＣＬＫ＿ＤＳＰは互いに同期が取られていることから、ＣＩＳクロック信号ＣＬＫ＿ＣＩＳを出力Ｉ／Ｆ１１４の映像信号の送出タイミング制御に用い、ＤＳＰクロック信号ＣＬＫ＿ＤＳＰを入力Ｉ／Ｆ１２１の信号取込タイミング制御に用いることができる。この同期が取られた２つのクロック信号を用いて、ＤＳＰ１２０側で映像信号を誤ったタイミングで取り込まないようにしている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記信号の取込タイミング制御では、一般に、ＣＩＳ１１０からＤＳＰ１２０までの映像信号の遅延、ＣＩＳクロック信号ＣＬＫ＿ＣＩＳのＤＳＰ１２０からＣＩＳ１１０までの遅延等を考慮して、取り込みタイミングが最適化される。
【０００７】
ところが、前述した高周波数化によって撮像デバイスの画素データの読み出しレートが高くなり、それに伴って、映像信号を構成する画素データの転送レートも高くする必要がある。このため、映像信号において画素パルス幅、即ち画素データの遷移の間隔が数ナノ秒［ns］のオーダにまで短くなってきており、その取込タイミング制御における画素データが正しいタイミングで取り込めない可能性が高くなっている。この取り込みタイミングに失敗すると、他のデータを誤って取り込み、これが映像ノイズとなって画質低下を招く。
【０００８】
取り込みタイミングエラーの発生原因としては、以前は信号遅延や信号の揺らぎ等が主要因であったが、転送レートの向上に伴って今まで問題とならなかった要因の重要性が増している。
その要因とは、ＣＩＳ１１０とＤＳＰ１２０との製造プロセスの違いと、そのバラツキの違い等による相性に関する要因（第１要因）、更には、使用環境による特性変動などの経時変化要因（第２要因）などである。
転送レートが高くなると、これらの要因で変動する信号の位相ずれやパルス幅変動が、信号取込タイミング制御のマージンを狭くして、その制御を困難なものとしている。
【０００９】
より詳細には前者の第１要因に関し、通常、ＤＳＰ１２０は撮像デバイス（ＣＩＳ１１０）とは異なるプロセスで製造された汎用の信号処理ＬＳＩとして提供される場合が多い。その場合、様々な撮像デバイスに対応可能なように信号処理ＬＳＩの設計がなされて、その製品価値が高められ、また、コスト低減がなされている。したがって、製造プロセスの違いは種々想定され、それらを全て想定して、撮像デバイスからの信号送出タイミングと、それを信号処理ＬＳＩ側で取り込むタイミングを、高転送レート条件下で正確に制御するのは困難を伴う。
また、後者の温度変化要因（第２要因）については、種々想定される製造プロセスで信号取り込みタイミングに関係する要素の温度特性の振る舞いが異なると、それを全て考慮して、高転送レート条件下で正確にタイミング制御するのは困難である。
これらの要因を考慮した精度が高い信号取込タイミング制御の手法は、未だ確立されていないのが現状である。
【００１０】
本発明が解決しようとする課題は、製造プロセスの違い等に起因したマージン低下があっても、精度よく信号取込タイミング制御が可能なカメラ装置と、その制御が実施可能な構成を有する撮像デバイスと信号処理装置とを提供することである。
また、本発明が解決しようとする他の課題は、上記高精度な信号処理装置の信号取込タイミング制御方法を提案することである。
【課題を解決するための手段】
【００１１】
本発明に係るカメラ装置は、撮像結果を映像信号として出力する画素アレイ、および、第１テストパルスを発生する第１テストパルス発生回路を含む撮像デバイスと、第２テストパルスを発生する第２テストパルス発生回路、前記撮像デバイスで発生した前記第１テストパルスまたは前記映像信号を入力する入力回路、および、該入力のタイミングを制御する制御回路を含み、前記入力回路から入力する映像信号ならびに前記第１および第２テストパルスに対し信号処理を行う信号処理装置とを有し、前記制御回路は、前記撮像デバイス側から前記入力回路を経由して入力される前記第１テストパルスと、前記信号処理装置内で発生する前記第２テストパルスとを比較し、該比較結果に基づいて前記入力回路の前記映像信号の取り込みタイミングを制御する。
本発明では好適に、前記制御回路は、基準クロック信号を複数の遅延量で遅延させて位相が異なる複数の取込クロックを生成する遅延回路と、前記遅延回路からの複数の取込クロックから一の取込クロックを選択するクロック選択回路と、前記第１および第２テストパルスの比較を行う比較回路と、前記比較回路の結果から前記クロック選択回路の選択条件を判別する選択信号を生成する手段とを有し、前記クロック選択回路は前記選択信号に基づいて一の取込クロックを選択し、前記入力回路に出力する。
【００１２】
本発明に係る撮像デバイスは、入力光に応じた映像信号を発生させる画素アレイと、画素アレイの映像信号に所定の処理を施す処理回路と、前記処理後の映像信号を出力する出力インターフェイス部と、前記出力インターフェイス部に接続される回路ブロックとの製造プロセス及び特性変動の違いに応じて前記映像信号を前記回路ブロックで取り込む際のタイミング調整の基準となるテストパルスを発生させるテストパルス発生回路とを有する。
【００１３】
本発明に係る信号処理装置は、撮像デバイスからの信号を入力する入力インターフェイス部を有し、前記入力インターフェイス部に、前記撮像デバイスで発生した第１テストパルス又は前記映像信号を取り込む入力回路と、当該入力回路がテストパルス又は映像信号を取り込むタイミングを制御する制御回路とを備え、前記制御回路は、前記撮像デバイス側から前記入力回路を経由して入力されるテストパルスと、信号処理装置内で発生したテストパルスとを比較し、比較結果に基づいて前記入力回路の前記映像信号の取り込みタイミングを制御する。
【００１４】
本発明に係る信号処理装置の信号取込タイミング制御方法は、撮像デバイスからの映像信号を取り込んで処理する信号処理装置の信号取込タイミング制御方法であって、前記撮像デバイスと前記信号処理装置の双方でテストパルスを発生させるテストパルス発生ステップと、前記撮像デバイスで発生させたテストパルスを前記映像信号の取り込み経路と同じ経路から入力し、前記信号処理装置で発生させたテストパルスと比較する比較ステップと、前記比較の結果に基づいて、前記撮像デバイスからのテストパルスを取り込むタイミングを制御する取込タイミング制御ステップとを含む。
本発明では好適に、前記取込タイミング制御ステップでは、前記映像信号の画素信号パルスが一部欠落することを防止するためのマージンが最大となるように、前記撮像デバイスからの前記テストパルスを取り込むタイミングを設定する。
【発明の効果】
【００１５】
本発明によれば、撮像デバイスと信号処理装置との製造プロセスの違い等に起因したマージン低下があっても、撮像デバイスからの映像信号を信号処理装置で精度よく取り込むためのタイミング制御が可能である。
【発明を実施するための最良の形態】
【００１６】
図１は、本実施形態のカメラ装置の構成例を示すブロック図である。
図解したカメラ装置１は、ＣＭＯＳイメージセンサ（ＣＩＳ）２と、例えばＤＳＰ(Digital Signal Processor)等の信号処理ＩＣからなる信号処理デバイス３とを備える。
【００１７】
ＣＩＳ２は、ＣＭＯＳ画素セルが所定の規則で多数配置されている画素アレイ２１、及び、画素アレイ２１からの映像信号を処理するための回路からなる。
この回路は、画素アレイ２１からのアナログの映像信号を処理するアナログ・フロント・エンド（ＡＦＥ）回路２２、アナログの映像信号をディジタルに変換するＡ／Ｄコンバータ２３、及び、出力インターフェイス（出力Ｉ／Ｆ）２４を有する。
ＡＦＥ回路２２は、ノイズ除去、信号を増幅しあるいは信号基準レベルを設定する等の処理を実行し、処理後のアナログの映像信号は、Ａ／Ｄコンバータ２３でディジタルの映像信号に変換され、さらに、出力Ｉ／Ｆ２４にて同期処理等の所定の処理が施された後、信号処理デバイス３に出力される。
ＣＩＳ２は、内部の各部に処理又は制御のためのタイミングを付与するタイミング制御部２５を有する。タイミング制御部２５は、本例の場合、信号処理デバイス３で生成されたＣＩＳ用のクロック信号（以下、ＣＩＳクロック信号という）ＣＬＫ＿ＣＩＳとＣＩＳ用の同期信号（以下、ＣＩＳ同期信号という）ＳＹＮＣ＿ＣＩＳを入力し、これらの信号に基づいてＣＩＳ２の各部の動作タイミングを制御するための信号を生成する。
なお、この図１は、レンズや光学フィルタを含む光学部品、電源回路等を省略している。
【００１８】
信号処理デバイス３は、入力インターフェイス（入力Ｉ／Ｆ）３１、入力Ｉ／Ｆ３１からの映像信号（画素信号）に所定の処理を施すカメラ処理部３２、処理後の映像信号を出力するための処理を行う出力インターフェイス（出力Ｉ／Ｆ）３３を有する。
入力Ｉ／Ｆ３１は、詳細は後述するが、映像信号の入力（取り込み）タイミングを調整することを含む処理を実行する。入力Ｉ／Ｆ３１からの映像信号はカメラ処理部３２に入力され、ここで例えばホワイトバランス調整、補間処理、γ処理などを映像信号に施す。その後、映像信号が出力Ｉ／Ｆ３３を通って後段のデバイスや回路（後段ブロック）に出力される。
信号処理デバイス３内には、さらにクロック生成部３４と同期信号生成部３５が設けられている。クロック生成部３４は、前述したＣＩＳクロック信号ＣＬＫ＿ＣＩＳとＣＩＳ同期信号ＳＹＮＣ＿ＣＩＳを生成し、ＣＩＳ２内のタイミング制御部２５に出力する。
また、クロック生成部３４は、信号処理デバイス（例えばＤＳＰ）３内の各部に動作クロックを付与するＤＳＰクロック信号ＣＬＫ＿ＤＳＰを生成する。同期信号生成部３５は、信号処理デバイス３内の各部の動作タイミングを制御するＤＳＰ同期信号ＳＹＮＣ＿ＤＳＰを生成する。これらの信号は、クロック生成部３４及び同期信号生成部３５から、信号処理デバイス３内の、その信号を必要とする回路に供給される。
【００１９】
図２に、ＣＩＳ２と信号処理デバイス３との間で行われる映像信号の入出力のタイミングを示す。
ＣＩＳ同期信号ＳＹＮＣ＿ＣＩＳを図２（Ａ）に示し、ＣＩＳクロック信号ＣＬＫ＿ＣＩＳを図２（Ｂ）に示す。図１の出力Ｉ／Ｆ２４から出力される信号（ＣＩＳ出力信号Ｓ２）のうち、画素セル出力に基づく映像信号を図２（Ｃ）及び図２（Ｅ）に示し、ＤＳＰクロック信号ＣＬＫ＿ＤＳＰを図２（Ｄ）に示す。ここで、図２（Ｃ）に示す映像信号はＣＩＳからの出力時（又は生成時）の信号であり、以下、“ＣＩＳ映像出力信号ＰＳＯ”と称する。また、図２（Ｅ）に示す映像信号は信号処理デバイスへの取り込み時の信号であり、以下、“ＤＳＰ取込映像信号ＰＳＩ”と称する。
【００２０】
図２（Ｃ）のＣＩＳ映像出力信号ＰＳＯは、ＣＩＳクロック信号ＣＬＫ＿ＣＩＳにおける、たとえばパルスの立ち上がりエッジを基準として出力される。具体的には、ＣＩＳ同期クロック信号ＳＹＮＣ＿ＣＩＳに同期したＣＩＳクロック信号ＣＬＫ＿ＣＩＳのパルスの、例えば立ち上がりエッジのタイミングを基準に、画素信号パルスＰの状態遷移が開始されている。
一方、ＤＳＰ取込映像信号ＰＳＩの対応する画素信号パルスＰは、図２（Ｅ）に示すように、信号遅延、画素信号パルス幅の変動等によって、ＣＩＳ出力時（図２（Ｃ））より位相がずれた信号となる。この位相のずれ量は、システムごとに、また、使用環境（温度等）によって変動する。このため、図示のように、信号取り込みタイミングを与えるＤＳＰクロック信号ＣＬＫ＿ＤＳＰとＤＳＰ取込映像信号ＰＳＩとの位相ずれ量は、出力タイミングを与えるＣＩＳクロック信号ＣＬＫ＿ＣＩＳとＣＩＳ映像出力信号ＰＳＯとの位相ずれ量と異なったものとなり、そのずれ量は変動する。また、動作周波数が高いとクロック制御の難しさから位相ずれが生じやすい。
【００２１】
本実施形態では、この位相ずれがあっても信号の取り込みタイミングによって生じる誤動作を防止することを意図している。そして、信号処理デバイス３側の映像信号の取り込みタイミングを決めるＤＳＰクロック信号ＣＬＫ＿ＤＳＰの位相を変更することで上記誤動作を防止する。
以下、上記意図達成のために設けられた入出力Ｉ／Ｆの構成と、その動作方法を、図面を参照して説明する。
【００２２】
図３は、ＣＩＳ２の出力Ｉ／Ｆ２４と、信号処理デバイス（ＤＳＰ）３の入力Ｉ／Ｆ３１との構成を詳しく示すブロック図である。
図３の出力Ｉ／Ｆ２４には、第１テストパルス発生回路２４Ａが設けられ、入力Ｉ／Ｆ３１内に第２テストパルス発生回路３６が設けられている。
これらの第１及び第２テストパルス発生回路２４Ａ,３６は、理想的には、即ち設計上は同一の持続時間（パルス幅）を有し、擬似的な画素信号パルスと見立てたテストパルスを発生させる。ここでテストパルスの幅（持続時間）は任意であるが、上記のように擬似的な画素信号パルスとするには、画素パルス（画素データの遷移間隔）と同じとすることが望ましい。
【００２３】
ただし、ＣＩＳ２と信号処理デバイス３は、異なる集積回路であり、通常、その製造プロセスが異なる。また、同一のプロセス、あるいは、極めて共通性が高いプロセスで製造されていた場合でも、チップを切り出す前のウェハや製造ロットが異なり、製造上のばらつきも異なる。これらのばらつき要素は設計上で出来るだけ影響を低減できるように考慮されることもあるが、それでも、多少のばらつきによって位相差、パルス幅の差が生じ、これが取り込みエラー、これによる画質低下発生の原因となる。特に近年の画素セルの高密度化、それに伴う読み出しクロックの高周波数化によって、クロックパルス幅が極めて小さくなっており、以前より上記取り込みエラーが生じやすい状況になっている。
【００２４】
本実施形態では、このエラー防止のために、信号処理デバイス３側の映像信号の取り込みタイミングを決めるＤＳＰクロック信号ＣＬＫ＿ＤＳＰの位相を変更するための構成を有している。この構成には、上記第１テストパルス発生回路２４Ａ及び第２テストパルス発生回路３６を含む。
他の構成として、カメラ装置１は、入力Ｉ／Ｆ３１内に、取り込み手段としてのフリップフロップ（ＦＦ）３７、比較回路３８、条件判別回路３９、クロック切換手段としての出力制御回路４０、選択回路４１、任意数（ここでは４つ）の遅延素子Ｄａ,Ｄｂ,Ｄｃ,Ｄｄ及びメモリ４２を有する。このうち比較回路３８、条件判別回路３９、出力制御回路４０等は実際の回路で実現してもよいし、演算部のプログラム上のタスク等として実現してもよい。
なお、図３の入力Ｉ／Ｆ３１内に示す構成のうち、フリップフロップ３７が本発明における「入力回路」の一例に該当し、その他が「制御回路」の実施例における構成要素である。
【００２５】
第１テストパルス発生回路２４Ａは、ＣＩＳ同期信号ＳＹＮＣ＿ＣＩＳを基準とした所定タイミングで、ＣＩＳクロック信号ＣＬＫ＿ＣＩＳに同期してテスト信号（以下、ＣＩＳテストパルスＴＰ＿ＣＩＳという）を発生させ、これを出力バッファ（不図示）経由で出力する。
このＣＩＳテストパルスＴＰ＿ＣＩＳは、ＤＳＰ３内の入力Ｉ／Ｆ３１で、フリップフロップ３７に与えられるクロック信号の、例えばパルス立ち上がりタイミングでＤＳＰ３内に取り込まれ、比較回路３８に出力される。
第２テストパルス発生回路３６は、ＤＳＰ同期信号ＳＹＮＣ＿ＤＳＰを基準とした所定タイミングで、ＤＳＰクロック信号ＣＬＫ＿ＤＳＰに同期し、ＤＳＰテストパルスＴＰ＿ＤＳＰを発生させ、これを比較回路３８に出力する。
【００２６】
比較回路３８は、ＣＩＳ２、ＤＳＰ３で生成された２つのテストパルス、即ちＣＩＳテストパルスＴＰ＿ＣＩＳとＤＳＰテストパルスＴＰ＿ＤＳＰとを、選択回路４１からのクロック信号（ＤＳＰ取込クロック）ごとに論理値比較する。
比較結果は条件判別回路３９に出力され、そこで２つのテストパルスの位相ずれ量、パルス幅の差を検出し、その検出結果から、ＤＳＰ取込クロックの最適化のための選択信号Ｓ３９を生成する（条件判別）。
選択信号Ｓ３９は、次に述べるＤＳＰ取り込みクロックの位相調整に供せられる。
【００２７】
一方、４つの遅延素子Ｄａ〜Ｄｄは、クロック生成部３４で生成されたＤＳＰクロック信号ＣＬＫ＿ＤＳＰを、それぞれ所定の遅延量“ａ”,“ｂ”,“ｃ”,“ｄ”遅延させて、遅延後のクロック信号ＣＬＫＡ,ＣＬＫＢ,ＣＬＫＣ,ＣＬＫＤを選択回路４１に供給する。
選択回路４１は、条件判別回路３９から入力される選択信号Ｓ３９に応じて、上記クロック信号ＣＬＫＡ,ＣＬＫＢ,ＣＬＫＣ,ＣＬＫＤの何れかを選択し、フリップフロップ３７のクロック入力に与える。
これにより、ＤＳＰ取込クロックの位相調整（位相判定テスト）が終了する。
【００２８】
フリップフロップ３７は、映像信号入力時にはＣＩＳ映像出力信号ＰＳＯを入力し、これをＤＳＰ取込映像信号ＰＳＩとして出力する。ＤＳＰ取込映像信号ＰＳＩは、出力制御回路４０を経由して後段ブロックに出力される。
また、フリップフロップ３７は、テスト時には、第１テストパルス発生回路２４Ａで発生され出力されるＣＩＳテストパルスＴＰ＿ＣＩＳを入力し、比較回路３８に出力する。
したがって、上記位相判定テスト後は、フリップフロップ３７に入力される映像信号ＰＳＩは、取り込みエラー確率が最も小さい最適化されたタイミングでＤＳＰ３内に取り込まれる。
取り込み後の映像信号ＰＳＩは、出力制御回路４０を経由して後段ブロックに出力される。
【００２９】
なお、図３の構成では、選択回路４１からの位相調整後のＤＳＰ取込クロック（ＣＬＫＡ〜Ｄ）に応じて、比較回路３８、条件判別回路３９、出力制御回路４０及びメモリ４２を制御している。そのうち比較回路３８は、ＤＳＰ取り込み信号（ＣＬＫＡ〜Ｄ）ごとに論理比較を行うため、また、出力制御回路４０は、入力（取り込み）と同期して出力も行う必要性から、それぞれＤＳＰ取り込み信号（ＣＬＫＡ〜Ｄ）と同期させる必要がある。但し、条件判別回路３９やメモリ４２では、クロック生成部３４からのＤＳＰクロック信号ＣＬＫ＿ＤＳＰをそのまま用いてもよい。
【００３０】
なお、メモリ４２は、条件判定結果又は最適なＤＳＰ取込クロックの識別情報等を保存するための記憶部である。
メモリ４２は必須構成ではないが、カメラ装置１の製品出荷時に上記位相判定テストを行って、ＣＩＳ２とＤＳＰ３の相性によって最適な一の条件判定結果又は最適なＤＳＰ取込クロックの識別情報等をデフォルト値として保存しておくと望ましいことから設けている。この場合、メモリ４２の種類としはＲＯＭで足りる。
また、条件判定結果等の値がデフォルト値から変更される場合にあっては、最新のメモリ保存値を、その時々で更新することが望ましい。これは、電源を切って電源再投入後に、メモリ４２から値を読み出すという、より望ましい制御が可能だからである。この場合、メモリ４２の種類としては不揮発性メモリが望ましい。
【００３１】
また、出力制御回路４０は、出力用のフリップフロップを１段以上有し、ＤＳＰ取込映像信号ＰＳＩの出力タイミングを規定する回路である。さらに、出力制御回路４０は、出力タイミングの遅延量が変更可能に構成することが望ましい。これは、後述するように、選定されたＤＳＰ取込クロックの種類によっては、１クロックパルスを単位とした遅延が必要な場合もある場合を考慮した構成である。
【００３２】
ところで、図９に示すカメラ装置１００は、ＣＩＳ出力特性、ＤＳＰ入力特性に合わせてクロック信号を選択、設定していた。
但し、ノイズ低減のために駆動電流をより小さくした場合、出力遅延のプロセスによるばらつきが大きくなり、取り込みクロックをカメラごとに変更する必要があるが、その対策は施されていない。
【００３３】
これに対し、本実施形態のカメラ装置１では、上述したように、クロックレート高速化に伴い、ＤＳＰへの映像信号の取り込みエラーが発生することを防止するために、図３に示すように、ＣＩＳ２と信号処理デバイス３の特性に合わせ、信号処理デバイス３への映像信号の取り込みクロックが選択できるような構成にしている。また、ＤＳＰ内部のクロック生成部３４で生成されたＣＩＳクロック信号ＣＬＫ＿ＣＩＳ、及び、同期信号生成部３５で生成されたＣＩＳ同期信号ＳＹＮＣ＿ＣＩＳをＣＩＳ２側へ供給している。
ＣＩＳ２では、このＣＩＳ同期信号ＳＹＮＣ＿ＣＩＳを基準として、ＣＩＳ内部のタイミングコントロール制御（出力Ｉ／Ｆ２４の機能）を経由し、ＣＩＳ２からＤＳＰ３側へ電気信号（ＣＩＳ映像出力信号ＰＳＯ及びＣＩＳテストパルスＴＰ＿ＣＩＳ）が送出される。
【００３４】
このＣＩＳテストパルスＴＰ＿ＣＩＳの生成及び送出は、例えば映像信号の水平（Ｈ）又は垂直（Ｖ）のブランキング期間を利用して行うことが望ましい。その場合、当該ブランキング期間内に、ＣＩＳテストパルスＴＰ＿ＣＩＳを用いたＤＳＰクロック信号ＣＬＫ＿ＤＳＰの位相調整を行う（位相判定テスト）。この位相判定により選定された最適位相の一のＤＳＰクロック信号、すなわちクロック信号ＣＬＫＡ,ＣＬＫＢ,ＣＬＫＣ,ＣＬＫＤの何れかを用いて、映像信号出力期間に出力されるＣＩＳ映像出力信号ＰＳＯを、ＤＳＰ３に取り込み、カメラ処理部へ渡される。
【００３５】
図４に、位相判定テスト時にテストパルス間の位相ずれがない場合のタイミングチャートを示す。また、図５に若干の位相ずれが生じた場合を示す。
図４及び図５が、図２の映像信号取り込み時と異なるのは、図４の場合を例とすると以下の如くである。
図２（Ｃ）のＣＩＳ映像出力信号ＰＳＯに代えて図４（Ｃ）でＣＩＳテストパルスＴＰ＿ＣＩＳを示し、図２（Ｄ）のＤＳＰクロック信号ＣＬＫ＿ＤＳＰに代えて図４（Ｄ１）〜（Ｄ４）にＤＳＰ取込クロックＣＬＫＡ〜ＣＬＫＤを示し、図２（Ｅ）のＤＳＰ取込映像信号ＰＳＩに代えて図４（Ｅ）にＣＩＳテストパルスＴＰ＿ＣＩＳを示している。
ここでは、図４（Ｄ１）に示すＤＳＰ取込クロックＣＬＫＡが、図３のクロック生成部３４から出力されるＤＳＰクロック信号ＣＬＫ＿ＤＳＰと同位相であるとしている。つまり、遅延素子Ｄａの遅延量がゼロである場合を示している。
【００３６】
また、図４（Ｆ）に新たに、ＤＳＰテストパルスＴＰ＿ＤＳＰを示している。
このＤＳＰテストパルスＴＰ＿ＤＳＰは、位相比較の基準となるパルスであり、遅延量ゼロ（時間Ｔｄで位相０度）のＤＳＰ取込クロック（図４（Ｄ１））と同位相になっている。これは、図３に示すクロック生成部３４と第２テストパルス発生回路３６が同じＤＳＰ内のチップに形成され、しかもチップ内の距離でも近くに形成されており、さらに、同一の温度特性となるように設計上でパルス位相が厳密に揃えられているからである。なお、パルス位相を厳密に揃えるために同期信号生成部３５からのＤＳＰ同期信号ＳＹＮＣ＿ＤＳＰを用いて同期を取るようにしてもよい。
これに対し、図４（Ｅ）のＣＩＳテストパルスＴＰ＿ＣＩＳは、別な製造プロセスで製造されたＣＩＳ２側で生成されたものであり、信号遅延のほかに、製造プロセスや温度特性等の違いによる位相ずれが生じる可能性がある。実際、図５（Ｅ）では、ＣＩＳテストパルスＴＰ＿ＣＩＳのパルス先頭部分に９０度程度の位相遅れが生じている。
【００３７】
前述したように図５（Ｄ１）のＤＳＰ取込クロックＣＬＫＡは、ＤＳＰクロック信号ＣＬＫ＿ＤＳＰと同位相である。したがって、図５（Ｆ）のＤＳＰテストパルスＴＰ＿ＤＳＰは、ＤＳＰクロック信号ＣＬＫ＿ＤＳＰのパルス立ち上がりで生成されるとすると、時間Ｔｄから時間Ｔａまでは位相遅れがない状態であると定義できる。
この位相遅れがない状態に対して、図５（Ｅ）のＣＩＳテストパルスＴＰ＿ＣＩＳの立ち上がりが、位相９０−１８０度区間の時間Ｔａ〜Ｔｂの間に状態遷移している。したがって、ＣＩＳテストパルスＴＰ＿ＣＩＳのパルス立ち上がりでは、基準となるＤＳＰテストパルスＴＰ＿ＤＳＰに対して９０度程度の位相遅れが生じている。
【００３８】
図６（Ａ）〜図６（Ｄ）にＣＩＳテストパルスＴＰ＿ＣＩＳのパルス立ち上がり位相が順次遅れる場合を示し、図６（Ｅ）に基準となるＤＳＰテストパルスＴＰ＿ＤＳＰを示す。
この図から明らかなように、ＣＩＳテストパルスＴＰ＿ＣＩＳは、パルス立ち上がりの状態遷移が次第に遅れると、図６にて定義されるパルス立ち上がり位相（区間）が、（０−９０）、（９０−１８０）、（１８０−２７０）、（２７０−３６０）、・・・の順でシフトする。
移送が早まる場合は、上記シフトの向きが逆となる。
【００３９】
つぎに、パルス比較と条件判別、並びに、ＤＳＰ取込クロック選択の動作を、図６及び図７を用いて説明する。
図３の比較回路３８が、図４又は図５に示すような比較期間においてクロックの立ち上がりタイミングＴａ,Ｔｂ,Ｔｃ,Ｔｄでテストパルスの遷移状態、即ちハイレベルとローレベルが一致するか否かを調べる。
一致する場合を“○”、不一致の場合を“×”で表記すると図６のようになる。つまり、時間Ｔａでの比較では、ＣＩＳテストパルスＴＰ＿ＣＩＳの取り込み時の同期クロックとしてＤＳＰ取込クロックＣＬＫＡ,ＣＬＫＢ,ＣＬＫＣ,ＣＬＫＤを用いると、この順に、比較結果が“○”,“×”,“×”,“×”となる。
同様に、時間Ｔｂでの比較結果は“○”,“○”,“×”,“×”、時間Ｔｃでの比較結果は“○”,“○”,“○”,“×”、そして、時間Ｔｄでの比較結果は“○”,“○”,“○”,“○”となる。
これをまとめると図７の図表のようになる。
【００４０】
信号取込エラーを防止するには、信号の状態遷移区間を外し、かつ、状態遷移からパルスの立ち上がりと立下りの双方から距離が遠い区間での信号を取り込むようにするとよい。
画素パルス幅はクロック周期の自然数倍で任意であるが、最も取込マージンが狭くなるのは画素パルス幅がクロック周期と同じ場合である。したがって、本実施形態では、その最も取り込みマージンが狭い場合においても、出来るだけマージンを広くとれるようにＤＳＰ取込クロックＣＬＫＡ,ＣＬＫＢ,ＣＬＫＣ,ＣＬＫＤの何れかを選択する。
この制御は、図３の比較回路３８の結果を受けた条件判別回路３９により実行され、制御結果が選択信号Ｓ３９として選択回路４１に出力される。
その結果、選択回路４１から、取込マージンが最も広くなるＤＳＰ取込クロックがフリップフロップ３７に出力され、その信号取り込みタイミングが決定される。
【００４１】
図７の図表には、パルス立ち上がり位相（区間）が、（０−９０）、（９０−１８０）、（１８０−２７０）、（２７０−３６０）の場合に選択されるＤＳＰ取込クロックを示す。
上記区間が（０−９０）で、画素信号が１クロック周期の最も厳しい場合、このパルス立ち上がり区間である（０−９０）区間が１クロック周期で繰り返されることになる。したがって、フロントエンド側及びバックエンド側からの信号取り込みエラーのマージンが同程度となる、（０−９０）区間の位置の中間付近で信号取り込みを行うことが望ましい。そのような信号取り込みが可能なのはＤＳＰ取込クロックＣＬＫＣ又はＣＬＫＤとなる。
同様な理由から選択すべきＤＳＰ取込クロックを選ぶと、図７のようになる。
【００４２】
この位相調整が終了すると、実際の映像信号がフリップフロップ３７で正しく取り込まれる。そして、映像信号は出力制御回路４０を経由して出力される。このとき、出力制御回路４０は、位相判定テストで設定されたＤＳＰ取込クロックに同期して動作することから、映像信号が正しく出力される。
なお、図７に付記したように１クロック位相が１クロック周期ずれる場合は、この出力制御回路４０で位相調整する。
【００４３】
本実施形態では、より望ましい実施例として、テストパルスの立下りでも位相判定テストを行う。これは、テストパルスや画素データパルスのパルス幅が変化する場合もあることを考慮したものである。
詳細な制御は、例えば図４と図５のＤＳＰ取込クロックＣＬＫＡと同じＤＳＰクロック信号ＣＬＫ＿ＤＳＰの立下りタイミングでテストパルスの比較タイミングを規定し、それを基にＤＳＰ取込クロックの選択を、上記と同様に行う。
これにより取り込み対象の信号のパルスに対し、その立ち上がりと立下りの双方で最適なＤＳＰ取込クロックの選択が可能となる。
図８に、その結果を図表にまとめて示す。
【００４４】
本実施形態によれば、以上のような本発明機能をカメラ通常撮像状態のHブランキング期間あるいはＶブランキング期間に動作させることにより、デバイスプロセスバラつきによる位相調整だけでなく、通電時の電源電圧変動や動作温度変動などの影響による位相調整も可能となる。
また、デバイスプロセスバラつきの影響が支配的の場合は、カメラ生産時の工場出荷調整時に、本機能を動作させ、得られた調整結果を、不揮発性メモリたとえばＥＥＰＲＯＭ等に書き込み、市場動作（フィールド動作）時の電源投入時に、不揮発性メモリから調整結果を読み出し、位相調整を行うことにより、解決することが出来る。
【００４５】
本説明では、位相調節機能を、受け側(ＤＳＰ)側のクロック位相で調節したが、受け側の信号のディレイ量調整で実現することも可能である。また、位相調節機能をＣＩＳ側の出力信号の位相調節で行うことも可能である。
本説明では、位相調節機能を、４つのクロックを使ったが、４つ未満のクロック（たとえば２クロック：２位相）や、４つより多いクロック（たとえば、８クロック：８位相）で分解能をあげて性能を上げることが可能である。
【００４６】
本実施形態では以下の利点がある。
プロセスばらつき、温度変化、電源電圧変化などによるＣＩＳから出力された信号の、ＤＳＰ側での信号取り込みエラー、即ち、いわゆるＩ／ＦエラーまたはＡＣスペックエラーと称されるエラーを防止するために、本機能方式により、最適な位相調整を自動的に実施可能である。
また、この位相調整をブランキング期間ごとに試み、調整が必要な場合にのみ信号取り込みタイミングを最適に制御することによって、フィールド動作時に動的かつ適応的に、信号取り込みタイミングを調整することができる高画質カメラ装置を提供できる。
【００４７】
また、上記信号取り込みエラーを、工場出荷時に実施することで、最適な位相調整後の製品を提供可能である。
さらに、デバイス間の入出力Ｉ／Ｆを考慮し、高速高駆動電流タイプを使用していたが、取り込みタイミングを自動的に調整できることから、用途に応じ入出力Ｉ／Ｆの選択が可能になり、たとえば不要輻射対策を施した入出力Ｉ／Ｆの採用が可能となる。
なお、ＤＳＰからのＣＩＳ用のクロック、同期信号が基準となるため、ＤＳＰからＣＩＳへの信号遅延ばらつきが起因となる、位相ずれにも対応して最適な信号取込タイミング制御が可能となる。
【図面の簡単な説明】
【００４８】
【図１】本実施形態のカメラ装置の構成例を示すブロック図である。
【図２】映像信号の伝送時のタイミングチャートである。
【図３】図１を詳細に示すブロック図である。
【図４】テストパルスの伝送時及び比較時にテストパルス間にずれがない場合のタイミングチャートである。
【図５】テストパルス間に若干のずれが生じた場合のタイミングチャートである。
【図６】テストパルスの位相遅れと比較結果を示すパルス波形図である。
【図７】パルス立ち上り位相のみでクロック選択する場合の比較判定結果と選択クロックの対応を示す図表である。
【図８】パルスの立ち上がり位相と立下り位相の双方でクロック選択する場合の同図表である。
【図９】背景技術のカメラ装置の構成例を示すブロック図である。
【符号の説明】
【００４９】
１…カメラ装置、２…ＣＩＳ、３…信号処理デバイス、２４…出力Ｉ／Ｆ、２４Ａ…第１テストパルス発生回路、３１…入力Ｉ／Ｆ、３４…クロック生成部、３５…同期信号生成部、３６…第２テストパルス発生回路、３７…フリップフロップ、３８…比較回路、３９…条件判別回路、４０…出力制御回路、４１…選択回路、４２…メモリ、Ｄａ等…遅延素子、ＰＳＯ…ＣＩＳ映像出力信号、ＰＳＩ…ＤＳＰ取込映像信号、ＣＬＫ＿ＣＩＳ…ＣＩＳクロック信号、ＣＬＫ＿ＤＳＰ…ＤＳＰクロック信号、ＴＰ＿ＣＩＳ…ＣＩＳテストパルス、ＴＰ＿ＤＳＰ…ＤＳＰテストパルス、ＣＬＫＡ,ＣＬＫＢ,ＣＬＫＣ,ＣＬＫＤ…ＤＳＰ取込クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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