(57)【要約】【課題】低電力モバイル装置にＤＣバランシングコントロール信号などのクロック、データ及び制御信号をサポートするシリアルチャンネルを提供する。【解決手段】バッテリーの動力を供給されたコンピューティングデバイスは、単一の直流バランス差動チャンネルとして配置されるチャンネルを有している。信号送信機は、チャンネルに接続される。信号送信機は、クロックエッジ変調された信号をチャンネルに与えるように配置され、クロックエッジ変調された信号は直流バランシングコントロール信号を含んでいる。信号受信機はチャンネルに接続される。信号受信機は、直流バランシングコントロール信号を回復するように配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
単一の直流バランス差動チャンネルとインターフェースで連結するためのチャンネルノードと、
前記チャンネルノードに接続される回路であって、該回路はクロック、データ及び制御信号を多重化し、それらを前記チャンネルノードに与えるように配置されており、クロック信号が直流バランシングコントロール信号を取り込むように変調されるパルス幅であることを特徴とする回路とを備えた信号送信機。
【請求項２】
前記回路は、第１のデューティサイクル位置で低い直流値を指定するように配置される請求項１に記載の信号送信機。
【請求項３】
前記回路は、第２のデューティサイクル位置で高い直流値を指定するように配置される請求項１に記載の信号送信機。
【請求項４】
前記回路は、第３のデューティサイクル位置で変化のない直流値を指定するように配置される請求項１に記載の信号送信機。
【請求項５】
前記回路は、多数の位相信号を発生させる請求項１に記載の信号送信機。
【請求項６】
前記回路は、前記多数の位相信号及び直列化されたデータを処理するために多重化装置を含んでいる請求項５に記載の信号送信機。
【請求項７】
前記回路は、前記多重化装置の出力を処理するために電圧モードドライバを含んでいる請求項６に記載の信号送信機。
【請求項８】
単一の直流バランス差動チャンネルとして配置されるチャンネルとインターフェースで連結するためのチャンネルノードと、
前記チャンネルノードに接続される回路であって、該回路は前記チャンネルノードからのクロック、データ及び制御信号を逆多重化するように配置されており、前記回路がパルス幅変調クロック信号の範囲内で直流バランシングコントロール信号を識別することを特徴とする回路とを備えた信号受信機。
【請求項９】
前記回路は、前記チャンネルからの信号を処理するために増幅器を含んでいる請求項８に記載の信号受信機。
【請求項１０】
前記回路は、前記増幅器からの出力を処理するために遅延ロックループを含んでいる請求項９に記載の信号受信機。
【請求項１１】
前記遅延ロックループは、パルス幅変調器デコーダに対してアプリケーションのための多数の位相信号を発生させる請求項９に記載の信号受信機。
【請求項１２】
前記遅延ロックループは、位相検出器に対してアプリケーションのための多数の位相信号を発生させる請求項１１に記載の信号受信機。
【請求項１３】
バッテリーの動力を供給されたコンピューティングデバイスであって、
単一の直流バランス差動チャンネルとして配置されるチャンネルと、
前記チャンネルに接続される信号送信機であって、クロックエッジ変調された信号を前記チャンネルに与えるように配置されており、前記クロックエッジ変調された信号は、直流バランシングコントロール信号を含んでいる信号送信機と、
前記チャンネルに接続される信号受信機であって、前記直流バランシングコントロール信号を回復するように配置される信号受信機とを備えたバッテリーの動力を供給されたコンピューティングデバイス。
【請求項１４】
前記信号送信機は、電圧モードドライバを含んでいる請求項１３に記載のバッテリーの動力を供給されたコンピューティングデバイス。
【請求項１５】
シリアルデータチャンネルが前記信号受信機でのみ終端されている請求項１３に記載のバッテリーの動力を供給されたコンピューティングデバイス。
【請求項１６】
前記信号送信機に接続されるグラフィックコントローラをさらに備えた請求項１３に記載のバッテリーの動力を供給されたコンピューティングデバイス。
【請求項１７】
前記信号受信機に接続されるディスプレイコントローラをさらに備えた請求項１３に記載のバッテリーの動力を供給されたコンピューティングデバイス。
【請求項１８】
前記信号送信機及び信号受信機は、前記チャンネルにおける共通モード信号を用いて配置情報を交換するように配置される請求項１３に記載のバッテリーの動力を供給されたコンピューティングデバイス。
【請求項１９】
前記信号送信機及び信号受信機は、前記チャンネルを介した双方向データ転送のために配置される請求項１３に記載のバッテリーの動力を供給されたコンピューティングデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、トランジション最小化差動シグナリングシステムにおけるようなシリアル信号の送信に関する。より詳細には、本発明は、直流バランシングコントロール信号を組み込むクロックエッジ変調されたシリアルリンクに関する。
【背景技術】
【０００２】
セルラー電話、個人情報機器（ＰＤＡ）及びポータブルゲームコンソールなどのモバイル装置は、人気が高まり続けている。図１は、そのようなモバイル装置の一例を示すものである。特に、図１は、インターフェース１０４を介してモバイルディスプレイ１０２に接続されるモバイル装置１００を例証している。モバイル装置１００は、中央処理ユニット１０６及びグラフィックコントローラ１０８を含んでいる。モバイルディスプレイ１０２は、液晶ディスプレイなどの表示コントローラ１１０及びディスプレイ１１２を含んでいる。バッテリー１１４は、モバイル装置１１０及びモバイルディスプレイ１０２に動力を供給する。低パワー設計は、このタイプのモバイルアプリケーションでは危険である。
【０００３】
従来のモバイル装置インターフェース１０４は、シングルエンド形フルスイングシグナリングと並列チャンネルを用いる。チャンネルは、多数のラインからなり、例えば、ドットクロック、データイネーブル（ＤＥ）、水平シンク（ＨＳＹＮＣ）、垂直シンク（ＶＳＹＮＣ）、及び他のディスプレイ特有の配置設定などの１８ビットビデオ画素データライン及び制御信号ラインを有する２２ラインから構成される。これらの信号線は、パワー及びスペースを消費する。加えて、それらは、過度の電磁放射を生成する。線の数を低減するために、低電圧スイング差動シグナリングを有するシリアルリンクが用いられ得る。技術的に知られているように、このタイプのシグナリングは、共通モード信号を拒否する一方で、別の信号を増幅する。
【０００４】
小電圧差動信号伝送方式（ＬＶＤＳ）及びデジタルビジュアルインターフェース（ＤＶＩ）は、１８ビット又は２４ビットの画素カラーデータに対して３チャンネルのシリアル差動信号を用いている。加えて、別個のチャンネルがクロック伝送に対して用いられる。上記のアプリケーションでは、電圧スイングは、約４００ｍＶに低減される。
【０００５】
モバイルディスプレイなどの一定のアプリケーションでは、相対的に低いビデオ解像度が受け入れられている。そのような場合、単一のデータチャンネルを用いることが可能である。しかしながら、この状況においては、従来技術は、別個のクロックチャンネルに頼るものである。クロック伝送のために単に専用のチャンネルは、ハードウェアコスト及びパワーを増大させるので、専用のクロックチャンネルを取り除き、クロック、データ及び制御信号を伝送するために単一のチャンネルのみを用いることが望ましい。しかしながら、８０２．３ｚギガビットイーサネット（登録商標）などの従来のネットワークプロトコルが使用される場合、多くの問題が生じる。例えば、ローカルリファレンスクロックは受信機で用いられなければならない。これは、ハードウェアコストを増大させ、送信帯域幅における柔軟性を減少させる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の観点において、低電力モバイル装置にＤＣバランシングコントロール信号などのクロック、データ及び制御信号をサポートするシリアルチャンネルを提供することが望まれる。
【課題を解決するための手段】
【０００７】
本発明は、単一の直流バランス差動チャンネルとして配置されるチャンネルを有するバッテリーを含んでいる。信号送信機は、チャンネルに接続される。信号送信機は、クロックエッジ変調信号をチャンネルに与えるように配置され、この場合、クロックエッジ変調信号は直流バランシングコントロール信号を含んでいる。信号受信機は、チャンネルに接続される。信号受信機は、直流バランシングコントロール信号を回復するように配置される。
【０００８】
本発明は、単一の送信機を含んでいる。信号送信機は、単一の直流バランス差動チャンネルを用いてインターフェースで連結するためのチャンネルノードを有している。回路は、チャンネルノードに接続され、その回路は、クロック、データ、及び制御信号を多重化し、それらをチャンネルノードに与えるように配置される。クロック信号は、直流バランシングコントロール信号を取り込むように変調されるパルス幅である。
【０００９】
本発明はまた、信号受信機を含んでいる。チャンネルノードは、単一の直流バランス差動チャンネルとして配置されるチャンネルを用いてインターフェースで連結する。回路は、チャンネルノードに接続される。その回路は、チャンネルノードからのクロック、データ、及び制御信号を逆多重化するように配置される。その回路は、パルス幅変調クロック信号の範囲内で直流バランシングコントロール信号を識別する。
【００１０】
本発明は、多数の並列チャンネルが信号シリアルチャンネルを減らされるようにすることを許容し、電力消費を低減させる。さらに電力浪費を低減させるために、本発明は、電圧モードドライバで実装され得る。また、追加の電力低減は、ソース（送信元）送信チャンネル端末を取り除き、受信機側のソース（送信元）送信チャンネル端末を単に当てにすることによって成し遂げられ得る。本発明は、高いジッター環境で活発に動作するディレイロックループ（ＤＬＬ）でデータ回復回路を含んでいる。
【発明を実施するための最良の形態】
【００１１】
本発明は、添付図面と関連して記載される以下の詳細な説明を伴ってより十分に評価される。類似の参照数表示は、幾つかの図面の表示にわたって一致する部分を言及している。
【００１２】
本発明は、クロックエッジ変調（ＧＥＭ）を用いている単一チャンネルシリアルリンクを含んでいる。本方式は、また、パルス幅変調（ＰＷＭ）として知られ、選択されたエッジの位置（すなわち、立ち上がりエッジ又は立下りエッジ）を変化させることによって周期的なクロックの上にデータ情報をエンコードし、クロックのパルス幅が変更され、変調される。本発明は、クロック信号、データ及び制御信号を単一のチャンネルを介して伝達するための技術を提供する。
【００１３】
例として、本発明は、クロック信号の立下りエッジを変化させることによって実行され得る。図２Ａに示されるように、データがクロック立下りエッジの位置の変化としてエンコードされる一方で、立ち上がりエッジの位置は固定される。立ち上がりエッジの周期的な出現は、更なるクロック回復機構なしに受信機が入力信号を（例えば１８に）分割することによって“ドットクロック”を単純に発生させるクロック信号の容易な抽出を可能にする。立下りエッジ位置又はクロックパルス幅の変調は、そのクロックに埋め込まれたデータ及び制御信号に対して許容され、ピン数を低減させる。
【００１４】
米国特許番号第６，４６３，０９２号（‘０９２特許）は、このタイプのパルス幅変調技術を利用している。‘０９２特許は、本発明の譲受人に譲渡されており、この結果として参照によって取り込まれている。本発明は、ＤＣバランシングを達成するための‘０９２特許の開示された体系の上で構築するものである。一実施形態では、ＤＣバランシングは、ＤＣバランシングコントロール信号をシリアルリンクに挿入することによって達成される。ＤＣバランシングコントロール信号は、ＤＣバランスを維持し、ＤＣバランスを増大させ、ＤＣバランスを減少させるための信号を含み得る。標準的な技術が、ＤＣバランスコントロール信号を発生させて処理するのに用いられる。本発明の一側面は、クロック及びデータ信号に加えて、ＤＣバランスコントロール信号を単一のシリアルリンクに取り込むことに関するものである。
【００１５】
本発明の一実施形態では、ビット“０”は、バランスを維持するのに必ずしも変化が必要とされないことを指示する５０％デューティサイクルクロックとしてコード化される。他方、ビット“１”は、２５％又は７５％デューティサイクルを用いるかどうかは、ある程度まで送信されるビットのＤＣ値によって決定される。ＤＣ値が公称よりも低い場合、逆に、ビット“１”は７５％としてコード化される。この符号化があれば、単位パルス長（すなわち２５％パルス幅）でカウントされる最大格差は、わずかに２であり、良好なＤＣバランスが達成される。
【００１６】
シリアルリンクはまた、ＨＳＹＮＣ及びＶＳＹＮＣなどの制御信号を伝送するのに用いられ得る。一実施形態では、これらの制御信号は、ＤＥがアサートされない場合に送信される。この事実に影響を与えて、ＤＥが０である状態は、図２（ｂ）に示されるように、２つの連続的な“１＋”又は“１−”としてコード化され、通常の画素データが送信されている間は不可能なシーケンスである（すなわち、ＤＥは１）。この特定のシーケンスは、以下の１６パルス幅変調された記号（symbol）が制御特性を表していることを示している。このように、制御信号は、任意の付加的なチャンネルを必要とすることなしに送信され得る。すなわち、本発明は、単一のチャンネルに関してＤＣバランス及び他の制御情報を送信するための（データが送信されていないときの）ＤＥ０状態に影響を与える。
【００１７】
図３は、本発明の一実施形態に従って配置される送信機３００を例証する。送信機３００は、データ及び制御信号を受信するエンコーダ３０２を含んでいる。例えば、データは、６ビットの赤色の画素データ、６ビットの緑色の画素データ、及び６ビットの青色の画素データである。制御信号は、ＨＳＹＮＣ、ＶＳＹＮＣ、及びＤＥ信号を含み得る。エンコーダ３０２の出力は、並直列変換回路３０４に与えられ、シリアルリンクのためにデータ及び制御情報を直列化する。エンコーダ３０２又は並直列変換回路３０４は、ＤＣバランス制御信号を発生させるのに用いられ得る。
【００１８】
直列化されたデータは、その後、位相同期ループ３１０からの制御入力を受信する多重化装置に与えられる。多重化装置３０６の出力は、チャンネルドライバ３０８に与えられ、この場合、電圧モードドライバは差動クロックエッジ変調信号を生成する。特に、チャンネルドライバ３０８は、正のＣＥＭ信号（ＣＥＭ＋）及び負のＣＥＭ（−）をチャンネルノード３０９に与える。
【００１９】
一実施形態では、位相同期ループ３１０の位相検出器３１２は、参照クロックを８倍し、電圧制御されるオシレータ３１０を用いて動作し、４つのクロック位相０（φ０）、９０（φ１）、１８０（φ２）、及び２７０（φ３）を発生させる。ディバイダ３１４は、多重化されたクロック信号を分割し、フィードバック入力を位相検出器３１２に提供する。送信機は、それがこれらのクロック位相を用いて記号ごとに０に戻らない（ＮＲＺ）ビットを送信しているかのように動作する。位相信号は、多重化装置３０６によって処理される。
【００２０】
図４は、本発明の一実施形態に従って配置されるパルス幅変調４：１多重化装置を例証する。最初のビット４００及び最後のビット４０２は、１及び０にそれぞれ固定される。中間の２ビット（図４のｂ及びｃ）だけが３つの異なる立下りエッジ位置を表すために変化することを必要となる。エンコーダ３０２及び並直列変換回路３０４は、並列の画素データ及び制御信号からこれらの２ビットを発生させるのに用いられ得る。パワー消費はモバイル装置に重要な関係があるため、本発明の一実施形態は、ＣＥＭ送信機におけるオフチップシグナリングに対して電圧モードドライバ３０８を用いている。図５は、本発明の一実施形態に従って用いられ得る既知の電圧モードドライバを例証している。他の従来技術のドライバとは異なり、電圧モードドライバは、電流スタックを有しておらず、それゆえ、それは低い電圧動作が可能である。パワー消費を低減させるために、電圧モードドライバは、１．２Ｖ供給で動作するように設計され、電圧スイングはまた、８０ｍＶに低減される。モバイルディスプレイのリンク範囲は、（数インチより小さく）短く、ＣＥＭ信号は、符号管干渉に対して相対的に安全であるため、８０ｍＶスイングは、受信機の適切な動作を保証するのに十分である。低減されたスイングを備えた電圧モードドライバを用いると、ＣＥＭ送信機は、２７０Ｍｂｐｓで動作するとき１ｍＷ未満の消費となるように実行される。
【００２１】
提案されるＣＥＭリンクに対して、データは、クロック信号に配信され、受信機設計をより単純化する。すなわち、受信機は、多くのシリアルリンク受信機の場合のように、ＮＲＺ位相検出器もローカル周波数基準も必要としない。一実施形態では、本発明は、図６に示されるように、データ回復のために、遅延ロックループ（ＤＬＬ）を用いている。
【００２２】
受信機６００は、差動入力信号ＣＥＭ＋及びＣＥＭ−をチャンネルモード６０３で受信するフロントエンド制限増幅器６０２を有する。増幅器６０２は、ＤＬＬ入力に対して妥当な信号レベルを容易にする。電圧制御遅延線（ＶＣＤＬ）６０４は、８位相遅延されたクロックをサンプルに発生させ、ＣＥＭデータをデコードする。図２（ａ）は、サンプリングクロックと入力ＣＥＭデータとの間のタイミング関係を示している。一実施形態では、サンプラー６０６は、ＣＥＭデータを２つの異なる位相（図２Ａに示されるφ３及びφ５）で調査し、クロック立下りエッジの位置を識別する。
【００２３】
図７は、２つのフリップフロップ７００及び７０２で実装される、サンプラー及びパルス幅変調デコーダ６０６を例証している。各フリップフロップは、φ０信号を受信する一方で、フリップフロップ７００は、φ３信号を受信し、フリップフロップ７０２はφ５信号を受信する。サンプリングされた結果を用いて、ＣＥＭデコーダは、データ及び相違（格差）情報を抽出する。相違情報から、受信機は、ＤＥ、ＨＳＹＮＣ及びＶＳＹＮＣを指示する画素境界及び特定のシーケンスを検出し得る。
【００２４】
図６に示されるように、入力ＣＥＭデータは、それ自身が遅延されたバージョンによってサンプリングされる。そのため、ＤＬＬは、入力クロックが大量のジッターを有していてもデータを回復し得る。十分なロックレンジのＤＬＬを確実にするために、フォルスロック（false-lock）検出を有する位相検出器６０８が用いられ得る。図８Ａは、本発明の一実施形態に従って配置される位相検出器６０８を例証する。ＶＣＤＬの初期遅延は２ｘＴCLKより大きい、すなわち、φ１クロックの立ち上がりエッジが図８（ｂ）の隠れた領域に位置するならば、ｃｏａｒｓｅ＿ｕｐ信号は、高調波（harmonic）ロックを妨げるようにアサートされる。他方、初期遅延が小さいため、ＶＣＤＬ遅延がその最小値に置かれるとき、ＰＤ＿ｒｅｓｅｔ信号は、フォルス・アップ（false up）信号を非活動化するようにアサートされる。これは、図８（ｃ）に示されるように、φ０及びφ４の立ち上がりエッジを比較することによって成し遂げられる。φ４の立ち上がりエッジがφ０とφ８の間に見つけられるならば、位相検出器は、もはや動作可能な信号（up signal）を発生させないが、ＶＣＤＬを低速にする。
【００２５】
本発明のクロックエッジ変調されたシリアルリンクは、標準的な０．１８μｍのＣＭＯＳ技術で製作される。製作さえるチップは、２７０Ｍｂ／ｓで動作するとき１．２Ｖ供給電源で３．１２ｍＷを消費する。
【００２６】
当業者は、本発明が様々な変更と共に実装され得ることを評価するであろう。例えば、シリアルリンクは、スループットを増大させるために多数のリンクで増大され得る。加えて、本発明は、双方向の（全二重伝送）モードで利用され得る。また、差動モード信号が用いられるので、他の目的に対して用いられ得る共通モード信号が存在する。例えば、共通モード信号は、配置データを交換するのに用いられる。配置データは、データフォーマット、（多数の送信機／受信機がバスに接続されるときの）データ送信先、データ指向性、及びその類似のものなどのパラメータを特定し得る。
【００２７】
前述の記載は、説明の目的で、本発明の詳細な理解を提供するために特定の用語を用いた。しかしながら、特別な詳述が本発明を実施するために必要とされないことが当業者には明らかであろう。したがって、本発明の特別な実施形態の前述の記載は、例示及び説明のために与えられている。それらは、網羅的であることを意図したものではないし、開示された正確な形態に本発明を限定することを意図したものでもなく、明らかに多くの変更及び変化が上記の教示から可能である。実施形態は、本発明の原理及びその実際の応用を最良に説明するために選択され記載されており、それによって、それらは他の当業者が本発明及び考えられる特定の利用に適したように様々な変更を有する様々な実施形態を最良に利用することを可能にする。特許請求の範囲及びそれらの均等物が本発明の範囲を定義することが意図されている。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に従って配置されるモバイル装置及びモバイルディスプレイを例証している。
【図２Ａ】本発明の一実施形態に従うＤＣバランスクロックエッジ変調を例証している。
【図２Ｂ】本発明の一実施形態に従って利用される特定文字が埋め込まれたクロックエッジ変調を例証している。
【図３】本発明の一実施形態に従って配置されるクロックエッジ変調される送信機を例証している。
【図４】図３のクロックエッジ変調される送信機で用いられる多重化装置を例証している。
【図５】本発明の一実施形態に従って利用される電圧モードドライバを例証している。
【図６】本発明の一実施形態に従って配置されるクロックエッジ変調される受信機を例証している。
【図７】本発明の一実施形態に従って用いられるクロックエッジ変調されるデコーダを例証している。
【図８Ａ】本発明の一実施形態に従って配置される位相検出回路を例証している。
【図８Ｂ】本発明の一実施形態に従うコース・アップ（coarse-up）信号の利用を例証している。
【図８Ｃ】本発明の一実施形態に従って処理される様々な信号を例証している。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【外国語明細書】
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