(57)【要約】【課題】低消費電力状態の際に不要な動作電流が流れる問題を解消したレギュレータ回路を提供する。【解決手段】第１のオペアンプＯＰ１の出力トランジスタ及び第１の制御ＭＯＳトランジスタＭ１は、通常動作状態の際の動作電流を得るためにトランジスタサイズを大きくし、第２のオペアンプＯＰ２の出力トランジスタ及び第２の制御ＭＯＳトランジスタＭ２は、低消費電力状態の際の動作電流を得るためにトランジスタサイズを小さくする。半導体集積回路の状態に応じて、第１及び第２のオペアンプＯＰ１，ＯＰ２のいずれか一方を選択的に動作させる切り換え回路を配置する。通常動作状態では、高い電流駆動能力の第１のオペアンプＯＰ１及び第１の制御ＭＯＳトランジスタＭ１が動作する。低消費電力状態では、低い電流駆動能力の第２のオペアンプＯＰ２及び第２の制御ＭＯＳトランジスタＭ２が動作する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の制御トランジスタと、
前記第１の制御トランジスタに直列接続された第１及び第２の抵抗と、
第１差動入力端子に基準電圧が印加され、第２差動入力端子に前記第１及び第２の抵抗の接続点の電圧が印加され、その出力が前記第１の制御トランジスタのゲートに印加された第１のオペアンプと、
前記第１及び第２の抵抗に直列接続された第２の制御トランジスタと、
第３差動入力端子に前記基準電圧が印加され、第４差動入力端子に前記第１及び第２の抵抗の接続点の電圧が印加され、その出力が前記第２の制御トランジスタのゲートに印加された第２のオペアンプと、
第１の状態では前記第１のオペアンプを選択して動作させ、第２の状態では前記第２のオペアンプを選択して動作させる切り換え回路と、を備え、
前記第２のオペアンプの電流駆動能力が前記第１のオペアンプの電流駆動能力よりも小さいことを特徴とするレギュレータ回路。
【請求項２】
前記第２のオペアンプの出力トランジスタのトランジスタサイズが前記第１のオペアンプの出力トランジスタのトランジスタサイズに比して小さいことを特徴とする請求項１に記載のレギュレータ回路。
【請求項３】
前記第２の制御トランジスタのトランジスタサイズが前記第１の制御トランジスタのトランジスタサイズに比して小さいことを特徴とする請求項１または請求項２に記載のレギュレータ回路。
【請求項４】
前記切り換え回路は、前記第１の状態の際に、前記第２の制御トランジスタをオフさせるゲート電圧を前記第２の制御トランジスタのゲートに印加し、
前記第２の状態の際に、前記第１の制御トランジスタをオフさせるゲート電圧を前記第１の制御トランジスタのゲートに印加することを特徴とする請求項１乃至請求項３のいずれかに記載のレギュレータ回路。
【請求項５】
前記第１の状態は、マイクロコンピュータの通常動作状態であり、前記第２の状態は、マイクロコンピュータの低消費電力状態であることを特徴とする請求項１乃至請求項４のいずれかに記載のレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧から所望の低電圧を生成するドロップ型のレギュレータ回路に関するものである。
【背景技術】
【０００２】
一般的な半導体集積回路及び従来のレギュレータ回路について図３，図４を参照して説明する。
【０００３】
図３は一般的な半導体集積回路を示すレイアウト図である。マイクロコンピュータ等のＬＳＩチップ１００の中央部には内部回路１０１が設けられている。内部回路１０１はアナログ回路やデジタル回路から構成されている。そして、内部回路１０１の周囲にはＬＳＩチップ１００の外部からの入力信号を受けて内部回路１０１に送るための入力回路、もしくは内部回路１０１からの信号を外部の回路へ出力するための出力回路としての役割を有する回路（以下、これらを総じてＩＯ回路１０２と略称する）が設けられている。また、各回路の動作に必要な所定の電源電圧Ｖｄｄが外部から供給されている。
【０００４】
ここで、ある種のＬＳＩチップ１００では、低消費電力化のために、ＩＯ回路１０２の駆動に直接用いる高電圧の電源電圧Ｖｄｄ（例えば、５ボルト）から、内部回路１０１の駆動に適した所望の低電圧（例えば、３ボルト）を生成することが要求される。そのような低電圧を生成するために、ドロップ型のレギュレータ回路が用いられている。
【０００５】
図４は、従来のドロップ型のレギュレータ回路の回路図である。このレギュレータ回路はソースに電源電圧Ｖｄｄが印加されたＰチャネル型の制御ＭＯＳトランジスタ１０３と、制御ＭＯＳトランジスタ１０３に直列接続された第１及び第２の抵抗１０４，１０５と、第１差動入力端子（−）に基準電圧Ｖｒｅｆが印加され、第２差動入力端子（＋）に前記第１の抵抗１０４と第２の抵抗１０５との接続点の電圧Ｖａが印加され、差動出力端子に前記制御ＭＯＳトランジスタ１０３のゲートが接続されたオペアンプ１０６と、を備え、制御ＭＯＳトランジスタ１０３と第１の抵抗１０４との接続点から出力電圧Ｖｏｕｔを得るものである。なお、基準電圧Ｖｒｅｆは、例えば公知のバンドギャップ型の基準電圧発生回路１０７によって発生されるものである。
【０００６】
レギュレータ回路の技術は例えば、以下の特許文献に記載されている。
【特許文献１】特開２０００−２８４８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
マイクロコンピュータでは、全ての回路が常に動作している必要はなく通常動作状態以外にも低消費電力状態（スタンバイ状態）と呼ばれる様々なモードが存在し、各モードに応じて動作電流が異なっている。例えば、ＨＡＬＴモードでは、ＣＰＵの命令実行を止める。また、ＩＤＬＥモードであれば、さらに他の回路へのクロックの供給を止める。また、ＳＴＯＰモードであればさらにシステムとしての動作クロックそのものの発振を止める。
【０００８】
しかしながら、上述した従来のレギュレータ回路は、通常動作状態において設定した電圧を安定的に保つため、最大の負荷電流を想定して、オペアンプ１０６を構成する出力トランジスタ及び制御ＭＯＳトランジスタ１０３の素子設計がなされていた。そのため、低消費電力状態の際に不要な動作電流が流れるという問題があった。
【課題を解決するための手段】
【０００９】
本発明のレギュレータ回路は、第１の制御トランジスタと、前記第１の制御トランジスタに直列接続された第１及び第２の抵抗と、第１差動入力端子に基準電圧が印加され、第２差動入力端子に前記第１及び第２の抵抗の接続点の電圧が印加され、その出力が前記第１の制御トランジスタのゲートに印加された第１のオペアンプと、前記第１及び第２の抵抗に直列接続された第２の制御トランジスタと、第３差動入力端子に前記基準電圧が印加され、第４差動入力端子に前記第１及び第２の抵抗の接続点の電圧が印加され、その出力が前記第２の制御トランジスタのゲートに印加された第２のオペアンプと、第１の状態では前記第１のオペアンプを選択して動作させ、第２の状態では前記第２のオペアンプを選択して動作させる切り換え回路と、を備え、前記第１のオペアンプの電流駆動能力が前記第２のオペアンプの電流駆動能力よりも大きいことを特徴とする。
【００１０】
また、本発明のレギュレータ回路は、前記第２のオペアンプの出力トランジスタのトランジスタサイズが前記第１のオペアンプの出力トランジスタのトランジスタサイズに比して小さいことを特徴とする。
【００１１】
また、本発明のレギュレータ回路は、前記第２の制御トランジスタのトランジスタサイズが前記第１の制御トランジスタのトランジスタサイズに比して小さいことを特徴とする。
【００１２】
さらにまた、本発明のレギュレータ回路における切り換え回路は、前記第１の状態の際に、第２の制御トランジスタをオフさせるゲート電圧を第２の制御トランジスタのゲートに印加し、第２の状態の際に、第１の制御トランジスタをオフさせるゲート電圧を第１の制御トランジスタのゲートに印加することを特徴とする。
【発明の効果】
【００１３】
本発明のレギュレータ回路によれば、半導体集積回路の様々な状態に応じてレギュレータ回路の電流駆動能力を切り換えることができる。従って、各状態に応じて最適な動作電流を必要分だけ供給することができ、消費電流を低く抑えることができる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明のレギュレータ回路について、図面を参照しながら説明する。
【００１５】
図１は、本発明のレギュレータ回路の回路構成の一例を示している。このレギュレータ回路は、ソースに電源電圧Ｖｄｄが印加されたＰチャネル型の第１の制御ＭＯＳトランジスタＭ１と、第１の制御ＭＯＳトランジスタＭ１のドレインに直列接続された第１及び第２の抵抗Ｒ１，Ｒ２と、一方の差動入力端子（−）に基準電圧Ｖｒｅｆが印加され、他方の差動入力端子（＋）に前記第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点の電圧Ｖａが印加され、その出力が第１の制御ＭＯＳトランジスタＭ１のゲートに印加された第１のオペアンプＯＰ１と、を備えている。
【００１６】
ここで、第１のオペアンプＯＰ１の出力トランジスタ及び第１の制御ＭＯＳトランジスタＭ１は、高い電流駆動能力が必要な場合、つまり、マイクロコンピュータであれば通常動作状態の際の動作電流を得るためにそのトランジスタサイズが大きく設計されているものとする。
【００１７】
また、このレギュレータ回路は、ソースに電源電圧Ｖｄｄが印加され、ドレインが第１及び第２の抵抗Ｒ１，Ｒ２と直列接続されたＰチャネル型の第２の制御ＭＯＳトランジスタＭ２と、一方の差動入力端子（−）に基準電圧Ｖｒｅｆが印加され、他方の差動入力端子（＋）に前記第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点の電圧Ｖａが印加され、その出力が第２の制御ＭＯＳトランジスタＭ２のゲートに印加された第２のオペアンプＯＰ２と、を備えている。
【００１８】
ここで、第２のオペアンプＯＰ２の出力トランジスタ及び第２の制御ＭＯＳトランジスタＭ２は、高い電流駆動能力が必要でない場合、つまり、マイクロコンピュータであれば、低消費電力状態の際の動作電流を得るためにそのトランジスタサイズが小さく設計されているものとする。
【００１９】
従って、第２のオペアンプＯＰ２の出力トランジスタのトランジスタサイズの方が第１のオペアンプＯＰ１の出力トランジスタのトランジスタサイズに比して小さく、また、第２の制御ＭＯＳトランジスタＭ２のトランジスタサイズの方が第１の制御ＭＯＳトランジスタＭ１のトランジスタサイズに比して小さいものである。具体的には例えば、第２のオペアンプＯＰ２の出力トランジスタ、第２の制御ＭＯＳトランジスタＭ２のトランジスタサイズを１０分の１程度に小さくする。ここで、トランジスタサイズというのは、ＧＷ／ＧＬ（ＧＷはチャネル幅，ＧＬはチャネル長）である。
【００２０】
基準電圧Ｖｒｅｆは、基準電圧発生回路１０によって生成され、各オペアンプＯＰ１，ＯＰ２の差動入力端子（−）に供給されている。そして、第１及び第２の制御ＭＯＳトランジスタＭ１，Ｍ２と第１の抵抗Ｒ１との接続点から出力電圧Ｖｏｕｔが出力される。
【００２１】
また、制御信号φに応じて第１及び第２のオペアンプＯＰ１，ＯＰ２のいずれか一方を選択的に動作させる切り換え回路が設けられている。この切り換え回路はオペアンプ内あるいはオペアンプの周辺回路として設けられている。
【００２２】
制御信号φは、半導体集積回路のモード切り換え信号をそのまま使用すればよく、以下の説明では、ロウレベルの制御信号φ（Ｌ）が当該半導体集積回路の通常動作状態の信号であり、ハイレベルの制御信号φ（Ｈ）が低消費電力状態の信号であるとして説明する。
【００２３】
ロウレベルの制御信号φ（Ｌ）が印加された場合は、第１のオペアンプＯＰ１が動作し、第２のオペアンプＯＰ２は動作しない。逆に、ハイレベルの制御信号（Ｈ）が印加された場合は、第１のオペアンプＯＰ１は動作せず、第２のオペアンプＯＰ２が動作する。
【００２４】
このように、本発明では、オペアンプの出力トランジスタ及び制御ＭＯＳトランジスタのトランジスタサイズが異なるものを少なくとも２つ配置し、制御信号φによって、動作するオペアンプを切り換えることができる。
【００２５】
次に、各オペアンプＯＰ１，ＯＰ２及びその周辺回路の具体的な構成例と、その動作について図２（ａ），（ｂ）を参照して説明する。
【００２６】
図２（ａ）は、第１のオペアンプＯＰ１及びその周辺回路を示す。第１のオペアンプＯＰ１は、カレントミラー接続された一対のＮチャネル型ＭＯＳトランジスタ（ＭＮａ１，ＭＮａ２）と、基準電圧Ｖｒｅｆ，電圧Ｖａがそれぞれゲートに印加された一対のＰチャネル型のＭＯＳトランジスタ（ＭＰａ１，ＭＰａ２）と、ゲートに電源電圧Ｖｄｄ（またはバイアス電圧Ｖｂｉａｓ）が印加され、ソースに電源電圧Ｖｄｄが印加されたＰチャネル型の第１の定電流トランジスタ２０と、を備える。
【００２７】
また、第１のオペアンプＯＰ１の出力段には、ソースに電源電圧Ｖｄｄが印加され、ゲートに電源電圧Ｖｄｄ（またはバイアス電圧Ｖｂｉａｓ）が印加されたＰチャネル型の出力トランジスタ３０と、出力トランジスタ３０のドレインとそのドレインが接続され、ゲートがＭＯＳトランジスタＭＰａ２とＭＮａ２の接続点と接続され、ソースが接地されたＮチャネル型の出力トランジスタ３５とを備える。出力トランジスタ３０と３５の接続点から差動出力電圧Ｖ１が出力され、第１の制御ＭＯＳトランジスタＭ１のゲートに印加される。
【００２８】
また、ＭＯＳトランジスタＭＰａ２とＭＮａ２の接続点とそのドレインが接続され、ゲートに制御信号φが印加され、ソースが接地されたＮチャネル型のＭＯＳトランジスタ４０と、ソースに電源電圧Ｖｄｄが印加され、ゲートにインバータＩＮＶ１によって反転された反転制御信号＊φが印加され、ドレインが第１の制御ＭＯＳトランジスタＭ１のゲートと接続されたＰチャネル型のＭＯＳトランジスタ４５と、を備える。
【００２９】
また、第１の定電流トランジスタ２０のゲート及び出力トランジスタ３０のゲートに印加される電圧を制御する制御回路１０を備えている。制御回路１０では、制御信号φに応じてスイッチＳＷ１，ＳＷ２のオン・オフがなされる。
【００３０】
図２（ｂ）は、第２のオペアンプＯＰ２及びその周辺回路を示す。第２のオペアンプＯＰ２は、カレントミラー接続された一対のＮチャネル型のＭＯＳトランジスタ（ＭＮｂ１，ＭＮｂ２）と、基準電圧Ｖｒｅｆ，電圧Ｖａがそれぞれゲートに印加された一対のＰチャネル型のＭＯＳトランジスタ（ＭＰｂ１，ＭＰｂ２）と、ゲートに電源電圧Ｖｄｄ（またはバイアス電圧Ｖｂｉａｓ）が印加され、ソースに電源電圧Ｖｄｄが印加されたＰチャネル型の第２の定電流トランジスタ５０と、を備える。
【００３１】
また、第２のオペアンプＯＰ２の出力段には、ソースに電源電圧Ｖｄｄが印加され、ゲートに電源電圧Ｖｄｄ（またはバイアス電圧Ｖｂｉａｓ）が印加されたＰチャネル型の出力トランジスタ６０と、出力トランジスタ６０のドレインとそのドレインが接続され、ゲートがＭＯＳトランジスタＭＰａ２とＭＮａ２の接続点と接続され、ソースが接地されたＮチャネル型の出力トランジスタ６５とを備える。出力トランジスタ６０，６５のトランジスタサイズは第１のオペアンプＯＰ１の出力トランジスタ３０，３５のトランジスタサイズよりも小さく、電流駆動能力は小さい。出力トランジスタ６０と６５の接続点から差動出力電圧Ｖ２が出力され、第２の制御ＭＯＳトランジスタＭ２のゲートに印加される。
【００３２】
また、ＭＯＳトランジスタＭＰｂ２とＭＮｂ２の接続点とそのドレインが接続され、ゲートにインバータＩＮＶ２によって反転されてた反転制御信号＊φが印加され、ソースが接地されたＮチャネル型のＭＯＳトランジスタ７０と、ソースに電源電圧Ｖｄｄが印加され、ゲートに制御信号φがインバータＩＮＶ２及びインバータＩＮＶ３を介して印加され、ドレインが第２の制御ＭＯＳトランジスタＭ２のゲートと接続されたＰチャネル型のＭＯＳトランジスタ７５と、を備える。
【００３３】
また、第２の定電流トランジスタ５０のゲート及び出力トランジスタ６０のゲートに印加される電圧を制御する制御回路８０を備えている。制御回路８０では、インバータＩＮＶ４によって反転された制御信号＊φが印加され、その信号に応じてスイッチＳＷ３，ＳＷ４のオン・オフがなされる。
【００３４】
制御回路１０，８０及びＭＯＳトランジスタ４０，４５，７０，７５は、マイクロコンピュータの通常動作状態では第１のオペアンプＯＰ１を選択して動作させると共に第２の制御ＭＯＳトランジスタＭ２をオフさせるゲート電圧を第２の制御ＭＯＳトランジスタのゲートに印加し、低消費電力状態では第２のオペアンプＯＰ２を選択して動作させると共に第１の制御ＭＯＳトランジスタＭ１をオフさせるゲート電圧を第１の制御ＭＯＳトランジスタのゲートに印加する切り換え回路としての機能を有する。
【００３５】
次に、上述の回路の動作を説明する。マイクロコンピュータの通常動作状態であって、ロウレベルの制御信号φ（Ｌ）が制御回路１０に印加された場合は、スイッチＳＷ１がオフし、スイッチＳＷ２がオンし、第１の定電流トランジスタ２０及び出力トランジスタ３０のゲートにバイアス電圧Ｖｂｉａｓが印加される。一方、反転制御信号＊φが制御回路８０に印加され、スイッチＳＷ３がオンし、スイッチＳＷ４がオフし、第２の定電流トランジスタ５０及び出力トランジスタ６０のゲートに電源電圧Ｖｄｄが印加される。
【００３６】
従って、第１の定電流トランジスタ２０及び出力トランジスタ３０がオンし、第１のオペアンプＯＰ１は動作し、所定の差動出力電圧Ｖ１が第１の制御ＭＯＳトランジスタＭ１のゲートに印加される。そして、第１の制御ＭＯＳトランジスタＭ１はオンし、レギュレータ回路は所定の出力電圧Ｖｏｕｔを出力する。一方、第２の定電流トランジスタ５０及び出力トランジスタ６０がオフし、第２のオペアンプＯＰ２は動作しない。
【００３７】
また、インバータＩＮＶ２によって、ＭＯＳトランジスタ７０のゲートにはハイレベル（Ｈ）の反転制御信号＊φが印加されて、オンするため、出力トランジスタ６５のゲートはロウレベル（接地電圧）に固定され、出力トランジスタ６５はオフする。
【００３８】
また、ＩＮＶ２，ＩＮＶ３によって、ＭＯＳトランジスタ７５のゲートにはロウレベルの制御信号φが印加されるので、ＭＯＳトランジスタ７５がオンし、これにより、第２の制御ＭＯＳトランジスタＭ２のゲートはハイレベル（電源電圧）に固定されるため、第２の制御ＭＯＳトランジスタＭ２はオフする。
【００３９】
逆に、マイクロコンピュータの低消費電力状態であって、ハイレベルの制御信号φ（Ｈ）が制御回路１０に印加された場合は、スイッチＳＷ１がオンし、スイッチＳＷ２がオフし、第１の定電流トランジスタ２０及び出力トランジスタ３０のゲートに電源電圧Ｖｄｄが印加される。一方、反転制御信号＊φが制御回路８０に印加され、スイッチＳＷ３がオフし、スイッチＳＷ４がオンし、第２の定電流トランジスタ５０及び出力トランジスタ６０のゲートにバイアス電圧Ｖｂｉａｓが印加される。
【００４０】
従って、第２の定電流トランジスタ５０及び出力トランジスタ６０はオンし、第２のオペアンプＯＰ２が動作し、所定の差動出力電圧Ｖ２が第２の制御ＭＯＳトランジスタＭ２のゲートに印加される。そして、第２の制御ＭＯＳトランジスタがオンし、レギュレータ回路は低消費電力状態に最適な動作電流によって所定の出力電圧Ｖｏｕｔを出力する。一方、第１の定電流トランジスタ２０及び出力トランジスタ３０はオフし、第１のオペアンプＯＰ１は動作しない。
【００４１】
また、ハイレベルの制御信号φ（Ｈ）がＭＯＳトランジスタ４０のゲートに印加され、オンするため、出力トランジスタ３５のゲートはロウレベル（接地電圧）に固定される。そのため、出力トランジスタ３５はオフする。
【００４２】
また、インバータＩＮＶ１によって、ＭＯＳトランジスタ４５のゲートにはロウレベルの反転制御信号＊φが印加されるので、ＭＯＳトランジスタ４５がオンし、これにより、第１の制御ＭＯＳトランジスタＭ１のゲートはハイレベル（電源電圧）に固定されるため、第１の制御ＭＯＳトランジスタＭ１はオフする。
【００４３】
以上より、本発明のレギュレータ回路によれば、半導体集積回路の通常動作状態及び低消費電力状態に応じてレギュレータ回路の能力を切り換えることができる。従って、各状態に応じて最適な動作電流を必要分だけ供給することができ、消費電流を低く抑えることが可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明のレギュレータ回路を説明する回路図である。
【図２】本発明のレギュレータ回路を説明する回路図である。
【図３】従来のレギュレータ回路を説明する回路図である。
【図４】従来のレギュレータ回路を説明する回路図である。
【符号の説明】
【００４５】
１０  基準電圧発生回路    ２０  第１の定電流トランジスタ    
３０  出力トランジスタ    ３５  出力トランジスタ    
４０  （Ｎチャネル型）ＭＯＳトランジスタ    
４５  （Ｐチャネル型）ＭＯＳトランジスタ    ５０  第２の定電流トランジスタ
６０  出力トランジスタ    ６５  出力トランジスタ    
７０  （Ｎチャネル型）ＭＯＳトランジスタ
７５  （Ｐチャネル型）ＭＯＳトランジスタ  
８０  制御回路    １００  ＬＳＩチップ    １０１  内部回路
１０２  ＩＯ回路    １０３  制御ＭＯＳトランジスタ    
１０４  第１の抵抗    １０５  第２の抵抗    １０６  オペアンプ
１０７  基準電圧発生回路    Ｍ１  第１の制御ＭＯＳトランジスタ
Ｍ２  第２の制御ＭＯＳトランジスタ    Ｒ１  第１の抵抗    Ｒ２  第２の抵抗
Ｖｄｄ  電源電圧    Ｖｒｅｆ  基準電圧    Ｖａ  差動入力電圧
Ｖｂｉａｓ  バイアス電圧    Ｖ１  差動出力電圧    Ｖ２  差動出力電圧
ＯＰ１  第１のオペアンプ    ＯＰ２  第２のオペアンプ
φ  制御信号    ＊φ  反転制御信号
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４  スイッチ
ＭＮａ１，ＭＮａ２，ＭＮｂ１，ＭＮｂ２  Ｎチャネル型ＭＯＳトランジスタ
ＭＰａ１，ＭＰａ２，ＭＰｂ１，ＭＰｂ２  Ｐチャネル型ＭＯＳトランジスタ
【図１】
2007128454.tif 000003
【図２】
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【図３】
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【図４】
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