(57)【要約】【課題】過剰消去セルを速やかに修復し、消去後閾値ばらつき低減の実現を可能とした不揮発性半導体装置を提供することを主要な目的とする。【解決手段】１セルにソース、ドレイン、電荷蓄積領域およびゲートを持ち、該電荷蓄積領域に蓄えられた電荷量の増減により記憶機能を有する１トランジスタ構成のメモリセルを複数個配置した、電気的に書込み／消去が可能な半導体記憶装置の、１ブロック単位での過剰消去セルの修復方法であって、選択された特定のメモリセルの修復動作における閾値確認のための読出し時の際に、該特定のメモリセルが属する同一ワード線上に存在する少なくとも一部の非選択メモリセルのドレインへ電位を与え、該非選択メモリセルの電荷蓄積領域に電子を供給する。【選択図】図５
2007128608.tif 000002
【特許請求の範囲】
【請求項１】
１セルにソース領域、ドレイン領域、電荷蓄積領域およびゲートを持ち、該電荷蓄積領域に蓄えられた電荷量の増減により記憶機能を有する１トランジスタ構成のメモリセルを複数個配置した、電気的に書込み／消去が可能な半導体記憶装置において、
前記複数個のメモリセルのそれぞれに設けられ、前記ドレイン領域に第１の電位を与え、かつ前記ゲートに第２の電位を与え、それによってチャネルの形成有無を判定するデータの読出し動作を実現する手段と、
選択された特定のメモリセルの読出し動作中において、該メモリセルが属する同一ワード線上に存在する少なくとも一部の非選択メモリセルのドレイン領域へ第３の電位を与え、それによって該非選択メモリセルの電荷蓄積領域に電子を供給し、過剰消去セルを修復する手段と、を備えることを特徴とする半導体記憶装置。
【請求項２】
第１導電型の半導体基板を備え、
前記複数のメモリセルのそれぞれは、前記半導体基板内に配置された第１導電型の第１ウェル領域と、前記第１ウェル領域内に形成された第２導電型の前記ソース領域及びドレイン領域とを有し、
前記電荷蓄積領域は、前記ソース領域及びドレイン領域の間に形成されるチャネル領域の上に絶縁膜を隔てて設けられ、第２導電型を有し、
前記ゲートは、層間絶縁膜を介して、前記電荷蓄積領域の上に設けられている、請求項１に記載の半導体記憶装置。
【請求項３】
それぞれのメモリセルのチャネル長が２００ｎｍ未満であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記ドレイン領域から前記チャネル領域への、ドレイン拡散層の伸び量が８０ｎｍ以下である、請求項２に記載の半導体記憶装置。
【請求項５】
当該半導体記憶装置は、ＮＯＲ型のアレイ構成を用いている、請求項１に半導体記憶装置。
【請求項６】
１セルにソース、ドレイン、電荷蓄積領域およびゲートを持ち、該電荷蓄積領域に蓄えられた電荷量の増減により記憶機能を有する１トランジスタ構成のメモリセルを複数個配置した、電気的に書込み／消去が可能な半導体記憶装置の、１ブロック単位での過剰消去セルの修復方法であって、
選択された特定のメモリセルの修復動作における閾値確認のための読出し時の際に、該特定のメモリセルが属する同一ワード線上に存在する少なくとも一部の非選択メモリセルのドレインへ電位を与え、該非選択メモリセルの電荷蓄積領域に電子を供給することを特徴とする過剰消去セルの修復方法。
【請求項７】
前記同一ワード線上に存在する全ての非選択メモリセルのドレインに電位を与えて、全ての非選択メモリセルの電荷蓄積領域に電子を供給する請求項６に記載の過剰消去セルの修復方法。
【請求項８】
前記選択された特定のメモリセルの修復動作における閾値確認のための読出し時の際に、前記特定のメモリセル以外の全てのブロック内のメモリセルのドレインに電位を与え、これらのメモリセルの電荷蓄積領域に電子を供給することを特徴とする請求項６に記載の過剰消去セルの修復方法。
【請求項９】
前記半導体記憶装置は、ＮＯＲ型のアレイ構成を用いている、請求項６に記載の過剰消去セルの修復方法。
【請求項１０】
１セルにソース、ドレイン、電荷蓄積領域およびゲートを持ち、該電荷蓄積領域に蓄えられた電荷量の増減により記憶機能を有する１トランジスタ構成のメモリセルを複数個配置した、電気的に書込み／消去が可能な半導体記憶装置の、１ブロック単位での過剰消去セルの修復方法であって、
選択された特定のメモリセルのソフトプログラム時に、該特定のメモリセルが属する同一ワード線上に存在する少なくとも一部の非選択メモリセルのドレインへ電位を与え、該非選択メモリセルの電荷蓄積領域に電子を供給することを特徴とする過剰消去セルの修復方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に電気的に書込み／消去が可能な半導体記憶装置に関し、より特定的には、過剰消去セルを修復する手段を備えた、ＮＯＲ(否定論理和)型のアレイ構成を用いる半導体記憶装置に関する。本発明はまた、過剰消去セルを速やかに修復し、消去後閾値ばらつき低減の実現を可能とした過剰消去セルの修復方法に関する。
【背景技術】
【０００２】
最も一般的に用いられているフラッシュメモリとしては、図６に示すようなＥＴＯＸ(Ｉｎｔｅｌの登録商標)が挙げられる。この基本的構造のメモリセルは、基板(ウェル)１１の表面に形成されたソース１２とドレイン１３を有し、これらのソース・ドレイン間のチャネル領域１４上に、トンネル酸化膜１５を介して浮遊ゲートＦＧが形成され、さらに層間絶縁膜１６を介して制御ゲートＣＧが形成されている。
【０００３】
このＥＴＯＸ型のフラッシュメモリの動作原理について述べる。表１に示すように、書込み動作では、制御ゲートＣＧに例えば８．５Ｖを印加し、ソース１２に基準電圧として例えば０Ｖ、ドレイン１３に例えば４．６Ｖの電圧を印加する。
【表１】
2007128608.tif 000003
【０００４】
なお、表１のドレイン印加電圧「４．６Ｖ/０Ｖ」とは、選択されたメモリセルのドレインに４．６Ｖを印加し、非選択メモリセルのドレインに０Ｖを印加するという意味である。これにより、図７に示すように、チャネル領域１４では、多くの電流が流れ、ドレイン端の電界が高い部分で、チャネルホットエレクトロン（ＣＨＥ）が発生し、浮遊ゲートＦＧに電子が注入され、メモリセルの閾値が上昇する。図８に例示するように、書込み状態の閾値電圧分布は、平均値が５．０Ｖ、下限が４．５Ｖとなる。
【０００５】
また、表１に示すように、消去動作では、制御ゲートＣＧに例えば−８．５Ｖ、基板(チャネル領域)に例えば＋６Ｖを印加し、ドレイン及びソースをオープンにする。これにより、図９に示すようにチャネル領域２６と浮遊ゲートＦＧ間のトンネル酸化膜に強い電界が印加され、Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅｉｍトンネリング現象により、浮遊ゲートＦＧからチャネル領域２６へ電子が引き抜かれて、閾値が低下する。図８に例示するように、消去状態の閾値電圧分布は、上限が２．５Ｖ、下限が０．５Ｖとなる。
【０００６】
なおこの消去動作は、図９に示すような、メモリセルを配置したウェルのみに正電位の印加が可能な、ｐ-ウェル２３の外側にｎ-ウェル２２を配したトリプルウェル構造を用いたメモリセルに対して行われる。すなわち、ｐ型基板２１の表面にｎ-ウェル２２が形成され、このｎ-ウェル２２内にｐ-ウェル２３が形成され、さらにそのｐ-ウェル２３にメモリセルを形成する。ｐ-ウェル２３の電位がｐ型基板２１へ流れ込まないように、ｎ-ウェル２２に対しても正電位(例えば＋６Ｖ)を印加する。なおｐ-ウェルの外側にｎ-ウェルを配しない、トリプルウェル構造を用いないフラッシュメモリの消去方法としては、制御ゲートＣＧに例えば−８．５Ｖ、ソースに例えば＋４Ｖ、基板に例えば０Ｖを与えることで、ソース端で電子を引き抜きメモリセルの閾値を低下させる方法があるが、ソース端で発生するホットホールによりメモリセルの信頼性が劣化する為、現在は主流ではない。
【０００７】
また、表１に示すように、読出し動作では、図６においてドレイン１３に例えば１Ｖを印加し、制御ゲートＣＧに例えば５Ｖを印加する。メモリセルが消去状態にあり、閾値が低い場合、メモリセルに電流が流れて、“１”と判定される。一方、メモリセルが書込み状態にあり、閾値が高い場合、メモリセルに電流が流れず、“０”と判定される。
【０００８】
図１０は、このようなメモリセルを用いたフラッシュメモリのアレイ構成を例示している。図から判る様に、このタイプのアレイ構成はＮＯＲ型のアレイ構成である。このようなアレイ構成において、図８に示したような閾値電圧分布になった場合、以下に示す問題点がある。
【０００９】
このチャネル消去後の閾値電圧分布は、基本的に、図８に示す消去状態のような分布になる。ここで、消去と書込みを繰り返した後に、特性が変化した場合を考えてみる。例えば、図１０の○印を付したメモリセルＭ（０，１２７）の閾値が例えば過剰消去されて負の閾値(例えば-０．３Ｖ)をもち、△印を付したメモリセルＭ（０，１）が書込み状態(例えば、閾値が４．５Ｖ)になったとする。この場合に、△印を付したメモリセルＭ（０，１）のデータを読出すとき、△印を付したメモリセルＭ（０，１）は、閾値が４．５Ｖ以上と非常に高いので、電流が流れない。しかしながら、○印を付したメモリセルＭ（０，１２７）は、閾値が負の値なので、非選択状態、つまりワード線ＷＬ１２７が０Ｖであっても、電流が流れる。従って、ビット線ＢＬ０に１Ｖを印加してビット線ＢＬ０を流れる電流を検出すると、結果的に、△印を付したメモリセルＭ（０，１）のデータが“１”(閾値が低い状態)と判断され、誤読出しが生じる。このことから判る様に、ＮＯＲ(否定論理和)型のフラッシュメモリでは、アレイ内で負の閾値を持つことが許されない。
【００１０】
この点を解決する手法として、フラッシュメモリでは、通常、図１１に示すような消去アルゴリズムが用いられている(例えば特許文献１参照)。この消去アルゴリズムでは、消去動作をブロック単位で一括して行う。具体的には、あるブロックに対する消去動作がスタートすると、最初に、そのブロック内の全てのメモリセルに対して書込み動作を行う(消去前書込み。Ｓ５０１)。これにより、そのブロック内のメモリセルの閾値は全て高い閾値(例えば４．５Ｖ以上)となる。続けて、そのブロック内の全てのメモリセルに対して消去パルスを印加する(Ｓ５０２)。この消去パルス印加は、ベリファイ動作によって閾値を検証しながら、全てのメモリセルが所定の値(例えば２．５Ｖ)以下になるまで続けられる(Ｓ５０３〜Ｓ５０６)。次に、そのブロック内に、負の閾値をもつメモリセルが存在していないことを確認する。現実的には、０．５Ｖ以下の閾値がないことを確認する(Ｓ５０７)。もしアレイ内に負の閾値をもつメモリセルが存在すれば、そのメモリセルに繋がるビット線上の全てのメモリセルに対して、ソフトプログラム動作(軽度の書込み)が実行される(Ｓ５０８)。
【００１１】
なお、ソフトプログラム動作とは、メモリセルに対してその動作を行ったことにより生じる閾値シフトが、本来の書込み動作を行ったことにより生じる閾値シフトに比して少ないような、軽度の書込みを行う動作を意味している。ソフトプログラム動作の電圧印加条件は、例えば図４に示すようなトリプルウェル構造のメモリセルでは、制御ゲートＣＧ(ワード線)に６Ｖ、ドレイン２５(ビット線)に６Ｖ、ソース２４(ソース線)に０Ｖ、p-ウェル２３に０Ｖ、n-ウェル２２に３Ｖを印加する。これにより、チャネルホットエレクトロンにより浮遊ゲートＦＧに電子を注入して、閾値を若干高める。ソフトプログラム動作とベリファイ動作は、そのブロックに負の閾値をもつメモリセルが無くなり、全て正の閾値(現実的には０．５Ｖ以上)となるまで繰り返される(図１１のＳ５０９〜Ｓ５１１)。このようにして、そのブロック内に負の閾値をもつメモリセルが存在しないようにする。
【００１２】
【特許文献１】特開平５-１８２４８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記フラッシュメモリの消去アルゴリズムでは消去後のメモリセルの閾値が特定の閾値(例えば０．５Ｖ以上)となるまで、ソフトプログラム動作とベリファイ動作が何度か繰り返される。この繰り返す回数が多くなる程、消去動作全体に必要な時間が増大する。
【００１４】
繰り返す回数を抑える為に、より早く閾値が収束するようソフトプログラム動作の印加電圧条件を強めると、収束する閾値のばらつきが増加する。通常、消去状態の閾値電圧分布は、図８に例示するように、上限が２．５Ｖ程度、下限が０．５Ｖ程度となるが、ソフトプログラム動作の印加電圧条件を強めた場合、この上限の閾値が増加する。読出し動作は、収束した上限の閾値以上の電位をワード線に与えることで行う為、ソフトプログラム動作の印加電圧の増加は読出し電圧の増加を招き、不都合となる。このことはフラッシュメモリの低電圧化や多値化に対して大きな障害となる。
【００１５】
昨今のメモリセルの縮小化により、個々のメモリセルの構造自体のばらつきは増え、消去時におけるＦｏｗｌｅｒ-Ｎｏｒｄｈｅｉｍトンネリング現象による浮遊ゲートからの電子の引き抜きの程度の差異の生じ方も大きくばらつくようになり、図１２に例示するように消去パルス印加直後の閾値ばらつきが増加している。消去パルス印加直後の閾値ばらつきが増加すれば、この閾値修復に必要な時間も増大することになり、結果的に一連の消去動作の時間が長くなる。このような状況により、過剰消去セルを速やかに修復し、消去後閾値ばらつきを低減する技術が強く望まれている。
【００１６】
本発明は、上記のような課題を解決するためになされたものであり、過剰消去セルを速やかに修復し、消去後閾値ばらつき低減の実現を可能とした不揮発性半導体装置を提供することを目的とする。
【００１７】
本発明の他の目的は過剰消去セルを速やかに修復し、消去後閾値ばらつき低減の実現を可能とした過剰消去セルの修復方法を提供することにある。
【００１８】
本発明の他の目的は、消去動作も時間短縮が実現するように改良された過剰消去セルの修復方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明にかかる半導体記憶装置は、１セルにソース領域、ドレイン領域、電荷蓄積領域およびゲートを持ち、該電荷蓄積領域に蓄えられた電荷量の増減により記憶機能を有する１トランジスタ構成のメモリセルを複数個配置した、電気的に書込み／消去が可能な半導体記憶装置にかかる。上記複数個のメモリセルのそれぞれに、上記ドレイン領域に第１の電位を与え、かつ上記ゲートに第２の電位を与え、それによってチャネルの形成有無を判定するデータの読出し動作を実現する手段が設けられている。当該装置は、さらに、選択された特定のメモリセルの読出し動作中において、該メモリセルが属する同一ワード線上に存在する少なくとも一部の非選択メモリセルのドレイン領域へ第３の電位を与え、それによって該非選択メモリセルの電荷蓄積領域に電子を供給し、過剰消去セルを修復する手段を備える。
【００２０】
フラッシュメモリのメモリセルに対し、ゲートに読出し時に印加する程度(例えば５Ｖ)の電位を与えた状態で、ドレインに例えば４Ｖ程度の電位を与えると、本来であればそのメモリセルの閾値は変化しないが、メモリセルのサイズにある条件を満たしている場合、浮遊ゲートに電子が供給され、図１に示すように閾値が増加する現象が起こる。この現象をメモリセルアレイの消去時に適用すると、ある選択メモリセルの過剰消去の修復中(ベリファイ時)に、同一ワード線上に接続する非選択メモリセルのドレインへ例えば４Ｖを与えれば、そのセルの閾値を増加させることができる。すなわち、選択メモリセルの過剰消去修復中に同時に、バックグラウンドで過剰消去された他のメモリセルの修復の一部を行うことができる。なおセルが適切な閾値の範囲内に収まるよう消去されていればこの現象によって閾値が変動することは殆ど無い。なぜならＥＴＯＸ型のフラッシュメモリでは供給する電子の量が同じ場合、閾値の低いセル程閾値の増加量は大きく、閾値の大きいセルでは閾値の増加量は小さい特性を持つ為である。
【００２１】
この動作を本来の消去動作のバックグラウンドで実行させることでメモリセルアレイ全体の閾値をより早く適正な範囲内に収束させることが実現し、結果的に一連の消去動作の時間を短縮することができる。
【００２２】
上記半導体記憶装置は、第１導電型の半導体基板を備え、上記複数のメモリセルのそれぞれは、上記半導体基板内に配置された第１導電型の第１ウェル領域と、上記第１ウェル領域内に形成された第２導電型の上記ソース領域及びドレイン領域とを有し、上記電荷蓄積領域は、上記ソース領域及びドレイン領域の間に形成されるチャネル領域の上に絶縁膜を隔てて設けられ、第２導電型を有し、上記ゲートは、層間絶縁膜を介して、上記電荷蓄積領域の上に設けられている。
【００２３】
上記メモリセルのチャネル長が２００ｎｍ未満であることが好ましい。上記ドレイン領域から上記チャネル領域への、ドレイン拡散層の伸び量は８０ｎｍ以下であるのが好ましい。
【００２４】
当該半導体記憶装置は、ＮＯＲ型のアレイ構成を用いているのが好ましい。
【００２５】
本発明の他の局面に従う方法は、１セルにソース、ドレイン、電荷蓄積領域およびゲートを持ち、該電荷蓄積領域に蓄えられた電荷量の増減により記憶機能を有する１トランジスタ構成のメモリセルを複数個配置した、電気的に書込み／消去が可能な半導体記憶装置の、１ブロック単位での過剰消去セルの修復方法であって、選択された特定のメモリセルの修復動作における閾値確認のための読出し時の際に、該特定のメモリセルが属する同一ワード線上に存在する少なくとも一部の非選択メモリセルのドレインへ電位を与え、該非選択メモリセルの電荷蓄積領域に電子を供給することを特徴とする。
【００２６】
この発明によれば、選択セルのイレースベルファイ（過剰消去セルの修復確認時に行われる読出し動作）時に、同一ワード線上に存在する少なくとも一部の非選択メモリセルのドレインへ電位を与え、バックグラウンドで過剰消去セルの修復を進める。バックグラウンドで過剰消去セルの修復を進めた分、消去動作の時間短縮が実現する。
【００２７】
上記同一ワード線上に存在する全ての非選択メモリセルのドレインに電位を与えて、全ての非選択メモリセルの電荷蓄積領域に電子を供給するのが好ましい。
【００２８】
上記選択された特定のメモリセルの修復動作における閾値確認のための読出し時の際に、上記特定のメモリセル以外の全てのブロック内のメモリセルのドレインに電位を与え、これらのメモリセルの電荷蓄積領域に電子を供給することが好ましい。
【００２９】
この発明の他の局面に従う方法は、１セルにソース、ドレイン、電荷蓄積領域およびゲートを持ち、該電荷蓄積領域に蓄えられた電荷量の増減により記憶機能を有する１トランジスタ構成のメモリセルを複数個配置した、電気的に書込み／消去が可能な半導体記憶装置の、１ブロック単位での過剰消去セルの修復方法であって、選択された特定のメモリセルのソフトプログラム時に、該特定のメモリセルが属する同一ワード線上に存在する少なくとも一部の非選択メモリセルのドレインへ電位を与え、該非選択メモリセルの電荷蓄積領域に電子を供給することを特徴とする。
【発明の効果】
【００３０】
この発明によれば、ブロック内のメモリセルの閾値電圧分布がばらついたとしても、従来よりも速やかに過剰消去セルを修復し、正常に消去動作を完了することができ、誤読出しが生じないようにすることができる。
【００３１】
従来は１個１個修復するので時間がかかったが、本発明によれば、並列で修復するので、その分時間が短縮できる。
【００３２】
本発明は今後のフラッシュの微細化に対して有利である。ゲートに読出し電圧程度しか与えていないのに、ドレインの電位を少し(例えば４Ｖ)上げることで閾値が増加する現象は、微細化が進むほど顕著に現れる為である。
【発明を実施するための最良の形態】
【００３３】
上述のように、上記構造のメモリセルを有する素子の場合、必ずブロック単位での消去が必要になるが、その際に過剰消去は必然的に発生する。しかも、これから素子自体が微細化されればされるほど、顕著に発生する。その理由としては、プロセスのばらつきによって、ＦＧのサイズのばらつき、ここへ注入される電子の量のばらつき、引き抜かれる電子の量のばらつき、など等の多種類の要因によって、結果的に消去状態の閾値は大きくばらついてしまうからである。この状況に対して、微細化の流れで素子サイズが小さくなれば、相対的に閾値がさらにばらつくことは、容易に想像できる。よって、不揮発性メモリの過剰消去対策として、本発明にかかる方法は有用である。
【００３４】
本発明は、１セルに浮遊ゲート（ＦＧ）と制御ゲート（ＣＧ）とを持つ、１トランジスタ構成の不揮発性メモリにおいて、１ブロック単位での過剰消去を行う際の、多大な修復時間を削減するための技術に関する。本発明の特徴は、過剰消去に当たって、特定のセルの修復動作（ソフトプログラム）における閾値確認のための読出し時の際に、そのセルが属する同一ワード線の他のセルの少なくとも一部に対して、ドレイン（ビット線）電圧をやや低い電圧印加（ワード線電圧よりも）とする。なお、上述の「ドレイン（ビット線）電圧をやや低い電圧印加（ワード線電圧よりも）とする」とは、詳しい大小関係を示すと、現象を起こさせる際のドレイン電圧＜ソフトプログラム時のドレイン、ワード線電圧＜通常書込み時のドレイン、ワード線電圧であり、現象を起こさせる際のドレイン電圧＞読出し時(閾値チェック時)のドレイン、ワード線電圧となる。
【００３５】
これによって、あらかじめわずかな修復動作が繰り返し行われていることになるので、過剰消去に対する修復時間がトータルで、大幅に短縮できる。そうした場合、従来の技術では、一々セル毎にソフトプログラム（過剰消去修復）を行うところは同じだが、従来の場合は、ワード線のほかのセルは、非選択のビット線電圧がゼロかオープンになっているのに対し、本発明では少なくとも１本以上の非選択ビット線が４Ｖ程度の電位を印加されている点が異なる。
【００３６】
以下、本発明の実施の形態を詳細に説明する。
【００３７】
図２は、本発明の実施の形態であるフラッシュメモリのアレイ構成(１ブロック分)の一例を示している。このフラッシュメモリの各ブロックは、行列状に配置された浮遊ゲート電界効果トランジスタからなるメモリセルＭ（０，０），Ｍ（０，１），・・・，Ｍ（０，１２７），Ｍ（１，０），Ｍ（１，１），・・・を備えている。各行中のメモリセルの制御ゲートＣＧにそれぞれワード線ＷＬ０，ＷＬ１，・・・，ＷＬ１２７が接続され、各列中のメモリセルのドレインにそれぞれビット線ＢＬ０，ＢＬ１，・・・，ＢＬ４０９５が接続されている。また、各ブロック内で各メモリセルのソースは共通ソース線SL0に接続され、かつ各ブロック内のメモリセルは互いにＮＯＲ型に接続されている。このワード線１２８本、ビット線４０９６本から構成される６４ＫＢ（５１２ｋｂｉｔ）のブロックが消去単位となる。
【００３８】
各メモリセルＭ（０，０），Ｍ（０，１），・・・は、図３に示すようなトリプルウェル構造を有するタイプのものであり、ｐ型基板２１の表面にｎ-ウェル２２が形成され、このｎ-ウェル２２内にｐ-ウェル２３が形成されている。さらに、ｐ-ウェル２３の表面にソース２４と、ドレイン２５が形成されている。これらのソース・ドレイン間のチャネル領域２６上に、トンネル酸化膜(図示せず)を介して浮遊ゲートＦＧが形成され、さらに層間絶縁膜(図示せず)を介して制御ゲートＣＧが形成されている。なおｐ-ウェル２３内に配置するメモリセルはひとつでも、複数個でも、あるいは１ブロック内全ての個数でも構わなく、配置個数は限定しない。
【００３９】
チャンネル長は、２００ｎｍ以下とするのが好ましい。ドレインからチャネルへの、ドレイン拡散層の伸び量は、８０ｎｍ以下であるのが好ましい。本発明によれば、ゲートに読出し電圧程度しか与えていないのにドレインに４Ｖ程度を与えると閾値が増加する。これは、セルサイズに起因するというよりも、ドレインとチャネルの間に形成される空乏層幅がある値以下になることで発生するためである。
【００４０】
電子がチャネルホットエレクトロンになるほどのエネルギーを獲得するには、強い電界強度で加速される必要がある。電界は空乏層内(絶縁体内)で存在し、電界の大きさは空乏層幅に反比例するので、空乏層幅が短いほど、そこの電界強度は大きくなり、その中で加速される電子のエネルギーは増大し、上記の現象が起こりやすくなるということになる。しかし空乏層は直接目で見ることはできないので、本明細書では、代わりに、ドレインからチャネルへの、ドレイン拡散層の伸び量で規定する。拡散層の伸びは薬液処理で可視化可能だからである。拡散層の伸びが短いほど形成される空乏層幅は短くなる。熱履歴の低減などにより、世代毎に拡散層の伸び(いわゆるチャネル無効長)は短くなっている。０．１３ｕｍ世代でのその伸び量を大まかに見積もると、大体５５ｎｍぐらいになる。
【００４１】
ドレインからチャネルへの、ドレイン拡散層の伸び量
＝（ＳＡＭＯＳ線幅-ＬＥＦＦ）/２ +サイドウォール幅
＝（２００-１５０）/２ +３０
＝５５（ｎｍ）
【００４２】
実際にはばらつきがあるので、ドレインからチャネルへの、ドレイン拡散層の伸び量が８０ｎｍ以下であるのが好ましい。
【００４３】
個々のメモリセルに対する書込み動作や、消去動作、読出し動作は、従来技術と同様の動作原理で行う。また、消去動作における、個々のメモリセルに対するソフトプログラム動作は、図４に示したように、制御ゲートＣＧ(ワード線)に例えば６Ｖ、ドレイン２５(ビット線)に例えば６Ｖ、ソース２４(共通ソース線)に例えば０Ｖ、ｐ-ウェル２３に例えば０Ｖ、ｎ-ウェル２２に例えば３Ｖを印加する。これにより、チャネルホットエレクトロンにより浮遊ゲートＦＧに電子を注入して、閾値電圧を若干高める。なお、非選択(ソフトプログラムを行わない)のメモリセルのドレイン２５(ビット線)には０Ｖが印加される。
【００４４】
図５は本発明の実施の形態における消去動作のアルゴリズムを示している。
【００４５】
消去動作を開始すると、最初に１ブロック内に存在する、６４ＫＢ（５１２ｋｂｉｔ）のメモリセルに対して消去パルスを印加する。この時の条件は、ワード線ＷＬ０〜ＷＬ１２７には例えば−８．５Ｖ、ｐ-ウェル２３、ｎ-ウェル２２には例えば６Ｖを印加し、ビット線ＢＬ０〜ＢＬ４０９５、共通ソース線ＳＬ０はオープンにする。これにより６４ＫＢ（５１２ｋｂｉｔ）の個々のメモリセルの閾値が低下する。なおこの消去パルス印加前に、消去前書込みを行っても構わなく、その工程有無は限定しない。また、この消去パルス印加後に、個々のメモリセルの閾値が消去状態であると見なされる閾値以下、例えば２．５Ｖ以下にあるかどうかの確認を行う為のべリファイ動作を行っても構わなく、またその結果、消去状態でないメモリセルがあると解った場合に、全てのメモリセルが消去状態であると見なされる閾値以下になるまで、消去パルス印加とべリファイを複数回繰り返す動作を行っても構わなく、その工程有無は限定しない。また、この消去パルス印加後に閾値を確認することなく１ブロック内に存在する全てのメモリセルに対してソフトプログラムを行っても構わなく、その工程有無は限定しない。
【００４６】
消去パルスを印加し、１ブロック内の全てのメモリセルの閾値を消去状態の閾値電圧分布の上限(例えば２．５Ｖ)以下にすることが完了したら、まずメモリセルＭ（０，０）に対してベリファイ動作を行い、メモリセルＭ（０，０）の閾値を確認する。この時の電圧条件は、例えばワード線ＷＬ０には第２の電位として５Ｖ、ビット線ＢＬ０には第1の電位として１Ｖ、ｐ-ウェル２３に０Ｖ、ｎ-ウェル２２に３Ｖ、ＷＬ１〜ＷＬ１２７には０Ｖを印加するが、この際、非選択ビット線であるＢＬ１〜ＢＬ４０９５の内、例えばＢＬ１に第３の電位として４Ｖを、残りのＢＬ２〜ＢＬ４０９５には０Ｖを印加する。
【００４７】
すると、ワード線ＷＬ０とビット線ＢＬ１に接続するメモリセルＭ（１，０）では、もしメモリセルＭ（１，０）が過剰消去されている場合はターンオンし、メモリセルＭ（１，０）のソースからドレインへ電子が流れ出す。ドレイン端での空乏層内の電界によりチャネルからドレインへ流れる電子はエネルギーを獲得するが、この時、メモリセルのチャネル長が十分短く(例えば２００ｎｍ以下)、かつそのサイズに見合うよう無効チャネル長が十分短く、つまりドレインの濃度勾配が急峻であり、チャネルとドレインの間に形成される空乏層幅が短い場合においては、チャネルからドレインへ流れる電子のエネルギーは著しく高くなり、高い電界強度を持つドレイン端の空乏層内で加速される電子の幾つかはチャネルホットエレクトロンとなって、メモリセルＭ（１，０）の浮遊ゲートへ注入され閾値が増加する。すなわちメモリセルＭ（０，０）のベリファイ動作時に同時にメモリセルＭ（１，０）の閾値増加が実現する。ＥＴＯＸ型のフラッシュメモリでは、供給する電子の量が同じ場合、閾値の低いメモリセル程閾値の増加量は大きく、閾値の大きいメモリセルでは閾値の増加量は小さい為、メモリセルＭ（１，０）が仮に過剰消去セルの場合は、この電子の供給により大きく閾値が修復され、一方、メモリセルＭ（１，０)が適切な閾値の範囲内に収まるよう消去されている場合は、電子が供給されても僅かな閾値変動で収まる。
【００４８】
メモリセルＭ（０，０）の閾値を確認した結果、メモリセルＭ（０，０）が過剰消去セルと判定された場合は、Ｍ（０，０）に対してソフトプログラム動作を行う。この時の電圧条件は、例えばワード線ＷＬ０には６Ｖ、ビット線ＢＬ０には６Ｖ、共通ソース線ＳＬ０、ｐ-ウェル２３に０Ｖ、n-ウェル２２に３Ｖを印加し、非選択(ソフトプログラムを行わない)のメモリセルに繋がるビット線ＢＬ１〜ＢＬ４０９５、ワード線ＷＬ１〜ＷＬ１２７には０Ｖが印加される。これによりメモリセルＭ（０，０）の浮遊ゲートには電子が供給され、閾値が増加する。
【００４９】
続いて、ソフトプログラム動作を行ったメモリセルＭ（０，０）に対しベリファイ動作を行って、再度メモリセルＭ（０，０）の閾値を確認する。この時の電圧条件は、ソフトプログラム前に行ったメモリセルＭ（０，０）のベリファイ時の条件と同一で構わない。メモリセルＭ（０，０）の閾値を確認した結果、過剰消去が修復されていると判定されたなら、ロウアドレスカウンタｍをひとつインクリメントして、次のビット線ＢＬ１の処理へ移行する。もし過剰消去がまだ修復されていないと判定されたなら、再びメモリセルＭ（０，０）へ対してのソフトプログラム/ベリファイの動作を、メモリセルＭ（０，０）の過剰消去が修復されたと判定されるまで必要回数繰り返す。
【００５０】
メモリセルＭ（０，０）に対しての消去が完了したなら、次のビット線ＢＬ１の処理へ移行し、メモリセルＭ（１，０）に対してベリファイ動作を行って、メモリセルＭ（１，０）の閾値を確認する。この時の電圧条件は、例えばワード線ＷＬ０には第２の電位として５Ｖ、ビット線ＢＬ１には第１の電位として１Ｖ、ｐ-ウェル２３に０Ｖ、ｎ-ウェル２２に３Ｖ、ＷＬ１〜ＷＬ１２７には０Ｖを印加する。バックグラウンドで閾値を増加させるメモリセルのロウアドレスもひとつインクリメントし、非選択ビット線であるＢＬ０、ＢＬ２〜ＢＬ４０９５の内、例えばＢＬ２に第３の電位として４Ｖを、残りのＢＬ０、ＢＬ３〜ＢＬ４０９５には０Ｖを印加する。
【００５１】
すると、ワード線ＷＬ０とビット線ＢＬ２に接続する、メモリセルＭ（２，０）の浮遊ゲートには電子が供給され、メモリセルＭ（１，０）のベリファイ動作時に同時にメモリセルＭ（２，０）の閾値増加が実現する。
【００５２】
また、メモリセルＭ（１，０）の閾値を確認した結果、メモリセルＭ（１，０）が過剰消去セルと判定された場合は、Ｍ（１，０）に対してソフトプログラム動作を行い、メモリセルＭ（１，０）の過剰消去が修復されたと判定されるまでソフトプログラム/ベリファイの動作を必要回数繰り返す。なお、メモリセルＭ（１，０）は、メモリセルＭ（０，０）のベリファイ時にバックグラウンドで閾値増加の操作を行っているので、メモリセルＭ（１，０）が過剰消去状態である確率は小さく、また仮に過剰消去状態であったとしても、より早く閾値収束し、速やかに閾値修復される。
【００５３】
このように、メモリセルＭ（ｍ，０）（ｍは０から４０９４までの間の任意のロウアドレス）のベリファイ動作時に、メモリセルＭ（（ｍ+１），０）に接続するビット線ＢＬ（ｍ+１）に４Ｖを、他の非選択ビット線に０Ｖを印加することにより、バックグラウンドでメモリセルＭ（（ｍ+１），０）の過剰消去修復が行われる。メモリセルＭ（ｍ，０）の消去が完了し、メモリセルＭ（（ｍ+１），０）の閾値増加操作が完了したなら、ｍの値をひとつインクリメントし、次のメモリセルＭ（ｍ，０）のベリファイ、及びメモリセルＭ（（ｍ+１），0）の過剰消去修復を行い、ｍのちが４０９５になるまでこの操作を繰り返す。ｍの値が４０９５まで達したら、メモリセルＭ（４０９５，０）に対してベリファイし、過剰消去と判定されたなら、ソフトプログラムし、メモリセルＭ（４０９５，０）の過剰消去が修復されたと判定されるまでソフトプログラム/ベリファイの動作を必要回数繰り返す。ｍのちが４０９５の場合は、この実施の形態においてはバックグラウンドで他のメモリセルの過剰消去修復は行わない。
【００５４】
ワード線ＷＬ０に接続する全てのメモリセルＭ（０，０）〜Ｍ（４０９５，０）の消去が完了したら、カラムアドレスカウンタｎをひとつインクリメントして、次のワード線ＷＬ１の処理へ移行する。
【００５５】
続いて、ワード線ＷＬ０に対して行った処理と同様に、ＷＬ１に対しても行っていく。つまり、メモリセルＭ（０，１）に対してベリファイ動作を行って、メモリセルＭ（０，１）の閾値を確認する。この時の電圧条件は、例えばワード線ＷＬ１には第２の電位として５Ｖ、ビット線ＢＬ０には第１の電位として１Ｖ、ｐ-ウェル２３に０Ｖ、ｎ-ウェル２２に３Ｖ、ＷＬ０、ＷＬ２〜ＷＬ１２７には０Ｖを印加し、バックグラウンドでメモリセルＭ（１，１）の閾値修復を行う為に、非選択ビット線であるＢＬ１〜ＢＬ４０９５の内、ＢＬ１に第３の電位として４Ｖを、残りのＢＬ２〜ＢＬ４０９５には０Ｖを印加する。なお、カラムアドレスカウンタｎをインクリメントした際は、ロウアドレスカウンタｍを初期化し０に戻しておく。
【００５６】
このように、ワード線ＷＬ１に対しても同様に、メモリセルＭ（ｍ，１）（ｍは０から４０９４までの間の任意のロウアドレス）のベリファイ動作時に、メモリセルＭ（（ｍ+１），１）に接続するビット線ＢＬ（ｍ+１）に４Ｖを、他の非選択ビット線に０Ｖを印加することにより、バックグラウンドでメモリセルＭ（（ｍ+１），１）の過剰消去修復を順次行っていく。メモリセルＭ（ｍ，１）の消去が完了し、メモリセルＭ（（ｍ+１），１）の閾値増加操作が完了したなら、ｍの値をひとつインクリメントし、次のメモリセルＭ（ｍ，１）のベリファイ、及びメモリセルＭ（（ｍ+１），１）の過剰消去修復を行い、ｍの値が４０９５になるまでこの操作を繰り返す。ｍの値が４０９５まで達したら、メモリセルＭ（４０９５，１）に対してベリファイし、過剰消去と判定されたなら、ソフトプログラムし、メモリセルＭ（４０９５，１）の過剰消去が修復されたと判定されるまでソフトプログラム/ベリファイの動作を必要回数繰り返す。そして、ワード線ＷＬ１に接続する全てのメモリセルＭ（０，１）〜Ｍ（４０９５，１）の消去が完了したら、カラムアドレスカウンタｎをひとつインクリメントして、次のワード線ＷＬ２の処理へ移行する。
【００５７】
このようにして、カラムアドレスカウンタｎをインクリメントする毎に、ワード線ＷＬｎに接続する４０９６個のメモリセルＭ（０，ｎ）〜Ｍ（４０９５，ｎ）の閾値を目標範囲の０．５Ｖ〜２．５Ｖ内に収めていき、最終アドレスのワード線ＷＬ１２７まで上記と同じ処理を繰り返す。この結果、この1ブロック内の全てのメモリセルの閾値を目標範囲の０．５Ｖ〜２．５Ｖ内に収めることが実現し、消去パルスを印加した直後のブロック内のメモリセルの閾値電圧分布がばらついたとしても、正常に消去動作を完了することができる。従って、消去動作後の誤読出しが生じない。
【００５８】
なお、上述した本発明の実施の形態の消去動作では、ロウアドレスカウンタｍが最終アドレスである場合はバックグラウンドでの他のメモリセルの過剰消去修復を行わなかったが、例えば、ロウアドレスカウンタがゼロのときのメモリセルＭ（０，ｎ）の閾値修復を完全には行わず(具体的には収束させる閾値の下限が０．５Ｖであった場合、例えば０．３Ｖ程度の閾値修復に留める)、ロウアドレスカウンタｍが最終アドレスである場合に、このメモリセルＭ（０，ｎ）に対してバックグラウンドで電子を供給し、メモリセルＭ（０，ｎ）の閾値を正常な消去後閾値分布範囲に収める動作を行っても構わない。
【００５９】
また、上述した本発明の実施の形態の消去動作では、過剰消去と判定されたある選択メモリセルＭ（ｍ，ｎ）のソフトプログラム後に行うべリファイ時には、バックグラウンドでの他のメモリセルの過剰消去修復を行わなかったが、同一ワード線上にあるメモリセルＭ（ｍ’，ｎ）（ｍ’はｍを除く任意のロウアドレス)に対してバックグラウンドで過剰消去修復を行っても構わない。
【００６０】
また、上述した本発明の実施の形態の消去動作では、過剰消去と判定されたある選択メモリセルＭ（ｍ，ｎ）の過剰消去を修復する為のソフトプログラムを行う時には、バックグラウンドでの他のメモリセルの過剰消去修復を行わなかったが、同一ワード線上にあるメモリセルＭ（ｍ’，ｎ）（ｍ’はｍを除く任意のロウアドレス)に対してバックグラウンドで過剰消去修復を行っても構わない。
【００６１】
また、上述した本発明の実施の形態の消去動作では、ある選択メモリセルＭ（ｍ，ｎ）が過剰消去かどうかを判定する時にバックグラウンドで過剰消去修復を行うメモリセルはＭ（（ｍ+１），ｎ）だったが、同一ワード線上にあるメモリセルであればどれでも構わなく、またバックグラウンドで過剰消去修復を行うメモリセルの個数は同時に二つ以上でも構わない。これは第３の電位を与えるビット線の本数を増やすことによって実現され、より高速に一連の消去動作を完了させることが可能となる。
【００６２】
また、上述した本発明の実施の形態の消去動作では、あるメモリセルが過剰消去かどうかの判定は一つずつ行っていたが、同時に二つ以上でも構わない。より具体的には、例えば二つの選択メモリセルＭ（ｍ，ｎ）、Ｍ（ｍ，（ｎ+６４））に対して少なくともどちらか一方が過剰消去かどうかを判定する際に、バックグラウンドで例えば二つのメモリセルＭ（（ｍ+１），ｎ）、Ｍ（（ｍ+１），（ｎ+６４））に対して過剰消去修復を行っても構わない。これは第２の電位を与えるワード線の本数を増やすことによって実現され、より高速に一連の消去動作を完了させることが可能となる。
【００６３】
なお、上記実施例では、特定セルがＢＬ＝５Ｖのときに、ワード線毎にＢＬ＝４Ｖとしているが、特定セル以外のすべてのブロック内のセルに対して、ＢＬ＝４Ｖとすれば、さらに修復時間が短縮できる。特定セル以外のすべてのブロック内のセルに対して、ＢＬ＝４Ｖとすれば、特定セルと同一のワード線と接続するセルは全て閾値増加することが(原理的に)できる。またさらに、電位を与えるワード線の本数を増やせばその本数に比例して、閾値増加させるセルの個数が増やせられる。
【００６４】
今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６５】
この発明によれば、ブロック内のメモリセルの閾値電圧分布がばらついたとしても、従来よりも速やかに消去動作を正常に完了でき、誤読出しが生じないようにすることができる半導体記憶装置が得られる。
【図面の簡単な説明】
【００６６】
【図１】サイズに関してある条件を満たした上記基本構造を持つメモリセルに対し、ゲートに読出し時に印加する程度の電位を与え、ドレインに４Ｖの電位を与えると閾値が増加する現象を示す図である。
【図２】本発明の実施の形態であるフラッシュメモリのアレイ構成を示す図である。
【図３】トリプルウェル構造を持つメモリセルの基本的構造を示す図である。
【図４】上記トリプルウェル構造を持つメモリセルにおけるソフトプログラム動作を示す図である。
【図５】本発明の実施の形態であるフラッシュメモリの消去動作のアルゴリズムを示す図である。
【図６】フラッシュメモリを構成するメモリセルの基本的構造を示す図である。
【図７】上記基本構造を持つメモリセルにおける書込み動作を示す図である。
【図８】フラッシュメモリにおける書込み状態、消去状態の一般的な閾値電圧分布を示す図である。
【図９】トリプルウェル構造を持つメモリセルにおける消去動作を示す図である。
【図１０】一般的なフラッシュメモリのアレイ構成を示す図である。
【図１１】従来の消去動作のアルゴリズムを示す図である。
【図１２】フラッシュメモリの消去状態において、過剰消去セルを含む場合の閾値電圧分布を示す図である。
【符号の説明】
【００６７】
ＣＧ；  制御ゲート
ＦＧ；  浮遊ゲート
１２， ２４；  ソース
１３， ２５；  ドレイン
１１，２１；  半導体基板
１４，２６；  チャネル領域
２２；  ｎ-ウェル
２３；  ｐ-ウェル
ＢＬｍ；  ビット線(ロウアドレスナンバーがｍ)
ＷＬｎ；  ワード線(カラムアドレスナンバーがｎ)
Ｍ（ｍ，ｎ）；  メモリセル(ロウアドレスナンバーがｍ、カラムアドレスナンバーがｎ)
【図１】
2007128608.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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