(57)【要約】      （修正有）【課題】加工精度による抵抗値のバラツキが低く、抵抗素子全体の形状に自由度のある半導体装置およびその製造方法を提供する。【解決手段】半導体基板１に抵抗素子を備える。抵抗素子は、導電膜４と拡散層５を含む２種類以上の導電層と、導電膜と同一材料により構成され、半導体基板１に領域を規定する位置規定部４ａとを備える。拡散層５は、位置規定部４ａにより規定された領域の半導体基板１の表面上に形成されて形状が規定され、導電膜４と拡散層５が直列に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に抵抗素子を備えた半導体装置において、
前記抵抗素子は、２種類以上の導電層を有し、
前記導電層の少なくとも１種類である第１導電層の形状は、前記導電層の他のいずれかの種類である第２導電層の形状により規定されていることを特徴とする半導体装置。
【請求項２】
前記第２導電層と同一の材料により構成され、前記半導体基板の領域を規定する位置規定部を有し、
前記第１導電層は、前記位置規定部により規定された領域に形成された請求項１記載の半導体装置。
【請求項３】
前記第２導電層および前記位置規定部は、前記半導体基板上に形成され、
前記第１導電層は、前記位置規定部により規定された領域の前記半導体基板の表面領域に形成された請求項２記載の半導体装置。
【請求項４】
前記第２導電層は、導電膜で形成され、
前記第１導電層は、不純物が注入された拡散層で形成された請求項３記載の半導体装置。
【請求項５】
前記抵抗素子は、前記第１導電層と前記第２導電層とを直列に接続して形成された請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記抵抗素子の少なくとも１種の導電層のシート抵抗が１００Ω／□以下、他の１種の導電層は２００Ω／□以下である請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
半導体基板上に、導電層を堆積し、前記導電層をエッチングすることにより第２導電層、および前記第２導電層と同一の材料により形成され、前記半導体基板に領域を規定する位置規定部を形成し、
前記位置規定部により規定された領域の半導体基板に、不純物を注入、拡散して第１導電層を形成し、
前記第１導電層と前記第２導電層を直列に接続することを特徴とする半導体装置の製造方法。
【請求項８】
前記第２導電層を形成するとともに、前記半導体基板上にトランジスタのゲート電極を形成するトランジスタを備えた請求項７記載の半導体装置の製造方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に抵抗素子を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、非常に身近な電化製品であるテレビが様々な形体をとり、薄型化した液晶テレビが主流になってきている。この液晶テレビを駆動する半導体装置では抵抗素子の精度が非常に重要であり、抵抗素子の精度が悪いと、液晶テレビ画面内で明暗などのムラが発生するため、抵抗素子については精度が非常に高いものが必要とされている。
【０００３】
以下、従来の抵抗素子を有する半導体装置およびその製造方法について説明する。従来、抵抗素子は一種類の導電層で形成される。一般的に一種類の導電層で形成される抵抗素子は、導電層が導電膜のみで形成されるものと、拡散層のみで形成されるものがある。
【０００４】
図４は、従来の半導体装置の製造方法を示す工程断面図である。この半導体装置の抵抗素子は、導電膜のみで形成される。図４（ｃ）は、半導体装置の抵抗素子領域１２１ａに形成された抵抗素子、およびトランジスタ素子領域１２２ａに形成されたトランジスタの構成を示す断面図である。
【０００５】
この抵抗素子は、半導体基板１０１に形成されたウェル１０２上に、酸化膜１０３を介して抵抗成分を有する導電膜１０４が形成されている。導電膜１０４の両端には、コンタクト１０６ａを介してアルミ配線１０７ａが形成されている。
【０００６】
この半導体装置の製造方法は、まず、図４（ａ）に示すように、半導体基板１０１上にウェル１０２を形成する。その後、酸化膜および導電膜であるポリシリコン層を堆積し、エッチングを行うことにより、酸化膜１０３、ゲート酸化膜１１３、導電膜１０４およびゲート電極１１４を規定する。導電膜１０４を形成した後に、抵抗素子領域１２１ａをレジスト１０９ａで覆う。その後、トランジスタのＬＤＤとなるゲート両端に形成される第１の拡散層１１１を形成する。その後、レジスト１０９ａを除去する。
【０００７】
次に、図４（ｂ）に示すように、ゲート電極１１４の側壁にゲート側壁絶縁膜１１８を形成し、抵抗素子領域１２１ａにレジスト１０９ｂを形成する。次に、第１の拡散層１１１より濃度の高い第２の拡散層１１２を形成する。次に、図４（ｃ）に示すように、レジスト１０９ｂを除去する。その後、絶縁膜１０８ａを堆積し、最終的に導電膜１０４上にコンタクト１０６ａ、第２の拡散層１１２上にコンタクト１１６を形成する。そして、コンタクト１０６ａ、１１６上にそれぞれアルミ配線１０７ａ、１１７を形成して、抵抗素子をトランジスタと同時に製造する。
【０００８】
ここで、導電膜１０４が長さ５８μｍ、幅１μｍ、シート抵抗２５Ω／□である場合の抵抗を求めると、１４５０Ωとなる。加工ばらつきにより、導電膜１０４の幅が１．１μｍとなると、抵抗値が１３１８．２Ωとなり、加工バラツキ１０％がそのまま影響する。
【０００９】
図５は、従来の他の半導体装置の製造方法を示した工程断面図である。この半導体装置の抵抗素子は、拡散層のみで形成される。図５（ｃ）は、半導体装置の抗素子領域１２１ｂに形成された抵抗素子、およびトランジスタ素子領域１２２ｂに形成されたトランジスタの構成を示す断面図である。
【００１０】
この抵抗素子は、半導体基板１０１に形成されたウェル１０２に、第３の拡散層１０５を設け、その両端にコンタクト１０６ｂを介してアルミ配線１０７ｂと接続され、図４に示す導電膜１０４が形成されていない点を除き、上述した従来の抵抗素子と同様である。
【００１１】
この半導体装置の製造方法は、まず、図５（ａ）に示すように、半導体基板１０１上にウェル１０２を形成し、さらに不純物を注入し、第３の拡散層１０５を形成する。その後、レジスト１０７ｃを抵抗素子領域１２１ｂに形成し、酸化膜、ポリシリコン層を形成する。酸化膜、ポリシリコン層をエッチングなどによりゲート酸化膜１１３およびゲート電極１１４を規定し、ＬＤＤとなるゲート両端に第１の拡散層１１１を形成する。
【００１２】
次に、図５（ｂ）に示すように、ゲート電極１１４にゲート側壁絶縁膜１１８を設け、第１の拡散層１１１に、第１の拡散層１１１より不純物濃度の高い第２の拡散層１１２を形成する。次に、レジスト１０７ｃを除去し、図５（ｃ）に示すように、絶縁膜１０８ｂを堆積し、最終的に抵抗となる第３の拡散層１０５上にコンタクト１０６ｂを形成し、コンタクト１０６ｂ上にアルミ配線１０７ｂを形成して抵抗素子を製造する。
【００１３】
抵抗素子全体の抵抗値は、断面積、長さなどの抵抗素子の形状と導電層のシート抵抗で決定される。代表的な抵抗素子として、上記に示したように、導電膜としてポリシリコンを使用して、抵抗素子を形成するものがある。しかし、ポリシリコンは断面積などによりその抵抗が大幅に変わるため、抵抗素子の抵抗値はポリシリコン層の製造工程におけるバラツキや加工精度に大きく左右されることが多い。
【００１４】
そこで、安定した抵抗値を有する抵抗素子を形成するため、加工精度のバラツキを低減させることを目的として、不純物を拡散させた領域と拡散させない領域の二つの領域をもつポリシリコンを用いた抵抗素子がある（例えば特許文献１参照）。
【００１５】
また、サリサイドを用いたプロセスにおいて、ポリシリコンとシリコン基板に金属膜を堆積させ熱処理を施すことにより、シリサイド化させ、ポリサイド層と拡散シリサイド層を接続したものもある（例えば特許文献２参照）。
【特許文献１】特開平５−２４３４９７号公報
【特許文献２】特開２０００−１５０７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記従来の半導体装置は、導電層をポリシリコンおよび拡散層のどちらか一方だけを用いて形成するため、加工精度に抵抗値が大きく左右され、安定した抵抗値を得られることが難しい。また、特許文献２記載の抵抗素子は、抵抗値を安定させるためには、ポリサイド層と拡散シリサイド層が接する必要がある。そのため、抵抗素子全体の形状が規制され、半導体装置の空きスペースを有効に利用することができない。また、ポリサイド層と拡散シリサイド層で構成される抵抗素子は、高抵抗にすることが難しい。
【００１７】
本発明は、加工精度による抵抗値のバラツキが低く、抵抗素子全体の形状に自由度のある半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明の半導体装置は、半導体基板に抵抗素子を備えた半導体装置において、前記抵抗素子は、２種類以上の導電層を有し、前記導電層の少なくとも１種類である第１導電層の形状は、前記導電層の他のいずれかの種類である第２導電層の形状により規定されていることを特徴とする。
【００１９】
本発明の半導体装置の製造方法は、半導体基板上に、導電層を堆積し、前記導電層をエッチングすることにより第２導電層、および前記第２導電層と同一の材料により形成され、前記半導体基板に領域を規定する位置規定部を形成し、前記位置規定部により規定された領域の半導体基板に、不純物を注入、拡散して第１導電層を形成し、前記第１導電層と前記第２導電層を直列に接続することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、加工精度のバラツキが低く、安定した抵抗値を有し、抵抗素子全体の形状に自由度のある半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２１】
上記本発明の半導体装置において、前記第２導電層と同一の材料により構成され、前記半導体基板の領域を規定する位置規定部を有し、前記第１導電層は、前記位置規定部により規定された領域に形成された構成にすることもできる。
【００２２】
また、前記第２導電層および前記位置規定部は、前記半導体基板上に形成され、前記第１導電層は、前記位置規定部により規定された領域の前記半導体基板の表面領域に形成された構成にすることもできる。
【００２３】
また、前記第２導電層は、導電膜で形成され、前記第１導電層は、不純物が注入された拡散層で形成された構成にすることもできる。
【００２４】
また、前記抵抗素子は、前記第１導電層と前記第２導電層とを直列に接続して形成された構成にすることもできる。
【００２５】
また、前記抵抗素子の少なくとも１種の導電層のシート抵抗が１００Ω／□以下、他の１種の導電層は２００Ω／□以下である構成にすることもできる。
【００２６】
上記本発明の半導体装置の製造方法において、前記第２導電層を形成するとともに、前記半導体基板上にトランジスタのゲート電極を形成するトランジスタを備える。
【００２７】
以下、本発明の実施の形態における半導体装置およびその製造方法について図面を参照しながら説明する。
【００２８】
まず、本発明の半導体装置の構造について説明する。図１（ａ）は、本発明の実施の形態に係る半導体装置の平面図であり、図１（ｂ）は（ａ）のＡ−Ａ断面における断面図である。
【００２９】
図１（ｂ）に示すように、半導体基板１上にはウェル２が形成され、ウェル２には拡散層５（第１導電層）が形成されている。拡散層５の間のウェル２の上部に、酸化膜３を介してポリシリコンにより形成された導電膜４（第２導電層）が形成されている。図１（ａ）に示すように、拡散層５を囲むように導電膜４および導電膜４と同一の材料で形成された位置規定部４ａが形成されている。図１（ｂ）に示すように、拡散層５および導電膜４を覆うように絶縁膜８が形成されている。また、拡散層５および導電膜４のそれぞれに接続されたコンタクト６が、アルミ配線７に接続されている。このコンタクト６とアルミ配線７により、拡散層５と導電膜４が直列に接続されている。
【００３０】
次に、以上のような半導体装置の製造方法について説明する。本製造方法では、抵抗素子と同時にトランジスタも形成される。図２は、本実施の形態に係る半導体装置の製造方法を示した工程断面図である。抵抗素子領域２１には図１（ａ）に示す抵抗素子が形成され、トランジスタ素子領域２２にはトランジスタが形成される。
【００３１】
まず、図２（ａ）に示すように、半導体基板１上にウェル２を形成し、その後、酸化膜を成長させ、酸化膜上にポリシリコン層を堆積する。その後、ポリシリコン層上の必要な部分にレジストを形成し、ポリシリコン層および酸化膜をエッチングすることにより、酸化膜３およびゲート酸化膜１３、導電膜４およびゲート電極１４を規定する。また、このエッチングの際に、図１（ａ）に示す位置規定部４ａを形成する。
【００３２】
次に、図２（ｂ）に示すように、トランジスタ素子領域２２にレジスト９ａを形成し、抵抗素子領域２１に不純物の注入、活性化などを行うことにより、導電膜４と位置規定部４ａに囲まれた領域のウェル２に拡散層５を形成する。図２（ｂ）には示されていないが、レジスト９ａを導電膜の紙面に垂直な方向における位置規定部４ａの両側にも形成する。次に、図２（ｃ）に示すように、レジスト９ａを除去する。その後、抵抗素子領域２１にレジスト９ｂを形成し、トランジスタ素子領域２２に第１拡散層１１を形成する。第１拡散層１１の形成後に、ゲート電極１４の側壁にゲート側壁絶縁膜１８を形成し、ゲート電極１４およびゲート側壁絶縁膜１８をマスクとして、イオン注入などにより第２拡散層１２を形成する。
【００３３】
次に、図２（ｄ）に示すように、レジスト９ｂを除去する。そして、導電膜４、拡散層５、ゲート電極１４および第２拡散層１２上に絶縁膜８を形成する。その後、導電膜４、拡散層５および第２拡散層１２上の一部の絶縁膜８を除去し、コンタクト６、１６を形成する。その後、コンタクト６、１６および絶縁膜８を覆うようにアルミの層を形成する。アルミの層をエッチングすることにより、導電膜４に接続されたコンタクト６と拡散層５に接続されたコンタクト６を接続するアルミ配線７およびコンタクト１６に接続された電極１７を規定する。アルミ配線７により、導電膜４と拡散層５が直列に接続される。以上のように、本実施の形態の半導体装置を製造する。
【００３４】
以上のように半導体装置を製造すると、ポリシリコン層をエッチングする際に発生する加工バラツキにより、導電膜４が標準幅よりも広くなれば、位置規定部４ａも広くなり、拡散層５の幅は狭くなる。その結果、導電膜４の抵抗値は設計上の抵抗値より小さくなり、拡散層５の抵抗値は設計上の抵抗値より大きくなる。逆に、導電膜４が標準幅よりも狭くなれば、導電膜４の抵抗値が大きくなり、拡散層５の抵抗値は小さくなる。コンタクト６およびアルミ配線７により、導電膜４と拡散層５を直列接続すると、抵抗値のずれを打ち消しあい、抵抗素子の抵抗値は、加工のバラツキによる影響が小さくなり、安定する。
【００３５】
例えば、図１（ａ）に示すように、導電膜４の幅をａμｍ、導電膜４のシート抵抗をＡ１Ω／□、導電膜４のコンタクト６間の長さをＡ２μｍとする。また、拡散層５の幅をｂμｍ、拡散層５のシート抵抗をＢ１Ω／□、拡散層５のコンタクト６間の長さをＢ２μｍとする。コンタクト６はマスクによって決まり、加工精度には依存しないため、それぞれの長さＡ２、Ｂ２は加工によってばらつかない。
【００３６】
図１（ａ）に示すように、抵抗素子の抵抗値、つまり導電膜４を５本と拡散層５を４本を直列に接続した合成抵抗について考える。抵抗値のバラツキについて考える際に、図１（ｂ）に示すコンタクト６はＴｉ層やＷ層などの低抵抗の材料をバリア層として使用し、アルミ配線７は、アルミを使用するため、配線抵抗を無視して抵抗素子の抵抗のバラツキを考える。
【００３７】
ここで、加工精度のバラツキが完全に相殺されるのは、標準幅の場合と加工バラツキが生じた場合の抵抗素子の抵抗値が同一の場合である。ポリシリコン層の加工バラツキが導電膜４の標準幅のｘ倍であるとすると、
（（５本×Ａ１[Ω／□]×Ａ２[μｍ]）／（ａ[μｍ]））＋（（４本×Ｂ１[Ω／□]×Ｂ２[μｍ]）／（ｂ[μｍ]））＝（（５本×Ａ１[Ω／□]×Ａ２[μｍ]）／（（１＋ｘ）×ａ[μｍ]））＋（（４本×Ｂ１[Ω／□]×Ｂ２[μｍ]）／（（１−ｘ）×ｂ[μｍ]））  ・・・（式１）
であり、式１をまとめると、
（（ｘ×５本×Ａ１[Ω／□]×Ａ２[μｍ]）／（（１＋ｘ）×ａ[μｍ]））＝（ｘ×４本×Ｂ１[Ω／□]×Ｂ２[μｍ]）／（（１−ｘ）×ｂ[μｍ]）  ・・・（式２）
となる。Ａ１、Ａ２、ａ、Ｂ１、Ｂ２、ｂ、導電膜４の本数および拡散層５の本数は、任意に定めることができる。
【００３８】
ｘは、加工が行われるたびに異なるため、式２の関係を必ず満たすように、他の定数を設定することはできない。しかし、ｘが小さい値（例えば１０％以内）であれば、式２の両辺の値が近接するように、導電層の標準幅、シート抵抗、長さ、導電層の本数を設計することができ、従って抵抗素子の合成抵抗のばらつきを抑えることができる。
【００３９】
導電膜４の加工バラツキを幅ａμｍの１０％としたとき、導電膜４の幅は１．１ａμｍ、拡散層５の幅は０．９ｂμｍとなる。導電膜４のシート抵抗は、１００Ω／□以下、拡散層５のシート抵抗は、２００Ω／□以下程度とする。ここで、導電膜４の標準幅を１μｍ、長さを１０μｍ、シート抵抗を２５Ω／□とし、拡散層５の標準幅を１μｍ、長さを２μｍ、拡散抵抗を１２５Ω／□として、より具体的に説明する。
【００４０】
図１に示すように導電膜４と拡散層５を直列に接続すると、導電膜４と拡散層５が標準幅である場合には、抵抗素子の抵抗値が（（２５［Ω／□］／１［μｍ］×１０［μｍ］×５本）＋（１２５［Ω／□］／１［μｍ］×２［μｍ］×４本））＝２２５０Ωとなる。導電膜４の幅が１．１μｍであれば、拡散層５は０．９μｍとなり、抵抗素子の抵抗値は（（２５［Ω／□］／１．１［μｍ］×１０［μｍ］×５本）＋（１２５［Ω／□］／０．９［μｍ］×２［μｍ］×４本））＝２２４７．５Ωとなる。
【００４１】
上述したように、従来の導電層のみで構成された抵抗素子においては、抵抗値のバラツキが加工バラツキと同程度ばらつく。一方、本実施の形態に係る抵抗素子においては、導電膜４の加工バラツキが１０％であるのに対し、抵抗素子の抵抗値バラツキは０．１％程度となり、バラツキを低減するこができる。
【００４２】
また、図３（ａ）、（ｂ）は、本実施の形態における半導体装置の他の抵抗素子を示す平面図である。図１のように拡散層５の両側に位置規定部４ａを形成するのではなく、図３（ａ）に示すように、拡散層５ｂの４辺を囲む位置規定部４ｂが形成されている。この構成によってもポリシリコン層の加工のバラツキによる抵抗素子の抵抗値のバラツキを抑えることができる。また、図３（ｂ）のように、拡散層５ｃが円形となるように、周辺を囲む位置規定部４ｃが形成された構成でも同様の効果が得られる。
【００４３】
以上のように、本実施の形態に係る半導体装置の抵抗素子は、加工のバラツキにより生じる抵抗値のバラツキを抑えることができる。また、抵抗素子を直線状または、導電膜と拡散層の結合部を曲げて、配置することが可能であり、チップの隅などの空きスペースを有効に利用することができ、チップサイズを縮小することができる。
【００４４】
また、例えば液晶テレビを駆動させる半導体装置は、回路構成上、縦長のポリシリコンのみを抵抗素子として用いるものがあり、従来の回路配置を変更すること無く、抵抗値が安定した抵抗素子を提供することができる。
【００４５】
また、直列接続させる際に、導電膜４と拡散層５を数列に分けて接続してもよい。
【産業上の利用可能性】
【００４６】
本発明は、加工バラツキによる抵抗素子の抵抗値の変動を抑えた半導体装置であり、半導体製造分野において利用可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態に係る半導体装置の（ａ）平面図、（ｂ）Ａ−Ａ断面図
【図２】同上半導体装置の製造工程を示す工程断面図
【図３】（ａ）、（ｂ）は、本発明の実施の形態に係る他の半導体装置の構成を示す平面図
【図４】従来の半導体装置の製造工程を示す工程断面図
【図５】従来の他の半導体装置の製造工程を示す工程断面図
【符号の説明】
【００４８】
１  半導体基板
２  ウェル
３  酸化膜
４  導電膜
４ａ、４ｂ、４ｃ  位置規定部
５、５ｂ、５ｃ  拡散層
６、１６  コンタクト
７、１７  アルミ配線
８  絶縁膜
９ａ、９ｂ  レジスト
１１  第１拡散層
１２  第２拡散層
１３  ゲート酸化膜
１４  ゲート電極
２１  抵抗素子領域
２２  トランジスタ素子領域
【図１】
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【図２】
2007129047.tif 000004
【図３】
2007129047.tif 000005
【図４】
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【図５】
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