(57)【要約】【課題】半導体装置のノーマリオフ機能を損なわず、オン抵抗も損なうことなく、ゲート接合の耐圧を増大できるようにして、負のゲート電圧を半導体装置のオフ状態に印加できるスイッチング半導体装置を提供する。【解決手段】バンドギャップが２．０ｅＶ以上の半導体基板を用いて製作されたスイッチング半導体装置であって、負のゲート電圧が印加できるようにｐ+型のゲート領域３とｎ型のソース領域とが接触するＪＦＥＴ構造において、ｐ+型のゲート領域３は、このｐ+型のゲート領域３より低不純物濃度でＪＦＥＴのドリフト領域２よりも高不純物濃度のｎ型不純物濃度のソース領域４１を介して、高不純物濃度のｎ+型のソース領域４と配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
対向する第１面および第２面を有するバンドギャップが２．０ｅＶ以上の半導体基板を用いて製作されたスイッチング半導体装置であって、
前記半導体基板内において、前記第１面まで延在する第１導電型の高不純物濃度のソース領域と、
前記半導体基板内において、前記第２面まで延在する第１導電型の高不純物濃度のドレイン領域と、
前記半導体基板内において、前記ソース領域と前記ドレイン領域との間にそれぞれ隣接して形成され、前記ソース領域および前記ドレイン領域より低不純物濃度の第１導電型のドリフト領域と、
前記半導体基板内において、前記第１面まで延在して形成されるトレンチと、
前記トレンチの隣接するトレンチ間で前記ソース領域を含むメサを規定し、前記トレンチの底部と前記メサの側壁に延在して形成される第２導電型の高不純物濃度のゲート領域とで構成され、
前記メサの側壁に形成された前記ゲート領域と接触する前記ソース領域の部分では、前記第１面に延在するソース領域より低不純物濃度であり、前記ゲート領域と比較しても低不純物濃度で前記ドリフト領域よりも高不純物濃度の第１導電型領域であることを特徴とするスイッチング半導体装置。
【請求項２】
請求項１記載のスイッチング半導体装置において、
前記メサの側壁に形成された前記ゲート領域は、前記ソース領域の底面において前記ソース領域と接触して形成され、前記ソース領域は、前記ゲート領域と接触する第１ソース領域と、前記第１ソース領域に積層して形成される第２ソース領域とで構成され、前記第１ソース領域では前記ゲート領域より低不純物濃度で前記ドリフト領域より高不純物濃度の第１導電型層であり、前記第２ソース領域は前記ゲート領域および前記ドレイン領域よりもさらに高不純物濃度である第１導電型層であることを特徴とするスイッチング半導体装置。
【請求項３】
請求項１記載のスイッチング半導体装置において、
前記トレンチの底部のゲート領域と電気的にオーミック接続されているゲート電極は、タングステン、モリブデン、アルミニウム、ニッケルおよびこれらの化合物とから構成され、前記ゲート電極が前記トレンチの領域内にプラグ形状で形成されていることを特徴とするスイッチング半導体装置。
【請求項４】
請求項２記載のスイッチング半導体装置において、
前記トレンチの底部のゲート領域と電気的にオーミック接続されているゲート電極は、タングステン、モリブデン、アルミニウム、ニッケルおよびこれらの化合物とから構成され、前記ゲート電極が前記トレンチの領域内にプラグ形状で形成されていることを特徴とするスイッチング半導体装置。
【請求項５】
請求項１記載のスイッチング半導体装置において、
前記スイッチング半導体装置のオフ状態では、ゲート電極に負電圧を印加して駆動することを特徴とするスイッチング半導体装置。
【請求項６】
請求項２記載のスイッチング半導体装置において、
前記スイッチング半導体装置のオフ状態では、ゲート電極に負電圧を印加して駆動することを特徴とするスイッチング半導体装置。
【請求項７】
請求項３記載のスイッチング半導体装置において、
前記スイッチング半導体装置のオフ状態では、ゲート電極に負電圧を印加して駆動することを特徴とするスイッチング半導体装置。
【請求項８】
対向する第１面および第２面を有するバンドギャップが２．０ｅＶ以上の半導体基板を用いて製作されたスイッチング半導体装置であって、
前記半導体基板内において、前記第１面まで延在する第１導電型のソース領域と、
前記半導体基板内において、前記第１面まで延在する第２導電型の高不純物濃度のゲート領域と、
前記半導体基板内において、前記第２面まで延在する第１導電型の高不純物濃度のドレイン領域と、
前記半導体基板内において、前記ソース領域と前記ゲート領域および前記ドレイン領域との間にそれぞれ隣接して形成され、前記ソース領域および前記ドレイン領域より低不純物濃度の第１導電型のドリフト領域とで構成され、
前記ソース領域は、周囲を前記ゲート領域と接触して取り囲まれて複数の島領域に所定の配置で散在し、かつ、前記ゲート領域との接触部分では、前記ゲート領域より低不純物濃度で前記ドリフト領域より高不純物濃度の第１導電型の第１領域と、前記第１領域に隣接しさらに高不純物濃度で前記ゲート領域および前記ドレイン領域よりもさらに高不純物濃度である第２領域とから構成されていることを特徴とするスイッチング半導体装置。
【請求項９】
請求項８記載のスイッチング半導体装置において、
前記スイッチング半導体装置のオフ状態では、ゲート電極に負電圧を印加して駆動することを特徴とするスイッチング半導体装置。
【請求項１０】
対向する第１面よび第２面を有するバンドギャップが２．０ｅＶ以上の半導体基板を準備する第１の工程と、
前記半導体基板の第１面から内部に向かってトレンチを形成する第２の工程と、
隣接するトレンチで規定されたメサの部分をオーバハングに覆うＣＶＤ膜を形成する第３の工程と、
前記ＣＶＤ膜をマスクとして前記メサの側壁に不純物を斜めイオン注入してゲート層を形成する第４の工程とを含むことを特徴とするスイッチング半導体装置の製造方法。
【請求項１１】
請求項１０記載のスイッチング半導体装置の製造方法において、
前記第２の工程は、ＣＶＤ酸化膜をマスクに前記半導体基板の第１面から内部に向かって異方性ドライエッチングにより垂直形状のトレンチを形成し、
前記第３の工程は、前記第２の工程に引き続き、等方性ドライエッチングによりトレンチを広げて前記メサの部分をオーバハングに覆うＣＶＤ膜を形成することを特徴とするスイッチング半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング半導体装置に関し、特に、炭化珪素（ＳｉＣ）、ダイヤモンド、窒化ガリウム（ＧａＮ）などのバンドギャップが２ｅＶ以上の広い半導体基板を用いて製作された接合型電界効果トランジスタにより構成されるスイッチング半導体装置の電力変換装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、半導体装置を用いた電力変換装置では、変換効率を落とすことなく装置の小型化を図る必要がある。このためには、高速で低損失なスイッチング動作のできる半導体装置が不可欠である。このため、炭化珪素（ＳｉＣ）、ダイヤモンド、窒化ガリウム（ＧａＮ）などのバンドギャップが２ｅＶ以上の広い半導体基板を用いたスイッチング半導体装置が検討されている。数十ｋＨｚ以上の高速で数十ｋＷ以上の大電力を処理する変換機として、ＳｉＣ基板を適用した接合型電界効果トランジスタ（以下、ＪＦＥＴと記す）が提案されている。
【０００３】
例えば、特許文献１に記載のＳｉＣ−ＪＦＥＴの断面構造を図１５に示す。図１５において、４は、ＳｉＣ基板の第１面に形成されたｎ+型の高不純物濃度のソース領域である。１は、ＳｉＣ基板の他方の第２面に形成されたｎ+型の高不純物濃度のドレイン領域である。ソース領域４とドレイン領域１の間にそれぞれの領域に隣接してｎ-型の低不純物濃度のドリフト領域２が形成されている。ＳｉＣ基板の第１面にはトレンチ３３が形成され、隣接するトレンチ３３で上面をソース領域４とするメサが規定される。トレンチ３３の底面およびメサの側壁にはｐ+型の高不純物濃度層が形成され、ゲート領域３となる。３１はゲート領域３とオーミック接続されているゲート電極、４０はソース領域４とオーミック接続されているソース電極、１０はドレイン領域１とオーミック接続されているドレイン電極である。
【０００４】
この半導体装置を高速でスイッチング動作させた場合、ドレイン領域１の電圧が急峻に変化するため、ドレイン領域１とゲート領域３間の容量を介した変位電流がゲート領域３に流れ込み、ゲート電圧を上昇させる。図３のＪＦＥＴでは、通常、ゲート電圧が所定の値（これをしきい電圧と呼ぶ）を越えなければドレイン電圧の定格値まで電流の流れない状態、つまりオフ状態を維持できる。しかし、前記のように変位電流でゲート電圧が高くなり、しきい電圧を越えてしまうと、半導体装置はオフ状態から電流を低抵抗で流すオン状態に切り替わってしまい、半導体装置は誤動作したことになる。
【０００５】
この誤動作を回避させるため、半導体装置のオフ状態では負のゲート電圧を印加する制御方法が適用される。負のゲート電圧のため、しきい電圧以上の上昇が回避できるために誤動作を防止できるからである。
【０００６】
しかし、図１５に示されている従来の半導体装置では、高不純物濃度のｐ+型のゲート領域３とｎ+型のソース領域４が同図の○で示す部分で接触した構造のため、逆方向接合耐圧が低く、十分な負電圧をゲート領域３に印加することができない。このため、従来の半導体装置では、低速での電力変換に限定されるため、変換装置の小型化を実現するには問題があった。
【０００７】
そこで、例えば、負のゲート電圧が印加できる構造対策案として、特許文献２に記載の技術がある。この構造を図１６に示す。前記図１５の技術との相違は、メサ側壁に形成されているｐ+型のゲート領域３が、メサ台地部のｎ+型のソース領域４と接触せず分離されている点（同図の○で示す部分）である。高不純物濃度のｐ型領域とｎ型領域とが分離されているため、接合耐圧は高くなりゲートへの負電圧を印加することはできる。
【特許文献１】特開２００４−１３４５４７号公報
【特許文献２】特表平９−５０８４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記特許文献２の技術（図１６）においても、オン状態では分離部分のｎ-型の低濃度領域で余分な電圧ドロップを発生するため、オン抵抗の増大である欠陥が発生することが考えられる。このように、前述した技術における問題点は、ドレイン電圧の急峻な変化によってゲート電位の上昇が生じ、このゲート電位の上昇が原因で生じるオフ時のオン状態への誤動作を、ゲート領域への負のゲート電圧を印加することで回避する対策が講じられない素子構造上の課題である。
【０００９】
また、例えば、図１７に示すような構造対策案も考えられる。前記図１５の技術との相違は、メサ側壁に形成されているｐ型のゲート領域３５とトレンチ底部のｐ+型のゲート領域３６との不純物濃度を違えて、メサ側壁のｐ型のゲート領域３５の不純物濃度を底部より低い濃度とした点である。しかしながら、メサ台地部のｎ+型のソース領域４と接触するｐ型のゲート領域３５の部分の濃度を低くして接合耐圧は向上するが、空乏層もｐ型のゲート領域３５で増大するため、チャネル領域のｎ-型のドリフト領域２に広がる空乏層は短縮され、ＪＦＥＴのノーマリオフ機能が損なわれてしまうことが考えられる。
【００１０】
そこで、本発明の目的は、ノイズによるゲート電位の増加が起こってもＪＦＥＴの誤動作を回避するために、半導体装置のノーマリオフ機能を損なわず、オン抵抗も損なうことなく、ゲート接合の耐圧を増大できるようにして、負のゲート電圧を半導体装置のオフ状態に印加できるスイッチング半導体装置を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明は、負のゲート電圧が印加できるようにｐ+型のゲート領域とｎ型のソース領域とが接触するＪＦＥＴ構造において、ｐ+型のゲート領域は、このｐ+型のゲート領域より低不純物濃度でＪＦＥＴのドリフト領域よりも高不純物濃度のｎ型不純物濃度のｎ型領域を介して、高不純物濃度のｎ+型のソース領域と配置されていることを最も主要な特徴とする。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
本発明によれば、高不純物濃度のｐ+型のゲート領域はそのままで、前記ｐ+型のゲート領域と接触するソース領域の不純物濃度はオン抵抗を損なわない範囲で低濃度化されているため、半導体装置のノーマリオフ機能を損なわず、オン抵抗も損なうことなく、ゲート接合の耐圧を増大できるので、負のゲート電圧を半導体装置のオフ状態に印加でき、ノイズ電流によるゲート電位の変動に対して誤動作することなくオフ状態を維持することが出来る。さらに、ノイズ耐量を低下させずにしきい電圧を下げることができるので、オン抵抗をさらに低減できるなど、信頼性と特性向上を同時に向上できる効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図、前述した従来技術を説明するための全図において、同一または類似の部分には原則として同一または類似の符号を付し、その繰り返しの説明は省略する。
【００１７】
（本発明の実施の形態の概念）
本実施の形態のスイッチング半導体装置は、ｎ型のソース領域を主表面側では高不純物濃度層とし、前記高不純物濃度層よりも低濃度の所定の濃度に設定される低不純物濃度層との積層された構造で通常のイオン注入技術を用いて形成した後、これらを所定の幅でメサ型に加工して形成し、メサ側壁に再度イオン注入技術により高不純物濃度のゲート領域を形成することで実現する。
【００１８】
（第１の実施例）
図１は、本発明の第１の実施例に係わるスイッチング半導体装置の断面図である。本実施例のスイッチング半導体装置は、対向する第１面および第２面を有するバンドギャップが２．０ｅＶ以上の半導体基板を用いて製作され、この半導体基板内において第１面まで延在するｎ+型の高不純物濃度のソース領域４と、半導体基板内において第２面まで延在するｎ+型の高不純物濃度のドレイン領域１と、半導体基板内においてソース領域４とドレイン領域１との間にそれぞれ隣接して形成され、ソース領域４およびドレイン領域１より低不純物濃度のｎ-型のドリフト領域２と、半導体基板内において第１面まで延在して形成されるトレンチ５と、トレンチ５の隣接するトレンチ間でソース領域４を含むメサを規定し、トレンチ５の底部とメサの側壁に延在して形成されるｐ+型の高不純物濃度のゲート領域３とで構成され、メサの側壁に形成されたゲート領域３と接触するソース領域４の部分では、第１面に延在するソース領域４より低不純物濃度であり、ゲート領域３と比較しても低不純物濃度でドリフト領域１よりも高不純物濃度のｎ型領域である。
【００１９】
すなわち、メサの側壁に形成されたゲート領域３は、ソース領域の底面においてソース領域と接触して形成され、このソース領域は、ゲート領域３と接触する第１のソース領域４と、第１のソース領域４に積層して形成される第２のソース領域４１とで構成され、第１のソース領域４は高不純物濃度の領域で、第２のソース領域４１は所定の低不純物濃度領域であり、またゲート領域３は、メサの側壁に形成されるｐ型の高不純物濃度領域である。
【００２０】
図１において、ａ−ａ’で示す点線に沿って、その不純物濃度の深さ方向の分布を図２に示す。図２において、ソース領域４１は、ソース領域４およびゲート領域３より低不純物濃度である。その所定の不純物濃度はせいぜいソース領域４より１桁程度に低く設定されているにすぎない。この図２で示されるように、ゲート領域３と接触するｎ型のソース領域４１は低不純物濃度の領域であるため、ゲート領域３とソース領域４とが直接接触する場合に比べてこの接合の耐圧は１桁程度増大する。また、ソース領域４１の厚みを、図２に示すようにソース領域４にくらべて薄く形成しているため、このソース領域を電流が流れる場合でも電圧降下は問題の無い程度であり、オン抵抗に対する悪影響は回避されている。
【００２１】
（第２の実施例）
図３は、本発明の第２の実施例に係わるスイッチング半導体装置の断面図である。本実施例のスイッチング半導体装置においては、高不純物濃度のソース領域４の周辺に低不純物濃度のソース領域４２を設けており、電流の流れる主領域が高不純物濃度のｎ+型のソース領域４になっている。このため、本実施例では、前記第１の実施例に比較してオン抵抗の低い半導体装置を実現できる。
【００２２】
すなわち、ソース領域は、周囲をゲート領域３と接触して取り囲まれて複数の島領域に所定の配置で散在し、かつ、ゲート領域３との接触部分では、ゲート領域３より低不純物濃度でドリフト領域２より高不純物濃度のｎ型のソース領域４２と、このソース領域４２に隣接しさらに高不純物濃度でゲート領域３およびドレイン領域１よりもさらに高不純物濃度であるソース領域４とから構成されている。
【００２３】
図４に、図３のａ−ａ’で示す点線に沿って、その不純物濃度の深さ方向の分布を示す。図４において、ソース領域４２は、ゲート領域３より低不純物濃度である。
【００２４】
（第３の実施例）
図５は、本発明の第３の実施例に係わるスイッチング半導体装置の断面図である。本実施例のスイッチング半導体装置においては、トレンチ３３の底部に設けられたｐ+型のゲート領域３とオーミック接続する低抵抗のゲート電極３０を、トレンチ３３を埋めるようにプラグ状に形成している。このゲート電極３０は、タングステンＷ、モリブデンＭｏ、アルミニウムＡｌ、ニッケルＮｉおよびこれらの化合物で形成することが好ましい。また、低抵抗の多結晶シリコンで構成することも可能である。これにより、ｐ+型のゲート領域３は低抵抗のゲート電極３０でシャントされているため、半導体装置のゲート端子（この部分の記載は省略）からみたゲート抵抗成分が大幅に低減され、ｐ+型のゲート領域３のノイズ電流による電圧変動をゲート回路からゲート端子に印加される負のゲート電圧で抑制され易い半導体装置になっているため、誤動作をさらに低減できる。
【００２５】
また、本実施例の半導体装置は、ユニットセル１００が多数並列に接続されて動作する構成のため、低抵抗のゲート電極３０で各ユニットセルが並列に接続されることにより並列動作が均一に起こり、大容量の電力を制御できる電力変換装置を実現できる。
【００２６】
（第４の実施例）
図６は、本発明の第４の実施例に係わるスイッチング半導体装置の断面図である。本実施例のスイッチング半導体装置においては、ユニットセルのうち、ｐ+型のゲート領域３がソース領域４，４２より外側に配置され、半導体基板の一方の主面までｐ+型のゲート領域３が延在している。トレンチのような凹部がなく主面が平坦になっているため、ソース電極４０の形成が容易になっている。また、ｐ+型のゲート領域３がエピタキシャル成長法で形成できるため、ｐｎ接合の位置決めを正確に決定できる、ゲート領域の低抵抗が容易である、ゲート領域の幅を短縮することも容易である、などの効果がある。
【００２７】
（第１の実施例の製造方法）
図７〜図９は、前述した図１に示した第１の実施例に係わるスイッチング半導体装置の製造方法を示す工程断面図である。本実施例では、半導体基板として、バンドギャップが３．０２ｅＶの４Ｈ型結晶多形炭化珪素（４Ｈ−ＳｉＣ）を用いた例で、その製造方法を示す。なお、（）内には、前記図１に対応する部分の符号を付している。
【００２８】
図７（ａ）において、窒素のｎ型不純物が高濃度にドープされたｎ+型の４Ｈ−ＳｉＣ基板（１）を用意する。一方の面に、所定のｎ型不純物濃度になるように制御されたエピタキシャル成長技術を用いて低不純物濃度のｎ-層（２）を形成する。本実施例では、所定濃度として、キャリヤ濃度で２×１０16ケ／ｃｍ3とした。１は、ドレイン領域、２はドリフト領域となる。
【００２９】
図７（ｂ）において、ｎ-層（２）の一方の表面に、イオン注入技術により低不純物濃度層（４１）と高不純物濃度層（４）を形成する。４１は１０18〜１０19ケ／ｃｍ3台、４は１０20ケ／ｃｍ3台の不純物濃度である。これらのｎ型層はソース領域となる。
【００３０】
図７（ｃ）において、ｎ+型のソース領域４に隣接して酸化膜３００をＣＶＤ法で成膜し、ホトリソグラフィとドライエッチング法により所定の幅でストライプ状に加工する。さらに、このパターニングされた酸化膜３００をマスクとして、その下のｎ+層、ｎ層、ｎ-層をドライエッチングして側面が垂直なトレンチ３３を形成する。本実施例では、トレンチの幅は０．９〜１．１μｍ、深さは１．０〜１．５μｍとした。ただし、この寸法は、それぞれの半導体装置の定格電圧で最適値があり、設計と試作を経てそれぞれ決定することが最善である。
【００３１】
図８（ｄ）において、酸化膜３００を除去後、トレンチ部分を再度ＣＶＤ法で酸化膜５１を成膜し、研磨して表面を平坦化する。
【００３２】
図８（ｅ）において、平坦化された面に多結晶シリコン膜３１０をＣＶＤ法で形成し、ソース領域を一定かつ一様な寸法で覆う形状に加工する。
【００３３】
図８（ｆ）において、酸化膜５１を除去するとソース領域をオーバハングな状況で被覆された多結晶シリコン膜３１０が形成できる。
【００３４】
図９（ｇ）において、多結晶シリコン膜３１０をマスクとして、アルミニウム（Ａｌ）イオンをある程度の斜め角度で注入すると、メサ側壁にｐ+型の領域が形成できる。このとき、オーバハングで影となっているメサ上面、つまりｎ型のソース領域４１ではＡｌイオンがメサ側壁には打ち込まれないため、高濃度のＡｌイオンを注入しても低濃度のｎ領域が消滅することはない。
【００３５】
図９（ｈ）において、イオン注入の多結晶シリコン膜３１０のマスクを削除し、再度全面に酸化膜（５）を成膜し、ソース領域４の上にコンタクト穴を開口する。コンタクト穴の幅は０．５μｍである。
【００３６】
図９（ｉ）において、ソース面とドレイン面の対向面に電極を形成して、それぞれソース電極４０、ドレイン電極１０を形成して、半導体装置が完成する。しかし、実際には、半導体装置の端面処理や、ゲート端子、ゲート電極、およびパッシベーション領域などの形成など、通常の半導体装置で必要な工程はあるが、これらについては図面では省略されている。
【００３７】
（第２の実施例の製造方法）
図１０および図１１は、前述した図３に示した第２の実施例に係わるスイッチング半導体装置の製造方法を示す工程断面図である。本実施例では、半導体基板として、バンドギャップが３．０２ｅＶの４Ｈ型結晶多形炭化珪素（４Ｈ−ＳｉＣ）を用いた例で、その製造方法を示す。なお、（）内には、前記図３に対応する部分の符号を付している。
【００３８】
図１０（ａ）において、ｎ+高不純物濃度基板（１）に低不純物濃度のｎ-エピタキシャル層（２）が積層された４Ｈ−ＳｉＣ基板を準備して、この一方の面に酸化膜６１を成膜後に開口する。これをイオン注入の選択形成用のマスクとして、ｎ+高不純物濃度領域（４）を形成する。
【００３９】
図１０（ｂ）において、選択形成用の酸化膜６１のマスクを除去した後、全面に窒素をイオン注入することで、ｎ+高不純物濃度領域（４）以外のところを低不純物濃度のｎ型領域（４２）とする。
【００４０】
図１０（ｃ）において、ｎ+領域（４）と、その周囲に所定の寸法でｎ領域（４２）とを被覆する酸化膜３００を加工形成する。次に、この酸化膜３００をマスクとして、ＳｉＣ基板を垂直形状に異方性ドライエッチング条件で加工し、トレンチ３３およびメサを形成する。本実施例では、トレンチの幅とメサの幅はそれぞれ１μｍ前後としている。ただし、適用する微細加工技術の水準で、この寸法はそれぞれ最適化して変更することが好ましい。
【００４１】
図１１（ｄ）において、酸化膜３００をマスクに、ＳｉＣ基板のドライエッチング条件を等方性ドライエッチングに切り替えて所定の時間エッチングすると、０．１５〜０．２μｍ程度の酸化膜より内側にＳｉＣのメサ側壁が入ったオーバハング形状が形成される。その後、斜めイオン注入法によりＡｌイオンを側壁に注入することで、トレンチ底面、メサ側壁にｐ+型のゲート領域３を形成した。さらに、トレンチ５を埋める酸化膜、ソース上のコンタクト開口、ソース電極４０、ドレイン電極１０を形成して、半導体装置が完成する。
【００４２】
（第１〜第４の実施例の平面パターン）
図１２は、前述した図１、図３、図５、図６に示した第１〜第４の実施例に係わるスイッチング半導体装置の平面図（平面パターン）を示す。図１２において、細かな長方形の領域は、図１、図３、図５、図６のそれぞれの断面図に示してあるユニットセル１００である。これらのユニットセル１００が、半導体装置の定格電流容量に応じて多数配置されている。
【００４３】
また、これらの各ユニットセル１００は、いくつかのサブユニットを構成する。図１２において、３２はｐ+型のゲート領域３とオーミック接続されるゲート電極である。このゲート電極３２は、サブユニットを取り囲むように配置され、各サブユニット間のゲート抵抗が均一で低抵抗になるように配置される。３１は、ｐ型のゲート領域の終端領域を示す。２２は、さらに外周に設けられたｎ+領域であり、寄生チャネルの拡がりを防止する、いわゆるチャネルカット領域である。
【００４４】
図１３は、前記図１２とは別の平面図（平面パターン）を示す。図１２で示した長方形のユニットセルとは異なり、６角形の形状をしたユニットセル１００が平面上で配置されている。この配置により、ユニットセル１００の配置密度が高くなり、チップ面積を縮小できる。
【００４５】
（第１〜第４の実施例のドライブ回路）
図１４は、前述した図１、図３、図５、図６に示した第１〜第４の実施例のスイッチング半導体装置のドライブ回路を示す。各実施例のスイッチング半導体装置２０をオンするために、ゲート端子に正の電圧Ｅｇ１を印加する。オフするためには、電圧Ｅｇ２により負の電圧を印加して安定な高信頼性動作を達成させる。本実施例では、負電圧として、−５Ｖ〜−２０Ｖの範囲で選択するのが好ましい。
【００４６】
以上により、前記各実施例によれば、高不純物濃度のｐ+型のゲート領域３はそのままで、ｐ+型のゲート領域３と接触するソース領域４１，４２の不純物濃度はオン抵抗を損なわない範囲で低濃度化されているため、ノーマリオフ機能を損なわず、オン抵抗も損なうことなく、ゲート接合の耐圧を増大できるので、負のゲート電圧をオフ状態に印加でき、ノイズ電流によるゲート電位の変動に対して誤動作することなくオフ状態を維持することが出来る。
【００４７】
さらに、ノイズ耐量を低下させずにしきい電圧を下げることができるので、オン抵抗をさらに低減できるなど、信頼性と特性向上を同時に向上できる。
【００４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４９】
例えば、前述した各実施例では、４Ｈ−ＳｉＣの半導体基板を適用したスイッチング半導体装置について記載したが、その他のＳｉＣ基板でも適用可能であり、例えば、結晶多形の異なる６Ｈ型、３Ｃ型の基板を適用してもよい。さらに、ＳｉＣ以外のダイヤモンド、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）などの半導体基板を適用してもよい。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施例に係わるスイッチング半導体装置を示す断面図である。
【図２】本発明の第１の実施例に係わるスイッチング半導体装置において、ａ−ａ’線に沿った不純物濃度の深さ方向の分布を示す図である。
【図３】本発明の第２の実施例に係わるスイッチング半導体装置を示す断面図である。
【図４】本発明の第２の実施例に係わるスイッチング半導体装置において、ａ−ａ’線に沿った不純物濃度の深さ方向の分布を示す図である。
【図５】本発明の第３の実施例に係わるスイッチング半導体装置を示す断面図である。
【図６】本発明の第４の実施例に係わるスイッチング半導体装置を示す断面図である。
【図７】本発明の第１の実施例に係わるスイッチング半導体装置の製造方法を示す工程断面図である。
【図８】本発明の第１の実施例に係わるスイッチング半導体装置の製造方法（図７に続く）を示す工程断面図である。
【図９】本発明の第１の実施例に係わるスイッチング半導体装置の製造方法（図８に続く）を示す工程断面図である。
【図１０】本発明の第２の実施例に係わるスイッチング半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の第２の実施例に係わるスイッチング半導体装置の製造方法（図１０に続く）を示す工程断面図である。
【図１２】本発明の第１〜第４の実施例に係わるスイッチング半導体装置を示す平面図である。
【図１３】本発明の第１〜第４の実施例に係わるスイッチング半導体装置を示す別の平面図である。
【図１４】本発明の第１〜第４の実施例のスイッチング半導体装置のドライブ回路を示す回路図である。
【図１５】従来技術によるスイッチング半導体装置を示す断面図である。
【図１６】従来技術による他のスイッチング半導体装置を示す断面図である。
【図１７】従来技術の問題点を改善する対策案を示すスイッチング半導体装置を示す断面図である。
【符号の説明】
【００５１】
１…ドレイン領域、２…ドリフト領域、３…ゲート領域、４…ソース領域、５…トレンチ、１０…ドレイン電極、２２…チャネルカット領域、３０，３１，３２…ゲート電極、３３…トレンチ、３５，３６…ゲート領域、４０…ソース電極、４１，４２…ソース領域、５１…酸化膜、６１…酸化膜、１００…ユニットセル、３００…酸化膜、３１０…多結晶シリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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