(57)【要約】【課題】従来の半導体装置は、微細な素子を形成する場合、微細なピッチを有するパターンのマスクを複数用い、それぞれのマスクに対して、高精度な位置合わせと高精度かつ高精細な露光とを行うため、製造コストが高く、製造工程に多くの時間を必要とする問題がある。【解決手段】本発明にかかる半導体装置は、ソース、ドレイン、ゲートとからなる素子を有する半導体装置であって、素子は、基板上に互いに分離して形成され、それぞれがソース又はドレインとなる第１、第２の領域と、一部が第１、第２の領域の対向する面に挟まれ、基板に埋め込まれて形成されるゲート電極とを有し、ゲート電極はゲート幅方向に、第１、第２の領域のゲート幅方向の長さよりも長く、第１、第２の領域に挟まれない第３の領域を有するものである。【選択図】図２
2007194562.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン、ゲートとからなる素子を有する半導体装置であって、
前記素子は、基板上に互いに分離して形成され、それぞれがソース又はドレインとなる第１、第２の領域と、
一部が前記第１、第２の領域の対向する面に挟まれ、前記基板に埋め込まれて形成されるゲート電極とを有し、
前記ゲート電極は、ゲート幅方向の全長が前記第１、第２の領域のゲート幅方向の長さよりも長く、前記第１、第２の領域に挟まれない第３の領域を有する半導体装置。
【請求項２】
前記ゲート電極のうち、前記第１、第２の領域に挟まれた部分のゲート長方向の長さは、前記ゲート電極のうち前記第３の領域のゲート長方向の長さよりも短いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の領域を前記ゲート電極のゲート幅方向の両端部に有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１、第２の領域のそれぞれは、互いに対向する辺を除く辺の一部分において素子分離領域に隣接していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１、第２の領域のそれぞれは、互いに対向する辺を除く辺の全体において素子分離領域に隣接していることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記素子を複数個並べて配置する場合において、複数個の前記素子に共通して形成されるゲート電極は、それぞれの前記素子の間において前記第３の領域のゲート長方向の長さを維持して接続されることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記素子の外周部分に形成される素子分離領域の基板表面からの深さは、前記ゲート電極が形成されるゲート電極用溝の前記基板表面からの深さと実質的に等しく形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記素子の外周部分に形成される素子分離領域の基板表面からの深さは、前記ゲート電極が形成されるゲート電極用溝の前記基板表面からの深さよりも深く形成されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項９】
分離して形成された第１、第２の領域と、
前記第１、第２の領域の間に形成された溝に埋め込まれたゲート電極とを有する半導体装置の製造方法であって、
第１のマスクによって形成されるパターンに基づき、ゲート電極用溝と、素子分離用溝とを同時に形成し、
前記ゲート電極用溝と前記素子分離用溝とにゲート電極材を充填し、
前記第１のマスクよりも荒いピッチのパターンを有する第２のマスクによって形成されるパターンに基づき、少なくとも前記ゲート電極用溝と前記ゲート電極用溝の周囲の一部分とを含む部分にレジストパターンを形成し、
前記レジストパターンによって覆われていない部分の前記ゲート電極材を除去し、
前記ゲート電極材を除去した領域に形成される溝に絶縁体を充填する半導体装置の製造方法。
【請求項１０】
前記ゲート電極のゲート幅方向の長さは、前記第１、第２の領域のゲート幅方向の長さよりも長いことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極のうち前記第１、第２の領域に挟まれた部分のゲート長方向の長さは、前記ゲート電極のうち前記第１、第２の領域に挟まれていない部分のゲート長方向の長さよりも短いことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記素子分離用溝の底面は、前記ゲート電極用溝の底面と基板表面からの深さが実質的に等しく形成されていることを特徴とする請求項９乃至１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記素子分離用溝の底面は、前記ゲート電極用溝の底面よりも基板表面からの深さが深く形成されていることを特徴とする請求項９乃至１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記ゲート電極材を前記ゲート電極用溝と素子分離用溝とに充填する前に、前記ゲート電極用溝と素子分離用溝との底面及び側壁にゲート酸化膜を形成することを特徴とする請求項９乃至１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
分離して形成された第１、第２の領域と、
前記第１、第２の領域の間に形成された溝に埋め込まれたゲート電極とを有する半導体装置の製造方法であって、
第１のマスクによって形成されるパターンに基づき、ゲート電極用溝と、素子分離用溝とを同時に形成し、
前記ゲート電極用溝と前記素子分離用溝とに絶縁体を充填し、
前記第１のマスクよりも荒いピッチのパターンを有する第２のマスクによって形成されるパターンに基づき、少なくとも前記ゲート電極用溝と前記ゲート電極用溝の周囲の一部分とを含む部分が露出する領域にレジストパターンを形成し、
前記レジストパターンによって覆われていない部分の前記絶縁体を除去し、
前記絶縁体を除去した領域に形成される溝にゲート電極材を充填する半導体装置の製造方法。
【請求項１６】
前記ゲート電極のゲート幅方向の長さは、前記第１、第２の領域のゲート幅方向の長さよりも長いことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記ゲート電極のうち前記第１、第２の領域に挟まれた部分のゲート長方向の長さは、前記ゲート電極のうち前記第１、第２の領域に挟まれていない部分のゲート長方向の長さよりも短いことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記素子分離用溝の底面は、前記ゲート電極用溝の底面と基板表面からの深さが実質的に等しく形成されていることを特徴とする請求項１５乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記素子分離用溝の底面は、前記ゲート電極用溝の底面よりも基板表面からの深さが深く形成されていることを特徴とする請求項１５乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記絶縁体を前記ゲート電極用溝と素子分離用溝とに充填する前に、前記ゲート電極用溝と素子分離用溝との底面及び側壁にゲート酸化膜を形成することを特徴とする請求項１５乃至１９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にシリコン基板に素子分離領域を形成し、ゲートとなる部分の溝を形成し、ゲート電極材料を埋め込む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、一般的にマスクパターンを利用したリソグラフィ技術によって半導体基板（例えば、シリコン基板）上に素子を形成することで製造される。近年、半導体装置を高集積化するために、この素子の微細化が進められている。微細化された素子を形成するためには、精密なマスクと高精度で高精細な露光技術を必要とする。
しかしながら、精密なマスクの作成には、例えばマスクの歩留まりが悪いなどの理由から、多くの時間と高いコストが必要になる。また、高精度で高精細な露光を行うためには、多くの工程時間と高価な機器とを必要とする。このようなことから、微細な素子を有する半導体装置の製造は、多くの時間と高いコストとが必要であった。
【０００３】
ここで、従来の素子の形成について説明する。従来の素子の形成方法が特許文献１（従来例１）に開示されている。従来例１のような方法でＮＭＯＳを形成する場合を一例として説明する。従来例１のＮＭＯＳを形成する場合に用いられるマスクを図１１（ａ）、（ｂ）に示す。また、図１１（ａ）、（ｂ）に示すマスクを重ね合わせたものを図１１（ｃ）に示す。図１１（ａ）に示すマスク１１０は、拡散領域パターン１１１、１１２と素子分離領域パターン１１３とを有している。図１１（ｂ）に示すマスク１２０は、ゲート領域パターン１２１を有している。図１１（ｃ）に示すように、図１１（ａ）と図１１（ｂ）とは、マスク１１０の内側に配置されている拡散領域パターン１１２の幅Ｗ１０とゲート領域パターン１２１の幅Ｗ２０とが実質的に同じになっている。また、ゲート領域パターン１２１のゲート長Ｌは、例えばプロセスにおける最小線幅である。
【０００４】
このようなマスクを使用して製造したＮＭＯＳトランジスタを上面視したレイアウトを図１２に示す。ここで、図１２のレイアウトのＸ−Ｘ'断面とＹ−Ｙ'断面の断面図を図１３に示し、これを参照して従来例１のＮＭＯＳの製造工程について説明する。なお、図１３は、製造工程ごとに図１２のレイアウトのＸ−Ｘ'断面とＹ−Ｙ'断面とを示している。
【０００５】
第１工程終了後の断面図を図１３（ａ）に示す。第１工程は、まず、シリコン基板１３１の上に例えばリンのイオンを注入して拡散領域１３２を形成する。次に、マスク１１０を使用して微細なパターニングを行うことで、素子分離溝１３３をエッチングにより形成する。素子分離溝１３３は、拡散領域１３２の表面からシリコン基板１３１が露出する領域に形成される。
【０００６】
第２工程終了後の断面図を図１３（ｂ）に示す。第２工程は、第１工程で形成した素子分離溝１３３に絶縁膜を充填し素子分離領域１３４を形成する。また、素子分離溝１３３に絶縁膜の充填後には基板表面の余分な絶縁膜を除去する。
【０００７】
第３工程終了後の断面図を図１３（ｃ）に示す。第３工程は、マスク１２０を使用して微細なパターニングを行うことで、埋め込みゲート用溝１３５をエッチングにより形成する。埋め込みゲート用溝１３５の側面及び底面にはゲート酸化膜１３６が形成される。
【０００８】
第４工程終了後の断面図を図１３（ｄ）に示す。第４工程は、第３工程で形成した埋め込みゲート用溝１３５にゲート電極材を充填して、埋め込みゲート１３７を形成する。埋め込みゲート１３７の形成後は、基板表面の余分なゲート電極材を除去する。これによって、従来の一般的なＮＭＯＳの製造工程が完了する。
【０００９】
また、微細なパターニングの回数を削減する技術が特許文献２（従来例２）に開示されている。従来例２の素子の断面図を図１４に示す。従来例２では、埋め込みゲート電極領域と素子分離領域とを同じマスクを利用して一度でエッチングし、それぞれをゲート酸化膜１５２、１４２とゲート電極材（ポリシリコン）１５１、１４１とで充填するものである。これによって、従来例２は、微細なパターニングの回数を削減している。
【特許文献１】特開２００４−３９９８５号公報
【特許文献２】特開平７−１８３４９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来例１では、微細なパターニングを２度必要とするため、マスク１１０、１２０を製造する時間とコストが増大する問題がある。また、マスク１１０とマスク１２０との位置合わせを高精度で行わなければならないため、製造工程に多くの時間と高い製造装置を必要とする問題がある。
【００１１】
また、従来例２では、微細なパターニングを１度にできるため、従来例１に比べてマクスと製造工程とにかかる時間とコストを削減できる。しかしながら、素子分離領域と埋め込みゲート電極とが同じポリシリコンと絶縁膜とで形成されている。従って、素子分離領域と埋め込みゲート電極との確実な絶縁を確保するために、素子分離領域と埋め込みゲート電極との間に所定の距離を確保しなければならない。つまり、従来例２では、精度良く溝を形成できるが、溝に形成されるゲート電極と素子分離領域との境界部分のバラツキは考慮されていない。そのため、素子分離領域と埋め込みゲート電極との間の領域におけるバラツキ余裕度を確保するために１つの素子の面積を大きくしなければならない。このことは、微細化された素子によって半導体装置の集積度を向上ようとした場合、集積度向上の大きな妨げとなる。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体装置の製造方法は、分離して形成された第１、第２の領域と、前記第１、第２の領域の間に形成された溝に埋め込まれたゲート電極とを有する半導体装置の製造方法であって、第１のマスクによって形成されるパターンに基づき、ゲート電極用溝と、素子分離用溝とを同時に形成し、前記ゲート電極用溝と前記素子分離用溝とにゲート電極材を充填し、前記第１のマスクよりも荒いピッチのパターンを有する第２のマスクによって形成されるパターンに基づき、少なくとも前記ゲート電極用溝と前記ゲート電極用溝の周囲の一部分とを含む部分にレジストパターンを形成し、前記レジストパターンによって覆われていない部分の前記ゲート電極材を除去し、前記ゲート電極材を除去した領域に形成される溝に絶縁体を充填するものである。
【００１３】
また、本発明にかかる半導体装置の製造方法は、分離して形成された第１、第２の領域と、前記第１、第２の領域の間に形成された溝に埋め込まれたゲート電極とを有する半導体装置の製造方法であって、第１のマスクによって形成されるパターンに基づき、ゲート電極用溝と、素子分離用溝とを同時に形成し、前記ゲート電極用溝と前記素子分離用溝とに絶縁体を充填し、前記第１のマスクよりも荒いピッチのパターンを有する第２のマスクによって形成されるパターンに基づき、少なくとも前記ゲート電極用溝と前記ゲート電極用溝の周囲の一部分とを含む部分が露出する領域にレジストパターンを形成し、前記レジストパターンによって覆われていない部分の前記絶縁体を除去し、前記絶縁体を除去した領域に形成される溝にゲート電極材を充填するものである。
【００１４】
一方、前記製造方法によって形成される本発明にかかる半導体装置は、ソース、ドレイン、ゲートとからなる素子を有する半導体装置であって、前記素子は、基板上に互いに分離して形成され、それぞれがソース又はドレインとなる第１、第２の領域と、一部が前記第１、第２の領域の対向する面に挟まれ、前記基板に埋め込まれて形成されるゲート電極とを有し、前記ゲート電極はゲート幅方向に、前記第１、第２の領域のゲート幅方向の長さよりも長く、前記第１、第２の領域に挟まれない第３の領域を有するものである。
【００１５】
本発明にかかる半導体装置及びその製造方法によれば、第２のマスクよりも細かいピッチのパターンを有する第１のマスクを用い、ゲート電極及び素子分離領域の形状を一度の工程で形成する。その後、形成された溝にゲート電極材を充填する。ここで、ゲート電極の形状で重要なゲート幅とゲート長は、分離して形成された素子分離領域の間の形状からセルフアラインによって決まる。つまり、ゲート電極の形状よりも広い面積のレジストパターンを用いて、必要なゲート電極領域をその後のエッチングから保護することで、精度の高いゲート電極を形成することが可能である。従って、第１のマスクよりも荒いピッチのパターンを有する第２のマスクを用い、ゲート電極材を必要な部分にのみ残してゲート電極を形成する。これによって、本発明の半導体装置は、高精度のパターンを有するマスクと高精度かつ高精細な露光工程の回数を削減しながら、細かいピッチで規定されるゲート電極の形状とＭＯＳトランジスタの形状とを形成することが可能になる。
【発明の効果】
【００１６】
本発明にかかる半導体装置及びその製造方法によれば、高精度のパターンを有するマスクと高精度かつ高精細な露光工程の回数を削減しながら、細かいピッチで規定されるゲート電極の形状とＭＯＳトランジスタの形状とを形成することが可能になる。
【発明を実施するための最良の形態】
【００１７】
実施の形態１
以下図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる半導体装置は、微細プロセスで形成される素子を有するものである。形成される素子の一例として、以下ではＭＯＳトランジスタを形成する場合について説明する。図１に１つのＭＯＳトランジスタを形成する場合に用いるマスクの模式図を示す。
【００１８】
図１（ａ）に示すマスク１０は、拡散領域パターン１１、１２ａ、１２ｂとトレンチ領域パターン１３とを有している。また、マスク１０は、他のマクスよりも細かいピッチのパターンを有する高精度なマスクである。拡散領域パターン１１は、例えば形成する素子の周辺の拡散領域を形成するパターンである。拡散領域パターン１２ａ、１２ｂは、例えば形成するＭＯＳトランジスタのソース領域あるいはドレイン領域の拡散領域を形成するパターンである。本実施の形態では拡散領域パターン１２ａ、１２ｂは、分離した第１、第２の領域となっており、第１の領域がソース領域となり、第２の領域がドレイン領域となる。トレンチ領域パターン１３は、例えば形成する素子の外周の素子分離領域となる素子分離用溝とゲート電極が形成されるゲート電極用溝を形成するためのパターンである。
【００１９】
図１（ｂ）に示すマスク２０は、ゲート領域パターン２１を有している。マスク２０は、マスク１０よりも精度の低いマスクであって、マスク１０よりも荒いピッチのパターンを有する。ゲート領域パターン２１は、例えば形成する素子のゲート電極材を一度堆積させた後にエッチングによって除去する場合に、ゲート電極材をエッチングから保護するパターンである。エッチング後に残ったゲート電極材が素子のゲート電極となる。また、ゲート領域パターン２１は、少なくともゲート電極用溝とゲート電極用溝の周囲の一部分を含むようなパターンとなっている。
【００２０】
図１（ｃ）にマスク１０とマスク２０とを重ねたパターンを示す。図１（ｃ）に示すように、マスク１０の拡散領域パターン１２ａ、１２ｂが対向する辺の幅Ｗ１とマスク２０のゲート領域パターン２１の長手方向の幅Ｗ２とは、幅Ｗ２が幅Ｗ１よりも長くなるようになっている。幅Ｗ１は、トランジスタのゲート幅となる。また、拡散領域パターン１２ａ、１２ｂの向かい合う辺の距離Ｌ１は、マスク２０のゲート領域パターン２１の短手方向の幅Ｌ２よりも短くなっている。本実施の形態では距離Ｌ１は、プロセスルールにおける最小線幅となっている。トランジスタのゲート長は、距離Ｌ１に基づき設定される。
【００２１】
図２に図１に示すマスクを用いて形成したＭＯＳトランジスタを上面視した場合のレイアウトを示す。なお、本実施の形態では、図２においてＸからＸ'に向かうゲート幅方向を第１の方向とし、ＹからＹ'に向かうゲート長方向を第２の方向とする。図２に示すＭＯＳトランジスタは、拡散領域３１ａ、３１ｂ、ゲート電極３５、ゲート酸化膜３４、素子分離領域３８を有している。
【００２２】
拡散領域３１ａ、３１ｂは、２つの分離して形成された領域を有している。分離された領域は、それぞれ第２の方向に並んでいる。拡散領域３１ａ、３１ｂは、それぞれ第１の方向に長い長方形となっており、第１の方向の長さがＷ１となっている。また、拡散領域３１ａ、３１ｂは、それぞれ外周沿ってゲート酸化膜３４が形成されている。
【００２３】
分離して形成される拡散領域３１ａ、３１ｂにゲート酸化膜３４を介して隣接するようにゲート電極３５が形成されている。ゲート電極３５のうち拡散領域３１ａ、３１ｂに挟まれる部分のゲート長方向の長さは、第３の領域（例えば、ゲート電極３５のうち拡散領域３１ａ、３１ｂに挟まれていない部分）のゲート長方向の長さより短い。本実施の形態では、ゲート電極３５のゲート幅方向の両端は、Ｔ字形状になっている。また、分離された拡散領域３１ａ、３１ｂが対向する辺に隣接する部分のゲート電極３５が、トランジスタの動作においてゲートとして動作する部分である。
【００２４】
拡散領域３１ａ、３１ｂ、ゲート酸化膜３４、ゲート電極３５を囲む外周には、素子分離領域３８が形成されている。素子分離領域３８は、例えば絶縁体で形成されており、隣接して形成される素子を互いに絶縁する。また、素子分離領域３８の外周に沿ってゲート酸化膜３４が形成されている。さらに、素子分離領域３８及びゲート酸化膜３４の外周は拡散領域３１ｃが形成されている。
【００２５】
図２に示すＭＯＳトランジスタの製造工程について図３を参照して説明する。図３は、図２に示すＭＯＳトランジスタのＸ−Ｘ'線に沿った断面を図面左側に示し、Ｙ−Ｙ'線に沿った断面を図面右側に示している。また、製造工程を第１〜第５の工程に分割し、それぞれの工程が完了した場合の断面図を図３（ａ）〜図３（ｅ）に示す。以下では、ＭＯＳトランジスタの製造工程の一例としてＮＭＯＳトランジスタの製造工程について説明する。
【００２６】
第１の工程終了後の断面図を図３（ａ）に示す。第１の工程は、まず第１の導電型（例えば、ｐ型の導電体）のシリコン基板３０の表面に第１の導電型とは逆極性の第２の導電型（例えば、ｎ型の導電体）の拡散領域３１ａ、３１ｂ、３１ｃを形成する。拡散領域３１ａ、３１ｂ、３１ｃは、例えばイオン化したリン（Ｐ）をイオン注入することで形成する。続いて、図１（ａ）に示すマスク１０を用いて、半導体基板上にパターニングを行い、ゲート電極用溝３２及び素子分離用溝３３をエッチングによって同時に形成する。ここでのパターニングは、高精度なマスク１０を用いて、高精度で高精細な露光によって行う。また、ゲート電極用溝３２及び素子分離用溝３３は、基板表面からの深さが実質的に等しく、基板表面から拡散領域を貫通してシリコン基板３０が露出する深さに形成される。
【００２７】
第２の工程終了後の断面図を図３（ｂ）に示す。第２の工程は、まず第１の工程で形成したゲート電極用溝３２と素子分離用溝３３の底面及び側壁にゲート酸化膜３４（例えば、酸化シリコンＳｉＯ２）を形成する。続いて、ゲート電極３５となるゲート電極材（例えば、ポリシリコン）をゲート電極用溝３２と素子分離用溝３３に充填する。また、ゲート電極材の充填後に、基板表面の余分なゲート電極材を除去する。
【００２８】
第３の工程終了後の断面図を図３（ｃ）に示す。第３の工程は、図１（ｂ）に示すマスク２０をネガ型レジストマスクとして用いて、基板表面上にゲート電極用溝３２よりも広い領域にレジストパターン３６を形成する。マスク２０は、マスク１０よりも荒いピッチでパターニングされたマスクである。従って、レジストパターン３６をパターニングする場合は、マスク１０を用いたパターニングよりも精度と精細度の低い露光でよい。レジストパターン３６は、Ｘ−Ｘ'断面では、内側の拡散領域３１ａ、３１ｂ（不図示）のゲート幅Ｗ１よりも広い領域に形成される。また、Ｙ−Ｙ'断面では、内側に形成される２つの拡散領域３１ａ、３１ｂの接近する一部の領域と内側のゲート電極３５とを覆う領域に形成される。つまり、レジストパターンのゲート長方向の長さＬ２は、拡散領域３１ａ、３１ｂの距離Ｌ１よりも長い。このレジストパターン３６は、その後の工程で行われるエッチングから形成されたゲート電極材を保護する。
【００２９】
第４の工程終了後の断面図を図３（ｄ）に示す。第４の工程は、ゲート電極材をエッチングによって除去する。ここで、第３の工程で形成されたレジストパターン３６の下部のゲート電極材は、レジストパターン３６によって保護されるためエッチングによって除去されない。このエッチングによって、素子分離用溝に充填されていたゲート電極材を除去し、素子分離用溝３７を形成する。また、エッチング後に残ったゲート電極材は、第１の工程で基板上に形成されたゲート電極用溝３２に応じた形状となる。このように、基板上に形成されたパターンを用いてその後に形成する領域の形状を決定する方法をセルフアラインという。
【００３０】
第５の工程終了後の断面図を図３（ｅ）に示す。第５の工程は、第４の工程で形成された素子分離用溝３７に絶縁体（例えば、酸化シリコンＳｉＯ２で形成される素子分離用絶縁膜）を充填し素子分離領域３８を形成する。その後、基板表面の余分な素子分離用絶縁膜とレジストパターン３６を除去する。これによって、ＮＭＯＳトランジスタが完成する。
【００３１】
つまり、本実施の形態の半導体装置は、細かいピッチのパターンを有するマスク１０を用い、ゲート電極及び素子分離領域の形状を一度のエッチング工程で形成する。エッチング工程で形成された溝にゲート電極材を充填する。その後、ゲート電極の形状よりも広い面積のレジストパターンを用いて、必要なゲート電極領域をエッチングから保護する。続いて、レジストパターンで覆われていない部分のゲート電極材を除去する。これによって、精度の高いゲート電極を形成する。ここで、ゲート電極の形状で重要なゲート幅とゲート長は、分離して形成された素子分離領域の間の形状からセルフアラインによって決まる。従って、荒いピッチのパターンを有するマスク２０を用いた場合であっても、トランジスタの動作に必要なゲート電極を精度良く形成することが可能である。本実施の形態の半導体装置は、高精度のパターンを有するマスクと高精度かつ高精細な露光工程の回数を削減しながら、細かいピッチで規定されるゲート電極３５の形状とＭＯＳトランジスタの形状とを形成することが可能になる。
【００３２】
一方、従来の半導体装置では、細かいピッチのパターンを有するマスクで素子分離領域の形状を形成し、細かいピッチのパターンを有するマスクでゲート電極の形状を形成しなければならなかった。
【００３３】
上記説明より、本実施の形態の半導体装置は、高精度のパターンを有するマスクと高精度かつ高精細な露光工程の回数を削減することが可能であるため、マスク作成と製造工程とに対する時間とコストとを削減することが可能である。
【００３４】
また、本実施の形態の半導体装置は、ゲート電極３５のゲート長方向の長さが拡散領域３１ａ、３１ｂのゲート長方向の長さよりも長くなるように形成されている。さらに、ゲート電極３５のゲート長方向の両端は、分離された２つの拡散領域３１ａ、３１ｂ間の距離Ｌ１よりも長くなるように形成されている。このことより、本実施の形態１の半導体装置のゲート電極３５は、エッチングによって端部が削れた場合であっても、トランジスタ動作においてゲートとして機能する領域のゲート電極材に対するエッチングダメージを抑制することが可能である。エッチングダメージを抑制することは、微細なパターンを形成する場合の製造工程上でのバラツキを抑制するために特に有効である。
【００３５】
なお、上記実施の形態では、ゲート電極３５のゲート幅方向の両端部分がＴ字形状となっているが、両端部の形状はこれに限られたものではない。例えば、ゲート電極３５のゲート幅方向の両端部のゲート長方向の長さは、拡散領域３１ａ、３１ｂに挟まれる部分のゲート長方向の長さと実施的に同じ、あるいは短くなっていても良い。両端部のゲート電極３５の長さが他の部分のと同じ場合の半導体装置について、上面視した場合のレイアウトを図４に示す。ここで、図４に示す半導体装置の拡散領域３１ａ、３１ｂのそれぞれは、互いに対向する辺を除く辺の全体においてゲート酸化膜３４を介して素子分離領域３８と隣接するように形成される。これに対し、図２に示す半導体装置の拡散領域３１ａ、３１ｂのぞれぞれは、互いに対向する辺を除く辺の一部においてゲート酸化膜３４を介して素子分離領域３８と隣接するように形成される。ここで、図２、図４に示すハンド応対装置において、拡散領域３１ａ、３１ｂと素子分離領域３８とは、ゲート酸化膜３４を介さずに形成しても良い。
【００３６】
実施の形態２
実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置と使用するマスク及び形成されるＭＯＳトランジスタの形状が同じものであるが、製造方法が異なるものである。実施の形態１にかかる半導体装置は、ゲート電極３５を形成した後に素子分離用絶縁膜によって素子分離領域３８を形成していたのに対し、実施の形態２にかかる半導体装置は、素子分離用絶縁膜によって素子分離領域３８を形成した後にゲート電極３５を形成する。実施の形態１と同じ部分については同一の符号を付して説明を省略する。
【００３７】
実施の形態２にかかるＭＯＳトランジスタの製造工程について図５を参照して説明する。図５は、図２に示すＭＯＳトランジスタのＸ−Ｘ'線に沿った断面を図面左側に示し、Ｙ−Ｙ'線に沿った断面を図面右側に示している。また、製造工程を第１〜第５の工程に分割し、それぞれの工程が完了した場合の断面図を図５（ａ）〜図５（ｅ）に示す。以下では、ＭＯＳトランジスタの製造工程の一例としてＮＭＯＳトランジスタの製造工程について説明する。
【００３８】
第１の工程終了後の断面図を図５（ａ）に示す。第１の工程は、まず第１の導電型（例えば、ｐ型の導電体）のシリコン基板３０の表面に第１の導電型とは逆極性の第２の導電型（例えば、ｎ型の導電体）の拡散領域３１ａ、３１ｂ、３１ｃを形成する。拡散領域３１ａ、３１ｂ、３１ｃは、例えばイオン化したリン（Ｐ）をイオン注入することで形成する。続いて、図１（ａ）に示すマスク１０を用いて、半導体基板上にパターニングを行い、ゲート電極用溝３２及び素子分離用溝３３をエッチングによって同時に形成する。ここでのパターニングは、高精度なマスク１０を用いて、高精度で高精細な露光によって行う。また、ゲート電極用溝３２及び素子分離用溝３３は、基板表面からの深さが実質的に等しく、基板表面から拡散領域を貫通してシリコン基板３０が露出する深さに形成される。
【００３９】
第２の工程終了後の断面図を図５（ｂ）に示す。第２の工程は、まず第１の工程で形成したゲート電極用溝３２と素子分離用溝３３の底面及び側壁にゲート酸化膜３４（例えば、酸化シリコンＳｉＯ２）を形成する。続いて、素子分離領域３８となる絶縁体（例えば、酸化シリコンＳｉＯ２で形成される素子分離用絶縁膜）をゲート電極用溝３２と素子分離用溝３３に充填する。また、素子分離用絶縁膜の充填後に、基板表面の余分な素子分離用絶縁膜を除去する。
【００４０】
第３の工程終了後の断面図を図５（ｃ）に示す。第３の工程は、図１（ｂ）に示すマスク２０をポジ型レジストマスクとして用いて、基板表面上のゲート電極用溝３２の周辺部を除く部分にレジストパターン３６を形成する。マスク２０は、マスク１０よりも荒いピッチでパターニングされたマスクである。従って、レジストパターン３６をパターニングする場合は、マスク１０を用いたパターニングよりも精度と精細度の低い露光でよい。レジストパターン３６は、基板表面の一部が露出するように開口された状態となっている。この開口部は、Ｘ−Ｘ'断面では、内側の拡散領域３１ａ、３１ｂ（不図示）のゲート幅Ｗ１よりも広い領域が露出するように形成される。また、Ｙ−Ｙ'断面では、内側に形成される２つの拡散領域３１ａ、３１ｂの接近する一部の領域と内側のゲート電極用溝３２とが露出する領域に形成される。つまり、基板表面が露出する領域のゲート長方向の長さＬ２は、拡散領域３１ａ、３１ｂの距離Ｌ１よりも長い。このレジストパターン３６は、その後の工程で行われるエッチングから形成された素子分離領域３８を保護する。
【００４１】
第４の工程終了後の断面図を図５（ｄ）に示す。第４の工程は、ゲート電極材を埋め込む部分の素子分離用絶縁膜をエッチングによって除去する。ここで、第３の工程で形成されたレジストパターン３６の下部の素子分離用絶縁膜は、レジストパターン３６によって保護されるためエッチングによって除去されない。このエッチングによって、ゲート電極用溝３２に充填されていた素子分離用絶縁膜を除去し、ゲート電極用溝３９を形成する。また、エッチングによって形成されたゲート電極用溝３９の形状は、第１の工程で基板上に形成されたゲート電極用溝３２に応じた形状となる。このように、基板上に形成されたパターンを用いてその後に形成する領域の形状を決定する方法をセルフアラインという。
【００４２】
第５の工程終了後の断面図を図５（ｅ）に示す。第５の工程は、第４の工程で形成されたゲート電極用溝３９にゲート電極材を充填しゲート電極３５を形成する。その後、基板表面の余分なゲート電極材とレジストパターン３６を除去する。これによって、ＮＭＯＳトランジスタが完成する。
【００４３】
つまり、実施の形態２にかかる半導体装置は、細かいピッチのパターンを有するマスク１０を用い、ゲート電極及び素子分離領域の形状を一度のエッチング工程で形成する。エッチング工程で形成された溝に素子分離用絶縁膜を充填する。その後、ゲート電極の形状よりも広い面積のレジストパターンを用いて、必要なゲート電極領域の素子分離用絶縁膜をエッチングによって除去する。続いて、エッチングによって形成されたゲート電極用溝にゲート電極材を埋め込み、ゲート電極を形成する。これによって、実施の形態１と同様の精度の高いゲート電極を形成する。
【００４４】
上記説明より、実施の形態２にかかる半導体装置においても、高精度のパターンを有するマスクと高精度かつ高精細な露光工程の回数を削減することが可能であるため、マスク作成と製造工程とに対する時間とコストとを削減することが可能である。
【００４５】
また、本実施の形態の半導体装置は、ゲート電極を形成した後に行われる工程が実施の形態１よりも少ないため、ゲート電極への熱履歴の蓄積や工程において加わるゲート電極への応力の影響を抑制することができる。一般的にゲート電極を形成する場合、熱履歴や応力の影響を考慮して、本来のゲート電極よりも太いゲート電極を形成することがある。しかしながら、本実施の形態にかかる半導体装置によれば、熱履歴や応力の影響を低減できるため、従来では必要だった余裕を持つ必要がない。従って、実施の形態２にかかる半導体装置によれば、実施の形態１にかかる半導体装置より精度の高い微細なゲート電極を形成することが可能である。また、実施の形態２にかかる半導体装置は、ゲート電極形成後にエッチング工程を必要としない。そのため、形成されたゲート電極は、エッチングによるダメージを受けることがない。
【００４６】
実施の形態３
実施の形態３にかかるＭＯＳトランジスタを上面視した場合のレイアウトを図６に示す。実施の形態３にかかるＭＯＳトランジスタは、実施の形態１にかかるＭＯＳトランジスタと実質的に同じマスク（図１）を使用する。しかしながら、図６に示すように、実施の形態３にかかるＭＯＳトランジスタは、素子分離領域４２の外周、及び、内部の分離された拡散領域３１ａ、３１ｂの外周にゲート酸化膜３４を有していない点で、実施の形態１にかかるＭＯＳトランジスタと異なる。ただし、実施の形態３にかかるＭＯＳトランジスタにおいても、ゲート電極３５と内部の分離された拡散領域３１ａ、３１ｂとはゲート酸化膜３４を介して接している。
【００４７】
図６に示すＭＯＳトランジスタの製造工程について図７を参照して説明する。図７は、図６に示すＭＯＳトランジスタのＸ−Ｘ'線に沿った断面を図面左側に示し、Ｙ−Ｙ'線に沿った断面を図面右側に示している。また、製造工程を第１〜第５の工程に分割し、それぞれの工程が完了した場合の断面図を図７（ａ）〜図７（ｅ）に示す。以下では、ＭＯＳトランジスタの製造工程の一例としてＮＭＯＳトランジスタの製造工程について説明する。
【００４８】
第１の工程終了後の断面図を図７（ａ）に示す。第１の工程は、まずｐ型の導電体のシリコン基板３０の表面にｎ型の導電体の拡散領域３１ａ、３１ｂ、３１ｃを形成する。拡散領域３１ａ、３１ｂ、３１ｃは、例えばイオン化したリン（Ｐ）をイオン注入することで形成する。さらに、拡散領域３１ａ、３１ｂ、３１ｃの表面にハードマスク材４０（例えば、窒化シリコンＳｉＮ）を形成する。続いて、図１（ａ）に示すマスク１０を用いて、半導体基板上にパターニングを行い、ゲート電極用溝３２及び素子分離用溝３３をエッチングによって同時形成する。ここでのパターニングは、高精度なマスク１０を用いて、高精度で高精細な露光によって行う。また、ゲート電極用溝３２及び素子分離用溝３３は、ハードマスク材４０の表面から拡散領域を貫通してシリコン基板３０が露出する深さに形成される。
【００４９】
第２の工程終了後の断面図を図７（ｂ）に示す。第２の工程は、まず第１の工程で形成したゲート電極用溝３２と素子分離用溝３３の底面及び側壁にゲート酸化膜３４（例えば、酸化シリコンＳｉＯ２）を形成する。続いて、ゲート電極３５となるゲート電極材（例えば、ポリシリコン）をゲート電極用溝３２と素子分離用溝３３に充填する。また、ゲート電極材の充填後に、ハードマスク材４０の表面の余分なゲート電極材を除去する。
【００５０】
第３の工程終了後の断面図を図７（ｃ）に示す。第３の工程は、図１（ｂ）に示すマスク２０を用いて、基板表面上にゲート電極用溝３２よりも広い領域にレジストパターン３６を形成する。マスク２０は、マスク１０よりも荒いピッチでパターニングされたマスクである。従って、レジストパターン３６をパターニングする場合は、マスク１０を用いたパターニングよりも精度と精細度の低い露光でよい。レジストパターン３６は、Ｘ−Ｘ'断面では、内側の拡散領域３１ａ、３１ｂ（不図示）のゲート幅Ｗ１よりも広い領域に形成される。また、Ｙ−Ｙ'断面では、内側に形成される２つの拡散領域３１ａ、３１ｂの接近する一部の領域と内側のゲート電極３５とを覆う領域に形成される。つまり、レジストパターンのゲート長方向の長さＬ２は、拡散領域３１ａ、３１ｂの距離Ｌ１よりも長い。このレジストパターン３６は、その後の工程で行われるエッチングから形成されたゲート電極材を保護する。
【００５１】
第４の工程終了後の断面図を図７（ｄ）に示す。第４の工程は、レジストパターン３６に覆われていない部分のゲート電極材及びゲート酸化膜３４をエッチングによって除去する。ここで、第３の工程で形成されたレジストパターン３６の下部のゲート電極材は、レジストパターン３６によって保護されるためエッチングによって除去されない。このエッチングによって、素子分離用溝に充填されていたゲート電極材及びゲート酸化膜３４を除去し、素子分離用溝４１を形成する。この素子分離用溝４１の底面は、ゲート電極用溝３２の底面よりも深い領域に形成される。また、エッチング後に残ったゲート電極材は、第１の工程で基板上に形成されたゲート電極用溝３２に応じた形状となる。
【００５２】
第５の工程終了後の断面図を図７（ｅ）に示す。第５の工程は、第４の工程で形成された素子分離用溝４１に素子分離用絶縁膜（例えば、酸化シリコンＳｉＯ２）を充填し素子分離領域４２を形成する。その後、基板表面の余分な素子分離用絶縁膜及びレジストパターン３６、ハードマスク材４０を除去する。これによって、ＮＭＯＳトランジスタが完成する。
【００５３】
上記説明より、実施の形態３にかかるＭＯＳトランジスタは、レジストパターン３６とハードマスク材４０によって、基板表面を保護することにより、素子分離領域４２の底面を実施の形態１よりも深い領域に形成することができる。これによって、実施の形態３にかかるＭＯＳトランジスタは、実施の形態１にかかるＭＯＳトランジスタよりも電気的な素子分離を強化することができるため、素子の耐圧を高めることが可能である。
【００５４】
実施の形態４
実施の形態４は、実施の形態３にかかるトランジスタを複数使用した回路の一例としてＳＲＡＭ（Static Random Access Memory）のメモリセルに実施の形態３にかかるトランジスタを適用したものである。実施の形態４にかかるＳＲＡＭメモリセルを形成する場合に用いるマスクを図８に示す。
【００５５】
図８（ａ）に示すマスク５０は、他のマスクより細かいピッチのパターンを有するマスクであって、トレンチ領域パターン５１と拡散領域パターン５２１〜５２１０とを有している。図８（ｂ）に示すマスク６０は、マスク５０よりも荒いピッチのパターンを有するマスクであって、ゲート領域パターン６１１〜６１４を有している。図８（ａ）に示すマスク５０と図８（ｂ）に示すマスク６０とを重ねたマスクレイアウトを図８（ｃ）に示す。図８（ｃ）に示すように、ゲート領域パターン６１１〜６１４は、それぞれ図８（ｃ）において上下方向に並ぶ２つの拡散領域の対向する領域の一部を覆うように形成されている。
【００５６】
マスク５０、６０を用いて形成されたＳＲＡＭメモリセルのレイアウトを上面視した場合のレイアウトを図９に示す。ここで、図９に示すレイアウトには、基板の上層にされる配線は図示していない。
【００５７】
図９に示すように、ＳＲＡＭメモリセルは、拡散領域７１１〜７１１０とゲート電極７２１〜７２４を有している。拡散領域７１１〜７１１０は、それぞれ内部に上層の配線と拡散領域とを接続するコンタクト７３１〜７３１０を有している。ゲート電極７２１は、拡散領域７１１、７１２、７１４、７１５、７１６に隣接する領域に形成されている。また、ゲート電極７２１は、拡散領域７１１と７１２とが対向する領域と、拡散領域７１４と７１５とが対向する領域とが他の部分より細くなっている。ゲート電極７２２は、拡散領域７１２と７１３とに隣接するように形成されている。また、ゲート電極７２２は、拡散領域７１２と７１３とが対向する領域で他の部分よりも細くなっている。ゲート電極７２３は、拡散領域７１８と７１９とに隣接するように形成されている。また、ゲート電極７２３は、拡散領域７１８と７１９とが対向する領域で他の部分よりも細くなっている。ゲート電極７２４は、拡散領域７１５、７１６、７１７、７１９、７１１０に隣接する領域に形成されている。また、ゲート電極７２４は、拡散領域７１６と７１７とが対向する領域と、拡散領域７１９と７１１０とが対向する領域とが他の部分より細くなっている。
【００５８】
図９に示すＳＲＡＭメモリセルの回路図を図１０に示す。図１０に示すＳＲＡＭメモリセル回路は、ロードトランジスタＰ１、Ｐ２、ドライバートランジスタＮ１、Ｎ２、アクセストランジスタＮ３、Ｎ４を有している。ロードトランジスタＰ１とドライバートランジスタＮ１とは、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。ロードトランジスタＰ２とドライバートランジスタＮ２とは、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。アクセストランジスタＮ３のゲートは、ワード線（不図示）に接続されており、一方の端子がビット線（不図示）に接続され、他方の端子はロードトランジスタＰ１のドレインとドライバートランジスタＮ１のドレインとの接点及びロードトランジスタＰ２とドライバートランジスタＮ２とのゲートに接続されている。アクセストランジスタＮ４のゲートは、ワード線（不図示）に接続されており、一方の端子がビット線（不図示）に接続され、他方の端子はロードトランジスタＰ２のドレインとドライバートランジスタＮ２のドレインとの接点及びロードトランジスタＰ１とドライバートランジスタＮ１とのゲートに接続されている。
【００５９】
図９に示すレイアウトと図１０に示す回路図とにおいて対応関係を説明する。ドライバートランジスタＮ１は、拡散領域７１１、７１２、及び、拡散領域７１１、７１２とに隣接するゲート電極７２１によって形成される。ロードトランジスタＰ１は、拡散領域７１４、７１５、及び、拡散領域７１４、７１５とに隣接するゲート電極７２１によって形成される。アクセストランジスタＮ３は、拡散領域７１２、７１３、及び、拡散領域７１２、７１３とに隣接するゲート電極７２２によって形成される。ドライバートランジスタＮ２は、拡散領域７１９、７１１０、及び、拡散領域７１９、７１１０とに隣接するゲート電極７２４によって形成される。ロードトランジスタＰ２は、拡散領域７１６、７１７、及び、拡散領域７１６、７１７とに隣接するゲート電極７２４によって形成される。アクセストランジスタＮ４は、拡散領域７１８、７１９、及び、拡散領域７１８、７１９とに隣接するゲート電極７２３によって形成される。
【００６０】
上記説明より、実施の形態３に示すトランジスタを用いることでＳＲＡＭメモリセルを構成することが可能である。このように細かいピッチのパターンを有するマスク５０と荒いピッチのパターンを有するマスク６０とを組み合わせることで、微細パターンによるパターニングが必要な回路であっても。従来よりも製造工程を簡易化し、製造時間と製造コストを削減することが可能である。
【００６１】
なお、本発明は上記実施の形態に限られたものではなく、本発明の趣旨を逸脱しない範囲で適宜変形することが可能である。例えば、ＳＲＡＭ以外であっても微細なパターンによって形成される素子を用いた回路であれば、本発明を適用することが可能である。
【図面の簡単な説明】
【００６２】
【図１】実施の形態１にかかる半導体装置のマスクの模式図である。
【図２】実施の形態１にかかる半導体装置を上面視した場合のレイアウトの図である。
【図３】実施の形態１にかかる半導体装置の断面図である。
【図４】実施の形態１にかかる半導体装置のレイアウトの他の一例を示す図である。
【図５】実施の形態２にかかる半導体装置の断面図である。
【図６】実施の形態３にかかる半導体装置を上面視した場合のレイアウトの図である。
【図７】実施の形態３にかかる半導体装置の断面図である。
【図８】実施の形態４にかかるＳＲＡＭのマスクの模式図である。
【図９】実施の形態４にかかるＳＲＡＭを上面視した場合のレイアウトの図である。
【図１０】実施の形態４にかかるＳＲＡＭの回路図である。
【図１１】従来例１の半導体装置のマスクの模式図である。
【図１２】従来例１の半導体装置を上面視した場合のレイアウトの図である。
【図１３】従来例１の半導体装置の断面図である。
【図１４】従来例２の半導体装置の断面図である。
【符号の説明】
【００６３】
１０、２０、５０、６０    マスク
１１、１２ａ、１２ｂ、１２ｃ、５２１-５２１０    拡散領域パターン
１３、５１    トレンチ領域パターン
２１、６１１-６１４    ゲート領域パターン
３０    シリコン基板
３１ａ、３１ｂ、３１ｃ、７１１-７１１０    拡散領域
３２、３９    ゲート電極用溝
３３、３７、４１    素子分離用溝
３４    ゲート酸化膜
３５、７２１-７２４    ゲート電極
３６    レジストパターン
３８、４２    素子分離領域
４０    ハードマスク材
７３１-７３１０    コンタクト
８１    ロードトランジスタ
８２    アクセストランジスタ
８３    ドライバートランジスタ
【図１】
2007194562.tif 000003
【図２】
2007194562.tif 000004
【図３】
2007194562.tif 000005
【図４】
2007194562.tif 000006
【図５】
2007194562.tif 000007
【図６】
2007194562.tif 000008
【図７】
2007194562.tif 000009
【図８】
2007194562.tif 000010
【図９】
2007194562.tif 000011
【図１０】
2007194562.tif 000012
【図１１】
2007194562.tif 000013
【図１２】
2007194562.tif 000014
【図１３】
2007194562.tif 000015
【図１４】
2007194562.tif 000016