(57)【要約】【課題】ＨＤＭＩなどの規格ではビデオブランキング区間に各種の制御情報以外にオーディオデータも挿入される。受信側では、ビデオブランキング区間に対するオーディオデータの挿入の仕方によっては、映像と音声の同期がずれてしまう可能性がある。【解決手段】オーディオデータバッファ５２は、分離されたオーディオデータを一時的に保持する。フォーマット変換回路５４は、保持されたオーディオデータを他のフォーマットに変換する。複数の第１サブバッファ５２１ｂ〜第ｎサブバッファ５２ｎｂは、分離されたオーディオデータを記述する複数のパケットを、それぞれのパケットごとに保持する。複数の第１フラグ５２１ｆ〜第ｎフラグ５２ｎｆは、対応するサブバッファへの入力を許可するか否かを示す。ロードアドレス制御回路５３０は、受け渡されるパケットを入力すべきサブバッファを指定する。【選択図】図５
2007129458.tif 000002
【特許請求の範囲】
【請求項１】
ビデオデータのブランキング区間にオーディオデータが挿入されたデータを受信し、そのオーディオデータを処理するオーディオデータ処理回路であって、
受信データから分離されたオーディオデータを一時的に保持するオーディオデータバッファと、
保持されたオーディオデータを他のフォーマットに変換するフォーマット変換部と、を備え、
前記オーディオデータバッファは、
各ブランキング区間から分離されたオーディオデータを記述する複数のパケットを、それぞれのパケットごとに保持するための複数のサブバッファと、
前記複数のサブバッファのそれぞれに設けられ、対応するサブバッファへの入力を許可するか否かを示すための複数のフラグと、
前記フラグを参照して、受け渡されるパケットを入力すべきサブバッファを指定するロードアドレス制御回路と、
前記フラグを参照して、保持しているパケットを前記フォーマット変換部に出力すべきサブバッファを指定するアンロードアドレス制御回路と、を含み、
前記アンロードアドレス制御回路は、前記フォーマット変換部からの入力を許可する信号に対応して、前記サブバッファから前記パケットを出力させることを特徴とするオーディオデータ処理回路。
【請求項２】
前記受信データからオーディオデータを分離する分離部、前記オーディオデータバッファおよび前記フォーマット変換部は、前記ビデオデータを処理するビデオクロックにより制御されることを特徴とする請求項１に記載のオーディオデータ処理回路。
【請求項３】
分離されたオーディオデータを記述する複数のパケットについて、各パケットに含まれる誤り検査符号を用いて、そのパケットに含まれるオーディオデータの符号誤りを検査する誤り検査部をさらに備え、
前記誤り検査部は、前記ビデオクロックにより制御され、検査済みのパケットを前記オーディオデータバッファに出力することを特徴とする請求項２記載のオーディオデータ処理回路。
【請求項４】
前記ビデオクロックの制御により、前記フォーマット変換部からフォーマット変換されたオーディオデータを読み込み、一時的に保持する変換データ保持レジスタと、
前記ビデオクロックより低い周波数のオーディオクロックの制御により、蓄積されたオーディオデータを出力する変換データ出力レジスタと、をさらに備え、
前記フォーマット変換部は、前記変換データ保持レジスタから入力を許可する信号を受けた後、保持するオーディオデータを前記変換データ保持レジスタに出力し、
前記変換データ保持レジスタは、前記変換データ出力レジスタから入力を許可する信号を受けた後、保持するオーディオデータを前記変換データ出力レジスタに出力することを特徴とする請求項２または３に記載のオーディオデータ処理回路。
【請求項５】
前記オーディオデータバッファは、
前記ロードアドレス制御回路に、指定すべきアドレスを供給するロードアドレスカウントと、
前記アンロードアドレス制御回路に、指定すべきアドレスを供給するアンロードアドレスカウンタと、をさらに含み、
前記アンロードアドレスカウンタは、前記フォーマット変換部から入力を禁止する信号を受けると、カウントを中断することを特徴とする請求項１から４のいずれかに記載のオーディオデータ処理回路。
【請求項６】
ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から５のいずれかに記載のオーディオデータ処理回路。
【請求項７】
請求項１から６のいずれかに記載のオーディオデータ処理回路と、
前記オーディオデータ処理回路により再生されたオーディオデータを音声出力するスピーカと、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオデータのブランキング区間にオーディオデータが挿入されたデータを受信し、そのオーディオデータを処理するオーディオデータ処理回路、およびそれを搭載した電子機器に関する。
【背景技術】
【０００２】
ＨＤＭＩ（High-Definition Multimedia Interface）はＤＶＩ（Digital Visual Interface）と下位互換性を持ち、ＤＶＤプレーヤやセットトップボックスなどのビデオ機器と、テレビなどのディスプレイとの間のデジタルインターフェースとして普及してきている。ＨＤＭＩはＤＶＩの物理層を利用して、４チャネルのシリアルデータを転送する。４チャネルの内、ＲＧＢ三色にそれぞれ１チャネル割り当てられ、残りの１チャネルがクロックに割り当てられる。ＨＤＭＩはオーディオデータや各種の制御情報を伝送するためのデータアイランド（Data Island）をビデオブランキング区間に挿入している。これにより、ＨＤＴＶ（High Definition TeleVision）を含め、高品質なオーディオビジュアルデータの伝送が可能になる。最大、８チャネルの音声再生も可能である。
【０００３】
ＨＤＭＩ伝送やＤＶＩ伝送では、量子化されたデジタル情報としてオーディオ情報を送信する際にオーディオ用のクロックを送信せず、送信されるビデオクロックとの比率情報を受信側に伝送することができる（例えば、特許文献１参照）。
【特許文献１】特開２００５−０６５０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ビデオブランキング区間にはオーディオデータ以外にも各種の制御情報が挿入されるが、送信側は各ビデオブランキング区間に自由なフォーマットでオーディオデータや制御情報を挿入する。例えば、ビデオブランキング区間にオーディオデータや制御情報を一定の比率で挿入するばかりではなく、あるビデオブランキング区間に規定のパケット数の最大までオーディオデータを挿入し、次のビデオブランキング区間にはオーディオデータを殆ど挿入しないなどの処理も可能である。
【０００５】
受信側では、ビデオブランキング区間に対するオーディオデータの挿入の仕方によっては、映像と音声の同期がずれてしまう可能性がある。
【０００６】
本発明はこうした状況に鑑みてなされたものであり、その目的は、ビデオデータのブランキング区間にオーディオデータが挿入されたデータを受信して処理する際、送信側の挿入方法にかかわらず、映像と音声との同期ずれを抑制することができるオーディオデータ処理回路、およびそれを搭載した電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある態様のオーディオデータ処理回路は、ビデオデータのブランキング区間にオーディオデータが挿入されたデータを受信し、そのオーディオデータを処理するオーディオデータ処理回路であって、受信データから分離されたオーディオデータを一時的に保持するオーディオデータバッファと、保持されたオーディオデータを他のフォーマットに変換するフォーマット変換部と、を備える。オーディオデータバッファは、各ブランキング区間から分離されたオーディオデータを記述する複数のパケットを、それぞれのパケットごとに保持するための複数のサブバッファと、複数のサブバッファのそれぞれに設けられ、対応するサブバッファへの入力を許可するか否かを示すための複数のフラグと、フラグを参照して、受け渡されるパケットを入力すべきサブバッファを指定するロードアドレス制御回路と、フラグを参照して、保持しているパケットをフォーマット変換部に出力すべきサブバッファを指定するアンロードアドレス制御回路と、を含む。アンロードアドレス制御回路は、フォーマット変換部からの入力を許可する信号に対応して、サブバッファからパケットを出力させる。「ロードアドレス制御回路」は、フラグが非アクティブなバッファを指定してもよい。「アンロードアドレス制御回路」は、フラグがアクティブなバッファを指定してもよい。
【０００８】
この態様によると、複数のパケットを保持することができるバッファを設け、フォーマット変換部に入力されるオーディオデータの速度を調整することができることにより、送信側での各ブランキング区間への挿入方法にかかわらず、映像と音声との同期ずれを抑制することができる。また、各サブバッファにフラグを設けたことにより、バッファへの入力処理とそのバッファからの出力処理とが同一機会に発生することを抑制することができる。
【０００９】
受信データからオーディオデータを分離する分離部、オーディオデータバッファおよびフォーマット変換部は、ビデオデータを処理するビデオクロックにより制御されてもよい。これにより、オーディオデータのパイプライン処理およびリアルタイム処理を実現することができる。
【００１０】
分離されたオーディオデータを記述する複数のパケットについて、各パケットに含まれる誤り検査符号を用いて、そのパケットに含まれるオーディオデータの符号誤りを検査する誤り検査部をさらに備えてもよい。誤り検査部は、ビデオクロックにより制御され、検査済みのパケットをオーディオデータバッファに出力してもよい。誤り検査部もビデオクロックで制御することにより、オーディオデータのパイプライン処理およびリアルタイム処理を実現することができる。
【００１１】
ビデオクロックの制御により、フォーマット変換部からフォーマット変換されたオーディオデータを読み込み、一時的に保持する変換データ保持レジスタと、ビデオクロックより低い周波数のオーディオクロックの制御により、蓄積されたオーディオデータを出力する変換データ出力レジスタと、をさらに備えてもよい。フォーマット変換部は、変換データ保持レジスタから入力を許可する信号を受けた後、保持するオーディオデータを変換データ保持レジスタに出力し、変換データ保持レジスタは、変換データ出力レジスタから入力を許可する信号を受けた後、保持するオーディオデータを変換データ出力レジスタに出力してもよい。これにより、ビデオクロックドメインからオーディオデータクロックドメインにオーディオデータを精度よく受け渡すことができる。
【００１２】
オーディオデータバッファは、ロードアドレス制御回路に、指定すべきアドレスを供給するロードアドレスカウンタと、アンロードアドレス制御回路に、指定すべきアドレスを供給するアンロードアドレスカウントと、をさらに含んでもよい。アンロードアドレスカウンタは、フォーマット変換部から入力を禁止する信号を受けると、カウントを中断してもよい。これにより、オーディオデータバッファからフォーマット変換部にオーディオデータを精度よく受け渡すことができる。
【００１３】
本発明の別の態様は、電子機器である。この電子機器は、オーディオデータ処理回路と、オーディオデータ処理回路により再生されたオーディオデータを音声出力するスピーカと、を備える。
【００１４】
この態様によると、フォーマット変換部に入力されるオーディオデータの速度を調整することができ、送信側での各ブランキング区間への挿入方法にかかわらず、映像と音声との同期ずれを抑制することができる。
【００１５】
なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明によれば、ビデオデータのブランキング区間にオーディオデータが挿入されたデータを受信して処理する際、送信側の挿入方法にかかわらず、映像と音声との同期ずれを抑制することができる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明の実施形態におけるオーディオデータ処理回路を備えるデータ再生回路の構成を示すブロック図である。本実施形態におけるデータ再生回路１００は、ＤＶＤプレーヤなどの機器からＨＤＭＩ規格で送信されてくるデータを受信して、再生する回路である。テレビなどに搭載される。ＨＤＭＩは、ＤＶＩと同様に、色の三原色に対応して、Ｒチャネル、Ｇチャネル、Ｂチャネルおよびシステムクロックに対応するＣＬＫチャネルの計４チャネルを持つ。Ｒチャネル、ＧチャネルおよびＢチャネルのブランキング区間にオーディオデータや制御信号が挿入される。
【００１８】
データ再生回路１００は、シリアルデータ再生回路１０、ＴＭＤＳ(Transition Minimized Differential Signaling)デコーダ２０、Ａ／Ｖ分離回路３０、エラー検出回路４０、オーディオデータ処理回路５０およびパネルインタフェース６０を備える。これらは、ひとつの半導体基板上に一体集積化されてもよい。上記ＣＬＫチャネルは図示しないビデオ用のＰＬＬ回路に入力され、当該ＰＬＬ回路は上記したそれぞれの回路１０〜６０にクロックを供給する。
【００１９】
シリアルデータ再生回路１０は、Ｒチャネル、ＧチャネルおよびＢチャネルの各シリアルデータのジッターおよびスキューを補正して同期をとり、次段のＴＭＤＳデコーダ２０に供給する。ＴＭＤＳデコーダ２０は、ＴＭＤＳ符号化された信号を復号し、水平、垂直同期信号と共に３チャネルのビデオ信号をＡ／Ｖ分離回路３０に供給する。Ａ／Ｖ分離回路３０は、供給されたビデオ信号のブランキング区間からチャネルごとにオーディオ信号および制御信号を抽出する。Ａ／Ｖ分離回路３０は、オーディオ信号および制御信号が取り除かれたビデオ信号をパネルインタフェース６０に供給し、当該オーディオ信号および制御信号をエラー検出回路４０に供給する。
【００２０】
パネルインタフェース６０は、供給されたビデオ信号をディスプレーパネル用の信号に変更し、後述する表示部１２０に出力する。例えば、ＲＧＢフォーマットからＹＵＶフォーマットに変換する。
【００２１】
エラー検出回路４０は、ＢＣＨ（Bose-Chaudhuri Hocquenghem Code）エラー検出回路４２およびＥＣＣ（Error Correcting Code）訂正回路４４を備える。ＨＤＭＩ規格におけるＢＣＨ符号は符号語間距離が２未満の符号語体系である。６４ビットの符号語に対して１ビットエラーは訂正可能である。これに対し、２ビット以上のエラーは、検出は可能であるが、訂正は不可能である。ＢＣＨエラー検出回路４２は、チャネルごとにBCH剰余(以下、シンドロームと呼ぶ。)を生成することにより、正常に受信できたか否かを判定する。シンドロームが零の場合、正常に受信できたと判定することができる。ＥＣＣ訂正回路４４は、シンドロームを参照して１ビットエラーの場合、そのエラー位置を特定して、そのエラーを訂正する。
【００２２】
オーディオデータ処理回路５０は、ＴＭＤＳチャネルの水平または垂直のブランキング区間から取り出したＨＤＭＩアイランドパケットに含まれるオーディオデータを他のフォーマットに変換する。例えば、Ｓ／ＰＤＩＦ（Sony Philips Digital Interface）フォーマットやＩ２Ｓ（Inter-IC Sound）フォーマットなどに変換する。これらの変換データは、後述するスピーカ１１０などに出力される。
【００２３】
以下、ＨＤＭＩアイランドパケットに記述されたオーディオデータをＳ／ＰＤＩＦフォーマットに変換する例をもとにオーディオデータ処理回路５０の詳細を説明する。
図２は、ＴＭＤＳチャネルの水平同期または垂直同期ブランキング区間に挿入されるＨＤＭＩアイランドパケットを示す図である。オーディオデータおよびパケットヘッダ情報は、ＴＭＤＳチャネルの水平同期または垂直同期ブランキング区間のデータアイランドに符号化される。当該同期ブランキング区間には、最大１８パケットを挿入することができる。
【００２４】
図２では、同期ブランキング区間中のプリアンブルおよびガードバンドを省略している。３チャネルのＴＭＤＳチャネルのうち、１チャネルにパケットヘッダが記述され、残りの２チャネルにパケットボディ（図中、Packet dataと表記。）としてデータが記述される。各パケットヘッダは、３２ビットすなわち４バイトで構成され、そのうち、１バイトがパリティ符号として使用される。パケットヘッダは、パケットボディがどのようなデータを記述しているかを示すパケットタイプを記述する。パケットタイプには、パケットボディが対象データを記述している場合のフレームタイプ、ＮＵＬＬやＡＣＲ（Audio Clock Regeneration)など、各種存在する。各パケットボディは、６４ビットすなわち８バイトで組成される。
【００２５】
図３は、パケットボディの構成を示す図である。サブパケット＋ＢＣＨ符号は８バイトで組成され、そのうち７バイトがデータを構成し、１バイトがＢＣＨ符号を構成する。サブパケットは、５６ビットでプリアンブルのない１つのオーディオサンプルフレームを表す。当該サブパケット＋ＢＣＨ符号は奇数ビットと偶数ビットに分解され、異なるチャネルのパケットボディに割り当てられる。各パケットボディは８バイトで組成されるため、上記サブパケット＋ＢＣＨ符号の奇数または偶数ビットを４つ記述することができる。このように、１つのオーディオサンプルフレームを奇数ビットと偶数ビットに分配し、２チャネルで伝送することにより、１つのパケットを構成するヘッダとボディを同時刻に伝送開始し、同時刻に伝送終了させることができる。
【００２６】
図４は、Ｓ／ＰＤＩＦ信号のブロック構成を示す図である。Ｓ／ＰＤＩＦでは、１９２ビットからなるチャネルステータス情報および３８４ビットのユーザビットをオーディオサンプルワードに分散させて伝送する。そのため、１つのブロックを１９２個の連続したフレームで構成する。通常のステレオ送信の場合、フレームは２個のサブフレームから構成される。各サブフレームは、プリアンブルおよびサンプルワードから構成される。各サブフレームは３２ビットからなり、そのうちプリアンブルに４ビット、サンプルワードに２８ビットが割り当てられる。サブフレームは、プリアンブルおよびサンプルワードから構成される。各サブフレームは３２ビットからなり、そのうちプリアンブルに４ビット、サンプルワードに２８ビットが割り当てられる。
【００２７】
オーディオサンプルワードはバイフェーズマーク変調により符号化される。プリアンブルには、同期用パターンとしてＢプリアンブル、ＷプリアンブルおよびＭプリアンブルの３種類がある。同期用パターンは、バイフェーズマーク変調されたサンプルワードと区別可能な特殊パターンであり、個々のサブフレームを一義的に特定することができる。
【００２８】
図５は、オーディオデータ処理回路の構成を示すブロック図である。オーディオデータ処理回路５０は、オーディオデータバッファ５２、フォーマット変換回路５４、変換データ保持レジスタ５６、変換データ出力レジスタ５８および変換データ出力カウンタ５９を含む。このうち、オーディオデータバッファ５２から変換データ出力レジスタ５８まではビデオクロックＶＣＬＫドメインであり、変換データ出力レジスタ５８および変換データ出力カウンタ５９はオーディオクロックＡＣＬＫドメインである。本実施形態では、ビデオクロックＶＣＬＫドメインは２０ＭＨｚ以上で制御され、オーディオクロックＡＣＬＫドメインは２００ｋＨｚ以下で制御される。
【００２９】
オーディオデータバッファ５２は、第１サブバッファ５２１ｂ〜第ｎサブバッファ５２ｎｂ、第１フラグ５２１ｆ〜第ｎフラグ５２ｎｆ、ロードアドレス制御回路５３０、ロードアドレスカウンタ５３２、アンロードアドレス制御回路５３４、アンロードアドレスカウンタ５３６およびセレクタ５３８を備える。前段のエラー検出回路４０を含め、これらの各要素にはビデオクロックＶＣＬＫが供給され、パイプライン処理がなされる。
【００３０】
複数のサブバッファ５２１〜ｎｂのそれぞれは、上述したパケット１つ分のデータを蓄積することができる容量を持つ。上述したように、１つの同期ブランキング区間に最大１８パケットを挿入可能であるため、上記サブバッファを１８個設けてもよい。ただ、オーディオデータバッファ５２はＦＩＦＯ（First-In First-Out）として機能するため、先に入力されたオーディオデータが順次出力されていき、空きのサブバッファが発生する。そこに、入力されるオーディオデータを蓄積することができるため、上記サブバッファは１８個未満でも可能である。上記サブバッファの最小設置数は、実験やシミュレーションによりオーバーフローしない範囲内で決定することができる。例えば、１２個程度でもよい。
【００３１】
本実施形態では、オーディオデータは、エラー検出回路４０から９本のバスを通って入力される。このバスは、上記サブバッファの設定数と同数に分岐し、それぞれ９本のバスで第１サブバッファ５２１ｂ〜第ｎサブバッファ５２ｎｂの入力側に接続される。各サブバッファの出力側は、９本のバスでセレクタ５３８に接続される。本実施形態では、それぞれの経路に９本のバスを設ける例を説明するが、各経路は１本、３２本、２８８本などのバスで構成されてもよい。
【００３２】
上述したように、１つのデータアイランドすなわち１つのパケットを構成するヘッダとボディは、３２＋１２８×２＝２８８ビットで構成される。２８８ビットをパイプライン方式で転送する場合、以下のような手法で転送することができる。（ａ）２８８サイクル１ビット転送、（ｂ）３２サイクル９ビット転送、（ｃ）９サイクル３２ビット転送、および（ｄ）１サイクル２８８ビット転送などを採用することができる。どの方式を採用するかは、処理時間とレジスタ数などのハードウェアコストとのトレードオフ関係を考慮して決定することができる。（ａ）を採用すれば最も低コストを実現でき、（ｄ）を採用すれば最も高速化を実現することができる。
【００３３】
パイプライン上のそれぞれの要素は、処理アルゴリズムに応じて望ましい処理サイクルとビット幅を持つ。ＢＣＨエラー検出回路４２およびＥＣＣ訂正回路４４の場合、データを所定ビット揃えてから誤り検出や誤り訂正を行うため、（ｄ）が望ましい。ただし、（ｄ）を採用すると、２８８本のバスのデータキューが増大し、論理合成をするときのタイミング制約が難しくなる可能性がある。そこで、本実施形態では（ｂ）を採用した。
【００３４】
オーディオデータバッファ５２にて、第１サブバッファ５２１ｂ〜第ｎサブバッファ５２ｎｂと１対１に対応して、第１フラグ５２１ｆ〜第ｎフラグ５２ｎｆが設けられる。各フラグは１ビットフラグでよい。そのフラグビットが非アクティブの場合、対応するバッファへの入力を許可し、アクティブの場合、そのバッファへの入力を禁止する。第１フラグ５２１ｆ〜第ｎフラグ５２ｎｆは、ロードアドレス制御回路５３０およびアンロードアドレス制御回路５３４により制御される。ロードアドレス制御回路５３０およびアンロードアドレス制御回路５３４は、第１フラグ５２１ｆ〜第ｎフラグ５２ｎｆにそれぞれ１本のバスで接続される。
【００３５】
ロードアドレス制御回路５３０は、ロードアドレスカウンタ５３２からロードアドレスの供給を受け、アンロードアドレス制御回路５３４は、アンロードアドレスカウンタ５３６からアンロードアドレスの供給を受ける。ロードアドレスカウンタ５３２およびアンロードアドレスカウンタ５３６は、１から上記サブバッファの設置数と同数値までビデオクロックＶＣＬＫに合わせてカウントアップしていき、その数値まで到達したら１から再カウントする。本実施形態では、ビデオクロックＶＣＬＫの２８サイクルごとにカウントアップしていく。上述したように、エラー検出回路４０には、２８８ビット単位のデータアイランドが入力される。そのうち、５６ビットはＢＣＨ符号であるため、エラー検出および訂正後は２４８ビットとなる。したがって、オーディオデータバッファ５２には２４８ビット単位でデータが入力されることにより、９本のバスで接続される場合、２８サイクルでオーディオデータバッファ５２を構成する１つのバッファへの蓄積が完了する。
【００３６】
本実施形態では、エラー検出回路４０から入力されるデータは、１つのデータアイランドごとに第１サブバッファ５２１ｂから第ｎサブバッファ５２ｎｂに向けて順次書き込まれる。ただし、フラグがアクティブ状態である場合、書き込むことができないため、フラグが非アクティブ状態であるサブバッファから書き込み始める。各サブバッファは、データが書き込まれると対応するフラグをアクティブ状態に変化させる。例えば、フラグに１を書き込む。
【００３７】
ロードアドレス制御回路５３０は、第１サブバッファ５２１ｂから第ｎサブバッファ５２ｎｂに対応する第１フラグ５２１ｆ〜第ｎフラグ５２ｎｆの状態を参照し、カウントアップを開始すべきサブバッファの番号すなわちアドレスを指定する。例えば、非アクティブ状態のフラグの内、番号が最も小さいアドレスを指定してもよい。ロードアドレスカウンタ５３２は、そのアドレスからカウントアップを開始する。ロードアドレス制御回路５３０は、ロードアドレスカウンタ５３２から供給されるアドレスで指定されるサブバッファへのデータ入力を許可し、その他のサブバッファへの入力を禁止する。ロードアドレス制御回路５３０は、第１フラグ５２１ｆ〜第ｎフラグ５２ｎｆのすべてがアクティブ状態の場合、ロードアドレスカウンタ５３２にカウントアップを中断するよう指示する。
【００３８】
各サブバッファは、蓄積しているデータをセレクタ５３８に出力し終わると、対応するフラグを非アクティブ状態に変化させる。例えば、フラグに０を書き込む。アンロードアドレス制御回路５３４は、第１サブバッファ５２１ｂから第ｎサブバッファ５２ｎｂに対応する第１フラグ５２１ｆ〜第ｎフラグ５２ｎｆの状態を参照し、カウントアップを開始すべきサブバッファのアドレスを指定する。例えば、アクティブ状態のフラグの内、番号が最も小さいアドレスを指定してもよい。アンロードアドレスカウンタ５３６は、そのアドレスからカウントアップを開始する。アンロードアドレス制御回路５３４は、アンロードアドレスカウンタ５３６から供給されるアドレスで指定されるサブバッファからのデータ出力を許可し、その他のサブバッファからの出力を禁止する。
【００３９】
アンロードアドレス制御回路５３４は、第１フラグ５２１ｆ〜第ｎフラグ５２ｎｆのすべてが非アクティブ状態の場合、ロードアドレスカウンタ５３２にカウントアップを中断するよう指示する。また、アンロードアドレスカウンタ５３６は、フォーマット変換回路５４からのレディ信号ｒｅａｄｙが非アクティブ状態の場合も、カウントアップを中断する。レディ信号ｒｅａｄｙが非アクティブ状態である場合とは、フォーマット変換回路５４が前段からの入力を拒否している状態を示す。アンロードアドレスカウンタ５３６は、レディ信号ｒｅａｄｙがアクティブ状態である場合、通常動作する。
【００４０】
また、アンロードアドレス制御回路５３４は、バリッド信号ｖａｌｉｄをフォーマット変換回路５４に出力する。フォーマット変換回路５４は、第１フラグ５２１ｆ〜第ｎフラグ５２ｎｆのすべてが非アクティブ状態の場合、および自己またはアンロードアドレスカウンタ５３６が正常に動作していない場合、非アクティブ状態のバリッド信号ｖａｌｉｄを出力する。フォーマット変換回路５４は、バリッド信号ｖａｌｉｄが非アクティブ状態である場合、セレクタ５３８からの信号を無効とし、バリッド信号ｖａｌｉｄがアクティブ状態である場合、セレクタ５３８からの信号を有効に受ける。すなわち、バリッド信号ｖａｌｉｄはイネーブル信号として機能する。
【００４１】
セレクタ５３８は、第１サブバッファ５２１ｂ〜第ｎサブバッファ５２ｎｂのそれぞれの出力経路を１つに合流させて、その経路をフォーマット変換回路５４に接続する。各出力経路は９本のバスで構成され、セレクタ５３８とフォーマット変換回路５４とを接続する経路も９本のバスで構成される。通常、第１サブバッファ５２１ｂ〜第ｎサブバッファ５２ｎｂのうち、１つのサブバッファしか出力が許可されないため、セレクタ５３８内でデータが衝突することはない。
【００４２】
フォーマット変換回路５４は、オーディオデータバッファ５２から入力されるオーディオデータを他のフォーマットに変換する。本実施形態では、ＨＤＭＩアイランドパケットをＳ／ＰＤＩＦフォーマットに変換する。上述したように、Ｓ／ＰＤＩＦフォーマットでは、プリアンプルの４ビットを除くとサブフレームは２８ビットとなり、１つのフレームは５６ビットとなる。オーディオデータバッファ５２から入力される１つのデータアイランドは２４８ビットであり、そのうちヘッダを除くと２２４ビットになる。よって、１つのデータアイランドからＳ／ＰＤＩＦフォーマットの４フレーム分が形成されることになる。
【００４３】
フォーマット変換回路５４の出力側は、変換データ保持レジスタ５６に５６本のバスで接続される。フォーマット変換回路５４は、各データアイランドのヘッダを廃棄し、その後、ビデオクロックＶＣＬＫの６サイクルで５６ビット分のデータを受けるたびに、ビデオクロックＶＣＬＫの１サイクルで５６ビットを変換データ保持レジスタ５６に出力する。
【００４４】
フォーマット変換回路５４は、アンロードアドレスカウンタ５３６にレディ信号ｒｅａｄｙを出力し、変換データ保持レジスタ５６にバリッド信号ｖａｌｉｄを出力する。また、変換データ保持レジスタ５６からレディ信号ｒｅａｄｙを受ける。フォーマット変換回路５４は、保持データを変換データ出力レジスタ５８に渡して、空き領域ができるとオーディオデータバッファ５２からデータを受け入れる。レディ信号ｒｅａｄｙやバリッド信号ｖａｌｉｄにより、オーディオデータバッファ５２からの入力タイミングおよび変換データ保持レジスタ５６への出力タイミングを調整することができる。
【００４５】
変換データ保持レジスタ５６の出力側は、変換データ出力レジスタ５８に５６本のバスで接続される。変換データ保持レジスタ５６は、フォーマット変換回路５４にレディ信号ｒｅａｄｙを出力し、変換データ出力レジスタ５８にバリッド信号ｖａｌｉｄを出力する。また、変換データ出力レジスタ５８からレディ信号ｒｅａｄｙを受ける。
【００４６】
変換データ保持レジスタ５６は、ビデオクロックＶＣＬＫの１サイクルで５６ビットのデータを読み込み、オーディオクロックＡＣＬＫの１サイクルでその５６ビットのデータを出力する。すなわち、変換データ保持レジスタ５６は、ビデオクロックドメインとオーディオクロックドメイン間のデータ受け渡しを行う。本実施形態では、フォーマット変換回路５４および変換データ保持レジスタ５６は、５６ビットを保持するデータ容量を最低限備えればよいが、６４ビットやそれ以上の容量を備えてもよい。
【００４７】
変換データ出力レジスタ５８は、シフトレジスタとして機能し、変換データ出力カウンタ５９から設定されるカウント値およびオーディオクロックＡＣＬＫにしたがい、入力された５６ビットのデータを１ビットずつ出力する。その後、２８ビットのサブフレームごとに４ビットのプリアンプルが付されて、Ｓ／ＰＤＩＦフォーマットのオーディオデータが完成し、スピーカ１１０などに出力される。
【００４８】
変換データ出力カウンタ５９は、０〜５５までカウントアップしていき、再度０からカウントアップするループカウンタである。カウント値を変換データ出力レジスタ５８に設定する。変換データ出力レジスタ５８は、このカウント値の０〜５５の間に、入力された５６ビットを１ビットずつ出力する。カウント値が０のとき、変換データ保持レジスタ５６にレディ信号ｒｅａｄｙを出力し、変換データ保持レジスタ５６から５６ビットのデータをオーディオクロックＡＣＬＫの１サイクルで取り込む。
【００４９】
以上説明したように本実施形態によれば、複数のパケットを保持することができるオーディオデータバッファを設け、フォーマット変換部に入力されるオーディオデータの速度を調整することができるため、送信側での各ブランキング区間への挿入方法にかかわらず、映像と音声との同期ずれを抑制することができる。また、各サブバッファにフラグを設けたことにより、バッファへの入力処理とそのバッファからの出力処理とが同一機会に発生することを抑制することができる。
【００５０】
本実施形態は、オーディオデータバッファの代わりにデュアルポートメモリを搭載する手法と比較しても、ＢＩＳＴ（built in self-test）などの半導体生産工程でのテストを省略することができ、手間やコストを抑制することができる。また、各ブロックを少ないレジスタで構成したことにより、回路サイズおよび消費電力を抑制することができる。変換データ保持レジスタ５６までの各ブロックをビデオクロックＶＣＬＫで制御することにより、オーディオデータのパイプライン処理およびリアルタイム処理を実現することができる。また、各ブロック間でのデータの受け渡しをハンドシェイク方式で行うことにより、受け渡しの精度を高めることができる。とくに、変換データ保持レジスタ５６と変換データ出力レジスタ５８との受け渡しにハンドシェイク方式を採用したことにより、ビデオクロックドメインからオーディオデータクロックドメインにオーディオデータを精度よく受け渡すことができる。
【００５１】
次に、上記実施形態におけるデータ再生回路を搭載した電子機器について説明する。図６は、データ再生回路を搭載した電子機器の構成を示す図である。電子機器２００は、テレビなどのセット機器が該当し、ＨＤＭＩ伝送により送信されたきたビデオデータおよびオーディオデータを再生する機能を備える。
【００５２】
電子機器２００は、データ再生回路１００、スピーカ１１０および表示部１２０を備える。スピーカ１１０は、オーディオデータ処理回路５０から出力されたデータを音声出力する。表示部１２０は、パネルインタフェース６０から出力されたデータを画像表示する。
【００５３】
この電子機器２００は上記実施形態におけるオーディオデータ処理回路５０を搭載しているため、送信側での各ブランキング区間への挿入方法にかかわらず、フォーマット変換部に入力されるオーディオデータの速度を調整することができ、映像と音声との同期ずれを抑制することができる。
【００５４】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。上述した実施形態では、ＨＤＭＩアイランドパケットをＳ／ＰＤＩＦフォーマットに変換する例を説明した。この点、ＨＤＭＩアイランドパケットをＩ２Ｓフォーマットに変換することも、同様の原理で実現することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態におけるオーディオデータ処理回路を備えるデータ再生回路の構成を示すブロック図である。
【図２】ＴＭＤＳチャネルの水平同期または垂直同期ブランキング区間に挿入されるＨＤＭＩアイランドパケットを示す図である。
【図３】パケットボディの構成を示す図である。
【図４】Ｓ／ＰＤＩＦ信号のブロック構成を示す図である。
【図５】オーディオデータ処理回路の構成を示すブロック図である。
【図６】データ再生回路を搭載した電子機器の構成を示す図である。
【符号の説明】
【００５６】
５０  オーディオデータ処理回路、  ５２  オーディオデータバッファ、  ５２ｎｂ  第ｎサブバッファ、  ５２ｎｆ  第ｎフラグ、  ５２１ｂ  第１サブバッファ、  ５２１ｆ  第１フラグ、  ５２２ｂ  第２サブバッファ、  ５２２ｆ  第２フラグ、  ５２３ｂ  第３サブバッファ、  ５２３ｆ  第３フラグ、  ５３０  ロードアドレス制御回路、  ５３２  ロードアドレスカウンタ、  ５３４  アンロードアドレス制御回路、  ５３６  アンロードアドレスカウンタ、  ５３８  セレクタ、  ５４  フォーマット変換回路、  ５６  変換データ保持レジスタ、  ５８  変換データ出力レジスタ、  ５９  変換データ出力カウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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