(57)【要約】【課題】電源がオンの場合に、サージ等から内部回路を保護しつつ、電源がオフの場合に、接続された外部回路の電源がオンであっても、リーク電流を削減できるようにする。【解決手段】保護回路１０３と電源（ＶＤＤ）との間にリーク電流遮断用としてトランジスタ１０９を設ける。また、Ｈｉｇｈレベルの信号の出力時に外部信号用入出力端子をＨｉｇｈレベルにドライブするトランジスタ１０２と電源（ＶＤＤ）との間にリーク電流遮断用としてさらに、トランジスタ１１０を設ける。２つのリーク電流遮断用トランジスタの各ゲート端子には、昇圧回路１１１によって、電源（ＶＤＤ）よりも高い電圧を印加する。【選択図】図１
2007110237.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置に組み込まれ、外部端子を介して前記半導体装置外部の回路と接続されるインターフェース回路であって、
与えられた信号を前記外部端子に出力する出力回路と、
電源がオンの場合に、前記出力回路と前記電源との間で電流が流れるのを許容する一方、前記電源がオフの場合に、前記出力回路を介して、前記外部端子から前記電源に流れる電流を遮断する電流制御回路と、
前記外部端子に接地電源の電圧よりも規定以上低い電圧が印加された際に、前記外部端子から前記接地電源に電流を流す第１の保護回路と、
前記電源がオンの場合には、前記外部端子に前記電源の電圧よりも規定以上高い電圧が印加された際に、前記外部端子と前記電源との間で電流が流れるのを許容し、前記電源がオフの場合には、前記外部端子から前記電源に流れる電流を遮断する第２の保護回路と、
を備えたことを特徴とするインターフェース回路。
【請求項２】
請求項１のインターフェース回路であって、
さらに、前記電源の電圧より高い電圧を生成する昇圧回路を備え、
前記第２の保護回路は、ゲート端子に印加された電圧に応じて、前記電源との接続有無を切り替えるＮｃｈトランジスタを有し、
前記電流制御回路は、ゲート端子に印加された電圧に応じて、前記電源と前記出力回路との接続有無を切り替えるＮｃｈトランジスタを有し、
前記昇圧回路は、前記電源がオンの場合には、前記第２の保護回路におけるＮｃｈトランジスタ、および前記電流制御回路におけるＮｃｈトランジスタのそれぞれのゲート端子に、前記電源の電圧より高い電圧を印加して、前記第２の保護回路におけるＮｃｈトランジスタ、および前記電流制御回路におけるＮｃｈトランジスタをオン状態に制御し、前記電源がオフの場合には、前記第２の保護回路におけるＮｃｈトランジスタ、および前記電流制御回路におけるＮｃｈトランジスタのそれぞれのゲート端子の電位を下げて、前記第２の保護回路におけるＮｃｈトランジスタ、および前記電流制御回路におけるＮｃｈトランジスタをオフ状態に制御するように構成されていることを特徴とするインターフェース回路。
【請求項３】
請求項２のインターフェース回路であって、
さらに、前記第２の保護回路におけるＮｃｈトランジスタ、および前記電流制御回路におけるＮｃｈトランジスタのそれぞれのゲート端子が前記電源と接続されるか否かを切り替えるスイッチを備え、
前記スイッチは、前記電源がオンの際に、第２の保護回路におけるＮｃｈトランジスタのゲート端子、および前記電流制御回路におけるＮｃｈトランジスタのゲート端子と前記電源とを接続するように構成されていることを特徴とするインターフェース回路。
【請求項４】
半導体装置に組み込まれ、外部端子を介して前記半導体装置外部の回路と接続されるインターフェース回路であって、
第１の電源と接続され、与えられた信号を前記外部端子に出力する出力回路と、
前記第１の電源がオンの場合に、前記出力回路と前記電源との間で電流が流れるのを許容する一方、前記電源がオフの場合に、前記出力回路を介して、前記外部端子から前記第１の電源に流れる電流を遮断する電流制御回路と、
前記外部端子に接地電源の電圧よりも規定以上低い電圧が印加された場合に、前記外部端子から前記接地電源に電流を流す第１の保護回路と、
第２の電源と接続され、前記外部端子に前記第２の電源の電圧よりも規定以上高い電圧が印加された際に、前記外部端子と前記第２の電源との間で電流が流れるのを許容する第２の保護回路と、
を備えたことを特徴とするインターフェース回路。
【請求項５】
半導体装置に組み込まれ、外部端子を介して前記半導体装置外部の回路と接続されるインターフェース回路であって、
前記外部端子からの信号を入力する入力回路と、
前記外部端子に接地電源の電圧よりも規定以上低い電圧が印加された際に、前記外部端子から前記接地電源に電流を流す第１の保護回路と、
電源がオンの場合には、前記外部端子に前記電源の電圧よりも規定以上高い電圧が印加された際に、前記外部端子と前記電源との間で電流が流れるのを許容し、前記電源がオフの場合には、前記外部端子から前記電源に流れる電流を遮断する第２の保護回路と、
を備えたことを特徴とするインターフェース回路。
【請求項６】
請求項５のインターフェース回路であって、
さらに、前記電源の電圧より高い電圧を生成する昇圧回路を備え、
前記第２の保護回路は、ゲート端子に印加された電圧に応じて、前記電源との接続有無を切り替えるＮｃｈトランジスタを有し、
前記昇圧回路は、前記電源がオンの場合には、前記Ｎｃｈトランジスタのゲート端子に、前記電源の電圧より高い電圧を印加して、前記Ｎｃｈトランジスタをオン状態に制御し、前記電源がオフの場合には、前記Ｎｃｈトランジスタのゲート端子の電位を下げて、前記Ｎｃｈトランジスタをオフ状態に制御するように構成されていることを特徴とするインターフェース回路。
【請求項７】
請求項６のインターフェース回路であって、
さらに、前記Ｎｃｈトランジスタのゲート端子が前記電源と接続されるか否かを切り替えるスイッチを備え、
前記スイッチは、前記電源がオンの際に、前記Ｎｃｈトランジスタのゲート端子と前記電源とを接続するように構成されていることを特徴とするインターフェース回路。
【請求項８】
半導体装置に組み込まれ、外部端子を介して前記半導体装置外部の回路と接続されるインターフェース回路であって、
前記外部端子からの信号を入力する入力回路と、
前記外部端子に接地電源の電圧よりも規定以上低い電圧が印加された場合に、前記外部端子から前記接地電源に電流を流す第１の保護回路と、
第２の電源と接続され、前記外部端子に前記第２の電源の電圧よりも規定以上高い電圧が印加された際に、前記外部端子と前記第２の電源との間で電流が流れるのを許容する第２の保護回路と、
を備えたことを特徴とするインターフェース回路。
【請求項９】
請求項１、および請求項４のうちの何れか１項のインターフェース回路であって、
さらに、前記外部端子からの信号を入力する入力回路を備えたことを特徴とするインターフェース回路。
【請求項１０】
請求項１のインターフェース回路であって、
さらに、前記電源の電圧より高い電圧を生成する昇圧回路を備え、
前記第２の保護回路は、ゲート端子に印加された電圧に応じて、前記電源との接続有無を切り替えるＮｃｈトランジスタを有し、
前記電流制御回路は、ゲート端子に印加された電圧に応じて、前記電源と前記出力回路間の電流を制御してハイレベル出力時の前記出力回路のドライブ能力を制御するハイ側制御用Ｎｃｈトランジスタを有し、
前記昇圧回路は、前記電源がオンの場合には、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ハイ側制御用Ｎｃｈトランジスタのそれぞれのゲート端子に、前記電源の電圧より高い電圧を印加して、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ハイ側制御用Ｎｃｈトランジスタをオン状態に制御し、前記電源がオフの場合には、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ハイ側制御用Ｎｃｈトランジスタのそれぞれのゲート端子の電位を下げて、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ハイ側制御用Ｎｃｈトランジスタをオフ状態に制御するように構成されるとともに、入力された制御信号に応じて生成する電圧が変化するように構成されていることを特徴とするインターフェース回路。
【請求項１１】
請求項１のインターフェース回路であって、
さらに、前記電源の電圧より高い電圧を生成する昇圧回路を備え、
前記第２の保護回路は、ゲート端子に印加された電圧に応じて、前記電源との接続有無を切り替えるＮｃｈトランジスタを有し、
前記出力回路は、ゲート電端子に印加された電圧に応じて外部端子と前記接地電位間の電流を制御してローレベル出力時の前記出力回路のドライブ能力を制御するロー側制御用Ｎｃｈトランジスタを有し、
前記昇圧回路は、前記電源がオンの場合には、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ロー側制御用Ｎｃｈトランジスタのそれぞれのゲート端子に、前記電源の電圧より高い電圧を印加して、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ロー側制御用Ｎｃｈトランジスタをオン状態に制御し、前記電源がオフの場合には、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ロー側制御用Ｎｃｈトランジスタのそれぞれのゲート端子の電位を下げて、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ロー側制御用Ｎｃｈトランジスタをオフ状態に制御するように構成されるとともに、入力された制御信号に応じて、生成する電圧が変化するように構成されていることを特徴とするインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージ等に対する保護回路を備え、半導体装置において前記半導体装置外部の回路と接続されるインターフェース回路に関するものである。
【背景技術】
【０００２】
近年では、半導体装置が使用されている機器に対する省電力化の要求が増加したことに伴い、待機電力の省電力化が求められているが、半導体の微細化に伴って、トランジスタのリーク電流が増加し、電源電圧が印加されているだけでも消費電力が増加している。そのため、使用していない半導体装置の電源をオフにしてリーク電流を削減することによる待機電力削減の要望が高まっている。
【０００３】
一方、半導体装置では、外部からのサージ等から内部回路を保護するために、外部と信号の入出力をするインターフェース回路に保護回路が設けられる場合がある。
【０００４】
このようなインターフェース回路としては、例えば、内部回路の耐圧よりも高い電圧が印加されても、内部回路に印加されないように、ゲート端子とドレイン端子が外部信号用入出力端子に接続され、ソース端子が抵抗を介して電源と接続されたトランジスタ（保護用トランジスタ）が設けられたインターフェース回路が知られている（例えば特許文献１を参照）。
【０００５】
また、例えば、Ｈｉｇｈレベルの信号の出力時に外部信号用入出力端子をＨｉｇｈレベルにドライブするために設けたＰＭＯＳトランジスタのゲート、およびバックゲートの電位を制御することによって、サージ等から内部回路を保護するようにしたものもある（例えば特許文献２を参照）。
【特許文献１】特開２０００−２６０８８４号公報
【特許文献２】特開２００２−３１４３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記の保護用トランジスタを有するインターフェース回路では、電源がオフにされた際に電流を遮断するものではないので、電源が投入されている他の半導体装置（以下、外部回路という）のＨｉｇｈレベルにドライブされた端子に外部信号用入出力端子が接続されている場合に、電源がオフにされると、外部回路からインターフェース回路に電流が流れ込んでしまう。
【０００７】
また、トランジスタのゲート、およびバックゲートの電位を制御する上記のインターフェース回路でも、電源がオフにされた際は、前記トランジスタを介して、外部回路からインターフェース回路に電流が流れ込んでしまう。
【０００８】
すなわち、電源がオフにされたときに、これらのインターフェース回路が、電源が投入されている外部回路のＨｉｇｈレベルにドライブされた端子に接続されていると、外部回路の電源電圧レベルが下がって誤動作の原因になったり、消費電力が増加したりするという問題を生じてしまう。
【０００９】
この問題に対しては、電源をオフにする半導体装置と電源オン状態の半導体装置との間にスイッチ（アナログスイッチ）を設けて、電源オフ時にスイッチをオフにして切り離す仕組みが考えられるが、部品数が増えてコストアップの要因となってしまう。
【００１０】
本発明は、前記の問題に着目してなされたものであり、電源がオンの場合にサージ等から内部回路を保護しつつ、電源がオフの場合に、接続された外部回路の電源がオンであっても、リーク電流を削減することが可能なインターフェース回路を、回路規模を増大させることなく実現することを目的としている。
【課題を解決するための手段】
【００１１】
前記の課題を解決するため、請求項１の発明は、
半導体装置に組み込まれ、外部端子を介して前記半導体装置外部の回路と接続されるインターフェース回路であって、
与えられた信号を前記外部端子に出力する出力回路と、
電源がオンの場合に、前記出力回路と前記電源との間で電流が流れるのを許容する一方、前記電源がオフの場合に、前記出力回路を介して、前記外部端子から前記電源に流れる電流を遮断する電流制御回路と、
前記外部端子に接地電源の電圧よりも規定以上低い電圧が印加された際に、前記外部端子から前記接地電源に電流を流す第１の保護回路と、
前記電源がオンの場合には、前記外部端子に前記電源の電圧よりも規定以上高い電圧が印加された際に、前記外部端子と前記電源との間で電流が流れるのを許容し、前記電源がオフの場合には、前記外部端子から前記電源に流れる電流を遮断する第２の保護回路と、
を備えたことを特徴とするインターフェース回路。
【００１２】
また、請求項２の発明は、
請求項１のインターフェース回路であって、
さらに、前記電源の電圧より高い電圧を生成する昇圧回路を備え、
前記第２の保護回路は、ゲート端子に印加された電圧に応じて、前記電源との接続有無を切り替えるＮｃｈトランジスタを有し、
前記電流制御回路は、ゲート端子に印加された電圧に応じて、前記電源と前記出力回路との接続有無を切り替えるＮｃｈトランジスタを有し、
前記昇圧回路は、前記電源がオンの場合には、前記第２の保護回路におけるＮｃｈトランジスタ、および前記電流制御回路におけるＮｃｈトランジスタのそれぞれのゲート端子に、前記電源の電圧より高い電圧を印加して、前記第２の保護回路におけるＮｃｈトランジスタ、および前記電流制御回路におけるＮｃｈトランジスタをオン状態に制御し、前記電源がオフの場合には、前記第２の保護回路におけるＮｃｈトランジスタ、および前記電流制御回路におけるＮｃｈトランジスタのそれぞれのゲート端子の電位を下げて、前記第２の保護回路におけるＮｃｈトランジスタ、および前記電流制御回路におけるＮｃｈトランジスタをオフ状態に制御するように構成されていることを特徴とする。
【００１３】
これらにより、電源がオフの場合に、前記出力回路と前記電源との接続、および前記第２の保護回路と前記電源との接続がそれぞれ遮断されるので、リーク電流を削減できる。また、これらには、半導体装置（インターフェース回路）と他の半導体装置（外部回路）の間に、電流の流れ込みを遮断するためにアナログスイッチを設ける必要がないので、回路規模を増大させることもない。
【００１４】
また、請求項３の発明は、
請求項２のインターフェース回路であって、
さらに、前記第２の保護回路におけるＮｃｈトランジスタ、および前記電流制御回路におけるＮｃｈトランジスタのそれぞれのゲート端子が前記電源と接続されるか否かを切り替えるスイッチを備え、
前記スイッチは、前記電源がオンの際に、第２の保護回路におけるＮｃｈトランジスタのゲート端子、および前記電流制御回路におけるＮｃｈトランジスタのゲート端子と前記電源とを接続するように構成されていることを特徴とする。
【００１５】
これにより、電源がオフの場合に、より高速に前記第２の保護回路等に流れる電流を遮断することが可能になる。
【００１６】
また、請求項４の発明は、
半導体装置に組み込まれ、外部端子を介して前記半導体装置外部の回路と接続されるインターフェース回路であって、
第１の電源と接続され、与えられた信号を前記外部端子に出力する出力回路と、
前記第１の電源がオンの場合に、前記出力回路と前記電源との間で電流が流れるのを許容する一方、前記電源がオフの場合に、前記出力回路を介して、前記外部端子から前記第１の電源に流れる電流を遮断する電流制御回路と、
前記外部端子に接地電源の電圧よりも規定以上低い電圧が印加された場合に、前記外部端子から前記接地電源に電流を流す第１の保護回路と、
第２の電源と接続され、前記外部端子に前記第２の電源の電圧よりも規定以上高い電圧が印加された際に、前記外部端子と前記第２の電源との間で電流が流れるのを許容する第２の保護回路と、
を備えたことを特徴とする。
【００１７】
これにより、第１の電源がオフの際に、第２の電源から電圧を印加すれば、前記第２の保護回路を介してリーク電流が流れない。また、前記第１の電源がオフの際に、前記出力回路から前記第１の電源への電流が遮断されるので、前記出力回路を介してリーク電流が流れない。
【００１８】
また、請求項５の発明は、
半導体装置に組み込まれ、外部端子を介して前記半導体装置外部の回路と接続されるインターフェース回路であって、
前記外部端子からの信号を入力する入力回路と、
前記外部端子に接地電源の電圧よりも規定以上低い電圧が印加された際に、前記外部端子から前記接地電源に電流を流す第１の保護回路と、
電源がオンの場合には、前記外部端子に前記電源の電圧よりも規定以上高い電圧が印加された際に、前記外部端子と前記電源との間で電流が流れるのを許容し、前記電源がオフの場合には、前記外部端子から前記電源に流れる電流を遮断する第２の保護回路と、
を備えたことを特徴とする。
【００１９】
また、請求項６の発明は、
請求項５のインターフェース回路であって、
さらに、前記電源の電圧より高い電圧を生成する昇圧回路を備え、
前記第２の保護回路は、ゲート端子に印加された電圧に応じて、前記電源との接続有無を切り替えるＮｃｈトランジスタを有し、
前記昇圧回路は、前記電源がオンの場合には、前記Ｎｃｈトランジスタのゲート端子に、前記電源の電圧より高い電圧を印加して、前記Ｎｃｈトランジスタをオン状態に制御し、前記電源がオフの場合には、前記Ｎｃｈトランジスタのゲート端子の電位を下げて、前記Ｎｃｈトランジスタをオフ状態に制御するように構成されていることを特徴とする。
【００２０】
これらにより、電源がオフの場合に、前記第２の保護回路と前記電源との接続が遮断されるので、リーク電流を削減できる。また、これらには、半導体装置（インターフェース回路）と他の半導体装置（外部回路）の間に、電流の流れ込みを遮断するためにアナログスイッチを設ける必要がないので、回路規模を増大させることもない。
【００２１】
また、請求項７の発明は、
請求項６のインターフェース回路であって、
さらに、前記Ｎｃｈトランジスタのゲート端子が前記電源と接続されるか否かを切り替えるスイッチを備え、
前記スイッチは、前記電源がオンの際に、前記Ｎｃｈトランジスタのゲート端子と前記電源とを接続するように構成されていることを特徴とする。
【００２２】
これにより、電源がオフの場合に、より高速に前記第２の保護回路等に流れる電流を遮断することが可能になる。
【００２３】
また、請求項８の発明は、
半導体装置に組み込まれ、外部端子を介して前記半導体装置外部の回路と接続されるインターフェース回路であって、
前記外部端子からの信号を入力する入力回路と、
前記外部端子に接地電源の電圧よりも規定以上低い電圧が印加された場合に、前記外部端子から前記接地電源に電流を流す第１の保護回路と、
第２の電源と接続され、前記外部端子に前記第２の電源の電圧よりも規定以上高い電圧が印加された際に、前記外部端子と前記第２の電源との間で電流が流れるのを許容する第２の保護回路と、
を備えたことを特徴とする。
【００２４】
これにより、第１の電源がオフの際に、第２の電源から電圧が印加すれば、前記第２の保護回路を介してリーク電流が流れない。また、前記第１の電源がオフの際に、前記出力回路から前記第１の電源への電流が遮断されるので、前記出力回路を介してリーク電流が流れない。
【００２５】
また、請求項９の発明は、
請求項１、および請求項４のうちの何れか１項のインターフェース回路であって、
さらに、前記外部端子からの信号を入力する入力回路を備えたことを特徴とする。
【００２６】
これにより、電源がオンの場合にサージ等から内部回路を保護しつつ、電源がオフの場合に、リーク電流を削減できる。
【００２７】
また、請求項１０の発明は、
請求項１のインターフェース回路であって、
さらに、前記電源の電圧より高い電圧を生成する昇圧回路を備え、
前記第２の保護回路は、ゲート端子に印加された電圧に応じて、前記電源との接続有無を切り替えるＮｃｈトランジスタを有し、
前記電流制御回路は、ゲート端子に印加された電圧に応じて、前記電源と前記出力回路間の電流を制御してハイレベル出力時の前記出力回路のドライブ能力を制御するハイ側制御用Ｎｃｈトランジスタを有し、
前記昇圧回路は、前記電源がオンの場合には、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ハイ側制御用Ｎｃｈトランジスタのそれぞれのゲート端子に、前記電源の電圧より高い電圧を印加して、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ハイ側制御用Ｎｃｈトランジスタをオン状態に制御し、前記電源がオフの場合には、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ハイ側制御用Ｎｃｈトランジスタのそれぞれのゲート端子の電位を下げて、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ハイ側制御用Ｎｃｈトランジスタをオフ状態に制御するように構成されるとともに、入力された制御信号に応じて生成する電圧が変化するように構成されていることを特徴とする。
【００２８】
また、請求項１１の発明は、
請求項１のインターフェース回路であって、
さらに、前記電源の電圧より高い電圧を生成する昇圧回路を備え、
前記第２の保護回路は、ゲート端子に印加された電圧に応じて、前記電源との接続有無を切り替えるＮｃｈトランジスタを有し、
前記出力回路は、ゲート電端子に印加された電圧に応じて外部端子と前記接地電位間の電流を制御してローレベル出力時の前記出力回路のドライブ能力を制御するロー側制御用Ｎｃｈトランジスタを有し、
前記昇圧回路は、前記電源がオンの場合には、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ロー側制御用Ｎｃｈトランジスタのそれぞれのゲート端子に、前記電源の電圧より高い電圧を印加して、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ロー側制御用Ｎｃｈトランジスタをオン状態に制御し、前記電源がオフの場合には、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ロー側制御用Ｎｃｈトランジスタのそれぞれのゲート端子の電位を下げて、前記第２の保護回路におけるＮｃｈトランジスタ、および前記ロー側制御用Ｎｃｈトランジスタをオフ状態に制御するように構成されるとともに、入力された制御信号に応じて、生成する電圧が変化するように構成されていることを特徴とする。
【００２９】
これらにより、ドライブ能力を制御できる。
【発明の効果】
【００３０】
本発明によれば、電源がオンの場合にサージ等から内部回路を保護しつつ、電源がオフの場合に、回路規模を増大させることなくリーク電流を削減できる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について図面を参照しながら説明する。
【００３２】
《発明の実施形態１》
図１は、本発明の実施形態１に係るインターフェース回路１００の構成を示すブロック図である。インターフェース回路１００は、半導体装置に組み込まれ、組み込まれた半導体装置において、他の半導体装置（以下、外部回路という）と信号（外部信号）を入出力するようになっている。
【００３３】
インターフェース回路１００は、図１に示すようにバッファ１０１、トランジスタ１０２、保護回路１０３、保護回路１０４、トランジスタ１０５、ゲート１０６、ゲート１０７、ゲート１０８、トランジスタ１０９、トランジスタ１１０、および昇圧回路１１１を備えている。また、インターフェース回路１００は、外部信号用入出力端子、出力端子、制御信号用端子、および内部信号用入力端子を有している。
【００３４】
外部信号用入出力端子は、前記外部回路と信号を入出力するための端子であり、ワイヤボンドやバンプ等によって半導体装置のパッケージに接続され、前記外部回路と電気的に接続される。外部信号用入出力端子に入力される信号の電圧と内部の電源の電圧とが異なる場合には、レベルシフタにより電圧を変える回路を設けてもよい。なお、本実施形態では、電源（ＶＤＤ）の電位は３．３Ｖであり、グランド（ＧＮＤ）の電位は０Ｖであるものとする。
【００３５】
出力端子は、外部信号用入出力端子から入力された信号を半導体装置内部の回路（内部回路）へ出力するための端子である。
【００３６】
制御信号用端子は、半導体装置内部の信号を外部へ出力することを許可するか否かを制御するＯｕｔｐｕｔ  ｅｎａｂｌｅ信号が入力される端子である。
【００３７】
内部信号用入力端子は、外部へ出力する半導体装置内の信号（以下、内部信号という）をインターフェース回路１００へ入力するための端子である。
【００３８】
バッファ１０１は、前記外部信号用入出力端子に入力された信号を出力端子へ出力するためのバッファである。
【００３９】
トランジスタ１０２は、Ｈｉｇｈレベルの信号の出力時に、外部信号用入出力端子をＨｉｇｈレベルにドライブするようになっている。
【００４０】
保護回路１０３は、外部信号用入出力端子に規定以上高い電圧のサージ等が入った場合に、前記サージを電源（ＶＤＤ）側に逃がし、前記内部回路を保護するようになっている。本実施形態では保護回路１０３は、具体的には図１に示すようにダイオードによって構成されている。
【００４１】
保護回路１０４は、外部信号用入出力端子に規定以上低い電圧のサージ等が入った場合に、前記サージをグランド（ＧＮＤ）側に逃がし、前記内部回路を保護するようになっている。本実施形態では保護回路１０４は、具体的には図１に示すようにダイオードによって構成されている。
【００４２】
トランジスタ１０５は、Ｌｏｗレベルの信号の出力時に、外部信号用入出力端子をＬｏｗレベルにドライブするようになっている。
【００４３】
ゲート１０６は、制御信号用端子から入力されたＯｕｔｐｕｔ  ｅｎａｂｌｅ信号と内部信号用入力端子から入力された信号とに応じて、トランジスタ１０２のオン／オフを制御するようになっている。
【００４４】
ゲート１０７は、制御信号用端子の信号と内部信号用入力端子の信号とに応じて、トランジスタ１０５のオン／オフを制御するようになっている。
【００４５】
ゲート１０８は、Ｏｕｔｐｕｔ  ｅｎａｂｌｅ信号を反転させて、ゲート１０７に出力するようになっている。
【００４６】
トランジスタ１０９は、電源オフ時にはオフとなり、保護回路１０３を介して、外部信号用入出力端子から電源（ＶＤＤ）に流れる電流を遮断するようになっている。
【００４７】
トランジスタ１１０は、インターフェース回路１００の電源オフ時にはオフになり、トランジスタ１０２を介して、外部信号用入出力端子から電源（ＶＤＤ）に流れる電流を遮断するようになっている。
【００４８】
昇圧回路１１１は、インターフェース回路１００の電源オン時に、電源（ＶＤＤ）＋トランジスタ１０９・１１０の閾値電圧Ｖｔよりも高い電圧をトランジスタ１０９、およびトランジスタ１１０のゲート端子に出力するようになっている。これにより、インターフェース回路１００の電源オン時には、トランジスタ１０９、およびトランジスタ１１０がオン状態に制御され、インターフェース回路１００の電源オフ時には、トランジスタ１０９およびトランジスタ１１０がオフに制御される。昇圧回路１１１は、例えばチャージポンプ回路等で実現できる。
【００４９】
上記のインターフェース回路１００において、Ｏｕｔｐｕｔ  ｅｎａｂｌｅ信号がＬｏｗレベル（以下、Ｌレベルと略記する）の場合には、ゲート１０６の出力は内部信号のレベルに係わらずＨｉｇｈレベル（以下、Ｈレベルと略記する）なので、トランジスタ１０２がオフになる。また、ゲート１０７の出力も内部信号に係わらずＬレベルなので、トランジスタ１０５はオフになる。したがって、外部信号用入出力端子に入力された外部の信号は、バッファ１０１を介して内部回路に入力される。
【００５０】
また、Ｏｕｔｐｕｔ  ｅｎａｂｌｅ信号がＨレベルの場合には、ゲート１０６の出力は内部信号がＨレベルの際にＬレベルとなって、トランジスタ１０２はオンになる。
【００５１】
一方、昇圧回路１１１は、ＶＤＤよりも高い電圧を発生させるので、トランジスタ１１０がオン状態になっている。また、ゲート１０７の出力はＬレベルになるので、トランジスタ１０５はオフになる。したがって、外部信号用入出力端子の出力はＨレベルになる。
【００５２】
また、内部信号がＬレベルの場合には、ゲート１０６の出力はＨレベルになるので、トランジスタ１０２はオフとなる。また、内部信号がＬレベルの場合には、ゲート１０７の出力はＨレベルになり、トランジスタ１０５はオンになる。したがって、外部信号用入出力端子の出力はＬレベルになる。このような動作によりデータの入出力が行われる。
【００５３】
インターフェース回路１００の電源オン時には、外部信号用入出力端子にＶＤＤよりも高い電圧のサージが印加されると、保護回路１０３、およびトランジスタ１０９（前記のようにオン状態となっている）を介してＶＤＤに電流が逃がされるので、前記内部回路に高い電圧がかかるのが防止される。
【００５４】
また、外部信号用入出力端子にＧＮＤよりも低い電圧のサージが印加されると、保護回路１０４を介してＧＮＤに電流が逃がされるので、半導体装置の内部にＧＮＤよりも低い電圧がかかるのが防止される。
【００５５】
また、電源（ＶＤＤ）がオフになった場合は、昇圧回路１１１によって、トランジスタ１０９、およびトランジスタ１１０がオフに制御される。したがって、外部回路の電源がオンであっても、トランジスタ１０２、および保護回路１０３を介して電流が流れない。
【００５６】
上記のように本実施形態によれば、電源がオンの場合にサージ等から内部回路を保護しつつ、電源がオフの場合に、回路規模を増大させることなくリーク電流を削減できる。
【００５７】
なお、保護回路は、上記で説明したダイオードに限らず、例えばトランジスタで実現してもよい。
【００５８】
また、例えば半導体装置の内部電源が１．２Ｖ、外部電源が３．３Ｖのような場合には、レベルシフタがバッファ１０１、ゲート１０６〜１０８に接続されるが、保護回路は、同様の回路で実現できる。
【００５９】
《発明の実施形態２》
電源がオフになった際に、インターフェース回路１００よりも高速に、保護回路に流れる電流を遮断することが可能なインターフェース回路の例を説明する。
【００６０】
図２は、本発明の実施形態２に係るインターフェース回路２００の構成を示すブロック図である。インターフェース回路２００は、図２に示すように、インターフェース回路１００に対してトランジスタ２０１が追加されて構成されている。なお、以下の各実施形態において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００６１】
トランジスタ２０１は、電源（ＶＤＤ）がオフの際に、昇圧回路１１１の出力電圧と電源（ＶＤＤ）の電圧とを等電位に制御するようになっている。
【００６２】
実施形態１のインターフェース回路１００では、例えば電源がオフになった際に、昇圧回路１１１がトランジスタ１０９、およびトランジスタ１１０への出力を０Ｖにするまでの時間がかかると、トランジスタ１０９、トランジスタ１１０がオフ状態になるまで時間がかかる。この間は、リーク電流が流れて前記外部回路が誤動作を起こす可能性がある。
【００６３】
これに対し、上記のインターフェース回路２００では、電源（ＶＤＤ）がオフの状態になると、トランジスタ２０１がオンになる。これにより、電源（ＶＤＤ）と昇圧回路１１１の出力とが等電位になり、その結果、昇圧回路１１１の電位が下がり、トランジスタ１０９、およびトランジスタ１１０を高速にオフ状態へ移行させることが可能となる。
【００６４】
《発明の実施形態３》
図３は、本発明の実施形態３に係るインターフェース回路３００の構成を示すブロック図である。インターフェース回路３００は、図３に示すように、インターフェース回路１００と比べ、インターフェース回路１００の昇圧回路１１１とトランジスタ１０９の代わりに別電源（ＶＤＤＧ）が接続され、電源（ＶＤＤ）とトランジスタ１０２間にダイオード３０１が追加された点が異なっている。
【００６５】
インターフェース回路３００では、別電源（ＶＤＤＧ）が設けられたことにより、電源（ＶＤＤ）がオフになっても、例えば別電源（ＶＤＤＧ）に３．３Ｖを印加しておけば、電源オン状態の外部回路が外部信号用入出力端子に接続されて、外部信号用入出力端子が３．３Ｖに駆動された場合でも保護回路１０３には電流が流れない。
【００６６】
また、インターフェース回路３００では、ダイオード３０１により、外部信号用入出力端子からトランジスタ１０２を介して、電源（ＶＤＤ）に電流が流れるのを防ぐことが可能となる。
【００６７】
なお、上記の各実施形態では、外部から信号を入力する機能と、外部に信号を出力する機能の両方を有している例を説明したが、何れか一方の機能のみを有するインターフェース回路にも本発明は適用できる。
【００６８】
《発明の実施形態４》
次に、ドライブ能力を制御することができるインターフェース回路の例を説明する。
【００６９】
図４は、本発明の実施形態４に係るインターフェース回路４００の構成を示すブロック図である。インターフェース回路４００は、実施形態１のインターフェース回路１００に対してＮｃｈトランジスタ４０１が追加され、昇圧回路１１１に代えて昇圧回路４０２が設けられている。
【００７０】
昇圧回路４０２は、入力された制御信号に応じた電圧を、トランジスタ１０９、トランジスタ１１０、およびＮｃｈトランジスタ４０１のゲート端子に出力するようになっている。
【００７１】
上記のインターフェース回路４００では、例えば昇圧回路４０２の出力電圧を上げるとトランジスタ１１０とＮｃｈトランジスタ４０１のオン抵抗が下がるため、インターフェース回路のドライブ能力が上がる。逆に昇圧回路４０２の出力電圧を下げるとトランジスタ１１０とＮｃｈトランジスタ４０１のオン抵抗が上がり、ドライブ能力が下がる。
【００７２】
すなわち、インターフェース回路４００では、上記のような制御によりドライブ能力を制御することが可能となる。
【００７３】
なお、インターフェース回路４００では、トランジスタ１１０とＮｃｈトランジスタ４０１の両方を制御しているが、トランジスタ１１０だけでもインターフェース回路のＨレベル出力に関してはドライブ能力を制御することができる。
【００７４】
また、電源がオフの場合のリーク電流は削減できないが、同様にＮｃｈトランジスタ４０１だけを制御してもＬレベル出力に関してはドライブ能力を制御することができる。
【００７５】
また図示していないが、図２のトランジスタ２０１を同様に図４の回路に挿入することにより、電源（ＶＤＤ）がオフの際に、同様に昇圧回路４０２の出力電圧と電源（ＶＤＤ）の電圧とを等電位に制御することにより、トランジスタ１０９、およびトランジスタ１１０、Ｎｃｈトランジスタ４０１を高速にオフ状態へ移行させることが可能となり、電源（ＶＤＤ）オフ時に外部信号用入出力端子の電位がＨレベルの場合、外部信号用入出力端子からダイオード１０３、トランジスタ１０９を介して電源（ＶＤＤ）に流れる電流を停止させることが可能となる。
【産業上の利用可能性】
【００７６】
本発明に係るインターフェース回路は、電源がオンの場合にサージ等から内部回路を保護しつつ、電源がオフの場合に、回路規模を増大させることなくリーク電流を削減できるという効果を有し、サージ等に対する保護回路を備え、半導体装置において前記半導体装置外部の回路と接続されるインターフェース回路等として有用である。
【図面の簡単な説明】
【００７７】
【図１】実施形態１に係るインターフェース回路の構成を示すブロック図である。
【図２】実施形態２に係るインターフェース回路の構成を示すブロック図である。
【図３】実施形態３に係るインターフェース回路の構成を示すブロック図である。
【図４】実施形態４に係るインターフェース回路の構成を示すブロック図である。
【符号の説明】
【００７８】
１００      インターフェース回路
１０１      バッファ
１０２      トランジスタ
１０３      保護回路
１０４      保護回路
１０５      トランジスタ
１０６〜１０８    ゲート
１０９      トランジスタ
１１０      トランジスタ
１１１      昇圧回路
２００      インターフェース回路
２０１      トランジスタ
３００      インターフェース回路
３０１      ダイオード
４００      インターフェース回路
４０１      Ｎｃｈトランジスタ
４０２      昇圧回路
【図１】
2007110237.tif 000003
【図２】
2007110237.tif 000004
【図３】
2007110237.tif 000005
【図４】
2007110237.tif 000006