(57)【要約】【課題】デザインルールによって制限されるチャネル長の限界を克服し、セル電流を増加させることによって、セルを安定して動作させることができる垂直チャネルを有する半導体素子及びその製造方法を提供すること。【解決手段】表面領域、及び表面領域間に形成された底部が表面領域より低い第１リセス２３０Ａを備えた活性領域２２３と、活性領域２２３の周囲を囲む素子分離膜２２２と、活性領域２２３と交差する方向に、活性領域２２３の表面領域上を横切るように形成された少なくとも１対のゲートライン２２７と、ゲートライン２２７の下部の素子分離膜２２２に形成され、ゲートライン２２７の一部が埋め込まれた第２リセス２２５と、第１リセスの底部の活性領域２２３に形成された第１接合領域と、ゲートライン２２７の外側の表面領域に形成され、第１接合領域との間に垂直チャネルを構成する第２接合領域を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
表面領域、及び前記表面領域の間に形成された底部が前記表面領域より低い第１リセスを備えた活性領域と、
前記活性領域の周囲を囲む素子分離膜と、
前記活性領域と交差する方向に、前記活性領域の前記表面領域上を横切るように形成された少なくとも１対のゲートラインと、
前記ゲートラインの下部に位置する前記素子分離膜に形成され、前記ゲートラインの一部が埋め込まれた第２リセスと、
前記第１リセスの底部の前記活性領域に形成された第１接合領域と、
前記ゲートラインの外側の前記表面領域に形成され、前記第１接合領域との間に垂直チャネルを形成する第２接合領域と
を備えることを特徴とする半導体素子。
【請求項２】
前記第２リセスが、
前記活性領域の両側における前記ゲートラインの下部に形成されていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記活性領域の両側壁が、それぞれ前記第２リセスの一方側の側壁を構成することを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第１接合領域が、ビットラインとコンタクトする接合領域であり、前記第２接合領域が、ストレージノードとコンタクトする接合領域であることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１接合領域及び前記第２接合領域が、Ｎ型不純物のイオン注入により形成されていることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記第１リセスの深さが、前記第２リセスより浅く、前記第２リセスの深さが、前記素子分離膜の底面より浅いことを特徴とする請求項１に記載の半導体素子。
【請求項７】
表面領域、及び１対のゲートラインの両側に形成された底部が前記表面領域より低い第１リセスを備えた活性領域と、
前記活性領域の周囲を囲む素子分離膜と、
前記活性領域と交差する方向に、前記活性領域の前記表面領域上を横切るように形成された少なくとも１対の前記ゲートラインと、
前記ゲートラインの下部に位置する前記素子分離膜に形成され、前記ゲートラインの一部が埋め込まれた第２リセスと、
前記第１リセスの底部の前記活性領域に形成された第１接合領域と、
前記ゲートラインの間の前記表面領域に形成され、前記第１接合領域との間に垂直チャネルを形成する第２接合領域と
を備えることを特徴とする半導体素子。
【請求項８】
前記第２リセスが、前記活性領域の両側における前記ゲートラインの下部に形成されていることを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記活性領域の両側壁が、それぞれ前記第２リセスの一方側の側壁を構成することを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記第１接合領域が、ストレージノードとコンタクトする接合領域であり、前記第２接合領域が、ビットラインとコンタクトする接合領域であることを特徴とする請求項７に記載の半導体素子。
【請求項１１】
前記第１接合領域及び第２接合領域が、Ｎ型不純物のイオン注入により形成されていることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記第１リセスの深さが、前記第２リセスより浅く、前記第２リセスの深さが、前記素子分離膜の底面より浅いことを特徴とする請求項７に記載の半導体素子。
【請求項１３】
半導体基板の所定領域に、活性領域を画定するトレンチ構造の素子分離膜を形成するステップと、
該素子分離膜のうち、ゲートラインの下部に、エッチングにより所定の深さの第１リセスを形成するステップと、
前記活性領域と交差する方向に、前記第１リセスを埋め込み、前記活性領域上を横切る少なくとも１対のゲートラインを形成するステップと、
前記ゲートライン間に位置する前記活性領域を所定の深さ除去することにより、第２リセスを形成するステップと、
イオン注入を行うことにより、前記第２リセスの底部に第１接合領域を形成し、前記ゲートラインの外側に位置する前記活性領域の表面領域に第２接合領域を形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項１４】
前記イオン注入を行う前に、前記ゲートラインの両側壁にゲートスペーサを形成するステップを、さらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記ゲートスペーサを、
前記第２接合領域側ではゲートラインの側壁に形成し、前記第１接合領域側では、前記ゲートラインの側壁及び前記第２リセスの側壁に形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記第１リセスを形成するステップが、
前記素子分離膜上に、前記ゲートラインを形成する部分を露出させた開口を有する第１感光膜パターンを形成するステップと、
前記第１感光膜パターンをエッチングマスクとする選択的なエッチングにより、前記開口の底部に露出した素子分離膜を所定の深さだけ除去するステップと、
前記第１感光膜パターンを除去するステップと
を含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１７】
前記第１リセスを形成するステップにおける前記素子分離膜のエッチングの際、前記活性領域に対し、高い選択比を有するガスを用いることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記第２リセスを形成するステップが、
前記ゲートライン上に、該ゲートライン間に位置する前記活性領域を露出させた第２感光膜パターンを形成するステップと、
前記第２感光膜パターンをエッチングマスクとするエッチングにより、露出した前記活性領域を所定の深さだけ除去するステップと、
前記第２感光膜パターンを除去するステップと
を含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１９】
前記第２リセスを形成する
前記活性領域のエッチングの際、前記素子分離膜に対し、高い選択比を有するガスを用いることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記第１接合領域が、ビットラインとコンタクトする接合領域であり、前記第２接合領域が、ストレージラインとコンタクトする接合領域であることを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項２１】
前記第１接合領域及び前記第２接合領域を、Ｎ型不純物をイオン注入することにより形成することを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２２】
半導体基板の所定領域に、活性領域を画定するトレンチ構造の素子分離膜を形成するステップと、
前記素子分離膜のうち、ゲートラインの下部に、エッチングにより所定の深さの第１リセスを形成するステップと、
前記活性領域と交差する方向に、前記第１リセスを埋め込み、前記活性領域上を横切る少なくとも１対のゲートラインを形成するステップと、
前記ゲートラインの外側に位置するストレージノードとコンタクトする活性領域を、エッチングにより所定の深さだけ除去し、第２リセスを形成するステップと、
イオン注入を行うことにより、前記第２リセスの底部に第１接合領域を形成し、前記ゲートライン間に位置する活性領域に、ビットラインとコンタクトする第２接合領域を形成するステップと
を含むことを特徴とする垂直チャネルを有する半導体素子の製造方法。
【請求項２３】
前記イオン注入を行う前に、前記ゲートラインの両側壁にゲートスペーサを形成するステップを、さらに含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記ゲートスペーサを、
前記第２接合領域側ではゲートラインの側壁、前記第１接合領域側では前記ゲートラインの側壁及び前記第２リセスの側壁に形成することを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２５】
前記第１リセスを形成するステップが、
前記素子分離膜上に、前記ゲートラインを形成する部分を露出させた開口を有する第1感光膜パターンを形成するステップと、
前記第１感光膜パターンをエッチングマスクとする選択的なエッチングにより、前記開口の底部に露出した素子分離膜を所定の深さだけ除去するステップと、
前記第１感光膜パターンを除去するステップと
を含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２６】
前記第１リセスを形成するステップにおける
前記素子分離膜のエッチングの際、前記活性領域に対し、高い選択比を有するガスを用いることを特徴とする請求項２５に記載の半導体素子の製造方法。
【請求項２７】
前記第２リセスを形成するステップが、
前記ゲートライン上に、ゲートラインの外側にストレージノードとコンタクトする前記活性領域を露出させた第２感光膜パターンを形成するステップと、
該第２感光膜パターンをエッチングマスクとするエッチングにより、露出させた前記活性領域を所定の深さだけ除去するステップと、
前記第２感光膜パターンを除去するステップと
を含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２８】
前記第２リセスを形成するステップにおける
前記活性領域のエッチングの際、前記素子分離膜に対し、高い選択比を有するガスを用いることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項２９】
前記第１接合領域及び前記第２接合領域を、Ｎ型不純物をイオン注入することにより形成することを特徴とする請求項２２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、特に垂直チャネルを有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭの集積度が高まるに伴い、セル電荷の増加及びリフレッシュ特性の向上が、ＤＲＡＭの信頼性に直接影響を及すようになってきており、素子の特性の限界を克服するためには、リフレッシュ特性の改善が必須である。
【０００３】
このようなＤＲＡＭに用いられるセルは、通常水平チャネルセル(Horizontal Channel Cell)である。水平チャネルとは、チャネルが水平方向（ゲート電極の底面に平行な方向）に形成された構造を意味する。
【０００４】
図１は、従来の技術に係る水平チャネルを有するセル構造を示す断面図である。図１に示したように、水平チャネルセルの場合、半導体基板１１１上のゲート酸化膜１１２と、ゲート酸化膜１１２上に積層されたゲート電極１１３及びゲートハードマスク１１４とでゲートラインが形成され、ゲートラインの両側壁にゲートスペーサ１１５が形成され、ゲートラインの両側の半導体基板１１１の表層部にソース／ドレイン領域１１６Ａ、１１６Ｂが形成されている。ここで、ゲートライン間のソース／ドレイン領域１１６Ａには、ビットラインＢＬが接続され、もう一方のソース／ドレイン領域１１６Ｂには、ストレージノードＳＮが接続されている。
【０００５】
図１に示した水平チャネルセルでは、チャネル領域‘Ｈ−ＣＨ’がゲート電極１１３の下部に水平方向（ゲート電極１１３の底面に平行な方向）に画定されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ゲート幅が１００ｎｍ以下の水平チャネルセル型のＤＲＡＭは、セルサイズが小さく、セルのチャネル長が短い。そのため、上記ＤＲＡＭには、リフレッシュ特性が悪いこと、ゲート幅が狭いためにセルの動作電圧の制御が難しく、セル電流が少ないこと等の問題点があり、全体的なセルの動作は限界を迎えている。
【０００７】
本発明は、上記従来の技術の問題を解決するためになされたものであって、その目的は、デザインルールによって制限されるチャネル長の限界を克服し、セル電流を増加させることによって、安定したセルの動作を確保することができる、垂直チャネルを有する半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明に係る半導体素子は、表面領域、及び前記表面領域の間に形成された底部が前記表面領域より低い第１リセスを備えた活性領域と、前記活性領域の周囲を囲む素子分離膜と、前記活性領域と交差する方向に、前記活性領域の前記表面領域上を横切るように形成された少なくとも１対のゲートラインと、前記ゲートラインの下部に位置する前記素子分離膜に形成され、前記ゲートラインの一部が埋め込まれた第２リセスと、前記第１リセスの底部の前記活性領域に形成された第１接合領域と、前記ゲートラインの外側の前記表面領域に形成され、前記第１接合領域との間に垂直チャネルを形成する第２接合領域を備えていることを特徴とする
また、本発明に係る別の半導体素子は、表面領域、及び１対のゲートラインの両側に形成された底部が前記表面領域より低い第１リセスを備えた活性領域と、前記活性領域の周囲を囲む素子分離膜と、前記活性領域と交差する方向に、前記活性領域の前記表面領域上を横切るように形成された少なくとも１対の前記ゲートラインと、前記ゲートラインの下部に位置する前記素子分離膜に形成され、前記ゲートラインの一部が埋め込まれた第２リセスと、前記第１リセスの底部の前記活性領域に形成された第１接合領域と、前記ゲートラインの間の前記表面領域に形成され、前記第１接合領域との間に垂直チャネルを形成する第２接合領域とを備えていることを特徴とする。
【０００９】
本発明に係る半導体素子の製造方法は、半導体基板の所定領域に、活性領域を画定するトレンチ構造の素子分離膜を形成するステップと、該素子分離膜のうち、ゲートラインの下部に、エッチングにより所定の深さの第１リセスを形成するステップと、前記活性領域と交差する方向に、前記第１リセスを埋め込み、前記活性領域上を横切る少なくとも１対のゲートラインを形成するステップと、前記ゲートライン間に位置する前記活性領域を所定の深さ除去することにより、第２リセスを形成するステップと、イオン注入を行うことにより、前記第２リセスの底部に第１接合領域を形成し、前記ゲートラインの外側に位置する前記活性領域の表面領域に第２接合領域を形成するステップとを含むことを特徴とする。
【００１０】
また、本発明に係る別の半導体素子の製造方法は、半導体基板の所定領域に、活性領域を画定するトレンチ構造の素子分離膜を形成するステップと、前記素子分離膜のうち、ゲートラインの下部に、エッチングにより所定の深さの第１リセスを形成するステップと、前記活性領域と交差する方向に、前記第１リセスを埋め込み、前記活性領域上を横切る少なくとも１対のゲートラインを形成するステップと、前記ゲートラインの外側に位置するストレージノードとコンタクトする活性領域を、エッチングにより所定の深さだけ除去し、第２リセスを形成するステップと、イオン注入を行うことにより、前記第２リセスの底部に第１接合領域を形成し、前記ゲートライン間に位置する活性領域に、ビットラインとコンタクトする第２接合領域を形成するステップとを含むことを特徴とする。
【発明の効果】
【００１１】
上記本発明に係る半導体素子又はその製造方法によって得られる半導体素子によれば、セルのチャネルが、従来の水平方向だけではなく垂直方向を含むので、デザインルールによって制限されるチャネル長の限界を克服し、リフレッシュ特性を向上させることができるという効果が得られる。
【００１２】
また、上記本発明に係る半導体素子によれば、活性領域の２つの側壁をチャネルとして利用するため、セル電流を増加させることが可能であり、結果的に活性領域の深さが浅くなり、セルの動作電圧を低くすることにより、安定したセルの動作を可能にするという効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の最も好ましい実施の形態を添付した図面を参照しながら説明する。
【００１４】
図２は、本発明の第１の実施の形態に係る垂直チャネルを有する半導体素子のセルの構成を示す平面図、図３Ａは、図２に示したＩ−Ｉ′線における断面図、図３Ｂは、図２に示したII−II′線における断面図である。
【００１５】
なお、以下の説明においては、垂直電流経路を画定する垂直チャネルを有する半導体素子を「垂直チャネル装置」と記す場合がある。垂直チャネル装置は、本来複数のストレージセル（例えば、数万個のセル）を備えるものである。したがって、本明細書で用いられる「垂直チャネル装置」という用語は、垂直チャネル装置の一部分だけを示している。
【００１６】
図２、図３Ａ及び図３Ｂに示したように、垂直チャネル装置は、半導体基板２２１に形成され、表面領域２３０Ｂ及び底面が表面領域２３０Ｂより低い第１リセス２３０Ａを有する活性領域２２３を備えている。この実施の形態において、表面領域２３０Ｂとは、基板２２１の表層部を含む領域を意味する。第１リセス２３０Ａは、基板２２１をエッチングすることによって形成されたトレンチである。
【００１７】
垂直チャネル装置は、活性領域２２３の周囲を取り囲む素子分離膜２２２、活性領域２２３と交差する方向に、活性領域２２３の表面領域２３０Ｂを横切る、少なくとも１対のゲート電極２２７、ゲート電極２２７の下に位置する素子分離膜２２２に形成され、ゲート電極２２７の一部が埋め込まれた第２リセス２２５を備えている。
【００１８】
また、垂直チャネル装置は、第１リセス２３０Ａの底部の活性領域２２３に形成され、ビットラインとコンタクトするビットライン接合領域（第１接合領域）２３２Ａ、及びゲート電極２２７の外側の表面領域２３０Ｂに形成され、ストレージノードとコンタクトするストレージノード接合領域（第２接合領域）２３２Ｂを備えている。
【００１９】
また、ゲートラインの両側壁には、ゲートスペーサ２３１が形成され、ゲート電極２２７と基板２２１との間には、ゲート酸化膜２２６が形成され、ゲート電極２２７上には、ゲートハードマスク２２８が形成されている。
【００２０】
上記構造において、ゲート電極２２７の下方に位置するビットライン接合領域２３２Ａとストレージノード接合領域２３２Ｂとの間に垂直チャネルＶ−ＣＨが形成される。
【００２１】
図４Ａ〜図４Ｅは、本発明の第１の実施の形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。なお、図２に示したＩ−Ｉ′線に対応する断面図は左側、図２に示したII−II′線に対応する断面図は右側に示されている。
【００２２】
図４Ａは、半導体基板にトレンチ構造の素子分離膜を形成した段階における素子の構造を示す断面図である。図４Ａに示したように、半導体基板４２１にトレンチ構造の素子分離膜４２２を形成する。この素子分離膜４２２によって活性領域４２３が画定される。形成された活性領域４２３は島（Island）状であり、ＳＴＩ(Shallow Trench Isolation)法によって形成することができる。
【００２３】
図４Ｂは、第１リセスを形成した段階における素子の構造を示す断面図である。図４Ｂに示したように、全面に感光膜を塗布し、露光及び現象によってパターニングすることにより、第１感光膜パターン４２４を形成する。この時、第１感光膜パターン４２４は、後続の処理においてゲート電極をパターニングするためのゲートマスクを反転させたマスクであり、活性領域４２３の上を横切る形態となっている。すなわち、第１感光膜パターン４２４の第１開口４２４Ａは、ゲート電極が形成される部分を露出させたライン状である。
【００２４】
続いて、第１感光膜パターン４２４をエッチングマスクとして、第１開口４２４Ａによって露出した領域の素子分離膜４２２の一部を、エッチングにより所定の深さだけ除去し、第１リセス４２５を形成する。この第１リセス４２５を形成するためのエッチングには、酸化物である素子分離膜４２２のみを選択的にエッチングすることができるガスを用いる。例えば、ＣＦ４、Ｃ３Ｆ８、ＣＨＦ３などのカーボンフルオロ系ガスを用いることができる。シリコンで形成された活性領域に対し、高い選択比を得る場合には、Ｃ３Ｆ８、ＣＨＦ３を用いることが好ましい。
【００２５】
図４Ｃは、ゲート電極を形成した段階における素子の構造を示す断面図である。図４Ｂに示した第１感光膜パターン４２４を除去した後、図４Ｃに示したように、ゲート酸化膜４２６を形成し、第１リセス４２５を含む全面にゲート電極４２７の形成用膜及びゲートハードマスク４２８の形成用膜を順に積層した後、ゲートパターニングを行い、活性領域４２３上を横切るライン状のゲートラインを形成する。
【００２６】
ここで、ゲート電極４２７は、ポリシリコン又はポリシリコン及びタングステンシリサイドの積層構造とし、第１リセス４２５が十分に埋め込まれるように膜を形成した後、平坦化処理を行うことによって形成する。次に、表面が平坦化されたゲート電極４２７上に、シリコン窒化物によりゲートハードマスク４２８を形成する。
【００２７】
上記のようなゲートラインを形成する際、ゲート電極４２７が第１リセス４２５を埋め込むため、ゲート電極４２７は、活性領域４２３の両側の側壁と上面を覆う形態に形成される。
【００２８】
図４Ｄは、第２リセスを形成した段階における素子の構造を示す断面図である。ゲートラインを含む全面に感光膜を塗布し、露光及び現象によってパターニングすることにより、図４Ｄに示したように、ゲートライン間の活性領域４２３の表面を露出させた第２感光膜パターン４２９を形成する。ここで、第２感光膜パターン４２９の第２開口４２９Ａ（図示していないが、底面は活性領域４２３の上面のレベル）は、少なくともゲートラインの側壁の一方側を露出させるか、ゲートラインを露出させないライン状に形成する。図４Ｄには、第２開口４２９Ａによって露出した半導体基板を符号４２１Ａ、活性領域を４２３Ａで示す。したがって、第２感光膜パターン４２９は、ゲートラインの残りの領域又はゲートライン上の全てを覆い、ゲートライン間に露出し活性領域４２３Ａの表面及び活性領域４２３に接する素子分離膜４２２の一部のみを露出させるようになっている。
【００２９】
続いて、第２感光膜パターン４２９をエッチングマスクとするエッチングにより、活性領域４２３Ａの露出部を所定の深さだけ除去し、第２リセス４３０Ａを形成する。この第２リセス４３０Ａの底部は、後述のように、ビットラインとコンタクトする領域であり、第２リセス４３０Ａを除いた残りの活性領域４２３の表面領域４３０Ｂは、ストレージノードとコンタクトする領域である。また、第２リセス４３０Ａは長軸（図４Ｄの右側の図面における紙面に平行な方向）と短軸（図４Ｄの右側の図面における紙面に垂直な方向）を有し、短軸方向の両端部には、素子分離膜４２２の側壁が露出し、長軸方向の両端部には、活性領域４２３Ａの側壁が露出している。
【００３０】
なお、第２リセス４３０Ａの深さは、ゲート電極４２７が埋め込まれた第１リセス４２５より浅い。第２リセス４３０Ａの深さを第１リセス４２５より浅くする理由は、電流の漏れを防止するためである。
【００３１】
このように、第２リセス４３０Ａは、ビットラインとコンタクトする領域であるゲートラインの間に、所定の深さに形成される。第２リセス４３０Ａを形成するためのエッチングには、シリコンで形成された半導体基板４２１のみを選択的にエッチングすることに適したＨＢｒガス又は
Ｃｌ２ガスを用いることが好ましい。
【００３２】
図４Ｅは、ビットライン接合領域及びストレージノード接合領域を形成した段階における素子の構造を示す断面図である。図４Ｄに示した第２感光膜パターン４２９を除去した後、図４Ｅに示したように、ゲートラインの両側壁にゲートスペーサ４３１を形成する。このゲートスペーサ４３１は、シリコン窒化物の膜を形成した後、エッチバックを行うことにより形成することができる。また、ゲートスペーサ４３１は、ゲートライン間に位置する第２リセス４３０Ａ側では、ゲートラインの側壁及びその下方の第２リセス４３０Ａの側壁を覆い、ストレージノードとコンタクトする表面領域４３０Ｂ側では、ゲートラインの側壁のみを覆うように形成される。
【００３３】
続いて、ゲートライン及びゲートスペーサ４３１、又は別のイオン注入マスク（図示せず）を利用したイオン注入によりソース／ドレイン領域を形成する。ここで、第２リセス４３０Ａの底部に対するイオン注入によって形成されるソース／ドレイン領域は、後にビットラインとコンタクトする領域であるため、以下、「ビットライン接合領域４３２Ａ」と記す。一方、活性領域４２３Ａの表面領域４３０Ｂに対するイオン注入によって形成されるソース／ドレイン領域は、後にストレージノードとコンタクトする領域であるため、以下、「ストレージノード接合領域４３２Ｂ」と記す。なお、ビットライン接合領域４３２Ａ及びストレージノード接合領域４３２Ｂは、Ｎ型不純物をドーピングすることによって形成することが好ましい。
【００３４】
上記のように、ビットライン接合領域４３２Ａ及びストレージノード接合領域４３２Ｂがゲートラインを挟んで形成されて、１つのセルトランジスタが構成され、ビットライン接合領域４３２Ａとストレージノード接合領域４３２Ｂ間の活性領域４２３Ａの表面領域にチャネル領域が画定される。図４Ｅには、チャネル領域が符号‘Ｖ−ＣＨ’で示されており、チャネル長は‘Ｖ−ＣＨ’を示す矢印で表される。このチャネル長は、図１に示した従来の水平チャネルセルのチャネルＨ−ＣＨに比べ、第２リセス４３０Ａの深さに相当する分だけ長い。また、従来の水平セルにおいては、チャネルとなる部分が水平方向の一方向だけであるのに対して、第１の実施の形態に係る半導体素子の場合には、第１方向（ゲート電極の底面に平行な方向）及び第２方向（ゲート電極の底面に垂直な方向））の２方向によりチャネルが構成されるので、２チャネル構造になり、チャネル領域の拡張性が向上する。
【００３５】
図５Ａは、本発明の第１の実施の形態に係る垂直チャネルを有する半導体素子のセルの構造を示す斜視図、図５Ｂは、第１の実施の形態に係る半導体素子の垂直チャネルを示す斜視図である。
【００３６】
図５Ａ及び図５Ｂに示したように、活性領域５２３は、ビットライン接合領域５３２Ａが形成された第１側壁面５２３Ａ及びストレージノード接合領域５３２Ｂが形成された第２側壁面５２３Ｂ、ゲート電極５２７が接触する上面５２３Ｃ、第３側壁面５２３Ｄ及び第４側壁面５２３Ｅを備えている。
【００３７】
また、ゲート電極５２７は、活性領域５２３の上面５２３Ｃ、第３側壁面５２３Ｄ及び第４側壁面５２３Ｅをそれぞれ覆い、ゲート電極５２７両側の第１側壁面５２３Ａの下部及び第２側壁面５２３Ｂの上部は、それぞれビットライン接合領域５３２Ａ、ストレージノード接合領域５３２Ｂと接している。
【００３８】
上記の構造において、チャネルは、第３側壁面５２３Ｄに形成される第１チャネルＶ−ＣＨ１（第３側壁面５２３Ｄに矢印で表示）、第４側壁面５２３Ｅに形成される第２チャネルＶ−ＣＨ２（第４側壁面５２３Ｅに矢印で表示）で構成された２チャネル構造となる。
【００３９】
上記第１の実施の形態によれば、ゲートラインが通る部分の素子分離膜を所定の深さだけエッチングにより除去して第１リセス４２５を形成し、第１リセス４２５の両側壁にゲート電極４２７が接するようにする。さらに、ゲートライン間を所定の深さだけ除去することにより、ビットラインとコンタクトする領域を形成するための第２リセス４３０Ａを形成する。この第２リセス４３０Ａに対してイオン注入を行うことにより、ビットライン接合領域４３２Ａを形成する。これらの処理によって、垂直チャネルＶ−ＣＨを有するセルが形成される。
【００４０】
また、活性領域４２３Ａの両側に位置する第１リセス４２５の両側の側壁部を垂直チャネルとする２チャネル構造を有するセルが形成される。この２チャネル構造により、セル電流を増加させることが可能であり、その結果、活性領域の深さを浅くすることによって、セル動作用電圧を低くすることができる。
【００４１】
図６は、本発明の第２の実施の形態に係る垂直チャネルを有する半導体素子のセルの構成を示す平面図、図７Ａは、図６に示したＩ−Ｉ′線における断面図、図７Ｂは、図６に示したII−II′線における断面図である。
【００４２】
図６、図７Ａ及び図７Ｂに示したように、垂直チャネルは、表面領域６５０Ｂ及び底面が表面領域６５０Ｂより低い第１リセス６５０Ａを有する活性領域６４３、活性領域６４３の周囲を取り囲む素子分離膜６４２、活性領域６４３と交差する方向に活性領域６４３の表面領域６４３Ｂ上を横切る少なくとも１対のゲート電極６４７、ゲート電極６４７の下部の素子分離膜６４２に形成され、ゲート電極６４７の一部が埋め込まれた第２リセス６４５、第１リセス６５０Ａの底部の活性領域６４３に形成され、ストレージノードとコンタクトするストレージノード接合領域（第１接合領域）６５２Ａを備えている。さらに、ゲート電極６４７の外側の表面領域６５０Ｂに形成され、ビットラインとコンタクトするビットライン接合領域（第２接合領域）６５２Ｂを備えている。
【００４３】
また、ゲートラインの両側壁にはゲートスペーサ６５１、ゲート電極６４７と半導体基板６４１との間にはゲート酸化膜６４６、ゲート電極６４７上にはゲートハードマスク６４８が形成されている。
【００４４】
上記構造において、ゲート電極６４７の下部領域に位置するビットライン接合領域６５２Ｂとストレージノード接合領域６５２Ａとの間に垂直チャネルＶ−ＣＨが形成される。
【００４５】
図８Ａ〜図８Ｅは、本発明の第２の実施の形態に係る垂直チャネルを有する半導体素子の製造方法を示す図であり、製造工程の各段階における素子の構造を示す断面図である。なお、図６に示したＩ−Ｉ′線に対応する断面図が左側、図６に示したII−II′線に対応する断面図が右側に示されている。
【００４６】
図８Ａは、トレンチ構造の素子分離膜を形成した段階における素子の構造を示す断面図である。図８Ａに示したように、半導体基板８４１にトレンチ構造の素子分離膜８４２を形成する。この素子分離膜８４２によって活性領域８４３が画定される。活性領域８４３は島(Island)状であり、ＳＴＩ法によって形成することができる。
【００４７】
図８Ｂは、第１リセスを形成した段階における素子の構造を示す断面図である。図８Ｂに示したように、全面に感光膜を塗布し、露光及び現象によってパターニングすることにより、第１感光膜パターン８４４を形成する。この第１感光膜パターン８４４は、後続の処理においてゲート電極をパターニングするためのゲートマスクを反転させたマスクであり、開口８４４Ａが活性領域８４３上を横切る形態となっている。すなわち、第１感光膜パターン８４４の開口８４４Ａは、ゲート電極が形成される部分を露出させたライン状となっている。
【００４８】
続いて、第１感光膜パターン８４４をエッチングマスクとするエッチングにより、開口８４４Ａ部の素子分離膜８４２の一部を所定の深さだけ除去することにより、第１リセス８４５を形成する。この第１リセス８４５を形成するためのエッチングには、酸化物である素子分離膜８４２だけを選択的にエッチングすることができるガスを用いる。例えば、ＣＦ４、Ｃ３Ｆ８、ＣＨＦ３などのカーボンフルオロ系ガスを用いることができる。半導体基板がシリコンの場合、活性領域８４３に対して高い選択比を有するＣ３Ｆ８、ＣＨＦ３を用いることが好ましい。
【００４９】
図８Ｃは、ゲートラインを形成した段階における素子の構造を示す断面図である。図８Ｂに示した第１感光膜パターン８４４を除去した後、図８Ｃに示したように、ゲート酸化膜８４６を形成し、第１リセス８４５を含む全面にゲート電極８４７の形成用膜及びゲートハードマスク８４８の形成用膜を順に積層した後、ゲートパターニングを行うことにより、ゲート電極８４７及びゲートハードマスク８４８で構成されたゲートラインを形成する。ゲートラインは、活性領域８４３上を横切るライン状である。
【００５０】
ゲート電極８４７は、ポリシリコン、又はポリシリコンとタングステンシリサイドとの積層構造で形成するのがよく、ゲート電極形成用膜を形成する際には、第１リセス８４５を十分に埋め込むようにして、さらに、表面の平坦化処理を行うことにより形成することが好ましい。なお、ゲートハードマスク８４８は、シリコン窒化物により形成することができる。
【００５１】
上記ゲートラインの形成の際に、ゲート電極形成用膜は、第１リセス８４５が埋め込まれるように形成されるため、ゲート電極８４７は、活性領域８４３の２つの側壁及び１つの上面を覆う形態となる。
【００５２】
図８Ｄは、第２リセスを形成した段階における素子の構造を示す断面図である。図８Ｄに示したように、ゲートラインを含む全面に感光膜を塗布し、露光及び現象によってパターニングすることにより、ゲートライン間に位置する活性領域８４３の表面を露出させた第２感光膜パターン８４９を形成する。ここで、第２感光膜パターン８４９の第２開口８４９Ａは、少なくともゲートラインの一方側の下部に位置する活性領域８４３を露出させ、ゲートラインを露出させないライン状に形成する。図８Ｄには、第２開口８４９Ａにより露出した半導体基板及び活性領域が、それぞれ符号８４１Ａ、８４３Ａで示されている。このように、第２感光膜パターン８４９は、ゲートライン及びゲートライン間の活性領域８４３Ａを覆い、ゲートラインの外側の活性領域８４３Ａ及びこの活性領域８４３Ａに接する素子分離膜８４２の一部だけを露出させる。
【００５３】
続いて、第２感光膜パターン８４９をエッチングマスクとするエッチングにより、露出した活性領域８４３Ａを所定の深さだけ除去、第２リセス８５０Ａを形成する。この第２リセス８５０Ａの底部が、後にストレージノードとコンタクトする領域であり、ゲートライン間に露出した活性領域８４３Ａの表面領域８５０Ｂが、ビットラインとコンタクトする領域である。
【００５４】
また、第２リセス８５０Ａの深さは、ゲート電極８４７が埋め込まれた第１リセス８４５より浅い。第２リセス８５０Ａを第１リセス８４５より浅くする理由は、電流の漏れを防止するためである。
【００５５】
上記のように、第２リセス８５０Ａは、ゲートラインの外側に、所定の深さに形成される。なお、ゲートラインの外側とは、ストレージノードとコンタクトする領域を意味する。ここで、第２リセス８５０Ａを形成するためのエッチングには、シリコンの半導体基板８４１のみを選択的にエッチングするのに適したＨＢｒガス又はＣｌ２ガスを用いることが好ましい。
【００５６】
図８Ｅは、ビットライン接合領域及びストレージノード接合領域を形成した段階における素子の構造を示す断面図である。図８Ｄに示した第２感光膜パターン８４９を除去した後、図８Ｅに示したように、ゲートラインの両側壁にゲートスペーサ８５１を形成する。このゲートスペーサ８５１は、シリコン窒化物の膜を形成した後、エッチバックを行うことにより形成することができる。また、ゲートラインの第２リセス８５０Ａ側では、ゲートスペーサ８５１が、ゲートラインの側壁及び第２リセス８５０Ａの側壁を覆い、ビットラインとコンタクトする表面領域８５０Ｂ側では、ゲートラインの側壁だけを覆っている。
【００５７】
続いて、ゲートライン及びゲートスペーサ８５１、又は別のイオン注入マスク（図示せず）を利用し、イオン注入を行うことにより、ソース／ドレイン領域を形成する。ここで、第２リセス８５０Ａの底部にイオン注入を行うことによって形成されるソース／ドレイン領域は、後にストレージノードとコンタクトする領域であるので、以下、「ストレージノード接合領域８５２Ａ」と記し、活性領域８４３Ａの表面領域８５０Ｂに形成されるソース／ドレイン領域は、後にビットラインとコンタクトする領域であるので、以下、「ビットライン接合領域８５２Ｂ」と記す。なお、ビットライン接合領域８５２Ｂ及びストレージノード接合領域８５２Ａは、Ｎ型不純物をドーピングすることによって形成することが好ましい。
【００５８】
上記のように、ビットライン接合領域８５２Ｂ及びストレージノード接合領域８５２Ａがゲートラインを挟んで形成されて、１つのセルトランジスタが構成され、ビットライン接合領域８５２Ｂとストレージノード接合領域８５２Ａとの間の活性領域８４３の表面部にチャネル領域が画定される。このチャネル領域は、図８Ｅに符号‘Ｖ−ＣＨ’で示されており、チャネル長は、矢印で表される長さとほぼ等しい。このチャネル長は、図１に示した従来の水平チャネルセルに比べ、第２リセス８５０Ａの深さに相当する長さだけ長い。また、従来の水平チャネルセルでは、チャネルになる部分が、水平方向の一方向のみであるが、本発明の第２の実施の形態に係る半導体素子では、第１方向（ゲート電極の底面に平行な方向）及び第２方向（ゲート電極の底面に垂直な方向）の２方向であるため、２チャネル構造となり、チャネル領域の拡張性に優れている。
【００５９】
図９Ａは、本発明の第２の実施の形態に係る垂直チャネルを有する半導体素子のセルの構造を示す斜視図であり、図９Ｂは、第２の実施の形態に係る半導体素子の垂直チャネルを示す斜視図である。
【００６０】
図９Ａ及び図９Ｂに示したように、活性領域９４３は、ビットライン接合領域９５２Ｂとコンタクトする第１側壁面９４３Ａ及びストレージノード接合領域９５２Ａとコンタクトする第２側壁面９４３Ｂ、ゲート電極９４７が接触する上面９４３Ｃ、第３側壁面９４３Ｄ及び第４側壁面９４３Ｅを備えている。
【００６１】
また、ゲート電極９４７は、活性領域９４３の上面９４３Ｃ、第３側壁面９４３Ｄ及び第４側壁面９４３Ｅを覆うように形成され、ゲート電極９４７両側、すなわち、活性領域９４３の第１側壁面９４３Ａ側及び第２側壁面９４３Ｂ側には、それぞれビットライン接合領域９５２Ｂ、ストレージノード接合領域９５２Ａが形成されている。
【００６２】
図９Ｂは、第２の実施の形態に係る垂直チャネルを示す斜視図である。上記の構造において、チャネルは、第３側壁面９４３Ｄに形成される第１チャネルＶ−ＣＨ１（第３側壁面の９４３Ｄに矢印で表示）、第４側壁面９４３Ｅに形成される第２チャネルＶ−ＣＨ２（第４側壁面の９４３Ｅに矢印で表示）で構成された垂直チャネル構造となる。
【００６３】
上記第２の実施の形態によれば、ゲートラインが通る部分の素子分離膜を所定の深さだけ除去することにより第１リセスを形成して、第１リセスの両側壁でゲート電極が接するようにする。さらに、ゲートラインの外側を所定の深さだけ除去することによって第２リセスを形成し、この第２リセスの底部にイオン注入することにより、ストレージノードとコンタクトするストレージノード接合領域を形成する。これらの処理によって、垂直チャネルＶ−ＣＨを有するセルを形成する。
【００６４】
得られる半導体素子は、活性領域の両側の第１リセスによって提供される２つの側壁をチャネルとして用いる２チャネル構造のセル、すなわち、垂直チャネルを有するセルを備えることとなる。そのために、セル電流を増加させことが可能であり、結果的に活性領域の深さを浅くし、セルの動作電圧を低くすることができる。
【００６５】
なお、本発明は、上記実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６６】
【図１】従来の技術に係る水平チャネルを有する半導体素子のセルの構造を示す断面図である。
【図２】本発明の第１の実施の形態に係る垂直チャネルを有する半導体素子のセルの構成を示す平面図である。
【図３Ａ】図２に示したＩ−Ｉ′線における断面図である。
【図３Ｂ】図２に示したII−II′線における断面図である。
【図４Ａ】本発明の第１の実施の形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための図であり、半導体基板にトレンチ構造の素子分離膜を形成した段階における素子の構造を示す断面図である。
【図４Ｂ】本発明の第１の実施の形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための図であり、第１リセスを形成した段階における素子の構造を示す断面図である。
【図４Ｃ】本発明の第１の実施の形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための図であり、ゲート電極を形成した段階における素子の構造を示す断面図である。
【図４Ｄ】本発明の第１の実施の形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための図であり、第２リセスを形成した段階における素子の構造を示す断面図である。
【図４Ｅ】本発明の第１の実施の形態に係る垂直チャネルを有する半導体素子の製造方法を説明するための図であり、ビットライン接合領域及びストレージノード接合領域を形成した段階における素子の構造を示す断面図である。
【図５Ａ】本発明の第１の実施の形態に係る垂直チャネルを有する半導体素子のセルの構造を示す斜視図である。
【図５Ｂ】第１の実施の形態に係る半導体素子の垂直チャネルを示す斜視図である。
【図６】本発明の第２の実施の形態に係る垂直チャネルを有する半導体素子のセルの構成を示す平面図である。
【図７Ａ】図６に示したＩ−Ｉ′線における断面図である。
【図７Ｂ】図６に示したII−II′線における断面図である。
【図８Ａ】本発明の第２の実施の形態に係る垂直チャネルを有する半導体素子の製造方法を示す図であり、トレンチ構造の素子分離膜を形成した段階における素子の構造を示す断面図である。
【図８Ｂ】本発明の第２の実施の形態に係る垂直チャネルを有する半導体素子の製造方法を示す図であり、第１リセスを形成した段階における素子の構造を示す断面図である。
【図８Ｃ】本発明の第２の実施の形態に係る垂直チャネルを有する半導体素子の製造方法を示す図であり、ゲートラインを形成した段階における素子の構造を示す断面図である。
【図８Ｄ】本発明の第２の実施の形態に係る垂直チャネルを有する半導体素子の製造方法を示す図であり、第２リセスを形成した段階における素子の構造を示す断面図である。
【図８Ｅ】本発明の第２の実施の形態に係る垂直チャネルを有する半導体素子の製造方法を示す図であり、ビットライン接合領域及びストレージノード接合領域を形成した段階における素子の構造を示す断面図である。
【図９Ａ】本発明の第２の実施の形態に係る垂直チャネルを有する半導体素子のセルの構造を示す斜視図である。
【図９Ｂ】第２の実施の形態に係る半導体素子の垂直チャネルを示す斜視図である。
【符号の説明】
【００６７】
２２１      半導体基板
２２２      素子分離膜
２２３      活性領域
２２４      第１感光膜パターン
２２５      第２リセス
２２６      ゲート酸化膜
２２７      ゲート電極
２２８      ゲートハードマスク
２２９      第２感光膜パターン
２３０Ａ      第１リセス
２３０Ｂ      表面領域
２３１      ゲートスペーサ
２３２Ａ      ビットライン接合領域
２３２Ｂ      ストレージノード接合領域
【図１】
2007180481.tif 000003
【図２】
2007180481.tif 000004
【図３Ａ】
2007180481.tif 000005
【図３Ｂ】
2007180481.tif 000006
【図４Ａ】
2007180481.tif 000007
【図４Ｂ】
2007180481.tif 000008
【図４Ｃ】
2007180481.tif 000009
【図４Ｄ】
2007180481.tif 000010
【図４Ｅ】
2007180481.tif 000011
【図５Ａ】
2007180481.tif 000012
【図５Ｂ】
2007180481.tif 000013
【図６】
2007180481.tif 000014
【図７Ａ】
2007180481.tif 000015
【図７Ｂ】
2007180481.tif 000016
【図８Ａ】
2007180481.tif 000017
【図８Ｂ】
2007180481.tif 000018
【図８Ｃ】
2007180481.tif 000019
【図８Ｄ】
2007180481.tif 000020
【図８Ｅ】
2007180481.tif 000021
【図９Ａ】
2007180481.tif 000022
【図９Ｂ】
2007180481.tif 000023