(57)【要約】【課題】ＦＩＦＯメモリ等のメモリセルの良否を簡単にテストする。【解決手段】ＦＩＦＯメモリの内部でワード線選択用のアドレスを自動生成するアドレスカウンタにテストモード動作を追加し、テストモードが指定されたときには、偶数番地のみ、または、奇数番地のみを発生してワード線を選択させるようにする。最初に通常動作モードで全メモリセルにテストデータを書き込んだ後、テストモードを指定して例えば偶数番地のみをダミーリードする。もしも、隣接ワード線への影響があれば、奇数番地のデータが影響を受けていることになる。その後、通常動作モードで全メモリセルのデータを読み出して読み出したデータを調べる。これにより、メモリセルの良否を簡単にテストできる。【選択図】図１
2007128624.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線、該ビット線に交差して配置された複数のワード線、及び該ビット線と該ワード線の各交差箇所に配置されたメモリセルを有するメモリセルアレイと、
前記ワード線で選択されたメモリセルに、前記ビット線を介してデータを書き込むためのデータ書込手段と、
前記ワード線で選択されたメモリセルから、前記ビット線を介してデータを読み出すためのデータ読出手段と、
書き込みまたは読み出しのタイミング信号に従って、前記ワード線を選択するためのアドレスを生成するアドレスカウンタと、
前記アドレスカウンタで生成されたアドレスをデコードして前記ワード線を選択する選択信号を生成するアドレスデコーダとを備えた半導体記憶装置において、
前記アドレスカウンタは、テストモードが指定されたときに、前記タイミング信号に従って所定の順番に離散的なアドレスを生成することを特徴とする半導体記憶装置。
【請求項２】
前記アドレスカウンタは、テストモードが指定されたときに、前記タイミング信号に従って偶数番地または奇数番地のアドレスを順番に生成することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記半導体装置は、書込制御信号に従って与えられる書込データを前記メモリセルに順次書き込み、読出制御信号に従って書き込まれた順に該メモリセルを読み出して読み出しデータを出力する先入れ先出しメモリであることを特徴とする請求項１または２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特にＦＩＦＯ(First-In  First-Out:先入れ先出し）メモリ等のテスト機能に関するものである。
【背景技術】
【０００２】
図２は、従来のＦＩＦＯメモリの概略の構成図である。
このＦＩＦＯメモリは、画像データ処理に用いられるもので、同一構成の２つのバンクＡ，Ｂを有し、これらのバンクＡ，Ｂを交互に切り替えて読み書きするようになっている。例えば、バンクＡは、書込ポインタ１１ａ、書込レジスタ（ＷＲ）１２ａ、書込ゲート１３ａ、メモリセルアレイ１４ａ、センスアンプ（ＳＡ）１５ａ、読出ゲート１６ａ、読出レジスタ（ＲＲ）１７ａ、及び読出ポインタ１８ａを有している。なお、各構成要素の符号のサフィックスａは、バンクＡとバンクＢを区分するためのもので、バンクＢの構成要素にはサフィックスｂを付して表示している。
【０００３】
書込レジスタ１２ａは、例えば、５１２ビット分のレジスタで構成され、外部から直列に入力される書込データＷＤを順次一時的に保持するものである。書込ポインタ１１ａは、シフトレジスタで構成され、書込レジスタ１２ａを構成するレジスタを書込クロックＷＣＫに従って順次指定することにより、書込レジスタ１２ａに書込データＷＤを書き込むタイミング信号を与えるものである。書込ゲート１３ａは、書込レジスタ１２ａの５１２ビット分のレジスタに書込データＷＤが保持された時点で、書込ゲート信号ＷＧａに従って、この書込レジスタ１２ａの５１２ビットのデータをメモリセルアレイ１４ａに一斉に書き込むものである。
【０００４】
メモリセルアレイ１４ａは、書込ゲート１３ａに接続される５１２本のビット線と、このビット線に交差して配置された例えば５１２本のワード線を有しており、これらのビット線とワード線の各交差箇所に、スイッチ用のトランジスタとデータ記憶用のキャパシタをメモリセルとして設けたものである。このメモリセルアレイ１４ａでは、書き込みまたは読み出し時に、書込アドレスまたは読出アドレスに従って生成されたワード線選択信号ＷＬＳＥＬによって、対応する１本のワード線が指定され、この指定されたワード線に接続された５１２個のメモリセルに対して、一斉に書き込みまたは読み出しの動作が行われるようになっている。
【０００５】
センスアンプ１５ａは、メモリセルアレイ１４ａの５１２本の各ビット線に読み出された微小な電位差を、それぞれ論理レベルの信号に増幅するものである。読出ゲート１６ａは、センスアンプ１５ａから出力される５１２ビットのデータを、読出ゲート信号ＲＧａに従って読み出して、読出レジスタ１７ａに出力するものである。読出レジスタ１７ａは、読出ゲート１６ａから与えられたデータを一時的に保持し、読出ポインタ１８ａから与えられるタイミング信号に従って、読出データＲＤとして外部に出力するものである。読出ポインタ１８ａは、書込ポインタ１１ａと同様にシフトレジスタで構成され、読出レジスタ１８ａを構成するレジスタを読出クロックＲＣＫに従って順次指定することにより、読出レジスタ１８ａから読出データＲＤを出力させるためのタイミング信号を与えるものである。
【０００６】
バンクＡの書込ポインタ１１ａとバンクＢの書込ポインタ１１ｂは、１つの大きなリング状のシフトレジスタを形成するように接続され、更に、これらの書込ポインタ１１ａ，１１ｂによって、書込レジスタ１２ａ，１２ｂの１０２４個のレジスタの内の１個だけが選択されるようになっている。また、バンクＡの読出ポインタ１８ａとバンクＢの読出ポインタ１８ｂも同様に、１つの大きなリング状のシフトレジスタを形成するように接続され、これらの読出ポインタ１８ａ，１８ｂによって、読出レジスタ１７ａ，１７ｂの１０２４個のレジスタの内の１個だけが選択されるようになっている。
【０００７】
更に、このＦＩＦＯメモリは、バンクＡ，Ｂに対する各種のタイミング信号を生成するための制御部を有している。
【０００８】
タイミング制御部２１は、外部との間でのデータ転送の基準となるクロック信号ＣＬＫと、外部から与えられる書込制御信号ＷＥ及び読出制御信号ＲＥに基づいて、書込ポインタ１１ａ，１１ｂに与える書込クロックＷＣＫと、読出ポインタ１８ａ，１８ｂに与える読出クロックＲＣＫを生成する。
【０００９】
更に、タイミング制御部２１は、１ワード（５１２ビット）分の書込データＷＤが入力される度にメモリセルアレイ１４ａ，１４ｂに書き込むための書込タイミング信号ＷＴを生成し、１ワード分の読出データＲＤを出力する度に、次に出力するデータをメモリセルアレイ１４ａ，１４ｂから読み出すための読出タイミング信号ＲＴ等を生成する。書込タイミング信号ＷＴは、書込アドレスカウンタ２２に与えられ、読出タイミング信号ＲＴは、読出アドレスカウンタ２３に与えられるようになっている。
【００１０】
書込アドレスカウンタ２２と読出アドレスカウンタ２３は、いずれも１０ビットの２進カウンタで、それぞれ書込タイミング信号ＷＴと読出タイミング信号ＲＴに同期して１ずつカウントアップするものである。書込アドレスカウンタ２２と読出アドレスカウンタ２３の最下位ビットＸ０は、デコーダ（ＤＥＣ）２４へ与えられ、上位のビットＸ１〜Ｘ９は、セレクタ（ＳＥＬ）２５へ与えられている。
【００１１】
デコーダ２４は、書込アドレスカウンタ２２と読出アドレスカウンタ２３の最下位ビットＸ０と、タイミング制御部２１から与えられるゲート制御タイミング信号ＷＧＴ，ＲＧＴに従って、バンクＡに対する書込ゲート信号ＷＧａ及び読出ゲート信号ＲＧａと、バンクＢに対する書込ゲート信号ＷＧｂ及び読出ゲート信号ＲＧｂを生成するものである。
【００１２】
一方、セレクタ２５は、タイミング制御部２１から与えられる読み書き切替信号Ｗ／Ｒに従って、書込アドレスカウンタ２２または読出アドレスカウンタ２３の上位ビットＸ１〜Ｘ９を選択して、アドレスデコーダ２６へ与えるものである。アドレスデコーダ２６は、セレクタ２５で選択された上位ビットＸ１〜Ｘ９のアドレスをデコードして、メモリセルアレイ１４ａ，１４ｂの５１２本のワード線に対するワード線選択信号ＷＬＳＥＬを出力するものである。
【００１３】
次に動作を説明する。
動作開始時に、図示しないリセット信号によって、書込ポインタ１１ａ，１１ｂと読出ポインタ１８ａ，１８ｂは所定の先頭位置（バンクＡの１ビット目）にセットされ、書込アドレスカウンタ２２と読出アドレスカウンタ２３は０にクリアされる。
【００１４】
次に、外部から、書込制御信号ＷＥと共に書込データＷＤがクロック信号ＣＬＫに同期して直列に与えられると、タイミング制御部２１から書込クロックＷＣＫが書込ポインタ１１ａ，１１ｂに出力される。これにより、書込ポインタ１１ａのポインタが順次１ビットずつシフトし、書込レジスタ１２ａの対応するレジスタに書込データＷＤが順次保持される。
【００１５】
書込レジスタ１２ａの５１２個のレジスタすべてに書込データＷＤが保持されると、ポインタはバンクＢの書込ポインタ１１ｂ側に移動し、今度は書込レジスタ１２ｂの対応するレジスタに、その続きの書込データＷＤが順次保持される。
【００１６】
一方、書込レジスタ１２ａの５１２個のレジスタすべてに書込データＷＤが保持された時点で、タイミング制御部２１からゲート制御タイミング信号ＷＧＴが出力され、デコーダ２４に与えられる。デコーダ２４には、書込アドレスカウンタ２２から、Ｘ０＝“０”が与えられているので、バンクＡ側の書込ゲート信号ＷＧａが出力される。また、セレクタ２５では、読み書き切替信号Ｗ／Ｒによって、書込アドレスカウンタ２２のＸ１〜Ｘ９が選択されてアドレスデコーダ２６に与えられる。これにより、書込レジスタ１２ａに保持されている書込データＷＤは、バンクＡのメモリセルアレイ１４ａの０番地に書き込まれる。その後、タイミング制御部２１から書込タイミング信号ＷＴが出力され、書込アドレスカウンタ２２の値はカウントアップして１となる。
【００１７】
更に、バンクＢの書込レジスタ１２ｂの５１２個のレジスタすべてに書込データＷＤが保持されると、ポインタはバンクＡの書込ポインタ１１ａ側に戻り、今度は書込レジスタ１２ａの対応するレジスタに、その続きの書込データＷＤが順次保持される。この時点で、タイミング制御部２１からデコーダ２４に、ゲート制御タイミング信号ＷＧＴが出力される。デコーダ２４には、書込アドレスカウンタ２２から、Ｘ０＝“１”が与えられているので、バンクＢ側の書込ゲート信号ＷＧｂが出力される。また、セレクタ２５では、書込アドレスカウンタ２２のＸ１〜Ｘ９が選択されてアドレスデコーダ２６に与えられる。これにより、書込レジスタ１２ｂに保持されている書込データＷＤは、バンクＢのメモリセルアレイ１４ｂの０番地に書き込まれる。その後、書込タイミング信号ＷＴによって、書込アドレスカウンタ２２の値はカウントアップして２となる。
【００１８】
このような繰り返しにより、書込データＷＤは、５１２ビット単位で、バンクＡのメモリセルアレイ１４ａと、バンクＢのメモリセルアレイ１４ｂに交互に書き込まれる。
【００１９】
読出動作もほぼ同様である。
外部から読出制御信号ＲＥが与えられると、タイミング制御部２１から読出を指示する読み書き切替信号Ｗ／Ｒが出力され、読出アドレスカウンタ２３のＸ１〜Ｘ９がセレクタ１５で選択されてアドレスデコーダ２６に与えられる。更に、タイミング制御部２１からデコーダ２４に、ゲート制御タイミング信号ＲＧＴが出力される。デコーダ２４には、読出アドレスカウンタ２３から、Ｘ０＝“１”が与えられているので、バンクＡ側の読出ゲート信号ＲＧａが出力される。これにより、バンクＡのメモリセルアレイ１４ａの０番地のデータが、センスアンプ１５ａを通して読み出され、読出レジスタ１７ａに保持される。その後、タイミング制御部２１からクロック信号ＣＬＫに同期して読出クロックＲＣＫが読出ポインタ１８ａ，１８ｂに出力される。これにより、読出ポインタ１８ａのポインタが順次１ビットずつシフトし、読出レジスタ１７ａの対応するレジスタのデータが、読出データＲＤとして直列に出力される。
【００２０】
バンクＡのメモリセルアレイ１４ａの０番地のデータが読み出された後、タイミング制御部２１から読出タイミング信号ＲＴが出力され、読出アドレスカウンタ２３の値は１となる。これにより、バンクＢのメモリセルアレイ１４ｂの０番地が選択されることになる。もしも、この時点でメモリセルアレイ１４ｂの０番地に有効なデータが書き込まれているならば、その有効なデータは読み出されて読出レジスタ１７ｂに一時的に保持される。そして、読出ポインタ１８ａのポインタがバンクＢに移動した時点で、読出レジスタ１７ｂに保持されているデータが引き続いて読出データＲＤとして出力される。
【００２１】
このように、ＦＩＦＯメモリでは、外部から与えられる書込データＷＤをメモリセルアレイに順次書き込み、読出制御信号ＲＥが与えられたときには、書き込んだ順に読み出すために、内部に書込アドレスカウンタと読出アドレスカウンタを設けている。これにより、ＤＲＡＭ(Dynamic Random Access Memory)等のメモリと異なり、データの格納アドレスを全く意識せずに、バッファメモリとして使用することができる。
【００２２】
【特許文献１】特開２００２−２７００００号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、前記ＦＩＦＯメモリでは、内部のアドレスカウンタで生成されるアドレスに従って、メモリセルアレイのワード線が必ず同じ順番でシーケンシャルに選択されるので、次のような問題が発生していた。
【００２４】
即ち、半導体集積回路では、微細化に伴って隣接配線間隔が狭くなり、隣接する配線の影響を受けやすくなっている。特にメモリセル領域は最も微細化されている部分である。また、メモリセルはスイッチ用のトランジスタとしてＭＯＳトランジスタを用いているので、キャパシタへの書き込み及び読み出し電位をなるべく大きくするために、そのゲート（ワード線）に与える選択信号には、通常の電源電圧（例えば、３．３Ｖ）よりも高い電圧（例えば、４．５Ｖ）を印加する必要がある。このため、隣接する選択されていないメモリセルに対する誤書込等の悪影響を与えるおそれがある。
【００２５】
一般のＤＲＡＭでは、読み書きのアドレスを外部から任意に指定することができるので、例えばあるアドレスにデータを書き込んだ後、隣接するアドレスのデータを読み出してチェックすることにより、隣り合ったワード線による雑音の影響を受けるメモリセルを検出し、不良メモリセルを冗長メモリセルに置き換えたり、置き換えができない場合は不良品として廃棄する等の処置を講ずることができる。
【００２６】
しかし、ＦＩＦＯメモリでは、内部のアドレスカウンタによってワード線がシーケンシャルに選択されるので、任意のワード線に対応するメモリセルにデータを書き込み、そのワード線に隣接するワード線に対応するメモリセルのデータを読み出してチェックすることができない。このため、製造時の製品検査で不良メモリセルを検出することができず、不良品を良品として出荷してしまうおそれがあった。
【００２７】
本発明は、ＦＩＦＯメモリ等のメモリセルの良否を簡単にテストすることを目的としている。
【課題を解決するための手段】
【００２８】
本発明は、複数のビット線、該ビット線に交差して配置された複数のワード線、及び該ビット線と該ワード線の各交差箇所に配置されたメモリセルを有するメモリセルアレイと、前記ワード線で選択されたメモリセルに、前記ビット線を介してデータを書き込むためのデータ書込手段と、前記ワード線で選択されたメモリセルから、前記ビット線を介してデータを読み出すためのデータ読出手段と、書き込みまたは読み出しのタイミング信号に従って、前記ワード線を選択するためのアドレスを生成するアドレスカウンタと、前記アドレスカウンタで生成されたアドレスをデコードして前記ワード線を選択する選択信号を生成するアドレスデコーダとを備えた半導体記憶装置において、前記アドレスカウンタは、テストモードが指定されたときに、前記タイミング信号に従って所定の順番に離散的なアドレスを生成することを特徴としている。
【発明の効果】
【００２９】
本発明では、テストモード時に、タイミング信号に従って離散的なアドレスを生成するアドレスカウンタを備えているので、テストモードでダミーの書き込みや読み出しを行った後、このテストモードで選択されなかったメモリセルの内容が変化したか否かを調べることにより、メモリの不良を検出することができるという効果がある。
【発明を実施するための最良の形態】
【００３０】
書込制御信号に従って与えられる書込データをメモリセルに順次書き込み、読出制御信号に従って書き込まれた順にこのメモリセルを読み出して読み出しデータを出力するＦＩＦＯメモリを対象とし、更にアドレスカウンタは、テストモードが指定されたときに、偶数番地または奇数番地のアドレスを順番に生成するように構成する。
【００３１】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００３２】
図１は、本発明の実施例を示すアドレスカウンタの構成図、及び図３は図１中のカウント回路の構成例である。
【００３３】
このアドレスカウンタは、図２のＦＩＦＯメモリ中の書込アドレスカウンタ２２または読出アドレスカウンタ２３に代えて設けら、１０個のカウント回路３００〜３０９によって１０ビットのカウント値Ｘ０〜Ｘ９を出力するものである。各カウント回路３００〜３０９は、いずれも同様の構成で、例えば、図３（ａ）に示すような回路構成で、同図（ｂ）の真理値表に示すような入出力関係を有している。
【００３４】
即ち、これらのカウント回路３００〜３０９は、リセット端子Ｒに共通に与えられるリセット信号ＲＳＴがレベル“Ｌ”のとき、出力端子Ｑ，Ｘはいずれも“Ｌ”となる。また、リセット信号ＲＳＴと入力端子Ｄに与えられる信号がレベル“Ｈ”のときには、クロック端子Ｃに共通に与えられるタイミング信号ＲＴの立ち上がりに同期して、出力端子Ｑ，Ｘのレベルが反転するものである。なお、リセット信号ＲＳＴが“Ｈ”で入力端子Ｄに与えられる信号が“Ｌ”のときには、出力端子Ｑ，Ｘの信号は変化しない。
【００３５】
図１において、１段目のカウント回路３００の入力端子Ｄは電源電位ＶＣＣに接続され、このカウント回路３００の出力端子Ｑは、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）４１を介して３段目のカウント回路３０２の入力端子Ｄに接続されると共に、ＮＭＯＳ４２を介して２段目のカウント回路３０１の入力端子Ｄに接続されている。更に、２段目のカウント回路３０１の出力端子Ｑは、ＮＭＯＳ４３を介して３段目のカウント回路３０２の入力端子Ｄに接続されている。
【００３６】
３段目〜９段目のカウント回路３０２〜３０８の出力端子Ｑは、それぞれ４段目〜１０段目のカウント回路３０３〜３０９の入力端子Ｄに接続されている。そして、１段目と、３段目〜１０段目のカウント回路３００，３０２〜３０９の出力端子Ｘからは、カウント値Ｘ０，Ｘ２〜Ｘ９がそれぞれ出力されるようになっている。また、２段目のカウント回路３０１の出力端子Ｘは、ＮＭＯＳ４４を介してノードＮ１に接続され、このノードＮ１からカウント値Ｘ１が出力されるようになっている。
【００３７】
更に、このアドレスカウンタは、テスト信号Ｔ０，Ｔ１を入力とする否定的論理和ゲート（以下、「ＮＯＲ」という）４５を有している。ＮＯＲ４５の出力側は、ＮＭＯＳ４２〜４４のゲートに接続されると共に、インバータ４６を介してＮＭＯＳ４１のゲートに接続されている。また、ノードＮ１は、ＮＭＯＳ４７，４８を介してそれぞれ接地電位ＧＮＤと電源電位ＶＣＣに接続され、これらのＮＭＯＳ４７，４８のゲートには、テスト信号Ｔ０，Ｔ１がそれぞれ与えられるようになっている。
【００３８】
次に、図１の動作を説明する。
テスト信号Ｔ０，Ｔ１が共に“Ｌ”のとき、ＮＯＲ４５の出力信号は“Ｈ”となる。これにより、ＮＭＯＳ４１はオフとなり、ＮＭＯＳ４２〜４４はオンとなる。また、ＮＭＯＳ４７，４８はオフである。従って、カウント回路３００〜３０９はそのまま縦続接続され、１０段の２進カウンタが構成される。これにより、リセット信号ＲＳＴが“Ｌ”のとき、カウント値Ｘ０〜Ｘ９は０となる。リセット信号ＲＳＴが“Ｈ”になると、タイミング信号ＲＴの立ち上がりに同期して、順次１ずつカウントアップする１０ビットのカウント値Ｘ０〜Ｘ９が出力される。
【００３９】
テスト信号Ｔ０が“Ｈ”で、テスト信号Ｔ１が“Ｌ”のとき、ＮＯＲ４５の出力信号は“Ｌ”となる。これにより、ＮＭＯＳ４１はオンとなり、ＮＭＯＳ４２〜４４はオフとなる。また、ＮＭＯＳ４７，４８は、それぞれオン、オフとなる。従って、カウント回路３００の出力側にカウント回路３０２〜３０９が縦続接続され、９段の２進カウンタが構成される。一方、ノードＮ１は、カウント回路３０１の出力端子Ｘから切り離され、オンとなったＮＭＯＳ４７を介して接地電位ＧＮＤに接続される。
【００４０】
これにより、カウント値Ｘ０は、タイミング信号ＲＴの立ち上がりに同期して、交互に“０”，“１”に切り替わる。一方、カウント値Ｘ１〜Ｘ９は、Ｘ１が“Ｌ”に固定されているので、タイミング信号ＲＴの立ち上がりに同期して、０，２，４，６，…と、偶数で順次２ずつ増加する。
【００４１】
また、テスト信号Ｔ０が“Ｌ”で、テスト信号Ｔ１が“Ｈ”のとき、ＮＯＲ４５の出力信号は“Ｌ”となる。これにより、ＮＭＯＳ４１はオンとなり、ＮＭＯＳ４２〜４４はオフとなる。また、ＮＭＯＳ４７，４８は、それぞれオフ、オンとなる。従って、カウント回路３００の出力側にカウント回路３０２〜３０９が縦続接続され、９段の２進カウンタが構成される。一方、ノードＮ１は、カウント回路３０１の出力端子Ｘから切り離され、オンとなったＮＭＯＳ４８を介して電源電位ＶＣＣに接続される。
【００４２】
これにより、カウント値Ｘ０は、タイミング信号ＲＴの立ち上がりに同期して、交互に“０”，“１”に切り替わる。一方、カウント値Ｘ１〜Ｘ９は、Ｘ１が“Ｈ”に固定されているので、タイミング信号ＲＴの立ち上がりに同期して、１，３，５，７，…と、奇数で順次２ずつ増加する。
【００４３】
次に、図２のＦＩＦＯメモリにおいて、読出アドレスカウンタ２３に代えて図１のアドレスカウンタを用いた場合の、メモリテストの方法を説明する。
【００４４】
まず、メモリ試験装置から、テスト対象のＦＩＦＯメモリに対して、書込制御信号ＷＥを出力すると共に、クロック信号ＣＬＫに同期して予め決められたテストデータを書込データＷＤとして入力する。これにより、バンクＡ，Ｂの各メモリセルアレイ１４ａ，１４ｂに、テストデータが書き込まれる。すべてのメモリセルにテストデータを書き込んだ後、データの書き込みを停止する。
【００４５】
次に、テスト信号Ｔ０，Ｔ１として“Ｈ”，“Ｌ”を設定する。そして、テスト対象のＦＩＦＯメモリに対して、読出制御信号ＲＥを出力し、各メモリセルアレイ１４ａ，１４ｂのダミーリードを行う。この時、テスト信号Ｔ０，Ｔ１として“Ｈ”，“Ｌ”が設定されているので、各メモリセルアレイ１４ａ，１４ｂの偶数番目のワード線が順次選択され、奇数番目のワード線は選択されない。ここで読み出したデータのチェックは、行う必要がない。
【００４６】
その後、テスト信号Ｔ０，Ｔ１を共に“Ｌ”に設定し、通常の動作状態とする。そして、再び読出制御信号ＲＥを出力し、各メモリセルアレイ１４ａ，１４ｂの全データを読み出す。ここで読み出したデータを、先に書き込んだテストデータと比較する。これにより、偶数番目のワード線のダミーリードの結果、選択されなかった奇数番目のワード線のメモリセルに異常が発生したか否かが判明する。
【００４７】
更に、テスト信号Ｔ０，Ｔ１として“Ｌ”，“Ｈ”を設定する。そして、テスト対象のＦＩＦＯメモリに対して、読出制御信号ＲＥを出力し、各メモリセルアレイ１４ａ，１４ｂのデータを読み出す。この時、テスト信号Ｔ０，Ｔ１として“Ｌ”，“Ｈ”が設定されているので、各メモリセルアレイ１４ａ，１４ｂの奇数番目のワード線が順次選択され、偶数番目のワード線は選択されない。ここで読み出したデータのチェックは、行う必要がない。
【００４８】
その後、テスト信号Ｔ０，Ｔ１を共に“Ｌ”に設定し、通常の動作状態とする。そして、再び読出制御信号ＲＥを出力し、各メモリセルアレイ１４ａ，１４ｂの全データを読み出す。ここで読み出したデータを、先に書き込んだテストデータと比較する。これにより、奇数番目のワード線のダミーリードの結果、選択されなかった偶数番目のワード線のメモリセルに異常が発生したか否かが判明する。
【００４９】
２回のテストデータの比較で、異常がなければ、各メモリセルアレイ１４ａ，１４ｂは正常に動作しているものと判定することができる。
【００５０】
なお、通常動作時のＦＩＦＯメモリでは、書き込んだデータを１回読み出すと、同じデータを再度読み出すことができないように制御されるが、テストモード時には何回でも同じデータを読み出すことができるように構成しておく必要がある。
【００５１】
以上のように、本実施例のアドレスカウンタは、テスト信号Ｔ０，Ｔ１に応じて、偶数または奇数のカウント値を順次出力することができるので、図２のＦＩＦＯメモリの読出アドレスカウンタとして用いることにより、メモリセルのテストを容易に行うことができるという利点がある。
【００５２】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  ＦＩＦＯメモリの構成は、図２の構成に限定するものではない。また、このアドレスカウンタは、ＦＩＦＯメモリに限定せず、一般のＤＲＡＭ等にも適用することができる。
（２）  図１のアドレスカウンタは、テスト機能を有する書込アドレスカウンタとしても使用することができる。
（３）  図１のアドレスカウンタの構成は、図示した回路に限定されない。同様のカウント値を出力するものであれば、どのような回路構成でも適用可能である。
（４）  偶数番地または奇数番地に対応するカウント値を出力するように構成しているが、２番地とび、３番地とび、といった任意の整数番地とびの離散的なアドレスに対応するカウント値を出力するように構成しても良い。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例を示すアドレスカウンタの構成図である。
【図２】従来のＦＩＦＯメモリの概略の構成図である。
【図３】図１中のカウント回路の構成例である。
【符号の説明】
【００５４】
１１    書込ポインタ
１２    書込レジスタ
１３    書込ゲート
１４    メモリセルアレイ
１５    センスアンプ
１６    読出ゲート
１７    読出レジスタ
２１    タイミング制御部
２２    書込アドレスカウンタ
２３    読出アドレスカウンタ
２４    デコーダ
２５    セレクタ
２６    アドレスデコーダ
３０    カウント回路
４１〜４４，４７，４８    ＮＭＯＳ
４５    ＮＯＲ
４６    インバータ
【図１】
2007128624.tif 000003
【図２】
2007128624.tif 000004
【図３】
2007128624.tif 000005