(57)【要約】【課題】セル領域のウェットエッチングの際に、ゲートスペーサを構成する絶縁層の損傷を防止する半導体素子の製造方法を提供すること。【解決手段】セル領域と周辺領域とが画定された半導体基板３１上にゲートラインを形成する工程と、前記ゲートラインの上に、シリコン酸化膜３５、シリコン窒化膜３６、及び非晶質カーボン層３７を順に積層してゲートスペーサ膜を形成する工程と、非晶質カーボン層３７上に、非晶質カーボン層３７とエッチング速度がほぼ同じ物質で感光膜パターン３８を形成する工程と、感光膜パターン３８をエッチングマスクとして、前記周辺領域の前記ゲートスペーサ膜を異方性エッチングすることにより、３重構造のゲートスペーサ３５Ａ〜３７Ａを形成する工程と、前記周辺領域にイオン注入を行い、ソース／ドレイン領域１９を形成する工程と、感光膜パターン３８及び非晶質カーボン層３７をエッチングにより同時に除去する工程とを含む。【選択図】図２Ｂ
2007180475.tif 000002
【特許請求の範囲】
【請求項１】
セル領域と周辺領域とが画定された半導体基板上に、複数のゲートラインを形成するステップと、
前記ゲートラインの上に、バッファ層、絶縁層、及びイオン注入バリア層を順に積層してゲートスペーサ膜を形成するステップと、
前記イオン注入バリア層上に、前記セル領域を覆い前記周辺領域を露出させるマスクパターンを形成するステップと、
前記マスクパターンをエッチングマスクとして、前記周辺領域の前記ゲートスペーサ膜を異方性エッチングすることにより、前記周辺領域の前記ゲートラインの両側壁にゲートスペーサを形成するステップと、
前記周辺領域にイオン注入を行い、前記半導体基板の表面下にソース／ドレイン領域を形成するステップと、
前記マスクパターン及び前記イオン注入バリア層をエッチングにより同時に除去するステップとを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記マスクパターン及び前記イオン注入バリア層をエッチングにより同時に除去する前記ステップにおけるエッチングがプラズマエッチングであり、
前記マスクパターン及び前記イオン注入バリア層が、前記プラズマエッチングにおけるエッチング速度がほぼ同じ物質で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記マスクパターン及び前記イオン注入バリア層をエッチングにより同時に除去する前記ステップが、ダウンストリーム方式のプラズマを利用する等方性ドライエッチングを行うステップであることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記等方性ドライエッチングが、酸素系プラズマを利用するエッチングであることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記イオン注入バリア層が、非晶質カーボンで形成されることを特徴とする請求項１〜４のいずれか一項に記載の半導体素子の製造方法。
【請求項６】
前記イオン注入バリア層が、３００Å〜５００Åの範囲の厚さに形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記マスクパターンが、前記イオン注入バリア層の上に感光膜を形成し、該感光膜をパターニングすることにより形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記バッファ層がシリコン酸化物で形成され、
前記絶縁層がシリコン窒化物で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
セル領域と周辺領域とが画定された半導体基板上に、複数のゲートラインを形成するステップと、
前記ゲートラインの上に、シリコン酸化膜、シリコン窒化膜、及び非晶質カーボン層を順に積層してゲートスペーサ膜を形成するステップと、
前記非晶質カーボン層上に、前記セル領域を覆い前記周辺領域を露出させる感光膜パターンを形成するステップと、
前記感光膜パターンをエッチングマスクとして、前記周辺領域の前記ゲートスペーサ膜を異方性エッチングすることにより、前記周辺領域の前記ゲートラインの両側壁にゲートスペーサを形成するステップと、
前記周辺領域にイオン注入を行い、前記半導体基板の表面下にソース／ドレイン領域を形成するステップと、
前記感光膜パターン及び前記非晶質カーボン層をエッチングにより同時に除去するステップとを含むことを特徴とする半導体素子の製造方法。
【請求項１０】
前記感光膜パターン及び前記非晶質カーボン層をエッチングにより同時に除去する前記ステップが、ダウンストリーム方式のプラズマを利用する等方性ドライエッチングを行うステップことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記等方性ドライエッチングが、酸素系プラズマを利用するエッチングであることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記非晶質カーボン層が、３００Å〜５００Åの範囲の厚さに形成されることを特徴とする請求項９〜１１のいずれか一項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、特に、ゲートラインとコンタクトプラグとの間のブリッジの発生を防止できる半導体素子の製造方法に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ等の半導体素子を構成するトランジスタのドレイン領域のエッジで強い電界が形成されると、ホットキャリア（ｈｏｔ  ｃａｒｒｉｅｒ）が増加して、半導体素子の特性が劣化する。このような半導体素子の特性の劣化を防止するために、絶縁物質からなるゲートスペーサ（ｇａｔｅ  ｓｐａｃｅｒ）をゲート電極の両側壁に形成する。
【０００３】
例えば、従来技術に係るＤＲＡＭの製造工程では、ゲート電極の形成後に、セル領域には、酸化膜及び窒化膜の積層構造を有するゲートスペーサを形成し、周辺領域には、酸化膜、窒化膜、及び酸化膜の積層構造を有するゲートスペーサを形成する。
【０００４】
図１Ａ及び図１Ｂは、従来技術に係る半導体素子の製造方法を説明するための断面図である。
【０００５】
図１Ａに示されているように、セル領域と周辺領域とが画定された半導体基板１１上にゲート酸化膜１２を形成し、ゲート酸化膜１２上にゲート電極１３及びゲートハードマスク１４を形成した後、ゲートパターニングを行い、複数のゲートラインを形成する。この時、ゲートラインは、セル領域及び周辺領域にそれぞれ形成される。
【０００６】
次に、ゲートラインを含む半導体基板１１上の全面に、蒸着によって第１シリコン酸化膜１５とシリコン窒化膜１６とを順に形成した後、蒸着によってシリコン窒化膜１６上に第２シリコン酸化膜１７を形成する。ここで、シリコン窒化膜１６は、ゲートラインとコンタクトプラグ（図示せず）との間を絶縁するための絶縁層である。
【０００７】
次に、塗布によって第２シリコン酸化膜１７上に感光膜を形成し、露光及び現像処理を施して感光膜のパターニングを行い、セル領域の全領域を覆い、周辺領域を露出させた周辺領域オープンマスク層１８を形成する。
【０００８】
次に、周辺領域オープンマスク層１８によって覆われていない、周辺領域の第１シリコン酸化膜１５、第２シリコン酸化膜１７、及びシリコン窒化膜１６を異方性エッチングすることにより、周辺領域のゲートラインの両側壁に３重構造のゲートスペーサを形成する。この時、３重構造のゲートスペーサは、第２シリコン酸化膜１７Ａからなるドーム型のスペーサと、シリコン窒化膜１６Ａ及び第１シリコン酸化膜１５ＡとからなるＬ字型のスペーサとで構成される。
【０００９】
次に、イオン注入（図１Ａにおいて下向きの矢印で示す）を行い、周辺領域の半導体基板１１の表面下にトランジスタのソース／ドレイン領域１９を形成する。この時、周辺領域オープンマスク層１８及び第２シリコン酸化膜１７Ａは、イオン注入のバリア層としての役割を担う。
【００１０】
次に、図１Ｂに示すように、周辺領域オープンマスク層１８を除去した後、この状態の半導体基板１１の全面に感光膜を再度形成し、露光及び現像処理を施して感光膜をパターニングすることにより、セル領域を露出させ、周辺領域を覆うセル領域オープンマスク層２０を形成する。その後、ウェットエッチングを行い、セル領域の第２シリコン酸化膜１７を除去する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、従来技術では、セル領域に残留する第２シリコン酸化膜１７を除去するためにウェットエッチングを行うが、このウェットエッチングに用いられる薬液により、第２シリコン酸化膜１７下部のシリコン窒化膜１６及び第１シリコン酸化膜１５が損傷する（図１Ｂにおいて、Ｘ及びＹで示す）という問題が発生する。このように、セル領域のゲートスペーサを構成し、ゲートラインとコンタクトプラグとの間を絶縁するシリコン窒化膜１６がウェットエッチングにより損傷すると、後続のコンタクトエッチングの際にシリコン窒化膜１６がバリアの役割を果たすことができず、ゲートラインとコンタクトプラグとの間にブリッジ（ｂｒｉｄｇｅ）が発生するという問題がある。
【００１２】
また、半導体素子のデザインルールがますます縮小するにつれ、セル領域に残留するゲートライン間の第２シリコン酸化膜１７の除去がより困難になるという問題がある。
【００１３】
したがって、本発明は、上記従来技術の問題点を解決するためになされたものであり、その目的は、セル領域のウェットエッチングの際に、セル領域のゲートスペーサを構成する絶縁層の損傷を防止し、ゲートラインとコンタクトプラグとの間のブリッジの発生を防止することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するため、本発明に係る半導体素子の製造方法は、セル領域と周辺領域とが画定された半導体基板上に、複数のゲートラインを形成するステップと、前記ゲートラインの上に、バッファ層、絶縁層、及びイオン注入バリア層を順に積層してゲートスペーサ膜を形成するステップと、前記イオン注入バリア層上に、前記セル領域を覆い前記周辺領域を露出させるマスクパターンを形成するステップと、前記マスクパターンをエッチングマスクとして、前記周辺領域の前記ゲートスペーサ膜を異方性エッチングすることにより、前記周辺領域の前記ゲートラインの両側壁にゲートスペーサを形成するステップと、前記周辺領域にイオン注入を行い、前記半導体基板の表面下にソース／ドレイン領域を形成するステップと、前記マスクパターン及び前記イオン注入バリア層をエッチングにより同時に除去するステップとを含むことを特徴とする。
【００１５】
また、本発明に係る別の半導体素子の製造方法は、セル領域と周辺領域とが画定された半導体基板上に、複数のゲートラインを形成するステップと、前記ゲートラインの上に、シリコン酸化膜、シリコン窒化膜、及び非晶質カーボン層を順に積層してゲートスペーサ膜を形成するステップと、前記非晶質カーボン層上に、前記セル領域を覆い前記周辺領域を露出させる感光膜パターンを形成するステップと、前記感光膜パターンをエッチングマスクとして、前記周辺領域の前記ゲートスペーサ膜を異方性エッチングすることにより、前記周辺領域の前記ゲートラインの両側壁にゲートスペーサを形成するステップと、前記周辺領域にイオン注入を行い、前記半導体基板の表面下にソース／ドレイン領域を形成するステップと、前記感光膜パターン及び前記非晶質カーボン層をエッチングにより同時に除去するステップとを含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ゲートラインの形成後に、周辺領域のイオン注入バリア層として非晶質カーボン層を形成し、セル領域に形成された周辺領域オープンマスク層及び非晶質カーボン層を、ドライエッチングの際に同時に除去することにより、従来必要であったウェットエッチングが不要となり、ゲートラインとコンタクトプラグとの間を絶縁するために形成されるシリコン窒化膜の損傷を防止し、ゲートラインとコンタクトプラグとの間のブリッジの発生を防止することができるという効果がある。
【００１７】
また、本発明によると、従来必要であったウェットエッチングが省略されることにより、半導体素子の製造工程を単純化させ得るという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の最も好ましい実施の形態を、添付する図面を参照して詳細に説明する。
【００１９】
図２Ａ〜図２Ｃは、本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
【００２０】
図２Ａに示されているように、セル領域と周辺領域とが画定された半導体基板３１上にゲート酸化膜３２を形成し、ゲート酸化膜３２上にゲート電極３３及びゲートハードマスク３４を形成した後、ゲートパターニング工程により、複数のゲートラインを形成する。この時、ゲートラインは、セル領域及び周辺領域にそれぞれ形成される。
【００２１】
次に、ゲートラインを含む半導体基板３１の全面に、蒸着によってシリコン酸化膜３５とシリコン窒化膜３６とを順に形成した後、蒸着によってシリコン窒化膜３６上に非晶質カーボン層（ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ  ｌａｙｅｒ）３７を形成する。これらシリコン酸化膜３５、シリコン窒化膜３６、及び非晶質カーボン層３７は、後述するゲートスペーサを形成するためのゲートスペーサ膜である。
【００２２】
ここで、シリコン酸化物で形成されるシリコン酸化膜３５は、半導体基板３１上にシリコン窒化膜３６を直接形成する時に発生して半導体基板３１に加わるストレスを減少させるためのバッファ層である。また、シリコン窒化物で形成されるシリコン窒化膜３６は、ゲートラインとコンタクトプラグ（図示せず）との間を絶縁するための絶縁層である。また、非晶質カーボンで形成される非晶質カーボン層３７は、従来技術に係る第２シリコン酸化膜１７と同じ役割を果たす層（即ち、イオン注入におけるバリア層）である。
【００２３】
そして、シリコン酸化膜３５を約５０Å〜約２００Åの範囲、シリコン窒化膜３６を約５０Å〜約２００Åの範囲、非晶質カーボン層３７を約３００Å〜約５００Åの範囲の厚さにそれぞれ形成する。
【００２４】
次に、図２Ｂに示されているように、非晶質カーボン層３７上に塗布によって感光膜を形成し、露光及び現像処理を施して感光膜のパターニングを行い、セル領域の全領域を覆い、周辺領域を露出させる周辺領域オープンマスク層３８を形成する。このような周辺領域オープンマスク層３８は、周辺領域のゲートラインの両側壁にゲートスペーサを形成する時にマスク層として利用される。
【００２５】
次に、周辺領域オープンマスク層３８をエッチングマスクとして、周辺領域の非晶質カーボン層３７、シリコン窒化膜３６、及びシリコン酸化膜３５を異方性エッチングすることにより、周辺領域のゲートラインの両側壁に３重構造のゲートスペーサを形成する。この時、３重構造のゲートスペーサは、周辺領域のゲートラインの両側壁に接するシリコン酸化膜３５Ａ及びシリコン窒化膜３６ＡからなるＬ字型のスペーサと、非晶質カーボン層３７Ａからなるドーム型のスペーサとで構成される。
【００２６】
次に、周辺領域に形成された３重構造のゲートスペーサ及び周辺領域オープンマスク層３８をイオン注入マスクとしてイオン注入（図２Ｂにおいて下向きの矢印で示す）を行い、周辺領域の半導体基板３１の表面下にトランジスタのソース／ドレイン領域３９を形成する。
【００２７】
次に、図２Ｃに示されているように、セル領域を覆う周辺領域オープンマスク層３８を等方性ドライエッチングにより除去する。この時、周辺領域オープンマスク層３８と共に、セル領域の非晶質カーボン層３７も同時に除去する。ここで、等方性ドライエッチングには、ダウンストリーム（ｄｏｗｎｓｔｒｅａｍ）方式のプラズマ、即ち、酸素（Ｏ２）系プラズマを利用する。この時、非晶質カーボン層３７は、周辺領域オープンマスク層３８として利用される感光膜に対するドライエッチングの選択比が約１である、即ち、非晶質カーボン層３７のエッチング速度と周辺領域オープンマスク層３８のエッチング速度とがほぼ同じであるため、セル領域の非晶質カーボン層３７は、この等方性ドライエッチングの間に周辺領域オープンマスク層３８と共に全て除去される。
【００２８】
このように、周辺領域オープンマスク層３８を除去する時に、セル領域に残留する非晶質カーボン層３７も同時に除去されるので、従来、セル領域を露出させる際に必要であったセル領域オープンマスク層２０を形成するマスク処理及びウェットエッチングが不要となる。さらに、非晶質カーボン層３７をウェットエッチングで除去しなくても良いため、セル領域に残留するシリコン窒化膜３６の損傷を防止することができる。
【００２９】
ここで、周辺領域のゲートスペーサを構成する非晶質カーボン層３７Ａも、周辺領域オープンマスク層３８を除去する時に同時に除去される。この非晶質カーボン層３７Ａは、上記したように既にイオン注入におけるバリアとして使用されたため、この工程において除去されても半導体素子の動作には全く影響を及ぼさない。
【００３０】
以上、本発明の特定の実施の形態について説明したが、本発明は、上記の実施の形態に限定されるものではなく、本発明が属する技術分野で通常の知識を有する者であれば、特許請求の範囲に記載された本発明の技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【００３１】
例えば、上記好ましい実施の形態では、周辺領域のゲートスペーサを構成する非晶質カーボン層３７Ａが、周辺領域オープンマスク層３８を除去する際に同時に除去されるが、除去された部分に絶縁層を再び形成してもよい。
【図面の簡単な説明】
【００３２】
【図１Ａ】従来技術に係る半導体素子の製造方法を説明するための断面図である。
【図１Ｂ】従来技術に係る半導体素子の製造方法を説明するための断面図である。
【図２Ａ】本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
【図２Ｂ】本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
【図２Ｃ】本発明の実施の形態に係る半導体素子の製造方法を説明するための断面図である。
【符号の説明】
【００３３】
３１      半導体基板
３２      ゲート酸化膜
３３      ゲート電極
３４      ゲートハードマスク
３５、３５Ａ      シリコン酸化膜
３６、３６Ａ      シリコン窒化膜
３７、３７Ａ      非晶質カーボン層
３８      周辺領域オープンマスク層
３９      ソース／ドレイン領域
【図１Ａ】
2007180475.tif 000003
【図１Ｂ】
2007180475.tif 000004
【図２Ａ】
2007180475.tif 000005
【図２Ｂ】
2007180475.tif 000006
【図２Ｃ】
2007180475.tif 000007