(57)【要約】【課題】ドレイン電流の大きさが規格上の電流を満足しつつ、ドレイン電流に起因するノイズの発生を抑制し、かつゲート幅の長寸化に起因するサイズの大型化を回避することが困難であった。【解決手段】ゲート電極が第１のポリシリコンから形成されたＭＯＳトランジスタと、ＭＯＳトランジスタのドレイン電極に接続された抵抗素子であって、ＭＯＳトランジスタを第１のポリシリコンから形成するときにゲート電極の長さについて施された加工と実質的に同一な加工を抵抗素子の幅について施されて第２のポリシリコンから形成された抵抗素子とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート電極が第１のポリシリコンから形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのドレイン電極に接続された抵抗素子であって、前記ＭＯＳトランジスタを前記第１のポリシリコンから形成するときに当該ゲート電極の長さについて施された加工と実質的に同一な加工を当該抵抗素子の幅について施されて第２のポリシリコンから形成された抵抗素子とを含む半導体装置。
【請求項２】
ゲート電極が第１のポリシリコンから形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのドレイン電極に接続された抵抗素子であって、前記ＭＯＳトランジスタを前記第１のポリシリコンから形成するときに当該ゲート電極の幅について施された加工と実質的に同一な加工を当該抵抗素子の長さについて施されて第２のポリシリコンから形成された抵抗素子とを含む半導体装置。
【請求項３】
前記抵抗素子に並列接続された他の抵抗素子であって、当該他の抵抗素子の抵抗値と前記抵抗素子の抵抗値との合成抵抗値を調整するための前記他の抵抗素子を更に含むことを特徴とする請求項１、２記載の半導体装置。
【請求項４】
ＭＯＳトランジスタと、
前記ＭＯＳトランジスタのドレイン電極に接続された抵抗素子であって、当該抵抗素子の製造上のばらつきに起因するドレイン電流の大きさを増減させる傾向と、前記ＭＯＳトランジスタのゲート電極の前記製造上のばらつきに起因する前記ドレイン電流の大きさを増減させる傾向とが対立する前記抵抗素子とを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
図４に示されるように、上記した半導体装置の一つである従来のＣＭＯＳトランジスタ１０は、下記の特許文献１に記載された、出力インピーダンスがプログラム可能である出力バッファに関連して、上記ＭＯＳトランジスタとして、並列接続されたＮＭＯＳトランジスタ２０及びＰＭＯＳトランジスタ３０を含む。当該ＣＭＯＳトランジスタ１０は、当該ＮＭＯＳトランジスタ２０及びＰＭＯＳトランジスタ３０についての規格上のドレイン電流、例えば、Ｉｓ（ｍＡ）を出力しなければならないという要求を満足すべく、しかも、製造上におけるＮＭＯＳトランジスタ２０及びＰＭＯＳトランジスタ３０のゲートのゲート長Ｌのばらつきに起因して上記ドレイン電流Ｉｓを出力することができなくなるという事態を回避する必要がある。そこで、例えば、前記規格上のドレイン電流Ｉｓの２倍であるドレイン電流２Ｉｓを出力することを可能にすべく前記ゲートのゲート幅Ｗを２倍にして製造するというように、出力可能なドレイン電流に余裕（マージン）を持たせて製造する。
【０００３】
【特許文献１】特開平１１−７４７７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＣＭＯＳトランジスタ１０では、前記ゲート幅Ｗを大きくすることにより、そのサイズが大型化するという問題があった。加えて、図３に示される、前記ドレイン電流が小さいときの当該ドレイン電流により生じる電圧の変化を示す曲線Ａと前記ドレイン電流が大きいときの当該ドレイン電流による生じる電圧の変化を示す曲線Ｂとの比較から明らかなように、より大きいドレイン電流が流れるほど、より大きい電圧、即ち、ノイズが発生する傾向にある。従って、従来のＣＭＯＳトランジスタ１０では、前記ドレイン電流の大きさが規格上の電流Ｉｓを満足しつつ、当該ドレイン電流に起因するノイズの発生を抑制し、かつ前記ゲート幅Ｗの長寸化に起因するサイズの大型化を回避することが困難であるという問題があった。
【課題を解決するための手段】
【０００５】
上記した課題を解決すべく、本発明に係る第１のＣＭＯＳトランジスタは、ゲート電極が第１のポリシリコンから形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン電極に接続された抵抗素子であって、前記ＭＯＳトランジスタを前記第１のポリシリコンから形成するときに当該ゲート電極の長さについて施された加工と実質的に同一な加工を当該抵抗素子の幅について施されて第２のポリシリコンから形成された抵抗素子とを含む。
【０００６】
また、本発明に係る第２のＣＭＯＳトランジスタは、ゲート電極が第１のポリシリコンから形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン電極に接続された抵抗素子であって、前記ＭＯＳトランジスタを前記第１のポリシリコンから形成するときに当該ゲート電極の幅について施された加工と実質的に同一な加工を当該抵抗素子の長さについて施されて第２のポリシリコンから形成された抵抗素子とを含む。
【０００７】
上記した本発明に係る第１、第２の半導体装置によれば、前記抵抗素子の前記形成のときに当該抵抗素子の幅又は長さについて、前記ＭＯＳトランジスタの前記ゲート電極の前記形成のときに当該ゲート電極の長さ又は幅について施された加工と実質的に同一な加工が施される。これにより、前記ＭＯＳトランジスタにおける、当該ＭＯＳトランジスタの前記形成上のばらつきに起因する、前記ドレイン電流の大きさを増減する傾向と、前記抵抗素子における、前記当該抵抗素子の前記形成上の前記ばらつきに起因する、前記ドレイン電流の大きさを増減する傾向とが打ち消し合う。この結果、前記ドレイン電流の前記マージンを従来に比して低減させることができ、当該低減により、ゲート幅を２倍する等のようなＭＯＳトランジスタを大型化することを回避でき、かつ、前記ドレイン電流に起因するノイズの発生を抑制することが可能となる。
【０００８】
上記した本発明に係る第１、第２の半導体装置は、前記抵抗素子に並列接続された他の抵抗素子であって、当該他の抵抗素子の抵抗値と前記抵抗素子の抵抗値との合成抵抗値を調整するための前記他の抵抗素子を更に含む。
【０００９】
本発明に係る第３の半導体装置は、ＭＯＳトランジスタと、前記ＭＯＳトランジスタのドレイン電極に接続された抵抗素子であって、当該抵抗素子の製造上のばらつきに起因するドレイン電流の大きさを増減させる傾向と、前記ＭＯＳトランジスタのゲート電極の前記製造上のばらつきに起因する前記ドレイン電流の大きさを増減させる傾向とが対立する前記抵抗素子とを含む。
【発明を実施するための最良の形態】
【００１０】
本発明に係る半導体装置の実施例について図面を参照して説明する。
【００１１】
図１は、実施例の半導体装置の構成を示す。実施例の半導体装置１は、従来知られたＣＭＯＳトランジスタと同一な機能を果たすべく、図１に示されるように、ＮＭＯＳトランジスタ２と、第１の抵抗素子３と、第２の抵抗素子４と、ＰＭＯＳトランジスタ５と、端子６とを含む。
【００１２】
ＮＭＯＳトランジスタ２は、ソース電極が電源電位Ｖｃｃに接続され、ドレイン電極及び端子６間に第１の抵抗素子３が設けられている。同様にして、ＰＭＯＳトランジスタ５は、ドレイン電極が接地電位ＧＮＤに接続されており、ソース電極及び端子６間に第２の抵抗素子４が設けられている。
【００１３】
より詳細には、図２に示されるように、上記したＮＭＯＳトランジスタ２では、ソース電極２Ｓ及びドレイン電極２Ｄ間に設けられたゲート電極２Ｇは、第１のポリシリコンＰＳ１から形成されている。また、上記した第１の抵抗素子３は、当該第１の抵抗素子３の抵抗値を支配的に規定する、第２のポリシリコンＰＳ２から形成されている抵抗３ａ、及び、当該第１の抵抗素子３と協動して合成抵抗値（抵抗３ａ〜３ｄの抵抗値の合成）を調整するための抵抗３ｂ、３ｃ、３ｄから形成されている。前記ゲート電極２Ｇ及び前記抵抗３ａは、第１のポリシリコンＰＳ１及び第２のポリシリコンＰＳ２に同一の加工工程（例えば、エッチング工程）が施されて形成されている。他方で、抵抗３ｂ〜３ｄは、前記抵抗３ａを形成している前記第２のポリシリコンＰＳ２と同一の又は相違するポリシリコンから形成されている。
【００１４】
上記した加工についてより詳しくは、第１のポリシリコンＰＳ１でゲート電極２Ｇのゲート幅Ｗを形成するときに施される加工と、第２のポリシリコンＰＳ２で抵抗３ａの長さＷＲを形成するときに施される加工とは実質的に同一であり、または、第１のポリシリコンＰＳ１でゲート電極２Ｇのゲート長Ｌを形成するときに施される加工と、第２のポリシリコンＰＳ２で抵抗３ａの幅ＬＲを形成するときに施される加工とは実質的に同一である。
【００１５】
従って、例えば、ゲート幅Ｗがその設計値よりも長く製造されれば、抵抗３ａの長さＷＲもその設計値よりも長く製造され、また、ゲート電極Ｇのゲート長Ｌがその設計値よりも長く製造されれば、抵抗３ａの幅ＬＲもその設計値よりも長く製造される。これにより、例えば、前者の場合には、製造されたゲート電極Ｇのゲート幅Ｗがその設計値より長いことにより、ドレイン電流ＩＤ２は、その設計値より大きくなる傾向になり、他方で、製造された前記抵抗３ａの長さＷＲがその設計値より長いことにより、前記ドレイン電流値ＩＤ２は、その設計値より小さくなる傾向になり、即ち、前者の傾向と対立することになり、当該２つの傾向が打ち消し合い、又は、相殺し合うことにより、ドレイン電流ＩＤ２は、その設計値近傍に定まる。
【００１６】
上記したと同様にして、上記したＰＭＯＳトランジスタ５でもまた、ソース電極５Ｓ及びドレイン電極５Ｄ間に設けられたゲート電極５Ｇは、第２のポリシリコンＰＳ３から形成されている。また、第２の抵抗素子４は、当該第２の抵抗素子４の抵抗値を支配的に規定する、第４のポリシリコンＰＳ４から形成されている抵抗４ａ、及び、当該第２の抵抗素子４と協動して合成抵抗値（抵抗４ａ〜４ｄの抵抗値の合成）を調整するための抵抗４ｂ、４ｃ、４ｄから形成されている。前記ゲート電極５Ｇ及び前記抵抗４ａは、第３のポリシリコンＰＳ３と第４のポリシリコンＰＳ４に同一の加工工程が施されて形成されている。当該ゲート電極５Ｇ及び抵抗４ａの形成のときに施す当該加工の内容は、上記したゲート電極２Ｇ及び抵抗３ａに施す加工の内容と同様である。
【００１７】
前記抵抗４ｂ〜４ｄは、前記抵抗４ａを形成している前記第４のポリシリコンＰＳ４と同一又は相違するポリシリコンから形成されている。前記抵抗４ａを形成している前記第２のポリシリコンＰＳ２と前記抵抗３ａを形成している前記第１のポリシリコンＰＳ１とは、同一の加工工程を経ても良いし、経なくても良い。
【００１８】
抵抗３ｂ〜３ｄ及び抵抗４ｂ〜４ｄは、第１の抵抗素子３、第２の抵抗素子４の抵抗値がその設計値通りであるときには、換言すれば、当該第１の抵抗素子３、第２の抵抗素子４の抵抗値の調整を要しないときには、設ける必要は無い。
【００１９】
上述したように、実施例の半導体装置１では、ＮＭＯＳトランジスタ２のゲート電極２Ｇ及び第１の抵抗素子３の抵抗３ａが、第１のポリシリコンＰＳ１及び第２のポリシリコンＰＳ２からゲート電極２Ｇの幅（又は長さ）及び抵抗３ａの長さ（又は幅）が規定されるときに同一の加工工程を経ている。これにより、ゲート電極２Ｇの製造上のばらつきに起因してドレイン電流ＩＤ２の大きさを増減させる傾向と、抵抗３ａの製造上のばらつきに起因してドレイン電流ＩＤ２の大きさを増減させる傾向とが打ち消し合い、この結果、ドレイン電流ＩＤ２のばらつきを従来に比して低減することが可能となる。当該ドレイン電流ＩＤ２のばらつきの低減が可能になることにより、製造上のドレイン電流ＩＤ２のマージンを従来に比して小さくすることができ、この結果、実施例の半導体装置１は、図３に示される曲線Ａと曲線Ｂとの比較から明らかなように、従来の半導体装置１０（図４に図示）に比してノイズ（電圧）の発生を抑えることができる。加えて、ゲート電極２Ｇのゲート幅Ｗと抵抗３ａの長さＷＲとの合計（Ｗ＋ＷＲ）が、従来のような、ドレイン電流にマージンを持たせるべくゲート電極２Ｇのゲート幅Ｗを２倍にすることの結果である合計（２Ｗ）より短くなることから、実施例の半導体装置１のサイズを従来の半導体装置１０に比して小型にすることが可能となる。
【００２０】
実施例の半導体装置１では、ＰＭＯＳトランジスタ５についても、同様にして、ドレイン電流ＩＤ５のばらつきの低減、ノイズの発生の抑制、及び、半導体装置１のサイズの小型化を可能にすることができる。
【図面の簡単な説明】
【００２１】
【図１】実施例の半導体装置の回路図。
【図２】実施例の半導体装置の構成を示す図。
【図３】半導体装置のノイズ曲線を示す図。
【図４】従来の半導体装置の回路図。
【符号の説明】
【００２２】
１…半導体装置、２…ＮＭＯＳトランジスタ、３…第１の抵抗素子、４…第２の抵抗素子、５…ＰＭＯＳトランジスタ、６…端子。
【図１】
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【図２】
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【図３】
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【図４】
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