(57)【要約】【課題】効率向上と新機能を実現したスイッチング電源を提供する。【解決手段】出力電圧が形成されるインダクタの出力側と接地電位との間にキャパシタを設ける。上記第１スイッチ素子により入力電圧から上記インダクタの入力側に電流を供給し、上記第１スイッチ素子がオフ状態のときにオン状態となる第２スイッチ素子により上記インダクタの入力側を所定電位にする。制御回路は、負荷電流検出回路により軽負荷と判定されたときに第１又は第２のスイッチ素子のうち一方がオフ状態にされてから他方がオン状態にされるまでのデッドタイムを長くし、重負荷と判定されたときには上記デッドタイムを短くする。軽負荷で出力電圧が低いときには第２のスイッチ素子をオフ状態にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
インダクタと、
出力電圧が形成される上記インダクタの出力側と接地電位との間に設けられたキャパシタと、
入力電圧から上記インダクタの入力側に電流を供給する第１スイッチ素子と、
上記第１スイッチ素子がオフ状態のときにオン状態となる時間を有する第２スイッチ素子と、
上記出力電圧が所望の電圧となるように上記第１及び第２スイッチ素子に供給する制御信号を形成する制御回路と、
負荷電流検出回路とを備え、
上記制御回路は、上記負荷電流検出回路により軽負荷と判定されたときに上記第１又は第２のスイッチ素子のうち一方がオフ状態にされてから他方がオン状態にされるまでのデッドタイムよりも、重負荷と判定されたときの上記デッドタイムを短する上記制御信号を形成してなることを特徴とするスイッチング電源。
【請求項２】
請求項１において、
上記制御回路は、
上記重負荷に適合したデッドタイムに対応した第１と第２遅延回路を有し
上記重負荷時と判定されたときには上記第２スイッチ素子をオフ状態にしてから上記第１遅延回路により設定されたデッドタイムにより上記第１スイッチ素子をオン状態にし、上記第１スイッチ素子をオフ状態にしてから上記第２遅延回路により設定されたデッドタイムにより上記第２スイッチ素子をオン状態にしてなることを特徴とするスイッチング電源。
【請求項３】
請求項２において、
上記制御回路は、
上記インダクタの入力側の電圧と第１及び第２基準電圧とを比較する第１及び第２電圧比較回路を更に備え、
上記第１電圧比較回路は、上記第２スイッチ素子の両端電圧差が所定電位以下となることを検出し、
上記第２電圧比較回路は、上記第１スイッチ素子の両端電圧が所定電位以下になることを検出し、
上記軽負荷時と判定されたときには上記第１スイッチ素子をオフ状態にしてから上記第１電圧検出回路の検出出力に従って上記第２スイッチ素子をオン状態にし、上記第２スイッチ素子をオフ状態にしてから上記第２電圧検出回路の検出出力に従って上記第１スイッチ素子をオン状態にしてなることを特徴とするスイッチング電源。
【請求項４】
請求項３において、
上記制御回路は、
上記軽負荷に適合したデッドタイムに対応した第３遅延回路を更に有し
上記軽負荷時と判定されたときには上記第１電圧検出回路の検出出力又は上記第３遅延回路の出力信号のうちいずれか早いタイミングで上記第２スイッチ素子をオン状態にしてなることを特徴とするスイッチング電源。
【請求項５】
請求項４において、
上記負荷電流検出回路は、
第３電圧比較回路により、上記第２スイッチ素子がオン状態のとに上記インダクタの入力側電位が接地電位に対して正電圧なら軽負荷と判定し、負電圧なら重負荷として判定することを特徴とするスイッチング電源。
【請求項６】
請求項５において、
上記第３電圧比較回路の出力信号は、第１スイッチ素子がオフし、第２スイッチ素子がオンするときのノイズ発生期間に対応した遅延信号によってマクスされて、上記判定を行うことを特徴とするスイッチング電源。
【請求項７】
請求項６において、
上記制御回路は、上記判定結果に対応してセット／リセットされるフリップフロップ回路を更に備え、
上記フリップフロップ回路のセット／リセット出力により次サイクルの上記デッドタイムの設定が行われることを特徴とするスイッチング電源。
【請求項８】
請求項７において、
上記制御信号は、１ＭＨｚを越えるような高い周波数のＰＷＭ信号であることを特徴とするスイッチング電源。
【請求項９】
請求項８において、
上記第１スイッチ素子と第２スイッチ素子は、ＮチャネルのＭＯＳＦＥＴであり、
上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴのソースに一端が接続されたブートストラップ容量を含む昇圧回路と、
上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴのゲートには、上記昇圧回路で形成された昇圧電圧に対応した駆動信号を形成するレベルシフト回路とを更に備えてなることを特徴とするスイッチング電源。
【請求項１０】
インダクタと、
出力電圧が形成される上記インダクタの出力側と接地電位との間に設けられたキャパシタと、
入力電圧から上記インダクタの入力側に電流を供給する第１スイッチ素子と、
上記第１スイッチ素子がオフ状態のときにオン状態となる時間を有する第２スイッチ素子と、
上記出力電圧が所望の電圧となるように上記第１及び第２スイッチ素子に供給する制御信号を形成する制御回路と、
上記出力電圧を検出する比較部と、
負荷電流検出回路とを備え、
上記制御回路は、上記負荷電流検出回路により軽負荷と判定されたときに第１又は第２のスイッチ素子のうち一方がオフ状態にされてから他方がオン状態にされるまでのデッドタイムよりも、重負荷と判定されたときの上記デッドタイムを短くしてなる上記制御信号を形成し、
上記比較部は、上記出力電圧と所定電圧とを比較し、上記出力電圧が所定の電圧よりも低いときに上記第２スイッチ素子をオフ状態にし、上記出力電圧が所定の電圧よりも高いときに上記制御信号に従って上記第２スイッチ素子のスイッチ動作を可能にしてなることを特徴とするスイッチング電源。
【請求項１１】
請求項１０において、
動作制御端子を更に備え、
上記動作制御端子に一方のレベルの制御信号が供給された状態では、上記制御信号が有効とされて上記第１及び第２スイッチ素子のスイッチ制御が行われ、
上記動作制御端子に他方のレベルの制御信号が供給された状態では、上記第１及び第２スイッチ素子がオフ状態にされてなることを特徴とするスイッチング電源。
【請求項１２】
請求項１１において、
上記スイッチング電源は、第１回路と第２回路からなり、
上記第１回路と第２回路の出力端子が共通に接続され、
上記第１回路の動作制御端子には一方のレベルの制御信号が定常的に供給され、
上記第２回路の動作制御端子には、一方と他方のレベルの制御信号が切り替えられて入力されてなることを特徴とするスイッチング電源。
【請求項１３】
入力電圧からインダクタの入力側に電流を供給する第１スイッチ素子の駆動信号を出力する第１端子と、
上記第１スイッチ素子がオフ状態のときにオン状態となる時間を有する第２スイッチ素子の駆動信号を出力する第２端子と、
上記インダクタの出力側と接地電位キャパシタが設けられて出力電圧が形成され、かかる出力電圧が所望の電圧となるように上記第１及び第２スイッチ素子の駆動信号を形成する制御回路と、
上記インダクタを通して流れる負荷電流検出回路とを備え、
上記制御回路は、上記負荷電流検出回路により軽負荷と判定されたときに上記第１又は第２のスイッチ素子のうち一方がオフ状態にされてから他方がオン状態にされるまでのデッドタイムよりも、重負荷と判定されたときの上記デッドタイムを短する上記駆動信号を形成してなることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３において、
上記制御回路及び負荷電流検出回路は、第１半導体チップに形成され、
上記第１及び第２スイッチ素子は、第２及第３半導体チップに形成され、
上記第１ないし第３半導体チップは、１つのパッケージに内蔵されてなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチング電源と半導体集積回路装置に関し、例えば、高電圧を低電圧に変換するスイッチング電源とそれに用いられる半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
スイッチング電源では，低価格・小型・高効率・低電圧・大電流が求められる。そのため，スイッチ素子には安価で低オン抵抗（低Ｒｏｎ）・低Ｑgd（低ゲートチャージ電荷量）のＮチャネル型のパワーＭＯＳＦＥＴ（以下、ＮＭＯＳと略す）が使用される場合が多い。図１２に、本願発明に先立って検討された降圧型スイッチング電源のブロック図が示されている。同図のスイッチング電源では、ＰＷＭ信号によりスイッチ制御される高電位側スイッチＭＯＳＦＥＴＭ１を通してインダクタＬＯの入力側に電流を供給し、インダクタＬＯの出力側と回路の接地電位との間にキャパシタＣＯを設けて、出力電圧Ｖout を得る。上記インダクタＬＯと接地電位との間には、低電位側スイッチＭＯＳＦＥＴＭ２が設けられる。このＭＯＳＦＥＴＭ２は、上記ＭＯＳＦＥＴＭ１がオフ状態にされたときのインダクタＬＯの入力側を回路の接地電位に電圧クランプさせる。
【０００３】
上記高電位側スイッチＭＯＳＦＥＴＭ１にＮチャネルＭＯＳＦＥＴを用いるために、ブートストラップ容量ＣＢとダイオードＤからなる昇圧回路とレベルシフト回路ＬＳが設けられる。上記昇圧回路では、上記ＭＯＳＦＥＴＭ１のソース電位に対して、電源電圧ＶＣＣよりダイオードＤの順方向電圧Ｖf 分低い電圧（ＶＤＤ−Ｖf)だけ高い電圧を形成し、これを動作電圧とするレベルシフト回路ＬＳにより高電位側スイッチＭＯＳＦＥＴＭ１のゲート電圧ＧＨが形成される。これにより、ＭＯＳＦＥＴＭ１のゲート，ソース間にはＶＤＤ−Ｖf)のように閾値電圧よりも大きな電圧が供給されて、そのソースから入力電圧Ｖinに対応した電圧を出力させることができる。
【０００４】
遅延回路ＤＬ１とＤＬ２は、入力信号がロウレベルからハイレベルに立ち上がるときにのみ信号遅延時間ｔｄ１とｔｄ２を生じさせる。したがって、図１３のタイミング図に示すように、ＰＷＭ信号のハイレベルにより高電位側スイッチＭＯＳＦＥＴＭ１をオン状態にさせるときには、／ＰＷＭ信号のロウレベルにより低電位側スイッチＭＯＳＦＥＴＭ２をオフ状態にさせ、遅延回路ＤＬ１での信号遅延時間ｔｄ１の後に高電位側スイッチＭＯＳＦＥＴＭ１をオン状態にさせる。ＰＷＭ信号のロウレベルにより高電位側スイッチＭＯＳＦＥＴＭ１をオフ状態にさせるときには、ＰＷＭ信号のロウレベルにより高電位側スイッチＭＯＳＦＥＴＭ１をオフ状態にさせ、遅延回路ＤＬ２での信号遅延時間ｔｄ２の後に低電位側スイッチＭＯＳＦＥＴＭ２をオン状態にさせる。このようにして、上記信号遅延時間ｔｄ１とｔｄ２に対応してＭＯＳＦＥＴＭ２及びＭ１が共にオフ状態となるデッドタイムが設けられる。
【０００５】
なお、トランス式同期整流コンバータの例としては、特開２０００−３５８３６５、特開２００１−２８６１３５がある。
【特許文献１】特開２０００−３５８３６５
【特許文献２】特開２００１−２８６１３５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願発明者においては、前記図１２のようなスイッチング電源において、上記デッドタイムの設定が効率に大きな影響を及ぼすことを見出した。つまり、デットタイムを短くすると、負荷電流が大きい重負荷時に効率が良く、負荷電流が小さな軽負荷時での効率が悪くなる。逆に、デットタイムを長くすると、負荷電流が大きい重負荷時に効率が悪く、負荷電流が小さな軽負荷時での効率が良くなる。そこで、本願発明者は、デッドタイムを負荷電流に応じて変更させることを考えた。また、上記軽負荷検出機能を利用した新規な機能をスイッチング電源に付加することを考えた。
【０００７】
本発明の目的は、効率向上と新機能を実現したスイッチング電源及び半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、出力電圧が形成されるインダクタの出力側と接地電位との間にキャパシタを設ける。上記第１スイッチ素子により入力電圧から上記インダクタの入力側に電流を供給し、上記第１スイッチ素子がオフ状態のときにオン状態となる時間を有する第２スイッチ素子により上記インダクタの入力側を所定電位にする。制御回路により、負荷電流検出回路により軽負荷と判定されたときに第１又は第２のスイッチ素子のうち一方がオフ状態にされてから他方がオン状態にされるまでのデッドタイムを長くし、重負荷と判定されたときには上記デッドタイムを短くする。
【発明の効果】
【０００９】
第１及び第２スイッチ素子での損失が低減されて高効率化を図ることができる。並列運転が実現できる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明に係るスイッチング電源の一実施例の概略回路図が示されている。この実施例は、入力電圧Ｖinを降圧した出力電圧Ｖout を形成する、いわゆる降圧型スイッチング電源に向けられている。特に制限されないが、入力電圧Ｖinは、約１２Ｖのような比較的高い電圧とされ、出力電圧Ｖout は約３Ｖ程度の低い電圧とされる。
【００１１】
上記入力電圧Ｖinは、高電位側スイッチＭＯＳＦＥＴＭ１を介してインダクタＬＯの入力側から電流の供給を行う。インダクタＬＯの出力側と回路の接地電位ＶＳＳとの間にはキャパシタＣＯが設けられ、かかるキャパシタＣＯにより平滑された出力電圧Ｖout が形成される。上記インダクタＬＯの入力側と回路の接地電位ＶＳＳとの間には、スイッチＭＯＳＦＥＴＭ２が設けられる。このＭＯＳＦＥＴＭ２は、上記スイッチＭＯＳＦＥＴＭ１がオフ状態のときにオン状態となって中点ＬＸを回路の接地電位にして上記インダクタＬＯに発生する逆起電圧をクランプする。上記スイッチＭＯＳＦＥＴＭ２とＭ１は、Ｎチャネル型のパワーＭＯＳＦＥＴにより構成される。上記のようにスイッチＭＯＳＦＥＴＭ２とＭ１の接続点は、いわゆるインバーティッドプッシュプル出力回路の中点ＬＸとされ、上記インダクタＬＯの入力側に接続される。
【００１２】
上記出力電圧Ｖout を約３Ｖのような設定された電圧に制御するようＰＷＭ信号が入力される。このＰＷＭ信号は、一方において遅延回路ＤＬ１を通してスイッチＳＷ１の一方の入力に供給される。また、このＰＷＭ信号は、他方において遅延回路ＤＬ３を通してオアゲート回路Ｇ１の一方の入力ａに供給される。このオアゲート回路Ｇ１の他方の入力には、電圧比較回路ＶＣ１の出力信号が供給される。この電圧比較回路ＶＣ１は、上記中点ＬＸの電位をモニタするものであり、基準電圧Ｖref1との比較出力信号を形成する。上記オアゲート回路Ｇ１の出力信号は、上記スイッチＳＷ１の他方の入力ｂに供給される。このスイッチＳＷ１により選択された信号が高電位側スイッチＭＯＳＦＥＴＭ１のスイッチ制御信号とされる。
【００１３】
上記ＰＷＭ信号は、インバータ回路ＮＶ１により反転され、一方において遅延回路ＤＬ２を通してスイッチＳＷ２の一方の入力ａに供給される。また、このＰＷＭ信号の反転信号は、アンドゲート回路Ｇ２の一方の入力に供給される。このアンドゲート回路Ｇ２の他方の入力には、電圧比較回路ＶＣ２の出力信号が供給される。この電圧比較回路ＶＣ２は、上記中点ＬＸの電位をモニタするものであり、基準電圧Ｖref2との比較出力信号を形成する。上記アンドゲート回路Ｇ２の出力信号は、上記スイッチＳＷ２の他方の入力ｂに供給される。このスイッチＳＷ２により選択された信号が低電位側スイッチＭＯＳＦＥＴＭ２のスイッチ制御信号とされる。
【００１４】
スイッチング電源としては、上記ＰＷＭ信号を形成する制御回路及び上記高電位側スイッチＭＯＳＦＥＴＭ１のゲートに供給される駆動信号を上記入力電圧ＶinよりもスイッチＭＯＳＦＥＴＭ１のしきい値電圧以上の高電圧とするレベルシフト回路が設けられるが、同図では省略されている。
【００１５】
この実施例では、負荷電流検出回路が設けられ、軽負荷状態か重負荷状態かの判別を行い、上記スイッチＳＷ１とＳＷ２のスイッチ制御を行う。例えば、軽負荷状態と判定されたなら、スイッチＳＷ１とＳＷ２が入力ｂ側を選択し、重負荷状態と判定されたなら、スイッチＳＷ１とＳＷ２を入力ａ側を選択するように切り替える。
【００１６】
上記遅延回路ＤＬ１は、重負荷時に適合した最小のデッドタイムを設定するように短い遅延時間を持つようにされる。上記遅延回路ＤＬ２は、重負荷時に適合した最小のデッドタイムを設定するように短い遅延時間を持つようにされて、上記低電圧側ＭＯＳＦＥＴＭ２をオン状態にさせる。遅延回路ＤＬ３は、軽負荷時に適合した長い遅延時間を持つようにされる。
【００１７】
上記電圧比較回路ＶＣ１とＶＣ２は、それぞれがスイッチＭＯＳＦＥＴＭ１及びＭ２のソース，ドレイン間電圧が、ボディダイオードよりも小さな電圧になったことを検出し、それぞれに対応したスイッチＭＯＳＦＥＴＭ１及びＭ２をオン状態にさせる制御信号を形成する。つまり、後述するような軽負荷時には、中点ＬＸの電位変化が遅いので中点電位ＬＸの電位が上記のような電位に到達するまで待って上記スイッチＭＯＳＦＥＴＭ１及びＭ２をオン状態にして高効率化を図るようにするものである。
【００１８】
図２には、この発明に係るスイッチング電源の一実施例の回路図が示されている。この実施例は、前記図１のより詳細な回路図であり、昇圧回路、制御回路及び負荷電流検出回路の具体的構成が例示的に示されている。この実施例の制御回路は、以下の回路で形成される。一例として上記出力電圧Ｖout は、抵抗Ｒ１とＲ２からなる分圧回路により分圧されて、エラーエンプＥＡの一方の入力（−）に供給される。このエラーアンプＥＡの他方の入力（＋）には、基準電圧Ｖref4が供給される。上記分圧電圧と上記基準電圧Ｖref4との差電圧が電圧比較回路ＶＣ４の一方の入力（＋）に供給される。上記電圧比較回路ＶＣ４の他方の入力（−）には、三角波発生回路で形成された三角波が供給される。電圧比較回路ＶＣ４の出力信号がＰＷＭ信号とされる。尚ＰＷＭ信号でなくても、ＰＦＭ（パルス振幅変調）信号、ＰＤＭ（パルス密度変調）信号等パワーＭＯＳＦＥＴのスイッチングを制御して出力電圧Ｖout が所望の電圧となるように制御するものであれば特に制限されない。
【００１９】
特に制限されないが、電圧比較回路ＶＣ４には、ソフトスタート回路ＳＳからのランプ波形も入力される。ソフトスタート回路ＳＳは、例えば定電流源とそれによりチャージアップされるキャパシタからなる。電源電圧ＶＣＣ投入時にソフトスタート回路ＳＳは、上記定電流によりチャージアップされるキャパシタによりランプ波形を形成し、それに従って出力電圧Ｖout が所望電圧に到達するように制御する。
【００２０】
この実施例では、低オン抵抗・低ＱgdのＮチャネル型のパワーＭＯＳＦＥＴを上記スイッチ素子Ｍ１として用ており、ソースフォロワ出力回路として動作させる。そのため、上記中点ＬＸの電位を上記入力電圧Ｖinに対応した高電圧まで得るようにするために、言い換えるならば、ＭＯＳＦＥＴＭ１のしきい値電圧分だけ中点ＬＸの電位が低下して損失が生じてしまうのを防ぐために昇圧回路が設けられる。つまり、昇圧回路は、上記ＭＯＳＦＥＴＭ１がオン状態のときのゲート電圧を上記入力電圧Ｖinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。
【００２１】
上記中点ＬＸは、ブートストラップ容量ＣＢの一端に接続される。このブートストラップ容量ＣＢの他端には、ダイオードＤを介して電源電圧ＶＣＣが供給される。上記電源電圧ＶＣＣは、約５Ｖのような低い電圧であり、上記制御回路を構成するエラーアンプＥＡ、電圧比較回路ＶＣ４及び三角波発生回路及び後述するレベルシフト回路ＬＳの低電圧側回路の動作電圧としても用いられる。上記スイッチＭＯＳＦＥＴＭ２がオン状態で中点ＬＸが回路の接地電位のときに、ブートストラップ容量ＣＢにはダイオートＤを通してプリチャージされる。そして、ＭＯＳＦＥＴＭ２がオフ状態で、ＭＯＳＦＥＴＭ１がオン状態になると、ＭＯＳＦＥＴＭ１のオン状態による中点ＬＸの上昇に伴い上記ブートストラップ容量ＣＢのプリチャージ電圧分だけ高い昇圧電圧を形成する。レベルシフト回路ＬＳは、上記昇圧電圧で動作してＭＯＳＦＥＴＭ１のゲート電圧を上記中点ＬＸ（ソース電位）に対して上記ブートストラップ容量ＣＢのプリチャージ電圧分だけ高し、上記入力電圧Ｖinをレベル損失なくインダクタＬＯの入力側に伝えることができる。
【００２２】
負荷電流検出回路は、次の各回路により構成される。上記ＭＯＳＦＥＴＭ２のゲートに供給される駆動信号は、インバータ回路ＮＶ２を通して反転されてオアゲート回路Ｇ４の一方の入力に供給される。このオアゲート回路Ｇ４の他方の入力には、上記ＭＯＳＦＥＴＭ２のゲートに供給される駆動信号が遅延回路ＤＬ４により遅延された信号が供給される。このオアゲート回路Ｇ４の出力信号は、フリップフロップ回路ＦＦのリセット入力Ｒに供給される。上記中点ＬＸの電圧は、電圧比較回路ＶＣ３の入力（＋）に供給される。この電圧比較回路ＶＣ３の他方の入力（−）には、基準電圧Ｖref3が供給される。この電圧比較回路ＶＣ３の出力信号は、アンドゲート回路Ｇ３の一方の入力に供給される。このアンドゲート回路Ｇ３の他方の入力には、上記遅延回路ＤＬ４の遅延信号が供給される。このアンドゲート回路Ｇ３の出力信号は、上記フリップフロップ回路ＦＦのセット入力Ｓに供給される。そして、フリップフロップ回路ＦＦの出力信号Ｑは、上記スイッチＳＷ１とＳＷ２の制御信号とされる。
【００２３】
上記負荷電流検出回路は、ＭＯＳＦＥＴＭ２のゲート電圧がハイレベルとなってオン状態のときに、中点ＬＸの電圧Ｖref3より高いときに軽負荷と判定される。遅延回路ＤＬ４は、ＭＯＳＦＥＴＭ１をオフ状態にし、ＭＯＳＦＥＴＭ２をオン状態に切り替えた際に中点ＬＸに発生するノイズをマスクするものである。上記ノイズ発生期間を除いて上記ＭＯＳＦＥＴＭ２がオン状態のときに、電圧比較回路ＶＣ３の出力信号がハイレベルになると、軽負荷と判定されてフリップフロップ回路ＦＦがセットされる。それ以外は、上記遅延回路ＤＬ４の遅延信号によってフリップフロップ回路ＦＦがリセットされる。したがって、フリップフロップ回路ＦＦがセット状態のとき、つまりは軽負荷と判定されたときに出力信号Ｑがハイレベルにされる。また、フリップフロップ回路ＦＦがリセット状態のとき、つまりは重負荷と判定されたときに出力信号Ｑがロウレベルにされる。
【００２４】
上記フリップフロップ回路ＦＦの出力信号Ｑがロウレベルのときに、上記スイッチＳＷ１とスイッチＳＷ２は、それぞれが入力ａ側を選択するので重負荷時に対応した短い遅延時間によるデッドタイムが設定される。そして、上記フリップフロップ回路ＦＦの出力信号Ｑがハイレベルのときに、上記スイッチＳＷ１とスイッチＳＷ２は、それぞれ入力ｂ側を選択するので軽負荷時に対応した長い遅延時間によるデッドタイムが設定される。
【００２５】
上記軽負荷時においては、上記スイッチＭＯＳＦＥＴＭ１及びＭ２のそれぞれのドレイン−ソース間電圧が、それぞれのボディダイオードの順方向電圧よりも小さな電位となったことをモニタ出力によりデッドタイムが設定される。例えば、高電位側ＭＯＳＦＥＴＭ１にあっては、中点ＬＸの電圧が基準電圧Ｖref1より大きくなったときにＭＯＳＦＥＴＭ１がオン状態となるようデッドタイムが設定される。低電圧側ＭＯＳＦＥＴＭ２にあっては、中点ＬＸの電位が基準電圧Ｖref2より小さくなったときにＭＯＳＦＥＴＭ２をオン状態にさせるようデッドタイムが設定される。後述するように、軽負荷時においてインダクタＬＯに流れる電流が小さい、上記中点ＬＸが上記基準電圧Ｖref1に到達しない場合があるので、最大遅延時間が遅延回路ＤＬ３により設定されており、オアゲート回路Ｇ１によりかかる遅延回路ＤＬ３の遅延時間ｔｄ３によって上記高電位側ＭＯＳＦＥＴＭ１のオンタイミングが設定される。
【００２６】
上記フリップフロップ回路ＦＦによるスイッチＳＷ１，ＳＷ２の切り替え後の次のサイクルから上記軽負荷又は重負荷に対応したデッドタイムで動作することになる。上記ＰＷＭ信号の周期は、特に制限されないが、１ＭＨｚのように高い周波数にされる。これに対して、負荷電流の変化は、上記のような高い周波数からみれば極めてゆっくりであるので、上記のような負荷電流の判定とデッドタイムの設定とがＰＷＭ信号の１サイクルのずれがあっても実質的には問題にはならない。
【００２７】
図３、図４及び図５には、この発明に係るスイッチング電源の動作を説明するための波形図が説明されている。図３は、軽負荷時の波形図の一例が示され、図４は重負荷時の波形図の一例が示され、図５には軽負荷時の波形図の他の一例が示されている。これら図において、スイッチＭＯＳＦＥＴＭ２とＭ１の駆動波形ＧＬとＧＨは、相互の関係の理解を容易にするために前記図１３と同様に０Ｖをずらして示されている。
【００２８】
図３において、軽負荷時には中点ＬＸの電位が基準電圧Ｖref3よりも大きくなったときに軽負荷検出が行われる。このように軽負荷／重負荷の判別は、駆動波形ＧＬのハイレベルによりＭＯＳＦＥＴＭ２がオン状態であるときに中点ＬＸの電圧がＶref3よりも大きいか否かで行われる。
【００２９】
上記基準電圧Ｖref3は、回路の接地電位０Ｖに相当する電圧であり、電圧比較回路ＶＣ３を電源電圧ＶＣＣのような電源電圧で動作させたときに０Ｖを検出することができないので、電圧比較回路ＶＣ３の動作範囲に対応した基準電圧Ｖref3までレベルシフトした電圧を検出するようにされる。電圧比較回路ＶＣ３の入力（＋）には、レベルシフト手段が設けられている。このことは、電圧比較回路ＶＣ１、ＶＣ２においても同様である。つまり、電圧比較回路ＶＣ１では、中点ＬＸの電圧をレベルダウンさせる。電圧比較回路ＶＣ２では、上記電圧比較回路ＶＣ３と同様に中点ＬＸの電圧をレベルアップさせる。もっとも、電圧比較回路ＶＣ２とＶＣ３は、高電圧と負電圧で動作するものを用いれば上記レベルシフトは不要となる。電圧比較回路ＶＣ１も昇圧した電圧で動作させれば、レベルシフトは不要となる。
【００３０】
図４の波形図に示すように高電圧側ＭＯＳＦＥＴＭ１がオフ状態のとき、インダクタＬＯの逆起電力により発生した電圧により負荷電流を形成している。重負荷時には上記ＭＯＳＦＥＴＭ１によって大きな負荷電流ＩＬを供給しているので、それがオフ状態にされたときにはインダクタＬＯにおいては同じ大きな電流ＩＬを維持させるように逆起電力を発生する。それ故、中点ＬＸの電位は、低電位側ＭＯＳＦＥＴＭ２のボディダイオード又はＭＯＳＦＥＴＭ２のオン抵抗での電圧降下分だけ接地電位０Ｖに対して常に負電圧にされている。しかしながら、軽負荷時には負荷側に消費される電流ＩＬが小さく、上記逆起電力が小さいので負荷側からインダクタＬＯを通して上記中点ＬＸ側に逆電流が流れて中点電位ＬＸを正電位にする。図３の軽負荷検出では、上記のような状態を検出する。遅延回路ＤＬ４での遅延時間ｔｄ４は、高電位側ＭＯＳＦＥＴＭ１をオフ状態にし、ＭＯＳＦＥＴＭ２をオン状態にした際に発生するリンギングの影響を排除するためのものである。
【００３１】
上記図３の軽負荷検出により、フリップフロップ回路ＦＦの出力信号ＦＦ−Ｑがハイレベルに変化し、スイッチＳＷ１とＳＷ２がｂ側に切り替えられる。したがって、次サイクルのデッドタイムが図５で説明するような軽負荷時のデッドタイムに切り替えられる。図５には、軽負荷時の波形図が示されている。軽負荷時には、中点ＬＸに存在するＭＯＳＦＥＴＭ２、Ｍ１のソース、ドレイン等の寄生容量が存在する。したがって、高電位側ＭＯＳＦＥＴＭ２がオン状態のときには、かかる寄生容量には入力電圧Ｖｉｎに対応した高電圧がチャージされている。上記高電位側ＭＯＳＦＥＴＭ１をオフ状態にしても、上記寄生容量からの電荷によって負荷電流の供給が行われ、中点ＬＸの電位は負荷電流ＩＬの大小に対応して低下する。つまり、負荷電流Ｉが小のときにはその立ち下がりも遅れる。
【００３２】
この実施例では、上記中点ＬＸの電位が基準電圧Ｖref2よりも低下したとき、低電位側ＭＯＳＦＥＴＭ２をオン状態にする。上記基準電圧Ｖref2は、低電位側ＭＯＳＦＥＴＭ２のソース，ドレイン間電圧よりも小さい電圧にされる。このようにＭＯＳＦＥＴＭ２のオンタイミングを遅らせることにより、寄生容量からの電荷を有効利用して負荷電流ＩＬの供給を続けることができので、高効率を図ることができる。つまり、上記中点ＬＸが十分高いときにＭＯＳＦＥＴＭ２をオンさせてしまうと、上記寄生容量の電荷を放電させる電力がＭＯＳＦＥＴＭ２によって消費されることになるので効率を悪化させる。
【００３３】
重負荷時には、上記寄生容量の電荷は、重負荷時の大きな負荷電流ＩＬによって直ちに放電されてしまい、低電位側ＭＯＳＦＥＴＭ２のボディダイオードによってインダクタＬＯの入力側（ＬＸ）が電圧クランプされてしまう。したがって、重負荷時にデッドタイムを長くすると、その間はボディダイオードによる大きな電圧損失が発生して効率が悪くなる。この実施例では、図４のようにデッドタイムｄｔ２を小さく設定し、上記のようなボディダイオードでの大きな電力ロス時間を最小にするものである。つまり、極力ＭＯＳＦＥＴＭ２のオンタイミングを速くし、そのドレイン，ソース間の小さなオン抵抗によって上記インダクタＬＯの入力側（ＬＸ）のクランプ電圧を小さくすることにより、高効率化を図るものである。
【００３４】
低電位側ＭＯＳＦＥＴＭ２をオフ状態にして、高電位側ＭＯＳＦＥＴＭ１をオン状態にまでのデッドタイムも、上記ＭＯＳＦＥＴＭ２のボディダイオードで電圧クランプが行われるので、デッドタイムｔｄ１も前記同様に短く設定し、極力早いタイミングでＭＯＳＦＥＴＭ２をオン状態にさせるものである。このように、重負荷時には、ＭＯＳＦＥＴＭ２でのボディダイオードによる電圧クランプ時間を必要最小に設定することにより、高効率化を実現することができる。
【００３５】
軽負荷時での低電位側ＭＯＳＦＥＴＭ２をオン状態にさせるタイミングは、図５のように負荷電流ＩＬの大小に応じて寄生容量の放電時間デッドタイムｔ１、ｔ２のように異なるように制御して、寄生容量の電荷を最大に有効利用することによって高効率化を図るようにすることができる。つまり、中点ＬＸの電位が低電位側ＭＯＳＦＥＴＭ２のソース，ドレイン間電圧以下になったときにかかるＭＯＳＦＥＴＭ２をオン状態にさせれば寄生容量の電荷を最大に有効利用し、ＭＯＳＦＥＴＭ２でのスイッチング損失を実質的に無くすことができる。
【００３６】
軽負荷時での高電位側ＭＯＳＦＥＴＭ１をオン状態にさせるタイミングも、負荷側からの逆流電流による寄生容量のチャージアップを基準電圧Ｖref1を用いた電圧比較回路ＶＣ１の出力により行われる。これにより、ＭＯＳＦＥＴＭ１でのスイッチング損失を実質的に無くすことができる。図５のように負荷電流ＩＬの大小に応じて中点ＬＸの立ち上がりが変化し、負荷電流ＩＬ小のものでは上記基準電圧Ｖref1に到達しない場合があるので、遅延回路ＤＬ３の遅延時間ｔｄ３によりＭＯＳＦＥＴＭ１のオンタイミングが制御される。このＭＯＳＦＥＴＭ１のオンタイミングも、上記インダクタＬＯを介して出力側のキャパシタＣＯからの逆流電流を利用して立ち上げること、つまりは前記寄生容量へのチャージアップを任せることにより、高効率化を実現することができる。このようにして、負荷電流の軽重に対応してデッドタイムを適切に制御することによりスイッチング電源の効率化を実現することができる。
【００３７】
上記中点ＬＸの寄生容量を充放電するＭＯＳＦＥＴＭ１及びＭ２でのスイッチング損失は、全体の損失に比べて無視できないばかりかスイッチング周波数が１ＭＨｚのように大きいものでは大きな割合を占めるものとなる。同様に、前記ＭＯＳＦＥＴＭ２でのボディダイオードで消費される無駄な電力もスイッチング周波数が１ＭＨｚのように大きいものでは、その期間が短くとも決して無視できないもとなる。この実施例のように負荷電流の軽重に対応してデッドタイムを切り替える発想は、高周波数でスイッチングされる同期整流型ＤＣ−ＤＣコンバータにおいては極めて有益なものとなる。
【００３８】
図６には、この発明に係るスイッチング電源の他の一実施例の回路図が示されている。この実施例では、前記負荷電流検出回路の検出信号を利用して、スイッチング電源の並列運転に好適な新たな機能が付加される。電圧比較回路ＶＣ５が新たに設けられる。この電圧比較回路ＶＣ５は、基準電圧Ｖref4を抵抗Ｒ３とＲ４で分圧した電圧と、上記抵抗Ｒ１，Ｒ２で分圧された出力電圧Ｖｏｕｔとを比較する。上記電圧比較回路ＶＣ４は、上記出力電圧Ｖｏｕｔの分圧電圧が上記分圧された基準電圧よりも小さきときには、ロウレベル（論理０）を出力する。この出力信号と前記負荷電流検出回路の出力信号とは、アンド（ＡＮＤ）ゲート回路Ｇ５に入力される。このアンドゲート回路Ｇ５の出力信号は、インバータ回路ＮＶ３により反転されてアンドゲート回路Ｇ６に伝えられる。前記スイッチＳＷ２を通して伝えられた駆動信号は、上記アンドゲート回路Ｇ６を介して前記ＭＯＳＦＥＴＭ２のゲートに伝えられる。
【００３９】
前記電圧比較回路ＶＣ１の出力信号は、ＰＷＭ信号とともにアンドゲート回路Ｇ８に供給される。このアンドゲート回路Ｇ８の出力信号が前記オアゲート回路Ｇ１の他方の入力に供給される。また、スイッチング電源の動作を制御する制御端子ＥＮが設けられ、かかる制御端子ＥＮを通した動作制御信号は、アンドゲート回路Ｇ７及び前記アンドゲート回路Ｇ６に入力される。上記アンドゲート回路Ｇ７は、レベルシフト回路ＬＳを通した駆動信号を選択的にＭＯＳＦＥＴＭ１のゲートに伝える動作を行う。言い換えると、制御端子ＥＮによりＭＯＳＦＥＴＭ１を強制的にオフ状態にして動作停止状態にさせる。上記アンドゲート回路Ｇ６も、上記制御端子ＥＮによりＭＯＳＦＥＴＭ２を強制的にオフ状態にして動作停止状態にさせる。
【００４０】
図７には、前記図６のスイッチング電源の動作の一例を説明するための波形図である。図７において、前記図３と同様に軽負荷時には中点ＬＸの電位が基準電圧Ｖref3よりも大きくなったときに軽負荷検出が行われる。この軽負荷検出信号が形成され、出力電圧Ｖｏｕｔが所望の電圧に到達していなく、前記電圧比較回路ＶＣ５の出力信号がハイレベルであるなら、アンドゲート回路Ｇ５の出力信号をハイレベルにし、インバータ回路ＮＶ３を通してアンドゲート回路Ｇ６の入力をロウレベルにする。これにより、ＭＯＳＦＥＴＭ２をオフ状態にさせる。なお、このことは、制御端子ＥＮがハイレベルにされており、スイッチング電源を動作状態にしていることを前提としている。
【００４１】
この実施例のスイッチング電源に設けられた新たな機能の１つは、出力電圧Ｖｏｕｔが所望の電圧に到達していなく、しかも軽負荷と判定されたならＭＯＳＦＥＴＭ２をオフ状態にすることである。このことは、後述するスイッチング電源の並列運転に不可欠のものとなる。このように軽負荷状態と判定されたタイミングでＭＯＳＦＥＴＭ２をオフ状態にすると、ＭＯＳＦＥＴＭ２を通して流れていた電流が遮断されて、中点ＬＸがフローティング状態となり、インダクタＬＯの逆起電圧等によるリンギングが発生する。この電圧が点線で示したように入力電圧Ｖｉｎに近く、正確には前記基準電圧Ｖref1よりも高くなると、電圧比較回路ＶＣ１がハイレベルの検出信号を形成し、ＭＯＳＦＥＴＭ１をオン状態にさせるという誤った駆動信号を形成してしまう。
【００４２】
このような誤動作を防止するために、前記アンドゲート回路Ｇ８が設けられている。アンドゲート回路Ｇ８は、ＰＷＭ信号がハイレベルであるときにゲートを開くので、上記のようなノイズに応答して電圧比較回路ＶＣ１が駆動信号をハイレベルにしても、その伝達を禁止するように動作する。また、図８の動作波形図のように、前記軽負荷検出のタイミングでＭＯＳＦＥＴＭ２をオフ状態にすると、逆流電流が大きいときには中点ＬＸがＰＷＭ信号がハイレベルになる前に基準電圧Ｖref1よりも高くなることがある。このときにも、上記アンドゲート回路Ｇ８によってＭＯＳＦＥＴＭ１が誤ってオン状態にされることが防止できる。つまり、ＰＷＭ信号がハイレベルであること及び中点ＬＸの電位が基準電圧Ｖref1により高くなった時点でＭＯＳＦＥＴＭ１をオン状態にするものである。点線で示すように逆流電流が小のときには、遅延回路ＤＬ３の遅延時間ｔｄ３を待ってＭＯＳＦＥＴＭ１がオン状態にさせられる。他は、前記図５で説明したのと同様である。
【００４３】
制御端子ＥＮは、スイッチング電源の動作制御信号を入力するために用いられる。１つのスイッチング電源のみで負荷回路に供給される電源電圧を形成する場合には、上記制御端子ＥＮは、例えば入力電圧Ｖｉｎのような電源電圧に供給されている。ゲート回路Ｇ６を電源電圧ＶＣＣで動作させるものでは、ＶｉｎをＶＣＣにレベルシフトするレベルシフト回路が設けられて、ゲート回路Ｇ６に動作制御信号が供給される。
【００４４】
図９には、この発明の他の一実施例の説明図が示されている。この実施例では、図９（Ａ）のように前記のようなスイッチング電源ＳＷ−ＲＥＧ１とＳＷ−ＲＥＧ２が並列動作させられる。つまり、２つのスイッチング電源ＳＷ−ＲＥＧ１とＳＷ−ＲＥＧ２の出力端子が接続されて、１つの負荷回路に対して動作電圧及び負荷電流を形成する。上記２つのスイッチング電源ＳＷ−ＲＥＧ１とＳＷ−ＲＥＧ２を同時に動作開始時に、図８（Ｂ）のように出力電圧Ｖｏｕｔ１とＶｏｕｔ２の立ち上がりは、前記ソフトスタート回路ＳＳで形成されたキャパシタのチャージアップ電圧に依存する。上記キャパシタの容量値のバラツキは、３０％〜４０％と大きいために出力電圧Ｖｏｕｔ１とＶｏｕｔ２の立ち上がり差電圧が存在する。
【００４５】
出力電圧Ｖｏｕｔ１とＶｏｕｔ２の立ち上がりに差電圧が存在すると、同図で実線で示した立ち上がりの遅い出力電圧Ｖｏｕｔ２を形成するスイッチング電源ＳＷ−ＲＥＧ２に向かって、同図で点線で示した立ち上がりの速い出力電圧Ｖｏｕｔ１を形成するスイッチング電源ＳＷ−ＲＥＧ１から逆流電流ｉｓが流れることなる。このとき、立ち上がりの速いスイッチング電源ＳＷ−ＲＥＧ１は、負荷回路に向けた負荷電流Ｉｏｕｔと、立ち上がりの遅いスイッチング電源ＳＷ−ＲＥＧ２に向けて流れる電流ｉｓを負担するととなり、過大な電流が流れて素子破壊ないし、保護回路が動作して上記のような並列運転を不可能にする。
【００４６】
更には、２つの電源ＳＷ−ＲＥＧ１とＳＷ−ＲＥＧ２を設けておいて、１つの電源ＳＷ−ＲＥＧ１を常時動作状態にして図９（Ｂ）のように実線で示した出力電圧Ｖｏｕｔを形成しておいて、負荷回路の負荷電流が大きくなったときに、制御端子ＥＮを利用してＳＷ−ＲＥＧ２が動作させようとすると、２つの電源ＳＷ−ＲＥＧ１とＳＷ−ＲＥＧ２に出力電圧Ｖｏｕｔのような大きな差電圧が発生した状態で、ＳＷ−ＲＥＧ２を起動させることになる。このときには、電源ＳＷ−ＲＥＧ１は、上記大きくなった負荷電流の他に上記ＳＷ−ＲＥＧ２に逆流する電流も負担するととなり、過大な電流が流れて素子破壊ないし、保護回路が動作して上記のような並列運転を不可能にする可能性が大きくなる。
【００４７】
しかしながら、前記図６に示したようなスイッチング電源を上記スイッチング電源ＳＷ−ＲＥＧ１とＳＷ−ＲＥＧ２として用いた場合には、上記ＳＷ−ＲＥＧ２において軽負荷モードであること、出力電圧Ｖｏｕｔが同図に点線で示した出力電圧Ｖｏｕｔ’に到達していないことを電圧比較回路ＶＣ５が検出し、ＭＯＳＦＥＴＭ１をオフ状態にするものである。これにより、上記のような逆流電流ｉｓの発生が禁止される。したがって、前記軽負荷検出信号及び電圧比較回路による出力電圧検出結果を用いてＭＯＳＦＥＴＭ２をオフ状態にするという機能を付加することにより、上記スイッチング電源ＳＷ−ＲＥＧ１とＳＷ−ＲＥＧ２のような並列運転を実現可能にすることができる。このような並列運転においては、小さな負荷電流のときには１つのスイッチング電源での動作が停止させられるから、１つのスイッチング電源で小さな負荷電流から大きな負荷電流までを形成する場合に比べて、高効率化を図ることができる。
【００４８】
図１０には、この発明に係るスイッチング電源の一実施例の構成図が示されている。この実施例のスイッチング電源は、太線枠で囲まれた部分が１つの半導体集積回路（ＩＣ）で構成される。この実施例では、前記ダイオードＤに代えてＰチャネルＭＯＳＦＥＴＭ３が昇圧回路を構成するスイッチ素子Ｍ３として用いられる。半導体集積回路装置には、高電位側ＭＯＳＦＥＴＭ１、低電圧側ＭＯＳＦＥＴＭ２及び上記ＭＯＳＦＥＴＭ３の他に、レベルシフト回路ＬＳ１，ＬＳ２、エラーアンプＥＡ、電圧比較回路ＣＭＰ、三角波発生回路ＴＷＧと制御回路ＣＯＮＴ等が形成される。インダクタＬＯ、ブートストラップ容量ＣＢ及びキャパシタＣＯと、前記分圧回路を構成する抵抗Ｒ１とＲ２もそれぞれ外部の単体素子で構成される。なお、上記ＭＯＳＦＥＴＭ２、Ｍ１は、同図で点線で示したようにそれぞれを半導体チップに形成し、それを上記制御回路ＣＯＮＴ等が形成される半導体チップとともに一体的にパッケージに内蔵させて、みかけ上１つの半導体集積回路装置（マルチチップモジュール）と見做せるようなものとしてもよい。
【００４９】
上記レベルシフト回路ＬＳ１は、上記ＰチャネルＭＯＳＦＥＴＭ３をオフ状態にさせる出力信号を形成する。レベルシフト回路ＬＳ２は、前記ＭＯＳＦＥＴＭ１の駆動信号を形成する。この実施例では、制御部分を半導体集積回路化し、ブートストラップ用スイッチ素子Ｍ３も内蔵することで、電源の部品数低減、小型化を実現できる。
【００５０】
図１１には、この発明に係るスイッチング電源の更に他の一実施例の構成図が示されている。同図においては、制御用ＩＣとドライバ用ＩＣの２つの半導体集積回路装置が用いられる。制御ＩＣとドライバＩＣには、例えば共通の動作電圧ＶＣＣが与えられる。この実施例のドライバＩＣは、入力電圧Ｖinに対応した高電圧であってもよい。このため、ドライバＩＣには、降圧電源回路Ｒｅｇが設けられて、前記ＶＣＣに対応した内部電圧が形成される。他の構成は、前記図１０の実施例と同様である。上記ドライバＩＣにおいても、ＭＯＳＦＥＴＭ２、Ｍ１は、同図で点線で示したようにそれぞれを半導体チップに形成し、それを制御回路ＤＣＴ等が形成される半導体チップとともに一体的にパッケージに内蔵させて、みかけ上１つの半導体集積回路装置（マルチチップモジュール）と見做せるようなものとしてもよい。
【００５１】
図１０及び図１１の実施例において、上記スイッチＭＯＳＦＥＴＭ１とＭ２の駆動信号を形成する半導体集積回路において、前記図１及び図６に示したような前記デッドタイムを制御するための負荷電流検出回路等が設けられる。そして、前記のようにスイッチング電源の並列運転に向けた制御端子ＥＮも設けられる。
【００５２】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、スイッチＳＷ１，ＳＷ２は、ＭＯＳＦＥＴを用いたトランスファゲートのようなアナログスイッチの他、論理ゲート回路により何れかの信号を伝達するもの等種々の実施形態を採ることができる。また、軽負荷のとき中点ＬＸの電位をモニタして前記スイッチＭＯＳＦＥＴＭ２、Ｍ１のオンタイミングを設定してデッドタイムを設定するもの他、予め決められた軽負荷時の平均的なデッドタイムで制御するようにしてもよい。上記各回路ブロックの具体的な構成は、種々の実施形態を採ることができるものである。この発明は、降圧型のようなスイッチング電源及びそれに用いられる半導体集積回路装置に広く利用できる。
【図面の簡単な説明】
【００５３】
【図１】この発明に係るスイッチング電源の一実施例を示す概略回路図である。
【図２】この発明に係るスイッチング電源の一実施例を示す回路図である。
【図３】図２のスイッチング電源の動作を説明するための波形図である。
【図４】図２のスイッチング電源の動作を説明するための他の波形図である。
【図５】図２のスイッチング電源の動作を説明するための他の波形図である。
【図６】この発明に係るスイッチング電源の他の一実施例を示す回路図である。
【図７】図６のスイッチング電源の動作を説明するための波形図である。
【図８】図６のスイッチング電源の動作を説明するための他の波形図である。
【図９】この発明の他の一実施例の説明図である。
【図１０】この発明に係るスイッチング電源の一実施例を示す構成図である。
【図１１】この発明に係るスイッチング電源の更に他の一実施例を示す構成図である。
【図１２】この発明に先立って検討されたスイッチング電源のブロック図である。
【図１３】図９のスイッチング電源を説明するための波形図である。
【符号の説明】
【００５４】
Ｍ１〜Ｍ３…ＭＯＳＦＥＴ、ＬＯ…インダクタ、ＣＯ…キャパシタ、ＣＢ…ブートストラップ容量、ＳＷ１，ＳＷ２…スイッチ、Ｇ１〜Ｇ８…ゲート回路、ＦＦ…フリップフロップ回路、ＤＬ１〜ＤＬ４…遅延回路、ＶＣ１〜ＶＣ５…電圧比較回路、ＮＶ１〜ＮＶ３…インバータ回路、Ｄ…ダイオード、ＥＡ…エラーアンプ、ＴＷＧ…三角波発生回路、ＣＯＮＴ…制御回路、Ｒ１〜Ｒ４…抵抗、Ｒｅｇ…電源回路、ＬＳ，ＬＳ１，２…レベルシフト回路。
【図１】
2007110845.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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