(57)【要約】【課題】プレメタル誘電体を含む半導体構造および半導体構造にプレメタル誘電体を堆積形成する方法を実現する。【解決手段】本発明は、各構成要素２、３、４、９、１１を表面に有する基板１を有し、上記各構成要素２、３、４、９、１１は、少なくとも一つのギャップを形成するように互いに離間されており、上記ギャップは、層の有利な組み合わせにより充填され、上記組み合わせが、少なくともスピンオン形成用の誘電体１４の層を含み、さらに、他の絶縁層が配置、または、リンがドープされたシリケートガラスの層１６が配置されているプレメタル誘電体を含む半導体構造に関する。上記の各層の組み合わせの使用により、上記ギャップの充填において、ボイド１７の発生の抑制または防止できて、上記半導体構造では、化学的および／または機械的および／または電子的に有利な各特性が得られる。【選択図】図５
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【特許請求の範囲】
【請求項１】
各構成要素を表面に備えた基板を有し、
上記各構成要素は、少なくとも一つのギャップを上記各構成要素間に形成するように互いに離間され、
上記ギャップは、上記基板上にて、第１層および第２層により充填され、
上記第１層は、上記基板上に配置された内貼り層であり、
上記第２層は、上記第１層上に配置され、スピンオン形成用の誘電体の層であるプレメタル誘電体を含む半導体構造。
【請求項２】
ボロン−リン−シリケートガラスの層が、上記スピンオン形成用の誘電体の層の上に配置されている、請求項１に記載のプレメタル誘電体を含む半導体構造。
【請求項３】
上記第１層は、窒化シリコンまたは酸化窒化シリコンを含む、請求項１に記載のプレメタル誘電体を含む半導体構造。
【請求項４】
リンがドープされたガラス層が、上記内貼り層と上記スピンオン形成用の誘電体の層との間に配置されている、請求項３に記載のプレメタル誘電体を含む半導体構造。
【請求項５】
上記第１層は、リンがドープされたガラスを含む、請求項１に記載のプレメタル誘電体を含む半導体構造。
【請求項６】
上記各構成要素は、各ゲートスタックを含む、請求項１に記載のプレメタル誘電体を含む半導体構造。
【請求項７】
上記各構成要素は、各ゲートスタックおよび各ビットコンタクト部を含み、
上記各ビットコンタクト部は、それぞれ、互いに隣り合う２つの各ゲートスタックの間に配置され、
上記各ビットコンタクト部は、上記各ビットコンタクト部の２つにより上記ギャップを設けるように配置されている、請求項１に記載のプレメタル誘電体を含む半導体構造。
【請求項８】
各構成要素を表面に備えた基板を有し、
上記各構成要素は、少なくとも一つのギャップを上記各構成要素間に形成するように互いに離間され、
上記ギャップは、第１層により部分的に充填され、
上記第１層は、スピンオン形成用の誘電体の層であり、
上記第１層上に第２層が形成され、
上記第２層は、ボロン−リン−シリケートガラスの層である、プレメタル誘電体を含む半導体構造。
【請求項９】
絶縁性層が、上記第１層の下側に配置されている、請求項８に記載のプレメタル誘電体を含む半導体構造。
【請求項１０】
各構成要素を表面に備えた基板を有し、
上記各構成要素は、少なくとも一つのギャップを上記各構成要素間に形成するように互いに離間され、
上記ギャップは、上記基板上に形成された第１層により充填され、
上記第１層は、リンがドープされたシリケートガラスの層であり、
上記第１層上に第２層が形成され、
上記第２層は、スピンオン形成用の誘電体の層である、プレメタル誘電体を含む半導体構造。
【請求項１１】
絶縁性層が、上記第１層の下側の上記ギャップ内に配置されている、請求項１０に記載のプレメタル誘電体を含む半導体構造。
【請求項１２】
請求項１に記載の半導体構造にプレメタル誘電体を形成するための形成方法であって、
少なくとも一つのギャップを形成するように互いに離間されている、各構成要素を表面に備えた基板を配置し、
上記基板上に内貼り層として堆積成長させた第１層と、上記第１層上に、スピンオン形成用の誘電体から形成した第２層とにより、上記ギャップを充填する、各工程を有する半導体構造にプレメタル誘電体を形成する形成方法。
【請求項１３】
ボロン−リン−シリケートガラスの層を、スピンオン形成用の誘電体の層上に堆積成長させる工程を有する、請求項１２に記載の半導体構造にプレメタル誘電体を形成する形成方法。
【請求項１４】
上記内貼り層は、窒化シリコン層であり、
リンがドープされたガラス層を、上記内貼り層上に堆積成長させ、
上記スピンオン形成用の誘電体の層を、上記リンがドープされたガラス層上に形成する、請求項１２に記載の半導体構造にプレメタル誘電体を形成する形成方法。
【請求項１５】
上記内貼り層である上記第１層は、上記基板上に堆積成長させた、リンがドープされたガラス層であり、
上記スピンオン形成用の誘電体の第２層を、上記リンがドープされたガラス層上に形成する、請求項１２に記載の半導体構造にプレメタル誘電体を形成する形成方法。
【請求項１６】
窒化物層を、上記基板上に堆積成長させ、
スピンオン形成用の誘電体の層を、上記窒化物層上に形成する、請求項１２に記載の半導体構造にプレメタル誘電体を形成する形成方法。
【請求項１７】
上記各構成要素は、各トランジスタの各ゲートスタックを含み、
上記スピンオン形成用の誘電体の層を、上記各ゲートスタックの間に形成する、請求項１２に記載の半導体構造にプレメタル誘電体を形成する形成方法。
【請求項１８】
上記各構成要素は、各ゲートスタックおよび各ビットコンタクト部を含み、
上記各ビットコンタクト部を、互いに隣り合う２つの各ゲートスタックの間に配置して、それぞれ、配列し、
上記上記スピンオン形成用の誘電体の層を、上記各ビットコンタクト部の間、および上記各ゲートスタックの間に形成する、請求項１２に記載の半導体構造にプレメタル誘電体を形成する形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プレメタル誘電体を含む半導体構造および半導体構造にプレメタル誘電体を堆積形成する形成方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造では、その寸法が縮小化されるに伴い、ＲＣ遅延やクロストークを最小にするために、交差する各主要部構成や、上記装置の各構成要素の間での電気的な絶縁状態を的確に形成するための誘電体層を提供するという問題を解決するための試みが数多くなされてきた。
【０００３】
上記問題を解決するための一方法は、従来からの二酸化ケイ素または窒化ケイ素といった誘電体より、誘電率が小さい（低ｋ誘電体）材料を用いた誘電体層を形成することである。
【０００４】
特に、互いに交差する各金属層を含む、ウエハプロセスの後半部（バックエンドライン、ＢＥＯＬ）のモジュールを形成し始めるときに、誘電体層は、一般に、基板上にて、ウエハプロセスの前半部（フロントエンドライン、ＦＥＯＬ）にて形成された、導電体である各ゲートスタック（各ゲート積層体）といった、上記装置の各構成要素の間や、上記構成要素と上記交差する各金属層の第１金属層またはＢＥＯＬにて形成される金属層との間に形成される。
【０００５】
上記装置の構成と、上記交差する金属層との間に充填される上記誘電体層は、プレメタル誘電体（ＰＭＤ）として知られている。例えば、ボロン−リン−シリケートガラスが、上記半導体構造の各構成の間のギャップを充填するために使用される。純粋な酸化ケイ素では、約１４００℃で流動化し始めるガラス酸化物の流動化温度を、ボロンまたはリンのシリケートの流動化温度である約８００℃に低下させるために添加された、ボロンおよびリンを備えた二酸化ケイ素は、化学気相堆積成長法による堆積成長によって形成される。
【０００６】
スピンオン（塗膜）形成法によって提供される各層は、各スペース間や各ギャップ間を的確に充填することができるが、上記スピンオン形成法による各層は、通常、多孔質であり、縮みや、層クラッキングや、工程温度の不安定性といった問題に影響され易い各製造工程の間に組み入れ難いものである。
【０００７】
的確なギャップ充填という課題は、上記各ギャップの幅に対する高さの比であるアスペクト比が、約１を超える場合に、特に困難なものになる。
【０００８】
化学気相堆積成長法によって、半導体基板上にて、ギャップ充填をプレメタル誘電体により形成するために、熱的化学気相堆積成長法を大気圧未満にて用いることが、特許文献１に開示されている。上記大気圧未満での熱的化学気相堆積成長法は、炭素含有の有機金属または有機シリコン前躯体、オゾン、および各ドーパント源を含んでいる。
【０００９】
炭素含有の有機金属または有機シリコン前躯体は、テトラメチルシクロテトラシロキサンまたは他の環状のシロキサン類といったシクロシロキサンを含んでいてもよい。リンのドーパントは、ナトリウムおよびカリウムといったアルカリ金属に対するゲッタ（アルカリ金属の捕捉材）に添加される。リンに加えて、他のドーパントが、熱的なダメージを回避できる工程温度や工程時間にて、上記層を、比較的容易に再流動化させるように添加される。
【特許文献１】米国特許第６，５３１，４１２号公報（登録日：２００３年０３月１１日）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の構成では、上記アスペクト比が増加するに伴い、ボイド形成が、より生じ易くなり、より良い再流動化（リフロー）が必要になることがあるという課題を生じている。
【００１１】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、改善された均一性を備えた、プレメタル誘電体を含む半導体構造を提供することにある。本発明の他の目的は、ボイドの少ない、プレメタル誘電体を含む半導体構造を提供することである。
【００１２】
さらに、本発明のさらに他の目的は、低減された工程時間にて、高アスペクト比の構造体に充填されるために使用可能な、半導体構造に対しプレメタル誘電体を堆積形成する形成方法を提供することである。
【００１３】
本発明のさらに他の目的は、上記半導体構造の基板に組み込まれた電子部品に対するドーパントの影響が低減された、半導体構造へのプレメタル誘電体を提供することである。
【００１４】
本発明では、上記の各目的および他の各目的の一つまたは幾つかが達成される。
【課題を解決するための手段】
【００１５】
本発明に係るプレメタル誘電体を含む半導体構造は、上記課題を解決するために、各構成要素を表面に備えた基板を有し、上記各構成要素は、少なくとも一つのギャップを上記各構成要素間に形成するように互いに離間され、上記ギャップは、少なくとも第１層および第２層により充填され、上記第１層は、上記基板上に配置された内貼り層であり、上記第２層は、上記第１層上に配置され、スピンオン形成用の誘電体からなっている。
【００１６】
さらに、本発明に係るプレメタル誘電体を含む他の半導体構造は、上記課題を解決するために、各構成要素を表面に備えた基板を有し、上記各構成要素は、少なくとも一つのギャップを上記各構成要素間に形成するように互いに離間され、上記ギャップは、第１層により充填され、上記第１層は、スピンオン形成用の誘電体の層であり、上記第１層上に第２層が堆積されて形成され、上記第２層は、上記第１層上に堆積されて形成されたボロン−リン−シリケートガラスである。
【００１７】
本発明に係るプレメタル誘電体を含むさらに他の半導体構造は、上記課題を解決するために、各構成要素を表面に備えた基板を有し、上記各構成要素は、少なくとも一つのギャップを上記各構成要素間に形成するように互いに離間され、上記ギャップは、上記基板上にて堆積形成された第１層により充填され、上記第１層は、リンがドープされたシリケートガラスであり、上記第１層上に第２層が堆積されて形成され、上記第２層は、スピンオン形成用の誘電体の層である。
【００１８】
さらに、本発明に係る上記各半導体構造の何れかにプレメタル誘電体を堆積形成するための形成方法は、上記課題を解決するために、少なくとも一つのギャップを形成するように互いに離間されている、各構成要素を表面に備えた基板を配置し、上記基板上に内貼り層として堆積成長させた第１層と、上記第１層上に、スピンオン形成用の誘電体から形成した第２層とにより、上記ギャップを充填する、各工程を有する。
【００１９】
本発明は、例えばダイナミックランダムアクセスメモリといったメモリ装置にとって有利なものにできる、ギャップ充填特性を改善したプレメタル誘電体を含む半導体構造を提供するという技術思想に基づくものである。
【００２０】
さらに、本発明は、二つの近接した、互いに隣り合う各ゲートコンタクト部、特に二つの各ゲートビットコンタクト部の間のギャップに対して、プレメタル誘電体を充填するという技術思想に基づくものである。
【００２１】
本発明は、メモリ装置の二つの各ゲートビットコンタクト部の間の、例えば高アスペクト比のギャップを充填するために使用される、ギャップ充填特性を改善した半導体構造に対するプレメタル誘電体の充填材を供給するという利点を提供するものである。
【００２２】
本発明の他の特徴や目的については、添付した各図面と結合された後述の詳細な説明から明らかであろう。
【発明の効果】
【００２３】
本発明に係るプレメタル誘電体を含む半導体構造およびその形成方法は、以上のように、表面に複数の構成要素を有する基板を有し、上記各構成要素は、少なくとも一つのギャップを形成するように互いに離間されており、上記ギャップは、少なくとも第１層および第２層とにより充填され、上記第１層は、上記基板上に配置された内貼り層であり、上記第２層は、上記第１層上に配置されている構成および方法である。
【００２４】
それゆえ、上記構成および方法は、ギャップ内を第１層と第２層とにより分けて充填するので、上記ギャップが高アスペクト比（１を超える）場合でも、層毎の形成時の上記ギャップのアスペクト比を見掛け上低減できるので、上記ギャップ内に充填される充填物である第１層および第２層中へのボイドの発生を抑制できる。
【００２５】
この結果、上記構成は、上記ギャップを高アスペクト比として小型化を図っても、ボイドに起因する電気特性の悪化や、経年特性の劣化を低減できて、半導体構造の各特性を向上できるという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
本発明のプレメタル誘電体を含む半導体構造および上記プレメタル誘電体を半導体構造に堆積形成する方法に係る各実施形態について図１ないし図５に基づいて説明すると以下の通りである。なお、本発明は、下記の各実施形態に限定されるものではなく、種々な他の条件や、種々な他の実施形態により実施され得るものであることは明らかであろう。
【００２７】
本発明については、シリコンまたは例えばガリウムヒ素といった他の半導体材料からなる基板１を備えた半導体構造を用いて説明される。上記基板１は、各構成要素としての、柱状の各ゲートスタック（ゲート積層体）２、３、４を含んでいる。上記各ゲートスタック２、３、４は、基板１の表面５の上にそれぞれ配置されている。
【００２８】
上記各ゲートスタック２、３、４は、それらの各側壁において、スペーサ部６をそれぞれ有している。上記スペーサ部６は、窒化シリコンにより形成されていてもよく、上記各ゲートスタック２、３、４の各側壁の全面を覆うものであってもよい。
【００２９】
上記各ゲートスタック２、３、４は、それぞれ、ゲート電極、および、上記ゲート電極と基板１の表面５との間に配置されたゲート誘電体層を備えていてもよい。上記ゲート電極は、ポリシリコンから構成されていてもよく、上記ゲート誘電体層は、高ｋ（高誘電体率）材料から構成されてもよい。
【００３０】
上記各ゲートスタック２、３、４は、基板１に組み入れられた、例えばトランジスタといった電子部品の制御用のコンタクト部（接続部）を構成してもよい。上記トランジスタのソース領域８およびドレイン領域７が、基板１の表面５に互いに隣り合って、かつ、一つのゲートスタック２の互いに対面する各側面の各位置にて、上記ゲートスタック２の少なくとも部分的な下側の各位置にそれぞれ配置されている。
【００３１】
ドレイン領域７およびソース領域８は、第１のゲートスタック２の下側にそれぞれ配置されている。他の各ゲートスタック３、４のドレインおよびソースの各領域については、図１では図示されていない。
【００３２】
第１のゲートスタック２および第２のゲートスタック３の間には、ビットコンタクト部９が配置されている。ビットコンタクト部９は、基板１の表面５から、第１のゲートスタック２および第２のゲートスタック３の間を延び、第１のゲートスタック２および第２のゲートスタック３の上側の所定の高さまで延びている。
【００３３】
ビットコンタクト部９は、ポリシリコンからなっていてもよい。ビットコンタクト部９は、第１のトランジスタ１０のソース領域８に対して電気的に接続されている。ドレイン領域７は、メモリ装置のメモリセルにあるキャパシタといった電気素子に対して接続されている。
【００３４】
別のさらなるビットコンタクト部１１が、第３のゲートスタック４と図示されていない他のゲートスタックとの間に配置されている。第１および第２の各ビットコンタクト部９、１１は互いに同様な形状を有している。第１および第２の各ビットコンタクト部９、１１の間には、ギャップ１２が配置されている。ギャップ１２は、第２および第３の各ゲートスタック３、４の各スペーサ部６の間を下降し、基板１の表面５に達するように延びている。
【００３５】
本発明の半導体構造の表面は、内貼り層（ライナー層）１３により覆われ（カバーされ）ている。内貼り層１３は、基板１の表面５、スペーサ部６の露出表面、各ゲートスタック２、３、４の露出表面、並びに、第１および第２の各ビットコンタクト部９、１１の露出表面の全面を覆っている。内貼り層１３は、例えば、窒化シリコン、二酸化シリコン、酸化窒化シリコンといった絶縁体層からなっている。本発明の半導体構造は、上記半導体構造の全面を覆う内貼り層１３上に配置された、スピンオン形成用の誘電体１４によって充填されている。
【００３６】
スピンオン形成用の各誘電体材料としては、例えばシルセスキシオキサン（ＳＳＱ）系材料、シリケート系材料、有機ポリマー、および、アモルファスカーボンが知られている。さらに、スピンオン形成用のガラス類を、上記半導体構造を充填するスピンオン形成用の誘電体として使用してもよい。
【００３７】
誘電体１４の堆積形成においては、スピンオン形成用の誘電体材料を、上記半導体構造の表面上に注ぎ、上記半導体構造を、上記スピンオン形成用の誘電体材料が上記半導体構造の表面上において均一に分布するまで回転させる。上記スピンオン形成用の誘電体材料を用いると、上記半導体構造を上記誘電体材料によって充填することを室温にて可能となる。
【００３８】
上記スピンオン形成用の誘電体を固定化するために、水蒸気環境にて約４００℃に上記上記スピンオン形成用の誘電体を加熱する加熱工程が実施される。その上、さらなる加熱工程において、上記スピンオン形成用の誘電体を、窒素環境下にて５５０℃に加熱し、硬化させる。
【００３９】
次に続く工程ステップでは、スピンオン形成用の誘電体１４の表面は、化学機械的研磨（ＣＭＰ）によって平坦化される。さらに、次の工程ステップでは、上記各ビットコンタクト部９、１１は、その各頂部が露出するように、上記誘電体１４が開口され、各ビット線に電気的に接続される。さらに次に続く各工程ステップにより上記半導体構造は、ダイナミックランダムアクセスメモリとすることができる。
【００４０】
本実施形態では、絶縁性の内貼り層とスピンオン形成用の誘電体が、高いアスペクト比を有する各ギャップを充填するために使用される。本実施形態においては、ギャップは、メモリ装置の２つの各コンタクトビットの間に設けられる。しかしながら、高いアスペクト比を有する各ギャップのための充填材料として、絶縁性の内貼り層とスピンオン形成用の誘電体とを使用することは、本実施形態に限定されるものではなく、各ギャップが配置された、どのような装置や基板の構造に使用することができる。
【００４１】
図２は、基板１、スペーサ部６を有する各ゲートスタック２、３、４、および各ビットコンタクト部９、１１に係る、本発明の半導体構造の他の実施形態を図示している。上記半導体構造の表面は、内貼り層１３によって覆われている。上記内貼り層１３は、二酸化シリコンまたは窒化シリコンにより形成されてもよい。
【００４２】
上記内貼り層１３は、リン−シリケートガラス（ＰＳＧ）層１５により覆われている。上記ＰＳＧ層１５は、上記半導体構造の表面を覆い、上記第１および第２の各ビットコンタクト部９、１１の間に配置されたギャップ１２の高さに対して、より低い高さになっている。
【００４３】
上記ＰＳＧ層１５は、圧力が約２００トール、温度が約４８０℃での化学気相堆積成長法にて堆積形成してもよい。上記ＰＳＧ層１５の厚さは、５０ｎｍより小さく、好ましくは２５ｎｍ程度である。その上、上記シリケートガラスは、約５重量％のリンを含んでいてもよい。上記内貼り層１３は、約５ｎｍから約１０ｎｍまでの間の厚さを有していてもよい。
【００４４】
次の工程ステップでは、図３に示すように、スピンオン形成用の誘電体１４が、上記半導体構造上に堆積形成される。スピンオン形成用の誘電体を堆積形成するためには、図１に示したスピンオン形成用の誘電体の形成にための同様な各工程ステップが使用される。スピンオン形成用の誘電体の厚さは、６００ｎｍ程度であってもよい。
【００４５】
上記半導体構造上に、スピンオン形成用の誘電体を注ぎ、均一に分布させた後、２つの各加熱工程ステップが、スピンオン形成用の誘電体の固定化のために使用される。第１の加熱工程ステップでは、スピンオン形成用の誘電体は、水蒸気環境にて、約４００℃にまで加熱される。第２の加熱工程ステップにおいては、上記スピンオン形成用の誘電体は、窒素環境内にて５５０℃にまで加熱され硬化される。
【００４６】
本実施形態では、上記半導体構造、特にギャップ１２を充填することは、第１層として絶縁性の内貼り層１３、第２層としてＰＳＧ内貼り層１５、および第３層としてのスピンオン形成用の誘電体１４を含んでいる。
【００４７】
本実施形態によれば、絶縁性の内貼り層１３を省き、ＰＳＧ内貼り層１５を、上記半導体構造の表面上に直接的に堆積形成してもよい。スピンオン形成用の誘電体１４の表面は、さらなる工程ステップにて加工されてもよい。上記半導体構造は、各ビットコンタクト部９、１１を各ビット線に接続することで、ＤＲＡＭの製品にしてもよい。スピンオン形成用の誘電体１４の表面は、化学機械的研磨によって平坦化されてもよい。
【００４８】
図２および図３の例は、半導体構造のギャップ１２を、絶縁性の内貼り層１３、ＰＳＧ内貼り層１５、およびスピンオン形成用の誘電体１４によって充填することを説明している。絶縁性の内貼り層１３は、例えば窒化シリコンから形成されている。ＰＳＧ内貼り層１５は、スピンオン形成用の誘電体１４と基板１との間の界面状態を改善する機能を有している。特に、ＰＳＧ内貼り層１５は、ナトリウムなどのアルカリ金属元素のゲッタとして機能する。それゆえ、ナトリウムを用いても、充分な分離・絶縁状態を得ることができる。
【００４９】
図４および図５は、半導体構造のギャップを充填するために使用される２つの各工程ステップに係る他の実施形態を示している。上記ギャップ１２には、上記ギャップ１２のアスペクト比を小さくするために、第１充填材としてのスピンオン形成用の誘電体１４が使用されて充填され、続いて、ボロン−リン−シリケートガラスの充填により上記ギャップ１２の充填が完了される。
【００５０】
この工程は、高いアスペクト比を有するギャップ１２であっても、スピンオン形成用の誘電体１４による、ギャップ１２への部分的な充填が確実化および短時間化できるという利点を有している。
【００５１】
しかしながら、スピンオン形成用の誘電体１４の機械的および／または化学的に特性が不十分な場合がある。この場合では、上記ギャップ１２の上部は、ＢＰＳＧ層１６によって充填される。部分的に充填されたギャップ１２における残りのギャップ１２のアスペクト比が小さくなっている。このため、残りのギャップ１２に対して、ＢＰＳＧ層１６の充填を完了しても、ＢＰＳＧ層１６内でのボイド（空隙）１７の発生を、抑制または防止できる。その上、上記ボイド１７は、その容量において、ＢＰＳＧ層１６への硬化工程およびアニール工程により解消または低減される。
【００５２】
図４は、半導体構造の要部断面図を示す。上記半導体構造は、例えば、半導体ウエハといった基板１を有している。上記基板１には、基板１の表面上に配置された、各メモリセル、各トランジスタ１０、各ゲートスタック２、３、４を備えている。各トランジスタや各キャパシタとしての電子部品は、基板１内に配置されてもよい。基板１および半導体構造は、ＤＲＡＭメモリに加工されてもよい。
【００５３】
上記各ゲートスタック２、３、４は、それぞれ、それらの互いに対面する位置に、それぞれ各スペーサ部６を有している。第１および第２の各ゲートスタック２、３の間には、第１のビットコンタクト部９が、基板１の表面５に導かれるように設けられている。
【００５４】
上記第１のビットコンタクト部９は、第１および／または第２のゲートスタック２、３によって切り換え可能なトランジスタに対し、電気的に接続されている。第２のビットコンタクト部１１は、第３のゲートスタック４と、図示されていない他のゲートスタックとの間に配置されるように構成されている。第２のビットコンタクト部１１も、例えば、トランジスタといった電子部品に対し電気的に接続されるように設けられている。
【００５５】
窒化物の内貼り層、または二酸化シリコンの内貼り層といった絶縁性の内貼り層１３により、基板１の露出表面、スペーサ部６の露出表面、第１、第２および第３の各ゲートスタック２、３、４の露出表面、第１および第２の各ビットコンタクト部９、１１の露出表面は覆われている。
【００５６】
上記絶縁性の内貼り層１３上に、スピンオン形成用の誘電体１４が堆積形成される。第１および第２の各ビットコンタクト部９、１１の間において、ギャップ１２は、スピンオン形成用の誘電体１４により部分的に充填されるようになっている。上記部分的な充填では、スピンオン形成用の誘電体１４は、各ゲートスタック２、３、４の頂部より高いレベル（基板１の表面５と平行な水平）位置まで充填される。
【００５７】
上記スピンオン形成用の誘電体１４は、半導体構造の表面上に注がれ、基板１を回転させることにより、均一に分布するように塗布される。その後、スピンオン形成用の誘電体１４は、酸化雰囲気中にて約４００℃の温度にて処理される。さらに、第２の温度工程では、上記スピンオン形成用の誘電体１４は、不活性環境中にて、約５５０℃まで加熱される。
【００５８】
上記スピンオン形成用の誘電体１４により、ギャップ１２のアスペクト比は低減され、上記ギャップ１２は、図４に示されるように、より小さなアスペクト比のものに変換される。このような第１の充填ステップにより、ギャップ１２のアスペクト比が低下するので、ボロン−リン−シリケートガラス（ＢＰＳＧ）からなる第２層によっても、上記ギャップ１２の充填を完了できる。上記ギャップ１２のアスペクト比の低下により、ボイド１７の発生が防止、または、図５に示されるように、ボイド１７の発生が抑制された、ＢＰＳＧ層１６を、堆積形成できる。
【００５９】
上記ＢＰＳＧ層１６は、大気圧未満での熱的化学気相堆積成長法（ＳＡＣＶＤ）によって堆積形成される。上記堆積形成では、堆積速度が小さいとき、温度約５００℃、圧力約２００トールが用いられる。上記ＢＰＳＧ層１６の厚さは、約６００ｎｍであってもよい。ＢＰＳＧ層１６は、例えば、約５重量％のボロン、約４．４重量％のリンを含んでいてもよい。
【００６０】
もし、第１および第２の各ビットコンタクト部９、１１の間での、部分的に充填されたギャップ１２の高アスペクト比の理由により、ボイド１７が発生したとき、上記ボイド１７を、後のアニール処理により除去、または、上記ボイド１７の少なくとも容積を、後のアニール処理により低減することができる。
【００６１】
それゆえ、上記ＢＰＳＧ層１６の再堆積の残りにてボイドを充填するための、より低いリフロー温度での、堆積後の再堆積ステップを用いることが、最小の熱処理によって熱的なダメージを回避できるので望ましい。
【００６２】
その上、ボロンやリンの各ドーパント濃度を、上記ＢＰＳＧ層１６のリフローに要求される温度を低下させるために、変更してもよい。このことから、本実施形態では、ボロンの濃度や、リンの濃度については変更してもよい。
【００６３】
さらなる各工程ステップでは、上記ＢＰＳＧ層１６の表面を化学機械的研磨工程によって平坦化してもよい。その上、各ビットコンタクト部９、１１を各ビット線に接続し、さらなる各工程ステップによって、ＤＲＡＭを製造してもよい。
【００６４】
本発明については、メモリ装置を製造するため、特に、２つの各ゲートスタック３、４と、２つの各ビットコンタクト部９、１１との間のギャップ１２を充填するための各例を用いて説明した。
【００６５】
しかしながら、本発明は、絶縁性層、特に、誘電体材料により充填されるべきギャップ、特に高アスペクト比を備えたギャップを備えた、どのような技術分野に対しても使用できる。このことから、本発明は、ナノテクノロジーのどのような適用分野にも使用することが可能なものである。
【００６６】
本実施形態においては、第１ステップにて、ギャップ１２の全体を、スピンオン形成用の誘電体１４により完全に充填し、次のステップにて、各ビットコンタクト部９、１１との間に、さらなるギャップを提供するために所定レベルまでの凹部を形成してもよい。スピンオン形成用の誘電体への凹部形成には、ウエットまたはドライのエッチングを用いることができる。
【００６７】
本実施形態では、図２ないし図５に例示されている絶縁性の内貼り層１３を省くことができる。このことから、本発明の基本的な技術思想は、高アスペクト比を備えたギャップを、少なくとも二層の充填材により充填することである。上記二層の一つは、イオン、特にナトリウムイオンをゲッタリング（捕捉）するために、リンがドープされたシリケートガラスを含む。
【００６８】
本実施形態においては、半導体構造の表面上に直接的に堆積形成される第１層が、リン−シリケートガラスから形成され、上記第１層上に配置される第２層が、スピンオン形成用の誘電体である。
【００６９】
本発明の他の実施形態では、上記第１層が、スピンオン形成用の誘電体から形成されており、上記第１層上に配置された上記第２層が、リンがドープされたシリケートガラス、特に、ボロン−リン−シリケートガラス層によって形成されている。
【００７０】
上記の各実施形態に係る各組み合わせは、高アスペクト比を備えたギャップを完全に充填する充填材料を提供し、上記充填された充填材中において、ボイドが発生することを防止、または少なくともボイド発生を抑制および／または低減できるという利点を有している。
【００７１】
その上、リンを含むバリア層を、イオン、例えばナトリウムイオンをゲッタリングする位置に配置して、半導体構造の電気特性を改善してもよい。
【産業上の利用可能性】
【００７２】
本発明に係るプレメタル誘電体を含む半導体構造および半導体構造にプレメタル誘電体を形成する形成方法は、ギャップを高アスペクト比として小型化および高密度化を図っても、上記ギャップ内に充填される、例えば誘電体内でのボイドの発生を抑制できる。
【００７３】
よって、本発明は、半導体構造における、ボイドの発生に起因する電気特性の悪化や、経年特性の劣化を低減できて、半導体構造の各特性を向上できるから、半導体構造を備えたメモリやプロセッサ等の電子部品といった半導体分野に好適に利用できる。
【図面の簡単な説明】
【００７４】
【図１】プレメタル誘電体の充填材を備えた半導体構造の要部断面図である。
【図２】第１層および第２層を備えた半導体構造の要部断面図である。
【図３】誘電体材料により充填された図２に示す半導体構造の要部断面図である。
【図４】スピンオン形成用の誘電体により、層状に部分的に充填された半導体構造の要部断面図である。
【図５】ＢＰＳＧ−ガラスのさらなる層によりカバーされた図４に示す半導体構造の要部断面図である。
【符号の説明】
【００７５】
１    基板
２    第１ゲートスタック
３    第２ゲートスタック
４    第３ゲートスタック
５    基板の表面
６    スペーサ部
７    ドレイン領域
８    ソース領域
９    第１ビットコンタクト部
１０    第１トランジスタ
１１    第２ビットコンタクト部
１２    ギャップ
１３    内貼り層
１４    スピンオン形成用の誘電体（ＳＯＤ）
１５    第２層
１６    ＢＰＳＧ層（ボロン−リン−シリケートガラス層）
１７    ボイド
【図１】
2007110128.tif 000003
【図２】
2007110128.tif 000004
【図３】
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【図４】
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【図５】
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