(57)【要約】【課題】  本発明は、プラズマアタックと水素（Ｈ２）の浸透を防止してセルと周辺回路の誤動作を防止するための半導体素子の製造方法を提供することを目的としている。【解決手段】  半導体素子の製造方法に関するものであり、セル領域及び周辺領域が定義された半導体基板上にトンネル酸化膜及びポリシリコン膜を形成した後、周辺領域のポリシリコン膜、トンネル酸化膜及び半導体基板の一部をエッチングして周辺領域に第１トレンチを形成し、第１トレンチが埋め込まれるように全体構造上に第１絶縁膜を形成した後、セル領域の第１絶縁膜、第１ポリシリコン膜、トンネル酸化膜及び半導体基板の一部をエッチングしてセル領域に第２トレンチを形成する。その後、第２トレンチ内に側壁酸化膜及び窒化膜を形成して側壁酸化膜と窒化膜が積層されるようにした後、第２トレンチ内に第２絶縁膜を埋め込んで素子分離膜を形成することにより、プラズマアタックと水素（Ｈ２）の浸透を防止してセルと周辺回路の誤動作を防止し得る。【選択図】      図５
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【特許請求の範囲】
【請求項１】
セル領域及び周辺領域が定義された半導体基板上に、トンネル酸化膜及びポリシリコン膜を形成した後、上記周辺領域の上記ポリシリコン膜、トンネル酸化膜及び半導体基板の一部をエッチングして上記周辺領域に第1トレンチを形成する段階と、
上記第1トレンチが埋め込まれるように全体の構造上に第1絶縁膜を形成した後、上記セル領域の上記第1絶縁膜、第1ポリシリコン膜、トンネル酸化膜及び半導体基板の一部をエッチングして上記セル領域に第2トレンチを形成する段階と、
上記第2トレンチ内に側壁酸化膜及び窒化膜を形成して上記側壁酸化膜と窒化膜が積層されるようにする段階と、
上記第2トレンチ内に第2絶縁膜を埋め込んで素子分離膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
セル領域及び周辺領域が定義された半導体基板上にトンネル酸化膜及びポリシリコン膜を形成した後、上記ポリシリコン膜、トンネル酸化膜及び半導体基板の一部をエッチングしてトレンチを形成する段階と、
上記トレンチ内に側壁酸化膜及び窒化膜を形成して上記側壁酸化膜と窒化膜が積層されるようにする段階と、
上記周辺領域に形成された上記窒化膜を一部または全部を除去する段階と、
上記トレンチ内に絶縁膜を埋め込んで素子分離膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項３】
上記絶縁膜または第１絶縁膜及び第２絶縁膜は、ＳＯＧ、Ａｌ２Ｏ３、ＴｉＯ２、ＴｉＮまたは窒化物を用いて形成することを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項４】
上記窒化膜を１０Å〜３００Åの厚さで形成することを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項５】
上記セル領域の窒化膜を上記周辺領域の窒化膜よりも厚く形成することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項６】
上記窒化膜は湿式エッチング工程または乾式エッチング工程を実施して除去することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項７】
上記素子分離膜を形成した後、上記素子分離膜の上部をさらにエッチングすることを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項８】
上記上部の表面をさらにエッチングした上記素子分離膜の表面が上記ポリシリコン膜の表面よりも低いように形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法{Method of manufacturing a semiconductor device}に関するものであり、特に、プラズマアタックと水素（Ｈ２)の浸透を防止してセルと周辺回路の誤動作を防止し得る半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
一般的な素子分離膜形成工程は、セル領域と周辺領域にトレンチを同時に形成した後、酸化膜でトレンチを埋め込む(gap-fill)ことである。しかし、素子の縮小化によりトレンチ幅が減少してトレンチを埋め込むことが困難になっている。これを解決するために次のような方法を用いている。
【０００３】
第一に、高エネルギーのプラズマを用いて埋め込んだり、第二に、埋め込み能力を向上させるためにＨ２ガスの流量が非常に高いＨＤＰ(HightDensity Plasma)酸化膜を用いたり、第三に、埋め込み能力に優れた物質、例えば、ＳＯＧ(Spin On Glass)を用いたり、第四に、トレンチ内に窒化膜を形成することである。
【０００４】
しかし、上記のような方法でトレンチを埋め込む場合、次のような問題が発生する。
【０００５】
１．トレンチ埋め込み工程時に高エネルギーのプラズマを用いれば、トレンチの下部(bottom)領域だけでなく、トレンチの側壁にプラズマアタック(attack)が発生する。半導体素子製造の際、半導体基板内に不純物、即ち、Ｂ、Ａs、ＰｈまたはＢＦ２イオンを注入するが、上記で言及したプラズマアタックがトレンチの側壁に加えられる場合、トレンチ側壁のイオン濃度が急激が減少するため、しきい値電圧（Ｖｔ）が所望しない低いレベルに落ちるようになり、素子の誤動作が誘発される。
【０００６】
２．ＨＤＰ酸化膜を利用してトレンチを埋め込む場合、原子のサイズが小さい水素（Ｈ２）がトンネル酸化膜と半導体基板の界面に浸透してサイクリング(cycling)特性を劣化させ、周辺領域素子の誤動作を誘発させる。
【０００７】
３．埋め込み特性がよい物質であるＳＯＧを用いてトレンチを埋め込む場合、高エネルギーによるプラズマアタックと水素（Ｈ２）の浸透によるトンネル酸化膜と半導体基板の界面の劣化特性を抑制することはできるが、ＳＯＧは固形化された物質ではないため、後続の熱処理工程が必要である。
【０００８】
高い集積度を有する素子を製造するためには、幅が狭いチャネル(アクティブ領域)上にトンネル酸化膜を形成した後、トンネル酸化膜上にフローティングゲートを形成する。しかし、ＳＯＧを用いてトレンチを埋め込んだ後、後続の熱処理を進行すれば、半導体基板とフローティングゲートの物質として主に用いるポリシリコン膜が酸化してトンネル酸化膜の膜厚が増加する。このようにトンネル酸化膜の膜厚が厚くなれば、セルのプログラム及び消去動作速度が顕著に減少する。また、純粋なトンネル酸化膜でなく特性を予測し難い酸化膜が追加されたため、読み出し及び書き込みの誤動作を誘発させることがある。
【０００９】
４．トレンチの側壁に窒化膜を蒸着すれば、プラズマアタックによる注入された不純物の拡散を防止し、水素が浸透することを抑制することができる。
【００１０】
図１は、トレンチ内に窒化膜を形成した場合、または窒化膜を形成しなかった場合のサイクリング回数によるしきい値電圧（Ｖｔ）の変化を示したグラフである。aはトレンチ内に窒化膜を形成しなかった時のプログラムセルしきい値電圧（Ｖｔ）を、bはトレンチ内に窒化膜を形成した時のプログラムセルしきい値電圧（Ｖｔ）を示したものであり、cはトレンチ内に窒化膜を形成しなかった時の消去セルしきい値電圧（Ｖｔ）を、dはトレンチ内に窒化膜を形成した時の消去セルしきい値電圧（Ｖｔ）を示したものである。上記グラフを比較して見れば、トレンチ内に窒化膜を形成していないaとcグラフに比べてトレンチ内に窒化膜を形成したbとdグラフがしきい値電圧（Ｖｔ）の変化が少ないことが分かる。従って、しきい値電圧（Ｖｔ）の変化が少ないbとdグラフがサイクリング特性がより良いということが分かる。
【００１１】
しかし、窒化膜は電子トラップ濃度が非常に高いため、ＰＭＯＳトランジスタの場合、ゲートに電圧を加えなくても窒化膜にトラップされた電荷により素子が動作する誤りが誘発される。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した問題を解決するために案出された本発明の目的は、プラズマアタックと水素（Ｈ２）の浸透を防止してセルと周辺回路の誤動作を防止するための半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１実施例による半導体素子の製造方法は、セル領域及び周辺領域が定義された半導体基板上にトンネル酸化膜及びポリシリコン膜を形成した後、上記周辺領域の上記ポリシリコン膜、トンネル酸化膜及び半導体基板の一部をエッチングして上記周辺領域に第１トレンチを形成する段階と、上記第１トレンチが埋め込まれるように全体構造上に第１絶縁膜を形成した後、上記セル領域の上記第１絶縁膜、第１ポリシリコン膜、トンネル酸化膜及び半導体基板の一部をエッチングして上記セル領域に第２トレンチを形成する段階と、上記第２トレンチ内に側壁酸化膜及び窒化膜を形成して上記側壁酸化膜と窒化膜が積層されるようにする段階と、上記第２トレンチ内に第２絶縁膜を埋め込んで素子分離膜を形成する段階を含む半導体素子の製造方法を提供する。
【００１４】
本発明の第２実施例による半導体素子の製造方法は、セル領域及び周辺領域が定義された半導体基板上にトンネル酸化膜及びポリシリコン膜を形成した後、上記ポリシリコン膜、トンネル酸化膜及び半導体基板の一部をエッチングしてトレンチを形成する段階と、上記トレンチ内に側壁酸化膜及び窒化膜を形成して上記側壁酸化膜と窒化膜が積層されるようにする段階と、上記周辺領域に形成された上記窒化膜を一部または全部を除去する段階と、上記トレンチ内に絶縁膜を埋め込んで素子分離膜を形成する段階を含む半導体素子の製造方法を提供する。
【発明の効果】
【００１５】
上述したように、本発明は次のような効果がある。
【００１６】
第一に、セル領域のトレンチ内に形成された窒化膜がバリアの役割をするため、注入されたイオンの濃度が減少することなく維持されてプラズマアタックを防止し得る。
【００１７】
第二に、窒化膜は、水素（Ｈ２）原子がトンネル酸化膜と半導体基板(100)の界面に浸透することを防止し得る。
【００１８】
第三に、窒化膜がバリアの役割をすることにより、ＳＯＧ(Spin On Glass)を用いて第２トレンチを埋め込んだ後、熱処理工程を実施しても半導体基板とフローティングゲートの物質として使われるポリシリコン膜が酸化することを防止してトンネル酸化膜の膜厚とトンネリング特性を維持することができる。
【００１９】
第四に、セル領域にのみ窒化膜を形成するため、周辺領域のＰＭＯＳトランジスタの誤動作を未然に防止し得る。
【００２０】
第五に、追加装備の導入なしに既存の埋め込み装備を用いて高い集積度を有するセル領域のトレンチを容易に埋め込むことができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を参照し、本発明の実施例を詳細に説明すれば、次の通りである。
【００２２】
図２〜図５は、本発明の第１実施例による半導体素子の製造方法を説明するために順次示した素子の断面図である。
【００２３】
図２を参照すれば、セル領域及び周辺領域が定義された半導体基板(100)内にチャネルを形成するためのイオン注入工程を実施する。半導体基板(100)上にトンネル酸化膜(102)及びフローティングゲート用第１ポリシリコン膜(104)を順次形成する。
【００２４】
図３（ａ）を参照すれば、第１ポリシリコン膜(104)上にハードマスク膜(106)及び第１フォトレジストを順次形成する。この時、ハードマスク膜(106)は窒化膜で形成する。フォトリソグラフィ工程で第１フォトレジストをエッチングして周辺領域の所定部分を露出する第１フォトレジストパターン(108)を形成する。
【００２５】
図３（ｂ）を参照すれば、第１フォトレジストパターン(108)をエッチングマスクにしてハードマスク膜(106)をエッチングした後、第１フォトレジストパターン(108)を除去する。パターニングされたハードマスク膜(106)をマスクにして上記周辺領域の第１ポリシリコン膜(104)、トンネル酸化膜(102)及び半導体基板(100)の一部をエッチングして周辺領域に第１トレンチ(110)を形成する。
【００２６】
図３（ｃ）を参照すれば、第１トレンチ(110)が埋め込まれるように全体の構造上に第１絶縁膜(112)を形成する。この時、第１絶縁膜(112)はＳＯＧ(Spin On Glass)、Ａｌ２Ｏ３、ＴｉＯ２、ＴｉＮまたは窒化物を用いて形成する。
【００２７】
図４（ａ）を参照すれば、全体の構造上に第２フォトレジストを形成した後、フォトリソグラフィ工程で第２フォトレジストをエッチングしてセル領域の所定部分を露出する第２フォトレジストパターン(114)を形成する。
【００２８】
図４（ｂ）を参照すれば、第２フォトレジストパターン(114)をエッチングマスクにして第１絶縁膜(112)をエッチングした後、第２フォトレジストパターン(114)を除去する。この時、パターニングされた第１絶縁膜(112)はハードマスクの役割をする。パターニングされた第１絶縁膜(112)をマスクにしてハードマスク膜(106)、第１ポリシリコン膜(104)、トンネル酸化膜(102)及び半導体基板(100)の一部をエッチングしてセル領域に第２トレンチ(116)を形成する。
【００２９】
図４（ｃ）を参照すれば、第２トレンチ(116)エッチング工程時に第２トレンチ(116)側壁がアタックを受けるが、これを回復させ、半導体基板(100)と後続の工程である窒化膜(120)が直接的に接合されることを防止するために第２トレンチ(116)内に側壁酸化膜(118)を形成する。その後、プラズマアタックを防止するために第２トレンチ(116)内に窒化膜(120)を形成して側壁酸化膜(118)と窒化膜(120)が積層されるようにする。この時、窒化膜(120)は１０Å〜３００Åの厚さで形成する。
【００３０】
図５（ａ）を参照すれば、第２トレンチ(116)が埋め込まれるように全体の構造上に第２絶縁膜(122)を形成する。この時、第２絶縁膜(122)はＳＯＧ、Ａｌ２Ｏ３、ＴｉＯ２、ＴｉＮまたは窒化物を用いて形成する。
【００３１】
図５（ｂ）を参照すれば、ハードマスク膜(106)の上部が露出されるまで第２絶縁膜(122)及び第１絶縁膜(112)を研磨して素子分離膜(124)を形成した後、ハードマスク膜(106)を除去する。この時、窒化膜からなるハードマスク膜(106)は湿式エッチング工程または乾式エッチング工程を実施して除去する。
【００３２】
図５（ｃ）を参照すれば、素子分離膜(124)のＥＦＨ(Effective Field Height)を下げるために素子分離膜(124)の上部をエッチングする。この時、素子分離膜(124)の表面が第１ポリシリコン膜(104)の表面よりも低くなるようにする。全体の構造上に誘電体膜(126)、コントロールゲート用第２ポリシリコン膜(128)及びタングステン膜(130)を順に形成する。
【００３３】
上述したように、第２トレンチ(116)内に形成された窒化膜(120)がバリアの役割をするため、注入されたイオンの濃度が減少することなく維持され、水素（Ｈ２）原子がトンネル酸化膜(102)と半導体基板(100)との界面に浸透することを防止し得る。また、窒化膜(120)がバリアの役割をするため、ＳＯＧを用いて第２トレンチ(116)を埋め込んだ後、熱処理工程を実施しても半導体基板(100)とフローティングゲートの物質として使われるポリシリコン膜が酸化することを防止してトンネル酸化膜(102)の厚さとトンネリング特性を維持することができる。また、セル領域にのみ窒化膜(120)を形成することにより、周辺回路のＰＭＯＳトランジスタにのみ発生する電荷トラップの問題が解決され、ＰＭＯＳトランジスタの誤動作を未然に防止し得る。
【００３４】
図６及び図７は、本発明の第２実施例による半導体素子の製造方法を説明するために順次示した素子の断面図である。
【００３５】
図６（ａ）を参照すれば、セル領域及び周辺領域が定義された半導体基板(200)内にチャネルを形成するためのイオン注入工程を実施する。半導体基板(200)上にトンネル酸化膜(202)、フローティングゲート用第１ポリシリコン膜(204)、ハードマスク膜(206)及びフォトレジストを順次形成する。この時、ハードマスク膜(206)は窒化膜で形成する。フォトリソグラフィ工程でフォトレジストをエッチングしてセル領域及び周辺領域の所定部分を露出するフォトレジストパターン(208)を形成する。
【００３６】
図６（ｂ）を参照すれば、フォトレジストパターン(208)をエッチングマスクにしてハードマスク膜(206)をエッチングした後、フォトレジストパターン(208)を除去する。パターニングされたハードマスク膜(206)をマスクにして第１ポリシリコン膜(204)、トンネル酸化膜(202)及び半導体基板(200)の一部をエッチングしてトレンチ(210)を形成する。
【００３７】
図６（ｃ）を参照すれば、トレンチ(210)のエッチング工程時にトレンチ(210)の側壁がアタックを受けるが、これを回復させ、半導体基板(200)と後続の工程である窒化膜(214)が直接的に接合されることを防止するためにトレンチ(210)内に側壁酸化膜(212)を形成する。以後、プラズマアタックを防止するためにトレンチ(210)内に窒化膜(214)を形成して側壁酸化膜(212)と窒化膜(214)が積層されるようにする。この時、窒化膜(214)は１０Å〜３００Åの厚さで形成するが、セル領域に形成された窒化膜(214)が周辺領域に形成された窒化膜(214)よりも厚く形成する。
【００３８】
その後、図面には示されていないが、周辺回路の一部のトランジスタ領域(即ち、ＮＭＯＳトランジスタ領域と窒化膜(214)にトラップされた電荷によりゲートに電圧を加えなくても素子が動作する一部のＰＭＯＳトランジスタ領域)に形成された窒化膜(214)を除去する。この時、窒化膜(214)は湿式エッチング工程または乾式エッチング工程を実施して一部または全部を除去する。
【００３９】
上記のように、一部のトランジスタ領域(即ち、周辺回路の一部のＰＭＯＳトランジスタ領域)のトレンチ(210)内に窒化膜(214)を形成することは、後続の熱工程によりポリシリコン膜(104)内にあるボロン(Ｂ)が外に抜け出すことを防止するためである。
【００４０】
図７（ａ）を参照すれば、トレンチ(210)が埋め込まれるように全体の構造上に絶縁膜を形成する。この時、絶縁膜はAl2O3、TiO2、TiNまたは窒化物を用いて形成する。ハードマスク膜(206)の上部が露出されるまで絶縁膜を研磨して素子分離膜(216)を形成した後、ハードマスク膜(206)を除去する。この時、ハードマスク膜(206)は湿式エッチング工程または乾式エッチング工程を実施して除去する。
【００４１】
図７（ｂ）を参照すれば、素子分離膜(216)のＥＦＨを下げるために素子分離膜(216)の上部をエッチングする。この時、素子分離膜(216)の表面が第１ポリシリコン膜(204)の表面よりも低くなるようにする。全体の構造上に誘電体膜(218)、コントロールゲート用の第２ポリシリコン膜(220)及びタングステン膜(222)を順に形成する。
【００４２】
本発明は、フラッシュメモリ素子に限定されて適用される技術でなく、周辺回路のＰＭＯＳトランジスタが含まれ、セル領域が同時に存在する全ての素子に適用して素子の誤動作を防止する。
【００４３】
そして、ＤＲＡＭ(Dynamic Random Access Memory)の場合、セルは高い集積度のＮＭＯＳトランジスタで形成され、これを動作させるための周辺回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタがいずれも使われるため、本発明を適用して効果的なトレンチを形成することができる。
【００４４】
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことを周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【産業上の利用可能性】
【００４５】
本発明の活用例として、半導体素子の製造方法に適用でき、特に、プラズマアタックと水素（Ｈ２)の浸透を防止してセルと周辺回路の誤動作を防止し得る半導体素子の製造方法に適用できるものである。
【図面の簡単な説明】
【００４６】
【図１】トレンチ内に窒化膜を形成した場合、または窒化膜を形成しなかった場合のサイクリング回数によるしきい値電圧（Ｖｔ）の変化を示したグラフである。
【図２】本発明の第１実施例による半導体素子の製造方法を説明するために順次示した素子の断面図である。
【図３】本発明の第１実施例による半導体素子の製造方法を説明するために順次示した素子の断面図である。
【図４】本発明の第１実施例による半導体素子の製造方法を説明するために順次示した素子の断面図である。
【図５】本発明の第１実施例による半導体素子の製造方法を説明するために順次示した素子の断面図である。
【図６】本発明の第２実施例による半導体素子の製造方法を説明するために順次示した素子の断面図である。
【図７】本発明の第２実施例による半導体素子の製造方法を説明するために順次示した素子の断面図である。
【符号の説明】
【００４７】
100:半導体基板
102:トンネル酸化膜
104:第１ポリシリコン膜
106:ハードマスク膜
108:第１フォトレジストパターン
110:第１トレンチ
112:第１絶縁膜
114:第２フォトレジストパターン
116:第２トレンチ
118:側壁酸化膜
120:窒化膜
122:第２絶縁膜
124:素子分離膜
126:誘電体膜
128:第２ポリシリコン膜
130:タングステン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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