(57)【要約】      （修正有）【課題】ヒューズ切断プロセスを経ることなく冗長変更・追加し易い強誘電体メモリのコード化セル及びその駆動方法を提供する。【解決手段】第１制御信号を受けて電源電圧を第１ノードに伝達する第１ＰＭＯＳトランジスタ、一方のノードが第１ノードに連結され、他方のノードが第２，第３ノードに連結された第１ラッチ、ゲート端にライト制御信号が入力され、ソース端に第２ノードの信号が伝達され、ドレイン端にライトする第１／第２データ信号が入力される第１／第２ＮＭＯＳトランジスタ、第２制御信号を受けて接地電圧を第４ノードＮ４に伝達する第３ＮＭＯＳトランジスタ、一方のノードが第４ノードに連結され、他方のノードが第２，第３ノードに連結された第２ラッチ、第３制御信号の入力ノードと第２／第３ノードの間に構成された第１／第２強誘電体キャパシタ、第２／第３ノードと電圧端の間に構成された第３／第４強誘電体キャパシタからなる。【選択図】図４
2007179733.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置のコード化セルにおいて、
前記コード化セルは、
第１制御信号ＥＮＰを受けて電源電圧を第１ノードに伝達するための第１ＰＭＯＳトランジスタと、
一方のノードが前記第１ノードに連結され、他方のノードが第２，第３ノードに連結された第１ラッチと、
ゲート端にライト制御信号が入力され、ソース端に前記第２ノードの信号が伝達され、ドレイン端にライトする第１データ信号が入力される第１ＮＭＯＳトランジスタと、
ゲート端にライト制御信号が入力され、ソース端に前記第３ノードの信号が伝達され、ドレイン端にライトする第２データ信号が入力される第２ＮＭＯＳトランジスタと、
第２制御信号を受けて接地電圧を第４ノードＮ４に伝達するための第３ＮＭＯＳトランジスタと、
一方のノードが前記第４ノードに連結され、他方のノードが第２，第３ノードに連結された第２ラッチと、
第３制御信号の入力ノードと前記第２ノードの間に構成された第１強誘電体キャパシタと、
前記第３制御信号の入力ノードと前記第３ノードの間に構成された第２強誘電体キャパシタと、
前記第２ノードと電圧端の間に構成された第３強誘電体キャパシタと、
前記第３ノードと電圧端の間に構成された第４強誘電体キャパシタと
から構成されることを特徴とする不揮発性強誘電体メモリ装置のコード化セル。
【請求項２】
不揮発性メモリ装置のコード化セルにおいて、
前記コード化セルは、
第１制御信号を受けて電源電圧を第１ノードに伝達するための第１ＰＭＯＳトランジスタと、
一方のノードが前記第１ノードに連結され、他方のノードが第２，第３ノードに連結された第１ラッチと、
ゲート端にライト制御信号が入力され、ソース端に前記第２ノードの信号が伝達され、ドレイン端にライトする第１データ信号が入力される第１ＮＭＯＳトランジスタと、
ゲート端にライト制御信号が入力され、ソース端に前記第３ノードの信号が伝達され、ドレイン端にライトする第２データ信号が入力される第２ＮＭＯＳトランジスタと、
第２制御信号を受けて接地電圧を第４ノードに伝達するための第３ＮＭＯＳトランジスタと、
一方のノードが前記第４ノードに連結され、他方のノードが第２，第３ノードに連結された第２ラッチと、
第３制御信号の入力ノードと前記第２ノードの間に構成された第１強誘電体キャパシタと、
前記第３制御信号の入力ノードと前記第３ノードの間に構成された第２強誘電体キャパシタと、
前記第２ノードと電圧端の間に並列に構成された第３強誘電体キャパシタ及び第４強誘電体キャパシタと、
前記第３ノードと前記電圧端の間に構成された第５強誘電体キャパシタと
から構成されることを特徴とする不揮発性強誘電体メモリ装置のコード化セル。
【請求項３】
不揮発性メモリ装置のコード化セルにおいて、
前記コード化セルは、
一方のノードが前記第１ノードに連結され、他方のノードが第２，第３ノードに連結された第１ラッチと、
ゲート端にライト制御信号が入力され、ソース端に前記第２ノードの信号が伝達され、ドレイン端にライトする第１データ信号が入力される第１ＮＭＯＳトランジスタと、
ゲート端にライト制御信号が入力され、ソース端に前記第３ノードの信号が伝達され、ドレイン端にライトする第２データ信号が入力される第２ＮＭＯＳトランジスタと、
前記第２，第３ノードノードの信号を受けて駆動するスイッチ部と、
一方のノードが前記第４ノードに連結され、他方のノードが第２，第３ノードに連結されたＮＭＯＳ第２ラッチと、
第１制御信号の入力ノードと前記第２ノードの間に構成された第１強誘電体キャパシタと、
前記第１制御信号の入力ノードと前記第３ノードの間に構成された第２強誘電体キャパシタと、
前記第２ノードと電圧端の間に構成された第３強誘電体キャパシタと、
前記第３ノードと前記電圧端の間に構成された第４強誘電体キャパシタと
から構成されることを特徴とする不揮発性強誘電体メモリ装置のコード化セル。
【請求項４】
前記コード化セルは、前記第２，第３ノードの間に等化部を更に含むことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置のコード化セル。
【請求項５】
パワーアップモード時にパワーアップ感知パルス信号を用いて、前記第１，第２強誘電体キャパシタに貯蔵された前記第１，第２データを前記第３，第４強誘電体キャパシタを用いて電圧差を引き起こしてセンシングし、
前記第３制御信号ＣＰＬがロジックハイ電圧レベルである場合、前記第１データを前記第１強誘電体キャパシタに再貯蔵し、
前記第３制御信号が接地電圧レベルである場合、前記第２データを前記第２強誘電体キャパシタに再貯蔵することを特徴とする請求項１記載の不揮発性強誘電体メモリ装置のコード化セルの駆動方法。
【請求項６】
ライトプログラムモード時に前記ライト制御信号がハイ電圧レベルであり、前記第３制御信号ＣＰＬがハイ電圧レベルである場合、第３データを前記第１又は第２強誘電体キャパシタに記録し、
前記第３制御信号ＣＰＬ及び前記ライト制御信号が接地電圧レベルである場合、第４データを前記第１又は第２強誘電体キャパシタに記録することを特徴とする請求項５記載の不揮発性強誘電体メモリ装置のコード化セルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に関するもので、特に、不揮発性強誘電体メモリ装置のコード化セル及びその駆動方法と、前記不揮発性強誘電体メモリ装置のコード化セルを含む不揮発性強誘電体メモリ装置の列修理回路及びその列修理方法に関する
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリすなわち、ＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保持されるため、次世代記憶素子として注目されている。
【０００３】
ＦＲＡＭはＤＲＡＭとほぼ同様の構造を有する記憶素子であって、キャパシタの材料として強誘電体を用いて強誘電体の特性である高残留分極を利用するようにしたものである。
このような残留分極特性を利用することによって電界を除去してもデータが消えないようにすることができる。
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１のように、強誘電体物質は電界によって誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ，ａ）を保持している。
不揮発性強誘電体メモリセルはこの強誘電体物質のｄ、ａ状態を各々１、０に対応させて記憶素子で応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ装置を添付図面を参照して説明する。
図２は従来技術による不揮発性強誘電体メモリ装置の単位セルの構成図である。
図２に示すように、不揮発性強誘電体メモリ素子は、一方向に形成されたビットライン（Ｂ／Ｌ）と、ビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結されソースはビットラインに連結されるトランジスタ（Ｔ）と、二つの端子のうち、第１端子がトランジスタ（Ｔ）のドレインに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ（ＦＣ）とからなる。
【０００５】
以下、図面を参照して従来の不揮発性強誘電体メモリ装置において冗長を利用する方法に対して説明する。
図３は従来不揮発性強誘電体メモリ装置の冗長アルゴリズムを示すブロック構成図である。
図３に示すように全ての工程が終わった後、チップテストをおこなって欠陥セルのアドレスを見いだすフルアドレスメモリテストを行い、欠陥セルを分析する。
また、このように分析された欠陥セルのアドレスが修理回路によって冗長化することができれば、修理ヒューズブロック内の該当アドレスをコードするためにレーザビームを用いてヒューズを切断する。
ヒューズ切断が完了した後、その欠陥セルのアドレスが入力されると修理回路の活性化信号が発生して修理セルすなわち、冗長セルを活性化する。
欠陥セルのアドレスに該当するメインセルは修理回路からの非活性化信号によって非活性化される。
従って、欠陥セルのアドレスのメインセルは非活性化され修理セルが活性化される。
【０００６】
前記のような従来の不揮発性強誘電体メモリ装置の欠陥修理方法は次のような問題がある。
第一、欠陥セルが発生すると別途欠陥セルを分析する過程が必要となるので冗長を利用する方法が複雑であり、これによって欠陥修理時間を短縮するのに限界がある。
第二、欠陥となったセルを修理するためにレーザービームを用いてヒューズを切断する方法を用いているので、随時に冗長を変えたり追加することが容易ではない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記従来技術の問題点を解決するためのもので、特に欠陥セル分析ヒューズ切断プロセスを経ることなく、強誘電体キャパシタを備えているメモリ装置に冗長セルを持たせ、いつでも簡単に冗長を変えたり、追加したりできるようにした不揮発性強誘電体メモリ装置のコード化セル及びその駆動方法と、前記不揮発性強誘電体メモリ装置のコード化セルを含む不揮発性強誘電体メモリ装置の列修理回路及びその列修理方法を提供することが目的である。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明による不揮発性強誘電体メモリ装置のコード化セルにおいて、前記コード化セルは、  第１制御信号ＥＮＰを受けて電源電圧を第１ノードに伝達するための第１ＰＭＯＳトランジスタと、一方のノードが前記第１ノードに連結され、他方のノードが第２，第３ノードに連結された第１ラッチと、ゲート端にライト制御信号が入力され、ソース端に前記第２ノードの信号が伝達され、ドレイン端にライトする第１データ信号が入力される第１ＮＭＯＳトランジスタと、ゲート端にライト制御信号が入力され、ソース端に前記第３ノードの信号が伝達され、ドレイン端にライトする第２データ信号が入力される第２ＮＭＯＳトランジスタと、第２制御信号を受けて接地電圧を第４ノードＮ４に伝達するための第３ＮＭＯＳトランジスタと、一方のノードが前記第４ノードに連結され、他方のノードが第２，第３ノードに連結された第２ラッチと、第３制御信号の入力ノードと前記第２ノードの間に構成された第１強誘電体キャパシタと、前記第３制御信号の入力ノードと前記第３ノードの間に構成された第２強誘電体キャパシタと、前記第２ノードと電圧端の間に構成された第３強誘電体キャパシタと、前記第３ノードと電圧端の間に構成された第４強誘電体キャパシタとから構成されることを特徴とする。
【０００９】
前記構成を有する本発明の不揮発性強誘電体メモリ装置のコード化セルの駆動方法は、パワーアップモード時にパワーアップ感知パルス信号を用いて、前記第１，第２強誘電体キャパシタに貯蔵された前記第１，第２データを、前記第３，第４強誘電体キャパシタを用いて電圧差を引き起こしてセンシングし、前記第３制御信号ＣＰＬがロジックハイ電圧レベルである場合、前記第１データを前記第１強誘電体キャパシタに再貯蔵し、前記第３制御信号が接地電圧レベルである場合、前記第２データを前記第２強誘電体キャパシタに再貯蔵することを特徴とする。
【００１０】
また、前記構成を有する本発明の不揮発性強誘電体メモリ装置のコード化セルの駆動方法は、ライトプログラムモード時に前記ライト制御信号がハイ電圧レベルであり、前記第３制御信号ＣＰＬがハイ電圧レベルである場合、第３データを前記第１又は第２強誘電体キャパシタに記録し、前記第３制御信号ＣＰＬ及び前記ライト制御信号が接地電圧レベルである場合、第４データを前記第１又は第２強誘電体キャパシタに記録することを特徴とする。
【００１１】
ＦＲＡＭを始めとした全メモリ素子はいずれかのセルが損傷しすなわち、欠陥セルが発生するおそれがある。
かかる欠陥セルは冗長セルを同一のチップに追加的に配置することによって修理できる。
本発明は欠陥セルが発生するとき不揮発性強誘電体メモリ装置に用いられる強誘電体キャパシタを用いて冗長コード化セルを作って列方向の冗長回路を構成したものである。
【００１２】
この時、強誘電体キャパシタはメモリセル形成工程を用いて形成する。
すなわち本発明は内部修理ロジックを含む不揮発性強誘電体メモリ装置に関するもので、テスト中に修理する欠陥セルを含むアドレスが発生するとヒューズを切断してコード化する方法ではなく、ロジックコード化方式を用いる列修理回路及びその修理方法に関する。
【発明の効果】
【００１３】
以上説明したように、本発明の不揮発性強誘電体メモリ装置のコード化セル及びその駆動方法と、前記不揮発性強誘電体メモリ装置のコード化セルを含む不揮発性強誘電体メモリ装置の列修理回路及びその列修理方法によると、次のような効果がある。
【００１４】
第一、欠陥セルの分析過程が不要であり、列アドレステスト中に欠陥セルが発生するとその列アドレスを直ちに修理するのでテスト欠陥修理時間を減らすことが出来る。
【００１５】
第二、冗長コード化セルを構成する強誘電体キャパシタはメモリセルを形成する工程と同一の工程で成されるので工程を単純化することができる。
【００１６】
第三、ウェハ状態とかパッケージ状態などチップの形態に関わらず冗長動作が適用でき、常に更に冗長を変えたり追加することができ、メモリテストの間に発生した欠陥セルを常時すぐ修理できるので本発明の修理回路の埋め込みＦＲＡＭで有用に用いられる。
【発明を実施するための最良の形態】
【００１７】
以下、添付の図面を参照して本発明を更に詳細に説明する。
添付図面を参照のうえ本発明の不揮発性強誘電体メモリ装置のコード化セル及びその駆動方法と、前記不揮発性強誘電体メモリ装置のコード化セルを含む不揮発性強誘電体メモリ装置の列修理回路及びその修理方法に対して説明する。
図４は本発明による不揮発性強誘電体メモリ装置の列修理回路を示すブロック構成図である。
本発明の不揮発性強誘電体メモリ装置のコード化セルを含む不揮発性強誘電体メモリ装置の列修理回路は図４に示すように不揮発性メモリ素子４０と、メモリテストロジック４１と、カウンタ４２とパワーアップ感知部４３と、第１冗長制御部４４と、冗長カウンタデコード制御部４５と、冗長コード化部４６から成る。冗長カウンタデコード制御部４５と冗長コード化部４６はそれぞれｎ個に分かれている。
【００１８】
不揮発性強誘電体メモリ素子４０はＦＲＡＭからなっている。
また、メモリテストロジック４１はその不揮発性強誘電体メモリ素子４０をテストするためのもので、不揮発性強誘電体メモリ素子４０とメモリテストロジック４１はアドレスとデータ入／出力信号を互いにやりとりする。
【００１９】
埋め込み（embedded）システムチップではチップ内部にビルトインセルフテスト（ＢＩＳＴ）ロジックを構成してチップ内部でメモリテストができるようにしてある。
【００２０】
このようなメモリテストロジック４１はテスト中に不揮発性メモリ素子４０に欠陥セルを含むアドレスを発見すると冗長活性化パルス（ＲＡＰ）を発生させる。
【００２１】
特定の列アドレスで行アドレスを増やすか減少させながらテストしているとき欠陥セルに行き着いたときにＲＡＰが発生する。
【００２２】
この時、ＲＡＰが発生した行アドレス以外の他の行アドレスで追加的な欠陥セルが発生してもＲＡＰは発生しない。
これによっていずれかの列（一つの列）で発生した多数の欠陥セルを一つの列冗長回路で修理できる。
【００２３】
また、メモリテストロジック４１は複数の並列処理中の入／出力（ＩＯ）バスのうち、該当ＩＯバスだけ選ぶために欠陥ＩＯバス番号パルス（ＦＩＯＮ＜０＞〜ＦＩＯＮ＜ｒ＞）を出力する。
ＦＩＯＮパルスは図１４の冗長ＩＯコード化セルに記憶させ、該当欠陥ＩＯバス番号が入ってくる時だけ該当欠陥ＩＯバスを冗長列を用いて修理する。
もし、二つ以上のＩＯバスで欠陥セルが発見されればメモリテストロジック４１はそのうち一つのＩＯバスを選択してハイパルスのＦＩＯＮ＜ｒ＞を出力する。
【００２４】
すなわち、一回に一つのＩＯバスだけ修理し、他は更にテストして欠陥セルが発生したときＲＡＰを発生させ、先のＩＯバスを修理する時に用いた冗長コード化部とは異なる冗長コード化部を用いて修理する。
従って、同一の列アドレスで複数のＩＯバスに欠陥が発生しても全て修理できる。
【００２５】
パワーアップ感知部４３は電源電圧が与えられるとパワーアップパルスを発生する。
カウンタ４２は、冗長活性化パルス（ＲＡＰ）の入力を受けて冗長ビット数に対応する計数値を出力するｎビットのカウンタとして設計する。なお、この冗長ビット数とは冗長セルに格納されているデータのビット数を意味する。
すなわち冗長ビット数が４個であれば２ビット出力カウンタからなり、８個であれば３ビットの出力カウンタを構成し、１６個であれば４ビット出力カウンタからなる。
例えば、冗長ビット数が８個の３ビットからなると、カウンタ４２は図４のように‘０００’から順に‘１１１’に増加し、‘１１１’から更に‘０００’に行うようにして繰り返すように設計されている。
【００２６】
又、カウンタ４２の動作トリガパルスはＲＡＰであるので欠陥セルが発生するとＲＡＰが発生し、ＲＡＰによってカウンタ４２は１ずつ増える。又パワーアップ感知部４３のＰＵＰ信号を受けてリセットされる。
例えば、最初のカウンタの状態が‘１１１’であれば一つのＲＡＰによってカウンタ４２の出力は‘０００’となり、このような‘０００’コードによって冗長カウンタデコード制御部（ＲＣＤＣ）４５の、ＲＣＤＣ＜０＞だけ活性化され、他のＲＣＤＣ＜ｎ＞は非活性化される。
【００２７】
また、第１冗長制御部４４はパワーアップ感知部４３のパワーアップパルスとメモリテストロジック４１のＲＡＰ信号を受けて冗長制御部信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＰＲＥＣ、ＥＮＷ）を出力する。この制御信号は冗長カウンタデコード制御部４５から冗長コード状態を読み取るための役割を果たす。
この時、制御信号のうち、欠陥セルのアドレスコード化プログラム及び欠陥ＩＯバスコード化に関与するＥＮＷ信号は冗長カウンタデコード制御部（ＲＣＤＣ）４５を調整する。
【００２８】
すなわち、活性化された冗長カウンタデコード制御（ＲＣＤＣ）部に入力された活性化されたＥＮＷ信号によって活性化されたＥＮＷ＜ｉ＞信号が出力される（ｉ＝０〜ｎ）。なお、本明細書、図面において＜ｎ＞、＜ｒ＞などで０〜ｎ、０〜ｒと＜ｒ＞（０〜ｒ）を代表させることもある。
活性化された（ＥＮＷ＜ｎ＞）信号は冗長コード化部４６から欠陥セルのアドレスと欠陥ＩＯバスの番号を冗長コード化セルとＩＯバスコード化セルにそれぞれ対応するように記憶させて、以後記憶された欠陥セルのアドレスと欠陥ＩＯバスの番号が入ってくると該当する冗長セルを活性化させる。
【００２９】
冗長カウンタデコード制御部４５は複数の第１冗長カウンタデコード制御部（ＲＣＤＣ＜０＞）ないし第ｎ冗長カウンタデコード制御部（ＲＣＤＣ＜０＞）として構成され、カウンタ４２から出力される計数値と第１冗長制御部４４部から出力されるＥＮＷ信号を受けて、カウンタ４２の計数値に対応する冗長カウンタデコード制御部（ＲＣＤＣ＜ｎ＞）から冗長コード化部４６すなわち、冗長コード化ブロックダイアフラムにＥＮＷ＜ｎ＞を出力する。
【００３０】
次に冗長コード化部（ＲＣＢＤ）４６は複数の第１ないし第ｎ冗長コード化部からなる。
また、このような冗長コード化部４６は第１、第２アドレス信号（ＡＤＤ、ＡＤＤＢ）と、欠陥ＩＯバス番号ＦＩＯＮ＜ｉ＞（ｉ＝０〜ｒ）とＥＮＷ＜ｉ＞（ｉ＝０〜ｎ）信号とＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＰＲＥＣの制御信号を受けて冗長コード状態を読み取り、それぞれの冗長コード化部で欠陥セルのアドレスと欠陥ＩＯバスを冗長コード化セルと冗長ＩＯバスコード化セルに各々対応させ、欠陥セルのアドレスと欠陥ＩＯバス番号が入ってくると欠陥を修理するために冗長セルを用いるようにする。
【００３１】
本発明の構成要素のうち冗長カウンタデコード制御部４５の構成に対して以下説明する。
図５は図４の冗長カウンタデコード制御部（ＲＣＤＣ）４５のブロック構成図である。
冗長カウンタデコード制御部４５の構成を説明する前に、その一部であるカウンタ４２から計数値を出力するためのカウンタ出力デコーダ５０を説明する。
【００３２】
カウンタ出力デコーダ５０は、カウンタ４２から出力された計数値をコード化するために、カウンタ出力コード化バス５１と、カウンタ出力コード化バス５１から各計数値を受けて論理積した後反転する複数のナンドゲートからなる第１ナンドゲート部５２とで構成されている。
【００３３】
また、冗長カウンタデコード制御部４５はカウンタ出力デコーダ５０の第１ナンドゲート部５２のそれぞれのナンドゲートの出力信号を入力として受けて反転する複数のインバーターからなる第１インバーター部５３と、第１インバーター部５３の各インバーターの出力信号と第１冗長制御部４４からのＥＮＷ信号を論理積した後、反転出力する複数のナンドゲートからなる第２ナンドゲート部５４と、前記第２ナンドゲート部５４の出力信号を入力受けて反転してＥＮＷ＜ｉ＞信号を出力する複数のインバーターからなる第２インバーター部５５とからなる。
冗長カウンタデコード制御部４５は一回のカウンタの計数値の変更時に一つのＥＮＷ＜ｉ＞だけを活性化させて一つの冗長コード化部をコード化する。
これによって一つの冗長コード化部だけが活性化される。
【００３４】
次に本発明ＦＲＡＭチップ領域の構成に対して説明する。
図６は本発明の冗長コード化部（ＲＣＢＤ）４６とその周辺回路である。
それぞれの冗長コード化部４６は冗長列アドレスコード部６０と冗長ＩＯバスマルチプレクサコード部６１と第２冗長制御部６２から構成される。
【００３５】
また、その周辺回路は１セルアレイ部６３と冗長アンプ６４とメインアンプ６５とデータ入／出力バッファ６６と正常ＩＯ経路部６７からなる。
冗長コード化部４６は、現在サイクルの列アドレスを冗長セルに記憶する。メモリテストロジック４１でテストされた現在の列アドレスが欠陥セルを含んでいると、ＲＡＰが発生し、冗長コード化部４６はその現在の列アドレスを記憶する。
【００３６】
図８は本発明の冗長列アドレスコード部６０のブロック構成図である。
冗長列アドレスコード部６０は、図６と図８に示すように、第１冗長制御部４４から出力されたＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＰＲＥＣ信号と、冗長カウンタデコード制御部４５から出力されたＥＮＷ＜ｎ＞信号と、メモリテストロジック４１から出力された第１、第２アドレス信号（ＡＤＤ、ＡＤＤＢ）とを入力として受けて動作する。
【００３７】
冗長列アドレスコード部６０は前記のような信号の入力を受けてｎビットのＲＰＵＬ＜ｎ＞を冗長ＩＯバスマルチプレクサコード部６１に出力する。
その冗長ＩＯバスマルチプレクサコード部６１は、ＲＰＵＬ＜ｎ＞と、ＦＩＯＮ＜ｒ＞と、ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＰＲＥＣ制御信号と、ＥＮＷ＜ｎ＞信号との入力を受けて該当欠陥ＩＯバスを修理する。
【００３８】
また、第２冗長制御部６２はＲＰＵＬ＜ｎ＞とデータバスのリード／ライトモードを調整するＷＬＲＨ信号を受けてＷＬＲＨＲ＜ｑ＞信号とＲＩＯＤＩＳ信号を出力する。
ＷＬＲＨＲは冗長動作時に冗長アンプ６４を制御する。
すなわち、アドレスが欠陥セルに該当するときには冗長経路を用いてリード／ライト動作を正常に動作させることができる。
しかし、セルが欠陥セルを有していないときにはライトモードを非活性化させて冗長セルにエラーデータが書き込まれることを防止する。
【００３９】
図７はこのように冗長セルにエラーデータが書き込まれることを防止するためのコアセルアレイ部に関する。
このようなコアセルアレイは冗長セルアレイ部７０と、冗長列選択部７１と、メインセルアレイ部７２と、メイン列選択部７３とを備え、その周辺に列選択制御部７４が備えられている。
コアセルアレイ部を構成する冗長列選択部７１は列デコーダの信号と関係なく全ての列ビットラインが活性される時活性化される。
従って、リードモードでは冗長セルデータが変えられないが、ライトモードでは冗長セルデータが変えられるので、非活性化された列アドレスでは冗長アンプをリードモードで作動させる。
冗長アンプ６４はＷＬＲＨＲ＜ｑ＞信号を受けて動作し、メインアンプ６５は正常なＷＬＲＨ信号を受けて動作する。
【００４０】
ＷＬＲＨはリードモードの場合には‘ハイ’、ライトモードの時は‘ロー’であるが、ＷＬＲＨＲは該当欠陥列アドレスの時に正常に動作し、すなわち、リードモードの場合には‘ハイ’、ライトモードの場合は‘ロー’を示す。
【００４１】
しかしながら、正常な列とＷＬＲＨＲはリード／ライトいずれも‘ハイ’となって常にリードモードだけで動作するので冗長セルのデータが保護される。
【００４２】
次に冗長列アドレスコード部６０と冗長ＩＯバスマルチプレクサコード部６１と第２冗長制御部６２の詳しい回路構成及び動作に対して説明する。
冗長列アドレスコード部６０は強誘電体キャパシタを含んでいる冗長セルを用いたものである。
図８を参照すると、一つの冗長列アドレスコード部６０は２種の冗長セルすなわち、冗長マスタセル８０と冗長コード化セルからなり、また冗長コード化セルのオン／オフ状態による出力信号を受けて論理和して反転する第１ノアゲートＮＯＲ１と、第１ノアゲートの信号を反転する第１インバーターＩＮ１と、第１インバーターＩＮ１の信号を反転してＲＰＵＬ＜ｎ＞信号を出力する第２インバーターＩＮ２と、列方向に連結された複数の冗長コード化セルの最終出力端に各々連結されたＰＭＯＳトランジスタが形成されている。
【００４３】
各ＰＭＯＳトランジスタは、マスタ信号を伝えるために列方向に連結された複数の冗長コード化セルの最終出力端と電源電圧ＶＣＣ端との間に接続され、そのゲート端子に接地電圧ＶＳＳが入力されるように構成されている。
マスタ信号は、４個の冗長コード化セルの動作によるＲＳ１とＲＳ２の連結状態に応じて第１ノアゲートの一入力端に入る。
【００４４】
第１番目と第２番目の冗長コード化セルはＲＳ１を介して連結されており、第２番目と第３番目の冗長コード化セルはＲＳ２を介して連結されており、第３番目と第４番目の冗長コード化セルはＲＳ１を介して連結されている。
冗長マスタセル８０は複数の冗長コード化セルの全体を活性化させるか又は非活性化させるかを決めるためのものである。
冗長マスタセル８０と複数の冗長コード化セルは第１冗長制御部４４（図４）から出力されるＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＰＲＥＣ信号と冗長カウンタデコード制御部４５から出力されるＥＮＷ＜ｎ＞信号を受けて動作する。
冗長マスタセル８０がデフォルト状態の場合には非活性化状態で‘ハイ’レベルのマスタ信号が出力される。
冗長マスタセル８０が活性化状態であれば‘ロー’レベルのマスタ信号が出力される。
このような冗長コード化セルは実際の欠陥列アドレスを記憶する役割を果たしている。
【００４５】
この時、欠陥列アドレスが格納されている時、その格納されたものと同一の欠陥列アドレスが入力するとＲＳ１とＲＳ２が連結された状態すなわち、抵抗のない状態となって電流が流れる。一方、その欠陥列アドレスではない欠陥列アドレスが入力されるとＲＳ１とＲＳ２はオープン状態すなわち、高抵抗状態となって電流が流れない。
従って、全ての冗長コード化セルがオンされている時だけＲＰＵＬ＜ｎ＞信号が‘ハイ’レベルを出力でき、その以外には‘ロー’レベルを出力することになる。
‘ハイ’レベルのＲＰＵＬ＜ｎ＞信号は第２冗長制御部６２を介してＷＬＲＨＲ＜ｑ＞とＲＩＯＤＩＳを活性するのに用いられる。
ここでＷＬＲＨＲ＜ｑ＞信号は該当欠陥セルアドレスで冗長経路（ＰＡＴＨ）を用いる時リード／ライトモードを正常に動作させるためのものである。
また、ＲＩＯＤＩＳ信号は冗長使用時には‘ロー’レベルとなって伝送ゲートを非活性化させ、正常な列動作時には‘ハイ’レベルとなって伝送ゲートを活性化させる制御信号である。
【００４６】
次に第２冗長制御部６２に対して説明する。
図９は図６の第２冗長制御部の回路構成図である。
第２冗長制御部６２は図９に示すように複数の３入力ノアゲートから構成された第１ノアゲート部９０と、第１ノアゲート部９０を構成するノアゲートに一対一の対応で各ノアゲートの出力信号とＷＬＲＨ信号を入力受けて論理和した後反転する２入力のノアゲートから構成された第２ノアゲート部９１と、第２ノアゲート部９１を構成するノアゲートに一対一に対応してその出力信号を各々反転して出力するインバーターから構成されたインバーター部９２と、第１ノアゲート部９０のノアゲートの各出力信号を入力受けて論理積の後反転して出力する第１ナンドゲートと、第１ナンドゲートの信号を反転してＲＩＯＤＩＳ信号を出力する第３インバーターＩＮ３からなる。
【００４７】
第２冗長制御部６２に入力されるＲＰＵＬ＜ｉ＞信号は同一のセルアレイ領域で、或いは一つの列アドレスで複数のＩＯバスを修理する場合、各々のＩＯバスを調節して各々の冗長アンプと連結される。
すなわち、図９のようにＲＰＵＬ＜０＞、ＲＰＵＬ＜１＞、ＲＰＵＬ＜２＞を一つのグループにして一つの欠陥ＩＯバスに割当てて、ＲＰＵＬ＜３＞、ＲＰＵＬ＜４＞、ＲＰＵＬ＜５＞を一つのグループにして他の欠陥ＩＯバスの一つに割り当てる。
なお、各々他のセルアレイ領域で一つずつＩＯバスを修理するか、或いは一つの列アドレスで一つずつＩＯバスを修理する場合には各々のＩＯバスは一つの冗長アンプと連結される。
【００４８】
次に、冗長ＩＯバスマルチプレクサコード部６１に対して説明する。
図１０は冗長ＩＯバスマルチプレクサコード部の回路構成図である。
冗長ＩＯバスマルチプレクサコード部６１は、図６と図１０に示すように、複数の冗長ＩＯバスコード化セル（ＲＩＯＣ０〜ＲＩＯＣｒ）と第４インバータとからなる。それぞれの冗長ＩＯバスコード化セル（ＲＩＯＣ０〜ＲＩＯＣｒ）はＥＮＷ＜ｎ＞が入力されるとともにＮＭＯＳイネーブル信号ＥＮＮ、ＰＭＯＳイネーブル信号ＥＮＰ、等化信号ＥＱＮ、プレートライン制御信号ＣＰＬ、さらにＰＲＥＣが入力され、かつＲＰＵＬ＜ｎ＞とその反転信号ＲＰＵＬＢ＜ｎ＞、さらにはＦＩＯＮ＜ｒ＞が入力され、ＩＯバス＜ｒ＞バスをＭＩＯバス＜ｒ＞バス又はＲＩＯバス＜ｑ＞バスのいずれかに連結させるように機能する。いうまでもなく、第４インバーターＩＮ４はＲＰＵＬ＜ｎ＞を反転してＲＰＵＬＢ＜ｎ＞を出力する。
【００４９】
ＭＩＯバス＜ｒ＞はバス幅ｒの正常ＩＯバスであるメインデータバスである。
ＲＩＯバス＜ｑ＞はバス幅ｑの冗長ＩＯバスである冗長データバスである。
また、ＩＯバス＜ｒ＞はデータ入／出力バスでその幅がｒでＭＩＯバス＜ｒ＞幅と同じである。
冗長ＩＯバスマルチプレクサコード部６１は‘ｑ’のＲＩＯバスのうち一つのＲＩＯバスが冗長用として用いられる基本ＩＯバスマルチプレクサである。すなわち、ｒ本のＭＩＯバス＜ｒ＞のうち一つがＲＩＯバス＜ｑ＞に切り替えられてＩＯバス＜ｒ＞と連結される機能を果たしている。
【００５０】
欠陥列アドレスが入力すると、ＲＰＵＬが‘ハイ’レベルとなり、各冗長ＩＯバスコード化セル（ＲＩＯＣ）の状態によってＭＩＯバス＜ｒ＞がＩＯバス＜ｒ＞に連結されるか又はＲＩＯバス＜ｑ＞がＩＯバス＜ｒ＞に連結される。
このような冗長ＩＯバスマルチプレクサコード部６１は欠陥列アドレスが入った場合に動作するが、正常な列アドレスが入るとＲＰＵＬ＜ｎ＞が‘ロー’レベルとなって全てのＲＩＯバス＜ｑ＞とＭＩＯバス＜ｒ＞はＩＯバス＜ｒ＞と切断された状態となって非活性化状態となる。
【００５１】
次に上記のように正常な列アドレスが入ってくる場合すなわち、正常モード動作を行う正常ＩＯ経路部６７の構成に対して説明する。
図１１ａは正常モード動作を行う正常ＩＯ経路部の構成図であり、図１１ｂは図１１ａの伝送ゲートの回路図である。
正常ＩＯ経路部６７は図１１ａと図１１ｂに示すようにＲＩＯＤＩＳ信号とその反転信号であるＲＩＯＤＩＳＢ信号の入力を受けてＭＩＯバス＜ｒ＞バスとＩＯバス＜ｒ＞バスの連結可否を決める複数の伝送ゲートと、ＲＩＯＤＩＳ信号を反転させるための第５インバーターＩＮ５からなっている。
各伝送ゲートはＲＩＯＤＩＳ信号の入力を受けるＮＭＯＳトランジスタとＲＩＯＤＩＳ信号を反転させたＲＩＯＤＩＳＢ信号の入力を受けるＰＭＯＳトランジスタから構成され、各ソース端とドレイン端は接続されており、ソース端とドレイン端は各々ＩＯバス＜ｒ＞バスとＭＩＯバス＜ｒ＞バスに連結されている。
このＲＩＯＤＩＳＢ信号は冗長動作時には‘ロー’レベルとなって伝送ゲートを非活性化させ、正常な列動作時には‘ハイ’レベルとなって伝送ゲートを活性化させてＭＩＯバス＜ｒ＞バスとＩＯバス＜ｒ＞バスを連結させる。
【００５２】
冗長コード化セルは図１２に示すように欠陥セルのアドレスデータ記録部１２０と欠陥セルのアドレススイッチ部１２１からなり、ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ信号を入力とするとともに、ＡＤＤ、ＡＤＤＢ信号を受け、ＲＳ１とＲＳ２の連結可否を決めるものである。
欠陥セルのアドレスデータ記録部１２０はＰＭＯＳイネーブル信号ＥＮＰを受けて電源電圧ＶＣＣを第１ノードＮ１に伝える第１ＰＭＯＳトランジスタＰＭ１と、一方のノードは第１ノードＮ１に連結され他方のノードが第２，第３ノードＮ２，Ｎ３に連結された第１ラッチ１２２と、等化信号ＥＱＮを受けて第２，第３ノードＮ２，Ｎ３の連結可否を制御する第１ＮＭＯＳスイッチＳ１と、ゲート端にＥＮＷ＜ｎ＞信号が入力されソース端では第２ノードの信号が伝えられ、ドレイン端では第１アドレス信号ＡＤＤが入力される第１ＮＭＯＳトランジスタＮＭ１と、ゲート端ではＥＮＷ＜ｎ＞信号が入力されソース端では第３ノードＮ３の信号が伝えられドレイン端では第２アドレス信号ＡＤＤＢが入力される第２ＮＭＯＳトランジスタＮＭ２と、ＮＭＯＳイネーブル信号ＥＮＮを受けて接地電圧ＶＳＳを第４ノードＮ４に伝える第５ＮＭＯＳトランジスタＮＭ５と、一方のノードは第４ノードＮ４に連結され他方のノードは第５，第６ノードＮ５，Ｎ６に連結された第２ラッチと、ＣＰＬ信号入力端と第５ノード間に構成された第１強誘電体キャパシタＦＣ１と、ＣＰＬ信号入力端と第６ノードＮ６の間に構成された第２強誘電体キャパシタＦＣ２と、第５ノードＮ５と接地電圧ＶＳＳ端の間に構成された第３強誘電体キャパシタＦＣ３と、第６ノードＮ６と接地電圧ＶＳＳ端の間に構成された第４強誘電体キャパシタＦＣ４からなっている。
【００５３】
欠陥セルのアドレススイッチ部１２１は第１，第２アドレス信号ＡＤＤ，ＡＤＤＢによってターンオンとターンオフが決められる第３，第４ＮＭＯＳトランジスタＮＭ３，ＮＭ４と、第５ノードＮ５と第６ノードＮ６の信号制御を受けてターンオン／ターンオフが決められる第６、第７ＮＭＯＳトランジスタＮＭ６、ＮＭ７から成っている。
第３ＮＭＯＳトランジスタＮＭ３と第６ＮＭＯＳトランジスタＮＭ６がターンオンされるか、第４ＮＭＯＳトランジスタＮＭ４と第７ＮＭＯＳトランジスタＮＭ７がターンオンされるとＲＳ１とＲＳ２が連結される。
【００５４】
第１ラッチ１２２は二つのＰＭＯＳトランジスタからなり、第２ラッチ１２３は二つのＮＭＯＳトランジスタからなる。
第１、第２強誘電体キャパシタＦＣ１、ＦＣ２にはいつも互いに反対のデータが記憶され、第３、第４強誘電体キャパシタＦＣ３，ＦＣ４は記憶されたデータを更にセンシングして読み込む時必要なキャパシタへ充電するための素子としての役割を果たす。
【００５５】
ＲＳ１とＲＳ２は冗長コード化セルにどの欠陥セルのアドレスが記憶されているかを外部に出力するノードである。
例えば、欠陥セルのアドレスが‘ハイ’の場合にはＡＤＤが‘ハイ’であり、ＡＤＤＢが‘ロー’となる。
ＥＮＷ＜ｎ＞信号によって第１、第２ＮＭＯＳトランジスタＮＭ１、ＮＭ２がターンオンするとＦＣ１、ＦＣ２に各々‘ハイ’データと‘ロー’データが記憶される。
また、この冗長コード化後、記憶された欠陥セルのアドレスが入ってくると第５ノードＮ５とＡＤＤが‘ハイ’レベルとなって第３ＮＭＯＳトランジスタＮＭ３と第６ＮＭＯＳトランジスタＮＭ６をターンオンさせてＲＳ１とＲＳ２とは互いに電気的に連結される状態となる。
【００５６】
これに対して欠陥セルのアドレスでないアドレスが入ってくると第５ノードＮ５は‘ハイ’となっているがＡＤＤは‘ロー’であるので、第３ＮＭＯＳトランジスタＮＭ３はターンオフされ、第６ＮＭＯＳトランジスタＮＭ６はターンオンされているもののＲＳ１とＲＳ２は互いに電流が通じない高抵抗状態となる。
次に欠陥セルのアドレスが‘ロー’の場合にはＡＤＤが‘ロー’であり、ＡＤＤＢは‘ハイ’である。
したがって、‘ハイ’レベルで活性されたＥＮＷ＜ｎ＞が入ってくると第１，第２ＮＭＯＳトランジスタＮＭ１，ＮＭ２がターンオンし、ＦＣ１、ＦＣ２に各々‘ロー’と‘ハイ’データが記憶される。
冗長コード化後、欠陥セルのアドレスが入ってくると第６ノードＮ６とＡＤＤＢが‘ハイ’となって第４、第７ＮＭＯＳトランジスタＮＭ４，ＮＭ７はターンオンされてＲＳ１とＲＳ２は互いに電流が通じることができる低抵抗状態となる。
【００５７】
なお、欠陥セルのアドレスでないアドレスが入ってくると第６ノードＮ６は‘ハイ’を示すがＡＤＤは‘ロー’を示して第４ＮＭＯＳトランジスタＮＭ４はターンオフされ、第７ＮＭＯＳトランジスタＮＭ７はターンオンされてＲＳ１とＲＳ２は互いに電流が通じない高抵抗状態となる。
従って、欠陥セルのアドレスをコード化できる。
【００５８】
次に冗長マスタセル８０の構成に対して説明する。
図１３は図８に示している冗長マスタセル８０の回路構成図である。
冗長マスタセルは図１３に示すようにＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＰＲＥＣ、ＥＮＷ信号を受けてマスタ信号の出力を決めるものである。
【００５９】
その回路構成は、ＰＭＯＳイネーブル信号ＥＮＰを受けて電源電圧ＶＣＣを第７ノードに伝えるための第２ＰＭＯＳトランジスタＰＭ２と、一方のノードは第７ノードに連結され他方のノードは第８、第９ノードＮ８，Ｎ９に連結された第３ラッチ１３０と、等化信号ＥＱＮを受けて第８、第９ノードＮ８、Ｎ９の連結可否を制御する第２ＮＭＯＳスイッチＳ２と、ゲート端にＥＮＷ＜ｎ＞信号が入力されソース端に第８ノードの信号が伝えられドレイン端に電源電圧が入力される第８ＮＭＯＳトランジスタＮＭ８と、ゲート端にＥＮＷ＜ｎ＞信号が入力されソース端に第９ノードＮ９の信号が伝えられドレイン端に接地電圧ＶＳＳが入力される第９ＮＭＯＳトランジスタＮＭ９と、ＮＭＯＳイネーブル信号を受けて接地電圧ＶＳＳを第１０ノードに伝える第１０ＮＭＯＳトランジスタＮＭ１０と、一方のノードは第１０ノードＮ１０に連結され他方のノードは第１１、第１２ノードＮ１１，Ｎ１２に連結された第４ラッチ１３１と、ＣＰＬ信号の入力端と第１１ノードＮ１１の間に構成された第５強誘電体キャパシタＦＣ５と、ＣＰＬ信号の入力端と第１２ノードＮ１２の間に構成された第６強誘電体キャパシタＦＣ６、第１１ノードＮ１１と接地電圧ＶＳＳ端の間に並列構成された第７，第８強誘電体キャパシタＦＣ７、ＦＣ８と、第１２ノードＮ１２と接地電圧端の間に構成された第９強誘電体キャパシタＦＣ９と、第１１ノードＮ１１とＰＲＥＣ信号の入力を受けてマスタ信号出力端と接地電圧の連結可否を制御するように直列構成された第１１、第１２ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２からなる。
【００６０】
第１１ＮＭＯＳトランジスタＮＭ１１と第１２ＮＭＯＳトランジスタＮＭ１２の双方がターンオンであればマスタ信号は‘ロー’状態を保持する。
第３ラッチ１３０は二つはＰＭＯＳトランジスタから構成され、第４ラッチ１３１は二つのＮＭＯＳトランジスタから構成される。
前記説明のように第５、第６強誘電体キャパシタＦＣ５、ＦＣ６はいつも反対のデータが記憶され、第７、第８、第９強誘電体キャパシタＦＣ７、ＦＣ８、ＦＣ９は記憶されたデータを更にセンシングして読み出す時必要なキャパシタへ充電する素子としての役割を果たす。
冗長マスタセルは冗長コード化セルに用いられた共通の信号ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞を受けて動作する。ＰＲＥＣ信号とマスタ信号経路は異なる。
また、第８ＮＭＯＳトランジスタＮＭ８のドレイン端にはいつもＶＣＣが伝えられ、第９ＮＭＯＳトランジスタＮＭ９のドレイン端にはいつもＶＳＳが伝えられるので、冗長動作時には第１１ノードには‘ハイ’が第１２ノードには‘ロー’が記憶される。
【００６１】
従って、冗長使用中にはマスタ信号がＰＲＥＣの信号によって‘ロー’レベルとなったり‘ハイ’レベルとなるが、冗長動作が行われない場合には第１１ノードが‘ロー’レベルであるので第１１ＮＭＯＳトランジスタＮＭ１１が常にターンオフ状態となる。
【００６２】
また、ＰＲＥＣ信号はチップイネーブルＣＳＢが‘ロー’レベルであるアクティブ区間では‘ハイ’レベルを示して第１２ＮＭＯＳトランジスタＮＭ１２を活性化させるが、フリーチャージ区間ではＰＲＥＣ信号が‘ロー’レベルを示して第１２ＮＭＯＳトランジスタＮＭ１２が非活性化されている。
【００６３】
また、ＦＣ５，ＦＣ６の一ノードに‘ハイ’データと‘ロー’データが書き込まれる前に第１１ノードのキャパシタンス容量を大きくして第１１ノードにはいつも‘ロー’データが記憶されるようにする。
第１１ノードの容量を大きくするためにＦＣ７とＦＣ８の全体サイズがＦＣ９より大きくなるように設計する。
【００６４】
前記のようなキャパシタンス容量差の値はＦＣ５の１ノードに‘ハイ’データが記憶されたとき破壊的な電荷を十分克服できる値ではなければならない。
すなわち、ＦＣ５の高い電荷が第１１ノードＮ１１に供給されると第１１ノードＮ１１が第１２ノードＮ１２よりキャパシタンス容量が大きくても、電圧レベルは第１１ノードＮ１１の方が第１２ノードより大きくなるようにする。
【００６５】
上記説明した冗長コード化セルと冗長マスタセルは不揮発性強誘電体メモリ装置のコード化セルとして用いられるものである。
【００６６】
次に冗長ＩＯバスコード化セルＲＩＯＣの構成に対して説明する。
図１４は本発明の冗長ＩＯバスコード化セルの回路構成図である。
図１４に示すように冗長ＩＯバスコード化セルはＩＯバス記録部１４０と欠陥ＩＯバススイッチ部１４１からなり、ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＦＩＯＮ＜ｒ＞、ＦＩＯＮＢ＜ｒ＞信号を受けてＭＩＯバス＜ｒ＞とＲＩＯバス＜ｑ＞の連結可否を決めるものである。
まず、欠陥ＩＯバス記録部１４０はＰＭＯＳイネーブル信号ＥＮＰを受けて電源電圧ＶＣＣを第１３ノードＮ１３に加える第３ＰＭＯＳトランジスタＰＭ３と、一方のノードは第１３ノードに連結され他方のノードは第１４，第１５ノードに連結された第５ラッチ１４２と、等化信号ＥＱＮを受けて第１４、第１５ノードの連結可否を制御する第３ＮＭＯＳスイッチＳ３と、ゲート端にＥＮＷ＜ｎ＞信号が入力され、ソース端に第１４ノードＮ１４の信号が伝えられ、ドレイン端に欠陥ＩＯバス信号ＦＩＯＮ＜ｒ＞が入力される第１３ＮＭＯＳトランジスタＮＭ１３と、ゲート端にＥＮＷ＜ｎ＞信号が入力されソース端に第１５のノード信号が伝えられ、ドレイン端にＦＩＯＮＢ＜ｒ＞信号が入力される第１４ＮＭＯＳトランジスタＮＭ１４と、ＮＭＯＳイネーブル信号を受けて接地電圧を第１６ノードに連結する第１７ＮＭＯＳトランジスタＮＭ１７と、一方のノードは第１６ノードＮ１６に連結され他方のノードは第１７，第１８ノードＮ１７、Ｎ１８に連結された第６ラッチ１４３と、ＣＰＬ信号入力端と第１７ノード間に構成された第１０強誘電体キャパシタＦＣ１０と、ＣＰＬ信号入力端と第１８ノードの間に構成された第１１強誘電体キャパシタＦＣ１１と、第１７ノードと接地電圧ＶＳＳ端の間に構成された第１２強誘電体キャパシタＦＣ１２と、第１８ノードと接地電圧ＶＳＳ端の間に構成された第１３強誘電体キャパシタＦＣ１３からなっている。
【００６７】
また、欠陥ＩＯバススイッチ部１４１は第１７ノードＮ１７の信号を受けてターンオン／ターンオフが決められる第４ＰＭＯＳトランジスタＰＭ４及び第１６ＮＭＯＳトランジスタＮＭ１６と、第１８ノードＮ１８の信号を受けてターンオン／ターンオフが決められる第１５ＮＭＯＳトランジスタＮＭ１５及び第５ＰＭＯＳトランジスタＰＭ５と、ＲＰＵＬ＜ｎ＞信号を受けてＭＩＯバス＜ｒ＞バスとＲＩＯバス＜ｑ＞バスのうち一つをＩＯバス＜ｒ＞バスに連結させるための伝送ゲートからなっている。
前記第１５ＮＭＯＳトランジスタと第１６ＮＭＯＳトランジスタは常にオフ状態にあり、また、第４ＰＭＯＳトランジスタと第５ＰＭＯＳトランジスタも常にオフ状態にある。
【００６８】
すなわち、伝送ゲートの動作によってＭＩＯバス＜ｒ＞とＲＩＯバス＜ｑ＞のうちいずれかの一つがＩＯバス＜ｒ＞と連結される。
又第５ラッチ１４２は二つのＰＭＯＳトランジスタからなり、第６ラッチ１４３は二つのＮＭＯＳトランジスタからなっている。
前記説明のように、第１０、第１１強誘電体キャパシタには常に反対のデータが記憶され、第１２、第１３強誘電体キャパシタは記憶されたデータを更にセンシングして読み出す時必要なキャパシタへ充電する素子の役割を果たしている。
【００６９】
前記のように構成された本発明の不揮発性強誘電体メモリ装置のコード化セルを含む不揮発性強誘電体メモリ装置の列欠陥修理方法に対して説明する。
図１５は冗長コード化セルと冗長マスタセルとＩＯバスコード化セルのパワーアップモード時の動作タイミングであり、図１６は冗長コード化セルと冗長マスタセルと冗長ＩＯバスコード化セルＲＩＯＣの欠陥セルプログラムの動作タイミングであり、図１７はＦＩＯＮ＜ｒ＞の発生のための動作タイミングである。
【００７０】
不揮発性強誘電体メモリ装置の動作を電源供給モードとＢＩＳＴ（Built In Self Test）モードとに分けて説明する。
第一、電源供給モードは図１５に示すようにパワーアップモードがハイレベルである時動作する。
すなわち、電源供給モードは冗長セルに記憶されたデータをセンシングする過程でパワーアップモードによって行われる。
【００７１】
また、ＢＩＳＴモード中に発生した欠陥列アドレスと欠陥ＩＯバスデータを冗長セルに記憶するための動作は図１６と図１７に示した。
先ず、電源供給モードでは図１５に示すようにパワーアップ電源が安定したレベルに至るとパワーアップパルス（ＰＵＰ）が発生し、ＰＵＰが発生するとＥＱＮを‘ハイ’レベルから‘ロー’レベルに遷移させてＣＰＬを‘ロー’レベルから‘ハイ’レベルに遷移させる。
これによって図１２の第１，第２強誘電体キャパシタ（ＦＣ１、ＦＣ２）に記憶されていた電荷が第３，第４強誘電体キャパシタによってセルの両端のノードすなわち、第５，第６ノードに電圧差を発生させる。
【００７２】
また、図１３の第５、第６強誘電体キャパシタに記憶されていた電荷が第７，第８，第９強誘電体キャパシタのキャパシタによってセルの両端ノードすなわち、第１１、第１２ノードに電圧差を発生させる。
さらに、図１４の第１０、第１１ＦＣ１０、ＦＣ１１に記憶されていた電荷が第１２、第１３強誘電体キャパシタのキャパシタによってセルの両端ノードすなわち、第１７，第１８ノードに電圧差を発生させる。
【００７３】
その後、第５，第６ノード間と、第１１、第１２ノード間と、第１７，第１８ノード間にそれぞれ十分な電圧差が発生するとＥＮＮ、ＥＮＰを各々‘ハイ’レベルと‘ロー’レベルに活性化させることによってセルの両端データを増幅させる。
セルの両端データの増幅が完了するとＣＰＬを更に‘ロー’レベルに遷移させて破壊されたＦＣ１またはＦＣ２の‘ハイ’データを復旧させる。
この時ＥＮＷ＜ｎ＞は‘ロー’レベルとして非活性化されているので外部データが書き込まれるのを防止する。
【００７４】
次にＢＩＳＴモードすなわち、本発明不揮発性強誘電体メモリ装置に欠陥セルが発生しているかをテストして欠陥セルが発生した場合これを修理する方法に対して説明する。
以下図４、図１６、図１７を参照して説明する。不揮発性メモリ素子４０をテストして欠陥セルが発生すると、メモリテストロジック４１で冗長活性化パルス（ＲＡＰ）とＦＩＯＮ＜ｒ＞が発生する。
【００７５】
ＲＡＰを受けた第１冗長制御部４４は‘ハイ’レベルのＥＮＷ信号を発生し、冗長カウンタデコード制御部４５は‘ハイ’レベルのＥＮＷ＜ｎ＞信号を発生する。
この時、ＥＮＮは‘ハイ’レベル、ＥＮＰは‘ロー’レベル、ＥＱＮは‘ロー’レベルを引き続き出力している。
また、メモリテストロジック４１から欠陥が発生しているというＲＡＰ信号を受けたカウンタ４２は、カウンタ出力コード化バス５１（図５）にカウント値を出力する。
第１冗長制御部４４からＥＮＷ信号とカウンタ４２からカウンタ信号を入力受けた冗長カウンタデコード制御部４５は、該当する冗長コード化部４６に‘ハイ’レベルのＥＮＷ＜ｎ＞信号を出力する。
‘ハイ’レベルのＥＮＷ＜ｎ＞信号が発生している間、セルの両端、すなわち第５、第６ノードＮ５，Ｎ６と第１７、第１８ノードＮ１７、Ｎ１８の既存のデータをトランジスタＮＭ１，ＮＭ２およびＮＭ１３、ＮＭ１４を介して該当欠陥列アドレスのデータと該当欠陥ＩＯバスのＦＩＯＮ＜ｒ＞のデータに変える。
【００７６】
また、欠陥が発生したセルに対応する該当冗長コード化部４６の冗長列アドレスコード部６０は図６と図８に示したように冗長マスタセル８０と複数の冗長コード化セルを介してＲＰＵＬ＜ｎ＞信号を出力する。
この時、冗長マスタセル８０と複数のコード化セルと冗長ＩＯバスコード化セルＲＩＯＣは、第１冗長制御部４４から‘ハイ’レベルのＥＮＮ、ＣＰＬ信号と‘ロー’レベルのＥＮＰ、ＥＱＮ信号とＡＤＤ、ＡＤＤＢを受けて該当冗長カウンタデコード制御部４５から一定幅を有する‘ハイ’レベルのＥＮＷ＜ｎ＞信号を受けて動作する。
【００７７】
ＲＰＵＬ＜ｎ＞信号を出力する前に、冗長マスタセル８０は図１３の回路を介してマスタ信号を出力し、冗長コード化セルは図１２の回路を介して欠陥が発生したセルに対応する冗長セルをコード化する。
欠陥セルが発生して冗長コード化セルと冗長ＩＯバスコード化セルの既存のデータを該当欠陥列アドレスデータと該当欠陥ＩＯバスデータのＦＩＯＮ＜ｒ＞に変える時に、図８と図１２の冗長コード化セルに欠陥列アドレス情報を記憶させ、図１３に示した回路を用いて冗長マスタセルを活性化させ、図１４の冗長ＩＯバスコード化セルＲＩＯＣを用いてＲＩＯバス＜ｑ＞バスをＭＩＯバス＜ｒ＞バスと連結させる。
【００７８】
例えば、欠陥列アドレスが‘ハイ’の場合にはＡＤＤが‘ハイ’でありＡＤＤＢが‘ロー’である。
したがって、‘ハイ’レベルのＥＮＷ＜ｎ＞信号によって第１，第２ＮＭＯＳトランジスタ（図１２）がターンオンされると第１，第２強誘電体キャパシタＦＣ１，ＦＣ２に各々‘ハイ’データと‘ロー’データが記憶される。
また、この時冗長コード化後、欠陥セルのアドレスが入ってくると第５ノードＮ５が‘ハイ’であって、ＡＤＤが‘ハイ’レベルとなるので第３ＮＭＯＳトランジスタＮＭ３と第６ＮＭＯＳトランジスタＮＭ６をターンオンさせてＲＳ１とＲＳ２は互いに電流が通じる低抵抗状態となる。
これに対して該当欠陥セルのアドレスでないアドレスの場合、第５ノードは‘ハイ’であるが、ＡＤＤは‘ロー’であるので、第６ＮＭＯＳトランジスタはターンオンであるが、第３ＮＭＯＳトランジスタはターンオフであるのでＲＳ１とＲＳ２は互いに電流が通じない高抵抗状態となる。
【００７９】
次に欠陥列アドレスが‘ロー’の場合にはＡＤＤが‘ロー’であり、ＡＤＤＢは‘ハイ’となる。
‘ハイ’レベルのＥＮＷ＜ｎ＞信号が入ってくると第１，第２ＮＭＯＳトランジスタＮＭ１、ＮＭ２がターンオンされてＦＣ１、ＦＣ２に各々‘ロー’と‘ハイ’データが記憶される。
冗長コード化後、その欠陥セルのアドレスが入ってくると第６ノードＮ６とＡＤＤＢが‘ハイ’となって、第４、第７ＮＭＯＳトランジスタはターンオンされてＲＳ１とＲＳ２は互いに電流が通じる低抵抗状態となる。
【００８０】
欠陥セルのアドレスでないアドレスが入ってくると第６ノードＮ６は‘ハイ’であるが、ＡＤＤＢは‘ロー’であるので、第４ＮＭＯＳトランジスタＮＭ４はターンオフされ、第７ＮＭＯＳトランジスタＮＭ７はターンオンされてＲＳ１とＲＳ２は互いに電流が通じない高抵抗状態となる。
このような動作によって欠陥列アドレスをコード化できる。
【００８１】
次にマスタ信号の出力を図１３と共に説明する。
冗長マスタセルは冗長コード化セルで用いられる共通の信号ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞を受けて動作する。ＰＲＥＣ信号とマスタ信号経路は異なる。
第８ＮＭＯＳトランジスタのドレイン端に常にＶＣＣが加えられ、第９ＮＭＯＳトランジスタＮＭ９のドレイン端には常にＶＳＳが加えられているので、冗長を用いるときのＥＮＷ＜ｎ＞信号が‘ハイ’レベルになると第１１ノードには‘ハイ’が、第１２ノードには‘ロー’が記憶される。したがって第１１ＮＭＯＳトランジスタＮＭ１１はターンオンされる。
前述したように冗長を用いるときにはトランジスタＮＭ１１がＯＮであるので、ＰＲＥＣの信号によってマスタ信号が‘ロー’レベルとなったり‘ハイ’レベルとなり得る。
【００８２】
しかしながら、冗長を用いない場合には第１１ノードが‘ロー’レベルであるので第１１ＮＭＯＳトランジスタＮＭ１１が常にターンオフ状態である。
従って、マスタ信号は‘ロー’レベルにならない。
図１６，１７に示すように、ＰＲＥＣ信号はチップイネーブル信号ＣＳＢが‘ロー’レベルのアクティブ区間では‘ハイ’レベルで第１２ＮＭＯＳトランジスタＮＭ１２を活性化させるが、フリーチャージ区間ではＰＲＥＣ信号が‘ロー’レベルを示して第１２ＮＭＯＳトランジスタが非活性化される。
すなわちチップイネーブル信号が‘ロー’レベルのアクティブ区間では冗長動作時にはＮＭ１１とＮＭ１２とがいずれもターンオンされることによってマスタ信号は‘ロー’レベルを示し、冗長コード化セルに欠陥が発生された列アドレスデータをコード化することができる。
【００８３】
次に冗長ＩＯバスコード化セルを用いて欠陥ＩＯバスコード化のための動作に対して説明する。
図６と図１０と図１４と図１７に示すようにメモリテストロジック４１で該当欠陥ＩＯバスが発生すると、該当欠陥ＩＯバスのＦＩＯＮ＜ｒ＞とＦＩＯＮＢ＜ｒ＞（ＦＩＯＮ＜ｒ＞と反対の極性を有する）を冗長ＩＯバスマルチプレクサコード部６１の冗長ＩＯバスコード化セルに入力する。
この時ＦＩＯＮ＜ｒ＞は‘ハイ’レベルを示し、ＦＩＯＮＢ＜ｒ＞は‘ロー’レベルを示す。
【００８４】
また、冗長列アドレスコード部６０を介して出力されたＲＰＵＬ＜ｎ＞を受けて冗長ＩＯバスマルチプレクサコード部６１は冗長ＩＯバスコード化セルにＲＰＵＬ＜ｎ＞を出力すると共に第４インバーターＩＮ４を介してＲＰＵＬ＜ｎ＞と反対極性を有するＲＰＵＬＢ＜ｎ＞を出力する。
また、ＦＩＯＮ＜ｒ＞及びＦＩＯＮＢ＜ｒ＞が入力された状態で‘ハイ’レベルのＥＮＷ＜ｎ＞が発生すると、第１３、第１４ＮＭＯＳトランジスタＮＭ１３，ＮＭ１４を介して第１７と第１８ノードＮ１７，Ｎ１８ＮＦＩＯＮ＜ｒ＞及びＦＩＯＮＢ＜ｒ＞に伝えられ、ＣＰＬ信号によって第１０、第１１強誘電体キャパシタＦＣ１０、ＦＣ１１に‘ハイ’と‘ロー’データが記憶される。
【００８５】
前記のように第１７と第１８ノードＮ１７，Ｎ１８に‘ハイ’と‘ロー’が伝えられると第１６ＮＭＯＳトランジスタＮＭ１６と第５ＰＭＯＳトランジスタＰＭ５はターンオンされ、第１５ＮＭＯＳトランジスタＮＭ１５と第４ＰＭＯＳトランジスタＰＭ４はターンオフされる。
これによってＲＩＯバス＜ｑ＞データ経路だけが活性化される。
また、欠陥列アドレスの時ＲＰＵＬ＜ｎ＞は‘ハイ’レベルであり、ＲＰＵＬＢ＜ｎ＞は‘ロー’レベルであるので図１４の伝送ゲートが活性化される。
これによってＲＩＯバス＜ｑ＞バスとＩＯバス＜ｑ＞バスが連結される。
【００８６】
前記のようにＥＮＷ＜ｎ＞信号が‘ハイ’レベルを示す間、図１２と図１３と図１４のセル両端の既存データを欠陥セルのアドレスデータとＦＩＯＮ＜ｒ＞データに変えられる。
このように変えられた欠陥セルのアドレスデータをＦＣ１，ＦＣ２に記憶し、欠陥ＩＯバスデータをＦ１０，Ｆ１１に記憶するために図１２、図１４，図１６と図１７に示すようにＣＰＬをＥＮＷ＜ｎ＞のように‘ハイ’レベルに遷移させた後、更にＥＮＷ＜ｎ＞信号が‘ロー’レベルに遷移した後一定時間後に更にＣＰＬを‘ロー’レベルに遷移させる。
このような動作は１サイクルのうち該当欠陥セルのアドレスと欠陥ＩＯバスのデータが有効な間になされるべきである。
【００８７】
また、このようなＲＰＵＬ＜ｎ＞を受ける第２冗長制御部７０は図６と図９に示すように正常動作の場合には正常ＩＯ経路部６７にＲＩＯＤＩＳ信号を出力させ、欠陥が発生したときはＷＬＲＨ信号を受けて冗長アンプ６４にＷＬＲＨＲ＜ｑ＞信号を出力して冗長列選択部７１を経て冗長セルアレイ部７０で冗長するセルを選択する。
【図面の簡単な説明】
【００８８】
【図１】図１は一般的な強誘電体のヒステリシスループを示す特性図である。
【図２】従来技術による不揮発性強誘電体メモリ装置の単位セルの構成図である。
【図３】本発明は従来不揮発性強誘電体メモリ装置の冗長アルゴリズムを示すブロック構成図。
【図４】本発明は従来不揮発性強誘電体メモリ装置の列修理回路をに示すブロック構成図。
【図５】図４の冗長カウンタデコード制御部ＲＣＤＣのブロック構成図。
【図６】本発明の冗長コード化部及びそれと関連された周辺回路図である。
【図７】冗長セルにエラーデータが書き込まれることを防止するためのコアセルアレイ部の構成図である。
【図８】本発明の冗長列アドレスコード部のブロック構成図である。
【図９】図６の第２冗長制御部の回路構成図。
【図１０】冗長ＩＯバスマルチプレクサコード部の回路構成図。
【図１１ａ】正常モード動作を行う正常ＩＯ経路部の構成図。
【図１１ｂ】図１１ａの伝送ゲートの回路図である。
【図１２】図８に示した本発明の冗長コード化セルの回路構成図である。
【図１３】図８に示した本発明の冗長マスタセルの回路構成図である。
【図１４】本発明の冗長ＩＯバスコード化セルの回路構成図である。
【図１５】冗長コード化セルと冗長マスタセルと冗長ＩＯバスコード化セルのパワーアップモード時の動作タイミング図である。
【図１６】冗長コード化セルと冗長マスタセルと冗長ＩＯバスコード化セルの欠陥セルプログラム時の動作タイミング図である。
【図１７】ＦＩＯＮ＜ｒ＞の発生のための動作タイミング図である。
【符号の説明】
【００８９】
４０…不揮発性メモリ素子、４１メモリテストロジック、４２…カウンタ、４３…パワーアップ感知部、４４…第１冗長制御部、４５…冗長カウンタデコード制御部、４６…冗長コード化部、５２…第１ナンドゲート部、５３…第１インバーター部、５４…第２ナンドゲート部、５５…第２インバーター部、６０…冗長列アドレスコード部、６１…冗長ＩＯバスマルチプレクサコード部、６２…第２冗長制御部、６３…オンセルアレイ部、６４…冗長アンプ、６５…メインアンプ、６６…データ入力バッファ、７０…冗長セルアレイ部、７１…冗長列選択部、７２…メインセルアレイ部、７３…メイン列マスタセル、７４…列選択制御部、８０…冗長マスタセル、９０…第１ノアゲート部、９１…第２ノアゲート部、９２…第３インバーター部、１２０…欠陥セルのアドレスデータ記録部、１２１…欠陥セルのアドレススイッチ部、１２２…第１ラッチ、１２３…第２ラッチ、１３０…第３ラッチ、１３１…第３ラッチ、１４０…欠陥ＩＯバス記録部、１４１…欠陥ＩＯバススイッチ部、１４２…第５ラッチ、１４３…第６ラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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