(57)【要約】【課題】不揮発性メモリ素子と電界効果トランジスタとバイポーラトランジスタとを備えた所望特性の半導体装置を低コストの下に製造し易い半導体装置の製造方法を得ること。【解決手段】不揮発性メモリ素子と、電界効果トランジスタと、バイポーラトランジスタとを備えた半導体装置を製造するにあたって、１つのポリシリコン膜をパターニングして、不揮発性メモリ素子での浮遊ゲート電極の元となる浮遊ゲート用ポリシリコン膜３３ａとバイポーラトランジスタのエミッタ電極６２とを一緒に形成し、その後、不揮発性メモリ素子での絶縁膜の元となる浮遊ゲート用積層膜を浮遊ゲート用ポリシリコン膜３３ａ上に形成してから、不揮発性メモリ素子の制御ゲート電極、絶縁膜、および浮遊ゲート電極、ならびに電界効果トランジスタのゲート電極を形成する。【選択図】  図４−１
2007194266.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、複数のメモリセルを有する不揮発性メモリ素子と、少なくとも１つのゲート電極を有する電界効果トランジスタと、エミッタ電極を有するバイポーラトランジスタとを備え、前記メモリセルの各々は、前記半導体基板上にトンネル酸化膜を介して形成された浮遊ゲート電極上に絶縁膜と制御ゲート電極とがこの順番で積層された構造を有しており、前記ゲート電極は前記半導体基板上にゲート絶縁膜を介して配置されており、前記エミッタ電極は前記半導体基板に接して配置されている半導体装置の製造方法であって、
前記不揮発性メモリ素子、前記電界効果トランジスタ、および前記バイポーラトランジスタそれぞれに対応して素子領域が形成され、かつ該素子領域の各々を局所的に露出させる所定パターンの素子分離膜が形成された半導体基板上に、前記エミッタ電極と前記半導体基板とが接触する領域に対応した領域上に開口部を残しつつ前記素子領域それぞれの露出面を覆う電気絶縁膜を形成し、さらに、少なくとも前記不揮発性メモリ素子に対応する素子領域と前記バイポーラトランジスタに対応する領域それぞれに形成されている前記素子分離膜および前記電気絶縁膜を覆うと共に前記開口部を埋めるようにして第１ポリシリコン膜を成膜した後、該第１ポリシリコン膜をパターニングして、前記不揮発性メモリ素子に対応する素子領域上には前記複数のメモリセルそれぞれでの浮遊ゲート電極の元となる浮遊ゲート用ポリシリコン膜を形成し、前記バイポーラトランジスタに対応する素子領域上には前記エミッタ電極を形成する第１の電極形成工程と、
前記浮遊ゲート用ポリシリコン膜を覆うようにして前記複数のメモリセルそれぞれでの絶縁膜の元となる浮遊ゲート用積層膜を形成する積層膜成形工程と、
前記電界効果トランジスタに対応する素子領域上の電気絶縁膜と前記浮遊ゲート用積層膜とを覆う導電膜を成膜し、該導電膜をパターニングして、前記ゲート電極および前記制御ゲート電極を形成する第２の電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板が、下部電極上に絶縁膜と上部電極とがこの順番で積層された構造の容量素子に対応する素子領域を更に有すると共に、前記不揮発性メモリ素子、前記電界効果トランジスタ、および前記バイポーラトランジスタそれぞれに対応する素子領域の各々を局所的に露出させつつ前記容量素子に対応する素子領域を覆う所定パターンの素子分離膜を有し、
前記第１の電極形成工程で、前記エミッタ電極と前記半導体基板とが接触する領域に対応した領域上に開口部を残しつつ前記不揮発性メモリ素子、前記電界効果トランジスタ、および前記バイポーラトランジスタそれぞれに対応する素子領域の露出面を覆う電気絶縁膜を前記半導体基板に形成し、さらに、少なくとも前記不揮発性メモリ素子に対応する素子領域、前記バイポーラトランジスタに対応する素子領域、および前記容量素子に対応する素子領域それぞれに形成されている前記素子分離膜、ならびに、少なくとも前記不揮発性メモリ素子に対応する素子領域と前記バイポーラトランジスタに対応する素子領域それぞれに形成されている前記電気絶縁膜を覆うと共に前記開口部を埋めるようにして第１ポリシリコン膜を成膜した後、該第１ポリシリコン膜をパターニングして、前記浮遊ゲート用ポリシリコン膜と前記エミッタ電極とに加えて前記下部電極を更に形成し、
前記積層膜成形工程で、前記浮遊ゲート用積層膜に加えて該浮遊ゲート用積層膜と同じ層構成を有する絶縁膜を前記下部電極上に更に形成し、
前記第２の電極形成工程で、前記電界効果トランジスタに対応する素子領域と前記浮遊ゲート用積層膜との他に前記絶縁膜も覆うようにして前記導電膜を成膜した後、該導電膜をパターニングして、前記ゲート電極と前記制御ゲート電極とに加えて前記上部電極を更に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板と、複数のメモリセルを有する不揮発性メモリ素子と、少なくとも１つのゲート電極を有する電界効果トランジスタと、エミッタ電極を有するバイポーラトランジスタとを備え、前記メモリセルの各々は、前記半導体基板上にトンネル酸化膜を介して形成された浮遊ゲート電極上に絶縁膜と制御ゲート電極とがこの順番で積層された構造を有しており、前記ゲート電極は前記半導体基板上にゲート絶縁膜を介して配置されており、前記エミッタ電極は前記半導体基板に接して配置されている半導体装置の製造方法であって、
前記不揮発性メモリ素子、前記電界効果トランジスタ、および前記バイポーラトランジスタそれぞれに対応して素子領域が形成され、かつ該素子領域の各々を局所的に露出させる所定パターンの素子分離膜が形成された半導体基板上に、前記素子領域それぞれの露出面を覆う電気絶縁膜を形成し、さらに、少なくとも前記不揮発性メモリ素子に対応する素子領域と前記バイポーラトランジスタに対応する領域それぞれに形成されている前記素子分離膜および前記電気絶縁膜を覆うようにして第１ポリシリコン膜を成膜する第１ポリシリコン膜形成工程と、
前記第１ポリシリコン膜のうちで前記エミッタ電極と前記半導体基板とが接触する領域上に位置する領域および該領域の下の前記電気絶縁膜をそれぞれ除去して開口部を形成した後、前記第１ポリシリコン膜を覆うと共に前記開口部を埋めるようにして第２ポリシリコン膜を成膜する第２ポリシリコン膜形成工程と、
前記第１ポリシリコン膜および前記第２ポリシリコン膜を一緒にパターニングして、前記不揮発性メモリ素子に対応する素子領域上に前記複数のメモリセルそれぞれでの浮遊ゲート電極の元となる浮遊ゲート用ポリシリコン積層体を形成すると共に、前記エミッタ電極の形成位置にエミッタ用ポリシリコン積層体を形成するパターニング工程と、
前記浮遊ゲート用ポリシリコン積層体を覆うようにして前記複数のメモリセルそれぞれでの絶縁膜の元となる浮遊ゲート用積層膜を形成する積層膜形成工程と、
前記電界効果トランジスタに対応する素子領域上の電気絶縁膜と前記浮遊ゲート用積層膜とを覆う導電膜を成膜し、該導電膜をパターニングして、前記ゲート電極および前記制御ゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１ポリシリコン膜および前記第２ポリシリコン膜の各々が、不純物がドープされたポリシリコンからなることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１ポリシリコン膜および前記第２ポリシリコン膜の各々が、不純物がドープされていないポリシリコンからなり、
前記パターニング工程を行う前に前記第１ポリシリコン膜および前記第２ポリシリコン膜にヒ素（Ａｓ）をドープして、該第１ポリシリコン膜および該第２ポリシリコン膜をＮ型ポリシリコン膜にすると共に前記バイポーラトランジスタに対応する素子領域にエミッタ領域を形成するドーピング工程を更に含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板が、下部電極上に絶縁膜と上部電極とがこの順番で積層された構造の容量素子に対応する素子領域を更に有すると共に、前記不揮発性メモリ素子、前記電界効果トランジスタ、および前記バイポーラトランジスタそれぞれに対応する素子領域の各々を局所的に露出させつつ前記容量素子に対応する素子領域を覆う所定パターンの素子分離膜を有し、
前記第１ポリシリコン膜成形工程で、前記容量素子に対応する素子領域上においても前記素子分離膜を覆うようにして前記第１ポリシリコン膜を成膜し、
前記第２ポリシリコン膜形成工程で、前記容量素子に対応する素子領域上においても前記第１ポリシリコン膜を覆うようにして前記第２ポリシリコン膜を成膜し、
前記パターニング工程で前記第１ポリシリコン膜および前記第２ポリシリコン膜を一緒にパターニングして、前記浮遊ゲート用ポリシリコン積層体および前記エミッタ用ポリシリコン積層体に加えて前記下部電極用のポリシリコン積層体を更に形成し、
前記積層膜形成工程で、前記浮遊ゲート用積層膜に加えて該浮遊ゲート用積層膜と同じ層構成を有する絶縁膜を前記下部電極上に形成し、
前記ゲート電極形成工程で、前記電界効果トランジスタに対応する素子領域と前記浮遊ゲート用積層膜との他に前記絶縁膜も覆うようにして前記導電膜を成膜した後、該導電膜をパターニングして、前記ゲート電極と前記制御ゲート電極とに加えて前記上部電極を更に形成することを特徴とする請求項３，４または５に記載の半導体装置の製造方法。
【請求項７】
半導体基板と、複数のメモリセルを有する不揮発性メモリ素子と、少なくとも１つのゲート電極を有する電界効果トランジスタと、エミッタ電極を有するバイポーラトランジスタとを備え、前記メモリセルの各々は、前記半導体基板上にトンネル酸化膜を介して形成された浮遊ゲート電極上に絶縁膜と制御ゲート電極とがこの順番で積層された構造を有しており、前記エミッタ電極は前記半導体基板に接して配置されている半導体装置であって、
前記浮遊ゲート電極および前記エミッタ電極が、それぞれ２層構造を有していることを特徴とする半導体装置。
【請求項８】
前記半導体基板上に素子分離膜を介して形成された２層構造の下部電極の上に絶縁膜と上部電極とがこの順番で積層された構造の容量素子を更に備えることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子と電界効果トランジスタ（相補型ＭＯＳ（ＣＭＯＳ；Complementary Metal Oxide Semiconductor）トランジスタを含む。）とバイポーラトランジスタとが同一基板上に形成されている半導体装置の製造方法、および不揮発性メモリ素子と電界効果トランジスタとバイポーラトランジスタとが同一基板上に形成されている半導体装置に関するものである。
【背景技術】
【０００２】
バイポーラトランジスタ（Bipolar Transistor）は高速動作が可能な回路素子であり、電界効果トランジスタの１つであるＣＭＯＳトランジスタは低消費電力で高集積化が可能な回路素子であることから、これらバイポーラトランジスタとＣＭＯＳトランジスタとを同一基板上に集積することによって、高性能の半導体装置を得ることが可能になる。今日では、バイポーラトランジスタおよびＣＭＯＳトランジスタに加えて、プログラムの修正やデジタルトリミングが可能な不揮発性メモリ素子も搭載することによって更に高性能化を図った半導体装置（以下、「ＢｉＣＭＯＳ装置」と略記する。）の開発も進められている。
【０００３】
図２３は、ＢｉＣＭＯＳ装置の一例を概略的に示す断面図である。同図に示すＢｉＣＭＯＳ装置１００は、半導体基板２５に形成された不揮発性メモリ素子４０、ＣＭＯＳトランジスタ６０、およびバイポーラトランジスタ７０を備えている。
【０００４】
半導体基板２５は、Ｐ型シリコン基板２の所定箇所での不純物濃度を適宜変更して所望の素子領域を形成し、さらに、これら素子領域の各々を局所的に露出させる所定パターンの素子分離膜２４を形成したものである。不揮発性メモリ４０に対応する素子領域には、Ｎ+ 型埋め込み層５が形成されており、このＮ+ 型埋め込み層５上には、Ｐ型ウェル６と当該Ｐ型ウェル６を取り囲むＮ型ウェル７とが形成されている。そして、Ｐ型ウェル６には、Ｎ型不純物拡散領域からなるソース領域８ｓとドレイン領域８ｄとが所定の間隔の下に交互に所定個ずつ形成されて、メモリセルを構成している。
【０００５】
また、ＣＭＯＳトランジスタ６０に対応する素子領域には、Ｎ型ウェル１０とＰ型ウェル１２とが互いに隣接した状態で形成されている。Ｎ型ウェル１０にはＰ型不純物拡散領域からなるソース領域１０ｓとドレイン領域１０ｄとが所定の間隔の下に形成されており、Ｐ型ウェル１２にはＮ型不純物拡散領域からなるドレイン領域１２ｄとソース領域１２ｓとが所定の間隔の下に形成されている。
【０００６】
そして、バイポーラトランジスタ７０に対応する素子領域には、Ｎ+ 型埋め込み層１５が形成されている。このＮ+ 型埋め込み層１５の上から側方にかけてはＮ- 型エピタキシャル層１６が形成されており、当該Ｎ- 型エピタキシャル層１６にはＮ型ウェル１７が形成されている。Ｐ型不純物拡散領域１８およびその上に形成されたＰ型ウェル１９が、Ｎ+ 型埋め込み層１５およびＮ- 型エピタキシャル層１６を取り囲んでいる。Ｎ+ 型埋め込み層１５とＮ型ウェル１７とはコレクタ領域を構成し、Ｎ型ウェル１７上にはＰ型不純物拡散領域からなるコレクタコンタクト領域２０が形成されている。また、Ｎ- 型エピタキシャル層１６には、Ｐ+ 型不純物拡散領域からなるベースコンタクト領域２１と、Ｐ- 型不純物拡散領域からなるベース領域２２とが形成されており、ベース領域２２には、Ｎ型不純物拡散領域からなるエミッタ領域２３が形成されている。
【０００７】
なお、「Ｐ- 型」、「Ｐ型」、「Ｐ+ 型」、「Ｎ- 型」、「Ｎ型」、および「Ｎ+ 型」は、それぞれ半導体の導電型を表している。「Ｐ型」でのＰ型不純物（アクセプタ）濃度は「Ｐ- 型」でのＰ型不純物濃度よりも高く、「Ｐ+ 型」でのＰ型不純物濃度は「Ｐ型」でのＰ型不純物濃度よりも高い。同様に、「Ｎ型」でのＮ型不純物（ドナー）濃度は「Ｎ- 型」でのＮ型不純物濃度よりも高く、「Ｎ+ 型」でのＮ型不純物濃度は「Ｎ型」でのＮ型不純物濃度よりも高い。
【０００８】
図２３に示したＢｉＣＭＯＳ装置１００における不揮発性メモリ素子４０は、複数のメモリセルを有している。個々のメモリセルは、Ｎ型不純物拡散領域によって形成されて互いに隣り合うソース領域８ｓおよびドレイン領域８ｄと、Ｐ型ウェル６のうちでソース領域８ｓおよびドレイン領域８ｄとの間に位置する領域（チャネル領域）と、この領域上にトンネル酸化膜３１を介して配置された浮遊ゲート電極３３と、絶縁膜３５を介して浮遊ゲート電極３３上に配置された制御ゲート電極３７とを有しており、制御ゲート電極３７の上には保護膜３９が形成されている。また、トンネル酸化膜３１と、浮遊ゲート電極３３と、絶縁膜３５と、制御ゲート電極３７と、保護膜３９との積層物における線幅方向の両側には、サイドウォールスペーサＳｗが形成されている。なお、図２３においては、便宜上、全てのサイドウォールスペーサＳｗについてハッチングの付与を省略している。
【０００９】
ＣＭＯＳトランジスタ６０は、ＰチャネルＭＯＳトランジスタ５０と、ＮチャネルＭＯＳトランジスタ５５とを有している。ＰチャネルＭＯＳトランジスタ５０は、Ｐ型不純物拡散領域によって形成されて互いに隣り合うソース領域１０ｓおよびドレイン領域１０ｄと、Ｎ型ウェル１０のうちでソース領域１０ｓとドレイン領域１０ｄとの間に位置する領域（チャネル領域）と、この領域上にゲート絶縁膜４２を介して配置されたゲート電極４４とを有しており、ゲート電極４４の上には、上述したメモリセルにおけるのと同様に保護膜３９が形成されている。また、ゲート絶縁膜４２と、ゲート電極４４と、保護膜３９との積層物における線幅方向の両側には、サイドウォールスペーサＳｗが形成されている。ＮチャネルＭＯＳトランジスタ５５は、Ｎ型ウェル１０に代えてＰ型ウェル１２を有し、かつ、ドレイン領域１０ｄおよびソース領域１０ｓに代えてＮ型不純物拡散領域からなるドレイン領域１２ｄおよびソース領域１２ｓを有していることを除いて、ＰチャネルＭＯＳトランジスタ５０と同様の構造を有している。
【００１０】
バイポーラトランジスタ７０は、Ｎ+ 型埋め込み層１５とＮ型ウェル１７とによって構成されたコレクタ領域、コレクタコンタクト領域２０、ベースコンタクト領域２１、ベース領域２２、エミッタ領域２３、およびエミッタ領域２３上に配置されたエミッタ電極６２を有している。エミッタ電極６２における線幅方向の両側には、サイドウォールスペーサＳｗが形成されている。
【００１１】
上述した不揮発性メモリ素子４０、ＣＭＯＳトランジスタ６０、およびバイポーラトランジスタ７０は、ＬＯＣＯＳ（Local Oxidation of Silicon）やＳＴＩ（Shallow Trench Isolation）等の方法によって形成された素子分離膜２４により互いに電気的に分離されている。また、層間絶縁膜９０によって覆われている。層間絶縁膜９０には、当該層間絶縁膜９０を貫通して不揮発性メモリ素子４０、ＣＭＯＳトランジスタ６０、またはバイポーラトランジスタ７０の所定の不純物拡散領域に一端が接するコンタクトプラグ９２が必要数形成されている。そして、各コンタクトプラグ９２の他端には、それぞれ、所定の上部配線９４が接続されている。図２３においては、８本のコンタクトプラグ９２と、８本の上部配線９４とが現れている。
【００１２】
従来、このようなＢｉＣＭＯＳ装置１００を製造するにあたっては、まず、不揮発性メモリ素子４０に対応する素子領域上に、各浮遊ゲート電極３３の元となる導電膜と各絶縁膜３５の元となる積層膜との積層物（以下、「第１積層物」という。）が形成される。次いで、エミッタ電極６２の元となる導電膜を形成し、この導電膜をエッチングによってパターニングすることによりエミッタ電極６２を形成する。そして、エミッタ電極６２の形成後に、各制御ゲート電極３７および各ゲート電極４４それぞれの元となる導電膜と各保護膜３９の元となる無機絶縁膜との積層物（以下、「第２積層物」という。）を形成し、当該第２積層物をパターニングして、各制御ゲート電極３７およびその上の各保護膜３９、ならびに各ゲート電極４４およびその上の各保護膜３９を形成する。各浮遊ゲート電極３３および各絶縁膜３５は、各制御ゲート電極３７およびその上の各保護膜３９をマスクとして用いた異方性エッチングで上記の第１積層物をパターニングするにより形成する。
【００１３】
不揮発性メモリ素子４０での絶縁膜３５は、浮遊ゲート電極３３内に蓄積された電荷のリークを防止するためのものであり、該絶縁膜３５には高い電気絶縁性が求められる。このため、絶縁膜３５としては、通常、ＯＮＯ膜が使用される。ＯＮＯ膜は、酸化膜、窒化膜、および酸化膜をこの順番で積層することによって形成された３層構造の積層膜であり、酸化膜としてはシリコン酸化膜が多用され、窒化膜としてはシリコン窒化膜が多用される。また、ＰチャネルＭＯＳトランジスタ５０やＮチャネルＭＯＳトランジスタ５５におけるゲート電極４４、およびバイポーラトランジスタ７０におけるエミッタ電極６２は、多くの場合、ポリシリコン（不純物がドープされたもの）によって形成される。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
不揮発性メモリ素子での絶縁膜がＯＮＯ膜によって形成され、ＰチャネルＭＯＳトランジスタやＮチャネルＭＯＳトランジスタにおけるゲート電極、およびバイポーラトランジスタにおけるエミッタ電極がそれぞれポリシリコン（不純物がドープされたもの）によって形成されているＢｉＣＭＯＳ装置を従来の方法によって製造すると、ポリシリコン膜をパターニングしてエミッタ電極を得る際に、上記の第１積層物における積層膜（ＯＮＯ膜）の上面もエッチングに曝されてダメージを受ける。そして、ダメージを受けたＯＮＯ膜の上に制御ゲート電極が形成される。
【００１５】
ＯＮＯ膜がエッチングによりダメージを受けると、その電気絶縁特性が低下したり、膜厚にばらつきを生じたりする。ＯＮＯ膜の電気絶縁特性の低下は、不揮発性メモリ素子での記憶特性の低下につながる。また、ＯＮＯ膜の膜厚がばらつくと、浮遊ゲート電極と制御ゲート電極との間の結合容量がばらつくこととなり、このばらつきは不揮発性メモリ素子での消去特性や書き込み特性の低下につながる。
【００１６】
勿論、エミッタ電極を得る際に上記のＯＮＯ膜をエッチングマスクで保護しておけば、エッチングによってＯＮＯ膜がダメージを受けてしまうことを回避できるが、エッチングマスクを１つ追加しなければならいことから生産性が低下し、製造コストが増加する。このように、従来のＢｉＣＭＯＳ装置の製造方法には、不揮発性メモリ素子の特性が良好なものを低コストの下に製造し得難いという問題があった。
【００１７】
この発明は、上記に鑑みてなされたものであって、不揮発性メモリ素子と電界効果トランジスタとバイポーラトランジスタとを備えた所望特性の半導体装置を低コストの下に製造し易い半導体装置の製造方法、および、所望特性の不揮発性メモリ素子と電界効果トランジスタとバイポーラトランジスタとを備えたものを低コストの下に得易い半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１８】
上記の目的を達成するこの発明の半導体装置の製造方法は、半導体基板と、複数のメモリセルを有する不揮発性メモリ素子と、少なくとも１つのゲート電極を有する電界効果トランジスタと、エミッタ電極を有するバイポーラトランジスタとを備え、前記メモリセルの各々は、前記半導体基板上にトンネル酸化膜を介して形成された浮遊ゲート電極上に絶縁膜と制御ゲート電極とがこの順番で積層された構造を有しており、前記ゲート電極は前記半導体基板上にゲート絶縁膜を介して配置されており、前記エミッタ電極は前記半導体基板に接して配置されている半導体装置の製造方法であって、前記不揮発性メモリ素子、前記電界効果トランジスタ、および前記バイポーラトランジスタそれぞれに対応して素子領域が形成され、かつ該素子領域の各々を局所的に露出させる所定パターンの素子分離膜が形成された半導体基板上に、前記エミッタ電極と前記半導体基板とが接触する領域に対応した領域上に開口部を残しつつ前記素子領域それぞれの露出面を覆う電気絶縁膜を形成し、さらに、少なくとも前記不揮発性メモリ素子に対応する素子領域と前記バイポーラトランジスタに対応する領域それぞれに形成されている前記素子分離膜および前記電気絶縁膜を覆うと共に前記開口部を埋めるようにして第１ポリシリコン膜を成膜した後、該第１ポリシリコン膜をパターニングして、前記不揮発性メモリ素子に対応する素子領域上には前記複数のメモリセルそれぞれでの浮遊ゲート電極の元となる浮遊ゲート用ポリシリコン膜を形成し、前記バイポーラトランジスタに対応する素子領域上には前記エミッタ電極を形成する第１の電極形成工程と、前記浮遊ゲート用ポリシリコン膜を覆うようにして前記複数のメモリセルそれぞれでの絶縁膜の元となる浮遊ゲート用積層膜を形成する積層膜成形工程と、前記電界効果トランジスタに対応する素子領域上の電気絶縁膜と前記浮遊ゲート用積層膜とを覆う導電膜を成膜し、該導電膜をパターニングして、前記ゲート電極および前記制御ゲート電極を形成する第２の電極形成工程と、を含んでいる。以下、この製造方法を「製造方法Ｉ」ということがある。
【００１９】
また、上記の目的を達成するこの発明の他の半導体装置の製造方法は、半導体基板と、複数のメモリセルを有する不揮発性メモリ素子と、少なくとも１つのゲート電極を有する電界効果トランジスタと、エミッタ電極を有するバイポーラトランジスタとを備え、前記メモリセルの各々は、前記半導体基板上にトンネル酸化膜を介して形成された浮遊ゲート電極上に絶縁膜と制御ゲート電極とがこの順番で積層された構造を有しており、前記ゲート電極は前記半導体基板上にゲート絶縁膜を介して配置されており、前記エミッタ電極は前記半導体基板に接して配置されている半導体装置の製造方法であって、前記不揮発性メモリ素子、前記電界効果トランジスタ、および前記バイポーラトランジスタそれぞれに対応して素子領域が形成され、かつ該素子領域の各々を局所的に露出させる所定パターンの素子分離膜が形成された半導体基板上に、前記素子領域それぞれの露出面を覆う電気絶縁膜を形成し、さらに、少なくとも前記不揮発性メモリ素子に対応する素子領域と前記バイポーラトランジスタに対応する領域それぞれに形成されている前記素子分離膜および前記電気絶縁膜を覆うようにして第１ポリシリコン膜を成膜する第１ポリシリコン膜形成工程と、前記第１ポリシリコン膜のうちで前記エミッタ電極と前記半導体基板とが接触する領域上に位置する領域および該領域の下の前記電気絶縁膜をそれぞれ除去して開口部を形成した後、前記第１ポリシリコン膜を覆うと共に前記開口部を埋めるようにして第２ポリシリコン膜を成膜する第２ポリシリコン膜形成工程と、前記第１ポリシリコン膜および前記第２ポリシリコン膜を一緒にパターニングして、前記不揮発性メモリ素子に対応する素子領域上に前記複数のメモリセルそれぞれでの浮遊ゲート電極の元となる浮遊ゲート用ポリシリコン積層体を形成すると共に、前記エミッタ電極の形成位置にエミッタ用ポリシリコン積層体を形成するパターニング工程と、前記浮遊ゲート用ポリシリコン積層体を覆うようにして前記複数のメモリセルそれぞれでの絶縁膜の元となる浮遊ゲート用積層膜を形成する積層膜形成工程と、前記電界効果トランジスタに対応する素子領域上の電気絶縁膜と前記浮遊ゲート用積層膜とを覆う導電膜を成膜し、該導電膜をパターニングして、前記ゲート電極および前記制御ゲート電極を形成するゲート電極形成工程と、を含んでいる。以下、この製造方法を「製造方法II」ということがある。
【発明の効果】
【００２０】
この発明の製造方法Ｉおよび製造方法IIでは、浮遊ゲート用積層膜のうちで不揮発性メモリ素子の絶縁膜となる領域をエッチングに曝すことなくＢｉＣＭＯＳ装置を製造することができる。また、浮遊ゲート用ポリシリコン膜もしくは浮遊ゲート用ポリシリコン積層体とエミッタ電極とを一緒に形成するので、従来に比べてマスクの総数を減らすことができる。これらの結果として、製造方法Ｉおよび製造方法IIのいずれによっても、不揮発性メモリ素子と電界効果トランジスタとバイポーラトランジスタとを備えた所望特性の半導体装置を低コストの下に製造し易くなる。
【発明を実施するための最良の形態】
【００２１】
以下に、この発明の半導体装置の製造方法および半導体装置それぞれの実施の形態を、図面に基づいて詳細に説明する。なお、この発明は以下に説明する実施の形態に限定されるものではない。
【００２２】
実施の形態１．
この実施の形態１は、図２３に示した断面構造を有する半導体装置を上述した製造方法Ｉに基づいて製造する際の一例である。製造方法Ｉは、既に説明したように、第１の電極形成工程、積層膜成形工程、および第２の電極形成工程を含んでいる。第２の電極形成工程の後には、所定の後工程が行われる。以下、図２３で用いた参照符号を適宜引用して、工程毎に詳述する。図２３を参照して既に説明した構成要素については、ここではその説明を省略する。
【００２３】
（第１の電極形成工程）
第１の電極形成工程では、まず、図２３に示した不揮発性メモリ素子４０、ＣＭＯＳトランジスタ６０、およびバイポーラトランジスタ７０それぞれに対応して素子領域が形成されていると共に、これら素子領域の各々を局所的に露出させる所定パターンの素子分離膜２４が形成されている半導体基板上に、バイポーラトランジスタのエミッタ電極６２と半導体基板とが接触する領域に対応した領域上に開口部を残しつつ上記の素子領域それぞれの露出面を覆う電気絶縁膜を形成する。この電気絶縁膜が形成された半導体基板を、以下、「絶縁膜付き半導体基板」と略記する。絶縁膜付き半導体基板は、自ら作製してもよいし、他で製造されたものを購入してもよい。図１−１および図１−２は、それぞれ、所望の絶縁膜付き半導体基板を得る過程で作製される中間品を概略的に示す断面図である。
【００２４】
図１−１に示す中間品２５Ａは、Ｐ型シリコン基板２に所定の素子領域、すなわち、不揮発性メモリに対応する素子領域Ｒ1 、ＣＭＯＳトランジスタに対応する素子領域Ｒ2 、およびバイポーラトランジスタに対応する素子領域Ｒ3 を形成した後、これらの素子領域Ｒ1 〜Ｒ3 に、当該素子領域Ｒ1 〜Ｒ3 の各々を局所的に露出させる所定パターンの素子分離膜２４と、当該素子領域Ｒ1 〜Ｒ3 それぞれの露出面を覆う電気絶縁膜３１ａとを形成したものである。素子領域Ｒ1 にはＮ+ 型埋め込み層５、Ｐ型ウェル６、およびＮ型ウェル７が形成されており、素子領域Ｒ2 にはＮ型ウェル１０およびＰ型ウェル１２が形成されている。また、素子領域Ｒ3 にはＮ+ 型埋め込み層１５、Ｎ- 型エピタキシャル層１６、Ｎ型ウェル１７、Ｐ型不純物拡散領域１８、およびＰ型ウェル１９が形成されている。
【００２５】
この中間品２５ＡにおけるＰ型シリコン基板２には、図２３に示した半導体基板２５におけるのとは異なり、素子領域Ｒ1 および素子領域Ｒ2 のいずれにもソース領域およびドレイン領域が形成されていない。また、素子領域Ｒ3 には、コレクタコンタクト領域、ベースコンタクト領域、ベース領域、およびエミッタ領域が形成されていない。
【００２６】
中間品２５Ａを構成する各ウェル、埋め込み層、エピタキシャル領域、素子分離膜、および電気絶縁膜は、それぞれ常法により形成することができる。また、各ウェルおよびエピタキシャル領域での不純物濃度や、電気絶縁膜３１ａの厚さは、形成しようとする不揮発性メモリ素子４０、ＣＭＯＳトランジスタ６０、およびバイポーラトランジスタ７０（図２３参照）それぞれに求められる性能等に応じて適宜選定される。電気絶縁膜３１ａを不揮発性メモリ素子でのトンネル酸化膜の材料として用いる場合、その膜厚は例えば１０〜１２ｎｍ程度とすることができる。
【００２７】
図１−２に示す中間品２５Ｂは、図１−１に示した中間品２５ＡにおけるＮ- 型エピタキシャル層１６に、バイポーラトランジスタ７０（図２３参照）でのベース領域の元となるＰ型不純物拡散領域２２ａを更に形成したものである。このＰ型不純物拡散領域２２ａを形成するにあたっては、例えば同図に示すように、まずＰ型不純物拡散領域２２ａの形成領域に対応した箇所に開口部ＯＰ1 を形成したイオン注入マスクＭ1 をＰ型シリコン基板２上に形成し、電気絶縁膜３１ａを介してＰ型半導体基板２にアクセプタＡをイオン注入する。この後、熱処理を施して、注入したアクセプタＡを活性化する。これによりＰ型不純物拡散領域２２ａが形成され、同図に示す中間品２５Ｂが得られる。
【００２８】
図１−３は、第１の電極形成工程で作製される絶縁膜付き半導体基板の一例を概略的に示す断面図である。同図に示す絶縁膜付き半導体基板２５Ｃは、図１−２に示した中間品２５Ｂでの電気絶縁膜３１ａを例えばウェットエッチングにより除去し、これによって露出したＰ型シリコン基板２の表面に熱酸化等の方法で新たに電気絶縁膜３１ｂを形成した後、この電気絶縁膜３１ｂをパターニングして、エミッタ電極６２（図２３参照）とＰ型シリコン基板とが接触する領域に対応した領域上に開口部ＯＰ2 を形成したものである。電気絶縁膜３１ｂは、上記の開口部ＯＰ2 を残しつつ、素子領域Ｒ1 〜Ｒ3 それぞれの露出面を覆っている。
【００２９】
第１の電極形成工程では、上述の絶縁膜付き半導体基板２５Ｃを作製した後、この絶縁膜付き半導体基板２５Ｃ上に、少なくとも不揮発性メモリ素子４０（図２３参照）に対応する素子領域Ｒ1 とバイポーラトランジスタ７０（図２３参照）に対応する領域Ｒ3 それぞれに形成されている素子分離膜２４および電気絶縁膜３１ｂを覆うと共に上記の開口部ＯＰ2 を埋めるようにして第１ポリシリコン膜を成膜する。そして、この第１ポリシリコン膜をパターニングして、不揮発性メモリ素子４０を構成するメモリセルそれぞれでの浮遊ゲート電極３３（図２３参照）の元となる浮遊ゲート用ポリシリコン膜を素子領域Ｒ1 に形成すると共に、バイポーラトランジスタ７０のエミッタ電極６２（図２３参照）を素子領域Ｒ3 に形成する。第１ポリシリコン膜としては、例えばＮ型ポリシリコン膜を用いることができる。また、第１ポリシリコン膜の膜厚は、例えば１５０ｎｍ程度とすることができる。
【００３０】
図２−１は、第１の電極形成工程で成膜される第１ポリシリコン膜の一例を概略的に示す断面図である。同図に示す第１ポリシリコン膜３２は、素子分離膜２４および電気絶縁膜３１ｂの各々を覆うようにして素子領域Ｒ1 ，Ｒ2 ，およびＲ3 の上方に形成されており、素子領域Ｒ3 においては開口部ＯＰ2 を埋めている。
【００３１】
図２−２は、第１の電極形成工程で形成される浮遊ゲート用ポリシリコン膜およびエミッタ電極それぞれの一例を概略的に示す断面図である。同図に示すように、浮遊ゲート用ポリシリコン膜３３ａは、不揮発性メモリ素子４０（図２３参照）に対応する素子領域Ｒ1 上の電気絶縁膜３１ｂを覆うようにして、素子領域Ｒ1 上に形成される。また、エミッタ電極６２は、Ｐ型不純物拡散領域２２ａに接した状態で素子領域Ｒ3 に形成される。浮遊ゲート用ポリシリコン膜３３ａおよびエミッタ電極６２を得るための第１ポリシリコン膜３２のパターニングは、例えば、所定形状のエッチングマスクを用いたドライエッチングまたはウェットエッチングにより行うことができる。
【００３２】
このようにして第１の電極形成工程を行った後、所定形状のイオン注入マスクを用いてＰ型不純物拡散領域２２ａ内にドナーをイオン注入し、活性化処理を施して、Ｎ型不純物拡散領域からなるエミッタ領域をＰ型不純物拡散領域２２ａ内に形成する。このときのイオン注入は、エミッタ電極６２を介して行うことができる。
【００３３】
図３は、第１の電極形成工程の後に形成されるエミッタ領域の一例を概略的に示す断面図である。同図に示すように、エミッタ領域２３は主にエミッタ電極６２とＰ型不純物拡散領域２２ａとの界面からその下方に広がっており、当該エミッタ領域２３の深さは、エミッタ領域２３を形成する前のＰ型不純物拡散領域２２ａの深さよりも浅い。図１−３に示した絶縁膜付き半導体基板２５Ｃにエミッタ領域２３まで形成したものを、以下、「絶縁膜付き半導体基板２５Ｄ」といい、図３においても参照符号２５Ｄで示す。
【００３４】
（積層膜成形工程）
積層膜成形工程では、浮遊ゲート用ポリシリコン膜３３ａ（図３参照）を覆うようにして、不揮発性メモリ素子を構成する複数のメモリセルそれぞれでの絶縁膜３５（図２３参照）の元となる浮遊ゲート用積層膜を形成する。この浮遊ゲート用積層膜は、例えば、当該浮遊ゲート用積層膜の元となる積層膜を成膜した後に当該積層膜をパターニングすることによって形成される。
【００３５】
図４−１は、浮遊ゲート用積層膜の元となる積層膜の一例を概略的に示す断面図である。同図に示すように、積層膜３４は、素子領域Ｒ1 から素子領域Ｒ2 および素子領域Ｒ3 に亘ってこれらの素子領域Ｒ1 〜Ｒ3 の上方に設けられる。この積層膜３４は、例えばＯＮＯ膜またはＯＮ膜からなる積層構造の膜であるが、図４−１においては便宜上１つの層として描いている。
【００３６】
なお、上記のＯＮ膜は、酸化膜と窒化膜とをこの順番で積層することによって形成された２層構造の積層膜であり、酸化膜としてはシリコン酸化膜が多用され、窒化膜としてはシリコン窒化膜が多用される。
【００３７】
図４−２は、積層膜成形工程で形成される浮遊ゲート用積層膜の一例を概略的に示す断面図である。同図に示すように、浮遊ゲート用積層膜３５ａは素子領域Ｒ1 の上方に形成されて、浮遊ゲート用ポリシリコン膜３３ａを覆う。素子領域Ｒ2 上の電気絶縁膜３１ｂおよび素子領域Ｒ3 上の電気絶縁膜３１ｂは、露出している。
【００３８】
（第２の電極形成工程）
第２の電極形成工程では、素子領域Ｒ2 上の電気絶縁膜と浮遊ゲート用積層膜３５ａとを覆う導電膜を成膜し、この導電膜をパターニングして、ＣＭＯＳトランジスタを構成する各ゲート電極４４（図２３参照）および不揮発性メモリ素子を構成する各制御ゲート電極３７（図２３参照）を形成する。
【００３９】
ＣＭＯＳトランジスタ６０（図２３参照）の高性能化を図るうえからは、電気絶縁膜３１ｂのうちで不揮発性メモリ素子４０（図２３参照）に対応する素子領域上に位置している領域（以下、この領域の電気絶縁膜３１ｂを「電気絶縁膜３１ｃ」という。）を除いた残りの領域を、例えばウェットエッチングにより除去し、これによって露出したＰ型シリコン基板２の表面に熱酸化等の方法で新たに電気絶縁膜を形成した後に、上記の導電膜を成膜することが好ましい。また、浮遊ゲート電極３３（図２３参照）の形成を容易にするうえからは、上記の導電膜の上に無機絶縁膜を更に積層することが好ましい。
【００４０】
図５−１は、第２の電極形成工程で成膜される導電膜の一例を概略的に示す断面図である。同図に示すように、上記の導電膜３７ａは、各素子領域Ｒ2 ，Ｒ3 と浮遊ゲート用積層膜３５ａとを覆うようにして成膜されている。この導電膜３７ａとしては、例えば、Ｎ型ポリシリコン膜や、Ｎ型ポリシリコン膜とタングステンシリサイド膜との積層膜等を用いることができ、その膜厚は例えば２００ｎｍ程度とすることができる。
【００４１】
図示の例では、素子領域Ｒ2 ，Ｒ3 でのＰ型シリコン基板２の表面に新たな電気絶縁膜４２ａが形成されている。この電気絶縁膜４２ａは、ＣＭＯＳトランジスタでのゲート絶縁膜４２（図２３参照）の元となるものであり、シリコン酸化物等によって形成される。電気絶縁膜４２ａの膜厚は、例えば１０〜１５ｎｍ程度とすることができる。
【００４２】
また、導電膜３７ａの上には、上記の無機絶縁膜３９ａが積層されている。この無機絶縁膜３９ａは、浮遊ゲート電極３３（図２３参照）を異方性エッチングによって形成する際のエッチング保護膜の材料として利用されるものであり、例えばシリコン酸化物等によって形成される。無機絶縁膜３９ａの膜厚は、その材質や、浮遊ゲート用積層膜３５ａおよび浮遊ゲート用ポリシリコン膜３３ａそれぞれの膜厚等に応じて適宜選定される。
【００４３】
無機絶縁膜３９ａを設けた場合の導電膜３７ａのパターニングは、例えば、無機絶縁膜３９ａ上に所定形状のレジストパターンを形成し、このレジストパターンをエッチングマスクとして用いて無機絶縁膜３９ａおよび導電膜３７ａをエッチングすることによって行われる。このパターニングにより、不揮発性メモリ素子における各制御ゲート電極３７（図２３参照）、およびＣＭＯＳトランジスタにおける各ゲート電極４４（図２３参照）を形成する。
【００４４】
図５−２は、第２の電極形成工程で形成される制御ゲート電極およびゲート電極それぞれの一例を概略的に示す断面図である。同図に示すように、各制御ゲート電極３７は浮遊ゲート用積層膜３５ａ上に形成され、各ゲート電極４４は電気絶縁膜４２ａ上に形成される。個々の制御ゲート電極３７上、および個々のゲート電極４４上には、無機絶縁膜３９ａから形成された保護膜３９が位置している。
【００４５】
以上説明した第２の電極形成工程まで行った後、(1) 浮遊ゲート電極の形成、(2) 不揮発性メモリ素子におけるトンネル酸化膜およびＣＭＯＳトランジスタにおけるゲート絶縁膜それぞれの形成、(3) サイドウォールスペーサの形成、(4) 不揮発性メモリ素子およびＣＭＯＳトランジスタそれぞれにおけるソース領域およびドレイン領域の形成、(5) バイポーラトランジスタにおけるコレクタコンタクト領域およびベースコンタクト領域の形成、(6) コンタクトプラグの形成、ならびに(7) 上部配線の形成を順次行うことにより、図２３に示したＢｉＣＭＯＳ装置１００と同様の構造を有する半導体装置を得ることができる。以下、第２の電極形成工程を行った後に形成される各部材の形成方法について説明する。
【００４６】
浮遊ゲート電極３３（図２３参照）は、例えば、各制御ゲート電極３７上の保護膜３９（図５−２参照）をエッチング保護膜として利用し、かつ不揮発性メモリ素子に対応する素子領域中の電気絶縁膜３１ｃおよび素子分離膜２４（図５−２参照）をエッチングストッパとして利用した異方性エッチング（例えばドライエッチング）により、形成することができる。
【００４７】
図６は、上記の異方性エッチングによって形成された浮遊ゲート電極を概略的に示す断面図である。同図に示すように、上記の異方性エッチングは、不揮発性メモリ素子に対応する素子領域を除いた他の領域をエッチングマスクＭ2 によって保護した状態下で行う。浮遊ゲート用積層膜３５ａおよび浮遊ゲート用ポリシリコン膜３３ａ（図５−２参照）それぞれのうちで保護膜３９と平面視上重なる領域は異方性エッチングから保護され、他の領域は異方性エッチングにより除去される。その結果として、電気絶縁膜３１ｃ上に所定個の浮遊ゲート電極３３が形成される。個々の浮遊ゲート電極３３上には、浮遊ゲート用積層膜３５ａから成形された絶縁膜３５が位置しており、この絶縁膜３５上には前述した制御ゲート電極３７および保護膜３９がこの順番で積層されている。
【００４８】
不揮発性メモリ素子におけるトンネル酸化膜３１（図２３参照）、およびＣＭＯＳトランジスタにおけるゲート絶縁膜４２（図２３参照）は、浮遊ゲート電極３３の形成時に用いたエッチングマスクＭ2 （図６参照）を除去した後に形成される。例えば、電気絶縁膜３１ｃのうちので浮遊ゲート電極３３によって覆われていない領域、および電気絶縁膜４２ａのうちでゲート電極４４によって覆われていない領域をドライエッチングで除去することにより、トンネル酸化膜３１およびゲート絶縁膜４２（図２３参照）を形成することができる。
【００４９】
サイドウォールスペーサは、例えば、トンネル酸化膜３１およびゲート絶縁膜４２まで形成した後に、Ｐ型シリコン基板２（図６参照）上に所定膜厚のシリコン酸化膜やシリコン窒化膜を等方的に成膜し、この膜をエッチバックすることによって形成することができる。サイドウォールスペーサは、（１）トンネル酸化膜３１と、浮遊ゲート電極３３と、絶縁膜３５と、制御ゲート電極３７と、保護膜３９との積層物における線幅方向の両側、（２）ゲート絶縁膜４２（図２３参照）とゲート電極４４と保護膜３９との積層物における線幅方向の両側、および、（３）エミッタ電極６２における線幅方向の両側にそれぞれ形成される。これらのサイドウォールスペーサのうち、不揮発性メモリ素子４０（図２３参照）を構成するサイドウォールスペーサは、ＣＭＯＳトランジスタ６０（図２３参照）を構成するサイドウォールスペーサおよびバイポーラトランジスタ７０（図２３参照）を構成するサイドウォールスペーサとは別工程で形成することが好ましい。
【００５０】
不揮発性メモリ素子およびＣＭＯＳトランジスタそれぞれにおけるソース領域およびドレイン領域の形成と、バイポーラトランジスタにおけるコレクタコンタクト領域またはベースコンタクト領域の形成とは、並行して行うことができる。
【００５１】
例えば、所定形状のイオン注入マスクを用いたイオン注入により、不揮発性メモリ素子のソース領域８ｓおよびドレイン領域８ｄ（図２３参照）それぞれに対応する領域、ＣＭＯＳトランジスタにおけるＮチャネルＭＯＳトランジスタ５５のソース領域１２ｓおよびドレイン領域１２ｄ（図２３参照）それぞれに対応する領域、ならびにバイポーラトランジスタのコレクタコンタクト領域２０（図２３参照）に対応する領域にドナーをイオン注入して、不純物添加領域を形成する。また、他のイオン注入マスクを用いたイオン注入により、ＣＭＯＳトランジスタにおけるＰチャネルＭＯＳトランジスタ５０のソース領域１０ｓおよびドレイン領域１０ｄ（図２３参照）それぞれに対応する領域、ならびにバイポーラトランジスタのベースコンタクト領域２１（図２３参照）に対応する領域にアクセプタをイオン注入して、不純物添加領域を形成する。その後、これらの不純物添加領域に不純物活性化のための熱処理を施すことにより、必要個の不純物拡散領域を形成することができる。
【００５２】
図７は、ドナーをイオン注入した後にアクセプタをイオン注入する際に使用するイオン注入マスクの一例を概略的に示す断面図である。同図に示すように、このイオン注入マスクＭ3 には、ＰチャネルＭＯＳトランジスタ５０（図２３参照）に対応する素子領域上に開口した開口部ＯＰ5 と、バイポーラトランジスタ７０のベースコンタクト領域２１（図２３参照）に対応する領域上に開口した開口部ＯＰ6 とを有している。これらの開口部ＯＰ5 ，ＯＰ6 に進入したアクセプタＡのうち、保護膜３９、サイドウォールスペーサＳｗ、または素子分離膜２４によって遮られなかったアクセプタＡがＰ型シリコン基板２に注入される。このようにしてＰ型シリコン基板２に不純物（ドナーおよびアクセプタ）を添加した後、これらの不純物を活性化して不純物拡散領域を形成することにより、図２３に示した半導体基板２５が得られる。
【００５３】
なお、図７においては、便宜上、上記のイオン注入によって形成される各不純物添加領域ではなく、添加した不純物を活性化することによって得られる不純物拡散領域、すなわち、各ソース領域、各ドレイン領域、および各コンタクト領域を示してある。また、サイドウォールスペーサＳｗへのハッチングの付与は省略している。
【００５４】
必要に応じて、ソース領域およびドレイン領域の各々はＬＤＤ（Lightly Doped Drain）構造とすることができる。ＬＤＤ構造のソース領域およびドレイン領域を形成するにあたっては、例えば、サイドウォールスペーサＳｗを形成する前にＰ型シリコン基板２へのイオン注入を行って、不純物のドーズ量が少なく、不純物の注入深さも浅い不純物拡散領域を形成し、その後、サイドウォールスペーサＳｗを形成してから再びＰ型シリコン基板２へのイオン注入を行って、不純物のドーズ量が多く、不純物の注入深さも深い不純物拡散領域を形成する。
【００５５】
不揮発性メモリ素子、ＣＭＯＳトランジスタ、またはバイポーラトランジスタに接続される各コンタクトプラグ９２（図２３参照）は、例えば次のようにして形成することができる。まず、上述のようにして形成した半導体基板２５上に所望の有機材料または無機材料で層間絶縁膜９０（図２３参照）を形成し、この層間絶縁膜９０の所定箇所に異方性エッチングによりスルーホールを形成する。次いで、各スルーホール内にタングステンやタングステン−アルミニウム合金等の導電性材料を蒸着法により堆積させる。この後、層間絶縁膜９０の上面に堆積した余剰の導電性材料を除去することにより、各スルーホール内にコンタクトプラグ９２を形成する。
【００５６】
各コンタクトプラグに接続される上部配線９４（図２３参照）は、例えば、コンタクトプラグ９２の形成後に層間絶縁膜９０上に導電層を形成し、この導電層上に所定形状のエッチングマスクを形成した後に当該導電膜をエッチングすることにより形成することができる。上部配線９４としてダマシン配線を用いることも可能である。上部配線９４まで形成することにより、図２３に示したＢｉＣＭＯＳ装置１００と同様の構造を有するＢｉＣＭＯＳ装置を得ることができる。
【００５７】
このようにして作製されたＢｉＣＭＯＳ装置では、各浮遊ゲート電極３３（図２３参照）の元となる浮遊ゲート用ポリシリコン膜３３ａとエミッタ電極６２とが同一の工程で形成され、その後に各絶縁膜３５の元となる浮遊ゲート用積層膜３５ａが形成される。また、浮遊ゲート用積層膜３５ａを覆う導電膜３７ａおよび無機絶縁膜３９ａ（図５−１参照）を成膜し、これらをパターニングして制御ゲート電極３７および保護膜３９を形成した後に、絶縁膜３５および浮遊ゲート電極３３が形成される。浮遊ゲート用積層膜３５ａ（絶縁膜３５）の上面は、全工程を通じてエッチング処理に曝されない。
【００５８】
このため、ＢｉＣＭＯＳ装置の製造過程で浮遊ゲート用積層膜３５ａの電気絶縁特性が低下してしまうこと、および浮遊ゲート用積層膜３５ａの膜厚にばらつきが生じることがそれぞれ抑制される。結果として、不揮発性メモリ素子４０（図２３参照）を構成する個々の絶縁膜３５での電気絶縁特性、および浮遊ゲート電極３３と制御ゲート電極３７との間の結合容量をそれぞれ所望の範囲内に収めることが容易になり、所望の記憶特性、消去特性、および書き込み特性を有する不揮発性メモリ素子４０を形成し易くなる。また、ＢｉＣＭＯＳ装置の製造過程で使用するマスクの総数も低減される。したがって、所望特性のＢｉＣＭＯＳ装置を低い製造コストの元に得ることが容易になる。
【００５９】
実施の形態２．
この実施の形態２は、前述した製造方法IIによってＢｉＣＭＯＳ装置を製造するものである。製造方法IIによって製造されるＢｉＣＭＯＳ装置では、浮遊ゲート電極およびエミッタ電極が、それぞれ２層構造を有している。
【００６０】
図８は、上記の構造を有するＢｉＣＭＯＳ装置を概略的に示す断面図である。同図に示すＢｉＣＭＯＳ装置２００は、不揮発性メモリ素子１４０における浮遊ゲート電極１３３が第１浮遊ゲート電極１３３ａとその上に積層された第２浮遊ゲート電極１３３ｂとの２層構造を有し、かつ、バイポーラトランジスタ１７０におけるエミッタ電極１６２が第１エミッタ電極１６２ａと第２エミッタ電極１６２ｂとの２層構造を有しているという点を除き、図２３に示したＢｉＣＭＯＳ装置１００と同様の構造を有している。図８に示した構成部材のうちで図２３に示した構成部材と共通するものについては、図２３で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００６１】
このような構造を有するＢｉＣＭＯＳ装置２００を製造方法IIによって製造するにあたっては、第１ポリシリコン膜形成工程、第２ポリシリコン膜形成工程、パターニング工程、積層膜形成工程、およびゲート電極形成工程を順次行った後、所定の後工程を行う。以下、図８で用いた参照符号を適宜引用して、工程毎に詳述する。実施の形態１で既に説明した構成要素については、ここではその説明を省略する。
【００６２】
（第１ポリシリコン膜形成工程）
第１ポリシリコン膜形成工程では、不揮発性メモリ素子１４０、電界効果トランジスタ６０、およびバイポーラトランジスタ１７０（図８参照）それぞれに対応して素子領域が形成され、かつ素子領域の各々を局所的に露出させる所定パターンの素子分離膜が形成された半導体基板上に、上記の素子領域それぞれの露出面を覆う電気絶縁膜を形成し、さらに、少なくとも不揮発性メモリ素子１４０に対応する素子領域とバイポーラトランジスタ１７０に対応する領域それぞれに形成されている素子分離膜および電気絶縁膜を覆うようにして第１ポリシリコン膜を成膜する。
【００６３】
上記の半導体基板としては、例えば図１−２に示したＰ型シリコン基板２が用いられる。また、第１ポリシリコン膜としては不純物がドープされたポリシリコン膜、例えばＮ型ポリシリコン膜が用いられ、その膜厚は例えば５０ｎｍ程度とすることができる。
【００６４】
不揮発性メモリ素子１４０およびＣＭＯＳトランジスタ６０（図８参照）それぞれの高性能化を図るうえからは、図１−２に示した中間品２５Ｂを得る場合と同様にしてＰ型シリコン基板２にＰ型不純物拡散領域２２ａまで形成した後、表面の電気絶縁膜３１ａ（図１−２参照）を例えばウェットエッチングにより除去し、これによって露出したＰ型シリコン基板２の表面に熱酸化等の方法で新たに電気絶縁膜を形成することが好ましい。この場合、第１ポリシリコン膜は、新たな電気絶縁膜を形成した後に成膜する。
【００６５】
図９は、第１ポリシリコン膜形成工程で成膜される第１ポリシリコン膜の一例を概略的に示す断面図である。同図に示す第１ポリシリコン膜１３２ａは、図１−２に示した中間品２５Ｂを得る場合と同様にしてＰ型シリコン基板２にＰ型不純物拡散領域２２ａまで形成した後、表面の電気絶縁膜３１ａ（図１−２参照）を除去して新たな電気絶縁膜１３１ａを形成し、その後、素子分離膜２４および電気絶縁膜１３１ａの各々を覆うようにして成膜されたものである。第１ポリシリコン膜１３２ａはＮ型ポリシリコンによって形成されて、不揮発性メモリ素子に対応する素子領域Ｒ1 からＣＭＯＳトランジスタに対応する素子領域Ｒ2 およびバイポーラトランジスタに対応する素子領域Ｒ3 に亘っている。なお、新たな電気絶縁膜１３１ａはシリコン酸化物等によって形成される。この電気絶縁膜１３１ａの膜厚は、例えば１０〜１２ｎｍ程度とすることができる。以下、電気絶縁膜３１ａ（図１−２参照）を除去して新たな電気絶縁膜１３１ａを形成した半導体基板を「絶縁膜付き半導体基板２５Ｅ」といい、図９においても参照符号「２５Ｅ」で示す。
【００６６】
（第２ポリシリコン膜形成工程）
第２ポリシリコン膜形成工程では、上記の第１ポリシリコン膜１３２ａのうちでエミッタ電極１６２（図８参照）とＰ型シリコン基板２とが接触する領域上に位置する領域および当該領域の下の電気絶縁膜１３１ａをそれぞれ除去して開口部を形成した後、第１ポリシリコン膜１３２ａを覆うと共に上記の開口部を埋める第２ポリシリコン膜を成膜する。
【００６７】
上記の開口部は、例えば、第１ポリシリコン膜１３２ａ上に所定形状のエッチングマスクを形成した後、第１ポリシリコン膜１３２ａおよびその下の電気絶縁膜にエッチング処理を施すことによって形成することができる。また、第２ポリシリコン膜としては不純物がドープされたポリシリコン膜、例えばＮ型ポリシリコン膜が用いられ、その膜厚は例えば１００ｎｍ程度とすることができる。
【００６８】
図１０は、第２ポリシリコン膜形成工程で成膜される第２ポリシリコン膜の一例を概略的に示す断面図である。同図に示すように、第１ポリシリコン膜１３２ａのうちでエミッタ電極１６２（図８参照）とＰ型シリコン基板２とが接触する領域上に位置する領域および当該領域の下の電気絶縁膜１３１ａには、Ｐ型シリコン基板２に達する開口部ＯＰ10が形成されている。第２ポリシリコン膜１３２ｂは、第１ポリシリコン膜１３２ａを覆うと共に開口部ＯＰ10を埋めるようにして、素子領域Ｒ1 〜Ｒ3 上に成膜されている。
【００６９】
（パターニング工程）
パターニング工程では、上述した第１ポリシリコン膜および第２ポリシリコン膜を一緒にパターニングして、各浮遊ゲート電極１３３（図８参照）の元となる浮遊ゲート用ポリシリコン積層体を形成すると共に、エミッタ電極１６２（図８参照）の形成位置にエミッタ用ポリシリコン積層体を形成する。
【００７０】
図１１は、パターニング工程で形成される浮遊ゲート用ポリシリコン積層体およびエミッタ用ポリシリコン積層体それぞれの一例を概略的に示す断面図である。同図に示すように、浮遊ゲート用ポリシリコン積層体１３３Ａは、第１ポリシリコン膜１３２ａの一領域からなる第１浮遊ゲート用ポリシリコン膜１３３ａと、第２ポリシリコン膜１３２ｂの一領域からなる第２浮遊ゲート用ポリシリコン膜１３３ｂとの積層体である。この浮遊ゲート用ポリシリコン積層体１３３Ａは、不揮発性メモリ素子１４０（図８参照）に対応する素子領域Ｒ1 上の電気絶縁膜１３１ａを覆うようにして、素子領域Ｒ1 上に形成されている。
【００７１】
また、エミッタ用ポリシリコン積層体１６２は、第１ポリシリコン膜１３２ａの一領域からなる第１エミッタ用ポリシリコン膜１６２ａと、第２ポリシリコン膜１３２ｂの一領域からなる第２エミッタ用ポリシリコン膜１６２ｂとの２層構造を有しており、第２エミッタ用ポリシリコン膜１６２ｂはＰ型不純物拡散領域２２ａに接している。第１ポリシリコン膜１３２ａと第２ポリシリコン膜１３２ｂとを一緒にパターニングするにあたっては、第２ポリシリコン膜１３２ｂ上に所定形状のエッチングマスクを形成し、その後に第１ポリシリコン膜１３２ａおよび第２ポリシリコン膜１３２ｂにエッチング処理を施す。
【００７２】
前述したように、第１ポリシリコン膜１３２ａおよび第２ポリシリコン膜１３２ｂは、それぞれ、不純物がドープされたポリシリコン膜であるので、上記の浮遊ゲート用ポリシリコン積層体１３３Ａは実施の形態１での浮遊ゲート用ポリシリコン膜３３ａ（図２−２参照）に相当する。また、エミッタ用ポリシリコン積層体１６２はそのままエミッタ電極（以下、「エミッタ電極１６２」という。）となる。以下、エミッタ電極１６２のうちで第１ポリシリコン膜１３２ａから形成された部分を第１エミッタ電極１６２ａといい、第２ポリシリコン膜１３２ｂから形成された部分を第２エミッタ電極１６２ｂという。
【００７３】
このようにしてパターニング工程を行った後、所定形状のイオン注入マスクを用いてＰ型不純物拡散領域２２ａ内にドナーをイオン注入し、活性化処理を施して、Ｎ型不純物拡散領域からなるエミッタ領域をＰ型不純物拡散領域２２ａ内に形成する。このときのイオン注入は、エミッタ電極１６２を介して行うことができる。
【００７４】
図１２は、上述のようにして形成されたエミッタ領域２３の一例を概略的に示す断面図である。このエミッタ領域２３は、主にエミッタ電極１６２とＰ型不純物拡散領域２２ａとの界面の下方に広がっており、その深さは、エミッタ領域２３を形成する前のＰ型不純物拡散領域２２ａの深さよりも浅い。エミッタ領域２３まで形成したＰ型シリコン基板２は、図３に示した半導体基板２５Ｄに相当するので、図１２においても参照符号「２５Ｄ」で示す。
【００７５】
（積層膜形成工程）
積層膜形成工程では、浮遊ゲート用ポリシリコン積層体１３３Ａ（図１２参照）を覆うようにして、不揮発性メモリ素子を構成する複数のメモリセルそれぞれでの絶縁膜３５（図８参照）の元となる浮遊ゲート用積層膜を形成する。この積層膜形成工程は実施の形態１における積層膜成形工程と同様にして行われるので、ここではその説明を省略する。
【００７６】
（ゲート電極形成工程）
ゲート電極形成工程では、素子領域Ｒ2 上の電気絶縁膜１３１ａと浮遊ゲート用積層膜１３３Ａ（図１２参照）とを覆う導電膜を成膜し、この導電膜をパターニングして、ＣＭＯＳトランジスタを構成する各ゲート電極４４（図８参照）および不揮発性メモリ素子を構成する各制御ゲート電極３７（図８参照）を形成する。このゲート電極形成工程は、実施の形態１における第２の電極形成工程と同様にして行われるので、ここではその説明を省略する。
【００７７】
なお、ＣＭＯＳトランジスタ６０（図８参照）の高性能化を図るうえからは、電気絶縁膜１３１ａのうちで不揮発性メモリ素子１４０（図８参照）に対応する素子領域上に位置している領域を除いた残りの領域を、例えばウェットエッチングにより除去し、これによって露出したＰ型シリコン基板２の表面に熱酸化等の方法で新たに電気絶縁膜を形成した後に、上記の導電膜を成膜することが好ましい。
【００７８】
以上説明したゲート電極形成工程まで行った後、実施の形態１におけるのと同様に(1) 浮遊ゲート電極の形成、(2) 不揮発性メモリ素子におけるトンネル酸化膜およびＣＭＯＳトランジスタにおけるゲート絶縁膜それぞれの形成、(3) サイドウォールスペーサの形成、(4) 不揮発性メモリ素子およびＣＭＯＳトランジスタそれぞれにおけるソース領域およびドレイン領域の形成、(5) バイポーラトランジスタにおけるコレクタコンタクト領域およびベースコンタクト領域の形成、(6) コンタクトプラグの形成、ならびに(7) 上部配線の形成を順次行うことにより、図８に示したＢｉＣＭＯＳ装置２００を得ることができる。
【００７９】
このようにして製造されたＢｉＣＭＯＳ装置２００では、浮遊ゲート電極１３３（図８参照）の元となる浮遊ゲート用ポリシリコン積層体１３３Ａとエミッタ電極１６２とが同一の工程で形成されるので（図１２参照）、実施の形態１におけるのと同様に、積層膜形成工程で形成された浮遊ゲート用積層膜の上面は全工程を通じてエッチング処理に曝されない。
【００８０】
その結果として、不揮発性メモリ素子１４０を構成する個々の絶縁膜３５（図８参照）での電気絶縁特性、および浮遊ゲート電極３３と制御ゲート電極３７との間の結合容量をそれぞれ所望の範囲内に収めることが容易になり、所望の記憶特性、消去特性、および書き込み特性を有する不揮発性メモリ素子１４０を形成し易くなる。また、ＢｉＣＭＯＳ装置２００の製造過程で使用するマスクの総数も低減される。したがって、所望特性のＢｉＣＭＯＳ装置を低い製造コストの元に得ることが容易になる。
【００８１】
さらに、トンネル酸化膜３１およびゲート絶縁膜４２（図８参照）それぞれの元となる電気絶縁膜を形成した後、この電気絶縁膜上に第１ポリシリコン膜１３２ａおよび第２ポリシリコン膜１３２ｂを積層するので（図１０参照）、トンネル酸化膜３１およびゲート絶縁膜４２それぞれの上面については全工程を通じてエッチングマスクまたはイオン注入マスクとの接触が防止される。このようにしてトンネル酸化膜３１およびゲート絶縁膜４２を形成すると、高品質のトンネル酸化膜３１およびゲート絶縁膜４２が得られるので、信頼性の高い不揮発性メモリ素子１４０およびＣＭＯＳトランジスタ６０を作製することが容易になる。
【００８２】
実施の形態３．
この実施の形態３は、不揮発性メモリ素子における浮遊ゲート電極、およびバイポーラトランジスタにおけるエミッタ電極がそれぞれ２層構造を有しているＢｉＣＭＯＳ装置２００（図８参照）の他の製造方法に係るものである。この製造方法でも、上述した実施の形態２と同様に、第１ポリシリコン膜形成工程、第２ポリシリコン膜形成工程、パターニング工程、積層膜形成工程、およびゲート電極形成工程を順次行った後に所定の後工程を行って、ＢｉＣＭＯＳ装置２００を得る。
【００８３】
実施の形態２で説明した製造方法との相違は、第１ポリシリコン膜形成工程および第２ポリシリコン膜形成工程でそれぞれアンドープのポリシリコン膜、すなわち不純物をドープしていないポリシリコン膜を形成し、第２ポリシリコン膜形成工程を行った後に「ドーピング工程」を行う点にある。このドーピング工程では、第１ポリシリコン膜形成工程および第２ポリシリコン膜形成工程でそれぞれ成膜したアンドープのポリシリコン膜にヒ素（Ａｓ）をドープして、これらのポリシリコン膜をＮ型ポリシリコン膜にすると共にバイポーラトランジスタ１７０のエミッタ領域２３（図８参照）を形成する。
【００８４】
アンドープのポリシリコンをＮ型ポリシリコンにし、かつエミッタ領域２３を形成するためのヒ素（Ａｓ）のドープは、パターニング工程の後に行うこともできる。しかしながら、ＢｉＣＭＯＳ装置を製造するために使用するマスクの総数を少なくするという観点からは、第２ポリシリコン膜形成工程の後、パターニング工程の前に上述のドーピング工程を行うことが好ましい。
【００８５】
図１３は、ドーピング工程でイオン注入法によりヒ素（Ａｓ）をドープする際の様子を概略的に示す断面図である。同図に示すように、ヒ素（Ａｓ）のイオン注入は、第２ポリシリコン膜１３２Ｕ2 上にイオン注入マスクを設けることなく、第２ポリシリコン膜１３２Ｕ2 の全面に行う。このときのヒ素イオンの加速電圧は例えば４０ｋｅＶ程度とし、注入するヒ素イオンの濃度は例えば１×１０16／ｃｍ2 程度とすることができる。このイオン注入によって、第１ポリシリコン膜１３２Ｕ1 および第２ポリシリコン膜１３２Ｕ2 にヒ素イオンが注入されると共に、これらのポリシリコン膜１３２Ｕ1 ，１３２Ｕ2 を介してＰ型不純物拡散領域２２ａにもヒ素イオンが注入される。Ｐ型シリコン基板２における他の領域は、電気絶縁膜１３１ａまたは素子分離膜２４によって覆われているので、ヒ素イオンの注入が抑制される。
【００８６】
図１４は、上述のようにして注入したヒ素イオンを活性することによって形成されたＮ型ポリシリコン膜１３２ｃ，１３２ｄ、およびエミッタ領域２３それぞれの一例を概略的に示す断面図である。第１ポリシリコン膜１３２Ｕ1 からＮ型ポリシリコン膜１３２ｃが形成され、第２ポリシリコン膜１３２Ｕ2 からＮ型ポリシリコン膜１３２ｄが形成されている。Ｎ型ポリシリコン膜１３２ｃが実施の形態２における第１ポリシリコン膜に相当し、Ｎ型ポリシリコン膜１３２ｄが実施の形態２における第２ポリシリコン膜に相当する。イオン注入したヒ素（Ａｓ）の活性化は、例えば窒素ガス雰囲気中で８５０℃、３０分の熱処理を施すことによって行うことができる。
【００８７】
この後、実施の形態２におけるのと同様にしてパターニング工程、積層膜形成工程、およびゲート電極形成工程を順次行う。そして、ゲート電極形成工程まで行った後、実施の形態２におけるのと同様に(1) 浮遊ゲート電極の形成、(2) 不揮発性メモリ素子におけるトンネル酸化膜およびＣＭＯＳトランジスタにおけるゲート絶縁膜それぞれの形成、(3) サイドウォールスペーサの形成、(4) 不揮発性メモリ素子およびＣＭＯＳトランジスタそれぞれにおけるソース領域およびドレイン領域の形成、(5) バイポーラトランジスタにおけるコレクタコンタクト領域およびベースコンタクト領域の形成、(6) コンタクトプラグの形成、ならびに(7) 上部配線の形成を順次行うことにより、図８に示したＢｉＣＭＯＳ装置２００を得ることができる。
【００８８】
このようにしてＢｉＣＭＯＳ装置２００を製造した場合でも、実施の形態２におけるのと同様の理由から、所望の記憶特性、消去特性、および書き込み特性を有する不揮発性メモリ素子１４０を形成し易くなる。また、ＢｉＣＭＯＳ装置２００の製造過程で使用するマスクの総数も低減される。したがって、所望特性のＢｉＣＭＯＳ装置を低い製造コストの元に得ることが容易になる。また、信頼性の高い不揮発性メモリ素子１４０およびＣＭＯＳトランジスタ６０を作製することが容易になる。
【００８９】
さらに、ドーピング工程でヒ素（Ａｓ）をドープしてエミッタ領域２３を形成するので、リン（Ｐ）をドープする場合に比べて不純物の拡散定数が小さくなり、結果として、リン（Ｐ）をドープしてエミッタ領域２３を形成する場合に比べてエミッタ領域２３を浅くすることができる。これに伴って、Ｐ型不純物拡散領域２２も浅くすることが可能になる。これらの結果として、実施の形態２に比べてバイポーラトランジスタ１７０の動作速度を高速にすることが容易になる。
【００９０】
実施の形態４．
この実施の形態４は、不揮発性メモリ素子、ＣＭＯＳトランジスタ、およびバイポーラトランジスタの他に容量素子も備えたＢｉＣＭＯＳ装置およびその製造方法それぞれの一例であり、当該ＢｉＣＭＯＳ装置の製造方法は、実施の形態１で説明した製造方法と同様に、第１の電極形成工程、積層膜成形工程、および第２の電極形成工程を含んでいる。第２の電極形成工程の後には、所定の後工程が行われる。
【００９１】
図１５は、容量素子も備えたＢｉＣＭＯＳ装置の一例を概略的に示す断面図である。同図に示すＢｉＣＭＯＳ装置３００は、図２３に示した不揮発性メモリ素子４０、ＣＭＯＳトランジスタ６０、およびバイポーラトランジスタ７０の他に、容量素子２８０をも備えている。図１５に示した構成要素のうちで図２３に示した構成要素と共通するものについては、図２３で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００９２】
ＢｉＣＭＯＳ装置３００を構成する半導体基板２２５は、不揮発性メモリ素子４０、ＣＭＯＳトランジスタ６０、およびバイポーラトランジスタ７０それぞれに対応する素子領域に加えて、容量素子２８０に対応する素子領域を有しており、この素子領域にはＰ型ウェル２０５が形成されている。また、素子分離膜２４は、容量素子２８０に対応する素子領域を覆っている。
【００９３】
容量素子２８０は、素子分離膜２４上に形成された下部電極２７２と、この下部電極２７２を覆う絶縁膜２７４と、絶縁膜２７４上に形成された上部電極２７６と、上部電極２７６上に形成された保護膜２７８とを備えている。下部電極２７２は、浮遊ゲート電極３３およびエミッタ電極６２それぞれの元となったポリシリコン膜（実施の形態１でいう「第１ポリシリコン膜」）から形成されたものである。また、絶縁膜２７４は、絶縁膜３５の元となった積層膜から形成されたものである。そして、上部電極２７６は、制御ゲート電極３７の元となった導電膜から形成されたものであり、保護膜２７８は、保護膜３９の元となった膜から形成されたものである。
【００９４】
層間絶縁膜９０は、不揮発性メモリ素子４０、ＣＭＯＳトランジスタ６０、およびバイポーラトランジスタ７０に加えて対応容量素子２８０も覆っており、この層間絶縁膜９０を貫通するようにして設けられた複数本のコンタクトプラグ９２が容量素子２８０に接続されている。すなわち、２本のコンタクトプラグ９２が容量素子２８０の下部電極２７２に接続され、３本のコンタクトプラグ９２が上部電極２７６に接続されている。容量素子２８０に対応するこれらのコンタクトプラグ９２にも、それぞれ、所定の上部配線９４が接続されている。
【００９５】
このようなＢｉＣＭＯＳ装置３００は、第１の電極形成工程で、上記のＰ型ウェル２０５をも有する半導体基板上に浮遊ゲート用ポリシリコン膜とエミッタ電極とに加えて上記の下部電極２７２も形成し、積層膜形成工程で、浮遊ゲート用積層膜に加えて上記の絶縁膜２７４も形成し、第２の電極形成工程で、各ゲート電極および各制御ゲート電極に加えて上記の上部電極２７６も形成する以外は、実施の形態１で説明した製造方法（製造方法Ｉ）に従って製造することができる。以下、図１６〜図１８を参照して、これらの工程について説明する。
【００９６】
図１６は、第１の電極形成工程で形成される各電極それぞれの一例を概略的に示す断面図である。同図に示すように、第１の電極形成工程では、浮遊ゲート用ポリシリコン膜３３ａおよびエミッタ電極６２に加え、容量素子に対応する素子領域Ｒ4 上に容量素子の下部電極２７２を形成する。素子領域Ｒ4 にはＰ型ウェル２０５が形成されており、Ｐ型ウェル２０５上には素子領域Ｒ4 を覆うようにして素子分離膜２４が形成されている。下部電極２７２は、素子分離膜２４上に形成される。
【００９７】
なお、Ｐ型シリコン基板２は、素子領域Ｒ4 を有すると共に当該素子領域Ｒ4 を覆うようにして素子分離膜２４が形成されているという点を除き、図２−２に示したＰ型シリコン基板２と同様の構造を有している。このＰ型シリコン基板２には、図２−２に示した絶縁膜付き半導体基板２５Ｃにおけるのと同様の電気絶縁膜３１ｂが形成されているので、素子領域Ｒ4 を有するＰ型シリコン基板２に当該電気絶縁膜３１ｂまで形成したものを、以下、「絶縁膜付き半導体基板２２５Ｃ」といい、図１６においても参照符号「２２５Ｃ」で示す。
【００９８】
上述した下部電極２７２を形成するために、第１の電極形成工程では、素子領域Ｒ4 上の素子分離膜２４も覆うようにして第１のポリシリコン膜を成膜する以外は、実施の形態１における第１の電極形成工程と同様にして第１ポリシリコン膜が成膜される。そして、この第１ポリシリコン膜をパターニングして、浮遊ゲート用ポリシリコン膜３３ａとエミッタ電極６２とに加えて上述の下部電極２７２を形成する。なお、図１６に示した構成要素のうちで図２−２に示した構成要素と共通するものについては、図２−２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００９９】
図１７は、積層膜成形工程で形成される浮遊ゲート用積層膜、および容量素子用の絶縁膜それぞれの一例を概略的に示す断面図である。同図に示すように、積層膜成形工程では、絶縁膜３５（図１５参照）の元となる積層膜３４（図４−１参照）をパターニングして、浮遊ゲート用積層膜３５ａおよび容量素子の絶縁膜２７４を形成する。絶縁膜２７４は、下部電極２７２の上面および各側面を覆うようにして、素子領域Ｒ4 上に形成される。したがって積層膜形成工程では、浮遊ゲート用ポリシリコン膜３３ａおよび下部電極２７２を覆うようにして、上記の積層膜３４が成膜される。
【０１００】
実施の形態１におけるのと同様に、積層膜成形工程に先立って絶縁膜付き半導体基板２２５Ｃ（図１６参照）にエミッタ領域２３を形成する。エミッタ領域２３まで形成した絶縁膜付き半導体基板を、以下、「絶縁膜付き半導体基板２２５Ｄ」といい、図１７においても参照符号「２２５Ｄ」で示す。なお、図１７に示した構成要素のうちで図４−２に示した構成要素と共通するものについては、図４−２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【０１０１】
図１８は、第２の電極形成工程で形成される電極それぞれの一例を概略的に示す断面図である。同図に示すように、第２の電極形成工程では、導電膜３７ａ（図５−１参照）または当該導電膜３７ａとその上に積層された無機絶縁膜３９ａ（図５−１参照）とをパターニングして、各制御電極３７および各ゲート電極４４に加えて容量素子の上部電極２７６も形成する。導電膜３７ａの上に無機絶縁膜３９ａを積層した場合には、各制御電極３７上および各ゲート電極４４上に保護膜３９が形成され、上部電極２７６上に保護膜２７８が形成される。
【０１０２】
したがって第２の電極形成工程では、ＣＭＯＳトランジスタに対応する素子領域Ｒ2 上の電気絶縁膜３１ａ（図１７参照）もしくは当該電気絶縁膜３１ａを除去して新たに成膜された電気絶縁膜４２ａ（図１８参照）と、浮遊ゲート用積層膜３５ａとに加えて、絶縁膜２７４も覆うようにして上記の導電膜３７ａが成膜される。上記の無機絶縁膜３９ａについても同様である。上部電極２７６まで形成することにより、容量素子２８０が得られる。なお、図１８に示した構成要素のうちで図５−２に示した構成要素と共通するものについては、図５−２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【０１０３】
このようにして第２の電極成形工程まで行った後、実施の形態１におけるのと同様にして所定の後工程を行うことにより、図１５に示したＢｉＣＭＯＳ装置３００を得ることができる。ＢｉＣＭＯＳ装置３００における容量素子２８０の静電容量は、実質的に絶縁膜２７４の誘電率のみによって決まり、電圧依存性を有していない。このため、容量素子２８０ではその高性能化を図ることが容易である。
【０１０４】
実施の形態５．
この実施の形態５は、不揮発性メモリ素子、ＣＭＯＳトランジスタ、およびバイポーラトランジスタの他に容量素子も備えたＢｉＣＭＯＳ装置およびその製造方法それぞれについての他の例であり、当該ＢｉＣＭＯＳ装置の製造方法は、実施の形態２で説明した製造方法（製造方法II）と同様に、第１ポリシリコン膜形成工程、第２ポリシリコン膜形成工程、パターニング工程、積層膜形成工程、およびゲート電極形成工程を含んでいる。ゲート電極形成工程の後には、所定の後工程が行われる。
【０１０５】
図１９は、容量素子をも備えたＢｉＣＭＯＳ装置の他の例を概略的に示す断面図である。同図に示すＢｉＣＭＯＳ装置４００は、図８に示した不揮発性メモリ素子１４０、ＣＭＯＳトランジスタ６０、およびバイポーラトランジスタ１７０の他に容量素子３８０も備えている。また、このＢｉＣＭＯＳ装置４００を構成している半導体基板は、図１５に示したＢｉＣＯＭ装置３００における半導体基板２２５と同じである。図１９に示した構成要素のうちで図８または図１５に示した構成要素と共通するものについては、図８または図１５で用いた参照符号と同じ参照符号を付してその説明を省略する。
【０１０６】
ＢｉＣＭＯＳ装置４００を構成する容量素子３８０は、下部電極３７２と、この下部電極３７２を覆う絶縁膜３７４と、絶縁膜３７４上に配置された上部電極３７６と、上部電極３７６上に配置された保護膜３７８とを備えており、下部電極３７２は、第１下部電極３７２ａと、その上に積層された第２下部電極３７２ｂとの２層構造を有している。実施の形態４におけるのと同様に、半導体基板２２５は容量素子３８０に対応する素子領域を有しており、当該素子領域にはＰ型ウェル２０５が形成されている。そして、このＰ型ウェル２０５を覆うようにして素子分離膜２４が形成され、容量素子３８０に対応する素子領域上の素子分離膜２４の上に下部電極３７２が形成されている。
【０１０７】
下部電極３７２を構成する第１下部電極３７２ａは、第１浮遊ゲート電極１３３ａおよび第１エミッタ電極１６２ａそれぞれの元となったポリシリコン膜から形成されたものであり、第２下部電極３７２ｂは、第２浮遊ゲート電極１３３ｂおよび第２エミッタ電極１６２ｂそれぞれの元となったポリシリコン膜から形成されたものである。また、絶縁膜３７４は、絶縁膜３５の元となった積層膜から形成されたものであり、上部電極３７６は、制御ゲート電極３７の元となった導電膜から形成されたものである、そして、保護膜３７８は、保護膜３９の元となった無機絶縁膜から形成されたものである。
【０１０８】
図１５に示したＢｉＣＭＯＳ装置３００におけるのと同様に、容量素子３８０は層間絶縁膜９０によって覆われており、この層間絶縁膜９０を貫通するようにして設けられた複数本のコンタクトプラグ９２が容量素子３８０に接続されている。すなわち、２本のコンタクトプラグ９２が容量素子３８０の下部電極３７２に接続され、３本のコンタクトプラグ９２が上部電極３７６に接続されている。各コンタクトプラグ９２には、それぞれ、所定の上部配線９４が接続されている。
【０１０９】
このようなＢｉＣＭＯＳ装置４００は、実施の形態２で説明した製造方法（製造方法II）に準じて製造することができる。このとき、第１ポリシリコン膜形成工程では、容量素子３８０に対応する素子領域上においても素子分離膜２４を覆うようにして第１ポリシリコン膜１３２ａ（図９参照）を成膜する。また、第２ポリシリコン膜形成工程では、容量素子３８０に対応する素子領域上においても第１ポリシリコン膜１３２ａを覆うようにして、第２ポリシリコン膜１３２ｂ（図１０参照）を成膜する。パターニング工程、積層膜形成工程、およびゲート電極形成工程については、図２０〜図２２を参照して以下に詳述する。
【０１１０】
図２０は、パターニング工程で形成される各積層体それぞれの一例を概略的に示す断面図である。同図に示すように、パターニング工程では、第１ポリシリコン膜１３２ａおよび第２ポリシリコン膜１３２ｂを一緒にパターニングして、浮遊ゲート用ポリシリコン積層体１３３Ａとエミッタ電極用ポリシリコン積層体１６２とに加えて下部電極用のポリシリコン積層体３７２を形成する。第１ポリシリコン膜１３２ａおよび第２ポリシリコン膜１３２ｂにはそれぞれ不純物がドープされているので、実施の形態２におけるのと同様にエミッタ電極用ポリシリコン積層体１６２がそのままエミッタ電極（以下、「エミッタ電極１６２」という。）になり、下部電極用のポリシリコン積層体３７２がそのまま下部電極（以下、「下部電極３７２」という。）となる。
【０１１１】
下部電極３７２は、第１ポリシリコン膜１３２ａから形成された第１下部電極３７２ａと、第２ポリシリコン膜１３２ｂから形成された第２下部電極３７２ｂとの２層構造を有しており、容量素子に対応する素子領域Ｒ4 上に形成される。素子領域Ｒ4 が形成されているＰ型シリコン基板２は、素子領域Ｒ4 を有すると共に当該素子領域Ｒ4 を覆うようにして素子分離膜２４が形成されているという点を除き、図１１に示したＰ型シリコン基板２と同様の構造を有している。そして、このＰ型シリコン基板２には、図１１に示した絶縁膜付き半導体基板２５Ｅにおけるのと同様の電気絶縁膜１３１ａが形成されているので、素子領域Ｒ4 を有するＰ型シリコン基板２に当該電気絶縁膜１３１ａまで形成したものを、以下、「絶縁膜付き半導体基板２２５Ｅ」といい、図２０においても参照符号「２２５Ｅ」で示す。なお、図２０に示した構成要素のうちで図１１に示した構成要素と共通するものについては、図１１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【０１１２】
図２１は、積層膜形成工程で形成される浮遊ゲート用積層膜、および容量素子用の絶縁膜それぞれの一例を概略的に示す断面図である。同図に示すように、積層膜形成工程では、絶縁膜３５（図１９参照）の元となる積層膜３４（図４−１参照）をパターニングして、浮遊ゲート用積層膜３５ａおよび容量素子の絶縁膜３７４を形成する。絶縁膜３７４は、下部電極３７２の上面および各側面を覆うようにして、素子領域Ｒ4 上に形成される。したがって積層膜形成工程では、浮遊ゲート用ポリシリコン積層体１３３Ａａおよび下部電極３７２を覆うようにして、上記の積層膜３４が成膜される。実施の形態２におけるのと同様に、積層膜形成工程に先立って絶縁膜付き半導体基板２２５Ｅにエミッタ領域２３を形成する。エミッタ領域２３まで形成した絶縁膜付き半導体基板を、「絶縁膜付き半導体基板２２５Ｄ」といい、図２１においても参照符号「２２５Ｄ」で示す。
【０１１３】
図２２は、ゲート電極形成工程で形成される電極それぞれの一例を概略的に示す断面図である。同図に示すように、ゲート電極形成工程では、導電膜３７ａ（図５−１参照）または当該導電膜３７ａとその上に積層された無機絶縁膜３９ａ（図５−１参照）とをパターニングして、各制御電極３７および各ゲート電極４４に加え容量素子３８０の上部電極３７６も形成する。導電膜３７ａの上に無機絶縁膜３９ａを積層した場合には、各制御電極３７上および各ゲート電極４４上に保護膜３９が形成され、上部電極３７６上に保護膜３７８が形成される。
【０１１４】
したがってゲート電極形成工程では、ＣＭＯＳトランジスタに対応する素子領域上の電気絶縁膜１３１ａ（図２０参照）もしくは当該電気絶縁膜１３１ａを除去して新たに成膜された電気絶縁膜４２ａ（図２２参照）と、浮遊ゲート用積層膜３５ａとに加えて、絶縁膜３７４も覆うようにして上記の導電膜３７ａが成膜される。上記の無機絶縁膜３９ａについても同様である。このようにして上部電極３７６まで形成することにより、容量素子３８０が得られる。なお、図２２に示した構成要素のうちで図５−２に示した構成要素と共通するものについては、図５−２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【０１１５】
このようにしてゲート電極成形工程まで行った後、実施の形態２におけるのと同様にして所定の後工程を行うことにより、図１９に示したＢｉＣＭＯＳ装置４００を得ることができる。ＢｉＣＭＯＳ装置４００を構成する上記の容量素子３８０の静電容量は、実質的に絶縁膜３７４の誘電率のみによって決まり、電圧依存性を有していない。このため、容量素子３８０ではその高性能化を図ることが容易である。なお、ＢｉＣＭＯＳ装置４００は、実施の形態３で説明した製造方法に準じて製造することもできる。
【図面の簡単な説明】
【０１１６】
【図１−１】この発明の製造方法Ｉにおける第１の電極形成工程で半導体基板上に電気絶縁膜が形成された絶縁膜付き半導体基板を作製する過程で得られる中間品の一例を概略的に示す断面図である。
【図１−２】この発明の製造方法Ｉにおける第１の電極形成工程で半導体基板上に電気絶縁膜が形成された絶縁膜付き半導体基板を作製する過程で得られる中間品の他の例を概略的に示す断面図である。
【図１−３】この発明の製造方法Ｉにおける第１の電極形成工程で半導体基板上に電気絶縁膜を形成して得られる絶縁膜付き半導体基板の一例を概略的に示す断面図である。
【図２−１】この発明の製造方法Ｉにおける第１の電極形成工程で成膜される第１ポリシリコン膜の一例を概略的に示す断面図である。
【図２−２】この発明の製造方法Ｉにおける第１の電極形成工程で形成される浮遊ゲート用ポリシリコン膜およびエミッタ電極それぞれの一例を概略的に示す断面図である。
【図３】この発明の製造方法Ｉにおける第１の電極形成工程の後に形成されるエミッタ領域の一例を概略的に示す断面図である。
【図４−１】この発明の製造方法Ｉにおける積層膜成形工程で形成される浮遊ゲート用積層膜の元となる積層膜の一例を概略的に示す断面図である。
【図４−２】この発明の製造方法Ｉにおける積層膜成形工程で形成される浮遊ゲート用積層膜の一例を概略的に示す断面図である。
【図５−１】この発明の製造方法Ｉにおける第２の電極形成工程で成膜される導電膜の一例を概略的に示す断面図である。
【図５−２】この発明の製造方法Ｉにおける第２の電極形成工程で形成される制御ゲート電極およびゲート電極それぞれの一例を概略的に示す断面図である。
【図６】この発明の製造方法Ｉにおける後工程で形成される浮遊ゲート電極の一例を概略的に示す断面図である。
【図７】この発明の製造方法Ｉにおける後工程で半導体基板にドナーをイオン注入した後にアクセプタをイオン注入する際に使用するイオン注入マスクの一例を概略的に示す断面図である。
【図８】この発明の製造方法IIにより製造される半導体装置（ＢｉＣＭＯＳ装置）の一例を概略的に示す断面図である。
【図９】この発明の製造方法IIに係る一態様での第１ポリシリコン膜形成工程で成膜される第１ポリシリコン膜の一例を概略的に示す断面図である。
【図１０】この発明の製造方法IIに係る一態様での第２ポリシリコン膜形成工程で成膜される第２ポリシリコン膜の一例を概略的に示す断面図である。
【図１１】この発明の製造方法IIに係る一態様でのパターニング工程で形成される浮遊ゲート用ポリシリコン積層体およびエミッタ用ポリシリコン積層体それぞれの一例を概略的に示す断面図である。
【図１２】この発明の製造方法IIに係る一態様でのパターニング工程の後に形成されるエミッタ領域の一例を概略的に示す断面図である。
【図１３】この発明の製造方法IIに係る他の態様でのドーピング工程で行われるヒ素（Ａｓ）のイオン注入の様子を概略的に示す断面図である。
【図１４】この発明の製造方法IIに係る他の態様でのドーピング工程で形成されるＮ型ポリシリコン膜およびエミッタ領域それぞれの一例を略的に示す断面図である。
【図１５】この発明の製造方法Ｉにより製造される半導体装置（ＢｉＣＭＯＳ装置）の他の例を概略的に示す断面図である。
【図１６】図１５に示した半導体装置を製造方法Ｉに従って製造する際の第１の電極形成工程で形成される電極それぞれの一例を概略的に示す断面図である。
【図１７】図１５に示した半導体装置を製造方法Ｉに従って製造する際の積層膜成形工程で形成される浮遊ゲート用積層膜、および容量素子用の絶縁膜それぞれの一例を概略的に示す断面図である。
【図１８】図１５に示した半導体装置を製造方法Ｉに従って製造する際の第２の電極形成工程で形成される電極それぞれの一例を概略的に示す断面図である。
【図１９】この発明の製造方法IIにより製造される半導体装置（ＢｉＣＭＯＳ装置）の他の例を概略的に示す断面図である。
【図２０】図１９に示した半導体装置を製造方法IIに従って製造する際のパターニング工程で形成される積層体それぞれの一例を概略的に示す断面図である。
【図２１】図１９に示した半導体装置を製造方法IIに従って製造する際の第２パターニング工程で形成される浮遊ゲート用積層膜、および容量素子用の絶縁膜それぞれの一例を概略的に示す断面図である。
【図２２】図１９に示した半導体装置を製造方法IIに従って製造する際のゲート電極形成工程で形成される電極それぞれの一例を概略的に示す断面図である。
【図２３】従来の半導体装置の一例であると共に、この発明の製造方法Ｉによって製造することができる半導体装置の一例でもある半導体装置（ＢｉＣＭＯＳ装置）を概略的に示す断面図である。
【符号の説明】
【０１１７】
２３  エミッタ領域
２４  素子分離膜
２５，２２５  半導体基板
３１  トンネル酸化膜
３１ｂ  大形の電気絶縁膜
３２  第１ポリシリコン膜
３３  浮遊ゲート電極
３３ａ  浮遊ゲート用ポリシリコン膜
３４  大形の積層膜
３５  絶縁膜
３５ａ  浮遊ゲート用積層膜
３７  制御ゲート電極
３７ａ  大形の導電膜
４０  不揮発性メモリ
４４  ゲート電極
５０  ＰチャネルＭＯＳトランジスタ
５５  ＮチャネルＭＯＳトランジスタ
６０  ＣＭＯＳトランジスタ
６２  エミッタ電極
７０  バイポーラトランジスタ
１００，２００，３００，４００  半導体装置（ＢｉＣＭＯＳ装置）
１３２ａ  第１ポリシリコン膜
１３２ｂ  第２ポリシリコン膜
１３２Ｕ1   不純物がドープされていない第１ポリシリコン膜
１３２Ｕ2   不純物がドープされていない第２ポリシリコン膜
１３３Ａ  浮遊ゲート用ポリシリコン積層体
１６２  エミッタ用ポリシリコン積層体（２層構造を有するエミッタ電極）
２８０，３８０  容量素子
２７２  容量素子の下部電極
２７４，３７４  容量素子の絶縁膜
２７６，３７６  容量素子の上部電極
３７２  ２層構造を有する下部電極
Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4   素子領域
【図１−１】
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【図１−２】
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【図１−３】
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【図２−１】
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【図２−２】
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【図３】
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【図４−１】
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【図４−２】
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【図５−１】
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【図５−２】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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