(57)【要約】【課題】軽負荷時に高周波数動作することを抑制してスイッチングロスを低減し、電源効率を改善して消費電力を削減する。【解決手段】外部抵抗と接続の外部信号入力端子４２を備え、入力電圧ＶＩＮを抵抗器１２０，１２１で分割して可変信号生成回路４３に入力し、出力の第１の可変信号４５を受けた過電流保護基準電圧源３１でドレイン電流検出回路３２の出力電圧と比較する基準電圧の上限を可変し、また出力の第２の可変信号４４を受けた遅延回路２７は遅延時間を可変する。軽負荷時に間欠制御を行ってスイッチング素子１のスイッチングロスを抑えて電源効率を改善し、さらにドレイン電流検出信号に対して、遅延回路２７により一定の遅延時間を与え、トランス１０３の三次巻線１０３ｃからの信号に基づくスイッチングオン制御を制限して、スイッチング素子１の動作を停止しタイミングを遅らせる。軽負荷時の動作を制御し、コストパフォーマンスを向上させる。【選択図】図１
2007110803.tif 000002
【特許請求の範囲】
【請求項１】
直流の入力電圧をトランスの一次巻線を介してスイッチング素子に印加し、前記スイッチング素子のスイッチング動作により、前記トランスの二次巻線に発生した交流電流を整流平滑して得られた直流電圧を制御して負荷に電力供給するため、前記スイッチング素子のスイッチング動作を制御する制御回路を有するスイッチング電源制御用半導体装置であって、
前記制御回路に、前記スイッチング素子を流れる電流を検出するドレイン電流検出回路と、前記トランスの三次巻線に発生した交流電圧から、前記スイッチング素子のスイッチング動作により発生する前記トランスのリセット状態を検出して、前記リセット状態を示すトランスリセット検出信号を出力するトランスリセット検出回路と、前記ドレイン電流検出回路の出力信号に対して所定の遅延時間を与える遅延回路と、前記トランスの二次巻線に発生した交流電流に基づく直流電圧の変化を示す制御電流の電流値を電圧値に変換するＩ−Ｖ変換器と、前記Ｉ−Ｖ変換器の出力信号と前記ドレイン電流検出回路の出力信号を比較するドレイン電流検出用比較器と、前記ドレイン電流検出用比較器の基準電圧となる前記Ｉ−Ｖ変換器の出力信号の上限を決める過電流保護基準電圧源と、外部接続端子からの入力信号を受けて、出力として前記過電流保護基準電圧源の入力に外部可変信号を供給する可変信号生成回路とを備え、
前記トランスリセット検出回路のトランスリセット検出信号および前記ドレイン電流検出回路の出力信号に基づいた前記スイッチング動作の制御において、前記過電流保護基準電圧源が前記外部可変信号を受けて、前記ドレイン電流検出回路の出力信号と比較する基準電圧の上限となる過電流保護レベルを可変し、前記遅延回路から所定時間遅延したドレイン電流検出信号を出力するまで、前記トランスリセット検出回路のトランスリセット検出信号をマスクして、前記スイッチング動作を停止するように前記スイッチング素子の制御電極を駆動することを特徴とするスイッチング電源制御用半導体装置。
【請求項２】
直流の入力電圧をトランスの一次巻線を介してスイッチング素子に印加し、前記スイッチング素子のスイッチング動作により、前記トランスの二次巻線に発生した交流電流を整流平滑して得られた直流電圧を制御して負荷に電力供給するため、前記スイッチング素子のスイッチング動作を制御する制御回路を有するスイッチング電源制御用半導体装置であって、
前記制御回路に、前記スイッチング素子を流れる電流を検出するドレイン電流検出回路と、前記トランスの三次巻線に発生した交流電圧から、前記スイッチング素子のスイッチング動作により発生する前記トランスのリセット状態を検出して、前記リセット状態を示すトランスリセット検出信号を出力するトランスリセット検出回路と、前記ドレイン電流検出回路の出力信号に対して所定の遅延時間を与える遅延回路と、前記トランスの二次巻線に発生した交流電流に基づく直流電圧の変化を示す制御電流の電流値を電圧値に変換するＩ−Ｖ変換器と、前記Ｉ−Ｖ変換器の出力信号と前記ドレイン電流検出回路の出力信号とを比較するドレイン電流検出用比較器と、前記ドレイン電流検出用比較器の基準電圧となる前記Ｉ−Ｖ変換器の出力信号の上限を決める過電流保護基準電圧源と、外部接続端子からの入力信号を受けて、出力として前記過電流保護基準電圧源および前記遅延回路の入力に外部可変信号を供給する可変信号生成回路とを備え、
前記トランスリセット検出回路のトランスリセット検出信号および前記ドレイン電流検出回路の出力信号に基づいた前記スイッチング動作の制御において、前記過電流保護基準電圧源および前記遅延回路が前記外部可変信号を受けて、前記ドレイン電流検出回路の出力信号と比較する基準電圧の上限となる過電流保護レベルおよび前記遅延時間を可変し、前記遅延回路から所定時間遅延したドレイン電流検出信号を出力するまで、前記トランスリセット検出回路のトランスリセット検出信号をマスクして、前記スイッチング動作を停止するように前記スイッチング素子の制御電極を駆動することを特徴とするスイッチング電源制御用半導体装置。
【請求項３】
前記外部接続端子からの入力信号が設定値以下である場合、スイッチング素子のスイッチング動作を停止させることを特徴とする請求項１または２記載のスイッチング電源制御用半導体装置。
【請求項４】
前記外部接続端子からの入力信号が設定値以上である場合、スイッチング素子のスイッチング動作を停止させることを特徴とする請求項１または２記載のスイッチング電源制御用半導体装置。
【請求項５】
前記制御回路とスイッチング素子を同一基板上に集積化した半導体基板に、入力電圧をトランスの一次巻線を介して前記スイッチング素子に印加するためのスイッチング素子入力端子と、前記スイッチング素子のスイッチング動作により得られたスイッチング電流を出力するためのスイッチング素子出力端子と、前記スイッチング素子のスイッチング動作により前記トランスの三次巻線に発生した電流に基づく直流電圧を供給するための電源入力端子と、前記スイッチング素子の間欠スイッチング動作を制御する制御信号を入力するための制御信号入力端子と、トランスリセット検出回路にトランスリセット検出信号を入力するためのトランスリセット検出端子と、過電流保護基準電圧源および遅延回路に外部可変信号を供給する可変信号生成回路の外部信号を入力するための外部信号入力端子とを備えたことを特徴とする請求項１〜４のいずれか１項に記載のスイッチング電源制御用半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載のスイッチング電源制御用半導体装置を用いて、直流の入力電圧をトランスの一次巻線を介してスイッチング素子に印加し、前記スイッチング素子のスイッチング動作を行うことにより、前記トランスの二次巻線に発生した交流電流を整流平滑して得られた直流電圧を制御して、負荷に電力供給することを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源の出力電圧をスイッチング動作により制御するスイッチング電源制御用半導体装置およびスイッチング電源装置に関するものである。
【背景技術】
【０００２】
従来から、家電製品等の一般家庭用機器には、その電源装置として、消費電力の低減化による電力効率の向上等を図る目的から、半導体（トランジスタなどのスイッチング素子）によるスイッチング動作を利用して出力電圧を制御（安定化など）するスイッチング電源制御用半導体装置を有するスイッチング電源装置が広く用いられている。
【０００３】
特に近年では、地球温暖化防止対策の見地から、家電製品等の機器においては、それらの動作待機（スタンバイ）時における消費電力削減が注目され、スタンバイ時における消費電力がより低いスイッチング電源装置が強く要求されている。
【０００４】
この要求に応えるため、例えば、機器の通常動作状態（通常モード）における定格負荷時に電源供給するため、１つの主電源用スイッチング電源装置（コンバータ）で、機器の待機動作状態（待機モード）のスタンバイ時におけるスイッチング素子の電流損失を低減して軽負荷時における消費電力を削減し、待機モードを含む広範囲な負荷領域で、十分に高い電力効率を容易に得ることができる電源システム等が開発されつつある。この場合、このスイッチング電源装置としては、電源の効率およびノイズの面から部分共振型が多く用いられてきた（特許文献１参照）。
【０００５】
しかし前記のようなスイッチング電源制御用半導体装置では、電源の待機時の省電力化という要望を実現できるようになってきているが、全世界での様々な入力電圧に対し、低入力電圧時と高入力電圧時とで電源の最大出力が同じではなく、入力電圧によって電源設計を変更したり、高入力電圧時に電源の各部品にかかるストレスが大きくなることを見越した部品選定をしたりする必要があり、コストアップにつながるといった問題がある。
【０００６】
また、全世界での商用電源電圧は、地域により電圧の変動も様々であり、極端な低入力電圧状態および極端な高入力電圧状態も考えられる。極端な低入力電圧状態において、ある一定電圧以上で電源が起動するようにしたり、ある一定電圧以下になったときに電源を停止させたりする場合や、極端な高入力電圧状態において、スイッチング素子の耐圧以上の電圧に跳ね上がることによるスイッチング素子の耐圧破壊を防止したい場合に、入力電圧を検出し保護をかける回路を別途構成する必要があり、外付け部品が増加するといった課題もある。
【０００７】
図１４は従来のスイッチング電源装置の一構成例を示す回路図である。このスイッチング電源装置は、図１４に示すように、商用の交流電源が、ダイオードブリッジなどの整流器１０１により整流されて入力コンデンサ１０２にて平滑化されることにより、直流の入力電圧ＶＩＮとしてトランス１０３の一次巻線１０３ａを介してスイッチング素子１に印加する。スイッチング素子１のスイッチング動作により、トランス１０３の二次巻線１０３ｂに発生した交流電流を整流器１０４およびコンデンサ１０５により整流平滑して得られた直流の出力電圧Ｖｏを制御して、負荷１０９に電力供給する。
【０００８】
また、スイッチング電源装置は、トランス１０３の三次巻線１０３ｃに発生した交流電圧から、スイッチング素子１のスイッチング動作により発生するトランス１０３のリセット状態を検出して、そのリセット状態を示すトランスリセット検出信号を出力するトランスリセット検出回路１１と、トランス１０３の二次巻線１０３ｂに発生した出力電圧Ｖｏの変化を基にして出力電圧検出回路１０６およびフォトトランジスタ１１０を通じて得られた制御電流の変化を、その電流値に対応した電圧値に変換するＩ−Ｖ変換器１９と、Ｉ−Ｖ変換器１９からの出力電圧ＶＥＡＯの変化に基づいて、負荷１０９への電力供給の大きさを示す負荷状態として軽負荷時を検出した場合に、スイッチング素子１による間欠スイッチング動作を制御するための制御信号を出力する軽負荷時検出回路２２とを有しており、これらによって、スイッチング素子１の制御電極（ゲート電極）を駆動する制御回路の一部を構成している。
【０００９】
そして、軽負荷時検出回路２２は、Ｉ−Ｖ変換器１９からの出力電圧ＶＥＡＯが軽負荷時を検出するための軽負荷時検出下限電圧ＶＲ１よりも小さくなったときに、スイッチング素子１のスイッチング動作を停止し、Ｉ−Ｖ変換器１９からの出力電圧ＶＥＡＯが軽負荷時を検出するための軽負荷時検出上限電圧ＶＲ２よりも大きくなったときに、スイッチング素子１のスイッチング動作を再開するように、間欠スイッチング動作を制御するための制御信号を出力する。
【００１０】
また、トランスリセット検出回路１１からのトランスリセット検出信号および軽負荷時検出回路２２からの制御信号に基づいて、スイッチング素子１の制御電極（ゲート電極）を駆動し、軽負荷時の間欠スイッチング動作を制御するように構成されている。
【００１１】
以上のように構成されたスイッチング電源装置の概略動作を説明する。ここでは、軽負荷を検出した場合に、スイッチング素子による間欠スイッチング動作を行うスイッチング電源制御用半導体装置の動作を説明する。
【００１２】
図１４において、内部回路が基準電圧まで上昇すると制御回路が起動し、その後、スイッチング素子入力端子３６とスイッチング素子出力端子３７の間に接続されたコンデンサ１１８により入力端子３６の電圧が上昇し起動電圧になると、パワーＭＯＳＦＥＴ等のスイッチング素子１がターンオンしてオン状態となり、そのドレイン電流が、トランス１０３の二次巻線１０３ｂに接続された出力電圧検出回路１０６からフォトトランジスタ１１０へのフォトカプラ電流によるフィードバック電流で決定される過電流検出レベルに達すると、スイッチング素子１はターンオフしてオフ状態になる。スイッチング素子１がオフすると、そのドレイン電圧は、トランス１０３のインダクタンスとスイッチング素子１のドレイン−ソース間容量およびコンデンサ１１８の容量との共振により、リンギング動作を行う。
【００１３】
このようにして、一端スイッチング電源制御用半導体装置が起動すると、次のオン信号はトランス１０３の三次巻線（バイアス巻線）１０３ｃにより検出されるが、制御回路内部で三次巻線電圧（トランスリセット検出信号）が設定値以下になると、オン信号を出力する。また、トランスリセット（三次巻線）検出端子３９には抵抗器１１６とコンデンサ１１７を接続し、スイッチング素子１のドレイン電圧のボトムでスイッチング素子１がオンするようなタイミングが得られるように、抵抗器１１６とコンデンサ１１７の各値による時定数が調整されている。
【００１４】
以上の動作を繰り返し、所望の出力電圧Ｖｏを得るようにしているが、軽負荷時の電源効率を改善するため、フィードバック電流がある一定値以上流れるとスイッチング素子１によるスイッチング動作を停止し、フィードバック電流がある一定値以下になるとスイッチング素子１によるスイッチング動作を再開するといった間欠発振制御（間欠スイッチング動作）を行うことにより、軽負荷時の電源効率を改善し消費電力を削減している。
【００１５】
また、スイッチング素子１によるスイッチング動作の制御方法としては、擬似共振型のリンギングチョークコンバータ（ＲＣＣ）制御であり、擬似共振型制御の基本は自励であるので、負荷が軽くなればなるほど発振周波数は高くなる。そのため、さらに遅延回路２７がスイッチングオフ時のドレイン電流検出信号を受けた後に、そのドレイン電流検出信号に対して、遅延回路２７によりある一定の遅延時間を与えることにより、その遅延時間に対応するブランキング時間内には、トランス１０３の三次巻線１０３ｃからの信号に基づいてトランスリセットパルス発生回路２５で得られたトランスリセットパルスによるスイッチングオン制御を受け付けないようにして、スイッチング素子１へオン信号を与えないようにし、スイッチング素子１のスイッチング動作を停止してスイッチングオンのタイミングを遅らせるように構成する。
【００１６】
これにより、軽負荷時に発振周波数が高くならないようにし、スイッチング動作に伴うスイッチングロスの増加を抑え、周波数が一定以上高くならないように制限することで軽負荷時の電源効率をさらに改善し消費電力を削減している。
【００１７】
また、擬似共振型の制御であるため、スイッチング素子オン時のスイッチングロスが低減できるとともに、低ノイズが実現できるため、低ノイズ，高効率および高出力が要求される市場に適している。また、軽負荷時には間欠発振制御による間欠スイッチング動作となるため、一般的にＲＣＣで問題となる軽負荷時のスイッチング周波数の上昇は抑えられ、軽負荷時のスイッチングロスについてはある程度低減している。
【特許文献１】特開２００２−３１５３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、このような構成のスイッチング電源装置は、図１４に示すスイッチング素子１に流れる最大電流は過電流保護基準電圧源３１により規定され、スイッチング電源制御用半導体装置４１により固定された値となっている。ただし、各回路の反応遅れ時間、スイッチング素子１のスイッチング時間等により、一定の遅れ時間を有し、実際にスイッチング素子１に流れる最大電流は内部回路で規定された過電流保護レベルよりも若干大きな値となる。そして、過電流保護遅れ時間を有するために、高入力電圧時は、低入力電圧時に比べて、スイッチング素子１に流れる最大ドレイン電流が大きくなる。
【００１９】
また、単位スイッチング動作あたりの入力電力ＰＩＮは、スイッチング素子１への最大電流をＩＰＥＡＫとすると、入力電圧ＶＩＮに対して（数１）
【００２０】
【数１】
2007110803.tif 000003
となり、高入力電圧時には、仮に低入力電圧時と同じ最大電流ＩＰＥＡＫとなるようにした場合にも入力電力ＰＩＮが大きくなり、出力電力ＰＯが同一の負荷条件においてはより軽負荷状態となるため、擬似共振型制御では発振周波数が高くなってしまう。そのため、高入力電圧時に電源としての最大出力電力が大きくなるという課題がある。
【００２１】
本発明は、前記従来技術の問題を解決することに指向するものであり、軽負荷時に高周波数動作となることを抑制してスイッチングロスを低減し、また軽負荷時の電源効率を改善し、軽負荷時の消費電力を削減することともに、軽負荷時から重負荷時までの全負荷領域で高効率化および低ノイズ化を実現して、また入力電圧に依存せず最大出力電力を一定レベルに保つことができるスイッチング電源制御用半導体装置およびスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
前記の目的を達成するために、本発明に係る請求項１に記載したスイッチング電源制御用半導体装置は、直流の入力電圧をトランスの一次巻線を介してスイッチング素子に印加し、スイッチング素子のスイッチング動作により、トランスの二次巻線に発生した交流電流を整流平滑して得られた直流電圧を制御して負荷に電力供給するため、スイッチング素子のスイッチング動作を制御する制御回路を有するスイッチング電源制御用半導体装置であって、制御回路に、スイッチング素子を流れる電流を検出するドレイン電流検出回路と、トランスの三次巻線に発生した交流電圧から、スイッチング素子のスイッチング動作により発生するトランスのリセット状態を検出して、リセット状態を示すトランスリセット検出信号を出力するトランスリセット検出回路と、ドレイン電流検出回路の出力信号に対して所定の遅延時間を与える遅延回路と、トランスの二次巻線に発生した交流電流に基づく直流電圧の変化を示す制御電流の電流値を電圧値に変換するＩ−Ｖ変換器と、Ｉ−Ｖ変換器の出力信号とドレイン電流検出回路の出力信号を比較するドレイン電流検出用比較器と、ドレイン電流検出用比較器の基準電圧となるＩ−Ｖ変換器の出力信号の上限を決める過電流保護基準電圧源と、外部接続端子からの入力信号を受けて、出力として過電流保護基準電圧源の入力に外部可変信号を供給する可変信号生成回路とを備え、トランスリセット検出回路のトランスリセット検出信号およびドレイン電流検出回路の出力信号に基づいたスイッチング動作の制御において、過電流保護基準電圧源が外部可変信号を受けて、ドレイン電流検出回路の出力信号と比較する基準電圧の上限となる過電流保護レベルを可変し、遅延回路から所定時間遅延したドレイン電流検出信号を出力するまで、トランスリセット検出回路のトランスリセット検出信号をマスクして、スイッチング動作を停止するようにスイッチング素子の制御電極を駆動することを特徴とする。
【００２３】
また、請求項２に記載したスイッチング電源制御用半導体装置は、直流の入力電圧をトランスの一次巻線を介してスイッチング素子に印加し、スイッチング素子のスイッチング動作により、トランスの二次巻線に発生した交流電流を整流平滑して得られた直流電圧を制御して負荷に電力供給するため、スイッチング素子のスイッチング動作を制御する制御回路を有するスイッチング電源制御用半導体装置であって、制御回路に、スイッチング素子を流れる電流を検出するドレイン電流検出回路と、トランスの三次巻線に発生した交流電圧から、スイッチング素子のスイッチング動作により発生するトランスのリセット状態を検出して、リセット状態を示すトランスリセット検出信号を出力するトランスリセット検出回路と、ドレイン電流検出回路の出力信号に対して所定の遅延時間を与える遅延回路と、トランスの二次巻線に発生した交流電流に基づく直流電圧の変化を示す制御電流の電流値を電圧値に変換するＩ−Ｖ変換器と、Ｉ−Ｖ変換器の出力信号とドレイン電流検出回路の出力信号とを比較するドレイン電流検出用比較器と、ドレイン電流検出用比較器の基準電圧となるＩ−Ｖ変換器の出力信号の上限を決める過電流保護基準電圧源と、外部接続端子からの入力信号を受けて、出力として過電流保護基準電圧源および遅延回路の入力に外部可変信号を供給する可変信号生成回路とを備え、トランスリセット検出回路のトランスリセット検出信号およびドレイン電流検出回路の出力信号に基づいた前記スイッチング動作の制御において、過電流保護基準電圧源および遅延回路が外部可変信号を受けて、ドレイン電流検出回路の出力信号と比較する基準電圧の上限となる過電流保護レベルおよび遅延時間を可変し、遅延回路から所定時間遅延したドレイン電流検出信号を出力するまで、トランスリセット検出回路のトランスリセット検出信号をマスクして、スイッチング素子のスイッチング動作を停止するように制御電極を駆動することを特徴とする。
【００２４】
また、請求項３，４に記載したスイッチング電源制御用半導体装置は、請求項１または２のスイッチング電源制御用半導体装置において、外部接続端子からの入力信号が設定値以下である場合、スイッチング素子のスイッチング動作を停止させること、または、外部接続端子からの入力信号が設定値以上である場合、スイッチング素子のスイッチング動作を停止させることを特徴とする。
【００２５】
また、請求項５に記載したスイッチング電源制御用半導体装置は、請求項１〜４のスイッチング電源制御用半導体装置において、制御回路とスイッチング素子を同一基板上に集積化した半導体基板に、入力電圧をトランスの一次巻線を介してスイッチング素子に印加するためのスイッチング素子入力端子と、スイッチング素子のスイッチング動作により得られたスイッチング電流を出力するためのスイッチング素子出力端子と、スイッチング素子のスイッチング動作によりトランスの三次巻線に発生した電流に基づく直流電圧を供給するための電源入力端子と、スイッチング素子の間欠スイッチング動作を制御する制御信号を入力するための制御信号入力端子と、トランスリセット検出回路にトランスリセット検出信号を入力するためのトランスリセット検出端子と、過電流保護基準電圧源および遅延回路に外部可変信号を供給する可変信号生成回路の外部信号を入力するための外部信号入力端子とを備えたことを特徴とする。
【００２６】
また、請求項６に記載したスイッチング電源装置は、請求項１〜５のいずれか１項に記載のスイッチング電源制御用半導体装置を用いて、直流の入力電圧をトランスの一次巻線を介してスイッチング素子に印加し、スイッチング素子のスイッチング動作を行うことにより、トランスの二次巻線に発生した交流電流を整流平滑して得られた直流電圧を制御して、負荷に電力供給することを特徴とする。
【００２７】
前記構成によれば、外部信号入力端子の入力信号を調整することにより、スイッチング素子の過電流保護検出レベルと、トランスリセット検出回路のトランスリセット検出信号をマスクする遅延時間を入力電圧に応じて補正できる。
【発明の効果】
【００２８】
本発明によれば、外部信号入力端子の入力信号を調整することで、スイッチング素子の過電流保護検出レベルおよびトランスリセット検出回路のトランスリセット検出信号をマスクする遅延時間を入力電圧に応じて補正ができ、入力電圧に依存せず最大出力電力を同等レベルにすること、使用部品の定格を抑えることが可能となり、電源のコストパフォーマンスを向上させるだけでなく、同一半導体装置における使用の用途を広げることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００３０】
図１は本発明の実施の形態１におけるスイッチング電源制御用半導体装置およびこれを用いたスイッチング電源装置の一構成例を示す回路図である。ここで、前記従来例を示す図１４において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付し、以下の各図においても同様とする。
【００３１】
まず、本実施の形態１におけるスイッチング電源制御用半導体装置について説明する。図１に示すスイッチング電源制御用半導体装置４１には、制御信号入力端子４０から流出する電流をＩ−Ｖ変換器１９により電圧変換した出力電圧ＶＥＡＯが与えられる軽負荷時検出回路２２が設けられている。この軽負荷時検出回路２２には、軽負荷時検出用比較器２０を有している。軽負荷時検出用比較器２０のマイナス入力としては、Ｉ−Ｖ変換器１９から出力される出力電圧ＶＥＡＯが与えられており、プラス入力としては、基準電圧源２１から出力される基準電圧ＶＲが与えられている。軽負荷時検出用比較器２０は、入力される出力電圧ＶＥＡＯと基準電圧ＶＲとを比較して、出力電圧ＶＥＡＯが基準電圧ＶＲを下回った場合に、所定の出力信号Ｖ０１を、インバータ２３を介してＡＮＤ回路２４の一方の入力信号として出力するようになっている。また、軽負荷時検出用比較器２０の出力信号Ｖ０１は、基準電圧源２１にも与えられており、基準電圧源２１は、軽負荷時検出用比較器２０の出力信号Ｖ０１を受けて基準電圧ＶＲが変化するようになっている。
【００３２】
ＡＮＤ回路２４には、他方の入力信号としてトランスリセット検出端子３９の電圧を検出し、トランスリセット検出回路１１から出力されるトランスリセット検出信号がクロック信号として与えられており、ＡＮＤ回路２４の出力が、ワンショットパルス形態のトランスリセットパルスを発生するトランスリセットパルス発生回路２５に与えられている。軽負荷時検出時、つまり、スイッチング素子１の停止時には、その停止時間によって共振動作の振幅が小さくなり、トランスリセットパルスを検出できなくなる恐れがあるため、トランスリセットパルス発生回路２５が働かないようにしている。
【００３３】
また、軽負荷時検出用比較器２０の出力信号Ｖ０１はインバータ２３を介して間欠終了パルス発生回路２６に入力されているが、停止期間終了後、間欠終了パルス発生回路２６の出力がＯＲ回路２９に入力され、その出力信号は、ＲＳフリップフロップ３０のセット信号として入力される。ＲＳフリップフロップ３０の出力信号はＮＡＮＤ回路３４に入力され、その出力は、ゲートドライバ３５を通してスイッチング素子１のゲート電極に出力される。このように、軽負荷時検出用比較器２０により、待機状態である軽負荷状態を検出すると、トランスリセットパルス発生回路２５を動作しないようにし、間欠終了パルス発生回路２６の出力信号によりスイッチング素子１のスイッチングを再開させるようにスイッチング制御される。
【００３４】
このスイッチング電源制御用半導体装置４１では、パワーＭＯＳＦＥＴなどによるスイッチング素子１とスイッチング素子１のスイッチング制御を行うための制御回路が同一の半導体基板上に集積化されており、スイッチング素子入力端子３６と出力端子３７、スイッチング電源制御用半導体装置４１の起動電圧検出用および制御回路の電源入力端子３８、制御信号を入力するための制御信号入力端子４０、トランス１０３の三次巻線（バイアス巻線）のトランスリセット検出端子（電圧検出用端子）３９、スイッチング電源の入力電圧に応じた外部信号を入力するための外部信号入力端子４２の６端子で構成されている。
【００３５】
レギュレータ６はスイッチング素子入力端子３６、電源入力端子３８およびゲートドライバ用基準電源（内部回路基準電圧）８との間に接続されており、スイッチング素子入力端子３６の電圧が一定値以上になったときに、スイッチング電源制御用半導体装置４１の内部回路電流を供給して、比較器９により、スイッチング電源制御用半導体装置４１の制御回路およびゲートドライバ基準電源８の電圧が内部回路で設定された任意の基準電圧と比較し一定値になるように制御している。
【００３６】
起動／停止用比較器７の出力は、ＮＡＮＤ回路３４へ入力され、その出力信号はゲートドライバ３５を通してスイッチング素子１のゲート電極に出力されており、電源入力端子３８の電圧の大きさによって、スイッチング素子１の発振および停止を制御している。
【００３７】
クランプ回路１２は、制御信号入力端子４０に接続されており、スイッチング電源制御用半導体装置４１の外部にフォトトランジスタ１１０などが接続されるため、一定電位に設定されている。
【００３８】
Ｉ−Ｖ変換器１９は、制御信号入力端子４０から流出する電流を電圧に内部変換する。トランス１０３の三次巻線１０３ｃの電圧を検出するトランスリセット検出端子３９には、トランスリセット検出回路１１が接続されており、トランスリセットパルス（ワンショットパルス）発生回路２５により、スイッチング素子１のターンオン信号のタイミングを決定している。
【００３９】
起動パルス（スタートパルス）発生回路１０は、起動／停止用比較器７の出力信号、つまり、起動信号により出力を発生し、ＯＲ回路２９を通して、ＲＳフリップフロップ３０のセット端子に入力される。ＲＳフリップフロップ３０の出力ＱはＮＡＮＤ回路３４へ入力される。
【００４０】
起動後は、起動パルス、そして通常動作中は、トランスリセットパルスにより、ＯＲ回路２９を介して、ＲＳフリップフロップ３０の出力Ｑがハイレベルとなり、スイッチング素子１をターンオン状態にする。
【００４１】
スイッチング素子１がオン後、スイッチング素子１に流れる電流とスイッチング素子１のオン抵抗による電圧、つまり、オン電圧をドレイン電流検出回路３２で検出し、ドレイン電流検出用比較器３３のプラス側に入力され、この電圧がマイナス側の電位よりも高くなったときに、ＲＳフリップフロップ３０のリセット信号として入力され、スイッチング素子１はターンオフする。つまり、スイッチング素子１のオン抵抗を検出することにより、ドレイン電流の制限を行っている。
【００４２】
また、ドレイン電流検出用比較器３３のマイナス側には、最大電圧を規定する過電流保護基準電圧源３１と、制御信号入力端子４０から流出する電流に対応してＩ−Ｖ変換器１９により内部変換した出力電圧ＶＥＡＯとに基づいて電圧が印加されており、過電流保護基準電圧源３１でドレイン電流の上限（最大ドレイン電流）を制限して、Ｉ−Ｖ変換器１９からの出力電圧ＶＥＡＯのレベルにより、スイッチング素子１のドレイン電流を変化させることができる。つまり、制御信号入力端子４０からの流出電流が増加するほどＩ−Ｖ変換器１９の出力電圧ＶＥＡＯが低下するため、ドレイン電流検出用比較器３３のマイナス側の電位が低下し、その結果として、スイッチング素子１のドレイン電流は低下することになる。
【００４３】
このように、制御信号入力端子４０の電流により内部電圧変換されたＩ−Ｖ変換器１９の出力電圧ＶＥＡＯと、トランスリセット検出端子３９によりトランス１０３の三次巻線１０３ｃの電圧を検出してスイッチング素子１のターンオンするタイミングを決定するトランスリセット検出回路１１の出力によりトランスリセットパルスを発生するトランスリセットパルス発生回路２５の出力信号とによって、スイッチング素子１のオン／オフ期間は決定される。
【００４４】
このスイッチング電源制御用半導体装置を用いたスイッチング電源装置では、商用の交流電源が、ダイオードブリッジなどの整流器１０１により整流されてコンデンサ１０２にて平滑化されることにより、直流の入力電圧ＶＩＮとされて、電力変換用のトランス１０３に与えられている。電力変換用のトランス１０３は、一次巻線１０３ａと二次巻線１０３ｂと三次巻線（バイアス巻線として使用）１０３ｃを有しており、直流の入力電圧ＶＩＮが一次巻線１０３ａに与えられる。
【００４５】
トランス１０３の一次巻線１０３ａに与えられた直流の入力電圧ＶＩＮは、スイッチング電源制御用半導体装置４１内のスイッチング素子１のスイッチング動作によって、トランス１０３の二次巻線１０３ｂに電流が取り出される。二次巻線１０３ｂに取り出された電流は、二次巻線１０３ｂに接続された整流器（ダイオード）１０４およびコンデンサ１０５により、整流および平滑化され、出力電圧Ｖｏを直流電力として負荷１０９へ供給される。
【００４６】
コンデンサ１０５の両端には、例えばＬＥＤ１０７およびツェナーダイオード１０８で構成された出力電圧検出回路１０６が接続されており、出力電圧Ｖｏを安定化させるための帰還信号を、スイッチング電源制御用半導体装置４１の制御信号入力端子４０に接続されているフォトトランジスタ１１０へ出力している。
【００４７】
また、トランスの三次巻線１０３ｃには、トランスリセット検出端子３９、および整流器（ダイオード）１１２を介して、電源入力端子３８に接続されている。また、コンデンサ１１１は、電源入力端子３８が急激に低下しないようにする。つまり、安定化させるものであり、トランスリセット検出端子３９に接続された抵抗器１１６およびコンデンサ１１７は、遅延時間を生成するものであり、これらによりトランスリセット検出端子３９で検出されるトランスリセット検出信号のタイミングを調整している。スイッチング素子１の入出力間に接続されたコンデンサ１１８は、トランス１０３との共振によるリンギングの大きさおよび周期を決定するためのものである。
【００４８】
以上の構成によって、軽負荷時に間欠制御を行うことでスイッチング素子１によるスイッチングロスを抑え、軽負荷時の電源効率を改善することができるが、さらに図１に示すように、遅延回路２７がスイッチングオフ時のドレイン電流検出信号を受けた後に、そのドレイン電流検出信号に対して、遅延回路２７によりある一定の遅延時間を与えることによって、その遅延時間に対応するブランキング時間内には、トランス１０３の三次巻線１０３ｃからの信号に基づいてトランスリセットパルス発生回路２５で得られたトランスリセットパルスによるスイッチングオン制御を受け付けないようにして、スイッチング素子１にオン信号を与えないようにし、スイッチング素子１のスイッチング動作を停止してスイッチングオンのタイミングを遅らせるように構成されている。
【００４９】
また、スイッチング電源制御用半導体装置４１には、外部抵抗と接続される外部信号入力端子４２を備えており、直流の入力電圧ＶＩＮを抵抗器１２０，１２１により抵抗分割し、外部信号入力端子４２から、可変信号生成回路４３に信号を入力している。この外部信号入力端子４２から入力された、入力電圧に応じて変化する可変信号生成回路４３からの第１の可変信号４５を受けて過電流保護基準電圧源３１で決まるＩ−Ｖ変換器１９の出力信号ＶＥＡＯの最大電圧が変動し、また、可変信号生成回路４３からの第２の可変信号４４を受けて遅延回路２７の遅延時間が変動するように構成されている。
【００５０】
以下、このように構成されたスイッチング電源制御用半導体装置４１を用いたスイッチング電源装置の軽負荷時における動作を説明する。なお、このスイッチング電源装置は、部分共振動作を利用したリンギングチョークコンバータ（ＲＣＣ）である。
【００５１】
図２は本実施の形態１のスイッチング電源制御用半導体装置を用いたスイッチング電源装置の動作を説明するためのタイミングチャートであり、図３はスイッチング電源制御用半導体装置における基準電圧源の動作を説明するためのタイミングチャート、図４はスイッチング電源制御用半導体装置における基準電圧源の内部回路の一構成例を示す回路図、図５（ａ）は通常時、（ｂ）は軽負荷時、（ｃ）は無負荷時のスイッチング動作を示す図である。
【００５２】
いま、図１に示すように、整流器１０１に商用電源からの交流電源が入力されると、整流器１０１とコンデンサ１０２とにより、整流および平滑化されて、直流の入力電圧ＶＩＮに変換される。この入力電圧ＶＩＮがトランス１０３の一次巻線１０３ａに印加される。そして、入力電圧ＶＩＮが一定値以上になると、スイッチング電源制御用半導体装置４１内のレギュレータ６を介して、コンデンサ１１１に充電電流が流れ、スイッチング電源制御用半導体装置４１の電源入力端子３８の電圧が起動／停止用比較器７において、内部回路で設定された任意の基準電圧である起動電圧に達すると、スイッチング素子１によるスイッチング動作の制御が開始される。
【００５３】
起動／停止用比較器７の出力信号を基に起動パルス発生回路１０により起動パルスが発生し、スイッチング素子１がターンオンする。また、二次巻線１０３ｂ側の出力は、起動時には低いため、出力電圧検出回路１０６のツェナーダイオード１０８には電流が流れないためフォトトランジスタ１１０には電流が流れない。したがって、Ｉ−Ｖ変換器１９の出力電圧ＶＥＡＯは過電流保護基準電圧源３１よりも高いレベルとなり、ドレイン電流検出用比較器３３のマイナス側は、過電流保護基準電圧源３１で決まる電圧に設定されている。起動パルス発生回路１０により起動パルスが発生し、スイッチング素子１がターンオンすると、スイッチング素子１に電流が流れ、オン抵抗との積で決まるオン電圧がドレイン電流検出回路３２で検出され、ドレイン電流検出用比較器３３のプラス側に入力されるが、マイナス側で決まる電圧以上に上昇すると、ＲＳフリップフロップ３０のリセット端子信号にハイレベルが入力され、スイッチング素子１はターンオフする。
【００５４】
この後、トランス１０３のインダクタンスとコンデンサ１１８およびスイッチング素子１の入出力間容量で決定される共振動作により、トランス１０３の三次巻線（バイアス巻線）１０３ｃの電圧が正から負、つまり、スイッチング素子入力端子３６の電圧が低下したときに、トランスリセット検出回路１１により、トランスリセットパルス発生回路２５からのトランスリセットパルスがＯＲ回路２９を介して、ＲＳフリップフロップ３０のセット端子にハイレベルが入力され、スイッチング素子１はターンオンする。
【００５５】
なお、トランス１０３の三次巻線（バイアス巻線）１０３ｃとトランスリセット検出端子３９との間に接続された抵抗器１１６、およびスイッチング素子出力端子（グランド端子）３７とトランスリセット検出端子３９との間に接続されたコンデンサ１１７により、トランスリセット検出回路１１の検出時間を調整し、スイッチング素子入力端子３６の電圧が略零ボルトになったポイントでスイッチング素子１をターンオンするようにしている。
【００５６】
以上のようなスイッチング動作が繰り返されて、出力電圧Ｖｏが上昇していくが、出力電圧検出回路１０６で設定された電圧以上になると、ＬＥＤ１０７が導通し、フォトトランジスタ１１０に電流が流れ、スイッチング電源制御用半導体装置４１の制御信号入力端子４０からの電流が流出する。この流出電流の大きさで、Ｉ−Ｖ変換器１９の出力電圧ＶＥＡＯが低下するため、ドレイン電流検出用比較器３３のマイナス側が低下するため、スイッチング素子１のドレイン電流は減少する。このように、スイッチング素子１のオンデューティは適切な状態に変化していく。つまり、スイッチング動作は、トランスリセット検出回路１１からの出力信号により、トランスリセットパルス発生回路２５から出力されたトランスリセットパルスによってターンオンし、スイッチング素子１のオンデューティは制御信号入力端子４０から流出する電流により決定される。
【００５７】
すなわち、図５（ａ）に示す通常時に比べ、図５（ｂ）のように負荷１０９への電流供給が小さい軽負荷時は、スイッチング素子１に電流ＩＤＳが流れる期間が短く、通常動作中の重負荷時には、スイッチング素子１に電流ＩＤＳが流れる期間が長くなる。
【００５８】
このように、スイッチング電源制御用半導体装置４１は、スイッチング電源の負荷１０９に供給される電力に応じて、スイッチング素子１のドレイン電流ＩＤＳを制御し、オンデューティを変化させるといった制御を行う。また、スイッチング素子１のターンオンするタイミングは、共振動作中にスイッチング素子１の入力電圧が最も低下したときに出力するように設定されているため、オン時のスイッチングロスがほとんどない。つまり、オン時のスイッチングロスを無視できるような部分共振動作を行う。このような動作を行うことで、通常動作時の高効率化および低ノイズ化を実現することができる。
【００５９】
次に、軽負荷時検出用比較器２０は、制御信号入力端子４０から流出する電流をＩ−Ｖ変換器１９により電圧変換した出力電圧ＶＥＡＯと基準電圧源２１の出力する基準電圧ＶＲとを比較する。基準電圧源２１の基準電圧ＶＲは、当初（図２の通常時）、軽負荷時検出下限電圧ＶＲ１となっている。スイッチング電源装置の出力に接続された負荷１０９への電流供給が小さくなる待機時の場合（図２の負荷変動状態）等においては、負荷への供給電流が低下すると、出力電圧Ｖｏが上昇し、ＬＥＤ１０７によるフォトトランジスタ１１０の電流が増加する。この電流ＩＦＢにより制御信号入力端子４０から流出する電流が増加するため、（数２）
【００６０】
【数２】
2007110803.tif 000004
に従って、Ｉ−Ｖ変換器１９の出力電圧ＶＥＡＯが下降する。
【００６１】
ここで、電圧Ｖ０は予め設定された基準電圧源１８による基準電圧、Ｒは抵抗器１７の抵抗値、Ｉは制御信号入力端子４０から流出する電流を内部のミラー回路１３〜１６により変換された抵抗器１７を流れる電流値である。
【００６２】
したがって、（数２）から、制御信号入力端子４０からの流出電流が増加するほどＩ−Ｖ変換器１９の出力電圧ＶＥＡＯは低下する。これに伴い、ドレイン電流検出用比較器３３の基準電源（マイナス側）が低下し、スイッチング素子１のドレイン電流は徐々に低下して負荷１０９への電力供給は低下していく。そして、このＩ−Ｖ変換器１９の出力電圧ＶＥＡＯが軽負荷時検出下限電圧ＶＲ１よりも小さくなると、軽負荷時検出状態となり、図３に示すように、軽負荷時検出用比較器２０の出力信号Ｖ０１は、ローレベルからハイレベルに変化する。
【００６３】
これにより、インバータ２３を介してＡＮＤ回路２４の出力はローレベルになり、トランスリセットパルス発生回路２５のトランスリセットパルスが出力されないため、スイッチング素子１のスイッチング動作が停止する。このとき（図２の無負荷時）同時に、軽負荷時検出用比較器２０の出力信号Ｖ０１を受けて、基準電圧源２１の出力する基準電圧ＶＲは、軽負荷時検出下限電圧ＶＲ１から軽負荷時検出上限電圧ＶＲ２へ変更される。
【００６４】
スイッチング素子１によるスイッチング動作が停止して、スイッチング素子１がオフ状態になると、スイッチング素子１には電流が流れない状態になる。これにより、負荷１０９への電力供給がなくなるため、負荷１０９への出力電圧Ｖｏは徐々に低下する。これにより、Ｉ−Ｖ変換器１９の出力電圧ＶＥＡＯが徐々に上昇するが、基準電圧源２１の出力電圧ＶＲは、軽負荷時検出下限電圧ＶＲ１よりも高い軽負荷時検出上限電圧ＶＲ２になっているため、図３に示すように、スイッチング素子１によるスイッチング動作が直ちに再開されることはない。
【００６５】
そして、図２に示すように、さらに負荷１０９への出力電圧Ｖｏが低下して、図３に示すように、Ｉ−Ｖ変換器１９の出力電圧ＶＥＡＯが軽負荷時検出上限電圧ＶＲ２より上昇したときには、軽負荷時検出用比較器２０の出力信号Ｖ０１はローレベルとなり、その信号を受け、インバータ２３を通った間欠終了パルス発生回路２６の信号が出力される。そしてこの出力信号により、スイッチング素子１のスイッチング動作が再開する。同時に、ＡＮＤ回路２４により動作を停止させていたトランスリセット検出回路１１が有効となりトランスリセットパルス発生回路２５のトランスリセットパルスにより、スイッチング素子１は通常の部分共振型のオン／オフ動作が再開（図２の通常時と同一状態）される。
【００６６】
またこのとき同時に、図３に示すように、基準電圧源２１の基準電圧ＶＲは、軽負荷時（待機時）検出上限電圧ＶＲ２から軽負荷時（待機時）検出下限電圧ＶＲ１へ変更される。スイッチング素子１によるスイッチング動作が再開されると、スイッチング素子１のオンデューティは、軽負荷時検出時のオンデューティよりも広くなっているため、負荷１０９への電力供給は過剰となり、再び負荷への出力電圧Ｖｏが上昇し、Ｉ−Ｖ変換器１９の出力電圧ＶＥＡＯが低下する。そして再び軽負荷時が検出されると、スイッチング素子１のオン／オフの繰り返しによるスイッチング動作が停止する。
【００６７】
このように、基準電圧源２１から出力の基準電圧ＶＲが、軽負荷時を検出することによって、軽負荷時検出下限値ＶＲ１から軽負荷時検出上限値ＶＲ２へと変化するため、待機状態を検出している間は、スイッチング素子１のオン／オフ動作を繰り返すスイッチング制御は、停止と再開とが繰り返されるといった間欠発振状態（間欠スイッチング動作）となる。
【００６８】
負荷１０９への出力電圧Ｖｏは、この間欠発振の停止期間中に低下するが、この低下の度合いは負荷１０９への供給電流に依存する。つまり、負荷１０９で消費される電流が小さくなるほど負荷１０９の出力電圧Ｖｏの低下が緩やかになり、間欠発振の停止期間は負荷１０９で消費される電流が小さいほど長くなるため、負荷が軽くなればなるほど、スイッチング素子１のスイッチング動作が減少することになる。
【００６９】
図４に示す基準電圧源２１は、基準電圧源２１の基準電圧ＶＲを決定するための定電流源３００、定電流源３０１、抵抗器３０３、Ｐ型ＭＯＳＦＥＴなどのスイッチング素子３０２およびインバータ３０４とで構成されている。
【００７０】
定電流源３００は、定電流Ｉ１を供給し、抵抗器３０３に接続されている。また、定電流源３０１は定電流Ｉ２を供給し、スイッチング素子（Ｐ型ＭＯＳＦＥＴ）３０２を介して抵抗器３０３に接続されている。スイッチング素子３０２のゲート電極などの入力端子には、軽負荷時検出用比較器２０の出力信号Ｖ０１がインバータ３０４を介して入力される。また、定電流源３００および定電流源３０１と抵抗器３０３で作られる電圧が、基準電圧源２１の基準電圧ＶＲとして出力され、図１の軽負荷時検出用比較器２０のプラス側端子へ入力されるようになっている。
【００７１】
このように構成された軽負荷時検出回路２２の動作を以下に説明する。
【００７２】
図３に示すように、軽負荷時検出前状態においては、軽負荷時検出用比較器２０の出力信号Ｖ０１はローレベルとなっているため、スイッチング素子３０２はオフとなる。したがって、このときの基準電圧源２１の基準電圧ＶＲ、すなわち軽負荷時検出下限電圧ＶＲ１は（数３）
【００７３】
【数３】
2007110803.tif 000005
で表される。
【００７４】
一方、軽負荷時検出状態になると、軽負荷時検出用比較器２０の出力信号Ｖ０１はハイレベルとなるため、スイッチング素子３０２がオンとなり、定電流源３０１から供給される電流Ｉ２も抵抗器３０３へ流れることになる。したがって、このときの基準電圧源２１の基準電圧ＶＲ、すなわち軽負荷時検出上限電圧ＶＲ２は（数４）
【００７５】
【数４】
2007110803.tif 000006
で表される。
【００７６】
以上により、図３に示すように、軽負荷時検出用比較器２０の出力信号Ｖ０１に応じて、基準電圧源２１の基準電圧ＶＲが軽負荷時検出下限電圧ＶＲ１となったり、軽負荷時検出上限電圧ＶＲ２となったりすることで、待機時の間欠発振状態を作り出すことができる。
【００７７】
なお、本実施の形態１では、軽負荷時検出用比較器２０の出力信号Ｖ０１に応じて、基準電圧源２１の出力電圧設定用の定電流値を変化させるようになっているが、軽負荷時検出用比較器２０の出力信号Ｖ０１に応じて、基準電圧源２１の出力電圧設定用の抵抗値を変化させるようにしても良い。
【００７８】
図６は本実施の形態１のスイッチング電源制御用半導体装置における遅延回路の一構成例を示す回路図であり、図５（ａ），（ｂ），（ｃ）および図６を用いて、遅延回路２７の動作を説明する。
【００７９】
まず、遅延回路２７を設けている意味合いを、最高周波数の制限について、以下に述べる。擬似共振はＲＣＣ（リンギングチョークコンバータ）であり、基本は自励であるので、負荷が軽くなればなるほど発振周波数は高くなる。
【００８０】
スイッチング電源装置では、ノイズ規制が厳しく、発振周波数が１５０ｋＨｚ以上になると高周波ノイズが発生する。この高周波ノイズとは、一般的に電磁波障害をもたらす周波数帯域（１５０ｋＨｚ〜１ＧＨｚ）で問題になるラジオノイズのことをいうが、このノイズは、電源ラインなどを伝わってくる伝導性のノイズと空間に向けて放射される放射性ノイズに大別される。
【００８１】
そういったことから、軽負荷時に発振周波数が高くなり、高周波ノイズとなる周波数帯域に入らないように、最高周波数を制限している。
【００８２】
次に、スイッチングロスの低減による軽負荷時の電源効率の改善について述べる。軽負荷時に発振周波数が高くなると、単位時間当たりのスイッチング回数が増加することになる。したがって、スイッチング動作に伴うスイッチングロスが増加することになり、このロスを低減するために、周波数が一定以上高くならないように制限している。
【００８３】
前述した図１に示す遅延方法では、スイッチング素子（パワーＭＯＳＦＥＴ）１へのオフ信号出力時、つまり、負荷に応じたスイッチング素子１のオン抵抗によるドレイン電流検出を行った後から、その信号と片方の入力がトランスリセットパルスであるＡＮＤ回路２８の間に遅延回路２７を挿入する。トランスリセットパルス発生回路２５からのオン信号は、ドレイン電流検出回路３２によるオフ信号とのＡＮＤ、つまり、ドレイン電流検出状態に基づくオフ時にトランスリセットパルス（オン信号）が入力されれば出力されるため、ＡＮＤ回路２８にドレイン電流検出によるオフ信号が入力されなければ、トランスリセットパルス信号が入力されてもスイッチング素子１はオンしない。
【００８４】
以上のことから、ドレイン電流検出によるオフ信号に対して遅延回路２７によりある一定時間の遅延を与えれば、その遅延期間は、リンギングによるトランスリセットパルス（オン信号）がＡＮＤ回路２８に出力されたとしても、スイッチング素子１はオンしないため、その遅延時間（つまり、トランスリセットパルスによるオン状態のマスク時間）を決めれば、その時間より短い時間でトランスリセット検出信号が入力されたとしても、スイッチング素子１はオンしないことになる。
【００８５】
実動作では、軽負荷時に発振周波数が高く、トランスリセット検出信号よりも、マスク時間の方が後から入力されれば、リンギングを１つスキップし、次のトランスリセット検出信号でオンすることになる。このようにして、前記のような効果が得られる。
【００８６】
次に、図１に示す遅延回路２７を有するスイッチング電源制御用半導体装置４１の動作について、負荷状態の通常時，軽負荷時，無負荷時を場合分けして、図５を参照しながら説明する。
【００８７】
図５に示すように、負荷状態が通常時（図５（ａ））から軽負荷時（図５（ｂ））、さらに無負荷時（図５（ｃ））へと軽くなるにつれて、発振周波数が高くなるはずであるが、スイッチング素子１のドレイン電圧ＶＤＳの波形に対応する波形タイミングを有するトランスリセットパルスに対して、遅延回路２７による遅延時間だけマスクするブランキング時間以内では、スイッチング素子１がオンしないためドレイン電流ＩＤＳは流れず、そのスイッチング周波数はある一定以上の周波数より高くなることはない。
【００８８】
すなわち、負荷状態が軽負荷となって、スイッチング素子１をオンさせるためのトランスリセットパルスの周期が短くなれば短くなるほど、図５（ｂ），（ｃ）に示すように、スイッチング素子１のドレイン電圧ＶＤＳに対応するトランスリセットパルスの波形において、スイッチング素子１へのオンタイミングに対して、ブランキング時間によりスキップする数が増えてくるため、その期間は、ドレイン電圧ＶＤＳが０Ｖになっていてもドレイン電流ＩＤＳは流れず、スイッチング動作における発振周波数はある一定以上に高くなることはない。
【００８９】
次に、図６を参照しながら遅延回路２７の動作について説明する。図６に示すように遅延回路２７は、スイッチング素子１へのオフ信号を受け、ドレイン電流検出用比較器３３の出力信号としてハイレベルが入力されると、Ｎ型ＭＯＳＦＥＴ４０４がオンするため、初期状態でＶＤＤのレベルまで充電されていたコンデンサ４０５の容量Ｃから定電流Ｉで電荷を放電する。つまり、容量Ｃから一定電流Ｉで放電していくことになるが、その容量Ｃの電位がインバータ４０６の閾値を下回りローレベルになると、出力をマスクするブランキング時間を解除する出力ブランキング解除信号がハイレベルとなる。
【００９０】
このマスク時間ｔは、（数５）
【００９１】
【数５】
2007110803.tif 000007
で決まる。
ここで、Ｖはインバータ４０６がハイレベルからローレベルに切り替わる閾値、Ｃはコンデンサ４０５の容量値である。
【００９２】
なお、Ｎ型ＭＯＳＦＥＴ４０１とＮ型ＭＯＳＦＥＴ４０２のミラー比をＭ、定電流源４００の電流をＩ１、Ｎ型ＭＯＳＦＥＴ４０１に流れる電流をＩ２、Ｎ型ＭＯＳＦＥＴ４２０に流れる電流をＩ３、コンデンサ４０５の容量をＣとすると、電流Ｉ，Ｉ２は、それぞれ（数６）
【００９３】
【数６】
2007110803.tif 000008
で表される。
【００９４】
したがって、（数５）で表されるブランキング時間ｔは、（数７）
【００９５】
【数７】
2007110803.tif 000009
で表される。
（数５）からわかるように、コンデンサ４０５の容量Ｃを大きく、あるいは電流Ｉを小さくするとブランキング時間ｔが長くなる。つまり、（数７）において、Ｎ型ＭＯＳＦＥＴ４２０に流れる電流Ｉ３を大きくすることで、ブランキング時間ｔを長くすることができる。
【００９６】
高入力電圧時には、低入力電圧時と比較して、擬似共振型制御では発振周波数が高くなるため、前記ブランキング時間ｔを長くすることにより、周波数を低下させ最大出力電力を抑制する必要があるが、入力電圧に応じて変化する入力信号を外部信号入力端子４２から可変信号生成回路４３に入力し、可変信号生成回路４３から出力される第２の可変信号４４によって、Ｎ型ＭＯＳＦＥＴ４２０に流れる電流Ｉ３を入力電圧が高くなればなるほど大きくし、ブランキング時間ｔが長くなるように構成している。
【００９７】
次に、図７は本実施の形態１のスイッチング電源制御用半導体装置における可変信号生成回路および過電流保護基準電圧源の一構成例を示す回路図である。図６および図７を参照しながら可変信号生成回路４３の動作について説明する。
【００９８】
図７に示す可変信号生成回路４３では、外部信号入力端子４２から入力される信号、すなわち外部信号入力端子４２から流入する電流ＩＣＬを調整することによって、図６に示すＮ型ＭＯＳＦＥＴ４２０に流れる電流値Ｉ３および図１に示すＩ−Ｖ変換器１９の出力信号ＶＥＡＯの上限をクランプする過電流保護基準電圧源３１の電位を可変し、スイッチング素子１の最大スイッチング周波数と過電流保護レベルを調整する。
【００９９】
電流ＩＣＬが大きいほどＮ型ＭＯＳＦＥＴ２６０を流れる電流が増加し、Ｎ型ＭＯＳＦＥＴ２６０とミラー比ｍ１で接続されるＮ型ＭＯＳＦＥＴ２６１の電流も増加し、定電流源２０１の定電流Ｉ２０１からＮ型ＭＯＳＦＥＴ２６２へ流れる電流が減少し、Ｎ型ＭＯＳＦＥＴ２６２とＲＣフィルタを介してミラー比ｍ２で決まるＮ型ＭＯＳＦＥＴ２６３の電流が減少する。そして、定電流源２０２の定電流Ｉ２０２からＮ型ＭＯＳＦＥＴ２６４に流れる電流は増加し、Ｎ型ＭＯＳＦＥＴ２６４とミラー比ｍ４で接続される図６に示すＮ型ＭＯＳＦＥＴ４２０に流れる電流値Ｉ３が増加するため、ブランキング時間ｔは長くなり、スイッチング周波数は低下する。
【０１００】
また、Ｎ型ＭＯＳＦＥＴ２６４とミラー比ｍ３で接続されるＮ型ＭＯＳＦＥＴ２６５の電流も増加し、定電流源２０３の定電流Ｉ２０３から抵抗器２４０に流れる電流が減少し、抵抗器２４０での電位Ｖ２４０が低下することで、Ｉ−Ｖ変換器１９の出力信号ＶＥＡＯの上限をクランプする過電流保護基準電圧源３１の電位が下降し、スイッチング素子１の過電流保護レベルが小さくなる。
【０１０１】
また、定電圧源２５９の電位Ｖｂｇをゲート端子に入力したＰ型ＭＯＳＦＥＴ２５０を外部信号入力端子４２とＮ型ＭＯＳＦＥＴ２６０の間に挿入することにより、外部信号入力端子４２の動作電位を一定電位に設定する。このように設定することで外部信号入力端子４２に外部接続される抵抗器１２０，１２１の値によって、電流ＩＣＬを容易に設定でき、外部接続の抵抗器１２０，１２１によって容易にスイッチング周波数と過電流保護レベルＩＬＩＭＩＴを安定に調整可能となる。
【０１０２】
また、電流ＩＣＬが大きくなりすぎた場合でも、定電流Ｉ２０２でＮ型ＭＯＳＦＥＴ４２０に流れる電流Ｉ３の上限が固定されることでＮ型ＭＯＳＦＥＴ４０１に流れる電流Ｉ２の下限が固定され、定電流Ｉ２０２と定電流Ｉ２０３で電位Ｖ２４０の下限が固定される。
電流Ｉ３の上限値＝定電流Ｉ２０２×ｍ４
ここで、ｍ４はＮ型ＭＯＳＦＥＴ２６４とＮ型ＭＯＳＦＥＴ４２０のミラー比、ただし、定電流Ｉ２０２×ｍ４＜定電流Ｉ１−電流Ｉ２（Ｉ１は定電流源４００の定電流）であり、
電位Ｖ２４０の下限値＝Ｒ２４０×（定電流Ｉ２０３−定電流Ｉ２０２×ｍ３）
Ｒ２４０は抵抗器２４０の抵抗値、ｍ３はＮ型ＭＯＳＦＥＴ２６４とＮ型ＭＯＳＦＥＴ２６５のミラー比である。
【０１０３】
また、電流ＩＣＬが小さくなりすぎて「０」になった場合でも、Ｎ型ＭＯＳＦＥＴ４２０に流れる電流Ｉ３が流れなくなっても定電流源４００からの定電流Ｉ１によって電流Ｉ２の上限が固定され、定電流Ｉ２０３によって電位Ｖ２４０の上限が固定される。
電位Ｖ２４０上限値＝Ｒ２４０×Ｉ２０３
ただし、Ｉ２０１×ｍ２＞Ｉ２０２であり、ｍ２はＮ型ＭＯＳＦＥＴ２６２とＮ型ＭＯＳＦＥＴ２６３のミラー比である。
【０１０４】
このため、外部抵抗の調整等によって、抵抗値を極度に気にすることなくスイッチング周波数と過電流保護レベルを調整することができる。このときの電流ＩＣＬに対するブランキング時間ｔおよび過電流保護レベルＩＬＩＭＩＴの関係を図８（ａ），（ｂ）に示す。
【０１０５】
また、入力電圧ＶＩＮと比例した電圧ＶＣＬを生成し、外部信号入力端子４２に入力するために、抵抗器１２０，１２１が入力電圧ＶＩＮを抵抗分割するよう接続されている。電圧ＶＣＬは（数８）
【０１０６】
【数８】
2007110803.tif 000010
であり、入力電圧ＶＩＮが高くなるに従って電圧ＶＣＬも高くなる。定電圧源２５９の電位Ｖｂｇと外部信号入力端子４２の電圧ＶＣＬとの電位差がＰ型ＭＯＳＦＥＴ２５０の電圧ＶＧＳであり（数９）
【０１０７】
【数９】
2007110803.tif 000011
で表される。
【０１０８】
したがって、入力電圧ＶＩＮが高くなるに従って電圧ＶＣＬが高くなり、Ｐ型ＭＯＳＦＥＴ２５０の電圧ＶＧＳが大きくなることにより、電流ＩＣＬは増加する。その結果、ブランキング時間ｔは長くなり、過電流保護レベルＩＬＩＭＩＴは小さくなるように補正がかかる。
【０１０９】
一般的に、出力電力ＰＯは、効率ηを用いて、（数１０）
【０１１０】
【数１０】
2007110803.tif 000012
のように表される。
【０１１１】
そのため、内部的にＩＬＩＭＩＴが一定の場合には高入力電圧時には低入力電圧時に比べて二次巻線側の最大出力電力が大きくなるために、電源としての過負荷保護がかかるポイントは高入力電圧時の方が高くなるという課題に対しても、抵抗器１２０，１２１を調整することで高入力電圧時における過電流保護レベルＩＬＩＭＩＴのポイントを低入力電圧時よりも低く設定することで、二次巻線側の最大出力電力を低入力電圧時と同程度に補正をかけることが可能となる。
【０１１２】
また、図９に示すように内部的に同一の過電流保護レベルに設定された場合に、高入力電圧時に過電流保護レベルＩＬＩＭＩＴが高くなるという従来の課題を改善するために、入力電圧に対して入力が高いほどＩＬＩＭＩＴを低くするという補正をかけることが可能となる。
【０１１３】
以上により、軽負荷時の高周波数動作することを抑制してスイッチングロスを低減し、軽負荷時の電源効率を改善することができ、軽負荷時の消費電力を削減できるとともに、擬似共振動作であるため、通常動作時にも軽負荷時から重負荷時までの全負荷領域で高効率化および低ノイズ化を容易に実現することができ、さらに入力電圧に依存せず最大出力電力を一定レベルに保つことができる。
【０１１４】
次に、本実施の形態２では、図１に示すように、軽負荷時検出回路２２を用いることにより、軽負荷時には、スイッチング素子によるスイッチング動作が間欠スイッチング動作となるようにした構成において、外部信号入力端子４２および可変信号生成回路４３を用いた場合を説明したが、図１０に示すように、軽負荷時検出回路２２を用いない構成とし、スイッチング素子による間欠スイッチング動作が行われない場合にも、実施でき同様の効果が得られる。
【０１１５】
図１１は本発明の実施の形態２におけるスイッチング電源制御用半導体装置およびこれを用いたスイッチング電源の一構成例を示す回路図であり、図１２は本実施の形態２のスイッチング電源制御用半導体装置における可変信号生成回路および過電流保護基準電圧源の一構成例を示す回路図である。
【０１１６】
本実施の形態２のスイッチング電源制御用半導体装置４１では、図１１に示すように、可変信号生成回路４３’からの出力の第３の可変信号４６を設け、ＮＡＮＤ回路３４に入力する構成としている。この構成とすることにより、外部信号入力端子４２から入力された信号に対し、可変信号生成回路４３’の出力信号によりスイッチング素子１のスイッチング開始／停止を制御することができる。
【０１１７】
つまり図１１に示す構成とすることにより、入力電圧ＶＩＮに応じて外部信号入力端子４２に入力される信号が変化し、スイッチング電源装置の動作する入力電圧範囲を規定することができる。
【０１１８】
また、図１２に示す可変信号生成回路４３’では、外部信号入力端子４２から入力される信号、すなわち外部信号入力端子４２から流入する電流ＩＣＬを調整することによって、図１１に示すＮＡＮＤ回路３４に入力する第３の可変信号４６を可変して、スイッチング素子１の発振，停止を制御できる。流入する電流ＩＣＬが第１の閾値電流ＩＣＬ１以上になると、インバータ２８４から出力する第３の可変信号４６はローレベルからハイレベルになり、ＮＡＮＤ回路３４の出力はローレベルになるため、ゲートドライバ３５を介してスイッチング素子１のゲート電極がハイレベルになり、スイッチング動作を開始する。このときの第１の閾値電流ＩＣＬ１は以下のように決定されている。
【０１１９】
まず、電流ＩＣＬが増加していきＰ型ＭＯＳＦＥＴ２５０，Ｎ型ＭＯＳＦＥＴ２６０に流れる電流が増加し、Ｎ型ＭＯＳＦＥＴ２６０とミラー比ｍ５で接続されたＮ型ＭＯＳＦＥＴ２６６に流れる電流が増加し、Ｐ型ＭＯＳＦＥＴ２５１に流れる電流が増加し、Ｐ型ＭＯＳＦＥＴ２５１とＲＣフィルタを介してミラー比ｍ６で決まるＰ型ＭＯＳＦＥＴ２５２の電流Ｉ２５２が増加する。その結果、電流Ｉ２５２が定電流源２０４で決定される定電流Ｉ２０４以上となり、Ｐ型ＭＯＳＦＥＴ２５２と定電流源２０４の間の電位Ｖ２０４がインバータ２８１の閾値以上となったときに、インバータ２８１の出力はローレベルになり、Ｐ型ＭＯＳＦＥＴ２５４のゲート電極に入力され、Ｐ型ＭＯＳＦＥＴ２５４がオンすることで電位Ｖ２０４はさらにハイレベルで固定される。このときの電流ＩＣＬが第１の閾値電流ＩＣＬ１となり（数１１）
【０１２０】
【数１１】
2007110803.tif 000013
で表される。
【０１２１】
また、Ｐ型ＭＯＳＦＥＴ２５１とミラー比ｍ８で決まるＰ型ＭＯＳＦＥＴ２５５の電流Ｉ２５５も増加するが、電流Ｉ２５５が定電流源２０５で決定される定電流Ｉ２０５以下となるように、Ｐ型ＭＯＳＦＥＴ２５１とＰ型ＭＯＳＦＥＴ２５５とのミラー比ｍ８は、（数１２）
【０１２２】
【数１２】
2007110803.tif 000014
で決定されている。
【０１２３】
そのため、Ｐ型ＭＯＳＦＥＴ２５５と定電流源２０５の間の電位Ｖ２０５はローレベル状態を保持し、インバータ２８０の出力はハイレベルで保持され、ＮＡＮＤ回路２８３に入力される。このとき、ＮＡＮＤ回路２８３の出力はローレベルになり、インバータ２８４の出力はハイレベルになり、図１１に示すＮＡＮＤ回路３４に入力される。
【０１２４】
以上のように、第１の閾値電流ＩＣＬ１以上の電流が外部信号入力端子４２に流入するようになったとき、スイッチング動作を開始する。
【０１２５】
また、さらに電流ＩＣＬが増加し、Ｐ型ＭＯＳＦＥＴ２５１とミラー比ｍ８で決まるＰ型ＭＯＳＦＥＴ２５５の電流Ｉ２５５が増加し、電流Ｉ２５５が定電流源２０５で決定される定電流Ｉ２０５以上となるとき、電位Ｖ２０５はローレベルからハイレベルに反転する。このときインバータ２８０の出力はローレベルになり、Ｐ型ＭＯＳＦＥＴ２５７のゲート電極に入力され、Ｐ型ＭＯＳＦＥＴ２５７がオンすることで電位Ｖ２０５はさらにハイレベルで固定される。また、インバータ２８０の出力のローレベル信号はＮＡＮＤ回路２８３に入力され、ＮＡＮＤ回路２８３の出力はハイレベルになり、インバータ２８４の出力はハイレベルからローレベルに反転し、図１１に示すＮＡＮＤ回路３４に入力されることで、スイッチング動作を停止させる。このときの流入する電流ＩＣＬの第２の閾値電流ＩＣＬ２を（数１３）
【０１２６】
【数１３】
2007110803.tif 000015
としている。
【０１２７】
このときの流入する電流ＩＣＬに対する出力する第３の可変信号４６の関係を図１３に示す。第１の閾値電流ＩＣＬ１以上第２の閾値電流ＩＣＬ２以下でスイッチング制御し、それ以外の電流ＩＣＬの範囲ではスイッチングを停止している。
【０１２８】
そのため、抵抗器１２０，１２１を調整することで入力電圧に対する電流ＩＣＬの範囲を設定し、電源動作の入力電圧範囲を規定することができ、異常低入力電圧時の誤動作を防止し、異常高入力電圧時にスイッチング素子の破壊を防止することができる。
【産業上の利用可能性】
【０１２９】
本発明に係るスイッチング電源制御用半導体装置およびスイッチング電源装置は、外部信号入力端子の入力信号を調整することで、スイッチング素子の過電流保護検出レベルおよびトランスリセット検出回路のトランスリセット検出信号をマスクする遅延時間を入力電圧に応じて補正ができ、入力電圧に依存せず最大出力電力を同等レベルにすること、使用部品の定格を抑えることが可能となり、電源のコストパフォーマンスを向上させるだけでなく、同一半導体装置における使用の用途を広げることができ、商用電源からの交流電源を機器に必要とされる直流電源へ変換するスイッチング電源等として有用である。
【図面の簡単な説明】
【０１３０】
【図１】本発明の実施の形態１におけるスイッチング電源制御用半導体装置およびスイッチング電源装置の一構成例を示す回路図
【図２】本実施の形態１のスイッチング電源制御用半導体装置を用いたスイッチング電源装置の動作を説明するためのタイミングチャート
【図３】本実施の形態１のスイッチング電源制御用半導体装置における基準電圧源の動作を説明するためのタイミングチャート
【図４】本実施の形態１のスイッチング電源制御用半導体装置における基準電圧源の内部回路の一構成例を示す回路図
【図５】本実施の形態１の（ａ）は通常時、（ｂ）は軽負荷時、（ｃ）は無負荷時のスイッチング動作を示す図
【図６】本実施の形態１のスイッチング電源制御用半導体装置における遅延回路の一構成例を示す回路図
【図７】本実施の形態１のスイッチング電源制御用半導体装置における可変信号生成回路および過電流保護基準電圧源の一構成例を示す回路図
【図８】本実施の形態１の電流ＩＣＬに対する（ａ）はブランキング時間ｔ、（ｂ）は過電流保護レベルＩＬＩＭＩＴの変化を示す図
【図９】本実施の形態１におけるスイッチング電源制御用半導体装置の動作を説明するための特性波形を示す図
【図１０】本実施の形態１におけるスイッチング電源制御用半導体装置の他の構成を示す回路図
【図１１】本発明の実施の形態２におけるスイッチング電源制御用半導体装置およびスイッチング電源装置の一構成例を示す回路図
【図１２】本実施の形態２のスイッチング電源制御用半導体装置における可変信号生成回路および過電流保護基準電圧源の一構成例を示す回路図
【図１３】本実施の形態２のスイッチング電源制御用半導体装置におけるＩＣＬに対する第３の可変信号の出力状態の変化を示す図
【図１４】従来のスイッチング電源装置の一構成例を示す回路図
【符号の説明】
【０１３１】
１  スイッチング素子（パワーＭＯＳＦＥＴ）
２，４  定電流源
３，５  切換スイッチ
６  レギュレータ
７  起動／停止用比較器
８  ゲートドライバ用基準電源（内部回路基準電圧）
９  比較器
１０  起動パルス発生回路
１１  トランスリセット検出回路
１２  クランプ回路
１３，１４  Ｐ型ＭＯＳＦＥＴ
１５，１６  Ｎ型ＭＯＳＦＥＴ
１７，１１６，１２０，１２１  抵抗器
１８，２１  基準電圧源
１９  Ｉ−Ｖ変換器
２０  軽負荷時検出用比較器
２２  軽負荷時検出回路
２３  インバータ
２４，２８  ＡＮＤ回路
２５  トランスリセットパルス発生回路
２６  間欠終了パルス発生回路
２７  遅延回路
２９  ＯＲ回路
３０  ＲＳフリップフロップ
３１  過電流保護基準電圧源
３２  ドレイン電流検出回路
３３  ドレイン電流検出用比較器
３４  ＮＡＮＤ回路
３５  ゲートドライバ
３６  スイッチング素子入力端子
３７  スイッチング素子出力端子（グランド端子）
３８  電源入力端子
３９  トランスリセット検出端子
４０  制御信号入力端子
４１  スイッチング電源制御用半導体装置
４２  外部信号入力端子
４３  可変信号生成回路
４４  第２の可変信号
４５  第１の可変信号
４６  第３の可変信号
１０１，１０４，１１２  整流器
１０２，１０５，１１１，１１７，１１８  コンデンサ
１０３  トランス
１０３ａ  一次巻線
１０３ｂ  二次巻線
１０３ｃ  三次巻線（バイアス巻線）
１０６  出力電圧検出回路
１０７  ＬＥＤ
１０８  ツェナーダイオード
１０９  負荷
１１０  フォトトランジスタ
【図１】
2007110803.tif 000016
【図２】
2007110803.tif 000017
【図３】
2007110803.tif 000018
【図４】
2007110803.tif 000019
【図５】
2007110803.tif 000020
【図６】
2007110803.tif 000021
【図７】
2007110803.tif 000022
【図８】
2007110803.tif 000023
【図９】
2007110803.tif 000024
【図１０】
2007110803.tif 000025
【図１１】
2007110803.tif 000026
【図１２】
2007110803.tif 000027
【図１３】
2007110803.tif 000028
【図１４】
2007110803.tif 000029