(57)【要約】【課題】脆弱であり、かつ、密着性に乏しくて剥離し易い多孔質状ｌｏｗ−ｋ材が絶縁膜として用いられた場合において、更にはチップ厚が１００μｍ以下と言った薄型タイプのものにおいて、チップ積重後のボンディングの際の衝撃力によるチップ破損を、簡単、かつ、正確に評価できるようにすることである。【解決手段】チップＡの上にチップＢが積重・接合されてなる積重耐性評価可能な装置であって、  チップＡには耐性を評価する為の素子が設けられてなり、  前記素子の配設位置は、    チップＡとチップＢとの積重範囲内で、    該積重範囲の最外周縁から５０〜１０００μｍ内側の領域で、    該積重範囲の角部に対応してなる。【選択図】図１
2007194531.tif 000002
【特許請求の範囲】
【請求項１】
チップＡの上にチップＢが積重・接合されてなる積重耐性評価可能な装置であって、
チップＡには耐性を評価する為の素子が設けられてなり、
前記素子の配設位置は、チップＡとチップＢとの積重範囲内で、かつ、該積重範囲の最外周縁から５０〜１０００μｍ内側の領域である
ことを特徴とする積重耐性評価可能装置。
【請求項２】
素子は積重範囲の角部に対応して設けられてなることを特徴とする請求項１の積重耐性評価可能装置。
【請求項３】
チップＡとチップＢとは接着剤で接合されてなることを特徴とする請求項１又は請求項２の積重耐性評価可能装置。
【請求項４】
素子は多孔質材が用いられて構成されてなることを特徴とする請求項１〜請求項３いずれかの積重耐性評価可能装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスのパッケージプロセス等におけるチップの物理的耐性の評価が可能な技術に関する。
【背景技術】
【０００２】
半導体デバイスは、物理的に脆弱な半導体Ｓｉ基板上に、無機あるいは有機材料膜の絶縁膜に挟まれた金属配線膜からなる多層配線膜が設けられた構造である。そして、前記構造の半導体デバイスはパッケージプロセスに従って組み立てられて製品となる。
【０００３】
この組立工程（パッケージプロセス）において、半導体デバイスに所望の物理的強度が無い場合には、半導体デバイスは破損し、不良品となってしまう。従って、半導体デバイスが所望の物理的強度を有しているか否かを評価しておくことは非常に重要である。又、逆の観点から眺めた場合、物理的強度が確保できない場合には、それに対応できるプロセスとなるような変更が必要になる。このようなことから、通常のデバイスを用い、各プロセスを経た後、半導体製品としての信頼性試験後に電気特性を評価している。
【０００４】
ところで、通常のデバイスによる電気的測定では、デバイス自体の電気的特性が変動することも有り、デバイスのどの特性がどのように変わっているのかを把握することは難しい。又、組立工程に入る前のチップの電気的特性と組立プロセス要因による電気的特性との間での変化のデータの切り分けが困難である。
【０００５】
さて、通常のデバイスの製造ラインを少々変更するだけの評価であれば、その変化が製品としての規格内であれば問題が無いと判断できる。これに対して、デバイス構造が新しく変わってしまう場合、例えば新規な多孔質状の低誘電率材（ｌｏｗ−ｋ材）が絶縁膜として用いられた如きの場合には、ｌｏｗ−ｋ材が多孔質な為に脆弱である為、多層配線膜を備えたデバイスは配線膜（配線層）が物理的に脆弱であり、パッケージプロセスにおいて各種の影響を受け、電気的特性が構造変化の影響を受け、デバイス不良の原因特定が非常に難しい。
【０００６】
尚、特開２００４−２５３６０９号公報には、３枚のチップを積層し、チップ周辺部のパッドにてチップの電気特性評価を可能とする半導体装置が開示されている。そして、テストコストの低減と言った前工程のバックエンドプロセスにおける配線層への影響評価が行えると謳われている。
【特許文献１】特開２００４−２５３６０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記提案のものでは、テストの為にワイヤーボンディングを行う必要があること、３つのチップを積重した後で無いと、テストが不可能であると言った問題点が有る。又、ダイボンディングや樹脂封止後、更には温度サイクルテストと言った信頼性評価が十分とは言えないことが判って来た。すなわち、組立プロセス、及び組立後の信頼性試験において、どのプロセスにてチップの電気特性にダメージを与えているかを評価することが困難であった。
【０００８】
従って、本発明が解決しようとする課題は、ダイボンディング以降のパッケージングのダメージを簡単、かつ、正確に評価できる技術を提供することである。特に、チップ積重に起因するダメージを簡単、かつ、正確に評価できる技術を提供することである。
【課題を解決するための手段】
【０００９】
さて、チップの積重に起因するダメージは、次のような場合に、非常に重要であることが判って来た。勿論、これまでにも、チップの積重に起因するダメージについて語られて来ていた。しかしながら、層間絶縁膜としてＳｉＯ２が用いられ、かつ、チップの厚みが厚かった従来では、それほど、大きな問題ではなかった。ところが、信号速度の向上を図る為に、層間絶縁膜の誘電率を小さくすることが求められるにつれて、層間絶縁膜として脆弱な多孔質ｌｏｗ−ｋ膜が用いられると共に、チップ厚が１００μｍ以下と言ったように薄くなって来ると、積重に起因するダメージが相対的に大きくなり、その対策・評価が重要になって来た。特に、積重した後のボンディングの際に生じる衝撃力によってチップが破損する恐れは大きくなっており、その耐性の評価は益々重要になって来た。
【００１０】
そこで、このような観点からの検討を推し進めて行く中に、ＴＥＧ（Test Element Group）を巧妙に設けておけば、チップ積重後のボンディングの際の衝撃力によるチップ破損を、簡単、かつ、正確に評価できることに気付くに至った。
【００１１】
このような知見を基にして本発明が達成されたものである。
【００１２】
すなわち、前記の課題は、チップＡの上にチップＢが積重・接合されてなる積重耐性評価可能な装置であって、
チップＡには耐性を評価する為の素子が設けられてなり、
前記素子の配設位置は、チップＡとチップＢとの積重範囲内で、かつ、該積重範囲の最外周縁から５０〜１０００μｍ内側の領域である
ことを特徴とする積重耐性評価可能装置によって解決される。
【００１３】
特に、チップＡの上にチップＢが積重・接合されてなる積重耐性評価可能な装置であって、
チップＡには耐性を評価する為の素子が設けられてなり、
前記素子の配設位置は、チップＡとチップＢとの積重範囲内で、かつ、該積重範囲の最外周縁から５０〜１０００μｍ内側の領域であり、更に該積重範囲の角部に対応してなる
ことを特徴とする積重耐性評価可能装置によって解決される。
【００１４】
上記の本発明は、チップＡとチップＢとが、例えばエポキシ系接着剤の如きの接着剤によって接着されている場合、或いは多孔質材が用いられて素子が構成されている場合、特に誘電率が３以下の絶縁膜が配線膜の部分に用いられて素子が構成されいる場合、又はチップの厚さが１００μｍ以下である場合に、特に、有効である。
【発明の効果】
【００１５】
ＴＥＧ（耐性評価素子）を巧妙な位置に設けた本願発明は、チップ積重後のボンディングの際の衝撃力によるチップ破損を、簡単、かつ、正確に評価できる。特に、チップＡとチップＢとがエポキシ系接着剤の如きの接着剤によって接着されている場合、或いは誘電率が３以下の多孔質状の脆弱な絶縁膜が用いられている場合、又はチップの厚さが１００μｍ以下である場合、チップ積重後のボンディングの際の衝撃力によるチップ破損を、簡単、かつ、正確に評価できる。
【発明を実施するための最良の形態】
【００１６】
本発明になる積重耐性評価可能装置は、チップＡの上にチップＢが積重・接合されたものである。例えば、チップＡとチップＢとがエポキシ系接着剤やポリイミド系接着剤の如きの接着剤によって接着されたものである。その積重形態は、例えば＋形状の形態であるとか、段違い状に一部のみが積重されている形態であるとか、上段のチップが下段のチップより小さい為に上段チップが全面的に積重されている形態であったりする。積重形態は、評価しようとする半導体装置の構成に似通った形態に近いものとすることが好ましい。すなわち、半導体装置の形態が、例えば図１に示される積重形態であれば、積重耐性評価可能装置の積重形態も図１の如きの積重形態のものを採用する。半導体装置の形態が、例えば図２に示される積重形態であれば、積重耐性評価可能装置の積重形態も図２の如きの積重形態のものを採用する。下段のチップＡには耐性を評価する為の素子（ＴＥＧ）が設けられる。その配設位置は、下段チップＡと上段チップＢとの積重範囲内である。かつ、該積重範囲の最外周縁から５０〜１０００μｍ（特に、２００μｍ以上。５００μｍ以下。）内側の領域である。更には、該積重範囲の角部に対応して設けられる。ＴＥＧは所定パターンの配線膜を備えている。特に、実際の半導体装置における層間絶縁膜として用いられている多孔質材（特に、誘電率が３以下の多孔質材）が用いられている。そして、チップＡ，Ｂの厚さは、実際の半導体装置の厚さと同様な厚さである。この厚さは半導体装置の厚さが１００μｍ以下、特に、５０μｍ以下であるので、チップＡ，Ｂの厚さも、同様に、１００μｍ以下、特に、５０μｍ以下である。尚、厚さの下限値は、現実的には、１０μｍである。
【００１７】
更に詳しく説明する。
【００１８】
図１〜図３は、本発明になる積重耐性評価可能装置における下段チップＡと上段チップＢとの積重・接合形態を示す説明図である。
【００１９】
ダイボンディングプロセスにおける下段チップＡに応力が掛かるプロセスでの配線膜へのダメージ評価、上段チップＢがオーバーハングしている場合の下段チップＡへのワイヤーボンディング時のダメージ評価、或いは耐リフロー性、封止後の温度サイクル試験と言った熱履歴により下段チップＡに応力が掛かるパッケージ信頼性評価に用いる評価用ＴＥＧ（耐性評価素子）配置構造が、図１，２，３に示される。この評価用ＴＥＧは下段チップＡに設けられたものである。但し、下段チップＡに設けられれば何所でも良いと言う訳では無い。図１，２，３からも判る通り、ＴＥＧの配設位置は、下段チップＡと上段チップＢとの積重範囲内である。かつ、該積重範囲の最外周縁から５０〜１０００μｍ（特に、２００μｍ以上。５００μｍ以下。）内側の領域内である。チップＡ，Ｂは矩形状であるから、下段チップＡと上段チップＢとの積重範囲の形状も矩形状である。そして、この矩形の角の位置に対応してＴＥＧは設けられている。従って、図１，２，３にあっては、ＴＥＧは積重範囲の四隅に設けられていることになる。尚、四隅の全てに設けられなくても良い。但し、四隅の中の三箇所には配設しておくことが好ましい。すなわち、少なくとも三箇所に配設しておけば、チップの傾きやボンディングの圧力分布を評価することが可能となる。
【００２０】
尚、図１は、下段チップＡ及び上段チップＢが共に長方形状であり、長方形状下段チップＡの長辺に対して長方形状上段チップＢの短辺が対応（９０°の位相差）するように積重されたものである。従って、オーバーハングによるプロセス影響を評価するのに適した構造である。そして、このような形態のものにあっては、ボンディングパッドが露出した形態になるから、ワイヤーボンディングが容易である。図２は、下段チップＡ及び上段チップＢが同サイズ若しくは大きさが似通ったものであり、一方のチップを一方向（横）にずらして積重されたものである。従って、オーバーハングの影響の有無を同時に評価するのに適した構造である。そして、このような形態のものにあっては、ボンディングパッドが露出した形態になるから、ワイヤーボンディングが容易である。図３は、下段チップＡより小さな上段チップＢを食み出すこと無く積重したものである。従って、ダイボンディング、上段チップへのワイヤーボンディング等のプロセス影響を評価するのに適した構造である。
【００２１】
本発明のチップＡ，Ｂ、特に、下段チップＡは、その厚さが１００μｍ以下である。特に、５０μｍ以下である。このようにウェハを薄く研削した厚さの場合、その脆弱性が非常に大きくなる。すなわち、ダイボンディングに際して、その影響が大きく現れる。従って、本発明による評価は非常に有効である。そして、このような極薄チップを用いたスタックドＣＳＰのようにチップを複数積層するパッケージの評価に有用である。
【００２２】
本発明において、ＴＥＧの配設位置は、チップＡ，Ｂの積重範囲の最外周縁から５０〜１０００μｍ（特に、２００μｍ以上。５００μｍ以下。）内側の領域内とした。これは、５０μｍ未満の近すぎる場合には、ダイボンディングプロセスまでにＴＥＧが破壊される恐れが高かったからである。逆に、１０００μｍを越えて離れ過ぎていると、ダイボンディングに対する感度が低すぎ、正確な評価が出来なくなったからである。
【００２３】
測定用ＴＥＧを構成する抵抗パターン（配線膜）としては各種のものを採用できる。例えば、図４に示される如きの平面においてつづら折れパターン、及び層間につづら折れするビアチェーン構造を採用すると、Ａ１〜Ａｎの測定用パッドにより抵抗値の変化の評価が可能である。尚、チップ切断面からの距離が異なるつづら折れパターンとして、パターンの途中にも測定用端子（例えば、Ａ２）を設けることで、クラックの影響度合いをみることが出来る。或いは、図５に示される如きの平面においてつづら折れパターン、及び層間につづら折れするビアチェーン構造を採用すると、例えば測定用パッドＢ１と測定用パッドＣ１のように同じ番号の測定用パッドＢ，Ｃにより抵抗値の変化の評価が可能である。又、測定用パッドＤ１と測定用パッドＤ２のように同じアルファベットの測定用パッドにより配線間容量、ショートチェック、絶縁耐圧、リーク電流の測定も可能である。又は、図６に示される如きの平面におけるつづら折れパターン、及び層間につづら折れするビアチェーン構造を採用すると、例えば測定用パッドＤ１と測定用パッドＥ１のように、測定パッドＤ、Ｅにより配線間容量、ショートチェック、絶縁耐圧、リーク電流の変化の評価が可能である。又、測定用パッドＣ１と測定用パッドＣ２とのように同じアルファベットの測定用パッドにより抵抗値の測定が可能である。本パターンにおける配線幅やビア径は、好ましくは８０〜１０００ｎｍ、より好ましくは９０〜２００ｎｍ、更に好ましくは９０〜１１０ｎｍである。これは、配線幅が８０ｎｍ未満では、パターン形成が困難であり、逆に、１０００ｎｍを越えると、十分な感度が得られ難いからである。パターンの総配線長は、好ましくは１００μｍ〜１ｍ、より好ましくは１〜１００ｍｍである。不良モードの及ぶ影響の度合いにより適宜に選択する。尚、１００μｍ未満では、十分な感度が得られ難く、１ｍを越えると、パターン形成時に不良が発生し易く、測定誤差が生じ易い。ビア数は、好ましくは１００〜１０Ｍ、より好ましくは１０００〜１Ｍである。１００未満では、十分な感度が得られ難く、１０Ｍを越えると、パターン形成時に不良が発生し易く、測定誤差が生じ易い。尚、端子設置のエリアに制約がある場合には、不良モードの発生が予想されるつづら折れパターンを任意に曲げて設けることでもよい。特にチップのコーナー部では有効である。
【００２４】
又、上記測定用ＴＥＧは、応力が掛かり難い位置、例えば中央部に設けられたリファレンスＴＥＧから適切なＴＥＧを選択し、ホイーストンブリッジを構成して測定することが可能で、必要に応じて、入力抵抗調整、出力調整、ブリッジの平衡、ゼロ点補償、感度補償用の抵抗を挿入することが出来る。特に、四隅に配置した同パターンのＴＥＧを用いてホイーストンブリッジを形成すると、簡単に抵抗変化等の以上による変化を感知できる。
【００２５】
そして、本実施の形態では、パッケージ完成後のｌｏｗ−ｋ材へのダメージ、薄チップの割れ等の評価がパッケージの開封なく評価可能であるので、簡便にパッケージ信頼性評価が可能になる。
【００２６】
以下、具体的な実施例を挙げて説明する。
【００２７】
［実施例１］
ｌｏｗ−ｋ材としてＢＤ（Black  Diamond）を用いた図４に示されるパターンのＴＥＧを、図１に示される如く、チップＡとチップＢとの積重範囲のコーナー４箇所（積重外縁ラインから５０μｍ内側）に相当する箇所の下段チップＡに設けると共に、リファレンス用としてチップ中央部に同パターンのＴＥＧを配置した二層配線膜を有するサンプルウェハを作成した。尚、ＴＥＧを構成するビアチェーンの個数は２Ｍ個、ビア径は１１０ｎｍである。そして、予め各ＴＥＧの抵抗値を測定しておき、ＴＥＧが良品であることを確認する。判定は抵抗値が２倍以上になった場合を断線とすることにした。尚、数値基準は、評価対象によって、別な数値を使うことができる。
【００２８】
次に、該ウェハをガラス支持方式にて５０μｍ厚に裏面研削し、ＤＡＦ付きダイシングテープを用いてダイシングを行った。チップサイズは８．６ｍｍ×５．４ｍｍである。ダイシング後に再度抵抗値を測定して、不良の発生がないことを確認し、そしてＮＥＣマシナリー製ＣＰＳ−３０００を用い、ニードルレス方式によりピックアップを行い、ガラスエポキシ基板にダイボンディングを行った。その後、ＤＡＦの硬化を行った。
【００２９】
そして、下段チップＡのみをダイボンディングした後、１５チップを測定した結果、４箇所におけるＴＥＧの不良は認められなかった。勿論、チップ中央部のリファレンスＴＥＧも不良は認められなかった。
【００３０】
その後、上段チップＢをダイボンディングして積重した。そして、下段チップのＴＥＧを調べた。その結果、４箇所のＴＥＧの不良割合は、各々、３／１５，８／１５，５／１５，４／１５であった。尚、チップ中央部のリファレンスＴＥＧにあっては不良は認められなかった。
【００３１】
すなわち、チップを積重することで、下段チップに損傷が起きていることが判る。但し、その損傷は、中央部では発生せず、積重領域における周辺部で起き易いことが判る。従って、本発明を用いることによって、チップ積重による不良を評価することが出来、特にダイボンディング作業の改善に利用できることが判る。
【００３２】
［実施例２］
ｌｏｗ−ｋ材としてＢＤ（Black  Diamond）を用いた図６に示されるパターンのＴＥＧを、図３に示される如く、チップＡとチップＢとの積重範囲のコーナー４箇所（積重外縁ラインから５０μｍ内側）に相当する箇所の下段チップＡに設けると共に、リファレンス用としてチップ中央部に同パターンのＴＥＧを配置した二層配線膜を有するサンプルウェハを作成した。尚、ＴＥＧを構成するビアチェーンの個数は２Ｍ個、ビア径は１１０ｎｍ、ビアを含めた総対向長は４００ｍｍである。そして、予め各ＴＥＧの抵抗値を測定しておき、ＴＥＧが良品であることを確認する。判定は抵抗値が２倍以上になった場合を断線とすることにした。尚、数値基準は、評価対象によって、別な数値を使うことができる。
【００３３】
次に、該ウェハをガラス支持方式にて５０μｍ厚に裏面研削し、ＤＡＦ付きダイシングテープを用いてダイシングを行った。チップサイズは上段チップＡが８．６ｍｍ×５．４ｍｍ、下段チップＢが８．６ｍｍ×８．６ｍｍである。ダイシング後に再度抵抗値を測定して、不良の発生がないことを確認し、そしてＮＥＣマシナリー製ＣＰＳ−３０００を用い、ニードルレス方式によりピックアップを行い、ガラスエポキシ基板にダイボンディングを行った。その後、ＤＡＦの硬化を行った。
【００３４】
そして、下段チップＡのみをダイボンディングした後、１５チップの容量変化を測定した結果、４箇所のＴＥＧの何れにあっても変化は認められなかった。勿論、チップ中央部のリファレンスＴＥＧについても変化は認められなかった。すになわち、本ダイボンディングによる影響は無かったことが判る。
【００３５】
その後、上段チップＢをダイボンディングして積重した。そして、下段チップのＴＥＧについて容量変化を調べた。その結果、４箇所のＴＥＧにおける変化率は、各々、４％，８％，９％，１１％であった。尚、チップ中央部のリファレンスＴＥＧにあっては変化は認められなかった。
【００３６】
すなわち、チップを積重することで、下段チップに損傷が起きていることが判る。但し、その損傷は、中央部では発生せず、積重領域における周辺部で起き易いことが判る。従って、本発明を用いることによって、チップ積重による不良を評価することが出来、特にダイボンディング作業の改善に利用できることが判る。
【００３７】
尚、本測定用ＴＥＧのみを設けておいて、組立工程での不良発生のモニターとして使うようにしても良く、又、実際の半導体装置に組み込まれていても良い。そして、本発明が用いられることによって、ダイボンディングのみならず、ダイボンディング以降、パッケージ組み立て後のパッケージ信頼性評価までの多くが可能である。又、樹脂封止後のモールド樹脂による応力の影響、パッケージ信頼性試験における熱ストレスの影響等の評価も可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の積重耐性評価可能装置における素子位置を示す説明図
【図２】本発明の積重耐性評価可能装置における素子位置を示す説明図
【図３】本発明の積重耐性評価可能装置における素子位置を示す説明図
【図４】ＴＥＧパターンの説明図
【図５】ＴＥＧパターンの説明図
【図６】ＴＥＧパターンの説明図
【図７】ＴＥＧパターンの説明図
【符号の説明】
【００３９】
ＴＥＧ                        耐性評価素子
代  理  人  宇  高    克  己
【図１】
2007194531.tif 000003
【図２】
2007194531.tif 000004
【図３】
2007194531.tif 000005
【図４】
2007194531.tif 000006
【図５】
2007194531.tif 000007
【図６】
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【図７】
2007194531.tif 000009