(57)【要約】【課題】ソースの抵抗を低減して、各メモリセルのしきい値電圧のばらつきを抑制すると共に、不揮発性半導体記憶装置の微細化を図ることができる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】本発明に係る不揮発性半導体記憶装置１０は、半導体基板と、半導体基板１００の主表面上に第１絶縁膜１０１を介して形成され、半導体基板１００に反転層を形成可能なアシストゲートＡＧと、アシストゲートＡＧの側面上に形成された第２絶縁膜１０６と、半導体基板の主表面上に第３絶縁膜１０５を介して形成され、第２絶縁膜１０６上に延在するフローティングゲートＦＧと、フローティングゲートＦＧ上に第４絶縁膜１１２を介して形成されたコントロールゲートＣＧと、フローティングゲートＦＧに対して、アシストゲートＡＧと反対側に位置する半導体基板１００の主表面に形成された不純物拡散層ＳＲと、不純物拡散層ＳＲ上に形成され、該不純物拡散層ＳＲの表面から上方に突出した導電性の突出部ＳＲａとを備える。【選択図】図５
2007180205.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上に第１絶縁膜を介して形成され、前記半導体基板に反転層を形成可能なアシストゲートと、
前記アシストゲートの側面上に形成された第２絶縁膜と、
前記半導体基板の主表面上に第３絶縁膜を介して形成され、第２絶縁膜上に延在するフローティングゲートと、
前記フローティングゲート上に第４絶縁膜を介して形成されたコントロールゲートと、
前記フローティングゲートに対して、前記アシストゲートと反対側に位置する前記半導体基板の主表面に形成された不純物拡散層と、
前記不純物拡散層上に形成され、該不純物拡散層の表面から上方に突出した導電性の突出部と、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記突出部は、前記半導体層で構成された、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記突出部の上面上にシリサイド膜が形成された、請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板の主表面の第１領域上に第１絶縁膜を介してアシストゲートを形成する工程と、
前記アシストゲートを覆うように第２絶縁膜を形成し、該第２絶縁膜にエッチングを施して前記アシストゲートの側面上にサイドウォール状の第２絶縁膜を形成する工程と、
前記第２絶縁膜の側面上のフローティングゲートを形成する工程と、
前記フローティングゲートに対して、前記アシストゲートと反対側に位置する前記半導体基板の主表面の第２領域上に不純物領域を形成する工程と、
前記第２領域内の前記半導体基板の主表面上に、導電層からなる突出部を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第２領域内の前記半導体基板の主表面を選択エピタキシャル成長させて、前記突出部を形成する、請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第２領域内の前記半導体基板の主表面にシリコン膜を堆積し、該シリコン膜をエッチングして、前記突出部を形成する、請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記不純物拡散層を形成する工程は、前記第２領域内の前記半導体基板の主表面に第１不純物を導入する工程と、
前記第１不純物を導入した後に、前記突出部を形成し、該突出部と該突出下に位置する前記半導体基板主表面の少なくとも一方に、第２不純物を導入する工程とを含む、請求項４から請求項６のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記突出部の表面をシリサイド化する工程を含む、請求項４から請求項７のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、配線等の抵抗が高くなり過ぎることにより、書込み動作等の諸動作に不具合を招くことなく、不揮発性半導体記憶装置の小型化および微細化を図ることが重要な課題となっている。
【０００３】
そして、近年、上記課題を解決するために、半導体基板の主表面側に反転層を形成する複数のアシストゲートと、このアシストゲート間に形成されたフローティングゲートと、このフローティングゲート上に形成されたコントロールゲートとを備えたＡＧ−ＡＮＤ（Assist Gate-AND）型のフラッシュメモリが提案されている（下記非特許文献１〜５参照）。このＡＧ−ＡＮＤ型フラッシュメモリは、反転層をソースまたはドレインとして機能させるため、不純物拡散層をソースまたはドレインとして機能させる場合と異なり、不純物の熱拡散という問題がなく、良好に小型化が図られている。
【０００４】
また、従来から、配線の抵抗の低減を図る手法として、特開２００２−２３１８２９号公報や、特開２００２−３７３９４８号公報にも記載されているように、配線の上面上等にシリサイド膜を形成する手法が知られている。
【特許文献１】特開２００２−２３１８２９号公報
【特許文献２】特開２００２−３７３９４８号公報
【非特許文献１】T.Kobayashi et al.,IEDM Digest of Technical Papers,pp29,2001.
【非特許文献２】H.Kurata et al.,Symp.on VLSI Circuits,p.302,2002.
【非特許文献３】Y.Sasago et al.,IEDM Digest of Technical Papers,P.952,2002.
【非特許文献４】Y.Sasago et al.,IEDM Digest of Technical Papers,P.823,2003.
【非特許文献５】H.Kurata et al.,Symp.on VLSI Circuits,p.72,2004.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般に、読出し動作において、選択されたメモリセルトランジスタのしきい値電圧は、ソースと選択されたフローティングゲートとの電圧差に大きく影響を受けることが知られている。
【０００６】
その一方で、上記ＡＧ−ＡＮＤ型のフラッシュメモリにおいては、小型化に伴って、ソースとして機能する反転層の抵抗が高くなり、選択されたフローティングゲートの位置によって、ソースとして機能する反転層の電位が大きく変動し、各メモリセルのしきい値電圧にばらつきが生じるという問題があった。
【０００７】
そして、ソースとして機能する反転層の抵抗を低減する手法として、ソースとして機能する反転層に替えて、ソースとして機能する不純物拡散層を設けることが考えられる。しかし、反転層に替えて不純物拡散層を設けると、熱拡散により、不揮発性半導体記憶装置の微細化を図ることが困難なものとなる。
【０００８】
さらに、上記特開２００２−２３１８２９号公報および特開２００２−３７３９４８号公報に記載された配線等の低抵抗化を図る手法によっても、十分に配線の抵抗低減を図ることが困難であり、不揮発性半導体記憶装置の微細化を図ることが困難なものとなっている。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、その目的は、ソースの抵抗を低減して、各メモリセルのしきい値電圧のばらつきを抑制すると共に、不揮発性半導体記憶装置の微細化を図ることができる不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面上に第１絶縁膜を介して形成され、半導体基板に反転層を形成可能なアシストゲートと、アシストゲートの側面上に形成された第２絶縁膜と、半導体基板の主表面上に第３絶縁膜を介して形成され、第２絶縁膜上に延在するフローティングゲートと、フローティングゲート上に第４絶縁膜を介して形成されたコントロールゲートと、フローティングゲートに対して、アシストゲートと反対側に位置する半導体基板の主表面に形成された不純物拡散層と、不純物拡散層上に形成され、該不純物拡散層の表面から上方に突出した導電性の突出部とを備える。
【００１１】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面の第１領域上に第１絶縁膜を介してアシストゲートを形成する工程と、アシストゲートを覆うように第２絶縁膜を形成し、該第２絶縁膜にエッチングを施してアシストゲートの側面上にサイドウォール状の第２絶縁膜を形成する工程と、第２絶縁膜の側面上のフローティングゲートを形成する工程と、フローティングゲートに対して、アシストゲートと反対側に位置する半導体基板の主表面の第２領域上に不純物領域を形成する工程と、第２領域内の半導体基板の主表面上に、導電層からなる突出部を形成する工程とを備える。
【発明の効果】
【００１２】
本発明に係る不揮発性半導体記憶装置およびその製造方法によれば、ソースの抵抗を低減することができ、各メモリセルのしきい値電圧のばらつきを抑制することができると共に、不揮発性半導体記憶装置の微細化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
図１から図５３を用いて、本発明の実施の形態について説明する。
（実施の形態１）
本実施の形態１では、たとえば、８ＧｂｉｔのＡＧ−ＡＮＤ型のフラッシュメモリに発明を適用した不揮発性半導体記憶装置について説明する。
【００１４】
図１は、本実施の形態１に係る不揮発性半導体記憶装置１０の平面図である。この図１に示すように、不揮発性半導体記憶装置１０は、複数のメモリセルＭＣが形成されたメモリセル領域ＲＭＣと、このメモリセル領域ＲＭＣの周囲に形成され、メモリセルＭＣの動作を制御する周辺回路が形成された周辺回路領域ＲＴｒＡ、ＲＴｒＢとを備えている。
【００１５】
メモリセル領域ＲＭＣが位置する半導体基板１００の主表面上には、活性領域１３５と、間隔を隔てて一方向に延在し、反転層を形成可能な複数のアシストゲートＡＧと、アシストゲートＡＧと交差する方向に延在する複数のコントロールゲートＣＧと、アシストゲートＡＧ間の半導体基板１００の主表面上に形成され、アシストゲートＡＧに沿って延在する不純物拡散層ＳＲと、アシストゲートＡＧの両側面に形成されたフローティングゲートＦＧとが形成されている。なお、コントロールゲートＣＧは、本実施の形態において、説明をわかりやすくするため、５本としているが、この本数に限られない。
【００１６】
周辺回路領域ＲＴｒＡは、メモリセル領域ＲＭＣに隣り合う半導体基板１００の主表面上に形成され、周辺回路領域ＲＴｒＢは、メモリセル領域ＲＭＣに対して、周辺回路領域ＲＴｒＡと反対側の半導体基板１００の主表面上に形成されている。周辺回路領域ＲＴｒＡが位置する半導体基板１００の主表面には、メモリセル領域ＲＭＣの周囲からメモリセル領域ＲＭＣに向けて延在し、活性領域１３５に接続された帯状の活性領域１３３ａ，１３３ｂと、この活性領域１３３ａ、１３３ｂを規定する分離領域１３１と、活性領域１３３ａ上に形成され、活性領域１３３ａと交差する方向に延在する周辺ゲートＳＴと、不純物領域１２８とが形成されている。
【００１７】
活性領域１３３ａは、活性領域１３３ｂより周辺回路領域ＲＴｒＡの内方にまで延在しており、活性領域１３３ｂの端部は、活性領域１３３ａの端部よりメモリセル領域ＲＭＣ側に位置している。このような活性領域１３３ａと、活性領域１３３ｂとは、互いに交互に配置されている。そして、この活性領域１３３ａ、１３３ｂのうち、メモリセル領域ＲＭＣに位置する部分には、不純物拡散層ＳＲが形成されている。この活性領域１３３ａ，１３３ｂの端部には、不純物拡散層ＳＲに電圧を印加するためのコンタクト部ＣＴ１、ＣＴ２が形成されている。周辺ゲートＳＴは、コンタクト部ＣＴ１と、活性領域１３３ｂの端部との間に位置する半導体基板１００の主表面上に形成されている。
【００１８】
不純物領域１２８は、活性領域１３３ａが位置する半導体基板１００の主表面のうち、活性領域１３３ａの端部から周辺ゲートＳＴコンタクト部ＣＴ１側の側面までの領域と、周辺ゲートＳＴのメモリセル領域ＲＭＣ側の側面から、不純物拡散層ＳＲ下までの領域とに形成されている。
【００１９】
周辺ゲートＳＴは、活性領域１３３ａの上面上に形成され、活性領域１３３ａの端部に形成されたコンタクト部ＣＴ１と、活性領域１３３ｂの端部との間に位置する半導体基板１００の主表面上に形成されている。この周辺ゲートＳＴに所定の電圧が印加されると、活性領域１３３ａに形成されたコンタクト部ＣＴ１に印加された電圧は、不純物領域１２８を介して、不純物拡散層ＳＲに伝達される。すなわち、周辺ゲートＳＴは、活性領域１３３ａに形成された不純物拡散層ＳＲに電圧を印加するか否かを制御するスイッチングトランジスタとなっている。
【００２０】
なお、活性領域１３３ｂに形成されたコンタクト部ＣＴ２は、図示されない上層配線に接続されている。この上層配線は、コンタクト部ＣＴ１より周辺回路領域ＲＴｒＡの内方側に位置する半導体基板１００の主表面上に形成されたスイッチングトランジスタに接続されている。そして、このスイッチングトランジスタにより、活性領域１３３ｂに形成された不純物拡散層ＳＲに電圧を印加するか否かの制御を行なう。
【００２１】
周辺回路領域ＲＴｒＢが位置する半導体基板１００の主表面には、メモリセル領域ＲＭＣの周囲からメモリセル領域ＲＭＣに向けて延在し、活性領域１３５に接続された帯状の活性領域１３２と、この活性領域１３２を規定する分離領域１３１と、不純物領域１２９が形成されている。活性領域１３２の端部には、隣接する活性領域１３２が連結する幅広部１３２Ａが形成されている。そして、この幅広部１３２Ａには、アシストゲートＡＧに電圧を印加することにより半導体基板１００の主表面内に形成される反転層に電圧を印加するためのコンタクト部ＣＴ３が形成されている。
【００２２】
分離領域１３１は、たとえばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離領域とされている。すなわち、半導体基板１００に掘られた溝内に、たとえば酸化シリコン（ＳｉＯ2等）のような絶縁膜が埋め込めれることで形成されている。
【００２３】
不純物領域１２９は、活性領域１３２が位置する半導体基板１００の主表面のうち、活性領域１３２の端部から、活性領域１３２と活性領域１３５との接続箇所より周辺回路領域ＲＴｒＢ側までの領域に形成されている。
【００２４】
メモリセル領域ＲＭＣのコンタクトＣＴ３側の側辺には、アシストゲートＡＧと交差する方向に延在し、アシストゲートＡＧが接続された配線ＡＧＬが設けられている。また、メモリセル領域ＲＭＣのコンタクト部ＣＴ２側の側辺にも、アシストゲートＡＧが接続された配線ＡＧＬが設けられている。
【００２５】
周辺回路領域ＲＴｒＡ側に形成された配線ＡＧＬに接続されたアシストゲートＡＧと、周辺回路領域ＲＴｒＢ側に形成された配線ＡＧＬに接続されたアシストゲートＡＧとは、互いに交互に配置されている。
【００２６】
活性領域ＳＲは、活性領域１３５の周辺回路領域ＲＴｒＢ側の側辺から、周辺回路領域ＲＴｒＡ側の側辺にわたって延在しており、さらに、活性領域１３３内に形成されている。
【００２７】
フローティングゲートＦＧは、半導体基板１００の主表面上のうち、コントロールゲートＣＧ下の領域であって、アシストゲートＡＧの両側面に形成されている。
【００２８】
図２は、図１のＩＩ−ＩＩ線における断面図である。この図２に示されるように、活性領域１３２の半導体基板１００の主表面側には、不純物領域１２９が形成されている。この不純物領域１２９は、少なくとも、図１に示すコンタクト部ＣＴ３下の領域から、図１に示す周辺回路領域ＲＴｒＡ側に配置された配線ＡＧＬに接続されたアシストゲートＡＧ下の領域に達するように形成されている。
【００２９】
これにより、周辺回路領域ＲＴｒＡ側に配置された配線ＡＧＬに接続されたアシストゲートＡＧに電圧が印加されることにより、このアシストゲートＡＧ下に位置する半導体基板１００に形成される反転層５０と、図１に示すコンタクトＣＴ３とが、不純物領域１２９を介して接続されることになる。したがって、コンタクトＣＴ３に電圧を印加することにより、形成された反転層５０に電圧を印加することができる。
【００３０】
また、図３は、図１のＩＩＩ−ＩＩＩ線における断面図である。この図３に示すように、不純物領域１２９は、少なくとも、図１に示すコンタクトＣＴ３下の領域から、周辺回路領域ＲＴｒＢ側に配置された配線ＡＧＬおよびこれに接続されたアシストゲートＡＧ下の領域にまで達するように形成されている。このため、図１に示す周辺回路領域ＲＴｒＢ側に配置された配線ＡＧＬに接続されたアシストゲートＡＧ下に形成される反転層５０と、コンタクトＣＴ３とが、不純物領域１２９を介して電気的に接続される。
【００３１】
図４は、図１のＩＶ−ＩＶ線における断面図である。この図４に示されるように、活性領域１３３ｂの半導体基板１００の主表面には、不純物拡散層ＳＲと、この不純物拡散層ＳＲに隣り合う半導体基板１００の主表面上に形成された配線ＡＧＬと、この配線ＡＧＬに対して不純物拡散層ＳＲと反対側の半導体基板１００の主表面上に形成されたコンタクト部ＣＴ２と、このコンタクト部ＣＴ２に対して配線ＡＧＬと反対側の半導体基板１００の主表面に形成された分離領域１３１とが形成されている。そして、不純物領域１２８は、半導体基板１００の主表面のうち、分離領域１３１から不純物拡散層ＳＲ下までの領域にわたって形成されている。
【００３２】
このため、コンタクトＣＴ２と、活性領域１３３ｂ上に形成された不純物拡散層ＳＲとは、不純物領域１２８を介して、電気的に接続されている。
【００３３】
なお、図１に示す活性領域１３３ａ上に形成された不純物拡散層ＳＲと、コンタクトＣＴ１とは、同様に、不純物領域１２８を介して電気的に接続されている。
【００３４】
したがって、コンタクトＣＴ１に印加された電圧は、活性領域１３３ａ上に形成された不純物拡散層ＳＲに伝達され、コンタクトＣＴ２に印加された電圧は、活性領域１３３ｂ上に形成された不純物拡散層ＳＲに伝達される。
【００３５】
図５は、図１のＶ−Ｖ線における断面図である。この図５に示されるように、不揮発性半導体記憶装置１０は、半導体基板１００と、この半導体基板１００の主表面上に絶縁膜（第１絶縁膜）１０１を介して形成され、半導体基板１００内に反転層を形成可能な複数のアシストゲートＡＧと、アシストゲートＡＧの両側面上に形成された絶縁膜（第２絶縁膜）１０５と、半導体基板１００の主表面上に絶縁膜（第３絶縁膜）１０６を介して形成され、絶縁膜１０５の側面上に延在し、電荷を蓄積可能なサイドウォール状のフローティングゲートＦＧと、これらフローティングゲートＦＧ上に絶縁膜（第４絶縁膜）１１２を介して形成されたコントロールゲートＣＧと、アシストゲートＡＧ間に位置する半導体基板１００の主表面上に形成される不純物拡散層ＳＲとを備えている。
【００３６】
絶縁膜１０１は、絶縁膜１０５下およびアシストゲートＡＧ下に位置する半導体基板１００の主表面上に形成されている。この絶縁膜１０１は、たとえば、酸化シリコンからなり、半導体基板１００に対して垂直な方向の絶縁膜１０１の膜厚ａ１は、たとえば、５ｎｍ程度とされている。絶縁膜１０６は、フローティングゲートＦＧのトンネル絶縁膜として機能する絶縁膜であり、たとえば、酸窒化シリコン（ＳｉＯＮ）や、酸化シリコンから形成されている。そして、この絶縁膜１０６の半導体基板１００に対して垂直な方向の膜厚ａ２は、たとえば、１０ｎｍ程度とされており、絶縁膜１０１の膜厚ａ１は、絶縁膜１０６の膜厚ａ２より薄く形成されている。
【００３７】
このように、絶縁膜１０１の膜厚を薄く形成することにより、読出し動作時に形成される反転層の抵抗を低くすることができる。すなわち、微細化に伴い、アシストゲートＡＧ幅が小さくなることによる反転層の抵抗の上昇を低減することができる。また、反転層を形成するアシストゲートＡＧに与える電圧をより低く抑えることができる。
【００３８】
絶縁膜１０５は、たとえば、酸化シリコンからなり、半導体基板１００の主表面と平行な方向の幅ａ３は、たとえば２５ｎｍ程度とされている。アシストゲートＡＧと、アシストゲートＡＧに隣接するフローティングゲートＦＧとの間は、この絶縁膜１０５により絶縁されている。そして、絶縁膜１０５の幅ａ３は、絶縁膜１０６の膜厚ａ２より厚く形成されており、好ましくは、２倍以上の厚さとする。このように、絶縁膜１０５の幅ａ３を設定することにより、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁性を確実に確保することができる。さらに、絶縁膜１０５の幅ａ３を絶縁膜１０６の膜厚ａ２より厚く形成することにより、フローティングゲートＦＧと、アシストゲートＡＧとの間の容量を低減することができる。これにより、コントロールゲートＣＧと、フローティングゲートＦＧとの間の容量比（カップリングレシオ）を大きく保つことができ、書込み動作を高速に行なうことができる。
【００３９】
アシストゲートＡＧは、たとえば、低抵抗な多結晶シリコン膜から形成され、半導体基板１００に対して垂直な方向の幅ａ６は、たとえば、７０ｎｍ程度とされ、半導体基板１００の主表面と平行な方向の幅ａ７は、たとえば５０ｎｍ程度とされている。このように、アシストゲートＡＧの幅ａ７は、膜厚ａ６より狭く形成されている。これにより、アシストゲートＡＧの断面積を確保して、アシストゲートＡＧの抵抗の低減を図りつつ、アシストゲートＡＧの設置面積を低減することができる。そして、隣接するアシストゲートＡＧの半導体基板１００の主表面と平行な方向の間隔ａ８は、たとえば、２１０ｎｍ程度とされている。アシストゲートＡＧ下に位置する半導体基板１００の主表面上には、Ｐ型（第２導電型）の不純物が導入されている。
【００４０】
アシストゲートＡＧの上面には窒化シリコン（Ｓｉ3Ｎ4等）またはシリコン酸化膜から形成された絶縁膜１０３が形成されている。そして、絶縁膜１０３の側面およびアシストゲートＡＧの側面にわたって、サイドウォール状の絶縁膜１０５が形成されている。
【００４１】
フローティングゲートＦＧは、絶縁膜１０５に隣り合う半導体基板１００の主表面上に形成されており、絶縁膜１０５の側面上に形成されている。フローティングゲートＦＧのうち、半導体基板１００の主表面側から上端部側までの部分は、半導体基板１００の主表面と平行な方向の幅ａ４が主表面側から上端部側にわたって略均一に形成され、たとえば、３５ｎｍ程度とされている。
【００４２】
そして、フローティングゲートＦＧの上端部側では、フローティングゲートＦＧの不純物拡散層ＳＲ側の側面が、アシストゲートＡＧ側の側面に近接するように湾曲している。このように、フローティングゲートＦＧは、絶縁膜１０５の側面上に沿ってサイドウォール状に形成されており、フローティングゲートＦＧの半導体基板１００の主表面と平行な方向の幅ａ４は、アシストゲートの幅ａ７より薄く形成されている。このため、フローティングゲートＦＧの設置面積を低減することができ、フローティングゲートＦＧを含むメモリセルＭＣの縮小化、微細化を図ることができる。
【００４３】
不純物拡散層ＳＲは、フローティングゲートＦＧに対してアシストゲートＡＧと反対側に位置する半導体基板１００の主表面に形成されている。この不純物拡散層ＳＲは、Ｎ＋型（第１導電型）拡散層からなる不純物拡散層ＳＲ２と、この不純物拡散層ＳＲ２を取り囲むように形成されたＰ型（第２導電型）の不純物領域からなるポケット層ＲＳ１とを備えている。ポケット層ＳＲ１は、隣接するフローティングゲートＦＧ下にまで達するように形成されている。
【００４４】
不純物拡散層ＳＲ２は、不純物拡散層ＳＲが位置する半導体基板１００の主表面上から上方に突出し、不純物が導入された突出部ＳＲａと、この突出部ＳＲａ下に位置する半導体基板１００内に形成された不純物拡散層ＳＲｂとを備えている。なお、突出部ＳＲａおよび不純物拡散層ＳＲｂには、同じ導電型の不純物が導入されている。
【００４５】
このように、不純物拡散層ＳＲの少なくとも一部を半導体基板１００の主表面上に位置させることにより、半導体基板１００の主表面内に位置する部分を小さくすることができる。このため、不純物拡散層ＳＲの断面積を維持しつつ、不純物拡散層ＳＲをすべて半導体基板１００下に形成した場合と比較して、半導体基板１００の主表面と平行な方向の幅を、小さくすることができる。このようにして、半導体基板１００の主表面内に位置する不純物拡散層ＳＲの半導体基板１００と平行な方向の幅ａ５は、たとえば、３０ｎｍ以上５０ｎｍ以下程度に抑えることができる。その一方で、不純物拡散層ＳＲの抵抗は、たとえば、７００ＫΩ以上８００ＫΩ以下程度に抑えることができる。
【００４６】
ここで、突出部ＳＲａの断面積は、不純物拡散層ＳＲの全面積の１／５以上２／３以下となるように形成し、好ましくは、不純物拡散層ＳＲのうち、半導体基板１００内に位置する部分の面積より小さくする。
【００４７】
このように、半導体基板１００の主表面から上方に突出する突出部を形成することにより、導入された不純物が半導体基板１００より上方にも拡散できる領域が形成され、不純物が、半導体基板１００の主表面と平行な方向に拡散する幅を小さく抑えることができる。この突出部ＳＲａの半導体基板１００に対して垂直な方向の高さは、たとえば、３０ｎｍ以下程度とされ、好ましくは、アシストゲートＡＧより低く形成されている。
【００４８】
突出部ＳＲａの高さがアシストゲートＡＧより高くなると、この突出部ＳＲａの上方に位置するコントロールゲートＣＧと、フローティングゲートＦＧとの間のカップリング比が小さくなるためである。さらに、この突出部ＳＲａは、不純物拡散層ＳＲが位置する半導体基板１００の主表面の中央部に形成されており、不純物拡散層ＳＲと隣り合ういずれのフローティングゲートＦＧからも離間した位置に形成されている。
【００４９】
この不純物拡散層ＳＲ上には、突出部ＳＲａを覆うと共に、半導体基板１００の主表面に位置する不純物拡散層ＳＲを覆うように形成された絶縁膜１１１が形成されている。この絶縁膜１１１は、たとえば、酸化シリコン膜から形成されている。この絶縁膜１１１の上面は、突出部ＳＲａの上面上からたとえば、半導体基板１００の主表面に対して垂直な方向に、４０ｎｍ程度上方に位置している。このため、突出部ＳＲａと、コントロールゲートＣＧとの間の絶縁性を確保することができる。さらに、絶縁膜１１１は、突出部ＳＲａを覆うように形成されているため、不純物拡散層ＳＲに隣接するフローティングゲートＦＧと、突出部ＳＲａとの間の絶縁性も確保することができる。
【００５０】
そして、絶縁膜１１２が、絶縁膜１０３および絶縁膜１０５の上端部上と、フローティングゲートＦＧ上と、絶縁膜１１１の上面上とにわたって、形成されている。絶縁膜１１２は、たとえば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるＯＮＯ膜で形成されている。
【００５１】
この絶縁膜１１２の上面上には、コントロールゲートＣＧが形成されている。コントロールゲートＣＧは、たとえば、低抵抗な多結晶シリコンからなる導電膜ＣＧ２と、導電膜１１７ｃ２より低抵抗なタングステンシリサイド（ＷＳｉx）等からなる導電膜ＣＧ１とを備えている。なお、絶縁膜１１１の上面上に位置する絶縁膜１１２の上面から導電膜ＣＧ２の上面までの距離Ｌ１が、１３０ｎｍ程度とされ、導電膜ＣＧｃ１の半導体基板１００に対して垂直な方向の膜厚Ｌ２は、１００ｎｍ程度とされている。
【００５２】
ここで、絶縁膜１１１の上面が、絶縁膜１１２の上端部から十分下方に位置しているため、コントロールゲートＣＧは、フローティングゲートＦＧの上端部から絶縁膜１１１より上方に位置する側面上にわたって延在する。このため、コントロールゲートＣＧと、フローティングゲートＦＧとの対向面積が広く確保され、コントロールゲートＣＧと、フローティングゲートＦＧとの間のカップリング比を向上させることができる。これにより、書込み速度の向上を図ることができる。
【００５３】
図６は、図１のＶＩ−ＶＩ線の断面図である。この図６に示すように、不純物拡散層ＳＲと、アシストゲートＡＧ下に位置する半導体基板１００の主表面内に形成される反転層との間に、凹部１２１が形成されている。このため、アシストゲートＡＧ下に形成される反転層と、不純物拡散層ＳＲとの間で電気的に接続されることが抑制されている。
【００５４】
この凹部１２１の深さは、たとえば、半導体基板１００の主表面からたとえば、３０ｎｍ程度とされている。なお、この凹部１２１により、図１に示すコントロールゲートＣＧ間に位置する半導体基板１００の主表面上には、上面にアシストゲートＡＧが形成された凸部１２０Ａと、この凸部１２０Ａ間には、凸部１２０Ｂが形成されている。そして、この凸部１２０Ｂには、不純物拡散層ＳＲが形成されており、凸部１２０Ｂの上面上には、突出部ＳＲａが形成されている。このように、突出部ＳＲａは、コントロールゲートＣＧ下のみならず、コントロールゲートＣＧ間においても形成されており、断線することなく、延在している。
【００５５】
なお、コントロールゲートＣＧ間に位置する突出部ＳＲａの高さおよび幅は、コントロールゲートＣＧ下に位置する突出部ＳＲａよりも、大きく形成してもよい。コントロールゲートＣＧ下に位置する領域においては、コントロールゲートＣＧおよびフローティングゲートＦＧのいずれも形成されていないため、不純物拡散層ＳＲとフローティングゲートＦＧ等とが電気的に接続されることがないためである。その一方で、コントロールゲートＣＧ間に位置する突出部ＳＲａの大きさを、コントロールゲートＣＧ下に位置する突出部ＳＲａより大きくすることにより、不純物拡散層ＳＲの抵抗を低減することができる。
【００５６】
上記のように構成された不揮発性半導体記憶装置１０の書込み動作、読出し動作、消去動作について説明する。図７は、不揮発性半導体記憶装置１０の書込み動作を示す断面図である。図７に示すように、選択されたメモリセルＭＣ１、ＭＣ２のフローティングゲートＦＧにデータを書き込む場合には、選択されたメモリセルＭＣ１、ＭＣ２が接続されたコントロールゲートＣＧに、たとえば、１６Ｖ程度の電圧を印加する。そして、図１において、他の非選択のコントロールゲートＣＧには、たとえば、−１Ｖ程度の電圧が印加される。選択されたメモリセルＭＣ１については、ソースとして機能する不純物拡散層ＳＧＣにたとえば、０Ｖ程度の電圧を印加して、そして、ドレインとして機能する不純物拡散層ＳＲＤには、たとえば、４．５Ｖ程度の電圧を印加する。そして、ソースとして機能する不純物拡散層ＳＲＣと、ドレインとして機能する不純物拡散層ＳＲＤとの間に位置する半導体基板１００の主表面上に形成されたアシストゲートＡＧｄには、たとえば、０〜１Ｖ程度の電圧が印加され、アシストゲートＡＧｄ下に位置する半導体基板１００の主表面に反転層５０を形成する。
【００５７】
また、選択されたメモリセルＭＣ２については、ソースとして機能する不純物拡散層ＳＲＡに、たとえば、０Ｖ程度の電圧が印加され、また、ドレインとして機能する不純物拡散層ＳＲＢには、たとえば、４．５Ｖ程度の電圧が印加される。そして、ソースとして機能する不純物拡散層ＳＲＡと、ドレインとして機能する不純物拡散層ＳＲＢとの間に位置する半導体基板１００の主表面上に形成されたアシストゲートＡＧｂには、たとえば、０〜１Ｖ程度の電圧を印加して、アシストゲートＡＧｂ下に位置する半導体基板１００の主表面に反転層５０を形成する。
【００５８】
さらに、選択されたメモリセルＭＣ１と、メモリセルＭＣ２との間に位置する半導体基板１００の主表面上に形成されたアシストゲートＡＧｃには、たとえば、−１Ｖ程度の電圧が印加される。また、選択されたメモリセルＭＣ１、ＭＣ２と、他のメモリセルとの間に位置する半導体基板１００の主表面上に形成されたアシストゲートＡＧａ、ＡＧｅには、たとえば、−１Ｖ程度の電圧が印加される。
【００５９】
このように、アシストゲートＡＧａ、ＡＧｃ、ＡＧｅ下に位置する半導体基板１００の主表面に反転層が形成されることを抑制して、不純物拡散層ＳＲＡと、不純物拡散層ＳＲＡに対して、不純物拡散層ＳＲＢと反対側に位置する半導体基板１００の主表面に形成された不純物拡散層との間と、不純物拡散層ＳＲＢと、不純物拡散層ＳＲＣとの間と、不純物拡散層ＳＲＤと不純物拡散層ＳＲＥとの間でリーク電流が生じることを抑制している。このように、本実施の形態１に係る不揮発性半導体記憶装置１０は、１つのコントロールゲートＣＧ下に位置する複数のメモリセルを選択して書込み動作を行なうことができる。そして、選択されたメモリセルＭＣ１、ＭＣ２間と、選択されたメモリセルＭＣ１、ＭＣ２と非選択のメモリセルとの間のアイソレーションが図られている。
【００６０】
そして、アシストゲートＡＧｂ、ＡＧｄ下に位置する半導体基板１００の主表面に形成された反転層５０は、データの書込みの際に、ホットエレクトロンを効率的に生成し、選択されたメモリセルＭＣ１、ＭＣ２のフローティングゲートＦＧ１、ＦＧ２に低いチャネル電流で高速にデータを書き込むことを補助するものである。すなわち、データ書込み動作に際して、半導体基板１００のうち、アシストゲートＡＧｄ下の領域と、フローティングゲートＦＧ２下に位置する領域との間および、アシストゲートＡＧｂ下の領域と、フローティングゲートＦＧ１下の領域との間で大きなポテンシャルドロップを生じさせて、チャネル横方向の電界を増大させ、効率的にホットエレクトロンを生成することができる。これにより、低いチャネル電流で高速書込みを行なうことができる。
【００６１】
また、フローティングゲートＦＧ１，ＦＧ２は、多値のデータを記憶することができる。これは、フローティングゲートＦＧ１、ＦＧ２への書込み時間を変えることで、フローティングゲートＦＧ１、ＦＧ２内に蓄積される電荷量を変化させることにより行なうことができる。このため、モリセルトランジスタは、何種類かのしきい値電圧を有し、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。これにより、図１に示すメモリセル領域ＲＭＣの縮小化を図ることができる。
【００６２】
なお、図１に示す非選択のコントロールゲートＣＧには、たとえば、−１Ｖ程度の負の電圧が印加されているため、非選択のコントロールゲートＣＧ下の領域において、図７に示す反転層５０と、不純物拡散層ＳＲＤおよび不純物拡散層ＳＲＣとの間にリーク電流が生じることを防止することができる。
【００６３】
図８は、読出し動作における不揮発性半導体記憶装置１０の断面図である。この図８に示されるように、選択されたメモリセルＭＣ３のフローティングゲートＦＧ内のデータを読み出すには、不純物拡散層ＳＲＤには、０Ｖ程度の電圧が印加される。また、アシストゲートＡＧｄには、４．５Ｖ程度の電圧が印加され、アシストゲートＡＧｄ下の半導体基板１００の主表面側には、反転層５０が形成される。そして、形成された反転層５０には、１Ｖ程度の電圧が印加される。さらに、選択されたフローティングゲートＦＧ上に形成されたコントロールゲートＣＧには、２Ｖ〜５Ｖ程度の電圧が印加される。ここで、選択されたフローティングゲートＦＧ内に蓄積された電荷量により、選択されたメモリセルＭＣ３のしきい値電圧が変化する。このため、不純物拡散層ＳＲＤと反転層５０との間を流れる電流の状況でフローティングゲートＦＧ内のデータを判断することができる。なお、非選択のアシストゲートＡＧｃおよびＡＧｅには、たとえば、−１Ｖ程度の電圧を印加して、反転層が形成されないようにして、選択されたメモリセルＭＣ３と、非選択のメモリセルとのアイソレーションを行なう。また、非選択のコントロールゲートＣＧには、たとえば、−１Ｖ程度の負の電圧を印加する。
【００６４】
図９は、読出し動作における読出し電流の流れを示した回路図である。この図９において、選択されたメモリセルＭＣ３においては、反転層５０から不純物拡散層ＳＲＤに向けて読み出し電流が流れる。読出し電流は、電源供給部１２７から反転層５０内を通電する。そして、読出し電流は、２Ｖ〜５Ｖ程度の電圧が印加され、選択されたコントロールゲートＣＧ下において、対向配置された不純物拡散層ＳＲＤに向けて流れる。ここで、不純物拡散層ＳＲＤは、反転層５０より電気的な抵抗が低いものとされている。具体的には、反転層５０は、３〜４ＭΩ程度とされており、不純物拡散層ＳＲの抵抗は、７００ＫΩ以上８００ＫΩ以下程度とされている。
【００６５】
このように、不純物拡散層ＳＲの抵抗は低いため、不純物拡散層ＳＲのうち、図１に示すコンタクト部ＣＴ１，ＣＴ２側の電圧Ｖｓ１と、選択されたメモリセルＭＣ３における電圧Ｖｓ２との差は小さく抑えられている。すなわち、図１において、不純物拡散層ＳＲ内の電圧は、コンタクト部ＣＴ１、ＣＴ２側の端部から他方の端部にわたって、略均一に分布する。このため、いずれのメモリセルＭＣが選択されたとしても、選択されたメモリセルＭＣのソースの電圧にばらつきが生じ難くなっている。
【００６６】
ここで、選択されたメモリセルに流れる読み出し電流ＩＤは、以下に示す式により表される。
【００６７】
ＩＤ＝α×〔（ＶＧＳ−Ｖｔｈ）×ＶＤＳ−ＶＤＳ２／２〕・・・（１）（但し、ＩＤ：選択されたメモリセルに流れる読み出し電流。α：定数。ＶＧＳ：ゲート電極として機能するコントロールゲートに印加された電圧ＶＧと、ソースとして機能する不純物拡散層に印加される電圧ＶＳ２との電圧差。Ｖｔｈ：選択されたメモリセルのしきい値電圧。ＶＤＳ：ソースとして機能する不純物拡散層に印加された電圧と、ドレインとして機能する反転層に印加された電圧との電圧差。）上記のように、いずれのメモリセルＭＣが選択されたとしても、ソースの電圧にばらつきが生じ難いため、いずれのメモリセルＭＣにおいても、ソースと、コントロールゲートＣＧとの間の電圧差にばらつきが生じ難くなっている。
【００６８】
したがって、上記式（１）において、各メモリセルＭＣについて、ＶＧＳにばらつきが生じ難くなっている。このため、いずれのメモリセルＭＣにおいても、読み出し電流ＩＤが近似することとなり、各メモリセルＭＣのしきい値電圧のＶｔｈばらつきを小さく抑制することができる。
【００６９】
また、反転層５０は、熱拡散などの問題がないため、反転層５０の幅を小さく抑えることができ、図１に示すメモリセル領域ＲＭＣの面積を小さくすることができる。
【００７０】
図１０は、不揮発性半導体記憶装置１０の消去動作を示す断面図である。この図１０に示されるように、データ消去時は、選択されたコントロールゲートＣＧにたとえば、−１７Ｖ程度の負電圧を印加すると共に、半導体基板１００および不純物拡散層ＳＲＣ〜ＳＲＦには、０Ｖを印加する。これにより、フローティングゲートＦＧ内に蓄積された電荷を絶縁膜１０６を介して、半導体基板１００に放出し、複数のフローティングゲートＦＧ内のデータを一括消去する。
【００７１】
次に、本実施の形態１に係る不揮発性半導体記憶装置１０の製造方法について説明する。図１１は、不揮発性半導体記憶装置１０の製造工程の第１工程を示す平面図である。この図１１において、半導体基板１００は、たとえば、Ｐ型のシリコン（Ｓｉ）単結晶からなり、この半導体基板１００の主表面上に、溝型の分離領域１３１を形成すると共に、活性領域１３０を形成する。これにより、活性領域１３０として、メモリセル領域ＲＭＣの中央部に位置する半導体基板１００の主表面に形成された活性領域１３５と、帯状の活性領域１３２、１３３ａ，１３３ｂとが形成される。そして、半導体基板１００の主表面上に、酸化シリコン等から形成される絶縁膜１０１を、たとえば５ｎｍ程度の厚さとなるように、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。
【００７２】
そして、通常のイオン注入法等により、半導体基板１００のメモリセル領域ＲＭＣとなる領域に、たとえば、リン（Ｐ）を選択的に導入することで、ｎ型の埋込領域を形成した後、通常のイオン注入法等により、半導体基板１００のメモリセル領域ＲＭＣおよび周辺回路領域ＲｔｒＡ，ＲＴｒＢとなる領域に、たとえば、ホウ素（Ｂ）を選択的に導入することで、Ｐ型のウエル領域を形成する。
【００７３】
図１２、図１３は、不揮発性半導体記憶装置１０の製造工程の第２工程を示す平面図である。図１２および図１に示されるように、半導体基板１００の主表面上に、レジスト膜１３５ａを形成する。このレジスト膜１３５ａは、半導体基板１００の主表面のうち、領域１２８ａと、領域１２９ａとが外方に露出するように形成されている。なお、領域１２８ａは、半導体基板１００の主表面のうち、活性領域１３３ｂに形成されるコンタクト部ＣＴ２と活性領域１３５の周辺回路領域ＲＴｒＡ側の側辺近傍との間に位置する領域であり、領域１２９ａは、幅広部１３２Ａよりメモリセル領域ＲＭＣ側の位置から活性領域１３５の周辺回路ＲＴｒＢ側の側辺近傍までの間の位置する領域である。そして、この領域１２８ａ、１２９ａに位置する半導体基板１００の主表面にｎ-型の不純物が注入される。
【００７４】
そして、図１３に示されるように、半導体基板１００の主表面上に、絶縁膜１０１を介して、多結晶シリコン等からなる周辺ゲートＳＴを形成する。その後、半導体基板１００の主表面上に、レジスト膜１３５ｂを形成する。この際、図１と図１３において、半導体基板１００のうち、周辺ゲートＳＴから活性領域１３３ａの端部までの間に位置する領域１２８ｂと、周辺ゲートＳＴから図１に示す配線ＡＧＬの周辺回路領域ＲＴｒＡ側の側辺近傍までの領域１２８ｃと、活性領域１３２の端部から図１に示す配線ＡＧＬの周辺回路領域ＲＴｒＢ側の側辺近傍に位置する領域１２９ｂとが、外方に露出している。
【００７５】
そして、露出した半導体基板１００の主表面に、ｎ-型の不純物を注入する。このよう
にして、半導体基板１００の主表面上に、不純物領域１２８、１２９が形成される。
【００７６】
図１４は、図１３におけるＸＩＶ−ＸＩＶ線における断面図であり、この図１４および図１３に示すように、ｎ-型の不純物領域１２９が活性領域１３２の主表面に形成される。そして、不純物領域１２９は、図１において、活性領域１３２内のうち、少なくとも、コンタクト部ＣＴ３が形成される領域から、アシストゲートＡＧが形成される領域にわたって形成される。また、図１５は、図１３のＸＶ−ＸＶ線における断面図であり、この図１４および図１３に示すように、不純物領域１２８は、活性領域１３２内のうち、図１に示すコンタクト部ＣＴ２が形成される領域から、不純物拡散層ＳＲが形成される領域にわたって形成される。
【００７７】
図１６は、不揮発性半導体記憶装置１０の製造工程うち、アシストゲートを形成する第３工程を示す断面図である。この図１６に示されるように、絶縁膜１０１の上面上に、たとえば、低抵抗な多結晶シリコンからなる導電膜を、たとえば、５０ｎｍ〜７０ｎｍ程度の厚さとなるように、ＣＶＤ（Chemical Vapor Deposition）法等により堆積する。そして、この導電膜の上面上に、たとえば、酸化シリコン等からなる絶縁膜１０３を、たとえば、１５０ｎｍ程度の厚さとなるように、堆積する。続いて、この絶縁膜１０３の上面上に窒化シリコンからなる絶縁膜１０４を、たとえば、７０ｎｍ〜８０ｎｍ程度の厚さとなるように堆積する。そして、この絶縁膜１０４の上面上にレジストパターンを形成し、絶縁膜１０４と、絶縁膜１０３と、導電膜にパターニングを施し、アシストゲートＡＧを形成する。なお、アシストゲートＡＧの上面上には、絶縁膜１０３が残留し、この絶縁膜１０３の上面上には、絶縁膜１０４が残留する。
【００７８】
図１７は、不揮発性半導体記憶装置１０の製造工程の第４工程を示す断面図である。この図１７において、アシストゲートＡＧと、絶縁膜１０３と、絶縁膜１０４を覆うように、たとえば、シリコン酸化膜から形成された絶縁膜１０５を堆積する。そして、絶縁膜１０５にドライエッチングを施して、アシストゲートＡＧ、絶縁膜１０３および絶縁膜１０４の側面上にサイドウォール状の絶縁膜１０５を形成する。
【００７９】
このようなサイドウォール状の絶縁膜１０５を形成する際には、形成されたサイドウォール状の絶縁膜１０５間に位置する絶縁膜１０１も同時にエッチングして、サイドウォール状の絶縁膜１０５間に位置する半導体基板１００の主表面を露出する。
【００８０】
図１８は、不揮発性半導体記憶装置１０の製造工程の第５工程を示す断面図である。この図１８に示されるように、サイドウォール状の絶縁膜１０５にウエットエッチングを施して、半導体基板１００の主表面と平行な方向の幅ａ１０が狭められたサイドウォール状の絶縁膜１０５を形成する。このウエットエッチングが施された絶縁膜１０５の幅ａ１０は、たとえば、２０ｎｍ〜３０ｎｍ程度とされている。この際、絶縁膜１０５下に位置していた絶縁膜１０１もウエットエッチングにより除去する。これにより、絶縁膜１０５下に位置していた半導体基板１００の主表面の一部である領域１２２が露出する。
【００８１】
ここで、この露出した領域１２２が位置する半導体基板１００の主表面は、上記第４工程においてドライエッチングを施す際には、絶縁膜１０５下に位置しており、エッチングダメージを受けないものとなっている。そして、ウエットエッチングにより、領域１２２が位置する半導体基板１００の主表面を露出することとしているので、この領域１２２が位置する半導体基板１００の主表面は、ドライエッチングによるダメージを受けることがない。このため、領域１２２における半導体基板１００の主表面には、凹部等が形成され難く、平坦面とされている。また、領域１２２における半導体基板１００の主表面では、界面の結晶方位が、１−０−０と略均一となっており、界面準位密度が低くなっている。このように、エッチングダメージを受けていない領域１２２は、絶縁膜１０５に対して、アシストゲートＡＧと反対側の主表面上に位置している。この領域１２２は、半導体基板１００の主表面と平行な方向の幅ａ１２は、たとえば、５０ｎｍ〜８０ｎｍ程度とされている。
【００８２】
絶縁膜１０５は、図５に示すフローティングゲートＦＧとアシストゲートＡＧとの間の絶縁性を確保するものであるが、その幅ａ３は、図１８に示すように、絶縁膜１０５に施すエッチング量を調整することにより、適宜調整することができる。
【００８３】
図１９は、不揮発性半導体記憶装置１０の製造工程の第６工程を示す断面図である。この図１９に示すように、まず、サイドウォール状の絶縁膜１０５間に位置する半導体基板１００の主表面上に、たとえばＩＳＳＧ酸化法等の熱酸化法により、絶縁膜１０６を形成する。この絶縁膜１０６の厚さは、たとえば、１０ｎｍ程度とされ、アシストゲートＡＧ下に形成された絶縁膜１０１より厚く形成される。ここで、領域１２２が位置する半導体基板１００の主表面上に絶縁膜１０６が成長する際に、主表面が平坦面であるため、絶縁膜１０６の厚さが均一となるように成長する。このため、領域１２２の主表面上に位置する絶縁膜１０６の膜厚は略均一となり、また、所望の膜厚に設定しやすいものとなっている。
【００８４】
続いて、この絶縁膜１０６の上面上と、サイドウォール状の絶縁膜１０５の側面上と、絶縁膜１０４の上面上および側面上を覆うように、たとえば、低抵抗な多結晶シリコンからなる導電膜１０７ＡをＣＶＤ法等により堆積する。ここで、絶縁膜１０６の上面上に堆積された導電膜１０７Ａは、半導体基板１００の主表面に対して垂直な方向の厚さが、２０ｎｍ以上４０ｎｍ以下となるように形成する。このように、導電膜１０７Ａを薄膜状に形成すると、導電膜１０７Ａは、絶縁膜１０５の側面上において、半導体基板１００の主表面側から、絶縁膜１０５の上端部側にわたって、半導体基板１００の主表面に対して平行な方向の幅が略均一に形成される。
【００８５】
図２０は、不揮発性半導体記憶装置１０の製造工程の第７工程を示す断面図である。この図２０に示すように、図１９に示す導電膜１０７Ａにエッチングを施して、サイドウォール状の導電膜１０７Ｂを形成する。ここで、サイドウォール状の導電膜１０７Ｂの半導体基板１００の主表面と平行な方向の幅ａ１１は、上記第６工程において、堆積された導電膜１０７Ａの膜厚により設定される。そして、このサイドウォール状の導電膜１０７Ｂの幅ａ１１が、図５に示すフローティングゲートＦＧの幅ａ４となる。すなわち、フローティングゲートＦＧの幅ａ４は、上記第６工程において、堆積された導電膜１０７Ａの膜厚により、決定されている。このため、上記第６工程において、堆積する導電膜１０７Ａの膜厚を調整することにより、形成されるフローティングゲートＦＧの幅ａ４を調整することができる。すなわち、導電膜１０７Ａの膜厚を薄く形成することにより、フローティングゲートＦＧの微細化を図ることができ、図１に示すメモリセル領域ＲＭＣの縮小化を図ることができる。
【００８６】
図２０において、サイドウォール状の導電膜１０７Ｂは、絶縁膜１０６を介して、半導体基板１００の主表面上に形成される。また、導電膜１０７Ｂは、サイドウォール状の絶縁膜１０５の側面上および上端部上を覆うように形成される。そして、サイドウォール状の導電膜１０７Ｂの上端部同士が、互いに近接している。このサイドウォール状の導電膜１０７Ｂの半導体基板１００と平行な方向の幅ａ１１は、たとえば、３５ｎｍ程度とされている。
【００８７】
図２１は、不揮発性半導体記憶装置１０の製造工程の第８工程を示す断面図である。この図２１に示されるように、サイドウォール状の導電膜１０７Ｂの上面および、導電膜１０７Ｂ間に位置する絶縁膜１０６上を覆うように、酸化シリコン等からなる絶縁膜（保護膜）１０８をＣＶＤ法により堆積する。
【００８８】
図２２は、不揮発性半導体記憶装置１０の製造工程の第９工程を示す断面図である。この図２２に示されるように、絶縁膜１０８にドライエッチングを施して、導電膜１０７Ｂの側面上にサイドウォール状の絶縁膜１０８を残す。
【００８９】
このドライエッチングを施す際には、サイドウォール状の絶縁膜１０８間に位置する領域に形成された絶縁膜１０６も除去して、サイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面を露出する。
【００９０】
そして、サイドウォール状の絶縁膜１０８間から露出する半導体基板１００の主表面を選択エピタキシャル成長させて、半導体基板１００からたとえば、３０ｎｍ以下程度突する突出部１００ａを形成する。このように、選択エピタキシャル成長法により、突出部１００ａを形成した場合には、突出部１００ａが半導体基板１００と一体化している。
【００９１】
なお、選択エピタキシャル法により、突出部１００ａを形成することとしているため、サイドウォール状の絶縁膜１０８間に位置する狭い領域であっても、良好に突出部１００ａを形成することができる。
【００９２】
図２３は、不揮発性半導体記憶装置１０の製造工程の第１０工程を示す断面図である。この図２３に示すように、図２２に示される突出部１００ａから、たとえば、ヒ素（Ａｓ）を２０ＫｅＶ，１０Ｅ１４（ｃｍ−２）の条件の下注入すると共に、ホウ素（Ｂ）を３０ＫｅＶ，１．０Ｅ１３（ｃｍ−２）の条件の下注入する。そして、導入された不純物を熱拡散させて、不純物拡散層ＳＲを形成する。
【００９３】
半導体基板１００内に導入された不純物を熱拡散させる際には、突出部１００ａ内にも不純物が拡散するために、不純物が半導体基板１００内で拡散する領域が抑えられる。このため、不純物拡散層ＳＲのうち、半導体基板１００内に位置する部分の半導体基板１００の主表面と平行な方向の幅を、たとえば、３０ｎｍ以上５０ｎｍ以下程度とすることができる。このようにして、不純物を突出部１００ａ上から注入することにより、不純物が導入された突出部ＳＲａと、この突出部ＳＲａ下に位置する半導体基板１００内に位置する不純物拡散層ＳＲｂと、不純物拡散層ＳＲｂの周囲を覆うように形成されたポケット層ＳＲ１とを備える不純物拡散層ＳＲが形成される。
【００９４】
ここで、不純物拡散層ＳＲを形成する際には、絶縁膜１０８により不純物が注入される範囲が規定される。そして、不純物拡散層ＳＲ２に用いられる不純物は、ポケット層ＳＲ１に用いられる不純物より熱拡散係数が低く、結果として、不純物拡散層ＳＲ２を覆うように、ポケット層ＳＲ１が形成される。このため、異なる不純物型を持つ、不純物拡散層ＳＲ２と、ポケット層ＳＲ１との境界が半導体基板１００のうち、導電膜１０７Ｂ下にまで達することが抑制されている。
【００９５】
図２４は、不揮発性半導体記憶装置１０の製造工程の第１１工程を示す断面図である。この図２４に示されるように、絶縁膜１０６をウエットエッチングにより除去する。この結果、導電膜１０７Ｂ間に位置する半導体基板１００の主表面は露出される。
【００９６】
図２５は、不揮発性半導体記憶装置１０の製造工程の第１２工程を示す断面図である。この図２５に示されるように、たとえば、酸化シリコンからなる絶縁膜１１１をＣＶＤ法により半導体基板１００上に堆積する。
【００９７】
図２６は、不揮発性半導体記憶装置１０の製造工程の第１３工程を示す断面図であり、図２７は第１４工程を示す断面図である。図２６に示すように、絶縁膜１０４をストッパとして、絶縁膜１１１に化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理
を施して、絶縁膜１１１の表面を平坦化する。これにより、サイドウォール状の導電膜１０７Ｂ間に絶縁膜１１１が残る。そして、図２７に示すように、絶縁膜１１１にウエットエッチングを施して、絶縁膜１１１の上面をアシストゲートＡＧの上面の近傍に位置させる。これにより、絶縁膜１１１より上方に位置するサイドウォール状の導電膜１０７Ｂの表面が外方に露出する。この際、サイドウォール状の絶縁膜１０５の表面は、導電膜１０７Ｂにより覆われているので、絶縁膜１０５に膜減りが生じることが防止されている。さらに、絶縁膜１０３の上面上には、シリコン窒化膜からなる絶縁膜１０４が形成されているので、絶縁膜１０３の上面がエッチングされることが防止されている。
【００９８】
図２８は、不揮発性半導体記憶装置１０の製造工程の第１５工程に示す断面図である。この図２８において、図２７に示す導電膜１０７Ｂと、絶縁膜１０５と、絶縁膜１０４の上端部にドライエッチングを施す。これにより、図２７において、絶縁膜１０４を介して、互いに近接するように形成された導電膜１０７Ｂの上端部が除去される。また、絶縁膜１０４も除去され、絶縁膜１０５および絶縁膜１０３の上面上が外方に露出する。そして、図２８に示すように、上端部が離間したサイドウォール状の導電膜１０７Ｂが、アシストゲートＡＧの両側面側に形成される。このように、サイドウォール状の導電膜１０７Ｂの上端部を離間させることにより、図８において、アシストゲートＡＧを介して対向配置されたフローティングゲートＦＧ間の容量を低減することができる。
【００９９】
このため、選択されたメモリセルのフローティングゲートＦＧに対して、アシストゲートＡＧを介して対向配置されたフローティングゲートＦＧ内に蓄積された電荷量が変動しても、選択されたメモリセルのしきい値電圧が変動することを抑制することができ、精度よく、選択されたメモリセル内の情報を読み出すことができる。
【０１００】
この第１５工程においては、絶縁膜１１１は、突出部ＳＲａを覆うように形成され、導電膜１０７Ｂと突出部ＳＲａとの間にも絶縁膜１１１が充填されている。このため、図５において、フローティングゲートＦＧと、不純物拡散層ＳＲとの間の絶縁性が確保されている。また、この絶縁膜１１１の上面は、突出部ＳＲａの上端面より、たとえば、４０ｎｍ程度上方に位置している。この絶縁膜１１１をエッチングすることにより、絶縁膜１１１より上方に位置する導電膜１０７Ｂは、外方に露出する。
【０１０１】
図２９は、不揮発性半導体記憶装置１０の製造工程の第１６工程を示す断面図である。この図２９に示すように、サイドウォール状の導電膜１０７Ｂの側面上および上端部と、絶縁膜１０５と、絶縁膜１０３と、絶縁膜１１１との上面上とを覆うように、たとえば、酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層して、いわゆるＯＮＯ膜からなる絶縁膜１１２を形成する。絶縁膜１１２の上下の酸化シリコンは、たとえば、ＩＳＳＧ酸化法等のような熱酸化法で形成する。
【０１０２】
上記第９工程から第１６工程において、不純物拡散層ＳＲ、不純物拡散層ＳＲとフローティングゲートＦＧとを絶縁する絶縁膜１１１と、ＯＮＯ膜である絶縁膜１１２を形成されるが、上記製造工程に限られるものではなく、他の製造方法によっても、不純物拡散層ＳＲ等を形成することとしてもよい。
【０１０３】
たとえば、図３０から図３２は、不純物拡散層ＳＲの他の製造方法を示す断面図であり、図３０は、上記図２１の第８工程後の第９工程を示す断面図である。この図３０に示されるように、図２１に示す絶縁膜１０８にドライエッチングして、サイドウォール状の絶縁膜１０８すると共に、このサイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面を露出する。そして、露出した半導体基板１００の主表面に、たとえば、ヒ素（Ａｓ）を１０ＫｅＶ、５．０Ｅ１３（ｃｍ−２）の条件の下導入すると共に、ホウ素（Ｂ）を１５ＫｅＶ、７．０Ｅ１２（ｃｍ−２）の条件の下導入する。このように、ポケット層ＳＲ１および不純物拡散層ＳＲｂとを形成する際に、半導体基板１００内に導入される不純物量は、一度の不純物の導入により不純物拡散層ＳＲを形成する場合に導入される不純物濃度よりも小さく抑えられている。
【０１０４】
そして、導入された不純物を熱拡散させて、予め、半導体基板１００の主表面に、ポケット層ＳＲ１と、不純物拡散層ＳＲｂとを形成する。ここで、半導体基板１００内に導入された不純物濃度は、低く抑えられているため、導入された不純物が拡散する領域を小さく抑えることができる。このため、形成される不純物拡散層ＳＲの半導体基板１００の主表面と平行な方向の幅を小さくすることができる。
【０１０５】
図３１は、図３０に示された工程後における不揮発性半導体記憶装置１０の製造工程の第１０工程を示す断面図であり、図３２は、図３１に示された工程後における、不揮発性半導体記憶装置１０の製造工程の第１１工程を示す断面図である。図３１に示されるように、絶縁膜１０８間に位置する半導体基板１００の主表面を選択エピタキシャル成長させて、突出部を形成する。その後、この突出部にたとえば、ヒ素（Ａｓ）を、１０ＫｅＶ、１．０Ｅ１４（ｃｍ−２）の条件の下導入し、導入された不純物に熱拡散を施して、突出部ＳＲａを形成する。
【０１０６】
このように、突出部ＳＲａを形成する際には、既に、ポケット層ＳＲ１および不純物拡散層ＳＲｂが形成されているため、この第１０工程において、導入される不純物の濃度を小さく抑えることができる。
【０１０７】
この変形例の製造方法によれば、ポケット層および不純物拡散層ＳＲ１を形成する際に導入される不純物の濃度および突出部ＳＲａを形成する際に導入される不純物の濃度を小さく抑えることができるので、半導体基板１００に与えるダメージを低減することができる。このように、半導体基板１００に与えられるダメージを低減することにより、形成される不純物拡散層ＳＲの電気的抵抗が高くなることを抑制することができ、良好に各動作を行なうことができる。すなわち、複数の段階に分けて不純物の導入を行なうことにより、形成される不純物拡散層ＳＲの半導体基板１００と平行な方向の幅を小さくすることができると共に、不純物拡散層ＳＲの抵抗低減を図ることができる。そして、図３２に示されるように、サイドウォール状の絶縁膜１０８を除去する。
【０１０８】
図３３および図３４は、不純物拡散層ＳＲのさらに他の製造方法を示した断面図である。図３３は、上記図２１に示される第８工程後における不揮発性半導体記憶装置１０の製造工程の第９工程を示す断面図である。この図３３に示されるように、図２１に示す絶縁膜１０８をエッチングして、導電膜１０７Ｂの側面上にサイドウォール状の絶縁膜１０８を形成すると共に、このサイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面を露出させる。
【０１０９】
そして、この露出した半導体基板１００の主表面から、たとえば、ヒ素（Ａｓ）を１０ＫｅＶ、５．０Ｅ１３（ｃｍ−２）の条件の下導入すると共に、ホウ素（Ｂ）を１５ＫｅＶ、７．０Ｅ１２（ｃｍ−２）の条件の下導入する。しかる後に、導入された不純物を熱拡散させて、ポケット層ＳＲ１と、不純物拡散層ＳＲｂを、サイドウォール状の絶縁膜１０８間に形成する。
【０１１０】
このように、ポケット層ＳＲ１および不純物拡散層ＳＲｂを形成した後に、半導体基板１００の主表面上に、不純物を予め導入したポリシリコン膜等からなる導電膜Ｓａを、たとえば、ＣＶＤ法等により堆積する。
【０１１１】
図３４は、図３３に示された工程後における、不揮発性半導体記憶装置１０の製造工程の第１０工程を示す断面図である。この図３４に示されるように、堆積された導電膜Ｓａをエッチングして、サイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面から突出するように、導電膜Ｓａを残留させ、突出部ＳＲａを形成する。このようにして、不純物拡散層ＳＲを形成する。
【０１１２】
このように、突出部ＳＲａを、予め不純物が導入されたポリシリコン膜等を堆積して形成している。このため、この不純物拡散層ＳＲの製造方法によれば、ポケット層ＳＲ１および不純物拡散層ＳＲｂを形成する際のみ、不純物を半導体基板１００内に導入すればよく、不純物の導入により半導体基板１００に与えるダメージを低減することができる。
【０１１３】
また、上記他の不純物拡散層ＳＲの製造方法と同様に、一度の不純物の導入により不純物拡散層ＳＲを形成する場合よりも、導入する不純物濃度を低減することができるので、上記他の不純物拡散層ＳＲの製造方法と同様の作用・効果を得ることができる。
【０１１４】
なお、この不純物拡散層ＳＲの製造方法によれば、形成された突出部ＳＲａは、半導体基板１００とは別体に構成されている一方で、不純物拡散層ＳＲｂが位置する半導体基板１００と直接接触している。
【０１１５】
上記のように、不純物拡散層ＳＲを形成した後は、図５において、ＯＮＯ膜からなる絶縁膜１１２を形成し、この絶縁膜１１２の上面上に、たとえば、低抵抗な多結晶シリコンからなる導電膜を堆積し、この導電膜の上面上にたとえばタングステンシリサイド等のような高融点金属シリサイド膜からなる導電膜を堆積する。
【０１１６】
そして、絶縁膜１１２の上面上に積層された導電膜にパターニングを施して、図１に示すコントロールゲートＣＧを形成する。この際、絶縁膜１１２をエッチングストッパーとして機能させる。
【０１１７】
そして、図６に示すように、形成されたコントロールゲートＣＧ間に位置する絶縁膜１１２にエッチングを施して、図２９等に示されるサイドウォール状の導電膜１０７Ｂにエッチングを施して、図１等に示されるフローティングゲートＦＧを形成する。この際、除去されたサイドウォール状の導電膜１０７Ｂ下に位置する絶縁膜１０６およびこの絶縁膜１０６下の半導体基板１００の主表面上にドライエッチングを施して、凹部１２１を形成する。このようにして、本実施の形態１に係る不揮発性半導体記憶装置１０が製造される。
【０１１８】
（実施の形態２）
図３５から図３９を用いて、本実施の形態２に係る不揮発性半導体記憶装置２０について説明する。なお、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の構成については、同一の符号を付して、その説明を省略する。図３５は、本実施の形態２に係る不揮発性半導体記憶装置２０の断面図である。この図３５に示されるように、不純物拡散層ＳＲの突出部ＳＲａの上面上には、たとえば、シリコン酸化膜等の絶縁膜１１１が形成されている。そして、突出部ＳＲａの両側面上には、たとえば、酸化シリコン膜等からなる、絶縁膜１０８が形成されている。
【０１１９】
絶縁膜１０８は、半導体基板１００の主表面から半導体基板１００の主表面に対して垂直な方向に、たとえば、６０ｎｍ程度とされている。この絶縁膜１０８は、突出部ＳＲａと、フローティングゲートＦＧとの間に形成されており、フローティングゲートＦＧと、突出部ＳＲａとの間の絶縁性が確保されている。そして、絶縁膜１１１は、突出部ＳＲａの上面上から半導体基板１００の主表面に対して垂直な方向にたとえば、４０ｎｍ程度とされている。この絶縁膜１１１により、突出部ＳＲａとコントロールゲートＣＧとの間の絶縁性が確保されている。この絶縁膜１０８の上面と、絶縁膜１１１の上面とは一致している。
【０１２０】
図３６は、コントロールゲートＣＧ間における不揮発性半導体記憶装置２０の断面図である。この図３６に示されるように、半導体基板１００の主表面上に形成された凸部２２０Ａの上面上においても、突出部ＳＲａの上面上に絶縁膜１１１が形成され、この凸部ＳＲａの側面上には、絶縁膜１０８が形成されている。
【０１２１】
このように、不揮発性半導体記憶装置２０においても、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に、不純物拡散層ＳＲに、半導体基板１００の主表面より上方に突出する突出部ＳＲａが形成されている。
【０１２２】
このため、不純物拡散層ＳＲのうち、半導体基板１００内に位置する部分の領域を小さくすることができ、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に、不揮発性半導体記憶装置２０の微細化を図ることができる等の作用・効果を得ることができる。なお、上記構成以外の構成は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に構成されている。
【０１２３】
上記のように構成された不揮発性半導体記憶装置２０の製造方法について、図３７から図３９を用いて説明する。図３７は、上記図２１に示される不揮発性半導体記憶装置１０の製造工程の第８工程後における製造工程であり、不揮発性半導体記憶装置２０の製造工程の第９工程を示す断面図である。また、図３８は、不揮発性半導体記憶装置２０の製造工程の第１０工程を示す断面図である。
【０１２４】
この図３７に示されるように、図２１に示す絶縁膜１０８をドライエッチングして、導電膜１０７Ｂ上に延びるサイドウォール状の絶縁膜１０８を形成する。そして、このサイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面上に形成された絶縁膜１０６にドライエッチングを施して、サイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面を露出させる。そして、この露出した半導体基板１００の主表面を選択エピタキシャル成長させて、突出部１００ａを形成する。
【０１２５】
そして、この突出部１００ａの上面から不純物を導入して、上記実施の形態１と同様に、ヒ素（Ａｓ）およびホウ素（Ｂ）を導入して、不純物拡散層ＳＲを形成する。
【０１２６】
そして、サイドウォール状の絶縁膜１０８を残留させた状態で、酸化シリコン等からなる絶縁膜１１１を堆積させる。このため、突出部ＳＲａの上面上に絶縁膜１１１が堆積され、突出部ＳＲａの側面には、絶縁膜１０８が形成されている。
【０１２７】
図３９は、図３８に示された工程後における不揮発性半導体記憶装置２０の製造工程の第１１工程を示す断面図である。この図３９に示されるように、絶縁膜１０８および絶縁膜１１１にエッチングを施して、導電膜１０７Ｂの側面を露出させる。そして、上記実施の形態１に係る不揮発性半導体記憶装置１０の製造方法と同様にして、不揮発性半導体記憶装置２０を製造する。
【０１２８】
このような不揮発性半導体記憶装置２０の製造方法によれば、フローティングゲートＦＧ下に位置する絶縁膜１０６は、上記第９工程において、ドライエッチングが施されるのみなので、半導体基板１００の主表面と平行な方向の幅が小さくなることが抑制されている。このため、フローティングゲートＦＧ下に絶縁膜１０６を良好に位置させることができる。なお、本実施の形態２においても、上記実施の形態１に係る不揮発性半導体記憶装置１０の製造方法と同様に、不純物拡散層ＳＲを形成する際に、複数の段階に分けて、不純物を導入することとしてもよい。
【０１２９】
（実施の形態３）
図４０から図４６を用いて、本実施の形態３に係る不揮発性半導体記憶装置３０について説明する。
【０１３０】
図４０は、本実施の形態３に係る不揮発性半導体記憶装置３０の断面図である。この図４０に示されるように、アシストゲートＡＧの上面上には、窒化シリコン膜等からなる絶縁膜１２４が形成されている。そして、アシストゲートＡＧの側面上には、絶縁膜１０５が形成されており、この絶縁膜１０５の上面は、絶縁膜１２４と略一致するように形成されている。
【０１３１】
そして、絶縁膜１０５の側面上には、サイドウォール状のフローティングゲートＦＧが形成されている。このフローティングゲートＦＧの上端部は、絶縁膜１０５および絶縁膜１２４の上面より上方に位置している。このように、フローティングゲートＦＧは、絶縁膜１０５および絶縁膜１２４の上面より上方に突出する突出部１０５ａを備えている。
【０１３２】
そして、コントロールゲートＣＧは、フローティングゲートＦＧの表面を覆うように形成されている。これにより、突出部１０５ａは、コントロールゲートＣＧにより覆われると共に、コントロールゲートＣＧ内に入り込むように形成されている。
【０１３３】
このため、コントロールゲートＣＧと、フローティングゲートＦＧとの対向面積が広くなり、コントロールゲートＣＧと、フローティングゲートＦＧとの間のカップリング比を向上させることができる。
【０１３４】
図４１は、コントロールゲートＣＧ間における不揮発性半導体記憶装置３０の断面図である。この図４１に示されるように、凹部１２１により規定された凸部１２０Ａの上面上には、アシストゲートＡＧと、アシストゲートＡＧの側面上に形成された絶縁膜１０５とが形成されている。なお、上記構成以外の構成は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の構成とされている。
【０１３５】
このように、不揮発性半導体記憶装置３０においても、不純物拡散層ＳＲは、半導体基板１００の主表面から上方に突出する突出部ＳＲａが形成されているため、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に、不純物拡散層ＳＲの幅を小さくすることができ、不揮発性半導体記憶装置３０の微細化を図ることができる等の作用・効果を得ることができる。
【０１３６】
上記のように構成された不揮発性半導体記憶装置４０の製造方法について、図４２〜図４６を用いて説明する。図４２は、不揮発性半導体記憶装置４０の製造工程の第１工程を示す断面図である。この図４２に示すように、半導体基板１００の主表面上に絶縁膜１０１を形成する。そして、絶縁膜１０１の上面上に多結晶シリコンからなる導電膜１０２を堆積し、この導電膜１０２の上面上に窒化シリコン等からなる絶縁膜１２４を堆積する。さらに、この絶縁膜１２４の上面上に、酸化シリコン等からなる絶縁膜１０３を堆積し、この絶縁膜１０３の上面上に、窒化シリコン等からなる絶縁膜１０４を堆積する。そして、絶縁膜１０４、１０３、１２４および導電膜１０２にパターニングを施して、アシストゲートＡＧを形成する。
【０１３７】
図４３は、図４２に示した第１工程後の工程を示す断面図である。この図４３に示されるように、上記実施の形態１に係る不揮発性半導体記憶装置１０の製造方法と同様にして、サイドウォール状の導電膜１０７Ｂと、この導電膜１０７Ｂ上に絶縁膜１０８とを形成し、このサイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面を外方に露出させる。そして、この露出した半導体基板１００の主表面を選択エピタキシャル成長させて、半導体基板１００の主表面間に位置する半導体基板の主表面上に突出部を形成する。この突出部を形成した後に、上記実施の形態１に係る不揮発性半導体記憶装置１０の製造方法と同様に、ヒ素やホウ素を絶縁膜１０８間の半導体基板１００内に導入して、不純物拡散層ＳＲを形成する。なお、上記実施の形態１に係る不揮発性半導体記憶装置１０の製造方法と同様に、不純物拡散層ＳＲを製造する際に、複数の段階に分けて、不純物を導入することとしてもよい。
【０１３８】
図４４は、図４３に示された工程後における、不揮発性半導体記憶装置３０の製造工程を示す断面図であり、図４５は、上記図４４に示された工程後における、不揮発性半導体記憶装置３０の製造工程を示す断面図である。この図４４に示されるように、図４３に示す絶縁膜１０８をエッチングにより除去した後、半導体基板１００の主表面上に、絶縁膜１１１を堆積する。そして、図４５に示されるように、絶縁膜１１１に化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施して、絶縁膜１１１の表面を平坦化する。そして、絶縁膜１１１にウエットエッチングを施して、絶縁膜１１１の上面をアシストゲートＡＧの上面の近傍に位置させる。そして、導電膜１０７Ｂと、絶縁膜１０５と、絶縁膜１０４の上端部にドライエッチングを施す。これにより、絶縁膜１０４を介して、互いに近接するように形成された導電膜１０７Ｂの上端部が除去される。また、絶縁膜１０４も除去され、絶縁膜１０５および絶縁膜１０３の上面上が外方に露出する。
【０１３９】
図４６は、上記図４５に示された工程後における不揮発性半導体記憶装置３０の製造方法を示した断面図である。
【０１４０】
この図４６に示されるように、絶縁膜１２４をストッパとして、絶縁膜１０５および絶縁膜１０３にドライエッチングを施す。このため、フローティングゲートＦＧの上端部側が外方に露出して、突出部１０５ａが形成される。
【０１４１】
そして、上記実施の形態１に係る不揮発性半導体記憶装置１０の製造方法と同様に、コントロールゲートＣＧやフローティングゲートＦＧなどを形成して、図４０に示される不揮発性半導体記憶装置３０が形成される。
【０１４２】
（実施の形態４）
図４７から図５１を用いて、本実施の形態４に係る不揮発性半導体記憶装置４０およびその製造方法について、説明する。なお、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の構成については、同一の符号を付して、その説明を省略する。図４７は、本実施の形態４に係る不揮発性半導体記憶装置４０の断面図である。この図４０に示されるように、アシスゲートＡＧの側面上に形成された絶縁膜１０５は、アシストゲートＡＧと隣り合う半導体基板１００の主表面上およびアシストゲートＡＧの側面上に形成された絶縁膜１０５ａと、この絶縁膜１０５ａ上に形成され、絶縁膜１０５ａと材質の異なる絶縁膜１０５ｂとを備えている。絶縁膜１０５ａは、高温酸化膜（ＨＴＯ：high temperature oxide）からなり、絶縁膜１０５ｂは、この絶縁膜１０５ｂより、エッチング速度が速い、シリコン酸化膜等から構成されている。
【０１４３】
そして、フローティングゲートＦＧに対してアシストゲートＡＧと反対側に位置する半導体基板１００の主表面には、半導体基板１００の主表面から突出する突出部ＳＲａを有する不純物拡散層ＳＲが形成されている。
【０１４４】
このため、本実施の形態４に係る不揮発性半導体記憶装置４０においても、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に、不純物拡散層ＳＲの半導体基板１００の主表面と平行な方向の幅を小さくすることができ、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の作用・効果を得ることができる。なお、上記構成以外の構成は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に構成されている。
【０１４５】
図４８は、図１６に示す上記実施の形態１の第３工程に対応する工程であり、本実施の形態４に係る不揮発性半導体記憶装置４０の製造工程の第３工程を示す断面図である。この図４８に示されるように、絶縁膜１０４と、絶縁膜１０３と、導電膜と、絶縁膜１０１にパターニングを施して、半導体基板１００の主表面上にアシストゲートＡＧを形成する。そして、アシストゲートＡＧ間に位置する半導体基板１００の主表面は、外方に露出する。
【０１４６】
図４９は、不揮発性半導体記憶装置４０の第４工程を示す断面図であり、図５０は、第５工程を示す断面図である。図４９に示されるように、露出した半導体基板１００の主表面上およびアシストゲートＡＧ、絶縁膜１０３および絶縁膜１０４を覆うように、高温酸化膜からなる絶縁膜１０５ａを形成する。
【０１４７】
図５０において、絶縁膜１０５ａの上面上に絶縁膜１０５ｂを、たとえばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積した後、ドライエッチ
ングを施して、絶縁膜１０５ａと絶縁膜１０５ｂとからなる絶縁膜１０５をアシストゲートＡＧの側面上にサイドウォール状に形成する。
【０１４８】
図５１は、不揮発性半導体記憶装置４０の第６工程を示す断面図である。この図５１に示されるように、絶縁膜１０５にＨＦ等を用いて、ウエットエッチングを施して、絶縁膜１０５の半導体基板１００の主表面と平行な方向の幅を狭めて、絶縁膜１０５下に位置していた半導体基板１００の主表面の一部である領域１２２を露出させる。この際、高温酸化膜からなる絶縁膜１０５ａは、シリコン酸化膜より膜減りし難いため、半導体基板１００の主表面上に残留する絶縁膜１０５ａの半導体基板１００の主表面と平行な方向の幅を制御しやすい。そして、絶縁膜１０５ｂは、絶縁膜１０５ａに追従してエッチングされるため、絶縁膜１０５ａの幅も精度良く制御でき、絶縁膜１０５の形状を精度良く制御することができる。なお、上記工程以外の工程は、上記実施の形態１に係る不揮発性半導体記憶装置１０の製造工程と同様の工程を経ることにより、不揮発性半導体記憶装置４０が製造される。
【０１４９】
このように、絶縁膜１０５をアシストゲートＡＧと、フローティングゲートＦＧとの間に絶縁膜１０５を精度良く形成することができるため、アシストゲートＡＧとフローティングゲートＦＧとの間の耐圧性を確保することができる。
【０１５０】
（実施の形態５）
図５２および図５３を用いて、本実施の形態５に係る不揮発性半導体記憶装置６０について、説明する。図５２に示されるように、不純物拡散層ＳＲは、不純物拡散層ＳＲ２と、この不純物拡散層ＳＲ２を取り囲むように形成されたポケット層ＳＲ１とを備えている。
【０１５１】
不純物拡散層ＳＲ２は、半導体基板１００の主表面から突出する突出部ＳＲａと、この突出部ＳＲａの上面上に形成されたシリサイド膜等の金属を含む、たとえば、コバルトシリサイド膜等からなる導電膜ＳＲｃと、突出部ＳＲａ下に位置する半導体基板１００の主表面に形成された不純物拡散層ＳＲｂとを備えている。
【０１５２】
このように、不純物拡散層ＳＲは、突出部ＳＲａや不純物拡散層ＳＲｂよりも導電性のよい、導電膜ＳＲｃを備えているため、不純物拡散層ＳＲの抵抗を低減することができ、これに伴い、読出し動作等を良好に行なうことができる。
【０１５３】
なお、上記構成以外の構成は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に構成されているため、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の作用・効果を得ることができる。
【０１５４】
図５３は、本実施の形態５に係る不揮発性半導体記憶装置６０の不純物拡散層ＳＲを形成する工程である。この図５３に示されるように、サイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面に突出部を形成する。その後、不純物を導入して、サイドウォール状の絶縁膜１０８間に、突出部ＳＲａと、不純物拡散層ＳＲｂと、この不純物拡散層ＳＲｂを覆うように形成されたポケット層ＳＲ１とを形成する。
【０１５５】
そして、外方に露出する突出部ＳＲａの上面をシリサイド化して、導電膜ＳＲｃを形成し、不純物拡散層ＳＲをサイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面上に形成する。
【０１５６】
このように、導電膜ＳＲｃを形成することにより、ポケット層ＳＲ１、突出部ＳＲａ、および不純物拡散層ＳＲｂを形成するための不純物の濃度を低減しても、不純物拡散層ＳＲの抵抗が高くなりすぎることを抑制することができる。このように、半導体基板１００内に導入される不純物の濃度を低減することにより、不純物が拡散する領域を狭くすることができ、形成される不純物拡散層ＳＲの半導体基板１００の主表面と平行な方向の幅を小さくすることができる。
【０１５７】
以上、たとえば、８ＧｂｉｔのＡＧ−ＡＮＤ型のフラッシュメモリに本発明を適用した場合について説明したが、このフラッシュメモリに限られない。すなわち、ソースまたはドレインの少なくとも一方を不純物拡散層とされた半導体装置に適用することができる。そして、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。このように、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１５８】
本発明は、半導体装置およびその製造技術に関し、特に、ＥＥＰＲＯＭ（Electrically
Erasable Programmable Read Only Memory）またはフラッシュメモリ等のような不揮発
性メモリを有する半導体装置またはその製造方法に適用可能な技術に好適である。
【図面の簡単な説明】
【０１５９】
【図１】実施の形態１に係る不揮発性半導体記憶装置の平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線における断面図である。
【図４】図１のＩＶ−ＩＶ線における断面図である。
【図５】図１のＶ−Ｖ線における断面図である。
【図６】図１のＶＩ−ＶＩ線における断面図である。
【図７】不揮発性半導体記憶装置の書込み動作を示す断面図である。
【図８】不揮発性半導体記憶装置の読出し動作を示す断面図である。
【図９】読出し動作における電流の流れを示した回路図である。
【図１０】不揮発性半導体記憶装置の消去動作を示す断面図である。
【図１１】不揮発性半導体記憶装置の製造工程の第１工程を示す平面図である。
【図１２】不揮発性半導体記憶装置の製造工程の第２工程を示す平面図である。
【図１３】図１２に示された工程後の製造工程を示す平面図である。
【図１４】図１３のＸＩＶ−ＸＩＶ線における断面図である。
【図１５】図１３のＸＶ−ＸＶ線における断面図である。
【図１６】不揮発性半導体記憶装置の製造工程うち、アシストゲートを形成する第３工程を示す断面図である。
【図１７】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図１８】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図１９】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図２０】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図２１】不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図２２】不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図２３】不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図２４】不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図２５】不揮発性半導体記憶装置の製造工程の第１２工程を示す断面図である。
【図２６】不揮発性半導体記憶装置の製造工程の第１３工程を示す断面図である。
【図２７】不揮発性半導体記憶装置の製造工程の第１４工程を示す断面図である。
【図２８】不揮発性半導体記憶装置の製造工程の第１５工程を示す断面図である。
【図２９】不揮発性半導体記憶装置の製造工程の第１６工程を示す断面図である。
【図３０】図２１に示された第８工程後の第９工程を示す断面図である。
【図３１】図３０に示された工程後における不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図３２】図３１に示された工程後における、不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図３３】図２１に示される第８工程後における不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図３４】図３３に示された工程後における、不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図３５】実施の形態２に係る不揮発性半導体記憶装置の断面図である。
【図３６】コントロールゲート間における不揮発性半導体記憶装置の断面図である。
【図３７】図２１に示される不揮発性半導体記憶装置の製造工程の第８工程後における製造工程の断面図である。
【図３８】不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図３９】図３８に示された工程後における不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図４０】本実施の形態３に係る不揮発性半導体記憶装置の断面図である。
【図４１】コントロールゲート間における不揮発性半導体記憶装置の断面図である。
【図４２】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図４３】図４２に示した第１工程後の工程を示す断面図である。
【図４４】図４３に示された工程後における、不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４５】図４４に示された工程後における、不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４６】図４５に示された工程後における不揮発性半導体記憶装置の製造方法を示した断面図である。
【図４７】本実施の形態４に係る不揮発性半導体記憶装置の断面図である。
【図４８】図１６に示す上記実施の形態１の第３工程に対応する工程であり、本実施の形態４に係る不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図４９】不揮発性半導体記憶装置の第４工程を示す断面図である。
【図５０】不揮発性半導体記憶装置の第５工程を示す断面図である。
【図５１】不揮発性半導体記憶装置の第６工程を示す断面図である。
【図５２】本実施の形態５に係る不揮発性半導体記憶装置の断面図である。
【図５３】本実施の形態５に係る不揮発性半導体記憶装置の不純物拡散層を形成する工程の断面図である。
【符号の説明】
【０１６０】
１０，２０，３０，４０  不揮発性半導体記憶装置、ＡＧ  アシストゲート、ＦＧ  フローティングゲート、ＳＲ  不純物拡散層、ＳＲ２  ポケット層、ＳＲａ  突出部、ＣＧ  コントロールゲート、１２１  凹部。
【図１】
2007180205.tif 000003
【図２】
2007180205.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007180205.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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