(57)【要約】【課題】  簡単な構成で基板電圧を制御することにより、動作部の動作速度の向上及び低消費電力化を図ることが可能な集積回路を提供する。【解決手段】  スイッチ回路を多段接続してなる論理回路群を複数備えてなる集積回路であって、論理回路群の少なくとも１つが、特定のスイッチ回路の制御信号を用いて他のスイッチ回路の一部または全部の基板電圧を制御するように構成されている。【選択図】        図１
2007110254.tif 000002
【特許請求の範囲】
【請求項１】
スイッチ回路を多段接続してなる論理回路群を複数備えてなる集積回路であって、
前記論理回路群の少なくとも１つが、前記スイッチ回路の内の特定のスイッチ回路に入力する制御信号を用いて同じ前記論理回路群内に存在する前記スイッチ回路を構成するＭＯＳＦＥＴの一部または全部の基板電圧を制御するように構成されていることを特徴とする集積回路。
【請求項２】
前記特定のスイッチ回路は、前記論理回路群の出力側の最終段の前記スイッチ回路であることを特徴とする請求項１に記載の集積回路。
【請求項３】
前記スイッチ回路が、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを並列に接続したＣＭＯＳ型スイッチ回路であることを特徴とする請求項１または２に記載の集積回路。
【請求項４】
前記特定のスイッチ回路の前記Ｐ型ＭＯＳＦＥＴのゲートに入力する制御信号で、前記Ｐ型ＭＯＳＦＥＴの基板電圧を制御し、前記特定のスイッチ回路の前記Ｎ型ＭＯＳＦＥＴのゲートに入力する制御信号で、前記Ｎ型ＭＯＳＦＥＴの基板電圧を制御することを特徴とする請求項３に記載の集積回路。
【請求項５】
前記特定のスイッチ回路の前記Ｐ型ＭＯＳＦＥＴのゲートに入力する制御信号と同極性の信号で、前記Ｐ型ＭＯＳＦＥＴの基板電圧を制御し、前記特定のスイッチ回路の前記Ｎ型ＭＯＳＦＥＴのゲートに入力する制御信号と同極性の信号で、前記Ｎ型ＭＯＳＦＥＴの基板電圧を制御することを特徴とする請求項３に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特に、集積回路における動作部の動作速度の向上及び低消費電力化を図る技術に関する。
【背景技術】
【０００２】
従来から、集積回路（ＬＳＩ）の高速動作或いは低消費電力化のための手法としてＬＳＩの基板電圧制御技術がある。この基板電圧制御技術は、下記の集積回路の性質を利用したものであり、これにより低消費電力化、及び、動作速度の高速化が実現されている。集積回路の性質としては、トランジスタレベルで集積回路を見たときに、ｎチャネルＭＯＳトランジスタ（Ｎ型ＭＯＳＦＥＴ）及びｐチャネルＭＯＳトランジスタ（Ｐ型ＭＯＳＦＥＴ）のオン状態時に、夫々のゲート電圧と同じ電圧を基板にも印加すると、ソース／ドレイン間が導通する際に閾値電圧が下がり電流が増加する性質がある。逆に、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのオフ状態時に、夫々のゲート電圧と同じ電圧を基板にも印加するとソース／ドレイン間の閾値電圧が上がり電流が減少する性質がある。
【０００３】
図５に、Ｎ型ＭＯＳＦＥＴの基板に関する従来の接続方法の一例を示す。ここで、電圧Ｖｇはトランジスタのゲートに印加される電圧、電圧Ｖｄはトランジスタのドレインに印加される電圧、電圧Ｖｂは基板に印加される電圧を示している。尚、トランジスタのソースは接地されている。
【０００４】
図５（ａ）は、従来の一般的な接続方法を示しており、Ｎ型ＭＯＳＦＥＴの基板電圧Ｖｂが接地されている。この場合、基板電圧Ｖｂが接地レベル（０Ｖ）に固定されているので、ゲート電圧Ｖｇにハイレベル（Ｈレベル、電源電圧レベル）の電圧（たとえば＋５Ｖ）が印加されると、トランジスタのソース／ドレイン間がオン状態となる。また、このような接続方法では、トランジスタの閾値電圧はプロセス固有の値となり、製造のばらつき等を無視すれば固定値と考えることができる。
【０００５】
一方、図５（ｂ）は、基板電圧Ｖｂをゲート電圧Ｖｇで制御する接続方法を示している。この接続方法では、Ｎ型ＭＯＳＦＥＴのゲート電圧Ｖｇに印加する電圧と同電位を基板に対しても印加する（Ｖｂ＝Ｖｇ）。ゲート電圧ＶｇにＨレベルが印加されることにより、トランジスタのソース／ドレイン間がオン状態となることに変わりはないが、基板にもＨレベルが印加されているため、閾値電圧を大幅に低くすることができる。そのため同じ電圧印加状態であっても、閾値電圧低下による電流の増加が見込まれ、高速動作、或いは低電圧での動作が可能となる。また、Ｎ型ＭＯＳＦＥＴのゲート電圧ＶｇがＬレベルのとき、つまりトランジスタのオフ状態を考えると、図５（ｂ）の場合は基板にもＬレベルが印加される。このとき閾値電圧は大きくなり、オフ状態のソース／ドレイン間のサブスレッショルド電流が低減できる。
【０００６】
図６に、Ｐ型ＭＯＳＦＥＴの基板に関する従来の接続方法の一例を示す。電圧Ｖｇはトランジスタのゲートに印加される電圧、電圧Ｖｄはトランジスタのドレインに印加される電圧、電圧Ｖｂは基板に印加される電圧を示している。尚、トランジスタのソースは電源電圧に接続されている。ここで、図６（ａ）は、基板電圧Ｖｂを電源電圧（Ｖｃｃ）に固定した場合であり、図６（ｂ）は基板電圧Ｖｂをゲート電圧Ｖｇで制御する場合を示している。図６（ｂ）の場合、図５に示したＮ型ＭＯＳＦＥＴとは、基板に印加する電圧（Ｖｂ）が異なるが、Ｎ型ＭＯＳＦＥＴと同様に、基板に印加する電圧とともに閾値電圧を変化させることができるので、集積回路の高速動作及び低消費電力化が可能となる。
【０００７】
また、基板電圧制御技術に関する技術としては、基板に印加する電圧Ｖｂを制御するための専用の回路（基板電位制御回路，基板電位変換回路）を設けて、サブスレッショルドリーク電流を抑え、高速動作と低消費電力化を実現した半導体集積回路装置が提案されている（例えば、特許文献１参照）。
【０００８】
また、他の基板電圧制御技術に関する技術としては、基板上の主回路を、ＰＭＯＳ基板バイアススイッチ及びＮＭＯＳ基板バイアススイッチを用いて複数の基板電圧制御ブロックに分割し、そのブロック単位で基板バイアスを独立して制御して低消費電力化を測る半導体集積回路装置が提案されている（例えば、特許文献２参照）。
【０００９】
【特許文献１】特開２０００−３３９０４７号公報
【特許文献２】特開平１０−１９０４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
一般的に、集積回路は、機能毎に多数の回路ブロックに分けることができ、同時に全てのブロックが動作していることは少ない。集積回路を非常に小さなブロック単位で考えると、通常動作時において実際に動作しているブロック（以下の活性部、選択部と等価）は一部のブロックであり、他の多くのブロックは非動作状態（以下の非活性、非選択と等価）になっている場合が多い。
【００１１】
また、最近の集積回路の大規模化に従い、回路中の動作部及び非動作部の分割が、非常に細かい単位になってきている。更に、近年のような低動作電圧、低閾値電圧のトランジスタで構成される回路では、低消費電力化のためには非動作状態であってもトランジスタオフ時に流れるサブスレッショルド電流が問題となる。今後、電源電圧の低電圧化に伴う低閾値化が進めば、回路全体に流れる電流のうち、サブスレッショルド電流の占める割合は益々顕著となる。
【００１２】
一方、回路を細かい単位で考えると、回路中の同時に動作する動作部は少ないことが予め分かっているので、回路設計者が設計時に細かく指定をすれば、高速動作や低消費電力化が可能である。しかしながら、設計者が回路の動作部や非動作部を設計時に各々指定することは、現在の集積回路の規模からいって設計の工数が大幅に増えるため、基板電圧制御単位の分割方法自体が問題となる。
【００１３】
本発明は上記の問題に鑑みてなされたものであり、その目的は、簡単な構成で基板電圧を制御することにより、動作部の動作速度の向上及び低消費電力化を図ることが可能な集積回路を提供する点にある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る集積回路は、スイッチ回路を多段接続してなる論理回路群を複数備えてなる集積回路であって、前記論理回路群の少なくとも１つが、前記スイッチ回路の内の特定のスイッチ回路に入力する制御信号を用いて同じ前記論理回路群内に存在する前記スイッチ回路を構成するＭＯＳＦＥＴの一部または全部の基板電圧を制御するように構成されていることを第１の特徴とする。
【００１５】
上記特徴の本発明に係る集積回路は、前記特定のスイッチ回路は、前記論理回路群の出力側の最終段の前記スイッチ回路であることを第２の特徴とする。
【００１６】
前記スイッチ回路が、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを並列に接続したＣＭＯＳ型スイッチ回路であることを第３の特徴とする。
【００１７】
上記特徴の本発明に係る集積回路は、前記特定のスイッチ回路の前記Ｐ型ＭＯＳＦＥＴのゲートに入力する制御信号で、前記Ｐ型ＭＯＳＦＥＴの基板電圧を制御し、前記特定のスイッチ回路の前記Ｎ型ＭＯＳＦＥＴのゲートに入力する制御信号で、前記Ｎ型ＭＯＳＦＥＴの基板電圧を制御することを第４の特徴とする。
【００１８】
上記第３の特徴の本発明に係る集積回路は、前記特定のスイッチ回路の前記Ｐ型ＭＯＳＦＥＴのゲートに入力する制御信号と同極性の信号で、前記Ｐ型ＭＯＳＦＥＴの基板電圧を制御し、前記特定のスイッチ回路の前記Ｎ型ＭＯＳＦＥＴのゲートに入力する制御信号と同極性の信号で、前記Ｎ型ＭＯＳＦＥＴの基板電圧を制御することを第５の特徴とする。
【発明の効果】
【００１９】
上記特徴の本発明によれば、論理回路群の少なくとも１つが、特定のスイッチ回路の制御信号を用いて他のスイッチ回路の一部または全部の基板電圧を制御する基板電圧制御信号とするように構成されているため、回路の動作部及び非動作部の分割を容易に行うことができ、基板電圧（スイッチ回路の基板電圧）を制御する制御単位を容易に画定することができる。また、前記簡易な構成で集積回路の動作時における動作速度の向上、及び、低消費電力化及び低電圧動作時の動作余裕の向上を図ることができる。
【００２０】
尚、一般に、基板上には基本要素となる多数の回路素子が形成されており、これらの回路素子をいくつか組合せて接続することにより１つの論理回路群が実現される。本発明では、特にその論理回路群を多段のスイッチ回路によって構成する。ここで、多段のスイッチ回路により構成可能な論理回路群とは、例えば、組み合わせ回路、加算回路、選択回路等が挙げられる。
【００２１】
このように構成された集積回路は、論理回路群を構成する多段スイッチ回路の出力側の最終段のスイッチ切り替え信号等の特定のスイッチ回路の制御信号を用いて基板電圧を制御するため、基板電圧を制御するための特別な追加回路を必要としない。更に、動作が不要な多段接続されたスイッチ回路の出力側から見て下流側の信号経路の閾値電圧を上昇させることができ、低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係る集積回路（以下、適宜「本発明回路」と称する）の実施形態を図面に基づいて説明する。
【００２３】
〈第１実施形態〉
先ず、本発明回路の第１実施形態について図１〜図３を基に説明する。
図１を用いて本発明回路の回路構成を説明する。多段接続されたスイッチ回路によって構成される論理回路群Ａ１、Ａ２は、ＣＭＯＳスイッチ回路ＰＴＣ１、ＰＴＣ２を出力側の最終段のスイッチ回路とする組み合わせ回路である。図１において、スイッチ回路ＰＴＣ１がオフのときは、スイッチ回路ＰＴＣ２がオンとなり、論理回路群Ａ２の出力がスイッチ回路ＰＴＣ２を介して出力回路ＯＵＴ１に出力される。論理回路群Ａ１の出力は、スイッチ回路ＰＴＣ１がオフであるため、その出力が出力回路ＯＵＴ１とは切り離され、該状態では論理回路群Ａ１の状態は出力回路ＯＵＴ１に影響を与えない。そこで該状態においては、基板電圧（バックゲート電圧）を制御して論理回路群Ａ１の閾値電圧を上昇させることで、動作速度を減じることなく漏れ電流を低減させる。逆に、オンしているスイッチ回路ＰＴＣ２の信号経路は、基板電圧を制御して論理回路群Ａ２の閾値電圧を低下させることで、動作速度の高速化を実現する。
【００２４】
本発明回路では、スイッチ回路ＰＴＣ１、ＰＴＣ２のｎチャネルＭＯＳトランジスタ（Ｎ型ＭＯＳＦＥＴ）及びｐチャネルＭＯＳトランジスタ（Ｐ型ＭＯＳＦＥＴ）の各ゲートに入力するオン、オフを制御する制御信号を、各々、論理回路群Ａ１のＮ型ＭＯＳＦＥＴの基板電圧制御信号ＢＣｎ１、及び、Ｐ型ＭＯＳＦＥＴの基板電圧制御信号ＢＣｐ１に接続する。これによって、基板電圧を制御するための特別な追加回路を必要とせず、更に、基板電圧の制御単位を最終段の論理回路だけで決めるため、基板電圧の制御単位を容易に画定可能である。
【００２５】
このように、多段接続されたスイッチ回路の出力側の最終段のスイッチ切り替え信号を制御信号として基板電圧を制御することにより、選択されていない信号経路上の多段接続されたスイッチ回路の閾値電圧を上昇させることができ、低消費電力化に加え、低電圧動作での動作余裕を向上させることができる。更に、選択された信号経路上の多段接続されたスイッチ回路の閾値電圧を低下させることができ、動作速度を高速化することができる。
【００２６】
続いて、図２に、図１に示す組合せ回路ＡＡ１と基板との具体的な接続方法を示す。上述したように、スイッチ回路ＰＴＣ１のＮ型ＭＯＳＦＥＴに対する制御信号ＣＴＬｎ１を、Ｎ型ＭＯＳＦＥＴの基板電圧制御信号ＢＣｎ１に接続し、スイッチ回路ＰＴＣ１のＰ型ＭＯＳＦＥＴに対する制御信号ＣＴＬｐ１を、Ｐ型ＭＯＳＦＥＴの基板電圧制御信号ＢＣｐ１に接続する。このように構成することで、基板電位を制御するための特別な追加回路を必要とせず、基板電圧の制御を容易に実現可能となる。
【００２７】
尚、予め用意した数種類の基板電圧、ここでは、Ｎ型ＭＯＳＦＥＴの制御信号ＣＴＬｎ１若しくはＰ型ＭＯＳＦＥＴの制御信号ＣＴＬｐ１を、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴ毎に、その時の状態に応じて切り替えて使用するように構成しても構わない。尚、本構成についてはここでは詳述しない。
【００２８】
更に、図３に多数の組み合わせ回路（論理回路群）を有する回路ブロックの図を示す。
図中のグループ１、２、・・・、ｘ、ｙは、例えば、多段スイッチ回路で構成された論理回路群Ａ１、Ａ２等と等価である。出力回路ＯＵＴ１は、グループ１若しくはグループ２の何れかが選択され、出力回路ＯＵＴｘはグループｘ若しくはグループｙの何れかが選択され、選択されている論理回路群の論理が出力される。図３の例では、グループ１とグループｙが選択されている場合について示している。選択されているグループ１、グループｙは、閾値電圧を低下させて動作速度の向上を図り、選択されていないグループ２、グループｘは閾値電圧を上昇させて漏れ電流の低減を図ることができる。
【００２９】
〈第２実施形態〉
次に、本発明回路の第２実施形態について図４を基に説明する。
図４は、本発明回路を実際のデコーダ回路に適用した場合を示す図であり、本実施形態では、デコーダの論理をＮ型ＭＯＳＦＥＴのみで構成している。このように、本実施形態では、Ｎ型ＭＯＳＦＥＴのみを用いた論理構成も可能である。選択信号としては、正転信号ＳＡ、ＳＢ、ＳＣと、各正転信号の反転信号を用いる。また、データ信号Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８は各選択信号によって選択される。
【００３０】
本実施例では、デコーダの機能を多段スイッチ回路で構成し、且つ、出力側の最終段のスイッチ回路ＰＴＮ３、ＰＴＮ４の切り替え信号を制御信号として基板電圧を制御する。図４の場合、データ信号Ｄ５、Ｄ６、Ｄ７、Ｄ８の信号経路を備える論理回路群Ａ４は、スイッチ回路ＰＴＮ４により非選択となる。この場合、閾値電圧を上昇させ漏れ電流の低減を行う。逆に、データ信号Ｄ１、Ｄ２、Ｄ３、Ｄ４の信号経路を備える論理回路群Ａ３は、スイッチ回路ＰＴＮ３により出力回路ＯＵＴ３に繋がるため、閾値電圧を低下させて動作速度の向上を図っている。
【００３１】
上記各実施形態では、実際のレイアウトの際には、通常の電源以外に、基板電圧の制御用の信号線が必要となる。更に、グループ単位（論理回路群単位）で基板電圧を制御できるようにグループ単位で拡散層を分離する必要がある。また、実際にトランジスタを形成するウェルも分離できるような２重ウェル構造である必要がある。ただしＳＯＩ（Silicon On Insulator）のような素子分離可能なプロセスの場合は拡散層の分離は特に意識する必要はない。
【００３２】
〈別実施形態〉
次に、本発明回路の別実施形態について説明する。
【００３３】
〈１〉例えば、パストランジスタ論理回路のように、多段接続されたスイッチ回路で論理回路群が構成され、且つ、複数の論理回路群をまたがって論理の共有化が行われる可能性があるような回路構成である場合についても、出力側の最終段のスイッチ回路の切り替え信号を制御信号として基板電圧を制御することにより、本発明回路を実現できる。この場合、論理の共有化により、そのときの状態において出力回路ＯＵＴに繋がる活性化された信号経路と、繋がっていない非活性な信号経路とを完全には分離できなくなる。しかしながら、それを考慮しても本発明回路を適用した部分の基板電圧の制御の効果を見込むことができる。更に、多段接続されたスイッチ回路を構成することにより、電源、グランドへの信号経路が高抵抗となり回路構成自体にリーク電流の削減効果がある。
【００３４】
〈２〉本発明の適用対象となる集積回路は、半導体基板上に多数のトランジスタが形成されるものであれば特にその種類は限定されるものではないが、例えばマイクロプロセッサやＡＳＩＣなどに適用可能である。
【００３５】
〈３〉上記各実施形態では、例えば、図２において、スイッチ回路ＰＴＣ１の制御信号ＣＴＬｎ１を基板電圧制御信号ＢＣｎ１に接続し、制御信号ＣＴＬｐ１を基板電圧制御信号ＢＣｐ１に接続するように構成したが、制御信号ＣＴＬｐ１に代えて制御信号ＣＴＬｐ１と同極性の信号、例えば、スイッチ回路ＰＴＣ１の制御信号ＣＴＬｎ１の反転信号を基板電圧制御信号ＢＣｐ１に接続し、制御信号ＣＴＬｎ１に代えて制御信号ＣＴＬｎ１と同極性の信号、例えば、スイッチ回路ＰＴＣ１の制御信号ＣＴＬｐ１の反転信号を基板電圧制御信号ＢＣｎ１に接続するように構成しても構わない。基板電圧制御信号ＢＣｎ１若しくは基板電圧制御信号ＢＣｐ１の信号経路の負荷が大きい場合、制御信号ＣＴＬｎ１及び制御信号ＣＴＬｐ１と、基板電圧制御信号ＢＣｎ１及び基板電圧制御信号ＢＣｐ１が直接接続されるので、制御信号ＣＴＬｎ１及び制御信号ＣＴＬｐ１の信号経路の負荷の増大を回避できる。
【図面の簡単な説明】
【００３６】
【図１】本発明に係る集積回路の第１実施形態における概略構成を示す概略ブロック図
【図２】本発明に係る集積回路のＭＯＳＦＥＴと基板との接続方法を説明する概略回路図
【図３】本発明に係る集積回路の第１実施形態における概略構成を示す概略回路図
【図４】本発明に係る集積回路の第２実施形態における概略構成を示す概略ブロック図
【図５】従来技術に係る集積回路におけるＮ型ＭＯＳＦＥＴの概略構成を示す概略回路図
【図６】従来技術に係る集積回路におけるＮ型ＭＯＳＦＥＴの概略構成を示す概略回路図
【符号の説明】
【００３７】
Ａ１      ：論理回路群
Ａ２      ：論理回路群
Ａ３      ：論理回路群
Ａ４      ：論理回路群
ＡＡ１    ：組合せ回路
ＢＣｎ１  ：基板電圧制御信号
ＢＣｐ１  ：基板電圧制御信号
ＢＣｎ２  ：基板電圧制御信号
ＢＣｐ２  ：基板電圧制御信号
ＢＣｎｘ  ：基板電圧制御信号
ＢＣｐｘ  ：基板電圧制御信号
ＣＴＬｎ１：制御信号
ＣＴＬｐ１：制御信号
Ｄ１      ：データ信号
Ｄ２      ：データ信号
Ｄ３      ：データ信号
Ｄ４      ：データ信号
Ｄ５      ：データ信号
Ｄ６      ：データ信号
Ｄ７      ：データ信号
Ｄ８      ：データ信号
ＯＵＴ１  ：出力回路
ＯＵＴ３  ：出力回路
ＯＵＴｘ  ：出力回路
ＰＴＣ１  ：スイッチ回路
ＰＴＣ２  ：スイッチ回路
ＰＴＣｘ  ：スイッチ回路
ＰＴＣｙ  ：スイッチ回路
ＰＴＮ３  ：スイッチ回路
ＰＴＮ４  ：スイッチ回路
【図１】
2007110254.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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