(57)【要約】【課題】周波数特性を改善して高い周波数においても良好な挿入損失を得られる高周波スイッチ回路を提供する。【解決手段】共通端子５００は、容量４００を介してＦＥＴ１０１及び１０２のドレインにそれぞれ接続される。ＦＥＴ１１１〜１１４は、直列に接続され、ＦＥＴ１０１のソースと端子５０１との間に容量４０１を介して挿入される。同様にして、ＦＥＴ１２１〜１２４、ＦＥＴ１３１〜１３３、ＦＥＴ１４１〜１４３、ＦＥＴ１５１〜１５３及びＦＥＴ１６１〜１６３も、ＦＥＴ１０１又は１０２のソースと端子５０２〜５０６との間に挿入される。この構成によれば、送信時及び受信時共に伝送経路にぶら下がる浮遊容量値を減らすことができるため、優れた高周波特性を得ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
共通端子と複数の独立端子との間の接続状態を切り替えて高周波信号の伝送を制御する高周波スイッチ回路であって、
一方端子が、前記共通端子と高周波的に接続される複数の共通スイッチ部と、
前記複数の独立端子に対応して設けられ、一方端子が、前記複数の共通スイッチ部のいずれか１つの他方端子と接続され、かつ、他方端子が、前記複数の独立端子のいずれか１つと高周波的に接続される複数の基本スイッチ部とを備える、高周波スイッチ回路。
【請求項２】
前記独立端子から前記共通端子へ高周波信号が送信される伝送経路上に、送信用共通スイッチ部が、前記共通端子から前記独立端子へ高周波信号が受信される伝送経路上に、受信用共通スイッチ部が、それぞれ１つずつ設けられることを特徴とする、請求項１に記載の高周波スイッチ回路。
【請求項３】
前記複数の共通スイッチ部の少なくとも１つの他方端子の接地を制御する共通シャント回路をさらに備える、請求項１に記載の高周波スイッチ回路。
【請求項４】
前記複数の基本スイッチ部の少なくとも１つの他方端子の接地を制御する基本シャント回路をさらに備える、請求項１に記載の高周波スイッチ回路。
【請求項５】
前記送信用共通スイッチ部の他方端子の接地を制御する送信用共通シャント回路と、
前記受信用共通スイッチ部の他方端子の接地を制御する受信用共通シャント回路とをさらに備える、請求項２に記載の高周波スイッチ回路。
【請求項６】
高周波信号を送信する前記独立端子が接続された前記基本スイッチ部の他方端子の接地を制御する送信用基本シャント回路と、
高周波信号を受信する前記独立端子が接続された前記基本スイッチ部の他方端子の接地を制御する受信用基本シャント回路とをさらに備える、請求項２に記載の高周波スイッチ回路。
【請求項７】
前記共通スイッチ部は、１つのスイッチング素子による構成、又は２つ以上のスイッチング素子が直列に接続された構成、あるいは３つ以上のスイッチング素子が階層的に直列接続及び並列接続された構成であることを特徴とする、請求項１〜６のいずれかに記載の高周波スイッチ回路。
【請求項８】
前記基本スイッチ部は、１つのスイッチング素子による構成、又は２つ以上のスイッチング素子が直列に接続された構成であることを特徴とする、請求項１〜６のいずれかに記載の高周波スイッチ回路。
【請求項９】
前記共通シャント回路は、自らに接続される前記基本スイッチ部を構成するスイッチング素子と同数のスイッチング素子が直列に接続された構成であることを特徴とする、請求項３又は５に記載の高周波スイッチ回路。
【請求項１０】
前記基本シャント回路は、自らに接続される前記基本スイッチ部を構成するスイッチング素子と同数のスイッチング素子が直列に接続された構成であることを特徴とする、請求項４又は６に記載の高周波スイッチ回路。
【請求項１１】
前記スイッチング素子の端子間にリアクタンス回路を接続したことを特徴とする、請求項７〜１０のいずれかに記載の高周波スイッチ回路。
【請求項１２】
前記リアクタンス回路が、容量、又はインダクタ、あるいは容量とインダクタとの組み合わせによって構成されることを特徴とする、請求項１１に記載の高周波スイッチ回路。
【請求項１３】
前記スイッチング素子が電界効果トランジスタであることを特徴とする、請求項７〜１０のいずれかに記載の高周波スイッチ回路。
【請求項１４】
前記スイッチング素子がマルチゲート電界効果トランジスタであることを特徴とする、請求項７〜１０のいずれかに記載の高周波スイッチ回路。
【請求項１５】
前記共通スイッチ部は、自らの他方端子に接続されたいずれかの前記基本スイッチ部のオン動作に連動して、オン動作を行うことを特徴とする、請求項１に記載の高周波スイッチ回路。
【請求項１６】
高周波信号の送信経路上に設けられるいずれかの前記基本スイッチ部のオン動作に連動して、前記送信用共通スイッチ部及び前記受信用共通シャント回路がオン動作を行い、かつ、前記受信用共通スイッチ部及び前記送信用共通シャント回路がオフ動作を行い、
高周波信号の受信経路上に設けられるいずれかの前記基本スイッチ部のオン動作に連動して、前記受信用共通スイッチ部及び前記送信用共通シャント回路がオン動作を行い、かつ、前記送信用共通スイッチ部及び前記受信用共通シャント回路がオフ動作を行うことを特徴とする、請求項５に記載の高周波スイッチ回路。
【請求項１７】
高周波信号の送信経路上に設けられるいずれかの前記基本スイッチ部のオン動作に連動して、前記送信用共通スイッチ部及び前記受信用基本シャント回路がオン動作を行い、かつ、前記受信用共通スイッチ部及び前記送信用基本シャント回路がオフ動作を行い、
高周波信号の受信経路上に設けられるいずれかの前記基本スイッチ部のオン動作に連動して、前記受信用共通スイッチ部及び前記送信用基本シャント回路がオン動作を行い、かつ、前記送信用共通スイッチ部及び前記受信用基本シャント回路がオフ動作を行うことを特徴とする、請求項６に記載の高周波スイッチ回路。
【請求項１８】
高周波信号の送信経路上に設けられる前記基本スイッチ部をそれぞれ制御するための複数の制御信号の論理和をダイオード介して、前記送信用共通スイッチ部及び前記受信用共通シャント回路に供給し、
高周波信号の受信経路上に設けられる前記基本スイッチ部をそれぞれ制御するための複数の制御信号の論理和をダイオード介して、前記受信用共通スイッチ部及び前記送信用共通シャント回路に供給することを特徴とする、請求項１６に記載の高周波スイッチ回路。
【請求項１９】
高周波信号の送信経路上に設けられる前記基本スイッチ部をそれぞれ制御するための複数の制御信号の論理和をダイオード介して、前記送信用共通スイッチ部及び前記受信用基本シャント回路に供給し、
高周波信号の受信経路上に設けられる前記基本スイッチ部をそれぞれ制御するための複数の制御信号の論理和をダイオード介して、前記受信用共通スイッチ部及び前記送信用基本シャント回路に供給することを特徴とする、請求項１７に記載の高周波スイッチ回路。
【請求項２０】
前記ダイオードは、電界効果トランジスタのドレインとソースとを短絡して構成されることを特徴とする、請求項１８又は１９に記載の高周波スイッチ回路。
【請求項２１】
請求項１〜２０のいずれかに記載の高周波スイッチ回路を半導体基板上に集積化した、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波スイッチ回路及び半導体装置に関し、より特定的には、複数の周波数帯に対応するマルチバンド通信機等に用いられる高周波スイッチ回路、及びその回路を半導体基板上に集積化した半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話等に代表される移動体通信機器に対して、小型化及び高性能化が要望されている。この要望に答えるため、ガリウム砒素（ＧａＡｓ）による電界効果トランジスタ（以下、ＦＥＴと記す）をアンテナ等の信号経路切り替え素子に用いたアンテナスイッチＭＭＩＣ技術が、提案されている。
【０００３】
ところが、ＦＥＴで構成されたアンテナスイッチＭＭＩＣは、電源電圧が３Ｖ程度と低い場合に大電力信号が入力されると、高周波特性が劣化するという短所を有している。そこで、大電力信号でも高周波特性が劣化しないように、ＦＥＴを多段接続した高周波スイッチ回路が、例えば特許文献１で提案されている。以下、図１８を参照して、この特許文献１に開示されている従来の高周波スイッチ回路を説明する。
【０００４】
図１８において、従来の高周波スイッチ回路５１は、ＦＥＴ１１１〜１１４、１２１〜１２４、１３１〜１３４、１４１〜１４４、１５１〜１５４及び１６１〜１６４と、抵抗２１１〜２１４、２２１〜２２４、２３１〜２３４、２４１〜２４４、２５１〜２５４、２６１〜２６４、３１１〜３１４、３２１〜３２４、３３１〜３３４、３４１〜３４４、３５１〜３５４及び３６１〜３６４と、容量４００〜４０６と、共通端子５００と、送信端子５０１及び５０２（Ｔｘ）と、受信端子５０３〜５０６（Ｒｘ）と、制御端子６０１〜６０６とを備える。
【０００５】
ＦＥＴ１１１〜１１４は、それぞれ、ドレイン−ソース間が抵抗２１１〜２１４で並列接続され、ゲートには抵抗３１１〜３１４を介して制御端子６０１が接続される。このＦＥＴ１１１〜１１４は、直列に接続され、かつ、ＦＥＴ１１１のドレインが容量４００を介して共通端子５００に、ＦＥＴ１１４のソースが容量４０１を介して送信端子５０１に接続される。他のＦＥＴにつても同様である。
【０００６】
送信端子５０１から共通端子５００へ高周波信号を伝送する場合、制御端子６０１にＨｉｇｈ電圧（例えば３Ｖ）を、それ以外の制御端子６０２〜６０６にＬｏｗ電圧（例えば０Ｖ）を印加する。これにより、ＦＥＴ１１１〜１１４がオン状態になり、それ以外のＦＥＴがオフ状態になるため、高周波信号は送信端子５０１から共通端子５００へ伝送される。
【０００７】
図１８の例では、電源電圧が３Ｖのときに、３０ｄＢｍの入力信号電力に耐えるために、ＦＥＴを直列に４段接続した構成を有している。この構成により、入力された信号電圧を４個のＦＥＴで分圧し、３Ｖの制御電圧でコントロールできるように設計されている。図１９は、送信端子５０１から送信する場合の等価回路を示すものであり、オン状態のＦＥＴ１１１〜１１４を抵抗で、オフ状態の残りのＦＥＴを容量で表わしたものである。図１９から分かるように、送信経路の増加につれてオフ状態の容量成分が増加し、この容量成分による周波数特性の劣化が挿入損失の増加につながる。
【０００８】
一方、共通端子５００から受信端子５０３へ高周波信号を伝送する場合、制御端子６０３にＨｉｇｈ電圧を、制御端子６０１、６０２及び６０４〜６０６にＬｏｗ電圧を印加して、ＦＥＴ１３１〜１３４をオン状態に、その他のＦＥＴをオフ状態にする。しかし、この場合も、オフ状態の容量成分による周波数特性の劣化が問題となる。
【特許文献１】特開平９−２３８０５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
今後、移動体通信機器は、複数の周波数帯に対応するマルチバンド化が進み、高周波信号の送受信経路が増加することが予想される。しかし、単純に送受信経路を増やすだけでは、上述したように送受信経路数の増加に比例してオフ状態のＦＥＴの容量値（オフ容量）が大きくなる。このため、周波数依存性が大きくなり、高い周波数において挿入損失が増えるという問題が生じる。
【００１０】
また、送信端子及び受信端子の間をアイソレーションする場合には、図２０に例示する高周波スイッチ回路５２のように、各端子に専用のシャント回路をそれぞれ設ける必要がある。しかしながら、各端子に専用のシャント回路を設ける構成では、送受信経路の増加と共に回路が複雑化し、半導体チップ面積が増大するという問題がある。
【００１１】
それ故に、本発明の目的は、周波数特性を改善して高い周波数においても良好な挿入損失を得られ、またシャント回路を効果的に用いて高いアイソレーション性能を実現する高周波スイッチ回路及び半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、共通端子と複数の独立端子との間の接続状態を切り替えて高周波信号の伝送を制御する高周波スイッチ回路、及びこの高周波スイッチ回路を半導体基板上に集積化した半導体装置に向けられている。そして、上記目的を達成するために、本発明の高周波スイッチ回路は、一方端子が共通端子と高周波的に接続される複数の共通スイッチ部と、複数の独立端子に対応して設けられ、一方端子が複数の共通スイッチ部のいずれか１つの他方端子と接続され、かつ、他方端子が複数の独立端子のいずれか１つと高周波的に接続される複数の基本スイッチ部とを備える。
【００１３】
ここで、高周波信号を送受信する場合には、独立端子から共通端子へ高周波信号が送信される伝送経路上に送信用共通スイッチ部を、そして共通端子から独立端子へ高周波信号が受信される伝送経路上に受信用共通スイッチ部を、それぞれ１つずつ設けることが望ましい。
【００１４】
また、複数の共通スイッチ部の少なくとも１つの他方端子の接地を制御する共通シャント回路か、複数の基本スイッチ部の少なくとも１つの他方端子の接地を制御する基本シャント回路を、さらに備えるとよい。特に、高周波信号を送受信する場合には、送信用共通スイッチ部の他方端子の接地を制御する送信用共通シャント回路と、受信用共通スイッチ部の他方端子の接地を制御する受信用共通シャント回路とを、さらに備えることが好ましい。又は、高周波信号を送信する独立端子が接続された基本スイッチ部の他方端子の接地を制御する送信用基本シャント回路と、高周波信号を受信する独立端子が接続された基本スイッチ部の他方端子の接地を制御する受信用基本シャント回路とを、さらに備えてもよい。
【００１５】
典型的には、共通スイッチ部は、１つのスイッチング素子による構成、又は２つ以上のスイッチング素子が直列に接続された構成、あるいは３つ以上のスイッチング素子が階層的に直列接続及び並列接続された構成である。また、基本スイッチ部は、１つのスイッチング素子による構成、又は２つ以上のスイッチング素子が直列に接続された構成である。また、共通シャント回路は、自らに接続される基本スイッチ部を構成するスイッチング素子と同数のスイッチング素子が直列に接続された構成である。また、基本シャント回路は、自らに接続される基本スイッチ部を構成するスイッチング素子と同数のスイッチング素子が直列に接続された構成である。
【００１６】
スイッチング素子の端子間にリアクタンス回路を接続することも考えられる。このリアクタンス回路は、容量、又はインダクタ、あるいは容量とインダクタとの組み合わせによって構成すればよい。なお、スイッチング素子は、電界効果トランジスタであってもよいし、マルチゲート電界効果トランジスタであってもよい。
【００１７】
また、共通スイッチ部は、自らの他方端子に接続されたいずれかの基本スイッチ部のオン動作に連動して、オン動作を行うことが望ましい。特に、高周波信号を送受信する場合には、高周波信号の送信経路上に設けられるいずれかの基本スイッチ部のオン動作に連動して、送信用共通スイッチ部及び受信用共通シャント回路（又は基本シャント回路）がオン動作を行い、かつ、受信用共通スイッチ部及び送信用共通シャント回路（又は基本シャント回路）がオフ動作を行い、高周波信号の受信経路上に設けられるいずれかの基本スイッチ部のオン動作に連動して、受信用共通スイッチ部及び送信用共通シャント回路（又は基本シャント回路）がオン動作を行い、かつ、送信用共通スイッチ部及び受信用共通シャント回路（又は基本シャント回路）がオフ動作を行うのがよい。
【００１８】
この場合、高周波信号の送信経路上に設けられる基本スイッチ部をそれぞれ制御するための複数の制御信号の論理和をダイオード介して、送信用共通スイッチ部及び受信用共通シャント回路（又は基本シャント回路）に供給し、高周波信号の受信経路上に設けられる基本スイッチ部をそれぞれ制御するための複数の制御信号の論理和をダイオード介して、受信用共通スイッチ部及び送信用共通シャント回路（又は基本シャント回路）に供給してもよい。このダイオードは、電界効果トランジスタのドレインとソースとを短絡して構成することも可能である。
【発明の効果】
【００１９】
上記本発明によれば、送信時及び受信時共に伝送経路にぶら下がる浮遊容量値を減らすことができるため、高い周波数においても優れた挿入損失を得ることができる。また、端子間アイソレーションを小規模な回路構成で確保することができる。
【発明を実施するための最良の形態】
【００２０】
〔第１の実施形態〕
図１は、本発明の第１の実施形態に係る高周波スイッチ回路１の構成を示す図である。第１の実施形態に係る高周波スイッチ回路１は、ＦＥＴ１０１、１０２、１１１〜１１４、１２１〜１２４、１３１〜１３３、１４１〜１４３、１５１〜１５３及び１６１〜１６３と、抵抗２０１、２０２、２１１〜２１４、２２１〜２２４、２３１〜２３３、２４１〜２４３、２５１〜２５３、２６１〜２６３、３０１、３０２、３１１〜３１４、３２１〜３２４、３３１〜３３３、３４１〜３４３、３５１〜３５３及び３６１〜３６３と、容量４００〜４０６と、共通端子５００と、独立端子５０１〜５０６と、制御端子６０１〜６０６、６１１及び６１２とを備える。本実施形態では、独立端子５０１及び５０２は、送信端子Ｔｘであり、独立端子５０３〜５０６は、受信端子Ｒｘである。また、ＦＥＴは、スイッチング素子として用いられる。
【００２１】
共通端子５００は、容量４００を介して、ＦＥＴ１０１及び１０２のドレインにそれぞれ接続される。ＦＥＴ１０１及び１０２は、それぞれ、ドレイン−ソース間が抵抗２０１及び２０２で並列接続され、ゲートには抵抗３０１及び３０２を介して制御端子６０１及び６０２が接続される。ＦＥＴ１０１は送信用の共通スイッチ部として、ＦＥＴ１０２は受信用の共通スイッチ部として、それぞれ機能する。
【００２２】
ＦＥＴ１１１〜１１４は、それぞれ、ドレイン−ソース間が抵抗２１１〜２１４で並列接続され、ゲートには抵抗３１１〜３１４を介して制御端子６０１が接続される。このＦＥＴ１１１〜１１４は、直列に接続され、かつ、ＦＥＴ１１１のドレインがＦＥＴ１０１のソースに、ＦＥＴ１１４のソースが容量４０１を介して送信端子５０１に接続される。同様にして、ＦＥＴ１２１〜１２４は、それぞれ、ドレイン−ソース間が抵抗２２１〜２２４で並列接続され、ゲートには抵抗３２１〜３２４を介して制御端子６０２が接続される。このＦＥＴ１２１〜１２４は、直列に接続され、かつ、ＦＥＴ１２１のドレインがＦＥＴ１０１のソースに、ＦＥＴ１２４のソースが容量４０２を介して送信端子５０２に接続される。このＦＥＴ１１１〜１１４及びＦＥＴ１２１〜１２４は、送信用の基本スイッチ部としてそれぞれ機能する。
【００２３】
ＦＥＴ１３１〜１３３は、それぞれ、ドレイン−ソース間が抵抗２３１〜２３３で並列接続され、ゲートには抵抗３３１〜３３３を介して制御端子６０３が接続される。このＦＥＴ１３１〜１３３は、直列に接続され、かつ、ＦＥＴ１３１のドレインがＦＥＴ１０２のソースに、ＦＥＴ１３３のソースが容量４０３を介して受信端子５０３に接続される。同様にして、ＦＥＴ１４１〜１４３は、それぞれ、ドレイン−ソース間が抵抗２４１〜２４３で並列接続され、ゲートには抵抗３４１〜３４３を介して制御端子６０４が接続される。このＦＥＴ１４１〜１４３は、直列に接続され、かつ、ＦＥＴ１４１のドレインがＦＥＴ１０２のソースに、ＦＥＴ１４３のソースが容量４０４を介して受信端子５０４に接続される。また、ＦＥＴ１５１〜１５３は、それぞれ、ドレイン−ソース間が抵抗２５１〜２５３で並列接続され、ゲートには抵抗３５１〜３５３を介して制御端子６０５が接続される。このＦＥＴ１５１〜１５３は、直列に接続され、かつ、ＦＥＴ１５１のドレインがＦＥＴ１０２のソースに、ＦＥＴ１５３のソースが容量４０５を介して受信端子５０５に接続される。さらに、ＦＥＴ１６１〜１６３は、それぞれ、ドレイン−ソース間が抵抗２６１〜２６３で並列接続され、ゲートには抵抗３６１〜３６３を介して制御端子６０６が接続される。このＦＥＴ１６１〜１６３は、直列に接続され、かつ、ＦＥＴ１６１のドレインがＦＥＴ１０２のソースに、ＦＥＴ１６３のソースが容量４０６を介して受信端子５０６に接続される。このＦＥＴ１３１〜１３４、１４１〜１４４、１５１〜１５４及び１６１〜１６４は、受信用の基本スイッチ部としてそれぞれ機能する。
【００２４】
上記構成による第１の実施形態に係る高周波スイッチ回路１は、送信端子５０１又は５０２から入力する高周波信号を共通端子５００へ出力する２系統の送信経路と、共通端子５００から入力する信号を受信端子５０３〜５０６のいずれかから出力する４系統の受信経路とを有する。そして、各制御端子６０１〜６０６、６１１及び６１２に、所定のＨｉｇｈ電圧又はＬｏｗ電圧を印加することで、選択する経路を切り替える回路である。
【００２５】
今、送信時又は受信時に共用されるＦＥＴ１０１及び１０２のゲート幅をＷｇ１、オフ時の容量をＣ１及び段数（直列接続数）をｎとし、ＦＥＴ１０１及び１０２以外のＦＥＴのゲート幅をＷｇ２、オフ時の容量をＣ２及び段数をｍとし、スイッチ切り替え可能な系統の数をｋとし、単位長あたりのＦＥＴのオフ容量をＣ０とする。この場合において、全てのＦＥＴに印加される分配電圧が等しくなるための条件は、ｎ及びｍに関係なく下記式（１）で表わされる。
Ｃ１＝ｋ×Ｃ２  …  （１）
また、ＦＥＴのオフ容量とゲート幅とは比例するため、Ｗｇ１とＷｇ２との関係は同様にして下記式（２）で表わされる。
Ｗｇ１＝ｋ×Ｗｇ２  …  （２）
【００２６】
高周波スイッチ回路１の例では、受信経路であるＦＥＴ１３１〜１３３、１４１〜１４３、１５１〜１５３及び１６１〜１６３のゲート幅を１ｍｍとしており、かつ経路数が４つであるため、共用されるＦＥＴ１０２のゲート幅は４ｍｍに決定される。なお、受信時にオフ状態のＦＥＴ１０１に印加される電圧は微小であるため、送信経路であるＦＥＴ１０１については上記式（１）及び式（２）を満たす必要はなく、ゲート幅は４ｍｍに設定される。また、送信経路であるＦＥＴ１１１〜１１４及び１２１〜１２４のゲート幅は、挿入損失を考慮して４ｍｍとしている。
【００２７】
以下、この高周波スイッチ回路１の動作を説明する。
まず、送信時について説明する。送信端子５０１から共通端子５００へ信号を伝送する場合、制御端子６０１及び６１１にＨｉｇｈ電圧（例えば３Ｖ）を、それ以外の制御端子６０２〜６０６及び６１２にＬｏｗ電圧（例えば０Ｖ）を印加する。これにより、ＦＥＴ１０１、１１１〜１１４がオン状態になり、それ以外のＦＥＴがオフ状態になるため、送信信号は送信端子５０１から共通端子５００へ伝送される。このとき、送信端子５０１と共通端子５００とをつなぐ経路と接地との間の容量は、ＦＥＴ１２１〜１２４のオフ容量の和と、ＦＥＴ１３１〜１３３、１４１〜１４３、１５１〜１５３及び１６１〜１６３のオフ容量の和とＦＥＴ１０２のオフ容量とを直列接続した値との、和で表わされる。
【００２８】
この送信時の高周波スイッチ回路１の等価回路を図２に示す。図２において、抵抗２９１及び２１５〜２１８は、ＦＥＴ１０１及び１１１〜１１４のオン抵抗を表わし、容量４９２、４２１〜４２４、４３１〜４３３、４４１〜４４３、４５１〜４５３及び４６１〜４６３は、ＦＥＴ１０２、１２１〜１２４、１３１〜１３３、１４１〜１４３、１５１〜１５３及び１６１〜１６３に対応するオフ容量を表わす。ゲート幅１ｍｍ当たりのオフ容量値をＣ０とすると、容量４２１〜４２４が「４Ｃ０」、容量４３１〜４３３、４４１〜４４３、４５１〜４５３及び４６１〜４６３が「Ｃ０」となる。
【００２９】
よって、ゲート幅１ｍｍ当たりの容量値を「Ｃ０」とすると、送信端子５０１と共通端子５００とをつなぐ経路と接地との間の容量は「２Ｃ０」となり、従来の値の６７％に低減されるため高周波特性が大幅に改善される。また、送信時にはオフ状態のＦＥＴに大信号が印加されるが、オフ容量により信号電圧が分圧される。すなわち、図２に示すように、ＦＥＴ１２１〜１２４は、ゲート幅が等しいため、信号電圧がオフ容量である容量４２１〜４２４で均等に分圧されるため、従来の高周波スイッチ回路と同等の高調波歪を得ることができる。また、受信端子５０３〜５０６に関しては、各ＦＥＴに印加される電圧が等しくなるように設定される。まず、ＦＥＴ１３１〜１３３のオフ容量値は「Ｃ０」で等しく、ＦＥＴ１０２のソースと受信端子５０３との間の容量値は「Ｃ０／３」になる。同様にして、ＦＥＴ１０２のソースと各受信端子５０４〜５０６との間の容量も、それぞれ「Ｃ０／３」となる。受信端子のインピーダンスが低いため、ＦＥＴ１０２のソースと受信端子との間の容量値の合計は、Ｃ０／３の４倍である「４Ｃ０／３」となる。信号電圧は、４Ｃ０／３とＦＥＴ１０２のオフ容量４Ｃ０とで分圧される結果、ＦＥＴ１３１〜１３３、１４１〜１４３、１５１〜１５３及び１６１〜１６３には、信号電圧の１／４の値が均等に印加され、Ｖ１＝Ｖ２＝Ｖ３＝Ｖ４となり、従来の高周波スイッチ回路と同等の高調波特性が得られる。
【００３０】
次に、受信時について説明する。共通端子５００から受信端子５０３へ信号を伝送する場合、制御端子６０３及び６１２にＨｉｇｈ電圧を、それ以外の制御端子６０１、６０２、６０４〜６０６及び６１２にＬｏｗ電圧を印加する。これにより、ＦＥＴ１０２、１３１〜１３３がオン状態になり、それ以外のＦＥＴがオフ状態になるため、受信信号は共通端子５００から受信端子５０３へ伝送される。
【００３１】
この受信時の高周波スイッチ回路１の等価回路を図３に示す。図３において、抵抗２９２及び２３５〜２３７は、ＦＥＴ１０２及び１３１〜１３３のオン抵抗を表わし、容量４９１、４１１〜４１４、４２１〜４２４、４４１〜４４３、４５１〜４５３及び４６１〜４６３は、ＦＥＴ１０１、１１１〜１１４、１２１〜１２４、１４１〜１４３、１５１〜１５３及び１６１〜１６３に対応するオフ容量を表わす。受信端子５０３から共通端子５００までの経路と接地との間につながる容量は、上述した同じ考え方を適用すると「２．３×Ｃ０」となり、従来の値の６７％に低減することができる。
【００３２】
図４Ａ及び図４Ｂに、第１の実施形態に係る高周波スイッチ回路１及び従来の高周波スイッチ回路について、送信時における挿入損失及びアイソレーションを比較した結果を示す。挿入損失は、送信端子５０１から共通端子５００へ信号を送信する際の値であり、アイソレーションは、挿入損失測定時の送信端子５０１と受信端子５０３との間の値である。また、各制御端子に印加されるＨｉｇｈ電圧が３Ｖで、Ｌｏｗ電圧が０Ｖである。
２ＧＨｚにおける挿入損失は、従来の高周波スイッチ回路が０．６６ｄＢであるのに対し、第１の実施形態に係る高周波スイッチ回路１では０．３８ｄＢであり、０．２８ｄＢの改善効果が得られている。この差は周波数が高くなるほど顕著であり、５ＧＨｚにおける挿入損失は、従来の高周波スイッチ回路が２．６７ｄＢであるのに対し、第１の実施形態に係る高周波スイッチ回路１では１．４３ｄＢであり、１．２４ｄＢの改善効果が得られている。２ＧＨｚにおけるアイソレーションの値は、従来の高周波スイッチ回路が３２ｄＢであるのに対し、第１の実施形態に係る高周波スイッチ回路１が４０ｄＢであり、８ｄＢの改善効果が得られている。
【００３３】
また、図５Ａ及び図５Ｂに、送信時における２次高調波歪及び３次高調波歪の入力電力依存性を示す。この図から、３１ｄＢｍ入力時の２次高調波が−７３ｄＢｃ及び３次高調波歪が−８６ｄＢｃと、従来の高周波スイッチ回路と同等の良好な特性が得られていることが分かる。
【００３４】
さらに、図６Ａ及び図６Ｂに、第１の実施形態に係る高周波スイッチ回路１及び従来の高周波スイッチ回路について、受信時における挿入損失及びアイソレーションを比較した結果を示す。挿入損失は、共通端子５００から受信端子５０３へ信号を受信する際の値であり、アイソレーションは、挿入損失測定時の送信端子５０１と受信端子５０３との間の値である。また、各制御端子に印加されるＨｉｇｈ電圧が３Ｖで、Ｌｏｗ電圧が０Ｖである。２ＧＨｚにおける挿入損失は、従来の高周波スイッチ回路が０．７６ｄＢであるのに対し、第１の実施形態に係る高周波スイッチ回路１では０．６５ｄＢであり、０．１１ｄＢの改善効果が得られている。アイソレーションに関しては、従来の高周波スイッチ回路と同等の値が得られている。
【００３５】
以上のように、本発明の第１の実施形態に係る高周波スイッチ回路１によれば、送信時及び受信時共に伝送経路にぶら下がる浮遊容量値を減らすことができるため、優れた高周波特性を得ることができる。
【００３６】
〔第２の実施形態〕
図７は、本発明の第２の実施形態に係る高周波スイッチ回路２の構成を示す図である。第２の実施形態に係る高周波スイッチ回路２は、ＦＥＴ１０１〜１０４、１１１〜１１４、１２１〜１２４、１３１〜１３２、１４１〜１４２、１５１〜１５２及び１６１〜１６２と、抵抗２０１〜２０４、２１１〜２１４、２２１〜２２４、２３１〜２３２、２４１〜２４２、２５１〜２５２、２６１〜２６２、３０１〜３０４、３１１〜３１４、３２１〜３２４、３３１〜３３２、３４１〜３４２、３５１〜３５２及び３６１〜３６２と、容量４００〜４０６と、共通端子５００と、独立端子５０１〜５０６と、制御端子６０１〜６０６及び６１１〜６１４とを備える。
【００３７】
図７で示すように、第２の実施形態に係る高周波スイッチ回路２は、上記第１の実施形態に係る高周波スイッチ回路１のＦＥＴ１３３、１４３、１５３及び１６３、抵抗２３３、２４３、２５３、２６３、３３３、３４３、３５３及び３６３を、階層的に直列接続及び並列接続されたＦＥＴ１０３及び１０４、抵抗２０３、２０４、３０３及び３０４、及び制御端子６１３及び６１４に代えた構成である。この高周波スイッチ回路２の基本的な機能及び効果については、上記第１の実施形態で説明した通りであるので、この異なる構成部分によって新たに生じる効果を中心に高周波スイッチ回路２を説明する。
【００３８】
ＦＥＴ１０１、１１１〜１１４及び１２１〜１２４のゲート幅はいずれも４ｍｍで、ＦＥＴ１３１〜１３２、１４１〜１４２、１５１〜１５２及び１６１〜１６２のゲート幅はいずれも１ｍｍで、ＦＥＴ１０２のゲート幅は３．３ｍｍである。この構成による高周波スイッチ回路２では、受信端子５０３及び５０４と、受信端子５０５及び５０６との間のアイソレーションが向上する。例えば、２ＧＨｚにおいて、上記第１の実施形態に係る高周波スイッチ回路１では、受信端子５０３と受信端子５０５との間では３０ｄＢのアイソレーションが得られるのに対し、第２の実施形態に係る高周波スイッチ回路２は４０ｄＢ以上のアイソレーションが得られる。
【００３９】
以上のように、本発明の第２の実施形態に係る高周波スイッチ回路２は、任意の受信経路単位で共用化させたＦＥＴを持たせることができるので、端子間アイソレーションが重要な用途に適した回路構成である。
【００４０】
〔第３の実施形態〕
図８は、本発明の第３の実施形態に係る高周波スイッチ回路３の構成を示す図である。第３の実施形態に係る高周波スイッチ回路３は、ＦＥＴ１０１、１０２、１１１〜１１４、１２１〜１２４、１３１〜１３３、１４１〜１４３、１５１〜１５３及び１６１〜１６３と、抵抗２０１、２０２、２１１〜２１４、２２１〜２２４、２３１〜２３３、２４１〜２４３、２５１〜２５３、２６１〜２６３、３０１、３０２、３１１〜３１４、３２１〜３２４、３３１〜３３３、３４１〜３４３、３５１〜３５３及び３６１〜３６３と、容量４００〜４０６、４７１及び４７２と、共通端子５００と、独立端子５０１〜５０６と、制御端子６０１〜６０６、６１１及び６１２とを備える。
【００４１】
図８で示すように、第３の実施形態に係る高周波スイッチ回路３は、上記第１の実施形態に係る高周波スイッチ回路１に、リアクタンス回路として容量４７１及び４７２をさらに加えた構成である。この高周波スイッチ回路３の基本的な機能及び効果については、上記第１の実施形態で説明した通りであるので、この異なる構成部分によって新たに生じる効果を中心に高周波スイッチ回路３を説明する。
【００４２】
容量４７１は、ＦＥＴ１０１のドレイン−ソース間に並列接続される。容量４７２は、ＦＥＴ１０２のドレイン−ソース間に並列接続される。この容量４７１及び４７２は、ＦＥＴ１０１及び１０２のゲート幅を小さくさせるために挿入される。これは、ＦＥＴ１０１及び１０２のゲート幅がオフ状態時の容量値に基づいて決定されているためであり、ＦＥＴ１０１のオフ状態時の容量値の一部を容量４７１で置き換え、またＦＥＴ１０２のオフ状態時の容量値の一部を容量４７２で置き換えることにより、ＦＥＴ１０１及び１０２のゲート幅を縮小することができるのである。
【００４３】
ＦＥＴのゲート幅１ｍｍ当たりのオフ容量値が０．１ｐＦであることから、ゲート幅４ｍｍのＦＥＴ１０２のオフ容量値は０．４ｐＦであり、このうち０．３ｐＦを容量４７２で置き換えることにより、ＦＥＴ１０２のゲート幅を１ｍｍまで縮小することができる。ゲート幅１ｍｍであるＦＥＴの半導体基板上の占有面積は約１００００平方ミクロンであるのに対し、容量０．１ｐＦの占有面積は約１０００平方ミクロンと１０分の１である。よって、ＦＥＴの一部を容量で置き換えることにより、大幅なチップサイズ縮小が可能である。同様にして、容量４７１の容量値を０．３ｐＦにすることにより、ＦＥＴ１０１のゲート幅を１ｍｍまで縮小することができる。
【００４４】
以上のように、本発明の第３の実施形態に係る高周波スイッチ回路３は、共通ＦＥＴのゲート幅を縮小することができ、半導体基板上に集積化されたスイッチ回路のチップサイズを縮小することができる。
〔第４の実施形態〕
図９は、本発明の第４の実施形態に係る高周波スイッチ回路４の構成を示す図である。第４の実施形態に係る高周波スイッチ回路４は、ＦＥＴ１０１、１０２、１１１〜１１４、１２１〜１２４、１３１〜１３３、１４１〜１４３、１５１〜１５３及び１６１〜１６３と、抵抗２０１、２０２、２１１〜２１４、２２１〜２２４、２３１〜２３３、２４１〜２４３、２５１〜２５３、２６１〜２６３、３０１、３０２、３１１〜３１４、３２１〜３２４、３３１〜３３３、３４１〜３４３、３５１〜３５３及び３６１〜３６３と、容量４００〜４０６と、インダクタ７０１及び７０２と、共通端子５００と、独立端子５０１〜５０６と、制御端子６０１〜６０６、６１１及び６１２とを備える。
【００４５】
図９で示すように、第４の実施形態に係る高周波スイッチ回路４は、上記第１の実施形態に係る高周波スイッチ回路１に、リアクタンス回路としてインダクタ７０１及び７０２をさらに加えた構成である。この高周波スイッチ回路４の基本的な機能及び効果については、上記第１の実施形態で説明した通りであるので、この異なる構成部分によって新たに生じる効果を中心に高周波スイッチ回路４を説明する。
【００４６】
インダクタ７０１は、ＦＥＴ１０１のドレイン−ソース間に並列接続される。インダクタ７０２は、ＦＥＴ１０２のドレイン−ソース間に並列接続される。この構成により、ＦＥＴ１０１及び１０２のそれぞれのオフ状態時に、ＦＥＴのオフ容量と並列インダクタからなる並列共振回路を構成することができるので、希望する周波数において優れたアイソレーション特性を得ることが可能となる。ＦＥＴ１０２のオフ容量は約０．４ｐＦであるので、インダクタ７０２のインダクタンス値を１７ｎＨとすることにより、容量とインダクタの並列回路の並列共振周波数を１．９ＧＨｚに設定することができる。
【００４７】
以上のように、本発明の第４の実施形態に係る高周波スイッチ回路４は、共通ＦＥＴのオフ状態時に並列共振回路を構成することができ、送信端子５０１又は５０２から共通端子５００へ信号（ＵＭＴＳやＰＣＳ等）を送信する時に、受信端子５０３〜５０６への信号の漏れを抑えることができる。
【００４８】
なお、共通ＦＥＴに並列接続するリアクタンス回路として、容量とインダクタとを並列接続した構成を用いても構わない。こうすれば、インダクタの値を小さくすることができ、半導体基板上に集積化した場合に支配的であるインダクタの占有面積を縮小させることができる。
【００４９】
〔第５の実施形態〕
図１０は、本発明の第５の実施形態に係る高周波スイッチ回路５の構成を示す図である。第５の実施形態に係る高周波スイッチ回路５は、ＦＥＴ１０１〜１０４、１１１〜１１４、１２１〜１２４、１３１、１４１、１５１及び１６１と、抵抗２０１〜２０４、２１１〜２１４、２２１〜２２４、２３１、２４１、２５１、２６１、３０１〜３０４、３１１〜３１４、３２１〜３２４、３３１、３４１、３５１及び３６１と、容量４００〜４０６、４３１、４４１、４５１、４６１及び４７２〜４７４と、インダクタ７３１、７４１、７５１及び７６１と、共通端子５００と、独立端子５０１〜５０６と、制御端子６０１〜６０６、６１１及び６１２とを備える。
【００５０】
図１０で示すように、第５の実施形態に係る高周波スイッチ回路５は、上記第１の実施形態に係る高周波スイッチ回路１のＦＥＴ１０２、１３１〜１３３、１４１〜１４３、１５１〜１５３及び１６１〜１６３、抵抗２０２、２３１〜２３３、２４１〜２４３、２５１〜２５３、２６１〜２６３、３０２、３３１〜３３３、３４１〜３４３、３５１〜３５３及び３６１〜３６３による受信経路の構成を、ＦＥＴ１０２〜１０４、１３１、１４１、１５１及び１６１、抵抗２０２〜２０４、２３１、２４１、２５１、２６１、３０２〜３０４、３３１、３４１、３５１及び３６１、容量４３１、４４１、４５１、４６１及び４７２〜４７４、及びインダクタ７３１、７４１、７５１及び７６１に代えた構成である。この高周波スイッチ回路５の基本的な機能及び効果については、上記第１の実施形態で説明した通りであるので、この異なる構成部分によって新たに生じる効果を中心に高周波スイッチ回路５を説明する。
【００５１】
ＦＥＴ１０３及び１０４は、それぞれ、ドレイン−ソース間が抵抗２０３及び２０４と容量４７３及び４７４とで並列接続され、ゲートには抵抗３０３及び３０４を介して制御端子６１２が接続される。このＦＥＴ１０３及び１０４は、直列に接続され、かつ、ＦＥＴ１０３のドレインがＦＥＴ１０２のソースに接続される。ＦＥＴ１３１、１４１、１５１及び１６１は、それぞれ、ドレイン−ソース間が抵抗２３１、２４１、２５１及び２６１と容量４３１、４４１、４５１及び４６１とインダクタ７３１、７４１、７５１及び７６とで並列接続され、ゲートには抵抗３３１、３４１、３５１及び３６１を介して制御端子６０３〜６０６が接続される。このＦＥＴ１３１、１４１、１５１及び１６１のドレインは、ＦＥＴ１０４のソースに接続され、ソースは容量４０３〜４０６を介して受信端子５０３〜５０６にそれぞれ接続される。よって、ＦＥＴ１０２〜１０４は、受信用の共通スイッチ部として機能する。
【００５２】
上記構成による第５の実施形態に係る高周波スイッチ回路５において、送信端子５０１から共通端子５００へ信号を伝送する場合、制御端子６０１及び６１１にＨｉｇｈ電圧を、それ以外の制御端子６０２〜６０６及び６１２にＬｏｗ電圧を印加する。これにより、ＦＥＴ１０１、１１１〜１１４がオン状態になり、それ以外のＦＥＴがオフ状態になるため、送信信号は送信端子５０１から共通端子５００へ伝送される。このとき、ＦＥＴ１３１、１４１、１５１及び１６１のオフ容量とインダクタ７３１、７４１、７５１及び７６１とによって並列共振回路がそれぞれ形成され、それぞれの共振周波数においてインピーダンスが最大となるため、入出力端子間で高いアイソレーションが確保できる。
【００５３】
例えば、図１０においては、容量４３１を３．３ｐＦ、インダクタ７３１を２ｎＨとすることにより、ＦＥＴ１３１のオフ容量０．１ｐＦも含めた並列共振回路の共振周波数を１．９ＧＨｚに設定することができる。また、容量４４１を１６ｐＦ、インダクタ７４１を２ｎＨとすることにより、ＦＥＴ１４１のオフ容量０．１ｐＦも含めた並列共振回路の共振周波数を０．９ＧＨｚに設定することができる。今、受信端子５０３を９００ＭＨｚ帯の信号受信用、受信端子５０４を１．９ＧＨｚ帯の信号受信用とした場合、ＦＥＴ１３１がオフ状態の場合は、受信端子５０４から受信端子５０３への１．９ＧＨｚ帯のアイソレーションが４０ｄＢ程度得られる。逆に、ＦＥＴ１４１がオフ状態の場合は、受信端子５０３から受信端子５０４への０．９ＧＨｚ帯のアイソレーションが４０ｄＢ程度得られる。
【００５４】
以上のように、本発明の第５の実施形態に係る高周波スイッチ回路５によれば、受信経路を構成するＦＥＴのオフ状態時に並列共振回路を構成する。これにより、受信端子間のアイソレーションを確保することができ、良好な特性を得ることができる。
なお、容量４７２〜４７４、４３１、４４１、４５１及び４６１は、上記第３の実施形態で説明した通り、ＦＥＴ１０２〜１０４、１３１、１４１、１５１及び１６１のゲート幅を縮小させるために用いられている。また、ＦＥＴ１０２〜１０４を３段直列に接続しているので、受信経路のトータルのゲート幅を縮小することができ、半導体基板上に集積化する場合にチップサイズを削減することができる。
【００５５】
〔第６の実施形態〕
図１１は、本発明の第６の実施形態に係る高周波スイッチ回路６の構成を示す図である。第６の実施形態に係る高周波スイッチ回路６は、ＦＥＴ１０１、１０２、１１１〜１１４、１２１〜１２４、１３１〜１３３、１４１〜１４３、１５１〜１５３及び１６１〜１６３と、抵抗２０１、２０２、２１１〜２１４、２２１〜２２４、２３１〜２３３、２４１〜２４３、２５１〜２５３、２６１〜２６３、３０１〜３０４、３１１〜３１４、３２１〜３２４、３３１〜３３３、３４１〜３４３、３５１〜３５３及び３６１〜３６３と、容量４００〜４０６と、ダイオード８０１〜８０６と、共通端子５００と、独立端子５０１〜５０６と、制御端子６０１〜６０６とを備える。
【００５６】
図１１で示すように、第６の実施形態に係る高周波スイッチ回路６は、上記第１の実施形態に係る高周波スイッチ回路１に、ダイオード８０１〜８０６を加えて制御端子６１１及び６１２の制御を代えた構成である。この高周波スイッチ回路６の基本的な機能及び効果については、上記第１の実施形態で説明した通りであるので、この異なる構成部分によって新たに生じる効果を中心に高周波スイッチ回路６を説明する。
【００５７】
ダイオード８０１〜８０６のアノードは、制御端子６０１〜６０６にそれぞれ接続される。ダイオード８０１及び８０２のカソードは、抵抗３０３を介して接地されると共に、抵抗３０１を介してＦＥＴ１０１のゲートに接続される。ダイオード８０３〜８０６のカソードは、抵抗３０４を介して接地されると共に、抵抗３０２を介してＦＥＴ１０２のゲートに接続される。すなわち、ＦＥＴ１０１の制御信号として、制御端子６０１及び６０２の信号の論理和を用い、ＦＥＴ１０２の制御信号として、制御端子６０３〜６０６からの信号の論理和を用いる。
【００５８】
これにより、制御端子６０１又は６０２のいずれかがＨｉｇｈ電圧のとき、ＦＥＴ１０１のゲート電圧もＨｉｇｈとなるため、ＦＥＴ１０１をオン状態にさせることができる。同様にして、制御端子６０３〜６０６のいずれかがＨｉｇｈ電圧のとき、ＦＥＴ１０２のゲート電極もＨｉｇｈとなるため、ＦＥＴ１０２をオン状態にさせることができる。なお、抵抗３０３及び３０４は、制御端子が同時にＬｏｗになったときにＦＥＴ１０１及び１０２のゲートに溜まった電荷を逃がすために設けられる。この抵抗３０３及び３０４抵抗を挿入することにより、立ち下がり速度を短縮することができ、応答速度の速いスイッチ回路を実現することができる。
【００５９】
以上のように、本発明の第６の実施形態に係る高周波スイッチ回路６によれば、他の制御信号を論理演算した信号を用いて共通ＦＥＴの制御を行う。これにより、制御端子の数及びパッド電極の数を削減することができるため、半導体基板上に集積化した場合にチップ面積を削減することができる。
【００６０】
なお、上記高周波スイッチ回路６では、挿入しているダイオード８０１〜８０６が原因で、共通のＦＥＴ１０１及び１０２のベースに印加されるＨｉｇｈ電圧と、それ以外のＦＥＴのベースに印加されるＨｉｇｈ電圧とで、ダイオードの電圧降下分の０．６Ｖ程度のずれが生じる。よって、この電圧ずれを解消させるためには、例えば図１２に示す高周波スイッチ回路６’のように、ＦＥＴ１０１及び１０２以外のＦＥＴのベースに印加するＨｉｇｈ電圧もダイオード８１１〜８１６を挿入するのが好ましい。こうすれば、ＦＥＴ１０１及び１０２のオン抵抗と、それ以外のＦＥＴのオン抵抗とが等しくなるため、挿入損失をさらに低減させることができる。
【００６１】
〔第７の実施形態〕
図１３は、本発明の第７の実施形態に係る高周波スイッチ回路７の構成を示す図である。第７の実施形態に係る高周波スイッチ回路７は、ＦＥＴ１０１、１０２、１１１〜１１４、１２１〜１２４、１３１〜１３３、１４１〜１４３、１５１〜１５３、１６１〜１６３及び１７１〜１７７と、抵抗２０１、２０２、２１１〜２１４、２２１〜２２４、２３１〜２３３、２４１〜２４３、２５１〜２５３、２６１〜２６３、２７１〜２７７、３０１、３０２、３１１〜３１４、３２１〜３２４、３３１〜３３３、３４１〜３４３、３５１〜３５３、３６１〜３６３及び３７１〜３７７と、容量４００〜４０６、４７５及び４７６と、共通端子５００と、独立端子５０１〜５０６と、制御端子６０１〜６０６及び６１１〜６１４とを備える。
【００６２】
図１３で示すように、第７の実施形態に係る高周波スイッチ回路７は、上記第１の実施形態に係る高周波スイッチ回路１に、ＦＥＴ１７１〜１７７、抵抗２７１〜２７７及び３７１〜３７７、容量４７５及び４７６、及び制御端子６１３及び６１４をさらに加えた構成である。この高周波スイッチ回路７の基本的な機能及び効果については、上記第１の実施形態で説明した通りであるので、この異なる構成部分によって新たに生じる効果を中心に高周波スイッチ回路３を説明する。
【００６３】
ＦＥＴ１７１〜１７４は、それぞれ、ドレイン−ソース間が抵抗２７１〜２７４で並列接続され、ゲートには抵抗３７１〜３７４を介して制御端子６１３が接続される。このＦＥＴ１７１〜１７４は、直列に接続され、かつ、ＦＥＴ１７１のドレインがＦＥＴ１０１のソースに、ＦＥＴ１７４のソースが容量４７５を介して接地される。この回路は、送信経路を接地に短絡させる送信用の共通シャント回路として機能する。また、ＦＥＴ１７５〜１７７は、それぞれ、ドレイン−ソース間が抵抗２７４〜２７７で並列接続され、ゲートには抵抗３７４〜３７７を介して制御端子６１４が接続される。このＦＥＴ１７４〜１７７は、直列に接続され、かつ、ＦＥＴ１７４のドレインがＦＥＴ１０２のソースに、ＦＥＴ１７７のソースが容量４７６を介して接地される。この回路は、受信経路を接地に短絡させる受信用の共通シャント回路として機能する。
【００６４】
送信端子５０１又は５０２から信号を送信する場合には、制御端子６１３にＬｏｗ電圧を印加してＦＥＴ１７１〜１７４をオフ状態に、制御端子６１４にＨｉｇｈ電圧を印加してＦＥＴ１７５〜１７７をオン状態にする。これにより、ＦＥＴ１０２のオフ容量を通してソース側に洩れてくる高周波信号は、ＦＥＴ１７５〜１７７を経由して接地へ逃がされる。また、受信端子５０３〜５０６のいずれかで信号を受信する場合には、制御端子６１３にＨｉｇｈ電圧を印加してＦＥＴ１７１〜１７４をオン状態に、制御端子６１４にＬｏｗ電圧を印加してＦＥＴ１７５〜１７７をオフ状態にする。これにより、ＦＥＴ１０１のオフ容量を通してソース側に洩れてくる高周波信号は、ＦＥＴ１７１〜１７４を経由して接地へ逃がされる。
【００６５】
以上のように、本発明の第７の実施形態に係る高周波スイッチ回路７は、共通ＦＥＴのソースにシャント回路を設ける。これにより、従来の回路のように各端子に専用のシャント回路を設ける必要がなくなり、回路の簡素化及び半導体基板上への集積化時にはチップ面積の小型化を図ることができる。
【００６６】
〔第８の実施形態〕
図１４は、本発明の第８の実施形態に係る高周波スイッチ回路８の構成を示す図である。第８の実施形態に係る高周波スイッチ回路８は、ＦＥＴ１０１、１０２、１１１〜１１４、１２１〜１２４、１３１〜１３３、１４１〜１４３、１５１〜１５３、１６１〜１６３及び１７１〜１７７と、抵抗２０１、２０２、２１１〜２１４、２２１〜２２４、２３１〜２３３、２４１〜２４３、２５１〜２５３、２６１〜２６３、２７１〜２７７、３０１、３０２、３１１〜３１４、３２１〜３２４、３３１〜３３３、３４１〜３４３、３５１〜３５３、３６１〜３６３及び３７１〜３７７と、容量４００〜４０６、４７５及び４７６と、共通端子５００と、独立端子５０１〜５０６と、制御端子６０１〜６０６とを備える。
【００６７】
図１４で示すように、第８の実施形態に係る高周波スイッチ回路８は、上記第１の実施形態に係る高周波スイッチ回路１に、ＦＥＴ１７１〜１７７、抵抗２７１〜２７７及び３７１〜３７７、容量４７５及び４７６、制御端子６１３及び６１４、及びダイオード８０１〜８０６を加えて、制御端子６１１及び６１２の制御を代えた構成である。すなわち、第６の実施形態に係る高周波スイッチ回路６の特徴と、第７の実施形態に係る高周波スイッチ回路７の特徴とを組み合わせた高周波スイッチ回路８である。
【００６８】
よって、本発明の第８の実施形態に係る高周波スイッチ回路８は、制御端子の数及びパッド電極の数を削減することができるため、半導体基板上に集積化した場合にチップ面積を削減することができ、また従来の回路のように各端子に専用のシャント回路を設ける必要がなくなり、回路の簡素化及び半導体基板上への集積化時にはチップ面積の小型化を図ることができる。
【００６９】
〔第９の実施形態〕
図１５は、本発明の第９の実施形態に係る高周波スイッチ回路９の構成を示す図である。第９の実施形態に係る高周波スイッチ回路９は、ＦＥＴ１０１、１０２、１１１〜１１８、１２１〜１２８、１３１〜１３４、１４１〜１４４、１５１〜１５４及び１６１〜１６４と、抵抗２０１、２０２、２１１〜２１４、２２１〜２２４、２３１〜２３３、２４１〜２４３、２５１〜２５３、２６１〜２６３、２７１〜２７７、３０１、３０２、３１１〜３１８、３２１〜３２８、３３１〜３３４、３４１〜３４４、３５１〜３５４及び３６１〜３６４と、容量４００〜４０６及び４７７〜４８２と、ダイオード８０１〜８０６と、共通端子５００と、独立端子５０１〜５０６と、制御端子６０１〜６０６とを備える。
【００７０】
図１５で示すように、第９の実施形態に係る高周波スイッチ回路９は、上記第６の実施形態に係る高周波スイッチ回路６に、ＦＥＴ１１５〜１１８、１２５〜１２８、１３４、１４４、１５４及び１６４、抵抗３１５〜３１８、３２５〜３２８、３３４、３４４、３５４及び３６４、及び容量４７７〜４８２を加えた構成である。この高周波スイッチ回路９の基本的な機能及び効果については、上記第１及び第６の実施形態で説明した通りであるので、この異なる構成部分によって新たに生じる効果を中心に高周波スイッチ回路９を説明する。
【００７１】
ＦＥＴ１１５〜１１８及び１２５〜１２８のゲートは、抵抗３１５〜３１８及び３２５〜３２８を介してダイオード８０３のカソードが接続される。このＦＥＴ１１５〜１１８は、直列に接続され、かつ、ＦＥＴ１１５のドレインがＦＥＴ１１４のソースに、ＦＥＴ１１５のソースが容量４７７を介して接地される。この回路は、送信端子５０１の経路を接地に短絡させる送信用の基本シャント回路として機能する。また、ＦＥＴ１２５〜１２８は、直列に接続され、かつ、ＦＥＴ１２５のドレインがＦＥＴ１２４のソースに、ＦＥＴ１２５のソースが容量４７８を介して接地される。この回路は、送信端子５０２の経路を接地に短絡させる送信用の基本シャント回路として機能する。
【００７２】
また、ＦＥＴ１３４、１４４、１５４及び１６４のゲートは、抵抗３３４、３４４、３５４及び３６４を介してダイオード８０１のカソードが接続される。このＦＥＴ１３４、１４４、１５４及び１６４は、それぞれ、ドレインがＦＥＴ１３３、１４３、１５３及び１６３のソースに、ソースが容量４７９〜４８２を介して接地される。これらの回路は、各受信端子５０３〜５０６の経路を接地に短絡させる受信用の基本シャント回路として機能する。
【００７３】
送信端子５０１又は５０２から信号を送信する場合には、制御端子６０１又は６０２に印加されるＨｉｇｈ電圧によって、ＦＥＴ１３４、１４４、１５４及び１６４がオン状態となり、全ての受信経路が接地される。また、受信端子５０３〜５０６のいずれかで信号を受信する場合には、制御端子６０３〜６０６のいずれかに印加されるＨｉｇｈ電圧によって、ＦＥＴ１１５〜１１８及び１２５〜１２８がオン状態となり、全ての送信経路が接地される。
【００７４】
以上のように、本発明の第９の実施形態に係る高周波スイッチ回路９によれば、送信時には受信端子が高周波的に接地され、受信時には送信端子が高周波的に接地される。これにより、シャント回路用の制御端子を設けることなく、送信端子と受信端子との間において高いアイソレーションを確保することができる。
【００７５】
〔第１０の実施形態〕
図１６は、本発明の第１０の実施形態に係る高周波スイッチ回路１０の構成を示す図である。第１０の実施形態に係る高周波スイッチ回路１０は、ＦＥＴ１０１、１０２、１１１〜１１８、１２１〜１２８、１３１〜１３４、１４１〜１４４、１５１〜１５４及び１６１〜１６４と、抵抗２０１、２０２、２１１〜２１４、２２１〜２２４、２３１〜２３３、２４１〜２４３、２５１〜２５３、２６１〜２６３、２７１〜２７７、３０１、３０２、３１１〜３１８、３２１〜３２８、３３１〜３３４、３４１〜３４４、３５１〜３５４及び３６１〜３６４と、容量４００〜４０６及び４７７〜４８２と、ダイオード８０１〜８１０と、共通端子５００と、独立端子５０１〜５０６と、制御端子６０１〜６０６とを備える。
【００７６】
図１６で示すように、第１０の実施形態に係る高周波スイッチ回路１０は、上記第９の実施形態に係る高周波スイッチ回路９の送信経路のシャント回路を、ダイオード８０７〜８１０を介して制御するようにした構成である。この高周波スイッチ回路１０の基本的な機能及び効果については、上記第１及び第９の実施形態で説明した通りであるので、この異なる構成部分によって新たに生じる効果を中心に高周波スイッチ回路１０を説明する。
【００７７】
送信端子５０１から信号を送信する場合には、制御端子６０１にＨｉｇｈ電圧を印加してＦＥＴ１２５〜１２８をオン状態とすることにより、送信端子５０１と送信端子５０２との間のアイソレーションを確保する。一方、送信端子５０２から信号を送信する場合には、制御端子６０２にＨｉｇｈ電圧を印加してＦＥＴ１１５〜１１８をオン状態とすることにより、送信端子５０１と送信端子５０２との間のアイソレーションを確保する。
いずれの送信状態においても、ダイオード８０１及び８０２の論理和出力によって受信経路のシャント回路（ＦＥＴ１３４、１４４、１５４及び１６４）を制御しているため、送信端子と受信端子との間のアイソレーションは確保されている。また、受信時には制御端子６０３〜６０６のいずれかがＨｉｇｈ電圧であれば、送信経路のシャント回路（ＦＥＴ１１５〜１１８及び１２５〜１２８）が同時にオン状態になるため、送信端子と受信端子との間のアイソレーションは確保されている。なお、抵抗３１９及び３２９は、抵抗３０３及び３０４と同様に、制御端子が同時にＬｏｗになったときに各ＦＥＴのゲートに溜まった電荷を逃がすために設けられる。
【００７８】
以上のように、本発明の第１０の実施形態に係る高周波スイッチ回路１０によれば、送信時には受信端子に加えて残りの送信端子も高周波的に接地され、受信時には送信端子が高周波的に接地される。これにより、シャント回路用の制御端子を設けることなく、送信端子と受信端子との間においてより高いアイソレーションを確保することができる。
【００７９】
なお、上記各実施形態の高周波スイッチ回路に用いられている全てのＦＥＴは、ゲートを中心とする線対称構造であるため、ドレインとソースとを入れ替えて接続しても同等の効果が得られる。また、スイッチ阻止としては、本実施形態で用いたＦＥＴに限るものではなく、一般的なスイッチ素子を利用することが可能である。
【００８０】
また、上記各実施形態では、送信経路を２つ受信経路を４つ設けた構成を説明したが、各経路の数は自由に設定することが可能である。
また、各実施形態では、ＦＥＴ１０２のドレイン位置から受信経路を見たときのＦＥＴの段数を送信経路のＦＥＴの段数と一致させることが好ましいため、送信経路側はＦＥＴを４段直列接続し、受信経路側はＦＥＴを３段直列接続した構成にしている。しかし、この受信経路側のＦＥＴ段数は３段に限定されるものではない。なお、ＦＥＴの段数を増やす場合には、ＦＥＴ１０２と直列接続される位置に唯一挿入してもよいし、分岐後の各受信経路のそれぞれ挿入してもよい。なお、シャント回路を構成するＦＥＴ段数も同様の理由である。
【００８１】
さらに、上記各実施形態では、複数のＦＥＴを直列接続させたスイッチ回路を用いた構成を説明したが、この複数のＦＥＴに代えてマルチゲートＦＥＴを用いることも可能である。第１の実施形態に係る高周波スイッチ回路１をマルチゲートＦＥＴを用いて構成した例を、図１７に示す。この図１７の場合、ドレイン−ソース間に４本のゲートを有するクアッドゲートＦＥＴ、及びドレイン−ソース間に３本のゲートを有するトリプルゲートＦＥＴが用いられている。
【産業上の利用可能性】
【００８２】
本発明の高周波スイッチ回路は、複数の周波数帯に対応するマルチバンド通信機等に利用可能であり、特に優れた高周波特性を得たい場合等に有用である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係る高周波スイッチ回路１の構成を示す図
【図２】高周波スイッチ回路１の送信時における等価回路図
【図３】高周波スイッチ回路１の受信時における等価回路図
【図４Ａ】高周波スイッチ回路１の送信時における挿入損失の周波数特性を示す図
【図４Ｂ】高周波スイッチ回路１の送信時におけるアイソレーションの周波数特性を示す図
【図５Ａ】高周波スイッチ回路１の２次高調波の周波数特性を示す図
【図５Ｂ】高周波スイッチ回路１の３次高調波の周波数特性を示す図
【図６Ａ】高周波スイッチ回路１の受信時における挿入損失の周波数特性を示す図
【図６Ｂ】高周波スイッチ回路１の受信時におけるアイソレーションの周波数特性を示す図
【図７】本発明の第２の実施形態に係る高周波スイッチ回路２の構成を示す図
【図８】本発明の第３の実施形態に係る高周波スイッチ回路３の構成を示す図
【図９】本発明の第４の実施形態に係る高周波スイッチ回路４の構成を示す図
【図１０】本発明の第５の実施形態に係る高周波スイッチ回路５の構成を示す図
【図１１】本発明の第６の実施形態に係る高周波スイッチ回路６の構成を示す図
【図１２】第６の実施形態を応用した高周波スイッチ回路６’の構成を示す図
【図１３】本発明の第７の実施形態に係る高周波スイッチ回路７の構成を示す図
【図１４】本発明の第８の実施形態に係る高周波スイッチ回路８の構成を示す図
【図１５】本発明の第９の実施形態に係る高周波スイッチ回路９の構成を示す図
【図１６】本発明の第１０の実施形態に係る高周波スイッチ回路１０の構成を示す図
【図１７】第１の実施形態を応用した高周波スイッチ回路１’の構成を示す図
【図１８】従来の高周波スイッチ回路５１の構成を示す図
【図１９】従来の高周波スイッチ回路５１の送信時における等価回路図
【図２０】他の従来の高周波スイッチ回路５２の構成を示す図
【符号の説明】
【００８４】
１〜１０、５１、５２  高周波スイッチ回路
１０１〜１０４、１１１〜１１８、１２１〜１２８、１３１〜１３４、１４１〜１４４、１５１〜１５４、１６１〜１６４、１７１〜１７７  ＦＥＴ
２０１〜２０４、２１１〜２１４、２２１〜２２４、２３１〜２３４、２４１〜２４４、２５１〜２５４、２６１〜２６４、２７１〜２７７、３０１〜３０４、３１１〜３１９、３２１〜３２９、３３１〜３３４、３４１〜３４４、３５１〜３５４、３６１〜３６４、３７１〜３７７  抵抗
４００〜４０６、４３１、４４１、４５１、４６１、４７１〜４８２  容量
５００〜５０６、６０１〜６０６、６１１〜６１４  端子
７０１〜７０２、７３１、７４１、７５１、７６１  インダクタ
８０１〜８１６  ダイオード
９１１、９２１、９３１、９４１、９５１、９６１  マルチゲートＦＥＴ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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