(57)【要約】【課題】  可変抵抗体の電気的に寄与する領域の面積が上部電極若しくは下部電極等で規定される面積よりも微細な面積である構造の可変抵抗素子及びその製造方法を提供する。【解決手段】  下地基板５上に配置される下部電極１の上部には、突起電極物２が形成される。突起電極物２は、下部電極１の接触面と異なる面に可変抵抗体３と接触されており、この可変抵抗体３が突起電極物２との接触面と異なる面において上部電極４と接触している。これによって突起電極物２（可変抵抗体３）と上部電極４とのクロスポイント部分可変抵抗体の電気的に寄与している領域になるため、従来の可変抵抗素子における領域よりも、その面積が縮小される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
２つの電極間に可変抵抗体を設けてなり、
前記２つの電極間に電圧パルスを印加することにより、前記２つの電極間の電気抵抗が変化する可変抵抗素子であって、
前記２つの電極のうちの何れか一方の電極と接触するとともに、他方の電極に向かって延伸する突起電極物を有し、
前記可変抵抗体が、前記突起電極物と前記他方の電極との間に形成されることを特徴とする可変抵抗素子。
【請求項２】
前記突起電極物が、前記２つの電極の層間に形成される絶縁膜の側壁に沿って延伸する構造であって、前記他方の電極に対して環状、又は分離された線状に突出して形成されることを特徴とする請求項１に記載の可変抵抗素子。
【請求項３】
前記突起電極物が、前記２つの電極の層間に形成される絶縁膜の側壁に沿って延伸する構造であって、前記他方の電極に対して一本の線状に突出して形成されることを特徴とする請求項１に記載の可変抵抗素子。
【請求項４】
前記絶縁膜が、前記２つの電極のうち下部領域に形成される電極である下部電極上面の全面若しくは一部を露出する開口部を有し、
前記開口部の内側側壁に沿って前記突起電極物が延伸することを特徴とする請求項２又は請求項３に記載の可変抵抗素子。
【請求項５】
前記２つの電極のうち下部領域に形成される電極である下部電極上部に前記絶縁膜を有し、前記絶縁膜の外側側壁に沿って前記突起電極物が延伸することを特徴とする請求項２又は請求項３に記載の可変抵抗素子。
【請求項６】
前記２つの電極のうちの何れか一方の電極と接触するとともに、前記２つの電極の層間に形成される第１絶縁膜の側壁に沿って、前記２つの電極のうちの他方の電極に向かって延伸する第１突起電極物と、
前記他方の電極に接触するとともに、前記２つの電極の層間に形成される第２絶縁膜の側壁に沿って前記一方の電極に向かって延伸する第２突起電極物と、を有し、
前記可変抵抗体が、前記第１突起電極物と前記第２突起電極物の間に形成されることを特徴とする請求項１に記載の可変抵抗素子。
【請求項７】
前記２つの電極のうち下部領域に形成される電極である下部電極が、半導体基板上に形成された拡散層であることを特徴とする請求項１〜請求項６の何れか１項に記載の可変抵抗素子。
【請求項８】
基板表面と平行に成膜される下地絶縁膜を有し、
前記下地絶縁膜の上面に沿って前記突起電極物が形成されるとともに、当該突起電極物の上面に、前記２つの電極のうちの何れか一方の電極が形成され、
前記２つの電極のうちの他方の電極が、前記下地絶縁膜の上面に形成され、
前記可変抵抗体が、前記突起電極物と前記他方の電極との間に形成されることを特徴とする請求項１に記載の可変抵抗素子。
【請求項９】
前記突起電極物が、遷移金属、若しくは遷移金属元素の窒化物で形成されることを特徴とする請求項１〜請求項８の何れか１項に記載の可変抵抗素子。
【請求項１０】
前記突起電極物が窒化チタンであることを特徴とする請求項９に記載の可変抵抗素子。
【請求項１１】
前記可変抵抗体が前記突起電極物の一部を酸化させることで形成されることを特徴とする請求項１〜請求項１０の何れか１項に記載の可変抵抗素子。
【請求項１２】
２つの電極間に可変抵抗体を設けてなり、
前記２つの電極間に電圧パルスを印加することにより、前記２つの電極間の電気抵抗が変化する可変抵抗素子であって、
前記可変抵抗体と前記２つの電極のうちの少なくとも一方の電極との接触面の線幅が、何れの電極の線幅よりも細く形成されていることを特徴とする可変抵抗素子。
【請求項１３】
２つの電極間に可変抵抗体を設けてなり、
前記２つの電極間に電圧パルスを印加することにより、前記２つの電極間の電気抵抗が変化する可変抵抗素子であって、
前記可変抵抗体と前記２つの電極のうちの少なくとも一方の電極との接触面の線幅が、何れの電極の膜厚値よりも小さい寸法の線幅で形成されていることを特徴とする可変抵抗素子。
【請求項１４】
前記可変抵抗体と前記２つの電極のうちの少なくとも一方の電極との接触面の形状が環状又は分離された線状であることを特徴とする請求項１２又は請求項１３に記載の可変抵抗素子。
【請求項１５】
前記可変抵抗体と前記２つの電極のうちの少なくとも一方の電極との接触面の形状が一本の線状であることを特徴とする請求項１２又は請求項１３に記載の可変抵抗素子。
【請求項１６】
１つの可変抵抗素子あたりの前記可変抵抗体の平面形状が環状又は分離された線状であることを特徴とする請求項１２〜請求項１５の何れか１項に記載の可変抵抗素子。
【請求項１７】
１つの可変抵抗素子あたりの前記可変抵抗体の平面形状が一本の線状であることを特徴とする請求項１２〜請求項１５の何れか１項に記載の可変抵抗素子。
【請求項１８】
前記可変抵抗体が、遷移金属元素の酸化物、若しくは遷移金属の酸窒化物で形成されることを特徴とする請求項１〜請求項１７の何れか１項に記載の可変抵抗素子。
【請求項１９】
前記可変抵抗体が、酸化チタン、若しくは酸窒化チタンであることを特徴とする請求項１８に記載の可変抵抗素子。
【請求項２０】
請求項１又は請求項２に記載の可変抵抗素子の製造方法であって、
基板上に電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である下部電極を形成する第１工程と、
前記下部電極の上部領域に当該下部電極の電極面まで到達する開口部を有する第１絶縁膜を形成する第２工程と、
前記下部電極の少なくとも一部領域に接触するとともに、前記第２工程で形成された前記開口部の内側側壁に沿って上方に延伸する突起電極物を形成する第３工程と、
前記突起電極物の先端部分に前記可変抵抗体を形成する第４工程と、
電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第５工程と、を有することを特徴とする製造方法。
【請求項２１】
前記第３工程が、
前記開口部及び前記第１絶縁膜上に導電性材料を堆積して突起電極物用電極膜を形成する工程と、
前記突起電極物用電極膜上に第３絶縁膜を堆積する工程と、
前記突起電極物用電極膜の上面が露出するまで前記第３絶縁膜を除去する工程と、
前記開口部の上部領域以外の領域に積層された前記突起電極物用電極膜を除去することで、前記下部電極と接触された前記突起電極物を前記開口部内に形成する工程と、を有することを特徴とする請求項２０に記載の製造方法。
【請求項２２】
前記第３工程が、
前記開口部内及び前記第１絶縁膜上に導電性材料を堆積して突起電極物用電極膜を形成する第６工程と、
前記第１絶縁膜上に積層された前記突起電極物用電極膜を除去することで前記開口部側壁に前記突起電極物を形成する工程と、を有することを特徴とする請求項２０に記載の製造方法。
【請求項２３】
前記第６工程が、前記開口部内に前記突起電極物用電極膜を積層する際、前記下部電極上面に近づくにつれ前記突起電極物用電極膜の膜厚を薄くさせることを特徴とする請求項２２に記載の製造方法。
【請求項２４】
前記第４工程が、
前記開口部及び前記第１絶縁膜上に第３絶縁膜を形成する工程を有し、
前記第３絶縁膜を形成する工程の過程において、前記第３工程において前記開口部側壁に形成された前記突起電極物のうち、前記下部電極上面近傍に形成される膜厚が薄い領域の前記突起電極物が酸化されることで、当該箇所に前記可変抵抗体が形成されることを特徴とする請求項２３に記載の製造方法。
【請求項２５】
請求項１又は請求項２に記載の可変抵抗素子の製造方法であって、
基板上に前記２つの電極のうち下部領域に形成される電極である下部電極を構成する前記第１電極膜を堆積し、その後当該第１電極膜上に第１絶縁膜を堆積し、前記第１電極膜及び前記第１絶縁膜の加工を行うことで、前記下部電極を形成する第１工程と、
前記下部電極の少なくとも一部領域に接触するとともに、前記下部電極の外側側壁及び前記第１絶縁膜の外側側壁に沿って上方に延伸する突起電極物を形成する第２工程と、
前記突起電極物の先端部分に前記可変抵抗体を形成する第３工程と、
電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第４工程と、を有することを特徴とする製造方法。
【請求項２６】
前記第２工程が、
前記第１絶縁膜の上面を含む全面に導電性材料を堆積して突起電極物用電極膜を形成する工程と、
前記第１電極膜の外側側壁及び前記第１絶縁膜の外側側壁以外の領域に形成された前記突起電極物用電極膜を除去することで、前記突起電極物を前記第１電極膜の外側側壁及び前記第１絶縁膜の外側側壁に形成する工程と、を有することを特徴とする請求項２５に記載の製造方法。
【請求項２７】
前記第３工程が、
前記第１絶縁膜の上面を含む全面に第２絶縁膜を堆積する工程と、
前記突起電極物用電極膜の上面が露出するまで前記第２絶縁膜を平滑化する工程と、を有することを特徴とする請求項２５又は請求項２６に記載の製造方法。
【請求項２８】
請求項３に記載の可変抵抗素子の製造方法であって、
基板上に電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である下部電極を複数形成する第１工程と、
隣接する２つの前記下部電極の夫々に対して共通して開口し、各前記下部電極夫々の少なくとも一部の上面まで到達するように貫通された開口部を有する第１絶縁膜を堆積する第２工程と、
導電性材料を堆積して突起電極物用電極膜を積層するとともに、当該突起電極物用電極膜の加工を行って、前記下部電極の少なくとも一部領域に接触するとともに前記開口部の内壁に沿って上方に延伸する突起電極物を形成する第３工程と、
第２絶縁膜を堆積した後、加工を行って前記開口部内を充填する第４工程と、
前記突起電極物の先端部分に前記可変抵抗体を形成する第５工程と、
電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第６工程と、を有することを特徴とする製造方法。
【請求項２９】
請求項３に記載の可変抵抗素子の製造方法であって、
基板上に電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である下部電極を複数形成する第１工程と、
隣接する２つの前記下部電極の夫々に対して共通して開口し、各前記下部電極夫々の少なくとも一部の上面まで到達するように貫通された第１開口部を有する第１絶縁膜を堆積する第２工程と、
ダミー膜材料を堆積して加工を行うことで、前記下部電極の一部領域に接触するとともに前記第１開口部の内壁に沿って上方に延伸するダミー膜を形成する第３工程と、
第２絶縁膜を堆積した後、加工を行って当該第２絶縁膜によって前記第１開口部内を充填する第４工程と、
前記ダミー膜を除去することで、前記下部電極の上面の一部が露出するように第２開口部を形成する第５工程と、
前記第２開口部内に前記可変抵抗体及び前記突起電極物を形成する第６工程と、
電極材料を堆積して第２電極膜を積層することで、前記第２開口部内に突起状の電極を有する前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第７工程と、を有することを特徴とする製造方法。
【請求項３０】
前記ダミー膜が、前記第１絶縁膜、前記第２絶縁膜、及び前記第１電極膜の何れの材料とも異なる材料で構成されており、
前記第５工程が、エッチング法によって当該ダミー膜のみを、前記第１絶縁膜、前記第２絶縁膜、及び前記第１電極膜に対して選択的に除去する工程を有することを特徴とする請求項２９に記載の製造方法。
【請求項３１】
前記第６工程が、前記第２開口部内に位置する前記下部電極上面を酸化させることによって前記可変抵抗体を形成する工程を有することを特徴とする請求項２９又は請求項３０に記載の製造方法。
【請求項３２】
請求項６に記載の可変抵抗素子の製造方法であって、
基板上に電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である複数の下部電極を形成する第１工程と、
隣接する２つの前記下部電極の夫々に対して共通して開口し、各前記下部電極夫々の少なくとも一部の上面まで到達するように貫通された第１開口部を有する第１絶縁膜を堆積する第２工程と、
導電性材料を堆積して第１突起電極物用電極膜を積層するとともに、当該第１突起電極物用電極膜の加工を行って、前記下部電極の少なくとも一部領域に接触するとともに前記第１開口部の内壁に沿って上方に延伸する前記第１突起電極物を形成する第３工程と、
第１充填絶縁膜を堆積した後、加工を行って当該第１充填絶縁膜によって前記第１開口部内を充填する第４工程と、
前記第１突起電極物の先端部分に前記可変抵抗体を形成する第５工程と、
前記第１絶縁膜、前記第１充填絶縁膜、及び前記可変抵抗体の上部領域に、少なくとも一部の前記可変抵抗体上面まで到達するように貫通された開口部であって、上面から見て前記下部電極が延伸する第１方向と交差する第２方向に延伸する第２開口部を有する第２絶縁膜を堆積する第６工程と、
導電性材料を堆積して第２突起電極物用電極膜を積層するとともに、当該第２突起電極物用電極膜の加工を行って、前記第２開口部の内壁に沿って上方に延伸する前記第２突起電極物を形成する第７工程と、
第２充填絶縁膜を堆積した後、加工を行って当該第２充填絶縁膜によって前記第２開口部内を充填する第８工程と、
電極材料を堆積して第２電極膜を積層した後、前記第２突起電極物の上面と接触するとともに前記第２方向に延伸するように加工を行って、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第９工程と、を有することを特徴とする製造方法。
【請求項３３】
請求項６に記載の可変抵抗素子の製造方法であって、
基板上に電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である複数の下部電極を形成する第１工程と、
隣接する２つの前記下部電極の夫々に対して共通して開口し、各前記下部電極夫々の少なくとも一部の上面まで到達するように貫通された第１開口部を有する第１絶縁膜を堆積する第２工程と、
導電性材料を堆積して第１突起電極物用電極膜を積層するとともに、当該第１突起電極物用電極膜の加工を行って、前記下部電極の少なくとも一部領域に接触するとともに前記第１開口部の内壁に沿って上方に延伸する前記第１突起電極物を形成する第３工程と、
第１充填絶縁膜を堆積した後、加工を行って当該第１充填絶縁膜によって前記第１開口部内を充填する第４工程と、
前記第１絶縁膜、前記第１充填絶縁膜、及び前記可変抵抗体の上部領域に、少なくとも一部の前記可変抵抗体上面まで到達するように貫通された開口部であって、上面から見て前記下部電極が延伸する第１方向と交差する第２方向に延伸する第２開口部を有する第２絶縁膜を堆積する第５工程と、
前記第２開口部内に位置する前記突起電極物の先端部分に前記可変抵抗体を形成する第６工程と、
導電性材料を堆積して第２突起電極物用電極膜を積層するとともに、当該第２突起電極物用電極膜の加工を行って、前記第２開口部の内壁に沿って上方に延伸する前記第２突起電極物を形成する第７工程と、
第２充填絶縁膜を堆積した後、加工を行って当該第２充填絶縁膜によって前記第２開口部内を充填する第８工程と、
電極材料を堆積して第２電極膜を積層した後、前記第２突起電極物の上面と接触するとともに前記第２方向に延伸するように加工を行って、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第９工程と、を有することを特徴とする製造方法。
【請求項３４】
請求項８に記載の可変抵抗素子の製造方法であって、
基板上に前記下地絶縁膜を堆積した後、当該下地絶縁膜上に導電性材料を堆積して突起電極物用電極膜を積層する第１工程と、
前記突起電極物用電極膜上に電極材料を堆積して第１電極膜を積層し、その後、当該第１電極膜上に第１絶縁膜を堆積し、前記第１電極膜及び前記第１絶縁膜の加工を行うことで、前記２つの電極のうち下部領域に形成される電極である下部電極を形成する第２工程と、
第２絶縁膜を堆積し、当該第２絶縁膜の加工を行うことで前記下部電極の外側側壁及び前記第１絶縁膜の外側側壁に沿って側壁膜を形成する第３工程と、
前記下部電極の少なくとも一部領域に接触するとともに前記下地絶縁膜の上面に沿って延伸する前記突起電極物を形成する第４工程と、
前記突起電極物の先端部分に前記可変抵抗体を形成する第５工程と、
電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第６工程と、を有することを特徴とする製造方法。
【請求項３５】
前記第４工程が、前記下部電極の下層領域、及び前記側壁膜の下層領域以外に位置する前記突起電極物用電極膜を除去することにより、前記突起電極物を形成する工程を有することを特徴とする請求項３４に記載の製造方法。
【請求項３６】
請求項８に記載の可変抵抗素子の製造方法であって、
基板上に前記下地絶縁膜を堆積した後、当該下地絶縁膜上に導電性材料を堆積して突起電極物用電極膜を積層する第１工程と、
前記突起電極物用電極膜上にダミー膜を堆積し、前記突起電極物用電極膜及び前記ダミー膜の加工を行うことで、前記下地絶縁膜の上面に沿って延伸する前記突起電極物を形成する第２工程と、
前記突起電極物の先端部分に前記可変抵抗体を形成する第３工程と、
電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である下部電極を前記突起電極物に接触して形成する第４工程と、
前記下部電極の上部領域に第１絶縁膜を堆積した後、当該第１絶縁膜の加工を行い、前記ダミー膜を除去することで前記突起電極物の上面が露出する開口部を形成する第５工程と、
少なくとも前記下部電極の側面を含む領域に第２絶縁膜を成膜する第６工程と、
前記第２絶縁膜の外側領域、前記第１絶縁膜の上部領域、及び前記突起電極物の上部領域に電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第７工程と、を有することを特徴とする製造方法。
【請求項３７】
前記ダミー膜が、前記第１絶縁膜、前記突起電極物用電極膜、及び前記第１電極膜の何れの材料とも異なる材料で構成されており、
前記第５工程が、エッチング法によって当該ダミー膜のみを、前記第１絶縁膜、前記突起電極物用電極膜、及び前記第１電極膜に対して選択的に除去する工程を有することを特徴とする請求項３６に記載の製造方法。
【請求項３８】
前記突起電極物を形成後、少なくとも前記突起電極物上に可変抵抗体材料を堆積して可変抵抗体膜を積層することで前記可変抵抗体を形成する工程を有することを特徴とする請求項２０〜請求項２２、請求項２５〜請求項２９、及び請求項３４〜請求項３７の何れか１項に記載の製造方法。
【請求項３９】
前記突起電極物を形成後、前記突起電極物の露出部分を酸化させることによって前記可変抵抗体を形成する工程を有することを特徴とする請求項２０〜請求項３０、及び請求項３２〜請求項３７の何れか１項に記載の製造方法。
【請求項４０】
前記突起電極物が窒化チタンであることを特徴とする請求項２０〜請求項３９の何れか１項に記載の製造方法。
【請求項４１】
前記可変抵抗体が酸化チタン又は酸窒化チタンであることを特徴とする請求項２０〜請求項４０の何れか１項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一方の電極と他方の電極と可変抵抗体とを備え、前記可変抵抗体が前記一方の電極と前記他方の電極とに挟持された領域に存し、両電極間に電圧パルスを印加することにより電気抵抗が変化する可変抵抗素子とその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
【０００３】
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図４２に示す。
【０００４】
図４２に示されるように、従来構成の可変抵抗素子は、下部電極２０３と可変抵抗体２０２と上部電極２０１とが順に積層された構造となっており、上部電極２０１及び下部電極２０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。
【０００５】
この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセルそれぞれを行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ／１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ／１Ｒ型メモリセルの構成例を図４３に示す。
【０００６】
図４３は１Ｔ／１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。又、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。
【０００７】
又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ２０６に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ２０７に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ２０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ２０４内の特定のメモリセルへの書込み、消去及び読み出し動作の為の特定のビット線、ワード線及びソース線が選択される構成である。
【０００８】
図４４は、図４３におけるメモリセルアレイ２０４を構成する一メモリセルの断面模式図である。本構成では、選択トランジスタＴと可変抵抗素子Ｒとでひとつのメモリセルを形成している。選択トランジスタＴは、ゲート絶縁膜２１３、ゲート電極２１４、及びドレイン拡散層領域２１５とソース拡散層領域２１６から構成されており、素子分離領域２１２を形成した半導体基板２１１の上面に形成される。又、可変抵抗素子Ｒは、下部電極２１８と可変抵抗体２１９と上部電極２２０とから構成されている。尚、本実施形態では、可変抵抗体２１９を下部電極２１８と上部電極２２０の間に配置した開口部内に配する構造としているが、図４２に示すようにこれを上から順次ひな段型の構造としても良い。
【０００９】
又、トランジスタＴのゲート電極２１４がワード線を構成しており、ソース線配線２２４はコンタクトプラグ２２２を介してトランジスタＴのソース拡散層領域２１６と電気的に接続している。又、ビット線配線２２３はコンタクトプラグ２２１を介して可変抵抗素子Ｒの上部電極２２０と電気的に接続している一方で、可変抵抗素子Ｒの下部電極２１８はコンタクトプラグ２１７を介してトランジスタＴのドレイン拡散層領域２１５と電気的に接続している。
【００１０】
このように選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。
【００１１】
図４５は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、又他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ２３３に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ２３２に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ２３１内の特定のメモリセルへの書込み、消去及び読み出し動作の為の特定のビット線及びワード線が選択される構成である。
【００１２】
図４６は図４５におけるメモリセルアレイ２３１を構成するメモリセルの一例を示す斜視構造模式図である。図４６に示されるように、上部電極配線２４３と下部電極配線２４１とがそれぞれ交差するように配列されており、これらの一方がビット線を形成し、他方がワード線を形成する。又、各電極の交点（通常、「クロスポイント」と呼称される）に可変抵抗体２４２を配した構造となっている。図４６の例では便宜上、上部電極２４３と可変抵抗体２４２を同じ形状に加工しているが、可変抵抗体２４２のスイッチング動作に対して電気的に寄与する部分は上部電極２４３と下部電極２４１の交差するクロスポイントの領域になる。
【００１３】
尚、上記図４４中の可変抵抗体２１９或いは図４６中の可変抵抗体２４２に利用される可変抵抗体材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ  ＬｉｕやＡｌｅｘ  Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）膜が用いられている。
【００１４】
又、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び特許文献２などから知られている。このうち、ＮｉＯを用いたスイッチング動作の現象が非特許文献３に詳細に報告されている。
【００１５】
【特許文献１】米国特許第６２０４１３９号明細書
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
【非特許文献２】Ｈ．Ｐａｇｎｉａほか、“Ｂｉｓｔａｂｌｅ  Ｓｗｉｔｃｈｉｎｇ  ｉｎ  Ｅｌｅｃｔｒｏｆｏｒｍｅｄ  Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ  Ｄｅｖｉｃｅｓ”，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年
【特許文献２】特表２００２−５３７６２７号公報
【非特許文献３】Ｂａｅｋ，Ｉ．Ｇ．ほか、“Ｈｉｇｈｌｙ  Ｓｃａｌａｂｌｅ  Ｎｏｎ−ｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔｉｖｅ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  Ｓｉｍｐｌｅ  Ｂｉｎａｒｙ  Ｏｘｉｄｅ  Ｄｒｉｖｅｎ  ｂｙ  Ａｓｙｍｍｅｔｒｉｃ  Ｕｎｉｐｏｌａｒ  Ｖｏｌｔａｇｅ  Ｐｕｌｓｅｓ”，ＩＥＤＭ  ０４，ｐｐ．５８７−５９０，２００４年
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、上述した不揮発性記憶装置の情報の書き換え動作の際に、即ち、上部電極と下部電極の間に電気的パルスを印加して可変抵抗体の抵抗を所定の抵抗値に到達させるまでの間に、可変抵抗素子Ｒには過渡電流が流れる。この電流は、抵抗の変化方向によって、書込電流或いは消去電流と称される。例えば、可変抵抗体の材料として遷移金属元素の酸化物を用いた場合、ＮｉＯを用いた非特許文献３では、０．３×０．７μｍ２の電極面積で、書込電流及び消去電流は１ｍＡ程度であると報告されている。この電流の多寡は可変抵抗体の電気的に寄与する領域の面積に応じているので、当該面積を縮小すれば書込電流及び消去電流を抑制することができ、不揮発性記憶装置としての消費電流を抑制することができる。
【００１７】
又、一般に可変抵抗体の結晶性が良いと安定したスイッチング動作のメモリ素子を再現性良く達成できるが、この結晶性の向上は可変抵抗体の抵抗値を相対的に下げてしまう。可変抵抗体の抵抗値は可変抵抗体の電気的に寄与する領域の面積に反比例するので、当該面積が大きいと可変抵抗素子Ｒの抵抗は小さくなる。この場合、１Ｔ／１Ｒ型のメモリセルでは、制御トランジスタＴのオン抵抗よりも可変抵抗素子Ｒの抵抗が著しく小さくなると、可変抵抗体に十分な電圧が印加されず、書き込みがなされない等の問題が発生する。又１Ｒ型のメモリセルでも、選択されたビット配線若しくはワード配線に接続された非選択セルに流れる寄生電流が大きくなり、当該配線に供給される電圧が不十分となり書き込みがなされないという同様の問題が発生する。
【００１８】
従って、可変抵抗体の電気的に寄与する領域の面積を小さくできれば、消費電流を抑制でき、かつ書込不能とならない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。しかしながら、上述した従来のメモリセルにおいては、可変抵抗体の電気的に寄与する領域の面積は、例えば１Ｔ／１Ｒ型のメモリセルでは図４４の可変抵抗体２１９部分の面積若しくは図４２の上部電極２０１のサイズで、１Ｒ型のメモリセルでは図４６上部電極配線２４３と下部電極配線２４１とが交差するクロスポイント領域の面積で規定される。従って、可変抵抗体の電気的に寄与する領域の面積はこれら電極等の加工可能面積に制約されるので、縮小化の上でその達成できうる面積には制限がある。
【００１９】
本発明は、上記の問題に鑑みてなされたものであり、可変抵抗体の電気的に寄与する領域の面積が上部電極若しくは下部電極等で規定される面積よりも微細な面積である構造の可変抵抗素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するため、本発明に係る可変抵抗素子は、２つの電極間に可変抵抗体を設けてなり、前記２つの電極間に電圧パルスを印加することにより、前記２つの電極間の電気抵抗が変化する可変抵抗素子であって、前記２つの電極のうちの何れか一方の電極と接触するとともに、他方の電極に向かって延伸する突起電極物を有し、前記可変抵抗体が、前記突起電極物と前記他方の電極との間に形成されることを第１の特徴とする。
【００２１】
本発明に係る可変抵抗素子の上記第１の特徴構成によれば、２つの電極のうちの何れか一方の電極と接触した突起電極物を備え、この突起電極物が他方の電極に向かって延伸し、更にその先端部分に可変抵抗体を設け、この可変抵抗体を介して他方の電極と接続される構成である。このため、可変抵抗体の電気的に寄与する領域の面積を、製造プロセスで規定される加工可能面積よりも小さくすることができる。尚、上記突起電極物は、露光技術で制約される微細化にのみ頼ること無く、自己整合的なプロセスによって微細な領域面積で形成することができる。これによって、書込時、消去時の消費電流を低減することができ、低抵抗による書込み不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く形成できる。
【００２２】
又、本発明に係る可変抵抗素子は、上記第１の特徴構成に加えて、前記突起電極物が、前記２つの電極の層間に形成される絶縁膜の側壁に沿って延伸する構造であって、前記他方の電極に対して環状、又は分離された線状に突出して形成されることを第２の特徴とする。
【００２３】
又、本発明に係る可変抵抗素子は、上記第１の特徴構成に加えて、前記突起電極物が、前記２つの電極の層間に形成される絶縁膜の側壁に沿って延伸する構造であって、前記他方の電極に対して一本の線状に突出して形成されることを第３の特徴とする。
【００２４】
又、本発明に係る可変抵抗素子は、上記第２又は第３の特徴構成に加えて、前記絶縁膜が、前記２つの電極のうち下部領域に形成される電極である下部電極上面の全面若しくは一部を露出する開口部を有し、前記開口部の内側側壁に沿って前記突起電極物が延伸することを第４の特徴とする。
【００２５】
又、本発明に係る可変抵抗素子は、上記第２又は第３の特徴構成に加えて、前記２つの電極のうち下部領域に形成される電極である下部電極上部に前記絶縁膜を有し、前記絶縁膜の外側側壁に沿って前記突起電極物が延伸することを第５の特徴とする。
【００２６】
又、本発明に係る可変抵抗素子は、上記第１の特徴構成に加えて、前記２つの電極のうちの何れか一方の電極と接触するとともに、前記２つの電極の層間に形成される第１絶縁膜の側壁に沿って、前記２つの電極のうちの他方の電極に向かって延伸する第１突起電極物と、前記他方の電極に接触するとともに、前記２つの電極の層間に形成される第２絶縁膜の側壁に沿って前記一方の電極に向かって延伸する第２突起電極物と、を有し、前記可変抵抗体が、前記第１突起電極物と前記第２突起電極物の間に形成されることを第６の特徴とする。
【００２７】
又、本発明に係る可変抵抗素子は、上記第１〜第６の何れか一の特徴構成に加えて、前記２つの電極のうち下部領域に形成される電極である下部電極が、半導体基板上に形成された拡散層であることを第７の特徴とする。
【００２８】
又、本発明に係る可変抵抗素子は、上記第１の特徴構成に加えて、基板表面と平行に成膜される下地絶縁膜を有し、前記下地絶縁膜の上面に沿って前記突起電極物が形成されるとともに、当該突起電極物の上面に、前記２つの電極のうちの何れか一方の電極が形成され、前記２つの電極のうちの他方の電極が、前記下地絶縁膜の上面に形成され、前記可変抵抗体が、前記突起電極物と前記他方の電極との間に形成されることを第８の特徴とする。
【００２９】
又、本発明に係る可変抵抗素子は、上記第１〜第８の何れか一の特徴構成に加えて、前記突起電極物が、遷移金属、若しくは遷移金属元素の窒化物で形成されることを第９の特徴とする。
【００３０】
又、本発明に係る可変抵抗素子は、上記第９の特徴構成に加えて、前記突起電極物が窒化チタンであることを第１０の特徴とする。
【００３１】
本発明に係る可変抵抗素子の上記第１０の特徴構成によれば、前記突起電極物として従来から半導体プロセスで汎用的に用いられてきたチタン系材料が利用できるため、プロセスの組み立てが容易になる。
【００３２】
又、本発明に係る可変抵抗素子は、上記第１〜第１０の何れか一の特徴構成に加えて、前記可変抵抗体が前記突起電極物の一部を酸化させることで形成されることを第１１の特徴とする。
【００３３】
本発明に係る可変抵抗素子の上記第１１の特徴構成によれば、半導体の製造プロセスでは一般的な工程である酸化の熱処理工程によって可変抵抗体膜を形成することができるため、当該成膜のために特別の装置を必要とせず既存の装置で実現可能である。
【００３４】
又、上記目的を達成するため、本発明に係る可変抵抗素子は、２つの電極間に可変抵抗体を設けてなり、前記２つの電極間に電圧パルスを印加することにより、前記２つの電極間の電気抵抗が変化する可変抵抗素子であって、前記可変抵抗体と前記２つの電極のうちの少なくとも一方の電極との接触面の線幅が、何れの電極の線幅よりも細く形成されていることを第１２の特徴とする。
【００３５】
又、上記目的を達成するため、本発明に係る可変抵抗素子は、２つの電極間に可変抵抗体を設けてなり、前記２つの電極間に電圧パルスを印加することにより、前記２つの電極間の電気抵抗が変化する可変抵抗素子であって、前記可変抵抗体と前記２つの電極のうちの少なくとも一方の電極との接触面の線幅が、何れの電極の膜厚値よりも小さい寸法の線幅で形成されていることを第１３の特徴とする。
【００３６】
本発明に係る可変抵抗素子の上記第１２又は第１３の特徴構成によれば、可変抵抗体の電気的に寄与する領域の面積を、製造プロセスで規定される加工可能面積よりも小さくすることができる。
【００３７】
又、本発明に係る可変抵抗素子は、上記第１２又は第１３の特徴構成に加えて、前記可変抵抗体と前記２つの電極のうちの少なくとも一方の電極との接触面の形状が環状又は分離された線状であることを第１４の特徴とする。
【００３８】
又、本発明に係る可変抵抗素子は、上記第１２又は第１３の特徴構成に加えて、前記可変抵抗体と前記２つの電極のうちの少なくとも一方の電極との接触面の形状が一本の線状であることを第１５の特徴とする。
【００３９】
又、本発明に係る可変抵抗素子は、上記第１２〜第１５の何れか一の特徴構成に加えて、１つの可変抵抗素子あたりの前記可変抵抗体の平面形状が環状又は分離された線状であることを第１６の特徴とする。
【００４０】
本発明に係る可変抵抗素子の上記第１６の特徴構成によれば、可変抵抗体の電気的に寄与する領域の面積を、製造プロセスで規定される加工可能面積よりも小さくすることができる。
【００４１】
又、本発明に係る可変抵抗素子は、上記第１２〜第１５の何れか一の何れか一の特徴構成に加えて、１つの可変抵抗素子あたりの前記可変抵抗体の平面形状が一本の線状であることを第１７の特徴とする。
【００４２】
又、本発明に係る可変抵抗素子は、上記第１〜第１７の何れか一の特徴構成に加えて、前記可変抵抗体が、遷移金属元素の酸化物、若しくは遷移金属の酸窒化物で形成されることを第１８の特徴とする。
【００４３】
又、本発明に係る可変抵抗素子は、上記第１８の特徴構成に加えて、前記可変抵抗体が、酸化チタン、若しくは酸窒化チタンであることを第１９の特徴とする。
【００４４】
本発明に係る可変抵抗素子の上記第１９の特徴構成によれば、前記可変抵抗体として従来から半導体プロセスで汎用的に用いられてきたチタン系材料が利用できるため、プロセスの組み立てが容易になる。
【００４５】
又、上記目的を達成するため、本発明に係る可変抵抗素子の製造方法は、上記第１の特徴構成、又は第２の特徴構成を有する可変抵抗素子の製造方法であって、基板上に電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である下部電極を形成する第１工程と、前記下部電極の上部領域に当該下部電極の電極面まで到達する開口部を有する第１絶縁膜を形成する第２工程と、前記下部電極の少なくとも一部領域に接触するとともに、前記第２工程で形成された前記開口部の内側側壁に沿って上方に延伸する突起電極物を形成する第３工程と、前記突起電極物の先端部分に前記可変抵抗体を形成する第４工程と、電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第５工程と、を有することを第１の特徴とする。
【００４６】
本発明に係る可変抵抗素子の製造方法の上記第１の特徴によれば、下部電極より上部電極の方向に延伸した突起電極物の先端部分に可変抵抗体を形成し、当該可変抵抗体を介して突起電極物と上部電極とが接続される。即ち、可変抵抗体の電気的に寄与する領域の面積が縮小化された可変抵抗素子を製造することができる。
【００４７】
尚、前記第１工程が、前記下部電極を構成する前記第１電極膜を堆積する工程と、前記第１電極膜上に第２絶縁膜を堆積する工程と、前記第１電極膜及び前記第２絶縁膜の加工を行う工程と、を有するものとしても構わない。
【００４８】
又、前記第２工程が、前記第１絶縁膜を堆積する工程と、前記第２絶縁膜の上面が露出するまで前記第１絶縁膜を平滑化する工程と、前記第２絶縁膜の一部又は全部を除去することで、前記第１絶縁膜内に前記下部電極の電極面まで到達するように貫通された前記開口部を形成する工程と、を有するものとしても構わない。
【００４９】
又、本発明に係る可変抵抗素子の製造方法は、上記第１の特徴に加えて、前記第３工程が、前記開口部及び前記第１絶縁膜上に導電性材料を堆積して突起電極物用電極膜を形成する工程と、前記突起電極物用電極膜上に第３絶縁膜を堆積する工程と、前記突起電極物用電極膜の上面が露出するまで前記第３絶縁膜を除去する工程と、前記開口部の上部領域以外の領域に積層された前記突起電極物用電極膜を除去することで、前記下部電極と接触された前記突起電極物を前記開口部内に形成する工程と、を有することを第２の特徴とする。
【００５０】
又、本発明に係る可変抵抗素子の製造方法は、上記第１の特徴に加えて、前記第３工程が、前記開口部内及び前記第１絶縁膜上に導電性材料を堆積して突起電極物用電極膜を形成する第６工程と、前記第１絶縁膜上に積層された前記突起電極物用電極膜を除去することで前記開口部側壁に前記突起電極物を形成する工程と、を有することを第３の特徴とする。
【００５１】
又、本発明に係る可変抵抗素子の製造方法は、上記第３の特徴に加えて、前記第６工程が、前記開口部内に前記突起電極物用電極膜を積層する際、前記下部電極上面に近づくにつれ前記突起電極物用電極膜の膜厚を薄くさせることを第４の特徴とする。
【００５２】
又、本発明に係る可変抵抗素子の製造方法は、上記第４の特徴に加えて、前記第４工程が、前記開口部及び前記第１絶縁膜上に第３絶縁膜を形成する工程を有し、前記第３絶縁膜を形成する工程の過程において、前記第３工程において前記開口部側壁に形成された前記突起電極物のうち、前記下部電極上面近傍に形成される膜厚が薄い領域の前記突起電極物が酸化されることで、当該箇所に前記可変抵抗体が形成されることを第５の特徴とする。
【００５３】
又、上記目的を達成するため、本発明に係る可変抵抗素子の製造方法は、上記第１の特徴構成、又は第２の特徴構成を有する可変抵抗素子の製造方法であって、基板上に前記２つの電極のうち下部領域に形成される電極である下部電極を構成する前記第１電極膜を堆積し、その後当該第１電極膜上に第１絶縁膜を堆積し、前記第１電極膜及び前記第１絶縁膜の加工を行うことで、前記下部電極を形成する第１工程と、前記下部電極の少なくとも一部領域に接触するとともに、前記下部電極の外側側壁及び前記第１絶縁膜の外側側壁に沿って上方に延伸する突起電極物を形成する第２工程と、前記突起電極物の先端部分に前記可変抵抗体を形成する第３工程と、電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第４工程と、を有することをを第６の特徴とする。
【００５４】
本発明に係る可変抵抗素子の製造方法の上記第６の特徴によれば、下部電極より上部電極の方向に延伸した突起電極物の先端部分に可変抵抗体を形成し、当該可変抵抗体を介して突起電極物と上部電極とが接続される。即ち、可変抵抗体の電気的に寄与する領域の面積が縮小化された可変抵抗素子を製造することができる。
【００５５】
又、本発明に係る可変抵抗素子の製造方法は、上記第６の特徴に加えて、前記第２工程が、前記第１絶縁膜の上面を含む全面に導電性材料を堆積して突起電極物用電極膜を形成する工程と、前記第１電極膜の外側側壁及び前記第１絶縁膜の外側側壁以外の領域に形成された前記突起電極物用電極膜を除去することで、前記突起電極物を前記第１電極膜の外側側壁及び前記第１絶縁膜の外側側壁に形成する工程と、を有することを第７の特徴とする。
【００５６】
又、本発明に係る可変抵抗素子の製造方法は、上記第６又は第７の特徴に加えて、前記第３工程が、前記第１絶縁膜の上面を含む全面に第２絶縁膜を堆積する工程と、前記突起電極物用電極膜の上面が露出するまで前記第２絶縁膜を平滑化する工程と、を有することを第８の特徴とする。
【００５７】
又、上記目的を達成するため、本発明に係る可変抵抗素子の製造方法は、上記第３の特徴構成を有する可変抵抗素子の製造方法であって、基板上に電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である下部電極を複数形成する第１工程と、隣接する２つの前記下部電極の夫々に対して共通して開口し、各前記下部電極夫々の少なくとも一部の上面まで到達するように貫通された開口部を有する第１絶縁膜を堆積する第２工程と、導電性材料を堆積して突起電極物用電極膜を積層するとともに、当該突起電極物用電極膜の加工を行って、前記下部電極の少なくとも一部領域に接触するとともに前記開口部の内壁に沿って上方に延伸する突起電極物を形成する第３工程と、第２絶縁膜を堆積した後、加工を行って前記開口部内を充填する第４工程と、前記突起電極物の先端部分に前記可変抵抗体を形成する第５工程と、電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第６工程と、を有することを第９の特徴とする。
【００５８】
又、上記目的を達成するため、本発明に係る可変抵抗素子の製造方法は、上記第３の特徴構成を有する可変抵抗素子の製造方法であって、基板上に電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である下部電極を複数形成する第１工程と、隣接する２つの前記下部電極の夫々に対して共通して開口し、各前記下部電極夫々の少なくとも一部の上面まで到達するように貫通された第１開口部を有する第１絶縁膜を堆積する第２工程と、ダミー膜材料を堆積して加工を行うことで、前記下部電極の一部領域に接触するとともに前記第１開口部の内壁に沿って上方に延伸するダミー膜を形成する第３工程と、第２絶縁膜を堆積した後、加工を行って当該第２絶縁膜によって前記第１開口部内を充填する第４工程と、前記ダミー膜を除去することで、前記下部電極の上面の一部が露出するように第２開口部を形成する第５工程と、前記第２開口部内に前記可変抵抗体及び前記突起電極物を形成する第６工程と、電極材料を堆積して第２電極膜を積層することで、前記第２開口部内に突起状の電極を有する前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第７工程と、を有することを第１０の特徴とする。
【００５９】
本発明に係る可変抵抗素子の製造方法の上記第９又は第１０の特徴によれば、下部電極より上部電極の方向に線状に延伸した突起電極物の先端部分に可変抵抗体を形成し、当該可変抵抗体を介して突起電極物と上部電極とが接続される。即ち、可変抵抗体の電気的に寄与する領域の面積が縮小化された可変抵抗素子を製造することができる。
【００６０】
又、本発明に係る可変抵抗素子の製造方法は、上記第１０の特徴に加えて、前記ダミー膜が、前記第１絶縁膜、前記第２絶縁膜、及び前記第１電極膜の何れの材料とも異なる材料で構成されており、前記第５工程が、エッチング法によって当該ダミー膜のみを、前記第１絶縁膜、前記第２絶縁膜、及び前記第１電極膜に対して選択的に除去する工程を有することを第１１の特徴とする。
【００６１】
又、本発明に係る可変抵抗素子の製造方法は、上記第１０又は第１１の特徴に加えて、前記第６工程が、前記第２開口部内に位置する前記下部電極上面を酸化させることによって前記可変抵抗体を形成する工程を有することを第１２の特徴とする。
【００６２】
又、上記目的を達成するため、本発明に係る可変抵抗素子の製造方法は、上記第６の特徴構成を有する可変抵抗素子の製造方法であって、基板上に電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である複数の下部電極を形成する第１工程と、隣接する２つの前記下部電極の夫々に対して共通して開口し、各前記下部電極夫々の少なくとも一部の上面まで到達するように貫通された第１開口部を有する第１絶縁膜を堆積する第２工程と、導電性材料を堆積して第１突起電極物用電極膜を積層するとともに、当該第１突起電極物用電極膜の加工を行って、前記下部電極の少なくとも一部領域に接触するとともに前記第１開口部の内壁に沿って上方に延伸する前記第１突起電極物を形成する第３工程と、第１充填絶縁膜を堆積した後、加工を行って当該第１充填絶縁膜によって前記第１開口部内を充填する第４工程と、前記第１突起電極物の先端部分に前記可変抵抗体を形成する第５工程と、前記第１絶縁膜、前記第１充填絶縁膜、及び前記可変抵抗体の上部領域に、少なくとも一部の前記可変抵抗体上面まで到達するように貫通された開口部であって、上面から見て前記下部電極が延伸する第１方向と交差する第２方向に延伸する第２開口部を有する第２絶縁膜を堆積する第６工程と、導電性材料を堆積して第２突起電極物用電極膜を積層するとともに、当該第２突起電極物用電極膜の加工を行って、前記第２開口部の内壁に沿って上方に延伸する前記第２突起電極物を形成する第７工程と、第２充填絶縁膜を堆積した後、加工を行って当該第２充填絶縁膜によって前記第２開口部内を充填する第８工程と、電極材料を堆積して第２電極膜を積層した後、前記第２突起電極物の上面と接触するとともに前記第２方向に延伸するように加工を行って、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第９工程と、を有することを第１３の特徴とする。
【００６３】
又、上記目的を達成するため、本発明に係る可変抵抗素子の製造方法は、上記第６の特徴構成を有する可変抵抗素子の製造方法であって、基板上に電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である複数の下部電極を形成する第１工程と、隣接する２つの前記下部電極の夫々に対して共通して開口し、各前記下部電極夫々の少なくとも一部の上面まで到達するように貫通された第１開口部を有する第１絶縁膜を堆積する第２工程と、導電性材料を堆積して第１突起電極物用電極膜を積層するとともに、当該第１突起電極物用電極膜の加工を行って、前記下部電極の少なくとも一部領域に接触するとともに前記第１開口部の内壁に沿って上方に延伸する前記第１突起電極物を形成する第３工程と、第１充填絶縁膜を堆積した後、加工を行って当該第１充填絶縁膜によって前記第１開口部内を充填する第４工程と、前記第１絶縁膜、前記第１充填絶縁膜、及び前記可変抵抗体の上部領域に、少なくとも一部の前記可変抵抗体上面まで到達するように貫通された開口部であって、上面から見て前記下部電極が延伸する第１方向と交差する第２方向に延伸する第２開口部を有する第２絶縁膜を堆積する第５工程と、前記第２開口部内に位置する前記突起電極物の先端部分に前記可変抵抗体を形成する第６工程と、導電性材料を堆積して第２突起電極物用電極膜を積層するとともに、当該第２突起電極物用電極膜の加工を行って、前記第２開口部の内壁に沿って上方に延伸する前記第２突起電極物を形成する第７工程と、第２充填絶縁膜を堆積した後、加工を行って当該第２充填絶縁膜によって前記第２開口部内を充填する第８工程と、電極材料を堆積して第２電極膜を積層した後、前記第２突起電極物の上面と接触するとともに前記第２方向に延伸するように加工を行って、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第９工程と、を有することを第１４の特徴とする。
【００６４】
本発明に係る可変抵抗素子の製造方法の上記第１３又は第１４の特徴によれば、下部電極より上部電極の方向に線状に延伸した第１突起電極物と、上部電極より下部電極の方向に線状に延伸した第２突起電極物とが、可変抵抗体を介して電気的に接続される。即ち、可変抵抗体の電気的に寄与する領域の面積が縮小化された可変抵抗素子を製造することができる。
【００６５】
又、上記目的を達成するため、本発明に係る可変抵抗素子の製造方法は、上記第８の特徴構成を有する可変抵抗素子の製造方法であって、基板上に前記下地絶縁膜を堆積した後、当該下地絶縁膜上に導電性材料を堆積して突起電極物用電極膜を積層する第１工程と、前記突起電極物用電極膜上に電極材料を堆積して第１電極膜を積層し、その後、当該第１電極膜上に第１絶縁膜を堆積し、前記第１電極膜及び前記第１絶縁膜の加工を行うことで、前記２つの電極のうち下部領域に形成される電極である下部電極を形成する第２工程と、第２絶縁膜を堆積し、当該第２絶縁膜の加工を行うことで前記下部電極の外側側壁及び前記第１絶縁膜の外側側壁に沿って側壁膜を形成する第３工程と、前記下部電極の少なくとも一部領域に接触するとともに前記下地絶縁膜の上面に沿って延伸する前記突起電極物を形成する第４工程と、前記突起電極物の先端部分に前記可変抵抗体を形成する第５工程と、電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第６工程と、を有することを第１５の特徴とする。
【００６６】
本発明に係る可変抵抗素子の製造方法の上記第１５の特徴によれば、一方の電極より他方の電極の方向に下地絶縁膜上を線状に延伸した突起電極物の先端部分に可変抵抗体を形成し、当該可変抵抗体を介して突起電極物と当該他方の電極とが接続される。即ち、可変抵抗体の電気的に寄与する領域の面積が縮小化された可変抵抗素子を製造することができる。
【００６７】
又、本発明に係る可変抵抗素子の製造方法は、上記第１５の特徴に加えて、前記第４工程が、前記下部電極の下層領域、及び前記側壁膜の下層領域以外に位置する前記突起電極物用電極膜を除去することにより、前記突起電極物を形成する工程を有することを第１６の特徴とする。
【００６８】
又、上記目的を達成するため、本発明に係る可変抵抗素子の製造方法は、上記第８の特徴構成を有する可変抵抗素子の製造方法であって、基板上に前記下地絶縁膜を堆積した後、当該下地絶縁膜上に導電性材料を堆積して突起電極物用電極膜を積層する第１工程と、前記突起電極物用電極膜上にダミー膜を堆積し、前記突起電極物用電極膜及び前記ダミー膜の加工を行うことで、前記下地絶縁膜の上面に沿って延伸する前記突起電極物を形成する第２工程と、前記突起電極物の先端部分に前記可変抵抗体を形成する第３工程と、電極材料を堆積して第１電極膜を積層することで、前記２つの電極のうち下部領域に形成される電極である下部電極を前記突起電極物に接触して形成する第４工程と、前記下部電極の上部領域に第１絶縁膜を堆積した後、当該第１絶縁膜の加工を行い、前記ダミー膜を除去することで前記突起電極物の上面が露出する開口部を形成する第５工程と、少なくとも前記下部電極の側面を含む領域に第２絶縁膜を成膜する第６工程と、前記第２絶縁膜の外側領域、前記第１絶縁膜の上部領域、及び前記突起電極物の上部領域に電極材料を堆積して第２電極膜を積層することで、前記２つの電極のうち上部領域に形成される電極である上部電極を形成する第７工程と、を有することを第１７の特徴とする。
【００６９】
本発明に係る可変抵抗素子の製造方法の上記第１７の特徴によれば、一方の電極より他方の電極の方向に下地絶縁膜上を線状に延伸した突起電極物の先端部分に可変抵抗体を形成し、当該可変抵抗体を介して突起電極物と当該他方の電極とが接続される。即ち、可変抵抗体の電気的に寄与する領域の面積が縮小化された可変抵抗素子を製造することができる。
【００７０】
又、本発明に係る可変抵抗素子の製造方法は、上記第１７の特徴に加えて、前記ダミー膜が、前記第１絶縁膜、前記突起電極物用電極膜、及び前記第１電極膜の何れの材料とも異なる材料で構成されており、前記第５工程が、エッチング法によって当該ダミー膜のみを、前記第１絶縁膜、前記突起電極物用電極膜、及び前記第１電極膜に対して選択的に除去する工程を有することを第１８の特徴とする。
【００７１】
又、本発明に係る可変抵抗素子の製造方法は、上記第１〜第３、第６〜第１０、及び第１５〜第１８の何れか一の特徴に加えて、前記突起電極物を形成後、少なくとも前記突起電極物上に可変抵抗体材料を堆積して可変抵抗体膜を積層することで前記可変抵抗体を形成する工程を有することを第１９の特徴とする。
【００７２】
尚、このとき前記可変抵抗体材料をスパッタリング法又はＣＶＤ法の何れかの方法によって堆積することで前記可変抵抗体膜を積層するものとしても構わない。
【００７３】
又、本発明に係る可変抵抗素子の製造方法は、上記第１〜第１１、及び第１３〜第１８の何れか一の特徴に加えて、前記突起電極物を形成後、前記突起電極物の露出部分を酸化させることによって前記可変抵抗体を形成する工程を有することを第２０の特徴とする。
【００７４】
本発明に係る可変抵抗素子の製造方法の上記第２０の特徴によれば、突起電極物の露出部分を酸化させることで可変抵抗体が形成されるので、極めて単純な工程で可変抵抗素子が実現できる。このとき、酸化方法としては、（高温）熱酸化法のほか酸素プラズマ酸化法やオゾン酸化法などを用いることができる。
【００７５】
又、本発明に係る可変抵抗素子の製造方法は、上記第１〜第２０の何れか一の特徴に加えて、前記突起電極物が窒化チタンであることを第２１の特徴とする。
【００７６】
本発明に係る可変抵抗素子の製造方法の上記第２１の特徴構成によれば、前記突起電極物として従来から半導体プロセスで汎用的に用いられてきたチタン系材料が利用できるため、プロセスの組み立てが容易になる。
【００７７】
又、本発明に係る可変抵抗素子の製造方法は、上記第１〜第２１の何れか一の特徴に加えて、前記可変抵抗体が酸化チタン又は酸窒化チタンであることを第２２の特徴とする。
【発明の効果】
【００７８】
本発明の可変抵抗素子は、可変抵抗体と、一方の電極若しくは他方の電極の何れかの電極との接触面の形状が環状又は分離された線状であるため、可変抵抗体の電気的に寄与する領域の面積は製造プロセスで規定される加工可能面積に制約されない。これによって、可変抵抗体の電気的に寄与する領域の面積を製造プロセスで規定される加工可能面積よりも小さくすることができるので、書込時、消去時の消費電流を低減することができ、低抵抗による書込み不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く形成できる。又、本発明の可変抵抗素子の製造方法によれば、上記のような、可変抵抗体の電気的に寄与する領域の面積を製造プロセスで規定される加工可能面積よりも小さくすることができる可変抵抗素子を製造することができる。
【発明を実施するための最良の形態】
【００７９】
以下、本発明に係る可変抵抗素子（以下、適宜「本発明素子」と略称する）、及びその製造方法（以下、適宜「本発明方法」と略称する）の実施形態について図面を参照して説明する。
【００８０】
本発明素子は、上部電極と下部電極とを可変抵抗体を介して接続を行う構成であるが、何れか一方の電極と可変抵抗体との接触面積を従来構成より狭くするために、何れか一方の電極と電気的に接続される突起電極物を備える構成である。以下に、当該突起電極物の製造工程に特に焦点を当てて説明を行う。
【００８１】
＜第１の実施形態＞
本発明素子及びその製造方法の第１の実施形態（以下、適宜「本実施形態」と呼称する）について、図１〜図５を参照して説明する。
【００８２】
図１は、本実施形態の本発明素子を示した断面模式図である。図１に示すように、本実施形態における本発明素子は、下地基板５上に形成された下部電極配線１と上部電極配線４と、上下電極配線間に記憶材料体としての可変抵抗体３を有する構造であるとともに、導電性材料からなる突起電極物２が下部電極１と接続しており、突起電極物２の先端部に可変抵抗体３が形成されている。
【００８３】
このように構成される本発明素子を１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図２は１Ｒ型のメモリセルアレイを示す平面模式図である。又、図３及び図４は、本実施形態における本発明素子の製造工程を示す図であり、図３（ａ）〜図４（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図３及び図４では、図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、それぞれ左右に表示している。
【００８４】
以下に、図３及び図４を参照して本実施形態における本発明素子の製造工程についての説明を行う。
【００８５】
まず、周辺回路等（図示せず）を適宜形成した半導体基板１６上に下地絶縁膜１５を形成する。本実施形態では、膜厚１５００ｎｍの厚みでＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜１５を堆積させた後、更にその表面をいわゆるＣＭＰ法（化学的機械的研磨法：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  Ｍｅｔｈｏｄ）にて、半導体基板１６表面上のＢＰＳＧ膜１５の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、下部電極配線となる材料膜（第１電極膜）１１をその上に堆積する。本実施形態では、厚さ５ｎｍのＴｉ膜と厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。更に、下部電極配線となる材料膜１１上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法でＳｉＮ膜（第２絶縁膜）１７を１５０ｎｍ堆積する。その後、フォトリソグラフィの手法によって図２の下部電極配線ＢＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターニングしたレジスト（図示せず）をマスクとしてＳｉＮ膜１７及び下部電極配線となる材料膜１１をエッチングすることにより下部電極配線を形成する。そして、図３（ａ）に示すように、その上にＳｉＯ２膜（第１絶縁膜）１８をＣＶＤ法にて６００ｎｍ堆積する。
【００８６】
次に、図３（ｂ）に示すように、ＣＭＰ法でＳｉＯ２膜１８をＳｉＮ膜１７の表面レベルまで研磨することにより、表面を平坦化するとともにＳｉＮ膜１７表面を露出させる。平坦化方法はＣＭＰ法に限られたものではなく、スピンオン法、スピンオン法とエッチバック法の組み合わせを含む任意の適切な平坦化技術を用いても構わない。
【００８７】
次に、図３（ｃ）に示すように、ＳｉＮ膜１７をダウンストリーム型のＮＦ３プラズマを用いたドライエッチング法により、ＳｉＮ膜１７をＳｉＯ２膜１８及び下部電極配線となる材料膜１１に対して選択的に除去することにより開口部Ａを形成する。ＳｉＮ膜１７の除去方法はドライエッチング法に限られたものではなく、熱リン酸処理を含むウェットエッチング法により除去してもよい。
【００８８】
次に、図３（ｄ）に示すように、突起電極物となる材料膜の一例としてのＴｉＮ膜（突起電極物用電極膜）１２をスパッタリング法で４０ｎｍの厚みで全面に堆積する。この際、開口部Ａ内の内側側面に沿って形成されたＴｉＮ膜１２の厚みは例えば２０ｎｍとすることができる。そして、その後ＳｉＯ２膜（第３絶縁膜）１９をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。尚、ＴｉＮ膜１２は開口部Ａに沿って形成されるので、開口部Ａ内を充填することはない。
【００８９】
次に、ＣＭＰ法でＳｉＯ２膜１９をＴｉＮ膜１２の表面レベルまで研磨することにより、表面を平坦化するとともにＴｉＮ膜１２表面を露出させる。その後、図４（ｅ）に示すように、開口部Ａ以外のＳｉＯ２膜１８上のＴｉＮ膜１２をエッチバック法により除去することにより、ＴｉＮ膜からなる突起電極物１２を形成する。
【００９０】
次に、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、図４（ｆ）に示すように、ＴｉＮ膜からなる突起電極物１２の露出した先端部分を酸化させて形成した可変抵抗体の一例としてのＴｉＯ２膜１３を形成する。本実施形態では可変抵抗体をＴｉＯ２膜としたが、酸化温度、酸素濃度等の酸化条件を適宜調整することにより、可変抵抗特性を持つＴｉＯ２−ＸＮＸ膜とすることも可能である。
【００９１】
次に、上部電極配線となる材料膜（第２電極膜）１４を全面に堆積する。本実施形態では、厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積した（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜１４をエッチングすることにより上部電極配線１４を形成する。更に、図４（ｇ）に示すように、層間絶縁膜２０を堆積し、上部電極配線１４及び下部電極配線１１へのコンタクト及びメタル配線（何れも図示せず）を形成する。
【００９２】
このように形成される可変抵抗素子は、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。この点について、以下に図面を参照して説明を行う。
【００９３】
図５は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図５（ａ）は従来構成のものを示しており、図５（ｂ）は本実施形態による構成を示している。
【００９４】
図５（ａ）に示すように、従来の１Ｒ型のメモリセルにおいては下部電極配線１２１と上部電極配線１２２の交差する領域Ｓ１（図中の斜線部）であるクロスポイント部分が可変抵抗体の電気的に寄与している領域である。
【００９５】
これに対し、本実施形態の可変抵抗素子によれば、下部電極配線１２３の配線上領域のうち、境界側の一部領域にのみ突起電極物が形成されて上部電極配線と電気的に接続される構成であるため、この突起電極物と上部電極配線１２４とのクロスポイント部分である領域Ｓ２（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。
【００９６】
領域Ｓ２は、少なくとも突起電極物の膜厚分の幅を持った線状の形状をしているが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。突起電極物は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。
【００９７】
即ち、本実施形態の構成によれば、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。
【００９８】
尚、上述では、堆積した絶縁膜をＳｉＯ２膜１８及びＳｉＯ２膜１９としたが、絶縁膜はＳｉＯ２膜に限られたものではなく、ＳｉＮ膜，ポリイミド膜，ＳｉＯＦ膜を含む任意の適切な絶縁膜を用いてもよい。又、絶縁膜の堆積は、パルス化レーザ堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、スピンオン堆積、及び有機金属化学気相成長を含む任意の適切な堆積技術を用いて堆積され得る。以下の各実施形態においても、同様である、
【００９９】
＜第２の実施形態＞
本発明素子及びその製造方法の第２の実施形態（以下、適宜「本実施形態」と呼称する）について、図６〜図９を参照して説明する。尚、第１の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。
【０１００】
又、第１絶縁膜、第２絶縁膜なる記載は、各実施形態内において絶縁膜の成膜順に従って便宜上付した名前であり、特段の明記がある場合を除き、異なる実施形態間においては独立に使用するものである。以下の各実施形態においても同様とする。
【０１０１】
図６は、本実施形態の本発明素子を示した断面模式図である。図６に示すように、本実施形態における本発明素子は、下地基板３５上に形成された下部電極配線３１と上部電極配線３４と、上下電極間に記憶材料体としての可変抵抗体３３を有する構造であるとともに、導電性材料からなる突起電極物３２が上部電極３４と接続しており、突起電極物３２と下部電極３１とが可変抵抗体３３を介して接続されている。
【０１０２】
次に、本実施形態の可変抵抗素子の製造方法を１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図７及び図８は本実施形態における本発明素子の製造工程を示す図であり、図７（ａ）〜図８（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図７及び図８では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、それぞれ左右に示している。又、図９は製造工程中の一工程を説明するために図７或いは図８に示される模式図を拡大表示した図である。
【０１０３】
以下に、図７〜図９を参照して本実施形態における本発明素子の製造工程についての説明を行う。
【０１０４】
まず、第１の実施形態における図３（ａ）の工程と全く同様な手順により、図７（ａ）に示すように、半導体基板３６上の下地絶縁膜３５上に、下部電極配線ＢＥのパターニングで加工した下部電極配線となる材料膜（第１電極膜）３１及びＳｉＮ膜（第２絶縁膜）３７を形成する。更にその上に、ＳｉＯ２膜（第１絶縁膜）３８を全面に堆積する。
【０１０５】
次に、第１の実施形態における図３（ｂ）及び（ｃ）の工程と全く同様な手順により、図７（ｂ）に示すように、下部電極配線３１上に開口部Ａを形成する。
【０１０６】
次に、図７（ｃ）に示すように、突起電極物となる材料膜の一例としてのＴｉＮ膜（突起電極物用電極膜）３２を全面に堆積する。この堆積方法について拡大図を参照して説明する。図９（ａ）は図７（ｃ）に示されるＸ−Ｘ’断面図を拡大した図である。
【０１０７】
図９（ａ）に示されるように、ＴｉＮ膜を堆積する際、開口部ＡでのＴｉＮ膜３２の成膜具合をいわゆるオーバーハング形状となるようにスパッタリング法で成膜を行う。例えば、絶縁膜３８上の平坦な部分でのＴｉＮ膜３２を４０ｎｍの厚みとするとき、開口部Ａ内の側面に成膜された当該ＴｉＮ膜の厚みが３ｎｍ〜２０ｎｍであり、開口部の底に近くなるにつれ膜厚を薄くさせる。このような形状は、圧力、基板バイアス、及びコリメーターの有無等のスパッタリング条件を適宜調整することにより、容易に形成することができる。
【０１０８】
次に、図７（ｄ）に示すように、絶縁膜３８上のＴｉＮ膜３２が完全に除去されるまでエッチバックによる加工を行う。当該工程によって、図９の（ｂ）図に拡大して示したように、開口部Ａ内の側面のみにＴｉＮ膜３２が残存する。
【０１０９】
次に、図８（ｅ）に示すように、ＳｉＯ２膜（第３絶縁膜）３９をＣＶＤ法にて６００ｎｍ堆積の厚みで全面に堆積する。当該ＳｉＯ２膜３９を形成する工程は酸化性雰囲気であるために、ＳｉＯ２膜３９の成膜中に開口部Ａ内の側面に残存したＴｉＮ膜３２が一部酸化されてしまう。本実施形態の構成では、図９（ｂ）に示すように開口部Ａの底に近づくほどＴｉＮ膜３２の残存膜厚が薄いため、ＳｉＯ２膜３９を形成する工程において、開口部Ａの底に近い箇所に位置するＴｉＮ膜３２が酸化されてＴｉＯ２膜が形成される。そして、当該形成されたＴｉＯ２膜を可変抵抗体の材料膜として利用する。即ち、ＴｉＮ膜３２と下部電極３１との界面部分に可変抵抗体であるＴｉＯ２膜３３を形成させる（図９（ｃ）参照）。これによって、突起電極物３２と下部電極３１とがＴｉＯ２膜３３を介して接続される構成となる。
【０１１０】
次に、図８（ｆ）に示すように、ＣＭＰ法でＳｉＯ２膜３９をＴｉＮ膜３２表面レベルまで研磨することにより、表面を平坦化するとともにＴｉＮ膜３２を露出させる。そして、上部電極配線３４となる材料膜（第２電極膜）とその下部の突起電極物３２を同時にパターニングして上部電極３４を形成する。これは上部電極配線３４と突起電極物３２の延伸方向が互いに直交するため、隣接する上部電極が突起電極物３２による短絡防止を目的とするものである。
【０１１１】
その後、層間絶縁膜４０を堆積し（図８（ｇ）参照）、更に上部電極配線３４及び下部電極配線３１へのコンタクト及びメタル配線（何れも図示せず）を形成する。
【０１１２】
本実施形態の構成によれば、上部電極配線３４と開口部Ａ内に残存したＴｉＮ膜３２は電気的に接続されている。即ち、図６に示すように突起電極物３２は上部電極３４と接続され、その下方向端部に可変抵抗体３３を有する構造になっている。従って、本実施形態における平面模式図は第１の実施形態と同様、図５（ｂ）に示されるような構成となり、下部電極配線１２３の配線上領域のうち、境界側の一部領域にのみ突起電極物が形成されて上部電極配線と電気的に接続される構成であるため、この突起電極物と上部電極配線１２４とのクロスポイント部分である領域Ｓ２（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。
【０１１３】
このように形成される可変抵抗素子は、第１の実施形態と同様、可変抵抗体と電極との接触面の面積を従来構成より縮小することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。
【０１１４】
尚、本実施形態では、酸化膜の成膜中に進行する酸化を利用したがこれに限定されるものでは無く、酸素雰囲気中での熱酸化や、酸素プラズマ中での酸化、オゾン酸化など他の酸化法を用いても良い。
【０１１５】
＜第３の実施形態＞
本発明素子及びその製造方法の第３の実施形態（以下、適宜「本実施形態」と呼称する）について、図１０及び図１１を参照して説明する。尚、第１の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。
【０１１６】
上述した第１及び第２の実施形態においては、可変抵抗体の成膜を突起電極物の酸化によって形成したが、本実施形態では、可変抵抗体を突起電極物上に直接成膜させる方法によって本発明素子を形成する。以下において、本実施形態の可変抵抗素子の製造方法を１Ｒ型のメモリセルに適用した場合を例として説明する。
【０１１７】
図１０及び図１１は本実施形態における本発明素子の製造工程を示す図であり、図１０（ａ）〜図１１（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図１０及び図１１では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、それぞれ左右に示している。
【０１１８】
まず、第１の実施形態における図３（ａ）の工程と全く同様な手順により、図１０（ａ）に示すように、半導体基板４６上の下地絶縁膜４５上に、下部電極配線ＢＥのパターニングで加工した下部電極配線となる材料膜（第１電極膜）４１及びＳｉＮ膜（第２絶縁膜）４７を形成する。更にその上に、ＳｉＯ２膜（第１絶縁膜）４８を全面に堆積する。
【０１１９】
次に、第１の実施形態における図３（ｂ）の工程と全く同様な手順により、図１０（ｂ）に示すように、ＳｉＮ膜４７の表面が露出するまで、ＳｉＯ２膜４８を平坦化する。
【０１２０】
次に、第１の実施形態における図３（ｃ）の工程と全く同様な手順により、図１０（ｃ）に示すように、下部電極配線４１上に開口部Ａを形成する。
【０１２１】
次に、第１の実施形態における図３（ｄ）の工程と全く同様な手順により、図１０（ｄ）に示すように、突起電極物の一例としてのＴｉＮ膜（突起電極物用電極膜）４２とＳｉＯ２膜４９を全面に堆積する。
【０１２２】
次に、第１の実施形態における図３（ｅ）の工程と全く同様な手順により、図１１（ｅ）に示すように、ＴｉＮ膜からなる突起電極物４２を形成する。
【０１２３】
次に、図１１（ｆ）に示すように、可変抵抗体の材料膜の一例としてのＴｉＯ２膜（可変抵抗体膜）４３を全面に成膜する。この成膜方法の一例として、ＤＣマグネトロンスパッタリング法にて、ガス流量Ａｒ／Ｏ２＝５ｓｃｃｍ／１５ｓｃｃｍ、圧力３〜１５ｍＴｏｒｒの条件下で、Ｔｉターゲットに１．５ＫＷ／ｃｍ２のＤＣパワーを印加することによりＴｉＯ２膜４３を成膜することができる。
【０１２４】
次に、図１１（ｇ）に示すように、第１の実施形態における図３（ｇ）の工程と全く同様な手順により、上部電極配線４４と層間絶縁膜５０、更に上部電極配線４４及び下部電極配線４１へのコンタクト及びメタル配線（何れも図示せず）を形成する。
【０１２５】
本実施形態の構成によれば、上部電極配線４４と突起電極物４２とが可変抵抗体４３を介して接続され、突起電極物４２は下部電極４１と接続される構成である。従って、本実施形態における平面模式図は第１、及び第２の実施形態と同様、図５（ｂ）に示されるような構成となり、下部電極配線１２３の配線上領域のうち、境界側の一部領域にのみ突起電極物が形成されて上部電極配線と電気的に接続される構成であるため、この突起電極物と上部電極配線１２４とのクロスポイント部分である領域Ｓ２（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。
【０１２６】
このように形成される可変抵抗素子は、第１、第２の実施形態と同様、可変抵抗体と電極との接触面の面積を従来構成より縮小することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。
【０１２７】
尚、上述では可変抵抗体４３をスパッタリング法による酸化チタンとしたが、成膜方法はこれに限定されるものではなく、ＣＶＤ法を用いて形成しても良い。ＣＶＤ法で形成する場合は、基板を２５０℃〜５００℃に加熱させ、原料としてはＴｉＣｌ４或いは有機金属原料であるＴｉ（ＯＣＨ３）４、Ｔｉ（ＯＣ２Ｈ６）４、Ｔｉ（Ｏ−ｉ−Ｃ３Ｈ７）４、Ｔｉ（Ｏ−ｎ−Ｃ４Ｈ７）４、Ｔｉ（Ｏ−ｎ−Ｃ４Ｈ９）４、Ｔｉ（Ｏ−ｓｅｃ−Ｃ４Ｈ９）４、Ｔｉ（Ｎ（ＣＨ３）２）４、Ｔｉ（Ｎ（Ｃ２Ｈ５）２）４等を気化器で反応室に導入し、酸素と反応させて形成しても良い。
【０１２８】
又、可変抵抗体４３としては酸化チタンのみならず、酸窒化チタン膜としてもよい。例えばＴｉＯ２をターゲットとしたＮ２／Ｏ２／Ａｒガス中でのスパッタリングで、そのガス流量比を適宜調整することにより、可変抵抗特性を持つＴｉＯ２−ＸＮＸ膜とすることも可能である。
【０１２９】
＜第４の実施形態＞
本発明素子及びその製造方法の第４の実施形態（以下、適宜「本実施形態」と呼称する）について、図１２〜図１５を参照して説明する。尚、第１の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。
【０１３０】
図１２は、本実施形態の本発明素子を示した断面模式図である。図１２に示すように、本実施形態における本発明素子は、下地基板上５５に形成された下部電極配線５１と上部電極配線５４と、上下電極間に記憶材料体としての可変抵抗体５３を有する構造であるとともに、導電性材料からなる突起電極物５２が下部電極５１と接続しており、突起電極物５２と上部電極５４とが可変抵抗体５３を介して接続されている。
【０１３１】
次に、本実施形態の本発明素子の製造方法を図２に示すような１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図１３及び図１４は本実施形態における本発明素子の製造工程を示す図であり、図１３（ａ）〜図１４（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図１３及び図１４では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、それぞれ左右に示している。
【０１３２】
まず、周辺回路等（図示せず）を適宜形成した半導体基板６６上に下地絶縁膜６５を形成する。本実施形態では第１の実施形態と同様に、膜厚１５００ｎｍの厚みでＢＰＳＧ膜６５を堆積させた後、更にその表面をＣＭＰ法にて、半導体基板６６表面上のＢＰＳＧ膜６５の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、下部電極配線となる材料膜（第１電極膜）６１をその上に堆積する。本実施形態では、厚さ５ｎｍのＴｉ膜と厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。更に、下部電極配線となる材料膜６１上にＣＶＤ法でＳｉＮ膜（第１絶縁膜）６７を１５０ｎｍ堆積する。その後、フォトリソグラフィの手法によって図２の下部電極配線ＢＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターニングしたレジスト（図示せず）をマスクとしてＳｉＮ膜６７をエッチングし、レジスト除去後、ＳｉＮ膜６７をマスクとして及び下部電極配線となる材料膜６１をエッチングすることにより、図１３（ａ）に示される下部電極配線を形成する。
【０１３３】
次に、図１３（ｂ）に示すように、突起電極物となる材料膜の一例としてのＴｉＮ膜（突起電極物用電極膜）６２をスパッタリング法で４０ｎｍの厚みで全面に堆積する。この際、下部電極６１の側壁に形成されたＴｉＮ膜１２の厚みを例えば約２０ｎｍとすることができる。
【０１３４】
次に、下地絶縁膜６５上及びＳｉＮ膜６７上のＴｉＮ膜６２が完全に除去されるまでエッチバックによる加工を行う。当該工程によって、図１３（ｃ）に示すように、下部電極６１とＳｉＮ膜６７の側壁に渡ってＴｉＮ膜６２が残存する。
【０１３５】
次に、図１３（ｄ）に示すように、ＳｉＯ２膜（第２絶縁膜）６８をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【０１３６】
次に、図１４（ｅ）に示すように、ＣＭＰ法でＳｉＯ２膜６８をＴｉＮ膜６２の上面レベルまで研磨することにより、表面を平坦化するとともにＴｉＮ膜６２を一部露出させる。平坦化方法はＣＭＰ法に限られたものではなく、スピンオン法、スピンオン法とエッチバック法の組み合わせを含む任意の適切な平坦化技術を用いても構わない。
【０１３７】
次に、図１４（ｆ）に示すように、ＴｉＮ膜からなる突起電極物６２の露出部分を、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、可変抵抗体の一例としてのＴｉＯ２膜６３を形成する。
【０１３８】
次に、上部電極配線となる材料膜（第２電極膜）６４を全面に堆積する。本実施形態では、厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜６４をエッチングすることにより上部電極配線６４を形成する。更に、図１４（ｇ）に示すように、層間絶縁膜６９を堆積し、上部電極配線６４及び下部電極配線６１へのコンタクト及びメタル配線（何れも図示せず）を形成する。
【０１３９】
本実施形態の構成によれば、上部電極配線５４と突起電極物５２とが可変抵抗体５３を介して接続され、突起電極物５２は下部電極５１とその側壁にて接続される構成である。このように形成される可変抵抗素子は、上述の各実施形態と同様、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。
【０１４０】
図１５は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図１５（ａ）は従来構成のものを示しており、図１５（ｂ）は本実施形態による構成を示している。尚、図１５（ａ）は図５（ａ）に示される構成と同一である。
【０１４１】
本実施形態の可変抵抗素子によれば、下部電極配線１２５の外側側面領域にのみ突起電極物が形成され、当該突起電極物と上部電極配線１２６とが接続される構成であるため、この突起電極物と上部電極配線１２６とのクロスポイント部分である領域Ｓ３（図中の斜線部）が、可変抵抗体の電気的に寄与している領域となる。
【０１４２】
領域Ｓ３は、少なくとも突起電極物の膜厚分の幅を持った線状の形状をしているが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。突起電極物は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。
【０１４３】
即ち、本実施形態の構成によれば、上述の各実施形態の構成と同様、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。
【０１４４】
尚、本実施形態では、突起電極物６２の露出部分を酸化させることで可変抵抗体を形成したが、第３の実施形態で上述したように、突起電極物６２の上面に可変抵抗体の材料膜として例えばＴｉＯ２膜（可変抵抗体膜）を成膜することによって可変抵抗体を形成させるものとしても構わない。
【０１４５】
＜第５の実施形態＞
本発明素子及びその製造方法の第５の実施形態（以下、適宜「本実施形態」と呼称する）について、図１６を参照して説明する。尚、第１の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。
【０１４６】
上述の各実施形態では、１Ｒ型のメモリセルに適用した場合を例として説明を行ったが、これに限定されるものではない。本実施形態は、１Ｔ／１Ｒ型のメモリセルに適用した場合の可変抵抗素子及びその製造方法を例として以下に説明を行う。
【０１４７】
図１６は本実施形態における本発明素子の製造工程を示す図であり、図１６（ａ）〜図１６（ｈ）によって各工程順に示されている。
【０１４８】
まず、図１６（ａ）に示すように、公知の手順に従って、半導体基板８１上に選択トランジスタＴを形成する。即ち、素子分離領域８２を形成した半導体基板８１上にゲート絶縁膜８３、ゲート電極８４、及び拡散層であるドレイン領域８５及びソース領域８６から構成される選択トランジスタＴを形成する。その後、その上に下地層間絶縁膜８７を形成する。本実施形態では、膜厚１２００ｎｍの厚みでＢＰＳＧ膜を堆積させた後、更にその表面をいわゆるＣＭＰ法にて、ゲート電極８４上のＢＰＳＧ膜の厚みが４００ｎｍとなるまで研磨することにより表面を平坦化させるものとする。
【０１４９】
次に、図１６（ｂ）に示すように、下部電極８９とドレイン領域８５を接続するコンタクトプラグ８８を形成する。このコンタクトプラグ８８は、例えば、公知のフォトリソグラフィの手法によってパターニングしたレジストをマスクとして下地層間絶縁膜８７をエッチングすることにより、選択トランジスタＴのドレイン領域８５に到達するコンタクトホール８８を開口し、そして、導電性ポシリコン膜を堆積した後ＣＭＰ法により研磨することで、下地層間絶縁膜８７上の導電性ポリシリコン膜を完全に除去してコンタクトホール８８内のみに導電性ポリシリコン膜を残存させることで形成される。
【０１５０】
次に、下部電極配線となるＴｉＮ膜（第１電極膜）をスパッタリング法で１５０ｎｍ堆積し、フォトリソグラフィの手法によってパターニングすることによりＴｉＮ膜からなる下部電極８９を形成する。
【０１５１】
次に、ＳｉＯ２膜（第１絶縁膜）９０をＣＶＤ法にて６００ｎｍの厚みで全面に堆積させた後、更にその表面をいわゆるＣＭＰ法にて、下部電極８９上のＳｉＯ２膜９０の厚みが２５０ｎｍとなるまで研磨することにより表面を平坦化する。平坦化方法はＣＭＰ法に限られたものではなく、スピンオン法、スピンオン法とエッチバック法の組み合わせを含む任意の適切な平坦化技術を用いて平坦化され得る。そしてその後、フォトリソグラフィの手法によってＳｉＯ２膜９０をパターニングすることにより、図１６（ｃ）に示すように下部電極８９まで到達する開口部９１を形成する。
【０１５２】
次に、図１６（ｄ）に示すように、突起電極物となる材料膜の一例としてのＴｉＮ膜（突起電極物用電極膜）９２をスパッタリング法で４０ｎｍの厚みで全面に堆積する。このとき、例えば開口部９１内の側面に形成されるＴｉＮ膜９２の厚みを約２０ｎｍとすることができる。その後、ＳｉＯ２膜９３をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【０１５３】
次に、ＣＭＰ法でＳｉＯ２膜９３をＴｉＮ膜９２表面レベルまで研磨することにより、表面を平坦化するとともにＴｉＮ膜９２を露出させる。その後、図１６（ｅ）に示すように、開口部９１以外のＳｉＯ２膜９０上のＴｉＮ膜９２をエッチバック法により除去することにより、ＴｉＮ膜からなる突起電極物９２を形成する。
【０１５４】
次に、図１６（ｆ）に示すように、ＴｉＮ膜からなる突起電極物９２の露出部分を、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、可変抵抗体の一例としてのＴｉＯ２膜９４を形成する。
【０１５５】
次に、上部電極配線となる材料膜の一例としてのＴｉＮ膜（第２電極膜）９５を全面に堆積する。本実施形態では、膜厚１５０ｎｍのＴｉＮ膜をスパッタリング法にて成膜するものとする。そして、図１６（ｇ）に示すように、フォトリソグラフィの手法によってパターニングすることによりＴｉＮ膜からなる上部電極９５を加工することで、上部電極９５、可変抵抗体９４、及び突起電極物９２と接続した下部電極８９からなる可変抵抗素子Ｒが形成される。
【０１５６】
次に、可変抵抗素子Ｒ上の層間絶縁膜としてＳｉＯ２膜９６をＣＶＤ法により成膜し、その後、図１６（ｈ）に示すように、上部電極９５とコンタクトプラグ９７を介して電気的に接続するビット配線９９と、ソース領域８６とコンタクトプラグ９８を介して電気的に接続するソース配線１００を形成する。
【０１５７】
このように形成される可変抵抗素子は、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。この点について、以下に図面を参照して説明を行う。
【０１５８】
図１７は、１Ｔ／１Ｒ型のメモリセルにおいて、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図１７（ａ）は従来構成のものを示しており、図１７（ｂ）は本実施形態による構成を示している。
【０１５９】
従来構成の場合、可変抵抗体の電気的に寄与している領域の面積は、例えば図３７の構造では上部電極或いは下部電極の何れか一方の電極の面積に相当し、図３９の構造では上下電極間に形成された開口部分の面積に相当する。即ち、図１７（ａ）に示されるように、加工寸法によって規定される開口部領域１２７と可変抵抗体の電気的に寄与している領域Ｓ４（図中の斜線部）とはほぼ一致する。
【０１６０】
これに対し、本実施形態の可変抵抗素子によれば、図１７（ｂ）に示す開口部領域１２８の内側に沿って突起電極物が形成されるため、当該突起電極物と上部電極若しくは下部電極とのオーバーラップ部分である領域Ｓ５（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。領域Ｓ５は、少なくとも突起電極物の膜厚分の幅を持った方形環状の形状をしているが、従来の可変抵抗素子における領域Ｓ４よりもその面積は縮小される。突起電極物は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。又、開口部の形状によって、突起電極物の平面的形状が矩形環状或いは輪環状であってもその効果は同様である。
【０１６１】
尚、本実施形態では、開口部内に突起電極物を形成する方法で説明したが、他の変形例として、第４の実施形態と同様な手順により下部電極の側壁に突起電極物を形成する構成とすることもできる。
【０１６２】
＜第６の実施形態＞
本発明素子及びその製造方法の第６の実施形態（以下、適宜「本実施形態」と呼称する）について、図１８を参照して説明する。尚、第５の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。
【０１６３】
図１８は本実施形態における本発明素子の製造工程を示す図であり、図１８（ａ）〜図１８（ｇ）によって各工程順に示されている。
【０１６４】
まず、第５の実施形態と同様な手順により、図１８（ａ）に示すように、半導体基板１０１上に選択トランジスタＴを形成する。即ち、素子分離領域１０２を形成した半導体基板１０１上にゲート絶縁膜１０３、ゲート電極１０４、及び拡散層であるドレイン領域（第１電極膜）１０５及びソース領域１０６から構成される選択トランジスタＴを形成する。その後、その上に下地層間絶縁膜（第１絶縁膜）１０７を形成する。本実施形態では、膜厚１２００ｎｍの厚みでＢＰＳＧ膜を堆積させた後、更にその表面を所謂ＣＭＰ法にて、ゲート電極１０４上のＢＰＳＧ膜の厚みが４００ｎｍとなるまで研磨することにより表面を平坦化させるものとする。
【０１６５】
次に、図１８（ｂ）に示すように、フォトリソグラフィの手法によってパターニングしたレジストをマスクとして下地層間絶縁膜１０７をエッチングすることにより、ドレイン領域１０５まで到達するコンタクトホールである開口部Ａを形成する。
【０１６６】
次に、突起電極物となる材料膜の一例としてのＴｉＮ膜（突起電極物用電極膜）１０８をスパッタリング法で２０ｎｍの厚みで全面に堆積する。本実施形態では、開口部Ａ内の側面に形成されたＴｉＮ膜１０８の厚みを約２０ｎｍとする。その後、図１８（ｃ）に示すように、ＳｉＯ２膜１０９をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【０１６７】
次に、ＣＭＰ法でＳｉＯ２膜１０９をＴｉＮ膜１０８表面レベルまで研磨することにより、表面を平坦化するとともにＴｉＮ膜１０８を露出させる。その後、図１８（ｄ）に示すように、開口部Ａ以外のＳｉＯ２膜１０７上のＴｉＮ膜１０８をエッチバック法により除去することにより、ＴｉＮ膜からなる突起電極物１０８を形成する。
【０１６８】
次に、図１８（ｅ）に示すように、ＴｉＮ膜からなる突起電極物１０８の露出部分を、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、可変抵抗体の一例としてのＴｉＯ２膜１１０を形成する。
【０１６９】
次に、上部電極配線となる材料膜の一例としてのＴｉＮ膜（第２電極膜）を全面に堆積する。本実施形態では、膜厚１５０ｎｍのＴｉＮ膜をスパッタリング法にて成膜するものとする。そして、図１８（ｆ）に示すように、フォトリソグラフィの手法によってパターニングすることによりＴｉＮ膜からなる上部電極１１１を加工することで、上部電極１１１、可変抵抗体１１０、及び突起電極物１０８と接続した下部電極からなる可変抵抗素子Ｒが形成される。即ち、本実施形態は、トランジスタＴのドレイン領域１０５が下部電極としての役割を担う構成である。
【０１７０】
次に、可変抵抗素子Ｒ上の層間絶縁膜としてＳｉＯ２膜１１２をＣＶＤ法により成膜し、その後、図１８（ｇ）に示すように、上部電極１１１とコンタクトプラグ１１３を介して電気的に接続するビット配線１１５と、ソース領域１０６とコンタクトプラグ１１４を介して電気的に接続するソース配線１１６を形成する。
【０１７１】
このように構成される場合、第５の実施形態と同様、開口部の内側に沿って突起電極物が形成されるので、当該突起電極物と上部電極或いは下部電極のオーバーラップ部分が可変抵抗体の電気的に寄与している領域となる。当該領域は、図１７（ｂ）に示される領域Ｓ５に相当し、この領域は少なくとも突起電極物の膜厚分の幅を持った方形環状の形状をしているが、従来の可変抵抗素子における領域Ｓ４よりもその面積は縮小される。突起電極物は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。又、開口部の形状によって、突起電極物の平面的形状が矩形環状或いは輪環状であってもその効果は同様である。
【０１７２】
＜第７の実施形態＞
本発明素子及びその製造方法の第７の実施形態（以下、適宜「本実施形態」と呼称する）について、図１９〜図２４を参照して説明する。尚、第１の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。
【０１７３】
図１９は、本実施形態の本発明素子を示した断面図である。図１９に示すように、本実施形態の本発明素子は、下地基板３０５上に形成された下部電極配線３０１と上部電極配線３０４と、上下電極間に記憶材料体としての可変抵抗体３０３を有する構造であるとともに、導電性材料からなる突起電極物３０２が下部電極３０１と接続しており、突起電極物３０２の先端部に可変抵抗体３０３が形成されている。
【０１７４】
次に、本実施形態の可変抵抗素子の製造方法を１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図２０〜図２２は本実施形態における本発明素子の製造工程を示す図であり、図２０（ａ）〜図２２（ｉ）によって各工程順に示されている（紙面の都合上３図面に分かれている）。図２０〜図２２では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、夫々左右に示している。又、図２３は図２０（ｃ）の製造工程で用いられる開口パターンＷＢＥのレイアウトを示した平面摸式図である。
【０１７５】
まず、周辺回路等（図示せず）を適宜形成した半導体基板３１６上に下地絶縁膜３１５を形成する。本実施形態では第１の実施形態と同様に、膜厚１５００ｎｍの厚みでＢＰＳＧ膜３１５を堆積させた後、更にその表面をＣＭＰ法にて、半導体基板３１６表面上のＢＰＳＧ膜３１５の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、下部電極配線となる材料膜（第１電極膜）３１１を堆積する。本実施形態では、厚さ５ｎｍのＴｉ膜と厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１０５ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。その後、フォトリソグラフィの手法によって図２の下部電極配線ＢＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターニングしたレジスト（図示せず）をマスクとして下部電極配線となる材料膜３１１をエッチングすることにより、図２０（ａ）に示される下部電極配線３１１を形成する。更にその上に、ＳｉＯ２膜３１７をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【０１７６】
次に、ＣＭＰ法でＳｉＯ２膜３１７を下部電極配線３１１の表面レベルまで研磨することにより表面を平坦化する。更にその上に、図２０（ｂ）に示すように、ＳｉＮ膜（第１絶縁膜）３１８をＣＶＤ法にて１５０ｎｍの厚みで全面に堆積する。
【０１７７】
次に、フォトリソグラフィの手法によって図２３の破線領域ＷＢＥで示すような開口パターン形状にパターニングしたレジスト（図２０では図示せず）をマスクとしてＳｉＮ膜３１８をエッチングすることにより、図２０（ｃ）に示すように、隣接するＳｉＮ膜３１８パターンの間に開口部３１９を形成する。図２３において、パターンＢＥは図２に示される下部電極配線ＢＥと同一の構成であり、開口パターンＷＢＥは下部電極配線ＢＥと同じ方向に延伸するパターンで、その短辺側の両辺は隣り合う２本の下部電極配線ＢＥ領域上に夫々位置するようにレイアウトされている。そして、開口パターンＷＢＥは下部電極配線ＢＥの２本置きのピッチをもって、下部電極配線ＢＥと平行に繰り返し配列されている。ここで、開口パターンＷＢＥの短辺側の両辺（短辺側の境界）は、夫々必ずしも下部電極配線ＢＥの中心線上にある必要は無く、少なくとも下部電極配線ＢＥ領域上にあればどこでも構わない。
【０１７８】
次に、図２０（ｄ）に示すように、突起電極物となる材料膜の一例としてのＴｉＮ膜（突起電極物用電極膜）３１２をスパッタリング法で４０ｎｍの厚みで全面に堆積する。この際、開口部３１９内の内側側面に沿って形成されたＴｉＮ膜３１２の厚みは例えば２０ｎｍとすることができる。尚、ＴｉＮ膜３１２は開口部３１９に沿って形成されるので、開口部３１９内を充填することはない。
【０１７９】
次に、図２１（ｅ）に示すように、絶縁膜３１８及び絶縁膜３１７上のＴｉＮ膜３１２が完全に除去されるまでエッチバックによる加工を行うことで、開口部３１９内の側面のみにＴｉＮ膜３１２が残存する。当該工程によって、下部電極配線３１１と接続されたＴｉＮ膜からなる突起電極物３１２が形成される。
【０１８０】
次に、図２１（ｆ）に示すように、ＳｉＯ２膜（第２絶縁膜）３２０をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【０１８１】
次に、図２１（ｇ）に示すように、ＣＭＰ法でＳｉＯ２膜３２０をＳｉＮ膜３１８表面レベルまで研磨することにより、表面を平坦化するとともに突起電極物であるＴｉＮ膜３１２の先端部を露出させる。又当該工程の結果として、同じく図２１（ｇ）に示すように、絶縁膜３１８及び絶縁膜３２０が突起電極物３１２を挟んで交互に配列するような形状となる。
【０１８２】
次に、図２１（ｈ）に示すように、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、ＴｉＮ膜からなる突起電極物３１２の露出した先端部分を酸化させて形成した可変抵抗体の一例としてのＴｉＯ２膜３１３を形成する。本実施形態では可変抵抗体をＴｉＯ２膜としたが、酸化温度、酸素濃度等の酸化条件を適宜調整することにより、可変抵抗特性を持つＴｉＯ２−ＸＮＸ膜とすることも可能である。又、本実施形態では突起電極物を熱酸化することにより可変抵抗体を形成したが、上述した他の実施形態と同様に、酸素プラズマ中での酸化、オゾン酸化など他の酸化法を用いても良いし、ＣＶＤ法若しくはスパッタリング法にて突起電極物上に直接堆積するように成膜しても構わない。
【０１８３】
次に、上部電極配線となる材料膜（第２電極膜）３１４を全面に堆積する。本実施形態では、厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜３１４、可変抵抗体３１３及び突起電極物３１２をエッチングすることにより上部電極配線３１４を形成する。更に、図２２（ｉ）に示すように、層間絶縁膜３２１を堆積し、上部電極配線３１４及び下部電極配線３１１へのコンタクト及びメタル配線（何れも図示せず）を形成する。尚、当該工程において本実施形態では、図２３で示す開口パターンＷＢＥの内側に沿って形成される突起電極物３１２によって隣接するＢＥ配線同士がショートするのを回避するために、上部電極配線３１４に加えて可変抵抗体３１３及び突起電極物３１２をもエッチングして除去している。しかし例えば、ＢＥ配線の無いメモリセルアレイ外の任意の領域において、フォトリソグラフィによるパターニング及びエッチングの手法により残存する突起電極物３１２及び可変抵抗体３１３の少なくとも一部分の領域のみを除去するようにすれば、図２２（ｉ）の上部電極配線の加工工程を上部電極配線材料３１４のみエッチングするようにすることも可能である。
【０１８４】
以上のように形成される可変抵抗素子は、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。この点について、以下に図面を参照して説明を行う。
【０１８５】
図２４は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図２４（ａ）は従来構成のものを示しており、図２４（ｂ）は本実施形態による構成を示している。尚、図２４（ａ）は図５（ａ）及び図１５（ａ）に示される構成と同一である。
【０１８６】
本実施形態の可変抵抗素子によれば、下部電極配線１２９の配線上領域のうち、図２３での開口パターンＷＢＥの境界側の一部領域にのみ突起電極物が形成されて下部電極配線と電気的に接続される構成であるため、この突起電極物と上部電極配線１３０とのクロスポイント部分である領域Ｓ６（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。
【０１８７】
領域Ｓ６は、少なくとも突起電極物の膜厚分の幅を持った線状の形状をしているが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。突起電極物は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。
【０１８８】
即ち、本実施形態の構成によれば、上述の各実施形態の構成と同様、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。更に、本実施形態の構成によれば、開口パターンＷＢＥによるフォトリソグラフィ工程及びエッチング工程の追加によって、１つの可変抵抗素子あたりの接触面を１本の線状の形状にすることができるため、１つの可変抵抗素子あたりの接触面が２本の線状の形状であった上述の第１〜第４の実施形態よりも接触面積を更に縮小することができる。
【０１８９】
尚、本実施形態では絶縁膜３１７をＳｉＯ２膜に、絶縁膜３１８をＳｉＮ膜としたが、これは図２０（ｃ）の絶縁膜３１８のエッチング工程の際に、絶縁膜３１７に対するエッチングの選択性を確保する為に異種材料としたものであって、絶縁膜３１７をＳｉＮ膜に、絶縁膜３１８をＳｉＯ２膜としても構わない。又、ＳｉＯ２膜、ＳｉＮ膜以外の他の絶縁材料を含めた絶縁材料の選択肢の中から適宜異種材料の膜を組み合わせて適用させても構わない。一方、これら絶縁膜３１７及び３１８を同じ材料膜、例えば同じＳｉＯ２膜とすることも可能であるが、絶縁膜３１７の膜減りを制御するように絶縁膜３１８のエッチングを制御しなければならないので、別材料の方がより好ましい。
【０１９０】
同様に、本実施形態では絶縁膜３２０をＳｉＯ２膜としたが、ＳｉＮ膜或いは他の絶縁材料膜としても構わないが、図２１（ｇ）のＣＭＰ工程の際に、絶縁膜３１８に対する絶縁膜３２０の研磨の選択性を確保する為に、絶縁膜３１８とは別材料であることがより好ましい。
【０１９１】
又、本実施形態では、他の実施形態と同様に下部電極配線の材料膜３１１をＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造膜に、突起電極物の材料膜３１２をＴｉＮ膜としているが、図２１（ｅ）のＴｉＮ膜３１２のエッチング工程の際に、下部電極配線３１１の最上層のＴｉＮではオーバーエッチングによる膜厚減りが起こるので、該最上層のＴｉＮをこの膜厚減りを考慮した膜厚に設定している。一方、下部電極配線３１１の最上層の材料と突起電極物の材料膜とを異種材料の組み合わせとするような製造方法の変更も容易に可能である。
【０１９２】
又、本実施形態では可変抵抗体膜３１３を形成する工程を図２１（ｈ）としたが、これを図２０（ｃ）の後とする工程の変更も容易に可能である。即ち、図２０（ｃ）の後に熱酸化法によって下部電極配線３１１の露出した表面上に可変抵抗体となるＴｉＯ２膜を形成し、その後、図２０（ｄ）以降の工程を行えば良い（この結果、図２１（ｈ）の工程は不要となる）。この場合、可変抵抗体は突起電極物と下部電極配線間に形成され、突起電極物は上部電極配線と接続する構造となる。
【０１９３】
＜第８の実施形態＞
本発明素子及びその製造方法の第８の実施形態（以下、適宜「本実施形態」と呼称する）について、図２５〜図２７を参照して説明する。尚、第７の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。
【０１９４】
図２５は、本実施形態の本発明素子を示した断面図である。図２５に示すように、本実施形態の本発明素子は、下地基板３３５上に形成された下部電極配線３３１と上部電極配線３３４と、上下電極間に記憶材料体としての可変抵抗体３３３を有する構造であるとともに、導電性材料からなる突起電極物３３２が上部電極３３４と接続しており、突起電極物３３２と下部電極３３１が可変抵抗体３３３を介して対向している。
【０１９５】
次に、本実施形態の可変抵抗素子の製造方法を１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図２６及び図２７は本実施形態における本発明素子の製造工程を示す図であり、図２６（ａ）〜図２７（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図２６及び図２７では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、夫々左右に示している。
【０１９６】
まず、第７の実施形態における図２０（ｃ）の工程までと全く同様な手順により、図２６（ａ）に示すように、半導体基板３４６上の下地絶縁膜３４５上に、下部電極配線ＢＥにパターニングした下部電極配線（第１電極膜）３４１と下部電極配線３４１間を埋め込んだＳｉＯ２膜３４７を形成し、更にその上に開口部（第１開口部）３４９を形成する。ただし、開口パターンＷＢＥにパターニングした第１絶縁膜（図２６では絶縁膜３４８、図２０では絶縁膜３１８に相当）を第７の実施形態ではＳｉＮ膜としたが、本実施形態ではこれをＡｌ２Ｏ３膜３４８としている。即ち、Ａｌ２Ｏ３膜３４８をスパッタリング法にて１５０ｎｍの厚みで全面に堆積し、フォトリソグラフィの手法によって開口パターンＷＢＥにパターニングしたレジストをマスクとしてエッチングすることにより、隣接するＡｌ２Ｏ３膜３４８パターンの間に開口部３４９を形成している。
【０１９７】
次に、図２６（ｂ）に示すように、絶縁材料であるＳｉＯ２膜（ダミー膜）３５０をＣＶＤ法にて２５ｎｍの厚みで全面に堆積する。この際、開口部３４９の内側側面に沿って形成されたＳｉＯ２膜３５０の厚みは例えば２０ｎｍとすることができる。尚、ＳｉＯ２膜３５０は開口部３４９に沿って形成されるので、開口部３４９内を充填することはない。
【０１９８】
次に、絶縁膜３４８及び絶縁膜３４７上のＳｉＯ２膜３５０が完全に除去されるまでエッチバックによる加工を行う。当該工程によって、図２６（ｃ）に示すように、開口部３４９の側面（Ａｌ２Ｏ３膜３４８の側壁）のみにＳｉＯ２膜３５０が残存する。更にその上に、ＳｉＮ膜（第２絶縁膜）３５１をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【０１９９】
次に、図２６（ｄ）に示すように、ＣＭＰ法でＳｉＮ膜３５１をＡｌ２Ｏ３膜３４８表面レベルまで研磨することにより、表面を平坦化するとともに開口部３４９の内側側面に形成されたＳｉＯ２膜３５０の先端部を露出させる。又、当該工程の結果として、同じく図２６（ｄ）に示すように、絶縁膜３４８及び絶縁膜３５１がＳｉＯ２膜３５０を挟んで交互に配列するような形状となる。
【０２００】
次に、図２７（ｅ）に示すように、フッ酸を含むウエットエッチング法によりＳｉＯ２膜３５０のみをＡｌ２Ｏ３膜３４８、ＳｉＮ膜３５１及び下部電極配線３４１に対して選択的に除去する。当該工程により、下部電極配線３４１表面上の一部の領域のみが、開口部３４９の内側側面に沿って形成されたＳｉＯ２膜３５０の厚みの分だけ露出し、Ａｌ２Ｏ３膜３４８及びＳｉＮ膜３５１の高さを有する開口部（第２開口部）３５２が形成される。
【０２０１】
次に、図２７（ｆ）に示すように、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、開口部３５２内の下部電極配線３４１表面上の露出した部分を酸化させて形成した可変抵抗体の一例としてのＴｉＯ２膜３４３を形成する。本実施形態では可変抵抗体をＴｉＯ２膜としたが、酸化温度、酸素濃度等の酸化条件を適宜調整することにより、可変抵抗特性を持つＴｉＯ２−ＸＮＸ膜とすることも可能である。又、本実施形態では下部電極配線３４１の一部領域を熱酸化することにより可変抵抗体を形成したが、上述した他の実施形態と同様に、酸素プラズマ中での酸化、オゾン酸化など他の酸化法を用いても構わない。
【０２０２】
次に、図２７（ｇ）に示すように、上部電極配線となる材料膜（第２電極膜）３４４を全面に堆積する。本実施形態では、厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。当該工程によって、開口部３５２内に上部電極配線となる材料膜３４４が埋め込まれることにより、上部電極配線となる材料膜３４４からなる突起電極物３４２が形成される。尚、図２７（ｇ）では便宜上、上部電極配線３４４をドットによる陰影部で、突起電極物３４２を斜線部で示しているが、本実施形態ではこれらは同一工程で成膜される同一材料膜である。
【０２０３】
その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜３４４、可変抵抗体３４３及び突起電極物３４２をエッチングすることにより上部電極配線３４４を形成する。更に、層間絶縁膜３５３を堆積し、上部電極配線３４４及び下部電極配線３４１へのコンタクト及びメタル配線（何れも図示せず）を形成する。
【０２０４】
本実施形態の構成によれば、図２５に示すように突起電極物３３２と下部電極３３１が可変抵抗体３３３を介して対向し、突起電極物３３２は上部電極３３４と接続される構成である。従って、本実施形態における平面模式図は第７の実施形態と同様、図２４（ｂ）に示されるような構成となり、図２３での開口パターンＷＢＥの境界側の一部領域にのみ突起電極物が形成されて上部電極配線と電気的に接続される構成であるため、この突起電極物と下部電極配線１３０とのクロスポイント部分である領域Ｓ６（図２４中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。
【０２０５】
このように形成される可変抵抗素子は、第７の実施形態と同様、可変抵抗体と電極との接触面の面積を従来構成より縮小することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。
【０２０６】
尚、本実施形態では、開口部３４９上に形成したダミー膜をＳｉＯ２膜３５０としたがこれに限定されるものではなく、他の材料膜を用いても構わない。又、該ダミー膜は図２７（ｅ）の工程で除去されるので絶縁性材料膜である必要はなく、導電性材料膜であっても構わないが、絶縁膜３４８と絶縁膜３５１、及び下部電極配線３４１に対して選択的にエッチングして除去できるような材料であることが望ましい。又、本実施形態では、当該選択的なエッチングを酸処理によるウエットエッチングとしたがこれに限定されるものではない。
【０２０７】
又、第７の実施形態と同様に、絶縁膜３４７、絶縁膜３４８及び絶縁膜３５１は本実施形態での材料に限定されないが、絶縁膜３４８は絶縁膜３４７とは別材料に、絶縁膜３５１は絶縁膜３４８とは別材料に夫々選択することがより好ましい。以上を考慮した他の例として、絶縁膜３４８をＳｉＮ膜、絶縁膜３５１をＳｉＯ２膜、絶縁膜３５０を非絶縁材料であるα（アモルファス）−Ｓｉ膜とし、図２７（ｅ）の工程でα−Ｓｉ膜３５０をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）によるドライエッチングで除去するような構成でも構わない。
【０２０８】
又、本実施形態の変形例として、図２７（ｅ）の工程の後に、突起電極物の材料膜を全面に堆積することで開口部３５２内を埋め込み、エッチバック若しくはＣＭＰにより開口部３５２内に突起電極物を形成するような工程変更も容易に可能である。この後、突起電極物の上面を酸化させて先端に可変抵抗体を形成した後、上部電極を構成する電極膜を堆積させる。この場合、突起電極物は下部電極と接続し、突起電極物の先端に可変抵抗体が形成されるので、その断面形状構造は図１９と同じ構成になる。
【０２０９】
又、本実施形態の別の変形例として、図２７（ｆ）の工程の後に、突起電極物の材料膜を全面に堆積することで開口部３５２内を埋め込み、エッチバック若しくはＣＭＰにより開口部３５２内に突起電極物を形成するような工程変更も容易に可能である。この後、突起電極物上面に上部電極を構成する電極膜を堆積させる。この場合、突起電極物の下端に可変抵抗体が形成されるとともに、突起電極物の上部に上部電極が形成される構成であるため、その断面形状構造は図２５と同じ構成になる。
【０２１０】
＜第９の実施形態＞
本発明素子及びその製造方法の第９の実施形態（以下、適宜「本実施形態」と呼称する）について、図２８〜図３２を参照して説明する。尚、第７の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。
【０２１１】
図２８は、本実施形態の本発明素子を示した断面図で、図２８（ａ）は上部電極配線４０４と平行な方向の断面図であり、図２８（ｂ）は下部電極配線４０１と平行な方向の断面図である。図２８に示すように、本実施形態の本発明素子は、下地基板４０５上に形成された下部電極配線４０１と上部電極配線４０４と、上下電極間に記憶材料体としての可変抵抗体４０３を有する構造であるとともに、導電性材料からなる第１突起電極物４０２が下部電極４０１と接続し、導電性材料からなる第２突起電極物４０６が上部電極４０４と接続しており、第１突起電極物４０２と第２突起電極物４０６が可変抵抗体４０３を介して対向している。
【０２１２】
次に、本実施形態の可変抵抗素子の製造方法を１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図２９及び図３０は本実施形態における本発明素子の製造工程を示す図であり、図２９（ａ）〜図３０（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図２９及び図３０では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、夫々左右に示している。又、図３１は図２９（ｂ）の製造工程で用いられる開口パターンＷＴＥのレイアウトを示した平面摸式図である。
【０２１３】
まず、第７の実施形態における図２１（ｈ）の工程までと全く同様な手順により、図２９（ａ）に示すように、半導体基板４１６上の下地絶縁膜４１５上に、下部電極配線ＢＥにパターニングした下部電極配線（第１電極膜）４１１と下部電極配線４１１間を埋め込んだＳｉＯ２膜４１７が形成され、更にそれらの上に、下部電極配線４１１表面の一部の領域に接続し、ＴｉＮ膜（第１突起電極物用電極膜）からなる第１突起電極物４１２を形成する。そして、該第１突起電極物４１２の露出した先端部分を酸化させることにより可変抵抗体の一例としてのＴｉＯ２膜４１３を形成する。
【０２１４】
尚、本実施形態における本発明素子は、上述したように２つの突起電極物が可変抵抗体を介して対抗する形状である。後述するようにこれらの突起電極物は、夫々開口部を有する絶縁膜の側壁（開口部の内壁）に沿って延伸することで形成され、この突起電極物と、当該突起電極物の形成場所との対応関係を明確化するために、本実施形態内に限り、第１突起電極物が形成される開口部（第１開口部）を有する絶縁膜を「第１絶縁膜」と呼称し、第２突起電極物が形成される開口部（第２開口部）を有する絶縁膜を「第２絶縁膜」と呼称することとする。更に、突起電極物を形成後、開口部を充填する目的で成膜される絶縁膜を、「充填絶縁膜」と呼称することとする。即ち、第１突起電極物形成後、第１開口部内を充填する目的で成膜される絶縁膜を「第１充填絶縁膜」と呼称し、第２突起電極物形成後、第２開口部内を充填する目的で成膜される絶縁膜を「第２充填絶縁膜」と呼称することとする。
【０２１５】
即ち、第７の実施形態におけるＳｉＮ膜３１８が、本実施形態における第１絶縁膜に相当し、開口部３１９が、本実施形態における第１開口部に相当する。本実施形態における第１突起電極物４１２は、この第１開口部の内壁に沿って上方に延伸するように形成される。
【０２１６】
又、第１突起電極物を構成後、第１開口部を充填する絶縁膜（第７の実施形態におけるＳｉＯ２膜３２０に相当）が上述した第１充填絶縁膜に相当する。
【０２１７】
次に、Ａｌ２Ｏ３膜（第２絶縁膜）４１８をスパッタリング法で１５０ｎｍの厚みで全面に堆積する。そして、フォトリソグラフィの手法によって図３１の破線領域ＷＴＥで示すような開口パターン形状にパターニングしたレジスト（図２９では図示せず）をマスクとしてＡｌ２Ｏ３膜４１８をエッチングすることにより、図２９（ｂ）に示すように、隣接するＡｌ２Ｏ３膜４１８パターンの間に開口部（第２開口部）４１９を形成する。図３１において、ＴＥパターンは図２に示される上部電極配線ＴＥと同一の構成であり、開口パターンＷＴＥは上部電極配線ＴＥと同じ方向に延伸するパターンで、その短辺側の両辺は隣り合う２本の上部電極配線ＴＥ領域上に夫々位置するようにレイアウトされている。そして、開口パターンＷＴＥは上部電極配線ＴＥの２本置きのピッチをもって、上部電極配線ＴＥと平行に繰り返し配列されている。ここで、開口パターンＷＴＥの短辺側の両辺（短辺側の境界）は、夫々必ずしも上部電極配線ＴＥの中心線上にある必要は無く、少なくとも上部電極配線ＴＥ領域上にあればどこでも構わない。
【０２１８】
次に、図２９（ｃ）に示すように、第２突起電極物となる材料膜の一例としてのＴｉＮ膜（第２突起電極物用電極膜）４２０をスパッタリング法で４０ｎｍの厚みで全面に堆積する。この際、開口部４１９内の内側側面に沿って形成されたＴｉＮ膜４２０の厚みは例えば２０ｎｍとすることができる。尚、ＴｉＮ膜４２０は開口部４１９に沿って形成されるので、開口部４１９内を充填することはない。
【０２１９】
次に、図２９（ｄ）に示すように、絶縁膜４１８上のＴｉＮ膜４２０が完全に除去されるまでエッチバックによる加工を行うことで、開口部４１９の内側側面のみにＴｉＮ膜４２０が残存する。当該工程によって、ＴｉＮ膜からなる第２突起電極物４２０が形成される。
【０２２０】
次に、図３０（ｅ）に示すように、更にその上にＳｉＯ２膜（第２充填絶縁膜）４２１をＣＶＤ法にて６００ｎｍの厚みで全面に堆積することで、開口部４１９内を充填する。
【０２２１】
次に、図３０（ｆ）に示すように、ＣＭＰ法でＳｉＯ２膜４２１をＡｌ２Ｏ３膜４１８表面レベルまで研磨することにより、表面を平坦化するとともに第２突起電極物であるＴｉＮ膜４２０の先端部を露出させる。
【０２２２】
次に、上部電極配線となる材料膜（第２電極膜）４１４を全面に堆積する。本実施形態では、厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜４１４及び第２突起電極物４２０をエッチングすることにより上部電極配線４１４を形成する。更に、図３０（ｇ）に示すように、層間絶縁膜４２２を堆積し、上部電極配線４１４及び下部電極配線４１１へのコンタクト及びメタル配線（何れも図示せず）を形成する。
【０２２３】
このように形成される可変抵抗素子は、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。この点について、以下に図面を参照して説明を行う。
【０２２４】
図３２は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図３２（ａ）は従来構成のものを示しており、図３２（ｂ）は本実施形態による構成を示している。尚、図３２（ａ）は図５（ａ）、図１５（ａ）及び図２４（ａ）に示される構成と同一である。
【０２２５】
本実施形態の可変抵抗素子によれば、下部電極配線１３１の配線上領域のうち図２３での開口パターンＷＢＥの境界側の一部領域にのみ第１突起電極物が形成されて下部電極配線１３１と電気的に接続され（図３２中の破線領域１３３）、又、上部電極配線１３２の配線上領域のうち図３１での開口パターンＷＴＥの境界側の一部領域にのみ第２突起電極物が形成されて上部電極配線１３２と電気的に接続される（図３２中の破線領域１３４）構成であるため、この第１突起電極物の領域１３３と第２突起電極物の領域１３４上とのクロスポイント部分である領域Ｓ７（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。
【０２２６】
領域Ｓ７は、少なくとも第１の突起電極物の膜厚分の辺長、及び第２の突起電極物の膜厚分の辺長を持った矩形状であるが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。第１及び第２の突起電極物は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。
【０２２７】
即ち、本実施形態の構成によれば、上述の各実施形態の構成と同様、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。更に、本実施形態の構成によれば、開口パターンＷＴＥのフォトリソグラフィ工程及びエッチング工程を追加することによって、第７及び第８の実施形態よりも接触面積を更に縮小することができる。
【０２２８】
尚、本実施形態では、上部電極配線４１４下の絶縁膜をＡｌ２Ｏ３膜４１８及びＳｉＯ２膜４２１としたがこれらに限定されるものではなく、夫々他の材料膜を用いても構わない。ただし、図３０（ｆ）の絶縁膜４２１のＣＭＰ工程の際に、絶縁膜４１８に対する研磨の選択性を確保する為に、絶縁膜４１８と絶縁膜４２１は別材料とする方がより好ましい。
【０２２９】
又、本実施形態では、図２９（ａ）の工程で第１突起電極物４１２の先端部に可変抵抗体膜４１３を形成したが、これをＡｌ２Ｏ３膜４１８の加工後成膜するような変形例も容易に可能である。図３３は本変形例の製造工程を示す図であり、図３３（ａ）〜図３３（ｄ）によって各工程順に示されている。図３３では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、夫々左右に示している。
【０２３０】
まず、第７の実施形態における図２１（ｇ）の工程までと全く同様な手順により、図３３（ａ）に示すように、半導体基板４１６上の下地絶縁膜４１５上に、下部電極配線ＢＥにパターニングした下部電極配線（第１電極膜）４１１と下部電極配線４１１間を埋め込んだＳｉＯ２膜４１７が形成され、更にそれらの上に、下部電極配線４１１表面の一部の領域に接続し、ＴｉＮ膜（第１突起電極物用電極膜）からなる第１突起電極物４１２を形成する。
【０２３１】
次に、Ａｌ２Ｏ３膜（第２絶縁膜）４２３をスパッタリング法で１５０ｎｍの厚みで全面に堆積する。そして、フォトリソグラフィの手法によって図３１の破線領域ＷＴＥで示すような開口パターン形状にパターニングしたレジスト（図３３では図示せず）をマスクとしてＡｌ２Ｏ３膜４２３をエッチングすることにより、図３３（ｂ）に示すように、隣接するＡｌ２Ｏ３膜４２３パターンの間に開口部（第２開口部）４２４を形成する。
【０２３２】
次に、図３３（ｃ）に示すように、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、開口部４２４内の第１突起電極物４１２表面上の露出した部分を酸化させて形成した可変抵抗体の一例としてのＴｉＯ２膜４２５を形成する。
【０２３３】
以降、図２９（ｃ）〜図３０（ｇ）の工程と同様な手順を経ることにより、図３３（ｄ）に示すように、開口部４２４内の内側側面にＴｉＮ膜（第２突起電極物用電極膜）からなる第２突起電極物４２６、隣接する第２突起電極物４２６間の可変抵抗体４２５上に形成された開口部（第２開口部）４２４を充填するＳｉＯ２膜（第２充填絶縁膜）４２７、上部電極配線（第２電極膜）４２８及び層間絶縁膜４２９を形成し、本実施形態の変形例の可変抵抗素子を形成することができる。
【０２３４】
尚、本実施形態では、図２３で示す開口パターンＷＢＥの内側に沿って形成される第１突起電極物４１２によって隣接するＢＥ配線同士がショートしてしまうのを回避するために、ＢＥ配線の無いメモリセルアレイ外の任意の領域において、フォトリソグラフィによるパターニング及びエッチングの手法により残存する第１突起電極物４１２の少なくとも一部分の領域のみを除去する工程を追加することが好ましい。当該工程の追加は、第１突起電極物４１２形成以降で、図３０（ｅ）工程の前までの何れかの段階で行えば良い。
【０２３５】
又、図３０（ｇ）の工程において本実施形態では、図３６で示す開口パターンＷＴＥの内側に沿って形成される第２突起電極物４２０によって隣接するＴＥ配線同士がショートするのを回避するために、上部電極配線４１４に加えて第２突起電極物４２０をもエッチングして除去している。しかし例えば、ＴＥ配線の無いメモリセルアレイ外の任意の領域において、フォトリソグラフィによるパターニング及びエッチングの手法により残存する第２突起電極物４２０の少なくとも一部分の領域のみを除去するようにすれば、上部電極配線の加工工程を上部電極配線材料４１４のみエッチングするようにすることも可能である。
【０２３６】
又、本実施形態では、第７の実施形態における図２１（ｇ）の工程までと全く同様な手順により形成した突起電極物を第１突起電極物としたが、これを第２の実施形態における図１１（ｅ）の工程までと全く同様な手順により形成される突起電極物とすることも容易に可能である。この場合、可変抵抗体に電気的に寄与する部分は２ヶ所に分離するため面積は図３２を以って説明した領域の２倍になるが、開口パターンＷＢＥの内側に沿って形成する手法ではないので、上述したメモリセルアレイ外の第１突起電極物を除去する工程の追加を不要とすることができる。
【０２３７】
＜第１０の実施形態＞
本発明素子及びその製造方法の第１０の実施形態（以下、適宜「本実施形態」と呼称する）について、図３４〜図３７を参照して説明する。尚、第１の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。
【０２３８】
図３４は、本実施形態の本発明素子を示した断面図である。図３４に示すように、本実施形態の本発明素子は、下地基板４３５上に形成された下部電極配線４３１と上部電極配線４３４と、上下電極間に記憶材料体としての可変抵抗体４３３を有する構造であるとともに、導電性材料からなる突起電極物４３２が下部電極４３１と接続しており、突起電極物４３２の先端部に可変抵抗体４３３が形成されている。そして、上述した各実施形態の可変抵抗素子と異なり、突起電極物４３２が下地基板４３５に対して水平方向に延伸し、又可変抵抗体４３３と上部電極４３４の接触面は下地基板４３５に対して概ね垂直な面で形成される。
【０２３９】
次に、本実施形態の可変抵抗素子の製造方法を１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図３５及び図３６は本実施形態における本発明素子の製造工程を示す図であり、図３５（ａ）〜図３６（ｆ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図３５及び図３６では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、夫々左右に示している。
【０２４０】
まず、周辺回路等（図示せず）を適宜形成した半導体基板４４６上に下地絶縁膜４４５上を形成する。本実施形態では第１の実施形態と同様に、膜厚１５００ｎｍの厚みでＢＰＳＧ膜４４５を堆積させた後、更にその表面をＣＭＰ法にて、半導体基板４４６表面上のＢＰＳＧ膜４４５の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、突起電極物となる材料膜（突起電極物用電極膜）４４２、下部電極配線となる材料膜（第１電極膜）４４１及びＳｉＯ２膜（第１絶縁膜）４４７を順次堆積する。本実施形態では、突起電極物となる材料膜としてＴｉＮ膜４４２をスパッタリング法で２０ｎｍの厚みで、下部電極配線となる材料膜４４１として、厚さ５ｎｍのＴｉ膜と厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。又、ＳｉＯ２膜４４７はＣＶＤ法にて１５０ｎｍの厚みで堆積する。その後、フォトリソグラフィの手法によって図２の下部電極配線ＢＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターニングしたレジスト（図示せず）をマスクとしてＳｉＯ２膜４４７をエッチングし、更に該ＳｉＯ２膜４４７をマスクとして下部電極配線となる材料膜４４１をエッチングすることにより、図３５（ａ）に示される下部電極配線４４１を形成する。
【０２４１】
次に、図３５（ｂ）に示すように、ＳｉＯ２膜（第２絶縁膜）４４８をＣＶＤ法にて１５０ｎｍの厚みで全面に堆積する。
【０２４２】
次に、図３５（ｃ）に示すように、ＴｉＮ膜４４２上のＳｉＯ２膜４４８が完全に除去されるまでエッチバックによる加工を行う。当該工程によって、下部電極配線４４１の側面にサイドウォールスペーサ状にＳｉＯ２膜４４８が残存する（側壁膜が形成される）。
【０２４３】
次に、図３５（ｄ）に示すように、ＳｉＯ２膜４４７及びサイドウォールスペーサー状のＳｉＯ２膜４４８をマスクとしてＴｉＮ膜４４２をエッチングすることにより、サイドウォールスペーサー状のＳｉＯ２膜４４８の底面下部に、下部電極配線４４１と接続したＴｉＮ膜からなる突起電極物４４２を形成する。
【０２４４】
次に、図３６（ｅ）に示すように、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、ＴｉＮ膜からなる突起電極物４４２の露出した先端部分を酸化させて形成した可変抵抗体の一例としてのＴｉＯ２膜４４３を形成する。本実施形態では可変抵抗体をＴｉＯ２膜としたが、酸化温度、酸素濃度等の酸化条件を適宜調整することにより、可変抵抗特性を持つＴｉＯ２−ＸＮＸ膜とすることも可能である。又、本実施形態では突起電極物を熱酸化することにより可変抵抗体を形成したが、上述した他の実施形態と同様に、酸素プラズマ中での酸化、オゾン酸化など他の酸化法を用いても良いし、ＣＶＤ法若しくはスパッタリング法にて突起電極物上に直接堆積するように成膜しても構わない。
【０２４５】
次に、上部電極配線となる材料膜（第２電極膜）４４４を全面に堆積する。本実施形態では、厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜４４４をエッチングすることにより上部電極配線４４４を形成する。更に、図３６（ｆ）に示すように、層間絶縁膜４４９を堆積し、上部電極配線４４４及び下部電極配線４４１へのコンタクト及びメタル配線（何れも図示せず）を形成する。
【０２４６】
このように形成される可変抵抗素子は、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。この点について、以下に図面を参照して説明を行う。
【０２４７】
図３７は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図３７（ａ）は従来構成のものを示しており、図３７（ｂ）は本実施形態による構成を示している。尚、図３７（ａ）は図５（ａ）、図１５（ａ）、図２４（ａ）及び図３２（ａ）に示される構成と同一である。
【０２４８】
本実施形態の可変抵抗素子によれば、下部電極配線１３５に接続された突起電極物が、下部電極配線１３５の境界側から絶縁膜４４８のサイドウォール状の膜厚分だけ外側に離間した位置まで水平面方向に延伸している構成であるために、この突起電極物と上部電極配線１３６とのクロスポイント部分である領域Ｓ８（図中の破線部）が可変抵抗体の電気的に寄与している領域になる。図３７の領域Ｓ８は紙面に対して垂直方向に（基板面に対して鉛直方向に）少なくとも突起電極物の膜厚分の幅を持った線状の形状をしているが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。突起電極物は自己整合的なプロセスで形成でき、下地基板上に堆積する膜厚の調整によりその面積を任意に変えることができる。又、その膜厚は下部電極配線１３５の膜厚に対して薄く設定することが可能である。
【０２４９】
即ち、本実施形態の構成によれば、上述の各実施形態の構成と同様、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。
【０２５０】
尚、上述した本実施形態では、１Ｒ型のメモリセルの可変抵抗素子に適用した場合を例として説明しているが、本発明の可変抵抗素子を１Ｔ／１Ｒ型のメモリセルに適用しても構わない。即ち、図３５（ａ）の工程での絶縁膜４４７及び下部電極配線となる材料膜４４１のパターニングを孤立した矩形状に加工するとともに、図３６（ｆ）の工程での上部電極配線となる材料膜４４４のパターニングを同様に孤立した矩形状に加工し、第５の実施形態と同様な手法によりメモリセル内に選択トランジスタ、下部電極と電気的に接続するコンタクトプラグ、ソース線及びビット線の配線等を適宜形成することで１Ｔ／１Ｒ型のメモリセルに適用することが容易に可能である。
【０２５１】
図３７（ｃ）は、１Ｔ／１Ｒ型のメモリセルの可変抵抗素子に適用した構成での平面模式図である。当該可変抵抗素子によれば、孤立した矩形状の下部電極１３７に接続された突起電極物が、下部電極１３７の外側に絶縁膜４４８のサイドウォール状の膜厚分だけ離間した位置まで水平方向に延伸している構成であるために、この突起電極物と上部電極１３８とのクロスポイント部分である領域Ｓ９（図中の破線部）が可変抵抗体の電気的に寄与している領域になる。図３７の領域Ｓ９は下部電極を取り巻くように環状に形成され、紙面に対して垂直方向に（基板面に対して鉛直方向に）少なくとも突起電極物の膜厚分の幅を持った形状をしている。突起電極物は自己整合的なプロセスで形成でき、下地基板上に堆積する膜厚の調整によりその面積を任意に変えることができる。又、その膜厚は下部電極配線１３７の膜厚に対して薄く設定することが可能である。
【０２５２】
＜第１１の実施形態＞
本発明素子及びその製造方法の第１１の実施形態（以下、適宜「本実施形態」と呼称する）について、図３８〜図４１を参照して説明する。尚、第１の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。
【０２５３】
図３８は、本実施形態の本発明素子を示した断面図である。図３８に示すように、本実施形態の本発明素子は、下地基板４５５上に形成された下部電極配線４５１と上部電極配線４５４と、上下電極間に記憶材料体としての可変抵抗体４５３を有する構造であるとともに、導電性材料からなる突起電極物４５２が上部電極４５４と接続しており、突起電極物４５２の先端部に可変抵抗体４５３が形成されている。そして、第１０の実施形態の可変抵抗素子と同様に、突起電極物４５２が下地基板４５５に対して水平方向に延伸し、又可変抵抗体４５３と下部電極４５３の接触面は下地基板４５５に対して概ね垂直な面で形成される。
【０２５４】
次に、本実施形態の可変抵抗素子の製造方法を１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図３９及び図４０は本実施形態における本発明素子の製造工程を示す図であり、図３９（ａ）〜図４０（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図３９及び図４０では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、夫々左右に示している。又、図４１は図３９（ａ）の製造工程で用いられる配線パターンＲＢＥのレイアウトを示した平面摸式図である。
【０２５５】
まず、周辺回路等（図示せず）を適宜形成した半導体基板４６６上に下地絶縁膜４６５上を形成する。本実施形態では第１の実施形態と同様に、膜厚１５００ｎｍの厚みでＢＰＳＧ膜４６５を堆積させた後、更にその表面をＣＭＰ法にて、半導体基板４６６表面上のＢＰＳＧ膜４６５の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、突起電極物となる材料膜（突起電極物用電極膜）４６２、及びＳｉＮ膜（ダミー膜）４６７を順次堆積する。本実施形態では、突起電極物となる材料膜としてＴｉＮ膜４６２をスパッタリング法で２０ｎｍの厚みで、又、ＳｉＮ膜４６７はＣＶＤ法にて３００ｎｍの厚みで堆積する。
【０２５６】
次に、フォトリソグラフィの手法によって図４１で示すような配線パターンＲＢＥにパターニングしたレジスト（図３９では図示せず）をマスクとしてＳｉＮ膜４６７をエッチングし、更に該ＳｉＮ膜４６７をマスクとしてＴｉＮ膜４６２をエッチングすることにより、図３９（ａ）に示すように、突起電極物４６２を形成する。図４１において、ＢＥパターンは図２に示される下部電極配線ＢＥと同一の構成であり、配線パターンＲＢＥ（図中の陰影部）はＢＥパターンを反転させた領域として定義される。
【０２５７】
次に、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、ＴｉＮ膜からなる突起電極物４６２の露出した両端部分を酸化させて形成した可変抵抗体の一例としてのＴｉＯ２膜４６３を形成する。本実施形態では可変抵抗体をＴｉＯ２膜としたが、酸化温度、酸素濃度等の酸化条件を適宜調整することにより、可変抵抗特性を持つＴｉＯ２−ＸＮＸ膜とすることも可能である。又、本実施形態では突起電極物を熱酸化することにより可変抵抗体を形成したが、上述した他の実施形態と同様に、酸素プラズマ中での酸化、オゾン酸化など他の酸化法を用いても構わない。その後、図３９（ｂ）に示すように、下部電極配線となる材料膜（第１電極膜）４６１を堆積する。実施形態では、厚さ５ｎｍのＴｉ膜と厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。
【０２５８】
次に、ＣＭＰ法で下部電極配線となる材料膜４６１をＳｉＮ膜４６７表面レベルまで研磨することにより表面を平坦化する。その後、図３９（ｃ）に示すように、下部電極配線となる材料膜４６１をエッチバックすることにより膜厚を減らし、下部電極配線４６１を形成するとともに、下部電極配線４６１とＳｉＮ膜４６７に段差部４６８を形成する。本実施形態では、表面を平坦化させた後、更に１００ｎｍエッチングすることで、１００ｎｍの高さの段差部４６８を形成した。
【０２５９】
次に、図３９（ｄ）に示すように、ＳｉＯ２膜（第１絶縁膜）４６９をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。
【０２６０】
次に、図４０（ｅ）に示すように、ＣＭＰ法でＳｉＯ２膜４６９をＳｉＮ膜４６７表面レベルまで研磨することにより、段差部４６８を埋め込むとともに表面を平坦化する。
【０２６１】
次に、熱リン酸を含むウエットエッチング法によりＳｉＮ膜４６７のみをＳｉＯ２膜４６９、下部電極配線４４１及びＴｉＮ膜４６２に対して選択的に除去する（開口部が形成される）。その後、ＳｉＯ２膜４７０をＣＶＤ法にて１５０ｎｍの厚みで全面に堆積した後、エッチバックによる加工を行うことで、図４０（ｆ）に示すように、下部電極配線４６１の側面にサイドウォールスペーサー状のＳｉＯ２膜（第２絶縁膜）４７０が形成される。
【０２６２】
次に、上部電極配線となる材料膜（第２電極膜）４６４を全面に堆積する。本実施形態では、厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜４６４及び突起電極物４６２をエッチングすることにより上部電極配線４６４を形成する。更に、図４０（ｇ）に示すように、層間絶縁膜４７１を堆積し、上部電極配線４６４及び下部電極配線４６１へのコンタクト及びメタル配線（何れも図示せず）を形成する。
【０２６３】
本実施形態の構成によれば、第１０の実施形態と同様に可変抵抗体の電気的に寄与する領域を少なくとも突起電極物の膜厚分の幅を持った線状の形状とすることができ、従来の可変抵抗素子よりも、その面積が縮小される。突起電極物は自己整合的なプロセスで形成でき、下地基板上に堆積する膜厚の調整によりその面積を任意に変えることができる。又、その膜厚は下部電極配線の膜厚に対して薄く設定することが可能である。
【０２６４】
即ち、本実施形態の構成によれば、上述の各実施形態の構成と同様、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。
【０２６５】
尚、本実施形態では、ダミー膜４６７をＳｉＮ膜としたがこれに限定されるものではなく、他の材料膜を用いても構わない。又、該ダミー膜は製造工程下で除去されるので絶縁性材料膜である必要はなく、導電性材料膜であっても構わないが、絶縁膜４６９、下部電極配線４６１、及び突起電極物４６２に対して選択的にエッチングして除去できるような材料であることが望ましい。又、本実施形態では、当該選択的なエッチングを酸処理によるウエットエッチングとしたがこれに限定されるものではない。
【０２６６】
又、上述した本実施形態では、１Ｒ型のメモリセルの可変抵抗素子に適用した場合を例として説明したが、本発明の可変抵抗素子を１Ｔ１Ｒ型のメモリセルに適用しても構わない。
【０２６７】
以上、第１から第１１の実施形態に従って説明した本発明素子は、上部電極或いは下部電極に接続される突起電極物によって可変抵抗体の電気的に寄与する領域の面積を縮小させる構成であるため、上部電極及び下部電極の線幅を縮小する必要がない。従って、何らかの方法によって上部電極若しくは下部電極の線幅を露光技術の制約以上に縮小することによって従来の課題を解決する場合に起こりうる上部電極及び下部電極の配線抵抗の増大という問題が、本発明素子では回避することができる。このことは、メモリセルの集積化に応じてより長い電極配線長が求められる１Ｒ型のメモリセルアレイ構成に対して本発明素子がより有効であることを示唆するものである。
【０２６８】
又、上部電極若しくは下部電極の膜厚を薄くして何らかの方法によってその側面のみを利用することによって従来の課題を解決する場合に起こりうる上部電極及び下部電極の配線抵抗の増大という問題を、本発明素子によって回避することができる。このことは、同様に、メモリセルの集積化に応じて、より長い電極配線長が求められる１Ｒ型のメモリセルアレイ構成において本発明素子がより有効であることを示唆するものである。
【０２６９】
上述したように、本発明の可変抵抗素子及びその製造方法によれば、突起電極物の材料膜として遷移金属若しくは遷移金属元素の窒化物を選択し、その一端部を酸化することにより遷移金属元素の酸化物或いは遷移金属元素の酸窒化物を可変抵抗体とすることができるので、半導体プロセスでは一般的な工程である酸化の熱処理工程によって可変抵抗体膜を形成することができ、該成膜の為の特別の装置を必要としない。又、突起電極物の材料膜として必ずしも貴金属を必要としないので、既存のＣＭＯＳプロセスと整合性が高く容易に製造できる。
【０２７０】
更に、上記突起電極物の材料膜として窒化チタン、及び可変抵抗体をその酸化物或いは酸窒化物である酸化チタン或いは酸窒化チタンとすることにより、従来から半導体プロセスで汎用的に用いられてきたチタン系材料を使うことで、プロセスの組み立てが容易になるという利点を有する。
【０２７１】
又、本発明の副次的作用として、可変抵抗体の抵抗値のばらつきが低減するという効果が得られた。これは、非特許文献２で説明されているように、従来の可変抵抗素子では可変抵抗体の局所的なフィラメント部分が抵抗変化に対して支配的であったのに対して、本発明の可変抵抗素子では、可変抵抗体の電気的に寄与する領域の面積を縮小することにより、この局所的なフィラメント部分の影響が無くなり、可変抵抗体のイントリンシックな（膜本来の固有な）特性が発現することにより、ばらつきが向上したものと推察される。従って、本発明の可変抵抗素子によれば、より小さい抵抗値範囲への抵抗ばらつき制御が可能となる。
【０２７２】
又、上述した本発明の各実施形態では、線状及び環状という表現に基づいて可変抵抗体の電気的に寄与している領域を説明しているが、これらは夫々、直線形状及び矩形環状として厳密に限定されるものではない。即ち、直線以外の曲線若しくは折れ線、或いはそれらの組み合わせ等の変形も可能であり、半円やコの字型、Ｌ字型であっても、可変抵抗体の電気的に寄与する面積を縮小する構成である限り、本発明の有効性を何ら損なうものではない。又、矩形環状以外の円形、楕円形、若しくは四辺形以外の多角形であっても良く、それらの環状が折れ線や曲線で構成されるような変形も可能である。
【０２７３】
又、上述した本発明の各実施形態では、１Ｔ／１Ｒ型のメモリセルでの制御素子をＭＯＳトランジスタとしているが、これをダイオード素子等の他の制御素子とする構成であっても本発明の可変抵抗素子の適用を何ら妨げるものではない。又、１Ｒ型のメモリセルでの寄生電流低減の為、クロスポイント構造部分にダイオードを直列に接続した構成のメモリセルとすることも可能である。当該ダイオードは、記憶材料体である可変抵抗体に対して上部電極若しくは下部電極の外側に直列に接続する構造が一般的であるが、ダイオードを可変抵抗体と上部電極との間に、若しくは可変抵抗体と下部電極との間に配置する構造としても良い。又、ダイオードとしては、ＰＮダイオード特性またはショットキーダイオード特性を示す材料、またはＺｎＯやＢｉ２Ｏ３等のバリスタ等を利用するものとして良い。
【０２７４】
尚、上述した本発明の各実施形態では、突起電極物としての導電性材料をＴｉＮ膜として説明したがこれに限定されるものではない。例えば、Ｔｉ、Ｎｉ、Ｚｎ、Ｖ、Ｎｂ等の遷移金属を突起電極物とすることで、その一先端部を酸化することにより形成される遷移金属元素の酸化物を可変抵抗体として利用することができる。又、ＺｎＮ、ＷＮ等の導電性である遷移金属元素の窒化物を突起電極物とすることで、その一先端部を酸化することにより形成される遷移金属元素の酸化物或いは遷移金属元素の酸窒化物を可変抵抗体として利用することができる。
【０２７５】
又、突起電極物の材料膜としてはこれ以外に、Ｐｔ、Ｉｒ、Ｒｕ、Ｏｓ、Ｒｈ、Ｐｄ等の貴金属やＡｌ等の金属元素及び他の合金類でも構わない。ただし、これらの金属材料では、可変抵抗体を堆積法にて形成しなければならないので、可変抵抗体を突起電極物の一先端部を酸化して形成するという本発明の一側面の利点を活用するには、突起電極物の材料膜としては上記遷移金属若しくは導電性である遷移金属元素の窒化物の方がより望ましい。
【０２７６】
更に、上述した本発明の各実施形態では、可変抵抗体をＴｉＯ２膜としたが、可変抵抗体膜はこれに限定されるものではない。例えば、Ｔｉ及びＴｉＮ以外の上記遷移金属若しくは遷移金属元素の窒化物を酸化することにより形成される他の遷移金属元素の酸化物若しくは遷移金属元素の酸窒化物とすることができる。或いは、ＰＣＭＯ等のペロブスカイト型酸化物を突起電極物上に直接形成しても構わない。
【０２７７】
又、上述した本発明の各実施形態では、上部電極及び下部電極をＴｉＮ膜、或いはＴｉＮ膜とＴｉ膜とＡｌ−Ｃｕ膜の積層構造膜としたがこれに限定されるものではない。例えば、他の遷移金属或いはそれらの元素を含む合金やＰｔ、Ｉｒ、Ｒｕ、Ｏｓ、Ｒｈ、Ｐｄ等の貴金属やＡｌ等の金属元素及び他の合金類など、任意に選択することが可能である。
【０２７８】
又、以上説明した本発明の各実施形態では、窒化チタンをＴｉＮに、酸化チタンをＴｉＯ２、酸窒化チタンをＴｉＯ２−ＸＮＸ等に表記したが、これは略記であって各元素の組成比を厳密に限定するものではない。特に、酸化チタン及び酸窒化チタンについては、可変抵抗性を有する組成比であれば、可変抵抗体としての本発明への適用を妨げるものではない。更に、各実施形態において製造工程を説明する際に記載された寸法は一例であり、この寸法に限定されるものではない。
【図面の簡単な説明】
【０２７９】
【図１】本発明の第１の実施形態の可変抵抗素子の構成を示す概略断面図
【図２】１Ｒ構成のメモリセルアレイを示す平面模式図
【図３】本発明の第１の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図４】本発明の第１の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図５】従来構成及び本発明の第１の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図
【図６】本発明の第２の実施形態の可変抵抗素子の構成を示す概略断面図
【図７】本発明の第２の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図８】本発明の第２の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図９】図７（ｃ）、図７（ｄ）及び図８（ｅ）のＸ−Ｘ´断面図を拡大して示した概略断面図
【図１０】本発明の第３の実施形態の可変抵抗素子の製造工程順に示した概略断面図
【図１１】本発明の第３の実施形態の可変抵抗素子の製造工程順に示した概略断面図
【図１２】本発明の第４の実施形態の可変抵抗素子の構成を示す概略断面図
【図１３】本発明の第４の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図１４】本発明の第４の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図１５】従来構成及び本発明の第４の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図
【図１６】本発明の第５の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図１７】従来構成の可変抵抗素子と、第５の実施形態における可変抵抗素子とを比較した平面模式図
【図１８】本発明の第６の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図１９】本発明の第７の実施形態の可変抵抗素子の構成を示す概略断面図
【図２０】本発明の第７の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図２１】本発明の第７の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図２２】本発明の第７の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図２３】本発明の第７の実施形態の可変抵抗素子の製造工程における開口パターンのレイアウトを示した平面摸式図
【図２４】従来構成及び本発明の第７の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図
【図２５】本発明の第８の実施形態の可変抵抗素子の構成を示す概略断面図
【図２６】本発明の第８の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図２７】本発明の第８の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図２８】本発明の第９の実施形態の可変抵抗素子の構成を示す概略断面図
【図２９】本発明の第９の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図３０】本発明の第９の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図３１】本発明の第９の実施形態の可変抵抗素子の製造工程における開口パターンのレイアウトを示した平面摸式図
【図３２】従来構成及び本発明の第９の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図
【図３３】本発明の第９の実施形態の変形例の可変抵抗素子を製造工程順に示した概略断面図
【図３４】本発明の第１０の実施形態の可変抵抗素子の構成を示す概略断面図
【図３５】本発明の第１０の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図３６】本発明の第１０の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図３７】従来構成及び本発明の第１０の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図
【図３８】本発明の第１１の実施形態の可変抵抗素子の構成を示す概略断面図
【図３９】本発明の第１１の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図４０】本発明の第１１の実施形態の可変抵抗素子を製造工程順に示した概略断面図
【図４１】本発明の第１１の実施形態の可変抵抗素子の製造工程におけるＢＥパターンのレイアウトを示した平面摸式図
【図４２】従来の可変抵抗素子の基本的な構造を示す斜視図
【図４３】可変抵抗素子と選択トランジスタを備えた１Ｔ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図４４】１Ｔ／１Ｒ型メモリセルの構造の従来の一構成例を示す断面模式図
【図４５】可変抵抗素子を備えた１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図４６】１Ｒ型メモリセルの構造の従来の一構成例を模式的に示す斜視図
【符号の説明】
【０２８０】
Ｒ：可変抵抗素子
Ｔ：選択トランジスタ
ＴＥ，４，１４，２４，３４，４４，５４，６４，９５，１２２，１２４，１２６，１３０，１３２，１３６，１３８，２０１，２２０，２４３，３０４，３１４，３３４，３４４，４０４，４１４，４２８，４３４，４４４，４５４，４６４：上部電極
ＢＥ，１，１１，２１，３１，４１，５１，６１，８９，１１１，１２１，１２３，１２５，１２９，１３１，１３５，１３７，２０３，２１８，２４１，３０１，３１１，３３１，３４１，４０１，４１１，４３１，４４１，４５１，４６１：下部電極
２，２２，３２，４２，５２，６２，９２，１０８，３０２，３１２，３３２，３４２，４２６，４３２，４４２，４５２，４６２：突起電極物
１３３，４０２，４１２：第１突起電極物
１３４，４０６，４２０：第２突起電極物
３，２３，３３，４３，５３，６３，９４，１１０，２０２，２１９，２４２，３０３，３１３，３３３，３４３，４０３，４１３，４２５，４３３，４４３，４５３，４６３：可変抵抗体
Ａ，９１，１２８，３１９，３４９，３５２，４１９，４２４：開口部
４６８：段差部
５，２５，５５，２４４，３０５，４０５，４３５，４５５：下地基板
１６，３６，４６，６６，８１，１０１，２１１，３１６，３４６，４１６，４４６，４６６：半導体基板
１５，３５，４５，６５、８７，１０７，３１５，３４５，４１５，４４５，４６５：下地絶縁膜
１７，３７，４７，６７：ＳｉＮ膜
１８，１９，２０，３８，３９，４０，４８，４９，５０，６８，６９，９０，９３，９６，１０９，１１２，３１７，３２０，３２１，３４７，３５０，３５３，４１７，４２１，４２２，４２７，４２９，４４７，４４８，４４９，４６９，４７０，４７１：ＳｉＯ２膜
３１８，３５１，４６７：ＳｉＮ膜
３４８，４１８，４２３：Ａｌ２Ｏ３膜
ＷＢＥ，ＷＴＥ：開口パターン
ＲＢＥ：配線パターン
８２，１０２，２１２：素子分離領域
８３，１０３，２１３：ゲート絶縁膜
８４，１０４，２１４：ゲート電極
８５，１０５，２１５：ドレイン領域
８６，１０６，２１６：ソース領域
８８，９７，９８，１１３，１１４，２１７，２２１，２２２：コンタクトプラグ
９９，１１５，２２３：ビット配線
１００，１１６，２２４：ソース配線
１２７：開口部若しくは電極サイズ
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９：可変抵抗体の電気的に寄与する領域
２０４，２３１：メモリセルアレイ
２０５，２３２：ビット線デコーダ
２０６，２３３：ワード線デコーダ
２０７    ソース線デコーダ
ＢＬ１，ＢＬ２，・・・，ＢＬｍ：ビット線
ＷＬ１，ＷＬ２，・・・，ＷＬｎ：ワード線
ＳＬ１，ＳＬ２，・・・，ＳＬｎ：ソース線
【図１】
2007180473.tif 000003
【図２】
2007180473.tif 000004
【図３】
2007180473.tif 000005
【図４】
2007180473.tif 000006
【図５】
2007180473.tif 000007
【図６】
2007180473.tif 000008
【図７】
2007180473.tif 000009
【図８】
2007180473.tif 000010
【図９】
2007180473.tif 000011
【図１０】
2007180473.tif 000012
【図１１】
2007180473.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2007180473.tif 000017
【図１６】
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【図１７】
2007180473.tif 000019
【図１８】
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【図１９】
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【図２０】
2007180473.tif 000022
【図２１】
2007180473.tif 000023
【図２２】
2007180473.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2007180473.tif 000029
【図２８】
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【図２９】
2007180473.tif 000031
【図３０】
2007180473.tif 000032
【図３１】
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【図３２】
2007180473.tif 000034
【図３３】
2007180473.tif 000035
【図３４】
2007180473.tif 000036
【図３５】
2007180473.tif 000037
【図３６】
2007180473.tif 000038
【図３７】
2007180473.tif 000039
【図３８】
2007180473.tif 000040
【図３９】
2007180473.tif 000041
【図４０】
2007180473.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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